(57)【要約】  プログラム妨害を低減する不揮発性記憶システムを動作させる方法。不揮発性記憶装置をプログラミングする間に複数のブーストモードが実施される。例えば、セルフブースト、ローカルセルフブースト、消去領域セルフブースト、及び、修正消去領域セルフブーストを使用することができる。異なるブーストモードをいつ切り替えるのかを決定するために、１つ又は複数の切り替え基準が使用される。ブーストモードは、選択ＮＡＮＤストリングで記憶素子がプログラミングされている間に、未選択ＮＡＮＤストリングのプログラム妨害を防止するために使用されてもよい。ブーストモードを切り替えることによって、状況が変化しても最適なブーストモードを使用できる。ブーストモードは、プログラムパルス数、プログラムパルス振幅、プログラムパス数、選択ワードラインの位置、粗プログラミングが使用されているか、又は、密プログラミングが使用されているか、記憶素子がプログラム状態に達しているか、及び／又は、不揮発性記憶デバイスの多くがプログラムサイクルに達しているか等の多様な基準に基づいて切り替えることができる。
2010509701.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶装置を動作させる方法であって、
不揮発性記憶素子のセットが複数のワードラインと通信し、不揮発性記憶素子の前記セットのうちの少なくとも１つの記憶素子が前記複数のワードラインのうちの選択ワードラインと通信する不揮発性記憶装置において、前記少なくとも１つの記憶素子をプログラミングするステップと、
前記プログラミングするステップ中に、前記複数のワードラインのうちの未選択ワードラインに対して電圧の第１のセットを印加し、ブーストモード切り替え基準に基づいて、未選択ワードラインに対して電圧の前記第１のセットの印加から電圧の第２のセットの印加に切り替えるステップを有し、
電圧の前記第１のセットが少なくとも部分的に電圧の前記第２のセットと異なることを特徴とする方法。
【請求項２】
前記プログラミングするステップが、前記選択ワードラインにパルス列を印加するステップを有しており、前記切り替えるステップが、前記パルス列の最初のパルスが印加された後、かつ、前記パルス列の最後のパルスが印加される前に実行されることを特徴とする請求項１に記載の方法。
【請求項３】
前記プログラミングするステップが、前記選択ワードラインにパルス列を印加するステップを有しており、前記ブーストモード切り替え基準が、前記パルス列の特定振幅のプログラムパルスがいつ前記選択ワードラインに印加されるのかに基づいていることを特徴とする請求項１に記載の方法。
【請求項４】
前記プログラミングするステップが、前記選択ワードラインにパルス列を印加するステップを有しており、前記ブーストモード切り替え基準が、前記パルス列の特定の数のプログラムパルスがいつ前記選択ワードラインに印加されたのかに基づいていることを特徴とする請求項１に記載の方法。
【請求項５】
前記ブーストモード切り替え基準が、前記複数のワードラインの中の前記選択ワードラインの位置に基づいていることを特徴とする請求項１に記載の方法。
【請求項６】
前記少なくとも１つの記憶素子の閾値電圧が、前記切り替えるステップの前においては第１のレベルから第２のレベルに増加され、前記切り替えるステップの後においては前記第２のレベルから第３のレベルに増加されることを特徴とする請求項１に記載の方法。
【請求項７】
前記プログラミングが、前記切り替えるステップの前に行われる粗プログラミングと、前記切り替えるステップの後に行われる密プログラミングを有していることを特徴とする請求項１に記載の方法。
【請求項８】
前記ブーストモード切り替え基準が、不揮発性記憶素子の前記セットのうちの少なくとも１つの他の記憶素子がいつ特定のプログラミング状態に到達するのかに基づいていることを特徴とする請求項１に記載の方法。
【請求項９】
前記ブーストモード切り替え基準が、不揮発性記憶素子の前記セットによって経験されるプログラミングサイクル数に基づいていることを特徴とする請求項１に記載の方法。
【請求項１０】
不揮発性記憶素子の前記セットが、複数のＮＡＮＤストリング内に存在し、
前記複数のＮＡＮＤストリングが、前記少なくとも１つの記憶素子が存在する選択ＮＡＮＤストリングを有しており、
ａ）前記切り替えるステップの前に、特定の未選択ワードラインの一方側のチャネル領域を前記特定の未選択ワードラインの他方側のチャネル領域から分離しない電圧を前記特定の未選択ワードラインが受信し、
ｂ）前記切り替えるステップの後に、前記特定の未選択ワードラインの前記一方側のチャネル領域を前記特定の未選択ワードラインの前記他方側のチャネル領域から分離する電圧を前記特定の未選択ワードラインが受信する、
ことを特徴とする請求項１に記載の方法。
【請求項１１】
不揮発性記憶システムであって、
不揮発性記憶素子のセットと、
不揮発性記憶素子のセットと通信する複数のワードラインであって、少なくとも１つの記憶素子が前記複数のワードラインのうちの選択ワードラインと通信する複数のワードラインと、
不揮発性記憶素子の前記セットと通信する１つ又は複数の制御回路を有しており、
前記１つ又は複数の制御回路が、
前記少なくとも１つの記憶素子をプログラミングするステップと、
前記プログラミング中に、前記複数のワードラインのうちの未選択ワードラインに対して電圧の第１のセットを印加し、ブーストモード切り替え基準に基づいて、未選択ワードラインに対して電圧の前記第１のセットの印加から電圧の第２のセットの印加に切り替えるステップ
を実行し、
電圧の前記第１のセットが少なくとも部分的に電圧の前記第２のセットと異なることを特徴とする不揮発性記憶システム。
【請求項１２】
前記１つ又は複数の制御回路が、前記選択ワードラインにパルス列を印加することによって前記少なくとも１つの記憶素子をプログラミングし、前記切り替えるステップが、前記パルス列の最初のパルスが印加された後、かつ、前記パルス列の最後のパルスが印加される前に実行されることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１３】
前記１つ又は複数の制御回路が、前記選択ワードラインにパルス列を印加することによって前記少なくとも１つの記憶素子をプログラミングし、前記ブーストモード切り替え基準が、前記パルス列の特定振幅のプログラムパルスがいつ前記選択ワードラインに印加されるのかに基づいていることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１４】
前記１つ又は複数の制御回路が、前記選択ワードラインにパルス列を印加することによって前記少なくとも１つの記憶素子をプログラミングし、前記ブーストモード切り替え基準が、前記パルス列の特定の数のプログラムパルスがいつ前記選択ワードラインに印加されたのかに基づいていることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１５】
前記ブーストモード切り替え基準が、前記複数のワードラインの中の前記選択ワードラインの位置に基づいていることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１６】
前記少なくとも１つの記憶素子の閾値電圧が、前記切り替えるステップの前においては第１のレベルから第２のレベルに増加され、前記切り替えるステップの後においては前記第２のレベルから第３のレベルに増加されることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１７】
前記プログラミングが、前記切り替えるステップの前に行われる粗プログラミングと、前記切り替えるステップの後に行われる密プログラミングを有していることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１８】
前記ブーストモード切り替え基準が、不揮発性記憶素子の前記セットのうちの少なくとも１つの他の記憶素子がいつ特定のプログラミング状態に到達するのかに基づいていることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１９】
前記ブーストモード切り替え基準が、不揮発性記憶素子の前記セットによって経験されるプログラミングサイクルの数に基づいていることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項２０】
不揮発性記憶素子の前記セットが、複数のＮＡＮＤストリング内に存在し、
前記複数のＮＡＮＤストリングが、前記少なくとも１つの記憶素子が存在する選択ＮＡＮＤストリングを有しており、
ａ）前記切り替えるステップの前に、特定の未選択ワードラインの一方側のチャネル領域を前記特定の未選択ワードラインの他方側のチャネル領域から分離しない電圧を前記特定の未選択ワードラインが受信し、
ｂ）前記切り替えるステップの後に、前記特定の未選択ワードラインの前記一方側のチャネル領域を前記特定の未選択ワードラインの前記他方側のチャネル領域から分離する電圧を前記特定の未選択ワードラインが受信する、
ことを特徴とする請求項１１に記載の不揮発性記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子装置に使用されることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ及び他の装置の中に使用されている。電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）と、フラッシュメモリは、最も普及している不揮発性半導体メモリの１つである。ＥＥＰＲＯＭの一種であるフラッシュメモリを用いると、メモリアレイ全体のコンテンツ、あるいはメモリの一部のコンテンツは、従来のフル機能のＥＥＰＲＯＭと対照的に１つのステップで消去できる。
【０００３】
従来のＥＥＰＲＯＭとフラッシュメモリは両方とも、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されたフローティングゲートを利用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲート上に配置されており、そのフローティングゲートから絶縁されている。このように形成されたトランジスタの閾値電圧（ＶＴＨ）は、フローティングゲート上に保持される電荷量によって制御される。つまり、そのソースとドレインの間の導通を可能にするためにトランジスタをオンにする前に制御ゲートに印加しなければならない電圧の最小量は、そのフローティングゲート上の電荷レベルにより制御される。
【０００４】
いくつかのＥＥＰＲＯＭ及びフラッシュメモリ素子は２つの範囲の電荷を記憶するために使用されるフローティングゲートを有するため、記憶素子は２つの状態、例えば消去状態とプログラム状態の間でプログラミング／消去できる。各記憶素子が１ビットのデータを記憶できるため、このようなフラッシュメモリ素子はバイナリフラッシュメモリ素子と呼ばれることもある。
【０００５】
マルチ状態（マルチレベルとも呼ばれる）フラッシュメモリ素子は、複数の別個の許可／有効プログラム閾値電圧範囲を識別することによって実現される。各閾値電圧範囲は、メモリ素子内で符号化されるデータビットのセットの所定値に相当する。例えば、素子が４つの閾値電圧範囲に相当する４つの孤立した電荷バンドの１つに格納できるときに、各記憶素子は２ビットのデータを記憶できる。
【０００６】
通常、プログラム動作中に制御ゲートに印加されるプログラム電圧ＶＰＧＭは、経時的に増大する一連のパルスとして印加される。１つの考えられる手法では、パルスの大きさは、各連続パルスとともに例えば０．２から０．４Ｖ等の所定のステップサイズずつ増加される。ＶＰＧＭはフラッシュメモリ素子の制御ゲートに印加できる。プログラムパルスの間の期間では、検証動作が実行される。すなわち、平行してプログラミングされている素子のグループの各素子のプログラミングレベルが、連続するプログラミングパルス間で読み取られ、素子がプログラミングされる検証レベル以上であるか否かが判断される。マルチ状態フラッシュメモリ素子のアレイの場合、検証ステップが素子の各状態について実行され、素子がそのデータに関する検証レベルに到達したか否かが判断される場合もある。例えば、４つの状態でデータを記憶できるマルチ状態記憶素子は、３つの比較点について検証動作を実行する必要がある。
【０００７】
さらに、ＥＥＰＲＯＭ又はＮＡＮＤストリングのＮＡＮＤフラッシュメモリ素子等のフラッシュメモリ素子をプログラミングするときには、通常、ＶＰＧＭが制御ゲートに印加され、ビットラインが接地され、セル又はメモリ素子（例えば、記憶素子等）のチャネルからの電子をフローティングゲートの中に注入させる。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子の閾値電圧が上昇して、記憶素子がプログラム状態にあると見なされるようになる。このようなプログラミングについての詳細は、米国特許第６，８５９，３９７号「Source Side Self Boosting Technique For Non-Volatile Memory」及び２００５年２月３日に公開された米国特許公報第２００５／００２４９３９号「Detecting Over Programmed Memory」に記載され、両出願はその全体を参照することにより本明細書に組み込まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、不揮発性記憶素子が互いに近接であるために、プログラミング中に種々の形態のプログラム妨害が生じる。さらに、この問題は、ＮＡＮＤ技術がさらにスケーリングされるのに伴い悪化すると予想されている。未選択の不揮発性記憶素子の閾値電圧が、他の不揮発性記憶素子のプログラミングのためにシフトすると、プログラム妨害が発生する。種々のプログラム妨害のメカニズムは、ＮＡＮＤフラッシュメモリ等の不揮発性記憶装置に使用できる操作ウィンドウを制限する。ブースト手法は、０Ｖ等の低電位にプログラミングされる記憶素子を含むＮＡＮＤストリングのチャネル領域を接続する一方で、高電位にプログラミングされるのを阻止されるＮＡＮＤストリングのチャネル領域をブーストすることによってこの問題に対処しようと試みる。しかしながら、既存のブーストモードは、複数の失敗メカニズムに適切に対処できない。
【課題を解決するための手段】
【０００９】
本発明は、プログラム妨害を低減する不揮発性記憶装置を動作させる方法を提供することによって、前記及び他の問題に対処する。
【００１０】
一実施形態においては、不揮発性記憶装置を動作させる方法は、不揮発性記憶素子のセット内の記憶素子をプログラミングするステップを有し、この場合において、不揮発性記憶素子の上記セットは複数のワードラインと通信し、上記記憶素子は選択ワードラインと通信する。この方法は、プログラミングするステップ中に、未選択ワードラインに対して電圧の第１のセットを印加し、ブーストモード切り替え基準に基づいて、未選択ワードラインに対して電圧の第１のセットを印加から電圧の第２のセットの印加に切り替えるステップをさらに有する。電圧の第１のセットは、少なくとも部分的に、電圧の第２のセットと異なる。例えば、上記プログラミングするステップは、選択ワードラインにパルス列を印加するステップを有する場合があり、この場合、ブーストモード切り替え基準は、パルス列のうちの特定振幅のプログラムパルスが選択ワードラインに印加されたとき、あるいは、パルス列のうちの特定の数のプログラムパルスが選択ワードラインに印加されたときに、トリガされる。
【００１１】
別の実施形態では、不揮発性記憶装置を操作する方法は、不揮発性記憶素子のセット内の記憶素子のプログラミングが行われる第１のプログラミング段階中に第１のブーストモードを実施し、記憶素子のプログラミングが続行する第２のプログラミング段階中に第２のブーストモードを実施することを含む。記憶素子の閾値電圧は、第１プログラミング段階中に第１のレベルから第２のレベルに増加され、第２のプログラミング段階中に第２のレベルから第３のレベルに増加される。さらに、第１のプログラミング段階は、マルチパスプログラミング技法の第１のパスを含むことがあり、第２のプログラミング段階はマルチパスプログラミング技法の第２のパスを含むことがある。
【００１２】
１つの手法では、第１のプログラミング段階で、パルス列中のパルスの第１のサブセットが記憶素子に印加され、第２のプログラミング段階で、パルス列中のパルスの第２のサブセットが記憶素子に印加される。
【００１３】
別の手法では、第１のプログラミング段階で、第１のパルス列が記憶素子に印加され、第２のプログラミング段階で、第２のパルス列が記憶素子に印加される。
【００１４】
別の実施形態では、不揮発性記憶装置を動作させる方法は、不揮発性記憶素子のセット内の記憶素子をプログラミングするステップを有しており、この場合、不揮発性記憶素子のセットは複数のワードラインと通信する。上記プログラミングするステップは、上記記憶素子と通信する選択ワードラインにパルス列を印加するステップを含む。上記方法は、上記パルス列中のプログラムパルスの第１のサブセットが選択ワードラインに印加されると、未選択の不揮発性記憶素子に対して第１のブーストモードを実施し、上記パルス列中のプログラムパルスの第２のサブセットが選択ワードラインに印加されると、未選択の不揮発性記憶素子に対して第１のブーストモードから第２のブーストモードへの切り替えを実施することを含む。
【００１５】
不揮発性記憶素子のセットが多数のＮＡＮＤストリング中に存在しており、その多数のＮＡＮＤストリングは上記記憶素子が存在する選択ＮＡＮＤストリングを有していてもよい。この場合、第１のブーストモード及び第２のブーストモードが未選択ＮＡＮＤストリングのチャネルをブーストする。さらに、１つの手法では、第１のブーストモードがＮＡＮＤストリングのドレイン側のチャネルの一部からＮＡＮＤストリングのソース側のチャネルの一部を分離せずにチャネルをブーストし、第２のブーストモードがＮＡＮＤストリングのドレイン側のチャネルの一部からＮＡＮＤストリングのソース側のチャネルの一部を分離してもよい。
【図面の簡単な説明】
【００１６】
【図１】ＮＡＮＤストリングの平面図。
【図２】図１のＮＡＮＤストリングの等価回路図。
【図３】ＮＡＮＤフラッシュ記憶素子のアレイのブロック図。
【図４】ブーストモード決定プロセスを示す概念図。
【図５】プログラミング中にブーストモードを切り替えるプロセスを示す。
【図６】複数のワードラインを介して実現されるセルフブーストモードを示す。
【図７】複数のワードラインを介して実現されるローカルセルフブーストモードを示す。
【図８】複数のワードラインを介して実現される消去領域セルフブーストモードを示す。
【図９】複数のワードラインを介して実現される第１修正消去領域セルフブーストモードを示す。
【図１０】複数のワードラインを介して実現される第２修正消去領域セルフブーストモードを示す。
【図１１ａ】複数のワードラインを介して実現される第３修正消去領域セルフブーストモードを示す。
【図１１ｂ】複数のワードラインを介して実現される第４修正消去領域セルフブーストモードを示す。
【図１１ｃ】複数のワードラインを介して実現される第５修正消去領域セルフブーストモードを示す。
【図１２】ビットライン禁止電圧を設定することによる粗／密プログラミングの達成方法示す時系列を示す。
【図１３】プログラミング領域と消去領域を示す未選択ＮＡＮＤストリングの断面図。
【図１４】ＮＡＮＤフラッシュ記憶素子のアレイのブロック図。
【図１５】単一の行／列復号部と読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図。
【図１６】二重の行／列復号部と読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図。
【図１７】検知ブロックの一実施形態を示すブロック図。
【図１８】全てのビットラインメモリアーキテクチャ、又は、奇数−偶数メモリアーキテクチャのためのブロックへのメモリアレイの編成の例を示す。
【図１９】閾値電圧分布のセットの例を示す。
【図２０】閾値電圧分布のセットの例を示す。
【図２１ａ】種々の閾値電圧分布を示し、不揮発性メモリをプログラミングするためのプロセスを説明する。
【図２１ｂ】種々の閾値電圧分布を示し、不揮発性メモリをプログラミングするためのプロセスを説明する。
【図２１ｃ】種々の閾値電圧分布を示し、不揮発性メモリをプログラミングするためのプロセスを説明する。
【図２１ｄ】粗／密プログラミングプロセスを示す。
【図２２】不揮発性メモリをプログラミングするプロセスの一実施形態を説明するフローチャート。
【図２３】プログラミング中に不揮発性記憶素子の制御ゲートに印加されるパルス列の例、及び、パルス列中に発生するブーストモードの切り替えを示す。
【図２４】プログラミング中に不揮発性記憶素子の制御ゲートに印加されるパルス列の例、及び、パルス列の間で発生するブーストモードの切り替えを示す。
【発明を実施するための形態】
【００１７】
本発明は、プログラム妨害を削減する不揮発性記憶システム及び方法を提供する。
【００１８】
本発明の実施に適したメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を用いる。そのＮＡＮＤフラッシュメモリ構造は２つの選択ゲートの間に直接に接続された複数のトランジスタを含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に挟まれているとともに直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットライン１２６のＮＡＮＤストリングの接続をゲート制御する。選択ゲート１２２は、ソースライン１２８へのＮＡＮＤストリングの接続をゲート制御する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することで制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することで制御される。トランジスタ１００、１０２、１０４、及び１０６のそれぞれは制御ゲートとフローティングゲートを有している。トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを有している。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを有している。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを有している。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを有している。制御ゲート１００ＣＧは、ワードラインＷＬ３に接続されており（またはワードラインＷＬ３であり）、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。一実施形態では、トランジスタ１００、１０２、１０４及び１０６はそれぞれが記憶素子であり、メモリセルとも呼ばれる。他の実施形態では、記憶素子は複数のトランジスタを有してよい、あるいは図１または図２に示されているものと異なっていてもよい。選択ゲート１２０は選択ラインＳＧＤに接続されている。選択ゲート１２２は選択ラインＳＧＳに接続されている。
【００１９】
図３は、３つのＮＡＮＤストリングを描く回路図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、いくつかのＮＡＮＤストリングを含む。例えば、３つのＮＡＮＤストリング、３２０、３４０及び３６０が、さらに多くのＮＡＮＤストリングを有するメモリアレイ内に示される。各ＮＡＮＤストリングが、２つの選択ゲートと４個の記憶素子を有している。簡単にするために４つの記憶素子が描かれているが、最近のＮＡＮＤストリングは、例えば最高３２個又は６４個の記憶素子を有する場合がある。
【００２０】
例えば、ＮＡＮＤストリング３２０は選択ゲート３２２と３２７と記憶素子３２３〜３２６を有し、ＮＡＮＤストリング３４０は選択ゲート３４２と３４７と記憶素子３４３〜３４６を有し、ＮＡＮＤストリング３６０は選択ゲート３６２と３６７と記憶素子３６３〜３６６を有する。各ＮＡＮＤストリングは、その選択ゲート（例えば、選択ゲート３２７、３４７、又は３６７）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートを制御するために使用される。種々のＮＡＮＤストリング３２０、３４０及び３６０は、選択ゲート３２２、３４２、３６２等の選択トランジスタによって各ビットライン３２１、３４１、及び３６１に接続されている。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは必ずしもＮＡＮＤストリング間で共通とされている必要はない。すなわち、異なるＮＡＮＤストリングには異なる選択ラインを接続できる。ワードラインＷＬ３は、記憶素子３２３、３４３及び３６３のための制御ゲートに接続される。ワードラインＷＬ２は、記憶素子３２４、３４４及び３６４のための制御ゲートに接続される。ワードラインＷＬ１は、記憶素子３２５、３４５、及び３６５のための制御ゲートに接続される。ワードラインＷＬ０は、記憶素子３２６、３４６、及び３６６のための制御ゲートに接続される。つまり、各ビットラインと各ＮＡＮＤストリングは、記憶素子のアレイまたはセットの列を含む。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１及びＷＬ０）は、アレイ又はセットの行を含む。各ワードラインは、行において各記憶素子の制御ゲートを接続している。または、制御ゲートはワードライン自体によって提供されてもよい。例えば、ワードラインＷＬ２は、記憶素子３２４、３４４、及び３６４に制御ゲートを提供する。実際には、１つのワードラインに数千の記憶素子がある場合がある。
【００２１】
各記憶素子はデータを記憶できる。例えば、１ビットのデジタルデータを記憶するときは、記憶素子の考えられる閾値電圧（ＶＴＨ）の範囲は、ローカルデータ「１」と「０」に割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、ＶＴＨは、記憶素子が消去された後に負となり、論理「１」として定義される。プログラム動作後のＶＴＨは正であり、論理「０」として定義される。ＶＴＨが負であり、読み出しが試行されると、記憶素子がオンして論理「１」が記憶されていることが示される。ＶＴＨが正であり、読み出し動作が試行されると、記憶素子はオンにならず、論理「０」が記憶されていることが示される。また、記憶素子は、例えば複数ビットのデジタルデータ等の複数のレベルの情報も記憶できる。このケースでは、ＶＴＨ値の範囲はデータレベルの数に分割される。例えば、４つのレベルの情報が記憶されている場合には、データ値「１１」、「１０」、「０１」、及び「００」に割り当てられる４つのＶＴＨ範囲がある。ＮＡＮＤタイプのメモリの一例では、消去動作後のＶＴＨは負となり、「１１」として定義される。正のＶＴＨ値は「１０」、「０１」及び「００」の状態のために使用される。記憶素子にプログラミングされるデータと、素子の閾値電圧範囲との特定の関係は、記憶素子のために採用されるデータ符号化方式に依存する。例えば、両出願の全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許出願公報第２００４／０２５５０９０号が、マルチ状態フラッシュ記憶素子のための多様なデータ符号化方式を説明している。
【００２２】
ＮＡＮＤタイプのフラッシュメモリ及びその動作の関連性のある例は、それぞれが参照することにより本明細書に組み込まれる米国特許番号第５，３８６，４２２号、第５，５２２，５８０号、第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第６，４５６，５２８号、及び第６，５２２，５８０号に示されている。
【００２３】
フラッシュ記憶素子をプログラミングするときには、プログラム電圧が記憶素子の制御ゲートに印加されるとともに、記憶素子に関連するビットラインが接地される。チャネルからの電子はフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶＴＨが上昇する。プログラム中の記憶素子の制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適切なワードライン上に印加される。上述したように、各ＮＡＮＤストリング中の１つの記憶素子は同じワードラインを共有している。例えば、図３の記憶素子３２４をプログラミングするときには、プログラム電圧は記憶素子３４４と３６４の制御ゲートにも印加される。
【００２４】
しかしながら、他のＮＡＮＤストリングのプログラミング中に、禁止されているＮＡＮＤストリングにおいてプログラム妨害が発生することがあり、場合によってはプログラミング中のＮＡＮＤストリング自体で発生することがある。例えば、ＮＡＮＤストリング３２０が禁止されており（例えば、ＮＡＮＤストリングが、現在プログラミング中の記憶素子を含まない未選択ＮＡＮＤストリングであり）、ＮＡＮＤストリング３４０がプログラミング中である（例えば、ＮＡＮＤストリングが、現在プログラミング中の記憶素子を含む選択ＮＡＮＤストリングである）場合には、プログラム妨害がＮＡＮＤストリング３２０で発生することがある。例えば、通過電圧ＶＰＡＳＳが低い場合には、禁止されたＮＡＮＤストリングのチャネルが十分にブーストされておらず、未選択ＮＡＮＤストリングの選択ワードラインが意図せずプログラミングされる場合がある。別の生じうるケースでは、ブーストされた電圧がゲート誘発ドレインリーク（ＧＩＤＬ）や他の漏洩メカニズムにより引き下げられる場合があり、同じ問題が生じる。他の影響として、記憶素子間の容量結合のためにプログラムされた記憶素子に蓄積された電荷のシフト等の問題もある。
【００２５】
図４は、ブーストモード決定プロセスを示す概念図である。最初に言及したように、プログラム妨害は不揮発性記憶システムにおいて重要な問題として残っている。未選択の不揮発性記憶素子の閾値電圧が他の不揮発性記憶素子のプログラミングのためにシフトされると、プログラム妨害が発生する。プログラム妨害は、まだプログラムされていない消去状態の記憶素子だけではなく、以前にプログラムされた記憶素子で発生することがある。種々のプログラム妨害メカニズムは、ＮＡＮＤフラッシュメモリ等の不揮発性記憶装置のための使用可能な操作ウィンドウを制限する。例えば、ブースト技法は、０Ｖ等の低電位にプログラミングされる記憶素子を含むＮＡＮＤストリングのチャネル領域を接続する一方で、禁止されたＮＡＮＤストリングのチャネル領域を高電位にブーストすることによってこの問題に対処しようとする。しかしながら、既存のブーストモードは、複数の失敗メカニズムに最適に対処することはできない。すなわち、既存のブーストモードは特定のプログラム妨害失敗メカニズムには効果的に対処できるが、他の失敗メカニズムに対しては効果的ではない場合がある。通常、最良の操作ウィンドウを与えるために、ブーストモードの妥協又は最適化が行われる。ここでは、より適切にブーストを最適化するためにプログラミング中にさまざまなブーストモードを使用することを提案する。例えば、１つの手法では、初期プログラミング中に１つのブーストモードが使用され、単一のページ又はワードラインのプログラミングの終盤で第２のブーストモードが使用して、プログラム妨害に対する全体的な余裕を改善する。
【００２６】
どのブーストモードを使用するのか、及び、あるブーストモードから別のブーストムードにいつ切り替えるのかを決定するために多様な基準を使用することができる。一例として、ブロック４００、４０５、及び、４１０で示される３つの異なるブーストモードを、ブーストモード決定プロセス（ブロック４１５）で選択することができる。ブーストモードは、例えば、後述されるように、セルフブースト（ＳＢ）、ローカルセルフブースト（ＬＳＢ）、消去領域セルフブースト（ＥＡＳＢ）、及び、修正消去領域セルフブースト（ＲＥＡＳＢ）を含む。一旦決定がされると、例えば、選択されたブーストモードに対応する未選択ワードラインに電圧のセットが印加されることによって、第２のブーストモードが適用される（ブロック４２０）。ブーストモード切替決定プロセス（ブロック４１５）によって、例えば、１つ又は複数のブーストモード切替基準（ブロック４２５）を使用できる。これらの基準は、プログラムパルス番号（ブロック４３０）、プログラムパルス振幅（ブロック４３５）、プログラムパス番号（ブロック４４０）、選択ワードラインの位置（ブロック４４５）、粗／密プログラミングモードステータス（ブロック４５０）、記憶素子がプログラム状態に達するか否か（ブロック４５５）、及び、メモリ素子で経験されるプログラムサイクル数（ブロック４６０）を含むことがある。
【００２７】
プログラムパス番号は、例えば、マルチパスプログラミングプロセスの第１のパスが進行中であるのか、あるいは、第２のパスが進行中であるのかを示す場合がある。記憶素子がプログラム状態に達するか否かに関する基準は、例えば、ブロック又はアレイ等の記憶素子グループの中の第１の記憶素子、又は、記憶素子の一部がいつ検証状態に達するのかを検出することにより実現される。別のブーストモードへの切り替えは、検証状態に到達すると行われる場合がある。メモリ素子によって経験されるプログラムサイクル数に関する基準は、例えば、プログラムサイクル数を追跡調査し、それに基づき切り替え点を調整することにより実現できる。記憶素子は、追加のプログラミングサイクルを経験するにつれてより速くプログラムする傾向があるため、例えば、切り替え点がパルス列中に発生する場合は、切り替え点は、メモリ素子が比較的多くのサイクルを経験した後にパルス列中で比較的早く発生することがある。ブーストモード切り替え基準は後に詳述される。
【００２８】
図５は、プログラミング中にブーストモードを切り替えるプロセスを示す。上述した概念図は、フローチャートの観点からさらに理解できる。ステップ５００でプログラミングが開始し、ステップ５１０で第１のブーストモードが適用される。決定ステップ５２０では、切り替え基準が満たされると、第２のブーストモードへの切り替えが行われ（ステップ５３０）、プログラミングが完了する（ステップ５５０）まで続行する（ステップ５４０）。切り替え基準が決定ステップ５２０で満たされない場合、第１のブーストモードが適用され続け、プログラミングが続行する（ステップ５２５）。一般的には、ブーストモードは、記憶素子のセットと通信しているワードラインに適切な電圧を印加するようにメモリ素子の１つ又は複数の制御回路を構成することによって実現される。
【００２９】
ブーストモードを切り替える決定は、多くの要因に基づくことがある。一般的には、現在のプログラミング方式、及び、記憶素子とＮＡＮＤストリングの現在の状態に最適であるブーストモードを実現することが望ましい。例えば、ＳＢ又はＬＳＢ等の非ＥＡＳＢブーストモードは、ＶＰＧＭが低いときに初期のプログラムパルスに対し相対的に効果的となり、ＲＥＡＳＢを含むＥＡＳＢブーストモードは、ＶＰＧＭが高いときにより高いプログラムパルスに対し相対的に効果的となる場合がある。このケースでは、非ＥＡＳＢモードからＥＡＳＢモードへの切り替えは、ＶＰＧＭの振幅に基づいて行うことができる。さらに、失敗モードは、プログラムパルス振幅に加えて、多くのプログラムパルスに反応してよい。このケースでは、非ＥＡＳＢモードからＥＡＳＢモードへの切り替えは、（多くの場合、代わりにＶＰＧＭと相関する）プログラムパルス数に基づいて行うことができる。さらに、特定のブーストモードが、他のワードラインの中の選択されたワードラインの位置に基づいてさらに有利である場合がある。一般的には、既定の不揮発性記憶装置の特性に応じて、操作ウィンドウは、十分に低い失敗率である複数のブーストモードを使用して定義できる。
【００３０】
図６は、複数のワードラインを介して実現されるセルフブーストモードを示す。言及したように、プログラム妨害に対抗するために種々のタイプのブーストモードが開発されている。選択ワードライン上の記憶素子のプログラミング中に、ブーストモードは、現在プログラミングされていない記憶素子と通信している未選択ワードラインに電圧のセットを印加することによって実現される。プログラミング中の記憶素子は選択されたＮＡＮＤストリングと関連付けられている一方で、他の記憶素子は未選択ＮＡＮＤストリングと関連付けられている。一般的には、プログラム妨害は、未選択ＮＡＮＤストリングの記憶素子に関係するが、同じＮＡＮＤストリングの中の他の記憶素子について発生する場合もある。
【００３１】
１つの手法では、セルフブーストモードは、ＮＡＮＤストリングの中に配列される記憶素子のセットと通信する例示のワードライン６００によって示される。この例では、８本のワードライン（例えば、ＷＬ０からＷＬ７とラベルされた制御ライン）、ＳＧＳとラベルされた１本のソース側選択ゲート制御ライン、及び、ＳＧＤとラベルされた１本のドレイン側選択ゲート制御ラインがある。制御ラインに印加される電圧のセットも示される。ＷＬ４は、例として選択されたワードラインとして示される。通常、プログラミングは、ＮＡＮＤストリングのソース側からドレイン側に、一度に１ワードライン進む。印加される電圧は、ソース側選択ゲート制御ラインＳＧＳに印加されるＶＳＧＳ、未選択ワードラインＷＬ０からＷＬ３およびＷＬ５からＷＬ７のそれぞれに印加される通過電圧ＶＰＡＳＳ、選択されたワードラインＷＬ４に印加されるプログラム電圧ＶＰＧＭ、及び、ドレイン側選択ゲート制御ラインＳＧＤを介して印加されるＶＳＧＤを含む。通常、ソース側選択ゲートがオフとなるようにＶＳＧＳは０Ｖである。０〜１Ｖ等の対応する低ビットライン電圧ＶＢＬが印加されるので、選択ＮＡＮＤストリングのためにドレイン側選択ゲートがオンとなるように、ＶＳＧＤは約２．５Ｖである。１．５〜３Ｖ等の対応するより高いＶＧＬが印加されるため、未選択ＮＡＮＤストリングのためにドレイン側選択ゲートはオフとなる。
【００３２】
さらに、ＶＰＡＳＳは約７〜１０Ｖであり、ＶＰＧＭは約１２〜２０Ｖから変化する場合がある。１つのプログラミング方式では、プログラム電圧のパルス列が選択ワードラインに印加される。図２３及び図２４も参照。パルス列中の各連続プログラムパルスの振幅は、通常は１パルス毎に約０．３〜０．５Ｖずつステップ状に増加する。さらに、選択された記憶素子が目標プログラミング状態に到達したかどうかを検証するために、検証パルスがプログラムパルス間で印加される。各プログラムパルスが固定された振幅を有する場合がある、あるいは、変化する振幅を有する場合があることにも注意されたい。例えば、いくつかのプログラミング方式は、傾斜又は階段状に変化する振幅のパルスを印加する。任意のタイプのプログラムパルスを使用できる。
【００３３】
プログラミングされたワードラインがＷＬ４であり、及び、プログラミングが各ＮＡＮＤストリングのソース側からドレイン側に進行するのであれば、ＷＬ０からＷＬ３の記憶素子はすでにプログラミングされており、ＷＬ５からＷＬ７の記憶素子は、ＷＬ４上の記憶素子がプログラムされているときに消去されている。未選択ワードライン上の通過電圧は、未選択ＮＡＮＤストリングと関連付けられたチャネルに結合し、記憶素子のトンネル酸化物全体で電圧を引き下げることによってプログラム妨害を低減する傾向がある電圧をチャネル内に発生させる。
【００３４】
図７は、複数のワードラインを介して実現されるローカルセルフブースト（ＬＳＢ）モードを示す。１つの手法では、ローカルセルフブーストモードは、ＮＡＮＤストリングに配列された記憶素子のセットと通信する例示のワードライン７００によって示される。ローカルセルフブーストは、選択されたワードラインに隣接しているワードラインが、ＶＰＡＳＳよりむしろ０Ｖ又は０Ｖに近い別の電圧である分離電圧ＶＩＳＯを受け取るという点で図６のセルフブーストモードとは異なる。残りの未選択ワードラインは、ＶＰＡＳＳにある。ローカルセルフブーストは、禁止されている記憶素子のチャネルから既にプログラミングされた記憶素子のチャネルを分離することによってプログラム妨害を低減しようと試みる。ＬＳＢモードは、ＶＰＧＭが低い場合には効果的であるが、ＬＳＢモードの不利な点は、チャネルの一部が未選択ワードラインの下の他のチャネル領域から分離されるため、ＶＰＧＭが高いときに、選択されたワードラインの下のブーストされたチャネル電圧が非常に高くなる場合があるという点である。従って、ブースト電圧はおもに高プログラミング電圧ＶＰＧＭによって決定される。高ブーストのため、バンド間トンネリング又は０Ｖにバイアスされるワードラインの近くのゲート誘発ドレインリーク（ＧＩＤＬ）が発生する場合がある。チャネルブーストの量は、後述するように、消去領域セルフブースト（ＥＡＳＢ）モード又は修正ＥＡＳＢ（ＲＥＡＳＢ）モードを使用することにより、さらに低い値に制限できる。
【００３５】
図８は、複数のワードラインを介して実現される消去領域セルフブーストモードを示す。１つの手法では、ＥＡＳＢモードは、ＮＡＮＤストリングに配列されている記憶素子のセットと通信する例示のワードライン８００によって示される。ＥＡＳＢは、ソース側隣接ワードラインＷＬ３だけが分離電圧とされ、つまり、ＶＩＳＯ＝０Ｖとされて未選択ＮＡＮＤストリングのソース側とドレイン側でのブーストされたチャネルが分離されるという例外はあるが、ＬＳＢに似ている。選択されたワードラインの下のチャネル領域と選択された記憶素子のドレイン側のチャネル領域が接続され、ＶＰＧＭの代わりに未選択ワードラインに主に印加されるＶＰＡＳＳによってチャネルブーストが決定されるようになる（図１３も参照）。ドレイン側隣接ワードラインＷＬ５はＶＰＡＳＳにある。ＶＰＡＳＳが低すぎる場合は、チャネル内でのブーストは、プログラム妨害を阻止するには不十分である。しかしながら、ＶＰＡＳＳが高すぎる場合は、（ビットライン上の０Ｖの）選択されたＮＡＮＤストリングの未選択ワードラインがプログラミングされるか、あるいは、ＧＩＤＬに起因するプログラム妨害が発生する可能性がある。
【００３６】
図９は、複数のワードラインを介して実現される第１の修正消去領域セルフブーストモードを示す。１つの手法では、第１ＲＥＡＳＢモードが、ＮＡＮＤストリングの中に配列される記憶素子のセットと通信する例示のワードライン９００によって示される。ＲＥＡＳＢはＥＡＳＢに似ているが、ＷＬ３等の隣接する分離ワードラインに２．５Ｖ等の小さな分離電圧ＶＩＳＯを印加する。
【００３７】
図１０は、複数のワードラインを介して実現される第２の修正消去領域セルフブーストモードを示す。１つの手法では、第２のＲＥＡＳＢモードは、ＮＡＮＤストリングの中に配列される記憶素子のセットと通信する例示のワードライン１０００によって示される。このケースでは、ＶＩＳＯは、選択されたワードラインＷＬ４のソース側にあるＷＬ２やＷＬ３等の複数のワードラインに印加される。同じＶＩＳＯ値又は異なるＶＩＳＯ値を使用できる。例えば、ＶＩＳＯは、ＷＬ３で４Ｖ、ＷＬ２で２．５Ｖというように漸次的に減少してもよい。多様な他の手法も使用できる。例えば、ＶＩＳＯが３本の隣接するワードライン（例えば、ＷＬ１〜ＷＬ３）に印加される場合には、最後のワードライン（ＷＬ１）が最低のＶＩＳＯを受け、ＷＬ２とＷＬ３が共通のＶＩＳＯを受けてもよい。
【００３８】
図１１ａは、複数のワードラインを介して実現される第３の修正消去領域セルフブーストモードを示す。１つの方式では、第３のＲＥＡＳＢモードが、ＮＡＮＤストリングの中に配列される記憶素子のセットと通信する例示のワードライン１１００によって示される。この場合、ＶＰＧＭが比較的低い値を有するときには、ＶＰＧＭ−ＬＯＷで表される比較的低い通過電圧が一端または両端のワードライン（例えば、ＷＬ０とＷＬ７等）に印加される一方で、他の未選択ワードラインには一般的な高いＶｐａｓｓが印加される。例えば、ＶＰＧＭが１２〜２０Ｖで変化する場合、ＶＰＧＭ−ＬＯＷは１２〜１６Ｖの範囲を表す。このブーストモードは、端部ワードラインに影響を及ぼすプログラム妨害メカニズムに対処できる。具体的には、同じ値のＶＰＡＳＳが端部ワードラインを含む未選択のワードラインの全てに印加されると、端部ワードラインと関連する記憶素子への電子注入が低速であるために、漏れ、つまり、ＧＩＤＬが選択ゲート上で発生することがある。示されているブーストモードがこの問題に対処できる。
【００３９】
さらに、ＶＰＧＭが、例えば１６〜２０Ｖの範囲内等のＶＰＧＭ−ＨＩＧＨで表されるより高い範囲にあるときには、図１１ｂに示されるように、端部ワードライン上の通過電圧が、例えばＶＰＡＳＳ等の他の未選択ワードラインのレベルまで再度引き上げられる。あるいは、端部ワードラインの通過電圧が、ＶＰＡＳＳ未満であるがＶＰＡＳＳ−ＬＯＷより高い中間レベルＶＰＡＳＳ−ＩＮＴに引き上げられる。
【００４０】
図１１ｂは、複数のワードラインを介して実現される第４の修正消去領域セルフブーストモードを示す。１つの手法では、第４のＲＥＡＳＢモードは、ＮＡＮＤストリング中に配列される記憶素子のセットと通信する例示のワードライン１１５０によって示される。ここでは、選択されたワードラインＷＬ４上のＶＰＧＭがＶＰＧＭ−ＨＩＧＨで表される高い値の範囲にあるときに、端部ワードラインＷＬ０、ＷＬ７上の通過電圧が、例えばＶＰＡＳＳ等の他の未選択ワードラインのレベルまで再度引き上げられる。
【００４１】
さらに、選択されたワードラインの位置に基づいて、別のブーストモードが実現されてよい。例えば、ブーストモード切り替えがパルス列中に発生するとき、切り替えが、選択されたワードライン上の相対位置に基づくパルス列中での位置で発生することがある。１つの手法では、選択されたワードラインの位置が未選択ＮＡＮＤストリングのドレイン側に比較的近いときには、ＳＢ又はＬＳＢからＥＡＳＢ又はＲＥＡＳＢへの切り替えがパルス列中の比較的後半で発生する。
【００４２】
図１１ｃは、複数のワードラインを介して実現される第５の修正消去領域セルフブーストモードを示す。１つの手法では、第５のＲＥＡＳＢモードは、ＮＡＮＤストリングの中に配列される記憶素子のセットと通信する例示のワードライン１１７０によって示される。このブーストモードは、図１１ａのブーストモードに類似しているが、ＶＰＧＭがＶＰＧＭ−ＬＯＷで表される低い範囲内にあるときに、ＶＰＡＳＳ−ＬＯＷで表される低いＶＰＡＳＳが未選択ワードラインのそれぞれに使用される。ＶＰＧＭがＶＰＧＭ−ＨＩＧＨで表される高い範囲に達したときに、このモードの後に図１１ｂのブーストモードが続く場合がある。多様な他の組み合わせが使用されてもよい。例えば、ＶＰＧＭに関わらず、端部ワードライン以外の未選択ワードラインに対するＶＰＡＳＳが、端部ワードラインに対するＶＰＡＳＳより高い場合がある。さらに、ブーストモードの変更をトリガするＶＰＧＭの２つ以上の範囲がある場合がある。
【００４３】
図１２は、粗／密プログラミングが、ビットライン禁止電圧を設定することでどのようにして達成されるのかを示すタイムラインを示している。言及したように、ブーストモードの切り替えは、粗／密プログラミング状態に基づいて実行される場合がある。粗／密プログラミングは、最初の粗プログラミングの間には迅速に、次の密プログラミングの間にはより低速で、記憶素子の閾値電圧（ＶＴＨ）が所望のレベルまで上昇するのを可能とする。このために、低検証レベルＶＬと高検証レベルＶＨが、所定のプログラミング状態に対してそれぞれ使用される。特に、粗プログラミングは電圧閾値がＶＬ以下であるときに発生し、密プログラミングは電圧閾値がＶＬとＶＨの間にあるときに発生する。粗／密プログラミングによれば、プログラミング後の記憶素子に緊密な電圧分布が提供される。図２１ｄも参照されたい。
【００４４】
曲線１２００は記憶素子のＶＴＨの経時的な変化を示し、曲線１２５０は記憶素子と関連するビットラインに印加されるビットライン電圧（ＶＢＬ）を示す。記憶素子のプログラミングはビットライン禁止電圧ＶＰＡＲＴＩＡＬ  ＩＮＨＩＢＩＴを提供することによって低速化することが可能であり、ＶＰＡＲＴＩＡＬ  ＩＮＨＩＢＩＴは印加されたプログラミング電圧パルスの影響を打ち消す。ＶＴＨがＶＨを超えると、追加のプログラミング及び検証からロックアウトされる禁止モードに記憶素子を移行させるために、ＶＦＵＬＬ  ＩＮＨＩＢＩＴがビットラインに印加される。異なる状態の粗／密プログラミングを可能にするために、異なるＶＬ値及びＶＨ値を、状態Ａ、Ｂ及びＣ等のマルチ状態記憶素子の異なる状態に関連付けることができる。禁止電圧はプログラミングを低速化し、これによって、プログラミングされる電圧閾値レベルの正確な制御が可能となる。１つの手法では、通常は０．５〜１．０ＶであるＶＰＡＲＴＩＡＬ  ＩＮＨＩＢＩＴが酸化物中の電場を低下させ、プログラミング中にＮＡＮＤストリングにパスされる。このためには、選択ゲート電圧がこの電圧をパスする程度に十分に高いことが必要とされる（通常は２．５Ｖ）。さらに、ＶＰＧＭパルス列で低下されるステップサイズも、密プログラミングモードを提供するために使用できる。これは、ビットライン上の禁止電圧を用いても、あるいは、用いなくても実行できる。
【００４５】
従って、１つの手法では、いくつかの記憶素子（例えば１又は複数）が下限検証レベルに達したと判断されると、粗プログラミングモードから密プログラミングモードに切り替えられることによって、粗／密プログラミングをプログラムパルスの単一のパルス列を選択されたワードラインに印加するときに使用できる。さらに、粗／密プログラミングはマルチパスプログラミング方式で使用できる。マルチパスプログラミング方式では、粗プログラミングを使用する第１のパスで、記憶素子が最終プログラム状態に近い中間プログラム状態にプログラミングされ、密プログラミングを使用する第２のパスで、記憶素子が中間プログラム状態から最終プログラム状態へプログラミングされる。マルチパスプログラミングは、ＶＰＧＭのさまざまな範囲を利用できる。例えば、ＶＰＧＭの範囲は、粗プログラミングが使用される第１のパスでは例えば１２〜２０Ｖに狭められ、密プログラミングが使用される第２のパスでは１４〜２０Ｖとすることができる。
【００４６】
図１３は、未選択ＮＡＮＤストリングの断面図を示し、図８に示されるようなＥＡＳＢ又は図９に示されるようなＲＥＡＳＢによるプログラム領域と消去領域を示す。図は簡略化されており、縮尺どおりではない。ＮＡＮＤストリング１３００は、基板１３９０上に形成された、ソース側選択ゲート１３０６と、ドレイン側選択ゲート１３２４と、８個の記憶素子１３０８、１３１０、１３１２、１３１４、１３１６、１３１８、１３２０及び１３２２とを有している。構成部分は、基板のｐウェル領域上のｎウェル領域上に形成できる。Ｖｄｄ（ビットライン）の電位を有するビットライン１３２６に加えて、ＶＳＯＵＲＣＥの電位を有するソース供給ライン１３０４が設けられている。プログラミング中に、ＶＰＧＭが選択されたワードラインに印加され、この場合、記憶素子１３１６と関連するＷＬ４に印加される。さらに、記憶素子の制御ゲートはワードラインの一部として提供されてもよい。例えば、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６及びＷＬ７は、それぞれ記憶素子１３０８、１３１０、１３１２、１３１４、１３１６、１３１８、１３２０及び１３２２の制御ゲートを介して伸びていてもよい。ＶＩＳＯは、選択されたワードラインのソース側ワードライン（分離ワードラインと呼ばれているＷＬ３）に印加される。ＶＰＡＳＳは、ＮＡＮＤストリング１３００と関連する残りのワードラインに印加される。ＶＳＧＳは選択ゲート１３０６に印加され、ＶＳＧＤは選択ゲート１３２４に印加される。
【００４７】
ＮＡＮＤストリング１３００に沿った記憶素子のプログラミングが記憶素子１３０８から記憶素子１３２２に進行すると仮定すると、他のＮＡＮＤストリングの中でＷＬ４と関連する記憶素子がプログラミングされているときに、記憶素子１３０８から１３１４はすでにプログラミングされており、記憶素子１３１８から１３２２はまだプログラミングされていない。ＮＡＮＤストリング１３００が禁止されているときには、記憶素子１３１６がプログラミングされていなことに留意されたい。従って、記憶素子１３０８〜１３１４の全て又はいくつかは記憶素子のフローティングゲート中にプログラミングされて保持されている電子を有しており、記憶素子１３１８から１３２２はプログラミングモードに応じて消去、あるいは、部分的にプログラミングされ得る。例えば、記憶素子１３１８〜１３２２は、２ステッププログラミング技法の第１のステップで前もってプログラミングされている可能性がある。
【００４８】
さらに、ＥＡＳＢブーストモード又はＲＥＡＳＢブーストモードを用いると、十分に低い分離電圧ＶＩＳＯが、選択されたワードラインのソース側の隣接ワードラインに印加され、基板内のプログラミングされたチャネル領域と消去されたチャネル領域を分離する。すなわち、未選択ＮＡＮＤストリングのソース側又はプログラミング側の基板のチャネルの一部（例えば、領域１３５０等）が、未選択ＮＡＮＤストリングのドレイン側又はプログラムされていない側のチャネルの一部（例えば、領域１３６０等）から分離される。チャネル領域１３５０は、ＷＬ０〜ＷＬ２へのＶＰＡＳＳの印加によりブーストされ、一方、チャネル領域１３６０は、ＷＬ４へのＶＰＧＭ及びＷＬ５〜ＷＬ７へのＶＰＡＳＳの印加によってブーストされる。ＶＰＧＭが優勢であるため、消去領域１３６０はプログラミングされた領域１３５０よりも相対的に高いブーストを経験する。
【００４９】
図１４は、図１および２に示したようなＮＡＮＤ記憶素子のアレイ１４００の一例を示している。各列に沿って、ビットライン１４０６はＮＡＮＤストリング１４５０のドレイン選択ゲートのドレイン端子１４２６に接続している。ＮＡＮＤストリングの各行に沿って、ソースライン１４０４はＮＡＮＤストリングのソース選択ゲートのすべてのソース端子１４２８に接続できる。メモリシステムの一部としてのＮＡＮＤアーキテクチャアレイ及びその動作の一例は、米国特許第５，５７０，３１５号、第５，７７４，３９７号、及び第６，０４６，９３５号に記載されている。
【００５０】
記憶素子のアレイは、記憶素子の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムでは一般的なように、ブロックは消去のユニットである。つまり、各ブロックは、共に消去される最小数の記憶素子を有する。各ブロックは、一般に複数のページに分割される。ページはプログラミングの単位である。一実施形態では、個々のページはセグメントに分割され、セグメントは基本プログラミング動作として一度に書き込まれる最小数の記憶素子を有することができる。一般に、記憶素子の１行に１ページ以上のデータを記憶する。１ページは１つ以上のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータを有する。オーバヘッドデータは一般に、そのセクタのユーザデータから計算された誤り訂正符号（ＥＣＣ）を有する。制御部（後に説明）の一部は、データがアレイ内にプログラムされるときにＥＣＣを計算し、さらにデータがアレイから読み出されるときにそれをチェックする。また、ＥＣＣ及び／又は他のオーバヘッドデータは、それらが関連するユーザデータ以外の異なるページもしくは異なるブロックにさえ記憶される。
【００５１】
ユーザデータのセクタは一般に５１２バイトであり、磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に、追加の１６〜２０バイトである。多数のページがブロックを構成し、それは８ページから、例えば最大３２、６４，１２８またはそれ以上のページのいずれであってもよい。いくつかの実施形態では、ＮＡＮＤストリングの列はブロックを含む。
【００５２】
一実施形態では、メモリ記憶素子は、十分な期間に亘ってｐ−ウェルが消去電圧（例えば２０Ｖ）に上昇され、ソースラインとビットラインがフローティングしている間に、選択されたブロックのワードラインを接地させることによって消去される。容量結合のために、未選択ワードライン、ビットライン、選択ライン、及び、ｃ−ソースも消去電圧のかなりの部分まで引き上げられる。従って、強力な電界が選択された記憶素子のトンネル酸化物層に印加され、ファウラーノルドハイムトンネル機構によってフローティングゲートの電子が基板側に放出されるにつれて選択された記憶素子のデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移されるのにしたがって、選択された記憶素子の閾値電圧は引き下げられる。消去は、メモリアレイ全体、個々のブロック、又は、他の記憶素子の単位で実行できる。
【００５３】
図１５は、単一の行／列復号部及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。図は、本発明の一実施形態に従って記憶素子のページを同時に読み取り、プログラミングするための読み出し／書き込み回路を有するメモリ素子１５９６を示す。メモリ装置１５９６は、１つ以上のメモリダイ１５９８を有する。メモリダイ１５９８は、２次元のアレイの記憶素子１４００、制御回路１５１０、及び読み出し／書き込み回路１５６５を有する。いくつかの実施形態では、記憶素子のアレイは３次元であり得る。メモリアレイ１４００は行復号部１５３０を介してワードラインによって、及び列復号部１５６０を介してビットラインによってアドレスできる。読み出し／書き込み回路１５６５は複数の検出ブロック１５００を有しており、１ページの記憶素子を並列に読み出し又はプログラムすることができる。一般に、制御部１５５０は、１つ以上のメモリダイ１５９８のように同じメモリ装置１５９６（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン１５２０を介してホストと制御部１５５０の間、及びライン１５１８を介して制御部と１つ以上のメモリダイ１５９８の間で送られる。
【００５４】
制御回路１５１０は、読み出し／書き込み回路１５６５と協調して、メモリアレイ１４００上でメモリ動作を実行する。制御回路１５１０は、状態マシン１５１２、オンチップアドレス復号部１５１４及び電力制御モジュール１５１６を有している。状態マシン１５１２は、メモリ動作のチップレベル制御を提供する。オンチップアドレス復号部１５１４は、ホスト又はメモリ制御部によって用いられるとともに、復号部１５３０及び１５６０によって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール１５１６は、メモリ動作中にワードライン及びビットラインに供給される電力及び電圧を制御する。
【００５５】
いくつかの実装形態では、図１５の構成要素のいくつかを結合することができる。多様な設計では、記憶素子アレイ１４００以外の構成要素の１つまたは複数を（単独でまたは組み合わせて）１つの管理回路と見なすことができる。例えば、一つ以上の管理回路は、制御回路１５１０、状態マシン１５１２、復号部１５１４／１５６０、電力制御１５１６、検出ブロック１５００、読み出し／書き込み回路１５６５、制御部１５５０等の内の１つ、または組み合わせを有してよい。
【００５６】
図１６は、二重行／列復号部及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。ここでは、図１５に図示されるメモリ素子１５９６の別の配列が示される。様々な周辺回路によるメモリアレイ１４００に対するアクセスは、アレイの両側で対称様式に実現され、その結果各側のアクセスラインと回路網の密度は半分に低減される。従って、行復号部は行復号部１５３０Ａと１５３０Ｂに分割され、列復号部は列復号部１５６０Ａと１５６０Ｂに分割されている。同様に、読み出し／書き込み回路は、アレイ１４００の底部からビットラインに接続する読み出し／書き込み回路１５６５Ａと、アレイ１４００の上部からビットラインに接続する読み出し／書き込み回路１５６５Ｂに分割されている。この方法により、読み出し／書き込みモジュールの密度は本質的に二分の一に低減される。図１６の装置は、図１５の装置で上述したような制御部を有することもできる。
【００５７】
図１７は、検出ブロックの一実施形態を示すブロック図である。個々の検出ブロック１５００は、検出モジュール１５８０と呼ばれるコア部と共通部１５９０とに分割される。一実施形態では、各ビットラインの別個の検出モジュール１５８０と、複数の検出モジュール１５８０の集合の１つの共通部１５９０があってもよい。一例では、検出ブロックは、１つの共通部１５９０と８つの検出モジュール１５８０を有することができる。グループ内の各検出モジュールは、データバス１５７２を介して関連する共通部と通信できる。さらなる詳細としては、米国特許出願公開第２００６／０１４０００７号、「Non-Volatile Memory & Method with Shared Processing for an Aggregate on Sense Amplifiers」、公開日２００６年6月２９日を参照する。その全体は参照することにより本明細書に組み込まれる。
【００５８】
検出モジュール１５８０は検出回路１５７０を有しており、検出回路１５７０は接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。検出モジュール１５８０はさらにビットラインラッチ１５８２を有しており、ビットラインラッチ１５８２は接続されたビットライン上の電圧条件を設定するために用いられる。例えば、ビットラインラッチ１５８２内にラッチされる所定の状態によって、接続されたビットラインはプログラム禁止を指定する状態（例えば、Ｖｄｄ）とされる。
【００５９】
共通部１５９０は、プロセッサ１５９２、１セットのデータラッチ１５９４、及び１セットのデータラッチ１５９４とデータバス１５２０の間を接続するＩ／Ｏインタフェース１５９６を有する。プロセッサ１５９２は計算を実行する。例えば、その機能の１つは、検出された記憶素子内に記憶されているデータを判定し、判定したデータを１セットのデータラッチ内に記憶することである。１セットのデータラッチ１５９４は、読み出し動作中に、プロセッサ１５９２によって判定されたデータビットを記憶するために用いられる。それは、プログラム動作中に、データバス１５２０から取り込まれたデータビットを記憶するためにも用いられる。取り込まれたデータビットは、メモリ内にプログラムする予定の書き込みデータを表す。Ｉ／Ｏインタフェース１５９６は、データラッチ１５９４とデータバス１５２０の間のインタフェースを提供する。
【００６０】
読み出し又は検出中には、システムの動作は状態マシン１５１２の制御下にあり、状態マシン１５１２はアドレスされた記憶素子への異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む際に、検出モジュール１５８０はこれらの電圧の１つに移動し、バス１５７２を介して検出モジュール１５８０からプロセッサ１５９２に出力が提供される。その時点で、プロセッサ１５９２は、検出モジュールの移動イベントと、状態マシンから入力ライン１５９３を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ１５９４に記憶する。コア部の別の実施形態では、ビットラインラッチ１５８２は、検出モジュール１５８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの両方としてダブルデューティを提供する。
【００６１】
当然のことながら、いくつかの実装形態では複数のプロセッサ１５９２を有することができる。一実施形態では、各プロセッサ１５９２は出力ライン（図７には示されていない）を有し、各出力ラインは共にワイヤードＯＲ接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続する前に反転される。ワイヤードＯＲを受け取る状態マシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の素早い決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理０がワイヤードＯＲラインに送られる（又はデータ１を反転させる）。全てのビットがデータ０を出力する（又はデータ１を反転させる）と、状態マシンはプログラミング処理を終了することを認識する。各プロセッサが８つの検出モジュールと通信するので、状態マシンはワイヤードＯＲラインを８回読み出す必要があるか、あるいは関連するビットラインの結果を蓄積するために論理がプロセッサ１５９２に追加され、状態マシンがワイヤードＯＲラインを一度だけ読み出せばいいようにする。同様に、論理レベルを正しく選ぶことにより、グローバル状態マシンは、第１のビットがいつその状態を変更し、相応してアルゴリズムを変更するのかを検出できる。
【００６２】
プログラム又は検証中に、プログラムされるデータはデータバス１５２０から１セットのデータラッチ１５９４内に記憶される。状態マシンの制御下のプログラム動作は、アドレスされる記憶素子の制御ゲートに印加される一連のプログラミング電圧パルスを有する。各プログラミングパルスに続いてリードバック（検証）が実行され、記憶素子が所望のメモリ状態にプログラムされたかどうかを判定する。プロセッサ１５９２は、所望のメモリ状態に対するリードバックメモリ状態を監視する。その２つが一致する場合、プロセッサ１５９２はビットラインラッチ１５８２を設定し、プログラム禁止を指定する状態にビットラインを設定する。これにより、たとえプログラミングパルスがその制御ゲートに現れても、ビットラインに接続した記憶素子がさらにプログラムされないようにする。他の実施形態では、プロセッサが最初にビットラインラッチ１５８２をロードし、検出回路が検証処理中に禁止値にそれを設定する。
【００６３】
データラッチスタック１５９４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール１５８０毎に３つのデータラッチが存在する。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス１５２０のシリアルデータに変換したり、その逆を行ったりする。好適実施形態では、ｍ個の記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチを共にリンクさせてブロックシフトレジスタを形成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、ｒ個の読み出し／書き込みモジュールのバンクを調整し、そのセットのデータラッチが読み出し／書き込みブロックの全体のシフトレジスタの一部であっても、そのセットのデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。
【００６４】
不揮発性記憶装置の多様な実施形態の構造及び／または動作についての追加情報は、（１）米国特許出願公開第２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、公開日２００４年３月２５日、（２）米国特許出願公開第２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、公開日２００４年６月１０日、（３）米国特許出願第１１／０１５，１９９号、「Improved Memory Sensing Circuit And Method For Low Voltage Operation」、出願日２００４年１２月１６日、（４）米国特許出願第１１／０９９，１３３号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、出願日２００５年４月５日、及び（５）米国特許出願第１１／３２１，９５３号、「Reference Sense Amplifier For Non-Volatile Memory」、出願日２００５年１２月２８日に記載されている。これらの特許文書の５つの全ては、その全体を参照することにより本明細書に組み込まれる。
【００６５】
図１８は、全ビットラインメモリアーキテクチャのために、又は、奇数−偶数メモリアーキテクチャのために、メモリアレイをブロックに編成する例を示す。記憶素子アレイ１４００の例示的な構造が説明される。一例として、１０２４個のブロックに分割されるＮＡＮＤフラッシュＥＥＰＲＯＭが説明される。各ブロックに記憶されているデータは同時に消去できる。一実施形態では、ブロックは、同時に消去される記憶素子の最小単位である。この例では、各ブロックに、ビットラインＢＬ０、ＢＬ１．．．ＢＬ８５１１に対応する８，５１２の列が存在する。全ビットライン（ＡＢＬ）アーキテクチャ（アーキテクチャ１８１０）と呼ばれる一実施形態では、ブロックの全ビットラインが、読み出し動作及びプログラム動作中に同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続されている記憶素子は、同時にプログラミングされる。
【００６６】
示される例では、４個の記憶素子が直列で接続されていることによって、ＮＡＮＤストリングが形成されている。４個の記憶素子が各ＮＡＮＤストリングに含まれて示されているが、４個より多い、又は、４個未満を使用することもできる（例えば、１６、３２，６４、又は別の数）。ＮＡＮＤストリングの１つの端子は、（選択ゲートドレインラインＳＧＤに接続される）ドレイン選択ゲートを介して対応するビットラインに接続され、別の端子が（ゲートソースラインＳＧＳを選択するために接続される）ソース選択ゲートを介してｃ−ソースに接続されている。
【００６７】
奇数−偶数アーキテクチャ（アーキテクチャ１８００）と呼ばれる別の実施形態では、ビットラインは偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割される。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿っており、奇数ビットラインに接続されている記憶素子はあるタイミングでプログラミングされ、共通ワードラインに沿っており、偶数ビットラインに接続されている記憶素子は別のタイミングでプログラミングされる。データは、同時に、種々のブロック中にプログラミングされ、種々のブロックから読み出される。この例では、各ブロックに、偶数列と奇数列に分割される８，５１２の列がある。この例では、４個の記憶素子が直列で接続されていることによって、ＮＡＮＤストリングを形成している。４個の記憶素子は各ＮＡＮＤストリングに含まれるとして示されているが、４個より多い又は少ない記憶素子を使用できる。
【００６８】
読み出し動作及びプログラミング動作の１つの構成の間に、４，２５６個の記憶素子が同時に選択される。選択された記憶素子は、同じワードラインと同じ種類のビットライン（例えば、偶数又は奇数）を有する。従って、１論理ページを形成する５３２バイトのデータを同時に読み出し、あるいは、プログラミングすることが可能であり、１ブロックのメモリが少なくとも８論理ページ（それぞれ奇数ページと偶数ページがある４ワードライン）を記憶できる。４個のマルチ状態記憶素子の場合、各記憶素子が２ビットのデータを記憶し、これらの２ビットのそれぞれが別のページに記憶されると、１ブロックは１６の論理ページを記憶する。他のサイズのブロック及びページも使用できる。
【００６９】
ＡＢＬアーキテクチャ又は奇数−偶数アーキテクチャの何れかの場合は、ｐ−ウェルを消去電圧（例えば２０Ｖ）に上昇させ、選択されたブロックのワードラインを接地することによって、記憶素子を消去できる。ソースライン及びビットラインはフローティングされる。消去は、メモリアレイ全体、別々のブロック、又はメモリ素子の一部である記憶素子の別の単位で実行できる。電子は、記憶素子のフローティングゲートからｐ−ウェル領域に移され、記憶素子のＶＴＨが負となる。
【００７０】
読み出し動作及び検証動作では、選択ゲート（ＳＧＤとＳＧＳ）が２．５〜４．５Ｖの範囲の電圧に接続され、未選択ワードライン（例えば、ＷＬ２が選択されたワードラインであるときにＷＬ０、ＷＬ１、及びＷＬ３）は読み出し通過電圧ＶＲＥＡＤ（通常、４．５から６Ｖの範囲の電圧）に上昇され、トランジスタを通過ゲートとして動作させる。選択されたワードラインＷＬ２はある電圧に接続され、その電圧のレベルは、関係する記憶素子のＶＴＨがこのようなレベルを超えているのか、あるいは下回っているのかを決定するために、読み出し動作及び検証動作ごとに指定される。例えば、２レベルの記憶素子に対する読み出し動作では、選択されたワードラインＷＬ２は接地されて、ＶＴＨが０Ｖより高いか否かが検出される。２レベル記憶素子の検証動作では、選択されたワードラインＷＬ２が例えば０．８Ｖに接続されて、ＶＴＨが少なくとも０．８Ｖに到達したかどうかが検証される。ソース及びｐ−ウェルは０Ｖにある。偶数ビットライン（ＢＬｅ）であると仮定される選択されたビットラインは、例えば０．７Ｖのレベルに事前充電される。ＶＴＨがワードライン上の読み出しレベル又は検証レベルより高い場合は、対象の記憶素子と関連するビットライン（ＢＬｅ）の電位レベルは、非導電性記憶素子のために高いレベルに維持される。他方、ＶＴＨが読み出しレベル又は検証レベルより低い場合は、導電性記憶素子がビットラインを放電するために、対象のビットライン（ＢＬｅ）の電位レベルは、例えば０．５Ｖ未満等の低いレベルに減少する。これによって、記憶素子の状態が、ビットラインに接続された電圧コンパレータセンス増幅器によって検出される。
【００７１】
前述される消去動作、読み出し動作、及び、検証動作は、従来既知の技法に従って実行される。従って、説明されている詳細の多くは、当業者によって変更されることがある。従来既知の他の消去技法、読み出し技法、及び検証技法も使用できる。
【００７２】
図１９は、閾値電圧分布の例示のセットを示す。記憶素子アレイの例示のＶＴＨ分布は、各記憶素子が２ビットのデータを記憶するケースに対して提供されている。第１の閾値電圧分布Ｅは、消去された記憶素子に対して提供される。プログラミングされた記憶素子の３つの閾値電圧分布、Ａ、Ｂ及びＣも示されている。一実施形態では、Ｅ分布の閾値電圧は負であり、Ａ分布、Ｂ分布及びＣ分布の閾値電圧は正である。
【００７３】
それぞれの閾値電圧範囲は、データビットのセットの所定値に対応する。記憶素子にプログラミングされたデータと記憶素子の閾値電圧レベルの特定の関係は、記憶素子のために採用されるデータ符号化方式に依存する。例えば、両方ともその全体を参照することにより本明細書に組み込まれる、２００４年１２月１６日に公開された米国特許第６，２２２，７６２号及び米国特許出願公報第２００４／０２５５０９０号は、マルチ状態フラッシュメモリ素子の多様なデータ符号化方式を説明する。一実施形態では、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトすると、１ビットだけが影響を受けるように、データ値がグレーコード割り当てを使用して閾値電圧範囲に割り当てられる。一例は、閾値電圧範囲Ｅ（状態Ｅ）に「１１」を、閾値電圧範囲Ａ（状態Ａ）に「１０」を、閾値電圧範囲Ｂ（状態Ｂ）に「００」を、及び閾値電圧範囲Ｃ（状態Ｃ）に「０１」を割り当てる。しかしながら、他の実施形態では、グレーコードは使用されない。４つの状態が示されているが、本発明は、４つの状態より多い又は少ない構造を含む他のマルチ状態構造と使用することもできる。
【００７４】
読み出し参照電圧Ｖｒａ、Ｖｒｂ、及びＶｒｃは、記憶素子からデータを読み出すために提供されている。既定の記憶素子の閾値電圧がＶｒａ、Ｖｒｂ及びＶｒｃを上回っているのか、あるいは下回っているのかをテストすることによって、システムは、記憶素子の状態、例えばプログラミング状態を判定することができる。
【００７５】
さらに、３つの検証基準電圧Ｖｖａ、Ｖｖｂ及びＶｖｃが提供される。記憶素子を状態Ａにプログラミングするとき、システムは、それらの記憶素子がＶｖａ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｂにプログラミングするとき、システムは、記憶素子がＶｖｂ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｃにプログラミングするとき、システムは、記憶素子がＶｖｃ以上の閾値電圧を有するかどうかをテストする。
【００７６】
フルシーケンスプログラミングとして知られている一実施形態においては、記憶素子は、消去状態Ｅからプログラミング状態Ａ、Ｂ又はＣの何れかに直接的にプログラミングされる。例えば、まず、プログラミングされる記憶素子の集合中の全ての記憶素子が消去状態Ｅとなるように、集合が消去される場合がある。次に、図２３の制御ゲート電圧シーケンスに示されるような一連のプログラミングパルスが、記憶素子を状態Ａ、Ｂ又はＣに直接的にプログラミングするために使用される。いくつかの記憶素子は状態Ｅから状態Ａにプログラミングされ、他の記憶素子は状態Ｅから状態Ｂに、及び／又は、状態Ｅから状態Ｃにプログラミングされる。ＷＬｎ上で状態Ｅから状態Ｃにプログラミングするときは、ＷＬｎ下のフローティングゲートでの電荷量の変化が、状態Ｅを状態Ａにあるいは状態Ｅを状態Ｂにプログラミングするときの電圧の変化に比較して極めて大きいため、ＷＬｎ−１下の隣接フローティングゲートへの寄生結合の量は最大となる。状態Ｅから状態Ｂにプログラミングするときは、隣接フローティングゲートへの結合の量は少なくなるが、依然として大きい。状態Ｅから状態Ａにプログラミングするときは、結合の量はさらに少なくなる。結果的に、後でＷＬｎ−１の各状態を読み出すために必要とされる補正量は、ＷＬｎ上の隣接記憶素子の状態に応じて変化する。
【００７７】
図２０は、２つの異なるページ（下側ページと上側ページ）に対してデータを記憶するマルチ状態記憶素子をプログラムする二経路技術の一例を示している。状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）の４つの状態が示されている。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下側ページが「０」を記憶し、上側ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下側ページが「１」を記憶し、上側ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることも可能であることに注意する。
【００７８】
第１プログラミング経路では、記憶素子の閾値電圧レベルは下側の論理ページにプログラムされるビットに従って設定される。そのビットが論理「１」であれば、以前に消去された結果として適切な状態にあるので閾値電圧は変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印１１００で示したように、記憶素子の閾値レベルは状態Ａになるように増大される。これによって、第１プログラミング経路を終了する。
【００７９】
第２プログラミング経路では、記憶素子の閾値電圧レベルは上側論理ページ内にプログラムされるビットに従って設定される。上側論理ページビットが論理「１」を記憶する場合、記憶素子は下側ページビットのプログラミングに依存する状態Ｅ又はＡの一方であり、どちらも上側ページビットは「１」を保持するのでプログラミングは生じない。上側ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１経路によって記憶素子が消去状態Ｅに留まっていれば第２段階で記憶素子をプログラムし、矢印２０２０で示したように閾値電圧が状態Ｃ内になるように増大させる。第１プログラミング経路の結果として記憶素子が状態Ａ内にプログラムされれば、記憶素子はさらに第２経路でプログラムされ、矢印２０１０で示したように閾値電圧が状態Ｂ内になるように増大させる。第２経路の結果は、下側ページ用のデータを変更することなく、上側ページの論理「０」を記憶するように指定した状態に記憶素子をプログラムすることである。図１９および２０の両方において、隣接するワードライン上でフローティングゲートへの結合量は最終状態に依存する。
【００８０】
一実施形態では、全ページを充填するのに十分なデータが書き込まれた場合、システムは全シーケンス書き込みを実行するように設定される。十分ではないデータが全ページに書き込まれた場合、プログラミング処理は受け取ったデータを用いて下側ページプログラミングを実行できる。次のデータを受け取ったとき、システムは上側ページをプログラミングする。さらに別の実施形態では、システムは下側ページをプログラムするモードで書き込みを開始し、ワードラインの記憶素子の全体（又は大部分）を充填するために次の十分なデータを受け取った場合、全シーケンスプログラミングモードに変換する。このような実施形態のさらなる詳細は、米国特許出願公開第２００６／０１２６３９０号、「Pipelined Programming of Non-Volatile Memories Using Early Data」、公開日２００６年６月１５日に開示されている。その全体は参照することによって本明細書に組み込まれる。
【００８１】
図２１ａ−ｃは、前のページの隣接記憶素子に書き込んだ後で、特定のページに対してその特定の記憶素子を書き込むことによって、その特定の記憶素子に対するフローティングゲート間結合の影響を低減する不揮発性メモリをプログラムする別の方法を開示している。実装形態の一例では、不揮発性記憶素子は、４つのデータ状態を用いて記憶素子毎に２ビットのデータを記憶する。例えば、状態Ｅが消去状態であり、状態Ａ、Ｂ及びＣがプログラム状態であると仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。両方のビットは隣接する状態Ａ及びＢの間で変化するので、これは非グレイ符号化の一例である。データの物理的データ状態への他の符号化を用いることもできる。各記憶素子は２ページ分のデータを記憶する。参照のために、これらのページのデータは上側ページ及び下側ページと呼ばれるが、他のラベルを与えることもできる。状態Ａを参照すると、上側ページはビット０を記憶し、下側ページはビット１を記憶している。状態Ｂを参照すると、上側ページはビット１を記憶し、下側ページはビット０を記憶している。状態Ｃを参照すると、両方のページがビットデータ０を記憶している。
【００８２】
プログラミング処理は、２つのステップの処理である。第１ステップでは、下側ページをプログラムする。下側ページがデータ１のままである場合、記憶素子状態は状態Ｅに留まる。データが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｂ’にプログラムされる。従って、図２１ａは、状態Ｅから状態Ｂ’への記憶素子のプログラミングを示している。状態Ｂ’は暫定的状態Ｂであり、従って、検証点はＶｖｂ’として示され、Ｖｖｂより低い。
【００８３】
一実施形態では、状態Ｅから状態Ｂ’に記憶素子をプログラムした後、ＮＡＮＤストリング内の隣接記憶素子（ＷＬｎ＋１）をその下側ページに対してプログラムする。例えば、図２を見直すと、記憶素子１０６用の下側ページをプログラムした後、記憶素子１０４の下側ページをプログラムする。記憶素子１０４をプログラムした後、記憶素子１０４が状態Ｅから状態Ｂ’に上昇した閾値電圧を有していた場合、フローティングゲート間結合の影響は記憶素子１０６の見かけの閾値電圧を上昇させる。これは、図２１ｂの閾値電圧分布２１５０に示したように状態Ｂ’の閾値電圧分布を拡大する影響を有する。閾値電圧分布のこの見かけの拡大は、上側ページをプログラムする際に修正される。
【００８４】
図２１ｃは、上側ページをプログラムする処理を示している。記憶素子が消去状態Ｅであって上側ページが１に留まる場合、記憶素子は状態Ｅに留まる。記憶素子が状態Ｅであり、その上側ページデータが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ａになる。記憶素子が中間の閾値電圧分布２１５０であって上側ページデータが１に留まる場合、記憶素子は最終状態Ｂにプログラムされる。記憶素子が中間の閾値電圧分布２１５０であって上側ページデータがデータ０になる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｃになる。隣接記憶素子の上側ページプログラミングだけが所定の記憶素子の見かけの閾値電圧に影響を与えるので、図２１ａ−ｃで示した処理はフローティングゲート間結合影響を低減する。別の状態符号化の一例は、上側ページデータが１であるとき分布２１５０から状態Ｃに移動することであり、上側ページデータが０であるとき状態Ｂに移動することである。
【００８５】
図２１ａ−ｃは４つのデータ状態と２つのページデータに対する一例を提供するが、開示された概念は４つの状態より多い、又は少ない状態、及び２つのページとは異なるページを備えた他の実装形態に適用することもできる。
【００８６】
図２１ｄは、粗／密プログラミングプロセスを説明する。図１２に関連して前述したように、記憶素子は、最初に、粗モードによって目標プログラム状態に向かって迅速に移動され、次に、密モードによって目標プログラム状態により正確にゆっくりと移動されて、プログラミングされる。密プログラミングモードは、例えば、ＶＰＧＭパルス列でステップサイズを小さくすること、及び／又は、選択されたＮＡＮＤストリングのビットラインに禁止電圧を印加することを含む場合がある。さらに、粗／密プログラミングでは、１パスプログラミング又はマルチパスプログラミングが行われることがある。１パス粗／密プログラミングでは、図２３に示されるように、ＶＰＧＭパルス列中で粗プログラミングから密プログラミングへの切り替えが行われる。対照的に、マルチパス粗／密プログラミングでは、例えば、粗プログラミングが第１のパスの間に使用され、密プログラミングが第２のパスの間に使用される。粗プログラミングから密プログラミングへの切り替えは、例えば、図２４に示されるように、完全なＶＰＧＭパルス列の間で行われる。ＶＰＧＭパルス列では、追加的、または、代替的に、第２のパス又は他の追加プログラミングパスでより低い値の範囲を使用してもよい。マルチパス粗／密プログラミングは、通常は、例えば複数のパルス列を使用する等、複数のパスで目標プログラム状態に記憶素子をプログラミングすることを含む特殊なタイプのマルチパスプログラミングと見なされてよい。
【００８７】
例えば、記憶素子は消去状態、つまり状態Ｅから目標プログラム状態Ａ、Ｂ又はＣにプログラムされてよい。１つの手法では、粗プログラミングは、それぞれＶｖａＬ、ＶｖｂＬ又はＶｖｃＬの関連検証レベルを有する中間状態Ａ’、Ｂ’又はＣ’に記憶素子をプログラミングするために使用される。下付き文字「Ｌ」は、検証レベルが目標状態以下であるより低い状態と関連していることを示す。後に、密プログラミングが、中間状態から、それぞれＶｖａＨ、ＶｖｂＨ又はＶｖｃＨの関連検証レベルを有する状態Ａ、Ｂ又はＣに記憶素子をプログラミングするために使用される。下付き文字「Ｈ」は、検証レベルが、最終の目標状態であるより高い状態に関連していることを示す。従って、プログラミングされた記憶素子の閾値電圧は、第１のプログラミング段階の間に第１のレベル（例えば状態Ａ）から第２のレベル（例えば、ＶｖａＬ、ＶｖｂＬ又はＶｖｃＬ）に、第２のプログラミング段階の間に第２のレベルから第３のレベル（例えば、ＶｖａＨ、ＶｖｂＨ又はＶｖｃＨ）に増加される。
【００８８】
図２２は、不揮発性メモリをプログラミングする方法の一実施形態を説明するフローチャートである。１つの実装形態では、記憶素子はプログラミングの前に（ブロック又は他の単位で）消去される。ステップ２２００では、「データロード」コマンドが制御部によって発行され、入力が制御回路網１５１０によって受け取られる。ステップ２２０５では、ページアドレスを指定するアドレスデータが制御部又はホストから復号部１５１４に入力される。ステップ２２１０では、アドレス指定されたページに対する１ページのプログラムデータが、プログラミングのためにデータバッファに入力される。そのデータは、ラッチの適切なセットにラッチされる。ステップ２２１５では、「プログラム」コマンドが、制御部によって状態マシン１５１２に発行される。
【００８９】
「プログラム」コマンドによってトリガされることによって、ステップ２２１０でラッチされたデータは、適切な選択ワードラインに印加される図２３のパルス列２３００のステップされるプログラムパルス２３０５、２３１０、２３１５、２３２０、２３２５、２３３０、２３３５、２３４０、２３４５、２３５０．．．を使用することによって、状態マシン１５１２によって制御される選択された記憶素子にプログラミングされる。ステップ２２２０では、プログラム電圧ＶＰＧＭが開始パルス（例えば１２Ｖ又は他の値）に初期化され、状態マシン１５１２によって維持されるプログラムカウンタ（ＰＣ）がゼロに初期化される。ステップ２２２５では、初期ブーストモードが適用され、ステップ２３３０では、第１のパルスＶＰＧＭが選択されたワードラインに印加され、選択されたワードラインと関連する記憶素子のプログラミングが開始される。論理「０」が特定のデータラッチに記憶されて、対応する記憶素子がプログラミングされるべきことが示されている場合には、対応するビットラインが接地される。他方、論理「１」が特定のラッチに記憶されて、対応する記憶素子がその現在のデータ状態に留まるべきことが示されている場合には、プログラミングを禁止するために対応するビットラインがＶｄｄに接続される。
【００９０】
ステップ２２３５では、選択された記憶素子の状態が検証される。選択された記憶素子の目標閾値電圧が適切なレベルに達したことが検出されると、対応するデータラッチに記憶されているデータが論理「１」に変更される。閾値電圧が適切なレベルに到達していないことが検出されると、対応するデータラッチに記憶されているデータは変更されない。このようにして、対応するデータラッチに論理「１」が記憶されているビットラインは、プログラミングされる必要がなくなる。データラッチの全てが論理「１」を記憶すると、状態マシンは（前述されたワイヤードＯＲ型機構を介して）全ての選択された記憶素子がプログラミングされていることを知る。ステップ２２４０では、データラッチの全てが論理「１」を記憶しているかどうかに関してチェックが行われる。データラッチの全てが論理「１」を記憶している場合には、全ての選択された記憶素子がプログラミングされて検証されたため、プログラミングプロセスは成功により完了する。ステップ２２４５で「合格」のステータスが報告される。
【００９１】
ステップ２２４０で、データラッチの全てが論理「１」を記憶しているわけではないと判定されると、プログラミングプロセスは続行する。ステップ２２５０では、プログラムカウンタＰＣが、プログラム制限値ＰＣｍａｘに対してチェックされる。プログラム制限値の一例は２０である。ただし、他の数も使用できる。プログラムカウンタＰＣがＰＣｍａｘ未満ではない場合、プログラムプロセスは失敗となり、「失敗」の状態がステップ２２５５で報告される。プログラムカウンタＰＣがＰＣｍａｘ未満である場合には、ＶＰＧＭがステップサイズだけ増加され、ステップ２２６０でプログラムカウンタＰＣがインクリメントされる。ステップ２２６５では、ブーストモード切り替え基準が満たされるかどうかに関する決定が下される（例えば、図４を参照）。このような基準が満たされると、ステップ２２７０でブーストモードが切り替えられ、プロセスがステップ２２３０にループバックし、次のパルスＶＰＧＭが印加される。ブーストモード切り替え基準がステップ２２６５で満たされない場合は、プロセスはステップ２２３０にループバックし、ブーストモードを変更せずに次のＶＰＧＭパルスが印加される。
【００９２】
図２３は、プログラミング中に不揮発性記憶素子の制御ゲートに印加されるパルス列２３００、及び、パルス列中で行われるブーストモードの切り替えを例示する。パルス列２３００は、プログラミングに選択されたワードラインに印加される一連のプログラムパルス２３０５、２３１０、２３１５、２３２０、２３２５、２３３０、２３３５、２３４０、２３４５、２３５０．．．を含んでいる。一実施形態においては、プログラミングパルスは、１２Ｖで開始し、２０Ｖという最大値に到達するまで連続プログラミングパルス毎に例えば０．５Ｖずつ増加する電圧ＶＰＧＭを有する。プログラムパルス間には検証パルスがある。例えば、検証パルスセット２３０６は、３個の検証パルスを含む。いくつかの実施形態では、例えばデータが状態Ａ、Ｂ及びＣにプログラミングされる状態ごとに、検証パルスがある。他の実施形態では、さらに多く又はさらに少ない検証パルスがある。各セットの検証パルスは、例えば、Ｖｖａ、Ｖｖｂ及びＶｖｃ（図２０）、Ｖｖｂ’（図２１ａ）、ＶｖａＬ、ＶｖｂＬ及びＶｖｃＬ、又は、ＶｖａＨ、ＶｖｂＨ及びＶｖｃＨ（図２１ｄ）という振幅を有する場合がある。
【００９３】
ブーストモードの切り替えは、プログラムパルス２３３５を印加する前に行われるように示されている。切り替えの前には第１のブーストモードが適用され、切り替え後には第２のブーストモードが適用される。言及したように、ブーストモードを実現するためにワードラインに印加される電圧は、例えばプログラムパルス印加時等、プログラミング発生時に印加される。実際には、ブーストモードのブースト電圧は、各プログラムパルスのわずかに前に初期化し、各プログラムパルス後に削除される。従って、例えば、プログラムパルス間に生じる検証プロセス中に、ブースト電圧は印加されない。代わりに、通常はブースト電圧未満である読み出し電圧が、未選択ワードラインに印加される。読み出し電圧は、現在プログラミングされている記憶素子の閾値電圧が検証レベルと比較されているときに、ＮＡＮＤストリングの中の既にプログラミングされた記憶素子を維持するのに十分な振幅を有する。
【００９４】
従って１つの手法では、第１のプログラミング段階で、パルス列２３００の中のプログラムパルス（例えば、パルス２３０５、２３１０、２３１５、２３２０、２３２５、及び２３００）の第１のサブセットが１又は複数の記憶素子に印加され、第２のプログラミング段階で、パルス列のパルス（例えば、パルス２３３５、２３４０、２３４５、２３５０）の第２のサブセットが１又は複数の記憶素子に印加される。従って、各プログラミングパスは複数のプログラミング段階を含む。
【００９５】
図２４は、プログラミング中に不揮発性記憶素子の制御ゲートに印加されるパルス列、及び、パルス列の間で発生するブーストモードの切り替えを例示する。特に、ブーストモードの切り替えは、パルス列２４００と２４５０の間で発生するとして示される。切り替えの前の第１のパルス列２４００中において、第１ブーストモードが適用される。一方、切り替え後の第２のパルス列２４５０中の間において、第２のブーストモードが適用される。例えば、パルス列２４００はマルチパスプログラミングプロセスの第１のパスの間に印加され、パルス列２４５０がこのプログラミングプロセスの第２のパスの間に印加される。従って、１つの手法では、第１のプログラミング段階で、第１のパルス列（例えば、パルス列２４００）が選択されたワードライン上の１又は複数の記憶素子に印加され、第２のプログラミング段階で、第２のパルス列（例えば、パルス列２４５０）が１又は複数の記憶素子に印加される。従って、各プログラミングパスは、プログラミング段階と同期する。
【００９６】
本発明の前記の詳細な説明は図解及び説明のために提示された。網羅的となる、あるいは、本発明を開示されている正確な形式に制限することは意図されていない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。
【図１】
2010509701.tif 000003
【図２】
2010509701.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１ａ】
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【図２１ｂ】
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【図２１ｃ】
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【図２１ｄ】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成21年6月4日(2009.6.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶装置を動作させる方法であって、
不揮発性記憶素子のセットが複数のワードラインと通信し、不揮発性記憶素子の前記セットのうちの少なくとも１つの記憶素子が前記複数のワードラインのうちの選択ワードラインと通信する不揮発性記憶装置において、前記少なくとも１つの記憶素子をプログラミングするステップと、
前記プログラミングするステップ中に、前記複数のワードラインのうちの未選択ワードラインに対して電圧の第１のセットを印加し、ブーストモード切り替え基準に基づいて、未選択ワードラインに対して電圧の前記第１のセットの印加から電圧の第２のセットの印加に切り替えるステップを有し、
電圧の前記第１のセットが少なくとも部分的に電圧の前記第２のセットと異なることを特徴とする方法。
【請求項２】
前記プログラミングするステップが、前記選択ワードラインにパルス列を印加するステップを有しており、前記切り替えるステップが、前記パルス列の最初のパルスが印加された後、かつ、前記パルス列の最後のパルスが印加される前に実行されることを特徴とする請求項１に記載の方法。
【請求項３】
前記プログラミングするステップが、前記選択ワードラインにパルス列を印加するステップを有しており、前記ブーストモード切り替え基準が、前記パルス列の特定振幅のプログラムパルスがいつ前記選択ワードラインに印加されるのかに基づいていることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記プログラミングするステップが、前記選択ワードラインにパルス列を印加するステップを有しており、前記ブーストモード切り替え基準が、前記パルス列の特定の数のプログラムパルスがいつ前記選択ワードラインに印加されたのかに基づいていることを特徴とする請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記ブーストモード切り替え基準が、前記複数のワードラインの中の前記選択ワードラインの位置に基づいていることを特徴とする請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記少なくとも１つの記憶素子の閾値電圧が、前記切り替えるステップの前においては第１のレベルから第２のレベルに増加され、前記切り替えるステップの後においては前記第２のレベルから第３のレベルに増加されることを特徴とする請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記プログラミングが、前記切り替えるステップの前に行われる粗プログラミングと、前記切り替えるステップの後に行われる密プログラミングを有していることを特徴とする請求項１〜６のいずれか一項に記載の方法。
【請求項８】
前記ブーストモード切り替え基準が、不揮発性記憶素子の前記セットのうちの少なくとも１つの他の記憶素子がいつ特定のプログラミング状態に到達するのかに基づいていることを特徴とする請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記ブーストモード切り替え基準が、不揮発性記憶素子の前記セットによって経験されるプログラミングサイクル数に基づいていることを特徴とする請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
不揮発性記憶素子の前記セットが、複数のＮＡＮＤストリング内に存在し、
前記複数のＮＡＮＤストリングが、前記少なくとも１つの記憶素子が存在する選択ＮＡＮＤストリングを有しており、
ａ）前記切り替えるステップの前に、特定の未選択ワードラインの一方側のチャネル領域を前記特定の未選択ワードラインの他方側のチャネル領域から分離しない電圧を前記特定の未選択ワードラインが受信し、
ｂ）前記切り替えるステップの後に、前記特定の未選択ワードラインの前記一方側のチャネル領域を前記特定の未選択ワードラインの前記他方側のチャネル領域から分離する電圧を前記特定の未選択ワードラインが受信する、
ことを特徴とする請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
不揮発性記憶システムであって、
不揮発性記憶素子のセットと、
不揮発性記憶素子のセットと通信する複数のワードラインであって、少なくとも１つの記憶素子が前記複数のワードラインのうちの選択ワードラインと通信する複数のワードラインと、
不揮発性記憶素子の前記セットと通信する１つ又は複数の制御回路を有しており、
前記１つ又は複数の制御回路が、
前記少なくとも１つの記憶素子をプログラミングするステップと、
前記プログラミング中に、前記複数のワードラインのうちの未選択ワードラインに対して電圧の第１のセットを印加し、ブーストモード切り替え基準に基づいて、未選択ワードラインに対して電圧の前記第１のセットの印加から電圧の第２のセットの印加に切り替えるステップ
を実行し、
電圧の前記第１のセットが少なくとも部分的に電圧の前記第２のセットと異なることを特徴とする不揮発性記憶システム。
【請求項１２】
前記１つ又は複数の制御回路が、前記選択ワードラインにパルス列を印加することによって前記少なくとも１つの記憶素子をプログラミングし、前記切り替えるステップが、前記パルス列の最初のパルスが印加された後、かつ、前記パルス列の最後のパルスが印加される前に実行されることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１３】
前記１つ又は複数の制御回路が、前記選択ワードラインにパルス列を印加することによって前記少なくとも１つの記憶素子をプログラミングし、前記ブーストモード切り替え基準が、前記パルス列の特定振幅のプログラムパルスがいつ前記選択ワードラインに印加されるのかに基づいていることを特徴とする請求項１１または１２に記載の不揮発性記憶システム。
【請求項１４】
前記１つ又は複数の制御回路が、前記選択ワードラインにパルス列を印加することによって前記少なくとも１つの記憶素子をプログラミングし、前記ブーストモード切り替え基準が、前記パルス列の特定の数のプログラムパルスがいつ前記選択ワードラインに印加されたのかに基づいていることを特徴とする請求項１１〜１３のいずれか一項に記載の不揮発性記憶システム。
【請求項１５】
前記ブーストモード切り替え基準が、前記複数のワードラインの中の前記選択ワードラインの位置に基づいていることを特徴とする請求項１１〜１４のいずれか一項に記載の不揮発性記憶システム。
【請求項１６】
前記少なくとも１つの記憶素子の閾値電圧が、前記切り替えるステップの前においては第１のレベルから第２のレベルに増加され、前記切り替えるステップの後においては前記第２のレベルから第３のレベルに増加されることを特徴とする請求項１１〜１５のいずれか一項に記載の不揮発性記憶システム。
【請求項１７】
前記プログラミングが、前記切り替えるステップの前に行われる粗プログラミングと、前記切り替えるステップの後に行われる密プログラミングを有していることを特徴とする請求項１１〜１６のいずれか一項に記載の不揮発性記憶システム。
【請求項１８】
前記ブーストモード切り替え基準が、不揮発性記憶素子の前記セットのうちの少なくとも１つの他の記憶素子がいつ特定のプログラミング状態に到達するのかに基づいていることを特徴とする請求項１１〜１７のいずれか一項に記載の不揮発性記憶システム。
【請求項１９】
前記ブーストモード切り替え基準が、不揮発性記憶素子の前記セットによって経験されるプログラミングサイクルの数に基づいていることを特徴とする請求項１１〜１８のいずれか一項に記載の不揮発性記憶システム。
【請求項２０】
不揮発性記憶素子の前記セットが、複数のＮＡＮＤストリング内に存在し、
前記複数のＮＡＮＤストリングが、前記少なくとも１つの記憶素子が存在する選択ＮＡＮＤストリングを有しており、
ａ）前記切り替えるステップの前に、特定の未選択ワードラインの一方側のチャネル領域を前記特定の未選択ワードラインの他方側のチャネル領域から分離しない電圧を前記特定の未選択ワードラインが受信し、
ｂ）前記切り替えるステップの後に、前記特定の未選択ワードラインの前記一方側のチャネル領域を前記特定の未選択ワードラインの前記他方側のチャネル領域から分離する電圧を前記特定の未選択ワードラインが受信する、
ことを特徴とする請求項１１〜１９のいずれか一項に記載の不揮発性記憶システム。
【国際調査報告】
2010509701.tif 000032
2010509701.tif 000033