(57)【要約】  電子ビーム（ＥＢ）リソグラフィなどの粒子ビームリソグラフィのための方法は、セルライブラリからの情報を備える複数のセルパターンを有するステンシル設計をあらかじめ定めるステップと、ステンシル設計を加工するステップと、ステンシル設計の２つ以上の特性が、論理回路設計への機能記述の合成の間に考慮されるように、ステンシル設計をあらかじめ定めた後に論理回路設計に機能記述を合成するステップと、論理回路設計を最適化するステップと、最適化された論理回路設計からレイアウト設計を生成するステップと、ステンシル設計およびレイアウト設計にしたがって基板上に論理回路を形成するステップと、を含む。
2010512009.tif 000002
【特許請求の範囲】
【請求項１】
粒子ビームリソグラフィのための方法であって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
前記ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
粒子ビームリソグラフィに関する前記ステンシル情報を考慮して、所定の機能記述および制約から論理回路を合成し最適化するステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、方法。
【請求項２】
粒子ビームリソグラフィは、電子ビーム（ＥＢ）リソグラフィを含む、請求項１の方法。
【請求項３】
粒子ビームリソグラフィは、光学（光）レーザーリソグラフィを含む、請求項１の方法。
【請求項４】
粒子ビームリソグラフィは、Ｘ線ビームリソグラフィを含む、請求項１の方法。
【請求項５】
前記セルライブラリに加えられたステンシル情報は、各セルパターンの少なくとも１つのレイヤのための粒子ビーム書き込み時間を示す「書き込み時間形態」、または当該セルの全ての関連レイヤのための全体の書き込み時間を含む、請求項１の方法。
【請求項６】
前記「書き込み時間形態」は、当該セルの各レイヤの粒子ビームを使用して描画することが必要なショットカウント、または各セルの全ての関連レイヤの合計を示す、請求項５の方法。
【請求項７】
前記ステンシルマスクは、頻繁に使用されるセルが、できるだけ多く前記ステンシルマスクに含まれるように設計される、請求項１の方法。
【請求項８】
前記論理合成および最適化は、粒子ビームによる全体の書き込み時間が最小になるように行なわれる、請求項１の方法。
【請求項９】
前記論理合成および最適化は、前記回路で使用される全セルの全「書き込み時間形態」の合計が最小になるように行われる、請求項８の方法。
【請求項１０】
前記論理合成および最適化は、遅延（タイミング情報）、電力消費および面積（物理大きさ）の少なくとも１つが、粒子ビームによる全体の書き込み時間が最小であることに加えて、最小になるように行なわれる、請求項８の方法。
【請求項１１】
前記論理合成および最適化は、遅延（タイミング情報）、電力消費および面積（物理大きさ）の少なくとも１つが、他のパラメータを最小限にしようとする最適化のための制約と考慮されるように行なわれる、請求項１０の方法。
【請求項１２】
前記論理合成および最適化は、前記ステンシルマスクに含まれるセルのみを使用して行なわれる、請求項８の方法。
【請求項１３】
粒子ビームリソグラフィのための方法であって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
粒子ビームリソグラフィに関するステンシル情報を第１の最適化プロセスとして考慮して、機能記述および制約から論理回路を合成し最適化するステップと、
前記論理回路のタイミング解析を実行するステップと、
セルを逐次的に交換して、第２の最適化プロセスとして、解析で発見された問題を解決するまたは低減することによって論理回路設計を改善するステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、方法。
【請求項１４】
粒子ビームリソグラフィは、電子ビーム（ＥＢ）リソグラフィを含む、請求項１３の方法。
【請求項１５】
粒子ビームリソグラフィは、光学（光）レーザーリソグラフィを含む、請求項１３の方法。
【請求項１６】
粒子ビームリソグラフィは、Ｘ線ビームリソグラフィを含む、請求項１３の方法。
【請求項１７】
前記セルライブラリに加えられたステンシル情報は、各セルパターンの少なくとも１つのレイヤのための粒子ビーム書き込み時間を示す「書き込み時間形態」、またはセルの全ての関連レイヤのための全体の書き込み時間を含む、請求項１３の方法。
【請求項１８】
前記「書き込み時間形態」は、当該セルの各レイヤの粒子ビームを使用して描画することが必要なショットカウント、または各セルの全ての関連レイヤの合計を示す、請求項１７の方法。
【請求項１９】
前記ステンシルマスクは、頻繁に使用されるセルが、できるだけ多く前記ステンシルマスクに含まれるように設計される、請求項１３の方法。
【請求項２０】
粒子ビームによる全体の書き込み時間が最小になるように、前記論理合成および最適化が行なわれる、請求項１３の方法。
【請求項２１】
前記論理合成および最適化は、回路で使用される全セルの全「書き込み時間形態」の合計が最小になるように行われる、請求項１７の方法。
【請求項２２】
前記タイミング解析は、回路を解析して回路のタイミングの問題を発見することができる静的タイミング解析ツール、統計的静的タイミング解析ツール、論理シミュレータ、回路シミュレータ、または他のツールのいずれかを使用することによって実行される、請求項１３の方法。
【請求項２３】
前記解析は、タイミングに限定されないが、電力消費および／またはチップ面積解析が、タイミング解析のかわりに、または加えて実行される、請求項１３の方法。
【請求項２４】
前記セルの逐次置換は、１つずつまたはグループずつ行われて前記回路設計を改善する、請求項１３の方法。
【請求項２５】
前記逐次改善は、レイアウト設計前の改善の代わりに、または加えて行われる、請求項１３の方法。
【請求項２６】
粒子ビームリソグラフィのための方法であって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
前記ステンシル情報を考慮することなく、セルライブラリの論理コンポーネントに従って機能記述および制約から論理回路を合成するステップと、
ステンシル情報を含む対応する物理セル実装に対して、回路に論理セルを最適にマッピングするステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、方法。
【請求項２７】
粒子ビームリソグラフィは、電子ビーム（ＥＢ）リソグラフィを含む、請求項２６の方法。
【請求項２８】
粒子ビームリソグラフィは、光学（光）レーザーリソグラフィを含む、請求項２６の方法。
【請求項２９】
粒子ビームリソグラフィは、Ｘ線ビームリソグラフィを含む、請求項２６の方法。
【請求項３０】
前記セルライブラリに加えられたステンシル情報は、各セルパターンの少なくとも１つのレイヤのための粒子ビーム書き込み時間を示す「書き込み時間形態」、または当該セルの全ての関連レイヤのための全体の書き込み時間を含む、請求項２６の方法。
【請求項３１】
前記「書き込み時間形態」は、当該セルの各レイヤの粒子ビームを使用して描画することが必要なショットカウント、または各セルの全ての関連レイヤの合計を示す、請求項３０の方法。
【請求項３２】
前記ステンシルマスクは、頻繁に使用されるセルが、できるだけ多く前記ステンシルマスクに含まれるように設計される、請求項２６の方法。
【請求項３３】
前記セルライブラリは、レイアウトパターンおよびステンシルパターンを含む２つ以上の別の物理実装を有する論理機能を含む、請求項２６の方法。
【請求項３４】
粒子ビームによる全体の書き込み時間が最小になるように、前記物理実装に対する論理
セルの前記最適マッピングが実行される、請求項２６の方法。
【請求項３５】
前記最適マッピングは、回路で使用される全セルの全「書き込み時間形態」の合計が最小になるように実行される、請求項３１の方法。
【請求項３６】
設計が制約を満足することを確かめるためのセルマッピング後に、タイミングの前記解析および他の特性が解析される、請求項２６の方法。
【請求項３７】
前記論理合成は、全体的に手動で、部分的に手動で、または任意の他の方法を含む任意の手段によって実行される、請求項２６の方法。
【請求項３８】
粒子ビームリソグラフィのための方法であって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を、前記セルライブラリに加えるステップと、
セル投影（ＣＰ）によって書き込まれる場合、および可変成形ビーム（ＶＳＢ）法によって書き込まれる場合用の書き込み時間の相違を示す、各セル用の「書き込み時間低減効率」を定め、前記セルライブラリに加えるステップと、
書き込み時間低減効率（ＷＴＲＥ）を考慮して、所定の機能記述および制約から論理回路を合成し最適化するステップと、
ステンシルマスクの全体書き込み時間低減効率を考慮して、所定のステンシルマスク制限情報下で前記ステンシルマスクに含まれるセルパターンを選択することによって、前記ステンシルマスクを設計するステップと、
前記ステンシルマスクを加工するステップと、
前記ステンシル情報を考慮して、機能記述および制約から論理回路を再び合成し最適化するステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）リソグラフィによってレイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、方法。
【請求項３９】
粒子ビームリソグラフィは、電子ビーム（ＥＢ）リソグラフィを含む、請求項３８の方法。
【請求項４０】
粒子ビームリソグラフィは、光学（光）レーザーリソグラフィを含む、請求項３８の方法。
【請求項４１】
粒子ビームリソグラフィは、Ｘ線ビームリソグラフィを含む、請求項３８の方法。
【請求項４２】
各セル用の前記書き込み時間低減効率（ＷＴＲＥ）は、ＣＰおよびＶＳＢによって描画するのに必要なショットカウントを使用して描画するのに必要なショットカウントの相違を示す、請求項３８の方法。
【請求項４３】
回路で使用される全セルの全ＷＴＲＥが最大になるように、前記論理合成および最適化が行なわれる、請求項３８の方法。
【請求項４４】
前記回路で使用される全セルのＷＴＲＥの反転数の合計が最小になるように、前記論理合成および最適化が行なわれる、請求項３８の方法。
【請求項４５】
前記論理合成および最適化は、遅延（タイミング情報）、電力消費および面積（物理大きさ）の少なくとも１つが、全ＷＴＲＥが最大であることに加えて、最小になるように行なわれる、請求項３８の方法。
【請求項４６】
前記論理合成および最適化は、遅延（タイミング情報）、電力消費および面積（物理大きさ）の少なくとも１つが、前記最適化のための制限として考慮されるように行なわれる、請求項４５の方法。
【請求項４７】
前記論理合成および最適化は、従来の方法で行なわれる、または遅延（タイミング情報）、電力消費および面積（物理大きさ）の少なくとも１つが、ＷＴＲＥを考慮することなく最小になるように行なわれる、請求項３８の方法。
【請求項４８】
前記論理合成は、全体的に手動で、部分的に手動で、または任意の他の方法を含む任意の手段によって実行される、請求項４７の方法。
【請求項４９】
ステンシルの設計は、全セル用に、セルのインスタンスの数を掛けたＷＴＲＥである「加重書き込み時間低減効率」を計算し、次いで、ＣＮがステンシルマスクに含まれることができるセルの最大数である、最も高い「加重ＷＴＲＥ」を有するトップＣＮセルを選択することによって実行される、請求項３８の方法。
【請求項５０】
２つ以上の論理回路が、ステンシルマスクを設計する場合に使用するために、機能記述および制約から合成され最適化される、請求項３８の方法。
【請求項５１】
ステンシルマスクの設計は、以下のステップ：候補ステンシルを設計し、すなわち、各論理回路のために、前記ステンシル用のセルの候補集合を選択するステップと、
次いで、ＣＮが、各論理回路用の、ステンシルマスクに含まれることができるセルの最大数である、セルの全候補集合中で最も頻繁に用いられるＣＮセルを選択するステップと、によって実行される、請求項５０の方法。
【請求項５２】
ステンシルマスクの設計は、以下のステップ：使用される全セルのために、全論理回路中のセルのインスタンスの総数を掛けたＷＴＲＥである「全体加重ＷＴＲＥ」を計算するステップと、次いで、ＣＮが各論理回路のために、ステンシルマスクに含まれることができるセルの最大数である、最も高い「全体加重ＷＴＲＥ」を有するトップＣＮセルを選択するステップと、によって実行される、請求項５０の方法。
【請求項５３】
ステンシルマスクを設計する場合に使用するために、機能記述および制約の異なる集合から２つ以上の論理回路が、合成され最適化される、請求項３８の方法。
【請求項５４】
ステンシルマスクの設計は、以下のステップ：候補ステンシルを設計し、すなわち、各論理回路のために、前記ステンシル用のセルの候補集合を選択するステップと、
次いで、ＣＮが、各論理回路用の、ステンシルマスクに含まれることができるセルの最大数である、セルの全候補集合中で最も頻繁に用いられるＣＮセルを選択するステップと、によって実行される、請求項５３の方法。
【請求項５５】
ステンシルマスクの設計は、以下のステップ：使用される全セルのために、全論理回路中のセルのインスタンスの総数を掛けたＷＴＲＥである「全体加重ＷＴＲＥ」を計算するステップと、次いで、ＣＮが各論理回路のために、ステンシルマスクに含まれることができるセルの最大数である、最も高い「全体加重ＷＴＲＥ」を有するトップＣＮセルを選択するステップと、によって実行される、請求項５３の方法。
【請求項５６】
粒子ビームリソグラフィのためのシステムであって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるための手段と、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるための手段と、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるための手段と、
前記ステンシルマスクを加工するための手段と、
粒子ビームリソグラフィに関する前記ステンシル情報を考慮して、所定の機能記述および制約から論理回路を合成し最適化するための手段と、
前記最適化された論理回路設計からレイアウト設計を生成するための手段と、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するための手段と、
を含む、システム。
【請求項５７】
処理システムによって実行される場合、当該システムに、粒子ビームリソグラフィのための方法を実行させる命令を保存するコンピューター読取可能媒体を含む製造物品であって、
前記方法は、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
粒子ビームリソグラフィに関する前記ステンシル情報を考慮して、所定の機能記述および制約から論理回路を合成し最適化するステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、物品。
【請求項５８】
粒子ビームリソグラフィのためのシステムであって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるための手段と、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるための手段と、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるための手段と、
前記ステンシルマスクを加工するための手段と、
第１の最適化プロセスとして、粒子ビームリソグラフィに関する前記ステンシル情報を考慮して、機能記述および制限から論理回路を合成し最適化するための手段と、
前記論理回路のタイミング解析を実行するための手段と、
セルを逐次的に交換して、第２の最適化プロセスとして解析で発見された問題を解決するまたは低減することによって論理回路設計を改善するための手段と、
前記最適化された論理回路設計からレイアウト設計を生成するための手段と、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するための手段と、
を含む、システム。
【請求項５９】
処理システムによって実行される場合、当該システムに、粒子ビームリソグラフィのための方法を実行させる命令を保存するコンピューター読取可能媒体を含む製造物品であって、
前記方法は、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
第１の最適化プロセスとして、粒子ビームリソグラフィに関する前記ステンシル情報を考慮して、機能記述および制約から論理回路を合成し最適化するステップと、
前記論理回路のタイミング解析を実行するステップと、
セルを逐次的に交換して、第２の最適化プロセスとして解析で発見された問題を解決するまたは低減することによって論理回路設計を改善するステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、物品。
【請求項６０】
粒子ビームリソグラフィのためのシステムであって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるための手段と、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるための手段と、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるための手段と、
前記ステンシルマスクを加工するための手段と、
前記ステンシル情報を考慮することなく、セルライブラリの論理コンポーネントに従って機能記述および制約から論理回路を合成するための手段と、
ステンシル情報を含む対応する物理セル実装に対して、前記回路に論理セルを最適にマッピングするための手段と、
前記最適化された論理回路設計からレイアウト設計を生成するための手段と、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するための手段と、
を含む、システム。
【請求項６１】
処理システムによって実行される場合、当該システムに、粒子ビームリソグラフィのための方法を実行させる命令を保存するコンピューター読取可能媒体を含む製造物品であって、
前記方法は、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
前記ステンシル情約を考慮することなく、セルライブラリの論理コンポーネントに従って、機能記述および制限から論理回路を合成するステップと、
ステンシル情報を含む対応する物理セル実装に対して、前記回路に論理セルを最適にマッピングするステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、物品。
【請求項６２】
粒子ビームリソグラフィのためのシステムであって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるための手段と、
粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を、前記セルライブラリに加えるための手段と、
セル投影（ＣＰ）によって書き込まれる場合、および可変成形ビーム（ＶＳＢ）法によって書き込まれる場合用の書き込み時間の相違を示す、各セル用の「書き込み時間低減効率」を定め、前記セルライブラリに加えるための手段と、
書き込み時間低減効率（ＷＴＲＥ）を考慮して、所定の機能記述および制約からの論理回路を合成し最適化するための手段と、
ステンシルマスクの全体書き込み時間低減効率を考慮して、所定のステンシルマスク制限情報下でステンシルマスクに含まれるセルパターンを選択することによって、ステンシルマスクを設計するための手段と、
前記ステンシルマスクを加工する手段と、
前記ステンシル情報を考慮して、機能記述および制約から論理回路を再び合成し最適化する手段と、
前記最適化された論理回路設計からレイアウト設計を生成するための手段と、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するための手段と、
を含む、システム。
【請求項６３】
処理システムによって実行される場合、当該システムに、粒子ビームリソグラフィのための方法を実行させる命令を保存するコンピューター読取可能媒体を含む製造物品であって、
前記方法は、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を、前記セルライブラリに加えるステップと、
セル投影（ＣＰ）によって書き込まれる場合、および可変成形ビーム（ＶＳＢ）法によって書き込まれる場合用の書き込み時間の相違を示す、各セル用の「書き込み時間低減効率」を定め、前記セルライブラリに加えるステップと、
書き込み時間低減効率（ＷＴＲＥ）を考慮して、所定の機能記述および制約からの論理回路を合成し最適化するステップと、
ステンシルマスクの全体書き込み時間低減効率を考慮して、所定のステンシルマスク制限情報下でステンシルマスクに含まれるセルパターンを選択することによって、ステンシルマスクを設計するステップと、
前記ステンシルマスクを加工するステップと、
前記ステンシル情報を考慮して、機能記述および制約から論理回路を再び合成し最適化するステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、物品。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
分野
本発明の分野は、粒子ビームリソグラフィに関し、特に、セル投影粒子ビームリソグラフィのための論理設計に関する。
【背景技術】
【０００２】
関連技術の説明
今日の半導体製造プロセスでは、フォトマスクを使用する光学リソグラフィが一般的に使用されている。しかし、マスクコストは、外観寸法のダウンサイジングとともに急速に増大しており、半導体製造に重大な問題となっている。この問題を解決するために、ＭＬ２（マスクレスリソグラフィ）などのフォトマスクを使用しない様々なアプローチが提案されている。様々なＭＬ２のうちで有望なアプローチの１つは、電子ビーム直接リソグラフィ（ＥＢＤＷ）である。しかし、このアプローチに関する問題は、その比較的低い処理能力であり、それは、大量生産のための使用の妨げとなっていた。したがって、ＥＢＤＷは、研究用および生産ＡＳＩＣの相互接続レイヤ用のみに適用されている。
【０００３】
ＥＢ書き込み時間を低減するために、セル投影（ＣＰ）技術が提案されており、それは、セルパターンを含み、ワンショットでセルパターンを描画可能にするステンシルマスクを使用し、従来のＶＳＢ（可変成形ビーム）方法と比較して、全体書き込み時間を低減する。
【０００４】
図１は、セル投影ＥＢ書き込みの概念を示す。電子ビーム源１００は、第１のアパーチャ１０６に形成された矩形アパーチャ１０４を備えた矩形形状１０８に形成され、次いで、ステンシルマスク１１２に形成された第２のアパーチャ１１０を通って発射される電子ビーム１０２を発射する。
【０００５】
従来のＶＳＢマシーンは、通常、ステンシルマスク１１２のアパーチャ１１０として比較的単純なパターンを使用して、可変サイズの長方形または三角形を形成し、表面ウエハまたは基板１１６上にそれらを投影し、ウエハ１１６上のチップパターン１１４が、それらの単純な長方形または三角形の組み合わせによって形成される。他方、セル投影の場合、ステンシルマスク１１２は、ステンシルマスク１１２のアパーチャ１１０としてより複雑なパターンを含んでいてもよい。各アパーチャパターン１１０は、例として、１０×１０μｍ２のサイズの任意の複雑なパターンとすることができる。ステンシルマスク上に含まれるそのようなパターンの代表例は、論理ゲートまたはフリップフロップなどの標準セルライブラリエンティティのパターンである。
【０００６】
図２は、複数のセル面積２０４を有するステンシルマスク２０２上のセルパターンレイアウト２００の例を示す。セル面積の数の例は、セル面積のサイズに依存し、１００である。そのようなセルの１つを選択することによって、セルパターンは、ＶＳＢの場合の１１以上のショットと比較して、ＥＢ露光のワンショットによってウエハ上で描画されることができ、それによって、書き込み時間の低減を可能にする。
【０００７】
しかし、ＣＰの問題は、１つのステンシルマスクに含まれることができるセルの数が限定されることである。ＡＳＩＣのセルライブラリは、通常、３００〜５００個のセルを有し、ステンシルマスクは、各セルの必要な配向をすべて含むべきであるので、必要とされ
るセルパターンは、すべて、ステンシルマスク上に提供されることができない。ステンシル上の限定されたセル数は、ＩＣチップで使用されるセルの一部のみをＣＰで描画されることができる場合をもたらし、それは、限定された処理能力の改善をもたらす。
【０００８】
図３を参照して、従来のＬＳＩ設計フロー３００は、論理設計およびステンシル設計を含む。一般的に、論理合成は、論理回路を最適に設計するための技術として使用され、それは、通常、論理回路設計用のＲＴＬ（レジスタートランスファーレベル）記述および様々な制約３１２などの機能記述３１０で開始する。機能記述３１０は、まず、論理変換３２２によって論理回路に変換され、次いで、最終論理回路３３０に技術マッピング３２４によって変換され、それは、所定のセルライブラリ３０４のセルエンティティからなり、それは、所定のプロセス技術用にあらかじめ設計されており（３０２）、レイアウトパターンやパフォーマンスデータなどの実装詳細を有する１集合の標準セルを含む。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
この論理合成プロセス３２０の間に、１集合のパラメータおよび制約が最適化のために使用される。一般に用いられるパラメータおよび制約は、遅延（タイミング情報）、電力消費および面積（物理大きさ）を含む。レイアウト設計３４０後、セル投影ＥＢの場合、ＣＰ用ステンシルマスク３５４は、設計され（３５０）、加工される（３５２）。ステンシルマスクを設計する場合、頻繁に使用されるセルパターンは、ＥＢ書き込み時間を低減するためにできるだけステンシルに含まれる。次いで、レイアウト設計３４０およびステンシル３５０は、ＥＢデータ準備３６０に使用され、それからのＥＢデータ３６２は、ステンシル３５４と共に使用されて、ＥＢ書き込みし、ウエハまたは基板３８０上にレイアウト設計３４０にしたがって論理回路３３０を加工する（３７０）。このＬＳＩ設計およびステンシル設計のフローは、ＥＢ書き込みのために一般的に適用される。
【００１０】
しかし、ステンシル可能性制限により、セルの実質的な数は、ステンシルに含まれることができず、ＶＳＢによって描画されなければならない。したがって、ＣＰによる書き込み時間低減は限定される。これは、書き込み時間についての検討が、従来の設計フロー３００の論理設計プロセスの間に付与されないからである。
【００１１】
現在、セル投影（ＣＰ）電子ビーム（ＥＢ）リソグラフィのための論理設計を改善する必要がある。
【課題を解決するための手段】
【００１２】
概要
本発明は、セル投影（ＣＰ）電子ビーム（ＥＢ）リソグラフィによって製造される集積回路の論理設計のための方法およびシステムに関し、粒子ビームリソグラフィの形態である。この論理設計方法の１つの特徴は、論理回路を最適化するために、ＥＢ書き込み時間に影響するステンシル情報を考慮に入れることである。この方法の１つの用途は、ステンシルがあらかじめ設計されている場合用であり、論理設計は、どのセルがステンシルに含まれるか、などのステンシル情報を使用して、最適化または少なくとも改善される。他の用途は、ステンシルがあらかじめ設計されていない場合用であり、論理回路、次いで、ステンシルは、ＣＰおよびＶＳＢによってステンシルおよびショットカウントに関する制限を考慮して、書き込み時間を最小限にするまたは少なくとも低減するように最適に設計される。いずれの場合も、回路機能性が同じである間、短いＥＢ書き込み時間が実現される。
【００１３】
本発明は、電子ビーム（ＥＢ）リソグラフィ、光学レーザービームリソグラフィ、およびＸ線ビームリソグラフィを含めて、任意のタイプの粒子ビームリソグラフィ技術に適用
されてもよく、それらは、少なくとも２つのアパーチャ（ステンシルマスク）、および電子ビームリソグラフィと同様に、光学レーザービームやＸ線ビームなどの粒子ビーム源を使用してパターンを転写する。
【００１４】
１つの実施の形態では、粒子ビームリソグラフィのための方法およびシステムは、セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、セルライブラリからの情報を用いて、複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、セルライブラリに加えるステップと、ステンシルマスクを加工するステップと、粒子ビームリソグラフィに関するステンシル情報を考慮して、所定の機能記述および制約から論理回路を合成し最適化するステップと、最適化された論理回路設計からレイアウト設計を生成するステップと、セル投影（ＣＰ）粒子ビームリソグラフィによってレイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、を含む。
【００１５】
１つの実施の形態では、粒子ビームリソグラフィのための方法およびシステムは、セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、セルライブラリからの情報を用いて、複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、セルライブラリに加えるステップと、ステンシルマスクを加工するステップと、粒子ビームリソグラフィに関するステンシル情報を第１の最適化プロセスとして考慮して、機能記述および制約から論理回路を合成し最適化するステップと、論理回路のタイミング解析を実行するステップと、セルを逐次的に交換して、第２の最適化プロセスとして解析で発見された問題を解決するまたは低減することによって論理回路設計を改善するステップと、最適化された論理回路設計からレイアウト設計を生成するステップと、セル投影（ＣＰ）粒子ビームリソグラフィによってレイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、を含む。
【００１６】
１つの実施の形態では、粒子ビームリソグラフィのための方法およびシステムは、セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、セルライブラリからの情報を用いて、複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、セルライブラリに加えるステップと、ステンシルマスクを加工するステップと、ステンシル情報を考慮することなく、セルライブラリの論理コンポーネントに従って、機能記述および制約から論理回路を合成するステップと、ステンシル情報を含む対応する物理セル実装に対して、回路に論理セルを最適にマッピングするステップと、最適化された論理回路設計からレイアウト設計を生成するステップと、セル投影（ＣＰ）粒子ビームリソグラフィによってレイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、を含む。
【００１７】
１つの実施の形態では、粒子ビームリソグラフィのための方法およびシステムは、セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を、セルライブラリに加えるステップと、セル投影（ＣＰ）によって書き込まれる場合、および可変成形ビーム（ＶＳＢ）法によって書き込まれる場合用の書き込み時間の相違を示す、各セル用の「書き込み時間低減効率」を定め、セルライブラリに加えるステップと、書き込み時間低減効率を考慮して、所定の機能記述および制約からの論理回路を合成し最適化するステップと、ステンシルマスクの全体書き込み時間低減効率を考慮して、所定のステンシルマスク制限情報下でステンシルマスクに含まれるセルパターン
を選択することによって、ステンシルマスクを設計するステップと、ステンシルマスクを加工するステップと、ステンシル情報を考慮して、機能記述および制約から論理回路を再び合成し最適化するステップと、最適化された論理回路設計からレイアウト設計を生成するステップと、セル投影（ＣＰ）粒子ビームリソグラフィによってレイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、を含む。
【００１８】
１つの実施の形態では、セルライブラリ用のデータファイルは、セルの特性因子に関連する複数のセルパターンおよびセルライブラリに対するステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を含む。
【００１９】
１つの実施の形態では、粒子ビームリソグラフィに関するステンシル情報を考慮して、所定の機能記述および制約から論理回路を合成し最適化するためのコンピュータプログラム製品である。
【００２０】
この発明は、「書き込み時間形態」を導入し、それは、論理合成ツールの最適化用のパラメータまたは制約として、各セルの粒子ビーム書き込み時間を示す。したがって、書き込み時間に関して最適な解決手段は、論理合成アルゴリズムの特性によって得ることができる。
【００２１】
１つの実施の形態では、セルライブラリ用のデータファイルは、セルの特性因子に関連する複数のセルパターンおよびセルライブラリへの粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を含む。
【００２２】
１つの実施の形態では、粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を考慮して、所定の機能記述および制約から論理回路を合成し最適化するためのソフトウェアプログラムである。
【００２３】
この発明は、「書き込み低減効率」（ＷＴＲＥ）を導入し、それは、論理合成ツールの最適化用のパラメータまたは制約として、セル投影（ＣＰ）および可変成形ビーム（ＶＳＢ）の場合のための書き込み時間の相違を示す。したがって、セル投影を使用して、書き込み時間低減に関して最適な解決手段を得ることができる。
【００２４】
本教示のこれらのおよび他の目的および利点が、添付図面と共に得られる次の説明からより完全に明らかとなるであろう。
【図面の簡単な説明】
【００２５】
【図１】図１は、基板に画像を投影するための従来の電子ビーム書き込み機械およびステンシルマスク構成を示す。
【図２】図２は、ステンシルマスク上のセルパターンレイアウトの例を示す。
【図３】図３は、論理設計およびステンシル設計を含む従来のＬＳＩ設計フローを示す。
【図４】図４は、本発明によるＬＳＩ設計フローの１つの実施の形態を示す。
【図５Ａ】図５Ａは、論理機能の実装を示す。
【図５Ｂ】図５Ｂは、論理機能の実装を示す。
【図５Ｃ】図５Ｃは、論理機能の実装を示す。
【図５Ｄ】図５Ｄは、論理機能の実装を示す。
【図６】図６は、本発明によるＬＳＩ設計フローの他の実施の形態を示す。
【図７】図７は、本発明によるＬＳＩ設計フローのさらに他の実施の形態を示す。
【図８】図８は、論理設計後のステンシル設計への本発明の適用の１つの実施の形態を示す。
【発明を実施するための形態】
【００２６】
詳細な説明
本発明の様々な実施の形態が、図面を参照して本明細書に記載される。図面は縮尺どおりではなく、同様の構造または機能の要素が、図面全体にわたって同じ参照符号によって表わされることが留意される。
【００２７】
以下の検討は、主として、粒子ビームリソグラフィの用途として、ＥＢ直接書き込み（ＥＢＤＷ）で記載し、ＥＢ直接書き込み（ＥＢＤＷ）のみに限定されるべきではないが、この発明は、同様の方法でセル投影（ＣＰ）可能性を有する電子ビーム（ＥＢ）ライターを使用してマスク書き込みに適用することができ、処理能力の改善をもたらす。
【００２８】
従って、当然のことながら、この発明は、少なくとも２つのアパーチャ（ステンシルマスク）を使用し、光学（光）レーザービーム、Ｘ線ビーム、または真っすぐに進み、感光材料（抵抗）レイヤを刺激して基板上にパターンを形成する他のタイプの粒子ビームなどの電子ビーム（ＥＢ）以外の他のタイプの粒子ビームを使用して、転写されたパターンを有する他の描画技術に適用されてもよい。
【００２９】
本発明は、電子ビーム（ＥＢ）、セル投影（ＣＰ）を使用する書き込み時間などの粒子ビームを大幅に低減することが可能な集積回路の論理設計のための方法を提供する。本発明の論理設計方法は、論理最適化のプロセスに、粒子ビーム書き込み時間に影響する新しい情報、すなわちパラメータを考慮する。
【００３０】
当然のことながら、この発明は、書き込み時間が、例えば、粒子ビーム書き込みの特性およびステンシルからの制限を考慮することによって最小限であるという意味で、最適設計のための方法に関する。また、この発明は、ほとんどの回路に短い設計期間をもたらす、ステンシルを最適に設計する方法を提供する。
【００３１】
いくつかの従来の考えが、ＬＳＩチップパターンを描画するために必要なセルの数を低減して、粒子ビーム書き込み時間を低減するために提供されてきた。しかし、ほとんどの従来の方法は、論理設計の段階で粒子ビーム書き込み時間を考慮するのではなく、いくつかの変形のみが、ＣＰによって描画されるセルパターンの数を低減するために、後の段階で行われる。
【００３２】
対照的に、本発明は「書き込み時間形態」を使用して、論理回路を最適化し、論理合成の最適化パラメータまたは制約として各セルの粒子ビーム書き込み時間を示す。したがって、この発明は、書き込み時間改良のレベルにおいて、従来の方法より優れている。
【００３３】
この発明の革新的なポイントは、ステンシルマスクの制限だけでなく、ショットカウント数、すなわち、ＣＰまたはＶＳＢによって書き込まれたセルの書き込み時間を考慮することによって論理回路の最適設計を可能にし、このようにして、最小粒子ビーム書き込み時間をもたらす。他の革新的なポイントは、以前の方法と比較して、最短の粒子ビーム書き込み時間をもたらすように、ステンシルマスクは論理設計前に定められ、ここで、論理回路は、ステンシルから独立して設計される。この発明は、また、普遍的に最適なステンシルの設計に適用することができる。
【００３４】
この発明は、ステンシルがあらかじめ設計されているかどうか、ステンシル設計からの限定、および論理最適化のタイミングの組み合わせによって、以下のように多くの変形を含む。
【００３５】
図４を参照して、この発明のＬＳＩ設計の方法４００では、セルライブラリ４０２が予め定められ、ステンシル４５４は、また、ステンシル設計４５０によって予め定められ、ＬＳＩ設計に先立って加工し（４５２）、論理回路設計４４０が、書き込み時間が最小になるように、ステンシル４５４の特性を考慮して達成される。
【００３６】
方法４００の１つの実施の形態では、ステンシル４５４は、ＣＰによって描画することができる、頻繁に使用されるセルパターンを含むように設計されている（４５０）。ステンシルに含まれていない他のセルは、ＶＳＢによって描画されなければならない。
【００３７】
プロセス４００において、論理合成４２０は、論理回路を最適に設計するための技術として利用され、ＲＴＬ（レジスタートランスファーレベル）記述および論理回路設計用の様々な制限４１２でのように機能記述４１０で開始する。機能記述４１０は、論理変換４２２によって論理回路４３０に変換され、次いで、所定のセルライブラリ４０４のセルエンティティからなる最終論理回路４３０に技術マッピング４２４によって変換され、所定のプロセス技術のためにあらかじめ設計されており、レイアウトパターンおよびパフォーマンスデータなどの実装ディテールを有する１集合のセルと共にステンシルおよび書き込み時間情報を含む。レイアウト設計４４０およびステンシル設計４５０は、ＥＢデータ準備４６０に使用され、そこからのＥＢデータ４６２は、ステンシル４５４と共に使用されて、ＥＢ書き込みされ、ウエハまたは基板４８０上にレイアウト設計４４０に従って論理回路４３０を加工する（４７０）。
【００３８】
論理合成４２０の間に、ステンシルおよび書き込み時間情報は、論理最適化のために、他のパラメータおよび制約と共に使用される。レイアウト設計４４０およびステンシル情報４０２を有するセルライブラリは、ＥＢデータ準備４６０に使用され、そこからのＥＢデータ４６２は、ステンシル４５４と共に使用されて、ＥＢ書き込みし、ウエハまたは基板４８０上にレイアウト設計４４０に従って論理回路４３０を加工する（４７０）。
【００３９】
プロセス４００では、セルライブラリ４０４は、各セルの全レイヤのためのＥＢ書き込み時間を示す「書き込み時間形態」などの数を含むように準備される。この「書き込み時間形態」は、通常、セルの各レイヤを描画するために必要なショットカウントの一次方程式によって計算され、最も単純な場合は、全レイヤの全ショットカウントに等しい。セルのショットカウントは、ステンシル４５４に含まれておらず、ＶＳＢのためのフラクチャー形状の数であり、セルのショットカウントは、ステンシル４５４に含まれ、セルパターンが２つ以上のセル投影ショットによって描画されるなら、ＣＰショットの１つまたは多くである。
【００４０】
しかし、１つの態様では、「書き込み時間形態」は、セルの各レイヤのショットカウントの任意の関数とすることができる。さらに、他の態様では、いくつかのレイヤがＣＰ  ＥＢＤＷによって描画されるなら、それらのレイヤのショットカウントのみを考慮することができる。
【００４１】
１つの態様では、そのようなセルライブラリ４０４を使用して、論理合成４２０は、回路で全セルの「書き込み時間形態」の合計が、最小を含むという条件下で行なわれる。言いかえれば、「書き込み時間形態」の合計は、論理最適化の費用関数として使用される。論理合成４２０のためのこの費用関数は、「書き込み時間形態」の合計に限定されないが、回路における全セルの「書き込み時間形態」の任意の関数とすることができる。
【００４２】
上記方法の特別の場合として、論理合成４２０は、ステンシル４５４に含まれるセルのみを使用して行うことができる。この場合、回路は、ＣＰによって描画することができるセルで構成されている。１つの態様では、この場合は、セルが、ステンシルに含まれてお
らず、「書き込み時間形態」の無限、すなわち十分に大きな値を有する特別な場合に等しい。
【００４３】
上記方法４００において、遅延、電力および面積、またはそれらの任意の部分集合などの論理最適化用の他のパラメータが、「書き込み時間形態」と結合して使用することができる。それらのパラメータは、最適化するためのパラメータとしてだけではなく、最適化用の制約としても使用することができる。例えば、論理合成は、優先順位で、および回路タイミングの所定の制約下で、「書き込み時間形態」および面積を最小限にするために行われてもよい。１つの態様では、詳細なタイプの最適化パラメータおよび制約、ならびにそれらを指定する方法は、使用される論理合成ツールの規格に依存する。
【００４４】
図５Ａ〜５Ｄを参照して、いくつかの実施例が、変化するショットカウントでどのようにして異なって論理機能を実行することができるか、およびどのようにして本発明が最適にセルパターンを選択することができるかについて示される。図５Ａは、論理回路で使用される標準セル（ＡＮＤ−ＮＯＲ−２２１）の実施例である。このセルが、ステンシルマスクのセルパターンとして含まれるなら、パターンは、ＣＰを使用して、１ショットで描画することができるが、それがステンシルマスクに含まれておらず、ＶＳＢによって描画されるなら、図５Ｂに示すように、全ショットカウントは１３８になる。しかし、ステンシルマスクが反転ゲートなどの他の論理ゲートを含んでおり、ショットカウント情報が論理合成ツールによって使用されるなら、より最適化された、つまり、より少ないショットカウントで、図５Ｃに示すなどの回路を得ることができる。しかし、必要とされるチップ面積は２倍になる。従って、非反転ゲートなどの他のセルパターンがステンシルに加えられ、さらに、チップ面積がショットカウントに加えて、最適化パラメータの１つとして考慮されるなら、図５Ｄに示すように、より少ない面積の不利な条件および合理的に低減されたショットカウントで、他のさらに最適化した回路を得ることができる。
【００４５】
図６を参照して、ＬＳＩ設計の他の方法６００およびステンシル設計が、図４の方法４００に対する代わりとして利用されてもよい。
【００４６】
方法６００では、論理最適化プロセス６２４は、３ステップ以上に分割することができ、最適化プロセスのいくつかの部分は、逐次改良方法６３４によって後の設計段階で行うことができる。例えば、第１の最適化ステップとしての論理合成６２０は、「書き込み時間形態」のみを使用して行って、技術マッピングにおいて最適化することができ、タイミングの問題のあるパスが、回路タイミング解析ツール６３２を使用して発見することができる。次いで、逐次改良６３４の第２の最適化プロセスは、適切なパス上のセルを他の機能的に等価なセルで逐次して取り替えることによって、それらのタイミングの問題を解決するために行なわれてもよく、より少ない遅延を有するが、より大きな「書き込み時間形態」を有してもよい。この最適化ステップは、書き込み時間およびチップ面積における可能なわずかの不利な条件で、所定のタイミング制約を満足するように、回路パフォーマンスを改善する。
【００４７】
１つの態様では、そのような逐次改良６３４は、フロアプランニング後、ルーティング後、または物理検証後などの、チップ設計の任意の他の後の段階で達成することができる。
【００４８】
図７を参照して、この発明のＬＳＩ設計およびステンシル設計の方法７００の他の実施の形態では、論理合成７２０およびＥＢＤＷ７２６用最適化が分離されてもよい。１つの態様では、論理合成７２０は、従来の方法において「論理」標準セルライブラリを使用して達成されてもよく、面積、タイミングおよび電力などの従来のパラメータのみが回路を最適化する。次いで、各セルは、対応する「物理」セルにマッピングされ、それは、物理
実装、レイアウトパターンおよびステンシルＣＰパターン７３６を有する。物理セルライブラリは、論理セルと、対応する物理セルとの関係を有し、それは複数とすることができ、それぞれは、プロセス４００を参照して上記するように、「書き込み時間形態」およびステンシル関連情報を有する（図４）。このマッピングは、プロセス４００を参照して上記したそれらの情報および最適化の基準を使用することによって最適に達成される（図４）。そのような複数の実装の例は、２つの入力ゲートであり、異なるレイアウトパターンまたは異なるステンシルパターンによって実行される。他の例は、同じステンシルパターンの異なる部分が、部分射影法によって使用される場合である。
【００４９】
１つ以上の上記方法では、論理回路が製造用ＥＢ書き込みまで、論理設計後に変更されないことが推定されてもよい。しかし、当然のことながら、実際のＬＳＩ開発では、回路中のいくつかのセル、すなわち回路接続性自体は、論理設計後、またはレイアウト設計後でさえ、いくつかの理由によって手動で変更されてもよい。また、他の場合には、設計は、論理合成ツールを使用することなく手動で行われる。そのような場合、同様の方法および基準が、ＥＢ書き込み時間を最小限にするように変更用セルの新しい集合を選択するために適用することができる。
【００５０】
１つの実施の形態では、この発明は、またステンシルマスクが論理設計前に定められず、論理回路を最適に設計し、次いで、図８に示すように、セル投影を使用するＥＢ書き込み時間が最小になるように、最適にステンシルマスクを設計する方法をもたらす場合に適用することができる。本明細書に以下に記載するいくつかの変形例がある。
【００５１】
１つの実施の形態では、図８を参照して、最適回路８４２および最適ステンシル８５４を得るために、ライブラリで各セル用のＣＰ書き込みおよびＶＳＢ書き込みの両方の場合用の「書き込み時間形態」が必要である。ＶＳＢおよびＣＰの場合用の「書き込み時間形態」は、セルＣｉ用の、それぞれ、ｗｖ（ｉ）およびｗｃ（ｉ）として定められてもよい。セルＣｉ用の「書き込み時間低減効率」は、ＤＷ（ｉ）として定められてもよく、それは、ＶＳＢによって描画される場合の書き込み時間とＣＰによって描画される場合の書き込み時間との差である。
ＤＷ（ｉ）＝ｗｖ（ｉ）−ｗｃ（ｉ）
１つの態様で、各セルに関係するそのようなパラメータは、セルライブラリ４０４に保存され、セルパターンの最大数またはセルパターンの最大全面積などのステンシルマスクの最大可能性が付与される条件下で、ステンシル設計、情報および加工８５０、８５６，８５２で最適回路８４２およびステンシルマスク８５４を設計する方法８００は、以下のとおりである。
【００５２】
一時論理設計用の第一ステップ（ＩＡ）において、論理合成８２０は、より大きなＤＷ（ｉ）を備えたセルは、セル投影によって描画されるようにできるだけ使用されるように実行される。１つの態様では、論理合成アルゴリズムは、パラメータを最小限にするように機能する。この性質を利用するために、変形パラメータは、ツールとして使用されてもよい。例えば、ＩＷ（ｉ）＝（Ｃ−ＤＷ（ｉ））を使用することであり、ここで、Ｃは、任意のＩＷ（ｉ）を正とする定数、または、ＩＷ（ｉ）＝Ｉ／ＤＷ（ｉ）であり、ＩＷ（ｉ）の合計が最小になるように、または小さなＩＷ（ｉ）のセルができるだけ使用されるように、論理合成が実行される。論理合成ツールがパラメータの合計を最大限にする可能性を有するなら、ＤＷ（ｉ）は、最適化パラメータまたは制約として使用することができる。１つの態様では、面積、タイミングおよび電力を含む他のパラメータも、ＩＷ（ｉ）またはＤＷ（ｉ）で同時に考慮されてもよい。
【００５３】
１つの態様において、論理合成８２０、ステンシル設計８５０、および最適化用ステンシル情報８５０が生成された後、セルライブラリ４０４は、最適ステンシル設計およびス
テンシル情報でアップデートされてもよい（８５８）。
【００５４】
次のステップ（２Ａ）において、ステンシルマスク上のセルの最大数がＣＮとして付与される場合、ステンシル設計８５０は、どのセルがステンシルマスク８５４に含まれるかを決定することを含み、下記手順によって達成することができる。１つの態様において、各セル用に、ｆ（ｉ）ＤＷ（ｉ）によって定められる「加重書き込み時間低減効率」（ＷＴＲＥ）を計算し、ここで、ｆ（ｉ）は、この回路におけるセルＣｉのインスタンスの数であり、降順に「加重ＷＴＲＥ」によって全セルをソートする。最も高い「加重ＷＴＲＥ」を有する第１のＣＮセルを選択する。これらＣＮセルは、ステンシルマスク８５４に含まれるものである。
【００５５】
最終論理設計用の最終ステップ（３Ａ）において、論理合成８４２は、上記ステップ（２Ａ）によって定められたステンシルマスク情報８５６を使用して、前工程４００、６００、７００に記載された方法によって再び実行される。
【００５６】
１つの態様では、当然のことながら、問題を解決する詳細なアルゴリズムは、上記ものに限定されない。
【００５７】
他の実施の形態では、上記ステップ（１Ａ）は、論理合成または論理設計の他の方法と置換することができる。最も簡単な方法は、「書き込み時間コスト」を考慮しない通常の方法で論理合成を行うこと、または再度論理合成を行うことなく、既存または予め設計された論理回路を使用することである。
【００５８】
上記実施の形態では、１つの論理回路のみがＣＰで書き込みされるセルの部分集合を選択することが考えられる。しかし、他の実施の形態では、設計制約を満足する２つ以上の回路実装は、論理合成８２０によって生成され、より最適化された解を得るために利用されてもよい。このための方法の１つの例は以下のとおりである。
【００５９】
ステップ（１Ｂ）において、上記ステップ（１Ａ）に説明するような論理合成ツールによって、同じ機能性を備えた２つ以上の論理回路実装を生成する。
【００６０】
ステップ（２Ｂ）において、上位集合の各セルＣｉのために、「全体加重書き込み時間低減効率」を計算し、それは、ｆ（ｉ）ＤＷ（ｉ）として定められ、ｆ（ｉ）は、全論理回路におけるセルＣｉのインスタンスの数であり、降順に「加重ＷＴＲＥ」によって全セルをソートする。
【００６１】
ステップ（３Ｂ）において、最も高い「全体加重書き込み時間低減効率」を有する第１のＣＮセルを選択する。これらＣＮセルは、ステンシルマスク８５４に含まれるものである。
【００６２】
１つの態様では、当然のことながら、問題を解決する詳細なアルゴリズムは、上記ものに限定されない。
【００６３】
上記方法の適用によって、検討用の２つ以上のサンプル回路の場合、普遍的に最適の（多くの回路に最適）ステンシルを設計することができる。すなわち、上記方法による所定の各サンプル回路用に、ステンシルを構成するセルの最適の部分集合を設計した後、これらの全ての部分集合において最も頻繁に現われるトップＣＮセルを選択する。当然のことながら、１つの態様では、ＣＮセルを選択する実際のアルゴリズムは、上記ものに限定されない。
【００６４】
上記の２つ以上の方法において、論理回路および使用されたセルが、製造のためのＥＢ書き込みステップまで論理設計後に変更されないことが推定される。しかし、実際のＬＳＩ開発では、回路におけるいくつかのセルまたは回路接続自体は、論理設計またはレイアウト設計後でさえ変更されてもよい。そのような場合、同様の基準は、上記のように、ＥＢ書き込み時間を最小限にするように変更用セルの新しい集合を選択するために適用することができる。
【００６５】
この発明は、セルライブラリ、またはステンシル情報およびＥＢ書き込み時間に影響する他の情報を含む技術ファイルを含む。さらに、この発明は、上記方法を自動的にまたは半自動的に可能とするソフトウェアツールまたはシステムを含む。
【００６６】
本発明の特有の実施の形態が示され記載されたが、本発明を好ましい実施に限定することが意図されないことが理解され、本発明の範囲を逸脱することなく、様々な変更および変形が行なわれてもよいことが当業者に明らかであろう。従って、明細書および図面は、限定的な意味よりは実例と考えられる。本発明は、代案、変形および均等物をカバーすることが意図され、それらは、請求の範囲によって定められる本発明の範囲内に含まれる。
【図１】
2010512009.tif 000003
【図２】
2010512009.tif 000004
【図３】
2010512009.tif 000005
【図４】
2010512009.tif 000006
【図５Ａ】
2010512009.tif 000007
【図５Ｂ】
2010512009.tif 000008
【図５Ｃ】
2010512009.tif 000009
【図５Ｄ】
2010512009.tif 000010
【図６】
2010512009.tif 000011
【図７】
2010512009.tif 000012
【図８】
2010512009.tif 000013
【手続補正書】
【提出日】平成21年6月2日(2009.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
粒子ビームリソグラフィのための方法であって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
粒子ビームリソグラフィに関する前記ステンシル情報を考慮して、所定の機能記述および制約から論理回路を合成し最適化するステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、方法。
【請求項２】
前記セルライブラリに加えられたステンシル情報は、各セルパターンの少なくとも１つのレイヤのための粒子ビーム書き込み時間を示す「書き込み時間形態」、またはセルの全関連レイヤのための全ての書き込み時間を含む、請求項１の方法。
【請求項３】
前記論理合成および最適化ステップは、粒子ビームによる全書き込み時間が最小限にされるように行なわれる、請求項１の方法。
【請求項４】
粒子ビームリソグラフィのための方法であって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
粒子ビームリソグラフィに関するステンシル情報を第１の最適化プロセスとして考慮して、機能記述および制約から論理回路を合成し最適化するステップと、
前記論理回路のタイミング解析を実行するステップと、
セルを逐次的に交換して、第２の最適化プロセスとして、タイミング解析で発見された問題を解決するまたは低減することによって論理回路設計を改善するステップと、
前記改善された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、方法。
【請求項５】
前記セルライブラリに加えられたステンシル情報は、各セルパターンの少なくとも１つのレイヤのための粒子ビーム書き込み時間を示す「書き込み時間形態」、またはセルの全関連レイヤのための全ての書き込み時間を含む、請求項４の方法。
【請求項６】
前記解析は、タイミングに限定されないが、電力消費解析およびチップ面積解析の少なくとも１つが、タイミング解析のかわりに、または加えて実行される、請求項４の方法。
【請求項７】
逐次改善は、レイアウト設計前の改善の代わりに、または加えて行われる、請求項４の方法。
【請求項８】
粒子ビームリソグラフィのための方法であって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
前記ステンシル情報を考慮することなく、セルライブラリの論理コンポーネントに従って、機能記述および制約から論理回路を合成するステップと、
ステンシル情報を含む対応する物理セル実装に対して、前記回路に論理セルを最適にマッピングするステップと、
前記最適にマッピングされた論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、方法。
【請求項９】
前記セルライブラリに加えられたステンシル情報は、各セルパターンの少なくとも１つのレイヤのための粒子ビーム書き込み時間を示す「書き込み時間形態」、または各セルの全関連レイヤのための全ての書き込み時間を含む、請求項８の方法。
【請求項１０】
前記セルライブラリは、レイアウトパターンおよびステンシルパターンをそれぞれが含む複数の物理実装を有する論理機能を含む、請求項８の方法。
【請求項１１】
粒子ビームによる全ての書き込み時間が最小になるように、前記物理セル実装に対する論理セルの最適マッピングが実行される、請求項８の方法。
【請求項１２】
粒子ビームリソグラフィのための方法であって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定
めるステップと、
粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を、前記セルライブラリに加えるステップと、
セル投影（ＣＰ）によって書き込まれる場合の、および可変成形ビーム（ＶＳＢ）法によって書き込まれる場合用の書き込み時間の相違を示す、各セル用の「書き込み時間低減効率」を定め、これをセルライブラリに加えるステップと、
書き込み時間低減効率（ＷＴＲＥ）を考慮して、所定の機能記述および制約からの論理回路を合成し最適化するステップと、
ステンシルマスクの全体書き込み時間低減効率を考慮して、所定のステンシルマスク制限情報下でステンシルマスクに含まれるセルパターンを選択することによって、ステンシルマスクを設計するステップと、
前記ステンシルマスクを加工するステップと、
前記ステンシル情報を考慮して、機能記述および制限から論理回路を再び合成し最適化するステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、方法。
【請求項１３】
複数の論理回路が、ステンシルマスクを設計する場合に使用するために、所定の機能記述および制約から合成され最適化される、請求項１２の方法。
【請求項１４】
複数の論理回路が、ステンシルマスクを設計する場合に使用するために、機能記述および制約の異なる集合から合成され最適化される、請求項１２の方法。
【請求項１５】
粒子ビームリソグラフィのためのシステムであって、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるための手段と、
前記セルライブラリからの情報を用いて、前記複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるための手段と、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるための手段と、
ステンシルマスクを加工するための手段と、
粒子ビームリソグラフィに関する前記ステンシル情報を考慮して、所定の機能記述および制約から論理回路を合成し最適化するための手段と、
前記最適化された論理回路設計からレイアウト設計を生成するための手段と、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するための手段と、
を含む、システム。
【請求項１６】
処理システムによって実行される場合、当該システムに、粒子ビームリソグラフィのための方法を実行させる命令を保存するコンピューター読取可能媒体を含む製造物品であって、
前記方法は、
セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、
前記セルライブラリからの情報を備える複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、
ステンシルマスク用の各セルの粒子ビームリソグラフィに関するステンシル情報を、前記セルライブラリに加えるステップと、
前記ステンシルマスクを加工するステップと、
粒子ビームリソグラフィに関する前記ステンシル情報を考慮して、所定の機能記述および制約から論理回路を合成し最適化するステップと、
前記最適化された論理回路設計からレイアウト設計を生成するステップと、
セル投影（ＣＰ）粒子ビームリソグラフィによって前記レイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、
を含む、物品。
【手続補正書】
【提出日】平成21年7月14日(2009.7.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
背景
分野
本発明の分野は、粒子ビームリソグラフィに関し、特に、セル投影粒子ビームリソグラフィのための論理設計に関する。
【背景技術】
【０００２】
関連技術の説明
今日の半導体製造プロセスでは、フォトマスクを使用する光学リソグラフィが一般的に使用されている。しかし、マスクコストは、外観寸法のダウンサイジングとともに急速に増大しており、半導体製造に重大な問題となっている。この問題を解決するために、マスクレスリソグラフィなどのフォトマスクを使用しない様々なアプローチが提案されている。有望なマスクレスリソグラフィアプローチの１つは、電子ビーム（ＥＢ）直接書き込み（ＥＢＤＷ）である。しかし、このアプローチに関する問題は、その比較的低い処理能力であり、それは、大量生産のための使用の妨げとなってきた。したがって、ＥＢＤＷは、研究用および生産特定用途向け集積回路（ＡＳＩＣ）の相互接続レイヤ用のみに適用されている。
【０００３】
ＥＢ書き込み時間を低減するために、セル投影（ＣＰ）技術が提案されてきた。セル投影ＥＢ技術は、セルパターンを含み、ワンショットでセルパターンを書き込み可能または描画可能にするステンシルマスクを使用し、従来の可変成形ビーム（ＶＳＢ）方法と比較して、全体書き込み時間を低減する。
【０００４】
図１は、セル投影ＥＢ書き込みの概念を示す。電子ビーム源１００は、第１のアパーチャ１０６に形成された矩形アパーチャ１０４を備えた矩形形状１０８に形成され、次いで、ステンシルマスク１１２に形成された第２のアパーチャ１１０を通って発射される電子ビーム１０２を発射する。
【０００５】
従来のＶＳＢマシーンは、通常、ステンシルマスク１１２のアパーチャ１１０として比較的単純なパターンを使用して、可変サイズの長方形または三角形を形成し、ウエハまたは基板１１６の表面上にそれらを投影する。ウエハ１１６上の設計パターン１１４が、それらの単純な長方形または三角形の組み合わせによって形成される。他方、セル投影の場合、ステンシルマスク１１２は、ステンシルマスク１１２のアパーチャ１１０としてより複雑なパターンを含んでいてもよい。各アパーチャパターン１１０は、例として、１０×１０平方ミクロンのサイズの任意の複雑なパターンとすることができる。ステンシルマスク上に含まれるそのようなパターンの代表例は、論理ゲートまたはフリップフロップなどの標準セルライブラリエンティティのパターンである。
【０００６】
図２は、複数のセル面積２０４を有するステンシルマスク２０２上のセルパターンレイアウト２００の例を示す。セル面積の数は、セル面積サイズ次第で、たとえば１００であってもよい。そのようなセルの１つを選択することによって、セルパターンは、ＶＳＢの場合の１１以上のショットと比較して、ＥＢ露光のワンショットによってウエハ上で描画されることができ、それによって、書き込み時間の低減を可能にする。
【０００７】
しかし、ＣＰの問題は、１つのステンシルマスクに含まれることができるセルの数が限定されることである。ＡＳＩＣのセルライブラリは、通常、３００〜５００個のセルを有し、ステンシルマスクは、各セルの必要な配向をすべて含むべきであるので、必要とされるセルパターンは、すべて、ステンシルマスク上に提供されることができない。ステンシル上の限定されたセルの数は、集積回路またはチップで使用されるセルの一部のみをＣＰで描画されることができる場合をもたらし、それは、限定された処理能力の改善をもたらす。
【０００８】
図３を参照して、従来の大規模集積回路（ＬＳＩ）設計フロー３００は、論理設計およびステンシル設計を含む。一般的に、論理合成は、論理回路を最適に設計するための技術として使用され、それは、通常、論理回路設計用のレジスタートランスファーレベル（ＲＴＬ）記述および様々な制約３１２などの機能記述３１０で開始する。機能記述３１０は、まず、論理変換３２２によって論理回路に変換され、次いで、最終論理回路３３０に技術マッピング３２４によって変換され、それは、所定のセルライブラリ３０４のセルエンティティからなり、それは、所定のプロセス技術用にステップ３０２においてあらかじめ設計されており、レイアウトパターンやパフォーマンスデータなどの実装詳細を有する１集合の標準セルを含む。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
論理合成プロセス３２０の間に、１集合のパラメータおよび制約が最適化のために使用される。一般に用いられるパラメータおよび制約は、遅延（タイミング情報）、電力消費および面積（物理大きさ）を含む。レイアウト設計３４０後、セル投影ＥＢの場合、ＣＰ用ステンシルマスク３５４は、ステップ３５０において設計され、ステップ３５２において加工される。ステンシルマスクを設計する場合、頻繁に使用されるセルパターンは、ＥＢ書き込み時間を低減するためにできるだけステンシルに含まれる。次いで、レイアウト設計３４０およびステンシル設計３５０は、ステップ３６０においてＥＢデータ準備に使用され、それからのＥＢデータ３６２は、ステンシル３５４と共に使用されて、ＥＢ書き込みし、ステップ３７０においてウエハまたは基板３８０上にレイアウト設計３４０にしたがって論理回路３３０を加工する。このＬＳＩ設計およびステンシル設計のフローは、ＥＢ書き込みのために一般的に適用される。
【００１０】
しかし、ステンシル可能性制限により、セルの実質的な数は、ステンシルに含まれることができず、これらのセルのためのパターンをＶＳＢショットによって強制的に描画させ
る。したがって、ＣＰによる書き込み時間低減は限定される。これは、書き込み時間についての検討が、従来の設計フロー３００の論理設計プロセスの間に付与されないからである。
【００１１】
現在、セル投影（ＣＰ）電子ビーム（ＥＢ）リソグラフィのための論理設計を改善する必要がある。
【課題を解決するための手段】
【００１２】
概要
本発明は、セル投影（ＣＰ）電子ビーム（ＥＢ）リソグラフィによって製造される集積回路の論理設計のための方法およびシステムに関し、粒子ビームリソグラフィの形態である。この論理設計方法の１つの特徴は、論理回路を最適化するために、ＥＢ書き込み時間に影響するステンシル情報を考慮に入れることである。この方法の１つの用途は、ステンシルがあらかじめ設計されている場合用であり、論理設計は、どのセルセルパターンがステンシルに含まれるか、などのステンシル情報を使用して、最適化または少なくとも改善される。他の用途は、ステンシルがあらかじめ設計されていない場合用であり、論理回路、次いで、ステンシルは、ＣＰおよびＶＳＢによってステンシルおよびショットカウントに関する制限を考慮して、書き込み時間を最小限にするまたは少なくとも低減するように最適に設計される。いずれの場合も、回路機能性が同じである間、短いＥＢ書き込み時間が実現される。
【００１３】
本発明は、電子ビーム（ＥＢ）リソグラフィ、光学レーザービームリソグラフィ、およびＸ線ビームリソグラフィを含めて、任意のタイプの粒子ビームリソグラフィ技術に適用されてもよく、それは、少なくとも２つのアパーチャ（ステンシルマスク）を使用してパターンを転写し、電子ビームリソグラフィと同様に、光学レーザービームやＸ線ビームなどの粒子ビーム源を有する。
【００１４】
１つの実施の形態では、粒子ビームリソグラフィのための方法およびシステムであって、セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、セルライブラリからの情報を用いて、複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、ステンシルマスク上の各セルの粒子ビームリソグラフィに関するステンシル情報を、セルライブラリに加えるステップと、ステンシルマスクを加工するステップと、粒子ビームリソグラフィに関するステンシル情報を考慮しながら、所定の機能記述および制約から論理回路を合成し最適化するステップと、最適化された論理回路設計からレイアウト設計を生成するステップと、セル投影（ＣＰ）粒子ビームリソグラフィによってレイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、を含む方法およびシステムが開示される。
【００１５】
１つの実施の形態では、粒子ビームリソグラフィのための方法およびシステムであって、セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、セルライブラリからの情報を用いて、複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、ステンシルマスク上の各セルの粒子ビームリソグラフィに関するステンシル情報を、セルライブラリに加えるステップと、ステンシルマスクを加工するステップと、粒子ビームリソグラフィに関するステンシル情報を第１の最適化プロセスとして考慮しながら、機能記述および制約から論理回路を合成し最適化するステップと、論理回路のタイミング解析を実行するステップと、セルを逐次的に交換して、第２の最適化プロセスとして、タイミング解析で発見された問題を解決するまたは低減することによって論理回路設計を改善するステップと、最適化された論理回路設計からレイアウト設計を生成するステップと、セル投影（ＣＰ）粒子ビ
ームリソグラフィによってレイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、を含む方法およびシステムが開示される。
【００１６】
１つの実施の形態では、粒子ビームリソグラフィのための方法およびシステムであって、セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、セルライブラリからの情報を用いて、複数のセルパターンを有するセル投影（ＣＰ）用のステンシルマスクをあらかじめ定めるステップと、ステンシルマスク上の各セルの粒子ビームリソグラフィに関するステンシル情報を、セルライブラリに加えるステップと、ステンシルマスクを加工するステップと、ステンシル情報を考慮することなく、セルライブラリの論理コンポーネントに従って、機能記述および制約から論理回路を合成するステップと、ステンシル情報を含む対応する物理セル実装に対して、回路に論理セルを最適にマッピングするステップと、最適にマッピングされた論理回路設計からレイアウト設計を生成するステップと、セル投影（ＣＰ）粒子ビームリソグラフィによってレイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、を含む方法およびシステムが開示される。
【００１７】
１つの実施の形態では、粒子ビームリソグラフィのための方法およびシステムであって、セルの特性因子に関連する複数のセルパターンを有するセルライブラリをあらかじめ定めるステップと、粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を、セルライブラリに加えるステップと、セル投影（ＣＰ）によって書き込まれる場合、および可変成形ビーム（ＶＳＢ）法によって書き込まれる場合用の書き込み時間の相違を示す、各セル用の「書き込み時間低減効率」を定め、これをセルライブラリに加えるステップと、書き込み時間低減効率を考慮して、所定の機能記述および制約から論理回路を合成し最適化するステップと、ステンシルマスクの全体書き込み時間低減効率を考慮して、所定のステンシルマスク制限情報下でステンシルマスクに含まれるセルパターンを選択することによって、ステンシルマスクを設計するステップと、ステンシルマスクを加工するステップと、ステンシル情報を考慮しながら、機能記述および制約から論理回路を再び合成し最適化するステップと、最適化された論理回路設計からレイアウト設計を生成するステップと、セル投影（ＣＰ）粒子ビームリソグラフィによってレイアウト設計およびステンシルマスクを使用して、基板上に論理回路を形成するステップと、を含む方法およびシステムが開示される。
【００１８】
１つの実施の形態では、セルライブラリ用のデータファイルであって、セルの特性因子に関連する複数のセルパターンおよびステンシルマスク上の各セルの粒子ビームリソグラフィに関するステンシル情報を含むデータファイルが開示される。
【００１９】
１つの実施の形態では、所定の機能記述および制約から論理回路を合成し最適化するためのコンピュータプログラム製品であって、粒子ビームリソグラフィに関するステンシル情報を考慮するコンピュータプログラム製品が開示される。
【００２０】
この発明は、「書き込み時間形態」を導入し、それは、論理合成ツールの最適化用のパラメータまたは制約として、各セルの粒子ビーム書き込み時間を示す。したがって、書き込み時間に関して最適な解決手段は、論理合成アルゴリズムの特性によって得ることができる。
【００２１】
１つの実施の形態では、セルライブラリ用のデータファイルであって、セルの特性因子に関連する複数のセルパターンおよび粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を含むデータファイルが開示される。
【００２２】
１つの実施の形態では、所定の機能記述および制約から論理回路を合成し最適化するた
めのソフトウェアプログラムであって、粒子ビームリソグラフィ用のステンシルマスクを設計するために必要なステンシル制限情報を考慮するソフトウェアプログラムが開示される。
【００２３】
この発明は、「書き込み時間低減効率」（ＷＴＲＥ）を導入し、それは、論理合成ツールの最適化用のパラメータまたは制約として、セル投影（ＣＰ）および可変成形ビーム（ＶＳＢ）の場合のための書き込み時間の相違を示す。したがって、セル投影を使用して、書き込み時間低減に関して最適な解決手段を得ることができる。
【００２４】
本教示のこれらのおよび他の目的および利点が、添付図面と共に得られる次の説明からより完全に明らかとなるであろう。
【図面の簡単な説明】
【００２５】
【図１】図１は、基板に画像を投影するための従来の電子ビーム書き込み機械およびステンシルマスク構成を示す。
【図２】図２は、ステンシルマスク上のセルパターンレイアウトの例を示す。
【図３】図３は、論理設計およびステンシル設計を含む従来のＬＳＩ設計フローを示す。
【図４】図４は、本発明によるＬＳＩ設計フローの１つの実施の形態を示す。
【図５Ａ】図５Ａは、論理機能の実装を示す。
【図５Ｂ】図５Ｂは、論理機能の実装を示す。
【図５Ｃ】図５Ｃは、論理機能の実装を示す。
【図５Ｄ】図５Ｄは、論理機能の実装を示す。
【図６】図６は、本発明によるＬＳＩ設計フローの他の実施の形態を示す。
【図７】図７は、本発明によるＬＳＩ設計フローのさらに他の実施の形態を示す。
【図８】図８は、論理設計後のステンシル設計への本発明の適用の１つの実施の形態を示す。
【発明を実施するための形態】
【００２６】
詳細な説明
本発明の様々な実施の形態が、図面を参照して本明細書に記載される。図面は縮尺どおりではなく、同様の構造または機能の要素が、図面全体にわたって同じ参照符号によって表わされることが留意される。
【００２７】
以下の検討は、主として、粒子ビームリソグラフィの用途として、電子ビーム（ＥＢ）直接書き込み（ＥＢＤＷ）について記載する。しかし、この発明は、ＥＢ直接書き込み（ＥＢＤＷ）のみに限定されるべきではない。この発明は、セル投影（ＣＰ）可能性を有する電子ビーム（ＥＢ）ライターを使用して同様の方法でマスク書き込みに適用することができ、処理能力の改善をもたらす。
【００２８】
従って、当然のことながら、この発明は、少なくとも２つのアパーチャ（ステンシルマスク）を使用し、光学（光）レーザービーム、Ｘ線ビーム、または感光材料（抵抗）レイヤを刺激して基板上にパターンを形成することができる他のタイプの粒子ビームなどの電子ビーム（ＥＢ）以外のタイプの粒子ビームを使用して、パターンを転写する他の描画技術に適用されてもよい。
【００２９】
本発明は、電子ビーム（ＥＢ）、セル投影（ＣＰ）を使用する書き込み時間などの粒子ビームの大幅な低減を可能にする集積回路の論理設計のための方法を提供する。本発明の論理設計方法は、論理最適化プロセスにおいて、粒子ビーム書き込み時間情報を使用することを含む。
【００３０】
当然のことながら、この発明は、書き込み時間が、例えば、粒子ビーム書き込みの特性およびステンシルからの制限を考慮することによって最小限にされるという意味で、最適設計のための方法である。また、この発明は、ほとんどの回路に短い設計期間をもたらす、ステンシルを最適に設計する方法を提供する。
【００３１】
いくつかの従来の考えが、ＬＳＩチップパターンを描画するために必要なセルの数を低減して、粒子ビーム書き込み時間を低減するために提供されてきた。しかし、ほとんどの従来の方法は、論理設計段階中に粒子ビーム書き込み時間を考慮するのではなく、ＣＰによって描画されるセルパターンの数を低減するために、後の段階で変形のみを行なう。
【００３２】
対照的に、この発明は「書き込み時間形態」を使用して、論理回路を最適化し、論理合成の最適化パラメータまたは制約として各セルの粒子ビーム書き込み時間を示す。したがって、この発明は、書き込み時間改良のレベルにおいて、従来の方法より優れている。
【００３３】
この発明の革新的なポイントは、ステンシルマスクの制限だけでなく、ショットカウント数、すなわち、ＣＰまたはＶＳＢによって書き込まれたセルの書き込み時間を考慮することによって論理回路の最適設計を可能にし、このようにして、最小粒子ビーム書き込み時間をもたらす。他の革新的なポイントは、ステンシルマスクは論理設計前に定められ、以前の方法と比較してより短い粒子ビーム書き込み時間をもたらし、ここで、論理回路は、ステンシルから独立して設計される。この発明は、また、普遍的に最適なステンシルの設計に適用することができる。
【００３４】
この発明は、ステンシルがあらかじめ設計されているかどうか、ステンシル設計からの限定、および設計フローにおける論理最適化ステップの位置の組み合わせによって、以下のように多くの変形を含む。
【００３５】
図４を参照して、この発明のＬＳＩ設計の方法４００では、セルライブラリ４０２が予め定められ、ステンシル４５４は、また、ステンシル設計４５０によって予め定められ、ＬＳＩ設計に先立って加工し（４５２）、論理回路設計４３０が、書き込み時間が最小になるように、ステンシル４５４の特性を考慮して達成される。
【００３６】
方法４００の１つの実施の形態では、ステンシル４５４は、ＣＰによって描画することができる、頻繁に使用されるセルパターンを含むように設計されている（４５０）。ステンシルに含まれていない他のセルは、ＶＳＢによって描画されなければならない。
【００３７】
プロセス４００において、論理合成４２０は、論理回路を最適に設計するための技術として利用される。プロセス４００は、レジスタートランスファーレベル（ＲＴＬ）記述および論理回路設計用の様々な制限４１２などの機能記述４１０で開始する。機能記述４１０は、論理変換４２２によって論理回路４３０に変換され、次いで、所定のセルライブラリ４０４からのセルエンティティからなる最終論理回路４３０に技術マッピング４２４によって変換され、所定のプロセス技術のためにあらかじめ設計されており、レイアウトパターンおよびパフォーマンスデータなどの実装詳細を有する１集合のセルと共にステンシルおよび書き込み時間情報を含む。レイアウト設計４４０およびステンシル設計４５０は、ＥＢデータ準備４６０に使用され、そこからのＥＢデータ４６２は、ステンシル４５４と共に使用されて、ＥＢ書き込みされ、ウエハまたは基板４８０上にレイアウト設計４４０に従って論理回路４３０を加工する（４７０）。
【００３８】
論理合成４２０の間に、ステンシルおよび書き込み時間情報は、論理最適化のために、他のパラメータおよび制約と共に使用される。レイアウト設計４４０およびステンシル情
報４０４を有するセルライブラリは、ＥＢデータ準備４６０に使用され、そこからのＥＢデータ４６２は、ステンシル４５４と共に使用されて、ＥＢ書き込みし、ウエハまたは基板４８０上にレイアウト設計４４０に従って論理回路４３０を加工する（４７０）。
【００３９】
プロセス４００では、セルライブラリ４０４は、各セルの全レイヤのためのＥＢ書き込み時間を示す「書き込み時間形態」などの数を含むように準備される。この「書き込み時間形態」は、通常、セルの各レイヤを描画するために必要なショットカウントの一次方程式によって計算され、最も単純な場合は、全レイヤの全ショットカウントに等しい。ステンシル４５４に含まれていないセルのショットカウントは、ＶＳＢのためのセルパターンを書き込むために必要なフラクチャー形状の数であり、ステンシル４５４に含まれるセルのショットカウントは、セルパターンが２つ以上のセル投影ショットによって描画されるなら、ＣＰショットの１つまたは多くである。
【００４０】
しかし、１つの態様では、「書き込み時間形態」は、セルの各レイヤのショットカウントの任意の関数とすることができる。さらに、他の態様では、いくつかのレイヤがＣＰ  ＥＢＤＷによって描画されるなら、それらのレイヤのショットカウントのみを考慮することができる。
【００４１】
１つの態様では、そのようなセルライブラリ４０４を使用して、論理合成４２０は、回路で全セルの「書き込み時間形態」の合計を最小限にするという条件下で行なわれる。言いかえれば、「書き込み時間形態」の合計は、論理最適化の費用関数として使用される。論理合成４２０のためのこの費用関数は、「書き込み時間形態」の合計に限定されないが、回路における全セルの「書き込み時間形態」の任意の関数とすることができる。
【００４２】
上記方法の特別の場合として、論理合成４２０は、ステンシル４５４に含まれるセルのみを使用して行うことができる。この場合、回路は、ＣＰによって描画することができるセルで構成されている。１つの態様では、この場合は、ステンシルに含まれていないセルが、「書き込み時間形態」の無限の、すなわち十分に大きな値を有する特別な場合に等しい。
【００４３】
上記方法４００において、遅延、電力および面積、またはそれらの任意の部分集合などの論理最適化用の他のパラメータが、「書き込み時間形態」と結合して使用することができる。それらのパラメータは、最適化するためのパラメータとしてだけではなく、最適化用の制約としても使用することができる。例えば、論理合成は、優先順位で、および回路タイミングの所定の制約下で、「書き込み時間形態」および面積を最小限にするために行われてもよい。１つの態様では、詳細なタイプの最適化パラメータおよび制約、ならびにそれらを指定する方法は、使用される論理合成ツールの規格に依存する。
【００４４】
図５Ａ〜５Ｄを参照して、いくつかの実施例が、変化するショットカウントでどのようにして異なって論理機能を実行することができるか、およびどのようにして本発明が最適にセルパターンを選択することができるかについて示される。図５Ａは、論理回路で使用される標準セル（ＡＮＤ−ＮＯＲ−２２１）の実施例である。このセルが、ステンシルマスク上のセルパターンとして含まれるなら、パターンは、ＣＰを使用して、１ショットで描画することができるが、このセルがステンシルマスクに含まれておらず、ＶＳＢによって描画されるなら、図５Ｂに示すように、全ショットカウントは１３８になる。しかし、ステンシルマスクが反転ゲートなどの他の論理ゲートを含んでおり、ショットカウント情報が論理合成ツールによって使用されるなら、より少ないショットカウントを有する回路である、図５Ｃに示すなどのより最適化された回路を得ることができる。しかし、必要とされるチップ面積は２倍になる。従って、非反転ゲートなどの他のセルパターンがステンシルに加えられ、チップ面積もショットカウントに加えて、最適化パラメータの１つとし
て考慮されるなら、図５Ｄに示すように、より少ない面積の不利な条件および合理的に低減されたショットカウントで、他のさらに最適化した回路を得ることができる。
【００４５】
図６を参照して、ＬＳＩ設計の他の方法６００およびステンシル設計が、図４の方法４００に対する代わりとして利用されてもよい。
【００４６】
方法６００では、論理最適化プロセス６２４は、３ステップ以上に分割することができ、最適化プロセスのいくつかの部分は、逐次改良方法６３４によって後の設計段階で行うことができる。例えば、第１の最適化ステップとしての論理合成６２０は、「書き込み時間形態」のみを使用して行って、技術マッピング６２４において最適化することができ、タイミングの問題のあるパスが、回路タイミング解析ツール６３２を使用して発見することができる。次いで、逐次改良６３４の第２の最適化プロセスは、適切なパス上のセルを、より少ない遅延を有するがより大きな「書き込み時間形態」を有してもよい他の機能的に等価なセルと逐次して取り替えることによって、これらのタイミングの問題を解決するために行なわれてもよい。この最適化ステップは、書き込み時間およびチップ面積における可能なわずかの不利な条件で、所定のタイミング制約を満足するように、回路パフォーマンスを改善する。
【００４７】
１つの態様では、そのような逐次改良６３４は、フロアプランニング後、ルーティング後、または物理検証後などの、チップ設計の任意の他の後の段階で達成することができる。
【００４８】
図７を参照して、この発明のＬＳＩ設計およびステンシル設計の方法７００の他の実施の形態では、論理合成７２０およびＥＢＤＷ７２６用最適化が分離されてもよい。１つの態様では、論理合成７２０は、従来の方法において「論理」標準セルライブラリを使用して達成されてもよく、面積、タイミングおよび電力などの従来のパラメータのみが回路を最適化するために考慮される。次いで、各論理セルは、対応する「物理」セルにマッピングされ、それは、物理実装、レイアウトパターンおよびステンシルＣＰパターン７３６を有する。物理セルライブラリは、論理セルと、対応する物理セルとの関係を有し、それは複数とすることができ、それぞれの物理セルは、プロセス４００を参照して上記するように、「書き込み時間形態」およびステンシル関連情報を有する（図４）。このマッピングは、プロセス４００を参照して上記した情報および最適化の基準を使用することによって最適に達成される（図４）。そのような複数の実装の例は、異なるレイアウトパターンまたは異なるステンシルパターンによって実行される２つの入力ゲートである。他の例は、同じステンシルパターンの異なる部分が、部分射影法によって使用される場合である。
【００４９】
１つ以上の上記方法では、論理回路が論理設計後であるが製造用ＥＢ書き込み前に変更されないことが推定されてもよい。しかし、当然のことながら、実際のＬＳＩ開発プラクティスでは、回路中のいくつかのセル、すなわち回路接続性自体は、論理設計後、またはレイアウト設計後でさえ、いくつかの理由によって手動で変更されてもよい。また、他の場合には、設計は、論理合成ツールを使用することなく手動で行われる。そのような場合、同様の方法および基準が、ＥＢ書き込み時間を最小限にするように変更用セルの新しい集合を選択するために適用することができる。
【００５０】
１つの実施の形態では、この発明は、またステンシルマスクが論理設計前に定められない場合に適用することができる。この場合、論理回路を最適に設計し、次いで、図８に示すように、セル投影を使用するＥＢ書き込み時間を最小限にするように、最適にステンシルマスクが設計される。また、本明細書に以下に記載するいくつかの変形例がある。
【００５１】
１つの実施の形態では、図８を参照して、最適回路８４２および最適ステンシル８５４
を得るために、ライブラリで各セル用のＣＰ書き込みおよびＶＳＢ書き込みの両方の場合用の「書き込み時間形態」が必要である。ＶＳＢおよびＣＰの場合用の「書き込み時間形態」は、セルＣｉ用の、それぞれ、ｗｖ（ｉ）およびｗｃ（ｉ）として定められてもよい。セルＣｉ用の「書き込み時間低減効率（ＷＴＲＥ）」は、ＤＷ（ｉ）として定められてもよく、それは、ＶＳＢによって描画される場合の書き込み時間とＣＰによって描画される場合の書き込み時間との差である。
ＤＷ（ｉ）＝ｗｖ（ｉ）−ｗｃ（ｉ）
１つの態様で、各セルに関係するそのようなパラメータは、セルライブラリ４０４に保存され、セルパターンの最大数またはセルパターンの最大全面積などのステンシルマスクの最大可能性が付与される条件下で、ステンシル設計ステップ８５０、ステンシル情報８５６およびステンシル加工ステップ８５２で最適回路８４２およびステンシルマスク８５４を設計する方法８００は、以下のとおりである。
【００５２】
一時論理設計用の第一段階（ＩＡ）において、論理合成８２０は、より大きなＤＷ（ｉ）を備えたセルは、セル投影によって描画されるようにできるだけ使用されるように実行される。１つの態様では、論理合成アルゴリズムは、パラメータを最小限にするように機能する。この性質を利用するために、変形パラメータは、ツールとして使用されてもよい。例えば、ＩＷ（ｉ）＝（Ｃ−ＤＷ（ｉ））を使用することであり、ここで、Ｃは、任意のＩＷ（ｉ）を正とする定数、または、ＩＷ（ｉ）＝Ｉ／ＤＷ（ｉ）であり、ＩＷ（ｉ）の合計を最小限にするように、または小さなＩＷ（ｉ）のセルができるだけ使用されるように、論理合成が実行される。論理合成ツールがパラメータの合計を最大限にする可能性を有するなら、ＤＷ（ｉ）は、最適化パラメータまたは制約として使用することができる。１つの態様では、面積、タイミングおよび電力を含む他のパラメータも、ＩＷ（ｉ）またはＤＷ（ｉ）と同時に考慮されてもよい。
【００５３】
１つの態様において、論理合成８２０、ステンシル設計８５０、および最適化用ステンシル情報８５６が生成された後、セルライブラリ４０４は、最適ステンシル設計およびステンシル情報でアップデートされてもよい（８５８）。
【００５４】
次の段階（２Ａ）において、ステンシルマスク上のセルの最大数がＣＮとして付与される場合、ステンシル設計８５０は、どのセルがステンシルマスク８５４に含まれるかを決定することを含み、下記手順によって達成することができる。１つの態様において、各セル用に、ｆ（ｉ）ＤＷ（ｉ）によって定められる「加重書き込み時間低減効率」（加重ＷＴＲＥ）を計算し、ここで、ｆ（ｉ）は、この回路におけるセルＣｉのインスタンスの数であり、降順に「加重ＷＴＲＥ」によって全セルをソートする。最も高い「加重ＷＴＲＥ」を有する第１のＣＮセルを選択する。これらＣＮセルは、ステンシルマスク８５４に含まれるものである。
【００５５】
最終論理設計用の最終段階（３Ａ）において、論理合成８４２は、上記段階（２Ａ）によって定められたステンシルマスク情報８５６を使用して、前工程４００、６００または７００に記載された方法によって再び実行される。
【００５６】
１つの態様では、当然のことながら、問題を解決する詳細なアルゴリズムは、上記ものに限定されない。
【００５７】
他の実施の形態では、上記段階（１Ａ）は、論理合成または論理設計の他の方法と置換することができる。最も簡単な方法は、「書き込み時間低減効率」を考慮しない通常の方法で論理合成を行うこと、または再度論理合成を行うことなく、既存または予め設計された論理回路を使用することである。
【００５８】
上記実施の形態では、１つの論理回路のみがＣＰで書き込みされるセルの部分集合を選択することが考えられる。しかし、他の実施の形態では、設計制約を満足する複数の回路実装は、論理合成８２０によって生成され、より最適化された解を得るために利用されてもよい。このための方法の１つの例は以下のとおりである。
【００５９】
段階（１Ｂ）において、上記段階（１Ａ）に説明するような論理合成ツールによって、同じ機能性を備えた２つ以上の論理回路実装を生成する。
【００６０】
段階（２Ｂ）において、上位集合の各セルＣｉのために、「全体加重書き込み時間低減効率」を計算し、それは、ｆ（ｉ）ＤＷ（ｉ）として定められ、ｆ（ｉ）は、全論理回路におけるセルＣｉのインスタンスの数であり、降順に「全体加重書き込み時間低減効率」によって全セルをソートする。
【００６１】
段階（３Ｂ）において、最も高い「全体加重書き込み時間低減効率」を有する第１のＣＮセルを選択する。これらＣＮセルは、ステンシルマスク８５４に含まれるものである。
【００６２】
１つの態様では、当然のことながら、問題を解決する詳細なアルゴリズムは、上記ものに限定されない。
【００６３】
上記方法の適用によって、複数のサンプル回路が考慮される場合、普遍的に最適の（多くの回路に最適）ステンシルを設計することができる。すなわち、上記方法を使用して所定の各サンプル回路用にステンシルを構成するセルライブラリセルの最適の部分集合を決定した後、これらの全ての部分集合において最も頻繁に現われるトップＣＮセルを選択する。当然のことながら、１つの態様では、トップＣＮセルを選択する実際のアルゴリズムは、上記ものに限定されない。
【００６４】
上記の２つ以上の方法において、論理回路および使用されたセルが、論理設計後であるが製造のためのＥＢ書き込みステップ前に変更されないことが推定される。しかし、実際のＬＳＩ開発プラクティスでは、回路におけるいくつかのセルまたは回路接続性自体は、論理設計後またはレイアウト設計後でさえ変更されてもよい。そのような場合、上記ものと同様の基準は、ＥＢ書き込み時間を最小限にするように変更用セルの新しい集合を選択するために適用することができる。
【００６５】
この発明は、セルライブラリ、またはステンシル情報およびＥＢ書き込み時間に影響する他の情報を含む技術ファイルを含む。さらに、この発明は、上記方法を自動的にまたは半自動的に可能とするソフトウェアツールまたはシステムを含む。
【００６６】
本発明の特有の実施の形態が示され記載されたが、本発明を好ましい実施に限定することが意図されないことが理解され、本発明の範囲を逸脱することなく、様々な変更および変形が行なわれてもよいことが当業者に明らかであろう。従って、明細書および図面は、限定的な意味よりは実例と考えられる。本発明は、代案、変形および均等物をカバーすることが意図され、それらは、請求の範囲によって定められる本発明の範囲内に含まれる。
【国際調査報告】
2010512009.tif 000014