(57)【要約】設定可能な遅延トラッキングを備えたメモリデバイスが説明されている。メモリデバイスは、Ｍ個のノーマルワード線ドライバ、ダミーワード線ドライバ、メモリアレイ、Ｎ個のセンスアンプ、そしてタイミング制御回路、を含んでいる。メモリアレイは、Ｍ行およびＮ列のメモリセル、そして、１列のダミーセルを含む。ワード線ドライバは、複数の行のメモリセルのワード線を駆動する。ダミーワード線ドライバは、1列のダミーセルにおける少なくとも１つのダミーセルについて、ダミーワード線を駆動する。タイミング制御回路は、設定可能な遅延を有しているイネーブル信号を生成しており、それは、１列のメモリセルに結合されるダミービット線についての可変ドライブを提供する加速度回路で得られることができる。センスアンプは、イネーブル信号に基づいて、複数の列のメモリセルのビット線を検出する。
2010508616.tif 000002
【特許請求の範囲】
【請求項１】
複数の行と複数の列のメモリセルと、１列のダミーセルと、を備えているメモリアレイと；
前記複数の列のメモリセルの複数のビット線に結合された複数のセンスアンプと；
前記複数のセンスアンプのためのイネーブル信号を生成するように構成されたタイミング制御回路と、なお、前記イネーブル信号は、前記１列のダミーセルに部分的に基づいて決定される設定可能な遅延を有している；
を備えている集積回路。
【請求項２】
前記タイミング制御回路は、
前記１列のダミーセルのダミービット線に結合され、また、前記イネーブル信号について前記設定可能な遅延を得るために前記ダミービット線についての可変ドライブを提供するように構成された加速度回路、
を備えている、
請求項１に記載の集積回路。
【請求項３】
前記加速度回路は、前記ダミービット線についての前記可変ドライブを提供するのに選択可能な複数のトランジスタを備えている、請求項２に記載の集積回路。
【請求項４】
前記複数のトランジスタのうち選択されたものは、前記複数のビット線のタイミングで前記イネーブル信号のタイミングを位置合わせするようにイネーブルされる、請求項３に記載の集積回路。
【請求項５】
前記加速度回路は、１つのダミーセルによって適用される遅延よりも少ない遅延を提供するように設定可能である、請求項２に記載の集積回路。
【請求項６】
前記加速度回路は、前記ダミービット線についての可変プルダウンを提供するのに選択可能な、複数のＮチャネル電界効果トランジスタ（Ｎ−ＦＥＴｓ）を備えている、請求項２に記載の集積回路。
【請求項７】
前記タイミング制御回路は、
設定可能な遅延を有しているレディ信号を前記加速度回路から受信するように、また、前記レディ信号に基づいて前記イネーブル信号を生成するように、構成された複数のドライバと、
をさらに備えている、
請求項２に記載の集積回路。
【請求項８】
前記複数の行のメモリセルの複数のワード線を駆動するように構成された複数のワード線ドライバと、
前記１列のダミーセルにおける少なくとも１つのダミーセルのダミーワード線を駆動するように構成されたダミーワード線ドライバと、
をさらに備えている請求項１に記載の集積回路。
【請求項９】
前記ダミーワード線ドライバは、遅延において、前記複数のワード線ドライバのそれぞれの整合をとられる、請求項８に記載の集積回路。
【請求項１０】
前記ダミーワード線上のローディングは、前記複数のワード線のそれぞれ上のローディングの整合をとられる、請求項８に記載の集積回路。
【請求項１１】
前記メモリアレイは、１行のダミーセルをさらに備えている、請求項１に記載の集積回路。
【請求項１２】
前記メモリセルおよび前記ダミーセルは、等しい数のトランジスタを用いて、インプリメントされる、請求項１に記載の集積回路。
【請求項１３】
前記１列のダミーセルは、ダミービット線に結合されており、また、あらかじめ決定された数のダミーセルは、前記ダミービット線を駆動するように構成されている、請求項１に記載の集積回路。
【請求項１４】
前記ダミービット線を駆動している前記ダミーセルは、あらかじめ決定された論理値を保存するように構成されている、請求項１３に記載の集積回路。
【請求項１５】
前記１列のダミーセルは、ダミービット線に結合されており、前記ダミービット線上のローディングは、前記複数のビット線のうちそれぞれ上のローディングの整合がとられる、請求項１に記載の集積回路。
【請求項１６】
前記メモリアレイは、スタティックランダムアクセスメモリ（ＳＲＡＭ）である、請求項１に記載の集積回路。
【請求項１７】
複数の行と複数の列のメモリセルと、１列のダミーセルと、を備えているメモリアレイと；
前記複数の列のメモリセルの複数のビット線に結合された複数のセンスアンプと；
前記複数のセンスアンプのためのイネーブル信号を生成するように構成されたタイミング制御回路と、なお、前記イネーブル信号は、前記１列のダミーセルに部分的に基づいて決定される設定可能な遅延を有している；
を備えているメモリデバイス。
【請求項１８】
前記タイミング制御回路は、
前記１行のダミーセルのダミービット線に結合され、また、前記イネーブル信号について前記設定可能な遅延を得るために前記ダミービット線についての可変ドライブを提供するように構成された加速度回路、
を備えている、請求項１７に記載のメモリデバイス。
【請求項１９】
前記１列のダミーセルは、ダミービット線に結合されており、前記ダミービット線上のローディングは、前記複数のビット線のそれぞれ上のローディングの整合がとられる、請求項１７に記載のメモリデバイス。
【請求項２０】
少なくとも１行のメモリセルの少なくとも１つのワード線を駆動するように構成された少なくとも１つのワード線ドライバと；
少なくとも１つのダミーセルのダミーワード線を駆動するように構成されたダミーワード線ドライバと、なお、前記ダミーワード線ドライバは、遅延において、前記少なくとも１つのワード線ドライバのそれぞれの整合がとられる；
を備えている集積回路。
【請求項２１】
前記少なくとも１つのワード線ドライバのそれぞれは、
前記ワード線ドライバがイネーブルされるときにされるＮ個のスタックされたトランジスタを備えており、なお、Ｎは、１よりも大きく、
前記ダミーワード線ドライバは、各ワード線ドライバにおける前記Ｎ個のスタックされたトランジスタの整合をとるために、Ｎ個のスタックされたトランジスタを備えている、
請求項２０に記載の集積回路。
【請求項２２】
無線デバイスであって
前記無線デバイスのための処理を実行するように動作するプロセッサと；
複数の行および複数の列のメモリセルと、１列のダミーセルと、を備えているメモリアレイと、
前記複数の列のメモリセルの複数のビット線に結合された、複数のセンスアンプと、
前記複数のセンスアンプのためのイネーブル信号を生成するように構成されたタイミング制御回路と、なお、前記イネーブル信号は、前記１列のダミーセルに部分的に基づいて決定される設定可能な遅延を有している、
を備えているメモリデバイスと；
を備えている無線デバイス。
【請求項２３】
前記プロセッサと前記メモリデバイスは、単一の集積回路上で製造されている、請求項２２に記載の無線デバイス。
【請求項２４】
少なくとも１つのダミーセルを選択するようにダミーワード線をアクティブにすることと、
１行のメモリセルを選択するためにノーマルワード線をアクティブにすることと、
前記少なくとも１つのダミーセルを用いてダミービット線を駆動することと、
設定可能な遅延を有し、前記ダミービット線に基づいて、少なくとも１つのイネーブル信号を生成することと、
前記少なくとも１つのイネーブル信号を用いて、前記１行のメモリセルにおける少なくとも１つのメモリセルに結合された少なくとも１つのノーマルビット線を検知することと、
を備えているメモリデバイスを読み取る方法。
【請求項２５】
前記ダミービット線についての可変ドライブを得るために複数のトランジスタのうちの選択されたものを用いて前記ダミービット線を駆動することと；
前記複数のトランジスタのうち前記選択されたものによって決定される設定可能な遅延を有するレディ信号を生成することと、なお、前記少なくとも１つのイネーブル信号は、前記レディ信号に基づいて生成される；
をさらに備えている請求項２４に記載の方法。
【請求項２６】
少なくとも１つのダミーセルを選択するためにダミーワード線をアクティブ化するための手段と、
１行のメモリセルを選択するためにノーマルワード線をアクティブ化するための手段と、
前記少なくとも１つのダミーセルを用いてダミービット線を駆動するための手段と、
設定可能な遅延を有し、前記ダミービット線に基づいて、少なくとも１つのイネーブル信号を生成するための手段と、
前記少なくとも１つのイネーブル信号を用いて前記１行のメモリセルにおける少なくとも１つのメモリセルに結合される少なくとも１つのノーマルビット線を検知するための手段と、
を備えている装置。
【請求項２７】
前記ダミービット線についての可変ドライブを得るために複数のトランジスタのうち選択されたものを用いて前記ダミービット線を駆動するための手段と；
前記複数のトランジスタのうち前記選択されたものによって決定される設定可能な遅延を有するレディ信号を生成するための手段と、なお、前記少なくとも１つのイネーブル信号は、前記レディ信号に基づいて生成される；
をさらに備えている請求項２６に記載の装置。
【発明の詳細な説明】
【背景】
【０００１】
（分野）
本開示は、一般にエレクトロニクス(electronics)に関し、より具体的には、メモリデバイス(memory device)に関する。
【０００２】
（背景）
メモリデバイスは、コンピュータ、無線通信デバイス、携帯情報端末(personal digital assistants)（ＰＤＡｓ）、等、のような多くの電子デバイスにおいて、一般的に使用されている。メモリデバイスは、典型的に、多くの行および列のメモリセル(many rows and columns of memory cells)を含んでいる。各メモリセルは、データ値(data value)でロードされてもよく、それは、二進法の「０」あるいは、「１」であってもよい。与えられた行および列における、与えられたメモリセルを読み取るために、行についてのワード線は、アクティブにされ(activated)、メモリセルは、メモリセルにおいて保存されるデータ値に依存して列についてのビット線をチャージする、あるいは、ディスチャージする。センスアンプ(sense amplifier)は、ビット線上の電圧を検出し、検出された電圧に基づいて、論理値(logic value)を提供する。
【０００３】
センスアンプは、高いオペレーティング速度(high operating speed)と、より少ない電力消費(low power consumption)を達成するために、できるだけ早く、かつ、最小時間の間、ＯＮにされている(turned on)べきである。センスアンプは、ビット線が十分にチャージされたあるいはディスチャージされた後で、アクティブ化されることができるので、メモリセルにおいて保存されたデルタ値は確実に検出されることができる。このチャージ／ディスチャージの時間は、トランジスタの特性(transistor characteristics)および寄生効果(parasitic effects)に依存しており、それは、集積回路（ＩＣ）プロセス、温度、および、電力供給変動(power supply variations)によって、幅広く変更されてもよい。プロセス変動(process variation)は、トランジスタのサイズが縮小するにつれ、ＩＣ製造技術(IC fabrication technology)が改善され、より厳しい。ビット線をチャージし、ディスチャージするために割り付けられた時間の量は、検知する前にビット線が十分にチャージされたかあるいはディスチャージされたかを確実にするために、最悪のケースのプロセス変動に基づいて、選択されることができる。しかしながら、最悪のケースのプロセス変動のために設計することは、オペレーティングスピードを減らす、および／または、電力消費量を増大する可能性がある。
【０００４】
したがって、プロセスおよび他の変動を効率的に説明する(account for)ことができるメモリデバイスに関しては、当技術分野において必要性がある。
【発明の概要】
【０００５】
設定可能な遅延トラッキング(configurable delay tracking)を備え、また、プロセスおよび他の変動を構成することができるメモリデバイスがここに説明される。一設計において、メモリデバイスは、複数の（Ｍ個の）ノーマルワード線ドライバ(normal word line drivers,)、１つのダミーワード線ドライバ(dummy word line driver)、メモリアレイ、マルチプル（Ｎ個の）センスアンプ、そして、１つのタイミング制御回路(timing control circuit)を含んでいる。メモリアレイは、Ｍ行およびＮ列のメモリセル(M rows and N columns of memory cells)、および１列のダミーセル(a column of dummy cells)を備えている。Ｍ個のワード線ドライバは、Ｍ行のメモリセルのＭ個のワード線を駆動する。ダミーワード線ドライバは、１列のダミーセルにおける少なくとも１つのダミーセルのダミーワード線を駆動する。
【０００６】
タイミング制御回路は、センスアンプのためのイネーブル信号(enable signals)を生成する。タイミング制御回路は、加速度回路(acceleration circuit)およびセンスアンプドライバを含むことができる。加速度回路は、１列のダミーセルのダミービット線に結合し、そして、ダミービット線についての可変ドライブ(variable drive)を供給することができる。加速度回路は、ダミービット線についての可変ドライブを提供するように選択可能である、マルチプルトランジスタを含むことができる。センスアンプドライバは、加速度回路からレディ信号(ready signal)を受信し、ダミービット線についての可変ドライブによって決定される設定可能な遅延を有するイネーブル信号を生成することができる。センスアンプは、複数列のメモリセルのビット線に結合され、イネーブル信号に基づいて、ビット線を検出する。
【０００７】
ダミーワード線ドライバは、ワード線ドライバと、遅延において、整合をとられる(matched)ことができる。ダミーワード線上のローディング(loading on the dummy word line)は、各ノーマルワード線上のローディング(loading on each normal word line)と整合をとられることができ、また、ダミービット線上のローディング(loading on the dummy bit line)は、各ノーマルビット線上のローディング(loading on each normal bit line)と整合をとられることができる。タイミング制御回路は、（ａ）ダミーワード線ドライバとノーマルワード線ドライバとの間、ダミーワード線とノーマルワード線との間、およびダミービット線とノーマルビット線との間、の遅延変動、（ｂ）イネーブル信号を生成するために使用された更なる回路構成(additional circuitry)によるさらなる遅延、を説明する(account for)ことができる。
【０００８】
本開示の様々な態様および特徴は、下記で、さらに詳細に説明される。
【図面の簡単な説明】
【０００９】
【図１】図１は、設定可能な遅延トラッキングを備えたメモリデバイスのブロック図を示す。
【図２】図２は、メモリデバイス内の、ワード線ドライバ、メモリアレイ、およびタイミング制御回路、のブロック図を示す。
【図３】図３は、メモリアレイのブロック図を示す。
【図４Ａ】図４Ａは、メモリセルの回路図を示す。
【図４Ｂ】図４Ｂは、ダミーセルの回路図を示す。
【図５】図５は、２つのノーマルワード線ドライバの回路図を示す。
【図６】図６は、ダミーワード線ドライバの回路図を示す。
【図７】図７は、加速度回路の回路図を示す。
【図８】図８は、センスアンプドライバの回路図を示す。
【図９】図９は、メモリ読み取りのためのタイミング図を示す。
【図１０】図１０は、メモリ読み取りを実行するプロセスを示す。
【図１１】図１１は、無線通信デバイスのブロック図を示す。
【詳細な説明】
【００１０】
設定可能な遅延トラッキングを備えたメモリデバイスが、ここに説明される。メモリデバイスは、ランダムアクセスメモリ(random access memory)（ＲＡＭ）、スタティックＲＡＭ(static RAM)（ＳＲＡＭ）、ダイナミックＲＡＭ(dynamic RAM)（ＤＲＡＭ）、シンクロナスＤＲＡＭ(synchronous DRAM)(synchronous graphic RAM)（ＳＤＲＡＭ）、ビデオＲＡＭ(video RAM)（ＶＲＡＭ）、シンクロナスグラフィックＲＡＭ(synchronous graphic RAM)（ＳＧＲＡＭ）、読み出し専用メモリ(read only memory)（ＲＯＭ）、フラッシュメモリ、等、であってもよい。メモリデバイスは、スタンドアロンのデバイス(stand-alone device)であってもよいし、別のデバイス、例えばプロセッサ、内で埋め込まれていてもよい。
【００１１】
図１は、設定可能な遅延トラッキングを備えたメモリデバイス１００の設計のブロック図を示す。メモリデバイス１００は、行および列のデコーダ(row and column decoders)１１０、ワード線ドライバ１２０、メモリアレイ１５０、タイミング制御ユニット(timing control unit)１６０、およびセンスアンプ１７０、を含んでいる。
【００１２】
メモリアレイ１５０は、下記に説明されるように、Ｍ行およびＮ列のメモリセルを含んでおり、１行および１列のダミーセルをさらに含んでいる。メモリセルは、データ値を保存することができる回路であり、また、様々な回路設計でインプリメントされてもよい。ダミーセルは、既知の値(known value)を保存することができる回路であり、および／または、望ましいローディング効果(a desired loading effect)を達成する特定の方法において接続される。ダミーセルは、メモリセルと同じあるいは同様な回路設計でインプリメントされてもよい。一般的に、ＭおよびＮは、それぞれ、いずれの値であってもよい。Ｍ行のメモリセルは、Ｍ個のワード線 ＷＬ１〜ＷＬＭを介して、選択されており、また、１行のダミーセルは、ダミーワード線ＤＷＬを介して、選択されている。Ｎ列のメモリセルは、Ｎ個のビット線 ＢＬ１〜ＢＬＮに結合されており、１列のダミーセルは、ダミービッド線 ＤＢＬに結合される。メモリセルおよびダミーセルは、典型的に、異なる設計でインプリメントされ、各セルは、典型的に、異なるビット線ＢＬおよび
【数１】
2010508616.tif 000003
【００１３】
に結合される。簡略化のために、Ｎ列についての補足的なビット線 
【数２】
2010508616.tif 000004
【００１４】
は、図の多くで省略されている。
【００１５】
行および列のデコーダ１１０は、メモリセルのアドレス(an address for a memory cell)、あるいは、アクセスされる予定であるメモリセルのブロック(a block of memory cells to be accessed)を受信し、受信されたアドレスに基づいて、行アドレスおよび列アドレスを生成する。デコーダ１１０は、そのあと、行アドレス上でプレデコード化を実行し、行アドレスに基づいてアクティブにする(assert)ために、特定のワード線(a specific word line)を示すプレデコード化された信号を提供する。デコーダ１１０は、また列アドレス上でプレデコード化を実行し、列アドレスに基づいて選択するために、１つまたは複数の特定のビット線を示す選択信号を提供する。デコーダ１１０は、また、クロック信号ＣＬＫを受信し、メモリデバイス１００のオペレーションを制御するために使用されるコマンド信号(command signals)と内部クロック(internal clocks)とを生成する。
【００１６】
ワード線ドライバ１２０は、プレデコードされた信号をデコーダ１１０から受信し、そして、プレデコードされた信号によって示された特定のワード線を駆動するので、望ましい行のメモリセル(the desired row of memory cells)は、アクセスされることができる。タイミング制御回路１６０は、デコーダ１１０から選択信号を受信し、そして、Ｎビット線についてのＮ個のセンスアンプ１７０についてのイネーブル信号を生成する。タイミング制御回路１６０は、それぞれの選択されたビット線についてのイネーブル信号をアクティブにする(asserts)ので、そのビット線に結合されたメモリセルは、アクセスされることができる。イネーブル信号は、下記に説明されるように、１列のダミーセルと、タイミング制御回路１６０とによって決定される設定可能な遅延を有する。
【００１７】
センスアンプ１７０は、ビット線 ＢＬ１〜ＢＬＮに結合しており、各ビット線につき１つのセンスアンプを有している。各センスアンプは、タイミング制御回路１６０からそれぞれのイネーブル信号を受信する。各センスアンプは、イネーブル信号によって選択されたときに、関連するビット線上で電圧を増幅し、増幅された電圧についての論理値（例、ロー(low)あるいはハイ(high)）を検出し、そして、検出された論理値を提供する。
【００１８】
図２は、図１における、ワード線ドライバ１２０、メモリアレイ１５０、そしてタイミング制御回路１６０の設計のブロック図である。ワード線ドライバ１２０は、ノーマルワード線ドライバ２２０と、ダミーワード線ドライバ２２２と、を含んでいる。ノーマルワード線ドライバ２２０は、デコーダ１１０からプレデコードされた信号を受信し、そしてプレデコードされた信号によって示される、選択されたワード線を駆動する。ダミーワード線ドライバ２２２は、１つまたは複数のプレデコードされた信号を受信し、ダミーワード線ＤＷＬを駆動する。ワード線ドライバ２２０および２２２は、ダミーワード線上の信号は、選択されたワード線上の信号に時間的整合をほぼとられる(approximately time aligned)ように、設計されることができる。
【００１９】
メモリアレイ１５０は、メモリセル２５０およびダミーセル２５２を含んでおり、それらは、下記で説明される。メモリセル２５０は、Ｍ個のワード線 ＷＬ１〜ＷＬＭによって選択されており、Ｎ個のビット線 ＢＬ１〜ＢＬＮをチャージ／ディスチャージする。ダミーセル２５２は、ダミーワード線ＤＷＬによって選択されており、ダミービット線ＤＢＬをディスチャージする。
【００２０】
タイミング制御回路１６０は、加速度回路２６０とセンスアンプドライバ２６２とを含んでいる。加速度回路２６０は、ダミービット線についての可変ドライブを提供しており、また、設定可能な遅延を有しているレディ信号を出力する。センスアンプドライバ２６２は、回路２６０からレディ信号を受信し、また、デコーダ１１０から選択信号 ＳＡ＿ｓｅｌ１〜ＳＡ＿ｓｅｌＮを受信し、そしてセンスアンプ１７０のためのイネーブル信号 ＳＡ＿ｅｎ１〜ＳＡ＿ｅｎＮを生成する。各読み取りオペレーションについては、ドライバ２６２は、読み取られる予定である１つまたは複数のビット線についての１つまたは複数のセンスアンプをアクティブにさせる１つまたは複数のイネーブル信号をアクティブにする。
【００２１】
図３は、メモリアレイ１５０の設計のブロック図を示す。この設計において、メモリアレイ１５０は、Ｍ＋１個の行およびＮ＋１個の列のセル−１行および１列のダミーセル３５２とＭ行およびＮ列のメモリセル３５０、を含んでいる。１行のダミーセル（あるいはダミー行）は、ダミーワード線を受信し、また、各残りの行のセル(each remaining row of cells)は、それぞれのワード線を受信する。１列のダミーセル（あるいはダミー列）は、ダミービット線に結合されており、また、各列のメモリセルは、それぞれのビット線に結合する。各メモリセルは、データ値を保存してもよい。各ダミーセルは、あらかじめ決定された値、例、論理ロー(logic low)を保存してもよい。
【００２２】
ダミー行は、各ノーマルの行におけるセルの数と、同じ数のダミーセルを含むことができる。そういうわけで、ダミーワード線上のローディングは、各ノーマルワード線上のローディングと似ている可能性がある。ダミー行における第１のダミーセルは、ダミービット線に結合されており、ダミー行における残りのダミーセル(the remaining dummy cells in the dummy row)は、いずれのビット線にも結合されない。
【００２３】
ダミー列は、各ノーマル列におけるセルの数と、同じ数のダミーセルを含むことができる。各メモリセルおよび各ダミーメモリセルは、そのセルを選択するために使用される、左のＷＬ入力３５４と、右のＷＬ入力３５６と、を有している。明瞭にするために、ＷＬ入力３５４および３５６は、左上のダミーセルだけラベル付けされているが、それらは、すべてのセルにおいて、存在している。図３に示される設計においては、ダミー列における最初の４つのダミーセルは、ダミーワード線に結合されたそれらの右のＷＬ入力を有しており、ダミー列における残りのダミーセルは、回路グラウンド(circuit ground)に接続された(tied to)それらの右のＷＬ入力を有している。ダミー列における各ダミーセルは、それぞれのダミーワード線あるいはノーマルワード線に結合されるそれの左のＷＬ入力を有している。そういうわけで、ダミーワード線上のローディングは、各ノーマルワード線上のローディングと似ている。
【００２４】
１つのワード線は、メモリ読み取りについてアクティブにされる(asserted)。アクティブにされたワード線は、そのワード線に結合されたメモリセルのうちすべてをイネーブルする(enables)。イネーブルされたメモリセルは、これらのメモリセルに結合されたビット線をチャージするかディスチャージする。１つまたは複数のビット線は、メモリ読み取りについて選択されることができる。センスアンプは、選択されたビット線（単数または複数）上で電圧を検出し、対応する論理値（単数または複数）を提供する。
【００２５】
ダミーワード線およびダミービット線は、また、メモリ読み取りについてアクティブにされる。ダミーワード線は、ダミー列における最初の４つのダミーセルをイネーブルし、そのあと、ダミービット線をディスチャージする。タイミング制御回路１６０は、ダミービット線上の電圧を検出し、センスアンプのためのイネーブル信号を生成する。
【００２６】
図４Ａは、図３における、１つのメモリセル３５０の回路図を示す。メモリセル３５０は、１ペアのクロス結合された(cross-coupled)インバータ４１０ａおよび４１０ｂ、そして、１ペアの経路トランジスタ４２２および４２４、を含んでいる。各インバータ４１０は、Ｐチャネル電界効果トランジスタ(P-channel field effect transistor)（Ｐ−ＦＥＴ）４１２と、Ｎ−チャネル電界効果トランジスタ(N-channel field effect transistor)（Ｎ−ＦＥＴ）４１４と、によって形成される。ＦＥＴｓ４１２および４１４は、一緒に結合されたそれらのドレインと、一緒に結合されたそれらのゲートと、そして電力供給ＶＤＤと回路グラウンドとにそれぞれ結合されたそれらのリソースと、を有している。インバータ４１０ａ（ＦＥＴｓ４１２ａおよび４１４ａのドレインによって形成されており、ノードＡとしてラベル付けされている）の出力は、インバータ４１０ｂ（ＦＥＴｓ４１２ｂおよび４１４ｂのゲートによって形成されている）の入力と結合する。インバータ４１０ｂ（ＦＥＴｓ４１２ｂおよび４１４ｂのドレインによって形成され、ノードＢとしてラベル付けされている）の出力は、インバータ４１０ａ（ＦＥＴｓ４１２ａおよび４１４ａのゲートによって形成されている）の入力と結合する。Ｎ−ＦＥＴ４２２は、ノードＡに結合されたそのドレイン、ワード線ＷＬｍに結合されたそのゲート、そして補足的なビット線(complementary bit line)
【数３】
2010508616.tif 000005
【００２７】
に結合されたそのソース、を有している。Ｎ−ＦＥＴ４２４は、ノードＢに結合されたそのドレイン、ワード線ＷＬｍに結合されたそのゲート、そして、ビット線ＢＬｎに結合されたそのソース、を有している。
【００２８】
インバータ４１０ａおよび４１０ｂは、肯定的なフィードバック(positive feedback)を介して、データ値を保存する。メモリセル３５０が論理ハイ（「１」）を保存するとき、ノードＢは、論理ハイ(logic high)にあり、ノードＡは、論理ロー(logic low)にある。メモリセル３５０が論理ロー（「０」）を保存するとき、ノードＢは、論理ローにあり、ノードＡは、論理ハイにある。メモリ読み取りについては、ワード線ＷＬｍは、論理ハイにアクティブにされており、また、Ｎ−ＦＥＴ４２２および４２４は、ＯＮにされる(turned on)。メモリセル３５０が論理ハイを保存する場合には、ビット線ＢＬｎは、Ｎ−ＦＥＴ４２４を介してチャージされ、また、補足的なビット線
【数４】
2010508616.tif 000006
【００２９】
は、Ｎ−ＦＥＴ４２２を介してディスチャージされる。メモリセル３５０が論理ローを保存するとき、逆も真である。
【００３０】
図４Ｂは、図３における、１つのダミーセル３５２の回路図を示す。ダミーセル３５２は、次の違いと共に、図４について上記で説明されたように、結合されるＮ−ＦＥＴｓ４２２および４２４と、インバータ４１０aおよび４１０ｂと、を含んでいる。インバータ４１０ａおよび４１０ｂの入力は、ＶＤＤにたいする結合であり、また、インバータ４１０ａおよび４１０ｂ（ノードＡおよびＢ）の出力は、論理ローにある。Ｎ−ＦＥＴ４２２は、ワード線ＷＬｍに結合されたそのゲートと、補足的なダミービット線
【数５】
2010508616.tif 000007
に結合されたそのソースと、を有している。Ｎ−ＦＥＴ４２４は、ダミーワード線ＤＷＬ（図４Ｂに示されているように）、あるいは、回路グラウンド（示されていない）のいずれかに結合されたそのゲートと、ダミービット線ＤＢＬに結合されたそのソースと、を有している。
【００３１】
メモリ読み取りのために、ダミーワード線が、Ｎ−ＦＥＴ４２４のゲートに結合され、また、論理ハイにアクティブにされる場合、そのときには、Ｎ−ＦＥＴ４２４は、ＯＮにされ(turned on)、ダミービット線ＤＢＬをディスチャージする。Ｎ−ＦＥＴ４２４のゲートが回路グラウンド（図４Ｂに示されていない）に接続される場合、そのときには、Ｎ−ＦＥＴ４２４は、その間中ずっとＯＦＦにされており(turned off)、ダミービット線をディスチャージしない。
【００３２】
図３において示される設計においては、ダミー列における最初の４つのダミーセルは、あらかじめ決定された値、例えば図４Ｂで示されるような論理ロー、を保存することができる。ダミーワード線は、最初の４つのダミーセルの右ＷＬ入力に結合され、各メモリ読み取りについてこれらのダミーセルをイネーブルする。ダミー列における残りのダミーセルの右のＷＬの入力は、回路グラウンドに結合されており、これらのダミーセルは、その間中ずっとディスエーブルされる(disabled)。ダミービット線は、したがって、この設計において４つのダミーセルによって駆動される。一般的に、いずれの数のダミーセルも、ダミービット線を駆動するようにイネーブルされうる。ダミー列における残りのダミーセルは、各ノーマルビット線上のローディングと、ダミービット線上のローディングの整合をとるために使用されている。
【００３３】
図２に戻って参照すると、メモリ読み取りについてのデータ経路は、ノーマルワード線ドライバ２２０、ワード線 ＷＬ１〜ＷＬＭ、メモリセル２５０、そしてビット線 ＢＬ１〜ＢＬＮ、を含んでいる。制御経路は、ダミーワード線ドライバ２２２、ダミーワード線ＤＷＬ、ダミーセル２５２、ダミービット線ＤＢＬ、そしてタイミング制御回路１６０、を含んでいる。制御経路の遅延は、速いオペレーティングスピードおよび低電力消費量を達成するために、データ経路の遅延の整合をとるべきである。この遅延整合(delay matching)は、下記で説明されるように達成されることができる。
【００３４】
図１におけるデコーダ１１０は、行アドレスのプレデコードを実行し、プレデコードされた信号を生成する。例として、メモリアレイ１５０は、６４行を含むことができ、また、各行は、６ビットの行アドレスｂ５ｂ４ｂ３ｂ２ｂ１ｂ０によって識別されることができ、ここでは、ｂ５は、最上位ビット(most significant bit)（ＭＳＢ）であり、ｂ０は、最下位ビット(least significant bit)（ＬＳＢ）である。デコーダ１１０は、６ビット行アドレスを、３つの最上位ビッドｂ５ｂ４ｂ３を含んでいる３ビットの上位セグメント(a 3-bit upper segment)と、次の２つの最上位ビットｂ２ｂ１を含んでいる２ビットのミドルセグメント(a 2-bit middle segment)と、最下位ビットｂ０を含んでいる１ビットの下位セグメント(a 1-bit lower segment)と、に配置する(organize)ことができる。デコーダ１１０は、ペアの２つの可能性のあるワード線(two possible word lines in a pair)のうちの１つを選択する２つのプレデコードされた信号Ａ０およびＡ１に、１ビットの下位セグメント(lower segment)をデコードすることができる。デコーダ１１０は、次の２つのより上位のビット(the next two more significant bits)ｂ１とｂ２を、グループにおいて４つのワード線ペアのうちの１つを選択する２つのプリデコードされる信号Ｂ０とＢ１として、供給することができる。デコーダ１１０は、８個のワード線グループのうちの１つを選択する、８個のプレデコードされた信号に、３ビット上位セグメント(the 3-bit upper segment)をデコードすることができ、各グループは、４つのワード線ペアを含んでいる。デコーダ１１０は、そのあと、ワード線ドライバ１２０に、１２個のプレデコードされた信号を供給する。デコーダ１１０は、また、様々な他の方法でプレデコード化を実行することができる。
【００３５】
図５は、図２におけるノーマルワード線ドライバ２２０の設計の回路図を示す。簡略化のために、図５は、それぞれ、２つのワード線ＷＬaおよびＷＬｂだけのためのドライバ回路５１０aおよび５１０ｂを示しており、それらは、図１−３におけるＭ個のワード線 ＷＬ１〜ＷＬＭのうちの２つである。
【００３６】
ドライバ回路５１０ａは、トランジスタ５２２a〜５４４ａを含んでいる。Ｐ−ＦＥＴ５２２ａおよびＮ−ＦＥＴ５２４ａは、インバータ５２０ａとして結合されており、また、Ｎ−ＦＥＴｓ５２６ａおよび５２８ａの上にさらにスタックされる(stacked)。Ｎ−ＦＥＴ５２６ａは、Ｎ−ＦＥＴ５２４ａのソースに結合されたそのドレインと、Ｂ０信号を受信するそのゲートと、を有している。Ｎ−ＦＥＴ５２８ａは、Ｎ−ＦＥＴ５２６ａのソースに結合されたそのドレインと、Ｂ１信号を受信しているそのゲートと、回路グラウンドに結合されたソースと、を有している。Ｐ−ＦＥＴ５４２ａおよびＮ−ＦＥＴ５４４ａもまた、インバータ５４０aとして結合され、インバータ５２０aの出力に結合されるそれらの入力を有している。Ｐ−ＦＥＴｓ５３２ａおよび５３４ｂは、プルアップトランジスタ(pull-up transistors)であり、ＶＤＤに結合されたそれらのソース、インバータ５４０aの入力に結合されたそれらのドレイン、およびＢ０信号とＢ１信号を受信するそれらのゲート、をそれぞれ有している。ドライバ回路５１０ａは、Ａ０信号、Ｂ０信号およびＢ１信号を受信し、ワード線ＷＬａを駆動する、３入力ＡＮＤゲート(a 3-input AND gate)をインプリメントする。
【００３７】
Ｂ０信号とＢ１信号が論理ハイにあるとき、ドライバ回路５１０ａは、イネーブルされる。Ｂ０信号が論理ローにあるとき、Ｎ−ＦＥＴ５２６ａは、ＯＦＦにされ(turned off)、Ｐ−ＦＥＴ５３２ａは、ＯＮにされ(turned on)、インバータ５４０ａの入力をプルアップし(pulls up)、ワード線ＷＬａは、論理ローにさせられる(is forced)。同様に、Ｂ１信号が論理ローにあるとき、Ｎ−ＦＥＴ５２８ａは、ＯＦＦにされ、Ｐ−ＦＥＴ５３４ａはＯＮされ、インバータ５４０ａの入力をプルアップし、また、ワード線ＷＬａもまた、論理ローにさせられる。Ｂ０信号とＢ１信号が論理ハイにあるとき、Ｎ−ＦＥＴｓ５２６ａおよび５２８ａは、ＯＮされ、Ｐ−ＦＥＴｓ５３２ａおよび５３４ａは、ＯＦＦにされ、インバータ５２０ａおよび５４０は、シリーズで(in series)結合され、また、ワード線ＷＬａは、Ａ０信号の遅延バージョンである。
【００３８】
ワード線ＷＬｂについてのドライバ回路５１０ｂは、インバータ５２０ｂの入力がＡ０信号の代わりにＡ１信号を受信するということを除いて、トランジスタ ５２２ａ〜５４４ａと同じ方法で結合されるトランジスタ ５２２ｂ〜５４４ｂを含んでいる。ドライバ回路５１０ｂもまた、Ｂ０信号およびＢ１信号が論理ハイにあるときイネーブルされ、その場合には、ワード線ＷＬｂは、Ａ１信号の遅延バージョンである。
【００３９】
図６は、図２のダミーワード線ドライバ２２２の設計の概略図を示す。ドライバ２２２は、一緒にスタックされたＰ−ＦＥＴｓ ６２２ａと６２２ｂとを含んでいる。Ｐ−ＦＥＴ６２２ａは、ＶＤＤに結合されるそのソースと、Ａ０信号を受信するそのゲートと、そして、Ｐ−ＦＥＴ６２２ｂのソースに結合されるそのドレイン、を有している。Ｐ−ＦＥＴ６２２ｂは、Ａ１信号を受信するそのゲートと、ノードＣに結合されるそのドレインと、を有している。Ｎ−ＦＥＴｓ６２４ａ、６２６ａ、および６２８ａも、また、一緒にスタックされる。Ｎ−ＦＥＴ６２４ａはノードＣに結合されるそのドレインと、Ａ０信号を受信するそのゲートと、を有している。Ｎ−ＦＥＴ６２６ａは、Ｐ−ＦＥＴ６２４ａのソースに結合されるそのドレインと、ＶＤＤに接続された(tied to)そのゲートと、有している。Ｎ−ＦＥＴ６２８ａは、Ｐ−ＦＥＴ６２６ａのソースに結合されるそのドレインと、ＶＤＤに接続されたそのゲートと、回路グラウンドに結合されたそのリソースと、を有している。Ｎ−ＦＥＴｓ６２４ｂ、６２６ｂ、および６２８ｂは、また、一緒にスタックされ、Ｎ−ＦＥＴｓ６２４ａ、６２６ａ、および６２８ａと同じ方法で、回路グラウンドとノードＣとの間で結合される。しかしながら、Ｎ−ＦＥＴ６２４ｂのゲートは、Ａ０信号の代わりにＡ１信号を受信する。インバータ６４０は、ノードＣに結合されるその入力と、ダミーワード線ＤＷＬを駆動するその出力と、を有している。
【００４０】
メモリ読み取りの前に、ビット線は、論理ハイにプリチャージされ、Ａ０信号とＡ１信号は、論理ローに設定される。Ｐ−ＦＥＴ６２２ａとＰ−ＦＥＴ６２２ｂは、ＯＮにされ、論理ハイにノードＣを引っ張る(pulls)。メモリ読み取りについては、Ａ０信号あるいはＡ１信号のいずれかがアクティブにされ、論理ハイに設定され、そして、他の信号は非アクティブにされる(deactivated)。もしＡ０信号がアクティブにされる場合、Ｎ−ＦＥＴ６２４ａはＯＮにされ、論理ローにノードＣを引っ張る。Ａ１信号がアクティブにされる場合には、Ｎ−ＦＥＴ６２４ｂはＯＮにされ、論理ローにノードＣを引っ張る。Ｐ−ＦＥＴ６２２ａおよびＮ−ＦＥＴｓ６２４ａ、６２６ａおよび６２８ａは、図５のドライバ５１０ａについてのＰ−ＦＥＴ５２２ａ、Ｎ−ＦＥＴ５２４ａ、Ｎ−ＦＥＴ５２６ａ、およびＮ−ＦＥＴ５２８の整合がとられており、そして、それらのローディング(loading)を真似る。Ｐ−ＦＥＴ６２２ｂ、Ｎ−ＦＥＴ６２４ｂ、Ｎ−ＦＥＴ６２６ｂ、およびＮ−ＦＥＴ６２８ｂは、図５のドライバ５１０ｂについてのＰ−ＦＥＴ５２２ｂ、Ｎ−ＦＥＴ５２４ｂ、Ｎ−ＦＥＴ５２６ｂ、およびＮ−ＦＥＴ５２８ｂの整合がとられており、そして、それらのローディングを真似る。Ｎ−ＦＥＴ５２４ａ、Ｎ−ＦＥＴ５２６ａ、およびＮ−ＦＥＴ５２８ａは、ドライバ５１０ａが選択されるときにＯＮにされる３つのスタックされたトランジスタである。Ｎ−ＦＥＴ６２４ａ、Ｎ−ＦＥＴ６２６ａ、およびＮ−ＦＥＴ６２８ａは、ドライバ５１０ａが選択されるときＯＮにされる３つのスタックされたトランジスタであり、スタックされたＮ−ＦＥＴ５２４ａ、Ｎ−ＦＥＴ５２６ａ、およびＮ−ＦＥＴ５２８ａの整合をとる。同様に、これらのトランジスタがＯＮにされる場合、Ｎ−ＦＥＴ６２４ｂ、Ｎ−ＦＥＴ６２６ｂおよびＮ−ＦＥＴ６２８ｂは、Ｎ−ＦＥＴ５２４ｂ、Ｎ−ＦＥＴ５２６ｂ、およびＮ−ＦＥＴ５２８ｂの整合をとる。インバータ６４０は、図５のインバータ５４０ａあるいは５４０ｂを真似る。ダミーワード線ドライバ２２２の遅延は、したがって、図５の１つのワード線についてのドライバ回路５１０の遅延の整合をとる。このことは、メモリ読み取りについてのノーマルワード線上の信号でおおよその時間位置合わせされているダミーワード線上の信号を結果としてもたらす。
【００４１】
図７は、図２のタイミング制御回路１６０内の加速度回路２６０の設計の概略図を示す。加速度回路２６０は、プリチャージ回路７１０、設定可能なプルダウン回路７２０、そして、インバーティングバッファ７３０、を含んでいる。
【００４２】
プリチャージ回路７１０は、Ｐ−ＦＥＴｓ７１２および７１４を含んでいる。Ｐ−ＦＥＴ７１２は、ＶＤＤに結合されたそのソースと、ビット線プリチャージ信号ＢＬ＿ｐｒｅｂを受信するそのゲートと、そして、補足的なダミービット線
【数６】
2010508616.tif 000008
に結合されたそのドレイン、を有している。Ｐ−ＦＥＴ７１４は、ＶＤＤに結合されるそのソースと、プリチャージ信号を受信するそのゲートと、ダミービット線ＤＢＬに結合されるそのドレイン、とを有している。メモリ読み取りの前に、プリチャージ信号は、論理ローに設定され、Ｐ−Ｆｅｔｓ７１２および７１４は、ＯＮにされ、論理ハイに
【数７】
2010508616.tif 000009
とＤＢＬを引っ張る。
【００４３】
プルダウン回路７２０は、Ｌ個のペアのスタックされた Ｎ−ＦＥＴｓ７２２a〜７２２ｌおよび７２４ａ〜７２４ｌを含んでおり、ここでは、Ｌは、いずれの値であってもよい。それぞれのスタックされたペア、Ｎ−ＦＥＴ７２２は、ダミービット線に結合されたそのドレインと、アクセレータイネーブル信号Ａｃｃ＿ｅｎを受信するそのゲートと、を有している。Ｎ−ＦＥＴ７２４は、Ｎ−ＦＥＴ７２２のソースに結合されたそのドレイン、アクセレータ選択信号Ａｃｃを受信するそのゲート、そして回路グラウンドに結合されたそのソース、を有している。
【００４４】
Ｎ−ＦＥＴｓ７２２ａ〜７２２ｌは、プルダウン回路７２０をイネーブルにする論理ハイに、あるいは、プルダウン回路をディスエーブルにする論理ハイに、設定されることができる同じアクセレータイネーブル信号を受信する。Ｎ−ＦＥＴｓ７２４ａ〜７２４ｌは、それぞれ、Ｌ個のアクセレータ選択信号Ａｃｃ１〜ＡｃｃＬを受信する。各アクセレータ選択信号は、関連づけられたＮ−ＦＥＴペアをイネーブルするために論理ハイに、あるいは、Ｎ−ＦＥＴペアをディスエーブルにするために論理ローに、設定されることができる。イネーブルにされる各Ｎ−ＦＥＴペアは、更なるプルダウンを提供し、そして、それゆえに、ダミービット線についてのディスチャージ時間をスピードアップする。Ｎ−ＦＥＴｓの大きさ(dimension)は、プルダウン機能を決定する。Ｎ−ＦＥＴｓのＬ個のペアは、（ａ）温度計デコード(thermometer decoding)については同じ大きさ、（ｂ）二進法デコードについては異なる大きさ、あるいは（ｃ）温度計と二進法デコードの組み合わせ、例えばあらかじめ決定された数のＬＳＢｓについては温度計デコード、残りのＭＳＢｓについては二進法デコード、を有することができる。
【００４５】
インバーティングバッファ７３０は、１つのインバータとして結合されるＰ−ＦＥＴ７３２およびＮ−ＦＥＴ７３４を含んでいる。バッファ７３０は、ダミービット線に結合されるその入力と、図２のセンスアンプドライバ２６２に対してレディ信号を提供するその出力と、を有している。
【００４６】
図８は、図２におけるタイミング制御回路１６０内で、センスアンプドライバ２６２の設計の概略図を示す。この設計においては、ドライバ２６２は、Ｎビット線についてのＮ個のセンスアンプ１７０のためのＮ個の２入力ＡＮＤゲート ８１０ａ〜８１０ｎを含んでいる。ＡＮＤゲート８１０は、加速度回路２６０からレディ信号と、デコーダ１１０から関連づけられたセンスアンプのための選択信号ＳＡ＿ｓｅｌと、を受信し、そして、関連づけられたセンスアンプのためのイネーブル信号ＳＡ＿ｅｎを生成する。１つまたは複数のセンスアンプは、ＳＡ＿ｅｎ１〜ＳＡ＿ｅｎＮ信号のうち選択されたものをアクティブにすることによってイネーブルされることができる。
【００４７】
イネーブル信号のタイミングは、レディ信号によって決定される。ビット線上で電圧の信頼性のある検出(reliable detection of the voltage on the bit lines)を確実にしている一方で、可能な限り早く、イネーブル信号がセンスアンプをアクティブにするように、レディ信号のタイミングは、設定されることができる。レディ信号についての適切なタイミングは、製造している間に(during manufacturing)、例えば既知データパターンをメモリアレイ１５０に書き込み、そして、アクティブにされているＡｃｃ信号の異なる組み合わせに対応する異なるアクセレータセッティングを備えたデータパターンを読み取ることによって、決定されることができる。よいパフォーマンスを提供するアクセレータセッティングは、後続メモリ読み取りオペレーション(subsequent memory read operations)のためにセーブされ、使用されることができる。レディ信号のタイミングもまた、フィールド使用の間に設定されることができる。
【００４８】
図９は、メモリ読み取りのためのタイミング図を示す。プリチャージ信号ＢＬ＿ｐｒｅｂは、ダミービット線ＤＢＬを論理ハイにプリチャージするために、最初に論理ローにさせられる(brought to)。Ａ０あるいはＡ１信号のいずれかは、そのあと、論理ハイに設定される。τｄｒの遅延の後で、ダミーワード線ドライバ２２２は、ダミーワード線ＤＷＬ上で論理ハイを提供する。ダミーワード線上のこの論理ハイは、図３のダミー列における最初の４つのダミーセルを選択しており、それらは、論理ローを保存し、ダミービット線ＤＢＬをディスチャージする。τｄｂｌの遅延の後で、ダミービット線上の電圧は、論理ロートリガ電圧(logic low trigger voltage)に達し、インバーティングバッファ７３０は、論理ローを検知し、そしてレディ信号上で論理ハイを提供する。τｅｎの更なる遅延の後で、各選択されたビット線についてのＳＡ＿ｅｎ信号は、論理ハイに遷移する(transitions)。アクセレータイネーブル信号Ａｃｃ＿ｅｎは、図９で示されているように、ダミーワード線で位置合わせされることができる。
【００４９】
Ａ０／Ａ１信号からからＳＡ＿ｅｎ信号までのトータル遅延は、（ａ）固定されている、Ａ０／Ａ１信号からＤＷＬまでの遅延τｄｒ、（ｂ）設定可能である、ＤＷＬからレディ信号までの遅延τｄｂｌ、（ｃ）これもまた固定されている、レディ信号からＳＡ＿ｅｎ信号までの遅延τｅｎ、から成る。ＤＷＬとレディ信号との間の遅延τｄｂｌは、図７のプルダウン回路７２０において、異なるペアのＮ−ＦＥＴｓ７２２および７２４をイネーブルすることによって変更されてもよい。遅延τｄｂｌは、制御経路の遅延がデータ経路の遅延の整合がとられるように、設定されることができる。
【００５０】
図１０は、メモリ読み取りを実行するためのプロセス１０００を示す。ダミーワード線は、少なくとも１つのダミーセルを選択するようにアクティブにされる（ブロック１０１２）。ノーマルワード線は、１行のメモリセルを選択するようにアクティブにされる（ブロック１０１４）。ダミービット線は、少なくとも１つのダミーセルで駆動される（ブロック１０１６）。設定可能な遅延を有しているレディ信号は、ダミービット線に部分的に基づいて生成される（ブロック１０１８）。この設定可能な遅延は、例えばダミービット線についての可変ドライブを得るために複数のトランジスタのうちの選択されたものでダミービット線を駆動することによって、得られることができる。少なくとも１つのイネーブル信号は、レディ信号に基づいて生成される（ブロック１０２０）。１行のメモリセルにおける少なくとも１つのメモリセルに結合された少なくとも１つのノーマルビット線は、少なくとも１つのイネーブル信号で検知される（ブロック１０２２）。
【００５１】
図２に示されているように、制御経路は、データ経路よりも多くの回路構成を有している。ダミーワード線ドライバ２２２は、例えば図５および６について上記で説明されているように、ノーマルワード線ドライバ２２０の整合がとられる。ダミーワード線上のローディングは、各ノーマルワード線上のローディングの整合がとられてもよく、また、ダミービット線上のローディングは、例えば図３について上記で説明されるように、各ノーマルビット線上のローディングの整合がとられてもよい。センスアンプドライバ２６２は、制御経路についてのさらなる遅延を結果としてもたらす。この遅延は、（ａ）ダミービット線を駆動するために複数の（例４つ）ダミーセルを使用すること、（ｂ）アクセレータ回路２６０でダミービット線のディスチャージすることを加速すること、によって構成されることができる。アクセレータ回路２６０は、データ経路のタイミングで制御経路のタイミングを位置合わせするために使用されることができる、設定可能な遅延を提供することができる。
【００５２】
データ経路の遅延は、ＩＣプロセス変動により、メモリデバイスからメモリデバイスへと、広く変更されてもよい。遅延変動は、ＩＣ製造技術が発展し続け、トランジスタサイズが縮小し続けると、より厳しくなる可能性がある。これは、トランジスタ（特にメモリセルについて使用されているもの）が最小可能サイズ(the smallest possible size)で典型的に設計されているからであり、また、したがって、プロセス変動に、影響されやすい(susceptible)。ダミーワード線およびノーマルワード線、ダミービット線およびノーマルビット線、そしてダミーワード線ドライバおよびノーマルワード線ドライバの整合は、制御経路とデータ経路との間の遅延変動を減らす。ダミーセルの整数(an integer number)は、制御経路における更なる回路構成と同様に遅延変動を構成するために使用されることができる。アクセレータ回路２６０は、良質のタイミング調整(fine timing adjustment)を提供するために使用されることができる。例えば、４．５ダミーセルがデータ経路のタイミングに制御経路のタイミングを整合をとることが必要とされる場合には、そのときには、４つのダミーセルは、ダミービット線をディスチャージするために使用されることができ、また、アクセレータ回路２６０は、０．５ダミーセルに対応するドライブ機能を提供することができる。
【００５３】
制御経路における設定可能な遅延は、アクセレータ回路２６０を用いてダミーワード線についての可変ドライブを適用することによって得られることができる。設定可能な遅延は、さらに、ダミービット線を駆動するように異なる数のダミーセルをアクティブにすることによって得られることができる。設定可能な遅延は、また、制御経路において、および／または、いくつかの他の手段を介して、可変遅延線(a variable delay line)で得られることができる。
【００５４】
ここに説明されているメモリデバイスは、無線通信、コンピューティング、ネットワーク、パーソナルエレクトロニクス、等、のために使用されることができる。メモリデバイスは、スタンドアロンデバイスとしてインプリメントされてもよく、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、減らされたインストラクションセットコンピュータ(reduced instruction set computer)（ＲＩＳＣ）、アドバンスドＲＩＳＣマシン(advanced RISC machine)（ＡＲＭ）、グラフィックプロセッサ、グラフィック処理ユニット(graphics processing unit)（ＧＰＵ）、コントローラ、マイクロプロセッサ、等、内で埋め込まれていてもよい。無線通信デバイスのためのメモリデバイスの例示的な使用は、下記で説明される。
【００５５】
図１１は、無線通信システムにおける無線デバイス１１００のブロック図を示す。無線デバイス１１００は、セルラ電話、端末、ハンドセット、携帯情報端末(personal digital assistant)（ＰＤＡ）あるいは他のあるデバイス、であってもよい。無線通信システムは、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信のためのグローバルシステム(Global System for Mobile Communications)（ＧＳＭ）システム、あるいは他のあるシステムであってもよい。
【００５６】
無線デバイス１１００は、受信経路および送信経路を介して、双方向通信(bi-directional communication)を提供することができる。受信経路上で、基地局によって送信された信号は、アンテナ１１１２によって受信され、受信機（ＲＣＶＲ）１１１４に対して提供される。受信機１１１４は、受信された信号をコンディションしデジタル化し、そして、さらなる処理についてのデジタルセクション１１２０に対してサンプルを提供する。送信経路上で、送信機（ＴＭＴＲ）１１１６は、デジタルセクション１１２０から送信されるべきデータを受信し、データを処理し、コンディションし、そして変調された信号を生成し、それは、基地局へとアンテナ１１１２を介して送信される。
【００５７】
デジタルセクション１１２０は、様々な処理と、インタフェースおよびメモリユニット(interface and memory units)と、を含んでおり、例えば、モデムプロセッサ１１２２、ビデオプロセッサ１１２４、コントローラ／プロセッサ１１２６、ディスプレイ１１２８、ＡＲＭ／ＤＳＰ１１３２、グラフィックプロセッサ１１３４、内部メモリ１１３６、外部バスインタフェース(external bus interface)（ＥＢＩ）１１３８、がある。モデムプロセッサ１１２２は、データ伝送および受信について処理、例えば符号化、復調、および復号化、を実行する。ビデオプロセッサ１１２４は、例えばカムコーダ、ビデオプレイバック(video playback)、およびビデオ会議のため、のようなビデオアプリケーションについてのビデオコンテンツ（例、静止画、動画、およびムービングテキスト(moving texts)）に関する処理を実行する。コントローラ／プロセッサ１１２６は、デジタルセクション１１２０内で、様々な処理およびインタフェースユニットのオペレーションを指示することができる。ディスプレイプロセッサ１１２８は、ビデオ、グラフィック、およびディスプレイユニット１１３０上のテキスト、の表示を容易にする処理を実行する。ＡＲＭ／ＤＳＰ１１３２は、無線デバイス１１００についての様々なタイプの処理を実行することができる。グラフィックスプロセッサ１１３４は、例えばグラフィック、ビデオゲーム、等のためのグラフィック処理を実行する。内部メモリ１１３６は、デジタルセクション１１２０内で様々なユニットについてのデータおよび／またはインストラクションを保存する。ＥＢＩ１１３８は、デジタルセクション１１２０（例えば内部メモリ１１３６）とメインメモリ１１４０との間のデータの移行(transfer)を容易にする。
【００５８】
プロセッサ １１２２〜１１３４のそれぞれは、埋め込まれたメモリを含んでいてもよく、それは、上記で説明されているように、インプリメントされることができる。内部メモリ１１３６およびメインメモリ１１４０は、また、上記で説明されるようにインプリメントされることができる。デジタルセクション１１２０は、１つまたは複数の特定用途向けＩＣ(application specific integrated circuits)（ＡＳＩＣｓ）および／または他のあるタイプの集積回路（ＩＣｓ）でインプリメントされることができる。
【００５９】
ここに説明されているメモリデバイスは、メモリＩＣ、ＡＳＩＣ、ＤＳＰ、デジタル信号プロセッシングデバイス(digital signal processing device)（ＤＳＰＤ）、プログラマブル論理デバイス(programmable logic device)（ＰＬＤ）、フィールドプログラマブルゲートアレイ(field programmable gate array)（ＦＰＧＡ）、コントローラ、プロセッサ、および他の電子デバイス、のような様々なハードウェアユニットにおいてインプリメントされることができる。メモリデバイスは、また、ＣＭＯＳ、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラＣＭＯＳ(bipolar-CMOS)（Ｂｉ−ＣＭＯＳ）、バイポーラ、等、のような様々なＩＣプロセス技術において、製造されることができる(fabricated)。ＣＭＯＳ技術は、同じＩＣダイ上でＮ−ＦＥＴｓおよびＰ−ＦＥＴｓの両方を製造することができ、ただし、Ｎ−ＭＯＳ技術は、Ｎ−ＦＥＴｓのみを製造することができ、そして、Ｐ−ＭＯＳ技術は、Ｐ−ＦＥＴｓのみを製造することができる。メモリデバイスは、いずれのデバイスのサイズ、例えば１３０ナノメータ(nanometer)（ｎｍ）、６５ｎｍ、３０ｎｍ、等、の技術を用いて製造されてもよい。
【００６０】
本開示の以上の説明は、いずれの当業者も本開示を作り、使用することができるように提供される。本開示に対する様々な修正は、当業者にとって容易に明らかであろう、そして、ここにおいて定義された包括的な原理は、本開示の精神あるいは範囲から逸脱することなく、他の変更に適用されることができる。したがって、本開示は、ここに示された例に限定されるようには意図されておらず、ここに開示された原理および新規な特徴に整合する最も広い範囲が与えられるべきである。
【図１】
2010508616.tif 000010
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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