(57)【要約】【課題】マルチ・ギガヘルツ範囲で動作し且つ低ジッタの、調整可能な利得を有する位相ロック・ループ（ＰＬＬ）を提供する。【解決手段】  １つの実施形態では、ＰＬＬのｆＶＣＯ 信号の諸特性を取得する。これらの特性は、ｆＶＣＯ 信号及びＰＬＬの位相ロック状態に関する異なるタイプのジッタの出現回数を含む。利得制御モジュールは、前記取得した諸特性の分析に基づき、少なくともＰＬＬの一部を制御する。例えば、ＰＬＬが位相ロックされているか、又はループ・フィルタの漏洩がある場合、ＰＬＬ内にあるチャージ・ポンプの利得が減少される。前記取得した特性に基づいて、チャージ・ポンプのミスマッチが検出される場合、当該ミスマッチを修正するために、追加の制御信号がチャージ・ポンプに供給される。【選択図】  図３
2010509818.tif 000002
【特許請求の範囲】
【請求項１】
基準信号及び位相ロック・ループ・フィードバック信号を受け取るステップと、
前記位相ロック・ループ・フィードバック信号の特性を取得して、取得済みの特性を作成するステップと、
前記取得済みの特性に基づいて、アップ−ダウン制御信号を生成するステップと、
前記取得済みの特性に基づき、前記アップ−ダウン制御信号とは別個の利得制御信号を使用して利得を制御するステップと、
前記利得制御信号を発振器コントローラの第１の入力に供給するステップと、
前記利得制御信号を前記発振器コントローラの第２の入力に供給するステップとを含む、位相ロック・ループを制御する方法。
【請求項２】
前記位相ロック・ループが位相ロックされていないと決定することに応答して、予定量の利得を有する第１の利得制御信号を前記発振器コントローラに適用するステップと、
前記位相ロック・ループが位相ロックされていると決定することに応答して、予定量の利得を有する第２の利得制御信号を前記発振器コントローラに適用するステップとをさらに含む、請求項１に記載の方法。
【請求項３】
前記取得済みの特性が位相ロックを指示する場合は、前記利得が選択的に減少される、請求項１に記載の方法。
【請求項４】
前記取得済みの特性が電圧制御発振器からのジッタを指示する場合は、前記利得が選択的に減少される、請求項１に記載の方法。
【請求項５】
前記取得済みの特性がチャージ・ポンプのミスマッチを指示する場合は、電流モジュールが制御される、請求項１に記載の方法。
【請求項６】
取得済みの特性を作成する前記ステップが、前記位相ロック・ループ・フィードバック信号のジッタに関する統計値を取得するステップを含む、請求項１に記載の方法。
【請求項７】
前記位相ロック・ループ・フィードバック信号及び前記基準信号を遅延させて、前記位相ロック・ループ・フィードバック信号の最大許容ピークピーク・ジッタのインターバルを定義するステップと、
前記遅延された位相ロック・ループ・フィードバック信号の立ち上がりエッジが最大許容ピークピーク・ジッタの前記インターバル中に出現するか否かをチェックするステップとをさらに含む、請求項６に記載の方法。
【請求項８】
統計値を取得する前記ステップが、早いジッタの出現回数をカウントし、遅いジッタの出現回数をカウントし、サイクルをカウントすることを含む、請求項６に記載の方法。
【請求項９】
統計値を取得する前記ステップが、カウントされた予定数のサイクルに応答して前記早いジッタ及び前記遅いジッタを評価することを含む、請求項８に記載の方法。
【請求項１０】
前記遅延された位相ロック・ループ信号及び前記遅延された基準信号のタイミングを調整するステップをさらに含む、請求項６に記載の方法。
【請求項１１】
基準信号に対し第１の遅延を与えるための第１の遅延モジュールと、
位相ロック・ループ・フィードバック信号に対し前記第１の遅延より大きな第２の遅延を与えるための第２の遅延モジュールと、
前記遅延された位相ロック・ループ・フィードバック信号のエッジとは異なった時点に出現する、前記遅延された基準信号のエッジの出現回数をカウントするための第１のカウンタと、
前記出現回数のカウントを評価し且つ当該評価されたカウントに応答して利得制御出力を供給するための評価論理モジュールとを備える、利得制御装置。
【請求項１２】
サイクルをカウントし且つ当該カウントされたカウントが予定数に達する場合に前記評価論理モジュールを活性化するためのサイクル・カウンタをさらに備える、請求項１１に記載の装置。
【請求項１３】
前記基準信号に対し前記第２の遅延より大きな第３の遅延を与えることにより、第２の遅延された基準信号を供給するための第３の遅延モジュールをさらに備え、前記第２の遅延された基準信号を前記遅延されたフィードバック信号と比較することにより、遅いフィードバック信号が検出される、請求項１１に記載の装置。
【請求項１４】
第２のカウンタをさらに備え、前記第１のカウンタが前記第１の遅延された基準信号の早い出現回数をカウントし、前記第２のカウンタが前記第２の遅延された基準信号の遅い出現回数をカウントする、請求項１３に記載の装置。
【請求項１５】
基準信号及び位相ロック・ループ・フィードバック信号を受け取り、発振器によって使用される増加出力信号及び減少出力信号のうちの１つを供給するための位相周波数検出器と、
前記基準信号及び前記位相ロック・ループ・フィードバック信号を受け取り、前記位相ロック・ループ・フィードバック信号及び前記基準信号に関係するデータを取得し、前記データに応答して利得を制御する出力信号を供給するための利得制御モジュールと、
前記利得制御モジュールの前記出力を受け取り、前記利得制御モジュールの前記出力信号に基づいて出力を供給するための、調整可能な利得を有するチャージ・ポンプとを備える、位相ロック・ループ・システム。
【請求項１６】
前記チャージ・ポンプの前記出力を受け取り、前記チャージ・ポンプの前記出力に応答して発振周波数を変更するための発振器をさらに備える、請求項１５に記載のシステム。
【請求項１７】
前記利得制御モジュールが、ジッタの出現回数に関するデータを取得するためのカウンタを含む、請求項１５に記載のシステム。
【請求項１８】
前記基準信号が、第１ステージの位相ロック・ループによって生成される、請求項１５に記載のシステム。
【請求項１９】
前記位相ロック・ループが位相ロックされる場合に、前記位相周波数検出器から前記チャージ・ポンプに利得を切り替えるためのスイッチをさらに備える、請求項１５に記載のシステム、
【請求項２０】
前記基準信号が、１．５ギガヘルツを超える周波数で動作する、請求項１５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路の分野に属し、さらに詳細に説明すれば、位相ロック・ループの分野に属する。
【背景技術】
【０００２】
電子装置の新しい各世代は、データをより高速に処理し、通信をより高速に行うことができる。従って、かかる電子装置を駆動するクロックは、電子装置の新しい各世代においてより高速に動作することが必要とされる。クロック速度及びデータ・レートがマルチ・ギガヘルツ／ギガビット毎秒の範囲に増加するにつれて、多数の設計課題が生じる。例えば、ジッタは、システムの重大な性能低下を引き起こすという理由で、クロック信号の重要な要素になる。ジッタは、「不安定」なクロック・パルスとして、或いは所望の形状からの逸脱、変動又は変位を有するクロック・パルスの一部として生じることがある。パルス波形又はパルス・タイミングが所望の時間又は振幅から変位する場合、この逸脱は、振幅変動、タイミング変動、位相幅変動及び他の変動という形でもたらされることがある。
【０００３】
クロック信号は、データ処理システム及び通信システムにおいて、諸回路の動作を同期させるために使用される。かかるクロック信号の１つのアプリケーションは、クロック及びデータ再生（ＣＤＲ）システムにある。ＣＤＲシステムは、諸回路がマルチギガ・ビットの範囲で動作し且つ比較的長い距離だけ離れている場合に、システム全体にわたって諸回路を同期させることができる。かかる高周波数では、受信機のタイミングを着信データの波形と同期させることは、難しい問題である。クロック信号の他のアプリケーションは、種々の無線送信機及び受信機、ナビゲーション機器及び他の通信機器を含む。
【０００４】
同期を保証するために、集積回路内の複数の位相ロック・ループ（ＰＬＬ）は、システム・クロックと同期して同期化されたクロック信号をローカルに生成し、その結果、システム全体にわたる同期を確立することができる。より高いクロック周波数では、ＰＬＬは、ジッタの源となることが多い。ＰＬＬは、その入力上に基準信号としてシステム・クロック信号を受け取り、その出力上に、基準信号と同相の頑強なクロック信号を供給する。典型的なクロック生成アプリケーションでは、ＰＬＬは、周波数逓倍器又は周波数逓降器として作用し、基準信号の整数倍又は整数分の１に対応する出力信号を供給する。かかるＰＬＬは、ＰＬＬの分周された出力信号を入来する基準信号と比較することに基づき、内部発振器を制御する。ＰＬＬは、その入力上の基準信号に関し一定の位相角をその出力上に維持する。ＰＬＬの出力は、通信回路、データ処理回路、クロック及びデータ再生（ＣＤＲ）回路、コヒーレント・キャリア追尾及びしきい値改善回路、ビット同期回路及びシンボル同期回路のような他の回路を駆動するために使用することができる。
【０００５】
前述のように、ＰＬＬのジッタは、ギガヘルツ範囲のような高いクロック周波数で重要な問題になる。ＰＬＬの基準信号入力からＰＬＬの出力までのジッタ伝達特性が、低域フィルタを表すのに対し、ＰＬＬ内の電圧制御発振器（ＶＣＯ）からＰＬＬの出力までのジッタ伝達特性は、高域フィルタを表す。基準信号及びＶＣＯがＰＬＬの出力信号におけるジッタの主要な原因であると見なされる場合、この構成は、２つの重要な意味を有する。第１に、基準信号がジッタの主要な原因であれば、高いＱ（例えば、ＶＣＯのＬＣタンク）及び狭いループ帯域幅を使用することにより、低いジッタを有するＰＬＬ出力信号を生成することができる。
【０００６】
第２に、ＶＣＯがジッタの主要な源であり且つ基準信号が「実質的に」ジッタを有していない（又は低いジッタを有する）のであれば、広いループ帯域幅を選択することにより、低いジッタを有するＰＬＬ出力信号を生成することができる。もし、基準信号からジッタが十分に除去されていなければ、基準信号をクリーンアップするために、２つのＰＬＬを縦続接続した２ステージＰＬＬがしばしば使用される。第１ステージのＰＬＬは、高いＱを有するＶＣＯ及び狭帯域ループ・フィルタを使用して、第２ステージのＰＬＬに「クリーンアップされた」クロック信号を供給する。第２ステージのＰＬＬは、ジッタに対する当該ＰＬＬの寄与分、特に第２ステージのＰＬＬ内にあるＶＣＯによって生ぜられるジッタを減少させるために、広いループ帯域幅を有することができる。その結果、２ステージＰＬＬの出力信号は、非常に低いジッタを有するようになる。また、ジッタを抑止するためには、フィードバック・ループ内で非常に高い周波数を使用することが望ましい。というのは、フィードバック・ループ内にある小さな分周比を有する分周器が、ジッタを抑止するのを支援するからである。
【０００７】
しかし、かかる高周波数のフィードバック・ループ信号は、ＰＬＬ内で内部フィードバック・ループを有する通常の順次位相周波数検出器（ＰＦＤ）を使用することを禁止する。一般に、ＰＬＬの入力ステージとして設けられる通常のＰＦＤは、この高周波数入力に対応するように十分に速くスイッチすることができない。マルチ・ギガヘルツ範囲で動作する場合、ＰＬＬの設計は、ＰＬＬが「位相ロック」に接近しているときの「不感帯」における制御問題を含む、多くの問題を有する。ＰＬＬが位相ロックに非常に接近する場合、フィードバック周波数は、位相ロックを確立するのに必要な利得分解能を有さず、そして出力周波数は、ロッキング・プロセス中の複数のサイクルにわたって、所望の周波数をオーバーシュート及びアンダーシュートするであろう。前述のフィード・フォワードＰＦＤに関する１つの問題は、かかるＰＦＤの利得が通常のＰＦＤより高くなるということである。このより高い利得は、位相ロックをより速く確立することができるという理由で、ＰＬＬが位相ロックを確立することを試みている場合には望ましいものである。しかし、位相ロックが確立された後は、このより高い利得は、他の不安定性に結びつくことがある。例えば、ＰＦＤの入力上にある雑音が、より高い利得を有するＰＦＤによって増幅されると、かかるＰＬＬの不安定性に結びつくことがある。
【０００８】
従って、特定のステージ又は特定の動作モード及び当該特定の動作モード中のＰＬＬの特定のコンポーネントについては、特定レベルの利得が望ましく、他の動作モード中のＰＬＬの特定ステージについては、他のレベルの利得が望ましい。従って、調整可能な利得特性及び低ジッタを有する、高信頼性の高速ＰＬＬは、非常に有用であろう。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
当分野では、前述の問題を全体として解決するために、調整可能なループ利得機能を有する、高速且つ低ジッタの位相ロック・ループ（ＰＬＬ）を提供することが要請されている。従って、モニタされる動作現象又はＰＬＬ特性に応答する自動調整式利得機能を有する、マルチ・ギガヘルツＰＬＬが提供される。
【課題を解決するための手段】
【００１０】
１つの実施形態では、ＰＬＬのｆＶＣＯ信号の諸特性を取得する。これらの特性は、ｆＶＣＯ 信号及びＰＬＬの位相ロック状態に関する異なるタイプのジッタの出現回数及び大きさを含む。利得制御モジュールは、取得した諸特性の分析に基づき、ＰＬＬの少なくとも一部の可変利得制御を提供する。例えば、ＰＬＬが位相ロックされているか、又はループ・フィルタの漏洩が検出される場合、ＰＬＬのループ利得特性は、チャージ・ポンプによって調整される。一般に、発振器又は位相周波数検出器のような他のコンポーネントによってループ利得を確立するよりも、チャージ・ポンプによってループ利得を確立する方がより簡単であるからである。かかる位置は、コントローラ回路の数を減少させる。取得した諸特性が、チャージ・ポンプのミスマッチが生じているか又は生じたことを指示する場合、制御信号をチャージ・ポンプに供給して、このミスマッチを修正することができる。
【００１１】
１つの実施形態では、ＰＬＬを制御する方法が提供される。本方法は、基準信号及び位相ロック・ループ・フィードバック信号を受け取るステップと、前記位相ロック・ループ・フィードバック信号の諸特性を取得するステップとを含む。ＰＦＤ及び利得制御モジュールは、前記取得した諸特性に基づいて、制御信号及びループ利得信号を生成する。前記制御信号は、前記ループ利得信号とは別の線上に存在する。前記制御信号は、チャージ・ポンプの電流源の第１バンクのような、発振器コントローラの第１の入力に供給され、前記ループ利得信号は、前記チャージ・ポンプの電流を設定するために前記発振器コントローラの第２の入力に供給される。
【００１２】
本方法は、  前記位相ロック・ループが位相ロックされていないと決定することに応答して、予定量の利得を有する第１の利得制御信号を前記発振器コントローラ（チャージ・ポンプ）に適用するステップと、前記位相ロック・ループが位相ロックされていると決定することに応答して、予定量の利得を有する第２の利得制御信号を前記発振器コントローラに適用するステップとをさらに含む。また、前記ループ利得信号が、選択的に前記発振器コントローラ内の１つ以上の電流源又は電流シンクに供給される。前記位相ロック・ループ・フィードバック信号のジッタに関する統計値を取得するステップに基づいて、利得の調整が行われる。ジッタに関する統計値を取得するために、前記位相ロック・ループ・フィードバック信号及び前記基準信号が予定のインターバルだけ遅延され、そしてカウンタを使用して、ピークピーク・インターバル中に前記位相ロック・ループ・フィードバック信号が早く出現する回数及び前記位相ロック・ループ・フィードバック信号が遅く出現する回数をカウントする。当該カウントされた出現回数は、ＰＬＬのジッタに関する統計値を導出するべく、予定数のサイクルにわたって格納される。このジッタに関する統計値に基づいて、利得に関する制御信号が生成され、チャージ・ポンプに供給され、その結果、ＰＬＬの安定性を増加させるようにループ利得が調整される。ＰＬＬの安定性を増加させ且つＰＬＬの位相ロック状態における望ましくないジッタを減少させるための１つの方法は、位相周波数検出器によって供給される利得を低下させて、この利得をＰＬＬの発振器の周波数を制御するチャージ・ポンプのようなコンポーネントに転送することである。このことは、前記取得したジッタ統計値に応答して、位相ロック状態中に行うことができる。
【００１３】
他の実施形態では、位相ロック・ループ用の利得制御装置が提供される。本装置は、基準信号に対し第１の遅延を与えるための第１の遅延モジュールと、位相ロック・ループ・フィードバック信号に対し前記第１の遅延より大きな第２の遅延を与えるための第２の遅延モジュールとを備える。本装置は、前記遅延された位相ロック・ループ・フィードバック信号のエッジとは異なった時点に出現する、前記遅延された基準信号のエッジの出現回数をカウントするための第１のカウンタと、前記出現回数のカウントを評価し且つ当該評価されたカウントに応答して利得制御出力を供給するための評価論理モジュールとをさらに備える。サイクル・カウンタが予定数のサイクルをカウントした後に、前記出現回数のカウントを評価することができる。本装置は、第３の遅延モジュールと、第２のカウンタとをさらに備える。前記遅延モジュールは、前記基準信号に対し前記位相ロック・ループ・フィードバック信号よりも大きな遅延を提供し、前記第１のカウンタは、前記位相ロック・ループ・フィードバック信号の立ち上がりエッジの遅い出現に関する統計値を取得する。
【００１４】
他の実施形態では、位相ロック・ループ・システムが提供される。本システムは、基準信号及び位相ロック・ループ・フィードバック信号を受け取り、発振器によって使用される増加出力信号及び減少出力信号のうちの１つを供給するための位相周波数検出器と、前記基準信号及び前記位相ロック・ループ・フィードバック信号を受け取り、前記位相ロック・ループ・フィードバック信号及び前記基準信号に関係するデータを取得し、前記データに応答してＰＬＬ内の利得を制御する出力信号を供給するための利得制御モジュールと、前記利得制御モジュールの前記出力を受け取り、前記利得制御モジュールの前記出力信号に基づいて出力を供給するための、調整可能な利得を有するチャージ・ポンプとを備える。本システムは、電流−電圧変換を行うループ・フィルタを介して前記チャージ・ポンプの前記出力を受け取り、前記チャージ・ポンプの前記出力に応答して発振周波数を変更するための発振器をさらに備える。前記利得制御モジュールは、ＰＬＬ内の期間中にジッタの出現回数をカウントすることにより、ジッタに関するデータを取得するためのカウンタを備える。本システムは、第１ＰＬＬステージの入力上に、「ジッタを有する」基準信号を受け取り、第２ＰＬＬステージの出力上に、１．５ギガヘルツ以上の周波数を有し且つ最小のジッタを有する信号を供給することができる。
【発明の効果】
【００１５】
本発明によれば、調整可能な利得機能及び低ジッタを有する、高信頼性の高速ＰＬＬを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】２ステージ位相ロック・ループのブロック図である。
【図２】位相ロック・ループ内にある利得制御モジュールのブロック図である。
【図３】利得制御モジュールの一層詳細な実施形態を示す図である。
【図４】利得制御モジュールによって使用するのに適した遅延モジュールを示す図である。
【図５】τｊｉｔｔｅｒ＋τＤ１ ＜Ｔｒｅｆ 及びτＤ１ ＞τｊｉｔｔｅｒ ＞０である場合（ジッタが早いケース）の、利得制御モジュールのタイミング図である。
【図６】τｊｉｔｔｅｒ＋τＤ２ ＜Ｔｒｅｆ 及び０＜τｊｉｔｔｅｒ ＜τＤ２ である場合（ジッタが遅いケース）の、利得制御の他のタイミング図である。
【図７】τｊｉｔｔｅｒ＋τＤ１＜Ｔｒｅｆ及びτＤ１＜τｊｉｔｔｅｒ である場合の、利得制御モジュールの他のタイミング図である。
【図８】τｊｉｔｔｅｒ＋τＤ２＜Ｔｒｅｆ及びτＤ２＜τｊｉｔｔｅｒ である場合の、利得制御モジュールの他のタイミング図である。
【図９】τｊｉｔｔｅｒ＋τＤ１＞Ｔｒｅｆである場合の、利得制御モジュールの他のタイミング図である。
【図１０】τｊｉｔｔｅｒ＋τＤ２＞Ｔｒｅｆである場合の、利得制御モジュールの他のタイミング図である。
【図１１】位相ロック・ループ内の利得を制御する方法のフローチャートである。
【発明を実施するための形態】
【００１７】
以下、添付の図面を参照して、本発明を明白に理解することができるように、その諸実施形態を詳述する。しかし、本明細書に開示された詳細な事項は、実施形態の可能な変形を制限することを意図するのではなく、請求項によって定義される本発明の精神及び範囲に属する全ての変形、均等物及び代替実施形態をカバーすることを意図するものである。以下の説明は、かかる実施形態を当業者にとって明白にすることを目指している。
【００１８】
以下では、特定の実施形態をハードウェア又はソフトウェアの特定の構成を参照して説明するが、本発明の諸実施形態は、他の同等のハードウェア又はソフトウェア・システムでも有利に実装できることを理解されたい。本発明の諸側面は、磁気的及び光学的に読み取り可能で且つ取り外し可能なディスクを含む、コンピュータ可読媒体上に格納した上で配布したり、インターネット又は無線ネットワークを含む他のネットワークを介して電子的に配布することができる。本発明の諸側面に係るデータ構造及びデータの伝送（無線伝送を含む）も、本発明の範囲に属する。
【００１９】
本発明に従って、位相ロック・ループ（ＰＬＬ）回路で使用するのに適当なループ利得調整システム及び方法が提供される。本システム及び本方法は、ループ・フィルタの漏洩又はチャージ・ポンプのミスマッチのような他のジッタ生成現象によって引き起こされるジッタ生成を測定し、これらのジッタ生成現象を補償するようにＰＬＬのループ利得を調整する。ジッタ生成の測定は、ＰＬＬの位相周波数検出器（ＰＦＤ）の入力における予め定義されたタイミング・インターバル中のクロック・エッジ統計値の評価に基づいて行われる。検出されたジッタ測定値／クロック・エッジ統計値に基づいて、ＰＬＬ内でどの利得制御信号を供給すべきかを決定するために、ルックアップ・テーブルが使用される。
【００２０】
従って、マルチ・ギガヘルツで、低ジッタの、調整可能な利得を有する位相ロック・ループ（ＰＬＬ）が提供される。かかる構成を確立するために、利得制御モジュールは、ＰＬＬのｆＶＣＯ信号の諸特性を取得する。これらの特性は、ｆＶＣＯ 信号に関する異なるタイプのジッタの記録された出現回数及びＰＬＬの位相ロック状態を含む。利得制御モジュールは、取得した諸特性の分析に基づいて、少なくともＰＬＬの一部を制御する。例えば、ＰＬＬ内でループ・フィルタの漏洩のようなジッタ生成現象が出現する場合、これらのジッタ生成現象は、ＰＬＬの位相雑音又はジッタ性能を劣化させることがある。かかる現象が検出される場合、利得制御モジュールは、ＰＬＬ内のチャージ・ポンプの利得を調整することにより、ループ・ダイナミックスに対するこれらのジッタ生成現象の影響を打ち消す。取得したジッタ特性に基づいて、チャージ・ポンプのミスマッチが検出される場合、チャージ・ポンプのミスマッチを修正するように、追加の制御信号がチャージ・ポンプに供給される。
【００２１】
図１は、２ステージＰＬＬ １００を示す。１つの実施形態では、第１ステージ１０２は、第２ステージ１０４に類似する。但し、第２ステージ１０４は、フィード・フォワード位相周波数検出器（ＦＦＰＦＤ）１０６を使用するという点が相違する。また、第２ステージ１０４は、利得制御モジュール１３８を使用して、フィードバック・ループ内のチャージ・ポンプ１２０に対する利得信号を転送及び制御する。ＦＦＰＦＤ１０６及び第２ステージ１０２は、ＰＬＬのフィード・フォワード設計及びＰＬＬの利得制御機能に起因して、通常のＰＦＤ及び通常のＰＬＬよりも１桁程度高い周波数で動作する。さらに、ＰＬＬは、ＦＦＰＦＤ１０６及び利得制御モジュール１３８の機能に起因して、改良されたループ安定性を有する。
【００２２】
第１ステージ１０２は、位相周波数検出器（ＰＦＤ）１０８、チャージ・ポンプ１１０、狭帯域フィルタ１１２、高いＱを有する電圧制御発振器（ＶＣＯ）１１４及び１／Ｎ１分周器１１６を含む。動作中、低周波数の基準信号１３０がＰＦＤ１０８の入力に供給されると、ＰＦＤ １０８は、検出された位相差に基づいて、チャージ・ポンプ１１０を駆動する。チャージ・ポンプ１１０の出力信号は、フィルタ１１２に供給され、そのフィルタされた信号は、ＶＣＯ１１４のクロック周波数出力信号を制御するために使用される。ＶＣＯ １１４の出力信号は、フィードバック・ループ１３４内の１／Ｎ２分周器１１８によっても分周され、その信号がフィードバック・ループ信号としてＰＦＤ１０８に戻される。その結果、第１ステージ１０２は、第２ステージ１０４に対し、正確で且つ頑強な高周波数の基準信号１３６を供給する。ＶＣＯ １１４は、高いＱ値を提供する、小さなインダクタンスを有する高周波数の発振器とすることができる。このようにすると、第１ステージ１０２のループ帯域幅を狭帯域とすることが可能となり、そして第１ステージ１０２がジッタを有する基準信号１３０について「クリーンアップ」機能を実行することが可能となる。第１ステージ１０２の入力側にある基準信号１３０からその出力側にある基準信号１３６へのジッタ伝達特性が、基準信号１３０上に存在する任意のジッタも減少させる、低域フィルタを提供することが分かった。従って、第１ステージ１０２内のループ帯域幅が狭くなるほど、基準信号１３０のジッタを一層良好に抑制することができる。しかし、ＶＣＯ１１４から第１ステージ１０２の出力側にある基準信号１３６へのジッタ伝達特性が考慮される場合、この同じループ・フィルタ構成は、高域フィルタとして作用することがある。従って、ＶＣＯ１１４によって生ぜられ且つ第１ステージ１０２の出力側にある基準信号１３６に与えられるジッタをできるだけ小さくするためには、高いＱを有するＶＣＯ １１４を使用することが望ましい。
【００２３】
第２ステージ１０４は、フィード・フォワード位相周波数検出器（ＦＦＰＦＤ）１０６、利得制御モジュール１３８、チャージ・ポンプ１２０、広帯域フィルタ１２２、ＶＣＯ１２４及び１／Ｎ１分周器１２５を含む。動作中、第１ステージ１０２の出力から高周波数の基準信号１３６がＦＦＰＦＤ １０６の入力に供給されると、ＦＦＰＦＤ １０６は、フィードバック・ループ信号１３２と高周波数の基準信号１３６との間の位相差検出に基づいて、チャージ・ポンプ１２０及び利得制御モジュール１３８を駆動する。利得制御モジュール１３８は、ＦＦＰＦＤ１０６の入力において位相差が検出される場合、ＶＣＯ １２４の発振周波数を修正するであろう。チャージ・ポンプ１２０の出力信号は、フィルタ１２２に供給され、そのフィルタされた信号は、ＶＣＯ１２４の動作周波数を制御する。ＶＣＯ １２４の出力信号は、１／Ｎ１分周器１２５に供給され、そこから同期されたクロック信号出力として供給される。このクロック信号は、１／Ｎ２分周器１２８によって分周され、ＦＦＰＦＤ１０６に対するフィードバック・ループ信号として供給される。その結果、第２ステージ１０４は、種々のタイプの演算回路による使用のために、その出力上に安定した「ジッタのない」高周波数のクロック信号を供給する。
【００２４】
前述のように、１つの実施形態では、第１ステージ１０２内のＰＦＤ１０８は、その入力上に比較的低い周波数の基準信号１３０を受け取る、通常のＰＦＤとすることができる。しかし、第１ステージ１０２は、その出力として、５ギガヘルツを超える周波数の基準信号１３６を生成することができる。第２ステージ１０４内のＦＦＰＦＤ１０６は、第１ステージ１０２からのこの比較的高い周波数の基準信号１３６を受け取り、そのフィードバック・ループ１３２内で比較的高い周波数を使用することができる。というのは、第２ステージ１０４は、ＦＦＰＦＤ１０６に関するフィード・フォワード制御及び利得制御モジュール１３８のフィード・フォワード機能を使用するからである。第２ステージ１０４のＦＦＰＦＤ １０６は、この高い周波数で動作しているときに、第１ステージ１０２からの基準信号１３６とフィードバック・ループ信号１３２との間の位相差をリアル・タイムで検出し、これらの２つの信号間の位相差を表す正確な出力信号を供給することができる。同様に、第２ステージ１０４の利得制御モジュール１３８は、予定の期間にわたってこれらの２つの信号間の位相差を検出し、統計値に基づいて、どの時点でどれだけの利得を第２ステージ１０４の諸コンポーネントに適用しなければならないかを決定することができる。このことは、次の２つの目的が満たされることを保証する。
（ａ）ＰＬＬが位相ロック状態に移行中の過渡状態にある場合は、位相ロックの確立時間を短縮化すること（これは周波数の変動中は重要である）。
（ｂ）ＰＬＬが位相ロック状態にある場合は、小さなループ利得調整を行うことにより、ＰＬＬがループ・フィルタの漏洩及びチャージ・ポンプのミスマッチのようなジッタ生成現象によって影響される程度を小さくすること。
これらの両目的は、位相ロックの確立時間をより短くし且つジッタの生成をより少なくするという点で、ＰＬＬの性能を改良するのを支援する。
【００２５】
従って、動作中、ＦＦＰＦＤ １０６は、第１ステージ１０２によって供給される基準信号１３６とフィードバック・ループ１３２上の分周されたＶＣＯ信号１３２との間の位相差を測定し、ＶＣＯ信号１３２及び基準信号１３６の位相差に相当する期間を有するパルスを供給する。同様に、利得制御モジュール１３８は、ループ性能／安定性を改良し且つループ動作を修正するために、もっと長期的な統計値アプローチを取る。２ステージＰＬＬ１００の入力上にある基準信号１３０は、多くの場合、同じチップ又は集積回路上に２ステージＰＬＬ １００と共存する他の多くのシステムにも分配される、「グローバル」システム・クロック信号である。第１ステージ１０２は、この基準信号１３０に過重な負荷をかけたり、この基準信号１３０を変更しないように、クロック分配ネットワークの相互結合又は配線のインピーダンスと整合させることができる。第１ステージ１０２の低周波数特性は、グローバル・クロック分配ネットワークの伝搬損失を低くすることに役立つ。第１ステージ１０２は、基準信号１３０に負荷をかけずに、しばしば基準信号１３０上に存在するジッタ及び他の雑音を「クリーンアップ」することができる。ＰＬＬの入力ステージの反射散乱パラメータ「Ｓ１１」によって測定される挿入損失、特にクロック分配用配線の伝送散乱パラメータ「Ｓ２１」によって測定される伝搬損失に起因して、特にシステム・クロック信号を比較的長い距離（数ミリメートル又は数センチメートル）を介して分配しなければならない場合は、システム・クロック信号を「低い」周波数の信号として経路指定することが必要となる。高周波数のシステム・クロック信号は、システムの電力消費が著しく高くなるという理由で、これを使用することができない。
【００２６】
前述のように、基準信号１３０は、その低周波数特性に起因する低い挿入損失のために、チップ上で「グローバル」に分配されるシステム・クロック信号とすることができるであろう。しかし、ＶＣＯ１１４及び１２４は、著しく異なる属性を有する。ＶＣＯ １１４は、基準信号１３０に関する「クリーンアップ」機能を実行するために、高いＱを有し、従ってこれを狭帯域発信器とすることができる。これに対し、ＶＣＯ１２４は、低いＱを有し、従ってこれを広帯域発信器とすることができる。ＶＣＯ １２４は、潜在的にＶＣＯ １１４よりも多いジッタを生成する。従って、ＰＬＬの出力信号に対するＶＣＯ１２４のジッタ寄与分を減少させるために、第２ステージ１０４内で広いループ帯域幅を使用することができる。この場合、第２ステージ１０４は、ＶＣＯ １２４からＰＬＬ出力までのジッタ伝達関数に対し、高域フィルタとして作用することになる。このループ帯域幅が広くなるほど、ジッタ伝達特性内の遮断周波数が高くなり、低周波数のＶＣＯジッタの抑制分が増大する。これらの２つの要件、すなわち、潜在的に低コストのシステム・クロック信号又は基準信号源のジッタを抑止するという要件及び広帯域のクロック信号を諸演算回路に供給するという要件のために、２つの位相ロック・ループを縦続接続した２ステージＰＬＬが有用であろう。第２ステージ１０４内でより高速の内部フィードバック・ループを使用する１つの利点は、分周器のジッタ寄与分を著しく減少させることができるということにある。ＰＬＬのジッタ許容値（budget）に対する分周器の寄与分は、ほぼｌｏｇ １０（Ｎ）によって表すことができる。但し、Ｎは、フィードバック・ループ内の分周比であり、ｌｏｇ１０は、対数関数を表す。基準信号の周波数が高いほど、より小さい分周比を使用すると、フィードバック・ループ内の待ち時間を減少させて、フィードバック・ループをより高速にすることができる。また、このより高速のフィードバック・ループは、ジッタを著しく減少させるだけでなく、ＰＬＬが位相ロック状態に非常に接近している場合に生じる不感帯特性を事実上除去することを可能にする。従って、改良された制御が、この改良された高速ＦＦＰＦＤ１０６、利得制御モジュール１３８及び高速フィードバック・ループ１３２によって達成することができる。
【００２７】
第１ステージ１０２は、比較的遅い又は比較的狭いループ帯域幅を使用して、低周波数の基準信号１３０をフィルタする。第１ステージ１０２の帯域幅は、数キロヘルツの程度とすることができる。第２ステージ１０４は、比較的広いループ帯域幅及び第１ステージ１０２の出力によって供給される比較的高い周波数の基準信号１３６を使用することにより、ＶＣＯジッタを減少させることができる。第２ステージ１０４のループ帯域幅は、１／１０メガヘルツの整数倍からＰＬＬの出力周波数の１／１０にまで及ぶことがある。分かっていることは、第２ステージ１０４のループ帯域幅をＰＬＬの出力周波数の１／１０とする場合、第２ステージ１０４がシステム安定性を維持するということである。本発明に従って、ＰＬＬの出力がシリアル・データをクロックするために使用される場合、必要とされるデータ・レートに依存して、フィードバック・ループ１３２を２ギガヘルツ以上の周波数で動作させることができよう。
【００２８】
殆ど全てのフィードバック・ループのように、フィードバック・ループ１３２の帯域幅は、第２ステージ１０４の安定性によって制限される。本発明では、その入力の基準信号１３０に関する第１ステージ１０２の安定性は、一般に、問題とならない。なぜなら、第１ステージ１０２のフィードバック・ループ１３４は、比較的低い周波数及び比較的狭い帯域幅を有するからである。しかし、第２ステージ１０４は、遙かに高い周波数及び遙かに広い帯域幅を有する。伝統的なＰＬＬの理論は、ＰＬＬステージの安定な動作を保証するためには、ＰＬＬのループ帯域幅が基準信号１３０又は１３６の１０分の１より小さくなければならないことを指示する。もし、各ステージ（例えば、ＰＦＤ）によって提供される利得が高くなりすぎれば、これは、ＰＬＬ内に重大な不安定性を引き起こすことになろう。ＦＦＰＦＤ１０６の１つの特徴は、ＦＦＰＦＤ １０６が通常のＰＦＤよりも２倍程度高い利得を有するということである。この高い利得は、ＰＬＬが位相ロックすることを試みている場合に、過渡的な位相ロック状態を速やかに確立するのに有益である。しかし、ＰＬＬが位相ロック状態にある場合は、位相マージンを大きくし、従ってＰＬＬの安定性を増加させるためには、より低い利得が望ましい。言い換えれば、位相ロック状態中の低いループ利得は、ＰＬＬがループ・フィルタの漏洩又はチャージ・ポンプのミスマッチのようなジッタ生成現象によって影響される程度を小さくする。以下で詳述する利得制御モジュール１３８は、ＰＬＬの現在の位相ロック状態に依存して、全体的なループ利得の調整を行うことができる。
【００２９】
図２は、位相ロック・ループ（ＰＬＬ）のフィード・フォワード・パスの一部２００を示す。この部分２００は、位相周波数検出器（ＰＦＤ）２０２、チャージ・ポンプ２０４及び破線ボックス２１６内の利得制御モジュールを含む。利得制御モジュール２１６は、遅延モジュール２０６、比較モジュール２０８、利得分析モジュール２１０及び電流調整モジュール２１２から成る。チャージ・ポンプ２０４の出力は、ループ・フィルタ（図示せず）を介して、ＰＬＬの電圧制御発振器（ＶＣＯ）２１４を制御する。
【００３０】
遅延モジュール２０６及び比較モジュール２０８は、ジッタ・データを取得し、このジッタ・データを利得分析モジュール２１０に供給する。利得分析モジュール２１０は、ジッタ・データを格納し、このジッタ・データに基づくジッタ分析結果を電流調整モジュール２１２に供給する。電流調整モジュール２１２内のルックアップ・テーブルは、取得データに基づいて制御構成を調整するために使用することができる。利得制御モジュール２１６は、ＰＬＬの位相ロック状態の関数として、又はフィードバック・ループ信号に関するジッタ統計値の関数として、ＰＬＬの全体的なループ利得を適応的に調整することができる。ＰＬＬが位相ロックされていない期間中、及びＰＬＬが位相ロック状態に移行している期間中、利得制御モジュール２１６は、過渡的なロッキング・プロセスを高速化するために高いループ利得を提供する。一旦、ＰＬＬが位相ロックされると、利得制御モジュール２１６は、定常状態の安定性を向上させるためにループ利得を自動的に減少させる。ループ利得を減少させると、ＰＬＬが位相ロック状態を確立した後に生じることがある、ループ・フィルタの漏洩のようなジッタ生成現象によってＰＬＬが影響される程度を小さくすることができる。さらに、利得制御モジュール２１６は、チャージ・ポンプの可能なミスマッチ（すなわち、電流源又は比較器内のＰＭＯＳ及びＮＭＯＳ電界効果トランジスタのミスマッチ）を修正することができる。
【００３１】
図３は、ＰＬＬの一部３００の一層詳細なブロック図である。この部分３００は、位相周波数検出器（ＰＦＤ）３５０、利得制御モジュール３０２、及びチャージ・ポンプ３６２のような発振器コントローラを含む。電圧制御発振器（ＶＣＯ）は、発振周波数を変更するために使用される、可変インピーダンス／リアクタンス・モジュール、可変誘導器、トランジスタ、電流−電圧変換モジュール、諸コンポーネントの任意の組み合わせを含む、多くの形式を取ることができる。利得制御モジュール３０２は、遅延モジュール３０８、３１０、３１２、サンプリング・ラッチ３１４、３１６、ＡＮＤゲート３１８、３２０、３２２、位相ロック検出器３８２、カウンタ３２４、３２６、３２８、並びに評価論理モジュール３３０を含む。利得制御モジュール３０２は、位相ロック、ループ・フィルタの漏洩及びチャージ・ポンプのミスマッチを検出し、これらの検出結果に基づいて、全体的なループ利得を調整するか又は可変の利得信号をチャージ・ポンプ３６２に供給することにより、前述のジッタ生成現象に対処することができる。
【００３２】
動作中、遅延モジュール３１０の入力にｆＶＣＯ信号３０４（ＶＣＯ信号）が供給される。遅延モジュール３１０は、ｆＶＣＯ 信号３０４を可変の遅延τβだけ遅延させ、その遅延された信号ｆＶＣＯ．Ｄ を、サンプリング・ラッチ３１４及び３１６のＤ入力に供給する。ｆｒｅｆ信号３０６（基準信号）は、第１の信号パスＩ１及び第２の信号パスＩ３に分割される。第１の信号パスＩ１内の遅延モジュール３０８は、ｆｒｅｆ 信号３０６をτα２ だけ遅延させ、第２の信号パスＩ３内の遅延モジュール３１２は、ｆｒｅｆ信号３０６をτα１ だけ遅延させる。可変の遅延モジュール３０８（Ｉ１）及び３１２（Ｉ３）の出力信号は、ｆｒｅｆ，Ｄ２及びｆｒｅｆ，Ｄ１ とそれぞれ称する。
【００３３】
利得制御モジュール３０２は、ｆｒｅｆ信号３０６及びｆＶＣＯ 信号３０４のエッジのタイミングを評価することにより、ＰＬＬ上のジッタ・パラメータを決定することができる。一般に、遅延τα１、τα２及びτβ の実際の遅延値は、ジッタの測定には重要な影響を有さないであろう。遅延モジュール３０８、３１０及び３１２は、制御線を介して、評価論理モジュール３３０によって制御される。遅延モジュール３０８、３１０及び３１２が与える遅延は、τβ とτα１との間に遅延差（τβ−τα１）を与え、τβ とτα２との間に遅延差（τβ−τα２）を与える。評価論理モジュール３３０によって内部的に処理されるルーチンに従って、これらの遅延又は遅延差を連続的に変更するか、又は離散的な遅延ステップで変更することができる。
【００３４】
１つの実施形態では、遅延τβ は一定であり、遅延τα１及びτα２ は、τβに関して変更することができる。遅延τα１ 及びτα２ は、ゼロと基準信号の周期の半分Ｔｒｅｆ／２との範囲で変更することができる。また、１つの実施形態では、τα２ ＞τβ ＞τα１ である。すなわち、遅延モジュール３１２が最小の遅延インターバルを与え、遅延モジュール３１０が中間の遅延インターバルを与え、遅延モジュール３０８が最大の遅延インターバルを与える。さらに、サンプリング・ラッチ３１６に供給される信号に関する遅延差をτＤ１ ＝ |τβ−τα１ | として定義することができ、サンプリング・ラッチ３１４に供給される信号に関する遅延差をτＤ２ ＝ |τβ−τα２ | として定義することができる。また、これらの遅延差がτβ に関し対称となるように、これらの遅延を構成することができる（すなわち、τＤ１＝τＤ２ ）。
【００３５】
遅延モジュール３１０の出力であるｆＶＣＯ，Ｄ信号は、これを分割して２つのサンプリング・ラッチ３１４及び３１６のＤ入力に供給される。遅延モジュール３１２の出力であるｆｒｅｆ，Ｄ１ 信号は、サンプリング・ラッチ３１６のクロック入力に供給され、遅延モジュール３０８の出力であるｆｒｅｆ，Ｄ２信号は、サンプリング・ラッチ３１４のクロック入力に供給される。遅延差τＤ１ 及びτＤ２ は、これらの遅延時間に基づいて、サンプリング・ラッチ３１４及び３１６によって取得される。
【００３６】
ＰＬＬが位相ロック状態にあり、すなわちｆｒｅｆ信号３０６の立ち上がり及び立ち下がりエッジがｆＶＣＯ 信号３０４の立ち上がり及び立ち下がりエッジと同期している場合、ジッタが全く存在しないか又はごく僅か存在することを仮定すると、遅延モジュール３０８、３１０及び３１２の異なる設定が作成する遅延差τＤ１及びτＤ２ は、ｆＶＣＯ，Ｄ 信号が、その名目上の立ち上がりエッジに先立って、サンプリング・ラッチ３１６によってサンプリングされることを可能にし、またｆＶＣＯ，Ｄ信号が、その名目上の立ち上がりエッジの後に、サンプリング・ラッチ３１４によってサンプリングされることを可能にする。前述のように、ｆＶＣＯ，Ｄ信号を生成する遅延モジュール３１０の遅延時間は、遅延モジュール３１２の遅延時間よりも大きく且つ遅延モジュール３０８の遅延時間よりも小さいから、遅延モジュール３０８及び３１２の出力は、２進信号（１又は０）をクロック入力するために使用され，その結果、ｆＶＣＯ信号３０４の遷移がｆｒｅｆ 信号３０６の遷移に関して時間的に出現する場所を指示することができる。
【００３７】
遅延モジュール３０８及び３１２の出力であるｆｒｅｆ，Ｄ１信号及びｆｒｅｆ，Ｄ２ 信号によって指定された諸サンプリング点又は諸サンプリング時間は、τβの周りのタイミング・インターバルτＤ１＋τＤ２ を定義する。このタイミング・インターバルでは、ｆＶＣＯ，Ｄ信号の立ち上がりエッジが出現し得るが、諸サンプル値は、許容不能なジッタのケースを指示しないことがある。言い換えれば、調整可能な遅延サンプリング・クロック信号としてのｆｒｅｆ，Ｄ１信号及びｆｒｅｆ，Ｄ２ 信号は、ｆＶＣＯ 信号の最大許容ピークピーク・ジッタが出現し得る、タイミング・インターバルを定義する。かかる出現は、このインターバル中に許容不能なジッタとして利得制御モジュール３０２によって記録されないであろう。ＰＬＬの動作に基づいて、このピークピーク・ジッタのタイミング・インターバルのサイズは、利得制御モジュール３０２の制御下でτα２及びτα１ を作成する、遅延モジュール３０８及び３１２によって変更することができる。
【００３８】
ｓＤ２ 及びｓＤ１とそれぞれ称するサンプリング・ラッチ３１４及び３１６の出力は、ＡＮＤゲート３１８に供給される。サンプリング・ラッチ３１４の出力であるｓＤ２信号は、ＡＮＤゲート３１８の入力で反転される。一般に、ＡＮＤゲート３１８、３２０、３２２、カウンタ３２４、３２６、３２８、並びに評価論理モジュール３３０は、ｓＤ１信号及びｓＤ２ 信号を処理して、ｆＶＣＯ 信号３０４に関するジッタ統計値を導出する。その後、このジッタ統計値を使用することにより、図１を参照して説明したＰＬＬのループ利得を調整することができる。
【００３９】
本発明に従って、特定の現象を指示する特定の統計値範囲の検出に基づき、ＰＬＬのループ利得を増加又は減少させるか、或いはＰＬＬの他のコンポーネントに転送することができる。例えば、ＰＦＤ３５０は、利得を提供する回路を有し、ＰＬＬが位相ロックされていない場合は、ＰＦＤ ３５０が高い利得を提供し、ＰＬＬが位相ロックされている場合は、ＰＦＤ ３５０の利得の一部を、利得制御モジュール３０２を介して、チャージ・ポンプ３６２に転送することができる。代替的に、前述のように、ＰＬＬが位相ロック状態に移行中の過渡状態にある場合は、位相ロックを速やかに確立することができるように、利得制御モジュール３０２及びチャージ・ポンプ３６２によって提供される利得を高くすることができるのに対し、一旦位相ロックが確立された後の定常状態の動作中には、ＰＬＬの出力上のジッタを減少させるために、利得制御モジュール３０２は、チャージ・ポンプ３６２によって提供される利得を減少させることができる。例えば、極端なジッタの存在下では、チャージ・ポンプ３６２の利得及び全体的なループ利得を最小値にセットすることができる。しかし、かかる最小値は、開始時又はＰＬＬによって位相ロックが失われる場合は、許容不能であろう。
【００４０】
従って、評価論理モジュール３３０は、ＰＬＬ内の位相ロックの検出に基づいて、チャージ・ポンプ３６２を制御することができる。１つの実施形態では、位相ロック検出器３８２は、ＰＦＤ３５０の入力であるｆＶＣＯ 信号３０４及びｆｒｅｆ 信号３０６の位相差を分析することにより、これらの信号３０４及び３０６の位相が整列しているか否か、すなわちＰＬＬが位相ロック状態にあるか否かを決定することができる。他の実施形態では、位相ロック検出器３８２は、ＸＯＲゲート３５２の出力パルス幅をモニタすることにより、ＰＬＬの位相ロック状態を決定することができる。位相ロック状態では、ＸＯＲゲート３５２の出力は、定常状態にあるか、又は何度もトグルしないであろう。当業者には明らかなように、ＰＬＬが位相ロック状態にあること、又は位相ロック状態にないことを決定するために、多数の種々の構成を使用することができる。これらの種々の構成は、本発明の範囲から逸脱するものではない。
【００４１】
図１のＰＬＬでは、ループ利得は、フィードバック・ループ内にある任意のステージ又はコンポーネントに取り込み又は転送することができる。本発明に従って、ＰＬＬの全体的なループ利得を調整するための場所として、チャージ・ポンプ３６２が選択された。というのは、ＶＣＯ内で利得を直接的に調整するか又はＰＦＤ３５０内で利得を調整する場合と比較すると、チャージ・ポンプ３６２において利得を追加する方がＰＬＬを一層良好に制御できることが分かったからである。全体的なループ利得に対するチャージ・ポンプ３６２の利得の影響は、次のＰＬＬの閉ループ伝達関数によって表される。
【数１】
2010509818.tif 000003
【００４２】
利得制御モジュール３０２は、一方の入力信号（ｆｒｅｆ３０６又はｆＶＣＯ ３０４）が他方の入力信号より進んでいるか又は遅れているかという情報を供給する、ＰＦＤ ３５０からの信号を使用する。ＰＦＤ３５０は、排他的論理和（ＸＯＲ）ゲート３５２として実装される位相差センサと、Ｄフリップフロップ３５４として実装される進み−遅れセンサと、遅延モジュール３５６と、２つのＡＮＤゲート３５８及び３６０として実装されるステアリング論理とを含む。
【００４３】
動作中、ＸＯＲゲート３５２は、ｆｒｅｆ信号３０６とＶＣＯ信号ｆＶＣＯ ３０４との間の位相差を測定し、その出力上に位相差期間信号を供給して、ｆｒｅｆ 信号３０６の立ち上がりエッジがｆＶＣＯ信号３０４の立ち上がりエッジより進んでいるか又は遅れているかを指示する。Ｄフリップフロップ３５４は、２つの出力信号を有する。一方の出力信号Ｑは、ｆｒｅｆ信号３０６がｆＶＣＯ 信号３０４より遅れている場合に論理ハイとなり、他方の出力信号Ｑｂは、ｆｒｅｆ 信号３０６がｆＶＣＯ信号３０４より進んでいる場合に論理ハイとなる。ｆｒｅｆ 信号３０６及びｆＶＣＯ 信号３０４が異なる論理レベルを有するか又は異なる状態にある場合、ＸＯＲゲート３５２は、論理ハイ出力を生成する。この論理ハイ出力は、ｆｒｅｆ信号３０６とｆＶＣＯ 信号３０４との間に位相差が存在する期間を指示する。Ｄフリップフロップ３５４は、ｆＶＣＯ 信号３０４の立ち上がりエッジがｆｒｅｆ信号３０６の立ち上がりエッジより進んでいるか又は遅れているかを決定する。従って、Ｄフリップフロップ３５４は、ｆｒｅｆ 信号３０６がｆＶＣＯ信号３０４より遅れている場合は、Ｑ出力上に論理ハイ出力を生成し、ｆＶＣＯ 信号３０４がｆｒｅｆ 信号３０６より遅れている場合は、Ｑｂ出力上に論理ハイ出力を生成する。Ｄフリップフロップ３５４のこれらの出力は、ＡＮＤゲート３２０及び３２２を駆動するために使用することができる。
【００４４】
Ｄフリップフロップ３５４のＱ出力が論理ハイである場合、Ｄフリップフロップ３５４のＱｂ出力は論理ローであり、その逆も同様である。従って、ＸＯＲゲート３５２の出力は、ｆｒｅｆ信号３０６とｆＶＣＯ 信号３０４との間に位相差が存在する期間を表すパルスを供給する。一方、Ｄフリップフロップ３５４は、ｆＶＣＯ信号３０４がｆｒｅｆ 信号３０６より進んでいる場合は、第１の出力上に利得制御モジュール３０２への第１のステアリング信号を供給し、ｆＶＣＯ信号３０４がｆｒｅｆ 信号３０６より遅れている場合は、第２の出力上に利得制御モジュール３０２への第２のステアリング信号を供給する。
【００４５】
従って、ＡＮＤゲート３２０の出力は、ｆｒｅｆ信号３０６がｆＶＣＯ 信号３０４より遅れている場合に、一のカウントを早いカウンタ（Ｃα，ｅａｒｌｙ）３２４に導く。というのは、この場合は、ｆＶＣＯ 信号３０４の立ち上がりエッジが、ｆｒｅｆ 信号３０６の立ち上がりエッジよりも早く出現するからである。これに対し、ＡＮＤゲート３２２の出力は、ｆｒｅｆ信号３０６がｆＶＣＯ 信号３０４より進んでいる場合に、一のカウントを遅いカウンタ（Ｃα，ｌａｔｅ ）３２６に導く。というのは、この場合は、ｆＶＣＯ信号３０４の立ち上がりエッジが、ｆｒｅｆ 信号３０６の立ち上がりエッジよりも遅く出現するからである。ＡＮＤゲート３５８及び３６０の出力は、進み又は遅れ信号の大きさ指標をチャージ・ポンプ３６２に供給することにより、チャージ・ポンプ３６２が供給する電流を増大又は減少すべきかを指示する。その結果、位相ロック状態を確立するように、ｆＶＣＯ信号３０４（ＶＣＯ信号）の周波数が増加又は減少されることになる。
【００４６】
前述のように、Ｄフリップフロップ３５４の出力Ｑ及びＱｂは、サンプリング・ラッチ３１４、３１６、並びにＡＮＤゲート３１８によって取得されたジッタ指示信号が、早く出現するｆＶＣＯ信号３０４の立ち上がりエッジに関係する場合は、ＡＮＤゲート３２０を通して、当該ジッタ指示信号を早いカウンタ３２４に導き、前記ジッタ指示信号が、遅く出現するｆＶＣＯ信号３０４の立ち上がりエッジに関係する場合は、ＡＮＤゲート３２２を通して、当該ジッタ指示信号を遅いカウンタ３２６に導くことを可能にする。もし、Ｑ＝１及びＱｂ＝０であれば、早いカウンタ３２４のＤ入力に接続されたＡＮＤゲート３２０の出力が論理ハイとなり、ＡＮＤゲート３２２の出力が論理ゼロとなる。一方、Ｑ＝０及びＱｂ＝１であれば、遅いカウンタ３２６に接続されたＡＮＤゲート３２２の出力が論理ハイとなり、ＡＮＤゲート３２０の出力が論理ゼロとなるであろう。早いカウンタ３２４及び遅いカウンタ３２６は、ｆｒｅｆ信号３０６の立ち下がりエッジでクロックされる。ｆｒｅｆ 信号３０６の立ち下がりエッジは、サンプリング・ラッチ３１４及び３１６の遅延に対応して、早いカウンタ３２４及び遅いカウンタ３２６の入力における正確なセットアップ時間を保証するために使用することができる。
【００４７】
早いカウンタ３２４は、「早い」インターバル０＜τｊｉｔｔｅｒ＜τＤ１の間に、ｆＶＣＯ 信号３０４の立ち上がりエッジの出現回数をカウントする。これに対し、遅いカウンタ３２６は、「遅い」インターバル０＜τｊｉｔｔｅｒ＜τＤ２の間に、ｆＶＣＯ 信号３０４の立ち上がりエッジの出現回数をカウントする。サイクル・カウンタ（Ｃβ ）３２８は、ｆｒｅｆ 信号３０６の各立ち上がりエッジでインクリメントすることができる。早いカウンタ３２４のカウント値ＶａｌＣα，ｅａｒｌｙ、遅いカウンタ３２６のカウント値ＶａｌＣα，ｌａｔｅ及びサイクル・カウンタ３２８のカウント値ＶａｌＣβ は、Ｍビット幅のバスを介して評価論理モジュール３３０に供給され、そこで前記カウント値ＶａｌＣα，ｅａｒｌｙ 及びＶａｌＣα，ｌａｔｅに基づいてチャージ・ポンプ３６２の利得設定が制御される。
【００４８】
利得制御モジュール３０２によって使用可能な真理値表は、以下の表１に示す通りである。一般に、表１は、異なる遅延設定に基づいたカウンタの更新を示す。表１に示すように、諸入力、並びにＤフリップフロップ３５４及びＡＮＤゲート３１８の対応する出力に応答して、早いカウンタ３２４及び遅いカウンタ３２６をインクリメントすることにより、ＰＬＬシステム内のジッタに関する統計値を取得することができる。
【表１】
2010509818.tif 000004
【００４９】
以下の表２及び表３は、ジッタ統計値に基づいてＰＬＬ内の利得を制御する方法の１つの例であるに過ぎない。表２及び表３に示した例では、評価論理モジュール３３０による評価をトリガするサイクルの数は、２７＝１２８サイクル（以下「ＶａｌＣβ，ｍａｘ 」と称する）に設定されている。しかし、このカウントを変更することにより、取得したジッタ統計値の精度を最大化することと、ジッタ統計値に基づく制御修正の応答時間とをバランスさせることができる（すなわち、サンプル時間が大きくなると、正確なジッタ・データが取得されるのに対し、応答時間が許容不能ほど遅くなる）。言い換えれば、より大きなサンプルは、信頼性がより高い統計値を取得することを可能にするが、制御応答時間を遅くするであろう。
【００５０】
前述のように、サイクル・カウンタ３２８によって決定されるサイクル・カウントＶａｌＣβ が予定数に達した場合、評価論理モジュール３３０は、早いカウンタ３２４及び遅いカウンタ３２６からカウント値ＶａｌＣα，ｅａｒｌｙ 及びＶａｌＣα，ｌａｔｅを検索する。フィードバック・ループ信号に関するジッタ統計値を提供するために多数の方法で使用することができる、これらのカウント値に応答して、評価論理モジュール３３０は、チャージ・ポンプ３６２を制御する。他の実施形態では、予定期間の動作の後、（サイクル・カウンタ３２８に類似する）タイマは、活性化信号を評価論理モジュール３３０に送り、そして評価論理モジュール３３０は、前記カウント値ＶａｌＣα，ｅａｒｌｙ 及びＶａｌＣα，ｌａｔｅを評価することにより、ジッタ統計値を取得することができる。
【００５１】
前述のように、サイクル・カウンタ３２８が使用され且つそのカウント値ＶａｌＣβ が予定の値ＶａｌＣβ，ｍａｘ に達した場合、評価論理モジュール３３０は、早いカウンタ３２４及び遅いカウンタ３２６によって供給されるカウント値を評価する。これらのカウント値を評価した後、チャージ・ポンプ３６２を調整するために、以下の表２及び表３に示す情報を使用して利得設定の調整又は対応する更新を行うことができる。かかる調整の後に、全てのカウンタ３２４、３２６及び３２８がゼロにリセットされると、本プロセスは、新しいカウント／評価セッションを開始することができる。
【００５２】
表２及び表３のルックアップ・テーブルは、チャージ・ポンプ３６２内の電流源３７０、３７２、３７４、３７６、３７８及び３８０（３７０〜３８０）のうち、幾つの電流源又はどの電流源をオン又はオフに切り替えるかを規定し、従ってこれを使用することにより、ループ利得の適切な調整を提供することができる。表２では、Ｉｘｐ／ｎという表記は、Ｉｘｐ 及びＩｘｎ を意味する。これらの記号Ｉｘｐ 及びＩｘｎは、チャージ・ポンプ３６２内の電流源３７０〜３８０の表記に対応する（図３を参照）。前述のように、表２及び表３は、利得及び電流源の制御方法を例示するに過ぎないから、テーブル・データの任意の変形は、本発明の範囲から逸脱するものではない。さらに、評価論理モジュール３３０からの出力として、電流源用のデジタル制御信号に代えて可変の電圧レベル出力を供給することができるから、かかる実施形態も、本発明の範囲から逸脱するものではない。以下の表２及び表３は、チャージ・ポンプ３６２の利得設定を調整するために評価論理３２０によって使用することができる、２つの可能な実施形態又はルーチンを例示する。１つの実施形態では、カウンタ３２４、３２６及び３２８は、必要とされるカウント値を供給するために７ビット幅のカウンタである。
【表２】
2010509818.tif 000005
【００５３】
表２では、電流源３７０〜３８０を活性化することにより、チャージ・ポンプ３６２の利得を調整するために、前記カウント値ＶａｌＣα，ｅａｒｌｙ 及びＶａｌＣα，ｌａｔｅの和が評価される。この和が値ＶａｌＣβ，ｍａｘ（評価をトリガするサイクルの数で、ここでは２７＝１２８とする）に接近するほど、ｆＶＣＯ 信号３０４上で検出されるジッタが少なくなり、チャージ・ポンプ３６２を調整する必要も少なくなる。また、適切な遅延（τＤ１ 及びτＤ２）を使用すると、前記カウント値ＶａｌＣα，ｅａｒｌｙ 及びＶａｌＣα，ｌａｔｅの和が値ＶａｌＣβ，ｍａｘ に接近するほど、潜在的なループ・フィルタの漏洩によって作成されているジッタが少なくなることが分かった。しかし、前記カウント値ＶａｌＣα，ｅａｒｌｙ 及びＶａｌＣα，ｌａｔｅの和は、一般に遅延τＤ１ 及びτＤ２のサイズに依存するから、改良された動作については、これらの遅延を調整することができる。τα１ 及びτα２ がτβに接近するほど、又はτＤ１ 及びτＤ２がτβ に接近するほど、ピークピーク・ジッタ検出インターバルが小さくなり、そしてｆＶＣＯ 信号３０４上のジッタを有するエッジがこのインターバルの外部で出現することが多くなり、従って検出されなくなる。従って、より小さなサンプリング遅延（τα１及びτα２ ）を使用すると、早い出現回数及び遅い出現回数（ＶａｌＣα，ｅａｒｌｙ＋ＶａｌＣα，ｌａｔｅ ）のより小さな値を期待することができる。
【００５４】
一般に、サンプリング遅延がより大きくなると、ジッタ・カウントがより大きくなるであろう。表２に示すように、前記カウント値の和ＶａｌＣα，ｅａｒｌｙ ＋ＶａｌＣα，ｌａｔｅ の値がより小さくなると、チャージ・ポンプ３６２内のより多くの電流源が活性化され、その結果、全体的なループ利得を増加させる。これに対し、前記カウント値の和ＶａｌＣα，ｅａｒｌｙ ＋ＶａｌＣα，ｌａｔｅ の値がより大きくなると、チャージ・ポンプ３６２内のより少ない電流源が活性化され、又はより多くの電流源が非活性化され、その結果、全体的なループ利得を減少させる。表３は、洗練化されたループ利得の他の調整方法を開示し、そこでは前記カウント値ＶａｌＣα，ｅａｒｌｙ 及びＶａｌＣα，ｌａｔｅの間の差に基づいてループ利得の調整が行われる。前記カウント値ＶａｌＣα，ｅａｒｌｙ 及びＶａｌＣα，ｌａｔｅ の間の差は、チャージ・ポンプ３６２のミスマッチを指示し、この決定に基づいて、ループ利得調整を洗練化することができる。
【表３】
2010509818.tif 000006
【００５５】
表３は、カウント差が存在する場合、ｆＶＣＯ信号３０４のエッジ統計値内に潜在的な「早い」又は「遅い」オーバハングが存在することを例示する。かかるカウントは、ＰＬＬ内の潜在的なチャージ・ポンプのミスマッチの指示となり得ることが分かった。このミスマッチ現象は、個々の電流モジュール（３７０〜３７４）によって供給される電流が対応する電流シンク（３７６〜３８０）によって供給される電流とマッチしないというものであって、しばしば制御不能な製造上の公差及びばらつきのために生じる。一般にＮ／Ｐミスマッチと称するこの現象が生じるのは、Ｎ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置及びＰ型ＭＯＳＦＥＴが、異なるプロセスによって同じウェーハ上に製造される場合である。表３に例示するように、カウント差は、チャージ・ポンプ３６２内の追加の電流源／シンクを非対称的にオン／オフに切り替えることにより、チャージ・ポンプ３６２内でマッチングを確立するために使用することができる。例えば、１つの実施形態では、前記カウント値の和ＶａｌＣα，ｅａｒｌｙ ＋ＶａｌＣα，ｌａｔｅ の値が「４９・・・７２」の範囲内にあり、そして前記カウント値の差ＶａｌＣα，ｅａｒｌｙ −ＶａｌＣα，ｌａｔｅ の値が−４及び−１の間にあれば、３つの追加のｎ型電流源がオンに切り替えられるが、２つの追加のｐ型電流源だけがオンに切り替えられ，その結果、バイアス電流が一致することになる。
【００５６】
一般に、サンプリング・クロックは、チャージ・ポンプ３６３のミスマッチによって生ぜられるｆＶＣＯ信号３０４の最大許容ピークピーク・ジッタのインターバルを定義する。そうすると、ｆＶＣＯ，Ｄ 信号の立ち上がりエッジが、指定された最大ピークピーク・ジッタ・インターバル内で出現するか否かを決定することができる。負のカウント差は、チャージ・ポンプ３６２の潜在的なミスマッチを指示する。その場合、電流モジュール３７０〜３８０と総称する、電流源３７０〜３７４（ｐ型）及び電流シンク３７６〜３８０（ｎ型）を選択的に活性化することによって、マッチングを確立することができる。当業者には明らかなように、ｆＶＣＯ信号３０４上のジッタは、遅延τα１ 及びτα２ に関する種々の時点で生じ得る。
【００５７】
図４は、図３の遅延モジュール３１２の実施形態を例示する。図３の遅延モジュール３０８及び３１０も、図４の遅延モジュール３１２の実施形態と同様に実装することができる。各遅延モジュールは、複数のインバータ・ステージを縦続接続して実装され、適切に制御される場合、その出力上にその入力信号の可変の遅延を与えることができる。可変の容量性負荷３３６及び３３８を有するインバータ３３２及び３３４は、遅延モジュールを実装するための１つの方法を例示する。図４には、２つのステージ又は２つのインバータだけが示されているが、システムに対し所望の遅延を与えるために、各々が種々の遅延時間を有する任意の数のインバータを使用することができる。１つの実施形態では、容量性負荷３３６及び３３８は、評価論理モジュール３３０から線３４０を介して供給される制御ワードＷｃｔｒｌによってデジタル的に調整することができる。
【００５８】
図５〜図１０は、ジッタが生じる場合の時間関係に基づいて、少なくとも幾つかの可能なタイミングの組み合わせ及び各カウンタに供給される論理値出力を示す。
【００５９】
図５は、ジッタの量が０＜τｊｉｔｔｅｒ ＜τＤ１ によって制限されるケース（４０２）を示す。図６は、ジッタの量が０＜τｊｉｔｔｅｒ ＜τＤ２ によって制限されるケース（５０２）を示す。図７は、τｊｉｔｔｅｒ ＞τＤ１ であるケース（６０２）を示す。図８は、τｊｉｔｔｅｒ ＞τＤ２ であるケース（７０２）を示す。図９は、τｊｉｔｔｅｒ ＋τＤ１ ＞Ｔｒｅｆであるケース（８０２）を示す。図１０は、τｊｉｔｔｅｒ ＋τＤ２ ＜Ｔｒｅｆ であるケース（９０２）を示す。さらに、図５〜図８は、τｊｉｔｔｅｒ ＋τＤ１ ／τＤ２ ＜Ｔｒｅｆ である場合の異なる信号パターンを示し、図９及び図１０は、τｊｉｔｔｅｒ ＋τＤ１ ／τＤ２ ＞Ｔｒｅｆ である場合の異なる信号パターンを示す。図５〜図１０には、ｆｒｅｆ信号３０６とｆＶＣＯ 信号３０４との間の重要なタイミング・パターンが示されている。すなわち、図５〜図１０では、ジッタのタイミング（４０２、５０２、６０２、７０２、８０２及び９０２）の直下に、ｆＶＣＯ信号３０４に関するｆｒｅｆ 信号３０６のタイミング関係が示されている。図５及び図６（０＜τｊｉｔｔｅｒ＜τＤ１ 及び０＜τｊｉｔｔｅｒ＜τＤ２ ）では、サンプリング・ラッチによってサンプルｓＤ１ ＝０及びｓＤ２＝１が取得される。
【００６０】
０＜τｊｉｔｔｅｒ ＜τＤ１ （早いケース）及び０＜τｊｉｔｔｅｒ ＜τＤ２ （遅いケース）を識別するために、ＰＦＤを構成するＤフリップフロップの出力信号Ｑ及びＱｂは、利得制御モジュールのステアリング論理（ＡＮＤゲート）に供給される。早いケース（０＜τｊｉｔｔｅｒ ＜τＤ１ ）は、Ｑ＝１及びＱｂ＝０のＰＦＤ出力信号を供給し、遅いケース（０＜τｊｉｔｔｅｒ ＜τＤ２ ）は、Ｑ＝０及びＱｂ＝１のＰＦＤ出力信号を供給する。図３を参照して説明したように、サンプリング・ラッチの出力ｓＤ１及びｓＤ２ は、２入力ＡＮＤゲート３１８（Ｉ６）に供給され、その出力は、サンプリング・ラッチからのカウントを早いカウンタ又は遅いカウンタに導く、２つのＡＮＤゲート３２０及び３２２（Ｉ８、Ｉ９）に供給される。
【００６１】
図５及び図６に示すケース（０＜τｊｉｔｔｅｒ ＜τＤ１，２ であり且つτｊｉｔｔｅｒ ＋τＤ１，２ ＜Ｔｒｅｆ）については、ＡＮＤゲート３１８（Ｉ６）の出力は、常に論理ハイである。前述の分析は、τｊｉｔｔｅｒ＜τＤ１／２ 及びτｊｉｔｔｅｒ＋τＤ１，２ ＜Ｔｒｅｆ であることを仮定している。しかし、ｆＶＣＯ信号３０４上にτｊｉｔｔｅｒ の高い値が存在すれば、この仮定は妥当でないことがある。また、前記条件τｊｉｔｔｅｒ ＋τＤ１，２ ＜Ｔｒｅｆは、τＤ１／２ の高い値によって成立しないことがある点に留意されたい。当業者には明らかなように、ループ利得制御モジュール３０２の１つの機能は、ＰＬＬの位相ロック状態の間に、潜在的なループ・フィルタの漏洩又はチャージ・ポンプのミスマッチを自動的にモニタし且つこれを修正することである。前述のように、論理モジュールは、ジッタ・データの結果に基づき、τＤ１／２ を設定することができる。当業者には明らかなように、τＤ１／２は、Ｔｒｅｆ に近い大きさを有するように設定すべきでない。前記条件τｊｉｔｔｅｒ＋τＤ１，２ ＜Ｔｒｅｆ に違反するのが主としてτｊｉｔｔｅｒ の高い値であって、τＤ１，Ｄ２の不適当な選択ではないという仮定が妥当である場合は、τＤ１／２ をＴｒｅｆの整数分の１に設定することにより、所望の性能を提供することができる。
【００６２】
図７は、τｊｉｔｔｅｒ が予定のピークピーク・ジッタ・インターバルτＤ１より大きい場合に生じ得るケースを示す。τｊｉｔｔｅｒ ＞τＤ１ であり且つτｊｉｔｔｅｒ＋τＤ１ ＜Ｔｒｅｆ であれば、サンプリング・ラッチの出力は、ｓＤ１＝１及びｓＤ２ ＝１となることがある。図８には、条件τｊｉｔｔｅｒ ＞τＤ２及びτｊｉｔｔｅｒ ＋τＤ２＜Ｔｒｅｆ が示されており、そこではサンプリング・ラッチの出力がｓＤ１ ＝０及びｓＤ２ ＝０となる。図９及び図１０に示すように、τｊｉｔｔｅｒ の大きさがＴｒｅｆ ＜τｊｉｔｔｅｒ＋τＤ１／２ ＜２*Ｔｒｅｆと同じくらいのケースは、サンプリング・ラッチの出力をｓＤ１ ＝１及びｓＤ２ ＝０に変更するであろう。一般に、図９は早い構成を示し、図１０は遅い構成を示す。これらの構成では、ｓＤ１＝１及びｓＤ２ ＝０であり、ＡＮＤゲート３１８（Ｉ６）の出力が論理ゼロに留まるために、カウンタはインクリメントされない。
【００６３】
図７〜図１０のケースでは、予定のピークピーク・ジッタ・インターバルの間にジッタが検出されないために、早いカウンタ３２４又は遅いカウンタ３２６は、インクリメントされないが、サイクル・カウンタ３２８は、ｆｒｅｆ信号３０６のサイクルによって常にインクリメントされる。補足すれば、図７〜図１０のケースにおいて早いカウンタ３２４ 又は遅いカウンタ３２６がインクリメントされないのは、ＡＮＤゲート３１８（Ｉ６）が、１つの反転入力を有し、そしてこのＡＮＤゲート３１８の出力は、ｓＤ１＝０及びｓＤ２ ＝１である場合にのみ論理１となるからである。ｓＤ１ ＝０及びｓＤ２ ＝１は、図５及び図６に示すように、τｊｉｔｔｅｒが予定のピークピーク・ジッタ・インターバル内にあるようなケースに対応する。ｓＤ１ 及びｓＤ２ の他の全ての組み合わせ（すなわち、τｊｉｔｔｅｒがτＤ１ 又はτＤ２ より大きい場合のｓＤ１ 及びｓＤ２ の組み合わせ）では、ＡＮＤゲート３１８の出力はゼロであり、従って、ＡＮＤゲート３２０（Ｉ８）及び３２２（Ｉ９）の出力も同様にゼロであるから、早いカウンタ３２４及び遅いカウンタ３２６のインクリメントが禁止されることになる。
【００６４】
ＡＮＤゲート（図３の３１８）は、反転入力を有する。従って、τｊｉｔｔｅｒ ＋τＤ１／２ ＞Ｔｒｅｆである場合、サンプリング・ラッチの出力は、異なる値を有するであろう。この条件は、ＡＮＤゲート３１８がその出力上に論理「１」を供給するように、ＡＮＤゲート３１８をオンに転ずることができる。しかし、ジッタが非常に高く、その結果、τｊｉｔｔｅｒ ＋τＤ１／２ ＞２*Ｔｒｅｆ となれば、図５及び図６に示す論理レベルが再び適用され、その結果、ジッタの誤検出に結びつくことがある。このような場合、ＰＬＬは、一般にサイクル・スリップに遭遇し、これが生じるとき、ＰＬＬはその位相ロック状態から外れるであろう。利得制御モジュールは、ＰＬＬが位相ロックされていないことを指示する入力を受け取り、ジッタ分析結果又はジッタ・データは無視するように構成することができる。１つの実施形態では、かかる望ましくない誤検出の状況をサイクル・スリップ又はロック検出器によって検出し、その検出結果に応じて、早いカウンタ３２４及び遅いカウンタ３２６の誤ったインクリメントを禁止することができる。ロック検出器は、種々の方法で実装することができる。かかる実装は、本発明の範囲から逸脱するものではない。
【００６５】
図１１は、ループ利得制御モジュールの機能原理を例示するフローチャートである。ブロック１００１では、システム内の全てのカウンタをリセットする。ブロック１００２では、一のカウンタによってｆＶＣＯ信号のクロック・サイクルをカウントし、ジッタ・データを取得する。ブロック１００３では、クロック・サイクルのカウントが予定数に達したか否かを決定する。もし、サイクル・カウントが予定数に達していないと決定すれば、本プロセスは、ブロック１００２に戻り、そこでクロック・サイクルのカウント動作を継続する。一方、サイクル・カウントが予定数に達していると決定すれば、ブロック１００４で、取得したジッタ・データを評価する。ジッタ・データの評価は、特定のインターバル中にジッタが出現しないサイクルをカウントし且つカウントされたジッタをサイクルの数と比較することを含むことがある。
【００６６】
ブロック１００５では、ジッタが許容可能であるか否かを決定する。もし、ジッタの量が許容可能であると決定すれば、本プロセスは終了する。一方、ジッタが許容不能であると決定すれば、ブロック１００６では、前述の表に従ってループ利得を調整する。検出されたループ・フィルタの漏洩及びチャージ・ポンプのミスマッチを補償するために、チャージ・ポンプの利得を適応的に調整することができる点に留意されたい。
【００６７】
ブロック１００７では、ジッタ・データを取得する際に使用される遅延が許容可能であるか否かを決定する。もし、これらの遅延が許容可能であると決定すれば、本プロセスは、ブロック１００１に戻る。一方、これらの遅延が許容不能であると決定すれば、本プロセスは、ブロック１００８で、これらの遅延を調整する。これらの遅延を調整した後、本プロセスは、ブロック１００１に戻る。
【００６８】
本明細書に開示した各プロセスは、ソフトウェア・プログラムで実装することができる。かかるソフトウェア・プログラムは、パーソナル・コンピュータ、サーバ等の任意のタイプのコンピュータ上で稼働することができる。任意のプログラムは、種々の信号担持媒体上に保持することができる。かかる信号担持媒体は、（１）非書き込み可能な記憶媒体（例えば、ＣＤ−ＲＯＭドライブによって読み取り可能なＣＤ−ＲＯＭディスクのようなコンピュータ内の読み取り専用メモリ装置）上に永久的に格納された情報、（２）書き込み可能な記憶媒体（例えば、ディスク・ドライブ内のフレキシブル・ディスク）上に格納された変更可能な情報、（３）コンピュータ、電話ネットワーク、無線通信を含む通信媒体によってコンピュータに伝えられる情報を含むが、これに限定されない。後者の実施形態は、インターネット、イントラネット又は他のネットワークからダウンロードされる情報を含む。かかる信号担持媒体は、本発明の機能を実現するためのコンピュータ可読命令を担持する場合、本発明の実施形態を表す。
【００６９】
開示された実施形態は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態又はソフトウェア及びハードウェア要素の両方を含む実施形態の形式を取ることができる。好ましい実施形態では、本発明は、ソフトウェアの形式（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）で実装される。さらに、本発明は、コンピュータ又は任意の命令実行システムに関連して又はこれらによって使用するためのプログラム・コードを提供する、コンピュータ使用可能媒体又はコンピュータ可読媒体からアクセス可能なコンピュータ・プログラムの形式を取ることができる。この記載の目的上、コンピュータ使用可能媒体又はコンピュータ可読媒体は、前記命令実行システム又は装置に関連して又はこれらによって使用するためのプログラムを保持し、格納し、通信し、伝送し、移送することができる、任意の装置とすることができる。
【００７０】
媒体は、電子、磁気、光学、電磁気、赤外線、半導体式のシステム又は伝搬媒体とすることができる。コンピュータ可読媒体の例は、半導体又は固体メモリ、磁気テープ、取り外し可能なフレキシブル・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、剛体磁気ディスク及び光ディスクを含む。光ディスクの例は、読み取り専用のＣＤ−ＲＯＭ、読み書き可能なＣＤ−Ｒ／Ｗ及びＤＶＤがある。プログラム・コードを格納及び／又は実行するのに適したデータ処理システムは、システム・バスを通してメモリ要素に直接的又は間接的に結合された少なくとも１つのプロセッサ、論理又は状態機械を含む。これらのメモリ要素は、プログラム・コードの実行中に使用されるローカル・メモリ、バルク・ストレージ、プログラム・コードの実行中にバルク・ストレージからの取り出し回数を減少させるために少なくとも或るプログラム・コードの一時的記憶領域を提供するキャッシュ・メモリを含む。
【００７１】
Ｉ／Ｏ装置（キーボード、ディスプレイ、ポインティング装置等を含む）は、システムに対し直接的に又は介在するＩ／Ｏコントローラを通して結合することができる。また、ネットワーク・アダプタをデータ処理システムに対し結合することもできる。そのようにすると、当該データ処理システムは、介在する専用又は公衆ネットワークを通して、他のデータ処理システム、遠隔プリンタ又は記憶装置に結合されるようになる。ネットワーク・アダプタの例には、モデム、ケーブル・モデム及びイーサネット（登録商標）・カード等がある。
【００７２】
当業者には、本発明が位相ロック・ループ用の利得制御モジュールを提供する方法、システム及び媒体を意図することは明らかであろう。本明細書及び図面に開示され且つ詳述された本発明の形式は、単なる例であるとして理解されたい。以下の請求項は、開示された実施形態の全ての変形を包含するように広く解釈されることが意図される。
【符号の説明】
【００７３】
１００・・・・・・・２ステージＰＬＬ
１０２・・・・・・・第１ステージ
１０４・・・・・・・第２ステージ
１０６・・・・・・・フィード・フォワード位相周波数検出器（ＦＦＰＦＤ）
１０８・・・・・・・位相周波数検出器（ＰＦＤ）
１１０、１２０・・・チャージ・ポンプ
１１２・・・・・・・狭帯域フィルタ
１１４、１２４・・・電圧制御発振器（ＶＣＯ）
１１６、１２５・・・１／Ｎ１分周器
１１８、１２８・・・１／Ｎ２分周器
１２２・・・・・・・広帯域フィルタ
１３０・・・・・・・低周波数の基準信号
１３２、１３４・・・フィードバック・ループ
１３６・・・・・・・高周波数の基準信号
１３８・・・・・・・利得制御モジュール
２００・・・・・・・フィード・フォワード・パスの一部
２０２・・・・・・・位相周波数検出器（ＰＦＤ）
２０４・・・・・・・チャージ・ポンプ
２０６・・・・・・・遅延モジュール
２０８・・・・・・・比較モジュール
２１０・・・・・・・利得分析モジュール
２１２・・・・・・・電流調整モジュール
２１４・・・・・・・電圧制御発振器（ＶＣＯ）
２１６・・・・・・・利得制御モジュール
３００・・・・・・・ＰＬＬの一部
３０２・・・・・・・利得制御モジュール
３０４・・・・・・・電圧制御発振器（ＶＣＯ）信号
３０６・・・・・・・高周波数の基準信号
３０８〜３１２・・・遅延モジュール
３１４、３１６・・・サンプリング・ラッチ
３１８〜３２２・・・ＡＮＤゲート
３２４・・・・・・・早いカウンタ（Ｃα，ｅａｒｌｙ ）
３２６・・・・・・・遅いカウンタ（Ｃα，ｌａｔｅ）
３２８・・・・・・・サイクル・カウンタ（Ｃβ ）
３３０・・・・・・・評価論理モジュール
３５０・・・・・・・位相周波数検出器（ＰＦＤ）
３５２・・・・・・・ＸＯＲゲート
３５４・・・・・・・Ｄフリップフロップ
３５６・・・・・・・遅延モジュール
３５８、３６０・・・ＡＮＤゲート
３６２・・・・・・・チャージ・ポンプ
３７０〜３８０・・・電流源
３８２・・・・・・・位相ロック検出器
【図１】
2010509818.tif 000007
【図２】
2010509818.tif 000008
【図３】
2010509818.tif 000009
【図４】
2010509818.tif 000010
【図５】
2010509818.tif 000011
【図６】
2010509818.tif 000012
【図７】
2010509818.tif 000013
【図８】
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【図９】
2010509818.tif 000015
【図１０】
2010509818.tif 000016
【図１１】
2010509818.tif 000017
【国際調査報告】
2010509818.tif 000018
2010509818.tif 000019
2010509818.tif 000020
2010509818.tif 000021