(57)【要約】【課題】  電荷蓄積に関連するノイズ源、及びそれに対する暗電流の寄与を回避するＣＭＯＳイメージセンサの設計及び動作方法を提供すること。【解決手段】  入射照射光レベルを表す、時間領域分析に適合した出力信号を提供するＣＭＯＳイメージセンサ及び能動画素セル設計５０が提供される。従って、電荷蓄積に関連するノイズ源、及びこれに対する暗電流の寄与は回避される。能動画素セル設計は、３つのＦＥＴのみ、すなわち転送素子５３、リセット素子６３、及び行選択信号ＲＳに接続された１つの拡散部を有する出力トランジスタ素子７３を実装する。この動作モードにおいては、出力トランジスタ素子の１つの拡散部における画素出力ＶＷＢを生成するのに、フォトダイオードにおける電圧減衰が利用され、この画素出力は入射照射レベルとは無関係の一定の振幅を有するパルスである。ＮＦＥＴ出力トランジスタ素子を使用する場合、パルス幅は入射照射レベルの逆関数である。ＰＦＥＴ出力トランジスタ素子の場合、出力パルスは、入射照射レベルの逆関数である量だけ、参照信号からの時間的遅延を有する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ＣＭＯＳイメージング・センサ・セルであって、
第１の拡散領域から第２の拡散領域に電圧を伝達するように適合され、前記伝達された電圧が前記センサ・セルの画素に対する入射照射レベルを表す第１のＦＥＴ素子と、
リセット・スイッチとして構成され、その第１の端子が前記第１のＦＥＴの前記第２の拡散領域に結合された第２のＦＥＴ素子と、
前記伝達された電圧を受けるために前記第１のＦＥＴの前記第２の拡散領域に結合されたゲート端子を有し、その第１の端子が行選択（ＲＳ）信号に結合され、第２の端子が列信号線に結合された第３のＦＥＴ素子と
を含み、
前記伝達された電圧に対応する出力信号が、印加された行選択信号に応答して、前記列信号線における出力のために生成される、
ＣＭＯＳイメージング・センサ・セル。
【請求項２】
前記第３のＦＥＴ素子の前記ゲート端子における前記電圧が時間の減少関数であり、電圧減衰率が前記画素における入射照射レベルの関数である、請求項１に記載のセンサ・セル。
【請求項３】
前記列信号線に結合された前記第３のＦＥＴ素子の前記第２の端子における電圧が、前記第３のＦＥＴ素子の前記第１の端子における前記ＲＳ信号の印加に対して、前記入射照射レベル及び前記第３のＦＥＴ素子の閾値電圧の関数である持続時間だけ、時間的に遅延する、請求項２に記載のセンサ・セル。
【請求項４】
前記列信号線における出力のために生成された前記出力信号に対応する電圧パルスのシーケンスを生成するための手段をさらに含み、前記電圧パルスのシーケンスは時間領域測定に適合している、請求項３に記載のセンサ・セル。
【請求項５】
画素に入射する前記照射レベルが１つ又は複数の検出可能な個別の照射範囲（ＮＲ）に分割され、各々の前記個別の照射範囲（Ｒ）が、各範囲の最小及び最大照射レベルにそれぞれ対応する最小及び最大パルス・シーケンス数値を有し、
前記電圧パルスのシーケンスを生成するための手段が、前記イメージング・センサのそれぞれの照射範囲における前記入射照射レベルに関する情報を提供する０個又は１つ以上の出力パルス（ＶＭＴ）を生成するための、個別の照射範囲のそれぞれに関連付けられた手段を含む、請求項４に記載のセンサ・セル。
【請求項６】
前記各照射範囲（Ｒ）に関連付けられた、各範囲における前記出力パルス（ＶＭＴ）を計数するためのパルス・カウンタ手段と、
照射の正確な範囲を判定し、前記画素に入射した光照射に比例する照射レベル出力信号を提供するための処理素子と、
をさらに含む、請求項５に記載のセンサ・セル。
【請求項７】
前記第２のＦＥＴ素子のゲート端子がリセット（ＲＳＴ）電圧を受け、前記第２のＦＥＴ素子の第２の端子が電源電圧に結合される、請求項１に記載のセンサ・セル。
【請求項８】
前記第１のＦＥＴの前記第１の拡散領域が、フォトダイオード素子に関連付けられた拡散領域を含む、請求項１に記載のセンサ・セル。
【請求項９】
前記第１のＦＥＴは伝達ゲートを含み、リセット電圧を前記伝達ゲートと前記ＲＳＴ電圧の両方が第１の論理レベルにあるときに前記第１のＦＥＴ素子の前記フォトダイオード拡散領域に伝達する、請求項８に記載のセンサ・セル。
【請求項１０】
前記第１、第２及び第３のＦＥＴ素子がｎＦＥＴ素子であり、少なくとも１つのｎＦＥＴは基板内に形成されたトリプルＮ−ウェル構造を含む、請求項１に記載のセンサ・セル。
【請求項１１】
前記第１及び第２のＦＥＴ素子がｎＦＥＴ素子であり、前記第３のＦＥＴ素子がｐＦＥＴ素子である、請求項１に記載のセンサ・セル。
【請求項１２】
画素センサ素子のアレイを含むイメージング・センサ装置であって、前記アレイの各画素センサ素子が３つのｎＦＥＴ素子、即ち
伝達信号を受信するためのゲート端子と、照射レベルを検出すべき入射光を受光するフォトダイオード拡散領域と、前記フォトダイオード拡散領域で受光した入射光に対応する電圧レベルを受けるためのコレクタ拡散領域とを有する画素伝達素子を含む第１のｎＦＥＴ素子と、
リセット電圧信号を受信するためのゲート端子と、供給電圧を受けるドレイン端子と、前記イメージング画素の伝達素子のコレクタ拡散領域に接続されたソース端子とを含むリセット素子を含む第２のｎＦＥＴ素子と、
前記伝達素子の前記コレクタ拡散領域に接続されたゲート端子と、行選択信号入力に結合されたドレイン端子と、列信号線に接続されたソース端子とを有する出力素子を含む第３のｎＦＥＴと
を含み、
前記出力素子が、行選択（ＲＳ）信号入力の印加に応答して、前記列信号線における出力のために、前記コレクタ拡散領域に伝達された電圧に対応する出力信号を提供する、
イメージング・センサ装置。
【請求項１３】
前記伝達素子のゲートに伝達信号が印加され、且つ前記リセット素子に前記リセット電圧信号が印加されると、前記伝達素子の前記フォトダイオード拡散部にリセット電圧が伝達される、請求項１２に記載のイメージング・センサ装置。
【請求項１４】
前記第３のｎＦＥＴ素子の前記ゲート端子における前記電圧が時間の減少関数であり、電圧減衰率が前記フォトダイオード拡散部における入射照射レベルの関数である、請求項１２に記載のイメージング・センサ装置。
【請求項１５】
前記列信号線に結合された前記第３のｎＦＥＴ素子の前記ソース端子における出力電圧が、前記第３のｎＦＥＴ素子の前記ドレイン端子における前記ＲＳ信号の印加に対して、前記入射照射レベル及び前記第３のｎＦＥＴ素子の閾値電圧の関数である持続時間だけ、時間的に遅延する、請求項１４に記載のイメージング・センサ装置。
【請求項１６】
前記列信号線における出力のために生成された前記出力信号に対応する電圧パルスのシーケンスを生成するための手段をさらに含み、前記電圧パルスのシーケンスは時間領域測定に適合している、請求項１４に記載のイメージング・センサ装置。
【請求項１７】
前記入射照射レベルが１つ又は複数の検出可能な個別の照射範囲（ＮＲ）に分割され、各々の前記個別の照射範囲（Ｒ）が、各範囲の最小及び最大照射レベルにそれぞれ対応する最小及び最大パルス・シーケンス数値を有する、請求項１６に記載のイメージング・センサ装置。
【請求項１８】
前記出力信号に対応する電圧パルスのシーケンスを生成するための前記手段が、
所定の幅及び周期のパルスを有するパルス列（ＶＮＴ）を生成するための手段と、
各照射範囲（Ｒ）に関連付けられ、各ＶＣＴ信号が個別の照射範囲に対してチューニングされた異なる幅（ＴＣＴ（Ｒ））を有する、一連の信号（ＶＣＴ）を生成するための手段と、
前記パルス列ＶＮＴ、前記一連の信号ＶＣＴ、及び前記伝達された電圧に対応する前記出力信号を受け取り、前記信号に対して論理を適用して前記電圧パルスのシーケンスを生成するための、各照射範囲（Ｒ）に関連付けられた論理手段と
を含み、
前記論理手段の各々の出力が、前記イメージング・センサのそれぞれの前記照射範囲における前記入射照射レベルに関する情報を提供する０個又は１つ以上の出力パルス（ＶＭＴ）を含む、請求項１７に記載のイメージング・センサ装置。
【請求項１９】
前記各照射範囲（Ｒ）に関連付けられた、各範囲における前記出力パルス（ＶＭＴ）を計数するためのパルス・カウンタ手段と、
照射の正確な範囲を判定し、前記画素に入射した光照射に比例する照射レベル出力信号を提供するための処理素子と、
をさらに含む、請求項１８に記載のイメージング・センサ装置。
【請求項２０】
前記論理手段が、前記電圧パルスのシーケンスを生成するために論理が適用される出力信号（ＶＣＢ）を
【数１】
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に従って生成するための手段をさらに含み、ここでＶＷＢは、前記列バス信号線に結合された伝達された電圧の電圧レベルを表す、請求項１９に記載のイメージング・センサ装置。
【請求項２１】
前記生成された１つ又は複数の電圧パルスのシーケンスの各々の持続時間（ＴＣＴ（Ｒ））が、特定の照射範囲（Ｒ）の最大照射レベルの減少関数である、請求項１８に記載のイメージング・センサ装置。
【請求項２２】
前記パルス列ＶＮＴの前記パルスが所定のパルス幅（ＷＮ）値及びパルス・タイミング（ＴＮ）値を有し、前記ＷＮ値及び前記ＴＮ値は、前記センサにより生成される各出力パルスＶＭＴについてのパルス幅を最適化するように設計される、請求項１８に記載のイメージング・センサ装置。
【請求項２３】
各照射範囲（Ｒ）に関連付けられた各々の前記論理手段の前記出力が、前記センサのために設計された異なる照射範囲に対応する異なる数の出力パルスを提供するように設計される、請求項２２に記載のイメージング・センサ装置。
【請求項２４】
ＶＮＴパルス列信号のための前記所定のパルス幅（ＷＮ）及びタイミングは、
ＷＮ＝［ＴＤＴＨ（ＲＨ）−ＴＤＴＬ（ＲＨ）］／［２×ＮＤＩＦ］
により決定され、
ここでＴＤＴＨ（ＲＨ）は、入射照射レベルを表す伝達された電圧が最高照射範囲（ＲＨ）の最小照射レベルについての検出レベルに到達するための時間遅延に対応し、ＴＤＴＬ（ＲＨ）は、伝達された電圧が前記照射範囲ＲＨの最大照射レベルについての検出レベルに到達するための時間遅延に対応し、ＮＤＩＦは、照射範囲において検出可能な最大パルス数（ＮＨＲＨ（ＲＨ））と前記最高照射範囲における最小パルス数ＮＭＩＮ（ＲＨ）との間の差を表す、請求項２２に記載のイメージング・センサ装置。
【請求項２５】
各照射範囲について、前記パルス数と前記照射レベルとがベキ乗関係を有し、前記パルス数と前記照射レベルとの間の前記関係のベキ指数が全ての照射レベルで同一である、請求項２３に記載のイメージング・センサ装置。
【請求項２６】
各照射範囲におけるパルス数が、
ＮＨＲ（Ｒ，Ｈ）＝Ｃ（Ｒ）×ＨＳＬ
に従って支配され、ここでＣ（Ｒ）は照射範囲Ｒに依存する定数であり、Ｈは範囲Ｒにおける照射レベルであり、ＳＬは前記ベキ乗関係を支配するベキ指数であり、全ての照射範囲（Ｒ）に対して同一である、請求項２５に記載のイメージング・センサ装置。
【請求項２７】
複数の画素センサ素子を含むイメージング・センサ装置であって、前記画素センサ素子の各々が３つのＦＥＴ素子、即ち
伝達信号を受信するためのゲート端子と、照射レベルを検出すべき入射光を受光するフォトダイオード拡散部と、フローティング拡散領域とを有する画素伝達素子を含む第１のｎＦＥＴ素子と、
リセット電圧信号を受信するためのゲート端子と、供給電圧を受けるドレイン端子と、前記イメージング画素の伝達素子の前記フローティング拡散領域に接続されたソース端子とを含むリセット素子を含む第２のｎＦＥＴ素子と、
前記伝達素子の前記コレクタ拡散領域に接続されたゲート端子と、行選択信号入力に結合されたドレイン端子と、列信号線に接続されたソース端子とを有する出力素子を含む前記ｐＦＥＴと
を含み、
前記出力素子が、行選択（ＲＳ）信号入力の印加に応答して、前記列信号線における出力のために、前記コレクタ拡散領域に伝達された電圧に対応する出力信号を提供する、
イメージング・センサ装置。
【請求項２８】
前記ｐＦＥＴ素子の前記ゲート端子における前記電圧が時間の減少関数であり、電圧減衰率が前記フォトダイオード拡散部における入射照射レベルの関数である、請求項２７に記載のイメージング・センサ装置。
【請求項２９】
前記列信号線における出力のために生成された前記出力信号に対応する電圧パルスのシーケンスを生成するための手段をさらに含み、前記電圧パルスのシーケンスが時間領域測定に適合している、請求項２７に記載のイメージング・センサ装置。
【請求項３０】
１つの画素に入射する前記照射レベルが１つ又は複数の検出可能な個別の照射範囲（ＮＲ）に分割され、各々の前記個別の照射範囲（Ｒ）が、各範囲の最小及び最大照射レベルにそれぞれ対応する最小及び最大パルス・シーケンス数値を有し、
前記電圧パルスのシーケンスを生成するための手段が、前記イメージング・センサのそれぞれの照射範囲における前記入射照射レベルに関する情報を提供する０個又は１つ以上の出力パルス（ＶＭＴ）を生成するための、個別の照射範囲のそれぞれに関連付けられた手段を含む、
請求項２９に記載のイメージング・センサ装置。
【請求項３１】
前記各照射範囲（Ｒ）に関連付けられた、各範囲における出力パルス（ＶＭＴ）を計数するためのパルス・カウンタ手段と、
照射の正確な範囲を判定し、前記画素に入射した光照射に比例する照射レベル出力信号を提供するための処理素子と、
をさらに含む、請求項２９に記載のイメージング・センサ装置。
【請求項３２】
少なくとも１つのＦＥＴ出力素子を有するイメージセンサ装置を動作させる方法であって、前記出力素子は、第１のＦＥＴ素子から前記出力素子に伝達された電圧に対応する出力信号を生成するように適合され、前記伝達された電圧は、前記第１のＦＥＴ素子の拡散領域において受光した入射光に対応し、前記方法は、
出力のために生成された前記出力信号に対応する、時間領域測定に適合した電圧パルスのシーケンスを生成するステップと、
パルス・カウンタによって前記電圧パルスのシーケンスを計数するステップと、
前記計数に基づき、前記画素において受光した前記入射光の照射レベルを判定するステップと、
を含む、方法。
【請求項３３】
前記画素に入射した前記光照射に比例する照射レベル出力信号を提供するステップをさらに含む、請求項３２に記載の方法。
【請求項３４】
前記イメージセンサ装置の各画素について、
入射画素照射を、前記生成された出力信号がその中に存在し得る１つ又は複数の異なる照射範囲内にあるものとして特徴付けるように適合され、前記方法が、
前記生成された出力信号に基づいて複数の電圧パルス・シーケンスを生成するステップであって、１つの電圧パルス・シーケンスが各照射範囲に対応し、前記生成された電圧パルス・シーケンスの各々が、前記イメージセンサの前記異なる照射範囲に対応する異なるパルス数を含むステップと、
対応する前記１つの電圧パルス・シーケンスの各々を計数するために、各照射範囲に対応するパルス・カウンタ回路を設けるステップと、
をさらに含み、
入射照射レベルが、前記計数されたパルス数に基づいて判定される、請求項３２に記載の方法。
【請求項３５】
画素のアレイを含むイメージセンサ装置の設計を最適化するための方法であって、前記設計方法は、
ａ）画素のアレイを含む画素設計装置を準備するステップであって、各アレイの各画素が、
第１のＦＥＴ素子から出力素子に伝達された電圧に対応する出力信号を生成するように適合され、前記伝達された電圧が前記第１のＦＥＴ素子の拡散領域において受光した入射光に対応する、少なくとも１つのＦＥＴ出力素子と、
前記生成された出力信号に対応する、時間領域測定に適合した電圧パルスのシーケンスを生成するための手段と、
を含む、ステップと、
ｂ）前記画素設計装置の画素のための複数の回路設計パラメータ、及び前記パルス・シーケンス生成手段を含む論理回路のための複数の回路設計パラメータを選択するステップと、
ｃ）画素設計セットの画素に対して入射光レベルを印加し、前記パルス生成手段が、前記画素設計セットの各画素に印加された前記入射光照射レベルを示す測定可能なパルス列を出力する、ステップと、
ｄ）前記印加された入射光の照射レベルでの前記各出力パルス列の特性を判定し、前記特性を記録するステップと、
ｅ）前記設計セットの画素のための１つ又は複数の前記回路設計パラメータを変えながら前記ステップｂ）−ｄ）を繰り返し、変更された光照射レベルにおける出力パルス列値を記録するステップと、
ｆ）前記画素において最適な応答を提供する記録された出力パルス列値に応じて、前記画素設計装置の画素のための前記複数の回路設計パラメータ、及び対応する前記パルス生成手段のための複数の回路設計パラメータを最適化するステップと、
を含む、方法。
【請求項３６】
前記画素設計セットの画素のための前記複数の回路設計パラメータを最適化する前記ステップが、前記印加された入射光照射レベルで生成された、前記画素に対する出力パルス列の前記記録された特性を、変更された回路設計パラメータを有する、前記印加された入射光照射レベルで生成された、前記画素に対する出力パルス列の記録された特性と比較するステップを含む、請求項３５に記載のイメージセンサ装置の設計を最適化するための方法。
【請求項３７】
前記画素設計セットの画素のための前記複数の回路設計パラメータが、前記ＦＥＴ出力素子のための電圧の閾値Ｖｔ、前記印加された入射光照射レベルに対応する光起電力減衰を検出するための特定の検出レベルを構成するための前記出力ＦＥＴ素子の電圧ウェル条件、及び各画素に実装されるリセットＦＥＴトランジスタのリセット電圧値Ｖｄ１のうちの１つ又は複数を含む、請求項３６に記載のイメージセンサ装置の設計を最適化するための方法。
【請求項３８】
前記画素設計セットの各画素に関連付けられた前記パルス生成手段のための前記複数の回路設計パラメータが、各画素において出力パルスが生成されるべき照射範囲の数、最高照射範囲についての出力パルスの最小数、前記最高照射範囲についての出力パルスの前記最小数と最大数との間の差、各照射範囲についての最小及び最大光照射レベル、並びに各照射範囲についての出力パルスの最小及び最大数のうちの１つ又は複数を含む、請求項３６に記載のイメージセンサ装置の設計を最適化するための方法。
【請求項３９】
各画素において生成された前記出力パルス列についての前記記録された特性が、印加された光照射レベルに対して生成された前記出力パルス列の各々に関連付けられた、ノイズ及び信号変動に関連する誤差データを含めた信号測定値を含む、請求項３６に記載のイメージセンサ装置の設計を最適化するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＣＭＯＳ半導体製造技術により製造されるような画素イメージセンサに関し、具体的には、従来のＣＭＯＳイメージセンサで典型的に用いられている電荷蓄積とは全く異なる動作モードの下で動作する、新規なイメージセンサに関する。
【背景技術】
【０００２】
イメージセンサは、半導体材料の特性を利用して、入射した光子を電荷に変換することにより像を形成する。光を検出するイメージセンサは、一般に、電荷結合素子（ＣＣＤ）イメージセンサとＣＭＯＳイメージセンサのどちらかに分類することができる。ＣＣＤイメージセンサに比べて、ＣＭＯＳイメージセンサの方が、消費電力が低いこと、及び同じチップ上で大規模な電子部品を集積することが容易であるという利点を有する。ＣＭＯＳイメージセンサでは、入射光子を電荷に変換する画素アレイと、デジタル型及びアナログ型の素子を備えた周辺回路とが同じＭＯＳ製造プロセスで製造される。従って、画素アレイを周辺回路と統合することがより容易である。ＣＭＯＳイメージング・センサは広範に用いられているが、一般には、ＣＣＤイメージセンサの方がＣＭＯＳイメージセンサよりも画質が優れていると見なされてきたことに留意されたい。その理由はＣＭＯＳイメージセンサに付随するノイズ源であり、これは、リセット・ノイズ、熱ノイズ、１／ｆフリッカ・ノイズ、暗電流及びショット・ノイズ、量子化ノイズ、光子ショット・ノイズ、暗固定パターン・ノイズ、光固定パターン・ノイズ（ＰＲＮＵ）、から欠陥画素に及ぶ。
【０００３】
ＣＭＯＳ画素の動作を理解し、どのようにして主要なノイズ源が導入されるのかを理解するために、図１は、ＮＦＥＴ素子を実装した典型的な４素子画素設計１０を示す。この設計は通常、文献において、４素子能動画素センサ（Active Pixel Sensor(ＡＰＳ)）と呼ばれる。画素素子１０はＴＧ（伝達）ゲートを備えた第１の伝達素子１３から成り、その一方の拡散部は入射光を集光するフォトダイオード１５であり、伝達素子１３のもう一方の拡散部はフローティング拡散部２０と呼ばれる。フローティング拡散部２０はＲＧ（リセット）ゲートを備えたリセット素子２３のソース２５に接続され、リセット素子のドレイン３０は、リセット電圧としても働くＶｄｄに接続される。伝達素子のドレインは、リセット電圧として働く、Ｖｄｄとは異なる独立した参照電圧Ｖｒｅｆに接続されることもあることに留意のこと。
【０００４】
リセット・ゲートＲＧの電圧は一般には５Ｖであり、これをリセット電圧Ｖｄｄよりも高い少なくとも１つの閾値電圧とすべきである。伝達素子１３のソース２０はまた、ＮチャネルＭＯＳ読出しトランジスタＳＦ３３のゲートにも接続される。読出し素子ＳＦのドレイン３５はＶｄｄに接続され、ＮＦＥＴ  ＳＦのソース４０はＮチャネルＭＯＳトランジスタである行（ロウ）選択素子４３のドレインに接続され、行選択素子のゲートは行選択（Roｗ Select）線４６に接続される。行選択ＮＦＥＴ４３のソースは列（カラム）出力線４７に接続される。
【０００５】
図１に示された従来技術の画素構成の動作は、以下の通りである。即ち、伝達素子ゲートＴＧとリセット素子ゲートＲＧの両方が共にハイ（high）のときには、リセット電圧が光拡散部に伝達される。次に、リセット素子がオフにされ、入射光が光拡散部に入ると、フォトダイオード１５における電荷形成によって光電流が発生する。伝達素子ゲートＴＧがハイの（例えば論理１電圧が印加された）状態のとき、光電流により形成される電荷の蓄積期間、及び読出しＮＦＥＴ  ＳＦ素子３３のゲートにおける素子キャパシタンスが存在する。電荷蓄積期間が終了すると、フォトダイオード１５による更なる光電荷の収集から読出しＮＦＥＴ  ＳＦのゲートを分離するために、伝達素子ＴＧはオフにされる（例えば論理０電圧が印加される）。
【０００６】
指摘したように、電荷蓄積モードでのＣＭＯＳイメージセンサ１０の動作は、ＣＣＤ素子に比べてその性能を制限する種々のノイズ源の影響を受ける。少なくともノイズ源の幾つかについては、低減又は解消が進んでいる。例えば、相関二重サンプリング［１］を有効に用いて、リセット・ノイズを著しく低減させることができる。また［２］−［７］では、イメージセンサの性能の向上、及びＣＭＯＳ画素が必要とする素子のサイズ又は数の低減において著しい進歩が成されている。暗電流及びその固定パターン・ノイズなどの分野では、尚も課題が存在する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のＣＭＯＳイメージセンサで用いられている電荷蓄積とは異なるＣＭＯＳイメージセンサの設計及び動作方法を提供することが非常に望ましい。そうすることで、電荷蓄積に関連するノイズ源、及びそれに対する暗電流の寄与を回避することができる。
【課題を解決するための手段】
【０００８】
本発明において、ＣＭＯＳイメージセンサ及びＡＰＳセルの設計は従来のＣＭＯＳイメージセンサで用いられている電荷蓄積とは異なるモードにより動作する。従って、電荷蓄積に関連するノイズ源、及びこれに対する暗電流の寄与を回避することができる。
【０００９】
本発明のＡＰＳセルにおいては、実装されるのは３つのＦＥＴのみ、すなわち転送素子、リセット素子、及び行選択信号に接続された１つの拡散部を有する出力トランジスタ素子のみである。従来のＡＰＳにおける従来の電荷蓄積モードの代わりに、本発明のＡＰＳセルは、フォトダイオードにおける電圧減衰を利用して、出力トランジスタ素子の１つの拡散領域において画素出力を生成するモードを用いるものであり、この画素出力は入射照射レベルとは無関係の一定の振幅を有するパルスである。ＮＦＥＴ出力トランジスタ素子を使用する場合、パルス幅は入射照射レベルの逆関数である。ＰＦＥＴ出力トランジスタ素子を使用する場合、出力パルスは、入射照射レベルの逆関数である量だけ、参照信号からの時間遅延を有する。
【００１０】
本発明に従って設計されたＡＰＳセルを有する画素アレイにおいて、各画素行は一度に一行ずつ処理され、１つの行の中の全ての画素はそれぞれの出力素子において同時に出力パルスを処理する。画素アレイの中のある行が選択されると、その行内の画素からの全ての出力パルスは、イメージセンサの中の画素アレイの外部のデジタル及びアナログ回路を通じて同時に処理され、内部的に生成された信号を用いて、パルスのシーケンスが生成される。アナログ及びデジタル回路の出力におけるパルスの数は、画素のフォトダイオードにおける入射照射レベルに直接的に関係付けられる。
【００１１】
本発明は従来の電荷蓄積を用いないので電荷蓄積期間が存在せず、画素出力に含まれる情報は時間領域での分析に適したものであり、即ち、出力パルス幅又は参照信号からの出力パルス遅延のどちらかである。従って、行ごとの画素読み取りのために、個別の画素列の各々に関連付けられたデジタル及びアナログ処理回路が存在する。これらのアナログ及びデジタル回路の出力は、入射照射レベルに関係付けられるパルス数である。出力信号はパルス数に比例する。この構成によって、電荷蓄積を伴う従来のＡＰＳにおいて行われるのと同様に、１つの行の中の全ての画素を同時に読み取ることができる。しかしながら、その違いは、本発明によれば、各列にデジタル及びアナログ処理回路が付加されることである。
【００１２】
本発明によるイメージセンサの設計は、２つの主要因子間のトレードオフを利用する。即ち、第１の因子は各画素行からの信号の処理時間であり、これはイメージセンサ内の行数に影響を与える。第２の因子は各列に関連付けられた全てのアナログ及びデジタル回路を収容するのに必要な面積であり、これはイメージセンサ内の列数に影響を与える。
【００１３】
従って、本発明の１つの態様により、ＣＭＯＳイメージング・センサ・セルが提供され、このＣＭＯＳイメージング・センサ・セルは、
第１の拡散領域から第２の拡散領域に電圧を伝達するように適合され、伝達された電圧がセンサ・セルの画素に対する入射照射レベルを表す第１のＦＥＴ素子と、
リセット・スイッチとして構成され、その第１の端子が第１のＦＥＴの第２の拡散領域に結合された第２のＦＥＴ素子と、
伝達された電圧を受けるために第１のＦＥＴの第２の拡散領域に結合されたゲート端子を有し、その第１の端子が行選択（ＲＳ）信号に結合され、第２の端子が列信号線に結合された第３のＦＥＴ素子と
を含み、
伝達された電圧に対応する出力信号が、印加された行選択信号に応答して、列信号線における出力のために生成される。
【００１４】
本発明のこの態様に加えて、センサ・セルに関して、第３のＦＥＴ素子のゲート端子における電圧は時間の減少関数であり、電圧減衰率は画素における入射照射レベルの関数である。
【００１５】
さらにまた、本発明の１つの態様によれば、列信号線に結合された第３のＦＥＴ素子の第２の端子における電圧は、第３のＦＥＴ素子の第１の端子におけるＲＳ信号の印加に対して、入射照射レベル及び第３のＦＥＴ素子の閾値電圧の関数である持続時間だけ、時間的に遅延する。
【００１６】
さらに、本発明のこの態様によれば、センサ・セルは、列信号線における出力のために生成された出力信号に対応する電圧パルスのシーケンスを生成するための手段をさらに含み、この電圧パルスのシーケンスは時間領域（ドメイン）測定に適合している。
【００１７】
さらに、本発明のこの態様によれば、画素セルに入射する照射レベルは１つ又は複数の検出可能な個別の照射範囲（ＮＲ）に分割され、各々の前記個別の照射範囲（Ｒ）は、各範囲の最小及び最大照射レベルにそれぞれ対応する最小及び最大パルス・シーケンス数値を有し、電圧パルスのシーケンスを生成するための手段は、イメージング・センサのそれぞれの照射範囲における入射照射レベルに関する情報を提供する０個又は１つ以上の出力パルス（ＶＭＴ）を生成するための、個別の照射範囲のそれぞれに関連付けられた手段を含む。本発明のこの態様において、各照射範囲（Ｒ）に関連付けられた、各範囲における出力パルス（ＶＭＴ）を計数するためのパルス・カウンタ手段が提供され、且つ、照射の正確な範囲を判定し、画素に入射した光照射に比例する照射レベル出力信号を提供するための処理素子が提供されることに、留意のこと。
【００１８】
１つの実施形態において、本発明のセンサ・セルに関して、第１、第２及び第３のＦＥＴ素子はｎＦＥＴ素子であり、少なくとも１つのｎＦＥＴは基板内に形成されたトリプルＮ−ウェル構造を含む。
【００１９】
１つの代替的な実施形態において、本発明のセンサ・セルに関して、第１及び第２のＦＥＴ素子はｎＦＥＴ素子であり、第３のＦＥＴ素子はｐＦＥＴ素子である。
【００２０】
本発明の更なる態様において、画素センサ・セルの第１の実施形態及び代替的な実施形態の各々に関して、この画素セル構造を動作させるため、及び本発明による新規な画素設計を有する画素アレイを動作させるための方法が提供される。
【００２１】
さらにまた、本発明による新規な画素設計構造に関して、電力消費、実行（パフォーマンス）効率及び検出精度、並びにチップ面積に応じて画素セル構造を最適化するための、画素センサ設計方法が提供される。
【発明の効果】
【００２２】
本発明は、暗電流に対する感度の低減を示すという利点を有する。
【００２３】
本発明のこれら及びその他の目的、特徴及び利点は、添付の図面と共に読まれるべき、その例示的な実施形態の以下の詳細な説明から明らかとなるであろう。
【図面の簡単な説明】
【００２４】
【図１】従来技術による、ＮＦＥＴ素子を実装した典型的な４素子ＣＭＯＳ画素設計１０を示す。
【図２】本発明の１つの実施形態による、３つのＮＦＥＴ素子を用いた新規な画素設計５０を示す。
【図３】本発明の第２の実施形態による、図２の第１の実施形態における出力ＮＦＥＴトランジスタ素子をＰＦＥＴトランジスタで置き換えた、３つのトランジスタ素子を用いた新規な画素設計１５０を示す。
【図４】図２に示される実施形態による新規な画素センサ・セル５０の動作を示す信号タイミング図９０である。
【図５】Ｎ１の両端の初期電圧Ｖｄ１が２．５Ｖである場合について異なる照射レベルでの光電圧減衰時間プロット９２を示す。
【図６】Ｎ１の両端の初期電圧Ｖｄ１が１．５Ｖである場合について異なる照射レベルでの光電圧減衰時間プロット９４を示す。
【図７】信号ＲＳと、図４に示されるようなそれぞれのＶＷＢ信号７６ａ、７６ｂ、７６ｃの各々との間に排他的ＯＲ（ＸＯＲ）関数を適用した結果として生成される、それぞれの信号ＶＣＢ８６ａ、８６ｂ、８６ｃの信号タイミング図９５を示す。
【図８】異なる値の初期電圧について、フォトダイオード電圧ＶＰＤ６６が検出レベルに到達するまでの時間（ＴＤＴ）を、照射レベルに対して示すプロット１００である。
【図９】各ＶＣＴ信号が特定の照射帯域に合わせてチューニングされた異なる幅ＴＣＴを有するように生成された、数個のＶＣＴ信号１０６ａ、１０６ｂ、１０６ｃを示す信号タイミング図１０５を示す。
【図１０】高い入射照射レベルにおける画素センサ動作の例示的な事例で生成される信号を示す、例示的な信号タイミング図１１０を示す。
【図１１】低い入射照射レベルにおける画素センサ動作の例示的な事例で生成される信号を示す、例示的な信号タイミング図１１５を示す。
【図１２】本発明の１つの実施形態により実装された画素アレイ設計配置２００を示す。
【図１３】ＰＦＥＴ出力トランジスタ素子を用いない図２の画素設計によるパルス検出のための処理回路２２０を示す。
【図１４】ＰＦＥＴ出力トランジスタ素子を用いる図３の画素回路設計の場合のパルス検出のための処理回路２５０を示す。
【図１５】ＴＣＴパルス幅に対する、検出レベル（ＶＤＴ）、例示的な事例において検出される最高照射レベルでのパルス数［ＮＨＲＨ（ＲＨ）］、及び個別の照射範囲の数（ＮＲ）に起因する影響を表すプロットを示す。
【図１６】ＴＣＴパルス幅に対する、検出レベル（ＶＤＴ）、例示的な事例において検出される最高照射レベルでのパルス数［ＮＨＲＨ（ＲＨ）］、及び個別の照射範囲の数（ＮＲ）に起因する影響を表すプロットを示す。
【図１７】ＴＣＴパルス幅に対する、検出レベル（ＶＤＴ）、例示的な事例において検出される最高照射レベルでのパルス数［ＮＨＲＨ（ＲＨ）］、及び個別の照射範囲の数（ＮＲ）に起因する影響を表すプロットを示す。
【図１８】検出電圧ＶＤＴに対する検出時間ＴＤＴの関係３３２を示す例示的なプロット３３０を示す。
【図１９】ＲＳＴを１．５Ｖ、ＲＮを８として、［ＮＨＲＨ（ＲＨ）］の幾つかの値について、検出電圧ＶＤＴに対するＰＤＭＡＸの関係３４２を示す例示的なプロット３４０を示す。
【図２０】異なる範囲の数ＮＲについて、［ＮＨＲＨ（ＲＨ）］（最高照射レベルにおけるパルス数）に対するＰＤＭＡＸの関係３５２を示す例示的なプロット３５０を示す。
【図２１】検出電圧に対する最低照射範囲における最大パルス数の関係３６２を示す例示的なプロット３６０を示す。
【図２２】異なる範囲の数ＮＲについて、最高照射レベルにおける最大パルス数に対する最低照射範囲における最大パルス数の関係３７２を示す例示的なプロット３７０を示す。
【図２３】ＰＦＥＴ１を用いる図３の画素設計事例について、照射レベルに対する、１６個の照射範囲のうちの最初の８つの照射範囲におけるパルス数の関係３８２を示す例示的なプロット３８０を示す。
【図２４】ＰＦＥＴ１を用いる図３の画素設計事例について、照射レベルに対する、１６個の照射範囲のうちの次の８つの照射範囲におけるパルス数の関係を示す例示的なプロット３９０を示す。
【図２５】本発明の画素センサ・セルのための照射範囲を設計するための方法論４００を示す。
【図２６】本発明の画素センサ・セルのための照射範囲を設計するための方法論４００を示す。
【図２７】本発明のＣＭＯＳイメージング・センサの設計及び動作のための多数の条件をテストし、特徴付けるために、テスト・チップ又は同様の装置上で種々の回路構成を設計するための手順５００のフローチャート図である。
【図２８】図２７に関して説明される手順に従って多数の設計構成を構築するテスト・チップ又は同様の装置を用いて、ＣＭＯＳイメージング・センサの１つ又は複数の最適な設計を決定することができる手順５５０を示す。
【発明を実施するための形態】
【００２５】
図２は、出力トランジスタＮＦＥＴ２として単一のＮＦＥＴ素子を用いる、本発明の１つの実施形態による画素設計５０を示す。この画素は、伝達（トランスファー）素子ＴＸ５３、リセット素子ＮＦＥＴ１  ６３、及び出力素子ＮＦＥＴ２  ７３を含む。ＴＸ素子の１つの拡散部はフォトダイオードであり、最終パッシベーション上の、そのフォトダイオードの真上にあるマイクロレンズ及びフィルタ（図示せず）からの照射光を受けることになる。図２において、ＲＥＳＥＴ（リセット）トランジスタは、そのゲートをリセット電圧信号ＲＳＴとするＮＦＥＴ１  ６３であり、一方の拡散部はＴＸ伝達素子５３の拡散部５５に接続され、他方の拡散部６０はＤＣリセット電圧Ｖｄ１に接続される。ＲＳＴ及びＴＸがハイのとき、リセット電圧Ｖｄ１はフォトダイオード拡散部Ｎ１に伝達される。ＲＳＴがロー、ＴＸがハイのとき、フォトダイオード電圧は時間の関数として減衰し、拡散部Ｎ２  ５５に伝達されて電圧ＶＰＤ６６として現れる。
【００２６】
図４は、図２に示される実施形態による新規な画素センサ・セル５０の動作を示す信号タイミング図を示す。図４に示されるように、ＲＳＴ信号がローになり、電圧ＶＰＤ６６が時間と共に減衰するときに、トランジスタＮＦＥＴ２の拡散部に接続されたＲＳ信号はハイになる。ＶＰＤがＮＦＥＴ２  ７３の閾値電圧に等しい検出レベルＶＤＴを下回ると、トランジスタＮＦＥＴ２  ７３はオフになる。ＮＦＥＴ２の他方の拡散領域７５の電圧ＶＷＢの電圧レベル７６は図４に示されたとおりであり、これが列バス出力８０に結合される。電圧ＶＰＤ６６の降下は、照射レベルの関数である。照射レベルが高いほど、ＶＰＤ６６の時間の経過による降下は速まる。これに対応して、信号ＶＷＢのＴＷＢ幅は、照射レベルの関数である。従って、図４に示されるように、ＴＷＢ幅が、それぞれ、３つの可能な照射レベル、即ち、高照射、中間照射、低照射におけるＶＷＢ信号７６ａ、７６ｂ、７６ｃについて示される。
【００２７】
フォトダイオード電圧の時間の経過による減衰Ｖ（ｔ）は次式
Ｃ（Ｖ）×ｄＶ（ｔ）／ｄｔ＝−（Ｉｇｒ＋ＩＰ）  （１）
で表され、ここで、Ｉｇｒはフォトダイオード素子５７の空乏層に関連する発生−再結合電流であり、ＩＰは光電流である。動作は傾斜接合を用いて実証され、近似的な接合キャパシタンスＣ（Ｖ）は、
Ｃ（Ｖ）＝ＡＰＤ×（Ｑ×ａ×εＳＩ２／１２）１／３×Ｖ（ｔ）−１／３  （２）
により与えられ、ここでＡＰＤはフォトダイオードＮ１  ５７の面積であり、Ｑは１．６０２１×１０−１９クーロンの電子電荷であり、ａはＮ１の接合部における正味のドーピング傾斜であり、εＳＩはシリコンの誘電率であり、これは１．０５３６×１０−１０ファラド／ｍである。電流Ｉｇｒは、
Ｉｇｒ＝［ＡＰＤ×Ｑ×ＮＩ／（２×τ）］×Ｗ  （３）
により与えられる。
【００２８】
ここで、ＮＩは真性キャリア濃度であり、これは室温２７°Ｃにおいて１．６×１０１６／ｍ３に等しく、τは空間−電荷領域における実効寿命であり、Ｗは空間−電荷幅であり、これは、
Ｗ＝［１２×εＳＩ／（Ｑ×ａ）］１／３×Ｖ（ｔ）１／３  （４）
により与えられる。
【００２９】
光電流ＩＰは、
ＩＰ＝Ｉ×ＡＰＤ×Ｈ  （５）
により与えられる。
【００３０】
ここで、Ｉはそのｐ−ｎ構造についての感光度であり、Ｈはｆｔ．ｃｄで表した照射レベルである。例示的な素子において、実証目的で以下の値を割り当てることができる。即ち、τ＝１．６μ秒、ａ＝３×１０２９ｍ−４、Ｉ＝０．０５Ａ／ｍ２．ｆｃ、及び、ＡＰＤ＝１０ｍｉｌ２＝６．２５×１０−１０ｍ２とする。
【００３１】
式（１）に式（２）、（３）、（４）、及び（５）を代入すると、以下の微分方程式
｛Ｖ（ｔ）−２／３××［ｄＶ（ｔ）／ｄｔ］｝＋｛Ｉ×Ｈ×［１２／（Ｑ×ａ×εＳＩ）１／３］×Ｖ（ｔ）−１／３｝＋｛［ＮＩ／（２×τ）］×［１４４×Ｑ／（ａ２×εＳＩ）１／３］｝＝０        （６）
が得られる。
【００３２】
式（６）の明白な解は存在しないが、この式は、電圧Ｖ（ｔ）を段階的に増分し、対応する時間間隔を計算する数値技法により最も上手く解かれる。図５及び図６は、時間の関数としてのフォトダイオードＮ１  ５７の両端の電圧Ｖ（ｔ）についての式（６）の解を、照射レベルＨをパラメータとして示す。図５において、Ｎ１の両端の初期電圧Ｖｄ１が２．５Ｖである場合について、異なる照射レベルでの光電圧−減衰時間のプロット９２が示される。同様に、図６では、Ｎ１の両端の初期電圧Ｖｄ１が１．５Ｖである場合について、異なる照射レベルでの光電圧−減衰時間のプロット９４が示される。
【００３３】
図７は、信号ＲＳと、図４に示されるようなそれぞれのＶＷＢ信号７６ａ、７６ｂ、７６ｃの各々との間に排他的ＯＲ（ＸＯＲ）関数を適用した結果として生成されるそれぞれの信号ＶＣＢ８６ａ、８６ｂ、８６ｃの信号タイミング図９５を示す。それぞれの遅延時間ＴＤＴは、それぞれの結果信号ＶＣＢ８６ａ、８６ｂ、８６ｃに対応するＴＤＴ９６ａ、９６ｂ、９６ｃとして図７に示され、これは照射レベルの関数である。即ち、照射レベルが高いほど、遅延時間ＴＤＴは小さくなる。さらに、各々の信号ＶＣＢ８６ａ、８６ｂ、８６ｃの幅ＴＣＢは、照射レベルにより変調される。即ち、照射レベルが高いほど、信号ＶＣＢの幅ＴＣＢは広くなる。図８は、異なる値の初期電圧について、フォトダイオード電圧ＶＰＤ６６が検出レベルに到達するまでの時間（ＴＤＴ）を、照射レベルに対して示すプロット１００である。図８に示されるように、時間ＴＤＴはＬｏｇ−Ｌｏｇ目盛り上で照射レベルの逆線形関数となるが、低照射レベルにおいてはこの線形性から幾らかの偏りがある。
【００３４】
ここで図９を参照すると、数個の信号１０６ａ、１０６ｂ、１０６ｃを示す信号タイミング図１０５が示され、これらは、各ＶＣＴ信号が、特定の照射帯域（範囲）に合わせてチューニングされた、即ち調整された異なる幅ＴＣＴを有するように生成される。例えば、ＶＣＴ（ｘ）は０．００１ｆｔ．ｃｄから０．００２ｆｔ．ｃｄまでの照射範囲に対するものであり、以下同様である。幅ＴＣＴは、照射レベルが高いほど小さくなる。図９は、さらに、それぞれ高、中間又は低照射レベルに応じたそれぞれ異なるＴＣＤＴ遅延時間９６ａ、９６ｂ、９６ｃを有する、異なるＶＣＢ応答信号８６ａ、８６ｂ、８６ｃを示す。最低照射範囲（帯域）に対応するＶＣＴ信号１０６ｃと同一の総幅を有するパルス列ＶＮＴ１０９が生成される。パルス列ＶＮＴ１０９は各パルスについて幅ＷＮを有し、パルス間の時間はＴＮである。パルス列ＶＮＴは、ＲＳ信号と、連続した２つのパルスの各々の間が時間ＴＮである連続的なパルス信号との間のＡＮＤ関数により得ることができる。
【００３５】
図１０は、高い入射照射レベルにおける画素センサ動作の例示的な事例で生成される信号を示す、例示的な信号タイミング図１１０を示す。図１０に示されるように、フォトダイオード電圧ＶＰＤ６６がＮＦＥＴ２の閾値電圧に対応する検出レベルＶＤＴまで下がるのにかかる時間がより短く、結果として得られる信号ＶＣＢはより小さい遅延時間ＴＤＴを有するので、ＴＤＴ遅延時間は小さい。図１０は、特に、ＶＣＢ信号８６ａが、異なるＴＣＴ幅を有する２種類のＶＣＴ信号、即ち、例えば異なる照射範囲のために設計された異なるＶＣＴ信号１０６ａ、１０６ｂと相互作用したときに何が起こるのかを示す。ＡＮＤ関数が、ＶＣＴ、ＶＣＢ、及びパルス列ＶＮＴ信号１０９に対して実行される。図１０に示されるように、小さいＴＣＴ幅を有する例示的なＶＣＴ信号１０６ａ、即ち高い照射範囲に適合したＶＣＴ信号を用いてＡＮＤ関数が実行されると、結果の出力信号ＶＭＴ１０９ａは、次式
ＶＭＴ＝｛（ＶＣＴ、高照射範囲）・（ＶＣＢ、高照射レベル）・（ＶＮＴ）｝
に従って決定される。
【００３６】
結果の信号ＶＭＴ１０９ａは、図１０に示されるように僅かな数のパルスしかもたず、最初のパルスは、ＶＣＴ１０６ａが、そしてまた信号ＲＳがハイになった時点から遅延時間ＴＤＴで、早期に発生する。より大きいＴＣＴ幅を有する、即ち中間の又はより低い照射範囲に対して設計された例示的なＶＣＴ信号１０６ｂを用いてＡＮＤ関数が実行された場合、結果として得られるＶＭＴ出力信号は次式
ＶＭＴ＝｛（ＶＣＴ、低照射範囲）・（ＶＣＢ、高照射レベル）・（ＶＮＴ）｝
に従って決定される。
【００３７】
この例における出力信号ＶＭＴ１０９ｂは、この事例では、高い照射範囲に適合した小さいＴＣＴ幅を有するＶＣＴ信号１０６ａによる第１の事例よりも多数のパルス数を有する。より低い照射範囲のために設計されたＶＣＴ信号１０６ｂを用いた第２の事例における出力信号ＶＭＴ１０９ｂでは、高い照射範囲のために設計されたＶＣＴ信号を用いた第１の事例の最も早いパルスと同じ時点で最も早いパルスが発生していることに留意されたい。ＶＭＴにおけるこの最初のパルスもまた、ＶＣＴが、そしてまたＲＳがハイになった時点から遅延時間ＴＤＴで発生する。
【００３８】
図１１は、低い入射照射レベルにおける画素センサ動作の例示的な事例に関して生成される信号を示す、例示的な信号タイミング図１１５を示す。図１１に示されるように、ＶＣＢ信号８６ｃの遅延時間ＴＤＴは大きい。ＡＮＤ関数が、信号ＶＣＴ、ＶＣＢ、及びＶＮＴ１０９に対して実行された場合、結果として得られる信号はＶＭＴである。図１１は、小さい幅ＴＣＴを有する、即ち高い照射範囲のために設計されたＶＣＴ信号１０６ａを用いてＡＮＤ関数が実行されたときに生成される信号を示す。出力信号ＶＭＴは、
ＶＭＴ＝｛（ＶＣＴ、高照射範囲）・（ＶＣＢ、低照射レベル）・（ＶＮＴ）｝
により与えられる。
【００３９】
図１１に示されるように、結果として得られる信号ＶＭＴ１１９ａは、全くパルスをもたない。低照射範囲から中間照射範囲までに対して設計されたＶＣＴ信号の場合のＴＣＴの値に応じて、出力信号ＶＭＴには少数のパルスが存在できる。図１１は、さらに、ＶＣＴ信号１０６ｃが大きいＴＣＴ幅を有する、即ち低い照射範囲のために設計された事例も示す。この場合には、出力信号ＶＭＴ１１９ｃは、
ＶＭＴ＝｛（ＶＣＴ、低照射範囲）・（ＶＣＢ、低照射レベル）・（ＶＮＴ）｝
により与えられる。
【００４０】
大きいＴＣＴ幅を用いたこの事例においては、出力信号ＶＭＴ１１９ｃにおいてパルスが発生し、最初のパルスは、パルスＶＣＴが、そしてまたＲＳがハイになった時点から遅延時間ＴＤＴで発生する。
【００４１】
出力信号ＶＭＴ、即ちＶＭＴ（１）、ＶＭＴ（２）、ＶＭＴ（３）、．．．ＶＭＴ（ｘ）、．．．ＶＭＴ（ｎ）は、異なる値の幅ＴＣＴをもつ様々なＶＣＴ信号、即ちＶＣＴ（１）、ＶＣＴ（２）、ＶＣＴ（３）、．．．ＶＣＴ（ｘ）、．．．ＶＣＴ（ｎ）に対応する。各ＶＣＴ信号１０６は特定の照明範囲（帯域）を検出するために設計され、例えば、ＶＣＴ（１）は検出可能な最低照射範囲のためのものであり、ＶＣＴ（ｎ）は最高照射範囲のためのものである。出力信号ＶＭＴ（ｘ）は、ＶＣＴ（ｘ）、ＶＣＢ、及びＶＮＴに対して実行されるＡＮＤ関数の結果である。よって、生成された全てのＶＭＴ信号（ｎ個の信号）は、入力ＶＣＴ信号（ｎ個の信号）に起因するものである。信号ＶＣＢ８６は、検出される必要がある実際の入射光からもたらされる１つの信号である。入射照射（Ｈ）の値を検出するためには、照射レベルＨが属する正しい照射範囲Ｒ（ｘ）が最初に特定されなければならない。従って、照射範囲Ｒのために設計されたパルス幅ＴＣＴ（ｘ）を有するように設計された正確なＶＣＴ（ｘ）信号から得られる正確なＶＭＴ（ｘ）出力信号が決定されなければならない。
【００４２】
図３は、本発明の第２の実施形態による、図２の第１の実施形態における出力ＮＦＥＴトランジスタ素子をＰＦＥＴトランジスタで置き換えた、３つのトランジスタ素子を用いた新規な画素設計１５０を示す。図２の第１の実施形態における出力ＮＦＥＴトランジスタ７３の代わりにＰＦＥＴトランジスタ１５３を用いることにより、ＰＦＥＴは、ゲート電圧が、ＲＳ信号であるソース電圧より閾値電圧だけ低い大きさのときに、オンにされることになる。従って、例えばＲＳが３．３Ｖであり、ＰＦＥＴ１の閾値電圧が−０．５Ｖである場合には、ゲート電圧が２．８Ｖに達したときにＰＦＥＴはＯＮになる。これは、ＮＦＥＴ２がオンになるためにはゲートが閾値電圧（約０．５Ｖ）に達しなければならない、ＮＦＥＴ２を用いる場合とは対照的である。ＰＦＥＴ素子１５３をオンにするために必要なこのゲート電圧は、検出限界ＶＤＴと呼ばれる。ＰＦＥＴ素子１５３がオンであるときには、ＲＳ信号はＰＦＥＴ１のドレインに現れることになり、これが信号ＶＣＢ８６である。信号ＶＣＢ８６がオンになるのは、ＲＳ信号がＯＮになった時点から遅延時間ＴＤＴだけ遅延することになる。ＮＦＥＴ２  ７３の代わりにＰＦＥＴ１  １５３を用いることにより、信号ＶＣＢ８６はＰＦＥＴのドレインにおいて直接生成され、ＮＦＥＴ２を用いる場合に必要であったようにＸＯＲ（排他的ＯＲ）回路を用いて信号ＶＷＢからＶＣＢ信号８６を生成する必要がないことに留意されたい。
【００４３】
図１２は、本発明の１つの実施形態により実装された画素アレイ設計配置２００を示す。アレイ密度はＸＳ×ＹＳであり、ここでＸＳは列の数、即ち全てが同一のＲＳ信号及び同一のＲＳＴ（リセット）信号によりトリガされる画素の数である。よって、全てのＸＳ画素は、ＲＳＴ信号がＧＮＤになるのと同時にそのＶＰＤ電圧下降が生じ、また、そのＮＦＥＴ２又はＰＦＥＴ１トランジスタはそのＶＰＤ電圧が検出レベルＶＤＴに達したときに状態が変化する。ＹＳは画素行の数であり、各行はＸＳ個の画素を有する。従って、関数の実行に従って設計された異なるタイミングを有するＹＳ個のＲＳ信号及びＲＳＴ信号が存在する。列バス（図２及び図３を参照のこと）における信号処理は、振幅領域ではなく時間領域において行われるので、ＸＳ個の画素からの全ての信号は同時に処理され、ＸＳ個の画素の各々は少なくともある程度までそれ自身のパルス検出／処理回路２１０に接続されており、この回路は他の全てのＹＳ個の画素行によって共用されている。
【００４４】
図１３は、ＰＦＥＴ出力トランジスタ素子を用いない図２の画素設計によるパルス検出のための処理回路２２０を示す。詳細には、図１３に示されるように、排他的ＯＲ回路２０３、ＡＮＤ回路２１３、及びパルス・カウンタ回路２１５はＸＳ個の画素の各々について専用であり且つ異なっており、それらの回路はＹＳ個の画素の全てによって共用される。各パルス・カウンタ回路の出力は処理素子２１８への入力であり、処理素子２１８は、正確な照射範囲を判定して、照射に比例する照射レベル出力信号２１９を提供する。しかしながら、ＶＮＴパルス列１０９を提供するＶＮＴパルス列生成回路２０９は、全てのＹＳ画素及びＸＳ画素によって共用される。
【００４５】
図１４は、ＰＦＥＴ出力トランジスタ素子を用いる図３の画素回路設計の場合のパルス検出のための処理回路２５０を示す。詳細には、図１４に示されるように、ＸＳ個の画素の各々について異なるパルス処理回路を設けた点で、処理回路は図１３の処理回路と同様である。しかしながら、処理回路はＹＳ行の中の画素に対しては、排他的ＯＲ（ＸＯＲ）回路を必要としない点を除けば同じである。図１４に示されるように、この点に関して、面積的な要求条件の点では、パルス・カウンタ回路の方がＸＯＲ及びＡＮＤ回路よりも重要である。本明細書中でより詳細に説明されるように、画素アレイ設計の最適化において用いられる更なる重要な因子が存在する。それらの設計因子は、画素設計を最適化する場合、例えば信号時間処理及び面積についての検討事項という点で、使用のために定量化することができる。以下は、本発明のこの態様に従う、パルス・カウンタの動作及び照射範囲の設計に関する詳細である。
【００４６】
上記のように、本発明の２つの画素設計の実施形態（ＰＦＥＴ出力トランジスタを用いない図２及び用いる図３）に関して、時間領域における信号処理は、ここで説明されたようにＶＣＴ、ＶＣＢ、及びＶＮＴのＡＮＤ関数の結果である信号ＶＭＴに特定の数のパルスをもたらす。ＶＭＴ信号におけるパルスの数は、各画素に対する入射照射レベルに関する情報を提供する。説明の目的で、有用な照射範囲を０．０１ｆｔ．ｃｄから１００ｆｔ．ｃｄまでであるとみなすが、これは画素イメージセンサの用途に応じて変わり得る。この総照射範囲は幾つかの個別のより小さな照射範囲にさらに分割することができ、ＮＲを範囲の数とする。個別の照射範囲の範囲Ｒの各々は、下側照射レベルＨＲＬ（Ｒ）及び上側照射レベルＨＲＨ（Ｒ）を有する。画素アレイ出力の性能及び品質は、照射範囲の設計の関数である。当然のことながら、照射範囲の数を増やすことにより、性能及びノイズ耐性は改善されるが、これはセンサ・チップの設計の複雑性を増す。センサ設計の最適化における他のパラメータは、リセット電圧Ｖｄ１及び検出レベルＶＤＴである。設計のための他の重要な検討事項及びパラメータは、より詳細に後述する。個別の照射範囲Ｒの各々は、信号ＶＣＴに関して、対応する幅の値ＴＣＴ（Ｒ）を有する（図９参照）。
【００４７】
パルス列ＶＮＴ１０９は、ＷＮを各パルスの幅として図９に示され、ＴＮは２つのパルス間の時間である。合計（ＷＮ＋ＴＮ）は、ＶＮＴの周期（τＶＮＴ）であり、τＶＮＴの逆数はパルス周波数である。例示の目的で、ＷＮ＝ＴＮの場合に対して分析を行う。所与の照射範囲Ｒにおける照射レベルＨでのパルス数ＮＨＲ（Ｒ，Ｈ）は、次式
［ＴＣＴ（Ｒ）−ＴＤＴ（Ｒ，Ｈ）］＝｛［２×ＮＨＲ（Ｒ，Ｈ）］−１｝×ＷＮ      （７）
に従って計算される。従って、
ＮＨＲ（Ｒ，Ｈ）＝｛［ＴＣＴ（Ｒ）−ＴＤＴ（Ｒ，Ｈ）／ＷＮ］＋１｝／２  （８）
であり、ここでＴＣＴ（Ｒ）は照射範囲ＲにおけるパルスＶＣＴの幅ＴＣＴであり、ＴＤＴ（Ｒ，Ｈ）は範囲Ｒにおける照射レベルＨでの時間遅延ＴＤＴである。例えば図１０に示されるように、各照射範囲についての最小照射レベル及び最大照射レベルが、信号ＶＣＢについての検出時間ＴＤＴの境界を決定する。所与の照射範囲Ｒについてのこれらの境界をＴＤＴＬ（Ｒ）及びＴＤＴＨ（Ｒ）として特定する。下側の時間ＴＤＴＬ（Ｒ）はその範囲の上側照射レベルＨＲＨ（Ｒ）に対応し、上側の時間ＴＤＴＨ（Ｒ）はその範囲の下側照射レベルＨＲＬ（Ｒ）に対応する。信号ＶＣＴの幅ＴＣＴは、最低照射レベルで、その照射範囲での最大とならなければならない。なぜなら、最低照射レベルでＴＤＴは最大であり、従ってＴＣＴは出力ＶＭＴにおいてパルスを生じるために十分なほど大きくなければならないからである。これに対応して、最高照射レベルを有する照射範囲が最低パルス数を有し、最低照射レベルを有する範囲が最大パルス数を有することになる。個別の照射範囲Ｒの各々においては、パルス数は照射レベルが高いほど高くなる。個別の照射範囲の各々はその範囲Ｒを特定するパルス数の範囲を有し、ＮＨＲＬ（Ｒ）及びＮＨＲＨ（Ｒ）を照射範囲Ｒにおける最小及び最大パルス数とし、ＮＨＲ（Ｒ，Ｈ）は範囲Ｒにおける照射レベルＨでのパルス数である。ＮＨＲＬ（Ｒ）はその範囲の下側照射レベルＨＲＬ（Ｒ）に対応し、ＮＨＲＨ（Ｒ）は上側照射レベルＨＲＨ（Ｒ）に対応する。
【００４８】
以下、図２５及び図２６を参照して、本発明の画素セルの各実施形態を設計するため、及び、例えば照射範囲などの重要な設計パラメータを最適化するための１つの方法４００を説明する。
【００４９】
図２５に示される最初のステップＳ１において、入射照射値（Ｈ）に対するＴＤＴ（Ｈ）の値の決定が行われる。このステップで示されるように、リセット電圧Ｖｄ１（図２及び図３）、検出電圧レベルＶＤＴ、及び出力素子（ｎＦＥＴ又はｐＦＥＴ）の電圧閾値の選択は、より詳細に後述されるように最適化される。例を挙げれば、電圧値Ｖｄ１の検討はＶＤＴの選択に関連し、例えば、より低い電力及びより優れた信頼性のためには小さいＶｄ１が有利である。図２５のステップＳ８を参照すると、ＴＤＴ及びＶＣＢの値は、照射レベルＨに対して決定されることに留意されたい。照射レベルＨに対するこれらのＴＤＴ値及びＶＣＢ値は、ここでステップＳ７に関して記載されているように、ＮＲ個の範囲の各々に対するＡＮＤ回路に入力されることになる。次に、ステップＳ２に戻ると、重要な設計パラメータであるＶＮＴパルス列のパルス幅（ＷＮ）及びパルス間隔（ＮＴ）は、個別の照射範囲の数（ＮＲ）、範囲Ｒにおける照射レベルＨに対応する下側照射レベルＨＲＬ（Ｒ）、範囲Ｒにおける照射レベルＨに対応する最大照射レベルＨＲＨ（Ｒ）、及び、今から説明する２つの付加的な変数ＮＭＩＮ及びＮＤＩＦの選択を含む、選択された設計パラメータに基づき最適化される。
【００５０】
具体的には、ステップＳ２に示されるように、個々の範囲の設計における２つの付加的な重要な変数は以下の１）及び２）である。１）ＮＭＩＮ、すなわち最高照射範囲（ここではＲＨと呼ぶ）における最小パルス数。従って、ＮＭＩＮはシステムによって検出することができる最低パルス数であり、即ち、ＮＭＩＮ＝ＮＨＲＬ（ＲＨ）であり、これは範囲ＲＨの下側照射レベルＨＲＬ（ＲＨ）にも対応する。２）ＮＤＩＦ、すなわち範囲ＲＨにおける最高照射レベルでの最大パルス数［ＮＨＲＨ（ＲＨ）］と最小パルス数［ＮＨＲＬ（ＲＨ）］との間の差。ＮＭＩＮとＮＤＩＦの値の選択は、画像品質、検出誤差の低減、及びノイズ耐性のために非常に重要である。ＮＤＩＦが小さすぎる場合には、ノイズの影響がより高くなり、正確な照射レベルの検出における潜在的な誤差が増大することがある。しかしながら、本発明の重要な利点は、最高照射範囲に対応するこの最小パルス数がノイズによる影響を受けにくいという点である。それでもなお、ＮＭＩＮは、パルス・カウンタ回路によって影響を受けることがあるので、小さすぎてはならない。ＮＤＩＦは、正確な照射レベルの検出における誤差及び画像品質を決定するので、非常に重要である。ＮＤＩＦが小さすぎると、潜在的な誤差が、最高照射範囲において幾らかの中間照射レベルの検出をもたらすことがある。
【００５１】
照射範囲設計に対する定量分析的手法はこれ以降でより詳細に説明される。しかしながら、ＮＤＩＦ及びＮＭＩＮを増加させることは、最低照射範囲におけるパルス数の値がより高くなることにつながり、従ってパルス検出器回路のために必要となる面積が増え、複雑性も増すことに留意されたい。
【００５２】
最高照射レベルの範囲ＲＨに対して、ＴＣＴはＴＣＴ（ＲＨ）であり、ＴＤＴの最小値及び最大値はそれぞれＴＤＴＬ（ＲＨ）及びＴＤＴＨ（ＲＨ）である。ＴＤＴＬ（ＲＨ）は範囲ＲＨの最大照射レベルＨＲＨ（ＲＨ）に対応し、ＴＤＴＨ（ＲＨ）は最小照射レベルＨＲＬ（ＲＨ）に対応することに留意されたい。よって、上記の式（８）をＮＭＩＮに適用すると、次式
ＮＭＩＮ＝｛［（ＴＣＴ（ＲＨ）−ＴＤＴＨ（ＲＨ））／ＷＮ］＋１｝／２  （９）
が得られる。
【００５３】
さらに、ＮＤＩＦの定義から、範囲ＲＨにおける最大パルス数、即ち範囲ＲＨにおける最高照射レベルでのパルス数であるＮＨＲＨ（ＲＨ）の値は以下の通り、得られる。
ＮＨＲＨ（ＲＨ）＝ＮＭＩＮ＋ＮＤＩＦ  （１０）
【００５４】
範囲ＲＨの最高照射レベルＨＲＨ（ＲＨ）に対して、パルス数は、
ＮＨＲＨ（ＲＨ）＝｛［（ＴＣＴ（ＲＨ）−ＴＤＴＬ（ＲＨ））／ＷＮ］＋１｝／２  （１１）
により与えられる。
【００５５】
式（９）から式（１１）を引くと、
ＷＮ＝［ＴＤＴＨ（ＲＨ）−ＴＤＴＬ（ＲＨ）］／｛２×［ＮＨＲＨ（ＲＨ）−ＮＭＩＮ］｝  （１２）
が得られる。
【００５６】
式（１２）の右辺における差はＮＤＩＦに等しい。従って、
ＷＮ＝［ＴＤＴＨ（ＲＨ）−ＴＤＴＬ（ＲＨ）］／［２×ＮＤＩＦ］  （１３）
である。
【００５７】
式（１３）から、信号ＶＮＴのための幅及びパルス間隔が最適に決定される。ステップＳ２に関して説明した選択された設計パラメータに基づくこれらのＷＮ及びＴＮの値を用いて、図２５のステップＳ９に示されるようにＶＮＴパルス列を生成し、これが次に、ステップＳ７に関してここで説明されるように、ＮＲ個の範囲のためのＡＮＤ回路へと入力される。
【００５８】
再度、図２５を参照し、ステップＳ３へと続けると、幅ＴＣＴ（ＲＨ）は以下のように書くことができる式（９）により決定される。
ＴＣＴ（ＲＨ）＝ＷＮ×［（２×ＮＭＩＮ）−１］＋ＴＤＴＨ（ＲＨ）  （１４）
【００５９】
さらに、図２５のステップＳ３に示されるように、範囲ＲＨにおける照射レベルＨでのパルス数ＮＨＲ（ＲＨ，Ｈ）は、次式
ＮＨＲ（ＲＨ，Ｈ）＝｛［（ＴＣＴ（ＲＨ）−ＴＤＴ（ＲＨ，Ｈ））／ＷＮ］＋１｝／２  （１５）
のように決定される。
【００６０】
その他の個別の照射範囲に対して、最小パルス数及び最大パルス数は以下のように決定される。どの照射範囲においてもパルス数と照射レベルとの間の関係はＬｏｇ−Ｌｏｇ目盛り上で線形ではないと理解されることに留意されたい。その範囲におけるパルス数と照射レベルとの間にベキ乗関係、即ちＬｏｇ−Ｌｏｇ目盛り上での線形関係（線形Ｌｏｇ−Ｌｏｇと呼ぶことにする）があること、さらに全ての範囲について、その直線の傾き、即ちベキ乗関係の指数が同一であることが非常に望ましいが、それは、そのことにより、各範囲におけるセンサ回路内でのパルス数から照射レベルへの変換が著しく単純化されるからである。関係が線形でない場合には、照射レベルへの変換は、例えば、各範囲について１つずつ、ルックアップ・テーブルと複雑な非線形回路を用いる回路によって行われなければならない。よって、線形Ｌｏｇ−Ｌｏｇ関係は、次式（１６）
ＮＨＲ（Ｒ，Ｈ）＝Ｃ（Ｒ）×ＨＳＬ  （１６）
に従い、ここでＣ（Ｒ）は照射範囲Ｒに依存する定数であり、Ｈは範囲Ｒにおける照射レベルであり、ＳＬは線形Ｌｏｇ−Ｌｏｇ関係の傾きであって全ての照射範囲に対して同一である。このＬｏｇ−Ｌｏｇ目盛り上での線形設計は、図２５のステップＳ４に関してここで示されるように、設計パラメータＳＬ、Ｃ（Ｒ）、それぞれが範囲Ｒの最小照射レベル［ＨＲＬ（Ｒ）］及び最大照射レベル［ＨＲＨ（Ｒ）］に対応する最小パルス数［ＮＨＲＬ（Ｒ）］及び最大パルス数［ＮＨＲＨ（Ｒ）］の最適な導出を与え、照射範囲数ＮＲの適切な設計、及びこの線形Ｌｏｇ−Ｌｏｇ関係についての最適な傾き（ＳＬ）を誘導することで、誤差を小さいものとすることになる。線形Ｌｏｇ−Ｌｏｇ目盛りについての最適な設計は、それぞれ範囲Ｒの最小照射レベル［ＨＲＬ（Ｒ）］及び最大照射レベル［ＨＲＨ（Ｒ）］に対応する最小パルス数［ＮＨＲＬ（Ｒ）］と最大パルス数［ＮＨＲＨ（Ｒ）］とを結ぶ直線を有することであり、これが誤差を最小にすることになる。よって、最高照射レベルを有する範囲ＲＨから開始すると、線形Ｌｏｇ−Ｌｏｇ関係についての傾きＳＬは、式（１７）により、以下のように与えられる。
ＳＬ＝｛Ｌｏｇ［ＮＨＲＨ（ＲＨ）／ＮＨＲＬ（ＲＨ）］｝／｛Ｌｏｇ［ＨＲＨ（ＲＨ）／ＨＲＬ（ＲＨ）］｝  （１７）
【００６１】
式（１５）から、各照射範囲Ｒについての最大パルス数と最小パルス数との間の差は、
ＮＨＲＨ（Ｒ）−ＮＨＲＬ（Ｒ）＝［ＴＤＴＨ（Ｒ）−ＴＤＴＬ（Ｒ）］／（２×ＷＮ）  （１８）
により与えられる。
【００６２】
さらに、式（１６）を用いることにより、照射範囲Ｒについての定数Ｃ（Ｒ）は
Ｃ（Ｒ）＝［ＮＨＲＨ（Ｒ）−ＮＨＲＬ（Ｒ）］／｛［ＨＲＨ（Ｒ）］ＳＬ−［ＨＲＬ（Ｒ）］ＳＬ｝  （１９）
として決定され、差［ＮＨＲＨ（Ｒ）−ＮＨＲＬ（Ｒ）］は式（１８）により与えられる。Ｃ（Ｒ）を決定し、式（１６）を用いると、範囲Ｒにおけるパルス数の最小値及び最大値は、
ＮＨＲＨ（Ｒ）＝Ｃ（Ｒ）×［ＨＲＨ（Ｒ）］ＳＬ  （２０）
及び、
ＮＨＲＬ（Ｒ）＝Ｃ（Ｒ）×［ＨＲＬ（Ｒ）］ＳＬ  （２１）
により与えられる。
【００６３】
再度、図２５を参照し、ステップＳ５へと続けると、範囲Ｒについての幅ＴＣＴ（Ｒ）、及び範囲Ｒにおける照射レベルＨでのパルス数（即ち［ＮＨＲ（Ｒ，Ｈ）］）が次に決定される。具体的には、範囲Ｒについての幅ＴＣＴ（Ｒ）は、式（１４）から以下のように与えられる。
ＴＣＴ（Ｒ）＝ＷＮ×｛［２×ＮＨＲＬ（Ｒ）］−１｝＋ＴＤＴＨ（Ｒ）  （２２）
【００６４】
次いで、範囲Ｒにおける照射レベルＨでのパルス数は、
ＮＨＲ（Ｒ，Ｈ）＝｛［（ＴＣＴ（Ｒ）−ＴＤＴ（Ｒ，Ｈ））／ＷＮ］＋１｝／２      （２３）
により与えられる。
【００６５】
所与の照射範囲内のパルス数と照射レベルとの間に導入される線形Ｌｏｇ−Ｌｏｇ設計概念を用いて、照射範囲Ｒにおける照射レベルＨでの近似的なパルス数［ＮＨＲＡ（Ｒ，Ｈ）］は、
ＮＨＲＡ（Ｒ，Ｈ）＝Ｃ（Ｒ）×ＨＳＬ  （２４）
により与えられる。
【００６６】
ここで説明された設計概念に従えば、照射範囲Ｒの最小照射レベル［ＨＲＬ（Ｒ）］と最大照射レベル［ＨＲＨ（Ｒ）］のそれぞれにおいて、式（２４）により与えられるパルス数は近似値ではなく正確な値であることに留意されたい。全ての照射範囲に対して傾きＳＬを用いたＬｏｇ−Ｌｏｇ目盛り上での直線近似を用いた、照射範囲Ｒにおける照射レベルＨでのパルス数の決定における誤差百分率［ＰＮＨＲ（Ｒ，Ｈ）］は、
ＰＮＨＲ（Ｒ，Ｈ）＝［ＮＨＲＡ（Ｒ，Ｈ）−ＮＨＲ（Ｒ，Ｈ）］×１００／ＮＨＲ（Ｒ，Ｈ）  （２５）
により与えられる。
【００６７】
各照射範囲の最小照射レベル及び最大照射レベルにおける誤差はゼロであることに留意されたい。
【００６８】
正確な照射レベルでイメージングを行うことがこれより説明される。図２５のステップＳ６に示されるように、最初に、例えば図９−図１１に関して説明されたように、ＮＲ個の範囲の各々についてＶＣＴが生成される。次いで、ＴＤＴ、ＶＣＢ、ＶＣＴ、及び生成されたＶＮＴの値がＡＮＤ回路に入力され（例えば、図１３、図１４のパルス検出処理回路において示されるように）、正確な照射が判定される。
【００６９】
従って、図１３（出力ＰＦＥＴトランジスタを用いない画素セルのための画素処理回路）及び図１４（出力ＰＦＥＴトランジスタを用いた画素セルのための画素処理回路）、並びにそれぞれ図２及び図３を再度参照して、パルス検出、及びパルス数から入射照射レベル（ＨＳ）へと変換するための変換回路をこれより説明する。図２６のステップＳ１０及びＳ１１で表される検出手順の最初の部分は、信号ＶＭＴの中のパルス数を計数することである。信号ＶＭＴは、ここで図１０及び図１１に関して説明されたように信号ＶＮＴ、ＶＣＴ、及びＶＣＢのＡＮＤ演算の結果として得られる信号である。図３の画素設計のための図１３において示されるように、ＰＦＥＴがない場合には、信号ＶＣＢは信号ＲＳ及びＶＷＢの排他的ＯＲの出力である。パルス検出回路の最初のステップは、信号［ＶＭＴ（Ｒ）］の中のパルス数［ＮＶＭＴ（Ｒ）］を計数することであり、ここでＲは特定の照射範囲であり、従ってＲは１からＮＲまで変化し、ＮＲは照射範囲の数である。図２６のステップＳ１２においてさらに示されるように、パルス・カウンタの全ての出力［ＮＶＭＴ（Ｒ）］は次に比較回路に入力され、ここでパルス数と各範囲における最小パルス数ＮＨＲＬ（Ｒ）及び最大パルス数ＮＨＲＨ（Ｒ）とが比較される。次いで、図２６のステップＳ１３においてさらに示されるように、入射照射レベル（ＨＳ）が属する正確な照射範囲（ＲＳ）は、パルス数［ＮＶＭＴ（ＲＳ）］がＮＨＲＬ（ＲＳ）以上であり、かつ［ＮＶＭＴ（ＲＳ）］がＮＨＲＨ（ＲＳ）以下である範囲として判定される。検出されるべき入射照射レベル（ＨＳ）がある範囲の最小照射レベル又は最大照射レベルにある場合には、この照射レベルは２つの連続した照射範囲に属することができることに留意されたい。１つの実施形態において、入射照射レベルが属することができる最も低い照射範囲が、正確な範囲ＲＳとして特定される。低い照射範囲ほど高いパルス数を含むので、これにより検出における誤差が低減される。パルス数の計数における別の設計検討事項は、信号ＶＭＴの末尾のパルスが、信号ＶＭＴ内の他のパルスと同じパルス幅ＷＮをもたない可能性があることである。これは、信号ＶＣＴの幅ＴＣＴが、厳密に整数個の信号ＶＮＴのパルスを含むことができない場合があるからである。この場合には、パルス検出回路は、パルス幅が設計幅ＷＮの０．２５以上の場合に、そのパルスを計数するように設計される。
【００７０】
図２６のステップＳ１４を続けると、出力信号ＶＭＴ（Ｒ）から正確な範囲ＲＳが判定されたら、次のステップは、正確な入射照射レベルＨＳを判定することである。具体的には、範囲ＲＳに関して特定されたパルス数ＮＳが、説明された線形Ｌｏｇ−Ｌｏｇ関係を用いて照射レベルに変換される。ＨＳは、次式（２６）
Ｌｏｇ（ＨＳ）＝（１／ＳＬ）×Ｌｏｇ［ＮＶＭＴ（ＲＳ）／Ｃ（ＲＳ）］  （２６）
により求められる。
【００７１】
従って、まず［ＮＶＭＴ（ＲＳ）］を範囲ＲＳの定数［Ｃ（ＲＳ）］で除し、次いで、結果の対数を全ての照射範囲について同一である傾きＳＬで除す。結果の指数が照射レベルＨＳである。
【００７２】
図２６のステップＳ１に関して言及したように、ここで、リセット電圧Ｖｄ１（図２及び図３）及び検出電圧ＶＤＴの選択を以下の通り説明する。
【００７３】
本発明の画素センサ設計は時間スケールに基づくので、Ｖｄ１は、振幅検出に基づく従来の設計で必要とされるほど大きくする必要がない。ここでのＶｄ１の要件は、ＶＤＴの選択に関連する。Ｖｄ１が他の設計の場合よりも小さいと、より低電力及びより優れた信頼性のために、有利となる。ＰＦＥＴを用いない図２の画素センサについては、本質的な可視光範囲を収容できるようにトリプル・ウェルは十分に深くなければならないことを配慮した上で、トリプル・ウェルを備えた設計をＮＦＥＴ２のために用いることができる。トリプル・ウェル設計を含めることで、全ての画素に対して、ＮＦＥＴのためのＶｔを調整することができ、このことでより良好な設計をもたらすことができる。一般に、ウェル電位をＶＷＮとして、ＮＦＥＴ２は、ＶＰＤが次式
ＶＤＴ＝Ｖｔ＋ΔＶｔ  （２７）
のＶＤＴ電圧に達したときに導通する。
【００７４】
ΔＶｔはウェル電位ＶＷＮに起因するＶｔの変化であり、Ｖｄ１はＶＤＴよりも所定量だけ大きい値に設計されることに留意されたい。ＰＦＥＴ１を用いた図３の画素設計については、Ｎ−ウェル電圧は、全ての画素に対して値ＶＷＰに調整されることができ、ＶＤＴ電圧は、
ＶＤＴ＝ＲＳ−｜Ｖｔ｜−ΔＶｔ  （２８）
により与えられ、ここでもΔＶｔはウェル電圧ＶＷＰによるＰＦＥＴのためのＶｔの減少の大きさである。画素設計におけるＰＦＥＴの有無に拘わらず、調整可能なウェル電圧を用いた画素設計には２つの主要な利点がある。第１に、ウェル電位によって、画素アレイにわたるＶｔの変動を低減することが可能であり、そのことがひいては検出電圧ＶＤＴの変動を低減することになる。アレイにわたるＶｔの変動を低減することは、検出誤差及び固定パターン・ノイズ（ＦＰＮ）の低減のために重要である。第２に、図２（ＰＦＥＴ無し）の画素設計については、ウェル電位は、ＶＤＴをＶｄ１より余り低くなく設定するのに必要である。これは、例えばＶｄ１が１．０Ｖであり、ＶＤＴが０．８Ｖ又は０．９Ｖであることが所望される場合に、ＶＤＴを引き上げるためにウェル電位が必要だからである。通常、ウェル電圧無しのＮＦＥＴのためのＶｔは約０．６Ｖほどに設計することができ、次いでウェル電圧がそれを所望の値である０．９Ｖまで引き上げることができる。ＰＦＥＴを用いない図２の画素設計のためのリセット電圧Ｖｄ１が例えば１．５Ｖである場合には、ＶＤＴをＶｄ１に近い約１．３Ｖの値に設定するためにはＮＦＥＴ２のためのＶＴを１．３Ｖにすることが必要になり、それは実用上の見地を超える非常に大きな電圧ポンプ回路を伴う相当な大きさのウェル電圧が必要となることを意味するので、非常に困難であろう。しかしながら、ＶＤＴをＶｄ１より余り低くなく設定することは、信号処理時間を妥当な値にまで低減させるために必要である。
【００７５】
ＰＦＥＴ１を用いた図３の画素設計については、式（２８）により与えられるように、ウェル電圧無しのＶｔは−０．３Ｖに調整することができ、１．５ＶのＲＳＴ電圧値に対してＶＤＴは１．４Ｖである。チャネル長及び酸化膜厚さの変動に起因する画素アレイにわたる変動は約＋／−１５ｍＶとなることがあり、これは図２の画素設計のＮＦＥＴ２のためのＶｔである０．６Ｖの約＋／−２．５％に相当し、図３の画素設計のＰＦＥＴ１のためのＶｔである−０．３Ｖの約５％に相当する。０．９Ｖの値に設計されたＶＤＴを用い、ＲＳＴが１．０Ｖである場合（ＮＦＥＴ設計では典型的）には、ＮＦＥＴ２に対してウェル電位を用いることで、アレイにわたるＶｔ変動は、約＋／−１．７％のアレイにわたるＶＤＴの変動をもたらし、ＰＦＥＴ１を用いた画素設計の場合には、１．４ＶのＶＤＴ及び１．５ＶのＶｄ１対してわずか＋／−１．０％のＶＤＴ変動をもたらすのみである。加えて、５０ｍＶになることもある、チップ間、ウェハ間、ロット間、及び製造設備間でのＶｔの変動、並びにＶｔの平均値の変動も、考慮に入れるべき重要な検討事項である。平均値周辺でのＶｔ変動は約１０％となることがあるが、全てのウェハに対して、ボードに全体わたって一定の値のウェル電位を用いることで、ＶＤＴが０．９ＶでありＶｄ１が１．０ＶであるＮＦＥＴ設計では、ＶＤＴの変動は約６．７％となり、またＶＤＴが１．４ＶでありＶｄ１が１．５ＶであるＰＦＥＴ設計では、ＶＤＴの変動は約２．３％となる。調整可能なウェル電位を用いると、ＶＴ変動の影響をさらにもっと低減させることができる。このことは、例えば温度変動、並びにＶｔの平均値における変動に対処するために、スキャンの前にウェル電位を自動的に設計値まで調整できるような方式により例示することができる。
【００７６】
ウェル電位を用いてＶｔを引き上げることの重要な利点は、時間領域における検出／信号処理の最も重大な構成要素である検出時間ＴＤＴを低減させることである。Ｖｔ変動の影響を低減させることは、固定パターン・ノイズ（ＦＰＮ）のようなノイズの低減のためにもまた重要である。ＰＦＥＴを用いた画素設計及び用いない画素設計に対してリセット（Ｖｄ１）電圧を適切に設計すれば、ウェル電位を大きくする必要はなく、従って、ウェル電圧のためのポンプ回路は大きな面積又は大量の電流消費を必要としない。図７を参照すると、ＴＤＴはＶＤＴの、従ってＶｔの強力な関数であり、ＶＤＴがリセット電圧Ｖｄ１より著しく低ければほんの一瞬（a fraction of a second）となるかもしれない。
【００７７】
上で挙げた設計検討事項から、以下の事項が設計最適化のための重要な構成要素である。設計最適化の例証のためと見なされる１つの例示的な実施形態を、図３のＰＦＥＴ１出力トランジスタ素子を実装する画素設計に関してここで説明する。
１．図３に示されるようにＰＦＥＴ１を用いた画素設計に対して１．５Ｖに設定されるリセット電圧Ｖｄ１。
２．検出電圧、ＶＤＴ。検討する値は、０．８Ｖ、１．０Ｖ、１．２Ｖ、１．３Ｖ、１．３５Ｖ、１．４Ｖとする。
３．個別の照明範囲の数、ＮＲ。検討する値は、８個、１６個、及び３２個の範囲とする。
４．最高照射範囲における最低パルス数、ＮＭＩＮ、及び最高照射範囲における最大パルス数と最小パルス数との間の差、ＮＤＩＦ。検討されるこれらの因子ＮＭＩＮ及びＮＤＩＦの例示的な値は、最高照射範囲に対して、ＮＭＩＮは２、２、３であり、ＮＤＩＦは２、４、７である。
【００７８】
ここで図１５、図１６、及び図１７を参照すると、ＴＣＴパルス幅に対する、検出レベル（ＶＤＴ）と、［ＨＲＨ（ＲＨ）］により与えられる、この例示的な事例において検出される最高照射レベル、例えば１００ｆｔ．ｃｄ．の照射レベルにおけるパルス数［ＮＨＲＨ（ＲＨ）］と、個別の照射範囲の数（ＮＲ）とに起因する影響を示すそれぞれのプロットが図示される。上記の定義から、以下の式
ＮＭＩＮ＝ＮＨＲＬ（ＲＨ）  （２９）
及び、
ＮＨＲＨ（ＲＨ）＝ＮＭＩＮ＋ＮＤＩＦ  （３０）
が得られる。
【００７９】
各々のプロットの結果は、ＶＤＴ、ＮＲ、及びＮＨＲＨ（ＲＨ）がＴＣＴに与える影響を詳細に表す。検出レベルＶＤＴが、図１５で提示されるプロット３００で示される０．８Ｖから、図１６で提示されるプロット３１０で示される１．４Ｖに増大すると、これらの例示的プロットの両方でＮＨＲＨ（ＲＨ）＝１０、及びＮＲ＝３２の場合、ＴＣＴの値は、図１５の３０２で示される約０．４９秒から、図１６の３０５で示される約０．０６３秒まで減少することが示される。また、ＮＲが８から３２まで増加すると、図１６で提示されるプロット３１０で示されるように、ＮＨＲＨ（ＲＨ）＝１０及びＶＤＴ＝１．４において、ＴＣＴの値は約０．０６６秒から約０．０６３秒まで減少する。従って、ＶＤＴが１．４Ｖから０．８Ｖまで減少すると、ＴＣＴは約６８０％増加するのに対し、ＮＲが８から３２まで増加しても、ＴＣＴは４．５％しか減少しない。さらに、ＶＤＴ＝１．４Ｖ、及びＮＲ＝３２において、ＮＨＲＨ（ＲＨ）を６パルスから１０パルスまで増加させることにより、図１７に示されるプロット３２０の３１５において示されるように、ＴＣＴは約０．０６４秒から約０．０６３秒まで減少し、これは約１．６％の減少に過ぎない。しかしながら、ＮＨＲＨ（ＲＨ）が６パルスより下まで減少すると、ＴＣＴにはより顕著な影響が現れる。ＮＲ＝３２、及びＶＤＴ＝１．４Ｖにおいて、ＮＨＲＨ（ＲＨ）を６パルスから４パルスまで減少させると、ＴＣＴは０．０６４秒から約０．０７１秒まで増大し、これは約１１％の増大である。さらに、ＮＲ＝８、及びＶＤＴ＝１．４Ｖにおいて、ＮＨＲＨ（ＲＨ）を６パルスから４パルスまで減少させると、ＴＣＴは０．０６８秒から約０．０８１秒まで増大し、これはほぼ２０％の増大である。これらの結果から、ＶＤＴがＴＣＴに対して最も顕著な影響を有する。
【００８０】
さらに、検出電圧ＶＤＴに対する検出時間ＴＤＴの関係３３２を示す図１８のプロット３３０に示されるように、ＶＤＴ検出電圧を増大させることは、検出時間ＴＤＴの減少に対して顕著な影響を与えることが判る。ＶＤＴを可能な限りＶｄ１の付近まで増大させることが、ＴＤＴを最小化するための鍵である。従って、図２の画素設計（ＰＦＥＴ出力素子無し）に対してウェル電位を用いることは、時間領域における処理を伴う画素及びセンサ設計の最適化における重要な要素である。Ｖｄ１とＶＤＴとの間には、ＮＦＥＴ２（図２）又はＰＦＥＴ１（図３）の導通にノイズが干渉しないように、十分な差が存在することが理想的であり、この差はノイズを回避するのに十分でなければならない。ＰＦＥＴ１を用いた画素センサ回路に対して提示される例示的な設計（図３）の事例については、１．５Ｖのリセット電圧Ｖｄ１に対して、ＶＤＴは１．４Ｖに保持される。以下でより詳細に論じられる、ＮＦＥＴ２を用いた画素センサ回路の画素設計に対して提示される例示的な設計（図２）の事例については、Ｖｄ１は１．０Ｖであり、ＶＤＴは０．９Ｖである。ここから実証するように、ＮＲ及びＮＨＲＨ（ＲＨ）のための最適な設計選択は、さらに他の要因によっても影響を受ける。
【００８１】
画素及びセンサ設計の最適化に関する第２の重要な検討事項は照射レベルの検出における誤差であり、これは既に、上述の式（２５）において［ＰＮＨＲ（Ｒ，Ｈ）］として導入された。この誤差を、ＰＦＥＴ１を用いた画素設計に関して検討するために、設計の事例について計算した。以下で言及されるように、［ＰＮＨＲ（Ｒ，Ｈ）］の最大の大きさのことを、どの設計の事例に対しても［ＰＤＭＡＸ］と呼ぶことにする。図１９は、Ｖｄ１が１．５Ｖ、ＲＮが８の場合に、［ＮＨＲＨ（ＲＨ）］の幾つかの値、例えばＮＨＲＨ（ＲＨ）＝６などの場合について、検出電圧ＶＤＴに対するＰＤＭＡＸの関係３４２を示す例示的なプロット３４０を示す。図１９に示される得られたプロットは、ＶＤＴが［ＰＤＭＡＸ］に影響を与えないことを示す。
【００８２】
図２０は、異なる範囲の数ＮＲについて、［ＮＨＲＨ（ＲＨ）］（最高照射レベルにおけるパルス数）の値に対するＰＤＭＡＸの関係３５２を示す例示的なプロット３５０を示す。図２０は特に、ＮＲがＰＤＭＡＸに対して強い影響を与えることを示す。図２０は、さらに、［ＮＨＲＨ（ＲＨ）］が６パルスより低いときには［ＮＨＲＨ（ＲＨ）］は［ＰＤＭＡＸ］に影響を与え得るけれども、６パルスを超えた場合には、ＰＤＭＡＸはＮＲが８の場合にのみ［ＮＨＲＨ（ＲＨ）］による影響を受けるが、ＮＲが１６又は３２の場合には事実上［ＮＨＲＨ（ＲＨ）］による影響を受けないことを示す。これらの結果から、最大誤差ＰＤＭＡＸが１０％又はそれ未満の最適な設計は、ＮＨＲＨ（ＲＨ）＝６、かつＮＲ＝１６で得られる。上記の式（３０）において示されたように、ＮＨＲＨ（ＲＨ）はＮＭＩＮ及びＮＤＩＦにより決定される。よって、ここで検討している例示的な設計事例から、６パルスのＮＨＲＨ（ＲＨ）は、ＮＭＩＮ＝２及びＮＤＩＦ＝４により達成することができる。ＮＨＲＨ（ＲＨ）についての６という値は、例えばＮＭＩＮが３、ＮＤＩＦが３といった、その他のＮＭＩＮとＮＤＩＦとの組み合わせによっても達成できることに留意されたい。ＮＭＩＮ及びＮＤＩＦの最適な選択のために検討すべき他の検討事項がある。第１には、ＮＭＩＮの最適な選択及びノイズの影響である。ＮＭＩＮが低すぎると、ノイズの干渉は重大なものになる。ノイズは、ここでは、パルス数が小さすぎる場合に十分な数のパルスが検出できないという点に関して定義される。ここでの設計基準は、ノイズの影響が、最高照射レベルの範囲でもある最低パルス数の範囲において１パルスの損失をもたらし得るものであるというものである。最高照射レベルに対するこの種の設計によって、ノイズの影響が最小化されることに留意されたい。例えば、１００ｆｔ．ｃｄの照射レベルが誤って９０ｆｔ．ｃｄとして検出されたとしても、百分率では影響はそれほど大きくない。よって、この設計基準から、ＮＭＩＮのための最適な設計選択は３である。第２の検討事項はＮＤＩＦである。ＮＤＩＦもまた、最高照射範囲における照射レベルの検出において、その範囲の最小照射レベルと最大照射レベルとの間の値でひずみが出ないように、十分に大きくなければならない。
【００８３】
ＮＤＩＦ、従ってＮＨＲＨ（ＲＨ）に関する第３の検討事項は、最低照射レベルの範囲のための設計において必要とされる最大パルス数である。このパラメータは、ＮＨＲＨ（ＲＬ）と呼ばれ、ここでＮＨＲＨは最低照射レベルの範囲ＲＬにおける最高パルス数に相当する。図２１は、検出電圧に対する最低照射範囲における最大パルス数の関係３６２を示す例示的なプロット３６０を示す。図２１は特に、最大パルス数は検出電圧ＶＤＴによる影響を受けないが、ＮＨＲＨ（ＲＨ）による影響を強く受けることを示す。例えば、ＮＨＲＨ（ＲＨ）を４パルスから１０パルスまで増加させることは、ＮＨＲＨ（ＲＬ）を２倍にする以上の影響がある。ＮＨＲＨ（ＲＨ）を４パルスから６パルスまで増加させると、ＮＨＲＨ（ＲＬ）は約２５，０００から約３７，５００まで増加する。ＮＨＲＨ（ＲＨ）の増加は、ＮＭＩＮ及びＮＤＩＦのいずれか又は両方を増加させることによるものである。
【００８４】
図２２は、異なる範囲の数ＮＲについて、最高照射レベルおける最大パルス数に対する最低照射範囲における最大パルス数の関係３７２を示す例示的なプロット３７０を示す。図２２は特に、ＮＨＲＨ（ＲＨ）の増加と共にＮＨＲＨ（ＲＬ）が増加することを示す。その上、図２２は、パルス数ＮＨＲＨ（ＲＬ）の増加が、照射範囲の数ＮＲによっていかに影響を受けるかを明らかに示している。ＮＨＲＨ（ＲＨ）が６パルスに等しい場合に、ＮＲを８範囲から３２範囲まで増加させると、ＮＨＲＨ（ＲＬ）はほぼ倍近くになる。より低い照射レベルの範囲における最大パルス数の増加は、パルス検出回路のサイズを増大させることになる。この挙動は、本明細書において図２０について検出誤差ＰＤＭＡＸの最大の大きさに関して説明された観察との類似性を有する。これらの結果は、パルス検出に必要な回路のサイズ及び複雑性に関してセンサ設計をどのように最適化して、特に最高照射レベルの範囲において、ノイズ耐性を提供し、検出誤差又はひずみを低減するかを示す。
【００８５】
ここで論じられた設計検討事項は、ＰＦＥＴ１出力トランジスタ素子を実装する図３の画素設計のための画素アレイ及びセンサの最適な構成を決定するための準備を整える。本明細書において図１２を参照して説明されたように、画素アレイはＸＳ個×ＹＳ個の画素として構成される。ＹＳ個の画素の全てが同一のパルス検出及び処理回路を共用するが、パルス検出／処理回路はＸＳ個存在する。これらの検出回路が、全センサ面積のうちのかなりの部分を総体として占めることになる。ＹＳはまた、総パルス検出／処理時間を決定することになる。よって、最適な設計は、２つの重要な検討事項、即ちＹＳに対する信号処理時間と、ＸＳにより決定される検出及び処理に必要な回路とのバランスを取るべきである。ここでの設計手法を用いる例示的な事例は、ＸＳ＝２５００及びＹＳ＝２５０のための設計をもたらすことになる。
【００８６】
ここで説明された設計の画素センサ及び処理の設計検討事項から、図３に示されるようなＰＦＥＴ１出力トランジスタ素子を用いた画素セルを備えた例示的な最適なセンサ設計は、以下の通りである。即ち、
リセット電圧、Ｖｄ１＝１．５Ｖ、
検出電圧、ＶＤＴ＝１．４Ｖ、
温度及びＶｔの変動を補償するためにウェル電位を使用、
最高照射範囲における最小パルス数、ＮＭＩＮ＝３、
最高照射範囲における最小パルス数と最大パルス数との間の差、ＮＤＩＦ＝３、
最高照射範囲における最大パルス数、例えば［ＮＨＲＨ（ＲＨ）］＝６、
照射範囲の数、ＮＲ＝１６、
画素アレイ中の列の数、ＸＳ＝２５００、
画素アレイ中の行の数、ＹＳ＝２５０、
信号ＶＮＴの中のパルス幅、ＷＮ＝０．６０８μ秒、
信号ＶＮＴについてのパルス間隔、ＴＮ＝０．６０８μ秒、
照射レベルの検出における誤差の大きさ＜＝１０％、
パルス検出に必要な総面積、約３ｍｍ２、及び
総信号処理時間、５秒未満。
【００８７】
図２の例示的な画素センサ・セルの実施形態に目を向けると、これは、前述のようにＰＦＥＴを用いない画素設計であり、Ｖｄ１が１．５Ｖに保持されるのであれば、１．４Ｖ又はそれ以上とすべき検出電圧は、トリプル・ウェル設計のためのウェル電圧を用いたとしてもなお、ＮＦＥＴ２のためのＶＴを非常に高くすることを必要とする。よって、図２の（３）ＮＦＥＴ画素設計の設計最適化のためには、リセット電圧Ｖｄ１は１．０Ｖまで低減され、検出電圧は０．９Ｖまで低減される。その他の全てのパラメータの最適化は、ＰＦＥＴを用いた画素設計に関して先に検討した事例にほぼ同様に従う。従って、ここで説明された設計の画素センサ及び処理設計の検討事項から、図２に示されるようなＮＦＥＴ２出力トランジスタ素子を用いた画素セルを用いる１つの例示的な最適なセンサ設計は、以下の通りである。即ち、
リセット電圧、Ｖｄ１＝１．０Ｖ、
検出電圧、ＶＤＴ＝０．９Ｖ、
温度及びＶｔの変動を補償するためにウェル電位を使用、
最高照射範囲における最小パルス数、例えばＮＭＩＮ＝３、
最高照射範囲における最小パルス数と最大パルス数との間の差、ＮＤＩＦ＝３、
最高照射範囲における最大パルス数、例えば［ＮＨＲＨ（ＲＨ）］＝６、
照射範囲の数、ＮＲ＝１６、
画素アレイ中の列の数、ＸＳ＝２５００、
画素アレイ中の行の数、ＹＳ＝２５０、
信号ＶＮＴの中のパルス幅、ＷＮ＝０．８３μ秒、
信号ＶＮＴについてのパルス間隔、ＴＮ＝０．８３μ秒、
照射レベルの検出における誤差の大きさ＜＝１０％、
パルス検出に必要な総面積、数ｍｍ２、及び
総信号処理時間、約５秒。
【００８８】
各々の画素センサ実施形態において、行の数ＹＳを減らすことによってパルス検出／処理時間をさらに低減できることを理解されたい。図２３は、ＰＦＥＴ１を用いる図３の画素設計の事例について、照射レベルに対する、１６個の照射範囲のうちの最初の８つの照射範囲におけるパルス数の関係３８２を示す例示的なプロット３８０を示す。図２４は、１６個の照射範囲のうちの次の８つの照射範囲についての事例３９０を示す。全体としての有用な照射範囲は、ここでは０．０１ｆｔ．ｃｄから１００ｆｔ．ｃｄまでであると見なされることに留意のこと。図２３及び図２４においては、正確なパルス数は、Ｌｏｇ−Ｌｏｇ目盛り上で照射レベルとの非線形的な関係を表す記号点によって示されることが理解される。それに加えて、全ての照射範囲に対して同一のベキ乗係数（power factor）を有する線形Ｌｏｇ−Ｌｏｇ関係を近似する設計も示されており、この設計基準を用いることによる誤差は約１０％である。
【００８９】
図２７は、ここで説明されるようなＣＭＯＳイメージング・センサの設計及び動作のための多数の条件をテストし、特徴付けるために、テスト・チップ又は同様の装置上で種々の回路構成を設計するための手順５００のフローチャート図である。図２７に示されるように、画素設計には３つの主要な初期パラメータが存在する。３つのパラメータは、図２に示されるようにセンサの画素セル設計において全てｎＦＥＴを用いる場合のトランジスタＮＦＥＴ１及びＮＦＥＴ２の動作、及び図３に示されるようなセンサの画素セル設計において１つのｐＦＥＴを用いる場合のトランジスタＮＦＥＴ１及びＰＦＥＴ１の動作に関係する。３つの主要な初期設計パラメータ５０５は、ＮＦＥＴ１又はＰＦＥＴ１の閾値電圧であるＶｔ、ＮＦＥＴ２又はＰＦＥＴ２のための検出電圧であるＶＤＴ、及びＮＦＥＴ１のためのリセット電圧であるＶｄ１である。図２７の設計方法５００において示されるように、３つの主要な初期設計パラメータＶｔ、ＶＤＴ、Ｖｄ１の組み合わせに対してｎ個までの条件を選択することができ、その各々が、フォトダイオード電圧ＶＰＤが異なる電圧条件についての検出レベルに達するまでの検出時間（ＴＤＴ（１），．．．ＴＤＴ（ｎ））の決定５１０をもたらす。さらに、これらの条件の各々に対して、５１５に示されるように、照射範囲の数ＮＲとして３つまでの異なる値を選択することができるが、もっと多くの条件を選択することもできることが理解される。さらに、照射範囲の数の条件の各々に対して、ＨＲＬ（Ｒ）及びＨＲＨ（Ｒ）、即ち各照射範囲Ｒにおける下側照射レベル上側照射レベルに関する選択が行われる。ここで説明され、且つステップ５２０に示されるように、次いで、各設計条件に対して設計パラメータＷＮ及びＴＮを決定することができ、これらの値はパルス列ＶＮＴの設計のために必要である。さらに、５２０において、信号ＶＣＴの設計のために必要なそれぞれのＴＣＴの値を決定することができる。次いで様々な構成の全てをマルチプレクサ５３０に入力することができ、これによって、制御信号Ｓ１、Ｓ２、Ｓ３、．．．ＳＮの適正な構成を用いて設計条件の特定のセットに対応する構成を選択することができる。
【００９０】
図２８へと続けると、図２７で示された手順に従って多数の設計構成を構築するテスト・チップ又は同様の装置を用いて、ＣＭＯＳイメージング・センサの１つ又は複数の最適な設計を決定することができる手順５５０が図示される。図２８に示されるように、ステップ５５５において、閾値電圧Ｖｔに関して「ｍ」個までの条件が選択される。従って、テスト・チップ上には、ｍ個までの異なる画素設計又は構成が存在することができる。各々の画素設計は、特定の数の行及び列で、例えば、２５６行×２５６列で形成される。テスト・チップ上で、ステップ５６０に示されるように、設計パラメータのための値が選択される。例えば、ウェル電位のための値５６６を選択することができ、この値が次に、図２７のマルチプレクサ５３０から選択することができる検出レベルＶＤＴの特定の条件を決定する。同様にして、ＮＲ、ＶＮＴ、及びＶＣＴの値５６７のための特定の条件及び回路構成を各画素設計対して１つずつ選択することができる。照射光レベルは、５６８において選択され、図２８において示されるように各々の画素設計に適用される。この光は、低い照射レベルから非常に高い照射レベルまでの可視範囲をカバーする多くの値の中から選択される特定の照射レベルＨを有する。よって、図２８に示されるように、ＶＣＢ１、ＶＣＢ２、．．．ＶＣＢｍまでの信号が各画素の出力において生成される。そして、選択された信号ＶＣＢ、ＶＣＴ、及びＶＮＴの組み合わせ５６７を用いて、ＶＭＴ１、ＶＭＴ２、．．．ＶＭＴｍまでの出力信号が様々な画素設計構成の中の各画素について生成される。これらの値はステップ５７０においてカウンタ及び比較回路の各々に適用される。この回路から、ステップ５７５で示されるように、各々の画素設計構成における全ての画素からの出力信号Ｖ（ＨＳ）のアレイ、即ち、［Ｖ（ＨＳ）］１、［Ｖ（ＨＳ）］２、．．．［Ｖ（ＨＳ）］ｍが、各照射レベルＨにおいて生成される。ここで説明されたようなノイズ及び信号変動を含む誤差についての全ての出力データがステップ５８０において決定され、ステップ５８０において決定された誤差、ノイズ、及び信号変動が、最終的に５９０において１つ又は複数の画素設計の最適の選択肢５９５の決定のために比較される。
【００９１】
暗電流及び輝点の検討事項に関して、本発明の画素センサ・セル設計は、検出が、素子のＶｔ、及び照射レベルの関数としての電圧減衰のみに基づくので、従来の画素センサ設計と比べて顕著な暗電流の低減を提供する。
【００９２】
本発明を、例示的且つ好ましいその実施形態に関して具体的に示し、説明してきたが、当業者であれば、添付の特許請求の範囲によってのみ限定されるべき本発明の精神及び範囲から逸脱することなく、その形態及び細部における上記及び他の変更を行うことができると理解するであろう。
【図１】
2010508735.tif 000004
【図２】
2010508735.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010508735.tif 000011
【図９】
2010508735.tif 000012
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2010508735.tif 000018
【図１６】
2010508735.tif 000019
【図１７】
2010508735.tif 000020
【図１８】
2010508735.tif 000021
【図１９】
2010508735.tif 000022
【図２０】
2010508735.tif 000023
【図２１】
2010508735.tif 000024
【図２２】
2010508735.tif 000025
【図２３】
2010508735.tif 000026
【図２４】
2010508735.tif 000027
【図２５】
2010508735.tif 000028
【図２６】
2010508735.tif 000029
【図２７】
2010508735.tif 000030
【図２８】
2010508735.tif 000031
【手続補正書】
【提出日】平成21年7月6日(2009.7.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＣＭＯＳイメージング・センサ・セルであって、
第１の拡散領域から第２の拡散領域に電圧を伝達するように適合され、前記伝達された電圧が前記センサ・セルの画素に対する入射照射レベルを表す第１のＦＥＴ素子と、
リセット・スイッチとして構成され、その第１の端子が前記第１のＦＥＴの前記第２の拡散領域に結合された第２のＦＥＴ素子と、
前記伝達された電圧を受けるために前記第１のＦＥＴの前記第２の拡散領域に結合されたゲート端子を有し、その第１の端子が行選択（ＲＳ）信号に結合され、前記第１の端子とは異なる第２の端子が列信号線に結合された第３のＦＥＴ素子と
を含み、
前記伝達された電圧に対応する出力信号が、印加された行選択信号に応答して、前記列信号線における出力のために生成される、
ＣＭＯＳイメージング・センサ・セル。
【請求項２】
前記第３のＦＥＴ素子の前記ゲート端子における前記電圧が時間の減少関数であり、電圧減衰率が前記画素における入射照射レベルの関数である、請求項１に記載のセンサ・セル。
【請求項３】
前記列信号線に結合された前記第３のＦＥＴ素子の前記第２の端子における電圧が、前記第３のＦＥＴ素子の前記第１の端子における前記ＲＳ信号の印加に対して、前記入射照射レベル及び前記第３のＦＥＴ素子の閾値電圧の関数である持続時間だけ、時間的に遅延する、請求項２に記載のセンサ・セル。
【請求項４】
前記列信号線における出力のために生成された前記出力信号に対応する電圧パルスのシーケンスを生成するための手段をさらに含み、前記電圧パルスのシーケンスは時間領域測定に適合している、請求項３に記載のセンサ・セル。
【請求項５】
画素に入射する前記照射レベルが１つ又は複数の検出可能な個別の照射範囲（ＮＲ）に分割され、各々の前記個別の照射範囲（Ｒ）が、各範囲の最小及び最大照射レベルにそれぞれ対応する最小及び最大パルス・シーケンス数値を有し、
前記電圧パルスのシーケンスを生成するための手段が、前記イメージング・センサのそれぞれの照射範囲における前記入射照射レベルに関する情報を提供する０個又は１つ以上の出力パルス（ＶＭＴ）を生成するための、個別の照射範囲のそれぞれに関連付けられた手段を含む、請求項４に記載のセンサ・セル。
【請求項６】
前記各照射範囲（Ｒ）に関連付けられた、各範囲における前記出力パルス（ＶＭＴ）を計数するためのパルス・カウンタ手段と、
照射の正確な範囲を判定し、前記画素に入射した光照射に比例する照射レベル出力信号を提供するための処理素子と、
をさらに含む、請求項５に記載のセンサ・セル。
【請求項７】
前記第２のＦＥＴ素子のゲート端子がリセット（ＲＳＴ）電圧を受け、前記第２のＦＥＴ素子の第２の端子が電源電圧に結合される、請求項１に記載のセンサ・セル。
【請求項８】
前記第１のＦＥＴの前記第１の拡散領域が、フォトダイオード素子に関連付けられた拡散領域を含む、請求項１に記載のセンサ・セル。
【請求項９】
前記第１のＦＥＴは伝達ゲートを含み、リセット電圧を前記伝達ゲートと前記ＲＳＴ電圧の両方が第１の論理レベルにあるときに前記第１のＦＥＴ素子の前記フォトダイオード拡散領域に伝達する、請求項８に記載のセンサ・セル。
【請求項１０】
前記第１、第２及び第３のＦＥＴ素子がｎＦＥＴ素子であり、少なくとも１つのｎＦＥＴは基板内に形成されたトリプルＮ−ウェル構造を含む、請求項１に記載のセンサ・セル。
【請求項１１】
前記第１及び第２のＦＥＴ素子がｎＦＥＴ素子であり、前記第３のＦＥＴ素子がｐＦＥＴ素子である、請求項１に記載のセンサ・セル。
【請求項１２】
画素センサ素子のアレイを含むイメージング・センサ装置であって、前記アレイの各画素センサ素子が３つのｎＦＥＴ素子、即ち
伝達信号を受信するためのゲート端子と、照射レベルを検出すべき入射光を受光するフォトダイオード拡散領域と、前記フォトダイオード拡散領域で受光した入射光に対応する電圧レベルを受けるためのコレクタ拡散領域とを有する画素伝達素子を含む第１のｎＦＥＴ素子と、
リセット電圧信号を受信するためのゲート端子と、供給電圧を受けるドレイン端子と、前記画素伝達素子のコレクタ拡散領域に接続されたソース端子とを含むリセット素子を含む第２のｎＦＥＴ素子と、
前記伝達素子の前記コレクタ拡散領域に接続されたゲート端子と、行選択信号入力に結合されたドレイン端子と、列信号線に接続された、前記ドレイン端子とは異なるソース端子とを有する出力素子を含む第３のｎＦＥＴと
を含み、
前記出力素子が、行選択（ＲＳ）信号入力の印加に応答して、前記列信号線における出力のために、前記コレクタ拡散領域に伝達された電圧に対応する出力信号を提供する、
イメージング・センサ装置。
【請求項１３】
前記伝達素子のゲートに伝達信号が印加され、且つ前記リセット素子に前記リセット電圧信号が印加されると、前記伝達素子の前記フォトダイオード拡散領域にリセット電圧が伝達される、請求項１２に記載のイメージング・センサ装置。
【請求項１４】
前記第３のｎＦＥＴ素子の前記ゲート端子における前記電圧が時間の減少関数であり、電圧減衰率が前記フォトダイオード拡散領域における入射照射レベルの関数である、請求項１２に記載のイメージング・センサ装置。
【請求項１５】
前記列信号線に結合された前記第３のｎＦＥＴ素子の前記ソース端子における出力電圧が、前記第３のｎＦＥＴ素子の前記ドレイン端子における前記ＲＳ信号の印加に対して、前記入射照射レベル及び前記第３のｎＦＥＴ素子の閾値電圧の関数である持続時間だけ、時間的に遅延する、請求項１４に記載のイメージング・センサ装置。
【請求項１６】
前記列信号線における出力のために生成された前記出力信号に対応する電圧パルスのシーケンスを生成するための手段をさらに含み、前記電圧パルスのシーケンスは時間領域測定に適合している、請求項１４に記載のイメージング・センサ装置。
【請求項１７】
前記入射照射レベルが１つ又は複数の検出可能な個別の照射範囲（ＮＲ）に分割され、各々の前記個別の照射範囲（Ｒ）が、各範囲の最小及び最大照射レベルにそれぞれ対応する最小及び最大パルス・シーケンス数値を有する、請求項１６に記載のイメージング・センサ装置。
【請求項１８】
前記出力信号に対応する電圧パルスのシーケンスを生成するための前記手段が、
所定の幅及び周期のパルスを有するパルス列（ＶＮＴ）を生成するための手段と、
各照射範囲（Ｒ）に関連付けられ、各ＶＣＴ信号が個別の照射範囲に対してチューニングされた異なる幅（ＴＣＴ（Ｒ））を有する、一連の信号（ＶＣＴ）を生成するための手段と、
前記パルス列（ＶＮＴ）、前記一連の信号（ＶＣＴ）、及び前記伝達された電圧に対応する前記出力信号を受け取り、前記信号に対して論理を適用して前記電圧パルスのシーケンスを生成するための、各照射範囲（Ｒ）に関連付けられた論理手段と
を含み、
前記論理手段の各々の出力が、前記イメージング・センサのそれぞれの前記照射範囲における前記入射照射レベルに関する情報を提供する０個又は１つ以上の出力パルス（ＶＭＴ）を含む、請求項１７に記載のイメージング・センサ装置。
【請求項１９】
前記各照射範囲（Ｒ）に関連付けられた、各範囲における前記出力パルス（ＶＭＴ）を計数するためのパルス・カウンタ手段と、
照射の正確な範囲を判定し、前記画素に入射した光照射に比例する照射レベル出力信号を提供するための処理素子と、
をさらに含む、請求項１８に記載のイメージング・センサ装置。
【請求項２０】
前記論理手段が、前記電圧パルスのシーケンスを生成するために論理が適用される出力信号（ＶＣＢ）を
【数１】
2010508735.tif 000032
に従って生成するための手段をさらに含み、ここでＶＷＢは、前記列信号線に結合された伝達された電圧の電圧レベルを表す、請求項１９に記載のイメージング・センサ装置。
【請求項２１】
前記生成された１つ又は複数の電圧パルスのシーケンスの各々の持続時間（ＴＣＴ（Ｒ））が、特定の照射範囲（Ｒ）の最大照射レベルの減少関数である、請求項１８に記載のイメージング・センサ装置。
【請求項２２】
前記パルス列（ＶＮＴ）の前記パルスが所定のパルス幅（ＷＮ）値及びパルス・タイミング（ＴＮ）値を有し、前記ＷＮ値及び前記ＴＮ値は、前記センサにより生成される各出力パルス（ＶＭＴ）についてのパルス幅を最適化するように設計される、請求項１８に記載のイメージング・センサ装置。
【請求項２３】
各照射範囲（Ｒ）に関連付けられた各々の前記論理手段の前記出力が、前記センサのために設計された異なる照射範囲に対応する異なる数の出力パルスを提供するように設計される、請求項２２に記載のイメージング・センサ装置。
【請求項２４】
ＶＮＴパルス列信号のための前記所定のパルス幅（ＷＮ）及びタイミングは、
ＷＮ＝［ＴＤＴＨ（ＲＨ）−ＴＤＴＬ（ＲＨ）］／［２×ＮＤＩＦ］
により決定され、
ここでＴＤＴＨ（ＲＨ）は、入射照射レベルを表す伝達された電圧が最高照射範囲（ＲＨ）の最小照射レベルについての検出レベルに到達するための時間遅延に対応し、ＴＤＴＬ（ＲＨ）は、伝達された電圧が前記照射範囲（ＲＨ）の最大照射レベルについての検出レベルに到達するための時間遅延に対応し、ＮＤＩＦは、照射範囲において検出可能な最大パルス数（ＮＨＲＨ（ＲＨ））と前記最高照射範囲における最小パルス数ＮＭＩＮ（ＲＨ）との間の差を表す、請求項２２に記載のイメージング・センサ装置。
【請求項２５】
各照射範囲について、パルス数と前記照射レベルとがベキ乗関係を有し、前記パルス数と前記照射レベルとの間の前記関係のベキ指数が全ての照射レベルで同一である、請求項２３に記載のイメージング・センサ装置。
【請求項２６】
各照射範囲におけるパルス数が、
ＮＨＲ（Ｒ，Ｈ）＝Ｃ（Ｒ）×ＨＳＬ
に従って決定され、ここでＣ（Ｒ）は照射範囲Ｒに依存する定数であり、Ｈは範囲Ｒにおける照射レベルであり、ＳＬは前記ベキ乗関係を支配するベキ指数であり、全ての照射範囲（Ｒ）に対して同一である、請求項２５に記載のイメージング・センサ装置。
【請求項２７】
複数の画素センサ素子を含むイメージング・センサ装置であって、前記画素センサ素子の各々が３つのＦＥＴ素子、即ち
伝達信号を受信するためのゲート端子と、照射レベルを検出すべき入射光を受光するフォトダイオード拡散領域と、コレクタ拡散領域とを有する画素伝達素子を含む第１のｎＦＥＴ素子と、
リセット電圧信号を受信するためのゲート端子と、供給電圧を受けるドレイン端子と、前記画素伝達素子の前記コレクタ拡散領域に接続されたソース端子とを含むリセット素子を含む第２のｎＦＥＴ素子と、
前記伝達素子の前記コレクタ拡散領域に接続されたゲート端子と、行選択信号入力に結合されたドレイン端子と、列信号線に接続された、前記ドレイン端子とは異なるソース端子とを有する出力素子を含むｐＦＥＴ素子と
を含み、
前記出力素子が、行選択（ＲＳ）信号入力の印加に応答して、前記列信号線における出力のために、前記コレクタ拡散領域に伝達された電圧に対応する出力信号を提供する、
イメージング・センサ装置。
【請求項２８】
前記ｐＦＥＴ素子の前記ゲート端子における前記電圧が時間の減少関数であり、電圧減衰率が前記フォトダイオード拡散領域における入射照射レベルの関数である、請求項２７に記載のイメージング・センサ装置。
【請求項２９】
前記列信号線における出力のために生成された前記出力信号に対応する電圧パルスのシーケンスを生成するための手段をさらに含み、前記電圧パルスのシーケンスが時間領域測定に適合している、請求項２７に記載のイメージング・センサ装置。
【請求項３０】
１つの画素に入射する前記照射レベルが１つ又は複数の検出可能な個別の照射範囲（ＮＲ）に分割され、各々の前記個別の照射範囲（Ｒ）が、各範囲の最小及び最大照射レベルにそれぞれ対応する最小及び最大パルス・シーケンス数値を有し、
前記電圧パルスのシーケンスを生成するための手段が、前記イメージング・センサのそれぞれの照射範囲における前記照射レベルに関する情報を提供する０個又は１つ以上の出力パルス（ＶＭＴ）を生成するための、個別の照射範囲のそれぞれに関連付けられた手段を含む、
請求項２９に記載のイメージング・センサ装置。
【請求項３１】
各照射範囲（Ｒ）に関連付けられた、各範囲における出力パルス（ＶＭＴ）を計数するためのパルス・カウンタ手段と、
照射の正確な範囲を判定し、前記画素に入射した光照射に比例する照射レベル出力信号を提供するための処理素子と、
をさらに含む、請求項２９に記載のイメージング・センサ装置。
【請求項３２】
少なくとも１つのＦＥＴ出力素子を有するイメージセンサ装置を動作させる方法であって、前記出力素子は、第１のＦＥＴ素子から前記出力素子に伝達された電圧に対応する出力信号を生成するように適合され、前記伝達された電圧は、前記第１のＦＥＴ素子の拡散領域において受光した入射光に対応し、前記方法は、
出力のために生成された前記出力信号に対応する、時間領域測定に適合した電圧パルスのシーケンスを生成するステップと、
パルス・カウンタによって前記電圧パルスのシーケンスを計数するステップと、
前記計数に基づき、画素において受光した前記入射光の照射レベルを判定するステップと、
を含む、方法。
【請求項３３】
前記画素に入射した前記入射光に比例する照射レベル出力信号を提供するステップをさらに含む、請求項３２に記載の方法。
【請求項３４】
前記イメージセンサ装置の各画素について、
入射画素照射を、前記生成された出力信号がその中に存在し得る１つ又は複数の異なる照射範囲内にあるものとして特徴付けるように適合され、前記方法が、
前記生成された出力信号に基づいて複数の電圧パルス・シーケンスを生成するステップであって、１つの電圧パルス・シーケンスが各照射範囲に対応し、前記生成された電圧パルス・シーケンスの各々が、前記イメージセンサの前記異なる照射範囲に対応する異なるパルス数を含むステップと、
前記対応する１つの電圧パルス・シーケンスの各々を計数するために、各照射範囲に対応するパルス・カウンタ回路を設けるステップと、
をさらに含み、
入射照射レベルが、前記計数されたパルス数に基づいて判定される、請求項３２に記載の方法。
【請求項３５】
画素のアレイを含むイメージセンサ装置の設計を最適化するための方法であって、前記方法は、
ａ）画素のアレイを含む画素設計装置を準備するステップであって、各アレイの各画素が、
第１のＦＥＴ素子から出力素子に伝達された電圧に対応する出力信号を生成するように適合され、前記伝達された電圧が前記第１のＦＥＴ素子の拡散領域において受光した入射光に対応する、少なくとも１つのＦＥＴ出力素子と、
前記生成された出力信号に対応する、時間領域測定に適合した電圧パルス・シーケンスを生成するための手段と、
を含む、ステップと、
ｂ）前記画素設計装置の画素のための複数の回路設計パラメータ、及び前記パルス・シーケンス生成手段を含む論理回路のための複数の回路設計パラメータを選択するステップと、
ｃ）画素設計セットの画素に対して入射光レベルを印加し、前記パルス・シーケンス生成手段が、前記画素設計セットの各画素に印加された前記入射光の照射レベルを示す測定可能なパルス列を出力する、ステップと、
ｄ）前記印加された入射光の前記照射レベルでの各出力パルス列の特性を判定し、前記特性を記録するステップと、
ｅ）前記設計セットの画素のための１つ又は複数の前記回路設計パラメータを変えながら前記ステップｂ）乃至ステップｄ）を繰り返し、変更された光照射レベルにおける出力パルス列値を記録するステップと、
ｆ）前記画素において最適な応答を提供する記録された出力パルス列値に応じて、前記画素設計装置の画素のための前記複数の回路設計パラメータ、及び対応する前記パルス・シーケンス生成手段のための複数の回路設計パラメータを最適化するステップと、
を含む、方法。
【請求項３６】
前記画素設計セットの画素のための前記複数の回路設計パラメータを最適化する前記ステップが、前記印加された入射光の照射レベルで生成された、前記画素に対する出力パルス列の前記記録された特性を、変更された回路設計パラメータを有する、前記印加された入射光の前記照射レベルで生成された、前記画素に対する出力パルス列の記録された特性と比較するステップを含む、請求項３５に記載のイメージセンサ装置の設計を最適化するための方法。
【請求項３７】
前記画素設計セットの画素のための前記複数の回路設計パラメータが、前記ＦＥＴ出力素子のための電圧の閾値Ｖｔ、前記印加された入射光の照射レベルに対応する光起電力減衰を検出するための特定の検出レベルを構成するための前記出力ＦＥＴ素子の電圧ウェル条件、及び各画素に実装されるリセットＦＥＴトランジスタのリセット電圧値Ｖｄ１のうちの１つ又は複数を含む、請求項３６に記載のイメージセンサ装置の設計を最適化するための方法。
【請求項３８】
前記画素設計セットの各画素に関連付けられた前記パルス生成手段のための前記複数の回路設計パラメータが、各画素において出力パルスが生成されるべき照射範囲の数、最高照射範囲についての出力パルスの最小数、前記最高照射範囲についての出力パルスの前記最小数と最大数との間の差、各照射範囲についての最小及び最大光照射レベル、並びに各照射範囲についての出力パルスの最小及び最大数のうちの１つ又は複数を含む、請求項３６に記載のイメージセンサ装置の設計を最適化するための方法。
【請求項３９】
各画素において生成された前記出力パルス列についての前記記録された特性が、適用された光照射レベルに対して生成された前記出力パルス列の各々に関連付けられた、ノイズ及び信号変動に関連する誤差データを含めた信号測定値を含む、請求項３６に記載のイメージセンサ装置の設計を最適化するための方法。
【国際調査報告】
2010508735.tif 000033