(57)【要約】  各データ担持ナノワイヤが、そのナノワイヤの全長に沿って複数の交差するナノワイヤを有して、磁壁ピン留めサイトを構成する交差接合部を形成する。データは、交差するナノワイヤとの整列と反整列の間で交番する磁界の作用の下で磁区を動かすことによって、各データ担持ナノワイヤを通って送られる。データは、上向きキラリティ横磁壁および下向きキラリティ横磁壁が、０および１を符号化するのに使用されて、磁壁のキラリティに符号化される。データは、事前定義されたキラリティの磁壁を有する磁区を核形成することができる適切な核形成磁界発生器を使用して、各ナノワイヤの中にクロック制御されて入れられる。データは、このキラリティを検知する適切な磁界センサを使用して、各ナノワイヤからクロック制御されて出される。
2010528455.tif 000002
【特許請求の範囲】
【請求項１】
磁性材料で作られて、第１の方向に延び、やはり磁性材料で作られて、第２の方向に延びる複数のデータクロッキングナノワイヤが交差して、交差接合部のネットワークを一緒になって形成する複数のデータ担持ナノワイヤと、
前記データ担持ナノワイヤのそれぞれのデータ読み込み部分に隣接して配置され、前記データ担持ナノワイヤにおいて所定のキラリティの磁壁を有する磁区を核形成するように動作可能であり、前記磁壁の前記キラリティは、記憶されるべきデータを符号化するデータ読み込み部と、
該データ担持磁壁がピン留めされている前記交差接合部から前記データ担持磁壁を解放し、該データ担持磁壁を、該データ担持磁壁が再びピン留めされる次の交差接合部に移動させることを相次いで行うことによって、１つの交差接合部から前記次の交差接合部に、前記データ担持ナノワイヤに沿って前記データ担持磁壁を移動させる役割をする、前記データクロッキングナノワイヤとの整列と反整列の間で交番するクロッキング磁界を生成するように動作可能な磁界源と、
前記データ担持ナノワイヤのそれぞれのデータ読み出し部分に隣接して配置され、前記データ読み出し部分において前記磁壁の前記キラリティを検知するように動作可能なデータ読み出し部とを含む磁気メモリデバイス。
【請求項２】
交差接合部の間の前記データ担持ナノワイヤに沿った前記データ担持磁壁の動きを助ける役割をする、前記データ担持ナノワイヤと整列した操作磁界を生成するように動作可能なさらなる磁界源を含む請求項１に記載のデバイス。
【請求項３】
前記データ読み込み部は、前記読み込み部分において、前記データ担持ナノワイヤにおける少なくとも核形成磁界の大きさの磁界を局所的に印加することによって、事前定義されたキラリティの前記磁区を選択的に生じさせるようにそれぞれが配置された、各データ担持ナノワイヤにつき１つの、複数の核形成磁界発生器を含む請求項１または２に記載のデバイス。
【請求項４】
前記データ読み出し部は、前記データ読み出し部分において、前記データ担持ナノワイヤにおける前記磁壁の前記キラリティを検知するようにそれぞれが配置された、各データ担持ナノワイヤにつき１つの、複数の磁界検出器を含む請求項１から３のいずれかに記載のデバイス。
【請求項５】
前記データ担持ナノワイヤは、該ナノワイヤ内に形成される磁壁が、横磁壁となるような寸法とされ、したがって、前記データを符号化する前記磁壁の前記キラリティは、上向きまたは下向きである請求項１から４のいずれかに記載のデバイス。
【請求項６】
前記データクロッキングナノワイヤは、該ナノワイヤ内に形成される磁壁が、横磁壁となるような寸法とされる請求項１から５のいずれか一項に記載のデバイス。
【請求項７】
前記データクロッキングナノワイヤは、該ナノワイヤ内に形成される磁壁が、渦巻き磁壁となるような寸法とされる請求項１から５のいずれか一項に記載のデバイス。
【請求項８】
前記データクロッキングナノワイヤのそれぞれのクロッキング部分に隣接して配置され、前記データクロッキングナノワイヤにおいて磁区を核形成するように動作可能なクロッキング磁区生成部をさらに含む請求項１から７のいずれかに記載のデバイス。
【請求項９】
前記クロッキング磁区生成部は、所定のキラリティの磁壁を核形成するように動作可能である請求項８に記載のデバイス。
【請求項１０】
前記クロッキング磁区生成部は、前記クロッキング部分において、前記データクロッキングナノワイヤにおける少なくとも核形成磁界の大きさの磁界を局所的に印加することによって、前記磁区を選択的に生じさせるようにそれぞれが配置された、各データクロッキングナノワイヤにつき１つの、複数のさらなる核形成磁界発生器を含む請求項８または９に記載のデバイス。
【請求項１１】
交差接合部の前記ネットワークが、前記ナノワイヤのための磁性材料で形成されて、該ナノワイヤを分離するように非磁性材料のアイランドが点在させられた磁気層として構成された基板をさらに含む請求項１から１０のいずれかに記載のデバイス。
【請求項１２】
さらなる磁気層をさらに含み、前記磁気層は、互いに、非磁気層によって分離されて積み重なって配置される請求項１１に記載のデバイス。
【請求項１３】
磁気層と非磁気層のペアは、前記データ担持ナノワイヤの一方の側でステップ状に終端して、前記データクロッキングナノワイヤの方向に延びるテラスを形成する請求項１２に記載のデバイス。
【請求項１４】
各テラスを形成するように終端する前記磁気層は、各事例において、最下のナノワイヤ層である請求項１３に記載のデバイス。
【請求項１５】
各テラスを形成するように終端するナノワイヤ層は、各事例において、最上のナノワイヤ層である請求項１３に記載のデバイス。
【請求項１６】
磁気層と非磁気層の前記ペアは、前記データ担持ナノワイヤの両側でステップ状に終端して、前記データクロッキングナノワイヤの方向に延びるテラスを形成する請求項１２に記載のデバイス。
【請求項１７】
各テラスを形成するように終端する前記磁気層は、一方の側で最下のナノワイヤ層であり、他方の側で最上のナノワイヤ層である請求項１６に記載のデバイス。
【請求項１８】
磁壁によってそれぞれが境界をつけられた、ナノワイヤにおける磁区に符号化されるデータを順次に記憶し、前記ナノワイヤは、前記ナノワイヤに沿って複数の交差接合部を形成する複数の交差するナノワイヤを、該ナノワイヤの全長に沿って有する方法であって、
前記ナノワイヤの入力部分において、所定のキラリティの磁壁を有するそれぞれの磁区を核形成することによって、前記ナノワイヤにデータのビットストリームを読み込み、前記磁壁の前記キラリティは、前記ビットを符号化するステップと、
該磁壁がピン留めされている前記交差接合部から前記磁壁を解放し、該磁壁を、該磁壁が再びピン留めされる次の交差接合部に移動させることを相次いで行うことによって、１つの交差接合部から前記次の交差接合部に、前記ナノワイヤに沿って前記磁壁を移動させ、したがって、前記ビットストリームを移動させるように、前記交差するナノワイヤとの整列と反整列の間で交番するクロッキング磁界を供給するステップと、
前記ナノワイヤの出力部分において前記磁壁の前記キラリティを検知することによって、前記ナノワイヤからビットストリームを読み出すステップとを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データストレージに関し、より詳細には、ただし、排他的にではなく、ギガバイト単位のデータを格納することができ、さらに高密度でデータを格納することができる大容量ストレージメモリデバイスに関する。
【背景技術】
【０００２】
磁気ディスクを有するハードドライブが、ＰＣ（パーソナルコンピュータ）における大容量データストレージおよびデータ取り出しのための主流の技術である。現行の技術では、ハードディスクドライブは、約１００〜２００ギガバイトまでの記憶容量を有するが、３０〜４０ギガバイトの範囲のドライブ容量を通常有する、ポータブル音楽プレーヤ、ビデオプレーヤ、およびその他のポータブルマルチメディアデバイスなどの一部のデバイス、または１０ギガバイト未満のデジタルカメラのためのさらに小さいデバイスにおいて、より小さい容量の小型ユニットが、使用される。ハードドライブの基本的な構造は、ハードドライブが、基本的に、全体的に円形のトラックとしてディスク上に記憶されたデータを読み取る（さらに書き込む）ように、ディスク上に配置されることが可能な、枢着されたアームを有する回転ディスクに基づく機械的デバイスであるという点で、１９世紀の蓄音機に伝統を遡ることができる。ＣＤ読み取り／書き込みデバイスやＤＶＤ読み取り／書き込みデバイスなどの光ストレージデバイスは、回転ディスク（このディスクのストレージ機構は、様々な物理的機構に基づくことが可能である）に、下向きにディスク上にレーザ光線を発するヘッドを使用して光学的にアクセスが行われるという点で、基本的なレベルで同様の構造を採用する。
【０００３】
ハードドライブ、およびその他の回転ディスクベースのデバイスが、マルチギガバイト大容量ストレージ要件を有するパーソナルコンピュータ、およびその他のデバイスにおける最後の真に機械的な構成要素であるという点で、ハードドライブ、およびその他の回転ディスクベースのデバイスを不要にすることが望ましいという一般的な認識がある。回転ディスクシステムは、機械的構成要素（ディスクベアリングなどの）が信頼できないことに悩まされ、うまく小型化され得ず、さらに高い振動の環境、または高い衝撃の環境において使用され得ない。すべてが、ヘッドがアクセスを有する超平坦なディスク表面を要求する。塵粒または他の異物を介した表面の汚染、あるいは表面の歪み、またはそれ以外で平坦でないことが、読み取り／書き込みの失敗、あるいはヘッドがクラッシュすることによるデバイスの破局的故障をもたらす可能性がある。さらに、アクセス時間が、機械的時間スケールであり、ＰＣにおいて、マイクロプロセッサのパフォーマンスをひどく制限する。ＰＣにおいて、マイクロプロセッサの命令サイクルの１／３までが、ハードディスクを待つことによって浪費され得るものと推定される。
【０００４】
不揮発性シリアルメモリベースの半導体集積回路が、より低い価格、およびより大きい容量の点で強力に発展し続けている。（データを順次に、すなわち、ファイルごとに記憶し、さらに、そのため、ファイルストレージに適しているシリアルメモリは、データを個々に、すなわち、ビットごとに記憶し、さらに、そのため、演算を処理するためなどの、小さいデータセグメントの高速アクセスに適しているＲＡＭ（ランダムアクセスメモリ）と対比されるべきものである。）シリアル半導体メモリは、通常、何らかの形態のＥＥＰＲＯＭ（電気的に消去可能なプログラマブル読み取り専用メモリ）である。フラッシュメモリは、デジタルカメラ、移動電話機、およびＭＰ３プレーヤのためのＵＳＢメモリスティック、ＣＦ／ＳＤメモリカードなどの、デバイスにおいて広く使用されている、好まれる不揮発性半導体メモリである。しかし、現行の技術では、半導体メモリは、ハードドライブに取って代わるには依然として価格が高すぎる。さらに、そのようなメモリは、限られた書き込み耐久性、および書き込み待ち時間に関連する問題を抱えている。特に、フラッシュメモリは、信頼性およびパフォーマンスの低下が生じるまでに、約１０００回の書き込み動作という寿命を有する。また、フラッシュメモリに関する書き込み待ち時間は、データストレージのために大きい静電容量を帯電させる必要性のため、大きい。さらに、フラッシュメモリは、１平方ミリメートル当たり約４０メガビット（１平方インチ当たり約２５ギガビット）という記憶密度限度を有する。
【０００５】
具体的な例として、今日のフラッシュチップは、１平方インチ当たり約１５ギガビットの面密度でデータを記憶する。ＵＬＳＩチップは、製造するのに１平方インチ当たり約１００ドルの費用がかかり、したがって、フラッシュメモリの１ビット当たりの費用は、約１マイクロセントである。これと比較して、今日のハードドライブは、製造するのに約１００ドルの費用がかかり、さらにこのことは、記憶容量であまり変化せず、したがって、大きいＰＣディスクドライブ、より小さいラップトップディスクドライブ、またはデジタルカメラのための小さいフォームファクタのドライブはすべて、ほぼ同一の費用がかかる。１００ギガバイトのＰＣディスクドライブの場合、このため、１ビット当たりの費用は、０．０１マイクロセント、すなわち、フラッシュメモリと比べて約１００分の１の安さである。他方、例えば、２ギガバイトのカメラのための小型ディスクドライブは、約１マイクロセントの１ビット当たりの費用、すなわち、フラッシュメモリと同一の費用がかかる。フラッシュメモリとハードドライブの間の商業上のトレードオフは、より小さい容量のプレーヤが、フラッシュメモリに基づき、より大きい容量のプレーヤが、ハードドライブに基づくＭＰ３プレーヤ市場において最も明らかである。
【０００６】
１ビット当たりの費用と並んで、大容量データストレージデバイスに関する別の重要なパラメータが、情報の密度である。ディスクドライブとフラッシュメモリはともに、今日の最新技術のリソグラフィによって記憶することができる情報の密度に大きな限界がある。フラッシュメモリの場合、リソグラフィは、基本ストレージセルを規定し、通常のセルは、面積が約１０Ｆ２であり、ただし、Ｆは、使用されている世代のリソグラフィによってもたらされることが可能な最小フィーチャサイズである（今日、９０ナノメートル、近々、６５ナノメートル）。ハードディスクドライブの場合、リソグラフィは、書き込み磁界がどれだけよく集束させられているかを規定し、したがって、書き込まれることが可能な最小のビットサイズを規定する書き込みヘッドにおけるギャップを規定するのに使用される。このため、これらの技術の両方の技術の記憶密度は、リソグラフィのパフォーマンスの突然の（さらに予期されない）変化なしには、桁違いの飛躍をさせることはできない。
【０００７】
データストレージ密度の段階的増加が、いくつかの理由で非常に望ましい。
【０００８】
第１に、消費者およびコンピュータアプリケーションは、常に、より多くのメモリを使用することが可能である。第２に、ＰＤＡ（パーソナルデジタルアシスタント）や移動電話機などの移動デバイスが、より高機能（例えば、３Ｇビデオストリーミングなど）になるにつれ、ラップトップおよびデスクトップコンピュータに通常関連するファイルストレージスペースの容量を、非常に小さいデバイスに与える必要性がある。この小型化は、非常に高密度のメモリを用いてのみ実現され得る。第３に、ハードディスクが存続する唯一の理由は、記憶されるデータの１ビット当たりの費用が、半導体均等物（例えば、フラッシュまたはバッテリバックアップ付きＤＲＡＭ）と比べて１００分の１の安さであることである。フラッシュメモリを使用してコンピュータに１００ギガバイトのファイルストレージ（通常のハードディスク容量）を与えることは、今日の価格で約１０，０００ドルの費用がかかる。リソグラフィは、短期的に１０〜１００倍、向上させられることが可能でないため、記憶密度を増加させるための異なる問題解決法が、要求される。
【０００９】
我々の見解は、現行のリソグラフィを使用して桁違いに記憶密度を増加させる唯一の方法は、２次元デバイスを離れて３次元デバイスに移行することである。このことは、記憶される情報の総量が、リソグラフィの最小フィーチャサイズを小さくすることなしに、増加されることを可能にする。しかし、現在、利用可能な、３次元ソリッドステートメモリの唯一のアプローチは、単に、デバイスを層状に積み重ねることであり、各層は、電気接続を要求する。したがって、製造ルートにおけるプロセスステップの数は、層の数とともに増加し、さらに製造費用は、或る程度、プロセスステップの数によって決まるので、１ビット当たりの実際の費用は、低下しない。
【００１０】
必要とされているのは、データストレージの３Ｄ（３次元）ボリュームから遠隔でビットの読み取りおよび書き込みを行い、電気接続（したがって、プロセスステップ）が、ボリュームの各部分に関して行われなくてもよいようにする方法である。
【００１１】
磁電気デバイスは、（ｉ）不揮発性であり、さらに（ｉｉ）距離を置いて生じさせられ、検知されることが可能である磁界による作用を受けることが可能であるので、以上の要件を満たす可能性を有する。提案されてきたデータストレージのための磁電気デバイスは、以下の２つのクラスに大まかに分類されることが可能である。すなわち、単磁区デバイスおよび磁壁デバイスである。磁気ＲＡＭセルなどの単磁区デバイスは、スピンのすべてを、一緒に緊密にロックされたデバイス要素内に保とうと試みる。磁壁デバイスは、磁壁自体の位置の操作を使用して、異なるデータ状態を表す。
【００１２】
一種類の３Ｄ磁気メモリデバイスが、ＩＢＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｂｕｓｉｎｅｓｓ  Ｍａｃｈｉｎｅｓ  Ｃｏｒｐｏｒａｔｉｏｎ）においてＰａｒｋｉｎおよびＣｈｅｎによって開発されている［１〜６］。この磁気メモリデバイスは、このグループによってデータトラックまたはレーストラックと呼ばれる強磁性ナノワイヤに基づく。具体的には、このデバイスは、ナノワイヤにおける磁壁を使用して、ナノワイヤに沿った複数の交互する向きの単磁区にデータを順次に符号化する。このデバイスは、スピンベースのエレクトロニクスを使用して、データの書き込みおよび読み取りを行う。ナノワイヤに電流が印加されて、読み取り要素または書き込み要素を過ぎて、トラックに沿って電流の方向に磁区が動かされる。磁壁を通過する電流は、電流の流れの方向に磁壁を動かすように作用する。電流が磁区を通過すると、電流は、「スピン偏極した」状態になる。スピン偏極した電流が、磁壁を通過して次の磁区に入ると、この電流は、スピントルクを生じる。このスピントルクが、磁壁を動かす。この設計の重要な画期的成功は、スピン偏極効果により、ヘッドツーヘッド（ｈｅａｄ−ｔｏ−ｈｅａｄ）磁壁とテールツーテール（ｔａｉｌ−ｔｏ−ｔａｉｌ）磁壁が、ナノワイヤに沿って同一の方向で動かされて、磁区によって符号化されたデータがナノワイヤに沿って、一種のパイプラインでシフトされることが可能になることである。しかし、画期的成功であることと並んで、このスピン偏極効果を使用することは、同時に、この原理に基づく任意のデバイスに関する重大な限界でもある。このことは、ナノワイヤに沿った、ヘッドツーヘッド磁壁およびテールツーテール磁壁の電流によって誘導された伝播は、隣接するヘッドツーヘッド磁壁、および隣接するテールツーテール磁壁が、ほぼ等しい速度で伝播しない場合、これらの磁壁が、合わさって、消滅し、その結果、磁区によって符号化されたデータを破損させるので、完全な制御下にある必要があるためである。例えば、ナノワイヤに沿った不均質性が、磁壁の伝播速度に影響を与えて、隣接する磁壁の間の差動につながる可能性がある。そのようなデバイスにおいて伝播速度の必要な制御を実現することは、そのようなデバイスが、試作段階から生産デバイスにスケールアップされると、製造の見地からますます困難となる。その結果、少なくとも我々の見解では、このタイプのデバイスが、商品に開発されることに成功することは、決して確実ではない。
【００１３】
次に、我々のグループ、およびその他のグループからの磁壁デバイスに関する最近の研究について、より詳細に説明する。ナノスケールワイヤにおける磁壁の核形成特性および伝播特性が、研究されている［７〜１１］。特に、（しきい）磁壁核形成磁界が、（しきい）磁壁伝播磁界より大幅に高いナノ構造が作成され得ることが、示されている。このアプローチを用いて、約２００Ｏｅ（エルステッド）の核形成磁界と、約３Ｏｅに過ぎない伝播磁界とを有するナノワイヤが、製造されることが可能である。このことは、さらなる磁壁を核形成させることなしに、伝播磁界と核形成磁界の間で或る大きさを有する適切な駆動磁界を使用して、磁壁が、これらのナノ構造内部で伝播させられることが可能であることを意味する。さらに、核形成磁界より大きい大きさを有する局所磁界を印加することによって、新たな磁壁が、このナノ構造の局所化された部分において、制御された仕方で選択的に核形成されることが可能である。その結果、磁壁が、制御された、安定した、再現可能な仕方で核形成され（すなわち、作成され）、移動させられ、消滅させられるナノ構造が、実証されている。磁壁の存在（または欠如）は、ＭＯＫＥ（磁気光学カー効果）デバイス［１１］またはＡＭＲ（異方性磁気抵抗）デバイス［１２］などの適切なセンサを使用して、ナノ構造の局所化された部分で検知されることが可能である。
【００１４】
我々は、サイクロイドパスをたどるナノワイヤセクションを提供することによって論理ＮＯＴゲート機能が実現されることが可能なデータストレージデバイス［８、１０］が、どのように磁壁を利用して製造されることが可能であるかを実証している。ナノワイヤに沿って、これらのサイクロイドを繰り返すことによって、シリアルメモリデバイスとして動作するデータストレージパイプが、製造されることが可能である。また、我々は、磁気論理回路の共通プレーンにおけるナノワイヤが、相互に作用することなしに交差させられることが可能であるように、第２のナノワイヤが交差する第１のナノワイヤの中を、磁壁が自由に伝播することが可能であることも示している［１０］。
【００１５】
我々は、ナノワイヤにおける磁壁の位置が、磁壁をピン留めする役割をするトラップを使用して制御されることが可能であることをさらに示している［８、９、１０］。すなわち、我々は、トラップが、ナノワイヤコーナ［９、１０］、およびナノワイヤにおける内側ノッチまたは外側ノッチ［９］によってもたらされることが可能であることを実証しており、内側ノッチおよび外側ノッチは、それぞれ、ナノワイヤの局所的な狭まり、および局所的な広がりによって作成された磁壁ピン留めサイトである。
【００１６】
これらのトラップは、しきい伝播磁界の局所化された増大をもたらす。ナノワイヤに関する伝播磁界より大きく、トラップに関する局所伝播磁界より小さい磁界を印加することによって、磁壁が、ワイヤに沿って、トラップの中に移動させられて、トラップの中にピン留めされたままとなることが可能である。その後、磁壁は、トラップに関する局所伝播磁界を超えて磁界を増大させることによって、ピン留めを外されて、ワイヤに沿って再び動かされることが可能である。
【００１７】
ナノワイヤにおける磁壁トラップのさらなる例が、Ｈａｒａおよび共同研究者［１５］から知られている。この研究では、磁性ＮｉＦｅ合金ナノワイヤの両側に、この論文において「ゲート」ワイヤと呼ばれる、ナノワイヤと同一の幅の強磁性ワイヤのペアが接合される。これらのゲートワイヤは、各ゲートワイヤにおける磁区が、ナノワイヤ接合部にピン留めされたままとなるように、ナノワイヤとの接合部において１／３の幅に狭められている。また、Ｈａｒａその他は、Ｈａｒａその他のナノワイヤにおける磁壁が、使用されるナノワイヤの寸法のため、渦巻きタイプである、すなわち、横型ではないことにも言及している（渦巻き磁壁タイプおよび横磁壁タイプの説明に関しては、参照文献［１４］を参照されたい）。
【００１８】
添付の図面の図１Ａから図１Ｄまでは、そのような接合部を示し、より具体的には、そのような接合部の可能な４つの状態を示し、これらの状態は、第１のゲートワイヤ、および第２のゲートワイヤにおける上向き磁区整列および下向き磁区整列の４つの置換によってもたらされる。図１Ａを参照すると、幅ｗのナノワイヤ１０の平面図が示されており、ナノワイヤ１０は、ナノワイヤ１０の延びている中間位置に、従来の仕方で磁気モーメントを示す矢印で示される磁区１１４を分離する、ナノワイヤ１０の磁壁１６をピン留めする役割をする、ナノワイヤ１０の側部に接合する、やはり幅ｗの第１のゲートワイヤ２０、および第２のゲートワイヤ２１を有する。ゲートワイヤ２０および２１はそれぞれ、ナノワイヤ１０との接合部に狭窄部を有する。異なる磁壁に関連する静磁気電荷蓄積が、正の電荷を表す丸で囲まれたプラス記号、および負の電荷を表す丸で囲まれたマイナス記号で示される。図１Ｂから図１Ｄまでは、これら２つのゲートワイヤにおける磁区の整列の異なる置換をそれぞれが有する、同様の図である。ナノワイヤ１０における磁区は、ゲートワイヤの接合部にピン留めされたヘッドツーヘッド磁壁を示して、すべての事例において同一である。
【００１９】
図１Ａから図１Ｄは、Ｈａｒａその他によってそれぞれＡからＤまでのラベルが付けられたケースを示す。また、これらの図面は、Ｈａｒａその他によってモデル化された、交差部におけるヘッドツーヘッド磁壁の例も示す。（他方の代替は、テールツーテール磁壁である。）Ｈａｒａその他の実験では、ゲートにおけるナノワイヤの磁壁の予期されるピン留め効果が、観察された。より興味深いことに、Ｈａｒａその他は、ゲートにおける、ナノワイヤの中の磁区の捕捉磁界またはピン留め磁界が、ナノワイヤの両側の２つのゲートワイヤセクションにおける磁区が、互いに平行であること（事例ＡおよびＣ）、または反平行であること（事例ＢおよびＤ）に強く依存していたことを示した。ゲートワイヤにおける磁区が、反平行であった事例ＢおよびＤにおいて、核形成磁界の約２倍である大きいピン留め磁界が、観察された。ゲートワイヤにおける磁区が、平行であった事例ＡおよびＣにおいて、核形成磁界と同等以下である、より低いピン留め磁界が、観察された。
【００２０】
Ｈａｒａその他による論文には述べられていないものの、この実験上の観察は、ナノワイヤの両側で終端する２つのゲートワイヤ磁区に関連するそれぞれの静磁気電荷蓄積が、反平行事例ＢおよびＤに関して同一の電荷であり、平行事例ＡおよびＣに関して異なる電荷であるという事実からして、当然である。このため、反平行事例は、静磁気電荷蓄積が、事実上、相殺される平行事例と比べて、ナノワイヤにおける磁壁からのより大きい反発、またはナノワイヤにおける磁壁へのより強い吸引を示す接合部をもたらす。
【００２１】
未公開のさらなる研究［１６］において、我々は、ナノワイヤの全長に沿ってノッチピン留めサイトを有するナノワイヤが、データが磁区に符号化される、室温で動作可能な不揮発性シリアルメモリデバイスとして、どのように使用されることが可能であるかを示している。データは、ナノワイヤの１つの終端において磁区を核形成し、次に、操作磁界、および同期された電極駆動信号の作用の下で、ナノワイヤに沿って磁区を移動させることによって、ナノワイヤに順次に読み込まれる。定義された磁区が、データを符号化するのに使用される。データは、トンネル接合部、スピンバルブ、またはホール効果センサなどの適切な磁気センサによって、ナノワイヤの反対の終端から読み出される。
【００２２】
添付の図面の図２は、ノッチ１２を含み、さらにヘッドツーヘッド磁壁１６およびテールツーテール磁壁１８によってそれぞれ分離された磁区１４を担持する、そのようなナノワイヤ１０を概略で示す［１６］。ナノワイヤが延びる方向と整列していることと、反整列していること（図において＋ｙと−ｙ）の間で交番する操作磁界Ｈが、操作磁界の整列および反整列と同期してヘッドツーヘッド磁壁およびテールツーテール磁壁をホストするノッチ１２を交互に加熱するように、ナノワイヤと直交して（図においてｚ方向）延びる電極１２の選択された電極に流される駆動電流と同期して駆動される。この加熱は、それらのノッチに隣接して配置された電極からのジュール加熱によってもたらされる。この加熱の効果は、加熱されたノッチにおいて、局所的に強化された伝播磁界を、操作磁界を下回るように一時的に低下させることである。ヘッドツーヘッド磁壁とテールツーテール磁壁の別々の作動は、直接隣り合うノッチに繰り返される連続で付けられるＡ、Ｂ、およびＣというラベルが付けられた加熱電極の３つのグループを使用することによって、達せられる。クロックサイクルの間に、この構成は、すべてのヘッドツーヘッド磁壁が、電極グループの１つのグループによってアドレス指定されるノッチによってホストされ、すべてのテールツーテール磁壁が、電極グループの別の１つのグループによってアドレス指定されるノッチによってホストされ、さらに残りの電極グループによってアドレス指定されるノッチは、「空」である、すなわち、磁壁をまったくホストしない。このため、磁区は、ヘッドツーヘッド磁壁およびテールツーテール磁壁の交互の動きによって、ナノワイヤに沿って移動させられることが可能である。
【００２３】
我々の以前に提案したシリアルメモリデバイスの特徴は、加熱電極が、ナノワイヤノッチの近くに配置される必要があることであり、したがって、これらの電極の製造は、製造プロセスの重要な部分となる。
【００２４】
我々の以前に提案したシリアルメモリデバイスの別の特徴は、デバイスコントローラが、磁壁が存在するか否かを知っている必要はないものの、コントローラが、所与のノッチグループ（Ａ、Ｂ、またはＣ）においていずれの記号（ヘッドツーヘッドまたはテールツーテール）磁壁が存在するかを常に知っているようにデータ符号化スキームが選択される場合に限って、所望される単方向磁区伝播が可能であることである。この要件は、符号化されることが可能な最大情報密度に制限を課す。具体的には、この要件は、単一ビットの情報ごとに３つの隣接するノッチが使用されなければならないこと、および各ビットを符号化するのに２つの磁壁が使用されなければならないことを意味する。例えば、１つの符号化スキームは、１が、３つのノッチにわたって広がる、ヘッドツーヘッド磁壁と、その後に続くテールツーテール磁壁によって符号化される一方で、０は、同一の長さにわたって磁壁がまったく存在しないことによって符号化されることである。このため、ナノワイヤの単位長（ノッチの数の点における）当たりのデータ密度は、この符号化スキームによって制限される。
【発明の概要】
【発明が解決しようとする課題】
【００２５】
本発明の目的は、我々の未公開の研究［１６］において以前に提案されたアドレス指定スキームより単純化されたスキームと、より高いデータ密度とを有する、ナノワイヤにおける磁区の操作に基づく不揮発性シリアルメモリデバイスを提供することである。
【課題を解決するための手段】
【００２６】
本発明によれば、接合部を形成するように第２のナノワイヤが交差する第１のナノワイヤにおける磁壁を操作する方法であって、第２のナノワイヤにおける磁区を、第１のナノワイヤにおける磁壁と整列させることによって、第２のナノワイヤが第１のナノワイヤと交差する接合部の中にこの磁壁を吸引して、この磁壁が接合部にピン留めされるようにすること、および第２のナノワイヤにおける磁区の整列を反転させて、この磁区が、第１のナノワイヤにおける磁壁と反整列するようにして、この磁壁を接合部から放出するようにすることによって、接合部からこの磁壁をはね返すことを含む方法が、提供される。
【００２７】
このため、第２のナノワイヤにおける相次ぐ磁区反転により、第１のナノワイヤにおける磁壁が、２段階の吸引と吐き出しの作用によって接合部を通って移動させられる。このことは、すべての磁壁タイプに関して、すなわち、ヘッドツーヘッド磁壁またはテールツーテール磁壁に関して、さらに異なるキラリティの磁壁に関して当てはまる。このことは、吸引と吐き出しの作用が、ヘッドツーヘッド磁壁とテールツーテール磁壁の両方を一緒に動かすので、重要な結果である。ヘッドツーヘッド磁壁とテールツーテール磁壁が逆の電荷蓄積に関連しているという事実は、このプロセスに関係がない。このため、外部から印加される交番する磁界を使用して、接合部を通って磁壁を移動させることが、可能である。実際の応用例では、デバイスは、単一の大域的に印加される外部磁界を使用してすべて同時にクロック制御されることが可能な、任意の数のそのような接合部を有するデバイスが、提供されることが可能である。
【００２８】
このため、本発明によれば、ナノワイヤに沿って間隔を開けられた一連のピン留めサイトにピン留めされた磁区に符号化されるデータを順次に記憶するための磁気メモリデバイスが、提供され、各ピン留めサイトは、ナノワイヤと、このナノワイヤに交差する別のナノワイヤとの接合部によって形成される。
【００２９】
本発明のさらなる態様によれば、ナノワイヤにおける磁区を分離する磁壁のキラリティにデータが符号化される磁気メモリデバイスが、提供される。
【００３０】
本発明のさらなる態様によれば、磁性材料で作られて、第１の方向に延び、やはり磁性材料で作られて、第２の方向に延びる複数のデータクロッキングナノワイヤが交差して、交差接合部のネットワークを一緒になって形成する複数のデータ担持ナノワイヤと、データ担持ナノワイヤのそれぞれのデータ読み込み部分に隣接して配置され、データ担持ナノワイヤにおいて所定のキラリティの磁壁を有する磁区を核形成するように動作可能であり、磁壁のキラリティは、記憶されるべきデータを符号化するデータ読み込み部と、データ担持磁壁がピン留めされている交差接合部からデータ担持磁壁を解放し、データ担持磁壁を、データ担持磁壁が再びピン留めされる次の交差接合部に移動させることを相次いで行うことによって、１つの交差接合部から前記次の交差接合部に、データ担持ナノワイヤに沿ってデータ担持磁壁を移動させる役割をする、データクロッキングナノワイヤとの整列と反整列の間で交番するクロッキング磁界を生成するように動作可能な磁界源と、データ担持ナノワイヤのそれぞれのデータ読み出し部分に隣接して配置され、前記データ読み出し部分において磁壁のキラリティを検知するように動作可能なデータ読み出し部とを含む磁気メモリデバイスが、提供される。
【００３１】
以上のアプローチは、いくつかの利点を有する。第１に、データが、大域的な外部から印加される磁界、すなわち、クロッキング磁界を使用して、デバイスを通るようにクロック制御されることが可能である。個々のピン留めサイト、すなわち、ナノワイヤ交差部、またはピン留めサイトのグループのアドレス指定は、まったく必要とされない。このことは、ナノワイヤ交差部とクロッキング磁界の組合せによってもたらされる新規なクロッキング機構が、磁壁の電荷状態、すなわち、磁壁が、ヘッドツーヘッド磁壁であるか、またはテールツーテール磁壁であるかに影響されないためである。このため、同一の磁界が、すべてのピン留めサイトに印加されて、これらのナノワイヤピン留めサイトを通ってデータが漸進的に動かされることが可能である。第２に、この構造は、ナノワイヤネットワークの複数の層が、積み重ねられて配置されて、非常に高い記憶密度をもたらすことが可能であるという点で、３次元において容易にスケーラブルである。垂直次元における、このスケーラビリティは、データが、大域的な外部から印加される磁界を使用して、デバイスを通るようにクロック制御されることが可能であるという事実によって簡単にされる。第３に、磁壁のキラリティにデータを符号化する新規なアプローチは、データを符号化するのに磁区の長さなどの、磁区自体の特性を使用する、以前に提案された磁気ナノワイヤシリアルメモリと比較して、比較的密度の高いデータストレージを可能にする。
【００３２】
交差接合部の間のデータ担持ナノワイヤに沿ったデータ担持磁壁の動きを助ける役割をする、データ担持ナノワイヤと整列した操作磁界を生成するように動作可能なさらなる磁界源が、提供されることが可能である。
【００３３】
データ読み込み部は、好ましくは、読み込み部分において、データ担持ナノワイヤにおける少なくとも核形成磁界の大きさの磁界を局所的に印加することによって、事前定義されたキラリティの磁区を選択的に生じさせるようにそれぞれが配置された、各データ担持ナノワイヤにつき１つの、複数の核形成磁界発生器を含む。
【００３４】
データ読み出し部は、好ましくは、データ読み出し部分において、データ担持ナノワイヤにおける磁壁のキラリティを検知するようにそれぞれが配置された、各データ担持ナノワイヤにつき１つの、複数の磁界検出器を含む。
【００３５】
主要な実施形態において、データ担持ナノワイヤは、このナノワイヤ内に形成される磁壁が、横磁壁となるような寸法とされ、したがって、データを符号化する磁壁のキラリティは、上向きまたは下向きである。
【００３６】
また、データ担持ナノワイヤが、このナノワイヤ内に形成される磁壁が、渦巻き磁壁となるような寸法とされる、機能するデバイスを作成することも可能であり得る。しかし、このオプションは、実験的に試験されておらず、さらに渦巻き磁壁に関する交差接合部のピン留め特性は、本発明の応用に適している可能性も、適していない可能性もある。
【００３７】
主要な実施形態において、データクロッキングナノワイヤは、このナノワイヤ内に形成される磁壁が、横磁壁となるような寸法とされる。
【００３８】
また、データクロッキングナノワイヤが、このナノワイヤ内に形成される磁壁が、渦巻き磁壁となるような寸法とされる、機能するデバイスを作成することも可能であり得る。しかし、このオプションは、実験的に試験されておらず、さらに渦巻き磁壁は、交差接合部にピン留めされた磁壁に関する、必要な吸引特性および反発特性をもたらす可能性も、もたらさない可能性もある。
【００３９】
デバイスは、好ましくは、データクロッキングナノワイヤのそれぞれのクロッキング部分に隣接して配置され、データクロッキングナノワイヤにおいて磁区を核形成するように動作可能なクロッキング磁区生成部をさらに含む。要求される場合、クロッキング磁区生成部は、所定のキラリティの磁壁を核形成するように動作可能であるように作られることが可能である。クロッキング磁区生成部は、クロッキング部分において、データクロッキングナノワイヤにおける少なくとも核形成磁界の大きさの磁界を局所的に印加することによって、磁区を選択的に生じさせるようにそれぞれが配置された、各データクロッキングナノワイヤにつき１つの、複数のさらなる核形成磁界発生器を含むことが可能である。
【００４０】
このデバイスは、通常、基板上に製造され、さらに交差接合部のネットワークは、ナノワイヤのための磁性材料で形成されて、これらのナノワイヤを分離するように非磁性材料のアイランドが点在させられた磁気層として、この基板上に構成される。このナノワイヤ構造は、従来のリソグラフィ工程における層として製造されることが可能である。
【００４１】
このデバイスは、多層３次元メモリとして製造されることが可能である。すなわち、複数の磁気層が、非磁気層によってそれぞれ分離されて、積み重なって配置されることが可能である。このため、このデバイスは、垂直方向に延びる複数の交差するナノワイヤプレーンを有する。
【００４２】
磁気層と非磁気層のペアは、データ担持ナノワイヤの一方の側でステップ状に終端して、データクロッキングナノワイヤの方向に延びるテラスを形成することが可能である。各テラスを形成するように終端する磁気層は、各事例において、最下のナノワイヤ層または最上のナノワイヤ層であることが可能である。磁気層と非磁気層のペアが、データ担持ナノワイヤの両側でステップ状に終端する場合、各テラスを形成するように終端する磁気層は、好ましくは、一方の側で最下のナノワイヤ層であり、他方の側で最上のナノワイヤ層である。というのは、この構造が、段階的シャドーマスク工程を使用した製造に向いているからである。
【００４３】
本発明のさらなる態様によれば、ナノワイヤにおける磁区に符号化されるデータを順次に記憶する方法が、提供され、磁壁のキラリティが、データを符号化するのに使用される。
【００４４】
本発明のさらなる態様によれば、ナノワイヤに沿って間隔を開けられた一連のピン留めサイトにピン留めされた磁区に符号化されるデータを順次に記憶するための方法が、提供され、各ピン留めサイトは、ナノワイヤと、このナノワイヤに交差する別のナノワイヤとの接合部によって形成される。
【００４５】
本発明のさらなる態様によれば、磁壁によってそれぞれが境界をつけられた、ナノワイヤにおける磁区に符号化されるデータを順次に記憶し、ナノワイヤは、このナノワイヤに沿って複数の交差接合部を形成する複数の交差するナノワイヤを、ナノワイヤの全長に沿って有する方法が、提供され、この方法は、このナノワイヤの入力部分において、所定のキラリティの磁壁を有するそれぞれの磁区を核形成することによって、このナノワイヤにデータのビットストリームを読み込み、磁壁のキラリティは、それらのビットを符号化すること、磁壁がピン留めされている交差接合部から磁壁を解放し、磁壁を、磁壁が再びピン留めされる次の交差接合部に移動させることを相次いで行うことによって、１つの交差接合部から前記次の交差接合部に、このナノワイヤに沿って磁壁を移動させ、したがって、ビットストリームを移動させるように、交差するナノワイヤとの整列と反整列の間で交番するクロッキング磁界を供給すること、およびこのナノワイヤの出力部分において磁壁のキラリティを検知することによって、このナノワイヤからビットストリームを読み出すことを含む。
【００４６】
また、特定の、好ましい態様および実施形態は、添付の特許請求の範囲においても示される。
【００４７】
定義
磁壁：反対に整列した磁化の磁区の間の界面。
横磁壁：磁化が、磁壁の平面において主として単一方向に整列している磁壁。幅が厚さよりはるかに大きい通常の磁性ナノワイヤにおいて、磁化整列は、横断面の長寸法と整列している、または反整列している２つの状態のいずれかである［１３］。この２つの状態は、主要な磁化方向を基準として、「上向き」キラリティおよび「下向き」キラリティの状態、または「左向き」キラリティおよび「右向き」キラリティの状態と呼ばれる。横磁壁は、より小さい横断面のナノワイヤ内で形成される傾向にある［１３］。
渦巻き磁壁：磁化が、磁壁において渦巻きパターンまたはらせんパターンを形成する磁壁。渦巻き磁壁は、平面図において時計方向、または反時計方向の磁化パターンを有し、この２つの状態は、時計方向キラリティまたは反時計方向キラリティと呼ばれる［１３］。渦巻き磁壁は、より大きい横断面のナノワイヤ内で形成される傾向にある［１３］。
ヘッドツーヘッド磁壁：正の静磁気電荷蓄積に全体的に関連する、隣接する磁区の「北」終端間、つまり、ヘッド間の磁壁。
テールツーテール磁壁：負の静磁気電荷蓄積に全体的に関連する、隣接する磁区の「南」終端間、つまり、テール間の磁壁。
ナノワイヤ：磁化がナノワイヤの縦軸と整列する十分な形状異方性を有する磁性材料で作られた磁壁導管。通常、パーマロイ（Ｎｉ８０Ｆｅ２０）などの軟磁性材料で作られている。
磁区核形成磁界：ナノワイヤにおいて反転磁区が既に存在するのでない場合、このワイヤにおける磁化を反転させるのに印加される必要がある最小磁界であるしきい磁界。
磁区伝播磁界：ナノワイヤに沿って磁壁を移動させるのに印加される必要がある最小磁界であるしきい磁界。
磁壁ピン留めサイト：ナノワイヤが、そのロケーションに存在する磁壁のエネルギーのあらかじめ作られた（すなわち、自然に生じるのではない）変調によってもたらされた、局所的に強化された伝播磁界を有するロケーション。
ピン留め外し磁界：ピン留めサイトを越えて（さらにピン留めサイトから出て）磁壁が動けるようにするのに必要とされる局所的に強化された磁区伝播磁界。
操作磁界：伝播磁界とピン留め外し磁界の中間の強度を有する磁界。
ピン留め外しエネルギー：操作磁界を下回るまで、局所的に強化された伝播磁界を一時的に低下させるのにピン留めサイトに印加される必要があるエネルギー。
【００４８】
操作磁界などの「磁界」への言及は、ほとんどの事例において、磁壁を操作するためにナノワイヤの平面に相当な成分を有する磁界を意味するものと理解される。
【００４９】
次に、本発明の特定の実施形態が、単に例として、添付の図面を参照して説明される。
【図面の簡単な説明】
【００５０】
【図１Ａ】従来技術によるナノワイヤ構造を示す概略平面図である。
【図１Ｂ】従来技術によるナノワイヤ構造を示す概略平面図である。
【図１Ｃ】従来技術によるナノワイヤ構造を示す概略平面図である。
【図１Ｄ】従来技術によるナノワイヤ構造を示す概略平面図である。
【図２】以前に提案されたデバイスによるナノワイヤを示す概略平面図である。
【図３Ａ】本発明によるデバイスによって活用される第１の基本状態を例示する本発明を具体化するナノワイヤ構造を示す概略平面図である。
【図３Ｂ】本発明によるデバイスによって活用される第２の基本状態を例示する本発明を具体化するナノワイヤ構造を示す概略平面図である。
【図４Ａ】「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図４Ｂ】「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図４Ｃ】「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図４Ｄ】「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図４Ｅ】「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図４Ｆ】「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図４Ｇ】「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図４Ｈ】「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図５Ａ】「上向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図５Ｂ】「上向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図５Ｃ】「上向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図５Ｄ】「上向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図５Ｅ】「上向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図５Ｆ】「上向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図５Ｇ】「上向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図５Ｈ】「上向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成を示す図である。
【図６Ａ】「下向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図６Ｂ】「下向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図６Ｃ】「下向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図６Ｄ】「下向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図６Ｅ】「下向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図６Ｆ】「下向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図６Ｇ】「下向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図６Ｈ】「下向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図７Ａ】「上向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図７Ｂ】「上向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図７Ｃ】「上向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図７Ｄ】「上向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図７Ｅ】「上向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図７Ｆ】「上向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図７Ｇ】「上向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図７Ｈ】「上向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成を示す図である。
【図８Ａ】複数のクロッキングナノワイヤが交差するデータナノワイヤに関するタイミング間隔を示す図である。
【図８Ｂ】複数のクロッキングナノワイヤが交差するデータナノワイヤに関するタイミング間隔を示す図である。
【図８Ｃ】複数のクロッキングナノワイヤが交差するデータナノワイヤに関するタイミング間隔を示す図である。
【図９】本発明を具体化する単一層デバイスを示す概略のシステムレベル平面図である。
【図１０】本発明を具体化するメモリデバイスに関する磁界源をｙｚ平面において示す概略側断面図である。
【図１１Ａ】定義されたキラリティの磁壁を核形成するためのデータ読み込み部を示す、本発明を具体化するナノワイヤ構造を示す概略平面図である。
【図１１Ｂ】代替のデータ読み込み部を示す、本発明を具体化するナノワイヤ構造を示す概略平面図である。
【図１２】横磁壁のキラリティを検知するためのデータ読み出し部を示す、本発明を具体化するナノワイヤ構造を示す概略平面図である。
【図１３】本発明のさらなる実施形態による多層メモリデバイスの入力側を、ｘｚ平面において示す概略側断面図である。
【図１４】図１３の多層メモリデバイスの出力側を、ｘｚ平面において示す概略側断面図である。
【図１５Ａ】多層メモリデバイスの入力側の製造を、ｘｚ平面において示す概略側断面図である。
【図１５Ｂ】多層メモリデバイスの入力側の製造を、ｘｚ平面において示す概略側断面図である。
【図１６Ａ】多層メモリデバイスの出力側の製造を、ｘｚ平面において示す概略側断面図である。
【図１６Ｂ】多層メモリデバイスの出力側の製造を、ｘｚ平面において示す概略側断面図である。
【図１７Ａ】多層メモリデバイスの製造工程において使用されるシャドーマスクおよびウェハを、ｘｙ平面において示す概略平面図である。
【図１７Ｂ】図１７Ａに示されるのと同一の特徴を、ｘｚ平面において示す概略側面図である。
【図１８】当初、データナノワイヤの左アーム内にある「上向き」キラリティを有するヘッドツーヘッド磁壁が、クロッキングナノワイヤを下に向かって進む「左向き」キラリティの横磁壁によって、接合部において補足されることのシミュレーション結果を示す図である。
【図１９】当初、接合部において捕捉されている「上向き」キラリティを有するヘッドツーヘッド磁壁が、クロッキングナノワイヤを下に向かって進む「右向き」キラリティの横磁壁によって、その後、交差部から放出されることのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００５１】
本発明は、様々な変形形態および代替形態が可能であるが、特定の実施形態が、例として、図面に示され、本明細書で詳細に説明される。しかし、図面、および図面の詳細な説明は、本発明を、開示される特定の形態に限定することを意図しておらず、それどころか、本発明は、添付の特許請求の範囲によって規定される本発明の趣旨および範囲に含まれるすべての変形形態、均等形態、および代替形態を範囲に含むものとされることを理解されたい。
【００５２】
図３Ａは、本発明を具体化する磁気ナノワイヤ構造の概略平面図である。以下の規約が、軸に関して全体にわたって採用される。ｚ軸は、垂直軸であり、ｘ軸とｙ軸は、水平軸である。基本的な構造は、接合部１１５において互いに交差する、ｘ方向に延びる第１のナノワイヤ１００とｙ方向に延びる第２のナノワイヤ１１０によって形成される交差である。
【００５３】
ナノワイヤ１００および１１０によってホストされる磁区１１４が、従来の仕方で磁気モーメントを示す矢印で示される。各磁区は、磁壁１１２によって境界をつけられる。当技術分野において理解されるとおり、ナノワイヤ磁壁は、図示される磁壁１１２のようなヘッドツーヘッド磁壁、およびテールツーテール磁壁という２つのタイプに分類され、この２つのタイプの意味は、自明であろう。ヘッドツーヘッド磁壁は、正の静磁気電荷を帯び、テールツーテール磁壁は、負の静磁気電荷を帯びる。これらの磁壁に関連する正の電荷、および負の電荷も、概略で示される。このため、ナノワイヤ１００および１１０は、磁区の磁気モーメントが、ナノワイヤの主軸と整列させる十分な形状異方性を有する磁性材料で作られた磁壁導管を構成することが、理解されよう。これらの磁壁の領域内の磁気整列は、従来技術［１３、１４］から理解され、後段でより詳細に説明されるとおり、より複雑であることが、認識されよう。
【００５４】
第１のナノワイヤ１００と第２のナノワイヤ１１０は、同一平面上にある。第１のナノワイヤと第２のナノワイヤは、同一の幅、および同一の厚さであることが可能であり、あるいは幅および厚さが、異なっていてもよい。第１のナノワイヤ１００の図示される部分は、接合部１１５の左側で交差構造の左手に位置する、ヘッドツーヘッド磁壁として示された磁壁１１２を有する。磁壁１１２の右側の−ｘ整列した磁区が、接合部１１５の領域を通って延びる。磁壁１１２は、横磁壁であり、以降全体にわたって「上向き」キラリティと呼ばれる、磁壁１１２に位置する小さい矢印によって示される＋ｙキラリティを有する。第２のナノワイヤ１１０は、接合部１１５を通って延びる＋ｙ方向に整列した単磁区を有する。このため、第２のナノワイヤにおける磁区は、第１のナノワイヤにおける磁壁と整列していることを見て取ることができる。この整列した構成では、磁壁が、ナノワイヤのアームから、磁壁がピン留めされることになる接合部に移動することが、エネルギー的に有利になる。つまり、接合部は、整列した構成において、磁壁に関するポテンシャルウェルを形成するピン留めサイトである。本発明者らによる実験は、このポテンシャルウェルが、核形成磁界より多少、小さいが、操作磁界より大きい、中程度の強度であることを示している。
【００５５】
図３Ｂは、図３Ａに示されるのと同一のナノワイヤ構造の概略平面図であるが、様々な磁区の異なる構成を示す。図３Ａと図３Ｂの唯一の違いは、横磁壁のキラリティである。図３Ｂにおいて、磁壁１１２は、以降全体にわたって「下向き」キラリティと呼ばれる−ｙキラリティを有する横磁壁である。第２のナノワイヤにおける磁区は、第１のナノワイヤにおける磁壁と反整列している。この反整列構成では、本発明者らによる実験は、接合部が、核形成磁界より大きい、比較的高い強度のポテンシャル障壁を形成することを示している。このため、この構成における磁壁が、概略で図示される位置で接合部からオフセットされたままであることが、エネルギー的に有利になる。
【００５６】
要約すると、第２のナノワイヤにおける磁区と第１のナノワイヤにおける磁壁の整列または反整列により、交差接合部が、第１のナノワイヤにおける磁壁に対する（吸引）ポテンシャルウェルを構成するか、または（反発）障壁を構成するかが決まる。この基本的な所見が、本発明によって、シリアルメモリデバイスをもたらすのに活用される。そのような交差構造の操作が、シリアルメモリデバイスに関する基礎として使用され得る様態が、次に、説明される。
【００５７】
以下の４つの図は、第１のナノワイヤにおける磁壁の可能な４つの置換を示す。この４つの図は、順に、以下を扱う。すなわち、「下向き」キラリティを有するヘッドツーヘッド磁壁、「上向き」キラリティを有するヘッドツーヘッド磁壁、「下向き」キラリティを有するテールツーテール磁壁、および「上向き」キラリティを有するテールツーテール磁壁である。
【００５８】
図４Ａから図４Ｈまでは、「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成の系列を示す。
【００５９】
図４Ａは、第１のナノワイヤが、接合部の左側に、＋ｙ方向を向いた磁界を有する第２のナノワイヤにおける磁区と反整列した、「下向き」キラリティを有するヘッドツーヘッド磁壁を有する、図３Ｂと同一の構成を示す。
【００６０】
図４Ｂは、＋ｙ方向に移動しており、接合部に接近している第２のナノワイヤにおける磁壁を示す。
【００６１】
図４Ｃは、現時点で接合部より上に位置している、この磁壁が接合部を通過した後の状況を示す。接合部の領域内の第２のナノワイヤにおける磁区は、現時点で、極性が反転されており、現時点で、第１のナノワイヤにおける横磁壁に関連する磁界と整列している、−ｙ方向を向いた磁界を有する。前段で説明されたとおり、このことは、接合部が、現時点で、第１のナノワイヤにおける磁壁に関するポテンシャルウェルであることを意味し、このため、この磁壁は、図示されるとおり、この磁壁がピン留めされる接合部に移動する。
【００６２】
図４Ｄは、下向きキラリティを有するヘッドツーヘッド磁壁が接合部にピン留めされている、この状況を示す。第２のナノワイヤにおける移動できる磁壁は、さらに上方に移動して見えなくなっている。
【００６３】
図４Ａから図４Ｄまでは、第２のナノワイヤにおける磁区の、上向きから下向きへの反転がどのように、下向きキラリティのヘッドツーヘッド磁壁を接合部の中に引き寄せて、ピン留めする、つまり、「吸引する」ことが可能であるかを一緒に示す。
【００６４】
次に、時系列は、図４Ｅから図４Ｈまでにおいてさらに続く。
【００６５】
図４Ｅは、第２のナノワイヤにおける次の上方に移動するさらなる磁壁の出現を、この磁壁が接合部に接近する中で示し、接合部には、下向きキラリティのヘッドツーヘッド磁壁がピン留めされている。
【００６６】
図４Ｆは、この２つの磁壁が重なる事例を示す。この時点で、南東方向、すなわち、下向きかつ右側を向いた単一の正味磁界矢印によって概略で示される複雑な相互作用が、存在する。
【００６７】
図４Ｇは、現時点で接合部より上に位置している、この磁壁が接合部を通過した後の状況を示す。接合部の領域内の第２のナノワイヤにおける磁区は、現時点で、極性が反転されており、現時点で、第１のナノワイヤにおける横磁壁に関連する磁界と反整列している、＋ｙ方向を向いた磁界を有する。このため、第２のナノワイヤにおける上の方を向いた磁区磁界は、現時点で、第１のナノワイヤのヘッドツーヘッド磁壁に関して、接合部における反発させるポテンシャル障壁を形成して、その磁壁のピン留めを外し、および接合部からの、その磁壁の放出をもたらす。
【００６８】
図４Ｈは、第２のナノワイヤにおける移動できる磁壁が、さらに上方に移動して見えなくなっており、第１のナノワイヤのヘッドツーヘッド磁壁が、接合部からさらに右にオフセット位置まで移動している系列の最終段階を示す。
【００６９】
図４Ｅから図４Ｈまでは、第２のナノワイヤにおける磁区の、下向きから上向きへの反転がどのように、下向きキラリティのヘッドツーヘッド磁壁を接合部からはね返して、放出する、すなわち、「吐き出す」ことができるかを一緒に示す。
【００７０】
前段において、我々は、第２のナノワイヤにおける磁壁のクラスまたはキラリティについて述べてこなかった。第２のナノワイヤにおける磁壁は、横磁壁である。図示される実施例において、この磁壁は、「右向き」キラリティと呼ばれる＋ｘ方向に整列している。反対の整列は、−ｘ方向を向いた「左向き」キラリティである。吐き出す作用に関して、＋ｘの右向きキラリティ磁壁は、接合部から＋ｘ方向に、ピン留めされた磁壁の放出を生じさせる傾向にある（図示される実施例）。このことは、この２つの磁壁が接合部において重なると、ピン留めされた磁壁の磁界は、第２のナノワイヤから到来する磁壁の整列に向かって回転して、磁壁境界が、事実上、第２のナノワイヤの磁壁の磁界が向いている方向に変位させられる傾向があるという事実から帰結するものと考えられる。このため、＋ｘの右向きキラリティ磁壁は、ヘッドツーヘッド下向きキラリティ磁壁を＋ｘ方向に変位させる。同一の理由で、−ｘの左向きキラリティ磁壁は、接合部から−ｘ方向に、ピン留めされたヘッドツーヘッド磁壁の放出を生じさせる傾向にある（図示せず）。経時的な磁化の進展の詳細は、後段でさらに説明されるシミュレーションから明白である。
【００７１】
所望される場合、それぞれ＋ｘ方向または−ｘ方向の別個の磁界成分を印加して、前述した傾向を覆すことによって、第２のナノワイヤにおける磁壁のキラリティにかかわらず、＋ｘ方向または−ｘ方向の放出を強制することも可能であり得る。
【００７２】
別の可能性は、第２のナノワイヤを、交差セクションにおいて、第１のナノワイヤよりも大きく、例えば、幅広くして、第２のナノワイヤが、横磁壁ではなく、渦巻き磁壁を優先的に形成するようにすることである。放出中の、第２のナノワイヤにおける磁壁のキラリティに対する第１のナノワイヤにおける横磁壁の反応性は、第２のナノワイヤが、渦巻き磁壁をホストする場合、生じないということが、該当する可能性がある。
【００７３】
図５Ａから図５Ｈまでは、「上向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成の系列を示す。
【００７４】
図５Ａは、第１のナノワイヤが、接合部の左側に、−ｙ方向を向いた磁界を有する第２のナノワイヤにおける磁区と反整列している、「上向き」キラリティを有するヘッドツーヘッド磁壁を有する構成を示す。
【００７５】
図５Ｂは、＋ｙ方向に移動しており、接合部に接近している第２のナノワイヤにおける磁壁を示す。
【００７６】
図５Ｃは、現時点で接合部より上に位置している、この磁壁が接合部を通過した後の状況を示す。接合部の領域内の第２のナノワイヤにおける磁区は、現時点で、極性が反転されており、現時点で、第１のナノワイヤにおける横磁壁に関連する磁界と整列している、＋ｙ方向を向いた磁界を有する。前段で説明されたとおり、このことは、接合部が、現時点で、第１のナノワイヤにおける磁壁に関するポテンシャルウェルであることを意味し、このため、この磁壁は、図示されるとおり、この磁壁がピン留めされる接合部に移動する。
【００７７】
図５Ｄは、上向きキラリティを有するヘッドツーヘッド磁壁が接合部にピン留めされている、この状況を示す。第２のナノワイヤにおける移動できる磁壁は、さらに上方に移動して見えなくなっている。
【００７８】
図５Ａから図５Ｄまでは、第２のナノワイヤにおける磁区の、下向きから上向きへの反転がどのように、上向きキラリティのヘッドツーヘッド磁壁を接合部の中に引き寄せて、ピン留めする、つまり、「吸引する」ことが可能であるかを一緒に示す。
【００７９】
次に、時系列は、図５Ｅから図５Ｈまでにおいてさらに続く。
【００８０】
図５Ｅは、第２のナノワイヤにおける次の上方に移動するさらなる磁壁の出現を、この磁壁が接合部に接近する中で示し、接合部には、上向きキラリティのヘッドツーヘッド磁壁がピン留めされている。
【００８１】
図５Ｆは、この２つの磁壁が重なる事例を示す。この時点で、北東方向、すなわち、上向きかつ右側を向いた単一の正味磁界矢印によって概略で示される複雑な相互作用が、存在する。このため、ピン留めされた磁壁の磁界は、第２のナノワイヤから到来する右向きキラリティ横磁壁の整列に向かって回転している。
【００８２】
図５Ｇは、現時点で接合部より上に位置している、この磁壁が接合部を通過した後の状況を示す。接合部の領域内の第２のナノワイヤにおける磁区は、現時点で、極性が反転されており、現時点で、第１のナノワイヤにおける横磁壁に関連する磁界と反整列している、−ｙ方向を向いた磁界を有する。このため、第２のナノワイヤにおける下の方を向いた磁区磁界は、現時点で、第１のナノワイヤのヘッドツーヘッド磁壁に関して、接合部における反発させるポテンシャル障壁を形成して、その磁壁のピン留めを外し、および接合部からの、その磁壁の放出をもたらす。
【００８３】
図５Ｈは、第２のナノワイヤにおける移動できる磁壁が、さらに上方に移動して見えなくなっており、第１のナノワイヤのヘッドツーヘッド磁壁が、接合部からさらに右にオフセット位置まで移動している系列の最終段階を示す。
【００８４】
図５Ｅから図５Ｈまでは、第２のナノワイヤにおける磁区の、上向きから下向きへの反転がどのように、上向きキラリティのヘッドツーヘッド磁壁を接合部からはね返して、放出する、すなわち、「吐き出す」ことができるかを一緒に示す。
【００８５】
以上、第１のナノワイヤにおけるヘッドツーヘッド磁壁に関する状況を説明してきたので、第１のナノワイヤにおけるテールツーテール磁壁に関する同様の状況を次に説明する。
【００８６】
図６Ａから図６Ｈまでは、「下向き」キラリティを有するヘッドツーヘッド磁壁の事例における交差構造の構成の系列を示す。
【００８７】
この系列は、第２のナノワイヤにおける磁壁が、‐ｘ方向に向いて示されていることが注目される以外は、図４Ａから図４Ｈまでの系列とまったく同様である。このことは、図６Ｅから図６Ｈまでの吐き出し段階において、ピン留めされた磁壁の右方向への、すなわち、＋ｘ方向への放出を生じさせることになる。
【００８８】
図７Ａから図７Ｈまでは、「上向き」キラリティを有するテールツーテール磁壁の事例における交差構造の構成の系列を示す。この系列は、第２のナノワイヤにおける磁壁が、‐ｘ方向に向いて示されていることが注目される以外は、図５Ａから図５Ｈまでの系列とまったく同様である。このことは、図７Ｅから図７Ｈまでの吐き出し段階において、ピン留めされた磁壁の右方向への、すなわち、＋ｘ方向への放出を生じさせることになる。
【００８９】
以上４つの系列を精査すると、第２のナノワイヤにおける相次ぐ磁区反転により、第１のナノワイヤにおける横磁壁が、２段階の吸引と吐き出しの作用によって接合部を通って＋ｘ方向に移動させられることが明白である。このことは、すべての磁壁タイプに関して、すなわち、ヘッドツーヘッド磁壁またはテールツーテール磁壁に関して、さらに上向きキラリティまたは下向きキラリティの磁壁に関して当てはまる。さらに、第２のナノワイヤにおいて磁区反転を生じさせるのに使用される第２のナノワイヤにおける横磁壁のキラリティは、ヘッドツーヘッド磁壁の場合、＋ｘ方向でなければならず、テールツーテール磁壁の場合、−ｘ方向でなければならない。
【００９０】
このため、第１のナノワイヤに複数の第２のナノワイヤが交差する場合、これらの第２のナノワイヤにおける相次ぐ同時の磁区反転によって、第１のナノワイヤに沿って複数の磁区が一緒に移動させられることが可能であることが、認識されよう。このことは、吸引と吐き出しの作用が、ヘッドツーヘッド磁壁とテールツーテール磁壁の両方を一緒に動かすので、重要な結果である。ヘッドツーヘッド磁壁とテールツーテール磁壁が逆の電荷蓄積に関連しているという事実は、このプロセスに関係がない。このため、＋ｙと−ｙの間で切り換わる大域的な交番する磁界を使用して、第１のナノワイヤに沿って磁区のパイプラインを、接合部から接合部へと＋ｘ方向に動かすことが可能である。
【００９１】
さらに、磁区は、吸引と吐き出しの作用が、第１のナノワイヤにおける横磁壁のキラリティに影響されないので、横磁壁のキラリティを介してデータのビットを符号化することができる。この場合、我々は、恣意的に、１を符号化するのに上向きキラリティを選択し、０を符号化するのに下向きキラリティを選択する。
【００９２】
以下において、我々は、第１のナノワイヤをデータナノワイヤと呼び、第２のナノワイヤをクロッキングナノワイヤと呼ぶ。さらに、我々は、第１のナノワイヤにおける磁壁をデータ担持磁壁と呼び、第２のナノワイヤにおける磁壁は、これらの磁壁が、データ担持磁壁をクロック制御して接合部を通す役割をするので、クロッキング磁壁と呼ぶ。
【００９３】
次に、データナノワイヤを通るデータのクロック制御が、以下の図を参照して説明される。
【００９４】
図８Ａから図８Ｃまでは、複数のクロッキングナノワイヤが交差するデータナノワイヤに関する相次ぐ３つのタイミング間隔の系列を示す。図示を簡略化するように、示される磁界は、クロッキングナノワイヤにおける磁区磁界、およびデータナノワイヤにおけるデータ担持磁壁の中のキラリティ磁界だけである。クロッキングナノワイヤにおける磁区磁界はすべて、任意の所与の時点で同一の仕方で整列している。より具体的には、図８Ａに示される第１の時点で、クロッキングナノワイヤにおける磁区磁界は、上向きであり、その後、これらの磁区磁界は、図８Ｂにおいて下向きに反転させられ、図８Ｃにおいて上向きに再び反転させられる。
【００９５】
図８Ａを参照すると、６つのデータ担持磁壁が、示されて、ビット系列０１００１１を担持し、この系列は、単に例として、恣意的に選択されている。データ担持磁壁は、１つおきの接合部に配置される。図８Ａにおいて１である、整列した構成の吸引接合部は、その接合部にデータ担持磁壁が配置されているのに対して、図８Ａにおいて０である、反整列した構成の反発接合部は、その接合部からデータ担持磁壁がオフセットされている。それでも、０と１はともに、この図における０および１のロケーションによって例示されるとおり、接合部の１つに関連付けられる。
【００９６】
クロッキング磁区が、図８Ｂに来て反転させられると、０は、同一の接合部に留まるが、接合部の構成が、反整列から整列に変化したことの結果、オフセット位置から、ピン留めされた位置に移動する。これが、吸引作用である。１は、接合部の構成が、整列から反整列に変化したことの結果、次の接合部に移動する。これが、１つの接合部におけるピン留めされた位置から、隣接する接合部におけるオフセット位置への移動をもたらす吐き出し作用である。
【００９７】
クロッキング磁区が、図８Ｃに来て再び反転させられると、１は、同一の接合部に留まり、０は、次の接合部に移動させられる。この２回の磁区反転の正味効果は、すべてのデータ担持磁壁を１接合部だけ先に進めることである。このプロセスを繰り返して、データがデータナノワイヤに沿って移動させられることが可能であり、各サイクルは、クロッキング磁区を２回、反転させて、吐き出し作用と吸引作用を生じさせることによって実行されることが認識されよう。
【００９８】
クロッキングナノワイヤを通過する磁壁は、＋キラリティと−キラリティの間で適切に交番して、これらの磁壁が、所望される仕方で接合部を通って伝播することが可能であることを確実にしなければならないことに留意されたい。
【００９９】
図９は、本発明を具体化するメモリデバイスの概略のシステムレベル平面図である。デバイスの主要中心区域は、ロウＲ１、Ｒ２、Ｒ３．．．Ｒｉ．．．ＲＩというラベルが付けられた、ｘ方向に互いに平行に延びるＩ本のデータ担持ナノワイヤ１００の２次元アレイと、破線ボックスによって示される区域１２５にわたって延びる接合部グリッドを一緒に形成する、カラムＣ１、Ｃ２、Ｃ３．．．Ｃｊ．．．ＣＪというラベルが付けられた、ｙ方向に互いに平行に延びるＪ本のクロッキングナノワイヤ１１０とから形成される。ナノワイヤ１００とナノワイヤ１１０は、同一平面上にあり、これらの交差するナノワイヤのロウ番号とカラム番号を示すようにノードＮｉｊというラベルが付けられた接合部１１５において交差する。ナノワイヤグリッドは、単一の堆積させられた層として一緒に製造され、ナノワイヤのための磁性材料は、例えば、ＳｉＯ２などの非磁性材料のアイランド１２３によって分離される。標準のリソグラフィ技術を使用して、例えば、ＳｉＯ２層にグリッドがエッチングされて、その後に、例えば、Ｐｙの堆積が行われ、さらにＳｉＯ２アイランドを覆う過剰なＰｙのはく離が行われて、図示される構造が完成されることが可能である。各データ担持ナノワイヤＲｉは、それぞれ、デバイスのデータ入力側とデータ出力側の、接合部グリッド１２５の左側と右側にそれぞれ配置された、データソース要素、つまりデータ読み込み要素１２６／ＤＳｉと、データレシーバ要素、つまりデータ読み出し要素１２８／ＤＲｉとを有する。これらのデータ読み込み要素ＤＳｉは、読み込まれるデータビットを符号化する所定のキラリティの横磁壁によって境界をつけられたロウＲｉにおける磁区を核形成するように動作可能である。これらのデータ読み込み要素ＤＳｉは、デバイスのデータ読み込み部１２７を一緒になって形成する。データ読み出し要素ＤＲｉは、横磁壁が、グリッド１２５における第Ｊ番の接合部、すなわち、最後の接合部から放出されると、その横磁壁のキラリティを検知するように動作可能である。データ読み出し要素ＤＲｉは、デバイスのデータ読み出し部１２９を一緒になって形成する。各クロッキングナノワイヤＣｊは、グリッド１２５に隣接して配置されたクロッキング源ＣＳｊを有する。各クロッキング源Ｃｊは、所与のロウのノードＮｉｊにおいて交互に出現するヘッドツーヘッド磁壁およびテールツーテール磁壁が、それぞれ、右キラリティ横磁壁および左キラリティ横磁壁によってクロック制御されることを確実にするように選択された所定のキラリティの横磁壁によって境界をつけられた、カラムＣｊにおける磁区を核形成するように動作可能である。クロッキング源ＣＳｊは、デバイスのクロッキング磁区生成部１３１を一緒になって形成する。ナノワイヤアレイ、および関連する回路要素は、リソグラフィ工程を使用して基板上に製造されることが、理解されよう。
【０１００】
やはり、この図に示されているのが、クロッキングナノワイヤに関する操作磁界を超えるが、クロッキングナノワイヤの核形成磁界を下回る一定の大きさの、＋ｙ整列と−ｙ整列の間で交番するように方形波変調を使用してパルス制御されるクロッキング磁界Ｈｙである。また、データ担持磁壁に＋ｘ方向で力を印加するための駆動磁界Ｈｘが、図示されるとおり、供給されて、これらのデータ担持磁壁が、デバイスの中を意図される左から右への方向に限って伝播することを確実にすることも可能である。この駆動磁界は、図３Ａに関連して前述されるとおり、データ担持ナノワイヤに関する操作磁界より大きく、整列した交差部、すなわち、ポテンシャルウェルを形成する交差部に関するピン留め外し磁界よりも小さい強度を有する。駆動磁界は、一定であることが可能であり、あるいは、所望される場合、クロッキング磁界と同期してパルス制御されることが可能である。駆動磁界は、データ担持磁壁が、この構造の中を自然に伝播する場合、要求されない可能性がある。駆動磁界が供給される場合、このことは、前述したとおり、クロッキングナノワイヤにおける磁壁のキラリティを制御する必要性を、あらかじめ取り除く。
【０１０１】
図１０は、ｙｚ平面における、クロッキング磁界を供給するための磁界源１３０の概略側断面図である。また、前述したナノワイヤアレイ、ならびに関連する読み込み要素、読み出し要素、およびクロッキング要素を担持する基板１２４も示される。源１３０は、この源を通る電流の流れの方向によって決まる、＋ｙ方向の線形磁界を供給する。この源は、要素１３２のアレイがｚ方向に延びている、よく知られたストリップ線路設計である。源１３０は、フリップチップボンディング技術、またはその他の技術を介して基板１２４に組み込まれることが可能である。
【０１０２】
駆動磁界もデバイスによって必要とされる場合、この種類の第２のストリップ線路源が、設けられることが可能であり、この源は、直交に整列させられて、すなわち、図１０と同等の図は、ｘｚ平面にあり、＋ｘ方向の線形磁界をもたらす。
【０１０３】
図１１Ａは、定義されたキラリティの磁壁を核形成するためのデータ読み込み部ＤＳｉを示す、本発明を具体化するナノワイヤ構造の概略平面図である。データ読み込み部ＤＳｉは、データ読み込み部ＤＳｉを通過して延びるナノワイヤ１００／Ｒｉを有し、さらに反対の傾斜角度でナノワイヤを横切る部分を有する第１の電流ワイヤ１０２と第２の電流ワイヤ１０４とを含む。ワイヤ１０２および１０４と、ナノワイヤ１００との間に絶縁層（図示せず）が、存在する。また、ワイヤ１０２とワイヤ１０４も、適切な絶縁層（図示せず）によって互いに絶縁される。ワイヤ１０２とワイヤ１０４はともに、ナノワイヤより上、またはナノワイヤより下にあっても、一方が下にあり、他方が上にあってもよい。第１の電流ワイヤ１０２を参照すると、ワイヤ１０２が、電流Ｉを通電するように作動させられた際、このワイヤに対して直角の磁界Ｂが、図示されるとおり、誘導される。この磁界が、ナノワイヤに印加されている核形成磁界より大きい磁界をもたらす場合、磁壁が、Ｂ磁界成分と整列した状態で、すなわち、図示される実施例における＋ｙ方向（上向きキラリティ）に整列した状態で、ナノワイヤにおいて磁区が形成される。このことは、ワイヤ１０２の傾斜した部分が、＋ｙ方向の成分を有する、誘導されたＢ磁界をもたらすためである。同様に、ワイヤ１０４のその部分の反対向きの傾斜により、他方のキラリティの、すなわち、−ｙ方向（下向きキラリティ）の磁壁が誘導されることがもたらされる。代替の実施形態では、１つのワイヤが使用され、電流方向を反転させて、異なるキラリティを生じさせる。
【０１０４】
図１１Ｂは、定義されたキラリティの磁壁を核形成するための代替のデータ読み込み部ＤＳｉを示す、本発明を具体化するナノワイヤ構造の概略平面図である。データ読み込み部ＤＳｉは、データ読み込み部ＤＳｉを通過して延びるナノワイヤ１００／Ｒｉを有し、さらにナノワイヤと直角に、すなわち、ｙ方向でナノワイヤを横切る部分を有する。ワイヤ１０３が電流Ｉを通電するように作動させられた際、このワイヤに対して直角の磁界Ｂｘが、図示されるとおり、誘導される。この磁界が、ナノワイヤの核形成磁界より大きい場合、ナノワイヤにおいて磁区が、形成される。さらなる磁界がまったく存在しない場合、その結果、生成される磁壁は、等しい可能性で、上向きキラリティにも、下向きキラリティにもなる。しかし、このワイヤが、ｙ方向の成分を有するさらなる磁界Ｂｙが印加されるのと同時に作動させられた場合、磁壁のキラリティは、その磁界成分の方向によって選択される。例えば、前述した磁界源１３０によって生成されるクロッキング磁界が、この目的で使用されることも可能である。というのは、この磁界は、ｙ方向であり、さらに＋ｙ整列と−ｙ整列の間で交番させられることが可能であるからである。代替として、ワイヤ１０３によって核形成される磁壁のキラリティを設定するための、さらなる独立に作動させられることが可能な磁界源が、設けられてもよい。
【０１０５】
図１２は、横磁壁のキラリティを検知するためのデータ読み出し部１２８／ＤＲｉを示す、本発明を具体化するナノワイヤ構造の概略平面図である。基板１２４上に配置されたナノワイヤ１００が、デバイスの右側のナノワイヤ１００の終端の領域に、基板１２４内に埋め込まれた磁界検出器１２８を有する。これらの磁気検出器は、基板のシリコン（またはその他の半導体）の中に組み込まれる。この場合、基板という用語は、ありのままの加工されていないウェハ部分を指す厳密な意味ではなく、従来のエピタキシャル層、ドーピング領域などを含む、基礎をなす半導体構造を表す包括的な用語として大まかに使用されていることが、理解されよう。
【０１０６】
ロウＲｉの磁気検出器１２８ｉは、関連するナノワイヤ１００の終端部分からの漂遊磁界を検出することによって、磁壁の存在を、その磁壁のキラリティも含め、検出する役割をする。このため、このナノワイヤパイプラインは、データが、ナノワイヤの一方の終端において入力され、他方の終端から読み出されるという点で、ＦＩＦＯタイプのシリアルメモリをもたらしていることが、認識されよう。これらの磁気検出器は、当技術分野で知られているとおり、例えば、磁気トンネル接合、スピンバルブ、またはホール効果（例えば、ビスマスまたはＩｎＳｂ）に基づくことが可能である。別の代替は、ナノワイヤが、磁気トンネル接合デバイスまたはスピントロニックデバイスのいわゆる自由層を形成するように、ナノワイヤと直接に電気接触する磁気検出器を有することである。
【０１０７】
以上により、２次元メモリ構造を提供する本発明のデバイスの単層実施形態の説明は、終わりである。次に、３次元メモリ構造を提供する多層実施形態が、説明される。この多層実施形態の基本的な動作原理および回路要素は、単層実施形態の場合と同一である。基本的な違いは、複数のナノワイヤグリッドが、適切な絶縁材料によって分離されて、積み重なって配置されることである。このデバイスが、記憶密度を高めるように３次元に容易にスケーラブルであることは、基本的な動作原理の重要な利点の１つである。
【０１０８】
図１３は、本発明のさらなる実施形態による多層メモリデバイスの入力側の、ｘｚ平面における概略側断面図である。この図は、ナノワイヤグリッドのスタックを示す。各層１２０は、非磁性材料のアイランド１２３によって分離された磁性材料のナノワイヤグリッドによって形成される。ナノワイヤグリッド層１２０は、アイランドと同一の材料で作られていることが可能な非磁性材料層１２２によって、ｚ方向で互いに分離される。磁気層と非磁気層の３つのペアが、例として、示される。前述したとおり、ナノワイヤは、パーマロイ、またはその他の磁性材料で作られることが可能である。非磁性材料は、磁性材料、ならびに磁区核形成を誘導するための様々な接続ワイヤと適合する適切な電気絶縁特性および断熱特性を有する任意の好都合に製造された材料であることが可能である。例えば、非磁性材料は、二酸化けい素（ＳｉＯ２）または窒化けい素（Ｓｉ３Ｎ４）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、あるいはデバイス集積と概ね適合する他の何らかの材料であることが可能である。
【０１０９】
ナノワイヤグリッド層１２０間の非磁気スペーサ層１２２の厚さは、隣り合う層における磁区の間の静磁気層間結合を最小限に抑えるのに十分なだけ大きくなければならない。しかし、この厚さは、必要以上の厚さであってはならない。というのは、そのような厚さは、利益なしにスタックの全体の厚さを大きくして、スタックを製造するのをより困難にするに過ぎないからである。５０ナノメートル前後の、例えば、３０〜７０ナノメートルまたは２０〜８０ナノメートルの非磁気層の厚さが、おそらく、最適に近い。
【０１１０】
現実のデバイスにおいて、所望される任意の数のナノワイヤグリッド層１２０が存在することが可能である。デバイス構造は、ｚ方向において本来的にスケーラブルであり、このことは、このデバイス構造の重要な利点の１つであり、したがって、多数のナノワイヤ層が設けられることが可能である。特に、デバイス内に１０〜１０００または１００〜１０００以上のナノワイヤグリッド層が設けられることが可能であることが、想定される。メモリ記憶容量は、基本的に、層の数に対して直線的に増減し、したがって、任意の所与のデバイスにおける層の数の選択に影響を与える。
【０１１１】
図に戻ると、各ナノワイヤ層（および付随する、上に重なる非磁気層）が、その層より下のナノワイヤ層の終端より前に、−ｘ方向で終端し、したがって、これらのナノワイヤ層は、最上の層ペアからの相次ぐ終端を介してテラス構造またはステップ構造を形成するように、ｘ方向において互いにずれていることが、明白である。各ステップ上に、ｙ方向（図の平面から外れた）に延びる単一の金属または金属性の電極１２６が、示される。これらは、前述のデータ読み込みユニットの核形成を生じさせるワイヤを形成する電極である。各ナノワイヤにつき１つのそのような電極が設けられ、したがって、層ごとに存在するナノワイヤと同じ数だけの電極１２６が、各ステップ上に存在する。各電極は、関連するナノワイヤの終端（図示される部分）を越えてｙ方向に延びる比較的短い部分と、概ねｘ方向に延びるインターコネクトにつながる２つの比較的長い部分とを有する。このため、各電極１２６の図示される短い部分は、非磁気層上に、なおかつ関連するナノワイヤの終端部分の上方に配置される。
【０１１２】
電極１２６は、核形成磁界発生器の例であり、デバイスにおける電極１２６の機能を示すように、磁壁注入電極、データ入力電極、または読み込み電極と様々に呼ばれることが可能である。
【０１１３】
次に、データ入力機能が、説明される。ナノワイヤの核形成磁界は、ナノワイヤの終端に向けて低下する。したがって、ナノワイヤ終端部分における局所的に低下した核形成磁界を上回るが、ナノワイヤの本体における核形成磁界を下回る磁界が、ナノワイヤの全長に印加された場合、磁壁（または磁区）が、ナノワイヤの終端部分に生成されることが可能である。
【０１１４】
次に、この図の中央電極１２６２に印加された電流を考慮されたい。このことは、電極１２６２の下にあるナノワイヤ１２０２において、さらに電極１２６２のさらに下の最下ナノワイヤ１２０１においても、ｘ方向に相当な成分を有する環状磁界を生じさせる傾向がある。電流は、その電流がナノワイヤ１２０２において生じさせる磁界が、ナノワイヤ終端部分における局所的に低下した核形成磁界を上回るが、ナノワイヤの本体における核形成磁界を下回るように選択されることが可能である。さらに、電極１２６２を流れる電流によって生じるピーク磁界は、最下ナノワイヤ１２０１において磁壁を生成することができない。というのは、最下ナノワイヤ１２０１において磁壁を生成するのに、ピーク磁界は、最下ナノワイヤ１２０１の終端が、電極１２６２から十分に分離されているという事実に鑑みて、ナノワイヤの本体に関する核形成磁界を超える必要があるからである。
【０１１５】
このため、このステップ構造は、各電極１２６ｎが、端効果によって生じる局所的に低下した核形成磁界を活用することによって、その電極１２６ｎに関連するナノワイヤ層１２０ｎの終端領域に局所的である磁界を生じさせ、したがって、そのナノワイヤ層においてだけ磁壁を選択的に作成することができることが、認識されよう。さらに、このことは、３Ｄ接触スキームまたは３Ｄアドレス指定スキームを用いる必要なしに、達せられることが認識されよう。メモリ構造、すなわち、ナノワイヤは、３Ｄに構成されるものの、接触およびアドレス指定のスキーム全体が、平面に、すなわち、２Ｄに保たれる。このため、３Ｄメモリの利点、すなわち、単位チップ面積当たりのより大きいメモリ容量が、３Ｄの接触およびアドレス指定のスキームを使用しなければならないことに関連するさらなる複雑さなしに、達せられる。
【０１１６】
各ナノワイヤを、そのナノワイヤ固有の電極１２６を使用して、入力側で個々にアドレス指定する要件は、ｙ方向におけるナノワイヤの実装密度の制限要因であり得る。例えば、これらのナノワイヤは、少なくとも、入力アドレス指定のための余地をもたらすリードフレームのための外部接触ロケーションにおいて、１〜１０マイクロメートル以上、分離される必要がある可能性がある。分離が、リードフレームにおいて十分に大きいが、電極１２６が、ナノワイヤ終端部分と交差する箇所では、ナノスケールの分離にまで小さくなるように、ワイヤを外広がりにすることが、用いられることが可能である。
【０１１７】
電極１２８、ならびにデバイスのために必要なその他の電極は、純粋なまたは合金の金属（例えば、アルミニウム、金、銀、または銅）または金属性（例えば、シリサイドまたは縮退ドープされた半導体）であり、好ましくは、非磁性または弱磁性でしかない金属または金属性である。
【０１１８】
このプロセス中に核形成される磁壁のキラリティは、図１１Ａおよび図１１Ｂを参照して前段で説明された仕方で制御される。
【０１１９】
以上、メモリデバイスのデータ入力側を説明してきたので、次に、データ出力側について説明する。
【０１２０】
図１４は、図１３の多層メモリデバイスの出力側の、ｘｚ平面における概略側断面図である。図１３に示されるのと同一のナノワイヤ層１２０および非磁気層１２２が、明らかである。図示されるとおり、ナノワイヤ層１２０、および関連する非磁気層１２２は、互いにずれた仕方で終端し、このため、最下層１２０１および１２２１が、＋ｘ方向で見られるとおり、最初に終端する。この終端により、上に重なる層ペア１２０と１２２が、終端した底の層の合わせた厚さだけ下がる、つまりステップ降下するようになる。このことが、ランプの形態のｘ方向における比較的限られた範囲にわたってステップ降下することとして概略で示される。次に、層ｎ＝２およびｎ＝３が、ｘ方向においてさらなる距離にわたって延びてから、層ｎ＝２が、終端させられ、さらなるランプにわたって層ｎ＝３が、ステップ降下させられる。最後に、最上層（この図におけるｎ＝３）が、終端させられる。このように、テラス形成が、最も低い層ペアからの相次ぐ終端を介して得られる。
【０１２１】
ナノワイヤ層１２０ｎの各終端部分の下に、すなわち、終端領域内で、磁気検出器１２８ｎが、基板１２４に埋め込まれて示されている。これらの磁気検出器は、単層実施形態に関して前述したのと同一の仕方で動作し、使用されることが可能な検出器のタイプなどにかかわらず、同一のコメントが当てはまる。
【０１２２】
デバイスの読み込み側と同様に、ナノワイヤグリッド層によって構成される、積み重ねられた３Ｄメモリ要素に関する、この読み出しスキームは、異なるナノワイヤ層に関する磁界検出器が、ｘ方向で間隔を開けられるという点で、平面の、すなわち、２Ｄの半導体集積方法を純粋に使用して実施されることが認識されよう。ナノワイヤグリッド層自体の製造以外に、ｚ方向におけるさらなる構造化は、製造において要求されない。
【０１２３】
出力側で各ナノワイヤの磁界を、そのナノワイヤ固有の検出器を使用して測定する要件は、ｘ方向におけるナノワイヤの実装密度の制限要因であり得る。
【０１２４】
ハードディスク業界で現在、使用される標準的な種類のデータ符号化アルゴリズムを使用して、ファイルデータが物理的データに変換されて、これにより、誤り訂正が導入されることも可能である。静磁気層間結合、および同一の層における平行ナノワイヤ間の結合を減らすため（このことは、データの熱安定性を低下させ、したがって、データ誤りの確率を増大させる可能性がある）、すべてが同一の磁化方向を有する長いナノワイヤブロックが、回避されるべきことが望ましい。この段落において示唆される物理的符号化を想定すると、このことは、０の大きいブロックが、回避されるべきことを意味する。グレイ符号などのシンボル変換符号が、記憶されるべきデータに適用されて、このことを解決すべきである。ディスクの広範な長さにわたってデータ遷移がまったく存在しない場合に、検出エレクトロニクスが位相ロックを失う従来のハードディスクドライブにおいても、同様の要件が、存在する。以上のコメントは、単層実施形態にも当てはまる。
【０１２５】
図１５Ａおよび図１５Ｂは、多層メモリデバイスの入力側の製造を示す、ｘｚ平面における概略側断面図である。
【０１２６】
一般的に言えば、シャドーマスク１３４の縁端部分が、ナノワイヤ層１２０と非磁気層１２２のペアの端部終端を規定するのに使用され、各層ペアの堆積の合間にｘ方向に量「ｓ」だけの増分で進められる。これらの進行は、通常、一定に保たれるが、原則として、これらの進行は、所望される場合、ステップごとに変えられることも可能である。
【０１２７】
図１５Ａは、シャドーマスク縁端部分１３４が第１の位置にあるナノワイヤ層１２０１と非磁気層１２２１の第１のペアの堆積を示す。層１２０１におけるナノワイヤの終端は、正確な終端ではなく、むしろ、シャドーマスクの縁端における半影シャドーイング効果または他の効果によって、さらに基板とマスクの間の垂直分離の結果、生じるいくらかのテーパを有する可能性があることが、認識されよう。
【０１２８】
第１の層ペア１２０１、１２２１の堆積の後、シャドーマスクは、距離「ｓ」だけ進められ、第２の層ペア１２０２、１２２２が、堆積させられる。
【０１２９】
図１５Ｂは、シャドーマスク１３４が第２の位置にあるナノワイヤ層１２０２と非磁気層１２２２の第２のペアの、この堆積を示す。このため、各ナノワイヤ層を分離して、多くの層ペアの連続がどのように、ｘ方向の幅「ｓ」のステップを使用して、複数のナノワイヤグリッド層を作成するように形成されることが可能であるかが、理解されよう。
【０１３０】
次に、前述したデータ入力電極１２６が、製造されるが、これらの図には示されない。
【０１３１】
図１６Ａおよび図１６Ｂは、多層メモリデバイスの出力側の製造を示す、ｘｚ平面における概略側断面図である。図１６Ａおよび図１６Ｂは、図１５Ａおよび図１５Ｂと比較できる概略断面図であり、データ担持ナノワイヤの他方の終端、すなわち、メモリデバイスのデータ出力端を示す。これらの図は、図１５Ａおよび図１５Ｂと同じく、ｘｚ平面にある。図１６Ａは、図１５Ａと同一の時点を示していることが理解されよう。同様に、図１６Ｂは、図１５Ｂと同一の時点を示している。構造のこの終端で、入力側でテラスを規定するのに使用されるのと同一のシャドーマスクの一部であることも、独立した別個のシャドーマスクの一部であることも可能なシャドーマスク縁端部分１３６が、やはり使用される。データ入力側シャドーマスクと同様に、このシャドーマスクも、連続する層ペア１２０、１２２の堆積の合間に＋ｘ方向の増分で進められる。進行距離は、ｘ方向における距離「ｒ」であるものとして示される。この距離は、所望される場合、各ステップに関して異なることも可能であるが、設計の容易さのため、この距離は一定に保たれるものと想定される。さらに、ステップサイズ「ｒ」は、「ｓ」と同一であっても（例えば、シャドーマスク縁端部分１３４および１３６が、同一のマスク構造の一部である場合）、異なっていてもよい。「ｒ」と「ｓ」は、異なることが可能である。というのは、隣接するデータ入力電極１２６のｘ離隔の選択は、データ出力端における磁気検出器のｘ離隔の選択とは無関係であり得るからである。いずれにしても、進行距離「ｒ」は、最下ナノワイヤグリッド層から始めて、各層におけるデータ担持ナノワイヤの相次ぐ終端によって順に作成されるランプとランプの間のステップまたはテラスの、ｘ方向における範囲を規定する。
【０１３２】
図１７Ａは、多層メモリデバイスの製造工程において使用されるシャドーマスク１４０およびウェハ１４２の、ｘｙ平面における概略平面図である。
【０１３３】
図１７Ｂは、図１７Ａに示されるのと同一の特徴の、ｘｚ平面における概略側面図である。
【０１３４】
マスク１４０は、所望される直径のウェハ１４２の形状に合うように概ね円形の形状である。マスク１４０は、前段で説明されたマスク終端部分１３４および１３６をそれぞれ形成するｘ方向に見られる明確に規定された前縁部分および後縁部分を有する、概ね正方形であるものとして示されるが、長方形、または他の任意の形状であってもよい、マスク１４０上に分布するアパーチャまたは穴１４４のアレイを有する。これらのアパーチャは、非常に概略的に示されており、これらのアパーチャはそれぞれ、従来のリソグラフィフィーチャをもたらす、より複雑な構造を有することが可能であることが、認識されよう。前段で説明したとおり、マスクは、製造中にｘ方向に段階的に動かされて、図１７Ｂで下向き矢印によって概略で示されるとおり、−ｚ方向の物質フラックスの堆積を介して、デバイスのテラス構造の製造を可能にする。
【０１３５】
製造のため、マスクは、ウェハの表面の上方に短い距離、例えば、約２００ミクロンで備え付けられ、堆積中に真空内でリニアモータを使用してｘ方向に動かされる。最も単純な事例では、データ入力に関して各チップの一方の縁端にテラスの１セットが存在し、データ出力に関して各チップの他方の縁端にテラスの別のセットが存在する。シャドーマスクは、シリコンウェハを、このウェハにフォトリソグラフィによって規定されたエッチングされた穴が存在するように、微細加工することによって、または金属薄板の従来の機械加工によって作られることが可能である。所与のマスクは、いくつかのウェハの製造のために使用されることが可能である。マスクの寿命限界は、マスクのアパーチャの縁端が粗くなることをもたらす、堆積材料の、そのような縁端上への蓄積によって決まる。
【０１３６】
磁気ナノワイヤが、チップの全幅にわたって延びないようにシリアルデータをセクタ化することが所望される場合には、各データセクタごとに入力テラスおよび出力テラスの別個のセットを可能にするように、各チップごとにシャドーマスクにいくつかのアパーチャが必要となるであろう。テラス状多層薄膜が、堆積されると、ウェハは、フォトレジストを塗布され、磁気ナノワイヤを規定する線が、通常のフォトリソグラフィ工程において露光され、現像され、エッチングされる。フォトマスクは、テラスにおけるステップのすべてを完全に横断するだけ十分に長いデータ担持ナノワイヤを規定する必要がある。
【０１３７】
以上により、主要な実施形態の説明は終わりである。次に、回路要素に関する適切な設計パラメータが、説明される。
【０１３８】
各ナノワイヤは、長さ「ｌ」、幅「ｗ」、および深さ「ｄ」を有する。ナノワイヤ幅は、通常、０．２マイクロメートル（２００ナノメートル）未満などのサブミクロン範囲にあり、ことさら、従来のリソグラフィを使用して実現可能なオーダの幅（現在、１３０ナノメートル〜６５ナノメートルであるが、さらに小さくなる）である。ナノワイヤ幅「ｄ」は、磁性材料の厚さによって規定される。通常、ナノワイヤは、ＣＤＶ（化学蒸着法）、ＰＤＶ（物理蒸着法）、熱蒸発法、またはスパッタリングなどの何らかの形態の堆積プロセスによって製造され、通常、１ナノメートルから１００ナノメートルまでの範囲内の厚さを有する。ナノワイヤは、パーマロイ（ＮｉｘＦｅｙ、ただし、ｘ＝８０±２、かつｙ＝２０±２）などの軟磁性材料で作られる。磁性材料は、均質であっても、不均質であってもよい。均質の磁性材料には、強磁性材料およびフェリ磁性材料が含まれる。具体的な例が、パーマロイ、その他のニッケル−鉄合金、コバルト−鉄合金、またはニッケル−コバルト−鉄合金である。さらなる例が、Ｓｉ、Ｂ、Ｚｒ、Ｈｆ、Ｃｒ、Ｐｄ、およびＰｔの１つまたは複数をオプションとして含むＮｉ、Ｃｏ、およびＦｅの１つまたは複数を含有する合金である。
【０１３９】
ナノワイヤは、集積回路要素とともに集積化するための、通常、シリコン（Ｓｉ）基板またはその他の半導体基板である、適切な基板材料の上に堆積させられる。
【０１４０】
電極は、Ａｕ、Ｃｕ、Ａｌ、Ｍｇ、Ｚｎ、Ｐｄ、Ｐｔ、またはこれらの導体もしくはさらなる要素の合金を含め、任意の適切な導体で作られること、あるいは縮退ドープされた半導体、またはシリサイドで作られることが可能である。
【０１４１】
一般に、我々は、１ミリメートルから１センチメートルまで、または場合により、数センチメートルまでのオーダであることが可能な、チップサイズまでの長さのデータ担持ナノワイヤを想定する。クロッキングナノワイヤは、同様の長さであることも可能であり、あるいはより短くてもよい。
【０１４２】
グリッド間隔は、例えば、今日、９０ナノメートルであり、間もなく６５ナノメートルになる見込みの、現行の最新技術のリソグラフィ処理を使用して実現可能な最小値まで小さいことが想定される。例えば、ナノワイヤ幅の２倍に至るグリッド間隔が、トポグラフィ的に可能であり、したがって、グリッド間隔は、リソグラフィによって限界付けられるサイズの２倍の低さとすることが可能である。しかし、リソグラフィの限界値のより大きい倍数、例えば、ナノワイヤ幅の少なくとも３倍、４倍、５倍、６倍、７倍、８倍、９倍、または１０倍であるグリッド間隔が、クロッキングナノワイヤとの、場合により、１０００〜１００，０００の交差部を有し、たいてい、数千から数万の範囲内の交差ノードを有するデータ担持ナノワイヤをもたらすのに、好ましい。また、ナノワイヤが、直線である必要はないことも注目される。これに関して、ナノワイヤの約３０度未満の浅い曲がりは、大きい磁壁ピン留め効果を生じさせないことが知られている。このため、曲がりは、例えば、デバイス集積のために組み込むことが好都合である場合、そうされることが可能である。
【０１４３】
次に、図４から図７までを参照して概略で示される「吸引」作用および「吐き出し」作用が、どのように生じるかを、より詳細に示す磁気シミュレーションモデル化結果が、提示される。
【０１４４】
図１８は、当初、データナノワイヤの左アーム内にある「上向き」キラリティを有するヘッドツーヘッド（すなわち、正の電荷の）データ磁壁が、クロッキングナノワイヤを下に向かって進む「左向き」キラリティのテールツーテール（すなわち、負の電荷の）横磁壁によって、接合部において補足されることのシミュレーション結果を示す。６つの相次ぐ時間間隔における交差領域における磁化の６つのパネルが、示される。この図では、シミュレーションにおいて、クロッキングナノワイヤにおける磁壁が下に向かって（上に向かってではなく）進むこと以外は、図５Ａ〜Ｄにおいて概略で示されるのと同様である「吸引」作用が、示される。しかし、この違いは、デバイス作用に関係がない。パネル１において、「上向き」キラリティを有するヘッドツーヘッド（データ）磁壁が、左アーム内に見え、さらに「左向き」キラリティを有するテールツーテール（クロッキング）磁壁が、上アーム内に見える。パネル２において、クロッキング磁壁は、接合部に到着し、データ磁壁を引き寄せる。パネル３、４、および５において、データ磁壁は、接合部に留まり、クロッキング磁壁は、下アームの中に現れる。パネル６において、「吸引」作用は、データ磁壁が、接合部において安定してピン留めされ、クロッキングナノワイヤが、接合部の付近に磁壁をまったく有さない状態で完了する。
【０１４５】
図１９は、当初、接合部において捕捉されている「上向き」キラリティを有するヘッドツーヘッド（すなわち、正の電荷の）データ磁壁が、クロッキングナノワイヤを下に向かって進む「右向き」キラリティのヘッドツーヘッド（すなわち、正の電荷の）横磁壁によって、その後、交差部から右側に放出されることのシミュレーション結果を示す。５つの相次ぐ時間間隔における交差領域における磁化の５つのパネルが、示される。この図では、シミュレーションにおいて、クロッキングナノワイヤにおける磁壁が下に向かって（上に向かってではなく）進むこと以外は、図５Ｅ〜Ｈにおいて概略で示されるのと同様である「吐き出し」作用が、示される。しかし、この違いは、デバイス作用に関係がない。パネル１およびパネル２において、クロッキング磁壁が、上アームを下に移動しており、データ磁壁がピン留めされている接合部に接近しているのが見える。パネル３およびパネル４において、データ磁壁の右方向への放出が見え、クロッキング磁壁は、パネル４において下アームの中に現れている。パネル５において、「吐き出し」は、データ磁壁が、右アームの右終端に見え、クロッキング磁壁が、下アームの図示される部分の一番下から消えて、完了する。
【０１４６】
これらのシミュレーションは、「吸引」作用および「吐き出し」作用に関して、クロッキング磁壁の電荷状態およびキラリティと、データ磁壁の電荷状態およびキラリティの適切な組合せが、所望される「吸引」結果および「吐き出し」結果を実現するために選択される必要があるという点で、磁壁の電荷状態およびキラリティが関係があることを示す。
【０１４７】
以上の実施形態は、相当に詳細に説明されてきたものの、以上の開示が完全に理解されると、多数の変種形態および変形形態が、当業者には明白となろう。
【０１４８】
例えば、デバイスのデータ入力側におけるナノワイヤの終端は、前述したとおりである必要はなく、代わりに、磁界生成電極が、半導体基板の中に埋め込まれて、またはそれ以外で半導体基板と一体化されて、読み出し構造と同様であることも可能である。層堆積に関するシャドーマスク製造工程を使用して、このことを実現するのに、読み出し側製造を逆にして、読み出し構造が、テラスの下ではなく、テラスの上に磁気検出器が配置された読み込み構造と同様になることも、好ましい。
【０１４９】
さらに、磁界発生器は、磁気ナノワイヤ構造より上、すなわち、基板より上に配置されなくてもよい。磁界発生器は、代わりに、基板より下に配置される、例えば、基板の下面に接合されることも可能であり、この下面は、磁界発生器が、ナノワイヤアレイにより近く配置されることを許すようにエッチングによる除去が施されてもよい。実際、２つの磁界発生器が、それぞれ、ｘ方向の磁界およびｙ方向の磁界を生成するために所望される場合、一方の磁界発生器が、基板の上に接合され、他方の磁界発生器が、基板の下に接合されると好都合である可能性がある。
【０１５０】
生成された磁界が、磁界発生チップより上で強度が均質のままである距離は、チップ自体の横方向サイズとほぼ等しい。したがって、１平方センチメートルの磁界発生チップが存在する場合、記憶層が、この磁界発生器の表面から約１センチメートルの範囲内にある限り、磁界強度は、維持される。この場合、磁界発生器を記憶チップの下に取り付けることは容易である。しかし、所与の時点でナノワイヤのすべてを活性化することは、必要ではない。むしろ、データストレージは、関心対象のファイルを含むセクタだけがシフトされるようにセクタ化されることが可能である。このことは、磁界発生器が、セグメント化されることを許し、したがって、発生器全体に通電する必要はなく、このため、電力損が劇的に低減される。しかし、発生器の有効サイズは、この場合、小さくなり、その結果、磁界発生チップは、記憶チップにより接近しなければならない。磁界発生器が、記憶チップの下に配置されることが可能であるか否かは、どれだけ細かくセクタ化が行われているかに応じて決定されるべきであり、このため、製造精度と電力損の間にトレードオフが存在する。
【０１５１】
添付の特許請求の範囲は、そのようなすべての変種形態および変形形態、ならびに均等形態を包含するものと解釈されることが意図される。
【０１５２】
要約すると、磁壁によって分離された単磁区を担持する磁気ナノワイヤに基づくシリアル磁気大容量ストレージデバイス、および関連するデータストレージ方法が、提供される。各データ担持ナノワイヤが、そのナノワイヤの全長に沿って複数の交差するナノワイヤを有して、磁壁ピン留めサイトを構成する交差接合部を形成する。データは、交差するナノワイヤとの整列と反整列の間で交番する磁界の作用の下で磁区を動かすことによって、各データ担持ナノワイヤを通って送られる。データは、上向きキラリティ横磁壁および下向きキラリティ横磁壁が、０および１を符号化するのに使用されて、磁壁のキラリティに符号化される。データは、事前定義されたキラリティの磁壁を有する磁区を核形成することができる適切な核形成磁界発生器を使用して、各ナノワイヤの中にクロック制御されて入れられる。データは、このキラリティを検知する適切な磁界センサを使用して、各ナノワイヤからクロック制御されて出される。
【０１５３】
（参考文献）
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２．  ＵＳ２００５／１８６６８６  “Ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｄａｔａ  ｔｒａｃｋｓ  ｆｏｒ  ｕｓｅ  ｉｎ  ａ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ”  Ｃｈｅｎ  ａｎｄ  Ｐａｒｋｉｎ
３．  ＵＳ２００４／２５１２３２  “Ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ａ  ｓｈｉｆｔａｂｌｅ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ”  Ｃｈｅｎ  ａｎｄ  Ｐａｒｋｉｎ
４．  ＵＳ２００５／０７８５０９  “Ｓｙｓｔｅｍ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｒｅａｄｉｎｇ  ｄａｔａ  ｓｔｏｒｅｄ  ｏｎ  ａ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ”  Ｐａｒｋｉｎ
５．  ＵＳ２００４／２５２５３９  “Ｓｈｉｆｔａｂｌｅ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｕｓｉｎｇ  ｔｈｅ  ｓａｍｅ”  Ｐａｒｋｉｎ
６．  ＵＳ２００４／２５２５３８  “Ｓｙｓｔｅｍ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｗｒｉｔｉｎｇ  ｔｏ  ａ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ”  Ｐａｒｋｉｎ
７．  Ｚｈｕ，  Ａｌｌｗｏｏｄ，  Ｘｉｏｎｇ，  Ｃｏｗｂｕｒｎ  ａｎｄ  Ｇｒｕｅｔｔｅｒ：  “Ｓｐａｔｉａｌｌｙ  ｒｅｓｏｌｖｅｄ  ｏｂｓｅｒｖａｔｉｏｎ  ｏｆ  ｄｏｍａｉｎ‐ｗａｌｌ  ｐｒｏｐａｇａｔｉｏｎ  ｉｎ  ａ  ｓｕｂｍｉｃｒｏｎ  ｆｅｒｒｏｍａｇｎｅｔｉｃ  ＮＯＴ‐ｇａｔｅ”  Ａｐｐ．Ｐｈｙｓ．Ｌｅｔｔｓ．，  ｖｏｌ．８７  ０６２５０３（３  ｐａｇｅｓ）  Ａｕｇｕｓｔ  ２００５
８．  Ｃｏｗｂｕｒｎ，  Ａｌｌｗｏｏｄ，  Ｘｉｏｎｇ  ａｎｄ  Ｃｏｏｋｅ：  “Ｄｏｍａｉｎ  ｗａｌｌ  ｉｎｊｅｃｔｉｏｎ  ａｎｄ  ｐｒｏｐａｇａｔｉｏｎ  ｉｎ  ｐｌａｎａｒ  Ｐｅｒｍａｌｌｏｙ  ｎａｎｏｗｉｒｅｓ”  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，  ｖｏｌ．９１，  １０（２００２），  ｐａｇｅｓ  ６９４９‐６９５１
９．  Ｆａｕｌｋｎｅｒ，  Ｃｏｏｋｅ，  Ａｌｌｗｏｏｄ，  Ｐｅｔｉｔ，  Ａｔｋｉｎｓｏｎ  ａｎｄ  Ｃｏｗｂｕｍ：  “Ａｒｔｉｆｉｃｉａｌ  ｄｏｍａｉｎ  ｗａｌｌ  ｎａｎｏｔｒａｐｓ  ｉｎ  Ｎｉ８１Ｆｅ１９  ｗｉｒｅｓ”  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，  ｖｏｌ．９５（２００４），  ｐａｇｅｓ  ６７１７‐６７１９
１０．  Ｄ．Ａ．Ａｌｌｗｏｏｄ，  Ｇ．Ｘｉｏｎｇ，  Ｃ．Ｃ．Ｆａｕｌｋｎｅｒ，  Ｄ．Ａｔｋｉｎｓｏｎ，  Ｄ．Ｐｅｔｉｔ，  ａｎｄ  Ｒ．Ｐ．Ｃｏｗｂｕｍ，  “Ｍａｇｎｅｔｉｃ  ｄｏｍａｉｎ‐ｗａｌｌ  ｌｏｇｉｃ”  Ｓｃｉｅｎｃｅ，  ｖｏｌ．３０９（２００５），  ｐａｇｅｓ  １６８８‐１６９２
１１．  Ｄ．Ａ．Ａｌｌｗｇｏｄ，  Ｇａｎｇ  Ｘｉｏｎｇ，  Ｍ．Ｄ．Ｃｏｏｋｅ，  Ｒ．Ｐ．Ｃｏｗｂｕｍ，  “Ｍａｇｎｅｔｏ‐Ｏｐｔｉｃａｌ  Ｋｅｒｒ  Ｅｆｆｅｃｔ  ａｎａｌｙｓｉｓ  ｏｆ  ｍａｇｎｅｔｉｃ  ｎａｎｏｓｔｍｃｔｕｒｅｓ”  Ｊ．Ｐｈｙｓ．Ｄ  ３６，  ２１７５  （２００３）
１２．  Ｋｌａｕｉ  Ｍ，  Ｖａｚ  ＣＡＦ，  Ｒｏｔｈｎａｎ  Ｊ，  ｅｔ  ａｌ．  “Ｄｏｍａｉｎ  ｗａｌｌ  ｐｉｎｎｉｎｇ  ｉｎ  ｎａｒｒｏｗ  ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｒｉｎｇ  ｓｔｒｕｃｔｕｒｅｓ  ｐｒｏｂｅｄ  ｂｙ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ  ｍｅａｓｕｒｅｍｅｎｔｓ”  Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔｓ．  ９０（９）：Ａｒｔ．  Ｎｏ．０９７２０２  ７  Ｍａｒｃｈ  ２００３
１３．  ＭｃＭｉｃｈａｅｌ  ＲＤ，  Ｄｏｎａｈｕｅ  ＭＪ  “Ｈｅａｄ  ｔｏ  ｈｅａｄ  ｄｏｍａｉｎ  ｗａｌｌ  ｓｔｒｕｃｔｕｒｅｓ  ｉｎ  ｔｈｉｎ  ｍａｇｐｅｔｉｃ  ｓｔｒｉｐｓ”  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｍａｇｎｅｔｉｃｓ  （５）：  ４１６７‐４１６９  Ｐａｒｔ  ２  Ｓｅｐｔｅｍｂｅｒ  １９９７
１４．  Ｐｏｒｔｅｒ  Ｄ  Ｇ  ａｎｄ  Ｄｏｎａｈｕｅ  Ｍ  Ｊ  “Ｖｅｌｏｃｉｔｙ  ｏｆ  Ｔｒａｎｓｖｅｒｓｅ  Ｄｏｍａｉｎ  Ｗａｌ１  Ｍｏｔｉｏｎ  Ａｌｏｎｇ  Ｔｈｉｎ，  Ｎａｒｒｏｗ  Ｓｔｒｉｐｓ”  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．  ９５，  ６７２９  （２００４）
１５．  Ｈａｒａ  Ｍ，  Ｓｈｉｂａｔａ  Ｊ，  Ｉｍｕｒａ  Ｔ  ａｎｄ  Ｏｔａｎｉ  Ｙ  “Ｃｏｎｔｒｏｌ  ｏｆ  ｄｏｍａｉｎ  ｗａｌｌ  ｐｉｎｎｉｎｇ  ｂｙ  ａ  ｓｗｉｔｃｈａｂｌｅ  ｍａｇｎｅｔｉｃ  ｇａｔｅ”  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，  ｖｏｌｕｍｅ  ８９，  １９２５０４  （２００６）
１６．  Ｕｎｉｔｅｄ  Ｋｉｎｇｄｏｍ  Ｐａｔｅｎｔ  Ａｐｐｌｉｃａｔｉｏｎ  ＧＢ０６０９１５２．４
【符号の説明】
【０１５４】
１０、１００、１１０  ナノワイヤ
１４、１１４  磁区
１６、１８、１１２  磁壁
２０、２１  ゲートワイヤ
１０２、１０４  電流ワイヤ
１１５  接合部
１２０、１２０１、１２０２、１２０３、１２０ｎ  ナノワイヤ層
１２２、１２２１、１２２２、１２２３  非磁性材料層
１２３  アイランド
１２４  基板
１２５  接合部グリッド
１２６、１２６１、１２６２、１２６３、１２８  電極
１２７  データ読み込み部
１２８１、１２８２、１２８３、１２８ｎ  磁気検出器
１２９  データ読み出し部
１３０  磁界源
１３２  磁界源要素
１３４、１３６、１４０  シャドーマスク
１４２  ウェハ
１４４  アパーチャ
Ａ、Ｂ、Ｃ  加熱電極
Ｂ、Ｂｘ、Ｂｙ  磁界
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃｊ、ＣＪ  クロッキングナノワイヤ
ＣＳ１、ＣＳｊ、ＣＳＪ  クロッキング源
ＤＲ１、ＤＲｉ、ＤＲＩ  データ読み出し要素
ＤＳ１、ＤＳｉ、ＤＳＩ  データ読み込み要素
Ｈ  操作磁界
Ｈｘ  駆動磁界
Ｈｙ  クロッキング磁界
Ｉ  電流
Ｎｉｊ  ノード
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒｉ、ＲＩ  データ担持ナノワイヤ
【図１Ａ】
2010528455.tif 000003
【図１Ｂ】
2010528455.tif 000004
【図１Ｃ】
2010528455.tif 000005
【図１Ｄ】
2010528455.tif 000006
【図２】
2010528455.tif 000007
【図３Ａ】
2010528455.tif 000008
【図３Ｂ】
2010528455.tif 000009
【図４Ａ】
2010528455.tif 000010
【図４Ｂ】
2010528455.tif 000011
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
2010528455.tif 000014
【図４Ｆ】
2010528455.tif 000015
【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
2010528455.tif 000018
【図５Ｂ】
2010528455.tif 000019
【図５Ｃ】
2010528455.tif 000020
【図５Ｄ】
2010528455.tif 000021
【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６Ａ】
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【図６Ｂ】
2010528455.tif 000027
【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図７Ａ】
2010528455.tif 000034
【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
2010528455.tif 000037
【図７Ｅ】
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【図７Ｆ】
2010528455.tif 000039
【図７Ｇ】
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【図７Ｈ】
2010528455.tif 000041
【図８Ａ−８Ｃ】
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【図９】
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【図１０】
2010528455.tif 000044
【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成20年12月4日(2008.12.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
（参考文献）
１．  ＵＳ２００５／０９４４２７  “Ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ  ｗｉｔｈ  ｓｈｉｆｔａｂｌｅ  ｍａｇｎｅｔｉｃ  ｄｏｍａｉｎｓ  ｂｅｔｗｅｅｎ  ｔｗｏ  ｒｅｇｉｏｎｓ，  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｕｓｉｎｇ  ｔｈｅ  ｓａｍｅ”  Ｐａｒｋｉｎ
２．  ＵＳ２００５／１８６６８６  “Ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｄａｔａ  ｔｒａｃｋｓ  ｆｏｒ  ｕｓｅ  ｉｎ  ａ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ”  Ｃｈｅｎ  ａｎｄ  Ｐａｒｋｉｎ
３．  ＵＳ２００４／２５１２３２  “Ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ａ  ｓｈｉｆｔａｂｌｅ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ”  Ｃｈｅｎ  ａｎｄ  Ｐａｒｋｉｎ
４．  ＵＳ２００５／０７８５０９  “Ｓｙｓｔｅｍ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｒｅａｄｉｎｇ  ｄａｔａ  ｓｔｏｒｅｄ  ｏｎ  ａ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ”  Ｐａｒｋｉｎ
５．  ＵＳ２００４／２５２５３９  “Ｓｈｉｆｔａｂｌｅ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｕｓｉｎｇ  ｔｈｅ  ｓａｍｅ”  Ｐａｒｋｉｎ
６．  ＵＳ２００４／２５２５３８  “Ｓｙｓｔｅｍ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｗｒｉｔｉｎｇ  ｔｏ  ａ  ｍａｇｎｅｔｉｃ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ”  Ｐａｒｋｉｎ
７．  Ｚｈｕ，  Ａｌｌｗｏｏｄ，  Ｘｉｏｎｇ，  Ｃｏｗｂｕｒｎ  ａｎｄ  Ｇｒｕｅｔｔｅｒ：  “Ｓｐａｔｉａｌｌｙ  ｒｅｓｏｌｖｅｄ  ｏｂｓｅｒｖａｔｉｏｎ  ｏｆ  ｄｏｍａｉｎ‐ｗａｌｌ  ｐｒｏｐａｇａｔｉｏｎ  ｉｎ  ａ  ｓｕｂｍｉｃｒｏｎ  ｆｅｒｒｏｍａｇｎｅｔｉｃ  ＮＯＴ‐ｇａｔｅ”  Ａｐｐ．Ｐｈｙｓ．Ｌｅｔｔｓ．，  ｖｏｌ．８７  ０６２５０３（３  ｐａｇｅｓ）  Ａｕｇｕｓｔ  ２００５
８．  Ｃｏｗｂｕｒｎ，  Ａｌｌｗｏｏｄ，  Ｘｉｏｎｇ  ａｎｄ  Ｃｏｏｋｅ：  “Ｄｏｍａｉｎ  ｗａｌｌ  ｉｎｊｅｃｔｉｏｎ  ａｎｄ  ｐｒｏｐａｇａｔｉｏｎ  ｉｎ  ｐｌａｎａｒ  Ｐｅｒｍａｌｌｏｙ  ｎａｎｏｗｉｒｅｓ”  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，  ｖｏｌ．９１，  １０（２００２），  ｐａｇｅｓ  ６９４９‐６９５１
９．  Ｆａｕｌｋｎｅｒ，  Ｃｏｏｋｅ，  Ａｌｌｗｏｏｄ，  Ｐｅｔｉｔ，  Ａｔｋｉｎｓｏｎ  ａｎｄ  Ｃｏｗｂｕｍ：  “Ａｒｔｉｆｉｃｉａｌ  ｄｏｍａｉｎ  ｗａｌｌ  ｎａｎｏｔｒａｐｓ  ｉｎ  Ｎｉ８１Ｆｅ１９  ｗｉｒｅｓ”  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，  ｖｏｌ．９５（２００４），  ｐａｇｅｓ  ６７１７‐６７１９
１０．  Ｄ．Ａ．Ａｌｌｗｏｏｄ，  Ｇ．Ｘｉｏｎｇ，  Ｃ．Ｃ．Ｆａｕｌｋｎｅｒ，  Ｄ．Ａｔｋｉｎｓｏｎ，  Ｄ．Ｐｅｔｉｔ，  ａｎｄ  Ｒ．Ｐ．Ｃｏｗｂｕｍ，  “Ｍａｇｎｅｔｉｃ  ｄｏｍａｉｎ‐ｗａｌｌ  ｌｏｇｉｃ”  Ｓｃｉｅｎｃｅ，  ｖｏｌ．３０９（２００５），  ｐａｇｅｓ  １６８８‐１６９２
１１．  Ｄ．Ａ．Ａｌｌｗｇｏｄ，  Ｇａｎｇ  Ｘｉｏｎｇ，  Ｍ．Ｄ．Ｃｏｏｋｅ，  Ｒ．Ｐ．Ｃｏｗｂｕｍ，  “Ｍａｇｎｅｔｏ‐Ｏｐｔｉｃａｌ  Ｋｅｒｒ  Ｅｆｆｅｃｔ  ａｎａｌｙｓｉｓ  ｏｆ  ｍａｇｎｅｔｉｃ  ｎａｎｏｓｔｍｃｔｕｒｅｓ”  Ｊ．Ｐｈｙｓ．Ｄ  ３６，  ２１７５  （２００３）
１２．  Ｋｌａｕｉ  Ｍ，  Ｖａｚ  ＣＡＦ，  Ｒｏｔｈｎａｎ  Ｊ，  ｅｔ  ａｌ．  “Ｄｏｍａｉｎ  ｗａｌｌ  ｐｉｎｎｉｎｇ  ｉｎ  ｎａｒｒｏｗ  ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｒｉｎｇ  ｓｔｒｕｃｔｕｒｅｓ  ｐｒｏｂｅｄ  ｂｙ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ  ｍｅａｓｕｒｅｍｅｎｔｓ”  Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔｓ．  ９０（９）：Ａｒｔ．  Ｎｏ．０９７２０２  ７  Ｍａｒｃｈ  ２００３
１３．  ＭｃＭｉｃｈａｅｌ  ＲＤ，  Ｄｏｎａｈｕｅ  ＭＪ  “Ｈｅａｄ  ｔｏ  ｈｅａｄ  ｄｏｍａｉｎ  ｗａｌｌ  ｓｔｒｕｃｔｕｒｅｓ  ｉｎ  ｔｈｉｎ  ｍａｇｐｅｔｉｃ  ｓｔｒｉｐｓ”  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｍａｇｎｅｔｉｃｓ  （５）：  ４１６７‐４１６９  Ｐａｒｔ  ２  Ｓｅｐｔｅｍｂｅｒ  １９９７
１４．  Ｐｏｒｔｅｒ  Ｄ  Ｇ  ａｎｄ  Ｄｏｎａｈｕｅ  Ｍ  Ｊ  “Ｖｅｌｏｃｉｔｙ  ｏｆ  Ｔｒａｎｓｖｅｒｓｅ  Ｄｏｍａｉｎ  Ｗａｌ１  Ｍｏｔｉｏｎ  Ａｌｏｎｇ  Ｔｈｉｎ，  Ｎａｒｒｏｗ  Ｓｔｒｉｐｓ”  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．  ９５，  ６７２９  （２００４）
１５．  Ｈａｒａ  Ｍ，  Ｓｈｉｂａｔａ  Ｊ，  Ｉｍｕｒａ  Ｔ  ａｎｄ  Ｏｔａｎｉ  Ｙ  “Ｃｏｎｔｒｏｌ  ｏｆ  ｄｏｍａｉｎ  ｗａｌｌ  ｐｉｎｎｉｎｇ  ｂｙ  ａ  ｓｗｉｔｃｈａｂｌｅ  ｍａｇｎｅｔｉｃ  ｇａｔｅ”  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，  ｖｏｌｕｍｅ  ８９，  １９２５０４  （２００６）
１６．  Ｕｎｉｔｅｄ  Ｋｉｎｇｄｏｍ  Ｐａｔｅｎｔ  Ａｐｐｌｉｃａｔｉｏｎ  ＧＢ０６０９１５２．４  ｐｕｂｌｉｓｈｅｄ  ａｓ  ＧＢ  ２  ４３８  ００３
【国際調査報告】
2010528455.tif 000058
2010528455.tif 000059
2010528455.tif 000060