(57)【要約】【課題】  アドレス指定可能な仮想電子ヒューズを含む電子ヒューズ装置及び方法を提供する。【解決手段】  電子ヒューズの状態が非切断化状態から切断化状態に変化し、次いで仮想非切断化状態に戻ることを可能にする仮想電子ヒューズ（ＶＥＦ）装置及び方法が開示される。一実施形態において、電子ヒューズは、仮想非切断化状態から仮想切断化状態に再び戻るように変化することができる。ヒューズ装置は多数のＶＥＦを含み、各々のＶＥＦはそれぞれのアドレスを呈する。ヒューズ装置はまた、多数のアドレス・プール位置を含むアドレス・プールを含む。ヒューズ・プログラマは、ＶＥＦのうちの１つのアドレスを１つ又は複数のアドレス位置にストアして、特定のＶＥＦに対する１つ又は複数の状態変化を示す。ヒューズ・プログラマはまた、異なるＶＥＦアドレスを異なるアドレス・プール位置にストアして異なるＶＥＦに対する状態変化を示すことができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電子ヒューズ・システムの状態を変更する方法であって、
各々が仮想切断化状態又は仮想非切断化状態を呈することができ、且つ、各々がそれぞれのアドレスを有する、複数の仮想電子ヒューズ（ＶＥＦ）を準備するステップと、
ヒューズ・プログラマにより、特定のＶＥＦの前記アドレスを送信して該特定のＶＥＦを状態変更のために指定するステップと、
前記特定のＶＥＦの状態を、前記仮想切断化状態と前記仮想非切断化状態のうちの一方から、前記仮想切断化状態と前記仮想非切断化状態のうちの他方に変更するステップと、
を含む方法。
【請求項２】
前記変更するステップは、前記ヒューズ・プログラマにより、前記特定のＶＥＦに含まれる実電子ヒューズの状態を変更して前記特定のＶＥＦの第１の状態変更をもたらすステップを含む、請求項１に記載の方法。
【請求項３】
前記送信するステップは、前記ヒューズ・プログラマにより、前記第１の状態変更の後で、前記特定のＶＥＦのアドレスを送信して前記特定のＶＥＦの第２の状態変更を指示するステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記送信するステップは、前記ヒューズ・プログラマにより、前記特定のＶＥＦの前記アドレスを実電子ヒューズ（ＲＥＦ）アドレス・プール内のアドレス位置に書き込んで前記特定のＶＥＦへのポインタを供給するステップを含み、
前記アドレス・プールは複数のアドレス位置を含み、各々の該アドレス位置はいずれかの前記ＶＥＦを指すようにマッピング可能である、
請求項３に記載の方法。
【請求項５】
複数のＲＥＦが前記アドレス・プール内の各々のアドレス位置を形成する、請求項４に記載の方法。
【請求項６】
デコーダにより、前記アドレス・プールのアドレス位置にストアされた前記アドレスをデコードして前記特定のＶＥＦを指定するステップをさらに含む、請求項５に記載の方法。
【請求項７】
ＶＥＦ内の検出器により、複数の入力信号を受信するステップをさらに含み、
前記検出器は、該検出器が第１の論理状態を呈する奇数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの一方を示し、該検出器が前記第１の論理状態を呈する偶数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの他方を示す、
請求項５に記載の方法。
【請求項８】
前記特定のＶＥＦ内のＲＥＦは、前記入力信号の１つとして前記検出器に供給されるＲＥＦ信号を生成し、
前記デコーダのうちの１つは前記検出器に別の入力信号を供給する、
請求項７に記載の方法。
【請求項９】
電子ヒューズ・システムであって、
各々が仮想切断化状態又は仮想非切断化状態を呈することができ、且つ、各々がそれぞれのアドレスを有する、複数の仮想電子ヒューズ（ＶＥＦ）を含み、
各々のＶＥＦは、
実非切断化状態又は実切断化状態を呈することができる実電子ヒューズ（ＲＥＦ）と、
前記ＲＥＦに結合した検出器であって、該検出器が第１の論理状態を呈する奇数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの一方を示し、該検出器が前記第１の論理状態を呈する偶数の論理信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの他方を示す、前記検出器と、
を含む
電子ヒューズ・システム。
【請求項１０】
前記電子ヒューズ・システムは、前記仮想非切断化状態から前記仮想切断化状態への状態変更のために特定のＶＥＦを指定するヒューズ・プログラマに結合可能な入力を含む、請求項９に記載の電子ヒューズ・システム。
【請求項１１】
前記特定のＶＥＦ内の前記実ヒューズは、前記ヒューズ・プログラマに応答して実非切断化状態から実切断化状態に状態を変更し、
前記特定のＶＥＦ内の前記実ヒューズは、前記第１の論理状態を呈する第１の入力信号を前記特定のＶＥＦ内の前記検出器に供給し、それにより前記特定のＶＥＦが前記仮想切断化状態を呈する、
請求項１０に記載の電子ヒューズ・システム。
【請求項１２】
前記特定のＶＥＦの前記検出器は、該検出器により、奇数の入力信号を受信することに対応する前記第１の論理状態を呈する前記第１の入力信号を受信し、それにより前記ＶＥＦが前記仮想切断化状態を呈するように構成される、請求項１１に記載の電子ヒューズ・システム。
【請求項１３】
前記複数のＶＥＦに結合したＲＥＦアドレス・プールをさらに含み、
前記ＲＥＦアドレス・プールは、複数のアドレス位置を含み、
前記ＲＥＦアドレス・プールは、前記ヒューズ・プログラマに結合可能なアドレス・プール入力を含む、
請求項１１に記載の電子ヒューズ・システム。
【請求項１４】
前記ＲＥＦアドレス・プールは、前記ヒューズ・プログラマが前記特定のＶＥＦの前記アドレスを前記実電子ヒューズ（ＲＥＦ）アドレス・プール内のアドレス位置に書き込むことができ、それにより前記特定のＶＥＦへのポインタを供給するように構成される、請求項１３に記載の電子ヒューズ・システム。
【請求項１５】
各々が前記ＲＥＦアドレス・プール内のそれぞれのアドレス位置に結合する複数のデコーダをさらに含み、
前記特定のＶＥＦに関するアドレス位置に結合した前記デコーダは、前記第１の論理状態を呈する第２入力信号を前記特定のＶＥＦの前記検出器に送信し、それにより前記特定のＶＥＦの前記検出器が偶数の入力信号を受信し、それに応じて前記ＶＥＦが前記仮想非切断化状態を呈する、
請求項１４に記載の電子ヒューズ・システム。
【請求項１６】
集積回路であって、
半導体ダイと、
前記半導体ダイ上に配置された仮想電子ヒューズ（ＶＥＦ）システムと、
を含み、
前記ＶＥＦシステムは、各々が仮想切断化状態又は仮想非切断化状態を呈することができ、且つ、各々のＶＥＦがそれぞれのアドレスを有する、複数の仮想電子ヒューズ（ＶＥＦ）を含み、
各々のＶＥＦは、
実非切断化状態又は実切断化状態呈することができる実電子ヒューズと、
前記ＲＥＦに結合した検出器であって、該検出器が第１の論理状態を呈する奇数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの一方を示し、該検出器が第１の論理状態を呈する偶数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの他方を示す前記検出器と、
を含む、
集積回路。
【請求項１７】
前記ＶＥＦシステムは、前記仮想非切断化状態から前記仮想切断化状態への状態変更のために特定のＶＥＦを指定するヒューズ・プログラマに結合可能な入力を含む、請求項１６に記載の集積回路。
【請求項１８】
前記特定のＶＥＦ内の前記実ヒューズは、前記ヒューズ・プログラマに応答して実非切断化状態から実切断化状態に状態を変更し、
前記特定のＶＥＦ内の前記実ヒューズは、前記第１の論理状態を呈する第１の入力信号を前記特定のＶＥＦ内の前記検出器に供給し、それにより前記特定のＶＥＦは前記仮想切断化状態を呈する、
請求項１７に記載の集積回路。
【請求項１９】
前記特定のＶＥＦの前記検出器は、該検出器により、偶数の入力信号を受信することに対応する前記第１の論理状態を呈する前記第１の入力信号を受信し、それにより前記ＶＥＦが前記仮想切断化状態を呈するように構成される、請求項１８に記載の集積回路。
【請求項２０】
前記複数のＶＥＦＳに結合したＲＥＦアドレス・プールをさらに含み、
前記ＲＥＦアドレス・プールは複数のアドレス位置を含み、
前記ＲＥＦアドレス・プールは、前記ヒューズ・プログラマに結合可能なアドレス・プール入力を含む、
請求項１８に記載の集積回路。
【請求項２１】
前記ＲＥＦアドレス・プールは、前記ヒューズ・プログラマが前記特定のＶＥＦの前記アドレスを前記実電子ヒューズ（ＲＥＦ）アドレス・プール内のアドレス位置に書き込むことができ、それにより前記特定のＶＥＦへのポインタを供給するように構成される、請求項２０に記載の集積回路。
【請求項２２】
複数のデコーダをさらに含み、
前記デコーダの各々は前記ＲＥＦアドレス・プール内のそれぞれのアドレス位置に結合し、
前記特定のＶＥＦに関するアドレス位置に結合したデコーダは、前記第１の論理状態を呈する第２の入力信号を前記特定のＶＥＦの前記検出器に送信し、それにより前記特定のＶＥＦの前記検出器が偶数の入力信号を受信し、それに応じて前記ＶＥＦが前記仮想非切断化状態を呈する、
請求項２１に記載の集積回路。
【請求項２３】
情報処理システム（ＩＨＳ）であって、
メモリと、
前記メモリに結合し、半導体ダイ上に配置されたプロセッサと、
前記半導体ダイ上に配置された仮想電子ヒューズ（ＶＥＦ）システムと、
を含み、
前記ＶＥＦは、
複数の実電子ヒューズ（ＲＥＦ）であって、該ＲＥＦの幾つかは切断化状態を呈して切断化ＲＥＦの数をもたらす実電子ヒューズ（ＲＥＦ）と、
前記複数のＲＥＦに結合した検出器であって、前記切断化ＲＥＦの数が偶数であるとき、前記ＶＥＦに対する仮想切断化状態及び仮想非切断化状態のうちの一方を示し、前記切断化ＲＥＦの数が奇数であるとき、前記仮想切断化状態及び前記仮想非切断化状態のうちの他方を示す検出器と、
を含む、
ＩＨＳ。
【請求項２４】
前記ＶＥＦシステムは、前記仮想非切断化状態から前記仮想切断化状態への状態変更のために特定のＶＥＦを指定するヒューズ・プログラマに結合可能な入力を含む、請求項２３に記載のＩＨＳ。
【請求項２５】
前記特定のＶＥＦ内の前記実ヒューズは、前記ヒューズ・プログラマに応答して、実非切断化状態から実切断化状態に状態を変更し、
前記特定のＶＥＦ内の前記実ヒューズは、前記第１の論理状態を呈する第１の入力信号を前記特定のＶＥＦ内の前記検出器に供給し、それにより前記特定のＶＥＦが前記仮想切断化状態を呈する、
請求項２４に記載のＩＨＳ。
【請求項２６】
前記特定のＶＥＦの前記検出器は、該検出器により、奇数の入力信号を受信することに対応する前記第１の論理状態を呈する前記第１の入力信号を受信し、それにより前記ＶＥＦが前記仮想切断化状態を呈するように構成される、請求項２５に記載のＩＨＳ。
【請求項２７】
前記複数のＶＥＦに結合したＲＥＦアドレス・プールをさらに含み、
前記ＲＥＦアドレス・プールは複数のアドレス位置を含み、
前記ＲＥＦアドレス・プールは、前記ヒューズ・プログラマに結合可能なアドレス・プール入力を含む、
請求項２５に記載のＩＨＳ。
【請求項２８】
前記ＲＥＦアドレス・プールは、前記ヒューズ・プログラマが前記特定のＶＥＦの前記アドレスを前記実電子ヒューズ（ＲＥＦ）アドレス・プール内のアドレス位置に書き込むことができ、それにより前記特定のＶＥＦへのポインタを供給するように構成される、請求項２７に記載のＩＨＳ。
【請求項２９】
各々が前記ＲＥＦアドレス・プール内のそれぞれのアドレス位置に結合した複数のデコーダをさらに含み、
前記特定のＶＥＦに関する前記アドレス位置に結合した前記デコーダは、前記第１の論理状態を呈する第２の入力信号を前記特定のＶＥＦの前記検出器に送信し、それにより前記特定のＶＥＦの前記検出器が偶数の入力信号を受信し、それに応答して前記ＶＥＦが前記仮想非切断化状態を呈する、
請求項２８に記載のＩＨＳ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に電子ヒューズに関し、より具体的には電子デバイス内の電子ヒューズをプログラミングするための装置及び方法に関する。
【背景技術】
【０００２】
最新の電子デバイスは、半導体マスキング及び製造プロセスの完了後の最終構成に使用するための電子ヒューズを含むことが多い。これらの電子ヒューズは通常、電子デバイスのカスタマイズにおいて、又は、半導体製造上の欠陥を修正するのに有用である。例えば、プロセッサのような集積回路は、デジタル情報をストアする多数の電子ヒューズを含むことができる。各々の電子ヒューズは、ヒューズが非切断化状態又は切断化状態のいずれを呈するかに応じて、論理０又は論理１をストアすることができる。プログラミング機構が、ポリシリコン電子ヒューズに高電流を流して、ヒューズの抵抗を凡そ１００オームの低抵抗（非切断化状態）から凡そ５Ｋオームの高抵抗（切断化状態）に恒久的に変化させる。この動作は事実上「ヒューズを切断する」。
【０００３】
「切断化ヒューズ」は、プログラミング機構がその中に高電流を流した後の高抵抗を呈する電子ヒューズである。「非切断化ヒューズ」は、依然として低抵抗を呈する電子ヒューズである。プログラミング機構は、電子ヒューズ・バンクの個々のヒューズを切断するか又は切断しないことによって電子ヒューズ・バンク内にデジタル情報をストアする。低抵抗を呈する非切断化ヒューズは、論理ロー又は０に対応させることができる。高抵抗を呈する切断化ヒューズは、論理ハイ又は１に対応させることができる。この論理規則は逆にすることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ひとたびプログラミング機構がデジタル情報を電子デバイスの電子ヒューズ・バンクにストアすると、その記憶は恒久的又は不揮発性となる。デジタル情報の不揮発性記憶は、望ましい場合が多い。しかしながら、不揮発性電子ヒューズ・バンク内のデジタル情報を変更又は更新することが望ましい状況が生じる。例えば、プロセッサの製造業者は、最終構成情報をプロセッサのヒューズ・バンク内にストアすることができる。大量のプロセッサを製造し、最終構成情報でヒューズ・バンクをプログラミングした後で、予期せぬ技術変更により、プロセッサが異なる最終構成情報を含むことが必要になる可能性がある。これらの状況下で、最終構成情報を更新するための機構がなければ、残念ながら、元の最終構成情報をストアしたそれらのプロセッサはスクラップにされる可能性がある。明らかに、大量の高価な電子デバイスをスクラップにすることは望ましくない。
必要なのは、上記の問題に対処する方法及び装置である。
【課題を解決するための手段】
【０００５】
従って、一実施形態において、電子ヒューズ・システムの状態を変更する方法が開示される。この方法は、各々が仮想切断化状態又は仮想非切断化状態を呈することができ、且つ、各々がそれぞれのアドレスを有する、複数の仮想電子ヒューズ（ＶＥＦ）を設けるステップを含む。この方法はまた、ヒューズ・プログラマにより、特定のＶＥＦのアドレスを伝送して状態変化に対して特定のＶＥＦを指定するステップを含む。この方法はさらに、特定のＶＥＦの状態を、仮想切断化状態と仮想非切断化状態のうちの一方から、仮想切断化状態と仮想非切断化状態のうちの他方に変更するステップを含む。
【０００６】
別の実施形態において、各々が仮想切断化状態又は仮想非切断化状態を呈することができ、且つ、各々がそれぞれのアドレスを有する、複数の仮想電子ヒューズ（ＶＥＦ）を含む電子ヒューズ・システムが開示される。各々のＶＥＦは、実切断化状態又は実非切断化状態を呈することができる実電子ヒューズ（ＲＥＦ）を含む。各々のＶＥＦは、ＲＥＦに結合された検出器を含み、この検出器は第１の論理状態を呈する入力信号を奇数個受信する場合に、仮想切断化状態及び仮想非切断化状態のうちの一方を示す。この検出器は第１の論理状態を呈する論理信号を偶数個受信する場合に、仮想切断化状態及び仮想非切断化状態のうちの他方を示す。
【０００７】
添付の図面は、本発明の例示的な実施形態のみを示すものであり、また本発明の概念自体は他の等しく有効な実施形態にも役立つので、本発明の範囲を限定するものではない。
【図面の簡単な説明】
【０００８】
【図１】開示された仮想電子ヒューズの一実施形態のブロック図である。
【図２】開示された仮想電子ヒューズの別の実施形態のブロック図である。
【図３】開示された仮想電子ヒューズのコンポーネントの状態を示す状態テーブルである。
【図４】開示されたＶＥＦを用いる方法の一実施形態を示すフローチャートである。
【図５】仮想電子ヒューズのアレイを用いる電子デバイスのブロック図である。
【図６】図５の電子デバイス内に情報をストアする方法を示すフローチャートである。
【図７】開示された仮想電子ヒューズ・アレイを用いて情報をストアする情報処理システム（ＩＨＳ）のブロック図である。
【図８】共用アドレス・プールを用いる開示された仮想電子ヒューズ・システムの別の実施形態のブロック図である。
【図９】共用アドレス・プールを用いる開示された仮想電子ヒューズ・システムの別の実施形態のブロック図である。
【図１０】共用アドレス・プールを用いる開示された仮想電子ヒューズ・システムの別の実施形態のブロック図である。
【図１１】共用アドレス・プールを用いる開示された仮想電子ヒューズ・システムの別の実施形態のブロック図である。
【図１２】共用アドレス・プールを用いる開示された仮想電子ヒューズ・システムの別の実施形態のブロック図である。
【図１３】図８乃至図１２の仮想電子ヒューズ・システムにより用いる方法の一実施形態を示すフローチャートである。
【図１４】図８乃至図１２の仮想電子ヒューズ・システムの一般化されたブロック図である。
【発明を実施するための形態】
【０００９】
図１は、複数の実電子ヒューズ（ＲＥＦ）、例えば一実施形態においては実電子ヒューズ１０１及び１０２を含む、仮想電子ヒューズ（ＶＥＦ）１００のブロック図を示す。実電子ヒューズ（ＲＥＦ）は、非切断化状態又は切断化状態のいずれかを呈する物理的電子ヒューズ・デバイスである。非切断化状態において、ＲＥＦは低インピーダンスを呈し、一方切断化状態においては、ＲＥＦは高インピーダンスを呈する。１つの実電子ヒューズは、ＩＢＭ社からの「ｅＦＵＳＥ」電子ヒューズである（ｅＦＵＳＥはＩＢＭ社の登録商標である）。開示された仮想電子ヒューズ１００は、図１における代表的な実電子ヒューズ１０１及び１０２のような幾つかの実電子ヒューズを含むことができる。一実施形態において、開示された仮想電子ヒューズ（ＶＥＦ）は、「仮想非切断化状態」から「仮想切断化状態」に、及び、「仮想切断化状態」から「仮想非切断化状態」に、状態を１回又は複数回変更することができる。
【００１０】
ヒューズ・プログラマ１１０は、図示した仮想電子ヒューズ（ＶＥＦ）１００の入力１００Ａ及び１００Ｂに結合する。切断回路及び感知回路が、それぞれ、各々の実電子ヒューズ（ＲＥＦ）１０１及び１０２に結合する。より具体的には、切断回路１１１は、ＶＥＦ入力１００ＡとＲＥＦ１０１の間に結合する。感知回路１２１は、ＲＥＦ１０１の出力と奇数／偶数検出器１２５の１つの入力との間に結合する。同様に、次に実電子ヒューズ（ＲＥＦ）１０２については、切断回路１１２がヒューズ・プログラマ１１０とＲＥＦ１０２の間に結合される。感知回路１２２は、ＲＥＦ１０２と奇数／偶数検出器１２５の残りの入力との間に結合する。
【００１１】
実電子ヒューズ（ＲＥＦ）１０１は、切断回路１１１及び感知回路１２１と協働してヒューズ・アセンブリ１３１を形成する。ＲＥＦ１０２は、切断回路１１２及び感知回路１２２と協働してヒューズ・アセンブリ１３２を形成する。ヒューズ・プログラマ１１０が切断回路１１１に実電子ヒューズ（ＲＥＦ）を切断するように指示する命令信号を送信することによって実電子ヒューズ（ＲＥＦ）を切断するとき、仮想電子ヒューズ（ＶＥＦ）１００は次に、「実効的切断化状態」又は「仮想切断化状態」を呈する。用語「実効的切断化状態」及び「仮想切断化状態」は交換可能である。そのようにして切断された１つのＲＥＦ、即ちＲＥＦ１０１により、奇数／偶数検出器１２５が、ＶＥＦ１００が現在奇数個の切断化ヒューズを含むことを検出する。この判断に応じて、検出器１２５は、ＶＥＦ出力１００Ｃにおいて、ＶＥＦが「仮想切断化状態」を呈することを示す仮想ヒューズ出力信号を生成する。
【００１２】
ここで、仮想電子ヒューズ（ＶＥＦ）１００が「仮想切断化状態」を呈する場合にも、ＶＥＦ１００を「仮想非切断化状態」に戻すことが可能である。この目的を達成するために、プログラマ１１０は、切断回路１１２にＲＥＦ１０２を切断することを指示する命令信号を送信することによって、実電子ヒューズ（ＲＥＦ）１０２を切断する。従って、ここで２つのＲＥＦ、即ちＲＥＦ１０１及びＲＥＦ１０２が切断化状態を呈する。それに応じて、検出器１２５が、現在、仮想電子ヒューズ（ＶＥＦ）１００内で偶数個の電子ヒューズが切断化状態を呈することを検出する。この場合、検出器１２５は、ＶＥＦ出力１００Ｃにおいて、ＶＥＦ１００がここで「仮想非切断化状態」を呈することを示す仮想ヒューズ出力信号を生成する。このようにして、仮想電子ヒューズ（ＶＥＦ）１００は、実効的に非切断化状態に戻る。この例においてはＶＥＦ１００の２つの実電子ヒューズ（ＲＥＦ）が、ヒューズの非切断化状態への実効的又は仮想的な戻りを一回だけ可能にするが、ＶＥＦの他の実施形態は、ヒューズが切断化状態から非切断化状態に複数回戻ることを可能にするように、より多くのＲＥＦを含むことができる。言い換えれば、ＶＥＦは、状態を仮想非切断化状態から仮想切断化状態に変更して仮想非切断化状態に戻り、次いで仮想切断化状態に戻り、以下同様にＶＥＦ内のＲＥＦの数が可能にするだけ多くの回数状態を変更することができる。
【００１３】
図１の仮想電子ヒューズ（ＶＥＦ）において、切断回路１１１は通常の切断回路である。切断回路は、ヒューズに所定量の電流を印加して、ポリシリコン電子ヒューズのような電子ヒューズを、非切断化状態から切断化状態に変化させる。切断回路１１２は切断回路１１１と類似のものである。ＶＥＦ１００において、感知回路１２１は、通常の感知回路である。感知回路は、ヒューズの非切断化状態又は切断化状態を感知し、その状態を示す出力信号を生じる。感知回路１２２は、感知回路１２１と類似のものである。
【００１４】
一実施形態において、奇数／偶数検出器１２５は比較器回路である。両方の感知回路１２１及び１２２が電子ヒューズ１０１及び１０２が非切断化状態にあることを感知した場合、感知回路１２１及び１２２は、論理ロー信号を奇数／偶数検出器１２５のそれぞれの入力に供給する。それに応答して、検出器１２５は、その入力における信号が同じであることを見出し、ＶＥＦ出力１００Ｃにおいて、ＶＥＦ１００が「仮想非切断化状態」を呈することを示す仮想ヒューズ出力信号を生成する。言い換えれば、ＶＥＦ１００内の非切断化ＲＥＦの数が偶数である場合、仮想ヒューズ出力１００Ｃにおける仮想ヒューズ出力信号は論理ローとなる。しかしながら、感知回路１２１及び１２２が、ＲＥＦ１０１及び１０２の内の一方が切断化状態にあり、他方が非切断化状態にあることを感知した場合、検出器１２５は、ＶＥＦ１００が「仮想切断化状態」を呈することを示す仮想ヒューズ出力信号を生成する。その場合、仮想ヒューズ出力１００Ｃにおける仮想ヒューズ出力信号は、論理ハイを呈して「仮想切断化状態」を示す。検出器１２５はこのように、ＶＥＦ１００内の実電子ヒューズ（ＲＥＦ）１０１及び１０２の切断化状態又は非切断化状態を検査するインタープリタとして機能し、それに応じて、ＶＥＦ１００の「仮想切断化状態」又は「仮想非切断化状態」を示す仮想ヒューズ出力信号を１００Ｃに生じる。
【００１５】
概説すれば、上記のシナリオにおいて、ヒューズ・プログラマ１１０は、ＲＥＦ１０１及び１０２のうちの一方をプログラムして切断化状態にする。検出器１２５は、ＲＥＦ１０１及び１０２のうちの一方の切断化状態を検出する。従って、検出器１２５は、奇数個のＲＥＦが切断化状態を呈すると判断する。奇数個の切断された実ヒューズの検出に応じて、検出器１２５は、１００Ｃにおける仮想ヒューズ出力信号を変更して、ＶＥＦ１００が現在「仮想切断化状態」を呈することを示すようにする。或る状況下では、仮想ヒューズ１００を「仮想切断化状態」から「仮想非切断化状態」に戻すことが望ましい可能性がある。例えば、仮想電子ヒューズ１００を含む電子デバイス内の修正を必要とするエラーが存在する可能性があり、又は、電子デバイスがさらなるカスタマイズを必要とする可能性がある。仮想電子ヒューズ（ＶＥＦ）１００を「仮想非切断化状態」に戻すために、プログラマ１１０は、実ヒューズ１０１及び１０２のうちの残りの実電子ヒューズをプログラムして、両方の実ヒューズが切断化状態を呈するようにする。この場合、感知回路１２１及び１２２の各々は、検出器１２５のそれぞれの入力に論理ハイ信号を供給する。それに応答して、検出器１２５は、出力１００Ｃにおいて、仮想電子ヒューズ１００がここで「仮想非切断化状態」を呈することを示す仮想ヒューズ出力信号を生成する。仮想電子ヒューズ１００の「仮想非切断化状態」は、切断化状態を呈するＲＥＦ１０１及び１０２のような偶数個の電子ヒューズに対応する。ゼロは偶数である。従って、この特定の実施例においては、実電子ヒューズ１０１及び１０２のどちらも切断化状態でない場合（切断された実ヒューズの数＝ゼロ、偶数である）、又は、実電子ヒューズ１０１及び１０２の両方が切断化状態にある場合（切断された実ヒューズの数＝２、偶数である）、仮想電子ヒューズ１００は「仮想非切断化状態」を呈する。ヒューズ・プログラマ１１０及び仮想電子ヒューズ１００は、全体として仮想ヒューズ装置１５０を形成する。
【００１６】
図２は、開示された仮想電子ヒューズ（ＶＥＦ）２００の別の実施形態のブロック図である。図１のＶＥＦ１００は「仮想切断化状態」を呈し、そして１回「仮想非切断化状態」に戻ることができるが、図２のＶＥＦ２００は、これらの、切断化状態から非切断化状態への遷移、及び、非切断化状態から切断化状態への遷移を数回行うことができる。ＶＥＦ２００内の実電子ヒューズの数を増加させることで、この改善された性能が可能となる。ＶＥＦ２００は、仮想非切断化状態から仮想切断化状態に、そして仮想非切断化状態に戻り、次に再び仮想切断化状態へと、ＶＥＦ２００内のＲＥＦの数が許容するだけの回数循環することができる。
【００１７】
仮想電子ヒューズ（ＶＥＦ）２００は、実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）を含み、ここでＮは実電子ヒューズの総数である。ＶＥＦ２００はまた、図２に示すように、実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）のそれぞれの入力に結合する切断回路ＢＣ（０）、ＢＣ（１）、．．．ＢＣ（Ｎ）を含む。ＶＥＦ２００はさらに、図示するように実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）のそれぞれの出力に結合する感知回路ＳＣ（０）、ＳＣ（１）、．．．ＳＣ（Ｎ）を含む。図１の電子ヒューズ・アセンブリと同様に、実電子ヒューズＲＥＦ（０）は切断回路ＢＣ（０）及び感知回路ＳＣ（０）に結合して、電子ヒューズ・アセンブリを形成する。同様に、残りの実電子ヒューズＲＥＦ（１）、．．．ＲＥＦ（Ｎ）は、それぞれの切断回路及び感知回路に結合してＶＥＦ２００内のヒューズ・アセンブリを形成する。
【００１８】
図２は、実電子ヒューズ（ＲＥＦ）の数、即ちＮに等しい数の出力を有するヒューズ・プログラマ２０５を示す。より具体的には、ヒューズ・プログラマ２０５は、ＶＥＦ２００のそれぞれの切断回路ＢＣ（０）、ＢＣ（１）、．．．ＢＣ（Ｎ）に結合した出力ＦＰ（０）、ＦＰ（１）、．．．ＦＰ（Ｎ）を含む。このように、ヒューズ・プログラマ２００は、いずれかの切断回路ＢＣ（０）、ＢＣ（１）、．．．ＢＣ（Ｎ）に、その切断回路に結合したそれぞれの実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）を切断するように選択的に命令することができる。
【００１９】
ＶＥＦ２００はまた、各々の感知回路ＳＣ（０）、ＳＣ（１）、．．．ＳＣ（Ｎ）を検出器２１５及び実ヒューズ・レジスタ２２０に結合させる感知情報バス２１０を含む。このようにして、感知情報バス２１０は、ＶＥＦ２００内の切断化状態を現在呈する実電子ヒューズ（ＲＥＦ）の数を示す感知情報を、検出器２１５及び実ヒューズ・レジスタ２２０に供給する。
【００２０】
検出器２１５は、感知回路ＳＣ（０）、ＳＣ（１）、．．．ＳＣ（Ｎ）からの感知情報を解釈し、出力２２５において、ＶＥＦ２００が現在「仮想切断化状態」又は「仮想非切断化状態」のいずれを呈するかを示す仮想ヒューズ出力信号を生成する。一実施形態においては、検出器２１５は奇数／偶数検出器である。その場合、検出器２１５は、検出器２１５が偶数（０，２，４．．．）個の実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）が実非切断化状態を呈すると判断したとき、論理ローの出力信号を生成する。このＶＥＦ出力２２５における論理ローの出力信号は、ＶＥＦ２００が「仮想非切断化状態」を呈することを示す。しかしながら、検出器２１５は、検出器２１５が奇数（１，３，５、．．．）個の実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）が実切断化状態を呈すると判断したときには、論理ハイの出力信号を生成する。このＶＥＦ出力２２５における論理ハイの出力信号は、ＶＥＦ２００が「仮想切断化状態」を呈することを示す。仮想非切断化状態から仮想切断化状態へ又は仮想切断化状態から仮想非切断化状態への可能な遷移の総数はＮに等しく、この特定の実施形態においてはＮ＞１である。
【００２１】
実ヒューズ・レジスタ２２０は、ＶＥＦ２００内の実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）の数に等しい数のビット位置を含む。実ヒューズ・レジスタ２２０の各々のビットは、それぞれの実電子ヒューズ（ＲＥＦ）に対応し、そのＲＥＦの状態を示す。例えば、実電子ヒューズＲＥＦ（０）が「切断化状態」を呈する場合、レジスタ２２０のビット０は論理ハイを呈する。実電子ヒューズＲＥＦ（３）が「非切断化状態」を呈する場合、レジスタ２２０のビット３は論理ローを呈する。従って、実ヒューズ・レジスタ２２０は、ＶＥＦ２００の個々の実電子ヒューズ（ＲＥＦ）の感知された状態又は値へのパスをもたらす。この特徴は、個々の実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）の現在の状態を判断するためのシステム・ソフトウェア又は論理（図示せず）に対して有用である。ヒューズ・プログラマ２０５及び仮想電子ヒューズ２００は、全体として仮想ヒューズ・システム２５０を形成する。
【００２２】
図３は状態テーブルであり、ヒューズ・プログラマ２０５がＶＥＦ２００の選択された実電子ヒューズ（ＲＥＦ）に対する切断化及び非切断化動作を行う際の、代表的な実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）の実際の状態を示す。図３はまた、ＶＥＦ２００の仮想出力状態を示す。より詳細には、図３は、ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）の状態を示すカラムを含む。図３はまた、ＶＥＦ２００の種々のコンポーネントの状態を示すカラム３０５、３１０、及び３１５を含む。例えば、カラム３０５は、検出器２１５の状態を奇数又は偶数として示す。一実施形態において、この判断を下すために、検出器２１５は、論理ハイ又は切断化状態を呈する、ＶＥＦ２００内の実電子ヒューズ（ＲＥＦ）の数をカウントする。例えば、検出器２１５が０、２、４、６．．．個のＲＥＦが論理ハイを呈すると判断した場合、検出器２１５はこれを「偶数」と解釈し、仮想電子ヒューズ（ＶＥＦ）出力２２５において論理ロー又はゼロを生成する。カラム３１０は、この特定の「偶数」の場合に論理ゼロとするバイナリ値を、仮想ヒューズ出力２２５に示す。この出力２２５における論理ゼロは、カラム３１５が示す（初期状態＝仮想非切断化状態）ようにＶＥＦ２００が「仮想非切断化状態」を呈することを示す。しかしながら、検出器２１５が１、３、５．．．個のＲＥＦが論理ハイ又は切断化状態を呈すると判断した場合、検出器２１５はこれを「奇数」と解釈し、仮想電子ヒューズ出力２２５において論理ハイを生成する。この出力２２５における論理ハイは、ＶＥＦ２００が「仮想切断化状態」を呈することを示す。
【００２３】
以下に、仮想電子ヒューズ（ＶＥＦ）２００が動作する際に起り得る４つの代表的なシナリオを説明する。シナリオ３２１は、すべての実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）が非切断化状態、即ちこの特定の実施形態において論理ゼロを呈する、仮想電子ヒューズ（ＶＥＦ）２００の初期状態を示す。検出器２１５は、シナリオ３２１に対するカラム３０５が示すように、ゼロ（偶数）個の実ヒューズが切断化状態を呈すると判断する。この判断に応じて、検出器２１５は、カラム３１０が示すように、出力２２５において論理ロー又は論理ゼロのＶＥＦ出力信号を生成する。これは、シナリオ３２１に対するカラム３１５に示されるように、初期「仮想非切断化状態」に対応する。
【００２４】
シナリオ３２２において、ＶＥＦ２００を初期「仮想非切断化状態」から「仮想切断化状態」に変更するために、プログラマ２０５は、切断回路ＢＣ（０）に実電子ヒューズＲＥＦ（０）を切断するように命令する。次に、ＲＥＦ（０）は、図３のシナリオ３２２に示すように論理ハイ又は１を呈する。残りの実電子ヒューズＲＥＦ（１）．．．ＲＥＦ（Ｎ）は、依然として論理ロー又はゼロを呈する。従って、検出器２１５は、カラム３０５に示されるように、シナリオ３２２においてＶＥＦ２００が１つの切断化ヒューズ、即ち「奇数」個の切断化ヒューズを呈すると判断する。それに応じて、検出器２１５は、カラム３１０が示すように、２２５における仮想ヒューズ出力信号に関して論理ハイ又は１を生成する。これは、シナリオ３２２に対するカラム３１５に見られるように、「仮想切断化状態」を呈するＶＥＦ２００に対応する。
【００２５】
前述のように、開示された技術は、ＶＥＦ２００が「仮想非切断化状態」に戻ることを可能にする。これを達成するために、ヒューズ・プログラマ２０５は、シナリオ３２３に示すように、切断回路ＢＣ（１）に実電子ヒューズＲＥＦ（１）を切断するように命令する。従って、実ヒューズＲＥＦ（１）は論理ハイ又は１を呈し、実ヒューズＲＥＦ（０）もまた、プログラマ２０５がそれを既に切断したために、依然として論理ハイ又は１を呈する。従って、これらの条件下では、検出器２１５は、カラム３０５に見られるように、ＶＥＦ２００がシナリオ３２３において２つの切断された実電子ヒューズ、即ち「偶数」個の切断化ＲＥＦを呈すると判断する。それに応じて、検出器２１５は、カラム３１０が示すように、２２５における仮想ヒューズ出力信号に関して論理ロー又はゼロを生成する。これは、シナリオ３２３に対するカラム３１５に見られるように、再度「仮想非切断化状態」を呈するＶＥＦ２００に対応する。従って、ＶＥＦ２００は、非切断化状態、即ちシナリオ３２３における「仮想非切断化状態」に実効的に戻る。
【００２６】
ＶＥＦ２００は現在「仮想非切断化状態」にあるが、さらに再びＶＥＦ２００を切断することが可能である。これを達成するために、ヒューズ・プログラマ２０５は、図３のシナリオ３２４に示すように、切断回路ＢＣ（２）に実電子ヒューズＲＥＦ（２）を切断するように命令する。従って、実ヒューズＲＥＦ（２）は論理ハイを呈し、実電子ヒューズＲＥＦ（０）及びＲＥＦ（１）は、プログラマ２０５がそれらを既に切断したために、依然として論理ハイを呈する。従って、これらの条件下で、検出器２１５は、カラム３０５に見られるように、シナリオ３２４においてＶＥＦ２００が３個の切断化ＲＥＦ、即ち「奇数」個の切断化ＲＥＦを呈すると判断する。それに応じて、検出器２１５は、カラム３１０が示すように、２２５における仮想ヒューズ出力信号に関して論理ハイ又は１を生成する。これは、シナリオ３２４に対するカラム３１５に見られるように、再度「仮想切断化状態」を呈するＶＥＦ２００に対応する。従って、ＶＥＦ２００は、非切断化状態、即ちシナリオ３２４における「仮想非切断化状態」に戻る。プログラマ２０５は、ＶＥＦ２００内の全ての実ヒューズが切断化状態を呈するまで、ＶＥＦ２００を実効的に切断化及び非切断化することを続けることができる。従って、ＶＥＦ２００がストアする情報、又は、そのような仮想ヒューズのアレイがストアする情報は、そのＶＥＦが含む実電子ヒューズ（ＲＥＦ）の数に応じた回数だけ変更可能である。
【００２７】
図４は、代表的なＶＥＦ２００が、その状態を「仮想非切断化状態」から「仮想切断化状態」に及びその逆に変更するのに用いる方法を示すフローチャートである。プロセス・フローは、開始ブロック４００で始まる。ブロック４０５により、カウンタ又はインデックスｉはｉ＝０に初期化する。インデックスｉは、ＶＥＦ２００中の現在切断されている実電子ヒューズＲＥＦ（０）、ＲＥＦ（１）、．．．ＲＥＦ（Ｎ）の数に対応する。最初はＶＥＦ２００内の全ての実電子ヒューズ（ＲＥＦ）が、ブロック４１０により非切断化状態を呈する。従って、インデックスｉは最初は０に等しい。判断ブロック４１５は、ユーザ、回路又は他のエンティティがプログラマ２０５に対してＶＥＦ２００の仮想状態を変更するように指示又は命令するかどうかを判断するためにテストする。そのような状態変更命令が存在しない場合、ヒューズ・プログラマ２０５は、ブロック４２０により、そのような状態変更命令を待つ。プログラマ２０５が状態変更命令を受け取ったとき、ブロック４２５により、インデックスｉが１だけ増加する。判断ブロック４３０においてインデックスｉがＶＥＦ２００内のヒューズの総数Ｎを超える場合、状態変更のための実電子ヒューズは残っておらず、プロセスは終了ブロック４３５において停止する。しかしながら、判断ブロック４３０においてインデックスｉがヒューズの総数Ｎを超えない場合、ブロック４４０により、切断回路が現在の実電子ヒューズ、即ちヒューズＲＥＦ（ｉ）又はＲＥＦ（１）を切断し、初めてＶＥＦ２００がその実電子ヒューズ（ＲＥＦ）の１つを切断する。検出器２１５は、ブロック４４５により、ＶＥＦ２００内の、現在切断化状態を呈する実ヒューズの数を検出する。ＶＥＦ２００内の現在切断されているＲＥＦの数は、現在のインデックス値ｉに対応する。一実施形態において、判断ブロック４５０は、現在切断されているＲＥＦの数が奇数であるか又は偶数であるかを判断するためにテストを行う。ＶＥＦ２００内の現在切断されているＲＥＦの数が「奇数」である場合、検出器２１５は、ブロック４６０により、ＶＥＦ出力信号の状態を「仮想切断化状態」に設定する。しかしながら、現在切断されているヒューズの数が「偶数」である場合には、検出器２１５は、ブロック４５５により、ＶＥＦ出力信号の状態を「仮想非切断化状態」に設定する。いずれの場合においても、ブロック４６０又は４５５の後で、プロセス・フローは判断ブロック４１５に戻って続行し、ヒューズ・プログラマ２０５は、再びブロック４２０においてＶＥＦ２００の状態を変更するための別の命令を待つ。現在の実施例においては、現在切断されているヒューズの数は１に等しく、切断化実ヒューズの数は「奇数」である。従って、検出器２１５は、仮想ヒューズ出力信号を「仮想切断化状態」を呈するように設定する。
【００２８】
状態変更判断ブロック４１５が、ＶＥＦ２００の状態を変更する、即ちここでは仮想的「非切断化」ＶＥＦ２００へ変更する別の命令を受け取ったとき、インデックスｉは増加して値２になる。次に、ＶＥＦ２００はインデックス値２に対応する実ヒューズＲＥＦ（２）を切断する。ＶＥＦ２００内の切断されたＲＥＦの数がここで「偶数」となるため、ブロック４５５はここでＶＥＦ出力信号を「仮想非切断化状態」に設定する。
【００２９】
さらに再びＶＥＦ２００の状態を変更して「仮想切断化状態」に戻すことが可能である。その後、状態変更又は遷移の数が、ＶＥＦ２００内の実電子ヒューズ（ＲＥＦ）の数Ｎを超えない限り、再びＶＥＦ２００の状態を変更して「仮想非切断化」状態に戻すことが可能になる。この記述において、用語「遷移」及び「状態変更」は、「仮想非切断化状態」から「仮想切断化状態」への及びその逆の変更を指す。
【００３０】
図５は、情報をストアする仮想電子ヒューズ（ＶＥＦ）アレイ５０５を含む電子デバイス５００のブロック図である。ＶＥＦアレイ５０５は、多くの仮想電子ヒューズ２００を含む。例えば、ＶＥＦアレイ５０５は、ＶＥＦ２００（０）、２００（１）、．．．２００（Ｋ）を含み、ここでＫはＶＥＦアレイ５００中のＶＥＦの総数である。ＶＥＦアレイ５０５の各々のＶＥＦはデジタル情報ビットをストアする。ヒューズ・プログラマ５１０はＶＥＦアレイ５０５に結合して、デジタル情報をＶＥＦアレイ５０５に供給して記憶させる。ＶＥＦアレイ５０５がより多くのＶＥＦを含むほど、ＶＥＦアレイ５０５がストアできるデジタル情報量は大きくなる。Ｋ＝７の場合、ＶＥＦアレイ５０５は８ビット・ワードをストアすることができる。Ｋ＝１５の場合には、ＶＥＦアレイ５０５は１６ビット・ワードをストアすることができる。一実施形態において、ＶＥＦアレイ５０５中の各々の仮想電子ヒューズは図２に示したのと同じＶＥＦ２００とする。ＶＥＦアレイ５０５中のＶＥＦ２００の各々は、これらのＶＥＦに望まれる更新又は仮想状態変更の数に応じて、１を上回る任意の数のＲＥＦを含むことができる。一実施形態において、ＶＥＦアレイ５０５中の各々のＶＥＦは、同じ数の実電子ヒューズ（ＲＥＦ）を含み、それにより、各々のＶＥＦは、アレイ中の別のＶＥＦと同じ回数だけ更新可能となる。別の実施形態において、電子デバイスは、仮想電子ヒューズの基本構成を含み、そして製造業者、ベンダ又は他のエンティティが電子デバイスを含む製品の製造中に構成を変更する。
【００３１】
電子デバイス５００は、ＶＥＦアレイ５０５を含むだけではなく、他の電子回路５１５をも含む。例えば、電子デバイス５００は、汎用プロセッサ回路、特殊目的プロセッサ回路、異種プロセッサ回路、デジタル信号プロセッサ（ＤＳＰ）回路、論理回路、メモリ回路、デジタル回路、アナログ回路、混合信号回路、及び、ＶＥＦアレイ５０５による情報記憶からの便益を得ることができる任意の他の回路、のような他の電子回路を含むことができる。ＶＥＦアレイ５０５は電子回路５１５に結合して、ＶＥＦアレイ５０５がストアする情報を電子回路５１５に供給する。他の電子回路５１５がプロセッサ回路である場合には、電子デバイス５００はプロセッサを構成する。一実施形態において、電子デバイス５００は、半導体ダイ５２０を含む半導体デバイスである。半導体ダイ５２０は、全体として集積回路を形成するＶＥＦアレイ５０５及び電子回路５１５を含む。
【００３２】
図６は、電子デバイス５００を動作させる方法を示すフローチャートである。プロセス・フローは開始ブロック５５０で始まる。次に、ブロック５５５により、ヒューズ・プログラマ５１０が、ＶＥＦアレイ５０５内に、そのＶＥＦの各々の中の選択された実電子ヒューズ（ＲＥＦ）を切断することによって、デジタル情報をストアする。例えば、Ｋ＝７である実施例において、ＶＥＦアレイ５０５は８ビット・ワードをストアすることができる。８ビット・ワード００００１１１１又はデジタル情報パターンをＶＥＦアレイ５０５内にストアするために、ヒューズ・プログラマ５１０は、ＶＥＦ２００（４）、２００（５）、２００（６）及び２００（７）内のＲＥＦを切断せずに、ＶＥＦ２００（０）、２００（１）、２００（２）及び２００（３）各々の中のＲＥＦを切断する命令をＶＥＦアレイ５０５に送信する。このシナリオにおいて、ＶＥＦ２００（０）、２００（１）、２００（２）及び２００（３）はここで「仮想切断化状態」を呈し、一方、残りのＶＥＦは「仮想非切断化状態」を呈する。
【００３３】
開示された技術を用いれば、ＶＥＦアレイ５０５内の情報を更新又は変更することが可能である。例えば、現在の実施例において、００００１１１１が現在ＶＥＦアレイ５０５がストアする８ビット・ワードであり、このデジタル情報を８ビット・ワード００００１１００に更新又は変更することができる。この更新を実行するために、ブロック５６０により、ヒューズ・プログラマ５１０はＶＥＦアレイ５０５に、各々のＶＥＦ２００（０）及び２００（１）の中の第２のＲＥＦを切断するように指示する。ヒューズ・プログラマ５１０は、ＶＥＦアレイ５０５の残りのビット、即ちＶＥＦ２００（２）、２００（３）、２００（４）、２００（５）、２００（６）及び２００（７）を変更しない。このようにして、ＶＥＦアレイ５０５はここで８ビット・ワード００００１１００をストアする。ここでＶＥＦ２００（０）及び２００（１）は「仮想非切断化状態」を呈し、一方、ＶＥＦ２００（２）及び２００（３）は「仮想切断化状態」を呈する。残りのＶＥＦ２００（４）、２００（５）、２００（６）及び２００（７）はまた、ヒューズ・プログラマ５１０がこれらのＶＥＦを未だプログラム又は切断していないため、「仮想非切断化状態」を呈する。ヒューズ・プログラマ５１０は、ブロック５６５により、プログラマ５１０がＶＥＦ２００（０）．．．ＶＥＦ２００（７）のうちの１つの中の最後の利用可能なＲＥＦを切断するまで、付加的な更新を実行することができる。プロセス・フローは終了ブロック５７０で終了する。
【００３４】
図７は、情報処理システム（ＩＨＳ）６００のブロック図であり、このシステムはＩＨＳ６００用のプロセッサとして機能する電子デバイス５００を含む。この実施形態において、電子デバイス５００は、プロセッサ電子回路５１５と、構成情報、カスタマイズ情報又は他のデジタル情報をストアするためのＶＥＦアレイ５０５とを含む。従って、電子デバイス５００は、この特定の実施例においてはプロセッサ電子デバイスである。ヒューズ・プログラマ５１０はプロセッサ電子デバイス５００に結合して所望の時に所望の情報によりＶＥＦアレイ５０５をプログラム又は更新する。プロセッサ電子デバイス５００は、バス６１５及びメモリ・コントローラ６２０を介してメモリ・システム６１０に結合する。バス６１５はまた、プロセッサ電子デバイス５００をビデオ・グラフィックス・コントローラ６２５に結合させる。ディスプレイ６３０がビデオ・グラフィックス・コントローラ６２５に結合する。ハード・ディスク・ドライブ、ＣＤドライブ、ＤＶＤドライブ、又は他の不揮発性記憶装置のような不揮発性記憶装置６３５がバス６１５に結合してＩＨＳ６００に恒久的な情報記憶装置をもたらす。オペレーティング・システム６４０がメモリ６１０にロードされてＩＨＳ６００の動作を管理する。キーボード及びマウス・ポインティング・デバイスのようなＩ／Ｏデバイス６４５がバス６１５に結合する。１つ又は複数の拡張バス、例えば、ＵＳＢ、ＩＥＥＥ１３９４バス、ＡＴＡ、ＳＡＴＡ、ＰＣＩ、ＰＣＩＥ及び他のバスがバス６１５に結合してＩＨＳ６００への周辺機器及びデバイスの接続を容易にする。ネットワーク・アダプタ６５５がバス６１５に結合してＩＨＳ６００が有線又は無線によってネットワーク及び他の情報処理システムに接続するのを可能にする。システム・メモリ６１０は、実行用アプリケーション・ソフトウェア６６０をストアする。図７は、ＶＥＦアレイ５０５を有するプロセッサ電子デバイス５００を用いる１つのＩＨＳを示すが、ＩＨＳは多くの形態をとることができる。例えば、ＩＨＳ６００は、デスクトップ、サーバ、ポータブル、ラップトップ、ノートブック、或いは他のフォームファクタのコンピュータ又はデータ処理システムの形態をとることができる。ＩＨＳ６００は、携帯情報端末（ＰＤＡ）、ゲーム装置、移動電話装置、通信装置、又はプロセッサ及びメモリを含む他の装置のような他のフォームファクタをとることができる。
【００３５】
特定のＶＥＦ２００の深さ、即ちＶＥＦ内のＲＥＦの数に応じて、ＶＥＦは、比較的多数の実ヒューズを消費する可能性がある。例えば、ＶＥＦの２回の状態変更を可能にするために、ＶＥＦは２個のＲＥＦを含む。ＶＥＦの１０回の状態変更を許容するために、ＶＥＦは１１個のＲＥＦを含む。各々のＶＥＦが１０回の仮想状態遷移が可能な１０個ＶＥＦのアレイは１００個のＲＥＦを必要とする可能性がある。仮想電子ヒューズ機能をもたらすより効果的な方法が望ましい。
【００３６】
図８は、ヒューズ・プログラマ７０５に結合する多数の仮想電子ヒューズ（ＶＥＦ）を含む仮想電子ヒューズ（ＶＥＦ）システム７００の代替の実施形態を示す。この特定の実施例において、仮想電子ヒューズ・システム７００は、３つの仮想電子ヒューズ、ＶＥＦ（１）、ＶＥＦ（２）、及びＶＥＦ（３）を含むが、他のシステムには、ここでの教示を用いてより多くの仮想電子ヒューズを用いることができる。仮想ＥＦ及びＶＥＦは、仮想電子ヒューズの略語である。実ＥＦ及びＲＥＦは、実電子ヒューズの略語である。ＶＥＦ（１）は、実ヒューズ・プログラミング・バス７０７を介してヒューズ・プログラマ７０５に結合する実電子ヒューズＲＥＦ（１）を含み、それによりヒューズ・プログラマ７０５はＲＥＦ（１）をプログラム又は切断することができる。この実施形態において、ＲＥＦ（１）は、ＲＥＦ（１）を切断することができる一体化された切断回路（図示せず）を含む。ＲＥＦ（１）はまた、ＲＥＦ（１）の状態を感知できる一体化された感知回路（図示せず）を含む。ＲＥＦ（２）及びＲＥＦ（３）は同様にそれぞれの切断回路及び感知回路（図示せず）を含む。
【００３７】
ヒューズ・プログラマ７０５は感知回路７０５Ａを含み、この感知回路はＶＥＦ（１）、ＶＥＦ（２）、及びＶＥＦ（３）の状態を、各々の切断化又は非切断化動作の後でその動作の成功を確認するために感知する。仮想電子ヒューズ・システム７００及びヒューズ・プログラマ７０５は、全体として仮想電子ヒューズ装置７１０を形成する。奇数／偶数検出器回路、ＯＥ（１）はＲＥＦ（１）に結合する。図１の奇数／偶数検出器１２５に関して前述したのと同様に、奇数／偶数検出器ＯＥ（１）は、奇数個のハイ入力信号を検出したとき、その出力を論理ローから論理ハイに切り換える。奇数／偶数検出器ＯＥ（１）が偶数個のハイ入力信号を検出したときには、ＯＥ（１）の出力は論理ローを呈する。奇数／偶数検出器ＯＥ（１）の出力はラッチＬ（１）の入力に結合し、このラッチが奇数／偶数検出器ＯＥ（１）の論理状態をラッチする。ラッチＬ（１）は、仮想電子ヒューズＶＥＦ（１）の出力信号ＶＥＦＯ（１）を出力７１１に供給する。
【００３８】
仮想電子ヒューズＶＥＦ（２）及びＶＥＦ（３）には、図８に示すように、ＶＥＦ（１）と同じ回路トポロジーを用いる。ＶＥＦ（２）は、実電子ヒューズＲＥＦ（２）、奇数／偶数検出器ＯＥ（２）及びラッチＬ（２）を含む。ラッチＬ（２）は、仮想電子ヒューズＶＥＦ（２）の出力信号ＶＥＦＯ（２）を出力７１２に供給する。ＶＥＦ（３）は、実電子ヒューズＲＥＦ（３）、奇数／偶数検出器ＯＥ（３）及びラッチＬ（３）を含む。ラッチＬ（３）は、仮想電子ヒューズＶＥＦ（３）の出力信号ＶＥＦＯ（３）を出力７１３に供給する。
【００３９】
ＶＥＦシステム７００はまた、実電子ヒューズ（ＲＥＦ）のアドレス・プール７１５を含む。３つの仮想ヒューズＶＥＦ（１）、ＶＥＦ（２）及びＶＥＦ（３）を用いるこの特定の実施例において、アドレス・プール７１５は、３つのアドレス記憶位置、即ち、ＡＤＤＲＥＳＳ（１）、ＡＤＤＲＥＳＳ（２）及びＡＤＤＲＥＳＳ（３）を含む。図示したように、アドレス記憶位置ＡＤＤＲＥＳＳ（１）、ＡＤＤＲＥＳＳ（２）及びＡＤＤＲＥＳＳ（３）それぞれのアドレス・デコーダＤ（１）、Ｄ（２）及びＤ（３）に結合する。ＶＥＦ（１）、ＶＥＦ（２）及びＶＥＦ（３）のうちの特定の１つを仮想状態変更に関して指定するために、ヒューズ・プログラマ７０５は特定のＶＥＦのアドレスを、後でより詳細に説明するように、アドレス位置ＡＤＤＲＥＳＳ（１）、ＡＤＤＲＥＳＳ（２）及びＡＤＤＲＥＳＳ（３）のうちの利用可能な１つに書き込む。一実施形態において、アドレス・プール７１５は、マルチ−ビット記憶位置の共用プールであり、各々のビットは実電子ヒューズ（ＲＥＦ）に対応する。各々のアドレス記憶位置の多数のＲＥＦは全体として、マルチ・ビット記憶位置を形成し、これにヒューズ・プログラマ７０５がＶＥＦアドレスを書き込むことができる。
【００４０】
各々のアドレス・デコーダＤ（１）、Ｄ（２）及びＤ（３）は、ＶＥＦシステム７００内の仮想電子ヒューズの数に等しい数の出力を含む。従って、この特定の実施形態において、各々のアドレス・デコーダは、３つの出力、即ち各々の仮想電子ヒューズＶＥＦ（１）、ＶＥＦ（２）及びＶＥＦ（３）に対して１つの出力を含む。例えば、アドレス・デコーダＤ（１）は、仮想電子ヒューズＶＥＦ（１）、ＶＥＦ（２）及びＶＥＦ（３）にそれぞれ結合した３つの出力を含む。より具体的には、デコーダＤ（１）の３つの出力は、ＶＥＦ（１）の奇数／偶数検出器ＯＥ（１）の入力、ＶＥＦ（２）の奇数／偶数検出器ＯＥ（２）の入力、及びＶＥＦ（３）の奇数／偶数検出器ＯＥ（３）の入力に結合する。
【００４１】
同様に、デコーダＤ（２）の３つの出力は、ＶＥＦ（１）の奇数／偶数検出器ＯＥ（１）の入力、ＶＥＦ（２）の奇数／偶数検出器ＯＥ（２）の入力、及びＶＥＦ（３）の奇数／偶数検出器ＯＥ（３）の入力に結合する。デコーダＤ（３）の３つの出力は、ＶＥＦ（１）の奇数／偶数検出器ＯＥ（１）の入力、ＶＥＦ（２）の奇数／偶数検出器ＯＥ（２）の入力、及びＶＥＦ（３）の奇数／偶数検出器ＯＥ（３）の入力に結合する。従って、各々のデコーダは、それぞれの仮想電子ヒューズＶＥＦ（１）−ＶＥＦ（３）の中の奇数／偶数検出回路ＯＥ（１）−ＯＥ（３）の各々と通信することができる。
【００４２】
この特定の実施形態において、アドレス記憶位置ＡＤＤＲＥＳＳ（１）、ＡＤＤＲＥＳＳ（２）及びＡＤＤＲＥＳＳ（３）の各々は、２つの実電子ヒューズ、即ち２ビットを含み、それにより、以下により詳細に説明するように、ＶＥＦ（１）、ＶＥＦ（２）及びＶＥＦ（３）の間で３回の状態変更又は切断／非切断動作が可能になる。例えば、アドレス位置ＡＤＤＲＥＳＳ（１）は、実電子ヒューズ７２１、７２２を含む。アドレス位置ＡＤＤＲＥＳＳ（２）は、実電子ヒューズ７２３、７２４を含む。アドレス位置ＡＤＤＲＥＳＳ（３）は、実電子ヒューズ７２５、７２６を含む。設計者は、各々がより多くの実電子ヒューズ又はビットを示すアドレス位置を有するアドレス・プール７１５を設けて、仮想電子ヒューズＶＥＦ（１）−ＶＥＦ（３）により多くの状態変更又は切断／非切断動作を施すようにすることができる。アドレス・プール位置のビット幅又はサイズを増加させることにより、ＶＥＦシステム７００の各々のＶＥＦがそれぞれのアドレスを消費するため、ＶＥＦシステム７００内により多くのＶＥＦが可能となる。アドレス・プール位置のビット幅又はサイズを増加させることはまた、ＶＥＦに対するより多くの仮想状態変更を可能にする。
【００４３】
ヒューズ・プログラマ７０５は、仮想ヒューズ・プログラミング・バス７３０を介して実電子ヒューズ（ＲＥＦ）アドレス・プール７１５に結合し、それにより、ヒューズ・プログラマ７０５は、特定のＶＥＦのＲＥＦを最初に切断した後に、仮想状態変更に対してＶＥＦ（１）−ＶＥＦ（３）の特定の１つを選択することができる。ヒューズ・プログラマ７０５は、指示、命令又は他の信号をＲＥＦアドレス・プール７１５に送信して、後述するように、状態変更に対する特定のＶＥＦのそのような選択を行う。
【００４４】
前述のように、ヒューズ・プログラマ７０５は仮想電子ヒューズＶＥＦ（１）−ＶＥＦ（３）内の実電子ヒューズＲＥＦ（１）−ＲＥＦ（３）に結合し、ヒューズ・プログラマ７０５がそれら実電子ヒューズＲＥＦ（１）−ＲＥＦ（３）の状態を物理的に変更して１回切断することが可能になる。これらは、ＲＥＦ（１）−ＲＥＦ（３）自体の状態が「実非切断化」状態から「実切断化」状態に変化できるために、「実切断」動作である。ＶＥＦ内のＲＥＦ（１）−ＲＥＦ（３）のいずれかの状態変更は、プログラマ７０５によるあらゆる後続の仮想状態変更要求又は指示の前に、プログラマ７０５による最初の実切断動作において行われる。これらの仮想状態変更要求に関する他の表現は、命令信号、命令指示又はプログラミング指示を含む。図８は、ＶＥＦの実電子ヒューズＲＥＦ（１）−ＲＥＦ（３）及びアドレス・プール７１５の実電子ヒューズ７２１−７２６を、ヒューズ・プログラマ７０５がこれらのヒューズのいずれをも切断又は状態変更する前の状態で示す。
【００４５】
図９は、ヒューズ・プログラマ７０５が、仮想電子ヒューズＶＥＦ（１）−ＶＥＦ（３）の実電子ヒューズＲＥＦ（１）−ＲＥＦ（３）のうちの少なくとも１つに対して実切断動作を行った後の仮想電子ヒューズ・システム７００を示す。この特定の実施例において、ヒューズ・プログラマ７０５は、実電子ヒューズＲＥＦ（１）及びＲＥＦ（２）に対して実切断動作を行う。これらの実切断動作を遂行するために、ヒューズ・プログラマ７０５は、プログラミング指示、命令又は他の信号をプログラミング・バス７０７によりＲＥＦ（１）及びＲＥＦ（２）に送信して、ＲＥＦ（１）及びＲＥＦ（２）を切断する。ＲＥＦ（１）及びＲＥＦ（２）の出力は、ヒューズ・プログラマ７０５がこれらのＲＥＦを切断するとき、ハイになる。従って、ＶＥＦ（１）内で、奇数／偶数検出器ＯＥ（１）がその入力の１つ、即ち切断されたＲＥＦ（１）に結合した入力が論理ハイ又は論理１を呈することを検出する。この単一の入力ハイの検出が「奇数」であるため、ＯＥ（１）は論理ハイを出力し、これをラッチＬ（１）がラッチする。従って、ラッチＬ（１）は論理ハイ又は１を呈し、仮想ヒューズＶＥＦ（１）の出力ＶＥＦＯ（１）は同様に論理ハイを呈する。次にＶＥＦ（２）に移ると、奇数／偶数検出器ＯＥ（２）は、その入力の１つ、即ち切断されたＲＥＦ（２）に結合した入力が論理ハイ又は論理１を呈することを検出する。この単一の入力ハイの検出が「奇数」であるため、ＯＥ（２）は論理ハイを出力し、これをラッチＬ（２）がラッチする。従って、ラッチＬ（２）は論理ハイ又は１を呈し、仮想ヒューズＶＥＦ（２）の出力ＶＥＦＯ（２）は同様に論理ハイを呈する。ここで、ＶＥＦ（１）及びＶＥＦ（２）は「仮想切断化状態」を呈する。仮想電子ヒューズＶＥＦ（３）は、依然として非切断化状態にあり、従って、出力ＶＥＦＯ（３）は非切断化状態、即ち論理ロー又は０を呈する。
【００４６】
図１０は、ＶＥＦ（２）に対する「仮想非切断」状態変更の動作を示す。この特定の実施形態において、ＶＥＦ（１）はアドレス「０１」を呈し、ＶＥＦ（２）はアドレス「１０」を呈し、ＶＥＦ（３）はアドレス「１１」を呈する。アドレス位置ＡＤＤＲＥＳＳ（１）−ＡＤＤＲＥＳＳ（３）の各々は、ＶＥＦ（１）−ＶＥＦ（３）のうちの１つを指示するようにマッピング可能である。従って、アドレス位置は、アドレス位置にストアされた特定のアドレスに依存する、特定のＶＥＦへのポインタとして機能することができる。例えば、仮想電子ヒューズＶＥＦ（２）に非切断動作を受けるように指示するために、ヒューズ・プログラマ７０５は、ポインタ「１０」を、オープンのアドレス位置ＡＤＤＲＥＳＳ（１）のような、アドレス・プール７１５内のフリー又はオープンのアドレス位置に配置することができる。より具体的には、ヒューズ・プログラマ７０５は、ＲＥＦ７２１切断することによって実電子ヒューズ７２１内に「１」を配置する。ヒューズ・プログラマ７０５は、ＲＥＦ７２２を非切断のまま残すことによってＲＥＦ７２２に「０」を配置する。このようにして、ヒューズ・プログラマ７０５は、アドレス位置ＡＤＤＲＥＳＳ（１）、即ちＶＥＦ（２）のアドレスに「１０」を取り込む。アドレス位置ＡＤＤＲＥＳＳ（１）における「１０」は、ＶＥＦ（２）へのアドレス・ポインタとして機能する。ヒューズ・プログラマ７０５は、プログラミング指示、命令又は他の信号をバス７３０により送信してそのような取り込みを行うことにより、アドレス・プール７１５内のアドレス位置のこの取り込みを遂行する。
【００４７】
図１０に示すように、デコーダＤ（１）はアドレス位置ＡＤＤＲＥＳＳ（１）に結合する。デコーダＤ（１）は、ＡＤＤＲＥＳＳ（１）からの「１０」をデコードし、「１０」を、ＶＥＦ（２）を示し又は選択するものと解釈する。それに応じて、デコーダＤ（１）は、奇数／偶数検出器ＯＥ（２）の入力を論理ハイ又は１に上げる。従って、ここで奇数／偶数検出器ＯＥ（２）の２つの入力が論理１を呈する。奇数／偶数検出器ＯＥ（２）は、これらの２つのハイ入力を「偶数」として解釈し、それに応じて論理ローをラッチＬ（２）に出力する。ラッチＬ（２）は、この論理ローをＬ（２）＝０としてラッチし、それにより、ここでＶＥＦ（２）の出力信号ＶＥＦＯ（２）は論理ロー、即ちＶＥＦＯ（２）＝０を呈する。ＶＥＦＯ（２）がそのような論理ローを呈するとき、これは、仮想電子ヒューズＶＥＦ（２）がここで再び「仮想非切断化状態」を呈することを示す。
【００４８】
図１１は、仮想電子ヒューズＶＥＦ（２）の状態を「仮想非切断化状態」から「仮想切断化状態」に戻るように変更することがどのように可能となるかを示す。この状態変更を実施するために、ヒューズ・プログラマ７０５は、アドレス・プール７１５内の一つの残りのアドレス位置をプログラムして仮想電子ヒューズＶＥＦ（２）のアドレスに対応する値「１０」を呈するようにする。例えば、ヒューズ・プログラマ７０５は、アドレス位置ＡＤＤＲＥＳＳ（２）をプログラムしてＶＥＦ（２）に対応する「１０」アドレスを呈するようにすることができる。それに応答して、デコーダＤ（２）は、奇数／偶数検出器ＯＥ（２）の入力を論理ハイ又は１に上げる。従って、ここで奇数／偶数検出器ＯＥ（２）の３つの入力が論理ハイを呈する。奇数／偶数検出器ＯＥ（２）は、この３つのハイ入力を「奇数」として解釈し、それに応じて論理ハイをラッチＬ（２）に出力する。ラッチＬ（２）は、この論理ハイをＬ（２）＝１としてラッチし、その結果、ここでＶＥＦ（２）の出力信号ＶＥＦＯ（２）は論理ハイ、即ちＶＥＦＯ（２）＝１を呈する。ＶＥＦＯ（２）がそのような論理ハイ又は１を呈するとき、これは、仮想電子ヒューズＶＥＦ（２）がここで再び「仮想切断化状態」を呈することを示す。
【００４９】
この時点で、仮想電子ヒューズ・システム７００が実行できる３つの仮想非切断／切断動作のうちの２つが完了する。言い換えれば、アドレス位置ＡＤＤＲＥＳＳ（１）及びＡＤＤＲＥＳＳ（２）のプログラミングが完了し、一方、アドレス位置ＡＤＤＲＥＳＳ（３）は依然としてフリー又はオープンである。アドレス位置ＡＤＤＲＥＳＳ（３）は、仮想電子ヒューズＶＥＦ（１）−ＶＥＦ（３）のうちの１つに対するもう１回の仮想状態変更を可能にするように依然として利用可能である。例えば、アドレス位置ＡＤＤＲＥＳＳ（３）に「０１」を配置することは、仮想電子ヒューズＶＥＦ（１）を図１２に示すように「仮想切断化状態」から「仮想非切断化状態」に変更することになる。デコーダＤ（３）は、ＡＤＤＲＥＳＳ（３）からの「０１」をデコードし、「０１」をＶＥＦ（１）を示すものと解釈する。デコーダＤ（３）は、奇数／偶数検出器ＯＥ（１）の入力を論理ハイ又は１に上げる。従って、奇数／偶数検出器ＯＥ（１）の２つの入力がここで論理１を呈する。奇数／偶数検出器ＯＥ（１）は、この２つのハイ入力を「偶数」として解釈し、それに応じて論理ローをラッチＬ（１）に出力する。ラッチＬ（１）は、この論理ローをＬ（１）＝０としてラッチし、その結果、ＶＥＦ（１）の出力信号ＶＥＦＯ（１）はここで論理ロー、即ちＶＥＦＯ（１）＝０を呈する。ＶＥＦＯ（１）がそのような論理ローを呈するとき、これは、仮想電子ヒューズＶＥＦ（１）がここで再び「仮想非切断化状態」を呈することを示す。
【００５０】
この特定の実施例において、上記の３つの仮想非切断／切断動作の完了後でも、実電子ヒューズＲＥＦ（３）は依然として実非切断化状態を呈する。従って、ヒューズ・プログラマ７０５は、依然として、いつでも実ヒューズ・プログラミング・バス７０７を介して実電子ヒューズＲＥＦ（３）をプログラム又は切断することができる。そのようなプログラミングの後で、仮想電子ヒューズＶＥＦ（３）の実電子ヒューズＲＥＦ（３）は、実切断化状態を呈することになり、ＶＥＦＯ（３）の出力が論理ハイに変化してＶＥＦ（３）の切断されたヒューズを示す。この時点で、アドレス・プール７１５内の２ビット・アドレス位置の３つ全てが、アドレス情報をストアする。従って、アドレス・プール７１５には、ＶＥＦ（１）−ＶＥＦ（３）の仮想状態の更なる変更を受け入れる余地はもはや存在しない。さらなる仮想状態変更を可能にするために、アドレス・プール７１５は、この特定の実施例に示したものよりも多くのアドレス・プール位置及びそれぞれのデコーダを用いることができる。ＶＥＦ（１）−ＶＥＦ（３）は、ＶＥＦに関する可能な仮想状態変更の回数に対してアドレス・プール７１５のアドレス位置を共用する。ＶＥＦ間で３つのアドレス位置を共用することにより、ＶＥＦ間で全部で３回の仮想状態変更が可能となる。７つのアドレス位置を共用することにより、ＶＥＦ間で全部で７回の状態変更が可能となる。１５個のアドレス位置を共用することにより、ＶＥＦ間で１５回の状態変更が可能となる。アドレス・プール７１５の各々のアドレス位置のビット幅を増加させることは、アドレス・プール７１５内のアドレス位置の数を増加させる１つの方法である。この手法は、ＶＥＦシステム内のＶＥＦの数の増加と、共用アドレス・プール７１５によるＶＥＦ間で可能な仮想状態変更の回数の増加とを可能にする。
【００５１】
図１３は、図８乃至図１２が示す仮想電子ヒューズ・システム７００の実施形態に関するプロセス・フローを表すフローチャートである。プロセス・フローは、開始ブロック８００で始まる。次に、ヒューズ・プログラマ７０５が、ブロック８０５により、仮想電子ヒューズＶＥＦ（１）−ＶＥＦ（３）中の実電子ヒューズＲＥＦ（１）−ＲＥＦ（３）のうちの１つ又は複数を切断する。これは、実電子ヒューズの状態が切断化状態に変化するので、実切断動作である。次に、各々の切断されたＲＥＦが、ブロック８１０により、論理１をそれぞれの奇数／偶数検出器回路に送信する。例えば、ヒューズ・プログラマ７０５がＲＥＦ（２）を切断する場合、ＲＥＦ（２）はそこで論理１を奇数／偶数検出器ＯＥ（２）に送信する。図９は、その実電子ヒューズＲＥＦ（２）が切断化状態を呈し、ＶＥＦ（２）が「仮想切断化状態」を呈する仮想電子ヒューズＶＥＦ（２）を示す。ヒューズ・プログラマ７０５はまた、ＶＥＦ内のより多くのＲＥＦを切断することができる。次に、感知回路７０５Ａが、ブロック８１５により、仮想電子ヒューズＶＥＦ（１）−ＶＥＦ（２）の状態を感知して、これらの実切断動作の成功を確認する。感知回路７０５Ａはまた、後述するようにＲＥＦアドレス・プール７１５内の実電子ヒューズの状態を感知することができる。
【００５２】
１つ又は複数の実電子ヒューズ（ＲＥＦ）がそのように切断されると、次にヒューズ・プログラマ７０５は、ブロック８２０により、既に切断化ＲＥＦを呈している特定の目標仮想電子ヒューズ（ＶＥＦ）の状態の変更を試みる。例えば、ヒューズ・プログラマ７０５は、ＶＥＦ（２）の状態を、図９に示す「仮想切断化状態」から図１０に示す「仮想非切断化状態」に変更することを試みる。切断化状態において、ＶＥＦ（２）の出力信号ＶＥＦＯ（２）は論理１又はハイを呈する。言い換えれば、ヒューズ・プログラマ７０５は、ＶＥＦ（２）に対して非切断動作を試みることになる。これは「仮想非切断」動作である。ヒューズ・プログラマ７０５は、実電子ヒューズ・アドレス・プール７１５にコマンドを送信して、いずれかのアドレス位置がフリー又は利用可能であるかどうかを判断する。より具体的には、ヒューズ・プログラマ７０５の感知回路７０５Ａが、ＡＤＤＲＥＳＳ（１）、ＡＤＤＲＥＳＳ（２）及びＡＤＤＲＥＳＳ（３）を形成するＲＥＦの状態を感知して、仮想非切断又は仮想切断動作に対するこれらのアドレスの利用可能性を判断する。アドレス・プール位置のいずれも利用可能でない場合、プロセスは終了ブロック８３０で終了する。しかしながら、図９は、この特定の実施例において、全ての３つのアドレス・プール位置ＡＤＤＲＥＳＳ（１）、ＡＤＤＲＥＳＳ（２）及びＡＤＤＲＥＳＳ（３）が利用可能であることを示す。従って、プロセス・フローはブロック８３５に進み、そこでアドレス・プール７１５は、目標ＶＥＦの目標アドレスを共用アドレス・プール７１５内のフリーなアドレス位置にストアする。例えば、図９に示すように切断化状態（ＶＥＦＯ（２）＝１）を呈するＶＥＦ（２）に対する「仮想非切断」動作を始めるために、ヒューズ・プログラマ７０５は、ＶＥＦ（２）のアドレス、即ち「１０」を図１０に示すようにアドレス位置ＡＤＤＲＥＳＳ（１）に書き込む。
【００５３】
デコーダＤ（１）−Ｄ（３）は、ブロック８４０により、それらそれぞれのアドレス位置ＡＤＤＲＥＳＳ（１）−ＡＤＤＲＥＳＳ（３）におけるあらゆる目標アドレスをデコードする。例えば、デコーダＤ（１）は、ＡＤＤＲＥＳＳ（１）内の「１０」の目標アドレスをデコードしてＶＥＦ（２）に属するものとする。従って、デコーダＤ（１）は、ブロック８４５により、論理１を目標ＶＥＦ（２）の奇数／偶数検出器ＯＥ（２）に送信する。ＶＥＦ（１）−ＶＥＦ（３）の各々の奇数／偶数検出器は、ブロック８５０により、受信した論理１入力の数を判断する。各々の奇数／偶数検出器は、ブロック８５０により、その数の奇数／偶数判断を行う。例えば、ＶＥＦ（２）の奇数／偶数検出器ＯＥ（２）が図１０に示すように、２つの論理１入力を受信したと判断する場合、ＯＥ（２）は、判断ブロック８５５により、数が「偶数」である、即ち奇数ではないことを示す。それに応じて、ブロック８６０により、ＶＥＦ（２）の出力信号ＶＥＦＯ（２）が０に変化して、そのような偶数のＯＥ（２）論理１入力に対して仮想「非切断化」状態を示す。次にプロセス・フローは継続してブロック８１５及び８２０に戻り、そこでヒューズ・プログラマ７０５は特定の目標ＶＥＦの別の仮想状態変更を試みる。
【００５４】
ヒューズ・プログラマ７０５は、ＶＥＦにおける仮想状態変更を、共用アドレス・プール７１５内のフリーなアドレス位置が空いていてその仮想状態変更を受け入れる限り、続いて行うことができる。例えば、ヒューズ・プログラマ７０５が、ＶＥＦ（２）の仮想状態が「仮想非切断化状態」から再び「仮想切断化状態」に戻る別の変更を試みる場合、ヒューズ・プログラマは、図１１に示すようにフリー・アドレス位置ＡＤＤＲＥＳＳ（２）に「１０」を書き込むことができる。これは、ＶＥＦ（２）を要求される状態変化の目標として指定する。従って、デコーダＤ（２）は、論理１を奇数／偶数検出器ＯＥ（２）の入力に送信する。従って、奇数／偶数検出器ＯＥ（２）は、図１３のフローチャートの判断ブロック８５５により、３つの論理１入力信号、それゆえ「奇数」個の論理１入力を示す信号を受け取る。それに応じて、ＶＥＦの出力信号ＶＥＦＯ（２）は、ブロック８６５により、論理１又はハイに変化して「仮想切断化状態」を示す。
【００５５】
図１４は、開示された仮想電子ヒューズ・システムの一般化された実施形態をＶＥＦシステム９００として示す。ＶＥＦシステム９００は、図８乃至図１２のＶＥＦシステム７００と共通の要素を含む。これらのＶＥＦシステムを比較するとき、同じ番号は同じ要素を示す。ＶＥＦシステム９００は、ヒューズ・プログラマ７０５と共に、仮想電子ヒューズ装置９１０を形成する。図８乃至図１２のシステム７００が、アドレス・プール７１５内の２ビット・アドレス位置を含むのに対して、図１４のシステム９００は、図示するように、Ｍを整数として、アドレス位置の各々がＭビットまで呈する共用ＲＥＦアドレス・プール９１５を含む。これは、図８乃至図１２の実施形態の２ビット・アドレス・プールよりも多くの仮想電子ヒューズ（ＶＥＦ）及びより多くの仮想状態変更を可能にする。
【００５６】
共用ＲＥＦアドレス・プール９１５は、アドレス位置ＡＤＤＲ（１）、ＡＤＤＲ（２）、．．．ＡＤＤＲ（２Ｍ−１）を含む。これらアドレス位置の各々は、図１４に示すように、Ｍ個のビット、即ちビット１、２、．．．Ｍを含む。ＶＥＦシステム９００は、（２Ｍ−１）個のアドレス・デコーダ及び仮想電子ヒューズ（ＶＥＦ）を含む。従って、ＶＥＦシステム９００は、アドレス位置、デコーダ及びＶＥＦのアレイを形成する。この実施形態において、アドレス・プール９１５内の各々のアドレス位置に対して１つのＶＥＦが存在する。アドレス・プール９１５内の最後又は最高位のアドレス位置はＡＤＤＲ（２Ｍ−１）である。アドレス位置（２Ｍ−１）は、アレイ内の最後又は最高位のデコーダ、即ちデコーダＤ（２Ｍ−１）に結合する。アレイ内の最後又は最高位のＶＥＦはＶＥＦ（２Ｍ−１）である。仮想電子ヒューズＶＥＦ（２Ｍ−１）は、図示するように、実電子ヒューズＲＥＦ（２Ｍ−１）、奇数／偶数検出器ＯＥ（２Ｍ−１）及びラッチＬ（２Ｍ−１）を含む。ＶＥＦＯ（２Ｍ−１）は、ＶＥＦ（２Ｍ−１）の出力信号である。デコーダＤ（１）、Ｄ（２）、．．．Ｄ（２Ｍ−１）の各々は、ＶＥＦ（１）、ＶＥＦ（２）、．．．ＶＥＦ（２Ｍ−１）の各々の奇数／偶数検出器に結合する。例えば、デコーダＤ（１）は、それぞれの奇数／偶数検出器ＯＥ（１）、ＯＥ（２）、．．．ＯＥ（２Ｍ−１）に結合した出力を含む。同様に、デコーダＤ（２）は、それぞれの奇数／偶数検出器ＯＥ（１）、ＯＥ（２）、．．．ＯＥ（２Ｍ−１）に結合した出力を含む。このトポロジーは、それぞれの奇数／偶数検出器ＯＥ（１）、ＯＥ（２）、．．．ＯＥ（２Ｍ−１）に結合した出力を含むデコーダＤ（２Ｍ−１）に至るまで同様に続く。
【００５７】
図１４に示したトポロジーは、２Ｍ−１個の仮想電子ヒューズ（ＶＥＦ）を受け入れ、これらのＶＥＦ間で全部で２Ｍ−１回の仮想状態変更を可能にする。ヒューズ・プログラマ７０５は、全ての２Ｍ−１回の仮想状態変更を単一のＶＥＦに集中することができ、又は、２Ｍ−１回の仮想状態変更をＶＥＦアレイのＶＥＦにわたって分散させることができる。一実施例として、Ｍ＝２の場合、ＶＥＦシステムは、２２−１回の状態変更、すなわち３回の仮想状態変更を受け入れることができる。しかしながら、Ｍ＝３の場合、ＶＥＦシステムは、２３−１回の状態変更、即ち７段階の仮想状態変更を受け入れることができる。Ｍ＝４の場合、ＶＥＦシステムは、２４−１回の状態変更、即ちこの実施形態においては１５段階の仮想状態変更を受け入れることができる。
【００５８】
図８のＶＥＦシステム７００又は図１４のＶＥＦシステム９００は、図５の電子デバイス５００内のＶＥＦアレイ５０５の代わりに用いることができ、従って代替の実施形態をもたらす。図８のＶＥＦシステム７００又は図１４のＶＥＦシステム９００はまた、図７に示した情報処理システム（ＩＨＳ）の実施形態におけるＶＥＦアレイ５０５の代わりに用いることができ、従ってさらに別の実施形態をもたらす。
【００５９】
上記は、多数の仮想状態変更動作を可能にする仮想電子ヒューズの方法及び仮想電子ヒューズ装置を開示するものである。
【００６０】
本発明の修正及び代替の実施形態は、本発明のこの説明を考慮すれば、当業者には明らかであろう。従って、この説明は、当業者に本発明を実施する方法を教示するものであり、例証としてのみ解釈されることを意図したものである。図示し説明した本発明の形態は、本発明の実施形態を構成する。当業者であれば、部分の形状、サイズ及び配置に種々の変更を加えることができる。例えば、当業者であれば、ここで図示し説明した要素を等価な要素で置き換えることができる。当業者であれば、幾つかの代表的な実施形態の論理状態を逆にしても、これらの実施例によって教示されるのと同じ機能性を得ることができる。さらに、当業者であれば、本発明のこの説明を助けとして、本発明の範囲から逸脱することなく、本発明の特定の機能を他の機能の使用とは独立に用いることができる。
【符号の説明】
【００６１】
１００、２００：仮想電子ヒューズ（ＶＥＦ）
１００Ａ、１００Ｂ：ＶＥＦ入力
１００Ｃ、２２５：ＶＥＦ出力
１０１、１０２、７２１、７２２、７２３、７２４、７２５、７２６：実電子ヒューズ（ＲＥＦ）
１１０、２０５、５１０、７０５：ヒューズ・プログラマ
１１１、１１２：切断回路
１２１、１２２、７０５Ａ：感知回路
１２５：奇数／偶数検出器
１３１、１３２：ヒューズ・アセンブリ
１５０：仮想ヒューズ装置
２１０：感知情報バス
２１５：検出器
２２０：実ヒューズ・レジスタ
２５０：仮想電子ヒューズ・システム
３０５、３１０、３１５：カラム
３２１、３２２、３２３、３２４：シナリオ
５００：電子デバイス
５０５：仮想電子ヒューズ（ＶＥＦ）アレイ
２００（０）、２００（１）、．．．２００（Ｋ）：仮想電子ヒューズ（ＶＥＦ）
５１５：他の電子回路
５２０：半導体ダイ
６００：情報処理システム（ＩＨＳ）
６１０：メモリ・システム
６１５：バス
６２０：メモリ・コントローラ
６２５：ビデオ・グラフィック・コントローラ
６３０：ディスプレイ
６３５：不揮発性記憶装置
６４０：オペレーティング・システム
６５０：拡張バス
６５５：ネットワーク・アダプタ
６６０：アプリケーション・ソフトウェア
７００、９００：仮想電子ヒューズ（ＶＥＦ）システム
７０７：実ヒューズ・プログラミング・バス
７１０，９１０：仮想電子ヒューズ装置
７１１、７１２、７１３：出力
７１５、９１５：アドレス・プール
７３０：仮想ヒューズ・プログラミング・バス
【図１】
2010518540.tif 000003
【図２】
2010518540.tif 000004
【図３】
2010518540.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010518540.tif 000009
【図８】
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【図９】
2010518540.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2010518540.tif 000016
【手続補正書】
【提出日】平成21年9月8日(2009.9.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子ヒューズ・システムの状態を変更する方法であって、
各々が仮想切断化状態又は仮想非切断化状態を呈することができ、且つ、各々がそれぞれのアドレスを有する、複数の仮想電子ヒューズ（ＶＥＦ）を準備するステップと、
ヒューズ・プログラマにより、特定のＶＥＦの前記アドレスを送信して該特定のＶＥＦを状態変更のために指定するステップと、
前記特定のＶＥＦの状態を、前記仮想切断化状態と前記仮想非切断化状態のうちの一方から、前記仮想切断化状態と前記仮想非切断化状態のうちの他方に変更するステップと、
を含む方法。
【請求項２】
前記変更するステップは、前記ヒューズ・プログラマにより、前記特定のＶＥＦに含まれる実電子ヒューズの状態を変更して前記特定のＶＥＦの第１の状態変更をもたらすステップを含む、請求項１に記載の方法。
【請求項３】
前記送信するステップは、前記ヒューズ・プログラマにより、前記第１の状態変更の後で、前記特定のＶＥＦのアドレスを送信して前記特定のＶＥＦの第２の状態変更を指示するステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記送信するステップは、前記ヒューズ・プログラマにより、前記特定のＶＥＦの前記アドレスを実電子ヒューズ（ＲＥＦ）アドレス・プール内のアドレス位置に書き込んで前記特定のＶＥＦへのポインタを供給するステップを含み、
前記アドレス・プールは複数のアドレス位置を含み、各々の該アドレス位置はいずれかの前記ＶＥＦを指すようにマッピング可能である、
請求項３に記載の方法。
【請求項５】
複数のＲＥＦが前記アドレス・プール内の各々のアドレス位置を形成する、請求項４に記載の方法。
【請求項６】
デコーダにより、前記アドレス・プールのアドレス位置にストアされた前記アドレスをデコードして前記特定のＶＥＦを指定するステップをさらに含む、請求項５に記載の方法。
【請求項７】
ＶＥＦ内の検出器により、複数の入力信号を受信するステップをさらに含み、
前記検出器は、該検出器が第１の論理状態を呈する奇数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの一方を示し、該検出器が前記第１の論理状態を呈する偶数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの他方を示す、
請求項５に記載の方法。
【請求項８】
前記特定のＶＥＦ内のＲＥＦは、前記入力信号の１つとして前記検出器に供給されるＲＥＦ信号を生成し、
前記デコーダのうちの１つは前記検出器に別の入力信号を供給する、
請求項７に記載の方法。
【請求項９】
電子ヒューズ・システムであって、
各々が仮想切断化状態又は仮想非切断化状態を呈することができ、且つ、各々がそれぞれのアドレスを有する、複数の仮想電子ヒューズ（ＶＥＦ）を含み、
各々のＶＥＦは、
実非切断化状態又は実切断化状態を呈することができる実電子ヒューズ（ＲＥＦ）と、
前記ＲＥＦに結合した検出器であって、該検出器が第１の論理状態を呈する奇数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの一方を示し、該検出器が前記第１の論理状態を呈する偶数の論理信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの他方を示す、前記検出器と、
を含む
電子ヒューズ・システム。
【請求項１０】
前記電子ヒューズ・システムは、前記仮想非切断化状態から前記仮想切断化状態への状態変更のために特定のＶＥＦを指定するヒューズ・プログラマに結合可能な入力を含む、請求項９に記載の電子ヒューズ・システム。
【請求項１１】
前記特定のＶＥＦ内の前記実ヒューズは、前記ヒューズ・プログラマに応答して実非切断化状態から実切断化状態に状態を変更し、
前記特定のＶＥＦ内の前記実ヒューズは、前記第１の論理状態を呈する第１の入力信号を前記特定のＶＥＦ内の前記検出器に供給し、それにより前記特定のＶＥＦが前記仮想切断化状態を呈する、
請求項１０に記載の電子ヒューズ・システム。
【請求項１２】
前記特定のＶＥＦの前記検出器は、該検出器により、奇数の入力信号を受信することに対応する前記第１の論理状態を呈する前記第１の入力信号を受信し、それにより前記ＶＥＦが前記仮想切断化状態を呈するように構成される、請求項１１に記載の電子ヒューズ・システム。
【請求項１３】
前記複数のＶＥＦに結合したＲＥＦアドレス・プールをさらに含み、
前記ＲＥＦアドレス・プールは、複数のアドレス位置を含み、
前記ＲＥＦアドレス・プールは、前記ヒューズ・プログラマに結合可能なアドレス・プール入力を含む、
請求項１１に記載の電子ヒューズ・システム。
【請求項１４】
前記ＲＥＦアドレス・プールは、前記ヒューズ・プログラマが前記特定のＶＥＦの前記アドレスを前記実電子ヒューズ（ＲＥＦ）アドレス・プール内のアドレス位置に書き込むことができ、それにより前記特定のＶＥＦへのポインタを供給するように構成される、請求項１３に記載の電子ヒューズ・システム。
【請求項１５】
各々が前記ＲＥＦアドレス・プール内のそれぞれのアドレス位置に結合する複数のデコーダをさらに含み、
前記特定のＶＥＦに関するアドレス位置に結合した前記デコーダは、前記第１の論理状態を呈する第２入力信号を前記特定のＶＥＦの前記検出器に送信し、それにより前記特定のＶＥＦの前記検出器が偶数の入力信号を受信し、それに応じて前記ＶＥＦが前記仮想非切断化状態を呈する、
請求項１４に記載の電子ヒューズ・システム。
【請求項１６】
集積回路であって、
半導体ダイと、
前記半導体ダイ上に配置された仮想電子ヒューズ（ＶＥＦ）システムと、
を含み、
前記ＶＥＦシステムは、各々が仮想切断化状態又は仮想非切断化状態を呈することができ、且つ、各々のＶＥＦがそれぞれのアドレスを有する、複数の仮想電子ヒューズ（ＶＥＦ）を含み、
各々のＶＥＦは、
実非切断化状態又は実切断化状態呈することができる実電子ヒューズ（ＲＥＦ）と、
前記ＲＥＦに結合した検出器であって、該検出器が第１の論理状態を呈する奇数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの一方を示し、該検出器が第１の論理状態を呈する偶数の入力信号を受信した場合に前記仮想切断化状態と前記仮想非切断化状態のうちの他方を示す前記検出器と、
を含む、
集積回路。
【請求項１７】
情報処理システム（ＩＨＳ）であって、
メモリと、
前記メモリに結合し、半導体ダイ上に配置されたプロセッサと、
前記半導体ダイ上に配置された仮想電子ヒューズ（ＶＥＦ）システムと、
を含み、
前記ＶＥＦは、
複数の実電子ヒューズ（ＲＥＦ）であって、該ＲＥＦの幾つかは切断化状態を呈して切断化ＲＥＦの数をもたらす実電子ヒューズ（ＲＥＦ）と、
前記複数のＲＥＦに結合した検出器であって、前記切断化ＲＥＦの数が偶数であるとき、前記ＶＥＦに対する仮想切断化状態及び仮想非切断化状態のうちの一方を示し、前記切断化ＲＥＦの数が奇数であるとき、前記仮想切断化状態及び前記仮想非切断化状態のうちの他方を示す検出器と、
を含む、
ＩＨＳ。
【国際調査報告】
2010518540.tif 000017
2010518540.tif 000018