(57)【要約】【課題】  完全かつ均一にシリサイド化されたＭＯＳゲート構造体を提供すること。【解決手段】  完全かつ均一にシリサイド化されたゲート導体が、サブリソグラフィの、限界寸法以下の、ナノメートル・スケールの開口部を有するシリサイド・ゲート導体を深く「穿孔」することによって生成される。次に、シリサイド形成金属（例えば、コバルト、タングステン等）がポリシリコン・ゲートの上に堆積され、それらを覆い、穿孔部を充填する。アニール・ステップによって、ポリシリコンをシリサイドに変換する。深い穿孔部のために、シリサイド形成金属と接触しているポリシリコンの表面積は、通常のシリサイド化技術と比べて著しく増加し、ポリシリコン・ゲートを均一なシリサイド組成に完全に変換させる。穿孔部を形成するためのエッチング「テンプレート」として用いられる規則的なサブリソグラフィのナノメートル・スケールのパターンを形成するために、自己組織化型ジブロック・コポリマーが用いられる。【選択図】      図３
2010512032.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス上に完全かつ均一にシリサイド化されたゲート導体を形成する方法であって、
シリコン基板及び前記シリコン基板上に形成された１つ又は複数のゲート・スタックを含む半導体デバイスを準備するステップであって、前記１つ又は複数のゲート・スタックは各々、薄いゲート誘電体の上にゲート導体をさらに含み、前記薄いゲート誘電体は、前記シリコン基板内に画定された対応するチャネル領域から遠ざかるように前記ゲート導体を離間配置する、ステップと、
前記１つ又は複数のゲート導体の上に自己組織化型ジブロック・コポリマーの層を配置するステップと、
前記ジブロック・コポリマー層をアニールし、これを自己組織化させてナノメートル・スケールのポリマー構造体を形成するステップと、
前記ジブロック・コポリマー層を現像して、内部にナノメートル・スケールの開口部の反復パターンを形成するステップと、
前記現像されたコポリマー層をエッチング・テンプレートとして用いて選択的にエッチングし、前記１つ又複数のゲート導体内に延びるナノメートル・スケールの穿孔部を形成し、前記１つ又は複数のゲート導体の上にシリサイド形成金属を堆積させるステップと、
サリサイド化して、前記１つ又は複数のゲート導体をシリサイドに変換するステップと、
を含む方法。
【請求項２】
サリサイド化する前に、前記１つ又は複数のゲート導体はポリシリコンである、請求項１に記載の方法。
【請求項３】
サリサイド化するステップは、高温急速熱アニール（ＲＴＡ）によって達成される、請求項１に記載の方法。
【請求項４】
前記ジブロック・コポリマーは、ＰＳ−ＰＭＭＡブロック・コポリマーである、請求項１に記載の方法。
【請求項５】
前記シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、Ｔａ及び前記金属の合金から成る群から選択される、請求項１に記載の方法。
【請求項６】
前記選択的エッチング・プロセスは、反応性イオン・エッチング（ＲＩＥ）を含む、請求項１に記載の方法。
【請求項７】
前記ジブロック・コポリマー層を配置する前に、前記１つ又は複数のゲート導体の上にハードマスク層を配置するステップをさらに含む、請求項１に記載の方法。
【請求項８】
半導体デバイス上の完全かつ均一にシリサイド化されたゲート導体であって、前記ゲート導体は、
シリコン基板及び前記シリコン基板上に形成された１つ又は複数のゲート・スタックを含む半導体デバイスを準備するステップであって、前記１つ又は複数のゲート・スタックは、薄いゲート誘電体の上にあるゲート導体をさらに含み、前記薄いゲート誘電体は、前記シリコン基板内に画定された対応するチャネル領域から遠ざかるように前記ゲート導体を離間配置する、ステップと、
前記１つ又は複数のゲート導体の上に自己組織化型ジブロック・コポリマーの層を配置するステップと、
前記ジブロック・コポリマー層をアニールして、これを自己組織化させてナノメートル・スケールのポリマー構造体の反復パターンを形成するステップと、
前記ジブロック・コポリマー層を現像して、内部にナノメートル・スケールの開口部の反復パターンを形成するステップと、
前記現像されたコポリマー層をエッチング・テンプレートとして用いて選択的にエッチングし、前記１つ又複数のゲート導体内に延びるナノメートル・スケールの穿孔部を形成し、前記１つ又は複数のゲート導体の上にシリサイド形成金属を堆積させるステップと、
サリサイド化を行ない、前記１つ又は複数のゲート導体をシリサイドに変換するステップと、
によって形成される、完全かつ均一にシリサイド化されたゲート導体。
【請求項９】
サリサイド化する前に、前記１つ又は複数のゲート導体はポリシリコンである、請求項８に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項１０】
サリサイド化するステップは、高温急速熱アニール（ＲＴＡ）によって達成される、請求項８に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項１１】
前記ジブロック・コポリマーは、ＰＳ−ＰＭＭＡブロック・コポリマーである、請求項８に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項１２】
前記シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、Ｔａ及び前記金属の合金から成る群から選択される、請求項８に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項１３】
前記選択的エッチング・プロセスは、反応性イオン・エッチング（ＲＩＥ）を含む、請求項８に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項１４】
前記ジブロック・コポリマー層を配置する前に、前記１つ又は複数のゲート導体の上にハードマスク層が配置される、請求項８に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項１５】
半導体デバイス上に完全かつ均一にシリサイド化されたゲート導体を形成する方法であって、
シリコン基板及び前記シリコン基板上に形成された１つ又は複数のゲート・スタックを含む半導体デバイスを準備するステップであって、前記１つ又は複数のゲート・スタックは各々薄いゲート誘電体の上にあるゲート導体をさらに含み、前記薄いゲート誘電体は、前記シリコン基板内に画定された対応するチャネル領域から遠ざかるように前記ゲート導体を離間配置し、前記チャネル領域は、ソース及びドレイン領域がその両端部に画定される、ステップと、
前記半導体デバイスの上にレベリング層を配置するステップと、
前記レベリング層の上に自己組織化型ブロック・コポリマー層を配置するステップと、
前記ジブロック・コポリマー層をアニールし、これ自体を組織化してナノメートル・スケールのポリマー構造体の反復パターンをもたらすステップと、
前記ジブロック・コポリマー層を現像して、内部にナノメートル・スケールの開口部の反復パターンを形成するステップと、
前記コポリマー層内の前記開口部を通して選択的にエッチングし、前記１つ又は複数のゲート導体内に延びるナノメートル・スケールの穿孔部を形成するステップと、
前記半導体デバイスの上にシリサイド形成金属を堆積させるステップと、
サリサイド化して、前記１つ又は複数のゲート導体並びに前記ソース及びドレイン領域をシリサイドに変換するステップと、
を含む方法。
【請求項１６】
サリサイド化する前に、前記１つ又は複数のゲート導体はポリシリコンである、請求項１５に記載の方法。
【請求項１７】
前記ジブロック・コポリマー層を配置する前に、前記有機層の上にハードマスク層を配置するステップをさらに含む、請求項１５に記載の方法。
【請求項１８】
前記選択的エッチング・プロセスは、前記コポリマー層内の開口部の前記パターンを前記ハードマスク層に転写するステップをさらに含む、請求項１５に記載の方法。
【請求項１９】
前記サリサイド化するステップは、高温急速熱アニール（ＲＴＡ）を含む、請求項１５に記載の方法。
【請求項２０】
前記ジブロック・コポリマーは、ＰＳ−ＰＭＭＡブロック・コポリマーである、請求項１５に記載の方法。
【請求項２１】
前記シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、Ｔａ及び前記金属の合金から成る群から選択される、請求項１５に記載の方法。
【請求項２２】
前記選択的エッチング・プロセスは、反応性イオン・エッチング（ＲＩＥ）を含む、請求項１５に記載の方法。
【請求項２３】
半導体デバイス上に完全かつ均一にシリサイド化されたゲート導体を形成する方法であって、前記ゲート導体は、
シリコン基板及び前記シリコン基板上に形成された１つ又は複数のゲート・スタックを含む半導体デバイスを準備するステップであって、前記１つ又は複数のゲート・スタックは薄いゲート誘電体の上にあるゲート導体をさらに含み、前記薄いゲート誘電体は、前記基板内に画定された対応するチャネル領域から遠ざかるように前記ゲート導体を離間配置し、前記チャネル領域は、ソース及びドレイン領域がその両端部に画定される、ステップと、
前記半導体デバイスの上にレベリング層を配置するステップと、
前記レベリング層の上に自己組織化型ジブロック・コポリマー層を配置するステップと、
前記ジブロック・コポリマー層をアニールし、これを自己組織化させてナノメートル・スケールのポリマー構造体の反復パターンを形成するステップと、
前記ジブロック・コポリマー層を現像して、内部にナノメートル・スケールの開口部の反復パターンを形成するステップと、
前記コポリマー層内の前記開口部を通して選択的にエッチングし、前記１つ又は複数のゲート導体内に延びるナノメートル・スケールの穿孔部を形成するステップと、
前記半導体デバイスの上にシリサイド形成金属を堆積させるステップと、
サリサイド化して、前記１つ又は複数のゲート導体並びに前記ソース及びドレイン領域をシリサイドに変換するステップと、
によって形成される、完全かつ均一にシリサイド化されたゲート導体。
【請求項２４】
サリサイド化する前に、前記１つ又は複数のゲート導体は、ポリシリコンである、請求項２３に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項２５】
前記ジブロック・コポリマー層を配置する前に、前記有機層の上にハードマスク層を配置する、請求項２３に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項２６】
前記選択的エッチング・プロセスは、前記コポリマー層内の開口部の前記パターンを前記ハードマスク層に転写するステップをさらに含む、請求項２３に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項２７】
前記サリサイド化するステップは、高温急速熱アニール（ＲＴＡ）を含む、請求項２３に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項２８】
前記ジブロック・コポリマーは、ＰＳ−ＰＭＭＡブロック・コポリマーである、請求項２３に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項２９】
前記シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、Ｔａ及び前記金属の合金から成る群から選択される、請求項２３に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項３０】
前記選択的エッチング・プロセスは、反応性イオンエッチング（ＲＩＥ）を含む、請求項２３に記載の完全かつ均一にシリサイド化されたゲート導体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスにおけるトランジスタ構造体の形成に関し、より具体的には、ＭＯＳ／ＣＭＯＳ（金属酸化膜半導体／相補型金属酸化膜半導体）デバイスにおけるシリサイド導体の形成に関する。
【背景技術】
【０００２】
複雑な統合された半導体デバイスの設計が発展するに伴って、単一のデバイスにおける機能の改善、性能の向上、及び電力消費の低減に対する一定の需要が存在している。これらの需要を満たすために、設計者は、トランジスタの幾何学的形状を縮小し、寄生効果及び漏れを低減させ、速度を増大させる方法を探ってきた。特定の技術がその性能の限界に達するたびに、設計者は新しい技術を考え出し、より小さく、より高密度で、より効率的な半導体デバイスの全く新しい世代を可能にする方策を設計する。半導体デバイスの設計における絶え間のない発展のこのパターンは、ほぼ４０年間、本質的に衰えずに続き、停止の兆候を示さない。
【０００３】
現在のところ、半導体製造プロセスにおける限界寸法（critical dimension）は、ディープサブミクロンの範囲に低減されている。しかしながら、特定の限界寸法（例えば、ＭＯＳトランジスタのゲート長）の縮小は、関連したデバイス特性の劣化をもたらす。多くの場合、この劣化は十分に著しいものであり、構造体（feature）のサイズの低減によって得られた利点を相殺することがある。一例として、ゲート誘電体の厚さが低減される（ここでは、厚さ２０オングストロームをかなり下回る）とき、その結果として、ゲート漏れ電流が増大し、ポリシリコン・ゲート構造体からのドーパントの拡散（「ポリ空乏効果」とも呼ばれることが多い）が増大した。ポリ空乏効果を緩和し、漏れ電流を制御し、よって、高度に統合されたＣＭＯＳデバイスにおける電気性能を保証するために、今や、ゲート構造体において、金属及びシリサイドのような、ドープされたポリシリコンに代わるものが使用されている。
【０００４】
シリサイドは、シリコンと金属の合金である。最近の半導体処理では、シリコン・デバイスの製造において、シリサイドを導体材料として用いることが、ますます一般的になってきている。チタンのシリサイド（例えば、ＴｉＳｉ２）、コバルトのシリサイド（ＣｏＳｉ２）、ニッケルのシリサイド（ＮｉＳｉ２）及び種々の他の金属のシリサイドが、導体材料として成功裏に用いられてきた。このように用いられるとき、シリサイドは、金属とポリシリコン（ポリ−Ｓｉ又は単に「ポリ」としても知られている）の利点を兼ね備え、非常に低い抵抗率（ポリ−Ｓｉよりもかなり低い）を示し、エレクトロマイグレーションがほとんどないこと又は全くないことを示す。
【０００５】
シリサイドは、導体又は電極として働くように、金属−Ｓｉ合金（シリサイド）の形成をもたらす「シリサイド化」として知られるアニール（焼結）プロセスによって形成される。例えば、ＴｉをＳｉ上に堆積させ、ＲＴＡ（急速熱アニール（rapid thermal annealing））プロセスでアニールして、ＴｉＳｉ２を形成することができる。シリサイド形成プロセスは、Ｓｉと堆積された金属との間の界面で開始し、そこから外方に「成長する」。次に、選択的エッチングによって、あらゆる変換されていない金属を除去することができる。
【０００６】
「サリサイド化（salicidation）」又は「サリサイド・プロセス（salicide process）」（それぞれ、「自己整合（Self-Aligning）」の文字「Ｓ」及び「Ａ」を単語「シリサイド化（silicidation）」及び「シリサイド（silicide）」と併合することによって形成された用語）と呼ばれる、自己整合型のシリサイド化プロセスの変形は、堆積された金属（アニール後、シリサイドの金属成分になる）がシリコンと直接接触している領域内にのみ、シリサイド導体が形成されるプロセスである。
【０００７】
シリサイド・ゲートは、典型的には、サリサイド化によって形成される。すなわちドープされたポリシリコン・ゲートがシリサイド形成金属（例えば、Ｃｏ）の層で覆われ、次に、金属シリサイドに変換される（シリサイド化によって）。シリサイド・ゲート導体は、ゲートのドーパント枯渇（depletionj）のために、従来のポリシリコン・ゲートより優れたデバイス性能をもたらすが、最良の全体的性能は、ゲートが完全かつ均一にシリサイド化されたときにのみ達成される。多くのプロセスが「完全にシリサイド化された」ゲート導体の生成を要求するが、シリサイド形成の「勾配」性質への依存により、ゲート内に不均一なシリサイド組成がもたらされる傾向がある（ゲート・ポリシリコンのシリサイドへの不均一な変換のために）。一般に、シリサイド化プロセスと関連した体積膨張に起因する長い拡散経路及び圧縮応力のために、ゲート内のポリシリコンをシリサイドに均一かつ完全に変換することは困難である。ポリシリコンがシリサイドに完全かつ均一に変換されないとき、デバイス性能が劣化し、デバイス間のゲート・シリサイド組成のばらつきに起因して、デバイス間のパラメータのばらつきが増大する。
【０００８】
限界寸法をディープサブミクロンの範囲に縮小し続けることによって生じる（一般に、ゲート・シリサイド化とは関連していない）別の問題は、従来のリソグラフィ・パターン化技術が、それらの最小加工寸法（minimum feature size）の限界を超えて推し進められることである。半導体ウェハ上にサブリソグラフィ構造体（feature）のパターン化（すなわち、従来のリソグラフィ技術を用いて達成することができるものより小さい加工寸法のパターン化）のための技術を考えることが必要になってきた。
【０００９】
当技術分野の現在の状態（及び将来のＣＭＯＳ技術）は、電界効果トランジスタ（ＦＥＴ）のようなＣＭＯＳデバイスを、後工程（back-end-of-line、ＢＥＯＬ）配線に接続するために、５０ｎｍ以下の金属導体を必要とする。しかしながら、現在入手可能な０．９３開口数（ＮＡ）のリソグラフィ・ツールは、直径１００ｎｍ以上の開口部を有するリソグラフィ・パターンしか解決することができない。次世代の１．２ＮＡのリソグラフィ・ツールは、直径７０ｎｍ−８０ｎｍほどの開口部を有するリソグラフィ・パターンを生成すると予想されるが、所望の５０ｎｍの直径を生成するのに十分に小さいとはとても言えない。より小さい所望の開口部を生成する手段なしに、最大限の可能な回路密度を達成することはできない。これは、特定の所望の半導体構造体を生成しようとする際に、従来のリソグラフィ・ツールが如何にその限界にあるか又はその限界を超えているかの一例にすぎず、サブリソグラフィ構造体のパターン化に対する必要性を示している。
【００１０】
ナノ構造体（ナノメートル・スケールの構造体）の製造に必然的に伴う問題のために、ナノ製造（ナノ構造体の製造）をより容易に、より安価に、より広い用途のものにするように、新しい技術及び材料が絶えず求められている。ブロック・コポリマー（block copolymer）と呼ばれる薄膜の材料は、それらが１０ｎｍから４０ｎｍまでの範囲の寸法を有する、規則正しい、化学的に異なる（すなわち、ミクロ相分離した）領域内に自己組織化することから、この点で大きい可能性を示す。ブロック・コポリマー膜は、標準的なレジスト処理ではなく熱力学によって決定されるサブリソグラフィ線幅、マージン及び公差、並びにライン・エッジ特性を有する、半導体材料、光学材料及び磁気媒体材料内にナノ構造体を構築するためのテンプレート（すなわち、レジスト）として用いることができる。
【００１１】
自己組織化現象は、自然において未知のものではない。自己組織化の幾つかの容易に認識可能な例は、雪片から貝、砂丘までに及び、その全てが、特定の外部条件に応答して何らかのタイプの規則的な又は規則正しいパターンを形成する。自己組織化型ブロック・コポリマーは、ほぼ同じように振る舞うが、ナノメートル・スケールの寸法で反復パターンを生成する。
【００１２】
ブロック・コポリマーは、異なる重合モノマーのブロックで構成されている。例えば、ＰＳ−ｂ−ＰＭＭＡは、ポリスチレン−ｂ−ポリ（メチルメタクリレート）の省略形であり、最初にスチレンを重合させ、次に、ＭＭＡを重合させることによって生成される。このポリマーは、これが２つの異なる化学ブロックを含むので、「ジブロック・コポリマー（diblock copolymer）」である。トリブロック、テトラブロック、ペンタブロック等を生成することもできる。ジブロック・コポリマーは、原子移動フリーラジカル重合（atom transfer free radical polymerization、ＡＴＲＰ）、可逆的付加開裂連鎖移動（reversible addition fragmentation chain transfer、ＲＡＦＴ）、リビングカチオン又はリビングアニオン重合のような「リビング重合」技術を用いて生成される。ブロック・コポリマーは、適正な熱力学条件の下で周期的なナノ構造体を形成するための「ミクロ相分離する」能力のために、本文脈において特に興味深いものである。
【００１３】
図１は、第２のポリマー１０２の平面層内に形成され、四方を第２のポリマーに囲まれた第１のポリマーの、ナノメートル・スケールの垂直柱１０４の規則的なパターン化された平面アレイを含む従来技術の構造体１００の平面図である。このパターン化された規則的なアレイは、この場合はポリスチレン（柱１０４）及びＰＭＭＡ（周囲の領域１０２）である、第１及び第２のコポリマーの混合物を含むジブロック・コポリマーの自己組織化によって形成される。
【００１４】
図２は、図１に関して上述した従来技術の構造体１００の断面図である。ナノメートル・スケールのポリスチレン垂直柱１０４と、ＰＭＭＡの周囲の平面領域１０２とを含む構造体のパターン化された規則的なアレイが、基板材料１０６の表面上に形成される。この基板１０６は、製造過程の半導体ウェハ、光学材料又は磁気媒体材料とすることができる。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
半導体ウェハ上にナノ構造体を形成するためのブロック・コポリマーの有用性にもかかわらず、ブロック・コポリマーは、ＣＭＯＳデバイスのパターン化には差し当たって特に有用ではないことが分かっている。一般的に言えば、ＣＭＯＳ技術は、配線層内に金属ライン及びビアを成功裏に形成するために、個々の構造ユニットの精密な配置及び位置合わせを必要とする。ブロック・コポリマーの自己組織化によって形成されたナノメートル・スケールの構造体の大きい、規則正しいアレイは、規則的なものにできるが、それらの空間周波数はコポリマーの組成に依存しており、実際上、それらの空間的「位相」を予測することができない。その結果、これらの自己組織化型ブロック・コポリマーによって生成されるパターンは、ＣＭＯＳ技術におけるライン及びビアに有用な構造体を生成するのに必要な、精密で予測可能な整合及び位置合わせ精度が欠けている。
【００１６】
従って、完全かつ均一にシリサイド化されたＭＯＳゲート構造体を提供することが、本発明の技術の目的である。
【００１７】
一般的なＣＭＯＳプロセスに適用可能であり、これと両立性がある方法で、完全かつ均一にシリサイド化されたゲート導体を提供することが、本発明の技術のさらなる目的である。
【００１８】
余分な処理ステップを最小にしながら、上記の目的を達成することが、本発明の技術のさらなる目的である。
【００１９】
ゲート・ポリシリコンのシリサイドへの完全な変換を確実かつ予測可能に達成することが、本発明の技術のさらなる目的である。
【００２０】
ＭＯＳゲート導体内に均一なシリサイド組成を達成することが、本発明の技術のさらなる目的である。
【課題を解決するための手段】
【００２１】
本発明によると、ゲートの容積全体にわたって極めて均一なシリサイド組成を有する完全にシリサイド化されたゲート導体が、前に形成されたポリシリコン・ゲート導体の上部を露出させ、次に、それらを、サブリソグラフィックな、限界寸法以下の、ナノメートル・スケールの「ビア」（開口部）を有するように深く「穿孔する」ことによって形成される。次に、シリサイド形成金属（例えば、コバルト、タングステン等）が、露出されたポリシリコン・ゲートの上に堆積され、それらを覆い、穿孔部を充填する。次に、ＲＴＡ（急速熱アニール）プロセスを用いて、ポリシリコンをシリサイドに変換する。ポリシリコン・ゲート導体の極めて小さいが深い穿孔部のために、大量のポリシリコン表面積がシリサイド形成金属と接触し、その接触領域がポリシリコンの容積全体にわたって延びる。このことが、ポリシリコンの完全で非常に均一なシリサイド化をもたらす。自己組織化型ジブロック・コポリマーの薄い層によって、従来のリソグラフィ技術を用いては生成できない穿孔部が形成される。アニールされたとき、コポリマーは、自己組織化して、規則的なサブリソグラフィの、ナノメートル・スケールのパターンの柱を形成し、この柱が「現像されて」、柱を形成するポリマー成分を除去し、これにより、（ＲＩＥのような通常のエッチング技術によって）穿孔部を形成するための「テンプレート」として用い得るナノメートル・スケールの開口部のパターンが残される。選択的エッチング・プロセスは、露出されたゲート・ポリシリコンだけが穿孔されることを保証する。その本質から、本発明の技術は、自己組織化型シリサイド化又は「サリサイド化」プロセスを利用する。
【００２２】
本発明の一態様によると、ゲートのサリサイド化とは別個に、ソース／ドレイン導体のサリサイド化を行なうことができる。このことは、ソース、ドレイン及びゲート導体が全て露出された時点でサリサイド化を行なうことによって達成される。ソース／ドレイン導体領域の高さに比べて、ゲート導体は非常に高いので、この時点で、ゲート導体の浅い上部だけがシリサイドに変換される。次に、窒化物（例えば、Ｓｉ３Ｎ４）ライナを、半導体デバイス全体の上に配置し、ＩＬＤ（例えばＳｉＯ２などの層間誘電体）層を形成し、ＣＭＰ（化学機械研磨）プロセスを用いて、ゲート導体のシリサイド化された部分を除去するのに十分なだけ深く研磨して平坦化し、変換されていないゲート・ポリシリコンを露出させる。この時点で、露出された変換可能なシリコンだけが、ゲート導体の上部にある。次に、ジブロック・コポリマーを堆積させ（有機下層及びハードマスク層の上に）、アニールによってパターン化する。コポリマー層を「現像し」、選択的エッチングを介してゲートを穿孔する。このプロセスは、下記により詳細に説明される。次に、穿孔されたゲート導体のシリサイド化を行なう。
【００２３】
本発明の別の態様によると、ソース／ドレイン導体のシリサイド化とは別個にゲートのシリサイド化を行なうとき、例えば、ポリシリコン・ゲート導体のシリサイド化において、ソース／ドレイン導体のシリサイド化に用いられるものとは異なるシリサイド形成金属を用いてゲートをシリサイド化することによって、ゲート導体のために異なるシリサイド組成を用いることができる。
【００２４】
本発明の別の態様によると、ゲート・ポリシリコンの完全で均一なシリサイド化を依然として達成しながら、ソース／ドレイン導体及びゲート導体のシリサイド化を同時に行なうことができる。このことは、ソース／ドレイン導体及びゲート導体が全て露出されたときに、プロセス時に（ゲート「スタック」を形成した直後に）半導体デバイス全体の上に有機下層を配置し、平坦化することによって達成される。ゲート導体は、全体的にソース／ドレイン導体のレベルより上方にある。下層の上にハードマスク層を配置し、ハードマスク層の上に自己組織化型ジブロック・コポリマーの層を配置する。コポリマー層をアニールし、反復するナノメートル・スケールのパターンを形成し、次に、現像してエッチング・テンプレートとして用いられるナノメートル・スケールの開口部のパターンを形成する。エッチング・プロセスは、ゲート・ポリシリコンが深く穿孔されるまで、下層を通って、ゲート・ポリシリコン内に進めることができるが、薄いゲート誘電体に達する前に停止する。この時点で停止することによって、ソース／ドレイン導体は未接触のままである。残りのコポリマー層の「テンプレート」、ハードマスク層及び下層を全て除去し、ソース／ドレイン導体及びゲート導体のサリサイド化を行なう。穿孔部のために、ソース／ドレイン導体が変換されるのと同時に、ゲート・ポリシリコンが完全かつ均一に変換される。
【００２５】
本発明の態様によると、半導体デバイス上への完全かつ均一にシリサイド化されたゲート導体の形成は、最初に、１つ又は複数のゲート・スタックがシリコン基板上に形成された時点で、製造過程の半導体デバイスを準備することによって達成することができる。各々のゲート・スタックは、薄いゲート誘電体の上にあるゲート導体をさらに含み、薄いゲート誘電体は、ゲート導体を、基板内に定められた対応するチャネル領域から遠ざかるように離間配置する。ゲート導体材料は、ポリシリコンとすることができる。この時点で、ゲート導体の上部及びソース／ドレイン導体領域が露出される。次に、シリサイド化を行い、ソース／ドレイン導体領域及びゲート導体の上部をシリサイドに変換する。（このプロセスは、本質的に自己整合であるので、これは「サリサイド化」プロセスである。）次に、半導体デバイスの上にライナ層を形成し、ＩＬＤ（誘電体）層をライナ層の上に形成し、平坦化する。平坦化は、表面が、ゲート導体のシリサイド化された上部を除去するのに十分に深く研磨されるまで続けることができ、これにより、変換されていないゲート導体材料が露出される。半導体デバイスの上に自己組織化型ジブロック・コポリマー層を含む多層材料を堆積させ、コポリマー層をアニールし、これを自己組織化させて、ポリマー構造体のナノメートル・スケールのパターンを形成する。次に、現像ステップ（例えば、湿式エッチング又は乾式エッチング）を行ない、コポリマー層によって形成されたパターンを、マスク層（ハードマスク）内のナノメートル・スケールの開口部の対応するパターン内に転写する。開口部を通って選択的エッチング・プロセスを行ない、ゲート導体内に延びる穿孔部を生成する。次に、半導体デバイスの上にシリサイド形成金属を堆積させることによって、シリサイド化を行なう。金属がゲートの穿孔部を充填し、金属がゲートの容積内に達するのを可能にする。後のアニールが、例えば、ＲＴＡ（急速熱アニーリング）によるゲート導体の完全かつ均一なシリサイド化を引き起こす。
【００２６】
本発明の態様によると、多層材料は、ジブロック・コポリマー層の下にあるハードマスク層を含む。
【００２７】
本発明の別の態様によると、多層材料は、ハードマスク層の下にある有機下層を含む。
【００２８】
本発明の別の態様によると、ライナ層は、窒化シリコンである。
【００２９】
本発明の別の態様によると、ジブロック・コポリマーは、ＰＳ−ＰＭＭＡブロック・コポリマーである。
【００３０】
本発明の種々の態様によると、シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、Ｔａ及びこれらの金属を含む合金から成る組から選択することができる。
【００３１】
本発明の技術の別の態様は、製造過程の半導体デバイス上に完全かつ均一にシリサイド化されたゲート導体を形成する僅かに異なる方法を提供し、そこで、ゲート導体及びソース／ドレイン導体のシリサイド化が同時に達成される。半導体デバイスは、シリコン基板上に形成された１つ又は複数のゲート・スタックを有し、各々のゲート・スタックは、薄いゲート誘電体の上にあるゲート導体をさらに含み、薄いゲート誘電体は、ゲート導体を、基板内に定められた対応するチャネル領域から遠ざかるように離間配置する。この時点で、１つ又は複数のゲート導体の上部及び基板内に定められたソース／ドレイン領域が全て露出される。半導体デバイスの上に、レベリング層及び自己組織化型ジブロック・コポリマー層を含む多層材料を配置し、ジブロック・コポリマー層をアニールし、これを自己組織化させて、ナノメートル・スケールのポリマー構造体の反復パターンを形成する。次に、コポリマー層を現像してポリマー構造体を除去し、これにより、内部にナノメートル・スケールの開口部の反復パターンが生成される。コポリマー層内の開口部を通して、選択的エッチング（例えば、ＲＩＥ−反応性イオン・エッチング）を行い、１つ又は複数のゲート導体内に延びるナノメートル・スケールの穿孔部を形成し、次に、多層材料を除去する。半導体デバイスの上にシリサイド形成金属を堆積させ、ゲート導体の穿孔部内に延び、これを充填し、現在露出されているソース／ドレイン導体領域を覆う。サリサイド化ステップ（例えば、ＲＴＡによる）を行い、１つ又は複数のゲート導体及びソース／ドレイン領域を同時にサリサイドに変換する。
【００３２】
本発明の態様によると、サリサイド化ステップの後、半導体デバイスの上にライナ層を形成することができる。ライナ層は、窒化シリコンとすることができる。
【００３３】
本発明の別の態様によると、層間誘電体（ＩＬＤ）をライナ層の上に配置し、平坦化することができる。
【００３４】
本発明の種々の態様によると、多層材料は、ジブロック・コポリマー層の下にあるハードマスク層を含むことができ、レベリング層は、有機下層材料とすることができる。
【００３５】
本発明の別の態様によると、ジブロック・コポリマーは、ＰＳ−ＰＭＭＡブロック・コポリマーとすることができる。
【００３６】
本発明の種々の態様によると、シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、Ｔａ及びこれらの金属を含む合金から成るグループから選択することができる。
【００３７】
本発明の技術の他の目的、特徴及び利点は、次の説明に照らして明らかになるであろう。
【００３８】
本発明のこれらの及びさらなる特徴は、次の説明及び図面を参照して明らかになるであろう。
【図面の簡単な説明】
【００３９】
【図１】従来技術による、自己整合し、自己組織化するコポリマー層の平面図である。
【図２】従来技術による図１の自己整合し、自己組織化するコポリマー層の断面図である。
【図３】本発明による、ＭＯＳトランジスタ・ゲート「スタック」を形成した直後の、製造過程の半導体デバイスの断面図である。
【図４】本発明による、シリサイド化処理ステップ後の、図３の半導体デバイスの断面図である。
【図５】本発明による、窒化シリコン（Ｓｉ３Ｎ４）ライナを形成するための処理ステップ後の、図４の半導体デバイスの断面図である。
【図６】本発明による、層間誘電体（ＩＬＤ）を堆積させ、平坦化した後の、図５の半導体デバイスの断面図である。
【図７】本発明による、有機下層、ハードマスク層、及び自己整合し、自己組織化するコポリマー層を堆積させた後の、図６の半導体デバイスの断面図である。
【図８】本発明による、アニールし、コポリマー層をパターン化した後の、図７の半導体デバイスの断面図である。
【図９】本発明による、選択的エッチングを行ない、ゲート・ポリシリコンを穿孔した後の、図８の半導体デバイスの断面図である。
【図１０】本発明による、シリサイド化及び平坦化後の、図９の半導体デバイスの断面図である。
【図１１】本発明による、ＭＯＳトランジスタ・ゲート「スタック」を形成した直後の、製造過程の半導体デバイスの断面図である。
【図１２】本発明による、有機下層、ハードマスク、及び自己整合し、自己組織化するコポリマー層を堆積させた後の、図１１の半導体デバイスの断面図である。
【図１３】本発明による、選択的エッチングを行い、ゲート・ポリシリコンを穿孔した後の、図１２の半導体デバイスの断面図である。
【図１４】本発明による、有機下層、ハードマスク、及びコポリマー層を除去し、シリサイド化した後の、図１３の半導体デバイスの断面図である。
【図１５】本発明による、窒化シリコン（Ｓｉ３Ｎ４）ライナを形成した後の、図１４の半導体デバイスの断面図である。
【図１６】層間誘電体（ＩＬＤ）材料を堆積した後の、図１５の半導体デバイスの断面図である。
【発明を実施するための形態】
【００４０】
本発明の技術は、前に形成されたポリシリコン・ゲート導体の上部を露出させ、次に、サブリソグラフィの、限界寸法以下の、ナノメートル・スケールの「ビア」（開口部）を有するようにそれらを深く「穿孔する」ことによって、ゲートの容積全体にわたって高度に均一なシリサイド組成をもつ完全にシリサイド化されたゲート導体を生成する。次に、シリサイド形成金属（例えば、コバルト、タングステン等）を、露出されたポリシリコン・ゲートの上に堆積させ、それらを覆い、穿孔部を充填する。次に、ＲＴＡ（急速熱アニール）プロセスを用いて、ポリシリコンをシリサイドに変換する。深い穿孔部のために、従来のポリシリコン変換技術と比べて、シリサイド形成金属と接触しているポリシリコンの表面積が著しく増加する。金属と、変換されていないポリシリコン・ゲート材料との間の全接触面積が増加するだけでなく、シリサイド形成金属は、ポリシリコン内に、そしてその容積全体にわたって深く延び、ポリシリコンの実質的に均一なシリサイド化をもたらす。この出願全体を通して、「均一な（均一に）」という単語は、「実質的に均一な（均一に）」又は「ほぼ均一な（均一に）」を意味し、必ずしも「完全に均一な（均一に）」を意味するものではない。同様に、「完全に」という語は、「ほぼ完全に」又は「完全に近い」を意味し、必ずしも「絶対的に完全に」を意味するものではない。穿孔部を形成するための「テンプレート」として用いられる規則的なサブリソグラフィの、ナノメートル・スケールのパターンを形成するために、自己組織化型ジブロック・コポリマーが用いられる。選択的エッチング・プロセスは、露出されたゲート・ポリシリコンだけが穿孔されることを保証する。その本質から、本発明の技術は、自己組織化型シリサイド化プロセス又は「サリサイド化」プロセスを利用する。
【００４１】
ジブロック・コポリマーのパターン化の使用は、ＭＯＳプロセスの限界寸法より小さい（限界以下の）、さらに最先端のリソグラフィ技術を用いて可能なものよりずっと小さい構造体のかなり規則的なパターンを生成することが可能なるので、特に有利である。同時に、本発明の技術は、ゲート穿孔部の正確な空間周波数及び空間的位相に対して非常に鈍感である。有効な半導体ウェハの相対的に広い領域の上で精密かつ正確に位置合わせしなければならない導体及びビアとは異なり、均一なシリサイド化は、パターンの位置合わせに依存するものではない（「穿孔部」が十分に深く、その直径が十分に小さく、適切に離間配置されている場合）。
【００４２】
本発明の技術の２つの基本的な変形、すなわち、ソース及びドレインのシリサイド化がゲート・シリサイド化とは別個に達成される第１の技術、及び、ソース、ドレイン及びゲートのシリサイド化が、全て同じ処理ステップで達成される第２の技術が、ここに説明される。第１の技術は、ソース及びドレイン導体のために用いられるものとは異なるシリサイド（例えば、異なるシリサイド形成金属を用いて）で構成されるゲート導体の形成を（必ずしも必要ではないが）可能にする。
【００４３】
図３は、第１及び第２のＭＯＳトランジスタ・ゲート「スタック」２１６及び２２６を形成した直後の、製造過程の半導体デバイス２００Ａの断面図である。図において、基板２０２は、内部に形成された対応する第１及び第２のチャネル領域（全体的に、それぞれ参照番号２１０及び２２０で示される）を有する。第１のゲート・スタック２１６が第１のチャネル領域２１０の上に形成され、第２のゲート・スタック２２６が第２のチャネル領域２２０の上に形成される。浅いトレンチ分離（ＳＴＩ）領域２０４が、基板２０２内の第１のチャネル領域２１０と第２のチャネル領域２２０との間に形成され、これらを有効に互いから電気的に絶縁する。
【００４４】
第１のゲート・スタック２１６は、第１の薄いゲート誘電体２１４によって第１のチャネル領域２１０から遠ざかるように離間配置された、第１のポリシリコン・ゲート導体２１２を含む。第１の酸化物スペーサ２１７（例えば、ＳｉＯ２）が、第１のポリシリコン・ゲート導体２１２及び第１の薄いゲート誘電体２１４を囲む。前の処理で取り残された窒化物材料（例えば、Ｓｉ３Ｎ４）２１５が、酸化物スペーサ２１７の外壁を覆い、これを「支持する」。第２のゲート・スタック２２６は、第２の薄いゲート誘電体２２４によって第２のチャネル領域２２０から遠ざかるように離間配置された第２のポリシリコン・ゲート導体２２２を含む。第２の酸化物スペーサ２２７が、第２のポリシリコン・ゲート導体２２２及び第２の薄いゲート誘電体２２４を囲む。前の処理で取り残された窒化物材料２２５が、第２の酸化物スペーサ２２７の外壁を覆い、これを「支持する」。
【００４５】
図４は、第１のシリサイド・ソース／ドレイン導体２１９Ａ及び２１９Ｂ、並びに、第２のシリサイド・ソース／ドレイン導体２２９Ａ及び２２９Ｂを生成するための第１のサリサイド化ステップ後の、図３の半導体デバイス２００Ａに対応する半導体デバイス２００Ｂの断面図である。同時に、第１のポリシリコン・ゲート導体２１２のシリサイド上部２１８、及び第２のポリシリコン・ゲート導体２２２のシリサイド上部２２８が形成される。ゲート導体２１２及び２２２の高さのために、ゲート・ポリシリコンのほんの一部しかシリサイドに変換されない。
【００４６】
図５は、窒化シリコン（Ｓｉ３Ｎ４）ライナ２３０を形成するための処理ステップ後の、図４の半導体デバイス２００Ｂに対応する半導体デバイス２００Ｃの断面図である。窒化シリコン・ライナ２３０は、第１及び第２のゲート・スタック２１６及び２２６を含む半導体デバイス２００Ｃの表面全体を覆う。
【００４７】
図６は、層間誘電体（ＩＬＤ、例えば、ＳｉＯ２）２３２を堆積させ、ＣＭＰ（化学機械研磨）により平坦化した後の、図５の半導体デバイス２００Ｃに対応する半導体デバイス２００Ｄの断面図である。平坦化プロセスは、第１及び第２のポリシリコン・ゲート導体２１２及び２２２のシリサイド化された上部２１８及び２２８を完全に除去し、変換されていないポリシリコン・ゲート材料を露出させる。
【００４８】
図７は、有機下層２３４、続いてハードマスク層２３６、及び自己整合、自己組織化型ジブロック・コポリマー層２３８を堆積させた後の、図６の半導体デバイス２００Ｄに対応する半導体デバイス２００Ｅの断面図である。このジブロック・コポリマー層２３８は、例えば、ＰＳ−ＰＭＭＡ（ポリスチレン−ＰＭＭＡ）ジブロック・コポリマーとすることができる。コポリマー層２３８は基板よりずっと薄いので、有機下層２３４及びハードマスク層２３６のレベリング（平坦化）の使用が示される。有機下層２３４は、２つの目的、すなわち、１）後のゲート・エッチング・プロセスのためにプロセス・ウィンドウを増大させること（すなわち、処理を行ない得る時間を長くすること）、及び、２）平坦化、を果たす。
【００４９】
図８は、本発明の技術による、アニールを行ない、ジブロック・コポリマー層２３８のパターン化後の、図７の半導体デバイス２００Ｅに対応する半導体デバイス２００Ｆの断面図である。アニール・プロセスにより、ジブロック・コポリマー２３８は、自己組織化し、規則的な、サブリソグラフィの、限界寸法以下の、反復するナノメートル・スケールの柱２３８Ａの規則的なアレイによって特徴付けられる反復パターンを形成する。ＰＳ−ＰＭＭＡジブロック・コポリマーの特定の場合において、柱はポリスチレンである。
【００５０】
図９は、第１及び第２のポリシリコン・ゲート導体２１２及び２２２を穿孔するために、現像し、選択的にエッチングした後の、図８の半導体デバイス２００Ｆに対応する半導体デバイス２００Ｇの断面図である。現像ステップにおいて、ポリスチレン柱（２３８Ａ、図８）を除去し、コポリマー層２３８内に規則的な反復パターンのナノメートル・スケールの開口部２４０を残す。後の選択的エッチングが、ハードマスク層２３６を通って開口部のこのパターンを延長する。エッチング・プロセス（好ましくは、高度に選択的なＲＩＥ−反応性イオン・エッチング）は、一種の「穿孔テンプレート」として開口部２４０のパターンを使用し、ポリシリコン・ゲート２１２及び２２２内に有効に「穴を開け」、ハードマスク層２３６、下層２３４を通って、ポリシリコン・ゲート２１２及び２２２内に穿孔し、ポリシリコン・ゲート２１２及び２２２内に深く延びる穿孔部２４０のパターンを形成する。
【００５１】
図１０は、本発明による、サリサイド化及び平坦化後の、図９の半導体デバイス２００Ｇに対応する半導体デバイス２００Ｈの断面図である。サリサイド化は、シリサイド形成金属の層を堆積させ、アニールすることによって、通常の方法で達成される。シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、又はＴａＳｉであることが好ましい。シリサイド形成金属は、開口部（２４０、図９）を充填し、ポリシリコン・ゲート導体２１２とポリシリコン・ゲート導体２２２との間の接触面積を大きく増大させ、そこに深く貫入する。その結果、ＲＴＡを介して、ゲート・ポリシリコンの均一なシリサイド組成への完全な変換が容易に達成され、図に示されるような完全かつ均一にシリサイド化された第１及び第２のゲート導体２１２Ａ及び２２２Ａが生成される。平坦化により、半導体デバイス２００Ｈは、後の処理（例えば、配線層の形成等）の準備ができる。
【００５２】
図３−図１０に関して上記に示され、説明されたゲート・スタック２１６及び２２６は、典型的なＣＭＯＳプロセスを表す。
【００５３】
ソース／ドレイン導体及びゲート導体のシリサイド化が別個に行なわれるので、図３−図１０に関して上述されたプロセスは、シリサイド・ソース／ドレイン導体（図４）及びシリサイド・ゲート導体（図１０）を形成しながら、異なるシリサイド形成金属を用いることが可能である。異なるシリサイドを使用することにより、異なる仕事関数をドレイン／ソース及びゲート導体に適用することが可能になり、異なる物理的応力を生じさせる。これらの相違を用いて、ソース／ドレイン及びゲート導体の特性を別個に最適化する際の利点を助長することができる。
【００５４】
ここで、ソース／ドレイン導体及びゲート導体のサリサイド化を同時の達成するための本発明の技術を用いる僅かに異なるプロセス・フローが、図１１−図１６に関して以下に説明される。
【００５５】
図１１は、第１及び第２のＭＯＳトランジスタ・ゲート「スタック」３１６及び３２６を形成した直後の、製造過程の半導体デバイス３００Ａ（図３の２００Ａと比較されたい）の断面図である。これは、図３に関して上記に示され、説明されたものと本質的に同じ開始点である。図において、基板３０２は、内部に形成された対応する第１及び第２のチャネル領域（全体的に、それぞれ参照番号３１０及び３２０で示される）を有する。第１のゲート・スタック３１６が第１のチャネル領域３１０の上に形成され、第２のゲート・スタック３２６が第２のチャネル領域３２０の上に形成される。浅いトレンチ分離（ＳＴＩ）領域３０４が、基板３０２内の第１のチャネル領域３１０と第２のチャネル領域３２０との間に形成され、これらを有効に互いから電気的に絶縁する。第１のゲート・スタック３１６は、第１の薄いゲート誘電体３１４によって第１のチャネル領域３１０から遠ざかるように離間配置された、第１のポリシリコン・ゲート導体３１２を含む。第１の酸化物スペーサ３１７が、第１のポリシリコン・ゲート導体３１２及び第１の薄いゲート誘電体３１４を囲む。前の処理で取り残された窒化物材料（例えば、Ｓｉ３Ｎ４）３１５が、第１の酸化物スペーサ３１７の外壁を覆い、これを「支持する」。第２のゲート・スタック３２６が、第２の薄いゲート誘電体３２４によって第２のチャネル領域３２０から遠ざかるように離間配置された、第２のポリシリコン・ゲート導体３２２を含む。第２の酸化物スペーサ３２７は、第１のポリシリコン・ゲート導体３２２及び第２の薄いゲート誘電体３２４を囲む。前の処理で取り残された窒化物材料３２５が、第２の酸化物スペーサ３２７の外壁を覆い、これを「支持する」。
【００５６】
図１２は、本発明による、有機下層３３４、ハードマスク層３３６、及び自己整合し、自己組織化するコポリマー層３３８を堆積させ、平坦化した後の、図１１の半導体デバイス３００Ａに対応する半導体デバイス３００Ｂの断面図である。コポリマー層３３８をアニールして、これを自己組織化させ、規則的な、サブリソグラフィの、限界寸法以下の、反復するナノメートル・スケールの柱３３８Ａの規則的なアレイによって特徴付けられる反復パターンを形成する（図８の２３８、２３８Ａと比較されたい）。
【００５７】
図１３は、現像し、エッチングした後の、図１２の半導体デバイス３００Ｂに対応する半導体デバイス３００Ｃの断面図である。コポリマー層３３８を現像することにより、ポリスチレン柱３３８Ａが除去される。後のエッチング・プロセス（好ましくは、高度に選択的なＲＩＥ−反応性イオン・エッチングを含む）は、一種の「穿孔テンプレート」として開口部のパターンを使用し、ポリシリコン・ゲート３１２及び３２２内に有効に「穴を開け」、ハードマスク３３６、下層３３４を通って、ポリシリコン・ゲート３１２及び３２２に貫通し、ポリシリコン・ゲート３１２及び３２２内に深く延びる穿孔部３４０のパターンを形成する。選択的エッチング・プロセスは、ゲート誘電体（３１４、３２４）及びシリコン基板３０２に達するのに十分に深く貫入する前に停止するように適合される（例えば、タイミングによって及び／又は材料の選択性によって）。
【００５８】
図１４は、有機下層３３４、ハードマスク３３６、及び残りのコポリマー層３３８を除去し、サリサイド化した後の、図１３の半導体デバイス３００Ｃに対応する半導体デバイス３００Ｄの断面図である。サリサイド化プロセスは、シリサイド・ソース／ドレイン導体３１９Ａ、３１９Ｂ、３２９Ａ、及び３２９Ｂ、並びに、完全かつ均一にシリサイド化されたゲート導体３１２Ａ及び３２２Ａを同時に形成する。
【００５９】
図１５は、本発明による、窒化シリコン（Ｓｉ３Ｎ４）ライナ３３０を形成した後の、図１４の半導体デバイス３００Ｄに対応する半導体デバイス３００Ｅの断面図である。
【００６０】
図１６は、層間誘電体（ＩＬＤ）材料３３２を堆積させ、平坦化した後の、図１５の半導体デバイス３００Ｅに対応する半導体デバイス３００Ｆの断面図である。この時点で、半導体デバイス３００Ｆは、さらなる処理（例えば、配線層の形成等）の準備ができている。
【００６１】
図１１−図１６に関して上述したようなこの第２の処理技術は、幾つかの特定の利点を有する。図３−図１０に関して上述した第１の技術と比較すると、この第２の方法は、ＣＭＰプロセスがないことから、ゲートの高さを保持する。さらに、この第２の技術は、処理中にゲートの高さが低減されないことから、より多くのライナの堆積を可能にする。相対的により高いゲートの主な利点は、より低いゲート抵抗をもたらすことである。より多くのライナを堆積させる利点は、応力（引張又は圧縮）誘起材料としてのライナの役割に関連する。トランジスタの性能を向上させるために、物理的応力の適用を用いることができる。例えば、デバイス・チャネルに沿った圧縮応力は、ｐ型ＦＥＴ内の駆動電流を増加させ、ｎ型ＦＥＴ内の駆動電流を減少させる。デバイス・チャネルに沿った引張応力は、ｎ型ＦＥＴ内の駆動電流を増加させ、ｐ型ＦＥＴ内の駆動電流を減少させる。ＦＥＴの導電型（すなわち、ｐ又はｎ）によって、応力ライナを引張応力下に置くことも（ｎＦＥＴのために好ましい）、又は圧縮応力下に置くことも（ｐＦＥＴのために好ましい）できる。
【００６２】
第２の技術（図１１−図１６）がＣＭＰステップを必要とせず、ライナ材料を除去しないので、この技術を用いてゲートに適用された物理的応力は、第１の技術を用いる場合より大きくなる。デバイス性能を改善するために、より大きな応力を用いることができる。
【００６３】
本発明の技術の重要な側面は、プロセスについての限界寸法よりかなり下の寸法、及び、リソグラフィ技術によって達成可能な最小寸法よりかなり下の寸法を有するゲート・ポリシリコン内に、ナノメートル・スケールの「穿孔部」を形成する能力である。ゲート・ポリシリコンの穿孔部により、相対的に高いゲート導体の均一なシリサイド化が可能になる。ゲート・ポリシリコンの容積内に深く、かつ、その全体にわたって堆積されるシリサイド形成金属を堆積させる能力なしに、このような完全かつ均一なシリサイド化／サリサイド化は実現可能でない。
【００６４】
本発明の技術のより重要な利点の１つは、本発明の技術が、均一な組成の、全てがシリサイドのゲート導体を形成する予測可能で確実な方法を提供することである。その結果、認識されるシリサイド・ゲート導体の通常の利点だけではなく、不均一なシリサイド・ゲート組成をもたらすプロセスによって製造されるデバイスと比べて、より一貫したデバイス間の性能パラメータが達成される。
【００６５】
本発明の技術は、垂直柱状構造体（すなわち、コポリマー層の平面に対して実質的に垂直な柱状構造体）を生成するＰＳ−ＰＭＭＡジブロック・コポリマーに関して上述される。平面図では、これらの柱状構造体は、本質的には丸く見え（すなわち、これらは、コポリマー層の平面に対して垂直に見たときに実質的に円形の断面を有し）、円筒形の形状を示唆する。当業者であれば、柱状構造体の正確な形状は重要でないことをすぐに理解するであろう。コポリマーの少なくとも１つの要素を除去し（例えば、化学現像によって）、エッチングによるゲート・ポリシリコンの後の「穿孔」のために用い得る適切にパターン化された「レジスト」を残すことができることだけが、重要である。本発明の技術は、「現像し」、孔、スリット、又は容易に代用できる他の適切な形状を有するゲートの穿孔に適したナノメートル・スケールの開口部のパターンを生成できる、いずれのジブロック・コポリマー、トリブロック・コポリマー等も含む。こうしたいずれの代用物も、本発明の精神及び範囲内に完全に含まれる。
【００６６】
当業者であれば、本発明の技術のような半導体処理技術が、コンピュータ制御の下で自動化装置において実行されることが意図されることをすぐに理解し、認識するであろう。この自動化装置の制御は、通常、ディスク又はテープのようなコンピュータ可読媒体上に、或いは、コンピュータ・ネットワーク又はインターネットのような電子移動媒体を介して提供される命令の組によって案内される。このようなコンピュータ可読媒体又は電子移動媒体上にコンピュータ可読形態で上述した半導体構造体及びデバイスを形成するために自動化装置を制御するための命令を具体化することは、完全に本発明の精神及び範囲内にある。
【００６７】
本発明は、特定の好ましい実施形態に関して示され、説明されたが、本明細書及び付属の図面を読み、理解するとき、当業者であれば、特定の同等の変更及び修正が思い浮かぶであろう。特に、上述した本発明の構成部品によって実行される種々の機能に関して、このような構成部品を説明するのに用いられる用語（「手段」に対する言及を含む）は、ここに示される本発明の例示的な実施形態における機能を実行する開示される構造体と構造的に同等でない場合でも、特に明記されない限り、説明された（すなわち、機能的に同等の）構成部品の指定された機能を実行するいずれの構成部品にも対応するように意図される。さらに、本発明の特定の特徴が幾つかの実施形態の１つだけに関して開示されたが、こうした特徴は、いずれの所与の又は特定の用途に対しても望ましく、有利なものとして他の実施形態の１つ又は複数の特徴と組み合わせてもよい。
【符号の説明】
【００６８】
１００：構造体
１０２：第２のポリマー
１０４：第１のポリマーの垂直柱
１０６、２０２、３０２：基板
２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ、２００Ｅ、２００Ｆ、２００Ｇ、２００Ｈ、３００Ａ、３００Ｂ、３００Ｃ：半導体デバイス
２０４、３０４：浅いトレンチ分離（ＳＴＩ）領域
２１０、２２０、３１０、３２０：チャネル領域
２１２、２２２、３１２、３２２：ゲート導体
２１２Ａ、２２２Ａ、３１２Ａ、３２２Ａ：完全にシリサイド化されたゲート導体
２１４、２２４、３１４、３２４：ゲート誘電体
２１５、２２５、３１５、３２５：窒化物材料
２１６、２２６、３１６、３２６：ゲート・スタック
２１７、２２７、３１７、３２７：酸化物スペーサ
２１８、２２８：シリサイド上部
２１９Ａ、２１９Ｂ、２２９Ａ、２２９Ｂ、３１９Ａ、３１９Ｂ、３２９Ａ、３２９Ｂ：シリサイド・ソース／ドレイン導体
２３０、３３０：窒化シリコン・ライナ
２３４、３３４：有機下層
２３６、３３６：ハードマスク層
２３８、３３８：ジブロック・コポリマー層
２３８Ａ、３３８Ａ：ポリスチレン柱
２４０、３４０：開口部
【図１】
2010512032.tif 000003
【図２】
2010512032.tif 000004
【図３】
2010512032.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010512032.tif 000009
【図８】
2010512032.tif 000010
【図９】
2010512032.tif 000011
【図１０】
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【図１１】
2010512032.tif 000013
【図１２】
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【図１３】
2010512032.tif 000015
【図１４】
2010512032.tif 000016
【図１５】
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【図１６】
2010512032.tif 000018
【手続補正書】
【提出日】平成21年8月6日(2009.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイス上に完全かつ均一にシリサイド化されたゲート導体を形成する方法であって、
シリコン基板及び前記シリコン基板上に形成された１つ又は複数のゲート・スタックを含む半導体デバイスを準備するステップであって、前記１つ又は複数のゲート・スタックは各々、薄いゲート誘電体の上にゲート導体をさらに含み、前記薄いゲート誘電体は、前記シリコン基板内に画定された対応するチャネル領域から遠ざかるように前記ゲート導体を離間配置する、ステップと、
前記１つ又は複数のゲート導体の上に自己組織化型ジブロック・コポリマー層を配置するステップと、
前記ジブロック・コポリマー層をアニールし、これを自己組織化させてナノメートル・スケールのポリマー構造体を形成するステップと、
前記ジブロック・コポリマー層を現像して、内部にナノメートル・スケールの開口部の反復パターンを形成するステップと、
前記現像されたコポリマー層をエッチング・テンプレートとして用いて選択的にエッチングし、前記１つ又複数のゲート導体内に延びるナノメートル・スケールの穿孔部を形成し、前記１つ又は複数のゲート導体の上にシリサイド形成金属を堆積させるステップと、
サリサイド化して、前記１つ又は複数のゲート導体をシリサイドに変換するステップと、
を含む方法。
【請求項２】
サリサイド化する前に、前記１つ又は複数のゲート導体はポリシリコンである、請求項１に記載の方法。
【請求項３】
サリサイド化するステップは、高温急速熱アニール（ＲＴＡ）によって達成される、請求項１に記載の方法。
【請求項４】
前記ジブロック・コポリマーは、ＰＳ−ＰＭＭＡブロック・コポリマーである、請求項１に記載の方法。
【請求項５】
前記シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、Ｔａ及び前記金属の合金から成る群から選択される、請求項１に記載の方法。
【請求項６】
前記選択的エッチングは、反応性イオン・エッチング（ＲＩＥ）を含む、請求項１に記載の方法。
【請求項７】
前記ジブロック・コポリマー層を配置する前に、前記１つ又は複数のゲート導体の上にハードマスク層を配置するステップをさらに含む、請求項１に記載の方法。
【請求項８】
半導体デバイス上の完全かつ均一にシリサイド化されたゲート導体であって、前記ゲート導体は、
シリコン基板及び前記シリコン基板上に形成された１つ又は複数のゲート・スタックを含む半導体デバイスを準備するステップであって、前記１つ又は複数のゲート・スタックは、薄いゲート誘電体の上にあるゲート導体をさらに含み、前記薄いゲート誘電体は、前記シリコン基板内に画定された対応するチャネル領域から遠ざかるように前記ゲート導体を離間配置する、ステップと、
前記１つ又は複数のゲート導体の上に自己組織化型ジブロック・コポリマー層を配置するステップと、
前記ジブロック・コポリマー層をアニールして、これを自己組織化させてナノメートル・スケールのポリマー構造体の反復パターンを形成するステップと、
前記ジブロック・コポリマー層を現像して、内部にナノメートル・スケールの開口部の反復パターンを形成するステップと、
前記現像されたコポリマー層をエッチング・テンプレートとして用いて選択的にエッチングし、前記１つ又複数のゲート導体内に延びるナノメートル・スケールの穿孔部を形成し、前記１つ又は複数のゲート導体の上にシリサイド形成金属を堆積させるステップと、
サリサイド化を行ない、前記１つ又は複数のゲート導体をシリサイドに変換するステップと、
によって形成される、完全かつ均一にシリサイド化されたゲート導体。
【請求項９】
半導体デバイス上に完全かつ均一にシリサイド化されたゲート導体を形成する方法であって、
シリコン基板及び前記シリコン基板上に形成された１つ又は複数のゲート・スタックを含む半導体デバイスを準備するステップであって、前記１つ又は複数のゲート・スタックは各々薄いゲート誘電体の上にあるゲート導体をさらに含み、前記薄いゲート誘電体は、前記シリコン基板内に定められた対応するチャネル領域から遠ざかるように前記ゲート導体を離間配置し、前記チャネル領域は、ソース及びドレイン領域がその両端部に画定される、ステップと、
前記半導体デバイスの上にレベリング層を配置するステップと、
前記レベリング層の上に自己組織化型ブロック・コポリマー層を配置するステップと、
前記ジブロック・コポリマー層をアニールし、これ自体を組織化してナノメートル・スケールのポリマー構造体の反復パターンを形成するステップと、
前記ジブロック・コポリマー層を現像して、内部にナノメートル・スケールの開口部の反復パターンを形成するステップと、
前記コポリマー層内の前記開口部を通して選択的にエッチングし、前記１つ又は複数のゲート導体内に延びるナノメートル・スケールの穿孔部を形成するステップと、
前記半導体デバイスの上にシリサイド形成金属を堆積させるステップと、
サリサイド化して、前記１つ又は複数のゲート導体並びに前記ソース及びドレイン領域をシリサイドに変換するステップと、
を含む方法。
【請求項１０】
サリサイド化する前に、前記１つ又は複数のゲート導体はポリシリコンである、請求項９に記載の方法。
【請求項１１】
前記ジブロック・コポリマー層を配置する前に、有機層の上にハードマスク層を配置するステップをさらに含む、請求項９に記載の方法。
【請求項１２】
前記選択的エッチングは、前記コポリマー層内の開口部の前記パターンをハードマスク層に転写するステップをさらに含む、請求項９に記載の方法。
【請求項１３】
前記サリサイド化するステップは、高温急速熱アニール（ＲＴＡ）を含む、請求項９に記載の方法。
【請求項１４】
前記ジブロック・コポリマーは、ＰＳ−ＰＭＭＡブロック・コポリマーである、請求項９に記載の方法。
【請求項１５】
前記シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、Ｔａ及び前記金属の合金から成る群から選択される、請求項９に記載の方法。
【請求項１６】
前記選択的エッチングは、反応性イオン・エッチング（ＲＩＥ）を含む、請求項９に記載の方法。
【請求項１７】
半導体デバイス上に完全かつ均一にシリサイド化されたゲート導体を形成する方法であって、前記ゲート導体は、
シリコン基板及び前記シリコン基板上に形成された１つ又は複数のゲート・スタックを含む半導体デバイスを準備するステップであって、前記１つ又は複数のゲート・スタックは薄いゲート誘電体の上にあるゲート導体をさらに含み、前記薄いゲート誘電体は、前記基板内に画定された対応するチャネル領域から遠ざかるように前記ゲート導体を離間配置し、前記チャネル領域は、ソース及びドレイン領域がその両端部に画定される、ステップと、
前記半導体デバイスの上にレベリング層を配置するステップと、
前記レベリング層の上に自己組織化型ジブロック・コポリマー層を配置するステップと、
前記ジブロック・コポリマー層をアニールし、これを自己組織化させてナノメートル・スケールのポリマー構造体の反復パターンを形成するステップと、
前記ジブロック・コポリマー層を現像して、内部にナノメートル・スケールの開口部の反復パターンを形成するステップと、
前記コポリマー層内の前記開口部を通して選択的にエッチングし、前記１つ又は複数のゲート導体内に延びるナノメートル・スケールの穿孔部を形成するステップと、
前記半導体デバイスの上にシリサイド形成金属を堆積させるステップと、
サリサイド化して、前記１つ又は複数のゲート導体並びに前記ソース及びドレイン領域をシリサイドに変換するステップと、
によって形成される、完全かつ均一にシリサイド化されたゲート導体。
【請求項１８】
前記ジブロック・コポリマーは、ＰＳ−ＰＭＭＡブロック・コポリマーである、請求項１７に記載の完全かつ均一にシリサイド化されたゲート導体。
【請求項１９】
前記シリサイド形成金属は、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｏ、Ｔａ及び前記金属の合金から成る群から選択される、請求項１７に記載の完全かつ均一にシリサイド化されたゲート導体。
【国際調査報告】
2010512032.tif 000019