(57)【要約】複数個のメモリセルを持つＳＲＡＭを検査する方法を開示する。第１ステップにおいて、被検セル（ＣＵＴ）内にビット値を書き込む。続いて、第１および第２有効トランジスタを無効にして、ビット線を放電して低電位にする。つぎに、被検メモリセルに接続したワード線（ＷＬ）を所定の期間にわたり有効にする。この期間の第１部分中に、一方のビット線（ＢＬＢ）を低電位に維持することでＣＵＴにおける関連するプルアップトランジスタを導通状態にして、その後にこのビット線（ＢＬＢ）を高電位まで充電する。この期間が終了したとき、第１セルのビット値を決定する。本発明方法は、この目的を達成する専用のハードウェアを必要とすることなく、不良または欠陥ＳＲＡＭセルの検出を容易にする。
2010501966.tif 000002
【特許請求の範囲】
【請求項１】
複数個のメモリセルを持つスタティックランダムアクセスメモリであって、各メモリセルは高電位電源と低電位電源との間で、たすきがけ接続した１対のインバータ対を備え、このインバータ対の第１インバータは第１有効トランジスタを介して第１ビット線に接続する制御端子を有し、前記インバータ対の第２インバータは第２有効トランジスタを介して第２ビット線に接続する制御端子を有し、前記第１および第２の有効トランジスタはワード線に接続した制御端子をそれぞれ有する該スタティックランダムアクセスメモリを検査する方法において、
(ａ)第１メモリセルに第１ビット値を書き込むステップと、
（ｂ）前記第１メモリセルにおける第１および第２の有効トランジスタを無効にするステップと、
(ｃ)前記第１メモリセルに接続した前記第１ビット線および前記第２ビット線を放電して低電位にするステップと、
(ｄ)所定期間にわたり前記メモリセルに接続した前記ワード線をアクティブ化するとともに、前記第１メモリセルに接続した前記第１ビット線を前記所定期間における所定部分中に前記低電位に維持するステップと、
(ｅ)前記所定期間における前記所定部分が完了する際に、前記第１ビット線を高電位にするステップと、
(ｆ)前記所定期間経過後に、前記被検セルの前記ビット値を測定するステップと、
を有する方法。
【請求項２】
請求項１に記載の方法において、ステップ(ａ)〜(ｆ)を、前記所定期間の異なる所定部分で繰り返す方法。
【請求項３】
請求項１または２に記載の方法において、さらに、
(ｇ)前記メモリセルに第２ビット値を書き込むステップと、
(ｈ)前記第１および第２の有効トランジスタを無効にするステップと、
(ｉ)前記第２ビット線および前記第１ビット線を放電して前記低電位にするステップと、
(ｊ)他の所定期間にわたり、前記メモリセルに接続した前記ワード線をアクティブ化するとともに、前記第２ビット線を前記他の所定期間における他の所定部分中に前記低電位に維持するステップと、
(ｋ)前記他の所定期間における前記他の所定部分が完了する際に、関連する前記第２ビット線を高電位にするステップと、
(ｌ)前記所定期間経過後に、前記被検セルの前記他のビット値を測定するステップと、
を有する、方法
【請求項４】
請求項３に記載の方法において、ステップ(ｇ)〜(ｌ)を異なる所定遅延時間にわたり繰り返す、方法。
【請求項５】
請求項１または２に記載の方法において、ステップ(ａ)〜(ｆ)を前記スタティックランダムアクセスメモリの各メモリセルに対して繰り返す方法。
【請求項６】
請求項３または４に記載の方法であって、ステップ(ｇ)〜(ｌ)を前記スタティックランダムアクセスメモリの各メモリセルに対して繰り返す方法。
【発明の詳細な説明】
【技術分野】
【０００１】
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、その内容を保持するために電力を必要とするメモリチップであり、言い換えれば、電力を供給する限りデータビットをそのメモリに保持する。このＳＲＡＭは、２個の選択トランジスタのうち一方をアクティブ化するのにもとづき、一方または他方の側に電流を流すラッチ回路により構成する。ダイナミックＲＡＭ（ＤＲＡＭ）とは違って、ＳＲＡＭは定期的にセルをリフレッシュするために、回路をリフレッシュする必要が無い。ＳＲＡＭはまた、ＤＲＡＭより速いデータへのアクセスを得る。しかし、ＤＲＡＭに比べて、より大きな場所を取り、より大きな電力を使用して、より高価になりがちである。ＳＲＡＭは一般的にコンピュータのキャッシュメモリや、例えばビデオカードにおけるデジタル‐アナログ変換器のランダムアクセスメモリの一部として使用する。
【背景技術】
【０００２】
図１には、一般的に使用されている６トランジスタ（６Ｔ）‐ＳＲＡＭセルを示す。Ｐチャネルトランジスタ１０２およびＮチャネルトランジスタ１０４を備える第１インバータ１００と、Ｐチャネルトランジスタ２０２およびＮチャネルトランジスタ２０４を備える第２インバータ２００とを、既知のたすきがけ結合で相互接続してラッチを形成する。第１Ｎチャネル選択トランジスタ１０６はこのラッチを第１ビット線ＢＬＢに接続し、第２Ｎチャネル選択トランジスタ１０８はこのラッチを第２ビット線ＢＬに接続する。Ｎチャネル選択トランジスタ１０６，１０８のゲートをワード線ＷＬに接続する。
【０００３】
上述の６トランジスタ（６Ｔ）‐ＣＭＯＳ‐ＳＲＡＭセルは、マイクロプロセッサおよびマイクロコントローラ設計において、４トランジスタ（４Ｔ）のＳＲＡＭセルより多くの利点があり、その利点としては、そのアクティブ・プルアップＰＭＯＳトランジスタによる完全なデータ保持能力がある。しかし、完全なデータ保持能力は、従来実現されてこなかった。なぜなら、よく脆弱欠陥と称されるいくつかの開回路欠陥により保持に失敗することが知られているからである。この種の欠陥は、一般的に抵抗欠陥、過剰プロセスシフト、トランジスタのミスマッチ、ＩＲ低下などにより生ずるものであり、プロセス、温度、時間に依存して予測不可能なデータ保持の失敗を引き起こすことがある。そのような保持の失敗はランダムに起こりがちであり、なぜならセルは全体的に損傷しているのではなく、保持の失敗（状態反転に特徴がある）は、ＳＲＡＭの通常作動中のある動作条件、例えば電気的攪乱（例えば電源ノイズ）、読み出し／書き込みセルの障害の下でのみ誘発されるからである。したがって、Ｎ−Ｍａｒｃｈのような高温ベーキングおよび検査アルゴリズムによる従来の保持検査技術はこの種の欠陥を検出できない。
【０００４】
以下の説明上、不良セルを、静的ノイズマージン（ＳＮＭ）が０に近いセルと定義する。したがって、このようなセルは、不慮に状態を反転させる可能性がある。ＳＮＭはどちらかの状態におけるノイズに対する論理回路の許容度の指標であり、すなわち、入力電圧がどのくらい変化しても、現在の論理状態を攪乱することがないようにできるかの目安である。言い換えれば、ＳＮＭはセルのロバスト性の指標を表している。図２を参照して、静的ノイズマージンを強調してセルの伝達関数を示す。ＳＮＭを、２個のセルインバータの伝達特性曲線で囲まれる最大の正方形の辺として定義する。特性曲線上の点ＸおよびＹは２つの安定状態を表し、交点Ｚはメタ（準）安定状態を表す。ＺからＸおよびＹへの辺りの小さな障害は、セルの状態ＸおよびＹをそれぞれ反転させるだろう。
【０００５】
図３には、良ＳＲＡＭセル（実線）と不良ＳＲＡＭセル（破線）の伝達特性曲線を示す。軸はノード電圧を示し、ビット線電圧に比例する。ＶＭｇｏｏｄおよびＶＭｗｅａｋは良セルおよび不良セルのメタ安定点を表す。もしＳＲＡＭの内部ノードをＶＭのレベルに達する場合、次に微小な電圧増加がこの電圧増加の方向にセルを反転させるであろう。伝達特性曲線上の点Ｘ１，Ｙ１（Ｘ２，Ｙ２）は、それぞれ、良（不良）セルの安定状態を示し、点Ｚ１（Ｚ２）はメタ安定状態を表す。図３より明らかなように、不良セルは、良セルよりも著しく小さいＳＮＭを持つ。
【０００６】
ＳＲＡＭにおける不良セルの検出について、いくつかの従来技術による解決法が存在する。例えば、特許文献１（米国特許６７７８４５０号）は、伝達特性曲線の範囲を持つ不良セルを検出するための装置および方法を開示している。この目的を達成するために、被検セルをバイアス電圧発生器に接続し、このバイアス電圧発生器は、所定のバイアス電圧を選択するよう構成することができる。異なるバイアス電圧は異なるメタ安定点の検出を可能にするので、この方法により不良セルの範囲を検出することができる。
【０００７】
代替的手法が特許文献２（国際公開第ＷＯ２００６／０５６９０２）に開示されており、この場合、被検セルおよび基準セルのそれぞれに反対のデータ値を保存し、また基準セルのワード線に部分的にビット線を放電することを許可するパルス列を供給し、これらパルスの個数および幅を変更することによりこのビット線における電圧変化を容易にする、ことによって、不良セルを検出する。この後、被検セルに種々の電圧値を加え、このセルのＳＮＭを正確に決定する。
【０００８】
特許文献３（米国特許６５９０８１８号）には、不良ＳＲＡＭセルを検出する他の方法が開示されている。この特許に開示されたＳＲＡＭは、ソフト欠陥検出（ＳＤＤ）モードで動作可能である。この目的のために、ＳＤＤ調整回路をビット線の各対間に接続する。ＳＤＤ調整回路は、各ビット線をそれぞれの所定電圧まで充電し、この後、ビット線を短絡し、双方のビット線に中間電圧を確立し、セルのワード線をアクティブ化することでセルにその中間電圧を加えるよう構成する。このことは不良セルに保存ビット値を反転させる。
【０００９】
これらの従来技術の方法に共通な欠点は、不良セル検出を容易にするのに特化したいくつかのハードウェアを付加する必要があるということである。このことはいつも容認可能なわけではなく、例えば付加的ハードウェアはＳＲＡＭの価格に上乗せされるためである。さらに、上述の検査方法は、メモリのセルにおけるプルアップトランジスタに関連するあるタイプの抵抗オープンを検出できない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許６７７８４５０号
【特許文献２】国際公開第ＷＯ２００６／０５６９０２
【特許文献３】米国特許６５９０８１８号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、間接的にＳＲＡＭの面積オーバーヘッドを削減し、またメモリのセルにおけるプルアップトランジスタに関連する抵抗オープンの検出を容易にする、ＳＲＡＭの検査方法を得ることにある。
【課題を解決するための手段】
【００１２】
本発明の第１の態様によれば、複数個のメモリセルをもつスタティックランダムアクセスメモリであって、各メモリセルは高電位電源と低電位電源との間でたすきがけ接続した１対のインバータ対を備え、このインバータ対の第１インバータは第１有効トランジスタを介して第１ビット線に接続した制御端子を有し、前記インバータの第２インバータは第２有効トランジスタを介して第２ビット線に接続した制御端子を有し、第１および第２の有効トランジスタは、それぞれワード線に接続した制御端子を有する該スタティックランダムアクセスメモリを検査する方法を提供し、この方法は、
(ａ)第１メモリセルに第１ビット値を書き込むステップと
(ｂ)第１メモリセルにおける第１および第２の有効トランジスタを無効にするステップと、
(ｃ)第１メモリセルに接続した第１ビット線および第２ビット線を放電して低電位にするステップと、
(ｄ)所定期間にわたりメモリセルに接続したワード線をアクティブ化するとともに、第１メモリセルに接続した第１ビット線を、前記所定期間における所定部分中に、低電位に維持するステップと、
(ｅ)前記所定期間における前記所定部分が完了する際に、前記第１ビット線を高電位にするステップと、
(ｆ)所定期間経過後に、被検セルのビット値を測定するステップと、
を有する。
【００１３】
本発明方法は、従来技術の方法と基本的に異なる手法を使用しており、従来技術では通常不良ＳＲＡＭセルにおけるビット反転を目安にして検出している。対照的に本発明の方法は、被検セル（ＣＵＴ）に規定ビット値を保存することでセルを明確に規定された状態にし、続いてこの明確な規定された初期状態から、ステップ（ａ）で書き込んだデータとステップ（ｆ）のセルから回収したデータとの比較を必要とせずに、ＣＵＴのプルアップトランジスタにより浮動ビット線をプルアップすることができるかどうかをチェックすることにより、ＳＲＡＭセル内のプルアップトランジスタが関連するビット線をプルアップできるかどうかを検査する。不良セルの場合、被検プルアップトランジスタの抵抗欠損または閾値シフトのために、プルアップトランジスタは関連するビット線のキャパシタンス（静電容量）を充電することができない。
【００１４】
好適には、本発明方法は、さらに、被検セルのＳＮＭを正確に決定できるようにするため、異なる所定遅延でステップ(ａ)〜(ｆ)を繰り返す。
【００１５】
ステップ(ａ)〜(ｆ)は、さらに、被検セルの他のプルアップトランジスタを検査するために被検セルに接続した第１および第２ビット線の役割を交換して、繰り返してよい。
本発明を、より詳細に、単なる例示として、添付図面につき説明する。
【図面の簡単な説明】
【００１６】
【図１】従来の６トランジスタＳＲＡＭセルの構造を示す回路図である。
【図２】静的ノイズマージンを強調して伝達関数を示す。
【図３】良ＳＲＡＭセルおよび脆弱ＳＲＡＭセルのそれぞれの伝達関数を示す。
【図４】本発明方法のフローチャートを示す。
【図５】本発明方法を行ったときに、良ＳＲＡＭセルと抵抗オープンまたはブリッジング（架橋）欠陥を持つＳＲＡＭとの間における挙動の違いのシミュレーション結果を示す。
【図６】本発明の方法を行ったときに、良ＳＲＡＭセルと抵抗オープンまたはブリッジング（架橋）欠陥を持つＳＲＡＭとの間における挙動の違いのシミュレーション結果を示す。
【図７】本発明の方法を行ったときに、良ＳＲＡＭセルと抵抗オープンまたはブリッジング（架橋）欠陥を持つＳＲＡＭとの間における挙動の違いのシミュレーション結果を示す。
【発明を実施するための形態】
【００１７】
図面は単に概略的であり、縮尺通りに描いていないことを理解されたい。いくつかの参照番号は図面にわたり、同一または類似の部分を示すことを理解されたい。
本発明の検査方法（一つの実施形態を図４に示す）を、図１〜５につきより詳細に説明する。
【００１８】
本発明の原理は、ビット線ＢＬおよびＢＬＢが無視できないキャパシタンス（静電容量）を持つという事実にもとづいている。被検セル（ＣＵＴ）における１個のＰＵＴを介して高電位電源に導通するとき、ビット線をこの電位に達するためにこのキャパシタンス（静電容量）を充電する必要がある。不良セルは、通常いくつかの構造的欠陥、例えば抵抗オープンのようなスポット欠陥、ブリッジング（架橋）欠陥、過剰閾値シフトがある。このような欠陥は、例えばＰＵＴ１０２および２０２などのプルアップトランジスタの、それらが関連するビット線のキャパシタンス（静電容量）を充電する能力を著しく減少する。この特性を、以下のようにして有効に利用する。
【００１９】
本発明方法は、ＣＵＴにバックグラウンドデータを書き込むステップ４１０から開始する。データをＣＵＴに書き込んで、セルを十分明確に規定された状態にする。１個以上のセルに、同時にデータを供給する、例えばワード線ＷＬを共有するすべてのセルに供給することができる。
【００２０】
例えば、論理値「０」をＣＵＴに書き込むことができる。このことは、通常、ビット線ＢＬＢを電源電圧（Ｖｄｄ）などの高電位に充電し、またビット線ＢＬを接地し、この後ワード線ＷＬを有効にすることにより、達成する。このことは、高電位をノード１に記憶し、低電位をノード２に記憶することになる。ノード１は、プルアップトランジスタ（ＰＵＴ）２０２およびプルダウントランジスタ（ＰＤＴ）２０４の制御端子に接続しているので、ノード１上の高電位はＰＵＴ２０２をスイッチオフにし、ＰＤＴ２０４をスイッチオン状態にする。同様に、ノード２上の低電位はＰＵＴ１０２をスイッチオン状態にし、１０４をスイッチオフ状態にする。このことはノード２をさらに接地電位へ引き込み、ノード１をさらにＶｄｄへ引き込む。したがって、ノード２すなわち「真」ビットを論理「０」にセットし、ノード１すなわち「偽」ビットを論理「１」にセットする。
【００２１】
しかし、本発明方法の以下のステップは、論理「１」をＣＵＴに書き込むことにも同様に適用でき、このことを後でより詳細に説明する。
ＣＵＴの書き込みサイクル後に、ワード線ＷＬを無効にし、ステップ４２０で、そのビット線ＢＬおよびＢＬＢを低電位、例えば、接地電位に引き下げる。つぎに、ワード線ＷＬをステップ４３０で再び有効にする。このことにより、有効トランジスタ１０６および１０８をスイッチオン状態にし、したがって、ＣＵＴのクロス接続のインバータを、接地状態のビット線ＢＬおよびＢＬＢに導通し、これにより、論理「１」を持つすなわちステップ４１０で書き込み動作中に高電位にプルアップした図１内のＣＵＴのノードを、低電位までプルダウンする。
【００２２】
ワード線ＷＬが有効である期間の第１部分Δ中、ビット線ＢＬＢを接地（グランド）状態に維持して、ノード１を接地（グランド）状態に維持し、かつＰＵＴ２０２のスイッチオン状態に維持することを確実にする。この間、ビット線ＢＬを浮動状態に釈放しておき、このビット線ＢＬの釈放は、ワード線ＷＬを有効にする時点の前またはその時点と同時に行う。ビット線ＢＬＢを接地（グランド）状態に維持するため、ノード１は低電位に維持され、このことは、ノード１に接続した制御端子を有するＰＵＴ２０２のスイッチオン状態を維持することを意味する。したがって、仮にＰＵＴ２０２が正確に機能している場合、ＰＵＴ２０２は期間Δ中、浮動ビット線ＢＬを充電すなわちプルアップを開始するはずである。
【００２３】
期間Δの後、ただし依然としてワード線が有効である期間中、ステップ４４０で、ビット線ＢＬＢを高電位、例えばＶｄｄにプルアップする。この時点で、良ＣＵＴと不良ＣＵＴの挙動の違いが明らかになる。良ＣＵＴの場合、期間Δ中にノード２における電位を、ＰＵＴ２０２により、ＰＤＴ１０４が有効になるとともに、ＰＵＴ１０２が無効になるような程度までプルアップしているはずである。したがって、たとえビット線ＢＬＢをプルアップする場合でも、有効状態にされたＰＤＴ１０４によって、ＣＵＴのノード１を有意にプルアップすることはできない。したがって、ＰＤＴ２０２は有効状態を維持し、ノード２をさらにプルアップし、最終的には論理「１」をＣＵＴに記憶することに導く。
【００２４】
逆に不良ＣＵＴ、例えばＰＤＴ２０２と高電位電源との間に導電路に抵抗オープンを持つセルの場合、ＰＵＴ２０２は浮動ビット線ＢＬのキャパシタンス（静電容量）を充電できないために、期間Δ中におけるＰＵＴ２０２の強制されたアクティブ状態も、ノード２における電位の有意な上昇には至らないであろう。したがってビット線ＢＬＢをプルアップするとき、ノード１も同様にプルアップされる、なぜならノード２上の比較的低い電位はＰＤＴ１０４よりむしろＰＵＴ１０２をスイッチオン状態にするからである。したがって、ＰＵＴ２０２はスイッチオフ状態になり、ＰＤＴ２０４をスイッチオン状態にし、このことにより、ノード２における電位をさらに低下させ、最終的には論理「０」をＣＵＴに記憶することに導くだろう。
【００２５】
したがって、ステップ４５０でＣＵＴを読み出すことにより、良セルは、セルに記憶したビット値を測定することにより不良または不正セルから即座に判別することができる。
【００２６】
図５は、本発明検査方法を良ＣＵＴと１０ＧΩの抵抗オープンを持つＣＵＴに対して行ったシミュレーション結果を示す。シミュレーションした良ＣＵＴの過渡曲線を５１０の符号で示し、シミュレーションした不良ＣＵＴの過渡曲線を５２０の符号で示す。図５は、上から下に向かって、ノード２における電位、ノード１における電位、ビット線ＢＬにおける電位、ビット線ＢＬＢにおける電位、ワード線ＷＬにおける電位を示す。
【００２７】
シミュレーションは、ビット線ＢＬＢおよびワード線ＷＬの双方が高電位を持つ状態にし、時刻ｔ＝０．０ｎｓから開始し、この後ワード線を放電すなわち無効状態にする。これは、論理「０」をＣＵＴ内に書き込む書き込みサイクル（ステップ４１０）の終了を示し、ノード１における高電位とノード２における低電位として見ることができる。それから短時間経過した後（ｔ≒０．８ｎｓ）、ビット線ＢＬＢを放電して（ステップ４２０）、その後ワード線ＷＬを再びｔ＝２．０ｎｓで有効にして（ステップ４３０）、トランジスタ１０６および１０８を有効にする。これによりノード１を急速に放電して、したがって上記のようにノード２に関連するＰＵＴ２０２を有効にする。このことは良ＣＵＴのノード２上に明確な電位上昇を起こし、浮動ビット線ＢＬもまたＰＵＴ２０２により充電する。
【００２８】
対照的に不良ＣＵＴの過渡曲線５２０は、このＣＵＴ内の抵抗オープンがノード１と関連するビット線ＢＬにおける著しい電位上昇を上記のように妨害していることを指し示す。したがってｔ≒４．５ｎｓで、良ＣＵＴのノード２はノード１よりも著しく高電位を持つ一方で、不良ＣＵＴにおいては、このセル内の作動ＰＵＴが関連するビット線をプルアップする能力がないために、ノード１とノード２の双方がほとんど同一の比較的低電位を持つ。したがって、ビット線ＢＬＢをｔ＝４．５ｎｓで高電位に引き上げるとき、上述のように、不良セルのノード１はすぐに引き上がるが、その一方で良セルにおいてはノード２での電位増加がノード１での引き上げを阻止する。ＣＵＴのその後のビット値読み出しによりセルが正常かどうかを確認する。
【００２９】
ここで、ステップ４２０において被検ＰＵＴに接続したビット線が完全に放電しない、すなわちビット線は残存電位に維持できることを強調したい。このバイアスによれば、本発明方法のその後のステップにおいてＰＵＴをスイッチオン状態にすることを確実にする。
【００３０】
ステップ４３０におけるワード線ＷＬのアクティブ化と、ビット線ＢＬＢの接地（グランド）状態からの釈放、すなわちステップ４４０におけるビット線ＢＬＢの高電位への充電との間の遅延Δは、良セルがノード２における電位と、ノード１のＰＤＴ１０４が有効になるように関連するビット線ＢＬの電位とを十分にプルアップするために十分な時間を与えるように選択する。
【００３１】
被検メモリは、Δにおける適正な値を動的に決定するために、基準またはレプリカセルを備えることができる。この目的を達成するために、ＣＵＴに適用する本発明方法のステップを、同時に対応するレプリカセルに適用することができる。レプリカセルのビット線を監視（モニタ）して、レプリカセルのアクティブ状態にあるＰＵＴに関連するビット線における電位が所定閾値に達すると即座に、ステップ４４０をＣＵＴに対して実行する。このことは、メモリを実装する技術、例えばその技術が比較的緩慢なまたは迅速な導通挙動を持つかどうかに対して適合するΔの値を使用していることを確実にする。レプリカセルは、適切なΔの値のより正確な決定を容易にするために、モニタするビット線上で変動する電位を増幅するために並列接続した多数のメモリセルにより構成することができる。
【００３２】
ステップ４５０において、ＣＵＴに記憶したビット値を測定（決定）する。このことは、例えばＣＵＴを読み出すことにより実行する。図５における過渡曲線からすぐに明らかなように、良セルは、ステップ４４０におけるビット線ＢＬＢの充電後に、ノード２上に高電位を持ち、ノード１上に低電位を持つ。言い換えれば、良セルはこの時点で論理「１」を保持する。不良セルは、ステップ４４０におけるビット線ＢＬＢの充電後に、ノード２上に低電位を持ち、ノード１上に高電位を持つ。言い換えれば、不良セルはこの時点で論理「０」を持つ。本発明方法を適用することにより、ステップ４００においてＣＵＴに論理「０」を書き込む場合の初期ビット値を保持する不良セルとは対照的に、良セルのビット状態を反転する。
【００３３】
しかし、ＣＵＴにおける初期論理「１」ビット値は、ＣＵＴを同一最終状態にすることを強調したい。このことは、ステップ４２０および４３０の組み合わせが、どちらのノードが高電位であるかに関わらず、ＣＵＴの高電位のノードを低電位にプルダウンするという事実から理解することができる。しかし、もし本発明のステップ４４０を実行する間に浮動ビット線に接続するノードが初期に論理「１」を持っている場合、すなわちデータ書き込みステップ４１０の間にノード１を高電位にする場合、この状況では、本発明のステップ４３０を実行する間にこのノードが完全に放電されないことがある。このことは、通常、Δの適正な値に影響を与え、なぜならこのノードが制御するＰＤＴが有効となる状態に達するのに、このノードはほとんど時間を必要としないからである。
【００３４】
ステップ４６２において、ＣＵＴから回収したビット値を評価する。もし被検ＳＲＡＭセルが欠陥および不良セルであると結論付ける場合、そのセルの検査を終了する。もし別のセルを検査するなら、ステップ４６８で決定するように同一の検査手順を他のセルに適用することができ、そうでなければステップ４７０で本発明方法を終了する。
【００３５】
不正のカバー範囲を改善するために、ＣＵＴにさらなる検査を行うことができる。例えば、ステップ４３０におけるＣＵＴのワード線ＷＬの充電と、ステップ４４０におけるＣＵＴの適正なビット線の充電との間における遅延Δを、ステップ４６４において変更することができる。図５につき説明したように、ＣＵＴにとって、一方の有効化したＰＵＴにより関連するビット線のキャパシタンス（静電容量）を充電するのに必要な時間は、ビット線のキャパシタンス（静電容量）とＶｄｄなどの高電位電源との間における導電路にわたる抵抗の関数である。この抵抗の増大は、キャパシタンス（静電容量）の充電時間を増大し、したがって、浮動ビット線に接続したノードにより制御するＰＤＴを有効化するのに成功するために必要な時間を増加する。この時間は、またＣＵＴのＳＮＭにも関連する。したがって、各検査サイクルのΔを変化させることにより、ＣＵＴのＳＮＭの指標を決定することができる。
【００３６】
ステップ４６６において、ＣＵＴの他のＰＵＴを検査するよう、ＣＵＴに対する本発明方法のステップを繰り返すことを決定することができ、この場合、この検査の種々のステップにおけるビット線ＢＬおよびＢＬＢの役割を交換する。この方法により、高電位電源と、ＰＵＴ１０２を介するビット線ＢＬＢと、有効トランジスタ１０６との間における導電路の抵抗も、明確に検査することができる。
【００３７】
通常は、本発明方法のステップを、ＳＲＡＭのすべてのセルを検査するまで繰り返す。このことをステップ４６８においてチェックし、その後ステップ４７０で本発明方法を完了する。
【００３８】
当然のことながら、本発明の検査方法を従来のＳＲＡＭデバイスに適用することができ、スタンドアローンまたは内蔵型のＳＲＡＭであっても、ＳＲＡＭは不良セル検出を容易にするための専用検査構造を設ける必要がない。唯一の必要条件は、ビット線およびワード線は図５に示す波形のように、これらビット線およびワード線に適当な波形を与えるために制御可能でなければならないことである。そのような制御可能性は、従来のＳＲＡＭにおいて一般的に利用可能である。
【００３９】
本発明方法によれば、マーチ検査のような従来のメモリ検査では検出できなった広範囲の欠陥を検出可能である。図５においては、Ｒ＝１０ＧΩの比較的大きい抵抗オープンを検出することができる例を示す。しかし、もっと小さい抵抗欠損もまた発見することができる。図６は良セルをＲ＝１００ｋΩの抵抗オープンを持つセルと比較したシミュレーション結果を示す。抵抗オープンを持つセルの過渡曲線を参照符号６２０で示す。このセルもまた、関連するワード線ＷＬを有効にした後に、ノード２および関連するビット線ＢＬを十分にチャージすることができないことが、すぐに理解できる。
【００４０】
図７は、良セルをノード１とノード２の間に短絡したブリッジを持つセルと比較したシミュレーション結果を示す。良セルにおいて、これら２つのノードの間に抵抗回路はＲ＝１００ＧΩの値を持つが、それに対して不良セルにおいては、この回路はＲ＝１００ｋΩの抵抗値を持つ。不良セルの過渡曲線を参照符号７２０で示す。ｔ＝Δ、すなわちワード線が有効な期間（ｔ≒４．５ｎｓ）中にビット線ＢＬＢをＶｄｄまで充電するときに、ＣＵＴの状態を即座にその初期状態に反転することは明白であり、したがって、そのようなブリッジ欠陥（短絡）を持つセルもまた本発明の方法を使用して検出できることを示す。
【００４１】
上述の実施形態は本発明を限定するものでなく、当業者は添付の請求項の範囲から逸脱することなく多くの代替的な実施形態を設計することができる。請求項において、括弧で囲んだいずれの参照符号も請求を限定すると解すべきでない。用語「備える／有する（comprising）」は、特許請求の範囲に挙げた以外に他の要素やおよびステップがあることを除外しない。要素の冠詞「ａ」および「ａｎ」は、当該要素が複数存在することを除外しない。本発明を、いくつかの異なる要素を備えるハードウェアを用いて実装することができる。いくつかの手段を列挙するデバイス請求項において、これら手段のいくつかを１個および同一ハードウェアで実施することができる。相互に異なる独立請求項にある手段を引用したという事実は、これら手段の組み合わせを有利に使用することができないことを、全く示唆しない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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