(57)【要約】オフチップ駆動（ＯＣＤ）及びオンダイ終端（ＯＤＴ）を実行するシステム及び方法を提供する。該両機能を実施するために、トランジスタを有する共通のプルアップ回路網及びトランジスタを有する共通のプルダウン回路網が用いられる。駆動モードでは、プルアップ回路網は、「オン」出力が生成されるべきとき、較正された駆動インピーダンスを生成するようにされ、プルダウン回路網は、「オフ」出力が生成されるべきとき、較正された駆動インピーダンスを生成するようにされる。終端モードでは、プルアップ回路網及びプルダウン回路網は、較正されたプルアップ抵抗及びプルダウン抵抗をそれぞれ生成し、一緒に分割終端を形成するようにされる。
2010529759.tif 000002
【特許請求の範囲】
【請求項１】
結合型駆動及び終端回路であって：
可変インピーダンス・プルアップ回路網；
可変インピーダンス・プルダウン回路網；
前記プルアップ回路網の構成を設定する少なくとも１つの制御入力；
前記プルダウン回路網の構成を設定する少なくとも１つの制御入力；
前記可変インピーダンス・プルアップ回路網がプルアップ回路網終端インピーダンスを有するよう構成され；前記可変インピーダンス・プルダウン回路網がプルダウン回路網終端インピーダンスを有するよう構成され；該プルアップ回路網及び該プルダウン回路網は共同して分割終端として動作する終端動作モードを有する装置；
ハイ出力を駆動するために、前記プルアップ回路網がオンに切り替えられたとき特定のインピーダンスを生成するよう構成され；ロー出力を駆動するために、前記プルダウン回路網がオンに切り替えられたとき特定のインピーダンスを生成するよう構成される；駆動モードを有する装置；
を有する回路。
【請求項２】
コア・ロジック；
対応するＩ／Ｏパッドをそれぞれ有する複数のＩ／Ｏ（入力／出力）；
Ｉ／Ｏ毎に、対応する請求項１に記載の結合型駆動及び終端回路；
を有し、
該結合型駆動及び終端回路は、前記コア・ロジックからの出力を生成し、前記コア・ロジックへの外部入力を終端するよう動作する、
ことを特徴とするコア・ロジック。
【請求項３】
前記プルアップ及びプルダウン回路網は、駆動モードと終端モードとの間で転換するときに、２つのインピーダンス設定の間で動的に切り替えられる、
ことを特徴とする請求項２記載の装置。
【請求項４】
Ｉ／Ｏ毎に、ＡＮＤ−ＯＲ−ＡＮＤロジックを有し、ハイへの駆動を示す第１の入力とローへの駆動を示す第２の入力と終端を示す第３の入力とを受信し、相応して２つのインピーダンス設定の間で切り替えるプリドライバ・ロジック；
を更に有する請求項２、３の何れか一項記載の装置。
【請求項５】
基準インピーダンスに対して前記インピーダンスを較正する較正ロジック；
と結合する請求項１記載の回路。
【請求項６】
コア・ロジック；
対応する入力パッドをそれぞれ有する複数の入力；
対応する出力パッドをそれぞれ有する複数の出力；
恒久的に終端モードになるようにされた、入力パッド毎の対応する請求項１、５の何れか一項記載の結合型駆動及び終端回路；
恒久的に駆動モードになるようにされた、出力パッド毎の対応する請求項１記載の結合型駆動及び終端回路；
を有する装置。
【請求項７】
請求項１、５の何れか一項記載の結合型駆動及び終端回路；
前記結合型駆動及び終端回路が駆動モード又は終端モードであるかに応じて前記制御入力を生成する制御部；
を有する装置。
【請求項８】
前記プルアップ回路網は、並列に共に結合された複数のトランジスタを有し；
前記プルアップ回路網の可変インピーダンスは、前記複数のトランジスタのうちの特定の数を選択的にオンに切り替えることにより制御され；
前記プルダウン回路網は、並列に共に結合された複数のトランジスタを有し；
前記プルダウン回路網の可変インピーダンスは、前記複数のトランジスタのうちの特定の数を選択的にオンに切り替えることにより制御される；
ことを特徴とする請求項１、５の何れか一項記載の結合型駆動及び終端回路。
【請求項９】
請求項１、５、８の何れか一項記載の結合型駆動及び終端回路；
較正の実行で用いられる前記結合型駆動及び終端回路の少なくとも一部の複製；
を有する装置。
【請求項１０】
（１）データ出力が論理ハイのとき、駆動モードのためにプルアップ回路網を較正する段階；
（２）データ出力が論理ローのとき、駆動モードのためにプルダウン回路網を較正する段階；
（３）終端モードのためにプルアップ回路網を較正する段階；
（４）終端モードのためにプルダウン回路網を較正する段階；
の４段階で実行される較正を制御する制御部；
を更に有する請求項９記載の装置。
【請求項１１】
前記プルアップ回路網は複数のｐ型ＭＯＳＦＥＴトランジスタを有し、
前記プルダウン回路網は複数のｎ型ＭＯＳＦＥＴトランジスタを有し、
当該装置は、
（１）ｎ型素子の出力インピーダンスを較正し、データ出力が論理ローのとき、駆動モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；
（２）ｐ型素子の出力インピーダンスを較正し、データ出力が論理ハイのとき、駆動モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを決定する段階；
（３）ｎ型素子の終端を較正し、終端モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；
（４）ｐ型素子の終端を較正し、終端モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを決定する段階；
の４段階で実行される較正を制御する制御部；を更に有する請求項９記載の装置。
【請求項１２】
前記プルアップ回路網及び前記プルダウン回路網は、全体がｎ型トランジスタ又はｐ型トランジスタでそれぞれ形成され、
当該装置は：
（１）データ出力が論理ハイのとき、駆動モードのためにプルアップ回路網を較正する段階；
（２）終端モードのためにプルアップ回路網を較正する段階；
の２段階で実行される較正を制御する制御部；
を更に有する請求項９記載の装置。
【請求項１３】
前記プルアップ回路網は複数のｐ型ＭＯＳＦＥＴトランジスタを有し、
前記プルダウン回路網は複数のｎ型ＭＯＳＦＥＴトランジスタを有し、
当該装置は：
（１）ｎ型素子の出力インピーダンスを較正し、データ出力が論理ローのとき、駆動モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；
（２）ｎ型素子の終端を較正し、終端モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；
の２段階で実行される較正を制御する制御部；を更に有する請求項９記載の装置。
【請求項１４】
共通の較正値を各結合型駆動及び終端回路に渡す相互接続；
を更に有する請求項９記載の装置。
【請求項１５】
前記相互接続は、１又は複数の温度計コードを用いて前記較正値を供給する、
ことを特徴とする請求項１４記載の装置。
【請求項１６】
前記プルアップ回路網は複数のｐ型トランジスタを有し、
前記プルダウン回路網は複数のｎ型トランジスタを有し、
前記相互接続は：
データ出力が論理ローのとき、駆動モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを設定する第１の較正値；
データ出力が論理ハイのとき、駆動モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを設定する第２の較正値；
終端モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを設定する第３の較正値；
終端モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを設定する第４の較正値；
を供給する；
ことを特徴とする請求項１５記載の装置。
【請求項１７】
請求項１、５、８の何れか一項記載の複数の結合型駆動及び終端回路；
共通の較正値を各結合型駆動及び終端回路に渡す相互接続；
各結合型駆動及び終端回毎に存在し、特定の結合型駆動及び終端回路が論理ローを出力するか若しくは論理ハイを出力する駆動モードであるか又は終端モードであるかに応じて、前記較正値のうちの１つを選択的に適用するプリドライバ；
を有する装置。
【請求項１８】
終端トランジスタを兼ねる駆動トランジスタ；
を有する結合型ＯＤＴ（オンダイ終端）及びＯＣＤ（オフチップ駆動）回路。
【請求項１９】
少なくとも１つのプルダウン・トランジスタに結合された少なくとも１つのプルアップ・トランジスタ；
該プルアップ・トランジスタ及び該プルダウン・トランジスタの間に結合された入力；
を有し、
該少なくとも１つのプルダウン・トランジスタ及び該少なくとも１つのプルアップ・トランジスタは、該入力を終端するよう動作する、
ことを特徴とするオンチップ終端回路。
【請求項２０】
前記少なくとも１つのプルアップ・トランジスタは、選択的にイネーブルされうる第１の複数のトランジスタを有し、
前記少なくとも１つのプルダウン・トランジスタは、選択的にイネーブルされうる第２の複数のトランジスタを有し、
前記第１及び第２の複数のトランジスタのうちのイネーブルされる数は、当該回路の終端インピーダンスを設定する、
ことを特徴とする請求項１９記載の回路。
【請求項２１】
結合型駆動及び終端を提供する方法であって：
終端動作モードで、可変インピーダンス・プルアップ回路網をプルアップ回路網終端インピーダンスを有するよう構成し、可変インピーダンス・プルダウン回路網をプルダウン回路網終端インピーダンスを有するよう構成し、該プルアップ回路網及び該プルダウン回路網は、分割終端として共同して動作する段階；
駆動動作モードで、ハイ出力を駆動するために、前記プルアップ回路網を第１の駆動インピーダンスを生成するよう構成する段階；
前記駆動動作モードで、ロー出力を駆動するために、前記プルダウン回路網を第２の駆動インピーダンスを生成するよう構成する段階；
を有する方法。
【請求項２２】
前記終端モードと前記駆動モードとの間で動作モードを選択する段階；
を更に有する請求項２１記載の方法。
【請求項２３】
前記プルアップ回路網をプルアップ終端インピーダンスを有するよう構成する段階は、該プルアップ回路網を形成する複数のトランジスタのうちの特定数を選択的にオンに切り替える段階を有し；
前記プルダウン回路網をプルダウン終端インピーダンスを有するよう構成する段階は、該プルダウン回路網を形成する複数のトランジスタのうちの特定数を選択的にオンに切り替える段階を有する；
ことを特徴とする請求項２１、２２の何れか一項記載の方法。
【請求項２４】
前記プルアップ終端インピーダンス、前記プルダウン終端インピーダンス、前記第１の駆動インピーダンス及び前記第２の駆動インピーダンスを較正するために更に較正を実行する段階；
を更に有する請求項２１乃至２３の何れか一項記載の方法。
【請求項２５】
較正を実行する段階は：
データ出力が論理ハイのとき、駆動モードのために前記プルアップ回路網を較正する段階；
データ出力が論理ローのとき、駆動モードのために前記プルダウン回路網を較正する段階；
終端モードのために前記プルアップ回路網を較正する段階；
終端モードのために前記プルダウン回路網を較正する段階；
を更に有する、
ことを特徴とする請求項２４記載の方法。
【請求項２６】
較正を実行する段階は：
データ出力が論理ハイのとき、駆動モードのために前記プルアップ回路網を較正し、第１の較正結果を生成する段階；
該第１の較正結果を用いて、データ出力が論理ローのとき、駆動モードのために前記プルダウン回路網を較正する段階；
終端モードのために前記プルアップ回路網を較正し、第２の較正結果を生成する段階；
該第２の較正結果を用いて、終端モードのために前記プルダウン回路網を較正する段階；
を有する、
ことを特徴とする請求項２４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力／出力バッファの動作インピーダンス制御に関する。
【背景技術】
【０００２】
同期型ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）メモリ制御部は、パーソナル・コンピュータ内で並びに通常、マイクロプロセッサ及びＳＤＲＡＭが製品内に組み込まれ制御機能及び該製品のユーザ・インタフェースを定める多様な電子製品内で用いられている。ＳＤＲＡＭメモリ制御部は、プログラムを動作させるときに、マイクロプロセッサに高速ＳＤＲＡＭへの効率的なアクセスを可能にする。
【０００３】
チップ製造者は、シリコン技術の電気的性能及び経済的効果を益々向上させながら、シリコン・プロセスの形状を容赦なく縮小するので、システムに適用するときに、クロック・レート及びデータ・レートが新たな生成と重なってしまうような、チップ間の物理インタフェースにおける深刻な信号の完全性問題が生じる。高いクロック・レートでは、信号の完全性は、主にメモリ制御チップとＳＤＲＡＭチップとの間の相互接続における伝送線の影響により、屡々損なわれてしまう。
【０００４】
反射、減衰、クロストーク及びグラウンド・バウンスを含む伝送線の影響は、全てチップ間の相互接続における信号品質を低下させてしまう。チップ間相互接続における反射は、正しく管理されないと、高速システム内の信号の完全性を完全に破壊しうる。
【０００５】
全ての伝送線は、導体の形状及び該導体の周囲にある絶縁材の誘電率により定められる特性インピーダンス及び特有の信号速度を有する。伝送線を往復して伝搬する信号の反射は、制御されないと、存続不可能な点まで信号品質を低下させうる。しかしながら、伝送線の一端を駆動する回路の信号源インピーダンス及び該伝送線の他端にある終端インピーダンスが該伝送線の特性インピーダンスと整合している場合は、如何なる信号反射も伝送線内で生じない。半導体回路、通常はＣＭＯＳ（相補型金属酸化膜半導体）トランジスタを用い、プリント基板（ＰＣＢ）のトレース上で信号をオフチップで駆動し、該プリント基板上の他のチップの半導体回路により受信されるようにするとき、該トレースの受信端が伝送線のインピーダンスと厳密に整合する特定のインピーダンスで終端されない場合、重大な信号反射が屡々生じる。
【０００６】
以前は、高速信号は、ＰＣＢトレースの特性インピーダンスより遙かに低い出力インピーダンスを有するＩ／Ｏ（入力／出力）バッファで駆動されていた。ＰＣＢトレースは、該トレースの特性インピーダンスに整合する抵抗値を有する固定抵抗を用いて終端されていた。幾つかの用途では、信号の完全性を向上するために、固定抵抗も駆動バッファと直列に配置されていた。ＤＤＲ（ダブル・データ・レート）ＳＤＲＡＭの出現は、信号源インピーダンスと終端インピーダンスを内部化する方法の発見へと半導体産業を導き、これらの新しいメモリ・システム内のＰＣＢトレースのインピーダンスを整合するために必要な固定外部抵抗を配置した。動機は、常に価格低下及び省電力化である。整合した終端インピーダンスが存在する場合、ＤＤＲメモリ・システムで良好な信号の完全性が得られることが明確に実証された。終端が伝送線の端へ伝搬する信号を吸収する限り、如何なる反射も生じない。これらのシステムでは、伝送線を駆動する回路の信号源インピーダンスは、意図的にＰＣＢトレースの特性インピーダンスよりも低くされ、より良好な雑音排除性のためにより大きな信号の振れを生成した。
【０００７】
ＣＭＯＳ  Ｉ／Ｏ回路は、特定の条件下で伝送線インピーダンスと非常に良好に整合するよう設計されうるが、回路について期待されるプロセス、電圧及び温度（ＰＶＴ）の全範囲に渡り２：１を屡々超える大きなインピーダンス変化を示す。ＰＶＴ変化に対抗するため、回路設計者は、オフチップ・ドライブ（Ｏｆｆ−Ｃｈｉｐ  Ｄｒｉｖｅ：ＯＣＤ）及びオンダイ・ターミネーション（Ｏｎ−Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）のために幾らかの調整機能を組み込んできた。
【０００８】
今日では、特に、高速通信機ロジック（ＨＳＴＬ）及びＤＤＲの応用で、設定可能な出力インピーダンスのための多くの解決法が用いられている。多くの場合には、出力インピーダンス制御のためにわずか２つの設定しかない。多くの場合に、出力インピーダンスは、基準インピーダンスに対して動的に設定されない。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｊｅｄｅｃ  Ｓｔａｎｄａｒｄ；ＤＤＲ２  ＳＤＲＡＭ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，ＪＥＳＤ７９−２Ｅ（Ｒｅｖｉｓｉｏｎ  ｏｆ  ＪＥＳＤ７９−２Ｄ）、２００８年４月
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、入力／出力バッファの動作インピーダンス制御を行うシステム及び方法を提供する。
【課題を解決するための手段】
【００１１】
＜要約＞
第１の広範な態様によると、本発明は結合型駆動及び終端回路を提供する。当該開路は：可変インピーダンス・プルアップ回路網；可変インピーダンス・プルダウン回路網；前記プルアップ回路網の構成を設定する少なくとも１つの制御入力；前記プルダウン回路網の構成を設定する少なくとも１つの制御入力；前記可変インピーダンス・プルアップ回路網がプルアップ回路網終端インピーダンスを有するよう構成され；前記可変インピーダンス・プルダウン回路網がプルダウン回路網終端インピーダンスを有するよう構成され；該プルアップ回路網及び該プルダウン回路網は共同して分割終端として動作する終端動作モードを有する装置；ハイ出力を駆動するために、前記プルアップ回路網がオンに切り替えられたとき特定のインピーダンスを生成するよう構成され；ロー出力を駆動するために、前記プルダウン回路網がオンに切り替えられたとき特定のインピーダンスを生成するよう構成される；駆動モードを有する装置；を有する。
【００１２】
幾つかの実施例では、装置は、コア・ロジック；対応するＩ／Ｏパッドをそれぞれ有する複数のＩ／Ｏ（入力／出力）；Ｉ／Ｏ毎に、対応する上記結合型駆動及び終端回路；を有し、該結合型駆動及び終端回路は、前記コア・ロジックからの出力を生成し、前記コア・ロジックへの外部入力を終端するよう動作する。
【００１３】
幾つかの実施例では、前記プルアップ及びプルダウン回路網は、駆動モードと終端モードとの間で転換するときに、２つのインピーダンス設定の間で動的に切り替えられ。
【００１４】
幾つかの実施例では、当該装置は、Ｉ／Ｏ毎に、ＡＮＤ−ＯＲ−ＡＮＤロジックを有し、ハイへの駆動を示す第１の入力とローへの駆動を示す第２の入力と終端を示す第３の入力とを受信し、相応して２つのインピーダンス設定の間で切り替えるプリドライバ・ロジック；を更に有する。
【００１５】
幾つかの実施例では、当該回路は、基準インピーダンスに対して前記インピーダンスを較正する較正ロジック；と結合される。
【００１６】
幾つかの実施例では、装置は、コア・ロジック；対応する入力パッドをそれぞれ有する複数の入力；対応する出力パッドをそれぞれ有する複数の出力；恒久的に終端モードになるようにされた、入力パッド毎の対応する上記結合型駆動及び終端回路；恒久的に駆動モードになるようにされた、出力パッド毎の対応する上記結合型駆動及び終端回路；を有する。
【００１７】
幾つかの実施例では、装置は、上記結合型駆動及び終端回路；前記結合型駆動及び終端回路が駆動モード又は終端モードであるかに応じて前記制御入力を生成する制御部；を有する。
【００１８】
幾つかの実施例では、前記プルアップ回路網は、並列に共に結合された複数のトランジスタを有し；前記プルアップ回路網の前記可変インピーダンスは、前記複数のトランジスタのうちの特定の数を選択的にオンに切り替えることにより制御され；前記プルダウン回路網は、並列に共に結合された複数のトランジスタを有し；前記プルダウン回路網の前記可変インピーダンスは、前記複数のトランジスタのうちの特定の数を選択的にオンに切り替えることにより制御される；ことを特徴とする。
【００１９】
幾つかの実施例では、装置は、上記結合型駆動及び終端回路；キャリブレーションの実行で用いられる前記結合型駆動及び終端回路の少なくとも一部の複製；を有する。
【００２０】
幾つかの実施例では、装置は、（１）データ出力が論理ハイのとき、駆動モードのためにプルアップ回路網を較正する段階；（２）データ出力が論理ローのとき、駆動モードのためにプルダウン回路網を較正する段階；（３）終端モードのためにプルアップ回路網を較正する段階；（４）終端モードのためにプルダウン回路網を較正する段階；の４段階で実行される較正を制御する制御部；を更に有する。
【００２１】
幾つかの実施例では、前記プルアップ回路網は複数のｐ型ＭＯＳＦＥＴトランジスタを有し、前記プルダウン回路網は複数のｎ型ＭＯＳＦＥＴトランジスタを有し、当該装置は、（１）ｎ型素子の出力インピーダンスを較正し、データ出力が論理ローのとき、駆動モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；（２）ｐ型素子の出力インピーダンスを較正し、データ出力が論理ハイのとき、駆動モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを決定する段階；（３）ｎ型素子の終端を較正し、終端モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；（４）ｐ型素子の終端を較正し、終端モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを決定する段階；  の４段階で実行される較正を制御する制御部；を更に有する。
【００２２】
幾つかの実施例では、前記プルアップ回路網及び前記プルダウン回路網は、全体がｎ型トランジスタ又はｐ型トランジスタでそれぞれ形成され、当該装置は：（１）データ出力が論理ハイのとき、駆動モードのためにプルアップ回路網を較正する段階；（２）終端モードのためにプルアップ回路網を較正する段階；  の２段階で実行される較正を制御する制御部；を更に有する。
【００２３】
幾つかの実施例では、前記プルアップ回路網は複数のｐ型ＭＯＳＦＥＴトランジスタを有し、前記プルダウン回路網は複数のｎ型ＭＯＳＦＥＴトランジスタを有し、当該装置は：（１）ｎ型素子の出力インピーダンスを較正し、データ出力が論理ローのとき、駆動モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；（２）ｎ型素子の終端を較正し、終端モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを決定する段階；の２段階で実行される較正を制御する制御部；を更に有する。
【００２４】
幾つかの実施例では、当該装置は、共通の較正値を各結合型駆動及び終端回路に渡す相互接続；を更に有する。  幾つかの実施例では、前記相互接続は、１又は複数の温度計コードを用いて前記較正値を供給する、ことを特徴とする。
【００２５】
幾つかの実施例では、前記プルアップ回路網は複数のｐ型トランジスタを有し、前記プルダウン回路網は複数のｎ型トランジスタを有し、前記相互接続は：データ出力が論理ローのとき、駆動モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを設定する第１の較正値；データ出力が論理ハイのとき、駆動モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを設定する第２の較正値；終端モードのために何個の前記ｎ型トランジスタがイネーブルされるべきかを設定する第３の較正値；終端モードのために何個の前記ｐ型トランジスタがイネーブルされるべきかを設定する第４の較正値；を供給する；ことを特徴とする。
【００２６】
幾つかの実施例では、装置は、複数の上記結合型駆動及び終端回路；共通の較正値を各結合型駆動及び終端回路に渡す相互接続；各結合型駆動及び終端回毎に存在し、特定の結合型駆動及び終端回路が論理ローを出力するか若しくは論理ハイを出力する駆動モードであるか又は終端モードであるかに応じて、前記較正値のうちの１つを選択的に適用するプリドライバ；を有する。
【００２７】
別の広範な態様によると、本発明は、終端トランジスタを兼ねる駆動トランジスタ；を有する結合型ＯＤＴ（オンダイ終端）及びＯＣＤ（オフチップ駆動）回路を提供する。
【００２８】
別の広範な態様によると、本発明は、少なくとも１つのプルダウン・トランジスタに結合された少なくとも１つのプルアップ・トランジスタ；該プルアップ・トランジスタ及び該プルダウン・トランジスタの間に結合された入力；を有し、該少なくとも１つのプルダウン・トランジスタ及び該少なくとも１つのプルアップ・トランジスタは、該入力を終端するよう動作する、ことを特徴とするオンチップ終端回路を提供する。
【００２９】
幾つかの実施例では、前記少なくとも１つのプルアップ・トランジスタは、選択的にイネーブルされうる第１の複数のトランジスタを有し、前記少なくとも１つのプルダウン・トランジスタは、選択的にイネーブルされうる第２の複数のトランジスタを有し、前記第１及び第２の複数のトランジスタのうちのイネーブルされる数は、当該回路の終端インピーダンスを設定する、ことを特徴とする。
【００３０】
別の広範な態様によると、本発明は、結合型駆動及び終端を提供する方法を提供する。当該方法は：終端動作モードで、プルアップ回路網終端インピーダンスを有するよう可変インピーダンス・プルアップ回路網を構成し、プルダウン回路網終端インピーダンスを有するよう可変インピーダンス・プルダウン回路網を構成し、該プルアップ回路網及び該プルダウン回路網は、分割終端として共同して動作する段階；駆動動作モードで、ハイ出力を駆動するために、前記プルアップ回路網を第１の駆動インピーダンスを生成するよう構成する段階；前記駆動動作モードで、ロー出力を駆動するために、前記プルダウン回路網を第２の駆動インピーダンスを生成するよう構成する段階；を有する。
【００３１】
幾つかの実施例では、当該方法は：前記終端モードと前記駆動モードとの間で動作モードを選択する段階；を更に有する。
【００３２】
幾つかの実施例では、プルアップ終端インピーダンスを有するよう前記プルアップ回路網を構成する段階は、該プルアップ回路網を形成する複数のトランジスタのうちの特定数を選択的にオンに切り替える段階を有し；プルダウン終端インピーダンスを有するよう前記プルダウン回路網を構成する段階は、該プルダウン回路網を形成する複数のトランジスタのうちの特定数を選択的にオンに切り替える段階を有する；ことを特徴とする。  幾つかの実施例では、当該方法は：前記プルアップ終端インピーダンス、前記プルダウン終端インピーダンス、前記第１の駆動インピーダンス及び前記第２の駆動インピーダンスを較正するために更に較正を実行する段階；を更に有する。
【００３３】
幾つかの実施例では、較正を実行する段階は：データ出力が論理ハイのとき、駆動モードのために前記プルアップ回路網を較正する段階；データ出力が論理ローのとき、駆動モードのために前記プルダウン回路網を較正する段階；終端モードのために前記プルアップ回路網を較正する段階；終端モードのために前記プルダウン回路網を較正する段階；を更に有する、ことを特徴とする。
【００３４】
幾つかの実施例では、較正を実行する段階は：データ出力が論理ハイのとき、駆動モードのために前記プルアップ回路網を較正し、第１の較正結果を生成する段階；該第１の較正結果を用いて、データ出力が論理ローのとき、駆動モードのために前記プルダウン回路網を較正する段階；終端モードのために前記プルアップ回路網を較正し、第２の較正結果を生成する段階；該第２の較正結果を用いて、終端モードのために前記プルダウン回路網を較正する段階；を有する、ことを特徴とする。
【００３５】
本発明の実施例は、添付の図面を参照してより詳細に説明される。
【図面の簡単な説明】
【００３６】
【図１】従来のセル構造と本発明の実施例により提供されるセル構造とのフロアの比較である。
【図２Ａ】本発明の実施例により提供される結合型オンチップ駆動／オンダイ・ターミネーションのブロック図である。
【図２Ｂ】本発明の実施例により提供される、クワッド・データ・レートの用途に適した結合型オンチップ駆動／オンダイ・ターミネーションのブロック図である。
【図２Ｃ】どのようにキャリブレーションが実行されうるかを説明する回路図である。
【図２Ｄ】本発明の実施例により提供される、ＤＤＲ３の用途に適した結合型オンチップ駆動／オンダイ・ターミネーションのブロック図である。
【図３】本発明の実施例により提供されるＩ／Ｏセル構造の詳細なブロック図である。
【図４Ａ】図３のコア・ロジック機能の論理図である。
【図４Ｂ】図４Ａの論理図の真理値表である。
【図５】結合型の駆動及び終端を提供する方法のフローチャートである。
【図６】図５の方法を較正する第１の方法のフローチャートである。
【図７】図５の方法を較正する第２の方法のフローチャートである。
【発明を実施するための形態】
【００３７】
図１を参照すると、２つの異なるＤＤＲ入力／出力（Ｉ／Ｏ）セル構造のフロアプランが示される。通常、従来のセル構造３０は、コア・インタフェース・ロジック１０、レベル変換及び入力バッファ１２、プリドライバ１４、オンダイ・ターミネーション（ＯＤＴ）１６、オフチップ・ドライバ（ＯＣＤ）１８、静電放電（ＥＳＤ）クランプ・ダイオード２０及びボンド／プローブ・パッド２２を有する。例えば、非特許文献１を参照のこと。
【００３８】
概ね、本発明の実施例により提供されるセル構造３２も、コア１０、レベル変換及び入力バッファ１２、プリドライバ１４、ＥＳＤ２０及びパッド２２を有する。しかしながら、本実施例では、オンダイ・ターミネーション１６及びオフチップ・ドライバ１８は別個の要素ではなく、結合されたオフチップ・ドライバ／オンダイ駆動（ＯＣＤ／ＯＤＴ）３４が提供される。
【００３９】
図１のセルＩ／Ｏ構造３２は、ＳＤＲＡＭメモリ素子のようなメモリ素子に結合されるメモリ制御部のＩ／Ｏとして用いられることを目的としているが、Ｉ／Ｏ構造は、実際のメモリ素子自体及び例えばＣＰＵ、ＦＰＧＡ、制御部、メモリ等を含む任意の高速ＣＭＯＳチップ間相互接続での他の用途も考えられる。
【００４０】
留意すべき点は、従来の構造３０では、別個のＯＤＴ及びＯＣＤが存在し、例えば可能な実装に特有の寸法は高さ２６０μｍ及び幅４０μｍになることである。ＯＤＴ１６は、通常、抵抗を用いて実施され、ＯＣＤ１８は、通常、トランジスタを用いて実施される。
【００４１】
新規なセル構造３２では、結合型ＯＤＴ／ＯＣＤが存在し、例えば可能な実装に特有の寸法はセル構造が全体で高さ２００μｍを有することである。ＯＤＴ及びＯＣＤは、共有トランジスタを用いて実施される。
【００４２】
図１は、ＯＣＤ／ＯＤＴ機能がセル構造内に実施された特定の例である。概して、本例で提供される結合型ＯＣＤ／ＯＤＴ回路は、終端及び駆動の両方を必要とする如何なるセル構造内で用いられてもよい。更に別の実施例では、結合型ＯＣＤ／ＯＤＴ回路は、専用の終端及び駆動機能を有するセル内に、それぞれ設計及び試験の簡略化のために利用されている同じ回路の別の存在と共に実施される。
【００４３】
図２Ａを参照すると、結合型ＯＣＤ／ＯＤＴの簡易ブロック図が示される。図示のように、可変抵抗プルアップ回路網４０は、可変抵抗プルダウン回路網４２にそれぞれスイッチ５０、５２を介して結合されている。スイッチ５０は、閉じられると、プルアップ回路網４０をＩ／Ｏパッド４６及びＥＳＤ構造（図示されない）に結合する。スイッチ５０は、ＯＤＴ／ＯＣＤプルアップ回路網の全体に動的なオン／オフ制御を提供する入力４１を有する。スイッチ５２は、閉じられると、プルダウン回路網４２をＩ／Ｏパッド４６及びＥＳＤ構造に結合する。同様に、スイッチ５２は、ＯＤＴ／ＯＣＤプルダウン回路網の全体に動的なオン／オフ制御を提供する入力４３を有する。
【００４４】
制御４１は、ＯＤＴ及びＯＣＤ機能のそれぞれに対してプルアップ回路網を高速でオン及びオフに切り替えることを可能にする。同様に、制御４３は、ＯＤＴ及びＯＣＤ機能のそれぞれに対してプルダウン回路網を高速でオン及びオフに切り替えることを可能にする。第１及び第２のオン／オフ制御４１、４３は、出力を生成するか又は入力を受信するために、プルアップ及びプルダウン抵抗回路網をオン又はオフに動的に切り替える。
【００４５】
通常、パッド４６は、ＰＣＢトレースを介してＳＤＲＡＭのようなメモリ素子（図示されない）に結合される。プルアップ回路網４０は、ＯＤＴ及びＯＣＤのそれぞれに対しインピーダンス制御入力を提供する制御入力４８を有する。プルダウン回路網４２は、ＯＤＴ及びＯＣＤのそれぞれに対しインピーダンス制御を提供する制御入力５３を有する。入力バッファ５１も示される。入力バッファは、パッド４６からの信号を受信し、該信号をコア（図示されない）へ受信回路（図示されない）を介して転送するよう結合される。
【００４６】
可変抵抗回路網４０、４２の両者は、主として、可変抵抗を有するトランジスタ回路網である。幾つかの実施例では、これらの可変抵抗回路網は、回路の入り及び切りを切り替えてそれにより該回路のオン状態の抵抗値を変化させうるトランジスタのセットを有する。回路網のオフ状態の抵抗値は、実質的に、漏れ電流のみを示す開回路の抵抗値である。幾つかの実施例では、第１及び第２の抵抗制御（４８、５３）は準静的制御である。準静的制御では、特定の較正された抵抗値に設定されると、抵抗回路網の動作条件が抵抗値を有意に変化させない限り、再び状態を変更する必要がない。再較正の状態で、抵抗制御の状態は変化し、異なる動作条件に対して所望の抵抗値を達成しうる。
【００４７】
ＯＤＴモードで動作するために、第１及び第２のオン／オフ制御４１、４３は、プルアップ回路網４０及びプルダウン回路網４２をそれぞれオンに切り替える。更に、インピーダンス制御入力４８、５３は、プルアップ回路網４０及びプルダウン回路網４２の抵抗値を終端のために較正された値に設定するために用いられる。受信した信号は、パッド４６を介して入力され、入力バッファ５１を通過し、回路の残りの部分（図示されない）へ渡される。プルアップ回路網内及びプルダウン回路網内の両方のトランジスタを同時にオンに切り替えることにより、出力ドライバは、分割終端抵抗回路網のインピーダンス動作を生成するために用いられうる。換言すると、制御部の出力トランジスタは、入力信号を終端するために用いられうる。
【００４８】
ＯＣＤモードで動作するために、論理ハイ（Ｈｉｇｈ）が出力されるべきとき、制御入力４１、４３は、プルアップ回路網４０をオンに切り替え、プルダウン回路網４２をオフに切り替える。更に、インピーダンス制御４８はプルアップ回路網４０の抵抗値をプルアップ回路網を駆動するために較正された値に設定するために用いられる。論理ロー（Ｌｏｗ）が出力されるべきとき、制御入力４１、４３は、プルダウン回路網４２をオンに切り替え、プルアップ回路網４０をオフに切り替える。更に、インピーダンス制御入力５３はプルダウン回路網４０の抵抗値をプルダウン回路網を駆動するために較正された値に設定するために用いられる。留意すべき点は、ＯＣＤ及びＯＤＴ機能は相互に排他的であることである。
【００４９】
クワッド・データ・レート（ＱＤＲ）ＳＲＡＭ（静的ランダム・アクセス・メモリ）は、独立した入力及び出力パッドを有する種類のＳＲＡＭである。共通Ｉ／Ｏセル設計の別個の存在は入力及び出力の両方に用いられ、それにより設計を単純にできるので、統合型ＯＤＴ／ＯＣＤはこれらの素子を結合するために更に適用されうる。本例では、所与の結合型ＯＣＤ／ＯＤＴの存在は、恒久的にＯＤＴ又はＯＣＤの一方になるよう設計される。
【００５０】
図２Ｂは、図１と同様の統合型ＯＤＴ／ＯＣＤ機能がクワッド・データ・レート（ＱＤＲ）ＳＲＡＭ制御部のために用いられ、ＱＤＲ  ＳＲＡＭと電気経路を通じて通信する特定の例を示す。図示した例では、電気経路は、制御部からＳＲＡＭまでに、制御部のチップ・ボンドパッド８０、制御部のパッケージ・リード８２、ボール８４、回路基板トレース８６、別のボール８８、ＳＲＡＭのパッケージ・リード９０及びＳＲＡＭのチップ・ボンドパッド９２を有する。図は原寸に比例していない。原寸では、通常、回路基板トレース８６は電気経路の全ての他の要素よりもかなり長い。電気経路は、完全な総合接続ノードとして動作しない。従って幾らかの寄生抵抗、インダクタンス及びキャパシタンスが、高速信号に深刻な伝送線の影響を与えうる該電気経路に関連付けられる。留意すべき点は、追加の受信回路（例えば、受信バッファ等）は図示されないが、少なくともＯＤＴに用いられている回路の存在のために存在している。
【００５１】
出力インピーダンスは、オンに切り替えられているＱＤＲ出力ドライバ内のトランジスタの数に関して逆に変化する。図２Ｂに戻ると、概して、プルアップ回路網４０内に少なくとも幾つかの（例えば１６）ＮＭＯＳトランジスタ４３が存在し、プルダウン回路網４２内にも同数のＮＭＯＳトランジスタ４５が存在する。幾つかの実施例では、キャリブレーションを目的として、プルアップ回路網４０のみがオンに切り替えられればよい。何故なら、回路網Ａ内及びＢ内の両方のトランジスタは、同一種類（本例ではＮＭＯＳ）であり、キャリブレーション電圧（ＶＯ＝ＶＤＤＱ／２）で同一のプルアップ及びプルダウンインピーダンスを提供するような大きさに設計されているからである。
【００５２】
図２Ｃを参照すると、同一種類のトランジスタにより形成されるプルアップ回路網及びプルダウン回路網を有する回路内でどのようにキャリブレーションが実行されるかの例であるモデルが示される。Ｉ／Ｏセルの複製がキャリブレーションの目的に用いられる。プルアップ回路網はＲＰＵ２００として示され、プルダウン回路網はＲＰＤ２０２として示される。切り替えは、ＲＰＵが常に接続され、ＲＰＤが常に切断されるようにされる。これは、単一のスイッチ２０３として示されるが、図２Ａのスイッチ５０、５２と等価な１対のスイッチを用いて及び／又は可変抵抗プルアップ回路網及びプルダウン回路網を実施するトランジスタを用いて、開かれている図２Ａのスイッチ５０及び閉じられているスイッチ５２と等価にＲＰＵを接続して、実施されてもよい。複製回路は、パッド２０４を通じて、図示された例では５０Ωである基準抵抗ＲＺＱに結合される。複製回路の出力２０１は、アナログ比較器２０６の１つの入力にも結合される。アナログ比較器２０６は、図示された例ではＶＤＤＱ／２に設定された基準電圧に結合された第２の入力を有する。アナログ比較器２０６の出力ＺＣＯＭＰ２０８は、回路の出力２０１が基準電圧よりも低いときローであり、回路の出力２０１が基準電圧よりも高いときハイである。出力ＺＣＯＭＰ２０８は、出力ＶＯ２０１が基準電圧と等しいとき不定である。出力インピーダンスを較正するために、ＲＰＵ２００は、（回路構成を変化させることにより、例えば抵抗値に貢献するトランジスタの数を変化させることにより）ＺＣＯＭＰ２０８が「０」から「１」に切り替わるまで変化される。この変化が生じると、出力電圧は基準電圧を超え、回路構成は実際のＩ／Ｏセルの出力インピーダンスの設定に使用されると判明する。留意すべき点は、出力ＶＯ２０１がＶＤＤＱ／２に非常に近いとき、同一の電流を有する各抵抗の両端の電圧が等しいので、プルアップ抵抗の値は較正抵抗ＲＺＱの値に非常に近いことである。
【００５３】
幾つかの実施例では、アナログ比較器２０６は、ＤＤＲ入力バッファを用いて実施される。このようなバッファは、精度や利得よりも速度のために設計された特殊なアナログ比較器である。このようなアナログ比較器の出力は、デジタルであり、該アナログ比較器の複数のアナログ入力の相対値に依存して、ある論理レベルから別の論理レベルへ急に切り替わるように設計される。
【００５４】
例えば、出力インピーダンスを較正し、図２Ｃに示された５０Ωの抵抗に整合するようにするために、オンに切り替えられたトランジスタの数は、基準駆動プルアップ回路網のプルアップ・トランジスタのゲートに印加される選択／イネーブル信号を変化させることにより、出力ＶＯ２０１がＶＤＤＱ／２より大きいが可能な限り近くなるまで、徐々に変化されうる。ＱＤＲ出力ドライバの適正な較正はこの設定になり、基準ＱＤＲ出力ドライバが設定されると、出力ドライバのトランジスタの正しい数（Ｘ）は、較正基準ドライバの設定を共有する全てのＱＤＲドライバ内で、通常動作中はオンに切り替えられる。例えば、プルアップ回路網内のＸ＝１６個のトランジスタが伝送線がハイに駆動されるときオンに切り替えられ、プルダウン回路網内のＸ＝１６個のトランジスタが伝送線がローに駆動されているときオフに切り替えられる。
【００５５】
図２Ｂのプルアップ回路網及びプルダウン回路網は、両方ともｎ型トランジスタを有する。これは、ＱＤＲ用途に特に適する。以上に詳細に説明したように、これは、簡単な較正を実行することを可能にする。より詳細には、同一種類のトランジスタで形成されたプルアップ回路網及びプルダウン回路網を特徴とする如何なる実装においても、較正値はプルアップ回路網及びプルダウン回路網に対して同一なので、プルアップ及びプルダウン回路網の一方又は他方のみしか、ＯＤＴ及びＯＣＤのそれぞれについて較正される必要がない。
【００５６】
図２Ａ及び２Ｂの例では、プルアップ回路網は該プルアップ回路網をイネーブルする切り替え素子から分離して示され、プルダウン回路網は該プルダウン回路網をイネーブルする切り替え素子から分離して示される。しかしながら、幾つかの実施例では、切り替え機能は、プルアップ及びプルダウン回路網の一部を形成するトランジスタにより実施される。
【００５７】
図２ＤはＤＤＲ３制御部のための出力ドライバの例を示す。ＤＤＲ３出力ドライバは、図２Ｂに示されたＱＤＲ制御部出力ドライバに多少似ているが、プルアップ回路網４０がＮＭＯＳトランジスタではなくＰＭＯＳトランジスタ４７を有する。このため、ＰＭＯＳ及びＮＭＯＳトランジスタが異なる抵抗特性を有しうるので、プルアップ回路網及びプルダウン回路網の較正を別個に実行しなければならない。また、ＯＤＴモード動作のために受信バッファ（図示されない）もある。ＤＤＲ３では、各Ｉ／Ｏは、入力及び出力モードの両方で相互排他的な時間の間に動作する。
【００５８】
プルアップ回路網内及びプルダウン回路網内の両方のトランジスタを同時にオンに切り替えることにより、ＤＤＲ３出力ドライバは、分割終端抵抗回路網のインピーダンス動作を生成するために用いられうる。換言すると、ＤＤＲ３制御部の出力トランジスタは、入力信号を終端するために用いられうる。
【００５９】
図３を参照して、図１のセル構造３２と合致するＩ／Ｏセル構造の詳細な実施が以下に説明される。以下に記載されるように、図３の回路は、試験を目的とするテスト入力及び通常の入力を有するとして示される。理解されるべき点は、テスト入力及び対応する回路が該回路の通常動作に影響を与えることなく省略されうることである。図１と共通の要素は同様の参照符号を有する。特に、回路は、コア・ロジック１０、レベル変換器１２、プリドライバ１４、プルアップｐ型トランジスタＰ＜１５：０＞１１０及びプルダウンｎ型トランジスタＮ＜１５：０＞１１２を有する結合型ＯＣＤ／ＯＤＴトランジスタ３４、ＥＳＤクランプ・ダイオード１１６及びＥＳＤクランプ・ダイオード１１８を有するＥＳＤ２０並びにパッド１２０を有するとして示される。本例では、プリドライバ１４は、１６個のプルアップ・トランジスタ１１０を駆動する１６個のプリドライバ８８及び１６個のプルダウン・トランジスタ１１２を駆動するプリドライバ９０を有すると仮定するが、この数は実装時固有である。
【００６０】
プルアップ・トランジスタ１１０は、ＰＡＤ内部ネット（ＰＡＤＩ）と付された点でプルダウン・トランジスタ１１２に結合される。また、ＰＡＤＩをパッド２２に結合する抵抗ＲＰ１１７も示される。抵抗ＲＰは、出力トランジスタを拡散ＥＳＤ効果から保護するために用いられる広いレイアウト面積の拡散抵抗である。抵抗は、出力トランジスタへのＥＳＤ電流を制限する。該ＥＳＤ電流は、大きすぎると、トランジスタのスナップ・バックを生じ、トランジスタを損傷しうる。このトランジスタを配置することにより、スナップ・バックの発生を防ぐ。抵抗ＲＰはＰＡＤ  ＥＳＤ構造２０の一部である。ＰＡＤＩは、入力バッファ（図示されない）にも１１４で結合される。
【００６１】
回路は、ＶＤＤ６０、ＶＳＳ６２、ＶＤＤＱ６１及びＶＳＳＱ６３のための結合部を有する。これらはＩ／Ｏセルの電源線端子である。電源線は、シリコン・チップの周辺に沿って配置されたＩ／Ｏセルに電力を分配するために用いられる金属バスである。ＶＤＤＱは、例えば公称でＤＤＲ１では２．５Ｖ、ＤＤＲ２では１．８Ｖ及びＤＤＲ３では１．５Ｖに設定されるＩ／Ｏ電源に結合される。ＶＳＳＱは、ＶＤＤＱ電源のＩ／Ｏ接地帰路である。ＶＤＤ端子は、現代の深サブミクロン技術では、通常、１．０乃至１．２ボルトの範囲内の電圧に設定されるコア電源に結合される。ＶＳＳは、ＶＤＤ電源のコア接地帰路である。両方とも公称０．０ボルトであるが、ＶＳＳＱ及びＶＳＳは別個のオンダイ接地網である。２つの接地は、コアをＩ／Ｏ切り替え雑音から絶縁するために分離される。
【００６２】
コア・ロジック１０は、ＳＪ、ＤＯ、ＤＪ、ＯＥ、ＯＪ、ＴＥを有する入力６６を受信する回路６４を有する。これらの入力の機能は以下の通りである。
【００６３】
ＳＪは、ローのとき通常の入力（ＤＯ及びＯＥ）を選択し、ハイのときテスト入力（ＤＪ及びＯＪ）を選択する。
【００６４】
ＤＯは、ＯＥ＝１のときパッドへの通常のデータ出力である。パッドはＤＯ＝１のときハイであり、パッドはＤＯ＝０のときローである。
【００６５】
ＤＪは、ＯＪ＝１のときパッドへのテスト・データ出力である。パッドはＤＪ＝１のときハイであり、パッドはＤＪ＝０のときローである。
【００６６】
ＯＥは、通常の出力イネーブルである。ＯＥ＝１のとき、オフチップ駆動（ＯＣＤ）はイネーブルされ、オンダイ終端（ＯＤＴ）はディスエーブルされる。ＯＥ＝０のとき、ＯＣＤはディスエーブルされ（トリステート）、ＯＤＴはＴＥ＝１ならばイネーブルされる。
【００６７】
ＯＪは、テスト出力イネーブルであり、ＯＥと同一の機能を有する。
【００６８】
ＴＥは、終端イネーブルである。これは、パッド・ドライバ・トランジスタを分割終端として動作させる。ＴＥ＝１のとき、終端は、ＯＣＤがトリステート（ＯＥ（又はＯＪ）＝１）のときオンに切り替わる。これは、通常、駆動のみの用途ではローであり、データＩ／Ｏ用途ではハイである。
【００６９】
コア・ロジック６４の出力は、以下のように動作するＤＰＵ６８、ＴＯＮ７０及びＤＰＤ７２を有する。
【００７０】
ＤＰＵは駆動プルアップ制御である。これがハイのとき、駆動プルアップ・トランジスタがオンに切り替えられる。ローのとき、駆動プルアップ・トランジスタはオフに切り替えられる。  ＤＰＤは駆動プルダウン制御である。これがハイのとき、駆動プルダウン・トランジスタがオンに切り替えられる。ローのとき、駆動プルダウン・トランジスタはオフに切り替えられる。
【００７１】
ＴＯＮは終端オン制御である。ハイのとき、プルアップ及びプルダウン・トランジスタの両方がイネーブルされ、一緒にオンに切り替えられ、ＯＥ又はＯＪがローになるとき分割終端を形成する。ローのとき、終端機能は完全にディスエーブルされ、ＯＥ又はＯＪの状態により影響されない。
【００７２】
３つの出力ＰＤＵ６８、ＴＯＮ７０及びＤＰＤ７２は、レベル変換器１２への入力である。レベル変換器１２は、Ｉ／Ｏプリドライバ８８、９０を駆動するために用いられるＤＰＵ６８、ＴＯＮ７０及びＤＰＤ７２を高電位にしたものであるＤＰＵＨ７８、ＴＯＮＨ８０、ＤＰＤＨ８２及びＴＯＮＨ８４を有する。
【００７３】
６４ビットのインピーダンス制御バスがあり、プルアップ・トランジスタ１１０及びプルダウン・トランジスタ１１２を制御するために用いられるＺＩＯＨ＜６３：０＞として参照される。インピーダンス制御バスＺＩＯＨは、どのように図２Ａのインピーダンス制御入力が実施されうるかの特定の例である。各プリドライバは、以下に詳細に説明するように、インピーダンス制御バスの特定のビット並びにレベル変換された出力ＤＰＵＨ７８、ＴＯＮＨ８０、ＤＰＤＨ８２及びＴＯＮＨ８４の特定のビットを受信する。ＺＩＯＨ＜６３：０＞は以下を有する。
【００７４】
ＯＣＤモードでプルアップ・トランジスタ１１０を制御し、トランジスタ毎に１ビットを有する１６ビットのＺＩＯＨ＜３１：１６＞。
【００７５】
ＯＤＴモードでプルアップ・トランジスタ１１０を制御し、トランジスタ毎に１ビットを有する１６ビットのＺＩＯＨ＜６３：４８＞。
【００７６】
ＯＣＤモードでプルダウン・トランジスタ１１２を制御し、トランジスタ毎に１ビットを有する１６ビットのＺＩＯＨ＜１５：０＞。  ＯＤＴモードでプルダウン・トランジスタ１１２を制御し、トランジスタ毎に１ビットを有する１６ビットのＺＩＯＨ＜４７：３２＞。
【００７７】
各プリドライバ８８は、ＡＮＤゲート９２及びＡＮＤゲート９４を有する。ＡＮＤゲート９２、９４は、ＯＲゲート９６に結合される出力をそれぞれ有する。ＯＲゲート９６は、対応する反転バッファ９８を通る出力を有する。反転バッファ９８の出力は、複数のプルアップ・トランジスタ１１０のうちの１つのゲートを駆動する。ＡＮＤゲート９２は、ＤＰＵＨ７８（Ａ１）及びＺＩＯＨ＜３１：１６＞の複数のビットのうちの１つ（Ａ２）を受信する。ＡＮＤゲート９４は、ＴＯＮＨ８０（Ｂ１）及びＺＩＯＨ＜６３：４８＞の複数のビットのうちの１つ（Ｂ２）を受信する。
【００７８】
同様に、各プリドライバ９０は、ＡＮＤゲート１００及びＡＮＤゲート１０２を有する。ＡＮＤゲート１００、１０２は、ＯＲゲート１０４に結合される出力をそれぞれ有する。ＯＲゲート１０４は、対応する非反転バッファ１０６を通る出力を有する。非反転バッファ１０６の出力は、複数のプルアップ・トランジスタ１２０のうちの１つのゲートを駆動する。ＡＮＤゲート１００は、ＤＰＤＨ８２（Ｃ１）及びＺＩＯＨ＜１５：０＞の複数のビットのうちの１つ（Ｃ２）を受信する。ＡＮＤゲート１０２は、ＴＯＮＨ８４（Ｄ１）及びＺＩＯＨ＜４７：３２＞の複数のビットのうちの１つ（Ｄ２）を受信する。
【００７９】
ＡＮＤ−ＯＲ−ＡＮＤロジックは、プリドライバ８８、９０内に組み込まれ、駆動及び終端インピーダンスの独立した制御のために高速マルチプレクサとして動作する。ＡＮＤ−ＯＲ−ＡＮＤロジックは、駆動するとき任意の数のプルアップ及びプルダウン・トランジスタをオン及びオフに交互に切り替え、終端するとき任意の数のプルアップ及びプルダウン・トランジスタをオン及びオフに一緒に切り替えることを可能にする。プリドライバ・ロジックは、ＺＩＯＨ＜６３：０＞により選択されていない全てのＯＣＤ／ＯＤＴトランジスタ３４をオフに切り替え、それらが切り替わるのを防ぐ。選択されたＯＣＤ／ＯＤＴトランジスタのみが高速で切り替わる。
【００８０】
図４Ａに、図３の回路６４の実施の詳細な例が示される。図３のように、入力６８（ＳＪ、ＤＯ、ＤＪ、ＯＥ、ＯＪ、ＴＥを有する）及び出力ＤＰＵ６８、ＤＰＤ７０及びＴＯＮ７２がある。ＤＯ及びＤＪは、出力ＤＤ２０４を生成する第１のマルチプレクサ２００への入力である。ＯＥ及びＯＪは、出力ＥＥ２０６を生成する第２のマルチプレクサ２０２への入力である。ＤＤ２０４は、ＡＮＤゲート２０８の第１の入力及びＡＮＤゲート２１０の反転入力に結合される。ＡＮＤゲート２０８の出力はＤＰＵ６８である。ＥＥ２０６は、ＡＮＤゲート２０８の第２の入力及びＡＮＤゲート２１０の第２の入力に結合される。ＡＮＤゲート２１０の出力はＤＰＤ７０である。ＥＥ２０６は、ＡＮＤゲート２１２の第１の反転入力にも結合される。ＴＥは、ＡＮＤゲート２１２の第２の入力に結合される。ＡＮＤゲート２１２の出力はＴＯＮ７２である。
【００８１】
概して、図４Ｂの２１４に示されるように、回路６４の真理値表は、どのようにＤＰＵ、ＤＰＤ及びＴＯＮがＳＪ、ＤＯ、ＤＪ、ＯＥ、ＯＪ及びＴＥに応じて生成されるかを示す。
【００８２】
プリドライバ８８、９０は、レベル変換されたＤＰＵＨ、ＴＯＮＨ、ＴＰＤＨに応じて動作する。通常動作（ＳＪ＝０）は、類似するテスト動作と対立するものとして説明される。
【００８３】
＜ＯＣＤモード＞
ＯＣＤモード動作では、ＯＥはハイになり出力をイネーブルする。ＴＥの状態は、ＯＥがハイである限り関係ない。ＤＯは、生成されるべき出力を反映して如何なる瞬間も０又は１になる。ＤＯが１のとき（行２１６、２１７）、複数のプルアップ・トランジスタ１１０のうちの対応する１つは、ＺＩＯＨ＜３１：１６＞の各「１」に対してプリドライバ８８によりオンに切り替えられる。同様に、ＤＯが０のとき（行２１８、２１９）、複数のプルダウン・トランジスタ１１２のうちの対応する１つは、ＺＩＯＨ＜１５：０＞の各「１」に対してオンに切り替えられる。
【００８４】
＜ＯＤＴモード＞
アクティベートされているＯＤＴモードを生じさせる唯一の入力の組は次の通りである。ＯＥがローになり出力をディスエーブルし、ＴＥ＝１になりＯＤＴをイネーブルする（ＴＯＮ＝１）。これは、真理値表２１４の行２２０である。ＴＯＮが１なら、複数のプルアップ・トランジスタ１１０のうちの対応する１つは、プリドライバ８８によりＺＩＯＨ＜６３：４８＞の各「１」に対してオンに切り替えられ、複数のプルダウン・トランジスタ１１２のうちの対応する１つは、ＺＩＯＨ＜４７：３２＞の各「１」に対してオンに切り替えられる。
【００８５】
＜較正＞
幾つかの実施例では、較正機構は、ＯＤＴ及びＯＣＤモードに用いられるべき適切なトランジスタ数を識別するために、特に何個のプルアップ及び／又はプルダウン・トランジスタがこれらのモードのそれぞれでオンに切り替えられるべきかを識別するために提供される。幾つかの実施例では、較正は、装置の動作中に、周期的に、動的に実行され、変化する動作条件下での調整を可能にする。
【００８６】
幾つかの実施例では、４段階の較正が次の通り実行される。
（１）ｎ型素子の出力インピーダンスの較正：これは、ＤＯが０のとき、何個のｎ型トランジスタ１１２がＯＣＤモード中にイネーブルされるべきかを決定する。
（２）ｐ型素子の出力インピーダンスの較正：これは、ＤＯが１のとき、何個のｐ型トランジスタ１１０がＯＣＤモード中にイネーブルされるべきかを決定する。
（３）ｎ型素子の終端の較正：これは、何個のｎ型トランジスタ１１２がＯＤＴ中にイネーブルされるべきかを決定する。
（４）ｐ型素子の終端の較正：これは、何個のｐ型トランジスタ１１０がＯＤＴ中にイネーブルされるべきかを決定する。
【００８７】
より一般的には、プルアップ回路網の較正及びプルダウン回路網の較正は、同様の方法で実行されうる。説明された回路は、大部分は、ピン毎に複製される。しかしながら、幾つかの実施例では、較正はピン毎に実行されない。むしろ、較正は１回実行され、同一の較正結果が全てのピンに適用されうることが期待される。この期待は、複数のピンの結合型ＯＣＤ／ＯＤＴに用いられているトランジスタが、同一の集積回路の部分であり、従って同様の特性を有する場合に妥当である。幾つかの実施例では、結合型ＯＣＤ／ＯＤＴの複製は、全てのＩ／Ｏの較正を目的として用いられる。
【００８８】
結合型ＯＣＤ／ＯＤＴ内に含まれるトランジスタの数は、プログラム可能な所望の範囲に応じて及びトランジスタの抵抗／駆動特性に応じて選択されうる。幾つかの実施例では、トランジスタのセットが用いられ、３０Ω乃至９０Ωの範囲のプログラム可能な範囲を提供するが、これは勿論、実装時固有である。
【００８９】
幾つかの実施例では、制御部はグレイコードを用いて抵抗値を符号化し、温度計コード出力に変換される。温度計コードの各コードワードは、単一の０のセット又は複数の１に続く単一の０のセット又はコードワードを満たす複数の０を有する。このような温度計コードの使用は、連続するトランジスタのセット（プルアップ又はプルダウン）がイネーブルされるのを保証する。特定の例では、４ビット・コードが用いられ、１６個の可能な順列の１つを示す。該順列の１つは、トランジスタ毎に１ビットを有する１６ビットの温度計コードに変換される。インピーダンス・コード（ＺＩＯＨ＜６３：０＞）が変化している間にドライバ出力が生じるという誤動作を防ぐために、２進から温度計への方式ではなくグレイから温度計への復号化方式が用いられる。
【００９０】
示された例は全て結合型ＯＣＤ／ＯＤＴ回路に関する。より一般的には、結合型駆動及び終端を提供する回路が提供される。図５は、結合型の駆動及び終端を提供する方法のフローチャートである。当該方法は、段階５０１で開始する。段階５−１では、終端動作モードで、プルアップ回路網終端抵抗を有するように可変抵抗プルアップ回路網を設定し、プルダウン回路網終端抵抗を有するよう可変抵抗プルダウン回路網を設定し、プルアップ回路網及びプルダウン回路網は分割終端として共同して動作する。段階５−２では、駆動動作モードで、ハイ出力を駆動するために、第１の駆動インピーダンスを生成するようにプルアップ回路網を設定する。段階５−３では、駆動動作モードで、ロー出力を駆動するために、第２の駆動インピーダンスを生成するようにプルダウン回路網を設定する。図５の段階を実行する順序は、明らかに駆動と終端の順序及び駆動モード中に駆動されているデータの両方に依存する。
【００９１】
図６は、図５の方法を較正する第１の方法のフローチャートである。当該方法は段階６−１で開始する。段階６−１では、データ出力が論理ハイのとき、駆動モードのためにプルアップ回路網を較正する。当該方法は段階６−２へ続く。段階６−２では、データ出力が論理ローのとき、駆動モードのためにプルダウン回路網を較正する。当該方法は段階６−３へ続く。段階６−３では、終端モードのためにプルアップ回路網を較正する。当該方法は段階６−４へ続く。段階６−４では、終端モードのためにプルダウン回路網を較正する。
【００９２】
図７は、図５の方法を較正する第２の方法のフローチャートである。当該方法は段階７−１で開始する。段階７−１では、データ出力が論理ハイのとき、駆動モードのためにプルアップ回路網を較正し、第１の較正結果を生成する。当該方法は段階７−２へ続く。段階７−２では、データ出力が論理ローのとき、第１の較正結果を用い駆動モードのためにプルダウン回路網を較正する。これは、プルダウン回路網及びプルアップ回路網に用いられるトランジスタが同一のプロセスを用いて形成され、当然に同一の較正が両トランジスタに用いられうることを前提とする。当該方法は段階７−３へ続く。段階７−３では、終端モードのためにプルアップ回路網を較正し、第２の較正結果を生成する。当該方法は段階７−４へ続く。段階７−４では、第２の較正結果を用い終端モードのためにプルダウン回路網を較正する。
【００９３】
記載した実施例は、可変抵抗プルアップ回路網、可変抵抗プルダウン回路網、終端抵抗及び基準抵抗を参照した。より一般的には、実施例は、可変インピーダンス・プルアップ回路網、可変インピーダンス・プルダウン回路網、終端インピーダンス及び基準インピーダンスを用いてもよい。
【００９４】
上述の教示を踏まえ本発明の多くの変更及び変形が可能である。従って、本発明は、本願明細書に特に記載された以外にも、特許請求の範囲内で実施されうることが理解されるべきである。
【００９５】
本出願は２００７年６月８日出願の米国特許仮出願番号６０／９４２，７９８号に基づく優先権を主張するものであり、米国特許出願番号６０／９４２，７９８号の全内容を本出願に援用する。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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