(57)【要約】  スイッチトキャパシタ回路は、単一の演算増幅器を使用して積分器と加算器の両方を実現する。１つの入力信号は、（１）１つまたは複数の積分ブランチと、（２）１つまたは複数の第１の加算ブランチとを介して演算増幅器の入力に送られる。第２の入力信号は、１つまたは複数の第２の加算ブランチを介して演算増幅器の入力に送られる。ブランチの各々は、キャパシタと、異なるクロック位相によって制御されるいくつかのスイッチとを含む。スイッチトキャパシタ回路はシングルエンドまたは差動とすることができる。回路はセルラ通信システムのアクセス端末に使用できる。アクセス端末は符号分割多元接続（ＣＤＭＡ）通信規格の下で動作することができる。
2010528501.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を受信するように構成された第１の回路入力と、
第２の信号を受信するように構成された第２の回路入力と、
ＯＡ入力とＯＡ出力とを備える演算増幅器（ＯＡ）と、
負帰還を与えるために前記ＯＡ入力と前記ＯＡ出力との間に結合された積分キャパシタと、
前記第１の回路入力と前記ＯＡ入力との間に結合された積分ブランチと、
前記第１の回路入力と前記ＯＡ入力との間に結合された第１の加算ブランチと、
前記第２の回路入力と前記ＯＡ入力との間に結合された第２の加算ブランチと
を備え、
前記積分ブランチ、前記第１の加算ブランチ、および前記第２の加算ブランチは、前記ＯＡ出力が、（１）前記第１の信号の積と、（２）前記第２の信号の積と、（３）前記第１の信号の積分の積との和である出力信号を供給するように、スイッチトキャパシタ技法を使用して構成される、スイッチトキャパシタ回路。
【請求項２】
前記積分ブランチは、
第１の端子と第２の端子とを備える第１のキャパシタと、
前記第１の回路入力と前記第１のキャパシタの前記第１の端子との間に結合された第１のスイッチと、
前記第１のキャパシタの前記第１の端子とコモンモード電圧との間に結合された第２のスイッチと、
前記第１のキャパシタの前記第２の端子と前記コモンモード電圧との間に結合された第３のスイッチと、
前記第１のキャパシタの前記第２の端子と前記ＯＡ入力との間に結合された第４のスイッチと
を備える、請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
前記第１の加算ブランチは、第１の端子と第２の端子とを備える第２のキャパシタと、前記第１の回路入力と前記第２のキャパシタの前記第１の端子との間に結合された第５のスイッチと、前記第２のキャパシタの前記第２の端子と前記ＯＡ入力との間に結合された第６のスイッチとを備え、
前記第２の加算ブランチは、第１の端子と第２の端子とを備える第３のキャパシタと、前記第２の回路入力と前記第３のキャパシタの前記第１の端子との間に結合された第７のスイッチと、前記第３のキャパシタの前記第２の端子と前記ＯＡ入力との間に結合された第８のスイッチとを備える、
請求項２に記載のスイッチトキャパシタ回路。
【請求項４】
前記第３のスイッチの状態が第１のクロック位相によって制御され、
前記第１のスイッチの状態が、前記第１のクロック位相に対して遅延された立下りを有する前記第１のクロック位相の変形態によって制御され、
前記第４、第６、および第８のスイッチの状態が第２のクロック位相によって制御され、
前記第２、第５、および第７のスイッチの状態が、前記第２のクロック位相に対して遅延された立下りを有する前記第２のクロック位相の変形態によって制御され、
前記第１のクロック位相と前記第２のクロック位相とがコヒーレントであり、実質的に重ならないので、前記第１および第３のスイッチの状態が非導通である場合は、前記第２、第４、第５、第６、第７、および第８のスイッチの状態が導通になり、前記第２、第４、第５、第６、第７、および第８のスイッチの状態が非導通である場合は、前記第１および第３のスイッチの状態が導通になる、
請求項３に記載のスイッチトキャパシタ回路。
【請求項５】
前記第１のクロック位相、前記第２のクロック位相、前記第１のクロック位相の前記変形態、および前記第２のクロック位相の前記変形態を生成するように構成されたクロックジェネレータをさらに備える、請求項４に記載のスイッチトキャパシタ回路。
【請求項６】
前記第１および第３のスイッチの状態が第１のクロック位相によって制御され、
前記第２、第４、第５、第６、第７、および第８のスイッチの状態が第２のクロック位相によって制御され、
前記第１のクロック位相と前記第２のクロック位相とがコヒーレントであり、実質的に重ならないので、前記第１および第３のスイッチの状態が非導通である場合は、前記第２、第４、第５、第６、第７、および第８のスイッチの状態が導通になり、前記第２、第４、第５、第６、第７、および第８のスイッチの状態が非導通である場合は、前記第１および第３のスイッチの状態が導通になる、
請求項３に記載のスイッチトキャパシタ回路。
【請求項７】
前記第１から第８のスイッチの各スイッチが単一の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを備える、請求項６に記載のスイッチトキャパシタ回路。
【請求項８】
前記第１から第８のスイッチの各スイッチが相補型Ｎチャネル／Ｐチャネル金属酸化膜半導体（ＮＭＯＳ／ＰＭＯＳ）トランジスタ対を備える、請求項６に記載のスイッチトキャパシタ回路。
【請求項９】
前記第１のクロック位相および前記第２のクロック位相を生成するように構成されたクロックジェネレータをさらに備える、請求項６に記載のスイッチトキャパシタ回路。
【請求項１０】
請求項３に記載のスイッチトキャパシタ回路を備えるシグマデルタ変調器。
【請求項１１】
第１の正回路入力と第１の負回路入力とを備え、第１の信号を受信するように構成された第１の差動回路入力の対と、
第２の正回路入力と第２の負回路入力とを備え、第２の信号を受信するように構成された第２の差動回路入力の対と、
差動ＯＡ入力の対と差動ＯＡ出力の対とを備える演算増幅器（ＯＡ）であって、前記差動ＯＡ入力の前記対が正ＯＡ入力と負ＯＡ入力とを備え、前記差動ＯＡ出力の前記対が正ＯＡ出力と負ＯＡ出力とを備える、演算増幅器（ＯＡ）と、
前記正ＯＡ入力と前記負ＯＡ出力との間に結合された第１の積分キャパシタと、
前記負ＯＡ入力と前記正ＯＡ出力との間に結合された第２の積分キャパシタと、
前記第１の正回路入力と前記正ＯＡ入力との間に結合された第１の積分ブランチと、
前記第１の負回路入力と前記負ＯＡ入力との間に結合された第２の積分ブランチと、
前記第１の負回路入力と前記正ＯＡ入力との間に結合された第１の加算ブランチと、
前記第１の正回路入力と前記負ＯＡ入力との間に結合された第２の加算ブランチと、
前記第２の負回路入力と前記正ＯＡ入力との間に結合された第３の加算ブランチと、
前記第２の正回路入力と前記負ＯＡ入力との間に結合された第４の加算ブランチと
を備え、
前記第１の積分ブランチ、前記第２の積分ブランチ、前記第１の加算ブランチ、前記第２の加算ブランチ、前記第３の加算ブランチ、および前記第４の加算ブランチは、前記差動ＯＡ出力の前記対が、（１）前記第１の信号の積と、（２）前記第２の信号の積と、（３）前記第１の信号の積分の積との和である出力信号を供給するように、スイッチトキャパシタ技法を使用して構成される、スイッチトキャパシタ回路。
【請求項１２】
前記第１の積分ブランチが、第１の端子と第２の端子とを備える第１の積分キャパシタと、前記第１の正回路入力と前記第１の積分キャパシタの前記第１の端子との間に結合された第１のスイッチと、前記第１の積分キャパシタの前記第１の端子と第１のコモンモード電圧との間に結合された第２のスイッチと、前記第１の積分キャパシタの前記第２の端子と第２のコモンモード電圧との間に結合された第３のスイッチと、前記第１の積分キャパシタの前記第２の端子と前記正ＯＡ入力との間に結合された第４のスイッチとを備え、
前記第２の積分ブランチが、第１の端子と第２の端子とを備える第２の積分キャパシタと、前記第１の負回路入力と前記第２の積分キャパシタの前記第１の端子との間に結合された第５のスイッチと、前記第２の積分キャパシタの前記第１の端子と前記第１のコモンモード電圧との間に結合された第６のスイッチと、前記第２の積分キャパシタの前記第２の端子と前記第２のコモンモード電圧との間に結合された第７のスイッチと、前記第２の積分キャパシタの前記第２の端子と前記負ＯＡ入力との間に結合された第８のスイッチとを備える、
請求項１１に記載のスイッチトキャパシタ回路。
【請求項１３】
前記第１の加算ブランチが、第１の端子と第２の端子とを備える第１の加算キャパシタと、前記第１の負回路入力と前記第１の加算キャパシタの前記第１の端子との間に結合された第９のスイッチと、前記第１の加算キャパシタの前記第２の端子と前記正ＯＡ入力との間に結合された第１０のスイッチとを備え、
前記第２の加算ブランチが、第１の端子と第２の端子とを備える第２の加算キャパシタと、前記第１の正回路入力と前記第２の加算キャパシタの前記第１の端子との間に結合された第１１のスイッチと、前記第２の加算キャパシタの前記第２の端子と前記負ＯＡ入力との間に結合された第１２のスイッチとを備え、
前記第３の加算ブランチが、第１の端子と第２の端子とを備える第３の加算キャパシタと、前記第２の負回路入力と前記第３の加算キャパシタの前記第１の端子との間に結合された第１３のスイッチと、前記第３の加算キャパシタの前記第２の端子と前記正ＯＡ入力との間に結合された第１４のスイッチとを備え、
前記第４の加算ブランチが、第１の端子と第２の端子とを備える第４の加算キャパシタと、前記第２の正回路入力と前記第４の加算キャパシタの前記第１の端子との間に結合された第１５のスイッチと、前記第４の加算キャパシタの前記第２の端子と前記負ＯＡ入力との間に結合された第１６のスイッチとを備える、
請求項１２に記載のスイッチトキャパシタ回路。
【請求項１４】
前記第３および第７のスイッチの状態が第１のクロック位相によって制御され、
前記第１および第５のスイッチの状態が、前記第１のクロック位相に対して遅延された立下りを有する前記第１のクロック位相の変形態によって制御され、
前記第４、第８、第１０、第１２、第１４、および第１６のスイッチの状態が第２のクロック位相によって制御され、
前記第２、第６、第９、第１１、第１３、および第１５のスイッチの状態が、前記第２のクロック位相に対して遅延された立下りを有する前記第２のクロック位相の変形態によって制御され、
前記第１のクロック位相と前記第２のクロック位相とがコヒーレントであり、実質的に重ならないので、前記第１、第３、第５、および第７のスイッチの状態が非導通である場合は、前記第２、第４、第６、および第８から第１６のスイッチの状態が導通になり、前記第２、第４、第６、および第８から第１６のスイッチの状態が非導通である場合は、前記第１、第３、第５、および第７のスイッチの状態が導通になる、
請求項１３に記載のスイッチトキャパシタ回路。
【請求項１５】
前記第１のクロック位相、前記第２のクロック位相、前記第１のクロック位相の前記変形態、および前記第２のクロック位相の前記変形態を生成するように構成されたクロックジェネレータをさらに備える、請求項１４に記載のスイッチトキャパシタ回路。
【請求項１６】
前記第１、第３、第５、および第７のスイッチの状態が第１のクロック位相によって制御され、
前記第２、第４、第６、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５、および第１６のスイッチの状態が第２のクロック位相によって制御され、
前記第１のクロック位相と前記第２のクロック位相とがコヒーレントであり、実質的に重ならないので、前記第１、第３、第５、および第７のスイッチの状態が非導通である場合は、前記第２、第４、第６、および第８から第１６のスイッチの状態が導通になり、前記第２、第４、第６、および第８から第１６のスイッチの状態が非導通である場合は、前記第１、第３、第５、および第７のスイッチの状態が導通になる、
請求項１３に記載のスイッチトキャパシタ回路。
【請求項１７】
前記第１のクロック位相および前記第２のクロック位相を生成するように構成されたクロックジェネレータをさらに備える、請求項１６に記載のスイッチトキャパシタ回路。
【請求項１８】
前記第１から第１６のスイッチの各スイッチが単一の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを備える、請求項１６に記載のスイッチトキャパシタ回路。
【請求項１９】
前記第１から第１６のスイッチの各スイッチが相補型Ｎチャネル／Ｐチャネル金属酸化膜半導体（ＮＭＯＳ／ＰＭＯＳ）トランジスタ対を備える、請求項１６に記載のスイッチトキャパシタ回路。
【請求項２０】
請求項１３に記載のスイッチトキャパシタ回路を備えるシグマデルタ変調器。
【請求項２１】
第１の信号を受信するように構成された第１の回路入力と、
第２の信号を受信するように構成された第２の回路入力と、
ＯＡ入力とＯＡ出力とを備える単一の演算増幅器（ＯＡ）と、
前記ＯＡ出力に、（１）前記第１の信号の積と、（２）前記第２の信号の積と、（３）前記第１の信号の積分の積との和である出力信号を供給させるためのスイッチト回路手段と
を備える回路。
【請求項２２】
前記第１の回路入力がシングルエンド入力であり、
前記第２の回路入力がシングルエンド入力であり、
前記ＯＡ入力がシングルエンド入力であり、
前記ＯＡ出力がシングルエンド出力である、
請求項２１に記載の回路。
【請求項２３】
前記第１の回路入力が差動入力であり、
前記第２の回路入力が差動入力であり、
前記ＯＡ入力が差動入力であり、
前記ＯＡ出力が差動出力である、
請求項２１に記載の回路。
【請求項２４】
スイッチトキャパシタ回路において信号を処理する方法であって、
少なくとも１つの積分ブランチを介して演算増幅器（ＯＡ）の入力に第１の入力信号を供給することと、
少なくとも１つの第１の加算ブランチを介して前記ＯＡの前記入力に前記第１の入力信号を供給することと、
少なくとも１つの第２の加算ブランチを介して前記ＯＡの前記入力に第２の入力信号を供給することと、
少なくとも１つの帰還キャパシタを介して前記ＯＡの出力から前記ＯＡの前記入力への負帰還を与えることと、
前記ＯＡが、（１）前記第１の信号の積と、（２）前記第２の信号の積と、（３）前記第１の信号の積分の積との和を出力するように、前記少なくとも１つの積分ブランチと、前記少なくとも１つの第１の加算ブランチと、前記少なくとも１つの第２の加算ブランチとのスイッチに少なくとも２つのクロック位相を与えることと
を備える方法。
【請求項２５】
前記少なくとも１つの積分ブランチの第１の積分ブランチが、
第１の端子と第２の端子とを備える第１のキャパシタと、
第１の回路入力と前記第１のキャパシタの前記第１の端子との間に結合された第１のスイッチと、
前記第１のキャパシタの前記第１の端子とコモンモード電圧との間に結合された第２のスイッチと、
前記第１のキャパシタの前記第２の端子と前記コモンモード電圧との間に結合された第３のスイッチと、
前記第１のキャパシタの前記第２の端子と前記ＯＡの前記入力との間に結合された第４のスイッチと
を備える、請求項２４に記載の方法。
【請求項２６】
前記少なくとも１つの第１の加算ブランチが、第１の端子と第２の端子とを備える第２のキャパシタと、前記第１の回路入力と前記第２のキャパシタの前記第１の端子との間に結合された第５のスイッチと、前記第２のキャパシタの前記第２の端子と前記ＯＡの前記入力との間に結合された第６のスイッチとを備え、
前記少なくとも１つの第２の加算ブランチが、第１の端子と第２の端子とを備える第３のキャパシタと、第２の回路入力と前記第３のキャパシタの前記第１の端子との間に結合された第７のスイッチと、前記第３のキャパシタの前記第２の端子と前記ＯＡの前記入力との間に結合された第８のスイッチとを備える、
請求項２５に記載の方法。
【請求項２７】
少なくとも２つのクロック位相を与えることが、前記第３のスイッチに第１のクロック位相を与えることと、前記第１のスイッチに前記第１のクロック位相に対して遅延された立下りを有する前記第１のクロック位相の変形態を与えることと、前記第４、第６、および第８のスイッチに第２のクロック位相を与えることと、前記第２、第５、および第７のスイッチに前記第２のクロック位相に対して遅延された立下りを有する前記第２のクロック位相の変形態を与えることとを備え、
前記第１のクロック位相と前記第２のクロック位相とがコヒーレントであり、実質的に重ならないので、前記第１および第３のスイッチの状態が非導通である場合は、前記第２、第４、第５、第６、第７、および第８のスイッチの状態が導通になり、前記第２、第４、第５、第６、第７、および第８のスイッチの状態が非導通である場合は、前記第１および第３のスイッチの状態が導通になる、
請求項２６に記載の方法。
【請求項２８】
少なくとも２つのクロック位相を与えることが、前記第１および第３のスイッチに第１のクロック位相を与えることと、前記第２、第４、第５、第６、第７、および第８のスイッチに第２のクロック位相を与えることとを備え、
前記第１のクロック位相と前記第２のクロック位相とがコヒーレントであり、実質的に重ならないので、前記第１および第３のスイッチの状態が非導通である場合は、前記第２、第４、第５、第６、第７、および第８のスイッチの状態が導通になり、前記第２、第４、第５、第６、第７、および第８のスイッチの状態が非導通である場合は、前記第１および第３のスイッチの状態が導通になる、
請求項２６に記載の方法。
【請求項２９】
前記第１の入力信号が差動信号であり、
前記第２の入力信号が差動信号であり、
前記少なくとも１つの積分ブランチが２つの積分ブランチを備え、
前記少なくとも１つの第１の加算ブランチが２つの第１の加算ブランチを備え、
前記少なくとも１つの第２の加算ブランチが２つの第２の加算ブランチを備える、
請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第１１９条における優先権の主張
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明白に組み込まれる、２００７年４月２３日に出願された「Ｓｗｉｔｃｈｅｄ  Ｃａｐａｃｉｔｏｒ  Ｉｎｔｅｇｒａｔｏｒ  ａｎｄ  Ｓｕｍｍｅｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｗｉｔｈ  ａ  Ｓｉｎｇｌｅ  Ｏｐｅｒａｔｉｏｎａｌ  Ａｍｐｌｉｆｉｅｒ」と題する米国仮出願第６０／９１３，５０９号の優先権を主張するものである。
【０００２】
本明細書に記載の装置および方法は電子回路設計に関する。より詳細には、本装置および方法はスイッチトキャパシタ積分および加算回路に関する。
【背景技術】
【０００３】
いくつかの電子デバイスは、積分機能と信号加算機能の両方を実装するスイッチトキャパシタ回路を含む。特に、シグマデルタ変調器またはコンバータは、スイッチトキャパシタ積分器と後続のスイッチトキャパシタ加算器とを使用する。シグマデルタ変調器は、たとえば、デジタル信号処理のダイナミックレンジ要件を満たし、受信機回路に改善された適応性およびプログラマビリティを与えるように、中間周波数（ＩＦ）信号をベースバンド周波数信号に変換するために使用される。これらおよび他の適用例では、シグマデルタ変調器の利点は、小さい所望の信号を妨害物および干渉物と区別するためにしばしば必要とされる高ダイナミックレンジを含む。シグマデルタ変調器は、量子化雑音を帯域外に整形し、デシメーションフィルタリングを選択的デジタルフィルタリングおよびＩＦ混合と組み合わせて量子化雑音と近接妨害物の両方を減衰させることを可能にする。さらに、シグマデルタ変調器構成における様々なサンプリングレートを選択する能力により、単一のデバイスを、様々な要件、たとえば多数のＲＦ基準によって課される要件に適合させることが可能になる。その上、より高いサンプリングレートおよび複雑なデジタル信号処理の使用により、シグマデルタコンバータは干渉側アナログ信号に対して比較的低い感度を示すことが可能になる。
【０００４】
電子機器、特に無線アクセス端末など携帯型電池式電子機器の設計では、サイズ、重量、消費電力、速度、および製造コストが大きく立ちはだかっている。したがって、当技術分野では、積分器と加算器とを含むシグマデルタ変調器および他のデバイスを含む、電子機器の消費電力を低減する必要がある。また、当技術分野では、積分器と加算器とを含むシグマデルタ変調器および他のデバイスを含む、電子機器のサイズおよび重量を減少させる必要がある。さらに、当技術分野では、積分器と加算器とを含むシグマデルタ変調器および他のデバイスを含む、電子機器の製造コストを下げる必要がある。さらに、当技術分野では、積分器と加算器とを含むシグマデルタ変調器および他のデバイスを含む、電子機器の動作速度を上げる必要がある。
【発明の概要】
【０００５】
本明細書で開示する実施形態は、スイッチトキャパシタ回路の単一の演算増幅器において加算および積分機能を実現する様々な設計について説明することによって、上記の必要性の１つまたは複数に対処することができる。演算増幅器は任意の演算増幅器とすることができる。
【０００６】
一実施形態では、スイッチトキャパシタ回路は、（１）第１の信号を受信するように構成された第１の回路入力と、（２）第２の信号を受信するように構成された第２の回路入力と、（３）ＯＡ入力とＯＡ出力とをもつ演算増幅器（ＯＡ）と、（４）負帰還を与えるためにＯＡ入力とＯＡ出力との間に結合された積分キャパシタと、（５）第１の回路入力とＯＡ入力との間に結合された積分ブランチと、（６）第１の回路入力とＯＡ入力との間に結合された第１の加算ブランチと、（７）第２の回路入力とＯＡ入力との間に結合された第２の加算ブランチとを含む。積分ブランチ、第１の加算ブランチ、および第２の加算ブランチは、ＯＡ出力が、（１）第１の信号の積と、（２）第２の信号の積と、（３）第１の信号の積分の積との和である出力信号を供給するように、スイッチトキャパシタ技法を使用して構成される。これらのブランチの特定の構成は、図１Ｃに示すとおりとすることができる。
【０００７】
一実施形態では、スイッチトキャパシタ回路は、（１）第１の信号を受信するように構成された第１の正回路入力および第１の負回路入力と、（２）第２の信号を受信するように構成された第２の正回路入力および第２の負回路入力と、（３）正ＯＡ入力、負ＯＡ入力、正ＯＡ出力、および負ＯＡ出力をもつ演算増幅器（ＯＡ）と、（４）正ＯＡ入力と負ＯＡ出力との間に結合された第１の積分キャパシタと、（５）負ＯＡ入力と正ＯＡ出力との間に結合された第２の積分キャパシタと、（６）第１の正回路入力と正ＯＡ入力との間に結合された第１の積分ブランチと、（７）第１の負回路入力と負ＯＡ入力との間に結合された第２の積分ブランチと、（８）第１の負回路入力と正ＯＡ入力との間に結合された第１の加算ブランチと、（９）第１の正回路入力と負ＯＡ入力との間に結合された第２の加算ブランチと、（１０）第２の負回路入力と正ＯＡ入力との間に結合された第３の加算ブランチと、（１１）第２の正回路入力と負ＯＡ入力との間に結合された第４の加算ブランチとを含む。第１の積分ブランチ、第２の積分ブランチ、第１の加算ブランチ、第２の加算ブランチ、第３の加算ブランチ、および第４の加算ブランチは、差動ＯＡ出力の対が、（１）第１の信号の積と、（２）第２の信号の積と、（３）第１の信号の積分の積との和である出力信号を供給するように、スイッチトキャパシタ技法を使用して構成される。これらのブランチの特定の構成は、図３に示すとおりとすることができる。
【０００８】
一実施形態では、回路は、（１）第１の信号を受信するように構成された第１の回路入力と、（２）第２の信号を受信するように構成された第２の回路入力と、（３）ＯＡ入力とＯＡ出力とを備える単一の演算増幅器（ＯＡ）と、（４）ＯＡ出力に、（１）第１の信号の積と、（２）第２の信号の積と、（３）第１の信号の積分の積との和である出力信号を供給させるためのスイッチト回路手段とを含む。
【０００９】
一実施形態では、スイッチトキャパシタ回路において信号を処理する方法は、少なくとも１つの積分ブランチを介して演算増幅器（ＯＡ）の入力に第１の入力信号を供給することを含む。本方法はまた、少なくとも１つの第１の加算ブランチを介してＯＡの入力に第１の入力信号を供給することを含む。本方法はさらに、少なくとも１つの第２の加算ブランチを介してＯＡの入力に第２の入力信号を供給することを含む。本方法はさらに、少なくとも１つの帰還キャパシタを介してＯＡの出力からＯＡの入力への負帰還を与えることを含む。本方法はさらに、ＯＡが、（１）第１の信号の積と、（２）第２の信号の積と、（３）第１の信号の積分の積との和を出力するように、少なくとも１つの積分ブランチと、少なくとも１つの第１の加算ブランチと、少なくとも１つの第２の加算ブランチとのスイッチに少なくとも２つのクロック位相を与えることを含む。
【００１０】
本発明のこれらおよび他の実施形態および態様は、以下の説明、図面、および添付の特許請求の範囲を参照するとより良く理解されよう。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、例示的なシグマデルタ変調器の選択されたブロックを示す図である。
【図１Ｂ】図１Ｂは、積分および加算機能を実行するように構成されたスイッチトキャパシタシングルエンド回路の選択された構成要素を示す図である。
【図１Ｃ】図１Ｃは、単一の演算増幅器を使用して積分および加算機能を実行するように構成されたスイッチトキャパシタシングルエンド回路の選択された構成要素を示す図である。
【図２】図２は、積分および加算機能を実行するように構成されたスイッチトキャパシタ差動回路の選択された構成要素を示す図である。
【図３】図３は、単一の演算増幅器を使用して積分および加算機能を実行するように構成されたスイッチトキャパシタ差動回路の選択された構成要素を示す図である。
【図４】図４は、図１Ｂ、図１Ｃ、図２、および図３のスイッチトキャパシタ回路のスイッチを制御するために使用されるクロック信号の選択された態様を示すタイミング図である。
【図５】図５は、複数のセル／セクター、複数のアクセス端末、および複数の送受信基地局をもつ無線アクセスネットワークを含む無線通信システムの選択された要素を示す図である。
【詳細な説明】
【００１２】
本明細書では、「実施形態」、「変形態」という用語、および同様の表現は、特定の装置、方法、または製造品を指すために使用されるが、必ずしも同じ装置、方法、または製造品を指すわけではない。したがって、ある場所または文脈で使用される「一実施形態」（または同様の表現）は、特定の装置、方法、または製造品を指し、異なる場所で使用される同じまたは同様の表現は、異なる装置、方法、または製造品を指すことがある。「代替実施形態」という表現および同様のフレーズは、いくつかの異なる可能な実施形態のうちの１つを示すために使用されることがある。可能な実施形態の数は、必ずしも２つまたは他の数量に限定されるわけではない。
【００１３】
「例示的」という用語は、本明細書では「例、事例、または例示として機能すること」を意味するために使用される。本明細書に「例示的」と記載されたどの実施形態または変形態も、必ずしも他の実施形態または変形態よりも好ましいまたは有利であると解釈されるべきではない。本明細書に記載のすべての実施形態および変形態は、当業者が本発明を製作および使用することができるように与えられるものであり、必ずしも本発明に与えられる法的保護の範囲を限定するわけではない例示的な実施形態および変形態である。
【００１４】
「演算相互コンダクタンス増幅器」または「ＯＴＡ」は、増幅器、バッファ、または入力電圧が出力電流を生成する個々の構成要素の同様の構成であり、本質的には、実質的に１つまたは複数の電流源（高インピーダンス）出力を与えるように設計された電圧調整電流源である。本明細書に記載のすべての実施形態において、演算相互コンダクタンス増幅器の代わりに演算増幅器（「ＯＡ」）を使用することができることに留意されたい。本明細書全体にわたって使用される「演算増幅器」という概念は、その中に「演算相互コンダクタンス増幅器」という概念を包含する。
【００１５】
ＡＴとも呼ばれるアクセス端末、加入者局、ユーザ装置、ＵＥ、移動端末、ＭＴ、またはセルラ通信デバイスは、移動でも固定でもよく、１つまたは複数の送受信基地局と通信することができる。アクセス端末は、限定はしないが、パーソナルコンピュータ（ＰＣ）カード、外部または内部モデム、無線電話、および無線通信能力をもつ携帯情報端末（ＰＤＡ）を含む、いくつかのタイプのデバイスのいずれかとすることができる。アクセス端末は、１つまたは複数の送受信基地局を介して無線ネットワークコントローラとの間でデータパケットを送信および受信する。
【００１６】
送受信基地局および基地局コントローラは、無線ネットワーク、ＲＮ、アクセスネットワーク、またはＡＮと呼ばれるネットワークの一部である。無線ネットワークは、ＵＴＲＡＮまたはＵＭＴＳ地上無線アクセスネットワークとすることができる。無線ネットワークは、複数のアクセス端末間でデータパケットを移送することができる。無線ネットワークはさらに、企業イントラネット、インターネット、従来の公衆交換電話網（ＰＳＴＮ）、または別の無線ネットワークなど、無線ネットワーク外部の追加のネットワークに接続でき、各アクセス端末とそのような外部ネットワークとの間でデータおよび音声パケットを移送することができる。慣習および特定の実装形態に応じて、無線ネットワークの送受信基地局は、ノードＢ、進化型ノードＢ（ｅＮｏｄｅＢ）、基地局システム（ＢＳＳ）、ＢＴＳ、および単に基地局を含む、他の名称で呼ばれることがある。同様に、基地局コントローラは、無線ネットワークコントローラ、ＲＮＣ、コントローラ、移動交換センター、またはサービス側ＧＰＲＳサポートノードを含む、他の名称で呼ばれることがある。
【００１７】
本明細書の範囲は、積分器加算器回路を使用するこれらおよび同様の無線通信システム構成要素、ならびに他の電子機器に及ぶ。
【００１８】
図１Ａは、シグマデルタ変調器１００の選択されたブロックを示す。シグマデルタ変調器１００は、加算器１０２、積分器１０４、積分器１０６、加算器１０８、量子化器１１０、積分器１０６の出力と加算器１０８の入力との間の増幅器／バッファ１１２、積分器１０４の出力と加算器１０８の別の入力との間の増幅器／バッファ１１４、およびシグマデルタ変調器１００の入力と加算器１０８の第３の入力との間の増幅器／バッファ１１６を含む。
【００１９】
シグマデルタ変調器１００の選択されたまたはすべての積分器および加算器ブロックは、スイッチトキャパシタ回路を使用して実装できる。スイッチトキャパシタ回路設計では、電荷が、様々なクロック位相を使用して開閉されるスイッチによって様々なキャパシタ間で移動される。一般に、クロック位相は重ならない（non-overlapping）ので、いくつかのスイッチがオンの間、他のスイッチはオフであり、逆もまた同様である。様々なスイッチを制御する重ならない位相は、スイッチの「ブレークビフォアメーク」スイッチ動作を示しており、たとえば、位相１のスイッチがまずオフにされ、次いで位相２のスイッチがオンにされ、逆もまた同様である。
【００２０】
動作時、加算器１０８は、増幅器／バッファ１１２、１１４、および１１６によってそれぞれバッファリングおよび／または増幅された、Ｘ、Ｗ１、およびＷ２信号を加算することによって出力Ｙを生成する。
【００２１】
図１Ｂは、シングルエンド（非差動）方式で動作するように構成されたシグマデルタ変調器のスイッチトキャパシタ回路１３０の選択された構成要素を示す。回路１３０は、図１Ａのシグマデルタ変調器１００の積分器１０６、加算器１０８、バッファ１１２、およびバッファ１１４／１１６に対応することができる。この回路トポロジは２つの演算相互コンダクタンス増幅器を使用し、ＯＴＡ１３２は積分に使用され、ＯＴＡ１３４は加算に使用される。図１Ｂに示す様々なスイッチの各々は、クロック位相１または２、およびそれらの変形態１ｄおよび２ｄのうちの１つによって動作する。各スイッチを制御する特定のクロック位相（１、２）または位相変形態（１ｄ、２ｄ）の記号は、スイッチの参照記号の隣に丸括弧付きで示されている。図４は、これらのクロック位相および位相変形態を示すタイミング図である。位相変形態１ｄは位相１の変形であり、同じ立上りを有するが、わずかに遅延された立下りを有することに留意されたい。同様に、位相変形態２ｄは位相２の変形であり、同じ立上りを有するが、わずかに遅延された立下りを有する。いくつかの実施形態では、位相１と位相変形態１ｄは同一であり、位相２と位相変形態２ｄも同一である。位相１／１ｄのアクティブ（ハイ）状態は、位相２／２ｄのアクティブ状態に重ならない。位相に対応する制御信号がハイ状態であるとき、それぞれの被制御スイッチは閉じ、制御信号がロー状態であるとき、被制御スイッチは開く。いくつかの実施形態では、極性が反転している。そのようなクロック構成は、スイッチトキャパシタ設計の当業者に知られている。
【００２２】
図１Ｂ、および本明細書に記載の他のすべての図に示すスイッチの各々は、たとえば、単一の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタとして、またはＰＭＯＳおよびＮＭＯＳトランジスタ対の並列組合せとして実現できる。
【００２３】
図１Ｃは、シングルエンド（非差動）方式で動作するように構成されたシグマデルタ変調器の別のスイッチトキャパシタ回路１６０の選択された構成要素を示す。回路１６０は、図１Ａの変調器１００の、積分器１０６、加算器１０８、バッファ／増幅器１１２、およびバッファ／増幅器１１４／１１６に対応することができる。この回路トポロジは、積分機能と加算機能の両方を実行するように構成された単一の演算相互コンダクタンス増幅器１６２を使用する。図１Ｃに示す様々なスイッチの各々は、回路１３０に関して上述した方法と同じ方法で、図４のクロック位相１、１ｄ、２、および２ｄのうちの１つによって制御される。各スイッチを制御する位相（または位相変形態）は、スイッチの参照記号の隣に丸括弧付きで示されている。
【００２４】
入力Ｘは、位相２ｄによって制御される直列スイッチ１６６、直列コンデンサＣ３、および位相２によって制御されるスイッチ１６７を介して演算相互コンダクタンス増幅器１６２の入力に送られる。入力Ｗ１は、位相２ｄによって制御される直列スイッチ１６８、直列コンデンサＣ２、および位相２によって制御されるスイッチ１６９を介して演算相互コンダクタンス増幅器１６２の入力に送られる。（それぞれ、Ｃ３およびＣ２を含む）これらの２つのブランチは加算入力ブランチと呼ばれることがある。入力Ｗ１はまた、位相１ｄによって制御される直列スイッチ１７０、直列コンデンサＣ１、および位相２によって制御される直列スイッチ１７２を介して演算相互コンダクタンス増幅器１６２の入力に送られる。位相２ｄによって制御されるスイッチ１７１は、スイッチ１７０の近くでキャパシタＣ１の端子を接地（または回路１６０の別のコモンモード電圧）に接続する。位相１によって制御される別のスイッチ１７３は、キャパシタＣ１の第２の端子を接地（または回路１６０の別のコモンモード電圧）に接続する。（キャパシタＣ１を含む）このブランチは積分器入力ブランチと呼ばれることがある。演算相互コンダクタンス増幅器出力は、キャパシタＣＳを介して演算相互コンダクタンス増幅器入力に戻される。キャパシタＣＳによって与えられる帰還は負である。
【００２５】
サンプル期間の前半の間、位相１および１ｄに対応する制御信号はハイであり、スイッチ２および２ｄの制御信号はローである。したがって、サンプル期間の前半の間、スイッチ１７０および１７３は閉じ、スイッチ１６６、１６７、１６８、１６９、１７１、および１７２は開く。この間、キャパシタＣ１は、入力Ｗ１での信号によって、接地に対して充電される。キャパシタＣ１が充電された後、スイッチ１７０は開く。スイッチ１７０が開いた後、位相２および２ｄによって制御されるスイッチが閉じる前に、Ｃ１は入力電圧Ｗ１に充電され、回路１６０の残部から切断される。位相２および２ｄによって制御されるスイッチが閉じると、Ｃ１からの電荷が演算相互コンダクタンス増幅器１６２の入力に流れ込むが、その入力は、キャパシタＣＳによって与えられる負帰還のために仮想接地になることがある。同時に、信号ＸおよびＷ１は、２つの加算入力ブランチを介して演算相互コンダクタンス増幅器１６２の入力に直接流れ込む。キャパシタＣＳは、積分器および加算入力ブランチを流れるすべての３つの電流によって充電される。このようにして、演算相互コンダクタンス増幅器１６２の出力でのＹ信号は、（１）Ｗ１信号の積と、（２）Ｘ信号の積と、（３）積分されたＷ１信号の積との和になる。本明細書における「積」は、「同じ」、「増幅された」、または「減衰された」を意味することに留意されたい。言い換えれば、特定の信号の積は、その信号を一定の係数によって重み付けしたものである。
【００２６】
回路１３０と比較して、回路１６２における単一のＯＴＡの使用により、有利なことに、消費電力が低減され、サイズが小さくなり、重量が小さくなり、製造コストが下がり、および／または内部信号ノードが１つ少なくなる。
【００２７】
図２は、２つのＯＴＡをもつシグマデルタ変調器のスイッチトキャパシタ回路２００の選択された構成要素を示し、ＯＴＡ２０２は積分機能を与え、ＯＴＡ２０４は加算機能を与える。回路２００は、回路１３０と同様であるが、シングルエンドモードではなく差動モードで動作するように構成される。回路１３０の場合のように、回路２００は、図１Ａの変調器１００の積分器１０６、加算器１０８、バッファ／増幅器１１２、およびバッファ／増幅器１１４／１１６に対応することができる。図２に示す様々なスイッチの各々は、図１Ｂおよび図１Ｃに関して上述した方法と同じ方法で、クロック位相１、１ｄ、２、および２ｄのうちの１つによって動作できる。各スイッチを制御する特定のクロック位相または位相変形態（１、１ｄ、２、２ｄ）の記号は、スイッチの参照記号の隣に丸括弧付きで示されている。入力段コモンモード電圧Ｖｉｃｍと出力段コモンモード電圧Ｖｏｃｍの２つのコモンモード電圧の存在に留意されたい。Ｖｉｃｍは増幅器の入力コモンモード電圧とすることができ、Ｖｏｃｍは増幅器の出力コモンモード電圧とすることができ、これは入力信号のコモンモードであると仮定することもできる。これらのコモンモード電圧は同じでもよく、または異なってもよい。
【００２８】
図３は、差動構成で動作するシグマデルタ変調器の別のスイッチトキャパシタ回路３００の選択された構成要素を示す。図３に示す構成要素は、図１Ａの変調器１００の積分器１０６、加算器１０８、バッファ／増幅器１１２、およびバッファ／増幅器１１４／１１６に対応することができる。この回路トポロジは、積分機能と加算機能の両方を実行するように構成された単一の差動演算相互コンダクタンス増幅器３０２を使用する。図３に示す様々なスイッチの各々は、回路１３０、１６０、および２００に関して上述した方法と同じ方法で、図４のクロック位相または位相変形態１、１ｄ、２、および２ｄのうちの１つによって制御される。各スイッチを制御する位相は、スイッチの参照記号の隣に丸括弧付きで示されている。
【００２９】
この差動実施形態３００では、入力Ｘでの信号は、第１の加算ブランチ（所与の順序で直列に接続されたスイッチ３２２、キャパシタＣ３ａ、およびスイッチ３２３）と、第２の加算ブランチ（所与の順序で直列に接続されたスイッチ３３６、キャパシタＣ３ｂ、およびスイッチ３３７）とを介してＯＴＡ３０２の入力に送られる。入力Ｗ１での信号は、第３の加算ブランチ（所与の順序で直列に接続されたスイッチ３２８、キャパシタＣ２ａ、およびスイッチ３２９）と、第４の加算ブランチ（所与の順序で直列に接続されたスイッチ３３０、キャパシタＣ２ｂ、およびスイッチ３３１）とを介してＯＴＡ３０２の入力に送られる。
【００３０】
入力Ｗ１での信号はまた、第１の積分器ブランチ（スイッチ３２４〜３２７およびキャパシタＣ１ａ）と第２の積分器ブランチ（スイッチ３３２〜３３５およびキャパシタＣ１ｂ）とを介してＯＴＡ３０２の入力に送られる。第１の積分器ブランチでは、スイッチ３２４、キャパシタＣ１ａ、およびスイッチ３２５は順に直列に結合され、スイッチ３２６はキャパシタＣ１ａの１つの端子とスイッチ３２４との間の接合部を電源コモンモード供給電圧Ｖｓｃｍに接続し、スイッチ３２７はキャパシタＣ１ａの第２の端子とスイッチ３２５との間の接合部を入力コモンモード供給電圧Ｖｉｃｍに接続する。Ｖｉｃｍは増幅器の入力コモンモード電圧とすることができ、Ｖｓｃｍは出力コモンモード電圧入力信号とすることができる。コモンモード供給電圧ＶｓｃｍとＶｉｃｍは同じでもよく、または異なってもよい。
【００３１】
第２の積分器ブランチでは、スイッチ３３４、キャパシタＣ１ｂ、およびスイッチ３３５は順に直列に結合され、スイッチ３３２はキャパシタＣ１ｂの１つの端子とスイッチ３３４との間の接合部を電源コモンモード供給電圧Ｖｓｃｍに接続し、スイッチ３３３はキャパシタＣ１ｂの第２の端子とスイッチ３３５との間の接合部を入力コモンモード供給電圧Ｖｉｃｍに接続する。
【００３２】
図３に示すように、ＯＴＡ３０２の差動出力は、負帰還構成の帰還キャパシタＣＳ１およびＣＳ２を介してＯＴＡ３０２の差動入力に戻される。
【００３３】
サンプル期間の前半の間、位相１および１ｄの制御信号はどちらもハイであり、位相２および２ｄの制御信号はどちらもローである。しがたって、サンプル期間の前半の間、位相１および１ｄによって制御されるスイッチは閉じ、位相２および２ｄによって制御されるスイッチは開く。（いくつかの実施形態では、極性が反対であってもよい。）サンプル期間のこの前半の間、キャパシタＣ１ａおよびＣ１ｂは、Ｗ１入力での信号によってＶｉｃｍに対して充電される。サンプル期間の前半中にキャパシタＣ１ａおよびＣ１ｂが充電された後、スイッチ３２４、３２７、３３３、および３３４は開く。この時点で、キャパシタＣ１ａおよびＣ１ｂは充電状態にあり、回路の残部から切断される。サンプル期間の後半にスイッチ３２５、３２６、３３２、および３３５が閉じると、キャパシタＣ１ａからの電荷はＶｓｃｍに対する電位でＯＴＡ３０２の正の差動入力に流れ込む。同様に、キャパシタＣ１ｂからの電荷は、Ｖｓｃｍに対する電位でＯＴＡ３０１の負の差動入力に流れ込む。同時に、Ｗ１の正側およびＸの正側での信号は、それぞれキャパシタＣ２ｂおよびＣ３ｂを介してＯＴＡ３０２の負の差動入力に流れ込む。同様に、Ｗ１の負側およびＸの負側での信号は、それぞれキャパシタＣ２ａおよびＣ３ａを介してＯＴＡ３０２の正の差動入力に流れ込む。このようにして、ＯＴＡ３０２は積分機能と加算機能の両方を与えるので、演算相互コンダクタンス増幅器３０２の差動出力でのＹ信号は、（１）Ｗ１信号の積と、（２）Ｘ信号の積と、（３）積分されたＷ１信号の積との和になる。前述のように、ここで「積」は、「と同じ」、「増幅された」、または「減衰された」を意味する。
【００３４】
キャパシタＣ１ａおよびＣ１ｂは、入力信号が入力段のコモンモード電圧に対して正しくサンプリングされるように、Ｖｉｃｍに対して充電され、次いでキャパシタＣ１ａおよびＣ１ｂは、サンプル信号が現在の段のコモンモード電圧に対して正しく印加されるように、Ｖｓｃｍに対して放電されることに留意されたい。すでに述べたように、ＶｓｃｍとＶｉｃｍは同じでもよく、または互いに異なってもよい。
【００３５】
キャパシタＣ１ａおよびＣ１ｂは、Ｃ１ｂと直列のＣ１ａの両端間の差動電圧が正しく、増幅器入力コモンモード電圧がＶｉｃｍに等しくなるように、Ｖｉｃｍに対して充電され、次いでキャパシタＣ１ａおよびＣ１ｂは、増幅器の入力でのコモンモード電圧が両方のクロック位相においてＶｉｃｍと同じで等しくなるように、Ｖｓｃｍに対して放電されることに留意されたい。すでに述べたように、ＶｓｃｍとＶｉｃｍは同じでもよく、または互いに異なってもよい。
【００３６】
図１Ａ、図１Ｂ、図１Ｃ、図２、および図３に示す回路は、それらの回路のスイッチを動作させるために必要な様々なクロック位相および位相変形態を生成するように構成された（１つまたは複数の）クロックジェネレータを含むことができる。
【００３７】
図５は、無線アクセスネットワークの複数のセルおよび／またはセクター１０２Ａ〜１０２Ｇ、複数のアクセス端末１０Ａ〜１０Ｊ、および複数の送受信基地局２０Ａ〜２０Ｇ（たとえば、ノードＢまたはｅＮｏｄｅＢ）をもつ無線通信システム１０００の選択された要素を示す。通信システム１０００は単一の搬送周波数または複数の搬送周波数を使用することができる。さらに、セル／セクター１０２のいくつかは単一の搬送周波数を使用することができ、他のセル／セクター１０２の各々は複数の搬送周波数を使用することができる。さらに、セル／セクター１０２中の異なるリンク（順方向と逆方向の両方）は、異なる数の搬送周波数を使用することができる。
【００３８】
アクセスネットワークは複数のアクセス端末１０間で音声および／またはデータパケットを移送することができる。さらに、アクセスネットワークは、企業イントラネットまたはインターネットなど、アクセスネットワーク外部の追加のネットワークに接続でき、アクセス端末１０とそのような外部ネットワークとの間でデータパケットを移送することができる。
【００３９】
本明細書に記載のシグマデルタ変調器と積分器加算器の組合せは、図５に示すアクセス端末１０、送受信基地局２０、および無線アクセスネットワークの他の構成要素で使用できる。
【００４０】
本開示では、様々な方法のステップおよび決定が連続的に記述されているが、これらのステップおよび決定のいくつかは、別々の要素によって、連携してまたは並列に、非同期にまたは同期に、パイプライン方式で、または他の方法で実行できる。明示的にそのように示されているか、さもなければ文脈から明らかであるか、または本質的に必要とされる場合を除き、ステップおよび決定を本明細書に記載の順序と同じ順序で実行する必要は特にない。ただし、選択された変形態では、ステップおよび決定は、添付の図に記載および／または図示の特定の順序で実行されることに留意されたい。さらに、あらゆる図示のステップおよび決定があらゆる実施形態または変形態で必要とされるわけではなく、いくつかの実施形態／変形態では、具体的に示されていないいくつかのステップおよび決定が望ましい場合がある。
【００４１】
また、情報および信号は、様々な技術および技法のいずれかを使用して表現できることを当業者なら理解されよう。たとえば、上記の説明全体を通して言及することがあるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表すことができる。
【００４２】
さらに、本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両者の組合せとして実装できることを当業者なら理解されよう。ハードウェアとソフトウェアとのこの交換可能性を明瞭に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについては、概してそれらの機能の観点から上記で説明した。そのような機能をハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組合せとして実現するかは、システム全体に課せられる特定の適用および設計上の制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装することができるが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
【００４３】
本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタロジック、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行できる。汎用プロセッサはマイクロプロセッサとすることができるが、代替として、プロセッサは、従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械とすることができる。プロセッサは、コンピューティングデバイスの組合せ、たとえばＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成としても実装できる。
【００４４】
本明細書で開示した実施形態に関して説明した方法およびアルゴリズムのステップは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せで実施できる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサに一体化することができる。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐することができる。ＡＳＩＣはアクセス端末中に常駐することができる。代替として、プロセッサおよび記憶媒体は、離散構成要素としてアクセス端末中に常駐することができる。
【００４５】
開示した実施形態についての先の説明は、当業者が本発明を製作および使用することができるように与えられるものである。これらの実施形態に対する様々な変更は、当業者には容易に明らかとなり、本明細書で規定された一般的な原理は、本発明の精神または範囲から逸脱することなく他の実施形態に適用できる。したがって、本発明は、本明細書に示す実施形態に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきある。
【図１Ａ】
2010528501.tif 000003
【図１Ｂ】
2010528501.tif 000004
【図１Ｃ】
2010528501.tif 000005
【図２】
2010528501.tif 000006
【図３】
2010528501.tif 000007
【図４】
2010528501.tif 000008
【図５】
2010528501.tif 000009
【手続補正書】
【提出日】平成22年1月15日(2010.1.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１Ａ
【補正方法】変更
【補正の内容】
【図１Ａ】
2010528501.tif 000010
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１Ｂ
【補正方法】変更
【補正の内容】
【図１Ｂ】
2010528501.tif 000011
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2010528501.tif 000012
【国際調査報告】
2010528501.tif 000013
2010528501.tif 000014
2010528501.tif 000015