(57)【要約】  １つの能動領域（１０５Ａ，２０５Ａ，３０５Ａ，４０５Ａ）に、実質的に連続し、かつ均一な半導体合金（１０７，２０７，３０７，４０７）を形成する一方で、第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ，４０５Ｂ）の中央部分にベースの半導体材料（１１３Ｂ，２１３Ｂ，３１３Ｂ、４０１）を提供するために、そこに半導体合金（１０７，２０７，３０７，４０７）をパターニングすることにより、異種の歪みが誘発されうる。一方、前記ベースの半導体材料（１１３Ａ，２１３Ａ，３１３Ａ，４１３Ａ）に対応するカバー層を提供した後に、前記ゲート誘電体（１２２，３２２，４２２）を形成するための確立されたプロセス技術が使用されうる。一部の例示的な実施形態では、実質的な自己整合プロセスが提供される。このプロセスでは、前記層（２０８，３０８）を基に前記ゲート電極（１２１，２２１，３２１，４２１）が形成され、前記層（２０８，３０８）は、前記能動領域（２０５Ｂ、３０５Ｂ）の一方の前記ベースの半導体材料の前記中央部分（２１３Ｂ、３１３Ｂ）を画定するためも使用されうる。このため、単一の半導体合金（１０７，２０７，３０７，４０７）を使用することにより、異なる導電型のトランジスタ（１２０Ａ，１２０Ｂ）の性能が個別に改善されうる。
2010508671.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の第１トランジスタ（１２０Ａ）であって、前記第１トランジスタ（１２０Ａ）は、第１ゲート電極（１２１，２２１，３２１，４２１）が形成されている第１能動領域（１０５Ａ，２０５Ａ，３０５Ａ，４０５Ａ）を有し、前記第１能動領域（１０５Ａ，２０５Ａ，３０５Ａ，４０５Ａ）は、前記第１能動領域（１０５Ａ，２０５Ａ，３０５Ａ，４０５Ａ）の境界を定めている分離構造（１０３，２０３，３０３，４０３）間に横に延びる実質的に連続する第１の半導体合金（１０７，２０７，３０７，４０７）を有し、前記第１能動領域（１０５Ａ，２０５Ａ，３０５Ａ，４０５Ａ）は、前記第１の半導体合金（１０７，２０７，３０７，４０７）上に形成された半導体材料層（１１３Ａ，２１３Ａ，３１３Ａ，４１３Ａ）を更に有し、前記第１の半導体合金（１０７，２０７，３０７，４０７）は、前記半導体材料層（１１３Ａ，２１３Ａ，３１３Ａ，４１３Ａ）に第１の種類の歪みを発生させる第１の導電型の第１トランジスタ（１２０Ａ）と、
第２の導電型の第２トランジスタ（１２０Ｂ）であって、前記第２トランジスタ（１２０Ｂ）は、第２ゲート電極（１２１，２２１，３２１，４２１）が形成されている第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ，４０５Ｂ）を有し、前記第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ，４０５Ｂ）は、前記半導体材料（１１３Ｂ，２１３Ｂ，３１３Ｂ，４１３Ｂ）から形成される領域によって分離された第１の部分および第２の部分に提供された第２の半導体合金（１０７，２０７，３０７，４０７Ｃ）を有し、前記第１の部分および前記第２の部分は、前記領域（１０５Ｂ，２０５Ｂ，３０５Ｂ，４０５Ｂ）内に、前記第１の種類の歪みとは逆の第２の種類の歪みを発生させる第２トランジスタ（１２０Ｂ）と、を有する半導体デバイス（１００，２００，３００，４００）。
【請求項２】
前記第１の半導体合金（１０７，２０７，３０７，４０７）と第２の半導体合金（１０７，２０７，３０７，４０７Ｃ）とは実質的に同じ半導体合金材料から形成されている請求項１に記載の半導体デバイス（１００，２００，３００，４００）。
【請求項３】
前記半導体合金材料は、シリコン／ゲルマニウムまたはシリコン／炭素から形成されている請求項２に記載の半導体デバイス（１００，２００，３００，４００）。
【請求項４】
半導体デバイス（１００，２００，３００）の第１能動領域（１０５Ａ，２０５Ａ，３０５Ａ）および第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ）に半導体合金（１０７，２０７，３０７）を形成するステップと、
前記半導体合金（１０７，２０７，３０７）の第１の部分と第２の部分間に形成される中央領域（１０７Ｂ，２０７Ｂ，３０７Ｂ）を画定するために、前記第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ）の前記半導体合金（１０７，２０７，３０７）の一部を選択的に除去するステップと、
前記第１能動領域（１０５Ａ，２０５Ａ，３０５Ａ）の少なくとも一部の上に半導体材料層（１１３Ａ，２１３Ａ，３１３Ａ）を形成するステップと、
前記中央領域（１０７Ｂ，２０７Ｂ，３０７Ｂ）に前記半導体材料（１１３Ｂ，２１３Ｂ，３１３Ｂ）を埋め込むステップと、を含む方法。
【請求項５】
前記第１能動領域（１０５Ａ，２０５Ａ，３０５Ａ）の上に第１ゲート電極（１２１，２２１，３２１）を、前記第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ）の上に第２ゲート電極（１２１，２２１，３２１）を形成するステップを更に含み、前記第２ゲート電極（１２１，２２１，３２１）は前記中央領域（１０７Ｂ，２０７Ｂ，３０７Ｂ）の上に位置している請求項４に記載の方法。
【請求項６】
前記第１能動領域（１０５Ａ，２０５Ａ，３０５Ａ）上に前記半導体材料層（１１３Ａ，２１３Ａ，３１３Ａ）を形成するステップは、前記第１能動領域（１０５Ａ，２０５Ａ，３０５Ａ）に、前記半導体合金（１０７，２０７，３０７）が導入されている凹部を形成するステップを含む、請求項４に記載の方法。
【請求項７】
前記半導体材料層（１１３Ａ，２１３Ａ，３１３Ａ）を形成するステップは第１のマスク層（２０８，３０８）を基に実施され、前記中央領域（１０７Ｂ，２０７Ｂ，３０７Ｂ）に埋め込むステップは第２のマスク層（２１０，３１１）を基に実施される請求項４に記載の方法。
【請求項８】
前記第１ゲート電極および前記第２ゲート電極（１２１，２２１，３２１）は、前記第１能動領域（３０５Ａ）の上に第１の開口（３０８Ａ）を、前記中央領域（３０７Ｂ）の上に第２の開口（３０８Ｂ）を有するマスク層（３０８）を提供し、前記第１の開口および前記第２の開口（３０８Ａ，３０８Ｂ）にゲート電極材料（３２１）を埋め込むことによって形成される請求項７に記載の方法。
【請求項９】
前記第２の開口（３０８Ｂ）を通る前記中央領域（３０７Ｂ）を画定するステップを更に含む、請求項８に記載の方法。
【請求項１０】
前記第２の開口（３０８Ｂ）を覆っている第２のマスク材料（３１１）を基に前記マスク層（３０８）に前記第１の開口（３０８Ａ）を形成するステップを更に有する請求項９に記載の方法。
【請求項１１】
前記第２の開口（３０８Ｂ）を通って前記中央領域（３０７Ｂ）に前記半導体材料（３１３Ｂ）を埋め込むステップと、
前記第１能動領域（３０５Ａ）の上に前記半導体材料層（３１３Ａ）を形成するステップと、
前記第２能動領域（３０５Ｂ）の上に別の半導体材料層（３１３Ｂ）を形成するステップと、を更に含む請求項１０に記載の方法。
【請求項１２】
半導体デバイス（４００）の第１能動領域（４０５Ａ）に、２つの原子種によって画定される第１の半導体合金層（４０７）を形成するステップと、
前記第１の半導体合金層（４０７）を含む前記第１能動領域（４０５Ａ）の上に半導体材料層（４１３Ａ）を形成するステップと、
前記半導体デバイス（４００）の第２能動領域（４０５Ｂ）に半導体材料（４０１）の中央領域を画定するために、前記第２能動領域（４０５Ｂ）に第１凹部および第２凹部（４１７Ａ，４１７Ｂ）を形成するステップと、
前記第１凹部および前記第２凹部（４１７Ａ，４１７Ｂ）に、前記２つの原子種によって画定される第２の半導体合金（４０７Ｃ）を埋め込むステップと、を有する方法。
【請求項１３】
前記半導体材料層（４１３Ｂ）は前記第２能動領域（４０５Ｂ）上に形成される請求項１８に記載の方法。
【請求項１４】
前記第１能動領域（４０５Ａ）の上に第１ゲート電極（４２１）を形成するステップと、前記第２能動領域（４０５Ｂ）の上に第２ゲート電極（４２１）を形成するステップとを含み、前記第１ゲート電極および前記第２ゲート電極（４２１）は、前記第１凹部および前記第２凹部（４１７Ａ，４１７Ｂ）の形成前に形成される請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、集積回路の製造に関し、より詳細には、トランジスタのチャネル領域内で電荷キャリア移動度を上げるために、埋め込みシリコン／ゲルマニウム（Ｓｉ／Ｇｅ）を用いて歪みが印加されたチャネル領域を備えたトランジスタの形成に関する。
【背景技術】
【０００２】
複雑な集積回路の製造には、論理回路で効率的なスイッチとして使用され、論理回路を設計するための主要な回路要素である多くのトランジスタが必要とされる。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの複雑な回路では、ＣＭＯＳ技術は、動作速度および／または消費電力および／または対費用効果の点でその優れた特性により、現在最も有望なアプローチである。ＣＭＯＳ回路では、インバータおよびほかの論理ゲートなどの回路素子を形成するために相補的トランジスタ（すなわち、ＰチャネルトランジスタとＮチャネルトランジスタ）が使用され、ＣＰＵ、記憶チップなどの極めて複雑な回路アセンブリが設計される。ＣＭＯＳ技術を使用して複雑な集積回路を製造する際には、何百万ものトランジスタ（すなわちＮチャネルトランジスタとＰチャネルトランジスタ）が、結晶性半導体層を含む基板に形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
電界効果トランジスタまたはＭＯＳトランジスタは、ＮチャネルトランジスタとＰチャネルトランジスタのいずれの場合についてもいわゆるＰＮ接合を有し、これは、高濃度にドープされたドレイン領域およびソース領域と、ドレイン領域とソース領域の間に配置され、逆極性にドープされたチャネル領域との界面によって形成される。チャネル領域の電気伝導度（すなわち導電チャネルが電流を流す能力）は、チャネル領域の近くに形成され、薄い絶縁層によってチャネル領域から絶縁されているゲート電極によって制御される。ゲート電極に適切な制御電圧を印加することにより、導電チャネルが生成された際のチャネル領域の電気伝導度は、ドーパント濃度、多数電荷キャリアの移動度によって決まり、トランジスタの幅方向におけるチャネル領域の所定の長さでは（for a given extension of the channel region）、ソース領域とドレイン領域間の距離（チャネル長とも呼ばれる）によって決まる。このため、ゲート電極に制御電圧を印加したときに絶縁層の下に速く導電チャネルを形成させる能力と共に、チャネル領域全体の電気伝導度が、ＭＯＳトランジスタの性能を実質的に決定する。このため、チャネル長の減少とこれに関連するチャネルの抵抗の低下のために、チャネル長が、集積回路の動作速度の高速化を達成するための支配的な設計条件となっている。
【０００４】
しかし、トランジスタの寸法の絶え間ない縮小は、関連する多くの問題を招いており、これらの問題には、ＭＯＳトランジスタのチャネル長を着実に短縮することによって得られた利点を必要以上に相殺しないように対処しなければならない。例えば、所望のチャネル制御性と共に、低シート抵抗と低コンタクト抵抗を実現するために、ドレインおよびソース領域内で、横方向のほか垂直方向のドーパントプロファイルを極めて正確に制御することが求められている。また、必要なチャネルの制御性を保つために、ゲート誘電材料が、短縮されたチャネル長に合わせて適合されうる。しかし、チャネルの高い制御性を得るための機構のなかには、トランジスタのチャネル領域における電荷キャリア移動度に悪影響を与えるものもあり、このためチャネル長の短縮によって得られる利点が部分的に相殺されてしまう。
【０００５】
微細寸法（ctritical dimension）、すなわちトランジスタのゲート長の絶え間のない微細化により、極めて複雑なプロセス技術を適応させ、おそらくこのような手法を新たに開発することが必要となり、また、移動度の低下により、性能の顕著な向上が得られない。このため、所定のチャネル長に対して、チャネル領域での電荷キャリア移動度を上げることによって、トランジスタ素子のチャネル導電率を改善し、これにより、将来の技術ノードへの前進に匹敵する性能の向上を実現する可能性を与えるとともに、デバイスの微細化に関連するプロセスの適応を回避するか、少なくとも先延ばしにすることが提案されている。電荷キャリア移動度を増加させる１つの有効な機構として、チャネル領域内の格子構造を変えることがあり、例えば、チャネル領域に対応する歪みを発生させるために、チャネル領域の近くで引張応力または圧縮応力を発生させると、この結果、電子およびホールの移動度が変化する。例えば、能動（active）シリコン材料の標準的な結晶構成に対して、チャネル領域において引張歪みを発生させる（すなわち、（１００）の表面配向を有し、チャネル長が＜１１０＞方向に向いている場合）と、電子の移動度が上がり、これにより、導電率の増加を直接得ることができる。他方で、チャネル領域において圧縮歪みを生成すれば正孔の移動度を上げることができ、これによって、Ｐ型トランジスタの性能を向上できる可能性がもたらされる。集積回路の作製に応力または歪み技術を導入することは、将来の世代のデバイスのための極めて有望な手法である。この理由は、歪シリコンは、高価な半導体材料を必要とせずに、高速かつ強力な半導体装置の作製を可能にすると共に、確立された製造技術の多くがまだ使用できる「新しい」タイプの半導体材料であると考えられているからである。
【０００６】
したがって、例えば、チャネル領域の隣に、圧縮応力を誘発させ、この結果、対応して歪みを生じさせることができるシリコン／ゲルマニウム層を導入することが提案されている。チャネル領域の隣に応力発生層を導入することにより、Ｐチャネルトランジスタのトランジスタ性能をかなり改善することができる。このために、トランジスタのドレイン領域とソース領域に歪シリコン／ゲルマニウム（Ｓｉ／Ｇｅ）層が形成され、圧縮歪みが印加されたドレイン領域とソース領域が、隣接するシリコンのチャネル領域に単軸歪みを発生させる。Ｓｉ／Ｇｅ層を形成する際には、ＮＭＯＳトランジスタをマスクして、ＰＭＯＳトランジスタのドレイン領域とソース領域に選択的に凹部が形成され、次に、ＰＭＯＳトランジスタに、エピタキシャル成長によってシリコン／ゲルマニウム層が選択的に形成される。この手法は、ＰＭＯＳトランジスタ、ひいてはＣＭＯＳデバイス全体の性能向上の観点から大きな利点を与えるものの、ＮＭＯＳトランジスタがデバイス全体の性能に効率的に寄与しないこともあり、ＰＭＯＳトランジスタの性能向上によって生じる差とバランスさせる適切な設計を使用しなければならない。
【０００７】
本開示は、上に記載した問題の影響の１つ以上を回避することができるか、少なくとも低減させることができる各種の方法およびデバイスを対象としている。
【課題を解決するための手段】
【０００８】
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明の全てを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、後述する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
【０００９】
一般に、本明細書に開示の主題は、能動領域に半導体合金を提供することによって、個々のゲート絶縁層の近くに配置された少なくともチャネル領域において、異種の歪みが誘発されうる異種の能動領域を有する半導体デバイスを対象としている。例示的な実施形態では、異なる能動領域において、同じ原子種を基に半導体合金が形成されうる。このため、シリコンベースの材料と組み合わせた埋め込み半導体合金に基づいて、異なるトランジスタ型（ＮチャネルトランジスタとＰチャネルトランジスタなど）用に有効な歪み誘発機構を得ることができ、単一種の半導体合金を使用しても、両方のタイプのトランジスタで個々の性能向上が十分に得られる。この結果、全体的な性能向上により、シリコン／ゲルマニウム合金がＰチャネルトランジスタの性能向上のみに使用されている従来のアプローチと比べ、ＮチャネルとＰチャネルデバイスの間で性能向上の良好なバランスが得られる。
【００１０】
本明細書に開示の例示的な一実施形態によれば、半導体デバイスは、第１ゲート電極が形成されている第１能動領域を有する第１の導電型の第１トランジスタを有する。前記第１能動領域は、前記第１能動領域の境界を定めている分離構造間に横に延びる実質的に連続する第１の半導体合金を有する。前記第１能動領域は、前記第１の半導体合金上に形成された半導体材料層を更に有し、前記第１の半導体合金は、前記半導体材料層に第１の種類の歪みを発生させる。前記半導体デバイスは、第２ゲート電極が形成されている第２能動領域を有する第２の導電型の第２トランジスタを更に有する。前記第２能動領域は、前記半導体材料から形成される領域によって分離された第１の部分および第２の部分に提供された第２の半導体合金を有し、前記第１の部分および前記第２の部分は、前記第１の部分および前記第２の部分は、両者の間に形成される前記領域内に、第２の種類の歪みを発生させる。
【００１１】
本明細書に開の例示的な別の実施形態によれば、本発明の方法は、半導体デバイスの第１能動領域および第２能動領域に半導体合金を形成するステップを含む。更に、前記半導体合金の第１の部分と第２の部分間に形成される中央領域を画定するために、前記第２能動領域の前記半導体合金の一部が選択的に除去される。前記方法は、前記第１能動領域の少なくとも一部の上に半導体材料層を形成するステップと、前記中央領域に前記半導体材料を埋め込むステップとを含む。
【００１２】
本明細書に開示の例示的な更に別の実施形態によれば、本発明の方法は、半導体デバイスの第１能動領域に、２つの原子種によって画定される第１の半導体合金層を形成するステップを含む。更に、前記第１の半導体合金層を含む前記第１能動領域の上に半導体材料層が形成される。前記方法は、前記半導体デバイスの第２能動領域に半導体材料の中央領域を画定するために、前記第２能動領域に第１凹部および第２凹部を形成するステップを更に含む。最後に、前記第１凹部および前記第２凹部に、前記２つの原子種によって画定される第２の半導体合金が埋め込まれる。
【図面の簡単な説明】
【００１３】
【図１ａ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図１ｂ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図１ｃ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図１ｄ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図１ｅ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図１ｆ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図１ｇ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図１ｈ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図１ｉ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図１ｊ】本明細書に開示の例示的な実施形態に係る半導体合金に基づいて、異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図。
【図２ａ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、例示的な実施形態により、１つの能動領域に上部半導体層が形成され、その後、別の種類の能動領域に半導体材料の中央部分が形成される。
【図２ｂ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、例示的な実施形態により、１つの能動領域に上部半導体層が形成され、その後、別の種類の能動領域に半導体材料の中央部分が形成される。
【図２ｃ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、例示的な実施形態により、１つの能動領域に上部半導体層が形成され、その後、別の種類の能動領域に半導体材料の中央部分が形成される。
【図２ｄ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、例示的な実施形態により、１つの能動領域に上部半導体層が形成され、その後、別の種類の能動領域に半導体材料の中央部分が形成される。
【図２ｅ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、例示的な実施形態により、１つの能動領域に上部半導体層が形成され、その後、別の種類の能動領域に半導体材料の中央部分が形成される。
【図２ｆ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、例示的な実施形態により、１つの能動領域に上部半導体層が形成され、その後、別の種類の能動領域に半導体材料の中央部分が形成される。
【図３ａ】異なる歪みが印加された能動領域および個々のゲート電極を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、マスク層を基にゲート電極が形成される。
【図３ｂ】異なる歪みが印加された能動領域および個々のゲート電極を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、マスク層を基にゲート電極が形成される。
【図３ｃ】異なる歪みが印加された能動領域および個々のゲート電極を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、マスク層を基にゲート電極が形成される。
【図３ｄ】異なる歪みが印加された能動領域および個々のゲート電極を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、マスク層を基にゲート電極が形成される。
【図３ｅ】異なる歪みが印加された能動領域および個々のゲート電極を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、マスク層を基にゲート電極が形成される。
【図３ｆ】異なる歪みが印加された能動領域および個々のゲート電極を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、マスク層を基にゲート電極が形成される。
【図３ｇ】異なる歪みが印加された能動領域および個々のゲート電極を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、マスク層を基にゲート電極が形成される。
【図４ａ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、異なる製造段階で個々の半導体合金が形成されうる。
【図４ｂ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、異なる製造段階で個々の半導体合金が形成されうる。
【図４ｃ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、異なる製造段階で個々の半導体合金が形成されうる。
【図４ｄ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、異なる製造段階で個々の半導体合金が形成されうる。
【図４ｅ】異なる歪みが印加された能動領域を形成する各種製造段階中の半導体デバイスの断面図を概略的に示し、更に別の例示的な実施形態により、異なる製造段階で個々の半導体合金が形成されうる。
【発明を実施するための形態】
【００１４】
添付の図面と併せて下記の説明を読めば、本開示が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
【００１５】
本明細書に記載の主題は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含むことを理解すべきである。
【００１６】
本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴をすべて本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。
【００１７】
添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。しかし、本開示の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
【００１８】
一般に、本明細書に開示の主題は、異なるトランジスタ型のトランジスタの性能を個別に改善するために、埋め込み半導体合金に基づいて、異なる能動領域に異種の歪みを発生させるための手法に関する。上で説明したように、Ｐチャネルトランジスタ用に開発された確立されたプロセス技術が、Ｎチャネルトランジスタにおいて電荷キャリア移動度を向上させるために効率的に使用されるように、Ｐチャネルトランジスタに歪みを付与するために頻繁に使用される半導体合金であるシリコン／ゲルマニウム材料が、Ｎチャネルトランジスタにおいて個々に歪みを得るためにも有効に使用されうる。このため、一部の例示的な実施形態では、Ｎチャネルトランジスタの個々のチャネル領域の少なくとも上の部分において、引張歪み（stain）を誘発させるために、シリコン／ゲルマニウムの形の埋め込み半導体合金が適切な構成で使用される一方、Ｐチャネルトランジスタのチャネル領域内で個々の圧縮歪みが生成されうる。シリコン／ゲルマニウムの場合、確立された選択的エピタキシャル成長法が高度なマスク手法と組み合わされて、所望の種類の歪みを誘発させるために適した構成の半導体合金が提供される一方で、従来のプロセス技術とのプロセスの高い互換性も与えられる。この点で、一部の例示的な実施形態では、異なる能動領域において個々の誘発された歪みの所望の差を作り出すため、半導体合金およびベースの半導体材料の所望の幾何学的構成を形成するために、共通のプロセスシーケンスで両方の能動領域に半導体合金が形成され、その後、能動領域の一方で、対応するパターニングシーケンスが実施されうる。
【００１９】
例えば、Ｎチャネルトランジスタの能動領域に、実質的に連続するシリコン／ゲルマニウム合金を提供し、その上にシリコンベースの材料を形成することによって、少なくとも上の半導体材料で大きな引張歪みが誘発され、これにより電子移動度が大幅に改善される。一方で、Ｐチャネルトランジスタの能動領域のシリコン／ゲルマニウム合金が適切にパターニングされて、半導体材料が埋め込まれ、この領域においてホールの移動度を改善するために、高い圧縮歪みが与えられうる。別のプロセス手法では、異なる能動領域の個々の半導体合金が別のプロセスシーケンスで形成されてもよく、これによりプロセスの柔軟性が改善される。更に別の例示的な実施形態では、能動領域の一方の半導体合金に選択的に凹部を形成するために対応するマスク手法が使用されてもよく、その際、個々のゲート電極を形成するために対応するマスク手法が使用され、これにより、能動領域の少なくとも一方において、対応するゲート電極を、下に存在する半導体材料の歪みが印加された部分と正確に位置合せすることができる。上記に記載し、かつ更に詳細に後述するプロセス手法を基に、効率的な歪み誘発機構が提供され、これが、デバイス全体の性能を一層向上させるために、応力印加上層、応力印加側壁スペーサなどの別の追加の手法と組み合わされうる。
【００２０】
シリコン／ゲルマニウム半導体合金に対しては、確立された選択的エピタキシャル成長法が複数存在するため、本明細書に開示の主題は、この材料と組み合わせると非常に有利であるという点に留意すべきである。下で更に詳細に説明するように、本明細書に開示の原理は、シリコン／炭素など、どのようなタイプの半導体合金にも適用することができ、シリコン／ゲルマニウム材料が使用される実施形態とは逆の幾何学的構成において、対応する歪みの差が得られてもよい。選択的エピタキシャル成長法に加えて、あるいはこれに代えて、注入法など、半導体合金を形成するためのほかのプロセスが本明細書に開示の主題と組み合わせて使用されてもよいという点も理解すべきである。この場合、実質的に同じマスク手法が使用されうる。この場合、個々のエピタキシャル成長プロセスの１つ以上が、対応するイオン注入プロセスによって置換されうる。例えば、シリコン／炭素合金が、高度なプレアモルファス化レシピおよびアニール法との組み合わせで、イオン注入プロセスを基に有効に形成されてもよい。このため、この合金の個々のエピタキシャル成長法は、現行のＣＭＯＳプロセスにおいて実施するには現時点で困難であるにもかかわらず、シリコン／炭素が本開示と組み合わせるのに極めて有望な半導体合金となる。
【００２１】
次に、図１ａ〜１ｊを参照して個々の実施形態について説明する。これらの実施形態では、共通のプロセスシーケンスにおいて、第１能動領域と第２能動領域に、特定の種類の半導体合金（例えばシリコン／ゲルマニウム）が形成され、後の製造段階で、一方の能動領域にシリコンなどの半導体材料が実質的に連続する層として形成される一方、第２能動領域には、ゲート電極に対応する領域にこの半導体材料が受容されうる。
【００２２】
図１ａは、基板１０１を含む半導体デバイス１００を概略的に示しており、基板１０１は、その上に半導体層１０２が形成されている適切なキャリア材料であれば、どのような材料でもよい。一部の例示的な実施形態では、基板１０１はシリコンオンインシュレータ（ＳＯＩ）基板であってもよく、この基板は、埋込み二酸化シリコン層（図示せず）などの埋込み絶縁層を含むシリコンなど、任意の適切なキャリア材料を含み、その上に半導体層１０２（一部の例示的な実施形態ではシリコン材料）が形成されうる。別の例示的な実施形態では、基板１０１が半導体バルク基板であり、その上の部分が半導体層１０２を形成してもよい。この点において、「上」、「下」、「横」、「垂直」、「水平」などの位置を表す任意の表現は、基板１０１に対する相対位置情報であり、基板１０１が基準と考えられうる点を理解すべきである。この意味では、半導体層１０２は、基板１０１の「上」に位置して「横に」延びており、半導体層１０２が、基板１０１の面１０１Ｓと平行に延びていることを示している。同様に、半導体層１０２の厚さは、表面１０１Ｓに実質的に直交する方向における半導体層１０２の長さを示しうる。
【００２３】
半導体デバイス１００は、この製造段階では浅部トレンチアイソレーションなどの複数の分離構造１０３を更に有し、これらは、第１能動領域１０５Ａと第２能動領域１０５Ｂの境界を定め、これらを画定するために、半導体層１０２内に形成されうる。この点で、能動領域とは、相応に導電率を調整するために、その中に半導体領域が形成されているか、あるいは特定のドーパント分布を受け容れる領域であると理解されよう。本開示の文脈では、能動領域とは、能動領域内の特定の領域にＰＮ接合を形成するために、その中に半導体領域が形成されているか、あるいはドーパントプロファイルを受け容れる領域であると更に理解されうる。例えば、図１ａに示す実施形態では、能動領域１０５Ａ，１０５Ｂは、Ｐ型導電性とＮ型導電性をそれぞれ与えるために、個々にドーパント濃度が設定されている。例えば、第１能動領域１０５Ａは、Ｎチャネルトランジスタ用の能動領域であり、この中にＰ型ドーパントが導入されうる。同様に、この場合には、第２能動領域１０５Ｂは、Ｐチャネルトランジスタをその内部に形成するため、適切なＮ型導電性を提供するために、Ｎ型ドーパントが導入されうる。また、別の例示的な実施形態では、ほかの構成も考えられうる。図１ａに示す半導体デバイス１００は、個々のトレンチのパターニングと、その後実施する、適切な誘電材料（例えば二酸化シリコン、窒化シリコンなど）によるトレンチの再埋め込みなどの確立されたプロセス技術を基に形成されうる。
【００２４】
図１ｂは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。ここでは、個々の開口１０６Ａ，１０６Ｂを提供するために、デバイス１００が、第１能動領域および第２能動領域１０５Ａ，１０５Ｂから選択的に材料を除去するための選択的エッチング環境１０６に曝される。エッチングプロセス１０６は、分離構造１０３に対して領域１０５Ａ，１０５Ｂの材料を選択的に除去するための確立されたレシピを基に実施されうる。例えば、二酸化シリコン、窒化シリコンなどに対して、シリコンに非常に選択的なエッチングレシピが使用可能である。半導体層１０２のベース材料の少なくとも一部が残されるように、エッチングプロセス１０６が制御されうる。このため、後続のプロセス工程で、対応する半導体合金をエピタキシャル成長させるための対応する半導体基材を提供するために、対応する結晶性テンプレート層（１０５で示す）が残されうる。ＳＯＩ構成では、半導体層１０２は埋込み絶縁層（図示せず）によって水平方向に境界を定められており、分離構造１０３が埋込み絶縁層まで下に延びてもよい点を理解されたい。この場合は、埋込み絶縁層が露出される前にエッチングプロセス１０６が中断される。その一方、バルク構成においては、基板１０１の材料が対応するテンプレート材料として機能するため、エッチングプロセス１０６の制御はこれほど厳密でなくてもよい。個々の開口１０６Ａ，１０６Ｂの形成後、その後実施するエピタキシャル成長プロセスに備えてテンプレート層１０５の表面を準備するために、適切なプロセス工程が実施されうる。例えば、シリコン／ゲルマニウムのために確立されたプロセスレシピが利用可能であり、このプロセスでは、堆積させたシリコン／ゲルマニウム材料のエピタキシャル成長が、テンプレート層１０５の露出面のみに実質的に限られる一方で、分離構造１０３などの、他の露出面部分に多量の材料が堆積されないように大幅に阻止される。
【００２５】
図１ｃは、上記の選択的エピタキシャル成長プロセスの後の半導体デバイス１００を概略的に示す。このように、デバイス１００は、第１能動領域１０５Ａおよび第２能動領域１０５Ｂに半導体合金１０７を有し、この合金は、例示的な一実施形態ではシリコン／ゲルマニウムを含む。例示的な一実施形態では、半導体合金１０７は、実質的に内在する半導体材料の形で提供されてもよい。その場合、個々の能動領域を画定する際に、従来のデバイスでも使用される対応するマスク手法に基づくイオン注入プロセスを基に、能動領域１０５Ａ，１０５Ｂにおいて必要なドーパントプロファイルが提供されうる。別の例示的な実施形態では、半導体合金１０７が、能動領域１０５Ａ，１０５Ｂの少なくとも一方に適切な基本的なドーパント濃度を提供するために、インシトゥードープされた材料の形で堆積されてもよい。その後、所望の導電型を提供するように、能動領域１０５Ａ，１０５Ｂの他方に十分な量の逆極性のドーパントを導入するために、対応する注入プロセスが実施されうる。一部の例示的な実施形態では、半導体合金１０７は、濃度が代わりうる原子種を有してもよく、例えば、所望の歪み特性を得るために、シリコン原子とゲルマニウム原子の比が垂直方向に変えられうる。例えば、ゲルマニウムの濃度が下から上にかけて高くなるよう設定され、これにより、エピタキシャル成長プロセス中の結晶欠陥の数が低いレベルに維持されるように、テンプレート層１０５に対する格子不整合の量が下から上にかけて多くなるように設定されうる。しかし、別の例では、デバイス要件に応じて、選択的エピタキシャル成長プロセス中にどのような垂直方向濃度プロファイルが形成されてもよい。
【００２６】
図１ｄは、平坦化プロセスの後の半導体デバイス１００を概略的に示し、例えば、平坦化は、化学的機械研磨（ＣＭＰ）プロセスを基に実施され、これにより、半導体合金１０７の余りの材料が効率的に除去される。更に、デバイス１０の後の処理のために、実質的に平面の表面形状（topography）１０７Ｓが提供されうる。
【００２７】
図１ｅは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。この段階では、第２能動領域１０５Ｂを覆うマスク層１０８が形成され、第１能動領域１０５Ａがエッチング環境１０９に曝される。このエッチングプロセス１０９中に、第１能動領域１０５Ａの半導体合金材料１０７の露出されている部分が特定の深さまで除去される。この深さは、後の製造段階で半導体合金１０７の凹部１０７Ｒに形成される半導体材料（例えばシリコン）の層が十分な厚さとなるような値に選択されうる。エッチングプロセス１０９は、確立されたプロセスレシピを基に実施されうる。その際、半導体合金１０７が、窒化シリコン、二酸化シリコンなどの任意の適切な誘電材料を含むマスク層１０８に対して選択的に除去される。マスク層１０８は、確立された技術を基に形成され、パターニングされうる。このような手法としては、例えば化学気相成長法（ＣＶＤ）による適切なマスク材料の堆積と、レジストマスクを基にマスク層１０８を対応してパターニングするためのフォトリソグラフィプロセスなどがある。
【００２８】
図１ｆは、窒化シリコン、二酸化シリコンなどの任意の適切な材料から形成された追加のマスク層１１０を有する半導体デバイス１００を概略的に示す。例示的な一実施形態では、マスク層１１０は、マスク層１０８の材料に対して高いエッチング選択性を有する材料で形成されうる。例えば、層１０８が窒化シリコンで形成される場合、マスク層１１０は二酸化シリコン材料として提供されうる。その後、第２能動領域１０５Ｂの上に個々の開口を画定するために、マスク層１０８，１１０が、対応して設計されたリソグラフィプロセスを基にパターニングされうる。
【００２９】
図１ｇは、対応するパターニングプロセスの後の半導体デバイス１００を概略的に示し、対応する開口１１０Ａにより、第２能動領域１０５Ｂの半導体合金１０７の一部が露出されうる。例示的な一実施形態では、開口１１０Ａは、後の製造段階で第２能動領域１０５Ｂの上に形成されるゲート電極と、サイズと位置が実質的に対応しうる。別の例示的な実施形態では、個々のゲート電極を形成するための後続の製造プロセス中に、位置合せの誤差を吸収するための十分なプロセスマージンを与えるために、開口１１０Ａのサイズ（すなわち図１ｇにおける開口１１０Ａの横方向の寸法）が、対応するゲート長よりも大きな値に選択されてもよい。別の例では、開口１１０Ａの横方向の寸法を上げることで、その後形成するゲート電極の個々の側壁を越えて延びる個々のゲート絶縁層を形成するうえでの互換性を向上させることができる。この場合、対応するゲート電極の側壁においても、ゲート絶縁層の個々の特性を、半導体合金１０７の特性とは実質的に独立して与えることができる。例えば、個々のゲート絶縁層を酸化プロセスを基に形成する場合、ゲート電極の側壁においても個々の酸化物を高い品質で確実に形成することができる（この点については後述する）。
【００３０】
更に、半導体デバイス１００が、開口１１０Ａを基に半導体合金１０７の一部を除去するためのエッチング環境１１１に曝されて、第２能動領域１０５Ｂに中央領域１０７Ｂが画定され、ここに後のプロセス工程で半導体材料が埋め込まれうる。一部の例示的な実施形態では、対応する開口がテンプレート層１０５に達するまで形成されるように、エッチングプロセス１１１が制御される。しかし、別の実施形態では、形成する開口の深さはさほど重要視されないが、この理由は、半導体合金１０７の残された材料が、テンプレート材料１０５と実質的に同じ格子間隔を有し、格子間隔に関してテンプレート層１０５と実質的に同じ結晶特性を有する結晶テンプレートが提供されるからである。
【００３１】
図１ｈは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。ここで、半導体合金１０７内に開口１０７Ｂが形成され、個々の中央領域が画定されている。更に、マスク層１１０が除去され、第１能動領域１０５Ａが露出されうる。このために、マスク層１１０の材料を、層１０８およびテンプレート層１０５の材料に対して選択的に除去することができる対応するエッチングプロセスが実施されうる。例えば、二酸化シリコン、窒化シリコンおよびシリコンの個々の選択的エッチングレシピが従来技術において確立されている。更に、開口１０７Ｂにシリコンなどの半導体材料を埋め込む一方で、第１能動領域１０５Ａにおいて、薄なった半導体合金（１０７Ｒで示す）の上に個々の半導体材料を成長させるために、デバイス１００に選択的エピタキシャル成長プロセス１１２が実施される。選択的エピタキシャル成長プロセス１１２中は、結晶性半導体合金１０７Ｒがテンプレートとして機能しうる。下のテンプレート層１０５との格子不整合の程度に応じて、新たに堆積させる半導体材料（シリコンなど）が、材料１０７Ｒが付与する結晶構成を実質的にとるように堆積され、これにより、新たに成長させる半導体材料に、所定の歪みが付与される。例えば、半導体合金１０７Ｒがシリコン／ゲルマニウムから実質的に形成され、テンプレート層１０５上（すなわち、実質的に歪みのないシリコン材料上）に成長される場合、この半導体合金は、その本来の格子間隔と比べて僅かに格子間隔が狭くなる。このため、半導体合金１０７Ｒは、膨張する傾向を示し、このため新たに成長される半導体材料に相当する応力を与える。このため新たに成長される半導体材料は、特定の大きさの引張歪みを受け、このことが、対応する成長された半導体層において電子移動度を上げるために有利となりうる。一方で、開口１０７Ｂ内で次第に成長させた半導体材料は、テンプレート材料１０５および適度に歪みが印加された半導体合金１０７のため、圧縮歪みの結晶構成をとる。このため、開口１０７Ｂ内で新たに成長される半導体材料では、上で説明した状態に対してホールの移動度の増加が得られうる。別例として、半導体合金１０７Ｒ，１０７が、シリコンの本来の格子間隔よりも、本来の格子間隔が狭い材料組成の場合には、誘発される歪みが逆の構成を有しうる。すなわち、第１能動領域１０５Ａの半導体材料が圧縮歪みを受けるのに対し、領域１０７Ｂが引張歪みを伴って再成長されうる。例えば、この例ではシリコン／炭素が使用されうる。
【００３２】
図１ｉは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。図に示すように、半導体合金１０７Ｒ上に半導体材料層１１３Ａが形成され、中央領域１０７Ｂ内に対応する半導体材料１１３Ｂが形成されている（この部分を領域１１３Ｂとも呼ぶ）。更に、マスク層１０８が除去され、得られた表面形状が例えばＣＭＰプロセスを基に平坦化されうる。マスク層１０８の対応する平坦化および除去中に、前に実施したエピタキシャル成長プロセス１１２で形成された余分な材料も効率的に除去されうる。その後、例えば、能動領域１０５Ａ，１０５Ｂに所望の垂直ドーパントプロファイルを形成するために、任意の必要なプロセス工程が実施され、その際、従来のプロセス手法にも一般的に使用される個々のマスク手法が使用されうる。この結果、シリコンベースの半導体材料が、層１１３Ａと、第２能動領域１０５Ｂ内（少なくとも中央領域）の材料１１３Ｂの形で、後の処理のために提供され、これにより、従来のＣＭＯＳ手法との高い互換性が提供されうる。したがって、酸化および／または堆積に基づく所望のゲート絶縁層の形成など、確立されたゲートのパターニングプロセスが適用されうる。
【００３３】
図１ｊは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。図に示すように、第１能動領域１０５Ａ内およびその上に第１トランジスタ１２０Ａが形成され、第２能動領域１０５Ｂ内およびその上に第２トランジスタ１２０Ｂが形成される。トランジスタ１２０Ａ，１２０Ｂは、導電型が異なり、それぞれＮチャネルトランジスタとＰチャネルトランジスタであり、半導体合金１０７Ｒ，１０７は、電子移動度およびホールの移動度をそれぞれ改善するために、個々の能動領域に歪みを与える。第１トランジスタ１２０Ａと第２トランジスタ１２０Ｂは、個々のチャネル領域１２５の上に形成されたゲート電極１２１を有し、対応するゲート絶縁層１２２がチャネル領域１２５からゲート電極１２１を電気的に絶縁している。更に、プロセス要件に応じて、適切な側壁スペーサ構造１２３が提供され、能動領域１０５Ａ，１０５Ｂ内に個々のドレイン領域およびソース領域１２４が画定されうる。上で説明したように、特に、ゲート絶縁層１２２とゲート電極１２１の形成は、確立されたレシピを基に実施することができるため、トランジスタ１２０Ａ，１２０Ｂを形成するための製造シーケンスは従来のＣＭＯＳプロセスを基にすることができる。その後、適切な注入シーケンスを基に、横方向および垂直方向の必要なドーパントプロファイルを得るために、おそらく側壁スペーサ１２３の個々の途中の製造の状態と組み合わせて、ドレイン領域およびソース領域１２４が形成されうる。所望のドーパントプロファイルを得るための個々の注入プロセスの設計時には、能動領域１０５Ａ，１０５Ｂの構成の変更が考慮されてもよいという点に留意すべきである。
【００３４】
その後、任意の更に別の製造プロセスが実施され、例えば、必要に応じて、ドレイン領域およびソース領域１２４と、ゲート電極１２１内に金属シリサイド領域（図示せず）が提供されうる。半導体層１１３Ａにより、従来のデバイスで使用されるような対応するプロセスシーケンスをトランジスタ１２０Ａに対して適用することができる。一方、トランジスタ１２０Ｂに対しては、確立されたプロセス技術を適用することができ、これらは、半導体合金１０７Ｒ，１０７がシリコンおよびゲルマニウムから形成される場合、埋め込みシリコン／ゲルマニウム材料に基づいてＣＭＯＳを改善するために使用することができる。第２トランジスタ１２０Ｂについても、確立された処理条件を基に個々のゲート絶縁層を形成することができるため、例えば、ゲルマニウムと比べて共有結合半径が大きい原子種、あるいはシリコンと比べて共有結合半径が小さい原子種など、他の半導体合金の場合も、プロセスの高い互換性が維持されうる。このため、プロセスを過度に複雑にすることなく、単一種の半導体合金に基づいて、第１トランジスタ１２０Ａと第２トランジスタ１２０Ｂの個々のトランジスタ性能を向上させることができる。
【００３５】
次に図２ａ〜２ｆを参照して、更に別の例示的な実施形態について説明する。この実施形態では、第１トランジスタの半導体材料の堆積と第２トランジスタの中央領域における半導体材料の堆積とを別個に実施することによって、高い柔軟性を得ることができる。
【００３６】
図２ａは、上に半導体層２０２が形成されている基板２０１を含む半導体デバイス２００を概略的に示す。図中、個々の分離構造２０３が提供されており、第１能動領域２０５Ａと第２能動領域２０５Ｂを画定している。第１能動領域２０５Ａおよび第２能動領域２０５Ｂは、一部の例示的な実施形態では、半導体層２０２の結晶材料である個々のテンプレート層２０５上に形成されうる半導体合金２０７を有する。半導体デバイス２００のこれまでに挙げた構成要素に関しては、半導体デバイス１００を参照して上で説明したのと実質的に同じ基準を適用することができる。このため、これらの構成要素の詳細な説明はここでは省略する。更に、第１能動領域２０５Ａおよび第２能動領域２０５Ｂの上にマスク層２０８が形成されており、マスク層２０８は、第１能動領域２０５Ａで半導体合金２０７を露出させる一方、第２能動領域２０５Ｂでは合金２０７を覆っている。
【００３７】
図２ａに示す半導体デバイス２００を形成するための代表的なプロセスフローには、図１ａ〜１ｄに示したデバイス１００を参照して記載したものと同様のプロセスが含まれうる。半導体合金２０７の提供に関して、第１能動領域２０５Ａおよび第２能動領域２０５Ｂ内で所望の歪み特性を得るために、任意の適切な材料組成が選択されうる点が留意される。このため、シリコン／ゲルマニウム、シリコン／炭素などの適切な半導体合金を形成するために、どのような適切な選択的エピタキシャル成長法を使用してもよい。別の例示的な実施形態では、半導体合金１０７は、イオン注入を基に形成されてもよい。その際、シリコンなどの対応する半導体材料を、テンプレート層２０５の高さ位置に実質的に対応する深さまで実質的にアモルファス化するために、半導体層２０２に対して、アモルファス化注入（例えばシリコンに基づく）が実施されうる。その後、炭素などの適切な原子種が、第１能動領域２０５Ａおよび第２能動領域２０５Ｂ内に適度に高い濃度を提供するための適切なドーズ量およびエネルギーによるイオン注入によって導入されうる。イオン注入は、注入種の所望の横方向のプロファイルを提供するために、レジストマスクを基に実施されてもよく、第１能動領域２０５Ａおよび第２能動領域２０５Ｂに異なる濃度や濃度勾配を容易に設定することができる。格子構造を変更するために原子種を個々に導入した後（対応する注入シーケンスにおいて、適切なドーパント種が個々に導入されてもよい）は、図２ａに示す半導体合金２０７を得るために、半導体デバイス２００に対してアニールプロセスが実施され、原子種を含む実質的にアモルファス化された部分が再結晶されうる。その後、確立された技術を基にマスク層２０８が形成されうる。
【００３８】
図２ｂは、第１能動領域２０５Ａの半導体合金２０７の一部（２０７Ｒと呼ぶ）を選択的に除去するためのエッチングプロセス２０６中の半導体デバイス２００を概略的に示す。
【００３９】
図２ｃは、選択的エピタキシャル成長プロセス２１２Ａ中の半導体デバイス２００を概略的に示し、半導体合金２０７Ｒ上に所望の量の半導体材料が成長されうる。上で説明したように、半導体合金２０７Ｒの特性に応じて、新たに成長させた半導体材料２１３Ａ内に対応する歪みが誘発されうる。破線で示すように、デバイス２００の後の処理のために層２１３Ａの材料を厚くしておくことが適切であると考えられる場合には、対応する余分な厚さが得られるように、成長プロセス２１２Ａが制御されうる。例えば、選択的エッチングプロセスおよび／またはＣＭＰプロセスを基にマスク層２０８が除去され、その際、層２１３Ａを厚くしておくことで、これらのプロセスシーケンス中に層を完全に残す（enhanced layer integrity）ことができる。
【００４０】
図２ｄは、更に別の製造段階における半導体デバイス２００を概略的に示し、別のマスク層２１０が例えば窒化シリコン層などの形で提供されうる。マスク層２１０が第２能動領域２０５Ｂで中央領域または開口２０７Ｂを画定する一方で、第１能動領域２０５Ａはマスク層２１０によって覆われている。更に、中央領域２０７Ｂの半導体合金２０７の一部を除去するために、デバイスがエッチング環境２１１に曝され、その際、中央領域２０７Ｂは、後の製造段階において対応するゲート電極を形成すべき位置に実質的に対応しうる。
【００４１】
図２ｅは、シリコンなどの適切な半導体材料２１３Ｂを中央領域２０７Ｂに埋め込むための選択的エピタキシャル成長プロセス中の半導体デバイス２００を概略的に示し、半導体材料２１３Ｂは、チャネル材料として機能し、周りを囲んでいる半導体合金２０７の特性に応じて、対応する種類の歪みを受けうる。その後、選択的エッチング、ＣＭＰなどの任意の適切なプロセス技術を基にマスク層２１０が除去される一方で、実質的に平面の表面形状が得られうる。したがって、このプロセスシーケンス後は、半導体層２１３Ａが露出されて、平坦化され、露出された半導体材料２１３Ｂと共に後続の処理に利用可能となり、これにより、ゲート絶縁材料および個々のゲート電極を形成する際の従来のプロセス技術とのプロセスの高い互換性が与えられる。
【００４２】
図２ｆは、更に進んだ製造段階における半導体デバイス２００を概略的に示しており、それぞれの第１および第２トランジスタのゲート電極２２１が個々のゲート絶縁層２２２上に形成され、ゲート絶縁層２２２が対応するゲート電極２２１を個々のチャネル領域２２５から分離している。上で説明したように、個々のチャネル領域２２５は、第１能動領域２０５Ａおよび第２能動領域２０５Ｂの半導体合金２０７の種類に応じて、第１および第２能動領域２０５Ａ，２０５Ｂのために異種の歪みを有しうる。
【００４３】
したがって、半導体層２１３Ａおよび中央領域２１３Ｂを別個のエピタキシャル成長プロセスで形成することによって、所望のプロセス結果を得るために、個々の成長パラメータを特別に選択することができるため、改善された柔軟性を提供することができる。例えば、半導体材料２１３Ｂが、特定のトランジスタ特性に適合された特定のドーパント種を含むように成長されうる。個々の堆積プロセス２１２Ａ，２１２Ｂは互いに分離されているため、対応する余分な材料の厚さを所望の値に個別に調整することができ、これにより、余分な材料を除去して、表面形状を平坦化するための後続のプロセス工程を簡略化することができる。
【００４４】
次に図３ａ〜３ｇを参照して、単一種の半導体合金に基づいて異種の歪みが生成される更に別の例示的な実施形態を詳細に記載する。この実施形態では、前に成長させた半導体材料に対するゲート電極の位置合せ精度を更に向上させることができる。
【００４５】
図３ａは、上に半導体層３００が形成されている基板３０１を含む半導体デバイス３０２を概略的に示しており、個々の分離構造３０３が、第１能動領域３０５Ａと第２能動領域３０５Ｂを画定している。また、半導体層３０２の残された材料である個々のテンプレート層３０５上に個々に半導体合金３０７が形成されうる。これまでに挙げた構成要素に関しては、半導体デバイス１００，２００を参照して上で説明したのと実質的に同じ基準を適用することができる。このため、半導体合金３０７には、半導体合金を形成するための任意の適切な種が含まれていてもよい。この半導体合金は、半導体層３０２のシリコンベースの材料と組み合わされて、上で説明したように、異種の歪みを生成するために使用されうる所望の格子不整合を示しうる。一部の例示的な実施形態では、半導体合金３０７は、上で説明したように、選択的エッチング法とエピタキシャル成長プロセスを基に形成されうる。別の例では、合金３０７は、図２ａを参照して記載したように、注入とアニールのシーケンスを基に形成されうる。
【００４６】
図１ｆは、窒化シリコン、二酸化シリコン、またはこれらの任意の組み合わせなどの任意の適切な材料から形成されうるマスク層３０８が形成されている半導体デバイス３００を概略的に示す。マスク層３０８は、適切な厚さ３０８Ｔを有し、この厚さは、第１および第２能動領域３０５Ａ，３０５Ｂの上に形成されるゲート電極の所望の設計高さよりも大きくても小さくても同じであってもよい。この製造段階において、マスク層３０８は、第２能動領域３０５Ｂに半導体合金３０７の中央領域を露出させるための個々の開口３０８Ｂを有しうる。図に示したマスク層３０８を形成するための製造シーケンスに関して、任意の適切な確立された技術を使用することができる。この技術には、例えば、窒化シリコンなどの適切な材料の堆積と、その後に実施する、適切なマスクを基に層３０８をパターニングするための対応するフォトリソグラフィプロセスなどがある。
【００４７】
図３ｃは、半導体合金３０７の一部を除去して、能動領域３０５Ｂに中央領域３０７Ｂを画定するためのエッチングプロセス３１１中の半導体デバイス３００を概略的に示す。エッチングプロセス３１１は、非常に選択的なエッチングプロセスとして設計されうる。このプロセスでは、分離領域において過度の材料が除去されないように、エッチングマスク３０８の材料と、選択的に分離構造３０３の材料に対して、半導体合金３０７の材料が選択的に除去される。ここにはその後ゲート電極が形成されるが、分離材料内に個々のトレンチが形成されることは望ましくない。例えば、窒化シリコン、二酸化シリコン、および他の多くの誘電材料に対して、シリコンベースの材料に非常に選択的なエッチングレシピが利用可能である。
【００４８】
図３ｄは、中央領域３０７Ｂに、対応する半導体材料３１３Ｂを埋め込むための選択的エピタキシャル成長プロセス３１２Ｂ中の半導体デバイス３００を概略的に示す。また、この場合には、堆積プロセス３１２Ｂの選択性が非常に高いため、開口３０７Ｂ内では堆積速度が有利に高いが、開口３０８Ｂによって露出されている分離構造３０３の領域での半導体材料の堆積が実質的に抑制される。しかし、このような領域に僅かに半導体が堆積されても、後から短時間のエッチングプロセスを実施することで除去することができる。このエッチングにより、所望の量の余分な材料が与えられている半導体材料３１３Ｂに過度に影響を与えずに、誘電材料の表面から不要な半導体材料を除去することができる。上で説明したように、成長プロセス３１２Ｂは第２能動領域３０５のトランジスタ特性に関して特に設計され、このため、必要に応じて、材料３１３Ｂ内に特定の垂直ドーパントプロファイルを有する材料を堆積させてもよい。更に、材料３１３Ｂの高さを制限するように、プロセス３１２が制御されてもよい。
【００４９】
図３ｅは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。ここで、開口３０８Ｂを埋め込み、第１能動領域３０５Ａの中央部分を露出させるように、マスク層３０８の上に別のマスク層３１１が提供されうる。例えば、マスク層３１１は、任意の適切な材料の形で提供することができ、これには、確立されたリソグラフィ法を基にパターニングすることができるポリマー材料、フォトレジスト材料などがある。その後、第１能動領域３０５Ａに個々の開口３０８Ａを形成して半導体合金３０７を露出させるために、マスク層３１１を基にマスク層３０８がパターニングされうる。その後、マスク層３１１が除去され、第１および第２能動領域３０５Ａ，３０５Ｂの対応する露出された部分が、後続の選択的エピタキシャル成長プロセスのために準備されうる。このプロセスでは、所望の量の半導体材料が堆積されて、第１能動領域３０５Ａにおいて半導体材料が半導体合金３０７の上に成長する一方で、第２能動領域３０５Ｂでは材料３１３Ｂが結晶テンプレートとして機能しうる。半導体材料を個々に形成することによって、確立された技術を基にデバイス３００のその後の処理を実施することができ、例えば、特定のゲート誘電材料を形成するために、所望のシリコンベースの表面を利用することができる。
【００５０】
図３ｆは、上記のプロセスシーケンスの後の半導体デバイス３００を概略的に示す。このため、半導体合金３０７の上に半導体層３１３Ａが形成される一方、第２能動領域３０５Ｂでは材料３１３Ｂの高さが同様に増えている。更に、個々の半導体材料３１３Ａ，３１３Ｂ上にゲート絶縁層３２２がそれぞれ形成されうる。例えば、ゲート絶縁層３２２は、確立されたプロセス技術による酸化プロセスを基に形成されうる。更に、上で説明したように、半導体層３１３Ａは、半導体合金３０７が存在しているために、その内部で所望の種類の歪みを示す一方、材料３１３Ｂは、半導体合金３０７によって囲まれていることから、異種の歪みを示しうる。
【００５１】
図３ｇは、製造が更に進んだ段階の半導体デバイス３００を模式的に示す。図に示すように、開口３０８Ａ，３０８Ｂに適切なゲート電極材料を埋め込むための堆積プロセス３１４がデバイス３００に実施され、個々のゲート電極３２１が形成される。したがって、第２能動領域３０５Ｂの上に形成されるゲート電極３２１は、半導体材料３１３Ｂを含む対応する中央領域に「自己整合」される。一部の実施形態では、堆積プロセス３１４は、適度に選択的な堆積プロセスとして設計されうる。このプロセスでは、個々のゲート絶縁層３２２の誘電材料上の堆積速度と、分離構造３０３の露出されている材料部分上の堆積速度とが、マスク層３０８上の堆積速度と比べて高い。別の例示的な実施形態では、高いギャップ充填能力を示す任意の適切な堆積プロセスが実施され、余分な材料がＣＭＰなどを基に除去されうる。例えば、開口３０８Ａ，３０８Ｂ内に多結晶シリコンを堆積させるために減圧ＣＶＤプロセスが使用され、余分な材料がＣＭＰによって除去されてもよく、その際、マスク層３０８は、有効なＣＭＰストップ層として機能しうる。その後、ゲート電極３２１を露出させるために、マスク層３０８が、例えば熱リン酸などに基づく選択的エッチングプロセスによって除去されうる。その後、個々のスペーサ要素を形成し、個々の能動領域３０５Ａ，３０５Ｂに所望のドーパント種を導入することで、更に処理が続けられうる。
【００５２】
図３ｈは、更に別の例示的な実施形態に係る半導体デバイス３００を概略的に示しており、この実施形態では、ゲート電極材料の堆積前に、開口３０８Ａ，３０８Ｂ内に個々の側壁スペーサ３１５が形成されうる。側壁スペーサ３１５は、マスク層３０８の材料に対して高いエッチング選択性を有する材料から形成され、これにより、マスク層３０８の除去の際にゲート電極材料を完全に残すことができる（enhanced integrity of the gate electrode material）。このために、二酸化シリコンなどの適切な材料がコンフォーマルに堆積され、その後異方的にエッチングされて、水平部分から材料が除去される一方、側壁スペーサ３１５は残される。その後、任意のクリーニングプロセスが実施されて、その後、上で説明したように酸化プロセスおよび／または堆積プロセスを含む、ゲート絶縁層３２２を形成するための製造シーケンスがデバイス３００に対して実施されうる。その後、ゲート電極３２１を得るために堆積プロセス３１４が実施されうる。スペーサ３１５は、最終的に所望のゲート電極３２１のゲート長を画定するための任意の適切な厚さで形成されうる。このようにして、ゲート長が、開口３０８Ａ，３０８Ｂのパターニングのために前に実施されたリソグラフィプロセスに基づいてではなく、堆積プロセスに基づいて、最終的に調整されうる。
【００５３】
更に別の例示的な実施形態では、関連するフォトリソグラフィプロセスに科される制約を緩和するために、個々の開口３０８Ａ，３０８Ｂ（図３ｂ，３ｅ）のパターニングに、１以上のスペーサ形成プロセスが含まれてもよく、これにより、関連するパターニングプロセスの全体的な分解能を大きく改善できるようになる。例えば、第１段階では、フォトリソグラフィを基に開口３０８Ｂ（図３ｂ）が形成され、その後、１以上の堆積ステップと異方性エッチングステップが、対応する開口３０８Ｂの所望の幅を最終的に得るように実施されうる。したがって、最終的に得られるゲート長が、堆積プロセスを基に実質的に決定され、これにより、ゲートのパターニングプロセスの能力を拡張させることができる。同様に、開口３０８Ａも、１以上の堆積プロセスと異方性エッチングプロセスを基に形成されうる。更に、ゲート電極３２１を半導体材料３１３Ｂに対して整合させる高度な自己整合プロセス技術に加えて、コンフォーマルな堆積法を異方性エッチングプロセスと組み合わせて使用することにより、ゲート電極のための対応するパターニングプロセスを改良することができる。
【００５４】
スペーサ３１５を形成して、開口３０８Ａ，３０８Ｂにゲート電極材料を埋め込み、余分な材料を除去して、表面形状を平坦化するための任意のプロセスの後に、マスク層３０８を信頼性の高い方法で除去することができる。その際、ゲート電極３２１の側壁が、スペーサ３１５によって確実に保護され、ゲート電極材料の浸食が低減される。必要に応じて、追加の選択的エピタキシャル成長プロセスを実施することによって、半導体合金３０７と個々の半導体材料３１３Ａ，３１３Ｂ間の高さの差を縮めるか、あるいはこの差を補正するか過度に補正してもよく、これにより、第１および第２能動領域３０５Ａ，３０５Ｂに、実質的に連続する半導体材料が提供される。その後、上に記載したように、更に処理が続けられうる。
【００５５】
このように、図１ａ〜３ｈを参照して記載した例示的な実施形態は、単一種の半導体合金に基づいて、ＰチャネルトランジスタおよびＮチャネルトランジスタのために有効な歪み誘発機構を提供する一方で、ゲート誘電体の形成のためにプロセスの高い互換性を保ち、場合によっては、所望のゲート長に関するパターニング能の改善も得ることができる。
【００５６】
次に図４ａ〜４ｅを参照して、更に別の例示的な実施形態について記載する。この実施形態では、一方の能動領域に実質的に連続する半導体合金が形成され、もう一方の能動領域には、シリコン／ゲルマニウムなどの埋め込み半導体合金を形成するための確立されたプロセスシーケンスが適用されうる。
【００５７】
図４ａは、上に半導体層４０２が形成されている基板４０１を含む半導体デバイス４００を概略的に示しており、個々の分離構造４０３が、第１能動領域４０５Ａと第２能動領域４０５Ｂを画定しうる。これまでに挙げた構成要素に関しては、半導体デバイス１００，２００，３００を参照して上で説明したのと実質的に同じ基準を適用することができる。更に、デバイス４００は、テンプレート層４０５を基に第１能動領域４０５Ａに形成された半導体合金４０７も有する。例示的な一実施形態では、半導体合金４０７はシリコン／ゲルマニウムから形成されうるが、別の実施形態では、上に記載したようなほかの適切な材料が使用されてもよい。半導体合金４０７は、対応するマスク層４０８を基に形成されうる。マスク層４０８は、第１能動領域４０５Ａに選択的に凹部を形成し、その後、選択的エピタキシャル成長プロセスを基に領域４０５Ａに半導体合金を埋め込むために使用されうる。半導体合金４０７が、第１能動領域４０５Ａにおいて個別に提供されうるため、第１能動領域４０５Ａにおいて所望のトランジスタ特性を得るために、濃度プロファイル、ドーパント含有率（content）などに関する対応する組成を特別に設計することができる。例えば、特定の量のドーパント濃度を半導体合金４０７内に与えて、デバイス要件に応じて、ドーパント濃度を高さ方向に変化させてもよい。同様に、所望の歪みプロファイルを得るために、ゲルマニウム含有率などの原子種の垂直方向濃度が、デバイス要件に従って適合されてもよい。選択的エピタキシャル成長プロセス、あるいは、半導体合金４０７を形成するための任意の他のプロセス（例えば上で説明したようなイオン注入プロセス）の後に、マスク層４０８が除去され、必要に応じて、得られた表面形状が平坦化されうる。
【００５８】
図４ｂは、第１および第２能動領域４０５Ａ，４０５Ｂ上に半導体層４１３Ａ，４１３Ｂを形成するための選択的エピタキシャル成長プロセス４１２中の半導体デバイス４００を概略的に示す。一部の例示的な実施形態では、堆積プロセス４１２後に実質的に平面の表面形状が得られるように、堆積プロセス４１２の前に、能動領域４０５Ａ，４０５Ｂの材料に選択的に凹部が形成されうる。別の例示的な実施形態では、窒化シリコン、二酸化シリコンなどの任意の適切な誘電材料を堆積させ、余分な材料を除去することによって、必要に応じてデバイス４００の表面形状が図４ｂに示すように平坦化されてもよく、これにより、層４１３Ａ，４１３Ｂが確実に露出される一方で、平坦面の形状も得られる。
【００５９】
図４ｃは、製造が更に進んだ段階の半導体デバイス４００を模式的に示す。図に示すように、個々の能動領域４０５Ａ，４０５Ｂの上部で、対応するゲート絶縁層４２２上に個々のゲート電極４２１が形成され、第２能動領域４０５Ｂのゲート電極４２１が、個々のスペーサ４１５と適切なキャップ層４１６によって封入されうる。一方、第１能動領域４０５Ａは、マスク層４１１で完全に覆われうる。
【００６０】
図４ｃに示す半導体デバイス４００は、以下のプロセスを基に形成されうる。半導体層４１３Ａ，４１３Ｂを基に、ゲート電極４２１とゲート絶縁層４２２が確立されたＣＭＯＳ手法を基に形成され、その際、層４１３Ａ，４１３Ｂによって、プロセスの高い互換性が与えられる。更に、ゲート電極４２１のパターニング中に、個々のキャップ層４１６も形成され、その後、確立された技術を基に側壁スペーサ４１５が形成されうる。次に、マスク層４１１が形成され、確立されたリソグラフィ法を基にパターニングされうる。
【００６１】
図４ｄは、ゲート電極４２１の近くに、側壁スペーサ４１５によって画定される対応するオフセットだけ離して個々の凹部４１７Ａ，４１７Ｂを形成するためのエッチングプロセス４１７中の半導体デバイス４００を概略的に示す。その後、第２能動領域４０５Ｂの残りの部分に所望の種類の歪みを誘発させるために、デバイス４００が半導体合金の選択的なエピタキシャル堆積に備えて準備されうる。一部の例示的な実施形態では、第１能動領域４０５Ａにおいて材料４０７用に提供したものと実質的に同じ半導体合金が、凹部４１７Ａ，４１７Ｂ内に堆積されうる。例えば、シリコン／ゲルマニウムのための個々の選択的エピタキシャル成長法が従来技術において確立されており、このような方法が凹部４１７Ａ，４１７Ｂの埋め込みに使用されうる。対応する材料の堆積時に、素子特性によって要求される任意の適切なゲルマニウム含有率およびドーパント濃度が導入されうる。このため、第１および第２能動領域４０５Ａ，４０５Ｂに同種の半導体合金を使用する場合であっても、対応する特性を個別に適合させることができる。このため、第１および第２能動領域４０５Ａ，４０５Ｂの歪み特性を適切に設計する際に高い柔軟性を得ることができる。別の例示的な実施形態では、全体的なデバイス要件に応じて、異種の半導体合金が使用されてもよい。
【００６２】
図４ｅは、製造が更に進んだ段階の半導体デバイス４００を模式的に示す。ここで、個々の凹部４１７Ａ，４１７Ｂ内に個々の半導体合金４０７Ｃが形成され、デバイス要件に応じて、半導体材料４１３Ｂの中央部分に対して特定の高さだけ余分に材料が形成される。更に、マスク層４１１のほか、側壁スペーサ４１５およびキャップ層４１６が除去されうる。このために、当業界で確立されている非常に選択的なエッチングレシピが使用されうる。すなわち、第１および第２能動領域４０５Ａ，４０５Ｂにトランジスタ構造を完成させるために、第１および第２能動領域４０５Ａ，４０５Ｂ内に個々のドレイン領域およびソース領域が画定されうる。
【００６３】
この結果、本明細書に開示の主題は、個々のチャネル領域の少なくとも一部に所望の種類の歪みを付与する埋め込み半導体合金材料に基づいて、ＮチャネルトランジスタおよびＰチャネルトランジスタのトランジスタ性能を個別に改良するための手法を提供する。一部の例示的な実施形態では、単一種の半導体合金がシリコンベースの構成と組み合わせて使用されうる。この場合、ＳＯＩバルク構成の考察の有無に関わらず、例えば、対応する分離構造間に個々の半導体合金を提供し、最初の（initial）半導体材料の個々のキャップ層を形成することにより、能動領域の一方に実質的に連続する半導体合金が形成されうる。これにより、従来のアプローチとのプロセスの高い互換性が与えられる。別の能動領域では、能動領域の中央部分にシリコンベースの材料を埋め込むために、半導体合金が適切にパターニングされうる。これにより、その部分で異種の歪みを発生させる一方で、少なくとも能動領域の中央部分において、従来のゲートのパターニングプロセスおよびゲート誘電体形成プロセスとのプロセスの高い互換性が与えられる。この結果、プロセスを過度に複雑化することなく、全体的なデバイス性能の向上を得ることができる。例示的な一実施形態では、半導体合金は、シリコン／ゲルマニウムから形成されうる。この場合、実質的に連続するシリコン／ゲルマニウム合金と、上を覆っているシリコンベースの半導体層との組み合わせにより、Ｎチャネルトランジスタの性能向上が提供される一方で、Ｐチャネルトランジスタの能動領域のパターニングされたシリコン／ゲルマニウム合金により、この領域におけるホールの移動度を改善させることができる。別の例示的な実施形態では、シリコンよりも本来の格子定数が小さい半導体合金が使用されてもよく、この場合、シリコン／ゲルマニウム合金とは逆の歪み誘発特性が得られる。一部の例示的な実施形態では、第１能動領域と第２能動領域における半導体合金の形成が共通のプロセスシーケンスで実施され、これによりプロセスを簡略化することができる。一方、別の例示的な実施形態では、異なるトランジスタ型に個々の半導体合金を別個に提供することによって、ドーパント濃度、合金の種類、濃度勾配に関する個々の特性を設計する際の柔軟性が向上する。このために、一部の例示的な実施形態では、有効な選択的エピタキシャル成長法が、共通のプロセスにおいて能動領域に凹部の１つ以上を形成するための選択的エッチングステップと、その後実施する適切な半導体合金による凹部の埋め込みとの組み合わせで使用されうる。更に別の例示的な実施形態では、半導体合金がイオン注入プロセスを基に形成されてもよい。この場合、半導体合金を形成するための所望の原子種を導入した後に、適切なプレアモルファス化ステップが、能動領域を再結晶させるための高度なアニール法と組み合わせて使用されうる。このために、図１ａ〜４ｅを参照して上で記載したものと実質的に同じマスク手法を使用することができる。しかし、能動領域に選択的に凹部を形成し、凹部に埋め込む代わりに、能動領域の材料を選択的に除去する必要のない注入プロセスのために、対応するマスクが使用されてもよい。更に、この場合には、対応するマスク層がレジストマ��クの形で提供されてもよく、これにより、複雑なプロセスを簡略化することができる。
【００６４】
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例はすべて本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
【図１ａ】
2010508671.tif 000003
【図１ｂ】
2010508671.tif 000004
【図１ｃ】
2010508671.tif 000005
【図１ｄ】
2010508671.tif 000006
【図１ｅ】
2010508671.tif 000007
【図１ｆ】
2010508671.tif 000008
【図１ｇ】
2010508671.tif 000009
【図１ｈ】
2010508671.tif 000010
【図１ｉ】
2010508671.tif 000011
【図１ｊ】
2010508671.tif 000012
【図２ａ】
2010508671.tif 000013
【図２ｂ】
2010508671.tif 000014
【図２ｃ】
2010508671.tif 000015
【図２ｄ】
2010508671.tif 000016
【図２ｅ】
2010508671.tif 000017
【図２ｆ】
2010508671.tif 000018
【図３ａ】
2010508671.tif 000019
【図３ｂ】
2010508671.tif 000020
【図３ｃ】
2010508671.tif 000021
【図３ｄ】
2010508671.tif 000022
【図３ｅ】
2010508671.tif 000023
【図３ｆ】
2010508671.tif 000024
【図３ｇ】
2010508671.tif 000025
【図３ｈ】
2010508671.tif 000026
【図４ａ】
2010508671.tif 000027
【図４ｂ】
2010508671.tif 000028
【図４ｃ】
2010508671.tif 000029
【図４ｄ】
2010508671.tif 000030
【図４ｅ】
2010508671.tif 000031
【手続補正書】
【提出日】平成20年10月10日(2008.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイス（１００；２００；３００）の第１能動領域および第２能動領域（１０５Ａ，１０５Ｂ）の材料を除去するために、前記第１能動領域および前記第２能動領域（１０５Ａ，１０５Ｂ）を画定している分離構造（１０３）に対して選択的な選択的エッチング環境（１０６）に前記第１能動領域および前記第２能動領域（１０５Ａ，１０５Ｂ）を露出させることによって、前記第１の能動領域（１０５Ａ）に第１の開口部（１０６Ａ）を、前記第２の能動領域（１０５Ｂ）に第２の開口部（１０６Ｂ）を形成するステップと、
前記第１の開口および前記第２の開口（１０６Ａ，１０６Ｂ）内に半導体合金（１０７；２０７；３０７）を形成するステップと、
前記半導体合金（１０７；２０７；３０７）の第１の部分と第２の部分の間に形成される中央領域（１０７；２０７；３０７）を画定するために、前記第２能動領域（１０５Ｂ）の前記半導体合金（１０７；２０７；３０７）の一部を選択的に除去するステップと、
前記第１能動領域（１０５Ａ）の少なくとも一部の上に半導体材料層（１１３Ａ；２１３Ａ；３１３Ａ）を形成するステップと、
前記中央領域（１０７；２０７；３０７）に前記半導体材料（１１３Ｂ；２１３Ｂ；３１３Ｂ）を埋め込むステップと、を含む方法。
【請求項２】
前記第１能動領域（１０５Ａ）の上に第１ゲート電極（１２１，２２１，３２１）を、前記第２能動領域（１０５Ｂ）の上に第２ゲート電極（１２１，２２１，３２１）を形成するステップを更に含み、前記第２ゲート電極は前記中央領域（１０７Ｂ；２０７Ｂ；３０７Ｂ）の上に位置している請求項１に記載の方法。
【請求項３】
前記第１能動領域上に前記半導体材料層（１１３Ａ，２１３Ａ，３１３Ａ）を形成するステップは、前記第１能動領域に前記半導体合金（１０７，２０７，３０７）が導入されている凹部を形成するステップを含む請求項１に記載の方法。
【請求項４】
前記半導体材料層（１１３Ａ，２１３Ａ，３１３Ａ）を形成するステップは第１のマスク層（１０８）を基に実施され、前記中央領域（１０７Ｂ；２０７Ｂ；３０７Ｂ）に埋め込むステップは第２のマスク層（２１０）を基に実施される請求項１に記載の方法。
【請求項５】
前記第１ゲート電極および前記第２ゲート電極（１２１，２２１，３２１）は、前記第１能動領域の上に第１の開口（３０８Ａ）を、前記中央領域（３０７）の上に第２の開口（３０８Ｂ）を有するマスク層（３０８）を提供し、前記第１の開口および前記第２の開口（３０８Ａ，３０８Ｂ）にゲート電極材料を埋め込むことによって形成される請求項１に記載の方法。
【請求項６】
前記第２の開口（３０８Ｂ）を通る前記中央領域（３０７Ｂ）を画定するステップを更に含む請求項５に記載の方法。
【請求項７】
前記第２の開口（３０８Ｂ）を覆っている第２のマスク材料（３１１）を基に前記マスク層（３０８）に前記第１の開口（３０８Ａ）を形成するステップを更に含む請求項６に記載の方法。
【請求項８】
前記第２の開口（３０８Ｂ）を通って前記中央領域（３０７Ｂ）に前記半導体材料（３１３Ｂ）を埋め込むステップと、
前記第１能動領域（３０５Ａ）の上に前記半導体材料層（３１３Ａ）を形成するステップと、
前記第２能動領域（３０５Ｂ）の上に別の半導体材料層（３１３Ｂ）を形成するステップと、を更に含む請求項７に記載の方法。
【国際調査報告】
2010508671.tif 000032
2010508671.tif 000033
2010508671.tif 000034