(57)【要約】複数抵抗状態を有する相変化メモリ構造と、その形成、プログラミング、およびセンシング方法。メモリ構造は、電極間に提供される二つ以上の相変化素子を含む。各相変化素子は、プログラミング電圧の関数として、他の相変化素子の抵抗曲線と比較してシフトされる各々の抵抗曲線を有する。二つの相変化素子を使用する一実施例の構造においては、メモリ構造は４つの抵抗状態間でスイッチすることが可能である。
2010529580.tif 000002
【特許請求の範囲】
【請求項１】
第一および第二の電極と、
前記第一および第二の電極間に提供される複数の相変化抵抗素子と、を含み、各々の前記抵抗素子は、プログラミング電圧の関数として各々の抵抗曲線を有し、前記抵抗曲線は前記抵抗素子の他の抵抗曲線と比較してシフトされる、
ことを特徴とする抵抗メモリセル。
【請求項２】
前記複数の相変化抵抗素子は、二つの相変化抵抗素子を含む、
ことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項３】
第一のプログラミング電圧においては、前記第一および第二の抵抗素子は低抵抗状態にあり、第二のプログラミング電圧においては、前記第一の素子は、高抵抗状態にあるが前記第二の素子は低抵抗状態にあり、第三のプログラミング電圧においては、前記第一の素子は低抵抗状態にあるが前記第二の素子は高抵抗状態にあり、第四のプログラミング電圧においては、前記第一および第二の素子は高抵抗状態にある、
ことを特徴とする請求項２に記載の抵抗メモリセル。
【請求項４】
前記第一の抵抗素子は、第一の長さを有し、前記第二の抵抗素子は、前記第一の長さよりも短い第二の長さを有する、
ことを特徴とする請求項２に記載の抵抗メモリセル。
【請求項５】
前記第二の抵抗素子が前記第一の抵抗素子の抵抗とは異なる抵抗を有するように、前記第二の抵抗素子がドープされる、
ことを特徴とする請求項２に記載の抵抗メモリセル。
【請求項６】
前記複数の相変化素子は３つの相変化素子を含む、
ことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項７】
第一のプログラミング電圧においては、第一、第二および第三の素子が低抵抗状態にあり、第二のプログラミング電圧においては、前記第一の素子は高抵抗状態にあるが前記第二および第三の素子は低抵抗状態にあり、第三のプログラミング電圧においては、前記第一および第二の素子は高抵抗状態にあるが前記第三の素子は低抵抗状態にあり、第四のプログラミング電圧においては、前記第一および第二の素子が低抵抗状態にあるが前記第三の素子は高抵抗状態にあり、第五のプログラミング電圧においては、前記第一の素子は低抵抗状態にあるが前記第二および第三の素子は高抵抗状態にあり、第六のプログラミング電圧においては、前記第一、第二および第三の素子は高抵抗状態にある、
ことを特徴とする請求項６に記載の抵抗メモリセル。
【請求項８】
前記複数の相変化抵抗素子は、４つ以上の相変化抵抗素子を含む、
ことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項９】
前記メモリセルは少なくとも２ビットを格納することが可能である、
ことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項１０】
第一および第二の電極と、
前記第一および第二の電極と接触するようにその間に提供される第一の相変化抵抗材料であって、プログラミング電圧の関数として第一の抵抗曲線を有する、第一の相変化抵抗材料と、
前記第一および第二の電極と接触するようにその間に提供される第二の相変化抵抗材料であって、前記第一の抵抗曲線と比較してシフトされるプログラミング電圧の関数としての第二の抵抗曲線を有する、第二の相変化抵抗材料と、
を含む、
ことを特徴とする抵抗メモリ。
【請求項１１】
第一のプログラミング電圧においては、前記第一および第二の抵抗材料は高抵抗状態にあり、第二のプログラミング電圧においては、前記第一および第二の抵抗材料は低抵抗状態にあり、第三のプログラミング電圧においては、前記第一の抵抗材料は高抵抗状態にあり、かつ前記第二の抵抗材料は低抵抗状態にあり、第四のプログラミング電圧においては、前記第一の抵抗材料は低抵抗状態にあり、かつ前記第二の抵抗材料は高抵抗状態にある、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１２】
前記第二の抵抗材料の断面面積は、前記第一の抵抗材料の断面面積よりも大きい、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１３】
前記第二の抵抗材料の結晶化温度は、前記第一の抵抗材料の結晶点よりも低い、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１４】
前記第二の抵抗材料の溶融点は、前記第一の抵抗材料の溶融点よりも低い、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１５】
前記第二の抵抗材料は、前記第一の抵抗材料の抵抗率よりも低い抵抗率を有する、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１６】
前記第一および第二の抵抗材料は、ほぼ同一の抵抗率および長さを有するが、前記第二の抵抗材料は、前記第一の抵抗材料の結晶化温度、溶融点、および断面面積よりも、低い結晶化温度、低い溶融点、および広い断面面積を有する、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１７】
前記第一および第二の抵抗材料はほぼ同一の結晶化温度、溶融点、断面面積、および長さを有するが、前記第二の抵抗材料は、前記第一の抵抗材料の抵抗率よりも低い抵抗率を有する、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１８】
前記第一および第二の抵抗材料は、ほぼ同一の断面面積および長さを有するが、前記第二の抵抗材料は、前記第一の抵抗材料の結晶化温度、溶融点、および抵抗率よりも、低い結晶化温度、低い溶融点、および低い抵抗率を有する、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１９】
前記メモリはスタックセルである、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項２０】
前記メモリは平面セルである、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項２１】
前記第一および第二の抵抗材料は、Ｇｅ、ＳｂおよびＴｅの組み合わせを含む、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項２２】
前記第一および第二の抵抗材料は、Ｇｅ２Ｓｂ２Ｔｅ５を含む、
ことを特徴とする請求項２１に記載の抵抗メモリ。
【請求項２３】
前記第一および第二の抵抗材料は、前記第一もしくは第二の電極と接触する側面上を除いて誘電材料によって包囲される、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項２４】
メモリセルのアレイを含み、各メモリセルは、
第一および第二の電極と、
前記第一および第二の電極間に提供される複数の相変化抵抗素子と、を含み、各々の前記抵抗素子は、プログラミング電圧の関数としての各々の抵抗曲線を有し、前記抵抗曲線は、前記抵抗素子の他の抵抗曲線と比較してシフトされる、
ことを特徴とするメモリデバイス。
【請求項２５】
前記複数の相変化素子は、２つの相変化素子を含む、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項２６】
第一のプログラミング電圧においては、前記第一および第二の相変化素子は低抵抗状態にあり、第二のプログラミング電圧においては、前記第一の相変化素子は高抵抗状態にあるが前記第二の相変化素子は低抵抗状態にあり、第三のプログラミング電圧においては、前記第一の相変化素子は低抵抗状態あるが、前記第二の相変化素子は高抵抗状態にあり、第四のプログラミング電圧においては、前記第一および第二の相変化素子は高抵抗状態にある、
ことを特徴とする請求項２５に記載のメモリデバイス。
【請求項２７】
前記複数の相変化素子は３つ以上の相変化素子を含む、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項２８】
前記メモリセルの各々は、垂直セルである、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項２９】
前記メモリセルの各々は、平面セルである、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項３０】
各メモリセルは、少なくとも２ビットを格納することが可能である、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項３１】
プロセッサと、
前記プロセッサに結合される抵抗メモリと、を含み、
前記抵抗メモリは、
第一および第二の電極と、
前記第一および第二の電極間に配置される複数の相変化素子と、を含み、第一のプログラミング電圧においては、全相変化素子が高抵抗状態にあり、第二のプログラミング電圧においては、全相変化素子が低抵抗状態にあり、その他のプログラミング電圧においては、前記相変化素子のうちのいくつかが高抵抗状態にあり、その他は低抵抗状態にあるように、前記相変化素子が、異なるプログラミング特性を有する、
ことを特徴とするプロセッシングシステム。
【請求項３２】
前記複数の相変化素子は、２つの相変化素子を含む、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３３】
前記複数の相変化素子は、３つ以上の相変化素子を含む、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３４】
前記複数の相変化素子の各々は異なる長さを有する、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３５】
前記複数の相変化素子の各々は、ほぼ同一の抵抗率および長さを有するが、異なる各々の結晶化温度、溶融点、および断面面積を有する、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３６】
前記複数の相変化素子の各々は、ほぼ同一の結晶化温度、溶融点、断面面積および長さを有するが、各々異なる抵抗率を有する、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３７】
前記複数の相変化素子の各々は、ほぼ同一の断面面積および長さを有するが、各々異なる結晶化温度、溶融点、および抵抗率を有する、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３８】
抵抗メモリセルを作製する方法であって、
第一の電極を形成するステップと、
前記第一の電極に接触する複数の相変化抵抗素子を形成するステップであって、前記抵抗素子の各々は、前記抵抗素子の他の抵抗曲線と比較してシフトされる、プログラミング電圧の関数としての各々の抵抗曲線を有する、ステップと、
前記複数の相変化素子と接触する第二の電極を形成するステップと、
を含むことを特徴とする方法。
【請求項３９】
前記複数の相変化抵抗素子のうちの少なくとも一つは、ドーパントでドープされる、
ことを特徴とする請求項３８に記載の方法。
【請求項４０】
前記ドーパントは、Ｏ、ＮおよびＳｉのうちの少なくとも一つである、
ことを特徴とする請求項３９に記載の方法。
【請求項４１】
前記複数の抵抗素子は前記第二の電極の前に形成される、
ことを特徴とする請求項３８に記載の方法。
【請求項４２】
前記複数の相変化抵抗素子を形成するステップは、相変化材料層を堆積するステップ、前記複数の相変化抵抗素子を形成するために前記相変化材料層を選択的にエッチングするステップ、および、前記複数の相変化抵抗素子の各々の間に誘電体を堆積するステップを含む、
ことを特徴とする請求項３８に記載の方法。
【請求項４３】
前記エッチングするステップの後に、前記複数の相変化素子のうちの少なくとも一つをドープするステップをさらに含む、
ことを特徴とする請求項４２に記載の方法。
【請求項４４】
前記複数の相変化素子の各々は異なる長さを有する、
ことを特徴とする請求項３８に記載の方法。
【請求項４５】
前記複数の相変化素子は、２つの素子を含む、
ことを特徴とする請求項３８に記載の方法。
【請求項４６】
前記複数の相変化素子は、３つ以上の素子を含む、
ことを特徴とする請求項３８に記載の方法。
【請求項４７】
複数レベル抵抗状態を有する抵抗メモリセルをプログラムする方法であって、
リセットパルスを印加するステップと、
前記複数レベル抵抗状態のうちの一つに対応するプログラミング電圧を印加するステップと、
を含むことを特徴とする方法。
【請求項４８】
前記リセットパルスは、前記抵抗メモリセルの全抵抗素子を非結晶状態へと戻す、
ことを特徴とする請求項４７に記載の方法。
【請求項４９】
前記複数レベル抵抗状態は、４つの抵抗状態を含む、
ことを特徴とする請求項４７に記載の方法。
【請求項５０】
複数レベル抵抗状態を有する抵抗メモリセル内に格納された複数ビット値をセンスする方法であって、
前記メモリセルに読み出し電流を印加するステップと、
前記メモリセルの抵抗に対応する読み出し電圧を、複数の基準電圧と比較するステップと、
前記比較の結果に基づいて、前記抵抗メモリセル内に格納された前記複数ビット値を決定するステップと、
を含むことを特徴とする方法。
【請求項５１】
前記複数の基準電圧は、基準抵抗に対応する読み出し電圧の１／２にほぼ等しい第一の基準電圧、前記基準抵抗に対応する読み出し電圧の１／６にほぼ等しい第二の基準電圧、および、前記基準抵抗に対応する読み出し電圧の５／６にほぼ等しい第三の基準電圧を含む、
ことを特徴とする請求項５０に記載の方法。
【請求項５２】
前記複数ビット値の第一のビットは、前記メモリセルの抵抗に対応する前記読み出し電圧を、前記第一の基準電圧と比較することによって決定され、前記複数ビット値の第二のビットは、前記メモリセルの抵抗に対応する前記読み出し電圧を、前記第二もしくは第三の基準電圧と比較することによって決定される、
ことを特徴とする請求項５１に記載の方法。
【請求項５３】
前記決定するステップは、
前記メモリセルの抵抗に対応する前記読み出し電圧が前記第一の基準電圧よりも大きい場合には、
前記複数ビット値の第一のビットを１であると決定するステップと、
前記メモリセルの抵抗に対応する前記読み出し電圧が前記第三の基準電圧よりも大きい場合には、前記複数ビット値の第二のビットを１であると決定し、さもなければ、前記複数ビット値の前記第二のビットを０であると決定するステップと、
を含み、
前記メモリセルの抵抗に対応する前記読み出し電圧が前記第一の基準電圧よりも大きくはない場合には、
前記複数ビット値の第一のビットを０であると決定するステップと、
前記メモリセルの抵抗に対応する前記読み出し電圧が前記第二の基準電圧よりも大きい場合には、前記複数ビット値の第二のビットを１であると決定し、さもなければ、前記複数ビット値の前記第二のビットを０であると決定するステップと、
を含む、
ことを特徴とする請求項５１に記載の方法。
【請求項５４】
０より大きく前記第二の基準電圧よりも小さい、前記メモリセルの抵抗に対応する読み出し電圧は、００の複数ビット値に対応し、前記第二の基準電圧よりも大きく、前記第一の基準電圧よりも小さい読み出し電圧は、０１の複数ビット値に対応し、前記第一の基準電圧よりも大きく、前記第三の基準電圧よりも小さい読み出し電圧は、１０の複数ビット値に対応し、前記第三の基準電圧よりも大きい読み出し電圧は、１１の複数ビット値に対応する、
ことを特徴とする請求項５１に記載の方法。
【請求項５５】
複数レベル抵抗状態を有する抵抗メモリセル内に格納された複数ビット値を読み出すためのセンス増幅器であって、
前記メモリセルの抵抗に対応する読み出し電流を、基準抵抗に対応する複数の基準電流と比較するよう構成された、複数の電流センシングコンパレータを含む、
ことを特徴とするセンス増幅器。
【請求項５６】
前記複数の電流センシングコンパレータは、
前記メモリセルの抵抗に対応する前記読み出し電流を、基準抵抗に対応する読み出し電流の１／２にほぼ等しい第一の基準電流と比較するよう構成された、第一の電流センシングコンパレータと、
前記メモリセルの抵抗に対応する前記読み出し電流を、基準抵抗に対応する読み出し電流の１／６にほぼ等しい第二の基準電流と比較するよう構成された、第二の電流センシングコンパレータと、
前記メモリセルの抵抗に対応する前記読み出し電流を、基準抵抗に対応する読み出し電流の５／６にほぼ等しい第三の基準電流と比較するよう構成された、第三の電流センシングコンパレータと、
を含む、
ことを特徴とする請求項５５に記載のセンス増幅器。
【請求項５７】
前記第一の電流センシングコンパレータの出力は、前記複数ビット値の第一のビットに対応する、
ことを特徴とする請求項５６に記載のセンス増幅器。
【請求項５８】
前記第二および第三のセンシングコンパレータの出力は、前記複数ビット値の第二のビットに対応する、
ことを特徴とする請求項５６に記載のセンス増幅器。
【請求項５９】
前記第一の電流センシングコンパレータに結合されるインバータと、
前記インバータおよび前記第二の電流センシングコンパレータに結合される第一のＡＮＤゲートと、
前記第一および第三の電流センシングコンパレータに結合される第二のＡＮＤゲートと、
前記第一および第二のＡＮＤゲートに結合されるＯＲゲートと、
をさらに含む、
ことを特徴とする請求項５６に記載のセンス増幅器。
【請求項６０】
前記ＯＲゲートの出力は前記複数ビット値の第二のビットに対応する、
ことを特徴とする請求項５９に記載のセンス増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般的には半導体デバイス分野に関し、より詳細には、例えば、複数レベルの抵抗状態を有する相変化メモリデバイスなどの抵抗メモリデバイスに関する。
【背景技術】
【０００２】
マイクロプロセッサによってアクセス可能なメモリデバイスは、従来、不揮発性もしくは揮発性メモリデバイスのいずれかに分類されてきた。不揮発性メモリデバイスは、メモリデバイスに対する電源がオフされたときでも、格納された情報を保持することが可能である。しかしながら、従来、不揮発性メモリデバイスは、多くの空間を占め、かつ、大量の電力を消費するため、これらのデバイスをポータブルデバイス内で使用する、もしくは、頻繁にアクセスされる揮発性メモリデバイスの代替物として使用するためには不適切であった。一方、揮発性メモリデバイスは、不揮発性メモリデバイスよりも、より大きな格納容量およびプログラミングオプションを提供する傾向がある。揮発性メモリデバイスは、一般的には不揮発性メモリデバイスよりも小さい電力を消費するという特徴もある。しかしながら、揮発性メモリデバイスは、格納されたメモリ内容を保持するために継続的な電力供給を必要とする。
【０００３】
ランダムにアクセスされ、比較的電力消費が少なく、商業的に実行可能な不揮発性メモリデバイスの研究開発が、進行している。研究が進行中の一分野は、抵抗状態がプログラムによって変更可能な抵抗メモリセルである。研究のうちの１つは、データをメモリセルに以下のように格納するデバイスに関する。つまり、印加されたプログラミング電圧に応じてメモリセルの物理的特性を構造的もしくは化学的に変化させ、それによって今度はセルの抵抗を変化させる。研究されている可変抵抗メモリデバイスの例は、可変抵抗ポリマー、ペロブスカイト、ドープされた非結晶シリコン、相変化ガラス、およびドープされたカルコゲニドガラスなどを使用するメモリを含む。
【０００４】
図１は、基板２上に構成され、下部電極３と上部電極５の間に形成される可変抵抗材料４を有する相変化メモリセル１のような可変抵抗メモリセルの基本的構成を示す。可変抵抗材料のうちの一タイプは、RoseらによってU.S. Patent No. 5,541,869に開示されるような、Ｖ、Ｃｏ、Ｎｉ、Ｐｄ、ＦｅおよびＭｎをドープされた非結晶シリコンでありうる。別のタイプの可変抵抗材料は、IgnatievらによってU.S. Patent No. 6,473,332に開示されるような、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ（１−ｘ）ＣａｘＭｎＯ３（ＬＣＭＯ）、ＬａＳｒＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）などのぺロブスカイト材料を含みうる。さらに別のタイプの可変抵抗材料は、U.S. Patent No. 6,881,623および6,888,155でCampbellら、およびCampbellによってそれぞれ開示されているような、ＡｘＢｙの化学式のドープされたカルコゲニドガラス（ここでＢはＳ、Ｓｅ、およびＴｅならびにその組み合わせから選択され、Ａは周期表のＩＩＩ−Ａ族（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ））、ＩＶ−Ａ族（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ）、Ｖ−Ａ族（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）、もしくはＶＩＩ−Ａ族（Ｆ、Ｃｌ、Ｂｒ、Ｉ、Ａｔ）由来の少なくとも一つの元素を含み、ドーパントはＡｇ、Ａｕ、Ｐｔ、Ｃｕ、Ｃｄ、Ｉｒ、Ｒｕ、Ｃｏ、Ｃｒ、ＭｎもしくはＮｉを含む貴金属および遷移金属から選択される）でありうる。さらに別のタイプの可変抵抗材料は、U.S. Patent No. 6,072,716でJacobsonらによって開示されるような、例えばプラスチックポリマーへと混合されたカーボンブラック粒子もしくはグラファイトを含む炭素重合体フィルムを含む。図示される電極３、５を形成するために使用される材料は、タングステン、ニッケル、タンタル、チタン、窒化チタン、アルミニウム、プラチナ、もしくは銀などの種々の導電性材料から選択されうる。
【０００５】
多くの研究が、可変抵抗材料として相変化カルコゲニドから成るメモリ素子を使用するメモリデバイスに焦点を当ててきた。カルコゲニドは、ＴｅもしくはＳｅなどの周期表のＶＩ族元素の合金である。再書き込み可能なコンパクトディスク（“ＣＤ−ＲＷ”）で現在使用される特定のカルコゲニドは、Ｇｅ２Ｓｂ２Ｔｅ５である。ＣＤ−ＲＷディスクで使用される有益な光学特性を有するのに加えて、Ｇｅ２Ｓｂ２Ｔｅ５は、可変抵抗材料として望ましい物理的特性をも有する。Ｇｅ、ＳｂおよびＴｅの種々の組み合わせが、可変抵抗材料として使用され、本明細書では集合的に“ＧＳＴ”材料と称される。特に、ＧＳＴ材料は、非結晶相と二つの結晶相との間で構造相を変化させうる。非結晶相の抵抗（“ａ−ＧＳＴ”）と、立方晶相と六方晶相の抵抗（それぞれ“ｃ−ＧＳＴ”および“ｈ−ＧＳＴ”）は、著しく異なる。非結晶ＧＳＴの抵抗は、立方晶ＧＳＴもしくは六方晶ＧＳＴのいずれの抵抗よりも大きく、立方晶ＧＳＴと六方晶ＧＳＴの抵抗はお互いに類似している。このように、種々の相のＧＳＴの抵抗を比較すると、ＧＳＴは二状態の材料（非結晶ＧＳＴと結晶ＧＳＴ）と考えられ、それぞれの状態が、対応するバイナリ状態と同等であるとみなされうる、異なる抵抗を有する。その材料相に従って抵抗を変化させるＧＳＴなどの可変抵抗材料は、相変化材料と称される。
【０００６】
あるＧＳＴ相から別の相への遷移は、ＧＳＴ材料の温度変化に応じて生じる。温度変化すなわち加熱および冷却は、ＧＳＴ材料に異なる強度の電流を流すことによって引き起こされうる。ＧＳＴ材料は、ＧＳＴ材料に結晶化電流を流すことによって結晶状態におかれ、それによって結晶構造が成長しうる温度へとＧＳＴ材料を温める。より強い溶融電流は、ＧＳＴ材料を溶融するために使用され、その後、非結晶状態へ冷却される。典型的な相変化メモリセルはバイナリ１を表すために結晶状態を使用し、バイナリ０を表すために非結晶状態を使用するため、結晶化電流は書き込みもしくはセット電流ＩＳＥＴと称され、溶融電流は消去もしくはリセット電流ＩＲＳＴと称される。しかしながら、当業者はＧＳＴ状態のバイナリ値に対する割り当ては、所望の場合には切り替えられてもよいことを理解するであろう。
【０００７】
従来技術において既知の相変化メモリセルは、典型的に二つの安定な抵抗状態を有し、バイナリ０と１に対応する。したがって、従来の２状態相変化メモリセルは、１ビットの情報を格納できる。２つより多くの安定な抵抗状態を有する相変化メモリセルが望ましい。なぜなら、それらは１ビットより多い情報を各セルに格納することが可能であるため、それによって、記憶デバイスのサイズ、もしくは電力消費を顕著に増加させることなくメモリ格納容量を増加させることができるからである。
【０００８】
中国の研究者は、スタックされたカルコゲニドフィルムを記憶媒体として使用する、ある複数状態相変化メモリセルを提案している。Y.Laiらによる、Appl. Phys. A84, 21-25 (2006)にあるStacked chalcogenide layers used as multi-stage storage medium for phase change memoryを参照されたい。図２Ａに示されるように、提案された複数状態相変化メモリセル２００は下部電極２０１、純ＧＳＴ層２０２、タングステン層２０３、シリコンをドープされたＧＳＴ層２０４、および上部電極２０５を含む。この提案された相変化メモリセル２００は、図２Ｂに示されるような、各々３つの安定な抵抗状態（１）、（２）および（３）を提供する。３状態のロジックをセル２００に実装することは困難である。容易に実装され、かつ、３つより多い安定な抵抗状態を提供する、複数ビット相変化メモリセルの必要性が存在する。
【図面の簡単な説明】
【０００９】
【図１】従来技術に従った２状態相変化メモリセルの断面図である。
【図２Ａ】従来技術に従った３状態相変化メモリセルの断面図である。
【図２Ｂ】異なるプログラム電圧に対する、図２Ａの相変化メモリセルの全抵抗のグラフである。
【図３Ａ】異なるプログラム電圧に対する、本明細書で開示される一実施形態に係り構成される、相変化メモリセルの各素子の抵抗のグラフである。
【図３Ｂ】本明細書で開示される一実施形態に係り構成される、相変化メモリセルの４つの安定な抵抗状態のグラフである。
【図４】本明細書で開示される一実施形態に係り構成される、相変化メモリセルのプログラミング方法を示すフローチャートである。
【図５Ａ】本明細書で開示される一実施形態に係る、異なる長さの二つの素子を有する、相変化メモリセルの断面図である。
【図５Ｂ】本明細書で開示される一実施形態に係る、異なる断面面積の二つの素子を有する、相変化メモリセルの断面図である。
【図６Ａ】異なるプログラム電圧に対する、本明細書で開示される一実施形態に係り構成される、相変化メモリセルの各素子の抵抗のグラフである。
【図６Ｂ】本明細書で開示される一実施形態に係り構成される、相変化メモリセルの６つの安定な抵抗状態のグラフである。
【図６Ｃ】本明細書で開示される一実施形態に係る、異なる長さの３つの素子を有する相変化メモリセルの断面図である。
【図７Ａ】形成の３段階において、本明細書で開示される一実施形態に係る、スタックセルとして構成される、相変化メモリセルの断面図である。
【図７Ｂ】形成の３段階において、本明細書で開示される一実施形態に係る、スタックセルとして構成される、相変化メモリセルの断面図である。
【図７Ｃ】形成の３段階において、本明細書で開示される一実施形態に係る、スタックセルとして構成される、相変化メモリセルの断面図である。
【図８Ａ】形成の４段階において、本明細書で開示される一実施形態に係る、異なる長さの素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図８Ｂ】形成の４段階において、本明細書で開示される一実施形態に係る、異なる長さの素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図８Ｃ】形成の４段階において、本明細書で開示される一実施形態に係る、異なる長さの素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図８Ｄ】形成の４段階において、本明細書で開示される一実施形態に係る、異なる長さの素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図９Ａ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図９Ｂ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図９Ｃ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図９Ｄ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図９Ｅ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図９Ｆ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する垂直セルとして構成される、相変化メモリセルの断面図である。
【図１０Ａ】形成の３段階において、本明細書で開示される一実施形態に係る、異なる長さの素子を有する平面セルとして構成される、相変化メモリセルの俯瞰図である。
【図１０Ｂ】形成の３段階において、本明細書で開示される一実施形態に係る、異なる長さの素子を有する平面セルとして構成される、相変化メモリセルの俯瞰図である。
【図１０Ｃ】形成の３段階において、本明細書で開示される一実施形態に係る、異なる長さの素子を有する平面セルとして構成される、相変化メモリセルの俯瞰図である。
【図１１Ａ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する平面セルとして構成される、相変化メモリセルの俯瞰図である。
【図１１Ｂ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する平面セルとして構成される、相変化メモリセルの俯瞰図である。
【図１１Ｃ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する平面セルとして構成される、相変化メモリセルの俯瞰図である。
【図１１Ｄ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する平面セルとして構成される、相変化メモリセルの俯瞰図である。
【図１１Ｅ】形成の種々の段階において、本明細書で開示される一実施形態に係る、異なる抵抗率の素子を有する平面セルとして構成される、相変化メモリセルの俯瞰図である。
【図１２】本明細書で開示される複数状態相変化メモリセル実施形態と併せて使用されうる、４状態の電圧センシングセンス増幅器を示す。
【図１３】本明細書で開示される複数状態相変化メモリセル実施形態と併せて使用されうる、４状態の電流センシングセンス増幅器を示す。
【図１４】本明細書で開示される一実施形態に係るメモリデバイスを含むプロセッサシステムを示す。
【発明を実施するための形態】
【００１０】
以下の詳細な説明においては、付随する図面に対して言及がなされ、その図面は本明細書の一部を形成し、かつ、主張される本発明が実施されうる、特定の実施形態を例示する目的で示されるものである。これらの実施形態は、当業者がそれらを実施することが可能なほど十分詳細に記述され、他の実施形態が使用されてもよいことを理解されたい。記述されるプロセスステップの行程は、本発明の実施形態の典型的なものである。しかしながら、ステップの順序は、本明細書で説明されるものに限定されることはなく、ある順序においては必然的に生じるステップの例外を伴って、本技術分野で既知のように変更されてもよい。
【００１１】
一実施形態においては、二つの完全にスイッチされた相変化材料素子が同一の第一の電極および第二の電極を共有して作製される。素子は、図３Ａに示されるように、各々の抵抗曲線がプログラミング電圧の関数としてお互いに関してシフトされるように設計される。シフトされた抵抗曲線は、異なる相変化材料で素子を作製することによって、もしくは、例えば、以下にさらに詳細に記述されるような、長さ、抵抗率、断面面積、結晶化温度および溶融点などの、一つ以上の素子特性を調整することによって、達成されうる。
【００１２】
図３Ａにさらに関連して、Ｒ（ａ）と標示された曲線は、二つの相変化素子のうちの一つに対応し、Ｒ（ｂ）と標示された曲線は、二つの相変化素子のうちの別の一つに対応する。Ｒ（ａ）およびＲ（ｂ）に続く添え字“ａ”もしくは“ｃ”は、各々の相変化素子が非結晶状態にあるか、もしくは結晶状態にあるかを示す。例えば、標示“Ｒ（ａ）ａ”は、相変化素子Ｒ（ａ）が非結晶状態にあることを示す。異なるプログラミング電圧を印加することによって、（１）、（２）、（３）および（４）で標示される４つの安定な抵抗状態が達成されうる。状態（１）においては、両方の素子が低抵抗構成、Ｒ（ａ）ｃおよびＲ（ｂ）ｃにある。状態（２）においては、素子Ｒ（ａ）が高抵抗構成Ｒ（ａ）ａにあり、素子Ｒ（ｂ）が低抵抗構成Ｒ（ｂ）ｃにある。状態（３）においては、素子Ｒ（ａ）が低抵抗構成、Ｒ（ａ）ｃにあり、素子Ｒ（ｂ）が高抵抗構成、Ｒ（ｂ）ｃにある。状態（４）においては、両方の素子が高抵抗構成、Ｒ（ａ）ａおよびＲ（ｂ）ａにある。
【００１３】
図３Ｂは、図３Ａにプロットされた素子Ｒ（ａ）とＲ（ｂ）の合成抵抗、すなわち、相変化メモリセルの全抵抗のグラフである。相変化メモリセルは４つの安定な抵抗状態を達成するため、２ビットの情報、すなわち、その４つの安定な抵抗状態に対応する２２もしくは４つのディスクリート値を格納することが可能である。全抵抗レベルＴＲ（１）は状態（１）に対応する。全抵抗レベルＴＲ（２）は状態（２）に対応し、以下も準ずる。
【００１４】
図４は、４状態セルのみが記述されているが、複数状態相変化メモリセルおよび最終的なデバイス状態のプログラミング方法のステップを示す。プログラミングは、リセット（ＲＥＳＥＴ）パルス４０２で開始し、素子Ｒ（ａ）およびＲ（ｂ）を初期非結晶状態、すなわち状態（４）（両素子が高抵抗構成にある）へと戻す。続いて、プログラミング電圧４０４が印加され、メモリセルへ４つの状態（１）、（２）、（３）および（４）のうちの一つをプログラムする。プログラミングパルスの電圧は、図３Ｂに示されるように、メモリセルに格納されるべき値の関数である。
【００１５】
図５Ａは、開示された実施形態に従って構成される相変化メモリセル５００を示す。セル５００は、第一の電極５０１、第一の相変化素子５０２、第二の相変化素子５０３および第二の電極５０５を含む。相変化素子５０２、５０３は、例えばＧｅ２Ｓｂ２Ｔｅ５などの、あらゆる適切な可変抵抗材料を含み、両電極５０１、５０５と互いに接触する。各々の異なる抵抗を達成するため、相変化素子５０２、５０３は、異なる長さで形成される。第一の素子５０２は、第二の素子５０３よりも長いものとして示されるが、その逆もまたありうる。第一の電極５０１の伸長部分５０１ａは、第二の相変化素子５０３を含むメモリセル５００の部分内の、第一の電極５０１と第二の電極５０５の間の距離を短縮するために使用される。それによって、第二の相変化素子５０３を第一の相変化素子５０２よりも短縮することが可能となる。あるいは、第一の電極５０１は実質的に平面であり、第二の電極５０５は、より短い相変化素子５０３と接触するための低下部分を含む。例えばＳｉＯ２などの誘電材料５１４が、相変化素子５０２、５０３を包囲する。
【００１６】
図５Ｂは、開示された別の実施形態に従って構成される相変化メモリセル５１０を示す。セル５１０は、第一の電極５１１、第一の相変化素子５１２、第二の相変化素子５１３、および第二の電極５１５を含む。素子５１２、５１３は、それぞれ両電極５１１、５１５と接触する。素子５１２、５１３は、類似した抵抗率および高さを有するが、素子５１３は、素子５１２よりも、より低い溶融点とより広い断面面積を有する。このように、素子５１３のプログラミング電圧と抵抗は低減される。第一の相変化素子５１２および第二の相変化素子５１３は、実質的に類似した長さを有するため、図５Ａに示されるような第一の電極５０１の隆起部分５０１ａは必要とされない。それによって、この実施形態においては、電極形成を簡略化する。別の実施形態においては、素子５１３は、素子５１２と同一の溶融点、断面面積、および高さを有するが、より低い抵抗率を有し、それによって、同様にシフトされたプログラミング電圧を達成する。さらに別の実施形態においては、素子５１３は、素子５１２と同一の断面面積および高さを有するが、より低い抵抗率と溶融点を有し、それによって、同様にシフトされたプログラミング電圧を達成する。誘電材料５１４が相変化素子５１２、５１３を包囲する。
【００１７】
図５Ａおよび図５Ｂは、開示された実施形態に従って構成される４状態の相変化メモリセルを示しているが、主張される本発明はそのように限定されるものではなく、任意の数の安定な抵抗状態を提供するように拡張されうる。図６Ａは、開示される実施形態に従って構成される、６状態相変化メモリセル、すなわち、図６Ｃのセル６００における、３つの相変化素子の抵抗曲線を示す。素子は、各々の抵抗曲線が、プログラミング電圧の関数として、お互いに関してシフトされるように設計される。シフトされた抵抗曲線は、異なる相変化材料で素子を作製することによって、もしくは、例えば、以下にさらに詳細に記述されるような、長さ、抵抗率、断面面積、結晶化温度および溶融点などの、一つ以上の素子特性を調整することによって、達成されうる。
【００１８】
さらに図６Ａに関連して、Ｒ（ａ）と標示された曲線は、第一の相変化素子に対応し、Ｒ（ｂ）と標示された曲線は、第二の相変化素子に対応し、Ｒ（ｃ）と標示された曲線は第三の相変化素子に対応する。Ｒ（ａ）、Ｒ（ｂ）およびＲ（ｃ）に続く添え字“ａ”もしくは“ｃ”は、各々の相変化素子が非結晶状態にあるか、もしくは結晶状態にあるかを示す。例えば、標示“Ｒ（ｂ）ｃ”は、相変化素子Ｒ（ｂ）が結晶状態にあることを示す。異なるプログラミング電圧を印加することによって、（１）、（２）、（３）、（４）、（５）および（６）で標示される６つの安定な抵抗状態が達成されうる。状態（１）においては、３つの全素子が低抵抗、すなわち結晶構成にある。状態（２）においては、第一の素子が高抵抗構成にあり、第二および第三の素子が低抵抗構成にある。状態（３）においては、第一および第二の素子が高抵抗構成にあり、第三の素子が低抵抗構成にある。状態（４）においては、第一および第二の素子が低抵抗構成にあり、第三の素子が高抵抗構成にある。状態（５）においては、第一の素子は低抵抗構成にあり、第二および第三の素子は高抵抗構成にある。状態（６）においては、３つの全素子が高抵抗、すなわち非結晶構成にある。
【００１９】
図６Ｂは、図６Ａにプロットされた素子Ｒ（ａ）、Ｒ（ｂ）およびＲ（ｃ）の合成抵抗、すなわち、相変化メモリセルの全抵抗のグラフである。相変化メモリセルは６つの安定な抵抗状態を達成するため、６つのディスクリート値を格納することが可能である。全抵抗レベルＴＲ（１）は状態（１）に対応する。全抵抗レベルＴＲ（２）は状態（２）に対応し、以下も準ずる。
【００２０】
図６Ｃは、６状態相変化メモリセル６００の可能性のある一つの構成を示す。セル６００は、伸長部分６０１ａ、６０１ｂを有する第一の電極６０１、第一の相変化素子６０２、第二の相変化素子６０３、第三の相変化素子６０４、および第二の電極６０５を含む。構成は、図５Ａに示され、上述された４状態相変化メモリセルのものに類似しているが、第三の素子６０４と第一の電極６０１の第二の伸長部分６０１ｂを追加している。３つの相変化素子６０２、６０３、６０４の各々は、それぞれ異なる長さを有し、それによってお互いに異なる抵抗を有する。異なる抵抗は、図５Ｂに関連して上述されたように、例えば、各相変化素子の断面面積を変化させることなどによって、他の手段によっても達成されうる。誘電材料６０６は相変化素子６０２、６０３、６０４を包囲する。
【００２１】
本明細書で開示される実施形態に従う相変化メモリセルは、スタックセルとしても構成されうる。図７Ａ−図７Ｃは、４状態相変化メモリセルをスタックセルとして形成するために使用されうる方法を示す。図７Ａに示されるように、メモリセルスタック７００は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の第一の層７０１、例えばＳｉＯ２などの誘電体層７０２、および相変化材料の第二の層７０３を含んで形成される。第二の相変化材料７０３の抵抗率は、図７Ｂに示されるように、例えば、ＯもしくはＮドーパントを伴うドーピング７０４によって変化する。導電性側壁７０５、７０６は、電極としての役割を果たし、図７Ｃに示されるように、ゲートスタック７００の両側上に形成される。
【００２２】
本明細書で開示される実施形態に係る相変化メモリセルは、垂直セルとしても構成されうる。図８Ａ−図８Ｄは、４状態相変化メモリセルを垂直セルとして形成するために使用されうる方法を示す。図８Ａに示されるように、下部電極８０１は、図５Ａに関連して上述されたように、隆起部分８０１ａを伴って形成される。相変化材料層８０２は、図８Ｂに示されるように、下部電極８０１上に堆積される。相変化材料８０２は、図８Ｃに示されるように、二つの相変化材料素子８０３、８０４を形成するためにエッチングされる。誘電材料８０６は、相変化素子８０３、８０４を包囲するように形成される。上部電極８０５は、図８Ｄに示されるように、その後二つの相変化素子８０３、８０４および誘電材料８０６と接触するように、その上に形成される。
【００２３】
別の垂直セル実施形態においては、本明細書に従って構成される相変化メモリセルは、同じ長さであるが、異なる相変化材料構成の相変化素子を含む。図９Ａ−図９Ｆは、このような相変化メモリセルを形成する二つの別の方法を示す。図９Ａに示されるように、下部電極９０１が形成される。一実施形態に係り、同一の相変化材料の二つの相変化素子９０２、９０３は、その後、図９Ｂに示されるように、下部電極９０１と接触するようにその上に形成される。誘電材料は、相変化素子９０２、９０３を包囲するように形成される。または、誘電材料がはじめに形成され、続いて、相変化素子９０２、９０３がその中に形成されるチャネルを形成するようにエッチングされうる。異なる抵抗を達成するため、素子のうちの一つである９０３は、例えばＯもしくはＮドーピングなどのドーピング９０５に暴露され、他の素子９０２は、図９Ｃに示されるように純粋なままである。
【００２４】
図９Ｄに関連して、別の実施形態においては、一つの相変化素子９０２は、第一の相変化材料で形成される。誘電材料９０６は、相変化素子９０２の周囲に形成される。または、誘電材料が、はじめに形成され、相変化素子９０２がその中に形成されるチャネルを形成するためにエッチングされうる。第一の相変化材料９０２とは異なる抵抗率を有する第二の相変化材料の第二の相変化素子９０３は、図９Ｅに示されるように、下部電極９０１と接触するように、その上に、ならびに、誘電材料９０６の中にエッチングされるチャネル内に形成される。いずれかの実施形態に係り、上部電極９０４は、図９Ｆに示されるように、相変化素子９０２、９０３と接触するようにその上に形成される。
【００２５】
本明細書で開示される実施形態に係る相変化メモリセルは、平面セルとして構成されうる。図１０Ａ−図１０Ｃは、平面セルとして４状態相変化メモリセルを形成する方法を示す俯瞰図である。図１０Ａに示されるように、第一および第二の電極１００１、１００２は、（図示されていない）基板上に形成される。第一の電極１００１は、前述されたように、異なる長さの相変化材料素子を調整するために伸長部分１００１ａを含む。相変化材料１００３は、図１０Ｂに示されるように、電極上に堆積される。相変化材料は、その後、図１０Ｃに示されるように、二つの相変化材料素子１００４、１００５の両方が第一および第二の電極１００１、１００２と接触するように形成するためにパターン化される。（図示されていない）誘電体は、相変化素子１００４、１００５を包囲するように形成される。
【００２６】
別の平面セル実施形態においては、本明細書に従って構成される相変化メモリセルは、同じ長さではあるが異なる相変化材料構成の相変化素子を含む。図１１Ａ−図１１Ｅは、このような相変化メモリセルを形成する二つの別の方法を示す俯瞰図である。図１１Ａに示されるように、第一および第二の電極１１０１、１１０２は形成される。一実施形態に係り、相変化材料が電極上に堆積され、その後、図１１Ｂに示されるように、二つの相変化素子１１０３、１１０４を形成するためにパターン化される。異なる抵抗を達成するため、図１１Ｃに示されるように、素子のうちの一つである１１０４は例えば、ＯもしくはＮドーピングなどのドーピング１１０５に暴露され、他の素子１１０３は純粋なままである。別の一実施形態においては、一つの相変化素子１１０３は、図１１Ｄに示されるように第一の相変化材料で形成される。第一の相変化材料とは異なる抵抗率を有する第二の相変化材料の第二の相変化素子１１０４は、図１１Ｅに示されるように電極１１０１、および１１０２と接触するようにその間に形成される。（図示されていない）誘電体は、相変化素子１１０３、１１０４を包囲するように形成される。
【００２７】
本明細書で開示される実施形態のような複数状態相変化メモリセルを備えるメモリデバイスは、その読み出し回路内に、複数状態センス増幅器をも含まなければならない。例えば、図５Ａおよび図５Ｂに示されるような４状態相変化メモリセルを備えるメモリデバイスは、４状態センス増幅器を必要とする。図１２および図１３は、４状態相変化メモリセルの抵抗をセンスするための二つの可能性のあるセンシングスキームを示す。もちろん、当業者にとって既知であるような、４状態より多い状態を決定することが可能なことを含む、他の実施形態および構成も可能性がある。
【００２８】
図１２は、本明細書で開示される複数状態相変化メモリセル実施形態と併せて使用されうるセンス増幅器１２００のための、４状態電圧センシングスキームを示す。センス増幅器１２００は、設定された読み出し電流を印加し、セル抵抗Ｒに対応する読み出し電圧が基準抵抗Ｒ０に対応する読み出し電圧の１／２よりも大きいかどうかを決定することによって、２ビットの結果のうちの第一のビットを得る。Ｒ＞１／２Ｒ０の場合には、第一のビットは１である。さもなければ、第一のビットは０である。第一のビットが０である場合には、センス増幅器は、抵抗Ｒに対応する読み出し電圧が、基準抵抗Ｒ０に対応する読み出し電圧の１／６より大きいかどうかを決定することによって、第二のビットを得る。Ｒ＞１／６Ｒ０の場合には、第ニのビットは１である。さもなければ、第ニのビットは０である。第一のビットが１である場合には、センス増幅器は、セル抵抗Ｒに対応する読み出し電圧が、基準抵抗Ｒ０に対応する読み出し電圧の５／６より大きいかどうかを決定することによって、第二のビットを得る。Ｒ＞５／６Ｒ０の場合には、第ニのビットは１である。さもなければ、第ニのビットは０である。このように、一実施形態に係り、Ｒ＝０に対応する読み出し電圧は００を生じ、Ｒ＝１／３Ｒ０に対応する読み出し電圧は０１を生じ、Ｒ＝２／３Ｒ０に対応する読み出し電圧は１０を生じ、Ｒ＝Ｒ０に対応する読み出し電圧は１１を生じる。
【００２９】
図１３は、本明細書で開示される複数状態相変化メモリセル実施形態と併せて使用されうる、センス増幅器１３００のための４状態電流センシングスキームを示す。示されるように、設定された読み出し電圧が印加されるとき、３つの電流センシングコンパレータ１３０１、１３０２、１３０３が、セル抵抗Ｒに対応する読み出し電流を、基準抵抗１／６Ｒ０、１／２Ｒ０、および５／６Ｒ０に対応する基準電流とそれぞれ比較する。２ビットの結果のうちの第一のビットは、電流センシングコンパレータ１３０２の出力である。したがって、セル抵抗Ｒに対応する読み出し電流が１／２Ｒ０に対応する読み出し電流よりも小さい場合には、第一のビットは１である。さもなければ、第一のビットは０である。２ビットの結果のうちの第二のビットは、示されるように、３つの電流センシングコンパレータ１３０１、１３０２、１３０３の出力をロジックゲート１３０４に通過させることによって得られる。したがって、一実施形態に係り、Ｒ＝０に対応する読み出し電流は００を生じ、Ｒ＝１／３Ｒ０に対応する読み出し電流は０１を生じ、Ｒ＝２／３Ｒ０に対応する読み出し電流は１０を生じ、Ｒ＝Ｒ０に対応する読み出し電流は１１を生じる。
【００３０】
本明細書に記述された開示された実施形態を含む、複数状態相変化メモリセルは、本明細書で記述された実施形態に従って構成されるメモリセルの一つ以上のアレイを有するメモリデバイス集積回路の一部として作製されうる。対応する集積回路は、典型的なプロセッサシステム内で使用されうる。例えば、図１４は、本明細書で記述される実施形態に係る、改良された相変化メモリセルを使用するメモリデバイス１４０３を含む典型的なプロセッサシステム１４００を示す。コンピュータシステムなどのプロセッサシステムは、一般的には、マイクロプロセッサ、デジタル信号プロセッサ、もしくは他のプログラマブルデジタルロジックデバイスなどのセントラルプロセッシングユニット（ＣＰＵ）１４０１を含み、それは、バス１４０５を介して一つ以上の入力／出力（Ｉ／Ｏ）デバイス１４０４と通信する。メモリデバイス１４０３は、典型的にはメモリコントローラを通じて、バス１４０５を介してＣＰＵ１４０１と通信する。
【００３１】
コンピュータシステムの場合においては、プロセッサシステム１４００は、バス１４０５を介してＣＰＵ１４０１と通信するリムーバブルメディアデバイス１４０２（例えばＣＤ−ＲＯＭデバイスもしくはＤＶＤデバイス）などの周辺デバイスを含みうる。メモリデバイス１４０３は、望ましくは集積回路として構成され、相変化メモリデバイスの一つ以上のアレイを含む。所望の場合には、メモリデバイス１４０３は、プロセッサ、例えばＣＰＵ１４０１と、単一の集積回路として結合されうる。
【００３２】
本明細書で開示された相変化メモリセルは、本技術分野において既知の、従来の堆積、注入およびエッチング技術を使用して形成されうる。さらに、本技術分野でこれも既知のように、相変化素子は、典型的には、両側の誘電材料によって隣接され、電極とは接触しない。種々の実施形態は、例示的な可変抵抗材料として相変化材料を使用するものとして説明されてきたことを理解されたい。本発明の実施形態は、他のタイプの可変抵抗材料によって形成されてもよい。
【００３３】
上記の記述および図面は、本明細書で記述された特徴および利点を達成する例示的な実施形態を示すものとしてのみ考慮されるべきである。特定の処理状態および構成に改変および置換がなされてもよい。したがって、主張される本発明は、前述の記述および図面によって限定されるものとして考慮されるべきではなく、付随する請求項の範囲によってのみ限定される。
【図１】
2010529580.tif 000003
【図２Ａ】
2010529580.tif 000004
【図５Ａ】
2010529580.tif 000005
【図５Ｂ】
2010529580.tif 000006
【図６Ｃ】
2010529580.tif 000007
【図７Ａ】
2010529580.tif 000008
【図７Ｂ】
2010529580.tif 000009
【図７Ｃ】
2010529580.tif 000010
【図８Ａ】
2010529580.tif 000011
【図８Ｂ】
2010529580.tif 000012
【図８Ｃ】
2010529580.tif 000013
【図８Ｄ】
2010529580.tif 000014
【図９Ａ−９Ｆ】
2010529580.tif 000015
【図１０Ａ】
2010529580.tif 000016
【図１０Ｂ】
2010529580.tif 000017
【図１０Ｃ】
2010529580.tif 000018
【図１１Ａ】
2010529580.tif 000019
【図１１Ｂ】
2010529580.tif 000020
【図１１Ｃ】
2010529580.tif 000021
【図１１Ｄ】
2010529580.tif 000022
【図１１Ｅ】
2010529580.tif 000023
【図２Ｂ】
2010529580.tif 000024
【図３Ａ】
2010529580.tif 000025
【図３Ｂ】
2010529580.tif 000026
【図４】
2010529580.tif 000027
【図６Ａ】
2010529580.tif 000028
【図６Ｂ】
2010529580.tif 000029
【図１２】
2010529580.tif 000030
【図１３】
2010529580.tif 000031
【図１４】
2010529580.tif 000032
【手続補正書】
【提出日】平成22年1月22日(2010.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一および第二の電極と、
前記第一および第二の電極間に提供される複数の相変化抵抗素子と、を含み、各々の前記抵抗素子は、プログラミング電圧の関数として各々の抵抗曲線を有し、前記抵抗曲線は前記抵抗素子の他の抵抗曲線と比較してシフトされる、
ことを特徴とする抵抗メモリセル。
【請求項２】
前記複数の相変化抵抗素子は、二つの相変化抵抗素子を含む、
ことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項３】
第一のプログラミング電圧においては、前記第一および第二の抵抗素子は低抵抗状態にあり、第二のプログラミング電圧においては、前記第一の素子は、高抵抗状態にあるが前記第二の素子は低抵抗状態にあり、第三のプログラミング電圧においては、前記第一の素子は低抵抗状態にあるが前記第二の素子は高抵抗状態にあり、第四のプログラミング電圧においては、前記第一および第二の素子は高抵抗状態にある、
ことを特徴とする請求項２に記載の抵抗メモリセル。
【請求項４】
前記第一の抵抗素子は、第一の長さを有し、前記第二の抵抗素子は、前記第一の長さよりも短い第二の長さを有する、
ことを特徴とする請求項２に記載の抵抗メモリセル。
【請求項５】
前記第二の抵抗素子が前記第一の抵抗素子の抵抗とは異なる抵抗を有するように、前記第二の抵抗素子がドープされる、
ことを特徴とする請求項２に記載の抵抗メモリセル。
【請求項６】
前記複数の相変化素子は３つの相変化素子を含む、
ことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項７】
第一のプログラミング電圧においては、第一、第二および第三の素子が低抵抗状態にあり、第二のプログラミング電圧においては、前記第一の素子は高抵抗状態にあるが前記第二および第三の素子は低抵抗状態にあり、第三のプログラミング電圧においては、前記第一および第二の素子は高抵抗状態にあるが前記第三の素子は低抵抗状態にあり、第四のプログラミング電圧においては、前記第一および第二の素子が低抵抗状態にあるが前記第三の素子は高抵抗状態にあり、第五のプログラミング電圧においては、前記第一の素子は低抵抗状態にあるが前記第二および第三の素子は高抵抗状態にあり、第六のプログラミング電圧においては、前記第一、第二および第三の素子は高抵抗状態にある、
ことを特徴とする請求項６に記載の抵抗メモリセル。
【請求項８】
前記複数の相変化抵抗素子は、４つ以上の相変化抵抗素子を含む、
ことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項９】
前記メモリセルは少なくとも２ビットを格納することが可能である、
ことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項１０】
第一および第二の電極と、
前記第一および第二の電極と接触するようにその間に提供される第一の相変化抵抗材料であって、プログラミング電圧の関数として第一の抵抗曲線を有する、第一の相変化抵抗材料と、
前記第一および第二の電極と接触するようにその間に提供される第二の相変化抵抗材料であって、前記第一の抵抗曲線と比較してシフトされるプログラミング電圧の関数としての第二の抵抗曲線を有する、第二の相変化抵抗材料と、
を含む、
ことを特徴とする抵抗メモリ。
【請求項１１】
第一のプログラミング電圧においては、前記第一および第二の抵抗材料は高抵抗状態にあり、第二のプログラミング電圧においては、前記第一および第二の抵抗材料は低抵抗状態にあり、第三のプログラミング電圧においては、前記第一の抵抗材料は高抵抗状態にあり、かつ前記第二の抵抗材料は低抵抗状態にあり、第四のプログラミング電圧においては、前記第一の抵抗材料は低抵抗状態にあり、かつ前記第二の抵抗材料は高抵抗状態にある、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１２】
前記第二の抵抗材料の断面面積は、前記第一の抵抗材料の断面面積よりも大きい、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１３】
前記第二の抵抗材料の結晶化温度は、前記第一の抵抗材料の結晶点よりも低い、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１４】
前記第二の抵抗材料の溶融点は、前記第一の抵抗材料の溶融点よりも低い、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１５】
前記第二の抵抗材料は、前記第一の抵抗材料の抵抗率よりも低い抵抗率を有する、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１６】
前記第一および第二の抵抗材料は、ほぼ同一の抵抗率および長さを有するが、前記第二の抵抗材料は、前記第一の抵抗材料の結晶化温度、溶融点、および断面面積よりも、低い結晶化温度、低い溶融点、および広い断面面積を有する、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１７】
前記第一および第二の抵抗材料はほぼ同一の結晶化温度、溶融点、断面面積、および長さを有するが、前記第二の抵抗材料は、前記第一の抵抗材料の抵抗率よりも低い抵抗率を有する、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１８】
前記第一および第二の抵抗材料は、ほぼ同一の断面面積および長さを有するが、前記第二の抵抗材料は、前記第一の抵抗材料の結晶化温度、溶融点、および抵抗率よりも、低い結晶化温度、低い溶融点、および低い抵抗率を有する、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項１９】
前記メモリはスタックセルである、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項２０】
前記メモリは平面セルである、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項２１】
前記第一および第二の抵抗材料は、Ｇｅ、ＳｂおよびＴｅの組み合わせを含む、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項２２】
前記第一および第二の抵抗材料は、Ｇｅ２Ｓｂ２Ｔｅ５を含む、
ことを特徴とする請求項２１に記載の抵抗メモリ。
【請求項２３】
前記第一および第二の抵抗材料は、前記第一もしくは第二の電極と接触する側面上を除いて誘電材料によって包囲される、
ことを特徴とする請求項１０に記載の抵抗メモリ。
【請求項２４】
メモリセルのアレイを含み、各メモリセルは、
第一および第二の電極と、
前記第一および第二の電極間に提供される複数の相変化抵抗素子と、を含み、各々の前記抵抗素子は、プログラミング電圧の関数としての各々の抵抗曲線を有し、前記抵抗曲線は、前記抵抗素子の他の抵抗曲線と比較してシフトされる、
ことを特徴とするメモリデバイス。
【請求項２５】
前記複数の相変化素子は、２つの相変化素子を含む、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項２６】
第一のプログラミング電圧においては、前記第一および第二の相変化素子は低抵抗状態にあり、第二のプログラミング電圧においては、前記第一の相変化素子は高抵抗状態にあるが前記第二の相変化素子は低抵抗状態にあり、第三のプログラミング電圧においては、前記第一の相変化素子は低抵抗状態あるが、前記第二の相変化素子は高抵抗状態にあり、第四のプログラミング電圧においては、前記第一および第二の相変化素子は高抵抗状態にある、
ことを特徴とする請求項２５に記載のメモリデバイス。
【請求項２７】
前記複数の相変化素子は３つ以上の相変化素子を含む、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項２８】
前記メモリセルの各々は、垂直セルである、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項２９】
前記メモリセルの各々は、平面セルである、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項３０】
各メモリセルは、少なくとも２ビットを格納することが可能である、
ことを特徴とする請求項２４に記載のメモリデバイス。
【請求項３１】
プロセッサと、
前記プロセッサに結合される抵抗メモリと、を含み、
前記抵抗メモリは、
第一および第二の電極と、
前記第一および第二の電極間に配置される複数の相変化素子と、を含み、第一のプログラミング電圧においては、全相変化素子が高抵抗状態にあり、第二のプログラミング電圧においては、全相変化素子が低抵抗状態にあり、その他のプログラミング電圧においては、前記相変化素子のうちのいくつかが高抵抗状態にあり、その他は低抵抗状態にあるように、前記相変化素子が、異なるプログラミング特性を有する、
ことを特徴とするプロセッシングシステム。
【請求項３２】
前記複数の相変化素子は、２つの相変化素子を含む、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３３】
前記複数の相変化素子は、３つ以上の相変化素子を含む、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３４】
前記複数の相変化素子の各々は異なる長さを有する、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３５】
前記複数の相変化素子の各々は、ほぼ同一の抵抗率および長さを有するが、異なる各々の結晶化温度、溶融点、および断面面積を有する、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３６】
前記複数の相変化素子の各々は、ほぼ同一の結晶化温度、溶融点、断面面積および長さを有するが、各々異なる抵抗率を有する、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３７】
前記複数の相変化素子の各々は、ほぼ同一の断面面積および長さを有するが、各々異なる結晶化温度、溶融点、および抵抗率を有する、
ことを特徴とする請求項３１に記載のプロセッシングシステム。
【請求項３８】
抵抗メモリセルを作製する方法であって、
第一の電極を形成するステップと、
前記第一の電極に接触する複数の相変化抵抗素子を形成するステップであって、前記抵抗素子の各々は、前記抵抗素子の他の抵抗曲線と比較してシフトされる、プログラミング電圧の関数としての各々の抵抗曲線を有する、ステップと、
前記複数の相変化素子と接触する第二の電極を形成するステップと、
を含むことを特徴とする方法。
【請求項３９】
前記複数の相変化抵抗素子のうちの少なくとも一つは、ドーパントでドープされる、
ことを特徴とする請求項３８に記載の方法。
【請求項４０】
前記ドーパントは、Ｏ、ＮおよびＳｉのうちの少なくとも一つである、
ことを特徴とする請求項３９に記載の方法。
【請求項４１】
前記複数の抵抗素子は前記第二の電極の前に形成される、
ことを特徴とする請求項３８に記載の方法。
【請求項４２】
前記複数の相変化抵抗素子を形成するステップは、相変化材料層を堆積するステップ、前記複数の相変化抵抗素子を形成するために前記相変化材料層を選択的にエッチングするステップ、および、前記複数の相変化抵抗素子の各々の間に誘電体を堆積するステップを含む、
ことを特徴とする請求項３８に記載の方法。
【請求項４３】
前記エッチングするステップの後に、前記複数の相変化素子のうちの少なくとも一つをドープするステップをさらに含む、
ことを特徴とする請求項４２に記載の方法。
【請求項４４】
前記複数の相変化素子の各々は異なる長さを有する、
ことを特徴とする請求項３８に記載の方法。
【請求項４５】
前記複数の相変化素子は、２つの素子を含む、
ことを特徴とする請求項３８に記載の方法。
【請求項４６】
前記複数の相変化素子は、３つ以上の素子を含む、
ことを特徴とする請求項３８に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図５Ａは、開示された実施形態に従って構成される相変化メモリセル５００を示す。セル５００は、第一の電極５０１、第一の相変化素子５０２、第二の相変化素子５０３および第二の電極５０５を含む。相変化素子５０２、５０３は、例えばＧｅ２Ｓｂ２Ｔｅ５などの、あらゆる適切な可変抵抗材料を含み、両電極５０１、５０５と互いに接触する。各々の異なる抵抗を達成するため、相変化素子５０２、５０３は、異なる長さで形成される。第一の素子５０２は、第二の素子５０３よりも長いものとして示されるが、その逆もまたありうる。第一の電極５０１の伸長部分５０１ａは、第二の相変化素子５０３を含むメモリセル５００の部分内の、第一の電極５０１と第二の電極５０５の間の距離を短縮するために使用される。それによって、第二の相変化素子５０３を第一の相変化素子５０２よりも短縮することが可能となる。あるいは、第一の電極５０１は実質的に平面であり、第二の電極５０５は、より短い相変化素子５０３と接触するための低下部分を含む。例えばＳｉＯ２などの誘電材料５０４が、相変化素子５０２、５０３を包囲する。
【国際調査報告】
2010529580.tif 000033
2010529580.tif 000034
2010529580.tif 000035
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