(57)【要約】本発明は、一態様では、半導体デバイスを製作する方法を提供する。一態様では、この方法は、バイポーラ・トランジスタのタブの二重の注入を実現する。バイポーラ領域内のタブは、ＭＯＳトランジスタの製作時に、非バイポーラ領域内に異なる電圧のデバイスを製作するためのＭＯＳに関連するタブに注入するのにも用いられる別々の注入マスクを通じてタブに注入することによって注入される。
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【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
バイポーラ領域部分および第１の非バイポーラ領域を露出させるように、半導体基板のバイポーラ領域および前記第１の非バイポーラ領域の上に位置する第１の注入マスク内に開口を形成する処理と、
前記バイポーラ領域部分内にタブを、かつ前記第１の非バイポーラ領域内にタブを形成するように、前記開口を通じて前記半導体基板内へドーパントを配置するために第１の注入を行う処理と、
前記バイポーラ領域部分内の前記タブを露出させ、かつ第２の非バイポーラ領域を露出させるように、前記バイポーラ領域部分および前記第２の非バイポーラ領域の上に位置する第２の注入マスクに開口を形成する処理であって、前記第１の非バイポーラ領域の前記タブが前記第２の注入マスクによって保護される、開口を形成する処理と、
前記バイポーラ領域内の前記タブ内に前記ドーパントを配置し、前記第２の非バイポーラ領域内にタブを形成するために、前記開口を通じて第２の注入を行うことであって、それにより前記バイポーラ領域の前記タブ内のドーパント濃度が、前記第２の非バイポーラ領域の前記タブ内のドーパント濃度より大きくなる、注入を行う処理と
を含む方法。
【請求項２】
前記バイポーラ領域の前記タブが、バイポーラ・トランジスタ用のコレクタ・コンタクト・タブである、請求項１に記載の方法。
【請求項３】
前記バイポーラ・トランジスタが、垂直バイポーラ・トランジスタであり、前記第２の非バイポーラ領域内の前記タブが、ＮＭＯＳ非バイポーラ・トランジスタ用のタブである方法であって、前記垂直バイポーラ・トランジスタのそれぞれのためにコレクタを形成する処理をさらに含む、請求項２に記載の方法。
【請求項４】
前記第１および第２の注入のそれぞれが、前記第１および第２のマスクのそれぞれを通じた一連の注入を含む、請求項１に記載の方法。
【請求項５】
前記第１の注入のドーパント量が、約５×１０１２原子／ｃｍ２から約５×１０１３原子／ｃｍ２の範囲である、請求項１に記載の方法。
【請求項６】
前記第１の注入の注入エネルギーが、約５０ｋｅＶから約３００ｋｅＶの範囲である、請求項５に記載の方法。
【請求項７】
前記第２のドーパント注入のドーパント量が、約５×１０１２原子／ｃｍ２から約５×１０１３原子／ｃｍ２の範囲である、請求項１に記載の方法。
【請求項８】
前記第２の注入の注入エネルギーが、約５０ｋｅＶから約３００ｋｅＶの範囲である、請求項７に記載の方法。
【請求項９】
半導体基板内に位置するコレクタ・コンタクト・タブを含むバイポーラ・トランジスタ領域であって、前記コレクタ・コンタクト・タブがそれぞれ、約１×１０１７原子／ｃｍ３から約６×１０１８原子／ｃｍ３の範囲のドーパント濃度を有し、前記ドーパント集中の深さが約０ｎｍから約１０００ｎｍの範囲である、バイポーラ・トランジスタ領域と、
半導体基板内に位置するトランジスタ・タブ、それぞれの前記トランジスタ・タブ内に位置するソース／ドレイン、およびそれぞれの前記トランジスタ・タブの上に位置するゲート電極を含む、非バイポーラ・トランジスタ領域であって、前記トランジスタ・タブが、前記コレクタ・コンタクト・タブより小さい深さの範囲内のドーパント集中を有する、非バイポーラ・トランジスタ領域と
を備える、半導体デバイス。
【請求項１０】
前記トランジスタ・タブのドーパント濃度が、約５×１０１６原子／ｃｍ３から約３×１０１８原子／ｃｍ３の範囲である、請求項９に記載のデバイス。
【請求項１１】
前記バイポーラ・トランジスタ領域が、垂直バイポーラ・トランジスタを含む、請求項９に記載のデバイス。
【請求項１２】
前記垂直バイポーラ・トランジスタが、ＰＮＰ垂直バイポーラ・トランジスタであり、前記トランジスタ・タブが、ＮＭＯＳトランジスタ・タブである、請求項１１に記載のデバイス。
【請求項１３】
集積回路である半導体デバイスであって、
それぞれが前記コレクタ・コンタクト・タブの１つを含む垂直バイポーラ・トランジスタと、
それぞれが前記トランジスタ・タブの１つを含む非バイポーラ・トランジスタと、
前記非バイポーラ・トランジスタおよび垂直バイポーラ・トランジスタの上に位置する誘電体層と、
前記誘電体層内に位置し、前記非バイポーラおよび垂直バイポーラ・トランジスタを電気的に接続する相互接続部と
をさらに含む、請求項９に記載のデバイス。
【請求項１４】
半導体デバイスを製造する方法であって、
半導体基板の垂直バイポーラ・トランジスタ領域の一部分および第１のＮＭＯＳトランジスタ領域を露出させるように、前記垂直バイポーラ・トランジスタ領域および前記第１のＮＭＯＳトランジスタ領域の上に位置する第１の注入マスク内に開口を形成する処理と、
前記垂直バイポーラ・トランジスタ領域の前記部分および前記第１のＮＭＯＳトランジスタ領域内にタブを形成するように、前記開口を通じて前記半導体基板内にドーパントを配置するために第１の注入を行う処理と、
前記垂直バイポーラ・トランジスタ領域および第２のＮＭＯＳトランジスタ領域内のタブを露出させるように、前記垂直バイポーラ・トランジスタ領域および前記第２のＮＭＯＳトランジスタ領域の上に位置する第２の注入マスク内に開口を形成する処理と、
前記垂直バイポーラ・トランジスタ領域の前記タブ内にドーパントを配置し、かつ前記第２のＮＭＯＳトランジスタ領域内にタブを形成するために前記開口を通じて第２の注入を行う処理であって、それにより前記垂直バイポーラ・トランジスタ領域の前記タブ内のドーパント濃度が、前記第２のＮＭＯＳトランジスタ領域の前記タブ内のドーパント濃度より大きくなる、第２の注入を行う処理と
を含む方法。
【請求項１５】
前記第１および第２の注入が、前記第１および第２のマスクを通じた一連の注入を含む、請求項１４に記載の方法。
【請求項１６】
前記第１の注入のドーパント量が、約５×１０１２原子／ｃｍ２から約５×１０１３原子／ｃｍ２の範囲である、請求項１４に記載の方法。
【請求項１７】
前記第１の注入の注入エネルギーが、約５０ｋｅＶから約３００ｋｅＶの範囲である、請求項１６に記載の方法。
【請求項１８】
前記第２のドーパント注入のドーパント量が、約５×１０１２原子／ｃｍ２から約５×１０１３原子／ｃｍ２の範囲である、請求項１４に記載の方法。
【請求項１９】
前記第２の注入の注入エネルギーが、約５０ｋｅＶから約３００ｋｅＶの範囲である、請求項１８に記載の方法。
【請求項２０】
前記半導体デバイスが集積回路である方法であって、
前記垂直バイポーラ・トランジスタ領域内に垂直バイポーラ・トランジスタを形成する処理と、
第１の動作電圧をもつように構成された第１群のＮＭＯＳトランジスタおよび第２の動作電圧をもつ第２群のＮＭＯＳトランジスタを、それぞれ前記第１および第２のＮＭＯＳトランジスタ領域内に形成する処理と、
前記ＮＭＯＳトランジスタおよび前記垂直バイポーラ・トランジスタの上に誘電体層を形成する処理と、
前記誘電体層の上に、およびその中に、前記ＮＭＯＳトランジスタおよび前記垂直バイポーラ・トランジスタを電気的に接続する相互接続部を形成する処理と
をさらに含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイス、およびそのデバイスを製造する方法を対象とし、より具体的にはバイポーラ・デバイス、およびそのデバイスを金属酸化膜半導体（ＭＯＳ）フローに統合化すると共に、コレクタ抵抗を低減する方法を対象とする。
【背景技術】
【０００２】
半導体デバイスの最適化は、常に半導体産業の重要な目標となっている。バイポーラ・トランジスタなどの半導体デバイスの継続する小型化は、製品歩留まりを維持し、製造時間およびコストを最小にしながら、その最適化を維持または改善することにおいて、半導体製造業者に継続的な挑戦をもたらす。１つのこのような挑戦は、垂直ＰＮＰ（ＶＰＮＰ）バイポーラ・トランジスタなどのバイポーラ・トランジスタに関連する高いコレクタ抵抗を低減することにある。コレクタ抵抗は、ＶＰＮＰトランジスタの最小飽和電圧（Ｖｃｅｓａｔ）に対する制限となる。最小のＶｃｅｓａｔは、トランジスタの最大ヘッドルームおよび低電力消費のために望ましい。さらに、この抵抗が高いことは、デバイス速度およびデバイス全体の性能に悪影響を与え得るので望ましくなく、デバイス寸法が縮小し続けるのに従ってこの抵抗はさらに大きな影響をもつことになる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
したがって、デバイス内に存在し得る他の構成要素に影響を与えずに、バイポーラ・トランジスタ内の抵抗を低減することができる方法およびデバイスを実現する必要がある。
【課題を解決するための手段】
【０００４】
上述の欠点に対処するために、一実施形態では、半導体デバイスを製造する方法が提供される。この実施形態は、バイポーラ領域部分および第１の非バイポーラ領域を露出させるように、半導体基板のバイポーラ領域および第１の非バイポーラ領域の上に位置する第１の注入マスク内に開口を形成することを含む。第１の注入は、バイポーラ領域部分内にタブを、かつ第１の非バイポーラ領域内にタブを形成するように、開口を通じて半導体基板内へドーパントを注入するために行われる。バイポーラ領域部分内のタブを露出させ、かつ第２の非バイポーラ領域を露出させるように、バイポーラ領域部分および第２の非バイポーラ領域の上に位置する第２の注入マスク内に開口が形成され、第１の非バイポーラ領域のタブは第２の注入マスクによって保護される。この後に、バイポーラ領域内のタブ内にドーパントを配置し、第２の非バイポーラ領域内にタブを形成するために開口を通じて行われる第２の注入が続き、それによりバイポーラ領域のタブ内のドーパント濃度は、第２の非バイポーラ領域のタブ内のドーパント濃度より大きくなる。
【０００５】
他の実施形態では、半導体基板内に位置するコレクタ・コンタクト・タブを含むバイポーラ・トランジスタ領域が設けられる。コレクタ・コンタクト・タブはそれぞれ、約１×１０１７原子／ｃｍ３から約６×１０１８原子／ｃｍ３の範囲のドーパント濃度を有し、ドーパント集中の深さは約０ｎｍから約１０００ｎｍの範囲である。この実施形態はさらに、半導体基板内に位置するトランジスタ・タブ、それぞれのトランジスタ・タブ内に位置するソース／ドレイン、およびそれぞれのトランジスタ・タブの上に位置するゲート電極を含む、非バイポーラ・トランジスタ領域を含む。トランジスタ・タブは、コレクタ・コンタクト・タブより小さい深さの範囲内のドーパント集中を有する。他の実施形態では、半導体基板の垂直バイポーラ・トランジスタ領域の一部分および第１のＮＭＯＳトランジスタ領域を露出させるように、垂直バイポーラ・トランジスタ領域および第１のＮＭＯＳトランジスタ領域の上に位置する第１の注入マスク内に開口を形成することを含む方法が提供される。第１の注入は、垂直バイポーラ・トランジスタ領域の部分内および第１のＮＭＯＳトランジスタ領域内にタブを形成するように、開口を通じて半導体基板内にドーパントを配置するために行われる。開口は、垂直バイポーラ・トランジスタ領域および第２のＮＭＯＳトランジスタ領域内のタブを露出させるように、垂直バイポーラ・トランジスタ領域および第２のＮＭＯＳトランジスタ領域の上に位置する第２の注入マスク内に形成される。第２の注入は、垂直バイポーラ・トランジスタ領域のタブ内にドーパントを配置し、第２のＮＭＯＳトランジスタ領域内にタブを形成するために開口を通じて行われ、それにより垂直バイポーラ・トランジスタ領域のタブ内のドーパント濃度が、第２のＮＭＯＳトランジスタ領域のタブ内のドーパント濃度より大きくなる。
【０００６】
上記は、当業者なら後に続く詳細な説明をより良く理解し得るように、いくつかの実施形態の概要を述べたものである。特許請求の範囲の主題となる、さらなる実施形態および特徴について、以下に説明する。当業者なら、本明細書に記載されたものと同じ目的を実行するように他の構造を設計または変更するための基礎として、開示された概念および特定の実施形態を容易に用いることができる。
【０００７】
次に、本発明のより完全な理解のために、添付の図面と併せ読まれる以下の説明が参照される。
【図面の簡単な説明】
【０００８】
【図１】集積回路として構成される、本発明の一実施形態によって実現される半導体デバイスを示す図である。
【図２Ａ】様々な製作段階の間の、半導体デバイスの一実施形態を示す図である。
【図２Ｂ】様々な製作段階の間の、半導体デバイスの一実施形態を示す図である。
【図３Ａ】様々な製作段階の間の、半導体デバイスの他の実施形態を示す図である。
【図３Ｂ】様々な製作段階の間の、半導体デバイスの他の実施形態を示す図である。
【図４】図１の半導体デバイスを製作するために用いることができる、バイポーラ・デバイスおよびＭＯＳトランジスタを示す図である。
【発明を実施するための形態】
【０００９】
初めに図１を参照すると、本発明の半導体デバイス１００の一実施形態が示される。この実施形態では、半導体デバイス１００は、非バイポーラ・トランジスタ１０８（たとえばバイポーラ・デバイスとして構成されないＰＭＯＳまたはＮＭＯＳトランジスタ）と、相互接続部１１２とを備える、トランジスタ領域１０５を含む集積回路（ＩＣ）である。領域１０５は、本明細書で述べる実施形態を除いて、従来の設計のものでよく、当業者に知られている従来のプロセスおよび材料を用いて製造することができる。図示の実施形態では、トランジスタ１０８はＣＭＯＳデバイスとして構成される。しかしトランジスタ１０８は、すべてＮＭＯＳまたはＰＭＯＳデバイスとして構成してもよい。さらに、本明細書では特定のドーパント方式が述べられるが、当業者ならそれらを逆にする、または他のドーパント方式を用いてもよいことが分かることを理解されたい。図示の実施形態では、トランジスタ１０８はＣＭＯＳデバイスとして構成され、ＮＭＯＳタブ１０８ａ、ＰＭＯＳタブ１０８ｂ、ならびにゲート電極１０８ｃおよびソース／ドレイン１０８ｄなどの他の従来の特徴を含む。
【００１０】
半導体デバイス１００はさらに、バイポーラ・トランジスタ領域１１０を含む。領域１１０は、垂直ＰＮＰバイポーラ・トランジスタなどのバイポーラ・トランジスタ１１８を含み、このトランジスタは、本明細書で述べるような実施形態の１つまたは複数、あるいはその組合せによって製造することができる。やはり簡潔にするために、１つのバイポーラ・トランジスタ１１８だけが示されるが、典型的にはデバイス１００は複数のバイポーラ・トランジスタ１１８を含む。領域１１０はまた、従来のプロセスおよび材料を用いて製作することができる相互接続部１２０を含む。相互接続部１１２および１２０は、デバイス１００の異なる領域を指し示すために別々に指定されているが、同時にかつ同じ堆積プロセスおよび材料を用いて製作できることに留意されたい。バイポーラ・トランジスタ１１８はさらに、サブコレクタ１２４の下に位置し、Ｎタブなどの分離コンタクト・タブ１２３に接触する分離領域１２２を備える。サブコレクタ１２４は、たとえばＰタブであるコンタクト・タブ１２６に接触する。一実施形態では、コンタクト・タブ１２６は、常法により形成されるコンタクト・タブで一般に見られるものより高いドーパント濃度を有する。したがって半導体デバイス１００は、コンタクト・タブ１２６が、常法により製作されるデバイスで見られるより低い抵抗をもつという利点を有する。さらに、一実施形態によって実現されるように、ＮＭＯＳタブ１０８ａのドーパント濃度は、コンタクト・タブ１２６のドーパント濃度より低く、なぜならコンタクト・タブ１２６は、ＮＭＯＳまたはＰＭＯＳデバイスに影響を与えずに、ＮＭＯＳタブ１０８ａと比較して所望のタブ・ドーパント濃度を達成するように追加の注入プロセスを受けるからである。
【００１１】
他の実施形態では、分離コンタクト・タブ１２３も、常法により形成される分離コンタクト・タブで一般に見られるものより高いドーパント濃度を有する。したがって半導体デバイス１００は、分離コンタクト・タブ１２３も常法により製作されたデバイスで見られるより低い抵抗をもつことができるという利点を有する。さらに、一実施形態によって提供されるように、ＰＭＯＳタブ１０８ｂのドーパント濃度は、分離コンタクト・タブ１２３のドーパント濃度より低く、なぜならコンタクト・タブ１２３は、ＰＭＯＳタブ１０８ｂと比較して所望のタブ・ドーパント濃度を達成するように追加の注入プロセスを受けることができるからである。これは、非バイポーラ領域１０５内の他のタブ領域に注入するのに用いられるのと同じパターン化されたマスクを用いて達成される。さらに他の実施形態では、分離コンタクト・タブ１２３およびコレクタ・コンタクト・タブ１２６は共に、複数のドーパント注入を受けるので、非バイポーラ領域内のタブより大きいドーパント濃度をもつことができる。これも、非バイポーラ領域１０５内の他のタブ領域に注入するのに用いられるのと同じパターン化されたマスクを用いて達成される。
【００１２】
図２Ａは、１つの製造段階での、半導体デバイス２００の一実施形態の部分図を示す。この図は、バイポーラ・トランジスタ領域２１０内にタブ２２０を形成し、非バイポーラ領域２１５内のタブ２２５を形成するために、ｎ型ドーパント注入２１８を受けるバイポーラ領域２１０および非バイポーラ領域２１５を示す。用いられるドーパントのタイプは、従来のものでよい。たとえば一実施形態では、ドーパントはリンまたは砒素とすることができる。この時点では、Ｐタブ領域など、バイポーラ領域２１０および非バイポーラ領域２１５の両方の他の領域は、タブ２２０および２２５を露出させるようにパターン化されているマスク２３０によって注入２１８から保護される。一実施形態では、タブ２２０は、Ｎ分離領域（ＮＩＳＯ）（たとえば図１の１２２）と接触するＮタブとすることができ、タブ２２５は、１ボルトＰＭＯＳトランジスタ用のタブなどの、ＰＭＯＳデバイス用のＮタブとすることができる。このような場合にはマスク２３０は、バイポーラ領域２１０内のタブ２２０と、非バイポーラ領域２１５内のＮタブ領域の両方を同時に注入２１８に対して露出させる。注入２１５のドーパント量は、約５×１０１２原子／ｃｍ２から約５×１０１３原子／ｃｍ２の範囲とすることができ、注入エネルギーは２００ｋｅＶから約７００ｋｅＶの範囲とすることができる。注入２１５および本明細書で述べられる他の注入は、単一の注入として行うことができ、あるいは一連の注入として行うこともでき、その場合の注入量は同じでも異なっていてもよいことに留意されたい。さらに、各デバイスに関して１つのタブだけが示されるが、典型的には本明細書で述べられる領域のそれぞれに複数のタブを形成され得ることを理解されたい。
【００１３】
図２Ｂは、図２Ａの半導体デバイス２００の他の実施形態であり、注入２１８およびマスク２３０の通常の除去の後の部分図を示す。この図において、バイポーラ・トランジスタ領域２１０および非バイポーラ領域の別の領域２１５ａは、別のｎ型ドーパント注入２３５を受けている。この実施形態では、別のマスク２４０は、やはりタブ２２０および非バイポーラ領域２１５ａを露出させるようにパターン化される。この注入は、バイポーラ領域２１０内のタブ２２０に追加のドーパントを配置し、非バイポーラ領域２１５ａ内にタブ２４５を形成する。用いられるドーパントは、前述と同じｎ型ドーパントでよい。この時点では、バイポーラ領域２１０および非バイポーラ領域２１５ａの両方のＰタブ領域は、それぞれの領域内のタブ２２０および２４５を露出させるようにパターン化されているマスク２４０によって注入２３５から保護される。上述のようにタブ２２０は、Ｎ分離領域（ＮＩＳＯ）（たとえば図１の１２２）と接触するためのＮタブとすることができ、タブ２４５は、３ボルトＰＭＯＳトランジスタ用のタブなど、ＰＭＯＳデバイス用の別のＮタブとすることができる。本明細書では特定の電圧が述べられているが、これは例示のためのみであり、非バイポーラ・トランジスタ・デバイスの種々の領域は、様々な動作電圧用に構成し得ることを理解されたい。
【００１４】
マスク２４０は、バイポーラ領域２１０内のタブ２２０、および非バイポーラ領域２１５ａ内の３ボルトＮタブ領域を注入２３５に対して露出させるが、バイポーラ領域２１０の他の領域、非バイポーラ領域２１５ａ内のＰＭＯＳ１ボルト領域およびＮＭＯＳ領域を注入から保護する。注入２３５のドーパント量は、約５×１０１２原子／ｃｍ２から約５×１０１３原子／ｃｍ２の範囲とすることができ、注入エネルギーは、２００ｋｅＶから約７００ｋｅＶの範囲とすることができる。
【００１５】
したがって、図２Ａ〜２Ｂに示される実施形態では、タブ２２０は、動作電圧の異なるトランジスタ用のＰＭＯＳタブの形成時に二重の注入を受け、これは非バイポーラ領域２１５ａ内にタブを同時に形成するのに用いられるのと同じパターン化されたマスクを用いて達成される。ドーパント濃度が増加されることにより、非バイポーラ領域２１５および２１５ａ内のＰＭＯＳまたはＮＭＯＳデバイスに影響を与えずに、タブ抵抗が低減されたバイポーラ・デバイスが実現される。図２Ａおよび２Ｂの実施形態は、単独にてまたは組み合わせて用いることができる。
【００１６】
図３Ａは、図２Ｂの注入２３５およびマスク２４０の通常の除去の後に、バイポーラ領域２１０の別の部分内にタブ３１５を形成し、同時に非バイポーラ領域の別の部分にタブ３２５を形成するドーパント注入３１０の間の半導体デバイス２００を示す。常法により従来の材料を用いて形成することができるパターン化されたマスク３３５も示され、このマスクは、注入３１０から図２Ａ〜２Ｂに関連して前に述べた領域を保護するが、タブ３１５および３２５を露出させ、それによりｐ型ドーパントの注入が可能になる。
【００１７】
図示の実施形態では、タブ３１５は、バイポーラ・トランジスタのコレクタ・コンタクト用のＰタブとすることができる。この製造段階において非バイポーラ・トランジスタ・タブ３２５は、ＮＭＯＳトランジスタ用とすることができる。ＮＭＯＳトランジスタの動作電圧構成は、設計要件に応じて変わり得るが、例として図３Ａの非バイポーラ領域３３０は、約１ボルトの動作電圧を有するデバイス用とすることができる。
【００１８】
ドーパントがホウ素などのｐ型ドーパントである実施形態では、注入３１０のドーパント量は、約５×１０１２原子／ｃｍ２から約５×１０１３原子／ｃｍ２の範囲とすることができ、注入３１０の注入エネルギーは、約５０ｋｅＶから約３００ｋｅＶの範囲とすることができる。これらの範囲は例としてのみ示すものであり、デバイスの設計に応じて他のプロセス・パラメータを用いてもよいことを理解されたい。さらに上述のように、用いられるドーパントのタイプは、形成されるデバイスのタイプに依存することになる。図示の実施形態では、タブ３１５および３２５はＰタブであり、注入３１０にはホウ素が用いられる。マスク３３５は、バイポーラ領域２１０内のタブ３１５と、非バイポーラ領域３３０内のタブ３２５を同時に、ドーパント注入および形成することを可能にする。したがって、タブ３１５およびタブ３２５の結果としてのドーパント濃度は、通常のプロセス変動に関連するドーパント濃度のわずかな差を除いてほぼ同じになる。たとえば上述の実施形態では、原位置のドーパント濃度は、約５×１０１６原子／ｃｍ３から約３×１０１８原子／ｃｍ３の範囲で、ドーパント集中の深さは、約０ｎｍから約１０００ｎｍの範囲とすることができる。これらの範囲も例として示され、デバイスの設計に応じて他の濃度も実現し得ることを理解されたい。
【００１９】
図３Ｂは、図３Ａの注入３１５およびマスク３３５の通常の除去の後に、タブ３１５内に追加のドーパントを配置し、別の非バイポーラ領域３３０ａ内に非バイポーラ・トランジスタ・タブ３４５を形成する、ドーパント注入３４０の間の半導体デバイス２００を示す。一実施形態では、この製造段階において、非バイポーラ・トランジスタ・タブ３４５は、非バイポーラ領域３３０内のトランジスタより高い動作電圧をもつように構成される３ボルトＮＭＯＳトランジスタなどの、別のＮＭＯＳトランジスタ用とすることができる。常法により従来の材料を用いて形成することができるパターン化されたマスク３５０も示され、このマスクは、図３Ａのタブ３２５および図２Ａ〜２Ｂのタブ２２５および２４５などの、半導体基板２２５の他の領域を注入３４０から保護するが、タブ３１５および非バイポーラ・トランジスタ・タブ３４５を注入３４０に対して露出させる。
【００２０】
一実施形態では、注入３４０のドーパント量は、約５×１０１２原子／ｃｍ２から約５×１０１３原子／ｃｍ２の範囲とし、注入エネルギーは、約５０ｋｅＶから約３００ｋｅＶの範囲とすることができる。これらの範囲は例としてのみ示すものであり、他のプロセス・パラメータを用いることもでき、デバイスの設計に依存することを理解されたい。さらに、用いられるドーパントのタイプは、形成されるデバイスのタイプに依存することになる。図示の実施形態では、ドーパントはホウ素などのｐ型ドーパントである。マスク３５０は、タブ３１５およびタブ３４５へのドーパントの同時注入を可能にする。タブ３１５は図３Ａに関連して上述したようにすでに前回の注入を受けているので、結果としてタブ３１５内のドーパント濃度は、タブ３４５のドーパント濃度より大きくなる。たとえば上述の実施形態では、タブ３１５に対するドーパント濃度は、約０ｎｍから約１０００ｎｍの範囲の深さにて、約１×１０１７原子／ｃｍ３から約６×１０１８原子／ｃｍ３の範囲とすることができ、タブ３４５に対するドーパント濃度は約５×１０１６原子／ｃｍ３から約３×１０１８原子／ｃｍ３の範囲とすることができる。これらの範囲も例として示すものであり、デバイスの設計に応じて他の濃度も実現できることを理解されたい。図３Ａおよび３Ｂの実施形態は、単独にてまたは組み合わせて用いることができる。
【００２１】
非バイポーラ領域のそれぞれの領域２１５、２１５ａ、３３０、および３３０ａに注入するのに用いられるのと同じマスクを用いたタブ２２０および３１５の二重の注入は、従来のデバイスより改善されたバイポーラ・トランジスタを実現する。通常、マスキングのシーケンスにおいて、特定のドーパントにより領域をドーピングするとき、基板の現在注入されているのとは異なるドーパント濃度をもつように設計された他の領域が、注入によって影響されないことを確実にするように高度の注意が払われる。これを確実にするためには、マスクのテープアウト時に注意深いステップが行われる。したがって従来のプロセスでは、当業者ならタブ２２０または３１５を多重の注入のために露出させようとはせず、なぜなら従来の設計は、これらのタブを対応するＰＭＯＳまたはＮＭＯＳデバイスと同じドーパント濃度をもつように形成するからである。しかし一般通念とは異なり本発明は、非バイポーラ領域内のタブに注入するために用いられるのと同じパターン化されたマスクを用いながら、バイポーラ・トランジスタに関連する抵抗を、そのタブを異なる量の注入に露出させることによって低減する有効な方法を認識するものである。
【００２２】
例示の目的のために、上述の説明は垂直ＰＮＰバイポーラ・トランジスタを対象とした。しかし、本明細書で述べられた実施形態は、垂直ＮＰＮバイポーラ・トランジスタにも適用することができる。ＮＰＮバイポーラ・トランジスタの場合は、ドーパントの化学種は、図２Ａ〜２Ｂおよび３Ａ〜３Ｂに関連して前に述べられたものとは逆になる。たとえば、垂直ＮＰＮバイポーラ・トランジスタの場合は、コレクタのドーパントはｐ型からｎ型に変更され、分離コンタクトのドーパントはｎ型からｐ型に変更されることになる。
【００２３】
上述のような種々のタブの形成の後、図４に示される半導体デバイス４００に至るように従来の材料および製作プロセスを用いることができる。この実施形態の部分図は、バイポーラ・トランジスタ領域４１２内に位置する完成されたバイポーラ・トランジスタ４１０を含み、このトランジスタはエミッタ４１５、ベース４２０、サブコレクタ４２５、ＮＩＳＯ領域４３０、およびベース・コンタクト４３１を含む。サブコレクタ４２５は前述のコレクタ・コンタクト・タブ３１５に接触し、ＮＩＳＯ領域４３０は前述の分離コンタクト・タブ２２０に接触する。半導体デバイス４００はまた、非バイポーラ領域４４０内に位置する完成されたＭＯＳトランジスタ４３５を含む。このＭＯＳトランジスタは、上述のようにＮＭＯＳトランジスタまたはＰＭＯＳトランジスタとすることができ、従来の設計のものでよい。たとえばトランジスタ４３５は、前述のＮＭＯＳ  Ｐタブ３４５内に位置する、ゲート電極４４５およびソース／ドレイン４５０を含むことになる。半導体デバイス４００は、集積回路を形成するように図１の構造内に組み入れることができる。
【００２４】
本発明について詳細に説明してきたが、当業者なら、その最も広範な形において本発明の趣旨および範囲から逸脱せずに、本明細書のものへの様々な変更、置換、および改変を行うことができることを理解するべきである。
【図１】
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【図２Ａ】
2010518643.tif 000004
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【手続補正書】
【提出日】平成22年2月12日(2010.2.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
半導体基板のバイポーラ領域の第１の領域および第１の金属酸化膜半導体（ＭＯＳ）タブ領域を露出させるように、前記バイポーラ領域および前記第１のＭＯＳ領域の上に位置する第１の注入マスク内に開口を形成する処理と、
前記バイポーラ領域の前記第１の領域内に第１のタブを、かつ前記第１のＭＯＳ領域内に第１のタブを形成するように、前記半導体基板内に第１のドーパントを配置するために前記開口を通じて第１の注入量にて第１の注入を行う処理であって、前記バイポーラ領域の前記第１の領域の前記第１のタブ、および前記第１のＭＯＳ領域内の前記第１のタブは、前記第１のドーパントと同じ型である、第１の注入を行う処理と、
前記バイポーラ領域の前記第１の領域内の前記第１のタブを露出させ、かつ第２のＭＯＳタブ領域を露出させるように、第２の注入マスク内に開口を形成する処理であって、前記第１のＭＯＳタブ領域の前記第１のタブが前記第２の注入マスクによって保護される、開口を形成する処理と、
前記バイポーラ領域の前記第１の領域内の前記第１のタブ内に前記第１のドーパントを配置し、前記第２のＭＯＳタブ領域内に前記第１のドーパントの第２のタブを形成するために、前記開口を通じて前記第１の注入量より大きな第２の注入量にて第２の注入を行う処理であって、それにより前記バイポーラ領域の前記第１の領域の前記第１のタブ内のドーパント濃度が、前記第２のＭＯＳタブ領域の前記第２のタブ内のドーパント濃度より大きくなり、前記第１のバイポーラ領域内の前記第１のタブ、ならびに前記ＭＯＳ領域内の前記第１および第２のタブは、前記第１のドーパントと同じ型である、第２の注入を行う処理と
を含む方法。
【請求項２】
前記バイポーラ領域の前記第１の領域の前記第１のタブが、バイポーラ・トランジスタ用のコレクタ・コンタクト・タブである、請求項１に記載の方法。
【請求項３】
前記バイポーラ・トランジスタが、垂直バイポーラ・トランジスタであり、前記ＭＯＳ領域内の前記第１および第２のタブが、ＮＭＯＳトランジスタ用のタブであり、前記第１のドーパントが、ｎ型ドーパントである方法であって、
半導体基板の前記バイポーラ領域の第２の領域、および第３のＭＯＳタブ領域を露出させるように、前記バイポーラ領域および第３のＭＯＳ領域の上に位置する第２の注入マスク内に開口を形成する処理と、
前記バイポーラ領域の前記第２の領域内にｐ型タブを、かつ前記第１のＭＯＳ領域内にｐ型タブを形成するように、前記半導体基板内にｐ型ドーパントを配置するために前記開口を通じて第３の注入量にて第３の注入を行う処理であって、前記バイポーラ領域の前記第２の領域の前記ｐ型タブ、および前記第３のＭＯＳ領域内の前記ｐ型タブは、前記ｐ型ドーパントと同じ型である、第３の注入を行う処理と、
前記バイポーラ領域の前記第２の領域内の前記ｐ型タブを露出させ、かつ第４のＭＯＳタブ領域を露出させるように、第４の注入マスク内に開口を形成する処理であって、前記第１のＭＯＳタブ領域の前記第３のタブが前記第４の注入マスクによって保護される、開口を形成する処理と、
前記バイポーラ領域の前記第２の領域内の前記第２のタブ内に前記ｐ型ドーパントを配置し、前記第４のＭＯＳタブ領域内に前記ｐ型ドーパントの第４のタブを形成するために、前記開口を通じて前記第３の注入量より大きな第４の注入量にて第４の注入を行う処理であって、それにより前記バイポーラ領域の前記第２の領域の前記第２のタブ内のドーパント濃度が、前記第４のＭＯＳタブ領域の前記第４のタブ内のドーパント濃度より大きくなり、前記ＭＯＳ領域内の前記第３および第４のタブは、前記ｐ型ドーパントと同じ型である、第４の注入を行う処理と
をさらに含む、請求項２に記載の方法。
【請求項４】
前記第１および第３のＭＯＳタブ領域内の前記第１および第３のタブが、ある動作電圧を有するＭＯＳトランジスタ用のタブを形成し、前記第２および第４のＭＯＳタブ領域内の前記第２および第４のタブが、前記第１および第３のＭＯＳタブ領域内の前記第１および第３のタブの動作電圧より大きな動作電圧を有するＭＯＳトランジスタ用のタブを形成する、請求項３に記載の方法。
【請求項５】
前記バイポーラ領域の前記第１の領域内の前記第１のタブが、ｎ型ドーパントでドープされ、かつｎ型ドーパントでドープされたＮ分離領域と接触するＮタブであり、前記ＭＯＳタブ領域内の前記第１および第２のタブが、ｎ型ドーパントでドープされたＰＭＯＳトランジスタ用のＮタブである、請求項１に記載の方法。
【請求項６】
前記第１の注入が、第１の動作電圧を有するＭＯＳトランジスタ用の前記第１のＭＯＳ領域内の前記第１のタブを形成する、請求項１に記載の方法。
【請求項７】
前記第２の注入が、前記第１の動作電圧より大きな第２の動作電圧を有するＭＯＳトランジスタ用の前記第２のＭＯＳ領域内の前記第２のタブを形成する、請求項６に記載の方法。
【請求項８】
半導体デバイスを製造する方法であって、
半導体基板の第１の垂直トランジスタ・バイポーラ領域の一部分および第１のＮＭＯＳトランジスタ領域を露出させるように、前記垂直バイポーラ・トランジスタ領域および前記第１のＮＭＯＳトランジスタ領域の上に位置する第１の注入マスク内に開口を形成する処理と、
前記第１の垂直バイポーラ・トランジスタ領域および前記第１のＮＭＯＳトランジスタ領域内にタブを形成するように、前記半導体基板内にドーパントを配置するために前記開口を通じて第１の注入量にて第１の注入を行う処理と、
前記第１の垂直バイポーラ・トランジスタ領域および第２のＮＭＯＳトランジスタ領域内のタブを露出させるように、前記第１の垂直バイポーラ・トランジスタ領域および前記第２のＮＭＯＳトランジスタ領域の上に位置する第２の注入マスク内に開口を形成する処理と、
前記第１の垂直バイポーラ・トランジスタ領域の前記タブ内に前記ドーパントを配置し、かつ前記第２のＮＭＯＳトランジスタ領域内にタブを形成するために、前記開口を通じて前記第１の注入量より大きな第２の注入量にて第２の注入を行う処理であって、それにより前記第１の垂直バイポーラ・トランジスタ領域の前記タブ内のドーパント濃度が、前記第２のＮＭＯＳトランジスタ領域内の前記タブのドーパント濃度より大きくなり、第１の垂直バイポーラ領域内の前記タブ、および前記ＮＭＯＳ領域内の前記第１および第２のタブは前記第１のドーパントと同じ型である、第２の注入を行う処理と
を含む方法。
【請求項９】
前記第１および第２の注入が、前記第１および第２のマスクを通じた一連の注入を含む、請求項８に記載の方法。
【請求項１０】
前記半導体デバイスが集積回路である方法であって、
前記垂直バイポーラ・トランジスタ領域内に垂直バイポーラ・トランジスタを形成する処理と、
第１の動作電圧を有するように構成された第１群のＮＭＯＳトランジスタおよび第２の動作電圧を有する第２群のＮＭＯＳトランジスタを、それぞれ前記第１および第２のＮＭＯＳトランジスタ領域内に形成する処理と、
前記ＮＭＯＳトランジスタおよび前記垂直バイポーラ・トランジスタの上に誘電体層を形成する処理と、
前記誘電体層の上に、およびその中に、前記ＮＭＯＳトランジスタおよび前記垂直バイポーラ・トランジスタを電気的に接続する相互接続部を形成する処理と
をさらに含む、請求項８に記載の方法。
【国際調査報告】
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