(57)【要約】  たとえばＤＣ／ＤＣコンバータにおける、電力用ＭＯＳＦＥＴに対するゲートドライバは、ＭＯＳＦＥＴを完全オン状態と完全オフ状態との切換えに代えて、完全オン状態と低電流状態とを切換える。それによって、ＭＯＳＦＥＴのゲートを充電および放電するために伝達されるべき電荷量は減少され、かつＭＯＳＦＥＴの効率が改善される。フィードバック電流は、ＭＯＳＦＥＴの電流の大きさがその低電流状態において正しいことを保障するために用いられてもよい。あるいは、トリミングプロセス（微調整過程）は、低電流状態において、ゲートドライバによって電力用ＭＯＳＦＥＴのゲートに供給される電圧の大きさを修正するために用いられてもよい。
2010528575.tif 000002
【特許請求の範囲】
【請求項１】
ゲートドライバおよび電力用ＭＯＳＦＥＴとを備える組み合わせであって、前記ゲートドライバの出力端子は前記電力用ＭＯＳＦＥＴのゲート端子に接続され、
前記ゲートドライバは、
第１の入力端子および第２の入力端子をさらに備え、
前記第１の入力端子は、第１の電圧源に接続され、
前記第２の入力端子は、第２の電圧源に接続され、
前記ゲートドライバは、
前記第１の入力端子と前記第２の入力端子との間で、前記出力端子を切替えるためのスイッチング素子をさらに備え、
前記第１の電圧源によって供給される第１の電圧は、前記ゲート端子に供給されたときに、前記電力用ＭＯＳＦＥＴを完全オン状態にさせ、
前記第２の電圧源によって供給される第２の電圧は、前記ゲート端子に供給されたときに、前記電力用ＭＯＳＦＥＴを低電流状態にさせる、組み合わせ。
【請求項２】
前記第１および第２の入力端子間で、前記出力端子を繰り返し切替えるため前記ゲートドライバに接続されるバッファをさらに備える、請求項１に記載の組み合わせ。
【請求項３】
前記スイッチング素子は、
ＣＭＯＳ対を備え、
前記ＣＭＯＳ対の第１のＭＯＳＦＥＴは、前記第１の入力端子と前記出力端子との間に接続され、
前記ＣＭＯＳ対の第２のＭＯＳＦＥＴは、前記第２の入力端子と前記出力端子との間に接続される、請求項１に記載の組み合わせ。
【請求項４】
前記ゲートドライバは、
第３の入力端子を備え、
前記第３の入力端子は、前記電力用ＭＯＳＦＥＴのソース端子に接続され、
前記スイッチング素子は、前記第１、第２および第３の入力端子間で前記出力端子を切換え可能である、請求項１に記載の組み合わせ。
【請求項５】
前記ゲートドライバは、
ＣＭＯＳ対と、
第３のＭＯＳＦＥＴとを備え、
前記ＣＭＯＳ対の第１のＭＯＳＦＥＴは、前記第１の入力端子と前記出力端子との間に接続され、
前記ＣＭＯＳ対の第２のＭＯＳＦＥＴは、前記第３の入力端子と前記出力端子との間に接続され、
前記第３のＭＯＳＦＥＴは、前記第２の入力端子と前記出力端子との間に接続される、請求項４に記載の組み合わせ。
【請求項６】
前記電力用ＭＯＳＦＥＴは、電源回路内の負荷に接続され、
前記組み合わせは、
前記電源回路と前記ゲートドライバの前記第２の端子との間に接続されたフィードバック回路をさらに備え、
前記フィードバック回路は、前記電力用ＭＯＳＦＥＴの低電流状態において電流を目標値に維持するエラー信号を生成する、請求項１に記載の組み合わせ。
【請求項７】
前記フィードバック回路は、
前記電源回路に接続された電流センサと、
増幅器とを備え、
前記第２の電圧源は、
可変電圧源を備え、
前記電流センサは、前記増幅器の第１の入力端子に接続され、
前記増幅器の第２の入力端子は、基準電流源に接続され、
前記増幅器の出力端子は、前記可変電圧源に接続される、請求項６に記載の組み合わせ。
【請求項８】
前記電源回路は、
検出抵抗器を含み、
前記フィードバック回路は、
増幅器と、
基準電圧源とを備え、
前記増幅器の第１の入力端子は、前記検出抵抗器に接続され、
前記増幅器の第２の入力端子は、前記基準電圧源に接続され、
前記増幅器の出力端子は、前記ゲートドライバの前記第２の端子に接続される、請求項６に記載の組み合わせ。
【請求項９】
前記フィードバック回路は、
ミラー電流を生成するためのカレントミラー配列を備え、
前記ミラー電流の大きさは、前記電源回路の電流の大きさに比例し、
前記フィードバック回路は、
前記ミラー電流が前記カレントミラー配列に接続された検出抵抗器をさらに備え、
前記ミラー電流は前記検出抵抗器を通って流れ、
前記フィードバック回路は、
増幅器をさらに備え、
前記増幅器の第１の入力端子は、基準電圧源に接続され、
前記増幅器の第２の入力端子は、前記検出抵抗器に接続され、
前記増幅器の出力端子は、前記ゲートドライバの前記第２の入力端子に接続される、請求項６に記載の組み合わせ。
【請求項１０】
前記フィードバック回路は、
前記電力用ＭＯＳＦＥＴに直列に接続された第２のＭＯＳＦＥＴを備える、請求項９に記載の組み合わせ。
【請求項１１】
前記電力用ＭＯＳＦＥＴは、電源回路内の負荷に接続され、
前記第２の電圧源は、
可変電圧源を備え、
前記組み合わせは、
前記電源回路内に接続された電流センサと、
前記電流センサおよび前記可変電圧源に接続されたトリム回路とをさらに備え、
前記トリム回路は、前記電流センサからの出力信号に応じて、前記第２の電圧の大きさを調整するように適合される、請求項１に記載の組み合わせ。
【請求項１２】
前記トリム回路は、
複数の抵抗器と、
複数のワンタイム・プログラマブルＭＯＳＦＥＴとを備え、
前記抵抗器の各々は、前記ワンタイム・プログラマブルＭＯＳＦＥＴの対応する１つに並列に接続される、請求項１１に記載の組み合わせ。
【請求項１３】
前記電力用ＭＯＳＦＥＴは、電源回路内の負荷に接続され、
前記組み合わせは、
カレントミラーＭＯＳＦＥＴをさらに備え、
前記カレントミラーＭＯＳＦＥＴのゲートおよびドレイン端子は、一緒に短絡され、かつ前記ゲートドライバの前記第２の端子に接続され、
前記組み合わせは、
前記電源回路内に接続された電流センサと、
前記カレントミラーＭＯＳＦＥＴに接続された可変電流源と、
前記電流源および前記可変電流源に接続されたトリム回路とをさらに備え、
前記トリム回路は、前記電流センサからの出力信号に応じて、前記可変電流源により供給される電流の大きさを調整するように適合される、請求項１に記載の組み合わせ。
【請求項１４】
前記電力用ＭＯＳＦＥＴは、電源回路内の負荷に接続され、
前記組み合わせは、
カレントミラーＭＯＳＦＥＴをさらに備え、
前記カレントミラーＭＯＳＦＥＴのゲートおよびドレイン端子は、一緒に短絡され、かつ前記ゲートドライバの前記第２の端子に接続され、
前記組み合わせは、
前記カレントミラーＭＯＳＦＥＴに接続された電流源をさらに備え、
前記電流源は、低電流状態において、前記電力用ＭＯＳＦＥＴにおける所望の電流の大きさに対する特定の比率に等しい大きさを有する電流を供給するように適合される、請求項１に記載の組み合わせ。
【請求項１５】
前記電流源は、
可変電流源を備え、
前記組み合わせは、
前記可変電流源の入力端子に接続されたＤ／Ａコンバータと、
前記Ｄ／Ａコンバータの入力端子に接続されたデジタル機器とをさらに備える、請求項１４に記載の組み合わせ。
【請求項１６】
前記電力用ＭＯＳＦＥＴは、昇圧コンバータの要素であり、
前記電力用ＭＯＳＦＥＴは、インダクタに直列に接続され、
同期整流ＭＯＳＦＥＴは、前記昇圧コンバータの出力端子と、前記電力用ＭＯＳＦＥＴおよび前記インダクタの共通ノードとの間に接続される、請求項１に記載の組み合わせ。
【請求項１７】
前記電力用ＭＯＳＦＥＴは、降圧コンバータの要素であり、
前記電力用ＭＯＳＦＥＴは、同期整流ＭＯＳＦＥＴに直列に接続され、
インダクタは、前記降圧コンバータの出力端子と、前記電力用ＭＯＳＦＥＴおよび前記同期整流ＭＯＳＦＥＴの共通ノードとの間に接続される、請求項１に記載の組み合わせ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連する出願の相互参照
本出願は、２００７年５月２１日に出願された仮出願番号６０／９３１，０９７号の優先権を主張し、この明細書中に引用により援用される。
【０００２】
発明の分野
本発明は、ＤＣ／ＤＣ変換のようなスイッチング用途における、個別あるいは集積型電力用ＭＯＳＦＥＴの駆動に関し、特に高周波数におけるスイッチングに関する。
【背景技術】
【０００３】
発明の背景
スイッチングレギュレータ（調節器）は、電圧を上昇あるいは低下方向にステップさせることによって、または状態変化に応じて電圧を上昇あるいは低下方向にステップさせる能力を用いて、直流電圧を調整し、ある直流電圧から他の直流電圧に変換するために用いられる。ＤＣ／ＤＣスイッチングコンバータおよび調節器の品質は、入力電圧、出力電圧、負荷電流および温度の範囲にわたって調節できる能力によって評価される。定常状態の動作時と同様に電圧および電流の過渡期においても良好な調整を保障するために、それは、十分に速く反応するべきである。いくつかの用途においては、それは、さらに、高入力電圧が出力端子と結合することを防止し、感電および火災の危険を排除するために、電気的絶縁を提供するべきである。
【０００４】
多くのスイッチングレギュレータは、インダクタを駆動（すなわち磁化）する入力電圧と異なった出力電圧の範囲をインダクタが容易に生成することができるので、エネルギ貯蔵機器としてインダクタまたはコイルを利用する。ダイオード整流器とともに、１つまたはそれより多くの電力スイッチ、典型的にはＰＷＭ（pulse-width  modulation）コントローラによってスイッチングおよび導通が制御される電力用ＭＯＳＦＥＴが、インダクタ内の電流を制御するために用いられ、さらに負のフィードバックを用いることによって調節器の出力電圧を制御するために用いられる。よく知られた先行技術のＤＣ／ＤＣ変換調節器のいくつかの例が、図１Ａ〜図１Ｆに示される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
［一般的なＤＣ／ＤＣコンバータの接続形態］：
図１Ａにおいて、降圧コンバータ１は、降圧電圧調節を提供し、これによって、Ｈｉｇｈ側の電力用ＭＯＳＦＥＴ２は、パルス幅変調（ＰＷＭ）を用いて、ＰＷＭコントローラ７に応じてインダクタ４の電流を制御する。キャパシタ５は、コンバータ１の出力端子の電圧リプルにフィルタをかける。Ｈｉｇｈ側のＭＯＳＦＥＴ２がオフのとき、電圧Ｖxが接地より低い値まで低下し、ＭＯＳＦＥＴ２が再びターンオンされるまで、整流器３を順方向にバイアスをかけ、かつインダクタ電流を再循環させるので、インダクタ４の電流は維持される。ダイオード６は、通常動作の下では逆バイアスのままである。図示されるように、ＭＯＳＦＥＴ２はＰチャンネル型機器であるが、ゲート駆動回路を適切に変更することによって、Ｐチャンネル型機器をＨｉｇｈ側Ｎチャンネル型ＭＯＳＦＥＴに置換してもよい。
【０００６】
図１Ｂは、ＰＷＭコントローラ１７と、本来的に備わったＰ−Ｎ型ダイオード１５を有するＨｉｇｈ側Ｐチャンネル型ＭＯＳＦＥＴ１１と、インダクタ１３と、キャパシタ１４とを有する同期降圧コンバー１０を示す。同期整流器は、本来的に備わったＰ−Ｎ型ダイ
オード１６を有するＮチャンネル型ＭＯＳＦＥＴ１２を備える。ブレーク・ビフォー・メイク（break-before-make：ＭＢＢ）回路１８は、Ｈｉｇｈ側Ｐチャンネル型ＭＯＳＦＥＴ１１とＬｏｗ側Ｎチャンネル型同期整流ＭＯＳＦＥＴ１２とが、同時に導通することを防止するために含まれる。同期降圧コンバータ１０の動作には、ダイオード１６が導通している時間、すなわちＭＯＳＦＥＴ１１がオフの時間の一部の間、ＭＯＳＦＥＴ１２が導通することを除いて、非同期降圧コンバータ１で説明したのと同じ制御およびフィードバック技術を使用する。
【０００７】
同期降圧コンバータ１０は、ＭＯＳＦＥＴ１１をＰチャンネル型、ＭＯＳＦＥＴ１２をＮチャンネル型とする相補型ハーフブリッジを採用するが、図１Ｃの非同期降圧コンバータ２０は、Ｎチャンネル型Ｈｉｇｈ側ＭＯＳＦＥＴ２１とＮチャンネル型Ｌｏｗ側同期整流ＭＯＳＦＥＴ２２とを備える、Ｎチャンネル型のトーテムポール配列を利用する。
【０００８】
図１Ｄに示される昇圧コンバータ３０は、ＭＯＳＦＥＴ３１と、ＰＷＭコントローラ３６とを備え、パルス幅変調（ＰＷＭ）または可変周波数動作においてＭＯＳＦＥＴ３１のオン時間を制御することによって、インダクタ３２の電流を制御する。ＭＯＳＦＥＴ３１がオフで、かつインダクタ３２が磁化されていないときはいつでも、電圧Ｖxは大きく跳ね上がり、整流ダイオード３３の順方向のバイアスをかけるとともに、フィルターキャパシタ３４および出力端子に電流を供給する。フィードバック電圧ＶFBを介した出力電圧Ｖoutのフィードバックは、ＭＯＳＦＥＴ３１のオン時間、インダクタ３３の電流、およびＶoutを制御するために用いられる。同期昇圧調節器は、昇圧コンバータ３０の変形であるが、ダイオード３３に並列に配置された、Ｎチャンネル型またはＰチャンネル型の同期整流器ＭＯＳＦＥＴを含み、ダイオード３３に順方向のバイアスがかけられている時間、すなわちＬｏｗ側ＭＯＳＦＥＴ３１がオフの時間のある部分の期間、ダイオード３３から分流する。
【０００９】
変圧器や結合インダクタよりはむしろ単一のインダクタを利用するスイッチングレギュレータに典型的なことだが、図１Ａ〜図１Ｃに示される降圧コンバータおよび同期降圧コンバータは、降圧変換、すなわち入力電圧をより低くかつよく調節された出力電圧へ低下させるためだけに用いられ得る。降圧コンバータの逆である、図１Ｄに示される昇圧コンバータおよびそれに対応する同期昇圧コンバータは、昇圧変換、すなわち入力電圧をより高くかつよく調節された出力電圧へ上昇させるためだけに用いられ得る。
【００１０】
入力電圧を上昇あるいは低下のいずれにもステップする能力を有する単一の調節器を得るためには、単一の回路中に降圧および昇圧コンバータを結合するために２倍の電力用ＭＯＳＦＥＴを用いるか、あるいは複巻のインダクタや変圧器を使用することによる、より複雑な解決策が要求される。たとえば、図１Ｅに示されるコンバータ４０においては、Ｈｉｇｈ側ＭＯＳＦＥＴ４１は、巻数比「ｎ」を有する結合インダクタ４２を駆動し、その二次側は、キャパシタ４４にかかる電圧を出力するために、１つ、２つ、あるいは４つの整流ダイオードまたは同期整流ＭＯＳＦＥＴにより整流される。出力電圧を調節するために、出力電圧Ｖoutは、変圧器または光カプラを備え得る絶縁バリア４６を通過して、フィードバック電圧ＶFBを介して、ＰＷＭコントローラ４７にフィードバックされなければならない。
【００１１】
コンバータ４０は、正の入力電圧Ｖccに接続されたＰチャンネル型電力用ＭＯＳＦＥＴを利用するが、図１Ｆに示されるコンバータ５０は、二次巻線がダイオードまたはＭＯＳＦＥＴ整流回路５３によって整流され、かつキャパシタ５４によってフィルタがかけられた結合インダクタ５２の電流を制御するために、接地されたＮチャンネル型ＭＯＳＦＥＴ５１を用いる。キャパシタ５４にかかる出力電圧は、絶縁変圧器または光カプラ５６を通って一次側のＰＷＭコントローラ５７へフィードバックされる。コンバータ５０は、ＭＯ
ＳＦＥＴ５１が導通しているときには同相でエネルギが負荷へ伝達されているか、またはＭＯＳＦＥＴがターンオフしているときには不一致の位相でエネルギが負荷へ伝達されているかどうかに応じて、フォワードコンバータとして、またはフライバックコンバータとして動作してもよい。
【００１２】
図１Ａ〜図１Ｆに示される調節器の全てにおいては、電力用ＭＯＳＦＥＴおよび整流ダイオードが、コンバータおよび調節回路内のエネルギフローを制御するために用いられ、回路を調節する。同期的に整流されたコンバータにおいては、導通損失を低減するためにＭＯＳＦＥＴを導通することによってダイオードも分流される。
【００１３】
しかし、１ＭＨｚを超える周波数での電力用ＭＯＳＦＥＴのスイッチングは、導通により失われる電力だけでなく、スイッチングやゲート駆動の電力損失を伴う。
【００１４】
［電力用ＮＯＳＦＥＴにおける導通およびスイッチング損失］：
電力用ＭＯＳＦＥＴは、特に１００Ｖ以下での動作では、他の半導体機器よりも高い電気的特性を提供するが、それらは理想的な電力用スイッチではなく、実際に電力を消費するとともに、それらが使用される回路の効率を低下させる。導通またはオン状態（on-state）においては、消費された電力は、電流倍のドレイン−ソース端子間の電圧、またはＰ＝ＩD・ＶDSによって定められる。機器は常に導通しているわけではないので、平均電力は、クロック期間Ｔにおける機器がオンしている割合、すなわちｔon／Ｔで定められる。
【００１５】
ＤＣ／ＤＣスイッチングレギュレータなどのメインスイッチにおいては、この割合は、また、コンバータの負荷時間率（デューティファクタ）Ｄと呼ばれる。回路が固定周波数ｆ≡１／Ｔで動作されていないときには、そのサイクル・バイ・サイクル（cycle-by-cycle）平均電力が変化し、より長い期間たとえばリチウムイオン電池の放電期間にわたっての、機器の平均電力消費を演算するために、より注意深い時間積分が行なわれなければならないことは、当業者に周知のことである。
【００１６】
導通している「オン」状態の電力用ＭＯＳＦＥＴの電力消費は、その端子電圧に依存する。「オン」および「スイッチ」の用語は、デジタル動作（digital operation）をもっぱら意味したり、暗に意味するものと解釈されるべきではない。電力用ＭＯＳＦＥＴは、プログラム可能な電流源として、あるいは可変抵抗として動作してもよい。ここで使用される「スイッチ」の用語は、ＩＥＥＥおよびウェブスタ辞典の定義に従い、電流の大きさに関係なく、電気回路を閉じたり遮断したりする、すなわち電流の流れを許可したり止めたりする機器を呼ぶものとする。
【００１７】
飽和動作領域においては、「オン」状態の電力用ＭＯＳＦＥＴは定電流源Ｉsatのように機能し、ゲート電圧に依存しかつドレイン電圧ＶDSの値とは相対的に独立する。平均電力消費は、
【００１８】
【数１】
2010528575.tif 000003
【００１９】
によって与えられる。
制御された電流源として動作することによって、電力用ＭＯＳＦＥＴの電流の大きさは、低い値に保持されなければならず、そうでなければ、機器は加熱してしまう。回路設計においては、機器のゲートバイアスに作用する入力電圧変動を最小限にするために、注意が払われなければならない。ゲート制御を用いることにより、電力用ＭＯＳＦＥＴは切換
型の電流源として動作されてもよく、固定されたドレイン電流と機器の漏洩電流を除いた無電流のオフ状態とを交互に切換える。
【００２０】
電力用ＭＯＳＦＥＴが、低抵抗スイッチとして用いられるときには、機器は、ドレイン電圧とドレイン電流との間の線形関係によって特徴付けられる「線形」領域において動作し、その傾きは、ＭＯＳＦＥＴのゲートバイアスを用いて大きさが変化する可変抵抗ＲDS(on)を定める。オームの法則Ｖ＝Ｉ・Ｒから、ＭＯＳＦＥＴの電力消費は、その線形領域において
【００２１】
【数２】
2010528575.tif 000004
【００２２】
の関係に従う。
ＲDS(on)の項は、機器がその線形領域で動作しており、ゲート電圧に応じて可変抵抗として作動することを想定している。
【００２３】
電力は、また、電力用ＭＯＳＦＥＴを高周波数でオンおよびオフにスイッチングのよっても失われる。図２Ａ〜図２Ｄは、ゲートキャパシタンスからもたらされる、ＭＯＳＦＥＴにおける電力損失を示す。図２Ａに示されるように、ＭＯＳＦＥＴ６１の容量性ゲートを充電および放電するために要求される過渡的なゲート電流Ｉg（ｔ）は、ゲートバッファ６３によって供給され、かつゲートバッファ６３において失われ、まずＭＯＳＦＥＴのゲートを充電することによってＭＯＳＦＥＴをターンオンし、その後引き続いてＭＯＳＦＥＴのゲートに蓄えられた電荷を接地に捨てる。キャパシタを駆動による等価電力損失は、よく知られた公式であるＰ＝Ｃeq・Ｖ2で与えられる。ＭＯＳＦＥＴはその構造に内在する多電圧可変キャパシタンスを示すので、せいぜい疑わしいキャパシタンスを用いて簡単な電力計算を行なうために、Ｃeqの項が使用される。図２Ｂは、ゲート−ソース間キャパシタンス７０（ＣGS）、ゲート−ドレイン間キャパシタンス６９（ＣDG）、およびＰ−Ｎ接合ダイオード７１に関連するドレイン−ソース間キャパシタンス７２（ＣDS）を含むＭＯＳＦＥＴ６６のキャパシタンスのネットワークを示す。
【００２４】
電圧可変（voltage-variable）であることに加え、ゲート−ドレイン間キャパシタンス６９は、ＭＯＳＦＥＴのドレイン「出力」からそのゲート入力へのフィードバックパスを形成する。回路が電圧ゲインを示すどんなときでも、このキャパシタンスは、増幅され、小信号（small-signal）キャパシタンスＣDGの大きさよりも何倍も大きなキャパシタンスを入力端子に取り込む。ミラー効果として知られるこの現象は、スイッチングの過渡期において、両方が連携して変化する電圧ゲインおよびキャパシタンスを有し、ＭＯＳＦＥＴ６６がカットオフ（cutoff）領域から飽和領域、そして線形領域を通過するので、キャパシタンスを有する電力損失計算を大きく複雑化する。
【００２５】
図２Ｃは、電力用ＭＯＳＦＥＴのＩD−ＶDS曲線群上に重ねて描かれた、そのようなスイッチング過渡現象の一例を示す。具体的には、「負荷」は、ダイオードの回復期間、すなわちダイオードが導通を停止しＭＯＳＦＥＴが起動する期間に、整流ダイオード３およびインダクタ４の両方が駆動される図１Ａの降圧コンバータ１のようなスイッチングレギュレータを表わす。
【００２６】
点７８において無電流である「オフ」機器からスタートし、示されたスイッチング過渡現象は、比較的一定のドレイン電圧で経路７１を進む。ダイオード３はドレイン電圧が上昇できる前に蓄えられた電荷全てを使い果たさないといけないので、ドレイン−ソース間
電圧はすぐには変化することができない。大きなドレイン電圧ＶDSを用い、ＶDS＞ＶGSであり、かつＭＯＳＦＥＴは飽和領域において動作している。飽和したＭＯＳＦＥＴの電流は、ＶGSの値に比例したゲート電圧７４によって制御されるにつれて傾斜する。このような状態および回路において、飽和したＭＯＳＦＥＴは電圧ゲインを示し、絶えず変化しかつ量を増加することによってゲート−ドレイン間のフィードバックキャパシタンスを増幅するとともに、ゲートバッファに対して遷移期間中にＭＯＳＦＥＴのゲートを滑らかに駆動することを次第に困難にさせる。
【００２７】
ゲートバイアスがＶGS5において、機器は電流とドレイン電圧の両方が急激に変化する動作状態７２に入る。点７５は、線形領域と飽和領域との間の遷移領域におけるバイアス状態に相当し、時には飽和端（edge-of-saturation）または擬似飽和（quasi-saturation）と呼ばれる。機器における瞬間的な電力損失は最大となり、そしてＶDSが低下するにつれて減少し始める。ゲートバイアスＶGS6からより高い状態では、ＭＯＳＦＥＴはその線形領域７６において動作している。
【００２８】
ゲート電圧７３のさらなる増加は、導通損失における改善の減少を伴うが、ＭＯＳＦＥＴの抵抗ＲDSを点７９までさらに低下させる。例示においては、負荷は誘導的であり電流を即座に蓄えられないので、電流はこの短い期間中は準一定（semi-constant）となる。ＩD、ＶDSおよびＶGSは同時に変化するので、全ての内部機器の電流を説明することは困難である。
【００２９】
実際の用途においては、ＭＯＳＦＥＴを駆動するために用いられるゲートバッファは、固定電圧源のように機能し、機器の動作におけるより大きな明確さは、電流源ゲートドライブを用いて増加され得る。図２Ｄに示されるように、負荷を駆動するＭＯＳＦＥＴのゲートへ一定電流ＩGを供給する電流源は、カットオフ領域８３におけるＶccから、飽和領域８７を通って線形領域８８に至るまで、時間とともに低下するようなＶDSのスイッチング過渡現象を生み出す。同じ期間において、ゲート電圧ＶGSは、点９０における電圧ゼロからスタートし、カットオフ期間中は線形８１に増加し、ドレイン電圧８７が方向転換している飽和領域においてプラトー（水平状態）８２に達し、機器が線形動作領域に入ると再び増加８３する。時刻ｔonにおいて遷移は終了し、ＭＯＳＦＥＴは完全導通するとともに、ドレイン電圧はＩD・ＲDSとなる。全遷移期間中はゲート電流は一定であり、かつＱ＝ＩG・ｔonなので、Ｘ軸は、ゲート電荷ＱGとして再プロットされてもよい。
【００３０】
電荷は常に保存されるので、点８４に到達するために必要とされる電荷量は、ゲート駆動回路とは無関係である。言い換えれば、所与のゲートおよびドレインバイアス状態に到達するために必要なゲート電荷ＱGは、経路独立（path-independent）であり、駆動回路とともに変わる。ＱGおよびＶGSのグラフは、カットオフ領域、飽和領域および線形領域を１０４、１０５および１０６としてそれぞれ有する図３Ａのグラフ１００に示されるようなＸ軸上のＶGSを用いて再プロットされ得る。同じ軸上にプロットされることにより、ドレイン電圧は抵抗として表現され、急速に低下１０１して飽和領域の端において線形領域１０２に入り、最終的に点１０８において最小値ＲDSで安定する。
【００３１】
ゲート電荷１０７およびドレイン電圧１０８に到達するための電力損失は、
【００３２】
【数３】
2010528575.tif 000005
【００３３】
で表現され得る。
この式は、ミラー効果およびすべての電圧依存キャパシタンスを考慮しているが、ドレ
インバイアスＶDS、ゲートドライブＶGSおよび技術によって変化する。スイッチングレギュレータに使用される電力用ＭＯＳＦＥＴのトータル損失は、
【００３４】
【数４】
2010528575.tif 000006
【００３５】
の式によって算出され得る。
従来のスイッチングレギュレータにおいては、ＭＯＳＦＥＴは意図的に飽和領域で動作されないが、スイッチング過渡現象およびダイオード回復期間において飽和領域を経験するのみである。このような場合、コンバータの周波数はあまり高くはないので、Ｐcond(sat)は無視でき、線形領域における導通損失Ｐcond(lin)のみが考慮される必要がある。低電圧時には、雑損失Ｐotherは無視でき、電量損失式は、
【００３６】
【数５】
2010528575.tif 000007
【００３７】
と、簡素化される。グラフ１００において、ＱGおよびＲDS曲線がが与えられると、上記の式を用いて算出される全体の電力損失は、固定比ｔon／Ｔでの動作について図３Ｂのグラフ１２０に示される。図示されるように、曲線１２１、１２２および１２３は、電力損失が周波数ｆ1、ｆ2およびｆ3に比例して増加しており、これらは、たとえば、３００ｋＨＺ、１ＭＨｚおよぼ２ＭＨｚとしてもよい。
【００３８】
電力損失曲線は、ある特定のゲート電圧において最小値を持つＵ字型を有し、その値よりも上または下のどんなゲートドライブについても損失を増加する。高ゲートドライブ電圧におけるＰlossの緩やかな増加は、グラフ１００の曲線１０６に一致した増加したゲートドライブ損失Ｐdriveによるものである。低ゲート電圧においては、ゲート電圧を伴うＰlossの急峻な依存関係は、グラフ１００の曲線１０１に相当する飽和領域の端におけるＭＯＳＦＥＴ動作の結果である。周波数が曲線１２１から曲線１２３へ増加するにつれて、最小電力損失が増加、すなわちコンバータは効率の低下を示し、そしてより大きな谷間、すなわち最小がゲート電圧のより狭い範囲にわったて発生する。言い換えると、ゲート駆動損失は、より高い周波数での動作においては、次第に危機的になる。
【００３９】
通常の用途においては、定電流駆動よりはむしろ定電圧駆動が採用され、ゲート駆動損失は、非常に短時間に発生して視認できないので、ＶGSのスイッチング波形の検査からは明らかにはならない。たとえば、図４Ａにおいて、Ｐチャンネル型ＭＯＳＦＥＴ１４２およびＮチャンネル型ＭＯＳＦＥＴ１４３を備え、かつ電圧ＶCCを供給する電圧源１４６によって給電されるゲートバッファ１４１は、ＶCCと接地との間で電力用ＭＯＳＦＥＴ１４４のゲートをすばやく駆動する。ターンオン期間は、図４Ｂに示されるＶGSのスイッチング波形１５０は、それ以外では滑らかな上昇方向の進行１５１および１５４の中で、わずかな傾きの変化１５３を示すとともに、ターンオフ期間においても、滑らかな減少１５６および１５８の中で傾きの変化１５７を示し、０Ｖの最終ゲート電圧１５９に達する。
【００４０】
実際の駆動損失のより明快な機構的な図を、図４Ｂのグラフ１７０にさらに示され、ゲート電荷は０クーロンの出発値１７１から傾き１７２で線形的に上昇して最終値１７３に到達し、時刻ｔ3において減少１７４し、スイッチング過渡現象の最後において、０クーロンの最終値１７５に達する。そのため、たとえゲート駆動は定電圧駆動を用いたとしても、電力損失は電流源駆動状態を用いて示したのと同様になる。充電時にゲート上に蓄え
られるトータル電荷は、ターンオフ期間にすべて接地へ失われてしまう。
【００４１】
このようなレイル・トゥ・レイル（rail-to-rail）駆動は、サイクル対サイクル（cycle-to-cycle）からゲート電荷をリサイクルしたり保存したりせず、かつ図３Ｂに示す最小電力損失に合致しない電圧ＶCCでゲートを駆動するので、損失が大きい。結果として、電力は電荷を捨てることおよびＭＯＳＦＥＴのゲートを過度に駆動（overdrive）することによってむだに消費され、この両方の要因はコンバータの効率を低下させる。
【００４２】
複数の周波数で切換えられるＭＯＳＦＥＴ、特にＤＣ／ＤＣスイッチングレギュレータにおいて必要とされることは、コンバータや他の回路の全体効率を改善するために、サイクルごと（cycle-by-cycle）にゲート電荷の一部が保存され、かつ再利用されるように、電力用ＭＯＳＦＥＴのゲートを充電および放電するための手段である。
【課題を解決するための手段】
【００４３】
発明の要約
これらのニーズは、本発明に従って動作されるＭＯＳＦＥＴによって満足され、スイッチングＭＯＳＦＥＴは、完全にターンオフせずに、その代わりに完全なターンオン状態と低電流状態とを交互に繰り返す。ＭＯＳＦＥＴの低電流状態は、従来のスイッチングシーケンスで用いられる完全オフ状態と置き換えられる。完全オン状態と低電流状態との間でＭＯＳＦＥＴをスイッチングすることは、各スイッチングサイクル期間中に、ＭＯＳＦＥＴのゲートへ移動させ、そしてＭＯＳＦＥＴのゲートから移動されるべき電荷量を低減し、それによって、ゲートの充電および放電において失われる電力を低減する。多くの状況において、この省電力は、その低電流状態においてＭＯＳＦＥＴを流れ続けるドレイン電流から失われた追加電力を、単に補償することにとどまらない。従って、ＭＯＳＦＥＴの全体効率が改善される。
【００４４】
ＭＯＳＦＥＴのゲートを駆動する上記方法は、様々なゲート駆動回路を用いて達成でき、その全てが、本発明の範囲に含まれる。
【００４５】
実施例の１つのグループでは、二状態（bi-state）ゲートドライバを用いて駆動され、それは単極二投型スイッチとして機能的に構築され、ＭＯＳＦＥＴを完全にターンオンするのに十分な第１の電圧に接続された第１の入力端子と、典型的にＭＯＳＦＥＴのしきい値電圧に近い第２の電圧に接続された第２の入力端子とを有する。ゲートドライバの出力端子は、ＭＯＳＦＥＴのゲートに接続され、完全オン状態と低電流状態との間でＭＯＳＦＥＴを駆動するために、第１および第２の入力端子を切換える。ゲートドライバは、低電流状態においてＭＯＳＦＥＴを駆動するために適当な基準電圧に接続された、一対の相補型ＭＯＳＦＥＴおよびパストランジスタを用いて構築されてもよい。ＭＯＳＦＥＴのゲートに供給される電圧は、マルチプレクサ、または抵抗および／またはダイオードを含む電圧分割回路を形成するように接続された複数のパストランジスタを用いて生成されてもよい。ゲートドライバは、ＭＯＳＦＥＴの低電流状態に適した電圧が利用可能であることを保障するために、２より多い電圧を供給可能であってもよい。
【００４６】
低電流状態において、適切なドレイン電流がＭＯＳＦＥＴを通って流れることを保障するために、フィードバックが採用されてもよい。フィードバック回路は、ＭＯＳＦＥＴを流れる電流を測定し、その測定値を所望の電流値を表わす基準値と比較する。もし差があればエラー信号が生成され、そのエラー信号は、低電流状態の期間にＭＯＳＦＥＴのドレイン電流が正しい値に達するまで、必要に応じて、ゲートドライバにＭＯＳＦＥＴのゲート電圧を増加または減少させる。フィードバック回路は、増幅器、検出抵抗器、および／またはカレントミラーを含んでもよい。
【００４７】
あるいは、ＭＯＳＦＥＴのしきい値電圧は、その飽和電流に作用する支配的なプロセスパラメータであるので、ＭＯＳＦＥＴの低電流の正しい値は、そのしきい値電圧において製造誤差を補正するために、トリミングによって得られてもよい。トリミング回路は、ゲートが低電流状態のためにバイアスがかけられるときに、ＭＯＳＦＥＴのドレイン電流を測定してもよく、さらに、ドレイン電流の正しい値が達成されるまで、ゲートドライバがＭＯＳＦＥＴのゲートに供給する基準電圧を調整してもよい。たとえば、トリム回路は、電圧分割器ネットワークにおいて直列的に接続された抵抗に並列接続された、ワンタイム・プログラマブル（１回記憶型；one time programmable：ＯＴＰ）ＭＯＳＦＥＴを含んでもよい。個々のＭＯＳＦＥＴはプログラム、すなわち、ＭＯＳＦＥＴのドレイン電流の正しい値を与えるゲート電圧が得られるまで十分な数の抵抗を短絡するために、恒久的にターンオンされる。
【００４８】
あるいは、ＭＯＳＦＥＴは、第２のしきい値接続された（threshold-connected）カレントミラーＭＯＳＦＥＴを用いて、モノリシック（一体的に）に製造されてもよい。しきい値電圧のどのような変動も、両方のＭＯＳＦＥＴに影響を与えるので、固定電流をカレントミラーＭＯＳＦＥＴに供給することは、ＭＯＳＦＥＴのそれぞれのゲート幅の比率（ｎ）によって、メインＭＯＳＦＥＴに電流が映される原因となるだろう。したがって、もし、ｎによって分割されたメインＭＯＳＦＥＴの目標電流と等しい電流が、カレントミラーＭＯＳＦＥＹに供給されると、正しい大きさの電流がメインＭＯＳＦＥＴを通って流れるだろう。カレントミラーＭＯＳＦＥＴに供給される電流は、デジタル論理回路、デジタル信号プロセッサまたはマイクロプロセッサの制御の下で、Ｄ／Ａコンバータによって調整されてもよく、要望通りに動的（ダイナミック）に、かつリアルタイムに調整されてもよい。あるいは、カレントミラーＭＯＳＦＥＴのゲートは、カレントミラーＭＯＳＦＥＴのドレインおよび電流源と接続される第１の位置と、接地に接続される第２の位置との間で切換えられてもよく、カレントミラーＭＯＳＦＥＴをターンオフするとともに、メインＭＯＳＦＥＴのゲートをメインＭＯＳＦＥＴを高電流状態において駆動する高電圧に接続する。
【００４９】
実施例の他のグループにおいては、ゲートドライバは、ＭＯＳＦＥＴのソースに接続された第３の入力端子を有する三極スイッチとして機能的に構築される。ゲートドライバの出力端子を第３の入力端子に接続することによって、ＭＯＳＦＥＴは、ターンオフされ、または、ＭＯＳＦＥＴのゲートの駆動中でも電流がＭＯＳＦＥＴのドレインに流れるときでも電力が失われないスリープモードあるいは遮断モードにされる。いくつかの実施例においては、ゲートドライバは、オン状態ではゲートドライバによってＭＯＳＦＥＴを高電流状態と低電流状態とで切り替えさせ、オフ状態ではゲートドライバによってＭＯＳＦＥＴのゲートをソースに接続させてＭＯＳＦＥＴをターンオフまたはスリープモードにさせるような、有効入力端子（enable input terminal）を有してもよい。
【００５０】
本発明は、さらに、ＭＯＳＦＥＴが完全にターンオンされる第１の電圧と、ＭＯＳＦＥＴが低電流状態または部分的にオンの状態となる、典型的にはしきい値電圧に近い第２の電圧との間でゲートを切換えることによって、ＭＯＳＦＥＴの駆動する方法を含む。
【００５１】
低ゲート駆動損失で電力用ＭＯＳＦＥＴを駆動するための上述の方法および回路は、Ｌｏｗ側、Ｈｉｇｈ側、またはプッシュプル構成された、Ｎチャンネル導通型またはＰチャンネル導通型のいずれの電力用ＭＯＳＦＥＴにも適用され得る。
【図面の簡単な説明】
【００５２】
【図１Ａ】降圧コンバータの回路図である。
【図１Ｂ】相補型電力用ＭＯＳＦＥＴを有する、同期降圧コンバータの回路図である。
【図１Ｃ】トーテムポール型Ｎチャンネル型電力用ＭＯＳＦＥＴを有する、同期降圧コンバータの回路図である。
【図１Ｄ】非同期昇圧コンバータの回路図である。
【図１Ｅ】Ｐチャンネル型電力用ＭＯＳＦＥＴを有する、フライバックまたはフォワードコンバータの回路図である。
【図１Ｆ】Ｎチャンネル型電力用ＭＯＳＦＥＴを有する、フライバックまたはフォワードコンバータの回路図である。
【図２Ａ】ゲートドライバの動作を示した回路図である。
【図２Ｂ】ＭＯＳＦＥＴの内在キャパシタンスを示した図である。
【図２Ｃ】ＩD−ＶDS曲線群上に重ねて描かれた、スイッチング過渡現象を示すグラフである。
【図２Ｄ】ＭＯＳＦＥＴがオフ状態からオン状態へ切り替わるときの、ドレイン−ソース間電圧およびゲート電荷の変化を示すグラフである。
【図３Ａ】ゲート電圧の関数としてのゲート電荷およびＲDSの変化を示す図である。
【図３Ｂ】ゲートバイアスに関数としての電力損失のグラフである。
【図４Ａ】ＣＭＯＳゲートドライバの回路図である。
【図４Ｂ】スイッチング期間中のゲートドライバにおける、ゲート電荷およびゲート電圧を示すグラフである。
【図５】本発明に従う、ゲート電荷が低減された（reduced-gate-charge）電力用ＭＯＳＦＥＴゲートドライバの概念的な回路図である。
【図６】本発明のゲートドライバにおける、電圧および電流のスイッチング波形を示す図である。
【図７】本発明のゲートドライバにおいて、制限されたゲート電圧変動（swing）を示すゲート電荷の関数としてのゲート電圧およびドレイン電圧のグラフである。
【図８】本発明のゲートドライバによって駆動されたＭＯＳＦＥＴにおける、制限されたゲート電流変動を示すグラフである。
【図９】本発明のゲートドライバによって駆動されたＭＯＳＦＥＴにおける、制限されたゲート電荷変動を示すグラフである。
【図１０】本発明に従う、三状態（tri-state）ゲートドライバの概念的な回路図である。
【図１１Ａ】低抵抗状態、低電流または制御された電流状態、およびオフ状態を含む、本発明の三状態ゲートドライバの動作状態を示す回路図である。
【図１１Ｂ】低抵抗状態、低電流または制御された電流状態、およびオフ状態を含む、本発明の三状態ゲートドライバの動作状態を示すグラフである。
【図１１Ｃ】低抵抗状態、低電流または制御された電流状態、およびオフ状態を含む、本発明の三状態ゲートドライバの動作状態を示す回路図である。
【図１１Ｄ】低抵抗状態、低電流または制御された電流状態、およびオフ状態を含む、本発明の三状態ゲートドライバの動作状態を示すグラフである。
【図１１Ｅ】低抵抗状態、低電流または制御された電流状態、およびオフ状態を含む、本発明の三状態ゲートドライバの動作状態を示す回路図である。
【図１１Ｆ】低抵抗状態、低電流または制御された電流状態、およびオフ状態を含む、本発明の三状態ゲートドライバの動作状態を示すグラフである。
【図１２Ａ】本発明の三状態ゲートドライバにおける、電圧および電流のスイッチング波形のグラフである。
【図１２Ｂ】低電流ゲート駆動技術と従来のゲート駆動技術とを交互に切換える本発明のゲートドライバにおける、ゲート電圧のグラフである。
【図１２Ｃ】ソフトターンオン特性を有する本発明のゲートドライバにおける、ゲート電圧のグラフである。
【図１３Ａ】パストランジスタを含むゲートドライバの回路図である。
【図１３Ｂ】Ｄ／Ａコンバータを含むゲートドライバの回路図である。
【図１３Ｃ】多重パストランジスタを含むゲートドライバの回路図である。
【図１３Ｄ】多重抵抗電圧分割器を含むゲートドライバの回路図である。
【図１３Ｅ】多重抵抗／ダイオード電圧分割器を含むゲートドライバの回路図である。
【図１４Ａ】フィードバックを有しない開ループゲートドライバの回路図である。
【図１４Ｂ】電流検出フィードバックシステムを有するゲートドライバの回路図である。
【図１４Ｃ】開ループゲートドライバおよびフィードバックゲートドライバにおける、ドレイン電流の安定性を比較したグラフである。
【図１４Ｄ】フィードバックを有するゲートドライバにおける、ドレイン電流の制御を示すＩ−Ｖグラフである。
【図１５Ａ】電流検出抵抗を利用したフィードバックシステムを有するゲートドライバの回路図である。
【図１５Ｂ】カレントミラー検出技術を利用したフィードバックシステムを有するゲートドライバの回路図である。
【図１５Ｃ】カスコード電流検出技術を利用したフィードバックシステムを有するゲートドライバの回路図である。
【図１６Ａ】本発明のゲートドライバのためのトリミング回路の概念的な回路図である。
【図１６Ｂ】ワンタイム・プログラマブルＭＯＳＦＥＴを含む本発明のゲートドライバのための、トリミング回路の回路図である。
【図１６Ｃ】図１６Ｂのゲートドライバのためのバイアスプログラミングコードのグラフである。
【図１６Ｄ】トリミング回路のための較正アルゴリズムのフローチャートである。
【図１６Ｅ】トリミング回路のためのプログラミングシーケンスのグラフである。
【図１７Ａ】低電流状態においてＭＯＳＦＥＴの電流を制御するための、カレントミラーを利用したゲートドライバの回路図である。
【図１７Ｂ】ミラー電流の大きさを調整するためのトリミング回路を示す回路図である。
【図１８】Ｐチャンネル型カレントミラーを含むゲートドライバの回路図である。
【図１９】低電流状態においてＭＯＳＦＥＴの電流の大きさを制御するために、基準電圧を基準電流に変換するための回路を含むゲートドライバの回路図である。
【図２０】低電流状態においてＭＯＳＦＥＴの電流の大きさを制御するために、可変基準電流を得るための回路を含むゲートドライバの回路図である。
【図２１Ａ】低電流状態においてＭＯＳＦＥＴの電流の大きさを制御するために、可変基準電流を得るための回路を含む他のゲートドライバの回路図である。
【図２１Ｂ】低電流状態においてＭＯＳＦＥＴの電流の大きさを制御するために、可変基準電流を生成するＤ／Ａコンバータを含むゲートドライバの回路図である。
【図２２Ａ】ドレイン電流の関数としてのゲート駆動電流を示すグラフである。
【図２２Ｂ】導通時間の関数としてのゲート駆動電流を示すグラフである。
【図２３Ａ】ＭＯＳＦＥＴミラーのゲートが、接地とバイアス供給電流との間で切換えられるゲートドライバの概念的な回路図である。
【図２３Ｂ】図２３に示されたゲートドライバの、より詳細な回路図である。
【図２４Ａ】負荷に接続されたＮチャンネル型Ｌｏｗ側ＭＯＳＦＥＴを有する、本発明のゲートドライバの使用を示す回路図である。
【図２４Ｂ】負荷に接続されたＮチャンネル型Ｈｉｇｈ側ＭＯＳＦＥＴを有する、本発明のゲートドライバの使用を示す回路図である。
【図２４Ｃ】同期昇圧コンバータにおける、本発明のゲートドライバの使用を示す回路図である。
【図２４Ｄ】同期降圧コンバータにおける、本発明のゲートドライバの使用を示す回路図である。
【図２５Ａ】負荷に接続されたＰチャンネル型Ｈｉｇｈ側ＭＯＳＦＥＴを有する、本発明のゲートドライバの使用を示す回路図である。
【図２５Ｂ】相補型降圧コンバータにおける、本発明のゲートドライバの使用を示す回路図である。
【発明を実施するための形態】
【００５３】
発明の説明
電力用ＭＯＳＦＥＴの設計および製作は、電力切替の用途に用いられる機器のオン抵抗ゲート充電製品（on-resistance gate-charge product）を最適化、または最小化するために用いることができるが、電力損失は、さらに、各スイッチング遷移期間に移動されるゲート電荷量を制限することによって最小化され得る。この課題は、最大ゲートドライブを最適点に制限すること、またはスイッチング遷移期間のゲート電荷の一部を保存することの２つの方法によって達成され得る。本用途は、連続するスイッチングサイクルの期間において、ゲート電荷の一部を保存する手段について開示する。
【００５４】
本発明の１つの実施例が図５に示され、ここでは、回路２００は、負荷２０４を制御する電力用ＭＯＳＦＥＴ２０３のゲートを駆動する手段を示す。負荷２０４は、供給電圧ＶDDに接続されたどのような電気素子、またはＶDDと任意的に接地あるいは他の電圧源の両方に接続される素子の電気的ネットワークを備えてもよい。ゲートドライバ２０２への入力信号は、供給電圧ＶCCと接地との間を切替える出力端子を有するバッファまたはインバータ２０１から出力された論理信号である。一般的に、供給電圧ＶCCはＶDDと同じとは限らず、いつもそうである必要はないが、ＶDDよりは一般的には小さい。
【００５５】
ゲートドライバ２０２は、ＭＯＳＦＥＴ２０３のゲート−ソース間の端子を駆動し、バッファ２０１の出力端子における電圧範囲よりも小さい電圧範囲で、ゲートの充電および放電を繰り返す。ＭＯＳＦＥＴ２０３が、ゲート電圧ＶGSHで表わされるＨｉｇｈの状態または完全オン状態では、ＭＯＳＦＥＴ２０３のゲートは、
【００５６】
【数６】
2010528575.tif 000008
【００５７】
の電位のバイアスがかけられ、これによってＭＯＳＦＥＴは線形領域で駆動され、すなわち可変抵抗として動作し、ドレイン電流ＩDは、
【００５８】
【数７】
2010528575.tif 000009
【００５９】
によって与えられる。
この状態においては、ＶD＝ＶDS≪ＶGSおよびＶGS≫Ｖtであり、ここでは、ＶtはＭＯＳＦＥＴ２０３のしきい値電圧である。
【００６０】
従来のゲート駆動回路における、第２の状態において電力用ＭＯＳＦＥＴがそのゲートがそのソースと短絡されることによって完全「オフ」にバイアスがかけられる状況とは対照的に、本発明の技術においては、ＭＯＳＦＥＴ２０３は、遮断（shut-off）されるのではなく、低いまたは部分的にオンした（partially-on）状態において、
【００６１】
【数８】
2010528575.tif 000010
【００６２】
のゲート電位を有するＶGSLにバイアスがかけられる。
ＶBIASの値が小さく、典型的にはしきい値電圧に近いとした場合は、この状態においては、ＶDS＞（ＶGS−Ｖt）であり、かつ、機器は、ドレイン電流がドレイン電圧ＶDSとは比較的独立した飽和状態であり、ドレイン電流ＩDは
【００６３】
【数９】
2010528575.tif 000011
【００６４】
によって与えられる。
ゲート電位ＶBIAS＞０は、バイアス供給２０５によって確立され、バイアス供給２０５は、１つの固定値の基準電圧または複数の固定値の基準電圧を備え得る。あるいは、ＶBIASは、複数のＶCCとして変化してもよい。図示されるように、ゲートドライバ２０２は、ＶBIASおよびＶCCの２つの可能なゲート電位のうちの１つを選択する単極二投型スイッチとして機能する。ＭＯＳＦＥＴ２０３のゲートは、ＭＯＳＦＥＴのゲートにバイアスをかける従来の方法とは違って、接地には駆動されない。
【００６５】
典型的には、ＩDBIASは、ＭＯＳＦＥＴのゲート−ソース間電圧ＶGSがゼロに等しいときに、ＭＯＳＦＥＴを通って流れる漏洩電流の大きさよりも、少なくとも１または２桁のオーダ大きい（すなわち、１０〜１００倍）大きさであり、ＭＯＳＦＥＴが完全オンの状態のときのＭＯＳＦＥＴの電流の大きさより、１または２桁のオーダ小さい（すなわち、１％〜１０％）大きさよりも大きくはならない値である。飽和した低電流状態にあるＭＯＳＦＥＴのゲート−ソース間電圧ＶBIASは、典型的には、その推定されたしきい値電圧の１０％〜１２５％の範囲であり、好ましくは、その推定されたしきい値電圧の２５％〜１００％の範囲である。推定されたしきい値電圧は、ディーター・ケー・シュローダ（Dieter K. Schroder）の「半導体材料および機器特性（Semiconductor Material and Device Characterization）」（1990）において定義されており、ここに引用により援用される。
【００６６】
しきい値よりも数百ミリボルト高いおよび低いゲートバイアス（たとえば、ＶGS＝Ｖt±４００ｍｖ）に対して、飽和したドレイン電流は劇的に変化する。特定の所望のドレイン電流を生成するゲートバイアスを選択することは、特に、製造誤差を考慮する時には困難である。固定値の電圧源３０６を設定することは、ＭＯＳＦＥＴ３０８の飽和したドレイン電流に、ロット毎の幅広い変動をもたらす。したがって、製品は、固定ゲートバイアスの手法を用いて、ドレイン電流の特定の範囲に合うように選別されなければならない。たとえば、可搬式の用途において用いられる固定バイアスを有する１Ｗのスイッチングレギュレータに対するドレイン電流の選別限界は、表１に示される特定の範囲を含むようにしてもよい。
【００６７】
【表１】
2010528575.tif 000012
【００６８】
（典型的には、ＭＯＳＦＥＴが完全オンのときに、ドレイン電流が０．５Ａ〜５Ａの範囲である）低電力の用途においては、もし減少したダイオード回復損失によって相殺されなければ、コンバータの全体効率の低下を引き起こし得る非常に多くの飽和電流が電力を消費する。（典型的には、ＭＯＳＦＥＴが完全オンのときに、ドレイン電流が５Ａ〜５０Ａの範囲である）高電力のコンバータにおいては、そのような小さな損失は無視することができ、ノイズの利点（noise benefit）は、より高いバイアス電流においても、効率へのどのような影響（impact）に対する不利益も相殺し得る。なお、より低い制限もまた存在し、もし、低電流飽和モードにおけるドレイン電流がある特定の値以下に低下した場合には、ダイオード電流を短絡し、かつダイオードに蓄えられる電荷を低減する、開示された技術の利益は、同時に減少または失われることに注意すべきである。
【００６９】
回路２００のスイッチング波形が、グラフ２２０，２３０，２４０および２５０にそれぞれプロットされた時間に対するＶIN、ＶGS、ＩDおよびＶDSを有する、図６のグラフが示される。グラフ２２０に示されるように、ゲートバッファ２０２への入力ＶINは、接地２２１（すなわち０Ｖ）とＶCC入力電圧２２３との間で交互に切替り、その間で急激な遷移２２２および２２４を有する。
【００７０】
グラフ２３０に示される、ＭＯＳＦＥＴ２０３のゲート電圧ＶGSを駆動するゲートドライバ２０２の出力は、電圧ＶBIASとＶCCとの間で切替り、決してゼロには到達しない。図示されるように、ＶGSの遷移２３２および２３４は同期し、ＶINにおける遷移２２２および２２４と同相になる（一致する）が、極性は逆となってもよい。図示されたＶGSパルスに対応して、片対数グラフ２４０のドレイン電流ＩDは、遷移２４２および２４４とともに、ＩDBIASの大きさの最小電流２４１と（ＶDS／ＲDS(on)）の大きさの最大電流２４３との間で交互に切替る。
【００７１】
ＭＯＳＦＥＴ２０３にかかるドレイン電圧ＶDSは、（ＶDS−δＶ）≒ＶDDの大きさの最大電圧２５１と、（ＩD・ＲDS(on)）の大きさの最小電圧２５３との間で交互に切替る。電圧δＶは、小電流ＩDBIASを流す負荷２０４での電圧降下である。もし、ＩDBIASが１ｍＡ以下、好ましくは１μＡ〜１００μＡの範囲である場合には、ＭＯＳＦＥＴ２０３の電力消費は、すなわち、
【００７２】
【数１０】
2010528575.tif 000013
【００７３】
であり、無視できる。ゲートドライブ損失のうちで節約される電力は、ゲート駆動電圧を制限すること、したがって、ゲート電荷の変動を制限することによって達成される。
【００７４】
［ゲート電荷変動の制限］：
上述の省電力の概念が図７のグラフ２８０に示され、ゲート電荷ＱG（Ｘ軸）に対する
、ＶGS（左側のＹ軸）およびＶDS（右側のＹ軸）のプロットを含む。実線は、本発明に従って動作される機器におけるゲートおよびドレイン電圧の範囲を示し、一方、実線および破線を合わせたものは、従来のゲート駆動技術を用いて動作された機器における同様の範囲を示す。
【００７５】
具体的には、従来のゲートドライブでは、ゲート電荷はゼロからスタートし、曲線２８１、２８２、２８３および２８４に沿って点２８７まで増加する。入力ＶCCが増加した場合には、最大ゲート電荷ＱGHは、点２８７を越えてさらに線２８５に沿って増加するであろう。ゲート電荷が増加するとともに、対応するドレイン電圧は、ＭＯＳＦＥＴ２０３のオフ状態においてＶDDから、曲線２９０、２９１および２９３を経由して点２９４におけるＭＯＳＦＥＴ２０３のオン状態まで移動する。入力電圧ＶCCが増加した場合には、この領域においてはＱGは線形的に増加するけれども、電圧ＶGSは曲線２９３に沿って点２９４よりほんの少し下までしか低下しないだろう。
【００７６】
従来のスイッチング用途においては、ターンオンの期間にＭＯＳＦＥＴのゲートに配置される全電荷は、ターンオフの期間に接地に捨てられる。トータルゲート電荷は、最大ＶCCまでゲートを充電し、その後接地へと放電することに相当し、ゲート電圧およびゲート電荷の大きな「変動」をもたらす。ここでは、ゲート電荷変動は、
【００７７】
【数１１】
2010528575.tif 000014
【００７８】
のように定義される。
従来のゲート駆動方法においては、このゲート電荷変動は、
【００７９】
【数１２】
2010528575.tif 000015
【００８０】
である。
図７のグラフ２８０を再び参照して、本発明に従ってゲートが駆動されるときは、ゲート電荷は、曲線２８３および２８４に沿って、点２８６および２８７の間のみで交互に切替る。ゲートが改善された電荷変動ΔＱ’Gは、
【００８１】
【数１３】
2010528575.tif 000016
【００８２】
によって与えられ、ここで、ＱGL＞０である。（ＱGH−ＱGL）＜ＱGHであるので、所与の周波数において、より少ないゲート電荷が切替えのために必要とされ、ゲートを駆動するために必要とされる電力は、ゼロから点２８６への経路に沿った電荷、または（ＱGL−ＱG0）＝ＱGLによって、比例的に低下される。
【００８３】
低減されたゲート電荷変動をよりよく図示するために、本発明の方法は、図９のグラフ３２０に図示されるように、時間に対するＱGのプロットとして表わすことができ、ＭＯＳＦＥＴのゲート上に現れる電荷は、充電遷移３２２および放電遷移３２４を伴って、大きさＱGL（曲線３２１）と大きさＱGH（曲線３２３）との間で交互に変化する。ある最小電荷量ＱGLが、常に機器のゲート上に残されるので、領域３２５によって表わされる電荷は、あるサイクルから次のサイクルまで保存され、結果としてゲート駆動の効率が改善さ
れる。
【００８４】
［平均電力損失の最小化］：
前述のように、本方法に従ったゲートを駆動することに関連した電力損失は、
【００８５】
【数１４】
2010528575.tif 000017
【００８６】
によって与えられる。
高周波数ＭＯＳＦＥＴゲート駆動の期間における低減された電荷に関連した対応する省電力ＰGsavedは、
【００８７】
【数１５】
2010528575.tif 000018
【００８８】
によって与えられる。
図７のグラフ２８０を再び参照し、本発明の技術を用いて、ドレイン電圧ＶDSは、曲線２９２に沿って点２９６から点２９４まで変化し、曲線２９０および２９１によって表わされるカットオフ動作領域をスキップする。点２９４において、電力用ＭＯＳＦＥＴにかかる電圧は、ＩD・ＲDS(on)によって与えられる。
【００８９】
電流ＩDとドレイン電圧ＶDSとの関係が、さらに図８に示され、ここでは、降圧コンバータ１のようなスイッチング変換器に関するスイッチング波形３０３が、ゲート電圧ＶGS0からＶGS5で表わされるＭＯＳＦＥＴのＩ−Ｖ曲線群上に重ねて描かれる。ゲート電圧がＶGS0に等しくかつＩD＞０である点３０１からスタートし、ＭＯＳＦＥＴのゲートが飽和領域３０５においてバイアスがかけられ、かつＶDSが相対的に一定である間に、電流はＶGSに伴って曲線３０２に沿って増加する。Ｉ−Ｖ曲線３０６で表わされるゲート電圧ＶGS3以下では、ＭＯＳＦＥＴがＶDSは曲線３０４に沿って低下し続けるがＩDは大きくは変化しない線形領域３０７において動作されるまで、ドレイン電圧ＶDSは曲線３０３に沿って変化する。ゲート放電過程は、同じ終点３０１および３０４の間で逆方向に遷移する。
【００９０】
各サイクルの期間Ｔにおけるオン時間ｔonの間継続する完全オン状態についての平均電力損失は、
【００９１】
【数１６】
2010528575.tif 000019
【００９２】
によって与えられる。ここで、Ｄ≡ｔon／Ｔである。
図７を再び参照して、点２９６の低電流状態において、ＭＯＳＦＥＴ２０３にかかる電圧は、ＶDS＝（ＶDD−δＶ）≒ＶDDによって与えられ、期間ｔsat＝Ｔ−ｔonの、対応する電力損失は、
【００９３】
【数１７】
2010528575.tif 000020
【００９４】
で与えられる。
電力用ＭＯＳＦＥＴのトータル導通損失は、ＭＯＳＦＥＴがその線形領域において完全オンにバイアスがかけられているときの導通損失Ｐcondと、ＭＯＳＦＥＴが動作の飽和領域にあるときである間隔（interval）ｔsatの間におけるバイアス電流ＩDBIASによる電力損失ＰBIASとの合計であり、または、
【００９５】
【数１８】
2010528575.tif 000021
【００９６】
である。ここで、Ｔ＝（ｔsat＋ｔon）であり、可変周波数動作においてはサイクルごとに変化し得る。また、デューティファクタＤを用いた固定周波数動作においては、電力用ＭＯＳＦＥＴのトータル導通損失は、
【００９７】
【数１９】
2010528575.tif 000022
【００９８】
である。
開示された技術を用いることにより、機器における導通損失およびゲート駆動損失のトータルは、
【００９９】
【数２０】
2010528575.tif 000023
【０１００】
によって与えられ、ここで、大括弧の項は、従来のゲート駆動技術を用いた、ゲート駆動および導通損失Ｐlossを表わす。この項を代入することによって、
【０１０１】
【数２１】
2010528575.tif 000024
【０１０２】
の関係が生じ、ここで、可変周波数動作においては、Ｔはサイクルごとに変化してもよい。または、固定周波数動作においては、
【０１０３】
【数２２】
2010528575.tif 000025
【０１０４】
となる。
開示された方法において、電力を節約するためには、Ｐ’loss＜Ｐlossすなわち、
【０１０５】
【数２３】
2010528575.tif 000026
【０１０６】
であり、ゲートドライブを低減することによって節約される電力は、バイアス電流ＩDBIASからもたらされる追加の導通損失によって消費されるどのような追加の電力をも、相殺しなければならないことを意味する。固定周波数ｆおよびデューティファクタＤ≡ｔon／Ｔで動作する場合は、この式は、
【０１０７】
【数２４】
2010528575.tif 000027
【０１０８】
のように表現され得る。
低減されたゲートドライブにおける省電力が、バイアス電流からもたらされる追加された電力消費ＰBIASよりもっと有益であるときに、この状態はより高い周波数ｆおよびより低いＶDD入力状態においてより容易に満足される。
【０１０９】
ＱGL・ＶGLに対するＩDVIASの関係に関する一般的な結論を得ることは困難であるが、これは、これらが関連し、かつ特定の電力用ＭＯＳＦＥＴの製造過程および設計に依存するためである。所与の機器においては、駆動回路におけるＱGL・ＶGLを増加すること、すなわち、ＶBIASを増加することは、ゲート駆動損失を低減するが、同時にＩBIASを増加し、導通損失を増加する。したがって、最適な省電力バイアス状態は、技術特有のものである。
【０１１０】
デューティファクタＤは、各スイッチング用途ごとに特有である。たとえば、図１Ａ、図１Ｂおよび図１Ｃに示される降圧コンバータにおいては、Ｈｉｇｈ側のＭＯＳＦＥＴ２，１１，２１のデューティファクタは、Ｄ＝Ｖout／Ｖinで与えられ、ここで、Ｖout＝Ｖinである。この式を代入することで、開示された低減されたゲート駆動方法が有効であるときの降圧調節器の特有の状態は、
【０１１１】
【数２５】
2010528575.tif 000028
【０１１２】
で与えられる。
この式は、降圧コンバータの出力および入力電圧の差が増加するにつれて、開示された低ゲート駆動損失技術の効果が小さくなることを意味している。
【０１１３】
図１Ｄに示されるような昇圧コンバータについては、変換比は、Ｖout／Ｖin＝１／（１−Ｄ）であり、ここにおいて、ＤはＬｏｗ側のＭＯＳＦＥＴ３１のオン時間を反映している。（１−Ｄ）にＶout／Ｖinを代入し、再配置することによって、開示された低減されたゲート駆動方法が有効であるときの昇圧調節器の特有の状態が、
【０１１４】
【数２６】
2010528575.tif 000029
【０１１５】
で与えられる。
昇圧コンバータにおいては、すなわちＶout＞Ｖinであるので、より大きな出力電圧がより小さい入力電圧から生成されるときに、開示された方法はより有効となる。
【０１１６】
図７のグラフ２８０を再び参照して、ＭＯＳＦＥＴ２０３が線形領域で動作しているときは、ＭＯＳＦＥＴ２０３の電圧低下ＶDSは、点２９５において、その最小値にほぼ到達する。上述の動作においては、ゲート駆動回路は、オン抵抗または電圧降下を減少することによる最小の効果にもかかわらず、ＭＯＳＦＥＴをゲートバイアス２９４まで過度運転（overdrive）する。ＶCCより小さいどのような電圧でのＭＯＳＦＥＴのゲートの部分充電も、回路の他のどこかで同様の電力損失を生じさせ、効率を改善しないので、ゲートの過度運転を抑制することは容易には達成できない。
【０１１７】
［遮断モードを有する、ゲート駆動損失が低減された回路］：
図１０は、本発明に従う他の実施例を示す。多くの用途において、電力用ＭＯＳＦＥＴがスイッチングしていないとき、たとえば、コンピュータがスタンバイモードやスリープモードのときのように、延長された期間が生じ得る。このような動作状態の期間では、バッテリから負荷および電力用ＭＯＳＦＥＴを通って流れるどのような導通電流も、たとえそれがＩBIASのように少量であっても、時間とともにバッテリを放電するだろう。延長されたオフ時間の問題に対する解決策は、開示された発明を遮断モードを含むように修正することである。
【０１１８】
回路３５０は、遮断モードの追加された特徴を用いて、ゲート駆動損失の低減量が増加された、開示された電力用ＭＯＳＦＥＴの一般的な記述を示す。図５の回路２００と同様に、回路３５０は、ゲートドライバ３５２を含むが、この場合には、ゲートドライバ３５２は、２つの状態ではなく、３つの状態、すなわち、低抵抗を有する完全導通状態、固定の小電流を導通させるためにＶBIASにバイアスがかけられかつ飽和した状態、そして低漏洩カットオフのための完全オフ状態を有する。そのため、ゲートドライバ３５２は、論理信号またはＰＷＭ信号を受けるためのＩＮ、および機器を遮断するための有効ピン（enable pin）の２つの入力を有する。
【０１１９】
図示されるように、バッファ３５１の出力は、ゲートドライバ３５２の「ＩＮ」入力端子に、ＶCCから接地までの範囲の信号、すなわちレール・トゥ・レールでスイッチングするデジタル信号を供給する。有効信号（enable）が、「オン」状態となるようにバイアスがかけられると、ゲートドライバ３５２は「ＩＮ」端子の信号に応答し、ゲートドライバ３５２の出力は、ＶCCおよびＶBIASとの間で交互に切替る電圧ＶGS1でＭＯＳＦＥＴ３５３のゲートを駆動する。電力用ＭＯＳＦＥＴ３５３が、次に、ゲート駆動電圧ＶCCおよびＶBIASによって定められる高ドレイン電流および低ドレイン電流との間で交互に切替わる電流を負荷３５４に供給する。前述のように、高周波数動作の期間では、ＭＯＳＦＥＴ３５３のゲートを、ＶBIASを下回らない電圧にバイアスをかけることによって、ゲート電荷がサイクルごとに保存され、かつゲート駆動損失が低減される。これにより、ゲート電圧変動を制限することによって達成される省電力が、スイッチング中の最小ドレイン電流であるＩBIASによる追加された導通損失より大きくなることが提供されるので、効率が改善される。
【０１２０】
有効信号がターンオフすると、ゲートドライバ３５２は、ＭＯＳＦＥＴ３５２のゲートが接地、すなわちソースと結合される第３の状態に切替わり、ここで、ＶGS1＝０である。電力用ＭＯＳＦＥＴ３５３のドレイン電流は、ソースと結合されたゲートによるドレインからソースへの接合点漏洩（電流）である機器の漏洩（電流）ＩDSSまで低減される。電流ＩBIASは小さく、好ましくは数マイクロアンペアから数十マイクロアンペアの範囲であっても、ＩDSSはさらに小さくて、好ましくは１マイクロアンペア以下、またはＩBIASより数桁のオーダ小さい大きさである。
【０１２１】
３つの状態は、図１１Ａ〜図１１Ｆに示され、かつ対比され、そして下記の表２に要約される。図１１Ａでは、ゲートドライバ３６１は、ＭＯＳＦＥＴ３５３のゲートをＶGS＝ＶCCにバイアスをかけ、機器はＭＯＳＦＥＴの動作の線形領域において完全に導通し、すなわち、図１１ＢのＩ−Ｖグラフ３６５に示されるような、ゲート制御された可変抵抗として動作する。この領域および点３６６におけるドレイン電流および電圧は、オームの法則、すなわち、ＶDS＝ＩD・ＲDS(on)に従う。多くの電源回路においては、ＩDの値は、ドレイン電流ＩD＝ＶDS／ＲDS(on)がドレイン電圧ＶDSに比例して変化するような回路内の他の素子を有する電力用ＭＯＳＦＥＴの電圧分割器によって定められる。高周波数で切替えられるインダクタまたは他の電流源を有する回路においては、ＩDの大きさは、回路によって与えられ、したがってＶDSが調整する。
【０１２２】
第２の状態においては、図１１Ｃに示されるように、ゲートバッファ３７１は、ＭＯＳＦＥＴ３５３のゲートを、電圧源または基準電圧源３５５によって設定される値ＶGS＝ＶBIASにバイアスをかける。ＭＯＳＦＥＴ３５３は、図１１Ｄの点３７６に示されるような、ドレイン電流ＩD＝ＩBIASを導通する。このモードにおいては、ドレイン電流ＩDは、相対的に「一定」であり、ＶDSの値の最小依存性を示していることを意味する。しかしながら、それは、ゲートバイアスＶBIASに大きく依存する。
【０１２３】
第３の状態においては、図１１Ｅに示されるように、ゲートバッファ３８１は、ＭＯＳＦＥＴ３５３のゲートをソースと短絡し、ＶGS＝０とする。Ｎチャンネル型ＭＯＳＦＥＴ３５３は、正のしきい値電圧、すなわちＶtn＞０を有する増大（enhancement）機器であると仮定すると、ＶGS＝０において、機器は、図１１Fに示されるように、オフ状態ドレイン電流ＩDSSが接合点漏洩に起因するカットオフの領域内となる。点３８６における、ＶDDの逆バイアスについての漏洩電流はゼロとなるように見えるが、片対数グラフ上にプロットされた実際のＩDSS漏洩電流は、いくらかの電圧依存性を示す。しかし、それは、一般的には、電力用ＭＯＳＦＥＴの特定のドレイン電圧の範囲にわたって、１μＡより十分低いままである。
【０１２４】
本発明に従う、三状態ゲートドライバおよび電力用ＭＯＳＦＥＴの動作状態が、以下の真理値表に要約される。
【０１２５】
【表２】
2010528575.tif 000030
【０１２６】
表２は、有効信号がＨｉｇｈ状態にバイアスがかけられたときには、ＭＯＳＦＥＴの導通は論理入力ＩＮに依存するが、有効信号がＬｏｗのときには、ＭＯＳＦＥＴはオフであり、かつＩＮ信号とは独立して動作することを示す。出力コンダクタンスｇDS≡ｄＩD／ｄＶDSは、ドレイン電圧感度の質的な基準としてふくまれる。
【０１２７】
好ましい実施例では、高周波スイッチング期間において、ＭＯＳＦＥＴ３５３を駆動するゲートドライバの出力ＶGSは、図１２Ａのグラフ４１０中の方形波４１１、４１２、４１３および４１４によって示されるように、ＶCCおよびＶBIASの間で交互に切替わり、グ
ラフ４００の矢印線によって示される論理入力電圧遷移４０４、４０５、４０６および４０７に従う。この期間は、破線で示される有効信号ＥＮは、高いままのＶCC（曲線４０１）である。同様に、片対数グラフ４２０に示されるように、ドレイン電流ＩDは、方形波４２１，４２２、４２３および４２４によって示されるように、ＩDBIASからＶDS／ＲDS(on)まで交互に切替わり、そして、グラフ４３０に示されるように、ドレイン電圧ＶDSは、波形４３１，４３２、４３３および４３４を用いて、（ＶDD−δＶ）およびＩD・ＲDS(on)の間で交互に切替わる。
【０１２８】
時刻ｔsleepにおいて、ＭＯＳＦＥＴ３５３はスリープモードまたは遮断モードに入るときに、有効信号ＶENはＬｏｗに引き下げられ（曲線４０２）かつ０Ｖにバイアスがかけられ（曲線４０３）、ＶGSを引き下げて（曲線４１５）０Ｖにし（曲線４１６）、ゲート電圧をＶBIASよりも低くする。遮断モードにおいては、グラフ４２０に示されるように、ドレイン電流ＩDが、ＩDSSの大きさのほぼゼロに近い漏洩電流（曲線４２６）まで低下する（曲線４２５）。そして、グラフ４３０に示されるように、ＶDSは、ＭＯＳＦＥＴ３５３のスイッチング期間中に、曲線４３４で示される最大ドレイン電圧（ＶDD−δＶ）よりも少しだけ高い電圧ＶDDまで、曲線４３５によって示されるように、急激に上昇する（曲線４３５）。
【０１２９】
もう一方の実施例においては、図１２Ｂに示されるように、ゲートドライバ３５２は、２つの異なるスイッチング波形の間で交互に切替わるようにしてもよい。グラフ４４０に示されるように、時刻ｔ1より前は、ゲートドライバ３５２の電圧出力は、ＶCCおよびＶBIASの間で交互に切替わる。本実施の形態に従うゲートドライバにおける低ＱGゲート駆動動作期間中（領域４４１）は、最小ゲートドライブは、バイアス電圧ＶBIAS＞０である（曲線４４２）。
【０１３０】
前述のように、開示された低ゲート電荷ゲート駆動技術は、いくつかの状態の下では効率を改善できるが、常に現れるバイアス電流ＩBIASに関連する導通損失により失われる電力は、効率を低下し得る。もしこのような状態が生じた場合には、回路３５０の動作は、時刻ｔ1において、ゲート電圧ＶGSがＶCCおよび接地の間で交互に切替わる（曲線４４４）従来のレール・トゥ・レールゲート駆動（領域４４３）を促進するように、劇的に変化され得る。レール・トゥ・レールの期間中は、低減されたゲート電荷変動の利益は失われる。時刻ｔsleepにおいて、ＭＯＳＦＥＴのゲートは、スリープモードに相当する不定の時間の間、接地４５５される。
【０１３１】
レール・トゥ・レール動作の期間中は、図１２Ｃのグラフ４４６に示されるように、回路３５０は、ターンオンに関連するノイズを低減するように動作され得る。「ソフトスイッチング」レール・トゥ・レール動作の期間中（領域４４７）は、各ターンオン遷移の期間において、ＶCCで駆動（曲線４４９）される前に、短い期間だけまずＶBIASまでゲート電圧を上昇させる（曲線４４８）。階段状のゲート波形曲線４４８および４４９は、ＭＯＳＦＥＴ３５３のドレインにおいて、波形のスルーレートを減少し、効果的にノイズを低減し得る。
【０１３２】
［三状態低損失ゲート駆動の実行例］：
図１３Ａ〜図１３Ｅは、低減された駆動損失を有する電力用ＭＯＳＦＥＴゲート駆動を実行するための、いくつかの回路を示す。図１３Ａにおいては、Ｈｉｇｈ側のＰチャンネル型ＭＯＳＦＥＴ４５１およびＬｏｗ側のＮチャンネル型ＭＯＳＦＥＴ４５３を備える、相補型ＭＯＳＦＥＴゲートドライバが、ＭＯＳＦＥＴ４５４のゲートを駆動する。Ｎチャンネル型パストランジスタ４５２は、さらに、ＭＯＳＦＥＴ４５４のゲートを基準電圧源４５５によって供給される基準電圧Ｖrefへ接続する。ＭＯＳＦＥＴ４５２のゲート電圧は、ＭＯＳＦＥＴ４５２をターンオンするために、そのソース電圧と比較して十分に正で
なければならない。適当なタイミング回路および論理回路によって制御されることにより、一度に１つの機器だけがターンオンされる。Ｈｉｇｈ側のＭＯＳＦＥＴ４５１がオンのときは、ＶGS＝Ｖbattであり、かつＭＯＳＦＥＴ４５１は、線形領域で動作している。ＭＯＳＦＥＴ４５２がオンのときは、ＶGS＝Ｖrefであり、ＭＯＳＦＥＴ４５４は電流源としてバイアスがかけられる。Ｌｏｗ側のＭＯＳＦＥＴ４５３がオンのときは、ＶGS＝０であり、ＭＯＳＦＥＴ４５４はオフとなる。
【０１３３】
図示されるように、ＭＯＳＦＥＴ４５２の本体は接地される。接地された本体は、ＭＯＳＦＥＴ４５１および４５３の状態に応じて、ゲート電圧ＶGSがＶrefの値よりも大きかったり、または小さかってりするので、ＭＯＳＦＥＴ４５２における寄生ダイオードの導通を防止することが必要とされる。
【０１３４】
ＭＯＳＦＥＴ４５２の本体を接地することによって、寄生本体ダイオード４５７Ａおよび４５７Ｂは、恒久的に逆バイアスのままとなる。もし、ＭＯＳＦＥＴ４５２の本体が接地されておらず、その代わりにソース−本体間の短絡を含む場合には、これらのダイオードの１つは。ＭＯＳＦＥＴ４５２のチャンネルに並列になり、同様に、ダイオード４５６はＭＯＳＦＥＴ４５４と並列になる。ソース−ドレイン間の並列ダイオードは、様々なゲートバイアス状態の１つ、すなわちＶGS＞ＶBIASまたはＶGS＜ＶBIASのときにおいて、順バイアスとなる。
【０１３５】
図１３Ｂに示されるボディバイアス生成器または「ボディスナッチャー（body snatcher）」のような他の回路技術は、この問題を回避するために用いられ得る。回路４６０に示されるように、パストランジスタ４６２は、寄生Ｐ−Ｎダイオード４６９Ａおよび４６９Ｂを含む。いずれかのダイオードが導通することを防止するために、２つのクロスカップルＮチャンネル型ＭＯＳＦＥＴ４６８Ａおよび４６８Ｂのネットワークは、いずれか一方のダイオードが順バイアスにされるようにＭＯＳＦＥＴ４６２の本体電位にバイアスをかけ、並列ＭＯＳＦＥＴによって短絡され、他方の寄生ダイオードは逆バイアスのままとされかつ非導通のままとされる。
【０１３６】
たとえば、もしＶGS＞ＶBIASの場合は、ダイオード４６９Ｂは順バイアスとされ、ダイオード４９６Ａは逆バイアスとされる。ＶGSがより正の端子であるので、Ｎチャンネル型ＭＯＳＦＥＴ４６８Ｂがターンオンし、かつ順バイアスダイオード４６９Ａを短絡し、ＭＯＳＦＥＴ４６２の本体をより負のＶBIAS端子へ接続し、ＭＯＳＦＥＴ４６８Ａをターンオフさせ、そしてダイオード４６９Ａを逆バイアスのままとするとともにＭＯＳＦＥＴ４６２と並列にする。対称的な回路なので、極性が機器のスイッチ状態を反転すると、ダイオード４６９Ｂは、逆バイアスになるとともにパストランジスタ４６２と並列になる。ボディバイアス生成技術は、どのようなトランジスタ、たとえば回路４５０についても適用され得る。パストランジスタは、ここでは、ソースおよびドレインの両方ともが固定の供給レール（supply rail）に接続されていないＭＯＳＦＥＴとして定義される。
【０１３７】
クロスカップル型ＭＯＳＦＥＴ４６８Ａおよび４６８Ｂに加えて、回路４６０も、Ｄ／Ａコンバータ４６５が固定の電圧基準４５５と置き換えられていることを除いては、回路４５０と同様である。Ｄ／Ａコンバータの出力は、コンバータ４６５のデジタル制御を用いてＶBIASを調整することができる。図示されるように、データコンバータ（data converter）４６５は、電圧基準源４６６によって供給される最大量Ｖrefまでの電圧を出力する。そうでなければ、図１３Ｂの回路４６０は、Ｎチャンネル型パストランジスタ４６２がオフのときは、電力用ＭＯＳＦＥＴ４６４のゲートを駆動するＨｉｇｈ側のＰチャンネル型ＭＯＳＦＥＴ４６１およびＬｏｗ側のＮチャンネル型ＭＯＳＦＥＴ４６３を備える相補型ゲートドライバを利用する。前のように、ＭＯＳＦＥＴ４６２のゲートは、ＭＯＳＦＥＴ４６２をターンオンするために、そのソースと比較して十分に正のバイアスがかけら
れなければならない。
【０１３８】
図１３Ｃは、本発明に従って作製される、低駆動損失を有するＤ／Ａコンバータ駆動の電力用ＭＯＳＦＥＴの実行例を示す。回路４７０に示されるように、電力用ＭＯＳＦＥＴ４７１のゲートは、Ｎチャンネル型および／またはＰチャンネル型のパストランジスタ４７２、４７３、４７４および４７５を備え、そのうちの１つが一度に導通する、マルチプレクサによって電力が供給される。Ｌｏｗ側ＭＯＳＦＥＴ４７５は電力用ＭＯＳＦＥＴ４７１のゲートをＶG0＝０または接地にバイアスをかけ、パストランジスタ４７４は電力用ＭＯＳＦＥＴ４７１のゲートをＶG1＝ＶBIAS1にバイアスをかけ、パストランジスタ４７３は電力用ＭＯＳＦＥＴ４７１のゲートをＶG2＝ＶBIAS2にバイアスをかけ、そしてＨｉｇｈ側のＭＯＳＦＥＴ４７２は電力用ＭＯＳＦＥＴ４７１のゲートをＶG3＝Ｖbattにバイアスをかける。上述のボディバイアス技術は、必要に応じて採用され得る。
【０１３９】
図１３Ｄは、電力用ＭＯＳＦＥＴが駆動される他のＤ／Ａコンバータを示し、これにおいて、バイアス状態は、バイアス点ＶG2およびＶG1を生成するために抵抗４９６Ａ、４９６Ｂおよび４９６Ｃを備える抵抗分割器ネットワークによって定められる。この抵抗は、バイアス点を施低するために適切な大きさにされ、たとえば、ＶG2＝Ｖbatt・（Ｒ2＋Ｒ3）／（Ｒ1＋Ｒ2＋Ｒ3）とされる。ＶGSゲート電圧は、ＭＯＳＦＥＴ４９２、４９３、４９４および４９５を備えるアナログマルチプレクサを用いて選択される。図示されるように、ＶGＳ3＝Ｖbatt、ＶGＳ0＝０であり、ゲート電圧のこれらの値の間の中間バイアス状態を有する。分割器ネットワークを形成するために、いくつの抵抗を用いてもよい。
【０１４０】
あるいは、図１３Ｅに示されるような、順バイアスがかけられたダイオードおよび抵抗の組み合わせを用いるようにしてもよい。分割器ネットワークは、線形のステップを備える必要はないが、目標のバイアス電圧に近いより大きな分解能を含み得る。説明したＤ／Ａコンバータゲート駆動方法の全ては、製造時または動作時のいずれかにおいて、ＩDBIASの値の設定について、いくつかの制御度（degree of control）を提供する。
【０１４１】
［電流フィードバックを有する、ゲート駆動損失が低減された回路］：
ＩDBIASの値の設定において、変化する柔軟性の度合いを提供する一方で、上述の回路およびゲート駆動方法は、固定バイアス電圧を採用しており、製造や動作状態変化による電力用ＭＯＳＦＥＴの変動を自動的に補償しない。
【０１４２】
たとえば、図１４Ａは、図５に示されたゲートドライバ２０２を実現するための回路５５０を示す。図示されるように、電力用ＭＯＳＦＥＴのゲートは、ＶCCに接続されたＰチャンネル型ＭＯＳＦＥＴ５５３と、電圧源５５５によって供給される基準電圧ＶBIASにバイアスがかけられたソースを有するＮチャンネル型ＭＯＳＦＥＴ５５４とを備えるＣＭＯＳドライバによって駆動される。ＭＯＳＦＥＴ５５４が低電流オン状態においてバイアスがかけられると、ＶGS1＝ＶBIASとなり、ドレイン電流ＩDは（ＶBIAS−Ｖt）に比例する。Ｖtは、温度およびロットごとの製造で変化するので、結果として電流は変化するであろう。
【０１４３】
このような変動の影響を取り去るために、図１４Ｂにおける回路５８０は、ドレイン電流ＩDを電流源５８９によって供給される基準電流Ｉrefの大きさにするための増幅器５８８を用いて、基準電圧源５８５によって供給される基準電圧ＶBIASの値をダイナミックに調整するＩD電流フィードバック回路９０を含む。ドレイン電流の大きさが電流センサ５９０によって測定され、増幅器５８８の負の入力に伝達される。フィードバックは出力電流を安定化する。電流ＩDのどのような増加に対しても、増幅器５８８への負の入力は出力を減少させ、ＶBIASの大きさを低下させるとともにＩDを減少し、これによって電流増加を相殺する。
【０１４４】
正味の効果が図１４Ｃのグラフ６００に示され、これにおいては、電力用ＭＯＳＦＥＴのしきい値電圧の影響が、ドレイン電流ＩDBIASに対してプロットされている。フィードバックが全くない場合は、Ｖt1のどのような増加も、曲線６０２によって示されるようなドレイン電流ＩDの比例した減少をもたらす。対照的に、フィードバックが有る場合は、ドレイン電流６０１は一定のままである。フィードバックのさらなる効果が図１４Ｄに示され、これにおいては、ＶDSに対するＩDのプロットが、過電流６０７Ａを目標値６０６まで減少するようにダイナミックにゲートバイアスを調整し、または逆に、ドレイン不足電流を６０７Ｂから目標値６０６まで増加する。
【０１４５】
図１５Ａに示される本発明の実施例においては、ＩDドレイン電流フィードバックは、検出抵抗６１８Ｂを用いて達成される。抵抗６１５Ｂでの電圧降下ＶSは、電圧ＶBIASを生成するために、電圧源６１９によって供給される基準電圧Ｖrefに関して、オペアンプ６１８によって個別に増幅される。バイアス電圧ＶBIASは、ＭＯＳＦＥＴ６１４がオン状態にバイアスがかけられると、電力用ＭＯＳＦＥＴ６１６のゲートを駆動する。電流検出抵抗６１５Ｂは電気負荷６１７と直列の総抵抗を増加し、したがって効率を低下する。
【０１４６】
【数２７】
2010528575.tif 000031
【０１４７】
検出電流Ｉsense６２７は、電流源６３０へ映され（mirrored）て、検出抵抗６３０にかかる電圧Ｖsenseに変換される。回路６１０の抵抗６１８Ｂとは異なり、検出抵抗６３１は負荷６２９の直列の抵抗増加には寄与しない。検出電圧Ｖsenseは、その後、増幅器６２３によって、電圧源６３２によって与えられる基準電圧Ｖrefに対して個別に増幅され、ＭＯＳＦＥＴ６２４のソースに出力電圧ＶBIASを生成する。ＶGS1＝ＶBIASのとき、すなわちＭＯＳＦＥＴ６２４がオンでかつＭＯＳＦＥＴ６２３がオフのときには、電流検出回路およびバイアスネットワークは、負のフィードバックを有する閉ループ（クローズドループ）を形成し、電力用ＭＯＳＦＥＴ６２６Ａにおいて、低ドレイン電流状態の安定制御を提供する。ＭＯＳＦＥＴ６２６Ａにおけるドレイン電流ＩDのどのような増加も、電流源６２７によって供給されるＩsense電流を増加させて、電圧をバランスさせる。これは、引き続いて、電流Ｉmirrorをを増加するとともに、オペアンプ６３３の負の入力に印加されるＶsenseを増加する。さらに大きな負の入力信号はＶBIASを低下させ、電力用ＭＯＳＦＥＴ６２６ＡのＶGSを減少させ、そして増加した電流を補償し、これによって、温度または製造の誤差にかかわらず、ＩDを一定に維持する。
【０１４８】
回路６１０におけるカレントミラー回路６２０の１つの利点は、負荷６２９に直列の、どのような追加の電圧低下をも生じさせず、したがって、電力源から負荷６２９へのエネルギ伝送効率を改善する。回路６１０に具現化した検出抵抗技術とは異なり、回路６２０に具現化したカレントミラー法は、ＭＯＳＦＥＴ６２６Ａおよび６２６Ｂのような、ソースが共通でドレインが分割された（common-source split-drain）ＭＯＳＦＥＴのみを用いることができ、これらにおいては、ＭＯＳＦＥＴのドレインは別々に接続され得る。トレンチゲート型縦型（trench-gated vertical）ＤＭＯＳやプレーナー型縦型（planar vertical）ＤＭＯＳのような、ドレイン共通機器を用いることはできない。
【０１４９】
あるいは、図１５Ｃに示される回路６５０は、負荷６５７に直列の大きな抵抗値の検出抵抗を用いることなく、個別の電力用ＭＯＳＦＥＴ６５６のドレイン電流を正確に監視するために採用され得る。検出電流６６０は、低電流状態の期間にＩDBIASの大きさを制御するため、および高電流低抵抗状態における短絡回路状態を検出するために用いられる。この電流検出法は、これとともに同時期に出願された「個別電力用半導体機器のためのカスコード電流センサ（Cascode Current Sensor For Discrete Power Semiconductor Devices）」と題された出願番号［代理人整理番号ＡＡＴＩ−２６−ＤＳ−ＵＳ］に記載され、引用によりここに援用される。
【０１５０】
具体的には、図１５Ｃに示されるように、電力用ＭＯＳＦＥＴ６５６に印加されたゲートバイアスは、Ｐチャンネル型ＭＯＳＦＥＴ６５３およびＮチャンネル型ＭＯＳＦＥＴ６５４を備えるゲートドライバによって制御される。ゲート電位ＶGSは、低抵抗状態において動作するときにはＶCC、または、低電流状態ではＶBIASのいずれかを含んでもよい。電圧ＶBIASは、動作状態または製造過程誤差にかかわらず所望の出力電流ＩDBIASを生成するためにフィードバックを用いて制御される。電流検出は、ゲート幅ｎ・Ｗを有し、電力用ＭＯＳＦＥＴ６５６に直列に接続された、低抵抗低電圧ＭＯＳＦＥＴ６５８Ａを用いて達成される。電力用ＭＯＳＦＥＴ６５６は、低電圧機器または高電圧機器を含んでもよく、回路６５０において他の要素と統合（集積）される必要はない。電流検出素子は、より大きいＭＯＳＦＥＴ６５８Ａと一体（モノリシック）に製造され、かつ共通のソースと分割したドレインとを共有する、ゲート幅ＷのカレントミラーＭＯＳＦＥＴ６５８Ｂを含む。
【０１５１】
【数２８】
2010528575.tif 000032
【０１５２】
閉ループ動作、すなわちＭＯＳＦＥＴ６５４がオンかつＭＯＳＦＥＴ６５３がオフのときにおいては、増幅器６６３の出力は、ＩDが目標電流ＩDBIASと等しいときにＶBIASまで（〜ＶBIAS）の出力電圧を有する。ＩDが非常に低い場合には、Ｉmirrorの電流はさらに減少し、したがって、オペアンプ６６３の負の入力へのＶsense電圧を低下する。より低い負の入力電圧は、引き続いて電力用ＭＯＳＦＥＴ６５６のゲートをより高いバイアスへ駆動する増幅器６６３の出力電圧の増加をもたらし、ＩDを目標値まで増加する。
【０１５３】
Ｎチャンネル型ＭＯＳＦＥＴ６５４がオフでかつＰチャンネル型ＭＯＳＦＥＴ６５３がオンのときに、電力用ＭＯＳＦＥＴ６５６は、高電流状態にバイアスがかけられ、オペアンプ６６３の出力は、抵抗６５５を通って低下し、無視される。電圧Ｖsenseは、短絡回路および過電流保護の目的のために、ＭＯＳＦＥＴ６５８Ａの電流ＩDを監視するためにさらに用いられてもよい。図示されるように、電圧Ｖsenseは、ヒステリシス比較器（hysteretic comparator）６７０によって、電圧源６７１により供給される基準電圧Ｖrefと比較される。ＶsenseがＶrefを超過しているときは、電流ＩDは非常に高すぎて、過電流遮断（over-current shut-down）となる、すなわち、ＯＣＳＤ比較器６７０は、システムに、過電流が発生し電力用ＭＯＳＦＥＴ６５６が遮断されるべきであることを通知する、Ｈｉｇｈの論理出力信号を生成する。
【０１５４】
したがって、検出抵抗、カレントミラー、カスコード電流検出、または他の方法を含む電流検出技術を利用することにより、またさらにゲートバイアスＶBIASを変調するための負のフィードバックを有する電流検出技術との組み合わせによって、ドレイン電流ＩBIASの値は正確に制御され得る。ＩBIASの値の制御によって、各スイッチングサイクルの低（low）状態において電力用ＭＯＳＦＥＴのゲートに残る最小ゲート電荷ＱGLもまた、本発明の方法に従い、図９のグラフと一致するように、ゲート駆動損失を最小化するために制御され得る。
【０１５５】
［電流トリミングを有する、ゲート駆動損失が低減された回路］：
上述の技術では、ＩDBIASの値を低電流状態に設定するために電流フィードバックを用いるが、電流の精度および回路の複雑さは、多くの用途のために必要とされるものよりも大きくなるかもしれない。飽和したＭＯＳＦＥＴは、
【０１５６】
【数２９】
2010528575.tif 000033
【０１５７】
の式によって与えられ、相互コンダクタンスの因子および（ＶGS−Ｖt）の自乗に線形に比例するドレイン電流を有するので、しきい値電圧は、飽和電流に影響を与える支配的なプロセスパラメータである。そのようなものとして、適度に正確な電流制御は、製造過程の一部として、しきい値のばらつきを補償するための、回路の電気的トリミングによって達成し得る。
【０１５８】
図１６Ａに示されるように、低駆動損失を有し、本発明に従って製作された電力用ＭＯＳＦＥＴゲートドライバ７０１は、低抵抗動作のためのＶCCと低電流状態のためのＶBIASとの間で交互に切替わる電圧を有する電力用ＭＯＳＦＥＴ７０２のゲートを駆動する。固定電圧源７０６は、ＶBIASの値を設定する。製造後、電流ＩDが検査装置によって測定され、測定されたＩDの値がバイアス電流ＩDBIASの目標値に一致するまで、トリムネットワーク７０５を調整するために用いられる。この較正（キャリブレーション）は、好ましくは、室温にて行なわれる。
【０１５９】
飽和電流もまた、一時的にはしきい値電圧に起因して温度とともに変化するので、追加の温度補償回路７０９は、温度にわたってＩDの準一定値（semi-constant value）に維持するように、ＶBIAS７０６を調整するために用いられ得る。
【０１６０】
図１６Ｂに示されるトリムされたゲートドライバ回路７２０は、ゲートドライバ７２１および７２２と、電力用ＭＯＳＦＥＴ７２４と、負荷７２５とを含む。残りの要素は、トリムされたバイアス電圧ＶBIASを実現するために用いられ、基準電圧Ｖrefを供給する基準電圧源７２６と、抵抗７２８Ａ、７２８Ｂおよび７２９ａ〜７２９ｅを含む抵抗分割器ネットワーク７２８と、ワンタイム・プログラマブル（ＯＴＰ）ＭＯＳＦＥＴ７３０ａ〜７３０ｅと、バイアスマルチプレクサ７３１ａ〜７３１ｅと、ＯＴＰプログラマ７２７とを含む。抵抗７２８Ａおよび７２８Ｂは、それぞれ抵抗値ＲAおよびＲBを有する。
【０１６１】
製造後、ＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅは、ＶCCよりも十分低い、標準的なしきい値電圧を示す。動作中には、マルチプレクサ７３１ａ〜７３１ｅは、ＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅの各々のゲートをＶCCにバイアスをかけ、ＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅの各々をターンオンさせ、並列に接続された抵抗７２９ａ〜７２９ｅのうちの１つを短絡する。たとえば、プログラムされていない状態においては、ＯＴＰ  ＭＯＳＦＥＴ７３１ｃは０．７Ｖのしきい値を有する。マルチプレクサ７３１ｃは、ＯＴＰ  ＭＯＳＦＥＴ７３１ｃのゲートをＶCCに接続し、導通して、対応する抵抗７２９ｃを短絡する。
【０１６２】
プログラムされていない状態においては、すべての抵抗７２９ａ〜７２９ｅは短絡され、ＶBIASは、抵抗分割器７２８によって、
【０１６３】
【数３０】
2010528575.tif 000034
【０１６４】
に設定される。
プログラミングは、ＯＴＰ  ＭＯＳＦＥＴ７３１ａ〜７３１ｅのうちの与えられた１つ
をプログラマ７２７に接続し、かつ、高電圧において機器を飽和領域にバイアスをかける。プロセスは、ホットキャリア（hot carrier）を創生するとともに、ゲート酸化物（gate oxide）を充電し、通常の動作においてはＯＴＰ  ＭＯＳＦＥＴが導通しないようにするために恒久的に機器のしきい値電圧をより高い値に増加する。これによって、並列の抵抗７２９ａ〜７２９ｅの１つは、電圧分割器７２８に挿入され、抵抗分割比およびＶBIASの値を調整する。抵抗７２９ａ〜７２９ｅの値は、等しくてもよいし異なっていてもよく、これによって、トリミングは線形であっても非線形であってもよい。抵抗７２９ａ〜７２９ｅの値によって、トリムされた出力は、Ｖrefと同じ高さからＶref／ｍのいくらかの割合までの範囲を取り得る。図１６Ｃに示されるように、コードが多くの組み合わせで配列され得る。図示されるように、コードＣ１〜Ｃ８は、プログラムされていないＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅによって、どの抵抗が短絡されたかということに依存する、様々な抵抗の組み合わせに相当する。コードＣ１は、ＶBIASの最低電圧（直線７４１）をスタートし、ＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅの個々をターンオフすることによって、様々なビットがプログラムされるにつれて増加する（直線７４２）。線７４３によって示されるもう一方のパターンは非線形のステップを用い、大きさＶrefの最大電圧（直線７４４）で終了する。
【０１６５】
多くの特定のプログラミングシーケンス（順序）が可能であるが、ＶBIASをトリミングするための一般的なプログラミングアルゴリズム７８０が図１６Ｄに示され、固定電圧ＶDSが、低電流状態、すなわちＩDBIASで動作される電力用ＭＯＳＦＥＴ７２４に印加される。ステップ７８１にて、このバイアスが印加されると、ドレイン電流ＩDが、ステップ７８２にて測定され、そしてステップ７８３にてドレイン電流ＩDはある許容範囲内のＩDBIASの目標範囲と比較される。もし電流が低すぎる場合には、ステップ７８４にて、１つまたはより多いＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅがプログラムされ、ＶBIASおよび電流ＩDを増加する。そして、プロセスは、測定されたＩDがＩDBIASについての特定の範囲に到達するまで反復され（ステップ７８５）、プログラムは終了する（ステップ７８６）。
【０１６６】
ＩDBIASプログラミングの一例が図１６Ｅに示され、ここにおいて、製造後の製品は、大きさＩinitialの電流を有し（直線８０１）、各反復の間に、ＩDlowからＩDhighの目標範囲のすぐ外側の直線８０２によって表わされる値に到達するまで電流が増加する。５回目の反復において、電流は、目標範囲内である直線８０４によって表わされる値まで増加し、プログラムは終了される。プログラムは室温において実行されてもよいが、同じプログラムは、より高い温度においても用いられてもよい。
【０１６７】
あるいは、プログラムは２つの温度で実行されてもよく、１つは初期電流における誤差を修正するためのものであり、第２のトリミングは、温度によるしきい値変動の効果を補償するためのものである。図１６Ａの温度補償回路７０９は、高温でのトリミングの必要性を避けるために、たとえば−３ｍＶ／℃の特定の温度係数を仮定してもよい。いずれの方法でも、トリミングを用いてＩDBIASの精度は改善され、したがって、ＭＯＳＦＥＴ７０２のゲート電荷変動をより緻密に制御する。
【０１６８】
［カレントミラー駆動を有する、ゲート駆動損失が低減された回路］：
上述の技術においては、ＩDBIASの大きさは電力用ＭＯＳＦＥＴのしきい値に依存する。１つのケースにおいては、ＶDBIASの値が目標とされるＩDBIASの値を生成するように調整するために、能動的トリミング（active trimming）が採用された。他方のケースでは、閉ループ動作の下で、ＩDを目標電流ＩDBIASにするために、電流フィードバックが採用された。
【０１６９】
本発明の他の実施例においては、ゲート駆動損失が低減された回路は、電力用ＭＯＳＦ
ＥＴのしきい値変動に対して鈍感なゲート駆動技術を利用する。しきい値に対する感度を排除するためのこのような方法の１つは、図１７Ａに示される、カレントミラーゲート駆動回路を利用する。この技術は、電流を実際に検出せず、一体的（モノリシック）に製造された２つのＭＯＳＦＥＴが、実質的に一致したしきい値電圧を示し、同一のゲート駆動状態の下で、飽和領域において、ドレイン電流は、ＭＯＳＦＥＴのゲート幅におおよそ比例してスケーリングされる。
【０１７０】
具体的には、ＭＯＳＦＥＴ８２４Ａおよび８２４Ｂは、カレントミラー８３０として一体的に製造される。電力用ＭＯＳＦＥＴ８２４Ａは、大きなゲート幅ｎ・Ｗを有する低抵抗機器であり、一方カレントミラーＭＯＳＦＥＴ８２４Ｂは、ＭＯＳＦＥＴ８２４Ａのゲート幅よりも「ｎ」倍小さい、ゲート幅Ｗを有する。ＭＯＳＦＥＴ８２４Ａのゲートは、ＶCC、ＶDBIASおよび接地の３つの入力の選択肢を有するゲートドライバ８２１によって駆動される。ＶCCが選択されると、電力用ＭＯＳＦＥＴ８２４Ａは低抵抗状態にバイアスがかけられ、線形領域で動作する。接地が選択されると、電力用ＭＯＳＦＥＴ８２４Ａはカットオフされ、電流は流れない。
【０１７１】
ＶDBIASが選択されると、電力用ＭＯＳＦＥＴ８２４Ａのゲートドライブは、電流源８２２およびミラーＭＯＳＦＥＴ８２４Ｂを備えるバイアスネットワークによって定められる。このモードの等価回路が図１７Ｂに示され、固定電流源８２２が、幅比（width ratio）「ｎ」によって分割された目標電流ＩDBIASを供給するように選択またはプリセットされる。電流ＩDBIAS／ｎが、ドレインとゲートが短絡された、すなわち、しきい値接続された（threshold-connected）ＭＯＳＦＥＴ８２４Ｂに供給される。しきい値接続されたＭＯＳＦＥＴ８２４Ｂは、自己バイアスをかけ（self biasing）、これは、そのゲート電圧を、固定電流源８２２によって供給されるドレイン電流を流すために必要とされる電位ＶDBIASとなるように調整することを意味する。この定義によって、ＶDS＝ＶGSは、飽和状態ＶDS＞（ＶGS−Ｖt）が常に満たされることを保証するので、しきい値接続されたＭＯＳＦＥＴ２４８Ｂは飽和領域で動作する。
【０１７２】
このＶDBIAS電圧、すなわちＭＯＳＦＥＴ８２４Ｂのゲート電圧は、大きな電力用ＭＯＳＦＥＴ８２４Ａのゲート電圧でもある。ＭＯＳＦＥＴ８２４Ａの電圧が大きいことが与えられると、ＩDBIASがあまり大きくないことを意味し、それはまた飽和領域であり、かつＭＯＳＦＥＴ８２４Ａおよび８２４Ｂの電流は、「ｎ」の比率でスケーリングされるべきである。もし、電流源８２２が電流ＩDBIAS／ｎにプリセットされた場合は、ＭＯＳＦＥＴ８２４Ａおよび負荷８２３の電流は、
【０１７３】
【数３１】
2010528575.tif 000035
【０１７４】
となるべきである。
ＭＯＳＦＥＴ８２４Ａおよび８２４Ｂのしきい値電圧は、ぴったりと合致しているので、プロセスの変動や温度に起因する、どのようなＶtの変化が両方の機器に発生しても、共通モードノイズ（common-mode noise）として排除される。たとえば、もしＶtが、なんらかの理由で（Ｖt−ΔＶt）に低下した場合は、ＶBIASが同じ量だけ低下して（ＶBIAS−ΔＶt）となる。ＭＯＳＦＥＴ８２４Ａのゲートドライブは、（ＶBIAS−Ｖt）から、
【０１７５】
【数３２】
2010528575.tif 000036
【０１７６】
の値に変化し、これは当所の状態と同じである。したがって、しきい値変動の影響は、カレントミラーゲートドライブを用いてキャンセルされる。
【０１７７】
したがって、ＩDBIASを設定する際のどんな誤差も、チャンネル短絡効果（short-channel effect）、直列抵抗、擬似飽和（quasi-saturation）などのような、二次的な因子によるものである。必要であれば、製造過程の一部として電流源８２２の値を調整するために、トリム回路８３１が採用され得る。
【０１７８】
トリミングを有しないカレントミラーゲート駆動回路８６０が図１８に示される。ゲート駆動回路８６０は、カレントミラーＭＯＳＦＥＴ対８６１と、負荷８６３と、ＭＯＳＦＥＴ８６４，８６５、８７０を含む三状態（tri-state）ゲートドライブと、ブレーク・ビフォア・メイク（ＢＢＭ）バッファ８６６と、抵抗８６９を有するバイアス電流生成ＭＯＳＦＥＴ対８７１とを備える。図示されるように、電力用ＭＯＳＦＥＴ８６２Ａは、Ｐチャンネル型ＭＯＳＦＥＴ８６４がオンのときは低抵抗状態に、Ｎチャンネル型ＭＯＳＦＥＴ８７０がオンのときは完全オフ無導通状態に、そしてＮチャンネル型ＭＯＳＦＥＴ８６５がオンのときは低く制御された電流ＩDBIASにおいて飽和状態に、バイアスがかけられ得る。ＢＢＭバッファ８６６の制御の下で、ＭＯＳＦＥＴ８６４，８６５、８７０のうちの１つだけが、一度にオンにされてもよい。
【０１７９】
ＭＯＳＦＥＴ対８６１は、ゲート幅ｎ・Ｗを有する電力用ＭＯＳＦＥＴ８６２Ａと、ゲート幅Ｗを有する、より小さいカレントミラーＭＯＳＦＥＴ８６２Ｂとを備える。ＭＯＳＦＥＴ８６２Ｂのゲートおよびドレインの電圧ＶBIASにより、機器はドレイン電流ＩDBIAS／ｎを導通する。この電流は、Ｐチャンネル型ＭＯＳＦＥＴ８６７および８６８を備えるカレントミラー８７１によって確立される。しきい値接続されたＭＯＳＦＥＴ８６８は、抵抗８６９によって設定され、
【０１８０】
【数３３】
2010528575.tif 000037
【０１８１】
の大きさを有する電流Ｉrefを導通する。
電流Ｉrefは、ＭＯＳＦＥＴ８６２Ｂを駆動するためにＭＯＳＦＥＴ８６７によって映される。Ｐチャンネルしきい値電圧Ｖtpが与えられることによって、この電流が目標値ＩDBIAS／ｎに設定されるように、抵抗８６９の抵抗値Ｒが調整される。
【０１８２】
図１９は、本発明に従って製造されたカレントミラーゲートドライブ８８０を示し、Ｉrefは、電圧Ｖrefを与える電圧基準源８９０と抵抗８８９とを用いて実現される。電流Ｉrefは、
【０１８３】
【数３４】
2010528575.tif 000038
【０１８４】
で与えられ、ここでＲの値は、Ｉref＝ＩDBIAS／ｎとなるように選択される。
回路８８０は、また、三状態ゲートドライバの他の実行例を示す。ゲートドライバは、論理「ＡＮＤ」ゲート８９２，８９３および反転器８９４，８９５，８９６によって駆動される、ＶCC接続されたＰチャンネル型ＭＯＳＦＥＴ８８４と、ＶBIAS接続されたＮチャンネル型ＭＯＳＦＥＴ８８５と、接地接続されたＮチャンネル型ＭＯＳＦＥＴ８９１とを
備える。有効信号（enable signal）ＥＮが、論理Ｌｏｗ状態のときは、ＡＮＤゲート８９２，８９３の出力はＬｏｗであり、ＭＯＳＦＥＴ８８５をターンオフし、そしてＭＯＳＦＥＴ８９４によって反転され、ＡＮＤゲート８９２の出力は、Ｐチャンネル型ＭＯＳＦＥＴ８８４のゲートをＨｉｇｈにバイアスをかけて、ターンオフする。反転器８９６によって反転されたＬｏｗの有効信号は、接地ＭＯＳＦＥＴ８９１をＨｉｇｈのゲートバイアスで駆動し、それをターンオンし、電力用ＭＯＳＦＥＴ８８２Ａのゲートを接地と短絡する。このような状態では、ＭＯＳＦＥＴ８９１がオンであり、ＭＯＳＦＥＴ８８４および８８５がオフとなる。
【０１８５】
有効信号ＥＮがＨｉｇｈのときは、反転器８９６の出力はＬｏｗで、かつＭＯＳＦＥＴ８９１がオフとなる。ＥＮをＡＮＤゲート８９２および８９３のＨｉｇｈ入力として用いることで、それらの出力は、もっぱら入力ピンＩＮの状態に依存する。ＩＮがＨｉｇｈのときは、反転器８９５はＡＮＤゲート８９３の入力および出力をＬｏｗに駆動し、Ｎチャンネル型ＭＯＳＦＥＴ８８５をターンオフする。しかしながら、Ｈｉｇｈ入力は、ＡＮＤゲート８９２の入力および出力をＨｉｇｈに駆動し、かつ反転器８９４によって反転され、Ｐチャンネル型ＭＯＳＦＥＴ８８４のゲートをＬｏｗに駆動してＭＯＳＦＥＴ８８４をターンオンする。このような状態では、ＭＯＳＦＥＴ８８４がオンであり、ＭＯＳＦＥＴ８８５および８９６はオフとなる。
【０１８６】
反対に、ＥＮがＨｉｇｈでかつＩＮがＬｏｗのときは、反転器８９５は、ＡＮＤゲート８９３の入力および出力をＨｉｇｈに駆動してＮチャンネル型ＭＯＳＦＥＴ８８５をターンオンする。しかしながら、Ｌｏｗ入力は、ＡＮＤゲート８９２の入力および出力をＬｏｗに駆動し、８９４によって反転され、Ｐチャンネル型ＭＯＳＦＥＴ８８４のゲートをＨｉｇｈに駆動して、Ｐチャンネル型８８４をターンオフする。このような状態では、ＭＯＳＦＥＴ８８５がオンであり、ＭＯＳＦＥＴ８８４および８９６がオフとなる。
【０１８７】
組み合わせ論理を用いて、どのようなときにでも、電力用ＭＯＳＦＥＴ８８２Ａのゲートを駆動する３つのＭＯＳＦＥＴ８８４、８８５または８９１のうちの１つだけがオンとなる。したがって、回路８８０は、本発明に従って、電力用ＭＯＳＦＥＴ８８２Ａの導通およびゲート電荷変動を制御するための、三状態ゲートドライバとして動作する。表３は、三状態ゲートドライバの論理に関する真理値表である。
【０１８８】
【表３】
2010528575.tif 000039
【０１８９】
本発明に従うカレントミラーゲートドライバの他の変形が図２０に示され、これにおいては、三状態ゲートドライバ９０１は、ＶCC，接地またはＶBIASの３つの電位の１つを値に用いて電力用ＭＯＳＦＥＴ９０３Ａを駆動する。電圧ＶBIASは、制御された電流源９０４からの電流Ｉrefを導通する、しきい値接続されたＭＯＳＦＥＴ９０３Ｂによって定められる。ＭＯＳＦＥＴ９０３Ｂおよび９０３Ａは、ゲート幅Ｗおよびｎ・Ｗをそれぞれ有
する、一体的に製造されたＭＯＳＦＥＴ対９０２を含む。
【０１９０】
電流Ｉrefは、デジタル論理回路、デジタル信号プロセッサ、またはマイクロプロセッサ９０７の制御の下で、Ｄ／Ａコンバータ９０６によって調整され、また要望通りにダイナミックにかつリアルタイムで調整されてもよい。Ｄ／Ａコンバータ９０６および依存電流源９０４を一緒にして、電流出力（current-output）Ｄ／Ａコンバータを備えてもよい。
【０１９１】
ミラーＭＯＳＦＥＴ９４２Ｂを直接駆動する電流型Ｄ／Ａコンバータ９４７の一例が、図２１Ｂに示される。電流モードＤ／Ａコンバータ９４７は、供給電圧ＶCCの変動に対する感度を排除するために、基準電圧Ｖrefを生成する基準電圧源９４９を含む。あるいは、電流Ｉrefは、図２１Ａに示されるように、制御された電圧源９２８を制御するＤ／Ａコンバータ９２９を用いて生成されてもよい。電圧Ｖrefは、抵抗値Ｒを有する抵抗９２７を用いて電流に変換され、Ｉref＝（Ｖref−Ｖt）／Ｒである。Ｒの正確な値は、前述のように、直列の抵抗およびＯＴＰ  ＭＯＳＦＥＴを用いて調整されてもよい。
【０１９２】
ＶBIASのシステム制御を促進することによって、飽和期間のドレイン電流ＩDsatの値、すなわちＩDBIASは、状態の変化に応じて調整され得る。たとえば、ＩDBIASは、線形の低抵抗状態の期間において導通されたＩDlinの比率、すなわち、
【０１９３】
【数３５】
2010528575.tif 000040
【０１９４】
で調整され得る。
このような一例が図２２Ａに示され、ＩDlinに対するＩDBIASが図示される。グラフ９８０中の曲線９８３は、線形領域電流のアナログフィードバックを用いて制御された一定比率を示す。一方、曲線９８２ａ、９８２ｂおよび９８２ｃに示される電流を含む階段状の増加は、Ｄ／Ａコンバータおよびデジタル制御を用いて達成され得る。一定のＩDBIASが、参考のために直線９８１で示される。図２２Ｂのグラフ９９０においては、ＩDBIASは、一定のまま（直線９９１）というよりは、周波数ｆの関数として変化させられる（曲線９９２）。
【０１９５】
［バイアス切替カレントミラー駆動を有する、ゲート駆動損失が低減された回路］：
先のカレントミラー駆動回路では、電力用ＭＯＳＦＥＴゲートバイアスは、ＶCC、ＶBIASおよび任意的に接地の中から選択する、多重（multiplexing）ゲートドライバによって定められた。このような実行例においては、ＶBIASは、しきい値接続機器として配線接続された、すなわちＶGS＝ＶDSを有する、カレントミラーＭＯＳＦＥＴに電流を供給する電流源によって確立される。
【０１９６】
他のアプローチは、図２３Ａに示されるが、高周波数スイッチングの期間に、接地とバイアス供給電流Ｉrefとの間で、カレントミラーＭＯＳＦＥＴ１００２Ｂのゲートバイアスを切替えることである。Ｐチャンネル型ＭＯＳＦＥＴ１００４がオンでかつ有効信号がＨｉｇｈのときは、ゲートドライバ１００５は、Ｎチャンネル型ＭＯＳＦＥＴ１００２Ｂのゲートを接地に接続し、ＭＯＳＦＥＴ１００２Ｂをターンオフする。結果として、ＶGS1＝ＶCCとなり、そして電力用ＭＯＳＦＥＴ１００２Ａは低抵抗状態にバイアスがかけられ、その間はＭＯＳＦＥＴ１００６はオフのままである。
【０１９７】
飽和した低電流モードにおいては、ＭＯＳＦＥＴ１００４はターンオフされるとともに
、Ｈｉｇｈの有効信号によって、ゲートドライバ１００５はミラーＭＯＳＦＥＴ１００２Ｂのゲートをそのドレインと短絡する。同時に、ＭＯＳＦＥＴ１００６がターンオンされ、そして基準電圧源１００８が抵抗１００７を通して、しきい値接続されたＭＯＳＦＥＴ１００２Ｂへ電流Ｉrefを供給する。ミラーＭＯＳＦＥＴ１００２Ｂは、ＶGS1＝ＶBIASとなる期間だけ、しきい値接続される。結果として、電力用ＭＯＳＦＥＴ１００２ＡはＩDBIASのドレイン電流によって飽和状態にバイアスがかけられる。
【０１９８】
有効信号がＬｏｗの場合は、ゲートドライバ１００５は、ＭＯＳＦＥＴ１００２ＢのゲートをＶCCに接続してターンオンし、電力用ＭＯＳＦＥＴ１００２Ａのゲートを接地する。この状態においては、ＭＯＳＦＥＴ１００４および１００６はオフのままである。
【０１９９】
切替バイアス回路１０００の利点は、電力用ＭＯＳＦＥＴ１００２Ａのゲートを駆動することが、バッファとしての２つの広域ＭＯＳＦＥＴ、すなわち、電力用ＭＯＳＦＥＴ１００２Ａを低抵抗状態にバイアスをかけるＨｉｇｈ側のＭＯＳＦＥＴ１００４、および飽和領域での電力用ＭＯＳＦＥＴ１００２Ａの動作のためにゲートドライブＶBIASを供給するとともに電力用ＭＯＳＦＥＴ１００２Ａをターンオフする多機能ミラーＭＯＳＦＥＴ１００２Ｂだけを必要とすることである。
【０２００】
図２３Ｂは、回路１００の一形態を示し、これにおいては、カレントミラーＭＯＳＦＥＴ１０２２Ｂを駆動するゲートドライバは、ＭＯＳＦＥＴ１０２２Ｂをターンオフするための接地されたＮチャンネル型ＭＯＳＦＥＴ１０２５と、ＭＯＳＦＥＴ１０２２Ｂのゲートおよびドレインを短絡するためのＮチャンネル型ＭＯＳＦＥＴ１０２９とを備える。ＭＳＯＦＥＴ１０２６は、ミラーＭＯＳＦＥＴ１０２２Ｂのゲートを電圧ＶBIASにバイアスをかけるために採用される。ＭＯＳＦＥＴ１０２４は、電力用ＭＯＳＦＥＴ１０２２Ａを低抵抗状態で駆動するために用いられる。
【０２０１】
［ゲート駆動損失が低減された回路の用途および技術］：
電力用ＭＯＳＦＥＴを低ゲート駆動損失で駆動するための上述の方法および回路は、Ｌｏｗ側、Ｈｉｇｈ側またはプッシュプル構成の、ＮチャンネルあるいはＰチャンネル導通型の電力用ＭＯＳＦＥＴに適用され得る。図２４Ａ〜図２４Ｄは、Ｎチャンネル型電力用ＭＯＳＦＥＴを用いる低損失ゲートドライブを示し、一方、図２５Ａおよび図２５Ｂは、Ｐチャンネル型および相補型電力用ＭＯＳＦＥＴを用いる低損失ゲートドライブを示す。
【０２０２】
上記で言及したように、ゲートドライバは、低抵抗完全オン状態と、電流制限された飽和ＭＯＳＦＥＴ状態との間を切替える、二状態ドライバを備えてもよい。あるいは、ゲートドライバは、低抵抗完全オン状態と、電流制限された飽和ＭＯＳＦＥＴ状態と、スリープモード動作のための完全オフ状態とを切替える、三状態バッファを備えてもよい。電源回路内の各電力用ＭＯＳＦＥＴが、低ゲート駆動損失技術のうちの１つを採用するようにしてもよいし、あるいは、電力機器の１つだけが低駆動損失方法を利用するようにしてもよい。
【０２０３】
図２４Ａは、ＶBIASを生成する電圧源１１０６を有し、かつ、接地された、すなわちＬｏｗ側構成のＮチャンネル型ＭＯＳＦＥＴを駆動するＶCCを生成する電圧源１１０５によって電源が供給される、三状態ゲートドライバ１１０２を示す。ＶDDを生成する電圧源１１０４によって電源が供給されることによって、電力用ＭＯＳＦＥＴ１１０１および負荷１１０３の電流は、低抵抗状態ではＶDD／Ｒに、飽和領域のときには一定電流ＩDBIASに、そしてスイッチングしていないときにはＩD＝０になる。有効信号ＥＮがＬｏｗであり、かつ電力用ＭＯＳＦＥＴ１１０１のゲートが接地されているときには、スイッチングは禁止される。電圧供給器１１０４（ＶDD）および１１０５（ＶCC）は、同じ電源を備えてもよい。ＶDDとＶBIASとの間でスイッチングしている期間にゲートバイアスを制限するこ
とによって、ゲート電荷変動が低減され、スイッチング期間中の電力用ＭＯＳＦＥＴ１１０１の効率が改善される。
【０２０４】
図２４Ｂは、ＶBIASを生成する変動電圧供給器１１２６を有し、ブートストラップ・キャパシタ１１２８によって電力が供給され、そしてＨｉｇｈ側、すなわちソースフォロア構成のＮチャンネル型ＭＯＳＦＥＴ１１２１を駆動する、変動型（floating）三状態ゲートドライバ１１２２を示す。ブートストラップ・キャパシタ１１２８は、ＶCCを生成する電圧供給器１１２５によって、ＭＯＳＦＥＴ１１２１がオフかつ負荷１１２４での電圧Ｖxが接地、または供給電圧ＶCCよりも小さいときに、ブートストラップ・ダイオード１１２７を通して充電される。ブートストラップ・キャパシタは、ＶGS1＝Ｖboot≒ＶCCでかつＭＯＳＦＥＴ１１２１が低抵抗で完全オンとなる期間に、ゲートドライバ１１２２に電力を供給する。
【０２０５】
ＶDDを生成する電圧源１１２４によって電力が供給されることによって、電力用ＭＯＳＦＥＴ１１２１および負荷１１２３の電流は、ＭＯＳＦＥＴ１１２１が低抵抗状態ではＶDD／Ｒに、ＭＯＳＦＥＴ１１２１が飽和領域のときには一定電流ＩDBIASに、またはＭＯＳＦＥＴ１１２１がスイッチングしていないときにはゼロに等しくなる。有効信号ＥＮがＬｏｗかつ電力用ＭＯＳＦＥＴ１１２１のゲートがそのソース電圧Ｖxに接続されているときは、ＭＯＳＦＥＴ１１２１のスイッチングが禁止される。有効信号および入力信号は、ゲートドライバ１１２２に入力するレベルシフト（level-shift）回路１１２９によって、レベルが変更される。電圧供給器１１２４（ＶDD）および１１２５（ＶCC）は、単一の電圧供給器であってもよい。ＶDDとＶBIASとの間でＭＳＯＦＥＴ１１２１のゲートを切替えることによって、ゲート電荷変動が低減され、スイッチング期間中の電力用ＭＯＳＦＥＴ１１２１の効率が改善される。
【０２０６】
図２４Ｃは、Ｌｏｗ側Ｎチャンネル型電力用ＭＯＳＦＥＴ１１６１と、同期整流ＭＯＳＦＥＴ１１６６と、本発明に従う低損失ゲートドライバ１１６２および１１６７とを備える、同期昇圧コンバータ１１６０を示す。図示されるように、ＶBIASLを生成する電圧供給器１１６３を有する三状態ゲートドライバ１１６２は、Ｖbattによって電力が供給され、接地された、すなわちＬｏｗ側構成のＮチャンネル型電力用ＭＯＳＦＥＴ１１６１を駆動する。電力用ＭＯＳＦＥＴ１１６１の電流は、ＭＯＳＦＥＴ１１６１が低抵抗状態ではＶx／Ｒに、ＭＯＳＦＥＴ１１６１が飽和領域のときには一定電流ＩDBIASに、またはＭＯＳＦＥＴ１１６１がスイッチングしていないときにはゼロに等しくなる。有効信号ＥＮがＬｏｗかつ電力用ＭＯＳＦＥＴ１１６１のゲートが接地されているときに、スイッチングが禁止される。有効とされているときには、パルス幅変調（ＰＷＭ）コントローラ１１６４は、パルス幅およびＭＯＳＦＥＴ１１６１のオン時間を決定し、引き続いて、インダクタ１１６５に流れる電流を制御する。ＶbattとＶBIASLとの間でスイッチングしている期間にＭＯＳＦＥＴ１１６１のゲートバイアスを制限することによって、ゲート電荷変動が低減され、スイッチング期間中の電力用ＭＯＳＦＥＴ１１６１の効率が改善される。
【０２０７】
昇圧コンバータ１１６０は、Ｌｏｗ側ＭＯＳＦＥＴ１１６１がオフでかつＶxがＶoutより大きいときに導通するＰ−Ｎ型整流ダイオード１１６９をさらに示す。電力損失を低減するために、変動型（floating）Ｎチャンネル型同期整流ＭＯＳＦＥＴ１１６６が、Ｌｏｗ側ＭＯＳＦＥＴがオフの時間のある部分導通する。図示されるように、同期整流ＭＯＳＦＥＴ１１６６は、二状態ゲートドライバ１１６７によって駆動され、ブートストラップ・キャパシタ１１７２によって電力が供給される。ブートストラップ・キャパシタ１１７２は、Ｖxが接地に近いときに、ブートストラップ・ダイオード１１７１を通してＶbattから充電される。電圧Ｖbootは、電圧Ｖxの大きさにかかわらず、ゲートドライバ１１６７への供給がＶboot≒（Ｖbatt−Ｖf）となるように、Ｖxの上を変動する。Ｖfは、ブートストラップ・キャパシタ１１７２を充電している間の、ブートストラップ・ダイオード
１１７１にかかる順バイアス電圧である。
【０２０８】
変動型二状態ゲートドライバ１１６７は、オン状態の低電圧降下時の動作についてはＶGSF＝Ｖbootの電位で、電流ＩBIASFの飽和した電流源としての動作についてはＶGSF＝ＶBIASFの電位で、変動型ＭＯＳＦＥＴ１１６６のゲートを駆動する。同期整流ＭＯＳＦＥＴ１１６６は、好ましくは、低抵抗高電流状態において１つだけのＭＯＳＦＥＴが一度に動作するように、ブレーク・ビフォア・メイク・バッファ１１７３を反転することによって、Ｌｏｗ側ＭＯＳＦＥＴ１１６１と位相が不一致の状態で駆動される。このような期間においては、本発明に従いゲート電荷変動を低減するために、他方のＭＯＳＦＥＴはオフであってもよいし、低バイアス電流ＩDBIASで導通していてもよい。Ｎチャンネル型ＭＯＳＦＥＴ１１６１は、導通時に、同期整流ＭＯＳＦＥＴ１１６６より大きなドレイン電圧遷移を示すので、ゲート電荷変動を制限する本発明の効果は、ゲートドライバ１１６２がＬｏｗ側ＭＯＳＦＥＴ１１６１を駆動するときに最大になる。しかしながら、同期整流ＭＯＳＦＥＴ１１６６を駆動するドライバ１１６７は、ゲート駆動損失にいくらかの低下を与え、そしてより重要なことには、整流ダイオード１１６９のダイオード回復から生成された効率損失およびノイズを低減する。同期整流ＭＯＳＦＥＴを電流源としてバイアスをかけることによってダイオード回復を制御する目的は、これとともに同時期に出願された「制御されたダイオード導通を有する低ノイズＤＣ／ＤＣコンバータ（Low-Noise DC/DC Converter With Controlled Diode Conduction）」と題された出願番号［代理人整理番号ＡＡＴＩ−１８−ＤＳ−ＵＳ］で述べられており、引用によりここに援用される。表４は、上述した様々な組み合わせを説明する真理値表である。
【０２０９】
【表４】
2010528575.tif 000041
【０２１０】
なお、図２４Ｃの実施例において、ＭＯＳＦＥＴ１１６１がバッテリ入力から接地までの直列シャントを形成するので、ゲートドライバ１１６２だけが三状態であることに注意すべきである。ＭＯＳＦＥＴ１１６６のスイッチングが禁止されるスリープモードにＭＯＳＦＥＴ１１６６をすることは、Ｖbatt＞Ｖoutのときにダイオード１１６９が順方向にバイアスがかけられるので、Ｖbattが出力キャパシタ１１７０をおおよそＶbattまで充電することを妨げない。同期整流ＭＯＳＦＥＴ１１６６をスリープモードにすることの主な利点は、Ｖbattへ戻るキャパシタ１１７０の緩やかな放電を防止することである。
【０２１１】
本発明の他の実施例においては、本発明に従う、ゲート駆動損失が低減されたＮチャンネル型降圧コンバータ１１８０が、図２４Ｄに示される。図示されるように、降圧コンバータ１１８０は、ＶBIASHを生成する変動型電圧供給器１１８３を有する、変動型三状態ゲートドライバ１１８２を備える。ゲートドライバ１１８２は、ブートストラップ・キャパシタ１１８５によって電力が供給され、Ｈｉｇｈ側、すなわちソースフォロア構成のＮ
チャンネル型ＭＯＳＦＥＴ１１８１を駆動する。ブートストラップ・キャパシタ１１８５は、ＭＯＳＦＥＴ１１８１がオフ、かつ電圧Ｖxが接地または供給電圧Ｖbattより小さいときに、ブートストラップ・ダイオード１１８４を通してＶbattから充電される。ブートストラップ・キャパシタ１１８５は、ＶGSH＝Ｖboot≒ＶbattかつＭＯＳＦＥＴ１１８１が低抵抗で完全オンしている期間にゲートドライバ１２８２に電力を供給する。
【０２１２】
ＭＯＳＦＥＴ１１８１は、ＰＷＭコントローラ１１９３によって制御されたオン時間を有する。ＭＯＳＦＥＴ１１８１に供給されるパルス幅は、インダクタ１１９０を通って流れ、キャパシタ１１９１を充電する電流を制御するために変調される。閉ループ制御を用いることにより、入力電圧Ｖbattおよび負荷電流の変動に対して出力電圧を調整するために、出力電圧Ｖoutは、フィードバック信号ＶFBを用いてＰＷＭコントローラ１１９３にフィードバックされる。ＭＯＳＦＥＴ１１８１が飽和し、低電流ＩDBIASが導通しているときは、インダクタ１１９０はＶXを接地以下にし、その結果として、ダイオード１１８９は順方向にバイアスがかけられる。ゲートドライバ１１８７がＭＯＳＦＥＴ１１８６のゲートにＶbattのバイアスをかけるときに、より低い電圧降下経路を通るシャント電流によってダイオード導通損失を低減するために、Ｌｏｗ側Ｎチャンネル型ＭＯＳＦＥＴ１１８６が含まれる。
【０２１３】
反対に、Ｈｉｇｈ側ＭＯＳＦＥＴ１１８１がＶGSH＝Ｖbootで低抵抗状態において電流を導通しているときは、同期整流ＭＯＳＦＥＴ１１８６は、ゲートバッファによってＶGSL＝ＶBIASにバイアスがかけられ、同期整流ＭＯＳＦＥＴは、低電流ＩBIASを導通する。ＢＢＭ回路１１９２は、Ｈｉｇｈ側およびＬｏｗ側の両方のＭＯＳＦＥＴ１１８１，１１８２が同時に高電流で導通することを防止する。
【０２１４】
Ｈｉｇｈ側ＭＯＳＦＥＴ１１８１は、導通時に、同期整流ＭＯＳＦＥＴ１１８６より大きなドレイン電圧遷移を示すので、ゲート電荷変動を制限する本発明の利点は、ゲートドライバ１１８２がＨｉｇｈ側ＭＯＳＦＥＴ１１８１を駆動しているときに最大となる。しかしながら、同期整流ＭＯＳＦＥＴ１１８６を駆動するゲートドライバ１１８７は、ゲート駆動損失にいくらかの低下を与え、そしてより重要なことには、整流ダイオード１１８９のダイオード回復から生成された効率損失およびノイズを低減する。
【０２１５】
同期整流ＭＯＳＦＥＴを電流源としてバイアスをかけることによってダイオード回復を制御する目的は、上記で参照した出願番号［代理人整理番号ＡＡＴＩ−１８−ＤＳ−ＵＳ］で述べられている。表５は、上述した様々な組み合わせを説明する真理値表である。
【０２１６】
【表５】
2010528575.tif 000042
【０２１７】
なお、ＭＯＳＦＥＴ１１８１または１１８６のいずれかをターンオフすると、Ｖbattと接地との電流経路を切断するので、ゲートドライバ１１８２だけが、三状態である必要があることに注意すべきである。
【０２１８】
本発明の他の実施例では、回路１２００の図２５Ａは、ＶBIASを生成する電圧供給器１２０３を有する三状態ゲートドライバ１２０２を示す。ＶDDを生成する電圧供給器１２０５は、ＶCC接続された、すなわちＨｉｇｈ側構成のＰチャンネル型ＭＯＳＦＥＴ１２０１を経由して負荷１２０４を駆動する。電圧供給器１２０５によって電力が供給されることによって、電力用ＭＯＳＦＥＴ１２０１および負荷１２０４の電流は、ＭＯＳＦＥＴ１２０１が低抵抗状態ではＶDD／Ｒに、ＭＯＳＦＥＴ１２０１が飽和領域のときには一定電流ＩDBIASに、およびＭＯＳＦＥＴ１２０１がスイッチングしていないときにはゼロに等しくなる。有効信号ＥＮがＬｏｗかつ電力用ＭＯＳＦＥＴ１２０１のゲートがＶDDに接続されているときに、ＭＯＳＦＥＴ１２０１のスイッチングが禁止される。
【０２１９】
有効信号（ＥＮ）および入力信号（ＩＮ）は、ＶCCと接地との間でバイアスがかけられた反転器１２０６および１２０９によって示されるような、ＶDDと接地との間で切替わる論理回路へ供給され得る。供給電圧ＶDDがＶCCより大きい場合は、ＥＮおよびＩＮ信号は、ＶDDにそのレベルが変更されなければならない。図２５Ａの実施例においては、反転器１２０６の出力を、ＶDDと接地との間で切替わる入力信号ＩＮ’に変換するために、レベルシフト回路はＮチャンネル型ＭＯＳＦＥＴ１２０７と抵抗１２０８とを採用する。同様に、Ｎチャンネル型ＭＯＳＦＥＴ１２１０と抵抗１２１１は、反転器１２０６の出力を、ＶDDと接地との間で切替わる有効信号ＥＮ’に変換する。あるいは、ＶCCおよびＶDDは、レベルシフト回路が必要とされないように、単一の電源によって供給されてもよい。したがって、ＶDDとＶBIASとの間でスイッチングしている期間にＭＯＳＦＥＴ１２０１のゲートバイアスを制限することによって、ゲート電荷変動が低減され、スイッチング期間中の電力用ＭＯＳＦＥＴの効率が改善される。
【０２２０】
本発明に従う、ゲート駆動損失が低減された相補型同期降圧コンバータ１２２０が、図２５Ｂに示される。コンバータ１２２０は、ＶBIASHを生成するＨｉｇｈ側が基準化された（high-side referenced）電圧供給器１２２３を有し、Ｖbattによって直接電力が供給され、かつＨｉｇｈ側、すなわちコモンソース（common-source）構成のＰチャンネル型電力用ＭＯＳＦＥＴ１１２１を駆動する、Ｈｉｇｈ側が基準化された三状態ゲートドライバ１２２２を備える。
【０２２１】
ＭＯＳＦＥＴ１２２１のオン時間は、ＰＷＭコントローラ１２３１によって制御される。ＭＯＳＦＥＴ１２２１のゲートに供給されるパルス幅は、インダクタ１２２８を流れ、キャパシタ１２２９を充電する電流を制御するために変調される。閉ループ制御を用いることにより、入力電圧および負荷電流の変動に対して出力電圧を調整するために、出力電圧Ｖoutは、フィードバック信号ＶFBを用いてＰＷＭコントローラ１２３１にフィードバックされる。ＭＯＳＦＥＴ１２２１が飽和し、低電流ＩDBIASが導通しているときは、インダクタ１２２８はＶXを接地以下にし、その結果として、ダイオード１２２７は順方向にバイアスがかけられる。ゲートドライバ１２２５がＭＯＳＦＥＴ１２２４のゲートにＶbattのバイアスをかけるときに、より低い電圧降下経路を通るシャント電流によってダイオード導通損失を低減するために、Ｌｏｗ側Ｎチャンネル型ＭＯＳＦＥＴ１２２４が含まれる。
【０２２２】
反対に、Ｈｉｇｈ側Ｐチャンネル型ＭＯＳＦＥＴ１２２１がＶGSH＝−Ｖbattで低抵抗状態において電流を導通しているときは、同期整流ＭＯＳＦＥＴ１２２４は、ゲートドライバによってＶGSL＝ＶBIASにバイアスがかけられ、同期整流ＭＯＳＦＥＴ１２２４は、低電流ＩDBIASを導通する。ＢＢＭ回路１２３０は、ＭＯＳＦＥＴ１２２１および１２２４が同時に高電流で導通することを防止する。
【０２２３】
Ｐチャンネル型ＭＯＳＦＥＴ１２２１は、導通時に、同期整流ＭＯＳＦＥＴ１２２４よ
り大きなドレイン電圧遷移を示すので、ゲート電荷変動を制限する本発明の利点は、ゲートドライバ１２２２がＨｉｇｈ側Ｐチャンネル型ＭＯＳＦＥＴ１２２１を駆動しているときに最大となる。しかしながら、同期整流ＭＯＳＦＥＴ１２２４を駆動するゲートドライバ１２２５は、ゲート駆動損失にいくらかの低下を与え、そしてより重要なことには、整流ダイオード１２２７のダイオード回復から生成された効率損失およびノイズを低減する。
【０２２４】
同期整流ＭＯＳＦＥＴを電流源としてバイアスをかけることによってダイオード回復を制御する目的は、上記で参照した出願番号［代理人整理番号ＡＡＴＩ−１８−ＤＳ−ＵＳ］で述べられている。表６は、上述した様々な組み合わせを説明する真理値表である。
【０２２５】
【表６】
2010528575.tif 000043
【０２２６】
なお、ＭＯＳＦＥＴ１２２１または１２２４のいずれかをターンオフすると、Ｖbattと接地との電流経路を切断するので、ゲートドライバ１２２２だけが、三状態である必要があることに注意すべきである。
【０２２７】
本発明の特定の実施例がここに記載されるが、記載された実施例は一例に過ぎず、制限するものではないことが、当業者によって理解されるであろう。本発明の広範な理念は以下の特許請求の範囲によって定められる。
【図１Ａ】
2010528575.tif 000044
【図１Ｂ】
2010528575.tif 000045
【図１Ｃ】
2010528575.tif 000046
【図１Ｄ】
2010528575.tif 000047
【図１Ｅ】
2010528575.tif 000048
【図１Ｆ】
2010528575.tif 000049
【図２Ａ】
2010528575.tif 000050
【図２Ｂ】
2010528575.tif 000051
【図２Ｃ】
2010528575.tif 000052
【図２Ｄ】
2010528575.tif 000053
【図３Ａ】
2010528575.tif 000054
【図３Ｂ】
2010528575.tif 000055
【図４Ａ】
2010528575.tif 000056
【図４Ｂ】
2010528575.tif 000057
【図５】
2010528575.tif 000058
【図６】
2010528575.tif 000059
【図７】
2010528575.tif 000060
【図８】
2010528575.tif 000061
【図９】
2010528575.tif 000062
【図１０】
2010528575.tif 000063
【図１１Ａ】
2010528575.tif 000064
【図１１Ｂ】
2010528575.tif 000065
【図１１Ｃ】
2010528575.tif 000066
【図１１Ｄ】
2010528575.tif 000067
【図１１Ｅ】
2010528575.tif 000068
【図１１Ｆ】
2010528575.tif 000069
【図１２Ａ】
2010528575.tif 000070
【図１２Ｂ】
2010528575.tif 000071
【図１２Ｃ】
2010528575.tif 000072
【図１３Ａ】
2010528575.tif 000073
【図１３Ｂ】
2010528575.tif 000074
【図１３Ｃ】
2010528575.tif 000075
【図１３Ｄ】
2010528575.tif 000076
【図１３Ｅ】
2010528575.tif 000077
【図１４Ａ】
2010528575.tif 000078
【図１４Ｂ】
2010528575.tif 000079
【図１４Ｃ】
2010528575.tif 000080
【図１４Ｄ】
2010528575.tif 000081
【図１５Ａ】
2010528575.tif 000082
【図１５Ｂ】
2010528575.tif 000083
【図１５Ｃ】
2010528575.tif 000084
【図１６Ａ】
2010528575.tif 000085
【図１６Ｂ】
2010528575.tif 000086
【図１６Ｃ】
2010528575.tif 000087
【図１６Ｄ】
2010528575.tif 000088
【図１６Ｅ】
2010528575.tif 000089
【図１７Ａ】
2010528575.tif 000090
【図１７Ｂ】
2010528575.tif 000091
【図１８】
2010528575.tif 000092
【図１９】
2010528575.tif 000093
【図２０】
2010528575.tif 000094
【図２１Ａ】
2010528575.tif 000095
【図２１Ｂ】
2010528575.tif 000096
【図２２Ａ】
2010528575.tif 000097
【図２２Ｂ】
2010528575.tif 000098
【図２３Ａ】
2010528575.tif 000099
【図２３Ｂ】
2010528575.tif 000100
【図２４Ａ】
2010528575.tif 000101
【図２４Ｂ】
2010528575.tif 000102
【図２４Ｃ】
2010528575.tif 000103
【図２４Ｄ】
2010528575.tif 000104
【図２５Ａ】
2010528575.tif 000105
【図２５Ｂ】
2010528575.tif 000106
【手続補正書】
【提出日】平成22年2月19日(2010.2.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
と、簡素化される。グラフ１００において、ＱGおよびＲDS曲線が与えられると、上記の式を用いて算出される全体の電力損失は、固定比ｔon／Ｔでの動作について図３Ｂのグラフ１２０に示される。図示されるように、曲線１２１、１２２および１２３は、電力損失が周波数ｆ1、ｆ2およびｆ3に比例して増加しており、これらは、たとえば、３００ｋＨＺ、１ＭＨｚおよび２ＭＨｚとしてもよい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
電力損失曲線は、ある特定のゲート電圧において最小値を持つＵ字型を有し、その値よりも上または下のどんなゲートドライブについても損失を増加する。高ゲートドライブ電圧におけるＰlossの緩やかな増加は、グラフ１００の曲線１０６に一致した増加したゲートドライブ損失Ｐdriveによるものである。低ゲート電圧においては、ゲート電圧を伴うＰlossの急峻な依存関係は、グラフ１００の曲線１０１に相当する飽和領域の端におけるＭＯＳＦＥＴ動作の結果である。周波数が曲線１２１から曲線１２３へ増加するにつれて、最小電力損失が増加、すなわちコンバータは効率の低下を示し、そしてより大きな谷間、すなわち最小がゲート電圧のより狭い範囲にわたって発生する。言い換えると、ゲート駆動損失は、より高い周波数での動作においては、次第に危機的になる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正の内容】
【０１３３】
図示されるように、ＭＯＳＦＥＴ４５２の本体は接地される。接地された本体は、ＭＯＳＦＥＴ４５１および４５３の状態に応じて、ゲート電圧ＶGSがＶrefの値よりも大きかったり、または小さかったりするので、ＭＯＳＦＥＴ４５２における寄生ダイオードの導通を防止することが必要とされる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【０１４５】
図１５Ａに示される本発明の実施例においては、ＩDドレイン電流フィードバックは、検出抵抗６１５Ｂを用いて達成される。抵抗６１５Ｂでの電圧降下ＶSは、電圧ＶBIASを生成するために、電圧源６１９によって供給される基準電圧Ｖrefに関して、オペアンプ６１８によって個別に増幅される。バイアス電圧ＶBIASは、ＭＯＳＦＥＴ６１４がオン状態にバイアスがかけられると、電力用ＭＯＳＦＥＴ６１６のゲートを駆動する。電流検出抵抗６１５Ｂは電気負荷６１７と直列の総抵抗を増加し、したがって効率を低下する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正の内容】
【０１４７】
検出電流Ｉsense６２７は、電流源６３０へ映され（mirrored）て、検出抵抗６３０にかかる電圧Ｖsenseに変換される。回路６１０の抵抗６１５Ｂとは異なり、検出抵抗６３１は負荷６２９の直列の抵抗増加には寄与しない。検出電圧Ｖsenseは、その後、増幅器６２３によって、電圧源６３２によって与えられる基準電圧Ｖrefに対して個別に増幅され、ＭＯＳＦＥＴ６２４のソースに出力電圧ＶBIASを生成する。ＶGS1＝ＶBIASのとき、すなわちＭＯＳＦＥＴ６２４がオンでかつＭＯＳＦＥＴ６２３がオフのときには、電流検出回路およびバイアスネットワークは、負のフィードバックを有する閉ループ（クローズドループ）を形成し、電力用ＭＯＳＦＥＴ６２６Ａにおいて、低ドレイン電流状態の安定制御を提供する。ＭＯＳＦＥＴ６２６Ａにおけるドレイン電流ＩDのどのような増加も、電流源６２７によって供給されるＩsense電流を増加させて、電圧をバランスさせる。これは、引き続いて、電流Ｉmirrorを増加するとともに、オペアンプ６３３の負の入力に印加されるＶsenseを増加する。さらに大きな負の入力信号はＶBIASを低下させ、電力用ＭＯＳＦＥＴ６２６ＡのＶGSを減少させ、そして増加した電流を補償し、これによって、温度または製造の誤差にかかわらず、ＩDを一定に維持する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
製造後、ＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅは、ＶCCよりも十分低い、標準的なしきい値電圧を示す。動作中には、マルチプレクサ７３１ａ〜７３１ｅは、ＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅの各々のゲートをＶCCにバイアスをかけ、ＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅの各々をターンオンさせ、並列に接続された抵抗７２９ａ〜７２９ｅのうちの１つを短絡する。たとえば、プログラムされていない状態においては、ＯＴＰ  ＭＯＳＦＥＴ７３０ｃは０．７Ｖのしきい値を有する。マルチプレクサ７３１ｃは、ＯＴＰ  ＭＯＳＦＥＴ７３０ｃのゲートをＶCCに接続し、導通して、対応する抵抗７２９ｃを短絡する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
に設定される。
プログラミングは、ＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅのうちの与えられた１つをプログラマ７２７に接続し、かつ、高電圧において機器を飽和領域にバイアスをかける。プロセスは、ホットキャリア（hot carrier）を創生するとともに、ゲート酸化物（gate oxide）を充電し、通常の動作においてはＯＴＰ  ＭＯＳＦＥＴが導通しないようにするために恒久的に機器のしきい値電圧をより高い値に増加する。これによって、並列の抵抗７２９ａ〜７２９ｅの１つは、電圧分割器７２８に挿入され、抵抗分割比およびＶBIASの値を調整する。抵抗７２９ａ〜７２９ｅの値は、等しくてもよいし異なっていてもよく、これによって、トリミングは線形であっても非線形であってもよい。抵抗７２９ａ〜７２９ｅの値によって、トリムされた出力は、Ｖrefと同じ高さからＶref／ｍのいくらかの割合までの範囲を取り得る。図１６Ｃに示されるように、コードが多くの組み合わせで配列され得る。図示されるように、コードＣ１〜Ｃ８は、プログラムされていないＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅによって、どの抵抗が短絡されたかということに依存する、様々な抵抗の組み合わせに相当する。コードＣ１は、ＶBIASの最低電圧（直線７４１）をスタートし、ＯＴＰ  ＭＯＳＦＥＴ７３０ａ〜７３０ｅの個々をターンオフすることによって、様々なビットがプログラムされるにつれて増加する（直線７４２）。線７４３によって示されるもう一方のパターンは非線形のステップを用い、大きさＶrefの最大電圧（直線７４４）で終了する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１８４
【補正方法】変更
【補正の内容】
【０１８４】
で与えられ、ここでＲの値は、Ｉref＝ＩDBIAS／ｎとなるように選択される。
回路８８０は、また、三状態ゲートドライバの他の実行例を示す。ゲートドライバは、論理「ＡＮＤ」ゲート８９２，８９３および反転器８９４，８９５，８９６によって駆動される、ＶCC接続されたＰチャンネル型ＭＯＳＦＥＴ８８４と、ＶBIAS接続されたＮチャンネル型ＭＯＳＦＥＴ８８５と、接地接続されたＮチャンネル型ＭＯＳＦＥＴ８９１とを備える。有効信号（enable signal）ＥＮが、論理Ｌｏｗ状態のときは、ＡＮＤゲート８９２，８９３の出力はＬｏｗであり、ＭＯＳＦＥＴ８８５をターンオフし、そして反転器８９４によって反転され、ＡＮＤゲート８９２の出力は、Ｐチャンネル型ＭＯＳＦＥＴ８８４のゲートをＨｉｇｈにバイアスをかけて、ターンオフする。反転器８９６によって反転されたＬｏｗの有効信号は、接地ＭＯＳＦＥＴ８９１をＨｉｇｈのゲートバイアスで駆動し、それをターンオンし、電力用ＭＯＳＦＥＴ８８２Ａのゲートを接地と短絡する。このような状態では、ＭＯＳＦＥＴ８９１がオンであり、ＭＯＳＦＥＴ８８４および８８５がオフとなる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】変更
【補正の内容】
【０２１１】
本発明の他の実施例においては、本発明に従う、ゲート駆動損失が低減されたＮチャンネル型降圧コンバータ１１８０が、図２４Ｄに示される。図示されるように、降圧コンバータ１１８０は、ＶBIASHを生成する変動型電圧供給器１１８３を有する、変動型三状態ゲートドライバ１１８２を備える。ゲートドライバ１１８２は、ブートストラップ・キャパシタ１１８５によって電力が供給され、Ｈｉｇｈ側、すなわちソースフォロア構成のＮチャンネル型ＭＯＳＦＥＴ１１８１を駆動する。ブートストラップ・キャパシタ１１８５は、ＭＯＳＦＥＴ１１８１がオフ、かつ電圧Ｖxが接地または供給電圧Ｖbattより小さいときに、ブートストラップ・ダイオード１１８４を通してＶbattから充電される。ブートストラップ・キャパシタ１１８５は、ＶGSH＝Ｖboot≒ＶbattかつＭＯＳＦＥＴ１１８１が低抵抗で完全オンしている期間にゲートドライバ１１８２に電力を供給する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０２１９
【補正方法】変更
【補正の内容】
【０２１９】
有効信号（ＥＮ）および入力信号（ＩＮ）は、ＶCCと接地との間でバイアスがかけられた反転器１２０６および１２０９によって示されるような、ＶDDと接地との間で切替わる論理回路へ供給され得る。供給電圧ＶDDがＶCCより大きい場合は、ＥＮおよびＩＮ信号は、ＶDDにそのレベルが変更されなければならない。図２５Ａの実施例においては、反転器１２０６の出力を、ＶDDと接地との間で切替わる入力信号ＩＮ’に変換するために、レベルシフト回路はＮチャンネル型ＭＯＳＦＥＴ１２０７と抵抗１２０８とを採用する。同様に、Ｎチャンネル型ＭＯＳＦＥＴ１２１０と抵抗１２１１は、反転器１２０９の出力を、ＶDDと接地との間で切替わる有効信号ＥＮ’に変換する。あるいは、ＶCCおよびＶDDは、レベルシフト回路が必要とされないように、単一の電源によって供給されてもよい。したがって、ＶDDとＶBIASとの間でスイッチングしている期間にＭＯＳＦＥＴ１２０１のゲートバイアスを制限することによって、ゲート電荷変動が低減され、スイッチング期間中の電力用ＭＯＳＦＥＴの効率が改善される。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図２４Ｃ
【補正方法】変更
【補正の内容】
【図２４Ｃ】
2010528575.tif 000107
【国際調査報告】
2010528575.tif 000108
2010528575.tif 000109