(57)【要約】各直列ビットについてレジスタ及び遅延回路を組み込んだ直列変換器が記述される。直列変換器は、データビットとタイミング信号のタイミングがぴったりと一致するように、タイミング信号を生成してデータビットの出力と同時に出力する。クロックは使用されない。これによって、並列変換器／受信器はデータビットを確実に受信することが可能になる。例示した各々の遅延回路は、次のレジスタ／遅延回路を作動させて、次の一連のビット及びそのタイミング信号を出力するように構成される。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
直列変換器であって、
各ワンショットが後続のワンショットを作動するように機能的に接続された一連のワンショット回路であって、各ワンショットがイネーブル出力を画定する、一連のワンショット回路と、
第１の一連のパスゲートであって、各パスゲートが、データビットに結合された入力を有し、各パスゲートは第１の共通出力に結合され、各パスゲートは、対応するワンショット出力に結合されたイネーブル入力を有し、イネーブルが真のときに、前記パスゲートの入力に結合されたデータビットが前記出力へと伝送される、第１の一連のパスゲートと、
第２の一連のパスゲートであって、各パスゲートが、ある論理レベルに結合された入力を有し、各パスゲートは第２の共通出力に結合され、後続の各パスゲートの論理レベル入力は、論理高と論理低の間で交番し、各パスゲートは対応するワンショット出力に結合されたイネーブル入力を有し、イネーブルが真のときに、該パスゲートの入力に結合された論理レベルが前記出力へと伝送され、最初のワンショットが作動状態にあるときに、一連の信号エッジが前記第２の共通出力において発生し、これと同時に、一連のデータビットが、前記第１の共通出力に伝送される、第２の一連のパスゲート
を備える直列変換器。
【請求項２】
前記第１の共通出力にある第１のラッチ回路と、前記第２の共通出力にある第２のラッチ回路をさらに備える、請求項１の直列変換器。
【請求項３】
各ワンショットがレジスタ及び遅延回路を有し、前記遅延回路がそれの遅延の後に前記レジスタをリセットするように、前記レジスタと前記遅延回路が構成されている、請求項１の直列変換器。
【請求項４】
前記後続のワンショットが、先行するワンショットの遅延の終わりで作動させられる、請求項３の直列変換器。
【請求項５】
各遅延回路が、他のワンショットの他の遅延時間から独立した遅延時間を提供する、請求項３の直列変換器。
【請求項６】
前記直列変換器の動作を開始させるストローブ信号をさらに備える、請求項１の直列変換器。
【請求項７】
前記第１及び第２のパスゲートがパス論理ゲートからなる、請求項１の直列変換器。
【請求項８】
前記第１及び第２のパスゲートの各々が、ＭＯＳＦＥＴトランジスタから構成される、請求項１の直列変換器。
【請求項９】
データビットを直列化するための方法であって、
一連の時系列パルスを生成するステップであって、後続するパルスの各々が先行するパルスによって起動させられる、ステップと、
第１の一連のパスゲートの入力にデータビットの順序セットを与えるステップであって、前記第１の一連のパスゲートの各々はイネーブル入力を有する、ステップと、
前記第１の一連のパスゲートの出力を互いに結合して共通データ出力を画定するステップと、
前記時系列パルスを、前記第１の一連のパスゲートの各々のイネーブル入力に結合するステップであって、イネーブルが真のときに、パスゲートの入力に結合された各データビットが前記第１の共通出力に伝送される、ステップと、
第２の一連のパスゲートの入力を、論理高と論理低の交番する組に結合するステップと、
前記第２の組のパスゲートの出力を互いに結合して共通タイミング信号出力を画定するステップであって、前記第２の一連のパスゲートの各々はイネーブル入力を有する、ステップと、
前記時系列パルスを前記第２の一連のパスゲートの各々のイネーブル入力に結合するステップであって、イネーブルが順に真になると、前記交番する論理高と論理低が、前記共通タイミング信号出力において一連の信号エッジを提供し、一連のパルスが発生すると、一連の信号エッジが前記第２の共通出力において生じ、これと同時に、一連のデータビットが前記第１の共通出力に伝送される、ステップ
を含む方法。
【請求項１０】
前記第１及び第２の共通出力をラッチするステップをさらに含む請求項９の方法。
【請求項１１】
前記各パルスが、
レジスタをセットするステップと、
前記レジスタのセットから遅延された信号によって前記レジスタをリセットするステップ
とによって生成される、請求項９の方法。
【請求項１２】
前記遅延された信号の終わりで次のレジスタのセットを作動させるステップをさらに含む請求項１１の方法。
【請求項１３】
前記遅延された信号の各々が互いに独立している、請求項３の方法。
【請求項１４】
ストローブ信号によって前記直列変換器の動作を開始させるステップをさらに含む請求項９の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、データの直列化に関連し、より具体的には、クロックを用いることなくデータを直列化することに関連する。
【０００２】
多くの用途において、コンピュータデータは、並列（または同時）に利用可能なバイトを構成するビットで生成される（ここでは、バイトとは、２つ以上のビットからなるグループのことをいう）。この場合、次のバイトは時系列で続く。これは、ビットパラレル（ビット並列）、バイトシリアル（バイト直列）とよばれることがある。しかしながら、多くの用途では、並列ビットを伝送するパラレルワイヤ（並列電線）を有するケーブルは物理的に不便であり、ノイズの影響を受けやすく、また、並列をなすビットの伝送はより多くの電力を損失しうる。これらの用途において、ビットを１つずつ送信することができる。
【０００３】
既知の直列変換器（シリアライザ。並直列変換器を含む。以下同じ）は、データビットに同期したクロックを使用するので、並列変換器（デシリアライザ。直並列変換器を含む。以下同じ）／受信器は、データビットを確実に「クロックイン」（受信）することができる。このクロックは、信頼できるものでなければならず、しばしば、ＰＬＬ（位相ロックループ）によって生成される。他のクロック回路を使用することもでき、たとえば、インバータ（反転器）のリングを正のフィードバックをなすように配列して発振させることができる。いずれの場合でも、これらのクロックは使用できるようになるまでに時間を要する。ＰＬＬによるクロックは、「ロック」するまでにマイクロ秒のオーダーの時間を要する場合があり、他のクロックは、安定化するのに数百ナノ秒を要する場合がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術では、データビットは、何も送信されていないときに、周期的に、１バイト、２バイトまたは数バイトのバーストで送信される場合がある。そのような場合に、電力を節約するためにクロックを停止すると、ロック時間または安定化時間がバースト毎に繰り返されなければならない。かかる従来技術のシステムは、時間及び／または電力損失の点で制限がある。
【０００５】
１つの代表的な従来技術の例は、米国カリフォルニア州アーヴィングのBroadcom Corp所有の米国特許第6,614,371に記載されている。この特許には、データをシリアライズ（直列化）するための選択・遅延ロジックを備える２パスデータ記憶装置（two path data storage arrangement）が開示されている。しかしながら、この回路はクロックを使用する。
【０００６】
本発明は、クロックを不要にすることによって従来技術に存する制限に対処する。したがって、本発明は、信頼性のある受信を行うためのタイミング信号を提供しているときに時間的不利益または電力損失による不利益を生じない。
【課題を解決するための手段】
【０００７】
本発明は、データビットの時系列を、並列変換器／受信器用にそのデータビットを確実に識別する対応するタイミング信号と同時に出力する直列変換器を提供する。ストローブによって直列化が開始され、各ビットとそれに対応するタイミング信号が同時に出力される。先行ビットの遅延の後に、次のビット出力とそれのタイミング信号が出力される。この動作は、バイト内の全てのビットが直列に出力されるまで繰り返される。このシーケンスは、次のバイトが直列に出力される準備ができたときに繰り返される。１実施形態では、起動時間（または立ち上がり時間）は必要とされず、何も出力されていないときには電力はほとんど使用されない。
【０００８】
以下の詳細な説明は、例示的な実施形態、図面、及び使用方法を参照しつつ行われるが、本発明をそれらの実施形態及び使用方法に限定することは意図されていないことが当業者には理解されよう。本発明の範囲は広く、本発明は、添付の特許請求の範囲に記載されている通りに画定されることが意図されている。以下、本発明を添付の図面を参照して説明する。
【図面の簡単な説明】
【０００９】
【図１Ａ】本発明の１実施形態の部分的な略ブロック図である。
【図１Ｂ】本発明の１実施形態の部分的なタイミング図である。
【図２】本発明の１実施形態の部分的な略図である。
【図３】本発明の１実施形態の部分的な略図である。
【図４】データ及び対応するタイミング信号を説明するタイミング図である。
【図５】例示的な２つのパスゲートの略図である。
【発明を実施するための形態】
【００１０】
例示的な実施形態の詳細な説明
図１Ａは、本発明を説明する直列変換器用の一連のタイミング及び制御回路を示す。レジスタＦ１、Ｆ２〜Ｆｎは全てリセットされ、信号Ａ、Ｂ〜ｎは全て低（論理低信号）であるとする。ＤタイプレジスタＦ１のＤ入力が正の論理レベル１６に結合されているので、ストローブ信号ＳＴＲの立ち上がりエッジによって、ＤタイプレジスタＦ１がセットされる。信号Ａ＋は高（論理高信号）に移行し（１０）、Ａ−は低に移行する。信号Ａ＋は遅延回路１２に接続され、該遅延回路は、遅延（ＤＥＬＡＹ１）の後にＮＡＮＤゲート１４の入力に高に移行する信号を提供する。ＤＥＬＡＹ１の時間経過後、ＮＡＮＤ出力１８は低になってＦ１をリセットする。信号Ａ＋が低に移行する（１９）と、リセット信号１８を高に駆動して、続くＳＴＲ信号によってＦ１をセットできるようになる。イネーブル（ＥＮＡＢＬＥ）信号は、直列化の間高である制御信号である。
【００１１】
Ｆ１と、Ｆ１をリセットするフィードバック遅延１２との組み合わせは、本明細書において、「ワンショット」の例として定義されている。従来技術では、多くのワンショット回路があり、当業者であれば、そのような回路を本発明との関連で有利に使用することができる。図１のワンショットは１つの例である。
【００１２】
Ｆ１のリセット側のＡ−は、Ｆ２のストローブ入力２１に接続している。Ｆ２のＤ入力は高であるので、高に向かうＡ−のエッジによって（Ｆ１がリセットされるときに）Ｆ２がセットされる。Ｆ２の出力Ｂ＋は高に移行して、ＤＥＬＡＹ２回路を駆動し、該回路は、ＤＥＬＡＹ２の時間経過後、Ｆ２をリセットしてＢ＋を低へと（２１）駆動する。Ｂ−信号は、次のレジスタ（不図示）のゲートを駆動し、このシーケンスは、このチェーン内の全てのワンショットにわたって続く。この実施形態では、最後のレジスタはＦｎである。Ｆｎは、前のレジスタのリセット出力の立ち上がりによってセットされて、ＤＥＬＡＹｎの遅延後にリセットされる。タイミング図には、各レジスタが遅延の期間中に順にセットされるシーケンスを示している。さらに詳細に後述するように、Ｆｎがリセットされるときには、全てのビットが直列化されて、対応するタイミング信号と共に伝送されている。
【００１３】
図１Ａのレジスタ出力は、イネーブル信号ｅｎＤ１〜ｅｎＤｎ（２５）を形成するものとして例示的に示されている。これらのイネーブル信号は、タイミング信号２３と共に順にデータビット２１を出力するために、パスゲート２０及び３０（図２及び図３）をイネーブルにするものとして図２及び図３に示されている。ｅｎＤ１〜ｅｎＤｎ信号の順次的な動作は、データビットＤ１〜Ｄｎを位置２２に順番に直列に配置し、これと同時に、位置３２にタイミング信号を生成する（図３）。タイミング信号は、データビットと共に伝送し、データビットを確実に受信するために、並列変換器／受信器によって該タイミング信号を使用することができる。
【００１４】
交差結合インバータ（cross coupled inverter）２４、２６及び３４、３６は、データビットとタイミング信号が到着したときに、それらの各々をホールド（保持）するためのラッチを形成する。ラッチ２６、３６は、位置２２におけるデータ信号、位置３２におけるタイミング信号が、インバータ２６、３６の駆動に打ち勝つように（すなわち、それらのインバータが駆動しないように）設計されている。インバータ２８、３８は、たとえば、並列変換器受信器に接続されたケーブルを駆動する。
【００１５】
図３の回路は、説明上は図２の回路と同一である。しかしながら、図３では、パスゲート３０への入力は論理高と論理低が交番する。パスゲートは、図２のデータビットパスゲートに使用されるのと同じｅｎＤ信号によってイネーブルにされる。交番する高と低は、データビットが図２の位置２２に配置されるのとほぼ同時に生じるエッジを有する矩形波（または方形波）を位置３２に生じる。
【００１６】
図４は、データビットＤ１〜Ｄｎ、及びタイミング信号Ｔ１〜Ｔｎを示すタイミングシーケンスの例である。タイミング信号Ｔ１のリーディングエッジ（立ち上がり）４０は、Ｄ１がシリアルデータ出力ラインに配置されるのと同時にシリアルタイミング信号出力ラインに配置される。同様に、Ｔ２のリーディングエッジ（立ち下がり）４２とビットＤ２は同時に発生し、以下、Ｔｎのリーディングエッジ４４とＤｎも同様である。
【００１７】
図４のタイミング図において、図１の回路について検討すると、伝送された最後のビットに注意を払う必要がある。並列変換器／受信器は、この例示的な構成では、別のバイトの第１ビット（または最初のビット）を示すためにタイミング信号の立ち上がりエッジを待つことになるので、シリアルデータ（図２）は論理高または論理低のままとされうる。しかしながら、シリアルタイミング信号出力の状態は低レベルのままでなければならない。ビット数が偶数の場合には、タイミング信号は必然的に低のままであるが、ビット数が奇数の場合には、最後のタイミング信号のエッジは低から高になり、ラッチ３４、３６はそれを高に維持することになる。次のバイトの第１ビットに対して準備ができるようにするために該信号は低に戻らなければならない。この場合、外部信号（不図示）を用いて位置３２を低に駆動することができ、または、追加のワンショットを用いてこのタイミング信号出力を低に駆動することができる。受信器は、この最後のタイミング信号の遷移が別のデータビットを表わしていないことを知っておかなければならない。
【００１８】
図５は、パスゲートとして使用できるＮ型エンハンスメントＭＯＳＦＥＴの簡単な図である。パスゲートは当技術分野では周知であり、Ｐ型ＭＯＳＦＥＴ及びこれとの組み合わせを代わりに使用することもできる。いくつかの用途では、バイポーラ及びハイブリッド型トランジスタを使用することができる。パスゲートのイネーブル化は、ゲートのタイプによって異なるであろうが、このことも当技術分野では周知である。
【００１９】
使用可能なパスゲートの別のタイプは、出力を互いに結合することができる単純な「アンド（ＡＮＤ）」ゲートである。典型的には、このタイプのゲートは、他の出力を共に結合できるようにするプルアップ抵抗Ｒ１を使用する。この構成では、Ｒ１とラッチ２４、２６，及び、３４、３６の相互作用は、適正な動作を確保するように構成されなければならない。
【００２０】
図１に戻ると、レジスタＦ１〜Ｆｎのリセットは、レジスタのセット出力（Ａ）を用いて示されているが、リセット出力（Ａ−）を使用することもでき、設計者の選択に応じて、ＮＡＮＤゲートを他のタイプの論理ゲートで置き換えることができる。
【００２１】
図１では、遅延回路であるＤＥＬＡＹ１〜ＤＥＬＡＹｎは、１例では、電流欠乏（current starved）ゲートまたはインバータのチェーン（鎖）である。電流欠乏インバータは、所与の利得帯域幅積を示す回路と見なすことができる。そのような構成では、電流駆動の低減による（または電流駆動を低減することになる）利得の強制的な増大は、回路応答を帯域幅の狭いものにする。その結果、回路が遅くなる。当技術分野の設計者は、そのような回路でもって明確な遅延を設計することができる。当業者は他の遅延タイプを使用することができ、たとえば、静電容量を有する回路、カウンタ、シフトレジスタを構成して遅延を生じさせることができる。
【００２２】
本願の設計により得られるのは、一連の各ビットに対する遅延が互いに独立しており、それらの遅延が異なる値をとりうるということである。種々のビットに対して異なるタイミングを提供する柔軟性を用いて、いくつかの用途において利益を得ることができる。
【００２３】
上記の実施形態は、いくつかの例として本明細書において提示されたものであり、それらの実施形態の多くの変更形態及び代替形態が可能であることが理解されるべきである。したがって、本発明は、添付の特許請求の範囲の記載の通りに画定されるものとして広く解釈されるべきである。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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