(57)【要約】【課題】【解決手段】半導体デバイスを形成するための方法が提供される。基板の表面の上にゲートスタックが形成される。ゲートスタックの側面にポリマスペーサを形成するための複数のサイクルが提供され、各サイクルは、ポリマスペーサの側面および基板の表面の上に材料を堆積させる堆積段階を提供すること、ならびに基板の表面の上のポリマを除去するとともに堆積された材料のプロファイルを成形するクリーニング段階を提供することを含む。ポリマスペーサをドーパントマスクとして使用して、基板にドーパントが注入される。ポリマスペーサは、除去される。【選択図】図１
2010509776.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成するための方法であって、
基板の表面の上にゲートスタックを形成することと、
前記ゲートスタックの側面にポリマスペーサを形成するための複数のサイクルを提供することであって、各サイクルは、
前記ポリマスペーサの側面および前記基板の表面の上に材料を堆積させる堆積段階を提供することと、
前記基板の表面の上のポリマを除去するとともに前記堆積された材料のプロファイルを成形するクリーニング段階を提供することと、
を含む、複数のサイクルの提供と、
前記ポリマスペーサをドーパントマスクとして使用して、前記基板にドーパントを注入することと、
前記ポリマスペーサを除去することと、
を備える方法。
【請求項２】
請求項１に記載の方法であって、さらに、
前記ポリマスペーサが除去された後に、前記半導体デバイスの上に少なくとも１層の応力層を配することを備える方法。
【請求項３】
請求項１ないし２のいずれかに記載の方法であって、さらに、
前記基板にドーパントを注入した後に、さらなるスペーサを形成することと、
前記さらなるスペーサを形成した後に、前記基板にさらなるドーパントを注入することと、
を備える方法。
【請求項４】
請求項１ないし３のいずれかに記載の方法であって、
ポリマスペーサを形成するための前記複数のサイクルの提供は、少なくとも３回のサイクルを提供する、方法。
【請求項５】
請求項１ないし４のいずれかに記載の方法であって、さらに、
前記基板に前記ドーパントを注入した後に、前記ゲートスタックの側面にポリマスペーサを形成するためのさらなる複数のサイクルを提供することであって、各サイクルは、
前記ポリマスペーサの側面および前記基板の表面の上に材料を堆積させる堆積段階を提供することと、
前記基板の表面の上のポリマを除去するとともに前記堆積された材料のプロファイルを成形するクリーニング段階を提供することと、
を含む、さらなる複数のサイクルの提供と、
ポリマスペーサを形成するための前記さらなる複数のサイクルを提供した後に、前記基板にさらなるドーパントを注入することと、
を備える方法。
【請求項６】
請求項１ないし５のいずれかに記載の方法であって、
ポリマスペーサを形成するための前記複数のサイクルの提供は、前記ゲートスタックの周囲に垂直な側壁を形成するポリマスペーサを形成する、方法。
【請求項７】
請求項１ないし６のいずれかに記載の方法であって、
前記ポリマスペーサの除去は、酸素アッシングを提供することを含む、方法。
【請求項８】
請求項１ないし６のいずれかに記載の方法であって、
前記ポリマスペーサの除去は、アッシングを提供することを含む、方法。
【請求項９】
請求項１ないし８のいずれかに記載の方法によって形成される半導体デバイス。
【請求項１０】
基板の表面の上にゲートスタックを形成することと、
前記ゲートスタックの側面にポリマスペーサを形成するための複数のサイクルを提供することであって、各サイクルは、
前記ポリマスペーサの側面および前記基板の表面の上に材料を堆積させる堆積段階を提供することと、
前記基板の表面の上のポリマを除去するとともに前記堆積された材料のプロファイルを成形するクリーニング段階を提供することと、
を含む、複数のサイクルの提供と、
前記ポリマスペーサをドーパントマスクとして使用して、前記基板にドーパントを注入することと、
前記ポリマスペーサを除去することと、
を備える方法によって形成される半導体デバイス。
【請求項１１】
請求項１０に記載の半導体デバイスであって、さらに、
前記ポリマスペーサが除去された後に、前記半導体デバイスの上に少なくとも１層の応力層を配することを備える半導体デバイス。
【請求項１２】
請求項１０ないし１１のいずれかに記載の半導体デバイスであって、さらに、
前記基板にドーパントを注入した後に、さらなるスペーサを形成することと、
前記さらなるスペーサを形成した後に、前記基板にさらなるドーパントを注入することと、
を備える半導体デバイス。
【請求項１３】
請求項１０ないし１２のいずれかに記載の方法であって、さらに、
前記基板に前記ドーパントを注入した後に、前記ゲートスタックの側面にポリマスペーサを形成するためのさらなる複数のサイクルを提供することであって、各サイクルは、
前記ポリマスペーサの側面および前記基板の表面の上に材料を堆積させる堆積段階を提供することと、
前記基板の表面の上のポリマを除去するとともに前記堆積された材料のプロファイルを成形するクリーニング段階を提供することと、
を含む、さらなる複数のサイクルの提供と、
ポリマスペーサを形成するための前記さらなる複数のサイクルを提供した後に、前記基板にさらなるドーパントを注入することと、
を備える半導体デバイス。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、半導体デバイスの形成に関するものである。
【０００２】
ＣＭＯＳデバイスの形成では、チャネルの上にゲートスタックが形成される。ゲートスタックの側面には、注入マスクおよび寸法隔離層として使用できるようにスペーサが形成されてよい。
【発明の概要】
【０００３】
以上を実現するため、そして本発明の目的にしたがって、半導体デバイスを形成するための方法が提供される。基板の表面の上にゲートスタックが形成される。ゲートスタックの側面にポリマスペーサを形成するための複数のサイクルが提供され、各サイクルは、ポリマスペーサの側面および基板の表面の上に材料を堆積させる堆積段階を提供すること、ならびに基板の表面の上のポリマを除去するとともに堆積された材料のプロファイルを成形するクリーニング段階を提供することを含む。ポリマスペーサをドーパントマスクとして使用して、基板にドーパントが注入される。ポリマスペーサは、除去される。
【０００４】
本発明の別の顕現では、以下の方法によって半導体が形成される。基板の表面の上にゲートスタックが形成される。ゲートスタックの側面にポリマスペーサを形成するための複数のサイクルが提供され、各サイクルは、ポリマスペーサの側面および基板の表面の上に材料を堆積させる堆積段階を提供すること、ならびに基板の表面の上のポリマを除去するとともに堆積された材料のプロファイルを成形するクリーニング段階を提供することを含む。ポリマスペーサをドーパントマスクとして使用して、基板にドーパントが注入される。ポリマスペーサは、除去される。
【０００５】
本発明のこれらの特徴およびその他の特徴は、本発明の詳細な説明において、添付の図面と関連させながら、より詳しく後述される。
【０００６】
本発明は、添付の図面において、限定目的ではなく例示目的で示されている。図中、類似の参照符号は、類似の要素を示すものとする。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態において使用されるデバイス形成のハイレベルフローチャートである。
【図２Ａ】図１に示された実施形態にしたがったデバイス形成の概略図である。
【図２Ｂ】図１に示された実施形態にしたがったデバイス形成の概略図である。
【図２Ｃ】図１に示された実施形態にしたがったデバイス形成の概略図である。
【図２Ｄ】図１に示された実施形態にしたがったデバイス形成の概略図である。
【図２Ｅ】図１に示された実施形態にしたがったデバイス形成の概略図である。
【図２Ｆ】図１に示された実施形態にしたがったデバイス形成の概略図である。
【図２Ｇ】図１に示された実施形態にしたがったデバイス形成の概略図である。
【図２Ｈ】図１に示された実施形態にしたがったデバイス形成の概略図である。
【図２Ｉ】図１に示された実施形態にしたがったデバイス形成の概略図である。
【図３】エッチングおよび剥離のために使用可能なプラズマ処理チャンバの概略図である。
【図４Ａ】本発明の実施形態において使用されるコントローラを実装するのに適したコンピュータシステムを図示している。
【図４Ｂ】本発明の実施形態において使用されるコントローラを実装するのに適したコンピュータシステムを図示している。
【発明を実施するための形態】
【０００８】
本発明は、添付の図面に示されたいくつかの好ましい実施形態を参照にして詳細に説明される。以下の説明では、本発明の完全な理解を可能にするために、多くの詳細が特定されている。しかしながら、当業者ならば明らかなように、本発明は、これらの一部または全部の詳細を特定しなくても実施可能である。また、本発明を不必要に不明瞭にするのを避けるため、周知のプロセスステップおよび／または構造は詳細に説明されていない。
【０００９】
理解を促進するため、図１は、本発明の一実施形態において使用されるプロセスのハイレベルフローチャートである。基板の上にゲートスタックが形成される（ステップ１０４）。図２Ａは、基板２０４の上にゲートスタック２０８を形成された中間構造２００の断面図である。基板２０４は、隔離領域２０６を有する。また、低濃度にドープされたソースおよびドレインの領域２０５を形成するために、イオンドーパントが使用された。
【００１０】
ゲートスタック２０８の側面にポリマスペーサが形成される（ステップ１０８）。ポリマスペーサは、複数のサイクルを使用して形成され、各サイクルは、堆積段階（ステップ１１２）と、プロファイル成形段階（ステップ１１６）とを含む。図２Ｂは、第１の堆積段階（ステップ１１２）によって堆積層２１２を提供された後における中間構造２００の断面図である。この例では、堆積段階は、基板の表面の上に材料を堆積させる。また、堆積段階は、垂直でない側壁を形成する。この例では、ゲートスタックの側面の側壁は、食パン状に形成され（bread loaf）、ゲートスタックの最上部に分厚い堆積を形成している。また、側壁は、湾曲した底部を有する。
【００１１】
図２Ｃは、第１のプロファイル成形段階（ステップ１１６）によって側壁を成形された後におけるスタックの断面図である。プロファイル成形段階は、基板の上に堆積された材料の層を除去するために使用され、側壁のプロファイルを形成する。好ましくは、側壁は、垂直な側壁になるように形成される。垂直な側壁は、図２Ｃに示されるように、基板の表面に対して底部から頂部にかけて８８°〜９０°の角度をなす側壁として定義される。プロファイル成形段階は、堆積された材料の層をゲートスタックの頂部の上から除去する、または材料の一部をエッチングによって部分的に除去する、または堆積された材料をゲートスタック２０８の頂部の上に残らせることが可能である。
【００１２】
図２Ｄは、第２の堆積段階（ステップ１１２）後におけるスタックの断面図である。第２の堆積段階は、側壁およびゲートスタックの頂部の上に層を追加し、基板の上に新しい層を形成する。第２の堆積も、やはり、食パン形状２１６を形成する。
【００１３】
図２Ｅは、第２のプロファイル成形段階（ステップ１１６）後におけるスタックの断面図である。第２のプロファイル成形段階は、基板の上の材料層を除去し、側壁のプロファイルを形成する。側壁は、やはり、垂直な側壁を形成することが好ましい。２度の堆積が実施されたので、垂直な側壁は、第１のプロファイル成形段階後における垂直な側壁の２倍の厚さであることが可能である。
【００１４】
何度かのサイクルを経た後、側壁は、所望の厚さに達する。次いで、垂直な側壁２１２をマスクとして使用して、基板２０４にドーパントが注入される。これは、図２Ｆに示されるように、高濃度にドープされたソースおよびドレインの領域２２０を形成する。
【００１５】
別の注入が必要であるかどうかに関して判定がなされる（ステップ１２４）。もしさらなる注入が必要であるならば、各サイクルに堆積段階（ステップ１１２）およびプロファイル成形段階（ステップ１１６）を含む複数のサイクルの実施によって、さらなるポリマスペーサが形成される（ステップ１０８）。図２Ｇは、各サイクルに堆積段階（ステップ１１２）およびプロファイル成形段階（ステップ１１６）を含む複数のサイクルによってさらなる側壁２２４を形成された後における中間構造２００の断面図である。別のイオン注入が形成され、さらに高濃度にドープされたソースおよびドレインの領域２２８が作成される（ステップ１２４）。
【００１６】
図２Ｈに示されるように、スペーサは除去される（ステップ１２８）。スペーサは、ポリマ材料であるので、スペーサの除去には、アッシングなどのポリマ剥離が使用されてよい。Ｌ字型スペーサの場合は、Ｌ字を形成するポリマ頂部層をポリマ剥離によって除去し、下位の誘電体を無傷のままに残すことができる。
【００１７】
図２Ｉに示されるように、基板およびゲートスタックの上に少なくとも１層の応力層２３２が形成される（ステップ１３２）。コンタクト２３６も追加されてよい。応力層２３２は、ＮＭＯＳデバイスの場合はＮＭＯＳ駆動電流を増大させるために引張応力層であってよく、ＰＭＯＳデバイスの場合はＰＭＯＳ駆動電流を増大させるために圧縮性応力層であってよい。
【００１８】
ポリマからのスペーサの形成は、スペーサの除去を容易にし、これは、より効果的な応力層の堆積を可能にする。また、多サイクルプロセスは、より垂直な側壁を提供し、これは、注入を向上させる。多サイクルプロセスは、また、個別のブレイクスルーが不要になるように、基板の上への堆積を最小限に抑えるまたは排除する。多サイクルプロセスは、より高密度な構造のためにゲートが密集して配される場合にも、より優れた堆積を提供する。
【００１９】
実施例
本発明の一例では、基板の上にゲートスタックが形成される（ステップ１０４）。この例では、ゲートスタック２０８は、酸化物層の上にポリシリコン、金属、またはシリサイドを含む。基板２０４は、シリコンウエハまたはポリシリコン層などの半導体層であってよい。隔離領域２０６は、従来のシャロートレンチアイソレーションプロセスを使用して形成されるシリコン酸化物領域であってよい。低濃度にドープされたソースおよびドレインの領域２０５は、イオン注入を使用して形成される。この例では、ドーピングは、ゲートスタック２０８の１つがＮＭＯＳトランジスタの形成に使用され、別のゲートスタック２０８がＰＭＯＳトランジスタの形成に使用されるようになされる。
【００２０】
ゲートスタック２０８の側壁に、ポリマスペーサが形成される（ステップ１０８）。この例では、ゲートスタック２０８に対する側壁としてのポリマスペーサを形成するために、基板２０４は、プラズマ処理チャンバ内に配される。
【００２１】
図３は、エッチングおよび剥離に使用可能なプラズマ処理チャンバ３００の概略図である。プラズマ処理チャンバ３００は、閉じ込めリング３０２と、上部電極３０４と、下部電極３０８と、ガス源３１０と、排出ポンプ３２０とを含む。ガス源３１０は、堆積ガス源と、プロファイル成形段階ガス源とを含む。プラズマ処理チャンバ３００内において、基板２０４は、下部電極３０８の上に配置される。下部電極３０８は、基板２０４を保持するための適切な基板チャックメカニズム（例えば静電的クランプ、機械的クランプなど）を組み入れている。リアクタトップ３２８は、下部電極３０８の真反対に配された上部電極３０４を組み入れている。上部電極３０４と、下部電極３０８と、閉じ込めリング３０２とは、閉じ込めプラズマ体積３４０を画定する。ガスが、ガス源３１０によって閉じ込めプラズマ体積に供給され、閉じ込めリング３０２および排出口を通して排出ポンプ３２０によって閉じ込めプラズマ体積から排出される。上部電極３０４には、第１のＲＦ源３４４が電気的に接続される。下部電極３０８には、第２のＲＦ源３４８が電気的に接続される。チャンバ壁３５２は、閉じ込めリング３０２、上部電極３０４、および下部電極３０８を取り囲む。第１のＲＦ源３４４および第２のＲＦ源３４８は、ともに、２７ＭＨｚ電源、６０ＭＨｚ電源、および２ＭＨｚ電源を含んでよい。電極に対するＲＦ電源の接続は、異なる組み合わせが可能である。本発明の好ましい一実施形態では、２７ＭＨｚ電源、６０ＭＨｚ電源、および２ＭＨｚ電源が、下部電極に接続される第２のＲＦ電源３４８を構成し、上部電極は、接地される。ＲＦ電源３４４，３４８、排出ポンプ３２０、およびガス源３１０には、コントローラ３３５が可制御式に接続される。このようなデバイスは、各段階について、チャンバの圧力、ガス流量、ガスの組み合わせ、ＲＦ電力、および継続時間を調整することができる。
【００２２】
図４Ａおよび図４Ｂは、本発明の実施形態において使用されるコントローラ３３５を実装するのに適したコンピュータシステム４００を図示している。図４Ａは、コンピュータシステムとして可能な１つの物理的形態を示している。もちろん、コンピュータシステムは、集積回路、プリント回路基板、および小型携帯端末から巨大スーパーコンピュータに到る多くの物理的形態をとりえる。コンピュータシステム４００は、モニタ４０２、ディスプレイ４０４、筐体４０６、ディスクドライブ４０８、キーボード４１０、およびマウス４１２を含む。ディスク４１４は、コンピュータシステム４００との間でデータをやりとりするために使用されるコンピュータ可読媒体である。
【００２３】
図４Ｂは、コンピュータシステム４００のブロック図の一例である。システムバス４２０には、種々様々なサブシステムが取り付けられる。プロセッサ４２２（中央演算処理装置すなわちＣＰＵとも称される）は、メモリ４２４を含むストレージデバイスに接続される。メモリ４２４は、ランダムアクセスメモリ（ＲＡＭ）および読み出し専用メモリ（ＲＯＭ）を含む。当該分野において周知のように、ＲＯＭは、ＣＰＵに対してデータおよび命令を単方向的に伝送する働きをし、ＲＡＭは、一般に、データおよび命令を双方向的に伝送するために使用される。これらのメモリは、いずれのタイプも、後述される任意の適切なコンピュータ可読媒体を含んでよい。ＣＰＵ４２２には、固定ディスク４２６も双方向的に接続され、これは、追加のデータストレージ容量を提供し、やはり、後述される任意のコンピュータ可読媒体を含んでよい。固定ディスク４２６は、プログラムやデータなどを格納するために使用されてよく、一般に、一次ストレージより低速な二次ストレージ媒体（ハードディスクなど）である。なお、固定ディスク４２６内に保持される情報は、もし適切であれば、メモリ４２４内の仮想メモリとして標準的な形で組み入れ可能であることがわかる。取り外し可能ディスク４１４は、後述される任意のコンピュータ可読媒体の形態をとってよい。
【００２４】
ＣＰＵ４２２は、ディスプレイ４０４、キーボード４１０、マウス４１２、およびスピーカ４３０などの様々な入出力デバイスにも接続される。一般に、入出力デバイスは、ビデオディスプレイ、トラックボール、マウス、キーボード、マイクロフォン、タッチセンサ式ディスプレイ、トランスデューサカード読み取り装置、磁気テープもしくは紙テープ読み取り装置、タブレット、スタイラス、音声もしくは手書き文字認識装置、バイオメトリック読み取り装置、またはその他のコンピュータのうちの任意であってよい。ＣＰＵ４２２は、ネットワークインターフェース４４０を使用して別のコンピュータまたは通信ネットワークに随意に接続されてよい。このようなネットワークインターフェースがあれば、ＣＰＵは、上述された方法のステップを実施する過程において、ネットワークから情報を受信可能である、またはネットワークに情報を出力可能であると考えられる。さらに、本発明の方法の実施形態は、ＣＰＵ４２２上のみで実行されてもよいし、または処理の一部を共有するリモートＣＰＵと連携してインターネットなどのネットワークを通じて実行されてもよい。
【００２５】
また、本発明の実施形態は、さらに、様々なコンピュータ実行動作を実施するためのコンピュータコードを記録されたコンピュータ可読媒体をともなうコンピュータストレージ製品に関する。媒体およびコンピュータコードは、本発明の目的のために特別に設計および構成されたものであってもよいし、またはコンピュータソフトウェア分野の当業者にとって周知でなおかつ利用可能なものであってもよい。コンピュータ可読媒体の例は、ハードディスク、フロッピィディスク、および磁気テープなどの磁気媒体、ＣＤ−ＲＯＭおよびホログラフィックデバイスなどの光媒体、フロプティカルディスクなどの光磁気媒体、ならびに特定用途向け集積回路（ＡＳＩＣ）、プログラム可能論理デバイス（ＰＬＤ）、ＲＯＭデバイス、およびＲＡＭデバイスなどプログラムコードの格納および実行のために特別に構成されたハードウェアデバイスを含むが、これらに限定されない。コンピュータコードの例は、コンパイラによって生成されるなどのマシンコード、およびインタープリタを使用してコンピュータによって実行される高水準コードを含むファイルを含む。コンピュータ可読媒体は、搬送波に組み込まれたコンピュータデータ信号によって伝送されなおかつプロセッサによって実行可能な一連の命令を表すコンピュータコードであってもよい。
【００２６】
ポリマスペーサは、プロセスチャンバ３００内において形成される。堆積段階（ステップ１１２）のためのレシピの一例は、１４０ミリトールの圧力を提供する。第２のＲＦ電源は、２７ＭＨｚで８００ワットを提供する。３６０ｓｃｃｍのＣＨ3Ｆおよび１８０ｓｃｃｍのＮ2である堆積ガスが提供される。電力は、堆積ガスをプラズマに変換する。堆積ガスは、次いで、一定期間後に停止される。プロファイル成形段階（ステップ１１６）のためのレシピの一例は、１２０ミリトールのチャンバ圧力を提供する。第２のＲＦ電源は、２７ＭＨｚで１６００ワットを提供する。４７２ｓｃｃｍのＣＦ4であるプロファイル成形ガスが提供される。電力は、プロファイル成形ガスをプラズマに変換する。プロファイル成形ガスは、次いで、一定期間後に停止される。
【００２７】
好ましくは、ポリマスペーサの形成は、少なくとも３回のサイクルを含む。より好ましくは、ポリマスペーサの形成は、１〜２０回のサイクルを含む。
【００２８】
側壁スペーサをマスクとして使用して、ドーパントが注入される（ステップ１２０）。ポリマスペーサがマスクとして使用される場合は、従来のイオン注入が使用されてよい。ポリマスペーサの形成およびイオンの注入は、１度または２度以上実施されてよい（ステップ１２４）。
【００２９】
ポリマスペーサは、除去される（ステップ１２８）。この例では、スペーサを除去するためのレシピは、２８０ミリトールのチャンバ圧力を提供する。第２の電源は、２７ＭＨｚで３００ワットおよび２ＭＨｚで２００ワットを提供する。１５００ｓｃｃｍのＯ2である剥離ガスが提供される。Ｏ2ガスは、電源からの電力によってプラズマに変換される。プラズマは、ポリマスペーサを除去するために使用される。プロセスは、次いで、停止される。
【００３０】
基板２０４およびゲートスタック２０８の上に、応力層１３２が形成される。ＮＭＯＳトランジスタの場合は、引張性窒化物膜が提供されてよく、これは、チャネル領域内における電荷キャリアの移動度および速度を高めることによって性能を向上させる。ＰＭＯＳトランジスタの場合は、圧縮応力を生じる圧縮性窒化物膜が提供されてよく、これは、チャネル領域内における電荷キャリアの移動度および速度を高めることによって性能を向上させる。これらの応力層は、ＣＭＯＳデバイスの上のさらなる層のためのエッチングストップとして使用されてよい。
【００３１】
本発明は、いくつかの好ましい実施形態の観点から説明されているが、本発明の範囲に含まれるものとして、代替、変更、および代わりとなる各種の等価の形態がある。また、本発明の方法および装置を実現する多くの代替方法があることも、留意されるべきである。したがって、添付の特許請求の範囲は、本発明の真の趣旨および範囲に含まれるものとして、このようなあらゆる代替、変更、および代わりとなる各種の等価な形態を含むものと解釈されることを意図される。
【図１】
2010509776.tif 000003
【図２Ａ】
2010509776.tif 000004
【図２Ｂ】
2010509776.tif 000005
【図２Ｃ】
2010509776.tif 000006
【図２Ｄ】
2010509776.tif 000007
【図２Ｅ】
2010509776.tif 000008
【図２Ｆ】
2010509776.tif 000009
【図２Ｇ】
2010509776.tif 000010
【図２Ｈ】
2010509776.tif 000011
【図２Ｉ】
2010509776.tif 000012
【図３】
2010509776.tif 000013
【図４Ａ】
2010509776.tif 000014
【図４Ｂ】
2010509776.tif 000015
【国際調査報告】
2010509776.tif 000016
2010509776.tif 000017
2010509776.tif 000018