(57)【要約】  本発明は、順次アクティブにされる複数の段（６２）を含むシフトレジスタに関する。各段は、論理回路（４４）を備えており、論理回路（４４）は、第１の出力回路および第２の出力回路を制御する。上記第１の出力回路は、トランジスタ（５６）で構成される第１のスイッチを有しており、第１のスイッチは、当該段がアクティブとなる時に、段（６２）の出力（ＧＬ）を接続してパルス幅制御（ＰＷＣ）信号を受信する。トランジスタ（５８）で構成される第２のスイッチは、段（６２）が非アクティブとなる時に、段出力（ＧＬ）を接続して非アクティブ信号レベルを受信する。第２の出力回路は、トランジスタ（６０）で構成される第３のスイッチを有しており、上記第３のスイッチは、段（６２）がアクティブとなる時に、さらなる出力（ＯＵＴ）を接続してアクティブ信号レベルを受信する。トランジスタ（６２）で構成される第４のスイッチは、段（６２）が非アクティブとなる時に、上記さらなる出力（ＯＵＴ）を接続して非アクティブ信号レベルを受信する。各段の上記さらなる出力（ＯＵＴ）は、前段のリセット入力部および／または次段のセット入力部といった、少なくとも１つの隣接する段の論理回路（４４）に接続されている。
2010527092.tif 000002
【特許請求の範囲】
【請求項１】
順次アクティブにされるように配置された複数の段を備えるシフトレジスタであって、各段は、第１の出力回路および第２の出力回路を制御する論理回路を備えており、上記第１の出力回路は上記段の出力信号を供給するための段出力を備え、上記第２の出力回路は上記段のさらなる出力を備え、上記さらなる出力は少なくとも１つの他段の上記論理回路の入力に接続されており、
上記第１の出力回路は、上記段がアクティブとなる時に上記段出力を上記段の第１のアクティブ信号入力に接続する第１のスイッチと、上記段が非アクティブとなる時に上記段出力を上記段の第１の非アクティブ信号入力に接続する第２のスイッチとを備えており、上記複数の段のうちに、上記第１のアクティブ信号入力が上記シフトレジスタの少なくとも１つのパルス幅制御入力に接続された段が少なくとも存在しており、上記少なくとも１つのパルス幅制御入力は、いずれの上記段をイネーブル状態とするかを決定する少なくとも１つのパルス幅制御信号を受信する、シフトレジスタ。
【請求項２】
上記複数の段のうちに、上記第１のアクティブ信号入力が上記シフトレジスタの少なくとも１つのクロック入力に接続された上記段が少なくとも存在している、請求項１に記載のシフトレジスタ。
【請求項３】
上記複数の段のうちに、上記第１の非アクティブ信号入力が上記シフトレジスタの制御入力に接続された上記段が少なくとも存在しており、上記制御入力は、第１の動作モードにおいて非アクティブ信号レベルを受信すると共に、第２の動作モードにおいて、上記複数の段のうちに互いに上記段出力が同時にアクティブとなる上記段を少なくとも存在させるためにアクティブ信号レベルを受信する、請求項１または２に記載のシフトレジスタ。
【請求項４】
上記第１の非アクティブ信号入力は、非アクティブ信号レベルを受信するために、互いに接続されている、請求項１または２に記載のシフトレジスタ。
【請求項５】
上記第２の出力回路は、上記段がアクティブとなる時に上記段の上記さらなる出力を上記段の第２のアクティブ信号入力に接続する第３のスイッチと、上記段が非アクティブとなる時に上記さらなる出力を上記段の第２の非アクティブ信号入力に接続する第４のスイッチとを備えている、請求項１〜４のいずれか１項に記載のシフトレジスタ。
【請求項６】
上記第２の非アクティブ信号入力は、非アクティブ信号レベルを受信するために、互いに接続されている、請求項５に記載のシフトレジスタ。
【請求項７】
上記第２のアクティブ信号入力は、シフトレジスタの少なくとも１つのクロック入力に接続されている、請求項５または６に記載のシフトレジスタ。
【請求項８】
各上記スイッチは増幅装置を備えている、請求項１〜７のいずれか１項に記載のシフトレジスタ。
【請求項９】
各上記増幅装置はトランジスタを備えている、請求項８に記載のシフトレジスタ。
【請求項１０】
上記第１のスイッチを構成する上記増幅装置には、第１のブートストラップキャパシタが設けられている、請求項８または９に記載のシフトレジスタ。
【請求項１１】
上記第３のスイッチを構成する上記増幅装置には、第２のブートストラップキャパシタが設けられている、請求項５に直接的または間接的に依存する場合の請求項８〜１０のいずれか１項に記載のシフトレジスタ。
【請求項１２】
上記第２のスイッチを構成する上記増幅装置には、第３のブートストラップキャパシタが設けられている、請求項８〜１１のいずれか１項に記載のシフトレジスタ。
【請求項１３】
各上記論理回路は、リセット−セットフリップフロップを備えている、請求項１〜１２のいずれか１項に記載のシフトレジスタ。
【請求項１４】
各上記段の上記さらなる出力は、前段のリセット入力および次段のセット入力のうちの少なくとも一方に接続されている、請求項１３に記載のシフトレジスタ。
【請求項１５】
請求項１〜１４のいずれか１項に記載のシフトレジスタを備えているディスプレイドライバ。
【請求項１６】
請求項１５に記載のディスプレイドライバを備えているアクティブマトリクスディスプレイ。
【請求項１７】
液晶ディスプレイから成る、請求項１６に記載のディスプレイ。
【請求項１８】
上記段出力に接続されたアドレス電極を備えている、請求項１６または１７に記載のディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ、ディスプレイドライバ、および、このようなシフトレジスタを備えるディスプレイに関する。このようなシフトレジスタは、例えば、アクティブマトリクスディスプレイのロウおよび／またはカラムを駆動するためのクロック発生器として、または、該クロック発生器において用いられ得る。
【背景技術】
【０００２】
添付の図面の図１は、典型的なアクティブマトリクスディスプレイを示す図である。このようなディスプレイは、Ｎ個のカラムをＭ個のロウに配置した画素（ピクセル）であるマトリクス２から構成されている。各ロウおよび各カラムは、１つの電極に接続されており、カラム電極はデータドライバ４のＮ個の出力に接続されていると共に、ロウ電極は走査ドライバ６のＭ個の出力に接続されている。
【０００３】
このピクセルは、一度に１つのロウにアドレスされる。走査ドライバは、添付の図面の図２に示す一連のクロックパルスを生成するＭ相クロック発生器を含む。各クロックパルスＯＵＴｉは、ロウｉをアクティブにするように制御する。通常、これらのパルスはノンオーバーラッピングであり、２つのパルスが同時にｈｉｇｈになることはない。
【０００４】
１つのロウの全ピクセルは、同時にアドレスされるか、または、それぞれがｂ個のピクセルからなるＢ個のブロックにおいてアドレスされ得る。この場合ｂＢ＝Ｎである。後者の場合、データドライバに、係る類のＢ相クロック発生器を設けて、各クロックパルスＯＵＴｉがブロックｉをアクティブにするようにしてもよい。
【０００５】
係る類の走査ドライバは、ディスプレイ基板上に直接形成可能であるため、ディスプレイに必要とされる端子の数は低減される。この走査ドライバは、端子が占領する面積が低減され、機械的によりロバストなディスプレイが形成できるため、都合がよい。このような場合、クロック発生器回路に単一の型のトランジスタを用いることが一般的である。例えば、当該クロック発生器回路は、ＣＭＯＳ回路において通常用いられるようなｎ型トランジスタおよびｐ型トランジスタが組み合わされたものでなく、ｎ型トランジスタだけから構成することができる。単一の型のトランジスタを用いることは、製造コストの低減に有効である。しかしながら、低電力の、ＡＮＤゲートおよびインバータといった高速論理回路を、単一の型のトランジスタを用いて設計することは困難である。
【０００６】
走査ドライバにおいて使用するためのクロック発生器は、シフトレジスタで構成することができる。シフトレジスタは、データ列を、クロック信号に応じて、シフトレジスタの長さ方向に段から段へと順次シフトさせることが可能な多段回路である。一般に、シフトレジスタは、任意のデータ列をシフトさせることが可能である。しかしながら、シフトレジスタを、走査ドライバまたはデータドライバにおいてクロック発生器として用いる場合、一つのｈｉｇｈ状態だけをシフトレジスタの長さ方向にシフトすることが求められる。このようなシフトレジスタは、「ウォーキング・ワン（walking one）」シフトレジスタと呼ばれ、任意のデータ列をシフトすることが可能である場合もあるし、不可能である場合もある。
【０００７】
このような種類のクロック発生器の例が、特許文献１に開示されており、添付の図面の図３は、このようなクロック発生器を示す図である。ここでフリップフロップ２４は、リセット−セット型のフリップフロップ（ＲＳＦＦ）であり、さらなるゲート２６を有している。ゲート２６は、ＲＳＦＦがセットされるとクロックが段の出力に通過し、ＲＳＦＦがリセットされると出力が非アクティブ状態に引き込まれるように、クロックの通過を制御する。ゲートの出力は、次段のセット入力、および、前段のリセット入力に接続されている。ゲートの出力はまた、走査ドライバの出力を成している。
【０００８】
添付の図面の図４は、図３のクロック発生器の動作を示す図である。ＱＮは、段ＮのＲＳＦＦ２４のＱ出力を示す。ＯＵＴＮは、段Ｎのゲート２６のＯ出力を示す。Ｏ出力はまた、走査ドライバの出力を成している。段Ｎがセットされると、ＱＮはｈｉｇｈロジックレベルに立ち上がり、そのゲート２６は、クロックを出力に通過させる。クロックが立ち上がると、ＯＵＴＮが立ち上がり、段Ｎ＋１をセットすると共に段Ｎ−１をリセットし、その結果、ＱＮ＋１はｈｉｇｈロジックレベルに立ち上がり、ＱＮ−１はロジックレベルに立ち下がる。段Ｎ＋１は、クロックの相補レベルをその出力に通過させるように構成されている。従ってこの出力は、最初はＬｏｗのまま保持される。クロックが立ち下がると、段Ｎの出力は立ち下がり、段Ｎ＋１の出力は立ち上がる。これによって段Ｎはリセットされ、連続するクロックパルスがその出力に通過することが妨げられると共に、段Ｎ＋２はセットされる。
【０００９】
特許文献２には、類似の回路が記載されている。この回路は、相補型クロックでなくノンオーバーラッピングクロックと共に用いられる。この場合、レジスタの出力はノンオーバーラッピングである。それ以外では、この回路の動作は類似している。
【００１０】
特許文献３には、他の種類の走査ドライバが開示されており、添付の図面の図５は、このような他の種類の走査ドライバを示す図である。出力段（つまり、走査ドライバ出力ＧＯＵＴを駆動する段）は、２つのトランジスタ１０、１２から構成されている。これらのトランジスタは、シフトレジスタの論理回路１４によって制御されており、出力段がイネーブル状態とされる場合（つまり、論理回路１４のＱ出力がｈｉｇｈであり、ＱＢ出力がｌｏｗである場合）には、トランジスタ１０はクロックＣＫを出力に通過させ、出力段がディスエーブル状態とされる場合（論理回路１４のＱ出力がｌｏｗであり、ＱＢ出力がｈｉｇｈである場合）には、トランジスタ１０は出力をｌｏｗ電源電圧Ｖｏｆｆに維持するようになっている。この回路の動作は、特許文献１に記載の回路に広い範囲で類似している。
【００１１】
図５の走査ドライバはまた、トランジスタ１６、１８から構成されるキャリー出力を備えている。段Ｎがイネーブル状態とされる場合は、段Ｎのトランジスタ１６が、クロックを段Ｎ＋１に通過させる。ここで、このクロックは、段Ｎ＋１をイネーブル状態とするように機能する。段Ｎ＋１がディスエーブル状態とされる場合は、トランジスタ１８が、トランジスタ２０のゲートをＶｏｆｆに維持する。キャリー出力は、段Ｎおよび段Ｎ＋１によって制御される。つまり、段Ｎのトランジスタ１６は、段Ｎの論理回路の出力によって制御されるが、段Ｎのトランジスタ１８は、段Ｎ＋１の論理回路の出力によって制御される。
【００１２】
段Ｎは、段Ｎのキャリー出力によってディスエーブル状態とされるのではなく、段Ｎ＋１の走査ドライバ出力ＧＯＵＴ［Ｎ＋１］によってディスエーブル状態とされる。
【００１３】
走査ドライバ出力は、走査ドライバ出力が長い立ち上がり時間を有するように、大きな容量性負荷に接続されていることが可能である。個々のキャリー出力を使用するため、次段の論理回路が走査ドライバ出力から分離され、その結果、長い立ち上がり時間が論理回路の動作に与える影響は低減される。しかしながら、この特許文献３に記載された構成の欠点は、最初に段Ｎのキャリー出力が立ち上がる時に、段Ｎ＋１はまだディスエーブル状態とされており、トランジスタ１８は導通しているという点である。従って、クロックとＶｏｆｆとの間には直接的な接続が存在する。この接続によって、短絡電流が流れ、クロックドライバにかかる負荷を増大させると共に、上記論理回路の電力消費を増大させる。
【００１４】
特許文献３に記載された回路は、図５に示すように、ｎ型トランジスタだけから構成されている。このような回路では、用いられる出力段は共有のものであり、２つのトランジスタ１０、１２、および、ブートストラップキャパシタ１３から構成される。これらのトランジスタは、常に正確に１つのトランジスタがアクティブであるように、論理回路によって制御される。第１のトランジスタ１０は、クロックを、論理回路またはバッファリングを付帯することなく、直接出力に通過させる。第２のトランジスタ１２は、出力をｌｏｗ電源電圧に引き込む。
【００１５】
ｎ型トランジスタのソースの電圧は、通常、ＶＧ−ＶＴＨよりも高くはない。ここで、ＶＧはトランジスタのゲート電圧であり、ＶＴＨはトランジスタの閾値電圧である。次に、ＶＧを出力スイッチに供給する論理回路の出力は、ｈｉｇｈ電源電圧であるＶｏｎよりも高くはなく、一般的に、同様の理由により（ゲートがＶＯＮよりも高くないトランジスタによって生成される）、Ｖｏｎ−ＶＴＨよりも高くない。クロックの全電圧を出力に通過させることが好ましい（そうでなければ、クロックの電圧を増大させることが必要となり、クロックの電圧を増大させると消費電力は増加する）。そのためには、少なくともＶＣＫＨ＋ＶＴＨのゲート電圧が必要となる。ここでＶＣＫＨは、クロックｈｉｇｈ電圧である（一般的にＶｏｎに等しい）。
【００１６】
ブートストラップキャパシタ１３は、クロックが立ち上がると、第１のトランジスタのゲート電圧を増大させるように機能する。その動作は、次の通りである。トランジスタ１０のゲートが、論理回路によって、該トランジスタが導通する点まで立ち上がる。クロックが立ち上がると、この立ち上がりは出力に伝導される。この立ち上がりは、キャパシタ１３によって、トランジスタ１０のゲートに結合され、ゲート電圧を増大させると共に、トランジスタ１０のソース電圧およびドレイン電圧がほぼ同一になるまで、トランジスタ１０が導通し続けることを保証する。
【００１７】
一般的に、小型のディスプレイは、ディスプレイの一部分だけがリフレッシュされるモードを有することが要求される。このモードは、例えばディスプレイが制限された数のロウ上に待機画像を示す時に、低電力を提供するために用いられることが多い。この場合、部分的画像に相当するロウだけが各走査時にリフレッシュされる。ディスプレイの全スクリーンは、頻繁にはリフレッシュされない。添付の図面の図６は、部分的画像だけがリフレッシュされた時の、１つのフレーム内の走査ドライバの出力を示す図である。ロウＸ〜Ｙが順番にアクティブにされる。他のロウはアクティブにされない。この場合、部分的画像は、ロウＸ〜ロウＹを覆うことになる。
【００１８】
添付の図面の図７は、このような部分的機能を実行する公知の方法を示す図である。この公知の方法の機能については、添付の図面の図８に示されている。シフトレジスタの出力は、ＡＮＤゲート３０を用いて、付加した信号ＰＷＣと論理的に組み合わされており、ＰＷＣがｈｉｇｈである場合は、シフトレジスタ出力は、走査ドライバ出力に通過するが、ＰＷＣがｌｏｗである場合は、走査ドライバ出力はｌｏｗに維持される。ディスプレイのロウ電極によって示される負荷を十分に短時間で駆動させることが可能なように、寸法の大きなインバータを用いて、ＡＮＤゲートの出力のバッファリングを行うことが一般的である。従って、この方法は、単一の型のトランジスタから構成される走査ドライバには適していない。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】米国特許第６３７７０９９号
【特許文献２】米国特許第６７２４３６１号
【特許文献３】米国特許第６８４５１４０号
【特許文献４】英国特許出願番号第０７１６７５３．９号
【発明の概要】
【００２０】
本発明の第１の形態によれば、順次アクティブにされるように配置された複数の段を含むシフトレジスタが提供される。各段は、第１の出力回路および第２の出力回路を制御する論理回路を備えている。上記第１の出力回路は、上記段の出力信号を供給するための段出力を備え、上記第２の出力回路は、上記段のさらなる出力を備え、上記さらなる出力は、少なくとも１つの他段の上記論理回路の入力に接続されている。上記第１の出力回路は、上記段がアクティブとなる時に上記段出力を上記段の第１のアクティブ信号入力に接続する第１のスイッチと、上記段が非アクティブとなる時に上記段出力を上記段の第１の非アクティブ信号入力に接続する第２のスイッチとを有している。上記複数の段のうちに、上記第１のアクティブ信号入力が上記シフトレジスタの少なくとも１つのパルス幅制御入力に接続された上記段が少なくとも存在しており、上記少なくとも１つのパルス幅制御入力は、いずれの上記段をイネーブル状態とするかを決定する少なくとも１つのパルス幅制御信号を受信する。
【００２１】
上記複数の段のうちに、上記第１のアクティブ信号入力が上記シフトレジスタの少なくとも１つのクロック入力に接続された上記段が少なくとも存在していてよい。
【００２２】
上記複数の段のうちに、上記第１の非アクティブ信号入力が上記シフトレジスタの制御入力に接続された上記段が少なくとも存在していてよい。上記制御入力は、第１の動作モードにおいて非アクティブ信号レベルを受信すると共に、第２の動作モードにおいて、上記複数の段のうちに互いに上記段出力が同時にアクティブとなる上記段を少なくとも存在させるためにアクティブ信号レベルを受信する。あるいは、第１の非アクティブ信号入力を互いに接続して、非アクティブ信号レベルを受信することも可能である。
【００２３】
上記第２の出力回路は、上記段がアクティブとなる時に上記段のさらなる出力を上記段の第２のアクティブ信号入力に接続する第３のスイッチと、上記段が非アクティブとなる時に上記さらなる出力を上記段の第２の非アクティブ信号入力に接続する第４のスイッチとを備えている。第２の非アクティブ信号入力を互いに接続して、非アクティブ信号レベルを受信することが可能である。これら第２のアクティブ信号入力は、シフトレジスタの少なくとも１つのクロック入力に接続されていてよい。
【００２４】
各上記スイッチは、増幅装置を有していてよい。各上記増幅装置は、トランジスタを備えていてよい。第１のスイッチを構成する増幅装置には、第１のブートストラップキャパシタが設けられていることが可能である。第３のスイッチを構成する増幅装置には、第２のブートストラップキャパシタが設けられていてよい。第２のスイッチを構成する増幅装置には、第３のブートストラップキャパシタが設けられていてよい。
【００２５】
各上記論理回路は、リセット−セットフリップフロップを備えていることが可能である。各段のさらなる出力は、前段のリセット入力および次段のセット入力のうちの少なくとも１つの入力に接続されていてよい。
【００２６】
本発明の第２の形態によれば、本発明の第１の形態に係るシフトレジスタを備えるディスプレイドライバが提供される。
【００２７】
本発明の第３の形態によれば、本発明の第２の形態に係るディスプレイドライバを備えるアクティブマトリクスディスプレイが提供される。
【００２８】
このディスプレイは、液晶ディスプレイから成っていてよい。
【００２９】
このディスプレイは、段出力にそれぞれ接続されたアドレス電極を備えることが可能である。
【００３０】
従って、隣接し合う段が実質的に各段の段出力から分離されているシフトレジスタを提供することが可能である。従ってシフトレジスタの動作は、各段出力に存在する負荷からほとんど影響を受けない。例えば、動作が、容量性負荷が段出力における信号の立ち上がり時間に変動を生じさせることによって、影響を受けることはほとんどない。
【００３１】
さらなる論理ゲートまたはバッファリングを設けなくても、いくつかの出力だけをアクティブにすることが可能である。これは例えば、回路が単一の導電型の複数のトランジスタを含む場合に、有効である。
【図面の簡単な説明】
【００３２】
【図１】公知のタイプのアクティブマトリクスディスプレイを示すブロック図である。
【図２】図１のディスプレイの典型的な走査ドライバの出力パルスを示す波形図である。
【図３】公知のタイプの走査ドライバを示す概略的なブロック図である。
【図４】図３の走査ドライバの動作を示す波形図である。
【図５】公知のタイプの走査ドライバの２つの段を示す概略的な図である。
【図６】部分的に動作モードにある、走査ドライバ出力パルスを示す波形図である。
【図７】公知のタイプの走査ドライバを示す概略的な図である。
【図８】図７の走査ドライバの動作を示す波形図である。
【図９】本発明の一実施形態を構成する多段走査ドライバを示す概略的なブロック図である。
【図１０】図９の段のうちの１つを示す、概略的なブロック図である。
【図１１】図９の段のうちの１つを示す、概略的なブロック図である。
【図１２】図９の段のうちの１つを示す、概略的なブロック図である。
【図１３】本発明の他の一実施形態を構成する多段走査ドライバを示す、概略的なブロック図である。
【図１４】図１３の段のうちの１つを示す、概略的なブロック図である。
【図１５】通常動作モードである間の、図１３および図１４の回路の動作を示す波形図である。
【図１６】部分的に動作モードである間の、図１３および図１４の回路の動作を示す、波形図である。
【図１７】本発明の他の一実施形態を構成する多段走査ドライバを示す概略的なブロック図である。
【図１８】図１７の段のうちの１つを示す、概略的なブロック図である。
【図１９】本発明の他の一実施形態を構成する多段走査ドライバを示す、概略的なブロック図である。
【図２０】図１９の段のうちの１つを示す、概略的なブロック図である。
【発明を実施するための形態】
【００３３】
以下に説明する走査ドライバは、例えば図１に示すタイプのアクティブマトリクスディスプレイにおいて、ディスプレイドライバとして用いるためのものである。上記ディスプレイは、液晶ディスプレイから成り得るものであり、各走査装置の段出力に接続されたアドレス電極を有していることが可能である。図９〜図１２に示すように、第１の走査ドライバは、シフトレジスタの形態を成しており、多数の段３２から構成されている。これらの段３２は、順次アクティブにされるように配置されている。各段は、リセット入力（Ｒ）、セット入力（Ｓ）、および、クロック入力（ＣＫ）を有する。走査ドライバの少なくとも１つのパルス幅制御入力からパルス幅制御（ＰＷＣ）信号を受信するように接続された段が少なくとも存在している。ＰＷＣ信号は、所望のタイミングでアクティブ出力信号を供給するという意味において、いずれの段をイネーブル状態とするかを決定するために用いることが可能である。ＰＷＣの構成は、図９〜１２には示していないが、以下に説明する。
【００３４】
３２１および３２３といった奇数の段のＣＫ入力は、第１のクロックＣＫ１に接続されている。３２２および３２４といった偶数の段のＣＫ入力は、第２のクロックＣＫ２に接続されている。これらのクロックは、走査ドライバ出力がノンオーバーラッピングとなるように、ノンオーバーラッピングであることが好ましい。しかしながらこれらのクロックは、走査ドライバ出力が同期エッジを有する相補型であってもよい。
【００３５】
各段は、ＯＵＴおよびＧＬの２つの出力を有している。各段のＧＬ出力は、走査ドライバの出力ＧＬｉを成しており、各段のＯＵＴ出力は、次段のＳ入力と前段のＲ入力とに接続されている。
【００３６】
図１０は、図９の段３２のうちの１つの段の構成を示す図である。これらの段は全て同一である。この段は、論理回路３４と、第１のスイッチ４６および第２のスイッチ４８を含む第１の出力回路（「出力スイッチ」）と、第３のスイッチ５０および第４のスイッチ５２を含む第２の出力回路（「論理スイッチ」）とから構成される。これらのスイッチは、トランジスタのような増幅装置を含んでいてよい。論理回路は、段のＳ入力およびＲ入力にそれぞれ接続された２つの入力Ｓ、Ｒと、２つの出力Ｑ、ＱＢとを有している。Ｑ出力は、論理回路がアクティブにされるとｈｉｇｈになり、論理回路が非アクティブにされるとｌｏｗになる。ＱＢ出力はＱの相補出力である。論理回路は、リセット−セットフリップフロップとして構成されていてよい。
【００３７】
論理回路のＱ出力は、スイッチ３６、４０の制御端子に接続されている。ＱＢ出力は、スイッチ３８、４２の制御端子に接続されている。スイッチ３６は、スイッチ３６の主要伝導経路がＣＫ入力とＧＬ出力との間にあるように接続されている。スイッチ４０は、スイッチ４０の主要伝導経路がＣＫ入力とＯＵＴ出力との間にあるように接続されている。スイッチ３８は、スイッチ３８の主要伝導経路がｌｏｗ電源電圧Ｖｓｓ１とＧＬ出力との間にあるように接続されている。スイッチ４２は、スイッチ４２の主要伝導経路が第２のｌｏｗ電源電圧Ｖｓｓ２とＯＵＴ出力との間にあるように接続されている。従って、スイッチ３６、３８は、これらが走査ドライバの出力を駆動する点で、出力スイッチを構成している。スイッチ４０、４２は、これらが走査ドライバの他の段の論理回路を駆動する点で、論理スイッチを構成している。
【００３８】
この回路の動作は、特許文献１に記載された回路の動作に類似している。しかしながら、ＧＬ出力間、つまりディスプレイのロウ電極と次段または前段の論理回路との間には、接続は存在しない。従って、シフトレジスタの動作は、例えばロウ電極の立ち上がり時間によって影響されることはない。さらに、１つの出力スイッチおよび１つの論理スイッチだけが、常に伝導しあっているため、クロックと低電力電源電圧との間の短絡は回避される。
【００３９】
図１１は、図１０の段のトランジスタレベルの実施形態を示す図である。走査ドライバは、ｎ型トランジスタだけから構成されている。段と段との間の接続は、図９に示した通りである。
【００４０】
この段は、論理回路４４と、４つのトランジスタ４６、４８、５０、５２と、ブートストラップキャパシタ５４とから構成されている。この論理回路は、段のＳ入力およびＲ入力にそれぞれ接続された２つの入力Ｓ、Ｒと、２つの出力Ｑ、ＱＢとを有している。Ｑ出力は、論理回路がアクティブにされるとｈｉｇｈになり、論理回路が非アクティブにされるとｌｏｗになる。ＱＢ出力はＱの相補出力である。論理回路は、図５に示した１４の構成とすることができる。
【００４１】
この論理回路のＱ出力は、トランジスタ４６、５０の制御端子に接続されている。ＱＢ出力は、トランジスタ４８、５２の制御端子に接続されている。トランジスタ４６は、トランジスタ４６の主要伝導経路がＣＫ入力とＧＬ出力との間にあるように接続されている。トランジスタ５０は、トランジスタ５０の主要伝導経路がＣＫ入力とＯＵＴ出力との間にあるように接続されている。トランジスタ４８は、トランジスタ４８の主要伝導経路がｌｏｗ電源電圧Ｖｓｓ１とＧＬ出力との間にあるように接続されている。トランジスタ５２は、トランジスタ５２の主要伝導経路が第２のｌｏｗ電源電圧Ｖｓｓ２とＯＵＴ出力との間にあるように接続されている。従って、トランジスタ４６、４８は出力スイッチを構成し、トランジスタ５０、５２は論理スイッチを構成している。
【００４２】
論理出力ＯＵＴと論理回路のＱ出力との間には、ブートストラップキャパシタが接続されていることが好ましい。このブートストラップキャパシタは、トランジスタ４６、５０の制御電極の電圧を、クロックのｈｉｇｈレベルがＧＬおよびＯＵＴ出力に完全に伝導するのに十分なレベルに引き上げることを保証するように機能する。こうすることによって、ブートストラップキャパシタの動作が、例えばＧＬ出力の立ち上がり時間に影響されることはなくなる。しかしながら、ブートストラップキャパシタを、図１２に示すようにＧＬ出力と論理回路のＱ出力との間に接続することも可能である。
【００４３】
Ｖｓｓ１はＶｓｓ２に電気的に接続されていることが好ましい。
【００４４】
残りの実施形態は、スイッチへの接続に関する。これら実施形態を、ｎ型トランジスタを用いて説明するが、同じく、任意の種類のスイッチに良好に適用され得る。
【００４５】
図１３および図１４に示す走査ドライバは、多数の段６２から構成される。各段は、入力Ｒ、Ｓ、ＣＫ、および、パルス幅制御（ＰＷＣ）入力を有する。６２１および６２３といった奇数の段のＣＫ入力は、第１のクロックＣＫ１に接続されている。６２２および６２４といった偶数の段のＣＫ入力は、第２のクロックＣＫ２に接続されている。奇数の段のＰＷＣ入力は、第１のパルス幅制御信号ＰＷＣ１に接続されており、偶数の段のＰＷＣ入力は、第２のパルス幅制御信号ＰＷＣ２に接続されている。
【００４６】
図１４では、各段は、論理回路４４、４つのトランジスタ５６、５８、６０、６３、および、ブートストラップキャパシタ６４から構成されている。この論理回路は、段のＳ入力およびＲ入力にそれぞれ接続された２つの入力Ｓ、Ｒと、２つの出力Ｑ、ＱＢとを有している。Ｑ出力は、論理回路がアクティブにされるとｈｉｇｈになり、論理回路が非アクティブにされるとｌｏｗになる。ＱＢ出力はＱの相補出力である。論理回路は、図５に示した１４の構成とすることができる。
【００４７】
論理回路のＱ出力は、トランジスタ５６、６０の制御端子に接続されている。ＱＢ出力は、トランジスタ５８、６３の制御端子に接続されている。トランジスタ５６は、トランジスタ５６の主要伝導経路が、段の第１のアクティブ信号入力を成すＰＷＣ入力とＧＬ出力との間にあるように接続されている。トランジスタ６０は、トランジスタ６０の主要伝導経路が、段の第２のアクティブ信号入力を成すＣＫ入力とＯＵＴ出力との間にあるように接続されている。トランジスタ５８は、トランジスタ５８の主要伝導経路が、段の第１の非アクティブ信号入力を成すｌｏｗ電源電圧Ｖｓｓ１とＧＬ出力との間にあるように構成されている。トランジスタ６３は、トランジスタ６３の主要伝導経路が、段の第２の非アクティブ信号入力を成す第２のｌｏｗ電源電圧Ｖｓｓ２とＯＵＴ出力との間にあるように接続されている。従って、トランジスタ５６、５８は出力スイッチを構成し、トランジスタ６０、６３は論理スイッチを構成する。
【００４８】
ブートストラップキャパシタは、好ましくは論理出力ＯＵＴと論理回路のＱ出力と間に接続され、上述のように動作している。
【００４９】
図１５は、ディスプレイの全てのスクリーンがリフレッシュされる場合の、通常動作用の信号のタイミングを示す図である。ＰＷＣ信号のタイミングは、走査ドライバ出力パルスの所望のタイミングに相当する。各段は、対応するＰＷＣ信号の１つのパルスを、ＧＬ出力に通過させる。ＰＷＣパルスのタイミングは、ＣＫパルスと同一である必要はない。ブートストラップキャパシタが動作可能になるには、ＰＷＣ信号は、対応するＣＫ信号の立ち上がりと同期してまたは対応するＣＫ信号の立ち上がりの後に立ち上がる必要がある。ＰＷＣ信号は、対応するＣＫ信号の立ち下がりと同期してまたは対応するＣＫ信号の立ち下がりの前に立ち下がる必要がある。なぜなら、クロックの立ち下がりエッジが、逆ブートストラップ作用を生じさせ、トランジスタ５８、６０のゲート電圧を低下させ、該トランジスタの伝導率を低減させるからである。
【００５０】
従って、ＣＫ１およびＣＫ２は、図１５に示すように互いに相補的となるか、または、ＣＫ１およびＣＫ２と、ＰＷＣ１およびＰＷＣ２とが、それぞれほぼ同一になることが可能である。
【００５１】
図１６は、制限された数のロウがリフレッシュされる場合の、部分的動作用の信号のタイミングを示す図である。図１６では、ロウＸ〜Ｙだけがリフレッシュされる。この場合、リフレッシュされていないロウの間、ＰＷＣ信号は非アクティブである。リフレッシュされるロウの間、これらのタイミングは、図１５に示したとおりである。ここでも、クロックは相補型であってよいし、または、クロックの立ち上がりエッジおよび立ち下がりエッジのタイミングは、ＰＷＣ１およびＰＷＣ２に類似していてよい。
【００５２】
このようにして、ＰＷＣ信号は、段出力ＧＬｉにおいて「アクティブ」出力パルスを供給するという意味において、段６２のうちのどの段を「イネーブル状態とする」のかを制御する。また、出力パルスの各幅は、ＰＷＣ信号パルスの各幅によって決定され、従って、クロックパルスの各幅とは異なるように選択され得る。例えば、同期のクロックパルスエッジを有する相補型クロックＣＫ１、ＣＫ２を用いて、ノンオーバーラッピングの出力パルスを供給することが可能である。
【００５３】
上述の実施形態では、Ｖｓｓ１はＶｓｓ２に電気的に接続されていてよい。
【００５４】
中には、出力のうちのいくつかまたは全てを同時にアクティブにする性能（「オールオン（all-on）」）を有している走査ドライバを備えていることが必要であるような用途または望ましいような用途もある。これを実現するための構成は、出願人を同じくする同時係属の特許文献４に記載されており、その一例を、図１７および図１８に示す。走査ドライバは、多数の段７２から構成されている。各段は、入力Ｒ、Ｓ、ＣＫ、ＡＬＬＯＮ、および、ＰＷＣ入力（図示しない）を有する。７２１および７２３といった奇数の段のＣＫ入力は、第１のクロックＣＫ１に接続されている。７２２および７２４といった偶数の段のＣＫ入力は、第２のクロックＣＫ２に接続されている。全ての段のＡＬＬＯＮ入力は、１つの信号ＡＬＬＯＮに接続されている。
【００５５】
各段は、図１０に示した段に類似しており、ここでは、相違点だけを説明する。トランジスタ４８は、トランジスタ４８の主要伝導経路がＡＬＬＯＮ入力とＧＬ出力との間にあるように接続されている。さらに、ＧＬ出力と論理回路のＱＢ出力との間に接続されたブートストラップキャパシタ７４が存在している。既に述べたとおり、このブートストラップキャパシタは、トランジスタ４８の制御電極の電圧を、ＡＬＬＯＮのｈｉｇｈレベルがＧＬ出力に完全に伝導するのに十分なレベルまで引き上げることを保証するように機能する。
【００５６】
通常すなわち「第１の」モードでは、ＡＬＬＯＮは、Ｖｓｓ１のようなｌｏｗ電圧の形態の非アクティブ信号レベルに維持され、ドライバは、上述のように動作する。「オールオン」モードを成す「第２の」モードでは、ＡＬＬＯＮは、ｈｉｇｈ電圧の形態のアクティブ信号レベルに維持される。
【００５７】
図１９および図２０には、オールオン機能および部分的動作モードを有するドライバが示されている。走査ドライバは、多数の段８２から構成されている。各段は、入力Ｒ、Ｓ、ＣＫ、ＰＷＣ、および、ＡＬＬＯＮを有する。８２１および８２３といった奇数の段のＣＫ入力は、第１のクロックＣＫ１に接続されている。８２２および８２４といった偶数の段ＣＫ入力は、第２のクロックＣＫ２に接続されている。奇数の段のＰＷＣ入力は、第１のパルス幅制御信号ＰＷＣ１に接続されている。偶数の段のＰＷＣ入力は、第２のパルス幅制御信号ＰＷＣ２に接続されている。全ての段のＡＬＬＯＮ入力は、１つの信号ＡＬＬＯＮに接続されている。
【００５８】
各段は、図１４に示した段に類似しており、ここでは、相違点だけを説明する。トランジスタ５８は、トランジスタ５８の主要伝導経路がＡＬＬＯＮ入力とＧＬ出力との間にあるように接続されている。さらに、ＧＬ出力と論理回路のＱＢ出力との間に接続されたブートストラップキャパシタ７４が存在している。既に述べたとおり、このブートストラップキャパシタは、トランジスタ５８の制御電極の電圧を、ＡＬＬＯＮのｈｉｇｈレベルがＧＬ出力に完全に伝導するのに十分なレベルまで引き上げることを保証するように機能する。
【００５９】
通常モードでは、ＡＬＬＯＮは、Ｖｓｓ１のようなｌｏｗ電圧に維持され、ドライバは、上述のように動作する。「オールオン」モードでは、ＡＬＬＯＮはｈｉｇｈ電圧に維持される。
【００６０】
上述の実施形態を、ｎ型トランジスタだけから構成されるアクティブマトリクスディスプレイ用の走査ドライバに関して説明してきた。全ての実施形態が、同じく、ｐ型トランジスタだけから、または、ｎ型およびｐ型のトランジスタから構成されるデータドライバまたは回路にも適用可能であることは、当業者には明らかであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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