(57)【要約】【課題】  ＣＭＯＳ集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（ＳＯＩ）デバイスを提供すること。【解決手段】  垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそれらのデバイスを作製する方法である。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばＮ−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばＰ−型層及びＮ−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。【選択図】      図１
2010529686.tif 000002
【特許請求の範囲】
【請求項１】
集積回路チップを形成する方法であって、前記方法は、
ａ）シリコン・オン・インシュレータ（ＳＯＩ）ウェハを準備するステップと、
ｂ）前記ＳＯＩウェハの表面層を通って半導体基板に達するシード孔を開口するステップと、
ｃ）前記シード孔の各々の中の前記半導体基板内に埋め込み拡散部を形成するステップと、
ｄ）前記拡散部上にエピタキシャル層を形成するステップであって、前記エピタキシャル層はそれぞれのシード孔を充填する、ステップと、
ｅ）前記埋め込み拡散部及び前記エピタキシャル層の各々へのコンタクトを形成するステップであって、前記コンタクトは、前記埋め込み拡散部及び前記エピタキシャル層によって形成された回路素子の両端部に接触する、ステップと、
を含む方法。
【請求項２】
シード孔を開口する前記ステップ（ｂ）は、
ｉ）前記表面層をパターン形成するステップと、
ｉｉ）前記パターン形成された表面層の部分を選択的に除去するステップと、
ｉｉｉ）前記部分を除去することによって露出された絶縁体を除去するステップであって、露出された前記絶縁体は前記半導体基板まで除去される、ステップと、
を含む、請求項１に記載の方法。
【請求項３】
前記半導体基板はＰ−型シリコンであり、前記基板内に前記埋め込み拡散部を形成する前記ステップ（ｃ）は、角度付き注入で前記シリコン基板の露出面にＮ型ドーパントを注入するステップを含む、請求項２に記載の方法。
【請求項４】
前記エピタキシャル層を形成する前記ステップ（ｄ）は、前記埋め込み拡散部上にドープされたＰ−型シリコンを内因的に成長させるステップを含む、請求項３に記載の方法。
【請求項５】
前記エピタキシャル層を形成する前記ステップ（ｄ）は、前記活性層を通って前記エピタキシャル層の上面内に浅いトレンチを形成するステップをさらに含み、前記上面の部分は、浅いトレンチによって前記上面の残りの部分から分離される、請求項４に記載の方法。
【請求項６】
前記エピタキシャル層を形成する前記ステップ（ｄ）は、
ｉ）前記部分内にＮ−型層を形成するステップと、
ｉｉ）前記Ｎ−型層上にＰ−型層を形成するステップと、
をさらに含む、請求項５に記載の方法。
【請求項７】
前記ステップ（ｄ）（ｉｉ）において形成された前記Ｐ−型層はポリシリコン層であり、コンタクトを形成する前記ステップ（ｅ）は、
ｉ）前記ポリシリコン層に隣接したＮ−型拡散部と、前記残りの部分の前記表面内のＰ−型拡散部とを形成するステップと、
ｉｉ）各拡散部へのコンタクトを形成するステップと、
を含む、請求項６に記載の方法。
【請求項８】
前記埋め込み拡散部へのコンタクトを形成する前記ステップは、外部の浅いトレンチを通って前記埋め込み拡散部までコンタクト・ライナを形成し、前記コンタクト・ライナ内に前記埋め込み拡散部への前記コンタクトを形成するステップを含む、請求項７に記載の方法。
【請求項９】
金属コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、請求項８に記載の方法。
【請求項１０】
ドープされたポリシリコン・コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、請求項８に記載の方法。
【請求項１１】
ステップ（ｅ）（ｉ）の前に、前記方法は、前記残りの部分における前記エピタキシャル層内にＰ−ウェルを形成するステップをさらに含み、前記Ｐ−型拡散部は前記Ｐ−ウェル内に形成される、請求項８に記載の方法。
【請求項１２】
前記埋め込み拡散部への前記コンタクトを形成する前記ステップは、
前記コンタクト・ライナ内にドープされたポリシリコンの第１の層を形成するステップであって、前記第１の層は第１のドーパント濃度でドープされる、ステップと、
前記第１の層上にドープされたポリシリコンの第２の層を形成するステップであって、前記第２の層は、前記第１の濃度より低い第２のドーパント濃度でドープされる、ステップと、
を含む、請求項１１に記載の方法。
【請求項１３】
少なくとも１つの前記回路素子は垂直型シリコン制御整流器（ＳＣＲ）である、請求項８に記載の方法。
【請求項１４】
少なくとも１つの前記回路素子は水平型抵抗器であり、前記拡散部及び前記埋め込み拡散部へのコンタクトは、前記開口部の両側上に形成され、かつ、前記水平型抵抗器の両端部におけるコンタクトである、請求項８に記載の方法。
【請求項１５】
前記埋め込み拡散部及び前記エピタキシャル層は、Ｎ−型ドーパントでドープされ、前記回路素子は垂直型キャパシタであり、コンタクトを形成する前記ステップ（ｅ）の前に、前記方法は、
ｅ１）前記ドープされたエピタキシャル層上に誘電体層を形成するステップと、
ｅ２）前記誘電体層上に導電層を形成するステップと、
を含む、請求項３に記載の方法。
【請求項１６】
少なくとも１つの前記回路素子は、前記エピタキシャル層内に複数のＮ−型層を形成することによって形成された垂直型抵抗器である、請求項３に記載の方法。
【請求項１７】
前記垂直型抵抗器は垂直型ピンチ抵抗器であり、コンタクトを形成する前記ステップ（ｅ）は、
ｉ）前記活性表面層及び前記エピタキシャル層内に浅いトレンチを形成するステップと、
ｉｉ）前記浅いトレンチの１つの外部の前記エピタキシャル層内にＰ−ウェルを形成するステップと、
ｉｉｉ）前記Ｐ−ウェル内にＰ−型拡散部を形成するステップと、
を含む、請求項１６に記載の方法。
【請求項１８】
バイポーラ・トランジスタが、前記エピタキシャル層内に形成され、前記エピタキシャル層を形成する前記ステップ（ｄ）は、前記埋め込み拡散部と同じドーパント型及び前記半導体基板とは反対のドーパント型でドープされた、ドープされたエピタキシャル層を固有成長させるステップを含み、前記エピタキシャル層を固有成長させる前記ステップ（ｄ）は、
ｉ）前記エピタキシャル層の上面内にベース層を形成するステップと、
ｉｉ）前記上面にエミッタ層を形成するステップと、
を含む、請求項１に記載の方法。
【請求項１９】
前記埋め込み拡散部はＮ−型であり、前記半導体基板はＰ−型シリコンであり、前記エミッタ層は前記上面上に形成されたＮ−型ポリシリコンである、請求項１８に記載の方法。
【請求項２０】
前記埋め込み拡散部はＮ−型であり、前記半導体基板はＰ−型シリコンであり、前記Ｎ−型エミッタ層は、前記上面における前記ベース層内に形成される、請求項１８に記載の方法。
【請求項２１】
複数のチップ入力／出力（Ｉ／Ｏ）パッドに接続されたＩＣを含むシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップであって、少なくとも１つのチップＩ／Ｏパッドが垂直型シリコン制御整流器（ＳＣＲ）に接続され、前記垂直型ＳＣＲは、
前記ＳＯＩ  ＩＣチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁体層を通って前記表面まで延びるシード孔内に配置された、第１のドーパント型の埋め込み拡散部と、
前記埋め込み拡散部から前記活性表面層まで上方に延び、前記埋め込み拡散部における第２のドーパント型の第２の型の領域と、前記第２の型の領域の上方にある前記第１のドーパント型の第１の型の領域とを含む、エピタキシャル層と、
前記第２の型でドープされている、前記エピタキシャル層上のポリシリコン層と、
を含むＳＯＩ  ＩＣチップ。
【請求項２２】
前記垂直型ＳＣＲは、前記エピタキシャル層内に複数の拡散部をさらに含み、前記複数の拡散部のうちの少なくとも１つは、前記第１の型の領域と接触状態にある第１の型の拡散部であり、前記複数の拡散部のうちの少なくとももう１つは、前記第２の型の領域と接触状態にある第２の型の拡散部である、請求項２１に記載のＳＯＩ  ＩＣチップ。
【請求項２３】
前記垂直型ＳＣＲは、各拡散部及び前記埋め込み拡散部へのコンタクトをさらに含み、前記埋め込み拡散部へのコンタクトはコンタクト・ライナ内にある、請求項２２に記載のＳＯＩ  ＩＣチップ。
【請求項２４】
前記請求項のいずれかの方法によって形成された集積回路チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電流制御デバイスに関し、より具体的には、ＣＭＯＳ集積回路（ＩＣ）のための静電放電（Electrostatic discharge、ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（Silicon on Insulator、ＳＯＩ）デバイスに関する。
【背景技術】
【０００２】
一般的にＣＭＯＳと呼ばれる相補型絶縁ゲート電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）技術で作製された集積回路（ＩＣ）チップは、静電放電（ＥＳＤ）に対して非常に敏感である。単一のＥＳＤイベントが回路のＦＥＴを破壊することがあり、これにより、典型的なＣＭＯＳ  ＩＣが使用できなくなる。電荷がゲート導体の表面上に蓄積して、例えば、ＥＳＤイベントで経験した大きな電流がそれぞれのデバイスを損傷するような酸化物破壊電界をもたらすことがある。従って、これらの精密な半導体デバイスの処理及び取り扱いにおいて、特に最先端の超薄酸化物ＣＭＯＳ技術にとって、ＥＳＤは重要な信頼性問題である。
【０００３】
通常、製造が完了した後、ＩＣチップは、パッケージ・ピンとチップ入力／出力（Ｉ／Ｏ）パッドを接続する配線リード線を有するセラミック又はプラスチック製パッケージ内にパッケージングされる。その結果として、Ｉ／Ｏパッドに接続された浮遊（フローティング）ゲートは、特にＥＳＤに対して脆弱なままである。このＥＳＤ問題を緩和するために、通常、ＩＣチップは、チップ・パッドにＥＳＤ保護デバイスを有する。ＥＳＤ保護デバイスは、破壊的な大電流を接続されたデバイスから遠ざかるように分流する。
【０００４】
従来、古くからのバルクＦＥＴチップは、適切なＥＳＤ保護のためにシリコン制御整流器（SiliconControlled Rectifier、ＳＣＲ）に依存してきた。典型的なＳＣＲ保護デバイスは、低いターンオン電圧又はクランピング電圧及び短い応答時間の下で、ＥＳＤ電流を脆弱なデバイスから離れるように向け直すことができる、高性能の大電流クランプの機能を果たす。残念なことに、ラッチアップ（latch-up）として知られる現象は、従来のバルクＣＭＯＳ技術における一般的な設計問題である。ラッチアップは、バルク基板上でＰＦＥＴ及びＮＦＥＴが互いに近すぎる状態で配置された場合に生じ、その配置により寄生水平型ＳＣＲが形成される。ノイズが水平型ＳＣＲをオンにし、そのことが、ＦＥＴのバックバイアス電圧を互いにクランプし、典型的にはチップを破壊することがある。ラッチアップを排除すること（及び、性能の向上のためにデバイス容量を低減させること）は、ＣＭＯＳをシリコン・オン・インシュレータ（ＳＯＩ）に移行することへの主要な動機付けの１つであった。
【０００５】
実質的に、ＳＯＩに移行することによって内因性ＳＣＲを実質的に排除することは、適切なＥＳＤ保護デバイスの提供をさらに困難にしている。まさに技術の本質上、ＳＯＩ表面層上のデバイスのＮ及びＰ構造部が互いから完全に分離されるので、ＳＯＩにおいては、バルクＣＭＯＳ  ＳＣＲの設計はうまくいかない。従って、ＳＯＩにおいて従来のＳＣＲ構造体を設計するには、有用なチップ活性領域の広い区域が必要となる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、ＳＯＩ  ＣＭＯＳチップ、特に非常に小さいチップの活性領域を占めるＳＣＲのための、超薄酸化物技術のための相対的に小さいＥＳＤ保護デバイスに対する必要性が存在する。
【課題を解決するための手段】
【０００７】
従って、静電放電（ＥＳＤ）から集積回路（ＩＣ）を保護することが、本発明の目的である。
【０００８】
こうした保護のために生じるスペース上の不利益を最小にしながら、ＩＣをＥＳＤから保護することが、本発明の別の目的である。
【０００９】
ＥＳＤ保護デバイスが占めるＩＣの面積（real estate）を最小にすることが、本発明のさらに別の目的である。
【００１０】
ＥＳＤ保護デバイスが占めるＩＣの面積を最小にしながら、ＳＯＩ  ＣＭＯＳ  ＩＣをＥＳＤから保護することが、本発明のさらに別の目的である。
【００１１】
最小のＩＣの面積を占める受動回路素子を提供することが、本発明のさらに別の目的である。
【００１２】
本発明は、垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそのデバイスを作製する方法に関する。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。基板内のシード孔を通って、例えばＮ型の埋め込み拡散部が形成される。ドープされたエピタキシャル層は、埋め込み拡散部上に形成され、多数のドープされた層、すなわちＮ−型層又はＰ−型層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。
【００１３】
前述及び他の目的、態様及び利点は、図面を参照して本発明の好ましい実施形態の以下の詳細な説明からより良く理解されるであろう。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）チップ内に垂直型シリコン制御整流器（ＳＣＲ）を形成する方法の例を示す。
【図２】好ましい垂直型ＳＣＲを形成する断面の例を示す。
【図３】好ましい垂直型ＳＣＲを形成する断面の例を示す。
【図４】好ましい垂直型ＳＣＲを形成する断面の例を示す。
【図５】好ましい垂直型ＳＣＲを形成する断面の例を示す。
【図６】好ましい垂直型ＳＣＲを形成する断面の例を示す。
【図７】好ましい垂直型ＳＣＲを形成する断面の例を示す。
【図８】好ましい垂直型ＳＣＲの概略的な例を示す。
【図９】好ましい垂直型ＳＣＲの典型的な回路応用を示す。
【図１０】好ましい垂直型ＳＣＲにおける変形を示す。
【図１１】好ましい垂直型ＳＣＲにおける変形を示す。
【図１２】本発明の好ましい実施形態に従って形成された垂直型バイポーラ・トランジスタを示す。
【図１３】本発明の好ましい実施形態に従って形成された垂直型バイポーラ・トランジスタを示す。
【図１４】本発明の好ましい実施形態に従って形成された垂直型減結合（デカップリング）キャパシタの断面を示す。
【図１５】本発明の好ましい実施形態に従って形成された垂直型減結合キャパシタの断面を示す。
【図１６】好ましい垂直型ＳＣＲの形成と実質的に同様に形成された水平型抵抗器の例を示す。
【図１７】好ましい垂直型ＳＣＲの形成と実質的に同様に形成された垂直型ピンチ抵抗器の例を示す。
【発明を実施するための形態】
【００１５】
ここで図面を参照すると、より具体的には、図１は、本発明の好ましい実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）チップ内に垂直型シリコン制御整流器（ＳＣＲ）を形成する方法１００の一例を示す。ここでは単一のＳＣＲ（すなわち、一対のバック・ツウ・バック型バイポーラ・トランジスタ、ＮＰＮ及びＰＮＰ、又はＰＮＰＮ構造内の直列接続したダイオード）について示されるが、静電放電（ＥＳＤ）保護のために用いられる場合、例えば、典型的なチップは、各チップ・パッド又は少なくとも各チップの入力／出力（Ｉ／Ｏ）パッドにＥＳＤ保護用ＳＣＲを含むことが理解される。従って、各チップは、数百又は数千の、或いはそれ以上のこうしたＳＣＲを含むことができる。さらに、各半導体デバイスは、例えばＳＯＩウェハ１２０などの半導体ウェハ上に、同時に同様に形成された多数のこうしたチップの１つとすることができる。
【００１６】
従って、ステップ１０４において、ＳＣＲの位置が、デバイス・アイランドの画定と同時に定められる。ステップ１０６において、例えばＮ型拡散部などの、埋め込みサブコレクタが、各々のＳＣＲの位置内に形成される。ステップ１０８において、各々の埋め込みサブコレクタ上に、インサイチュ（in situ）ドープ・シリコン（この例では、Ｐ−ドープ）がエピタキシャル成長され、第１の接合部を形成する。ステップ１１０において、エピタキシャル成長されたシリコン（エピタキシャル層）が選択された深さまでドープされ（この例においては、Ｎ−ドープされ）、第２の接合部を形成する。ステップ１１２において、エピタキシャル層上に形成されたポリシリコン・キャップ（この例では、Ｐ−ドープされた）によって、第３のＳＣＲ接合部が形成される。ステップ１１４において、埋め込みサブコレクタへのコンタクトを形成する。ステップ１１６において、チップ・デバイスの形成が完了し、残りのＳＣＲ電極の各々にもコンタクトを形成する。最後に、ステップ１１８において、典型的な後工程（Back End Of the Line、ＢＥＯＬ）処理ステップを用いて、デバイスは、回路内及びオフチップ・パッドに一緒に接続され、好ましいＳＣＲによって保護される。
【００１７】
図２−図７は、図１の例のステップを参照した、本発明の好ましい実施形態に従って垂直型ＳＣＲを形成する断面の例を示す。ステップ１０２において、ＳＣＲの形成は、例えば、埋め込み酸化物（Buried Oxide、ＢＯＸ）などの誘電体層１２４及びシリコン表面層１２６を支持するバルク半導体（例えば、シリコン）基板１２２を含む、図２のＳＯＩウェハ１２０で開始する。ＳＯＩウェハは、ハイブリッド面配向（hybrid plane orientation、ＨＯＴ）ＳＯＩウェハ（Ａ［１］ＳＯＩ）であり、ＳＣＲは、シリコン表面又は活性層１２６内の回路デバイス、すなわち電界効果トランジスタ（ＦＥＴ）の形成と実質的に同時に形成されることが好ましい。一般的な標準的ＨＯＴ半導体ウェハ処理の後、ステップ１０４において、表面シリコン層１２６が、例えば、典型的なフォトリソグラフィ・マスキング及びエッチングを用いてパターン形成され、表面シリコン層１２６内にアイランド１２８をエッチングする。同時に、ＢＯＸ層１２４を通って下にあるシリコン基板１２２に達する、ＳＣＲシード孔１３０が開口される。
【００１８】
次に、アイランド１２８がチャネル調整ドーパントでドープされ、同時に、図３に示されるように、ステップ１０６において、例えば、基板１２２の露出面への角度付き注入（angled implant）により、シード孔１３０内に埋め込みサブコレクタ領域１３２が形成される。従って、Ｐ−型基板１２２の場合、シード孔１３０内の露出された領域は、Ｎ＋ドーパント不純物でドープされ、埋め込みＮ＋拡散部１３２を形成する。ドーパントは、垂直方向及び水平方向の両方に拡散し、表面層すなわちアイランド１２８の下方のシード孔１３０の周囲に延びる。リンは、７千電子ボルト（７ｋｅＶ）の注入エネルギーを用いて７．５×１０１４の密度で注入され、その角度は、半導体基板１２２の表面に対する低抵抗の埋め込み注入コンタクトを保証するように選択されることが好ましい。随意的に、角度付き注入の後、ドーパント活性化を改善するために、露出された基板表面１３４をレーザ・アニールすることができる。
【００１９】
ドーパント画定フォトレジストを除去し、図４に示されるように、ステップ１０８において、埋め込みサブコレクタ上にＰ−型シリコン１３６がエピタキシャル成長され、シード孔を充填する。エピタキシャル層１３６は、例えば、７０ｋｅＶにおいて１．２×１０１３の密度でＢＦ２を注入するなど、インサイチュ・ドープされたＰ型であるか、又はＰ−ウェルの画定と同時にドープされることが好ましい。また、表面層上のシード孔の外部のいずれのエピタキシャル成長も、平坦化又は別の好適なフォトマスク・ステップによって処理することができる。Ｐ−エピタキシャル層１３６は、各埋め込みサブコレクタ１３２との第１の接合部を形成する。ウェハは、例えば、適切な化学機械研磨（ＣＭＰ）を用いて平坦化される。図５に示されるように、Ｐ−エピタキシャル層１３６は、例えば標準的な浅いトレンチ分離（ＳＴＩ）１３８を用いて、表面層のアイランド１２８から分離される。従って、例えば、浅いトレンチ分離１３８が、アイランド１２８とシード孔１３０との間の境界に形成され、かつ、埋め込みサブコレクタ１３２の周囲まで、好ましくはこれを超えずに水平方向に延びる。Ｐ−エピタキシャル電極への外部コンタクトは、内部ＳＴＩ１４０によっても定められる。次に、Ｐ−型ＦＥＴ（ＰＦＥＴ）のチャネル調整と同時に、ステップ１１０において、Ｐ−エピタキシャル層の表面が、Ｎ−ドーパントでカウンタードープ／注入され、表面のＮ−ボディ層１４２、及び結果として第２の接合部を形成する。表面のＮ−ボディ層１４２は、７０−９０ナノメートル（ｎｍ）の厚さであることが好ましい。
【００２０】
デバイス・ゲートの形成と同時に、図６に示されるように、ステップ１１２において、最終的なＳＣＲ接合部が形成される。従って、デバイス・ゲートの形成は、ウェハ表面上にゲート酸化物（図示せず）を選択的に形成することによって開始する。ゲート酸化物を形成した後、典型的なフォトリソグラフィ・マスクを用いて、例えば、上部エピタキシャル層表面が露出されたままであるように、表面層をマスクすることが好ましい。次に、適切な湿式エッチングを用いて、例えば、エピタキシャル層からゲート酸化物を除去する。ポリシリコン層が、ウェハ上、及び、結果として露出されたエピタキシャル層表面上に堆積され、例えばフォトリソグラフィによりパターン形成される。ポリシリコン層のパターン形成により、各ＳＣＲ１４８上に、すなわちエピタキシャル層表面と直接接触した状態で、ＦＥＴゲート及び上部（ポリシリコン）電極１４４が画定される。次に、ＦＥＴの画定は、典型的なソース／ドレインの注入に続く。例えば典型的なマスク及び注入ステップを用いて、Ｎ−型ＦＥＴ（ＮＦＥＴ）及びＳＣＲコンタクト拡散部１５０におけるＮ＋ソース／ドレイン拡散部のために、表面層内に第１のＮ−型ドーパントを注入し、続いて、Ｐ型ＦＥＴ（ＰＦＥＴ）及びＳＣＲコンタクト拡散部１５２におけるＰ＋ソース／ドレイン拡散部のために、Ｐ型ドーパントを注入することが好ましい。従って、この例においては、表面ポリシリコン層は、第３の接合部を形成するＰ−型ポリシリコンであり、好ましくは、例えば７０ｋｅＶにおいて１．２×１０１３の密度にＢＦ２でドープされたようなＰ＋ドープ・ポリシリコンである。ここでは具体的には示されないが、ＦＥＴは、表面層アイランド１２８内に形成される。一旦ソース／ドレイン及びＳＣＲコンタクト拡散部１５０、１５２が形成されると、ソース／ドレイン及びＳＣＲコンタクト拡散部１５０、１５２上に、自己整合されたシリサイド１５４が形成される。
【００２１】
ＦＥＴの画定が完了すると、構造体１４４、１４２、１３６、１３２内に、ＰＮＰＮを有するようにＳＣＲ１４８も定められた。従って、ステップ１１４において、図７に示されるように、コンタクト１５６が、ＳＣＲ埋め込みサブコレクタ１３２まで形成され、コンタクト１５８、１６０が、それぞれコンタクト拡散部１５０、１５２まで形成される。各ＳＣＲ１４８について、この埋め込みサブコレクタ・コンタクト１５６は、ＳＣＲ１４８の周りの単一のリング、単一のコンタクト、又はＳＣＲ周囲に分散された一連の適切に配置されたコンタクトとすることができる。孔は、ＳＴＩ領域（図６の１３８）を貫通し、下にあるＢＯＸ層を貫通し、埋め込みサブコレクタ１３２まで開口され、例えば酸化シリコンなどの絶縁ライナ１６２でライニングされる（内側が覆われる）ことが好ましい。次に、絶縁ライナ１６２内の領域が、金属又はＮ−ポリシリコンのような導電性材料で充填される。例えば、導電性材料（例えば、金属又はＮ−ポリシリコン）層をパターン形成された（例えば、コンタクト・ビア）層の上に堆積し、導電性材料層をパターン形成／平坦化することによって、埋め込みサブコレクタ・コンタクト１５６が、残りのコンタクト１５８、１６０と共に完成される。しかしながら、コンタクト１５８、１６０及び埋め込みサブコレクタ・コンタクト１５６の上部は、配線層の一部として形成されることが好ましい。埋め込みサブコレクタ・コンタクト１５６及びコンタクト１５８、１６０を形成した後、例えば、ステップ１１６においてポリシリコン電極（ＳＣＲ電極を含む）上にシリコンを形成し、ステップ１１８において典型的な後工程（ＢＥＯＬ）処理により典型的な電極コンタクト及び配線メタライゼーションを形成するといった、典型的な集積回路（ＩＣ）相互接続部形成ステップを用いて、デバイスが、チップ回路内及びオフチップ・パッドに一緒に接続される。
【００２２】
Ｐ−型基板及びＰ−型ポリシリコンの上部電極内のＮ−型埋め込みサブコレクタに関して説明したが、当技術分野に周知のような適切なドーパント及び適切なドーパント濃度の選択により、Ｎ−型基板及びＮ−型ポリシリコンの上部電極内にＰ−型埋め込みサブコレクタを有するように、好ましいＳＣＲを同様に形成することができることが理解される。さらに、好ましいＳＣＲを形成する説明を簡単にするために、適切な急速熱アニール（ＲＴＡ）のような典型的な中間半導体処理ステップへの特定の言及が省かれたことが理解される。このような典型的な半導体処理ステップは、通常、適切かつ必要な場合に含められることが理解される。
【００２３】
図８は、同様の構造部が同様に表記された図７のＳＣＲ１４８の概略的な例を示し、図９は、図６及び図７の好ましいＳＣＲ１４８に関する典型的な回路応用を示す。図８及び図９の例においては、ＳＣＲ１４８（一対の直列接続されたダイオードとして表すこともできる）は、バック・ツウ・バック型トランジスタ、すなわちＰＮＰトランジスタ１７０及びＮＰＮトランジスタ１７２として表される。抵抗器１７４、１７６は、拡散部（例えば、１５０、１５２）の固有抵抗（intrinsic resistance）である。従って、図９の回路の例においては、埋め込みサブコレクタ・コンタクト１５６及びＰ＋拡散部コンタクト１６０は、接地（グラウンド）に接続される。保護回路１７８は、Ｐ−型ポリシリコン１４４の入力／出力（Ｉ／Ｏ）パッド１８０に接続される。Ｎ＋拡散部コンタクト１５８は、電源ＶＤＤに接続される。通常、ＶＤＤと接地との間のＩ／Ｏ電圧の揺れ（スウィング）により、トランジスタ１７０、１７２の両方がオフとなり、それぞれのベース・エミッタ間接合部の両方がターンオン電圧を下回る。
【００２４】
しかしながら、Ｉ／Ｏ１８０において、例えばＶＤＤ＋０．７ボルトまでといったＶＤＤを上回る十分に大きいスパイクが生じた場合、トランジスタ１７０はオンになり、抵抗器１７６の両端に電圧が生じる。抵抗器１７６の両端の電圧が、例えば０．７ボルトまでのベース・エミッタ間のターンオン電圧を超えた場合、トランジスタ１７２はオンになって導通し始め、抵抗器１７４の両端の電圧が生じる。抵抗器１７４の両端の電圧がベース・エミッタ間のターンオン電圧を超えた場合、トランジスタ１７０、１７２の両方がバイアスオン（biased on）される、すなわちＳＣＲ１４８がオンになり、Ｉ／Ｏパッド１８０、及び、これに対応して保護回路１７８への入力部を接地にクランプしようと試みる。Ｉ／Ｏパッド１８０の電圧が十分に下がり、抵抗器１７６の両端の電圧がベース・エミッタ間のターンオン電圧を下回り、それによりトランジスタ７２がオフになった場合、ＳＣＲ１４８はオフになり、トランジスタ１７２のターンオフが、抵抗器１７４の両端の電圧を低減させ、トランジスタ１７０及びＳＣＲ１４８をオフにする。
【００２５】
図１０−図１１は、各々のＳＣＲが、同様に表記された同様の要素を有するように実質的に同様に形成された、図２−図７の実施形態におけるＳＣＲの変形を示す。図１０の例において、ＳＣＲ１４８´は、ＳＣＲコンタクト拡散部１５２´を形成する前にＰ−エピタキシャル層１３６内に形成されたＰ−ウェル１９０を有し、固有ベース抵抗及びトランジスタの利得を減少させる。図１１の例において、Ｐ−ウェル１９０に加えて、埋め込みサブコレクタ・コンタクト１５６´は、好ましくは５〜７Ｘ１０１９のドーパント・レベルでドープされた下部Ｎ＋ドープ層１９２と、例えば１Ｘ１０１８のレベルでドープされた残りのＮ−ポリシリコン１９４とを有する、層状ポリシリコンである。
【００２６】
図１２−図１３は、同様に表記された同様の構造部を有するように、図２−図７に示されるようなＳＣＲの形成と実質的に同様に形成されたバイポーラ・トランジスタ２００、２１０の例を示す。図１２の例においては、Ｐ−エピタキシャル層を形成する代わりに、Ｎ−エピタキシャル層１４２´が、埋め込みサブコレクタ１３２上に形成される。Ｎ−エピタキシャル層表面内に、薄い（例えば、４０ｎｍの）Ｐ−ベース層２０２が形成され、薄いＰ−ベース層２０２上に、Ｎ＋ドープされたポリシリコン・エミッタ１４４´が形成される。実質的に説明されたように、かつ、好ましくは図６及び図７のＳＣＲ  Ｐ＋エピタキシャル層拡散部１５２及びコンタクト１６０を有するように、外部ベース拡散部１５０´及びコンタクト１５８´が形成される。同様に、図１３の例においては、Ｐ−エピタキシャル層を形成する代わりに、埋め込みサブコレクタ１３２上に、Ｎ−エピタキシャル層１４２´が形成される。しかしながら、この例においては、Ｎ−エピタキシャル層表面内に、より厚い（例えば、９０ｎｍの）Ｐ−ベース層２１２が形成され、外部ベース拡散部１５０´を有する薄いＰ−層２１２上に、Ｎ＋ドープ拡散部エミッタ２１４が形成される。同様に、エミッタ・コンタクト２１４は、実質的に説明されたようにベース・コンタクト１５８´を有するように、かつ、好ましくは図６及び図７のＳＣＲ  Ｎ＋拡散部１５０、Ｐ＋エピタキシャル層拡散部１５２及びコンタクト１５８、１６０を有するように形成される。
【００２７】
図１４−図１５は、同様に表記された同様の構造部を有する図１２のバイポーラ・トランジスタ２００と実質的に同様に形成された、垂直型減結合（デカップリング）キャパシタ２２０及び垂直型抵抗器２３０のそれぞれ例を示す。この例において、Ｎ−エピタキシャル層１４２´を形成した後、ゲート酸化物を剥離する代わりに、ゲート酸化物又は誘電体層２２２が形成され、Ｎ＋ポリシリコン・プレート２２４が、誘電体２２２上に形成される。随意的に、より高容量のために、誘電体層２２２は、例えば、高Ｋ誘電体から形成することができる。図１５の垂直型抵抗器２３０の例については、通常のＰＦＥＴボディを画定する際、エピタキシャル層は、通常のＰＦＥＴボディのドーパント・レベルまで、Ｎ−型ドーパントでドープされる。次に、ＮＦＥＴソース／ドレイン注入の間、表面は、注入され拡散されて、ＳＣＲ  Ｎ＋拡散部１５０と共にＮ＋拡散部１５０´を形成し、コンタクト１６０´は、コンタクト１６０と共にＮ＋拡散部１５０´上に形成される。
【００２８】
図１６は、同様に表記された同様の構造部を有する図１０のＳＣＲ１４８´を形成するのと実質的に同様に形成された水平型抵抗器２４０の例を示す。主として、ＳＣＲ１４８´の実施形態とこの例の抵抗器２４０との間の差異は、各層１３２、１３６及び１４２における拡散部１３２、１５０、１５２´への共通のコンタクトの代わりに、コンタクト端子２４２Ｌ、２４４Ｌ、２４６Ｌが、各層１３２、１３６、１４２上に形成された抵抗器を有するコンタクト端子２４２Ｒ、２４４Ｒ、２４６Ｒから分離している。典型的には、埋め込み層１３２、Ｐ−エピタキシャル層１３６、及びＮ−表面層１４２内の結果として生じる抵抗は、これらの対応するレベルについての通常のプロセス依存ドーパント・レベルに基づいており、適切なドーパントの変動により特定の用途について選択的に変えることができる。デバイス抵抗は、選択的に抵抗層を平行にすることによって、すなわち、コンタクト端子の対２４２Ｌ／２４２Ｒ、２４４Ｌ／２４４Ｒ及び２４６Ｌ／２４６Ｒを一緒に接続することによって調整することができる。未使用の層は、通常、それぞれの層１３２、１３６、１４２、すなわち、それぞれＶＤＤ、接地及びＶＤＤに逆バイアスをかけるのに関係している。
【００２９】
図１７は、同様に表記された同様の構造部を有する図１０のＳＣＲ１４８´を形成するのと実質的に同様に形成された垂直型ピンチ抵抗器２５０の例を示す。この実施形態においては、埋め込み拡散部１３２上に、Ｎ−エピタキシャル層１４２´´が成長される。Ｎ−エピタキシャル層１４２´´の両端部に、Ｐ−ウェル２５２が形成され、例えば、Ｎ−エピタキシャル層１４２´´をＮＦＥＴボディ調整ドーパントでドーピングすることによって、Ｐ−ウェル２５２間にＮＦＥＴボディ・ドープ領域２５４が形成される。Ｐ−ウェル２５２内にＰ＋拡散部１５０´が形成され、例えば典型的なソース／ドレイン拡散部形成ステップの間に、ＮＦＥＴボディ・ドープ領域２５４内に、Ｎ＋拡散部２５６が形成される。コンタクト１５８の形成と同時に、Ｎ＋拡散部２５６へのコンタクト２５８が形成される。正の電圧を（抵抗器端子１６２、２５８の一方又は両方に）Ｐ拡散部コンタクト１５８に加えることによって、埋め込み層コンタクト１６２とコンタクト２５８との間の抵抗を調整することができる。
【００３０】
有利なことに、本発明に従って形成されたＳＣＲは、ＳＯＩ  ＣＭＯＳ回路を保護するための、標準的なＳＯＩ内に形成された高性能の垂直型ＳＣＲである。好ましいＳＣＲは、単一のＳＯＩ表面層内に形成されるのではなく垂直型であるので、それらは相対的に小さいチップ面積（chip real estate）を占め、ＳＯＩ  ＣＭＯＳによりこれまで利用可能でなかったＥＳＤ保護のレベルを提供することができる。同様に、垂直型バイポーラ・トランジスタ、垂直型キャパシタ及び抵抗器、及び水平型抵抗器もまた、ＳＯＩ  ＣＭＯＳによりこれまで利用可能であったものと比べて著しく小さいチップ面積を占める。
【００３１】
本発明は、好ましい実施形態に関して説明されたが、当業者であれば、添付の条項の精神及び範囲内の変更を施して本発明を実施できることを理解するであろう。こうした変形及び変更の全ては、添付の条項の範囲内に入ることが意図される。従って、例及び図面は、制限としてではなく例証として考えられる。
【００３２】
以下は、上述した技術的思想を要約する番号付き条項のリストである。
【００３３】
１．基板上に形成された絶縁層と、前記絶縁層の上に形成された活性層とを含む半導体基板を準備するステップと、
前記活性層及び前記絶縁層を通って前記基板に達する開口部を形成するステップであって、前記開口部は前記基板の部分を露出させる、ステップと、
前記基板の前記露出された部分内にドープ領域を形成するステップと、
前記開口部を半導体層で充填するステップと、
前記半導体層内にデバイス領域を画定するステップと、
を含む方法。
２．前記開口部を充填するステップは、前記ドープ領域上にエピタキシャル層を成長させるステップを含む、条項１に記載の方法。
３．前記エピタキシャル層は、第２のドーパント型でドープされ、前記デバイス領域を画定するステップは、
前記エピタキシャル層の上面内に第１のドーパント型の層を形成するステップと、
前記上面上に第２のドーパント型の層を形成するステップと、
を含む、条項２に記載の方法。
４．前記上面内に前記第１のドーパント型の層を形成するステップの前に、前記方法は、前記活性層を通って前記上面内に浅いトレンチを形成するステップをさらに含み、前記第１のドーパント型の層は、浅いトレンチの１つによって前記上面の残りの部分から分離される前記上面の部分内に形成される、条項３に記載の方法。
５．前記デバイス領域を画定するステップは、
前記上面内に拡散領域を形成するステップであって、第１のドーパント型の拡散部領域は前記第２のドーパント型の層に隣接して形成され、第２のドーパント型の拡散領域は前記残りの部分内に形成される、ステップと、
前記拡散部領域及び前記ドープ領域へのコンタクトを形成するステップと、
をさらに含む、条項４に記載の方法。
６．前記ドープ領域は前記開口部を超えて延び、前記外部の浅いトレンチは、前記活性層を通って、前記ドープ領域の上方にある前記活性層の部分を除去して形成され、コンタクト・ライナは、前記外部の浅いトレンチを通って形成され、かつ、前記ドープ領域まで延びており、前記ドープ領域への前記コンタクトは、前記コンタクト・ライナ内に形成される、条項５に記載の方法。
７．前記基板はシリコン基板であり、前記活性層はシリコン・オン・インシュレータ・チップ内のシリコン表面層であり、前記第１のドーパント型はＰ型であり、前記第２のドーパント型はＮ型であり、前記上面上の前記Ｐ型層はポリシリコン層である、条項６に記載の方法。
８．前記拡散部を形成する前に、前記方法は、前記残りの部分における前記エピタキシャル層内にＰ−ウェルを形成するステップを含み、前記残りの部分におけるｐ−型拡散部は、前記Ｐ−ウェル内に形成される、条項７に記載の方法。
９．前記ドープ領域への前記コンタクトは、層ドープされたポリシリコンである、条項８に記載の方法。
１０．垂直型シリコン制御整流器（ＳＣＲ）は、前記エピタキシャル層及び前記ドープ領域内に形成される、条項７に記載の方法。
１１．水平型抵抗器は前記開口部内に形成され、前記開口部の両側上の前記エピタキシャル層及び前記ドープ領域へのコンタクトは、前記水平型抵抗器の両端部におけるコンタクトである、条項７に記載の方法。
１２．前記エピタキシャル層は、第１の型のドーパントでドープされ、デバイス領域を形成するステップは、
前記ドープされたエピタキシャル層上に誘電体層を形成するステップと、
前記誘電体層上に導電層を形成するステップであって、前記ドープされたエピタキシャル層及び前記導電層は、垂直型キャパシタのプレートである、ステップと、
を含む、条項２に記載の方法。
１３．前記エピタキシャル層は、第１のドーパント型の複数の層でドープされ、前記ドープされたエピタキシャル層及び前記導電層は垂直型抵抗器を形成する、条項２に記載の方法。
１４．前記エピタキシャル層内の前記複数の層をドープする前に、前記方法は、
前記活性表面層及び前記エピタキシャル層内に浅いトレンチを形成するステップであって、前記エピタキシャル層の中央部分は、第１の型のドーパントの前記複数の層でドープされる、ステップと、
前記エピタキシャル層の外部部分を第２のドーパント型の複数の層でドープするステップであって、前記垂直型抵抗器は垂直型ピンチ抵抗器である、ステップと、
をさらに含む、条項１３に記載の方法。
１５．前記第１の型のドーパントはＮ型であり、前記第２のドーパント型はＰ型であり、前記中央部分内に前記Ｎ−型層を形成するステップは、前記中央部分内のボディ層をドープするステップと、前記ボディ層内にｎ−型拡散部を形成するステップとを含み、複数のＰ−型層をドープするステップは、前記外部部分内にＰ−ウェルを注入するステップと、前記Ｐ−ウェルの各々の中にＰ−型拡散部を形成するステップとを含む、条項１４に記載の方法。
１６．バイポーラ・トランジスタが、前記エピタキシャル層内に形成され、前記エピタキシャル層は前記第１の型のドーパントでドープされ、前記デバイス領域を画定するステップは、
前記エピタキシャル層の上面内に第２のドーパント型のベース層を形成するステップと、
前記上面に第１のドーパント型のエミッタ層を形成するステップと、
を含む、条項２に記載の方法。
１７．集積回路チップを形成する方法であって、前記方法は、
ａ）シリコン・オン・インシュレータ（ＳＯＩ）ウェハを準備するステップと、
ｂ）前記ＳＯＩウェハの表面層を通って半導体基板に達するシード孔を開口するステップと、
ｃ）前記シード孔の各々の中の前記半導体基板内に埋め込み拡散部を形成するステップと、
ｄ）前記拡散部上にエピタキシャル層を形成するステップであって、前記エピタキシャル層はそれぞれのシード孔を充填する、ステップと、
ｅ）前記埋め込み拡散部及び前記エピタキシャル層の各々へのコンタクトを形成するステップであって、前記コンタクトは、前記埋め込み拡散部及び前記エピタキシャル層によって形成された回路素子の両端部に接触する、ステップと、
を含む方法。
１８．前記シード孔を開口するステップ（ｂ）は、
ｉ）前記表面層をパターン形成するステップと、
ｉｉ）前記パターン形成された表面層の部分を選択的に除去するステップと、
ｉｉｉ）前記部分を除去することによって露出された絶縁体を除去するステップであって、前記露出された絶縁体は前記半導体基板まで除去される、ステップと、
を含む、条項１７に記載の方法。
１９．前記半導体基板はＰ−型シリコンであり、前記基板内に前記埋め込み拡散部を形成する前記ステップ（ｃ）は、前記シリコン基板の露出面に角度付き注入のＮ−型ドーパントを注入することを含む、条項１８に記載の方法。
２０．前記エピタキシャル層を形成する前記ステップ（ｄ）は、前記埋め込み拡散部上にドープされたＰ−型シリコンを内因的に成長させるステップを含む、条項１９に記載の方法。
２１．前記エピタキシャル層を形成するステップ（ｄ）は、前記活性層を通って前記エピタキシャル層の上面内に浅いトレンチを形成するステップをさらに含み、前記上面の部分は、浅いトレンチによって前記上面の前記残りの部分から分離される、条項２０に記載の方法。
２２．前記エピタキシャル層を形成するステップ（ｄ）は、
ｉ）前記部分内にＮ−型層を形成するステップと、
ｉｉ）前記Ｎ−型層上にＰ型層を形成するステップと、
をさらに含む、条項２１に記載の方法。
２３．ステップ（ｄ）（ｉｉ）において形成された前記Ｐ−型層はポリシリコン層であり、前記コンタクトを形成するステップ（ｅ）は、
ｉ）前記ポリシリコン層に隣接したＮ−型拡散部と、前記残りの部分の前記表面内のＰ−型拡散部とを形成するステップと、
ｉｉ）各々の拡散部へのコンタクトを形成するステップと、
を含む、条項２２に記載の方法。
２４．前記埋め込み拡散部へのコンタクトを形成するステップは、外部の浅いトレンチを通って前記埋め込み拡散部に達するコンタクト・ライナを形成するステップと、前記コンタクト・ライナ内に、前記埋め込み拡散部への前記コンタクトを形成するステップとを含む、条項２３に記載の方法。
２５．金属コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、条項２４に記載の方法。
２６．ドープされたポリシリコン・コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、条項２４に記載の方法。
２７．ステップ（ｅ）（ｉ）の前に、前記方法は、前記残りの部分における前記エピタキシャル層内にＰ−ウェルを形成するステップであって、前記Ｐ−型拡散部は前記Ｐ−ウェル内に形成される、ステップをさらに含む、条項２４に記載の方法。
２８．前記埋め込み拡散部への前記コンタクトを形成するステップは、
前記コンタクト・ライナ内にドープされたポリシリコンの第１の層を形成するステップであって、前記第１の層は第１のドーパント濃度にドープされる、ステップと、
前記第１の層上にドープされたポリシリコンの第２の層を形成するステップであって、前記第２の層は前記第１の濃度より低い第２のドーパント濃度にドープされる、ステップと、
を含む、条項２７に記載の方法。
２９．少なくとも１つの前記回路素子は、垂直型シリコン制御整流器（ＳＣＲ）である、条項２４に記載の方法。
３０．少なくとも１つの前記回路素子は、水平型抵抗器であり、前記拡散部及び前記埋め込み拡散部へのコンタクトは、前記開口部の両側部上に形成され、かつ、前記水平型抵抗器の両端部におけるコンタクトである、条項２４に記載の方法。
３１．前記埋め込み拡散部及び前記エピタキシャル層は、Ｎ−型ドーパントでドープされ、前記回路素子は垂直型キャパシタであり、前記コンタクトを形成するステップ（ｅ）の前に、前記方法は、
ｅ１）前記ドープされたエピタキシャル層上に誘電体層を形成するステップと、
ｅ２）前記誘電体層上に導電層を形成するステップと、
を含む、条項１９に記載の方法。
３２．少なくとも１つの前記回路素子は、前記エピタキシャル層内に複数のＮ−型層を形成することによって形成された垂直型抵抗器である、条項１９に記載の方法。
３３．前記垂直型抵抗器は垂直型ピンチ抵抗器であり、前記コンタクトを形成するステップ（ｅ）は、
ｉ）前記活性表面層及び前記エピタキシャル層内に浅いトレンチを形成するステップと、
ｉｉ）前記浅いトレンチの１つの外部の前記エピタキシャル層内にＰ−ウェルを形成するステップと、
ｉｉｉ）前記Ｐ−ウェル内にＰ−型拡散部を形成するステップと、
を含む、条項３２に記載の方法。
３４．バイポーラ・トランジスタが前記エピタキシャル層内に形成され、前記エピタキシャル層を形成するステップ（ｄ）は、前記埋め込み拡散部と同じドーパント型、及び、前記半導体基板とは反対のドーパント型でドープされた、ドープされたエピタキシャル層を固有（内因的、イントリンシック）成長させるステップを含み、前記エピタキシャル層を固有成長させるステップ（ｄ）は、
ｉ）前記エピタキシャル層の上面内にベース層を形成するステップと、
ｉｉ）前記上面にエミッタ層を形成するステップと、
をさらに含む、条項１７に記載の方法。
３５．前記埋め込み拡散部はＮ−型であり、前記半導体基板はＰ−型シリコンであり、前記エミッタ層は、前記上面上に形成されたＮ−型ポリシリコンである、条項３４に記載の方法。
３６．前記埋め込み拡散部はＮ−型であり、前記半導体基板はＰ−型シリコンであり、前記Ｎ−型エミッタ層は、前記上面における前記ベース層内に形成される、条項３４に記載の方法。
３７．複数のチップの入力／出力（Ｉ／Ｏ）パッドに接続されたＩＣを含むシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップであって、少なくとも１つのチップのＩ／Ｏパッドが垂直型シリコン制御整流器（ＳＣＲ）に接続され、前記垂直型ＳＣＲは、
前記ＳＯＩ  ＩＣチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁体層を通って前記表面まで延びるシード孔内に配置された、第１のドーパント型の埋め込み拡散部と、
前記埋め込み拡散部における第２のドーパント型の第２の型の領域と、前記第２の型の領域の上方にある前記第１のドーパント型の第１の型の領域とを含む、前記埋め込み拡散部から前記活性表面層まで上向きに延びているエピタキシャル層と、
前記第２の型でドープされている、前記エピタキシャル層上のポリシリコン層と、
を含む、ＳＯＩ  ＩＣチップ。
３８．前記垂直型ＳＣＲは、前記エピタキシャル層内に複数の拡散部をさらに含み、前記複数の拡散部のうちの少なくとも１つは、前記第１の型の領域と接触している第１の型の拡散部であり、前記複数の拡散部のうちの少なくとも１つの他のものは、前記第２の型の領域と接触している第２の型の拡散部である、条項３７に記載のＳＯＩ  ＩＣチップ。
３９．前記垂直型ＳＣＲは、各拡散部及び前記埋め込み拡散部へのコンタクトをさらに含み、前記埋め込み拡散部へのコンタクトはコンタクト・ライナ内にある、条項３８に記載のＳＯＩ  ＩＣチップ。
４０．少なくとも１つの水平型抵抗器を含むシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップであって、前記水平型抵抗器は、
前記ＳＯＩ  ＩＣチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁層を通って前記表面まで延びるシード孔内に配置された、第１の型の埋め込み拡散部と、
前記埋め込み拡散部における第２の型の領域と、前記第２の型の領域の上方の前記第１の型の領域とを含む、前記埋め込み拡散部から前記活性表面層まで上向きに延びているエピタキシャル層と、
第２の型のものであり、かつ、前記第２の型の領域から／まで延びている、前記第１の型の領域の外部の前記エピタキシャル層の各端にあるドープされたウェルと、
前記第１の型の領域の両端部にある少なくとも２つの第１の型の拡散部と、
前記ドープされたウェルの各々の中の第２の型の拡散部と、
前記第２の型のものである、前記少なくとも２つの第１の型の拡散部間の前記エピタキシャル層上のポリシリコン層と、
各拡散部及び前記埋め込み拡散部へのコンタクトであって、前記埋め込み拡散部の各端部におけるコンタクトはコンタクト・ライナ内にある、コンタクトと、
を含む、ＳＯＩ  ＩＣチップ。
４１．少なくとも１つの垂直型受動素子を含むシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップであって、前記垂直型受動素子は、
前記ＳＯＩ  ＩＣチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁層を通って前記表面まで延びるシード孔内に配置された、第１の型の埋め込み拡散部と、
前記埋め込み拡散部から前記活性表面層まで上向きに延びている第２の型のエピタキシャル層と、
前記エピタキシャル層の上方の受動素子端子と、
コンタクト・ライナ内の前記埋め込み拡散部へのコンタクトと、
を含む、ＳＯＩ  ＩＣチップ。
４２．前記第１の型はＮ−型であり、前記第２の型はＰ−型であり、前記受動素子は垂直型抵抗器であり、前記垂直型抵抗器端子は前記エピタキシャル層の表面へのコンタクトであり、前記エピタキシャル層は複数のドープされたＮ−型層を含む、条項４１に記載のＳＯＩ  ＩＣチップ。
４３．前記垂直型抵抗器は垂直型ピンチ抵抗器であり、前記エピタキシャル層は、前記エピタキシャル層の両端部における一対のＰ−ウェルと、前記Ｐ−ウェルの対の各々の中のＰ−型拡散部とをさらに含む、条項４２に記載のＳＯＩ  ＩＣチップ。
４４．少なくとも１つのバイポーラ・トランジスタを含むシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップであって、前記バイポーラ・トランジスタは、
前記ＳＯＩ  ＩＣチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁層を通って前記表面まで延びるシード孔内に配置された、第１の型の埋め込み拡散部と、
前記埋め込み拡散部における前記第１の型の領域と、前記第１の型の領域の上方の第２の型のベース層とを含む、前記埋め込み拡散部から前記活性表面層まで上向きに延びているエピタキシャル層と、
前記ベース層の表面における前記第１の型のエミッタ層と、
前記埋め込み拡散部、前記ベース層及び前記エミッタ層の各々へのコンタクトであって、前記埋め込み拡散部の各端部におけるコンタクトはコンタクト・ライナ内にある、コンタクトと、
を含む、ＳＯＩ  ＩＣチップ。
【符号の説明】
【００３４】
１２０：ＳＯＩウェハ
１２２：基板
１２４、２２２：誘電体層
１２６：シリコン表面層
１２８：アイランド
１３０：シード孔
１３２：埋め込みサブコレクタ
１３６：Ｐ−エピタキシャル層
１３８、１４０：浅いトレンチ分離（ＳＴＩ）
１４２、１４２´、１４２´´：Ｎ−エピタキシャル層
１４４、１４４´：ポリシリコン
１４８、１４８´：ＳＣＲ
１５０、１５０´、１５２、１５２´、２５６：拡散部
１５６、１５６´、１５８、１５８´、１６０、１６０´、１６２、２５８：コンタクト
１６２：絶縁ライナ
１７０、１７２：トランジスタ
１７４、１７６：抵抗器
１７８：保護回路
１８０：入力／出力（Ｉ／Ｏ）パッド
１９０、２５２：Ｐ−ウェル
２００、２１０：バイポーラ：トランジスタ
２０２、２１２：Ｐ−ベース層
２２０：垂直型減結合キャパシタ
２３０：垂直型抵抗器
２４０：水平型抵抗器
２４２Ｌ、２４２Ｒ、２４４Ｌ、２４４Ｒ、２４６Ｌ、２４６Ｒ：コンタクト端子
２５０：垂直型ピンチ抵抗器
【図１】
2010529686.tif 000003
【図２】
2010529686.tif 000004
【図３】
2010529686.tif 000005
【図４】
2010529686.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成22年1月8日(2010.1.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のチップ入力／出力（Ｉ／Ｏ）パッドに接続されたＩＣを含むシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップであって、少なくとも１つのチップＩ／Ｏパッドが垂直型シリコン制御整流器（ＳＣＲ）に接続され、前記垂直型ＳＣＲは、
前記ＳＯＩ  ＩＣチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁体層を通って前記表面まで延びるシード孔内に配置された、第１のドーパント型の埋め込み拡散部と、
前記埋め込み拡散部から前記活性表面層まで上方に延び、前記埋め込み拡散部における第２のドーパント型の第２の型の領域と、前記第２の型の領域の上方にある前記第１のドーパント型の第１の型の領域とを含む、エピタキシャル層と、
前記第２の型でドープされている、前記エピタキシャル層上のポリシリコン層と、
を含むＳＯＩ  ＩＣチップ。
【請求項２】
前記垂直型ＳＣＲは、前記エピタキシャル層内に複数の拡散部をさらに含み、前記複数の拡散部のうちの少なくとも１つは、前記第１の型の領域と接触状態にある第１の型の拡散部であり、前記複数の拡散部のうちの少なくとももう１つは、前記第２の型の領域と接触状態にある第２の型の拡散部である、請求項１に記載のＳＯＩ  ＩＣチップ。
【請求項３】
前記垂直型ＳＣＲは、各拡散部及び前記埋め込み拡散部へのコンタクトをさらに含み、前記埋め込み拡散部へのコンタクトはコンタクト・ライナ内にある、請求項２に記載のＳＯＩ  ＩＣチップ。
【請求項４】
集積回路チップを形成する方法であって、前記方法は、
ａ）シリコン・オン・インシュレータ（ＳＯＩ）ウェハを準備するステップと、
ｂ）前記ＳＯＩウェハの表面層を通って半導体基板に達するシード孔を開口するステップと、
ｃ）前記シード孔の各々の中の前記半導体基板内に埋め込み拡散部を形成するステップと、
ｄ）前記拡散部上にエピタキシャル層を形成するステップであって、前記エピタキシャル層はそれぞれのシード孔を充填する、ステップと、
ｅ）前記埋め込み拡散部及び前記エピタキシャル層の各々へのコンタクトを形成するステップであって、前記コンタクトは、前記埋め込み拡散部及び前記エピタキシャル層によって形成された回路素子の両端部に接触する、ステップと、
を含み、
シード孔を開口する前記ステップ（ｂ）は、
ｉ）前記表面層をパターン形成するステップと、
ｉｉ）前記パターン形成された表面層の部分を選択的に除去するステップと、
ｉｉｉ）前記部分を除去することによって露出された絶縁体を除去するステップであって、露出された前記絶縁体は前記半導体基板まで除去される、ステップと、
を含み、
前記半導体基板はＰ−型シリコンであり、前記基板内に前記埋め込み拡散部を形成する前記ステップ（ｃ）は、角度付き注入で前記シリコン基板の露出面にＮ型ドーパントを注入するステップを含み、
前記エピタキシャル層を形成する前記ステップ（ｄ）は、前記埋め込み拡散部上にドープされたＰ−型シリコンを固有成長させるステップを含み、
前記エピタキシャル層を形成する前記ステップ（ｄ）は、前記活性層を通って前記エピタキシャル層の上面内に浅いトレンチを形成するステップをさらに含み、前記上面の部分は、浅いトレンチによって前記上面の残りの部分から分離され、
前記エピタキシャル層を形成する前記ステップ（ｄ）は、
ｉ）前記部分内にＮ−型層を形成するステップと、
ｉｉ）前記Ｎ−型層上にＰ−型層を形成するステップと、
をさらに含み、
前記ステップ（ｄ）（ｉｉ）において形成された前記Ｐ−型層はポリシリコン層であり、コンタクトを形成する前記ステップ（ｅ）は、
ｉ）前記ポリシリコン層に隣接したＮ−型拡散部と、前記残りの部分の前記表面内のＰ−型拡散部とを形成するステップと、
ｉｉ）各拡散部へのコンタクトを形成するステップと、
を含み、
前記埋め込み拡散部へのコンタクトを形成する前記ステップは、外部の浅いトレンチを通って前記埋め込み拡散部までコンタクト・ライナを形成し、前記コンタクト・ライナ内に前記埋め込み拡散部への前記コンタクトを形成するステップを含み、
少なくとも１つの前記回路素子は垂直型シリコン制御整流器（ＳＣＲ）である、方法。
【請求項５】
金属コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、請求項４に記載の方法。
【請求項６】
ドープされたポリシリコン・コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、請求項４に記載の方法。
【請求項７】
ステップ（ｅ）（ｉ）の前に、前記方法は、前記残りの部分における前記エピタキシャル層内にＰ−ウェルを形成するステップをさらに含み、前記Ｐ−型拡散部は前記Ｐ−ウェル内に形成される、請求項４に記載の方法。
【請求項８】
前記埋め込み拡散部への前記コンタクトを形成する前記ステップは、
前記コンタクト・ライナ内にドープされたポリシリコンの第１の層を形成するステップであって、前記第１の層は第１のドーパント濃度でドープされる、ステップと、
前記第１の層上にドープされたポリシリコンの第２の層を形成するステップであって、前記第２の層は、前記第１の濃度より低い第２のドーパント濃度でドープされる、ステップと、
を含む、請求項７に記載の方法。
【請求項９】
バイポーラ・トランジスタが、前記エピタキシャル層内に形成され、前記エピタキシャル層を形成する前記ステップ（ｄ）は、前記埋め込み拡散部と同じドーパント型及び前記半導体基板とは反対のドーパント型でドープされた、ドープされたエピタキシャル層を固有成長させるステップを含み、前記エピタキシャル層を固有成長させる前記ステップ（ｄ）は、
ｉ）前記エピタキシャル層の上面内にベース層を形成するステップと、
ｉｉ）前記上面にエミッタ層を形成するステップと、
を含む、請求項４に記載の方法。
【請求項１０】
前記埋め込み拡散部はＮ−型であり、前記半導体基板はＰ−型シリコンであり、前記エミッタ層は前記上面上に形成されたＮ−型ポリシリコンである、請求項９に記載の方法。
【請求項１１】
前記埋め込み拡散部はＮ−型であり、前記半導体基板はＰ−型シリコンであり、前記Ｎ−型エミッタ層は、前記上面における前記ベース層内に形成される、請求項９に記載の方法。
【国際調査報告】
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