(57)【要約】中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する方法。本方法は、パターン層と第一のマスク層を含む中間半導体デバイス構造を提供するステップ、パターン層中に第一の開口部を形成するステップ、第一の開口部の幅を縮小するためにパターン層のエッチング部分に隣接するスペーサーを形成するステップ、第一の開口部の深さを増加するためにパターン層をエッチングするステップ、パターン層中に第二の開口部を形成するステップ、を含む。複数のマスク層上に形成されたスペーサーを含むパターン層中にスタガ型の高さを形成する方法もまた開示される。中間半導体デバイス構造もまた開示される。
2010510667.tif 000002
【特許請求の範囲】
【請求項１】
パターン層中に第一の開口部をエッチングするステップと、
前記第一の開口部の幅を縮小するために前記パターン層のエッチング部分に隣接するスペーサーを形成するステップと、
前記第一の開口部の深さを増加するために前記パターン層をエッチングするステップと、
前記パターン層中に第二の開口部をエッチングするステップと、
を含む、パターン層中にスタガ型の高さを形成する方法。
【請求項２】
パターン層中に第一の開口部をエッチングするステップは、前記パターン層の露出部分中に前記第一の開口部を形成するステップを含む、請求項１記載の方法。
【請求項３】
前記第一の開口部の深さを増加するために前記パターン層をエッチングするステップは、前記第二の開口部の深さよりも深くなるように前記第一の開口部を形成するステップを含む、請求項１記載の方法。
【請求項４】
前記第一の開口部の深さを増加するために前記パターン層をエッチングするステップは、隣接するスペーサーのペアの間に位置する前記パターン層の部分をエッチングするステップを含む、請求項１記載の方法。
【請求項５】
前記パターン層中に第二の開口部をエッチングするステップは、前記第一の開口部は実質的に充填されないままにしながら、前記第二の開口部を形成するステップを含む、請求項１記載の方法。
【請求項６】
前記パターン層中に第二の開口部をエッチングするステップは、スペーサーのペアの間に位置する前記パターン層の部分中に前記第二の開口部を形成するステップを含む、請求項１記載の方法。
【請求項７】
パターン層中に第一の開口部をエッチングするステップと、前記パターン層中に第二の開口部をエッチングするステップは、単一のフォトリソグラフィー処理を用いて前記第一の開口部と前記第二の開口部を形成するステップを含む、請求項１記載の方法。
【請求項８】
前記第一の開口部の幅を縮小するために前記パターン層のエッチング部分に隣接するスペーサーを形成するステップは、二以上のスペーサーエッチングプロセスを実行するステップを含む、請求項１記載の方法。
【請求項９】
前記第一の開口部と前記第二の開口部を誘電体でほぼ同時に充填するステップをさらに含む、請求項１記載の方法。
【請求項１０】
パターン層、第一のマスク層、第二のマスク層を含む中間半導体デバイス構造を形成するために前記パターン層を処理するステップであって、前記第一のマスク層は前記第二のマスク層の部分を覆い、前記第二のマスク層は前記パターン層の部分を覆っていることを特徴とするステップと、
前記第一のマスク層と前記第二のマスク層の中に少なくとも一つの第一の開口部をエッチングするステップであって、前記少なくとも一つの第一の開口部は前記第二のマスク層よりも前記第一のマスク層において広い幅を持つことを特徴とするステップと、
前記第一のマスク層中の前記少なくとも一つの第一の開口部の前記幅を縮小するために、前記第一のマスク層のエッチング部分に隣接する第一のスペーサーを形成するステップと、
前記第二のマスク層中の前記少なくとも一つの第一の開口部を実質的に充填するために、前記第二のマスク層のエッチング部分に隣接する第二のスペーサーを形成するステップと、
前記第一のマスク層の下にある前記パターン層の部分中に少なくとも一つの第二の開口部をエッチングするステップと、
前記パターン層中の前記少なくとも一つの第二の開口部の深さを増加するステップと、
前記第一のスペーサーと前記第二のスペーサーの間に露出された前記パターン層の部分中に少なくとも一つの第三の開口部をエッチングするステップと、
を含む、パターン層中にスタガ型の高さを形成する方法。
【請求項１１】
パターン層、第一のマスク層、第二のマスク層を含む中間半導体デバイス構造を形成するために前記パターン層を処理するステップは、シリコンから形成されたパターン層、非晶質炭素から形成された第一のマスク層、ポリシリコンもしくは酸窒化シリコンから形成された第二のマスク層を提供するステップを含む、請求項１０記載の方法。
【請求項１２】
パターン層、第一のマスク層、第二のマスク層を含む中間半導体デバイス構造を形成するために前記パターン層を処理するステップは、シリコンから形成されたパターン層、酸化シリコンから形成された第一のマスク層、ポリシリコンから形成された第二のマスク層を提供するステップを含む、請求項１０記載の方法。
【請求項１３】
前記第一のマスク層中の前記少なくとも一つの第一の開口部の前記幅を縮小するために、前記第一のマスク層のエッチング部分に隣接する第一のスペーサーを形成するステップは、前記第二のマスク層の部分の上に前記第一のマスク層のエッチング部分に隣接する前記第一のスペーサーを形成するステップを含む、請求項１０記載の方法。
【請求項１４】
前記第二のマスク層中の前記少なくとも一つの第一の開口部を実質的に充填するために、前記第二のマスク層のエッチング部分に隣接する第二のスペーサーを形成するステップは、前記パターン層の部分の上に前記第二のマスク層のエッチング部分に隣接する前記第二のスペーサーを形成するステップを含む、請求項１０記載の方法。
【請求項１５】
前記少なくとも一つの第二の開口部の深さを増加するステップと、前記第一のスペーサーと前記第二のスペーサーの間に露出された前記パターン層の部分中に少なくとも一つの第三の開口部をエッチングするステップは、前記パターン層中にトレンチの第一のセットとトレンチの第二のセットを形成するステップを含む、請求項１０記載の方法。
【請求項１６】
前記パターン層中にトレンチの第一のセットとトレンチの第二のセットを形成するステップは、異なる深さを持つ前記トレンチの第一のセットと前記トレンチの第二のセットを形成するステップを含む、請求項１５記載の方法。
【請求項１７】
第一の深さを持つ少なくとも一つの第一のトレンチと、第二の深さを持つ少なくとも一つの第二のトレンチを含むパターン層を含み、
前記少なくとも一つの第一のトレンチと前記少なくとも一つの第二のトレンチは実質的に充填されず、前記第一の深さと前記第二の深さは異なることを特徴とする、
中間半導体デバイス構造。
【請求項１８】
前記少なくとも一つの第一のトレンチは前記少なくとも一つの第二のトレンチよりも深い、請求項１７記載の中間半導体デバイス構造。
【請求項１９】
前記第一の深さはおよそ2000Åからおよそ3500Åの範囲であり、前記第二の深さはおよそ500Åからおよそ1500Åの範囲である、請求項１７記載の中間半導体デバイス構造。
【請求項２０】
前記少なくとも一つの第一のトレンチもしくは前記少なくとも一つの第二のトレンチによって画定される支柱を覆うスペーサーをさらに含む、請求項１７記載の中間半導体デバイス構造。
【請求項２１】
エッチング部分と非エッチング部分を含むパターン層を含み、
前記パターン層の前記エッチング部分の側壁はスペーサーと実質的に接触することを特徴とする、
中間半導体デバイス構造。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権の主張］
本出願は、2006年11月15日出願の米国特許出願No. 11/599,914、“METHODS OF ETCHING A PATTERN LAYER TO FORM STAGGERED HEIGHTS THEREIN AND INTERMEDIATE SEMICONDUCTOR DEVICE STRUCTURES”の出願日の利益を主張する。
【０００２】
［技術分野］
本発明の実施形態は中間半導体デバイス構造（intermediate semiconductor device structure）の製造に関連する。特に、本発明の実施形態は、単一のフォトリソグラフィー処理とスペーサーエッチングプロセスを用いて中間半導体デバイス構造のパターン層の中にスタガ型の高さを形成すること、および中間半導体デバイス構造に関連する。
【背景技術】
【０００３】
集積回路（“IC”）の設計者らは、個々のフィーチャのサイズを縮小し、半導体基板上の隣接フィーチャ間の間隔を短縮することによって、IC内の集積レベルもしくはフィーチャ密度を増加することを望んでいる。フィーチャサイズの絶え間ない縮小化によって、フィーチャ形成に使用されるフォトリソグラフィーなどの技術に対する要求はますます大きくなっている。これらのフィーチャは通常、絶縁体もしくは導電体などの材料の中の開口部によって画定され、それらの材料によって互いに分離される。隣接フィーチャにおける同一点間の距離は、業界では“ピッチ”と称される。例えばピッチは通常、フィーチャ間の中心間距離として測定される。その結果ピッチは、あるフィーチャの幅と、そのフィーチャを隣接フィーチャから分離する空間の幅の合計におよそ等しい。フィーチャの幅は、ラインの限界寸法もしくは最小フィーチャサイズ（“F”）とも称される。フィーチャに隣接する空間の幅は通常はフィーチャの幅に等しいので、フィーチャのピッチは通常はフィーチャサイズの二倍（2F）である。
【０００４】
フィーチャサイズとピッチを縮小するために、ピッチダブリング法が開発されている。米国特許No. 5,328,810は、半導体基板内に等間隔のトレンチを形成するためにスペーサーもしくはマンドレルを用いるピッチダブリングの方法を開示している。トレンチは等しい深さを持つ。犠牲層が半導体基板上に形成され、Fの幅を持つストリップを形成するようにパターニングされる。ストリップはエッチングされ、F/2の縮小した幅を持つマンドレルストリップを作り出す。部分的な犠性ストリンガ層（partially expendable stringer layer）がマンドレルストリップの上にコンフォーマルに堆積され、マンドレルストリップの側壁に接してF/2の厚さを持つストリンガストリップを形成するためにエッチングされる。マンドレルストリップはエッチングされ、一方ストリンガストリップは半導体基板上に残る。ストリンガストリップは、半導体基板内にF/2の幅を持つトレンチをエッチングするためのマスクとして機能する。
【０００５】
上記の特許においてピッチは実際には半分になるが、そのようなピッチの縮小は業界では“ピッチダブリング”もしくは“ピッチマルチプリケーション”と称される。つまり、ある倍数でのピッチの“マルチプリケーション”は、その倍数だけピッチを縮小することを含む。本明細書ではこの従来の専門用語が保持される。
【０００６】
ピッチダブリングは、半導体基板内に異なる深さを持つトレンチを製造するためにも使用されている。米国特許出願No. 20060046407は、U型トランジスタを持つダイナミックランダムアクセスメモリ（“DRAM”）セルを開示している。U型の突起が三セットの交差トレンチによって形成される。トランジスタを形成するために、第一のフォトマスクを使用して半導体基板中にトレンチの第一のセットをエッチングする。トレンチの第一のセットは誘電体で充填される。第二のフォトマスクを使用して第一のトレンチの間にギャップをエッチングし、そのギャップにおいて半導体基板中にトレンチの第二のセットがエッチングされる。トレンチの第二のセットはその後誘電体で充填される。トレンチの第一のセットおよび第二のセットは互いに平行で、トレンチの第二のセット内のトレンチは、トレンチの第一のセット内のトレンチよりも深い。トレンチの第一のセットおよび第二のセットを形成するために、二通りのフォトリソグラフィー処理（堆積、パターニング、エッチング、および充填の処理）が使用されるが、これは製造プロセスのコストと複雑性を増大する。引き続きトレンチの第三のセットが半導体基板中に形成される。トレンチの第三のセットはトレンチの第一のセットおよび第二のセットに対して直角である。
【０００７】
図面の図１と図２に示すように、上記のトレンチの第一のセット100、第二のセット102、第三のセット104は、U型トランジスタを形成する。図１はデバイス106の上面図を図示し、図２はデバイス106の支柱108の斜視図である。デバイス106は、支柱108のアレイ、トレンチの第一のセット100、トレンチの第二のセット102、トレンチの第三のセット（もしくはワード線）104を含む。図１に図示されるように、トレンチの第一のセット100は酸化物などで充填される（図１では“O”と標識される）。支柱のペア108'は垂直トランジスタの突起110を形成する。各垂直トランジスタ突起110は二つの支柱108を含み、これらは充填されたトレンチの第一のセット100によって分離され、かつ、トレンチの第一のセット100の下にのびるチャネルベースセグメント114によって接続される。垂直トランジスタ突起110は、充填されたトレンチの第二のセット102によってy方向に互いに分離される。ワード線スペーサーもしくはワード線116は、充填されたトレンチの第三のセット104によって互いに分離される。
【０００８】
各U型支柱構造は、トレンチの第三のセット104（もしくはワード線トレンチ）のトレンチに面する二つのU型側面を持ち、両側サラウンドゲートトランジスタを形成する。各U型支柱のペア108'は、共通のソース、ドレイン、ゲートを持つ、二つの背中合わせの（back-to-back）U型トランジスタ流路を含む。各U型支柱のペア108'内の背中合わせのトランジスタ流路は、ソース、ドレイン、ゲートを共有するので、各U型支柱のペア内の背中合わせのトランジスタ流路は互いに独立して作動することがない。各U型支柱のペア108'内の背中合わせのトランジスタ流路は、一つのトランジスタ突起110の冗長な（redundant）流路を形成する。トランジスタがアクティブであるとき、電流はU型トランジスタ突起110の左側面と右側面にとどまる。U型トランジスタ突起110の左側面と右側面は、トレンチの第三のセット104内のトレンチによって画定される。各流路の電流は同一平面上にとどまる。電流はU型トランジスタ突起110の角を曲がらない。
【０００９】
米国特許出願No. 20060043455は、多様なトレンチ深さとトレンチ幅を持つシャロウトレンチアイソレーション（“STI”）の形成を開示している。第一の深さを持つが異なる幅を持つトレンチが最初に半導体基板中に形成される。トレンチは誘電体で充填され、誘電体はその後、幅が広いトレンチから選択的に除去される。その後、半導体基板をエッチングすることによって、幅が広いトレンチをさらに深くする。
【００１０】
米国特許出願No. 20060166437は、メモリデバイスのメモリアレイ部分、およびメモリデバイスの周辺部分の中へのトレンチの形成を開示している。トレンチは最初は同じ深さを持つ。メモリアレイ部分内のトレンチの上にはハードマスク層が形成され、これらのトレンチをその後のエッチングから保護する。一方、周辺部分内のトレンチはさらにエッチングされ、深さを増加する。
【発明の概要】
【００１１】
本明細書に「発明の概要」に該当する記載なし。
【図面の簡単な説明】
【００１２】
本明細書は、本発明とみなされるものを特に指摘し、明確に請求する請求項で締めくくるが、本発明の実施形態の効果は、添付の図面と併せて読む際、本発明の実施形態の以降の記載からより容易に確認され得る。
【図１】先行技術に従って形成されたU型トランジスタを示す。
【図２】先行技術に従って形成されたU型トランジスタを示す。
【図３Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図３Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図４Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図４Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図５Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図５Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図６Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図６Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図７Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図７Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図８Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図８Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図８Ｃ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図９Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図９Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図９Ｃ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図９Ｄ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図９Ｅ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１０Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１０Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１０Ｃ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１０Ｄ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１０Ｅ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１１Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１１Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１１Ｃ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１１Ｄ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１１Ｅ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１２Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１２Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１３Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１３Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１４Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１４Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１５Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１５Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１６Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１６Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１７Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１７Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１８Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１８Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１９Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図１９Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２０Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２０Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２１Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２１Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２１Ｃ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２１Ｄ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２１Ｅ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２１Ｆ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２２Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２２Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２２Ｃ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２２Ｄ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２２Ｅ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２２Ｆ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２３Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２３Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２３Ｃ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２３Ｄ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２３Ｅ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２３Ｆ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２４Ａ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２４Ｂ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２４Ｃ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２４Ｄ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２４Ｅ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【図２４Ｆ】本発明に従って、中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する実施形態を示す。
【発明を実施するための形態】
【００１３】
中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する方法の実施形態が開示される。スタガ型の、もしくは多様な高さは、単一のフォトリソグラフィー処理とスペーサーエッチングプロセスを用いて形成される。スタガ型の高さは、パターン層中に異なる深さのトレンチもしくはラインを作り出す。分離領域、ゲート、もしくは三次元トランジスタを含むが限定はされないフィーチャがトレンチ内に形成されてもよい。これらの方法によって形成される中間半導体デバイス構造もまた開示される。
【００１４】
本明細書に詳細に記載され、図３Ａ〜１１Ｅに図示されるように、第一のマスク層がパターン層上に形成され、パターニングされる。第一のマスク層と、スペーサーエッチングプロセスによって形成されるスペーサーは、スタガ型の高さがパターン層中に形成されるように、その後のエッチングの最中にマスクとして機能する。第一のエッチングはパターン層中に開口部を形成するために使用され、これはトレンチの第一のセットの一部分を形成する。第二のエッチングは、パターン層中の開口部の深さを増加してトレンチの第一のセットを形成するために、ならびにトレンチの第二のセットを形成するために使用される。
【００１５】
本明細書に詳細に記載され、図１２Ａ〜２４Ｆに図示されるように、複数のマスク層がパターン層上に形成され、パターニングされる。マスク層と、スペーサーエッチングプロセスによって形成されるスペーサーは、スタガ型の高さがパターン層中に形成されるように、その後のエッチングの最中にマスクとして機能する。第一のエッチングはパターン層中に開口部を形成するために使用され、これはトレンチの第四のセットの一部分を形成する。第二のエッチングは、パターン層中の開口部の深さを増加してトレンチの第四のセットを形成するために、ならびにトレンチの第五のセットを形成するために使用される。
【００１６】
以降の記載は、本発明の実施形態の完全な記載を提供するために、材料の種類、エッチング化学物質、および処理条件などの具体的な詳細を提供する。しかしながら、当業者であれば、本発明の実施形態がこれらの具体的な詳細を利用することなく実践されてもよいことがわかるだろう。実に、本発明の実施形態は、産業で利用される従来の製造技術とエッチング技術と併用して実践されてもよい。加えて、下記に提供される記載は、半導体デバイスを製造するための完全な工程を形成しない。下記の中間半導体デバイス構造は、完全な半導体デバイスを形成しない。本発明の実施形態を理解するために必要な工程段階と構造のみが下記に詳細に記載される。中間半導体デバイス構造から完全な半導体デバイスを形成するためのさらなる処理は、従来の製造技術によって実行されてもよい。
【００１７】
本明細書に記載の材料層は、スピンコーティング、ブランケットコーティング、化学蒸着（“CVD”）、原子層堆積（“ALD”）、プラズマALD、もしくは物理蒸着（“PVD”）を含むが限定はされない任意の適切な堆積技術によって形成されてもよい。使用される具体的な材料に応じて、当業者によって堆積技術が選択されてもよい。
【００１８】
本明細書に記載の方法は、ダイナミックランダムアクセスメモリ（DRAM）、RAD、FinFET、サドル（saddle）FET、ナノワイヤ、三次元トランジスタ、もしくは他の三次元構造などのメモリデバイスの中間半導体デバイス構造を形成するために使用されてもよい。単に例示を目的として、本明細書の方法は、DRAMメモリデバイスもしくはRADメモリデバイスなどのメモリデバイスの中間半導体デバイス構造の製造を記載する。しかしながら本方法は、パターン層中でスタガ型の高さもしくは隆起が望まれるような他の状況でも使用されてもよい。メモリデバイスは、限定されることなく、無線デバイス、パーソナルコンピュータ、もしくは他の電子デバイスで使用されてもよい。本明細書に記載の方法は特定のDRAMデバイス配置を参照して図示されるが、本方法は、最終的にゲートが形成される位置に分離領域がほぼ平行である限り、他の配置を持つDRAMデバイスを形成するために使用されてもよい。
【００１９】
図３Ａ〜４Ｂに示すように、中間半導体デバイス構造200A、200Bは、パターン層と第一のマスク層を含み得る。パターン層は異方性エッチングが可能な材料から形成され得る。例えば、パターン層は半導体基板もしくは酸化物材料を含んでもよいが、限定はされない。本明細書で使用される“半導体基板”という用語は、従来のシリコン基板もしくは半導体材料の層を持つ他のバルク基板をあらわす。本明細書で使用される“バルク基板”という用語は、シリコンウェハだけでなく、シリコンオンインシュレータ（“SOI”）基板、シリコンオンサファイア（“SOS”）基板、ベース半導体基盤上のシリコンのエピタキシャル層、および他の半導体、オプトエレクトロニクス材料、もしくは生命工学材料（シリコン‐ゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、もしくはリン化インジウムなど）を含む。一実施形態では、パターン層はシリコン半導体基板など、シリコンから形成される。
【００２０】
第一のマスク層は、パターン層、および中間半導体デバイス構造200A、200Bの他の露出層に対して選択的にエッチング可能な、パターニング可能材料から形成され得る。本明細書では、ある材料が、同じエッチング化学物質に晒された別の材料よりも少なくともおよそ二倍速いエッチング速度を示すとき、その材料は“選択的にエッチング可能”であると記載する。理想的には、そのような材料は同じエッチング化学物質に晒された別の材料よりも少なくともおよそ10倍速いエッチング速度を持つ。第一マスク層の材料は、フォトレジスト、非晶質炭素（もしくは透明炭素）、オルトケイ酸テトラエチル（“TEOS”）、多結晶シリコン（“ポリシリコン”）、窒化シリコン（“Si3N4”）、酸窒化シリコン（“SiO3N4”）、炭化シリコン（“SiC”）、もしくは任意の他の適切な材料を含んでもよいが、限定はされない。フォトレジスト材料が使用される場合、フォトレジストは、中間半導体デバイス構造上に形成されるフィーチャのサイズに応じて、248 nmフォトレジスト、193 nmフォトレジスト、365 nm（I線）フォトレジスト、もしくは436 nm（G線）フォトレジストであってもよい。フォトレジスト材料はパターン層上に堆積され、従来のフォトリソグラフィー技術によってパターニングされてもよい。フォトレジストとフォトリソグラフィー技術は当該技術分野で周知なので、フォトレジスト材料の選択、堆積、およびパターニングについては本明細書では詳細に論じない。図３Ａと３Ｂは、パターン層204の上に残っている第一のマスク層202の部分を持つ中間半導体デバイス構造200Aを示す。第一のマスク層202は、下にあるパターン層204の部分を保護する。図３Ａと３Ｂは4Fのピッチでエッチングされた1Fのラインを図示するが、他の配置が使用されてもよい。図３Ａは中間半導体デバイス構造200Aの上面図であり、図３Ｂは破線Aに沿った中間半導体デバイス構造200Aの断面図である。
【００２１】
図４Ａと４Ｂに示すように、第一のマスク層202のパターンは、パターン層204に転写され得る。図４Ａは中間半導体デバイス構造200Bの上面図であり、図４Ｂは破線Aに沿った中間半導体デバイス構造200Bの断面図である。図４Ａと４Ｂに示される中間半導体デバイス構造200Bは、第一のマスク層202、パターン層のエッチング部分204'、パターン層の非エッチング部分204''、および第一の開口部206を含む。パターン層204は、イオンミリング、反応性イオンエッチング、もしくは化学エッチングによってエッチングされ得る。パターン層204は第一のマスク層202に対して選択的にエッチング可能であり得る。例えば、パターン層204がシリコンから形成される場合、パターン層204はHBr/Cl2もしくはフッ化炭素プラズマエッチングを用いて異方性エッチングされてもよい。シリコンから形成されたパターン層204中に所望の深さをエッチングするために、エッチング時間が制御されてもよい。例えば、シリコン中に所望の深さを実現するために充分な時間にわたって、シリコンが適切なエッチング化学物質に晒されてもよい。この深さは、パターン層のエッチング部分204'の側壁に接して形成されるスペーサーの所望の高さに対応し得る。
【００２２】
パターン層のエッチング部分204'の上に残っている第一マスク層202は、従来の技術によって除去され得る。例えば、第一のマスク層202は、第一のマスク層202のパターンをパターン層204へ転写するために使用されるエッチングによって、もしくは別個のエッチングによって除去されてもよい。例えば、フォトレジスト材料もしくは非晶質炭素が第一のマスク層202として使用される場合、フォトレジストもしくは非晶質炭素は、O2/Cl2プラズマ、O2/HBrプラズマ、もしくはO2/SO2/N2プラズマなどの酸素ベースプラズマを用いて除去され得る。中間半導体デバイス構造200Bの露出表面の上に、スペーサー層が形成され得る。スペーサー層は、パターン層のエッチング部分204'、およびパターン層の非エッチング部分204''の上に、従来技術によってコンフォーマルに堆積され得る。スペーサー層は、そこから形成されるスペーサーの所望の厚さにおよそ等しい厚さに形成され得る。パターン層のエッチング部分204'は、スペーサー層として使用される材料に対して選択的にエッチング可能であり得る。単に例示を目的として、スペーサー層はシリコンSi3N4もしくは酸化シリコン（“SiOx”）から形成されてもよい。スペーサー層はALDによって形成されてもよい。スペーサー層は異方性エッチングされてもよく、スペーサー材料をほぼ水平な表面から除去しながら、ほぼ垂直な表面上にスペーサー材料を残す。従って、パターン層のエッチング部分204'のほぼ水平な表面と、パターン層の非エッチング部分204''のほぼ水平な表面が露出され得る。スペーサー層がSiOxから形成される場合は、異方性エッチングは、CF4含有プラズマ、C2F6含有プラズマ、C4F8含有プラズマ、CHF3含有プラズマ、CH2F2含有プラズマ、もしくはそれらの混合物などのプラズマエッチングであってもよい。スペーサー層が窒化シリコンから形成される場合は、異方性エッチングは、CHF3/O2/HeプラズマもしくはC4F8/CO/Arプラズマであってもよい。図５Ａと５Ｂに示すように、エッチングによって作られるスペーサー208は、パターン層のエッチング部分204'のほぼ垂直な側壁に接して存在し得る。図５Ａは中間半導体デバイス構造200Cの上面図であり、図５Ｂは破線Aに沿った中間半導体デバイス構造200Cの断面図である。スペーサー208はパターン層のエッチング部分204'の両側に沿って長手方向にのびる。パターン層のエッチング部分204'の各々の側壁に沿って位置する二つのスペーサー208は、スペーサーのペア208を形成する。スペーサー208は、パターン層のエッチング部分204'の間の第一の開口部206のサイズを縮小し得る。スペーサー208の高さは、最終的にパターン層204中に形成されるトレンチの第一のセットの深さの一部分に対応し得る。スペーサー208の幅は、最終的に中間半導体デバイス構造200上に形成されるフィーチャの所望の幅に対応し得る。例えば、スペーサー208の幅は1Fであってもよい。1Fの幅を持つトレンチの第一のセット210（図６Ｂに図示）の一部分は、パターン層204中に形成され得る。
【００２３】
図６Ｂに示すように、第二のエッチングは、第一の開口部206の深さを増加してトレンチの第一のセット210を形成するため、ならびに、トレンチの第二のセット212を形成するために実行され得る。図６Ａは中間半導体デバイス構造200Dの上面図であり、図６Ｂは破線Aに沿った中間半導体デバイス構造200Ｄの断面図である。パターン層のエッチング部分204'およびパターン層の非エッチング部分204''のほぼ水平な表面は、前述のエッチング化学物質のうちの一つを用いて異方性エッチングされ得る。エッチング時間を制御することによって、パターン層のエッチング部分204'およびパターン層の非エッチング部分204''の所望の量が除去され得る。中にトレンチの第二のセット212が最終的に形成されるパターン層204の部分は、パターン層204の第一のエッチングの最中に第一のマスク層202よって保護されるため、トレンチの第二のセット212内のトレンチは、トレンチの第一のセット210内のトレンチよりも浅くなり得る。トレンチの第一のセット210内のトレンチは、およそ2000Åからおよそ3500Åなど、およそ1500Åからおよそ5000Åの範囲内の深さを持ち得る。一実施形態では、トレンチの第一のセット210内のトレンチの深さは、およそ2200Åから2300Åの範囲である。トレンチの第二のセット212内のトレンチは、およそ500Åからおよそ1500Åなど、およそ300Åからおよそ4500Åの範囲内の深さを持ち得る。一実施形態では、トレンチの第二のセット212内のトレンチの深さは、およそ750Åからおよそ850Åの範囲である。
【００２４】
中間半導体デバイス構造200Dはパターン層204から形成された支柱のペア214を含み得る。トレンチの第一（深い方）のセット210の各トレンチは、ある支柱のペア214を隣の支柱のペア214から分離し得る。トレンチの第二（浅い方）のセット212の各トレンチは、各支柱のペア214内の第一の支柱214'を、各支柱のペア214内の第二の支柱214''から分離し得る。下記の通り、トレンチの第一のセット210と第二のセット212は、その後誘電体で充填され得る。トレンチの第一のセット210、トレンチの第二のセット212、および支柱214'、214''は、中間半導体デバイス構造200Dの水平方向にほぼ長手方向にのびる。
【００２５】
スペーサーエッチングプロセスと組み合せて単一のフォトリソグラフィー処理を用いることによって、多様な深さを持つトレンチ210、212がパターン層204中に形成され得る。その後、トレンチの第一のセット210のトレンチ、およびトレンチの第二のセット212のトレンチの中に異なるフィーチャが形成されてもよい。単に例示を目的として、下記により詳細に記載するように、トレンチの第一のセット210のトレンチ内に分離領域が形成されてもよく、トレンチの第二のセット212のトレンチ内にトランジスタが形成されてもよい。単一のフォトリソグラフィー処理のみが使用されるので、パターン層204中に多様な高さもしくは深さを持つ中間半導体デバイス構造200Dを形成するために利用され得る処理の数は少なくなる。
【００２６】
トレンチの第一のセット210と第二のセット212を充填する前に、ライナー（不図示）が随意に堆積されてもよい。ライナーは、酸化物もしくは窒化物などの従来の材料から、従来技術によって形成されてもよい。誘電体などの第一の充填材料216は、トレンチの第一のセット210と第二のセット212の中、ならびにスペーサー208の上に堆積され得る。トレンチの第一のセット210と第二のセット212はほぼ同時に充填され得る。第一の充填材料216は、当該技術分野で既知のように、ブランケット堆積されて高密度化されてもよい。第一の充填材料216は、スピンオン誘電体（“SOD”）、二酸化シリコン、TEOS、もしくは高密度プラズマ（“HDP”）酸化物などの二酸化シリコンベースの材料であってもよい。第一の充填材料216は、スペーサー208よりも上にのびる第一の充填材料216の部分を除去するために、化学機械研磨（“CMP”）などによって平坦化され得る。従って、図７Ａと７Ｂに示すようにスペーサー208の上面が露出され得る。図７Ａは中間半導体デバイス構造200Eの上面図であり、図７Ｂは破線Aに沿った中間半導体デバイス構造200Eの断面図である。
【００２７】
図８Ａ〜８Ｃに示すように、図７Ａと７Ｂに示された中間半導体デバイス構造200Eの上に第二のマスク層218が形成され得る。図８Ａは中間半導体デバイス構造200Fの上面図であり、図８Ｂは破線Aに沿った中間半導体デバイス構造200Fの断面図であり、図８Ｃは破線Bに沿った中間半導体デバイス構造200Fの断面図である。第二のマスク層218は、フォトレジストなどの第一のマスク層202のための上記の材料のうちの一つから形成され得る。第二のマスク層218は、当該技術分野で既知のように形成されてパターン化され、そのパターンは、図９Ａ〜９Ｅに示すようにトレンチの第三のセット220を形成するためにパターン層204に転写される。図９Ａは中間半導体デバイス構造200Gの上面図であり、図９Ｂは破線Aに沿った中間半導体デバイス構造200Gの断面図であり、図９Ｃは破線Bに沿った中間半導体デバイス構造200Gの断面図であり、図９Ｄは破線Cに沿った中間半導体デバイス構造200Gの断面図であり、図９Ｅは破線Dに沿った中間半導体デバイス構造200Gの断面図である。単に例示を目的として、トレンチの第三のセット220はワード線トレンチであってもよい。パターンは、トレンチの第一のセット210と第二のセット212の中の第一の充填材料216を通してパターン層204の中にのびてもよく、これらの層で使用される材料をほぼ同じ速度でエッチングする乾式エッチングを使用する。トレンチの第三のセット220は中間半導体デバイス構造200Gの水平面においてほぼ横方向にのび得る。従って、トレンチの第三のセット220はトレンチの第一のセット210と第二のセット212に対してほぼ垂直もしくは直角に配向され得る。トレンチの第三のセット220のトレンチの側壁に沿ってトランジスタゲート電極を形成することができるように、トレンチの第三のセット220内のトレンチは、トレンチの第一のセット210内のトレンチよりも浅くなり得る。しかしながら、ワード線が使用可能（enable）なとき、密集したトランジスタ間を分離するために、トレンチの第二のセット212のトレンチを使用可能にするべく、トレンチの第三のセット220のトレンチはトレンチの第二のセット212のトレンチよりも深くなり得る。トレンチの第三のセット220のトレンチは、およそ1400Åからおよそ1800Åなど、およそ500Åからおよそ5000Åの範囲内の深さを持ち得る。パターン層204から形成される第三の支柱222が、トレンチの第三のセット220のトレンチ間に形成され得る。第三の支柱222は、トレンチの第三のセット220のトレンチ内の第一の充填材料216によって互いに分離され得る。
【００２８】
第二のマスク層218は従来技術によって除去され得る。図１０Ａ〜１０Ｅに示すように、誘電体226およびゲート層228がトレンチの第三のセット220のトレンチ内に堆積され得る。図１０Ａは中間半導体デバイス構造200Hの上面図であり、図１０Ｂは破線Aに沿った中間半導体デバイス構造200Hの断面図であり、図１０Ｃは破線Bに沿った中間半導体デバイス構造200Hの断面図であり、図１０Ｄは破線Cに沿った中間半導体デバイス構造200Hの断面図であり、図１０Ｅは破線Dに沿った中間半導体デバイス構造200Hの断面図である。誘電体226はゲート酸化物などの二酸化シリコンであってもよい。パターン層204がシリコンである場合は、誘電体226は、シリコンの湿式もしくは乾式酸化を適用され、その後マスクを通してエッチングされるか、もしくは誘電体堆積技術を受けてもよい。ゲート層228は窒化チタン（“TiN”）もしくはドープポリシリコンであってもよい。ゲート層228は、トレンチの第三のセット220のトレンチの側壁に接する隣接層を残すために、スペーサーエッチングされ得る。トレンチの第三のセット220の残りは、SODもしくはTEOSなどの第二の充填材料224で充填され得る。第二の充填材料224は平坦化されてもよく、図１１Ａ〜１１Ｅに示される中間半導体デバイス構造200Iを提供する。図１１Ａは中間半導体デバイス構造200Iの上面図であり、図１１Ｂは破線Aに沿った中間半導体デバイス構造200Iの断面図であり、図１１Ｃは破線Bに沿った中間半導体デバイス構造200Iの断面図であり、図１１Ｄは破線Cに沿った中間半導体デバイス構造200Iの断面図であり、図１１Ｅは破線Dに沿った中間半導体デバイス構造200Iの断面図である。
【００２９】
図３Ａ〜１１Ｅに図示された方法は、単一のフォトリソグラフィー処理のみが使用されるので、図１と図２に示された構造を形成するために簡略化した工程を提供し得る。中間半導体デバイス構造200I（図１１Ａ〜１１Ｅに図示）は、図１と図２に示された構造を作り出すために、当該技術分野で既知のようにさらなる処理にかけてもよい。とりわけ、スペーサー208は、第一の充填材料216と第二の充填材料224、およびパターン層の非エッチング部分204''に対してスペーサー208の材料に選択的な湿式もしくは乾式エッチングを用いて除去され得る。例えば、スペーサー208は熱リン酸エッチングで除去されてもよい。第一の充填材料216と第二の充填材料224は、フッ化水素（“HF”）を用いて除去されてもよい。前述の通り、トレンチの第一のセット210、第二のセット212、第三のセット220は、垂直ソース／ドレイン領域を含む垂直にのびる支柱のアレイを画定する。ゲート線はトレンチの第三のセット220の少なくとも一部分の中に形成され、そこでゲート線と垂直ソース／ドレイン領域は複数のトランジスタを形成し、その中でソース／ドレイン領域のペアはトランジスタチャネルを通して互いに接続する。
【００３０】
別の実施形態では、図１２Ａ〜２４Ｆに示すように、パターン層と接触するマスク層の部分の上にスペーサーが形成される。図１２Ａと１２Ｂに示すように、第三のマスク層302と第四のマスク層304がパターン層204の上に形成され得る。図１２Ａは中間半導体デバイス構造300Aの上面図であり、図１２Ｂは破線Aに沿った中間半導体デバイス構造300Aの断面図である。第三のマスク層302と第四のマスク層304の少なくとも一部分が、互いに対して、かつ他の露出材料に対して選択的にエッチング可能であるように、第三のマスク層302と第四のマスク層304は異なる材料から形成され得る。第三のマスク層302と第四のマスク層304の材料は、非晶質炭素、酸化シリコン、ポリシリコン、もしくは酸窒化シリコンを含んでもよいが、限定はされない。第三のマスク層302と第四のマスク層304として使用される材料は、これらの層が晒されるエッチング化学物質と処理条件に基づいて選択され得る。単に例示を目的として、第三のマスク層302が非晶質炭素から形成される場合、第四のマスク層304はポリシリコンもしくは酸窒化シリコンから形成され得る。あるいは、第三のマスク層302が酸化シリコンから形成される場合、第四のマスク層304はポリシリコンから形成され得る。第三のマスク層302と第四のマスク層304は従来技術によってパターン層204上に堆積され得る。
【００３１】
当該技術分野で既知のように、フォトレジスト層306が第三のマスク層302の上に形成され、パターニングされ得る。図１２Ａ〜２４Ｆは6Fのピッチで1Fのパターンを形成する様を図示するが、他の配置が形成されてもよい。フォトレジスト層306は前述したような適切なフォトレジスト材料から形成され得る。図１３Ａと１３Ｂに示すように、パターンは第三のマスク層302と第四のマスク層304に転写され、パターン層204の上面の一部分を露出し得る。図１３Ａは中間半導体デバイス構造300Bの上面図であり、図１３Ｂは破線Aに沿った中間半導体デバイス構造300Bの断面図である。第三のマスク層302と第四のマスク層304のエッチングは、第二の開口部308を形成し得る。図１２Ａ〜２４Ｆは、明確にするために単一の第二の開口部308を示す。しかしながら、実際は、中間半導体デバイス構造300A〜300Fは複数の第二の開口部308を含んでもよい。第三のマスク層302と第四のマスク層304は、第三のマスク層302と第四のマスク層304の部分を同時に除去するエッチング化学物質を用いてエッチングされ得る。あるいは、第三のマスク層302と第四のマスク層304の部分は、異なるエッチング化学物質を用いて順次除去されてもよい。第三のマスク層302と第四のマスク層304に使用されるエッチング化学物質は、フォトレジスト層306も除去してもよい。あるいは、フォトレジスト層306は別個のエッチングを用いて除去されてもよい。
【００３２】
図１４Ａと１４Ｂに示すように、第三のマスク層302はさらにエッチングもしくは“トリム”され得る。図１４Ａは中間半導体デバイス構造300Cの上面図であり、図１４Ｂは破線Aに沿った中間半導体デバイス構造300Cの断面図である。第四のマスク層304を実質的にエッチングすることなく、第三のマスク層302の部分が除去されるように、第三のマスク層302は異方性エッチングされ得る。結果として、第二の開口部308は第一の幅Wと第二の幅W'を持ち、第二の幅W'は第一の幅Wよりも大きい。第三のマスク層302は、2006年8月30日出願の米国特許出願No. 11/514,117、表題“SINGLE SPACER PROCESS FOR MULTIPLYING PITCH BY A FACTOR GREATER THAN TWO AND RELATED INTERMEDIATE IC STRUCTURES”に記載の湿式エッチング化学物質を用いて選択的にエッチングされ得る。
【００３３】
その後スペーサー層が、パターン層204、第三のマスク層302、第四のマスク層304の露出表面の上に形成され得る。前述の通り、スペーサー層は従来技術によってコンフォーマルに堆積され得る。スペーサー層は、そこから形成されるスペーサーの所望の厚さにおよそ等しい厚さに形成され得る。スペーサー層は、パターン層204、第三のマスク層302、第四のマスク層304で使用される材料に対して選択的にエッチング可能な材料から形成され得る。単に例示を目的として、スペーサー層はSiNもしくはSiOxから形成されてもよい。スペーサー層として使用される材料の選択は、第三のマスク層302と第四のマスク層304として使用される材料によって決まってもよい。第三のマスク層302と第四のマスク層304がそれぞれ非晶質炭素とポリシリコンである場合、あるいはそれぞれ非晶質炭素とSiONである場合は、スペーサー層はSiOxから形成され得る。第三のマスク層302と第四のマスク層304がそれぞれSiOxとポリシリコンである場合は、スペーサー層はSiNから形成され得る。スペーサー層は異方性エッチングされ、ほぼ垂直な表面上に材料を残しながら、ほぼ水平な表面から材料を除去し得る。
【００３４】
エッチング後、スペーサー層から形成されるスペーサー208は第三のマスク層302のほぼ垂直な表面上に残り、スペーサー208'は第四のマスク層304のほぼ垂直な表面上に残り得る。図１５Ａと１５Ｂに示すように、第三のマスク層302のほぼ水平な表面は、第四のマスク層304のほぼ水平な表面の部分と同様に露出され得る。図１５Ａは中間半導体デバイス構造300Dの上面図であり、図１５Ｂは破線Aに沿った中間半導体デバイス構造300Dの断面図である。異方性エッチングは、CF4含有プラズマ、CHF3含有プラズマ、CH2F2含有プラズマ、もしくはそれらの混合物などのプラズマエッチングであってもよい。スペーサー208は、第三のマスク層302の両側に沿って、208'は第四のマスク層304の露出部分に沿って長手方向にのびる。スペーサー208、208'は、第二の幅Wを実質的に充填しながら、第二の開口部308の第一の幅W'を縮小し得る。スペーサー208、208'の幅は、最終的に中間半導体デバイス構造300D上に形成されるフィーチャの所望の幅に対応し得る。例えば、スペーサー208、208'の幅は1Fであってもよい。
【００３５】
スペーサー208、208'、第三のマスク層302、第四のマスク層304の露出表面の上に、第六のマスク層310が形成され得る。第六のマスク層310はフォトレジスト材料もしくは非晶質炭素から形成され得る。スペーサー208、208'、第三のマスク層302よりも上にのびる第六のマスク層310の部分は、CMPなどによって除去され、ほぼ平坦な表面を形成し得る。図１６Ａと１６Ｂに示すように、スペーサー208、208'、第三のマスク層302、第六のマスク層310の上面が露出され得る。図１６Ａは中間半導体デバイス構造300Eの上面図であり、図１６Ｂは破線Aに沿った中間半導体デバイス構造300Eの断面図である。下記に詳細に記載するように、トレンチの第四のセットが、第三のマスク層302の部分の下にパターン層204中に最終的に形成され、トレンチの第五のセットが、第四のマスク層304の部分の下にパターン層204中に最終的に形成され得る。スペーサー208、208'は、第四のマスク層304とパターン層204の望ましくない部分がエッチングされるのを防ぐ。様々な処理段階の最中、第三のマスク層302、第四のマスク層304、スペーサー208、208'は、異なる深さを持つトレンチの第四のセット312およびトレンチの第五のセット314（図１９Ｂに図示）を形成するためのマスクとして機能し得る。
【００３６】
図１７Ａと１７Ｂに示すように、露出した第三のマスク層302、下にある第四のマスク層304、およびパターン層204は、第三の開口部316を形成するためにエッチングされ、第三の開口部316は、下記のようにトレンチの第四のセット312を形成するためにさらにエッチングされる。図１７Ａは中間半導体デバイス構造300Fの上面図であり、図１７Ｂは破線Aに沿った中間半導体デバイス構造300Fの断面図である。使用される材料によって、これらの層は順次エッチングされてもよいし、あるいは三つの層全てをエッチングするために単一のエッチング化学物質が使用されてもよい。エッチング化学物質は使用される材料によって選択され得る。第六のマスク層310が除去され、第四のマスク層304の部分を露出し得る。図１８Ａと１８Ｂに示すように、第四のマスク層304の露出部分はスペーサー208、208'に対して選択的にエッチングされ、第四の開口部318を形成し、これは下記のようにトレンチの第五のセット314を形成するためにさらにエッチングされる。図１８Ａは中間半導体デバイス構造300Gの上面図であり、図１８Ｂは破線Aに沿った中間半導体デバイス構造300Gの断面図である。
【００３７】
図１９Ａと１９Ｂに示すように、第三の開口部316、第四の開口部318の深さは、パターン層204をさらにエッチングすることによって増加され、トレンチの第四のセット312とトレンチの第五のセット314を形成し得る。図１９Ａは中間半導体デバイス構造300Hの上面図であり、図１９Ｂは破線Aに沿った中間半導体デバイス構造300Hの断面図である。パターン層204の露出部分は、トレンチの第四のセット312とトレンチの第五のセット314におけるトレンチの相対的な深さを維持しながら、スペーサー208、208'に対して選択的にエッチングされ得る。つまり、トレンチの第四のセット312内のトレンチの深さは、トレンチの第五のセット314内のトレンチの深さよりも深いままである。トレンチの第四のセット312のトレンチは、およそ2150Åからおよそ2250Åなど、およそ1500Åからおよそ3500Åの範囲内の深さを持ち得る。トレンチの第五のセット314のトレンチは、およそ950Åからおよそ1050Åなど、およそ300Åからおよそ3000Åの範囲内の深さを持ち得る。
【００３８】
トレンチの第四のセット312と第五のセット314を充填する前に、トレンチの第四のセット312と第五のセット314のトレンチ内にライナー（不図示）が随意に形成されてもよい。ライナーは上記のように形成され得る。誘電体などの第三の充填材料320が、トレンチの第四のセット312と第五のセット314のトレンチ内、ならびにスペーサー208、208'の上に堆積され得る。トレンチの第四のセット312と第五のセット314はほぼ同時に充填され得る。第三の充填材料320は前述の材料のうちの一つであってもよく、前述のように堆積され、高密度化され、平坦化されてもよい。図２０Ａと２０Ｂに示すように、スペーサー208、208'の上面が露出されるように、第三の充填材料320が平坦化されてもよい。図２０Ａは中間半導体デバイス構造300Iの上面図であり、図２０Ｂは破線Aに沿った中間半導体デバイス構造300Iの断面図である。
【００３９】
図２１Ａ〜２１Ｆに示すように、フォトレジスト層などの第六のマスク層322は、スペーサー208、208'、および第三の充填材料320の上面の上に形成され得る。図２１Ａは中間半導体デバイス構造300Jの上面図であり、図２１Ｂは破線Aに沿った中間半導体デバイス構造300Jの断面図であり、図２１Ｃは破線Bに沿った中間半導体デバイス構造300Jの断面図であり、図２１Ｄは破線Cに沿った中間半導体デバイス構造300Jの断面図であり、図２１Ｅは破線Dに沿った中間半導体デバイス構造300Jの断面図であり、図２１Ｆは破線Eに沿った中間半導体デバイス構造300Jの断面図である。第六のマスク層322を用いて、トレンチの第六のセット324がパターン層204中に形成され得る。トレンチの第六のセット324は中間半導体デバイス構造300Jの水平面においてほぼ横方向にのび得る。従って、トレンチの第六のセット324はトレンチの第四のセット312と第五のセット314に対してほぼ垂直にもしくは直角に配向され得る。トレンチの第六のセット324は、トレンチの第三のセット220について上述したように形成され得る。図２２Ａ〜２２Ｆに示すように、第六のマスク層322、また随意にトレンチの第四のセット312と第五のセット314の中の第三の充填材料320が除去され得る。図２２Ａは中間半導体デバイス構造300Kの上面図であり、図２２Ｂは破線Aに沿った中間半導体デバイス構造300Kの断面図であり、図２２Ｃは破線Bに沿った中間半導体デバイス構造300Kの断面図であり、図２２Ｄは破線Cに沿った中間半導体デバイス構造300Kの断面図であり、図２２Ｅは破線Dに沿った中間半導体デバイス構造300Kの断面図であり、図２２Ｆは破線Eに沿った中間半導体デバイス構造300Kの断面図である。あるいは、中間半導体デバイス構造300Kの安定性を増加するために、第三の充填材料320の少なくとも一部分がトレンチの第四のセット312と第五のセット314の中に残ってもよい（不図示）。トレンチの第四のセット312と第五のセット314の中の第三の充填材料320がほぼ完全に除去される場合は、図２３Ａ〜２３Ｆに示すように、トレンチの第四のセット312と第五のセット314は第四の充填材料326で再充填され得る。図２３Ａは中間半導体デバイス構造300Lの上面図であり、図２３Ｂは破線Aに沿った中間半導体デバイス構造300Lの断面図であり、図２３Ｃは破線Bに沿った中間半導体デバイス構造300Lの断面図であり、図２３Ｄは破線Cに沿った中間半導体デバイス構造300Lの断面図であり、図２３Ｅは破線Dに沿った中間半導体デバイス構造300Lの断面図であり、図２３Ｆは破線Eに沿った中間半導体デバイス構造300Lの断面図である。第四の充填材料326は前述の材料のうちの一つであってもよく、前述のように堆積され、高密度化され、平坦化されてもよい。第四の充填材料326はスペーサー208の上面が露出されるように平坦化され得る。
【００４０】
図２４Ａ〜２４Ｆに示すように、第四のマスク層304の上面が露出されるまで、第四の充填材料326の部分と共にスペーサー208が除去され得る。図２４Ａは中間半導体デバイス構造300Mの上面図であり、図２４Ｂは破線Aに沿った中間半導体デバイス構造300Mの断面図であり、図２４Ｃは破線Bに沿った中間半導体デバイス構造300Mの断面図であり、図２４Ｄは破線Cに沿った中間半導体デバイス構造300Mの断面図であり、図２４Ｅは破線Dに沿った中間半導体デバイス構造300Mの断面図であり、図２４Ｆは破線Eに沿った中間半導体デバイス構造300Mの断面図である。
【００４１】
中間半導体デバイス構造300M（図２４Ａ〜２４Ｆに図示）は、当該技術分野で既知のように、RAD DRAMを作り出すためにさらなる処理にかけてもよい。残りの処理動作は当該技術分野で既知であるため、本明細書では詳細に記載しない。とりわけ、第四の充填材料326の残りの部分が除去されてもよく、スペーサー208'と第四のマスク層304を露出し、トレンチの第四のセット312と第五のセット314を露出する。パターン層204の露出部分を実質的にエッチングすることなく、スペーサー208'と第四のマスク層304が選択的にエッチングされ得る。さらなる処理の後、中間半導体デバイス構造は、パターン層204から形成された支柱のペア328と、パターン層204から形成された隣接する三連支柱330を含み得る。トレンチの第五のセット314内のトレンチは、支柱のペア328内の各支柱328'と、三連支柱330内の各支柱330'を分離し得る。支柱のペア328はトレンチの第四のセット312内のトレンチによって三連支柱330から分離され得る。トレンチの第四のセット312と第五のセット314におけるトレンチ、ならびに支柱328'、330'は、中間半導体デバイス構造300Mの水平方向にほぼ長手方向にのび得る。図２４Ａ〜２４Ｆにおいて、トレンチの第四のセット312と第五のセット314は第四の充填材料326で充填されて示される。
【００４２】
分離領域がトレンチの第四のセット312のトレンチ内に形成され、ゲートがトレンチの第五のセット314のトレンチ内に形成され得る。トレンチの第六のセット324はワード線トレンチであってもよい。分離領域とゲートは従来技術によって形成されてもよく、本明細書では詳細に記載しない。三連支柱330内の外側の支柱330'はキャパシタに接続され、一方内側、中央の支柱330'はデジット線もしくはビット線に接続され得る。
【００４３】
本発明は様々な変更および代替形態を許容し得るが、例示のため具体的な実施形態が図面で示されており、本明細書で詳細に記載されている。しかしながら、本発明は開示された特定の形態に限定されることを意図しないということが理解されるべきである。むしろ本発明は、以降の添付の請求項によって定められるように、本発明の趣旨と範囲のうちに含まれる全ての変更例、均等物、および代替案を包含するものである。
【図１】
2010510667.tif 000003
【図２】
2010510667.tif 000004
【図３Ａ】
2010510667.tif 000005
【図３Ｂ】
2010510667.tif 000006
【図４Ａ】
2010510667.tif 000007
【図４Ｂ】
2010510667.tif 000008
【図５Ａ】
2010510667.tif 000009
【図５Ｂ】
2010510667.tif 000010
【図６Ａ】
2010510667.tif 000011
【図６Ｂ】
2010510667.tif 000012
【図７Ａ】
2010510667.tif 000013
【図７Ｂ】
2010510667.tif 000014
【図８Ａ】
2010510667.tif 000015
【図８Ｂ】
2010510667.tif 000016
【図８Ｃ】
2010510667.tif 000017
【図９Ａ】
2010510667.tif 000018
【図９Ｂ】
2010510667.tif 000019
【図９Ｃ】
2010510667.tif 000020
【図９Ｄ】
2010510667.tif 000021
【図９Ｅ】
2010510667.tif 000022
【図１０Ａ】
2010510667.tif 000023
【図１０Ｂ】
2010510667.tif 000024
【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
2010510667.tif 000027
【図１１Ａ】
2010510667.tif 000028
【図１１Ｂ】
2010510667.tif 000029
【図１１Ｃ】
2010510667.tif 000030
【図１１Ｄ】
2010510667.tif 000031
【図１１Ｅ】
2010510667.tif 000032
【図１２Ａ】
2010510667.tif 000033
【図１２Ｂ】
2010510667.tif 000034
【図１３Ａ】
2010510667.tif 000035
【図１３Ｂ】
2010510667.tif 000036
【図１４Ａ】
2010510667.tif 000037
【図１４Ｂ】
2010510667.tif 000038
【図１５Ａ】
2010510667.tif 000039
【図１５Ｂ】
2010510667.tif 000040
【図１６Ａ】
2010510667.tif 000041
【図１６Ｂ】
2010510667.tif 000042
【図１７Ａ】
2010510667.tif 000043
【図１７Ｂ】
2010510667.tif 000044
【図１８Ａ】
2010510667.tif 000045
【図１８Ｂ】
2010510667.tif 000046
【図１９Ａ】
2010510667.tif 000047
【図１９Ｂ】
2010510667.tif 000048
【図２０Ａ】
2010510667.tif 000049
【図２０Ｂ】
2010510667.tif 000050
【図２１Ａ】
2010510667.tif 000051
【図２１Ｂ】
2010510667.tif 000052
【図２１Ｃ】
2010510667.tif 000053
【図２１Ｄ】
2010510667.tif 000054
【図２１Ｅ】
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【図２１Ｆ】
2010510667.tif 000056
【図２２Ａ】
2010510667.tif 000057
【図２２Ｂ】
2010510667.tif 000058
【図２２Ｃ】
2010510667.tif 000059
【図２２Ｄ】
2010510667.tif 000060
【図２２Ｅ】
2010510667.tif 000061
【図２２Ｆ】
2010510667.tif 000062
【図２３Ａ】
2010510667.tif 000063
【図２３Ｂ】
2010510667.tif 000064
【図２３Ｃ】
2010510667.tif 000065
【図２３Ｄ】
2010510667.tif 000066
【図２３Ｅ】
2010510667.tif 000067
【図２３Ｆ】
2010510667.tif 000068
【図２４Ａ】
2010510667.tif 000069
【図２４Ｂ】
2010510667.tif 000070
【図２４Ｃ】
2010510667.tif 000071
【図２４Ｄ】
2010510667.tif 000072
【図２４Ｅ】
2010510667.tif 000073
【図２４Ｆ】
2010510667.tif 000074
【手続補正書】
【提出日】平成20年5月21日(2008.5.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコンもしくは酸化物材料を含むパターン層中に第一の開口部をエッチングするステップと、
前記第一の開口部の幅を縮小するために前記パターン層のエッチング部分に隣接するスペーサーを形成するステップと、
前記パターン層中に第二の開口部をエッチングしながら、前記第一の開口部の深さを増加するために前記パターン層をエッチングするステップと、
を含む、パターン層中にスタガ型の高さを形成する方法。
【請求項２】
シリコンもしくは酸化物材料を含むパターン層中に第一の開口部をエッチングするステップは、前記パターン層の露出部分中に前記第一の開口部を形成するステップを含む、請求項１記載の方法。
【請求項３】
前記パターン層中に第二の開口部をエッチングしながら、前記第一の開口部の深さを増加するために前記パターン層をエッチングするステップは、前記第二の開口部の深さよりも深くなるように前記第一の開口部を形成するステップを含む、請求項１記載の方法。
【請求項４】
前記パターン層中に第二の開口部をエッチングしながら、前記第一の開口部の深さを増加するために前記パターン層をエッチングするステップは、隣接するスペーサーのペアの間に位置する前記パターン層の部分をエッチングするステップを含む、請求項１記載の方法。
【請求項５】
前記パターン層中に第二の開口部をエッチングしながら、前記第一の開口部の深さを増加するために前記パターン層をエッチングするステップは、前記第一の開口部は実質的に充填されないままにしながら、前記第二の開口部を形成するステップを含む、請求項１記載の方法。
【請求項６】
前記パターン層中に第二の開口部をエッチングしながら、前記第一の開口部の深さを増加するために前記パターン層をエッチングするステップは、スペーサーのペアの間に位置する前記パターン層の部分中に前記第二の開口部を形成するステップを含む、請求項１記載の方法。
【請求項７】
パターン層中に第一の開口部をエッチングするステップと、前記パターン層中に第二の開口部をエッチングするステップは、単一のフォトリソグラフィー処理を用いて前記第一の開口部と前記第二の開口部を形成するステップを含む、請求項１記載の方法。
【請求項８】
前記第一の開口部の幅を縮小するために前記パターン層のエッチング部分に隣接するスペーサーを形成するステップは、二以上のスペーサーエッチングプロセスを実行するステップを含む、請求項１記載の方法。
【請求項９】
前記第一の開口部と前記第二の開口部を誘電体でほぼ同時に充填するステップをさらに含む、請求項１記載の方法。
【請求項１０】
パターン層、第一のマスク層、第二のマスク層を含む中間半導体デバイス構造を形成するために前記パターン層を処理するステップであって、前記第一のマスク層は前記第二のマスク層の部分を覆い、前記第二のマスク層は前記パターン層の部分を覆っていることを特徴とするステップと、
前記第一のマスク層と前記第二のマスク層の中に少なくとも一つの第一の開口部をエッチングするステップであって、前記少なくとも一つの第一の開口部は前記第二のマスク層よりも前記第一のマスク層において広い幅を持つことを特徴とするステップと、
前記第一のマスク層中の前記少なくとも一つの第一の開口部の前記幅を縮小するために、前記第一のマスク層のエッチング部分に隣接する第一のスペーサーを形成するステップと、
前記第二のマスク層中の前記少なくとも一つの第一の開口部を実質的に充填するために、前記第二のマスク層のエッチング部分に隣接する第二のスペーサーを形成するステップと、
前記第一のマスク層の下にある前記パターン層の部分中に少なくとも一つの第二の開口部をエッチングするステップと、
前記パターン層中の前記少なくとも一つの第二の開口部の深さを増加するステップと、
前記第一のスペーサーと前記第二のスペーサーの間に露出された前記パターン層の部分中に少なくとも一つの第三の開口部をエッチングするステップと、
を含む、パターン層中にスタガ型の高さを形成する方法。
【請求項１１】
パターン層、第一のマスク層、第二のマスク層を含む中間半導体デバイス構造を形成するために前記パターン層を処理するステップは、シリコンから形成されたパターン層、非晶質炭素から形成された第一のマスク層、ポリシリコンもしくは酸窒化シリコンから形成された第二のマスク層を提供するステップを含む、請求項１０記載の方法。
【請求項１２】
パターン層、第一のマスク層、第二のマスク層を含む中間半導体デバイス構造を形成するために前記パターン層を処理するステップは、シリコンから形成されたパターン層、酸化シリコンから形成された第一のマスク層、ポリシリコンから形成された第二のマスク層を提供するステップを含む、請求項１０記載の方法。
【請求項１３】
前記第一のマスク層中の前記少なくとも一つの第一の開口部の前記幅を縮小するために、前記第一のマスク層のエッチング部分に隣接する第一のスペーサーを形成するステップは、前記第二のマスク層の部分の上に前記第一のマスク層のエッチング部分に隣接する前記第一のスペーサーを形成するステップを含む、請求項１０記載の方法。
【請求項１４】
前記第二のマスク層中の前記少なくとも一つの第一の開口部を実質的に充填するために、前記第二のマスク層のエッチング部分に隣接する第二のスペーサーを形成するステップは、前記パターン層の部分の上に前記第二のマスク層のエッチング部分に隣接する前記第二のスペーサーを形成するステップを含む、請求項１０記載の方法。
【請求項１５】
前記少なくとも一つの第二の開口部の深さを増加するステップと、前記第一のスペーサーと前記第二のスペーサーの間に露出された前記パターン層の部分中に少なくとも一つの第三の開口部をエッチングするステップは、前記パターン層中にトレンチの第一のセットとトレンチの第二のセットを形成するステップを含む、請求項１０記載の方法。
【請求項１６】
前記パターン層中にトレンチの第一のセットとトレンチの第二のセットを形成するステップは、異なる深さを持つ前記トレンチの第一のセットと前記トレンチの第二のセットを形成するステップを含む、請求項１５記載の方法。
【請求項１７】
第一の深さを持つ少なくとも一つの第一のトレンチと、第二の深さを持つ少なくとも一つの第二のトレンチを含む、シリコンもしくは酸化物材料を含むパターン層を含み、
前記少なくとも一つの第一のトレンチと前記少なくとも一つの第二のトレンチは実質的に充填されず、前記第一の深さと前記第二の深さは異なることを特徴とし、
前記少なくとも一つの第一のトレンチもしくは前記少なくとも一つの第二のトレンチによって画定される支柱を覆うスペーサーを含む、
中間半導体デバイス構造。
【請求項１８】
前記少なくとも一つの第一のトレンチは前記少なくとも一つの第二のトレンチよりも深い、請求項１７記載の中間半導体デバイス構造。
【請求項１９】
前記第一の深さはおよそ2000Åからおよそ3500Åの範囲であり、前記第二の深さはおよそ500Åからおよそ1500Åの範囲である、請求項１７記載の中間半導体デバイス構造。
【国際調査報告】
2010510667.tif 000075
2010510667.tif 000076
2010510667.tif 000077