(57)【要約】  ワンタイムまたはマルチタイムプログラマブルメモリデバイス用の、コンピュータプログラム製品を含む方法および装置。半導体が、基板の活性領域と、基板上にわたった薄い酸化物層と、第１および第２のポリシリコン層と、第１および第２の金属層とを含んでもよい。第１のポリシリコン層は、フローティングゲートを有してもよく、活性領域は、フローティングゲートに対してほぼ垂直であってもよく、第２のポリシリコン層は、コントロールゲートを含んでもよい。第１の金属層は、第１のｎ拡散領域に接続されたビット線を含んでもよく、この場合、ビット線は、フローティングゲートに対してほぼ垂直である。第２の金属層は、ワード線およびソース線を含んでもよい。ワード線は、コントロールゲートに接続されてもよく、ソース線は、第２のｎ拡散領域に接続されてもよい。薄いゲート酸化物の厚みは、６５〜７５オングストロームであってもよい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体を製造するための方法であって、
基板の、矩形形状を含む活性領域を形成するステップと、
前記基板上に薄い酸化物層を形成するステップと、
前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第１のポリシリコン層を形成するステップと、
コントロールゲートを備える第２のポリシリコン層を形成するステップと、
前記活性領域の第１のｎ拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第１の金属層を形成するステップと、
前記コントロールゲートに電気的に接続されるワード線と、前記活性領域の第２のｎ拡散領域に電気的に接続されるソース線とを備える第２の金属層を形成するステップと、
を備える方法。
【請求項２】
前記薄いゲート酸化物の厚みが、７５オングストローム未満である、請求項１に記載の方法。
【請求項３】
前記薄いゲート酸化物の厚みが、６５〜７５オングストロームである、請求項１に記載の方法。
【請求項４】
前記薄いゲート酸化物の厚みが、７０オングストロームである、請求項３に記載の方法。
【請求項５】
前記メモリセルが、ワンタイムプログラマブルデバイスである、請求項１に記載の方法。
【請求項６】
前記メモリセルが、マルチタイムプログラマブルデバイスである、請求項１に記載の方法。
【請求項７】
前記マルチタイムプログラマブルデバイスが、５００サイクル未満のプログラムおよび消去サイクル耐久性を有する、請求項６に記載の方法。
【請求項８】
前記第１および第２の拡散領域を包含するディープｎウェルおよびｐウェルを前記基板に形成するステップをさらに備える、請求項１に記載の方法。
【請求項９】
前記第２のポリシリコン層が、２つのコントロールゲートを備え、前記コントロールゲートの各々が、前記フローティングゲートの端部の上方に実質的に位置する、請求項１に記載の方法。
【請求項１０】
前記第１の金属層が、前記ワード線とコントロールゲートとの間にある第１のランディングパッドと、前記ソース線と活性領域との間にある第２のランディングパッドとを有する複数のランディングパッドをさらに備える、請求項１に記載の方法。
【請求項１１】
前記活性領域が、前記基板の上方の第１の視点から見ると、Ｌ字形状を有する、請求項１に記載の方法。
【請求項１２】
前記活性領域が、前記基板の上方の第１の視点から見ると、転置されたＬ字形状を有する、請求項１に記載の方法。
【請求項１３】
前記フローティングゲートが、ダンベル形状を有し、前記ダンベル形状の大きな端部が、前記第２のポリシリコン層のコントロールゲートの下方に位置する、請求項１に記載の方法。
【請求項１４】
矩形形状を含む活性領域と、
基板上における薄い酸化物層と、
前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第１のポリシリコン層と、
コントロールゲートを備える第２のポリシリコン層と、
前記活性領域の第１のｎ拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第１の金属層と、
前記コントロールゲートに電気的に接続されるワード線と、前記活性領域の第２のｎ拡散領域に電気的に接続されるソース線とを備える第２の金属層と、
を備えるメモリデバイス。
【請求項１５】
前記薄いゲート酸化物の厚みが、６５〜７５オングストロームである、請求項１４に記載のメモリデバイス。
【請求項１６】
前記薄いゲート酸化物の厚みが、７０オングストロームである、請求項１４に記載のメモリデバイス。
【請求項１７】
前記活性領域が、転置されたＬ字形状を有する、請求項１４に記載のメモリデバイス。
【請求項１８】
プログラマブルデバイスのメモリセルのプログラミング方法であって、
前記メモリセルのビット線およびワード線にプログラミング電圧を印加するステップと、ソース線にソース電圧を印加するステップとを備え、前記プログラミング電圧が、実質的に、５ボルトであり、前記ソース電圧が、実質的に、０ボルトであり、前記メモリセルが、薄いゲート酸化物および２つのポリシリコン層を有するｎチャネルデバイスであり、第１のポリシリコン層がフローティングゲートを画成し、第２のポリシリコン層が少なくとも１つのコントロールゲートを画成する方法。
【請求項１９】
前記薄いゲート酸化物の厚みが、６５〜７５オングストロームである、請求項１８に記載の方法。
【請求項２０】
隣接するビット線および隣接するワード線に前記ソース電圧を印加し、隣接するソース線に前記プログラミング電圧の実質的に半分を印加することによって、隣接するメモリセルのプログラミングを禁止するステップをさらに備える、請求項１８に記載の方法。
【請求項２１】
前記フローティングゲートが、実質的に矩形状の領域の長手側が前記ワード線と実質的に平行になるように配向された実質的に矩形状の領域であり、
前記メモリセルが、転置された「Ｌ」字状の活性領域をさらに備え、前記活性領域の長手部分が、前記フローティングゲートに対してほぼ垂直であり、
前記ビット線が、第１の金属層の一部であり、
前記ワード線およびソース線が、第２の金属層の一部である、請求項１８に記載の方法。
【請求項２２】
前記プログラミング電圧が、４．５〜６ボルトである、請求項１８に記載の方法。
【請求項２３】
前記プログラミング電圧が５ボルトである、請求項１８に記載の方法。
【請求項２４】
プログラマブルデバイスのメモリセルのプログラミング方法であって、
前記メモリセルが、薄いゲート酸化物および２つのポリシリコン層を有するｎチャネルデバイスであり、前記２つのポリシリコン層の第１の層が、フローティングゲートを画成し、前記２つのポリシリコン層の第２の層が、コントロールゲートを画成する、前記プログラマブルデバイスの前記メモリセルをリセットするためにバイポーラ注入を実行するステップと、
前記メモリセルをプログラムするために、チャネルホットホールプログラミングを実行するステップと、
を備える方法。
【請求項２５】
前記薄いゲート酸化物の厚みが、６５〜７５オングストロームである、請求項２４に記載の方法。
【請求項２６】
バイポーラ注入が、実質的に５ボルトの電圧で実行され、チャネルホットホールプログラミングが、実質的に５ボルトの電圧で実行され、バイポーラ注入が、前記メモリセルのビット線およびソース線に、実質的に５ボルトの電圧を印加するステップを備える、請求項２４に記載の方法。
【発明の詳細な説明】
【関連出願】
【０００１】
[0001]本特許出願は、２００７年２月６日に出願され、「Ｏｎｅ  ｏｒ  Ｍｕｌｔｉｐｌｅ−Ｔｉｍｅｓ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｄｅｖｉｃｅ」という発明の名称の米国特許出願第１１／７０３，９２２号の優先権を主張し、この内容全体は、本明細書に参照により組み込まれる。
【技術分野】
【０００２】
[0002]本開示は、ディジタルコンピュータおよびディジタル回路によるデータ処理に関し、特に、ワンタイムまたはマルチタイムプログラマブルデバイスに関する。
【０００３】
[0003]一般に、異なるタイプのメモリデバイスが、メモリデバイスのプログラミングに関する異なる特性を有してもよい。例えば、メモリデバイスの中には、デバイスが一度しかプログラム可能でない性能を有するもの（例えば、可逆できないプロセスによる構造を融合すことによってプログラムされてもよいメモリデバイス）もあるが、多数回プログラム可能なメモリデバイスもある。
【０００４】
[0004]プログラマブルメモリデバイスのメモリセルをプログラムするために、プログラミング電圧と呼ばれる特定の電圧が、メモリセルのトランジスタのフローティングおよびコントロールゲートに印加されてもよい。プログラミング電圧は、メモリセルによって電荷が保持されてもよいように、メモリデバイスの読み取りコンテンツに使用される電圧より高いこともある。デバイスが多数回プログラム可能であるように使用される厚い酸化物により、高電圧が要求されることもある（例えば、ディジタルミュージックプレイヤーのフラッシュメモリアプリケーションが、多数のプログラム／消去サイクルを要求することもある）。
【発明の概要】
【課題を解決するための手段】
【０００５】
[0005]本明細書に開示される主題は、ワンタイムまたはマルチタイムプログラマブルデバイスに関連する技術を用いた方法、およびメモリデバイスおよびコンピュータプログラム製品を含むその装置を提供する。
【０００６】
[0006]一態様においては、半導体が、基板の活性領域と、基板上にわたった薄い酸化物層と、第１および第２のポリシリコン層と、第１および第２の金属層とを含む。第１のポリシリコン層は、実質的に矩形状の領域であるフローティングゲートを有することができる。活性領域のより長い部分は、フローティングゲートに対してほぼ垂直であるとよい。第２のポリシリコン層は、コントロールゲートを含むとよい。第１の金属層は、活性領域の第１のｎ拡散領域に電気的に接続されたビット線を含むことができ、この場合、ビット線は、フローティングゲートに対してほぼ垂直である。第２の金属層は、ワード線およびソース線を含むとよい。ワード線は、コントロールゲートに電気的に接続されてもよく、ソース線は、活性領域の第２のｎ拡散領域に電気的に接続されてもよい。
【０００７】
[0007]別の相互に関連する態様においては、プログラマブルデバイスのメモリセルが、メモリセルのビット線およびワード線にプログラミング電圧を印加し、ソース線にソース電圧を印加することによってプログラムされ、この場合、プログラミング電圧は、実質的に、５ボルトであり、ソース電圧は、実質的に、０ボルトであり、メモリセルは、薄いゲート酸化物および２つのポリシリコン層を有するｎチャネルデバイスである。第１のポリシリコン層が、フローティングゲートを画成し、第２のポリシリコン層が、少なくとも１つのコントロールゲートを画成する。
【０００８】
[0008]別の相互に関連する態様においては、プログラマブルデバイスのメモリセルが、プログラマブルデバイスのメモリセルをリセットするためにバイポーラ注入を実行し、メモリセルをプログラムするためにチャネルホットホールプログラミングを実行することによってプログラムされる。メモリセルは、薄いゲート酸化物および２つのポリシリコン層を有するｎチャネルデバイスであり、２つのポリシリコン層の第１の層が、フローティングゲートを画成し、２つのポリシリコン層の第２の層が、コントロールゲートを画成する。
【０００９】
[0009]この主題は、例えば、コンピュータプログラム製品（例えば、ソースコードまたはコンパイラコード）、コンピュータ実装方法（例えば、半導体デバイスの製造方法）、メモリデバイス、メモリ制御デバイス、およびシステムとして用いられ得る。
【００１０】
[0010]さまざまな変形例が、以下の特徴の１つ以上を含んでもよい。
【００１１】
[0011]半導体が、メモリデバイスのメモリセルであってもよい。半導体は、さまざまな層を形成することによって製造されてもよい。例えば、ポリシリコン層は、ポリシリコンを堆積し、特徴部をエッチングすることによって形成されてもよい。薄いゲート酸化物の厚みは、７５オングストロームより薄くてもよい。薄いゲート酸化物の厚みは、６５〜７５オングストロームであってもよく、例えば、７０オングストロームであってもよい。
【００１２】
[0012]メモリセルは、ワンタイムまたはマルチタイムプログラマブルデバイスであってもよい。マルチタイムプログラマブルデバイスが、５００サイクル未満のプログラムおよび消去サイクル耐久性を有してもよい。
【００１３】
[0013]メモリセルは、基板にディープｎウェルおよびｐウェルをさらに含んでもよい。ディープｎウェルおよびｐウェルは、第１および第２の拡散領域を包含してもよい。
【００１４】
[0014]第２のポリシリコン層は、２つのコントロールゲートを含んでもよく、これらの各々は、フローティングゲートの端部の上方に実質的に位置する。
【００１５】
[0015]第１の金属層は、ワード線とコントロールゲートとの間にある第１のランディングパッドと、ソース線と活性領域との間にある第２のランディングパッドとを有するランディングパッドをさらに含んでもよい。
【００１６】
[0016]活性領域は、基板の上方の第１の視点から見ると、転置されたＬ字形状を有してもよい。フローティングゲートは、ダンベル形状を有してもよく、この形状の大きな端部が、第２のポリシリコン層のコントロールゲートの下方の位置にある。
【００１７】
[0017]バイポーラ注入は、実質的に５ボルトの電圧で実行されてもよく、チャネルホットホールプログラミングは、実質的に５ボルトの電圧で実行されてもよい。バイポーラ注入は、メモリセルのビット線およびソース線に実質的に５ボルトの電圧を印加することを含んでもよい。
【００１８】
[0018]隣接するビット線および隣接するワード線にソース電圧を印加し、隣接するソース線にプログラミング電圧の実質的に半分を印加することによって、隣接するメモリセルのプログラミングが禁止されてもよい。
【００１９】
[0019]プログラミング電圧は、４．５〜６ボルトであってもよい（例えば、５ボルトであってもよい）。
【００２０】
[0020]本明細書に記載する主題は、以下の利点の１つ以上を実現するために実現され得る。ワンタイムまたはマルチタイムプログラマブルデバイスに対して、薄いゲート酸化物が使用されてもよいため、より厚いゲート酸化物に伴う余分なコストをかけずに、ＥＰＲＯＭのような機能が達成されてもよい。メモリセルをプログラミングまたはリセットするための電圧（例えば、メモリデバイスを消去する一環として）が、実質的に５ボルトであってもよく、この電圧は、メモリセルをプログラムまたはリセットするための他の技術に要求される７ボルトより著しく低いものであってもよい。このようなデバイスは、５ボルト以下の電圧でプログラムされてもよいため、製造中、オンチップトランジスタに対して維持する高電圧を発生する必要性が低下するか、またはその必要性がなくなることで、製造コストの低下につながり得る（例えば、５ボルト以下のプログラミング電圧を可能にする薄いゲート酸化物は、より厚いゲート酸化物よりも製造費を抑えられ得るため）。ｐチャネルデバイスの製造に関連するコスト（例えば、ｐチャネル技術のライセンス供与）を低下してもよいｎチャネルデバイスが使用されてもよい。フローティングゲートとのドレイン結合が弱いため、ホットエレクトロン注入に好ましいこともあるホットホール注入が使用されてもよい。
【００２１】
[0021]１つ以上の実施形態の詳細を、添付の図面および以下の記載において説明する。さらなる特徴、態様、および利点は、以下の記載、図面、および特許請求の範囲から明らかになろう。
【００２２】
[0028]さまざまな図面における同様の参照番号および表示は、同様の要素を示す。
【図面の簡単な説明】
【００２３】
【図１】メモリデバイスのメモリセルのトップダウン図である。
【図２Ａ】メモリデバイスのメモリセルの断面を示すブロック図である。
【図２Ｂ】メモリデバイスのメモリセルの断面を示すブロック図である。
【図２Ｃ】メモリデバイスのメモリセルの断面を示すブロック図である。
【図２Ｄ】メモリデバイスのメモリセルの断面を示すブロック図である。
【図３】ｎチャネルフローティングゲートメモリセルのアレイの図である。
【図４Ａ】図４Ｂの表に従ったメモリデバイスのプログラミングプロセスを示すフローチャートである。
【図４Ｂ】チャネルホットエレクトロンプログラミングの表を示す。
【図５Ａ】図５Ｂに示すバイポーラ注入プロセスおよび図５Ｃのチャネルホットホールプログラミングの表に従った、メモリデバイスのリセットおよびプログラミングプロセスを示すフローチャートである。
【図５Ｂ】バイポーラ注入プロセスを示す。
【図５Ｃ】チャネルホットホールプログラミングの表を示す。
【図６Ａ】メモリセルのバイポーラ注入の結果を示すグラフである。
【図６Ｂ】メモリセルのバイポーラ注入の結果を示すグラフである。
【発明を実施するための形態】
【００２４】
[0029]図１は、メモリデバイスのメモリセル１００のトップダウン図を示す図である。メモリセル１００は、ワンタイムまたはマルチタイムプログラマブルメモリデバイスにおいて使用され、１ビットの情報を格納してもよい。例えば、ワンタイムプログラマブルの場合、メモリセル１００は、ワンタイムプログラマブルＥＰＲＯＭ（消去プログラム可能読み出し専用メモリ）機能を提供してもよい。あるいは、マルチタイムプログラマブルの場合、メモリセル１００は、多数のプログラム／消去サイクルを可能にするＥＰＲＯＭ機能を提供してもよい。マルチタイムプログラマブルの場合、メモリセル１００は、数十または数百のプログラム／消去サイクルを可能にする特性を有してもよい。いくつかの実施形態において、デバイス特性は、数百のプログラム／消去サイクルより高くなることを防止してもよい（例えば、数千のプログラム／消去サイクルにより、不安定または低信頼性のメモリデバイスになることもある）。
【００２５】
[0030]一般に、メモリセル１００は、ビット線１０２と、ワード線１０４と、ソース線１０６とを含む。ビット線１０２、ワード線１０４、およびソース線１０６により、メモリセル１００のプログラミングおよび読み出しが可能となる。例えば、メモリセル１００は、ビット線１０２およびワード線１０４にプログラミング電圧を印加し、ソース線１０６にソース電圧を印加することによって、チャネルホットエレクトロンプログラミングを用いてプログラムされてもよい（以下、図４Ａおよび図４Ｂを参照しながら、さらに詳細に記載する）。別の例として、メモリセルは、プログラミング電圧より低いビット線１０２およびワード線１０４に電圧を印加することによって読み出されてもよい。
【００２６】
[0031]ビット線１０２、ワード線１０４、およびソース線１０６の他にも、メモリセル１００は、コントロールゲート１２２と、フローティングゲート１０８と、活性領域１１０と、ビット線コンタクト１１２と、ソース線コンタクト１１４と、ワード線ビア／コンタクト１１６とを含む。
【００２７】
[0032]メモリセル１００は、基板の上方に載置された４つの金属またはポリシリコン層を含む。４つの層は、第１のポリシリコン層と、第２のポリシリコン層と、第１の金属層と、第２の金属層とを含む。異なる層は、メモリセル１００の特徴部を画成するために使用される。例えば、第１のポリシリコン層は、一般に、ダンベルのような形状であり、ビット線１０２に対してほぼ垂直に配向されたフローティングゲート１０８を画成するために使用される。別の例として、第２のポリシリコン層は、コントロールゲート１２２を画成するために使用される。別の例として、第１の金属層は、ビット線１０２およびランディングパッド１２０、１８８を画成してもよい。別の例として、第２の金属層は、ワード線１０４およびソース線１０６を画成してもよい。
【００２８】
[0033]酸化物層（例えば、ＳｉＯ２）が、層の各々の間および層と基板との間に載置される。例えば、トンネル酸化物領域を画成する酸化物層が、フローティングゲート１０８と基板（図示せず）との間に存在する。トンネル酸化物層は、１００オングストローム未満の薄い酸化物層であってもよく、６５および７５オングストローム（例えば、７０オングストローム）程度に薄いものであってもよい。薄いゲート酸化物などの薄い酸化物により、より簡単な製造方法が実現され、メモリセルの製造コストが削減されることになり得る。
【００２９】
[0034]コントロールゲート１２２は、ワード線ビア／コンタクト１１６（例えば、ワード線１０４とランディングパッド１２０との間のビア、ランディングパッド１２０とコントロールゲート１２２との間のコンタクトなど）を通って、ワード線１０４およびランディングパッド１２０に接続される。活性領域１１０は、基板にパターン化され、ビット線１０２およびソース線１０６に接続された拡散領域を有する。例えば、ビット線コンタクト１１２は、ビット線１０２と、活性領域１１０の拡散領域とを接続する。別の例として、ソース線コンタクト１１４は、ビアを通ってランディングパッド１８８に接続されてもよく、ランディングパッド１８８は、活性領域１１０の拡散領域とのコンタクトと接続されてもよい。
【００３０】
[0035]図示していないが、メモリセル１００は、メモリデバイスにメモリセルのアレイを提供するために、多数回複製されてもよい。例えば、メモリセルの特徴部は、メモリセルのアレイを生成するために、ビット線１０２およびワード線１０４にわたって複製されてもよい。
【００３１】
[0036]図２Ａ〜図２Ｄは、メモリデバイスのメモリセルの断面を示すブロック図である。これらの断面図はすべて、同じメモリセルのものであり、このメモリセルは、図１のメモリセル１００である。概略的に述べるならば、この断面図は、基板の上方に４つの金属層またはポリシリコン層を含み、第１のポリシリコン層と、第２のポリシリコン層と、第１の金属層と、第２の金属層とを含む。いくつかの断面において、基板はまた、分離トレンチまたは拡散領域などの特徴を含んでもよい。これらの層の各々の間に、酸化物層が存在してもよい。
【００３２】
[0037]図２Ａの図は、ワード線２０４に沿ったメモリセルの第１の断面２８０を示す。例えば、断面２８０は、図１のワード線１０４に沿った断面図である。概略的には、第１のポリシリコン層は、図１のフローティングゲート１０８に相当するものであるフローティングゲート２０８を含む。第２のポリシリコン層は、図１のコントロールゲート１２２に相当するものであるコントロールゲート２２２を含む。第１の金属層は、ランディングパッド２２０（ワード線２０４とコントロールゲート２２２との間）と、図１のビット線１０２に相当するものであるビット線２０２とを含む。第１および第２の金属層のいくつかの間に、ワード線２０４とランディングパッド２２０との間に電気的接続を与えるビア２１６がある。ランディングパッド２２０とコントロールゲート２２２との間には、これらの層の間に電気的接続を与えるコンタクト２１８がある。基板は、基板において電荷を分離するように作用するシャロートレンチ分離特徴部分２２４と、図１の転置されたＬ字状の活性領域特徴１１０に相当するものである活性領域２１０とを含む。
【００３３】
[0038]図２Ｂの図は、ソース線２０６に沿ったメモリセルの第２の断面２８２を示す。ソース線２０６は、図１のメモリセル１００のソース線１０６である。ソース線の下方には、ランディングパッド２８８、基板２４６のｎ拡散領域２４２（例えば、図２Ａの活性領域２１０の拡散領域）、ビア２１４、およびコンタクト２３０がある。ソース線２０６は、ビア２１４を通って第１の金属層のランディングパッド２８８に電気的に接続され、ランディングパッド２８８は、コンタクト２３０によって基板２４６の拡散領域２４２に電気的に接続される。
【００３４】
[0039]図２Ｃの図は、メモリセルのビット線２０２とｎ拡散領域２４４との間のコンタクトでのメモリセルの第３の断面２８４を示す。ビット線２０２は、コンタクト２１２によって基板２４６の拡散領域２４４に電気的に接続される。
【００３５】
[0040]図２Ｄの図は、ビット線２０２に沿ったメモリセルの第４の断面２８６を示す。例えば、この断面は、ビット線１０２に沿った図１のメモリセル１００の断面である。断面２８６は、図１のメモリセル１００などのメモリセルのチャネルホットエレクトロンプログラミング中の電子の流れを示す。
【００３６】
[0041]断面２８６は、ビット線２０２の上方のソース線２０６（電気的に接続されていないが、ソース線は、図示していない第１の金属層の一部分に電気的に接続される）、ビット線２０２の上方のワード線２０４と、フローティングゲート２０８の上方のビット線２０２と、基板２４６のｎ拡散領域２４２、２４４とを含む。図２Ｂ〜図２Ｃに示すように、ｎ拡散領域２４２、２４４は、ソース線およびビット線２０６、２０２に電気的に接続される。２つのｎ拡散領域２４２、２４４を有する断面２８６は、図２Ａ〜図２Ｄのメモリセルによるｎチャネルトランジスタの形成の様子を示す。
【００３７】
[0042]チャネルホットエレクトロンプログラミングのプログラミング条件は、実質的に５ボルトのプログラミング電圧をビット線２０２とワード線２０４の両方に印加し、実質的に０ボルトのソース電圧をソース線２０６に印加することを含む。これらの電圧が印加されると、拡散領域２４２、２４４間に電子チャネル２５０が生成され、コントロールゲート２８８（ビット線の片側にあるため、断面２８６には図示せず）は、フローティングゲート２０８に対して電圧差を有し、電子トンネル効果が、フローティングゲート２０８が電子を保持するように、トンネル酸化物層２４８全体にわたって生じる（例えば、チャネル２５０からの電子が、薄い酸化物層２４８を横切り、フローティングゲート２０８に留まることもある）。同様に、以下にさらに詳細に記述するように、フローティングゲート２０８をプログラムするために、チャネルホットホールプログラミングが使用されてもよい。
【００３８】
[0043]図３は、ｎチャネルフローティングゲートメモリセルのアレイの図である。同図は、互いに対してメモリセルＡ、Ｂ、Ｃ、Ｄ、ビット線１および２（ＢＬ１、ＢＬ２）、ワード線１および２（ＷＬ１、ＷＬ２）、およびソース線１および２（Ｖｓｓ１、Ｖｓｓ２）のレイアウトを示す。同図は、図４Ａ〜図４Ｂおよび図５Ａ〜図５Ｂを参照しながら、メモリセルＢ、Ｃ、およびＤのプログラミング禁止として呼ばれることもある、隣接するメモリセルＢ、Ｃ、Ｄのコンテンツを干渉することなく（例えば、これらのメモリセルにより保持された電荷または電荷不足）、メモリセルＡのプログラミングを説明するために使用される。メモリセルＢ、Ｃ、またはＤが、メモリセルＡのプログラミングに合わせてプログラミングされることが意図されれば、メモリセルＡのプログラミングの原則に従って、異なるプログラミング条件が使用されてもよい。
【００３９】
[0044]図４Ａは、図４Ｂの表に従ってメモリデバイスをプログラミングするプロセスを示すフローチャートである。一般に、このフローチャートは、図１のメモリセル１００であってもよいメモリセルのチャネルホットエレクトロンプログラミングに関するものである。メモリセルをチャネルホットエレクトロンプログラミングするために、実質的に５ボルトのプログラミング電圧が、メモリセルのビット線およびワード線に印加され、実質的に０ボルトのソース電圧が、メモリセルのソース線に印加される（４１０）。電圧が印加されなくなると（４２０）、メモリセルのフローティングゲートに電子が格納される。
【００４０】
[0045]例えば、図４Ｂの表に従って図３のメモリセルＡをプログラムするために、ビット線１およびワード線１には、ソース線１にソース電圧が印加されている間にプログラミング電圧が印加されてもよい。隣接するメモリセルＢ、Ｃ、およびＤのコンテンツへの影響を避けるために、ワード線２、ビット線２、およびソース線２に異なる電圧が印加されてもよい。例えば、メモリセルＢのプログラミングを禁止するために、メモリセルのビット線（図３のビット線２）には、実質的に０ボルトのソース電圧が印加されてもよい。別の例として、メモリセルＣのプログラミングを禁止するために、メモリセルＣのワード線（図３のワード線２）には、実質的に０ボルトのソース電圧が印加されてもよく、メモリセルＣのソース線には、プログラミング電圧の半分（例えば、実質的に２．５ボルト）が印加されてもよい。別の例として、メモリセルＤのプログラミングを禁止するために、メモリセルＤのソース線には、プログラミング電圧の半分（例えば、実質的に２．５ボルト）が印加されてもよく、メモリセルＤのビット線（図３のビット線２）には、実質的に０ボルトのソース電圧が印加されてもよい。一般に、隣接するメモリセルのフローティングゲートおよびビット線の電圧差が、プログラミング電圧より小さくなるように電圧が印加されることもあるため、隣接するメモリセルのプログラミングが発生しないこともある。
【００４１】
[0046]図１のメモリセル１００または図２Ａ〜図２Ｄのメモリセルが、薄いゲート酸化物を有することもあるため、実質的に５ボルトの低プログラミング電圧で、図４Ｂのプログラミング条件に従って、および図４Ａのプロセスに従って、メモリセルがプログラミングされてもよい。
【００４２】
[0047]図５Ａは、図５Ｂに示すバイポーラ注入プロセスおよび図５Ｃのチャネルホットホールプログラミングの表に従って、メモリデバイスをリセットおよびプログラムするプロセスを示すフローチャートである。一般に、図５Ａのプロセスは、メモリセルを消去するためにバイポーラ注入を実行するステップ（５１０）およびメモリセルをプログラムするためのチャネルホットホールプログラミングを実行するステップ（５２０）を含む。このプロセスは、メモリデバイスのメモリセルのアレイをプログラムするために使用されてもよい。例えば、メモリセルのアレイが、バイポーラ注入を用いて消去またはリセットされてもよく、選択されたメモリセルが、チャネルホットホールプログラミングを用いてプログラムされてもよい。消去およびプログラムされた１つ以上のメモリセルは、図１のメモリセル１００または図２Ａ〜図２Ｄのメモリセルであってもよい。メモリセルの消去およびプログラミングステップが、マルチタイムプログラマブルデバイスを達成するために、図５Ａのプロセスに従って多数回実行されてもよい。
【００４３】
[0048]図５Ｂは、バイポーラ注入がメモリセル５００にどのように起こるかを示す。メモリセル５００は、図１のメモリセル１００または図２Ａ〜図２Ｄのメモリセルであってもよい。例えば、ソース領域５０４が、図２Ｄのｎ拡散ウェル２４２に相当するものであってもよい。バイポーラ注入を強調するために、メモリセル５００の構造は、図５Ｂにあまり詳細には示していない。
【００４４】
[0049]バイポーラ注入は、電子をチャネル領域５５０に引き寄せ、フローティングゲートに注入し、高いしきい値電圧状態を生じさせるために、メモリセルのドレイン５０２およびソース５０４の両方に電圧を印加するステップを含む。ドレイン５０２およびソース５０４が、基板５０８のｐ拡散ウェル５０６および周囲のディープｎ拡散ウェル５１２より実質的に高い電圧を有することもあるため、ディープｎ拡散ウェル５１２からの電子５１４が、ｐ拡散ウェル５０６内に入ることもあり、ｐ拡散ウェルの電子５１６が、チャネル領域５５０に引き寄せられ、フローティングゲート内に注入されることもある（例えば、正のコントロールゲート電圧、４ボルトまたは５ボルト、フローティングゲート内への注入を引き起こすためのソースおよびドレインの電圧を少なくとも同等の電圧で）。これにより、フローティングゲートの電圧が、論理ハイに切り換わることがあり、この状態は、メモリセルのアレイのリセット状態に相当するものであり得る。ＮＰＮバイポーラトランジスタになる高電圧でバイアス付与されるソース５０２およびドレイン５０６に関連して、固有ｐウェル・ｎウェルダイオードがｐ拡散ウェル５０６およびｎ拡散ウェル５１２にわたってメモリセル５００に存在するため、このプロセスはバイポーラ注入と呼ばれることもある。
【００４５】
[0050]例えば、ワード線１０４（例えば、トランジスタのコントロールゲート）に正の電圧が印加されている間、実質的に５ボルトの電圧が、例えば、図１のビット線１０２（例えば、ドレイン）およびソース線１０６に印加されてもよい。図１のメモリセル１００が、包含されたｐ拡散ウェル（例えば、図５のｎ拡散ウェル５１２およびｐ拡散ウェル５０６に類似）のより低い電圧を有するディープｎ拡散ウェルを有するならば、ディープｎ拡散ウェルからｐ拡散ウェルおよび図１のメモリセル１００のチャネル領域に電子が引き寄せられることもある。さらに、図１のメモリセル１００のフローティングゲート１０８内に、電子が注入されてもよい。このようにして、メモリセル１００は、リセット条件に相当するものであってもよい論理ハイ状態に到達することもある。また、バイポーラ注入は、リセット条件またはメモリデバイスを生成するために、多数のメモリセルにわたって適用されてもよい。
【００４６】
[0051]図５Ａのプロセスに従ってメモリセルをプログラムするために、チャネルホットホールプログラミングが実行されてもよい。図５Ｃの表は、図３のレイアウトに従って、メモリセルＡをプログラムし、隣接するメモリセルＢ、Ｃ、およびＤのプログラミングを禁止するためのチャネルホットホールプログラミング条件を示す。
【００４７】
[0052]例えば、メモリセルＡは、ビット線（ビット線１）に印加された実質的に５ボルトのプログラミング電圧を有してもよく、実質的に０ボルトのソース電圧が、メモリセルＡのワード線およびソース線（ワード線１、Ｖｓｓ１）に印加されてもよい。これにより、メモリセルＡのフローティングゲートにホットホールが注入され得る。別の例として、メモリセルＢ、つまり共有ワード線を有する隣接するメモリセルのプログラミングを禁止するために、メモリセルＢには、メモリセルＢのワード線、ソース線、およびビット線（ワード線１、Ｖｓｓ１、ビット線２）に、実質的に０ボルトのソース電圧が印加されてもよい。別の例として、メモリセルＣ、つまり共有するビット線を有する隣接するメモリセルのプログラミングを禁止するために、メモリセルＣには、メモリセルＣのソース線（ソース線２）に実質的に０ボルトのソース電圧が印加されてもよく、実質的に５ボルトのプログラミング電圧が、メモリセルＣのビット線およびワード線（ビット線１、ワード線２）に印加されてもよい。別の例として、メモリセルＤ、禁止されている他の隣接するセルと共有する線を有する隣接するメモリセルのプログラミングを禁止するために、メモリセルＤには、メモリセルＤのソース線およびビット線（ソース線２、ビット線２）に実質的に０ボルトのソース電圧が印加されてもよく、実質的に５ボルトのプログラミング電圧が、メモリセルＤのワード線（ワード線２）に印加されてもよい。
【００４８】
[0053]図６Ａ〜図６Ｂは、メモリセルのバイポーラ注入の結果を示すグラフである。メモリセルは、他の図を参照しながら上述したメモリセルの任意のものであってもよい。一般に、メモリセルは、図５に示すように、ｐ拡散ウェルの周りにディープｎ拡散ウェルを有し、図５のメモリセルおよび基板と同様の電圧バイアス条件を有する。特に、図６Ａは、プログラミング時間と読み出し電流との関数を示す。グラフにある各線は、メモリセルが、実質的に５ボルトのドレインおよびソース電圧（および、場合によっては、約５ボルトの正ゲート電圧）を受けた異なる時間量に相当する。例えば、第１の線６１０は、実質的に５ボルトのドレインおよびソース電圧を受けていないメモリセルに相当する。別の例として、第２の線６２０は、実質的に１秒間、実質的に５ボルトのドレインおよびソース電圧を受けたメモリセルに相当する。０．５ボルトでの第１の線６１０の５０マイクロアンペアのドレイン電流と比較すると、０．５ボルトでの第２の線６２０のドレイン電流は１マイクロアンペアであるように、第２の線６２０は、第１の線６１０と対照的に、実質的に０．５ボルトの読み出し電圧で、より低いドレイン電流を有する。メモリセルが、より長い時間、例えば、第５の線６５０の場合は１０秒間、実質的に５ボルトのドレインおよびソース電圧を受けると、電流は、０．５ボルトの読み出し電圧の場合、約１０ナノアンペアまで下がる。電流が降下することで、メモリセルは、チャネルホットホールプログラミングに適したワンタイムプログラマブルメモリになる。プログラミング後、マルチタイムプログラマブルデバイスを提供するために、バイポーラ注入が再度実行されてもよい。
【００４９】
[0054]図６Ｂに、図５に記載したｐウェル・ｎウェルダイオードに順バイアスをかけるためのバイポーラ電流を示す。９９３平方マイクロメートルのｐウェルダイオード面積の場合のダイオード電流とダイオード電圧との関数が示されている。ダイオード電圧が、１．５Ｖ（例えば、図５のダイオード条件に相当）に達すると、１平方マイクロメートルのダイオード面積に対して、実質的に３マイクロアンペアが消費される。
【００５０】
[0055]本明細書に記載する主題は、本明細書に開示された構造手段およびその構造手段の構造等価物を含むディジタル電子回路、コンピュータソフトウェア、ファームウェア、またはハードウェアで実現され、またはそれらの組み合わせで実現され得る。本明細書に記載する主題は、１つ以上のコンピュータプログラム製品として実装されることができ、すなわち、データ処理装置、例えば、プログラマブルプロセッサ、コンピュータ、複数のコンピュータなどによって、またはそれらの動作を制御するように実行するために、情報キャリア、例えば、機械読み取り可能なストレージデバイスまたは伝播信号で明確に具現化される１つ以上のコンピュータプログラムとして実現され得る。コンピュータプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、またはコードとしても知られる）が、コンパイラ型言語またはインタープリタ型言語を含む任意の形態のプログラミング言語で書かれ、独立型プログラムまたはモジュール、コンポーネント、サブルーチン、またはコンピューティング環境での使用に適した他のユニットを含む任意の形態で配置され得る。コンピュータプログラムは、必ずしもファイルに対応しない。プログラムは、他のプログラムまたはデータを保持するファイルの一部分、該当するプログラム専用の単一ファイル、または複数の調整されたファイル（例えば、１つ以上のモジュール、サブプログラム、またはコードの部分を格納するファイル）に格納され得る。コンピュータプログラムが、１つの場所で１つのコンピュータまたは複数のコンピュータで実行されるように配置されることができ、または複数のサイトに分布され、通信ネットワークによって相互接続され得る。
【００５１】
[0056]本明細書に記載する主題の方法ステップを含む、本明細書に記載するプロセスおよび論理フローは、入力データで動作して出力を発生することによって、本明細書に記載する主題の機能を実行するように、１つ以上のコンピュータプログラムを実行する１つ以上のプログラマブルプロセッサによって実行され得る。プロセスおよび論理フローはまた、特殊用途論理回路、例えば、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＡＳＩＣ（特定用途向け集積回路）によって実行され、本明細書に記載する主題の装置は、特殊用途論理回路として実現され得る。例えば、図１のメモリセル１００は、ハードウェアまたはドライバプログラムのソフトウェアルーチンに実装されるメモリ制御論理デバイスによってプログラムされ読み出されてもよい。
【００５２】
[0057]コンピュータプログラムの実行に適したプロセッサは、一例として、汎用マイクロプロセッサと特殊用途マイクロプロセッサの両方、および任意の種類のディジタルコンピュータの任意の１つ以上のプロセッサを含む。一般に、プロセッサは、読み出し専用メモリまたはランダムアクセスメモリ、またはそれらの両方から命令およびデータを受信する。コンピュータの必須要素は、命令を実行するためのプロセッサ、および命令およびデータを格納するための１つ以上のメモリデバイスである。一般に、コンピュータはまた、データを格納するための１つ以上のマスストレージデバイス、例えば、磁気、光磁気ディスク、または光ディスクを含み、またはこれらのマスストレージでバイスとの間で、データの受信、データの転送、またはそれらの両方を行うように作動可能に結合される。コンピュータプログラム命令およびデータを具現化するのに適した情報キャリアは、一例として、例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュメモリデバイスなどの半導体メモリデバイス、例えば、内蔵ハードディスクまたはリムーバブルディスクなどの磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭおよびＤＶＤ−ＲＯＭディスクを含むあらゆる形態の不揮発性メモリを含む。プロセッサおよびメモリは、特殊用途論理回路によって補足され、または特殊用途論理回路に組み込まれ得る。
【００５３】
[0058]図１、図２Ａ〜図２Ｄ、または図５のメモリセルを発生するために、一般的な製造（例えば、リソグラフィおよびエッチ）プロセスが使用されてもよい。例えば、活性領域２１０は、（例えば、シャロートレンチ分離特徴をエッチングすることによって）画成されてもよい。次に、基板２４６上に、第１および第２のポリシリコン層が堆積されてもよい（例えば、フローティングゲート２０８およびコントロールゲート２２２を画成するための層が、例えば、エッチングによって、堆積された後、画成されてもよい）。次に、拡散領域２４２、２４４が（例えば、マスキング／イオン注入によって）ドープされてもよい。さらに、次に、第１および第２の金属層が堆積されてもよい（例えば、ビット線２０２およびソース線２０６は、物理気相堆積およびエッチングによって画成されてもよい）。ディープｎウェルおよびｐウェルが、拡散領域２４２、２４４を包含するように基板２４６に含まれるならば（例えば、バイポーラ注入に対して）、これらのウェルは、活性領域２１０を画成する前に形成されてもよい（例えば、イオン注入または拡散によって）。
【００５４】
[0059]本明細書に記載する主題は、特定の実施形態の観点から記載してきたが、他の実施形態が実施可能であり、以下の特許請求の範囲内である。例えば、動作が異なっても、所望の結果を達成し得る。ある実施形態において、マルチタスキングおよびパラレル処理が好ましい場合もある。他の実施形態は、以下の特許請求の範囲内である。
【図１】
2010518628.tif 000003
【図２Ａ】
2010518628.tif 000004
【図２Ｂ】
2010518628.tif 000005
【図２Ｃ】
2010518628.tif 000006
【図２Ｄ】
2010518628.tif 000007
【図３】
2010518628.tif 000008
【図４Ａ】
2010518628.tif 000009
【図４Ｂ】
2010518628.tif 000010
【図５Ａ】
2010518628.tif 000011
【図５Ｂ】
2010518628.tif 000012
【図５Ｃ】
2010518628.tif 000013
【図６Ａ】
2010518628.tif 000014
【図６Ｂ】
2010518628.tif 000015
【手続補正書】
【提出日】平成20年12月8日(2008.12.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体を製造するための方法であって、
基板の、矩形形状を含む活性領域を形成するステップと、
前記基板上に薄い酸化物層を形成するステップと、
前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第１のポリシリコン層を形成するステップと、
コントロールゲートを備える第２のポリシリコン層を形成するステップと、
前記活性領域の第１のｎ拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第１の金属層を形成するステップと、
前記コントロールゲートに電気的に接続されるワード線と、前記活性領域の第２のｎ拡散領域に電気的に接続されるソース線とを備える第２の金属層を形成するステップと、
を備える方法。
【請求項２】
前記薄いゲート酸化物の厚みが、７５オングストローム未満である、請求項１に記載の方法。
【請求項３】
前記薄いゲート酸化物の厚みが、６５〜７５オングストロームである、請求項１に記載の方法。
【請求項４】
前記薄いゲート酸化物の厚みが、７０オングストロームである、請求項３に記載の方法。
【請求項５】
前記メモリセルが、ワンタイムプログラマブルデバイスである、請求項１に記載の方法。
【請求項６】
前記メモリセルが、マルチタイムプログラマブルデバイスである、請求項１に記載の方法。
【請求項７】
前記マルチタイムプログラマブルデバイスが、５００サイクル未満のプログラムおよび消去サイクル耐久性を有する、請求項６に記載の方法。
【請求項８】
前記第１および第２の拡散領域を包含するディープｎウェルおよびｐウェルを前記基板に形成するステップをさらに備える、請求項１に記載の方法。
【請求項９】
前記第２のポリシリコン層が、２つのコントロールゲートを備え、前記コントロールゲートの各々が、前記フローティングゲートの端部の上方に実質的に位置する、請求項１に記載の方法。
【請求項１０】
前記第１の金属層が、前記ワード線とコントロールゲートとの間にある第１のランディングパッドと、前記ソース線と活性領域との間にある第２のランディングパッドとを有する複数のランディングパッドをさらに備える、請求項１に記載の方法。
【請求項１１】
前記活性領域が、前記基板の上方の第１の視点から見ると、Ｌ字形状を有する、請求項１に記載の方法。
【請求項１２】
前記活性領域が、前記基板の上方の第１の視点から見ると、転置されたＬ字形状を有する、請求項１に記載の方法。
【請求項１３】
前記フローティングゲートが、ダンベル形状を有し、前記ダンベル形状の大きな端部が、前記第２のポリシリコン層のコントロールゲートの下方に位置する、請求項１に記載の方法。
【請求項１４】
矩形形状を含む活性領域と、
基板上における薄い酸化物層と、
前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第１のポリシリコン層と、
コントロールゲートを備える第２のポリシリコン層と、
前記活性領域の第１のｎ拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第１の金属層と、
前記コントロールゲートに電気的に接続されるワード線と、前記活性領域の第２のｎ拡散領域に電気的に接続されるソース線とを備える第２の金属層と、
を備えるメモリデバイス。
【請求項１５】
前記薄いゲート酸化物の厚みが、６５〜７５オングストロームである、請求項１４に記載のメモリデバイス。
【請求項１６】
前記薄いゲート酸化物の厚みが、７０オングストロームである、請求項１４に記載のメモリデバイス。
【請求項１７】
前記活性領域が、転置されたＬ字形状を有する、請求項１４に記載のメモリデバイス。
【請求項１８】
プログラマブルデバイスのメモリセルのプログラミング方法であって、
前記メモリセルのビット線およびワード線にプログラミング電圧を印加するステップと、ソース線にソース電圧を印加するステップとを備え、前記プログラミング電圧が、実質的に、５ボルトであり、前記ソース電圧が、実質的に、０ボルトであり、前記メモリセルが、薄いゲート酸化物および２つのポリシリコン層を有するｎチャネルデバイスであり、第１のポリシリコン層がフローティングゲートを画成し、第２のポリシリコン層が少なくとも１つのコントロールゲートを画成する方法。
【請求項１９】
前記薄いゲート酸化物の厚みが、６５〜７５オングストロームである、請求項１８に記載の方法。
【請求項２０】
隣接するビット線および隣接するワード線に前記ソース電圧を印加し、隣接するソース線に前記プログラミング電圧の実質的に半分を印加することによって、隣接するメモリセルのプログラミングを禁止するステップをさらに備える、請求項１８に記載の方法。
【請求項２１】
前記フローティングゲートが、実質的に矩形状の領域の長手側が前記ワード線と実質的に平行になるように配向された実質的に矩形状の領域であり、
前記メモリセルが、転置された「Ｌ」字状の活性領域をさらに備え、前記活性領域の長手部分が、前記フローティングゲートに対してほぼ垂直であり、
前記ビット線が、第１の金属層の一部であり、
前記ワード線およびソース線が、第２の金属層の一部である、請求項１８に記載の方法。
【請求項２２】
前記プログラミング電圧が、４．５〜６ボルトである、請求項１８に記載の方法。
【請求項２３】
前記プログラミング電圧が５ボルトである、請求項１８に記載の方法。
【請求項２４】
プログラマブルデバイスのメモリセルのプログラミング方法であって、
前記メモリセルが、薄いゲート酸化物および２つのポリシリコン層を有するｎチャネルデバイスであり、前記２つのポリシリコン層の第１の層が、フローティングゲートを画成し、前記２つのポリシリコン層の第２の層が、コントロールゲートを画成する、前記プログラマブルデバイスの前記メモリセルをリセットするためにバイポーラ注入を実行するステップと、
前記メモリセルをプログラムするために、チャネルホットホールプログラミングを実行するステップと、
を備える方法。
【請求項２５】
前記薄いゲート酸化物の厚みが、６５〜７５オングストロームである、請求項２４に記載の方法。
【請求項２６】
バイポーラ注入が、実質的に５ボルトの電圧で実行され、チャネルホットホールプログラミングが、実質的に５ボルトの電圧で実行され、バイポーラ注入が、前記メモリセルのビット線およびソース線に、実質的に５ボルトの電圧を印加するステップを備える、請求項２４に記載の方法。
【請求項２７】
マルチタイムプログラミングデバイスを製造するための方法であって、
基板の、矩形形状を含む活性領域で、第２の部分に対してほぼ直角に延びる第１の部分を有している前記活性領域を形成するとともに、前記基板の電荷を分離するために少なくとも１つのシャロートレンチ分離部分を形成するステップと、
前記基板上に第１の薄い酸化物層を形成するステップと、
前記活性領域の前記長手部分に対してほぼ垂直でほぼ矩形状領域であるフローティングゲートを備える第１のポリシリコン層を、前記薄い酸化物層上に形成するステップと、
前記第１のポリシリコン層上に第２の薄い酸化物層を形成するステップと、
２つのコントロールゲートを備える第２のポリシリコン層を形成するステップと、
前記第２のポリシリコン層上に第３の薄い酸化物層を形成するステップと、
前記活性領域の前記第１の部分における第１のｎ拡散領域に電気的に接続されるビット線で、前記フローティングゲートに対してほぼ垂直である前記ビット線を備える第１の金属層を形成するステップと、
前記第１の金属層上に第４の薄い酸化物層を形成するステップと、
前記コントロールゲートに電気的に接続されるワード線と、前記活性領域の前記第２の部分における第２のｎ拡散領域に電気的に接続されるソース線とを備える第２の金属層を形成するステップと、
を備える方法。
【国際調査報告】
2010518628.tif 000016
2010518628.tif 000017
2010518628.tif 000018