(57)【要約】  不揮発性電荷捕獲格納セルは、ＦＰＧＡのようなプログラマブル・ロジックの用途に用いられるロジック相互接続トランジスタを選択する。不揮発性電荷捕獲エレメントは、制御ゲートの下で、半導体基板の表面上にある酸化物の上方に位置する絶縁体である。好適な実施形態では、集積デバイスは、２つの不揮発性電荷捕獲格納部間に挟持されたワード・ゲート部を備えており、集積デバイスを高バイアス、低バイアス、および出力の間に接続する。出力は、ワード・ゲート部の直下にあるチャネルに接続されている拡散部によって形成される。２つの格納部のプログラム状態によって、高バイアスまたは低バイアスのどちらを、出力拡散部に接続されているロジック相互接続トランジスタに結合するかを決定する。【選択図】図１
2010508768.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性相互接続回路であって、
ａ）ロジック相互接続トランジスタに結合されている不揮発性格納デバイスを備えており、
ｂ）前記不揮発性格納デバイスは、電荷捕獲格納エレメントで形成されており、
ｃ）前記ロジック相互接続デバイスは、前記不揮発性格納デバイス内にある絶縁体に格納されている電荷によって選択され、
ｄ）前記ロジック相互接続トランジスタを選択するために、前記電荷捕獲を電子的にプログラムする、
不揮発性相互接続回路。
【請求項２】
請求項１記載の相互接続回路において、前記電荷捕獲格納エレメントは、窒化物絶縁体を用いて形成されている、相互接続回路。
【請求項３】
請求項１記載の相互接続回路において、前記不揮発性格納デバイスは、二重ビット格納セルであり、更に、
ａ）２つの格納部間の中心に位置するワード・ゲート部であって、前記２つの格納部の各々は、電荷を捕獲し、２つのロジック・エレメントを互いに結合する前記ロジック相互接続トランジスタの状態を制御するために、制御ゲートの下にある前記絶縁体によって形成されている、ワード・ゲート部と、
ｂ）前記ワード・ゲートの下にあるチャネル部に結合されている前記ロジック相互接続トランジスタのゲートと、
ｃ）前記チャネル部から前記ロジック相互接続トランジスタのゲートに、高電圧または低電圧のどちらが結合されているか判断する、前記捕獲電荷の値と、
を備えている、相互接続回路。
【請求項４】
請求項１記載の相互接続回路において、前記不揮発性格納デバイスは、高電圧と低電圧との間においてＰ−チャネル・トランジスタと直列に接続されている単一不揮発性格納トランジスタであり、これによって、前記単一不揮発性格納トランジスタと前記Ｐ−チャネル・トランジスタとの間の接続部が、書き込み制御ゲートを介して論理状態をラッチに結合し、前記論理状態から前記ロジック相互接続デバイスの論理状態を決定し、これによって前記Ｐ−チャネル・トランジスタが前記ラッチをリセットする、相互接続回路。
【請求項５】
相互接続回路であって、
ａ）電荷を格納するための第１絶縁体を有する第１単一ゲート不揮発性メモリ・トランジスタと、
ｂ）電荷を格納するための第２絶縁体を有する第２単一ゲート不揮発性メモリ・トランジスタと、
ｃ）２つの論理機能間を接続するロジック相互接続トランジスタと、
を備えており、
ｄ）前記第１および第２単一ゲート不揮発性メモリ・トランジスタは、高電圧と低電圧との間において直列に接続されており、前記第１および第２単一ゲート不揮発性メモリ・トランジスタ間の接続部が、パス・ゲート回路を介して、前記ロジック相互接続トランジスタに結合されており、
ｅ）前記第１および第２絶縁体に格納された電荷が、前記ロジック相互接続トランジスタの「オン」または「オフ」状態を決定する、相互接続回路。
【請求項６】
請求項５記載の相互接続回路において、前記第１および第２絶縁体は、各々、窒化物である、相互接続回路。
【請求項７】
請求項５記載の相互接続回路において、前記パス・ゲート回路は、前記ロジック相互接続トランジスタを、前記第１および第２単一ゲート不揮発性メモリ・トランジスタをプログラムおよび消去する電圧から遮断し、前記第１および第２単一ゲート不揮発性メモリ・トランジスタの消去中消去電圧を供給する、相互接続回路。
【請求項８】
請求項５記載の相互接続回路において、各不揮発性トランジスタのチャネルに対する双方向のファウラー・ノルドハイム・トンネリングによって、前記第１および第２単一ゲート不揮発性トランジスタをプログラムする、相互接続回路。
【請求項９】
請求項５記載の相互接続回路において、チャネル熱電子トンネリングによって、前記第１および第２単一ゲート・トランジスタをプログラムする、相互接続回路。
【請求項１０】
請求項５記載の相互接続回路において、熱ホール注入によって、前記第１および第２単一ゲート・トランジスタをプログラムする、相互接続回路。
【請求項１１】
ロジック相互接続回路であって、
ａ）第１分割ゲート格納デバイスであって、当該デバイスの制御ゲートの下に位置し電荷を格納するための第１絶縁体を有する、第１分割ゲート格納デバイスと、
ｂ）第２分割ゲート格納デバイスであって、当該デバイスの制御ゲートの下に位置し電荷を格納するための第２絶縁体を有する、第２分割ゲート格納デバイスと、
を備えており、
ｃ）前記第１および第２分割ゲート格納デバイスのワード・ゲートは、互いに接続されており、
ｄ）前記第１および第２分割ゲート格納デバイスは、高電圧と低電圧との間で直列に接続されており、前記第１分割ゲート格納デバイスは前記高電圧に接続されており、前記第２分割ゲート格納デバイスは前記低電圧に接続されており、前記第１および第２分割ゲート格納デバイス間の接続部が、パス・ゲート・トランジスタを介して、ロジック相互接続トランジスタに結合されており、
ｅ）前記第１および第２絶縁体に格納されている電荷が、前記ロジック相互接続トランジスタの「オン」または「オフ」状態を決定する、ロジック相互接続回路。
【請求項１２】
請求項１１記載のロジック相互接続回路において、前記第１および第２絶縁体は、各々、窒化物である、ロジック相互接続回路。
【請求項１３】
請求項１１記載のロジック相互接続回路において、前記パス・ゲート回路は、前記ロジック相互接続トランジスタを、前記第１および第２分割ゲート格納デバイスをプログラムおよび消去する電圧から遮断し、前記第１および第２分割ゲート格納デバイスの消去中に消去およびプログラム電圧を供給する、ロジック相互接続回路。
【請求項１４】
請求項１１記載のロジック相互接続回路において、前記第１および第２分割ゲート格納デバイスは、熱電子トンネリングによってプログラムし、熱ホール注入によって消去する、ロジック相互接続回路。
【請求項１５】
請求項１１記載のロジック相互接続回路において、前記第１分割ゲート格納デバイスの前記制御ゲートおよびワード・ゲートは互いに接続されており、前記第２分割ゲート格納デバイスの制御ゲートおよびワード・ゲートは互いに接続されており、前記第１分割ゲート格納デバイスをプログラムする前に前記第２分割ゲート格納デバイスを消去し、前記第２分割ゲート格納デバイスをプログラムする前に前記第１分割ゲート格納デバイスを消去する、ロジック相互接続回路。
【請求項１６】
ロジック相互接続トランジスタを制御するための不揮発性格納デバイスを形成する方法であって、
ａ）三エレメント格納デバイスの下に位置するチャネルに接続する第１拡散部と第２拡散部との間に、前記三エレメント格納デバイスを形成するステップであって、前記三エレメント格納デバイスが、更に、第１電荷捕獲格納絶縁体の上に位置する第１制御ゲートと第２電荷捕獲格納絶縁体の上に位置する第２制御ゲートとの間において中央に位置するワード・ゲートを備えている、ステップと、
ｂ）前記三エレメント格納デバイスの出力に、前記ワード・ゲートの直下にある前記チャネルの部分に接続する第３拡散部を形成するステップと、
ｃ）前記第１拡散部を高電圧に接続するステップと、
ｄ）前記第２拡散部を低電圧に接続するステップと、
ｅ）前記第３拡散部によって形成される出力をロジック相互接続トランジスタのゲートに接続するステップと、
を備えている、方法。
【請求項１７】
請求項１６記載の方法において、前記第１および第２電荷捕獲格納絶縁体は窒化物である、方法。
【請求項１８】
請求項１６記載の方法において、熱電子注入を用いて、前記第１および第２電荷捕獲格納絶縁体をプログラムする、方法。
【請求項１９】
請求項１６記載の方法において、熱ホール消去を用いて、前記第１および第２電荷捕獲格納絶縁体を消去する、方法。
【請求項２０】
ロジック相互接続トランジスタを制御する不揮発性格納デバイスであって、
ａ）デバイスに２つの不揮発性格納部位を形成する手段であって、２つの制御ゲート間にワード・ゲートを配置し、前記制御ゲートの各々は、前記２つの不揮発性格納部位の１つの上に形成されている、手段と、
ｂ）前記２つの制御ゲートの第１制御ゲートの下にある第１チャネル領域に高電圧を接続する手段と、
ｃ）前記２つの制御ゲートの第２制御ゲートの下にある第２チャネル領域に低電圧を接続する手段と、
ｄ）前記ワード・ゲートの下に位置する第３チャネル領域に、ロジック相互接続トランジスタのゲートを接続する手段と、
ｅ）前記ロジック相互接続トランジスタのゲートに高電圧を結合するために、前記２つの不揮発性格納部位をプログラムおよび消去する手段と、
を備えている、不揮発性格納デバイス。
【請求項２１】
請求項２０記載の格納デバイスにおいて、前記２つの不揮発性格納部位は、前記２つの制御ゲートの各々の下にある窒化物絶縁体によって形成されている、格納デバイス。
【請求項２２】
請求項２１記載の格納デバイスにおいて、チャネル熱電子注入によって、前記２つの不揮発性格納部位をプログラムする、格納デバイス。
【請求項２３】
請求項２１記載の格納デバイスにおいて、熱ホール消去によって、前記２つの不揮発性格納部位を消去する、格納デバイス。
【請求項２４】
請求項２０記載の格納デバイスにおいて、前記２つの不揮発性格納部位は、前記２つの制御ゲートの各々の下にあるフローティング・ゲートによって形成されている、格納デバイス。
【請求項２５】
請求項２０記載の格納デバイスにおいて、前記高電圧はＶｄｄであり、前記低電圧は回路接地である、格納デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００６年１１月１日に出願した仮特許出願第６０／８５６，０５３号の優先権を主張する。その内容は、ここで引用したことによりその全体が本願にも含まれるものとする。
【０００２】
本発明は、不揮発性メモリおよび構成変更可能なロジック・エレメントに関し、特に、電荷捕獲不揮発性メモリによって実施される、構成変更可能なロジック・エレメントに関するものである。
【従来技術】
【０００３】
プログラム・ロジック・アレイ（ＰＬＡ）やフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のようなプログラマブル・ロジック・アレイは、構成変更可能なロジック・エレメントおよび構成変更可能な相互接続経路を備えている。構成エレメントをプログラムすることにより、同じハードウェア・チップ上に、異なる機能を実装することができる。従来、構成エレメントは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）またはパス・ゲートに接続するラッチである。図１は、先行技術のプログラマブル論理接続を示し、パス・トランジスタ１１が２つのロジック・エリア１３および１４の間に接続されている。パス・トランジスタ１１のゲートは、ラッチ１２に接続されている。ラッチ１２の設定によって、パス・トランジスタ１１をオンまたはオフにするのか否か制御する。一般に、ラッチおよび／またはＳＲＡＭは、パス・トランジスタの状態を制御するために用いられる。何故なら、プロセス技術を単純なＣＭＯＳにすることができるからである。米国特許第４，７５０，１５５号（Hsieh）は、２つのインバータとパス・トランジスタとを含み、確実な読み取りおよび書き込みが可能な５トランジスタ・メモリ・セルを対象とする。しかしながら、ラッチおよびＳＲＡＭを用いることの欠点は、プログラマブル・エレメントが揮発性であることであり、これが意味するのは、電源を入れる度に、ラッチおよびＳＲＡＭの状態を確立し直さなければならないということである。
【０００４】
また、フューズまたはアンチフューズ(anti-fuse)、ならびに消去可能プログラマブル・リード・オンリ・メモリ（ＥＰＲＯＭ）および電気的消去可能プログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）セルの形態で、不揮発性メモリをプログラマブル構成エレメントに組み込むこともできる。フューズに基づく不揮発性メモリ（ＮＶＭ）は、高集中電流によって配線経路のセグメントを分離する必要があり、したがって、リプログラマブルではない。米国特許第４，８９９，２０５号（Handyその他）は、電気的プログラマブル低インピーダンス・アンチ・フューズ・エレメントを対象とする。しかしながら、ＥＰＲＯＭおよびＥＥＰＲＯＭデバイスは繰り返しプログラムすることができるものの、プログラムおよび消去に高電圧を必要とする。酸化物デバイスを厚くしなければならず、プロセスも複雑化せざるを得ないので、チップ性能が低下し、処理コストが増大する可能性がある。
【０００５】
一般に、ＦＰＧＡでは、論理接続にはいくつかの種類および変形がある。図１では、２つのロジック・エリア１３および１４はＮＭＯＳパス・ゲート１１を通じて互いに接続されている。１つのゲートを用いることにより、半導体エリアを最大限利用することができるが、２つのロジック・エリア間を送信される信号は、トランジスタ１１のＶＴ（閾値電圧）によって劣化する。ＶＴ下降を回避するために、ＮＭＯＳ−ＰＭＯＳ相補パス・ゲート、または酸化物の厚さを増したＮＭＯＳトランジスタおよび昇圧したゲート・電圧を用いて、接続を形成することもできる。論理接続内に組み込んだリプログラマブル不揮発性メモリを実装したＦＰＧＡが、フローティング・ゲート型メモリによって実現されている。米国特許第５，５７６，５６８号（Kowshik）では、単一トランジスタ電気的可変スイッチが、ファウラー・ノルドハイム・トンネリングによってプログラムおよび消去するフローティング・ゲート・メモリ用に振り向けられている。
【０００６】
米国特許第６，２５２，２８３号Ｂ１（Salter IIIその他）では、プログラムおよび消去用ＦＮトンネリング・デバイスを有する不揮発性リプログラマブル相互接続セルが、２つのフローティング・ゲート・デバイスが１つのフローティング・ゲートを共有し、一方のデバイスがメモリ記憶デバイスとして機能し、他方のデバイスがロジック・スイッチ・セルとして機能するデバイス構成用に振り向けられている。図２の先行技術に示すように、ロジック・スイッチ・セル１７のソースおよびドレインが論理アレイに接続されており、一方メモリ・ストレージ１８のソースおよびドレインをバイアスして、共通フローティング・ゲートに対して電子をプログラムおよび消去することができる。スイッチ・トランジスタ１７のプログラムおよび消去は、電子トンネリング・デバイス１９におけるトンネリングによって完全に行われる。このデバイスには２つの主要な利点があり、それは典型的なＳＲＡＭデバイスよりも面積が狭くて済むこと、そして不揮発性であることである。つまり、図２のデバイスを内蔵するロジック・アレイは、ブートアップ時には既に構成設定されているが、ロジックの経路内にフローティング・ゲート・デバイスを有すると、速度に悪影響を及ぼす可能性がある。何故なら、酸化物デバイスは厚い程低速になるからである。速度の不利を軽減する１つの方法は、フローティング・ゲート・ロジック・スイッチ１７の閾値電圧を、それが負値になるまで低下させることによって、デバイスの電流駆動を増大させることである。
【０００７】
米国特許第５，５８７，６０３号（Kowshik）は、ＰＭＯＳフローティング・ゲート・トランジスタとＮＭＯＳフローティング・ゲート・トランジスタとから成り、双方のデバイスが同じフローティング・ゲートおよび制御ゲートを共有する、ゼロ電力不揮発性ラッチを対象とする。図３に示すように、これらのデバイスのドレインは互いにも接続されて出力端子を形成する。出力端子は、通常、ロジック・スイッチ・ゲートのゲートに割り当てられている(apply)。共通フローティング・ゲートに電子を格納することによって、ロジック・スイッチ・ゲートがオンかまたはオフかを決定する。
【０００８】
米国特許第５，５８７，６０３号（Kowshik）は、ＰＭＯＳフローティング・ゲート・トランジスタ２２およびＮＭＯＳフローティング・ゲート・トランジスタ２３から成るラッチ用の、２トランジスタゼロ電力電気的可変不揮発性ラッチを対象としており、図３に示すように、双方のデバイスが同じフローティング・ゲート２４および制御ゲートを共有する。また、これらのトランジスタのドレインも互いに接続されて出力端子２５を形成し、通常、ロジック・スイッチ・ゲートのゲートに割り当てられている。共通フローティング・ゲートに電子を格納することによって、ロジック・スイッチ・ゲートがオンかまたはオフかを決定する。
【０００９】
プログラマブル・ロジックにおけるＮＶＭのような、前述の先行技術そしてその他の先行技術は、フローティング・ゲート型フラッシュ・メモリによって実現されている。しかしながら、最近の傾向では、電荷を格納するために、フローティング・ゲートの代わりに電荷捕獲媒体を用いている。ＮＶＭプログラマブル・ロジックのような埋め込みＣＭＯＳの応用範囲では、電荷捕獲メモリは、信頼性向上、優れたスケーラビリティ、簡素な処理、そして場合によっては、動作電圧の低下をもたらす。
【００１０】
捕獲型メモリ・セルの４つの基本的な形式を図４ａ、図４ｂ、図４ｃ、および図４ｄに示す。図４ａは、制御ゲートＭＧＡＴＥの下に窒化物またはその他の捕獲材料４０１を配置した基本的なプレーナ構造を示す。ここでは、電荷は捕獲フィルム４０１全体に均一に格納される。チャネルを通じたトンネリングによって、電子を注入および放逐する。プログラムおよび消去の電圧条件を表１ａに示す。利用するトンネリング・メカニズムが直接トンネリングである場合、底位にある酸化物の厚さを、約２０オングストローム程度に薄くしなければならない。用いるトンネリング・メカニズムがファウラー・ノルドハイムである場合、底位にある酸化物の厚さは約４０オングストロームよりも厚くすることができるが、更に高い電圧が必要となる可能性がある。現在当業界では、ファウラー・ノルドハイム・トンネリングの間に必要な電圧を低下させることができるようにバンド・ギャップに工夫した数種類の酸化物が調査されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第４，７５０，１５５号
【特許文献２】米国特許第４，８９９，２０５号
【特許文献３】米国特許第５，５７６，５６８号
【特許文献４】米国特許第６，２５２，２８３号Ｂ１
【特許文献５】米国特許第５，５８７，６０３号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、フローティング・ゲート・メモリ・デバイスの代わりにトラップ型メモリ・デバイスを用いることによって、プログラマブル・ロジック・アレイ用の不揮発性構成エレメントを導入することである。
【００１３】
本発明の別の目的は、１つのチャネル上において２つの電荷捕獲格納部に包囲されたワード・ゲート部を備え、単一集積デバイスの出力がワード・ゲート部の直接下にあるチャネルとなる、単一集積デバイスを提供することである。
【００１４】
本発明の更に別の目的は、半導体酸化物と制御ゲートとの間に電荷捕獲絶縁体を設けることであり、電荷捕獲絶縁体は、窒化物膜、ナノ・クリスタル膜、または不揮発性電荷格納を適切に設けることができる他の絶縁体膜であればいずれでもよい。
【課題を解決するための手段】
【００１５】
電荷捕獲格納セルの４つの基本的な形式を、図４ａ、図４ｂ、図４ｃ、および図４ｄに示す。図４ａは、基本的なプレーナ構造であり、ここでは、窒化物４０１または同等の材料が制御ゲートＭＧの下に配置されている。ここでは、電荷は捕獲膜４０１全体に均一に格納される。チャネルを通じたトンネリングによって、電子を注入および放逐する。プログラムおよび消去の電圧条件を表１ａに示す。利用するトンネリング・メカニズムが直接トンネリングである場合、底位にある酸化物の厚さを、約２０オングストローム程度に、薄くしなければならない。用いるトンネリング・メカニズムがファウラー・ノルドハイムである場合、底位にある酸化物の厚さは、約４０オングストロームよりも厚くすることができるが、更に高い電圧が必要となる場合がある。バンド・ギャップに工夫した数種類の酸化物が、現在当業界では調査されており、ファウラー・ノルドハイム・トンネリングの間に必要な電圧を低下させることができる。
【００１６】
【表１Ａ】
2010508768.tif 000003
【００１７】
図４ｂは、図４ａと同じ構造を示すが、このセルでは、破線の円４０２で示すように、窒化物膜の縁部に電荷が格納される。尚、二重格納のために、窒化物膜の双方の縁部を用いることが可能であることを注記しておく。片面４０１における動作のための電圧を、表１ｂに示す。
【００１８】
【表１Ｂ】
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【００１９】
分割ゲートの下に窒化物膜４０３を有する片面分割ゲート構造を図４ｃに図示し、対応する電圧動作表を表１ｃに示す。
【００２０】
【表１Ｃ】
2010508768.tif 000005
【００２１】
図４ｄは、双二重分割ゲートの下に窒化物膜４０４を有する双分割ゲート構造を図示し、電圧動作表を表１ｄに示す。
【００２２】
【表１Ｄ】
2010508768.tif 000006
【図面の簡単な説明】
【００２３】
添付図面を参照しながら、本発明について説明する。図面において、
【図１】図１は、先行技術のプログラマブル論理接続を示す。
【図２】図２は、先行技術の不揮発性プログラマブル相互接続セルを示す。
【図３】図３は、先行技術の電気的可変、ゼロ電力不揮発性ラッチである。
【図４ａ】図４ａは、捕獲型メモリ・セルの基本形式を示す。
【図４ｂ】図４ｂは、捕獲型メモリ・セルの基本形式を示す。
【図４ｃ】図４ｃは、捕獲型メモリ・セルの基本形式を示す。
【図４ｄ】図４ｄは、捕獲型メモリ・セルの基本形式を示す。
【図５】図５は、本発明の好適な実施形態の模式図である。
【図６】図６は、本発明の好適な実施形態のセル・レイアウトである。
【図７】図７は、本発明の好適な実施形態の等価回路である。
【図８】図８は、本発明の第２実施形態の模式図である。
【図９】図９は、本発明の第２実施形態のタイミング図である。
【図１０】図１０は、本発明の第３および第４実施形態の模式図である。
【図１１】図１１は、本発明の第５実施形態の模式図である。
【図１２】図１２は、本発明の第６実施形態の模式図である。
【図１３】図１３は、本発明の第６実施形態のプログラミングおよび消去についての状態図である。
【図１４】図１４は、本発明の第７実施形態において用いられるＰＭＯＳデバイスの断面図である。
【図１５】図１５は、本発明の第７実施形態の模式図である。
【発明を実施するための形態】
【００２４】
好適な実施形態の回路図を図５に示す。出力ＯＵＴを有する集積二重格納部位デバイスＭ５がスイッチ１１１１のゲートに接続されており、一方スイッチ１１１１は２つのロジック・エレメント１１１３および１１１４の間に接続されている。スイッチ１１１１のスイッチ状態は、２つの格納部位ＭＨおよびＭＬのプログラム状態によって制御される。格納エレメントＭＨおよびＭＬは、デバイスの初期酸化物上に形成された絶縁体、例えば、電荷を捕獲する窒化物膜またはナノ・クリスタル膜である。
【００２５】
二重格納部位デバイスＭ５は、ワード・ゲート・デバイス部１１０８を備えている。ワード・ゲート・デバイス部１１０８は、高バイアスＢＨに接続されている高側格納デバイス部１１０９と、低バイアスＢＬに接続されている低側格納デバイス部１１１０との間に挟持されている。ワード・ゲート・デバイス部１１０８の下でチャネルに接続されている拡散部が出力ＯＵＴを形成し、出力ＯＵＴはロジック相互接続スイッチ１１１１のゲートに接続されている。格納部位ＭＨおよびＭＬがプログラムまたは消去されているとき、信号ＰＤＮによって制御されるＣＭＯＳトランジスタが、出力ＯＵＴを回路接地に接続する。
【００２６】
ワード・ゲート信号ＷＧがワード・ゲート・デバイス部１１０８に接続されており、制御ゲート信号ＣＧＨが高側格納デバイス１１０９の制御ゲートに接続されており、制御ゲート信号ＣＧＬが低側格納デバイス部１１１０の制御ゲートに接続されている。ワード・ゲート信号ＷＧおよび２つの制御ゲート信号ＣＧＨおよびＣＧＬは、２つの格納部位ＭＨおよびＭＬに格納されている電荷をプログラムまたは消去するために、そして格納デバイスＭ５の読み取りを可能にするために用いられる。格納デバイスＭ５からの信号は、ロジック相互接続トランジスタ１１１１に接続され、ロジック相互接続トランジスタをオンまたはオフに切り換える。表２は、格納デバイスＭ５のプログラム、消去、および読み取りに必要な種々の電圧を示す。スイッチ状態を「オフ」にして読み取りモードにするためには、上位格納デバイス部１１０９に対して高閾値電圧を生成するように格納部位ＭＨをプログラムし、下位格納デバイス部１１１０に対して低閾値電圧を生成するように格納部位ＭＬを消去することにより、低ロジック電圧０Ｖをロジック相互接続トランジスタ１１１１に接続させて、ロジック相互接続トランジスタをオフにする。ロジック相互接続トランジスタ１１１１をオンにするには、下位格納デバイス部１１１０において高閾値電圧が生ずるように格納部位ＭＬをプログラムして低バイアスＢＬをワード・ゲート・チャネル部１１０８から遮断し、格納部位ＭＨを消去して、上位格納デバイス部１１０９に低閾値電圧が生ずるようにして、高バイアスＢＨをワード・ゲート・チャネル部１１０８に供給する。格納部位ＭＨおよびＭＬは、チャネル熱電子注入によってプログラムし、熱ホール消去によって消去する。
【００２７】
【表２】
2010508768.tif 000007
【００２８】
図６において、好適な実施形態のメモリ・デバイスＭ５の半導体レイアウトを示す。３つのデバイス部１１０８、１１０９および１１１０（図５）の下にあるチャネルは、ＢＨ、ＢＬ、およびＯＵＴに対する３つの拡散部に接続されているように示されている。チャネルの上に位置するのは、２つの制御ゲートＣＧＨおよびＣＧＬ、ならびにワード・ゲートＷＧである。制御ゲートＣＧＨおよびＣＧＬの下には、格納電荷絶縁膜ＭＨおよびＭＬがそれぞれ配置されている。格納デバイスＭ５のチャネルは、中央タップ・チャネルであり、ＯＵＴがワード・ゲートＷＧの下の部分に中央タップ接続されており、ワード・ゲート下のチャネルの電圧をロジック相互接続デバイス１１１１に接続する。
【００２９】
図７の図は、好適な実施形態の格納デバイスＭ５の等価回路を提示する。等価回路におけるワード・ゲート・デバイス１１０８は、３箇所に配置されており、上位電荷捕獲格納デバイス１１０９に接続され、下位電荷捕獲格納デバイス１１１０に接続され、更にＯＵＴに接続されている。ＯＵＴへの接続は、格納デバイスＭ５のチャネルの中央タップを形成する。
【００３０】
図８に、本発明の第２実施形態を示す。Ｐ−チャネル・トランジスタ５１５が、高電圧ＶＭＨおよび低電圧ＶＭＬの間において、メモリ・ゲート格納トランジスタ５１６ａに接続されている。格納トランジスタ５１６ａは、不揮発性電荷捕獲デバイスであり、電荷捕獲エレメント５１６ｂが絶縁物、例えば、窒化物膜またはナノ・クリスタル膜によって形成されている。Ｐ−チャネル・トランジスタ５１５と格納トランジスタ５１６ａとの間の接続がノードＮＢを形成し、ノードＮＢは書き込み制御ゲート５１７を介してラッチ５１２に接続されている。ラッチ５１２の状態が、ロジック相互接続トランジスタのオン−オフ状態を制御する。ロジック相互接続トランジスタがオンになると、２つのロジック機能５１３および５１４を互いに接続する。
【００３１】
引き続き図８を参照すると、書き込み制御ゲート５１７は、ラッチ５１２を設定するプロセスにおいて２回開放される。最初は、ラッチを高状態にリセットするときであり、２回目は、ラッチの状態をプログラムするときである。ラッチを高論理状態にリセットするには、プリチャージ・トランジスタ５１５を用い、ノードＮＢを高値に充電する。プリチャージ・トランジスタ５１５およびワード制御ゲート５１７をオフにすると、格納トランジスタ５１６ａがオンになる。格納トランジスタを低状態（電荷捕獲無し）にプログラムすると、ノードＮＢはＶＭＬに等しい値に低下する。ワード制御ゲートを２回目にオンにすると、ラッチ５１２の状態が低状態に切り替わる。格納トランジスタを高状態（電荷捕獲）にプログラムすると、ノードＮＢは高電圧状態のまま留まり、書き込み制御ゲートを２回目にオンにすると、ラッチは高状態のまま留まる。図９は、プリチャージ・トランジスタ５１５に接続するＰＣＨＧ信号、ワード・ゲート・トランジスタ５１７に接続するＷＣＧ信号、および格納トランジスタ５１６ａに接続するＭＧ信号のタイミングを示す。
【００３２】
図１０に、本発明の第３および第４実施形態の模式図を示す。２つのＮＭＯＳ格納トランジスタＭＨおよびＭＬが、高バイアスＢＨおよび低バイアスＢＬの間に直列に接続されている。格納トランジスタＭＨおよびＭＬは、不揮発性であり、電荷格納絶縁膜７１０が、各格納トランジスタのゲートの下に形成されている。電荷格納絶縁体７１０は、半導体基板上に形成されている酸化物と各格納トランジスタのゲートとの間に位置し、電荷を格納することができる絶縁体であり、例えば、窒化物膜またはナノ・クリスタル膜である。ファウラー・ノルドハイム・トンネリングまたは直接トンネリングを用いて、電荷格納絶縁体７１０に電子を注入し、あるいは電荷格納絶縁体７１０から放逐する。２つの格納トランジスタにより、２つのプログラム状態が可能となり、（１）バイアス電圧ＢＨを遮断するように上位格納トランジスタＭＨをプログラムし、低バイアスＢＬをパス・トランジスタ７１５に接続させるように、下位格納トランジスタＭＬを消去する。（２）バイアス電圧ＢＬを遮断するように、下位格納トランジスタＭＬをプログラムし、高バイアスＢＨをパス・トランジスタ７１５に接続させるように、上位格納トランジスタＭＨを消去する。
【００３３】
引き続き図１０を参照すると、格納トランジスタＭＨおよびＭＬは、パス・トランジスタ７１５、接地トランジスタ７１７、およびデータ・トランジスタ７１６によるプログラムおよび消去動作の間、ロジック相互接続トランジスタ７１１から切断される。パス・トランジスタ７１５のゲートが高であるとき、格納トランジスタＭＨおよびＭＬはロジック相互接続トランジスタを制御する。パス・トランジスタのゲートが低であるとき、ロジック相互接続トランジスタのゲートは、接地トランジスタ７１７によって接地され、ロジック相互接続トランジスタ７１１をオフにして、２つの格納トランジスタＭＨおよびＭＬの消去およびプログラム動作の高電圧からロジック相互接続トランジスタを保護する。格納トランジスタＭＨおよびＭＬは、本発明の第３実施形態では、電子をそれぞれのチャネルに対してトンネリングすることによって、プログラムおよび消去を行う。表３は、格納トランジスタＭＨおよびＭＬをプログラムおよび消去するために必要な近似電圧、ならびにロジック相互接続トランジスタ７１１を動作させるためにパス・トランジスタ７１５を通じてＯＵＴに接続されている格納トランジスタの応対を読み取るために必要な近似電圧を規定する表である。ロジック相互接続トランジスタのスイッチ状態が「オフ」になるのは、低バイアス電圧ＢＬをＯＵＴにパス・トランジスタ７１５を介して接続させるように、上位格納トランジスタＭＨをプログラムし下位格納トランジスタを消去したときである。ロジック相互接続トランジスタ７１１のスイッチ状態が「オン」になるのは、下位格納トランジスタＭＬをプログラムし上位格納トランジスタＭＨを消去して、高バイアス電圧ＢＨをパス・トランジスタ７１５を介して接続させ、パス・トランジスタ７１５を介してＯＵＴに接続させたときである。表３において「ＰＡＳＳ」の下に示す電圧は、データ・トランジスタ７１６および接地トランジスタ７１７のゲートに接続しなければならないパス・バー(PASS BAR)電圧である。高電圧消去動作中に、データ・トランジスタ７１６にＤＡＴＡから格納トランジスタＭＨおよびＭＬに１５Ｖを結合させるには、（１５）の更に高い電圧が必要となる。
【００３４】
【表３】
2010508768.tif 000008
【００３５】
【表４】
2010508768.tif 000009
【００３６】
本発明の第４実施形態では、格納トランジスタＭＨおよびＭＬ（図１０に示す回路）は、チャネル熱電子トンネリングによってプログラムされ、熱ホール注入によって消去する。その場合の近似電圧を表４に示す。表３および表４を比較すると分かるように、プログラム電圧および消去電圧は異なり、ＰＡＳＳの列において括弧内に示す電圧は、格納トランジスタＭＨおよびＭＬに接続するＤＡＴＡ電圧を高められるようにするために必要なＰＡＳＳ  ＢＡＲ電圧である。
【００３７】
図１１に、本発明の第５実施形態の回路図を示す。２つの格納デバイスＭＨおよびＭＬがあり、これらは電荷を捕獲するために絶縁体８１０を用いる、片面分割ゲート・デバイスである。窒化物膜またはナノ・クリスタル膜が、電荷格納絶縁体を形成する。電荷格納絶縁体は、格納エレメントの制御ゲートの下に位置する。２つの格納デバイス間の接続部に形成されているＮｏｄｅ０が、パス・ゲート８１５を介してＯＵＴに接続されており、ＯＵＴはロジック相互接続トランジスタのゲートに接続されている。ロジック相互接続トランジスタは、２つの論理機能８１３および８１４の間を接続する。データ・ゲート８１６および接地ゲート８１７は、ＰＡＳＳ  ＢＡＲ信号によって制御され、この信号によってプログラムおよび消去データをＮｏｄｅ０に接続し、ロジック相互接続トランジスタのゲートを接地することが可能となる。
【００３８】
２つの格納デバイスＭＨおよびＭＬは、高バイアスＢＨおよび低バイアスＢＬの間において直列に接続されている。分割ゲート格納デバイスのワード・ゲートは、互いに接続されており、ワード・ゲート信号ＷＧによって制御される。上位格納エレメントＭＨの分割ゲート格納エレメントの制御ゲートは、制御ゲート信号ＣＧＨによって制御され、下位格納エレメントＭＬの分割ゲート制御ゲートは制御信号ＣＧＬによって制御される。表５は、格納デバイスＭＨおよびＭＬをプログラムおよび消去するために必要な近似電圧、ならびに２つの論理機能８１３および８１４間を接続するロジック相互接続トランジスタ８１１を動作させるためにパス・トランジスタ８１５を介してＯＵＴに結合されている格納デバイスの状態を読み取るために必要な近似電圧を規定する。ＰＡＳＳ列において括弧内に示す数値は、ＰＡＳＳ  ＢＡＲの近似電圧であり、「ｘ」は、他の値も使用可能であることを示す。プログラミングは、熱電子トンネリングによって行われ、消去は熱ホールの電荷格納絶縁体への注入によって行われる。スイッチ状態が「オフ」になるのは、上位格納デバイスＭＨをプログラムし、下位格納デバイスＭＬを消去して、下位バイアス電圧ＢＬをＮｏｄｅ０に接続させ、更にパス・トランジスタ８１５を介してＯＵＴおよびロジック相互接続トランジスタ８１１のゲートに接続させたときである。スイッチ状態が「オン」になるのは、下位格納デバイスＭＬをプログラムし、上位格納デバイスＭＨを消去して、高バイアス電圧ＢＨをＮｏｄｅ０に接続させ、更にパス・トランジスタ８１５を介してＯＵＴおよびロジック相互接続トランジスタ８１１のゲートに接続させたときである。
【００３９】
【表５】
2010508768.tif 000010
【００４０】
図１２は、本発明の第６実施形態の回路図を示す。上位分割ゲート格納デバイスＭＨが、２つのバイアス電圧ＢＨおよびＢＬの間において下位分割ゲート格納デバイスＭＬに接続されている。各分割ゲート格納デバイスＭＨおよびＭＬは、ワード・ゲート部９０８および分割ゲート部９０９によって形成されている。電荷捕獲絶縁体９１０を備える格納部位は、分割ゲート部９０９のゲートの下に位置する。電荷捕獲部は、窒化物膜またはナノ・クリスタル膜を含む。各格納デバイスＭＨおよびＭＬの制御ゲートおよびワード・ゲートは共通であり、それぞれ、制御ゲート高ＣＧＨ信号および制御ゲート低ＣＧＬ信号に接続されている。上位および下位分割ゲート格納デバイス間の接続部がＮｏｄｅ０を形成し、Ｎｏｄｅ０はパス・トランジスタ９１５を介してＯＵＴおよびロジック相互接続トランジスタ９１１のゲートに接続されている。ロジック相互接続トランジスタ９１１は、２つの論理機能９１３および９１４間を結合する。接地トランジスタ９１８のゲートは、低バイアス電圧ＢＬに接続されており、低バイアス電圧ＢＬは、プログラムおよび消去動作中接地トランジスタ９１８をオンにする。
【００４１】
制御ゲートおよびワード・ゲートは、本発明の第６実施形態の格納デバイスＭＨおよびＭＬにおいては共通であるので、特殊な一連の消去およびプログラム動作が必要となる。図１３は、図１２における格納デバイスについて、プログラムおよび消去順序の状態図を提示する。ＭＬまたはＭＨのいずれかがプログラム状態となることができる。他方の格納部位は消去状態になければならない。下位格納デバイスＭＬがプログラムされており、上位格納デバイスＭＨをプログラムしようとする場合、上位格納デバイスＭＨをプログラムする前に、下位格納デバイスＭＬを最初に消去する。下位格納デバイスＭＬをプログラムしようとする場合、上位格納デバイスＭＨを消去してから、下位格納デバイスＭＬをプログラムする。
【００４２】
表６は、本発明の第６実施形態の格納デバイスのプログラム、消去、および読み取りを行うために必要な近似電圧を規定する。スイッチ９１１の状態が「オフ」になるのは、上位格納デバイスＭＨがプログラムされており、下位格納デバイスＭＬが消去されているときである。逆に、スイッチの状態が「オン」になるのは、上位格納デバイスＭＨが消去されており、下位格納デバイスＭＬがプログラムされているときである。絶縁体格納エレメントは、熱電子トンネリングによってプログラムし、熱ホール注入を用いて消去する。
【００４３】
【表６】
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【００４４】
本発明の実施形態７では、Ｐ−チャネル分割ゲート格納デバイスは、電荷を格納するための絶縁膜１５１０を有し、図１４に断面図で示されている。このＰ−チャネル分割ゲート格納デバイスＭＰ６は、図１５における高バイアスＢＨに接続されている。Ｎ−チャネル分割ゲート格納デバイスＭＮ６が、ＯＵＴを形成するＭＰ６に接続されており、ＯＵＴは、ロジック相互接続トランジスタ１５１１のゲートに接続されている。ロジック相互接続トランジスタは、論理機能１５１３および１５１４を結合する。ＯＵＴと接地との間には、接地トランジスタ１５１８が接続されており、信号ＰＤＮの制御の下で、プログラムおよび消去動作の間ＯＵＴを接地に接続する。Ｎ−チャネル分割ゲート格納デバイスＭＮ６は、ワード・ゲート信号ＷＧＮに接続されているワード・ゲート部１５０７を備えており、電荷格納絶縁膜１５１０を内蔵する制御ゲート部１５０６が制御ゲート信号ＣＧＬに接続されている。更に、制御ゲート部１５０６は低バイアスＢＬに接続されている。Ｐ−チャネル分割ゲート格納デバイスは、制御ゲート部１５０９とワード・ゲート部１５０８とを備えている。Ｐ−チャネル制御ゲート部１５０９は、電荷格納絶縁膜１５１０を内蔵し、制御ゲート信号ＣＧＨに接続されている。Ｐ−チャネル・ワード・ゲート部１５０８は、ワード・ゲート信号ＷＧＰと、Ｎ−チャネル分割ゲート・デバイスＭＮ６のワード・ゲート部１５０７とに接続されている。
【００４５】
Ｐ−チャネル分割ゲート・デバイスＭＰ６の絶縁体１５１０上に電荷をプログラムすると、Ｐ−チャネル分割ゲート・デバイスＭＰ６の制御ゲート部１５０９の閾値電圧が上昇し、ＢＨをＯＵＴから遮断する。Ｎ−チャネル分割ゲート・デバイスＭＮ６の絶縁体１５１０から電荷を消去すると、Ｎ−チャネル分割ゲート・デバイスＭＮ６の制御ゲート部１５０６の閾値電圧が低下し、ＢＮをＯＵＴに接続させ、ロジック相互接続トランジスタ１５１１を「オフ」に制御する。Ｎ−チャネル分割ゲート・デバイスＭＮ６の絶縁体１５１０上に電荷をプログラムすると、Ｎ−チャネル分割ゲート・デバイスＭＮ６の制御ゲート部１５０６の閾値電圧が上昇し、ＢＬをＯＵＴから遮断する。Ｐ−チャネル分割ゲート・デバイスＭＰ６の絶縁体１５１０から電荷を消去すると、Ｎ−チャネル分割ゲート・デバイスＭＰ６の制御ゲート部１５０９の閾値電圧が低下し、ＢＨをＯＵＴに接続させ、ロジック相互接続トランジスタ１５１１を「オン」に制御する。
【００４６】
以上、好適な実施形態を参照しながら、本発明について特定的に図示し説明したが、本発明の主旨や範囲から逸脱することなく、形態および詳細には種々の変更が可能であることは当業者には言うまでもないであろう。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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