(57)【要約】【課題】  インダクタを組み込んだ改善された静電放電（ＥＳＤ）回路構造体を提供する。【解決手段】  回路（例えば、静電放電（ＥＳＤ）回路）、設計方法、及び、設計システムの実施形態が開示される。回路において、ＥＳＤデバイスが第１の金属レベル（例えば、Ｍ１）に配線接続される。第１の金属レベルの上の第２の金属レベル（例えば、Ｍ５）内にインダクタが形成され、ＥＳＤデバイスの上に配置され、このＥＳＤデバイスに単一の垂直ビア・スタックによって並列に電気的に接続される。インダクタは、所与の適用周波数に対して、ＥＳＤデバイスのキャパシタンス値を無効化するように構成される。インダクタのクォリティ・ファクタは、第２の金属レベルと第１の金属レベルとの間の第３の金属レベル（例えば、Ｍ３）に、誘導結合を最小にするためのシールドを設けることにより最適化される。シールド内の開口部はビア・スタックがその中を貫通できるようにし、サイズ・スケーリング及びＥＳＤロバスト性の改善にたいしてＱファクタの減少をトレードオフする。【選択図】      図６
2010523001.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上の第１の金属レベルと、
前記基板内の機能回路と、
前記第１の金属レベルの上の、それに平行な第２の金属レベルと、
前記第２の金属レベル内のインダクタであって、前記インダクタは第１の端部を有する平面型導電性コイルを含み、前記コイルは支障なく指定の静電放電電流密度を維持することができる所定の最小幅を有する金属ワイヤを含む、前記インダクタと、
前記第１の端部から垂直に、前記第１の金属レベル及び前記基板のうちの一方まで延びる導電体と
を備え、
前記導電体は前記インダクタに垂直であり、
前記インダクタは前記機能回路に電気的に接続されて前記機能回路に静電放電保護を与える、
集積体回路構造体。
【請求項２】
前記第１の金属レベルと前記第２の金属レベルとの間の、それらに平行な第３の金属レベルをさらに備え、
前記第３の金属レベルは、前記基板と前記インダクタの間に、誘導結合を最小にするためのパターン化された導電性シールドを備え、
前記シールドは開口部を備え、前記導電体は、前記シールドに垂直な前記開口部を垂直に貫通して延びる、
請求項１に記載の構造体。
【請求項３】
前記導電体はビア・スタックを含む、請求項１に記載の構造体。
【請求項４】
入力／出力パッドをさらに備え、
前記コイルの前記第１の端部は前記入力／出力パッド及び接地に電気的に接続され、
前記コイルの第２の端部は正の電源電圧に電気的に接続される、
請求項１に記載の構造体。
【請求項５】
前記基板内の静電放電デバイスをさらに備え、
前記インダクタ及び前記静電放電デバイスは前記導電体を介して電気的に接続されて、並列インダクタ−キャパシタ（ＬＣ）回路を構成する、
請求項１に記載の構造体。
【請求項６】
基板と、
前記基板の上の第１の金属レベルと、
前記基板内の静電放電デバイスと、
前記第１の金属レベルの上の、それに平行な第２の金属レベルと、
前記静電放電デバイスの上の、それに実質的に平行な前記第２の金属レベル内のインダクタであって、第１の端部を有する平面型導電性コイルを含む前記インダクタと、
前記第１の端部から垂直に前記第１の金属レベル及び前記基板のうちの一方まで、前記インダクタに対して垂直に延びる導電体と
を備え、
前記インダクタと前記静電放電デバイスは電気的に接続されて並列インダクタ−キャパシタ（ＬＣ）回路を構成する、
集積体回路構造体。
【請求項７】
前記コイルは、支障なく指定の静電放電電流密度を維持することができる所定の最小幅を有する金属ワイヤを含む、請求項６に記載の構造体。
【請求項８】
前記第１の金属レベルと前記第２の金属レベルとの間の、それらに平行な第３の金属レベルと、
前記第３の金属レベル内の、誘導結合を最小にするためのパターン化された導電性シールドと
をさらに備え、
前記シールドは開口部を含み、
前記導電体は、前記シールドに垂直な前記開口部を垂直に貫通して延びる、
請求項６に記載の構造体。
【請求項９】
前記導電体はビア・スタックを含む、請求項６に記載の構造体。
【請求項１０】
前記インダクタは、前記静電放電デバイスのキャパシタンス値及び指定の適用周波数に基づいて、前記インダクタ−キャパシタ回路が共振周波数を前記適用周波数において有することを保証するように予め決定されたインダクタンス値を有する、請求項６に記載の構造体。
【請求項１１】
前記インダクタは、１を前記静電放電デバイスのキャパシタンス値と指定の適用周波数の平方との積で割った値に近似的に等しいインダクタンス値を有する、請求項６に記載の構造体。
【請求項１２】
入力／出力パッドをさらに備え、
前記コイルの前記第１の端部と前記静電放電デバイスは前記入力／出力パッドにさらに電気的に接続され、
前記コイルの第２の端部は接地に電気的に接続され、
前記静電放電デバイスは正の電源電圧にさらに電気的に接続される、
請求項６に記載の構造体。
【請求項１３】
入力／出力パッドをさらに備え、
前記コイルの前記第１の端部は前記入力／出力パッドにさらに電気的に接続され、
前記コイルの第２の端部は正の電源電圧に電気的に接続され、
前記静電放電デバイスは前記入力／出力パッド及び接地にさらに電気的に接続される、
請求項６に記載の構造体。
【請求項１４】
集積回路構造体を設計する方法であって、
インダクタに並列に電気的に接続された静電放電デバイスを含む静電放電回路の設計パラメータ、及び指定の適用周波数を受け取るステップと、
前記設計パラメータに基づいて、前記静電放電デバイスの第１の設計を生成するステップと、
前記第１の設計に基づいて、前記静電放電デバイスのキャパシタンス値を決定するステップと、
前記キャパシタンス値及び前記適用周波数に基づいて、前記インダクタのインダクタンス値を、次に設計されるインダクタ−キャパシタ（ＬＣ）回路が前記適用周波数において共振周波数を有することを保証するように、決定するステップと、
前記第１の設計の前記静電放電デバイスの上に位置合せされ、それに電気的に接続されて前記インダクタ−キャパシタ回路を形成する、前記インダクタンス値を有する前記インダクタを備えた、第２の設計を生成するステップと
を含む方法。
【請求項１５】
前記キャパシタンス値を前記決定するステップは、
デバイスのサイズ及びタイプによるキャパシタンス値の表にアクセスするステップと、
前記第１の設計によって指定された前記静電放電デバイスのタイプ及びサイズに基づいて、前記キャパシタンス値を決定するステップと、
を含む、
請求項１４に記載の方法。
【請求項１６】
前記インダクタンス値を前記決定するステップは、１を前記静電放電デバイスのキャパシタンス値と前記指定の適用周波数の平方との積で割った値を求めるステップを含む、請求項１４に記載の方法。
【請求項１７】
前記第２の設計を前記生成するステップは、前記インダクタの平面型導電性コイルの直径、前記コイルの形状、前記コイルの巻数、及び前記コイルの長さを、前記インダクタンス値を達成するのに十分なように選択するステップを含む、請求項１４に記載の方法。
【請求項１８】
前記設計パラメータを前記受け取るステップは、指定の電流密度を受け取るステップを含み、
支障なく前記指定の電流密度を維持するのに十分な前記インダクタの最小ワイヤ幅を決定するステップと、
前記インダクタが前記最小ワイヤ幅を下回らないワイヤ幅を有するように、前記第２の設計を生成するステップと
をさらに含む、請求項１４に記載の方法。
【請求項１９】
前記第１の設計を前記生成するステップは、前記静電放電デバイスが前記静電放電デバイスの上の第１の金属レベルに配線接続されるように、前記第１の設計を生成するステップを含み、
前記第２の設計を前記生成するステップは、前記インダクタが、前記第１の金属レベルの上の、それに平行な第２の金属レベルの内部の平面型導電性コイルを含むように、そして、前記コイルの第１の端部が、前記第１の端部から垂直に前記第１の金属レベルまで延びる、前記インダクタに垂直な導電体によって、前記第１の金属レベルに電気的に接続されるように、前記第２の設計を生成するステップを含む、
請求項１４に記載の方法。
【請求項２０】
前記第１の金属レベルと前記第２の金属レベルとの間の、それらに平行な第３の金属レベル内のシールドを備える第３の設計を生成するステップをさらに含み、
前記シールドは、前記インダクタと前記第２の設計の前記静電放電デバイスとの間の誘導結合を最小にするように構成され、前記導電体がその中を前記シールドに垂直に貫通して延びる開口部を備える、
請求項１９に記載の方法。
【請求項２１】
前記第１の設計を前記生成するステップ、前記第２の設計を前記生成するステップ、及び前記第３の設計を前記生成するステップは、静電放電デバイス、インダクタ、及びシールドの電子的コンポーネント用の階層型パラメータ化セルを備えた設計キットを用いるステップを含む、請求項１４に記載の方法。
【請求項２２】
集積回路構造体を設計する方法を実施するための、コンピュータによって実行可能な命令のプログラムを有形に具体化した、前記コンピュータによって可読なプログラム記憶装置であって、
前記方法は、
インダクタに並列に電気的に接続された静電放電デバイスを備える静電放電回路の設計パラメータ、及び指定の適用周波数を受け取るステップと、
前記設計パラメータに基づいて、前記静電放電デバイスの第１の設計を生成するステップと、
前記第１の設計に基づいて、前記静電放電デバイスのキャパシタンス値を決定するステップと、
前記キャパシタンス値及び前記適用周波数に基づいて、次に設計されるインダクタ−キャパシタ（ＬＣ）回路が前記適用周波数において共振周波数を有することを保証するように、前記インダクタのインダクタンス値を決定するステップと、
前記インダクタンス値を有し、前記第１の設計の前記静電放電デバイスの上に位置合せされ、それに電気的に接続されて前記インダクタ−キャパシタ回路を形成する、前記インダクタを備えた第２の設計を生成するステップと
を含む
プログラム記憶装置。
【請求項２３】
前記キャパシタンス値を前記決定するステップは、
デバイスのサイズ及びタイプによるキャパシタンス値の表にアクセスするステップと、
前記第１の設計によって指定された前記静電放電デバイスのタイプ及びサイズに基づいて、前記キャパシタンス値を決定するステップと
を含む、
請求項２２に記載のプログラム記憶装置。
【請求項２４】
前記第２の設計を前記生成するステップは、前記インダクタの平面型導電性コイルの直径、前記コイルの形状、前記コイルの巻数、及び前記コイルの長さを、前記インダクタンス値を達成するのに十分であるように選択するステップを含む、請求項２２に記載のプログラム記憶装置。
【請求項２５】
前記設計パラメータを前記受け取るステップは、指定の電流密度を受け取るステップを含み、
前記方法は、
支障なく前記指定の電流密度を維持するのに十分な前記インダクタの最小ワイヤ幅を決定するステップと、
前記インダクタが前記最小ワイヤ幅を下回らないワイヤ幅を有するように、前記第２の設計を生成するステップと
をさらに含む、
請求項２２に記載のプログラム記憶装置。
【請求項２６】
前記第１の設計を前記生成するステップは、前記静電放電デバイスが前記静電放電デバイスの上の第１の金属レベルに配線接続されるように、前記第１の設計を生成するステップを含み、
前記第２の設計を前記生成するステップは、前記インダクタが、前記第１の金属レベルの上の、それに平行な第２の金属レベルの内部の平面型導電性コイルを備えるように、そして前記コイルの第１の端部が、前記第１の端部から垂直に前記第１の金属レベルまで延びる、前記インダクタに垂直な導電体によって前記第１の金属レベルに電気的に接続されるように、前記第２の設計を生成するステップを含む、
請求項２２に記載のプログラム記憶装置。
【請求項２７】
前記方法は、前記第１の金属レベルと前記第２の金属レベルとの間の、それらに平行な第３の金属レベルの内部のシールドを備えた第３の設計を生成するステップをさらに含み、
前記シールドは、前記インダクタと前記第２の設計の前記静電放電デバイスとの間の誘導結合を最小にするように構成され、前記導電体がその中を前記シールドに対して垂直に貫通して延びる開口部を備える、
請求項２６に記載のプログラム記憶装置。
【請求項２８】
集積回路を設計するためのコンピュータ支援設計システムであって、
インダクタに並列に電気的に接続された静電放電デバイスを備える静電放電回路の設計パラメータ及び指定の適用周波数を受け取るためのユーザ・インターフェースと、
前記設計パラメータに基づいて、前記静電放電デバイスの第１の設計を生成するように適合させた少なくとも１つのプロセッサと
を備え、
前記プロセッサは、
前記第１の設計に基づいて、前記静電放電デバイスのキャパシタンス値を決定し、
前記キャパシタンス値及び前記適用周波数に基づいて、次に設計されるインダクタ−キャパシタ（ＬＣ）回路が前記適用周波数において共振周波数を有することを保証するように、前記インダクタのインダクタンス値を決定し、
前記インダクタンス値を有し、前記第１の設計の前記静電放電デバイスの上に位置合せされ、それに電気的に接続される前記インダクタを備えた、第２の設計を生成する
ようにさらに適合される、
設計システム。
【請求項２９】
デバイスのサイズ及びタイプによるキャパシタンス値の表を含む記憶装置をさらに備え、
前記第１の設計は、前記静電放電デバイスのタイプ及びサイズを含み、
前記プロセッサは、前記表にアクセスし、前記静電放電デバイスの前記タイプ及び前記サイズに基づいて前記静電放電デバイスの前記キャパシタンス値を決定するように、さらに適合される、
請求項２８に記載の設計システム。
【請求項３０】
前記プロセッサは、１を前記静電放電デバイスのキャパシタンス値と前記指定の適用周波数の平方との積で割った値を求めることにより、前記インダクタンス値を決定するようにさらに適合される、請求項２８に記載の設計システム。
【請求項３１】
前記プロセッサは、前記インダクタが、前記インダクタンス値を達成するのに十分な形状、直径、巻数、及び長さを有する平面型導電性コイルを備える、前記第２の設計を生成するようにさらに適合される、請求項２８に記載の設計システム。
【請求項３２】
前記設計パラメータは指定の電流密度を含み、
前記プロセッサは、支障なく前記指定の電流密度を維持するのに十分な前記インダクタの最小ワイヤ幅を決定するようにさらに適合され、そして、前記インダクタが前記最小ワイヤ幅を下回らないワイヤ幅を有する前記第２の設計を生成するようにさらに適合される、
請求項２８に記載の設計システム。
【請求項３３】
前記プロセッサは、
前記静電放電デバイスが、前記静電放電デバイスの上の第１の金属レベルに配線接続されるように、前記第１の設計を生成し、
前記インダクタが、前記第１の金属レベルの上の、それに平行な第２の金属レベル内の平面型導電性コイルを備えるように、そして前記コイルの第１の端部が、前記第１の端部から垂直に前記第１の金属レベルまで延びる前記インダクタに対して垂直な導電体によって、前記第１の金属レベルに電気的に接続されるように、第２の設計を生成する
ようにさらに適合される、
請求項２８に記載の設計システム。
【請求項３４】
前記プロセッサは、前記第１の金属レベルと前記第２の金属レベルとの間の、それらに平行な第３の金属レベル内のシールドを含む第３の設計を、前記シールドが前記インダクタと前記第２の設計の前記静電放電デバイスとの間の誘導結合を最小にするように構成されるように、そして前記シールドが、前記導電体が前記シールドに垂直にその中を貫通する開口部を備えるように、生成するようにさらに適合される、請求項３３に記載の設計システム。
【請求項３５】
静電放電デバイス、インダクタ、及びシールドの電子的コンポーネント用の階層型パラメータ化セルを備えた設計キットをさらに備え、
前記設計キットは、前記第１の設計、前記第２の設計、及び前記第３の設計を生成するために、前記プロセッサによってアクセス可能である、
請求項３４に記載の設計システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般にインダクタに関し、より具体的には後工程（ＢＥＯＬ）インダクタを組み込んだ集積回路構造体に関する。
【背景技術】
【０００２】
無線周波数（ＲＦ）用途のための回路設計者は、一定のインピーダンス（ＺＲＦ）（例えば、ＺＲＦ＝５０オーム）を必要とする。キャパシタのインピーダンス（Ｚｃ）は、１を周波数（ω）とキャパシタンス（Ｃ）で割ったものとして定義される（即ち、Ｚｃ＝１／ωＣ）。従って、ＲＦ用途に負荷キャパシタンスを有するシリコン・デバイスが付加されると、付加されたキャパシタンスは必然的にインピーダンスを減少させる。
【０００３】
集積回路の入力／出力（Ｉ／Ｏ）パッドには、しばしば、静電放電電流（例えば、人体型（ＨＢＭ）事象、充電デバイス型（ＣＤＭ）事象、マシン型（ＭＭ）事象などによる）を安全に放電させるために、静電放電（ＥＳＤ）デバイスが接続される。しかしながら、ＥＳＤデバイスは、通常、ダイオード、トランジスタ、整流器等のような、本質的にキャパシタンス（Ｃ）を与える能動素子を用いて形成される。従って、ＲＦ用途にＥＳＤデバイスを組み込むことは、上述のように、回路インピーダンスＺＲＦを減少させることになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，１０５，４２０号明細書
【特許文献２】米国特許第６，８３３，６０３号明細書
【特許文献３】米国特許第６，７０４，１７９号明細書
【特許文献４】米国特許出願公開第２００５／０１０２６４４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
当技術分野において、上記の回路インピーダンスの減少の問題を解決した改善された集積回路構造体に対する必要性が存在する。
【課題を解決するための手段】
【０００６】
本明細書では、インダクタを組み込んだ改善された集積回路構造体（例えば、静電放電（ＥＳＤ）回路構造体）、このようなＥＳＤ回路構造体の設計方法、及び関連する設計システムの実施形態を開示する。
【０００７】
集積回路構造体の実施形態は、基板、基板の上の第１の金属レベル（例えば、Ｍ１、Ｍ２など）、及び第１の金属レベルの上の少なくとも１つの付加的金属レベル（例えば、Ｍ２−Ｍｘ）を備えることができる。
【０００８】
この集積回路構造体は、第１の金属レベルの上の付加的金属レベルのうちの１つ（例えば、Ｍ５）の中にあって、後工程（ＢＥＯＬ）インダクタを形成するインダクタをさらに備えることができる。インダクタは基板の上に、基板と実質的に平行に位置合せすることができる。インダクタは内端と外端を有する平面型導電性コイル（例えば、円形コイル、長方形コイル、八角形コイルなど）を含むことができる。さらに、導電体（例えば、ビア・スタック）を、コイルの一端部（即ち、第１の端部、例えば内端）から垂直に下方に第１の金属レベルまで、又は第１の金属レベルを貫通して基板内のシリコン領域まで延ばすことができる。
【０００９】
集積回路構造体は、基板とインダクタの間のあらゆる誘導結合を最小にするためのパターン化された導電性シールドをさらに備えることができる。このシールドは、第１の金属レベルとインダクタの間の付加的金属レベル（例えば、Ｍ２、Ｍ３、Ｍｘなど）の内部に配置することができる。導電体を収容するために、シールドは開口部を備え、これが、導電体がコイルの一端部から垂直下方に下部金属レベル（例えば、第１の金属レベル）まで、又は基板まで延びることを可能にする。
【００１０】
インダクタは単独で、機能回路（例えば、無線周波数（ＲＦ）用途においてインダクタに並列に接続され、第１の金属レベル（例えば、Ｍ１）に配線接続された付加集積回路）のための静電放電（ＥＳＤ）デバイスとして機能することができる。インダクタはまた、接地又はＶＤＤ電源への「分路」として働くことができる。具体的には、集積回路構造体は、入力／出力パッド及び付加回路をさらに備えることができる。コイルの第２の端部（例えば、外端）は正の電源電圧（Ｖｄｄ）又は接地（ＶＳＳ）に電気的に接続することができ、コイルの第１の端部（例えば、内端）は入力／出力パッド及び付加回路に電気的に接続することができる（例えば、第１の金属レベルを経由して）。コイルの第１の端部（例えば、内端）がさらに接地に短絡され、そして、コイルが支障なく指定の電流密度（例えば、静電放電（ＥＳＤ）電流密度）を維持することができる所定の最小幅を有する金属ワイヤを含む場合には、インダクタは、ＥＳＤデバイスとして機能することができる。代替的に、コイルの第２の端部（例えば、外端）がＶＤＤにさらに接続され、そして、コイルが支障なく指定の電流密度（例えば、静電放電（ＥＳＤ）電流密度）を維持することができる所定の最小幅を有する金属ワイヤを含む場合には、インダクタは、ＥＳＤデバイスとして機能することができる。
【００１１】
代替的に、インダクタは、ＥＳＤ回路内の別のＥＳＤデバイスと共同して動作して機能回路にＥＳＤ保護を与えることができる。具体的には、１つの例示的な実施形態において、集積回路構造体は静電放電（ＥＳＤ）回路を備えることができる。このＥＳＤ回路は、ＢＥＯＬインダクタと並列に接続された半導体デバイス、より具体的には、ＢＥＯＬインダクタと並列に接続された静電放電（ＥＳＤ）デバイスを備えて機能回路にＥＳＤ保護を与えることができる。従って、基板内のＥＳＤデバイスは必然的にキャパシタンスを有するので、ＥＳＤ回路は直列のインダクタ・キャパシタ（ＬＣ）回路を含む。
【００１２】
この「ＬＣ」回路内のインダクタは、所与の適用周波数（ω）に対して、そのＥＳＤデバイスのキャパシタンス値（Ｃ）を無効化するように構成することができる。本実施形態はさらに、インダクタをＥＳＤデバイスの上に位置合せし、単一の垂直導電体（例えば、ビア・スタック）を用いてインダクタ・コイルの一端部（例えば、内端）とＥＳＤデバイスの間に電気的接続を形成することにより、ＥＳＤ回路のサイズを最小にし、ＥＳＤロバスト性を最適化することを可能にする。インダクタをＥＳＤデバイスの上に配置することにより、ＥＳＤ保護回路のための面積が節約される（即ち、最小にされる）。インダクタとＥＳＤデバイスを垂直導電体のみを用いて接続し、水平アンダーパスの使用を避けることにより、ＥＳＤロバスト性を改善することができる。さらに、インダクタのクォリティ・ファクタＱは、インダクタとＥＳＤデバイスの間に誘導結合を最小にするためのシールドを設けることにより最適化される。シールド内の開口部はビア・スタックが貫通できるようにし、インダクタのクォリティ・ファクタＱの減少と、回路のサイズ・スケーリング及びＥＳＤロバスト性の利益とのトレードオフを行う。
【００１３】
より具体的には、この実施形態において集積回路構造体は、ＥＳＤ回路に電気的に接続された付加回路（例えば、ＲＦ用途のための機能集積回路）を備えることができる。即ち、集積回路は、基板と、基板内のＥＳＤデバイス及び付加回路のシリコン領域と、基板の上の複数の金属レベル及び層間誘電体フィルムとを備えることができる。金属レベルは、基板の上の第１の金属レベル（例えば、Ｍ１）と、第１の金属レベルの上の少なくとも１つの付加的金属レベル（例えば、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍｘなど）とを備えることができる。
【００１４】
ＥＳＤデバイスは、単一コンポーネント又は複数コンポーネントのデバイスを含むことができ、基板の上の所与の金属レベル（即ち、Ｍ１のような第１の金属レベル）に電気的に接続することができる。ＥＳＤデバイスのタイプ及びサイズは、ＥＳＤデバイスが付加回路（例えば、無線周波数（ＲＦ）用途のために設計された集積回路）に所望のレベルの静電放電（ＥＳＤ）保護を与えることができるように、予め定めることができる。ＥＳＤデバイスは、例えば、第１の金属レベル（例えば、Ｍ１）に配線接続することができる。ＥＳＤデバイスは、そのサイズ及びタイプに基づいて、必然的に特定のキャパシタンス値を有することになる。
【００１５】
この集積回路構造体は、第１の金属レベルの上の付加的金属レベルのうちの１つ（例えば、Ｍ５）内に、ＥＳＤデバイスの上に実質的に平行に位置合せしたインダクタをさらに備えることができる。インダクタは内端と外端を有する平面型導電性コイル（例えば、円形コイル、長方形コイル、八角形コイルなど）を含むことができる。さらに、導電体（例えば、ビア・スタック）をコイルの一端部（即ち、第１の端部、例えば内端）から垂直下方にＥＳＤデバイスの金属レベル（例えば、Ｍ１）まで又は基板表面まで延ばして、インダクタがＥＳＤデバイスのそれぞれメタライゼーションに又は直接ＥＳＤデバイスに電気的に接続されるようにすることができる。従って、集積回路は、並列のインダクタ・キャパシタ（ＬＣ）回路を含むＥＳＤ回路を備える。インダクタとＥＳＤデバイスを垂直導電体のみで接続し、水平アンダーパスの使用を避けることにより、ＥＳＤロバスト性を改善することができ、そして、ＥＳＤ回路のサイズ・スケーリングを可能にすることができる。
【００１６】
コイルは、支障なく指定の電流密度（例えば、指定の静電放電（ＥＳＤ）電流密度）を維持することができる所定の最小幅を有する金属ワイヤを含むことができる。さらに、このＬＣ回路内のインダクタは、所定のインダクタンス値（Ｌ）を有するように構成することができる。この所定のインダクタンス値（Ｌ）は、ＥＳＤデバイスのキャパシタンス値（Ｃ）、及び指定の適用周波数（ω）（例えば、ＲＦ用途の指定の周波数（ω））に基づくものとすることができる。適用周波数（ω）がＬＣ回路の共振周波数に等しい場合、インダクタ−キャパシタ回路のインピーダンス値（ＺＬＣ）は無限大に向かう傾向がある。共振周波数におけるＬＣ回路のインピーダンス値（ＺＬＣ）は、ＬＣ回路が機能性ＲＦ回路に並列に配置されたときＬＣ回路は重要でなくなる（即ち、ＥＳＤ回路によって保護される付加回路に並列に配置されるとき、付加回路のインピーダンス値（ＺＲＦ）はＥＳＤデバイスによっては減少しない）ことを保証する。この状態は、一定のインピーダンスを必要とするＲＦ用途の機能回路に対して最適である。これを達成するためには、インダクタは、１を半導体デバイスのキャパシタンス値（Ｃ）と指定の適用周波数の平方（ω２）との積で割った値にほぼ等しいインダクタンス値（Ｌ）を有する必要がある（即ち、Ｌ＝１／ω２Ｃ）。次に、インダクタは所定のインダクタンス値（Ｌ）を達成するように構成される。即ち、コイルの形状、コイルの巻数、コイルの長さ、及び、コイルの直径は全て、所定のインダクタンス値（Ｌ）を達成し、ＥＳＤロバスト性を満たすように予め定められる。
【００１７】
この実施形態は、ＥＳＤインダクタと第１の金属レベルとの間の付加的金属レベルのうちの１つの内部に（例えば、Ｍ２、Ｍ３又はＭ４の内部に）、従って、インダクタとＥＳＤデバイスの間に、シールドをさらに備えることができる。このシールドは、インダクタとＥＳＤデバイスの間の誘導結合が最小になり、インダクタのクォリティ・ファクタＱが最大になることを保証するように構成することができる。さらに、このシールドは、インダクタと第１の金属層との間、又はインダクタと基板との間に延びてＥＳＤデバイスとインダクタを電気的に接続する導電体（例えば、ビア・スタック）を収容する開口部を含む。シールド内の開口部はインダクタのクォリティ・ファクタＱを減少させ得るが、このクォリティ・ファクタの減少は、サイズ・スケーリング及びＥＳＤロバスト性の改善に対してトレードオフされる。
【００１８】
ＥＳＤ回路を完成させ、上述のように機能回路にＥＳＤ保護を与えるために、この実施形態の集積回路構造体はまた、入力／出力パッドを備えることができる。インダクタ・コイルの第１の端部（例えば、内端）、ＥＳＤデバイス、及び機能回路は互いに、そして入力／出力パッドに、電気的に接続される。さらに、コイルの第２の端部（例えば、外端）は接地に電気的に接続することができ、ＥＳＤデバイスはさらに正の電源電圧に電気的に接続することができる。代替的に、コイルの第２の端部（例えば、外端）を正の電源電圧に電気的に接続することができ、ＥＳＤデバイスを接地に電気的に接続することができる。このようにして、ａ．ｃ．解析中、それらは並列配置となる。
【００１９】
さらに、上述の静電放電回路を設計する方法の実施形態、及び、この方法を実施するための、コンピュータによって実行可能な命令のプログラムを有形に具体化する、コンピュータによって読み出し可能なプログラム記憶装置の実施形態が開示される。
【００２０】
具体的には、本方法の実施形態は、例えば、無線周波数（ＲＦ）用途の付加回路を保護するための静電放電回路の設計パラメータを含んだユーザ入力を受け取るステップを含む。ＥＳＤ回路の設計パラメータは、そのＥＳＤ回路が、インダクタに並列に電気的に接続されて、必然的にキャパシタンスをもたらす故にＬＣ回路を形成するＥＳＤデバイスを含むことになることを指定することができる。より具体的には、設計パラメータは、それらに限定されないが、用いるＥＳＤデバイスの特定のタイプ、所望のＥＳＤデバイス保護レベル、及び、インダクタの耐久目標（即ち、インダクタが支障なく維持する必要がある電流密度（例えば、ＥＳＤ電流密度））を含むことができる。さらに、指定の適用周波数（即ち、ＥＳＤ回路によって保護される回路の適用周波数）が受け取られる。
【００２１】
これらの設計パラメータに基づいて、ＥＳＤデバイス単独の初期設計が生成される（即ち、第１の設計）。これは、層間誘電体膜、及び、ＥＳＤデバイスのシリコン領域の上のＥＳＤデバイスの配線（例えば、Ｍ１のような第１の金属レベルへの）を含む。
【００２２】
この第１の設計に基づいて、ＥＳＤデバイスのキャパシタンス値を決定することができる。具体的には、デバイスのサイズ及びタイプによるキャパシタンス値の表にアクセスすることができ、従って、ＥＳＤデバイスのキャパシタンス値は、第１の設計で指定されたＥＳＤデバイスのタイプ及びサイズに基づいて決定することができる。
【００２３】
ひとたびＥＳＤデバイスのキャパシタンス値が決定されると、ＬＣ回路（即ち、ＥＳＤ回路）が適用周波数において共振周波数を有するように、インダクタの所望のインダクタンス値を決定することができる。適用周波数がＬＣタンク共振周波数にあるとき、ＬＣ  ＥＳＤ回路は無限大に近づくインピーダンス値を有することになる。具体的には、共振周波数におけるＬＣ回路のインピーダンス値（ＺＬＣ）は、ＬＣ回路の並列インピーダンスがＥＳＤ回路によって保護される機能回路に比べて大きく、その結果、付加回路のインピーダンス値（ＺＲＦ）はＥＳＤデバイスよっては減少しないことを保証する。この状態は、一定のインピーダンスを必要とするＲＦ用途の回路に対して最適である。この方法論において、回路設計者は、所与の回路用途に対して所望の正味のインピーダンスが達成されるようにＬＣ値を選択できることは明白であることに留意されたい（例えば、ＥＳＤデバイスとＬの結合が適用周波数の近くにあり、付加的なインピーダンスの寄与を有し得る）。インダクタンス値（Ｌ）を決定するために、設計システムは、１をＥＳＤデバイスのキャパシタンス値（Ｃ）と指定の適用周波数の平方（ω２）との積で割った値を求める（即ち、Ｌ＝１／ω２Ｃ）。
【００２４】
ひとたびインダクタンス値（Ｌ）が決定されると、次に、以前に決定されたインダクタンス値を有するインダクタを含み、そしてまたＥＳＤデバイスの初期設計を組み込んだ、別の設計（即ち、第２の設計）を生成することができる。具体的には、インダクタ−ＥＳＤデバイス結合体に関する設計（即ち、第２の設計）は、第１の金属レベルの上（例えば、Ｍ１の上）、より具体的にはＥＳＤデバイスの上にある第２の金属レベル（例えば、Ｍ５レベル）の内部に形成される平面型導電性コイルを含むように生成される。所望のインダクタンス値を達成することは、平面型導電性コイルの直径、コイルの形状、コイルの巻数、及びコイルの長さを選択することにより達成される。この第２の設計は、インダクタをＥＳＤデバイスの上に配向（即ち、位置合せ）させる必要があり、そして、インダクタをＥＳＤデバイスが配線接続される第１の金属レベル（例えば、Ｍ１）又は基板に電気的に接続して、インダクタとＥＳＤデバイスが電気的に接続するようにする必要がある。このことは、インダクタ・コイルの一端部（即ち、第１の端部、例えば、内端）から垂直に第１の金属レベル（即ち、ＥＳＤメタライゼーション、例えば、Ｍ１）まで、又は直接に基板表面のＥＳＤデバイスまで延びる導電体（例えば、ビア・スタック）を設けて、ＥＳＤデバイスとインダクタを電気的に接続することにより達成される。
【００２５】
さらに、上述のように、ユーザからの入力として受け取られる設計パラメータは、インダクタが支障なく維持する必要がある指定の電流密度（例えば、ＥＳＤ電流密度）を含むことができる。この電流密度に基づいて、本方法は、インダクタがこの電流密度を維持できるために必要な最小ワイヤ幅を決定するステップと、次いでインダクタ・コイルがこの最小幅を下回らないワイヤ幅を有するように第２の設計を生成するステップとをさらに含むことができる。
【００２６】
並列に接続されたＥＳＤデバイスとインダクタの両方を有するＥＳＤ回路を設計することにより、ＲＦ回路（即ち、インダクタ−ＥＳＤ回路によって保護される機能回路）の正味のインピーダンスは一定不変（即ち、一定）に保たれるが、これはＲＦ用途に対して最適である。垂直ビア・スタックを有するＥＳＤ回路を設計し、水平アンダーパスの使用を避けることにより、ＥＳＤロバスト性を改善することができる。インダクタをＥＳＤデバイスの真上に配置するように、そしてビア・スタックがインダクタ・コイルの一端部（即ち、第１の端部、例えば、内端）を第１の金属レベルに接続するように、ＥＳＤ回路を設計することにより、ＥＳＤ回路の面積（例えば、合計サイズ）を最小にすることができる。即ち、シリコン・デバイス（例えば、ＥＳＤシリコン・デバイス）をインダクタの下に配置することはシリコン面積を浪費せず、ＥＳＤデバイスの上にインダクタを配置することはインダクタ面積のための面積を浪費しない。さらに、第２のシリコン要素の代わりにＥＳＤ回路内のインダクタを用いることは、チップ面上の面積の節約になる。しかしながら、ＥＳＤデバイスはインダクタの下に配置されるので、誘導結合が生じ、インダクタのクォリティ・ファクタＱは減少することになる。これは、ＲＦ設計、又は金属シールドのような他の要素の導入により補償することができる。
【００２７】
従って、本方法の実施形態は、第１の金属レベルと第２の金属レベルとの間の第３の金属レベル（例えば、Ｍ３）の内部のシールドを含む第３の設計を生成するステップをさらに含む。このシールドは、誘導コイルと、ＥＳＤ要素の金属レベルとの間に配置される。このシールドの設計は、インダクタと、第２の設計の静電放電デバイスとの間の誘導結合を最小にするように構成することができる。このシールドは、インダクタと、第１の金属レベル（例えば、Ｍ１）又は基板表面との間に延びてＥＳＤデバイスとインダクタを電気的に接続する導電体（例えば、ビア・スタック）を収容するための開口部を含むようにさらに設計することができる。この開口部はインダクタのクォリティ・ファクタＱをある程度まで減少させる可能性があるが、このクォリティ・ファクタの減少は、ＥＳＤ回路のサイズ・スケーリングの利益及びＥＳＤ回路のロバスト性に対してトレードオフされる。
【００２８】
上述の本方法の実施形態は、コンピュータにより実施することができ、例えば、静電放電デバイス、インダクタ及びシールドの電子コンポーネントの階層型パラメータ化セル（hierarchical parameterized cell、ｐ−セル）を備える設計キットにアクセスすることによって遂行することができ、ここで電子コンポーネントの各々はコンピュータ支援設計（ＣＡＤ）環境において構築することができる。次に、各々の設計（即ち、ＥＳＤデバイス単独の第１の設計、第１の設計にインダクタを組み込んだ第２の設計、及び、第２の設計にシールドを組み込んだ第３の設計）は、これらの階層型パラメータ化セルを用いて、プロセッサにより生成することができる。
【００２９】
最後に、関連する設計システムの実施形態が開示される。具体的には、設計システムの実施形態は、ユーザ・インターフェース、少なくとも１つのプロセッサ、設計キット、及び記憶装置を含む。
【００３０】
ユーザ・インターフェースは、付加回路（例えば、無線周波数（ＲＦ）用途の回路）を保護するための静電放電（ＥＳＤ）回路の設計パラメータを受け取るように適合させることができる。ＥＳＤ回路の設計パラメータは、そのＥＳＤ回路が、インダクタに並列に電気的に接続されて、必然的にキャパシタンスを有する故にＬＣ回路を形成するＥＳＤデバイスを含むことになることを指定することができる。より具体的には、設計パラメータは、それらに限定されないが、用いるＥＳＤデバイスの特定のタイプ、所望のＥＳＤデバイス保護レベル、及びインダクタの耐久目標（即ち、インダクタが支障なく維持する必要がある電流密度（例えば、ＥＳＤ電流密度））を含むことができる。さらに、指定の適用周波数（即ち、ＥＳＤ回路によって保護される回路に関する適用周波数）が受け取られる。
【００３１】
プロセッサは、設計パラメータに基づいて（例えば、用いるＥＳＤデバイスの特定のタイプ及び所望のＥＳＤデバイス保護レベルに基づいて）、ＥＳＤデバイス単独の第１の設計を生成するように適合させることができる。プロセッサにより生成された第１の設計は、ＥＳＤデバイスのタイプ及びサイズ、並びにＥＳＤデバイスに関する配線を示すことができる。例えば、設計は、ＥＳＤデバイスが第１の金属レベル（例えば、Ｍ１レベル）に配線接続されることを示すことができる。
【００３２】
プロセッサは、この第１の設計に基づいてＥＳＤデバイスのキャパシタンス値を決定するようにさらに適合させることができる。具体的には、設計システムは、デバイスのサイズ及びタイプによるキャパシタンス値の表を含んだ記憶装置をさらに備えることができる。
【００３３】
プロセッサは、表にアクセスして初期設計内で指定されたＥＳＤデバイスの特定のサイズ及びタイプに基づいてＥＳＤデバイスのキャパシタンス値を決定するように、さらに適合させることができる。
【００３４】
プロセッサは、このキャパシタンス値とユーザにより指定された適用周波数とに基づいて、ＬＣ回路（即ち、ＥＳＤ回路）が無限大に近づくインピーダンス値を有するように、インダクタの所望のインダクタンス値を決定するように、さらに適合させることができる。具体的には、適用周波数が共振周波数に等しい場合の並列ＬＣ回路のインピーダンス値（ＺＬＣ）は、ＬＣ回路がＥＳＤ回路によって保護される付加回路によって認識されず、その結果、付加回路のインピーダンス値（ＺＲＦ）はＥＳＤデバイスによっては減少しないことを保証する。この状態は、一定のインピーダンス（例えば、５０オーム）を必要とするＲＦ用途の回路に対して最適である。インダクタンス値（Ｌ）を決定するために、本方法は、１をＥＳＤデバイスのキャパシタンス値（Ｃ）と指定の適用周波数の平方（ω２）との積で割った値を求める（即ち、Ｌ＝１／ω２Ｃ）。
【００３５】
プロセッサは、以前に決定されたインダクタンス値を有するインダクタを含み、そしてまたＥＳＤデバイスの初期設計を組み込んだ、別の設計（即ち、第２の設計）を生成するようにさらに適合させることができる。具体的には、プロセッサは、第１の金属レベル（例えば、Ｍ１）の上にある第２の金属レベル（例えば、Ｍ５レベル）の内部に形成されることになる平面型導電性コイルを設計することにより、ＥＳＤインダクタ−ＥＳＤデバイス結合体の設計（即ち、第２の設計）を生成することができる。プロセッサは、この設計を、結果として得られるインダクタが所望のインダクタンス値を達成するように、平面型導電性コイルの直径、コイルの形状、コイルの巻数、及びコイルの長さを選択することにより生成することができる。プロセッサはさらに、この第２の設計を、インダクタが、ＥＳＤデバイスの上に配向され（即ち、位置合せされ）、そして、インダクタ・コイルの一端部（即ち、第１の端部、例えば、内端）から垂直下方に延びてＥＳＤデバイスとインダクタを電気的に接続させる導電体（例えば、ビア・スタック）によって、ＥＳＤメタライゼーション（即ち、第１の金属レベル）に、又は基板表面上のＥＳＤデバイスに電気的に接続されるように、生成するように適合させることができる。
【００３６】
さらに、上述のように、ユーザからの入力として受け取られる設計パラメータは、インダクタが支障なく維持する必要がある指定の電流密度（例えば、ＥＳＤ電流密度）を含むことができる。プロセッサは、インダクタがこの電流密度を維持するのに必要な最小ワイヤ幅を決定するように適合させることができ、そして、インダクタ・コイルがこの最小ワイヤ幅を下回らないワイヤ幅を有するように（即ち、最小ワイヤ幅が達成できることを保証するためにインダクタをレイアウト内の特定の金属レベルに割り当てるように）、第２の設計をさらに生成するように適合させることができる。このプロセスにおいて、平面型導電性コイルの幅は、電流密度及びコイル・インダクタ自体内の自己発熱効果の評価によるＥＳＤロバスト性を保証するのに十分に広い。
【００３７】
インダクタと第２の設計のＥＳＤデバイスとの間の誘導結合を最小にして、インダクタのクォリティ・ファクタ（Ｑ）を最適化するために、プロセッサはまた、シールドを含み、そして第２の設計を組み込んだ第３の設計を生成するように適合させることができる。具体的には、プロセッサは、シールドがインダクタとＥＳＤデバイスの間に配置され、このシールドが誘導結合を最小にするように構成される、インダクタ−シールド−ＥＳＤデバイス結合体の設計（即ち、第３の設計）を生成するように、適合させることができる。設計されるこのシールドは、インダクタから下方に延びる導電体（例えば、ビア・スタック）を収容するための開口部を含むことができる。設計システムはさらに設計キットを備えることができる。この設計キットは、静電放電デバイス、インダクタ及びシールドの電子コンポーネントのための階層型パラメータ化セル（ｐ−セル又はＰセル）を備えることができ、各々の電子コンポーネントはコンピュータ支援設計（ＣＡＤ）環境において構築することができる。プロセッサは、このキットにアクセスし、これらの階層型パラメータ化セルを用いて、上述の設計の各々（即ち、ＥＳＤデバイス単独の第１の設計、第１の設計にインダクタを組み込んだ第２の設計、及び、第２の設計にシールドを組み込んだ第３の設計）を生成するように、適合させることができる。
【００３８】
本発明の実施形態のこれらの及び他の態様は、以下の説明及び添付の図面と共に熟考するときに、より良く認識され理解されるであろう。しかしながら、以下の説明は本発明の好ましい実施形態及びそれらの多数の特定の詳細を示すが、説明のために与えられるものであって限定のためではないことを理解されたい。本発明の趣旨から逸脱することなく、本発明の実施形態の範囲内で、多くの変更及び修正を行うことができ、本発明の実施形態は全てのそのような修正を含む。
【００３９】
本発明の実施形態は、添付の図面に関する以下の詳細な説明からより良く理解されるであろう。
【図面の簡単な説明】
【００４０】
【図１】集積回路の上面図を示す図である。
【図２】図１の集積回路の断面図を示す図である。
【図３】集積回路構造体の一実施形態の上面図を示す図である。
【図４】図３の集積回路構造体の断面図を示す図である。
【図５】図３の集積回路構造体を示す概略図である。
【図６】集積回路構造体の別の実施形態の断面図を示す図である。
【図７】図６の構造体を組み込んだ概略図である。
【図８】図６の構造体を組み込んだ代替的な概略図である。
【図９】設計方法論の一実施形態を示すフロー図である。
【図１０】設計システムの一実施形態を示す概略図である。
【図１１】本明細書で説明される設計方法論及びシステムを実施するに用いるのに適したコンピュータ・システムの略図である。
【発明を実施するための形態】
【００４１】
本発明の実施形態、及びそれらの種々の特徴並びに利点の詳細は、添付の図面に示され、以下の説明において詳述される非限定的な実施形態を参照して、より十分に説明される。図面に示された構造部は必ずしも一定の縮尺で図示されていないことに留意されたい。周知の構成要素及び処理技術の説明は、本発明の実施形態を不必要に不明瞭にしないために省略される。本明細書で用いられる実施例は、単に、本発明の実施形態を実施することができる方法の理解を容易にすること、さらに当業者が本発明の実施形態を実施できるようにすることを意図したものである。従って、これらの実施例は、本発明の実施形態の範囲を限定するものと解釈されるべきではない。
【００４２】
前述のように、集積回路の入力／出力（Ｉ／Ｏ）パッドには、静電放電電流（例えば、人体型（ＨＢＭ）イベント、充電デバイス型（ＣＤＭ）イベント、マシン型（ＭＭ）イベントなどからの）を安全に放電させるための静電放電（ＥＳＤ）デバイスが接続されることが多い。しかしながら、ＥＳＤデバイスは、通常、ダイオード、トランジスタ、整流器などのような、本質的にキャパシタンス（Ｃ）をもたらす能動素子を用いて形成される。従って、ＲＦ用途にＥＳＤデバイスを組み込むことは、上述のように、インピーダンスを増加させてＲＦ回路性能を妨げる。
【００４３】
この問題を解決するために、ＥＳＤ回路にインダクタを組み込むことができる。具体的には、ＥＳＤ回路に組み込まれたインダクタは、キャパシタンスの増加を無効化してインピーダンスを一定に保つことになる。しかしながら、集積回路にインダクタを組み込むことは付加的な問題を起す。第１に、インダクタに必要な広い面積のために、ＲＦ用途のサイズ・スケーリングが制限される。第２に、インダクタが高いクォリティ・ファクタ（Ｑ）を有するためには、インダクタと基板内の能動素子との間の誘導結合を最小にしなければならない。誘導結合は、例えば、インダクタが基板内のあらゆる能動素子の上にならないようにインダクタを形成することにより最小にすることができる。代替的に、誘導結合は、インダクタの真下にエア・カラムを形成する（引用により本明細書に組み入れられる２００６年９月１２日発行のＣｈａｎ他による特許文献１に示されるように）ことにより、又はインダクタと基板の間にシールドを形成する（２００４年１２月２１日発行のＰａｒｋ他による特許文献２に示されるように）ことにより、最小化することができる。
【００４４】
例えば、図１及び図２は、ＢＥＯＬインダクタ１３０とシールド１２０を組み込んだ１つの例示的な構造体１００の、それぞれ上面図及び断面図を示す。集積回路構造体１００は、後工程（ＢＥＯＬ）インダクタ１３０（例えば、Ｍ５層内のパターン化された）を備える。このインダクタ１３０と導電性基板１１０（例えば、能動デバイスを含む）の間の誘導結合は、インダクタ１３０のクォリティ・ファクタＱを減少させる可能性がある。この誘導結合は、インダクタ１３０の下に何もデバイスが形成されない場合に、減少させることができる。代替的に、構造体１００に、インダクタ１３０よりも面積が大きく、誘導結合をもたらす円電流の形成を防止するパターン化された導電性シールド１２０を組み込む（例えば、Ｍ２層内に）ことにより、誘導結合を除去する又は少なくとも最小にすることができる。
【００４５】
いずれの方法においても、インダクタ１３０のコイルの内端１３１と構造体１００の内部の何れかの他のコンポーネント（例えば、基板内のデバイス、別の金属レベル、など）との間の電気的接続は、通常、ビア・スタック１４１によってもたらされ、このビア・スタックは下方に金属レベル（例えば、Ｍ３）まで延びてこの金属レベル上の導電性アンダーパス又は付加的ワイヤ１４２に接続する。アンダーパス１４２はインダクタ１３０を越えて横方向に延びて他の金属レベルの何れかに接続することができる。例えば、誘導結合を防止するためにインダクタの下の基板には何もデバイスが配置されない場合、アンダーパス１４２は、コイルの内端１３１をインダクタ１３０の横方向境界の外部のコンポーネントに接続できるようにする。代替的に、誘導結合を防止するためにシールドを用いる場合には、アンダーパス１４２は、シールド１２０をバイパスして（即ち、迂回して）基板１１０まで下る接続を可能にする。しかしながら、この構造体１００は、サイズ・スケーリング及び静電放電（ＥＳＤ）のロバスト性に対する限界を示す。
【００４６】
具体的には、インダクタ１３０の内端１３１からの電気的接続１４１−１４２は異なる金属レベルのアンダーパス１４１を含むので、インダクタ１３０には複数の金属レベルが必要となる。さらに、アンダーパス１４２はインダクタ１３０及びシールド１２０の横方向境界の外部の他のコンポーネントと電気的に接続される。従って、集積回路１００が必要とする面積は、既に大きなインダクタ１３０に対する面積よりも一層大きくなる。さらに、インダクタ１３０がＥＳＤデバイスとして機能する場合、又は代替的に静電放電（ＥＳＤ）回路に組み込まれる場合、インダクタ１３０のＥＳＤロバスト性はその最小値のワイヤ幅によって制限される。即ち、インダクタ１３０が支障なく維持することができる静電放電（ＥＳＤ）電流密度は、コイル・ワイヤの最小幅の関数である。通常ＢＥＯＬ金属レベル（Ｍｎ−Ｍ１）の厚さは基板１１０に向かって次第に減少するので、インダクタ１３０のアンダーパス１４２が形成される金属レベル（例えば、Ｍ３）の厚さが、インダクタ１３０のＥＳＤロバスト性を事実上制限する。
【００４７】
上記を考慮して、本明細書では、インダクタを組み込んだ改善された集積回路構造体（例えば、静電放電（ＥＳＤ）回路構造体）、そのＥＳＤ回路構造体の設計方法論、及び、関連する設計システムの実施形態が開示される。
【００４８】
図３及び図４の上面図及び断面図を組み合わせて参照すると、集積回路構造体２００の実施形態は、基板２１０、基板２１０の上の第１の金属レベル（例えば、Ｍ１）、及び第１の金属レベルの上の第２の金属レベル（例えば、Ｍ５）を備えることができる。この集積回路構造体２００は、第２の金属レベル内のインダクタ２３０（即ち、後工程（ＢＥＯＬ）インダクタ）をさらに備えることができる。インダクタ２３０は、基板２１０の上に、実質的に平行に位置合せすることができる。インダクタ２３０は、内端２３１及び外端２３２を有する平面型導電性コイル（例えば、円形コイル、長方形コイル、八角形コイルなど）を含むことができる。
【００４９】
より具体的には、インダクタ２３０は、第１の端部（例えば、内端）を有するパターン化された導電性ワイヤ２３３を含むことができる。ワイヤ２３３は、第１の端部２３１の周りに長方形、正方形、円形、八角形などのコイル状に巻きついて（即ち、螺旋形になる、回る、など）、各々の巻き、螺旋などが同じ水平面上にあるように、そして内端２３１の周りの連続した各々の巻きの直径が次第に大きくなるようにすることができる。従って、ワイヤ２３３の本体は、第１の端部２３１を囲むことができる。ワイヤ２３３はさらに、第２の端部２３２（例えば、外端）を有することができる。このワイヤ２３３は、基板２１０に平行且つ基板２１０の上の第２の面（例えば、第１の金属レベル、Ｍ１）に平行な第１の面（例えば、第２の金属レベル、Ｍ５）の内部に配置することができる。
【００５０】
さらに、導電体２４１（例えば、ビア・スタック）をコイルの一端部２３１（即ち、第１の端部、例えば、内端）から垂直に下方に第１の金属レベル（例えば、Ｍ１）まで、又は基板表面まで延ばして、導電体２４１がインダクタ２３０、第１の金属レベル（例えば、Ｍ１）及び基板２１０に対して垂直となるようにすることができる。
【００５１】
集積回路構造体２００は、第１の金属レベル（例えば、Ｍ１）と第２の金属レベル（例えば、Ｍ５）との間に、第３の金属レベル（例えば、Ｍ２）をさらに備えることができる。この第３の金属レベル（即ち、第３の面）は、あらゆる結合を最小にする、特に、基板２１０とインダクタ２３０の間のあらゆる誘導結合を最小にして、インダクタ２３０のクォリティ・ファクタＱが最適化されることを保証するためのパターン化された導電性シールド２２０を含むことができる。このシールド２２０は、誘導結合を最小にするのに適した任意のパターン化された導電性シールドを含むことができる。具体的には、導電性シールド２２０のパターンは、インダクタ２３０に平行な第２の面（例えば、第１の金属レベル、Ｍ１）の内部に配置された導電性構造を含むことができる。導電性シールド２２０は、シールド２２０の導電性部分の間の、円電流の形成を防止して誘導結合を防止するスロット２２２（例えば、誘電体充填部分）を含んだ、放射状パターン、直線状パターン、又は任意の他の適切なパターンを含むことができる。例えば、回路２００は、引用により本明細書に組み入れられる特許文献２に開示されたものと類似のパターン化された導電性シールドを組み込むことができる。
【００５２】
しかしながら、本発明のシールド２２０は、インダクタ２３０から下方垂直にシールド２２０まで延びる導電体２４１（例えば、ビア・スタック）を収容するための開口部２２１をさらに含むことができる。ビア・スタック２４１とシールド２２０の間の開口部２２１内のスペースは層間誘電体で充填してビア・スタック２４１をシールド２２０から確実に絶縁することができる。この開口部２２１は、インダクタ２３０のクォリティ・ファクタＱをある程度まで減少させ得るが、このクォリティ・ファクタの減少は、以下の事実、即ち、インダクタ２３０が、インダクタ２３０とシールド２２０の間の金属レベル（例えば、Ｍ３）内に、第１の金属レベル（例えば、Ｍ１）又は基板表面、従って基板内の回路又はデバイスにインダクタ２３０の内端を電気的に接続するための狭いアンダーパス（例えば、図１のアンダーパス１４２を参照）を必要としないという事実からもたらされる、回路サイズ・スケーリングの利益及びＥＳＤロバスト性の利益に対してトレードオフされる。
【００５３】
図５を参照すると、インダクタ２３０は単独で、第１の金属レベル（例えば、Ｍ１）に配線接続された付加回路２８０（例えば、無線周波数（ＲＦ）用途のための機能性集積回路）のための静電放電（ＥＳＤ）デバイスとして機能することができる。具体的には、集積回路構造体は、入力／出力パッド２６０及び付加回路２８０をさらに備えることができる。コイル２３０の第２の端部２３２（例えば、外端）は正の電源電圧２５１に電気的に接続することができ、コイル２３０の第１の端部２３１（例えば、内端）は入力／出力パッド２６０及び付加回路２８０に電気的に接続する（例えば、第１の金属レベルを経由して）ことができる。コイル２３０の第１の端部２３１がさらに接地２５２に短絡され、そして、コイル２３０が、支障なく指定の電流密度（例えば、静電放電（ＥＳＤ）電流密度）を維持することができる所定の最小幅を有する金属ワイヤを含む場合、インダクタ２３０は、回路２８０を保護するためのＥＳＤデバイスとして機能することができる。代替的に、コイルの第２の端部（例えば、外端）がＶＤＤにさらに接続され、そして、コイルが支障なく指定の電流密度（例えば、静電放電（ＥＳＤ）電流密度）を維持することができる所定の最小幅を有する金属ワイヤを含む場合、インダクタはＥＳＤデバイスとして機能することができる。
【００５４】
代替的に、インダクタ２３０は、第１の金属レベルに配線接続された付加回路（例えば、ＲＦ用途に用いられる機能性集積回路）に対してＥＳＤ保護を与えるためのＥＳＤ回路を形成する別のＥＳＤデバイスと共同して動作することができる。具体的には、図６を参照すると、１つの例示的な実施形態において、集積回路構造体６００は静電放電（ＥＳＤ）回路を備えることができる。このＥＳＤ回路は、ＢＥＯＬインダクタ６３０と並列に接続された半導体デバイス、より具体的には、ＢＥＯＬインダクタ６３０と並列に接続された静電放電（ＥＳＤ）デバイス６１１を備えて付加回路に対してＥＳＤ保護を与えることができる。従って、半導体デバイスは必然的にキャパシタンスを有するので、このＥＳＤ回路は直列のインダクタ・キャパシタ（ＬＣ）回路を含む。
【００５５】
この並列ＬＣ回路（即ち、ＥＳＤ回路）内のインダクタ６３０は、所与の適用周波数（ω）に対して、そのＥＳＤデバイス６１１のキャパシタンス値を無効化するように構成することができる。本実施形態はさらに、インダクタをＥＳＤデバイス６１１の上に位置合せし、単一の垂直導電体６４１（例えば、ビア・スタック）を用いてインダクタ・コイル６３０の内端６３１とＥＳＤデバイス６１１の間に電気的接続を形成することにより、ＥＳＤ回路のサイズを最小にし、ＥＳＤロバスト性を最適化することを可能にする。具体的には、インダクタ６３０と第１の金属レベル（例えば、Ｍ１）の間の水平アンダーパスの使用を避けることにより、導電体の幅が低減されなくなるので、ＥＳＤロバスト性を改善することができる。さらに、インダクタ６３０のクォリティ・ファクタＱは、インダクタ６３０とＥＳＤデバイス６１１の間に、誘導結合を最小にするようにシールド６２０を設けることにより最適化される。シールド６２０内の開口部はその中をビア・スタック６４１が貫通することを可能にし、インダクタ６３０のクォリティ・ファクタＱの減少を、回路サイズ・スケーリング及びＥＳＤロバスト性の利益に対してトレードオフする。
【００５６】
より具体的には、集積回路構造体６００は、基板６１０、基板６１０の上の第１の金属レベル（例えば、Ｍ１）、及び第１の金属レベルの上の第２の金属レベル（例えば、Ｍ５）を備えることができる。集積回路構造体６００は、基板６１０内に、例えば、第１の金属レベル（例えば、Ｍ１）に配線接続された（即ち、電気的に接続された）ＥＳＤデバイス６１１をさらに備えることができる。このＥＳＤデバイス６１１は単一コンポーネント又は複数コンポーネントのデバイスを含むことができる。ＥＳＤデバイス６１１のタイプ及びサイズは、ＥＳＤデバイス６１１が付加回路（例えば、無線周波数（ＲＦ）用途に設計された集積回路）に所望のレベルの静電放電（ＥＳＤ）保護を与えることができるように、予め定めることができる。具体的には、ＥＳＤデバイス６１１は、通常のＥＳＤデバイス、例えば、ダイオード、ダブル・ダイオード、ポリバウンド・ダイオード（poly-bound diode）、ｎ型電界効果トランジスタ（ｎ−ＦＥＴ）、ｐ型電界効果トランジスタ（ｐ−ＦＥＴ）、バイポーラ・トランジスタ、シリコン制御整流器、抵抗器、バラクタなど、又はそれらの任意の適切な組合せを含むことができる。ＥＳＤデバイスは、例えば、シリコン、シリコン・ゲルマニウム、ゲルマニウム、ガリウムヒ素、又はリン化インジウムを含むことができる。ＥＳＤデバイス６１１は、そのサイズ及びタイプに基づいて、必然的に特定のキャパシタンス値（Ｃ）を有することになる。
【００５７】
集積回路構造体６００は、第２の金属レベル（例えば、Ｍ５）内に、ＥＳＤデバイス６１１の上で実質的に平行に位置合せされたインダクタ６３０をさらに備えることができる。このインダクタ６３０は、単一の金属レベル（例えば、Ｍ５）内に収容され、内端６３１及び外端６３２を有する平面型導電性コイルを含むことができる。インダクタ６３０は、内端６３１及び外端６３２を有する平面型導電性コイル（例えば、円形コイル、長方形コイル、正方形コイル、八角形コイルなど）を含むことができる。より具体的には、インダクタ６３０は、第１の端部（例えば、内端）を有するパターン化された導電性ワイヤ６３３を含むことができる。ワイヤ６３３は、第１の端部６３１の周りに円形、正方形、長方形、八角形などのコイル状に巻きついて（即ち、螺旋形になる、回る、など）、各々の巻き、螺旋などが同じ水平面上にあるように、そして内端６３１の周りの連続的な巻きの直径が次第に大きくなるようにすることができる。従って、ワイヤ６３３の本体は、第１の端部６３１を囲むことができる。ワイヤ６３３は、第２の端部６３２（例えば、外端）をさらに有することができる。このワイヤ６３３は、基板６１０に平行且つ基板６１０の上の第２の面（例えば、第１の金属レベル、Ｍ１）に平行である、第１の面（例えば、第２の金属レベル、Ｍ５）内に配置することができる。
【００５８】
さらに、導電体６４１をコイルの一端部（即ち、第１の端部、例えば、内端６３１）から垂直下方に第１の金属レベル（例えば、Ｍ１）まで又は基板表面まで延ばして、導電体６４１が、第２の金属レベル（例えば、Ｍ５）内のインダクタ６３０、第１の金属レベル（例えば、Ｍ１）、及び基板６１０に対して垂直になるようにし、そしてインダクタ６３０がＥＳＤデバイス６１１に電気的に接続するようにすることができる。この導電体６４１は、例えば、従来通りに形成されたＢＥＯＬビア・スタック（即ち、積層されたビア柱）を含むことができる。ＢＥＯＬビア・スタックは通常、層間誘電体（ＩＬＤ）内に埋め込まれて互いに絶縁された異なる金属レベル（例えば、Ｍ１−Ｍ５）上の高導電性メタラジの配線により形成され、所望の位置で、金属充填ア・スタッドにより相互接続される。従って、集積回路６００は、並列インダクタ−キャパシタ（ＬＣ）回路を備えたＥＳＤ回路を備える。
【００５９】
コイル６３０は、ＥＳＤロバスト性に関して予め選択された（即ち、支障なく指定の電流密度（例えば、指定の静電放電電流密度）を維持するように予め選択された）所定の最小幅６３５（即ち、断面積）を有する金属ワイヤ（例えば、やはりＥＳＤロバスト性に関して予め選択された銅（Ｃｕ）又は（Ａｌ）のワイヤ）を含むことができる。従って、後工程（ＢＥＯＬ）金属レベル（Ｍｎ−Ｍ１）の厚さは通常、基板６１０に向かって（即ち、ＥＳＤデバイス６１１に向かって）次第に減少するので、インダクタ・コイル６３０は、必要な最小ワイヤ幅６３５を収容するためにＢＥＯＬ金属レベルのうちの予め選択された１つ（例えば、図示するように、Ｍ５）の内部に形成することができる。インダクタ６３０の場合と同様に、導電体６４１は、支障なく指定の電流密度を維持することができる所定の断面積を有することができる。
【００６０】
さらに、このＬＣ回路内のインダクタ６３０は、所定のインダクタンス値（Ｌ）を有するように構成することができる。この所定のインダクタンス値（Ｌ）は、ＥＳＤデバイス６１１のキャパシタンス値（Ｃ）、及び指定の適用周波数（ω）（例えば、ＲＦ用途の適用周波数（ω））に基づいて、ＬＣ回路の全体のインピーダンス値（ＺＬＣ）がＬＣ共振点又はその近傍にあるように（例えば、無限大に近づくように）することができる。ＬＣ共振点又はその近傍のＬＣ回路のインピーダンス値（ＺＬＣ）（即ち、無限大に近づく）は、そのＬＣ回路が、ＥＳＤ回路によって保護される付加回路（例えば、ＲＦ用途の機能性集積回路）によって認識されないことを保証する。この状態は、一定のインピーダンスを必要とするＲＦ用途の回路に対して最適である。これを達成するためには、インダクタ６３０は、１をＥＳＤデバイス６１１のキャパシタンス値（Ｃ）と指定の適用周波数の平方（ω２）との積分で割った結果にほぼ等しいインダクタンス値（Ｌ）を有する必要がある（即ち、Ｌ＝１／ω２Ｃ）。次いで、インダクタ６３０は所定のインダクタンス値（Ｌ）を達成するように構成される。即ち、コイル６３０の形状（例えば、円形、正方形、長方形、八角形状など）、コイル６３０の巻数（即ち、螺旋の巻数）、コイル６３０の内端６３１から外端６３２までの長さ、及び、コイル６３０の直径は全て、所定のインダクタンス値（Ｌ）を達成するように予め定められる。
【００６１】
上述のように、ＥＳＤデバイス６１１及びインダクタ６３０の両方を有するＥＳＤ回路６００を形成することにより、ＲＦ用途の付加回路のインピーダンス値（ＺＲＦ）は一定に保たれる。一定のインピーダンス値（例えば、約５０オーム）は、ＲＦ用途に対して望ましい。さらに、インダクタ６３０をＥＳＤデバイス６１１の真上に配置することにより、そしてインダクタ６３０とＥＳＤデバイス６１１を垂直導電体６４１で接続することにより、ＥＳＤ回路６００の全体のサイズ（即ち、ＥＳＤ回路が占めるチップ面積）を最小にすることができる。インダクタとＥＳＤデバイスを垂直ビア・スタックで接続して水平アンダーパスの使用を避けることにより、ＥＳＤロバスト性を改善することができる。しかしながら、ＥＳＤデバイス６１１はインダクタ６３０の真下にあるので、必然的に誘導結合が生じ、インダクタ６３０のクォリティ・ファクタＱが減少する。
【００６２】
従って、回路６００は、インダクタ６３０とＥＳＤデバイス６１１の上の第１の金属レベル（例えば、Ｍ１）との間の金属レベル（例えば、Ｍ２）内に、シールド６２０をさらに備えて、誘導結合を最小にし、確実にインダクタ６３０のクォリティ・ファクタＱを最適化する。このシールド６２０は、インダクタ６３０に平行な第２の面（例えば、第１の金属レベル、Ｍ１）内に位置する導電性構造体を含むことができる。導電性シールド６２０は、誘導結合を最小にするのに適した任意のパターン化された導電性シールドをさらに含むことができる。具体的には、導電性シールド６２０のパターンは、シールド６２０の導電性部分６２３の間のスロット６２２（例えば、誘電体充填スロット）を含む、放射状パターン、直線状パターン、又は任意の他の適切なパターンを含むことができる。これらのスロット６２２は、円電流の形成を防止して誘導結合を防止する。例えば、回路６００は、特許文献２に開示されたのと類似のパターン化された導電性シールドを組み込むことができる。
【００６３】
しかしながら、本実施形態のシールド６２０は、インダクタ６３０から下方に延びる導電体６４１（例えば、ビア・スタック）を収容するための開口部６２１をさらに含むことができる。ビア・スタック６４１とシールド６２０の間の開口部６２１内のスペースを層間誘電体で充填して、確実にビア・スタック６４１をシールド６２０から絶縁することができる。この開口部６２１は、インダクタ６３０のクォリティ・ファクタＱをある程度減少させ得るが、このクォリティ・ファクタの減少は、ＥＳＤ回路のサイズ・スケーリングの利益及びＥＳＤ回路のロバスト性の利益に対してトレードオフされる。これらの利益は、インダクタ６３０がＥＳＤデバイスの真上に配置され、シールド６２０とインダクタ６３０の間の金属レベル（例えば、Ｍ３）内に、インダクタ・コイル６３０の内端６３１とシールド６２０及びインダクタ６３０の横方向境界の外部の任意の他のオンチップ・コンポーネントとの間の電気的接続を可能にするための狭いアンダーパス（例えば、図１のアンダーパス１４２を参照）を必要としないという事実から生じる。
【００６４】
図７及び図８の概略図を参照すると、ＥＳＤ回路６００を完成させて付加集積回路６８０（例えば、ＲＦ用途の）にＥＳＤ保護を与えるために、集積回路構造体６００は、上述のように、入力／出力パッド２６０をさらに備えることができる。インダクタ・コイル６３０の一端部（即ち、第１の端部、例えば、内端６３１）とＥＳＤデバイス６１１は互いに電気的に接続され、同時に、入力／出力パッド６６０及び付加回路６８０に電気的に接続される。さらに、図７に示すように、コイル６３０の第２の端部（例えば、外端６３２）は接地６５２（ＶＳＳ）に電気的に接続することができ、そしてＥＳＤデバイス６１１は正の電源電圧６５１（ＶＤＤ）に電気的に接続することができる。代替的に、図８に示すように、コイル６３０の第２の端部（例えば、外端６３２）を正の電源電圧６５１（ＶＤＤ）に電気的に接続することができ、ＥＳＤデバイス６１１は接地６５２（ＶＳＳ）に電気的に接続することができる。
【００６５】
図９を参照すると、上述し、図６に示した集積回路構造体６００を設計する方法、及び、この方法を実施するための、コンピュータによって実行可能な命令のプログラムを有形に具体化するコンピュータによって読み取り可能なプログラム記憶装置の実施形態がさらに開示される。
【００６６】
具体的には、本方法の実施形態は、例えば、無線周波数（ＲＦ）用途の付加回路を保護するための静電放電回路の設計パラメータを含んだユーザ入力を受け取るステップを含む（８０２−８０４）。ＥＳＤ回路の設計パラメータは、そのＥＳＤ回路が、後工程（ＢＥＯＬ）インダクタ６３０に並列に電気的に接続されて、ＥＳＤデバイスが必然的にキャパシタンスを有する故にＬＣ回路を形成する、ＥＳＤデバイス６１１を半導体基板６１０内に備えることを指定することができる。より具体的には、設計パラメータは、それらに限定されないが、用いるＥＳＤデバイス６１１の特定のタイプ、所望のＥＳＤデバイス保護レベル、及び、インダクタの耐久目標（即ち、インダクタが支障なく維持する必要がある電流密度（例えば、ＥＳＤ電流密度））を含むことができる（８０４）。具体的には、ＥＳＤデバイス６１１は、従来の単一コンポーネント又は複数コンポーネントのＥＳＤデバイス、例えば、ダイオード、ダブル・ダイオード、ポリバウンド・ダイオード（poly-bound diode）、ｎ型電界効果トランジスタ（ｎ−ＦＥＴ）、ｐ型電界効果トランジスタ（ｐ−ＦＥＴ）、バイポーラ・トランジスタ、シリコン制御整流器、抵抗器、バラクタなど、又はそれらの任意の適切な組合せとして指定することができる。さらに、指定の適用周波数（即ち、ＥＳＤ回路によって保護される回路に関する適用周波数）が受け取られる（８０３）。
【００６７】
これらのユーザ定義の設計パラメータに基づいて（例えば、用いるＥＳＤデバイス６１１の特定のタイプ、及び所望のＥＳＤデバイス保護レベルに基づいて）、及び、選択されたＥＳＤデバイスに対して以前に確立された（即ち、プログラムされた）付加的な設計パラメータに基づいて、ＥＳＤデバイス６１１単独の初期設計（即ち、第１の設計）が生成される（８０６）。第１の設計の生成は、特にＥＳＤデバイスのタイプ及びサイズ並びにそのＥＳＤデバイスの配線を示す、概略設計及びレイアウト設計の両方を生成するステップを含むことができる（８０７）。例えば、設計は、ＥＳＤデバイス６１１が第１の金属レベル（例えば、Ｍ１レベル）に配線接続されることを示すことができる。
【００６８】
この第１の設計に基づいて、ＥＳＤデバイス６１１のキャパシタンス値（Ｃ）を決定することができる（８０８）。具体的には、デバイスのサイズ及びタイプによるキャパシタンス値の表にアクセスすることができ、それにより、ＥＳＤデバイス６１１のキャパシタンス値を、第１の設計で指定されたＥＳＤデバイスのタイプ及びサイズに基づいて、決定することができる（８０９）。
【００６９】
ひとたびＥＳＤデバイス６１１のキャパシタンス値（Ｃ）が決定されると、インダクタ６３０の所望のインダクタンス値（Ｌ）は、ＬＣ回路の全体のインピーダンス値（ＺＬＣ）がＬＣ共振又はその近傍の値になるように（例えば、無限大に近づくように）、決定することができる（８１０）。具体的には、適用周波数がＬＣ回路の共振周波数に近似的に等しい場合、ＬＣ回路のインピーダンス値（ＺＬＣ）は無限大に近づく。共振周波数における（即ち、無限大に近づく）ＬＣ回路のインピーダンス値（ＺＬＣ）は、ＬＣ回路はそれがＥＳＤ回路によって保護される付加回路と並列に配置されたときには有意でなくなる（即ち、ＥＳＤ回路によって保護される付加回路によって認識されない）ことを保証し、その結果、付加回路のインピーダンス値（ＺＲＦ）はＥＳＤデバイスによっては減少しない。この状態は、一定のインピーダンスを必要とするＲＦ用途の機能回路に対して最適である。インダクタンス値（Ｌ）を決定するために、本方法は、１をＥＳＤデバイスのキャパシタンス値（Ｃ）と指定の適用周波数の平方（ω２）との積で割った値を求める（即ち、Ｌ＝１／ω２Ｃ）（８１１）。
【００７０】
ひとたび所望のインダクタンス値（Ｌ）が決定されると、次に、以前に決定されたインダクタンス値を有するインダクタ６３０を備え、そしてさらにＥＳＤデバイス６１１の初期設計を組み込んだ別の設計（即ち、第２の設計）を生成することができる（８１２）。具体的には、インダクタ−ＥＳＤデバイス結合体の設計（即ち、第２の設計）は、第１の金属レベルの上（例えば、Ｍ１の上）にあり、より具体的にはＥＳＤデバイス６１１の上にある第２の金属レベル（例えば、Ｍ５レベル）内に形成される平面型導電性コイル６３０を備えるように生成される。所望のインダクタンス値を達成するステップは、平面型導電性コイルの直径、コイルの形状（例えば、正方形、長方形、円形、八角形など）、コイル内の巻数（即ち、螺旋の巻数）、及び、コイルの内端６３１から外端６３２までの長さを選択することにより遂行される（８１４）。
【００７１】
具体的には、インダクタ６３０は、第１の端部６３１の周りに円形、正方形、長方形、八角形などのコイル状に巻きついて（即ち、螺旋になる、回る、など）、各々の巻き、螺旋などが同じ水平面上にあるようにし、そして内端６３１の周りの連続的な各巻きの直径が次第に大きくなるようにしたワイヤ６３３として設計することができる。従って、ワイヤ６３３の本体は、第１の端部６３１を囲むことができる。ワイヤ６３３はさらに、第２の端部６３２（例えば、外端）を有することができる。このワイヤ６３３は、基板６１０に平行且つ基板６１０の上の第２の面（例えば、第１の金属レベル、Ｍ１）に平行な第１の面（例えば、第２の金属レベル、Ｍ５）内に配置することができる。
【００７２】
この第２の設計は、インダクタ６３０をＥＳＤデバイス６１１の上に配向（即ち、位置合せ）させる必要があり、そしてインダクタ６３０を第１の金属レベル（例えば、Ｍ１）又は基板に電気的に接続してインダクタ６３０とＥＳＤデバイス６１１が電気的に接続するようにする必要がある。このことは、インダクタ・コイル６３０の一端部（即ち、第１の端部、例えば、内端６３１）から垂直にＥＳＤデバイスのメタライゼーション（即ち、第１の金属レベル（例えば、Ｍ１））まで、又は基板表面まで延びる導電体６４１を設け、その結果、導電体６４１が第２の金属レベル（例えば、Ｍ５）内のインダクタ６３０、第１の金属レベル（例えば、Ｍ１）、及び、基板６１０に対して垂直になるようにし、そしてＥＳＤデバイス６１１とインダクタ６３０が電気的に接続されるようにすることにより、達成される。この導電体６４１は、例えば、従来のＢＥＯＬビア・スタック（即ち、積層されたビア柱、上記の説明を参照）として設計することができる。単一の垂直ビア・スタックを用いて水平アンダーパスの使用を避けることにより、導電体の幅を減らす必要がなくなるので、ＥＳＤロバスト性を改善することができる。
【００７３】
さらに、上述のように、ステップ８０２においてユーザから入力として受け取る設計パラメータは、ＥＳＤ回路、特にインダクタ６３０が支障なく維持する必要がある指定の電流密度（例えば、ＥＳＤ電流密度）を含むことができる。この電流密度に基づいて、本方法は、インダクタ６３０がこの電流密度を維持できるために必要な最小ワイヤ幅を決定するステップ（８１３）、次いでプロセス８１２において、インダクタ・コイル６３０及びビア・スタック６４１がこの最小幅を下回らないワイヤ幅を有するように第２の設計を生成するステップをさらに含むことができる。この最小ワイヤ幅６３５がインダクタ６３０に適合することを確実にするために、本方法は、コイルを形成するのに望ましい厚さを有する金属レベル（例えば、Ｍ５）を選択するステップを含む。第１の設計の場合と同様に、第２の設計の生成は、概略設計とレイアウト設計の両方を生成するステップを含むことができる。
【００７４】
ＥＳＤデバイス６１１とインダクタ６３０の両方を直列に用いるＥＳＤ回路を設計することにより、ＥＳＤ回路によって保護される付加回路のインピーダンス（ＺＲＦ）は、不変（即ち、一定）に保たれるが、これはＲＦ用途に対して最適である。インダクタ６３０がＥＳＤデバイス６１１の真上に配置されるように、そして垂直ビア・スタック６４１による電気的接続が設けられるようにＥＳＤ回路を設計することにより、ＥＳＤ回路のサイズは最小にすることができる。しかしながら、ＥＳＤデバイス６１１はインダクタ６３０の真下に配置されるので、誘導結合が生じ、インダクタ６３０のクォリティ・ファクタＱは減少することになる。従って、本方法の実施形態はさらに、パターン化された導電性シールド６２０を備えた第３の設計を生成するステップを含む（８１６）。
【００７５】
インダクタ−シールド−ＥＳＤデバイス結合体の設計（即ち、第３の設計）を生成するステップは、インダクタ６３０とＥＳＤデバイス６１０の間にそれらに平行に配置され、そしてキャパシタンス結合を最小にするように構成されたシールド６２０を設計するステップ（８１７）を含むことができる。シールド６２０の設計は、インダクタ６３０に平行な第２の面（例えば、第１の金属レベル、Ｍ１）内に位置する導電性構造体を含むことができる。さらに、シールド６２０の設計は、誘導結合を最小にするのに適した任意の平面型のパターン化された導電性シールドを含むことができる。具体的には、導電性シールド６２０のパターンは、シールド６２０の導電性部分６２３の間のスロット６２２（例えば、誘電体充填スロット）を含んだ、放射状パターン、直線状パターン、又は任意の他の適切なパターンを含むことができる。これらのスロット６２２は、円電流の形成を防止して誘導結合を防止する。例えば、回路６００は、特許文献２に開示されたのと類似のパターン化された導電性シールドを組み込むことができる。
【００７６】
しかしながら、シールド６２０は、インダクタ６３０から下方に延びる導電体６４１（例えば、ビア・スタック）を収容するための開口部６２１をさらに含むことができる。この設計は、開口部６２１内のビア柱６４１を囲むスペースを充填するための層間誘電体（ＩＬＤ）材料をさらに含むことができる。この開口部６２１は、インダクタ６３０のクォリティ・ファクタＱをある程度まで減少させ得るが、このクォリティ・ファクタの減少は、ＥＳＤ回路のサイズ・スケーリングの利益及びＥＳＤ回路のロバスト性の利益に対してトレードオフされるが、これらの利益は、インダクタ６３０が、シールド６２０をバイパスして、インダクタ６３０とＥＳＤデバイス６１１の間の電気的接続を完成するのに、狭いアンダーパス（図１のアンダーパス１４２を参照）を必要としないという事実からもたらされるものである。
【００７７】
本方法の実施形態は、上述のように、引用によりここに組み入れられる（１）２００４年３月９日発行のＶｏｌｄｍａｎによる特許文献３、及び、（２）２００５年５月１２日公開のＣｏｌｌｉｎｓ他による特許文献４に開示されている方法の実施形態に類似した方法でコンピュータにより実施することができる。具体的には、上述のＥＳＤ回路６００を設計する方法は、各設計段階において（即ち、ＥＳＤデバイス単独の第１の設計段階（ステップ８０２参照）、第１の設計にインダクタを組み込む第２の設計段階（ステップ８１２参照）及び、第２の設計にシールドを組み込む第３の設計段階（ステップ８１６参照））、階層型パラメータ化セル（ｐ−セル）を備えた設計キットを用いて実施することができ、これらはより高レベルのネットワークに構築され、最終的に、完成ＥＳＤ回路６００のレイアウト設計及び概略設計を形成する。
【００７８】
より具体的には、設計キットは、ＥＳＤデバイス、インダクタ、及びシールドの電子的コンポーネントのための階層型パラメータ化セル又はｐ−セルを備える。キット内のｐ−セルは、最低レベルのコンポーネントを含む単純な低レベルのｐ−セルと、例えばコンポーネントのストリングを含む高レベルのｐ−セルとを含むことができる。これらのｐ−セルは、本質的には、コンピュータがレイアウト設計及び概略設計の両方を生成するためにコンポーネントをシミュレートするのに必要な全てのパラメータを含んだコンポーネントのコンピュータ・モデルである。ｐ−セルのパラメータの幾つかは固定され（例えば、コンポーネントのタイプにより）、一方他のものはユーザ指定であるか、又はユーザ入力に基づいて自動生成される。さらに、ｐ−セルの幾つかは、特定のパラメータを達成するように操作することができる（即ち、サイズ、形状などを調整するための延長線を用いて成長させることができる）。選択され操作されたｐ−セルは、パラメータ化された相互接続部に接続し、最終的にＥＳＤ回路２００のレイアウト及び概略図を生成することができる。
【００７９】
最後に、図１０を参照すると、上述の図３及び図５に示した静電放電回路２００を設計するための、関連設計システム９００の実施形態がさらに開示される。具体的には、設計システム９００の実施形態は、ユーザ・インターフェース９１０、少なくとも１つのプロセッサ９２０、設計キット９３０、及び記憶装置９４０を備える。
【００８０】
ユーザ・インターフェース９１０（例えば、グラフィカル・ユーザ・インターフェース（ＧＵＩ））は、付加回路（例えば、無線周波数（ＲＦ）用途の回路）を保護するための静電放電（ＥＳＤ）回路の設計パラメータを受け取るように適合させることができる。ＥＳＤ回路の設計パラメータは、ＥＳＤ回路が、基板６１０内部にあって後工程（ＢＥＯＬ）インダクタ６３０に並列に電気的に接続されてＬＣ回路を形成する、ＥＳＤデバイス６１１を含むことを指定することができる。より具体的には、設計パラメータは、それらに限定されないが、用いるＥＳＤデバイスの特定のタイプ、所望のＥＳＤデバイス保護レベル、及び、インダクタの耐久目標（即ち、インダクタが支障なく維持する必要がある電流密度（例えば、ＥＳＤ電流密度））を含むことができる。ＥＳＤデバイス６１１は従来の単一又は複数コンポーネントのＥＳＤデバイス、例えば、ダイオード、ダブル・ダイオード、ポリバウンド・ダイオード、ｎ型電界効果トランジスタ（ｎ−ＦＥＴ）、ｐ型電界効果トランジスタ（ｐ−ＦＥＴ）、バイポーラ・トランジスタ、シリコン制御整流器、抵抗器、バラクタなど、又はそれらの任意の適切な組合せとして指定することができる。さらに、指定の適用周波数（即ち、ＥＳＤ回路によって保護される回路の適用周波数）が受け取られる。
【００８１】
プロセッサ９２０は、ユーザ・インターフェース９１０を介して受け取られた設計パラメータに基づいて（例えば、用いるＥＳＤデバイスの特定のタイプ、及び所望のＥＳＤデバイス保護レベルに基づいて）、ＥＳＤデバイス６１１単独の初期設計（即ち、第１の設計９５１）を生成するように適合させる（例えば、プログラムする）ことができる。具体的には、ＥＳＤデバイス６１１は従来の単一又は複数コンポーネントのＥＳＤデバイス６１１、、例えば、ダイオード、バラクタ、ポリバウンド・ダイオード、ｎ型電界効果トランジスタ（ｎ−ＦＥＴ）、ｐ型電界効果トランジスタ（ｐ−ＦＥＴ）、バイポーラ・トランジスタ、シリコン制御整流器、抵抗器など、又はそれらの任意の適切な組合せ（例えば、図４に示したダブル・ダイオードＥＳＤデバイス）として設計することができる。プロセッサ９２０により生成された第１の設計９５１は、概略設計及びレイアウト設計の両方を含むことができ、ＥＳＤデバイス２１０のタイプ及びサイズを指示することができる。
【００８２】
プロセッサ９２０は、この第１の設計９５１に基づいてＥＳＤデバイス６１１のキャパシタンス値を決定するようにさらに適合させることができる。具体的には、設計システム９００は、デバイスのサイズ及びタイプによるキャパシタンス値の表９４１を含む記憶装置９４０をさらに備えることができる。プロセッサ９２０は、表９４１にアクセスし、初期設計９５１で指定された特定のサイズ及びタイプに基づいてＥＳＤデバイス６１１のキャパシタンス値を決定するようにさらに適合させることができる。
【００８３】
プロセッサ９２０は、このキャパシタンス値及びユーザにより指定された適用周波数に基づいてインダクタ６３０の所望のインダクタンス値を決定するように、さらに適合させることができる。インダクタ６３０の所望のインダクタンス値は、ＬＣ回路（即ち、ＥＳＤ回路）がその共鳴周波数近くのインピーダンス値を有するように決定することができる。具体的には、共振周波数近くのＬＣ回路のインピーダンス値（ＺＬＣ）（例えば、ほぼ無限大の）は、そのＬＣ回路が、ＥＳＤ回路によって保護される付加回路によって認識されないので付加回路のインピーダンス値（ＺＲＦ）はＥＳＤデバイスによっては減少しないことを保証する。この状態は、一定のインピーダンスを必要とするＲＦ用途の回路に対して最適である。インダクタ６３０のインダクタンス値（Ｌ）を決定するために、プロセッサ９２０は、１をＥＳＤデバイス６１１のキャパシタンス値（Ｃ）と指定の適用周波数の平方（ω２）との積で割った値（即ち、Ｌ＝１／ω２Ｃ）を求めるように適合される。
【００８４】
プロセッサ９２０は、以前に決定されたインダクタンス値を有するインダクタ６３０を備え、そしてまたＥＳＤデバイス６１１単独の初期設計９５１を組み込んだ、別の設計（即ち、第２の設計９５２）を生成するようにさらに適合させることができる。
【００８５】
具体的には、プロセッサ９２０は、ＥＳＤデバイス６１１が配線接続される第１の金属レベル（例えば、Ｍ１）の上の第２の金属レベル（例えば、Ｍ５レベル）内に形成される平面型導電性コイル６３０を設計することにより、インダクタ−ＥＳＤデバイス結合体の設計（即ち、第２の設計）を生成することができる。プロセッサ９２０は、この設計を、平面型導電性コイル６３０の直径、コイル６３０の形状（例えば、長方形、正方形、円形、八角形など）、コイル６３０の巻数（即ち、螺旋の巻数）、及び、コイル６３０の内端６３１から外端６３２までの長さを選択して、結果として得られるインダクタ６３０が所望のインダクタンス値を達成するように、生成することができる。具体的には、インダクタ６３０は、第１の端部６３１の周りに円形、正方形、長方形、八角形などのコイル状に巻きつき（即ち、螺旋を形成する、回る、など）、各々の巻き、螺旋などが同じ水平面上にあるように、そして内端６３１の周りの連続する各巻きの直径が次第に大きくなるようにしたワイヤ６３３として、プロセッサ９２０により設計することができる。従って、ワイヤ６３３の本体は、第１の端部６３１を囲むことができる。ワイヤ６３３は、第２の端部６３２（例えば、外端）をさらに有することができる。このワイヤ６３３は、基板６１０に平行且つ基板６１０の上の第２の面（例えば、第１の金属レベル、Ｍ１）に平行な第１の面（例えば、第２の金属レベル、Ｍ５）の内部に配置することができる。
【００８６】
プロセッサ９２０は、インダクタ６３０がＥＳＤデバイス６１１の上に配向され（即ち、位置合せされ）、第１の金属レベル（例えば、ＥＳＤデバイス６１１が配線接続されるＭ１）にコンダクタ６４１（例えば、上記のビア・スタック）により電気的に接続されるように、この第２の設計を生成するようにさらに適合させることができ、ここで、コンダクタ６４１はインダクタ・コイル６３０の一端部（即ち、第１の端部、例えば、内端６３１）から垂直にＥＳＤメタライゼーション（即ち、第１の金属レベル（例えば、Ｍ１））まで、又は基板表面まで延び、その結果コンダクタ６４１は、第２の金属レベル内のインダクタ６３０、第１の金属レベル、及び基板に対して垂直となり、その結果ＥＳＤデバイス６１１とインダクタ６３０が電気的に接続される。
【００８７】
さらに、上述のように、ユーザによる入力９１０として受け取られる設計パラメータは、ＥＳＤ回路、及び、特にインダクタ６３０が支障なく維持する必要がある指定の電流密度（例えば、ＥＳＤ電流密度）を含むことができる。プロセッサ９２０は、インダクタ６３０がこの電流密度を維持できるのに必要な最小ワイヤ幅６３５を決定するように適合させることができ、さらに、インダクタ・コイル６３０及びビア・スタック６４１がこの最小ワイヤ幅６３５を下回らないワイヤ幅を有するように第２の設計９５２を生成するように適合させることができる。従って、プロセッサ９２０は、インダクタ６３０をレイアウト内の特定の金属レベル（例えば、Ｍ５）に割り当てて確実に最小ワイヤ幅６３５を達成できるようにする必要がある。第１の設計９５１の場合と同様に、この第２の設計９５２は、概略設計とレイアウト設計の両方を含むように生成することができる。
【００８８】
インダクタ６３０と第２の設計９５２のＥＳＤデバイス６１１との間の誘導結合を最小にしてクォリティ・ファクタ（Ｑ）を最適化するために、プロセッサ９２０はまた、シールドを備え、そして第２の設計９５２を組み込んだ第３の設計９５３を生成するように適合させることができる。具体的には、プロセッサ９２０は、シールドがインダクタ６３０及び基板に対して平行な、インダクタ−シールド−ＥＳＤデバイス結合体の設計９５３（即ち、第３の設計）を生成するように適合させることができる。シールド６２０の設計は、誘導結合を最小にするのに適した任意の平面型のパターン化された導電性シールドを含むことができる。具体的には、導電性シールド６２０のパターンは、シールド６２０の導電性部分６２３の間のスロット６２２（例えば、誘電体充填スロット）を含んだ、放射状パターン、直線状パターン、又は任意の他の適切なパターンを含むことができる。上述のように、これらのスロット６２２は、円電流の形成を防止して誘導結合を防止する。
【００８９】
設計システム９００は、設計キット９３０をさらに備えることができる。この設計キット９３０は、特許文献３及び特許文献４に記載されたのと類似のものとすることができる。具体的には、この設計キット９３０は、各々コンピュータ支援設計（ＣＡＤ）環境において構築することができる、静電放電デバイス、インダクタ、及びシールドの電子的コンポーネントに対する階層型パラメータ化セル（ｐ−セル）９３１を備えることができる。プロセッサ９２０は、各設計段階（図９のステップ８０６、８１２及び８１６参照）において、キット９３０にアクセスし、これらの階層型パラメータ化セルを用いて、上述の各設計（即ち、ＥＳＤデバイス６１１単独の第１の設計９５１、第１の設計９５１にインダクタ６３０を組み込んだ第２の設計９５２、及び第２の設計９５２にシールド６２０を組み込んだ第３の設計９５３）を生成するように、適合させることができる。
【００９０】
より具体的には、設計キット９３０内のｐ−セル９３１は、ＥＳＤ回路の（即ち、ＥＳＤデバイス、インダクタ、及びシールドの）異なる構造部用の最低レベルのコンポーネントを含む単純な低レベルのｐ−セル、並びに、例えば、これらのコンポーネントのストリングを含む高レベルのｐ−セルを含むことができる。これらのｐ−セル９３１は、本質的に、コンピュータが各設計段階におけるレイアウト設計及び概略設計の両方を生成するためにコンポーネント（１つ又は複数の）をシミュレートするのに必要な全てのパラメータを用いた１つ又は複数のコンポーネントのコンピュータ・モデルである。ｐ−セルのパラメータの幾つかは、固定され（例えば、コンポーネントのタイプにより）、一方他のものはユーザ指定であるか又はユーザ入力に基づいて自動的に生成される。さらに、ｐ−セルの幾つかは、特定のパラメータを達成するように操作することができる（即ち、サイズ、形状などを調整するための延長線を用いて成長させることができる）。自動的に選択され、操作されたｐ−セルは、パラメータ化された相互接続部に接続し、最終的にＥＳＤ回路のレイアウト図及び概略図を生成することができる。
【００９１】
本発明の方法及びシステムの実施形態は、各々、完全にハードウェアの実施形態、完全にソフトウェアの実施形態、又はハードウェア要素とソフトウェア要素の両方を含む実施形態の形を取ることができる。１つの例示的な実施形態は、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むがこれらに限定されないソフトウェアに実装される。
【００９２】
さらに、これらの実施形態は、コンピュータ又は任意の命令実行システムによって、又はそれらと共に用いるためのプログラム・コードを供給する、コンピュータ使用可能又はコンピュータ可読媒体からアクセス可能なコンピュータ・プログラムの形態を取ることができる。この説明のために、コンピュータ使用可能又はコンピュータ可読媒体は、命令実行システム、装置、又はデバイスによって、又はこれらと共に用いるためのプログラムを含み、ストアし、通信し、伝搬し、又はトランスポートすることができる任意の装置とすることができる。媒体は、電子、磁気、光学、電磁気、赤外線、若しくは半導体システム（又は装置若しくはデバイス）、又は伝搬媒体とすることができる。コンピュータ可読媒体の例には、半導体又は固体メモリ、磁気テープ、取り外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、剛性磁気ディスク、及び光ディスクが含まれる。現在の光ディスクの例には、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、コンパクトディスク読取り／書込み（ＣＤ−Ｒ／Ｗ）、及びＤＶＤが含まれる。
【００９３】
プログラム・コードをストアし及び／又は実行するのに適したデータ処理システムは、メモリ要素に直接に又はシステム・バスを介して間接に結合された少なくとも１つのプロセッサを含む。メモリ要素は、プログラム・コードの実際の実行中に用いられるローカル・メモリと、大容量記憶装置と、実行中に大容量記憶装置からコードを引き出さなければならない回数を減らすために少なくとも幾つかのプログラム・コードの一時的な記憶を与えるキャッシュ・メモリとを含むことができる。
【００９４】
入力／出力デバイス（Ｉ／Ｏ）デバイス（キーボード、ディスプレイ、ポインティング・デバイスなどを含むがこれらに限定されない）は、システムに、直接に又は介在するＩ／Ｏコントローラを介して接続することができる。またネットワーク・アダプタをシステムに接続して、データ処理システムが、介在するプライベート又はパブリック・ネットワークにより、他のデータ処理システム又は遠隔プリンタ若しくは記憶装置に接続できるようにすることができる。モデム、ケーブル・モデム、及びイーサネット・カードは、現在利用可能なタイプのネットワーク・アダプタの幾つかである。
【００９５】
本発明の実施形態を実施するための典型的なハードウェア環境を図１１に示す。この概略図は、本発明の実施形態による情報処理／コンピュータ・システムのハードウェア構成を示す。本システムは、少なくとも１つのプロセッサ又は中央処理ユニット（ＣＰＵ）１０を備える。ＣＰＵ１０は、システム・バス１２を経由して、ランダム・アクセス・メモリ（ＲＡＭ）１４、読取り専用メモリ（ＲＯＭ）１６、及び入力／出力（Ｉ／Ｏ）アダプタ１８などの種々のデバイスに相互接続される。Ｉ／Ｏアダプタ１８は、ディスク装置１１及びテープ・ドライブ１３、又はシステムにより読み取り可能な他のプログラム記憶装置のような周辺装置に接続することができる。本システムは、プログラム記憶装置上の本発明の命令を読み取り、これらの命令に従って本発明の実施形態の方法を実行することができる。本システムは、キーボード１５、マウス１７、スピーカー２４、マイクロフォン２２、及び／又はタッチ・スクリーン・デバイス（図示せず）のような他のユーザ・インターフェース・デバイスをバス１２に接続してユーザ入力を収集するユーザ・インターフェース・アダプタ１９をさらに含む。さらに、通信アダプタ２０はバス１２をデータ処理ネットワーク２５に接続し、ディスプレイ・アダプタ２１はバス１２をディスプレイ・デバイス２３に接続し、このデバイスは、例えば、モニタ、プリンタ、又はトランスミッタのような出力デバイスとして具体化することができる。
【００９６】
従って、上記で開示されたのは、改善された集積回路構造体、具体的には、インダクタを組み込んだ改善された静電放電（ＥＳＤ）回路構造体の実施形態である。さらに開示されたのは、設計方法及び設計システムである。ＥＳＤ回路構造体は、半導体基板内にあって、基板の上の金属レベル（例えば、Ｍ１、Ｍ２、Ｍ３など）に配線接続されたＥＳＤデバイスを備えることができる。より高い金属レベル（例えば、Ｍ５）内のインダクタを、ＥＳＤデバイスの上に位置合せして、例えば、インダクタ・コイルの内端から垂直下方に所与の金属レベルまで（例えば、又はシリコン基板まで）に延びるビア・スタックにより、ＥＳＤデバイスに並列に電気的に接続することができる。この構成はインダクタ−キャパシタ（ＬＣ）ＥＳＤ回路を形成し、ＥＳＤ回路のサイズ・スケーリングを可能にする。さらに、ＬＣ回路内のインダクタは、所与の適用周波数に対して、ＥＳＤデバイスのキャパシタンス値を無効化するように構成される。インダクタのクォリティ・ファクタＱは、インダクタとＥＳＤ要素の間に、誘導結合を最小にするためのシールドを設けることにより最適化される。シールド内の開口部はビア・スタックがその中を貫通することを可能にし、Ｑファクタの何らかの減少を、サイズ・スケーリング及びＥＳＤロバスト性の利益に対してトレードオフする。
【００９７】
この方法において、インダクタの定義及び任意のＥＳＤ要素は、ＲＦ回路又はＲＦ回路の部分との統合のために、又はＲＦ回路と並列に、さらに拡張できることを理解されたい。加えて、本方法は、ＥＳＤインダクタ−ＥＳＤデバイスのＬＣ並列結合体を、他のＥＳＤ要素（例えば、ダイオードとＥＳＤインダクタ／ＥＳＤ要素との直列配置）と直列配置に統合できる、より複雑なＥＳＤネットワークに適用することができる。
【００９８】
この方法において、インダクタの定義及び任意のＥＳＤ要素は、ＲＦ回路又はＲＦ回路の部分との統合のために、又はＲＦ回路と並列に、さらに拡張できることを理解されたい。加えて、本方法は、ＥＳＤインダクタ−ＥＳＤデバイスのＬＣ並列結合体を、他のＥＳＤ要素（例えば、ダイオードとＥＳＤインダクタ／ＥＳＤ要素との直列配置）と両方とも並列配置に統合できる、より複雑なＥＳＤネットワークに適用することができる。
【００９９】
この方法において、インダクタの定義及び任意のＥＳＤ要素は、ＲＦ回路又はＲＦ回路の部分との統合のために、又は、ＲＦ回路と並列に、そしてＶＤＤ又はＶＳＳ母線と電気的に接続せずに、さらに拡張できることを理解されたい。この方法は、ＥＳＤロバスト性が周辺回路内又は内部回路内で望まれる、内部回路と外部回路の両方に適用することができる。さらにこれは、電源の間（例えば、ＶＤＤからＶＳＳ）、又は共通接地の間（ＶＳＳからＡＶＳＳ）に適用することができる。
【０１００】
特定の実施形態の上記の説明は本発明の一般的特徴を十分に明らかにするので、当業者であれば、現行の知識を適用することにより、種々の用途のためにそれら特定の実施形態を、本発明の一般的着想から逸脱せずに容易に修正し及び／又は適合させることが可能であり、従って、そのような適合及び修正は開示された実施形態の等価物の意味及び範囲内に包含されるべきであり、包含されることが意図されている。本明細書で用いられた専門語又は用語は、説明のためであって限定のためではないことを理解されたい。従って、当業者であれば、本発明の実施形態は、添付の特許請求の趣旨及び範囲内の修正を加えて実施できることを認識するであろう。
【符号の説明】
【０１０１】
１０：ＣＰＵ
１１：ディスク装置
１２：システム・バス
１３：テープ・ドライバ
１４：ランダム・アクセス・メモリ（ＲＡＭ）
１５：キーボード
１６：読取り専用メモリ（ＲＯＭ）
１７：マウス
１８：入力／出力（Ｉ／Ｏ）アダプタ
１９：ユーザ・インターフェース・アダプタ
２０：通信アダプタ
２１：ディスプレイ・アダプタ
２２：マイクロフォン
２３：ディスプレイ装置
２４：スピーカー
２５：データ処理ネットワーク
１００、２００、６００：集積回路構造体
１１０、２１０、６１０：基板
１２０、２２０、６２０：シールド
１３０、２３０、６３０：インダクタ（コイル）
１３１、２３１、６３１：内端
１４１、２４１、６４１：導電体（ビア・スタック）
１４２：アンダーパス
２２１、６２１：開口部
２２２、６２２：スロット
２３２、６３２：外端
２３３、６３３：導電性ワイヤ
２５１、６５１：正の電源電圧（ＶＤＤ）
２５２、６５２：接地（ＶＳＳ）
２６０、６６０：入力／出力パッド
２８０、６８０：付加回路
６１１：静電放電（ＥＳＤ）デバイス
６２３：導電性部分
６３５：最小ワイヤ幅
９００：設計システム
９１０：ユーザ・インターフェース
９２０：プロセッサ
９３０：設計キット
９３１：ｐ−セル
９４０：記憶装置
９４１：表（キャパシタンス値の表）
９５１：第１の設計
９５２：第２の設計
９５３：第３の設計
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５：金属レベル
【図１】
2010523001.tif 000003
【図２】
2010523001.tif 000004
【図３】
2010523001.tif 000005
【図４】
2010523001.tif 000006
【図５】
2010523001.tif 000007
【図６】
2010523001.tif 000008
【図７】
2010523001.tif 000009
【図８】
2010523001.tif 000010
【図９】
2010523001.tif 000011
【図１０】
2010523001.tif 000012
【図１１】
2010523001.tif 000013
【手続補正書】
【提出日】平成21年10月5日(2009.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上の第１の金属レベルと、
前記基板内の機能回路と、
前記第１の金属レベルの上の、それに平行な第２の金属レベルと、
前記第２の金属レベル内のインダクタであって、前記インダクタは第１の端部を有する平面型導電性コイルを含み、前記コイルは支障なく指定の静電放電電流密度を維持することができる所定の最小幅を有する金属ワイヤを含む、前記インダクタと、
前記第１の端部から垂直に、前記第１の金属レベル及び前記基板のうちの一方まで延びる導電体と
を備え、
前記導電体は前記インダクタに垂直であり、
前記インダクタは前記機能回路に電気的に接続されて前記機能回路に静電放電保護を与える、
集積体回路構造体。
【請求項２】
前記第１の金属レベルと前記第２の金属レベルとの間の、それらに平行な第３の金属レベルをさらに備え、
前記第３の金属レベルは、前記基板と前記インダクタの間に、誘導結合を最小にするためのパターン化された導電性シールドを備え、
前記シールドは開口部を備え、前記導電体は、前記シールドに垂直な前記開口部を垂直に貫通して延びる、
請求項１に記載の構造体。
【請求項３】
前記導電体はビア・スタックを含む、請求項１に記載の構造体。
【請求項４】
入力／出力パッドをさらに備え、
前記コイルの前記第１の端部は前記入力／出力パッド及び接地に電気的に接続され、
前記コイルの第２の端部は正の電源電圧に電気的に接続される、
請求項１に記載の構造体。
【請求項５】
前記基板内の静電放電デバイスをさらに備え、
前記インダクタ及び前記静電放電デバイスは前記導電体を介して電気的に接続されて、並列インダクタ−キャパシタ（ＬＣ）回路を構成する、
請求項１に記載の構造体。
【請求項６】
基板と、
前記基板の上の第１の金属レベルと、
前記基板内の静電放電デバイスと、
前記第１の金属レベルの上の、それに平行な第２の金属レベルと、
前記静電放電デバイスの上の、それに実質的に平行な前記第２の金属レベル内のインダクタであって、第１の端部を有する平面型導電性コイルを含む前記インダクタと、
前記第１の端部から垂直に前記第１の金属レベル及び前記基板のうちの一方まで、前記インダクタに対して垂直に延びる導電体と
を備え、
前記インダクタと前記静電放電デバイスは電気的に接続されて並列インダクタ−キャパシタ（ＬＣ）回路を構成する、
集積体回路構造体。
【請求項７】
前記コイルは、支障なく指定の静電放電電流密度を維持することができる所定の最小幅を有する金属ワイヤを含む、請求項６に記載の構造体。
【請求項８】
前記第１の金属レベルと前記第２の金属レベルとの間の、それらに平行な第３の金属レベルと、
前記第３の金属レベル内の、誘導結合を最小にするためのパターン化された導電性シールドと
をさらに備え、
前記シールドは開口部を含み、
前記導電体は、前記シールドに垂直な前記開口部を垂直に貫通して延びる、
請求項６に記載の構造体。
【請求項９】
前記導電体はビア・スタックを含む、請求項６に記載の構造体。
【請求項１０】
前記インダクタは、前記静電放電デバイスのキャパシタンス値及び指定の適用周波数に基づいて、前記インダクタ−キャパシタ回路が共振周波数を前記適用周波数において有することを保証するように予め決定されたインダクタンス値を有する、請求項６に記載の構造体。
【請求項１１】
前記インダクタは、１を前記静電放電デバイスのキャパシタンス値と指定の適用周波数の平方との積で割った値に近似的に等しいインダクタンス値を有する、請求項６に記載の構造体。
【請求項１２】
入力／出力パッドをさらに備え、
前記コイルの前記第１の端部と前記静電放電デバイスは前記入力／出力パッドにさらに電気的に接続され、
前記コイルの第２の端部は接地に電気的に接続され、
前記静電放電デバイスは正の電源電圧にさらに電気的に接続される、
請求項６に記載の構造体。
【請求項１３】
入力／出力パッドをさらに備え、
前記コイルの前記第１の端部は前記入力／出力パッドにさらに電気的に接続され、
前記コイルの第２の端部は正の電源電圧に電気的に接続され、
前記静電放電デバイスは前記入力／出力パッド及び接地にさらに電気的に接続される、
請求項６に記載の構造体。
【請求項１４】
集積回路構造体を設計する方法であって、
インダクタに並列に電気的に接続された静電放電デバイスを含む静電放電回路の設計パラメータ、及び指定の適用周波数を受け取るステップと、
前記設計パラメータに基づいて、前記静電放電デバイスの第１の設計を生成するステップと、
前記第１の設計に基づいて、前記静電放電デバイスのキャパシタンス値を決定するステップと、
前記キャパシタンス値及び前記適用周波数に基づいて、前記インダクタのインダクタンス値を、次に設計されるインダクタ−キャパシタ（ＬＣ）回路が前記適用周波数において共振周波数を有することを保証するように、決定するステップと、
前記第１の設計の前記静電放電デバイスの上に位置合せされ、それに電気的に接続されて前記インダクタ−キャパシタ回路を形成する、前記インダクタンス値を有する前記インダクタを備えた、第２の設計を生成するステップと
を含む方法。
【請求項１５】
前記キャパシタンス値を前記決定するステップは、
デバイスのサイズ及びタイプによるキャパシタンス値の表にアクセスするステップと、
前記第１の設計によって指定された前記静電放電デバイスのタイプ及びサイズに基づいて、前記キャパシタンス値を決定するステップと、
を含む、
請求項１４に記載の方法。
【請求項１６】
前記インダクタンス値を前記決定するステップは、１を前記静電放電デバイスのキャパシタンス値と前記指定の適用周波数の平方との積で割った値を求めるステップを含む、請求項１４に記載の方法。
【請求項１７】
前記第２の設計を前記生成するステップは、前記インダクタの平面型導電性コイルの直径、前記コイルの形状、前記コイルの巻数、及び前記コイルの長さを、前記インダクタンス値を達成するのに十分なように選択するステップを含む、請求項１４に記載の方法。
【請求項１８】
前記設計パラメータを前記受け取るステップは、指定の電流密度を受け取るステップを含み、
支障なく前記指定の電流密度を維持するのに十分な前記インダクタの最小ワイヤ幅を決定するステップと、
前記インダクタが前記最小ワイヤ幅を下回らないワイヤ幅を有するように、前記第２の設計を生成するステップと
をさらに含む、請求項１４に記載の方法。
【請求項１９】
前記第１の設計を前記生成するステップは、前記静電放電デバイスが前記静電放電デバイスの上の第１の金属レベルに配線接続されるように、前記第１の設計を生成するステップを含み、
前記第２の設計を前記生成するステップは、前記インダクタが、前記第１の金属レベルの上の、それに平行な第２の金属レベルの内部の平面型導電性コイルを含むように、そして、前記コイルの第１の端部が、前記第１の端部から垂直に前記第１の金属レベルまで延びる、前記インダクタに垂直な導電体によって、前記第１の金属レベルに電気的に接続されるように、前記第２の設計を生成するステップを含む、
請求項１４に記載の方法。
【請求項２０】
前記第１の金属レベルと前記第２の金属レベルとの間の、それらに平行な第３の金属レベル内のシールドを備える第３の設計を生成するステップをさらに含み、
前記シールドは、前記インダクタと前記第２の設計の前記静電放電デバイスとの間の誘導結合を最小にするように構成され、前記導電体がその中を前記シールドに垂直に貫通して延びる開口部を備える、
請求項１９に記載の方法。
【請求項２１】
前記第１の設計を前記生成するステップ、前記第２の設計を前記生成するステップ、及び前記第３の設計を前記生成するステップは、静電放電デバイス、インダクタ、及びシールドの電子的コンポーネント用の階層型パラメータ化セルを備えた設計キットを用いるステップを含む、請求項１４に記載の方法。
【請求項２２】
集積回路構造体を設計する方法を実施するためのプログラムであって、
インダクタに並列に電気的に接続された静電放電デバイスを備える静電放電回路の設計パラメータ、及び指定の適用周波数を受け取るステップと、
前記設計パラメータに基づいて、前記静電放電デバイスの第１の設計を生成するステップと、
前記第１の設計に基づいて、前記静電放電デバイスのキャパシタンス値を決定するステップと、
前記キャパシタンス値及び前記適用周波数に基づいて、次に設計されるインダクタ−キャパシタ（ＬＣ）回路が前記適用周波数において共振周波数を有することを保証するように、前記インダクタのインダクタンス値を決定するステップと、
前記インダクタンス値を有し、前記第１の設計の前記静電放電デバイスの上に位置合せされ、それに電気的に接続されて前記インダクタ−キャパシタ回路を形成する、前記インダクタを備えた第２の設計を生成するステップと
をコンピュータに実行させるプログラム。
【請求項２３】
集積回路を設計するためのコンピュータ支援設計システムであって、
インダクタに並列に電気的に接続された静電放電デバイスを備える静電放電回路の設計パラメータ及び指定の適用周波数を受け取るためのユーザ・インターフェースと、
前記設計パラメータに基づいて、前記静電放電デバイスの第１の設計を生成するように適合させた少なくとも１つのプロセッサと
を備え、
前記プロセッサは、
前記第１の設計に基づいて、前記静電放電デバイスのキャパシタンス値を決定し、
前記キャパシタンス値及び前記適用周波数に基づいて、次に設計されるインダクタ−キャパシタ（ＬＣ）回路が前記適用周波数において共振周波数を有することを保証するように、前記インダクタのインダクタンス値を決定し、
前記インダクタンス値を有し、前記第１の設計の前記静電放電デバイスの上に位置合せされ、それに電気的に接続される前記インダクタを備えた、第２の設計を生成するようにさらに適合される、
設計システム。
【国際調査報告】
2010523001.tif 000014