(57)【要約】  基板（例えば、ＩＣパッケージ基板、ボード基板、および／または他の基板）に埋め込まれた単一および複数のインダクタが提供される。【特許請求の範囲】
【請求項１】
第１および第２端子を提供し、かつインダクタ領域を画定するために、間隔を空けて配置され、互いに結合された第１および第２ビアから形成されたインダクタを含む基板から構成されることを特徴とする装置。
【請求項２】
前記第１および第２ビアは、少なくとも１つの導電層部分によって、共通終端で互いに結合されることを特徴とする請求項１記載の装置。
【請求項３】
前記少なくとも１つの導電層部分は、２またはそれ以上の平行する導電層部分を含むことを特徴とする請求項２記載の装置。
【請求項４】
前記画定されたインダクタ領域は、形状がほぼ長方形であり、前記第１および第２ビアおよびそれらを互いに結合する導電層部分によって境界付けられることを特徴とする請求項１記載の装置。
【請求項５】
前記第１および第２ビアは、めっきされたスルー・ホールを含むことを特徴とする請求項１記載の装置。
【請求項６】
前記めっきされたスルー・ホールは、導電材料でほぼ充填されることを特徴とする請求項５記載の装置。
【請求項７】
前記基板は、前記インダクタの特性を増強するために、磁性材料を含むことを特徴とする請求項１記載の装置。
【請求項８】
前記基板は、複数の前記インダクタを含むことを特徴とする請求項１記載の装置。
【請求項９】
各インダクタからの端子は、マルチフェーズ・パワー・コンバータ回路用の共通端子に結合されることを特徴とする請求項８記載の装置。
【請求項１０】
前記基板は、前記パワー・コンバータ回路の少なくとも一部分を含む半導体ダイを支持することを特徴とする請求項９記載の装置。
【請求項１１】
前記基板は、集積回路装置の一部であることを特徴とする請求項１０記載の装置。
【請求項１２】
基板と、
複数のドライバ・スイッチ出力を具備するマルチフェーズ・パワー・コンバータ回路の少なくとも一部分を含む半導体ダイと、
から構成され、
前記基板は、各ドライバ・スイッチに関連する個別のインダクタを含み、各インダクタは、間隔を空けて配置されかつ互いに結合された第１および第２ビアの個別のセットから形成され、関連するドライバ・スイッチの出力に結合された各インダクタからの端子、および共通出力端子に結合された各インダクタからの他の端子を具備するインダクタ端子を提供する、
ことを特徴とする装置。
【請求項１３】
前記インダクタのそれぞれは、互いにほぼ平行であるインダクタ領域を画定することを特徴とする請求項１２記載の装置。
【請求項１４】
前記インダクタ領域は、形状がほぼ長方形であることを特徴とする請求項１３記載の装置。
【請求項１５】
前記インダクタは、前記共通出力端子を具備する２つの隣接する列に配置され、前記２列からの隣接する端子を含む内側のインダクタ端子に結合されることを特徴とする請求項１３記載の装置。
【請求項１６】
前記共通して結合された端子は、ほぼ共通のラインに沿って整列することを特徴とする請求項１３記載の装置。
【請求項１７】
前記共通して結合された端子は、斜置されることを特徴とする請求項１３記載の装置。
【請求項１８】
前記ビアは、めっきされたスルー・ホールであることを特徴とする請求項１３記載の装置。
【請求項１９】
（ａ）マイクロプロセッサと、
（ｂ）前記マイクロプロセッサに結合され、それに調整されたＤＣ供給を提供するパワー・コンバータであって、前記パワー・コンバータは、
（ｉ）基板、および
（ｉｉ）複数のドライバ・スイッチ出力を具備するマルチフェーズ・パワー・コンバータ回路の少なくとも一部分を含む半導体ダイ、を含み、
（ｉｉｉ）前記基板は、前記基板は、各ドライバ・スイッチに関連する個別のインダクタを含み、各インダクタは、間隔を空けて配置されかつ互いに結合された第１および第２ビアの個別のセットから形成され、関連するドライバ・スイッチの出力に結合された各インダクタからの端子および共通出力端子に結合された各インダクタからの他の端子を具備するインダクタ端子を提供する、
パワー・コンバータと、
（ｃ）アンテナと、
（ｄ）前記マイクロプロセッサ、および、前記マイクロプロセッサをワイヤレス・ネットワークに通信可能にリンクするために前記アンテナ、に結合されたワイヤレス・インターフェイスと、
から構成されることを特徴とするシステム。
【請求項２０】
システムにパワーを供給するために前記パワー・コンバータに結合されたバッテリをさらに含むことを特徴とする請求項１９記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積されたインダクタに関する。
【背景技術】
【０００２】
インダクタは、スイッチング・パワー・コンバータのような電圧レギュレータを含む多様な集積回路アプリケーション内で使用される。インダクタは、導体に隣接する磁界にエネルギーを格納するという方法により形成される導体である。インダクタは、典型的には１またはそれ以上の「巻線(turns)」を有し、それが、インダクタの巻線内に画定された「誘導(inductive)」領域内に、導体の各巻線を通って流れる電流によって誘起される磁束を集中させる。ある場合には、巻線の縦横比を大きくすることができ、巻線は長方形または楕円形に形成される。縦横比が非常に大きくなることによって、そのリターン・パスを有するインダクタの巻線は伝送路を形成する。
【０００３】
インダクタは、集積回路ダイまたは回路パッケージ内に実装されてきたが、いくつかの欠点を有する。それらのインダクタは、典型的には導電層内（例えば、導電性の半導体またはパッケージまたはプリント回路基板の層内）に螺旋状または渦巻状のトレースを形成してインダクタの巻線を形成することによって作られてきた。ある場合には、これらのトレースは、より高いインダクタンスおよび／または電流容量を達成するために、隣接する層内のトレースに結合される。残念なことに、それらは、トレース層資源を過度に消費するのみならず、十分な電流容量または十分に高いＱ値を提供するためには非合理的なスケールにならざるを得ない。さらに、それらの誘導領域は、パッケージ基板および回路ダイ内の他のトレース層とほぼ平行なので、それらは、集積回路内の他のコンポーネントに対して好ましくない電磁干渉（ＥＭＩ）効果を与えることがあり、および／または、それらのインダクタ特性は、基板または回路ダイ内の隣接する導体によって悪影響を及ぼされることがある。従って、インダクタに対する新しいソリューションが望まれる。
【発明の開示】
【０００４】
本発明の実施例は、制限的な目的ではなく例示的な目的のために示され、また、添付図面において、同様の参照番号は同様の要素を参照する。
【０００５】
図１Ａは、従来型の集積回路（ＩＣ）１００を示し、それは一般に、パッケージ基板１０４に（例えばハンダ・バンプを介して）電気的に結合された少なくとも１つの半導体ダイ１０２を含む。ダイ１０２は、（例えば、フリップチップ・タイプのパッケージを有する場合のように）その下面の大部分の全体にわたって基板に電気的に結合され、それによって、より大きい電流容量を有する外部接続が増加する。本特許出願の範囲において、用語「基板」は、ダイ１０２が搭載されるすべての基板を意味し、専用または共用のパッケージ基板、インターポーザ基板、またはプリント回路基板等が含まれる。すなわち、いくつかの実施例では、ダイ１０２は、プリント回路基板またはインターポーザ基板に搭載することができる。
【０００６】
図１Ｂは、図１ＡのＩＣの基板１０４の断面図である。基板１０４は、導電性のコア層１１１、絶縁性の（例えばコア）層１０９、および導電性のビルドアップ層１０７の間に挟まれた、（例えば、有機的な樹脂材料、プラスチック、セラミック、または他の適切な材料で形成された）絶縁性のコア１１３を含む。ダイ１０２は、典型的には、ハンダ・バンプまたは他の適切な接点を用いて、ビルドアップ層１０７（例えば「上部」層）上でその接点を通じて電気的に結合される。そこから、ビア（マイクロ・ビア１１５およびめっきされたスルー・ホール１１７）によって、ダイの接点が異なる導電層１１１，１０７の所望する部分（例えばトレース）に電気的に結合され、さらにそれらが、例えば基板を収容するソケットまたは回路基板に結合される。
【０００７】
めっきされたスルー・ホール（ＰＴＨ）は、ビアの１つのタイプである。ここで使用されるように、用語「ビア」は、基板内の導電性の要素を意味し、基板内の２またはそれ以上の間隔の離れた導電層を電気的に結合するために使用することができる。めっきされたスルー・ホールは、通常、より間隔が離れているトレースを結合するために使用され、一方、マイクロ・ビア１１５は、典型的には、最も外側（上部または下部）にあるトレース層を隣接する層に結合するために使用される。典型的には、ビアは、導電材料（例えば銅）によってラインが画定されおよび／または充填されたホールで形成される。それらは、通常、基板の平面に対して垂直に配置されるが、それらが垂直の要素を有する限り、角度を持たせることも可能であり、それによって２またはそれ以上の層にまたがることを可能にする。基板は、基板のサイズおよび必要とされる電気接続の数に依存して、何百または何千ものビアを有することができ、また多くの場合、それ以上の容量を有するが、それはここに示されたいくつかの実施例によって活用される。
【０００８】
図２は、本発明のいくつかの実施例に従ったＩＣ２００を示す。それは、一般に、少なくとも１つのＩＣダイ１０２を含み、そのＩＣダイは、ここに示された実施例に従って、１またはそれ以上の埋込みインダクタを具備する領域２０６を有する基板２０４に電気的に結合される。ＩＣ２００は、単一のダイ１０２のみを示すが、それは複数の付加的なダイを含んでもよく、また、様々な機能を実行してもよい。例えば、いくつかの実施例において、それは、後述する回路のような１またはそれ以上のパワー・コンバータ回路を含み、それは、埋込みインダクタ領域２０６から１またはそれ以上のインダクタを使用する。
【０００９】
図３は、いくつかの実施例に従って形成された、斬新なインダクタ３０４を具備するマルチフェーズ「バック」タイプのスイッチング・パワー・コンバータを示す。図示されたコンバータは、一般に、ドライバ・スイッチ（またはスイッチ）Ｓ１からＳＮに結合されたコントローラ（時にはパルス幅モジュレータとも称する）３０２を含み、それらは次にインダクタＬ１からＬＮ、そしてキャパシタＣに結合され、調整されたＤＣ出力電圧Ｖｏｕｔを生成する。典型的には、図示されたコンバータは、スイッチＳ１からＳＮに供給されたＤＣ電圧Ｖｉｎを、より小さい、調整されたＤＣ電圧Ｖｏｕｔに「ステップダウン」するために使用される。
【００１０】
コントローラ３０２は、スイッチに与えられるトリガ信号を生成する。各スイッチは、印加入力値（Ｖｉｎ）と低位基準（Ｖｓｓ）との間で変動するパルス列電圧信号を生成する。各スイッチから生成されたパルス列信号は、関連するインダクタの入力に与えられる。与えられたパルス列信号のデューティ・サイクルは、一般に、インダクタ（Ｖｏｕｔ）の出力で生成される電圧の大きさを決定する。
【００１１】
コンバータは、単一でドライブされるインダクタを具備するシングル・フェーズ・コンバータとして、あるいは、複数のインダクタを具備するマルチ・フェーズ・コンバータとして動作可能である。マルチ・フェーズ・コンバータによって、スイッチ（Ｓ１からＳＮ）に対するトリガ信号は、やがて（フェーズがシフトして）ゆがめられ、その結果、各インダクタからのスイッチング・ノイズが分配される。このマルチ・フェーズ・アプローチは、出力において電圧リップルを低減する役割を果たす。キャパシタＣは、ＡＣノイズと共に、出力ＤＣ電圧（Ｖｏｕｔ）からのリップルを濾波する。
【００１２】
リップルは、パワー・コンバータ（またはコンバータ）を適格にするための１つの特性である。リップルは、小さければ小さいほど良い。一般に、所定のリップル抑制を達成するためには、挟まれたフェーズ部分が出力信号を「平滑する」役割を果たすので、より小さなインダクタをアナログのシングル・フェーズ・インプリメンテーション内で使用するよりもマルチ・フェーズ・デザイン内で使用することができる。他の要因は、過渡応答である。過渡応答時間とは、本質的には、コントローラからの変化または負荷電流の変化に応答するために出力電圧Ｖｏｕｔが必要とする時間である。インダクタのサイズを決めるに際して、リップルと過渡応答との間に一般にトレードオフが存在する。より大きなインダクタによって、リップルの低減は改善されるが、過渡応答時間は増加する。他の要因は、コンバータの効率であり、それは、コンバータによって消費される電力に対する出力負荷（図示せず）に向かう全電力のパーセンテージである。インダクタの虚数（誘導）インピーダンスに対するその実際の（抵抗）インピーダンスの比率として定義されたクオリティ（Ｑ）ファクタによれば、より高いインダクタのＱファクタで効率は増加する。これら全てを考慮に入れた上で、ここに示され、さらに以下の段落に記述されるインダクタ構造は、所望のインダクタ特性を具備する単一および複数のインダクタを実行するために、柔軟な解決法を提供する。
【００１３】
図４Ａおよび図４Ｂは、いくつかの実施例に従ったインダクタを示す。それらは、導電層部分４０６によって共通の終端で互いに結合された、間隔を空けて配置されたビア４０４を含む。それらは、もう一方の終端で、第１および第２インダクタの端子としての役割を果たす導電層部分４０２に結合される。
【００１４】
間隔を空けて配置されたビア４０４およびこれらを結合する導電層部分４０６は、単一のインダクタの「巻線」を形成する（巻線が端子間に空間を残しているという事実にかかわらず、これは必ずしも必要ではない）。ビアおよび結合層部分は、全体として長方形の断面を有するコア領域（またはインダクタ領域）を画定する。図示された形状において、インダクタ領域（ループ上の断面）が基板内の導体層に対してほぼ垂直であり、それによって、インダクタが導体層トレース内の信号に対して有するネガティブなインパクトと同様に、それらがインダクタのパフォーマンスに対して有する悪影響を低減するということを指摘する価値がある。
【００１５】
図４Ｂのインダクタは、より幅の広い結合部分４０６を具備することによって、図４Ａのインダクタよりも大きいインダクタ・ループ領域を有し、したがって、より大きい関連インダクタンスを有するが、これ以外は図４Ａのインダクタとほぼ同様である。しかしながら、その抵抗がより大きいかどうかによって、そのクオリティ・ファクタはより高くなる場合もあるし、高くならない場合もある。
【００１６】
図５は、インダクタの他の実施例を示す。それは、図４Ａおよび図４Ｂのインダクタと同様に、ビア５０４間に間隔を設けている。しかし、それは、ビアを互いに結合する単一の導電層の代わりに、複数の導電層部分５０６を使用して、ビアの共通終端でビアを互いに結合する。さらに、それは、その第１および第２インダクタ端子の他方の終端に結合された複数の導電層部分５０２を使用する。複数の導電層部分は、典型的には、より少ないインダクタ抵抗を提供し、その結果、より高いクオリティ・ファクタおよびより大きい電流容量を提供するであろう。これによって、効率の向上が達成され、また、より大きい負荷要求に応えることができるので、パワー・コンバータ・アプリケーションにとって価値がある。
【００１７】
図６は、２つの隣接する列に配置された複数のインダクタを示し、各列が４つのインダクタを有する。図示された実施例では、各インダクタは、端子部分およびビアを互いに結合する層部分が単一の層で形成されているが、図４Ａ、図４Ｂ、または図５のインダクタのように形成することができる。
【００１８】
図７は、共通端子を形成するために各インダクタからの端子が導電層部分７０２によって互いに結合された、図６のインダクタを示す。例えば、このような形状は、図３のパワー・コンバータのような電圧レギュレータ内でインダクタを実現するために使用することができる。
【００１９】
図８は、一列に配置された複数のインダクタ（図示された実施例では８個）の他の実施例を示す。これは、各インダクタにより大きいインダクタ領域を許容するだけでなく、全ての端子に対して容易な経路アクセスを提供することができる。
【００２０】
図９は、各インダクタからの端子が導電層部分９０２に結合された、図８の複数のインダクタを示す。このような共通して接続された端子のセットは、例えばマルチフェーズ・パワー・コンバータに共通の出力を提供することができる。
【００２１】
図１０は、他の実施例に従って形成された複数のインダクタを示す。それは、ジグザグに挟み込まれた（または斜置された）インダクタを含む。図示されるように、これによって、インダクタの端子層部分を、共通のラインに沿って配置されていない隣接するインダクタの端子層部分に対して互いに接近して配置することができる。図１１は、全てのインダクタに共通端子を提供するために、各インダクタから共通層部分１１０２に結合された端子を具備するインダクタを示す。
【００２２】
特に示されていない他の実施例もまた本発明の範囲内であると理解されるべきである。例えば、開示されたインダクタは、基板に対してほぼ垂直であるインダクタ領域を有するが、それは、設計の関係または製造上の好みに依存して、水平の（すなわち角度を有する）コンポーネントを有することも可能である。さらに、図示されたインダクタは、めっきされたスルー・ホールのビアによって実行されるが、利用可能な材料および／または製造工程に依存して、他のタイプのビアも使用することができる。それらは、層状にされ、堆積され、および／または充填されたホール（例えば、機械およびレーザによるドリル加工、ミリング、犠牲形成によって形成される）から形成することも可能であり、あるいは、それらは、いくつもの他のプロセスによって形成することも可能である。さらに、磁性材料の使用に関しては特に示されていないが、それらは本発明の範囲から除外されたわけではなく、いくつかの実施例において使用されてもよい。例えば、磁性材料層は、インダクタンスを増強するためにインダクタの「下に」堆積することができる。しかしながら、そのような材料の使用は、加工上の制約または他の損害を生じるという理由により望まれないかもしれない。ここに示されたインダクタは、高周波（例えば１０ＭＨｚ超）のスイッチング・アプリケーション内での使用が予想されるが、それは磁性材料を使用することを難しくするであろう。
【００２３】
図１２に関して、コンピュータ・システムの一例が示される。図示されたシステムは、一般に、パワー・コンバータ１２０４、ワイヤレス・インターフェイス１２０６、およびメモリ１２０８に結合されたプロセッサ１２０２を含む。それはコンバータ１２０４に結合され、動作中にそれからパワーを受け取る。ワイヤレス・インターフェイス１２０６は、アンテナ１２１０に結合され、プロセッサを、ワイヤレス・インターフェイス・チップ１２０６を通ってワイヤレス・ネットワーク（図示せず）に通信可能にリンクする。パワー・コンバータ１２０４は、ここに示されたいくつかの実施例に従ったインダクタを含む基板１２０５を含む。
【００２４】
図示されたシステムは、異なる形態で実行することも可能であることに注目すべきである。すなわち、それは、シングル・チップ・モジュール、回路基板、または、複数の回路基板を有するシャーシ内で実行可能である。同様に、それは、１またはそれ以上の完全なコンピュータを構成することができ、あるいは、それは、コンピューティング・システム内で有用なコンポーネントを構成することができる。
【００２５】
本発明は、記述された実施例に制限されず、添付した特許請求の範囲の思想および範囲内で修正および変更して実行することが可能である。例えば、本発明は、あらゆるタイプの半導体集積回路（「ＩＣ」）チップに使用可能であることを理解すべきである。これらのＩＣチップの例としては、プロセッサ、コントローラ、チップセット・コンポーネント、プログラマブル・ロジック・アレイ（ＰＬＡ）、メモリ・チップ、ネットワーク・チップ、および同種のものが含まれるが、これらに制限されない。
【００２６】
さらに、例示としてサイズ／モデル／値／範囲が与えられたが、同様に本発明はこれらに制限されないことを理解すべきである。時間とともに生産技術（例えばフォトリソグラフィ）が成熟するにつれて、より小さいサイズの装置の製造が可能になることが期待される。加えて、ＩＣチップおよび他のコンポーネントへの周知のパワー／接地接続は、図面および説明を単純化し、かつ本発明を不明瞭にしないために、図面中に示される場合と示されない場合がある。さらに、本発明を不明瞭にしないために、配置はブロック図の形で示され、さらに、そのようなブロック図の配置の実施に関する詳細は、本発明が実施されるプラットフォームに高度に依存するという事実を考慮すれば、すなわち、そのような詳細は、当業者の範囲内では周知であろう。本発明の実施例について説明するために、特定の詳細（例えば回路）について記述される箇所もあるが、本発明はこれらの特定の詳細事項がなくても実施可能であり、あるいは、それらを変更して実行することも可能であることは、当業者にとって明白であろう。したがって、このような記述は、制限的な目的ではなく、例示的であると考えられる。
【図面の簡単な説明】
【００２７】
【図１Ａ】従来型の集積回路の図である。
【図１Ｂ】図１Ａの集積回路の基板の一部分の断面図である。
【図２】いくつかの実施例に従った、基板に埋め込まれたインダクタを有する集積回路の図である。
【図３】いくつかの実施例に従ったインダクタを有するパワー・コンバータの概要図である。
【図４Ａ】いくつかの実施例に従ったインダクタの斜視図である。
【図４Ｂ】いくつかの実施例に従った、より幅の広い誘導ループ領域を有するインダクタの斜視図である。
【図５】いくつかの実施例に従った、複数の結合導電層を有するインダクタの斜視図である。
【図６】いくつかの実施例に従った、隣接する列に配置された複数のインダクタの斜視図である。
【図７】いくつかの実施例に従った、各インダクタからの端子が、共通端子を形成するために導電層部分に結合された図６の複数のインダクタの斜視図である。
【図８】いくつかの実施例に従った、一列に配置された複数のインダクタの斜視図である。
【図９】いくつかの実施例に従った、各インダクタからの端子が、共通の端子を形成するために導電層部分に結合された図８の複数のインダクタの斜視図である。
【図１０】いくつかの実施例に従った、ジグザグに挟み込まれた端子を有する、一列に配置された複数のインダクタの斜視図である。
【図１１】いくつかの実施例に従った、各インダクタからの端子が、共通端子を形成するために導電層部分に結合された図１０の複数のインダクタの斜視図である。
【図１２】いくつかの実施例に従った、インダクタを具備するパワー・コンバータを有するコンピュータ・システムのブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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