(57)【要約】【課題】  ＣＭＯＳ画像センサ・アレイ及び製造の方法を提供すること。【解決手段】  ＣＭＯＳイメージャ・センサ・アレイは、基板と、基板の上に形成された受光画素構造体のアレイであって、アレイがその中に形成された「ｍ」レベルの導電性構造体を有し、各レベルが対応する層間誘電体材料層内に形成される、アレイと、受光画素構造体のアレイに隣接して形成され、「ｎ」レベルの導電性構造体を有する高密度論理配線領域であって、各レベルが対応する層間誘電体材料層内に形成され、ｎ＞ｍである、高密度配線領域とを含む。マイクロレンズとカラー・フィルタとを有するマイクロレンズ・アレイが層間誘電体材料層の上方に形成され、マイクロレンズ及びそれぞれのカラー・フィルタは、基板の表面に形成されたそれぞれの受光構造体に対して位置合わせされる。マイクロレンズ・アレイの下の層間誘電体材料層の上面は、高密度論理配線領域の層間誘電体材料層の上面よりも凹んでいる。【選択図】      図３
2010510646.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された受光画素構造体のアレイであって、前記アレイはその中に形成された「ｍ」レベルの導電性構造体を有し、前記各レベルは対応する層間誘電体材料層内に形成される、アレイと、
前記受光画素構造体のアレイに隣接して形成され、「ｎ」レベルの導電性構造体を有する高密度論理配線領域であって、前記各レベルは対応する層間誘電体材料層内に形成され、ｎ＞ｍである、高密度論理配線領域と
を含み、
ＣＭＯＳイメージャ・アレイ。
【請求項２】
前記受光画素構造体のアレイが、
前記層間誘電体材料層の上方に形成された、マイクロレンズとカラー・フィルタとを有するマイクロレンズ・アレイを含み、前記マイクロレンズ及びそれぞれのカラー・フィルタは、前記基板の表面に形成されたそれぞれの受光構造体に対して位置合わせされる、請求項１に記載のイメージャ・アレイ。
【請求項３】
前記マイクロレンズ・アレイの下の前記層間誘電体材料層の上面が、前記高密度論理配線領域の前記層間誘電体材料層の上面よりも凹んでいる、請求項２に記載のイメージャ・アレイ。
【請求項４】
前記高密度論理配線領域が前記画素アレイ領域に隣接する２つの対向する側部に形成され、前記高密度論理配線領域は、上面に形成されるパッシベーション層を含み、かつ最終導電性構造体を有する、請求項２に記載のイメージャ・アレイ。
【請求項５】
前記高密度論理配線領域における前記「ｎ」レベルの導電性構造体がビア構造体によって相互接続される、請求項１に記載のイメージャ・アレイ。
【請求項６】
前記２つの対向する側部において前記パッシベーション構造体の上面に装着された保護構造体をさらに含み、前記保護構造体と前記マイクロレンズ・アレイの上面とがギャップによって隔てられ、前記ギャップが、前記保護構造体の装着の間、前記マイクロレンズ・アレイの付加的な保護を提供する、請求項４に記載のイメージャ・アレイ。
【請求項７】
前記装着された保護構造体は、前記受光画素構造体のアレイを覆うガラス・プレートを含む、請求項６に記載のイメージャ・アレイ。
【請求項８】
前記ギャップは約１０ミクロン又はそれ以上の厚さである、請求項６に記載のイメージャ・アレイ。
【請求項９】
前記高密度論理配線領域の前記最終導電性構造体を外部導体に電気的に接続する導電素子をさらに含む、請求項６に記載のイメージャ・アレイ。
【請求項１０】
前記導電素子がボンド・ワイヤである、請求項９に記載のイメージャ・アレイ。
【請求項１１】
前記外部導体が、ボール・グリッド・アレイ構造体の一部として前記基板の下に形成されるはんだ素子を含む、請求項９に記載のイメージャ・アレイ。
【請求項１２】
前記ボール・グリッド・アレイ構造体が、Ｓｃｈｏｔｔ集積回路パッケージの一部として形成される、請求項１１に記載のイメージャ・アレイ。
【請求項１３】
前記ボール・グリッド・アレイ構造体が、Ｓｈｅｌｌｃａｓｅ集積回路パッケージの一部として形成される、請求項１１に記載のイメージャ・アレイ。
【請求項１４】
ｍ＝２かつｎ≧４である、請求項１に記載のイメージャ・アレイ。
【請求項１５】
ｍ≦４かつｎ≧４である、請求項１に記載のイメージャ・アレイ。
【請求項１６】
画素の画像センサ・アレイを製造するための方法であって、
半導体基板内に複数の感光性素子を形成して、前記センサ・アレイの画素アレイ領域を形成するステップと、
前記センサ・アレイの前記画素アレイ領域及び前記センサ・アレイの隣接する高密度配線論理領域の両方において、前記基板上に「ｍ」個の層間誘電体材料層のスタックを形成するステップであって、前記「ｍ」個の層間誘電体材料層の各々が、前記センサ・アレイの前記画素アレイ領域及び前記センサ・アレイの前記隣接する高密度配線論理領域の両方において、導体構造体を含むそれぞれの金属相互接続レベルを含む、ステップと、
前記画素アレイ領域及び前記高密度論理配線領域の両方の上で前記「ｍ」個の層間誘電体材料層上に付加的な層間誘電体層のスタックを形成するステップであって、前記隣接する高密度論理配線領域内に形成される前記付加的な層間誘電体層の前記スタックが、前記隣接する高密度論理配線領域内にのみ形成される付加的な金属レベル導体構造体を含むそれぞれの付加的な金属相互接続レベルを含み、前記隣接する高密度の論理配線領域において、導電性構造体を有する合計で「ｎ」個の金属相互接続レベルが形成され、ｎ＞ｍである、ステップと、
前記画素アレイ領域の上に形成された前記付加的な層間誘電体層の部分を除去し、それによって前記画素アレイ領域内の前記付加的な層間誘電体層の表面が前記高密度論理配線領域の前記付加的な層間誘電体材料層の上面よりも凹むようにされるステップと、
前記画素アレイ領域内の前記層間誘電体材料層の前記凹部表面の上にマイクロレンズとカラー・フィルタとを有するマイクロレンズ・アレイを形成し、前記マイクロレンズ及びそれぞれのカラー・フィルタはそれぞれの感光性素子に対して位置合わせされる、ステップと
を含む、方法。
【請求項１７】
前記画素アレイ領域内の前記付加的な層間誘電体層の部分を除去する前記ステップが、エッチバック・プロセスである、請求項１６に記載の方法。
【請求項１８】
前記画素アレイ領域の前記付加的な層間誘電体層の部分を除去するための前記エッチバック・プロセスが、
前記画素アレイ領域の画素の上に形成される前記付加的な層間誘電体層の表面のみを露出するようにリソグラフィでパターン形成されたマスク構造体を適用するステップと、
エッチング・プロセスを行って、前記画素アレイ領域内の前記付加的な層間誘電体層の部分を選択的に除去するステップと、
を含む、請求項１７に記載の方法。
【請求項１９】
前記画素アレイ領域内において前記「ｍ」個の層間誘電体材料層の上に前記付加的な層間誘電体層のスタックを形成する前記ステップが、
前記画素アレイ領域にわたって拡がるエッチング停止層を形成するステップをさらに含み、エッチング・プロセスを行う前記ステップが、前記エッチング停止層で前記付加的な層間誘電体層の前記エッチングを停止することを含む、請求項１６に記載の方法。
【請求項２０】
前記それぞれの金属相互接続レベルの前記導体構造体が銅材料を含み、前記導体構造体の各々が前記導体構造体の各々の上に形成されたバリア材料層を含む、請求項１６に記載の方法。
【請求項２１】
前記高密度論理配線領域が前記画素アレイ領域に隣接する２つの対向する側部に形成され、前記方法が、最終導電性構造体を有する前記高密度論理配線領域の各々の上面にパッシベーション構造体を形成するステップをさらに含む、請求項１６に記載の方法。
【請求項２２】
前記２つの対向する側部において前記パッシベーション構造体の上面に保護構造体を装着するステップであって、前記保護構造体と前記マイクロレンズ・アレイの上面とがギャップによって隔てられ、前記ギャップが、前記装着の間、前記マイクロレンズ・アレイの付加的な保護を提供するステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記高密度論理配線領域の前記最終導電性構造体を外部導体に電気的に接続するために導電性素子を接続するステップをさらに含む、請求項２２に記載の方法。
【請求項２４】
前記外部導体が、ボール・グリッド・アレイ構造体の一部として前記構造体の下に形成されるはんだ素子を含む、請求項２３に記載の方法。
【請求項２５】
前記イメージャ・センサ・アレイを収容するためのＳｃｈｏｔｔ集積回路パッケージを形成するステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
前記イメージャ・センサ・アレイを収容するためのＳｈｅｌｌｃａｓｅ集積回路パッケージを形成するステップをさらに含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光学画像センサに関し、特に、陥凹した誘電体を有し、それにより低減された反射率及び高められた感光性を示す新規なＣＭＯＳ（相補型金属酸化膜半導体）画像センサ・アレイ構造体、及びこのような画像センサ・アレイを製造するプロセスに関する。
【背景技術】
【０００２】
ＣＭＯＳ画像センサは、デジタルカメラ、携帯電話、ＰＤＡ（携帯情報端末）、パーソナル・コンピュータなどのような撮像を必要とする用途のための従来のＣＣＤセンサを置き換え始めている。有利なことに、ＣＭＯＳ画像センサは、フォトダイオードなどのような半導体デバイスのための現在のＣＭＯＳ製造プロセスを応用して、低コストで製造される。その上、ＣＭＯＳ画像センサは単一の電源で動作させることができ、そのための電力消費をＣＣＤセンサのそれよりも低く抑えることができ、さらに、ＣＭＯＳ論理回路及び同様の論理処理デバイスはセンサ・チップ内に容易に集積されるので、ＣＭＯＳ画像センサを小型化することができる。
【０００３】
現在のＣＭＯＳ画像センサは、光エネルギーを収集して、それを可読電気信号に変換するために使用される、ＣＭＯＳ能動画素センサ（Active Pixel Sensor（ＡＰＳ））セルのアレイを含む。図１は、従来技術によるＣＭＯＳ能動画素センサ（ＡＰＳ）セル２０のアレイ１０を示す。図示されるように、アレイ１０は複数のマイクロレンズ２２を含み、その各々は半球状の形状を有し、平滑な平坦化層２７、例えばスピン・オン・ポリマの上に配置され、この平坦化層はカラー・フィルタ・アレイ１３の上に形成され、マイクロレンズ・アレイの形成を可能にする。カラー・フィルタ・アレイ１３は、独立した赤、緑及び青のフィルタ素子２５（原色フィルタ）、又は代替的に、シアン、マゼンタ及びイエローのフィルタ素子（補色フィルタ）を含む。イメージャ画素アレイ１０の各マイクロレンズ２２は、対応するカラー・フィルタ素子２５と位置合わせされ、画素２０の上部受光部を構成する。画素２０は、光エネルギー１４を収集してそれを可読電気信号に変換するために用いられる、半導体基板１５上に作られたＡＰＳセル部を含む。ＡＰＳセル部はさらに、感光性素子、例えば、光電変換を実行するフォトダイオードのような光検知（photosensing)デバイス１８と、電荷増幅、スイッチング及び読み出しを実行する１つ又は複数のＣＭＯＳトランジスタ（図示せず）とを含む。画素２０の各々は、半導体基板１５上に形成された光電変換素子（例えば、フォトダイオード）によって信号電流に変換された、各画素によって受光された光の強度に対応する信号電荷を生成する。動作において、フォトダイオード、フォトゲート又は光導電体といった光検知デバイス１８は、その下にある部分に光生成電荷を蓄積するための、基板のドープされた領域の上に重なる。読み出し回路が各画素セルに接続され、読み出し時に感光素子から電荷を受け取るための浮遊拡散領域を含むことが多い。典型的には、これは、浮遊拡散領域に電気的に接続されたゲートを有するトランジスタデバイス、例えば、ソースフォロア・トランジスタ回路によって達成される。このイメージャはまた、感光素子から表面チャネルを横切って浮遊拡散領域に電荷を転送させるための転送ゲートを有するトランジスタと、電荷の転送に先だって浮遊拡散領域を所定の電荷レベルにリセットするためのトランジスタとを含むことができる。
【０００４】
上述のＡＰＳセル部は、メタライゼーション相互接続レベルＭ１、Ｍ２のアルミニウム（Ａｌ）又は銅（Ｃｕ）配線層３５ａ、３５ｂを組み込んだ有機又は無機の層間誘電体（ＩＬＤ）材料を各々が含む、１つ又は複数の層間誘電体材料層３０ａ−３０ｃを含むスタックの下の半導体基板１５の上に製造される。層間誘電体材料は、例えば、ポリマー又はＳｉＯ２を含むことができる。Ａｌメタライゼーション相互接続層３５ａ、３５ｂは、パッシベーションを必要としないので、それぞれのバリア層は図示されていない。メタライゼーション相互接続レベルＭ１、Ｍ２は、より薄い層間誘電体スタックを可能にする銅（Ｃｕ）導体を含むことができることが理解されるが、それは、銅のこれらのメタライゼーションレベルは、画素セルの光路においてそれぞれ極薄のバリア層を有するか、又は代替的に、画素セルの光路から除去されることによって、画素セルの感光性を高めるからである。
【０００５】
導電性メタライゼーション３５ａ、ｂを有する各ＡＰＳセル２０はさらに、各画素２０間でＭ１及びＭ２メタライゼーションに対するワイヤ・ボンディングを可能にする最終金属レベル３６（例えば、Ａｌ）を含む。最終パッシベーション層２９がワイヤ・ボンディング・レベル３６の上に形成され、これは、ＳｉＮ、ＳｉＯ２、又はそれらの組み合わせを含むことができる。
【０００６】
図２は、断面図によって図１のような従来技術のＣＭＯＳ画像センサ１０’を示すが、接合された上部ガラス・プレート構造体１１とチップ・リード構造体８９とを含むウェハ・パッケージ・レベルで示されている。図２において、マイクロレンズとカラー・フィルタとを含む画素のアレイ構造体２０が、形成された論理搬送導体（logic carrying conductor)、すなわち銅メタライゼーションレベルＭ１、Ｍ２に対して示されており、これは、チップ内部の画素（ＣＭＯＳ）処理回路と接続し、さらに、ボンド・パッド構造体８８と接続することによってパッケージ・リード構造体８９を介してチップの外側の回路と接続する。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Juergen Leib他、「NewWafer-Level-Packaging Technology using Silicon-Via-Contacts For Optical AndOther Sensor Applications」、Electronic Components andTechnology Conference、２００４年、ｐ．８４３−８４７
【非特許文献２】I.Schweky、「CSP Optoelectronic package for Imaging and Light DetectionApplications」、Proceedings of SPIE-The InternationalSociety for Optical Engineering、１９９８年、第３５８２巻、ｐ．８７６−８８１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従って、ＣＭＯＳイメージャは、論理チップと共に集積されることによってシステム内で必要とされるチップの数を減少させることの可能性を提示することが明らかである。しかしながら、高密度の論理回路の配線のための要求条件はイメージャのそれとは異なる。高密度論理回路は、多数の金属のレベル（典型的には、＞４）を必要とし、一方、ＣＭＯＳ画像センサは、光学応答を最大にするために、最小の数の金属のレベル（典型的には、＜４）を必要とする。従って、ＣＭＯＳイメージャ・チップ上のイメージャ・アレイ及び論理回路の両方において配線を同時に最適化するプロセスが必要とされる。
【課題を解決するための手段】
【０００９】
本発明は、より高密度のセンサの論理配線領域と比べて、画素アレイ領域においてより薄い画素アレイ・センサ部を有するＣＭＯＳ画像センサに向けられる。これは、高密度のレイアウトを提供するのに必要なだけ多くの金属レベルを論理回路が有することを可能する一方でなお、イメージャ・アレイが薄い誘電体スタックを有することを可能にする。
【００１０】
従って、画素アレイ領域に隣接して形成される、ＣＭＯＳイメージャ・デバイスのための高密度配線論理領域の対応する金属レベル及び層間誘電体レベルの高さは、画素アレイ領域のメタライゼーションレベル及び層間誘電体レベルの高さよりも高い。
【００１１】
すなわち、１つの実施形態において、マイクロレンズ・アレイの下の層間誘電体材料層の上面は、高密度論理配線領域の層間誘電体材料層の上面よりも凹んでいる。
【００１２】
いくつかの設計において、ＣＭＯＳイメージャ・デバイスのための高密度論理配線領域の金属レベルの対応する高さは、イメージャ・セル・アレイの高さよりも３０％高くすることができる。
【００１３】
チップの高密度配線論理領域と比べて画素アレイ領域においてより薄い膜スタックを有するＣＭＯＳ画像センサを製造する方法は、感光性が高められた画素アレイをもたらす。
【００１４】
従って、本発明の１つの態様によれば、ＣＭＯＳイメージャ・センサ・アレイ及び製造方法が提供される。ＣＭＯＳイメージャ・センサ・アレイは、基板と、基板上に形成された受光画素構造体のアレイであって、アレイがその中に形成された「ｍ」レベルの導電性構造体を有し、各レベルが対応する層間誘電体材料層内に形成される、アレイと、受光画素構造体のアレイに隣接して形成され、「ｎ」レベルの導電性構造体を有する高密度論理配線領域であって、各レベルが対応する層間誘電体材料層内に形成され、ｎ＞ｍである、高密度論理配線領域とを含む。
【００１５】
マイクロレンズとカラー・フィルタとを有するマイクロレンズ・アレイが層間誘電体材料層の上方に形成され、マイクロレンズ及びそれぞれのカラー・フィルタは、基板の表面に形成されたそれぞれの受光構造体に対して位置合わせされる。
【００１６】
イメージャ・アレイの１つの例示的な実施形態において、ｍ＝２かつｎ≧４である。
【００１７】
イメージャ・アレイの別の例示的な実施形態において、ｍ≦４かつｎ≧４である。
【００１８】
本発明のさらなる態様によれば、画素の画像センサ・アレイを製造する方法が提供され、この方法は、半導体基板内に複数の感光性素子を形成して、センサ・アレイの画素アレイ領域を形成するステップと、センサ・アレイの画素アレイ領域及びセンサ・アレイの隣接する高密度配線論理領域の両方において、基板上に「ｍ」個の層間誘電体材料層のスタックを形成するステップであって、「ｍ」個の層間誘電体材料層の各々が、センサ・アレイの画素アレイ領域及びセンサ・アレイの隣接する高密度配線論理領域の両方において、導体構造体を含むそれぞれの金属相互接続レベルを含む、ステップと、画素アレイ領域及び高密度論理配線領域の両方の上で「ｍ」個の層間誘電体材料層上に付加的な層間誘電体層のスタックを形成するステップであって、隣接する高密度論理配線領域内に形成される付加的な層間誘電体層のスタックが、隣接する高密度論理配線領域内にのみ形成される付加的な金属レベル導体構造体を含むそれぞれの付加的な金属相互接続レベルを含み、隣接する高密度論理配線領域内において、導電性構造体を有する合計で「ｎ」個の金属相互接続レベルが形成され、ｎ＞ｍである、ステップと、画素アレイ領域の上に形成された付加的な層間誘電体層の部分を除去し、それによって画素アレイ領域内の付加的な層間誘電体層の表面が高密度論理配線領域の付加的な層間誘電体材料層の上面よりも凹むようにされるステップと、画素アレイ領域内の層間誘電体材料層の凹部表面の上にマイクロレンズとカラー・フィルタとを有するマイクロレンズ・アレイを形成し、マイクロレンズ及びそれぞれのカラー・フィルタがそれぞれの感光性素子に対して位置合わせされるステップと、を含む。
【００１９】
有利なことに、本発明の方法に従って形成される画素の画像センサ・アレイは、Ｓｃｈｏｔｔパッケージ構成及びＳｈｅｌｌｃａｓｅパッケージ構成の両方において従来のウェハレベルのパッケージングに容易に適合する。
【図面の簡単な説明】
【００２０】
本発明の目的、特徴及び利点は、添付の図面と併せて以下の詳細な説明を考慮して、当業者に明らかとなるであろう。
【００２１】
【図１】従来技術によるＣＭＯＳ画像センサ画素アレイ１０を示す。
【図２】断面図によって図１のような従来技術のＣＭＯＳ画像センサ１０’を示すが、上部ガラス筐体とチップ・リード構造体とを含むウェハ・パッケージ・レベルで示される。
【図３】断面図によって本発明による陥凹した誘電体及び上部ガラス筐体を有するＣＭＯＳ画像センサ・アレイ１００を例示する。
【図４】断面図によって本発明による陥凹した誘電体及び上部ガラス筐体を有するＣＭＯＳ画像センサ・アレイ１００を製造するための方法を示す。
【図５】断面図によって本発明による陥凹した誘電体及び上部ガラス筐体を有するＣＭＯＳ画像センサ・アレイ１００を製造するための方法を示す。
【図６】断面図によって本発明による陥凹した誘電体及び上部ガラス筐体を有するＣＭＯＳ画像センサ・アレイ１００を製造するための方法を示す。
【図７】断面図によって本発明による陥凹した誘電体及び上部ガラス筐体を有するＣＭＯＳ画像センサ・アレイ１００を製造するための方法を示す。
【図８】断面図によって本発明による陥凹した誘電体及び上部ガラス筐体を有するＣＭＯＳ画像センサ・アレイ１００を製造するための方法を示す。
【図９】断面図によって本発明による陥凹した誘電体及び上部ガラス筐体を有するＣＭＯＳ画像センサ・アレイ１００を製造するための方法を示す。
【図１０】断面図を通して本発明による陥凹した誘電体及び上部ガラス筐体を有するＣＭＯＳ画像センサ・アレイ１００を製造するための方法の代替的なプロセスフローを示す。
【図１１】断面図を通して本発明による陥凹した誘電体及び上部ガラス筐体を有するＣＭＯＳ画像センサ・アレイ１００を製造するための方法の代替的なプロセスフローを示す。
【図１２】ボンド・パッド表面に接合されたワイヤリードのパッケージングを示すＣＭＯＳ画像センサ・アレイの代替的な実施形態を示す。
【図１３】断面図によってＳｃｈｏｔｔパッケージ構成における画像センサ・アレイのパッケージングを示す。
【図１４】断面図によってＳｈｅｌｌｃａｓｅパッケージ構成における画像センサ・アレイのパッケージングを示す。
【発明を実施するための形態】
【００２２】
以下の説明において、本発明の完全な理解を提供するために、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術のような多数の具体的な詳細が説明される。しかしながら、これらの具体的な詳細なしで本発明を実施できることが当業者には理解されるであろう。他の例において、本発明を曖昧にするのを避けるために、周知の構造体又は処理ステップは詳細には説明されない。
【００２３】
図３は、断面図によって、本発明の第１の実施形態による陥凹した誘電体を有するＣＭＯＳ画像センサ・チップ１００を示す。この実施形態において、ＣＭＯＳ画像アレイ１００は、その中にカラー・フィルタ及び対応するマイクロレンズ構造体のアレイが形成される陥凹した誘電体構造体１０１を含む。凹部１０１は、特に、ガラス・プレート１２０をＣＭＯＳセンサ・アレイ・チップに接合するプロセスの間、レンズを保護する。本質的に、標準的なデバイス及び配線が製作されるが、しかしながら、イメージャ・アレイ１００のマイクロレンズ構造体の上には上部配線層は形成されない。従って、後ほど説明されるように、アレイ１０は、ビアによって相互接続された複数の金属配線層Ｍ１−Ｍ５を含み、これは、例えば、少なくとも５つの（Ｍ１−Ｍ５）メタライゼーションレベルが作られた周辺回路の高密度配線領域９８において形成される。これは、２つまでのメタライゼーションレベル（Ｍ１−Ｍ２）及び層間誘電体しか形成されない、イメージャ・チップの高密度配線領域９８の間に形成された能動画素領域９７と比較される。高密度配線領域９８において金属レベル構造体Ｍ１−Ｍ５を相互接続する金属構造体及びビア構造体を形成するために、従来のダマシン又はサブトラクティブ・エッチング技術を用いることができることが注目される。
【００２４】
図４−図１０は、断面図によって、本発明による図３のＣＭＯＳ画像センサ・アレイ構造体１００を製造するためのプロセスを示す。ここで説明されるように、標準的な処理によって、図４に示される中間的なセンサ・スタック構造体２００が得られる。特に、基板１５上に形成される層間誘電体層１３０ａ−１３０ｃのより薄いスタックの形成を念頭において、Ｃｕメタライゼーション相互接続Ｍ１、Ｍ２が形成される。基板１５は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ及び他のＩＩＩ−Ｖ族化合物半導体、ＩＩ−Ｖ族化合物半導体を含むバルク半導体、又はシリコン・オン・インシュレータ（ＳＯＩ）、ＳｉＣ・オン・インシュレータ（ＳｉＣＯＩ）又はシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）のような積層半導体とすることができる。好ましくは、層間誘電体材料は、スパッタリング、スピン・オン又はＰＥＣＶＤのような多くの周知の技術のいずれかによって堆積することができる、約４．２又はそれより小さい誘電率を有する従来のスピン・オン有機誘電体、スピン・オン無機誘電体又はそれらの組み合わせを含むことができる有機又は無機の層間誘電体（ＩＬＤ）材料を含有することができる。本発明で使用することができる好適な有機誘電体は、Ｃ、Ｏ、Ｆ及び／又はＨを含有する誘電体を含む。本発明で使用することができるいくつかの種類の有機誘電体の例には、芳香族熱硬化性ポリマー樹脂、例えば、ＤＯＷ  Ｃｈｅｍｉｃａｌ  ＣｏｍｐａｎｙからＳｉＬＫ（登録商標）の商品名で販売されている樹脂、ＨｏｎｅｙｗｅｌｌからＦｌａｒｅ（登録商標）の商品名で販売されている樹脂、及び他の供給業者からの販売されている類似の樹脂、並びに他の同様の有機誘電体が含まれるが、それらには限定されない。層間誘電体層として使用される有機誘電体は、多孔質であってもよく又は多孔質でなくてもよいが、ｋ値が小さいので多孔質の有機誘電体層が非常に好ましい。層間誘電体として使用することができる好適な無機誘電体は、典型的にはＳｉ、Ｏ及びＨを含有し、かつ任意にＣを含有し、例えば、プラズマ化学気相成長（ＣＶＤ）技術によって堆積された、ＳｉＯ２、ＦＳＧ（フルオロシリケート・ガラス）、ＳｉＣＯＨ、ＳｉＯＣＨ、炭素ドープ酸化物（ＣＤＯ）、シリコンオキシカーバイド、有機シリケート・ガラス（ＯＳＧ）が含まれる。使用することができる無機誘電体のいくつかの種類の例示的な例には、シルセスキオキサンＨＯＳＰ（Ｈｏｎｅｙｗｅｌｌから販売）、メチルシルセスキオキサン（ＭＳＱ）、水素シルセスキオキサン（ＨＳＱ）、ＭＳＱ−ＨＳＱ共重合体、シリコン源としてテトラエチルオルトシリケート（ＴＥＯＳ）又はＳｉＨ４を用い、かつ酸化剤としてＯ２、Ｎ２Ｏ、ＮＯなどを用いて堆積されたＳｉＯ２、有機シラン及びいずれか他のＳｉ含有材料が含まれるが、それらには限定されない。考察の目的で、無機誘電体材料をＳｉＯ２と仮定する。
【００２５】
さらに図４を参照すると、Ｍ１層を形成するための方法は、最初に、キャッピング層（図示せず）を含むことができる基板の上にＳｉＯ２誘電体層１３０ｃを、例えば、約２ｋÅから２０ｋÅまでの範囲、好ましくは３ｋÅから４ｋÅまでの範囲の厚さまで堆積することと、そのＳｉＯ２層１３０ｃ内に既知のリソグラフィ及びＲＩＥ技術を用いてトレンチをパターン形成することと、形成されたトレンチを１つ又は複数の耐火金属、例えばＴａ、ＴａＮ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、ＷＣＮ、Ｒｕのような金属ライナでライニング（内側を覆う）ことを含む。次に、ライニングされたトレンチを銅材料で充填してＣｕのＭ１層１３５ｂを形成し、次いでこれを公知のＣＭＰ技術を用いて研磨する。その後、ＳｉＮのようなバリア層（図示せず）を、ＣｕのＭ１メタライゼーション１３５ｂの上に、例えば、約２０Åから２ｋÅまでの範囲、好ましくは１００Åと２００Åとの間の範囲の厚さまで堆積させることができる。この実施形態において、Ｃｕ相互接続の上の窒化物層の厚さは、反射率を最小化するために低減される。ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＣＯＮ、ＳｉＣＯ材料などを含むがそれらに限定されない他のバリア層材料を使用することができることが理解される。このプロセスが次のＣｕのＭ２メタライゼーション層のために繰り返され、それにより、薄いＭ２誘電体層１３０ｂ、例えばＳｉＯ２が、Ｃｕ拡散層の上に、約２ｋÅから２０ｋÅまでの間の範囲、好ましくは１ミクロンの厚さまで堆積され、次にＭ２メタライゼーション層が、公知のリソグラフィ及びＲＩＥ技術を用いてＳｉＯ２層１３０ｂ内にトレンチをパターン形成し、形成されたトレンチを耐火金属のような金属ライナでライニングし、ライニングされたトレンチを銅材料で充填してＣｕのＭ２の１３５ａ層を形成し、次にこれを公知のＣＭＰ技術を用いて研磨することによって形成される。その後、ＳｉＮのようなバリア又はＣｕ拡散層（図示せず）を、ＣｕのＭ２層１３５ａの上に、例えば、約２０Åから２ｋÅまでの範囲の厚さまで堆積させることができる。
【００２６】
図４に示される実施形態において、反射率を最小にするために、Ｍ１拡散バリア及びＭ２拡散バリアの両方の合計の厚さは約２０ｎｍ又はそれより小さいことが好ましい。図４に示される実施形態ではさらに、屈折率がＳｉＮの屈折率（１．９８）とＳｉＯ２の屈折率（１．４６）との間である材料、例えばＳｉＯＮの付加的な層を薄いＳｉＮバリア層の上に同等の厚さ（例えば、約２０Åから２ｋÅまで）まで形成して、反射をさらに低減させることができることを理解されたい。この第１の実施形態によれば、Ｃｕメタライゼーション及び対応する薄い層間誘電体層１３０ａ−１３０ｃ、並びに最小限の拡散バリア層（図示せず）を光路内に設けることで、光反射率が最小化され、それにより、より多くの量の光１４が画素２０の光路を通過してその下にあるフォトダイオード１８に達することが可能になる。図示されていないが、代替的な実施形態において、アレイ１００の各画素は、感光性素子、例えばフォトダイオードの上の基板内に形成される付加的なＳＴＩ分離誘電体領域を含むことができる。この代替的な実施形態において、底部の窒化物キャッピング層は画素の光路から除去される。
【００２７】
さらなる実施形態において、屈折率のミスマッチの問題を回避するために、バリアＳｉＮ層の、画素アレイ光路内に形成された部分を選択的に除去することができる。ＣＭＯＳ画像センサ・アレイ１００のこの実施形態において、処理の各レベルにおいて付加的なマスク（レジスト・マスク又はハードマスク）を用いて、各画素の光路の位置でＳｉＮバリア層内に開口部５０が作られる。すなわち、それぞれのバリア層の各々が形成された後で、付加的なリソグラフィのパターン形成及びエッチングのステップ（湿式又は乾式エッチング）が実行されて、選択された位置でＳｉＮを開口する。しかしながら、ＳｉＮ層の選択部分を除去するために、例えばクラスタ・イオン・ビーム・エッチングを用いて、マスクレス・プロセスを実行することができることが理解される。好ましくは、フッ素ベースの乾式エッチング（例えば、ＣＦ４＋酸素プラズマ）であるが、エッチング後の表面の損傷又は粗さ（光の反射又は散乱を引き起こすことがある）を最小にするためには、湿式エッチングが望ましい。湿式エッチングは、ＳｉＮのＲＩＥ後の希ＨＦによる「平滑化」エッチングを含んでもよく、あるいは、ＳｉＯ２をハードマスクとして用いた、ＳｉＮを除去するためのＨ３ＰＯ４エッチングとすることもできる。このようにして、この実施形態において、層間誘電体層１３０ｃ、ＣｕのＭ１メタライゼーション層１３５ｂ、及び対応するＳｉＮバリア層の堆積を形成するプロセス・ステップが行われ、そして画素アレイの光路内のバリアＳｉＮ層の選択的な除去が実行される。次に、これらのプロセス・ステップが繰り返され、次のＭ２誘電体１３０ｂ、金属層Ｍ２  １３５ａ及びＭ２のＣｕバリア層が形成される。しかしながら、Ｍ１のＳｉＮバリア層がエッチングされた後、その層の表面は完全には平坦ではないことがあり、それが、次に形成されるＭ２誘電体を損なうことがあり、そして次のＭ２レベル１３５ａのための次の導体金属、例えばＣｕのリソグラフィ又は研磨に潜在的に影響を与えることがある。従って、Ｍ２レベルのためのＩＬＤ層１３０ｂ（例えば、ＳｉＯ２）がパターン形成及び堆積された後、ＳｉＯ２誘電体１３０ｂレベルの表面で付加的な研磨ステップが、Ｍ２メタライゼーション１３５ａがパターン形成及び形成される前に実行される。
【００２８】
引き続き、ＩＬＤ層１３０ｃ及び１３０ｂ並びにメタライゼーションレベルＭ１、Ｍ２の形成に関してここで説明されたステップが繰り返され、Ｍ２のＣｕ相互接続拡散層（図示せず）の上に形成されるさらなる層間誘電体層１３０ａ及びさらなる対応するメタライゼーションレベルＭ３、並びに、さらなる層間誘電体層１３０及びさらなる対応するメタライゼーションレベルＭ４が得られる。しかしながら、図４に示されるように、Ｍ３及びＭ４メタライゼーション層の各々は、チップの高密度配線論理領域９８において形成されるがイメージャ・アレイの定められた能動画素センサの光路間の各画素に存在するＭ１及びＭ２メタライゼーションの上には形成されない、Ｍ３及びＭ４導電性構造体１４０、１４５をそれぞれ含む。
【００２９】
次のステップは、導体１５０（例えば、アルミニウム導体）を含む第５のメタライゼーションレベルＭ５の形成を含み、これは、いずれかの論理回路（図示せず）を、外部回路及び／又はチップに接続するために使用されるパッケージ・リードに電気的に結合させることができる。メタライゼーションレベルＭ３及びＭ４、並びにそれぞれの相互接続導電性ビアの形成の場合と同様に、メタライゼーションレベルＭ５の導電性構造体１５０はチップの高密度配線論理領域９８において形成され、イメージャ・アレイ領域９７の定められた能動画素センサの光路間の各画素に存在するＭ１及びＭ２メタライゼーションの上には直接形成されない。さらに、Ｍ５メタライゼーションの導体１５０を絶縁するために、ＳｉＯ２、ＳｉＮ又はポリイミドのような１つ又は複数の誘電体材から形成されるパッシベーション層１６０が最終誘電体レベル１３０の上に形成される。その後、このパッシベーション層はエッチングされて一対のパッドを形成することになり、そのパッドは、保護カバー、例えば、ガラス・プレートをアレイの上に接合するのに使用される構造体を形成し、典型的には０．５ミクロンから５０ミクロンの厚さである。このようにして、図４に示される中間構造体２００から考えると、上部配線層、例えば層Ｍ３−Ｍ５は、メタライゼーションＭ１、Ｍ２のようにはイメージャ・アレイの上に形成されないことが明らかである。
【００３０】
引き続き、図５では、最終のＭ５金属レベルが処理され、従来のリソグラフィ及びＲＩＥを用いてトレンチ１０１がイメージャ・アレイ領域９７内の層間誘電体層スタック内にエッチングされた後で得られる構造体２００’が、断面図によって示される。これは、付加的なマスクを用いて実行することができ、あるいは、最終ビア・プロセスの一部とすることができる。例えば、これは、最終金属レベルＭ５のパッシベーションを堆積するステップと、ボンド・パッドの上及びアレイの上に開口部を形成するステップと、ボンド・パッドの上のパッシベーションをエッチングし、同時に画素アレイの上に凹部を形成するステップと、残りのレジストを剥離するステップとを含むことができる。特に、パッシベーション層１６０及び層間誘電体層１３０は、形成される画像センサ・画素アレイの面積に相応した幅及び長さを有する、すなわち、複数の画素の光路に対して位置合わせされ、その光路の上に配置される、そして後でカラー・フィルタ及びマイクロレンズ・アレイがその上に形成される表面を提供する、トレンチまたは開口部１０１を形成するように、エッチングされる。図５から、トレンチ開口部１０１の側壁１０２ａ、ｂは、形成されたメタライゼーションＭ３−Ｍ４から短い距離ではめ込まれ（ｉｎｓｅｔ）、パッシベーション層１６０の縁部に対して自己整合することが分かる。この短いはめ込みは、より高密度の論理回路が領域９７内の能動画素セル・アレイに干渉しないように形成される周辺領域９８を画定する。より具体的には、形成されたパッシベーション層１６０の上に次にフォトリソグラフィ・マスクがパターン形成され、その後の単一ステップのエッチング・プロセスにおいて現像及びエッチングされて、複数の画素にわたって広がる領域に対応するトレンチ１０１が開口される。当該技術分野で公知の湿式又は乾式エッチング・プロセス（例えば、Ｆベースの乾式エッチング）を用いて、図５に示されるような方式で、上に重なるボンド・パッド層の部分とメタライゼーションレベルＭ２に対応する第３のＩＬＤ層１３０ａの上の層間誘電体層１３０のその部分とを効果的に除去することによって、トレンチ１０１を作成することができる。図５に示されるように、ＩＬＤ誘電体は、第３のＩＬＤ層１３０ａの表面の上の所定の深さまでエッチングされる。ＲＩＥエッチングが使用される場合には、当該技術分野で公知のように、標準的な平行板、ダウンストリーム・プラズマ、又は高密度プラズマチャンバを、フッ素源として用いられるペルフルオロカーボン（ＰＦＣ）及び／又はハイドロフルオロカーボン（ＨＦＣ）ガスと、希釈ガスとして用いられる酸素、水素、窒素、アルゴンなどと共に用いることができる。湿式エッチングが使用される場合には、当該技術分野で公知のように、ＩＬＤ材料（例えば、ＳｉＯ２又は同様の酸化物膜）をエッチングするために希フッ化水素酸を用いることができ、ＳｉＮ又は同様の膜などをエッチングするためにリン酸を用いることができる。図５に示される構造体内に形成される開口部１０１の画素は、深さが約０．２μｍ−４．０μｍのオーダー、幅が約１ｍｍ−１０ｍｍのオーダーのものとすることができる。エッチングされた開口部１０１は、図５��は実質的に平行なものとして示されているが、わずかにテーパ状（例えば、底部より広い上部開口部を有する）とすることもできる。
【００３１】
トレンチ１０１を形成するためのさらに特定の実施において、標準的なデバイス及び配線であって上部配線層がイメージャ・アレイの上に形成されないものを形成するためのプロセスにおいて、図６に示されるように、第３のＩＬＤレベル１３０ａの上に形成され、画素アレイ領域９７の実質的に全長にわたって延びる、Ｍ３エッチング停止層１７１が形成される。エッチング停止層１７１は、その下にある層及び／又は構造体に対して機械的な保護を提供するが、それに加えて、例えば、とりわけ化学的及び／又はイオン的な保護を提供する。さらに、層１７１はまた、例えは、これらには限定されないが、銅、アルミニウム、窒化シリコン、炭化シリコン、酸窒化シリコン、酸化シリコン、二酸化シリコン、炭窒化シリコン、ポリイミドのような有機ポリマー及び／又は他の材料といった材料を含む、１つ又は複数の層を含むことができる。限定のためではなく例示のために、層１７１は約２０から約１００ナノメートルの間の厚さまで形成することができる。図６に示されるように、付加的な層間誘電体層１３０が、メタライゼーションレベルＭ３に対応するエッチング停止層１７１の上に形成され、これは、例えば、約５０ナノメートルから約５００ナノメートルの間まで形成される酸化物ベースの材料を含むことができる。次に、図７に示されるように、公知の技術によって、エッチング停止層１７１で停止するＩＬＤ１３０層のエッチング・プロセス（湿式エッチング又はＲＩＥのような乾式エッチング）が実行される。図７に示されるように、エッチング停止層１７１を従来のエッチング技術によって除去して、陥凹した誘電体を有する図７に示される構造体２００’を得ることができる。エッチング停止部がＳｉＮのような誘電体である場合には、その下にある配線に対して保護を提供するためにこれをスタック内に残すことができる。
【００３２】
図８は、凹部をエッチングし、従来の処理により、その上にＸ及びＹ方向に沿って配置されるカラー・フィルタ１２５及びマイクロレンズ・アレイ１２２を形成して、画像領域９７の上に二次元の画像センサ・アレイを形成した後に得られる構造体を、断面図によって示す。特に、画像センサの各画素は、着色剤材料のカラー・フィルタ１２５（例えば、ＲＧＢ（原色フィルタ）、又はシアン、マゼンタ及びイエローのフィルタ（補色フィルタ））を含み、これは、１つの実施形態において、公知の技術を用いて第３のＩＬＤ層１３０ａの上に形成される、着色顔料を含むアクリルポリマー材料をベースにしたネガ型フォトレジストを含むことができる。この実施形態において、得られたカラー・フィルタ層１２５の上、及び第３の層間誘電体膜の露出した表面の上に保護膜層を形成して、カラー・フィルタに付随する形状（topography)を平坦化することができる。この平坦化層は、典型的には、レジストのような有機材料であり、０．２μｍから２．０μｍまでの範囲の厚さを有する。次に、マイクロレンズ・アレイ１２２のマイクロレンズ構造体が従来の技術によってその上に形成される。各マイクロレンズ構造体は、球状の表面を有し、Ｘ及びＹ方向に沿って規則正しく配置されて、カラー・フィルタと位置合わせされた二次元アレイを形成する。マイクロレンズ構造体１２２を形成するための従来技術を実行することができ、例えば、シリコン窒化物などのような透明の絶縁材料を形成し、これをエッチングしてマイクロレンズ１２２を形成する。
【００３３】
代替的なプロセス・フロー（図１０及び図１１）は以下の通りである。最終金属層Ｍ５を製造した後、リソグラフィ及びＲＩＥを使用してアレイの上で誘電体が除去される。次に、ＳｉＮ又はＳｉＯ２／ＳｉＮのような１つ又は複数の無機パッシベーション層１５５が構造体の上に堆積され、これが、その下にある回路を汚染から保護する。無機誘電体の合計の厚さは、０．１μｍから１μｍまでの範囲である。次に、カラー・フィルタ及びマイクロレンズが図１０に示されるように形成される。最後に、図１１に示されるように、ポリイミド・スペーサ１６０が周辺回路の上に形成され、次にガラス・プレート１２０がポリイミド１６０に取り付けられる。
【００３４】
続けて図９では、最適化された光学的性能及び硬化特性を有するアクリル接着剤のようなボンディングセメントを使用して、予め形成された（ポリイミド）パッシベーション層１６０にガラス・プレート１２０を接合するステップが示される。図９に示されるように、ボンド・パッド構造体１２５と同様の厚さのエアギャップ１９０が、マイクロレンズ・アレイ１２２とパッケージング・ガラスとの間に作り出される。典型的には、ガラスの表面上の欠陥がマイクロレンズに接触しないこと、及びこれらの欠陥がセンサによって撮像されないことを保証するために、エアギャップの高さは２μｍから５０μｍまでの範囲である。凹部１０１は、形成されたレンズ１２５が、ＣＭＯＳセンサ・アレイ・チップにガラス・プレート１２０を接合するプロセスの間、特に保護されるような深さであることが理解される。接合されるガラス・プレートは、厚さが約４００ミクロン−６００ミクロンの間の範囲とすることができる。
【００３５】
ここで図１２に示されるように、代替的な実施形態において、形成された画像センサ・デバイスをパッケージングする付加的なステップが実行される。特に、図９に示されるように、例えば、最終のメタライゼーションレベル、例えばアルミニウム・ボンディング・パッド１５０を含むメタライゼーションレベルＭ５を露出させる従来のエッチング・プロセスによって、ガラス・プレート１２０及びパッシベーション層１６０内に開口部を形成するステップが示される。ワイヤ・ボンディングのためにガラス・プレート内に開口部を形成するこのステップは、従来から知られているようにガラス・プレートの接合の前又は後のいずれかで行われることができる。次に、外部回路への取り付けのために、導体１９９（例えば、ボンド・ワイヤ）をボンド・パッド層１５０にワイヤ・ボンディングすることができる。
【００３６】
代替的な実施形態において、陥凹した誘電体部分を有する画像アレイのパッケージングは、当該技術分野で公知の半導体ウェハレベルのパッケージング技術を利用してＳｃｈｏｔｔパッケージ構成３００を形成することを含むことができる。例えば、図１３に示されるように、Ｓｃｈｏｔｔパッケージング技術は、基板１５の裏側からコンタクト・パッド及び／又はテスト・パッドに直接アクセスすることを可能にするシリコン・ビア・コンタクト３０５を形成することを伴うことができる。シリコンの裏面に施されたフォトレジストマスクを用いて、ビアホール、及びそれぞれが形成された画像センサ・アレイを有するダイのダイシングを描くために用いられるストリートの、位置及びサイズの両方を画定する。マスク設計並びにフォトレジストの厚さは、所与のシリコンの厚さに対して最適化される。１つの実施形態において、テーパ状の側壁構造体が下にあるシリコン基板内にエッチングされる。形成されるテーパ状のビアホールは高度にカスタマイズされたプラズマエッチング・プロセスによってエッチングされる。このプロセスの一部として、第２のプラズマエッチング・ステップにおいて、コンタクト・パッドの下にある層間誘電体層は、例えばＭ１レベルにおけるメタライゼーション・パッドへの直接的な電気的接触を可能にする。次に、めっきのための接着層及びシード層としてのＴｉ：Ｗ／Ｃｕ材料のスパッタ堆積が行われる。ビアホールの底部のコンタクト開口部から開始して、リード３１０が形成され、これは、テーパ状の側壁を上がって、イメージャ・アレイの高密度配線領域９８内に形成された金属コンタクトの対応するコンタクト・パッドの位置まで達する。リード３１０は、所定の厚さ（例えば、約５．５μｍ）まで銅で電気めっきされる。これらのリード３１０をボール・グリッド・アレイ・コンタクト、例えばはんだボール２１５、及び従来のアンダー・バンプ金属（図示せず）に電気的に接触させて、イメージャ・アレイのためのＳｃｈｏｔｔパッケージ３００を完成させることができる。本発明に従って、陥凹した誘電体を有する画像センサ・アレイのパッケージングのために用いることができるＳｃｈｏｔｔパッケージング技術に関するさらなる詳細は、非特許文献１に見いだすことができ、その内容及び開示の全てを引用によりここに組み入れる。
【００３７】
代替的な実施形態において、図１４に示されるように、陥凹した誘電体部分を有する画像アレイのパッケージングは、当該技術分野で公知の半導体ウェハレベルのパッケージング技術を利用してＳｈｅｌｌｃａｓｅパッケージ構成４００を形成することを含むことができる。特に、図９に示される最終構造体からダイの間の基板材料がエッチングによって取り去られ、支持カバーに取り付けられる個々のＩＣが得られる。ダイの間に形成される溝は不活性材料で充填され、各々のダイに対する完全な保護的な筐体を達成するために薄いカバーがシリコン・ダイの裏面に接合される。次に、深いノッチがダイの間に形成されて、ワイヤ・ボンド・パッド１５０の断面を露出する。次に、金属層４１０が、金属パッドとその断面で接触するように形成される。この金属層４１０をリソグラフィ・プロセスによってパターン形成して、パッドに接触する個々のリードを形成することができ、パッケージの上面にはんだパッドを形成する。次に、コンタクトを、例えば金又は鉛スズで、めっきすることができる。最後に、ウェハ・ダイシングが実行されて、個別のパッケージされたダイを得る。本発明に従って、陥凹した誘電体を有する画像センサ・アレイのパッケージングのために用いることができるＳｈｅｌｌＣａｓｅパッケージング技術に関するさらなる詳細は、非特許文献２に見いだすことができ、その内容及び開示の全てを引用によりここに組み入れる。
【００３８】
本発明の好ましい実施形態と考えられるものを示して説明してきたが、当然のことながら、本発明の精神から逸脱することなく形態又は詳細における種々の改変及び変更が容易になし得ることが理解されるであろう。従って、本発明は説明され例示されたまさにその通りの形態に限定されるものではなく、添付の特許請求の範囲内に入る全ての改変を網羅するように構成されるべきであることが意図される。
【符号の説明】
【００３９】
１５：基板
１８：光検知デバイス
２０：画素セル
２２、１２２：マイクロレンズ
２５、１２５：カラー・フィルタ
３０、１３０：層間誘電体層
３５、１３５、１４０、１４５、１５０：導電性構造体
９７：画素アレイ領域
９８：高密度配線領域
１０、１００：ＣＭＯＳ画像センサ・アレイ
１０１：凹部、トレンチ
１０２：側壁
１２０：ガラス・プレート
１５０：ボンド・パッド
１６０：パッシベーション層
１７１：エッチング停止層
１９０：エアギャップ
２００：中間構造体
３００：Ｓｃｈｏｔｔパッケージング構成
４００：Ｓｈｅｌｌｃａｓｅパッケージ構成
【図１】
2010510646.tif 000003
【図２】
2010510646.tif 000004
【図３】
2010510646.tif 000005
【図４】
2010510646.tif 000006
【図５】
2010510646.tif 000007
【図６】
2010510646.tif 000008
【図７】
2010510646.tif 000009
【図８】
2010510646.tif 000010
【図９】
2010510646.tif 000011
【図１０】
2010510646.tif 000012
【図１１】
2010510646.tif 000013
【図１２】
2010510646.tif 000014
【図１３】
2010510646.tif 000015
【図１４】
2010510646.tif 000016
【国際調査報告】
2010510646.tif 000017
2010510646.tif 000018
2010510646.tif 000019