(57)【要約】  高応力窒化シリコンがメカニカル材料として使用され、アモルファスシリコンが犠牲層として機能する、モノリシックＩＣ／ＭＥＭＳプロセスが開示される。電子回路及びマイクロ電子機械デバイスは、単一ウェーハの別個の区域に構築される。ＩＣ及びＭＥＭＳプロセスステップの順序は、後続の高プロセス温度による、半製品回路及びデバイスの変化を回避するように設計される。【選択図】図１
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【特許請求の範囲】
【請求項１】
マイクロ加工方法において、
ＩＣフロントエンドプロセスセクションに従ってシリコンウェーハを処理する段階と、
ＭＥＭＳフロントエンドプロセスセクションに従って前記ウェーハを処理する段階と、
ＩＣバックエンドプロセスセクションに従って前記ウェーハを処理する段階と、
ＭＥＭＳバックエンドプロセスセクションに従って前記ウェーハを処理する段階と、
を含み、
前記ＭＥＭＳフロントエンドプロセスセクションが、アモルファスシリコンＭＥＭＳ犠牲層を堆積する段階と、窒化シリコンＭＥＭＳ構造層を堆積する段階と、を含む、
ことを特徴とするマイクロ加工方法。
【請求項２】
前記ＩＣフロントエンド及びＩＣバックエンドプロセスセクションが、ＣＭＯＳフロントエンド及びＣＭＯＳバックエンドプロセスをそれぞれ含む、
請求項１に記載のマイクロ加工方法。
【請求項３】
各連続したプロセスセクションが、以前のプロセスセクションで生じた最高のプロセス温度よりも低いプロセス温度を有するプロセスステップだけを含む、
請求項２に記載のマイクロ加工方法。
【請求項４】
電子デバイス及びマイクロ電子機械デバイスが、前記ウェーハの別個の区域に作製される、
請求項３に記載のマイクロ加工方法。
【請求項５】
前記ＣＭＯＳフロントエンドプロセスが、約８００℃よりも高いプロセス温度を有するプロセスステップを含む、
請求項２に記載のマイクロ加工方法。
【請求項６】
前記ＣＭＯＳフロントエンドプロセスが、酸化、イオン注入、ドーパントのドライブイン及びアニーリング、並びにゲートポリシリコン堆積のプロセスステップを含む、
請求項５に記載のマイクロ加工方法。
【請求項７】
前記ＭＥＭＳフロントエンドプロセスセクションが、約８００℃よりも低いプロセス温度を有するプロセスステップのみを含む、
請求項２に記載のマイクロ加工方法。
【請求項８】
前記ＭＥＭＳフロントエンドプロセスセクションが、犠牲層、メカニカル層及び封止層の堆積のプロセスステップを含む、
請求項７に記載のマイクロ加工方法。
【請求項９】
前記ＣＭＯＳバックエンドプロセスが、約４５０℃よりも低いプロセス温度を有するプロセスステップのみを含む、
請求項２に記載のマイクロ加工方法。
【請求項１０】
前記ＣＭＯＳバックエンドプロセスセクションが、層間誘電体、メタル層及びパッシベーションの堆積のプロセスステップを含む、
請求項９に記載のマイクロ加工方法。
【請求項１１】
前記ＭＥＭＳバックエンドプロセスセクションが、約２５０℃よりも低いプロセス温度を有するプロセスステップのみを含む、
請求項２に記載のマイクロ加工方法。
【請求項１２】
前記ＭＥＭＳバックエンドプロセスセクションが、犠牲層の除去、最終メタライゼーション及びパッケージングのプロセスステップを含む、
請求項１１に記載のマイクロ加工方法。
【請求項１３】
前記メタライゼーションが、シャドウマスクを介した蒸着によって達成される、
請求項１２に記載のマイクロ加工方法。
【請求項１４】
請求項１に記載の方法によって作製されたマイクロ加工デバイスであって、単一ウェーハ上に一体化された電子回路とマイクロ電子機械デバイスとを有することを特徴とするマイクロ加工デバイス。
【請求項１５】
前記ＭＥＭＳ機械デバイスが、高応力窒化シリコンを含む、
請求項１４に記載のマイクロ加工デバイス。
【請求項１６】
マイクロ加工方法であって、
ＭＥＭＳフロントエンドプロセスセクションに従ってシリコンウェーハを処理する段階と、
全ＩＣプロセスセクションに従って前記ウェーハを処理する段階と、
ＭＥＭＳバックエンドプロセスセクションに従って前記ウェーハを処理する段階と、
を含み、
前記ＭＥＭＳフロントエンドプロセスセクションが、絶縁酸化段階と、アモルファスシリコンＭＥＭＳ犠牲層を堆積する段階と、窒化シリコンＭＥＭＳ構造層を堆積する段階とを含む、
マイクロ加工方法。
【請求項１７】
前記ＩＣプロセスセクションが、ＣＭＯＳ処理ステップを含む、
請求項１６に記載のマイクロ加工方法。
【請求項１８】
電子デバイス及びマイクロ電子機械デバイスが、前記ウェーハの別個の区域に作製される、
請求項１７に記載のマイクロ加工方法。
【請求項１９】
前記ＭＥＭＳフロントエンドプロセスセクションが、ＭＥＭＳ  ＬＯＣＯＳ処理を含む、
請求項１６に記載のマイクロ加工方法。
【請求項２０】
請求項１６に記載の方法によって作製されたマイクロ加工デバイスであって、前記デバイスが単一ウェーハ上に一体化された電子回路とマイクロ電子機械デバイスとを有するマイクロ加工デバイス。
【請求項２１】
前記ＭＥＭＳ機械デバイスが、高応力窒化シリコンを含む、
請求項２０に記載のマイクロ加工デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にマイクロ加工方法に関する。詳細には、本開示は、集積回路及びＭＥＭＳウェーハ処理技法に関する。
【背景技術】
【０００２】
半導体ウェーハ上に作成された集積回路は、最新の電子デバイスの至るところに存在する。これらの回路は、例えば、金属酸化膜半導体（ＭＯＳ）、相補型ＭＯＳ（ＣＭＯＳ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）又はバイポーラ接合トランジスタ（ＢＪＴ）を含む多様な半導体技術で実施することができる。更に、シリコンは、間違いなく広く使用されている半導体基板であるが、電子回路はまた、シリコン−ゲルマニウム（ＳｉＧｅ）及びヒ化ガリウム（ＧａＡｓ）などの他の半導体を用いて作製される。
【０００３】
過去２０年間に渡り、シリコン、半導体、及び絶縁ウェーハ基板上に機械デバイスを作製するための新規な技法も開発されている。これらのデバイスは、「マイクロ電子機械システム」又はＭＥＭＳと称されることが多い。ＭＥＭＳの実施例としては、自動車用エアバッグの展開をトリガするのに使用される加速度計、及びあるタイプの視覚表示装置における光変調器チップが挙げられる。
【０００４】
集積回路（ＩＣ）を用いて、ＭＥＭＳデバイスとの間で命令又はデータを作成、送信、受信、及び解釈することができる。ＩＣ及びＭＥＭＳチップは、回路基板により又はフリップチップボンディングなどのより先端の技法によって、互いに相互接続することができる。しかしながら、ＩＣとＭＥＭＳとの間の最も効率的でコンパクトな高性能接続は、２つの技術がモノリシック的に、すなわち同じウェーハ上で生成又は一体化されたときに発生する。
【０００５】
複数の組み合わされたＩＣ及びＭＥＭＳのシリコン加工方法が既に存在する。例えば、Ｔｅｘａｓ  ＩｎｓｔｒｕｍｅｎｔｓのＡｎａｌｏｇ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｓａｎｄｉａ  Ｎａｔｉｏｎａｌ  Ｌａｂｏｒａｔｏｒｙによって開発されたプロセスは、ＩＣ／ＭＥＭＳ一体化への幾つかの手法に相当する。
【０００６】
これら及び他のＩＣ／ＭＥＭＳプロセスは、他の態様もあるが特に、これらの加工ステップの順序、ＭＥＭＳ構成要素に使用される構造材料、及びＭＥＭＳ構造を供するために除去される犠牲材料において様々である。加工ステップの順序に影響を与える１つの考慮事項は、半製品のＩＣ／ＭＥＭＳデバイスが高温に耐える能力である。半製品のウェーハ上の機械デバイス及び電子的デバイスの両方が、後の加工ステップにおいて高いプロセス温度により悪影響を受ける可能性がある。
【０００７】
Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓのデジタル光プロセッサのＭＥＭＳプロセスは、構造材料として金属を使用し、犠牲材料として有機ポリマーを使用する。厚膜酸化物がＣＭＯＳプロセスのメタル−２上に堆積され、次いで、化学機械研磨（ＣＭＰ）技法を用いて平坦化される。当該ＣＭＰステップは、デジタルミラーデバイス上部構造物作製のための平坦基板を提供する。これはスタックド・プロセス、すなわち、電子構成要素とメカニカル構成要素とがウェーハ上に垂直にスタックされるものの実施例である。
【０００８】
アナログデバイスの集積ＭＥＭＳ（ｉＭＥＭＳ）プロセスは、ポリシリコンゲートの作成によるＣＭＯＳ処理から開始する。ＭＥＭＳセンサ用に各ダイの中央にはある区域が空いた状態のままにされる。センサが連続的ステップで作成され、犠牲酸化物及びポリシリコン構造層が堆積され、次いで、センサ素子がパターニングされる。次に、アルミニウム相互接続部が形成され、回路がパッシベートされる。最後に、センサ素子が供出されると共に、回路は保護されたまま残される。
【０００９】
Ｓａｎｄｉａ  Ｎａｔｉｏｎａｌ  Ｌａｂｏｒａｔｏｒｙの超平坦マルチレベルＭＥＭＳ技術  ５（ＳＵＭＭｉＴ  Ｖ（登録商標））作製プロセスは、５層多結晶シリコン表面マイクロマシニングプロセスであり、１つの接地面又は電気的相互接続層と４つのメカニカル層とを備える。ＳＵＭＭｉＴプロセスは、構造材料としてポリシリコンを使用し、犠牲材料として二酸化シリコンを使用する。ＭＥＭＳプロセスステップが最初に実施され、化学機械平坦化及びＣＭＯＳがこれに続く。
【００１０】
モノリシックＩＣ／ＭＥＭＳプロセスのＭＥＭＳ部分に使用される各種の構造材料及び犠牲材料は、プロセス設計エンジニアに対して課題を提示する。従って、モノリシックＩＣ／ＭＥＭＳ処理の技術分野は、技術革新にとっての格好の材料を提供する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第５，３１１，３６０号公報
【特許文献２】米国特許第７，０５４，０５１号公報
【特許文献３】米国特許出願第１１／１６１，４５２号公報
【特許文献４】米国特許出願第１１／３３６，２７７号公報
【図面の簡単な説明】
【００１２】
各図面は、明確にするために帰納的なものである。
【図１】モノリシックＩＣ／ＭＥＭＳマイクロ加工方法のフローチャートである。
【図２】モノリシックＩＣ／ＭＥＭＳマイクロ加工方法のフローチャートである。
【図３】モノリシックＩＣ／ＭＥＭＳマイクロ加工方法のフローチャートである。
【図４】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図５】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図６】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図７】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図８】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図９】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１０】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１１】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１２】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１３】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１４】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１５】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１６】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１７】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１８】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図１９】モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイスの一部分の概略平面図である。
【図２０】図１９で示されたデバイスの一部分の断面図である。
【図２１Ａ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２１Ｂ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２１Ｃ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２１Ｄ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２２Ａ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２２Ｂ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２２Ｃ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２３Ａ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２３Ｂ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２４Ａ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２４Ｂ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【図２４Ｃ】半製品モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層を示す図である。
【発明を実施するための形態】
【００１３】
ＭＥＭＳ光変調器は、光ビームの振幅及び／又は位相を制御し、デジタルディスプレイシステムの光学エンジンを形成するオプトメカニカル構成要素である。ＭＥＭＳ光変調器の実施例としては、テキサスインスツルメンツ・デジタルミラーデバイス、すなわち、米国特許第５，３１１，３６０号に記載された回折光変調器（及び多くの後続の変形形態）、並びに米国特許第７，０５４，０５１号、２００５年８月３日に提出された米国特許出願第１１／１６１，４５２号、及び２００６年１月２０日に提出された米国特許出願第１１／３３６，２７７号に記載された偏光光変調器が挙げられ、この両方は引用により本明細書に組み込まれる。
【００１４】
ＭＥＭＳ光変調器のマイクロ電子機械構造体は、デジタル集積回路によって生成され、バッファされ、或いは処理される画像データを表す電気信号によって駆動される。単一シリコンウェーハ上での電子回路とＭＥＭＳ構造体との一体化は、ＩＣとＭＥＭＳチップとの相互接続に関係する問題を解決することによって、デジタルディスプレイシステムをより小型化し、より安価に、より信頼性を高めるのに役立つ。
【００１５】
多くのＩＣ及びＭＥＭＳマイクロ加工方法は、幾つかの共通の特徴を共有する。例えば、機械デバイス又は電子回路は、材料の層の堆積又は成長によってシリコン基板上（又はその内部）に構築される。これらの層は、パターニング、エッチング、イオン注入、及び／又は研磨を行い、チップ上に機械的又は電気的に別個の領域を作成する。ＭＥＭＳプロセスは、移動可能な機械的構造を供出するためにマイクロ加工の後段で除去される材料の犠牲層を含むことが多い。本明細書で記載されるモノリシックＩＣ／ＭＥＭＳプロセスは、「サイド・バイ・サイド」手法を使用しており、この手法では、ＩＣ及びＭＥＭＳ構成要素は、垂直にスタックされず、ウェーハの別個の領域に作成される。
【００１６】
材料層を作成又は修正するＭＥＭＳ及びＣＭＯＳプロセスの様々なステップは、広範囲のプロセス温度にわたって実施される。例えば、シリコン酸化ステップは、約１１００℃の高温を伴う場合があるが、蒸着アルミニウムメタライゼーション及びパッケージングステップは、約２５０℃を超えるウェーハ温度の上昇なしに実施することができる。部分加工されたウェーハを高温に曝すことは、既存の加工層を破損し、影響を与え、或いは変化させる可能性がある。例えば、高温は、メカニカル層において応力に影響を与え、或いは電子層内に注入されたドーパントイオンの拡散を引き起こす可能性がある。
【００１７】
本明細書で記載される一体化ＩＣ／ＭＥＭＳプロセスは、高応力Ｓｉ３Ｎ４が構造材料であり、一方、アモルファスシリコン（α−Ｓｉ）が犠牲層として使用される、ＭＥＭＳデバイス用に設計される。しかしながら、当該プロセスは、同様の熱的要件を有する他の材料システムにも等しく適用可能である。高応力窒化シリコンは、多くのリボンベースのＭＥＭＳ光変調器設計における構造材料である。更に、「サイド・バイ・サイド」手法は、使用される材料には依存しない。
【００１８】
３つのＩＣ／ＭＥＭＳプロセスの変形形態を説明する。例示的なＣＭＯＳプロセスが説明のために使用されるが、しかしながら、記載されたＩＣ／ＭＥＭＳプロセスは、他のＣＭＯＳ、ＭＯＳ、ＢＪＴ、ＢｉＣＭＯＳ、その他のプロセスに等しく適用することができる。ＣＭＯＳプロセスは、金属層の数、平坦化方法、フィールド酸化物の種類、シングルウェル対ツインウェル設計、その他に従って変えることができる。ＩＣプロセスでのこれらの変形形態の何れもが、本明細書に記載されたモノリシックＩＣ／ＭＥＭＳ法の影響を受けない。
【００１９】
第１のモノリシックＩＣ／ＭＥＭＳプロセスにおいて、ＩＣ及びＭＥＭＳセクションは、フロントエンド・セクションとバックエンド・セクションとに各々分割される。全体のプロセスは、ＩＣフロントエンド・ステップを実施し、次いでＭＥＭＳフロントエンド・ステップ、次にＩＣバックエンド・ステップ、最後にＭＥＭＳバックエンド・ステップを実施することを含む。プロセスの各セクションは、先行するセクションのプロセス温度よりも低温のプロセス温度を使用する。
【００２０】
第２のモノリシックＩＣ／ＭＥＭＳプロセスにおいて、ＭＥＭＳフロントエンド・ステップの後に全ＩＣプロセスが行われ、次いでＭＥＭＳバックエンド・ステップが続く。第３のモノリシックＩＣ／ＭＥＭＳプロセスは、第２のプロセスの変形であり、ここでは、全ＩＣステップ及びＭＥＭＳバックエンド・ステップの前のＭＥＭＳフロントエンドにおいて、平坦化技法としてシリコン局所酸化（ＬＯＣＯＳ）が使用される。
【００２１】
図１、図２及び図３は、以下でより詳細に記載されるモノリシックＩＣ／ＭＥＭＳマイクロ加工方法についてのフローチャートを示す。図１において、ブロック１１０、１２０、１３０及び１４０は、モノリシックＩＣ／ＭＥＭＳプロセスのセクションを表す。ブロック１１０は、ＣＭＯＳフロントエンド・セクションであり、これは約８００−１０００℃を超えるプロセス温度を伴う場合がある。ブロック１２０は、ＭＥＭＳフロントエンド・セクションであり、約８００℃未満のプロセス温度を伴う。ブロック１３０は、ＣＭＯＳバックエンド・セクションであり、約４５０℃未満のプロセス温度を伴う。最後にブロック１４０は、ＭＥＭＳバックエンド・セクションであり、約２５０℃未満のプロセス温度を伴う。
【００２２】
ＣＭＯＳフロントエンドのプロセスステップは、酸化、イオン注入、ドーパントのドライブイン及びアニーリング、並びにゲートポリシリコン堆積を含む。ＭＥＭＳフロントエンドでのプロセスステップは、犠牲層（例えばアモルファス・シリコン）、メカニカル層（例えば窒化シリコン）及び封止層の堆積を含む。ＣＭＯＳバックエンドでのプロセスステップは、層間誘電体、メタル層、及びパッシベーションの堆積を含む。最後に、ＭＥＭＳバックエンドのプロセスステップは、犠牲層の除去、最終メタライゼーション、及びパッケージングを含む。
【００２３】
図２において、ブロック２１０、２２０及び２３０は、モノリシックＩＣ／ＭＥＭＳのセクションを表す。ブロック２１０は、ＭＥＭＳフロントエンド・セクションであり、一般に、約１０００℃未満のプロセス温度を伴う。ブロック２２０はＩＣプロセスを表す。ブロック２３０は、ＭＥＭＳバックエンド・セクションであり、約２５０℃未満のプロセス温度を伴う。
【００２４】
ＭＥＭＳフロントエンドのプロセスステップは、絶縁酸化、犠牲層（例えばアモルファスシリコン）、メカニカル層（例えば窒化シリコン）及び封止層の堆積を含む。ＣＭＯＳプロセスのプロセスステップは、例えば、酸化、イオン注入、ドーパントのドライブイン及びアニーリング、並びにゲートポリシリコン、層間誘電体、メタル層及びパッシベーションの堆積を含む。ＭＥＭＳバックエンドのプロセスステップは、犠牲層の除去、最終メタライゼーション及びパッケージングを含む。
【００２５】
図３において、ブロック３１０、３２０及び３３０は、モノリシックＩＣ／ＭＥＭＳプロセスのセクションを表す。ブロック３１０は、ＭＥＭＳフロントエンド・セクションであり、一般に、約１０００℃未満のプロセス温度を伴う。ブロック３２０はＩＣプロセスを表す。ブロック３３０は、ＭＥＭＳバックエンド・セクションであり、約２５０℃未満のプロセス温度を伴う。図３に示されたプロセスは、図２に示されたものと同様であり、ＭＥＭＳフロントエンド・セクションにＭＥＭＳ  ＬＯＣＯＳ（シリコンの局所酸化）ステップが付加されている。
【００２６】
ここで、図１、図２及び図３におけるブロックセクションで概略的に示された３つのプロセスを層毎の製造ステップの観点でより詳細に説明する。図４−図１８は、モノリシックＩＣ／ＭＥＭＳマイクロ加工デバイス内の材料層の断面略図であり、図１の概要に従う。図１９−図２０は更に、図１のプロセスの一部を示す。図２１は、図２で概略的に示されたステップを示し、図２２−図２４は、図３で概略的に示されたステップを示す。各図において、陰影又は斜め線の領域は、別途記載されない限り同じ材料を表す。更に、図示の断面は、最終デバイスにおける全ての特徴部又は構造を示すものではなく、モノリシックＩＣ／ＭＥＭＳ加工方法を実行する方法を理解するために必要とされるものだけを示している。詳細には、本明細書に記載されたプロセスはサイド・バイ・サイド手法（ＩＣ及びＭＥＭＳデバイスがウェーハの異なる区域に構築されるもの）を用いているので、以下の記載は、主として、ウェーハのＭＥＭＳ区域の処理に焦点を当てる。
【００２７】
ここで図４を参照すると、シリコン基板４５４が、フィールド酸化物４５７、ゲート酸化物４３６、ゲートポリシリコン４３３、及び層間誘電体４５１と共に図示されている。この段階では、コンタクトのために層間誘電体が平坦化され、パターニングされている。これは、例えば、図１でのセクション１１０に対応するＣＭＯＳフロントエンド・セクションの終わりを表す。他のＣＭＯＳフロントエンド・セクション（例えば、平坦化を含まないもの）或いはＭＯＳ、ＢＪＴ、その他のフロントエンド・セクションもまた使用することが可能であった。
【００２８】
図５は、図１のＭＥＭＳフロントエンドブロック１２０の開始を表す。図５は、パターニングされた犠牲α−Ｓｉ層４４８を付加した図４の全構造体を示す。（おおまかに述べると、約６００℃未満で堆積されたシリコンはα−Ｓｉを形成し、約６００℃を超える温度で堆積されたシリコンは、ポリシリコンを形成する）。可視波長で動作する偏光光変調器の典型的な作製プロセスにおいて、犠牲シリコン層４４８は約７００ｎｍの厚みがある。この層厚みは、作製されるＭＥＭＳデバイスによって異なる可能性がある。層４４８は、フォトリソグラフィ及びエッチング技法を用いてパターニングされる。
【００２９】
図６は、化学量論的窒化シリコン層４４２を堆積及びパターニングした結果を示す。偏光光変調器の典型的な作製プロセスにおいて、窒化シリコン層４４２は、約１００ｎｍの厚みがある。層４４２は、フォトリソグラフィ及びエッチング技法を用いてパターニングされる。
【００３０】
図７は、α−Ｓｉ封止層４４５を堆積及びパターニングした結果を示す。偏光光変調器の典型的な作製プロセスにおいて、α−Ｓｉ封止層４４５は、約２００ｎｍの厚みがある。層４４５は、フォトリソグラフィ及びエッチング技法を用いてパターニングされる。これにより、図１のＭＥＭＳフロントエンドブロック１２０が完了する。
【００３１】
図８は、図１のＣＭＯＳバックエンドブロック１３０の開始を表す。図８は、タングステンの堆積及びエッチ・バック、並びにＣＭＯＳメタル−１の堆積及びパターニングの結果を示す。図において、Ｔｉ／ＴｉＮ層４２７は、ＡｌＣｕ０．５層４２４の接着を促進する。（ここでＡｌＣｕ０．５は、０．５％の銅で合金化されたアルミニウムを意味する。）当該プロセスのこの段階では、幾らかの望ましくないタングステン４３９が、タングステンのウェット化学エッチングによって除去されない場合、バイアホール又はステップに残留する可能性がある。
【００３２】
図９は、層間誘電体堆積、平坦化及びバイア−１ホールのパターニングの結果を示す。図９において、反射防止コーティング４３０が、層間誘電体４６０によって覆われる。これらの２つの層は、フォトリソグラフィ及びエッチング技法でパターニングされる。
【００３３】
図１０は、タングステンプラグ４２１を形成するためのタングステン堆積及びエッチ・バックの結果を示す。図１１は、ＣＭＯＳメタル−２堆積及びパターニングの結果を示す。図において、Ｔｉ／ＴｉＮ層４１２は、ＡｌＣｕ０．５層４１５の接着を促進する。
【００３４】
図１２は、層間誘電体の堆積、平坦化及びバイア−２ホールのパターニングの結果を示す。（簡単にするため、バイア−２ホールは図示されない。）図において、反射防止コーティング４１８が、層間誘電体４０９によって覆われる。
【００３５】
図１３は、図１２の構造体上のパッシベーション層４０６を堆積した結果を示す。タングステンプラグの堆積及びエッチ・バック、ＣＭＯＳメタル−３の堆積及びパターニング、付加的な層間誘電体及びパターニングは、最終デバイスのＭＥＭＳ領域内にＣＭＯＳメタル−３特徴部及びボンドパッドが存在しないので、全て当該図から省略されている。これにより、図１のＣＭＯＳバックエンドブロック１３０が完了する。
【００３６】
図１４は、図１のＭＥＭＳバックエンドブロック１４０の開始を表す。図１４は、α−Ｓｉ封止層４４５及びＣＭＯＳメタル−１層４２４に至るまでの、ＭＥＭＳマスクリソグラフィ、及びパッシベーション、反射防止コーティング、並びに層間誘電体層のエッチングの結果を示す。パターニングされたホトレジスト層４０３の開放領域は、最終のモノリシックＩＣ／ＭＥＭＳ一体化デバイスのＭＥＭＳ区域を定める。
【００３７】
図１５は、図１４のタングステン４３９のよう何らかの不要なＣＭＯＳメタル−１の除去の結果を示す。これは、例えば過酸化水素ウェットエッチングで実施することができる。
【００３８】
図１６は、矢印１６０３で示された区域のＴｉ／ＴｉＮ層４２７を除去せずに露出させるためのＣＭＯＳメタル−１のウェットエッチングの結果を示す。
【００３９】
図１７は、図１６の構造体からα−Ｓｉ封止層４４５及びα−Ｓｉ犠牲層４４８をエッチング除去した結果を示す。このステップは、例えばＸｅＦ２ドライエッチングによって実施することができる。ここでは、窒化物層４４２が、端部で係止されるが中間で自由に屈曲できるリボン構造体を形成する。このようなリボンは、図１９及び図２０に関して以下で検討され、更に、米国特許第７，０５４，０５１号、及び２００５年８月３日に提出された米国特許出願第１１／１６１，４５２号並びに２００６年１月２０日に提出された米国特許出願第１１／３３６，２７７号において記載されている。
【００４０】
図１８は、シャドウマスクによる図１７の構造体上へのアルミニウムの蒸着の結果を示す。アルミニウム層４６３は、窒化物層４４２をコーティングし、Ｔｉ／ＴｉＮ層４２７、従ってＣＭＯＳメタル−１及びチップの残りの部分のＣＭＯＳ回路への電気的接続を形成する。アルミニウムが、全体のプロセスにおいてＭＥＭＳ供出エッチングステップの後に堆積されるので、蒸着アルミニウムの高品質光学ミラー表面は維持される。シャドウマスク技法により、リソグラフィ及びエッチング・ステップを用いてアルミニウム層をパターニングする必要性が排除される。
【００４１】
図４−図１８は、ＣＭＯＳ／ＭＥＭＳデバイスがマイクロ加工方法で作成されたときのその一部の断面を示している。図１９は、このようなデバイスの平面図を示す。（ここで「平面図」とは、基板４５４に垂直な図１８の平面内の視点から、及びウェーハの処理側面から見た図を意味する。）図１９において、窒化シリコン層１９０５は、リボン領域１９２０及び相互接続領域１９２０の上に延びている。相互接続領域において、Ｔｉ／ＴｉＮ接着層１９１０は、ＣＭＯＳメタル−１相互接続層１９１５を担持する。例示的なデバイスにおいて、相互接続領域１９２５は約５００μｍの長さであり、一方、リボン領域１９２０は約２００−３００μｍの長さである。アルミニウムが、図１７の構造体上に蒸着されると（その結果が図１８に示されている）、シャドウマスクを用いて、ウェーハのメタライズ部分をＭＥＭＳ区域に限定する。図１９に示されるように、この区域は、アルミニウム（又は別の金属）がリボン領域１９２０及び相互接続領域１９２５の一部の両方に付加されるのに十分な幅がある。ＭＥＭＳ金属区域のおおよその幅は約１ｍｍであり、当該区域は、リボンアレイデバイスの全てのリボンを囲む十分な長さがある。
【００４２】
図２０は、図１９のＣＭＯＳ／ＭＥＭＳ相互接続領域の断面図である。図２０において、誘電体層２０１０は、シリコン基板２０３０を覆う。相互接続金属２０２０（例えば、１９１０のようなＴｉ／ＴｉＮ層、及び１９１５のようなＣＭＯＳメタル−１を含む）が、窒化シリコンのガルウィング構造体２０２５上に堆積される。アルミニウム２００５／２０１５は、当該構造体上にワンステップで蒸着されるが、２０２５のガルウィング形状は、アルミニウム２００５がアルミニウム２０１５と電気的に接触するのを阻止する。構造体２０２０及び２０２５の非垂直輪郭はまた、蒸着アルミニウム２０１５の良好なステップカバレージが相互接続金属２０２０に接続できるようにする。ガルウィング構造及びアルミニウム蒸着のシャドウマスク技法により、アルミニウム層をリソグラフィ及びエッチング・ステップを用いてパターニングする必要性が排除される。このことは、光学ＭＥＭＳデバイス上の初期の状態の光学的に平滑なアルミニウム表面を維持するのに役立つ。
【００４３】
図１及び図４−２０は、モノリシックＩＣ／ＭＥＭＳプロセスを示しており、高応力窒化シリコンが構造材料であり、アモルファスシリコン（α−Ｓｉ）が犠牲層として使用されている。図２及び図２１（Ａ−Ｄ）は、モノリシックＩＣ／ＭＥＭＳプロセスの代替の実施形態を示し、高応力窒化シリコンが構造材料であり、アモルファスシリコン（α−Ｓｉ）が犠牲層として使用される。
【００４４】
図２１に示されるモノリシックＩＣ／ＭＥＭＳプロセスにおいて、リボン（又は他のＭＥＭＳ構造体）は、ポリシリコン内に埋め込まれ、窒化シリコン内に封止される。ＭＥＭＳフロントエンドの完了後（図２を参照）、ウェーハは、ＩＣ処理との適合性のために全シリコン表面を有する。最後に、ＩＣプロセス後、ＭＥＭＳ構造体の上のパッシベーションがエッチング除去される。この時点で、ＭＥＭＳ犠牲層の除去と最終メタライゼーションが実施される。
【００４５】
図２１は、図２のＭＥＭＳフロントエンド２１０に関するプロセスにおけるステップを示す。図２１Ａにおいて、シリコン基板（図示せず）が酸化物層２１１５及びポリシリコン層２１１０を担持する。ポリシリコン層２１１０はパターニングされており、その上に窒化物層２１０５が堆積されパターニングされている。図２１Ｂにおいて、２１Ａに示された構造体は、ポリシリコン層２１２０によって更に覆われ、又は層内に埋設されている。次に、図２１Ｃに示されるように、層２１１０に最初に堆積されたポリシリコンを含むポリシリコン層２１２０がパターニングされ、第２の窒化物層２１２５に封止される。最後に、封止窒化物層自体がポリシリコン層２１３０内に封止される。その後、ポリシリコン層２１３０及び酸化物層２１１５がエッチングされ、ウェーハ上の何れもの場所にもシリコン表面が残される。この時点で、ウェーハはＩＣ処理可能な状態にある。
【００４６】
図３及び図２２−２４は、モノリシックＩＣ／ＭＥＭＳプロセスの別の代替の実施形態を示し、高応力窒化シリコンが構造材料であり、アモルファスシリコン（α−Ｓｉ）が犠牲層として使用される。この実施形態は、図３のＭＥＭＳフロントエンドブロック３１０におけるＭＥＭＳ  ＬＯＣＯＳプロセスステップのセットを含む。図２２−２４で概略的に説明されたステップにより加工されたウェーハは、図２１Ａ−Ｄで概略的に説明されたステップにより加工されたものよりも良好に平坦化される。ＩＣプロセスにおける高解像度リソグラフィステップは、良好に平坦化されたウェーハを必要とする。
【００４７】
図２２Ａにおいて、層２２０５は、パッド酸化された（例えば熱酸化物の成長によって）ウェーハに付加された窒化物マスクである。図２２Ｂにおいては、フィールド酸化物２２１０が図２２Ａの構造体上に成長している。フィールド酸化物は、窒化物マスク２２０５によって保護されていない領域にのみ成長する。次に、図２２Ｃに示されるように、窒化物マスク２２０５及びフィールド酸化物２２１０の両方がエッチング除去され、熱酸化物２２２０が成長し、α−Ｓｉ犠牲層２２１５が堆積されパターニングされて、２２２５のような開口部が残される。
【００４８】
図２３Ａに示されるように、構造窒化物層２３０５が図２２Ｃの構造体上に堆積されてパターニングされ、結果として得られた構造体は、図２３Ｂに示されるようにα−Ｓｉ封止層２３１０内に封止される。
【００４９】
図２４Ａに示される次のステップにおいては、α−Ｓｉ封止層２３１０がパターニングされ、これ自体が窒化シリコン層２４０５内に封止される。窒化物２４０５は、ＣＭＯＳ  ＬＯＣＯＳ障壁として機能する。次に、図２４Ｂに示されるように、この窒化物は、α−Ｓｉ（又はポリシリコン）２４１０内に更に封止される。最後に、図２４Ｃに示されるように、熱酸化物２２２０が除去され、後続のプロセスステップでのＩＣ処理のために使用されることになる全区域内にその最初のシリコン表面を有するウェーハを残す。図３及び図２２−図２４で概略的に示されるプロセスにおいて生成されたＭＥＭＳ構造体は、図２２Ａ−Ｃに示されるＬＯＣＯＳ凹部内に配置される。これにより、ある程度平坦化され、従って後でのＩＣ処理における高解像度リソグラフィステップに適合性のあるウェーハが残される。
【００５０】
モノリシックＩＣ／ＭＥＭＳプロセスの３つの変形形態が開示された。当該プロセスは、窒化シリコンをＭＥＭＳ構造層として使用し、α−Ｓｉを犠牲層として使用する。当該プロセスは、ＩＣ／ＭＥＭＳ一体化に対してサイド・バイ・サイド手法をとり、電子回路及びマイクロ電子機械デバイスは、ウェーハの異なる区域に構築される。更に、当該プロセスは、例示的なＣＭＯＳプロセスとのＭＥＭＳの一体化に関して記載されたが、ＭＥＭＳ区域処理は、他の電子回路プロセスと等しく良好に一体化することができる。
【００５１】
本明細書の実施形態の開示から当業者であれば容易に理解されるように、本明細書に記載された実施形態に対応する実質的に同じ機能を実施し又は当該実施形態に対応する実質的に同じ結果が得られる既存の又は今後開発されるプロセス、機械、製造物、手段、方法、又はステップは、本発明に従って利用することができる。従って、添付の請求項は、このようなプロセス、機械、製造物、手段、方法、又はステップを当該請求項の範囲内に含むことを意図している。
【００５２】
要約すると、以上の記載において、高応力窒化シリコンがメカニカル材料であり且つアモルファスシリコンが犠牲層として機能するモノリシックＩＣ／ＭＥＭＳプロセスが開示される。電子回路及びマイクロ電子機械デバイスは、単一ウェーハの別個の区域に構築される。ＩＣ及びＭＥＭＳプロセスステップの順序は、後続の高いプロセス温度による半製品の回路及びデバイスの変化を防ぐように設計される。
【００５３】
当該システム及び方法の図示の実施形態の上記の記載は、網羅的ではなく、或いは開示された厳密な形に当該システム及び方法を限定することを意図するものではない。当該システム及び方法の特定の実施形態、及びその実施例は、例証の目的で本明細書に記載されているが、当業者であれば理解されるように、様々な均等な修正形態が当該システム及び方法の範囲内で可能である。本明細書で提供された当該システム及び方法の教示は、上述のシステム及び方法のためのみならず、他のシステム及び方法にも適用することができる。
【００５４】
一般に、添付の請求項において、使用される用語は、本明細書及び請求項に開示された特定の実施形態に当該システム及び方法を限定するものと解釈すべきではなく、請求項に従って動作する全てのシステムを含むと解釈すべきである。従って、当該システム及び方法は本開示によって限定されず、当該システム及び方法の範囲は、請求項によって全体的に決定されることになる。
【符号の説明】
【００５５】
１１０  ＣＭＯＳフロントエンド
１２０  ＭＥＭＳフロントエンド
１３０  ＣＭＯＳバックエンドプロセス
１４０  ＭＥＭＳバックエンド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【国際調査報告】
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