(57)【要約】  メモリアレイのリーク電流低減手法が記述される。メモリアレイは複数の行列のメモリセルを有し、ビット線はメモリセルの列に、ワード線はメモリセルの行に結合される。ビット線は、メモリアレイのスリープモードの間、電源への切断経路を有し、浮遊状態となる。ビット線は、（ｉ）各書き込みあるいは読み出し動作前に、ビット線をプリチャージするためのプリチャージ回路、（ｉｉ）読み出し動作に対し、ビット線とセンスアンプを結合するためのパストランジスタ、および（ｉｉｉ）書き込み動作に対し、ビット線を駆動するためのドライバ内のプルアップトランジスタに結合することが出来る。このプリチャージ回路、パストランジスタ、プルアップトランジスタは、スリープモードの間、オフとされる。ワード線は、スリープモードの間、ビット線からメモリセルを切断するように、所定のロジックレベルに設定される。【選択図】  図２
2010528401.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの複数の行と複数の列とを備えるメモリアレイと、メモリセルの前記複数の列に結合された複数のビット線とを具備し、
前記ビット線は前記メモリアレイに対するスリープモードの間、電源への切断された経路を有してなる集積回路。
【請求項２】
前記複数のビット線に対する、複数のプリチャージ回路をさらに具備し、前記プリチャージ回路は前記スリープモードの間、オフとされてなる請求項１記載の集積回路。
【請求項３】
前記複数のプリチャージ回路に対するプリチャージ信号を発生するように構成されたコントロール回路をさらに具備し、前記コントロール回路は、フットスイッチを介して回路接地に結合し、前記スリープモードの間、前記プリチャージ信号に対してロジックハイをもたらす請求項２記載の集積回路。
【請求項４】
読み出し動作に対し、前記複数のビット線を、複数のセンスアンプに結合する複数のトランジスタをさらに具備し、前記複数のトランジスタは、前記スリープモードの間、オフとされてなる請求項１記載の集積回路。
【請求項５】
前記複数のトランジスタに対するコントロール信号を発生するように構成されたコントロール信号発生器をさらに具備し、前記コントロール信号発生器は、フットスイッチを介して回路接地に結合され、前記スリープモードの間、前記コントロール信号に対してロジックハイをもたらす請求項４記載の集積回路。
【請求項６】
書き込み動作に対し、前記複数のビット線を駆動する複数のドライバをさらに具備し、前記ドライバは、前記スリープモードの間、オフとされるプルアップトランジスタを有してなる請求項１記載の集積回路。
【請求項７】
前記複数のドライバにおける前記プルアップトランジスタに対するコントロール信号を発生するように構成されたコントロールロジックをさらに具備し、前記コントロールロジックは、フットスイッチを介して回路接地に結合され、前記スリープモードの間、前記コントロール信号に対してロジックハイをもたらすようにされてなる請求項６記載の集積回路。
【請求項８】
前記電源とメモリアレイとの間に結合された、少なくとも一つのヘッドスイッチをさらに具備し、前記少なくとも一つのヘッドスイッチは、前記スリープモードの間、オンあるいはオフとされてなる請求項１記載の集積回路。
【請求項９】
メモリセルの前記複数の行に結合された複数のワード線をさらに具備し、前記ワード線は、前記スリープモードの間、前記複数のビット線から前記メモリセルを切断するように構成されてなる請求項１記載の集積回路。
【請求項１０】
前記スリープモードの間、前記複数のワード線を予め定められたロジックレベルに設定することにより、前記複数のビット線から前記メモリセルを切断するように構成されたドライバ回路をさらに具備する請求項９記載の集積回路。
【請求項１１】
前記電源と前記複数のビット線との間に結合された複数のトランジスタをさらに具備し、前記トランジスタは、前記電源から前記ビット線を切断するために、前記スリープモードの間、オフとされてなる請求項１記載の集積回路。
【請求項１２】
前記複数のトランジスタは、リーク電流を低減するために、前記スリープモードの間に、オフにされる時の長さが、前記メモリセル内のトランジスタよりも長く実現される請求項１１記載の集積回路。
【請求項１３】
機能モードの間、複数のビット線を介して、メモリセルの複数の列からデータを読み出すことと、
前記機能モードの間、複数のビット線を介して、メモリセルの前記複数の列にデータを書き込むことと、
スリープモードの間、電源から前記複数のビット線を切断することとを具備する方法。
【請求項１４】
前記複数のビット線切断は、前記スリープモードの間、前記複数ビット線に対する複数のプリチャージ回路をオフとすることを具備してなる請求項１３記載の方法。
【請求項１５】
前記複数のビット線の前記切断は、前記スリープモードの間、読み出し動作に対して、前記複数のビット線を複数のセンスアンプに結合するために用いられる複数のトランジスタをオフとすることを具備する請求項１３記載の方法。
【請求項１６】
前記複数のビット線の前記切断は、前記スリープモードの間、読み出し動作に対して、前記複数のビット線を駆動するために用いられる複数のドライバ中のプルアップトランジスタをオフとすることを具備する請求項１３記載の方法。
【請求項１７】
前記スリープモードの間、前記複数のビット線からメモリセルの前記複数の列を切断することをさらに具備する請求項１３記載の方法。
【請求項１８】
機能モードの間、複数のビット線を介して、メモリセルの複数の列からデータを読み出す手段と、
前記機能モードの間、前記複数のビット線を介して、メモリセルの前記複数の列にデータを書き込む手段と、
スリープモードの間、電源から前記複数のビット線を切断する手段とを具備する装置。
【請求項１９】
前記複数のビット線を切断する手段は、前記スリープモードの間、前記複数のビット線に対する複数のプリチャージ回路をオフとする手段を備える請求項１８記載の装置。
【請求項２０】
前記複数のビット線を切断する手段は、前記スリープモードの間、書き込み動作に対して、前記複数のビット線を複数のセンスアンプに結合するために用いられる複数のトランジスタをオフにする手段を備える請求項１８記載の装置。
【請求項２１】
前記複数のビット線を切断する手段は、前記スリープモードの間、書き込み動作に対して、前記複数のビット線を駆動するために用いられる複数のドライバ中にあるプルアップトランジスタをオフにする手段を備える請求項１８記載の装置。
【請求項２２】
前記スリープモードの間、前記複数のビット線から、メモリセルの前記複数の列を切断する手段をさらに具備する請求項１８記載の装置。
【請求項２３】
複数のメモリセルを備えるメモリアレイと、
前記メモリアレイに対して、スリープモードの間、電源あるいは回路接地から前記メモリアレイを切断するように動作しうる、少なくとも一つのスイッチとを具備する集積回路。
【請求項２４】
前記少なくとも一つのスイッチは、前記スリープモードの間、前記複数のメモリセルにデータを保持するために、前記スリープモードの間、オンにされ、もしデータ保持が選択されない場合は、オフとされる、請求項２３記載の集積回路。
【請求項２５】
前記複数のメモリセルからデータを読み出し、また前記複数のメモリセルにデータを書き込む入力／出力（Ｉ／Ｏ）回路をさらに具備し、前記Ｉ／Ｏ回路は、前記スリープモードの間、第一のスリープ信号により、オフとされ、前記少なくとも一つのスイッチは、前記スリープモードの間、第二のスリープ信号により、オンあるいはオフにされる、請求項２３記載の集積回路。
【請求項２６】
前記少なくとも一つのスイッチは、前記スリープモードの間、前記電源から前記メモリアレイを切断するように動作しうる少なくとも一つのヘッドスイッチを備える請求項２３記載の集積回路。
【請求項２７】
前記少なくとも一つのスイッチは、前記スリープモードの間、回路接地から前記メモリアレイを切断するように動作しうる少なくとも一つのフットスイッチを備える請求項２３記載の集積回路。  
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明は、一般的に、エレクトロニクスに関し、そして、さらに特にメモリアレイにおけるリーク電流を低減する技法に関する。
【背景】
【０００２】
集積回路（ＩＣ）製造技術は改良を続けており、その結果として、トランジスタのサイズは縮小し続けている。これにより、より多数のトランジスタや、より複雑な回路をＩＣダイ上に製造することが可能となり、あるいは、所定の回路用に使用されるダイを、より小型にすることが可能となる。より小型なトランジスタサイズは、また、より高速な動作速度を支援し、他の利点をもたらす。
【０００３】
デジタル回路および、いくつかのアナログ回路に広く使用されている相補型メタルオキサイド半導体（ＣＭＯＳ）技術にとって、トランジスタサイズの縮小における主要な問題は、リーク電流である。より小型なトランジスタ形状は、電場（Ｅ−電場）をより高くし、トランジスタにストレスを与え、酸化物の破壊を引き起こす。Ｅ−電場を低くするために、より小型な形状のトランジスタに対して、低い電源電圧がしばしば使用される。残念なことに、低い電源電圧は、またトランジスタの遅延を増加させ、高速回路にとっては好ましくない。遅延を減少させ、動作速度を改良するために、トランジスタの閾値電圧（Ｖｔ）が減少される。閾値電圧というのは、トランジスタがオンとなる電圧である。しかし、低閾値電圧と小型なトランジスタ形状は、トランジスタがオフの時に、トランジスタを通して流れるリーク電流を高くしてしまう。
【０００４】
リーク電流は、ＣＭＯＳ技術がより小型に設計されるにつれて、より問題である。これはトランジスタサイズが減少するのに伴って、リーク電流が高率で増加するためである。さらに、リーク電流は、例えば携帯電話、個人携帯端末（ＰＤＡ）、ラップトップコンピュータ、等のような携行デバイスにとって主要な問題である。リーク電流はバッテリー電力を消費し、バッテリーを使う携行デバイスに対して待機時間を減少させる。
【０００５】
動作を多大には犠牲とせずに、リーク電流を減少させることは、特にＩＣ技術が小型化設計されるようになったＣＭＯＳデザインにおける主要な課題である。リーク電流の低減は、多数のエレクトロニクスで広く常用されるメモリアレイにとって、特に挑戦的である。メモリアレイは、データを蓄積するメモリセルの多数の行および多数の列を有し、多数のリーク電流経路を有するであろう。メモリアレイにとっての低リーク電流を実現するために、各リーク電流経路に焦点が当てられる。
【概要】
【０００６】
本出願ではメモリアレイにおけるリーク電流の低減手法が記述されている。メモリアレイは、メモリセルの複数の行と複数の列を具備している。ビット線はメモリセルの列に結合されており、ワード線はメモリセルの行に結合されている。ビット線は、メモリアレイに対し、スリープモードの間、電源への経路が切断され浮遊状態である。ビット線は、電源とビット線の間に結合された全トランジスタをオフにすることによって、浮遊状態となろう。
【０００７】
ビット線は、（ｉ）各書き込みあるいは読み出し動作に先立ち、ビット線をロジックハイにプリチャージするプリチャージ回路、（ｉｉ）読み出し動作の際、ビット線をセンスアンプに結合するために用いられるパストランジスタ、および（ｉｉｉ）書き込み動作の際、ビット線を駆動するために用いられるドライバ中にあるプルアップトランジスタに、結合されるであろう。プリチャージ回路、パストランジスタ、およびプルアップトランジスタは、全てスリープモードの間、オフとされるであろう。ワード線は、スリープモードの間、メモリセルをビット線から切断するように、予め定められたロジックレベルに設定されうる。メモリセルは、スリープモードの間、例えば、メモリセルによるデータ保持が不要な場合、少なくとも一つのヘッドスイッチを介して、電源から切断することが出来る。
【０００８】
本開示の様々な面、特徴は、以下に詳述される。
【図面の簡単な説明】
【０００９】
【図１】図１は、メモリデバイスのブロック図を示す。
【図２】図２は、二つのメモリアレイおよび入力／出力（Ｉ／Ｏ）回路設計の略図を示す。
【図３】図３は、二つのメモリアレイおよび入力／出力（Ｉ／Ｏ）回路設計の略図を示す。
【図４】図４は、ワード線ドライバの略図を示す。
【図５】図５は、スリープモードにおけるメモリアレイ設置プロセスを示す。
【図６】図６は、無線デバイスのブロック図を示す。
【詳細な説明】
【００１０】
本出願ではメモリアレイにおけるリーク電流の低減手法が記述されている。メモリアレイは、ランダムアクセスメモリ（ＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ビデオＲＡＭ（ＶＲＡＭ）、シンクロナスグラフィックＲＡＭ（ＳＧＲＡＭ）、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ等用でありうる。メモリアレイは、スタンドアローンメモリデバイスの一部、あるいは、例えばプロセッサのように他のデバイス内に埋め込まれたものでありうる。
【００１１】
図１は、低リーク電流をもってなるメモリデバイス１００設計のブロック図を示す。メモリデバイス１００は、アドレスラッチ１１０、アドレスデコーダおよびワード線ドライバ１２０、メモリアレイ１５０、コントロール信号発生器１６０、およびＩ／Ｏ回路１７０を含む。メモリアレイ１５０はまた、コアアレイとも呼ばれる。
【００１２】
メモリアレイ１５０はＭ行およびＮ列のメモリセル１５２を含み、ＭおよびＮは、それぞれいかなる値でもありうる。メモリセルは、データ値を蓄積することが出来る回路であり、様々な回路設計によって実現しうる。メモリセルのＭ行は、ワード線ＷＬ１からＷＬＭまでのＭワード線を介して選択される。メモリセルのＮ列は、ＢＬ１およびＢＬ１ｂからＢＬＮおよびＢＬＮｂまでのＮディファレンシャルビット線に結合されている。
【００１３】
アドレスラッチ１１０は、アクセスされるメモリセルないしはメモリセルブロックへのアドレスを受け、このアドレスをラッチする。アドレスデコーダ１２０は、このラッチされたアドレスを受け、この受けたアドレスに基づき、行アドレスを発生しうる。アドレスデコーダ１２０は、行アドレスにプリデコードを実行し、特定のワード線を活性化あるいはアサ―トするように示すプリデコード信号を供給することが出来る。ワード線ドライバ１２０は、プリデコード信号を受け、そのプリデコード信号により示されるように、特定のワード線を駆動し、これにより、所望のメモリセルの行をアクセスすることが出来る。
【００１４】
Ｉ／Ｏ回路１７０は、メモリセル１５２からデータを読み出したり、メモリセルに書き込んだりする様々な回路を含む。例えば、Ｉ／Ｏ回路１７０は、そのビット線に結合されたメモリセルからデータを読み出すために、各ディファレンシャルビット線に対して、センスアンプおよびデータ出力バッファを含む。Ｉ／Ｏ回路１７０は、そのビット線に結合されたメモリセルにデータを書き込むために、各ディファレンシャルビット線に対して、データラッチおよびデータ入力ドライバを、さらに含む。
【００１５】
コントロール信号発生器１６０は、外部クロック信号ＣＬＫを受け、メモリデバイス１００の動作をコントロールするために使用されるコントロール信号を発生する。例えば、発生器１６０は読み出しおよび書き込み動作に用いられるコントロール信号を発生しうる。
【００１６】
メモリデバイス１００はディープサブミクロンＣＭＯＳプロセスにより製造しうる。メモリデバイス１００のリーク電流は、以下の発生源から招来しうる。
【００１７】
・メモリアレイ１５０−メモリセルおよびビット線を含み、および
・周辺回路−メモリアレイ１５０以外の例えば、コントロール信号発生器１６０、Ｉ／Ｏ回路１７０等の回路を含む。
【００１８】
周辺回路を介したリーク電流は、様々な方法で軽減しうる。一つの設計において、周辺回路は、（ｉ）高性能が望まれるセクションには低Ｖｔトランジスタ、また（ｉｉ）低リーク電流が望まれ、高性能は必要としないセクションには高Ｖｔトランジスタ、の両方により実現しうる。他の設計において、低Ｖｔトランジスタが周辺回路に使用され、高Ｖｔトランジスタが周辺回路を回路接地に接続したり切断したりするフットスイッチとして使用されうる。機能／動作モードにおいて、フットスイッチはオンとされ、周辺回路は通常方法で動作しうる。スリープモードにおいて、フットスイッチはオフとされ、周辺回路を通るリーク電流は、フットスイッチを通るリーク電流により制限されうる。高Ｖｔトランジスタは、周辺回路を介したリーク電流を制限するために、フットスイッチに使用されうる。
【００１９】
メモリアレイ１５０を介したリーク電流は、また様々な方法により軽減されうる。第一に、メモリセルへの電源は、スリープモードの間、ヘッドスイッチにより切断され、メモリセルを通るリーク電流を低減しうる。第二に、ビット線を介し、メモリセルを通るリーク電流は、以下に記述されるように、スリープモードの間、ビット線を浮遊状態にすることで低減しうる。
【００２０】
一般的に、ヘッドスイッチおよび／またはフットスイッチは、リーク電流を低減するために所定の回路に使用されうる。性能を改良するためにメモリアレイ１５０にヘッドスイッチを使用することは望ましいであろう。プルダウン力は、読み出し／書き込み性能にとって重要な要因である。メモリセル内でプルダウントランジスタと直列にフットスイッチを追加することは、プルダウン力に影響し、性能に悪影響を与えうる。ヘッドスイッチは、プルダウン力への影響を最小限にするために、メモリアレイに対して使用しうる。ヘッドスイッチと比べ、より小さいＩＣダイ領域でフットスイッチを実現しうるため、フットスイッチを周辺回路に使用することが望ましいであろう。一般的に、ヘッドスイッチまたはフットスイッチ、あるいは両方は、メモリアレイ１５０に使用しうる。ヘッドスイッチまたはフットスイッチ、あるいは両方は、また周辺回路に使用しうる。明確化のために、以下の記述はヘッドスイッチがメモリアレイ１５０に対して使用され、フットスイッチは周辺回路に対して使用されるものとする。
【００２１】
図２はメモリアレイ１５０ａおよびＩ／Ｏ回路１７０ａの略図を示し、それぞれ図１におけるメモリアレイ１５０およびＩ／Ｏ回路１７０の一つの設計である。明確化のために、一つだけのメモリアレイ１５２、一つだけのワード線ＷＬｍ、および一つだけのディファレンシャルビット線ＢＬｘおよびＢＬｘｂが図２に示され、図でｍ∈｛１，．．．，Ｍ｝およびｘ∈｛１，．．．，Ｎ｝である。また、明確化のために、図２には、ただ一つだけのビット線に対する読み出し／書き込み回路が示されている。
【００２２】
図２に示された設計において、Ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）２１０がメモリセル１５２用のヘッドスイッチとして使用されている。Ｐ−ＦＥＴ２１０は、スリープ信号ＳＬＰ１を受けるゲート、電源Ｖｄｄｘに結合されたドレイン、およびメモリセル１５２に供給電圧Ｖｄｄｃをもたらすソースを有する。ＳＬＰ１信号は、メモリデバイス１００が機能モードの時、ロジックローである。スリープモードにおいては、ＳＬＰ１信号はメモリセル１５２に蓄積されたデータを保持するためにロジックローに設定するか、あるいはメモリセル１５２を通るリーク電流を低減するためにロジックハイに設定しうる。Ｐ−ＦＥＴ２１０は、かくして機能モードの間オンとなり、スリープモードの間は、メモリセル１５２によるデータ保持が望ましいか否かによって、オンまたはオフにしうる。一般的に、メモリアレイ１５０ａはいかなる数のヘッドスイッチを含むことが出来る。例えば、全メモリアレイに対して一つのヘッドスイッチ、メモリセルの各列に対して一つのヘッドスイッチ、メモリセルの各行に対して一つのヘッドスイッチ、各メモリセルに対して一つのヘッドスイッチ、メモリセルの各グループに対して一つのヘッドスイッチ、等である。ヘッドスイッチは、低リーク電流を達成するために、高Ｖｔトランジスタをもって実現しうる。
【００２３】
図２に示す設計において、各ビット線に対して、Ｉ／Ｏ回路１７０ａはプリチャージ回路２２０、書き込み／読み出しマルチプレクサ（Ｍｕｘ）２３０、書き込み回路２４０、および読み出し回路２５０を含む。プリチャージ回路２２０は、各読み出しおよび書き込み動作に先立ち、プリチャージ線ＢＬｘおよびＢＬｘｂをロジックハイにプリチャージする。マルチプレクサ２３０は、書き込み動作に対しては、線ＢＬｘおよびＢＬｘｂを書き込み回路２４０に結合し、読み出し動作に対しては、読み出し回路２５０に結合する。書き込み動作に対しては、書き込み回路２４０は、選択されたメモリセル１５２に入力データ値Ｄｉｎを書き込むように線ＢＬｘおよびＢＬｘｂを駆動する。読み出し動作に対しては、読み出し回路２５０は、選択されたメモリセルにより駆動される線ＢＬｘとＢＬｘｂとの間の電圧差を増幅する。読み出し回路２５０は、そうして増幅された電圧に対して、ロジック値（例えば、ローあるいはハイ）を検出し、検出されたロジック値をもたらす。
【００２４】
プリチャージ回路２２０は、線ＢＬｘおよびＢＬｘｂに対して、それぞれ二つのプリチャージＰ−ＦＥＴ２２２ａおよび２２２ｂ、ならびに等価化Ｐ−ＦＥＴ２２４を含む。Ｐ−ＦＥＴ２２２ａおよび２２２ｂは、それらのゲートが共通結合され、またプリチャージ信号に結合されており、それらのソースは電源Ｖｄｄｘに、そしてそれらのドレインは線ＢＬｘおよびＢＬｘｂにそれぞれ結合されている。Ｐ−ＦＥＴ２２４はプリチャージ信号に結合されたゲートを有し、そのソースは線ＢＬｘに、そのドレインは線ＢＬｘｂに結合されている。プリチャージ動作の前、一つの線（ＢＬｘあるいはＢｌｘｂのいずれか）は、ロジックローの状態にあり、他の線（ＢＬｘｂあるいはＢＬｘのいずれか）は、ロジックハイの状態にある。Ｐ−ＦＥＴ２２４は、プリチャージ動作の間、線ＢＬｘとＢＬｘｂとを共に接続し、Ｐ−ＦＥＴ２２２ａおよび２２２ｂの両者が、線をロジックローの状態から、ロジックハイの状態に引き上げることを許容する。
【００２５】
マルチプレクサ２３０は、Ｎ−ＦＥＴ２３２ａおよび２３２ｂとＰ−ＦＥＴ２３４ａおよび２３４ｂを含む。Ｎ−ＦＥＴ２３２ａと２３２ｂは、それらのゲートが共通結合され、また書き込み信号ＺＷに結合されており、そのドレインは線ＢＬｘおよびＢＬｘｂにそれぞれ結合されている。そして、それらのソースは書き込み回路２４０に結合されている。Ｐ−ＦＥＴ２３４ａおよび２３４ｂは、それらのゲートが共通結合され、また読み出し信号ＺＲに結合されており、それらのソースは線ＢＬｘおよびＢＬｘｂにそれぞれ結合され、それらのドレインは読み出し回路２５０に結合されている。
【００２６】
書き込み動作に対して、ＺＷ信号は、ある期間ロジックハイの状態にあり、Ｎ−ＦＥＴ２３２ａおよび２３２ｂはオンとされ、線ＢＬｘおよびＢＬｘｂは、書き込み回路２４０に結合される。ＺＲ信号は、全書き込み動作に対してロジックハイの状態にあり、Ｐ−ＦＥＴ２３４ａおよび２３４ｂはオフとされ、読み出し回路２５０は、線ＢＬｘおよびＢＬｘｂから分離される。線ＢＬｘおよびＢＬｘｂは、初期にはロジックハイにプリチャージされ、その後、メモリセル１５２に書き込むために、線ＢＬｘあるいはＢＬｘｂのいずれかがロジックローにプルダウンされる。Ｎ−ＦＥＴ２３２ａおよび２３２ｂは、Ｐ−ＦＥＴよりもロジックロー／ゼロを伝えやすい。
【００２７】
読み出し動作に対して、ＺＲ信号は、ある期間ロジックローの状態にあり、Ｐ−ＦＥＴ２３４ａおよび２３４ｂはオンとされ、線ＢＬｘおよびＢＬｘｂは、読み出し回路２５０に結合される。ＺＷ信号は全読み出し動作に対してロジックローの状態にあり、Ｎ−ＦＥＴ２３２ａおよび２３２ｂはオフとされ、書き込み回路２４０は、線ＢＬｘおよびＢＬｘｂから分離される。線ＢＬｘおよびＢＬｘｂは、初期には同様にロジックハイにプリチャージされ、その後、選択されたメモリセル１５２により引き離される。Ｐ−ＦＥＴ２３４ａおよび２３４ｂ  は、Ｎ−ＦＥＴよりも高電圧あるいはロジック１を伝えやすい。
【００２８】
書き込み回路２４０は、線ＢＬｘおよびＢＬｘｂにそれぞれ対するドライバ２４２ａおよび２４２ｂ、書き込みドライバロジック２４８、およびフットスイッチとして使用されるＮ−ＦＥＴ２４９を含む。各ドライバ２４２は、Ｎ−ＦＥＴ２４６と積層構造で結合されたＰ−ＦＥＴ２４４を含む。Ｎ−ＦＥＴ２４６ａは、仮想アースＶｓｓｐに結合されたソースと、ロジック２４８からコントロール信号Ｖｎｌを受けるゲートと、Ｐ−ＦＥＴ２４４ａのドレインに結合されたドレインとを有する。Ｐ−ＦＥＴ２４４ａは、ロジック２４８からコントロール信号Ｖｐ１を受けるゲートと、電源Ｖｄｄｘに結合されたソースとを有する。ＦＥＴ２４４ｂおよび２４６ｂは、ＦＥＴ２４４ａおよび２４４ｂと同様に結合され、ロジック２４８からコントロール信号Ｖｐ２およびＶｎ２をそれぞれ受ける。ＦＥＴ２４４ａおよび２４６ａのドレインは、線ＢＬｘに結合され、またＦＥＴ２４４ｂおよび２４６ｂのドレインは、線ＢＬｘｂに結合されている。Ｎ−ＦＥＴ２４９は、回路接地に結合されたソースと、ＳＬＰ２信号を受けるゲートと、仮想的アースＶｓｓｐをもたらすドレインとを有する。ＳＬＰ２信号は、ＳＬＰ１信号とは反対に、機能モードの間はロジックハイの状態で、スリープモードの間はロジックローの状態である。Ｎ−ＦＥＴ２４９は、低リーク電流を実現するために、高Ｖｔトランジスタにより実現されうる。ロジック２４８は、ＤｉｎデータとＳＬＰ２信号を受け、ＦＥＴ２４４ａおよび２４６ａのそれぞれに対するＶｐ１およびＶｎ１信号を発生し、またＦＥＴ２４４ｂおよび２４６ｂのそれぞれに対するＶｐ２およびＶｎ２信号を発生する。
【００２９】
読み出し回路２５０は、プリチャージ回路２５２およびセンスアンプ（Ａｍｐ）２５４を含む。プリチャージ回路２５２は、各読み出し動作の前に、センスアンプ２５４の入力をロジックハイにプリチャージする。プリチャージ回路２５２は、プリチャージ回路２２０と同一の方法で結合された三つのＰ−ＦＥＴにより実現しうる。センスアンプ２５４は、線ＢＬｘおよびＢＬｘｂ間の電圧差を検知し、検知されたロジック値をもたらす。
【００３０】
コントロール信号発生器１６０は、Ｎ−ＦＥＴにより実現されたフットスイッチに結合しうる。Ｎ−ＦＥＴ２６０は、回路接地に結合されたソースと、ＳＬＰ２信号を受けるゲートと、発生器１６０に対する仮想的アースＶｓｓｐをもたらすドレインとを有する。発生器１６０は、例えばＮ−ＦＥＴ２３２ａおよび２３２ｂに対するＺＷ信号や、Ｐ−ＦＥＴ２３４ａおよび２３４ｂに対するＺＲ信号や、書き込み動作に対して使用されるデータ入力ドライバクロック（ＷＣＬＫ）信号、そして読み出し動作に対して使用されるセンスアンプエネーブル（ＳＥＮ）のような様々なコントロール信号を発生しうる。
【００３１】
コントロール信号発生器１６０は、Ｎ−ＦＥＴ２６０により実現されるフットスイッチを介してオンやオフにされうる。スリープモードの間、Ｎ−ＦＥＴ２６０はオフとすることが出来、仮想的接地Ｖｓｓｐは、Ｖｄｄｘ電源と回路接地との間で浮遊となりえて、発生器１６０からのコントロール信号は、ゆっくりとＶｄｄｘ電源に向かって立ち上がりうる。結果として、オフとするためにロジックロー状態にあるコントロール信号に依存する回路は、スリープモードの間、ロジックローを受けないであろう。例えば、Ｎ−ＦＥＴ２３２ａおよび２３２ｂは、オフとするためにロジックロー状態にあるＺＷ信号に依存する。ＺＷ信号は、スリープモードの間、Ｖｄｄｘと回路接地の間で浮遊となろうから、Ｎ−ＦＥＴ２３２ａおよび２３２ｂはスリープモードの間、浮遊状態となろう。
【００３２】
図２に示すように、メモリアレイ１５０におけるメモリセル１５２に対してヘッドスイッチを使用しうる。フットスイッチは、例えば書き込み回路２４０やコントロール信号発生器１６０等の周辺回路に使用しうる。
【００３３】
また図２でも示すように、ビット線ＢＬｘおよびＢＬｘｂを介して、メモリセル１５２を通る幾つかのリーク電流経路があろう。第一のリーク電流経路は、ビット線を介し、プリチャージ回路２２０から、メモリセル１５２を通っていくであろう。第二のリーク電流経路は、ドライバ２４２ａおよび２４２ｂから、ビット線を介してメモリセル１５２を通っていくであろう。第三のリーク電流経路は、プリチャージ回路２５２から、ビット線を介してメモリセル１５２を通っていくであろう。これらの全てのリーク電流経路は、スリープモードの間、ビット線を浮遊状態にすることにより切断しうる。
【００３４】
表１は、図２に示す設計に対して、ビット線ＢＬぉよびＢＬｘｂを浮遊状態とするために行うアクションを一覧するものである。
【表１】
2010528401.tif 000003
【００３５】
機能モードの間、プリチャージ回路２２０内のＰ−ＦＥＴ２２２ａ、２２２ｂおよび２２４は、各読み出しあるいは書き込み動作に先立って、ビット線ＢＬｘおよびＢＬｘｂをロジックハイにプリチャージするために、オンとされる。ＮＡＮＤゲート２２６は、ＰＲＥ信号およびＳＬＰ２信号を受け、Ｐ−ＦＥＴ２２２ａ、２２２ｂおよび２２４に対するプリチャージ信号を発生する。ＰＲＥ信号は、各読み出しあるいは書き込み動作に対してロジックローであり、その他の時間はロジックハイである。機能モードの間、ＳＬＰ２信号はロジックハイであり、プリチャージ信号はＰＲＥ信号の反転版である。スリープモードの間、ＳＬＰ２信号はロジックローであり、プリチャージ信号はロジックハイであり、Ｐ−ＦＥＴ２２２ａ、２２２ｂおよび２２４はプリチャージ信号のロジックハイにより、オフとされる。プリチャージ回路２２０は、かくしてスリープモードの間、プリチャージ信号により、オフとされる。
【００３６】
機能モードの間、マルチプレクサ２３０内のＰ−ＦＥＴ２３４ａおよび２３４ｂは、読み出し動作に対してはオンとされ、書き込み動作に対してはオフとされる。スリープモードの間、Ｐ−ＦＥＴ２３４ａおよび２３４ｂは、ＺＲ信号にロジックハイを印加することにより、オフとしうる。発生器１６０は、Ｎ−ＦＥＴ２６０がスリープモードにおいてオフとされていても、ＺＲ信号にロジックハイを発生しうる。というのはＶｄｄｘ電源が発生器に利用可能であるであるからである。Ｎ−ＦＥＴ２３４ａおよび２３４ｂはスリープモードの間、オフと出来るので、プリチャージ回路２５２をオフにする必要は無いであろう。しかしながら、プリチャージ回路２５２はスリープモードの間、リーク電流をさらに低減するために、オフとすることが出来る。
【００３７】
機能モードの間、マルチプレクサ２３０内のＮ−ＦＥＴ２３２ａおよび２３２ｂは、書き込み動作に対してオンとし、読み出し動作に対してオフとしうる。書き込み回路２４０内のＰ−ＦＥＴ２４４ａおよび２４４ｂは、書き込みサイクルのプリチャージ段階においてオンとすることが出来、線ＢＬｘおよびＢＬｘｂをロジックハイの状態に引き上げる。書き込みサイクルの書き込み段階の間、ドライバ２４２ａは、Ｄｉｎ値に依存して線ＢＬｘをロジックローあるいはロジックハイに駆動する。そして、ドライバ２４２ｂは、Ｄｉｎ値に依存して線ＢＬｘｂをロジックハイあるいはロジックローに駆動する。スリープモードの間、Ｎ−ＦＥＴ２６０がオフの場合、ＺＷに対してロジックローは実現出来ず、信号Ｎ−ＦＥＴ２３２ａおよび２３２ｂは浮遊状態となる。書き込み回路２４０内のＰ−ＦＥＴ２４４ａおよび２４４ｂは、スリープモードの間、オフとされ、ドライバ２４２ａおよび２４２ｂからビット線ＢＬｘおよびＢＬｘｂを介して、メモリセル１５２を通るリーク電流経路が確実に無いようにされうる。ロジック２４８は、スリープモードにおいてＮ−ＦＥＴ２４９がオフとされても、Ｖｄｄｘ電源がロジック２４８に利用可能なので、Ｐ−ＦＥＴ２４４ａおよび２４４ｂの夫々に対するＶｐ１およびＶｐ２信号にロジックハイを発生させることが出来る。
【００３８】
図３は、メモリアレイ１５０ｂおよびＩ／Ｏ回路１７０ｂの略図を示し、図１におけるメモリアレイ１５０およびＩ／Ｏ回路１７０夫々の別の設計を示す。明確にするために一つのビット線に対する、一つだけのメモリセル１５２、一つのワード線ＷＬｍ、一つのディファレンシャルビット線ＢＬｘおよびＢＬｘｂ、そして読み出し／書き込み回路が図３に示される。
【００３９】
図３に示される設計において、Ｐ−ＦＥＴ２１０はメモリセル１５２に対するヘッドスイッチとして使用される。メモリセル１５２は、一対のクロスカップルドインバータ３１２ａおよび３１２ｂと、パストランジスタとして使用される一対のＮ−ＦＥＴ３１８ａおよび３１８ｂを含む。各インバータ３１２は、Ｐ−ＦＥＴ３１４およびＮ−ＦＥＴ３１６で形成されている。Ｎ−ＦＥＴ３１６は、回路接地に結合されたソース、Ｐ−ＦＥＴ３１４のゲートに結合されたゲート、Ｐ−ＦＥＴ３１４のドレインに結合されたドレインを有する。Ｐ−ＦＥＴ３１４は、Ｖｄｄｃ電源に結合されたソースを有する。インバータ３１２ａは、ノードＡに結合された出力と、ノードＢに結合された入力を有する。インバータ３１２ｂは、ノードＢに結合された出力と、ノードＡに結合された入力を有する。Ｎ−ＦＥＴ３１８ａは、ノードＡに結合されたドレイン、ワード線ＷＬｍに結合されたゲート、および線ＢＬｘに結合されたソースを有する。Ｎ−ＦＥＴ３１８ｂは、ノードＢに結合されたドレイン、線ＷＬｍに結合されたゲート、および線ＢＬｘｂに結合されたソースを有する。
【００４０】
インバータ３１２ａおよび３１２ｂは正のフィードバックを介したデータ値を蓄積する。もし、メモリセル１５２がロジックハイ（‘１’）を蓄積すると、ノードＡはロジックハイで、ノードＢはロジックローである。もし、メモリセル１５２がロジックロー（‘０’）を蓄積すると、ノードＡはロジックローで、ノードＢはロジックハイである。メモリ読み出しに対して、線ＢＬｘおよびＢＬｘｂは、初期にはプリチャージ回路２２０によりロジックハイにプリチャージされ、それからワード線ＷＬｍはロジックハイにアサ―トされ、またＮ−ＦＥＴ３１８ａおよび３１８ｂはオンとされる。もしメモリセル１５２がロジックハイを蓄積すると、線ＢＬｘは、Ｎ−ＦＥＴを介してインバータ３１２ａによりチャージされ、線ＢＬｘｂは、Ｎ−ＦＥＴ３１８ｂを介してインバータ３１２ｂによりディスチャージされる。メモリセル１５２がロジックローを蓄積する場合、正反対のことが当てはまる。
【００４１】
メモリ書き込みに対して、線ＢＬｘおよびＢＬｘｂは、プリチャージ回路２２０により、初期にはロジックハイにプリチャージされ、それからワード線ＷＬｍはロジックハイにされ、Ｎ−ＦＥＴ３１８ａおよび３１８ｂはオンとされる。ロジックハイ（‘１’）をメモリセル１５２に書き込むために、線ＢＬｘはハイに駆動され、ノードＡはＮ−ＦＥＴ３１８ａを介して、ロジックハイに強いられる。また線ＢＬｘｂはローに駆動され、ノードＢはＮ−ＦＥＴ３１８ｂを介して、ロジックローに強いられる。メモリセル１５２にロジックローを書き込む場合、正反対のことが当てはまる。
【００４２】
スリープモードの間、Ｐ−ＦＥＴ２１０はオフとすることが出来、Ｖｄｄｃ電源は、Ｐ−ＦＥＴ２１０を通るリーク電流、およびＰ−ＦＥＴ２１０に結合される全メモリセルを通るリーク電流により決められる中間電圧まで下げうる。インバータ３１２ａおよび３１２ｂは、ワード線ＷＬｍをロジックローにすることにより、ビット線ＢＬｘおよびＢＬｘｂから分離することが出来、これによりＮ−ＦＥＴ３１８ａおよび３１８ｂをオフとしうる。
【００４３】
Ｉ／Ｏ回路１７０ｂは、各ビット線に対する、プリチャージ回路２２０、マルチプレクサ２３０、書き込み回路２４０、および読み出し回路２５０を含む。書き込み回路２４０は、線ＢＬｘとＢＬｘｂにそれぞれ対するドライバ２４２ａと２４２ｂ、書き込みドライバロジック２４８、およびＮ−ＦＥＴ２４９を含む。ロジック２４８内で、インバータ３４０はＤｉｎデータを受け、反転Ｄｉｎを供給する。ＮＡＮＤゲート３４２ａは、インバータ３４０の出力およびＷＣＬＫ信号を二つの入力で受け、ラッチされたＤｉｎを供給する。ＮＡＮＤゲート３４２ｂは、ＤｉｎデータとＷＣＬＫ信号を、二つの入力で受け、ラッチされた反転Ｄｉｎを供給する。ＮＡＮＤゲート３４４ａは、ＮＡＮＤゲート３４２ａの出力とＳＬＰ２信号を、二つの入力で受け、Ｐ−ＦＥＴ２４４ａに対するＶｐ１信号を供給する。インバータ３４６ａは、ＮＡＮＤゲート３４２ａの出力を受け、Ｎ−ＦＥＴ２４６ａに対するＶｎ１信号を供給する。ＮＡＮＤゲート３４４ｂはＮＡＮＤゲート３４２ｂの出力とＳＬＰ２信号を、二つの入力で受け、Ｐ−ＦＥＴ２４４ｂに対するＶｐ２信号を供給する。インバータ３４６ｂは、ＮＡＮＤゲート３４２ｂの出力を受け、Ｎ−ＦＥＴ２４６ｂに対するＶｎ２信号を供給する。
【００４４】
機能モードの間、ＳＬＰ２信号はロジックハイであり、ＮＡＮＤゲート３４２ａはラッチされたＤｉｎを供給し、ＮＡＮＤゲート３４４ａはＰ−ＦＥＴ２４４ａをオンにし、もしＤｉｎがロジックハイである場合は線ＢＬｘを引き上げ、また、インバータ３４６ａは、Ｎ−ＦＥＴ２４６ａをオンにし、もしＤｉｎがロジックローの場合は線ＢＬｘをプルダウンする。ＮＡＮＤゲート３４２ｂは、ラッチされた反転Ｄｉｎを供給し、ＮＡＮＤゲート３４４ｂは、Ｐ−ＦＥＴ２４４ｂをオンにし、もしＤｉｎがロジックローの場合は線ＢＬｘｂを引き上げる。また、インバータ３４６ｂは、Ｎ−ＦＥＴ２４６ｂをオンにし、もしＤｉｎがロジックハイの場合は、線ＢＬｘｂをプルダウンする。スリープモードの間、ＳＬＰ２信号はロジックローの状態であり、ＮＡＮＤゲート３４４ａからのＶｐ１信号はロジックハイの状態であり、Ｐ−ＦＥＴ２４４ａはオフとされる。ＮＡＮＤゲート３４４ｂからのＶｐ２信号も、またロジックハイの状態であり、Ｐ−ＦＥＴ２４４ｂもオフとされる。ＮＡＮＤゲート３４４ａおよび３４４ｂは、かくしてスリープモードの間、Ｐ−ＦＥＴ２４４ａと２４４ｂをオフとし、Ｐ−ＦＥＴ２４４ａと２４４ｂとを機能モードの間、オンあるいはオフに出来るようにする。Ｎ−ＦＥＴ２４６ａと２４６ｂ、インバータ３４０、３４６ａと３４６ｂ、ＮＡＮＤゲート３４２ａ、３４２ｂ、３４４ａと３４４ｂは、Ｎ−ＦＥＴ２４９からの仮想的アースＶｓｓｐに全て結合され、かくしてスリープモードの間、浮遊状態にある。
【００４５】
図４は図１におけるワード線ドライバ１２０内にあるドライブ回路４１０の設計の略図を示す。ドライバ回路４１０は、図２および３におけるワード線ＷＬｍを駆動する。ドライバ回路４１０内で、ワード線ドライバ４１２はプリデコード信号を受け、プリデコード信号により選択された時、ワード線ＷＬｍを駆動する。Ｐ−ＦＥＴ４１４は、ワード線ドライバ４１２に対するヘッドスイッチを実現する。ワード線ドライバ４１２は、複数の段階を含むことが出来、フットスイッチは最終／出力段階を除く全ての段階で使用することが出来、ヘッドスイッチは最終／出力段階で使用することが出来る。Ｎ−ＦＥＴ４１６は、プルダウントランジスタを実現し、回路接地に結合されたソース、ＳＬＰ２ｂ信号を受けるゲート、およびワード線ＷＬｍに結合されたドレインを有する。ＳＬＰ２ｂ信号は、ＳＬＰ２信号の反転版である。機能モードの間、ＳＬＰ２ｂ信号は、ロジックローの状態であり、ヘッドスイッチＰ−ＦＥＴ４１４はオンとされ、プルダウントランジスタＮ−ＦＥＴ４１６はオフとされる。スリープモードの間、ＳＬＰ２ｂ信号はロジックハイの状態であり、ヘッドスイッチＰ−ＦＥＴ４１４はオフとされ、そしてプルダウントランジスタＮ−ＦＥＴ４１６はオンとされ、ワード線ＷＬｍをロジックローの状態に引く。
【００４６】
図２，３および４は、メモリデバイス１００内の様々なブロックの特定設計を示す。一つの設計において、スリープモードの間、リーク電流低減のために、ヘッドスイッチおよび／またはフットスイッチをメモリアレイ１５０に対して用いることが出来る。この設計において、メモリアレイ１５０内のメモリセルは、高性能を達成するために低Ｖｔトランジスタにより実現することが出来、ヘッドスイッチおよび／またはフットスイッチはリーク電流低減のために使用することが出来る。他の設計において、メモリセル１５０は、ヘッドスイッチあるいはフットスイッチを用いることなく、Ｖｄｄｘ電源と回路接地の間に直接結合することが出来る。この設計において、メモリアレイ１５０内のメモリセルは、リーク電流を低減するために、高Ｖｔトランジスタにより実現することが出来る。両方の設計において、ワード線は、スリープモードの間、メモリセルを通るリーク電流を低減するように、ロジックローの状態に維持することが出来る。
【００４７】
一つの設計において、プリチャージ回路２２０は、例えば、図２および３に示されるように、直接Ｖｄｄｘ電源に結合することが出来る。この設計において、プリチャージ回路２２０内のＰ−ＦＥＴ２２２ａ、２２２ｂおよび２２４は、プリチャージ信号にロジックハイを印加することにより、スリープモードの間、オフとすることが出来る。他の設計において、プリチャージ回路２２０は、Ｐ−ＦＥＴ２１０と同様に実現することが出来るヘッドスイッチを介して、Ｖｄｄｘ電源に結合することが出来る。この設計において、プリチャージ回路２２０に対するヘッドスイッチは、スリープモードの間、オフとすることが出来、プリチャージ信号は、いかなるロジックレベルにもすることが出来る。
【００４８】
一つの設計において、マルチプレクサ２３０内のＮ−ＦＥＴ２３４ａと２３４ｂは、上述のように、スリープモードの間、オフとすることが出来る。他の設計において、プリチャージ回路２５２は、例えばプリチャージ回路２２０と同様に、スリープモードの間、オフとすることが出来る。
【００４９】
スリープモードの間、オフとされるＦＥＴ（例えば、プリチャージ回路２２０内のＰ−ＦＥＴ２２２ａ、２２２ｂおよび２２４、マルチプレクサ２３０内のＰ−ＦＥＴ２３４ａと２３４ｂ、および書き込み回路２４０内のＰ−ＦＥＴ２４４ａと２４４ｂ）は、リーク電流を低減するような方法で実現することが出来る。例えば、これらのＦＥＴは、もし高速の動作速度が要求されないならば、高Ｖｔトランジスタにより実現することが出来る。代替的あるいは付加的に、これらのＦＥＴは、リーク電流を低減するために、長い期間により実現することが出来る。
【００５０】
図５は、メモリアレイをスリープモードとするプロセス５００の設計を示す。メモリアレイは、メモリセルの複数の行と列とを具備する。複数のビット線は、メモリセルの複数の列に結合され、複数のワード線は、メモリセルの複数の行に結合される。ビット線は、メモリアレイに対するスリープモードの間、電源への経路を切断され、浮遊状態とされる。これは、スリープモードの間、電源とビット線の間に結合された全トランジスタをオフとすることにより実現することが出来る。
【００５１】
電源とメモリアレイの間に結合された、少なくとも一つのヘッドスイッチおよび／または、メモリアレイと回路接地の間に結合された、少なくとも一つのフットスイッチは、スリープモード（ブロック５１２）の間、オフとすることが出来る。複数のビット線に対する複数のプリチャージ回路は、スリープモード（ブロック５１４）の間、オフとすることが出来る。読み出し動作に対し、複数のビット線を複数のセンスアンプに結合する複数のパストランジスタ（例えば、Ｐ−ＦＥＴ２３４ａおよび２３４ｂ）は、スリープモード（ブロック５１６）の間、オフにすることが出来る。書き込み動作に対し、複数のビット線を駆動するために使用される、複数のドライバ内のプルアップトランジスタ（例えば、Ｐ−ＦＥＴ２４４ａおよび２４４ｂ）も、スリープモード（ブロック５１８）の間、オフにすることが出来る。ワード線は、スリープモード（ブロック５２０）の間、メモリセルを複数のビット線から切断するために、予め定められたロジックレベル（例えば、ロジックロー）に設定することが出来る。
【００５２】
一つあるいは、それ以上のコントロール回路あるいはロジック（例えば、発生器１６０、ＮＡＮＤゲート２２６、およびロジック２４８）は、読み出し動作に対しては、プリチャージ回路、パストランジスタへのコントロール信号を、書き込み動作に対しては、プルアップトランジスタへのコントロール信号を発生することが出来る。コントロール回路あるいはロジックは、一つあるいは、それ以上のフットスイッチを介して回路接地に結合することが出来、スリープモードの間、コントロール信号に対して、ロジックハイをもたらすことが出来る。
【００５３】
本出願において記述された技法およびメモリアレイは、様々な応用、例えば、無線通信、コンピューティング、ネットワーキング、個人エレクトロニクス等に用いることが出来る。メモリアレイは、スタンドアローンメモリデバイスで実現されたり、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、アドバンスドＲＩＳＣマシーン（ＡＲＭ）プロセッサ、グラフィックプロセッサ、グラフィックプロセッシングユニット（ＧＰＵ）、コントローラ、マイクロプロセッサ、等の中に埋め込まれうる。以下に、無線通信デバイス用のメモリアレイの例示的使用が記述される。
【００５４】
図６は、無線通信システムにおける無線デバイス６００のブロック図を示す。無線デバイス６００は、携帯電話、端末、ハンドセット、ＰＤＡ、無線モデム、等でありうる。この無線通信システムは、符号分割多重アクセス（ＣＤＭＡ）システム、グローバルシステムモバイルコミュニケーション（ＧＳＭ）、等でありうる。
【００５５】
無線デバイス６００は、受信経路と送信経路を介して、双方向通信をもたらすことが出来る。受信経路において、基地局により送信された信号はアンテナ６１２により受信され、受信機（ＲＣＶＲ）６１４にもたらされる。受信機６１４は、受信信号を調整およびデジタル化し、更なる処理のために、デジタル部６２０にサンプルをもたらす。送信経路において、送信機（ＴＭＴＲ）６１６は、デジタル部６２０から送信されるデータを受け取り、データを処理および調整し、変調信号を発生し、これは基地局にアンテナを介して送信される。
【００５６】
デジタル部６２０は、様々な、例えば、モデムプロセッサ６２２、ビデオプロセッサ６２４、コントローラ／プロセッサ６２６、表示プロセッサ６２８、ＡＲＭ／ＤＳＰ６３２、グラフィックプロセッサ６３４、内部メモリ６３６、および外部バスインターフェイス（ＥＢＩ）６３８のような、処理、インターフェイス、およびメモリユニットを含む。モデムプロセッサ６２２は、データの送信や受信、例えば、符号化、変調、復調および復号処理を行う。ビデオプロセッサ６２４は、例えば、カムコーダ、ビデオ再生機、およびテレビ会議のようなビデオ用途に対し、ビデオコンテンツ（例えば、静止映像、動画ビデオおよび動画テキスト）の処理を行う。コントローラ／プロセッサ６２６は、デジタル部６２０内の様々なユニットへの指示を行うことが出来る。ディスプレイプロセッサ６２８は、ディスプレイユニット６３０上での、ビデオ、グラフィック、およびテキストの表示を容易化する処理を行う。ＡＲＭ／ＤＳＰ６３２は、無線デバイス６００に対する様々なタイプの処理を行うことが出来る。グラフィックプロセッサ６３４は、例えば、グラフィック、ビデオゲーム等に対するグラフィック処理を行う。内部メモリ６３６は、デジタル部６２０内の様々なユニットに対するデータおよび／または指令を蓄積する。ＥＢＩ６３８は、デジタル部６２０（例えば、内部メモリ６３６）と主メモリ６４０との間でのデータ転送を容易化する。
【００５７】
各プロセッサ６２２ないし６３４は、上述のごとく実現されうるであろう埋め込みメモリを含むことが出来る。内部メモリ６３６および主メモリ６４０もまた、上述のごとく実現されうるであろう。デジタル部６２０は、一つあるいはそれ以上の特定用途集積回路（ＡＳＩＣ）および／または他の何らかのタイプのＩＣにより実現することが出来る。
【００５８】
本出願で記述された手法およびメモリアレイは、メモリＩＣ、ＡＳＩＣ、ＤＳＰ、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルアレイ（ＦＰＧＡ）、コントローラ、プロセッサ、および他のエレクトロニックデバイスのような様々なハードウェアユニットで実現することが出来る。ハードウェアユニットは、ＣＭＯＳ、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラ−ＣＭＯＳ（Ｂｉ−ＣＭＯＳ）、バイポーラ等のような様々なＩＣプロセス技術において製造することが出来る。Ｎ−ＭＯＳ技術は、Ｎ−ＦＥＴしか製造出来ず、またＰ−ＭＯＳ技術は、Ｐ−ＦＥＴしか製造出来ないのに対し、ＣＭＯＳ技術は、Ｎ−ＦＥＴとＰ−ＦＥＴの両方を同一ＩＣダイ上に製造することが出来る。ハードウェアユニットは、いかなるデバイスサイズ、例えば、１３０ナノメータ（ｎｍ）、９０ｎｍ、６５ｎｍ、３０ｎｍ等であっても製造することが出来る。
【００５９】
本出願で記述された技術を実現する装置は、スタンドアローンユニットであっても、あるいはデバイスの一部であってもよい。デバイスは、（ｉ）スタンドアローンＩＣ、（ｉｉ）データおよび／または命令を蓄積するメモリＩＣを含みうる一つあるいはそれ以上のＩＣのセット、（ｉｉｉ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｉＶ）他のデバイス内に埋め込まれうるモジュール、（Ｖ）携帯電話、無線デバイス、ハンドセット、あるいは移動ユニット、（Ｖｉ）等でありうる。
【００６０】
本開示のこれまでの記述は、本技術分野の当業者が開示された実施形態を作り、あるいは使用することが出来るように提供されている。これらの実施形態に対する様々な修正は、それらの当業者にとっては容易に明白であろう。また、ここで規定されている一般的原理は本開示の精神あるいは範囲から逸脱することなく、他の変形に適用しうる。従って、本開示は、ここに示された例や設計に限定されることを意図せず、本出願に開示された原理および新規な特徴と一致する最も広い範囲に一致させるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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