(57)【要約】  半導体素子（１０）を半導体層（１６）に形成する。ゲート誘電体（２０）を前記半導体層（１６）の上側表面に形成する。ゲート積層構造（１８）を前記ゲート誘電体（２０）の上に形成する。側壁スペーサ（２４）を前記ゲート積層構造（１８）の周りに形成する。前記側壁スペーサ（２４）をマスクとして使用して、イオン注入を行なってディープソース／ドレイン領域（２８，３０）を前記半導体層に形成する。シリコンカーボン領域（３２，３６，３４）を前記ディープソース／ドレイン領域（２８，３０）の上に、そして前記ゲート積層構造の上側表面に形成する。前記シリコンカーボン領域（３２，３６，３４）をニッケルでシリサイド化する。
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【特許請求の範囲】
【請求項１】
半導体素子を半導体層内及び半導体層上に形成するための方法において、
ゲート誘電体を前記半導体層の上面に形成する工程と、
ゲート積層構造を前記ゲート誘電体の上方に形成する工程と、
側壁スペーサを前記ゲート積層構造の周りに形成する工程と、
前記側壁スペーサをマスクとして使用して、ディープソース／ドレイン領域を前記半導体層に形成する工程と、
結晶であるシリコンカーボン領域を前記ディープソース／ドレイン領域の上、及び前記ゲート積層構造の上面に形成する工程と、
ニッケルを使用して、前記シリコンカーボン領域をシリサイド領域に改質する工程とを備える、半導体素子を半導体層内及び半導体層上に形成するための方法。
【請求項２】
前記シリサイド化工程の後に、ストレッサ層を前記ディープソース／ドレイン領域及び前記ゲート積層構造の上方に堆積させる工程をさらに備える、請求項１記載の方法。
【請求項３】
前記ストレッサ層を堆積させる工程では、化学気相堆積を、少なくとも５５０℃の温度で行なうことを特徴とする、請求項２記載の方法。
【請求項４】
前記ストレッサ層を堆積させる前記工程では、前記ストレッサ層が窒化物を含むことを特徴とする、請求項３記載の方法。
【請求項５】
前記シリコンカーボン領域を形成する工程では、前記ディープソース／ドレイン領域の一部を、前記半導体層の前記表面、及び前記ゲート積層構造の一部を前記ゲート積層構造の上面から除去し、そして次に、前記シリコンカーボン領域をエピタキシャル成長させることを特徴とする、請求項１記載の方法。
【請求項６】
前記シリコンカーボン領域を形成する工程は、
前記ディープソース／ドレイン領域、及び前記ゲート積層構造の上面へのイオン注入を行なって、アモルファス領域を形成する工程と、
炭素を前記アモルファス領域にイオン注入して炭素ドープアモルファス領域を形成する工程と、
アニールを行なうことにより、前記炭素ドープアモルファス領域を、結晶である前記シリコンカーボン領域に改質する工程とを備える、請求項１記載の方法。
【請求項７】
前記シリコンカーボン領域を形成する工程では、前記シリコンカーボン領域を前記ディープソース／ドレイン領域、及び、前記ゲート積層構造の上面に、エピタキシャル成長させる、請求項１記載の方法。
【請求項８】
ニッケルを使用する前記工程では、白金及びニッケルの合金を使用する、請求項７記載の方法。
【請求項９】
前記シリサイド化工程は、
ニッケルを含む層を堆積させる工程と、
加熱することにより、前記シリコンカーボン領域のシリサイド化を生じさせる工程と、
ニッケルを含む前記層の残留部分を除去する工程とを備える、
請求項７記載の方法。
【請求項１０】
前記層を堆積させる工程では、前記層は白金を含有する、請求項９記載の方法。
【請求項１１】
イオン注入を行なって、ソースエクステンション／ドレインエクステンションを前記基板に前記ゲート積層構造に隣接して形成する工程をさらに備える、請求項１記載の方法。
【請求項１２】
半導体素子をシリコン層内、及びシリコン層上に形成するための方法において、
ポリシリコンからなる上面を有するゲート積層構造を前記シリコン層の上に形成する工程と、
ゲート積層構造を前記ゲート誘電体の上に形成する工程と、
ディープソース／ドレインを前記ゲート積層構造の両側の前記シリコン層に形成する工程と、
ソース／ドレインシリコンカーボン領域及びゲートシリコンカーボン領域を、前記ソース／ドレインシリコンカーボン領域が露出上側表面を有し、かつ前記ディープソース／ドレイン領域に直接接触し、更に前記ゲートシリコンカーボン領域が露出された上面を有し、かつ前記ゲート積層構造に直接接触するように形成する工程と、
前記ソース／ドレイン及び前記ゲートシリコンカーボン領域をニッケルでシリサイド化する工程とを備える、半導体素子をシリコン層内、及びシリコン層上に形成するための方法。
【請求項１３】
前記ゲートシリコンカーボン領域及び前記ソース／ドレインシリコンカーボン領域を形成する前記工程では、前記ディープソース／ドレイン領域の一部を前記シリコン層の前記上面、及び前記ゲート積層構造の一部を前記ゲート積層構造の上面から除去し、そして次に、前記ソース／ドレインシリコンカーボン領域及び前記ゲートシリコンカーボン領域をエピタキシャル成長させる、請求項１２記載の方法。
【請求項１４】
前記ゲートシリコンカーボン領域及び前記ソース／ドレインシリコンカーボン領域を形成する工程は、
前記ディープソース／ドレイン領域への、及び前記ゲート積層構造の上側表面へのイオン注入を行なって、アモルファス領域を形成する工程と、
炭素を前記アモルファス領域にイオン注入して炭素ドープアモルファス領域を形成する工程と、
アニールを行なうことにより、前記炭素ドープアモルファス領域を、前記ソース／ドレインシリコンカーボン領域及び前記ゲートシリコンカーボン領域に改質する工程とを備える、請求項１２記載の方法。
【請求項１５】
前記ソース／ドレインシリコンカーボン領域及び前記ゲートシリコンカーボン領域を形成する工程では、前記シリコンカーボン領域を前記ディープソース／ドレイン領域、及び前記ゲート積層構造の上面にエピタキシャル成長させることを特徴とする、請求項１２記載の方法。
【請求項１６】
ディープソース／ドレイン領域を形成する工程は、側壁スペーサを前記ゲート積層構造の周りに形成する工程と、前記半導体層へのイオン注入を、前記側壁スペーサをマスクとして使用して行う工程と、イオン注入を行なって、ソースエクステンション／ドレインエクステンションを前記基板に前記ゲート積層構造に隣接して形成する工程とを備える、請求項１２記載の方法。
【請求項１７】
前記シリサイド化工程は、白金及びニッケルの合金を使用して行なわれる、請求項１２記載の方法。
【請求項１８】
シリコン層と、
前記シリコン層の上方にあるゲート積層構造と、
前記積層構造の周りの側壁スペーサと、
前記積層構造の側方のシリコン層内に位置し、かつ前記側壁スペーサの端部にほぼ位置合わせされるディープソース／ドレイン領域と、
前記ディープソース／ドレイン領域の直上に位置し、かつニッケル、炭素、及びシリコンを含むシリサイド領域とを備える、半導体素子。
【請求項１９】
前記シリサイド領域は白金を含有する、請求項１８記載の半導体素子。
【請求項２０】
前記積層構造及び前記ディープソース／ドレイン領域の上方にストレッサ層をさらに備える、請求項１８記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子を形成する方法一般に関し、より詳細にはストレッサを有する半導体素子、及び同半導体素子の方法に関する。
【背景技術】
【０００２】
ストレッサは通常、トランジスタのチャネル領域に応力を発生させることによりチャネル領域におけるキャリア移動度を高めるために使用される。ストレッサ層は通常、シリサイド形成後に堆積させる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ストレッサ層によってチャネル領域に生じる応力は、ストレッサ層が形成される温度によって変わる。シリサイドは高い温度で熱的に不安定であるので、ストレッサ層は高い温度で形成することができない。
【０００４】
従って、ストレッサを有する半導体素子、及び同半導体素子の方法が必要になる。
【課題を解決するための手段】
【０００５】
一つの態様では、半導体素子を形成するための方法が提供される。この方法は、ゲート誘電体を半導体層の上側表面に形成する工程と、ゲート積層構造をゲート誘電体の上に形成する工程と、側壁スペーサをゲート積層構造の周りに形成する工程と、側壁スペーサをマスクとして使用してディープソース／ドレイン領域を半導体層に形成する工程と、結晶であるシリコンカーボン領域をディープソース／ドレイン領域の上に、そしてゲート積層構造の上側表面に形成する工程と、ニッケルを使用して、シリコンカーボン領域をシリサイド領域に改質する工程とを備える。
【０００６】
別の態様では、半導体素子を形成するための方法が提供される。この方法は、ポリシリコン上側表面を有するゲート積層構造を、シリコン層の上に形成する工程と、ディープソース／ドレインをゲート積層構造の両側のシリコン層に形成する工程と、ソース／ドレインシリコンカーボン領域及びゲートシリコンカーボン領域を、ソース／ドレインシリコンカーボン領域が露出上側表面を有し、かつディープソース／ドレイン領域に直接接触し、更にゲートシリコンカーボン領域が露出上側表面を有し、かつゲート積層構造に直接接触するように形成する工程と、ソース／ドレイン及びゲートシリコンカーボン領域をニッケルでシリサイド化する工程とを備える。
【０００７】
更に別の態様では、シリコン層を備える半導体素子が提供される。この半導体素子は、シリコン層上のゲート積層構造を含む。当該半導体素子は更に、ゲート積層構造の周りの側壁スペーサを含む。当該半導体素子は更に、ゲート積層構造の側方のシリコン層内に位置し、かつ側壁スペーサの端部にほぼ位置合わせされるディープソース／ドレイン領域を含む。当該半導体素子は更に、ディープソース／ドレイン領域の直上に位置し、かつニッケル、炭素、及びシリコンを含むシリサイド領域を含む。
【図面の簡単な説明】
【０００８】
【図１】処理工程中の半導体素子を示す断面図。
【図２】処理工程中の半導体素子を示す断面図。
【図３】処理工程中の半導体素子を示す断面図。
【図４】処理工程中の半導体素子を示す断面図。
【図５】処理工程中の半導体素子を示す断面図。
【図６】処理工程中の半導体素子を示す断面図。
【図７】処理工程中の半導体素子を示す断面図。
【図８】処理工程中の半導体素子を示す断面図。
【図９】処理工程中の半導体素子を示す断面図。
【発明を実施するための形態】
【０００９】
本発明は例を通して示され、そして添付の図によって制限されることがなく、これらの図では、同様の参照記号は同様の構成要素を指す。これらの図における構成要素は、図が簡略になり、かつ分かり易くなるように示され、そして必ずしも寸法通りには描かれていない。
【００１０】
図１は、処理工程中の半導体素子１０の図を示している。半導体素子１０は、半導体材料を使用して基板１２上の埋め込み酸化膜層（ＢＯＸ）１４の上に形成される素子を備えることができる。ここに説明する半導体材料は、砒化ガリウム、シリコンゲルマニウム、シリコンなどのようないずれかの半導体材料または複合材料、或いは上に列挙した材料の組み合わせとすることができる。半導体素子１０は更に半導体層１６を備えることができる。半導体素子１０は更に、ゲート誘電体層２０上に形成されるゲート積層構造１８を備えることができる。ゲート誘電体層２０は、半導体層１６の上側表面２６に形成することができる。側壁スペーサ２４はゲート積層構造１８の周りに形成することができる。側壁スペーサ２４を形成する前に、ライナー２２をゲート積層構造の周りに形成することができる。ライナー２２は、図１に示すように、半導体層１６の上を横方向に延在することができる。ゲート積層構造１８をマスクとして使用して、ソースエクステンション／ドレインエクステンションを半導体層１６に形成することができる。次に、ゲート積層構造１８をマスクとして使用して、ディープソース／ドレイン領域２８，３０を半導体層１６に形成することができる。図１は、特定の工程に関連して説明されているが、半導体素子１０は他の工程を使用して形成することもできる。半導体素子１０はｐ−ＭＯＳトランジスタまたはｎ−ＭＯＳトランジスタとすることができる。
【００１１】
次に、図２に示すように、エピタキシャルシリコンカーボン（Ｓｉ：Ｃ）層（炭素ドープシリコン層）を半導体層１６の上側表面２６にエピタキシャル成長させ、そして多結晶Ｓｉ：Ｃ層をゲート積層構造１８の上側表面２６に成長させることができる。これによって、Ｓｉ：Ｃ領域３２，３４，３６が形成され、これらのＳｉ：Ｃ領域は、半導体層１６の上側表面２６、及びゲート積層構造１８の上側表面に直接接触する。一つの実施形態では、Ｓｉ：Ｃ領域３２，３４，３６は、１００〜２００オングストロームの範囲の厚さを有することができる。
【００１２】
次に、図３に示すように、金属層３８を半導体素子１０の全表面に堆積させることができる。金属層３８は、ニッケル、ニッケル白金合金、白金、またはいずれかの他の適切な金属を堆積させることにより形成することができる。一つの実施形態では、金属層３８は、５０〜１５０オングストロームの範囲の厚さを有することができる。
【００１３】
次に、図４に示すように、金属層３８に対してアニールステップまたはステップ群（複数回のアニール）を行なうことにより、シリサイド領域４０，４２，４４を形成することができる。シリサイド領域４０，４２，４４は、金属層３８内の材料が、Ｓｉ：Ｃ領域３２，３４，及び３６内の下地シリコンと反応するので形成することができる。例えば、アニールステップは、２５０〜５００℃の範囲の温度で行なうことができる。シリサイド領域４０，４２，４４は、堆積金属層３８がニッケルである場合には、ニッケルシリサイドカーボン（ＮｉＳｉ：Ｃ）領域とすることができる。別の構成として、シリサイド領域４０，４２，４４は、ＰｔＳｉ：Ｃ領域またはＮｉＰｔＳｉ：Ｃ領域とすることができる。Ｎｉのような残留金属は全て除去する必要がある。
【００１４】
次に、図５に示すように、ストレッサ層４６をシリサイド領域４０，４２，及び４４の上に堆積させることができる。ストレッサ層４６は、シリサイド領域４０，４２，４４の安定性が、炭素がシリサイドに取り込まれることによって高まるので、これまで可能であった温度よりも高い温度で堆積させることができる。一つの実施形態では、ストレッサ層４６は、少なくとも５５０℃の温度で堆積させることができる。ストレッサ層４６は、化学気相堆積またはプラズマ支援化学気相堆積を使用して堆積させることができる。ストレッサ層４６は、３００〜８００オングストロームの範囲の厚さを有することができる。ストレッサ層４６によって半導体素子１０のチャネル領域に、より大きな応力が生じるので、より大きい駆動電流を流すことができる。ストレッサ層４６は、引っ張り応力を半導体素子１０のチャネル領域に生じさせることができる、またはストレッサ層４６は、圧縮応力を半導体素子１０のチャネル領域に生じさせることができる。一つの実施形態では、ストレッサ層４６は、２つのエッチング停止層とすることができ、ストレッサ層によって、圧縮応力をｐ−ＭＯＳトランジスタのチャネル領域に生じさせることができ、そしてストレッサ層によって、引っ張り応力をｎ−ＭＯＳトランジスタのチャネル領域に生じさせることができる。詳細に説明するということはしないが、コンタクト形成のような更に別の工程を、ストレッサ層４６を堆積させた後に行なうことができる。
【００１５】
別の実施形態では、図６に示すように、アモルファスＳｉ：Ｃ領域５０，５２，５４は、アモルファス化イオン注入を行ない、次に炭素イオン注入４８を行なうことにより形成することができる。炭素イオン注入４８は、３ｋｅＶ〜５ｋｅＶの範囲のエネルギーレベルで、かつ５ｅ１４原子／ｃｍ２〜１ｅ１６原子／ｃｍ２の範囲の注入量で行なうことができる。
【００１６】
次に、図７に示すように、金属層５６を半導体素子１０の全表面に堆積させることができる。金属層５６は、ニッケル、ニッケル白金合金、または白金を堆積させることにより形成することができる。一つの実施形態では、金属層５６は、５０〜１５０オングストロームの範囲の厚さを有することができる。金属層５６の堆積前に、アモルファスＳｉ：Ｃ領域５０，５２，５４に対して固相エピタキシー（ＳＰＥ）アニールを行なうことにより、Ｓｉ：Ｃ領域５０，５２，５４を、結晶性Ｓｉ：Ｃ領域５１，５３，５５に改質することができる。図６及び７は、結晶性Ｓｉ：Ｃ領域５１，５３，５５を形成する特定プロセスを示している。例えば、結晶性Ｓｉ：Ｃ領域５１，５３，５５は、窪みを半導体層１６に形成した後にエピタキシャル成長させることができる。
【００１７】
次に、図８に示すように、金属層５６に対してアニールステップまたはステップ群（複数回のアニール）を行なうことにより、シリサイド領域５８，６０，６２を形成することができる。シリサイド領域５８，６０，６２は、金属層５６内の材料が、Ｓｉ：Ｃ領域５１，５３，５５内の下地シリコンと反応するので形成することができる。例えば、アニールステップは、２５０〜５００℃の範囲の温度で行なうことができる。シリサイド領域５８，６０，６２は、堆積金属層５６がニッケルである場合には、ニッケルシリサイドカーボン（ＮｉＳｉ：Ｃ）領域とすることができる。別の構成として、シリサイド領域５８，６０，６２は、ＰｔＳｉ：Ｃ領域またはＮｉＰｔＳｉ：Ｃ領域とすることができる。Ｎｉのような残留金属は全て除去する必要がある。
【００１８】
次に、図９に示すように、ストレッサ層６４をシリサイド領域５８，６０，６２の上に堆積させることができる。ストレッサ層６４は、シリサイド領域５８，６０，６２の安定性が高まるので、これまで可能であった温度よりも高い温度で堆積させることができる。一つの実施形態では、ストレッサ層６４は、少なくとも５５０℃の温度で堆積させることができる。ストレッサ層６４は、化学気相堆積またはプラズマ支援化学気相堆積を使用して堆積させることができる。ストレッサ層６４は、３００〜８００オングストロームの範囲の厚さを有することができる。ストレッサ層６４によって半導体素子１０のチャネル領域に、より大きな応力が生じるので、より大きい駆動電流を流すことができる。ストレッサ層６４は、引っ張り応力を半導体素子１０のチャネル領域に生じさせることができる、またはストレッサ層６４は、圧縮応力を半導体素子１０のチャネル領域に生じさせることができる。一つの実施形態では、ストレッサ層６４は、２つのエッチング停止層とすることができ、ストレッサ層によって、圧縮応力をｐ−ＭＯＳトランジスタのチャネル領域に生じさせることができ、そしてストレッサ層によって、引っ張り応力をｎ−ＭＯＳトランジスタのチャネル領域に生じさせることができる。詳細に説明するということはしないが、コンタクト形成のような更に別の工程を、ストレッサ層６４を堆積させた後に行なうことができる。
【００１９】
本発明を特定の導電型または電位極性に関して説明してきたが、当業者であれば、導電型及び電位極性は逆にすることができることが理解できる。また、上の実施形態を、種々の層の除去に関連して説明しているが、除去は必ずしも、該当する層の完全な除去を意味しているのではない。別の表現をすると、層のうち、除去される非常に小さな部分を依然として残留させることができる。しかしながら、残留させるこのような小さな部分は、半導体素子の電気特性に影響を及ぼしてはならない。
【００２０】
更に、記述及び請求項において用いられているとすると、「ｆｒｏｎｔ」、「ｂａｃｋ」、「ｔｏｐ」、「ｂｏｔｔｏｍ」、「ｏｖｅｒ」、「ｕｎｄｅｒ」などの用語は、表現上の目的で使用し、必ずしも恒久的な相対位置を表わすために使用するのではない。このように使用するこれらの用語は適切な状況の下では入れ替え可能であるので、本明細書に記載される本発明の実施形態が、例えば例示の配置以外の他の配置で、または本明細書に記載される配置以外の配置で動作することができることを理解されたい。
【００２１】
本発明について特定の実施形態を参照しながら記載してきたが、種々の変形及び変更を、以下の請求項に示される本発明の範囲から逸脱しない限り加え得る。従って、明細書及び図は、制限的な意味ではなく例示として捉えられるべきであり、そして全てのこのような変形は、本発明の範囲に包含されるべきであると考えられる。特定の実施形態に関して本明細書に記載されるいかなる効果、利点、または技術的問題に対する解決法も、いずれかの請求項、または請求項の全ての、必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。
【００２２】
更に、本明細書において使用する「ａ」または「ａｎ」という用語は、「１つ（ｏｎｅ）の」、または「１つよりも多くの（ｍｏｒｅ  ｔｈａｎ  ｏｎｅ）」として定義される。また、請求項群における「ａｔ  ｌｅａｓｔ  ｏｎｅ」及び「ｏｎｅ  ｏｒ  ｍｏｒｅ」のような前置き語句の使用は、別の請求要素の前に不定冠詞「ａ」または「ａｎ」を配置することによって、このような不定冠詞の付いた請求要素を含む特定の請求項が決して、同じ請求項が前置き語句「ｏｎｅ  ｏｒ  ｍｏｒｅ」または「ａｔ  ｌｅａｓｔ  ｏｎｅ」、及び「ａ」または「ａｎ」のような不定冠詞を含む場合においても、このような要素を一つのみ含む発明に制限されることを意味するものとして解釈されてはならない。同じ解釈が定冠詞の使用に関しても当てはまる。
【００２３】
特に断らない限り、「ｆｉｒｓｔ」及び「ｓｅｃｏｎｄ」のような用語は、このような用語によって記述される構成要素群を任意に区別するために使用される。従って、これらの用語は、必ずしもこのような構成要素群の時間的な優先度、または他の優先度を指すために使用されるのではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010528477.tif 000009
【図８】
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【図９】
2010528477.tif 000011
【国際調査報告】
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