(57)【要約】  高速、低電力、広帯域動作が可能であり、利得補償方法、高速電圧制御発振器（ＶＣＯ）帯域較正方法を含む周波数合成器を提供する。また、周波数合成器は、２つ以上の切替え可能な独立したループフィルタを含み、広帯域動作を容易にし得る。このような周波数合成器は多くの用途において使用することができ、一例では多帯域多標準送信機または無線送受信機における使用に特に適し得る。
2010501155.tif 000002
【特許請求の範囲】
【請求項１】
周波数合成器における電圧制御発振器帯域選択の方法であって、前記方法は、
動作中心周波数が位置する所期の周波数帯域に基づいて、帯域選択制御信号の値を初期設定に設定するステップと、
帯域選択制御信号の値を反復調節して、動作中心周波数帯域が位置する動作周波数帯域についての適切な設定が決定されるまで、初期設定を上回る１つの周波数帯域設定および初期設定を下回る１つの周波数帯域設定をサーチするステップと、
帯域選択制御信号の値を適切な設定に設定して、電圧制御発振器の共振周波数を動作周波数帯域に調整するステップとを含む、方法。
【請求項２】
電圧制御発振器の共振周波数を動作中心周波数に微調整するステップをさらに含む、請求項１に記載の方法。
【請求項３】
帯域選択制御信号の値を設定するステップは、複数のスイッチを制御するためのデジタル制御信号のビットパターンを設定して、電圧制御発振器の共振周波数が動作周波数帯域に位置するように、対応する複数のキャパシタのうちの選択されたキャパシタを作動させるステップを含む、請求項２に記載の方法。
【請求項４】
微調整するステップは、可変キャパシタの制御電圧を調節して、電圧制御発振器の共振周波数を動作中心周波数に微調整するステップを含む、請求項３に記載の方法。
【請求項５】
帯域選択制御信号の値を反復調節するステップは、電圧制御発振器の共振周波数を拡大縮小したものと基準周波数とを競争カウンタ回路を用いて比較するステップを含む、請求項１に記載の方法。
【請求項６】
電圧制御発振器であって、
電圧制御発振器の共振周波数を生成する共振回路を一体となってもたらす複数の切替え可能な調整回路と、
共振回路のインおよびアウトの切替えを制御するデジタル帯域制御信号を複数の切替え可能な調整回路に与えて、初期共振周波数帯域設定を選択するように設けられたコントローラとを備え、
コントローラはさらに、デジタル帯域制御信号の値を反復調節して、デジタル帯域制御信号の適切な値が決定されるまで、初期の共振周波数帯域設定を上回る１つの周波数帯域設定および初期の共振周波数帯域設定を下回る１つの周波数帯域設定をサーチして、電圧制御発振器の所望の動作中心周波数を含む共振回路の動作周波数帯域を選択するように設けられる、電圧制御発振器。
【請求項７】
複数の切替え可能な調整回路は、複数の切替え可能なキャパシタを含む、請求項６に記載の電圧制御発振器。
【請求項８】
デジタル帯域制御信号は複数のビットを含み、コントローラは、複数のスイッチを制御するためのデジタル帯域制御信号のビットパターンを設定して、電圧制御発振器の共振周波数が動作周波数帯域に位置するように、複数の切替え可能なキャパシタのうちの選択されたキャパシタを動作させるように設けられる、請求項７に記載の電圧制御発振器。
【請求項９】
複数の切替え可能な調整回路とコントローラとに結合された微調整回路をさらに備え、
コントローラはさらに、微調整信号を微調整回路に与えて、電圧制御発振器の共振周波数を所望の動作中心周波数に微調整するように設けられる、請求項６に記載の電圧制御発振器。
【請求項１０】
微調整回路は少なくとも１つの可変キャパシタを含み、コントローラは、前記少なくとも１つの可変キャパシタの制御電圧を調節して、電圧制御発振器の共振周波数を所望の動作中心周波数に微調整するように設けられる、請求項９に記載の電圧制御発振器。
【請求項１１】
プログラム可能な二点周波数合成器構造であって、
第１のポート、第２のポートおよび出力を有する電圧制御発振器と、
電圧制御発振器の出力に結合され、かつデータ信号を受取るように設けられたプログラム可能な分周器と、
プログラム可能な分周器の出力に結合された第１の入力および基準周波数を受取るように設けられた第２の入力を有する位相検出器とを備え、位相検出器は、基準周波数とプログラム可能な分周器から受取られた信号との組合せに基づいてループ信号を発生させるように設けられ、さらに、
位相検出器の出力と電圧制御発振器の第１のポートとの間に結合された第１のループフィルタを備え、電圧制御発振器、プログラム可能な分周器、位相検出器および第１のループフィルタを含む位相ロックループをもたらし、さらに、
電圧制御発振器の第２のポートに結合された出力、データ信号を受取るように設けられた入力、および制御ポートを有する可変利得増幅器と、
可変利得増幅器の制御ポートに結合され、かつデータ信号およびループ信号を受取るように設けられた相関打消回路とを備え、
相関打消回路は、データ信号およびループ信号に基づいて制御信号を発生させ、かつ制御信号を可変利得増幅器の制御ポートに与えるように設けられ、
制御信号は、プログラム可能な分周器によって分周される電圧制御発振器の出力信号が基準周波数にほぼ等しくなるように、可変利得増幅器の利得を連続的に調節するように選択される、プログラム可能な二点周波数合成器構造。
【請求項１２】
位相検出器の出力および電圧制御発振器の第１のポートの間に第１のループフィルタに平行に結合された第２のループフィルタと、
第１のループフィルタに結合され、かつ第１のループフィルタをインおよびアウトに切替えるように設けられた第１のスイッチと、
第２のループフィルタに結合され、かつ第２のループフィルタをインおよびアウトに切替えるように設けられた第２のスイッチとをさらに備え、
プログラム可能な二点周波数合成器は、第１および第２のスイッチの選択的な作動によって第１のおよび第２のループフィルタの一方が位相ロックループにおいて有効となるように構成される、請求項１１に記載のプログラム可能な二点周波数合成器。
【請求項１３】
周波数合成器であって、
位相ロックループ構造においてプログラム可能な分周器およびチャージポンプに結合された電圧制御発振器と、
チャージポンプの出力および電圧制御発振器の入力の間に結合された第１のループフィルタと、
チャージポンプの出力および電圧制御発振器の入力の間に第１のループフィルタに平行に結合された第２のループフィルタと、
第１のループフィルタに結合され、かつ第１のループフィルタをインおよびアウトに切替えるように設けられた第１のスイッチと、
第２のループフィルタに結合され、かつ第２のループフィルタをインおよびアウトに切替えるように設けられた第２のスイッチとを備え、
周波数合成器は、第１のおよび第２のスイッチの選択的な作動によって第１のおよび第２のループフィルタの一方が位相ロックループにおいて有効となるように構成される、周波数合成器。
【請求項１４】
第１のおよび第２のスイッチはＭＯＳスイッチである、請求項１３に記載の周波数合成器。
【請求項１５】
第１のスイッチのゲートに印加される制御電圧の値は第１のスイッチを開くように選択され、それによって第１のループフィルタを位相ロックループから分離させる、請求項１４に記載の周波数合成器。
【請求項１６】
第１のおよび第２のループフィルタに平行に結合された少なくとも１つの付加的なループフィルタと、対応する少なくとも１つの付加的なスイッチとをさらに備え、対応する少なくとも１つの付加的なスイッチは、少なくとも１つの付加的なループフィルタに結合され、かつ少なくとも１つの付加的なループフィルタを位相ロックループに対して接続および切断するように動作可能である、請求項１３に記載の周波数合成器。
【請求項１７】
第１のループフィルタは、所定の伝送機能を実現するように選択され構成されたレジスタおよびキャパシタの組合せを含む、請求項１３に記載の周波数合成器。
【請求項１８】
プログラム可能な分周器は、電圧制御発振器の出力に直接結合される、請求項１３に記載の周波数合成器。
【請求項１９】
プログラム可能な分周器は複数の縦続分割分周器ブロックを含み、デジタル制御信号が複数の縦続分割分周器ブロックの各々に与えられ、プログラム可能な分周器の分周比を設定するように、複数の縦続分割分周器ブロックのうちの選択されたブロックを作動させる、請求項１８に記載の周波数合成器。
【請求項２０】
周波数合成器の動作周波数を制御する方法であって、前記方法は、
第１のループフィルタおよび第２のループフィルタを含む位相ロックループを用いて共振周波数を生成するステップと、
位相ロックループのインおよびアウトの切替えを制御する選択信号を第１のおよび第２のループフィルタに与えるステップと、
選択信号を調節して、第１のおよび第２のループフィルタの一方が位相ロックループにおいて有効となるように、共振周波数に基づいて第１のおよび第２のループフィルタの切替えを制御するステップとを含む、方法。
【請求項２１】
プログラム可能なＮ分割分周器であって、相互に直列に結合された複数の分割分周器ブロックを備え、複数の分割分周器ブロックの各々１つはデジタル制御信号を受取るように設けられた制御ポートを有し、デジタル制御信号は、プログラム可能なＮ分割分周器の分周比を設定するように複数の分割分周器ブロックのうちの選択されたブロックを作動させ停止させ、
複数の分周器ブロックの各々は、デジタル構成要素に結合された複数のフリップフロップを含む、プログラム可能なＮ分割分周器。
【請求項２２】
デジタル構成要素は少なくとも１つのＡＮＤゲートを含む、請求項２１に記載のプログラム可能なＮ分割分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
発明の分野
本発明は、利得補償、動作周波数帯域選択および較正を含む広帯域低電力周波数合成器に向けられる。
【背景技術】
【０００２】
関連分野の説明
ワイヤレス送信機において、周波数合成器の典型的な用途は、局部発振器信号（ＬＯ）を混合器に与えることであり、変調されたデータ信号を、アンテナによる伝送に適切な、より高い無線周波数（ＲＦ）信号にアップコンバートするのに使用される。たとえばGlobal System Mobile（ＧＳＭ）規格のように定包絡線変調が使用される場合、周波数合成器の出力を直接変調して、変調されたデータを電圧制御発振器（ＶＣＯ）出力に重畳することができる。図１を参照し、位相ロックループにおいてＶＣＯ１０２を含む従来の周波数合成器１００の例を示す。位相ロックループは、（ライン１１４に沿って基準周波数も受取る）プログラム可能な分周器１１０、位相検出器１１２、チャージポンプ１１６およびループフィルタ１１８を含む。ＶＣＯ１０２の出力は、図１に示すように、増幅器１２０を介してループにフィードバックされる。周波数合成器の出力においてＶＣＯ１０２を直接変調するための１つの方法および装置は、いわゆるシグマ−デルタ変調器１０４を介してデータ変調のための経路を設けることである。（ライン１０６に沿ってシグマ−デルタ変調器に入る）適正にフォーマットされてクロックされたデータとライン１０８に沿って変調器に入る定周波数制御ワードとを合算することによって、データ信号を最終的な周波数合成器出力に重畳することができる。
【０００３】
この手法の問題点は、データが位相ロックループの低域通過周波数応答力学によって、周波数領域において整形される点である。データ信号の帯域幅がループの低域通過帯域幅よりも大きい場合、データ信号は不利に整形される、または歪む。この歪みを補償するため、ライン１０６（データ経路１）に沿ってシグマ−デルタ変調器に与えられる同じデータ信号を、高域通過フィルタ応答によって第２のデータ経路を介して電圧制御発振器を変調するのに使用してもよい。両方の経路からのデータ信号を周波数合成器の出力に重畳することにより、周波数合成器の出力ポートにおけるデータについて平坦な応答を得ることができる。周波数合成器出力を変調するために２本のデータ経路を使用するための方法および装置を二点変調（Ｔｗｏ−Ｐｏｉｎｔ  Ｍｏｄｕｌａｔｉｏｎ）と称する。
【０００４】
図１を参照し、ライン１０６に沿って、すなわちデータ経路１を介して周波数合成器に入るデータはデジタル形式である。ライン１２２に沿って、すなわちデータ経路２を介してシステムに入るデータも、デジタル信号の形態である。したがって、デジタル−アナログ変換器１２４は、アナログ信号がＶＣＯ１０２に入力されるように、データ経路２と直列に配置され得る。また、可変利得Ｇを有する増幅器１２６も、図１に示すように、当該経路においてデジタル−アナログ変換器１２４とＶＣＯ１０２との間に配置することができる。周波数合成器出力を変調させるデータの全周波数応答を平坦に（すなわち歪ませなずに）維持するためには、可変利得ＧがＧ＝Ｆｒｅｆ／Ｋｖ２という要件を満たさなければならない。ここで、（ライン１１４に沿って周波数合成器に入力される）基準周波数Ｆｒｅｆの値はシステム設計によって決定され、したがって既知の数量である。しかし、ＶＣＯへの補助ポートのゲインの値（単位ＭＨｚ／Ｖ）は、回路動作条件における変化、たとえば温度および電源電圧のばらつきによって変動し得る数量である。
【０００５】
一般的に、二点変調における利得Ｋｖ２の変動を補償するための従来の方法は、周期的な更新のあるデジタル測定および較正を伴う。しかし、このような方法は、較正の更新のためにシステムに許されている時間によって課される制約を被り得る。これは、処理が周波数合成器の実際の動作に対して破壊的であり、各較正ステップ後に位相ロックを再び得なければならないためである。利得補償の方法の一例は、Ａｒｎｏｌｄ他に付与された"Low noise frequency synthesizer using half integer dividers and analog gain compensation"と題する米国特許第５，３０７，０７１号に示され、ここに引用によって援用する。利得補償の方法の別の例は、Ｎｉｌｓｏｎに付与された"Trimming of a two point phase modulator"と題する米国特許第６，７００，４４７号に開示されており、これもここに引用によって援用する。これらの例は、外部の較正シーケンスの導入に依拠しており、したがって較正シーケンスがノイズまたは周波数の乱れ（spurs）を周波数合成器に導入し、それによってシステム性能を深刻に劣化させる可能性があるという大きな欠点を被る。
【０００６】
利得補償のほかに、周波数較正が別の重要な事柄となり得る。従来の周波数合成手法は、特に帯域数が（５または６ビットＶＣＯ帯域制御に対応する）３２または６４に接近すると、適切な帯域の最終的な選択に至るまでに時間がかかり過ぎる点で欠点を有する。従来の周波数較正法の一例は、図２に示すように競争カウンタを用いる逐次近似法である。この例では、位相ロックループ構成において採用されるＶＣＯ１０２は、分周比Ｎを有する周波数分周器１１０で特定の基準周波数Ｆｒｅｆを分周し、かつその結果をＦｒｅｆと比較することによって、特定の基準周波数Ｆｒｅｆにロックされる（図１参照）。図２に示すように、同じＶＣＯ１０２およびプログラム可能な分周器１１０を開かれたループで使用して、分周されたＶＣＯ信号を受信するカウンタ１２８の結果と、ライン１３２に沿って基準周波数信号を受信する同一のカウンタ１３０の結果とを比較することができる。各カウンタ１２８および１３０は、分周されたＶＣＯ信号および基準周波数Ｆｒｅｆのパルスをそれぞれカウントし、その結果が競争論理回路１３４によって比較される。このような手法であるため、第１のカウンタは、そのカウントを完了するために基準周波数（Ｆｒｅｆ）または分周されたＶＣＯ周波数（Ｆｖｃｏ／Ｎ）のいずれの周波数が高いかについての指示器として使用される。分周されたＶＣＯ周波数（Ｆｖｃｏ／Ｎ）の方が高い場合は、ＶＣＯ１０２をより低い周波数帯域に設定する必要があることを示す。したがって、ＶＣＯ帯域を新たな値に設定することができ、カウント比較が繰返される。この処理は、ＶＣＯ帯域をサーチするための逐次近似アルゴリズムを用いて繰返され、所望のＶＣＯ周波数（Ｎ×Ｆｒｅｆ）が存在し得る適切な帯域を見出す。適切な帯域が見出されると、位相ロックループが基準周波数とのロックを正常に得られるように、ＶＣＯ１０２を設定することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
競争カウンタシステムでは、カウンタの寸法は最終的な帯域決定に必要とされる必要な精度の関数である。さらに、必要な精度は、帯域同士の重複量の関数である。一例として、５００ｋＨｚの周波数精度Ｆａｃｃｕｒａｃｙが必要ならば、カウント値Ｍは次の式によって制御されることを示すことができる。
【０００８】
Ｆａｃｃｕｒａｃｙ＝Ｆｒｅｆ／（Ｍ−１）  （１）
したがって、５０ＭＨｚの基準周波数については、カウント値１０５が必要である。５０ＭＨｚの信号の１０５サイクルをカウントするには約２．１μｓかかる。６ビット帯域選択法の各ビットについてこの処理を実行するには、したがって１２．６μｓを要する。
【課題を解決するための手段】
【０００９】
発明の概要
発明の局面および実施形態は、利得補償方法、高速電圧制御発振器（ＶＣＯ）帯域較正方法を含み、かつ高速広帯域動作が可能な周波数合成器に向けられる。このような周波数合成器は多くの用途において使用することができ、一例では多帯域多標準送信機または無線送受信機における使用に特に適し得る。
【００１０】
一実施形態において、二点変調周波数合成器における連続利得補償のための方法が提供され、余分な較正シーケンスを含まず、かつ第２のデータ経路の利得を連続的に補償するのに必要なすべての情報が既にシステム内に存在し得ることを実現するという利点を有し得る。別の実施形態においては、ＶＣＯ帯域較正のための方法が提供され得、どの周波数に対してどの帯域を使用すべきかについて所定の初期設定を用いることによって、（上記の１２．６μｓと比較して）ロック時間を半分に短縮することができる。さらに別の実施形態においては、きわめて広範囲のプログラム可能な分周比を有するプログラム可能な分周器を含む周波数合成器が提供され得る。プログラム可能な分周器は、直接ＶＣＯに相互接続することによって極めて高い周波数および低電力にて動作することが可能であり得る。一例では、低圧電源の使用を可能にし得る分周器ブロックの縦続チェーンの設計について、ソース結合論理手法が使用され得る。これらの特徴により、柔軟であり（広範囲の通信規格について局部発振器搬送周波数を合成することが可能であり）、効率がよく、かつ高速であり得る周波数合成器の設計を容易にし得る。
【００１１】
一実施形態によれば、周波数合成器における電圧制御発振器帯域選択の方法は、動作中心周波数が位置する所期の周波数帯域に基づいて、帯域選択制御信号の値を初期設定に設定するステップと、帯域選択制御信号の値を反復調節して、動作中心周波数帯域が位置する動作周波数帯域についての適切な設定が決定されるまで、初期設定を上回る１つの周波数帯域設定および初期設定を下回る１つの周波数帯域設定をサーチするステップと、帯域選択制御信号の値を適切な設定に設定して、電圧制御発振器の共振周波数を動作周波数帯域に調整するステップとを含み得る。当該方法は、電圧制御発振器の共振周波数を動作中心周波数に微調整するステップをさらに含み得る。一例では、帯域選択制御信号の値を設定するステップは、複数のスイッチを制御するためのデジタル制御信号のビットパターンを設定して、電圧制御発振器の共振周波数が動作周波数帯域にあるように、対応する複数のキャパシタのうちの選択されたキャパシタを作動させるステップを含み得る。別の例では、微調整するステップは、可変キャパシタの制御電圧を調節して、電圧制御発振器の共振周波数を動作中心周波数に微調整するステップを含み得る。さらに、帯域選択制御信号の値を反復調節するステップは、電圧制御発振器の共振周波数を拡大縮小したものと基準周波数とを競争カウンタ回路を用いて比較するステップを含み得る。
【００１２】
別の実施形態は、電圧制御発振器の共振周波数を生成する共振回路を一体となってもたらす複数の切替え可能な調整回路と、共振回路のインおよびアウトの切替えを制御するデジタル帯域制御信号を複数の切替え可能な調整回路に与えて、初期共振周波数帯域設定を選択するように設けられたコントローラとを含む電圧制御発振器に向けられる。コントローラはさらに、デジタル帯域制御信号の値を反復調節して、デジタル帯域制御信号の適切な値が決定されるまで、初期の共振周波数帯域設定を上回る１つの周波数帯域設定および初期の共振周波数帯域設定を下回る１つの周波数帯域設定をサーチして、電圧制御発振器の所望の動作中心周波数を含む共振回路の動作周波数帯域を選択するように設けられる。一例では、複数の切替え可能な調整回路は、複数の切替え可能なキャパシタを含み得る。別の例では、デジタル帯域制御信号は複数のビットを含み得、コントローラは、複数のスイッチを制御するためのデジタル帯域制御信号のビットパターンを設定して、電圧制御発振器の共振周波数が動作周波数帯域に位置するように、複数の切替え可能なキャパシタのうちの選択されたキャパシタを動作させるように設けられ得る。電圧制御発振器は、複数の切替え可能な調整回路とコントローラとに結合された微調整回路をさらに含み得る。コントローラはさらに、微調整信号を微調整回路に与えて、電圧制御発振器の共振周波数を
所望の動作中心周波数に微調整するように設けられ得る。別の例では、微調整回路は少なくとも１つの可変キャパシタを含み得、コントローラは、少なくとも１つの可変キャパシタの制御電圧を調節して、電圧制御発振器の共振周波数を所望の動作中心周波数に微調整するように設けられ得る。
【００１３】
別の実施形態によれば、プログラム可能な二点周波数合成器構造は、第１のポート、第２のポートおよび出力を有する電圧制御発振器と、電圧制御発振器の出力に結合され、かつデータ信号を受取るように設けられたプログラム可能な分周器と、プログラム可能な分周器の出力に結合された第１の入力および基準周波数を受取るように設けられた第２の入力を有する位相検出器とを含み、位相検出器は、基準周波数とプログラム可能な分周器から受取られた信号との組合せに基づいてループ信号を発生させるように設けられ、さらに、位相検出器の出力と電圧制御発振器の第１のポートとの間に結合された第１のループフィルタを含み、電圧制御発振器、プログラム可能な分周器、位相検出器および第１のループフィルタを含む位相ロックループをもたらし、さらに、電圧制御発振器の第２のポートに結合された出力、データ信号を受取るように設けられた入力、および制御ポートを有する可変利得増幅器と、可変利得増幅器の制御ポートに結合され、かつデータ信号およびループ信号を受取るように設けられた相関打消回路とを含み得る。相関打消回路は、データ信号およびループ信号に基づいて制御信号を発生させ、かつ制御信号を可変利得増幅器の制御ポートに与えるように設けられ得る。制御信号は、プログラム可能な分周器によって分周される電圧制御発振器の出力信号が基準周波数にほぼ等しくなるように、可変利得増幅器の利得を連続的に調節するように選択され得る。一例では、プログラム可能な二点周波数合成器は、位相検出器の出力および電圧制御発振器の第１のポートの間に第１のループフィルタに平行に結合された第２のループフィルタと、第１のループフィルタに結合され、かつ第１のループフィルタをインおよびアウトに切替えるように設けられた第１のスイッチと、第２のループフィルタに結合され、かつ第２のループフィルタをインおよびアウトに切替えるように設けられた第２のスイッチとをさらに含み得る。プログラム可能な二点周波数合成器は、第１および第２のスイッチの選択的な作動によって第１のおよび第２のループフィルタの一方が位相ロックループにおいて有効となるように構成され得る。
【００１４】
周波数合成器の一実施形態は、位相ロックループ構造においてプログラム可能な分周器およびチャージポンプに結合された電圧制御発振器と、チャージポンプの出力および電圧制御発振器の入力の間に結合された第１のループフィルタと、チャージポンプの出力および電圧制御発振器の入力の間に第１のループフィルタに平行に結合された第２のループフィルタと、第１のループフィルタに結合され、かつ第１のループフィルタをインおよびアウトに切替えるように設けられた第１のスイッチと、第２のループフィルタに結合され、かつ第２のループフィルタをインおよびアウトに切替えるように設けられた第２のスイッチとを含み得る。周波数合成器は、第１のおよび第２のスイッチの選択的な作動によって第１のおよび第２のループフィルタの一方が位相ロックループにおいて有効となるように構成され得る。一例では、第１のおよび第２のスイッチはＭＯＳスイッチであり得る。別の例では、第１のスイッチのゲートに印加される制御電圧の値は第１のスイッチを開くように選択され、それによって第１のループフィルタを位相ロックループから分離させ得る。別の例では、第１のおよび第２のループフィルタに平行に結合された少なくとも１つの付加的なループフィルタと、対応する少なくとも１つの付加的なスイッチとをさらに含み得る。対応する少なくとも１つの付加的なスイッチは、少なくとも１つの付加的なループフィルタに結合され、かつ少なくとも１つの付加的なループフィルタを位相ロックループに対して接続および切断するように動作可能である。第１のループフィルタは、所定の伝送機能を実現するように選択され構成されたレジスタおよびキャパシタの組合せを含み得る。さらに、一例では、プログラム可能な分周器は、電圧制御発振器の出力に直接結合され得る。プログラム可能な分周器は複数の縦続分割分周器ブロックを含み得る。デジタル制御信号が複数の縦続分割分周器ブロックの各々に与えられて、プログラム可能な分周器
の分周比を設定するように、複数の縦続分割分周器ブロックのうちの選択されたブロックを作動させる。
【００１５】
別の実施形態によれば、周波数合成器の動作周波数を制御する方法が提供される。当該方法は、第１のループフィルタおよび第２のループフィルタを含む位相ロックループを用いて共振周波数を生成するステップと、位相ロックループのインおよびアウトの切替えを制御する選択信号を第１のおよび第２のループフィルタに与えるステップと、選択信号を調節して、第１のおよび第２のループフィルタの一方が位相ロックループにおいて有効となるように、共振周波数に基づいて第１のおよび第２のループフィルタの切替えを制御するステップとを含み得る。
【００１６】
別の実施形態において、プログラム可能なＮ分割分周器は、相互に直列に結合された複数の分割分周器ブロックを含み得る。複数の分割分周器ブロックの各々１つはデジタル制御信号を受取るように設けられた制御ポートを有し、デジタル制御信号は、プログラム可能なＮ分割分周器の分周比を設定するように複数の分割分周器ブロックのうちの選択されたブロックを作動させ停止させる。複数の分周器ブロックの各々は、デジタル構成要素に結合された複数のフリップフロップを含み得る。一例では、デジタル構成要素は少なくとも１つのＡＮＤゲートを含み得る。
【００１７】
図面の簡単な説明
【図面の簡単な説明】
【００１８】
【図１】二点変調を採用した周波数合成器のブロック図である。
【図２】従来の競争カウンタ帯域較正回路のブロック図である。
【図３】発明の一実施形態に係る二点変調を含む周波数合成器の一例のブロック図である。
【図４】発明の一実施形態に係る電圧制御発振器の実装の一例を示す図である。
【図５】電圧制御発振器調整帯域の一例を示すグラフである。
【図６】変動する動作条件による図５のＶＣＯ帯域におけるシフトを示すグラフである。
【図７】発明の一実施形態に係る変更された競争カウンタ回路のブロック図である。
【図８】発明の別の実施形態に係る一連の縦続分周器を含むプログラム可能な分周器構造の一例のブロック図である。
【図９】発明の別の実施形態に係る図８の分周器のうちの１つのデジタル論理実装の一例の論理回路図である。
【図１０】図９に示した論理回路の回路実装の一例の回路図である。
【図１１】発明の別の実施形態に係る複数の切替え可能なループフィルタを含む周波数合成器の一例の回路図である。
【００１９】
添付の図面を参照して、発明のさまざまな実施形態および局面を以下に詳細に説明する。添付の図面は、縮尺どおりに描くことを意図していないと認識すべきである。図面において、さまざまな図に示す同一のまたはほぼ同一の各部材は同じ符号で表わされる。明確にするため、すべての図面においてすべての部材を表示しているとは限らない。
【発明を実施するための形態】
【００２０】
詳細な説明
発明の局面および実施形態によれば、広帯域動作が可能であり、かつ外部の較正シーケンスを必要としない利得補償方法と高速ＶＣＯ帯域選択方法とを含み得る周波数合成器が提供される。広帯域動作を容易にするため、周波数合成器の実施形態は、帯域幅における大幅な変化に周波数合成器が対応できるようにし得る切替え可能な独立したループフィル
タを含み得る。また、発明に係る周波数合成器の実施形態において使用し得る、利得補償方法および高速ＶＣＯ帯域選択方法、ならびに高速広帯域プログラミング可能分周器構造が開示される。
【００２１】
本発明は、その用途において、以下の説明に記載されたまたは図面に示された構成要素の構造および配置の詳細に限定されないと認識されるべきである。発明は他の実施形態が可能であり、さまざまな方法で実施または実行することが可能であり、発明は請求項に明確に記載されていない限り以下に示す例には限定されない。また、ここで使用する表現および用語は説明のためのものであり、限定的なものと認識すべきではない。「含む」、「備える」、「有する」、「含有する」または「包含する」およびそれらの変形の使用は、その後に挙げる項目およびそれらの均等物ならびに付加的な項目を包括的に含むことを意図する。
【００２２】
図３を参照し、発明の一実施形態に係る二点変調および連続利得補正回路を採用した周波数合成器の一実施形態のブロック図を示す。周波数合成器１３６は、位相ロックループ構造において電圧制御発振器（ＶＣＯ）１３８を含む。当該ループは、プログラム可能なＮ分割分周器１４０、位相検出器１４２、チャージポンプ１４４およびループフィルタ１４６を含む。また、ＶＣＯ１３８の出力は、プログラム可能な分周器１４０にフィードバックされる前に、増幅器１４８によって増幅され得る。基準周波数がライン１５２に沿って位相ロックループに入力される。
【００２３】
一実施形態において、周波数合成器はさらに、（送信すべきデータを含む）データ信号を周波数合成器によって生成された搬送周波数に変調するためのシグマ−デルタ変調器１５０を含み得る。周波数合成器によって発生した搬送信号をここではライン１５４に沿ってＦｖｃｏと称し、シグマ−デルタ変調器１５０を介するデータ変調のための経路を設けることによって直接変調され得る。ライン１５８（データ経路１と称する）に沿って適切にフォーマットされクロックされたデータと、ライン１６０に沿って与えられる定周波数制御ワードとを（可算器１５６またはシグマ−デルタ変調器自体のいずれかにおいて）合算することによって、周波数合成器出力においてデータ信号を搬送信号に重畳することができる。これは、比較的簡単な変調方法であり、たとえば周波数合成器が使用され得る伝達装置の（構成要素ブロック数を減らすことによって）全体の複雑度が低下し得るという利点を有する。構成要素が少なければ装置の全電力消費が減少し得、これもまた望ましい点であり得る。周波数制御ワードは、たとえば周波数合成器に結合され得るマイクロコントローラ（図示せず）によって供給され得る。
【００２４】
一実施形態によれば、周波数合成器は二点変調を使用し得、同じデータ信号が第２のデータ経路（データ経路２）を経てＶＣＯ１３８にも入力される。ライン１６２に沿ったデジタルデータ信号はデジタル−アナログ変換器１６４を通過して、可変利得増幅器１６６を経てＶＣＯ１３８に入力され得るアナログ信号に変換される。上述のように、低帯域通過フィルタ応答を有する一方の経路（すなわち位相ロックループのループフィルタ１４６を通過する経路）と、高域通過フィルタ応答を有する第２の経路（データ経路２）との２本のデータ経路を使用することによって、両方のデータ経路からの信号を周波数合成器によって生成された搬送信号に重畳し、周波数合成器出力において搬送信号に関する変調データについて平坦な広帯域応答を生じさせることができる。搬送周波数を変調させるデータの全周波数応答を平坦に（すなわち歪ませずに）維持するためには、可変増幅器の可変利得ＧがＧ＝Ｆｒｅｆ／Ｋｖ２という要件を満たさなければならない。ここで、Ｋｖ２はデータ経路２における補助ＶＣＯポート１７０の利得の値（ＭＨｚ／Ｖ単位）である。Ｋｖ２は、回路動作条件における変化、たとえば温度および電源電圧のばらつきによって変動し得る数量である。したがって、そのようないずれかの変動を説明するために、Ｇの値が連続的にＫｖ２を追跡することが望ましいことがある。
【００２５】
発明の一実施形態によれば、余分な較正シーケンスを含まず、かつデータ経路２の利得を連続的に調節するために必要なすべての情報が既にシステム内に存在し得ることが実現するという利点を有する周波数合成器が提供される。理想的なシステム条件下では、利得Ｇは完全に較正され、データ信号を上述のように両方のデータ経路に導入することによって、利得設定Ｋｖ１を有する一次ＶＣＯ制御ポート１７２における信号となり、完全に平坦となり得る。しかし利得Ｇの設定とＦｒｅｆ／Ｋｖ２の値との間に不整合が存在する場合、ＶＣＯ１３８の主制御ポート１７２において観測可能な何らかの残存データ信号が存在する。利得Ｇが小さ過ぎる場合、主制御ポート１７２上の残存信号は、入力データとの直接比例相関を示し得る。代替的に、利得Ｇが大き過ぎると、主制御ポート１７２上の残存信号は、入力データと反比例する相関を示し得る。この入力データの情報および知識に基づいて、主制御ポートにおいて観測可能な信号と入力データとの間がゼロ相関（またはほぼゼロ相関）となるまで、この相関を監視しデータ経路の利得を補正するフィードバック制御システムを展開することができる。
【００２６】
再び図３を参照し、発明の局面に係る周波数合成器の一実施形態は、データ経路２に結合された相関打消回路を含み得る。一例において、補助チャージポンプ１７４は、主位相ロックループの応答をミラーリングするのに使用し得る。補助チャージポンプ１７４は、主ＶＣＯ制御ポート１７２を直接検知することなく、利得不整合による主ループ内のいずれかの残存信号に関する情報も供給し得る。入力データの符号は（符号検知回路１７６によって）検知され、補助チャージポンプ１７４の応答の極性を主ループの残存データ信号を表わすライン１７８に沿った位相検出器１７２からの信号に反転させるのに使用され得る。補助チャージポンプ１７４の出力は、図３に示すように、積分器１８０によって統合され得る。統合された信号の変化の方向および速度によって、入力データと主ループにおける残存信号との相関についての情報が与えられ得る。積分器１８０によって発生した相関信号は、ミラー増幅器１８２において、ライン１８４に沿ってエラー増幅器に入力されたゼロ相関基準電圧と比較され得る。エラー増幅器１８２の出力は、ライン１８６に沿って可変利得増幅器１６６に補正電圧を供給し、データ経路２の利得Ｇを制御し得る。このように、利得ＧはＶＣＯ１３８からの平坦な歪んでいない出力信号を維持するように、連続的に調節され得る。
【００２７】
代替例として、別の実施形態によれば、主ループの残存データ信号はＶＣＯ１３８の主制御ポート１７２において直接検知され得る。しかし、入力データの符号を追跡している間にスイッチ過渡電流が生じた場合、主ＶＣＯ制御ポートの直接検知は潜在的に破壊的となり得ることに注意すべきである。これらの過渡電流は容量性結合または切替え電荷注入によって生じ得るものであり、ループフィルタ１４６によって統合することができ、主ループの性能に望ましくない影響を及ぼす。したがって、少なくとも一部の実施形態では、ＶＣＯ１３８の主制御ポート１７２の直接検知が必要ではない上記の方法が好ましい場合がある。
【００２８】
上述のように、発明の別の実施形態は、適切なＶＣＯ周波数帯域を選択するのにかかる時間を短縮することによって、周波数合成器が一層速いロック時間を実現することができるようにし得るＶＣＯ帯域選択／較正方法に向けられ得る。特に、所定の初期設定を用いて、サーチアルゴリズムを実行し得る周波数領域数を限定して、下記のように所望の動作周波数帯域を見出し得る。
【００２９】
図４を参照し、ＶＣＯ１３８のための概略的な回路実装の一例を示す。一実施形態によれば、ＶＣＯ回路は相互結合ＰＭＯＳトランジスタＱ１およびＱ２を使用して負の抵抗を生成し、ＮＭＯＳソースフォロアテールトランジスタＱ３およびＱ４を使用してバイアス電流を制御し得る。制御の程度は電流源１９６によって実現され得る。電源電圧が端子Ｖ
sにおいて供給され得る。周波数合成器によって発生される搬送信号は、Ｆｃと称される既知で所望の動作中心周波数を一般的に有し、ライン１６８に沿ってＶＣＯから出力され得る（図３参照）。たとえば、再び図４を参照し、ＶＣＯ１３８は調整可能な容量性素子を誘導性素子１９８と並行に含み、搬送周波数Ｆｃを生成する共振構造をもたらし得る。共振調整回路は、キャパシタ群２００によって増加され得るインダクタ１９８（たとえばインダクタＬ１およびＬ２を含む）と、下記の付加的な調整キャパシタとを含み得る。一例では、ＶＣＯ共振回路は、固定容量性素子および可変容量性素子と併せて伝送線によって形成される固定インダクタを使用し得る。この構造は、１ギガヘルツより大きい調整範囲を可能にし得るＶＣＯのための広帯域調整回路の効果的な実装をもたらし得る。
【００３０】
一実施形態によれば、インダクタＬ１およびＬ２は、さまざまな回路構成要素を半導体基板に結合するのに使用され得る結合配線として実現され得る。各結合配線には、結合配線の長さ、結合配線の断面積および隣接する結合配線同士の間隔（結合配線同士の相互誘導性結合に影響する）に依存し得るあるインダクタンスが関連付けられ得る。所与の動作周波数において、結合配線に関連付けられたインダクタンスは固定インダクタンスによって近似され得る。このインダクタンスは、図４においてＬ１およびＬ２によって表わされる。Ｌ１およびＬ２の各々は１本以上の結合配線を含み得、インダクタ１９８は付加的な誘導性素子も含み得ると認識される。ＶＣＯ共振回路における結合配線インダクタの使用にはいくつか利点があり、たとえばチップ上に形成された従来の螺旋状インダクタよりも良好な位相ノイズ、より低い電力消費およびより広い調整範囲を含む。位相ノイズの改善は、螺旋状インダクタなどのチップ上に形成されたインダクタに対する結合配線の、より高い品質要因（Ｑ）によるものであり得る。拡張された調整範囲は、結合配線インダクタに関連付けられた、より低い寄生キャパシタンスによるものであり得る。また、従来の螺旋状インダクタは比較的大きく、このような螺旋状インダクタの代わりに結合配線を使用することによって、より小さい回路実装面積を見込むことができる。しかし、本発明はインダクタ１９８に結合配線を使用することを必要としておらず、他の伝送線インダクタまたは従来のインダクタも使用し得ると認識される。
【００３１】
再び図４を参照し、容量性素子は、切替え可能な一群の固定値キャパシタ２００のうちどれが有効であるかを選択することによって共振周波数の「帯域」を選択し得るように、たとえば切替え可能な一群の固定値キャパシタ２００を含み得る。一実施形態では、ＶＣＯ１３８は複数の動作周波数帯域を有するように構成され得る。一群のキャパシタ２００は、たとえば、スイッチ２０２ａ…２０２ｂ、２０２ｃに与えられる制御信号によって電気的に切替えられ得る複数のＭＯＳ（金属酸化物半導体）またはＭＩＭ（金属‐絶縁体‐金属）キャパシタを含み得る。いずれの種類のキャパシタを使用してもよいが、ＣＭＯＳおよび他の半導体回路にはＭＯＳおよびＭＩＭキャパシタが一般的であり、したがって一部の実施形態では好ましい場合があると認識される。より良好な回路性能とより広い超小型電子技術処理の変動との間のトレードオフに対応するために、切替え可能な一群のキャパシタ２０６を使用して、調整検知性を低下させて電磁（ＥＭ）結合効果を弱め、かつ位相ノイズをさらに改善させつつ、ＶＣＯの全調整範囲を増大させ得る。これは、全調整範囲を周波数帯域に分周することによって行なわれ得る。一例では、キャパシタ２００は（たとえば各々数十ピコファラッドのオーダの）比較的大きなキャパシタンス値を有し得、所望の動作周波数帯域は、キャパシタのうち適当なものをインおよび／またはアウトに切替えることによって選択され得る。
【００３２】
一実施形態によれば、６ビット切替えメタルオンメタル（ＭＯＭ）キャパシタアレイを帯域選択に使用し得る。この例では、キャパシタ群２００は６対のキャパシタＣ01およびＣ02からＣn1およびＣn2を含み得る。ここで（この例では）ｎ＝６である。もちろん本発明は６ビットの場合に限定されず、ｎについて他の値、たとえば４ビットまたは８ビット設計を使用してもよいと認識される。また、各ビットは１対のキャパシタに対応する必要
はなく、１つまたは複数のキャパシタを制御し得る。ここでＶＣＯ帯域選択制御信号と称するデジタル制御ワードが（たとえばマイクロコントローラによって）送出され、スイッチ２０２ａ…２０２ｂおよび２０２ｃを作動させ得る。一例では、この制御ワードは二値ワードであり、スイッチの各々を制御するためのビットを含み得る。たとえば、図示の６ビットの場合、ビット０がスイッチ２０２ａを制御し、ビット５がスイッチ２０２ｂを制御し、ビット６がスイッチ２０２ｃを制御し得る。他の中間ビットは、図４には示さずドット２０４によって表わされるその他のスイッチを制御し得る。
【００３３】
周波数帯域が選択されると、たとえば、共振構造の容量性素子の一部も構成する可変キャパシタンス（たとえばバラクタダイオード）を制御することによって、この帯域内において所望の中心周波数Ｆｃが調整され得る。図４を参照して、一例では、選択された周波数帯域内での微調整は、可変キャパシタ２０６ａおよび２０６ｂのキャパシタンス値を制御することによって行なわれ得る。一例では、２つの蓄積モードＭＯＳバラクタＣt1およびＣt2を使用して、端子２０８を介して可変アナログ電圧（Ｖｃｏｎｔｒｏｌ）を印加することによって周波数を微調整し得る。これらのバラクタは、たとえばＮウェルバラクタ内のＮＭＯＳとして実現し得るが、他の設計も使用し得る。本発明によって使用され得るＶＣＯの実施形態は、同時係属中の、本願と同一譲受人に譲渡された"PROGRAMMABLE RADIO TRANSCEIVER"と題された２００５年８月１１日付の米国特許出願番号第１１／２０２，６２６号に開示されており、ここに引用によって援用する。また、同時係属中の、本願と同一譲受人に譲渡された"PROGRAMMABLE TRANSCEIVER ARCHITECTURE FOR NON-CONSTANT AND CONSTANT ENVELOPE MODULATION"と題された同日付の米国特許出願に開示されており、ここに引用によって援用する。
【００３４】
固定キャパシタ群、可変キャパシタンスを調整する制御電圧およびＶＣＯ出力周波数を制御することによって選択され得る帯域間の効果的な関係の一例を図５に示す。図５に示すように、適切なビットパターンを作動させて切替え可能なキャパシタ群のいくつかをインおよびアウトに切替えることによって周波数帯域０〜７が選択されると、制御電圧（Ｖｃｏｎｔｒｏｌ）を変動させて可変キャパシタンスを調整することによって中心周波数Ｆｃの値がその帯域内において調整される。したがって、少なくとも一実施形態においては、切替えられたキャパシタ２００は粗調整の手段として機能し得、可変制御電圧によってキャパシタンスを調節することができる可変キャパシタ（たとえばバラクタダイオード）が微調整に使用され得る。もちろん、ＶＣＯのための他の共振回路も同じ結果を実現し得る、すなわち、ＶＣＯ周波数はいくつかの動作周波数帯域上およびその内部において調整され得ると認識され、本発明はここに示した特定の例には限定されない。
【００３５】
以下の表１は、６ビット二値パターン０〜６３によって実現することができる３つの異なるＶＣＯについての周波数帯域選択のいくつかの例を示す。各ＶＣＯについて与えられた周波数帯域の値は例示に過ぎず、限定的なものではないと認識される。所与の実装のための実際の帯域値は、キャパシタ２００の値、インダクタ１９８によって与えられるインダクタンス値、基準周波数値（たとえば図１参照）および他の要因に依存し得る。
【００３６】
【表１】
2010501155.tif 000003
【００３７】
所望の動作中心周波数Ｆｃは、ＶＣＯ１３８の動作周波数帯域のうちいずれか１つに収まり得る。電源電圧の変化、温度のばらつき、ならびに製造方法およびパラメータの変動がなければ、所望の周波数Ｆｃを維持するためにＶＣＯを設定するのにどの周波数帯域が適切かについて、人は演繹的知識を有し得る。しかし、動作条件における上記の変化は、図５に示すように、帯域をより高いまたはより低い周波数にシフトさせるという望ましくない効果を有し得る。図６に示すように、動作条件におけるいくつかの変化によって、ＶＣＯ帯域の周波数はより高くシフトしている。一例として、Ｆｃはそれまでは帯域７に存在したが、もはやＦｃは帯域７内に収まらなくなる。これは、変動する動作条件の下ではＶＣＯの手動設定が如何に問題となり得るかを示している。したがって、発明の一実施形態においては、所望の周波数Ｆｃが選択された帯域内に確実に存在するように、ＶＣＯの中心周波数帯域の自動選択という知的方法すなわち較正が行なわれ得る。
【００３８】
上記のように、競争カウンタ法などのＶＣＯ較正についての先行技術方法がある。しかしこれらの方法は、特に（多帯域周波数合成器について一般的であり得る５または６ビットＶＣＯ帯域制御の場合などのように）帯域数が３２または６４の値に近づき始めると、適切な帯域の最終的な選択を整定するのに時間がかかり過ぎるという不利益を被り得る。したがって、発明の局面によれば、どの所望の中心周波数についてどの帯域を使用すべきかについて所定の初期設定を使用することによって整定時間を大幅に短縮させ得るＶＣＯ帯域較正方法が提供され得る。
【００３９】
一部の用途では、ＶＣＯ周波数帯域が決定される速度が極めて速いことが非常に望ましい場合がある。これは、極めて高速な合成器ロック時間を必要とし得る。このような用途の一例は携帯電話機のＧＳＭセルラー規格であり、そのロック時間は１００μｓもの高速である必要があり得る。ＶＣＯ帯域選択について何ら問題点がなくても、このような高速ロック時間を満たすことは極めて困難な場合が多い。位相ロックループにおいて周波数ロックを得るルーチンを開始できる前にＶＣＯ帯域を選択する必要がある場合は、ＧＳＭなどの規格に準拠するために十分速くロックを得ることがさらに一層困難となり得る。したがって、発明の一部の実施形態は、ＶＣＯ帯域選択に必要な時間量を短縮し、それによって周波数合成器がロックを得るための最大時間を可能にし得る方法に向けられる。特に、発明の実施形態に係る方法は、ある所望の動作周波数と別の周波数との切替え合成器周波数の間において最小オーバーヘッド時間を可能にし得る。
【００４０】
発明の一実施形態によれば、ＶＣＯ帯域較正のための方法が提供され得、知的な初期帯域選択を使用して、ＶＣＯ帯域を適切な動作帯域のごく近くに設定し得る。変更された二値サーチアルゴリズムを使用して、カウント比較サイクルを数回繰返すだけでよいように、初期設定を上回るまたは下回る帯域をサーチし得る。少なくとも一実施形態においては、これらの方法は、上記のようにいくつかの先行技術設計によってかかる１２．６μｓと比較してロック時間を半分に短縮し得る。
【００４１】
図７を参照し、発明の一実施形態に係る変更された競争カウンタ帯域較正回路の一実施形態のブロック図を示す。図示された例では、いわゆる競争論理回路１８８が２つのＭカウンタ１９０および１９２からの入力を受取り得る。第１のカウンタ１９０は、その入力において、ライン１９４に沿って（合成器の位相ロックループにおける）プログラム可能な分周器１４０から周波数Ｆｄｉｖを受取り得る。基準周波数は、ライン１５２に沿って第２のカウンタ１９２に与えられ得る。意図される回路の極性に依存して、第１のカウンタ１９０の前の第２のカウンタ１９２から信号が受取られると、競争論理回路１８８は（図４のスイッチ２０２を作動させるために与えられる）帯域選択ビットを変化させ、ＶＣＯをより高い周波数で動作させ得る。逆に、第２のカウンタ１９２の前に第１のカウンタ１９０から信号が受取られると、競争論理回路１８８は帯域選択ビットを変更して、ＶＣＯをより低い周波数設定にて動作させ得る。このように、（Ｎで分周された）ＶＣＯ出力について望ましい適切な動作帯域は、基準周波数に反復的に収束され得る。
【００４２】
上述のように、従来の競争カウンタ設計では、カウンタの比較は帯域選択ビット数に等しい回数分繰返され得る。カウンタのサイズＭは、最終的な帯域決定および合成器について選択される基準周波数（Ｆｒｅｆ）に望ましい精度の関数であり得る。また、所望の精度は、ＶＣＯの周波数帯域同士の重複量の関数であり得る。たとえば、５２ＭＨｚの基準周波数を使用するＧＳＭ合成器と、５００ｋＨｚの精度（Ｆａｃｃｒａｃｙ）から選択する６帯域を有するＶＣＯとが必要である。上述のように、Ｆｒｅｆ＝５０ＭＨｚという例示的な値は１０５というカウンタ値を要する。５０ＭＨｚの信号を１０５サイクルカウントすると約２．１μｓかかり、６ビット帯域選択の各ビットについてこれを行なうと、したがって１２．１６μｓかかる。一般的に、較正時間は次の式から算出され得る。
【００４３】
Ｔｃａｌ＝［（１／Ｆａｃｃｒａｃｙ）＋（１／Ｆｒｅｆ）］×ＶＣＯ＿ｂａｎｄｓ  （２）
ここで、Ｆａｃｃｒａｃｙ＝Ｆｒｅｆ／（Ｍ−１）であり、Ｍはカウンタのサイズである。
【００４４】
一実施形態によれば、ＶＣＯ帯域較正のための方法は、どの周波数についてどの帯域を使用すべきかについて所定の初期設定を使用することによって、この較正時間を半分に短縮することができる。知的な初期選択設定は、ＶＣＯ帯域を適切な動作帯域のごく近くに初期に設定し得る。再び図７を参照し、周波数合成器は、参照テーブルを含み、かつライン２１０に沿ってＶＣＯ帯域選択制御信号のビットに推定値を供給するメモリデバイス（図示せず）を含み得る、またはそれに連結され得る。この推定は、たとえば動作条件の変動がない場合、所望の中心周波数Ｆｃがどの帯域に存在すべきかについての演繹的知識に基づき得る。この推定を用いて、ＶＣＯ帯域選択制御信号のビットについて初期値を設定する。次に競争カウンタ回路を用いて、ＶＣＯ帯域選択制御信号を（図６を参照して上述したように、変動する動作条件を考慮して）Ｆｃが実際に位置する適切な帯域に調節し得る。具体的には、一例において、初期設定を上回るまたは下回る２つの隣接する帯域をサーチするサーチアルゴリズムを使用することができる。これにより、より一層局限されたサーチスペースがもたらされ得る。図７に示すように、競争論理回路１８８からの出力はライン２１１に沿って加算器２１３に供給され得、そこで参照テーブルから供給された推
定信号と組合され、その後ＶＣＯ１３８に入力されて、ＶＣＯの周波数帯域を選択し得る。このように、ＶＣＯが（６ビット制御について）８帯域を有し得るとしても、カウント比較サイクルを３回だけ繰返せばよい。この特定の場合において、適切な周波数帯域を見出すのに必要な時間Ｔｃａｌは、以下によって与えられ得る。
【００４５】
Ｔｃａｌ＝［（１／Ｆａｃｃｒａｃｙ）＋（１／Ｆｒｅｆ）］×３  （３）
ここで、３はＶＣＯ帯域数よりも少ない。上式からわかるように、この方法は適切な周波数帯域を特定するのにかかる時間を大幅に短縮することができ、それによって周波数合成器が所望の中心周波数をより速くロックすることが可能となる。
【００４６】
多くの異なる周波数帯域にわたる多数の異なる通信規格に対応するように設計された周波数合成器においては、ＶＣＯ１３８は、より広範囲の出力周波数を発生させることができなることが望ましい。同様にＮ分割分周器１４０は、ＶＣＯ周波数（Ｆｖｃｏ）を分周して基準周波数（Ｆｒｅｆ）を周波数較正に整合させるために、より広範囲の分周比が可能であることが望ましい。また、多標準システムの一部の実施形態では、ＶＣＯ１３８はきわめて高い周波数で発振する傾向があり得、プログラム可能な分周器１４０は、したがって、これらのきわめて高い周波数でＶＣＯに相互接続する必要があり得る。
【００４７】
一部の先行技術の解決法は、分周値Ｍを有するいわゆるプリスケーラをプログラム可能な分周器の前に配置して、プログラム可能な分周器が動作する必要がある周波数を低減させることによって、ＶＣＯと同じ周波数で動作することが可能な分周器を設計する必要性を回避する。このような設計の一例は、Ahmed他による論文（“CMOS VCO-prescaler cell-based design for RF PLL frequency synthesizers,”2000 IEEE Proceedings ISCAS, Geneva, Volume 2, ２０００年５月, pp.737-740）に開示されており、ここに引用によって援用する。この解決法の欠点は、周波数合成器のシグマ−デルタ変調器（図１参照）によって発生され得る量子化ノイズが、ＶＣＯ出力信号のＮ分割分周を行なう処理においてプリスケーラの値Ｍで乗じられ得る点である。また、Ｎ分割分周器における周波数分割の最小値Ｎｍｉｎは、Ｍ×Ｎｍｉｎの積によって限定され得る。多標準広帯域システム構造については、最小分周比はこの方法を用いて実現することができる比よりも小さい必要があり得る。二重係数２／３分周器の縦続配置を用いることによって、限定されたプログラム可能な分周比のこの問題に対処することを試みる従来の構造の一例は、C.S. Vaucher他による論文（“A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35-um CMOS Technology,”IEEE J. Solid-State Circuits, vol.35, pp.1039-1045, 2000年７月）に開示されており、ここに引用によって援用する。しかしこの例は、およそ適度な高速が可能ではあるが、高い電源電圧を要する多くの積層ＭＯＳ（金属酸化物半導体）装置の使用により、極めて高速での低電力動作には最適ではない。
【００４８】
発明の一部の実施形態によれば、極めて広範囲のプログラム可能な分周比を有するプログラム可能な分周器が提供される。また、プログラム可能な分周器は、直接ＶＣＯに相互接続することによって極めて高い周波数および低電力で動作することが可能であり得る。一実施形態では、これは、たとえば数を減少させた積層ＭＯＳ装置を使用することによって低圧電源の使用を可能にする縦続分周器ブロックの設計について代替的なソース結合論理手法を使用することで実現され得る。
【００４９】
図８を参照し、１からｎの一連の縦続分割分周器ブロックを含むプログラム可能なＮ分割分周器の実装の一例を示す。各分割分周器ブロック２１２は、たとえば分周比２／３を有し得、チェーンにおける第１の分周器についてはＶＣＯ出力信号Ｆｖｃｏを、チェーンにおける他のすべての分周器２１２については先行する分周器からの分周信号を受取るための入力２１４を含み得る。各分周器（チェーンの最後のものを除く）の出力２１６は、信号を連続して２／３分周することができるように、チェーンにおける次の分周器の入力
に結合される。チェーンの最後の分周器ブロックの出力は、ライン１９４に沿って周波数Ｆｄｉｖをもたらし得る（図３参照）。一実施形態において、チェーンにおける分周器の数に等しいビット数ｎを含む制御信号が分周器に与えられ、Ｎ分割分周器１４０全体の分周比を制御し得る。図８に示すように、制御信号の１ビットが各分周器２１２のモード許可入力２１８に与えられ得る。たとえばマイクロコントローラによって供給され得る二値入力ｂ０、ｂ１、…ｂｎの設定に基づいて、全体の分周比が設定され得る。
【００５０】
図９を参照し、図８の各分周器ブロック２１２の論理実装の一例を示す。図示した例では、分周器ブロック２１２は、図９に見られるように４個のＤラッチフリップフロップ（２２０）、３個のＡＮＤゲート（２２２）および１個のＯＲゲート（２２４）を用いて実現され得る。信号ｐは永久的な論理１状態を示す。わずかな構成要素しか含まず、したがって低電力動作が可能である一方、（二値ビットパターンｂ０…ｂｎによって与えられる分周比の組合せによって）極めて簡単であり、かつ大きな柔軟性を可能とし得る点でこの設計は有利であり得る。また、上記で引用したVaucher他による論文に開示されている設計に対して、本実施形態は、典型的に高電力装置である多数の積層ＭＯＳ装置の使用を必要としない。
【００５１】
ＶＣＯ周波数および基準周波数Ｆｒｅｆにおける変化に鑑みた最大再構成可能度について、たとえば上記のように実装されるプログラム可能な分周器１４０は、広範囲の分周値に対応し得る。たとえば、９００ＭＨｚのＶＣＯ出力および１０４ＭＨｚの基準周波数については、分周値は８．６５である。Ｎ分割合成器においては、このような分周比は２つの部分、整数部分８および小数部分０．６５を有する。周波数分周器回路は整数量しか分周できない場合があるため、平均化手法を用いて、長期にわたる分割分周比の近似を実現し得る。たとえば、周波数分周器は受信する信号をクロックサイクルごとに整数値で分周し得る。たとえば１００クロックサイクルを考えると、分周比８．６５の長期近似を実現するには、８による分周を３５回（すなわち３５クロックサイクルについて）行い、９による分周を６５クロックサイクルについて行ない得る。これにより、以下の式に示されるように、１００クロックサイクルにわたる効果的な平均分周比８．６５が求められ得る。
【００５２】
【数１】
2010501155.tif 000004
【００５３】
発明の少なくとも一部の実施形態で使用されるようなシグマ−デルタ変調Ｎ分割合成器において、シグマ−デルタ変調器は所望の分周比の発生を制御し得る。たとえば、シグマ−デルタ変調器は、組｛−４、−３、−２、−１、０、１、２、３、４｝のうちの１つの数字をサイクル単位で公称整数分周比に加算し得、多数クロックサイクルにわたる平均効果的分周比が所望の分割分周比に近似される。別の例として、ＶＣＯ出力２．５ＧＨｚおよび基準周波数１３ＭＨｚを考慮する。この例では、分周比は１９２．３０８となる。したがって、公称整数分周比は１９２となり得、小数部分は、クロックサイクルごとに最高プラスまたはマイナス４だけ整数値１９２を増減させて変化させることによって近似することができ、長期の平均値はほぼ１９２．３０８となる。これらの例の両方に対処することができるプログラム可能な分周器は、適切なビット数ｎを有する上記の設計を用いて容易かつ簡単に実装し得る。
【００５４】
分割分周器ブロック２１２のうちの１つの回路実装の一実施形態を図１０に示す。この実施形態では、いわゆるソース結合ＣＭＯＳ分周器ゲート回路が示される。これは、図９に図示した論理回路の低電力トランジスタレベル実装である。まず、所与の入力周波数では、分周器ブロック２１２の電力消費は、図１０に示す回路によって得られる平均ＤＣ電
流に電源電圧を乗じたものに比例し得る。低電源電圧に対処することができるように実装された回路を上記のように設計することによって、節約される電力は電源電圧が減少し得る量に直接比例し得る。上記の回路は簡単であり、比較的少ない構成要素および少ないＭＯＳ装置を使用しているため、より小さいノードサイズに縮小することができ、したがって動作に必要な電源電圧が低下し得る。たとえば、１．５Ｖ電源ではなく１．２Ｖ電源に対応することができるように回路のノードサイズが縮小されると、この設計によってプログラム可能な分周器の電力消費の２０％削減が達成される。プログラム可能な分周器は、周波数合成器における最大電力消費ブロックのうちの１つであることが多い。
【００５５】
別の実施形態によれば、周波数合成器は、２つの独立したループフィルタを含むことによって帯域幅の大幅な変化に対応するように構成され得る。上記のように、周波数合成器によって生成された搬送波に変調されるデータ信号の帯域幅がループフィルタの帯域幅よりも大きい場合、何らかの信号歪みが生じ得る。これは、上記の二点変調の使用によって少なくとも部分的に補償することができる。また、ＶＣＯの動作周波数範囲に依存して両者を切替えるための機構を有する２つ以上のループフィルタが設けられる場合、より一層広く、歪みのない周波数合成器帯域幅が実現され得る。図１１を参照し、チャージポンプ１１６と電圧制御発振器１３８（図３参照）との間に結合された２つの独立したループフィルタ２２６および２２８を含む、発明の一実施形態に係る周波数合成器の一部分を示す。各ループフィルタ２２６および２２８は、キャパシタおよびレジスタの組合せを含み得る。第１のループフィルタ２２６は、レジスタＲ１、Ｒ２およびＲ３と組合せてキャパシタＣ１、Ｃ２、Ｃ３およびＣ４を含み得る。第２のループフィルタは、図示のようにレジスタＲ１′、Ｒ２′およびＲ３′と組合せてキャパシタＣ１′、Ｃ２′、Ｃ３′およびＣ４′を含み得る。各ループフィルタのレジスタおよびキャパシタの値および構造は、低域通過または高域通過伝送機能を含むいずれかの所望の伝送機能と、異なる帯域幅、中心周波数または遮断周波数を有する伝送機能とを実現するように選択され得る。ループフィルタは、図示したレジスタおよびキャパシタの実装そのものに限定されず、また周波数合成器も２つのループフィルタに限定されないと認識される。設計は３つ以上の数の平行なループフィルタに拡張可能である。
【００５６】
図１１を参照し、各ループフィルタ２２６および２２８は、対応するＭＯＳスイッチ２３０および２３２にそれぞれ結合され得る。２つのＭＯＳスイッチ２３０および２３２は、それぞれのゲートに与えられる制御信号を受取り得る。与えられた制御信号の電圧レベルに依存して、それぞれのループフィルタ構造と接地との間に接続が設けられ得る。たとえば、ＭＯＳスイッチ２３０またはＭＯＳスイッチ２３２が開かれているとき、つまりいわゆる高インピーダンス状態においては、対応するループフィルタ全体がまるで高インピーダンスが存在するように振舞い得る。その結果、ループフィルタは、チャージポンプ１１６とＶＣＯ１３８との間で効果的に切断され得る。しかし、ＭＯＳスイッチ２３０または２３２の一方が（適切なゲートバイアス電圧を受取った結果として）低インピーダンス状態になるとすぐに接地への直接接続が設けられ得、それぞれのループフィルタがチャージポンプ１１６とＶＣＯ１３８との間で有効となり得る。このように、適切なループフィルタ（またはループフィルタの組合せ）は、（たとえばマイクロコントローラによって制御され得る）適切な制御電圧を印加することによって選択され得る。上記のように、複数のループフィルタ間の切替えによって、周波数合成器の帯域幅における著しい変化に対応することが容易となり得る。
【００５７】
要約すると、発明の局面および実施形態は周波数合成器およびその要素に向けられており、多帯域、多標準送信機または無線送受信機における使用に特によく適し得る。特に、周波数合成器は、複数の切替え可能なループフィルタに対応することによる広帯域動作と多数の異なる動作周波数帯域に対応するための高速ＶＣＯ帯域較正方法とを可能とし、低い電源電圧を使用できるように設計されたプログラム可能な分周器を含み得る。また周波
数合成器は、ＶＣＯ出力を直接検知することなく、したがってＶＣＯ動作を妨害することなく、連続的な利得補償を可能にし得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成21年2月18日(2009.2.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プログラム可能な二点周波数合成器構造であって、
第１のポート、第２のポートおよび出力を有する電圧制御発振器と、
電圧制御発振器の出力に結合され、かつデータ信号を受取るように設けられたプログラム可能な分周器と、
プログラム可能な分周器の出力に結合された第１の入力および基準周波数を受取るように設けられた第２の入力を有する位相検出器とを備え、位相検出器は、基準周波数とプログラム可能な分周器から受取られた信号との組合せに基づいてループ信号を発生させるように設けられ、さらに、
位相検出器の出力と電圧制御発振器の第１のポートとの間に結合された第１のループフィルタを備え、電圧制御発振器、プログラム可能な分周器、位相検出器および第１のループフィルタを含む位相ロックループをもたらし、さらに、
電圧制御発振器の第２のポートに結合された出力、データ信号を受取るように設けられた入力、および制御ポートを有する可変利得増幅器と、
可変利得増幅器の制御ポートに結合され、かつデータ信号およびループ信号を受取るように設けられた相関打消回路とを備え、
相関打消回路は、データ信号およびループ信号に基づいて制御信号を発生させ、かつ制御信号を可変利得増幅器の制御ポートに与えるように設けられ、
制御信号は、プログラム可能な分周器によって分周される電圧制御発振器の出力信号が基準周波数にほぼ等しくなるように、可変利得増幅器の利得を連続的に調節するように選択される、プログラム可能な二点周波数合成器構造。
【請求項２】
位相検出器の出力および電圧制御発振器の第１のポートの間に第１のループフィルタに平行に結合された第２のループフィルタと、
第１のループフィルタに結合され、かつ第１のループフィルタをインおよびアウトに切替えるように設けられた第１のスイッチと、
第２のループフィルタに結合され、かつ第２のループフィルタをインおよびアウトに切替えるように設けられた第２のスイッチとをさらに備え、
プログラム可能な二点周波数合成器は、第１および第２のスイッチの選択的な作動によ
って第１のおよび第２のループフィルタの一方が位相ロックループにおいて有効となるように構成される、請求項１に記載のプログラム可能な二点周波数合成器。
【請求項３】
プログラム可能な二点周波数合成器構造であって、
位相ロックループ構造において、プログラム可能な分周器、位相検出器およびループフィルタに結合された電圧制御発振器と、
入力および出力を有し、出力が電圧制御発振器に結合された可変利得増幅器と、
可変利得増幅器を含み、位相検出器からのループ信号およびデータ信号を受取るように構成された相関打消回路とを備え、
相関打消回路は、少なくとも部分的にデータ信号およびループ信号に基づいて制御信号を発生させるように構成され、かつ制御信号を電圧制御発振器に与えるように構成され、
制御信号は、プログラム可能な分周器の出力信号を基準周波数に向けて励振する、プログラム可能な二点周波数合成器構造。
【請求項４】
相関打消回路は、
ループ信号を受取るように構成された補助チャージポンプと、
補助チャージポンプおよびエラー増幅器の間に結合された積分器と、
データ信号を受取るように構成された符号検知回路と、
可変利得増幅器に結合され、かつデータ信号を受取るように構成されたデジタル−アナログ変換器とを含む、請求項３に記載のプログラム可能な二点周波数合成器構造。
【請求項５】
相関打消回路は、
少なくとも部分的にループ信号に基づいて相関信号を発生させるように構成された積分器と、
相関信号およびゼロ相関基準電圧を入力として受取るように構成されたエラー増幅器とを含み、
エラー増幅器は、可変利得増幅器に補正電圧を供給するように構成され、
可変利得増幅器は、少なくとも部分的に補正電圧に基づいて制御信号を発生させるように構成される、請求項３に記載のプログラム可能な二点周波数合成器構造。
【請求項６】
プログラム可能な分周器に結合され、かつデータ信号を受取るように構成された変調器をさらに備え、
変調器は、プログラム可能な分周器に供給された入力信号にデータ信号を重畳するように構成される、請求項３に記載のプログラム可能な二点周波数合成器構造。
【請求項７】
プログラム可能な分周器は、電圧制御発振器の出力に直接接続される、請求項３に記載のプログラム可能な二点周波数合成器構造。
【請求項８】
電圧制御発振器はさらに、
ループフィルタからループ信号を受取るように構成された第１のポートと、
相関打消回路から制御信号を受取るように構成された第２のポートと、
電圧制御発振器の出力信号を、増幅器およびプログラム可能な分周器の少なくとも一方に供給するように構成された出力とを含む、請求項３に記載のプログラム可能な二点周波数合成器構造。
【請求項９】
周波数合成器を制御する方法であって、前記方法は、
電圧制御発振器、位相検出器、プログラム可能な分周器およびループフィルタを含む位相ロックループを用いてループ信号を発生させるステップと、
少なくとも部分的にループ信号およびデータ信号に基づいて制御信号を発生させるステップと、
相関打消回路からの制御信号を電圧制御発振器に供給するステップと、
少なくとも部分的に制御信号に基づいてループ信号を調節して、プログラム可能な分周器の出力信号を基準周波数値に向けて励振するステップを含む、方法。
【請求項１０】
ループ信号を積分して、相関信号を発生させるステップと、
少なくとも部分的に相関信号およびゼロ相関基準電圧に基づいて補正電圧を発生させるステップと、
相関打消回路に関連付けられた可変利得増幅器に補正電圧を与えるステップと、
可変利得増幅器からの制御信号を電圧制御発振器に与えるステップとをさらに含む、請求項９に記載の方法。
【請求項１１】
データ信号をプログラム可能な分周器の入力信号に変調するステップをさらに含む、請求項９に記載の方法。
【請求項１２】
電圧制御発振器の第１のポートにおいて、ループ信号をループフィルタから受取るステップと、
電圧制御発振器の第２のポートにおいて、制御信号を相関打消回路から受取るステップとをさらに含み、
ループ信号を調節するステップは、
少なくとも部分的にループ信号および制御信号に基づいて、電圧制御発振器の出力信号を発生させる、請求項９に記載の方法。
【請求項１３】
相関打消回路に関連付けられた可変利得増幅器の利得を調節して、制御信号を生成するステップをさらに含む、請求項９に記載の方法。
【請求項１４】
周波数合成器であって、
位相ロックループ構造においてプログラム可能な分周器およびチャージポンプに結合された電圧制御発振器と、
チャージポンプの出力および電圧制御発振器の入力の間に結合された第１のループフィルタと、
チャージポンプの出力および電圧制御発振器の入力の間に第１のループフィルタに平行に結合された第２のループフィルタと、
第１のループフィルタに結合され、かつ第１のループフィルタをインおよびアウトに切替えるように設けられた第１のスイッチと、
第２のループフィルタに結合され、かつ第２のループフィルタをインおよびアウトに切替えるように設けられた第２のスイッチとを備え、
周波数合成器は、第１および第２のスイッチの選択的な作動によって第１のおよび第２のループフィルタの一方が位相ロックループにおいて有効となるように構成され、
プログラム可能な分周器は、電圧制御発振器の出力に直接接続され、
プログラム可能な分周器は、複数の縦続分割分周器ブロックを含み、
デジタル制御信号が複数の縦続分割分周器ブロックの各々に与えられ、プログラム可能な分周器の分周比を設定するように、複数の縦続分割分周器ブロックのうちの選択されたブロックを作動させる、周波数合成器。
【請求項１５】
第１のおよび第２のスイッチはＭＯＳスイッチである、請求項１４に記載の周波数合成器。
【請求項１６】
第１のスイッチのゲートに印加される制御電圧の値は第１のスイッチを開くように選択され、それによって第１のループフィルタを位相ロックループから分離させる、請求項１５に記載の周波数合成器。
【請求項１７】
第１のおよび第２のループフィルタに平行に結合された少なくとも１つの付加的なループフィルタと、対応する少なくとも１つの付加的なスイッチとをさらに備え、対応する少なくとも１つの付加的なスイッチは、少なくとも１つの付加的なループフィルタに結合され、かつ少なくとも１つの付加的なループフィルタを位相ロックループに対して接続および切断するように動作可能である、請求項１４に記載の周波数合成器。
【請求項１８】
第１のループフィルタは、所定の伝送機能を実現するように選択され構成されたレジスタおよびキャパシタの組合せを含む、請求項１４に記載の周波数合成器。
【請求項１９】
プログラム可能なＮ分割分周器であって、相互に直列に結合された複数の分割分周器ブロックを備え、複数の分割分周器ブロックの各々１つはデジタル制御信号を受取るように設けられた制御ポートを有し、デジタル制御信号は、プログラム可能なＮ分割分周器の分周比を設定するように、複数の分割分周器ブロックのうちの選択されたブロックを作動させ停止させ、
複数の分周器ブロックの各々は、デジタル構成要素に結合された複数のフリップフロップを含む、プログラム可能なＮ分割分周器。
【請求項２０】
デジタル構成要素は少なくとも１つのＡＮＤゲートを含む、請求項１９に記載のプログラム可能なＮ分割分周器。
【国際調査報告】
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2010501155.tif 000017
2010501155.tif 000018
2010501155.tif 000019
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