(57)【要約】  低コンタクト抵抗を示すＭＯＳ構造（１００，２００）と、このようなＭＯＳ構造の形成方法が提供される。一方法では、半導体基板（１０６）が提供され、前記半導体基板上にゲートスタック（１４６）が形成される。前記半導体基板内に、前記ゲートスタックと整合された不純物ドープ領域（１１６）が形成される。前記不純物ドープ領域から延びる隣接するコンタクトフィン（１８６）が形成され、前記コンタクトフィン上に金属シリサイド層（１２６）が形成される。前記コンタクトフィンの少なくとも１つに存在する前記金属シリサイド層の少なくとも一部に対するコンタクト（１２２）が形成される。
2010537425.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ構造（１００）の形成方法であって、
半導体基板（１０６）を提供するステップと、
前記半導体基板上にゲートスタック（１４６）を形成するステップと、
前記半導体基板内に、前記ゲートスタックと整合された不純物ドープ領域（１１６）を形成するステップと、
前記不純物ドープ領域から延びる隣接するコンタクトフィン（１８６）を形成するステップと、
前記コンタクトフィン上に金属シリサイド層（１２６）を形成するステップと、
前記コンタクトフィンの少なくとも１つに存在する前記金属シリサイド層の少なくとも一部に対するコンタクト（１２２）を形成するステップと、を含む方法。
【請求項２】
隣接するコンタクトフィン（１８６）を形成する前記ステップは、
前記半導体基板（１０６）の上を覆ってシリコン含有材料（１７０）をエピタキシャル成長させるステップと、
前記エピタキシャル成長シリコン含有材料をエッチングして、前記半導体基板上に２つの隣接するコンタクトフィン（１８６）を形成するステップと、を有する請求項１に記載の方法。
【請求項３】
前記エピタキシャル成長シリコン含有材料（１７０）をエッチングする前記ステップは、
前記エピタキシャル成長シリコン含有材料上に第１の誘電材料層（１７２）を堆積させるステップと、
前記第１の誘電材料層（１７４）をエッチングして、前記エピタキシャル成長シリコン含有材料上にピラー（１７４）を形成するステップと、
前記エピタキシャル成長シリコン含有材料および前記ピラーの上を覆って、第２の誘電材料層（１７６）を堆積させるステップと、
前記第２の誘電材料層をエッチングして、前記ピラーの周囲にスペーサ（１７８）を形成するステップと、
前記ピラーを除去するステップと、
前記スペーサをエッチングマスクとして使用して、前記エピタキシャル成長シリコン含有材料をエッチングするステップとを含む、請求項２に記載の方法。
【請求項４】
コンタクト（１２２）を形成する前記ステップは、前記コンタクトの幅（１３４）が十分に広く、前記コンタクトが、前記コンタクトフィンの少なくとも１つの少なくとも１つの側壁に存在する前記金属シリサイド層（１２６）と物理的に接触するように、前記コンタクトが、前記隣接するコンタクトフィン（１８６）に対して設けられるように、前記コンタクトを形成するステップを有する請求項１に記載の方法。
【請求項５】
コンタクト（１２２）を形成する前記ステップは、前記コンタクトと前記金属シリサイド層（１２６）間の界面（１３０）が、前記コンタクトと、前記不純物ドープ領域（１１６）の、前記コンタクトフィンを設けなかった場合に前記金属シリサイド層が存在する部分との間の界面（１３２）よりも広くなるように、前記コンタクトの幅（１３４）が十分に広く、前記コンタクトが、前記隣接するコンタクトフィン（１８６）に対して設けられるように、前記コンタクトを形成するステップを有する請求項１に記載の方法。
【請求項６】
ＭＯＳ構造（２００）の形成方法であって、
半導体基板（１０６）を提供するステップと、
前記半導体基板上にゲートスタック（１４６）を形成するステップと、
前記ゲートスタックをマスクとして使用して、前記ゲートスタックの近くに設けた、第１の表面（２０８）を有する半導体材料（１７０，１０６）に不純物ドーパントを注入するステップと、
前記半導体材料が前記トレンチ内にトレンチ表面（２１０）を有するように、前記半導体材料にトレンチ（２０６）をエッチングするステップと、
前記半導体材料の前記第１の表面上と前記トレンチ表面上とに金属シリサイド層（１２６）を形成するステップと、
前記第１の表面上の前記金属シリサイド層の少なくとも一部と、前記トレンチ表面上の前記金属シリサイド層の少なくとも一部とに対するコンタクト（１２２）を形成するステップとを含む方法。
【請求項７】
不純物ドーパントを注入する前記ステップの前に、前記半導体基板（１０６）上にシリコン含有材料（１７０）をエピタキシャル成長させるステップを更に有し、前記半導体材料（１７０）は、前記エピタキシャル成長シリコン含有材料（１７０）を含み、前記半導体材料に不純物ドーパントを注入する前記ステップは、前記エピタキシャル成長シリコン含有材料に前記不純物ドーパントを注入するステップを含む、請求項６に記載の方法。
【請求項８】
前記半導体材料（１７０，１０６）にトレンチ（２０６）をエッチングする前記ステップは、前記トレンチが、前記エピタキシャル成長シリコン含有材料内で止まるように、前記エピタキシャル成長シリコン含有材料（１７０）に前記トレンチをエッチングするステップを含む、請求項７に記載の方法。
【請求項９】
前記半導体材料（１７０，１０６）にトレンチ（２０６）をエッチングする前記ステップは、前記エピタキシャル成長シリコン含有材料（１７０）および前記半導体基板（１０６）に前記トレンチをエッチングするステップを有する請求項７に記載の方法。
【請求項１０】
コンタクト（１２２）を形成する前記ステップは、前記コンタクトの側壁（２１２）が、前記トレンチ表面（２１０）ではなく、前記第１の表面（２０８）上の前記金属シリサイド層（１２６）で止まるように前記コンタクトを形成するステップを含む、請求項６に記載の方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＭＯＳ構造およびＭＯＳ構造の形成方法に関し、より詳細には、低コンタクト抵抗を示すＭＯＳ構造およびこのようなＭＯＳ構造の形成方法に関する。
【背景技術】
【０００２】
今日の集積回路（ＩＣ）の大半は、複数の相互接続された電界効果トランジスタ（ＦＥＴ）（金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴまたはＭＯＳトランジスタ）とも呼ばれる）を使用して実装されている。ＭＯＳトランジスタは、半導体基板の上を覆って形成された制御電極としてのゲート電極と、半導体基板内に形成され、この間を電流が流れることができる、離れて設けられたソース領域およびドレイン領域とを有する。ゲート電極に印加される制御電圧が、ソース領域とドレイン領域間にゲート電極の下に存在する、半導体内のチャネルを流れる電流を制御する。
【０００３】
ＭＯＳトランジスタへのアクセスは、通常、２つのＭＯＳトランジスタのゲート電極間のソース／ドレイン領域上に形成される導電性コンタクトによって行われる。導電性コンタクトは、通常、ソース／ドレイン領域の上に絶縁層を堆積し、絶縁層をエッチングしてコンタクト開口を形成することにより形成される。コンタクト開口に、薄いバリア層（一般に、窒化チタンおよび／または他の金属や合金）が堆積され、次に、開口に、化学気相成長法によって形成したタングステンの層が埋め込まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つのＩＣチップに集積される回路数がますます増大する傾向が続いている。集積する回路数を増やすには、回路内の個々のデバイスのサイズとデバイス素子のサイズと間隔を微細化しなければならない。しかし、集積半導体デバイスの不断の微細化を制限する要因の１つが、ＭＯＳトランジスタのソース領域およびドレイン領域などのドープ領域に対するコンタクトの抵抗である。デバイスの微細化に伴い、コンタクトの幅も短縮され、コンタクトの幅の短縮に伴い、コンタクト抵抗がますます増大している。コンタクトの抵抗の増大の結果、デバイスの駆動電流が低下し、デバイス性能に悪影響を及ぼしている。
【０００５】
したがって、低コンタクト抵抗を示すＭＯＳ構造を提供することが望まれている。また、低コンタクト抵抗を示すＭＯＳ構造の形成方法を提供することも望まれている。更に、本発明のほかの望ましい特徴および性質は、添付の図面と本発明の背景技術を併せて読めば、下記の本発明の詳細な説明と添付の特許請求の範囲から明らかとなるであろう。
【課題を解決するための手段】
【０００６】
本発明の例示的な実施形態に係るＭＯＳ構造の形成方法が提供される。前記方法は、半導体基板を提供するステップと、前記半導体基板上にゲートスタックを形成するステップとを有する。前記半導体基板内に、前記ゲートスタックと整合された不純物ドープ領域が形成される。前記不純物ドープ領域から延びる隣接するコンタクトフィンが形成され、前記コンタクトフィン上に金属シリサイド層が形成される。前記コンタクトフィンの少なくとも１つに存在する前記金属シリサイド層の少なくとも一部に対するコンタクトが形成される。
【０００７】
本発明の例示的な別の実施形態に係るＭＯＳ構造の形成方法が提供される。前記方法は、半導体基板を提供するステップと、前記半導体基板上にゲートスタックを形成するステップとを有する。前記ゲートスタックをマスクとして使用して、前記ゲートスタックの近くに設けた半導体材料に不純物ドーパントが注入される。前記半導体材料は第１の表面を有する。前記半導体材料が前記トレンチ内にトレンチ表面を有するように、前記半導体材料にトレンチがエッチングされる。前記半導体材料の前記第１の表面上と前記トレンチ表面上とに金属シリサイド層が形成される。前記第１の表面上の前記金属シリサイド層の少なくとも一部と、前記トレンチ表面上の前記金属シリサイド層の少なくとも一部とに対するコンタクトが形成される。
【０００８】
本発明の例示的な実施形態に係るＭＯＳ構造が提供される。前記ＭＯＳ構造は、半導体基板と、前記半導体基板上に形成されたゲートスタックと、前記半導体基板内に設けられ、前記ゲートスタックと自己整合された不純物ドープ領域と、を有する。前記不純物ドープ領域上に２つの隣接するコンタクトフィンが設けられ、前記２つの隣接するコンタクトフィンの上を金属シリサイド層が覆っている。前記２つの隣接するコンタクトフィンの少なくとも１つの少なくとも１つの側壁に存在する前記金属シリサイド層の少なくとも一部への導電性コンタクトが延びている。前記導電性コンタクトは、前記２つの隣接するコンタクトフィンの少なくとも１つを介して、前記ゲートスタックと電気的に連通している。
【０００９】
本発明の例示的な別の実施形態に係るＭＯＳ構造が提供される。前記ＭＯＳ構造は、半導体基板と、前記半導体基板上に形成されたゲートスタックと、前記ゲートスタックの近くに設けられた不純物ドープ半導体材料と、を有する。前記不純物ドープ半導体材料は第１の表面を有する。前記不純物ドープ半導体材料内の少なくとも一部にトレンチが設けられている。前記不純物ドープ半導体材料は、前記トレンチ内にトレンチ表面を有する。前記第１の表面および前記トレンチ表面上に金属シリサイド層が設けられており、前記第１の表面上の前記金属シリサイド層の少なくとも一部と、前記トレンチ表面上の前記金属シリサイド層の少なくとも一部とに導電性コンタクトが延びている。
【図面の簡単な説明】
【００１０】
【図１】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図２】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図３】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図４】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図５】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図６】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図７】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図８】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図９】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１０】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１１】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１２】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１３】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１４】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１５】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１６】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１７】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１８】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図１９】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図２０】本発明の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図２１】本発明の別の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図２２】本発明の別の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図２３】本発明の別の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図２４】本発明の別の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図２５】本発明の別の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図で。
【図２６】本発明の更に別の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図２７】本発明の別の例示的な実施形態に係るＭＯＳ構造の形成方法を示す断面図。
【図２８】２つのＭＯＳトランジスタと、これらと電気的に連通している導電性コンタクトとを有する従来のＭＯＳ構造の断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明を記載する。図面において同じ参照符号は類似する要素を参照している。
【００１２】
以下の発明の詳細な説明は、性質上、単に例示に過ぎず、本発明または本発明の用途および使用を制限することを意図するものではない。更に、上に記載した発明の背景または以下の発明の詳細な説明に記載する任意の理論によって制限されることを意図するものでもない。
【００１３】
図１６は、本発明の例示的な実施形態に係るＭＯＳ構造１００の断面図である。ＭＯＳ構造１００は、第１のＭＯＳトランジスタ１０２と第２のＭＯＳトランジスタ１０４とを備えて図示されている。「ＭＯＳトランジスタ」という用語は、適切には、金属のゲート電極と酸化物のゲート絶縁物を有するデバイスを指すが、この用語は、半導体基板の上に設けられたゲート絶縁物（酸化物または他の絶縁体）の上に設けられた導電性のゲート電極（金属または他の導電材料）を備える任意の半導体デバイスを指すものとして全体にわたって使用される。ＭＯＳトランジスタ１０２，１０４は、ＰＭＯＳトランジスタでもＮＭＯＳトランジスタでもよい。半導体デバイス１００は、２つのＭＯＳトランジスタのみを備えるように図示されているが、いうまでもなく、半導体デバイス１００は、任意の個数のＮＭＯＳトランジスタおよび／またはＰＭＯＳトランジスタを有してもよい。デバイス１００が、所望の回路機能を実装するのに必要な、このようなトランジスタを多数備えてもよいということを、当業者は認めるであろう。
【００１４】
ＭＯＳトランジスタ１０２，１０４は、半導体基板１０６上に形成され、半導体基板１０６は、図に示すようなバルクシリコンウェハでも、絶縁基板上に設けた薄いシリコン層（ＳＯＩ）であってもよい。半導体基板１０６の少なくとも一部１０８が、ＮＭＯＳトランジスタを形成するためにＰ導電型決定不純物でドープされ、ＰＭＯＳトランジスタを形成するためにＮ導電型決定不純物でドープされている。部分１０８には、例えば、ドーパントイオン（ボロンまたはヒ素など）を注入し、その後熱アニールを実施して不純物ドープされうる。
【００１５】
ＭＯＳトランジスタ１０２，１０４は、それぞれ、半導体基板１０６の表面１１２にゲート絶縁物１１０が形成されている。ゲート絶縁物１００の上をゲート電極１１４が覆っている。ゲート電極１１４は、多結晶シリコンまたは金属などのほかの導電材料から形成されうる。ソースおよびドレイン拡張部１１６と深部ソースおよびドレイン領域１１８とが、シリコン基板１０６内に設けられており、シリコン基板１０６内のゲート電極１１４の下に設けたチャネル領域１２０によって分離されている。
【００１６】
また、ＭＯＳ構造１００は、ＭＯＳトランジスタ１０２，１０４の上を覆っている誘電層１２４内に形成された導電性コンタクト１２２も有する。導電性コンタクト１２２は、金属シリサイド層１２６上に設けられ、金属シリサイド層１２６と電気的に連通しており、金属シリサイド層１２６は、金属シリサイド層１２６とコンタクト１２２間の界面を広げる特徴の上に少なくとも部分的に設けられている。本実施形態では、この特徴は、２つの隣接する独立した（stand-alone）コンタクトフィン１８６を備える。コンタクトフィン１８６は、基板１０６の表面１１２上に設けられ、表面１１２から、両方向の矢印１３６で示す高さに延在または突出している。図２８は、半導体基板１０６の表面１１２に金属シリサイド層１２６が形成されている従来のＭＯＳ構造の断面図である。図１６と図２８を手短に参照すると、図１６では、両方向の矢印１３４で示すコンタクト１２２の幅が短いものの、コンタクトフィン１８６と、その上に設けた金属シリサイド層１２６とが与えるコンタクト１２２との界面１３０が、図２８の基板１０６の表面１１２の、コンタクトフィン１８６を設けなかった場合に金属シリサイド層１２６が存在する部分の界面１３２よりも広くなっている。具体的には、界面１３２の面積は、コンタクトの幅Ｗ（１３４）と直交する長さＬ（図示せず）の積、すなわち、Ｌ×Ｗ（１３４）となる。これに対して、本発明の一実施形態では、界面１３０の面積は、幅Ｗ（１３４）とフィン１８６の高さＨ（１３６）×４との和に長さＬを掛けた値、すなわち、Ｌ×（Ｗ（１３４）＋４Ｈ（１３６））となる。界面の表面積を広げると、導電性コンタクト１２２とソース／ドレイン領域１１８間のコンタクト抵抗を低下させ、このため、デバイス性能を向上させることができる。
【００１７】
図１〜１６は、図１６のＭＯＳ構造１００などの、本発明の例示的な実施形態係るＭＯＳ構造の形成方法を断面図で示す。ＭＯＳの構成要素の製造におけるさまざまな工程が公知であるため、簡潔を期するために、従来のステップの多くは、本明細書で簡潔に触れるにとどめるか、あるいは、公知のプロセスについては詳しく記載せずに完全に省略する。
【００１８】
図１を参照すると、本方法では最初に、半導体基板１０６の上を覆ってゲート絶縁材料１４０が形成される。半導体基板は、好ましくはシリコン基板であり、「シリコン基板」との用語は、本明細書では、半導体産業において一般に使用される比較的純度の高いシリコン材料のほか、シリコンと、他の元素（ゲルマニウム、炭素など）との混合物を含むように用いられる。別の実施形態では、半導体基板は、ゲルマニウム、ガリウムヒ素またはほかの半導体材料でもよい。以降、半導体基板を、便宜のために「シリコン基板」と呼ぶが、これに限定するものではない。シリコン基板は、バルクのシリコンウェハであっても、キャリヤウェハによって支持されている絶縁層上のシリコンの薄膜層（一般に、シリコンオンインシュレータまたはＳＯＩと呼ばれる）であってもよい。シリコン基板の少なくとも表面１０８が、例えば、Ｐチャネル（ＰＭＯＳ）トランジスタの場合はＮ型ウェル領域、Ｎチャネル（ＮＭＯＳ）トランジスタトランジスタの場合はＰ型ウェル領域をそれぞれ形成することにより、不純物ドープされる。
【００１９】
従来の処理においては、ゲート絶縁材料の層１４０は、熱成長させた二酸化シリコンの層であっても、（図に示すような）酸化シリコン、窒化シリコンなどの堆積させた絶縁物であってもよい。堆積させた絶縁物は、例えば、化学気相成長法（ＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、またはプラズマ化学気相成長法（ＰＥＣＶＤ）によって堆積することができる。ゲート絶縁層１４０の膜厚は、好ましくは約１〜１０ｎｍであるが、実際の膜厚は、実装する回路におけるトランジスタのアプリケーションに基づいて決定することができる。
【００２０】
ゲート絶縁材料１４０の上を覆って、ゲート電極材料の層１４２が形成される。本発明の一実施形態によれば、ゲート電極材料は多結晶シリコンである。多結晶シリコンの層は、好ましくは非ドープの多結晶シリコンとして堆積され、その後、イオン注入によって不純物がドープされる。多結晶シリコンは、シランの水素還元反応によるＬＰＣＶＤによって堆積することができる。多結晶シリコンの表面に、窒化シリコンまたは酸窒化シリコンなどのハードマスク材料の層１４４が堆積されうる。ハードマスク材料も、ＬＰＣＶＤによって約５０ｎｍの膜厚に堆積されうる。いうまでもなく、別の実施形態として、多結晶シリコンの表面に、ハードマスク材料に代えてフォトレジストを堆積してもよい。
【００２１】
ハードマスク層１４４が、フォトリソグラフィによってパターニングされて、その下のゲート電極材料層１４２とゲート絶縁材料層１４０がエッチングされ、図２に示すように、ゲート絶縁物１１０とゲート電極１１４をそれぞれ有するゲートスタック１４６が形成される。多結晶シリコンは、例えば、Ｃｌ−またはＨＢｒ／Ｏ２の化学物質を使用する反応性イオンエッチング（ＲＩＥ）によって所望のパターンにエッチングでき、ハードマスクとゲート絶縁材料は、例えば、ＣＨＦ３、ＣＦ４またはＳＦ６の化学物質によってエッチングすることができる。ゲート電極１１４を、酸化雰囲気中で高温に曝すことにより、ゲートスタック１４６の側壁１５０の周囲に再酸化側壁スペーサ１４８が形成される。例えば、再酸化側壁スペーサ１４８の膜厚は、約３〜４ｎｍなどである。再酸化スペーサ１４８の形成時に、基板１０６の表面１１２の露出部分１３８も酸化される。
【００２２】
再酸化側壁スペーサ１４８の形成後に、図３に示すように、ＭＯＳ構造１００の上を覆って、誘電材料のブランケット層１５２が堆積される。誘電材料層は、例えば、二酸化シリコンを含んでもよい。誘電材料層１５２が、上で説明したように異方的にエッチングされ、図４に示すように、再酸化側壁スペーサ１４８に隣接して、第２のスペーサ１５４（「オフセットスペーサ」と呼ばれることが多い）が形成される。基板１０６の酸化部分１３８も、この時点で除去されてもよい。例えば、オフセットスペーサの膜厚は、約１０〜２０ｎｍなどである。再酸化スペーサ１４８とオフセットスペーサ１５４は、ゲートスタック１４６と共に、ソースおよびドレイン拡張部１１６を形成するためのイオン注入マスクとして使用される。ゲートスタック１４６とスペーサ１４８，１５４とをイオン注入マスクとして使用することにより、ソースおよびドレイン拡張部が、ゲートスタックおよびスペーサと自己整合される。ソースおよびドレイン拡張部は、公知の方法によってシリコン基板１０６に不純物をドープする（例えば、矢印１５６で示すようにドーパントイオンをイオン注入し、その後熱アニールを実施するなど）ことで、適宜形成される。ＮチャネルＭＯＳトランジスタの場合、ソースおよびドレイン拡張部１１６は、好ましくはヒ素イオンを注入することにより形成されるが、リンイオンを使用してもよい。ＰチャネルＭＯＳトランジスタの場合、ソースおよびドレイン拡張部は、好ましくはボロンイオンを注入することにより形成される。
【００２３】
図５を参照すると、ＭＯＳ構造１００の上を覆って、例えば、窒化シリコンまたは酸窒化シリコンなどの誘電材料のブランケット層１５８が堆積される。その後、誘電材料の層１５８が、例えば、ＣＨＦ３、ＣＦ４またはＳＦ６などの化学物質を使用するＲＩＥによって異方的にエッチングされ、図６に示すように、オフセットスペーサ１５４に隣接して設けられた追加のスペーサ１６０が形成される。ゲートスタック１４６が、再酸化側壁スペーサ１４８、オフセットスペーサ１５４および追加のスペーサ１６０を有して図示されているが、いうまでもなく、ゲートスタック１４６は、所望の回路のアプリケーションまたは設計に適した任意の組成を有するスペーサを、何層有してもよい。
【００２４】
図７を参照すると、ＭＯＳ構造１００の上を覆って、ブランケット誘電材料層１６４、好ましくは二酸化シリコン層が堆積される。例えば、誘電材料層１６４は、約２０〜５０ｎｍの膜厚に堆積される。フォトレジスト１６６の層が塗布され、ゲートスタック１４６をマスクするためにパターニングされて、半導体基板１０６の表面１１２上に設けられ、ソースおよびドレイン拡張部１１６の上を覆っている誘電材料層１６４の部分１６８が露出される。その後、誘電材料層１６４の露出部分１６８が、図８に示すように、例えば、ＣＨＦ３、ＣＦ４またはＳＦ６の化学物質中のＲＩＥ等のエッチングなどによって除去され、半導体基板１０６の表面１１２が露出される。その後、従来の方法によってフォトレジストが除去されうる。
【００２５】
本発明の例示的な実施形態に係る方法では、続いて、図９に示すように、露出されたシリコン表面１１２上にシリコン層１７０がエピタキシャル成長される。エピタキシャルシリコン層１７０は、ＨＣｌの存在下でシラン（ＳｉＨ４）または二塩化シラン（ＳｉＨ２Ｃｌ２）を還元させることで成長させることができる。塩素の供給源が存在することで、成長の選択的な性質が促進される、すなわち、エピタキシャルシリコンは、二酸化シリコン１６４よりも、露出されたシリコン表面１１２上に優先的に成長する。エピタキシャルシリコン層１７０には、比較的純度の高いシリコン材料が含まれても、ゲルマニウム、炭素などの他の元素が混合されたシリコンが含まれてもよい。エピタキシャルシリコン層１７０は、特定のデバイス設計またはアプリケーションのために望ましい任意の膜厚に成長されうる。例示的な実施形態では、エピタキシャルシリコン層１７０は、約１０ｎｍ〜約５０ｎｍの範囲の膜厚に成長される。
【００２６】
図１０を参照すると、例示的な一実施形態では、シリコン層１７０のエピタキシャル成長後に、ゲートスタック１４６、再酸化側壁スペーサ１４８、オフセットスペーサ１５４、追加のスペーサ１６０および誘電材料層１６４を、イオン注入マスクとして使用し、シリコン基板１０６内にソースおよびドレイン領域１１８が形成され、このため、ＭＯＳトランジスタ１０２，１０４が形成される。ソース領域およびドレイン領域は、公知の方法によってシリコン基板１０６に不純物をドープする（例えば、矢印１６２で示すようにドーパントイオンをイオン注入し、その後熱アニールを実施するなど）ことで、適宜形成される。ＮチャネルＭＯＳトランジスタの場合、ソースおよびドレイン領域１１８は、好ましくはヒ素イオンを注入することにより形成されるが、リンイオンを使用してもよい。ＰチャネルＭＯＳトランジスタの場合、ソースおよびドレイン領域１１８は、好ましくはボロンイオンを注入することにより形成される。ソースおよびドレイン領域１１８の形成時に、エピタキシャルシリコン層１７０も、ドーパントイオン１６２の注入によって不純物ドープされる。
【００２７】
上記の方法を、エピタキシャルシリコン層１７０を成長させる前にソースおよびドレイン拡張部１１６を形成し、エピタキシャルシリコン層１７０の成長後にソースおよびドレイン領域１１８を形成して説明した。しかし、サーマルバジェットが十分に低い場合など、図１７〜２０に示すように、エピタキシャルシリコン層の成長後に、ソースおよびドレイン拡張部とソースおよびドレイン領域の両方を形成してもよいことが理解されよう。本発明の例示的な実施形態によれば、図２に示した再酸化側壁スペーサ１４８の形成後に、ＭＯＳ構造１００の上を覆って、例えば二酸化シリコンなどの誘電材料のブランケット層（図示なし）が堆積される。上で説明したように、誘電材料層の上を覆ってフォトレジスト（図示せず）が形成され、パターニングされて、誘電材料層がエッチングされ、図１７に示すように、再酸化側壁スペーサ１４８に隣接してディスポーザブルスペーサ層１９０が形成されると共に、ゲートスタック１４６間の基板１０６が露出される。ディスポーザブルスペーサ層１９０の膜厚は、オフセットスペーサ１５４の膜厚と隣接する追加のスペーサ１６０の膜厚を合計した値に実質的に等しい。次に、露出された半導体基板１０６が、例えば、ＨＢｒ／Ｏ２およびＣｌの化学物質中のＲＩＥによってエッチングされ、トレンチ１９２が形成される。例示的な一実施形態では、トレンチの深さは、約３０〜約５０ｎｍである。
【００２８】
トレンチ１９２の形成後に、図１８に示すように、トレンチ１９２内にシリコン層１９４がエピタキシャル成長される。エピタキシャルシリコン層１９４は、例えば、エピタキシャルシリコン層１７０の成長に関して上で説明したプロセスを使用して成長させることができる。エピタキシャルシリコン層１９４には、比較的純度の高いシリコン材料が含まれても、例えば、半導体基板１０６に応力を与えるための、ゲルマニウム、炭素などの他の元素が混合されたシリコンが含まれてもよい。エピタキシャルシリコン層１９４は、特定のデバイス設計またはアプリケーションのために望ましい任意の膜厚に成長されうる。例示的な実施形態では、エピタキシャルシリコン層１９４は、例えば、約４０ｎｍ〜約７０ｎｍの膜厚に成長されうる。ディスポーザブルスペーサ層１９０は、例えば、ＣＨＦ３、ＣＦ４またはＳＦ６の化学物質中のＲＩＥエッチングによって、あるいは希釈ＨＦなどのウェットエッチャントなどによって除去され、基板１０６の一部が露出される。図１９を参照すると、次に、上で説明したようにオフセットスペーサ１５４が形成されうる。オフセットスペーサ１５４の形成後に、再酸化スペーサ１４８およびオフセットスペーサ１５４を、ゲートスタック１４６と共にイオン注入マスクとして使用して、エピタキシャルシリコン層１９４と基板１０６の露出部分内にソースおよびドレイン拡張部１１６が形成される。ゲートスタック１４６とスペーサ１４８，１５４とをイオン注入マスクとして使用することにより、ソースおよびドレイン拡張部が、ゲートスタックおよびスペーサと自己整合される。ソースおよびドレイン拡張部は、ドーパントイオン１５６のイオン注入によってなど、上で説明したプロセスを使用して形成されうる。
【００２９】
図２０を参照すると、ソースおよびドレイン拡張部１１６の形成後に、スペーサ１９０を除去したためにできた空隙を埋めるために、追加のスペーサ１６０が上で説明したように形成されうる。留意されるように、ディスポーザブルスペーサ層１９０を使用して、ゲート電極１１４上へのエピタキシャルシリコンの成長を阻止したため、この実施形態では誘電層１６４が不要である。ゲートスタック１４６、再酸化側壁スペーサ１４８、オフセットスペーサ１５４および追加のスペーサ１６０を、イオン注入マスクとして使用して、エピタキシャルシリコン層１９４およびシリコン基板１０６内に、深部ソースおよびドレイン領域１１８が形成され、このため、ＭＯＳトランジスタ１０２，１０４が形成される。ソースおよびドレイン領域は、ドーパント１６２のイオン注入などにより、上で説明したように形成することができる。いうまでもなく、ソースおよびドレイン拡張部とソースおよびドレイン領域とは、本方法のほかのさまざまなステップの前か後に形成することができる。例えば、ソースおよびドレイン拡張部とソースおよびドレイン領域の両方が、エピタキシャルシリコン層の成長前に形成されてもよいが、エピタキシャルシリコン層の形成後に、エピタキシャルシリコン層にドーパントイオンを注入することが望ましいことがある。
【００３０】
ソースおよびドレイン領域とソースおよびドレイン拡張部を形成する時点がいつであっても、本発明の例示的な実施形態に係る方法では、次に、図１１に示すように、ＭＯＳ構造１００の上を覆って、誘電材料層１７２、好ましくは二酸化シリコン層が堆積される。例えば、誘電材料層１７２は、約２０〜約５０ｎｍの膜厚に堆積される。フォトレジスト（図示せず）の層が塗布されパターニングされて、誘電材料層１７２の露出されている部分が、例えば、ＣＨＦ３、ＣＦ４またはＳＦ６の化学物質中のＲＩＥ等のエッチングなどによって除去され、図１２に示すように、エピタキシャルシリコン層１７０上にピラー１７４が形成される。その後、従来の方法によってフォトレジストが除去されうる。ＭＯＳ構造１００の上を覆って、ピラー１７４とはエッチング特性が異なる別の誘電材料の層１７６が堆積される。例えば、ピラー１７４が酸化シリコンから形成される場合、層１７６は窒化シリコンを含んでもよい。例えば、誘電材料層１７６は、約４０ｎｍ〜約８０ｎｍの膜厚に堆積される。
【００３１】
その後、誘電材料の層１７６が、例えば、ＣＨＦ３、ＣＦ４またはＳＦ６の化学物質を使用するＲＩＥによって異方的にエッチングされ、図１３に示すように、ピラー１７４の周囲とゲートスタック１４６の周囲とに設けられたスペーサ１７８が形成される。次に、ピラー１７４がエッチングされて、図１４に示すように、エピタキシャルシリコン層１７０上に独立した（free-standing）スペーサ１７８が残される。露出された誘電層１６４の少なくとも一部も、ピラー１７４のエッチング中にエッチングされうる。
【００３２】
図１５を参照すると、スペーサ１７８をエッチングマスクとして使用して、エピタキシャルシリコン層１７０の露出部分がエッチングされ、基板１０６の表面１１２上に設けされたフィン１２８が形成される。フィン１２８は、それぞれが、ゲートスタック１４６間に設けられた独立したフィンである２つのコンタクトフィン１８６を有する。エピタキシャルシリコン層１７０は、例えば、ＨＢｒ／Ｏ２およびＣｌの化学物質を使用する反応性イオンエッチングによってエッチングされる。ソースおよびドレイン領域１１８を、図１０を参照して上で説明したように形成しない場合には、その後、上で説明したように、シリコン基板１０６に適宜不純物をドープすることによって、ソースおよびドレイン領域１１８が形成されうる。ソースおよびドレイン領域１１８の形成中に、フィン１２８もドープされる。ＭＯＳ構造１００の上を覆って、シリサイド形成金属のブランケット層１８０が堆積される。シリサイド形成金属層１８０が、例えば、ＲＴＡによって加熱され、図１６に示すように、フィン１２８上と基板１０６の表面１１２上とに金属シリサイド層１２６が形成される。シリサイド形成金属は、例えば、コバルト、ニッケル、レニウム、ルテニウムまたはパラジウム、あるいはこれらの合金などである。シリサイド形成金属は、例えば、スパッタリングによって、約５〜５０ｎｍの膜厚、好ましくは約１０ｎｍの膜厚に堆積されうる。露出されたシリコンに接してないシリサイド形成金属（例えば、誘電層１６４上に堆積されたシリサイド形成金属）は、ＲＴＡ中に反応せずシリサイドが形成されず、後からＨ２Ｏ２／Ｈ２ＳＯ４またはＨＮＯ３／ＨＣｌ溶液中のウェットエッチングによって除去することができる。金属シリサイド層の形成後に、ＭＯＳトランジスタ１０２，１０４とフィン１２８の上を覆って、誘電材料の層１２４が堆積される。
【００３３】
本発明の例示的な実施形態に係る方法では、続いて、誘電材料層１２４がパターニングおよびエッチングされて、誘電材料層１２４を貫通するコンタクト開口１８２が形成されると共に、コンタクトフィン１８６上と基板１０６の表面１１２上の金属シリサイド層１２６の少なくとも一部が露出される。パターニング前に、誘電材料層がＣＭＰプロセスによって平坦化されてもよい。例示的な一実施形態では、１つのフィン１８６の１つの側壁１８４に存在する金属シリサイド層１２６部分が少なくとも露出される。本発明の別の例示的な実施形態では、２つのコンタクトフィン１８６の２つの側壁１８４に存在する金属シリサイド層１２６部分が少なくとも露出される。所望の回路機能を実装するために、ソースおよびドレイン領域を、集積回路内の他のデバイスと適宜電気的に接続可能とするために、コンタクト開口１８２内に導電性コンタクト１２２が形成される。本発明の例示的な実施形態では、コンタクト開口１８０内に、例えばＴｉＮ（図示せず）などの薄い第１のバリア層と、例えばチタンなどの薄い第２のバリア層（図示せず）とを堆積し、続いて、例えばＷなどの導電性プラグ（図示せず）を堆積することで、導電性コンタクト１２２が形成される。バリア層は、導電性プラグの形成時に使用される六フッ化タングステンＷＦ６が、誘電材料層１２４中に拡散するのを防ぐと共に、コンタクト開口の壁に対する、導電性プラグの密着性を改善するために使用される。導電性コンタクト１２２を形成するために、ほかの層を使用してもよいことはいうまでもない。例えば、バリア層の形成前に、タンタルの層を堆積してもよい。本発明の例示的な実施形態では、コンタクト１２２の幅１３４が十分に広く、コンタクト１２２が、コンタクトフィン１８６の少なくとも１つの側壁１８４の少なくとも１つに存在する金属シリサイド層１２６と物理的に接触するように、コンタクト１２２がコンタクトフィン１８６に対して設けられる。したがって、界面１３０が、幅１３４よりも広くなっている、すなわち、（図２８の）コンタクト１２２と、基板１０６の表面１１２の、コンタクトフィン１８６を設けずに金属シリサイド層１２６を設けた部分との間の界面１３２よりも広くなっている。この点において、上で説明したように、コンタクト１２２と金属シリサイド１２６間の界面を広けることで、コンタ
クト抵抗を低下させ、このため、デバイス性能を向上させることができる。
【００３４】
図２１〜２５は、本発明の別の例示的な実施形態に係るＭＯＳ構造２００の形成方法を断面図で示す。図２１〜２５に示す方法は、コンタクトとソースおよびドレイン領域との間の界面の表面積を広げる特徴を形成するという点で、図１〜１６に示した方法と似ている。しかし、図２１〜２５に示す方法で形成される特徴は、フィンではなくトレンチである。
【００３５】
この点において、本方法は、図１〜１０に示したステップから始まり、エピタキシャルシリコン層１７０のドープ後に、図２１に示すように、ＭＯＳ構造２００の上を覆って、誘電材料（酸化シリコンなど、好ましくは窒化シリコン）のコンフォーマルな層２０２が堆積される。例えば、誘電材料層２０２は、約１５〜約５０ｎｍの膜厚に堆積されうる。層２０２が、上で説明したように異方的にエッチングされ、図２２に示すように、ゲートスタック１４６の周囲にディスポーザブルスペーサ２０４が形成される。
【００３６】
図２３を参照すると、ディスポーザブルスペーサ２０４およびゲートスタック１４６をエッチングマスクとして使用して、エピタキシャルシリコン層１７０がエッチングされ、トレンチ２０６が形成される。本発明の例示的な一実施形態では、トレンチ２０６が、エピタキシャルシリコン層１７０内で止まっている（terminates）。次にディスポーザブルスペーサ２０４が、例えば、ウェットクリーンステップ、またはエピタキシャルシリコン層１７０とシリコン基板１０６に対して高い選択性を有する異方性エッチングを使用して除去されうる。図２４に示すように、ＭＯＳ構造２００の上を覆って、シリサイド形成金属のブランケット層１８０が堆積される。シリサイド形成金属層１８０が、例えば、ＲＴＡによって加熱され、図２５に示すように、エピタキシャルシリコン層１７０上とトレンチ２０６内に金属シリサイド層１２６が形成される。
【００３７】
金属シリサイド層の形成後に、ＭＯＳ構造２００の上を覆って、誘電材料層１２４が堆積される。誘電材料層１２４をパターニングおよびエッチングして、誘電材料層１２４を貫通するコンタクト開口１８２が形成されると共に、エピタキシャルシリコン層１７０上の金属シリサイド層１２６が露出される。次に、上で説明したように、コンタクト開口１８２内に導電性コンタクト１２２が形成される。本発明の例示的な実施形態では、コンタクト１２２が、十分に広く、コンタクト１２２の少なくとも１つの側壁２１２が、トレンチ２０６内のトレンチ表面２１０ではなく、金属シリサイド化エピタキシャルシリコン層１７０の上面２０８で止まる（terminates）ように、ＭＯＳトランジスタ１０２，１０４に対して設けられている。この点において、導電性コンタクト１２２と金属シリサイド層１２６間の界面１３０が、少なくとも、両方向の矢印２１４で示す側壁２１２の高さだけ、図２８の界面１３２よりも広くなる。したがって、界面を広けることで、コンタクト抵抗を低下させ、このため、デバイス性能を向上させることができる。本発明の好ましい実施形態では、コンタクト１２２が、十分に広く、コンタクト１２２の２つの側壁２１２が、トレンチ２０６内のトレンチ表面２１０ではなく、金属シリサイド化エピタキシャルシリコン層１７０の上面２０８で止まるように、ＭＯＳトランジスタ１０２，１０４に対して設けられている。
【００３８】
本発明の別の例示的な実施形態では、図２６に示すように、トレンチ２０６が、エピタキシャルシリコン層１７０を貫通し、ソース／ドレイン領域１１８内で止まっている。この点において、コンタクト１２２と金属シリサイド１２６間の界面が、トレンチの深さにより一層広くなる。本発明の更に別の例示的な実施形態では、図２７に示すように、エピタキシャルシリコン層１７０がなく、トレンチ２０６が、基板１０６の表面１１２から延び、ソース／ドレイン領域１１８内で止まっている。この点において、シリコン層１７０のエピタキシャル成長のステップを省略でき、デバイスの製造を迅速に行うことができる。
【００３９】
上記のように、低コンタクト抵抗を示すＭＯＳ構造を提示した。このＭＯＳ構造は、導電性コンタクトと、ＭＯＳデバイスのソースおよびドレイン領域に電気的に結合された金属シリサイド層との間の界面の表面積を広げることができる特徴を有する。コンタクト抵抗のほとんどが、コンタクトと金属シリサイド層の界面にあるバリア層材料に起因するため（例えば、ＴｉＮ／Ｔｉバリア層の組み合わせの抵抗率は、タングステンコンタクトの抵抗率よりも極めて高いため）、界面の面積を広げることで、コンタクト抵抗を有効に低下させることができる。
【００４０】
上に記載した発明の詳細な説明では少なくとも例示的な一実施形態を提示したが、膨大な数の変形例が存在することが理解されるべきである。少なくとも１つの例示的な実施形態は例に過ぎず、本発明の範囲、利用可能性または構成をいかなる形であれ制限することを意図するものではないことが理解されるべきである。上記の詳細な説明は、当業者にとって、本発明の例示的な実施形態を実装するうえで有用な道標となり、添付の特許請求の範囲とその法的な均等物に記載の本発明の範囲から逸脱することなく、例示的な実施形態に記載した要素の機能および構成をさまざまに変更することができることが理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【手続補正書】
【提出日】平成21年6月15日(2009.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＯＳ構造（１００）の形成方法であって、
半導体基板（１０６）を提供するステップと、
前記半導体基板上にゲートスタック（１４６）を形成するステップと、
前記半導体基板内に、前記ゲートスタックと整合された不純物ドープ領域（１１６）を形成するステップと、
前記半導体基板（１０６）の上を覆ってシリコン含有材料（１７０）をエピタキシャル成長させるステップと、
前記エピタキシャル成長シリコン含有材料をエッチングして、前記半導体基板上に２つの隣接するコンタクトフィン（１８６）を形成するステップとを含み、前記エピタキシャル成長シリコン含有材料（１７０）をエッチングする前記ステップは、
前記エピタキシャル成長シリコン含有材料上に第１の誘電材料層（１７２）を堆積させるステップと、
前記第１の誘電材料層（１７４）をエッチングして、前記エピタキシャル成長シリコン含有材料上にピラー（１７４）を形成するステップと、
前記エピタキシャル成長シリコン含有材料および前記ピラーの上を覆って、第２の誘電材料層（１７６）を堆積させるステップと、
前記第２の誘電材料層をエッチングして、前記ピラーの周囲にスペーサ（１７８）を形成するステップと、
前記ピラーを除去するステップと、
前記スペーサをエッチングマスクとして使用して、前記エピタキシャル成長シリコン含有材料をエッチングするステップと、
を含み、前記方法は、
前記コンタクトフィン上に金属シリサイド層（１２６）を形成するステップと、
前記コンタクトフィンの少なくとも１つに存在する前記金属シリサイド層の少なくとも一部に対するコンタクト（１２２）を形成するステップと、を含む方法。
【請求項２】
コンタクト（１２２）を形成する前記ステップは、前記コンタクトの幅（１３４）が十分に広く、前記コンタクトが、前記コンタクトフィンの少なくとも１つの少なくとも１つの側壁に存在する前記金属シリサイド層（１２６）と物理的に接触するように、前記コンタクトが、前記隣接するコンタクトフィン（１８６）に対して設けられるように、前記コンタクトを形成するステップを有する請求項１に記載の方法。
【請求項３】
コンタクト（１２２）を形成する前記ステップは、前記コンタクトと前記金属シリサイド層（１２６）間の界面（１３０）が、前記コンタクトと、前記不純物ドープ領域（１１６）の、前記コンタクトフィンを設けなかった場合に前記金属シリサイド層が存在する部分との間の界面（１３２）よりも広くなるように、前記コンタクトの幅（１３４）が十分に広く、前記コンタクトが、前記隣接するコンタクトフィン（１８６）に対して設けられるように、前記コンタクトを形成するステップを含む、請求項１に記載の方法。
【国際調査報告】
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2010537425.tif 000032
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