(57)【要約】  ＩＩＩーＶ族材料ＣＭＯＳデバイスは、その層のいくつかにわたって実質的に同じＮＭＯＳ部及びＰＭＯＳ部を有し得る。これは、ＣＭＯＳデバイスが、ＮＭＯＳ部とＰＭＯＳ部との間の熱膨張不整合の係数を作り、阻止することを可能にし得る。
2010509787.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳ部及びＰＭＯＳ部を備えたＣＭＯＳデバイスであって、前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、
アンチモン化アルミニウムを備えた、基質上の核生成層と、
アンチモン化アルミニウムを備えた、前記核生成層上の第１のバッファ層と、
最下位バリヤー層であって、アルミニウム・アンチモン化インジウムを含む最下位バリヤー層と、
前記最下位バリヤー層上の量子井戸チャネルであって、アンチモン化インジウムを含む量子井戸チャネルと、
前記量子井戸チャネル上のスペーサ層と、
前記スペーサ層上のデルタドープ層であって、前記ＮＭＯＳ部内のデルタドープ層は、前記ＰＭＯＳ部内のデルタドープ層とは異なるドーパントを含むデルタドープ層と、
前記デルタドープ層上のバリヤー層とを備え、
前記核生成層及び前記バッファ層はそれぞれ、前記ＮＭＯＳ部及び前記ＰＭＯＳ部において実質的に同一の材料を含むデバイス。
【請求項２】
請求項１記載のデバイスであって、前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、前記バッファ層上の最下位バリヤー層を含み、前記最下位バリヤー層は、インジウム・アンチモン化アルミニウムを含み、前記ＮＭＯＳ部及び前記ＰＭＯＳ部において実質的に同じ材料を含むデバイス。
【請求項３】
請求項２記載のデバイスであって、前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、前記最下位バリヤー層上に量子井戸層を含み、前記量子井戸層はアンチモン化インジウムを含むデバイス。
【請求項４】
請求項３記載のデバイスであって、前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、前記量子井戸層上にスペーサ層を備え、前記スペーサ層はインジウム・アンチモン化アルミニウムを含むデバイス。
【請求項５】
請求項４記載のデバイスであって、前記ＮＭＯＳ部はＮ型デルタドープ層を前記スペーサ層上に含み、前記ＰＭＯＳ部はＰ型デルタドープ層を前記スペーサ層上に含むデバイス。
【請求項６】
請求項５記載のデバイスであって、前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、前記スペーサ層上に最上位バリヤー層を含み、前記最上位バリヤー層はインジウム・アンチモン化アルミニウムを含むデバイス。
【請求項７】
請求項６記載のデバイスであって、前記ＮＭＯＳ部は前記最上位バリヤー層上にＮ型ソース領域及びＮ型ドレイン領域を含み、前記ＰＭＯＳ部は前記最上位バリヤー層上にＰ型ソース領域及びＰ型ドレイン領域を含み、前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、ゲート電極を含むデバイス。
【請求項８】
請求項１記載のデバイスであって、前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、最下位バリヤー層を前記バッファ層上に含み、前記ＮＭＯＳ部の前記最下位バリヤー層はインジウム・アンチモン化アルミニウムを含み、前記PMOS部の前記最下位バリヤー層はアルミニウム・アンチモン化ガリウムを含むデバイス。
【請求項９】
請求項１記載のデバイスであって、
前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、前記バッファ層上に最下位バリヤー層を含み、
前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、前記最下位バリヤー層上に量子井戸層を含み、前記ＮＭＯＳ部の前記量子井戸層はアンチモン化インジウムを含み、前記ＰＭＯＳ部の前記量子井戸層はインジウム・アンチモン化ガリウムを含むデバイス。
【請求項１０】
請求項１記載のデバイスであって、
前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、前記バッファ層上に最下位バリヤー層を含み、
前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、前記最下位バリヤー層上に量子井戸層を含み、
前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、前記量子井戸層上にスペーサ層を含み、
前記ＮＭＯＳ部は、テルルを添加したデルタドープ層を前記スペーサ層上に含み、前記ＰＭＯＳ部は、ベリリウムを添加したデルタドープ層を前記スペーサ層上に含むデバイス。
【請求項１１】
請求項１記載のデバイスであって、前記ＮＭＯＳ部はＮ型ソース領域及びＮ型ドレイン領域を含み、前記ＰＭＯＳ部はＰ型ソース領域及びＰ型ドレイン領域を含み、前記ＮＭＯＳ部及び前記ＰＭＯＳ部はそれぞれ、ゲート電極を含むデバイス。
【請求項１２】
ＮＭＯＳ部及びＰＭＯＳ部を備えたＣＭＯＳデバイスであって、
基質と、
前記基質上の第１のバッファ層であって、アンチモン化アルミニウムを含む第１のバッファ層と、
前記第１のバッファ層上の第２のバッファ層であって、前記第２のバッファ層はインジウム・アンチモン化アルミニウムを含む第２のバッファ層とを備え、
前記ＮＭＯＳ部における前記第１のバッファ層は前記ＰＭＯＳ部における前記第１のバッファ層と実質的に同一の材料を含み、前記ＮＭＯＳ部における前記第２のバッファ層は、前記ＰＭＯＳ部における前記第２のバッファ層と実質的に同一の材料を含み、前記デバイスは更に、
前記ＮＭＯＳ部にＮＭＯＳゲート、ソース及びドレインを含み、
前記ＰＭＯＳ部にＰＭＯＳゲート、ソース及びドレインを含むデバイス。
【請求項１３】
請求項１２記載のデバイスであって、
前記第２のバッファ層上の最下位バリヤー層であって、前記最下位バリヤー層はインジウム・アンチモン化アルミニウムを含み、前記ＮＭＯＳ部内の前記最下位バリヤー層は前記ＰＭＯＳ部における前記最下位バリヤー層と実質的に同一の材料を含むデバイス。
【請求項１４】
請求項１３記載のデバイスであって、
前記最下位バリヤー層上のチャネル層を更に備え、前記チャネル層はアンチモン化インジウムを含み、前記ＮＭＯＳ部内の前記チャネル層は、前記ＰＭＯＳ部内の前記チャネル層と実質的に同一の材料を含むデバイス。
【請求項１５】
請求項１４記載のデバイスであって、
前記チャネル層上のスペーサ層を更に備え、前記スペーサ層はインジウム・アンチモン化アルミニウムを含み、前記ＮＭＯＳ部内の前記スペーサ層は、前記ＰＭＯＳ部内の前記スペーサ層と実質的に同一の材料を含むデバイス。
【請求項１６】
請求項１２記載のデバイスであって、前記基質と前記第１のバッファ層との間にアンチモン化アルミニウムを含む核生成層を更に備え、前記ＮＭＯＳ部内の前記核生成層は、前記ＰＭＯＳ部内の前記核生成層と実質的に同一の材料を含むデバイス。
【請求項１７】
ＣＭＯＳデバイスであって、
前記ＣＭＯＳデバイスはＮＭＯＳデバイスを備え、前記ＮＭＯＳデバイスは、
基質上の第１のバッファ層、ソース、ドレイン及びゲートと、
前記第１のバッファ層上の第２のバッファ層であって、前記第２のバッファ層はインジウム・アンチモン化アルミニウムを含む第２のバッファ層と、
前記第２のバッファ層上の量子井戸チャネルと、
前記量子井戸チャネル上のスペーサ層と、
前記スペーサ層上のデルタドープ層と、
前記デルタドープ層上のｎ型ソース及びドレインと、
前記デルタドープ層上のゲートとを有し、
前記ＣＭＯＳデバイスは更に前記ＰＭＯＳデバイスを備え、前記ＰＭＯＳデバイスは、
基質上の第１のバッファ層、ソース、ドレイン及びゲートと、
前記第１のバッファ層上の第２のバッファ層であって、前記第２のバッファ層はインジウム及びアンチモンを含む第２のバッファ層と、
前記第２のバッファ層上の量子井戸チャネルと、
前記量子井戸チャネル上のスペーサ層と、
前記スペーサ層上のデルタドープ層と、
前記デルタドープ層上のｐ型ソース及びドレインと、
前記デルタドープ層上のゲートとを有し、
更に前記ＮＭＯＳデバイスの前記第１のバッファ層は、前記ＰＭＯＳデバイスの前記第１のバッファ層と実質的に同一の材料を含み、前記ＮＭＯＳデバイスの前記第２のバッファ層は前記ＰＭＯＳデバイスの前記第２のバッファ層と実質的に同一の材料を含むデバイス。
【請求項１８】
請求項１７記載のデバイスであって、前記ＰＭＯＳの第２バッファ層はインジウム・アンチモン化アルミニウムを含むデバイス。
【請求項１９】
請求項１７記載のデバイスであって、前記ＰＭＯＳの第２バッファ層はインジウム・アンチモン化ガリウムを含むデバイス。
【請求項２０】
請求項１７記載のデバイスであって、前記ＮＭＯＳデバイス及び前記ＰＭＯＳデバイスはそれぞれ、前記第２のバッファ層と前記量子井戸チャネルとの間の最下位バリヤー層とを更に備え、前記最下位バリヤー層はインジウム・アンチモン化アルミニウムを含み、前記ＮＭＯＳデバイスの前記最下位バリヤー層は、前記ＰＭＯＳデバイスの前記最下位バリヤー層と実質的に同一の材料を含むＣＭＯＳデバイス。
【請求項２１】
請求項１７記載のＣＭＯＳデバイスであって、
前記ＮＭＯＳデバイスは更に、
前記第２のバッファ層と前記量子井戸チャネルとの間にインジウム・アンチモン化アルミニウムを含む最下位バリヤー層と、
前記デルタドープ層上の、インジウム・アンチモン化アルミニウムを備える最上位バリヤー層とを更に備え、
前記ＮＭＯＳ量子井戸チャネルはアンチモン化インジウムを含み、
前記ＮＭＯＳスペーサ層はインジウム・アンチモン化アルミニウムを含み、
前記ＮＭＯＳソース、ドレイン及びゲートは前記最上位バリヤー層上にあり、
前記ＰＭＯＳデバイスは更に、
前記第２のバッファ層と前記量子井戸チャネルとの間の最下位バリヤー層と、
前記デルタドープ層上の、アルミニウム・アンチモン化ガリウムを備える最上位バリヤー層とを更に有し、
前記ＰＭＯＳ第２バッファ層はアルミニウム・アンチモン化ガリウムを含み、
前記ＰＭＯＳ量子井戸チャネルはインジウム・アンチモン化ガリウムを含み、
前記ＰＭＯＳスペーサ層はアルミニウム・アンチモン化ガリウムを含み、
前記ＰＭＯＳソース、ドレイン及びゲートは前記最上位バリヤー層上にあり、
前記ＮＭＯＳデバイスの前記第１のバッファ層は前記ＰＭＯＳデバイスの前記第１のバッファ層と実質的に同じ材料を含むデバイス。
【請求項２２】
請求項２１記載のデバイスであって、前記ＮＭＯＳデバイスの前記最下位バリヤー層は、前記ＰＭＯＳデバイスの最下位バリヤー層とは異なる材料を含むデバイス。
【請求項２３】
請求項２１記載のデバイスであって、前記ＮＭＯＳデバイスの前記第２のバッファ層は、前記ＰＭＯＳデバイスの前記第２のバッファ最下位バリヤー層とは異なる材料を含むデバイス。
【請求項２４】
請求項１７記載のデバイスであって、前記ＮＭＯＳデバイス及び前記ＰＭＯＳデバイスはそれぞれ、前記基質と前記第１のバッファ層との間に核生成層を更に備え、前記ＮＭＯＳの核生成層は、前記ＰＭＯＳの核生成層と実質的に同じ材料を含むデバイス。
【請求項２５】
請求項１７記載のデバイスであって、前記ＮＭＯＳデバイスと前記ＰＭＯＳデバイスとの間にトレンチ・アイソレーション領域を更に備え、前記トレンチ・アイソレーション領域は、少なくとも前記ソース及び前記ドレインから少なくとも第２のバッファ層に延びるデバイス。
【請求項２６】
請求項１７記載のデバイスであって、前記ＮＭＯＳデバイス及び前記ＰＭＯＳデバイスそれぞれのゲートが、リセス・ゲートであるデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
現在の集積回路の大半は、周期表のＩＶ族元素であるシリコンに基づいている。
【背景技術】
【０００２】
ＩＩＩ―Ｖ族元素の化合物（ヒ化ガリウム（ＧａＡｓ）、アンチモン化インジウム（ＩｎＳｂ）、リン化インジウム（ＩｎＰ）及びインジウムヒ化ガリウム（ＩｎＧａＡｓ）など）は、シリコンよりもずっと優れた半導体特性（より高い電子移動度及び飽和速度をはじめとする）を有することが知られている。前述の材料はよって、優れたデバイス性能をもたらし得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
種々の実施例では、ＩＩＩ−Ｖ族材料の半導体デバイスの形成に関する装置及び方法を説明する。
【課題を解決するための手段】
【０００４】
以下の説明では、種々の実施例を説明する。しかし、種々の実施例を、特定の詳細の１つ又は複数なしで、あるいは、他の置換、及び／又は更なる方法、材料若しくは構成部分によって実施することができるということを当該技術分野における当業者は認識するであろう。一方、周知の構造、材料又は動作は、本発明の種々の実施例の局面を分かりにくくすることを避けるように詳細に示していないか、又は説明していない。同様に、説明の目的で、特定の数、材料及び構成を記載して、本発明が詳細に理解されるようにしている。しかし、本発明は特定の詳細なしで実施することができる。更に、図示する種々の実施例は例証的な表現であり、必ずしも縮尺通りに表していない。
【図面の簡単な説明】
【０００５】
【図１】ＩＩＩ−Ｖ族材料のＣＭＯＳデバイスを示す断面側面図である。
【図２】基質を示す断面側面図である。
【図３】基質上の核生成層を示す断面側面図である。
【図４】核生成層上の第１のバッファ層を示す断面側面図である。
【図５】第１のバッファ層上の第２のバッファ層を示す断面側面図である。
【図６】最下位バッファ層上のＮＭＯＳ最下位バリヤー層及びＰＭＯＳ最下位バリヤー層を示す断面側面図である。
【図７】最下位バッファ層上のＮＭＯＳ量子井戸チャネル層及びＰＭＯＳ量子井戸チャネル層を示す断面側面図である。
【図８】量子井戸チャネル層上のＮＭＯＳスペーサ層及びＰＭＯＳスペーサ層を示す断面側面図である。
【図９】別個の層でなく、ブランケット層としての、核生成層乃至スペーサ層を示す断面側面図である。
【図１０】スペーサ層上のＮＭＯＳデルタドープ層及びＰＭＯＳデルタドープ層を示す断面側面図である。
【図１１】デルタドープ層上のＮＭＯＳ最上位バリヤー層及びＰＭＯＳ最上位バリヤー層を示す断面側面図である。
【図１２】最上位バッファ層上のＮＭＯＳソース／ドレイン層及びＰＭＯＳソース／ドレイン層を示す断面側面図である。
【図１３】ＮＭＯＳ部分とＰＭＯＳ部分との間に形成されたトレンチ・アイソレーションを示す断面側面図である。
【図１４】本発明の一実施例によるシステムを示す図である。
【発明を実施するための形態】
【０００６】
本明細書全体の、「ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ」又は「ａｎ  ｅｍｂｏｄｉｍｅｎｔ」への言及は、本願の実施例に関して説明した特定の構成、構造、材料又は特性が本発明の少なくとも一実施例に含まれているが、全ての実施例に存在している訳でないということを意味している。よって、本明細書全体の種々の箇所における「ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ」又は「ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ」の句が存在していることは、必ずしも、本発明の同じ実施例を表している訳でない。更に、特定の構成、構造、材料、又は特性を、１つ又は複数の実施例において何れかの適切なやり方で組み合わせることができる。他の実施例では、種々の更なる層及び／又は構造を含めることができ、かつ／又は、記載された構成を省略することができる。
【０００７】
同様に、本発明の理解に最も有用なやり方で種々の動作を複数の別個の動作として説明する。しかし、記載の順序は、前述の動作が必然的に順序に依存していることを示唆するものと解されるべきでない。特に、前述の動作は、提示の順序で行われなくてもよい。説明された動作は、説明された実施例とは別の順序で直列に、又は並列に行うことができる。更なる実施例では、種々の更なる動作を行うことができ、かつ／又は、記載された動作を省略することができる。
【実施例】
【０００８】
図１は、本発明の一実施例による、ＩＩＩ−Ｖ族ＣＭＯＳデバイス１００を示す断面側面図である。ＣＭＯＳデバイス１００は、トランジスタなどのＮＭＯＳデバイスを備えたＮＭＯＳ部１６０、及びトランジスタなどのＰＭＯＳデバイスを備えたＰＭＯＳ部１７０を含む。ＮＭＯＳデバイスをＰＭＯＳデバイスから絶縁するトレンチ・アイソレーション１４２がＮＭＯＳ部１６０とＰＭＯＳ部１７０との間に存在している。
【０００９】
この実施例では、デバイス１００はシリコン基質１０２を含む。基質１０２上には、アンチモン化アルミニウム（ＡｌＳｂ）核生成層１０４がある。核生成層１０４上には、アンチモン化アルミニウム（ＡｌＳｂ）バッファ層１０８がある。これは、第１のバッファ層１０８と表すことができる。上記バッファ層１０８上にはインジウム・アンチモン化アルミニウム（ＩｎＡｌＳｂ）バッファ層１１２がある。これは、第２のバッファ層１１２と表すことができる。核生成層１０４は同時に、デバイス１００のＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料から形成される、これにより、デバイス１００の製造が単純になる。同様に、第１のバッファ層１０８は同時に、デバイス１００のＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料から形成され、第２のバッファ層１１２は同時に、デバイス１００のＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料から形成される。ＮＭＯＳ部１６０及びＰＭＯＳ部１７０は第２のバッファ層１１２まで実質的に同一であるので、デバイス１００は作るのが容易であり、デバイス１００には、ＮＭＯＳ部上及びＰＭＯＳ部上で異なる材料を有するＩＩＩ―Ｖ族デバイスで見出され得る熱膨張係数の問題の係数の不整合という問題がない。
【００１０】
一実施例では、ＩＩＩ―Ｖ核生成層１０４は、基質表面にわたって二段（１００）の段丘の規則的なアレイを有する高抵抗のｐ型又はｎ型のＳｉ基質１０２のビシナル（オフカット）表面上に形成される。ビシナル表面は、限定列挙ではないが、（２１１）平面、（５１１）平面、（０１３）平面、及び（７１１）平面などの、Ｓｉ基質１０２の高次の結晶面である。２段の段丘を有するビシナル基質表面は、第１のＩＩＩ―Ｖバッファ層１０８内の逆位相領域（ＡＰＤ）を抑制することができる。ＡＰＤは、無極性シリコン基質１０２の表面に結合した族ＩＩＩ原子を有する層の第１の有極性結晶領域が上記シリコン基質１０２に結合した族Ｖ原子を有する層の第２の有極性結晶領域と接触すると作られる。結晶の不連続性が、上記層内で、前述の第１の領域と第２の領域との間の境界で形成され得る。それにより、半導体デバイスの動作に悪影響を及ぼし得る再結合・生成中心がもたらされる。「極性」の語は、ＩＩＩ−Ｖ化合物半導体の構成部分間の部分的なイオン結合の性質を表す。
【００１１】
ＮＭＯＳ部１６０内の第２のバッファ層１１２上にＮＭＯＳ最下位バリヤー層１１４が存在しており、ＮＭＯＳ部１７０内の第２のバッファ層１１２上にＰＭＯＳ最下位バリヤー層１１６が存在している。例証した実施例では、ＮＭＯＳ最下位バリヤー層１１４及びＰＭＯＳ最下位バリヤー層１１６は同時に、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料から形成される。ＮＭＯＳ最下位バリヤー層１１４、１１６はインジウム・アンチモン化アルミニウム（ＩｎＡｌＳｂ）バッファ層である。他の実施例では、ＮＭＯＳ最下位バリヤー層１１４及びＰＭＯＳ最下位バリヤー層１１６は、異なる時点で、かつ／又は異なる材料から形成され得る。一実施例では、最下位バリヤー１１６は、アルミニウム・アンチモン化ガリウム（ＡｌｘＧａ１−ｘＳｂ（ｘ＝０．２−１．０））である。一部の実施例では、低位バリヤー層１１４は、約１０％乃至１００％のアルミニウム（ＡｌｘＩｎ１−ｘＳｂ、ｘ＝０．１−１．０）を含んでいる。特定の実施例では、低位バリヤー層１１４は、１５％のアルミニウムを含むＡｌｘＩｎ１−ｘＳｂ（Ａｌ０．１５Ｉｎ０．８５Ｓｂ）である。別の実施例では、ＰＭＯＳ最下位バリヤー層１１６は、事実上、Ｉｎが存在しないＡｌＳｂを含み得る。第２のバッファ層１１２は、一部の実施例では、最下位バリヤー層１１４／１１６と同じ材料及び組成を含み得る。
【００１２】
ＮＭＯＳ部１６０内のＮＭＯＳ最下位バリヤー層１１４上にＮＭＯＳ量子井戸１１８が存在しており、ＮＭＯＳ部１７０内のＰＭＯＳ最下位バリヤー層１１６上にＰＭＯＳ量子井戸１２０が存在している。例証した実施例では、ＮＭＯＳ量子井戸１１８及び１２０が同時に、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料から形成される。一実施例では、ＮＭＯＳ量子井戸１１８及びＰＭＯＳ量子井戸１２０は、アンチモン化インジウム（ＩｎＳｂ）層である。他の実施例では、ＮＭＯＳ量子井戸１１８及びＰＭＯＳ量子井戸１２０は、ＰＭＯＳデバイスの性能の向上をもたらすために、異なる時点で、かつ／異なる材料から形成することができる。別の実施例では、ＰＭＯＳ量子井戸層１２０は、インジウム・アンチモン化ガリウム（ＩｎｘＧａ１−ｘＳｂ、ｘ＝０．１−１．０）を含む。
【００１３】
量子井戸１１８及び１２０は、適切なチャネル・コンダクタンスをもたらすために十分な厚さのものであり得る。特定の実施例では、量子井戸１１８、１２０の厚さは、約１０ｎｍ乃至約５０ｎｍである。特定の実施例では、量子井戸層１１８、１２０は、臨界厚さを下回る。それにより、格子不整合による更なる欠陥がもたらされる。量子井戸層１１８、１２０は、低位バリヤー層１１４、１１６、最上位バリヤー層１２２、１２４、又は両方によって歪み得る。
【００１４】
一実施例では、ＩＩＩ−Ｖバッファ層１０８は、シリコン基質１０２より大きい格子間隔を有し、ＩＩＩ−Ｖ量子井戸（ＱＷ）層１１８／１２０はＩＩＩ−Ｖバッファ層１０８より大きい格子間隔を有する。別の実施例では、核生成層１０４はアンチモン化ガリウム（ＧａＳｂ）を含み、バッファ層１０８はシリコン基質１０２とＱＷ層１１８／１２０との間に形成されたＡｌＳｂを含む。別の実施例では、バッファ材１０８の格子定数は、シリコン基質１０２の格子面隔から、ＱＷデバイス層１１８／１２０の格子間隔まで段階的に増加させることができる。
【００１５】
同様に、他のＩＩＩ−Ｖバッファ・アーキテクチャを使用して種々のＩＩＩ−Ｖデバイス層をＳｉ基質と一体化させることができる。例えば、本発明の別の実施例では、核生成層１０４及びバッファ層１０８は、シリコン基質１０２とＱＷデバイス層１１８／１２０との間に形成された、ヒ化ガリウム（ＧａＡｓ）及びＡｌＳｂを備えた複合構造を含む。バッファ層の選択は、デバイス絶縁のために、大きいバンドギャップの材料に基づき得る。
【００１６】
ＮＭＯＳ部１６０内のＮＭＯＳ量子井戸１１８上にＮＭＯＳスペーサ層１２２が存在しており、ＮＭＯＳ部１７０内のＰＭＯＳ量子井戸層１２０上にＰＭＯＳスペーサ層１２４が存在している。例証した実施例では、ＮＭＯＳスペーサ層１２２及び１２４が同時に、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料から形成される。ＮＭＯＳスペーサ層１２２及びＰＭＯＳスペーサ層１２４は、インジウム・アンチモン化アルミニウム（ＩｎＡｌＳｂ）層である。他の実施例では、ＮＭＯＳスペーサ層１２２及びＰＭＯＳスペーサ層１２４は、異なる時点で、かつ／又は異なる材料から形成され得る。例証した実施例では、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０はスペーサ層１２２、１２４にわたって実質的に同じである。ＮＭＯＳ部１６０がＰＭＯＳ部１７０と異なるデバイス１００と比較すれば、スペーサ層１２２、１２４、及びスペーサ層１２２、１２４より下の層の形成は、単純であり、ＣＴＥ問題がない。
【００１７】
特定の実施例では、ＮＭＯＳ量子井戸１１８はＩｎＳｂであり、スペーサ層１２２はＩｎＡｌＳｂであり、ＰＭＯＳ量子井戸１２０はＩｎＧａＳｂであり、スペーサ層１２４はＡｌＧａＳｂである。バリヤー層１１４、１１６およびスペーサ層１２２、１２４の材料および組成に応じて、一定量の圧縮歪みの量が、ＮＭＯＳ量子井戸１１８及びＰＭＯＳ量子井戸１２０内にあり得る。更に、量子井戸層１１８／１２０内で引き起こされる歪みの量は、低位バリヤー層１１４、１１６及びスペーサ層１２２、１２４との格子の不整合及び厚みを制御することによってカスタム化することができる。量子井戸１１８がＩｎＳｂであり、低位バリヤー層１１４、最上位バリヤー層１３０及びスペーサ層１２２が、１５％アルミニウムのＡｌｘＩｎ１−ｘＳｂを含む特定の実施例では、量子井戸層１１８は、圧縮歪みを受ける。例えば、ＩｎｘＡｌ１−ｘＳｂのＩｎＳｂ及びバリヤー層、ＮＭＯＳ量子井戸１１８間の歪みは、ＩｎｘＡｌ１−ｘＳｂ層内のアルミニウムに依存する。Ａｌの量が大きいほど、ＩｎＳｂ量子井戸１１８内の圧縮歪みが大きくなり得る。ＰＭＯＳ１７０、及びバリヤー層組成Ｇａ０．３Ａｌ０．７Ｓｂの特定の組成の場合、圧縮歪みは、ＩｎｘＧａ１−ｘＳｂ量子井戸１２０の材料内のインジウムの量を変えることにより、変えることが可能である。
【００１８】
ＮＭＯＳ部１６０内のＮＭＯＳスペーサ層１２２上にＮＭＯＳデルタドープ層１２６が存在しており、ＮＭＯＳ部１７０内のＰＭＯＳスペーサ層１２４上にＰＭＯＳデルタドープ層１２８が存在している。ＮＭＯＳデルタドープ層１２６にはテルルが添加される。ＰＭＯＳデルタドープ層１２８にはベリリウムが添加される。
【００１９】
ＮＭＯＳデルタドープ層１２６上にＮＭＯＳ最上位バリヤー層１３０が存在しており、ＰＭＯＳデルタドープ層１２８上にＰＭＯＳ最上位バリヤー層１３２が存在している。例証した実施例では、ＮＭＯＳ最上位バリヤー層１３０及びＰＭＯＳ最上位バリヤー層１３２は同時にＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同じ材料から形成される。ＮＭＯＳ最上位バリヤー層１３０及びＰＭＯＳ最上位バリヤー層１３２は何れも、インジウム・アンチモン化アルミニウム（ＩｎＡｌＳｂ）層である。他の実施例では、ＮＭＯＳ最上位バリヤー層１３０及びＰＭＯＳ最上位バリヤー層１３２は、異なる時点で、かつ／又は異なる材料から形成され得る。一部の実施例では、ＮＭＯＳ最下位バリヤー層１１４、スペーサ層１２２、及び最上位バリヤー層１３０は実質的に同一材料を含み、ＰＭＯＳ最下位バリヤー層１１６、スペーサ層１２４及び最上位バリヤー層１３２は実質的に同一の材料を含む（が、ＰＭＯＳ層はＮＭＯＳ層と異なり得る）。例えば、一実施例では、ＮＭＯＳ量子井戸１１８はＩｎＳｂを含み、ＮＭＯＳ最下位バリヤー層１１４、スペーサ層１２２、及び最上位バリヤー層１３０はＩｎ０．８Ａｌ０．２Ｓｂを含む。
【００２０】
ＮＭＯＳ部１６０上のデバイスは更に、ＮＭＯＳソース及びドレイン層１３８、ゲート誘電層１４６、並びにゲート１４４を有する。同様に、ＰＭＯＳ部１７０上のデバイスは更に、ＰＭＯＳソース及びドレイン層１４０、ゲート誘電層１５０、及びゲート１４８を有する。図示したように、前述のデバイスは、リセスゲート・デバイスであるが、代わりに、他のタイプのデバイスを使用することができる。
【００２１】
図２は、本発明の一実施例による、基質１０２を示す断面側面図である。例証した実施例では、基質１０２は、高抵抗のｐ型又はｎ型のビシナル・シリコン材料を含む。ビシナル表面は、基質１０２をインゴットから切断することによって加工することができる。特定の実施例では、（１００）の基質表面が、（１１０）方向に対する２度と１２度との間の角度で切断される。ビシナル表面は、（２１１）面、（５１１）面、（０１３）面や（７１１）面に限定されないが、シリコン基質１０２の高次結晶面である。２段の段丘を有するビシナル基質表面は、第１のＩＩＩ−Ｖバッファ層１０８において逆位相領域（ＡＰＤ）を抑制することができる。高抵抗は、約１０１６キャリア／ｃｍ３よりも低いドーパント濃度で達成される。他の実施例では、他の材料を使用することが可能である。例えば、基質１０２は、ゲルマニウムであっても、シリコン・オン・インシュレータ基質１０２であっても、ヒ化ガリウム（ＧａＡｓ）を含んでいても、別の材料を含んでいてもよい。
【００２２】
図３は、本発明の一実施例による、基質１０２上の核生成層１０４を示す断面側面図である。例証した実施例では、核生成層１０４は、化学論量的なアンチモン化アルミニウム（ＡｌＳｂ）を含む。これは、分子線エピタキシ（ＭＢＥ）によって形成される。これは、約１００Ａ乃至約５００Ａの厚さを有する。他の実施例では、ＧａＳｂ核生成層又はＧａＡｓ核生成層１０４を１００Ａ乃至５００Ａの厚さに培養させる。別の実施例では、他の適切な核生成層１０４を使用することができる。
【００２３】
バッファ１０８の第１の層は、バッファ膜内の逆位相領域（ＡＰＤ）を避けるように形成することができる。核生成層１０４は、これを阻止することに寄与し得る。核生成層１０４は、３００Ｃ乃至６００Ｃの温度で、マイグレーション・エンハンス・エピタキシー（ＭＥＥ）を使用して形成することができる。ＭＥＥは、原子層堆積（ＡＬＤ）の場合と同様に進む。ＭＥＥは、比較的遅い培養率（約０．１μｍ／ｈｒ）を有する。Ｖ族元素が基質１０２に挿入されると、Ｖ族ソース及びＩＩＩ族ソースのシャッタが閉じられる（遮られる）ホールド時間が存在する。このホールド時間は、Ｖ族の種の比較的低い移動度に対応する。この種の表面移動の移動度が比較的高いので、ＩＩＩ族の種にはホールド時間は必要でない。特定のＭＥＥ実施例では、基質１０２の表面を、約１０秒間、アンチモン（Ｓｂ）ソースに露出させて、最低段丘レベル上にＳｂの単層を形成する。Ｓｂソースはついで、約６０秒のホールド時間の間、遮られる。ホールド時間が相対的に長いことにより、Ｓｂの種がシリコン基質１０２の表面上で移動して、最低段丘レベルの結合部位が充填されることを確実にすることが可能になる。次いで、基質１０２の表面が、ガリウム（Ｇａ）又はアルミニウム（Ａｌ）のソースに約１０秒の間、露出される。Ｇａ又はＡｌの表面移動度が高いのでホールド時間は必要でない。次いで、Ｓｂが、約１０秒間、再び開けられ、次いで、ホールド時間の間、再び閉じられる。この処理を反復して、シリコン基質１０２の段丘全てを充填するのに十分厚い（この実施例では、約１５０Ａ）ＧａＳｂ又はＡｌＳｂの核生成層１０４を形成する。一実施例では、ＡｌＳｂ核生成温度は、３００Ｃ乃至６００Ｃである。特定のＡｌＳｂ実施例では、ＭＥＥ培養温度は約４００Ｃと約５７０Ｃとの間である。より高い温度の実施例は、より高い品質の膜を可能にし得る。他の実施例では、ＭＥＥを利用して、限定されないがＧａＡｓ又はＧａＳｂなどの別のバッファ材の核生成層１０４を形成することが可能である。
【００２４】
更に別の実施例では、核生成層１０４は、伝統的な（移動拡張なしの）ＭＢＥを利用してビシナル・シリコン基質１０２上に形成される。伝統的なＭＢＥを使用したこの特定の実施例のフラックスが比較的高いことにより、ＭＥＥの実施例よりも、膜培養率が高くなり、よって、スループットが高くなる。特定のＭＢＥ核生成の実施例では、ＡｌＳｂが、約４００Ｃと約５７０Ｃとの間の温度でシリコン基質１０２上に形成される。ＧａＡｓ膜のヒ素（Ａｓ）と比較して、アンチモン（Ｓｂ）の蒸気圧が低く、付着係数が高いので、フラックスが高い実施例はＡｌＳｂによく適している。他の実施例では、限定されないがＧａＡｓ又はＧａＳｂなどの別のバッファ材の核生成層１０４が形成される。
【００２５】
図４は、本発明の一実施例による、核生成層１０４の第１のバッファ層１０８を示す断面側面図である。例証した実施例では、第１のバッファ層１０８は、アンチモン化アルミニウム（ＡｌＳｂ）を含む。これは、約１乃至５ミクロンの厚さを有する。他の実施例では、その底面に存在している大半の欠陥がその最上面において所望の量に削減されているほど十分な厚さを有し得る。何れの適切な方法を使用して第１のバッファ層１０８を形成してもよい。
【００２６】
第１のバッファ層１０８のこの培養を、核生成層１０４に使用されるものよりも高い温度で行うことができる。第１のバッファ層１０８を核生成層１０４とは別個の層として考慮に入れることができ、核生成層１０４とは別個の層として示しているが、核生成層１０４によって起動される、層１０８によるＩＩＩ−Ｙバッファ層の厚みの増加、及びすべり転位を伴って、層１０４も層１０８もバッファとみなすことができる。層１０８の膜品質は核生成層１０４のものよりも優れていることがあり得る。より高い培養温度で形成されるからである。更に、層１０８の形成中、フラックス・レートは、極性核生成層１０４がＡＰＤ形成の危険をなくすことができるので比較的高いことがあり得る。一実施例では、ＡｌＳｂ膜１０８は、５００Ｃ乃至７００Ｃの範囲の培養温度でＧａＳｂ核生成層１０４上又はＡｌＳｂ核生成層１０４上に培養される。特定の実施例では、ＡｌＳｂ膜１０８は、約５１０Ｃと約５７０Ｃとの間の培養温度でＧａＳｂ核生成層１０４上に培養される。
【００２７】
更に別の実施例では、ＩＩＩ−Ｖバッファ層１０８が、低次平面表面を有する伝統的なシリコン基質１０２上に（限定されないが（１００）、核生成層１０４の使用なしで、など）形成される。ＩＩＩ−Ｖバッファ層１０８は、核生成工程なしで培養され、逆位相領域の形成が可能になる。一実施例では、単一ステップの培養が５００Ｃ乃至７００Ｃの温度で行われる。膜厚が約１．５μｍ超になると、逆位相領域は実質的に絶滅し、バッファ層１０８は単一領域になる。特定の実施例では、約１．５μｍ乃至２．０μｍのＡｌＳｂを備えるＩＩＩ−Ｖバッファ層１０８が、０度のオフカットを有する伝統的な（１００）シリコン基質１０２上に形成される。
【００２８】
図５は、本発明の一実施例による、第１のバッファ層１０８上の第２のバッファ層１１２を示す断面側面図である。例証した実施例では、第２のバッファ層１１２は、インジウム・アンチモン化アルミニウム（Ｉｎ１−ｘＡｌｘＳｂ、ｘ＝０．１−１．０）を含む。これは、約１乃至５ミクロンの厚さを有する。他の実施例では、その底面に存在している大半の欠陥がその最上面において存在していないほど十分な厚さを有し得る。何れの適切な方法を使用して第２のバッファ層１１２を形成してもよい。
【００２９】
図１に関して上述したように、例証した実施例では、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０は、製造のこの段階で実質的に同一である。核生成層１０４、第１のバッファ層１０８及び第２のバッファ層１１２はそれぞれ、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０の上のブランケット層として形成される。よって、図５に示す構造の形成は相対的に単純であり、ＮＭＯＳ部１６０とＰＭＯＳ部１７０との間の熱膨張（ＣＴＥ）の不整合の係数を有するものでない。
【００３０】
図６は、本発明の一実施例による、最下位バッファ層１１２上のＮＭＯＳ最下位バリヤー層１１４及びＰＭＯＳ最下位バリヤー層１１６を示す断面側面図である。例証された実施例では、最下位バリヤー層１１４、１１６は、互いに側方に近接する別個の層１１４、１１６である。別個のＮＭＯＳ最下位バリヤー層１１４及びＰＭＯＳ最下位バリヤー層１１６は、異なる時点で、かつ／又は異なる材料から形成される。例えば、ＮＭＯＳ最下位バリヤー層１１４が形成されている間にＰＭＯＳ部１７０をマスクすることができ、次いで、ＰＭＯＳ最下位バリヤー層１１６が形成されている間にＮＭＯＳ部１６０をマスクすることができる。ＮＭＯＳ最下位バリヤー層１１４はＩｎＡｌＳｂを含み得る一方、ＰＭＯＳ最下位バリヤー層１１６はＡｌＧａＳｂを含み得る。
【００３１】
一般に、最下位バリヤー層１１４、１１６は、上にある量子井戸１１８、１２０よりも高いバンドギャップ材料で形成される。最下位バリヤー層１１４、１１６は、トランジスタ・チャネル内の電荷キャリアに対して潜在的なバリヤーを設けるのに十分な厚さのものである。一実施例では、最下位バリヤー１１４は、２μｍ乃至５μｍの厚さのＩｎＡｌＳｂである。更に別の実施例では、最下位バリヤー層１１４、１１６は、量子井戸１１８、１２０内の欠陥密度を更に削減するために数ミクロンの厚さである。最下位バリヤー１１４、１１６は、完全弛緩性であってもよい。一部の実施例では、最下位バリヤー層１１４、１１６は、約１０％乃至１００％のアルミニウム（ＡｌｘＩｎ１-ｘＳｂ、ｘ＝０．１−１）を含んでいる。特定の実施例では、最下位バリヤー層１１４、１１６は、１５％アルミニウムを備えたＡｌｘＩｎ１−ｘＳｂ（Ａｌ０．１５Ｉｎ０．８５Ｓｂ）である。
【００３２】
別の実施例では、ＰＭＯＳ部１７０は、ＧａＳｂのバッファ層１０８及び核生成層１０４、ＩｎｘＧａ１−ｘＳｂ量子井戸１２０、並びに、ＡｌｘＧａ１−ｘＳｂ１１６の最下位バリヤー１１６を含む。一実施例では、ＰＭＯＳ部１７０は、ＡｌＳｂの核生成層及びバッファ層、ＩｎＳｂ量子井戸１２０及びＩｎｘＡｌ１−ｘＳｂの最下位バリヤーを含む。
【００３３】
更に、ＮＭＯＳの最下位バリヤー１１４を傾斜させることができる。一実施例では、最下位バリヤー１１４は、バッファ層１０８との界面でのｘ＝１．０（ＡｌＳｂ）から量子井戸層１１８との界面でのｘ＝０（ＩｎＳｂ）に実質的に線形に傾斜している。前述の実施例では、傾斜した低位バリヤー層１１４、及びその後培養したＩｎＳｂ量子井戸層１１８は格子整合され得、傾斜した最下位バリヤー層１１４は、ＩｎＳｂ量子井戸層１１８に歪みを引き起こすものでない。
【００３４】
別の実施例では、ＮＭＯＳ最下位バリヤー１１４は、ＮＭＯＳバッファ層１０８との界面でのｘ＝１．０（ＡｌＳｂ）からＮＭＯＳ量子井戸１１８との界面でのｘ＝０．１５（Ａｌ０．１５Ｉｎ０．８５Ｓｂ）まで線形に傾斜している。前述の実施例では、ＮＭＯＳ最下位バリヤー１１４は、その後に培養されたＮＭＯＳ量子井戸層１１６内に歪みを引き起こす。一部の実施例では、ＮＭＯＳ最下位バリヤー層１１４は、２５％未満のＡｌ／ｕｍのレートで傾斜している。一実施例では、ＮＭＯＳ最下位バリヤー層１１４は５％Ａｌ／ｕｍのレートで傾斜している。あるいは、ＮＭＯＳ最下位バリヤー１１４は、アルミニウム濃度が減少している一連の層を使用してステップ傾斜され得る。一実施例では、ＮＭＯＳ低位バリヤー１１４は、一連の減少している５％（ｘ＝０．０５）のアルミニウム増分でステップ傾斜している。
【００３５】
他の実施例では、他の材料も、最下位バリヤー層１１４、１１６に使用することができる。何れの適切な方法を使用して、ＮＭＯＳ最下位バリヤー層１１４及びＰＭＯＳ最下位バリヤー層１１６を形成することもできる。最下位バリヤー層１１４、１１６は、一部の実施例では、１００―５００オングストロームであり得るが、他の厚さを使用することができる。
【００３６】
互いに側方に近接している別個の層１１４、１１６として示しているが、前述の層１１４、１１６は、他の実施例では、単一のブランケット層の領域であり得る。よって、前述の他の実施例では、ＮＭＯＳ最下位バリヤー層１１４及びＰＭＯＳ最下位バリヤー層１１６は同時に、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料で形成されるので、実質的に同一である。最下位バリヤー層１１４、１１６は前述の実施例におけるＩｎ１−ｘＡｌｘＳｂ（ｘ＝０．１−１．０）を含み得る。特定の実施例では、最下位バリヤー層１１４、１１６は、１５％アルミニウムを備えたＡｌ１−ｘＩｎｘＳｂ（Ａｌｌ０．１５Ｉｎ０．８５Ｓｂ）である。
【００３７】
図７は、本発明の一実施例による、最下位バリヤー層１１４、１１６上のＮＭＯＳ量子井戸チャネル層１１８及びＰＭＯＳ量子井戸チャネル層を示す断面側面図である。例証された実施例では、量子井戸層１１８、１２０は、互いに側方に近接する別個の層１１８、１２０である。別個の量子井戸層１１８及び１２０は、異なる時点で、かつ／又は異なる材料から形成される。例えば、ＮＭＯＳ量子井戸チャネル層１１８が形成されている間にＰＭＯＳ部１７０をマスクすることができ、次いで、ＰＭＯＳ量子井戸チャネル層１１８が形成されている間にＮＭＯＳ部１６０をマスクすることができる。ＮＭＯＳ量子井戸チャネル層１１８はＩｎＳｂを含み得る一方、ＰＭＯＳ量子井戸チャネル層１２０は、約２０％乃至５０％のＩｎを備えたＩｎｘＧａ１−ｘＳｂを含み得る。一部の実施例では、ＰＭＯＳ部の場合、量子井戸チャネル層１２０はＩｎｘＧａ１−ｘＳｂ（ｘ＝０．２−０．５）であり得、最下位バリヤー層１１６はＡｌｘＧａ１−ｘＳｂ（ｘ＝０．３−１．０）であり得る。他の材料を他の実施例で使用することもできる。何れの適切な方法を使用して、ＮＭＯＳ量子井戸チャネル層１１８及びＰＭＯＳ量子井戸チャネル層１２０を形成することもできる。量子井戸チャネル層１１８、１２０は、前述の実施例では、５０乃至３００オングストロームの厚さであり得るが、他の厚さを使用することができる。
【００３８】
互いに側方に近接している別個の層１１８、１２０として示しているが、前述の層１１８、１２０は、他の実施例では、単一のブランケット層の領域であり得る。よって、前述の実施例では、ＮＭＯＳ量子井戸チャネル層１１８及びＰＭＯＳ量子井戸チャネル層１２０は同時に、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料から形成されるので実質的に同一である。量子井戸チャネル層１１８、１２０は、化学量論的ＩｎＳｂを含み得る。
【００３９】
図８は、本発明の一実施例による、量子井戸チャネル層１１８、１２０上のＮＭＯＳスペーサ層１２２及びＰＭＯＳスペーサ層１２４を示す断面側面図である。例証された実施例では、ＮＭＯＳスペーサ層１２２及びＰＭＯＳスペーサ層１２４は、互いに側方に近接する別個の層１２２、１２４である。互いに側方に近接している別個のＮＭＯＳスペーサ層１２２及びＰＭＯＳスペーサ層は、異なる時点で形成され、かつ／又は異なる材料を含み得る。何れかの適切な方法を使用してＮＭＯＳスペーサ層１２２及びＰＭＯＳスペーサ層１２４を形成することができる。スペーサ層１２２，１２４は、この実施例では、２０乃至１００オングストロームの厚さであるが、他の厚さを使用することができる。スペーサ層１２２、１２４は、ＩｎＡｌＳｂを含み得る。
【００４０】
量子井戸１１８及び１２０は、適切なチャネル・コンダクタンスをもたらすために十分な厚さのものであり得る。特定の実施例では、量子井戸１１８、１２０の厚さは、約１０ｎｍ乃至約５０ｎｍである。特定の実施例では、量子井戸層１１８、１２０は、格子不整合による更なる欠陥をもたらす厚さを下回る。量子井戸層１１８／１２０は、最下位バリヤー層１１４／１１６、スペーサ層１２２、１２４、最上位バリヤー層１３０／１３２、又は何れかの組合せによって歪み得る。
【００４１】
スペーサ層１２２／１２４は、最上位バリヤー層１３０／１３２と同じ材料組成を有し得る。一部の実施例では、スペーサ層１２２、１２４、及び最上位バリヤー層１３０、１３２は同じ最上位バリヤー層の別々の部分であるとみなされ得る。これらは、同じ材料組成を有し、協働して同じ機能を行うことができる。
【００４２】
互いに側方に近接している別個の層１２２、１２４として示しているが、前述の層１２２、１２４は、他の実施例では、単一のブランケット層の領域であり得る。よって、前述の実施例では、ＮＭＯＳスペーサ層１２２及びＰＭＯＳスペーサ層１２４は同時に、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料から形成されるので実質的に同一である。
【００４３】
図９は、別個の層でなく、ブランケット層としての、核生成層１０４乃至スペーサ層１２２、１２４を示す断面側面図である。前述の通り、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０は、個別の層それぞれの部１６０、１７０が何れもブランケット堆積によって同時に形成することができるので、スペーサ層１２２、１２４まで実質的に同一であり得る。他の実施例では、ブランケット堆積を低位層に使用することができる一方、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０について別の材料をどの段階でも使用し始めることができる。ＮＭＯＳ部１６０及びＰＭＯＳ部１７０を製造プロセスの先でブランケット層の使用により、実質的に同一にすることにより、デバイス１００の形成を容易にし、安価にし、ＣＴＥ不整合を削減することができる。デバイス性能は、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０の層に別々の材料を使用することによって調節することができる。前述の要因は、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０が異なり始め得る、製造プロセス内の時点に影響を及ぼし得る。
【００４４】
図１０は、本発明の一実施例による、スペーサ層１２２、１２４上のＮＭＯＳデルタドープ層１２６及びＰＭＯＳデルタドープ層１２８を示す断面側面図である。ＮＭＯＳデルタドープ層１２６は、ＰＭＯＳデルタドープ層１２８とは別の材料を含む。何れかの適切な方法を使用してＮＭＯＳデルタドープ層１２６及びＰＭＯＳデルタドープ層１２８を形成することができる。例えば、ＮＭＯＳデルタドープ層１２６が形成されている間、ＰＭＯＳ部１７０をマスクすることができ、次いで、ＰＭＯＳデルタドープ層１２８が形成されている間、ＮＭＯＳ部１６０をマスクすることができる。ＮＭＯＳデルタドープ層１２６にはテルルを添加している一方で、ＰＭＯＳデルタドープ層１２８にはベリリウムを添加している。他の実施例では、他のドーパントを使用することができる。一部の実施例では、デルタドープ層１２６、１２８はそれぞれ、一乃至数個の単一層に過ぎないが、他の実施例では、異なる厚さを有し得る。一実施例では、ドープ層１２６／１２８は、デルタドープされており、約３Å乃至５Åの厚さを有する。他の実施例では、ドープ層１２６／１２８は、モジュレーションドープされており、約５Å乃至５０Åの厚さを有ずる。
【００４５】
図１１は、本発明の一実施例による、デルタドープ層１２６、１２８上のＮＭＯＳ最上位バリヤー層１３０及びＰＭＯＳ最上位バリヤー層１３２を示す断面側面図である。例証された実施例では、これらは、互いに側方に近接している別個の層１３０、１３２である。これらは、他の実施例では、単一のブランケット層として堆積させることもできる。前述の実施例では、ＮＭＯＳ最上位バリヤー層１３０及びＰＭＯＳ最上位バリヤー層１３２は同時に、ＮＭＯＳ部１６０及びＰＭＯＳ部１７０の同一材料から形成されるので実質的に同一である。いずれの適切な方法を使用してＮＭＯＳ最上位バリヤー層１３０及びＰＭＯＳ最上位バリヤー層１３２を形成することもできる。最上位バリヤー層１３０、１３２は、この実施例では１００乃至５００オングストロームであるが、他の厚さを使用することができる。最上位バリヤー層１３０／１３２は種々の厚さを有し得、特定の実施例では、最上位バリヤー層１３０／１３２は、約２０ｎｍ乃至５００ｎｍの厚さである。最上位バリヤー層１３０、１３２はＩｎＡｌＳｂを含むが、他の実施例では他の材料を使用することができる。
【００４６】
別の実施例では、量子井戸層１１８／１２０との界面における領域１２２内のｘ＝０．１（Ａｌ０．１Ｉｎ０．９Ｓｂ）から、対向する表面におけるｘ＝０．４（Ａｌ０．４Ｉｎ０．６Ｓｂ）まで線形に傾斜している。前述の実施例では、最上位バリヤー１３０／１３２及び／又はスペーサ層１２２、１２４（前述の通り、スペーサ層１２２、１２４及び最上位バリヤー層１３０、１３２は最上位バリヤーの一部とみなし得る）は、量子井戸層１１８／１２０において歪みを引き起こし得る。ＰＭＯＳ部の特定の実施例では、最下位バリヤー層１１６及び最上位バリヤー層１３２はＡ１０．７Ｇａ０．３Ｓｂであり、ＩｎｘＧａｌ−ｘＳｂ（ｘ＝０．２−０．５）は量子井戸１２０である。
【００４７】
最上位バリヤー層１３０／１３２（及びスペーサ層１２２、１２４。最上位バリヤー層１３０、１３２、及びスペーサ層１２２、１２４のうちの一方の特性を説明する場合、この説明は、上記２つの層のうちの他方にも該当する）は、量子井戸１１８／１２０よりも大きなバンドギャップを有し、デバイス・リークの削減のために量子井戸１１８／１２０内に電荷担体の大半を閉じこめ得る。最上位バリヤー層１３０／１３２は、低位バリヤー層１１４／１１６と同じか、又は低位バリヤー層１１４／１１６と異なる材料で形成され得る。一部の実施例では、最上位バリヤー層１３０／１３２は、約１０％乃至４０％アルミニウム（ＡｌｘＩｎ１−ｘＳｂ、ｘ＝０．１−０．４）である。約４０％超アルミニウムでは、最上位デバイス層は、堆積チェンバから取り出されると酸化し得る。特定の実施例では、最上位バリヤー層１３０／１３２は、１５％アルミニウムを備えたＡｌｘＩｎ１−ｘＳｂ（Ａｌ０．１５Ｉｎ０．８５Ｓｂ）である。別の実施例では、最上位バリヤー層１３０／１３２は、４０％超アルミニウムを含み得る。
【００４８】
更に、量子井戸層１１８／１２０内に引き起こされる歪みの量は、低位バリヤー層１１４／１１６及び最上位バリヤー層１３０／１３２又はスペーサ層１２２、１２４との厚さ及び格子の不整合を制御することによって合わせることができる。量子井戸１１８がＩｎＳｂであり、低位バリヤー層１１４及び最上位バリヤー層１３０が、１５％アルミニウムを備えたＡｌｘＩｎ１−ｘＳｂを含む特定の実施例では、量子井戸層１１８は圧縮歪みを受ける。
【００４９】
図１２は、本発明の一実施例による、最上位バリヤー層１３０、１３２上のＮＭＯＳソース／ドレイン層１３８及びＰＭＯＳソース／ドレイン層１４０を示す断面側面図である。ソース／ドレイン層１３８、１４０は、材料層をブランケット堆積し、次いで、非マスク層１３８、１４０に適切に添加しながら、ＮＭＯＳ層１３８及びＰＭＯＳ層１４０の一方をマスクすることによって形成することができる。別の実施例では、層１３８、１４０は、別個に堆積させ、添加することができる。何れの適切な方法を用いてＮＭＯＳソース／ドレイン層１３８及びＰＭＯＳソース／ドレイン層１４０を形成することができ、何れの適切な材料を使用することもできる。別の実施例では、拡張モードの動作のために、最上位バリヤーを選択的にエッチングするために、任意のエッチング停止層（図示せず）がＮＭＯＳ及びＰＭＯＳに使用される。別の実施例では、最上位バリヤー層１３０、１３２は、ＮＭＯＳ及びＰＭＯＳのソース／ドレイン接触に使用される。
【００５０】
図１３は、本発明の一実施例による、ＮＭＯＳ部１６０とＰＭＯＳ部１７０との間に形成されたトレンチ・アイソレーション１４２を示す断面側面図である。トレンチ・アイソレーション１４２は、トレンチを作り、次いで、これを絶縁材料で充填することによって形成される。他の実施例では、トレンチ・アイソレーション１４２は違ったふうに形成することができる。例証された実施例では、トレンチ・アイソレーション１４２は下方に基質１０２まで延在している。他の実施例では、トレンチ・アイソレーション１４２は、異なる深さまで延び得る。例えば、トレンチ・アイソレーション１４２は、一部の実施例では、第２のバッファ層１１２までしか延びないことがあり得る。
【００５１】
更なる処理を行って、図１のＮＭＯＳ部１６０及びＰＭＯＳ部１７０に示すＮＭＯＳデバイス及びＰＭＯＳデバイスを作ることができる。ゲート誘電体１４６、１５０及びゲート１４４、１４８が形成される。例証された実施例では、ゲ―ト１４４、１４８は、トランジスタのリセス・ゲートであるので、ソース／ドレイン層１３８、１４０の一部分を除去して、ゲート１４４、１４８にくぼみを作る。すなわち、他のタイプのトランジスタ又は他のデバイス（ソース／ドレイン層１３８、１４０におけるくぼみがないことがあり得る）を形成することができる。ゲート１４４、１４８は、高誘電率の材料を有するゲート誘電体１４６、１５０を備えた金属ゲートであり得る。他の材料を、ゲート１４４、１４８、及びゲート誘電体１４６、１５０に使用することができる。
【００５２】
図１４は、本発明の一実施例によるシステム１４００を示す。１つ又は複数のＣＭＯＳデバイス１００を図１４のシステム１４００に含め得る。例証されたように、上記実施例の場合、システム１４００は、データを処理する計算デバイス１４０２を含む。計算デバイス１４０２はマザーボード１４０４を含み得る。特に、バス１４１０に結合されたネットワーキング・インタフェース１４０８及びプロセッサ１４０６が、マザーボード１４０４に結合されているか、又はマザーボード１４０４の一部であり得る。チップセットはバス１４１０の一部又は全部を形成し得る。
【００５３】
アプリケーションに応じて、システム１４００は、他の構成部分（限定列挙でないが、揮発性及び非揮発性のメモリ１４１２、グラフィックス・プロセッサ（ＡＧＰ又はＰＣＩ−Ｅグラフィックス・プロセッサなどの別個の取り外し可能な構成部分としてマザーボード１４０４と一体化されているか、又は上記マザーボードに接続されている）、ディジタル信号プロセッサ、暗号プロセッサ、大容量記憶装置１４１４（ハード・ディスク、コンパクト・ディスク（ＣＤ）、ディジタル多用途ディスク（ＤＶＤ）等など）、入出力装置１４１６等を含む）を含み得る。
【００５４】
種々の実施例では、システム１４００は、携帯情報端末（ＰＤＡ）、携帯電話機、タブレット型計算装置、ラップトップ型計算装置、デスクトップ型計算装置、セットトップ・ボックス、娯楽制御装置、ディジタル・カメラ、ディジタル・ビデオ・レコーダ、ＣＤプレイヤ、ＤＶＤプレイヤ、又は他のディジタル装置等であり得る。
【００５５】
本発明の上記実施例の上述の説明は、例証及び説明の目的で提示している。これは、網羅的であることを意図するものでなく、又は、開示されたまさにその形態に本発明を制限することを意図するものでない。本明細書及び特許請求の範囲には、左、右、上、下、その上、その下、高位、低位、第１、第２等などの語が含まれている。これらは、説明の目的で使用されているに過ぎず、限定的であると解されないものとする。例えば、基質又は集積回路のデバイス側（又はアクティブ表面）がその基質の「上」表面であるという状態を表す。基質は実際には、何れの向きでもよく、よって、基質の「上」側は、標準的な地上参照フレームにおける「底」側よりも低く、なお、「上」という語の意味の範囲内に収まる。本明細書（及び特許請求の範囲）記載の「ｏｎ」の語は、第２の層「上」の第１の層が、直接、第２の層上にあり、第２の層と直接接触しているということを（そうであることを別途明記していない限り）示すものでない。第１の層と、第１の層上の第２の層との間に第３の層又は他の構造を有し得る。本明細書及び特許請求の範囲記載のデバイス又は製品の実施例は、いくつかの位置及び向きで製造、使用又は出荷することが可能である。上記教示に照らして多くの修正及び変形が可能であるということを当業者は認識することいが可能である。当業者は、図２に示す種々の構成部分の種々の均等の組合せ及び置換を認識するであろう。したがって、本発明の範囲は、この詳細な説明によって限定されないが、特許請求の範囲によって限定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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