(57)【要約】  本発明は、電気的に不活性なドーパントを含有する半導体の少なくとも１つの第１相に圧力を印加する段階と、少なくとも１つの第２相への前記半導体の少なくとも１つの相変態を引き起こすために前記圧力を除去する段階と、を含み、前記ドーパントが電気的に活性である前記半導体の少なくとも１つのドーピングされた相を前記少なくとも１つの第２相が含むように、前記少なくとも１つの相変態が前記ドーパントを活性化するドーピング方法である。
2010512652.tif 000002
【特許請求の範囲】
【請求項１】
電気的に不活性なドーパントを含有する半導体の少なくとも１つの第１相に圧力を印加する段階と、少なくとも１つの第２相への前記半導体の少なくとも１つの相変態を引き起こすために前記圧力を除去する段階と、を含み、
前記ドーパントが電気的に活性である前記半導体の少なくとも１つのドーピングされた相を前記少なくとも１つの第２相が含むように、前記少なくとも１つの相変態が前記ドーパントを活性化するドーピング方法。
【請求項２】
前記圧力を印加する段階と前記圧力を除去する段階が、前記半導体の１つ又はそれ以上の局所的な領域に圧力を印加する段階と、前記半導体の前記１つ又はそれ以上の局所的な領域の少なくとも１つの相変態を引き起こすために前記圧力を除去する段階と、を含み、
前記少なくとも１つの相変態が、前記半導体のドーピングされた相の１つ又はそれ以上の局所的な領域を形成するために前記ドーパントを活性化する、請求項１に記載の方法。
【請求項３】
前記少なくとも１つの第２相を少なくとも１つの第３相に変態するために前記少なくとも１つの第２相を加熱する段階を含み、前記少なくとも１つの第３相が、前記ドーパントが電気的に不活性である前記半導体の少なくとも１つのドーピングされた相を含み、
前記加熱が、圧力誘起相変態がない状態で前記半導体の前記少なくとも１つの第１相の前記ドーパントを熱的に活性化するために十分である、請求項１または２に記載の方法。
【請求項４】
前記少なくとも１つのドーピングされた相の生成を引き起こすために少なくとも前記圧力の除去中に前記半導体を加熱する段階を含み、
前記加熱が、圧力誘起相変態がない状態で前記半導体の前記少なくとも１つの第１相の前記ドーパントを熱的に活性化するために十分である、請求項１から３の何れか一項に記載の方法。
【請求項５】
前記半導体の相変態を容易にするために前記圧力の印加中に前記半導体を加熱する段階を含む、請求項１から４の何れか一項に記載の方法。
【請求項６】
電気的に不活性なドーパントを含有する半導体の少なくとも１つの第１相に圧力を印加する段階と、前記半導体を少なくとも１つの第２相に変態するために前記圧力を除去する段階と、
前記少なくとも１つの第２相を少なくとも１つの第３相に変態するために前記少なくとも１つの第２相を加熱する段階であって、前記少なくとも１つの第３相が、前記ドーパントが電気的に不活性である前記半導体の少なくとも１つのドーピングされた相を含む段階と、を含み、
前記加熱が、圧力誘起相変態がない状態で前記半導体の前記少なくとも１つの第１相の前記ドーパントを熱的に活性化するために十分であるドーピング方法。
【請求項７】
前記半導体がシリコンであり、前記温度が実質的に６００℃未満である、請求項３から６の何れか一項に記載の方法。
【請求項８】
前記半導体がシリコンであり、前記温度が最大で約４５０℃である、請求項３から６の何れか一項に記載の方法。
【請求項９】
前記半導体がシリコンであり、前記温度が最大で約１７５℃である、請求項３から６の何れか一項に記載の方法。
【請求項１０】
前記半導体に圧力を印加する段階と前記半導体を変態するために前記圧力を除去する段階は、
（ｉ）前記半導体に圧力を印加し、前記圧力を除去する段階と、
（ｉｉ）前記圧力を印加し、前記圧力を除去する段階（ｉ）が前記半導体を前記少なくとも１つの第２相に実質的に変態したかを決定する段階と、
（ｉｉｉ）前記半導体が前記少なくとも１つの第２相に実質的に変態したことが決定されるまで段階（ｉ）及び（ｉｉ）を繰り返す段階と、
を含む、請求項１から９の何れか一項に記載の方法。
【請求項１１】
前記半導体が実質的に変態したかを決定する段階が、最終表面変位を決定する段階を含み、前記半導体が前記少なくとも第２相に実質的に変態したかの決定が、前記最終表面変位に基づいてなされる、請求項１０に記載の方法。
【請求項１２】
前記半導体が実質的に変態したかを決定する段階が、前記半導体の少なくとも１つの電気伝導率を決定する段階を含み、前記半導体が前記少なくとも１つの第２相に実質的に変態したかの決定が、前記少なくとも１つの電気伝導率に基づいてなされる、請求項１０または１１に記載の方法。
【請求項１３】
前記半導体が実質的に変態したかを決定する段階が、前記半導体のＩ−Ｖ曲線を決定する段階を含み、前記半導体が前記少なくとも１つの第２相に実質的に変態したかの決定が、前記Ｉ−Ｖ曲線に基づいてなされる、請求項１０から１２の何れか一項に記載の方法。
【請求項１４】
前記半導体の前記少なくとも１つの第１相が、前記半導体の前記少なくとも１つの第２相を含む、請求項１から１３の何れか一項に記載の方法。
【請求項１５】
前記半導体の前記少なくとも１つの第１相が、前記半導体の前記少なくとも１つの第２相を含まない、請求項１から１３の何れか一項に記載の方法。
【請求項１６】
前記少なくとも１つのドーピングされた相が、少なくとも１つの結晶相を含む、請求項１から１５の何れか一項に記載の方法。
【請求項１７】
前記半導体の前記少なくとも１つの第１相が、前記半導体の非晶質相を含む、請求項１から１６の何れか一項に記載の方法。
【請求項１８】
前記非晶質相が緩和非晶質相である、請求項１７に記載の方法。
【請求項１９】
前記半導体の非緩和非晶質相を緩和することによって前記緩和非晶質相を形成する段階を含む、請求項１８に記載の方法。
【請求項２０】
前記半導体がシリコンである、請求項１から１９の何れか一項に記載の方法。
【請求項２１】
請求項１から２０の何れか一項に記載の方法によって形成されたドーピングされた半導体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドーピング方法に関し、特にドーピングされた半導体の１つ又はそれ以上の領域を形成する方法に関する。
【背景技術】
【０００２】
半導体は、一般的に“ドーパント”と称される低濃度の特定の原子種を導入する結果として、それらの電気伝導率が何桁も変化することができるので、特に有用な材料である。例えば、最もありふれた半導体であるシリコン（Ｓｉ）の場合、ドーピングされたシリコンは、集積回路、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）、平板ディスプレイ及び他のタイプの装置の導電通路または領域を形成するために使用される。太陽電池及び平板ディスプレイに使用される薄膜トランジスタ（ＴＦＴ）などの幾つかの用途では、Ｓｉの多結晶形態（“ポリシリコン”と称される）が一般的に使用される。一般的には、ドーピングされた領域は、基板（それ自体シリコンであり、及び／又は、１つ又はそれ以上の他の層、構造体及び／又は装置を既に含んでもよい）の上部に形成される表面層から形成され、表面層を堆積し及び／又はドーピングする方法は、ドーパントを活性化するために、この層を、堆積中に約６００℃を越え、９００℃までの温度まで加熱することを必要とする。しかしながら、集積回路及び他のタイプの装置の外観の物理的寸法を低下させるための継続的な要求は、このような装置の構成部品が製造中にさらされる“熱負荷”（１つ又はそれ以上の温度の組み合わせ、及び、これらの温度において費やす各々の時間）を低下させる当然の必要性をもたらす。結果的に、特にこのような製造において必要とされる最も高い温度において、温度及び／又は費やされる時間を低下させるための増加した要求がある。
【０００３】
テレビジョンやコンピュータディスプレイなどの装置における平板ディスプレイは、シリコン製造技術に基づく半導体処理によっても製造される。例えば、ＴＦＴディスプレイは、平坦なガラス基板上に非晶質シリコンの層を堆積し、続いてａ−ＳｉをＳｉの多結晶相（ｐｏｌｙ−Ｓｉ）に変態するためにａ−Ｓｉを加熱することによって製造される。ガラス基板の加熱を最小化するために、ガラス基板を溶融することなしに、ａ−Ｓｉ層を多結晶化するために十分な温度までそれを局所的に加熱するために、ａ−Ｓｉ層上に向けられるレーザー光線を生成するためにエキシマレーザーが使用される。しかしながら、エキシマレーザーは、この相変態を急速に達成することが要求される高出力において不安定であり、これは、製造工程をかなり複雑化し、信頼性を低下させ、これらの層をより不均一にする。
【０００４】
従って、ナノ結晶形態のｐｏｌｙ−Ｓｉが、例えば化学気相堆積によって比較的低温において直接堆積される代替方法が開発されている。しかしながら、このような方法の費用は、非晶質Ｓｉの堆積より実質的に高く、さらに、これらの方法によって形成されるＴＦＴの品質及び不均一性は、この段階で疑わしい。あるいは、様々な方法が低温において非晶質Ｓｉを結晶化するために適用されているが、同様に、これらの既存の方法の全てが制限を有する。この２つの基本的な手法は、固相または溶融媒介結晶化（melt-mediated crystallization）の何れかを利用する。固相方法は通常、核形成及び数十時間にわたって６００℃程度における（この温度が、この工程に触媒作用を及ぼすために金属不純物を加えることによって幾分低下することができるが）ｐｏｌｙ−Ｓｉの成長、または、高温において急速熱焼き鈍しを用いることによる成長を必要とする。しかしながら、約３５０℃を超える結晶化温度は、ＴＦＴが形成されるガラス基板には不適合であり、結果として得られるｐｏｌｙ−Ｓｉ膜の欠陥密度は、高性能のＴＦＴにおいて高過ぎる。
【０００５】
太陽電池製造において、結晶（すなわち単結晶）及び多結晶太陽電池は、非晶質太陽電池より効率的であることが知られ、そのため好ましい。しかしながら、今日、結晶、多結晶またはマルチ結晶の太陽電池を製造する効率的な方法のみがウエハ形態におけるものである。太陽電池製造において、これは、望ましくない高価な技術であり、結果として、低コストの太陽電池を製造するためにガラス上に薄いシリコン層を直接堆積することに強い関心がある。しかしながら、上述のように、ガラス上に堆積されるシリコンは、通常非晶質シリコンに限られ、堆積される非晶質シリコンをドーピングされた多結晶シリコンに変換するための既存の方法は、ガラス基板に有害である温度を必要とする。従って、基板ガラスのガラス転移温度を遥かに下回る温度で非晶質シリコンをドーピングされた多結晶シリコンに変換するための方法に対する要求がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の問題の１つ又はそれ以上を解決し、または少なくとも有用な代替案を提供するドーピング方法を提供することが望まれる。
【課題を解決するための手段】
【０００７】
本発明によれば、電気的に不活性なドーパントを含有する半導体の少なくとも１つの第１相に圧力を印加する段階と、少なくとも１つの第２相への前記半導体の少なくとも１つの相変態を引き起こすために前記圧力を除去する段階と、を含み、前記ドーパントが電気的に活性である前記半導体の少なくとも１つのドーピングされた相を前記少なくとも１つの第２相が含むように、前記少なくとも１つの相変態が前記ドーパントを活性化するドーピング方法が提供される。
【０００８】
好ましくは、前記圧力を印加する段階と前記圧力を除去する段階が、前記半導体の１つ又はそれ以上の局所的な領域に圧力を印加する段階と、前記半導体の前記１つ又はそれ以上の局所的な領域の少なくとも１つの相変態を引き起こすために前記圧力を除去する段階と、を含み、前記少なくとも１つの相変態が、前記半導体のドーピングされた相の１つ又はそれ以上の局所的な領域を形成するために前記ドーパントを活性化する。
【０００９】
有利には、前記方法は、前記少なくとも１つの第２相を少なくとも１つの第３相に変態するために前記少なくとも１つの第２相を加熱する段階を含み、前記少なくとも１つの第３相が、前記ドーパントが電気的に不活性である前記半導体の少なくとも１つのドーピングされた相を含み、前記加熱が、圧力誘起相変態がない状態で前記半導体の前記少なくとも１つの第１相の前記ドーパントを熱的に活性化するために十分である。
【００１０】
有利には、前記方法は、前記少なくとも１つのドーピングされた相の生成を引き起こすために少なくとも前記圧力の除去中に前記半導体を加熱する段階を含み、前記加熱が、圧力誘起相変態がない状態で前記半導体の前記少なくとも１つの第１相の前記ドーパントを熱的に活性化するために十分である。
【００１１】
好ましくは、前記半導体の相変態を容易にするために前記圧力の印加中に前記半導体を加熱する段階を含む。
【００１２】
本発明は、電気的に不活性なドーパントを含有する半導体の少なくとも１つの第１相に圧力を印加する段階と、前記半導体を少なくとも１つの第２相に変態するために前記圧力を除去する段階と、前記少なくとも１つの第２相を少なくとも１つの第３相に変態するために前記少なくとも１つの第２相を加熱する段階であって、前記少なくとも１つの第３相が、前記ドーパントが電気的に不活性である前記半導体の少なくとも１つのドーピングされた相を含む段階と、を含み、前記加熱が、圧力誘起相変態がない状態で前記半導体の前記少なくとも１つの第１相の前記ドーパントを熱的に活性化するために十分であるドーピング方法も提供する。
【００１３】
好ましくは、前記半導体がシリコンであり、前記温度が実質的に６００℃未満である。
【００１４】
好ましくは、前記半導体がシリコンであり、前記温度が最大で約４５０℃である。
【００１５】
好ましくは、前記半導体がシリコンであり、前記温度が最大で約１７５℃である。
【００１６】
好ましくは、前記半導体に圧力を印加する段階と前記半導体を変態するために前記圧力を除去する段階は、（ｉ）前記半導体に圧力を印加し、前記圧力を除去する段階と、（ｉｉ）前記圧力を印加し、前記圧力を除去する段階（ｉ）が前記半導体を前記少なくとも１つの第２相に実質的に変態したかを決定する段階と、（ｉｉｉ）前記半導体が前記少なくとも１つの第２相に実質的に変態したことが決定されるまで段階（ｉ）及び（ｉｉ）を繰り返す段階と、を含む。
【００１７】
好ましくは、前記半導体が実質的に変態したかを決定する段階が、最終表面変位（final surface displacement）を決定する段階を含み、前記半導体が前記少なくとも第２相に実質的に変態したかの決定が、前記最終表面変位に基づいてなされる。
【００１８】
好ましくは、前記半導体が実質的に変態したかを決定する段階が、前記半導体の少なくとも１つの電気伝導率を決定する段階を含み、前記半導体が前記少なくとも１つの第２相に実質的に変態したかの決定が、前記少なくとも１つの電気伝導率に基づいてなされる。
【００１９】
好ましくは、前記半導体が実質的に変態したかを決定する段階が、前記半導体のＩ−Ｖ曲線を決定する段階を含み、前記半導体が前記少なくとも１つの第２相に実質的に変態したかの決定が、前記Ｉ−Ｖ曲線に基づいてなされる。
【００２０】
好ましくは、前記半導体の前記少なくとも１つの第１相が、前記半導体の前記少なくとも１つの第２相を含む。
【００２１】
好ましくは、前記半導体の前記少なくとも１つの第１相が、前記半導体の前記少なくとも１つの第２相を含まない。
【００２２】
好ましくは、前記少なくとも１つのドーピングされた相が、少なくとも１つの結晶相を含む。
【００２３】
好ましくは、前記半導体の前記少なくとも１つの第１相が、前記半導体の非晶質相を含む。
【００２４】
好ましくは、前記非晶質相が緩和非晶質相（relaxed amorphous phase）である。
【００２５】
好ましくは、前記方法は、前記半導体の非緩和非晶質相（unrelaxed amorphous phase）を緩和することによって前記緩和非晶質相を形成する段階を含む。
【００２６】
好ましくは、前記半導体がシリコンである。
【００２７】
また、本発明は、上記方法の何れか１つによって形成されたドーピングされた半導体を提供する。
【図面の簡単な説明】
【００２８】
【図１】図１は、ドーピング工程の好ましい実施形態の流れ図である。
【図２】図２は、モンテカルロシミュレーションによって予測されるような、１０及び２０ｋｅＶのエネルギーでシリコン試料に注入されたホウ素の深さのプロファイルを示す図である。
【図３】図３は、結晶シリコン基板上の緩和された非晶質シリコン層の圧入中における印加された負荷と浸透深さとの間の関係（“負荷／除荷曲線”とも称される）のグラフである。
【図４】図４は、結晶シリコン基板上の緩和された非晶質シリコン層に接近する圧子の先端を示す概略図である。
【図５】図５は、緩和された非晶質シリコン層に押圧され圧入する圧子の先端と、圧入された試料を通る電気伝導を測定するための電気回路配置とを示す概略図である。
【図６】図６は、圧入前及び圧入後の２つの試料のＩ−Ｖ特性（印加された電圧を関数とする電流）のグラフであり、これらの試料は、１０ｋｅＶ、１０１４Ｂｃｍ−２でイオン注入されており、名目上等しい条件で圧入された異なる試料間で観察される変化を示す。
【図７】図７は、試料が１０１５Ｂｃｍ−２のフルエンスまで１０ｋｅＶで注入されたことを除いて図６と同じである。
【図８】図８は、試料が１０１４Ｂｃｍ−２のフルエンスまで２０ｋｅＶで注入されたことを除いて図６と同じである。
【図９】図９は、試料が１０１５Ｂｃｍ−２のフルエンスまで２０ｋｅＶで注入されたことを除いて図６と同じである。
【図１０】図１０は、ドーピング工程によって形成される相変態材料のストリップの電気抵抗を測定する配置の概略的な図である。
【図１１】図１１は、注入されたホウ素を有したり有しなかったりする相変態シリコンの電流−電圧（Ｉ−Ｖ）特性を示す図である。
【図１２】図１２は、印加された圧力が圧入された領域から相対的に遅く開放される圧入された試料を示す概略図である。
【図１３】図１３は、低温焼き鈍しに続く図１０の圧入された試料を示す概略図である。
【図１４】図１４は、低温焼き鈍しに続く３つの圧入された試料のＩ−Ｖ特性を示すグラフである。
【図１５】図１５は、様々な後続の低温焼き鈍し条件における相変態シリコンにおけるＩ−Ｖ特性を示すグラフである。
【図１６】図１６は、ホウ素が注入されなかった３つの試料の圧入における負荷／除荷曲線を示すグラフである。
【図１７】図１７は、圧入及び４５０℃における３時間の焼き鈍し後において、ホウ素が注入されなかった５つの試料のＩ−Ｖ特性を示すグラフである。
【図１８】図１８は、１７５℃における焼き鈍し前及び焼き鈍し後の結晶Ｓｉ−Ｉ試料の圧入された領域及びＳｉ−Ｉ試料からのラマンスペクトルを示すグラフである。
【図１９】図１９は、焼き鈍し温度を関数とする“結晶化時間”（図１８に示されるようなスペクトルにおける高圧の相に関連するピークを除去するための最小の焼き鈍し時間）のグラフである。
【図２０】図２０は、焼き鈍し前及び焼き鈍し後の圧入された領域の異なる相と、圧力開放（除荷速度）の速度の依存性とを示す概略図である。
【図２１】図２１は、名目上等しい条件下で処理された３つの試料における負荷／除荷曲線を示すグラフであり、実際に観察される最終位置の変化を示す。
【図２２】図２２は、推定によって最終圧入深さの正確な決定を容易にするために３分の２まで減らされた負荷を除いて図２１と同じグラフである。
【図２３】図２３は、周期的な圧入中における時間の関数として圧子の先端に印加される周期的な負荷のグラフである。
【図２４】図２４は、図２３に示される周期的な負荷にさらされる圧入される領域を通って導電における時間を関数とする対応する電流のグラフである。
【図２５】図２５は、負荷、除荷、再負荷及び熱焼き鈍しによって形成されるシリコンの異なる相を示す概略図である。
【発明を実施するための形態】
【００２９】
本発明の好ましい実施形態は、添付の図面を参照して例示の目的のみで以下に記載される。
【００３０】
結晶性ダイヤモンド立方シリコン（Ｓｉ−Ｉとも称され、マイクロ電子デバイスの製造においてウエハ形態で製造される“一般的な”シリコン相）は、機械的変形中に一連の相変態を経る。Ｊ．Ｚ．Ｈｕ，Ｌ．Ｄ．Ｍｅｒｋｌｅ，Ｃ．Ｓ．Ｍｅｎｏｎｉ，Ｉ．Ｌ．Ｓｐａｉｎ，Ｐｈｙｓ．Ｒｅｖ．Ｂ３４，４６７９（１９８６）に記載されるように、高圧ダイヤモンドアンビル実験が、結晶性ダイヤモンド立方Ｓｉ−Ｉが１１ＧＰａ以下の圧力で金属β−Ｓｎ相（Ｓｉ−ＩＩとも称される）への相変態を経ること、及び、Ｓｉ−ＩＩが１０ＧＰａ以下の圧力で不安定であるので、Ｓｉ−ＩＩは、圧力開放中にさらなる変態を経ることを示している。このようなダイヤモンドアンビル研究が、圧力開放中にＳｉ−ＩＩ相が高圧相Ｓｉ−ＩＩＩ及びＳｉ−ＸＩＩ（以下で“ＨＰＰ”と称される）の混合物を形成することを示している。
【００３１】
これらの相変態は、圧入と称される工程中に生じることが観察されており、極端に硬質な圧子の先端が、圧子の先端に対して時間に伴って最大値まで増加する力を印加しながら（負荷（ローディング）または印加段階、または、圧入工程の段階と称される）材料の表面に押圧され、この力は、続いて一定期間にわたって低下され（除荷（アンローディング）または開放段階、または、圧入工程の段階と称される）、この圧子先端は、変形した表面または凹凸のある表面から除去される。上述のような圧入は、基板の材料特性、特に硬度を評価するために非常に確立された技術である。図２５は、Ｓｉ−Ｉ２１０２の圧入負荷及び除荷中に生じる相変態をまとめる。ダイヤモンドアンビル実験のように、初期のＳｉ−Ｉ相２１０２は、圧力下で、すなわち負荷中においてＳｉ−ＩＩ層２１０４に変態する。除荷中に、Ｓｉ−ＩＩ相２１０４は、追加の変態を経て、圧力除去の速度に依存して結晶性ＨＰＰ相２１０６または非晶質相（ａ−Ｓｉ）２１０８の何れかを形成する。速い除荷（すなわち、４．２μｍの半径の球形の圧子先端の場合、約３ｍＮｓ−１より大きい力の解放の速度に相当する）は、ａ−Ｓｉ２１０８の形成をもたらし、一方、遅い除荷は、ＨＰＰ２１０６の形成をもたらす。
【００３２】
ａ−Ｓｉは、それがどのように形成されたかに依存して、それが顕著に異なる特性を示す独特の相である。具体的には、ａ−Ｓｉは、２つの状態：“非緩和”状態（例えば、堆積されたままで、または、室温以下でイオン注入によって形成された直後に）、及び、“緩和状態”（例えば、４５０℃で非緩和のａ−Ｓｉを焼き鈍しすることによって形成される）の一方で存することができ、これらの２つの状態は、異なる特性を有する。特に、注入されたままの（緩和されていない）ａ−Ｓｉは、Ｓｉ−Ｉより大幅に柔らかいことが分かっており、一方、焼き鈍しされた（緩和された）ａ−Ｓｉは、結晶状態のＳｉ−Ｉと非常に類似した機械的特性を有することが分かっている。これらの差異に対する理由は知られていない。
【００３３】
例えば、緩和されていないａ−Ｓｉの連続層は、６００ｋｅＶのＳｉイオンを用いて液体窒素温度において少なくとも約３×１０１５イオン／ｃｍ−２のフルエンスまで結晶性のＳｉ−Ｉ１０２のイオン注入によって用意されることができる。注入後、このように製造された試料は、緩和されていないａ−Ｓｉが“緩和された”ａ−Ｓｉに変態することを引き起こすためにアルゴン雰囲気において４５０℃の温度で３０分間焼き鈍しすることができる。これらの条件で生成された緩和された非晶質層及び緩和されていない非晶質層の厚さは、２ＭｅＶのヘリウムイオンを用いたラザフォード後方散乱（ＲＢＳ）によって６５０ｎｍ以下であることが測定され、この焼き鈍し工程がａ−Ｓｉ層を再結晶化するためには不十分であり、この層が非晶質のままであることを示した。従って、緩和された状態及び緩和されていない状態の何れもシリコンの非晶質状態である。
【００３４】
国際特許出願番号ＰＣＴ／ＡＵ２００４／００１７３５に記載されているように、緩和されたａ−Ｓｉの層の圧入は、緩和されていないａ−Ｓｉを如何なる他の相にも一般的に変態しない。それは、相対的に柔らかい緩和されていないａ−Ｓｉが、圧子の先端の下から流出し、結果的に相変態を開始するために要求される圧力に達しないためである。しかしながら、緩和されていないａ−Ｓｉが１１ＧＰａ以下の変態圧力にさらされることができるように抑制されると、それは、金属性のＳｉ−ＩＩ相に変態する。例えば、相対的に薄い緩和されていないａ−Ｓｉ相が圧力アプリケーターの下で材料の制限をもたらすことができるので、これは、緩和されていないａ−Ｓｉの厚さにも依存して圧子または相対的に大きな面積に対して圧力を加える他の形態の圧力アプリケーターを用いることによって実現することができる。結果的に、焼き鈍しされたａ−Ｓｉが制限されることがある場合、ａ−Ｓｉの緩和は要求されない。
【００３５】
緩和されていないａ−Ｓｉと対照的に、緩和されたａ−Ｓｉは、圧入された場合、一般的にＳｉ−Ｉのように振舞う。従って、負荷中において、緩和されたａ−Ｓｉは、金属性のＳｉ−ＩＩ相１０４に変態する。負荷中において、Ｓｉ−ＩＩ相１０４は、圧力開放の速度に依存して更なる変態を経る。遅い除荷は、Ｓｉ−ＩＩがＨＰＰ１０６（及び、場合によってこれらの相内に相対的に少量のａ−Ｓｉ）の混合物に変態することを引き起こし、一方、速い除荷は、Ｓｉ−ＩＩがａ−Ｓｉに変態することを引き起こす。除荷中に形成されるａ−Ｓｉが緩和された状態にあるか緩和されていない状態にあるかは不明であるが、これは、後続の再圧入においてＳｉ−ＩＩに変態するその能力に影響を与えるように思われない。それは、おそらく、圧入によって生じる小さな非晶質領域が圧子の下に制限され、圧力の印加中に流出しない材料によって囲われるからである。結果的に、この非晶質材料が緩和されていない状態であったとしても、それは、圧子の下から流出することができず、従ってＳｉ−ＩＩ相１０４にそれを変態するために要求される高い圧力にさらされるだろう。
【００３６】
さらに、緩和された非晶質Ｓｉ層中のＨＰＰの領域を、約１７５℃を超える温度まで加熱することは、ＨＰＰがＳｉ−Ｉ相（多結晶形態）までの更なる変態を経ることを引き起こす。ＨＰＰを含有する変態された領域内のあらゆる非晶質Ｓｉは、著しくＳｉ−Ｉにも変態される。しかしながら、圧入された領域（すなわち、如何なる相変態も経ていない緩和されたａ−Ｓｉ）を囲う緩和されたａ−Ｓｉは、４５０℃の温度まで３０分間加熱されたとしても、Ｓｉ−Ｉへの熱的に誘導される相変態を経ない。
【００３７】
図１に示されるように、ドーピング工程は、段階１０２において非晶質半導体を形成することによって開始する。記載された実施形態において、半導体はシリコンであり、チョクラルスキー法（ｐ型であり、８から１２Ωｃｍの抵抗率までホウ素がドーピングされた）によって成長された（１００）配向の標準的な市販のウエハは、約１００ｎｍの厚さを有する表面の非晶質層を形成するために液体窒素温度において１×１０１５ｃｍ−２のフルエンスまで５０ｋｅＶのシリコン（Ｓｉ）イオンを用いて注入される。しかしながら、非晶質表面層は、化学気相堆積（ＣＶＤ）、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）、スパッタリングによる堆積、または、例えば結合工程を用いた予め存在する非晶質層の付着を含む多様な代替方法の何れか１つによって形成することができる。
【００３８】
段階１０４において、ドーパント種が非晶質層に導入される。記載された実施形態において、ドーパント種は、ホウ素であり、ホウ素原子がイオン注入によって非晶質層に導入される。ａ−Ｓｉ内のホウ素は、この段階で電気的に活性ではない。しかしながら、他のドーパント種が代わりに非晶質シリコンに混入されることができ、この混入が他の手段によって達成することができることは当業者に明らかであろう。例えば、それは、非晶質層が段階１０２において形成されるのと同時に導入することさえでき、予め存在する非晶質シリコン層または試料に予め混入されることもできる。
【００３９】
ドーピング工程を示すために、４つのタイプの注入された試料が製造され、１×１０１４ｃｍ−２または１×１０１５ｃｍ−２の何れかのホウ素フルエンスまで１０ｋｅＶまたは２０ｋｅＶの何れかのエネルギーにおいてホウ素が注入された。段階１０６において、非晶質層と下層の結晶基板との間の界面を鋭くするために、特に非晶質層を緩和するために、各々のタイプの試料が４５０℃の温度まで３０分間にわたって加熱された。ホウ素の著しい拡散は、この加熱段階中に生じない。
【００４０】
図２は、モンテカルロシミュレーションソフトウエアアプリケーションＳＲＩＭ（ｈｔｔｐ：／／ｗｗｗ．ｓｒｉｍ．ｏｒｇから入手可能）によって予測されるような、１×１０１４ｃｍ−２のより低いフルエンスまで１０ｋｅＶまたは２０ｋｅＶのホウ素で注入された試料の深さを関数とするホウ素濃度のグラフである。表面の非晶質層の約１００ｎｍの厚さは、垂直斜線２０６及び括弧付きの領域２０８によって示される。非晶質結晶界面２０６におけるホウ素の濃度がピークホウ素濃度より二桁を超えて小さい大きさであり、それが、表面から約３０ｎｍの深さに位置するという観察によって証明されるように、より低いエネルギー１０ｋｅＶの注入（より浅い深さプロファイル２０２によって表される）は、注入されたホウ素の略全てを表面の非晶質層内に配置することが明らかであろう。対照的に、２０ｋｅＶのより高いエネルギーで注入されたホウ素の深さプロファイル２０４は、非晶質結晶界面を超えて約１５０ｎｍまたはそれ以上の深さまで良好に伸び、非晶質結晶界面におけるホウ素の濃度は、これらの試料のピークホウ素濃度に略等しい。
【００４１】
図１の流れ図に戻ると、段階１０８において、圧力は、緩和された非晶質層に印加され、次いで、緩和された非晶質層が少なくとも１つの第１結晶相に変態するために除去される。ドーピング工程を示すために、バーコビッチ（Ｂｅｒｋｏｖｉｃｈ）及び球形の圧子の先端は、図４及び図５に概略的に示されるように、ヒシトロン摩擦圧子（Ｈｙｓｉｔｒｏｎ  Ｔｒｉｂｏｉｎｄｅｎｔｅｒ）を用いて１μｍより大きく１００ｎｍ未満の範囲である寸法を有する接触領域もたらす圧力において各々の試料の異なる部分に適用される。図４に示されるように、上記のように層４０２を他の相に変態するために、圧子の先端４０６は、層４０２に接触し、続いて層４０２の一部に圧力を印加するために緩和されていない非晶質層４０２の方に移動される。
【００４２】
異なる相変態の結果が様々な負荷条件で生じることができることを評価することは重要である。例えば、特定の半導体及び特定の圧力アプリケーター（それは、圧子の先端として記載されるが、勿論、例えば平面穿孔機などの他の形態を取ることができる）という条件で、圧力アプリケーターに印加される最大力が大きくなればなるほど、相変態閾値を超える圧力にさらされ、従って、シリコンの場合、中間金属であるＳｉ−ＩＩ相に変態される材料の体積が大きくなり、除荷中にＨＰＰを核形成する増加した可能性をもたらす。反対に、より低い最大圧力下で、相変態される材料の体積がより小さく、そのため、ＨＰＰを核形成する可能性がより低い。
【００４３】
図３は、圧子の先端４０６に加えられる力または負荷と、結果として得られる、４．２μｍの半径を有する球形の圧子の先端を有するＳｉ−Ｉの圧入に対する初期の位置における試料表面の配置との間の関係を示すグラフである。結果として得られるデータの上方の負荷曲線３０２は、その力が５秒間にわたって０から約１０ｍＮ（圧子の下でＳｉ−ＩＩを形成することを要求する１１ＧＰａ以下を実質的に越える印加された圧力に対応する）まで増加するので、圧入の“負荷”相と称される、配置と印加された力または負荷との間に滑らかで単純な相互関係を示す。緩和された非晶質半導体がシリコンである記載された実施形態の場合、最大の負荷は、圧子の先端の形状を考慮すると、先端４０６を囲う圧入された領域内の結果として得られる最大圧力が、緩和された非晶質シリコンが、上記のような金属性のβ−Ｓｎ相（Ｓｉ−ＩＩとも称される）への相変態を経る圧力を実質的に超えるように選択され、それは、約１１ＧＰａの圧力を生じる。続いて、この圧力は、この“除荷相”の圧力開放の速度が十分に遅く（４．２μｍの半径の球形の圧子の先端において約３ｍＮｓ−１未満）なるように選択され又は制御されながら完全に開放され、Ｓｉ−ＩＩは、Ｓｉ−ＩＩＩ／Ｓｉ−ＸＩＩ相の混合物を形成するために更なる相変態を経て、その発生は、変態される材料の体積が印加される負荷（この例では、約３ｍＮで生じる）の変化に伴ってほとんど増加しない除荷曲線３０４上の“飛び出し（ポップアウト）”事象３０６によって認識される。飛び出し事象３０６は、核形成から得られる圧子の先端の下の材料の体積の急激な増加及び低密度の相の急速な成長によって引き起こされる（この場合、金属性のＳｉ−ＩＩ相から混合されたＨＰＰへの変態）。
【００４４】
図５に示されるように、多量にドーピングされたダイヤモンド圧子の先端４０２は、電圧／電流供給装置５０２の一の出力部に接続され、電圧／電流供給装置５０２の他の出力部が導電結晶シリコン（Ｓｉ−Ｉ）基板４０４に接続される。この配置は、圧入された領域に形成する相に関する情報を得るために圧入前、圧入中及び圧入後に、印加される電圧の関数として圧子の先端４０６から基板４０４を通って流れる電流を測定する（すなわち、Ｉ−Ｖ特性）ことを可能にする。圧入前及び圧入後におけるＩ−Ｖ特性は、試料表面を接触し、ほんの１００μＮの負荷を印加することによって測定され、それは、シリコンのあらゆる相変態に影響を与えるために要求される負荷より十分に小さい。
【００４５】
例えば、図６は、圧入前及び圧入後の両方において、２つの試料に対して印加される電圧の関数として試料を通って流れる電流のグラフ（Ｉ−Ｖ特性）であり、各々が１×１０１４ｃｍ−２のフルエンスまで１０ｋｅＶのホウ素イオンで注入される。四角形の記号６０２（必須的にｘ軸上に横たわる）で示されるように、圧入前に試料に電流が流れることは必須ではない。これは、導電性の圧子の先端４０６と導電基板４０４との間の相対的に絶縁性の非晶質層４０２の存在のためである。対照的に、圧入後に試料は、２つの試料に対する円形の記号６０４と三角形の記号６０６によって示されるように、圧子の先端４０６が基板４０４に対して正にバイアスされた場合、圧入され変態された領域を通って実質的な電流が流れる一方で、極性が反対の場合、必然的に電流が流れないような電気整流挙動を示した。この整流挙動は、ダイヤモンド先端４０６とＨＰＰ、または、ＨＰＰと下層であるＳｉ−Ｉ基板４０４の何れかの間のショットキー状の障壁から生じた。名目上等しい条件で処理された異なる試料の電気特性の変化（記号６０４、６０６の２つのセットの間の実質的な差異によって証明される）は、さらに以下に示されるように、特に直径が数百ナノメートル未満の変態された領域における相変態処理の静的な性質によるものであると信じられる。
【００４６】
図７は、図６に類似するものであり、一桁大きなホウ素フルエンス、すなわち１×１０１５ｃｍ−２を除いて、図６で示されたデータと同じ試料で処理された試料のＩ−Ｖ特性を示す。より低いフルエンスの試料のように、それぞれ円形７０２及び三角形７０４によって表される２つのデータのセットによって示されるように、順方向バイアスの電流の大きさの幾らかの変化がある。さらに、このより高いホウ素フルエンスにおいて、順方向電流は、同一の順方向バイアス電圧におけるより小さいホウ素フルエンス試料の対応する電流より約一桁大きい。これらのデータは、圧入工程によってホウ素が電気的に活性化されることを示す。
【００４７】
図８は、１×１０１４ｃｍ−２のより低いホウ素フルエンスであるが、２０ｋｅＶのより高い注入エネルギーで注入された試料のＩ−Ｖ特性８０２を示すグラフである。図６のデータと比較して、同一の一般的な整流特性が見られ、特に、順方向バイアス特性が非常に類似していることが明らかであろう。しかしながら、圧入された領域は、より小さなホウ素エネルギーで注入された試料より小さい整流作用であることが見られ、圧入された領域を通る電流通路におけるオーミック要素を示唆する。これは、１×１０１５ｃｍ−２のより高いフルエンスで注入された試料における同じデータを示す図９においてより明らかであり、ここで、逆方向バイアス電流は、整流というよりオーミックである。異なるホウ素含有量及び分布を有する試料間の挙動のこれらの変化にかかわらず、ドーピングされたシリコンを生成すために圧入がホウ素を電気的に活性化するＩ−Ｖ曲線における顕著な差異から明らかである。従って、Ｉ−Ｖ測定は、相変態誘起ドーパント活性化の有用な指標である。図１０は、高度にドーピングされた（そのため導電性である）結晶シリコン（Ｓｉ−Ｉ）の２つの領域１００２が、電気絶縁性の非晶質シリコンの２０μｍの厚いストリップ１００４によって分離（電気絶縁）される試験構造体の概略的な図である。２つの導電シリコン領域１００２及び絶縁非晶質シリコンストリップは、２００ｎｍの厚さの二酸化シリコン層１００６によって基板から電気的に絶縁された１８０ｎｍの層を形成する。圧入とオーバーラップすることによって、高圧力の相（Ｓｉ−ＩＩＩ及びＳｉ−ＸＩＩ）の連続ストリップまたはライン１００６は形成することができ、それは、下層の二酸化シリコン層１００６まで表面から延長し、非晶質シリコンストリップ１００４に橋渡しを行い、従って２つの結晶シリコン領域１００２を電気的に接続する。２つの結晶シリコン領域１００２の間の抵抗を測定することによって、高圧力の相（Ｓｉ−ＩＩＩ及びＳｉ−ＸＩＩ）の連続するラインまたはストリップ１００８の抵抗が効果的に測定される。
【００４８】
図１１は、このような２つの破線（Ｉ−Ｖ曲線の傾斜は抵抗を与える）のＩ−Ｖ測定を示すグラフである。上方の曲線１１０２は、１×１０１５ｃｍ−２のフルエンスまで注入されたホウ素を含む非晶質シリコンストリップにおけるものである。下方の曲線１１０４は、ホウ素が注入されなかった非晶質シリコンストリップにおけるものである。ホウ素が注入されたシリコンにおける圧入されたシリコン（高圧の相）の線は、ホウ素がない試料の圧入された線より一桁小さい抵抗であり、注入されたホウ素が圧入工程中に電気的に活性化されることを再び示す。
【００４９】
図１２に概略的に示されるように、圧入された領域の透過電子顕微鏡解析（図示されない）によって、圧入された領域の物理的構造が、主として“高圧”の相Ｓｉ−ＩＩＩ及びＳｉ−ＸＩＩの混合物からなることが確認される。しかしながら、圧力開放の速度及び変態される領域の大きさに依存して、非晶質シリコンの含有物１００６は、以下に示されるように混合された相領域１００４内に含まれるかもしれない。
【００５０】
上述された電気測定は、導電性がホウ素フルエンスに伴って増加しながら、ホウ素ドーパント原子がＨＰＰ内で電気的に活性であることを示す。これは、圧力誘起相変態が必須的な非熱的な方式においてドーパント原子を活性化することを示す。標準的なドーピング工程は、熱的に活性化され、それによって、電気的に活性になるようにドーパント原子がホスト半導体の原子を置換することができるように、電気的に不活性なドーパント原子を含有する半導体がドーパント原子とホスト半導体の原子との両方を結集するために高温（例えば、シリコンの場合、９００℃程度）に加熱される。対照的に、ここに記載されたドーピング工程によって生じる圧力誘起相変態は、加熱を要求することなく、相変態中に生じる原子再配列中に結晶格子部位をドーパント原子が占めることを可能にする。しかしながら、記載された実施形態において、半導体はシリコンであり、結果として得られる相は、準安定混合ＨＰＰであり、それは、商用的に使用されるシリコンの標準的な相である理想的に望まれるＳｉ−Ｉ終了相（end phase）より若干低い電気伝導率（同程度のホウ素ドーピングレベルにおいて）のみを有すると思われる。しかしながら、ＨＰＰは、以下に示されるように、後続の比較的低い温度の加熱段階によって容易にさらにＳｉ−Ｉに変態されることができる。この低温熱処理段階１１０が、少なくとも圧力除去中に試料を加熱することによって圧力印加及び除去段階１０８と二者択一的に組み合わせることができることは当業者には明らかであろう。しかしながら、所望の停止相がＨＰＰシリコンである場合、加熱段階は要求されないかもしれない。一方、本発明者は、相変態が、より低い温度で要求されるものよりもより低い最大印加圧力において誘導されることができるように、室温を少しだけ超える（例えば、約５０℃）ために負荷段階中にシリコンを加熱することによって圧力誘起相変態が容易になることを見出した。
【００５１】
ドーピング工程が異なる半導体に適用されると、加熱（負荷段階及び／又は除荷段階と同時にまたは別に）は、圧力の印加及び開放によって形成される層の特定の特性に当然依存して有利ではないかもしれず、相は準安定であり、さもなければ、相は、より望ましい特性を有する他の相に比較的低い温度で変態されることができる。ドーパント及び半導体相の幾つかの組み合わせは、圧力の印加または開放によって形成される第１相内の望ましくない低い溶解度をドーパントと、後続の熱処理（上述されたように、熱処理は、最終相が効果的に直接形成されるように少なくとも圧力除去段階と同時であってもよいけれども）によって形成される最終相内の非常に高い溶解度とを有するようなものでありえる可能性がある。
【００５２】
３×３の圧入の配列は、上述のように用意されるこの試料に形成され、試料内の圧入された領域１００２のＩ−Ｖ特性は、上述のように圧子の先端４０６を用いて測定された。図１に戻って、段階１１０において、図１１に示されるように圧入された領域を多結晶Ｓｉ−Ｉに変態するために３０分間にわたって４５０℃の温度まで試料が加熱された。
【００５３】
図１４は、１×１０１４ｃｍ−２のフルエンスまで２０ｋｅＶのホウ素が注入された試料に形成され、圧入され、次いで上記のように焼き鈍しされた３つの圧入のＩ−Ｖ特性１２０２を示すグラフである。ほとんどの試料のＩ−Ｖ特性１２０２は、基本的に線形であり、オーミックである。注目すべき結果は、ホウ素がドーピングされた多結晶シリコンＳｉ−Ｉ領域が４５０℃のみの温度で形成されることができることを示し、実際、発明者は、長い焼き鈍し時間が使用された場合、これが、１７５℃程度の低い温度で起こりえることを見出した（以下に示される図１９を参照）。例えば、２００℃において、焼き鈍し時間は３０分である。ａ−Ｓｉからドーピングされた結晶性のＳｉ−Ｉを製造する既存の技術は、第１にＳｉ−Ｉに再結晶化されるａ−Ｓｉを必要とし（一般的に１時間を越える時間にわたって６００℃を超える温度において）、Ｓｉ−Ｉは、ドーパントを完全に活性化するために９００℃までの活性化焼き鈍し（少なくとも数秒間）が続くことを必要とする。
【００５４】
圧入されたライン１００８（上記のような）の抵抗を低温焼き鈍し後に測定することによって、ドーピング工程によって形成されたドーピングされた多結晶Ｓｉ−Ｉの抵抗の直接測定は、圧子の先端及び副表面界面を用いて形成された接点の複雑化なしに行うことができる。図１５は、焼き鈍しに続くホウ素が注入された試料内の圧入されたライン１００８から得られる一連のＩ−Ｖ曲線を示すグラフである。圧入及び３０分間にわたる４５０℃における焼き鈍しに続いて、多結晶Ｓｉ−Ｉラインの抵抗は、圧入前のａ−Ｓｉのそれに近い値に戻る。しかしながら、累積的な３０分間にわたって５５０℃における焼き鈍しに続いて、抵抗は減少し、約３から４時間の合計の累積的な焼き鈍し時間の後に飽和し始める。この点における多結晶Ｓｉ−Ｉラインは、あらゆる焼き鈍し前の同じラインよりも一桁大きい抵抗である（すなわち、従ってそれが高圧の相から構成される場合）。しかしながら、ドーピング工程によって形成された多結晶Ｓｉ−Ｉが非常に小さい粒径を有するので、これは予期され、このような微粒子のポリシリコンが、ドーピングされない場合に遥かに抵抗があることが期待されるだろう。
【００５５】
上記のように、上記と同一の条件の下で圧入される全ての試料が、幾つかの試料が圧力開放中に非晶質相に戻りながら、混合された高圧の相Ｓｉ−ＩＩＩ／Ｓｉ−ＸＩＩを生成するとは限らない。上記のように焼き鈍しされる場合、これらの試料は、オーミック挙動をもたらさず、このような試料において図１４のデータ１２０４によって示されるように、むしろ電気的絶縁のままであることが見られる。非晶質相が相対的に絶縁性であり、３０分間における４５０℃の熱処理が非晶質相を再結晶化するために十分であるので、これは驚くことではない。
【００５６】
より低いフルエンスまで２０ｋｅＶのホウ素が注入された試料に対する図１４におけるライン１２０２によって示されるように、Ｉ−Ｖ特性の相対的に小さい散乱のみを有して上記のようなＩ−Ｖ特性の変化が焼き鈍し中に大きく減少することが見られた。焼き鈍し前におけるＩ−Ｖ特性に変化が圧力開放中に相の核生成のランダムな静的特性に大きく依存するものと思われる。例えば、図１２に示されるように、混合された高圧の相の領域１００４内のアモルファス含有物１００６の数、大きさ及び分布は、これらの条件下で相の核生成のランダムな性質による実質的な変化となる可能性がある。しかしながら、図１３に概略的に示されるように、上記の低温熱処理工程段階に続いて、混合された相の領域１００４と非晶質含有物１００６の両方が、焼き鈍し中にＳｉ−Ｉ相に焼き鈍しされることが分かった。従って、変化の原因のほとんどがこの処理段階によって取り除かれる。同様の挙動がより高いホウ素フルエンス試料において観察される。
【００５７】
上記の挙動は、２０ｋｅＶのエネルギーでホウ素が注入された試料で観察される。しかしながら、たった１０ｋｅＶのより低いエネルギーで注入された試料は、オーミック挙動を示さず、むしろホウ素が注入されない試料と同様である。例えば、図１６は、ホウ素が注入されなかった試料のＨＰＰの形成を示す“飛び出し”事象を示す３つの圧入における負荷／除荷曲線を示すグラフである。１つの特定の３×３の配列の９つの圧子のうち、これらの３つの圧子は、飛び出し事象を示す唯一のものであり、他の６つの圧子における除荷された曲線は減少した負荷を有する侵入深さの滑らかな減少を示した。図１７は、これらの９つの圧子のうちの５つのＩ−Ｖ特性を示すグラフである。圧入される領域にホウ素が注入されないので、試料は、焼き鈍しの後であってもショットキー型の整流挙動を有する。１０ｋｅＶのより低いエネルギーでホウ素が注入された試料もこのタイプの挙動を示した。飛び出し事象がないことが圧入負荷／除荷曲線から明らかである場合、圧入された領域は、平坦なＩ−Ｖ特性１４０２によって示されるように、主に絶縁体のままである。対照的に、Ｉ−Ｖ整流特性１４０４は、その負荷／除荷曲線が飛び出し事象を示した試料でのみ観察され、ＨＰＰの形成を示し、それは、焼き鈍しによって多結晶Ｓｉ−Ｉに続いて変態される。
【００５８】
上記にもかかわらず、飛び出し事象を示す全ての試料が焼き鈍し後に整流挙動も示すとは限らないことが見られた。例えば、この場合、飛び出し事象を示す３つの試料の１つが平坦なＩ−Ｖ特性１４０２を有したことが見られた。高圧のＳｉ−ＩＩＩ／Ｓｉ−ＸＩＩの閾値体積が上述のような熱処理によって多結晶Ｓｉ−Ｉを形成するために要求されることと思われる。従って、この場合、試料“圧入４”は、全ての飛び出し事象の最も小さい印加された負荷においても発生する最も小さい飛び出し事象を示したが、この閾値体積を下回る。これは、これらの条件下でＨＰＰ変態へのＳｉ−ＩＩの核生成の限定された性質によって引き起こされるものであろうと思われる。Ｓｉ−ＩＩのより大きな体積が負荷中に形成されると、ＨＰＰが除荷中に核生成されると思われる。ＨＰＰが少しも核生成されなければ（除荷が速い場合など）、この領域はａ−Ｓｉに変態する。
【００５９】
この材料の系の様々な状態は、図２０に概略的に表される。この図の左側のこの３つの領域１７０２、１７０４、１７０６は、圧入の直後のこの系の３つの状態を表し、一方、この図の右側の２つの状態１７０８、１７１０は、上記のような１７５から４５０℃のレジームの低温熱処理に続く系の２つの状態を表す。これらの状態の垂直分布は、圧入中の圧力開放の速度（“除荷速度”とも称される）に相当し、圧力開放の速度が図の上部に向かって増加する。
【００６０】
従って、破線１７１２によって表される特定の閾値を超える高い除荷速度は、主にａ−Ｓｉの形成をもたらす。反対に、第２の破線１７１４によって表される第２の閾値未満の除荷速度は、圧入された領域がほとんど完全に高圧の相Ｓｉ−ＩＩＩ／Ｓｉ−ＸＩＩに変態することをもたらす。２つの閾値１７１２、１７１４の間の領域１７０４は、非晶質シリコン及び高圧の相の可変の混合物を生成する。閾値除荷速度１７１２、１７１４が固定値ではないが、圧力アプリケーターの形状及び寸法、圧力が印加される材料の物理的構造（例えば、バルクまたは層形態であるか、あらゆる層の厚さ）及び使用される特定の半導体を含む処理条件に依存することは理解されるべきである。
【００６１】
低温焼き鈍しまたは熱処理に続いて、最終的な結果物は、図２０の右側の２つの相１７０８、１７１０の一方である。具体的には、ａ−Ｓｉの体積率が破線１７１６によって概略的に示される閾値を超える場合、この系の焼き鈍し後の状態はａ−Ｓｉ１７０８である。反対に、ａ−Ｓｉの割合が閾値１７１６未満である場合、熱処理は、圧入された領域をＳｉ−Ｉ１７１０に変態する。
【００６２】
Ｓｉ−Ｉ１７１０の形成をもたらす焼き鈍し条件を決定するために、混合された高圧の相Ｓｉ−ＩＩＩ／ＸＩＩの焼き鈍し反応速度論は、高圧の相を形成するために圧入された初期結晶Ｓｉ−Ｉ試料で測定された。ここで調べられた全ての場合は、除荷の早期の段階で“飛び出し”を与える圧子であり、従って、ａ−Ｓｉの体積は、後続の焼き鈍し中におけるＳｉ−Ｉへの変態に対する閾値１７１６未満であった。
【００６３】
高圧の相の量は、ラマン分光計を用いて質的に測定され、図１８は、０、２０及び１２０分間の時間にわたって１７５℃で焼き鈍しされた圧入された試料からの各々のラマンスペクトルを、圧入されていないＳｉ−Ｉからのラマンスペクトルと共に示す。これらのようなラマンスペクトルは、この高圧の相をＳｉ−Ｉに完全に変態するために各々の焼き鈍し温度において要求される最も短い焼き鈍し時間を決定するために使用され、完全な変態における基準は、高圧の相に関連するピークがラマンスペクトルから消失し、従ってこのスペクトルがＳｉ−Ｉにおけるスペクトルと基本的に等しくなる場合である。図１９は、焼き鈍し温度の関数として結果として得られる結晶化時間を示すグラフであり、直線１６０２は、データポイントに最も適合するラインであり、０．６５プラス／マイナス０．０８ｅＶの活性化エネルギーを示す。しかしながら、これらの測定が結晶性のＳｉ−Ｉ試料の圧入におけるものであることを覚えておくべきである。緩和されたａ−Ｓｉ試料における同様の測定が同様の活性化エネルギーを与えるが、焼き鈍しが、それがＳｉ−Ｉ試料の場合の少なくとも４倍長く起こる。
【００６４】
図２０に戻って、ａ−Ｓｉの体積率が閾値未満である場合、低温焼き鈍しが、圧入された領域を多結晶Ｓｉ−Ｉ相１７１０に変態することが思い起こされる。また上記のように、名目上等しい条件下で行われる圧入が非常に異なる相組成物を生成することができるように、圧入条件、特に圧力開放の速度に依存して、ＨＰＰへの相変態が、核生成制御されるものと考えられ、最終的な相の核生成は、性質的に静的である。従って、圧入条件が、最終相が大幅に変化することがあるこのような核生成レジームである場合、最終相が再現可能な結果物を提供するために実際に存在することを評価することができることが重要である。
【００６５】
堅い圧子を用いた負荷中に、圧子の下のダイヤモンド立方Ｓｉ−Ｉは、局所静圧（local hydrostatic）として金属性のＳｉ−ＩＩ相に変態し、せん断応力は、Ｓｉ−ＩからＳｉ−ＩＩ変態を促進するために十分に大きくなる。速い負荷中に、Ｓｉ−ＩＩ材料は、ほとんど完全にａ−Ｓｉに変態することができる。遅い除荷中に、Ｓｉ−ＩＩ材料のいくつかは、残りのＳｉ−ＩＩ材料がａ−Ｓｉに変態しながら、高圧相（ＨＰＰ）に変態してもよい。ＨＰＰの生成は、除荷中に飛び出し事象の存在と同時に起こることが知られているので、この事象の出現は、少なくとも幾つかのＳｉ−ＩＩ材料のＨＰＰへの変態を示す。しかしながら、ナノメートルスケールの小さな変態された体積において、核生成駆動されるＳｉ−ＩＩからＨＰＰへの変態の確率的性質のために、２つの相、ＨＰＰ及びａ−Ｓｉの体積比は、同一の負荷及び除荷条件下において形成される２つの圧子間でさえ変化することができる。結果的に、より大きな領域の圧入によって生成されるＳｉ−ＩＩのより大きな体積は、ＨＰＰを核にしそうであり、従って、より再現可能である。例えば、４μｍを超える直径の球形の圧子における遅い除荷速度において、ほとんど１００％の場合において閾値を超える未処理の圧子でＨＰＰの体積を達成することができる。例えば１００ｎｍ未満である極めて小さな圧子において、これは常に起こるものではないが、このような場合に、繰り返し負荷（例えば、図２３及び２４に示されるような）は、ＨＰＰの生成を保証するために使用されることができる。
【００６６】
ＨＰＰがａ−Ｓｉ（例えば、ρＳｉ−ＩＩＩ≒１．１３ρａ−Ｓｉ）より密度が高いことに基づいて、ａ−Ｓｉに対するＨＰＰのより高い割合を有する圧入される材料は、より小さい体積を有するべきである。さらに、結果として得られる圧入される材料の体積は、未処理の圧入深さと反対に対応する。従って、未処理の圧入深さ（residual indentation depth）単独に基づく圧入された材料においてａ−Ｓｉに対するＨＰＰの比を予想することができるかもしれない。その場合、未処理の圧入深さが大きくなればなるほど、圧入される材料のＨＰＰの量が大きくなる。未処理の圧入深さは、負荷サイクルの終了に対する負荷配置曲線に適切（好ましくはベキ乗則）な関数の曲線適合によってゼロ力における圧入深さを推定することによって決定されることができる。
【００６７】
図２１は、印加された負荷と、同一の負荷及び除荷条件を用いた円錐形（spheroconical）圧子を用いて行われた３つの圧入における元の表面と比較した位置との間の関係を示すグラフである。具体的には、負荷は、最大の印加された負荷の維持期間なしに、１ｍＮｓ−１の速度で印加され、０．３３３ｍＮｓ−１の速度で除去された。これらの試料の除荷挙動が、実質的に他のものと異なり、一の曲線１８０２は如何なる飛び出し事象も示さず、他の曲線１８０４、１８０６の両方は、実施的に異なる大きさの飛び出し事象を示すことがグラフから明らかであろう。３分の２の力まで負荷を掛けることによって、図２２に示されるように、これらの曲線の最終的な部分は線形になり、最終的な配置深さを決定するための曲線の推定を容易にする。この方法によって決定される３つの対応する最終位置は、３つの矢印１８０８、１８１０、１８１２によって示されており。位置の深さが増加するに伴って高圧の相の割合の増加を明らかに示す。
【００６８】
特にナノスケールの圧子において圧入される領域の高圧相の体積割合を評価することができることに加え、低温焼き鈍しが、圧入される領域をＳｉ−Ｉ１７１０に変態するために適用されることができるように、この体積割合が破線１７１６によって図２０に概略的に表される閾値量を超えることを保証することができることが非常に望まれる。この目的のために、高圧の相の体積割合が所望の閾値未満であると評価されると、体積割合が少なくとも所望の閾値と等しくなるまで、圧入される領域が１回またはそれ以上の回数にわたって単に再圧入されることができるように、繰り返される又は周期的な圧入は、特定の領域に適用されることができる。この目的を達成するために、周期的な又は断続的な負荷は、例えば図２３に示されるように圧子の先端４０６に印加されることができる。
【００６９】
上記のような最終的な移動深さを監視することに加えて、圧入される領域を通って流れる電流は、圧入によって生成される相の指標として使用されることもできる。図２４は、図２３に示される周的な力を１つの試料に印加することによって生成される、時間を関数とする電流を示すグラフである。圧入される領域への負荷の繰り返される周期的な印加に伴って、いくつかの点において、この領域は、開放中にＨＰＰへ変態し、測定される電流の不規則な変化２４０２と同時に起こる飛び出し事象を引き起こす。
【００７０】
ＨＰＰは、ａ−Ｓｉより大幅に導電性であり、圧入停止相の機械的特性は、図２４における印加される最大の負荷に存在するこれらのＨＰＰが、これらの条件下において金属性のＳｉ−ＩＩに変形して戻ることができないことを示す。従って、周期的な負荷は、保証するために使用することができ、ＨＰＰの大きな体積が除荷中に生成し、そのため、低温焼き鈍しにおいてｐｏｌｙ−Ｓｉ−Ｉへの後続の変体を保証する。
【００７１】
以上に記載された工程は、ドーピングされたポリシリコンを形成するために通常要求される温度より十分に低い温度において、すなわち、以上に記載されたように圧力の印加及び除去がない状態で、ドーピングされたポリシリコンを形成するために特に有用である。従って、ここに記載されたドーピング工程は、これらの構成要素を劣化させるかもしれない高い温度に試料、ウエハまたは薄膜を実施的にさらすことなく、試料、ウエハ、または薄膜（例えばＴＦＴ）装置に非常に高い導電特性を生成するために使用することができる。例えば、平板パネル産業において、非晶質シリコンは、ガラス基板上に堆積することができ、次いで、望まれない高い温度にガラス基板をさらすことなくドーピングされたポリシリコンを形成するために上記のように処理することができる。多様な同様のまたは他の用途が予想されることができることは当業者には明らかであろう。
【００７２】
記載されたドーピング工程は、ドーパント原子（上記のような）を含有する非晶質相から半導体のドーピングされた結晶相を生成するために適用される場合に特に有利であるが、この工程が、半導体の初期の結晶相に適用することができることは明らかであろう。実際、初期の又は最終的な変態された相は、同一でさえありえる。
【００７３】
ドーピング工程がドーピングされたシリコンを形成することに関して以上に記載されているが、この工程が、他の半導体に同様に適用することができることは当業者に明らかであろう。ここで、ドーパント原子を含有する半導体の１つの相に対する圧力の印加及び開放は、ドーピングされた結晶相または非晶質相を形成するために半導体が少なくとも１つの相変態を経験することを引き起こす。通常、半導体のドーパントの活性化は、熱的に活性化され、ドーパント種が実質的に結晶格子構造内の置換位置に位置するように、ドーパント種の原子による半導体の原子の移動を容易にするために比較的高い温度を要求する。しかしながら、このドーピング工程は、ドーパント原子が結晶格子サイトを占有することを可能にすることによって、相変態中に起こる原子再配列中にこれを基本的に非熱的に（または、少なくとも実質的に低下した温度において）達成することができる。さらに、結果として得られる相が準安定である場合、最終的な望まれる層へのさらなる層変態は、比較的低い温度まで加熱することによって生じるかもしれない。特に、この温度は、圧力誘起相変態の使用なしに最終相のドーパントを活性化するために要求される温度より実質的に低いことがありえる。さらに、この初期相が非晶質であり、既存のドーピング工程が結晶相への熱誘起相変態に依存し、比較的高温にさらされることも要求する。ここに記載されたドーピング工程は、これらの望まれない高温／高熱負荷工程段階を避けることを可能にする。
【００７４】
最終的に、“パターニング工程”というタイトルが付けられた国際特許出願番号ＰＣＴ／ＡＵ２００６／０００７８６は、半導体の第２相の１つ又はそれ以上の対応する変態された領域を生成するために、圧力が印加され、半導体の第１相の１つ又はそれ以上の領域から圧力が開放される関連する工程を記載している。変態される領域は、基本的にあらゆる所望の形状及び構成で生成されることができ、従って、この工程は、パターニング工程と称される。変態された領域は、半導体の変態されていない領域と異なる物理的特性を通常有するので、パターニング工程は、導電通路、電子デバイス（ディスプレイ装置用の薄膜トランジスタを含む）、太陽電池、光学装置、機械的構造物などの装置の機能的な要素を生成するために使用されることができる。このような装置を形成することに加えて、パターニング工程がマークのないリソグラフィの形態であると考えられることもでき、変態される領域の変化した物理的特性は、エッチングなどの減すべき工程にさらされる際に除去速度の変化を含むことができることは明らかであろう。
【００７５】
ここに記載されたドーピング工程が、パターニング工程によって生成される局所的な変態された領域またはパターニングされた領域間のコントラストを向上させるために使用することができることは当業者に明らかであろう。例えば、パターニングされた領域は、同時に形成し、ドーピングすることができる。ドーパント活性化がない状態でさえある変態された領域の変化した電気伝導率は、変態されない領域がドーピングされない一方で、変態されたパターニングされた領域がドーピングされるように、パターニングする前に不活性のドーパント原子を半導体に包含することによって高めることができる。上記のように、例えば、正味の影響が、処理されない１つ又はそれ以上のドーピングされない領域と同一の相の１つ又はそれ以上の局所的にドーピングされた領域を生成するものであるように初期の又は最終的な相は同一でさえありえる。
【００７６】
添付の図面を参照してこれまでに記載されたような本発明の範囲から逸脱することなく多くの修正が当業者に明らかであろう。
【符号の説明】
【００７７】
４０２  非晶質層
４０４  基板
４０６  圧子の先端
５０２  電圧／電流供給装置
１００２  結晶シリコン領域
１００４  非晶質シリコンストリップ
１００６  二酸化シリコン層
１００８  圧入されたライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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