(57)【要約】  受信信号Ｒを受け取って、増幅信号ＡをＡＤ変換器２０に出力するように構成された可変利得増幅器１１と、前記増幅信号Ａを受け取るため、かつ前記可変利得増幅器１１の利得を制御するために前記可変利得増幅器１１に接続されている利得制御部１２とを具備した自動利得制御回路を提供する。利得制御部１２は、増幅信号Ａが所定のしきい値に達するたびにしきい値イベントの発生を決定し、しきい値イベントの発生のたびに可変利得増幅器１１の利得を減少させ、前回のしきい値イベントからの待機時間を計測し、待機時間が規定待機時間よりも長く、かつ可変利得増幅器１１の利得が最大値でない場合に、可変利得増幅器１１の利得を増大させるように構成される。
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【特許請求の範囲】
【請求項１】
受信信号を受け取って、増幅信号をＡＤ変換器に出力するように構成された可変利得増幅器と、
前記増幅信号を受け取るため、かつ前記可変利得増幅器の利得を制御するために前記可変利得増幅器に接続された利得制御部と
を具備した自動利得制御回路であって、
前記利得制御部が、
増幅信号が所定のしきい値に達するたびにしきい値イベントの発生を決定し、
しきい値イベントの発生のたびに可変利得増幅器の利得を減少させ、
前回のしきい値イベントからの待機時間を計測し、
待機時間が規定待機時間よりも長く、かつ可変利得増幅器の利得が最大値でない場合に、可変利得増幅器の利得を増大させるように構成されていることを特徴とする自動利得制御回路。
【請求項２】
前記利得制御部が、ＡＤ変換器の２つのサンプル値間で可変利得増幅器の利得を変化させるように構成されていることを特徴とする請求項１に記載の自動利得制御回路。
【請求項３】
前記利得制御部が、ＡＤ変換器によって与えられた第１デジタル値と、可変利得増幅器の利得を表す第２デジタル値とをシリアルバスを介して送信するように構成されていることを特徴とする請求項１又は２に記載の自動利得制御回路。
【請求項４】
しきい値イベントの発生のたび、かつ可変利得増幅器の利得が最小値でない場合に、前記利得制御部が、２の倍数分の１に可変利得増幅器の利得を減少させることを特徴とする請求項１ないし３のいずれか１項に記載の自動利得制御回路。
【請求項５】
しきい値イベントの発生のたび、かつ可変利得増幅器の利得が最小値でない場合に、前記利得制御部が、２つの連続した第１デジタル値間の差の絶対値に応じた所定の値だけ可変利得増幅器の利得を減少させることを特徴とする請求項３に記載の自動利得制御回路。
【請求項６】
待機時間が規定待機時間よりも長く、かつ可変利得増幅器の利得が最大値でない場合、前記利得制御部が、２の倍数倍に可変利得増幅器の利得を増大させることを特徴とする請求項１ないし５のいずれか１項に記載の自動利得制御回路。
【請求項７】
前記利得制御部が、プログラマブルロジックデバイス（ＰＬＤ）であることを特徴とする請求項１ないし６のいずれか１項に記載の自動利得制御回路。
【請求項８】
特定用途向け集積回路（ＡＳＩＣ）で構成されることを特徴とする請求項１ないし６のいずれか１項に記載の自動利得制御回路。
【請求項９】
前記利得制御部が、２つのＡＤ変換器と２つの可変利得増幅器とで、２つのチャネルを管理する機能を有し、
前記２つのＡＤ変換器及び前記２つの可変利得増幅器のそれぞれは、１つ又は２つの回路で構成されていることを特徴とする請求項１ないし８のいずれか１項に記載の自動利得制御回路。
【請求項１０】
前記可変利得増幅器が、デジタルポテンショメータを具備した反転増幅器から成ることを特徴とする請求項１ないし９のいずれか１項に記載の自動利得制御回路。
【請求項１１】
請求項１ないし１０のいずれか１項に記載の自動利得制御回路を具備したシステムであって、
前記可変利得増幅器から前記増幅信号を受け取るために前記自動利得制御回路に接続されたＡＤ変換器をさらに具備することを特徴とするシステム。
【請求項１２】
前記可変利得増幅器に接続された振動センサをさらに具備し、
前記受信信号が、前記振動センサから前記可変利得増幅器によって受け取られることを特徴とする請求項１１に記載のシステム。
【請求項１３】
受信信号を増幅して、増幅信号を出力する可変利得増幅器の自動利得制御方法であって、
増幅信号が所定のしきい値に達するたびにしきい値イベントの発生を決定する段階と、
しきい値イベントの発生のたびに可変利得増幅器の利得を減少させる段階と、
前回のしきい値イベントからの待機時間を計測する段階と、
待機時間が規定待機時間よりも長く、かつ可変利得増幅器の利得が最大値でない場合に、可変利得増幅器の利得を増大させる段階と
を有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動利得制御（ＡＧＣ）回路、そのような回路を具備したシステム、及び自動利得制御方法に関する。
【背景技術】
【０００２】
より正確には、本発明は、受信信号を受け取って、増幅信号をアナログトゥデジタル（ＡＤ）変換器（ＡＤＣ）に出力するように構成された可変利得増幅器（ＶＧＡ）と、上記増幅信号を受け取るため、かつ上記可変利得増幅器の利得を制御するために上記可変利得増幅器に接続されている利得制御部（ＧＣ）とを具備した自動利得制御回路に関する。
【０００３】
受信信号が、例えば、振動センサからの信号である場合、受信信号は、その振幅に桁違いの変動を伴うインパルス信号となるおそれがある。
【０００４】
一般に、低入力利得かつ高分解能のＡＤ変換器（ＡＤＣ）が、そのような受信信号を変換するために使用される。しかしながら、受信信号がインパルス信号である場合、ＡＤＣフルスケール入力電圧レンジと受信信号最大電圧との間の大きな開きを調整する必要がある。すなわち、たいていの場合、増幅信号は、非常に小さい振幅しか有さず、雑音も多い。さらに、高分解能ＡＤＣの使用は、高コストである。
【０００５】
別の方法は、ＡＤＣの直前に自動利得制御（ＡＧＣ）回路を置くことである。ＡＧＣ回路とは、増幅信号レベルが実質的に一定に保たれるように、受信信号の大きさに応じて利得を実質的に変化させる回路を指す。特許文献１に記載されているように、ＡＧＣ回路は、受信信号のための少なくとも１つのアナログ増幅器を備える。アナログ増幅器は、アナログフィードバック信号によって自動的に制御される。残念なことに、増幅信号は、ＶＧＡ利得制御電圧を生成するために、フィードバックループに統合されなければならない。故に、時定数は、充分に大きくなければならず、そのようなＡＧＣ回路は、振幅が大きく変動するインパルス信号に適さない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５６０６２８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、積分回路を必要としない、自動利得制御のための有効な回路を提供することによって、この問題を解決することにある。
【課題を解決するための手段】
【０００８】
これを達成するために、利得制御部は、増幅信号が所定のしきい値に達するたびにしきい値イベントの発生を決定し、しきい値イベントの発生のたびに可変利得増幅器の利得を減少させ、前回のしきい値イベントからの待機時間を計測し、待機時間が規定待機時間よりも長く、かつ可変利得増幅器の利得が最大値でない場合に、可変利得増幅器の利得を増大させるように構成されている。
【０００９】
ＶＧＡの利得のこの調整のおかげで、第１インパルスの間であっても受信信号の振幅の変化を予測でき、かつ受信信号の大きな変化にもかかわらず、一定の信号対雑音比（ＳＮＲ）を得ることができる。さらに、ＶＧＡ及び利得制御部のコストは、比較的低く、量子化雑音を伴う高分解能ＡＤＣよりも低コストとなり得る。
【００１０】
本発明の提案する自動利得制御回路の好適な実施態様において、以下の特徴のうちの１つ及び／又はそれ以上が、選択的に組み合わされてよい。
利得制御部は、ＡＤ変換器の変換の２つのサンプル値間で可変利得増幅器の利得を変化させるように構成されている
利得制御部は、ＡＤ変換器によって与えられた第１デジタル値と、可変利得増幅器の利得を表す第２デジタル値とをシリアルバスを介して送信するように構成されている。
しきい値イベントの発生のたび、かつ可変利得増幅器の利得が最小値でない場合に、利得制御部は、２の倍数分の１に可変利得増幅器の利得を減少させる。
しきい値イベントの発生のたび、かつ可変利得増幅器の利得が最小値でない場合に、利得制御部は、２つの連続した第１デジタル値間の差の絶対値に応じた所定の値だけ可変利得増幅器の利得を減少させる。
待機時間が規定待機時間よりも長く、かつ可変利得増幅器の利得が最大値でない場合に、利得制御部は、２の倍数倍に可変利得増幅器の利得を増大させる。
利得制御部は、プログラマブルロジックデバイスである。
自動利得制御回路は、特定用途向け集積回路である。
利得制御部は、２つのＡＤ変換器と２つの可変利得増幅器とで、２つのチャネルを管理する機能を有し、それらのそれぞれは、１つ又は２つの回路である。
可変利得増幅器は、デジタルポテンショメータを具備した反転増幅器から成る。
【００１１】
本発明の別の目的は、自動利得制御回路を具備したシステムを提供することであり、本システムは、上記可変利得増幅器から上記増幅信号を受け取るために上記自動利得制御回路に接続されているＡＤ変換器をさらに具備する。
【００１２】
本システムは、上記可変利得増幅器に接続されている振動センサをさらに具備する。上記受信信号は、上記振動センサから上記可変利得増幅器によって受け取られる。
【００１３】
本発明の別の目的は、受信信号を受け取って、増幅信号を出力する可変利得増幅器の自動利得制御の効果的な方法を提供することにある。本方法は、増幅信号が所定のしきい値に達するたびにしきい値イベントの発生を決定する段階と、しきい値イベントの発生のたびに可変利得増幅器の利得を減少させる段階と、前回のしきい値イベントからの待機時間を計測する段階と、待機時間が規定待機時間よりも長く、かつ可変利得増幅器の利得が最大値でない場合に、可変利得増幅器の利得を増大させる段階とを有する
【００１４】
発明のその他の特徴及び利点が、その複数の実施形態のうちの１つについての以下の詳細な説明と、添付の図面の参照とから明らかとなる。各実施形態は、限定を意図せず、例示を目的として提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明による自動利得制御（ＡＧＣ）回路の構成図である。
【図２】可変利得増幅器（ＶＧＡ）の構成図である。
【図３】受信信号を示す。
【図４】図３の受信信号を増幅した信号を示す。
【発明を実施するための形態】
【００１６】
図１において、センサ１は、センサ信号Ｓを生成する。センサ信号Ｓは、例えば、物体の振動を示す。その場合、センサは圧電素子となる。センサ信号Ｓは、信号調整（ＳＣ）回路２に入力される。信号調整回路２は、センサ信号Ｓの高周波ノイズを減少させるために少なくともフィルタから成り、受信信号Ｒを出力する。自動利得制御（ＡＧＣ）回路１０は、上記受信信号Ｒを受け取って、増幅信号Ａを生成する。増幅信号Ａは、ＡＤ変換器（ＡＤＣ）２０によって、デジタルデータＤに変換される。
【００１７】
例えば、ＡＤＣ２０は、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ社のＰＣＭ１８０３であってよい。これは、高性能で安価な、シングルチップステレオＡＤ変換器である。その場合、ＡＤＣ２０は、シリアルオーディオデジタルデータＤの同期用のクロック信号ＣＬＫと、現在の変換データＤが左右どちらの入力チャネルからのものであるかを明らかにするためのレフト−ライト信号ＬＲＣＬＫとを、ＡＧＣ回路１０に提供する機能を有する。これらの追加的な信号は、ＡＤＣとの同期のため、及び各サンプルを識別するために、ＡＧＣ回路１０に有用である。
【００１８】
自動利得制御（ＡＧＣ）回路１０は、可変利得増幅器（ＶＧＡ）１１と、利得制御部（ＧＣ）１２とから少なくとも成る。
【００１９】
ＶＧＡは、図２に示されたように展開される。それは、反転増幅器１３であり、最終的に、増幅器供給電圧Ｖｃｃの半分であるＶｃｃ／２を中心とする信号を用いる。この増幅段は、３つの抵抗器、すなわち、入力抵抗器１４（抵抗Ｒａ）、第１帰還抵抗器１５（抵抗ｒ）、及び第２帰還抵抗器１６（抵抗Ｒｂ）を用いる。第１及び第２帰還抵抗器１５，１６は、直列に接続されている。そして、反転増幅器１３の利得は、以下の式によって与えられる。
【００２０】
【数１】
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【００２１】
この種のシンプルな反転増幅器は、その抵抗値を調整することによって広い範囲の利得を得ることを可能にする。
【００２２】
第２帰還抵抗器１６は、プログラマブル可変抵抗器であり、デジタルポテンショメータとも称される。そのような種類の抵抗器の一例としては、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ社のＡＤ５１６２がある。これは、デュアル２５６ポジションシリアルペリフェラルインタフェース（ＳＰＩ）デジタルポテンショメータである。ＳＰＩバスは、比較的遅い速度での接続のために多くのマイクロプロセッサ周辺チップによって使用される４線同期式シリアル通信インタフェースである。このＳＰＩバスは、利得制御部（ＧＣ）１２から可変利得増幅器（ＶＧＡ）１１へと、デジタル利得値Ｇを伝達するために、ＡＧＣで使用できる。
【００２３】
ＡＤ５１６２のような８ビットデジタルポテンショメータの場合では、デジタル利得値Ｇは、０から２５５の間の任意の整数値をとり得る。第２帰還抵抗器１６の抵抗値Ｒｂは、以下のシンプルな一次式によって与えられる。
【００２４】
【数２】
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【００２５】
ここで、Ｒｅは終端間抵抗値（最大抵抗値）であり、Ｒｗはワイパー接点抵抗値（最小抵抗値）である。
【００２６】
反転増幅器１３の第１帰還抵抗器１５は、ワイパー抵抗Ｒｗの働きを補償するために役立つ。故に、例えば以下の２つの要素によって、反転増幅器１３の利得の実際の発展を得る可能性がある。
【００２７】
利得制御部（ＧＣ）は、図１に詳細に記載されており、かつそれ自体は、信号比較器１７と論理回路１８とからなる。
【００２８】
信号比較器１７は、増幅信号Ａをしきい値Ｔと比較して、２値比較信号Ｃを出力する。
【００２９】
一般に、増幅信号Ａが中心値をとらない場合、比較器１７は、増幅信号Ａをしきい値Ｔ１及びしきい値Ｔ２と比較する。増幅信号Ａがしきい値Ｔ１よりも大きいか又はしきい値Ｔ２よりも小さい場合、比較信号Ｃは、電圧Ｖｃｃによって表される真の状態となる。そうでない場合、比較信号Ｃは、ゼロ電圧又は接地電圧によって表される偽の状態となる。
【００３０】
実際には、ただ１つのしきい値Ｔが、比較信号Ｃを定めるために使用される。信号の中心が０ボルト周辺にある場合、比較信号Ｃは、Ｔに等しいＴ１と、−Ｔに等しいＴ２とを用いて、上記の一般的な場合と同様に決定される。信号の中心がＶｃｃ／２ボルト周辺にある場合、比較信号Ｃは、Ｖｃｃ／２＋Ｔに等しいＴ１と、Ｖｃｃ／２−Ｔに等しいＴ２とを用いて、上記の一般的な場合と同様に決定される。
【００３１】
図１、図３、及び図４は、構成図と、中心がゼロボルト周辺にある信号とを示している。関連する説明は、信号の中心がゼロボルト周辺にあることに基づいている。
【００３２】
論理回路１８は、比較信号Ｃ、ＡＤＣデジタルデータＤ、及びＡＤＣクロック信号ＣＬＫを用いて、ＶＧＡ １１に対して上記デジタル利得値Ｇを提供するとともに、完全デジタルデータＤＯＵＴ及びクロック信号ＣＬＫを、マイクロコントローラ、マイクロプロセッサ、又はデジタル信号プロセッサ（ＤＳＰ）のようなユーザ回路（図示せず）に提供する。
【００３３】
論理回路１８は、いくつかの互いに接続された論理ゲート回路を用いて、又は、ＰＡＬデバイス（プログラマブルロジックアレイ）、ＧＡＬデバイス（ジェネリックアレイロジック）、ＣＰＬＤデバイス（コンプレックスプログラマブルロジックデバイス）、ＦＰＧＡデバイス（フィールド−プログラマブルゲートアレイ）などのプログラマブルロジックデバイス（ＰＬＤ）を用いて、又は、特定用途向け集積回路（ＡＳＩＣ）を用いて、又は、以下に記載されるすべての論理を実行するような任意のデバイスを用いて、作成できる。これらのＰＬＤは、ハードウェア記述言語（ＨＤＬ）と称される言語を用いることによってプログラムされる。ＡＳＩＣは、最終的には、ＡＧＣ回路１０、例えば、ＳＣ回路２、ＶＧＡ回路１１、ＧＣ回路１２、及びＡＤＣ回路２０を含むＡＧＣ回路の全機能のうちのいくらか又はすべてを統合できる。そして、製造量が多いために、ＡＳＩＣの設計は、ＰＬＤの設計よりも費用効率が良い。
【００３４】
初期化の際、論理回路１８は、ＶＧＡの利得値Ｇを最大値（例えば、８ビットデジタルポテンショメータの場合、２５５）に設定する。
【００３５】
次いで、論理回路１８は、増幅信号Ａが所定のしきい値Ｔに達するたびに、換言すれば、比較信号Ｃが真の状態となるたびに、しきい値イベントの発生を決定する。
【００３６】
しきい値イベント毎に、論理回路１８は、その出力利得値Ｇを減少させる（例えば、利得がデジタル利得値Ｇを変化させる２つの要素によって減らされる）ことによって、ＶＧＡの利得を減少させる。
【００３７】
また、論理回路１８は、前回のしきい値イベントからの待機時間を計測する。これは、比較信号Ｃが最後に真の状態となったときから単にサンプルを数えることによって実行できる。ＰＣＭ１８０３ステレオＡＤＣを使用する場合には、論理回路１８は、レフト−ライト信号ＬＲＣＬＫの立ち上がりエッジを計数するだけでよい。
【００３８】
ＶＧＡの利得が最大値（例えば、２５５）でなく、かつ計測された待機時間が規定値ΔＴよりも長い場合、論理回路１８は、デジタル利得値Ｇを増大させる（例えば、利得は、デジタル利得値Ｇを変化させる２つの要素によって増大される）ことによって、ＶＧＡの利得を増大させる。
【００３９】
計測された待機時間が上記規定値ΔＴよりも長くなる前に新しいしきい値イベントが発生した場合、論理回路１８は、その出力利得値Ｇを減少させることによって、ＶＧＡの利得を減少させ、かつ待機時間が、単純にゼロ値に初期化される。そして、ＶＧＡの利得は、しきい値イベントが発生しない場合の待機時間ΔＴ後の第１時間と、しきい値イベントが発生しない場合の待機時間２・ΔＴ後の第２時間とで増大できる。これを行う別の方法は、ＶＧＡの利得が最初に増大した際に、待機時間をゼロ値に初期化することである。この場合、ＶＧＡの利得は、（待機時間の前回の初期化から）しきい値イベントが発生しない場合の待機時間ΔＴ後の第２時間で増大できる。
【００４０】
論理回路１８は、ＡＤＣからのデジタルデータＤとＶＧＡのデジタル利得値Ｇとを合成した完全デジタルデータＤＯＵＴをユーザ回路に提供する。それによって、ユーザマイクロプロセッサ回路は、受信信号Ｒの実際の値を算出できる。また、２つのチャネルの場合（２つのＡＤＣ又はチャネルが２つあるＡＤＣを用いる場合）、論理回路１８は、これらのデバイスのすべてを管理するとともに、左チャネルのデジタルデータＤと、左チャネルのＶＧＡの利得値Ｇと、右チャネルのデジタルデータＤと、右チャネルのＶＧＡの利得値Ｇとを合成した完全デジタルデータＤＯＵＴを提供する。
【００４１】
本発明の第２実施形態では、ＶＧＡ １１の利得は、所定の値倍に増減される。所定の値は、例えば、２、４、又は２の倍数であってよい。
【００４２】
本発明の第３実施形態では、論理回路１８は、しきい値イベントの発生のたびに、ＡＤＣ ２０からの２つの連続したデジタルデータＤ間の差の絶対値ＤＩＦＦを以下のように算出する。
【００４３】
【数３】
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【００４４】
ここで、Ｔは、ＡＤＣのサンプリング間隔である。ｎは、サンプリング時点ｎＴを指す。ｎ−１は、前回のサンプリング時点（ｎ−１）Ｔを指す。Ｄ（ｎ）は、時点ｎＴにおけるＡＤＣ２０からのデジタルデータＤである。Ｄ（ｎ−１）は、時点（ｎ−１）ＴにおけるＡＤＣ２０からのデジタルデータＤである。
【００４５】
差の絶対値ＤＩＦＦが所定の値よりも小さい場合、利得は、第１係数、例えば、２によって、２分の１に減らされる。そうでない場合、利得は、上記第１係数よりも大きい第２係数、例えば、４によって、４分の１に減らされる。
【００４６】
本発明の第３実施形態のおかげで、ＶＧＡ １１の利得は、所定の値分の１に自動的に減らされ、かつＶＧＡ １１の利得は、増幅信号Ａの展開にシンプルかつ充分に適合される。
【００４７】
図３は、本発明の自動利得制御を行っていない、振動センサ１からの典型的な増幅信号Ａを示す。図３からは、最初の大きいインパルスと、それに続くだんだん小さくなる複数の振動幅とを備えた振動構造物のインパルス応答が見て取れる。振動幅の減少の速度は、少なくとも振動構造物の減衰特性に依存する。図３から明らかなように、この増幅信号Ａをしきい値Ｔ未満に保つことは難しく、２回又は３回の振動の後、増幅信号Ａは、非常に小さくなる。こういったタイプの信号は、飽和問題の原因となり、そして、信号対雑音比が劣る。
【００４８】
例えば、点Ａ１と点Ａ２との間で、及び点Ａ３と点Ａ４との間で、増幅信号Ａは、しきい値レベルＴを越え、増幅器の飽和及び非線形化の高いリスクをともなう。
【００４９】
図４は、本発明の自動利得増幅器を用いた、同一の増幅信号Ａを示す。信号が点Ａ１でしきい値Ｔに達すると、利得制御部１２がＶＧＡ １１の利得を減少させ、信号は下降して、しきい値Ｔレベル未満に抑えられる。所定の待機時間ΔＴ後、増幅信号Ａは点Ａ５にあり、かつ利得制御部１２は、ＶＧＡ １１の利得を元のレベルへと増大させ、この後に続く修正されていない信号についての別のステップを生成する。この例は、ＡＧＣ １０が増幅信号Ａをどのようにしてしきい値Ｔ未満に保つかを例示したものである。
【００５０】
本発明のＡＧＣは、信号をしきい値未満かつ最大増幅値に保つように、可変利得増幅器の利得値を連続的に適応させる。そのために、増幅信号の信号対雑音比（ＳＮＲ）を一定かつ可能な限り高い値に保つ。これらのデバイス及び方法によって、高分解能ＡＤ変換器を用いるよりも低いコストで、受信信号の正確なＡＤ変換を実施できる。
【符号の説明】
【００５１】
１  センサ
２  信号調整回路
１０  自動利得制御回路
１１  可変利得増幅器
１２  利得制御部
１３  反転増幅器
１４  入力抵抗器
１５  第１帰還抵抗器
１６  第２帰還抵抗器
１７  信号比較器
１８  論理回路
２０  ＡＤ変換器
Ｓ  センサ信号
Ｒ  受信信号
Ａ  増幅信号
Ｄ  デジタルデータ信号
ＣＬＫ  クロック信号
Ｇ  デジタル利得値信号
Ｔ  しきい値信号
Ｃ  比較信号
ＤＯＵＴ  完全デジタルデータ信号
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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