(57)【要約】【課題】フィード・フォワード位相周波数検出器を備えた、高速且つ低ジッタの位相ロック・ループ（ＰＬＬ）を提供する。【解決手段】  位相周波数検出器に含まれる位相差センサは、基準信号の立ち上がりエッジとフィードバック信号の立ち上がりエッジとの間の位相差期間を指示する出力信号を供給する。また、この装置に含まれる進み−遅れセンサは、基準信号がフィードバック信号より進んでいる場合を指示する出力信号を供給する。さらに、ステアリング論理が、位相差センサ及び進み−遅れセンサの出力に結合される。このステアリング論理は、基準信号がフィードバック信号より進んでいる場合は、位相差期間信号を第１出力に導き、基準信号がフィードバック信号より遅れている場合は、位相差期間信号を第２出力に導く。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１入力、第２入力及び一の出力を有し、当該出力上に、前記第１入力上にある第１信号の立ち上がりエッジと前記第２入力上にある第２信号の立ち上がりエッジとの間の期間を指示する位相差期間信号を供給する位相差センサと、
前記位相差センサの前記第１入力に結合された第１入力、前記位相差センサの前記第２入力に結合された第２入力及び少なくとも１つの出力を有し、当該少なくとも１つの出力上に、前記第１及び第２信号のうちどちらが時間的に進んでいるかを表す出力信号を供給する進み−遅れセンサと、
前記位相差センサの前記出力及び前記進み−遅れセンサの前記少なくとも１つの出力に結合され、前記第１信号が前記第２信号より進んでいる場合は、前記位相差期間信号を第１出力に導き、前記第１信号が前記第２信号より遅れている場合は、前記位相差期間信号を第２出力に導くステアリング論理とを備える、装置。
【請求項２】
前記位相差センサが、前記第１入力上にある第２信号の立ち上がりエッジと前記第２入力上にある第１信号の立ち上がりエッジとの間の期間を指示する第２位相差期間信号を供給する、請求項１に記載の装置。
【請求項３】
前記第１入力信号が２ギガヘルツを超える周波数を有する、請求項１に記載の装置。
【請求項４】
前記位相差センサが排他的論理和ゲートから成る、請求項１に記載の装置。
【請求項５】
前記進み−遅れセンサがＤフリップフロップから成る、請求項１に記載の装置。
【請求項６】
前記ステアリング論理が２つのＡＮＤゲートから成る、請求項１に記載の装置。
【請求項７】
位相ロック・ループ・システムであって、
基準信号及びフィードバック・ループ信号を受け取り、第１出力上に正の位相振幅出力信号を供給し、第２出力上に負の位相振幅出力信号を供給するフィード・フォワード位相周波数検出器と、
前記正及び負の位相振幅出力信号を受け取るように前記フィード・フォワード位相周波数検出器の前記第１及び第２出力に結合され、前記正の位相振幅出力信号に応答して正の可変電流出力を供給し、前記負の位相振幅出力信号に応答して負の可変電流出力を供給するチャージ・ポンプと、
前記チャージ・ポンプに結合され、特定の周波数で発振し且つ前記チャージ・ポンプの前記可変電流出力に応答して周波数を変更するように構成された局部発振器とを備え、
前記局部発振器が、前記フィード・フォワード位相周波数検出器に対するフィードバック・ループ信号を供給し且つ当該システムが位相ロックされている場合は同期されたシステム出力クロック信号を供給する、位相ロック・ループ・システム。
【請求項８】
前記局部発振器の出力周波数を分周してより低い周波数を有する前記システム出力クロック信号を作成するように、前記局部発振器の前記出力に結合された第１分周器をさらに備える、請求項７に記載のシステム。
【請求項９】
前記フィードバック・ループ信号の周波数を分周するように、前記第１分周器の出力及び前記フィード・フォワード位相周波数検出器に結合された第２分周器をさらに備える、請求項７に記載のシステム。
【請求項１０】
前記チャージ・ポンプ及び前記局部発信器に結合されたフィルタをさらに備える、請求項７に記載のシステム。
【請求項１１】
第２基準信号及び第２フィードバック・ループ信号を受け取り、位相差−位相振幅出力信号を供給する位相周波数検出器と、
前記位相差−位相振幅出力信号を受け取るように前記位相周波数検出器に結合され、前記位相差−位相振幅出力信号に応答して電流出力を供給する第２チャージ・ポンプと、
前記第２チャージ・ポンプに結合され、前記第２チャージ・ポンプの前記電流出力に応答して周波数を変更するように構成された第２局部発振器とをさらに備え、
前記第２局部発振器が、前記位相周波数検出器に対する前記第２フィードバック・ループ信号を供給し且つ前記基準信号を前記フィード・フォワード周波数検出器に供給する、請求項７に記載のシステム。
【請求項１２】
位相ロック・ループを動作させるための方法であって、
フィード・フォワード位相周波数検出器により基準信号及びフィードバック信号を受け取るステップと、
前記基準信号と前記フィードバック信号との間の位相差の期間に応答して位相差期間信号を生成するステップと、
前記基準信号が前記フィードバック信号より進んでいる場合は、前記位相差期間信号を第１出力に導くステップと、
前記基準信号が前記フィードバック信号より遅れている場合は、前記位相差期間信号を第２出力に導くステップとを含む、方法。
【請求項１３】
前記基準信号を第１ステージの位相ロック・ループから受け取るステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第１出力によりチャージ・ポンプを活性化するステップをさらに含む、請求項１２に記載の方法。
【請求項１５】
前記第１出力を受け取るべき前記チャージ・ポンプ内の電流源を活性化するステップをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記第２出力により前記チャージ・ポンプ内の電流シンクを活性化するステップをさらに含む、請求項１４に記載の方法。
【請求項１７】
前記チャージ・ポンプの出力をフィルタするステップをさらに含む、請求項１２に記載の方法。
【請求項１８】
前記位相差期間信号が導かれる前に当該位相差期間信号を遅延させるステップをさらに含む、請求項１２に記載の方法。
【請求項１９】
前記フィードバック・ループ信号を分周するステップをさらに含む、請求項１２に記載の方法。
【請求項２０】
前記基準信号を２ギガヘルツを超える周波数で動作させるステップをさらに含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信及びデータ処理の分野に属し、さらに詳細に説明すれば、位相周波数検出器の分野に属する。
【背景技術】
【０００２】
電子装置の新しい各世代は、データをより高速に処理し、通信をより高速に行うことができる。従って、かかる電子装置を駆動するクロックは、電子装置の新しい各世代においてより高速に動作することが必要とされる。クロック速度及びデータ・レートがマルチ・ギガヘルツ／ギガビット毎秒の範囲に増加するにつれて、多数の設計課題が生じる。例えば、ジッタは、システムの重大な性能低下を引き起こすという理由で、クロック信号の重要な要素になる。ジッタは、「不安定」なクロック・パルスとして、或いは所望の形状からの逸脱、変動又は変位を有するクロック・パルスの一部として生じることがある。パルス波形又はパルス・タイミングが所望の時間又は振幅から変位する場合、この逸脱は、振幅変動、タイミング変動、位相幅変動及び他の変動という形でもたらされることがある。
【０００３】
クロック信号は、データ処理システム及び通信システムにおいて、諸回路間のデータ通信を同期させるために使用される。クロック及びデータ再生（ＣＤＲ）と呼ばれる１つの高精度クロック・アプリケーションは、比較的長い距離だけ離れている、システム全体の諸回路の同期を必要とすることがある。新しい設計要件は、通信システムがマルチギガ・ビットの範囲で動作することを指定する。かかる高周波数では、受信機のタイミングを着信データの波形と同期させることは、難しい問題である。というのは、かかる同期のためには、クリーンで且つ正確なクロック信号が必要となるからである。また、高品質の高速クロック信号を必要とする、他の多くのアプリケーションも存在する。例えば、無線周波数の送信機及び受信機、ナビゲーション装置及び他のシリアル・リンク通信機器は、頑強なクロック信号を必要とする。
【０００４】
位相ロック・ループ（ＰＬＬ）は、システム・クロックから高精度のクロック信号を生成するために使用されるが、ＰＬＬ内の諸コンポーネントは、しばしばジッタの源となる。ＰＬＬは、電圧制御発振器（ＶＣＯ）及びフィードバック・ループを有し、当該フィードバック・ループは、ＰＬＬが基準信号に関する一定の位相角を維持する場合には、正確なクロック出力を供給するようにＶＣＯの周波数を制御する。通信分野では、ＰＬＬは、コヒーレント・キャリア追尾及びしきい値改善、ビット同期及びシンボル同期のために広汎に使用されている。前述のように、ＰＬＬのジッタは、マルチ・ギガヘルツ範囲のような高いクロック周波数で重要な問題になる。フィードバック・ループ内に狭帯域幅を有するＰＬＬは、フィードバック・ループ内の制御信号が雑音及びその他の不安定要因に対し速やかに応答することが制限されることに起因して、ジッタに著しく寄与することがある。
【０００５】
シリアル・リンク送信機用の非常に低いジッタ値を有するクロック信号を生成するための１つの方法は、ＰＬＬ内にあるＶＣＯがジッタに寄与する程度を最大限に抑止するために、ＰＬＬ用のループ帯域幅をできるだけ広く選択するというものである。また、フィードバック・ループ内で非常に高い周波数の基準信号を使用することにより、ジッタを抑止することが望ましい。そのようにすれば、フィードバック内の分周値を小さくすることができるからである。しかし、かかる高周波数は、ＰＬＬ内で内部フィードバック・ループと共に通常の位相周波数検出器（ＰＦＤ）を使用することを禁止する。一般に、ＰＬＬの入力ステージとして設けられる通常のＰＦＤは、この高周波数入力及び高周波数フィードバック・ループに対応するように十分に速くスイッチすることができない。
【０００６】
ＰＬＬ内で使用される最も一般的なＰＦＤは、リセット可能な２つのエッジ・トリガ型フリップフロップ及びリセット・パス内のＡＮＤゲートを含む。このタイプのＰＦＤは、「順次位相周波数検出器」と呼ばれる。一般に、入来する基準信号及びＶＣＯフィードバック信号のエッジは、両信号がハイである場合に、ＰＦＤをリセットする。両信号の立ち上がりエッジの間の時間的な差は、位相差として検出され、これに由来して、位相周波数検出器（ＰＦＤ）という名前が付けられている。このタイプの通常のリセット・フィードバックに関連して、２つの重要な問題が存在する。
【０００７】
第１に、内部フィードバック・ループ速度又はＰＦＤのリセット信号の周波数は、ＰＬＬの最大動作速度を制限する。第２に、ＰＬＬが「位相ロック」に接近している場合は、潜在的な「不感帯」問題が存在する。システムが位相ロックに非常に接近する場合、フィードバック周波数は、位相ロックを確立するための分解能を有さず、そして出力周波数は、所望の周波数をオーバーシュート及びアンダーシュートするであろう。不感帯問題は、リセット・パス内に追加の遅延を挿入することにより解決することができる。しかし、この解決策は、追加の遅延を導入することを必要とするために、この追加の遅延なしでさえ解決するのが困難である、内部ループ・リセット／速度問題を増大させる。
【０００８】
前述のように、通常のＰＦＤは、組み合わせゲート付きの２つのフリップフロップに加えて、その後段に、不感帯問題を除去するための追加の遅延を導入する、１対のインバータを包含するであろう。リセット・フィードバックは、両フリップフロップの状態をリセットすることができるように、ＰＦＤの出力上にあるＵＰ及びＤＯＷＮ信号から両フリップフロップのリセット入力に供給される。かかるリセットに必要な時間遅延は、通常のＰＦＤの最大安定動作速度に関する主要な問題を引き起こす。
【０００９】
従って、フィードバック・リセットに固有のこの問題に起因して、内部フィードバック・ループなしのＰＦＤトポロジが提案された。例えば、R. van de Beek et al, “A 2.5-10-GHz clock multiplier unit with 0.22-ps rms jitter instandard 0.18-mm CMOS,” IEEE J. Solid-State Circuits, vol. 39, pp. 1862-1871, Nov. 2004 は、フィードバック・ループなしのＰＦＤを開示する。通常の順次ＰＦＤと比較すると、この文献で提案されたフィードバックなしのＰＦＤトポロジは、比較的高価で、信頼性が低く、複雑な解決策となっている。かかる解決策は、周波数検出（ＦＤ）パス内で低域フィルタとして使用され且つ位相検出（ＰＤ）パス内で高域フィルタとして使用される、精密なループ・フィルタを必要とする。また、このＦＤは、電圧制御発振器（ＶＣＯ）の所望の周波数の高々±２５％程度に相当する、制限された周波数取得範囲を有する。かかる解決策は、これら及び他の欠点のために、広汎に使用されていない。従って、ジッタを減少させるためには、高速ＰＬＬ内で高速に動作することができる、高信頼性で且つ低コストのＰＦＤが非常に有用であろう。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】R. van de Beek et al, “A 2.5-10-GHz clock multiplier unit with 0.22-ps rms jitter instandard 0.18-mm CMOS,” IEEE J. Solid-State Circuits, vol. 39, pp. 1862-1871, Nov. 2004
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従って、当分野では、前述の問題を全体として解決するために、フィード・フォワード位相周波数検出器（ＰＦＤ）を備えた、高速且つ低ジッタの位相ロック・ループ（ＰＬＬ）を提供することが要請されている。
【課題を解決するための手段】
【００１２】
１つの実施形態に従った装置は、第１入力、第２入力及び一の出力を有する、位相差センサを含む。前記出力は、前記第１入力上にある第１信号の立ち上がりエッジと前記第２入力上にある第２信号の立ち上がりエッジとの間の期間を指示する位相差期間信号を供給する。また、この装置に含まれる進み−遅れセンサは、前記位相差センサの前記第１入力に結合された第１入力、前記位相差センサの前記第２入力に結合された第２入力及び少なくとも１つの出力を有し、当該少なくとも１つの出力上に、前記第１及び第２信号のうちどちらが時間的に進んでいるかを表す出力信号を供給する。
【００１３】
さらに、ステアリング論理が、前記位相差センサの前記出力及び前記進み−遅れセンサの前記少なくとも１つの出力に結合される。前記ステアリング論理は、前記第１信号が前記第２信号より進んでいる場合は、前記位相差期間信号を第１出力に導き、前記第１信号が前記第２信号より遅れている場合は、前記位相差期間信号を第２出力に導く。前記位相差センサは、排他的論理和ゲートで実装され、前記進み−遅れセンサは、Ｄフリップフロップで実装され、前記ステアリング論理は、２つのＡＮＤゲートで実装される。
【００１４】
他の実施形態に従った位相ロック・ループ・システムは、基準信号及びフィードバック・ループ信号を受け取り、第１出力上に正の位相振幅（phase magnitude）出力信号を供給し、第２出力上に負の位相振幅出力信号を供給するフィード・フォワード位相周波数検出器を含む。また、このシステムに含まれるチャージ・ポンプは、前記正及び負の位相振幅出力信号を受け取るように前記フィード・フォワード位相周波数検出器の前記第１及び第２出力に結合される。このチャージ・ポンプは、前記正の位相振幅出力信号に応答して正の可変電流出力を供給し、前記負の位相振幅出力信号に応答して負の可変電流出力を供給する。
【００１５】
局部発振器（ＶＣＯ)は、前記チャージ・ポンプに結合され、特定の周波数で発振するように構成される。当該局部発振器は、前記チャージ・ポンプの前記可変電流出力に応答して周波数を変更し、この可変電流出力は、ループ・フィルタを使用して当該局部発振器のための制御電圧に変換される。当該局部発振器は、基準信号と同期されたシステム出力クロック信号を供給する。また、この信号からフィードバック信号が得られて、前記位相周波数検出器に戻される。
【００１６】
また、２ステージＰＬＬシステムが提供される。このシステムの第１ステージでは、通常のＰＦＤを有する通常のＰＬＬが使用される。前記通常のＰＬＬは、狭いループ帯域幅及び高いＱを有する局部発振器（ＶＣＯ)を使用することにより、入力上の基準信号に存在する殆どのジッタを減少させることを支援する。前記通常のＰＦＤは、基準信号及び第２フィードバック・ループ信号を受け取り、位相差−位相振幅出力信号を第２チャージ・ポンプに供給する。前記第２チャージ・ポンプは、前記位相差−位相振幅出力信号を受け取るように前記通常のＰＦＤに結合され、前記位相差−位相振幅出力信号に応答して電流出力を供給する。第２局部発振器が、前記第２チャージ・ポンプに結合され、前記第２チャージ・ポンプの前記電流出力に応答して当該第２局部発振器の周波数を変更するように構成される。前記第２局部発振器は、前記通常のＰＦＤに対するフィードバック・ループ信号を提供し且つ比較的高い周波数の基準信号を第２ステージのフィード・フォワードＰＦＤに供給する。第２ステージは、前記局部発振器のジッタ生成を最適の態様で抑止するために、非常に広いループ帯域幅を有する。前記局部発振器は、複数の周波数帯をカバーする、広帯域で且つＱが低いタイプの発信器とすることができる。
【００１７】
他の実施形態に従った位相ロック・ループを動作させるための方法は、基準信号及びフィードバック信号を受け取るステップと、前記基準信号と前記フィードバック信号との間の位相差の期間に応答して位相差期間信号を生成するステップとを含む。基準信号がフィードバック信号より進んでいる場合は、前記位相差期間信号が第１出力に導かれ、前記基準信号が前記フィードバック信号より遅れている場合は、前記位相差期間信号が第２出力に導かれる。前記基準信号は、第１ステージの位相ロック・ループの出力から受け取られるような比較的高い周波数を有する。
【発明の効果】
【００１８】
位相ロック・ループ（ＰＬＬ）を使用して非常に低いジッタを有するクロック信号を生成するには、ＰＬＬのループ帯域幅をできるだけ広く選択すべきである。従って、ＰＬＬが非常に高い周波数を有する入力基準信号に対応することができるように、ＰＬＬを設計することが有利である。一般に、ＰＬＬの入力ステージは位相周波数検出器（ＰＦＤ）であり、そして通常のＰＦＤは重大な速度制限を有する。従って、通常の位相周波数検出器（ＰＦＤ）を有する通常のＰＬＬは、最近の要請を満たす周波数では動作しないであろう。本明細書に開示された特定の高速ＰＦＤは、比較的高い速度でスイッチすることができ、そのため、ＰＬＬが増え続ける速度で動作することを可能にする。
【図面の簡単な説明】
【００１９】
【図１】２ステージ位相ロック・ループ（ＰＬＬ）のブロック図である。
【図２】フィード・フォワード位相周波数検出器（ＦＦＰＦＤ）のブロック図である。
【図３】図２のフィード・フォワード位相周波数検出器（ＦＦＰＦＤ）によって受け取られ且つ供給される信号のタイミング図である。
【図４】フィード・フォワード位相周波数検出器の伝達関数のグラフである。
【図５】位相ロック・ループを制御することができるフィード・フォワード位相周波数検出器のブロック図である。
【図６】フィード・フォワード位相周波数検出器の動作を示すフローチャートである。
【発明を実施するための形態】
【００２０】
以下、添付の図面を参照して、本発明を明白に理解することができるように、その諸実施形態を詳述する。しかし、本明細書に開示された詳細な事項は、実施形態の可能な変形を制限することを意図するのではなく、請求項によって定義される本発明の精神及び範囲に属する全ての変形、均等物及び代替実施形態をカバーすることを意図するものである。以下の説明は、かかる実施形態を当業者にとって明白にすることを目指している。
【００２１】
以下では、特定の実施形態をハードウェア又はソフトウェアの特定の構成を参照して説明するが、本発明の諸実施形態は、他の同等のハードウェア又はソフトウェア・システムでも有利に実装できることを理解されたい。本発明の諸側面は、磁気的及び光学的に読み取り可能で且つ取り外し可能なディスクを含む、コンピュータ可読媒体上に格納した上で配布したり、インターネット又は無線ネットワークを含む他のネットワークを介して電子的に配布することができる。本発明の諸側面に係るデータ構造及びデータの伝送(無線伝送を含む）も、本発明の範囲に属する。
【００２２】
図１は、２ステージＰＬＬ １００を示す。１つの実施形態では、第１ステージ１０２は、第２ステージ１０４に類似する。但し、第２ステージ１０４は、本発明に従ったフィード・フォワード位相周波数検出器（ＦＦＰＦＤ）１０６を使用するという点が相違する。ＦＦＰＦＤ１０６は、フィードバックを有する通常のＰＦＤよりも１桁程度高い周波数で動作する。
【００２３】
第１ステージ１０２は、位相周波数検出器（ＰＦＤ）１０８、利得制御モジュール１３８、チャージ・ポンプ１１０、狭帯域フィルタ１１２、電圧制御発振器（ＶＣＯ）１１４、及び１／Ｎ１分周器１１６を含む。動作中、外部源からの低周波数の基準信号１３０がＰＦＤ１０８の入力に供給されると、ＰＦＤ １０８は、基準信号１３０とフィードバック・ループ信号との間の検出された位相差に基づいて、チャージ・ポンプ１１０を駆動する。チャージ・ポンプ１１０の出力信号は、フィルタ１１２に供給され、そのフィルタされた信号は、ＶＣＯ１１４のクロック周波数出力信号を制御するために使用される。ＶＣＯ１１４の出力信号は、１／Ｎ１分周器１１６に供給される。ＶＣＯ１１４の出力信号は、フィードバック・ループ１３４内の１／Ｎ２分周器１１８によっても分周され、その信号がフィードバック・ループ信号としてＰＦＤ１０８に戻される。その結果、第１ステージ１０２は、第２ステージ１０４に対し、正確で且つ頑強な高周波数の基準信号１３６を供給する。ＶＣＯ１１４は、高いＱ値を提供する、小さなインダクタンスを有する高周波数の発振器とすることができる。第１ステージ１０２は、狭いループ帯域幅を実装する。かかる狭いループ帯域幅は、第１ステージ１０２の入力において低品質の基準信号１３０で駆動される場合でさえ、このＰＬＬが安定であることを可能にする。
【００２４】
第２ステージ１０４は、フィード・フォワード位相周波数検出器（ＦＦＰＦＤ）１０６、チャージ・ポンプ１２０、広帯域フィルタ１２２、ＶＣＯ１２４及び１／Ｎ１分周器１２５を含む。動作中、第１ステージ１０２の出力から高周波数の基準信号１３６がＦＦＰＦＤ１０６の入力に供給されると、ＦＦＰＦＤ １０６は、フィードバック・ループ信号１３２と高周波数の基準信号１３６との間の位相差検出に基づいて、チャージ・ポンプ１２０に対する誤差信号を駆動する。この誤差信号は、ＦＦＰＦＤ１０６の入力において位相差が検出される場合、ＶＣＯ １２４の発振周波数を「最終的」に修正する。チャージ・ポンプ１２０の出力信号は、フィルタ１２２に供給され、そのフィルタされた信号は、ＶＣＯ１２４の動作周波数を制御する。ＶＣＯ １２４の出力信号は、１／Ｎ１分周器１２５に供給され、そこから同期されたクロック信号出力として供給される。このクロック信号は、１／Ｎ２分周器１２８によって分周され、ＦＦＰＦＤ １０６に対するフィードバック・ループ信号として供給される。その結果、第２ステージ１０４は、種々のタイプの演算回路による使用のために、その出力上に安定した「ジッタのない」高周波数のクロック信号を供給する。
【００２５】
前述のように、１つの実施形態では、第１ステージ１０２内のＰＦＤ１０８は、その入力上に比較的低い周波数の基準信号１３０を受け取る、通常のＰＦＤとすることができる。しかし、第１ステージ１０２は、その出力として、５ギガヘルツを超える周波数の基準信号１３６を生成することができる。第２ステージ１０４内のＦＦＰＦＤ１０６は、第１ステージ１０２からのこの比較的高い周波数の基準信号１３６を受け取り、そのフィードバック・ループ１３２内で比較的高い周波数を使用することができる。というのは、第２ステージ１０４は、ＦＦＰＦＤ１０６に関するフィード・フォワード制御を使用するからである。第２ステージ１０４のＦＦＰＦＤ１０６は、高い周波数の基準信号１３６及びフィードバック・ループ信号を受け取り、これらの信号間の位相差を検出し、これらの２つの信号間の位相差を表す正確な出力信号を供給することができる。従って、動作中、ＦＦＰＦＤ１０６は、第１ステージ１０２によって供給される基準信号１３６とフィードバック・ループ１３２上の分周されたＶＣＯ信号１３２との間の位相差を測定し、ＶＣＯ信号１３２及び基準信号１３６の位相差に相当する期間を有するパルスを供給する。
【００２６】
２ステージＰＬＬ１００の入力上にある基準信号１３０は、多くの場合、同じチップ又は集積回路上に２ステージＰＬＬ１００と共存する他の多くのシステムにも分配される、「グローバル」システム・クロック信号である。第１ステージ１０２は、このシステム基準信号１３０に過重な負荷をかけたり、このシステム基準信号１３０を変更しないように、クロック分配ネットワークの相互結合又は配線のインピーダンスと整合させることができる。第１ステージ１０２の低周波数特性は、グローバル・クロック分配ネットワーク上の伝搬損失を低くしたり、その負荷を最小化することに役立つ。第１ステージ１０２は、システム基準信号１３０に負荷をかけずに、しばしばシステム基準信号１３０上に存在するジッタ及び他の雑音を「クリーンアップ」することができる。
【００２７】
ＰＬＬの入力ステージの反射散乱パラメータによって測定される挿入損失が、システム・クロック信号の負荷に寄与することが分かっている。また、より高い周波数における伝搬損失に起因して、クロック分配用の配線が、比較的長い距離（数ミリメートル又は数センチメートル）を介してシステム・クロック信号を「低い」周波数のＰＬＬだけに経路指定する傾向があることも分かっている。言い換えれば、非常に高い周波数において伝送路上に存在する伝搬損失を克服するためには、クロック分配システムが消費する電力の量を非常に高くしなければならないであろう。
【００２８】
従って、ＶＣＯ１１４及び１２４は、著しく異なる属性を有する。ＶＣＯ １１４は、基準信号１３０に関する「クリーンアップ」機能を実行するために、高いＱを有し、従ってこれを狭帯域発信器とすることができる。これに対し、ＶＣＯ１２４は、第１ステージ１０２からのクリーンな基準信号１３６を有する場合に、高い周波数の安定したクロック信号を供給するために、低いＱを有し、従ってこれを広帯域発信器とすることができる。一般に、ＶＣＯ１２４は、ＶＣＯ １１４より多いジッタを生成し、従って第２ステージ１０４内に存在する広いループ帯域幅をサポートすることができるであろう。一般に、ＰＬＬにおいて、入力における「雑音性」基準信号のジッタを抑止することと、広帯域のクロック周波数を有する出力を供給することとは、１ステージＰＬＬについては、相反する設計オプションであると考えられる。というのは、ＰＬＬの入力上にある雑音性信号を使用する場合、安定した広帯域の出力を得ることは事実上不可能であるからである。従って、別個の利点を有する２つのＰＬＬを縦続接続すると、これらの問題を解決して、改良されたクロック信号を供給することができる。
【００２９】
第２ステージ１０４内でより高速の内部フィードバック・ループを使用する１つの利点は、ＰＬＬの最大安定動作速度を著しく向上させることができるということにある。このより高速のフィードバック・ループは、ジッタを著しく減少させるだけでなく、ＰＬＬが位相ロック状態に非常に接近している場合に生じる不感帯特性を事実上除去することを可能にする。従って、改良された制御特性は、高速フィードバック・ループを介して、高速ＦＦＰＦＤ１０６によって使用することができる。
【００３０】
殆ど全てのフィードバック・ループのように、フィードバック・ループ１３２の帯域幅は、第２ステージ１０４の安定性によって制限される。本発明では、その入力の基準信号１３０に関する第１ステージ１０２の安定性は、一般に、問題とならない。なぜなら、第１ステージ１０２のフィードバック・ループ１３４は、比較的低い周波数及び比較的狭い帯域幅を有するからである。しかし、第２ステージ１０４は、遙かに高い周波数及び遙かに広い帯域幅を有する。
【００３１】
従って、第１ステージ１０２は、比較的遅いフィードバック・ループ１３４又は狭いループ帯域幅を使用して、比較的低い周波数を有する基準信号１３０をフィルタする。例えば、第１ステージ１０２の帯域幅は、数キロヘルツの程度とすることができる。第２ステージ１０４は、比較的広いループ帯域幅及び第１ステージ１０２の出力によって供給される比較的高い周波数の基準信号１３６を使用することにより、ＶＣＯジッタを減少させることができる。例えば、第２ステージ１０４のループ帯域幅は、１／１０メガヘルツの数倍からＰＬＬの出力周波数の１／１０にまで及ぶことがある。分かっていることは、第２ステージ１０４のループ帯域幅をＰＬＬの出力周波数の１／１０とする場合、第２ステージ１０４が有効に動作し且つ適切なシステム安定性を維持するということである。もし、本発明のＰＬＬが、クロック及びデータ再生のアプリケーション又は他のデジタル通信システム内のクロック生成のために使用されるのであれば、フィードバック・ループ１３２を２〜３ギガヘルツの周波数で動作させることができよう。しかし、フィードバック・ループ１３２の実際の周波数は、目標とするデータ速度に依存することがある。利得モジュール１３８は、ＰＦＤ １０８から信号を受け取り、チャージ・ポンプ１１０に対し調整可能な利得信号を供給する。
【００３２】
通常の高速ＰＦＤは、比較的かさばっていて複雑である。これに対し、本発明のＦＦＰＦＤ１０６は、通常の順次ＰＦＤよりも少数のコンポーネントで機能し、通常のＰＦＤよりも少ないウェーハ・スペースを占有する。ＦＦＰＦＤ１０６の他の利点は、その位相検出器利得が通常のＰＦＤよりも２倍程度大きいということである。ＦＦＰＦＤ１０６のさらに他の利点は、通常のＰＦＤに見られるような、制限された周波数取得範囲を有さないということである。
【００３３】
図２は、本発明に従ったフィード・フォワード位相周波数検出器（ＦＦＰＦＤ）２００を示す。ＦＦＰＦＤ２００は、図１の第２ステージ１０４内で使用することができる。ＦＦＰＦＤ２００は、排他的論理和（ＸＯＲ）ゲート２０２として実装される位相差センサと、Ｄフリップフロップ２０４として実装される進み−遅れセンサと、時間遅延モジュール２１４と、２つのＡＮＤゲート２０６及び２０８として実装されるステアリング論理とを含む。
【００３４】
動作中、ＸＯＲゲート２０２は、基準信号（ＦＲＥＦ）２１０と分周されたＶＣＯ信号（ＦＶＣＯ）２１２との間の位相差を測定し、その出力上に位相差期間信号を供給して、ＦＲＥＦ ２１０の立ち上がりエッジがＦＶＣＯ ２１２の立ち上がりエッジより進んでいるか又は遅れているかを指示する。Ｄフリップフロップ２０４は、２つの出力信号を有する。一方の出力信号は、ＦＲＥＦ ２１０がＦＶＣＯ ２１２より進んでいる場合に論理ハイとなり、他方の出力信号は、ＦＲＥＦ ２１０がＦＶＣＯ ２１２より遅れている場合に論理ハイとなる。
【００３５】
ＸＯＲゲート２０２は、１／１０ギガヘルツの数倍の範囲内にある基準信号ＦＲＥＦ ２１０を受け取り、ＶＣＯの出力からフィードバック・ループ信号ＦＶＣＯ ２１２を受け取る。ＦＲＥＦ ２１０及びＦＶＣＯ ２１２が等しくない論理レベルを有するか又は異なる状態にある場合、ＸＯＲゲート２０２は、論理ハイ出力を生成する。この論理ハイ出力は、ＦＲＥＦ ２１０とＦＶＣＯ ２１２との間に位相差が存在する期間を指示する。Ｄフリップフロップ２０４は、分周されたＶＣＯ信号ＦＶＣＯ ２１２の立ち上がりエッジが基準信号ＦＲＥＦ ２１０の立ち上がりエッジより進んでいるか又は遅れているかを決定する。従って、Ｄフリップフロップは、ＦＲＥＦ ２１０がＦＶＣＯ ２１２より進んでいる場合は、Ｑ出力上に論理ハイ出力を生成し、ＦＶＣＯ ２１２がＦＲＥＦ ２１０より進んでいる場合は、Ｑｂ出力上に論理ハイ出力を生成する。Ｄフリップフロップ２０４のこれらの出力は、ＡＮＤゲート２０６及び２０８を駆動するために使用することができる。
【００３６】
Ｄフリップフロップ２０４のＱ出力が論理ハイである場合、Ｄフリップフロップ２０４のＱｂ出力は論理ローであり、その逆も同様である。このように、ＸＯＲゲート２０２の出力は、ＦＲＥＦ ２１０及びＦＶＣＯ ２１２の間に位相差が存在する期間を表すパルスを供給する。一方、Ｄフリップフロップ２０４は、ＦＶＣＯ ２１２がＦＲＥＦ ２１０より進んでいる場合は、第１出力上に第１ステアリング信号を供給し、ＦＶＣＯ ２１２がＦＲＥＦ ２１０より遅れている場合は、第２出力上に第２ステアリング信号を供給する。従って、ＡＮＤゲート２０６の出力は、進み信号振幅指標、すなわちフィードバック・ループ内にあるＶＣＯの周波数をその出力において特定の量（期間）だけ増加させるための信号を供給する。同様に、ＡＮＤゲート２０８の出力は、遅れ信号振幅指標、すなわちフィードバック・ループ内にあるＶＣＯの周波数をその出力において特定の量（期間）だけ減少させるための信号を供給する。
【００３７】
ＦＦＰＦＤ ２００が提供する追加的な特徴は、通常の順次ＰＦＤによって必要とされるような内部フィードバック・ループを、ＦＦＰＦＤ２００が有さないということである。ＦＦＰＦＤ ２００を実装するために使用されるフリップフロップ及び論理ゲートの動作を検討すれば明らかなように、ＦＦＰＦＤ２００は、内部フィードバック・パスを有さないし、リセット信号も必要としない。通常のＰＦＤに見出される通常のフィードバック・ループ制限が除去されており、また、全ての信号がフィード・フォワードされ、その周波数応答が改良されているので、ＦＦＰＦＤ ２００は、高速に動作することができる。ＦＦＰＦＤ ２００は、その入力において非常に高い周波数の基準信号（ＦＲＥＦ）を受け取り、安定性を維持する。というのは、内部フィードバック・ループがないために、しばしばシステムの「同期外れ」及び不安定性を引き起こすようなリセット遅延が挿入されないからである。従って、第２ステージ１０４は、非常に広いループ帯域幅で動作することができる。かかる広い帯域幅は、ＶＣＯジッタを著しく抑制するための１つの方法である。
【００３８】
さらに、ＦＦＰＦＤ２００は、比較的少数の部品を有し、より少ないスペースを占有するに過ぎないので、通常のＰＦＤより製造するのがより簡単である。また、ＦＦＰＦＤ２００は、通常のＰＦＤを使用する設計中に考慮しなければならない多数の未知のスイッチング遅延が事実上除去されることに起因して、設計段階中のシミュレーション・タイミングを改良することを可能にする。すなわち、ＦＦＰＦＤ２００を使用する場合は、その設計中に、未知のスイッチング遅延を厳密に予測することができる。かかる未知のスイッチング遅延の除去は、システムの実際の信号スループットを大幅に増加させることを可能にする。
【００３９】
また、ＦＦＰＦＤ２００は、ＸＯＲゲート２０２が基準信号２１０の立ち上がり及び立ち下がりエッジの両方において位相差を測定することができるという理由で、開始時のロックイン時間を「より速く」することができる。この特徴は、ダブルエッジ・トリガ型フリップフロップを有する通常のＰＦＤを使用することに類似する。しかし、この通常の設計と比較すると、ＦＦＰＦＤ２００は、ダブルエッジ・トリガ型フリップフロップ及び内部リセット・フィードバック・ループのどちらも有さない通常のダブルエッジ・トリガ型ＰＦＤとして機能することができるので、大幅に減少された部品数を必要とするに過ぎない。ＦＦＰＦＤ２００の出力は、単極の出力を供給する。従って、各出力は、１つの信号を有する。この単極の制御信号は、単に２状態のうちの１つ（オン又はオフ、或いは１又は０）を表すに過ぎない。これに対し、通常のダブルエッジ・トリガ型フリップフロップは、高インピーダンス状態を含む３状態を有し、そして当該高インピーダンス状態は、通常のＰＦＤによって制御される下流回路をしばしばドリフトさせることがある。
【００４０】
図３は、図２のＦＦＰＦＤ ２００によって受け取られ且つ供給される信号のタイミング図３００を示す。前述のように、動作中、基準信号（ＦＲＥＦ）３０２及びＶＣＯループ信号（ＦＶＣＯ）３０４が異なる状態にある期間の間、ＸＯＲゲートの出力信号３１０は、論理ハイである。従って、ＸＯＲゲートは、その出力信号３１０によって指示されるように、ＦＲＥＦ ３０２とＦＶＣＯ ３０４との間に位相差が存在する期間を検出し且つこれを指示することができる。ここで、ＸＯＲゲートの出力信号３１０の幅又は期間は、ＦＲＥＦ３０２及びＦＶＣＯ ３０４が異なる状態にある時点に依存して変動することに留意されたい。フリップフロップのＱ出力信号３０６が論理ハイである場合、これは、ＦＶＣＯ ３０４がＦＲＥＦ ３０２より遅れていることを指示する。これを理解するには、最初の４つのクロック信号を観察し、ＦＲＥＦ ３０２をＦＶＣＯ ３０４及びＱ出力信号３０６と比較すればよい。
【００４１】
Ｑｂ出力信号３０８は、Ｑ出力信号３０６の補数である。すなわち、Ｑｂ出力信号３０８が論理ハイであると、Ｑ出力信号３０６は論理ローであり、その逆も同様である。Ｑｂ出力信号３０８が論理ハイである場合、これは、ＦＶＣＯ ３０４の立ち上がりエッジがＦＲＥＦ ３０２の立ち上がりエッジより進んでいることを指示し、Ｑ出力信号３０６が論理ハイである場合、これは、ＦＶＣＯ ３０４の立ち上がりエッジがＦＲＥＦ ３０２の立ち上がりエッジより遅れていることを指示する。かかる相互に排他的な動作又は論理状態を理解するには、Ｑ出力信号３０６及びＱｂ出力信号３０８を比較すればよい。Ｑ出力信号３０６が、第１ＡＮＤゲートを駆動するのに対し、Ｑｂ出力信号３０８は、第２ＡＮＤゲートを駆動する。第１ＡＮＤゲートが、「ＵＰ」制御信号３１２を供給するのに対し、第２ＡＮＤゲートは、「ＤＯＷＮ」制御信号３１４を供給する。従って、進み−遅れの検出結果に依存して、検出された遅延時間を適正に導くことができる。ループ・フィルタの出力信号３１６は、ＦＲＥＦ ３０２及びＦＶＣＯ ３０４が「同期」しており且つＰＬＬが位相ロックされている場合は、より低い値を有する。
【００４２】
図３には、異なる入出力（Ｉ／Ｏ）並びに内部及び外部のＦＦＰＦＤ信号が示されている。これらの信号は、基準信号（ＦＲＥＦ ３０２）より進んでいるか又は遅れているＶＣＯループ信号（ＦＶＣＯ ３０４）の周波数を増減させるためのものである。図３の最上部に表記されているように、図３の左から最初の３つのパルスの間には、ＦＶＣＯ ３０４＜ＦＲＥＦ ３０２、すなわち  ＦＶＣＯ ３０４がより長い期間を有し、ＦＶＣＯ ３０４はＦＲＥＦ ３０２より遅れている。次の２つのパルス（パルス４及び５）の間には、ＦＶＣＯ ３０４＝ＦＲＥＦ ３０２、すなわちそれらは同じ期間を有し、ＦＶＣＯ ３０４はＦＲＥＦ ３０２より遅れている。図３の左から５番目のパルス（パルス５）の間には、ＦＶＣＯ ３０４がＦＲＥＦ ３０２と同期するように、ＰＬＬ内のＶＣＯが制御されている。従って、ループ・フィルタの出力３１６は、ゼロに接近するであろう。
【００４３】
パルス６〜８の間には、ＦＶＣＯ ３０４＞ＦＲＥＦ ３０２であり、ＦＶＣＯ ３０４はＦＲＥＦ ３０４より進んでいる。また、最後の２つのパルスの間には、ＦＶＣＯ ３０４＝ＦＲＥＦ ３０２であり、ＦＶＣＯ ３０４はＦＲＥＦ ３０２より進んでいる。前述の進み−遅れ構成及びＦＦＰＦＤに対する４つの異なる可能な入力現象の異なるパルス幅に基づいて、ＵＰ信号３１２及びＤＯＷＮ信号３１４がチャージ・ポンプに供給され、これにより、ＶＣＯは、ＰＬＬ入力上の基準信号３０２と同期した出力信号を供給することができる。
【００４４】
図４は、ＰＦＤの３つの異なるタイプの伝達関数のグラフ４００（すなわち、Ｘ軸４０２上の入力及びＹ軸４０４上の出力）を示す。Ｘ軸４０２の方向には、ＰＦＤの入力上にあるＦＲＥＦ 及びＦＶＣＯ の間の位相差がラジアンの単位で示されている。右半面では、ＦＶＣＯ はＦＲＥＦ に遅れており、左半面では、ＦＶＣＯ はＦＲＥＦ より進んでいる。Ｙ軸４０４の方向には、ＰＦＤの「ＵＰ」及び「ＤＯＷＮ」ポート（単一ポートのこともある）の間の出力電圧の差ＶＵＰ−ＶＤＯＷＮ が示されている。但し、ＵＰポートは、Ｘ軸４０２より大きい信号を供給し、ＤＯＷＮポートは、Ｘ軸４０２より小さい信号を供給するものとする。
【００４５】
太い破線は、本発明に従ったＦＦＰＦＤによって供給される出力信号４０６を示す。実線は、通常のＸＯＲゲート位相検出器の出力信号４１０を示す。細い破線は、通常の順次ＰＦＤの出力信号４０８を示す。３つの出力信号４０６、４０８及び４１０によって与えられる伝達関数を比較すると、本発明に従ったＦＦＰＦＤの出力信号４０６が、他の２つの通常のＰＦＤの出力信号４０８及び４１０よりも大きな利得「ＫＤ」を有することが分かる。従って、本発明に従ったＦＦＰＦＤは、増加したループ・フィルタ出力電圧を有するであろう。かかる利得は、本発明に従った高速ＰＬＬが通常のＰＦＤを使用するＰＬＬよりも遙かに速いレートで位相ロックを確立するのを支援するであろう。
【００４６】
一般に、かかる通常の位相検出器を構成する簡単なＸＯＲゲートは、ＵＰ及びＤＯＷＮ方向を弁別せず、単一の出力上に正の信号のみを供給するか、又は位相差検出のみに基づいて単一の単極性出力のみを供給するであろう。従って、この場合、Ｙ軸４０４は、本発明に従ったＦＦＰＦＤによって供給されるような２つの差信号（ＶＵＰ−ＶＤＯＷＮ ）としてではなく、Ｙ軸４０４上のＶＯＵＴ であるとして解釈されなければならない。ＶＵＰ−ＶＤＯＷＮ 出力信号４０６及び４０８、並びに出力信号４１０の場合のＶＯＵＴ （単一の信号）は、基準信号の期間にわたって得られた平均値とすることができる。
【００４７】
図４のグラフ４００を分析すれば分かるように、通常の順次ＰＦＤの出力信号４０８及び本発明に従ったＦＦＰＦＤの出力信号４０６は、それらがＵＰ及びＤＯＷＮを弁別し又は進み−遅れ方向を弁別するという理由で、別個の信号を供給することができる。従って、出力信号４０６及び４０８は、「進み」が検出される場合は、正の信号を供給し、「遅れ」が検出される場合は、別個の線上に正の信号を供給することができる。この正のＤＯＷＮ信号は、ＶＣＯの発振周波数を低下させるために使用することができる。しかし、比較検討のために図示されたＸＯＲゲート位相検出器の出力信号４１０は、この「ＵＰ−ＤＯＷＮ」又は進み−遅れを弁別できない、ということに留意されたい。この振る舞いは、グラフ４００の左半面において見ることができる。すなわち、グラフ４００の左半面では、出力信号４１０が、Ｙ軸４０４に関して対称的であるのに対し、「ＵＰ-ＤＯＷＮ」に基づく出力信号４０６及び４０８は、それらが進み及び遅れ位相パターンを弁別することができるために、Ｙ軸４０４に関して非対称的なＰＦＤを表す。従って、出力信号４０６及び４０８のＵＰ−ＤＯＷＮ構成は、Ｘ軸４０２及びＹ軸４０４の両方に関して又はグラフ４００の原点に関して対称的に示されている。
【００４８】
本発明に従ったＦＦＰＦＤは、追加のＤフリップフロップによって拡張されたＸＯＲゲートと、２つのＡＮＤゲートから成るステアリング論理を含む。これらの追加の改良又はこの新規な構成によれば、簡単なＸＯＲゲート位相検出器の動作を、本発明に従ったＦＦＰＦＤの可能な出力を示す出力信号４０６のような出力信号を有するＰＦＤに変換することができる。
【００４９】
本発明に従ったＦＦＰＦＤを多数の方法で構成できることは明らかである。例えば、「進み又は遅れ」検出に基づいて、出力信号の方向又は極性（個別のＵＰ又はＤＯＷＮ信号）を活性化することができる。従って、特定の信号の検出可能な進み及び遅れの設計上の選択に基づいて異なる出力極性を生成することができるように、ＦＦＰＦＤ内部の相互接続方法に依存して、出力の極性を規定することができる。例えば、ＵＰ−ＤＯＷＮ方向は、ＦＲＥＦ 及びＦＶＣＯ がＤフリップフロップの入力に接続される方法（すなわち、ＦＶＣＯ をＤ入力に接続し、ＦＲＥＦ をクロック入力に接続する方法、又はその逆も同様）によって定義することができる。
【００５０】
また、ＦＦＰＦＤ出力の方向又は極性は、ＶＣＯの調整特性に基づいて構成することができる。ＶＣＯの調整特性は、正又は負の何れかとすることができる（すなわち、異なるＶＣＯは、入力電流又はループ・フィルタ極性が増加又は減少するにつれて、周波数を増加又は減少させる）。また、ＶＣＯの調整特性は、チャージ・ポンプの極性に依存することがある。というのは、ＰＦＤのＵＰ及びＤＯＷＮ信号は、チャージ・ポンプ内の電流シンク又は電流源に接続することができるからである。前述のように、どの入力現象がどの信号極性を提供するかということに関してある程度の自由度がある。しかし、ＰＬＬがＦＦＰＦＤによって電圧レールまで駆動されないように、ＵＰ-ＤＯＷＮ出力を適合させることができる。追加的な設計上の融通性は、ＦＦＰＦＤ内のＸＯＲゲートの特性によって定義されるようなＵＰ及びＤＯＷＮパルスの期間を変更することを含む。
【００５１】
図５は、位相ロック・ループ・システム５００の一部を示す。システム５００は、フィード・フォワード位相周波数検出器（ＦＦＰＦＤ）５０４及びこのＦＦＰＦＤ５０４と並列状に構成された利得制御ユニット５０２を含む。ＦＦＰＦＤ５０４及び利得制御ユニット５０２は、複数ステージのプッシュプル式チャージ・ポンプ５０６を駆動する。しかし、これは１つの実施形態であるに過ぎない。というのは、ＦＦＰＦＤ５０４は、本発明の範囲から逸脱することなく、他の多数の回路（例えば、分圧器ネットワーク、デジタル／アナログ変換器又は通常のチャージ・ポンプ）を駆動することができるからである。利得制御ユニット５０２は、利得分析モジュール５１８及びチャージ・ポンプ電流調整論理５１２を含む。
【００５２】
ＦＦＰＦＤ ５０４は、２つの入力信号、ＦＲＥＦ ５１０及びＦＶＣＯ ５０８について位相検出を実行する。前述の実施形態のように、ＦＦＰＦＤ５０４は、２つの入力信号、ＦＲＥＦ ５１０及びＦＶＣＯ ５０８を受け取り且つこれを比較する順次論理で実装することができる。利得制御ユニット５０２の２つの入力は、ＦＲＥＦ ５１０及びＦＶＣＯ ５０８を受け取るように、ＦＦＰＦＤ５０４の入力に並列に結合される。ＦＦＰＦＤ ５０４の「ＵＰ」又は「ＤＯＷＮ」出力は、チャージ・ポンプ５０６の「周波数増加側」又は「周波数減少側」を駆動するために使用される。このように、ＰＬＬ内の位相シフトの所望の方向に基づいて、電流源５２２によって電流が供給されるか（ＶＣＯの周波数を増加させる場合）、又は電流シンク５２４によって電流が吸収される（ＶＣＯの周波数を減少させる場合）。利得制御ユニット５０２の出力は、チャージ・ポンプ５０６内にある適当な数の電流源５２２／電流シンク５２４を活性化することにより、供給又は吸収される電流の量を制御する。従って、より多くの電流源が活性化される場合には、より強力な修正信号がＶＣＯに送られるであろう。
【００５３】
前述のように、ＦＦＰＦＤ５０４の順序論理は、ＦＶＣＯ 信号５０８の立ち上がりエッジが基準信号ＦＲＥＦ ５１０の立ち上がりエッジより進んでいるか又は遅れているかを検出する、Ｄフリップフロップ５０６によって実装することができる。Ｄフリップフロップ５０６の出力は、（進み又は遅れ信号を供給する）ＸＯＲゲート５１２の出力に応答して、２つの並列ＡＮＤゲート５１４及び５１６からＵＰ又はＤＯＷＮ出力を供給させるように導かれる。
【００５４】
ここで、図４の破線４０６を参照して簡述すると、ＦＦＰＦＤ ５０４の出力上にある時間平均電圧は、−ＶＤＤ 及び＋ＶＤＤ の間で振動する。ＶＵＰ−ＶＤＯＷＮ の「差」信号又は離散信号は、電流源５２２及び電流シンク５２４のような別個の回路に結合される。基準信号５０８が０〜−πだけＶＣＯ信号５１０より遅れている場合、ＦＦＰＦＤ ５０４の出力は、グラフ４００の左半面に示す通りである。すなわち、前述のＸＯＲゲート５１２の特性に従って、「ＤＯＷＮ」出力は、負の信号となる。この所望の結果（すなわち、正又は負の信号）は、ＦＦＰＦＤ ５０４のＡＮＤゲート５１４及び５１６から生成され、その結果は、Ｄフリップフロップ５０６によって検出される進み−遅れ情報に基づいて、ＵＰ又はＤＯＷＮ出力を活性化するように位相差期間信号を導く。なお、ＦＦＰＦＤ５０４は、時間遅延モジュール５１３を含むことがある。
【００５５】
さらに、前述のように、ＦＦＰＦＤ ５０４は、通常のＰＦＤよりも２倍大きい利得を有する。これは、図４において、出力信号４０６の傾斜が通常のＰＦＤの出力信号４０８の傾斜の約２倍であることから分かる。１つの実施形態では、ＦＦＰＦＤ５０４の利得は、ＫＤ＝ＶＤＤ／πと表すことができる。これに対し、通常のＰＦＤの利得は、ＫＤ＝ＶＤＤ／２πと表すことができる。一般に、ＦＦＰＦＤ ５０４は、ダブルエッジ・トリガ型フリップフロップを物理的に必要としない点を除くと、通常のダブルエッジ・トリガ型ＰＦＤと同じ多くの特性を有する。ＦＦＰＦＤ５０４の利得がより大きくなるのは、ＸＯＲゲート５１２が、基準信号の立ち上がり及び立ち下がりエッジの両方で位相差を検出するからである。これに対し、通常のフリップフロップ型検出器は、基準信号の立ち上がり及び立ち下がりエッジの両方で位相差を検出するのではなく、その一方で位相差を検出するに過ぎない。
【００５６】
前述のように、ＦＦＰＦＤ５０４は、通常のＰＦＤよりも２倍大きい利得を有する。幾つかの実装では、大きな利得が望ましい。しかし、他の実装（すなわち、高周波雑音の多い環境）では、設計者は、ＦＦＰＦＤ５０４の利得を減少させるか、又はＦＦＰＦＤ ５０４の利得をチャージ・ポンプ５０６のようなＰＬＬの他のステージに転送することを望むことがある。従って、１つの実施形態では、利得制御ユニット５０２は、チャージ・ポンプ５０６の利得を制御するか、又は利得をＰＬＬループ内で転送するために使用することができる。
【００５７】
利得分析モジュール５１８は、ＰＬＬが位相ロックされているか否か、過度なジッタが存在するか否か、そしてジッタがどのように、どこで、なぜ生じているのかということに基づいて、利得分析を行う。チャージ・ポンプ電流調整論理５１２は、利得分析モジュール５１８の決定に基づいて、制御信号を８ビット幅のバス５２０を介してチャージ・ポンプ５０６に送る。ＦＦＰＦＤ５０４については、他の多くの利得分析、利得制御、利得転送及び利得挿入を使用することができる。また、ＦＦＰＦＤ５０４は、本明細書に開示したＰＬＬアプリケーションとは別のアプリケーションでも使用することができる。従って、ＦＦＰＦＤ５０４の動作及びアプリケーションは、本明細書に開示された実施形態及び説明に限定されるべきではない。
【００５８】
図６は、フィード・フォワード位相周波数検出器（ＦＦＰＦＤ）の動作を説明するためのフローチャート６００を示す。最初のブロック６０２では、基準信号及び電圧制御発振器（ＶＣＯ）信号が、ＦＦＰＦＤの入力に供給される。ブロック６０４では、ＦＦＰＦＤは、基準信号及びＶＣＯ信号が異なる「論理」値を有するか否か、すなわち「異なる時点」に生じる立ち上がり及び立ち下がりエッジを有するか否かを決定する。もし、これらの信号が同じ論理状態を有するのであれば、ＰＬＬは同期又は位相ロックされており、従ってこのプロセスは終了する。一方、基準信号及びＶＣＯ信号が異なる論理状態を有するのであれば、すなわちそれぞれの立ち上がりエッジが同時に生じないのであれば、これは、ＰＬＬが同期されていない、すなわち位相ロックされていないことを指示する。かかる決定は、排他的論理和ゲート又は他の位相ロック検出ハードウェアによって行うことができる。
【００５９】
ブロック６０６では、基準信号がＶＣＯ信号より進んでいるか否かを決定する。もし、ＶＣＯ信号が基準信号より進んでいれば、ブロック６１０で、ループ・フィルタの電圧を減少させる。一方、ＶＣＯ信号が基準周波数より遅れていれば、ブロック６０８で、ループ・フィルタの電圧を増大させる（但し、ＶＣＯの調整特性が異なる態様で定義されている場合は、ブロック６１０及び６０８の操作を逆にすることができる）。ブロック６１２では、増減したループ・フィルタの電圧を使用して、ＶＣＯの周波数を調整する。その後、このプロセスは、ブロック６０４に戻り、そこでＦＦＰＦＤは、基準信号及び変更されたＶＣＯ信号を再び受け取り、これらの信号を比較して位相差を決定する。
【００６０】
本明細書に開示した各プロセスは、ソフトウェア・プログラムで実装することができる。かかるソフトウェア・プログラムは、パーソナル・コンピュータ、サーバ等の任意のタイプのコンピュータ上で稼働することができる。任意のプログラムは、種々の信号担持媒体上に保持することができる。かかる信号担持媒体は、（１）非書き込み可能な記憶媒体（例えば、ＣＤ−ＲＯＭドライブによって読み取り可能なＣＤ−ＲＯＭディスクのようなコンピュータ内の読み取り専用メモリ装置）上に永久的に格納された情報、（２）書き込み可能な記憶媒体（例えば、ディスク・ドライブ内のフレキシブル・ディスク）上に格納された変更可能な情報、（３）コンピュータ、電話ネットワーク、無線通信を含む通信媒体によってコンピュータに伝えられる情報を含むが、これに限定されない。後者の実施形態は、インターネット、イントラネット又は他のネットワークからダウンロードされる情報を含む。かかる信号担持媒体は、本発明の機能を実現するためのコンピュータ可読命令を担持する場合、本発明の実施形態を表す。
【００６１】
開示された実施形態は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態又はソフトウェア及びハードウェア要素の両方を含む実施形態の形式を取ることができる。好ましい実施形態では、本発明は、ソフトウェアの形式（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）で実装される。さらに、本発明は、コンピュータ又は任意の命令実行システムに関連して又はこれらによって使用するためのプログラム・コードを提供する、コンピュータ使用可能媒体又はコンピュータ可読媒体からアクセス可能なコンピュータ・プログラムの形式を取ることができる。この記載の目的上、コンピュータ使用可能媒体又はコンピュータ可読媒体は、前記命令実行システム又は装置に関連して又はこれらによって使用するためのプログラムを保持し、格納し、通信し、伝送し、移送することができる、任意の装置とすることができる。
【００６２】
媒体は、電子、磁気、光学、電磁気、赤外線、半導体式のシステム又は伝搬媒体とすることができる。コンピュータ可読媒体の例は、半導体又は固体メモリ、磁気テープ、取り外し可能なフレキシブル・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、剛体磁気ディスク及び光ディスクを含む。光ディスクの例は、読み取り専用のＣＤ−ＲＯＭ、読み書き可能なＣＤ−Ｒ／Ｗ及びＤＶＤがある。プログラム・コードを格納及び／又は実行するのに適したデータ処理システムは、システム・バスを通してメモリ要素に直接的又は間接的に結合された少なくとも１つのプロセッサ、論理又は状態機械を含む。これらのメモリ要素は、プログラム・コードの実行中に使用されるローカル・メモリ、バルク・ストレージ、プログラム・コードの実行中にバルク・ストレージからの取り出し回数を減少させるために少なくとも或るプログラム・コードの一時的記憶領域を提供するキャッシュ・メモリを含む。
【００６３】
Ｉ／Ｏ装置（キーボード、ディスプレイ、ポインティング装置等を含む）は、システムに対し直接的に又は介在するＩ／Ｏコントローラを通して結合することができる。また、ネットワーク・アダプタをデータ処理システムに対し結合することもできる。そのようにすると、当該データ処理システムは、介在する専用又は公衆ネットワークを通して、他のデータ処理システム、遠隔プリンタ又は記憶装置に結合されるようになる。ネットワーク・アダプタの例には、モデム、ケーブル・モデム及びイーサネット（登録商標）・カード等がある。
【００６４】
当業者には、本発明が位相周波数検出器を提供する方法、システム及び媒体を意図することは明らかであろう。本明細書及び図面に開示され且つ詳述された本発明の形式は、単なる例であるとして理解されたい。以下の請求項は、開示された実施形態の全ての変形を包含するように広く解釈されることが意図される。
【符号の説明】
【００６５】
１００・・・・・・・２ステージＰＬＬ
１０２・・・・・・・第１ステージ
１０４・・・・・・・第２ステージ
１０６・・・・・・・フィード・フォワード位相周波数検出器（ＦＦＰＦＤ）
１０８・・・・・・・位相周波数検出器（ＰＦＤ）
１１０、１２０・・・チャージ・ポンプ
１１２・・・・・・・狭帯域フィルタ
１１４、１２４・・・電圧制御発振器（ＶＣＯ）
１１６、１２５・・・１／Ｎ１分周器
１１８、１２８・・・１／Ｎ２分周器
１２２・・・・・・・広帯域フィルタ
１３０・・・・・・・低周波数の基準信号
１３２、１３４・・・フィードバック・ループ
１３６・・・・・・・高周波数の基準信号
２００・・・・・・・フィード・フォワード位相周波数検出器（ＦＦＰＦＤ）
２０２・・・・・・・排他的論理和（ＸＯＲ）ゲート
２０４・・・・・・・Ｄフリップフロップ
２０６、２０８・・・ＡＮＤゲート
２１０・・・・・・・高周波数の基準信号
２１２・・・・・・・フィードバック・ループ信号 
２１４・・・・・・・時間遅延モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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