(57)【要約】  それぞれ固有応力が異なる誘電ライナ（２３０、２４０）をパターニングした後に、窒化シリコンなどの付加的誘電材料（２６０）を形成することによって、Ｐチャネルトランジスタ（２２０Ｂ）のパフォーマンスを実質的に低下させずにＮチャネルトランジスタ（２２０Ａ）のパフォーマンスを著しく向上させることができる。
2010529647.tif 000002
【特許請求の範囲】
【請求項１】
基板（２０１）上方に形成された第１トランジスタ（２２０Ｂ）上方に、第１タイプの応力を生成する第１応力誘発層（２３０）を形成するステップと、
第２トランジスタ（２２０Ａ）上方に、前記第１タイプの応力とは異なる第２タイプの応力を生成する第２応力誘発層（２４０）を形成するステップと、
前記第１および第２応力誘発層（２４０、２３０）の内部応力レベル未満の内部応力レベルを前記第２トランジスタ（２２０Ａ）上方に有する第３応力誘電層（２６０）を前記第１トランジスタおよび第２トランジスタ（２２０Ｂ、２２０Ａ）上方に形成するステップと、
前記第１および第２トランジスタ（２２０Ｂ、２２０Ａ）上方に層間絶縁材料（２５０）を形成するステップと、
前記第１および第２応力誘発層（２３０、２４０）と前記第３応力誘発層（２６０）とをエッチストップ材料として使用することで前記第１および第２トランジスタ（２２０Ｂ、２２０Ａ）に接続するコンタクト開口部（２５１）を形成するステップと、を含む方法。
【請求項２】
Ｐチャネルトランジスタを含む第１トランジスタ（２２０Ｂ）上方に、前記第１トランジスタ（２２０Ｂ）のチャネル領域（２２４）に圧縮歪みを誘発する第１誘電層（２３０）を形成するステップと、
Ｎチャネルトランジスタを含む第２トランジスタ（２２０Ａ）上方に、前記第２トランジスタ（２２０Ａ）のチャネル領域（２２４）に引張歪みを誘発する第２誘電層（２４０）を形成するステップと、
前記第１誘電層（２３０）および第２誘電層（２４０）の内部応力レベル未満の内部応力レベルを有する第３誘電層（２６０）を前記第１トランジスタ（２２０Ｂ）および第２トランジスタ（２２０Ａ）上方に形成するステップと、
前記第３誘電層（２６０）上方に層間絶縁材料（２５０）を蒸着するステップと、を含む方法。
【請求項３】
前記第３誘電層（２６０）の厚みは約１００ｎｍ以下である、請求項１または２記載の方法。
【請求項４】
前記第２トランジスタ（２２０Ａ）上方の第３誘電層（２６０）の内部応力レベルは、前記第１トランジスタ（２２０Ｂ）上方の前記内部応力レベルと実質的に同じである、請求項１または２記載の方法。
【請求項５】
前記第３の誘電層（２６０）を形成するステップは、前記第１および第２トランジスタ（２２０Ｂ、２２０Ａ）上方に前記第３誘電層（２６０）の材料を蒸着するステップと、前記内部応力レベルを調整するように、前記蒸着された材料の少なくとも一部を処理するステップとを有する、請求項１または２記載の方法。
【請求項６】
前記蒸着された材料の一部を処理するステップは、前記第１トランジスタ（２２０Ｂ）上方の前記内部応力レベルを実質的に調整せずに前記第２トランジスタ（２２０Ａ）上方の前記内部応力レベルを選択的に調整するステップを含む、請求項５記載の方法。
【請求項７】
前記蒸着された材料の一部を処理するステップは、イオン注入プロセスを実行するステップを含む、請求項５記載の方法。
【請求項８】
前記蒸着された材料の一部を処理するステップは、熱処理およびプラズマ処理のうちの少なくとも一方を実行するステップを含む、請求項５記載の方法。
【請求項９】
前記第３誘電層（２６０）の前記内部応力レベルは実質的にニュートラルである、請求項１または２記載の方法。
【請求項１０】
第１トランジスタ（２２０Ｂ）上方に形成された、第１タイプの応力を誘発する第１誘電層（２３０）と、
第２トランジスタ（２２０Ａ）上方に形成された、前記第１タイプの応力とは異なる第２タイプの応力を誘発する第２誘電層（２４０）と、
前記第１誘電層（２３０）および第２誘電層（２４０）の内部応力レベル未満の内部応力レベルを有する、前記第１および第２誘電層（２３０、２４０）に形成された第３誘電層（２６０）と、
前記第３誘電層上方に形成された、前記第１誘電層（２３０）と第３誘電層（２６０）とを併せた厚み以上の厚みを有する層間絶縁材料（２５０）と、を含む半導体デバイス（２００）。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は集積回路の技術分野に関し、より詳細には、トランジスタ上方に形成された応力のかけられた誘電層（例えば、異なるトランジスタ型のチャネル領域にタイプの異なる歪みを生成するために使用される、応力のかけられたコンタクトエッチストップ層）に基づく電界効果トランジスタの製造に関する。
【背景技術】
【０００２】
集積回路は典型的に、特定の回路レイアウトに従って所与のチップ領域に設けられた多数の回路素子から構成される。複合回路では、電界効果トランジスタは１つの主要な回路素子である。
【０００３】
概して、複数のプロセス技術が現在実施されており、マイクロプロセッサ、ストレージチップなどの電解効果トランジスタに基づく複合回路に対しては、動作速度及び／又は電力消費量及び／又は費用効果の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされている。ＣＭＯＳ技術を用いた複合集積回路の製造においては、ＮチャネルトランジスタおよびＰチャネルトランジスタなどの何百万の相補型トランジスタが結晶性半導体層を含む基板に形成される。Ｎチャネルトランジスタであるか、Ｐチャネルトランジスタであるかを問わず、トランジスタはいわゆるＰＮ接合を備えている。このＰＮ接合は、高濃度ドープされたドレイン領域とソース領域との境界に形成され、ドレイン領域ならびにソース領域の間には逆に、または弱くドープされたチャネル領域が形成される。
【０００４】
チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域上方に形成され、薄い絶縁層によってこの領域から分離されているゲート電極により制御される。チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に導電性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の導電性によって、ＭＯＳトランジスタの特性が実質的に決定される。
したがって、チャネル長が縮小し、これによりチャネル抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要な設計基準となる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、トランジスタの寸法を縮小し続けると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこのような問題に取り組む必要がある。ゲート長を縮小することで生じる問題の１つに短チャネル効果とも呼ばれるものがある。これは、チャネル導電性の制御性を低下させるおそれのあるものである。ある特定の設計技術により短チャネル効果に対応することもできるが、そのような技術にはチャネルの導電性を低下させてしまうものがあり、その結果、極限寸法を縮小することで得られる利点が部分的に相殺されてしまう。
【０００６】
このような状況に鑑みて、トランジスタの寸法を縮小するだけではなく、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加させてトランジスタ素子のデバイスパフォーマンスを向上させ、これにより、駆動電流能力とトランジスタパフォーマンスとを高めるようにすることが提案されている。
例えば、チャネル領域に引張あるいは圧縮歪みを生成してチャネル領域中の格子構造を変更させてもよい。このようにすることで、電子移動度と正孔移動度とがそれぞれ変化する。例えば、標準の結晶学的構造を有するシリコン層のチャネル領域に引張歪みを生成すると電子の移動度が増加する。これに対応して、Ｎ型トランジスタの導電性も同様に増加する。他方では、チャネル領域の圧縮歪みにより正孔移動度が増加し、これにより、Ｐ型トランジスタのパフォーマンスを強化することが可能となりうる。
【０００７】
この点においての１つの効果的なアプローチとして、基本のトランジスタ構造の上方に形成される誘電層スタックの応力特性を調整することによって、異なるトランジスタ素子のチャネル領域に所望の応力条件の生成を可能にする技術が挙げられる。典型的に、誘電層スタックは、トランジスタの近傍に設けられ、さらに、ゲートとドレインおよびソースターミナルへコンタクト開口部を形成するように、各々のエッチプロセスを制御する際に使用されうる誘電層を含む。したがって、コンタクトエッチストップ層とも呼ばれる該層の内部応力を個々に調整し、内部圧縮応力を有するエッチコンタクト層をＰチャネルトランジスタの上方に配置し、その一方で、内部引張歪みを有するコンタクトエッチストップ層をＮチャネルトランジスタ上方に配置して、各々のチャネル領域に圧縮および引張歪みをそれぞれ生成するようにすることで、チャネル領域中の機械的応力を実効的に制御することができる、つまり、実効的な応力エンジニアリングを実現することができる。
【０００８】
典型的に、コンタクトエッチストップ層は、トランジスタの上方に、つまり、ゲート構造と、ドレインおよびソース領域の上方に、プラズマエンハンスド化学蒸着プロセス（ＰＥＣＶＤ）によって形成される。この場合、二酸化シリコンに対するエッチの選択性が高いことから、例えば、十分に確立された層間絶縁材料である窒化シリコンを使用してもよい。さらに、ＰＥＣＶＤ窒化シリコンは高い固有応力で蒸着されてよく、例えば２ギガパスカル（ＧＰａ）以下か圧縮応力よりも有意に高い、あるいは１ＧＰａ以下で引張応力よりも有意に高いものとする。固有応力のタイプや種類と大きさとは、適切な蒸着パラメータを選択することで効率的に調整される。例えば、所望の内部応力を得るために使用することのできるパラメータとしては、イオンボンバード処理、蒸着圧力、基板温度、ガス流量などが挙げられる。
【０００９】
応力のかけられた２つのタイプの層を形成する間、従来の技術では、デバイス寸法を６５ｎｍ技術およびさらに進化したアプローチ法によってさらに縮小する場合に、効率が悪くなってしまうおそれがある。これは、層を形成する際の蒸着プロセスでは共形に蒸着することに限界があり、この結果、応力層をパターニングし、コンタクト開口部を形成する後続のプロセスステップの間、各々のプロセスで不均一性が生じてしまうことに起因する。これについては図１ａ〜１ｃを参照しながら以下に詳述する。
【００１０】
図１ａに、第１デバイス領域１２０Ａおよび第２デバイス領域１２０Ｂの上方に応力誘発層を形成するためのある特定の製造段階における半導体デバイス１００の断面図を概略的に示す。典型的には各々のトランジスタ素子であるこの第１デバイス領域１２０Ａおよび第２デバイス領域１２０Ｂは、シリコンベースの層などの半導体層１０２を含む基板１０１の上方に形成されてよい。この半導体層１０２は、シリコンオンインシュレータ（ＳＯＩ）構造が検討される場合は、適切な埋め込み絶縁層により基板１０１から分離されてよい。
図示している例では、第１デバイス領域１２０Ａおよび第２デバイス領域１２０Ｂは、検討中の技術の設計ルールに従う側方向の距離を有する複数のトランジスタ素子を含む。第１デバイス領域１２０Ａおよび第２デバイス領域１２０Ｂのトランジスタは、各々のゲート絶縁層１２３に形成されるゲート電極１２１を含んでよい。このゲート絶縁層１２３はゲート電極１２１を対応するチャネル領域１２４から分離しうるものであり、チャネル領域１２４は各々のドレイン／ソース領域１２５の間に側方向に設けられる。さらに、ゲート電極１２１のサイドウォールにサイドウォールスペーサ構造１２２が形成されてもよい。
【００１１】
典型的には、金属シリサイド領域（図示せず）をドレインおよびソース領域１２５とゲート電極１２１とに設けて、これらの領域の導電性を高めるようにしてもよい。半導体デバイス１００は、ゲート長などの極限寸法、つまり、図１ａでは、ゲート電極１２１の水平方向の拡張部が約５０ｎｍかそれよりも有意に小さい最新のデバイスであってもよい。これにより、各々のトランジスタ素子間の距離、つまり、密集したトランジスタ素子の隣接するサイドウォールスペーサ構造１２２間の側方向の距離は、約１００ｎｍかさらに短くてもよく、高密度のデバイス領域では、デバイスの構造に応じて、複数の密集した回路素子が提供されうる。
【００１２】
必要に応じて第１および第２デバイス領域１２０Ａ、１２０Ｂが適切な絶縁構造（図示せず）によって分離されてもよいことが分かるであろう。さらに、図１ａに示す製造段階では、第１および第２デバイス領域（１２０Ａ、１２０Ｂ）上方に高内部応力を有する窒化シリコン層１３０が形成され、続いて、二酸化シリコンからなるエッチインジケータ層１３１が形成されてもよい。必要に応じて、適切な厚みと密度からなる二酸化シリコン層などのエッチストップ層を窒化シリコン層１３０と第１デバイス領域１２０Ａおよび第２デバイス領域１２０Ｂの各々のトランジスタ素子との間に形成してもよい。
【００１３】
図１ａから明らかなように、隣接するトランジスタ素子間の間隔が狭くされていることから、窒化シリコン層１３０には各々の表面トポグラフィーが形成されうる。この場合、トランジスタ素子間の間隔は窒化シリコン層１３０の層厚の約２倍のオーダーであり、さらに、共形に埋込みを行うことに限界があることから、これに対応した欠陥（例えば、ボイド１３２Ａなど）が形成され、密集したトランジスタ素子間にシーム１３２とも称されるテーパー状のリセスが形成されてしまう。さらに、シーム１３２において表面トポグラフィーがはっきりとしていることから、二酸化シリコン層１３１の厚みはこの領域において著しく増加した可能性がある。その理由としては、蒸着条件が他の領域と比べて局所的に異なっていることが挙げられる。これにより、層１３０をパターニングする後続のステップの間、エッチが不均一性になってしまうこともある。
【００１４】
さらに、この製造段階においては、半導体デバイス１００は、第１デバイス領域１２０Ａを露出し、第２デバイス領域１２０Ｂを覆うレジストマスク１０３を含みうる。この場合、窒化シリコン層１３０の内部応力を適切に選択して第２デバイス領域１２０Ｂのトランジスタパフォーマンスを高めるようにしてもよいことが想定されうる。
【００１５】
図１ａに示す半導体デバイス１００を形成する典型的なプロセスフローは以下のプロセスを含んでもよい。ゲート電極１２１およびゲート絶縁層１２３は、十分に確立されたプロセス技術に基づいて形成されパターニングされてもよく、そのようなプロセス技術として、最新のフォトリソグラフィ、蒸着、酸化およびエッチ技術が挙げられる。その後、所望の垂直方向および側方向のドーパントプロファイルを確立すべく、十分に確立された蒸着、異方性エッチプロセスおよび注入シーケンスに基づいてサイドウォールスペーサ構造１２２と併せてドレインおよびソース領域１２５が形成されてもよい。その後、必要に応じて、十分に確立された技術に基づいて各々のシリサイド領域が形成されてもよい。次に、必要に応じて、対応する二酸化シリコンエッチストップ層が形成され、続いて窒化シリコン層１３０が蒸着されてもよい。窒化シリコン材料を蒸着する間、キャリアガスと反応性ガスの混合物、基板温度、蒸着圧力、および、とりわけ蒸着の間のイオンボンバード処理などの各々のプロセスパラメータは、下方の材料に対して蒸着される材料の最終的に得られる内部応力に著しい影響を及ぼしうる。したがって、第１デバイス領域１２０Ａのトランジスタパフォーマンスを高めるために、適切なパラメータ値を選択することによって大きな固有応力が生成されてよく、例えば、２ＧＰａ以下で圧縮応力以上の、あるいは１ＧＰａ以下か引張応力よりも有意に高い内部応力が生成されてよい。上述した窒化シリコンの蒸着プロセスの共形性は低く、層にはある程度の厚みがあり、また、アスペクト比が高くなっている（図示しているように、高密度のデバイス領域で、適切な高さの隣接するトランジスタ素子間の距離が狭くされていることにより、非常に縮小されたデバイスではアスペクト比が高くなる）ことから、間隔が狭くされたトランジスタ素子間の、横方向の成長において窒化シリコン材料が１つになり、各々のシーム１３１が形成される、あるいは、各々のオーバーハングが形成され、その結果、ボイド１３２Ａが形成される。したがって、後続の二酸化シリコン層１３２の蒸着ステップにおいては、シーム１３１で蒸着が局所的に行われることで層厚が不均一になってしまい、これにより二酸化シリコンの厚みが局所的に著しく増加してしまう。その結果、シーム１３１から離れた領域の厚みの３〜４倍までの厚みにさえなってしまうことがある。一方で、ボイド１３２Ａのために、後段で行われるコンタクトエッチプロセスにおいて、各々のエッチ不均一性が生じてしまうおそれがある。
【００１６】
二酸化シリコン層１３２の蒸着後、十分に確立されたフォトリソグラフィ技術に基づいてレジストマスク１０３が形成されてもよい。次に、層１３０および１３１の一部を第２デバイス領域１２０Ｂから除去するために、適切に設計されたエッチプロセスが実行されてもよい。対応するエッチプロセスの間、まず層１３１の二酸化シリコン材料が除去され、その後、選択的エッチプロセスが行われ、窒化シリコン層１３０の材料が除去される。この場合、必要に応じて、対応するエッチプロセスはエッチストップ層に基づいて制御されうる。シーム１３２において二酸化シリコン層１３１の層厚が非常に厚くなっているので、層１３１を除去する場合に、エッチプロセスの間、二酸化シリコン材料は完全には除去されない。その結果、窒化シリコン層１３０の露出された部分を除去する後続のエッチプロセスにおいて、選択的エッチ化学物質が著しくブロックされる。
【００１７】
この結果、各々の材料残留物が第１デバイス領域１２０Ａのトランジスタ間に残ってしまい、この結果、例えば第１デバイス領域１２０Ａのトランジスタのトランジスタパフォーマンスを高めるように設計された、高内部応力のさらなる誘電層を蒸着する間といったさらなるプロセスの間に、各々の不均一性が生じてしまう。
【００１８】
図１ｂに、さらに次の製造段階における半導体デバイス１００を概略的に例示する。図示しているように、第１デバイス領域１２０Ａおよび第２デバイス領域１２０Ｂの上方に第２誘電層１４０が形成される。該層には、ボイド１３２とも称される対応する材料残留物が含まれ、さらに、層１３１および１３０の材料から構成される。一方で、各々の欠陥、つまり、ボイド１３２Ａは第２デバイス領域１２０に存在したままでもよい。したがって、上述のように、様々な材料から構成され、さらに、層１４０の周囲の材料とは異なるタイプの内部応力を有する材料残留物１３２により、各々の応力転送メカニズムが低下してしまい、その一方で、さらに、残留物１３２により、各々のコンタクト開口部を形成する後続のパターニングシーケンスにおいて、各々のエッチが不均一になってしまうことがある。同様に、第２デバイス領域１２０Ｂのボイド１３２Ａにより、後続のプロセスにおいて、応力転送メカニズムが低下し、さらにエッチの均一性が低下してしまうおそれがある。さらに、図１ｂに図示する製造段階では、第２デバイス領域１２０Ｂにおいて層１４０の露出部分を除去するために、対応するエッチプロセス１０５の間、誘電層１４０を保護するために対応するレジストマスク１０４が提供される。
【００１９】
第２誘電層１４０の形成に関しては、層１３０に関して上述したものと実質的に同様の基準が適用される。よって、層１４０を蒸着する間、所望の高い内部応力を得ることができるように、各々のプロセスパラメータが適切な方法で調整されてもよい。高度な用途、つまり、加工寸法が約５０ｎｍ以下の半導体デバイスでは、蒸着プロセスで溝を埋め込む能力もエッチプロセス１０５の間の重要な役割を果たしうる。その理由として、層１３０を蒸着する間に生成される表面トポロジーとともに、層１４０の露出部分が実質的に完全に除去されるかどうかは、所与のデバイスジオメトリを蒸着する後続のステップの蒸着能力に左右されることが挙げられる。よって、第２デバイス領域１２０Ｂの層１４０を実質的に完全に除去する一方で、全体の応力転送メカニズムに影響を及ぼし過ぎないよう、層１４０の厚みを特定の範囲内にする必要がありうる。したがって、エッチインジケータ１３１に基づいて制御されうるプロセス１０５によって層１４０の露出部分を効率的に除去するために、層１４０の蒸着には各々の高度な共形性が求められうる。よって、層１３０の材料を除去し過ぎることなく層１４０の材料を実質的に完全に除去するために、層厚は適度に均一であることが求められる。
【００２０】
図１ｃに、さらに次の製造段階におけるデバイス１００を概略的に示す。ここでは、二酸化シリコンなどから構成される対応の層間絶縁材料１５０が第１誘電層１３０および第２誘電層１４０の上方に形成されてよい。誘電材料１５０は十分に確立された技術に基づいて形成されてもよく、そのような技術としては、ＴＥＯＳに基づいた準常圧蒸着プロセスなどが挙げられる。その後、必要であれば、各々の平坦化プロセスが実行されてもよい。その後、各々のコンタクト開口部１５１が形成されてもよい。該開口部は、ある場合に、例えばＲＡＭ領域において、各々の密集したトランジスタ間に位置する領域でデバイス層に接続しうる。したがって、対応する非共形部（イレギュラリティ）１３２、１３２Ａが対応するプロセスにも影響を及ぼす場合があり、その結果、信頼性の低いコンタクトが形成されるか、コンタクトが完全に失敗してしまうことさえある。その結果、デバイスをさらに縮小すると、高固有応力の誘電材料に対する蒸着プロセスが各々制限されていることから、最新のデバイスジオメトリにみられる、高くされたアスペクト比に対応するように層厚を薄くする必要がありうる。しかし、この場合、応力のかけられた誘電材料により誘発される各々の歪みも著しく低減してしまい、この結果トランジスタのパフォーマンスが低下してしまう。したがって、デバイス寸法が縮小され続けているにもかかわらず、ロジックエリアでのトランジスタの動作速度を速くすることが重要な設計基準とされており、このために、隣接するデバイス間の狭くされたピッチに対応するために、材料の削減に対して上述したデュアルストレスライナアプローチを適用する必要がある。
【００２１】
本発明は上述した１つ以上の問題点による影響を回避するか、少なくとも減らすことができる各種の方法およびデバイスに関する。
【課題を解決するための手段】
【００２２】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００２３】
概して、本文に開示している主題は、Ｎチャネルトランジスタの速度を上げ、これによりロジックＣＭＯＳデバイスの全体の速度も上げることができる改善されたストレスライナのアプローチ法を提供することにより、非常に縮小された半導体デバイスにおける歪み誘発メカニズムの実効性低下の問題に取り組むものである。このために、縮小されたデバイス寸法に対応し、さらにＮチャネルトランジスタのトランジスタパフォーマンスを向上させるように、各々のトランジスタデバイス上方に異なって応力のかけられた誘電層を形成するパターニングシーケンスが設計される。つまり、２つの異なる応力がかけられた誘電層を形成するパターニングシーケンスは、両方の誘電材料を非常に効率的に蒸着することができるプロセスパラメータに基づいて実行されてもよい。この場合、これらの層のうちの不要な部分を除去後、先行して形成されているエッチストップ材料よりも内部応力レベルが著しく低下した、少なくとも１つのさらなる誘電材料エッチストップ材料が対応するプロセスマージン内に形成されてもよい。これにより、さらなるプロセスの間にパターニングによって生じる不均一性を減らし、その一方でＮ型トランジスタの歪み誘発メカニズムを著しく強化させることができる。その結果、異なって応力がかけられた誘電層に対して適切なパターニング法が確立されると、さらに縮小されたどのようなデバイスにも各々のプロセスシーケンスを容易に適用することができる。
【００２４】
本文に開示している１つの例示的方法において、基板上方に形成された第１トランジスタ上方に、第１タイプの応力を生成する第１の応力誘発層が形成される。さらに上記方法において、第２トランジスタ上方に、第１タイプの応力とは異なる第２タイプの応力を生成する、第２の応力誘発層が形成される。さらに、第１トランジスタおよび第２トランジスタ上方に、第１および第２応力誘発層の内部応力レベル未満の内部応力を有する第３誘電層が形成される。さらに、第１トランジスタおよび第２トランジスタ上方に層間絶縁材料が形成され、さらに、第１および第２応力誘発層と第３誘電層とをエッチストップ材料として使用することによって、第１および第２トランジスタに接続するコンタクト開口部が形成される。
【００２５】
本文に開示されている別の例示的方法において、Ｐチャネルトランジスタ上方に第１誘電層が形成される。この場合、第１誘電層はＰチャネルトランジスタのチャネル領域に圧縮歪みを誘発する。さらに上記方法において、Ｎチャネルトランジスタの上方の第２誘電層が形成される。この場合、第２誘電層はＮチャネルトランジスタのチャネル領域に引張歪みを誘発する。さらに、上記方法において、ＰチャネルトランジスタおよびＮチャネルトランジスタ上方に第３誘電層が形成される。この場合、第３誘電層の内部応力レベルは、第１および第２誘電層の内部応力レベル未満である。さらに、層間絶縁材料が第３誘電層上方に蒸着される。
【００２６】
本文に開示している例示的半導体デバイスは、第１トランジスタ上方に形成される、第１タイプの応力を誘発する第１誘電層を含む。さらに、上記デバイスは、第２トランジスタ上方に形成される、第１タイプの応力とは異なる第２タイプの応力を誘発する第２誘電層を含む。さらに、上記半導体デバイスは、第１および第２誘電層上に形成され、第１および第２誘電層の内部応力レベル未満の内部応力レベルを有する  第３誘電層をさらに含む。さらに、上記半導体デバイスは、第３誘電層上方に形成され、第１および第３誘電層の厚みを合わせたものよりも大きな厚みを有する層間絶縁材料を含む。
【図面の簡単な説明】
【００２７】
【図１ａ】従来の方法に従う密集したトランジスタ素子を含む半導体デバイスにおいて、様々に応力がかけられたコンタクトエッチストップ層を形成する際の各種の製造段階の概略的断面図。
【図１ｂ】従来の方法に従う密集したトランジスタ素子を含む半導体デバイスにおいて、様々に応力がかけられたコンタクトエッチストップ層を形成する際の各種の製造段階の概略的断面図。
【図１ｃ】従来の方法に従う密集したトランジスタ素子を含む半導体デバイスにおいて、様々に応力がかけられたコンタクトエッチストップ層を形成する際の各種の製造段階の概略的断面図。
【図２ａ】本文に開示された例示的実施形態に従う内部応力の異なる応力誘電層をトランジスタ上方に形成し、その後、応力が低減した、あるいは、実質的に応力ビヘイビアがニュートラルのバッファ層を形成するための各種の製造段階のＮ型トランジスタとＰ型トランジスタとを含むデバイス領域各々の概略的断面図。
【図２ｂ】本文に開示された例示的実施形態に従う内部応力の異なる応力誘電層をトランジスタ上方に形成し、その後、応力が低減した、あるいは、実質的に応力ビヘイビアがニュートラルのバッファ層を形成するための各種の製造段階のＮ型トランジスタとＰ型トランジスタとを含むデバイス領域各々の概略的断面図。
【図２ｃ】本文に開示された例示的実施形態に従う半導体デバイスの概略的断面図であって、付加的誘電層の材料特性を調整するために（例えば、内部応力レベルを調整するために）蒸着後に付加的誘電材料が処理されている、半導体デバイスの概略的断面図。
【図２ｄ】本文に開示されたさらなる例示的実施形態に従うＮチャネルトランジスタ上方の付加的誘電層の内部応力レベルを選択的に調整するために、イオンボンバード処理による処理の間の半導体デバイスの概略的断面図。
【図２ｅ】本文に開示されたさらなる例示的実施形態に従う応力のかけられた誘電層と、内部応力レベルが低下した付加的誘電層に基づいてコンタクト開口部を形成するためにパターニングされうる層間絶縁材料を有する半導体デバイスの概略的断面図。
【発明を実施するための形態】
【００２８】
本発明は、添付の図面と併せて以下の説明を参照することによって理解することができる。図面において、同じ参照符号は同様の要素を示す。
【００２９】
本文に開示された主題は、様々に変更することができ、また他の態様をとることもでき、その特定の実施形態は図面において例として示しており、本文にその詳細を記載する。しかし、本文に記載された特定の実施形態は、本発明を開示されている特定の形式に制限するものではなく、むしろ、添付の請求項に定義される本発明の精神および範囲内の全ての変形、等価物、代替物に及ぶものとする。
【００３０】
本発明の各種の例示的実施形態を以下に記載する。簡素化のために、本明細書に現実の実装品の特徴を全てを記載することはしない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００３１】
以下、本発明を添付の図面を参照しながら説明する。各図面には、単に説明を目的として、さらに、当業者には周知の詳細な説明で本発明を曖昧なものにしないように、様々な構造、システムならびに装置が概略的に描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００３２】
概して、本文に開示されている発明は、スケーラビリティが高められたデュアルストレスライナアプローチに基づいて、密集したトランジスタ素子を含みうるデバイス領域上方に応力誘発層を形成するための改善されたプロセス技術に関する。デュアルストレスライナアプローチとは、第１タイプの固有応力からなる第１の応力誘発材料を蒸着し、第１の材料をパターニングし、これを不要なデバイス領域から除去し、第２タイプの応力からなる第２の応力誘発材料を蒸着し、第２材料を上記第１材料から除去するシーケンスとして理解されうるものである。
【００３３】
本文に開示されている態様によれば、蒸着プロセス能力は、場合によっては高い応力がかけられた誘電材料を形成するための後続のパターニング法とともに、付加的な誘電材料（例示的実施形態では、窒化シリコンから構成される）を先行して形成されている応力のかけられたライナ上に形成することによってデュアルストレスライナシーケンスを拡張することにより、パターニングシーケンスの間において、さらに、各々のコンタクト構造を形成する後続のプロセスステップの間において、不均一性も著しく減らすように、考慮される。この場合、付加的な誘電層の内部応力レベルは、応力のかけられたライナよりも低い。これにより応力のかけられたライナを囲むために、効率的な「バッファ」層が形成される。
【００３４】
応力のかけられたライナと同じか同様の材料組成からなる付加的誘電層を設けることで、Ｎチャネルトランジスタのパフォーマンスが著しく向上し、その一方でＰチャネルトランジスタには実質的に影響を及ぼさないことがわかっている。したがって、応力のかけられたライナは、非常に縮小されたデバイスに対する応力とデバイス要件とに対応するように、プロセスパラメータに基づいて実効的に形成されうる。つまり、高度に応力のかけられた材料からなる共形の層が形成され、その一方で、応力のかけられたライナを形成するための蒸着プロセスの溝の埋め込み能力が遵守され、一方で、応力レベルが低減された、あるいは、実質的に応力ビヘイビアがニュートラルの付加層により、Ｎチャネルトランジスタの引張応力の応力転送が実効的に行われる。
【００３５】
ある態様では、ＣＰＵコアなどのロジック回路を含む回路領域に付加的誘電層を選択的に形成して引張歪みを高めるようにしてもよく、一方、ＲＡＭ（ランダムアクセスメモリ）領域などの他の領域では、必要であれば、適度に高い圧縮応力を有する付加的誘電層が形成されてよい。したがって、この付加的誘電層により、均一性が高められた現実の応力ライナを形成することができ、これにより、対応する層間絶縁材料中にコンタクト開口部をパターニングする後続のステップにおける均一性も高められる。この場合、応力ライナおよび付加的誘電層はエッチストップとしての役割を果たす。ある例示的実施形態では、付加的誘電層を蒸着する前に付加的ライナが形成されてもよい。この場合、応力ライナと誘電層とを含む誘電スタックを開口するためのエッチプロセスの制御性を高めるようにライナを用いてもよく、この場合、付加的ライナは付加的誘電層のバッファ効果への影響を実質的に及ぼし得ない。
【００３６】
他の例示的実施形態では、この付加的な応力のかけられた誘電材料が効率的なバッファ材料として提供され、その一方で、これと同時に、応力ライナと付加的な誘電層とから構成される誘電層スタックをエッチスルーするためのエッチプロセスの間に、異なる光学的応答がなされてもよい。これにより、上を覆う層間絶縁材料にコンタクト開口部を形成するときに、高度なエッチストップ能力が与えられ、さらに、付加的な誘電層をエッチスルーする場合にエッチの制御性を高めることもできる。
【００３７】
図２ａに、半導体デバイス２００の断面図を概略的に示す。デバイスは第１デバイス領域２２０Ａと第２デバイス領域２２０Ｂとを含む。これらは、その基本的なデバイスアーキテクチャにおいて、１つ以上のトランジスタ素子がすでに形成されているアクティブ領域に対応しうるものである。したがって、デバイス領域２２０Ａ、２２０Ｂは必要に応じてトランジスタ２２０Ａ、２２０Ｂとも呼ぶこともできる。この場合、領域２２０Ａ、２２０Ｂの各々は、複数のトランジスタ素子を含んでもよく、これらは絶縁構造（図示せず）によって境界が設けられてもよいし、設けられなくてもよい。トランジスタ２２０Ａ、２２０Ｂは、基板２０１の上方に設けられてよい。基板２０１は、半導体バルク基板などの、例えばシリコンベースの適切なキャリア材料であってもよいし、あるいは、実質的な結晶半導体層２０２が形成されている絶縁材料であってもよく、これにより、各々のＳＯＩ構造が形成される。１つの例示的実施形態では、トランジスタ２２０Ａ、２２０ｂは、ＣＰＵコアなどの論理回路の回路素子であってもよい。半導体デバイス２００は他のデバイス領域を含んでもよく、このデバイス領域にはスタティックＲＡＭ領域などのメモリ領域を形成する各々のトランジスタ素子が含まれてよく、この各々のトランジスタにはトランジスタ２２０Ａ、２２０Ｂとは異なる応力条件が求められうることはわかるであろう。さらに、半導体デバイス２００の各種のデバイス領域は、バルク構造またはＳＯＩアーキテクチャなどの様々なアーキテクチャに基づいて形成されてよい。
【００３８】
トランジスタ素子２２０Ａ、２２０Ｂはそれぞれ、ゲート絶縁層２２３上にゲート電極２２１を各々含んでもよい。このゲート絶縁層はゲート電極２２１を対応するチャネル領域２２４から分離するものであり、このチャネル領域の側面には各々のドレインおよびソース領域２２５が形成される。図２ａに示す実施形態では、各々のトランジスタ素子はさらに、デバイス要件に応じて、程度の差はあるが、複合サイドウォールスペーサ構造２２２を含んでもよい。さらに、高度な内部圧縮応力を有する、高度に応力のかけられた誘電層、あるいはストレスライナ２３０がトランジスタ２２０Ｂ上方に形成されてもよく、その場合、トランジスタ２２０ＢはＰチャネルトランジスタであると想定されうる。高度に圧縮された内部応力とは、層２３０が下方の材料に影響を及ぼしてトランジスタ２２０Ｂのチャネル領域２２４に圧縮歪みをもたらすものであると理解されるものであることはわかるであろう。典型的な応力レベルは、約２ＧＰａ以上である。同様に、トランジスタ２２０ＡがＮチャネルトランジスタである場合に第１トランジスタ２２０Ａおよび第２トランジスタ２２０Ｂ上方に、例えば、約１ＧＰａ以上の高内部引張応力からなる誘電層２４０が形成されてよい。したがって、層２４０は、トランジスタ２２０Ａのチャネル領域２２４に引張歪みを誘発しうる。１つの例示的実施形態では、層２３０は、高圧縮応力が３ＧＰａ以上の窒化シリコン、炭素含有窒化シリコン、シリコンカーバイド、二酸化シリコンなどから構成されてもよく、一方で、層２４０は高引張応力が約１ＧＰａ以上の窒化シリコンから構成されてよい。
【００３９】
デバイス２００はデバイス１００に関して説明したプロセスと同様のプロセスに基づいて形成されてよい。つまり、トランジスタ２２０Ａ、２２０Ｂは、十分に確立された技術に基づいて形成され、その後、デュアルストレスライナアプローチが行われる。このアプローチでは、所望の応力条件に応じたプロセスパラメータに基づいて、さらに、デバイス要件に対して、つまり、上述したように限界寸法に対して層２３０が蒸着される。その後、エッチ技術によってトランジスタ２２０Ａ上方から層２３０の一部が除去されてよい。この場合、エッチプロセスは、層２３０を蒸着する前に形成されうるエッチストップライナ（図示せず）に基づいて制御されてよい。その他の場合、エッチストップライナは省略されてよい。その後、層２４０は、適切に選択されたパラメータに基づいて蒸着されてよく、その場合に、層２４０を蒸着する前にエッチインジケータ層（図示せず）が形成されてもよい。他の場合では、層２４０が先に形成されて、その後、層２３０が蒸着されてよく、該層２３０は、後続のエッチプロセス２０５の間に除去される必要がある。
【００４０】
次に、デバイス２００をエッチ雰囲気２０５にさらして対応のレジストマスクに基づいて第２トランジスタ２２０Ｂの上方の層２４０を除去するようにしてもよい。非常に均一で高固有応力を有する層２３０、２４０を形成するために適切なプロセスパラメータが選択されるので、層２３０に実質的な悪影響を及ぼさずに、層２４０の露出部分を実質的に完全に除去することができる。例えば、図１ａ〜１ｃに基づいて説明したような適切なエッチインジケータ材料に基づいてエッチプロセス２０５を実行してもよいし、他の場合では、対応するエッチインジケータ層が省略され、エッチプロセス２０５はエッチ時間などの他のプロセスパラメータに基づいて制御されてよい。ある例示的実施形態では、層２３０が、内部圧縮応力レベルを備えうるシリコン／窒素／炭素層となるように、該層に多量の炭素が導入されてもよく、その一方で、エッチプロセス２０５の間に、エッチインジケータ材料を与えずに、あるいは、エッチインジケータ材料を減らしうることなく、識別可能な終点検知信号を付加的に提供するようにしてもよく、これによりプロセスの均一性を高めることができる。その後、レジストマスク２０４が除去されてよい。これにより、第１デバイス領域２２０Ａに層２４０を有し、第２デバイス領域２２０Ｂに層２３０を有した状態のデバイス２００が得られる。
【００４１】
図２ｂに第１トランジスタ２２０Ａと第２トランジスタ２２０Ｂの上方に形成された付加的誘電層２６０を有する半導体デバイス２００を概略的に示す。この場合、この付加的誘電層２６０の内部応力レベルは層２３０、２４０の内部応力レベルよりも低い。つまり、付加層２６０は、高圧縮および引張応力を備える下方の材料に影響を及ぼす層２３０、２４０よりも引張あるいは圧縮応力が著しく軽減されて形成された材料に影響を及ぼしうる。１つの例示的実施形態では、この付加層の応力レベルは実質的にニュートラルであってよい。つまり、層２６０は応力を層２３０、２４０に実質的に転送しえない。１つの実施形態では、層２６０は、層２３０、２４０に形成されてよい。つまり、層２６０は、層２６０とは材料組成の異なる材料をさらに提供することなく、層２３０、２４０に直接的に蒸着されてよい。他の場合では、後続の製造段階で層２３０、２４０および２６０をエッチスルーするためのエッチプロセスの制御性を高めるべく、層２３０、２４０と付加層２６０との間に更なるライナ(図示せず）を設けてもよい。この場合、層２６０の材料に対するエッチの選択性を高めるべく、この更なるライナは異なる材料組成を有してもよい。
【００４２】
ある例示的実施形態では、応力レベルが低い、あるいはニュートラルの付加層２６０は、窒化シリコンなどのメカニカルインテグリティが高い、つまり機械的一体性の高い材料から構成されてもよい。このメカニカルインテグリティの高い材料は、応力レベルが低減される、あるいはニュートラルな応力レベルを実現できるのであれば、適切なレシピに基づいて形成されてよい。窒化シリコンとの用語は、シリコンおよび窒素含有層のいずれの組成物も含むものとし、これらの組成物の混合含有量は全体の材料の約８０原子百分率である。他の場合では、層２６０はシリコンおよび炭素含有層の形態で提供されてもよく、該層は、ある場合では、多量の窒素を含んでもよい。
【００４３】
この付加層２６０の厚みは、実質的に共形に蒸着することが望まれる場合には、約１００ｎｍから数ｎｍの範囲の値をとりうる。しかし、より大きな厚みの材料が提供されてもよい。この場合、すでに説明したように、層２３０、２４０および２６０を含むスタック全体のエッチビヘイビアを高めるようにさらなるエッチストップ層が提供されてもよい。
【００４４】
付加層２６０を提供することで、トランジスタ２２０Ａの、つまり、Ｎチャネルトランジスタの全体のパフォーマンス、が向上しうるものの、この層の実際の内部応力レベルは層２３０に対して低いか実質的にニュートラルである。本発明を以下の説明に限定する意図なしに、層２６０はＮチャネルトランジスタの全体の応力転送を向上させる効率的なバッファ層として機能する。この場合、層２３０は、典型的には圧縮層２４０よりも内部応力レベルが低い。
【００４５】
図２ｃに、さらなる例示的実施形態に従う半導体デバイス２００を概略的に示す。ここでは、デバイス２００は付加層２６０を、あるいは少なくともその表面部分を変更するように処理２１５にさらされる。例えば、処理２１５としては、例えば、この製造段階でデバイス２００に適応する、高温の酸化雰囲気において行う熱処理が挙げられる。この熱処理により、例えば、層間絶縁材料を形成するために後段で実行される後続の蒸着プロセスとの相互作用を減らしうる酸素を窒化シリコン材料に導入することで、改善された表面層が形成される。さらに、この変更された表面部分により、付加層２６０に対する機械抵抗を高めるとともに耐化学性を高めることができる。他の場合では、酸素、炭素などの１つ以上の適切な種を導入するためのプラズマアシストプロセスによる処理２１５の間に表面が変更されてよい。他の例示的実施形態では、処理２１５は、層２６０の応力レベルを変更する、つまり下げるためのイオン注入プロセスを含んでもよい。このために、キセノンなどの適切な種に基づいた緩和注入を行って、当初の適度に高い内部応力、引張応力あるいは圧縮応力レベルを下げるようにしてもよい。
【００４６】
図２ｄに、さらなる例示的実施形態に従う半導体デバイス２００を概略的に示す。ここでは、デバイス２００はマスク２０６を含む。該マスクは第２トランジスタ２２０Ｂを覆い、第１トランジスタ２２０Ａを露出して選択的表面変更処理２０７を行うようにするものである。この処理２０７は、変更の程度は空間的に異なるものの、処理２１５に関して説明したものと同様の方法で設計されてよい。図示している実施形態では、マスク２０６は、層２６０の固有応力を減らすように設計された処理２０７を局所的に「パターニング」するためのレジストマスクであってよい。該層には、蒸着依存特性によりトランジスタ２２０Ａのパフォーマンスを低下させすぎることがないように、圧縮応力がかけられていてもよい。１つの例示的実施形態では、この変更処理２０７は、例えばキセノン、アルゴンなどの不活性材料などの適切な注入種に基づいて実行されるイオン注入プロセスであってよい。したがって、この注入プロセスによって層２６０の露出部分の分子構造が効率的に変更され、その結果、固有応力が著しく緩和される。この処理２０７に対する適切なプロセスパラメータは、シミュレーションによる計算、試験などに基づいて容易に決定することができる。その後、例えば、先行の処理２０７により、機械的および化学的インテグリティが求められる場合に、トランジスタ２２０Ａ、２２０Ｂの双方に対して処理２１５などの更なる処理を行ってもよい。
【００４７】
図２ｅに、さらに次の製造段階における半導体デバイス２００を概略的に示す。第１トランジスタ２２０Ａおよび第２トランジスタ２２０Ｂの上方に、例えば、二酸化シリコンなどの形態で各々の層間絶縁材料２５０が形成されてよい。誘電材料２５０Ｂは、デバイス１００に関してすでに説明したような十分に確立された技術に基づいて形成されてよい。次の製造プロセスでは、破線で示しているように、各々の開口部２５１が形成されてよい。この場合、層２３０、２４０を先行して形成する間に、対応する層厚が適切に適応されることから、高度なプロセスの均一性を実現することができる。各々のエッチプロセスの間、層２６０は、層間絶縁材料２５０と付加的誘電層２６０との材料組成物が異なるために、エッチストップ層としての役割を果たしうる。さらに、層２６０の表面部分は、エッチビヘイビアをさらに高めるように、必要に応じて処理２１５および／または２０７の間に変更されていてもよい。その後、層２６０と層２３０、２４０は十分に確立されたレシピに基づいてエッチされてよく、ある場合では、すでに説明したように、層２３０、２４０と層２６０との間に、付加的なエッチストップライナあるいはエッチインジケータライナあるいはエッチインジケータ種を提供してもよい。
【００４８】
その結果、本文に開示した主題により、種類の異なる固有応力からなるすでにパターニングされた誘電層に付加的誘電材料を形成することによって、非常に縮小された半導体デバイスにＮチャネルトランジスタのトランジスタパフォーマンスを向上させるための技術が提供される。この場合、付加的誘電材料は応力層の内部応力レベルよりも内部応力レベルが著しく低く、そのために、応力ビヘイビアは実質的にニュートラルになる。この付加的誘電層により、Ｎチャネルトランジスタのパフォーマンスが向上することがわかっている。よって、検討中のデバイス構造に課されるプロセス制限と、各々の蒸着プロセスの能力とは、場合によってはエッチインジケータ層、エッチストップ層などを形成する後続のプロセスであって、様々な内部応力からなる内部誘電層をパターニングする間に任意に行われてよいプロセスとともに、例えば現実の応力誘発層に対して厚みが薄くされた層を使用することによって、遵守されうる。したがって、付加的誘電層により、Ｎチャネルトランジスタの歪み条件が局所的に改善され、一方でＰチャネルトランジスタのパフォーマンスには実質的に影響を及ぼさない。さらに、付加層は、トランジスタレベルで全体の応力条件に実質的に影響を及ぼすことなく、プロセスとデバイスを向上させるうえで望ましいとされる、更なる表面処理に対してバッファ層としての役割を果たしうる。例えば、付加的誘電層に基づいてプラズマ処理、熱処理、イオン注入などが実行されてよく、一方で、所望の応力ビヘイビアと、従ってパフォーマンスとが付加的誘電層により「維持」される。例えば、付加的誘電層のないデバイスと比べると付加的誘電層を有するデバイスの全体のパフォーマンスは、Ｐ型トランジスタのパフォーマンスを低下させることなく、Ｎ型トランジスタに対して約４％向上していることが測定値によって示されている。
【００４９】
様々なトランジスタ型の上方に異なって応力がかけられた誘電層を形成するために、付加的材料を形成するステップを、使用される対応のプロセスシーケンスとは別に、任意の適切なパターニングシーケンスと有利に組み合わせてもよい。つまり、まず圧縮された誘電材料が形成され、次いで、引張誘電材料がパターニングされ、その後、圧縮および／または引張応力を備えた１つ以上の付加的応力誘電材料が形成されてよい。同様に、まず引張誘電材料が形成され、次いで圧縮誘電材料が形成され、その一方で、プロセスおよびデバイス要件に応じて引張応力あるいは圧縮応力が低減された、つまり、実質的に「応力がニュートラルの」材料として付加的誘電材料が形成されうるシーケンスが用いられてよい。したがって、デバイスジオメトリに対応する方法で高度に応力がかけられた材料が形成され、一方で、Ｎチャネルトランジスタのパフォーマンスをさらに向上させるプロセスシーケンスが提供される。
【００５０】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図１ａ】
2010529647.tif 000003
【図１ｂ】
2010529647.tif 000004
【図１ｃ】
2010529647.tif 000005
【図２ａ】
2010529647.tif 000006
【図２ｂ】
2010529647.tif 000007
【図２ｃ】
2010529647.tif 000008
【図２ｄ】
2010529647.tif 000009
【図２ｅ】
2010529647.tif 000010
【手続補正書】
【提出日】平成21年4月21日(2009.4.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１トランジスタ（２２０Ｂ）の上方に第１誘電層（２３０）を形成するステップを有し、この形成は、前記第１トランジスタと第２トランジスタ（２２０Ａ）の上方に前記第１誘電層を形成して前記第１誘電層を前記第２トランジスタの上方から除去することで行われ、前記第１誘電層（２３０）は前記第１トランジスタ（２２０Ｂ）のチャネル領域（２２４）に圧縮応力を誘発するものであり、前記第１トランジスタはＰ−チャネルトランジスタを含み、
第２トランジスタ（２２０Ａ）の上方に第２誘電層（２４０）を形成するステップを有し、この形成は、前記第１トランジスタと第２トランジスタとの上方に前記第２誘電層を形成して前記第２誘電層を前記第１トランジスタの上方から除去することで行われ、前記第２誘電層（２４０）は前記第２トランジスタ（２２０Ａ）のチャネル領域（２２４）に引張応力を誘発するものであり、前記第２トランジスタはＮ−チャネルトランジスタを含み、
それぞれ前記第１トランジスタ（２２０Ｂ）及び第２トランジスタ（２２０Ａ）の上方に設けられた前記第１誘電層及び第２誘電層上に、第３誘電層（２６０）を形成するステップを有し、前記第３誘電層は、前記第１誘電層（２３０）および第２誘電層（２４０）の内部応力レベル未満の内部応力レベルを有し、かつ、前記第３絶縁材はシリコンと窒素とを含み、
前記第３誘電層（２６０）上方に層間絶縁材料（２５０）を蒸着するステップを有する、方法。
【請求項２】
前記第３誘電層（２６０）の厚みは約１００ｎｍ以下である、請求項１記載の方法。
【請求項３】
前記第２トランジスタ（２２０Ａ）上方の第３誘電層（２６０）の内部応力レベルは、前記第１トランジスタ（２２０Ｂ）上方の前記内部応力レベルと実質的に同じである、請求項１記載の方法。
【請求項４】
前記第３の誘電層（２６０）を形成するステップは、前記第１および第２トランジスタ（２２０Ｂ、２２０Ａ）上方に前記第３誘電層（２６０）の材料を蒸着するステップと、前記内部応力レベルを調整するように、前記蒸着された材料の少なくとも一部を処理するステップとを有する、請求項１記載の方法。
【請求項５】
前記蒸着された材料の一部を処理するステップは、前記第１トランジスタ（２２０Ｂ）上方の前記内部応力レベルを実質的に調整せずに前記第２トランジスタ（２２０Ａ）上方の前記内部応力レベルを選択的に調整するステップを含む、請求項４記載の方法。
【請求項６】
前記蒸着された材料の一部を処理するステップは、イオン注入プロセスを実行するステップを含む、請求項４記載の方法。
【請求項７】
前記蒸着された材料の一部を処理するステップは、熱処理およびプラズマ処理のうちの少なくとも一方を実行するステップを含む、請求項４記載の方法。
【請求項８】
前記第３誘電層（２６０）の前記内部応力レベルは実質的にニュートラルである、請求項１記載の方法。
【請求項９】
Ｐ−チャネルトランジスタ（２２０Ｂ）上方に形成された、第１タイプの応力を誘発する第１誘電層（２３０）と、
Ｎ−チャネルトランジスタ（２２０Ａ）上方に形成された、前記第１タイプの応力とは異なる第２タイプの応力を誘発する第２誘電層（２４０）と、
前記第１誘電層（２３０）および第２誘電層（２４０）の内部応力レベル未満の内部応力レベルを有し、前記第１および第２誘電層（２３０、２４０）に形成され、シリコン及び窒素を含んだ第３誘電層（２６０）と、
前記第３誘電層上方に形成された、前記第１誘電層（２３０）と第３誘電層（２６０）とを併せた厚み以上の厚みを有する層間絶縁材料（２５０）と、を含む半導体デバイス（２００）。
【国際調査報告】
2010529647.tif 000011
2010529647.tif 000012
2010529647.tif 000013