(57)【要約】  時間遅延障害装置は、集積回路（ＩＣ）を含み、集積回路は、障害表示信号出力を有する電子回路と、障害表示信号出力に接続された入力、および遅延障害表示信号出力を生成するための出力を有し、遅延障害表示信号の時間遅延を設定するために遅延障害表示信号出力に結合された抵抗器−コンデンサ回路網からの外部電圧に応答する、時間遅延回路とを有する。
2010518750.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）を備える時間遅延障害装置であって、
前記集積回路は、
障害表示信号出力を有する電子回路と、
前記障害表示信号出力に接続された入力、および遅延障害表示信号出力を生成するための出力を有し、前記遅延障害表示信号の時間遅延を設定するために前記遅延障害表示信号出力に結合された抵抗器コンデンサ回路網からの外部基準信号に応答する、時間遅延回路と、
を備える、時間遅延障害装置。
【請求項２】
前記時間遅延回路は、
内部障害信号によってトグルする接地への定電流源と、
ゲート、接地に接続されたドレイン、および前記時間遅延回路の前記出力に接続されたソースを有する電界効果トランジスタと、
入力、および前記電界効果トランジスタの前記ゲートに接続された切り換え可能な出力を有するラッチと、
前記ラッチの前記入力に接続された出力、ならびに第１および第２の入力を有し、前記第１の入力は内部基準信号に接続され、前記第２の入力は前記時間遅延回路の前記出力に接続されている比較器と、
を備える、請求項１に記載の時間遅延障害装置。
【請求項３】
前記時間遅延回路を完成するために、抵抗器と直列に接続されたコンデンサを備えた、前記集積回路の外部の抵抗器コンデンサ回路網をさらに備える、請求項２に記載の時間遅延障害装置。
【請求項４】
集積回路（ＩＣ）を備える時間遅延障害装置であって、
前記集積回路は、
障害表示信号出力を有する電子回路と、
前記障害表示信号出力に接続された入力、および遅延障害表示信号出力を生成するための出力を有し、前記遅延障害表示信号の時間遅延を設定するために前記遅延障害表示信号出力に結合された抵抗器コンデンサ回路網からの外部基準信号に応答する、時間遅延回路と、を備え、
前記時間遅延回路は、
内部障害信号によってトグルする接地への定電流源と、
ゲート、接地に接続されたドレイン、および前記時間遅延回路の前記出力に接続されたソースを有する電界効果トランジスタと、
入力、および前記電界効果トランジスタの前記ゲートに接続された切り換え可能な出力を有するラッチと、
前記ラッチの前記入力に接続された出力、そして第１および第２の入力を有し、前記第１の入力は内部基準信号に接続され、前記第２の入力は前記時間遅延回路の前記出力に接続されている比較器と
を備える、時間遅延障害装置。
【請求項５】
前記時間遅延回路を完成するために、抵抗器と直列に接続されたコンデンサを備えた、前記集積回路の外部の抵抗器コンデンサ回路網を備える、請求項４に記載の時間遅延障害装置。
【請求項６】
障害表示信号出力を有する電子回路と、
前記障害表示信号出力に接続された入力、および遅延障害表示信号出力を生成するための出力を有し、前記遅延障害表示信号の時間遅延を設定するために前記遅延障害表示信号出力に結合された抵抗器コンデンサ回路網からの外部基準信号に応答する、時間遅延回路と、を備える集積回路（ＩＣ）とを含み、
前記時間遅延回路は、
内部障害信号によってトグルする接地への定電流源と、
ゲート、接地に接続されたドレイン、および前記時間遅延回路の前記出力に接続されたソースを有する電界効果トランジスタと、
入力、および前記電界効果トランジスタの前記ゲートに接続された切り換え可能な出力を有するラッチと、
前記ラッチの前記入力に接続された出力、そして第１および第２の入力を有し、前記第１の入力は内部基準信号に接続され、前記第２の入力は前記時間遅延回路の前記出力に接続された比較器と
を備える、集積回路と、
前記時間遅延回路を完成するように、抵抗器と直列に接続されたコンデンサを備える、前記集積回路の外部の抵抗器−コンデンサ回路網と
を備える、時間遅延障害装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に障害遅延回路を有する集積回路に関し、より詳細には、障害表示論理出力、および可変の高速障害検出用にユーザ定義可能なラッチ遅延期間を生成するために、集積回路の単一のピンを用いた障害遅延回路に関する。
【背景技術】
【０００２】
電子回路応用分野においては、しばしば、一定のパラメータが満たされたときに、障害表示を生成することが望ましい。高速用途ではノイズまたは他の現象が、誤った障害表示として現れ得るので、高速障害検出は問題を呈する。フィルタリング技法を用いてノイズを低減することは、障害を検出する能力が遅くなることによって、障害測定に誤差が導入され得る。この理由により、不要なノイズを低減するのにフィルタリング技法を用いることは、望ましくない。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
誤った障害表示を低減するための１つの知られている解決策は、障害表示回路の出力に障害遅延回路を設けることである。このような構成により、障害表示回路の出力が調べられ、障害表示が所定の期間より長い期間存在しない限り、障害遅延回路の出力は、障害なしの表示から障害ありの表示に変化しない。後者を達成するための知られている集積回路では、集積回路の１つのピンが、特定の用途での遅延のための所定の期間を設定するために用いられ、第２のピンが、障害表示信号を生成するために用いられる。パッケージ寸法およびダイ面積を低減し、その上、集積回路によりさらなる能力をもたらす必要性により、障害表示を達成するためのピン数を低減することが望ましい。
【課題を解決するための手段】
【０００４】
本発明によれば、時間遅延障害装置は、集積回路（ＩＣ）を含み、集積回路は、障害表示信号出力を有する電子回路と、障害表示信号出力に接続された入力、および遅延障害表示信号出力を生成するための出力を有し、遅延障害表示信号の時間遅延を設定するために遅延障害表示信号出力に結合された抵抗器コンデンサ回路網からの外部基準信号に応答する、時間遅延回路とを有する。このような構成により、時間遅延障害信号を集積回路の出力ピンにて生成することができ、時間遅延の期間は、同じピンに接続された外部コンデンサを用いることによって設定することができる。
【０００５】
本発明によれば、時間遅延回路は、ゲート、接地に接続されたドレイン、および時間遅延回路の出力に接続されたソースを有する電界効果トランジスタと、入力、および電界効果トランジスタのゲートに接続された切り換え可能な出力を有するラッチと、ラッチの入力に接続された出力、ならびに第１および第２の入力を有し、第１の入力は内部基準信号に接続され、第２の入力は時間遅延回路の出力に接続された比較器とを備える。このような構成により、時間遅延回路の入力信号がハイ電圧からロー電圧に変化するとき、その変化の時間遅延回路の出力における効果は、時間遅延回路の出力に接続された外部コンデンサを用いることによって設定される期間だけ遅延させることができる。
【０００６】
本発明によれば、時間遅延障害装置は、時間遅延回路を完成するように、抵抗器と直列に接続されたコンデンサを備える、集積回路の外部の抵抗器コンデンサ回路網をさらに含む。このような構成により、時間遅延障害装置を完成するように、出力ピンにて時間遅延回路が外部基準信号を利用することができる。
【０００７】
本発明の上記の特徴、ならびに本発明自体は、以下の図面の説明からより十分に理解することができよう。
【図面の簡単な説明】
【０００８】
【図１】本発明による時間遅延回路を有する集積回路の図である。
【図２】集積回路のフォールトピンでの電圧レベルを示すタイミング図である。
【発明を実施するための形態】
【０００９】
本発明によれば、図１は、電子回路における誤った障害表示を低減するように障害表示信号に対して時間遅延をもたらすために、ほとんどを集積回路内に構成することができる時間遅延回路を示す。
【００１０】
ピン１８を含む複数の接続ピン（図示せず）を有する集積回路１０は、ここでは高速用途である、特定の用途によって必要とされるいくつかの特徴を実現するための、標準セルのセミカスタム電子回路１２を有する標準の集積回路である。電子回路１２によって実現される特徴の１つは、内部障害信号１４である。正しくない内部障害信号を生じ得るスイッチングノイズまたは他の現象により、誤った障害信号の可能性を低減するために、障害ラッチ遅延回路１００が設けられる。
【００１１】
障害ラッチ遅延回路１００は、集積回路１０の内部の回路である内部回路１１０と、集積回路１０の外部の回路である外部回路１２０とを含み、外部回路１２０は、集積回路１０のピン１８を用いて内部回路１１０に接続され、前記ピン１８はまた、外部障害信号３０を生成する。内部回路１１０は、電流源１６、比較器２０、ラッチ２２、およびＭＯＳＦＥＴ２４を含む。外部回路１２０は、抵抗器２６およびコンデンサ２８を含む。図１に示されるように、電子回路１２によって生成される内部障害信号１４は、電流源１６に接続される。電流源１６の他方の側は、集積回路１０のピン１８、および比較器２０の入力の１つに接続される。比較器２０の他方の入力は、基準電圧に接続される。比較器２０の出力は、ラッチ２２の入力に接続される。ラッチ２２はまた、リセット入力、およびＭＯＳＦＥＴ２４のゲートに接続された切り換え可能な出力２２ａを含む。ＭＯＳＦＥＴ２４は、図示のように接地に接続されたドレイン、ならびにピン１８および比較器２０の入力の１つに接続されたソースを含む。外部回路１２０は抵抗器２６を含み、抵抗器２６の一端は電圧源Ｖｃｃに接続され、他端は集積回路１０のピン１８に接続される。外部回路１２０は、一端が接地に接続され、他端が集積回路１０のピン１８に接続されたコンデンサ２８によって完成される。
【００１２】
通常動作モードにおいて、内部障害信号１４がハイのときは、ＭＯＳＦＥＴ２４は非導通で、電流源１６はオフ（開回路）であり、コンデンサ２８は充電されていて回路内には電流は流れないので、ピン１８は、ほぼＶｃｃの電圧を有してハイとなる。内部障害信号１４がローになると、電流源１６はターンオンし、コンデンサ２８は、外部コンデンサ２８の大きさによって設定されるスルーレートにて、電流源１６を通じて放電し始める。ここで図２を参照すると、ピン１８の電圧は、内部障害信号１４がローとなる時間Ｔ１ではほぼＶｃｃ、たとえば５ボルトである。コンデンサが放電し続けるのにつれて、ピン１８の電圧は、時間Ｔ２でそれが電圧Ｖｒｅｆ、たとえば３ボルトに達するまで低下し続ける。ピン１８の電圧がＶｒｅｆより低くなると、比較器２０の出力は遷移してラッチ２２に信号を供給し、ラッチ２２はラッチ２２の出力２２ａを作動して、ここではＮチャネルＭＯＳＦＥＴであるＭＯＳＦＥＴ２４をターンオンする。ＭＯＳＦＥＴが作動されることにより、図２に示されるように、時間Ｔ２でピン１８は急速に接地に引かれる。
【００１３】
このような構成により、誤った障害表示信号として現れ得るノイズおよび他の現象を補償するように、障害表示信号１４が集積回路の出力に生ずる時間を遅延させるための時間遅延（Ｔ２−Ｔ１）を回路に導入することができる。時間遅延は、誤った障害表示信号の数を低減するために、ほとんどの過渡ノイズ信号の持続時間より長く設定することができる。このような構成は、集積回路１０の単一のピンのみを使用することが必要であり、ピン１８は、外部障害表示を生成し、かつ障害ラッチ遅延回路１００に対する時間遅延を設定するためにも用いられることが留意されるべきである。
【００１４】
ここで、集積回路の単一のピンが時間遅延された障害表示信号出力を生成し、かつ生成される時間遅延の期間を決定するための基準信号を受け取ることができ、時間遅延の期間は、集積回路の特定の実装により必要とされるのに従って、ユーザによって必要に応じて設定することができる、時間遅延回路を有する集積回路を実現できることが留意されるべきである。
【００１５】
本発明の好ましい実施形態について説明してきたが、ここで当業者には、それらの概念を具体化した他の実施形態を用いることができることが明らかとなろう。したがって、これらの実施形態は開示された実施形態に限定されるべきでなく、添付の特許請求の範囲の趣旨および範囲によってのみ限定されるべきであると考える。
【図１】
2010518750.tif 000003
【図２】
2010518750.tif 000004
【国際調査報告】
2010518750.tif 000005
2010518750.tif 000006