(57)【要約】Ｈ．２６４仕様に関するマクロブロックの空間予測可能性品質の効率的な決定のための技法が提供される。デバイスは、イントラフレームの現在のサブブロックの第１の画素部分組に基づいて空間予測モードから成る第１の部分組を推定するために動作可能なプロセッサを備える。前記プロセッサは、前記現在のブロックの第２の画素部分組に基づいて空間予測モードから成る第２の部分組を推定するためにさらに動作可能である。予測モードから成る前記第１の部分組は、予測モードから成る前記第２の部分組と異なる。
2010518794.tif 000002
【特許請求の範囲】
【請求項１】
デバイスであって、
イントラフレームの現在のサブブロックの第１の画素部分組に基づいて空間予測モードから成る第１の部分組を推定するために及び前記現在のサブブロックの第２の画素部分組に基づいて空間予測モードから成る第２の部分組を推定するために動作可能であるプロセッサであって、予測モードから成る前記第１の部分組は、予測モードから成る前記第２の部分組と異なるプロセッサと、前記プロセッサに結合されたメモリと、を備える、デバイス。
【請求項２】
前記プロセッサは、前記第１及び第２の画素部分組に基づいて空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組と異なる空間予測モードから成る第３の部分組を補間するためにさらに動作可能である請求項１に記載のデバイス。
【請求項３】
空間予測モードから成る前記第１の部分組は、９０°だけ変位されたベクトルから成る第１の対に基づき、空間予測モードから成る前記第２の部分組は、９０°だけ変位されたベクトルから成る第２の対に基づき、空間予測モードから成る前記第３の部分組は、ベクトルから成る前記第１の対及びベクトルから成る前記第２の対のうちのいずれか１つから２２．５°だけ変位された複数のベクトルに基づく請求項２に記載のデバイス。
【請求項４】
前記プロセッサは、前記現在のサブブロックに関する左及び上方の隣接画素の利用可能性に基づいて前記現在のサブブロックのサイズ及び前記第１の画素部分組及び前記第２の画素部分組の配置を自動的に変えるためにさらに動作可能である請求項１に記載のデバイス。
【請求項５】
前記第１の画素部分組は、前記第１の画素部分組内の隣接する選択された画素が接していない第１の格子配置において配置され、前記第２の画素部分組は、隣接する選択された画素の２つのみの又はそれよりも多い角が対角パターンで接する第２の格子配置において配置される請求項１に記載のデバイス。
【請求項６】
前記プロセッサは、空間予測モードから成る前記第１の部分組を推定時には、前記第１の画素部分組の変換演算及びアダマール変換を実行して空間予測モードから成る前記第１の部分組の１つの空間予測モードを識別することと関連づけられた１つのパターンの係数を有する第１の合成行列を導き出すために動作可能であり、空間予測モードから成る前記第２の部分組を推定時には、前記第２の画素部分組の前記変換演算及び前記アダマール変換を実行して空間予測モードから成る前記第２の部分組の１つの空間予測モードを識別することと関連づけられた前記パターンの係数を有する第２の合成行列を導き出すために動作可能である請求項１に記載のデバイス。
【請求項７】
前記第１の画素部分組は、長方形のサンプリング格子配置において配置され、前記第２の画素部分組は、対角のサンプリング格子配置において配置され、前記長方形サンプリング格子配置及び前記対角サンプリング格子配置は共同で斜サンプリング格子配置を形成する請求項１に記載のデバイス。
【請求項８】
前記第１の画素部分組の画素及び前記第２の画素部分組の画素は、互いに排他的である請求項１に記載のデバイス。
【請求項９】
前記第１の画素部分組の画素及び前記第２の画素部分組の画素は、部分的に重なり合っている請求項１に記載のデバイス。
【請求項１０】
マルチメディアシステムであって、
イントラフレームの現在のサブブロックの第１の画素部分組に基づいて空間予測モードから成る第１の部分組を推定するために及び前記現在のサブブロックの第２の画素部分組に基づいて空間予測モードから成る第２の部分組を推定するために動作可能な符号器であって、予測モードから成る前記第１の部分組は、予測モードから成る前記第２の部分組と異なる符号器と、
空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組に基づいて前記イントラフレームを復号するために動作可能な復号器と、を備える、マルチメディアシステム。
【請求項１１】
前記符号器は、前記第１及び第２の画素部分組に基づいて空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組と異なる空間予測モードから成る第３の部分組を補間するためにさらに動作可能である請求項１０に記載のシステム。
【請求項１２】
空間予測モードから成る前記第１の部分組は、９０°だけ変位されたベクトルから成る第１の対に基づき、空間予測モードから成る前記第２の部分組は、９０°だけ変位されたベクトルから成る第２の対に基づき、空間予測モードから成る前記第３の部分組は、ベクトルから成る前記第１の対及びベクトルから成る前記第２の対のうちのいずれか１つから２２．５°だけ変位された複数のベクトルに基づく請求項１１に記載のシステム。
【請求項１３】
前記符号器は、前記現在のサブブロックに関する左及び上方の隣接画素の利用可能性に基づいて前記現在のサブブロックのサイズ及び前記第１の画素部分組及び前記第２の画素部分組の配置を自動的に変えるためにさらに動作可能である請求項１０に記載のシステム。
【請求項１４】
前記第１の画素部分組は、前記第１の画素部分組内の隣接する選択された画素が接していない第１の格子配置において配置され、前記第２の画素部分組は、隣接する選択された画素の２つのみの又はそれよりも多い角が対角パターンで接する第２の格子配置において配置される請求項１０に記載のシステム。
【請求項１５】
前記符号器は、空間予測モードから成る前記第１の部分組を推定時には、前記第１の画素部分組の変換演算及びアダマール変換を実行して空間予測モードから成る前記第１の部分組の１つの空間予測モードを識別することと関連づけられた１つのパターンの係数を有する第１の合成行列を導き出すために動作可能であり、空間予測モードから成る前記第２の部分組を推定時には、前記第２の画素部分組の前記変換演算及び前記アダマール変換を実行して空間予測モードから成る前記第２の部分組の１つの空間予測モードを識別することと関連づけられた前記パターンの係数を有する第２の合成行列を導き出すために動作可能である請求項１０に記載のシステム。
【請求項１６】
前記第１の画素部分組は、長方形のサンプリング格子配置において配置され、前記第２の画素部分組は、対角のサンプリング格子配置において配置され、前記長方形サンプリング格子配置及び前記対角サンプリング格子配置は共同で斜サンプリング格子配置を形成する請求項１０に記載のシステム。
【請求項１７】
前記第１の画素部分組の画素及び前記第２の画素部分組の画素は、互いに排他的である請求項１０に記載のシステム。
【請求項１８】
前記第１の画素部分組の画素及び前記第２の画素部分組の画素は、部分的に重なり合っている請求項１０に記載のシステム。
【請求項１９】
マルチメディアシステムであって、
イントラフレームの現在のサブブロックの第１の画素部分組に基づいて空間予測モードから成る第１の部分組を推定するための手段と、
前記現在のサブブロックの第２の画素部分組に基づいて空間予測モードから成る第２の部分組を推定するための手段であって、予測モードから成る前記第１の部分組は、予測モードから成る前記第２の部分組と異なる手段と、
空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組に基づいて前記イントラフレームを復号するための手段と、を備える、マルチメディアシステム。
【請求項２０】
前記第１及び第２の画素部分組に基づいて空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組と異なる空間予測モードから成る第３の部分組を補間するための手段をさらに備える請求項１９に記載のシステム。
【請求項２１】
空間予測モードから成る前記第１の部分組は、９０°だけ変位されたベクトルから成る第１の対に基づき、空間予測モードから成る前記第２の部分組は、９０°だけ変位されたベクトルから成る第２の対に基づき、空間予測モードから成る前記第３の部分組は、ベクトルから成る前記第１の対及びベクトルから成る前記第２の対のうちのいずれか１つから２２．５°だけ変位された複数のベクトルに基づく請求項２０に記載のシステム。
【請求項２２】
前記現在のサブブロックに関する左及び上方の隣接画素の利用可能性に基づいて前記現在のサブブロックのサイズ及び前記第１の画素部分組及び前記第２の画素部分組の配置を自動的に変えるための手段をさらに備える請求項１９に記載のシステム。
【請求項２３】
空間予測モードから成る前記第１の部分組を推定するための前記手段は、前記第１の画素部分組の変換演算及びアダマール変換を実行して空間予測モードから成る前記第１の部分組の１つの空間予測モードを識別することと関連づけられた１つのパターンの係数を有する第１の合成行列を導き出すための手段を含み、空間予測モードから成る前記第２の部分組を推定するための前記手段は、前記第２の画素部分組の前記変換演算及び前記アダマール変換を実行して空間予測モードから成る前記第２の部分組の１つの空間予測モードを識別することと関連づけられた前記パターンの係数を有する第２の合成行列を導き出すために動作可能である請求項１９に記載のシステム。
【請求項２４】
マルチメディアデータを処理するための命令を備えるコンピュータによって読み取り可能な媒体を含むコンピュータプログラム製品であって、前記命令は、
イントラフレームの現在のサブブロックの第１の画素部分組に基づいて空間予測モードから成る第１の部分組を推定し、
前記現在のサブブロックの第２の画素部分組に基づいて空間予測モードから成る第２の部分組を推定し、
空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組に基づいて前記イントラフレームを符号化することをコンピュータに行わせ、予測モードから成る前記第１の部分組は、予測モードから成る前記第２の部分組と異なる、コンピュータプログラム製品。
【請求項２５】
前記第１及び第２の画素部分組に基づいて空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組と異なる空間予測モードから成る第３の部分組を補間することを前記コンピュータに行わせるための命令をさらに備える請求項２４に記載のコンピュータプログラム製品。
【請求項２６】
空間予測モードから成る前記第１の部分組は、９０°だけ変位されたベクトルから成る第１の対に基づき、空間予測モードから成る前記第２の部分組は、９０°だけ変位されたベクトルから成る第２の対に基づき、空間予測モードから成る前記第３の部分組は、ベクトルから成る前記第１の対及びベクトルから成る前記第２の対のうちのいずれか１つから２２．５°だけ変位された複数のベクトルに基づく請求項２５に記載のコンピュータプログラム製品。
【請求項２７】
前記現在のサブブロックに関する左及び上方の隣接画素の利用可能性に基づいて前記現在のサブブロックのサイズ及び前記第１の画素部分組及び前記第２の画素部分組の配置を自動的に変えることを前記コンピュータに行わせるための命令をさらに備える請求項２４に記載のコンピュータプログラム製品。
【請求項２８】
空間予測モードから成る前記第１の部分組を推定することを前記コンピュータに行わせるための前記命令は、前記第１の画素部分組の変換演算及びアダマール変換を実行して空間予測モードから成る前記第１の部分組の１つの空間予測モードを識別することと関連づけられた１つのパターンの係数を有する第１の合成行列を導き出すことを前記コンピュータに行わせるための命令を含む請求項２４に記載のコンピュータプログラム製品。
【請求項２９】
空間予測モードから成る前記第２の部分組を推定することを前記コンピュータに行わせるための前記命令は、前記第２の画素部分組の前記変換演算及び前記アダマール変換を実行して空間予測モードから成る前記第２の部分組の１つの空間予測モードを識別することと関連づけられた前記パターンの係数を有する第２の合成行列を導き出すことを前記コンピュータに行わせるための命令を含む請求項２８に記載のコンピュータプログラム製品。
【請求項３０】
前記第１の合成行列及び前記第２の合成行列に基づいて空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組と異なる空間予測モードから成る第３の部分組を補間することを前記コンピュータに行わせる命令をさらに備える請求項２９に記載のコンピュータプログラム製品。
【請求項３１】
符号器装置であって、
イントラコーディング時に、イントラフレームの現在のサブブロックの第１の画素部分組に基づいて空間予測モードから成る第１の部分組を推定し、前記現在のサブブロックの第２の画素部分組に基づいて空間予測モードから成る第２の部分組を推定するために動作可能な符号化プロセッサであって、予測モードから成る前記第１の部分組は、予測モードから成る前記第２の部分組と異なる符号化プロセッサと、
前記プロセッサに結合されたメモリと、を備える、符号器装置。
【請求項３２】
前記符号化プロセッサは、前記第１及び第２の画素部分組に基づいて空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組と異なる空間予測モードから成る第３の部分組を補間するためにさらに動作可能である請求項３１に記載の符号器装置。
【請求項３３】
空間予測モードから成る前記第１の部分組は、９０°だけ変位されたベクトルから成る第１の対に基づき、空間予測モードから成る前記第２の部分組は、９０°だけ変位されたベクトルから成る第２の対に基づき、空間予測モードから成る前記第３の部分組は、ベクトルから成る前記第１の対及びベクトルから成る前記第２の対のうちのいずれか１つから２２．５°だけ変位された複数のベクトルに基づく請求項３２に記載の符号器装置。
【請求項３４】
前記符号化プロセッサは、前記現在のサブブロックに関する左及び上方の隣接画素の利用可能性に基づいて前記現在のサブブロックのサイズ及び前記第１の画素部分組及び前記第２の画素部分組の配置を自動的に変えるためにさらに動作可能である請求項３１に記載の符号器装置。
【請求項３５】
前記第１の画素部分組は、前記第１の画素部分組内の隣接する選択された画素が接していない第１の格子配置において配置され、前記第２の画素部分組は、隣接する選択された画素の２つのみの又はそれよりも多い角が対角パターンで接する第２の格子配置において配置される請求項３１に記載の符号器装置。
【請求項３６】
前記符号化プロセッサは、空間予測モードから成る前記第１の部分組を推定時には、前記第１の画素部分組の変換演算及びアダマール変換を実行して空間予測モードから成る前記第１の部分組の１つの空間予測モードを識別することと関連づけられた１つのパターンの係数を有する第１の合成行列を導き出すために動作可能であり、空間予測モードから成る前記第２の部分組を推定時には、前記第２の画素部分組の前記変換演算及び前記アダマール変換を実行して空間予測モードから成る前記第２の部分組の１つの空間予測モードを識別することと関連づけられた前記パターンの係数を有する第２の合成行列を導き出すために動作可能である請求項３１に記載の符号器装置。
【請求項３７】
前記符号化プロセッサは、前記第１の合成行列及び前記第２の合成行列に基づいて空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組と異なる空間予測モードから成る第３の部分組を補間するためにさらに動作可能である請求項３６に記載の符号器装置。
【請求項３８】
方法であって、
イントラフレームの現在のサブブロックの第１の画素部分組に基づいて空間予測モードから成る第１の部分組を推定することと、
前記現在のサブブロックの第２の画素部分組に基づいて空間予測モードから成る第２の部分組を推定することであって、予測モードから成る前記第１の部分組は、予測モードから成る前記第２の部分組と異なることと、
空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組に基づいて前記イントラフレームを符号化すること、とを備える、方法。
【請求項３９】
前記第１及び第２の画素部分組に基づいて空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組と異なる空間予測モードから成る第３の部分組を補間することをさらに備える請求項３８に記載の方法。
【請求項４０】
前記現在のサブブロックに関する左及び上方の隣接画素の利用可能性に基づいて前記現在のサブブロックのサイズ及び前記第１の画素部分組及び前記第２の画素部分組の配置を自動的に変えることをさらに備える請求項３８に記載の方法。
【請求項４１】
空間予測モードから成る前記第１の部分組を前記推定することは、前記第１の画素部分組の変換演算及びアダマール変換を実行することを含み、空間予測モードから成る前記第１の部分組の１つの空間予測モードを識別することと関連づけられた１つのパターンの係数を有する第１の合成行列を導き出すことをさらに備える請求項３８に記載の方法。
【請求項４２】
空間予測モードから成る前記第２の部分組を前記推定することは、前記第２の画素部分組の前記変換演算及び前記アダマール変換を実行することを含み、空間予測モードから成る前記第２の部分組の１つの空間予測モードを識別することと関連づけられた前記パターンの係数を有する第２の合成行列を導き出すことをさらに備える請求項４１に記載の方法。
【請求項４３】
前記第１の合成行列及び前記第２の合成行列に基づいて空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組と異なる空間予測モードから成る第３の部分組を補間することをさらに備える請求項４２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、全内容が参照されることによってここに組み入れられている米国仮特許出願番号６０／８７１，６４８（出願日：２００６年１２月２２日）の利益を主張するものである。
【０００２】
本開示は、 一般的には、映像の符号化及び復号に関するものである。本開示は、より具体的には、Ｈ．２６４仕様に関するマクロブロックの空間予測可能性品質の効率的な決定のための技法に関するものである。
【背景技術】
【０００３】
独立して復号可能なイントラコーディングされたフレームが、映像信号へのランダムアクセスを可能にする最も共通する形式のフレームである。ＭＰＥＧ−ｘ及びＨ．２６ｘ基準は、いわゆるピクチャグループ（ＧＯＰ）を使用し、このＧＯＰは、イントラコーディングされたフレーム（Ｉフレームとも呼ばれる）と、ＧＯＰ内のＩフレーム及び／又はその他のＰ及び／又はＢフレームを基準にする時間的に予測されるＰフレームまたは双方向に予測されるＢフレームと、を備える。大きくされた圧縮比に関してはより長いＧＯＰが望ましいが、より短いＧＯＰは、より素早い取得及びランダムアクセスを可能にする。Ｉフレーム数を増加させることは、より素早い取得及びランダムアクセスを可能にするが、より低い圧縮という犠牲が生じる。
【０００４】
これまでは、マクロブロックの空間イントラ予測可能性を決定するために、徹底的な探索またはエッジ検出に基づくアルゴリズムが用いられている。しかしながら、これらのアルゴリズムは、計算が複雑であり、特に、エッジ検出に基づくアルゴリズムは、相対的に高い誤り確率を有する推定を作り出す。
【０００５】
既知の空間予測方法は、一般的には、計算上の複雑さを最小にしその一方で推定プロセスにおいて相対的に低い誤り確率を提供する段階的手法を提供しない。マクロブロックのイントラ予測可能性を計算上効率的な方法で及び高い精度で評価することは、符号器／トランスコーダによって実行されるモード決定アルゴリズムの重要な構成要素である。
【０００６】
従って、Ｈ．２６４仕様に関するマクロブロックの空間予測可能性品質の効率的な決定のための技法が必要である。
【発明の概要】
【０００７】
Ｈ．２６４仕様に関するマクロブロックの空間予測可能性の品質の効率的な決定のための技法が提供される。イントラフレームの現在のサブブロックの第１の画素部分組に基づいて空間予測モードから成る第１の部分組を推定するために動作可能なプロセッサを備えるデバイスが提供される。前記プロセッサは、前記現在のサブブロックの第２の画素部分組に基づいて空間予測モードから成る第２の部分組を推定するためにも動作可能である。予測モードから成る前記第１の部分組は、予測モードから成る前記第２の部分組と異なり、一側面においては、前記第１の画素部分組は、前記第２の画素部分組と互いに排他的である。前記デバイスは、前記プロセッサに結合されたメモリも含む。他の側面においては、前記第１の画素部分組は、前記第２の画素部分組と一部分が重なり合っている。
【０００８】
さらに他の側面においては、イントラフレームの現在のサブブロックの第１の画素部分組に基づいて空間予測モードから成る第１の部分組を推定するために動作可能な符号器を備えるマルチメディアシステムが提供される。前記符号器は、前記現在のサブブロックの第２の画素部分組に基づいて空間予測モードから成る第２の部分組を推定するために動作可能である。予測モードから成る前記第１の部分組は、予測モードから成る前記第２の部分組と異なる。前記システムは、空間予測モードから成る前記第１の部分組及び空間予測モードから成る前記第２の部分組に基づいて前記イントラフレームを復号するために動作可能な復号器をさらに含む。
【０００９】
発明を実施するための形態と添付された図面を特に併用することで追加の側面がより容易に明確になるであろう。
【図面の簡単な説明】
【００１０】
【図１】一定の実施形態による典型的マルチメディア通信システムのブロック図である。
【図２Ａ】図１のシステムにおいて用いることができる典型的符号器デバイスのブロック図である。
【図２Ｂ】図１のシステムにおいて用いることができる典型的復号器デバイスのブロック図である。
【図３Ａ】Ｈ．２６４におけるイントラ＿４×４予測モードを示した図である。
【図３Ｂ】一定の実施形態によるグループ分けされた方向性クラスを示した図である。
【図４】一定の実施形態によるイントラ（Ｉ）フレームの部分図である。
【図５Ａ】一定の実施形態による境界サブブロックに関する第１の画素部分組を示した図である。
【図５Ｂ】一定の実施形態による境界サブブロックに関する第２の画素部分組を示した図である。
【図６Ａ】一定の実施形態による内部サブブロックに関する第１の画素部分組を示した図である。
【図６Ｂ】一定の実施形態による内部サブブロックに関する第２の画素部分組を示した図である。
【図６Ｃ】一定の実施形態による内部サブブロックに関する第２の画素部分組の代替構成を示した図である。
【図７】一定の実施形態によるイントラ予測モード分類ユニットのブロック図である。
【図８】サブブロックを処理する第１のイントラ予測方向性分類モジュールに関する計算の流れ図である。
【図９】サブブロックを処理する第２のイントラ予測方向性分類モジュールに関する計算の流れ図である。
【図１０】累乗計算及び合計モジュールを示した図である。
【図１１】一定の実施形態よるイントラ予測方向性モードを正確に推定するためのプロセスの流れ図である。
【図１２】一定の実施形態よるイントラ予測方向性モードを正確に推定するためのプロセスの流れ図である。
【図１３】一定の実施形態よるイントラ予測方向性モードを正確に推定するためのプロセスの流れ図である。
【００１１】
図面内の画像は、例示することを目的として単純化されており、原寸どおりには描かれていない。理解を容易にするため、可能な場合は全図に共通する同一の要素を示すために同一の参照数字が用いられている。ただし、該当する場合は、該要素を区別するために接尾辞を付加することができる。
【００１２】
添付された図面は、発明の典型的構成を示すものであり、従って、発明の適用範囲を制限するものであるとはみなすべきではなく、その他の同様に有効な構成を受け入れることができる。１つの構成の特徴またはブロックは、さらなる言及なしに受益的にその他の構成内に組み入れることができることが企図される。
【発明を実施するための形態】
【００１３】
“典型的な”という表現は、ここでは、“１つの例、事例、又は実例”を意味するために用いられる。ここにおいて“典型的な”として説明されるいずれの構成及び設計も、その他の構成又は設計よりも好ましい又は有利であるとは必ずしも解釈すべきではなく、そして、“コア”、“エンジン”、“機械”、“プロセッサ”及び“処理ユニット”という用語は互換可能である。
【００１４】
以下の詳細な説明は、一定の実施形態例を対象とする。しかしながら、開示は、請求項によって定義及び網羅されているような多数の異なる形で具現化可能である。この説明においては、図面が参照され、同様の部品は全体にわたって同様の数字が付される。
【００１５】
映像信号は、一連のピクチャ、フレーム、及び／又はフィールドの点で特徴を示すことができ、これらのいずれも１つ以上のスライスをさらに含むことができる。ここにおいて用いられる“フレーム”という用語は、フレーム、フィールド、ピクチャ及び／又はスライスのうちの１つ以上を包含することができる広義の用語である。
【００１６】
実施形態は、マルチメディア送信システムにおけるチャネル切り換えを容易にするシステムと方法とを含む。マルチメディアデータは、動き映像、音声、静止画像、テキスト又はその他の適切なタイプのオーディオビジュアルデータのうちの１つ以上を含むことができる。
【００１７】
マルチメディア処理システム、例えば、映像符号器、は、国際基準、例えば、ムービング・ピクチャ・エキスパーツ・グループ（ＭＰＥＧ）−１、−２及び−４基準、国際電気通信連合（ＩＴＵ）−Ｔ  Ｈ．２６３基準、及びＩＴＵ−Ｔ  Ｈ．２６４基準及びその対応基準であるＩＳＯ／ＩＥＣ  ＭＰＥＧ−４、Ｐａｒｔ１０、すなわち、アドバンスト・ビデオ・コーディング（ＡＶＣ）、等、に基づいた符号化基準を用いてマルチメディアデータを符号化することができ、これらの各々の基準は、あらゆる目的のために参照されることによってここにおいて完全に組み入れられている。該符号化方法、ひいては復号方法は、一般的には、マルチメディアデータを送信及び／又は保存目的で圧縮することを対象とする。圧縮は、広義では、マルチメディアデータから冗長性を除去するプロセスであると考えることができる。
【００１８】
映像信号は、フレーム（ピクチャ全体）、又はフィールド（例えば、インターレーシングされた映像ストリームは、ピクチャの交互する奇数ライン又は偶数ラインのフィールドを備える）を含む一連のピクチャに関して説明することができる。さらに、各フレーム又はフィールドは、１つ以上のスライス、又はフレーム又はフィールドの小部分をさらに含むことができる。ここにおいて単独で又はその他の単語と組み合わせて用いられる“フレーム”という用語は、ピクチャ、フレーム、フィールド又はそのスライスを指すことができる。映像符号化方法は、可逆圧縮又は不可逆圧縮アルゴリズムを用いて各フレームを圧縮することによって映像信号を圧縮する。イントラフレームコーディング（ここではイントラコーディングとも呼ばれる）は、そのフレームのみを用いてそのフレームを符号化することを指す。インターフレームコーディング（ここではインターコーディングとも呼ばれる）は、その他の“基準”フレームに基づいてフレームを符号化することを指す。例えば、映像信号は、フレームの時間的シーケンス内の互い近いフレームが互いに正確にマッチするか又は少なくとも部分的にマッチする少なくとも一部分を有する時間的冗長性をしばしば示す。
【００１９】
マルチメディアプロセッサ、例えば映像符号器、は、フレームを画素の部分組にパーティショニングすることによってそのフレームを符号化することができる。これらの画素の部分組は、ブロック又はマクロブロックと呼ぶことができ、例えば１６×１６画素を含むことができる。符号器は、各１６×１６マクロブロックをサブブロックにさらにパーティショニングすることができる。各サブブロックは、追加のサブブロックをさらに備えることができる。例えば、１６×１６マクロブロックのサブブロックは、１６×８及び８×１６のサブブロックを含むことができる。１６×８及び８×１６のサブブロックの各々は、例えば、８×８サブブロックを含むことができ、これらの８×８サブブロック自体が、例えば、４×４、４×８及び８×４のサブブロック、等を含むことができる。ここで用いられる用語“ブロック”は、マクロブロック又はあらゆるサイズのサブブロックを指すことができる。
【００２０】
符号器は、動き補償に基づくインターコーディングアルゴリズムを用いて逐次フレーム間の時間的冗長性を利用する。動き補償アルゴリズムは、ブロックと少なくとも部分的にマッチする１つ以上の基準フレームの一部分を識別する。ブロックは、フレーム内において基準フレームのマッチしている部分に関して移動させることができる。この移動は、１つ以上の動きベクトルによって特徴が表される。ブロックと基準フレームの部分的にマッチしている部分との間の差分は、１つ以上の残差によって特徴を表すことができる。符号器は、フレームを、そのフレームの特定のパーティショニングに関する動きベクトル及び残差のうちの１つ以上を備えるデータとして符号化することができる。フレームを符号化するためのブロックの特定のパーティションは、例えば、符号化サイズを歪み、又は認識された歪みと均衡化させるコスト関数を、符号化の結果得られるフレームの内容に合わせてほぼ最小にすることによって選択することができる。
【００２１】
インターコーディングは、イントラコーディングよりも高い圧縮効率を可能にする。しかしながら、インターコーディングは、チャネルの誤り、等に起因して基準データ（例えば、基準フレーム又は基準フィールド）が失われたときに問題を発生させる可能性がある。誤りに起因する基準データの損失に加えて、インターコーディングされたフレームにおける映像信号の最初の取得又は再取得に起因して基準データも入手できない可能性がある。これらの場合は、インターコーディングされたデータの復号ができないか又は望まれない誤り及び誤り伝播が生じる可能性がある。これらのシナリオでは、映像ストリーム内において受け入れ不能な品質損が生じる可能性がある。
【００２２】
図１は、一定の実施形態による典型的マルチメディア通信システム１００のブロック図である。システム１００は、ネットワーク１４０を介して復号器デバイス１５０と通信する符号器デバイス１１０を含む。一例においては、符号器デバイス１１０は、外部源１０２からマルチメディア信号を受信し、その信号をネットワーク１４０における送信用に符号化する。
【００２３】
この例においては、符号器デバイス１１０は、メモリ１１４及びトランシーバ１１６に結合されたプロセッサ１１２を備える。プロセッサ１１２は、マルチメディアデータ源からのデータを符号化し、そのデータをネットワーク１４０を通じて通信するためにトランシーバ１１６に提供する。
【００２４】
この例においては、復号器デバイス１５０は、メモリ１５４及びトランシーバ１５６に結合されたプロセッサ１５２を備える。プロセッサ１５２は、汎用プロセッサ及び／又はデジタル信号プロセッサのうちの１つ以上を含むことができる。メモリ１５４は、ソリッドステート又はディスク方式の記憶装置のうちの１つ以上を含むことができる。トランシーバ１５６は、ネットワーク１４０を通じてマルチメディアデータを受信し、そのマルチメディアデータを復号のためにプロセッサ１５２に提供するように構成される。一例においては、トランシーバ１５６は、無線トランシーバを含む。ネットワーク１４０は、イーサネット（登録商標）、電話（例えばＰＯＴＳ）、ケーブル、電線、及び光ファイバシステムのうちの１つ以上を含む有線又は無線通信システム、及び／又は符号分割多元接続（ＣＤＭＡ又はＣＤＭＡ２０００）通信システム、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元（ＯＦＤＭ）接続システム、時分割多元接続（ＴＤＭＡ）システム、例えば、ＧＳＭ／ＧＰＲＳ（汎用パケット無線サービス）／ＥＤＧＥ（エンハンストデータＧＳＭ環境）、ＴＥＴＲＡ（地上基盤無線）移動電話システム、広帯域符号分割多元接続（ＷＣＤＭＡ）システム、高データレート（１ｘＥＶ−ＤＯ又は１ｘＥＶ−ＤＯゴールドマルチキャスト）システム、ＩＥＥＥ８０２．１１システム、ＭｅｄｉａＦＬＯシステム、デジタルマルチメディア放送（ＤＭＢ）システム、デジタル映像放送ハンドヘルド（ＤＶＢ−Ｈ）システム、等のうちの１つ以上を備える無線システム、のうちの１つ以上を備えることができる。
【００２５】
図２Ａは、一定の実施形態による図１のシステム１００において用いることができる典型的符号器デバイス１１０のブロック図である。この実施形態においては、符号器デバイス１１０は、インターコーディング符号器１１８と、イントラコーディング符号器１２０と、基準データ生成器１２２と、送信機１２４と、を備える。インターコーディング符号器１１８は、その他の時間フレーム内に所在する映像データのその他の部分を基準にして（例えば動き補償予測を用いて）時間的に予測される映像のインターコーディングされた部分を符号化する。イントラコーディング符号器１２０は、その他の時間的に所在する映像データを基準にせずに独立して復号することができる映像のイントラコーディングされた部分を符号化する。幾つかの実施形態においては、イントラコーディング符号器１２０は、同じ時間フレーム内に所在する映像データにおける冗長性を利用する空間予測を用いることができる。
【００２６】
基準データ生成器１２２は、一側面においては、符号器１２０及び１１８によってそれぞれ生成されたイントラコーディングされた及びインターコーディングされた映像データがどこに所在するかを示すデータを生成する。例えば、基準フレームは、フレーム内における位置を見つけ出すために復号器によって用いられるサブブロック及び／又はマクロブロックの識別子を含むことができる。基準データは、映像フレームシーケンス内におけるフレームの位置を見つけ出すために用いられるフレームシーケンス番号も含むことができる。
【００２７】
送信機１２４は、インターコーディングされたデータ、イントラコーディングされたデータ、及び幾つかの実施形態においては基準データを、ネットワーク、例えば図１のネットワーク１４０、を通じて送信する。データは、１つ以上の通信リンクを通じて送信することができる。用語通信リンクは、一般的意味で用いられ、制限されることなしに、有線又は無線ネットワーク、仮想チャネル、光学リンク、等を含むあらゆる通信チャネルを含むことができる。幾つかの実施形態においては、イントラコーディングされたデータは、基本層通信リンクにおいて送信され、インターコーディングされたデータは、拡張層通信リンクを通じて送信される。幾つかの実施形態においては、イントラコーディングされたデータ及びインターコーディングされたデータは、同じ通信リンクを通じて送信される。幾つかの実施形態においては、インターコーディングされたデータ、イントラコーディングされたデータ及び基準データのうちの１つ以上は、側帯波通信リンクを通じて送信することができる。例えば、側帯波通信リンク、例えば、Ｈ．２６４の付加拡張情報（ＳＥＩ）メッセージ又はＭＰＥＧ−２のユーザー＿データメッセージを用いることができる。幾つかの実施形態においては、イントラコーディングされたデータ、インターコーディングされたデータ及び基準データのうちの１つ以上は、仮想チャネルを通じて送信される。仮想チャネルは、データパケットが仮想チャネルに属するとして識別する識別可能パケットヘッダを含むデータパケットを備えることができる。当業においては、その他の仮想チャネル識別方式、例えば周波数分割、時分割、符号拡散、等、が知られている。
【００２８】
図２Ｂは、一定の実施形態による図１のシステム１００において用いることができる典型的復号器デバイス１５０のブロック図である。この実施形態においては、復号器デバイス１５０は、受信機１５８と、選択式復号器１６０と、基準データ決定器１６２と、１つ以上の基準データ利用可能性検出器、例えばチャネルスイッチ検出器１６４及び誤り検出器１６６と、を備える。
【００２９】
受信機１５８は、符号化された映像データ（例えば、図１及び２Ａの符号器デバイス１１０によって符号化されたデータ）を受信する。受信機１５８は、図１のネットワーク１４０等の有線又は無線ネットワークを通じて符号化されたデータを受信することができる。データは、１つ以上の通信リンクを通じて受信することができる。幾つかの実施形態においては、イントラコーディングされたデータは、基本層通信リンクにおいて受信され、インターコーディングされたデータは、拡張層通信リンクを通じて受信される。幾つかの実施形態においては、イントラコーディングされたデータ及びインターコーディングされたデータは、同じ通信リンクを通じて受信される。幾つかの実施形態においては、インターコーディングされたデータ、イントラコーディングされたデータ及び基準データのうちの１つ以上を、側帯波通信リンクを通じて受信することができる。例えば、側帯波通信リンク、例えば、Ｈ．２６４の付加拡張情報（ＳＥＩ）メッセージ又はＭＰＥＧ−２のユーザー＿データメッセージを用いることができる。幾つかの実施形態においては、イントラコーディングされたデータ、インターコーディングされたデータ及び基準データのうちの１つ以上は、仮想チャネルを通じて受信される。仮想チャネルは、データパケットが仮想チャネルに属するとして識別する識別可能パケットヘッダを含むデータパケットを備えることができる。当業においては、その他の仮想チャネル識別形式が知られている。
【００３０】
選択式復号器１６０は、受信されたインターコーディング及びイントラコーディングされた映像データを復号する。幾つかの実施形態においては、受信されたデータは、映像データの一部分のインターコーディングされたバージョンと、映像データの一部分のイントラコーディングされたデータバージョンと、を備える。インターコーディングされたデータは、予測の基準となった基準データが復号された後に復号することができる。例えば、動き補償予測を用いて符号化されたデータは、動きベクトルと、基準データの所在位置を識別するフレーム識別子と、を備える。インターコーディングされたバージョンの動きベクトル及びフレーム識別子によって識別された基準フレーム部分が利用可能である（例えば、既に復号されている）場合は、選択式復号器１６０は、インターコーディングされたバージョンを復号することができる。しかしながら、基準データを利用可能でない場合は、選択式復号器１６０は、イントラコーディングされたバージョンを復号することができる。
【００３１】
基準データ決定器１６２は、一側面においては、受信された符号化された映像データ内のイントラコーディングされた及びインターコーディングされた映像データがどこに所在するかを示す受信された基準データを識別する。例えば、基準データは、フレーム内における位置を見つけ出すために選択式復号器１６０によって用いられるサブブロック及び／又はマクロブロックの識別子を含むことができる。基準データは、映像フレームシーケンス内におけるフレームの位置を見つけ出すために用いられるフレームシーケンス番号を含むこともできる。この受信された基準データを用いることは、インターコーディングされたデータが依存する基準データが利用可能であるかどうかを復号器が決定するのを可能にする。
【００３２】
基準データの利用可能性は、ユーザーがマルチチャネル通信システムのチャネルを切り換えることによる影響を受ける可能性がある。例えば、１つ以上の通信リンクを用いることによって受信機１５８が複数の映像放送を入手可能である。ユーザーが異なる放送チャネルに変わるように受信機１５８に指令した場合は、新しいチャネル上のインターコーディングされたデータに関する基準データは、直ちには利用できないことがある。チャネルスイッチ検出器１６４は、チャネルスイッチコマンドが出されていることを検出し、選択式復号器１６０にシグナリングする。選択式復号器１６０は、基準データ決定器から入手された情報を用いて、インターコーディングされたバージョンの基準データを利用可能でないかどうかを識別し、次に、最も近いイントラコーディングされたバージョンの所在位置を識別して識別されたイントラコーディングされたバージョンを選択的に復号することができる。
【００３３】
基準データ利用可能性は、受信された映像データ内の誤りによる影響を受ける可能性もある。誤り検出器１６６は、誤り検出技法（例えば、前方誤り訂正）を利用してビットストリーム内の訂正不能な誤りを識別することができる。インターコーディングされたバージョンが依存する基準データ内に訂正不能な誤りが存在する場合は、誤り検出器１６６は、いずれの映像データがこれらの誤りによる影響を受けるかを識別するシグナリングを選択式復号器１６０に行うことができる。これで、選択式復号器１６０は、インターコーディングされたバージョンを復号すべきかどうか（例えば、基準データが利用可能である場合）又はイントラコーディングされたバージョンを復号すべきかどうか（例えば、基準データが利用可能でない場合）を決定することができる。
【００３４】
一定の実施形態においては、図２Ａの符号器デバイス１１０の要素のうちの１つ以上を再配置及び／又は結合することができる。これらの要素は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード又はそのいずれかの組み合わせによって実装することができる。一定の実施形態においては、図２Ｂの復号器デバイス１５０の要素のうちの１つ以上を再配置及び／又は結合することができる。これらの要素は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード又はそのいずれかの組み合わせによって実装することができる。
【００３５】
この開示の一定の実施形態は、例えば、技術基準ＴＩＡ−１０９９、Ａｕｇ．２００６として発行されて全目的のために参照することによってここにおいて完全に組み入れている、ＦＬＯエアインタフェース仕様“地上移動マルチメディアマルチキャストに関する前方リンク専用［ＦＬＯ］エアインタフェース仕様”を用いてＴＭ３システム内においてリアルタイム映像サービスを引き渡すためのＭｅｄｉａＦＬＯ（登録商標）映像コーディングを用いて実装することができる。
【００３６】
符号器デバイス１１０は、Ｈ．２６４イントラ＿４×４予測仕様による適切な精度／品質でマクロブロックを空間予測できるかどうかを決定するためにイントラコーディング符号器１２０用の効率的なプロセスを実行する。符号器デバイス１１０のイントラコーディング符号器１２０によって用いられるプロセスは、イントラモードブロック予測に関する複数の空間予測モードのうちの１つ以上を用いて複数の画像サブブロックを備えるビットストリーム画像情報内にコーディングを提供し、現在のサブブロックの空間予測モードは、推定された予測モードに基づいて決定される。以下の説明から決定されるように、推定上の誤りが大幅に低減されて精度の高い予測モード推定が提供される。
【００３７】
基本的には、加算、減算及び絶対値演算が、符号器デバイス１１０のイントラコーディング符号器１２０によって利用される。非常に少ない数の整数割り算のみが要求される（正確な演算回数は、要求に応じて提供することができる）。正確な演算回数は異なる実施形態ごとに異なるが、計算は単純である。さらに、ソーティング／ビニングは必要ない。以下の説明からわかるように、プロセス９００が段階的に実行されて一組のサブブロックの予測モードが推定される。第１の段階は、第１の格子配置を有する第１の画素部分組を用いて予測モードから成る第１の部分組の非常に正確な推定を提供する。第２の段階は、第１の格子配置から角度的にオフセットされた第２の格子配置を有する第２の画素部分組を用いて予測モードから成る第１の部分組とは異なる予測モードから成る第２の部分組の非常に正確な推定を提供する。第３の段階は、第１の格子配置を有する第１の画素部分組及び第２の格子配置を有する第２の画素部分組を採用して予測モードから成る第３の部分組を補間する。
【００３８】
マクロブロックに適用されたイントラ＿４×４予測の期待される成功に関する推定子／メトリックを確立することに加えて、符号器デバイス１１０のイントラコーディング符号器１２０によって実行されるプロセス９００は、マクロブロックモード決定論理がマクロブロックのルミナンスチャネルに関してイントラ＿４×４コーディングを用いることを決定した場合に最終的なイントラ＿４×４予測モードの決定を有利に加速させるためにのちに用いることができる方向性に関するヒントを提供する。
【００３９】
ここにおいて説明される実施形態における目的及び真の効率イネーブラは、４×４サブブロックよりも大きいスケールで存在する信号内の一貫した方向構造を、（均一性／構造がより大きいスケールで存在する可能性をある程度排除するやみくもな方法で）直ちに４×４の処理に分割するのではなく単純かつ高速な方法で識別できるようにすることである。従って、８×８サブブロックが４×４イントラ予測モードに関して用いられる場合は、８×８サブブロック用に識別された同じモードが、４つの４×４サブブロックに関して、８×８サブブロックと同じ重なり合うエリアにおいて用いられる。
【００４０】
一側面においては、計算上の複雑さを軽減することと一貫して存在する方向構造又は平滑さを有するサブブロックに関する高い発生頻度を維持することとの間の合理的な妥協として８×８サブブロックパーティションサイズを選択することができる。サブブロックサイズを（８×８よりも）大きくすることは、これらのより大きいエリアによって信号のより多くの詳細がキャプチャされるため、均一の方向構造又は平滑さを有する部分画像に（統計的な意味で）出くわす確率を引き下げることに注目すること。従って、８×８スケールにおいて一貫して存在する方向構造又は平滑さが識別されたときには、その８×８領域内に存在するすべての（４つの）４×４サブブロックに対して適用可能であると想定することができる。
【００４１】
以下において説明されるプロセス９００に後続する二次的分析及びプロセス９００の結果を利用することを通じて、符号器デバイス１１０は、同じマクロブロックのルミナンスチャネルにおいてイントラ＿１６×１６コーディングを用いることのレート−歪み上のメリットを評価することも可能である。ルミナンスチャネルに関するイントラ＿１６×１６空間予測モード評価と同様の方法で、クロマチャネルに関してイントラ８×８モードの予想される成功を評価することができる。
【００４２】
レート−歪み（Ｒ−Ｄ）分析は、符号器デバイス１１０がマクロブロックコーディングモードを最適な形で選択するための枠組を提供する。符号器デバイス１１０は、不可逆圧縮アルゴリズムによって導入された歪みを低減させること及び視覚情報を圧縮された形態で表すために要求されるビットレートを下げることを試みる。これらの２つは相反する目標であり、レート−歪み（Ｒ−Ｄ）枠組は、この難題の歪み及びビットレート規模の両方をキャプチャする及び符号器デバイス１１０によって最小化すべき複合的コストメトリックを定義する。すべての許容されたマクロブロックコーディングモードに関してＲ−Ｄコストメトリックを評価する総当たり手法は、ほとんどのリアルタイム符号器デバイスにとっては計算上法外である。従って、利用する上で最良のコーディングモードの効率的な決定を可能にする、複雑さが軽減されたアルゴリズムが貴重である。
【００４３】
Ｈ．２６４基準は、ルミナンスチャネル画素サブブロックに関する２つの型のイントラ予測を提供する。第１の型は、９つの異なる方向モードにおける４×４サイズのサブブロックの空間予測をサポートするイントラ＿４×４予測である。この型は、より小さいスケールで相当な詳細を示す画像領域に関してより適する。第２の型は、４つの異なる方向モードにおける１６×１６サイズのサブブロック、すなわちマクロブロック全体、の空間予測をサポートするイントラ＿１６×１６予測である。この型は、１６×１６スケールにおいて平滑さ又は一様に存在する垂直又は水平の詳細を示す画像領域において用いるのにより適する。クロマチャネルＵ（Ｃｂ）及びＶ（Ｃｒ）の両方とも、典型的に、ルミナンスチャネルと比較して大幅により低い空間詳細（変動）を示す。このことは、原クロマ情報の空間解像度が圧縮前に水平及び垂直の両方向に１／２だけ低下される映像圧縮基準において４：２：０クロマサブサンプリングフォーマットが共通して用いられる基本的理由である。
【００４４】
ルミナンスチャネルと比較した場合におけるクロマチャネルのこの相対的平滑さに基づき、Ｈ．２６４基準は、クロマチャネル画素ブロックに関して１つの型のイントラ予測のみを提供した。クロマチャネル画素ブロックに関して定義されたイントラ＿８×８予測は、ルミナンスチャネルに関するイントラ＿１６×１６予測型の４つの方向モードに類似する４つの異なる方向モードにおける８×８サイズのサブブロックの空間予測をサポートする。イントラマクロブロックは、Ｉ型コーディングされたフレーム内に存在するだけでなく、符号器デバイス１１０は、時間的動き補償予測プロセスがインターコーディングに関する条件を満たした基準を識別できないときにＰ及びＢの両型のコーディングされたフレームにおいてイントラマクロブロックを利用することを決定することができる。従って、すべてのフレームコーディング型において、イントラ予測可能性評価がマクロブロックモード決定に関する１つの重要事項になる。Ｉ、Ｐ又はＢ型スライス内に存在する（１６×１６画素値の）ルミナンスマクロブロックに関するイントラ＿４×４コーディングの評価は、直接的な総当たり方式で実装されたときには、１６×９＝１４４  ４×４予測子信号、その引き続く残差信号の生成、及びその結果生じる複合Ｒ＆Ｄコストの推定を要求する。このことは、通常は、リアルタイム符号器デバイスにとっては途方もない計算上の負担である。
【００４５】
最も重要なことであるが、符号器デバイス１１０は、サブマクロブロック領域の方向特性を正確に検出、分類及び報告することができ、他方、ヒストグラムに基づく方法は、基礎になる信号の方向性属性を保存及び利用することができない。同一の又は非常に類似するヒストグラムを有する２つの画像セグメントを合成することが可能であり、ここで、一方のセグメントは、明確な方向構造を示し（従って、相当の空間予測可能性を有し）、他方のセグメントは、明確な方向性又は平滑さのないテクスチャにより類似し、従ってイントラ予測が成功しにくい。
【００４６】
イントラ予測
図３Ａは、一定の実施形態によるＨ．２６４におけるイントラ＿４×４予測モード２００を示す。Ｈ．２６４におけるイントラ（４×４）予測は、４×４ブロック内において及び図３Ａのベクトル０乃至８によって示される８つの方向性クラスに沿って基礎になる信号の方向予測可能性属性を利用する。明確な方向性を有さない平滑信号に関して、モード｛２｝（ＤＣ）が提供される。図３Ａにおいて、垂直ベクトル０に基づいて垂直方向性が選択され、ベクトル０は、モード｛０｝に対応する。水平方向性は、水平ベクトル１に基づいて選択され、ベクトル１は、モード｛１｝に対応する。例においては、ベクトル７及び５は、一般的にはベクトル０から２２．５°だけオフセットされる方向性を有し、モード｛７及び５｝に対応する。ベクトル３（モード｛３｝）は、ベクトル０から４５°オフセットされる方向性を有する。同様に、ベクトル４（モード｛４｝）は、ベクトル０（モード｛０｝）又はベクトル１（モード｛１｝）から４５°オフセットされる方向性を有する。ベクトル８（モード｛８｝）は、水平ベクトル１から２２．５°オフセットされる方向性を有する。
【００４７】
図３Ｂは、一定の実施形態によるグループ分けされた方向性クラス２１０を示す。図３Ｂのグループ分けされた方向性クラス２１０は、Ｈ．２６４基準による図３Ａの上記のモード｛０乃至８｝に直接対応し、これらのモード及び各ベクトル間の角度関係に関連してはさらに詳細には説明されない。しかしながら、一側面においては、８つの方向性クラス２１０が、ここにおいて説明される一定の構成によるイントラ予測に関して４つのグループに入れられる。これらの４つのグループは、（１）ベクトル｛０，１｝を有する長方形グループと、（２）ベクトル｛３，４｝を有する対角グループと、（３）｛５，６，７，８｝を有する斜グループと、（４）ポイント｛２｝における平滑グループと、を含む。斜グループのベクトル｛５，６，７，及び８｝は、ダッシュ線を有する。ベクトル５は、ベクトル０及び４から２２．５°であり、ベクトル６及び７から４５°、及びベクトル８から９０°であり、ベクトル６は、ベクトル１及び４から２２．５°、ベクトル８及びベクトル５から４５°、及びベクトル７から９０°である。長方形グループのベクトル｛０，１｝は、互いに９０°オフセットされ、ベクトル｛０，１｝は、ベクトル４から４５°である。ベクトル０は、ベクトル３及び４から４５°である。
【００４８】
図４は、一定の実施形態によるイントラ（Ｉ）フレーム３００の部分図である。一側面においては、フレーム３００は、複数の境界サブブロック３１０に分割される（１つのみが示される）。境界サブブロック３１０は、Ｉフレーム３００の左縁又は境界上に所在する８×８サブブロックである。８×８サブブロックは、第１の画素部分組が選択される８×８ボックス内の成分画素を表す６４の正方形を有する。一側面においては、第１の画素部分組に関して１６の画素が選択される。境界サブブロック３１０は、ＩフレームがＩフレーム３００の周縁又は境界において終了するため方向性予測モードを予測する際に用いるために許容可能な上方及び／又は左の隣接画素（ｎｅｉｇｈｂｏｒ）をすべてが有するわけではない。
【００４９】
内部サブブロック３２０は、主ボックス内に正方形が存在しない形で表されている主８×８サブブロック３２５から成る９×９サブブロックである。外側ボックスは、主ボックスと、主８×８サブブロック３２５の左周縁又は境界の一列の正方形（すなわち、画素）と、を包含する。左周縁又は境界の正方形列は、左の隣接画素を表す。同様に、外側ボックスは、主８×８サブブロック３２５の周縁又は境界の上方の上方正方形（すなわち、画素）行を包含する。上方正方形行は、上方の隣接画素を表す。
【００５０】
図５Ａは、一定の実施形態による境界サブブロック４１０Ａに関する第１の画素部分組を示す。一側面においては、第１の画素部分組に関する画素は、境界サブブロック４１０Ａの第１の（左端の）列及び第１の（最上の）行から選択されない。第１の画素部分組の画素は、長方形格子４１２Ａを形成するために選択される。長方形格子４１２Ａは、交互の行及び列内に配置された画素ｒ１１、ｒ１２、ｒ１３、ｒ１４、ｒ２１、ｒ２２、ｒ２３、ｒ２４、ｒ３１、ｒ３２、ｒ３３、ｒ３４、ｒ４１、ｒ４２、ｒ４３、及びｒ４４を含む。例えば、ｒ１１、ｒ１２、ｒ１３、及びｒ１４は、８×８サブブロック４１０Ａの第２の行内に整列され、各々の選択された画素間には１つの選択されない画素スペースが存在する。画素ｒ２１、ｒ２２、ｒ２３、及びｒ２４は、第４の行内に配置され、各々の選択された画素間には１つの選択されない画素が存在する。同様に、画素ｒ３１、ｒ３２、ｒ３３、及びｒ３４は、第６の行内に配置され、各々の選択された画素間には１つの選択されない画素が存在する。画素ｒ４１、ｒ４２、ｒ４３、及びｒ４４は、第８の行内に配置され、各々の選択された画素間には１つの選択されない画素が存在する。
【００５１】
容易にわかるように、各行の選択された画素は、選択された画素を有する列が選択されない画素のみを有する列に直接隣接するような形で列を共有する。さらに、選択された画素を有する行は、選択されない画素のみの行によって分離される。この構成においては、選択された画素のいずれの側面又は角も接せず、さらに部分組内の他の選択された画素に直接隣接しない。のちに詳細に説明されるように、選択された画素の長方形格子４１２Ａは、第１の方向性予測段階（図７のステージ１）においてベクトル｛０｝及び｛１｝に対応する方向性を正確に予測するために用いられる。
【００５２】
図５Ｂは、一定の実施形態による境界サブブロック４１０Ｂに関する第２の画素部分組を示す。一側面においては、第２の画素部分組に関する画素は、境界サブブロック４１０Ｂの最後の（右端の）列及び最後の（下端の）行から選択されない。第２の画素部分組の画素は、対角格子４１２Ｂを形成するために選択される。対角格子４１２Ｂは、対角に整列された行内に配置された画素ｄ１１、ｄ１２、ｄ１３、ｄ１４、ｄ２１、ｄ２２、ｄ２３、ｄ２４、ｄ３１、ｄ３２、ｄ３３、ｄ３４、ｄ４１、ｄ４２、ｄ４３、及びｄ４４を含む。例えば、ｄ１１、ｄ１２、ｄ１３、及びｄ１４は、８×８サブブロック４１０Ａの第４の対角行内に整列される。第４の対角行は、４つの正方形（すなわち、画素）を有する。画素ｄ１１の右上角は、画素ｄ１２の左下角に接する。画素ｄ１２の右上角は、画素ｄ１３の左下角に接する。同様に、画素ｄ１３の右上角は、画素ｄ１４の左下角に接する。従って、この構成においては、画素ｄ１１のみが第１の（左端の）列から選択され、ｄ１４は、第１の（最上の）行内の唯一の選択された画素である。
【００５３】
直接隣接する対角行は、選択されない画素のみを有する。次の対角行は、ｄ１１、ｄ１２、ｄ１３、ｄ１４と関連して上述される形で角に接するように配置された画素ｄ２１、ｄ２２，ｄ２３、及びｄ２４を有する。さらに、画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４の左上角は、画素ｄ１１、ｄ１２、ｄ１３、及びｄ１４の右下角にそれぞれ接する。画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４に直接隣接する対角行は、選択されない画素のみを有する。次の対角行は、ｄ２１、ｄ２２、ｄ２３、及びｄ２４と関連して上述される形で配置された画素ｄ３１、ｄ３２，ｄ３３、及びｄ３４を有する。画素ｄ３１、ｄ３２，ｄ３３、及びｄ３４を有する対角行に隣接する次の対角行は、選択されない画素のみを有する。次の対角行は、画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４と関連して説明されるのと同様の形で配置された画素ｄ４１、ｄ４２，ｄ４３、及びｄ４４を含み、ただし、右角は、選択されない画素に接する。簡単にわかるように、対角線内の選択された画素は、隣接する選択された画素の角に接する２、３又は４つの角を有する。のちにおいて詳細に説明されるように、選択された画素の対角格子４１２Ｂは、第２の方向性予測段階（図７のステージ２）においてベクトル｛３｝及び｛４｝に対応する方向性を正確に予測するために用いられる。
【００５４】
図６Ａは、上及び左の隣接画素（ｎｅｉｇｈｂｏｒ）の両方が利用可能である一定の実施形態による内部サブブロック５２０Ａに関する第１の画素部分組を例示し、及び第２の長方形格子５２２Ａを示す。図５Ａの長方形格子４１２Ａ及び図６Ａの第２の長方形格子５２２Ａは、該当する場合は、利用可能な左及び上の隣接サブブロックの関数として方向性の推定精度を向上させるためにＩフレーム３００内の様々なサブブロックに関して符号器デバイス１１０によって用いられる。
【００５５】
一側面においては、第１の画素部分組に関する画素の一部は、内部サブブロック５２０Ａの第１の（左端の）列及び第１の（最上部の）行から選択される。第１の画素部分組の画素は、左及び上の隣接画素を利用可能であるときに第２の長方形格子５２２Ａを形成するために選択される。第２の長方形格子５２２Ａは、第１の最上行内に配置された画素ｒ１１、ｒ１２、ｒ１３、及びｒ１４を含む。一側面においては、画素ｒ１１と画素１２との間には１つの選択されない画素が存在する。画素ｒ１２とｒ１３との間及び画素ｒ１３とｒ１４との間には２つの選択されない画素が存在する。サブブロック５２０Ａ内の第１の（左端の）列は、選択された画素ｒ１１、ｒ２１，ｒ３１及びｒ４１を有する。一側面においては、画素ｒ１１とｒ２１との間には１つの選択されない画素が存在する。画素ｒ２１とｒ３１との間及び画素ｒ３１とｒ４１との間には２つの選択されない画素が存在する。
【００５６】
選択された画素ｒ１１、ｒ１２、ｒ１３及びｒ１４を有する行と選択された画素ｒ２１、ｒ２２、ｒ２３、及びｒ２４の行との間には選択されない画素のみから成る１つの行が存在する。選択された画素ｒ２１、ｒ２２、ｒ２３、及びｒ２４を有する行と選択された画素ｒ３１、ｒ３２、ｒ３３、及びｒ３４の行との間には選択されない画素のみから成る２つの行が存在する。同様に、選択された画素ｒ３１、ｒ３２、ｒ３３、及びｒ３４を有する行と選択された画素ｒ４１、ｒ４２、ｒ４３、及びｒ４４の行との間には選択されない画素のみから成る２つの行が存在する。
【００５７】
行画素ｒ２１、ｒ２２、ｒ２３、及びｒ２４は、画素ｒ１１、ｒ１２、ｒ１３及びｒ１４と整列する。同様に、画素ｒ３１、ｒ３２、ｒ３３、及びｒ３４及び画素ｒ４１、ｒ４２、ｒ４３、及びｒ４４は、画素ｒ１１、ｒ１２、ｒ１３及びｒ１４とも整列される。簡単にわかるように、各行の選択された画素は、選択された画素を有する列が選択されない画素のみを有する１つ以上の列に直接隣接するような形で列を共有する。さらに、選択された画素を有する行は、選択されない画素のみから成る１つ以上の行によって分離される。この構成においては、サブブロック５２０Ａのいずれの境界又は縁も、少なくとも１つの選択された画素を有さない境界又は縁はない。この構成においては、選択された画素のいずれの側面又は角も接せず、さらに部分組内の他の選択された画素と直接隣接しない。のちに詳細に説明されるように、選択された画素の第２の長方形格子５２２Ｂは、ステージ１（図７）のベクトル｛０｝及び｛１｝に対応する方向性を正確に予測するために用いられる。
【００５８】
図６Ｂは、上及び左の隣接サブブロックの両方が利用可能である一定の実施形態による内部サブブロック５２０Ｂに関する第２の画素部分組を例示し、及び対角格子５２２Ｂを示す。内部サブブロック５２０Ｂは、９×９サブブロックである。対角格子５２２Ｂは、対角に整列された行内に配置された画素ｄ１１、ｄ１２、ｄ１３、ｄ１４、ｄ２１、ｄ２２、ｄ２３、ｄ２４、ｄ３１、ｄ３２、ｄ３３、ｄ３４、ｄ４１、ｄ４２、ｄ４３、及びｄ４４を含む。
【００５９】
対角格子５２２Ｂは、サブブロック５２０Ｂの第５の対角行内において対角に整列された画素ｄ１１、ｄ１２、ｄ１３、ｄ１４を有する。画素ｄ１１は、サブブロック５２０Ｂの第５の行、第１の（左端の）列内に存在する。対角格子５２２Ｂは、サブブロック５２０Ｂの第１の（最上の）行内の第５の列内に画素ｄ１４を有する。画素ｄ１２は、画素ｄ１１の右上角に接し、画素ｄ２１は、ｄ１１の右下角に接する。画素ｄ１３は、画素ｄ１４の左下角に接し、画素ｄ２４は、ｄ１４の右下角に接する。画素ｄ２２は、画素ｄ１２の右下角及びｄ２１の右上角に接する。一側面においては、ｄ１２とｄ１３との間の第５の対角行内には１つの選択されない画素が存在する。
【００６０】
第５と第７の対角行の間には選択されない画素のみから成る１つの対角行が存在する。第７の対角行は、画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４を有し、画素ｄ２２とｄ２３との間には１つの選択されない画素が存在する。画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４と画素ｄ３１、ｄ３２、ｄ３３、及びｄ３４との間には１つ以上の対角行が存在する。
【００６１】
対角格子５２２Ｂは、サブブロック５２０Ｂの最後の（最下部の）行における第５の列内に画素ｄ４１を有する。対角格子５２２Ｂは、サブブロック５２０Ｂの最後の（右端の）列における第５の行内に画素ｄ４４を有する。画素ｄ３２は、画素ｄ３１の右上角に接し、画素ｄ４１は、ｄ３１の右下角に接する。画素ｄ３３は、画素ｄ３４の左下角に接し、画素ｄ４４は、ｄ３４の右下角に接する。画素ｄ４２は、画素ｄ３２の右下角及びｄ４１の右上角に接する。一側面においては、画素ｄ３２とｄ３３との間及び同様に画素４２とｄ４３との間において対角に１つの選択されない画素が存在する。
【００６２】
図６Ｃは、上及び左の隣接画素の両方が利用可能である一定の実施形態による内部サブブロック６２０に関する第２の画素部分組の代替構成を示し、及び他の対角格子構成を示す。一側面においては、第２の画素部分組に関する画素のうちの１つ以上を、内部サブブロック６２０の最後の（右端の）列及び最後の（最下部の）行から選択することができる。第２の画素部分組の画素は、対角格子６２２を形成するために選択される。対角格子６２２は、対角に整列された行内に配置された画素ｄ１１、ｄ１２、ｄ１３、ｄ１４、ｄ２１、ｄ２２、ｄ２３、ｄ２４、ｄ３１、ｄ３２、ｄ３３、ｄ３４、ｄ４１、ｄ４２、ｄ４３、及びｄ４４を含む。例えば、ｄ１１、ｄ１２、ｄ１３、及びｄ１４は、９×９サブブロック６２０の第４の対角行において整列される。第４の対角行は、４つの正方形（すなわち、画素）を有する。画素ｄ１１の右上角は、画素ｄ１２の左下角に接する。画素ｄ１２の右上角は、画素ｄ１３の左下角に接する。同様に、画素ｄ１３の右上角は、画素ｄ１４の左下角に接する。このように、この構成においては、第１の（左端の）列からは最初に第４の行において画素ｄ１１のみが選択され、ｄ１４は、第１の（最上の）行における唯一の選択される画素である。
【００６３】
選択されない画素のみを有する少なくとも１つの直接隣接する対角行が存在する。この側面においては、画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４及び画素ｄ１１、ｄ１２、ｄ１３、及びｄ１４を有する２つの対角行の間には３つの対角行が存在する。さらに、画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４の左上角は、画素ｄ１１、ｄ１２、ｄ１３、及びｄ１４の右下角の間においてそれぞれ１つの選択されない画素を有する。画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４に直接隣接する次の対角行は、選択されない画素のみを有する。次の対角行は、画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４に関連して説明されるのと同様の形で配置された画素ｄ３１、ｄ３２、ｄ３３、ｄ３４を有する。画素ｄ３１、ｄ３２、ｄ３３、ｄ３４を有する対角行に隣接する１つ以上の次の対角行は、画素ｄ４１、ｄ４２、ｄ４３、ｄ４４を有する対角行によって後続される選択されない画素のみを有する。簡単にわかるように、選択された画素ｄ２１、ｄ２２、ｄ２３、及びｄ２４は、各々、画素ｄ３１、ｄ３２、ｄ３３、ｄ３４にそれぞれ接する右下角を有する。のちにおいて詳細に説明されるように、選択された画素の対角格子６２２は、ステージ２（図７）におけるベクトル｛３｝及び｛４｝に対応する方向性を正確に予測するために用いられる。簡単にわかるように、長方形（サンプリング）格子において配置された第１の画素部分組及び図５Ａ及び５Ｂ又は図６Ａ及び６Ｂ（又は代替として図６Ｃ）の対角（サンプリング）格子において配置された第２の画素部分組は、共同で斜（サンプリング）格子配置を形成する。
【００６４】
図７は、符号器デバイス１１０によって用いるための幾つかの実施形態によるイントラ予測モード分類ユニット７００のブロック図である。イントラ予測モード分類ユニット７００は、ステージ１においては、Ｉフレーム３００内の対応する現在のサブブロックに関する画素の該当する長方形格子４１２Ａ又は５２２Ａ（図５Ａ又は６Ａ）を生成する第１の部分組生成器７０５を含む。第１の部分組生成器７０５は、境界８×８サブブロックに関して長方形格子４１２Ａを用いて境界サブブロックに関する第１の画素部分組、例えば１６画素、を生成する。さらに、第１の部分組生成器７０５は、内部９×９サブブロックに関して長方形格子５２２Ａを用いて内部サブブロックに関する第１の画素部分組、例えば１６画素、を生成する。
【００６５】
イントラ予測モード分類ユニット７００は、のちにより詳細に説明されるように、１６の係数を有するフーリエ類似変換、例えば制限することなしにアダマール変換、を有する変換モジュール７１０をさらに含む。第１の部分組生成器７０５の出力（行列）は、変換モジュール７１０のフーリエ類似変換を用いた変換演算器による２次元（２Ｄ）変換演算(一側面においては行列前及び行列後乗算)７１５の対象となる。変換演算器７１５の出力は、第１のイントラ予測方向性分類（ＩＰＤＣ）モジュール７２０に送られる。第１のＩＤＰＣモジュール７２０は、少なくとも１つの出力Ｏｕｔ１及びＯｕｔ２を生成する。第１のＩＰＤＣモジュール７２０が変換演算器７１５からの結果を評価し、現在評価中のサブブロックに関してベクトル｛０｝又は｛１｝が予測されていると決定した場合は、その現在のサブブロックに関する演算又は処理は終了することができる。モード｛０｝又は｛１｝は、Ｏｕｔ１に送られ、符号器デバイス１１０によるコーディングに関連するビットストリーム情報を生成する際に用いることができる。
【００６６】
モード情報が最終的に決定／推定された時点で、符号器は、対応する予測演算を実際に行う、すなわち、決定された空間方向（ＤＣ予測に関する特定でない方向を含む）に対応する予測器信号を生成し、予測子信号を原４×４サブブロックの画素値から減じて残差信号を決定し、（前方）変換（４×４ＤＣＴに従った整数変換近似）し、残差信号を量子化し、その結果得られた量子化インデックスを決定する。従って、符号器は、すべてエントロピーコーディングされたやり方で、イントラ予測モード情報及び結果的に得られた（ｒｅｓｕｌｔａｎｔ）量子化インデックスをビットストリームに書き込む。
【００６７】
一側面においては、モード｛２｝が決定された場合は、現在のサブブロックの演算又は評価も終了することができる。ステージ１において、モード｛０｝又は｛１｝又は｛２｝が決定された場合は、該決定に関する誤り確率はほとんどゼロではないとしても非常に低い。
【００６８】
しかしながら、第１のＩＰＤＣモジュール７２０が変換演算器７１５からの結果を評価し、モード｛０、１及び２｝のいずれも現在評価中のサブブロックに関して（明確に／明瞭に）予測されていないと決定した場合は、現在のサブブロックは、第２の段階ステージ２において現在のサブブロック内の第２の画素部分組を用いてモード｛３｝及び｛４｝に関して評価される。
【００６９】
ステージ２において、イントラ予測モード分類ユニット７００は、Ｉフレーム３００内の対応する現在のサブブロックに関する画素の該当する対角格子４１２Ｂ、５２２Ｂ又は６２２（図５Ｂ、６Ｂ又は６Ｃ）を生成する第２の部分組生成器７４５を含む。この現在のサブブロックは、第１の画素部分組を生成するために用いられるのと同じサブブロックである。第２の部分組生成器７４５は、例えば、境界８×８サブブロックに関して対角格子４１２Ｂを用いて境界サブブロックに関する１６画素を生成する。さらに、第１の部分組生成器７４５は、例えば、内部９×９サブブロックに関して対角格子５２２Ｂ又は６２２を用いて内部サブブロックに関する１６画素を生成する。
【００７０】
イントラ予測モード分類ユニット７００は、のちにより詳細に説明されるように、１６の係数を有するフーリエ類似変換、例えば制限することなしにアダマール変換、を有する変換モジュール７５０をさらに含む。変換モジュール７５０は、変換モジュール７１０と別個であること又は同じであることができる。第２の部分組生成器７４５の出力（行列）は、変換モジュール７５０のフーリエ類似変換を用いた変換演算器７５５による２次元（２Ｄ）変換演算(一側面においては行列前及び行列後乗算を備える)の対象となる。変換演算器７５５の出力は、第２のイントラ予測方向性分類モジュール７６０に送られる。第２のイントラ予測方向性分類（ＩＰＤＣ）モジュール７６０は、２つの出力Ｏｕｔ３及びＯｕｔ４のうちの１つを生成する。第２のＩＰＤＣモジュール７６０が変換演算器７５５からの結果を評価し、現在評価中のサブブロックに関してベクトル｛３｝又は｛４｝（図３Ａ又は図３Ｂ）が予測されていると決定した場合は、その現在のサブブロックに関する演算又は処理は終了することができる。モード｛３｝又は｛４｝が、符号器デバイス１１０によるコーディングに関連するビットストリーム情報の生成において用いるために送られる。一側面においては、モード｛２｝が決定された場合も、現在のサブブロックの演算又は評価は終了することができる。ステージ２において、モード｛３｝又は｛４｝又は｛２｝が決定された場合は、該決定に関する誤り確率はほとんどゼロではないとしても非常に低い。
【００７１】
上記の説明に鑑みて、モード｛０、１又は２｝を検出するための演算は、モード｛３、４又は２｝を検出するための演算後に実行することができる。これらのモードの推定は、画素部分組の配置の関数である。一側面においては、マクロブロックを符号化するための総計算時間を短縮する努力をする符号器デバイスは、モード｛０、１又は２｝を検出するための演算の順序を変更し、第１の段階、隣接サブブロックの既に決定されたモードに基づいて保持する可能性がより高いモードを検出するための演算の実行、を優先する、すなわち該実行に移行するのを選択することができる。
【００７２】
第１のＩＰＤＣモジュール７２０及び第２のＩＰＤＣモジュール７６０は、各々が、図３Ｂにおける斜グループ、ベクトル｛５｝、｛６｝、｛７｝及び｛８｝からのベクトル又はモードのうちの１つを補間するためのヒントを提供する。第１のＩＰＤＣモジュール７２０及び第２のＩＰＤＣモジュール７６０は、第３の段階（ステージ３）において、第１の累乗計算及び合計（ＰＣＳ）モジュール７２５及び第２のＰＣＳモジュール７６５によってそれぞれ後続される。動作においては、第１及び第２のＰＣＳモジュール７２５及び７６５の結果がステージ３のイントラ予測補間方向性分類（ＩＰＩＤＣ）モジュール７３０に送られる。ＩＰＩＤＣモジュール７３０は、第１のＰＣＳモジュール７２５からの結果を第２のＰＣＳモジュール７６５からの結果と比較してこれらの結果を補間し、ステージ３において現在のサブブロックのモード｛５、６、７、又は８｝のうちの１つを選択するためにベクトル｛５、６、７、又は８｝のうちの１つの方向性に対応する結果を分類する。ベクトル５、６、７、又は８は、ベクトル０、１、３及び４から２２．５°である。ＩＰＩＤＣモジュール７３０は、出力Ｏｕｔ６を生成する。
【００７３】
アダマール変換
アダマール変換（アダマール変換で、ウォルシュ−アダマール変換とも呼ばれる）は、一般化されたクラスのフーリエ変換の一例である。アダマール変換は、多くの信号処理、及びデータ圧縮アルゴリズムにおいて用いられる。一側面においては、変換モジュール７１０及び７５０は、アダマール変換を用いる。
【００７４】
アダマール変換行列は、値＋１と−１のみを含み、従って全行（列）が互いに直交である。アダマール変換行列に値＋１と−１のみが存在することは、高速アルゴリズムに加えて複雑さが非常に低い乗算のない実装になる。サイズ２（ｍ−１）×２（ｍ−１）と同等である次数ｍ（ｍ≧３）のアダマール変換行列は、次数２アダマール行列と次数（ｍ−１）アダマール行列のクロネッカー積が関わる単純な繰り返しに基づいて生成することができる。クロネッカー積は、任意のサイズの２つの行列に対する演算であり、その結果ブロック行列が得られる。これは、テンソル積の特殊ケースである。クロネッカー積は、まったく異なる演算である通常の行列乗算と混同すべきでない。
【００７５】
次数ｎ（ｎ≧１）のアダマール行列をＨとする。方程式（１）のパーティショニングされた行列
【数１】
2010518794.tif 000003
【００７６】
は、次数（ｎ＋１）のアダマール行列である。この観測は、繰り返し当てはめることができ、方程式（２）の最小のアダマール行列（次数１及びサイズ１×１）、方程式（３）の２次（サイズ２×２）アダマール行列及び方程式（４Ａ）及び方程式４（Ｂ）の３次（サイズ４×４）アダマール行列で始まる後続する一連の行列になる。
【数２】
2010518794.tif 000004
【００７７】
アダマール行列の行（列）はすべて直交であるため、これらの行（列）は任意の順序を付けることができる。しかしながら、実際には、３つの重要な順序付け、すなわち、自然順序付け、逐次順序付け及びビット反転順序付けが存在する。上記の繰り返しによって生成される一連のアダマール行列は、自然順序付け形式である。
【００７８】
一側面においては、逐次順序付け形式のサイズ４の１Ｄアダマール変換に基づく２Ｄ４×４アダマール変換が、変換モジュール７１０及び７５０によって用いられる。この順序付けは、離散コサイン変換（ＤＣＴ）のコサイン基本関数の昇順度数順序付け（ｉｎｃｒｅａｓｉｎｇ  ｆｒｅｑｕｅｎｃｙ  ｏｒｄｅｒｉｎｇ）と類似する行内の符号変化数に基づく。従って、変換データ（すなわち、係数の組）は、度数の昇順で順序が付けられる。
【００７９】
従って、Ｈ３の逐次順序付け形は、方程式（５）によって与えられる。
【数３】
2010518794.tif 000005
【００８０】
ここで、最上行から最下行に向かって、０、１、２、３の符号変化がそれぞれ存在する。より具体的には、方程式（５）は、方程式（４Ｂ）内の行列の第２の列を最後の列に移動させ、方程式（４Ｂ）の列３及び４を列２及び３にそれぞれ移動させることによって生成されており、度数昇順に対応する。
【００８１】
図８は、第１のイントラ予測方向性分類モジュールに関する計算流れ図である。方程式（５）のアダマール変換による第１の部分組生成器７０５からの第１の画素部分組の２Ｄ変換が、第１のＩＰＤＣモジュール７２０に送られる。合成変換出力行列例は、ブロック行列７２２Ａ、７２２Ｂ、７２２Ｃ及び７２２Ｄを含む例が示される。一般的には、現在のサブブロックが垂直方向性を有する場合は、典型的行列７２２Ａが生成される。行列７２２Ａは、本質的にすべてがゼロでない（ＮＺ）最上行の係数を有する。残りの係数は、すべてが又はほぼすべてがゼロである。従って、行列７２２Ａを評価時の第１のＩＰＤＣモジュール７２０は、図３Ｂ内の垂直ベクトル０に対応するモード｛０｝を正確に推定するためのＮＺ係数のパターンを容易に観測する。
【００８２】
行列７２２Ｂは、本質的にすべてがゼロでない（ＮＺ）係数から成る第１の（左端の）列を有する。残りの係数は、すべてが又はほぼすべてがゼロである。従って、行列７２２Ｂを評価時の第１のＩＰＤＣモジュール７２０は、図３Ｂ内の水平ベクトルに対応するモード｛１｝を正確に推定するためのＮＺ係数パターンを容易に観測する。行列７２２Ｃは、ゼロでない（ＮＺ）左上角係数を有する。残りの係数は、すべてが又はほぼすべてがゼロである。従って、行列７２２Ｃを評価時の第１のＩＰＤＣモジュール７２０は、図３Ｂ内のＤＣに対応するモード｛２｝を推定するためのＮＺ係数を左上角において容易に観測する。モード｛０｝及び｛１｝は、９０°だけ分離される。
【００８３】
行列７２２Ｄは、ゼロでない（ＮＺ）複数の係数とゼロである複数の係数とを有する。さらに、該複数のＮＺ係数及び該複数のゼロ値係数の位置は、行列７２２Ａ、７２２Ｂ、及び７２２Ｃ内において識別されるいずれの構造とも適合しない。従って、行列７２２Ｄを評価時の第１のＩＰＤＣモジュール７２０は、モード｛３、４、５、６、７及び８｝の正確な推定を行うためにパターンを用いることができないことを容易に観測する。代わりに、行列７２２Ｄは、ステージ３（図７）において用いるためのヒントを提供する。
【００８４】
図９は、第２のＩＰＤＣモジュール７６０に関する計算流れ図である。方程式（５）のアダマール変換による第２の部分組生成器７４５からの第２の画素部分組の２Ｄ変換が、第２のＩＰＤＣモジュール７６０に送られる。合成変換出力行列例は、ブロック行列７６２Ａ、７６２Ｂ、７６２Ｃ及び７６２Ｄを含む例が示される。一般的には、現在のサブブロックがベクトル４による方向性を有する場合は、典型的行列７６２Ａが生成される。行列７６２Ａは、本質的にすべてがゼロでない（ＮＺ）最上行の係数を有する。残りの係数は、すべてが又はほぼすべてがゼロである。従って、行列７６２Ａを評価時の第２のＩＰＤＣモジュール７２０は、図３Ｂ内のベクトル４に対応するモード｛４｝を正確に推定するためのＮＺ係数のパターンを容易に観測する。対角格子は、本質的に、図８に示されるような類似の２Ｄ変換出力パターンを生成する画素を提供し、ただし、合成ベクトル（ｒｅｓｕｌｔａｎｔ  ｖｅｃｔｏｒ）は、対角格子の方向性によってオフセットされる。この場合は、現在は、垂直ベクトル０から＋４５°であり水平ベクトル１から−１３５°であるベクトルが、垂直及び水平としてそれぞれ識別されている。その後は、３又は４に対応するベクトルを得ることができるようなオフセット角度が適用される。モード｛３｝及び｛４｝は９０°だけ分離される。
【００８５】
行列７６２Ｃは、ゼロでない（ＮＺ）左上角係数を有する。残りの係数は、すべてが又はほぼすべてがゼロである。従って、行列７６２Ｃを評価時の第２のＩＰＤＣモジュール７６０は、図３Ｂ内のＤＣに対応するモード｛２｝を推定するためのＮＺ係数を左上角において容易に観測する。
【００８６】
行列７６２Ｄは、ゼロでない（ＮＺ）複数の係数及びゼロである複数の係数を有する。さらに、該複数のＮＺ係数及び該複数のゼロ値係数の位置は、行列７６２Ａ、７６２Ｂ、及び７６２Ｃ内において識別されるいずれの構造とも適合しない。従って、行列７６２Ｄを評価時の第２のＩＰＤＣモジュール７６０は、モード｛５、６、７及び８｝の正確な推定を行うためにパターンを用いることができないことを容易に観測する。代わりに、行列７６２Ｄは、斜グループ内においてモードを補間するためのヒントとして用いることができる。
【００８７】
図１０は、第１の累乗計算及び合計モジュール７２５を示す。行列８００は、行列７２２Ｄに対応し、合成２Ｄ変換出力行列である。アダマール変換の行列がｎ×ｎ行列であり、画素部分組の行列がｎ×ｎ行列である場合は、２Ｄ変換は、アダマール変換行列による画素部分組行列の前乗算（ｐｒｅ−ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）及び後乗算（ｐｏｓｔ−ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）を通じてｎ×ｎ行列を生成する。一側面においては、使用されるアダマール変換行列は、４×４行列である。画素部分組内の１６画素も、４×４行列内に配置されるように適合化される。従って、合成２Ｄ変換出力行列は、４×４行列である。しかしながら、その他の変換型、変換行列サイズ及び対応するが素部分組行列サイズを採用することができる。
【００８８】
第１のＰＣＳモジュール７２５において、行内の各係数が二乗されて累乗値が導き出される。次に、各行に関してこれらの係数の二乗された結果が合計される。等号のバンク８１２は、行８０２に関して合計された係数の最終値が生成されて合計Ｒ１に設定されることを表すための例である。同様に、８０４、８０６及び８０８のみが示される残りの行内の係数が二乗されて合計され、従って、各行は、数字８１６において最終合計値  合計Ｒ２、合計Ｒ３、．．．合計Ｒ４を有する。
【００８９】
一側面においては、二乗された係数の各列が、等号８１０の合計バンクを介して合計され、数字８１４において合計Ｃ１、合計Ｃ２、合計Ｃ３、．．．、合計Ｃ４が生成される。ステージ２における第２のＰＣＳモジュール７６５は、変換演算器７５５からの合成２Ｄ変換出力行列７６２Ｄ（図９）に関して同じ演算を行う。従って、第２のＰＣＳモジュール７６５に関するさらなる説明は不要である。
【００９０】
図１１乃至１３は、一定の実施形態によるイントラ予測方向性モードを推定するためのプロセス９００の流れ図である。以下の様々な構成においては、流れ図ブロックは描かれた順序で実行されるか、又はこれらのブロック又はその一部分を同時に、並行して、又は異なる順序で実行することができる。プロセス９００は、ブロック９０２から開始し、ブロック９０２においてＩフレームが得られる。ブロック９０２は、ブロック９０４Ａ及び９０４Ｂによって後続される。ブロック９０４Ａにおいて、境界サブブロック（すなわち、サブブロック３１０）が得られる。ブロック９０４Ａは、ブロック９０６Ａによって後続され、ブロック９０６Ａにおいて現在の境界サブブロックに関する第１の画素部分組が得られる。ブロック９０６Ａは、ブロック９０８Ａによって後続され、ブロック９０８Ａにおいて、アダマール変換（すなわち、２Ｄアダマール変換）が現在の境界サブブロックに関する第１の画素部分組に対して適用される。ブロック９０８Ａ（及び後述されるブロック９０８Ｂ）は、アダマール変換行列による画素部分組行列の前乗算及び後乗算を成す変換演算器７１５を実装する。ブロック９０８Ａは、ブロック９１０Ａによって後続され、ブロック９１０Ａにおいて第１のＩＰＤＣ演算が行われる。ブロック９１０Ａは、ブロック９１２Ａによって後続され、ブロック９１２Ａにおいて、現在のサブブロックが最終的に分類されているか又はモード｛０、１、又は２｝が決定されたかどうかの決定が行われる。この決定が“はい”である場合は、現在の境界サブブロックに関する演算及び評価が終了し、プロセス９００は、ブロック９５０に進む。ブロック９１２Ａにおける決定が“いいえ”である場合は、プロセス９００は、現在の境界サブブロックのさらなる評価を目的として図１２のブロック９２０Ａに進む。
【００９１】
今度はブロック９０４Ｂに関して、ブロック９０４Ｂにおいて、内部サブブロック（すなわち、サブブロック３２０）が得られる。ブロック９０４Ｂは、ブロック９０６Ｂによって後続され、ブロック９０６Ｂにおいて、現在の内部サブブロックに関する第１の画素部分組が得られる。ブロック９０６Ｂは、ブロック９０８Ｂによって後続され、ブロック９０８Ｂにおいて、アダマール変換（すなわち、２Ｄアダマール変換）が、現在の内部サブブロックに関する第１の画素部分組に適用される。ブロック９０８Ｂは、ブロック９１０Ｂによって後続され、ブロック９１０Ｂにおいて、第１のＩＰＤＣ演算が行われる。ブロック９１０Ｂは、ブロック９１２Ｂによって後続され、ブロック９１２Ｂにおいて、サブブロックが最終的に分類されているか又はモード｛０、１、又は２｝が決定されたかどうかの決定が行われる。ブロック９１２Ｂにおいてこの決定が“はい”である場合は、現在の内部サブブロックに関する演算及び評価が終了し、プロセス９００は、後述されるブロック９５０に進む。
【００９２】
ブロック９１２Ｂにおける決定が“いいえ”である場合は、プロセス９００は、現在の内部サブブロックのさらなる評価を目的として図１２のブロック９２０Ｂに進む。ブロック９１０Ａ又はブロック９１０Ｂに送られた合成２Ｄ変換出力行列は、ブロック９４０Ａでも必要時に利用可能である。
【００９３】
例示する目的上、現在の境界サブブロックに関するブロック９０４Ａ、９０６Ａ、９０８Ａ、９１０Ａ、及び９１２Ａは、現在の内部サブブロックに関するブロック９０４Ｂ、９０６Ｂ、９０８Ｂ、９１０Ｂ、及び９１２Ｂと並行して示される。明確に理解できるように、現在のサブブロックに関して、このサブブロックは、境界サブブロック又は内部サブブロックのうちの１つであるにすぎない。従って、いずれか１つの現在のサブブロックに関連する場合の演算は、並行処理能力を有するプロセッサによる場合以外は並行しては実行されない。
【００９４】
ブロック９１２Ａ又は９１２Ｂにおける決定が“いいえ”である場合は、プロセス９００は、現在のサブブロックが境界サブブロック又は内部サブブロックであるかに依存してブロック９２０Ａ又は９２０Ｂにそれぞれ続く。従って、プロセス９００は、現在のサブブロックに関して９０°の角度を有するモードの部分組を正確に予測する上でステージ１と関連づけられた演算を必要とするにすぎない。従って、プロセス９００は、精度の高い予測を提供する一方で計算が軽減される。
【００９５】
ブロック９２０Ａにおいて、現在の境界サブブロックに関する第２の画素部分組が得られる。この段階においては、第２の画素部分組は、対角格子４１２Ｂからの部分組である。ブロック９２０Ａは、ブロック９２２Ａによって後続され、ブロック９２２Ａにおいて、アダマール変換（すなわち、２Ｄアダマール変換）が、現在の境界サブブロックに関する第２の画素部分組に適用される。ブロック９２２Ａ（及び後述されるブロック９２２Ｂ）は、アダマール変換行列による第２の画素部分組行列の前乗算及び後乗算を成す変換演算器７５５を実装する。ブロック９２２Ａは、ブロック９２４Ａによって後続され、ブロック９２４Ａにおいて、第２のＩＰＤＣ演算が行われる。ブロック９２４Ａは、ブロック９２６Ａによって後続され、ブロック９２６Ａにおいて、現在の境界サブブロックが最終的に分類されているか又はモード｛３、４、又は２｝が決定されたかどうかの決定が行われる。ブロック９２６Ａにおいてこの決定が“はい”である場合は、現在の境界サブブロックに関する演算及び評価が終了し、プロセス９００は、後述されるブロック９５０に進む。
【００９６】
ブロック９２６Ａにおける決定が“いいえ”である場合は、プロセス９００はステージ３における現在の境界サブブロックのさらなる評価を目的として図１３のブロック９４０Ａ及び９４０Ｂに進む。
【００９７】
ブロック９２０Ｂにおいて、現在の内部サブブロックに関する第２の画素部分組が得られる。この段階においては、第２の画素部分組は、対角格子５２２Ｂ又は６２２からの部分組である。ブロック９２０Ｂは、ブロック９２２Ｂによって後続され、ブロック９２２Ｂにおいて、アダマール変換（すなわち、２Ｄアダマール変換）が、現在の内部サブブロックに関する第２の画素部分組に適用される。ブロック９２２Ｂは、ブロック９２４Ｂによって後続され、ブロック９２４Ｂにおいて、第２のＩＰＤＣ演算が行われる。ブロック９２４Ｂは、ブロック９２６Ｂによって後続され、ブロック９２６Ｂにおいて、現在の内部サブブロックが最終的に分類されているか又はモード｛３、４、又は２｝が決定されたかどうかの決定が行われる。ブロック９２６Ｂにおいてこの決定が“はい”である場合は、現在の内部サブブロックに関する演算及び評価が終了し、プロセス９００は、後述されるブロック９５０に進む。
【００９８】
ブロック９２６Ｂにおける決定が“いいえ”である場合は、プロセス９００は、現在の内部サブブロックのさらなる評価を目的として図１３のブロック９４０Ａ及び９４０Ｂに進む。
【００９９】
例示する目的上、境界サブブロックに関するブロック９２０Ａ、９２２Ａ、９２４Ａ、及び９２６Ａは、内部サブブロックに関するブロック９２０Ｂ、９２２Ｂ、９２４Ｂ、及び９２６Ｂと並行して示される。明確に理解できるように、現在のサブブロックに関して、このサブブロックは、境界サブブロック又は内部サブブロックのうちの１つであるにすぎない。従って、いずれかの現在のサブブロックに関連する場合のこれらの２組の演算は、並行しては実行されない。従って、プロセス９００は、現在のサブブロックに関して９０°の角度を有するモードの第２の部分組を正確に予測するためにステージ２と関連づけられた演算を必要とするにすぎない。
【０１００】
ブロック９２６Ａ又は９２６Ｂにおける決定が“いいえ”である場合は、プロセス９００は、ブロック９４０Ａ又は９４０Ｂに続く。現在の境界サブブロックに関してはブロック９２４Ａ又は現在の内部サブブロックに関しては９２４Ｂに送られた合成２Ｄ変換出力行列は、ブロック９４０Ａ及びブロック９４０Ｂでも必要時に利用可能である。
【０１０１】
今度は図１１及び１３に関して、現在のサブブロックと関連づけられたブロック９１０Ａ又は９１０Ｂからの行列は、以後においては“行列１”と呼ばれる。図１２及び１３に関して、同じ現在のサブブロックと関連づけられたブロック９２４Ａ又は９２４Ｂからの行列は、以後においては“行列２”と呼ばれる。行列１は図１０に示され、数字８００によって表される。行列１は、第１の累乗計算及び合計モジュール７２５に送られ、行列１内の各係数に関する累乗が導き出される。累乗は、ブロック９４０Ａにおいて係数を二乗することによって導き出される。次に、各行内の二乗された係数がブロック９４２Ａにおいて合計され、図１０の８１６において合計された行累乗（Ｒ１、Ｒ２、Ｒ３、．．．、Ｒ４）が得られる。さらに、各列内の二乗された係数が、ブロック９４４Ａにおいて合計され、図１０の８１４において合計された列累乗（Ｃ１、Ｃ２、Ｃ３、．．．、Ｃ４）が得られる。
【０１０２】
同様に、現在のサブブロックと関連づけられたブロック９２４Ａ又は９２４Ｂからの行列は、以後においては“行列２”と呼ばれる。行列２は、図１０に示されて数字８００によって表される行列と類似する。行列２は、第２の累乗計算及び合計モジュール７６５に送られ、行列２内の各係数に関する累乗が導き出される。累乗は、ブロック９４０Ｂにおいて係数を二乗することによって導き出される。次に、各行内の二乗された係数がブロック９４２Ｂにおいて合計され、合計された行累乗が得られる。さらに、各列内の二乗された係数が、ブロック９４４Ｂにおいて合計され、合計された列累乗が得られる。
【０１０３】
ブロック９４４Ａ及び９４４Ｂの両方がブロック９４６によって後続され、ブロック９４６において、行列１及び行列２内の合計が比較される。ブロック９４６は、行列１及び行列２における合計の比較分析を行い、各行列によって表される累乗分布が、各々の行列（７２２Ａ、７２２Ｂ、７２２Ｃ）又は（７６２Ｂ、７６２Ａ、７６２Ｃ）によって以前に指定されたモード（０、１、２）又はモード（３、４、２）に関する特徴的累乗分布にどれだけ近いかを識別する。一側面においては、行列１において、合計Ｒ１が（Ｒ２＋Ｒ３＋Ｒ４）よりも大幅に大きい場合又は同等として比Ｒ１／（Ｒ２＋Ｒ３＋Ｒ４）がしきい値２０．０よりも大きい場合は、ブロック９４６は、現在のサブブロックに関する予測モードを“基本的に垂直”として又はモード０として分類することを決定することができる。一般的には、ブロック９４６は、行列１及び行列２の両方からの様々な合計間において同様の相対的比較を行う。ブロック９４６は、ブロック９４８によって後続され、ブロック９４８において、結果の補間が行われて方向性が決定され、モード｛５、６、７、又は８｝に関する予測モードが分類される。ブロック９４８は、ブロック９５０によって後続され、ブロック９５０において、ステージ１、ステージ２又はステージ３からの識別されたモードが現在のサブブロックに関するイントラ＿４×４予測モード又はその他の予測モードに関して用いられる。ベクトル５、６、７及び８は、以前に正確に予測されたベクトル又はモードのうちのいずれか１つの間において２２．５°（角距離の１／２）である。
【０１０４】
ブロック９５０は、ブロック９５２によって後続され、ブロック９５２において、現在のサブブロックがフレーム３００の最後のサブブロックであるかどうかの決定が行われる。決定が“はい”である場合は、プロセス９００は終了する。しかしながら、ブロック９５２における決定が“いいえ”である場合は、プロセス９００はブロック９０４Ａ又は９０４Ｂに戻ってフレーム３００内の次のサブブロックを入手する。
【０１０５】
上記の説明からわかるように、プロセス９００は、符号器／トランスコーダによって実行されるモード決定アルゴリズムの重要要素であるマクロブロックのイントラ予測可能性を計算上効率的に及び高い精度で評価する。上記の２つの最終目標、すなわち計算効率及び精度、を達成させることとともに、プロセス９００は、最終モードが決定される最終モード決定段階への複雑さ軽減入力項目（ヒント）として用いることができる８×８サブブロックに関する最も記述的な方向（ｄｉｒｅｃｔｉｏｎ）も提供する。最終モード決定段階において、符号器デバイスは、符号化中の現在のマクロブロックに関して許容可能なすべての異なるマクロブロックコーディング型のレート−歪みメリットをいっしょに検討する。例えば、Ｉ型コーディングされたフレーム内のマクロブロックに関して、許容可能なマクロブロックコーディング型は、ルミナンスチャネルに関するイントラ＿４×４又はイントラ＿１６×１６と、クロマチャネルに関するイントラ＿８×８と、を備える。Ｐ又はＢ型コーディングされたピクチャ内のマクロブロックに関して、許容可能マクロブロックコーディングオプションのこのリストは、様々なインターコーディングオプションが添付される。
【０１０６】
簡単にわかるように、第１の画素部分組及び第２の画素部分組は、ルミナンス（Ｙ）チャネル内のマクロブロックの８×８サブブロック内において識別される２つの相互に排他的な画素部分組である。該部分組から成る２つの異なる対は、各々が１６画素から成り、図５Ａ及び５Ｂにおいて示される。隣接画素の利用可能性に基づき、その他の部分組、例えば図６Ａ及び６Ｂ又は６Ｃに示される部分組、が利用される。導入された画素部分組対は、４×４の２Ｄアダマール変換に適用される２つのサブサンプリング格子を定義する。
【０１０７】
ブロック９４６において、２Ｄアダマール変換の出力時に、予め定義された係数部分組内の、二乗された係数値の合計の比較に基づき（ここでは整数割り算が必要なことがある）又は一側面においては絶対係数値の合計の比較に基づき、変換結果（又は同等の、対応する画素格子の方向構造）を次のカテゴリ、すなわち、基本的に垂直、ほぼ垂直、基本的に水平、ほぼ水平、平滑、その他（すなわち、上記のいずれでもない）のうちの１つに分類することができる。
【０１０８】
両方のアダマール変換結果、すなわち長方形格子からの１つ及び対角格子からの他方の１つの該分類に基づき、表１は、８×８ブロックはイントラ＿４×４予測への準拠度に関してどのように分類できるかを示す。この表において、最終分類結果“テクスチャ”は、イントラ予測性能が不良であることを示し、他方、その他のすべての最終的な数値分類結果は、イントラ予測性能が良いことを示し、数値は、最も適合するイントラ＿４×４予測モードを表す。
【０１０９】
プロセス９００の複雑さを低く維持するために、表１によって実装された分類に関する簡素化した決定ツリーを実装することができる。
【表１】
2010518794.tif 000006
【０１１０】
垂直パターン、例えば垂直縁、は、最終的には、長方形格子上における変換結果を通じて表され、結果的に得られた分類は、“基本的に垂直”になる。この垂直パターンは、対角格子に関する分析ではほぼ垂直及びほぼ水平のいずれにもならず、従ってその分類は“その他”になる。表１から簡単にわかるように、このサンプルケースは、表１の第１の行内の最後の列に対応し、最終分類モードを｛０｝として最終的に表示する。第２の例として、図３Ｂにおいてベクトル６と整列された方向性パターンについて検討すると、長方形格子上の変換結果は、“ほぼ水平”分類の推定に結び付く。図３Ｂのベクトル６と整列された同じ斜パターンは、対角格子上での変換の結果、“ほぼ垂直”分類の推定に結び付く。表１から簡単にわかるように、この第２のサンプルケースは、表１の第４の行及び第２の列に対応し、最終分類モードを｛６｝として最終的に表示する。
【０１１１】
情報及び信号は、様々な異なる技術及び技法のうちのいずれかを用いて表すことができることを当業者は理解するであろう。例えば、上記の説明全体を通じて言及されることがあるデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場、磁気粒子、光学場、光学粒子、又はそのいずれかの組合せを用いて表すことができる。
【０１１２】
ここにおいて開示される例に関係させて説明される様々な例示的論理ブロック、モジュール、及びアルゴリズム上のステップは、電子ハードウェア、ファームウェア、コンピュータソフトウェア、ミドルウェア、マイクロコード、又はその組み合わせとして実装することができる。ハードウェアとソフトウェアのこの互換性を明確に例示するため、上記においては、様々な例示的構成要素、ブロック、モジュール、回路、及びステップが、各々の機能の観点で一般的に説明されている。該機能がハードウェアとして又はソフトウェアとして実装されるかは、全体的システムに対する特定の用途上の及び設計上の制約事項に依存する。当業者は、説明されている機能を各々の特定の用途に合わせて様々な形で実装することができるが、これらの実装決定は、開示される方法の適用範囲からの逸脱を生じさせるものであるとは解釈すべきではない。  
ここにおいて開示される例と関係させて説明される様々な例示的な論理ブロック、構成要素、モジュール、及び回路は、ここにおいて説明される機能を果たすように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、その他のプログラミング可能な論理デバイス、ディスクリートゲートロジック、ディスクリートトランジスタロジック、ディスクリートハードウェア構成要素、又はそのあらゆる組合せとともに実装又は実行することができる。汎用プロセッサはマイクロプロセッサであることができるが、代替として、従来のどのようなプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。さらに、プロセッサは、計算装置の組合せ、例えば、ＤＳＰと、１つのマイクロプロセッサとの組合せ、複数のマイクロプロセッサとの組合せ、ＤＳＰコアと関連する1つ以上のマイクロプロセッサとの組合せ、又はその他のあらゆる該コンフィギュレーションとの組合せ、として実装することもできる。
【０１１３】
ここにおいて開示される例に関係させて説明される方法又はアルゴリズムのステップは、ハードウェア内において直接具現化させること、１つ以上の処理素子によって実行される１つ以上のソフトウェアモジュール内において具現化させること、又はこれらの２つの組合せにおいて具現化させることができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能なディスク、ＣＤ−ＲＯＭ、又は当業において既知であるその他のあらゆる形態の記憶媒体又はその組み合わせにおいて常駐することができる。記憶媒体例は、プロセッサに結合させ、プロセッサが記憶媒体から情報を読み出すようにすること及び記憶媒体に情報を書き込むようにすることができる。代替として、記憶媒体例はプロセッサと一体化させることができる。プロセッサ及び記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内に常駐することができる。ＡＳＩＣは、無線モデム内に常駐することができる。代替として、プロセッサ及び記憶媒体は、無線モデム内において個別構成要素として常駐することができる。
【０１１４】
開示される例に関する上記の説明は、当業者が開示される方法及び装置を製造又は使用できるようにすることを目的とするものである。これらの例に対する様々な修正は、当業者にとって容易に明確になるであろう。ここにおいて定められている原理は、その他の例に対しても適用することができ、そして追加の要素を加えることができる。
【図１】
2010518794.tif 000007
【図２Ａ】
2010518794.tif 000008
【図２Ｂ】
2010518794.tif 000009
【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
2010518794.tif 000013
【図５Ｂ】
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【図６Ａ】
2010518794.tif 000015
【図６Ｂ】
2010518794.tif 000016
【図６Ｃ】
2010518794.tif 000017
【図７】
2010518794.tif 000018
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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