(57)【要約】好適に具体例では、ゲートリークと散乱を低減した、薄いその場ＳｉＮ層により覆われたＩＩＩ族窒化物電界効果デバイスが提供される。これは、ゲート堆積の前と、第２パッシベーション層の堆積前の、その場ＳｉＮの洗浄と組み合わせて、その場ＳｉＮ層の上に第２のパッシベーション層を導入して得られる。
2010510680.tif 000002
【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物電界効果デバイスの製造方法であって、
反応チャンバ中に基板を配置する工程と、
第１活性層を形成する工程と、
第１活性層と比較して大きなバンドギャップを有する第２活性層を形成し、これにより第１活性層と第２活性層の間の界面またはその近傍に２次元電子ガス層を形成する工程と、
第２活性層の上に第１パッシベーション層を形成する工程と、
第１パッシベーション層の上に直接ソースコンタクトを形成する工程と、
第１パッシベーション層の上に直接ドレインコンタクトを形成する工程と、
第１パッシベーション層の少なくとも第１の部分の上に第１洗浄工程を行い、第１パッシベーション層の第１の部分をゲート洗浄領域とする工程と、
ゲート洗浄領域の少なくとも一部の上にゲートコンタクトを形成する工程と、
第２パッシベーション層を形成する工程と、を含む製造方法。
【請求項２】
更に、第１パッシベーション層の少なくとも第２の部分の上に第２洗浄工程を行い、第１パッシベーション層の少なくとも第２の部分をパッシベーション洗浄領域とする工程を含み、第２パッシベーション層は、パッシベーション洗浄領域の少なくとも一部の上に形成される請求項１に記載の製造方法。
【請求項３】
更に、ゲートコンタクトの下方の第１活性層と第２活性層の間の界面またはその近傍に、２次元電子ガス層を含む請求項１または２に記載の製造方法。
【請求項４】
第１洗浄工程とゲートコンタクトを形成する工程は、選択的な第２洗浄工程と第２パッシベーションを形成する工程との前に行われる請求項１〜３のいずれかに記載の製造方法。
【請求項５】
選択的な第２洗浄工程と第２パッシベーションを形成する工程は、第１洗浄工程とゲートコンタクトを形成する工程との前に行われ、更に、第２パッシベーション層を通ってゲート洗浄領域まで孔をエッチングする工程を含む請求項１〜３のいずれかに記載の製造方法。
【請求項６】
第１洗浄工程と選択的な第２洗浄工程の少なくとも１つは、第１パッシベーション層を部分的にエッチングする除去工程である請求項１〜４のいずれかに記載の製造方法。
【請求項７】
除去工程は、第１パッシベーション層を最大１ｎｍエッチングする工程である請求項６に記載の製造方法。
【請求項８】
第１パッシベーション層は、少なくとも電子供給元素と窒素とを含む請求項１〜７のいずれかに記載の製造方法。
【請求項９】
第１パッシベーション層は、金属有機物化学気相成長（ＭＯＣＶＤ）を用いてその場堆積させたシリコン窒化物を含む請求項８に記載の製造方法。
【請求項１０】
第１洗浄工程および／または選択的な第２洗浄工程は、バッファードＨＦを含む溶液中で行われる請求項８または９に記載の製造方法。
【請求項１１】
第１洗浄工程および／または選択的な第２洗浄工程は、ＳＦ６、ＣＦ４、Ｃ４Ｆ８、Ｎ２、Ａｒの少なくとも１つまたはそれらの組み合わせを含むガスを用いたドライエッチングで行われる請求項８または９に記載の製造方法。
【請求項１２】
第１洗浄工程および／または選択的な第２洗浄工程は、バッファードＨＦを含む溶液中で行われる洗浄工程と、ＳＦ６、ＣＦ４、Ｃ４Ｆ８、Ｎ２、Ａｒの少なくとも１つまたはそれらの組み合わせを含むガスを用いたドライエッチング工程との組み合わせである請求項８または９に記載の製造方法。
【請求項１３】
第２パッシベーション層は、ＳｉＯ、ＳｉＮ、ＡｌＯ、ＨｆＯ、またはＴａＯからなる組から選択される材料を含む請求項１〜１２のいずれかに記載の製造方法。
【請求項１４】
第２パッシベーション層は、スパッタされたＳｉＯ、またはプラズマ誘起化学気相成長（ＰＥＣＶＤ）で堆積されたＳｉＯまたはＳｉＮである請求項１３に記載の製造方法。
【請求項１５】
第１活性層および第２活性層は、ＩＩＩ族窒化物半導体材料を含む請求項１〜１４に記載の製造方法。
【請求項１６】
第１活性層はＧａＮを含み、第２活性層はＡｌＧａＮまたはＡｌＧａＩｎＮを含む請求項１５に記載の製造方法。
【請求項１７】
ＩＩＩ族窒化物電界効果デバイスであって、
基板と、
基板の上の第１活性層と、
第１活性層の上の第２活性層であって、第１活性層と比較して大きなバンドギャップを有する第２活性層と、
第１活性層と第２活性層との間の界面またはその近傍の２次元電子ガス層と、
第２活性層の上の第１パッシベーション層と、
第１パッシベーション層の上のソースコンタクトおよびドレインコンタクトと、
洗浄された表面と、第１パッシベーション層の他の部分より薄い膜厚とを有する第１パッシベーション層の少なくとも第１部分であって、ゲート洗浄領域となる第１パッシベーション層の第１部分と、
ゲート洗浄領域の少なくとも一部の上のゲートコンタクトと、
第２パッシベーション層と、を含むデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
好適な具体例は、トランジスタのような（例えば、ＧａＮ／ＡｌＧａＮ層を含む）ＩＩＩ族窒化物電界効果デバイスおよびそのようでデバイスの製造方法に関する。
【背景技術】
【０００２】
ＡｌＧａＮ／ＧａＮトランジスタは、高周波、高電力エレクトロニクスに適用される。本来的な特性により、即ち、高移動度と高ブレイクダウン電界のために、遠距離通信の増幅器やスイッチ、パワーデバイスとしての使用に適している。
【０００３】
散乱（dispersion）、即ち高周波での大きな信号操作における出力電流の低下は、ＡｌＧａＮ／ＧａＮトランジスタで重要な問題である。G. Meneghessoらは、散乱効果の原因として表面状態について報告している（IEEE. Transactions on Electron Devices, Vol. 51, No. 10, October 2004）。散乱の影響を避けるまたは最小にするために、Huili Xingらは、ゲートの上にフィールドプレートを挿入している（IEEE Electron Device Letters, Vol. 25, No. 4, April 2004）。
【０００４】
他の問題は、ショットキ接合の逆リーク電流である（Hashizume, T. et al. Appl. Phys. Lett., vol. 84, PP. 4884-4886, 2004参照）。Hyeongnam Kim らは、高リーク電流は、トランジスタの損失につながり、信頼性にも影響することを示している（Appl. Phys. Lett., vol. 86, PP. 143505, 2005参照）。
【０００５】
ＥＰ１６１２８６６では、構造を冷却する前に、同じリアクタ内で薄いＳｉＮ層を用いて表面を覆う工程を用いた、ＩＩＩ族窒化物電界効果デバイスの製造方法が示されている。また、対応するデバイスも存在する。
【０００６】
Raider, S.I.らにより、Ｓｉ３Ｎ４の酸化が報告されている（J. Electrochem. Soc.: Solid State Science and Technology, April 1976）。それらの酸化状態は、キャリアを提供し表面リークパスを形成する。
【発明の概要】
【０００７】
本発明の具体例は、散乱およびゲートコンタクトの逆リーク電流を低減した、薄いＳｉＮ層で覆われたＩＩＩ族窒化物電界効果デバイスの製造方法を提供する。
【０００８】
基板上への異なる層の堆積は、反応チャンバ中で行われる。活性層の堆積前に、核形成層が堆積される。続いて、第１活性層が堆積され、その上に、第１活性層と比べてバンドギャップの大きい第２活性層が堆積される。この方法で、２次元電子ガス層が、第１活性層と第２活性層との間の界面またはその近傍に形成される。また、他の機能の層が堆積されてもよい。次に、第１パッシベーション層が堆積される。第１パッシベーション層の上に、ソースコンタクトとドレインコンタクトが堆積される。第１パッシベーション層の少なくとも第１部分の上で（「ゲート洗浄領域」と呼ばれる）、第１洗浄工程が行われる。続いて、ゲート洗浄領域またはゲート洗浄領域の一部に、ゲートコンタクトが形成される。その上に、第２パッシベーション層が堆積される。
【０００９】
他の具体例では、第１パッシベーション層、または第１パッシベーション層の一部の上で（「パッシベーション洗浄領域」と呼ばれる）、第２洗浄工程が行われる。第２パッシベーション層は、少なくともパッシベーション洗浄領域の一部の上に堆積される。
【００１０】
他の具体例では、２ＤＥＧ層が、ゲートコンタクトの下方の、第１活性層と第２活性層との間の界面またはその近傍に存在する。
【００１１】
一の具体例では、第１洗浄工程とゲートコンタクトの形成は、第２パッシベーションの堆積と、もし存在するなら第２洗浄工程との前に行われる
【００１２】
他の具体例では、第２パッシベーションの堆積と、もし存在するなら第２洗浄工程が、第１洗浄工程とゲートコンタクトの形成の前に行われる。この場合、孔は第２パッシベーション層を通って、ゲート洗浄領域までエッチングされる。
【００１３】
他の具体例では、第１洗浄工程は第１パッシベーション層を部分的にエッチングする。もし、第２洗浄工程が行われる場合、他の具体例では、第２洗浄工程は第１パッシベーション層を部分的にエッチングする。更に他の具体例では、第１及び第２洗浄工程が行われる場合、第１及び第２洗浄工程の双方は、第１パッシベーション層を部分的にエッチングする。実際には、洗浄工程は除去工程やエッチング工程になり、第１パッシベーション層を部分的にエッチングする。
【００１４】
一の具体例では、エッチングまたは除去工程は、第１パッシベーション層を最大１ｎｍエッチングする。
【００１５】
一の具体例では、第１パッシベーション層は、少なくとも電子供給元素と窒素を含む。一の具体例では、第１パッシベーション層は金属有機物化学気相成長（ＭＯＣＶＤ）を用いてその場堆積させたシリコン窒化物である。
【００１６】
他の具体例では、第１洗浄工程は、バッファードＨＦを含む溶液中で行われる。第２洗浄が行われる場合、他の具体例では、第２洗浄工程は、バッファードＨＦを含む溶液中で行われる。更に他の具体例では、第１及び第２洗浄工程が行われる場合、第１及び第２洗浄工程の双方は、バッファードＨＦを含む溶液中で行われる。
【００１７】
他の具体例では、第１洗浄工程はＳＦ６、ＣＦ４、Ｃ４Ｆ８、Ｎ２、Ａｒまたはそれらのいずれかの組み合わせのいずれかを含むガスを用いたドライエッチングで行われる。第２洗浄工程が行われる場合、他の具体例では、第２洗浄工程はＳＦ６、ＣＦ４、Ｃ４Ｆ８、Ｎ２、Ａｒまたはそれらのいずれかの組み合わせのいずれかを含むガスを用いたドライエッチングで行われる。更に他の具体例では、第１及び第２洗浄工程が行われる場合、第１及び第２洗浄工程の双方は、ＳＦ６、ＣＦ４、Ｃ４Ｆ８、Ｎ２、Ａｒまたはそれらのいずれかの組み合わせのいずれかを含むガスを用いたドライエッチングで行われる。
【００１８】
他の具体例では、第１洗浄工程は、バッファードＨＦを含む溶液中での洗浄と、ＳＦ６、ＣＦ４、Ｃ４Ｆ８、Ｎ２、Ａｒまたはそれらのいずれかの組み合わせのいずれかを含むガスを用いたドライエッチングとの組み合わせである。もし第２洗浄工程が行われる場合、第２洗浄工程は、バッファードＨＦを含む溶液中での洗浄と、ＳＦ６、ＣＦ４、Ｃ４Ｆ８、Ｎ２、Ａｒまたはそれらのいずれかの組み合わせのいずれかを含むガスを用いたドライエッチングとの組み合わせである。更に他の具体例では、第１及び第２洗浄工程が行われる場合、第１及び第２洗浄工程の双方は、バッファードＨＦを含む溶液中での洗浄と、ＳＦ６、ＣＦ４、Ｃ４Ｆ８、Ｎ２、Ａｒまたはそれらのいずれかの組み合わせのいずれかを含むガスを用いたドライエッチングとの組み合わせである。
【００１９】
他の具体例では、第２パッシベーション層は、金属またはＳｉＯ、ＳｉＮ、ＡｌＯ、ＨｆＯ、およびＴａＯからなる組から選択される材料を含む。
【００２０】
他の具体例では、第２パッシベーション層は、スパッタされたＳｉＯ、またはプラズマエンハンスド化学気相成長（ＰＥＣＶＤ）を用いて堆積されたＳｉＯまたはＳｉＮのいずれかである。
【００２１】
他の具体例では、第１及び第２活性層は、ＩＩＩ族窒化物半導体材料を含む。他の具体例では、第１活性層はＧａＮを含み、第２活性層はＡｌＧａＮまたはＡｌＧａＩｎＮを含む。
【図面の簡単な説明】
【００２２】
【図１】ＩＩＩ族窒化物電界効果デバイスの製造を模式的に表し、第２パッシベーション層（８）の堆積前にゲート（７）が作製される。
【図２】ＩＩＩ族窒化物電界効果デバイスの製造を模式的に表し、ゲート（７）の作製前に第２パッシベーション層（８）が堆積される。
【図３Ａ】（ａ）参照についてのパルス測定の模式的記載である。
【図３Ｂ】（ｂ）ゲート遅延測定についてのパルス測定の模式的記載である。
【図３Ｃ】（ａ）ドレイン遅延測定についてのパルス測定の模式的記載である。
【図４】第２パッシベーション層としてスパッタ堆積されたシリコン酸化物を用いたトランジスタの散乱である。
【図５】第２パッシベーション層として２００ｎｍのスパッタ堆積されたＳｉＯ２を用いた洗浄しないＩＩＩ族窒化物電界効果デバイスのゲート遅延を表す。
【図６】第２パッシベーション層として２００ｎｍのスパッタ堆積されたＳｉＯ２を用いた洗浄したＩＩＩ族窒化物電界効果デバイスのゲート遅延を表す。
【図７】第２パッシベーション層として２００ｎｍのスパッタ堆積されたＳｉＯ２を用いた洗浄しないＩＩＩ族窒化物電界効果デバイスのドレイン遅延を表す。
【図８】第２パッシベーション層として２００ｎｍのスパッタ堆積されたＳｉＯ２を用いた洗浄したＩＩＩ族窒化物電界効果デバイスのドレイン遅延を表す。
【図９】任意に選択した多くのトランジスタの、ドレイン遅延と洗浄時間の関係である。
【図１０】逆ゲートリーク電流とドレイン電圧との関係である。
【図１１】表面トラップに特に敏感な条件と比較した、参照条件の測定である。
【発明を実施するための形態】
【００２３】
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではない。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００２４】
ここで用いられる「含む（comprising）」の用語は、「含む（including）」、「含む（containing）」、または「特徴づけられる（characterized by）」と同意語であり、包括的または制限の無いもので、追加の、列挙されない要素または方法の工程を排除しない。
【００２５】
ここで使用される成分の量、反応条件等を表す全ての数字は、全ての場合、「約（about）」の用語により変形できることを理解すべきである。このように、そうでないと言わない限り、ここで説明される数字パラメータは、おおよそであり、得られることが求められる所望の性質に依存して変化しても良い。最低限でも、それぞれの数値パラメータは、有効桁数および通常の端数計算手法を考慮して解釈されるべきである。
【００２６】
以下において、正確な組成の表示無しに材料や層が言及された場合、例えばＳｉＮ（シリコン窒化物または窒化物とも呼ばれる）、ＳｉＯ（シリコン酸化物とも呼ばれる）、双方の非化学量論的組成（ＳｉｘＮｙまたはＳｉｘＯｙ）、および化学量論的組成（Ｓｉ３Ｎ４またはＳｉＯ２）が含まれる。層は、また、非化学量論的組成（ＳｉｘＮｙまたはＳｉｘＯｙ）の領域と、化学量論的組成（Ｓｉ３Ｎ４またはＳｉＯ２）の領域の組み合わせでも良い。
【００２７】
本発明は、改良された特性を有するＩＩＩ族窒化物電界効果デバイスを作製する方法を提案する。高電子移動度トランジスタ（ＨＥＭＴ）はＩＩＩ族窒化物電界効果デバイスの最も知られた例である。ＩＩＩ族窒化物電界効果デバイスの動作は、２つの活性層の間の界面またはその近傍での２次元電子ガス（２ＤＥＧ）の形成に基づく。ＩＩＩ族窒化物電界効果デバイスの活性層は、２ＤＥＧの形成に貢献する層である。これは、例えば、その層が、自然にまたはピエゾ電気的に分極し、または代わりに層全体または層の一部が高ドープされて自由電子は２ＤＥＧ層に拡散するためである。２ＤＥＧ層、即ちトランジスタのチャネルは、活性層中または２つの活性層の間の界面に配置される。活性層はトランジスタ効果に対して本質的である。活性層は、以下において第１活性層（２）および第２活性層（３）と呼ばれる（図１、２参照）。
【００２８】
一般に、第２活性層（３）は、第１活性層と比較して、より大きなバンドギャップを有する。膜厚、組成、および第２活性層（３）の表面への負荷効果に応じて、２次元電子ガス（２ＤＥＧ）は２つの活性層の間の界面またはその近傍に現れる。膜厚、組成、および第２活性層（３）の表面への負荷効果は、本質的に、２次元電子ガス（２ＤＥＧ）が２つの活性層の間の界面またはその近傍に現れるように選択される。活性層の一例は、ＧａＮ／ＡｌＧａＮの組み合わせである。
【００２９】
活性層の上に、例えばＳｉＮまたはＳｉＯ（非化学量論的組成ＳｉｘＮｙまたはＳｉｘＯｙ、または化学量論的組成Ｓｉ３Ｎ４またはＳｉＯ２、またはそれらの層の組み合わせ）のような１のパッシベーション層（４）またはそれ以上パッシベーション層（４、５）が堆積されても良い。シリコンＣＭＯＳプロセスでは、パッシベーション層がＶｔのシフトを避けるために使用され、より良い信頼性が得られる。ＩＩＩ族窒化物電界効果デバイスの場合、パッシベーション層は、表面状態に電荷がトラップやデトラップされるのを避けるために使用され、即ち、２ＤＥＧ密度の変化を避けるように使用される。それで、パッシベーション層は、トランジスタを外部の変形から守り、トランジスタ特性が、表面における電荷の変形のような外部パラメータにより可能な限り影響されないようにする。パッシベーション層は、下方の（活性）層の表面に存在する状態を固定または凍結する。この結果、下方の（活性）層の表面は、環境の変化に対してより敏感でなくなり、下層の特性に対する下方の（活性）層の表面状態の影響が、環境の変化に対して敏感でなくなる。
【００３０】
ゲートリーク電流および散乱は、ＩＩＩ族窒化物電界効果デバイスの知られた問題である。特に第２活性層（例えばＡｌＧａＮ）の上面のような層の界面の表面状態や、誘電体の内部での変化は、散乱に影響する。表面状態は、材料の選択、異なる層の堆積パラメータ、プロセスフローの異なる段階における洗浄工程と表面処理に影響される。それらの処理は、またゲートコンタクトの逆リーク電流にも影響する。
【００３１】
ＩＩＩ族窒化物電界効果デバイスの動作を最適化するために、例えばＡｌＧａＮとＳｉＮの界面のような、第２活性層（３）とパッシベーション（４）との間の界面の最適化のために多くの努力がはらわれる。この界面における変化が、支配的な役割を果たすと考えられるからである。
【００３２】
本発明では、好ましい具体例は、第１パッシベーション層（４）に覆われたＩＩＩ族窒化物電界効果デバイスのゲートリーク電流と散乱を低減する方法に関する。この方法は、第１パッシベーション層に使用され、ＩＩＩ族窒化物電界効果デバイスを保護し、これにより、例えば酸化および／または汚染により、時間と共に第１パッシベーション層が劣化した場合でも、第１パッシベーション層は、２ＤＥＧに対して影響を持ち続ける。劣化は、例えばデバイスを空気中に保存した場合に、時間とともにパッシベーション層の表面上に、酸化物および／または汚染物が蓄積することにより発生する。この蓄積は、２ＤＥＧ層を変化させ、デバイスの動作が経時変化する。この方法は、ＳｉＮ層、または薄いＳｉＮ層、または薄いその場ＳｉＮ層により覆われたＩＩＩ族窒化物電界効果デバイスに使用される。実際、本方法は、トラッピングの影響を低減し、ＩＩＩ族窒化物電界効果デバイスの動的効果を減らす。例として、薄いその場ＳｉＮ層で覆われたＧａＮ／ＡｌＧａＮ電界効果トランジスタがある。
【００３３】
本方法は、例えばその場ＳｉＮ層（非化学量論的ＳｉｘＮｙ、または化学量論的Ｓｉ３Ｎ４）のような第１パッシベーション層上の洗浄工程に基づく。外部の第２パッシベーション層の洗浄工程は、例えばＳｉＮの上のＳｉＯ層（非化学量論的ＳｉｘＯｙ、または化学量論的ＳｉＯ２）に対して続けられる。この方法は、ゲートリーク電流と散乱に有益な影響を有する。
【００３４】
図１、２は、ＩＩＩ族窒化物電界効果デバイスの２つの異なる製造ルートを示すが、これらは例示であり、本発明はこれらに限定されない。ＩＩＩ族窒化物電界効果デバイスは、基板（１）の上に堆積される。基板は、例えば、サファイア、ＳｉＣ、Ｓｉ、またはＩＩＩ族窒化物の堆積またはＩＩＩ族窒化物デバイスの作製のための基板として使用される他の材料である。好適な基板は、また、ＧａＮ、ＡｌＮ、ＧａＡｓ、Ｇｅ、またはダイアモンドから選択される。１またはそれ以上のそれらの材料を含む基板、例えばシリコン・オン・インシュレータやＧａＮ・オン・ダイアモンドが用いられても良い。基板上に、第１活性層（２）と第２活性層（３）を堆積させても良い。第１活性層の堆積前に、核形成層を堆積させても良い。また、他の機能層が追加されても良い。活性層の例は、ＧａＮ／ＡｌＧａＮの組み合わせである。ＧａＮの堆積前に、ＧａＮ核形成層が堆積されても良い。また、他の機能層が加えられても良い。異なった層は、ＭＯＶＰＥまたは他のこの分野で知られた方法で成長される。
【００３５】
続いて、スタックが、第１パッシベーション層により覆われる。好適には、パッシベーション層は、少なくとも１つの電子供給元素と窒素を含み、例えばＳｉＮパッシベーション層または薄いその場ＳｉＮパッシベーション層（４）である。ＳｉＮは、非化学量論的ＳｉｘＮｙ、または化学量論的Ｓｉ３Ｎ４、または化学量論的Ｓｉ３Ｎ４と非化学量論的ＳｉｘＮｙの双方の組み合わせでも良い。最良の場合、このＳｉＮは、化学量論的Ｓｉ３Ｎ４である。パッシベーション層の膜厚は、例えばＳｉＮでは、１ｎｍと５０００ｎｍの間であり、好適には、２ｎｍと１０ｎｍとの間、より好適には３ｎｍと５ｎｍの間である。これは、ＥＰ１６１２８６６のＭＯＣＶＤにより、またはこの分野で知られた他の方法により行われる。
【００３６】
ＳｉＮ層は例えば、金属有機物化学気相成長（ＭＯＣＶＤ）で堆積させても良い。好適には、ＳｉＮは高品質であり、これは制限された数の欠陥を有することを意味する。好適には、ＳｉＮはその場堆積され、最良の場合、デバイスの冷却前に行われる。「その場（in-situ）」は、パッシベーション層が同じ堆積装置中で形成されることを意味し、最良の場合、冷却前に、例えば第１および第２活性層の堆積と同じ反応チャンバ中でパッシベーション層が堆積される。
【００３７】
この構造では、メサ（ＭＥＳＡ）構造は、ＧａＮまでエッチングされ、単体のデバイスを分離する。メサ構造は、デバイスの間にトレンチをエッチングすることにより形成され、これにより個々のデバイスの活性領域が分離される。メサエッチングは、プロセスの後の方で行われ、例えばソース、ドレイン、およびゲートコンタクトの形成後に行われる。完全なＧａＮ／ＡｌＧａＮ／ＳｉＮスタックはパターニングされ、またはレイヤバイレイヤでパターニングされる。層は、ウエット化学エッチングやドライエッチングのような、標準的なリソグラフィおよびマイクロ構造技術によりパターニングされる。エッチング工程は、塩素化学種を用いた反応性イオンエッチング（ＲＩＥ）装置で行われても良い。
【００３８】
続く高温アニールを用いたオーミックソースコンタクト（５）およびドレインコンタクト（６）のメタライゼーションは、ＳｉＮパッシベーション層の上で行われる。メタライゼーションは、Ｔｉ／Ａｌ／Ｍｏ／Ａｕスタックまたはこの分野で知られた他の材料で行われる。メタライゼーションは、エッチングされたメサ構造を覆うその場ＳｉＮの上で行われても良い。
【００３９】
その後、ゲートが形成され、追加の洗浄工程が行われ、追加のパッシベーション層が堆積される。
【００４０】
図１および図２は、それらの工程を用いて処理する２つの異なった方法を示すが、他の方法も本発明の範囲に含まれる。一の具体例では（図１参照）、ゲートコンタクトは、ＳｉＮ層、ソースおよびドレインの堆積後で、第２パッシベーション層の堆積前に形成される。他の具体例では（図２参照）、ゲートコンタクトは、第２パッシベーション層の堆積後に形成されても良い。
【００４１】
第２活性層（３）は、第１活性層（２）に比較して大きなバンドギャップを有し、２次元電子ガス（２ＤＥＧ）は、２つの活性層の界面またはその近傍に現れる。２ＤＥＧ層は、ゲートの下方に存在しても存在しなくても良いが、好適には２ＤＥＧ層はゲートの下にも存在する。
【００４２】
一の具体例（図１参照）では、ゲートコンタクト（７）は、例えば、ＳｉＮ層のような第１パッシベーション層（４）、ソース（５）およびドレイン（６）の堆積およびパターニング後で、第２パッシベーション層（８）の堆積前に形成される。それで、第１パッシベーション層（４）、ソース（５）、およびドレイン（６）の形成後（図１（ａ））、ゲートコンタクトが形成される（図１（ｂ））。ゲート（７）は、ＳｉＮ層の上に直接堆積される。
【００４３】
ゲートコンタクトは、例えばリフトオフ技術により形成される。これは以下のように行われる。例えばＳｉＮのような第１パッシベーション層の上で、ゲートコンタクトが形成される位置のレジスト層中に孔が形成される。続いて、それらの位置において、例えばＳｉＮのような第１パッシベーション層の下方の材料の洗浄が行われる。洗浄工程は、それらの位置において、例えばＳｉＮのような材料の除去またはエッチングを行う。これで、例えばＳｉＮのような第１パッシベーション層中に、ゲートコンタクトが形成される位置の洗浄工程により、孔が形成またはエッチングされる。好適には、短いエッチングまたは洗浄のみがレジスト層中のそれらの孔の中で行われ、下方の第１パッシベーション層の更なるエッチング、または第１パッシベーション層の非常に薄い層のみのエッチングは行わない。孔の深さは、僅か１ｎｍまたはそれ以下である。孔のエッチングは、下方の材料まで行われ、これにより孔の中に例えばＳｉＮのようなパッシベーションは残らない。しかしながら、好適な具体例では、所定の深さのパッシベーション層、例えば少なくとも１ｎｍのＳｉＮのような第１パッシベーションが孔の中に残る。続いて、ゲート材料が堆積され、金属のリフトオフプロセスでゲートが形成される。
【００４４】
代わりに、ゲート金属がドライエッチング技術またはウエット化学エッチング技術または双方の組み合わせによりパターニングされても良い。この場合、ＳｉＮの洗浄は、ゲート金属の堆積前に行われる。これは、全体のＳｉＮ層を洗浄することにより行われる。代わりに、ゲートがその上に形成されるＳｉＮの一部が洗浄されても良い。続いて、リソグラフィとドライエッチングおよび／またはウエットエッチングで、ゲートが形成される。
【００４５】
ゲートは、好適には、例えばＮｉ／ＡｕまたはＭｏ／Ａｕのような金属層または他の材料または技術的に使用された材料の組み合わせのような好適な導電層であり、例えばスパッタ堆積の手段により堆積される。
【００４６】
続いて、第２パッシベーション層（８）がＳｉＮ層の上に堆積される（図１（ｃ））。これは、例えば酸化から下方の層を保護するのに使用される。この第２パッシベーション層は、ＳｉＯ（シリコン酸化物）、ＳｉＮ（シリコン窒化物）、ＡｌＯ（アルミニウム酸化物）、ＨｆＯ（ハフニウム酸化物）、またはＴａＯ（タンタル酸化物）でも良いし、またはＳｉＯ、ＳｉＮ、ＡｌＯ、ＨｆＯ、またはＴａＯのいずれかを含んでも良いし、またはＳｉＯ、ＳｉＮ、ＡｌＯ、ＨｆＯ、またはＴａＯのいずれかを含む複数の層であっても良い。実際、パッシベーションとして使用されるいずれかの他の材料が、この第２パッシベーション層に含まれても良い。好適には、スパッタされたＳｉＯが使用され、またはプラズマエンハンスド化学気相成長（ＰＥＣＶＤ）で堆積されたＳｉＯまたはＳｉＮが使用される。第２パッシベーション層の膜厚は、１０００ｎｍと５ｎｍの間でも良く、１０ｎｍと５０００ｎｍの間でも良く、１００ｎｍと４００ｎｍの間でも良く、１５０ｎｍと２５０ｎｍの間でも良い。
【００４７】
第２パッシベーション層は、全体の構造を覆っても良い。この場合、ソース、ドレイン、およびゲートと接続するために孔が形成される。それらの孔のエッチングは、標準的なリソグラフィとエッチングにより、またはこの分野で知られた他の方法で行われる。これは、最後のパッシベーション層でも良く、または他のパッシベーション層が追加されても良い。
【００４８】
他の具体例では、第２パッシベーション層が、ソース、ドレイン、またはゲートにより覆われていないＳｉＮの領域上に配置される。実際、第２パッシベーション層は、ＳｉＮ層の覆われていない部分のみを覆い、または空気中に露出するＳｉＮ層の一部を覆う。
【００４９】
第２パッシベーション層の堆積前に、第２洗浄工程を行っても良い。これは、除去工程であってもよい。好適には、この除去工程は、第１パッシベーション層の非常に薄い層のみをエッチングする。例えばＳｉＮのような第１パッシベーション層の洗浄の直後の、第２パッシベーション層の堆積は、その場ＳｉＮのような第１パッシベーション層の再酸化を防止し、例えばＳｉＮ表面のような第１パッシベーション層の上への他の汚染物の吸着を防止する。
【００５０】
他の具体例（図２参照）では、ゲートコンタクト（７）は、第２パッシベーション層（８）の堆積後に形成される（図２（ｂ））。図１に関連するプロセスについて、第２パッシベーション層の異なる材料と膜厚が、上述のように示される。第２パッシベーション層（８）の堆積前に、例えばＳｉＮのような第１パッシベーション層の洗浄工程が行われる。例えばＳｉＮやその場ＳｉＮのような第１パッシベーション層の洗浄直後の、第２パッシベーション層の堆積は、例えばＳｉＮやその場ＳｉＮのような第１パッシベーション層の酸化を防止し、例えばＳｉＮやその場ＳｉＮの表面のような第１パッシベーション層の上への他の汚染物の吸着を防止する。
【００５１】
ゲート（７）が形成される位置に、少なくとも例えばＳｉＮのような下方の第１パッシベーション層まで、第２パッシベーション層中に孔がエッチングされる。孔は、下方の例えばＳｉＮ層のような第１パッシベーション層中までエッチングされてもよく、好適には例えばＳｉＮのような第１パッシベーション層のいくらかが孔の中に残される。この孔のエッチングは、リソグラフィおよびドライおよび／またはウエットエッチングにより行われる。
【００５２】
続いて、ゲート（７）が形成される（図２（ｃ））。ゲートの堆積前に、例えばＳｉＮのような下方の材料が洗浄されても良い。この第１洗浄工程は、いくつかの材料を除去する。好適には第１パッシベーション層のいくつかの材料が洗浄領域に残っても良い。
【００５３】
ゲートコンタクトは、リフトオフにより形成される。ゲートコンタクトが形成される位置に、レジストの孔が形成された後、孔の中の材料の洗浄またはエッチングが行われる。これにより、レジスト層中の孔のある位置の材料が除去される。好適には、第１パッシベーション層の少なくともいくらか、例えば、ＳｉＮであり第１パッシベーション層の少なくとも１ｎｍが、孔の中に残る。続いて、ゲート材料が堆積され、金属リフトオフプロセスにより、ゲートが形成される。
【００５４】
代わりに、ドライエッチング技術またはウエット化学エッチング技術または双方の組み合わせにより、ゲート金属がパターニングされても良い。この場合、ゲート金属の堆積前に、下方の材料の洗浄が行われる。続いて、ゲートが、リソグラフィおよびドライおよび／またはウエットエッチングにより形成される。
【００５５】
洗浄工程に関する以下の記載は、他の具体例とともに、図１および図２に示された双方の具体例に適用できる。
【００５６】
ゲート金属の堆積前のＳｉＮの第１洗浄工程、および第２パッシベーション層の堆積前のＳｉＮの上での第２洗浄工程は、ゲートリーク電流および散乱に対して有益な影響を有する。実際、それらの洗浄工程は、例えば汚染物および／または酸化物および／またはＳｉＮ層の一部のような材料を除去する。実際、洗浄工程は除去工程であっても良い。それゆえに、それらの洗浄工程は、除去工程として定義されても良い。除去工程は、表面洗浄工程であっても良い。第１洗浄工程が第１除去工程で、第２洗浄工程が第２除去工程であっても良い。
【００５７】
その場ＳｉＮの表面洗浄は、ゲート金属の堆積前および第２パッシベーション層の堆積前に行われる。第２パッシベーション層の堆積前の表面洗浄を行うこと無く、ゲート金属の堆積前のみに、その場ＳｉＮの表面洗浄を行っても良い。ゲート金属の堆積前の表面洗浄を行うこと無く、第２パッシベーション層の堆積前のみに、その場ＳｉＮの表面洗浄を行っても良い。すべては、散乱とゲートリーク電流に対して、肯定的な影響を有する。層の界面の表面状態と誘電体内部の電荷は、散乱に影響を与え、ゲートコンタクトの逆リーク電流に影響する。これらの表面状態は、洗浄と表面処理により影響される。表面状態の消滅が得られる。
【００５８】
第１洗浄工程が行われる第１パッシベーション層の領域または表面は、「ゲート洗浄領域」と呼ばれる。このように、ゲートは、この「ゲート洗浄領域」の少なくとも一部に堆積される。最良の場合、その上にゲートが形成される第１パッシベーション層の表面の部分は、完全に洗浄される。洗浄は、少なくともゲートの下方で行われるこれは、ゲートコンタクトが完全に「ゲート洗浄領域」内に含まれることを意味する。
【００５９】
第１洗浄工程は、ゲートコンタクトが形成される位置のみに、局所的に行われても良い。このように、「ゲート洗浄領域」は、第１パッシベーション層の表面の一部である。第１洗浄工程は、より広い領域で行われ、このため、「ゲート洗浄領域」は、その上にゲートが形成される表面より広くなる。ゲートコンタクトはこの「ゲート洗浄領域」内に形成されても良い。ゲートは、「ゲート洗浄領域」と部分的にのみ重なっても良い。第１洗浄工程は、第１パッシベーション層の完全に覆われていない部分の上に行われても良い。この場合、第１パッシベーション層の完全に覆われていない表面が、「ゲート洗浄領域」である。
【００６０】
第２洗浄工程が行われる第１パッシベーション層の上の領域は、「パッシベーション洗浄領域」と呼ばれる。第２パッシベーション層は、この「パッシベーション洗浄領域」の少なくとも一部の上に堆積される。最良の場合、その上に第２パッシベーションが形成される第１パッシベーション層の表面の部分は、完全に洗浄される。このように、洗浄は、少なくとも第２パッシベーションの下方において行われる。これは、第２パッシベーションが、「パッシベーション洗浄領域」内に完全に含まれることを意味する。
【００６１】
第２洗浄工程は、例えば第２パッシベーションが形成される位置のみに、局所的に行われても良い。このように、「パッシベーション洗浄領域」は、第１パッシベーション層の表面の一部である。第２洗浄工程は、より広い領域で行われ、このため、「パッシベーション洗浄領域」は、その上に第２パッシベーションが形成される表面より広くなる。この場合、第２パッシベーションはこの「パッシベーション洗浄領域」内に形成されても良い。第２パッシベーションは、「パッシベーション洗浄領域」と部分的にのみ重なっても良い。好適には、第２洗浄工程は、少なくとも他の材料に覆われていない第１パッシベーション層の表面部分に行われる。好適には、第２パッシベーション層は、被覆されず、第２洗浄工程で洗浄された、少なくとも第１パッシベーション層の部分を、完全に覆う。第２洗浄工程は、第１パッシベーション層の全体の上で行っても良い。この場合、第１パッシベーション層の全表面が、「パッシベーション洗浄領域」となる。
【００６２】
洗浄のために、ＳｉＯおよび／または汚染物を除去する化学溶液が使用され、これにより第１パッシベーション層は除去されないか、もしくは限られた量のみが除去された。好適には、第１パッシベーション層は除去されないか、または薄層のみが除去される。最良の場合、数ｎｍ（例えば１、２、または５ｎｍ）の第１パッシベーション層が、デバイス上に残る。ＳｉＮの場合、ＳｉＯおよび／または汚染物を、ＳｉＮのエッチング速度に比較して１０倍以上のエッチング速度で除去できる化学溶液を用いる。ＳｉＮの洗浄は、例えばＨＦ（ＢＨＦ）溶液を用いて行われる。ＢＨＦは、４０％ＮＨ４Ｆが６、４９％ＨＦが１で定義される。各時間は、約５秒から約３分まで変化し、好適には約３０秒から約２分であり、更に好適には約１分である。ＳｉＮの洗浄は、希釈したＨＦを用いて行われる。ＳｉＮのエッチング速度より１０倍以上大きいＳｉＯのエッチング速度を有する気体と同様に、気体のＨＦを用いても良い。
【００６３】
第１パッシベーション層はドライエッチングにより洗浄できる。これにより、第１パッシベーション層の薄層のみが除去できる。最良の場合、数ｎｍ（例えば１、２、または５ｎｍ）の第１パッシベーション層が、デバイス上に残る。ＳｉＮは、ＳＦ６、ＣＦ４、Ｃ４Ｆ８、Ｎ２、Ａｒ、ＮＨ３、またはそれらの組み合わせを含むドライエッチング工程により洗浄される。Ｎ２プラズマの場合、エッチング時間は、約１秒から約３００秒まで変化し、好適には約１０秒である。
【００６４】
また、ドライエッチングとウエットエッチングの組み合わせを、例えばＳｉＮのような第１パッシベーション層の洗浄に用いても良い。第１および第２洗浄工程は、ウエットエッチングまたはドライエッチング、またはウエット洗浄とドライ洗浄の組み合わせでも良い。
【００６５】
第１洗浄工程と第２洗浄工程とは異なり、これにより、ウエットおよび／またはドライ洗浄の組み合わせが使用される。例えば、第１洗浄工程はウエット洗浄工程であり、第２洗浄工程はドライ洗浄工程であっても良い。逆に、第１洗浄工程はドライ洗浄工程であり、第２洗浄工程はウエット洗浄工程であっても良い。第１洗浄工程はウエットまたはドライであり、第２洗浄工程はドライ洗浄とウエット洗浄の組み合わせであっても良い。代わりに、第１洗浄工程はドライ洗浄とウエット洗浄の組み合わせであり、第２洗浄工程はウエットまたはドライであっても良い。
【００６６】
洗浄工程は、表面上の汚染物のみを除去するものであっても良い。洗浄工程は酸化物を除去し、または表面上に吸着する酸化物の量を減らすものでも良い。実際、例えばＳｉＮ表面のような第１パッシベーション層から材料または酸化物を除去する方法が使用される。材料または酸化物を表面から除去する場合、汚染物も同時に除去される。
【００６７】
洗浄工程と堆積工程の間（ゲートと第２パッシベーションの双方）に経過する時間は、試料が保存される雰囲気に依存する。洗浄工程後に、試料が直ぐに真空チャンバに移された場合、堆積が起きるまでの時間は数日までである。例えば窒素のような非酸化雰囲気で試料が保存された場合、洗浄と堆積の間の時間も数日までである。他の雰囲気中の場合、第１洗浄工程と堆積装置／チャンバへの移動の間の時間は、好適には約５分より短く、より好適には約３分より短く、より好適には約１分より短く、更に好適には約５秒と約５分の間であり、更に好適には約５秒と約３分の間であり、更に好適には約５秒と約１分の間である。この場合ゲートおよび／または第２パッシベーション層は、同じ雰囲気、その場で、または、洗浄工程後、最大数分で堆積される。
【００６８】
例１
テスト構造は、以下のように準備した（図１参照）。２インチのサファイア基板（１）の上に、ＧａＮ核形成層が堆積され、続いて、１μｍのＧａＮバッファ層（２）、および２０ｎｍのＡｌ０．３Ｇａ０．７Ｎ層（３）が形成された。層のスタックは、３ｎｍのその場Ｓｉ３Ｎ４パッシベーション層（４）で覆われた。異なる層はＭＯＶＰＥにより成長した。メサ構造は、単体のデバイスを分離するため、ＧａＮまでエッチングした。完全なＧａＮ／ＡｌＧａＮ／Ｓｉ３Ｎ４スタックがエッチングされた。エッチング工程は、塩素化学種を用いたＩＣＰ−ＲＩＥ（誘導結合プラズマ−反応性イオンエッチング）装置で行われた。
【００６９】
続いて、オーミックソースコンタクト（５）とドレインコンタクト（６）のＴｉ／Ａｌ／Ｍｏ／Ａｕメタライゼーションと、続く高温アニールが行われた。メタライゼーションはエッチングされたメサ構造を覆うその場Ｓｉ３Ｎ４の上で行われた。続いて、レジストが堆積され、レジストのゲートコンタクト（７）の位置に、孔が形成された。孔の中では、ウエット洗浄工程で、最大１ｎｍのＳｉ３Ｎ４が除去された。このウエット洗浄工程は、２分間行われた。１２分間、約０．３ｎｍ／分のエッチング速度で、Ｓｉ３Ｎ４層全体がエッチングされ、全面Ｓｉ３Ｎ４層から、３．５ｎｍのＳｉ３Ｎ４が除去された。ここから、ウエット洗浄中に、１ｎｍより少ないＳｉ３Ｎ４が除去され、好ましくは最大０．６ｎｍのＳｉ３Ｎ４が除去されることが分かった。このように、孔の中にはいくらかのＳｉ３Ｎ４が残っていた。ゲート（７）は、スパッタ堆積の手段で堆積された、Ｎｉ／Ａｕを用いる金属のリフトオフプロセスにより形成された。ソース、ドレイン、およびゲートの形成後に、他の第２パッシベーション層（８）が下方の層を保護するために追加され、第２パッシベーション層の中にはソース、ドレイン、およびゲートへのコンタクト領域が形成された。第２のパッシベーション層（８）には、厚さが２００ｎｍのスパッタされたＳｉＯ２が使用された。
【００７０】
洗浄工程が含まれた。洗浄は、バッファードＨＦ（ＢＨＦ）溶液を用いて行われ、続いて水によりリンスされる。ＢＨＦは、４０％ＮＨ４Ｆが６、４９％ＨＦが１で定義される。第１洗浄工程は、ゲート金属の堆積の直前で、リソグラフィ工程後に含まれる。第２洗浄工程は、第２または最後のパッシベーション誘電体の堆積前に行われた。ゲートリーク電流と散乱に対する洗浄工程の影響が調査された。
【００７１】
ＩＩＩ族窒化物電界効果デバイスまたはＨＥＭＴのＤＣ特性が、パラメータアナライザユニットにより測定された。パルス測定が、専用のセットアップで行われた。パルス測定の概略は図３に示される。ゲート電圧およびドレイン電圧が、共にパルスとなった、ソースとドレインの間の電流Ｉｄｓの測定は、図３に「Ｍ」で示されるそれらのパルス中に行われた。静止バイアスは、それぞれのパルス前に最初の負荷としてトランジスタに加えられる電圧として定義される。ゲート電圧は、２つの異なる静止したバイアスポイント、即ち、−８Ｖと０Ｖから、つまり−８Ｖから２Ｖ（-8V to 2V）、または０Ｖから２Ｖとスイッチされた。ドレイン電圧は、２つの異なる静止バイアスポイント（０Ｖ、１５Ｖ）から変化した。０Ｖから始まり、ドレイン電圧パルスは、引き続き、１Ｖずつ１５Ｖまで次第に増加した。ドレイン電流は、上述のパルスの関数として記録された。測定中、ソースはグラウンドに保たれた。参照として、ゲート静止バイアス（ＶｇＱ）およびドレイン静止バイアス（ＶｄｓＱ）が０Ｖ、オープンゲート条件（Ｖｇ）が２Ｖのパルス電流（Ｉｒｅｆ）が、全ての測定について記録された。異なる測定が、図３に示される。全ての測定において、ソースはグラウンド（０Ｖ）に保たれた。
【００７２】
参照の測定は、図３Ａに示す。ドレイン電圧の、ソース−ドレイン電流Ｉｄｓへの影響は、ソースをグラウンド（０Ｖ）に保持して測定された。ゲート電圧２Ｖにおいて、ソースとドレインの間に流れる電流は、ドレイン電圧を０Ｖまで減少することにより、定期的に遮断した。その理由は以下の通りである。即ち、電流Ｉｄｓがソースとドレインの間で連続して流れる場合、チャネルが加熱され、動作中のＩｄｓが低下する。ドレインへの電圧は、１Ｖずつ、１５Ｖまで上げられ、それぞれのステップでソース−ドレイン電流Ｉｄｓが記録された。ドレインに与えられる電圧は、それぞれのステップにおいて、１μｓの間だけ与えられ、それらのパルス測定の間において、ドレインへの電圧は、１ｍｓの間、０Ｖまで減少する。
【００７３】
ゲート遅延測定は、図３Ｂに示される。ゲート遅延測定は、ゲート静止バイアス−８Ｖと、ドレイン静止バイアス０Ｖで行われた。続いて、ドレイン電圧が１Ｖずつ、０Ｖから１５Ｖまで上げられ（即ち、０Ｖから０Ｖ、０Ｖから１Ｖ、０Ｖから２Ｖ、・・・）、ゲート電圧は、−８Ｖと２Ｖの間でスイッチされた。−８Ｖのゲート電圧において、ドレイン電圧は０Ｖであった。このステップは１ｍ秒（１ｍｓ）かかった。それらの時間フレームの間、ソースとドレインの間には、電流Ｉｄｓは流れなかった。実際のパルス測定の間、ゲート電圧は１μ秒（１μｓ）の間に２Ｖまで増加し、電流Ｉｄｓは、ソースとドレインの間に流れなかった。これらのポイントにおいて、正のドレイン電圧は、１Ｖずつ、１５Ｖまで増加した。それぞれのステップにおいて、ソースードレイン電流Ｉｄｓが記録された。
【００７４】
ドレイン遅延測定が、図３Ｃに示される。ドレイン遅延測定は、ゲート静止バイアス−８Ｖと、ドレイン静止バイアスが２０Ｖに保持されて行われた。続いて、ゲート電圧は、−８Ｖと２Ｖの間でスイッチされ、ドレイン電圧は、１Ｖずつ増加した（即ち、２０Ｖから０Ｖ、２０Ｖから１Ｖ、２０Ｖから２Ｖ、・・・）。ゲート電圧が−８Ｖにおいて、ドレイン電圧は２０Ｖであった。それらの時間フレームの間、ソースとドレインの間には、電流Ｉｄｓは流れなかった。１μｓの間でゲート電圧が２Ｖまで増加し、電流Ｉｄｓは、ソースとドレインの間に流れた。これらの点において、正のドレイン電圧は、１Ｖずつ増加した。それぞれのステップで、ソース−ドレイン電流Ｉｄｓが記録された。
【００７５】
分散およびゲートリーク電流は、金属やパッシベーション層の堆積前に、表面洗浄工程を用いて行った。ゲートリーク電流は、ゲートに−８Ｖを印加した場合に、ゲートと０Ｖのソースと１０Ｖのドレインとの間に流れる電流である。ゲート分散は、ゲート遅延測定中の電流（図３Ｂ）と参照実験で流れる電流（図３Ａ）との間の違いである。ドレイン分散は、ドレイン遅延測定中の電流（図３Ｃ）と参照実験で流れる電流（図３Ａ）との間の違いである。
【００７６】
ばらつきを避けるために、同じＭＯＶＰＥ成長のウエハをすべての実験に使用した。
【００７７】
ａ．その場シリコン窒化物表面洗浄の影響
すべての試料について、ゲートとパッシベーションの堆積前に洗浄工程を行った。洗浄は、希釈しないバッファード弗化水素酸（ＢＨＦ）ウエットエッチング溶液を用いて２分間行い、続いてウエハをリンスした。ＢＨＦは、４０％ＮＨ４Ｆが６、４９％ＨＦが１で定義される。参照試料は、洗浄工程なしで処理された。
【００７８】
ゲートおよびドレインの遅延は、洗浄処理とパッシベーションの後に測定した。
【００７９】
ゲート散乱は、ゲート遅延測定を参照と比較した場合に、ドレイン電圧１５Ｖにおける電流が減少する値として定義される。ドレイン散乱は、ドレイン遅延測定を参照と比較した場合に、ドレイン電圧１５Ｖにおける電流が減少する値として定義される。このように、ゲート散乱（％）は、（１−Ｉｇａｔｅ ｌａｇ／Ｉｒｅｆ）＊１００で定義され、ドレイン散乱は、（１−Ｉｄｒａｉｎ ｌａｇ／Ｉｒｅｆ）＊１００で定義される。
【００８０】
図４において、洗浄されたトランジスタのパルス測定が示される。ＤＣ測定は、クロス（＋）で表わされる。ゲート遅延測定は黒い三角（▲）で表わされる。白い四角（□）と黒い四角（■）は、それぞれ静止ドレインバイアス１０Ｖ、２０Ｖにおけるドレイン遅延を示す。それらは、ゲートは０Ｖから２Ｖにパルスされ、ドレインは静止バイアス（０Ｖ）を有さない、白い三角（△）と比較されるべきである。
【００８１】
トランジスタは、低い散乱レベルを示す。トランジスタは、低いゲート散乱（参照としての白い三角と比較した黒い三角のカーブ）および同じくドレイン散乱（参照としての白い三角と比較した四角のカーブ）を示す。
【００８２】
図５〜８の白の三角（△）は、ゲートおよびドレインで０Ｖの静止バイアスに対するパルス電流の挙動を示す。このカーブは、参照として示される。図５、６において、黒い三角（▲）のカーブはゲート遅延を示し、図７、８において、白い四角（□）はドレイン遅延を示す。
【００８３】
ゲートおよびパッシベーションの堆積前に洗浄を行わない試料（図５の、ゲート散乱の黒い三角と、参照としての白い三角を参照）と、ゲートおよびパッシベーションの堆積前に洗浄を行う試料（図６の、ゲート散乱の黒い三角と、参照としての白い三角を参照）とは、少し異なったゲート分散、即ちそれぞれ１％および０％のゲート散乱を示す。これは、ゲート遅延の測定に対して、洗浄は影響しないことを意味する。実際、洗浄の無い場合でも、ゲート遅延測定は良好である。
【００８４】
１５％から洗浄工程の無い試料について、ドレイン散乱に対して電流の挙動が変化する（図７の、ドレイン散乱の白い四角と、参照としての白い三角を参照）。これは、洗浄した試料について、３％まで減少する（図８の、ドレイン散乱の白い四角と、参照としての白い三角を参照）。これは、洗浄工程がドレイン遅延に有利な影響を有することを示す。
【００８５】
図９は、洗浄手続を行わない、または異なる時間（３０秒、１分、２分）洗浄した、任意に選択されたデバイスのドレイン分散を示す。トランジスタの非洗浄試料のドレイン分散は、３０％〜５０％である。トランジスタの洗浄試料のドレイン分散は、しばしば１０％より低くなる。洗浄後に改良された分散は、表面からの酸化物と汚染物の除去により説明できる。
【００８６】
ｂ．ゲートリーク電流の減少
ゲート金属とスパッタされたシリコン酸化物である第２パッシベーション層の堆積前における洗浄手続を用いることにより、ゲートリーク電流を低減できる。これは、洗浄および非洗浄のデバイスの逆ゲートダイオード電流を示す図１０において明らかである。洗浄されたデバイスでは、第２パッシベーション層の堆積前の洗浄とともに、ゲートの下方の洗浄も行われた。双方の場合のパッシベーションは、２００μｍのスパッタＳｉＯ２である。洗浄されたデバイスに対して、４桁の大きさのリーク電流の減少が、ゲート幅１００μｍのデバイスに対して、−１Ｖにおいて、２．１０−５Ａから２．１０−１０Ａで見られた。特徴として、２〜３桁のリーク電流の減少が測定された。
【００８７】
ｃ．物理的説明
散乱の効果は、その場シリコン窒化物（ＳｉＮ）と第２パッシベーション層（ＳｉＯ）との間の界面により影響される。ＸＰＳ測定は、非洗浄試料のその場Ｓｉ３Ｎ４の上にＳｉＯｘが存在することを示した。非洗浄の参照試料では、０．４７ｎｍのＳｉＯｘが見られた。酸化物の量は、希釈しないバッファードＨＦ中でのエッチングにより低減できた。３０秒のエッチング時間は、（ＸＰＳで測定される）空気中の輸送中の吸着により発生する程度にまで酸化物を除去するのに十分である。その場Ｓｉ３Ｎ４の膜厚は、参照として測定され、成長パラメータとよく一致する。ＸＰＳ測定は、Ｓｉ３Ｎ４の上の酸化物がこの方法により除去できることを示した。
【００８８】
酸化表面状態は、散乱とゲートリーク電流の影響に関与するかもしれない。ゲート堆積前および第２パッシベーション層の堆積前にシリコン窒化物を洗浄することにより、表面状態を消滅させることができる。散乱とゲートリーク電流を最小にするために、その場Ｓｉ３Ｎ４の表面洗浄と、それに続く第２パッシベーション層、好適には（ピンホールの数の少ない）高品質誘電体パッシベーションの表面の洗浄が行われる。シリコン窒化物の洗浄直後の、第２パッシベーション層の堆積は、その場Ｓｉ３Ｎ４の再酸化を防止する。
【００８９】
例２
他の実験では、ＩＩＩ族窒化物電界効果デバイスまたはＨＥＭＴが、ゲートと第１パッシベーション層の形成まで、標準的な方法で処理される。これは以下の通りである。第１（ＧａＮ）と第２（ＡｌＧａＮ）活性層が堆積され、続いて第１パッシベーション層、即ちＳｉ３Ｎ４が堆積される。続いて、ＩＣＰ（誘電結合プラズマ）エッチングを用いてメサが形成され、次にＴｉ／Ａｌ／Ｍｏ／Ａｕのオーミックコンタクトが、リフトオフプロセスでＳｉ３Ｎ４の上に形成され、ＲＴＡ工程を用いてＳｉＮとともにアロイされ、最後にウエハ上に相互接続とコンタクトパッドメタライゼーションが形成される。
【００９０】
次に、実際の洗浄工程が行われる。標準のリソグラフィを用いて、ゲート領域が形成される。Ｍｏ／Ａｕを用いたメタライゼーションの前に、二重の洗浄が行われる。第１に、試料が短い期間（１分）ＢＨＦに浸漬され、Ｈ２でリンスされる。直後に、試料は真空環境のメタライゼーションスパッタツールに入れられる。ツールの第１チャンバでは、試料は、２０Ｗの窒素プラズマに、３０秒間晒される。続いて、大気中に晒すことなく第２チャンバに移され、金属のスパッタが行われる。窒素プラズマとメタライゼーション開始の間の時間は、１分より短い。最後に試料が取り出され、リフトオフ工程で余分な金属を除去する。
【００９１】
続いて、第２パッシベーション層（２００ｎｍＳｉＯ２）が堆積される。この第２パッシベーション層の前に、同じ洗浄手続きが行われる。最初に、試料は１分間ＢＨＦに浸漬され、その後水でリンスされる。次に、試料は堆積ツールに入れられ、第１チャンバでは窒素プラズマが使用され、第２チャンバでは２００ｎｍＳｉＯ２パッシベーションが堆積される。窒素プラズマとＳｉＯ２堆積開始の間の時間は、１分より短い。その後、パッシベーションがエッチングされ、コンタクトパッドのアクセスができるように開口する。
【００９２】
これらの試料は、図３に表されるようなプラズマ測定を用いて特徴付けられ、バルク中またはデバイスの表面のトラップの存在が査定される。これらの測定では、トランジスタはゲートが所定のバイアス条件に保たれ、トラッピング状態を電化／非電化する。次に、ゲートにＶｇ電圧、ソースとドレインの間にＶｄｓ電圧を与える短いパルスを用いて、デバイスの特徴が測定される。ソースとドレインの間の電流Ｉｄｓは、ソースとドレインの間の電圧Ｖｓｓの関数として測定される。ゲートのバイアス条件を注意深く選択し、この結果、デバイスの電場散乱は、どのトラップが活性化されるかを選択できるようになる。
【００９３】
測定された特徴を比較することで、デバイス動作に対するトラップの影響および存在を学ぶことができる。図１１では、参照条件（Ｖｇ＝０Ｖ、Ｖｄｓ＝０Ｖ、トラップの活性化無し、黒丸（●））が、表面状態に特に敏感な条件（Ｖｇ＝−８Ｖ、Ｖｄｓ＝０Ｖ、白丸（○））と比較される。２つのカーブがマッチするという事実は、表面は完全にパッシベートされ、一方のその場Ｓｉ３Ｎ４と他方のゲートおよびパッシベーションの間の界面は、トラップ状態が無いことを意味する。
【００９４】
【表１】
2010510680.tif 000003
ＸＰＳ測定結果
【図１（ａ）】
2010510680.tif 000004
【図１（ｂ）】
2010510680.tif 000005
【図１（ｃ）】
2010510680.tif 000006
【図２（ａ）】
2010510680.tif 000007
【図２（ｂ）】
2010510680.tif 000008
【図２（ｃ）】
2010510680.tif 000009
【図３Ａ】
2010510680.tif 000010
【図３Ｂ】
2010510680.tif 000011
【図３Ｃ】
2010510680.tif 000012
【図４】
2010510680.tif 000013
【図５】
2010510680.tif 000014
【図６】
2010510680.tif 000015
【図７】
2010510680.tif 000016
【図８】
2010510680.tif 000017
【図９】
2010510680.tif 000018
【図１０】
2010510680.tif 000019
【図１１】
2010510680.tif 000020
【国際調査報告】
2010510680.tif 000021
2010510680.tif 000022
2010510680.tif 000023