(57)【要約】  ソフトプログラミングプリチャージ電圧は、不揮発性メモリ装置のソフトプログラミング動作中にブースト制御を行う。プリチャージ電圧は、メモリセルのブロックのワードラインに印加され、ソフトプログラムを禁止されるべきＮＡＮＤストリングのチャネル領域のプリチャージを可能にする。禁止ＮＡＮＤストリングのチャネル領域におけるブーストのレベルは、プリチャージ電圧及びソフトプログラミング電圧によって管理される。プリチャージ電圧を制御することで、より信頼性が高く一様なチャネルブーストを達成できるようになる。一実施形態では、チャネルのブーストされた電位の上昇を低減または除去するために、ソフトプログラミング電圧の印加と印加の間にプリチャージ電圧が増加する。一実施形態では、プリチャージ電圧レベル（１又は複数）のソフトプログラミングは、製造工程の一部として実行される試験中に決定される。
2010510616.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリの動作方法であって、
選択されていないワードラインに読み出しパス電圧を印加している間に、１又は複数の読み出し基準電圧を使用して、選択されたワードラインに接続された１又は複数の記憶素子を読み出すことによって、１セットのワードラインに接続されている不揮発性記憶素子からデータを読み出すステップと、
前記１セットのワードラインに接続された第１グループの不揮発性記憶素子をソフトプログラミングするために、前記１セットのワードラインに１又は複数のプログラミング電圧パルスを印加するステップを備えており、
前記１又は複数のプログラミング電圧パルスを印加するステップが、前記１セットのワードラインに第１電圧を印加し、次に、より高い第２電圧を印加するステップを有しており、前記第１電圧が前記パス電圧とは異なることを特徴とする方法。
【請求項２】
前記１又は複数のプログラミング電圧パルスを印加するステップが、
第１プログラミング電圧パルスの前記第１電圧を第１電圧レベルにて印加し、前記第１プログラミング電圧パルスの前記第２電圧を第２電圧レベルにて印加することによって、前記第１プログラミング電圧パルスを印加するステップと、
第２プログラミング電圧パルスの前記第１電圧を第３レベルにて印加し、前記第２プログラミング電圧パルスの前記第２電圧を第４レベルにて印加することによって、前記第２プログラミング電圧パルスを印加するステップを備えており、
前記第３レベルは前記第１レベルよりも高く、前記第４レベルは前記第２レベルよりも高いことを特徴とする請求項１に記載の方法。
【請求項３】
前記第２プログラミング電圧パルスが、前記第１プログラミング電圧パルスの後に印加され、
前記第１プログラミング電圧パルスの印加後、及び、前記第２プログランミング電圧パルスの印加前に、第３プログラミング電圧パルスを印加するステップをさらに備えており、
前記第３プログラミング電圧パルスの前記第１電圧が、前記第１電圧レベルで印加されることを特徴とする請求項２に記載の方法。
【請求項４】
前記第１電圧レベルと前記第２電圧レベルとの差が、前記第３電圧レベルと前記第４電圧レベルとの差とほぼ等しいことを特徴とする請求項２に記載の方法。
【請求項５】
前記１又は複数のプログラミング電圧パルスを印加するステップが、
第１プログラミング電圧パルスの前記第１電圧を第１電圧レベルにて印加し、前記第１プログラミング電圧パルスの前記第２電圧を第２電圧レベルにて印加することによって、前記第１プログラミング電圧パルスを印加するステップと、
第２プログラミング電圧パルスの前記第１電圧を前記第１レベルにて印加し、前記第２プログラミング電圧パルスの前記第２電圧を第３レベルにて印加することによって、前記第２プログラミング電圧パルスを印加するステップを備えており、
前記第３レベルは前記第２レベルよりも高いことを特徴とする請求項１に記載の方法。
【請求項６】
前記第２電圧を前記１セットのワードラインに印加している間に、前記１セットのワードラインに接続されている第２グループの不揮発性記憶素子のビットラインに禁止電圧を印加することによって、前記第２グループのソフトプログラミングを禁止するステップと、
前記禁止電圧を印加している間に、前記１セットのワードラインに前記第１電圧を印加することによって、前記第２グループの不揮発性記憶素子のチャネル領域をプリチャージするステップと、
前記禁止電圧を印加している間に、前記１セットのワードラインに前記第２電圧を印加することによって、前記第２グループの不揮発性記憶素子の前記チャネル領域をブーストするステップ、
をさらに備えていることを特徴とする請求項１に記載の方法。
【請求項７】
前記１又は複数のプログラミング電圧パルスを印加するステップが、
第１プログラミング電圧パルスを印加するステップであって、前記第２電圧を第１レベルにおける印加を含むステップと、
第２プログラミング電圧パルスを印加するステップであって、前記第２電圧を第２レベルにおける印加を含むステップを備えており、
前記チャネル領域をブーストするステップが、前記第１プログラミング電圧パルスを印加している間に、前記チャネル領域を第１の量だけブーストするステップと、前記第２プログラミング電圧パルスを印加している間に、前記チャネル領域を第２の量だけブーストするステップを備えていることを特徴とする請求項６に記載の方法。
【請求項８】
前記１又は複数のプログラミング電圧パルスを印加するステップが、前記１セットのワードラインに接続されている前記不揮発性記憶素子を消去する要求に応答して実行されることを特徴とする請求項１に記載の方法。
【請求項９】
前記１セットのワードラインが、不揮発性記憶素子のブロックに接続されており、
前記第１グループの不揮発性記憶素子が、前記ブロックの第１ＮＡＮＤストリングであり、
前記ブロックが、前記１又は複数のプログラミング電圧パルスを印加している間にソフトプログラミングを禁止される第２ＮＡＮＤストリングを備えていることを特徴とする請求項１に記載の方法。
【請求項１０】
前記１セットのワードラインに接続された前記不揮発性記憶素子が、マルチ状態フラッシュメモリセルであることを特徴とする請求項１に記載の方法。
【請求項１１】
不揮発性メモリシステムであって、
１セットのワードラインと、
前記１セットのワードラインと通信する第１グループの不揮発性記憶素子と、
前記１セットのワードラインと通信する第２グループの不揮発性記憶素子と、
前記１セットのワードライン、前記第１及び第２グループの記憶素子と通信する管理回路を備えており、
前記管理回路は、前記第２グループのソフトプログラミングを禁止しながら、前記第１グループをソフトプログラミングするために、前記１セットのワードラインに複数のプログラミング電圧パルスを印加し、前記第２グループに禁止電圧を印加し、
前記管理回路は、前記１セットのワードラインにプリチャージ電圧を印加し、その後、より高いソフトプログラミング電圧を印加することによって、各プログラミング電圧パルスを印加し、
前記プリチャージ電圧は、前記プログラミング電圧パルスのうちの少なくとも２つについて、異なるレベルで印加されることを特徴とする不揮発性メモリシステム。
【請求項１２】
前記複数のプログラミング電圧パルスが、第１プログラミング電圧パルスと第２プログラミング電圧パルスを備えており、
前記管理回路は、前記第１プログラミング電圧パルスの前記プリチャージ電圧を第１電圧レベルにて印加し、前記第１プログラミング電圧パルスの前記ソフトプログラミング電圧を第２電圧レベルにて印加し、
前記管理回路は、前記第２プログラミング電圧パルスの前記プリチャージ電圧を第３レベルにて印加し、前記第２プログラミング電圧パルスの前記ソフトプログラミング電圧を第４レベルにて印加し、
前記第３レベルは前記第１レベルよりも高く、前記第４レベルは前記第２レベルよりも高いことを特徴とする請求項１１に記載の不揮発性メモリシステム。
【請求項１３】
前記第１電圧レベルと前記第２電圧レベルとの差が、前記第３電圧レベルと前記第４電圧レベルとの差と実質的に異なることを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１４】
前記第１グループが第１ＮＡＮＤストリングであり、
前記第２グループが第２ＮＡＮＤストリングであり、
前記管理回路は、前記ソフトプログラミング電圧を印加しながら前記第２ＮＡＮＤストリングのビットラインに禁止電圧を印加することによって、前記第２ＮＡＮＤストリングのソフトプログラミングを禁止することを特徴とする請求項１１に記載の不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、不揮発性メモリ技術に関するものである。
【背景技術】
【０００２】
半導体メモリ装置は、様々な電子装置に使用されることが一般的になっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び、その他の装置に使用されている。最も普及している不揮発性半導体メモリは、フラッシュＥＥＰＲＯＭを含む電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）と電気的プログラミング可能型読取専用メモリ（ＥＰＲＯＭ）である。
【０００３】
フラッシュメモリシステムの一例は、２つの選択ゲートの間で直列配置された複数のトランジスタを内蔵したＮＡＮＤ構造を使用する。直列したトランジスタと選択ゲートはＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリング３０を示す平面図である。図２はその等価回路である。図１、図２に示すＮＡＮＤストリングは、第１選択ゲート１２と第２選択ゲート２２の間で直列配置された４つのトランジスタ１０、１２、１４、１６を有する。選択ゲート１２はＮＡＮＤストリングをビットライン２６に接続する。選択ゲート２２はＮＡＮＤストリングをソースライン２８に接続する。選択ゲート１２は、選択ラインＳＧＤを介して制御ゲート２０ＣＧに適切な電圧が印加されることで制御される。選択ゲート２２は、選択ラインＳＧＳを介して制御ゲート２２ＣＧに適切な電圧が印加されることで制御される。各トランジスタ１０、１２、１４、１６は、メモリセルのゲート素子を形成する制御ゲートとフローティングゲートを有している。例えば、トランジスタ１０は制御ゲート１０ＣＧとフローティングゲート１０ＦＧを有している。トランジスタ１２は制御ゲート１２ＣＧとフローティングゲート１２ＦＧを有している。トランジスタ１４は制御ゲート１４ＣＧとフローティングゲート１４ＦＧを有している。トランジスタ１６は制御ゲート１６ＣＧとフローティングゲート１６ＦＧを有している。制御ゲート１０ＣＧはワードラインＷＬ３に接続し、制御ゲート１２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１６ＣＧはワードラインＷＬ０に接続されている。フラッシュＥＥＰＲＯＭシステムのうちの有用な別タイプのメモリセルは、伝導性フローティングゲートの代わりに非伝導性誘電材料を用いて、不揮発的に電荷を記憶する。
【０００４】
図１、図２はＮＡＮＤストリング内の４つのメモリセルを示すが、この４つのトランジスタの使用は単に一例として提供されたものであることに留意する。ＮＡＮＤストリングが有するメモリセルの数は４つ未満であっても、４つより多くてもよい。例えば、ＮＡＮＤストリングによっては、８、１６、３２、その他の個数のメモリセルを有している。ここでの説明は、ＮＡＮＤストリング内のメモリセル数を限定するものではない。ＮＡＮＤ型フラッシュメモリ及びそれら動作の関連する例が、以下の米国特許／特許出願から得ることができる。米国特許第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第５，３８６，４２２号、第６，４５６，５２８号、米国特許出願番号第０９／８９３，２７７号（公報第ＵＳ２００３／０００２３４８号）。これら出願の全体は本願明細書に組み込まれる。複数の実施形態では、ＮＡＮＤフラッシュメモリに加えて、別タイプの不揮発性メモリを使用することができる。
【０００５】
ＮＡＮＤ構造を使用した一般的なフラッシュメモリシステムのアーキテクチャは、複数のＮＡＮＤストリングを有している。例えば、図３は、より多くのＮＡＮＤストリングを有するメモリアレイのうちの３つのＮＡＮＤストリング４０、４２、４４を示している。図３の各ＮＡＮＤストリングは、２つの選択トランジスタまたはゲートと４つのメモリセルを有している。例えば、ＮＡＮＤストリング４０は、選択トランジスタ５０、６０と、メモリセル５２、５４、５６、５８を有する。ＮＡＮＤストリング４２は選択トランジスタ７０、８０と、メモリセル７２、７４、７６、７８を有する。各ストリングは、選択トランジスタ６０、８０等によってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートの制御に使用される。いくつかのＮＡＮＤストリングは、選択ラインＳＧＤによって制御される選択トランジスタ５０、７０等によって、各ビットラインに接続されている。別の実施形態では、選択ラインは必ずしも共通化されている必要はない。ワードラインＷＬ３は、メモリセル５２、７２の制御ゲートに接続されている。ワードラインＷＬ２は、メモリセル５４、７４の制御ゲートに接続されている。ワードラインＷＬ１は、メモリセル５６、７６の制御ゲートに接続されている。ワードラインＷＬ０は、メモリセル５８、７８の制御ゲートに接続されている。図に示すように、ビットラインと各ＮＡＮＤストリングはメモリセルアレイの列群を備えている。ワードラインはアレイの行群を備えている。各ワードラインは、この行群内の各メモリセルの制御ゲートに接続されている。例えば、ワードラインＷＬ２はメモリセル５４、７４、９４の制御ゲートに接続されている。多くの実装形態において、ワードラインは、行内の各メモリセルの制御ゲートを形成している。
【０００６】
図４は、図１〜図３に示すような、例示のＮＡＮＤストリングのアレイ１００を示す。ビットライン２６は、各列に沿って、ＮＡＮＤストリングのビットライン選択ゲートのドレイン端子と接続されている。各行に沿って、ソースライン２８は、ＮＡＮＤストリングのソースライン選択ゲートの全てのソース端子に接続することができる。
【０００７】
メモリセルのアレイ１００は、多数のメモリセルのブロックに分割されている。フラッシュＥＥＰＲＯＭシステムにおいて一般的であるように、ブロックは消去の単位であり、消去ブロックまたは物理ブロックと呼ばれる。各ブロックは、消去される最小数のメモリセルを含むことができるが、複数のブロックを同時に消去することもできる。いくつかの実装形態においては、より少数のセルユニットを同時に消去することができる。図４では、ブロックは、ワードラインＷＬ０〜ＷＬ３の共通のセットに接続されたセルを含む。例えば、ブロック９０は、ＮＡＮＤストリング４０、４２、及び、ワードラインＷＬ０−ＷＬ３に接続されたストリング３０を含む。
【０００８】
ＥＥＰＲＯＭ又はフラッシュメモリ装置をプログラミングする場合、一般的に、制御ゲートにプログラム電圧が印加され、ビットラインが接地される。チャネルからの電子がフローティングゲートに注入される。フローティングゲート内に電子が蓄積すると、フローティングゲートが負に帯電し、メモリセルの閾値電圧が上昇することで、メモリセルがプログラム状態となる。セルのフローティングゲート電荷及び閾値電圧は、記憶されているデータ（アナログ又はデジタル）に関連する特定の状態を表す。プログラミングに関する更なる情報は、２００３年３月５日に出願の米国特許出願第１０／３７９，６０８号、「Self Boosting Technique」；２００３年７月２９日に出願の米国特許出願第１０／６２９，０６８号、「Detecting Over Programmed Memory」に開示されている。上記の両出願の全体は本願明細書中に組み込まれる。
【０００９】
ＮＡＮＤ型フラッシュメモリのメモリセルを消去するために、電子は、各メモリセルのフローティングゲートからウェル領域及び基板へ移される。一般に、電子を各メモリセルのフローティングゲートから離しウェル領域に引き寄せるために、１つ以上の高圧消去パルスがウェル領域に印加される。各メモリセルのワードラインは接地されるか、又は０Ｖの電圧の供給を受ける。これにより、電子を引き付けるための高電位がトンネル酸化膜領域にかけて生成される。消去電圧パルスの印加後にＮＡＮＤストリングの各メモリセルが消去されなかった場合には、全てのメモリセルが消去されるまでパルスのサイズを増加して、ＮＡＮＤストリングに再度印加する。
【００１０】
消去動作中に、個々のメモリセルについて、異なる速度及び異なる閾値電圧レベルで消去を行うことが一般的である。例えば、装置の寸法、間隔、及び／又は、材料の組成における若干の違いによって、メモリセルのブロック又はストリング内にある個々のメモリセルの動作がその影響を受けてしまう。その結果、いくつかのメモリセルでは、消去電圧に晒された際に、他のメモリセルと比較して閾値電圧の増加または減少のシフトが生じることになる。さらに、ＮＡＮＤストリングのようなメモリセルのグループ群が、しばしば消去状態または条件について同時に検証される。ストリングの何れかのメモリセルが検証動作の検出時に消去されていない場合には、追加の消去電圧パルスの印加中に、そのＮＡＮＤストリング全体が消去可能になる。これによって、セルの消去が高速化し、消去が必要以上に過度に行われるという事態が起こる。こうした要因によって、消去されたセルのグループの閾値電圧の範囲または分布が拡大する。
【００１１】
一般にソフトプログラミングと呼ばれる技術が、消去動作中に１又は複数のメモリセルの閾値電圧を調整するために使用されている。ソフトプログラミングは、１グループのメモリセルについての消去後の閾値電圧の分布を縮小又は狭小化することができる。一般に、ソフトプログラミングは、１又は複数のメモリセルの閾値電圧を消去中に使用される検証レベルに近付けるようにシフトを試みる。ソフトプログラミングでは、１又は複数のメモリセルに、比較的低いプログラム電圧（実際のプログラミングに使用されるものよりも低い）を印加する。一般的には、プログラム電圧は、一連のパルスとして印加され、印加毎に上昇する。消去動作と同様に、ソフトプログラミングは、通常、メモリセルブロックの各ワードラインにソフトプログラミング電圧パルスを印加することにより、ブロックレベルで実施される。例えば、ブロック９０の各セルをソフトプログラムするために、ブロック９０のワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３にソフトプログラミング電圧パルスを印加することができる。１又は複数のソフトプログラミングパルスを印加した後に、個々のＮＡＮＤストリングが、ソフトプログラムされた条件について検証される。ＮＡＮＤストリングがソフトプログラムされたと判定されたら、次のプログラミング電圧の印加中にそのＮＡＮＤストリングに対するそれ以上のソフトプログラミングを禁止して、共通のワードラインのセットを共用している他のＮＡＮＤストリングのソフトプログラミングを継続する必要がある。例えば、ＮＡＮＤストリング４２のメモリセル７２、７４、７６、７８のソフトプログラミングを禁止する一方で、ＮＡＮＤストリング４０のソフトプログラムメモリセル５２、５４、５６、５８にソフトプログラミングパルスを印加し続ける必要がある。
【００１２】
従来、ソフトプログラミングは、特定のＮＡＮＤストリングについて、このストリングへのビットライン電圧を上昇させることで禁止されていた。ビットライン電圧を上昇させた後に、ドレイン選択ゲートをターンオフすることで、ＮＡＮＤストリングがビットラインから電気的に切断される。ＮＡＮＤストリングがビットラインから電気的に断絶されるので、ワードラインに印加されたソフトプログラミング電圧が、禁止ＮＡＮＤストリングのチャネル領域を、容量電荷結合のために正電圧レベルにブーストさせる。ＮＡＮＤストリングの正電圧レベルによって、電子をメモリセルのフローティングゲート領域に注入するために必要な大きな電圧電位が除去されることで、ソフトプログラミングが禁止される。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＮＡＮＤストリング内のブーストが、ソフトプログラミングを禁止するのに不十分であると、ストリングのメモリセルが誤ってソフトプログラムされてしまうことがある。例えば、ＮＡＮＤストリング４２のソフトプログラミングを禁止しながら、ＮＡＮＤストリング４０をソフトプログラムするために、ワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３にソフトプログラミング電圧を印加する場合には、ＮＡＮＤストリング４２のメモリセル７２、７４、７６、８０のうち１つが誤ってソフトプログラムされてしまう可能性がある。このタイプの誤ったソフトプログラミングは、しばしばソフトプログラミング妨害と呼ばれる。
【課題を解決するための手段】
【００１４】
ソフトプログラミングプリチャージ電圧は、不揮発性メモリ装置のソフトプログラミング動作中にブースト制御を提供する。メモリセルブロックのワードラインにチャージ電圧が印加されて、ソフトプログラミングを禁止するべきＮＡＮＤストリングのチャネル領域がプリチャージされる。禁止ＮＡＮＤストリングのチャネル領域内のブーストのレベルは、プリチャージ電圧とソフトプログラミング電圧によって管理される。プリチャージ電圧を制御することで、より信頼性が高く一様なチャネルブーストが達成される。一実施形態では、ソフトプログラミング電圧の印加と印加の間にプリチャージ電圧が上昇することで、チャネルのブーストされた電位の上昇が低減または除去される。一実施形態では、製造工程の一部として実行される試験中に、ソフトプログラミングプリチャージ電圧レベルが決定される。
【００１５】
一実施形態は、不揮発性記憶素子の複数のグループに接続されている１セットのワードラインに第１電圧を印加することによって、ソフトプログラミングを禁止するべきグループの第１サブセットをプリチャージできるようにする。第１電圧は、選択されていないワードラインに読み出し動作中に印加されるパス電圧とは異なる。第１サブセットの各グループのチャネル領域をプリチャージするために、グループの前記第１サブセットに禁止電圧が印加される。第１電圧印加後にグループの第２サブセットの記憶素子をソフトプログラミングするために、１セットのワードラインにソフトプログラミング電圧が印加される。
【００１６】
一実施形態では、ソフトプログラミングは、不揮発性記憶素子の複数のグループに接続されている１セットのワードラインに第１電圧を印加することによって、ソフトプログラミングを禁止するき複数のグループをプリチャージすることができる。ソフトプログラミングされるべき複数のグループをソフトプログラムするために第１電圧を印加した後に、１セットのワードラインに第１ソフトプログラミング電圧を印加する。ソフトプログラム後に、複数のグループのうちどのグループが適切にソフトプログラムされたかが判定される。適切にソフトプログラムされたと判定された複数のグループをプリチャージするために、１セットのワードラインに第２電圧が印加される。第２電圧は第１電圧とは異なる。次に、適切にソフトプログラムされなかったと判定された複数のグループのソフトプログラミングが実行される。このソフトプログラミングは、第２電圧印加後に、１セットのワードラインに第２ソフトプログラミング電圧を印加して行う。
【００１７】
様々な実施形態は、不揮発性記憶素子と、この記憶素子と通信して記述の様々な工程を実行できる管理回路とを含むことができる。管理回路は、このような素子を、例えば制御回路（状態マシンを含む）、行／列複合部、読み出し／書き込み回路、および／または制御部として有することができる。
【図面の簡単な説明】
【００１８】
【図１】ＮＡＮＤストリングの平面図。
【図２】図１のＮＡＮＤストリングの等価回路図。
【図３】３個のＮＡＮＤストリングを示す回路図。
【図４】ＮＡＮＤフラッシュメモリセルのアレイのブロック図。
【図５】不揮発性メモリシステムのブロック図。
【図６】例示的な不揮発性メモリアレイの組織を示す図。
【図７】不揮発性メモリのプログラミング及びプログラミングの検証に使用できる例示的な電圧信号を示す図。
【図８】例示的な不揮発性メモリのプログラミング方法を示すフローチャート。
【図９】プログラムされた不揮発性メモリセルのグループの閾値電圧の分布を示すグラフ。
【図１０】４つの物理状態を使用して２ビットのデータを記憶する不揮発性メモリセルのグループの閾値電圧の分布を示すグラフ。
【図１１】ＮＡＮＤストリングの消去に適用できるバイアス条件を示すＮＡＮＤストリングの断面図。
【図１２】消去状態についてのメモリセルの検証に適用できるバイアス条件を示すＮＡＮＤストリングの断面図。
【図１３Ａ】消去前後におけるメモリセルのグループの閾値電圧の分布を示す図。
【図１３Ｂ】消去前後におけるメモリセルのグループの閾値電圧の分布を示す図。
【図１４】十分なソフトプログラミングについてＮＡＮＤストリングを検証するために適用できるバイアス条件を示すＮＡＮＤストリングの断面図。
【図１５】ソフトプログラミング後における、図１３Ａ、図１３Ｂのメモリセルのグループの閾値電圧の分布を示す図。
【図１６】ソフトプログラミング中における、不揮発性メモリシステムの選択された信号を示すタイミング図。
【図１７】一連のソフトプログラミング電圧パルスと、その結果により、例示的なＮＡＮＤストリングのブーストされた電圧レベルとを示す図。
【図１８】一実施形態によるソフトプログラミング中の不揮発性メモリシステムの選択された信号を示すタイミング図。
【図１９】一実施形態による一連のソフトプログラミング電圧と、その結果により、ソフトプログラミング可能となったＮＡＮＤストリングとソフトプログラミングを禁止されたＮＡＮＤストリングのブーストされた電圧とを示す図。
【図２０】一実施形態よる不揮発性メモリをソフトプログラミングする技術を示すフローチャート。
【図２１】一実施形態による一連のソフトプログラミング電圧パルスと、その結果により、ソフトプログラミング可能となったＮＡＮＤストリング及びソフトプログラミングを禁止されたＮＡＮＤストリングのブーストされた電圧とを示す図。
【発明を実施するための形態】
【００１９】
図５は、メモリセルのページの読み出し及びプログラムを並列実行する読み出し／書き込み回路を有するメモリ装置１１０を示す。メモリ装置１１０は、１又は複数のメモリダイ又はチップ１１２を含んでいてよい。メモリダイ１１２は、２次元メモリセルアレイ１００、制御回路１２０、読み出し／書き込み回路１３０Ａ、１３０Ｂを有している。一実施形態では、種々の周辺回路によるメモリアレイ１００へのアクセスは、アレイの両側にて対称的に実行され、各側におけるアクセスラインと回路の密度が半減されている。読み出し／書き込み回路１３０Ａ、１３０Ｂは、1ページのメモリセルの読み出し又はプログラムの並列実行を可能にする複数の検出ブロック２００を有している。メモリアレイ１００は、行複合部１４０Ａ、１４０Ｂを介してワードラインによって、及び列複合部１４２Ａ、１４２Ｂを介してビットラインによってアドレス指定される。一般的な実施形態では、１又は複数のメモリダイ１１２と同じメモリ装置１１０（例えば、リムーバブル記憶カード又はパッケージ）内に、制御部１４４が含まれている。命令とデータは、ホストと制御部１４４の間でライン１３２を介して、及び、制御部と１又は複数のメモリダイ１１２の間でライン１３４を介して転送される。一実施形態では、制御部は、データ転送を補助するためにオプションでＲＡＭメモリ１３１を有する場合がある。
【００２０】
制御回路１２０は読み出し回路１３０Ａ／書き込み回路１３０Ｂと協働して、メモリアレイ１００へのメモリ動作を実行する。制御回路１２０は、状態マシン１２２、オンチップアドレス複合部１２４、電力制御モジュール１２６を有している。状態マシン１２２は、メモリ動作のチップレベル制御を行う。オンチップアドレス複合部１２４は、ホスト又はメモリ制御部が使用するアドレスと検出部１４０Ａ、１４０Ｂ、１４２Ａ、１４２Ｂが使用するハードウェアアドレスとの間にアドレスインターフェースを提供する。電力制御モジュール１２６は、メモリ動作中にワードラインとビットラインに供給される電力と電圧を制御する。
【００２１】
図６を参照すると、メモリセルアレイ１００の例示的な構造を示している。一例として、１０２４個のブロックに仕切られたＮＡＮＤフラッシュＥＥＰＲＯＭについて説明する。メモリセルの各ブロックは、列を形成するビットラインのセットと、行を形成するワードラインのセットを含んでいる。各ブロックは、一般的には多数のページに分割されている。一般には、プログラム又は読み出しの最小単位は１ページであるが、１回の動作で２ページ以上のプログラミング又は読み出しを行うこともできる。別の実施形態では、それぞれのページが複数のセグメントに分割され、各セグメントはベーシックプログラム動作として１回で書き込まれる最小数のセルを含んでいてよい。一般には、１又は複数ページのデータがメモリセルの１行に記憶される。１ページは１又は複数セクタのデータを記憶することができ、この記憶可能サイズは一般にホストシステムによって定義される。セクタには、ユーザデータとオーバヘッドデータが含まれる。一般に、オーバヘッドデータは、セクタのユーザデータから算出されるエラー修正コード（ＥＣＣ）を含んでいる。制御部（以下で説明する）の一部は、データがアレイにプログラムされている最中にＥＣＣを計算し、さらに、データがアレイから読み出されている最中にＥＣＣをチェックする。あるいは、ＥＣＣ及び／又は別のオーバヘッドデータが、ユーザデータが関連したものではない異なるページもしくは異なるブロックに記憶される。１セクタのユーザデータは、一般的には、磁気ディスクドライブに一般に使用されているセクターサイズに関連して５１２バイトである。オーバヘッドデータは、一般には、追加的な１６〜２０バイトである。１ブロックは、８ページから例えば３２ページや６４ページ又はこれ以上までの間の多数のページによって形成される。いくつかの実施形態では、１行のＮＡＮＤストリングが１ブロックを有している。
【００２２】
図６は、１個のＮＡＮＤストリングを形成するために直列接続された４個のメモリセルを示している。同図では、各ＮＡＮＤストリングが４個のセルを含んだ状態を示しているが、使用するメモリセルの数は４個以上でも以下でもよい（例えば、１６個、３２個、又は任意数）。ＮＡＮＤストリングの一方の端子は選択トランジスタ又はゲート（選択ゲートドレインラインＳＧＤに接続されている）を介して関連するビットラインに接続されており、他方の端子は第２選択トランジスタ（選択ゲートソースラインＳＧＳに接続されている）を介してｃソースに接続されている。各ブロックに記憶されたデータを同時に消去される。図６に示す例の各ブロック内には、偶数列又は奇数列に分割された８，５１２の列が存在している。ビットラインは偶数のビットライン（ＢＬｅ）と奇数のビットライン（ＢＬｏ）に分割されている。奇数／偶数ビットラインアーキテクチャでは、共通のワードラインに沿い、奇数ビットラインに接続されているメモリセルがあるタイミングで一度にプログラムされ、共通のワードラインに沿い、偶数ビットラインに接続されているメモリセルが別のタイミングで一度にプログラムされる。これにより、５３２バイトのデータを同時に読み出し又はプログラムすることができる。同時に読み出し又はプログラムされるこの５３２バイトのデータは論理ページを形成する。そのため、この例では、１個のブロックは少なくとも８ページを記憶することができる。各メモリセルが２ビットのデータ（例えばマルチレベルセル）を記憶する場合は、１ブロックは１６ページを記憶することができる。これとは別のサイズのブロック及びページを別の実施形態で使用することも可能である。さらに、図５、図６以外のアーキテクチャを、本開示による実施形態を実装形態するために使用できる。
【００２３】
別の実施形態では、ビットラインが奇数ラインと偶数ラインに分割されない。このような構造は一般にオールビットラインアーキテクチャと呼ばれている。このオールビットラインアーキテクチャでは、読み出し動作及びプログラム動作中に、１ブロックの全てのビットラインが同時に選択される。共通のワードラインに沿い、任意のビットラインに接続されている全てのメモリセルが同時にプログラムされる。別の実施形態では、ビットライン又はブロックが他のグループに分かれる（例えば左と右や２個以上のグループなど）。
【００２４】
一例では、メモリセルをプログラミングする場合に、ドレインとｐウェルが０ボルトを受信し、一方、制御ゲートが、増大する一連のプログラミングパルスを受信する。一実施形態では、一連のパルスの大きさは１２−２４ボルトである。別の実施形態では、一連のパルスの範囲は異なっていてよく、例えば１２ボルトよりも高い開始レベルを持ったものであってよい。メモリセルのプログラミング中に、プログラミングパルス間の期間に検証動作が実行される。即ち、並列プログラミング過程にある１グループのセル内の各セルのプログラミングレベルが、各プログラミングパルスの間に読み出され、プログラミングレベルがプログラムされた検証レベルに達したか否かが判定される。プログラミングを検証する１つの手段は、特定の比較点において伝導性を検査するものである。例えば、ＮＡＮＤセルにおいて、十分にプログラムされたことが検証されたセルは、後続の全てのプログラミングパルスについてビットライン電圧を０からＶＤＤ（例えば１．８−３．３ボルト）に上昇させてこれらのセルに対するプログラミングプロセスを終了することで、ロックアウトされる。いくつかのケースではパルス数が制限される（例えば２０パルス）。所定のメモリセルが最後のパルスによって完全にプログラムされなかった場合には、エラーの可能性がある。いくつかの実装形態では、メモリセルはプログラミングの前に（ブロック単位又はその他の単位で）消去される。
【００２５】
図７は、一実施形態によるプログラム電圧信号を示す。この信号は、上昇する１セットのパルスを有する。パルスの大きさは、各パルスと共に所定のステップサイズずつ上昇する。複数ビットのデータを記憶するメモリセルを備えた一実施形態では、例えば、ステップサイズは０．２ボルト（又は０．４ボルト）である。各プログラムパルスの間には検証パルスが存在する。図７の信号は４つの状態のメモリセルを仮定しているため、３つの検証パルスを有している。例えば、プログラミングパルス２５０、２５２の間には３つの連続した検証パルスが存在する。第１検証パルス２５４はゼロボルトの検証電圧レベルとして示されている。第１検証パルスの後には、第２検証電圧レベルにある第２検証パルス２５６が続く。第２検証パルス２５６の後には、第３検証電圧レベルにある第３検証パルス２５８が続く。データを８つの状態に記憶することができるマルチ状態メモリセルは、７つの比較点について検証動作を実行する必要がある。そのため、２つの連続プログラミングパルスの間で７つの検証動作を７つの検証レベルで実行するために、７つの検証パルスが連続的に印加される。本システムは、７つの検証動作に基づいてメモリセルの状態を決定することができる。検証に要する時間的負担を軽減する１つの手段は、より効率的な検証プロセスを利用するものである。これは例えば、米国特許出願第１０／３１４，０５５号の「Smart Verify for Multi-State Memories」、出願日２００２年１２月５日、米国特許出願第１１／２５９，７９９号、「Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify」出願日２００５年１０月２７日、米国特許出願番号第１１/２６０，６５８号、「Method for Programming of Multi-State Non-Volatile Memory Using Smart Verify」出願日２００５年１０月２７日に開示されており、これら出願の全体は本願明細書に組み込まれる。
【００２６】
図８は、不揮発性メモリをプログラムする方法の一実施形態を示すフローチャートである。プログラムされるメモリセルはステップ２００にて消去される。ステップ２００は、プログラムされるメモリセルよりも多くのメモリセルを消去することができる（例えばブロック単位、又は他の単位で）。ステップ２０２で、消去されたメモリセルに対して消去した閾値電圧の分布を狭めるソフトプログラムが実行される。この消去プロセスの結果、いくつかのメモリセルが必要以上に消去されてしまう可能性がある。ソフトプログラミングは、小さなプログラムパルスを印加して、消去されたメモリセルの閾値電圧を消去検証レベルに近付けることができる。ステップ２０４で、「データロード」命令が制御部１４４によって発行され、制御回路１２０に入力されることで、データ入力／出力バッファにデータを入力することが可能となる。入力されたデータは命令として認識され、制御回路１２０に入力された命令ラッチ信号（図示せず）を介し状態マシン１２２によってラッチされる。ステップ２０６では、制御部又はホストから、ページアドレスを指定するアドレスデータが行制御部又は検出部１４０Ａ、１４０Ｂに入力される。入力されたデータは、制御回路に入力されたアドレスラッチ信号の影響を受けながら、状態マシン１２２によってページアドレスとして認識されてラッチされる。ステップ２０８では、アドレス指定されたページ用の１ページのプログラムデータが、プログラミングのためにデータ入力／出力バッファに入力される。一実施形態では、例えば５３２バイトのデータを入力することができる。このデータは、適切なレジスタ内で、選択されたビットラインについてラッチされる。いくつかの実施形態では、データは、検証動作で使用するために、第２レジスタ内でも選択されたビットラインについてラッチされる。ステップ２１０では、「プログラム」命令が制御部により発行され、データ入力／出力バッファに入力される。この命令は、制御回路に入力された命令ラッチ信号を介し、状態マシン１２２によってラッチされる。
【００２７】
ステップ２０８でラッチされたデータは、「プログラム」命令でトリガされることにより、図７の適切なワードラインに印加した階段状パルスを使用して、状態マシン１２２が制御する選択されたメモリセル内にプログラムされる。ステップ２１２で、選択したワードラインに印加されるプログラムパルス電圧レベルＶＰＧＭが開始パルス（例えば１２Ｖ）に初期化され、状態マシン１２２によって維持されているプログラムカウンタＰＣが０に初期化される。ステップ２１４では、選択したワードラインに第１ＶＰＧＭパルスが印加される。論理「０」が、対応するメモリセルをプログラムすべきことを示す特定のデータラッチ内に記憶されている場合には、対応するビットラインが接地される。一方、論理「１」が、対応するメモリセルを現在のデータ状態に維持すべきことを示す特定のデータラッチに記憶されている場合は、対応するビットラインがＶＤＤに接続されてプログラムが禁止される。
【００２８】
ステップ２１６では、選択したメモリセルの状態が検証される。選択したセルの対象の閾値電圧が適切なレベルに達したことが検出されると、対応するデータラッチに記憶されているデータが論理「１」に変更される。閾値電圧が適切なレベルに達していないことが検出された場合には、対応するデータラッチに記憶されているデータは変更されない。こうすることで、対応するデータラッチに記憶されている論理「１」を持ったビットラインをプログラムする必要がなくなる。全てのデータラッチが論理「１」を記憶している場合には、状態マシンは、全ての選択されたセルのプログラムが完了したことを認識する。ステップ２１８では、全てのデータラッチが論理「１」を記憶しているかどうかがチェックされる。記憶している場合には、全ての選択したメモリセルが目標の状態にプログラム及び検証されているので、プログラムプロセスは無事完了である。ステップ２２０にて、「合格」状態が報告される。いくつかの実施形態では、ステップ２１８で、全てのデータラッチが論理「１」を記憶していなくてもよい点に留意されたい。少なくとも所定数のデータラッチが論理「１」を記憶していれば十分である。未だ論理「０」を記憶しているデータラッチは、プログラムされていないセル（遅速プログラムセル）又は欠陥セルに関連付けられる。限られた数のプログラム不足なセル又は欠陥セルを許容することができる。これは、後の読み出し動作中に、遅速プログラミングセル又は欠陥メモリセルに関連した壊れたデータにエラー修正（ＥＣＣ）をかけて修正することができるためである。
【００２９】
ステップ２１８にて全てのデータラッチが論理「１」を記憶しているわけではないと判定された場合には、プログラムプロセスが継続する。ステップ２２２で、プログラムカウンタＰＣがプログラム限度値に対してチェックされる。プログラム限度値の一例は２０であるが、これ以外の値の使用も可能である。プログラムカウンタＰＣが２０未満でない場合には、ステップ２２６にて、プログラムに失敗したセルの数が所定数と等しいか又はこれよりも少ないかどうかが決定される。プログラムに失敗したビットの数が所定数と等しいか又はこれよりも少ない場合には、ステップ２２８にて、プログラムプロセスに合格のフラグが立てられ、合格の状態が報告される。プログラムに失敗したビットの数は、読み出しプロセス中にエラー修正を使用して修正することができる。しかし、プログラムに失敗したビットの数が所定数よりも多い場合には、ステップ２３０にて、プログラムプロセスに失敗したとのフラグが立てられ、失敗状態が報告される。プログラムカウンタＰＣが２０未満である場合には、ステップ２２４にて、ＶＰＧＭレベルがステップサイズだけ上昇し、プログラムカウンタＰＣが増分される。ステップ２２４が終了するとプロセスはステップ２１４へ戻り、次のＶＰＧＭパルスを印加する。
【００３０】
図８のフローチャートは、バイナリ記憶に適用できるシングルパスプログラミング方法を示す。例えばマルチレベル装置に適用できる２パスプログラミング方法では、複数のプログラミングステップ又は検証ステップをフローチャート一巡において利用することができる。プログラミング動作の各パスにステップ２１２−２３０を実行できる。第１パスでは１又は複数のプログラムパルスを適用でき、その結果が検証されて、セルが適切な中間状態にあるか否かが決定される。第２パスでは、１又は複数のプログラムパルスを適用でき、その結果が検証されて、セルが適切な最終状態にあるか否かが決定される。
【００３１】
成功したプログラムプロセスの最後に、全ての又はほぼ全てのメモリセルの閾値電圧は、プログラムされたメモリセルの１又は複数の閾値電圧分布内、あるいは消去されたメモリセルの閾値電圧分布内にあるはずである。メモリセルの有効な閾値電圧の範囲を、明確なメモリ状態を表す複数の範囲に分割することができる。例えば、２つの閾値電圧の範囲が、論理データ「１」と「０」に割り当てられる２つのメモリ状態を確立することができる。図９は、各メモリセルが１ビットのデータを記憶している場合におけるメモリセルアレイの閾値電圧分布を示す。図９はさらに、消去されたメモリセルの閾値電圧の第１分布３００と、プログラムされたメモリセルの閾値電圧の第２分布３０２を示す。
【００３２】
一般的に、メモリセルの閾値電圧メモリウィンドウを２つの範囲に仕切るために、少なくとも１つの基準閾値電圧レベルが確立される。基準閾値電圧レベルに対応するゲートに所定の固定電圧（例えば、読み出し基準電圧）を印加してセルが読み出されると、電導とブレークポイント又は基準電流と比較することで、そのソース／ドレイン電導状態が確立される。読み出された電流が基準電流レベルの電流よりも高い場合には、セルが「オン」であり、１つの論理状態にあると判定される。電流が基準電流レベルよりも低い場合には、セルは「オフ」であり、もう１つの論理状態にあると判定される。一実施形態では、第１分布３００内の閾値電圧レベルは負であり、論理「１」に対応している。一方、第２分布３０２内の閾値電圧レベルは正であり、論理「０」に対応している。閾値電圧が負であり、制御ゲートに０Ｖを印加することで読み出しが試みられる場合、メモリセルがオンになって論理１が記憶されていることが示される。又、閾値電圧が正であり、制御ゲートに０Ｖを印加することで読み出し動作が試みられる場合には、メモリセルはオンにならず、論理０が記憶されていることが示される。
【００３３】
メモリセルは、明確なメモリ状態を表す２つ以上の範囲の閾値電圧を利用することで、複数ビットのデジタルデータを記憶することもできる。閾値電圧ウィンドウを、所定のメモリ状態と、個々の状態を画定するために使用される複数の電圧ブレークポイントレベルの数に分割することができる。例えば、４つの状態を使用する場合には、データ値１１、１０、０１、００に割り当てられる４つの明確なメモリ状態を表す４つの閾値電圧範囲が存在することになる。メモリセルにプログラムされたデータとセルの閾値電圧範囲との間の特定の関係は、メモリセルに採用する符合化方法によって異なる。２００３年６月１３日に出願の米国特許第６，２２２，７６２号及び米国特許出願番号第１０／４６１，２４４号、「Tracking Cells For A Memory System」は、両方ともその全体が本願明細書に組み込まれており、マルチ状態フラッシュメモリセルの様々なデータ符号化方法について記述している。
【００３４】
図１０は、各メモリセルが２ビットのデータを４つの物理状態に記憶する場合における、メモリセルアレイの例示的な閾値電圧分布を示す。分布３１０は負の閾値電圧レベルを有し、消去状態Ｅ（「１１」を記憶する）にあるセルの閾値電圧の分布を示す。分布３１２は、第１プログラム状態Ａにあり、「１０」を記憶するセルの閾値電圧分布を示す。分布３１４は、第２プログラム状態Ｂにあり、「００」を記憶するセルの閾値電圧分布を示す。分布３１６は、第３プログラム状態Ｃにあり、「０１」を記憶するセルの閾値電圧分布を示す。この例では、単一のメモリセルに記憶された２ビットの各ビットが異なる論理ページに由来する。即ち、各メモリセルに記憶された２ビットの各ビットに、異なる論理ページアドレスを示す。四角形で示したビットは下側ページに対応している。円形で示したビットは、上側ページに対応している。一実施形態では、グレーコードシーケンスを利用して連続したメモリセルの物理状態に論理状態が指定されているため、フローティングゲートの閾値電圧が誤って隣の閾値電圧状態範囲にシフトした場合でも、影響を受けるのは１ビットだけである。信頼性を改善するためには、各分布を縮小化（分布を狭める）ことが好ましい。これは、分布が縮小すると読み出しマージン（隣接する状態閾値分布間の距離）が拡大するためである。
【００３５】
読み出し動作と検証動作では、選択されたブロックの選択ゲートが１又は複数の選択ゲート電圧に上昇され、選択されたブロックの選択されていないワードライン（例えば図４のＷＬ０、ＷＬ１、ＷＬ３）が読み出しパス電圧ＶＲＥＡＤ（例えば４．５ボルト）に上昇されることで、トランジスタがパスゲートとして動作する。選択されたブロックの選択されたワードライン（例えばＷＬ２）が基準電圧ＶＣＧＲに接続され、そのレベルは、対象のメモリセルの閾値電圧がこのレベルを上回るか下回るかを判定するために、各読み出し及び検証動作に特化したものになっている。ワードライン電圧の印加後に、メモリセルの伝導電流を測定することによって、ワードラインに印加された電圧に反応してメモリセルがオンになったか否かが判定される。測定した伝導電流が特定の値よりも高い場合には、メモリセルはオンになり、ワードラインに印加された電圧はメモリセルの閾値電圧よりも高いと想定される。これに対し、測定した伝導電流が特定の値よりも低い場合には、メモリセルはオンにならず、ワードラインに印加された電圧はメモリセルの閾値電圧より低いと想定される。
【００３６】
例えば、図９に示された１ビットメモリセルの読み出し動作では、閾値電圧が０Ｖよりも高いかどうかを検出するために、選択されたワードラインＷＬ２が接地される。１ビットメモリセルの検証動作では、選択されたワードラインＷＬ２は例えば０．８Ｖに接続されているため、プログラムの進行に伴って、閾値電圧が０．８Ｖに達したかどうかが検証される。読み出し及び検証中は、ソースとｐウェルは０Ｖにある。選択されたビットライン（ＢＬｅ）は例えば０．７Ｖのレベルにプリチャージされる。閾値電圧が読み出し又は検証レベルよりも高い場合には、関連する非伝導性メモリセルのために、対象のビットライン（ＢＬｅ）の電位が高レベルに維持される。一方、閾値電圧が読み出しレベル又は検証レベルよりも低い場合には、伝導性メモリセルのために、対象のビットライン（ＢＬｅ）の電位が例えば０．５Ｖ未満といった低レベルまで低下される。メモリセルの状態は、ビットラインに接続されており、結果としてビットライン電圧を検出する検出ブロック２００の検出増幅器によって検出される。ここで提供した電圧は単なる例示であるため、実装形態に応じて変わる。
【００３７】
読み出し又は検証動作中にメモリセルの伝導電流を測定する方法は多数ある。上述の例では、選択されたメモリセルの伝導電流により、選択されたメモリセルを含むＮＡＮＤストリングがビットラインを放電する（又はこれに失敗する）。一定時間の経過後に、ビットラインが放電されたかどうかを決定するために、ビットライン上の電圧が測定される。別の例では、メモリセルの伝導電流は、メモリセルが検出増幅器内の専用のキャパシタを放電させる放電率によって測定される。
【００３８】
図１０は、マルチ状態メモリセルからデータを読み出すための３つの読み出し基準電圧ＶＲＡ、ＶＲＢ、ＶＲＣを示す。システムは、所定のメモリセルの閾値電圧がＶＲＡ、ＶＲＢ、ＶＲＣより高いか低いかをテストすることで、メモリの状態を判定する。メモリセルが、制御ゲートに印加されたＶＲＡで動作する場合には、そのメモリセルは状態Ｅにある。メモリセルがＶＲＡではなくＶＲＢ及びＶＲＣにて動作する場合は、そのメモリセルは状態Ａにある。メモリセルがＶＲＡ及びＶＲＢではなくＶＲＣにて動作する場合には、そのメモリセルは状態Ｂにある。メモリセルがＶＲＡ、ＶＲＢ、ＶＲＣにて動作しない場合は、そのメモリセルは状態Ｃにある。図１０は更に、３つの検証基準電圧ＶＶＡ、ＶＶＢ、ＶＶＣを示す。メモリセルを状態Ａにプログラムするときは、システムはこれらメモリセルの閾値電圧がＶＶＡ以上であるかをテストする。メモリセルを状態Ｂにプログラムするときは、システムはメモリセルの閾値電圧がＶＶＢ以上であるかをテストする。メモリセルを状態Ｃにプログラムするときは、システムはメモリセルの閾値電圧がＶＶＣ以上であるかをテストする。
【００３９】
一実施形態では、メモリセルの消去は、Ｐウェルを消去電圧（例えば２０ボルト）に十分な時間だけ上昇させ、ソースライン／ビットラインが浮遊している間に、選択されたブロックのワードラインを接地することで行う。これにより、選択されたメモリセルのトンネル酸化層に強い電場が印加され、フローティングゲートの電子が基板側に放出されると、選択されたメモリセルのデータが消去される。電子がフローティングゲートからＰウェル領域へ転送されると、選択されたセルの閾値電圧が降下する。消去が禁止されたセルのワードラインは浮遊条件に設定されている。容量結合により、選択されていないワードライン、ビットライン、選択ライン、共通ソースラインも消去電圧のかなりの割合にまで上昇し、これにより、選択されていないセルの消去が禁止される。消去は、メモリアレイ全体、個別のブロック、又は別のセルユニットに対して実行することができる。
【００４０】
図１１は、消去動作を実行するための例示的なバイアス条件を示す。このバイアス条件は単一のＮＡＮＤストリングに適用した場合を示しているが、消去バイアス条件は多くのＮＡＮＤストリング（例えばセルのブロック）に並列して適用できる。ソースライン、ビットライン、ソース選択ゲートラインＳＧＳ、ドレイン選択ゲートラインＳＧＤが浮遊可能となっている一方、各ワードラインは接地される。消去電圧ＶＥＲＡＳＥ（例えば２０Ｖ）がＰウェルに印加される。容量結合により、選択されていないワードライン、ビットライン、選択ライン、ソースラインも高い正電位（例えば２０Ｖ）に上昇される。選択されたブロックのメモリセルのトンネル酸化層に強い電場が印加され、フローティングゲートの電子が基板に放出されると、選択されたメモリセルのデータが消去される。消去とは、メモリセルの閾値電圧を、そのフローティングゲートから電子を放出することによって降下させることを意味する。十分な量の電子がフローティングゲートからＰウェル領域へ転送されると、選択されたセルの閾値電圧が負になる。閾値電圧が所定の十分に低い値に達すると、メモリセルが消去されたものとされ、消去プロセスが完了又は成功したと見なされる。消去電圧信号ＶＥＲＡＳＥは、一般に、各パルス間で消去検証動作を実行する一連の消去電圧パルスとして印加される。消去中のセルのユニットが、消去電圧パルスの印加後に消去済みと検証されなかったら、別の消去電圧パルスをＰウェル領域に印加することができる。いくつかの実施形態では、消去電圧のピーク値は、後続の各パルスについて上昇される（例えば、１６Ｖから２０Ｖまで１Ｖ毎に増分される）。
【００４１】
図１２は、消去検証動作を実行するための例示的なバイアス条件を示す。各選択ゲートをオンにし、共通ソースラインにＶＤＤを印加する間に、各ワードラインは低電圧（一般的には、０Ｖ）に接続される。ビットラインは最初に０Ｖに放電された後に、消去検証動作の一部の間に浮遊状態に維持される。このバイアス条件において、ＮＡＮＤストリング内の各メモリセルの閾値電圧が０Ｖよりも低い場合には（各ワードラインは０Ｖに接続していると仮定した場合）、ＮＡＮＤストリングは最初に導通状態（オン状態）となる。その結果、ビットラインが充電され、ビットライン電圧が徐々に上昇する。ビットライン電圧の上昇の量は、メモリセルの閾値電圧によって異なる。メモリセルの閾値電圧ＶＴが低いほど、ビットライン電圧は上昇する。ビットラインの充電が可能になる一定の時間の経過後に、ビットライン電圧を所定の電圧ＶＳＥＮＥＶと比較する検出動作を検出増幅器が実行する。ビットライン電圧がこのＶＳＥＮＥＶよりも高い場合には、ＮＡＮＤストリング内の各メモリセルが適切に消去された、すなわち、一般的には、ＮＡＮＤストリングの各メモリセルがＶＳＥＮＥＶよりも低い閾値電圧を有すると考えられる。一般に、検証動作は、セルのブロックで並列実行される。全て又はほとんどのＮＡＮＤストリングが消去完了として検証されるまで、追加の消去電圧パルスを印加し続けることができる。
【００４２】
図１３Ａは、メモリアレイにデータが書き込まれた後の４つの状態又は４レベルのメモリ装置の、消去（Ｅ）、プログラム（Ａ、Ｂ、Ｃ）閾値電圧ＶＴ分布を示す。図１３Ｂは、消去動作が完了した後の同じ４状態メモリ装置を示す。図示するように、消去動作の結果、消去されたメモリセル（この段階では、既にプログラム済みのセルも含む）の閾値電圧が、拡大し、又、ＶＳＥＮＥＶレベル未満にシフトした分布が得られる。メモリセルは、通常は、必要以上に消去されてしまう。多数の書き込み／消去サイクルの後に、全て又はほとんどのメモリセルが１つの消去電圧パルスで確実に消去されるように、選択された第１消去電圧パルスの大きさは、通常は、新しいデバイス（即ち、多くの書き込み／消去サイクルを経験していないデバイス）の全てのセルを１つのパルスで消去するのに必要な値より大きい。さらに、前述したように、装置内の各メモリセルに対して異なる消去動作を実行することで、いくつかのセルは他のセルよりも強力に消去される可能性がある。例えば、より高速に消去されるメモリセルは、同一ストリングの遅速セルの消去を終了するために印加される追加の消去電圧パルスによって、非常に低い負の閾値電圧にシフトされることがある。
【００４３】
図１４は、消去したメモリセルの閾値電圧を消去検証レベルに近付けるための、ソフトプログラミング動作のバイアス条件を示す。一般に、ソフトプログラミング動作は、ソフトプログラミングパルスＶＳＰＧＭを選択されたブロックの全てのワードラインに同時に印加することで実行される。ソース側選択ゲート４０２はソース側ゲートラインＳＧＳが接地されることでオフとされ、ビットラインには０Ｖが印加される。ドレイン側選択ゲート４１６は、ドレイン側選択ゲートラインＳＧＤにＶＳＧＤ（例えば１．８Ｖ〜３．３Ｖ）が印加されることオンとされる。一般に、ソフトプログラミングは、１セットのメモリセルの消去された閾値分布の幅を狭小化するために、及び、この１セットのメモリセルの各々についての消去された閾値分布を正規化するために、この１セットのメモリセルを消去した後に実行される。ソフトプログラミングパルスは、セルがプログラム状態に達することを防止するために、標準のプログラミングパルスよりも増幅が小さくされている（例えば図７に示すとおり）。ソフトプログラミングの結果として望ましいのは、セルの閾値電圧分布がより狭小化することである。これにより、閾値電圧はプログラム状態の範囲内にシフトされず、ＶＳＥＮＥＶレベルに接近するようになる。
【００４４】
各ソフトプログラミングパルスの印加後に、一般的な消去検証動作と類似した検証動作が実行される。一実施形態では、図１２に示すバイアス条件を使用できる。各選択ゲートがオンになり、ＶＤＤが共通ソースラインに印加されている間に。各ワードラインは低電圧（一般には０Ｖ）に接続される。ビットラインは最初に０Ｖに放電され、その後、ソフトプログラム検証動作の一部の実行中に浮遊状態に維持される。ビットラインをチャージアップできる一定の時間の後に、検出増幅器が、ビットライン電圧を所定の電圧ＶＳＥＮＥＶと比較する検出動作を実行する。ビットライン電圧がＶＳＥＮＥＶよりも低い場合は、ＮＡＮＤストリング内の少なくとも１つのメモリセルが一般にＶＳＥＮＥＶよりも高い閾値電圧を有する状態であり、メモリセルのソフトプログラムが成功したと考えられる。選択されたブロック内の特定数のＮＡＮＤストリングのソフトプログラムが成功したと検証されると、ソフトプログラミングが完了する。
【００４５】
図１５は、ソフトプログラミング実行後の、図１３Ａ、図１３Ｂにおけるメモリセルのグループの閾値電圧の分布を示す。ソフトプログラミングの結果、ストリング内の消去されたメモリセルの分布が消去検証レベルＶＳＥＮＥＶ付近にまでシフトアップする。ソフトプログラミングを用いることで、メモリセルが元々過剰に消去されていた場合でも、消去閾値電圧分布を消去検証レベルに近いレベルにまでシフトアップすることができる。
【００４６】
図１６は、一般的なソフトプログラミング動作を示すタイミング図である。ワードラインＷＬ（全て）、ビットラインＢＬ、ソースラインＳＬ、ドレイン選択ゲートラインＳＧＤ、ソース選択ゲートラインＳＧＳに印加された信号を、結果生じたＮＡＮＤストリング内のチャネル電圧ＶＣＨと共に示している。共通ソースラインＳＬは動作全体にわたって０Ｖに維持され、ソース側選択ゲートラインＳＧＳに０Ｖが印加されることでソース側選択ゲートがターンオフされる。一実施形態では、共通ソースラインＳＬに１〜１．５Ｖの低い電圧が印加されることで、ソース側選択ゲートの遮断特性が向上される。ドレイン側選択ゲート電圧ＶＳＧＤが時間ｔ１にＶＳＧ（例えば４Ｖ）にまで上昇されることによって、ドレイン選択ゲートが開放される。時間ｔ２に、ソフトプログラミング中のブロック内の全てのワードラインについて、ワードライン電圧ＶＷＬがＶＲＥＡＤまで上昇される。一般に、電圧レベルＶＲＥＡＤは、ソフトプログラミングを実行するために、ソフトプログラミング電圧の印加前にワードラインに印加される。ソフトプログラミング電圧の印加中に、ソフトプログラミングを禁止すべきＮＡＮＤストリングのチャネル領域をプリチャージ可能とするために、ＶＲＥＡＤが印加される。上述したように、ＶＲＥＡＤは、実際には読み出しパス電圧である。この読み出しパス電圧は、選択されていないトランジスタを、別のトランジスタの読み出し中に一つの状態に置くために使用される。例えば、選択されたワードラインの読み出しセルを読み出す場合に、選択されていないワードラインにＶＲＥＡＤを印加すると、これに接続している各メモリセルがオンになる。一般的には、ＶＲＥＡＤは、最高の閾値電圧範囲にプログラムされたセルをオンにするのに十分な電圧である。
【００４７】
時間ｔ３では、ブロックの各ＮＡＮＤストリングのビットラインが、特定のＮＡＮＤストリングがソフトプログラミングされるものであるか、又は、ソフトプログラミングを禁止されるものであるかに対応した電圧に設定される。ライン５０２は、ソフトプログラミングを禁止されるＮＡＮＤストリングを表し、ライン５０４は、ソフトプログラミングできるＮＡＮＤストリングを表す。ソフトプログラミングを禁止されるＮＡＮＤストリングのビットラインＢＬ電圧５０２は、ＶＤＤ（例えば１．８〜３．３Ｖ）に上昇されている。ソフトプログラミング可能なＮＡＮＤストリングのビットラインＢＬ電圧５０４は０Ｖに維持される。
【００４８】
その結果現れる禁止ＮＡＮＤストリングのチャネル領域電圧ＶＣＨをライン５０６で示す。この結果現れる可能ＮＡＮＤストリングのチャネル領域電圧ＶＣＨをライン５０８で示す。ワードラインにＶＲＥＡＤを印加し、ドレイン側選択ゲートが電圧ＶＳＧによってオンになると、各ＮＡＮＤストリング内に、各メモリセルを介してビットラインまで伝導パスが確立される。禁止ＮＡＮＤストリングについてビットラインがＶＤＤに上昇されると、ドレイン側選択ゲートがビットライン電圧をＮＡＮＤストリングのチャネル領域へ伝達する。ワードライン及びドレイン選択ゲートに印加された電圧によって、禁止ＮＡＮＤストリングのチャネル領域をビットライン電圧レベルＶＤＤにプリチャージできるようになる。ソフトプログラミング可能なＮＡＮＤストリングの場合は、０Ｖのビットライン電圧によってチャネル領域が０Ｖに維持される。時間ｔ４にて、ドレイン側選択ゲート電圧ＶＤＳＧがレベルＶＳＧＤにまで低下する。ソフトプログラミングを禁止されるＮＡＮＤストリング内のドレイン側選択ゲートをターンオフするために、電圧ＶＳＧＤは電圧ＶＳＧよりも低くされる。これにより、時間ｔ４で、ソフトプログラミングを禁止されているＮＡＮＤストリングのチャネル領域がビットラインから遮断され、以下で説明するようにチャネル領域がブースト可能となる。例えば、一実施形態では、ＶＳＧＤは１．８〜３．３Ｖの範囲内にあり、ＶＳＧは３〜４．５Ｖの範囲内にある。プログラムされるＮＡＮＤストリング（そのビットラインは０Ｖである）は、ドレイン側選択ゲート電圧ＶＤＳＧがＶＳＧＤに降下される際には０Ｖに維持される。チャネル領域が０Ｖに維持され、ソフトプログラミング電圧を印加するときに電子をメモリセルのフローティングゲートへ引き寄せるためのパスが提供される。一実施形態では、時間ｔ１に、ドレイン選択ゲートラインＳＧＤをＶＳＧＤに上昇させる。この場合でも、ソフトプログラミングを禁止されたＮＡＮＤストリング内をプリチャージできるが、しかし、プリチャージレベルはビットライン電圧ＶＤＤの最高レベルにまでは上昇しない。
【００４９】
時間ｔ５にて、ソフトプログラミング中のブロックの各ワードラインにソフトプログラミング電圧ＶＳＰＧＭが印加される。ライン５０６で示すようにワードライン電圧がレベルＶＲＥＡＤからレベルＶＳＰＧＭへ上昇するのに従って、ソフトプログラミングを禁止されたＮＡＮＤストリングのチャネル領域が上昇する。このチャネル領域のブーストが、対応する高い正のバイアスの印加時に、これらＮＡＮＤストリングのメモリセルのソフトプログラミングを禁止する。ライン５０８で示すように、ソフトプログラミングが可能なＮＡＮＤストリングのチャネル領域は、ワードライン電圧がレベルＶＳＰＧＭに上昇するときに、０Ｖに維持される。チャネル領域が０Ｖにあり、ワードラインに高い正のバイアスがかかっている状態では、これらのメモリセルは、フローティングゲート内に電子が注入されることによって、ソフトプログラミングを経験する。時間ｔ７にて、各ワードラインのソフトプログラミング電圧ＶＳＰＧＭが再び０Ｖに低下する。ソフトプログラミングを禁止されたＮＡＮＤストリングのチャネル領域も約０Ｖに低下する。時間ｔ８で、ソフトプログラミングを禁止されたＮＡＮＤストリングのビットライン電圧が再び０Ｖに低下する。時間ｔ９にて、ドレイン側選択ゲートが、０Ｖを印加されてターンオフされる。
【００５０】
一般に、ソフトプログラミングは、ワードラインの共通のセットを共用しているメモリセルのブロック上で同時に実行される。図１６に示すように、ブロックの各ワードラインにソフトプログラミングパルスを印加した後に、図１２に示すバイアス条件の下で検証動作が実行される。検証動作で合格したＮＡＮＤストリングは、後続のソフトプログラミング電圧の印加中にそのビットラインがＶＤＤに上昇されることで、それ以降のソフトプログラミングを禁止される。検証動作で合格しなかったＮＡＮＤストリングには、更にソフトプログラミングが実行される。
【００５１】
図１７は、メモリセルのブロックの多数のＮＡＮＤストリングをプログラムするために、１セットのワードラインに印加することができる一連のソフトプログラミング電圧パルスを示す。禁止ＮＡＮＤストリング（ビットラインにＶＤＤを有する）の結果として得られるチャネル領域電圧ＶＣＨをライン５１２で示し、可能ＮＡＮＤストリング（ビットラインに０Ｖを有する）のチャネル領域電圧ＶＣＨをライン５１０で示す。各ソフトプログラミング電圧パルスは２つの離散ピーク電圧レベルを含む。ワードラインに読み出しパス電圧ＶＲＥＡＤを、次にレベルＶＳＰＧＭ１のソフトプログラミング電圧を印加することにより、第１ソフトプログラミング電圧パルスが生成される。ワードラインにＶＲＥＡＤを印加するときに、ビットライン電圧ＶＤＤが禁止ＮＡＮＤストリングのチャネル領域へ伝達される。ワードライン電圧がＶＳＰＧＭ１に上昇すると、チャネル領域がＶＢＯＯＳＴ１の量に比例してブーストされる。ＶＢＯＯＳＴ１は、ソフトプログラミング電圧レベルＶＳＰＧＭ１と読み出しパス電圧レベルＶＲＥＡＤの間の差と等しい。チャネル領域電圧はＶＢＯＯＳＴ１に比例してレベルＶＤＤから上昇する。可能ＮＡＮＤストリング５１０のチャネル領域電圧は、ソフトプログラミングを可能にするために、ブーストされず０Ｖに維持される。ブーストされたチャネル電圧はＶＢＯＯＳＴ１に比例するが、必ずしも直線状でなくてよい。ゲート誘発ドレインリーク及び他のメカニズムによるリーク電流がチャネルを放電すること場合があり、チャネルブーストによるＶＢＯＯＳＴ１への依存が影響を受ける。
【００５２】
読み出しパス電圧ＶＲＥＡＤが、再び、第２ソフトプログラミング電圧パルスに対してワードラインに印加される。禁止ＮＡＮＤストリングのチャネル領域がＶＤＤにプリチャージされる。次に、ワードラインに第２レベルＶＳＰＧＭ２のソフトプログラミング電圧が印加され、ブーストレベルＶＢＯＯＳＴ２が生じる。ソフトプログラミング電圧レベルが上昇すると、禁止ＮＡＮＤストリング内のチャネルブーストのレベルが上昇する。読み出しパス電圧は第２パルスの場合も同様であるが、ソフトプログラミング電圧は上昇している。その結果、このソフトプログラミンの上昇に比例して、ソフトプログラミング禁止ＮＡＮＤストリング内のチャネルブーストのレベルがＶＢＯＯＳＴ１からＶＢＯＯＳＴ２へ上昇する。
【００５３】
次に、第３ソフトプログラミング電圧パルスが印加され、最初に禁止ストリングのチャネルをＶＤＤにプリチャージするためのＶＲＥＡＤの印加が開始される。次に、ソフトプログラミング電圧が第３レベルＶＳＰＧＭ３とされると、第３レベルのブーストＶＢＯＯＳＴ３が生成される。禁止ＮＡＮＤストリングのチャネルが、ＶＢＯＯＳＴ３と比例する第３の量だけブーストされる。
【００５４】
禁止ＮＡＮＤストリング内のブーストされたチャネル電圧が高くなり過ぎると、ソフトプログラミング動作が悪影響を受ける可能性がある。ソフトプログラミング中に、ソース側選択ゲートトランジスタのゲートが接地される（例えば、図１４のソース選択トランジスタ４０２）。ソフトプログラミング電圧パルスは、禁止ＮＡＮＤストリングのチャネル領域を比較的高い電圧（例えば５〜１０Ｖ）にブーストする。ソフトプログラミング電圧が上昇するに従い、ブースト量も増える。チャネル領域内のブーストのレベルが高くなり過ぎると、この選択ゲートトランジスタのブレークダウンが発生する可能性がある。選択ゲートトランジスタのドレイン側にはブーストされたチャネル電圧が存在する。トランジスタのゲート領域が０Ｖで、ドレイン領域が高い電圧を有する状態では、ブレークダウンが発生する可能性がある。考えられるブレークダウンの１つの原因に、選択ゲートトランジスタのドレイン領域内におけるバンド間トネリングがあり、これは一般にゲート誘発ドレインリーク又はＧＩＤＬと呼ばれる。ＧＩＤＬによって生成された電子を、ワードラインＷＬ０におけるメモリセルの下のブーストされたチャネル範囲に向けて加速させる場合がある。これにより、いわゆるホット電子が生じ、次にこれがワードラインＷＬ０におけるメモリセルのフローティングゲート内に注入されると、望ましくない閾値電圧のシフト及びソフトプログラミング妨害が生じる。
【００５５】
ＧＩＤＬは、ドレイン側選択ゲートの隣のＮＡＮＤストリング内のメモリセルのドレイン領域内、例えば、ドレイン選択ゲートトランジスタ４１６の隣のワードラインＷＬ５におけるメモリセル４１４のドレイン領域内においても生じる。一般的に、ドレイン側選択ゲートはブーストの間１．５〜２．５Ｖといった高い電圧を有するが、禁止ＮＡＮＤストリングのチャネル内のブーストレベルが高い場合には、やはりチャネルＧＩＤＬが生じる可能性がある。
【００５６】
ＧＩＤＬが、ワードラインＷＬ０における選択ゲートトランジスタ（例えば、メモリセル４０４）の隣のメモリセルのブーストされたチャネル領域、並びに、ＮＡＮＤストリング内の別のメモリセルのチャネル領域を放電させる可能性もある。禁止ＮＡＮＤストリング内のブースト電圧レベルが放電すると、チャネル電位が低下して、ソフトプログラミング妨害が起こることがある。ソフトプログラミング妨害は、意図しないメモリセルのソフトプログラミングを意味する。チャネル電位が十分に低下すると、ソフトプログラミング電圧により、選択されていないストリングのメモリセルへの電子の注入が生じる。例えば図３を参照すると、ＮＡＮＤストリング４２は、ソフトプログラミングを禁止されるべきであるが、ワードラインＷＬ０〜ＷＬ３にソフトプログラミング電圧を印加している最中にチャネル電位の低下を経験する場合には、メモリセル７２、７４、７６、７８が誤ってソフトプログラムされる可能性がある。
【００５７】
従来のソフトプログラミング技術は、プリチャージを単一の読み出しパス電圧ＶＲＥＡＤに頼ったものであったため、禁止ＮＡＮＤストリングのチャネル内におけるブースト量を制御できなかった。ソフトプログラミング電圧ＶＳＰＧＭが上昇すると、ＶＲＥＡＤの値はそのまま維持されるため、禁止ＮＡＮＤストリング内のブーストのレベルが上昇する。装置の寸法が縮小され続けているので、これらの高いブーストレベルは、特に選択ゲートに隣接したワードライン上のメモリセルについて、高レベルのソフトプログラミング妨害を生じさせることが予想される。
【００５８】
本開示の実施形態は、ソフトプログラミング中に禁止ＮＡＮＤストリング内のブースト量を制御するために、ソフトプログラミングプリチャージ電圧を提供する。図１８は、ブロック又は別単位のメモリセルをソフトプログラミングする一実施形態によるタイミング図である。ソフトプログラミング動作全体を通して、ソース側選択ゲートラインと共通ソースラインは０Ｖに維持される。上述したように、ソースラインに１〜１．５Ｖの電圧を使用して、ソース側選択ゲートの遮断特性を向上させることができる。時間ｔ１には、ＶＳＧが選択ゲートドレインラインＳＧＤに印加されることで、ドレイン側選択ゲートが開放される。時間ｔ２には、ソフトプログラミングプリチャージ電圧ＶＳＰＰＣが、選択されたブロックの各ワードラインに印加される。一実施形態では、ソフトプログラミングプリチャージ電圧は約５〜１０Ｖである。しかし、別の実装形態では、これ以外の値を使用して、以降で説明する所望のブースト特性を達成することも可能である。これは、図１６〜図１７に示した、時間ｔ２に読み出しパス電圧ＶＲＥＡＤがワードラインに印加される従来技術とは対照的である。一般的に、電圧ＶＲＥＡＤは約４．５〜５．５Ｖである。ソフトプログラミング中にチャネルブーストの適切なレベルを達成するのではなく、読み出し中に選択されていないメモリセルをオンにするのに望ましいレベルに基づいて、ＶＲＥＡＤに固定値を使用することがより重要である。その低く、固定されたレベルのために、追加のパルスが印加されてソフトプログラミング電圧が上昇すると、禁止ＮＡＮＤストリングのブーストチャネル電圧に上昇が生じる。
【００５９】
ソフトプログラミングプリチャージ電圧ＶＳＰＰＣを利用することで、本開示による実施形態は、ソフトプログラミング禁止ＮＡＮＤストリング内のブーストレベルを制御することができる。時間ｔ３に、ソフトプログラミングを禁止されるべきＮＡＮＤストリングのビットラインが電圧ＶＤＤに上昇される。ソフトプログラミングされるべきＮＡＮＤストリングのビットラインは０Ｖに維持される。禁止ＮＡＮＤストリングのチャネル領域は、時間ｔ３において、ビットラインに供給された電圧レベルに従ってプリチャージされる。禁止ストリングのビットラインにおける電圧ＶＤＤは、選択ゲートによって、ストリングのチャネル領域内に伝達される。０Ｖを有するソフトプログラムされるべきストリングは、それらのチャネル領域内に伝達される。
【００６０】
時間ｔ４には、ドレイン側選択ゲート電圧がレベルＶＳＧＤに低下され、ソフトプログラミングされるべきＮＡＮＤストリングについてドレイン側選択ゲートがオン状態に維持される一方で、ソフトプログラミングを禁止されるべきＮＡＮＤストリングについて選択ゲートが遮断される。ビットラインがＶＤＤにあり、ドレイン側選択ゲートはより低い電圧を有するので、禁止されるべきＮＡＮＤストリングがビットラインから遮断される。ソフトプログラミングを受けているＮＡＮＤストリングのビットラインが０Ｖであるので、選択ゲートはチャネルをビットラインに接続した状態を維持する。時間ｔ５には、ソフトプログラミング電圧ＶＳＰＧＭが、選択されたブロックの全てのワードラインに印加される。禁止ＮＡＮＤストリングのチャネル領域は、ＶＳＰＧＭとＶＳＰＰＣとの差に従って上昇する。他のＮＡＮＤストリングのチャネル領域は０Ｖに維持されるので、それらのメモリセルをソフトプログラミングすることができる。チャネル領域からワードラインに正のバイアスが印加されているそれらのメモリセルのフローティングゲート内へ、電子が移動する。禁止ＮＡＮＤストリングでは、ソフトプログラミング電圧ＶＳＰＧＭにより、ソフトプログラミングを禁止するためのチャネルブーストが可能になる。
【００６１】
図１９は、本開示の一実施形態による、ワードラインのグループに印加された一連のソフトプログラミング電圧パルスを示す。禁止ＮＡＮＤストリング及び可能ＮＡＮＤストリング内の結果として得られるチャネル電圧ＶＣＨをそれぞれライン５３０、５３２で示す。図１９の実施形態では、図１８に示したとおりのソフトプログラミングプリチャージ電圧ＶＳＰＰＣを利用する。最初に、第１レベルＶＳＰＰＣ１のソフトプログラミングプリチャージ電圧を印加することによって、第１ソフトプログラミングパルスが生成される。各ビットラインを禁止又は可能条件に設定し、ドレイン選択ゲート電圧を低下させた後に、各ワードラインにレベルＶＳＰＧＭ１でソフトプログラミング電圧が印加される。第１ソフトプログラミング電圧レベルＶＳＰＧＭ１と第１ソフトプログラミングプリチャージレベルＶＳＰＰＣ１の間の差ＶＢＯＯＳＴによって、禁止ＮＡＮＤストリングのチャネル領域内でのブーストのレベルが決定される。禁止ＮＡＮＤストリング内のチャネルブーストのレベルは、初期値ＶＤＤから、ＶＢＯＯＳＴに比例した量だけ上昇する。
【００６２】
図１９に示す第２ソフトプログラミングパルスは、最初に、レベルＶＳＰＰＣ２のソフトプログラミングプリチャージ電圧を印加することで生成される。ソフトプログラミングプリチャージ電圧のレベルは、第１レベルＶＳＰＰＣ１からΔＶＳＰＰＣだけ上昇する。次に、ソフトプログラミング電圧がレベルＶＳＰＧＭ２で各ワードラインに印加される。ソフトプログラミング電圧は、第１レベルＶＳＰＧＭからΔＶＳＰＧＭだけ上昇する。ΔＶＳＰＧＭはΔＶＳＰＰＣとほぼ等しい。したがって、ＶＳＰＧＭ２とＶＳＰＰＣ２の間の差ＶＢＯＯＳＴは、ＶＳＰＧＭ１とＶＢＯＯＳＴ１の間の差ＶＢＯＯＳＴとほぼ等しい。これにより、禁止ＮＡＮＤストリングのチャネル領域における一定量のブーストが、ライン５３０で示すとおりに達成される。第２ソフトプログラミング電圧パルスの印加中に、禁止ＮＡＮＤストリングのチャネル領域が、プリチャージレベルＶＤＤから第１ソフトプログラミングパルスを印加して達成された量とほぼ等しい量だけブーストされる。
【００６３】
第３ソフトプログラミングパルスは、最初にレベルＶＳＰＰＣ３でソフトプログラミングプリチャージ電圧を印加し、次にレベルＶＳＰＧＭ３でソフトプログラミング電圧を印加することにより、生成される。ソフトプログラミングプリチャージ電圧はΔＶＳＰＰＣだけ上昇し、ソフトプログラミング電圧はΔＶＳＰＧＭだけ上昇する。ΔＶＳＰＰＣとΔＶＳＰＧＭはほぼ等しいため、禁止ＮＡＮＤストリングおいてＶＢＯＯＳＴと比例するあるレベルのブーストが達成されることで、先行のブーストレベルとほぼ等しくなる。
【００６４】
一実施形態では、ΔＶＳＰＧＭとΔＶＳＰＰＣは等しい値ではない。そのため、禁止ＮＡＮＤストリングのチャネル領域内のブースト量はパルス毎に一様ではない。例えば、ΔＶＳＰＧＭがΔＶＳＰＰＣよりも大きい場合は、後続のパルスのチャネルブーストが増加する。それでも、制御可能なソフトプログラミングプリチャージ電圧ＶＳＰＰＣを使用するため、正確なブーストレベルを達成できる。一実施形態では、ソフトプログラミング中に値ΔＶＳＰＧＭ及びΔＶＳＰＰＣのうちの１つまたは複数を変更して、ソフトプログラミング電圧又はソフトプログラミングプリチャージ電圧を繰り返し毎に異なる量だけ上昇させることが可能である。
【００６５】
図２０は、本開示の一実施形態に従って、メモリセルのユニット（例えばブロック）をソフトプログラミングする方法のフローチャートである。一実施形態においては、最初にメモリセルのユニットを消去した後に、ソフトプログラミング方法が実行される。一実施形態では、この方法を図８のステップ２０２にて実行し、消去及びソフトプログラミングをプログラミングとは別に実行することができる。ステップ７００では、ソフトプログラミング電圧ＶＳＰＧＭがその開始値に初期化される。ステップ７０２では、ソフトプログラミングプリチャージ電圧ＶＳＰＰＣがその開始値に初期化される。ステップ７０４で、ソフトプログラミングカウンタＳＰＣがその開始値に初期化される。ソフトプログラミングＳＰＣは、セルのグループ対してソフトプログラミングを試みる回数を限定するために使用される。ステップ７０６で、セルのブロックのビットラインとソース選択ゲートラインがグループ化され、ソースラインに１〜１．５Ｖの低電圧が印加される。ステップ７０８では、ドレイン選択ゲートラインに電圧ＶＳＧ（例えば３〜４．５Ｖ）が印加され、そのブロックの各ＮＡＮＤストリングについてドレイン選択ゲートがオンされる。
【００６６】
ステップ７１０では、開始値にある選択されたブロックの各ワードラインにソフトプログラミングプリチャージ電圧ＶＳＰＰＣが印加される。例えば図１９では、ステップ７１０で、方法の第１繰り返し中に、レベルＶＳＰＰＣ１のソフトプログラミングプリチャージ電圧を印加することができる。ステップ７１２では、ソフトプログラミングを禁止される各ＮＡＮＤストリングにビットラインに電圧ＶＤＤ（例えば１．８〜３．３Ｖ）が印加される。一般的に、この方法の第１繰り返しの最中においては、全てのＮＡＮＤストリングがソフトプログラミング可能となる。ステップ７１４では、ドレイン選択ゲートラインにＶＳＧＤ（例えば１．８〜３．３Ｖ）が印加される。ドレイン選択ゲートラインをＶＳＧからＶＳＧＤに低下させることで、ドレイン選択ゲート電圧の低下によりドレイン選択ゲートが遮断されるため、ステップ７１２でビットラインに印加されたＶＤＤを有するＮＡＮＤストリングがビットラインから断絶される。これらの０Ｖのビットライン電圧を帯びたＮＡＮＤストリングは、それらのドレイン選択ゲートがゲートにＶＳＧＤを帯びてオン状態に留まるので、それらのビットラインと接触状態を保つ。ステップ７１６では、各ワードラインに開始レベルのソフトプログラミング電圧が印加される。再び図１９を参照すると、ステップ７１６では、選択されたブロックの各ワードラインに第１ソフトプログラミング電圧レベルＶＳＰＧＭ１を印加することができる。これと共に、ステップ７１０、７１６では、図１９に示すように、選択されたブロックの各ワードラインに単一のソフトプログラミング電圧パルスを印加する。ステップ７１８では、各ワードライン上の電圧が０Ｖに戻された後に、各ビットライン上の電圧が０Ｖに低下され、次にドレイン選択ゲートライン上の電圧が０Ｖに低下される。
【００６７】
ステップ７２０では、ソフトプログラミング検証動作が実行されて、どのＮＡＮＤストリングがソフトプログラミングに成功したかが判定される。一実施形態では、ステップ７２０にて、図１２のバイアス条件が適用される。各ワードラインは、一般的には０Ｖといった低電圧に接続され、各選択ゲートがオンされ、共通ソースラインにＶＤＤが印加される。ビットラインはまず０Ｖに放電され、その後、ソフトプログラミング検証動作の一部の最中に浮遊状態に維持される。ビットラインの充電が可能となる特定の時間の後に、検出増幅器がビットライン電圧を所定の電圧ＶＳＥＮＥＶと比較する検出動作を実行する。ビットライン電圧がＶＳＥＮＥＶよりも低い場合には、メモリセルは、ＮＡＮＤストリング内の少なくとも１つのメモリセルが一般的にＶＳＥＮＥＶよりも高い閾値電圧を有した状態であり、ソフトプログラムに成功したものとされる。
【００６８】
ステップ７２２では、ソフトプログラミングについて検証が成功しているＮＡＮＤストリングの数が所定の最小数よりも多いか否かが決定される。多い場合には、ステップ７２４にて、ソフトプログラミング動作に合格した旨の合格状態が報告される。少ない場合には、ソフトプログラミングカウンタＳＰＣが最大限度値（例えば２０）に対してチェックされる。ソフトプログラミングカウンタがこの所定最大値よりも小さい場合には、ソフトプログラミングはステップ７３０へ進む。ソフトプログラミングカウンタが所定の最大繰り返し数に達すると、ステップ７２８にて、ソフトプログラミング動作に失敗した旨の失敗状態が報告される。
【００６９】
ステップ７３０では、ソフトプログラミングカウンタが１だけ増分される。ステップ７３２では、ソフトプログラミング電圧ＶＳＰＧＭがΔＶＳＰＧＭだけ増分される。例えば、図１９に示すように、ソフトプログラミング電圧を第１レベルＶＳＰＧＭ１から第２レベルＶＳＰＧＭ２に増分することができる。ステップ７３４では、ソフトプログラミングプリチャージ電圧ＶＳＰＰＣがΔＶＳＰＰＣだけ増分される。例えば、図１９に示すように、ソフトプログラミングプリチャージ電圧を第１レベルＶＳＰＰＣ１からＶＳＰＰＣ２へ増分できる。図１９ではΔＶＳＰＰＣと等しいΔＶＳＰＧＭが示されているが、他の実施形態ではこれらの値は等しくなくてよい。さらに、一実施形態では、以下に説明するように、ソフトプログラミングプリチャージ電圧は全く増分されない。別の実施形態では、ソフトプログラミングプリチャージ電圧は、各ソフトプログラミングパルスの後では増分されず、１つおきのパルス又は他のインターバルの後に増分される。ある実装形態では、ブースとしたチャネルが依然十分低く増分が不要なので、多数の初期パルスについてソフトプログラミングプリチャージ電圧の増分を行わない。この多数の初期パルス後に、ソフトプログラミングプリチャージ電圧の増分を開始することができる。ソフトプログラミング電圧及びソフトプログラミングプリチャージ電圧の増分後に、方法はステップ７０６へ戻り、より高いプログラミングプリチャージ電圧及びソフトプログラミング電圧レベルにある第２ソフトプログラミング電圧パルスの印加を開始する。
【００７０】
本開示の一実施形態は、各ソフトプログラミング電圧パルスについて、ソフトプログラミングプリチャージ電圧を一様なレベルに維持する。図２１では、ソフトプログラミングプリチャージ電圧ＶＳＰＰＣとして１つの値を使用する。ソフトプログラミング電圧ＶＳＰＧＭは先述したとおりに増分される。レベルＶＳＰＰＣのソフトプログラミングプリチャージ電圧とレベルＶＳＰＧＭ１のソフトプログラミング電圧が印加されることで、第１ソフトプログラミング電圧パルスが生成される。ＶＳＰＧＭとＶＳＰＰＣ間の差はＶＢＯＯＳＴ３であり、この差によって、これに比例するレベルのチャネルブーストが禁止ストリング内に生成される。同じレベルＶＳＰＰＣでソフトプログラミングプリチャージ電圧が印加された後に、レベルＶＳＰＧＭ２でソフトプログラミング電圧が印加されることで、第２ソフトプログラミング電圧パルスが生成される。ＶＳＰＧＭ２とＶＳＰＰＣの差は、ＶＢＯＯＳＴ４に比例するチャネルブーストの第２レベルを生成する。レベルＶＳＰＰＣのソフトプログラミングプリチャージ電圧が印加され、次にレベルＶＳＰＧＭ３のソフトプログラミング電圧が印加されることで、第３ソフトプログラミング電圧パルスが作成される。ＶＳＰＧＭ３とＶＳＰＰＣ間の差により、ＶＢＯＯＳＴ５に比例する第３レベルのチャネルブーストが生成される。
【００７１】
これら３つのソフトプログラミング電圧パルスによって生成されるブースト量を、図１７に示した先行技術のブーストレベルと対比させるために、ＶＢＯＯＳＴ３、ＶＢＯＯＳＴ４、ＶＢＯＯＳＴ５として示す。図２３の実施形態では、読み出しパス電圧ＶＲＥＡＤではなくソフトプログラミングプリチャージ電圧ＶＳＰＰＣを利用するので、ブースト量の制御が可能である。ブースト量をソフトプログラミングプリチャージ電圧の値に基づいて制御することで、ソフトプログラミングを禁止されたＮＡＮＤストリング内にゲート誘発ドレインリークを発生させる可能性のある高いブースト電位を防止できる。
【００７２】
一実施形態では、試験中に、ソフトプログラミングプリチャージ電圧のレベル（１又は複数）を、１又は複数の製造されたデバイスの特性に基づいて決定することができる。例えば、一実施形態では、ソフトプログラミングプリチャージ電圧は各デバイスに基づいて選択される。デバイスに対して、製造工程の一部として試験が行われる。その試験に基づいて、ソフトプログラミングプリチャージ電圧の最適値が選択される。一実施形態では、ＮＡＮＤストリング内で、ソフトプログラミングプリチャージ電圧プログラムのどのレベルにおいて妨害又はゲート誘発ドレインリークが開始するかを決定することで上述の試験を実行できる。これらのレベルを観察することで、妨害や他の問題を回避しながら、適当なブーストを達成できるソフトプログラミングプリチャージ電圧の最適値が得られる。別の実施形態では、ソフトプログラミングプリチャージ電圧は、複数のデバイスで構成されたグループの特徴に基づいたものであってよい。例えば、上述した方法で多くのデバイスの試験を実施し、これら全てのデバイスの平均に基づいて最良値を選択できる。
【００７３】
本発明の前記の詳細な説明は図解及び説明のために提示された。網羅的となる、あるいは本発明を開示されている正確な形式に制限することは意図されていない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲はここに添付される請求項により定められることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成21年7月9日(2009.7.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリの動作方法であって、
選択されていないワードラインに読み出しパス電圧(VREAD)を印加している間に、１又は複数の読み出し基準電圧(VRA)を使用して、選択されたワードラインに接続された１又は複数の記憶素子を読み出すことによって、１セットのワードライン(WL0,WL1,WL2)に接続されている不揮発性記憶素子からデータを読み出すステップと、
前記１セットのワードラインに接続された第１グループ(40)の不揮発性記憶素子をソフトプログラミングするために、前記１セットのワードラインに１又は複数のプログラミング電圧パルスを印加するステップを備えており、
前記１又は複数のプログラミング電圧パルスを印加するステップが、前記１セットのワードラインに第１電圧(VSPPC)を印加し、次に、より高い第２電圧(VSPGM)を印加するステップを有しており、前記第１電圧(VSPPC)が前記パス電圧(VREAD)とは異なることを特徴とする方法。
【請求項２】
前記１又は複数のプログラミング電圧パルスを印加するステップが、
第１プログラミング電圧パルスの前記第１電圧(VSPPC)を第１電圧レベル(VSPPC1)にて印加し、前記第１プログラミング電圧パルスの前記第２電圧(VSPGM)を第２電圧レベル(VSPGM1)にて印加することによって、前記第１プログラミング電圧パルスを印加するステップと、
第２プログラミング電圧パルスの前記第１電圧(VSPPC)を第３電圧レベル(VSPPC3)にて印加し、前記第２プログラミング電圧パルスの前記第２電圧(VSPGM)を第４電圧レベル(VSPGM3)にて印加することによって、前記第２プログラミング電圧パルスを印加するステップを備えており、
前記第３電圧レベル(VSPPC3)は前記第１電圧レベル(VSPPC1)よりも高く、前記第４電圧レベル(VSPGM3)は前記第２電圧レベル(VSPGM1)よりも高いことを特徴とする請求項１に記載の方法。
【請求項３】
前記第２プログラミング電圧パルスが、前記第１プログラミング電圧パルスの後に印加され、
前記第１プログラミング電圧パルスの印加後、及び、前記第２プログランミング電圧パルスの印加前に、第３プログラミング電圧パルスを印加するステップをさらに備えており、
前記第３プログラミング電圧パルスの前記第１電圧(VSPPC)が、前記第１電圧レベル(VSPPC1)で印加されることを特徴とする請求項２に記載の方法。
【請求項４】
前記第１電圧レベル(VSPPC1)と前記第２電圧レベル(VSPGM1)との差(VBOOST)が、前記第３電圧レベル(VSPPC3)と前記第４電圧レベル(VSPGM3)との差とほぼ等しいことを特徴とする請求項２または３に記載の方法。
【請求項５】
前記１又は複数のプログラミング電圧パルスを印加するステップが、
第１プログラミング電圧パルスの前記第１電圧(VSPPC)を第１電圧レベル(VSPPC1)にて印加し、前記第１プログラミング電圧パルスの前記第２電圧(VSPGM)を第２電圧レベル(VSPGM1)にて印加することによって、前記第１プログラミング電圧パルスを印加するステップと、
第２プログラミング電圧パルスの前記第１電圧(VSPPC)を前記第１電圧レベル(VSPPC1)にて印加し、前記第２プログラミング電圧パルスの前記第２電圧(VSPGM)を第３電圧レベル(VSPGM2)にて印加することによって、前記第２プログラミング電圧パルスを印加するステップを備えており、
前記第３電圧レベル(VSPGM2)は前記第２電圧レベル(VSPGM1)よりも高いことを特徴とする請求項１に記載の方法。
【請求項６】
前記第２電圧(VSPGM)を前記１セットのワードライン(WL0,WL1,WL2)に印加している間に、前記１セットのワードラインに接続されている第２グループ(42)の不揮発性記憶素子のビットラインに禁止電圧を印加することによって、前記第２グループのソフトプログラミングを禁止するステップと、
前記禁止電圧を印加している間に、前記１セットのワードラインに前記第１電圧(VSPPC)を印加することによって、前記第２グループ(42)の不揮発性記憶素子のチャネル領域をプリチャージするステップと、
前記禁止電圧を印加している間に、前記１セットのワードライン(WL0,WL1,WL2)に前記第２電圧(VSPGM)を印加することによって、前記第２グループ(42)の不揮発性記憶素子の前記チャネル領域をブーストするステップ、
をさらに備えていることを特徴とする請求項１に記載の方法。
【請求項７】
前記１又は複数のプログラミング電圧パルスを印加するステップが、
第１プログラミング電圧パルスを印加するステップであって、前記第２電圧(VSPGM)を第１レベル(VSPGM1)における印加を含むステップと、
第２プログラミング電圧パルスを印加するステップであって、前記第２電圧(VSPGM)を第２レベル(VSPGM2)における印加を含むステップを備えており、
前記チャネル領域をブーストするステップが、前記第１プログラミング電圧パルスを印加している間に、前記チャネル領域を第１の量(VBOOST1)だけブーストするステップと、前記第２プログラミング電圧パルスを印加している間に、前記チャネル領域を第２の量(VBOOST2)だけブーストするステップを備えていることを特徴とする請求項６に記載の方法。
【請求項８】
前記１又は複数のプログラミング電圧パルスを印加するステップが、前記１セットのワードライン(WL0,WL1,WL2)に接続されている前記不揮発性記憶素子を消去する要求に応答して実行されることを特徴とする請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記１セットのワードライン(WL0,WL1,WL2,WL3)が、不揮発性記憶素子のブロック(90)に接続されており、
前記第１グループ(40)の不揮発性記憶素子が、前記ブロックの第１ＮＡＮＤストリング(40)であり、
前記ブロックが、前記１又は複数のプログラミング電圧パルスを印加している間にソフトプログラミングを禁止される第２ＮＡＮＤストリング(42)を備えていることを特徴とする請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
前記１セットのワードラインに接続された前記不揮発性記憶素子が、マルチ状態フラッシュメモリセルであることを特徴とする請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
不揮発性メモリシステムであって、
１セットのワードライン(WL0,WL1,WL2)と、
前記１セットのワードラインと通信する第１グループ(40)の不揮発性記憶素子と、
前記１セットのワードラインと通信する第２グループ(42)の不揮発性記憶素子と、
前記１セットのワードライン、前記第１及び第２グループの記憶素子と通信する管理回路(120)を備えており、
前記管理回路は、前記第２グループのソフトプログラミングを禁止しながら、前記第１グループをソフトプログラミングするために、前記１セットのワードラインに複数のプログラミング電圧パルスを印加し、前記第２グループに禁止電圧を印加し、
前記管理回路は、前記１セットのワードラインにプリチャージ電圧(VSPPC)を印加し、その後、より高いソフトプログラミング電圧(VSPGM)を印加することによって、各プログラミング電圧パルスを印加し、
前記プリチャージ電圧は、前記プログラミング電圧パルスのうちの少なくとも２つについて、異なるレベル(VSPPC1,VSPPC3)で印加されることを特徴とする不揮発性メモリシステム。
【請求項１２】
前記複数のプログラミング電圧パルスが、第１プログラミング電圧パルスと第２プログラミング電圧パルスを備えており、
前記管理回路(120)は、前記第１プログラミング電圧パルスの前記プリチャージ電圧(VSPPC)を第１電圧レベル(VSPPC1)にて印加し、前記第１プログラミング電圧パルスの前記ソフトプログラミング電圧(VSPGM)を第２電圧レベル(VSPGM1)にて印加し、
前記管理回路(120)は、前記第２プログラミング電圧パルスの前記プリチャージ電圧(VSPPC)を第３レベル(VSPPC3)にて印加し、前記第２プログラミング電圧パルスの前記ソフトプログラミング電圧(VSPGM)を第４レベル(VSPGM3)にて印加し、
前記第３レベル(VSPPC3)は前記第１レベル(VSPPC1)よりも高く、前記第４レベル(VSPGM3)は前記第２レベル(VSPGM1)よりも高いことを特徴とする請求項１１に記載の不揮発性メモリシステム。
【請求項１３】
前記第１電圧レベルと前記第２電圧レベルとの差(VBOOST1)が、前記第３電圧レベルと前記第４電圧レベルとの差(VBOOST3)と実質的に異なることを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１４】
前記第１グループ(40)が第１ＮＡＮＤストリング(40)であり、
前記第２グループ(42)が第２ＮＡＮＤストリング(42)であり、
前記管理回路(120)は、前記ソフトプログラミング電圧を印加しながら前記第２ＮＡＮＤストリング(42)のビットラインに禁止電圧を印加することによって、前記第２ＮＡＮＤストリング(42)のソフトプログラミングを禁止することを特徴とする請求項１１〜１３のいずれか一項に記載の不揮発性メモリシステム。
【国際調査報告】
2010510616.tif 000025
2010510616.tif 000026