(57)【要約】  プログラミング電圧が低減された不揮発性の一度だけプログラム可能なメモリセルを形成する方法を記載する。隣接するｐ−ｉ−ｎダイオードは、約８より大きな誘電率を有する高誘電率材料からなる誘電性遮断アンチヒューズと組み合わせられる。好ましい実施形態では、高誘電率材料は、原子層成長法によって形成される。ダイオードは、シリサイドに接して結晶化された堆積された低欠陥半導体材料からなることが好ましい。そのようなセルのモノリシックな３次元メモリアレイは、ウェハ基板上に積層メモリレベルで形成されることができる。
2010510656.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
シリサイド層、ジャーマナイド層またはシリサイド−ジャーマナイド層に隣接して結晶化され、堆積された半導体材料からなる隣接するｐ−ｉ−ｎダイオードと、
ダイオードを有する電気的に直列に配置され、８より大きい誘電率を有する誘電体を含む誘電性遮断アンチヒューズと、
を含む半導体装置。
【請求項２】
請求項１記載の半導体装置において、
半導体材料は、多結晶である半導体装置。
【請求項３】
請求項１記載の半導体装置において、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される半導体装置。
【請求項４】
請求項３記載の半導体装置において、
誘電体は、ＨｆＯ2 またはＡｌ2 Ｏ3 である半導体装置。
【請求項５】
請求項１記載の半導体装置において、
シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層は、（ａ）チタンシリサイド、チタンシリサイド−ジャーマナイド、またはチタンジャーマナイド、または（ｂ）コバルトシリサイド、コバルトシリサイド−ジャーマナイド、またはコバルトジャーマナイドである半導体装置。
【請求項６】
請求項１記載の半導体装置において、
半導体材料は、シリコン、ゲルマニウムおよび／またはシリコン−ゲルマニウム合金を含む半導体装置。
【請求項７】
請求項６記載の半導体装置において、
隣接するｐ−ｉ−ｎダイオードは、隣接するｐ−ｉ−ｎダイオードの下の下部導電体と隣接するｐ−ｉ−ｎダイオードの上の上部導電体との間で垂直に配向され配置され、
誘電性遮断アンチヒューズは、隣接するｐ−ｉ−ｎダイオードと上部導電体との間、または隣接するｐ−ｉ−ｎダイオードと下部導電体との間に配置される半導体装置。
【請求項８】
請求項７記載の半導体装置において、
上部導電体または下部導電体は、シリコン層を含まない半導体装置。
【請求項９】
請求項７記載の半導体装置において、
シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層は、隣接するｐ−ｉ−ｎダイオードの上にあり、
誘電性遮断アンチヒューズは、隣接するｐ−ｉ−ｎダイオードの下にある半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
誘電性遮断アンチヒューズは、約５０Å以下の厚みである半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
誘電性遮断アンチヒューズは、約２０Å以下の厚みである半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
誘電性遮断アンチヒューズは、原子層成長法によって形成される半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
誘電性遮断アンチヒューズの一部は、絶縁破壊を受けて、隣接するｐ−ｉ−ｎダイオードと上部導電体との間、または隣接するｐ−ｉ−ｎダイオードと下部導電体との間で、誘電性遮断アンチヒューズを通る導電性パスを形成する半導体装置。
【請求項１４】
請求項６記載の半導体装置において、
下部導電体、隣接するｐ−ｉ−ｎダイオードおよび上部導電体は、すべて、半導体基板の上に形成される半導体装置。
【請求項１５】
請求項６記載の半導体装置において、
隣接するｐ−ｉ−ｎダイオードは、支柱の形態である半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層は、完成装置内に存在しない半導体装置。
【請求項１７】
第１のメモリレベルであって、
基板上に形成された複数の第１の実質的に平行で実質的に共平面の導電体と、
第１の導電体上に形成された複数の第２の実質的に平行で実質的に共平面の導電体と、
シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に隣接して結晶化された半導体材料を含む、複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードと、
約８より大きな誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズと、
それぞれが、隣接するｐ−ｉ−ｎダイオードのうちの１つと、および誘電性遮断アンチヒューズのうちの１つとを含む複数のメモリセルと、を含み、
各隣接するｐ−ｉ−ｎダイオードは、第１の導電体のうちの１つと第２の導電体のうちの１つとの間に配置され、
各誘電性遮断アンチヒューズは、第１の導電体のうちの１つと隣接するｐ−ｉ−ｎダイオードのうちの１つとの間、または第２の導電体のうちの１つと隣接するｐ−ｉ−ｎダイオードのうちの１つとの間に配置される第１のメモリレベル。
【請求項１８】
請求項１７記載の第１のメモリレベルにおいて、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される第１のメモリレベル。
【請求項１９】
請求項１７記載の第１のメモリレベルにおいて、
半導体材料は、シリコン、ゲルマニウムおよび／またはシリコン−ゲルマニウム合金を含む第１のメモリレベル。
【請求項２０】
請求項１７記載の第１のメモリレベルにおいて、
誘電性遮断アンチヒューズは、隣接するｐ−ｉ−ｎダイオードの下に配置される第１のメモリレベル。
【請求項２１】
請求項１７記載の第１のメモリレベルにおいて、
誘電性遮断アンチヒューズは、隣接するｐ−ｉ−ｎダイオードの下に配置され、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層は、隣接するｐ−ｉ−ｎダイオード上に配置される第１のメモリレベル。
【請求項２２】
請求項１７記載の第１のメモリレベルにおいて、
少なくとも第２のメモリレベルが、第１のメモリレベル上にモノリシックに形成される第１のメモリレベル。
【請求項２３】
基板上に形成されたモノリシックな３次元メモリアレイであって、
（ａ）基板上にモノリシックに形成され、（ｉ）第１の方向に延在する複数の第１の実質的に平行で実質的に共平面の導電体と、（ｉｉ）第１の方向と異なる第２の方向に延在し、第１の導電体上にある、複数の第２の実質的に平行で実質的に共平面の導電体と、（ｉｉｉ）それぞれが第１の導電体のうちの１つと第２の導電体のうちの１つとの間に垂直に配置され、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に隣接して結晶化され、堆積された半導体材料からなる複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードと、（ｉｖ）８より大きい誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズと、（ｖ）それぞれが、ダイオードのうちの１つと、直列に配置された誘電性遮断アンチヒューズのうちの１つと、を含む複数のメモリセルと、を含む第１のメモリレベルと、
（ｂ）第１のメモリレベル上にモノリシックに形成された第２のメモリレベルと、
を含むモノリシックな３次元メモリアレイ。
【請求項２４】
請求項２３記載のモノリシックな３次元メモリアレイにおいて、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択されるモノリシックな３次元メモリアレイ。
【請求項２５】
不揮発性メモリセルを形成し、プログラムする方法であって、
堆積された半導体材料を含む隣接するｐ−ｉ−ｎダイオードを形成するステップと、
堆積された半導体材料に接してシリサイド、シリサイド−ジャーマナイドまたはジャーマナイドの層を形成するステップと、
シリサイド、シリサイド−ジャーマナイドまたはジャーマナイドの層に接して、堆積された半導体材料を結晶化させるステップと、
８より大きい誘電率を有する誘電体の層を形成するステップと、
誘電体の層の一部を絶縁破壊にさらすステップと、を含み、
メモリセルは、隣接するｐ−ｉ−ｎダイオードおよび誘電体の層を含む方法。
【請求項２６】
請求項２５記載の方法において、
誘電体の層は、原子層成長法によって堆積される方法。
【請求項２７】
請求項２５記載の方法において、
誘電体の層は、厚みが５０Å以下である方法。
【請求項２８】
請求項２７記載の方法において、
誘電体の層は、厚みが２０Å以下である方法。
【請求項２９】
請求項２５記載の方法において、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される方法。
【請求項３０】
請求項２９記載の方法において、
誘電体は、ＨｆＯ2 またはＡｌ2 Ｏ3 である方法。
【請求項３１】
請求項２５記載の方法において、
堆積された半導体材料は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウム合金を含む方法。
【請求項３２】
請求項２５記載の方法において、
シリサイド、シリサイド−ジャーマナイドまたはジャーマナイドは、（ａ）チタンシリサイド、チタンシリサイド−ジャーマナイドまたはチタンジャーマナイド、または（ｂ）コバルトシリサイド、コバルトシリサイド−ジャーマナイドまたはコバルトジャーマナイドである方法。
【請求項３３】
請求項２５記載の方法において、
隣接するｐ−ｉ−ｎダイオードは、第１の導電体と第２の導電体との間に配置され、誘電体の層は、（ａ）隣接するｐ−ｉ−ｎダイオードと第１の導電体との間、または（ｂ）隣接するｐ−ｉ−ｎダイオードと第２の導電体との間に配置される方法。
【請求項３４】
請求項３３記載の方法において、
第１の導電体と第２の導電体との間にプログラミング電圧を印加することによって、誘電層の一部を絶縁破壊にさらすステップが達成される方法。
【請求項３５】
請求項３４記載の方法において、
プログラミング電圧は、約８Ｖを超えない方法。
【請求項３６】
請求項３３記載の方法において、
隣接するｐ−ｉ−ｎダイオードは、垂直に配向され、第１の導電体と第２の導電体との間に垂直に配置され、第２の導電体は、第１の導電体上にある方法。
【請求項３７】
請求項３６記載の方法において、
隣接するｐ−ｉ−ｎダイオードを形成するステップは、
第１の導電体を形成するステップと、
第１の導電体を形成するステップ後に、第１の導電体上に半導体積層を堆積するステップと、
単独のパターン化ステップで支柱の形態で、半導体積層をパターン化しエッチングするステップと、
半導体積層をパターン化およびエッチングするステップ後に、支柱上に第２の導電体を形成するステップと、を含み、
装置の完成後、隣接するｐ−ｉ−ｎダイオードは、支柱内に配置される方法。
【請求項３８】
請求項２５記載の方法において、
誘電体の層の一部を絶縁破壊にさらすステップの間にメモリセルがプログラムされる方法。
【請求項３９】
請求項２５記載の方法において、
半導体材料は、多結晶である方法。
【請求項４０】
基板上に第１のメモリレベルをモノリシックに形成する方法であって、
第１の方向に延在する、複数の第１の実質的に平行で実質的に共平面の導電体を基板上に形成するステップと、
第１の導電体上に複数の垂直に配向され、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して結晶化された半導体材料を含む隣接するｐ−ｉ−ｎダイオードを形成するステップと、
それぞれが第１の導電体のうちの１つと第２の導電体のうちの１つとの間に垂直に配置される隣接するｐ−ｉ−ｎダイオード上にあり、第１の方向と異なる第２の方向に延在する、複数の第２の実質的に平行で実質的に共平面の導電体を形成するステップと、
それぞれが、隣接するｐ−ｉ−ｎダイオードのうちの１つと第１の導電体のうちの１つとの間、または隣接するｐ−ｉ−ｎダイオードのうちの１つと第２の導電体のうちの１つとの間に配置された、複数の誘電性遮断アンチヒューズを形成するステップと、を含み、
誘電性遮断アンチヒューズは、約８より大きな誘電率を有する誘電体を含む方法。
【請求項４１】
請求項４０記載の方法において、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される方法。
【請求項４２】
請求項４０記載の方法において、
半導体材料は、シリコン、ゲルマニウムおよび／またはシリコン−ゲルマニウム合金を含む方法。
【請求項４３】
請求項４０記載の方法において、
（ａ）誘電性遮断アンチヒューズは、ダイオードの下に配置され、シリサイド、シリサイド−ジャーマナイドまたはジャーマナイド層は、ダイオード上に配置される方法。
【請求項４４】
請求項４０記載の方法において、
基板は、単結晶シリコンを含む方法。
【請求項４５】
請求項４０記載の方法において、
少なくとも第２のメモリレベルは、第１のメモリレベル上にモノリシックに形成される方法。
【請求項４６】
モノリシックな３次元メモリアレイを基板上に形成する方法であって、
（ａ）基板上に、（ｉ）第１の方向に延在する複数の第１の実質的に平行で実質的に共平面の導電体を形成するステップと、（ｉｉ）第１の方向と異なる第２の方向に延在し、第１の導電体上にある複数の第２の実質的に平行で実質的に共平面の導電体を形成するステップと、（ｉｉｉ）シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して結晶化され、堆積された半導体材料からなり、それぞれが第１の導電体のうちの１つと第２の導電体のうちの１つとの間に垂直に配置された、複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードを形成するステップと、（ｉｖ）８より大きい誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズを形成するステップと、（ｖ）それぞれがダイオードのうちの１つと直列に配置された誘電性遮断アンチヒューズのうちの１つを含む、複数のメモリセルを形成するステップと、を含む方法により形成される第１のメモリレベルをモノリシックに形成するステップと、
（ｂ）第１のメモリレベル上に第２のメモリレベルをモノリシックに形成するステップと、
を含む方法。
【請求項４７】
請求項４６記載の方法において、
誘電体は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮからなる群から選択される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電体間で直列に電気的に形成されたダイオードと誘電性遮断アンチヒューズとを含む不揮発性メモリセルに関する。一般的に、そのようなメモリセルをプログラムするのに必要な電圧を最小限にすることは有利である。
【背景技術】
【０００２】
関連出願
本願は、２００６年１１月１５日に出願された「P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse」という米国特許出願第１１／５６０，２８９号（特許文献１）、および２００６年１１月１５日に出願された「Method for Making a P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse」という米国特許出願第１１／５６０，２８３号（特許文献２）に基づいて優先権主張し、それぞれがあらゆる目的のためにその全体が本願明細書において参照により援用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願第１１／５６０，２８９号
【特許文献２】米国特許出願第１１／５６０，２８３号
【特許文献３】米国特許第６，９５２，０３０号
【特許文献４】米国特許出願第１０／９５５，５４９号
【特許文献５】米国特許出願第１１／１４８，５３０号
【特許文献６】米国特許出願第１１／１２５，６０６号
【特許文献７】米国特許出願第１０／７２８，４３６号
【特許文献８】米国特許出願第１０／８１５，３１２号
【特許文献９】米国特許出願第１１／４９６，９８６号
【特許文献１０】米国特許第５，９１５，１６７号
【特許文献１１】米国特許出願第１１／４４４，９３６号
【非特許文献】
【０００４】
【非特許文献１】McPherson et al, “Proposed universal relationship between dielectric breakdown and dielectric constant," Proceedings of 2002 IEDM, pp. 633-636
【発明の概要】
【０００５】
本発明は、次の特許請求の範囲によって定義され、この欄の何れも、それらの特許請求の範囲を限定するものとして見なされるべきではない。本発明は、一般的に、高誘電率アンチヒューズ材料からなる誘電性遮断アンチヒューズと、低抵抗半導体材料からなる半導体ダイオードと、を含む不揮発性メモリセルを対象とする。
【０００６】
本発明の第１の態様は、不揮発性メモリセルを形成し、プログラムする方法を提供し、この方法は、堆積された半導体材料を含む隣接するｐ−ｉ−ｎダイオードを形成するステップと、堆積された半導体材料に接して、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層を形成するステップと、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して、堆積された半導体材料を結晶化させるステップと、８より大きい誘電率を有する誘電体の層を形成するステップと、誘電体の層の一部を絶縁破壊にさらすステップと、を含み、メモリセルは、隣接するｐ−ｉ−ｎダイオードと、誘電体の層と、を含む。
【０００７】
本発明の他の態様は、基板上に形成された複数の第１の実質的に平行で実質的に共平面の導電体と、第１の導電体上に形成された複数の第２の実質的に平行で実質的に共平面の導電体と、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に隣接して結晶化された半導体材料を含む、複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードと、約８より大きな誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズと、を含み、各隣接するｐ−ｉ−ｎダイオードは、第１の導電体のうちの１つと第２の導電体のうちの１つとの間に配置され、各誘電性遮断アンチヒューズは、第１の導電体のうちの１つと隣接するｐ−ｉ−ｎダイオードのうちの１つ、または第２の導電体のうちの１つと隣接するｐ−ｉ−ｎダイオードのうちの１つとの間に配置され、複数のメモリセルは、それぞれが、隣接するｐ−ｉ−ｎダイオードのうちの１つと、誘電性遮断アンチヒューズのうちの１つと、を含む、第１のメモリレベルを提供する。
【０００８】
本発明の好ましい実施形態は、基板上に形成されたモノリシックな３次元メモリアレイを提供し、このメモリアレイは、（ａ）基板上にモノリシックに形成され、（ｉ）第１の方向に延在する複数の第１の実質的に平行で実質的に共平面の導電体と、（ｉｉ）第１の方向と異なる第２の方向に延在し、第１の導電体上にある複数の第２の実質的に平行で実質的に共平面の導電体と、（ｉｉｉ）シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に隣接して結晶化され、堆積された半導体材料からなり、それぞれが第１の導電体のうちの１つと第２の導電体のうちの１つとの間に垂直に配置された、複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードと、（ｉｖ）８より大きい誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズと、（ｖ）それぞれがダイオードのうちの１つと、直列に配置された誘電性遮断アンチヒューズのうちの１つと、を含む複数のメモリセルと、を含む、第１のメモリレベルと、（ｂ）第１のメモリレベル上にモノリシックに形成された第２のメモリレベルと、を含む。
【０００９】
本発明の他の態様は、半導体材料を含む隣接するｐ−ｉ−ｎダイオードと、隣接するｐ−ｉ−ｎダイオードの半導体材料に接するシリサイド層またはシリサイド−ジャーマナイド層と、８以上の誘電率を有する誘電体を含む誘電性遮断アンチヒューズと、を含み、隣接するｐ−ｉ−ｎダイオードおよび誘電性遮断アンチヒューズは、第１の導電体と第２の導電体との間で電気的に直列に配置されている装置を提供する。
【００１０】
本発明のさらなる他の態様は、不揮発性メモリセルを形成し、プログラムする方法を提供し、この方法は、堆積された半導体材料を含む隣接するｐ−ｉ−ｎダイオードを形成するステップと、堆積された半導体材料に接して、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層を形成するステップと、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して、堆積された半導体材料を結晶化させるステップと、８より大きい誘電率を有する誘電体の層を形成するステップと、誘電体の層の一部を絶縁破壊にさらすステップと、を含み、メモリセルは、隣接するｐ−ｉ−ｎダイオードおよび誘電体の層を含む。
【００１１】
本発明のさらなる態様は、基板上に第１のメモリレベルをモノリシックに形成する方法を提供し、この方法は、第１の方向に延在する複数の第１の実質的に平行で実質的に共平面の導電体を基板上に形成するステップと、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して結晶化された半導体材料を含む、複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードを第１の導電体上に形成するステップと、隣接するｐ−ｉ−ｎダイオード上にあり、第１の方向と異なる第２の方向に延在する複数の第２の実質的に平行で実質的に共平面の導電体を形成し、各隣接するｐ−ｉ−ｎダイオードは、第１の導電体のうちの１つと第２の導電体のうちの１つとの間で垂直に配置されるステップと、それぞれが、隣接するｐ−ｉ−ｎダイオードのうちの１つと、第１の導電体のうちの１つとの間、または隣接するｐ−ｉ−ｎダイオードのうちの１つと、第２の導電体のうちの１つとの間に配置された複数の誘電性遮断アンチヒューズを形成するステップと、を含み、誘電性遮断アンチヒューズは、誘電体を含み、誘電体は、約８より大きな誘電率を有する。
【００１２】
本発明の好ましい実施形態は、モノリシックな３次元メモリアレイを基板上に形成する方法を提供し、この方法は、（ａ）基板上に、（ｉ）第１の方向に延在する複数の第１の実質的に平行で実質的に共平面の導電体を形成するステップと、（ｉｉ）第１の方向と異なる第２の方向に延在し、第１の導電体上にある複数の第２の実質的に平行で実質的に共平面の導電体を形成するステップと、（ｉｉｉ）シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して結晶化され、堆積された半導体材料からなり、それぞれが第１の導電体のうちの１つと第２の導電体のうちの１つとの間に垂直に配置された、複数の垂直に配向された隣接するｐ−ｉ−ｎダイオードを形成するステップと、（ｉｖ）８より大きい誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズを形成するステップと、（ｖ）それぞれがダイオードのうちの１つと、直列に配置された誘電性遮断アンチヒューズのうちの１つを含む、複数のメモリセルを形成するステップと、を含む方法により形成される第１のメモリレベルをモノリシックに形成するステップと、（ｂ）第１のメモリレベル上に第２のメモリレベルをモノリシックに形成するステップと、を含む。
【００１３】
本願明細書で説明する本発明の態様および実施形態の各々は、単独でまたは互いに組み合わせて使用することができる。
以下に、好ましい態様および実施形態を、添付図面を参照して説明する。
【図面の簡単な説明】
【００１４】
【図１】米国特許第６，９５２，０３０号（特許文献３）のメモリセルの斜視図である。
【図２】メモリセルを含むメモリレベルの斜視図である。
【図３】クロスポイントアレイにおいて、半選択セルＨ、Ｆおよび未選択セルＵの不注意なプログラミングを回避しながら、選択セルＳをプログラムするためのバイアススキームを示す回路図である。
【図４】クロスポイントアレイにおいて、低減されたプログラミング電圧で、選択セルＳ、半選択セルＨ、Ｆ、未選択セルＵにわたる電圧を示す回路図である。
【図５】本発明の好ましい実施形態によって形成されたメモリセルの横断面図である。
【図６】本発明の他の実施形態によって形成されたメモリセルの横断面図である。
【図７】本発明のさらに他の実施形態によって形成されたメモリセルの横断面図である。
【図８ａ】本発明の好ましい実施形態によって形成されたモノリシックな３次元メモリアレイの第１のメモリレベルの形成における段階を示す横断面図である。
【図８ｂ】本発明の好ましい実施形態によって形成されたモノリシックな３次元メモリアレイの第１のメモリレベルの形成における段階を示す横断面図である。
【図８ｃ】本発明の好ましい実施形態によって形成されたモノリシックな３次元メモリアレイの第１のメモリレベルの形成における段階を示す横断面図である。
【発明を実施するための形態】
【００１５】
図１は、Hernerらの「High-density three-dimensional memory cell」という米国特許第６，９５２，０３０号（特許文献３）（以下、’０３０特許）に記載されたメモリセルの実施形態を示す。この不揮発性メモリセルでは、支柱３００は、ダイオード３０２と誘電性遮断アンチヒューズ１１８とを含み、上部導電体４００と下部導電体２００との間に電気的に直列に配置されている。このメモリセルの初期状態において、読み出し電圧が上部導電体４００と下部導電体２００との間に印加される場合、それらの間に微小電流が流れる。比較的大きなプログラミング電流を印加すると、プログラミング後にさらに多くの電流が同じ読み出し電圧で流れるように、図１のメモリセルが永久に変えられる。同じ印加読み出し電圧下におけるこの電流差によって、プログラムされたセルが、プログラムされていないセルと識別されることが可能となり、例えば、データ「０」は、データ「１」と識別される。
【００１６】
Hernerらの２００４年９月２９日に出願された「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献４）（以下、’５４９出願）、およびHernerらの２００５年６月８日に出願された「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献５）（以下、’５３０出願）（両者は、本発明の譲受人によって所有され、その全体が本願明細書において参照により援用されている）に詳細に説明されるように、ダイオード３０２は、初期のプログラムされていない装置において、比較的高い抵抗状態にある半導体材料からなる。ダイオード３０２にわたってプログラミング電圧を印加すると、高抵抗状態から低抵抗状態に半導体材料が変えられる。
【００１７】
図１に示すもののようなセルでは、プログラミング電圧は、２つのタスクを行なわなければならない。プログラミング電圧は、ダイオード３０２の半導体材料を高抵抗状態から低抵抗状態に変換しなければならず、少なくとも１つの導電性パスが誘電性遮断アンチヒューズ１１８を介して永久に形成される間に、誘電性遮断アンチヒューズ１１８の誘電体に絶縁破壊を受けさせなければならない。
【００１８】
図２は、複数のメモリセルを含むクロスポイントアレイに配置された図１のもののようなセルの第１のメモリレベルの一部を示す。各メモリセルは、上部導電体４００の１つと下部導電体２００の１つとの間に配置されている支柱３００（図１に示すダイオード３０２およびアンチヒューズ１１８を含む）を含む。上部導電体４００は、下部導電体２００の上方にあり、異なる方向に延在し、下部導電体２００に垂直であることが好ましい。そのようなメモリレベルの２、３またはそれ以上を、互いの上に垂直に積み重ねて、モノリシックな３次元メモリアレイを形成することができる。
【００１９】
図３は、図２に示すもののようなクロスポイントメモリアレイにおいてメモリセルをプログラムするために使用することができるバイアススキームを説明する。選択セルＳが１０ボルトのプログラミング電圧にさらされると仮定する（ここで供給される電圧は、単なる例である）。選択ビット線Ｂ０は１０ボルトに設定され、選択ワード線Ｗ０は０ボルトに設定され、選択セルＳにわたって１０ボルトにセットする。ビット線Ｂ０を選択セルＳと共有するセルＦの不注意なプログラミングを回避するために、未選択ワード線Ｗ１は、９ボルトに設定され、したがって、セルＦは、１ボルトのみにさらされ、それは、ダイオード用のターンオン電圧未満である。同様に、未選択ビット線Ｂ１は、１ボルトに設定され、したがって、セルＨは、ワード線Ｗ０を選択セルＳと共有し、１ボルトのみにさらされる。未選択セルＵは、選択セルＳとワード線もビット線も共有せず、−８ボルトにさらされる。この単純化された図では、１つのみの未選択ビット線Ｂ１および１つのみの未選択ワード線Ｗ１が示されることに留意すべきである。実際には、多くの未選択ワード線およびビット線がある。Ｎビット線およびＭワード線を有するアレイは、Ｎ−１Ｆセル、Ｍ−１ＨセルおよびＵセルの非常に大きな数（Ｎ−１）＊（Ｍ−１）を含む。
【００２０】
各Ｕセルのダイオードは、ダイオードの破壊電圧より低い電圧で逆バイアス下にあり、このセルを流れる電流を最小限にする（ダイオードは、一方の方向に他方の方向より電流を非対称的により容易に導く）。しかし、いくらか逆漏れ電流が必然的にあり、多くのＵセルにより、選択セルのプログラミングの間の逆漏れ電流が大電力を消耗する可能性がある。選択セルＳのプログラミング中に、プログラムされたＨセルおよびＦセルの順方向電流は小さいが、同様に電力を消耗する。高プログラミング電圧は、それ自体、多くの場合、生成するのが困難である。これらの理由のすべてによって、そのようなクロスポイントメモリアレイにおいて選択メモリセルをプログラムするのに必要な電気パルスの大きさを最小限にすることが望ましい。
【００２１】
特性寸法は、フォトリソグラフィプロセスによって形成することができる最も小さな特性である。トランジスタなどの水平配向された装置に関して、特性寸法が減少すると、一般に装置を操作するのに必要な電圧もまた減少することに留意すべきである。しかし、図１のメモリセルにおいて、メモリセルの垂直配向のために、一般的に、ダイオードの半導体材料を変形し、アンチヒューズを遮断させるのに必要な電気パルスの大きさは、特性寸法とともに減少しない。
【００２２】
’５１０出願において、誘電性遮断アンチヒューズは、半導体材料、例えば、シリコンからなる半導体ダイオードと組み合わせられ、ダイオードの半導体材料は、低抵抗状態で形成され、変換される必要がない。
’０３０特許および’５４９出願のダイオードは、シリコンなどの半導体材料をアモルファス状態で堆積することによって形成され、次いで、熱アニールを行ってシリコンを結晶化し、多結晶シリコンまたはポリシリコンダイオードを形成する。’５３０出願で説明するように、堆積されたアモルファスシリコンが、二酸化ケイ素および窒化チタンなどの、アモルファスシリコンが高い格子不整合を有する材料との単なる接触で結晶化される場合、ポリシリコンは、結晶欠陥の増加とともに生じ、その結果、ポリシリコンに高抵抗を引き起こす。この高欠陥ポリシリコンによるプログラミングパルスの適用は、外見上、ポリシリコンを変えられ、その結果、ポリシリコンに低抵抗を引き起こす。
【００２３】
しかし、堆積されたアモルファスシリコンが適切なシリサイドの層、例えば、チタンシリサイドまたはコバルトシリサイドの層に接して結晶化される場合、結果生じる結晶化されたシリコンが、より少ない欠陥ではるかに高質であり、はるかに低抵抗を有することが分かった。チタンシリサイドまたはコバルトシリサイドの格子面間隔は、シリコンのものに非常に近く、アモルファスシリコンが、有利な配向で適切なシリサイドの層に接して結晶化される場合、シリサイドは、シリコンの結晶成長にテンプレートをもたらして、欠陥形成を最小限にすると考えられる。高い格子不整合を有する材料にのみ隣接する結晶化された高欠陥シリコンと異なり、大きな電気パルスの適用は、シリサイド層に接して結晶化されたこの低欠陥低抵抗シリコンの抵抗をそれほど変えない。
【００２４】
そのような低欠陥低抵抗ダイオードと誘電性遮断アンチヒューズを組み合わせることによって、プログラミングパルスが、誘電性遮断アンチヒューズを遮断するのに十分であることのみを必要とするメモリセルを形成することができ、ダイオードは、その初期状態で、既に低抵抗であり、高抵抗−低抵抗変換を受ける必要のない半導体材料からなる。
【００２５】
’５１０出願の実施形態では、低欠陥ダイオードは、従来の誘電体、二酸化ケイ素からなる誘電性遮断アンチヒューズと組み合わせられる。そのような装置の誘電性遮断アンチヒューズは、確実に絶縁することができるほど十分に厚くなければならず、比較的大きなプログラミング電圧を要求する。このプログラミング電圧は、二酸化ケイ素アンチヒューズの厚みを低減することによって低減することができる。しかし、二酸化ケイ素アンチヒューズがより薄くなるとともに、欠陥に対してより弱くなり、不要な漏れ電流を許すこととなる。
【００２６】
アンチヒューズとして役立つ二酸化ケイ素層は、一般的に熱成長される。アンチヒューズの質は、改善することでき、欠陥は、高温で、例えば、１，０００℃でアンチヒューズを成長させることによって低減することができる。しかし、高温は、他の不利点を有し、ダイオードおよびメモリレベルの真下に形成されたＣＭＯＳ制御回路中のドーパントの不要な拡散を引き起こし、それらの装置を破損し、潜在的に破壊する。
【００２７】
材料は、特有の誘電率ｋを有する。材料の誘電率は、絶縁体としてのその挙動を説明する。従来形成された二酸化ケイ素などの良好な絶縁体は、３．９の低誘電率を有する。真空は、定義により、できるだけ低い誘電率１を有する。例えば、ＨｆＯ2 およびＡｌ2 Ｏ3 を含む一連の材料は、誘電体と考えられ、さらに、二酸化ケイ素より高い誘電率を有する。
ＨｆＯ2 またはＡｌ2 Ｏ3 などのｈｉｇｈｅｒ−ｋ材料の層は、誘電性遮断アンチヒューズとして機能を果たし、同じ電気的挙動を有するとともに、比較可能な質の二酸化ケイ素などのｌｏｗｅｒ−ｋ材料の層より厚くすることができる。
【００２８】
McPherson らは、「Proposed universal relationship between dielectric breakdown and dielectric constant」（２００２ＩＥＤＭ議事録、６３３〜６３６頁）（非特許文献１）において、低誘電率材料より低い電場でより高誘電率ｋを有する材料が、絶縁破壊を受けることを実証する。前述した理由で、メモリアレイにおいてプログラミング電圧を低減することが望ましい。本発明では、シリサイドに隣接して結晶化された堆積された低欠陥半導体材料からなるダイオードは、約８より大きな誘電率ｋを有するｈｉｇｈ−ｋ材料からなる誘電性遮断アンチヒューズと組み合わせられる。用語「堆積された半導体材料」は、シリコン、ゲルマニウム、または堆積されたシリコン−ゲルマニウム合金などの半導体材料を意味し、装置がその上に構成されることが可能な単結晶ウェハ基板を除外する。セルをプログラムするのに必要な電圧は、絶縁破壊にさらすことによって、アンチヒューズを遮断させるために要求されるものに過ぎない。ｈｉｇｈ−ｋ材料のアンチヒューズの形成は、プログラミング後に低漏れ電流でプログラムする前に、非常に信頼できるアンチヒューズを維持しながらプログラミング電圧を低減することに役立つ。
【００２９】
ｈｉｇｈ−ｋ誘電体は、同じまたはより良好なキャパシタンスを有するとともに、例えば、二酸化ケイ素のゲート酸化物より厚くすることができるので、トランジスタのゲート酸化物での使用のために調査されていることに留意すべきである。しかし、これらのゲート酸化物は、本願明細書で説明されるアンチヒューズより、トランジスタにおける異なる役割に役立つ。これらのゲート酸化物は、装置の寿命におけるどの時点でも、絶縁破壊を受けることが意図されない。
【００３０】
好ましい実施形態では、原子層成長法（ＡＬＤ）は、ｈｉｇｈ−ｋ材料の誘電性遮断アンチヒューズを形成するために使用される。ＡＬＤ技術の最近の進歩は、ｈｉｇｈ−ｋ材料の極めて高い品質の層を、非常に薄く、例えば、５０、３０、２０または１０Å以下に形成することを可能とした。この非常に薄い層は、漏れ電流が満足できる程度に低いような高品質であり、そのような薄い層は、低電圧で破壊される。
【００３１】
McPherson らは、ｈｉｇｈｅｒ−ｋ誘電体が、二酸化ケイ素などのｌｏｗｅｒ−ｋ誘電体よりもより一定のブレークダウン挙動を示す傾向があるというさらなる利点を有することを説明する。メモリアレイの誘電性遮断アンチヒューズが、広範囲のプログラミング電圧にわたって遮断する場合、たとえ低電圧がアレイのほとんどのメモリセルに十分であっても、プログラミング電圧は、ハイエンドな分配でアンチヒューズを遮断させるように十分に高くなければならない。分配強化は、プログラミング電圧のさらなる低減を可能とする。
多くのｈｉｇｈ−ｋ誘電体は、ＡＬＤを含む様々な堆積プロセスによって比較的低温で形成することができる。概して、加工温度を低くすることは、複雑な半導体装置の組立てにおいて常に有利であり、ドーパントの拡散、ピーリングなどを最小限にする。
【００３２】
ダイオードは、電流を非対称的に導いて、逆バイアス下より順方向バイアス下でより容易に導く。逆漏れ電流は、逆バイアス下で流れ、不適当である。逆漏れ電流は、ダイオードにわたって負電圧が低減された状態で、超一次的に低減する。例えば、ダイオードが−７ボルト未満であるなら、本発明でのように、低抵抗半導体材料からなる特性寸法が０．１５ミクロンのダイオードでは、逆漏れ電流は、−７．５×１０-11 アンプであった。電圧が−５．５ボルトである場合、逆漏れ電流は、実質的に、−３．０×１０-11 アンプに低減した。−４．５ボルトの電圧下では、逆漏れ電流は、１．６×１０-11アンプに低減した。図２に描写されたクロスポイントアレイでは、選択セルＳをプログラムするのに必要な低電圧が、未選択セルＵにわたってより低い負の電圧をもたらすことが思い出される。例えば、図４を参照して、選択セルＳ上のプログラミング電圧が５．４ボルトである必要があると想定する。選択されたビット線Ｂ０上の電圧は５ボルトであり、選択されたワード線Ｗ０は０ボルトであり、選択セルＳにわたって５．４ボルトである。未選択ビット線Ｂ１が１ボルトに設定され、未選択ワード線Ｗ１が４．４ボルトに設定されるなら、セルＨおよびＦは、両方とも１ボルトにさらされる。未選択セルＵは、図３の実施例における−８ボルトより極めて低い−３．４ボルトにさらされる。
【００３３】
これまで記載されたモノリシックなメモリアレイでは、一般的にシリコンがダイオードを形成することが好ましかった。ゲルマニウムは、シリコンより小さなバンドギャップを有し、シリコンとゲルマニウムの合金からなるダイオードが、純粋なシリコンダイオードより高い逆漏れ電流を有することが知られていた。漏れ電流は、ゲルマニウムの割合とともに増加する。クロスポイントメモリアレイでは、−３．４ボルトだけの未選択セルＵで、漏れ電流は実質的により少なく、この不利点を緩和する。本発明の譲受人によって所有され、その全体が本願明細書において参照により援用されているHernerらの２００５年５月９日に出願された「High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes 」という米国特許出願第１１／１２５，６０６号（特許文献６）（以下’６０６出願）に記載されるように、従来方法によってシリコンを堆積し結晶化させるために必要な温度は、一般的にアルミニウムおよび銅メタライゼーションと不適合であり、高温を許容することができない。この出願で説明するように、十分に高いゲルマニウム含有量を有するシリコン−ゲルマニウムダイオードを使用して全体の製造温度を低下させて、これらの低抵抗金属の使用を可能とし、装置性能を向上する。
【００３４】
図５は、本発明の好ましい実施形態によって形成されたメモリセルを示す。下部導電体２００は、好ましくは窒化チタンの接着層１０４、および好ましくはタングステンの導電性層１０６を含む。ｈｉｇｈ−ｋ誘電体からなる誘電性遮断アンチヒューズ１１８は、下部導電体２００上に形成される。例えば、窒化チタンのバリア層１１０は、誘電性遮断アンチヒューズ１１８と垂直に配向された隣接するｐ−ｉ−ｎダイオード３０２との間にある。層１１０は、実施形態によっては省略されてもよい。支柱３００は、バリア層１１０と、ダイオード３０２と、を含む。シリサイド層１２２は、コバルトシリサイドまたはチタンシリサイドが好ましく、上部導電体４００の一部であり、さらに、例えば、窒化チタン層４０４およびタングステン層４０６などの導電性層を含む（分かるように、シリサイド形成金属がダイオード３０２のシリコンに接するところにシリサイドが形成され、層１２２のクロスハッチングされた部分が、シリサイドではなく未反応金属である）。上部導電体４００は、基礎となる支柱３００とわずかにずれて示され、ページを延在する断面において示されるレール形状が好ましい。アンチヒューズ１１８での使用に好ましい材料として、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮが挙げられる。ダイオード３０２のシリコンは、堆積されたアモルファスであり、次いで結晶化されることが好ましい。実施形態によっては、ダイオード３０２を結晶化させ、次いで、完成装置に存在しないように、シリサイド１２２を揮散することが好ましい。バリア層および接着層などの図に示されていないさらなる層が存在していてもよく、または、含まれるいくつかのバリア層は、実施形態によっては省略されてもよい。
【００３５】
図６は、他の実施形態を示す。図５の実施形態と同様に、下部導電体２００が形成されている。支柱３００は、バリア層１１０（好ましくは、窒化チタン）、隣接するｐ−ｉ−ｎダイオード３０２、シリサイド層１２２、導電性バリア層１２３、ｈｉｇｈ−ｋ誘電体からなる誘電性遮断アンチヒューズ１１８、および導電性バリア層１２５を含む。上部導電体４００は、好ましくは窒化チタンの導電性接着層４０４と、例えば、タングステンの導電性層４０６とを含む。
【００３６】
図７は、他の別の実施形態を示す。図５、図６の実施形態と同様に、下部導電体２００が形成されている。支柱３００は、バリア層１１０（好ましくは、窒化チタン）および隣接するｐ−ｉ−ｎダイオード３０２を含む。短い支柱３０４は、支柱３００とは異なるエッチングステップでエッチングされ、シリサイド層１２２および導電性バリア層１２３を含む。上部導電体４００は、好ましくは窒化チタンの導電性接着層４０２と、例えば、タングステンの導電性層４０６とを含む。ｈｉｇｈ−ｋ誘電体からなる誘電性遮断アンチヒューズ１１８は、上部導電体４００と導電性バリア層１２３との間に介在する。それは、連続ブランケットとすることができ、または、示すように、上部導電体４００で模様を付けることができる。隣接するｐ−ｉ−ｎダイオードおよびｈｉｇｈ−ｋ誘電性遮断アンチヒューズを同様に含む多くの他の別の実施形態を推測することができる。
【００３７】
これらの各実施形態は、シリサイド層、ジャーマナイド層またはシリサイド−ジャーマナイド層に隣接して結晶化された、堆積された半導体材料からなる隣接するｐ−ｉ−ｎダイオードと、ダイオードを有する電気的に直列に配置され、８より大きい誘電率を有する誘電体を含む誘電性遮断アンチヒューズと、を含む半導体装置である。各実施形態では、垂直に配向されたダイオードは、下部導電体と上部導電体との間に配置され、誘電性遮断アンチヒューズは、ダイオードと上部導電体との間、またはダイオードと下部導電体との間に配置されている。これらの例において、上部導電体も下部導電体もシリコン層を含まない。
【００３８】
用語「隣接するｐ−ｉ−ｎダイオード」は、固有または低濃度にドープされた半導体材料を間に有する、一端に高濃度にドープされたｐ形半導体材料および他端に高濃度にドープされたｎ形半導体材料を有する半導体材料からなるダイオードについて説明し、ｐ形領域とｎ形領域との間にあってそれが遮断される前に、ほとんどの電流フローを防ぐのに十分な誘電性遮断アンチヒューズはない。そのようなダイオードが逆バイアス下で漏れ電流を最小限にするので、ｐ−ｉ−ｎダイオードは大きなメモリアレイでの使用に好ましい。
【００３９】
これらのセルのうちのいずれかにおいて、プログラミング前に、アンチヒューズ１１８は、完全であり、電流フローを妨げる。プログラミング中に、プログラミング電圧が、上部導電体４００と下部導電体２００との間に供給される場合、誘電性遮断アンチヒューズの一部は、絶縁破壊を受けて、隣接するｐ−ｉ−ｎダイオード３０２と上部導電体４００との間、または隣接するｐ−ｉ−ｎダイオード３０２と下部導電体２００との間で誘電性遮断アンチヒューズ１１８を介して導電性パスを形成する。
【００４０】
本発明の実施形態では、ｈｉｇｈ−ｋ誘電体からなる誘電性遮断アンチヒューズは、窒化チタンまたは導電性金属シリサイドなどの２つの金属または金属層の間に配置されることが好ましい。これらの導電性層は、アンチヒューズにわたってキャパシタンスの構成を支援して、アンチヒューズが、半導体層間、または半導体層と金属または金属層間に配置される場合より、より容易に遮断することを可能にする。
【００４１】
本発明の好ましい実施形態によって形成されるモノリシックな３次元メモリアレイの形成についての詳細な例を提供する。完全性のために、特定のプロセス条件、次元、方法および材料が提供される。しかし、そのような詳細は、限定することを意図せず、結果がやはり本発明の範囲以内にありながら、これらの詳細の多くを修正、省略、または増大することができることが理解される。例えば、’０３０特許、’５４９出願、’５３０出願、および’５１０出願からのいくつかの詳細が有用であり得る。本発明を不明瞭にしないようにするために、この特許とこれらの出願からのすべての詳細が含まれるとは限らないが、適切な教示が除外されることは意図されないことが分かる。
【００４２】
実施例
図８ａを参照すると、メモリの形成は、基板１００から開始する。この基板１００は、そのような基板上の、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素などのＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、エピタキシャル層、または他の任意の半導体材料などの本技術分野で公知の任意の半導体基板とすることができる。基板は、そこで製造された集積回路を含んでいてもよい。
絶縁層１０２は、基板１００上に形成されている。絶縁層１０２は、酸化ケイ素、窒化ケイ素、Ｓｉ−Ｃ−Ｏ−Ｈフィルムまたは他の適切な絶縁材料とすることができる。
【００４３】
第１の導電体２００は、基板１００および絶縁体１０２上に形成されている。接着層１０４は、絶縁層１０２と導電性層１０６との間に含まれて、導電性層１０６が絶縁層１０２に接着することを手助けする。上を覆う導電性層１０６がタングステンであるなら、窒化チタンが、接着層１０４として好ましい。導電層１０６は、タングステンなどの本技術分野で公知の任意の導電材料、またはタンタル、チタン、銅、コバルトまたはそれらの合金を含む他の材料を含むことができる。
【００４４】
一旦、導体レールを形成する層がすべて堆積されたなら、層は、任意の適切なマスキングおよびエッチングプロセスを使用してパターン化、エッチングされて、断面で図８ａに示す実質的に平行で実質的に共平面の導電体２００を形成する。導電体２００は、ページから延在する。１つの実施形態では、フォトレジストは、フォトリソグラフィによって堆積されてパターン化され、層がエッチングされ、次いで、標準プロセス技術を使用してフォトレジストを取り除く。
【００４５】
次に、誘電体１０８は、導体レール２００上に、およびその導体レール間に堆積される。誘電体１０８は、酸化ケイ素、窒化ケイ素または酸窒化ケイ素などの任意の公知の電気的絶縁材料とすることができる。好ましい実施形態では、高密度プラズマ方法によって堆積された二酸化ケイ素は、誘電体１０８として使用される。
【００４６】
最後に、導体レール２００上の過剰誘電体１０８は取り除かれ、誘電体１０８によって分離された導体レール２００の上端を露出して、実質的な平面を残す。結果生じる構造は、図８ａに示される。平面を形成するためのこの誘電体の過剰充填の除去は、化学機械平坦化（ＣＭＰ）またはエッチバックなどの本技術分野で公知の任意のプロセスによって行なうことができる。他の実施形態では、代わりにダマシン方法によって導電体２００を形成することができる。
【００４７】
図８ｂを参照して、次に、約８より大きな誘電率ｋを有するｈｉｇｈ−ｋ誘電体の薄い層１１８が形成される（簡単にするために、基板１００は、図８ｂおよび後の図から省略され、その存在が仮定される）。この材料についての誘電率ｋの値は、８〜５０であることが好ましく、約８〜約２５であることが最も好ましい。この層は、約１０〜約２００Åであることが好ましく、例えば、約２０〜約１００Åである。層１１８のための好ましい材料としては、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯＮおよびＺｒＳｉＡｌＯＮが挙げられる。実施形態によっては、これらの材料の２つ以上が混合されてもよい。最も好ましい材料としては、約２５の誘電率を有するＨｆＯ2 であり、または約９の誘電率を有するＡｌ2 Ｏ3 である。好ましい実施形態では、層１１８は、ＡＬＤによって形成されて、非常に高い品質のフィルムを形成する。高品質フィルムは、できるだけその理論密度に近い密度であることが好ましく、少数のピンホールを有する、またはピンホールがない完全な被覆を有し、電気的欠陥の低密度を有する。一般的に、より高い誘電率を有する比較可能なフィルム品質の材料は、低誘電率を有するものより厚いことが好ましい。例えば、ＡＬＤによって形成されたＡｌ2 Ｏ3 フィルムは、約５〜約８０Åの厚みを有することが好ましく、約３０Åが好ましく、一方、ＡＬＤによって形成されたＨｆＯ2 のフィルムは、約５〜約１００Åの厚みを有することが好ましく、約４０Åであることが好ましい。層１１８は、誘電性遮断アンチヒューズとして役立つ。実施形態によっては、層１１８を堆積する前に、導電性バリア層（図示せず）を堆積することが好ましい。例えば、約１００Åの窒化チタンのこのバリア層は、ｈｉｇｈ−ｋ誘電性遮断アンチヒューズ層１１８を堆積する一定の表面をもたらし、その層の均一性を改善することができる。
【００４８】
バリア層１１１は、層１１８上に堆積される。それは、任意の適切な厚み、例えば、５０〜２００Å、好ましくは１００Åで、任意の適切な導電性バリア材料、例えば、窒化チタンとすることができる。実施形態によっては、バリア層１１１は省略されてもよい。
支柱にパターン化される次の半導体材料を堆積する。半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、または他の適切な半導体、または半導体合金とすることができる。簡単にするために、ここでの説明は、半導体材料をシリコンと称するが、当然のことながら、当業者は、代わりに、これらの他の適切な材料のうちのいずれかを選択してもよい。
【００４９】
高濃度にドープされた下部領域１１２は、本技術分野で公知の任意の堆積およびドーピング方法によって形成することができる。シリコンを堆積し、次いで、ドープすることができるが、シリコンの堆積中にｎ形ドーパント原子、例えば、燐をもたらすドナーガスを流すことによって、もとの位置でドープされることが好ましい。高濃度にドープされた領域１１２は、約１００〜約８００Åの厚みであることが好ましい。
【００５０】
固有領域１１４は、本技術分野で公知の任意の方法によって形成することができる。領域１１４は、シリコン、ゲルマニウム、またはシリコンまたはゲルマニウムの任意の合金とすることができ、約１，１００〜約３，３００Å、好ましくは約２，０００Åの厚みを有する。高濃度にドープされた領域１１２および固有領域１１４のシリコンは、堆積されてアモルファスであることが好ましい。
【００５１】
半導体領域１１４、１１２は、ちょうど、基礎となるバリア層１１１、ｈｉｇｈ−ｋ誘電層１１８およびバリア層１１０と共に堆積され、支柱３００を形成するためにパターン化されエッチングされる。支柱３００は、ほぼ同じピッチおよび下の導電体２００とほぼ同じ幅を有し、その結果、各支柱３００が導電体２００上に形成される。多少のずれは許容することができる。
【００５２】
支柱３００は、任意の適切なマスキングおよびエッチングプロセスを使用して形成することができる。例えば、フォトレジストが堆積され、標準フォトリソグラフィ技術を使用してパターン化され、エッチングされることができ、次いで、フォトレジストが取り除かれる。または、他のある材料、例えば、二酸化ケイ素のハードマスクを半導体層スタック上に、その上の底反射防止膜（ＢＡＲＣ）とともに形成することができ、次いで、パターン化され、エッチングすることができる。同様に、誘電性反射防止膜（ＤＡＲＣ）を、ハードマスクとして使用することができる。
【００５３】
Chenの２００３年１２月５日に出願された「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献７）、またはChenの２００４年４月１日に出願された「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献８）に記載されたフォトリソグラフィ技術は、両方が本発明の譲受人によって所有され、その全体が本願明細書において参照により援用され、本発明によるメモリアレイの形成で使用される任意のフォトリソグラフィステップを行なうために有利に使用することができる。
誘電体１０８は、半導体支柱３００上に、および半導体支柱３００間に堆積されて、それらの間のギャップを満たす。誘電体１０８は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素などの任意の公知の電気的絶縁材料とすることができる。好ましい実施形態では、二酸化ケイ素は、絶縁材料として使用される。
【００５４】
次に、支柱３００上の誘電体は取り除かれ、誘電体１０８によって分離された支柱３００の上端を露出して、実質的な平面を残す。この誘電体の過剰充填の除去は、ＣＭＰまたはエッチバックなどの本技術分野で公知の任意のプロセスによって行なうことができる。ＣＭＰまたはエッチバック後、イオン注入は、高濃度にドープされたｐ形上部領域１１６を形成することによって行なわれる。ｐ形ドーパントは、例えば、２ｋｅＶの注入エネルギーおよび約３×１０15／ｃｍ2 の投与量でホウ素の浅い注入が好ましい。この注入ステップは、ダイオード３０２の形成を完成させる。結果生じる構造は、図８ｂに示される。今形成されたダイオードでは、高濃度にドープされた下部領域１１２は、ｎ形であり、一方、高濃度にドープされた上部領域１１６は、ｐ形であり、明らかに、ダイオードの極性を逆にすることができる。
【００５５】
要約すれば、支柱３００は、第１の導電体２００上の半導体積層を堆積し、単独のパターン化ステップにおいて、支柱３００の形態で半導体積層をパターン化しエッチングすることによって形成される。装置の完成後、隣接するｐ−ｉ−ｎダイオードは、支柱内に配置される。
図８ｃを参照すると、支柱３００上に形成された任意の自然酸化物を洗浄後、シリサイド形成金属、例えば、チタン、コバルト、クロム、タンタル、プラチナ、ニッケル、ニオブまたはパラジウムの層１２０が堆積される。層１２０は、チタンまたはコバルトであることが好ましい。層１２０がチタンであるなら、
その厚みは、約１０〜約１００Åであることが好ましく、約２０Åであることが最も好ましい。窒化チタン層４０４は層１２０に続く。両方の層１２０、４０４は、約２０〜約１００Åであることが好ましく、約５０Åであることが最も好ましい。次に、導電材料、例えば、タングステンの層４０６が堆積される。層４０６、４０４、１２０は、パターン化され、レール形状の上部導電体４００にエッチングされ、下部導電体２００に垂直な方向に延在することが好ましい。
【００５６】
次に、誘電体（図示せず）は、導電体４００上に、および導電体４００間に堆積される。誘電体は、酸化ケイ素、窒化ケイ素または酸窒化ケイ素などの任意の公知の電気的絶縁材料とすることができる。好ましい実施形態では、酸化ケイ素は、この誘電体として使用される。
第１のメモリレベルの形成が記載されてきた。増設メモリレベルは、この第１のメモリレベル上に形成されて、モノリシックな３次元メモリアレイを形成することができる。これまでに記載されたアレイは、単に１例であり、例えば、図６、図７に示すメモリセルのどちらかを含めて、他のように異なっていてもよい。
【００５７】
図１０ｃを参照して、シリサイド形成金属の層１２０が、高濃度にドープされた上部領域１１６のシリコンに接していることに留意すべきである。後の高温ステップの間に、層１２０の金属は、高濃度にドープされた領域１１６のシリコンのある部分と反応して、シリサイド層（図示せず）を形成する。このシリサイド層は、シリコンを結晶化させるのに必要な温度より低い温度で形成され、このように、領域１１２、１１４、１１６が大部分アモリファスである間に形成される。シリコン−ゲルマニウム合金が、高濃度にドープされた上部領域１１６に使用されるなら、シリサイド−ジャーマナイド層は、例えば、コバルトシリサイド−ジャーマナイドまたはチタンシリサイド−ジャーマナイドから形成してもよい。
【００５８】
メモリレベルのすべてが形成された後、各メモリレベルは形成されるにつれてアニールされることができるが、例えば、約６０秒間７５０℃でダイオード３０２を結晶化させるために単結晶アニールが行なわれる。結果生じるダイオードは、一般的に多結晶である。これらのダイオードの半導体材料が、良好な格子整合を有するシリサイドまたはシリサイド−ジャーマナイド層に接して結晶化されるので、ダイオード３０２の半導体材料は、低欠陥および低抵抗になる。
【００５９】
ＨｆＯ2 が誘電性遮断アンチヒューズ１１８に使用されるなら、ＨｆＯ2の結晶化温度より低い加工温度を維持するために注意するべきであり、約７００℃〜約８００℃であってもよい。結晶質ＨｆＯ2 の完全なアンチヒューズ層は、アモルファスＨｆＯ2の層よりはるかに高い漏出を有する。
実施形態によっては、導電体は、メモリレベル間で共有されることができ、つまり、上部導電体４００は、前述した次のメモリレベルの下部導電体として役立つ。他の実施形態では、中間誘電体（図示せず）は、図８ｃの第１のメモリレベル上に形成され、その表面は平坦化され、第２のメモリレベルの構成は、共有された導電体を有することなく、この平坦化中間誘電体上で開始する。
【００６０】
本発明は、プログラミング電圧の低減を可能にする。’０３０特許の実施形態では、アレイのセルほぼすべて（例えば、９９パーセントより大きい）をプログラムするのに十分なプログラミング電圧は、少なくとも８ボルトのプログラムされるセルにわたってのパルスを含む。本発明の実施形態では、これまでに説明したアレイのように、プログラミング電圧は低減されることができる。例えば、アレイのセルのほぼすべては、約８ボルト未満、実施形態によっては６ボルト未満または４．０ボルト未満のプログラミングパルスでプログラムされることができる。
【００６１】
実施形態によっては、プログラミングパルスが、逆バイアスでダイオードで適用されることが好ましい。これは、２００６年７月２８日に出願され、本発明の譲受人によって所有され、その全体が本願明細書において参照により援用されているKumar らの「Method For Using A Memory Cell Comprising Switchable Semiconductor Memory Element With Trimmable Resistance 」という米国特許出願第１１／４９６，９８６号（特許文献９）に記載されるように、アレイの未選択セルにわたって漏出を低減または取り除く際に利点を有する。
【００６２】
モノリシックな３次元メモリアレイは、多数のメモリレベルが、ウェハなどの単一基板上に、介在基板なしで形成されるものである。１つのメモリレベルを形成する層は、１つの既存レベルまたは複数の既存レベルの層上に直接堆積または成長される。対照的に、Leedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献１０）と同様に、積層メモリは、別個の基板上にメモリレベルを形成し、互いの上にメモリレベルを接着することにより構成された。基板は、薄くされてもよく、または結合前にメモリレベルから取り除かれてもよいが、メモリレベルが、別個の基板上に最初に形成されるので、そのようなメモリは、真のモノリシックな３次元メモリアレイではない。
【００６３】
基板上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板上に第１の高さで形成された第１のメモリレベルと、第１の高さと異なる第２の高さで形成された第２のメモリレベルと、を含む。３、４、８、または、実際には、任意の数のメモリレベルを、そのような多層アレイの基板上に形成することができる。
【００６４】
導電体がダマシン構成を使用して形成される同様のアレイを形成するための代替方法は、２００６年５月３１日に出願され、本発明の譲受人に委譲され、その全体が本願明細書において参照により援用されているRadigan らの「Conductive Hard Mask to Protect Patterned Features During Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献１１）に記載されている。Radigan らの方法は、本発明によるアレイを形成するために代わりに使用されてもよい。
【００６５】
製造の詳細な方法が、本願明細書に記載されているが、同じ構造を形成する任意の他の方法を使用することができ、結果は本発明の範囲以内にある。
前の詳細な説明は、本発明がとることができる多くの形態のうちの２，３のみについて記載した。このため、この詳細な説明は、限定の目的でではなく実例の目的で意図される。すべての均等物を含む以下の特許請求の範囲のみが、本発明の範囲を定義するように意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【国際調査報告】
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