(57)【要約】  トラップ制御型空間電荷制限電流（ｔｒａｐ−ｃｏｎｔｒｏｌｌｅｄ  ｓｐａｃｅ  ｃｈａｒｇｅ  ｌｉｍｉｔ  ｃｕｒｒｅｎｔ）を利用した抵抗変化型不揮発性メモリ素子、およびその製造方法を提供する。本発明に係るメモリ素子は、下部電極と、前記下部電極上に形成された電極と誘電体薄膜との間の拡散防止膜と、前記電極と誘電体薄膜との間の拡散防止膜上に形成され、電荷トラップの密度が異なる複数の層構造を有する誘電体薄膜と、前記誘電体薄膜上に形成された上部電極とを備える。
2010512018.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極上に形成された電極と誘電体薄膜との間の拡散防止膜と、
前記電極と誘電体薄膜との間の拡散防止膜上に形成され、電荷トラップの密度が異なる複数の層構造を有する誘電体薄膜と、
前記誘電体薄膜上に形成された上部電極と、
を備えることを特徴とするメモリ素子。
【請求項２】
前記誘電体薄膜内の層間に電荷トラップの移動を防止するための内部拡散防止膜をさらに備えることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記誘電体薄膜内の複数の層は、同一の誘電体物質または互いに異なる誘電体物質で形成されたことを特徴とする請求項１に記載のメモリ素子。
【請求項４】
前記誘電体薄膜において前記電荷トラップの密度に応じて異なる空間電荷制限電流（Ｓｐａｃｅ  Ｃｈａｒｇｅ  Ｌｉｍｉｔ  Ｃｕｒｒｅｎｔ）が流れることを特徴とする請求項１に記載のメモリ素子。
【請求項５】
前記誘電体薄膜は、チタニウム（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、鉛（Ｐｂ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、およびパラジウム（Ｐｂ）からなるグループから選択されたいずれか１つの金属と酸素との組合せからなる誘電性金属酸化物のいずれか１つで形成されたことを特徴とする請求項１に記載のメモリ素子。
【請求項６】
前記誘電体薄膜は、前記誘電性金属酸化物にチタニウム（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、鉛（Ｐｄ）、およびランタン（Ｌａ）族の元素からなるグループから選択されたいずれか１つをドーパントとして添加したことを特徴とする請求項５に記載のメモリ素子。
【請求項７】
前記電極と誘電体薄膜との間の拡散防止膜および内部拡散防止膜は、酸化物または窒化物であることを特徴とする請求項１に記載のメモリ素子。
【請求項８】
前記電極と誘電体薄膜との間の拡散防止膜および内部拡散防止膜は、有機物の自己組織化単分子膜（ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ  ｍｏｎｏｌａｙｅｒ）で形成されたことを特徴とする請求項１に記載のメモリ素子。
【請求項９】
前記電極と誘電体薄膜との間の拡散防止膜および内部拡散防止膜は、０．５ｎｍ〜３ｎｍの範囲の厚さを有するように形成されたことを特徴とする請求項１に記載のメモリ素子。
【請求項１０】
前記電極と誘電体薄膜との間の拡散防止膜は、Ａｌ2Ｏ3、ＳｉＯ2、ＺｎＯ2、ＡｌＮ、およびＳｉ3Ｎ4からなるグループから選択されたいずれか１つで形成されたことを特徴とする請求項１に記載のメモリ素子。
【請求項１１】
前記誘電体薄膜は、３ｎｍ〜１００ｎｍの範囲の厚さを有するように形成されたことを特徴とする請求項１に記載のメモリ素子。
【請求項１２】
前記誘電体薄膜を形成している物質は、３〜１０００の範囲の誘電率を有することを特徴とする請求項１に記載のメモリ素子。
【請求項１３】
前記上部電極および下部電極は、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、銀（Ａｇ）、白金（Ｐｔ）、および金（Ａｕ）からなるグループから選択されたいずれか１つの金属元素で形成されたことを特徴とする請求項１に記載のメモリ素子。
【請求項１４】
前記上部電極および下部電極は、ＩＴＯ、ＩＺＯ、ＲｕＯ2、およびＩｒＯ2からなるグループから選択されたいずれか１つの導電性酸化物で形成されたことを特徴とする請求項１に記載のメモリ素子。
【請求項１５】
ａ）下部電極を形成するステップと、
ｂ）前記下部電極上に電極と誘電体薄膜との間の拡散防止膜を形成するステップと、
ｃ）前記電極と誘電体薄膜との間の拡散防止膜上に電荷トラップの密度が異なる複数の層構造を有する誘電体薄膜を形成するステップと、
ｄ）前記誘電体薄膜上に上部電極を形成するステップと、
を含むことを特徴とするメモリ素子の製造方法。
【請求項１６】
前記誘電体薄膜内の層間に電荷トラップの移動を防止するための内部拡散防止膜を形成するステップをさらに含むことを特徴とする請求項１５に記載のメモリ素子の製造方法。
【請求項１７】
前記誘電体薄膜内の複数の層は、同一の誘電体物質または互いに異なる誘電体物質で形成することを特徴とする請求項１５に記載のメモリ素子の製造方法。
【請求項１８】
前記ｃ）前記誘電体薄膜を形成するステップにおいて、蒸着条件を調整して誘電体薄膜内の層間電荷トラップの密度が異なるように形成することを特徴とする請求項１５に記載のメモリ素子の製造方法。
【請求項１９】
前記蒸着条件は、蒸着温度、蒸着時間、蒸着率、および蒸着方法の少なくともいずれか１つであることを特徴とする請求項１８に記載のメモリ素子の製造方法。
【請求項２０】
前記誘電体薄膜を形成する方法は、ＡＬＤ（Ａｍｏｔｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥ−ＡＬＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ａｍｏｔｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈａｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈａｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  ＢｅａｍＥｐｉｔａｘｙ）法、およびスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）法からなるグループから選択されたいずれか１つの方法を利用することを特徴とする請求項１９に記載のメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ素子およびその製造方法に関し、詳細には、トラップ制御型空間電荷制限電流（ｔｒａｐ−ｃｏｎｔｒｏｌｌｅｄ  ｓｐａｃｅ  ｃｈａｒｇｅ  ｌｉｍｉｔ  ｃｕｒｒｅｎｔ）を利用した抵抗変化型不揮発性メモリ素子、およびその製造方法に関する。
【背景技術】
【０００２】
携帯用コンピュータ、携帯電話機、ＭＰ３プレーヤ、デジタルカメラなど多様な形態の電子製品が次第に小型化し、多機能化しつつあるので、これらの装置に使用される情報記憶装置である不揮発性メモリ素子においても、低電力、高集積化に対する要求が次第に大きくなってきている。
【０００３】
現在、不揮発性メモリ技術は、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）における電子制御を基盤としたフラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）が主流をなしている。しかし、フラッシュメモリは、フローティングゲートに高電界を印加して電子を制御する構造であるため、他のメモリ素子に比べて素子構造が相対的に複雑で、高集積化の実現が容易でないという短所を有する。
【０００４】
かかる問題を解決するために、相変化物質を利用した相変化メモリ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ、ＯＵＭメモリ）が提案されている。ＯＵＭメモリは、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とも呼ばれ、相変化物質層の２種類の状態（すなわち、結晶状態−非晶質状態）が有する電気伝導度の差を利用するメモリ素子である。このような相変化メモリ素子は、フラッシュメモリに比べて比較的に簡単な構造を有するため、理論的には高集積化の実現が可能である。
【０００５】
しかし、相変化物質層が結晶状態から非晶質状態、または非晶質状態から結晶状態に相変化するためには熱を必要とし、相変化に必要な熱を獲得するためには、セル当り１ｍＡ程度の電流が求められる。これによって、充分な電流の供給のためには、配線を厚く形成しなければならないため、高集積化を行なうことが容易でない。
【０００６】
また、他の実施形態のメモリ素子として、相変化無しで電気抵抗が変化する物質を利用した不揮発性メモリ素子であるＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が最近盛んに研究されている。しかし、ＲｅＲＡＭは、低い抵抗状態において金属電流の特性を示すので、素子駆動時に消費される電流量が多く、高い駆動電力を必要とする短所がある。また、素子の再現性が低いために製造が容易でないという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、前述した問題を解決するために提案されたものであって、その目的は、トラップ制御型空間電荷制限電流を利用した抵抗変化型不揮発性メモリ素子およびその製造方法を提供することにある。
【０００８】
また、他の目的は、トラップ制御型空間電荷制限電流を利用した抵抗変化型不揮発性メモリ素子の電荷トラップの分布を効率よく制御可能なメモリ素子およびその製造方法を提供することにある。
【０００９】
また、本発明の更なる目的は、単純な製造工程を利用することによって、高集積化が可能なメモリ素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前述した目的を達成するために、本発明の一側面に係るメモリ素子は、下部電極と、前記下部電極上に形成された電極と誘電体薄膜との間の拡散防止膜と、前記電極と誘電体薄膜との間の拡散防止膜上に形成され、電荷トラップの密度が異なる複数の層構造を有する誘電体薄膜と、前記誘電体薄膜上に形成された上部電極と、を備える。また、本発明のメモリ素子は、前記誘電体薄膜内の層間に電荷トラップの移動を防止するための内部拡散防止膜をさらに備えることができる。
【００１１】
前記誘電体薄膜内の複数の層は、同一の誘電体物質または互いに異なる誘電体物質で形成されることができ、前記誘電体薄膜において前記電荷トラップの密度に応じて異なる空間電荷制限電流が流れ得る。
【００１２】
また、前記誘電体薄膜は、チタニウム（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、鉛（Ｐｂ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、およびパラジウム（Ｐｂ）からなるグループから選択されたいずれか１つの金属と酸素との組合せからなる誘電性金属酸化物のいずれか１つであることができ、前記誘電性金属酸化物にチタニウム（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、鉛（Ｐｄ）、およびランタン（Ｌａ）族の元素からなるグループから選択されたいずれか１つをドーパントとして添加して形成することもできる。
【００１３】
また、前記誘電体薄膜は、３ｎｍ〜１００ｎｍの範囲の厚さを有するように形成することができ、前記誘電体薄膜を形成している物質は、３〜１０００の範囲の誘電率を有する物質を使用し得る。
【００１４】
前記電極と誘電体薄膜との間の拡散防止膜および内部拡散防止膜は、酸化物または窒化物、例えば、Ａｌ2Ｏ3、ＳｉＯ2、ＺｎＯ2、ＡｌＮ、およびＳｉ3Ｎ4からなるグループから選択されたいずれか１つで形成され得る。
【００１５】
また、前記電極と誘電体薄膜との間の拡散防止膜および内部拡散防止膜は、有機物の自己組織化単分子膜（ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ  ｍｏｎｏｌａｙｅｒ）で形成され得、０．５ｎｍ〜３ｎｍの範囲の厚さを有するように形成することができる。
【００１６】
前記上部電極および下部電極は、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、銀（Ａｇ）、白金（Ｐｔ）、および金（Ａｕ）からなるグループから選択されたいずれか１つの金属元素で形成したり、ＩＴＯ、ＩＺＯ、ＲｕＯ2、およびＩｒＯ2からなるグループから選択されたいずれか１つの導電性酸化物で形成することができる。
【００１７】
前記目的を達成するための本発明の他の一側面に係るメモリ素子の製造方法は、ａ）下部電極を形成するステップと、ｂ）前記下部電極上に電極と誘電体薄膜との間の拡散防止膜を形成するステップと、ｃ）前記電極と誘電体薄膜との間の拡散防止膜上に電荷トラップの密度が異なる複数の層構造を有する誘電体薄膜を形成するステップと、ｄ）前記誘電体薄膜上に上部電極を形成するステップと、を含む。また、前記誘電体薄膜内の層間に電荷トラップの移動を防止するための内部拡散防止膜を形成するステップをさらに含むことができる。
【００１８】
前記誘電体薄膜内の複数の層は、同一の誘電体物質または互いに異なる誘電体物質で形成することができる。
【００１９】
ｃ）前記誘電体薄膜を形成するステップにおいて、蒸着条件、例えば、蒸着条件は、蒸着温度、蒸着時間、蒸着率、および蒸着方法の少なくともいずれか１つを調整して誘電体薄膜内の層間電荷トラップの密度が異なるように形成することができる。このとき、前記蒸着方法は、ＡＬＤ（Ａｍｏｔｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＡＬＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ａｍｏｔｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈａｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈａｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  ＢｅａｍＥｐｉｔａｘｙ）法、およびスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）法からなるグループから選択されたいずれか１つの方法を利用することができる。
【発明の効果】
【００２０】
本発明は、電荷トラップの密度が異なる複数の層構造を有する誘電体薄膜を備えることによって、トラップ制御型空間電荷制限電流を利用した抵抗変化型不揮発性メモリ素子を提供することができる。
【００２１】
また、本発明は、電極と誘電体薄膜との間の拡散防止膜および内部拡散防止膜を備えることによって、誘電体薄膜内の電荷トラップの分布を効率よく制御可能な効果がある。
【００２２】
また、本発明は、内部拡散防止膜を備えることによって、誘電体薄膜内の電荷トラップの移動を防止し、時間の流れおよび動作回数の増加に応じてメモリ素子の特性が劣化することを防止できる効果がある。
【００２３】
また、本発明のメモリ素子は、構造が単純で高集積化が容易であり、これによって生産性が向上される効果がある。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態に係るメモリ素子を示す断面図である。
【図２】本発明の第１実施形態に係るメモリ素子の製造方法を示す工程を説明するための断面図である。
【図３】本発明の第１実施形態に係るメモリ素子の製造方法を示す工程を説明するための断面図である。
【図４】本発明の第１実施形態に係るメモリ素子の製造方法を示す工程を説明するための断面図である。
【図５】本発明の第２実施形態に係るメモリ素子を示す断面図である。
【図６】本発明の第１実施形態に係るメモリ素子の電流−電圧の履歴曲線を示すグラフである。
【図７】本発明の第１実施形態に係るメモリ素子の電流−時間の特性を示すグラフである。
【図８】シリコン酸化膜上に形成されたチタニウム酸化膜の断面を示す走査電子顕微鏡のイメージである。
【図９】本発明の第１実施形態に係るアルミニウム電極間に形成されたチタニウム酸化膜の断面を示す走査電子顕微鏡のイメージである。
【図１０】本発明の第１実施形態に係る電極と誘電体薄膜との間の拡散防止膜を示す走査電子顕微鏡のイメージである。
【図１１】本発明の第１実施形態に係るアルミニウム電極間に形成されたチタニウム酸化膜の酸素原子分布を示す走査電子顕微鏡のイメージである。
【発明を実施するための形態】
【００２５】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度に詳説する。
【００２６】
本発明のメモリ素子は、トラップ制御型空間電荷制限電流を利用した抵抗変化型不揮発性メモリ素子である。このために、電荷トラップの密度が異なる複数の層構造を有する誘電体薄膜を備え、誘電体薄膜の上部および下部に形成された電極に印加される電圧に応じて、誘電体薄膜の抵抗が変化する現象を利用して情報を保存する。
【００２７】
このとき、誘電体薄膜の抵抗状態、すなわち高抵抗または低抵抗の状態は、電圧が印加されない状態でも継続的に維持されるため、ＲｅＲＡＭのように抵抗変化型不揮発性メモリ素子に応用可能である。
【００２８】
以下、本発明のメモリ素子における誘電体薄膜についてさらに具体的に説明する。
【００２９】
一般的に誘電体は、金属または半導体とは異なって電流がほとんど流れない。しかし、厚さが極めて薄い場合、例えば、１００ｎｍ以下の誘電体薄膜である場合に印加される電圧に応じて電流が流れ得る。このとき、誘電体薄膜に低電圧が印加されれば、電流が電圧に比例（Ｉ∝Ｖ）するオーム電流（ｏｈｍｉｃ  ｃｕｒｒｅｎｔ）が流れ、高電圧が印加されれば、電流が電圧の自乗に比例（Ｉ∝Ｖ２）する空間電荷制限電流が流れる。
【００３０】
かかる空間電荷制限電流（ＳＣＬＣ）は、誘電体薄膜内に存在する電荷トラップ（ｃｈａｒｇｅ  ｔｒａｐ）によって形成され、誘電体薄膜内に存在する電荷トラップにおける電荷捕獲の可否に応じて、電荷トラップに電荷が捕獲されない状態であるトラップ非充填型空間電荷制限電流（ｔｒａｐ−ｕｎｆｉｌｌｅｄ  ＳＣＬＣ）および電荷トラップに電荷が捕獲された状態では、トラップ充填型空間電荷制限電流（ｔｒａｐ−ｆｉｌｌｅｄ  ＳＣＬＣ）が流れる。このような空間電荷制限電流は下記の数１によって決定される。
【００３１】
【数１】
2010512018.tif 000003
【００３２】
ここで、Ｊは電流密度、εは誘電率、μは電荷の移動度、Ｖは電圧、ｄは誘電体薄膜の厚さである。一方、θは自由電荷密度（ｎ）およびトラップされた電荷密度（ｎｔ）の比率であって、数２の形態で与えられる。
【００３３】
【数２】
2010512018.tif 000004
【００３４】
また、本発明の誘電体薄膜を備えるメモリ素子の閾値の電圧ＶT（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）は、トラップ充填型制限電圧（ｔｒａｐ−ｆｉｌｌｅｄ  ｌｉｍｉｔ  ｖｏｌｔａｇｅ）で定義され、これは数３に示すとおりである。
【００３５】
【数３】
2010512018.tif 000005
【００３６】
ここで、Ｎtはトラップ密度を示す。
【００３７】
数３によれば、空間電荷制限電流を利用した抵抗変化型メモリ素子は、誘電体薄膜の誘電率、電荷トラップの密度、および誘電体薄膜の厚さなどを調整することによって、メモリ素子に流れる電流および閾値の電圧を制御することができる。
【００３８】
ここで、誘電体薄膜内に存在する電荷トラップは、電子または正孔のいずれか１種の電荷のみを捕獲するが、このような電荷トラップが誘電体薄膜内で垂直方向、すなわち、上部および下部に不均一に分布する場合、外部から印加される電圧の方向に応じて薄膜内に流れる電流は、トラップ充填型空間電荷制限電流およびトラップ非充填型空間電荷制限電流に分類され得る。前述した２種の電流状態は電気伝導度が異なるが、閾値の電圧以上の電圧が印加される場合は互いに異なる状態に転換され得る。このような現象を利用して抵抗変化型不揮発性メモリ素子を製造することができ、誘電体の種類およびトラップの特性に応じて不揮発性メモリ素子の性能を制御することができる。
【００３９】
したがって、本発明のように電荷トラップの密度が異なる複数の層構造を有する誘電体薄膜を備える場合、下記の数４によって各々の層に印加される実効的な電圧（Ｖ1、Ｖ2、．．．）を制御することができ、誘電体薄膜内の複数の層は、その厚さおよび誘電率に応じて各層に印加される電界の強度を決定することができ、これを調整することにより優れた動作特性を有する不揮発性メモリ素子を具現することができる。
【００４０】
【数４】
2010512018.tif 000006
【００４１】
ここで、Ｑは電荷量、Ｖは電圧、Ｃはキャパシタンス、Ａは電流、ｄは厚さおよびεは誘電率を示す。
【００４２】
以下、本発明の誘電体薄膜に適用可能な誘電体物質について詳説する。
【００４３】
本発明の誘電体薄膜に適用可能な誘電体物質は、チタニウム（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、鉛（Ｐｂ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、およびパラジウム（Ｐｂ）からなるグループから選択されたいずれか１つの金属と酸素との組合せからなる誘電性金属酸化物のいずれか１つを使用し得る。例えば、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、Ｖ2Ｏ5、Ｎｂ2Ｏ5、Ｔａ2Ｏ5、ＮｉＯ、およびＰｄＯのような二原子系金属酸化物を使用し得る。このとき、前述した誘電性金属酸化物は、一般的に比抵抗の大きさが１０６Ωｃｍ以上である高抵抗物質であるが、厚さが３ｎｍ〜１００ｎｍの範囲の厚さを有するよう形成する場合、電流が流れ得る。
【００４４】
また、前述した誘電性金属酸化物に、チタニウム（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、鉛（Ｐｄ）、およびランタン（Ｌａ）族の元素からなるグループから選択されたいずれか１つの元素をドーパントで添加した物質を使用し得る。
【００４５】
また、本発明の誘電体薄膜に適用可能な誘電体物質としては、ＡＢＯ3タイプの誘電体物質、例えば、（１族元素）（５族元素）Ｏ3または（２族元素）（４族元素）Ｏ3のような組合せを有する物質を使用し得る。ここで、（１族元素）（５族元素）Ｏ3の組合せを有する誘電体物質としては、ＬｉＮｂＯ3、ＬｉＴａＯ3、ＮａＮｂＯ3、（Ｌｉ、Ｎａ）（Ｎｂ、Ｔａ）Ｏ3、または（Ｌｉ、Ｎａ、Ｋ）（Ｎｂ、Ｔａ）Ｏ3のいずれか１つを使用することができ、（２族元素）（４族元素）Ｏ3の組合せを有する誘電体物質としては、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＰｂＴｉＯ3、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3、（Ｃａ、Ｓｒ、Ｂａ、Ｐｂ）（Ｔｉ、Ｚｒ）Ｏ3、ＹＭｎＯ3、およびＬａＭｎＯ3のいずれか１つを使用し得る。
【００４６】
また、前述したＡＢＯ3タイプ以外のぺロブスカイト構造（ｐｅｒｏｖｓｋｉｔｅ  ｓｔｒｕｃｔｕｒｅ）を有する誘電体物質、例えば、Ｂｉ4Ｔａ3Ｏ12または（Ｓｒ、Ｂａ）Ｎｂ2Ｏ6のいずれか１つと、これらの物質に特定ドーパントを添加して製造した誘電体物質を使用し得る。
【００４７】
ＡＢＯ3タイプの誘電体物質は、他の誘電体物質に比べて相対的に誘電率が高い強誘電体であり、１００〜１０００の範囲の誘電率を有し、その他の誘電体物質は３〜数百の範囲の誘電率を有する。したがって、本発明に適用可能な誘電体物質の誘電率（ε）は３〜１０００の範囲で選択することが好ましい。
【００４８】
以下、本発明の最も好ましい実施形態について添付の図面を参照して説明する。図面において、層および領域等の厚さは明確性を期するために誇張されたものであり、層が他の層または基板上にあると言及されない場合、それを他の層または基板上に直接形成することができ、または、それらの間に第３の層が介在され得る。また、明細書の全体にわたって同一の参照番号で表示した部分は同一要素を示す。
【００４９】
図１は、本発明の第１実施形態に係るメモリ素子を示す断面図である。
【００５０】
同図に示すように、本発明の第１実施形態に係るメモリ素子は、基板１００、基板１００上に形成された下部電極１１０、下部電極１１０上に形成された電極と誘電体薄膜との間の拡散防止膜１２０、電極と誘電体薄膜との間の拡散防止膜１２０上に形成され、電荷トラップの密度が異なる複数の層１３０Ａ、１３０Ｂ構造を有する誘電体薄膜１３０、および誘電体薄膜１３０上に形成された上部電極１４０を備える。このとき、誘電体薄膜１３０内の複数の層１３０Ａ、１３０Ｂは、同一の誘電体物質または互いに異なる誘電体物質で形成され得、本発明の第１実施形態では、同一の誘電体物質で形成した。
【００５１】
誘電体薄膜１３０は、メモリ素子に印加される電圧に対して相対的に大きい電場が形成されるよう薄い厚さで形成することがよく、好ましくは３ｎｍ〜１００ｎｍ程度の厚さを有するよう形成することがよい。誘電体薄膜１３０または誘電体薄膜を構成している誘電体物質については事前に詳説したため、ここではその説明を省略する。
【００５２】
電極と誘電体薄膜との間の拡散防止膜１２０は、０．５ｎｍ〜３ｎｍの範囲の厚さを有するよう、酸化物または窒化物、例えば、Ａｌ2Ｏ3、ＳｉＯ2、ＺｎＯ2、ＡｌＮおよびＳｉ3Ｎ4からなるグループから選択されたいずれか１つで形成されることができ、有機物の自己組織化単分子膜で形成することもできる。
【００５３】
上部電極１４０および下部電極１１０は、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、銀（Ａｇ）、白金（Ｐｔ）、および金（Ａｕ）からなるグループから選択されたいずれか１つの金属元素で形成したり、ＩＴＯ、ＩＺＯ、ＲｕＯ2、およびＩｒＯ2からなるグループから選択されたいずれか１つの導電性酸化物で形成することができる。
【００５４】
ここで、誘電体薄膜１３０を利用して抵抗変化型不揮発性メモリ素子を具現するためには、誘電体薄膜１３０内の電荷トラップの分布が不均一でなければならない。例えば、誘電体薄膜１３０の上部および下部に電極が形成されている場合、誘電体薄膜１３０は、垂直方向に不均一の電荷トラップの分布を有することで電気的輸送特性の空間電荷制限電流が流れることができ、これによって不揮発性メモリ素子の特性を表すことができる。
【００５５】
したがって、本発明の第１実施形態に係るメモリ素子は、下部電極１１０上に形成された電極と誘電体薄膜との間の拡散防止膜１２０を介して誘電体薄膜１３０内の電荷トラップの分布を制御することができる。これを本発明の第１実施形態に係るメモリ素子の製造方法を示す図２ないし図４に基づいて、より詳説する。
【００５６】
図２ないし図４は、本発明の第１実施形態に係るメモリ素子の製造方法を示す工程を説明するための断面図である。
【００５７】
図２に示すように、基板１００上に下部電極１１０としてアルミニウム膜を形成する。このとき、下部電極１１０としてアルミニウム膜の代りに、チタニウム（Ｔｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、銀（Ａｇ）、白金（Ｐｔ）、および金（Ａｕ）からなるグループから選択されたいずれか１つの金属元素で形成したり、ＩＴＯ、ＩＺＯ、ＲｕＯ2、およびＩｒＯ2からなるグループから選択されたいずれか１つの導電性酸化物で形成することができる。
【００５８】
次に、下部電極１１０上に電極と誘電体薄膜との間の拡散防止膜１２０としてアルミニウム酸化膜（Ａｌ2Ｏ3）を０．５ｎｍ〜３ｎｍの範囲の厚さを有するよう形成する。このとき、アルミニウム酸化膜は、アルミニウム下部電極１１０を大気中の酸素（Ｏ2）に露出させて形成したり、真空チャンバ内で酸素気体を供給してアルミニウム下部電極１１０の表面を酸化させて形成することができる。
【００５９】
一方、電極と誘電体薄膜との間の拡散防止膜１２０として、アルミニウム酸化膜の代りに酸化物または窒化物、例えば、ＳｉＯ2、ＺｎＯ2、ＡｌＮ、およびＳｉ3Ｎ4からなるグループから選択されたいずれか１つで形成することができ、有機物の自己組織化単分子膜で形成することもできる。
【００６０】
図３に示すように、電極と誘電体薄膜との間の拡散防止膜１２０上に誘電体薄膜１５０としてチタニウム酸化膜（ＴｉＯ2）を形成する。このとき、誘電体薄膜１３０は、ＡＬＤ法、ＰＥＡＬＤ法、ＣＶＤ法、ＰＥＣＶＤ法、ＰＬＤ法、ＭＢＥ法、およびスパッタリング法からなるグループから選択されたいずれか１つの方法を使用して形成することができる。
【００６１】
ここで、チタニウム酸化膜を形成する過程において、チタニウム酸化膜内に存在する酸素元素の量を調整することにより、チタニウム酸化膜内に電荷トラップを形成することができる。チタニウム酸化膜内に電荷トラップが生成される原理は次の通りである。
【００６２】
チタニウム酸化膜内に酸素の欠損がない場合の物質をＴｉＯ2とすれば、酸素の欠損がある場合の物質はＴｉＯ2−Ｘといえる。チタニウム酸化膜は、Ｔｉ＋４と２Ｏ−２との化学結合により構成されるが、ＴｉＯ2−Ｘの場合は酸素が不足するためチタニウム酸化膜内に酸素の空白のような結晶欠陥が生じたり、ＴｉとＯの成分比が異なる物質が形成され、＋４価でない＋３価であるＴｉ＋３が生成されつつ電荷トラップが生成される。
【００６３】
すなわち、チタニウムが酸素と結合するとき、チタニウムに結合される酸素が過剰または欠損するよう蒸着条件を調整すると、チタニウム酸化膜内に電荷トラップを形成することができる。このとき、チタニウムに結合される酸素が過剰または欠損するよう酸素の変化範囲を−０．２＜Ｘ＜０．６にすることが好ましい。
【００６４】
前述した原理にしたがって、誘電体薄膜１３０内に電荷トラップが形成されることができ、したがって、このような電荷トラップを誘電体薄膜１３０内に不均一に分布させると、電気的輸送特性により空間電荷制限電流が流れることができ、これにより不揮発性メモリ特性を有し得る。
【００６５】
図４に示すように、誘電体薄膜１３０上に上部電極１４０としてアルミニウム膜を形成する。このとき、上部電極１４０は、アルミニウム膜の代りに、チタニウム（Ｔｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、銀（Ａｇ）、白金（Ｐｔ）、および金（Ａｕ）からなるグループから選択されたいずれか１つの金属元素で形成したり、ＩＴＯ、ＩＺＯ、ＲｕＯ2、およびＩｒＯ2からなるグループから選択されたいずれか１つの導電性酸化物で形成することができる。
【００６６】
ここで、上部電極１４０を形成しつつ誘電体薄膜１３０内の電荷トラップの分布を制御可能であるが、これについて詳説すれば次の通りである。
【００６７】
電極として使用する物質と誘電体薄膜１３０とが接合したとき、各元素の酸化度に応じて電極と誘電体薄膜１３０との間の界面において、物質間の相互拡散が発生し、これによって数ｎｍの厚さの界面層が形成され得る。すなわち、誘電体薄膜１３０であるチタニウム酸化膜からアルミニウム電極方向に拡散する酸素によって誘電体薄膜１３０の上部および下部に各々上部界面層および下部界面層が形成されつつ、チタニウム酸化膜内に酸素の欠損が発生するようになるが、このとき、酸素の拡散を防止したり、または酸素拡散を促進させてチタニウム酸化膜内の酸素含有量分布、すなわち、電荷トラップの分布を任意に調整し、電荷トラップの密度が互いに異なる複数の層１３０Ａ、１３０Ｂを備える誘電体薄膜１３０を形成することができる。
【００６８】
整理すると、電極と誘電体薄膜との間の拡散防止膜１２０が形成されない上部アルミニウム膜とチタニウム酸化膜１５０とが接合したとき、チタニウムおよびアルミニウムの酸化度に応じて接合部分において元素の相互拡散が発生しつつアルミニウム−チタニウム酸化物で構成された上部界面層が形成され得る。これによって、チタニウム酸化膜内の上部領域に酸素の欠損が発生しつつチタニウム酸化膜内の上部領域は、電荷トラップの密度が高い層１３０Ｂを形成する。
【００６９】
一方、電極と誘電体薄膜との間の拡散防止膜１２０が形成された下部アルミニウム膜とチタニウム酸化膜とが接合したとき、電極と誘電体薄膜との間の拡散防止膜１２０によってチタニウム酸化膜内の下部領域において酸素欠損が発生することを防止し、チタニウム酸化膜内の下部領域は電荷トラップの密度が低い層１３０Ａを形成する。
【００７０】
このように、本発明の第１実施形態に係るメモリ素子は、電極と誘電体薄膜との間の拡散防止膜１２０を形成することによって、電荷トラップの密度が異なる複数の層１３０Ａ、１３０Ｂの構造を有する誘電体薄膜１３０を形成することができ、これによって、トラップ制御型空間電荷制限電流を利用した抵抗変化型不揮発性メモリ素子を形成することができる。
【００７１】
また、上部電極１４０、誘電体薄膜、１３０、および下部電極１１０が積層された単純な構造を有するため、高集積化が容易であり、これによってメモリ素子の生産性を向上させることができる。
【００７２】
図５は、本発明の第２実施形態に係るメモリ素子を示す断面図である。
【００７３】
同図に示すように、本発明の第２実施形態に係るメモリ素子は基板２００、基板２００上に形成された下部電極２１０、下部電極２１０上に形成された電極と誘電体薄膜との間の拡散防止膜２２０、電極と誘電体薄膜との間の拡散防止膜２２０上に形成され、電荷トラップの密度が異なる複数の層２３０Ａ、２３０Ｂを備える誘電体薄膜２３０、誘電体薄膜２３０内の層間に電荷トラップの移動を防止するための内部拡散防止膜２５０、および誘電体薄膜２３０上に形成された上部電極２４０を備える。このとき、誘電体薄膜２３０内の複数の層２３０Ａ、２３０Ｂは、同一の誘電体物質または互いに異なる誘電体物質で形成され得る。
【００７４】
誘電体薄膜２３０は、メモリ素子に印加される電圧に対して相対的に大きい電場が形成されるよう薄い厚さで形成することがよく、好ましくは、３ｎｍ〜１００ｎｍ程度の厚さを有するよう形成することがよい。誘電体薄膜２３０または誘電体薄膜を構成している誘電体物質については事前に詳説したため、ここではその説明を省略する。
【００７５】
また、電荷トラップの密度が異なる複数の層２３０Ａ、２３０Ｂの構造を有する誘電体薄膜２３０において、各々の層を同一の誘電体物質を利用して形成する場合、誘電体物質を構成する原子のうち、特定原子の欠乏または過剰により生成された内部要因的な結晶欠陥（ｉｎｔｒｉｎｓｉｃ  ｄｅｆｅｃｔ）、またはドーパントをドーピングすることにより発生する外部要因的な結晶欠陥（ｅｘｔｒｉｎｓｉｃ  ｄｅｆｅｃｔ）を考慮し、各層ごとに蒸着条件、例えば、蒸着温度、蒸着時間、蒸着率、蒸着方法などを異なるように行なうことによって、各々異なる電荷トラップの密度を有する複数の層２３０Ａ、２３０Ｂを形成することができる。
【００７６】
また、各々の層を互いに異なる誘電体物質を利用して形成する場合、同一の蒸着条件または異なる蒸着条件を利用して蒸着可能であり、同一の蒸着条件を利用して蒸着しても互いに異なる電荷トラップの密度を有する複数の層２３０Ａ、２３０Ｂで形成することができる。
【００７７】
電極と誘電体薄膜との間の拡散防止膜２２０および内部拡散防止膜２５０は、０．５ｎｍ〜３ｎｍの範囲の厚さを有するように酸化物または窒化物、例えば、Ａｌ2Ｏ3、ＳｉＯ2、ＺｎＯ2、ＡｌＮ、およびＳｉ3Ｎ4からなるグループから選択されたいずれか１つで形成することができ、有機物の自己組織化単分子膜で形成することができる。
【００７８】
上部電極２４０および下部電極２１０は、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、銀（Ａｇ）、白金（Ｐｔ）、および金（Ａｕ）からなるグループから選択されたいずれか１つの金属元素で形成したり、ＩＴＯ、ＩＺＯ、ＲｕＯ2、およびＩｒＯ2からなるグループから選択されたいずれか１つの導電性酸化物で形成することができる。
【００７９】
このように、本発明の第２実施形態に係るメモリ素子は、電荷トラップの密度が異なる複数の層２３０Ａ、２３０Ｂの構造を有する誘電体薄膜２３０を備えることによって、トラップ制御型空間電荷制限電流を利用した抵抗変化型不揮発性メモリ素子を提供することができる。
【００８０】
また、電極と誘電体薄膜との間の拡散防止膜２２０および内部拡散防止膜２５０を備えることによって、誘電体薄膜２３０内の電荷トラップの分布を効率よく制御することができる。
【００８１】
また、内部拡散防止膜２５０を備えることによって、誘電体薄膜２３０内の電荷トラップ移動を防止し、時間の経過および動作回数の増加に応じてメモリ素子の特性が劣化することを防止することができる。
【００８２】
また、上部電極２４０、誘電体薄膜２３０、および下部電極２１０が積層された単純な構造を有するために高集積化が容易であり、これによってメモリ素子の生産性を向上させ得る。
【００８３】
図６は、本発明の第１実施形態に係るメモリ素子の電流−電圧の履歴曲線を示すグラフである。
【００８４】
同図に示すように、黒い実線で表示した電流−電圧の曲線は、正（ｐｏｓｉｔｉｖｅ）電圧から負（ｎｅｇａｔｉｖｅ）電圧の方向に電圧を変化させたときの電流の変化であり、赤い点線は、負電圧から正電圧の方向に電圧を変化させたときの電流の変化である。
【００８５】
黒い実線は、赤い点線と比較して電流が小さい高抵抗状態であり、電圧の大きさが約−２．６Ｖ近くで赤い点線の状態に変化する。赤い点線は、全体的に黒い実線よりも電流が多く流れる低電圧状態であり、約＋２Ｖ近くに電圧を次第に増加させると、黒い実線状態である高電圧状態に変化する。かかる状態の変化が電圧の変化に応じて反復的かつ安定的に現れることが確認できる。
【００８６】
これに基づいて、本発明の第１実施形態に係るメモリ素子の動作は、−２．６Ｖ以下、そして＋２Ｖ以上で状態の変化が発生するため、このときを各々書込み動作（ｗｒｉｔｅ）および取消し動作（ｅｒａｓｅｒ）、または取消し動作および書込み動作として定義され得る。
【００８７】
−２．５Ｖ以上、０Ｖ以下で読出し（ｒｅａｄｉｎｇ）動作が可能であり、好ましくは、−１Ｖ以上、−０．１Ｖ以下で読出し動作を行なうことが好ましい。また、前述したメモリ素子の動作特性を測定するとき、素子の安全性のために作動電流の大きさを制限したが、１μＡ／μｍ2から０．０１μＡ／μｍ2の範囲であり、好ましくは０．１μＡ／μｍ2である。
【００８８】
図７は、本発明の第１実施形態に係るメモリ素子の電流−時間の特性を示すグラフである。
【００８９】
同図に示すように、電圧を−３Ｖ、−１Ｖ、＋３Ｖ、−１Ｖを繰り返し印加しつつ時間による電流の変化を測定した。−３Ｖ以後の−１Ｖにおける負電流の大きさが＋３Ｖ以後の−１Ｖにおける負電流の大きさよりも大きいことを確認することができる。
【００９０】
図８は、シリコン酸化膜上に形成されたチタニウム酸化膜の断面を示す走査電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ、ＳＥＭ）イメージであり、図９は、本発明の第１実施形態に係るアルミニウム電極間に形成されたチタニウム酸化膜の断面を示す走査電子顕微鏡のイメージである。
【００９１】
図８と図９とを比較すれば、同一条件で形成されたチタニウム酸化物薄膜の厚さが、図８では９ｎｍであり、図９では１７ｎｍと厚くなったことが確認できる。これは、チタニウム酸化物薄膜とアルミニウム電極との間で元素の相互拡散が発生した結果である。（図２および図３参照）
図１０は、本発明の第１実施形態に係る電極と誘電体薄膜との間の拡散防止膜を示す走査電子顕微鏡のイメージである。
【００９２】
同図に示すように、アルミニウム電極上に電極と誘電体薄膜との間の拡散防止膜として、アルミニウム酸化膜が約１．８ｎｍの厚さで形成されていること確認できる。
【００９３】
図１１は、本発明の第１実施形態に係るアルミニウム電極間に形成されたチタニウム酸化膜の酸素原子分布を示す走査電子顕微鏡のイメージである。
【００９４】
同図に示すように、チタニウム酸化膜内において下部領域の色は濃く、上部領域の色が薄いことが確認できる。このとき、色が濃厚な下部領域は、下部電極上に形成された電極と誘電体薄膜との間の拡散防止膜によって酸素欠損が発生しないため酸素原子が多く分布する、すなわち、電荷トラップの密度が低い領域を示したものである。
【００９５】
反対に、色が薄い上部領域は、誘電体薄膜を形成する過程において、酸素欠損が発生して酸素原子が少なく分布する、すなわち、電荷トラップの密度が高い領域を表すものである。このように電極と誘電体薄膜との間の拡散防止膜を形成して誘電体薄膜と電極との間の酸素原子の相互拡散を制御し、誘電体薄膜内の電荷トラップの分布を制御することができる。（図２ないし図４、および図９参照）
このように、本発明のメモリ素子は、電極と誘電体薄膜との間の拡散防止膜を備えることによって、トラップ制御型空間電荷制限電流を利用した抵抗変化型不揮発性メモリ素子を具現することができる。
【００９６】
また、上部電極、誘電体薄膜、および下部電極が積層された単純な構造を有するため高集積化が容易であり、これによってメモリ素子の生産性を向上させ得る。
【００９７】
本発明の技術的な思想は、前述した好ましい実施形態によって具体的に記述されたが、前記実施形態はその説明のためのものであり、その制限のためのものでないことを注意すべきである。また、本発明の技術分野の通常の専門家であれば、本発明の技術的な思想の範囲内の多様な実施形態が可能であることを理解することができるであろう。
【図１】
2010512018.tif 000007
【図２】
2010512018.tif 000008
【図３】
2010512018.tif 000009
【図４】
2010512018.tif 000010
【図５】
2010512018.tif 000011
【図６】
2010512018.tif 000012
【図７】
2010512018.tif 000013
【図８】
2010512018.tif 000014
【図９】
2010512018.tif 000015
【図１０】
2010512018.tif 000016
【図１１】
2010512018.tif 000017
【国際調査報告】
2010512018.tif 000018
2010512018.tif 000019