(57)【要約】  本発明は、自動リフレッシュスキームを実施し、自動リフレッシュオペレーション時の電力散逸を実質的に減らすＤＲＡＭ回路に係る。実質的に不変の電源電圧の代わりにランプ電源電圧を用いてＤＲＡＭ回路内のセンス増幅器に給電して、かかるセンス増幅器に結合される２つのビット線間の電圧差を増幅する。その結果、自動リフレッシュオペレーションによって発生される熱は、実質的に不変の電源電圧によって給電される従来の自動リフレッシュオペレーションによって発生される熱の一部分に過ぎなくなる。【選択図】  図１
2010509704.tif 000002
【特許請求の範囲】
【請求項１】
ビット線に共に結合されるメモリセル及びセンス増幅器を動作させる方法であって、
第１のオペレーションモードにおいて、
実質的に不変の電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を増幅することを含む、前記メモリセルに対する第１のメモリオペレーションを行うことと、
第２のオペレーションモードにおいて、
前記ビット線及び前記センス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を増幅することを含む、前記メモリセルに対する第２のメモリオペレーションを行うことをと、
を含む方法。
【請求項２】
前記メモリセルに対する前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項１に記載の方法。
【請求項３】
前記第１のサブオペレーションは感知オペレーションであり、前記第２のサブオペレーションは復元オペレーションである、請求項２に記載の方法。
【請求項４】
前記メモリセルに対する前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って第１の方向に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記第１の方向とは反対の第２の方向に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項１に記載の方法。
【請求項５】
前記ランプ遷移時間は、前記ＲＣ時定数より少なくとも１０倍長い、請求項１に記載の方法。
【請求項６】
前記第２のメモリオペレーションは自動リフレッシュオペレーションであり、前記ランプ遷移時間は、前記ＲＣ時定数より少なくとも１０倍長くかつ前記メモリセルに関連付けられた最大リフレッシュ間隔より短い、請求項１に記載の方法。
【請求項７】
前記第２のメモリオペレーションは、前記ランプ遷移時間の少なくとも１０分の１より短い切り替え遷移時間内でワード線の電圧を切り替えることを含む、請求項１に記載の方法。
【請求項８】
前記第１のメモリオペレーションは、前記第２のメモリオペレーションの少なくとも１０倍のエネルギーを消費する、請求項１に記載の方法。
【請求項９】
前記第１のメモリオペレーションは、第１の特性周波数において行われ、前記第２のメモリオペレーションは、前記第１の特性周波数より少なくとも１０倍遅い第２の特性周波数において行われる、請求項１に記載の方法。
【請求項１０】
前記メモリセルに記憶された情報に関連付けられた前記電圧を増幅することは、前記センス増幅器によって行われる、請求項１に記載の方法。
【請求項１１】
前記ランプ電源電圧は、前記センス増幅器の両端間の電圧差を含む、請求項１に記載の方法。
【請求項１２】
前記ランプ電源電圧は、差動電圧を含む、請求項１に記載の方法。
【請求項１３】
前記ＲＣ時定数は、前記ビット線のキャパシタンスを含むキャパシタンスと、前記センス増幅器の抵抗を含む抵抗の関数である、請求項１に記載の方法。
【請求項１４】
前記ＲＣ時定数は、前記ビット線のキャパシタンスと、エネルギー損失を低減すべく追加されるプログラム可能キャパシタンスとを含むキャパシタンスの関数である、請求項１３に記載の方法。
【請求項１５】
前記ランプ電源電圧は、前記ランプ遷移時間中に最小電圧から最大電圧に遷移し、前記センス増幅器は、前記ランプ電源電圧が前記最小電圧にある場合、増幅を行わず、前記ランプ電源電圧が前記最大電圧にある場合、前記メモリセルに記憶された前記情報に関連付けられた前記電圧の最大増幅を行う、請求項１に記載の方法。
【請求項１６】
前記第２のオペレーションモードにおいて、前記ＲＣ時定数より大きい第２のランプ遷移時間中に前記最大電圧から前記最小電圧に遷移することを含む、請求項１に記載の方法。
【請求項１７】
前記メモリセル及び前記センス増幅器を、別個の時間において、前記センス増幅器の電力入力ノードが前記実質的に不変の電源電圧に結合される前記第１のオペレーションモードと、前記センス増幅器の前記電力入力ノードが前記ランプ電源電圧に結合される前記第２のオペレーションモードとにおいて選択的に動作させることを含む、請求項１に記載の方法。
【請求項１８】
ビット線に結合されたメモリセルと、
前記ビット線に結合され、電力入力ノードを有するセンス増幅器と、
前記センス増幅器に結合されて前記センス増幅器に実質的に不変の電源電圧を供給する第１の電源端子と、
前記センス増幅器に結合されて前記センス増幅器に、前記ビット線及び前記増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電圧を供給する第２の電源端子と、
前記第１の電源端子及び前記第２の電源端子のうちの１つを前記センス増幅器の前記電力入力ノードに選択的に結合させる回路と、
を含むメモリデバイス。
【請求項１９】
前記第２の電源端子に結合されるインダクタを含む、請求項１８に記載のメモリデバイス。
【請求項２０】
前記メモリデバイスにおけるエネルギー損失を低減すべく複数のプログラム可能インダクタセグメントを含む、請求項１９に記載のメモリデバイス。
【請求項２１】
前記メモリデバイスにおけるエネルギー損失を低減すべく前記センス増幅器に結合されるプログラム可能キャパシタンスを含む、請求項１８に記載のメモリデバイス。
【請求項２２】
前記第２の電源端子に結合されるインダクタと、前記メモリセル及び前記センス増幅器を含む集積回路を収容するパッケージとを含み、前記インダクタは前記パッケージ内に収容される、請求項１８に記載のメモリデバイス。
【請求項２３】
前記第２の電源端子に結合されるインダクタと、前記メモリセル及び前記センス増幅器を含む集積回路を収容するパッケージとを含み、前記インダクタは前記パッケージの外にある、請求項１８に記載のメモリデバイス。
【請求項２４】
前記選択的結合回路に結合され、前記メモリセルが、前記電力入力ノードが前記実質的に不変の電源電圧に結合される第１のオペレーションモードにあるか又は前記第１の電源端子が前記ランプ電圧に結合される第２のオペレーションモードにあるかを判断するモード制御回路を含む、請求項１８に記載のメモリデバイス。
【請求項２５】
前記メモリデバイスは、
第１のオペレーションモードにおいて、前記実質的に不変の電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を前記センス増幅器において増幅することを含む、前記メモリセルに対する第１のメモリオペレーションを行い、
第２のオペレーションモードにおいて、前記ランプ電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を前記センス増幅器において増幅することを含む、前記メモリセルに対する第２のメモリオペレーションを行うように構成される、請求項１８に記載のメモリデバイス。
【請求項２６】
前記メモリセルに対する前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項２５に記載のメモリデバイス。
【請求項２７】
前記第２のメモリオペレーションは自動リフレッシュオペレーションであり、前記ランプ遷移時間は、前記ＲＣ時定数より少なくとも１０倍長くかつ前記メモリセルに関連付けられた最大リフレッシュ間隔より短い、請求項２５に記載のメモリデバイス。
【請求項２８】
前記第２のメモリオペレーションは、前記ランプ遷移時間の少なくとも１０分の１より短い切り替え遷移時間内でワード線の電圧を切り替えることを含む、請求項２５に記載のメモリデバイス。
【請求項２９】
前記第１のメモリオペレーションは、前記第２のメモリオペレーションの少なくとも１０倍のエネルギーを消費する、請求項２５に記載のメモリデバイス。
【請求項３０】
前記ランプ電源電圧は、前記ランプ遷移時間中に最小電圧から最大電圧に遷移し、前記センス増幅器は、前記ランプ電源電圧が前記最小電圧にある場合、増幅を行わず、前記ランプ電源電圧が前記最大電圧にある場合、前記メモリセルに記憶された前記情報に関連付けられた前記電圧の最大増幅を行う、請求項２５に記載のメモリデバイス。
【請求項３１】
前記メモリデバイスは、前記第２のオペレーションモードにおいて、前記ＲＣ時定数より大きい第２のランプ遷移時間中に前記最大電圧から前記最小電圧に遷移するように構成される、請求項２５に記載のメモリデバイス。
【請求項３２】
１以上の支持構造と、
前記１以上の支持構造の各支持構造上に取り付けられるインダクタと、
前記１以上の支持構造の各支持構造上に取り付けられるメモリデバイスと、
を含み、
前記メモリデバイスは、
ビット線に結合されるメモリセルと、
前記ビット線に結合され、電力入力ノードを有するセンス増幅器と、
実質的に不変な電源電圧を供給する第１の電源端子と、
前記ビット線及び前記センス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電圧を供給する第２の電源端子と、
前記第１の電源端子及び前記第２の電源端子のうちの１つを前記センス増幅器の前記電力入力ノードに選択的に結合させる回路と、
を含み、
前記インダクタは、前記メモリデバイスの前記第２の電源端子に結合される、装置。
【請求項３３】
前記メモリセル、前記センス増幅器、及び前記インダクタを含む集積回路を収容するパッケージを含む、請求項３２に記載の装置。
【請求項３４】
前記メモリセル及び前記センス増幅器を含む集積回路を収容するパッケージを含み、前記インダクタは前記パッケージの外にある、請求項３２に記載の装置。
【請求項３５】
前記メモリデバイスは、
第１のオペレーションモードにおいて、前記実質的に不変の電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を前記センス増幅器において増幅することを含む、前記メモリセルに対する第１のメモリオペレーションを行い、
第２のオペレーションモードにおいて、前記ランプ電源電圧を用いて前記メモリセルに記憶された情報に関連付けられた電圧を前記センス増幅器において増幅することを含む、前記メモリセルに対する第２のメモリオペレーションを行うように構成される、請求項３２に記載の装置。
【請求項３６】
前記メモリセルに対する前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項３５に記載の装置。
【請求項３７】
前記第２のメモリオペレーションは自動リフレッシュオペレーションであり、前記ランプ遷移時間は、前記ＲＣ時定数より少なくとも１０倍長くかつ前記メモリセルに関連付けられた最大リフレッシュ間隔より短い、請求項３５に記載の装置。
【請求項３８】
エネルギー損失を低減すべく前記センス増幅器に結合されるプログラム可能キャパシタンスを含む、請求項３２に記載の装置。
【請求項３９】
前記第２のメモリオペレーションは、前記ランプ遷移時間の少なくとも１０分の１より短い切り替え遷移時間内でワード線の電圧を切り替えることを含む、請求項３５に記載の装置。
【請求項４０】
前記第１のメモリオペレーションは、前記第２のメモリオペレーションの少なくとも１０倍のエネルギーを消費する、請求項３５に記載の装置。
【請求項４１】
前記ランプ電源電圧は、前記ランプ遷移時間中に最小電圧から最大電圧に遷移し、前記センス増幅器は、前記ランプ電源電圧が前記最小電圧にある場合、増幅を行わず、前記ランプ電源電圧が前記最大電圧にある場合、前記メモリセルに記憶された前記情報に関連付けられた前記電圧の最大増幅を行う、請求項３５に記載の装置。
【請求項４２】
前記メモリデバイスは、前記第２のオペレーションモードにおいて、前記ＲＣ時定数より大きい第２のランプ遷移時間中に前記最大電圧から前記最小電圧に遷移するように構成される、請求項３５に記載の装置。
【請求項４３】
１以上の支持構造と、
前記１以上の支持構造の各支持構造上に取り付けられるインダクタと、
前記１以上の支持構造の各支持構造上に取り付けられる複数のメモリデバイスと、
を含み、
前記複数のメモリデバイスの各々は、
ビット線に結合されるメモリセルと、
前記ビット線に結合され、電力入力ノードを有するセンス増幅器と、
実質的に不変な電源電圧を供給する第１の電源端子と、
前記ビット線及び前記センス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電圧を供給する第２の電源端子と、
前記第１の電源端子及び前記第２の電源端子のうちの１つを前記センス増幅器の前記電力入力ノードに選択的に結合させる回路と、
を含み、
前記インダクタは、前記複数のメモリデバイスの各々の前記第２の電源端子に結合される、装置。
【請求項４４】
複数のメモリバンクを含むメモリデバイスを動作させる方法であって、
並行して、
メモリセルに結合されるビット線及び前記ビット線に結合されるセンス増幅器のＲＣ時定数より大きいランプ遷移時間を有するランプ電源電圧を用いて第１のメモリバンク内のメモリセルをリフレッシュすることを含む、前記第１のメモリバンクに対するメモリバーストリフレッシュオペレーションを行うことと、
実質的に不変の電源電圧を用いて第２のメモリバンク内のメモリセルにアクセスすることを含む、前記第２のメモリバンクに対するメモリアクセスオペレーションを行うことと、
を含む方法。
【請求項４５】
前記並行して行われるオペレーションは、第１の時間期間において行われ、前記方法は、第２の時間期間中に、並行して、前記第２のメモリバンクに対するメモリバーストリフレッシュオペレーションを行うことと、前記第１のメモリバンクに対するメモリアクセスオペレーションを行うこととを更に含む、請求項４４に記載の方法。
【請求項４６】
前記第１のメモリバンクに対する前記メモリバーストリフレッシュオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項４４に記載の方法。
【請求項４７】
前記第１のサブオペレーションは感知オペレーションであり、前記第２のサブオペレーションは復元オペレーションである、請求項４６に記載の方法。
【請求項４８】
前記ランプ遷移時間は、前記ＲＣ時定数より少なくとも１０倍長い、請求項４４に記載の方法。
【請求項４９】
前記第１のメモリバンク内の前記メモリセルをリフレッシュすることは、前記メモリセルに記憶された情報に関連付けられた電圧を増幅することを含む、請求項４４に記載の方法。
【請求項５０】
前記ＲＣ時定数は、前記ビット線のキャパシタンスを含むキャパシタンスと、前記センス増幅器の抵抗を含む抵抗の関数である、請求項４４に記載の方法。
【請求項５１】
前記メモリデバイスにおけるエネルギー損失を低減すべく前記センス増幅器にプログラム可能キャパシタンスを結合させることを含む、請求項５０に記載の方法。
【請求項５２】
前記ランプ電源電圧は、前記ランプ遷移時間中に最小電圧から最大電圧に遷移し、前記センス増幅器は、前記ランプ電源電圧が前記最小電圧にある場合、増幅を行わず、前記ランプ電源電圧が前記最大電圧にある場合、前記メモリセルに記憶された前記情報に関連付けられた前記電圧の最大増幅を行う、請求項４４に記載の方法。
【請求項５３】
前記第２のメモリバンク内の前記メモリセルにアクセスすることは、前記メモリセルに記憶された情報に関連付けられた電圧を感知することと、前記メモリセルに前記電圧を書き戻すこととを含む、請求項４４に記載の方法。
【請求項５４】
前記ランプ電源電圧を用いて前記第１のメモリバンク内の前記メモリセル及び前記第２のメモリバンク内の前記メモリセルをリフレッシュすることを含む、前記第１のメモリバンク及び前記第２のメモリバンクの両方にメモリ自動リフレッシュオペレーションを行うことを含む、請求項４４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願に開示する主題は、一般に集積回路（ＩＣ）設計に係り、特にエネルギー消費量が低い高速ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路に係る。
【背景技術】
【０００２】
ＤＲＡＭ回路（場合によりＤＲＡＭ又はＤＲＡＭデバイスとも呼ぶ）は、コンピュータや他の電子デバイス内に情報を記憶するために用いられる。情報を保全するために、ＤＲＡＭ回路は、他の回路から当該回路への読出し／書込みアクセスがない場合でも定期的にリフレッシュされる。リフレッシュは、外部から開始されるリフレッシュオペレーション（即ち、ＤＲＡＭの外部のデバイス又は回路によって送られたコマンドの制御下にある）によってでも、ＤＲＡＭの内部の回路によってリフレッシュオペレーションのタイミングが計られ制御される自動リフレッシュによってでも遂行できる。ＤＲＡＭのメモリセルをリフレッシュすることは、通常２つのオペレーション、即ち、最初に複数のメモリセル（例えば、行）におけるデータを読出し、次にデータをメモリセルに書き戻すことが必要となる。リフレッシュオペレーションは、メモリセル内のコンデンサの充電及び放電が必要なのでエネルギーを消費する。メモリセルをリフレッシュする過程では、セルに結合されるビット線及びワード線構造のキャパシタンスの充電及び放電も必要となる。単一行のメモリセルのリフレッシュでは、使用するエネルギーは非常に少量であるが、ＤＲＡＭ回路は、多数のメモリセルの行を有し、これらを迅速に且つ繰り返してリフレッシュする必要があるのでリフレッシュオペレーションで相当量のエネルギーを消費しうる。リフレッシュオペレーションにより用いられたエネルギーは、最終的には熱に変化し、熱は、ＤＲＡＭ回路を含む電子アプリケーション内に熱的な問題を起因又は寄与してしまうことがある。例えば、アプリケーションは、アプリケーション内のＤＲＡＭ回路による発熱を放散するために追加の放熱デバイスを組み込まなくてはならない場合があり、それによりアプリケーションのコストとサイズがともに増加してしまう。さらに、ポータブルアプリケーションでは、リフレッシュオペレーションに用いられるエネルギーは、継続的にバッテリが消耗される。リフレッシュにかかるエネルギーコストを低減することは、バッテリを再充電しなくてはならなくなるときまでの時間間隔を増加することになる。
【発明の概要】
【０００３】
本発明は、自動リフレッシュスキームを実施し、自動リフレッシュオペレーション時の電力散逸を実質的に減らすＤＲＡＭ回路に係る。自動リフレッシュオペレーション時には、従来の実質的に不変の電源電圧ではなくランプ電源電圧を用いてＤＲＡＭ回路内のセンス増幅器に給電して、かかるセンス増幅器に結合される２つのビット線間の電圧差を増幅する。その結果、自動リフレッシュオペレーションによって発生される熱は、実質的に不変の電源電圧によって給電される従来の自動リフレッシュオペレーションによって発生される熱の一部分に過ぎなくなる。
【０００４】
本発明の第１の様態では、ビット線に共に結合されるメモリセル及びセンス増幅器を動作させる方法を開示する。かかる方法は複数のモードを含む。第１のオペレーションモードでは、第１のメモリオペレーションがメモリセルに行われる。第１のメモリオペレーションは、実質的に不変の電源電圧を用いてメモリセルに記憶された情報に関連付けられた電圧を増幅することを含む。第２のオペレーションモードでは、第２のメモリオペレーションがメモリセルに行われる。第２のメモリオペレーションは、ビット線及びセンス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電源電圧を用いてメモリセルに記憶された情報に関連付けられた電圧を増幅することを含む。
【０００５】
本発明の第２の様態では、複数のメモリバンクを含むメモリデバイスを動作させる方法を開示する。かかる方法は、少なくとも２つのメモリバンクに並行オペレーションを行うことを含む。第１のメモリバンクに行われるオペレーションは、メモリリフレッシュオペレーションである。このリフレッシュオペレーションは、メモリセルに結合されるビット線とビット線に結合されるセンス増幅器のＲＣ時定数より大きいランプ遷移時間を有するランプ電源電圧を用いて第１のメモリバンク内のメモリセルをリフレッシュすることを含む。同時に、第２のメモリバンクにメモリアクセスオペレーションを行う。このメモリアクセスオペレーションは、実質的に不変の電源電圧を用いて第２のメモリバンク内のメモリセルにアクセスすることを含む。
【０００６】
本発明の第３の様態では、ビット線に結合されるメモリセルと、ビット線に結合され、電力入力ノードを有するセンス増幅器とを含むメモリデバイスを開示する。第１の電源端子がセンス増幅器に結合されて、かかるセンス増幅器に実質的に不変の電源電圧を供給する。第２の電源端子がセンス増幅器に結合されて、かかるセンス増幅器に、ビット線及びセンス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電圧を供給する。第１の電源端子及び第２の電源端子のうちの１つをセンス増幅器の電力入力ノードに選択的に結合する回路が設けられる。
【０００７】
本発明の第４の様態では、１以上の支持構造と、１以上の支持構造の各支持構造上に取り付けられるインダクタと、同じ又は異なる支持構造上に取り付けられるメモリデバイスとを含む装置を開示する。メモリデバイスは、ビット線に結合されるメモリセルと、ビット線に結合され、電力入力ノードを有するセンス増幅器とを含む。第１の電源端子がセンス増幅器に結合されて実質的に不変の電源電圧を供給する。第２の電源端子がセンス増幅器及びインダクタに結合されて、ビット線及びセンス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有するランプ電圧を供給する。第１の電源端子及び第２の電源端子のうちの１つをセンス増幅器の電力入力ノードに選択的に結合する回路が設けられる。
【図面の簡単な説明】
【０００８】
本願における開示をより理解するために、添付図面と共に以下の詳細な説明を参照する。
【０００９】
【図１】回路のブロック図と様々なタイプの電源電圧下でのその電力消費を示す。
【００１０】
【図２】エネルギー効率のよい自動リフレッシュスキームを実施するＤＲＡＭ回路のブロック図である。
【００１１】
【図３】自動リフレッシュモードにある図２のＤＲＡＭ回路のオペレーションを説明するタイムダイアグラムである。
【００１２】
【図４】自動リフレッシュモードにある図２のＤＲＡＭ回路のオペレーションを説明するフローチャートである。
【００１３】
【図５Ａ】ランプ電圧発生器のブロック図である。
【００１４】
【図５Ｂ】電圧発生器により発生されたランプ電圧のタイムダイアグラムである。
【００１５】
【図６】様々なタイプのオペレーションを実行する少なくとも２セットのメモリバンクを含むＤＲＡＭ回路のブロック図である。
【００１６】
【図７】様々なオペレーションモードにある図６のＤＲＡＭ回路の電力消費レベルを示すブロック図である。
【００１７】
同様の参照番号は幾つかの図面に亘って同じ又は同様の構成要素を指すものである。
【発明を実施するための形態】
【００１８】
ＤＲＡＭは、ランダムアクセスメモリの一タイプであり、通常は、ＤＲＡＭメモリセルのアレイを含む集積回路内に実装され、各ＤＲＡＭメモリセルは別個のコンデンサ内に１ビットのデータを記憶しうる。実際にはどのコンデンサからも電子が漏れるので、コンデンサに記憶されたデータは、コンデンサの電荷が定期的にリフレッシュされない限り最終的には消去してしまう。このリフレッシュオペレーションではエネルギーが消費されるが、エネルギー消費量は、様々なタイプの電源を用いることによって異ならせることができる。
【００１９】
図１は、回路１００のブロック図と、時間の関数として電圧を示す２つのタイミングダイアグラム１１０及び１３０と、２つの異なるタイプの電源電圧のそれぞれを用いた場合に、時間の関数として電力消費量を示す２つのタイミングダイアグラム１２０及び１４０を含む。回路１００は、抵抗Ｒ、コンデンサＣ、及び電圧Ｖ（ｔ）を有する電源を含む。電源は、直列接続された抵抗とコンデンサの両端に結合される。回路は時定数ＲＣを有する。電圧Ｖ（ｔ）に依存する電流Ｉ（ｔ）は抵抗を流れてコンデンサを充電又は放電させる。充電プロセス中では、タイミングダイアグラムに示すように、電源により放出されるエネルギーは２つの部分に分割され、１つの部分はコンデンサ内に蓄積され、もう１つの部分は抵抗において熱に変換されて環境内に放散される。これら２つの部分間の比率は、電源のタイプに依存する。
【００２０】
図１におけるタイミングダイアグラム１１０及び１２０に示すように、電源が、時定数ＲＣより実質的に長い期間ｔ０の間、定電圧Ｖ（ｔ）＝Ｖ０を供給する場合、抵抗Ｒにより消費される電力は、ＰＲ（ｔ）＝［Ｖ０２／Ｒ］ｅ−２ｔ／ＲＣである。したがって、抵抗により消費されるエネルギーはＥＲ＝ＣＶ０２／２（斜線部分の領域に等しい）である。つまり、電源によって放出されるエネルギー、即ち、ＣＶ０２の半分は熱に変換され、もう半分はコンデンサＣ内に蓄えられる。
【００２１】
しかし、タイミングダイアグラム１３０及び１４０に示すように、電源が、同じ期間の間、線形に増加する電圧Ｖ’（ｔ）＝Ｖ０［ｔ／ｔ０］といったランプ電圧を供給する場合、抵抗Ｒにより消費される電力は、ＰＲ’（ｔ）＝［ＲＣ２Ｖ０２／ｔ０２］［１−ｅ−ｔ／ＲＣ］２である。抵抗により消費されるエネルギーは、（斜線部分によって示すように）ＥＲ’＝［ＣＶ０２／２］［２ＲＣ／ｔ０］に低減される。時定数ＲＣは、期間ｔ０より有意に小さいので、熱に変換されるエネルギーとコンデンサＣに蓄えられるエネルギーとの比は、かなり小さくなる。電圧がゼロからＶ０に増加するまでに無制限に長い時間ｔ０がかかる場合、電源によって放出されるエネルギーはすべてコンデンサに蓄えられ、抵抗はエネルギーを熱に変換しない。このようなプロセスは「断熱過程」としても知られる。なお、理想的な断熱過程は現実には存在しないことに留意されたい。しかし、理論上は、図１におけるランプ電圧のようなランプ電圧を用いてコンデンサを充電すると、熱に変換されるエネルギーとコンデンサに蓄えられるエネルギーとの比は、ランプ時間が回路のＲＣ定数より有意に長い（例えば、少なくとも１０倍長い）限り、定電圧を用いてコンデンサを充電する場合よりも相当に小さくなることが示唆される。
【００２２】
図１の回路は、ＤＲＡＭメモリセルの単純化モデルとして見ることができる。コンデンサＣは、メモリセルに関連付けられたデータビットを記憶するために用いられ、また、センス増幅器をストレージセルに結合させるビット線の追加のキャパシタンスも含みうる。抵抗Ｒは、メモリセルに関連付けられたセンス増幅器のトランジスタの抵抗に近似させる。したがって、定電圧ではなくランプ電圧を生成する電源がメモリセルをリフレッシュするために用いられるのであれば、相当量のエネルギーを節約しうる。
【００２３】
図２は、エネルギー効率のよい自動リフレッシュを実施するＤＲＡＭ回路２００の実施形態を示すブロック図である。例証目的として、図中には２つのメモリセル２１０、２１５しか示さず、それぞれ１つのコンデンサ及び１つのトランジスタを有する。具体的には、メモリセル２１０は、列、即ち、ビット線「ビットｊ＋」と、行、即ち、ワード線「ワードｉ」に結合され、メモリセル２１５は、ビット線「ビットｊ＋１−」と、ワード線「ワードｉ＋１」に結合される。ＤＲＡＭ回路２００はダミーワード線２２５とダミーセル２２０も更に含みうる。このＤＲＡＭ回路２００は、一般にシングルトランジスタＤＲＡＭ、即ち、１Ｔ  ＤＲＡＭと呼ばれる。しかし、当業者であれば、本願に記載する自動リフレッシュ方法及び回路は、他のタイプのＤＲＡＭインフラストラクチャにも適用可能であることは理解できよう。
【００２４】
ある実施形態では、メモリセル２１０を含む行をリフレッシュするために、行デコードロジック（図示せず）がワード線「ワードｉ」を選択し、メモリセル内のトランジスタをオンに切り替え、メモリセル内のコンデンサをビット線「ビットｊ＋」に結合させる。次に、コンデンサは、その電荷をビット線「ビットｊ＋」に放出する。メモリセル２１０のデータビットを測定するために、ダミーワード線２２５も選択され、それにより、ダミーセル２００がその電荷をもう１つのビット線「ビットｊ＋１−」に放出することが可能となる。
【００２５】
２つのビット線は、２つのトランジスタ２３５のそれぞれを介してセンス増幅器２６０に結合される。センス増幅器イネーブル線２３０がアクティブにされると、２つのビット線における電圧が、センス増幅器２６０に入力される。図２に示すように、センス増幅器２６０は、２つのビット線における電圧差を増幅する正帰還ラッチを形成するＰ−ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタ（図示せず）を含む従来型のセンス増幅器であってよい。ビット線「ビットｊ＋」における電圧がビット線「ビットｊ＋１−」における電圧より高い場合、増幅された電圧差によって、ＤＲＡＭ回路がビット線「ビットｊ＋」を充電し、メモリセル２１０が「１」データビットを記憶することになる。ビット線「ビットｊ＋」における電圧がビット線「ビットｊ＋１−」における電圧より低い場合、メモリセルは、「０」データビットとなる。どちらの場合でも、メモリセルにもともと記憶されていたデータビットが復元される。
【００２６】
メモリセル２１０への読出しアクセスはリフレッシュプロセスと同様であるが、センス増幅器がさらに、アクセスされたメモリセルからのデータビットを別のコンポーネント（例えば、データ出力ドライバ）に転送するという点で異なる。メモリセル２１０への書込みアクセスは、強制的にＤＲＡＭ回路に、センス増幅器２６０によって検出された古いデータビットを新しいデータビットに置換させ、次に、その新しいデータビットに応じてメモリセル２１０を充電させる。
【００２７】
従前では、センス増幅器２６０は、ＤＲＡＭ回路によってどのオペレーション（自動リフレッシュ、バーストリフレッシュ、読出しアクセス、又は書込みアクセス）が行われようと同じ定電源電圧ＶＤＤによって給電される。ＤＲＡＭ回路を含むアプリケーションが強制的にスリープモード又は他の低電力モードにされる（即ち、相当に長時間の間、回路への読出し／書込みアクセスがない）場合、ＤＲＡＭ回路は、メモリセルのＤＲＡＭアレイの各行におけるメモリセルに自動リフレッシュを定期的に行う。図１に関連して先に説明したように、このプロセス中には、相当量のエネルギーが熱に変換される。
【００２８】
エネルギー損失を低減するために、図２に示すように、センス増幅器２６０のＰＭＯＳトランジスタは、２つのＰＭＯＳトランジスタ２４７、２５７に結合され、センス増幅器２６０のＮＭＯＳトランジスタは、２つのＮＭＯＳトランジスタ２４５、２５５に結合される。ＰＭＯＳトランジスタ２５７及びＮＭＯＳトランジスタ２５５は、ＤＲＡＭ回路が通常感知モードにある場合に選択される。このモードは、通常感知モード信号２５０がアクティブである場合にアクティブである。ある実施形態では、通常感知モードは、ＤＲＡＭ回路に対するバーストリフレッシュ、読出し、書込み、及び事前充電のオペレーションを含む。ＤＲＡＭ回路が通常感知モードで動作する場合、実質的に不変の電源電圧（ＶＤＤ−ＧＮＤ）がセンス増幅器２６０に（トランジスタ２５５、２５７によって）供給される。これは、これらのオペレーションには性能が重要だからである。また、このような定電圧は、回路内のメモリセルへの高速読出し／書込みアクセスといったより良好な性能を達成するために重要である。
【００２９】
ＰＭＯＳトランジスタ２４７及びＮＭＯＳトランジスタ２４５からなるもう１対は、ＤＲＡＭ回路が自動リフレッシュモードにある場合にアクティブにされる。このモードは、自動リフレッシュモード信号２４０がアクティブである場合にアクティブである。ある実施形態では、自動リフレッシュモードは、ＤＲＡＭ回路を含むアプリケーションが強制的にスリープモードにされる場合にアクティブにされる。ある実施形態では、このモードは、ＤＲＡＭ回路が少なくとも所定の期間の間アクセス要求を受信しなかった場合にアクティブにされる。ある実施形態では、自動リフレッシュモードは、ＤＲＡＭ回路が強制的にスリープ状態にされていなくても所定のスケジュールに従ってメモリコントローラ（ＤＲＡＭ回路の外部にある）によってアクティブにされる。例えば、アプリケーションが複数のＤＲＡＭ回路を含み、一度にメモリ回路のサブセットにアクセスしてもよい。所定のアクセススケジュールがある場合、メモリコントローラは、選択したメモリデバイス（例えば、ＤＲＡＭ回路）をアクティブにし、同時に他の選択していないメモリデバイス（例えば、ＤＲＡＭ回路）は自動リフレッシュを実行するようプログラムされることが可能である。ある実施形態では、（ランプ電源電圧をセンス増幅器２６０に結合させるための）１対のＰＭＯＳトランジスタ２４７及びＮＭＯＳトランジスタ２４５は、自動リフレッシュモード中は隣接するビット線のセンス増幅器によって共有される。
【００３０】
ＤＲＡＭ回路は、自動リフレッシュされるとき、サービスを提供する外部アクセス要求を有さない。その結果、自動リフレッシュ中は、外部アクセス要求に関して性能についての懸念事項がないので、自動リフレッシュ中は、性能についての懸念事項よりもエネルギー節約の方が重要度が勝る。定電源電圧ＶＤＤ及びＧＮＤをランプ電源電圧ＶＰｒａｍｐ及びＶＮｒａｍｐに置換することにより、ＤＲＡＭ回路は、相当量のエネルギーを節約することができる。ＤＲＡＭを有するアプリケーションにおけるエネルギー節約は、かかるアプリケーションがバッテリによって給電されるモバイルデバイスの場合に、アプリケーションの寿命サイクルを長くすることができる。
【００３１】
図３は、ある実施形態による、自動リフレッシュモードにある図２のＤＲＡＭ回路のオペレーションを説明するタイミングダイアグラムである。図３に示すように、２つのランプ電圧ＶＰｒａｍｐ及びＶＮｒａｍｐが、それぞれ、２つの電圧信号を用いて供給される。これら２つの電圧信号は、高電圧と低電圧との間を周期的に変動する。２つの信号間には、１８０°の位相差がある。ある実施形態では、ＤＲＡＭ回路は行毎に自動リフレッシュを行い、各行は、ランプ電圧の１つの期間に相当する。ある実施形態では、１つの期間の長さは、およそ２〜３２μｓである。
【００３２】
図４は、ある実施形態による、自動リフレッシュモードにある図２のＤＲＡＭ回路のオペレーションを説明するフローチャートである。例証目的として、電圧信号ＶＰｒａｍｐ及びＶＮｒａｍｐの各信号期間は、４つのオペレーションにそれぞれ対応する第１のサブ期間、第２のサブ期間、第３のサブ期間、及び第４のサブ期間に分割される。第１のサブ期間（Ｔ０〜Ｔ１）の始まりにおいて、ＶＰｒａｍｐは、高電圧（例えば、ＶＤＤ）又は高電圧付近にあり、ＶＮｒａｍｐは、低電圧（例えば、ＧＮＤ）又は低電圧付近にある。第１のサブ期間中、ＤＲＡＭ回路は、高電圧と低電圧との間の中間レベルに向けてＶＰｒａｍｐをランプダウンし且つＶＮｒａｍｐをランプアップして（４１０）、行ｉにおけるメモリセルのリフレッシュを開始する。
【００３３】
図２を再び参照するに、２つの電圧が中間レベルに近づくにつれて、センス増幅器２６０はゆっくりとオフに切り替えられて、２つのビット線にあるエネルギーは、ノードＶＰｒａｍｐ及びＶＮｒａｍｐに結合されるインダクタ５２２（図５Ａ）に徐々に流れ込む。インダクタ５２２のより詳細な説明を、図５Ａ及び図５Ｂに関連して以下に与える。
【００３４】
図５Ａは、本発明のある実施形態によるかかるランプ電圧発生器のブロック図である。電圧発生器５１０は、２つの副発生器Ｖｐ（ｔ）５１５及びＶｎ（ｔ）５１７を含む。各副発生器は正弦波信号を生成し、また、２つの信号間には１８０°の位相シフトがある。例例証目的として、ＤＲＡＭ回路５２０内のメモリセルは、それぞれ、直列接続されたコンデンサＣと抵抗Ｒとしてモデル化される。コンデンサＣは、主に、センス増幅器に結合される各ビット線のキャパシタンスに対応し、抵抗Ｒは、主に、センス増幅器内のトランジスタの抵抗に対応する。インダクタＬ５２２が、インダクタの片側において副発生器Ｖｐ（ｔ）５１５とＶｎ（ｔ）５１７との間に、また、もう片側において２つの抵抗−コンデンサ対の間に結合される。このインダクタ５２２は、インダクタＬ５２２及びコンデンサＣを含むＬＣ共振器が所望のランプ遷移時間ｔ０によって決定される電圧を交互にする周波数を有するように注意深く選択される。
【００３５】
ある実施例では、インダクタＬの値は、通常の製造公差によって比較的広い範囲に亘って変動しうる。その結果、自動リフレッシュ周波数がＬＣ共振周波数と一致しない場合があり、それにより、共振器が各サイクルを通じてエネルギーを保持する能力を低減してしまう。
【００３６】
ＬＣ共振周波数に対して自動リフレッシュ周波数を最適化する１つの方法は、単純に、自動リフレッシュ周波数を、ＤＲＡＭのＬ及びＣがどの値であろうとその値に適合させるように設定することである。この方法は、リフレッシュレートが、ＤＲＡＭが必要とするものより高くなるという不利点を有するが、依然としてエネルギーの節約にはなる。
【００３７】
第２の方法は、ＤＲＡＭにより示されるキャパシタンスを微調整することである。ビット線によって形成されるキャパシタンスは、ＤＲＡＭ上に実装された２進加重されたコンデンサのセットによって増加されうる（場合によっては本願ではプログラム可能キャパシタンスと呼ぶ）。コンデンサは、ＤＲＡＭ内のコンフィグレーション信号によってそのゲートが有効又は無効にされる個別のＭＯＳパストランジスタを介してＶＮｒａｍｐ及びＶＰｒａｍｐノードに取り付けられうる。ＶＮｒａｍｐノード及びＶＰｒａｍｐノードに追加のキャパシタンスを接続することによって、通常の読出し、書込み、及びバーストリフレッシュトランザクションのアクティブ化電力は増加しない。
【００３８】
コンフィグレーション信号は、プログラム可能ヒューズ、ピン、不揮発性ストレージセル、レジスタ若しくはラッチビット、又は、これらの方法のいずれかに機能的に等価である他の手段から駆動される。加重コンデンサは、Ｌにおける変動が、総キャパシタンスＣにおける相補的なプログラム可能な変動によって対応されうるように共振回路内に又は外に静的に切り替えられうる。これにより、共振器がほぼその固有周波数（Ｑ係数が最大）で動作することを可能にする。
【００３９】
加重コンデンサを使用する１つの方法は、製造段階で総キャパシタンス値を微調整することである。この場合、キャパシタンスイネーブル信号は、プログラム可能ヒューズ又は他の形式の不揮発性ストレージによって設定されうる。第２の方法は、システム初期化プロセスを使用することである。このプロセスは１回行われ、キャパシタンス選択信号が不揮発性であるシステムメモリの一部に保持される。これらの選択信号値は、システムが起動される度にＤＲＡＭ内のレジスタにロードされ、キャパシタンス選択信号はＤＲＡＭレジスタに直接記憶される。
【００４０】
さらに、インダクタが、ＤＲＡＭと同じ基板上に含まれる場合、一連の２進加重されたインダクタセグメントを用いてインダクタ値を微調整することが可能でありうる。これは、加重コンデンサ方法に勝る利点を幾つか有しうる。インダクタコンフィギュレーション信号は、すでに説明した同じ方法を用いてプログラムされうる。
【００４１】
インダクタ５２２は、異なる物理的コンフィグレーションを有しうる。ある実施形態では、インダクタは、オンチップである、即ち、ＤＲＡＭ回路と同じ基板上にある。インダクタを含むＤＲＡＭ回路はパッケージ内に封入される。パッケージは、ＤＲＡＭ回路をメモリコントローラといった他のコンポーネントと通信可能にするインターフェイス（例えば、１以上のピン）を有する。ある実施形態では、インダクタは、オフチップである、即ち、ＤＲＡＭ回路を収容するパッケージの外部にある。例えば、インダクタは、ＤＲＡＭ回路も支持する基板（例えば、印刷回路基板５５０）上に実装されてよい。或いは、インダクタ５２２は、ＤＲＡＭ回路を収容するパッケージ上に実装されてもよい。インダクタは、それ自身のパッケージ内に収容されてもよい。インダクタ５２２は、そのパッケージのピンに電気的に結合され、所望の周波数を有するランプ電源電圧を生成する。インダクタ５２２は、かかるインダクタを複数のＤＲＡＭ回路に結合することによって１つのメモリモジュール上の複数のＤＲＡＭ回路によって共有されてもよい。２以上のＤＲＡＭ間でインダクタを共有する（それにより、有効キャパシタンスを増加する）ことによって、必要とされるインダクタンス値は低減され、インダクタンスはより安価となる。ある実施形態では、インダクタ及びＤＲＡＭ回路はシステム・イン・パッケージ（ＳＩＰ）セットアップ内に共存する。
【００４２】
図５Ｂは、本発明のある実施形態による電圧発生器によって生成された２つのランプ電圧のタイムダイアグラムである。２つの破線は、図３に示すような理想のランプ電源電圧を表す。２つの実線曲線は、正弦波電源電圧ＶＰｒａｍｐ５３０及びＶＮｒａｍｐ５４０を表す。ＶＰｒａｍｐ曲線は、ＶＤＤとＶＤＤ／２との間を往復し、一方ＶＮｒａｍｐは、ＶＤＤ／２とＧＤＮの間を往復する。ＤＲＡＭ回路が、自動リフレッシュモード中に、２つの電圧信号をそのセンス増幅器に供給する場合、回路内のエネルギーは、コンデンサの電界とインダクタの磁界に交互に蓄えられる。少量のエネルギーが抵抗素子によって各サイクル時に失われ、また、電圧源によって置換される。
【００４３】
ある実施形態では、図２に示すＤＲＡＭ回路は、センス増幅器を、通常感知モード時には定電源電圧に、自動リフレッシュモード時には図５Ａに示すようなランプ電源電圧に結合させるモードスイッチ回路を有する。ある実施形態では、このモードスイッチ回路はＤＲＡＭ回路内に組み入られうる。一部の他の実施形態では、モードスイッチ回路はＤＲＡＭ回路の外部である。例えば、モードスイッチ回路はメモリコントローラ内に組み入れられてもよい。
【００４４】
上述したように、ＤＲＡＭ回路がスリープモードにある場合、回路内のいずれのメモリバンクにも読出し／書込みアクセスがない。すべてのメモリバンクがランプ電源電圧を用いて自動リフレッシュされてエネルギーが節約される。通常感知モードでは、ＤＲＡＭ回路は、実質的に一定の電源電圧を用いてそのメモリバンク内のメモリセルに対して読出し及び書込みオペレーションを行い、指定又は所定レベルの性能を達成する。コンデンサには漏れがあるので、ＤＲＡＭ回路はさらに、読出し及び書込みトランザクションに加えて定電源電圧を用いてバーストリフレッシュオペレーションを行う。ある場合では、ＤＲＡＭ回路は、バーストリフレッシュオペレーションに、読出し／書込みトランザクションのタイムスロットの約２％を使用する場合がある。バーストリフレッシュオペレーションは、自動リフレッシュオペレーションより多くのエネルギーを消費するだけでなく、通常のメモリアクセスオペレーションに干渉するので、リフレッシュ時間間隔は、一般に、リフレッシュオペレーションによって占有されるタイムスロットの割合を最小化すべく最大化される。より長いリフレッシュ時間間隔を用いることは、情報の損失を回避するためにより高い電圧ＶＤＤを用いることが必要になる。この要件は、通常感知モードにおけるエネルギー消費問題を悪化させてしまう。
【００４５】
その一方で、あるオペレーションモードでは、又は、アプリケーションが特定のタスクを実行しているときに、例えば、読出し／書込みアクセスがメモリバンクのサブセットに限定されている場合、通常感知モードにおいて長時間の間、ＤＲＡＭ回路内の一部のメモリバンクへの読出し／書込みアクセスがない場合がある。このシナリオは、一部の特別に設計されたＤＲＡＭ回路、例えば、所定のメモリアクセスパターンがあるビデオＤＲＡＭの場合に起きる可能性が高い。メモリコントローラが、通常感知モードにおいて、どのメモリバンクのセットがアクセスされ、どのメモリバンクのセットがアクセスされないのかを事前に知っていれば、読出し／書込みアクセスを受けないメモリバンクのセットを、ランプ電源電圧を用いてリフレッシュしてエネルギーを節約することができ、同時に、定電源電流を他のメモリバンクのセットに供給してＤＲＡＭの性能を最大限にすることができる。したがって、ＤＲＡＭ回路の異なる部分が、独立して２つのタイプのオペレーションに動的に割り当てられる場合、通常感知モード中であってもエネルギーの正味の節約がある。
【００４６】
図３は、２つの電源電圧がそれらの中間レベルに到達する間に、２つのビット線ビットｊ＋１／ビットｊにおける電圧も高レベル及び低レベルからそれぞれ中間レベルに収束する様子を示す。２つのビット線間の電圧差は、第１のサブ期間（Ｔ０〜Ｔ１）のほぼ終点においてゼロ（又は実質的にゼロ、例えば、５ミリボルト未満）に降下する。なお、このサブ期間中にはワード線は選択されないことに留意されたい。各メモリセルは、メモリセル内に記憶されたデータビットに対応する十分な電荷を保持していることを前提とする。ある実施形態では、図２のセンス増幅器は、そのソース及びドレインが２つのビット線に接続されるＮＭＯＳトランジスタといった等化デバイスを更に含む。ＮＭＯＳトランジスタのゲートは、第２のサブ期間（図３参照）の最初の半分の間に上がり、これにより、２つのビット線の電圧レベルが正確に等しくなる。第２のサブ期間の第２の半分の間では、ワード線が上がる（図３の３２０を参照）。
【００４７】
第２のサブ期間（Ｔ１〜Ｔ２）の間に、電源電圧ＶＰｒａｍｐ及びＶＮｒａｍｐは、中間レベル又は略中間レベルに維持される。これにより、センス増幅器はオフであり続け、２つのビット線は、実質的に同じ電圧を有しつつ互いから切り離される。同時に、ＤＲＡＭ回路は、ワード線「ワードｉ」における電圧をゆっくりとランプアップする（４２０）。この電圧が、メモリセル２１０内のトランジスタの閾値電圧を超えて増加されると、メモリセルのトランジスタはオンに切り替わり、メモリセル内のコンデンサは、その電荷をビット線「ビットｊ＋」に放出し始める。同時に、ＤＲＡＭ回路は、ダミーワード線２２５をアクティブにして、ダミーセルからの電荷をもう１つのビット線「ビットｊ＋１−」に放出させる。したがって、時間Ｔ２では、センス増幅器に結合された２つのビット線の間の電圧差は小さく、この電圧差は、メモリセル２１０内のデータ値を表す。
【００４８】
上述したように、ＤＲＡＭ回路は自動リフレッシュを行毎に行う。したがって、自動リフレッシュエネルギーのバルクは、リフレッシュされるメモリセルの行に結合された何百もの更には何千ものビット線内に蓄えられる。１つのワード線をゆっくりとランプすることは、あまりエネルギーを消費しない。したがって、オペレーション４２０は、ある実施形態では任意選択的であってよい。例えば、ワード線は、早ければ時間Ｔ１（３１０、図３）においてハイレベルにアサートされる。ある他の実施形態では、ワード線は、時間Ｔ２までハイレベルにアサートされない（３３０、図３）。ビット線の充電又は放電は非常に高速（例えば、５〜１０ｎｓ）なので、サブ期間（Ｔ２−Ｔ１）の間の任意の時間におけるワード線のアサーションは許容可能である（図３の３２０を参照）。
【００４９】
次に、ＤＲＡＭ回路は、行ｉについてワード線がハイにアサートされる間に、ゆっくりとＶＰｒａｍｐをランプアップし、ＶＮｒａｍｐをランプダウンする（４３０）。センス増幅器２６０（図２）は、このサブ期間（Ｔ３−Ｔ２）の間にゆっくりとオンに切り替えられる。センス増幅器２６０は２つのビット線間の電圧差を検出して増幅する。この増幅された電圧差によって、メモリセル２１０のデータビット値に依存して２つのビット線は充電（又は放電）される。図３に示すように、２つのビット線における電圧は、このサブ期間中は反対方向に分岐し始める。このサブ期間の終点では、メモリセル２１０内のコンデンサは十分に充電（又は放電）される。これはワード線「ワードｉ」が同じ期間の間、アサートされたままであることによる。
【００５０】
最後に、ＤＲＡＭ回路は、ワード線「ワードｉ」をゆっくりとランプダウンして、ワード線によって選択されたメモリセルの行の自動リフレッシュを完了する（４４０）。２つのビット線における電圧は分離したままである。センス増幅器イネーブル信号２３０がオンのままであり、また、２つのランプ電圧ＶＰｒａｍｐ及びＮＰｒａｍｐがハイレベル及びローレベルにそれぞれある限り、センス増幅器２６０は、前に確立したビット線の電圧を維持する。センス増幅器イネーブル信号２３０は、自動リフレッシュ間隔の全体に亘ってハイであり続ける。センス増幅器イネーブル信号２３０がオフにされる又は無効にされる場合（早くて時間Ｔ３、また、時間Ｔ４以内で）、ビット線は隔離され、新しいメモリオペレーションが始まるまで前に確立された電圧に留まる。オペレーション４２０と同様に、このオペレーションも上述した理由と同様の理由から任意選択であってよい。即ち、自動リフレッシュは、サブ期間（Ｔ４−Ｔ３）中のある時にワード線が選択解除されるといつでも完了される。ワード線はゆっくりランプダウンされる必要はないが、これはエネルギーを更に節約しうる。サブ期間（Ｔ４−Ｔ３）の終点において、ＤＲＡＭ回路は、上述したオペレーションを繰り返すことによってメモリセルの次の行のリフレッシュに進む（４５０）。
【００５１】
要約するに、ＤＲＡＭ回路は、自動リフレッシュモード時に、回路内の各行を、所定の時間間隔で訪れ、その行内に記憶された情報をリフレッシュする。例えば、時間間隔が３２ｍｓであり、回路内に２０４８行がある場合、メモリセルの各行は、リフレッシュされるための約１６μｓの時間窓がある。この例では、サブ期間の平均長さは約４μｓである。換言すれば、ランプ遷移時間ｔ０＝（Ｔ１−Ｔ０）又は（Ｔ３−Ｔ２）は、数マイクロ秒（例えば、４μｓ、又は、様々なＤＲＡＭコンフィギュレーションにおいて１〜１６μｓ）であり、これは、ビット線の固有応答時間（ＲＣ時間）より実質的に遅い。２つのビット線（これらは一次コンデンサ）及びセンス増幅器（これは一次抵抗）のＲＣ時定数は、数ナノ秒（例えば、１〜２０ｎｓ）に過ぎない。したがって、ランプ遷移時間ｔ０とＲＣ時定数との比は、少なくとも１００であり、より一般に少なくとも２００であり、また、ある実施形態では１，０００より大きい。図１に関連した上記の分析に基づいて、この比は、自動リフレッシュモード時の放熱は、通常感知モード時の放熱の１％未満であることを示す。他の要因（例えば、インダクタのＱ係数）によって熱低減が９９％未満に制限されうるが、改善点は依然として顕著である。
【００５２】
放熱を有意に低減する図４のＤＲＡＭ回路における主要な要因は、自動リフレッシュモード時に、ランプ電源電圧（ＶＰｒａｍｐ−ＶＮｒａｍｐ）が定電源電圧（ＶＤＤ−ＧＮＤ）に置換されることである。しかし、図３に示すような正確なランプ電源電圧信号を生成することは簡単なことではない。そのような信号を生成するためには複雑な回路が必要となりうる。幸運なことに、２つの電圧信号ＶＰｒａｍｐ及びＶＮｒａｍｐは、１８０°の位相シフトを有する正弦波に似ている。各電圧信号を、定電圧オフセットを有する正弦波信号によって近似させることが可能である。
【００５３】
図６は、本発明のある実施形態による、異なるタイプのオペレーションを行う少なくとも２セットのメモリバンクを含むＤＲＡＭ回路６００のブロック図である。メモリバンクの１つのセット６１０（バンク０〜バンク７を含む）はランプ電源電圧６２０を用いてバーストリフレッシュオペレーションを行う。同時にメモリバンクのもう１つのセット（バンク８〜バンク１５を含む）は、定電源電圧６５０を用いて通常の読出し／書き込みオペレーションを行う。図６は更に、２セットのメモリバンク６１０、６１５がデコードされた行及び列信号６３０、６３５、及び、６４０、６４５の異なるセットを使用することを示す。
【００５４】
２つのタイプのメモリオペレーションを互いから切り離す、即ち、バーストリフレッシュオペレーションをメモリバンクの１つのセットにおいて実行し、読出し／書込みトランザクションをメモリバンクの別のセットにおいて実行し、これらの２セットのメモリバンクが周期的に切り替えられることによって、リフレッシュ時間間隔ｔｒｅｆ（メモリセルの同じ行上での２つの連続するリフレッシュオペレーション間の時間長）を、ＤＲＡＭ回路の性能に影響を与えることなく低減することができる。これは、リフレッシュオペレーションは通常のアクセスオペレーションに干渉しなくなるからである。
【００５５】
バーストリフレッシュレートを増加することによって、したがって、リフレッシュ時間間隔ｔｒｅｆを低減することによって、メモリセル内のデータビットが消える前に、メモリセルにおいてより高い漏れ電流が許容可能となる。より高い漏れ電流が許容可能であるということは、読出し／書込みオペレーションに、より低い定電源電圧ＶＤＤを用いることができることになる。そして、定電源電圧ＶＤＤを下げることは、ＤＲＡＭ回路によって放散される電力に直接効果をもたらす。これは、電力放散は電圧の二乗に比例することによる。
【００５６】
しかし、短いリフレッシュ時間間隔ｔｒｅｆは、１秒当たりにリフレッシュされるＤＲＡＭ回路内のメモリ行が多くなることを意味し、したがって、リフレッシュオペレーションによって放散される電力が多くなる。したがって、低い定電源電圧ＶＤＤによるエネルギー節約の利点は、最もエネルギー効率のよいＤＲＡＭリフレッシュスキームを判断するためには高いリフレッシュオペレーションレートの不利点とバランスが取られなければならない。
【００５７】
図７は、本発明のある実施形態による、異なるオペレーションモードにおける図６のＤＲＡＭ回路の電力消費レベルを示すブロック図である。
【００５８】
通常感知モード７１０では、ＤＲＡＭ回路は、（ｉ）メモリバンクの１つのセット６１５に対する読出し／書込みオペレーションと、（ｉｉ）メモリバンクのもう１つのセット６１０に対するバーストリフレッシュオペレーションとを並行して行う。性能上の理由から、読出し／書込みオペレーションは、定電圧ＶＤＤにより給電されるので、ランプ電源電圧によりサポートされるリフレッシュオペレーション（リフレッシュ電力７５０参照）より多くの電力を消費する（読出し／書込み電力７４０参照）。ランプ電源電圧は、ＤＲＡＭ回路のＲＣ時定数より実質的に長いランプ遷移時間を有するので、熱に放散される電力は少ない（図中、ストライプの高さによって示す）。読出し／書込みオペレーションがない場合、メモリバンクのセット６１５は、待機電力によってサポートされる。待機電力（待機電力７６０参照）は、リフレッシュ電力よりも一層低い。これは、かかるメモリバンクのセットにおけるメモリセルを充電／放電させる必要がないことによる。
【００５９】
続いてＤＲＡＭ回路全体が、自動リフレッシュモード７２０に入る（例えば、ＤＲＡＭ回路を含むアプリケーションが強制的にスリープ状態にされる）。この期間の間、すべてのメモリバンクがランプ電源電圧によってリフレッシュされてより多くのエネルギーが節約される。後にアプリケーションが起動されると、ＤＲＡＭ回路は、新しい通常感知モード７３０に入る。今度は、ＤＲＡＭ回路の異なる部分が所定のスケジュールに従って異なるオペレーションに割り当てられる。例えば、メモリバンクのセット６１５がランプ電源電圧によって給電され、メモリバンクのセット６１０が定電源電圧によって給電される。しかし、全体の電力放散レベルは、ＤＲＡＭ回路全体が定電源電圧によって給電される場合の電力散逸レベルよりも依然として低い。
【００６０】
ある実施形態では、ＤＲＡＭ回路は、ランプ電源電圧を用いて読出し／書込みオペレーションを行ってもよい。例えば、このオペレーションモードでは、データプロセッサが、所定の様式（例えば、行毎やページ毎）でＤＲＡＭ回路のコンテンツを読出すことができるが、高速では行われない。これは、ＤＲＡＭ回路の性能についての懸念が、ランプ電源を用いることによる対応するエネルギー節約よりも重要である場合に許容される、又は、更には好適である。
【００６１】
上述した説明及び図面は、本発明の好適な実施形態を表すものであるが、特許請求の範囲に定義するように本発明の趣旨及び範囲から逸脱することなく、これらに様々な追加、修正、及び置換を行いうることは理解されよう。特に、当業者であれば、本発明は、本発明の趣旨及び本質的な特徴から逸脱することなく、他の具体的な形式、構造、構成、比率、並びに、他の構成要素、材料、及びコンポーネントを用いて具現化しうることは明らかであろう。したがって、ここに開示した実施形態は、あらゆる点において例証的であって限定的ではないとみなされるべきであり、本発明の範囲は請求項によって示されるものであって、上述した説明に限定されるものではない
【図１】
2010509704.tif 000003
【図２】
2010509704.tif 000004
【図３】
2010509704.tif 000005
【図４】
2010509704.tif 000006
【図５Ａ】
2010509704.tif 000007
【図５Ｂ】
2010509704.tif 000008
【図６】
2010509704.tif 000009
【図７】
2010509704.tif 000010
【手続補正書】
【提出日】平成21年7月13日(2009.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビット線に共に結合されるＤＲＡＭメモリセル及びセンス増幅器を動作させる方法であって、
第１のオペレーションモードにおいて、
実質的に不変の電源電圧を用いて前記ＤＲＡＭメモリセルに記憶された情報に関連付けられた電圧を増幅することを含む、前記ＤＲＡＭメモリセルに対する第１のメモリオペレーションを行うことと、
第２のオペレーションモードにおいて、
ランプ電源電圧を用いて前記ＤＲＡＭメモリセルに記憶された情報に関連付けられた電圧を増幅することを含む自動リフレッシュオペレーションを含む、前記ＤＲＡＭメモリセルに対する第２のメモリオペレーションを行うことをと、
を含む方法。
【請求項２】
前記ランプ電源電圧は、前記ビット線及び前記センス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有する、請求項１に記載の方法。
【請求項３】
前記ランプ遷移時間は、前記ＲＣ時定数より少なくとも１０倍長くかつ前記ＤＲＡＭメモリセルに関連付けられた最大リフレッシュ間隔より短い、請求項２に記載の方法。
【請求項４】
前記ＤＲＡＭメモリセルに対する前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、感知オペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、復元オペレーションを行うこととを含む、請求項２に記載の方法。
【請求項５】
前記ＤＲＡＭメモリセルに対する前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って第１の方向に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記第１の方向とは反対の第２の方向に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項２に記載の方法。
【請求項６】
前記ランプ電源電圧は、前記ランプ遷移時間中に最小電圧から最大電圧に遷移し、前記センス増幅器は、前記ランプ電源電圧が前記最小電圧にある場合、増幅を行わず、前記ランプ電源電圧が前記最大電圧にある場合、前記ＤＲＡＭメモリセルに記憶された前記情報に関連付けられた前記電圧の最大増幅を行う、請求項２に記載の方法。
【請求項７】
前記ランプ電源電圧は、前記ランプ遷移時間中に最小電圧から最大電圧に遷移し、前記センス増幅器は、前記ランプ電源電圧が前記最小電圧にある場合、増幅を行わず、前記ランプ電源電圧が前記最大電圧にある場合、前記ＤＲＡＭメモリセルに記憶された前記情報に関連付けられた前記電圧の最大増幅を行う、請求項２に記載の方法。
【請求項８】
ビット線に結合されたＤＲＡＭメモリセルと、
前記ビット線に結合され、電力入力ノードを有するセンス増幅器と、
前記センス増幅器に結合されて前記センス増幅器に実質的に不変の電源電圧を供給する第１の電源端子と、
前記センス増幅器に結合されて前記センス増幅器にランプ電圧を供給する第２の電源端子と、
前記第１の電源端子及び前記第２の電源端子のうちの１つを前記センス増幅器の前記電力入力ノードに選択的に結合させる回路と、
を含むメモリデバイス。
【請求項９】
前記選択的結合回路に結合され、前記メモリデバイスが、前記電力入力ノードが前記実質的に不変の電源電圧に結合される第１のオペレーションモードにあるか又は前記第１の電源端子が前記ランプ電圧に結合される自動リフレッシュオペレーションモードを含む第２のオペレーションモードにあるかを制御するモード制御回路を含む、請求項８に記載のメモリデバイス。
【請求項１０】
前記メモリデバイスは、
第１のオペレーションモードにおいて、前記実質的に不変の電源電圧を用いて前記ＤＲＡＭメモリセルに記憶された情報に関連付けられた電圧を前記センス増幅器において増幅することを含む第１のメモリオペレーションを前記メモリデバイスに対して行い、
第２のオペレーションモードにおいて、前記ランプ電源電圧を用いて前記ＤＲＡＭメモリセルに記憶された情報に関連付けられた電圧を前記センス増幅器において増幅することを含む自動リフレッシュオペレーションを含む第２のメモリオペレーションを前記メモリデバイスに対して行うように構成される、請求項８に記載のメモリデバイス。
【請求項１１】
前記ランプ電圧は、前記ビット線及び前記センス増幅器に関連付けられたＲＣ時定数より大きいランプ遷移時間を有する、請求項１０に記載のメモリデバイス。
【請求項１２】
前記第２のメモリオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、第１のサブオペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、第２のサブオペレーションを行うこととを含む、請求項１１に記載のメモリデバイス。
【請求項１３】
前記ランプ遷移時間は、前記ＲＣ時定数より少なくとも１０倍長くかつ前記ＤＲＡＭメモリセルに関連付けられた最大リフレッシュ間隔より短い、請求項１１に記載のメモリデバイス。
【請求項１４】
前記ランプ電源電圧は、前記ランプ遷移時間中に最小電圧から最大電圧に遷移し、前記センス増幅器は、前記ランプ電源電圧が前記最小電圧にある場合、増幅を行わず、前記ランプ電源電圧が前記最大電圧にある場合、前記ＤＲＡＭメモリセルに記憶された前記情報に関連付けられた前記電圧の最大増幅を行う、請求項１１に記載のメモリデバイス。
【請求項１５】
前記メモリデバイスは、前記第２のオペレーションモードにおいて、前記ＲＣ時定数より大きい第２のランプ遷移時間中に前記最大電圧から前記最小電圧に遷移するように構成される、請求項１１に記載のメモリデバイス。
【請求項１６】
複数のメモリバンクを含むＤＲＡＭメモリデバイスを動作させる方法であって、
並行して、
ランプ電源電圧を用いて第１のメモリバンク内のＤＲＡＭメモリセルをリフレッシュすることを含む、前記ＤＲＡＭメモリデバイスの前記第１のメモリバンクに対するメモリバーストリフレッシュオペレーションを行うことと、
実質的に不変の電源電圧を用いて第２のメモリバンク内のＤＲＡＭメモリセルにアクセスすることを含む、前記第２のメモリバンクに対するメモリアクセスオペレーションを行うことと、
を含む方法。
【請求項１７】
前記ランプ電源電圧を用いて前記第１のメモリバンク内の前記ＤＲＡＭメモリセル及び前記第２のメモリバンク内の前記ＤＲＡＭメモリセルをリフレッシュすることを含む、前記第１のメモリバンク及び前記第２のメモリバンクの両方にメモリ自動リフレッシュオペレーションを行うことを含む、請求項１６に記載の方法。
【請求項１８】
前記並行して行われるオペレーションは、第１の時間期間において行われ、前記方法は、
第２の時間期間中に、並行して、
前記第２のメモリバンクに対するメモリバーストリフレッシュオペレーションを行うことと、
前記第１のメモリバンクに対するメモリアクセスオペレーションを行うこととを更に含む、請求項１６に記載の方法。
【請求項１９】
前記ランプ電源電圧は、前記ＤＲＡＭメモリセルに結合されるビット線及び該ビット線に結合されるセンス増幅器のＲＣ時定数より大きいランプ遷移時間を有する、請求項１６に記載の方法。
【請求項２０】
前記第１のメモリバンクに対する前記メモリバーストリフレッシュオペレーションは、少なくとも前記ランプ遷移時間の第１の期間に亘って所定の低電圧から所定の高電圧に前記電源電圧をランプすることと、感知オペレーションを行うことと、少なくとも前記ランプ遷移時間の第２の期間に亘って前記所定の高電圧から前記所定の低電圧に前記電源電圧をランプすることと、復元オペレーションを行うこととを含む、請求項１９に記載の方法。
【国際調査報告】
2010509704.tif 000011
2010509704.tif 000012