(57)【要約】本特許出願は、トラフィック干渉を除去するために外部メモリおよび内部メモリを用いる方法および装置を開示する。この方法および装置は、低帯域幅メモリである外部メモリにデータを格納することと、高帯域幅オン・ボード・キャッシュである内部メモリでデータ・サンプルを処理することとを備える。本方法および装置はまた、到来するデータ・サンプルであるデータの一部を、内部メモリにキャッシュすることと、外部メモリから最新のデータを読み取り、内部メモリを更新することによって、内部メモリをリフィルすることと、最も古いデータを、内部メモリから外部メモリへ書き戻すこととを備える。
2010529741.tif 000002
【特許請求の範囲】
【請求項１】
干渉除去方法であって、
外部メモリにデータを格納することと、
前記データを内部メモリで処理することと
を備える方法。
【請求項２】
前記外部メモリは低帯域幅メモリであり、前記内部メモリは高帯域幅オン・ボード・メモリであり、前記データは、到来するアンテナ・サンプルであり、前記干渉は、トラフィック干渉である請求項１に記載の干渉除去方法。
【請求項３】
前記データの一部を、前記内部メモリにキャッシュすることと、
前記外部メモリから最も新しいデータを読み取り、前記内部メモリを更新することによって、前記内部メモリをリフィルすることと、
古いデータを、前記内部メモリから前記外部メモリへと書き戻すこととを備え、
前記データは、到来するデータ・サンプルである請求項１に記載の干渉除去方法。
【請求項４】
複数のバンクが望まれているのかを判定することと、
前記複数のバンクが望まれているのであれば、前記内部メモリを前記複数のバンクに分割し、波形データを、前記複数のバンクにわたって分けることと
をさらに備える請求項３に記載の干渉除去方法。
【請求項５】
前記外部メモリから最も新しいデータを読み取り、前記内部メモリを更新することによって前記内部メモリをリフィルするステップは、２５６チップ毎に引き起こる請求項３に記載の干渉除去方法。
【請求項６】
前記古いデータを、前記内部メモリから前記外部メモリへと書き戻すステップは、定期的に行われる請求項３に記載の干渉除去方法。
【請求項７】
低帯域幅メモリである前記外部メモリへのアクセスをアービトレートすることをさらに備える請求項４に記載の干渉除去方法。
【請求項８】
高帯域幅オン・ボード・メモリである前記内部メモリへのアクセスをアービトレートすることをさらに備える請求項４に記載の干渉除去方法。
【請求項９】
前記波形データは、ポートが並行してアクセスできるように分けられる請求項４に記載の干渉除去方法。
【請求項１０】
干渉除去手段であって、
外部メモリにデータを格納する手段と、
前記データを内部メモリで処理する手段と
を備える手段。
【請求項１１】
前記外部メモリは低帯域幅メモリであり、前記内部メモリは高帯域幅オン・ボード・メモリであり、前記データは、到来するアンテナ・サンプルであり、前記干渉は、トラフィック干渉である請求項１０に記載の干渉除去手段。
【請求項１２】
前記データの一部を、前記内部メモリにキャッシュする手段と、
前記外部メモリから最も新しいデータを読み取り、前記内部メモリを更新することによって、前記内部メモリをリフィルする手段と、
古いデータを、前記内部メモリから前記外部メモリへと書き戻す手段とを備え、
前記データは、到来するデータ・サンプルである請求項１０に記載の干渉除去手段。
【請求項１３】
複数のバンクが望まれているのかを判定する手段と、
前記複数のバンクが望まれているのであれば、前記内部メモリを前記複数のバンクに分割し、波形データを、前記複数のバンクにわたって分ける手段と
をさらに備える請求項１２に記載の干渉除去手段。
【請求項１４】
前記外部メモリから最も新しいデータを読み取り、前記内部メモリを更新することによって前記内部メモリをリフィルすることは、２５６チップ毎に引き起こる請求項１２に記載の干渉除去手段。
【請求項１５】
前記古いデータを、前記内部メモリから前記外部メモリへと書き戻すことは、定期的に行われる請求項１２に記載の干渉除去手段。
【請求項１６】
低帯域幅メモリである前記外部メモリへのアクセスをアービトレートする手段をさらに備える請求項１３に記載の干渉除去手段。
【請求項１７】
高帯域幅オン・ボード・メモリである前記内部メモリへのアクセスをアービトレートする手段をさらに備える請求項１３に記載の干渉除去手段。
【請求項１８】
前記波形データは、ポートが並行してアクセスできるように分けられる請求項１３に記載の干渉除去手段。
【請求項１９】
トラフィック干渉メモリ・マネージャ（ＴＩＭＭ）であって、
データが格納される外部メモリと、
前記外部メモリと動作可能に接続され、前記データが処理される内部メモリと
を備えるトラフィック干渉メモリ・マネジャ。
【請求項２０】
前記外部メモリは、低帯域幅クワッド・データ・レートＩＩメモリである請求項１９に記載のトラフィック干渉メモリ・マネジャ。
【請求項２１】
前記内部メモリは、高帯域幅オン・ボード・キャッシュであり、前記外部メモリは、低帯域幅メモリである請求項１９に記載のトラフィック干渉メモリ・マネジャ。
【請求項２２】
高帯域幅メモリである前記内部メモリは、現在の送信時間において、ユーザ機器の処理のために必要とされる波形データの一部を格納する請求項１９に記載のトラフィック干渉メモリ・マネジャ。
【請求項２３】
前記外部メモリに動作可能に接続された受信アンテナをさらに備える請求項１９に記載のトラフィック干渉メモリ・マネジャ。
【請求項２４】
低帯域幅メモリである前記外部メモリは、データのＮ個のスロットを備える請求項２１に記載のトラフィック干渉メモリ・マネジャ。
【請求項２５】
低帯域幅メモリである前記外部メモリに動作可能に接続されたコントロール・アービタをさらに備え、
低帯域幅メモリである前記外部メモリへのアクセスがアービトレートされる請求項２１に記載のトラフィック干渉メモリ・マネジャ。
【請求項２６】
前記高帯域幅オン・ボード・キャッシュに動作可能に接続され、前記高帯域幅オン・ボード・キャッシュへのアクセスがアービトレートされるキャッシュ・アービタをさらに備える請求項２１に記載のトラフィック干渉メモリ・マネジャ。
【請求項２７】
前記低帯域幅メモリに動作可能に接続され、前記低帯域幅メモリへのアクセスがアービトレートされるコントローラ・アービタと、
前記高帯域幅オン・ボード・キャッシュに動作可能に接続され、前記高帯域幅オン・ボード・キャッシュへのアクセスがアービトレートされるキャッシュ・アービタと、
前記低帯域幅メモリと、前記高帯域幅オン・ボード・キャッシュとの間に動作可能に接続されたキャッシュ・アップデートと
を備える請求項２１に記載のトラフィック干渉メモリ・マネジャ。
【請求項２８】
前記コントローラ・アービタと、前記低帯域幅メモリとの間に動作可能に接続されたメモリ・コントローラをさらに備える請求項２７に記載のトラフィック干渉メモリ・マネジャ。
【請求項２９】
前記キャッシュ・アップデートは、前記高帯域幅オン・ボード・キャッシュをスライディング・ウィンドウ方式で更新するための命令群を備える請求項２７に記載のトラフィック干渉メモリ・マネジャ。
【請求項３０】
前記高帯域幅オン・ボード・キャッシュをスライディング・ウィンドウ方式で更新するための命令群は、
前記データの一部を、前記高帯域幅オン・ボード・キャッシュへキャッシュし、
前記外部メモリから最も新しいデータを読み取り、前記高帯域幅オン・ボード・キャッシュを更新することによって前記高帯域幅オン・ボード・キャッシュをリフィルし、
前記高帯域幅オン・ボード・キャッシュから前記外部メモリへ古いデータを書き戻す
ための命令群を備え、
前記データは、到来するデータ・サンプルである請求項２９に記載のトラフィック干渉メモリ・マネジャ。
【請求項３１】
前記キャッシュ・アップデートはさらに、
複数のバンクが望まれているのかを判定し、
前記複数のバンクが望まれているのであれば、前記高帯域幅オン・ボード・キャッシュを前記複数のバンクに分割し、波形データを複数のバンクにわたって分ける
ための命令群を備える請求項３０に記載のトラフィック干渉メモリ・マネジャ。
【請求項３２】
コンピュータ・プログラム製品であって、
コンピュータに対して、トラフィック干渉を除去させるためのコードを備えたコンピュータ読取可能媒体を備え、
前記コードは、
外部メモリにデータを格納し、
前記データを内部メモリで処理する
ための命令群を備えるコンピュータ・プログラム製品。
【請求項３３】
前記コンピュータに対して、トラフィック干渉を除去させるためのコードはさらに、
前記データの一部を前記内部メモリにキャッシュし、
前記外部メモリから最も新しいデータを読み取り、前記内部メモリを更新することによって、前記内部メモリをリフィルし、
前記内部メモリから前記外部メモリへ古いデータを書き戻す
ための命令群を備え、
前記データは到来するデータ・サンプルである請求項３２に記載のコンピュータ・プログラム製品。
【請求項３４】
前記コンピュータに対して、トラフィック干渉を除去させるためのコードはさらに、
複数のバンクが望まれているのかを判定し、
前記複数のバンクが望まれているのであれば、前記内部メモリを前記複数のバンクに分割し、波形データを、前記複数のバンクにわたって分ける
ための命令群を備える請求項３２に記載のコンピュータ・プログラム製品。
【請求項３５】
前記外部メモリから最も新しいデータを読み取り、前記内部メモリを更新することによって前記内部メモリをリフィルすることは、２５６チップ毎に引き起こる請求項３３に記載のコンピュータ・プログラム製品。
【請求項３６】
前記古いデータを、前記内部メモリから前記外部メモリへと書き戻すことは、定期的に行われる請求項３３に記載のコンピュータ・プログラム製品。
【請求項３７】
前記コンピュータに対して、トラフィック干渉を除去させるためのコードはさらに、低帯域幅メモリである前記外部メモリへのアクセスをアービトレートするための命令群を備える請求項３４に記載のコンピュータ・プログラム製品。
【請求項３８】
前記コンピュータに対して、トラフィック干渉を除去させるためのコードはさらに、高帯域幅オン・ボード・キャッシュである前記内部メモリへのアクセスをアービトレートするための命令群を備える請求項３４に記載のコンピュータ・プログラム製品。
【請求項３９】
前記波形データは、ポートが並行してアクセスできるように分けられる請求項３４に記載のコンピュータ・プログラム製品。
【発明の詳細な説明】
【関連出願に対する相互参照】
【０００１】
本願は、２００７年５月３０日に出願された仮出願６０／９４０，９４９、Waveform Caching for Data Demodulation and Interference Cancellation at Node B の３５Ｕ．Ｓ．Ｃ．§１１９の下の利益を主張する。
【技術分野】
【０００２】
本願は、メモリ設計に関する。
【背景技術】
【０００３】
ユニバーサル移動体通信システム（ＵＭＴＳ）は、第３世代（３Ｇ）モバイル電話技術（すなわち、第３世代無線移動通信技術）のうちの１つである。ＵＭＴＳネットワークは、１）コア・ネットワーク（ＣＮ）、２）ＵＭＴＳ地上ラジオ・アクセス・ネットワーク（ＵＴＲＡＮ）、および３）ユーザ機器（ＵＥ）から成る。コア・ネットワーク・ワークは、ユーザ・トラフィックのためのルーティング、切り替え、および移行を提供する。汎用パケット無線システム（ＧＰＲＳ）を備えたグローバル移動体通信システム（ＧＳＭ）ネットワークは、ＵＭＴＳが基づく基本的なコア・ネットワーク・アーキテクチャである。ＵＴＲＡＮは、ユーザ機器のためのエア・インタフェース・アクセス方式を提供する。基地局はノードＢと称され、複数のノードＢの制御機器は、ラジオ・ネットワーク・コントローラ（ＲＮＣ）と称される。エア・インタフェースの場合、ＵＭＴＳは、一般に、広帯域符号分割多元接続（すなわち、Ｗ−ＣＤＭＡ）として知られる広帯域拡散スペクトル・モバイル・エア・インタフェースを用いる。Ｗ−ＣＤＭＡは、ユーザを分けるために、ダイレクト・シーケンス符号分割多元接続シグナリング方法を用いる。
【０００４】
ＵＭＴＳ地上ラジオ・アクセス・ネットワーク（ＵＴＲＡＮ）は、ノードＢ（すなわち、基地局）と、ＵＭＴＳラジオ・アクセス・ネットワークを構成するものを含むノードＢのための制御機器（すなわち、ラジオ・ネットワーク・コントローラ（ＲＮＣ））とを総称する用語である。リアルタイムの回路切替トラフィック・タイプおよびＩＰベースのパケット交換トラフィック・タイプの両方を搬送するのが３Ｇ通信ネットワークである。ＲＮＣは、１または複数のノードＢのために制御機能を提供する。ＵＴＲＡＮによって、ＵＥ（ユーザ機器）とコア・ネットワークとの間に接続が与えられる。
【０００５】
ＵＴＲＡＮは、４つのインタフェース、すなわち、Ｉｕ、Ｕｕ、ＩｕｂおよびＩｕｒによって、他の機能エンティティと内部的にまたは外部的に接続される。ＵＴＲＡＮは、Ｉｕと呼ばれる外部インタフェースを経由してＧＳＭコア・ネットワークに接続される。ラジオ・ネットワーク・コントローラ（ＲＮＣ）は、このインタフェースをサポートする。さらに、ＲＮＣは、Ｉｕｂと呼ばれるインタフェースを介して、ノードＢと呼ばれる基地局のセットを管理する。Ｉｕｒインタフェースは、２つのＲＮＣを互いに接続する。ＲＮＣは、Ｉｕｒインタフェースによって相互に接続されるので、ＵＴＲＡＮは、コア・ネットワークから大部分自律している。図１は、ＲＮＣと、ノードＢと、ＩｕインタフェースおよびＵｕインタフェースを使用する通信システムを示す。ＵｕはノードＢとＵＥとを外部的に接続する。一方、Ｉｕｂは、ＲＮＣとノードＢとを接続する内部インタフェースである。
【０００６】
ＲＮＣは、複数の役割を果たす。第１に、ノードＢの使用を試みる新たなモバイルまたはサービスの許可を制御する。第２に、ＲＮＣは、基地局のようなノードＢの見地から、制御しているＲＮＣである。許可を制御することによって、モバイルに、ネットワークが使用可能であるまでのラジオ・リソース（帯域幅および信号／雑音比）が割り当てられることが保証される。そこが、ノードＢのＩｕｂインタフェースが終了する場所である。ＲＮＣは、モバイルのようなＵＥの見地から、モバイルのリンク・レイヤ通信の終端となるサービス提供ＲＮＣとして動作する。サービス提供ＲＮＣは、コア・ネットワークの見地からは、ＵＥへ向かうＩｕの終端となる。サービス提供ＲＮＣはまた、自己のＩｕインタフェースを介してコアを使用することを試みる新たなモバイルまたはサービスの許可を制御する。
【０００７】
ＵＭＴＳシステムでは、ユニバーサル地上ラジオ・アクセス（ＵＴＲＡ）周波数分割デュプレクス（ＦＤＤ）チャネルおよびＵＴＲＡ時分割デュプレクス（ＴＤＤ）チャネルが、データを通信するために使用されうる。ユーザ機器がノードＢへ信号を送る通信リンクは、アップリンクと称される。干渉除去は、アップリンクにおけるデータ・レートを高めることができるので、ノードＢに干渉除去を適用することによって、ノードＢは、より高いデータ・レートで送信を受信できるようになるであろう。これはまた、アップリンクにおけるキャパシティを増加させうる。
【０００８】
本特許出願の装置および方法は、従来技術の制限を克服すること、および、改良されたメモリ設計に向けられている。
【発明の概要】
【０００９】
上記を考慮し、本発明の開示された特徴は一般に、改良されたメモリ設計のために改良された１または複数のシステム、方法、および／または、装置に関する。第１の実施形態では、本特許出願は、外部メモリにデータを格納することと、データを内部メモリで処理することとのための手段および命令群を備える、トラフィック干渉を除去するための方法および装置を備えている。ここで、外部メモリは、低帯域幅メモリであり、内部メモリは、高帯域幅オン・ボード・キャッシュであり、データは、到来するアンテナ・サンプルであり、干渉は、トラフィック干渉である。
【００１０】
別の実施形態では、方法および装置はさらに、これらデータの一部を内部メモリにキャッシュすることと、外部低帯域幅メモリから最新のデータを読み取り、内部メモリを更新することによって、内部メモリをリフィル（refill）することと、内部メモリから外部の低帯域幅メモリへと古いデータを書き戻すこととのための手段および命令群を備える。
【００１１】
別の実施形態では、本特許出願は、データを格納する外部低帯域幅メモリと、外部低帯域幅メモリと動作可能に接続され、データが処理される高帯域幅オン・ボード・キャッシュとを備えるトラフィック干渉メモリ・マネジャを備える。
【００１２】
別の実施形態では、トラフィック干渉メモリ・マネジャはさらに、外部低帯域幅メモリに動作可能に接続され、外部低帯域幅メモリへのアクセスがアービトレートされる外部コントローラ・アービタ（arbiter）と、高帯域幅オン・ボード・キャッシュに動作可能に接続され、高帯域幅オン・ボード・キャッシュへのアクセスがアービトレートされるキャッシュ・アービタと、外部低帯域幅メモリと高帯域幅オン・ボード・キャッシュとの間に動作可能に接続され、高帯域幅オン・ボード・キャッシュのリフィルと、古いデータの外部低帯域幅メモリへの書き戻しとが制御されるキャッシュ・アップデートとを備える。
【００１３】
本方法および装置が適用可能なさらなる範囲が、以下の詳細説明、特許請求の範囲、および図面から明らかになるであろう。しかしながら、これら詳細説明および具体例は、本発明の好適な実施形態を示す一方、本発明の精神および範囲内におけるさまざまな変更および修正が当業者に明らかになるであろうから、例示のみとして与えられることが理解されるべきである。
【図面の簡単な説明】
【００１４】
ここで開示された方法および装置の特徴、目的、および利点は、同一の参照符号が全体を通じて同じものを特定する図面が用いられた場合、以下に述べられる詳細説明からより明らかになるであろう。
【図１】図１は、コアおよびユーザ機器へのインタフェースを備えた２つのラジオ・ネットワーク・サブシステムを有するラジオ・アクセス・システムのブロック図である。
【図２−１】図２−１は、ＴＩＭＭの高レベルなブロック図である。
【図２−２】図２−２は、４つの受信アンテナのためのＱＤＲＩＩおよびＯＢＣにおけるデータ・ストレージを例示する。
【図２−３】図２−３は、１つのＱＤＲＩＩ実装のためのメモリ構成を例示する。
【図２−４】図２−４は、４つの受信アンテナのための、４つのバンクにまたがるＯＢＣのメモリ構成を例示する。
【図３Ａ】図３Ａは、干渉除去中、データの格納および処理のために、外部メモリと内部メモリとの両方を用いた場合に実行されるステップを例示するフロー図である。
【図３Ｂ】図３Ｂは、干渉除去中、データの格納および処理のために、複数のバンクを備えた外部メモリと内部メモリとの両方を用いた場合に実行されるステップを例示するフロー図である。
【図４】図４は、ラジオ・ネットワーク・コントローラおよびノードＢを含む通信システムの一部である。
【図５】図５は、本特許出願にしたがうユーザ機器の実施形態を例示する。
【図６Ａ】図６Ａは、干渉除去中、データの格納および処理のために、外部メモリと内部メモリとの両方を用いた場合に実行されるステップを例示するフロー図である。
【図６Ｂ】図６Ｂは、干渉除去中、データの格納および処理のために、複数のバンクを備えた外部メモリと内部メモリとの両方を用いた場合に実行されるステップを例示する機能ブロック図である。
【発明を実施するための形態】
【００１５】
添付図面と関連して以下に説明される詳細記載は、本発明の典型的な実施形態の説明として意図されており、本発明が実現される唯一の実施形態を表すことは意図されていない。本明細書を通じて使用される「典型的」なる用語は、「例、事例、または例示として役立つ」ことを意味し、必ずしも他の実施形態よりも好適であるとか有利であるとか解釈される必要はない。詳細説明は、本発明の完全な理解を提供する目的の具体的な説明を含む。しかしながら、本発明は、これら具体的な詳細無しでも実現されうることが当業者に明らかになるであろう。いくつかの事例では、本発明の概念を不明瞭にしないために、周知の構成およびデバイスがブロック図形式で示される。
【００１６】
ＷＣＤＭＡでは、正しく復号されたユーザをキャンセルすることによって、次のユーザの復調中に見られる干渉を低減し、もって、正しく復号される見込みを高めることができる。しかしながら、ＷＣＤＭＡのための干渉除去は、ユーザ機器（ＵＥ）１０の以前の送信を格納する。これは、以前の試行の全てを格納するほど十分なメモリを持たないいくつかのプラットフォームでは許されない多大なオン・ボード・ストレージ要求となりうる。
【００１７】
例えば、ユーザが、最初の試行において復号することができない場合、他の正しいユーザがキャンセルされると、ユーザの再試行のために、全ての再送信が格納される。大きなメモリ・バッファは、２ミリ秒の送信時間インタバル（ＴＴＩ）エンハンスト・ユーザのために最大４送信を格納し、１０ミリ秒のＴＴＩエンハンスト・ユーザのために最大２送信を格納する。（送信時間インタバル（ＴＴＩ）は、変調、符号化、および拡散フォーマットが固定されている時間インタバルである。）さらに、本特許出願で開示された方法および装置によって、１０ミリ秒、２０ミリ秒、および４０ミリ秒に特化されたユーザがサポートされる。本特許出願は、多くの異なるバッファ・サイズで動作するだろう。アップリンク上のエンハンスト・ユーザは、３ＧＰＰ規格のリリース６で指定されるが、特化されたユーザはまず、リリース９９で指定されることが注目される。第３世代パートナシップ計画（３ＧＰＰ）は、１９９８年１２月に確立されたコラボレーション協定である。それは、ＡＲＩＢ／ＴＴＣ（日本）、ＥＴＳＩ（ヨーロッパ）、ＡＴＩＳ（北アメリカ）、ＣＣＳＡ（中国）、およびＴＴＡ（韓国）の間の協定である。３ＧＰＰのスコープは、グローバルに適用可能なＩＴＵのＩＭＴ−２０００計画のスコープ内で、第３世代（３Ｇ）モバイル電話システム仕様を作成することである。３ＧＰＰ仕様は、ＵＭＴＳシステムとして一般に知られた発展型ＧＳＭ仕様に基づいている。３ＧＰＰ規格は、リリースとして構築される。このように、３ＧＰＰの議論は、１つのリリースまたは他のリリースにおける機能を頻繁に参照する。例えば、リリース９９は、ＣＤＭＡエア・インタフェースを組み込む第１のＵＭＴＳ  ３Ｇネットワークを指定する。リリース６は、無線ＬＡＮネットワークを用いて動作を統合し、高速アップリンク・パケット・アクセス（ＨＵＳＰＡ）を加える。一例において、ノードＢ２０は、干渉除去のために、本特許出願の方法および装置を用いる。
【００１８】
前の送信を格納するために使用される全てのメモリが、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）内に格納される訳ではないのであれば、データは外部メモリに格納され、ＴＴＩユーザは、オン・ボード（内部）キャッシュ２０２外で処理されうる。次の図２−１は、本特許出願の装置および方法を実現するトラフィック干渉メモリ・マネジャ（ＴＩＭＭ）２００の高レベルなブロック図を示す。例えば、全てのメモリがＦＰＧＡ内に格納されない場合、例えば到来するアンテナ・サンプルのようなデータが、外部低帯域幅メモリ２０４に格納され、２ミリ秒ＴＴＩのユーザが、高帯域幅オン・ボード・キャッシュ２０２の外で処理される。外部低帯域幅メモリ２０４の例が、図２−１のクワッド・データ・レートＩＩ（ＱＤＲＩＩ）メモリとして示される。（ＱＤＲＩＩメモリ以外の他のタイプの外部メモリも使用されうる。）ＱＤＲＩＩメモリは十分大きく、関連する時間フレームのための各入力アンテナ３１８の全波形を保持することができる。メモリ・コントローラ２０６は、データの外部メモリへの書き込み、および、データの外部メモリからの読み取りを制御するために使用されうる。図２−１では、そのようなメモリ・コントローラが示される。
【００１９】
高帯域幅内部メモリ２０２は、同じオン・ボード（内部）メモリ２０２に複数のアクセスがなされると、データ復調および除去のために使用されうる。この内部メモリは、図２−１においてオン・ボード・キャッシュ２０２として特定される。内部高帯域メモリ２０２は、現在の送信時間において、ＵＥ１０の処理のために必要とされる波形データの一部だけを格納する。干渉除去は、格納される波形データの大部分を使用するので、このストレージは、高速なオン・ボード・キャッシュ２０２と比べて、低帯域幅の廉価なメモリ２０４において外部的になされる。この外部メモリ２０４へのアクセスは、到来するアンテナ３１８データの書き込み、および、オン・ボード（内部メモリ）キャッシュ２０２の更新のためのものである。内部高帯域幅キャッシュ２０２は、ＵＥ１０送信を復調し、可能であれば除去を実行するために使用される波形サンプルを保持するように設計されている。例えば、内部メモリ２０２は、ＦＰＧＡプラットフォーム上における実装のために、ＦＰＧＡにおいて利用可能なメモリ・マクロを備えうる。
【００２０】
したがって、この外部メモリ２０４は、低帯域幅（すなわち、低速）メモリでありうる。例えば、２ミリ秒ＴＴＩのＵＥが、ユーザ毎に最大４送信とともに復号される場合、波形データは、外部メモリ２０４から内部メモリ２０２へと４回更新されるだろう。
【００２１】
ＷＣＤＭＡのための到来するアンテナ３１８サンプルは、外部低帯域幅メモリ２０４内に格納される。現在の処理のために必要なデータ部分は、内部高帯域幅メモリ２０２上にキャッシュされる。これによって、このデータを用いるＴＩＭＭ２００のハードウェア・ブロックは、メモリ全体を格納する必要なく、情報の関連する部分へアクセスできるようになる。内部的に格納された波形のうちの関連する部分は、現在の処理時間において、ＵＥ１０の送信時間インタバル（ＴＴＩ）によって決定される。外部の低帯域幅メモリはそれほど高価ではないので、本特許出願の方法は、オン・ボード・メモリ２０２の量を低減することによってシリコン費用を低減する。従来技術におけるいくつかのプラットフォームでは、利用可能なオン・ボード・メモリは、波形全体を保持するのに不十分であるので、干渉除去は、完全には行われない。
【００２２】
図３Ａは、干渉除去のために外部のオン・ボード・メモリを用いる場合における上述したステップのフローチャートである。ＷＣＤＭＡのための到来するアンテナ３１８サンプルが、外部の低帯域幅メモリ２０４内に格納される（ステップ５００）。現在の処理のために必要とされるデータ部分が、内部の高帯域幅メモリ２０２にキャッシュされる（ステップ５０５）。キャッシュされたＴＴＩユーザ・データは、オン・ボード（内部）キャッシュ２０２の外部で処理される（ステップ５１０）。（一例では、キャッシュされたデータは、２ミリ秒ＴＴＩのユーザ・データである。）
ＵＴＲＡ  ＦＤＤチャネルが、ラジオ・フレームおよびスロットへ分割されうる。ラジオ・フレームおのおのの長さは１０ミリ秒である。ラジオ・フレームは、さらに、０から１４にラベルされた１５のスロットに分割される。おのおののスロットは、６６６．６７マイクロ秒または２５６０チップからなる。すなわち、スロットはおのおのの、２５６０チップを表わす。図２−２では、ＱＤＲＩＩメモリ２０４は、ＯＢＣキャッシュ２０２の定期的な書き戻しおよびリフィルのためにアクセスされる。一例において、ＱＤＲＩＩメモリ２０４は、図２−２にしたがって、スロット当たり１０回または２５６チップ毎に、ＯＢＣキャッシュ２０２を書き戻しおよびリフィルするためにアクセスされる。
【００２３】
干渉除去のために使用されるデータに依存して、オン・ボード・キャッシュ２０２データは、定期的ベースでリフィルされ、より大きな外部メモリ２０４であるＱＤＲＩＩメモリへ書き戻される。一例は、内部メモリ２０２をスライディング・ウィンドウ方式で更新することである。最も古いデータがキャッシュ２０２から外部メモリ２０４へ書き戻される一方、最も新しいデータが、外部メモリ２０４から読み出され、キャッシュ２０２内で更新される。この更新のグラニュラリティは、プログラム可能である。図２−１に示すようなキャッシュ更新２０８の使用は、オン・ボード・キャッシュ２０２のリフィルと、古いデータの外部メモリ２０４への書き込みとを制御するために使用されうる。それは、上述した処理のプログラミングを支援するためにも使用されうる。
【００２４】
これらのステップは、図３Ａにも例示されている。ここで、ステップ５１５は、外部メモリ２０４から最も新しいデータを読み取り、キャッシュ２０２を更新することによって、オン・ボード・キャッシュ２０２のデータをリフィルすることを含む。次に、処理されたデータが、オン・ボード・キャッシュ２０２から、外部ＱＤＲＩＩメモリ２０４へと書き戻される（ステップ５２０）。
【００２５】
図２−２は、４つの受信（Ｒｘ）アンテナ３１８のためのＱＤＲＩＩ（外部）メモリ２０４、および、オン・ボード・キャッシュ（ＯＢＣ）２０２すなわち内部メモリにおけるデータ・ストレージを例示する。例えば１つまたは２つのアンテナ３１８構成のようなその他の構成が、本特許出願の方法および装置を用いて実現されうる。図２−２では、４つの受信アンテナ３１８それぞれについて、ＱＤＲＩＩ（外部）メモリ２０４からデータを取得するために、スライディング送信ウィンドウ１−４（第１乃至第４の送信スライディング・ウィンドウ）が使用される。
【００２６】
図２−３は、１つのＱＤＲＩＩデバイス２０４が使用される場合におけるメモリ・ストレージを示す。複数のＱＤＲＩＩデバイス２０４が使用されるその他の例も存在しうる。図２−３では、ＱＤＲＩＩ２０４は、アンテナ３１８のデータ毎に、０乃至Ｎ−１とラベル付けされたＮ個のスロットを格納する。別の数のスロットも使用されうることが注目される。スロットの数は、例えば２つのような複数のＦＰＧＡにわたってメモリを分けることに依存して変わりうる。
【００２７】
前述したように、ＱＤＲＩＩ（外部）メモリ２０４は、受信したデータの外部ストレージとして動作する。それは、アンテナ３１８、アンテナ０乃至３について、最大Ｎスロット分のデータを格納する。図２−３において、灰色で示す領域は、ＱＤＲＩＩメモリ２０４の未使用部分である。これは、図２−３において、おのおののアンテナ３１８が、多様な２つのアドレシング境界上で始められるよう、アドレシングを単純にするために使用される。しかしながら、他の例では、全てのアンテナ３１８データが、ともに取り込まれる。
【００２８】
この例では、ＱＤＲＩＩメモリ２０４は、ＯＢＣキャッシュ２０２への書き戻しおよびリフィルを行うために、２５６チップ時間毎にアクセスされる。したがって、メモリは、ＯＢＣキャッシュ２０２への書き戻しおよびリフィルを行うために、２５６チップ毎にアクセスされる。またそれは、１０ミリ秒、２０ミリ秒、および４０ミリ秒に特化されたユーザのみならず、エンハンスされた１０ミリ秒のユーザを処理するためのインタフェースでもありうる。ＱＤＲＩＩメモリ２０４への帯域幅は、ＯＢＣ２０２のためのものほど大きくないかもしれないし、ＯＢＣ２０２と同じ帯域幅でポートをサポートしないかもしれない。したがって、２ミリ秒のユーザと並行して動作するために、より低い電力を供給されるポートが設計されうる。
【００２９】
パスを並行して処理するためにハードウェアが複製される場合、ＱＤＲＩＩ２０４から読み取られた１つが、全てのパスをサポートするために使用されうることに注目されたい。干渉を除去する際、全てのパスのために合成された除去波形が生成され、直ちに除去される。特化されたユーザが存在する場合、それらは、１０ミリ秒のエンハンスされたユーザと同様に処理されることに注目されたい。さらに、それらは２ミリ秒のセグメントでも処理されうることに注目されたい。１０ミリ秒に特化されたユーザは、１０ミリ秒のエンハンスされた、すなわち、Ｅユーザの帯域幅の半分しか使用しない。同様に、２０ミリ秒および４０ミリ秒に特化されたユーザは、１０ミリ秒のＥユーザと同じ量のおよび２倍の量の帯域幅を用いる。なぜなら、特化されたユーザは１つの送信しか利用しないのに対して、エンハンスされたユーザは、最大２送信行うからである。
【００３０】
（干渉除去のための高帯域幅および高利用性メモリ２０２の設計）
前述したように、本特許出願は、ＷＣＤＭＡに対して時間干渉除去を適用することを開示する。以前の設計は、波形データが到着すると、波形データを直接的に処理し、復調されたデータを格納し、データ・シンボルを合成していた。これは、生のアンテナ３１８の波形を格納するよりもデータ量が少ないので、以前の設計は、大量のデータを格納していなかった。今や、波形にアクセスするデータ復調ブロックに加えて、追加の干渉除去ブロックが存在する。本特許出願の方法および装置では、生の波形もまた格納されうる。さらに、干渉除去において、データ復調時に干渉除去および追加の再試行を実行するために、アンテナ３１８の波形が使用される。
【００３１】
（高帯域幅、高利用性のオン・ボード（内部）キャッシュ２０２）
前述したように、２ミリ秒ＴＴＩのユーザの４送信の内部キャッシュが、ＦＰＧＡ内に格納されうる。特定のＴＴＩにおいて処理されるユーザのためのデータが、キャッシュ２０２内に存在する。このキャッシュ２０２が１つのＦＰＧＡ内に収まらない場合、データは、ＭＳＢハーフ・ワードおよびＬＳＢハーフ・ワードに分割され、２つの異なるＦＰＧＡ内に格納されうる。キャッシュ２０２は、さらに、ノードＢ２０内のセルに特有でありうる。すなわち、データは、データのうちの１つのセルを処理する複数のＦＰＧＡ（例えば、おのおののセルについて、１対のＦＰＧＡ）を用いて複数のセル（例えば３つのセル）へも分割されうる。
【００３２】
上述したように、ＷＣＤＭＡノードＢ２０におけるデータ復調および干渉除去のために、高帯域幅メモリ２０２が使用されうる。さらに、格納された波形は、多くのユーザのために、同じデータを利用することができる。一例において、この装置および方法は、アンテナ３１８のデータが、メモリのバンク構造にわたって分けられるワイド・データ・バスを高帯域幅のために提供する。これによって、メモリにアクセスしているユーザは、アドレス・コンフリクトがある場合であっても、少ない待ち時間で済む。隣接するデータにアクセスしているポートの場合、データ・フローが一旦開始されると、データ・フローに対して最小の割り込みしか生じない。これは、ポート設計が単純化されうることを意味する。
【００３３】
高帯域幅の高利用性メモリ２０２は、複数のアクセス・ポートのためのアービトレーションを用いて設計されうる。ワイド・データ・バスおよびパイプライン構造によって、おのおののポートにおける高帯域幅アクセスが可能となる。ここで使用されるようなパイプラインは、読取ポートと書込ポートとが常にアクティブになるように、メモリに連続的にアクセスすることを意味する。アクセス中、最小のデッド・サイクルが生じるかもしれない。
【００３４】
メモリは、複数のバンク２１０に分割され、波形データが、これらバンク２１０にわたって分けられる。ポートが、隣接するデータにアクセスする場合、ポートは、バンク２１０からバンク２１０へ移動し、循環的に移動する。ポートは、固定された時間長のみ、バンク２１０へのアクセスを阻止する。このアクセス阻止は、メモリ・アービタによってなされうる。この固定時間長さは、他のポートが、このバンク２１へのアクセスを得るために待たねばならない最小時間となる。最小でも、アクセス・ポートと同じ数のバンクが存在しうる。これによって、最悪ケースの遅延は、どのバンク２１０に対しても固定されたアクセス時間となる。したがって、隣接するデータ・アクセスのための２つのポート間でバンク２１０衝突がある場合、１つのポートは、この固定された遅延を待つ。隣接するデータ・アクセスのために、データは、最初の遅延の後に利用可能となる。
【００３５】
フローチャートに戻り、これらのステップはまた、図３Ｂにも例示されている。ここでは、ステップ５２２が、「複数のバンク２１０が望まれるか？」と尋ねる。そうである場合、ステップ５２５は、メモリを、複数のバンク２１０へ分割することを含む。次に、波形データが、これらのバンク２１０にわたって分けられる（ステップ５３０）。
【００３６】
このメモリにアクセスするポートは、高帯域幅および高利用性を用いる。本特許出願の方法および装置は、単純にバンクされた分けられたデータと、パイプライン化されたアーキテクチャとの両方を提供しうる。データにアクセスしているポートは、データ・アクセスのための決定論的な遅延を有しうる。それらが、隣接するデータへのアクセスを有すれば、最小のストールとなるであろう。したがって、ポート設計は単純化されうる。例えば、ポートが、データ・アクセスの最中に、ストールを取り扱う必要がないのであれば、状態機械はより簡単になりうる。高帯域幅によって、所与の時間の間、より多くのユーザが、ノードＢ２０内で処理されるようになる。
【００３７】
一例において、２ミリ秒ＴＴＩのユーザが、オン・ボード・メモリＯＢＣ２０２外で処理されうる。より高い帯域幅を得るために、データは、ポートが並行してデータにアクセスできるように、ＯＢＣ２０２のうち４つ全てのバンク２１０にわたって分けられる。したがって、ＯＢＣ２０２は４つのバンク２１０に分割される。したがって、ＯＢＣ２０２にアクセスする４つのポートが、同時に存在しうる。データを分けることは、１つのポートが、連続したメモリ・アクセスで、同じバンク２１０にアクセスしないことを意味し、ポートは、次のクロック・サイクルで、次のバンク２１０に移動しなければならない。したがって、ある１つのバンク２１０が、ある１つのポートによって、１より多いサイクルにわたって阻止されない。図２−４は、４つのアンテナ３１８のためのメモリ構成を示す。格納されたアンテナ３１８の数と、メモリのビット幅およびサイズは、異なる実装によって変わりうることが注目される。
【００３８】
図２−４では、Ｔｘ１、Ｔｘ２、Ｔｘ３、およびＴｘ４は、２ミリ秒ＴＴＩキャッシュのための４つの送信を示す。図２−４は、送信およびアンテナが、どのようにしてＯＢＣメモリ２０２内で分割されるのかを示す。アンテナ０のＴｘ１、アンテナ１のＴｘ１からアンテナ３のＴｘ１までは、図２−２におけるＴｘスライディング・ウィンドウ毎のスロットである。
【００３９】
（ＯＢＣキャッシュ更新への帯域幅アクセス）
正しく復号された多くのユーザは、ＯＢＣ２０２から除去される。除去された波形は、後の送信が処理された場合に再使用されるために、ＱＤＲＩＩメモリ２０４内に戻される。一例では、データのスライディング・ウィンドウがＯＢＣに実装されると、送信毎に２５６チップが、ＱＤＲＩＩメモリ２０４に書き戻される。この例では、その後、キャッシュ２０２が、ＱＤＲＩＩメモリ２０４からの送信毎の次の２５６チップでリフィルされる。したがって、この例において、ＯＢＣメモリ２０２の全体が全て交換される訳ではなく、一度に２５６チップのみ交換される。一例において、書き戻しおよびリフィルのグラニュラリティは、２５６チップであり、アクセスは、２５６チップ時間内に完了する。「古い」２５６のチップがＯＢＣ２０２からＱＤＲＩＩ２０４へ書き戻され、「若い」すなわち、新たな２５６のチップがＱＤＲＩＩ２０４から読み取られ、左から右へと、時間と共にＯＢＣ２０２へ書き込まれる（図２−２参照）ことに注目されたい。これは、処理のためのサンプルのスライディング・ウィンドウを生成しうる。
【００４０】
図２−１に示すＱＤＲＩＩコントローラ・アービタ２１２は、複数の書込ポートおよび読取ポートのために、ＱＤＲＩＩメモリ２０４へのアクセスの形態で、トラフィックをアービトレートするために使用されうる。一例において、アービタ２１２は、複数の書込ポートおよび読取ポートを取り扱うことができる。ポートは、開始データ・アドレス、アンテナ３１８数、およびチップｘ２サンプルの数を、ＱＤＲＩＩコントローラ・アービタ２１２へ提供する。他のアドレシング手段も使用されうる。
【００４１】
図２−１に示すオン・ボード・キャッシュ（ＯＢＣ）アービタ２１４は、複数の書込ポートおよび読取ポートのために、ＯＢＣ２０２へのアクセスをアービトレートする形態で、トラフィックを制御するために使用されうる。一例において、アービタ２１４は、複数の書込ポートおよび読取ポートを取り扱うことができる。ポートは、開始サンプル・アドレス、アンテナ３１８数、およびチップｘ２サンプルの数を、ＯＢＣ２０２へ提供する。
【００４２】
通信システムは、単一のキャリア周波数または複数のキャリア周波数を使用しうる。リンクはおのおのの、異なる数のキャリア周波数を組み込むことができる。さらに、アクセス端末１０は、例えば光ファイバや同軸ケーブルを用いた有線チャネルや無線チャネルによって通信する任意のデータ・デバイスでありうる。アクセス端末１０は、限定される訳ではないが、ＰＣカード、コンパクト・フラッシュ、外部モデムまたは内蔵モデム、あるいは無線電話または有線電話を含む任意の多くのタイプのデバイスでありうる。アクセス端末１０は、ユーザ機器（ＵＥ）、遠隔局、移動局、あるいは加入者局としても知られている。また、ＵＥ１０は、移動式または据置式でありうる。
【００４３】
１または複数のノードＢ２０とのアクティブなトラフィック・チャネル接続を確立したユーザ機器１０は、アクティブなユーザ機器１０と呼ばれ、トラフィック状態にあると言われる。１または複数のノードＢ２０とのアクティブなトラフィック・チャネル接続を確立する過程にあるユーザ機器１０は、接続セットアップ状態にあると言われる。ユーザ機器１０は、例えば光ファイバや同軸ケーブルを用いた有線チャネルや無線チャネルによって通信する任意のデータ・デバイスでありうる。ユーザ機器１０がノードＢ２０に信号を送る通信リンクはアップリンクを呼ばれる。ノードＢ２０がユーザ機器１０へ信号を送る通信リンクはダウンリンクと呼ばれる。
【００４４】
図４、特に、パケット・ネットワーク・インタフェース１４６とインタフェースするラジオ・ネットワーク・コントローラ６５と、ノードＢ２０とが以下に説明される。ノードＢ２０およびラジオ・ネットワーク・コントローラ６５は、図１および図４において、１または複数のノードＢ２０とラジオ・ネットワーク・コントローラ６５とを囲む破線として示されるラジオ・ネットワーク・サーバ（ＲＮＳ）６６の一部である。送信されるデータの関連する量が、ノードＢ２０内のデータ・キュー１７２から取得され、データ・キュー１７２に関連する遠隔局１０への送信のために、チャネル要素１６８へ提供される。
【００４５】
ラジオ・ネットワーク・コントローラ６５は、パケット・ネットワーク・インタフェース１４６、公衆電話交換網（ＰＳＴＮ）１４８、および（図４では簡略のために１つのみのノードＢ２０しか示していないが）通信システム１００内の全てのノードＢ２０とインタフェースする。ラジオ・ネットワーク・コントローラ６５は、通信システム内の遠隔局１０と、パケット・ネットワーク・インタフェース１４６およびＰＳＴＮ１４８に接続されたその他のユーザとの間の通信を調整する。ＰＳＴＮ１４８は、（図４に示されていない）標準的な電話網を介してユーザとインタフェースする。
【００４６】
簡略のために図４では１つのみしか示されていないが、ラジオ・ネットワーク・コントローラ６５は、多くのセレクタ要素１３６を含んでいる。セレクタ要素１３６おのおのは、１または複数のノードＢ２０と、１つの遠隔局１０（図示せず）との間の通信を制御するために割り当てられる。セレクタ要素１３６が、所与のユーザ機器１０に割り当てられていない場合、コール制御プロセッサ１４１に、遠隔局をページする必要性が通知される。コール制御プロセッサ１４１は、その後、ノードＢ２０に対して、遠隔局１０をページするように指示する。
【００４７】
データ・ソース１２２は、所与の遠隔局１０へ送信される多くのデータを含む。データ・ソース１２２は、パケット・ネットワーク・インタフェース１４６にデータを供給する。パケット・ネットワーク・インタフェース１４６は、このデータを受信し、セレクタ要素１３６へルーティングする。その後、セレクタ要素１３６は、このデータを、ターゲット遠隔局１０と通信しているノードＢ２０へ送信する。典型的な実施形態では、おのおののノードＢ２０は、遠隔局１０へ送信されるべきデータを格納するデータ・キュー１７２を保持している。
【００４８】
おのおののデータ・パケットのために、チャネル要素１６８は、必要な制御フィールドを挿入する。典型的な実施形態では、チャネル要素１６８は、巡回冗長検査ＣＲＣを実行し、データ・パケットおよび制御フィールドの符号化を行って、符号テール・ビットのセットを挿入する。データ・パケット、制御フィールド、ＣＲＣパリティ・ビット、および符号テール・ビットは、フォーマットされたパケットを備える。典型的な実施形態では、その後、チャネル要素１６８が、フォーマットされたパケットを符号化し、符号化されたパケット内でシンボルをインタリーブ（または、再整列）する。典型的な実施形態では、インタリーブされたパケットは、Ｗａｌｓｈ符号でカバーされ、ショートＰＮＩ符号およびＰＮＱ符号を用いて拡散される。拡散されたデータは、ＲＦユニット１７０へ提供され、信号の直交変調、フィルタ、および増幅がなされる。ダウンリンク信号は、アンテナを介して、オーバ・ザ・エアによってダウンリンクへ送信される。
【００４９】
ユーザ機器１０では、ダウンリンク信号が、アンテナによって受信され、受信機にルーティングされる。受信機は、この信号を、フィルタ、増幅、直交復調、および量子化する。デジタル化された信号が、復調器（ＤＥＭＯＤ）へ提供され、ここで、ショートＰＮＩ符号およびＰＮＱ符号を用いて拡散され、Ｗａｌｓｈカバーを用いてデカバされる。復調されたデータは、復号器へ提供され、ここでは、ノードＢ２０でなされた信号処理機能の逆、特に、逆インタリーブ、復号、およびＣＲＣチェック機能が実行される。復号されたデータは、データ・シンクに供給される。
【００５０】
図５は、本特許出願にしたがったＵＥ１０の実施形態を例示しており、ＵＥ１０は、送信回路２６４（ＰＡ３０８を含む）、受信回路４０８、スロットル制御３０６、復号処理ユニット２５８、処理ユニット３０２、およびメモリ４１６を含む。
【００５１】
処理ユニット３０２は、ＵＥ１０の動作を制御する。処理ユニット３０２はまた、ＣＰＵとも称されうる。読取専用メモリ（ＲＯＭ）およびランダム・アクセス・メモリ（ＲＡＭ）の両方を含むメモリ４１６は、処理ユニット３０２へ命令群およびデータを提供する。メモリ４１６の一部はさらに、不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）を含みうる。
【００５２】
例えばセルラ電話のような無線通信デバイスで具体化されるＵＥ１０は、ＵＥ１０と遠隔位置との間の、例えばオーディオ通信のようなデータの送信および受信を可能にする送信回路２６４と受信回路４０８とを含むハウジングを含みうる。送信回路２６４および受信回路４０８は、アンテナ３１８へ結合されうる。
【００５３】
ＵＥ１０のさまざまな構成要素は、データ・バスのみならず電力バス、制御信号バス、および状態信号バスを含むバス・システム２６３０によって共に接続される。しかしながら、明瞭さのために、これらさまざまなバスは、図５においてバス・システム２６３０として例示される。またＵＥ１０は、信号を処理する際に使用される処理ユニット３０２を含みうる。さらに、電力コントローラ３０６、復号プロセッサ２５８、および、電力増幅器３０８も示される。
【００５４】
上述した図３Ａおよび図３Ｂの方法および装置は、図６Ａおよび図６Ｂに例示する対応するミーンズ・プラス・ファンクション・ブロックによって実行される。言い換えると、図３Ａおよび図３Ｂにおけるステップ５００、５０５、５１０、５１５、５２０、５２２、５２５、５３０は、図６Ａおよび図６Ｂにおけるミーンズ・プラス・ファンクション・ブロック１５００、１５０５、１５１０、１５１５、１５２０、１５２２、１５２５、および１５３０に対応する。
【００５５】
図３Ａ、図３Ｂ、図６Ａ、および図６Ｂに例示するステップは、ノードＢ２０内のメモリ１６１に局在化されたソフトウェアまたはファームウェア４３の形態の命令群として格納されうる。これらの命令群は、図４におけるノードＢ２０の制御ユニット１６２によって実行されうる。
【００５６】
当業者であれば、これら情報および信号が、種々異なった技術や技法を用いて表されることを理解するであろう。例えば、上述した記載の全体で引用されているデータ、命令群、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光学場または光学微粒子、あるいはこれら何れかの組み合わせによって表現されうる。
【００５７】
当業者であれば、さらに、本明細書で開示された実施形態に関連して記載されたさまざまな例示的な論理ブロック、モジュール、回路、およびアルゴリズム・ステップが、電子工学ハードウェア、コンピュータ・ソフトウェア、あるいはこれらの組み合わせとして実現されることを理解するであろう。ハードウェアとソフトウェアとの相互置換性を明確に説明するために、さまざまな例示的な構成要素、ブロック、モジュール、回路、およびステップが、それらの機能の観点から一般的に記述された。それら機能がハードウェアとしてまたはソフトウェアとして実現されるかは、特定のアプリケーションおよびシステム全体に課せられている設計制約に依存する。当業者であれば、各特定のアプリケーションに応じて変化する方法で上述した機能を実現することができる。しかしながら、この適用判断は、本発明の範囲からの逸脱をもたらすものと解釈されるべきではない。
【００５８】
本明細書で開示された実施形態に関連して記述されたさまざまな例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）あるいはその他のプログラマブル論理デバイス、ディスクリート・ゲートあるいはトランジスタ・ロジック、ディスクリート・ハードウェア構成要素、または上述された機能を実現するために設計された上記何れかの組み合わせを用いて実現または実施されうる。汎用プロセッサとしてマイクロプロセッサを用いることが可能であるが、代わりに、従来技術によるプロセッサ、コントローラ、マイクロコントローラ、あるいは状態機器を用いることも可能である。プロセッサは、例えばＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに接続された１または複数のマイクロプロセッサ、またはその他任意のこのような構成である計算デバイスの組み合わせとして実現することも可能である。
【００５９】
本明細書で開示された実施形態に関連して記述された方法やアルゴリズムのステップは、ハードウェアによって直接的に、プロセッサによって実行されるソフトウェア・モジュールによって、または、これらの組み合わせによって具体化される。ソフトウェア・モジュールは、ランダム・アクセス・メモリ（ＲＡＭ）、フラッシュ・メモリ、読取専用メモリ（ＲＯＭ）、電子的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電子的消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、あるいは当該技術分野で知られているその他の型式の記憶媒体に収納されうる。典型的な記憶媒体は、プロセッサがそこから情報を読み取り、またそこに情報を書き込むことができるようにプロセッサに結合される。または、記憶媒体はプロセッサに統合されることができる。このプロセッサと記憶媒体とは、ＡＳＩＣ内に存在することができる。ＡＳＩＣは、ユーザ端末内に存在することもできる。あるいはプロセッサと記憶媒体とは、ユーザ端末内のディスクリート部品として存在することができる。
【００６０】
１または複数の典型的な設計では、記述された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実現されうる。ソフトウェアで実現される場合、これら機能は、コンピュータ読取可能媒体に格納されるか、あるいは、コンピュータ読取可能媒体の１または複数の命令またはコードによって送信されうる。コンピュータ読取可能媒体は、ある場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含むコンピュータ記憶媒体および通信媒体の両方を含む。記憶媒体は、汎用コンピュータまたは特別目的コンピュータによってアクセス可能な任意の利用可能な媒体でありうる。限定ではなく一例として、そのようなコンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、またはその他の光ディスク記憶装置、磁気ディスク記憶装置あるいはその他の磁気記憶装置、あるいは命令群またはデータ構造の形態で所望のプログラム・コード手段を伝送または格納するために使用され、かつプロセッサによってアクセス可能なその他任意の媒体を備えうる。また、いかなる接続も、コンピュータ読取可能媒体として適切に称される。例えば、ソフトウェアが、例えば赤外線、無線、およびマイクロ波のような無線技術や、デジタル加入者ライン（ＤＳＬ）や、ツィスト・ペアや、光ファイバ・ケーブルや、同軸ケーブルを用いたウェブサイト、サーバ、またはその他の遠隔ソースから送信された場合、例えば赤外線、無線、およびマイクロ波のような無線技術や、ＤＳＬや、ツィスト・ペアや、光ファイバ・ケーブルや、同軸ケーブルが、媒体の定義に含まれる。本明細書で使用されるディスク（ｄｉｓｋおよびｄｉｓｃ）は、コンパクト・ディスク（ＣＤ）、レーザ・ディスク、光ディスク、ＤＶＤ、フロッピー（登録商標）ディスクおよびブルー・レイ・ディスクを含む。なお、通常、ｄｉｓｋはデータを磁気的に再生し、ｄｉｓｃはデータをレーザを用いて光学的に再生する。上記の組み合わせもまた、コンピュータ読取可能媒体の範囲内に含まれるべきである。
【００６１】
開示された実施形態の上記記載は、当業者をして、本開示の製造または利用を可能とするように提供される。これら実施形態へのさまざまな変形例もまた、当業者には明らかであって、本明細書で定義された一般的な原理は、本発明の主旨または範囲から逸脱することなく他の実施形態にも適用されうる。このように、本発明は、本明細書で示された実施形態に限定されるものではなく、本明細書で開示された原理および新規な特徴に一致した最も広い範囲に相当することが意図されている。
【００６２】
したがって、本発明は、特許請求の範囲にしたがうことを除き、限定されることはない。
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【国際調査報告】
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2010529741.tif 000015