(57)【要約】  一実装形態に係るトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ドレイン領域と、前記ドレイン領域の上方に配置された複数のゲート領域と、それぞれ前記複数のゲート領域の各々の周囲に配置された複数のゲート絶縁体領域と、前記複数のゲート絶縁体領域の間の凹型メサに配置された複数のソース領域と、前記複数のゲート絶縁体領域の間かつ前記複数のソース領域と前記ドレイン領域との間の凹型メサに配置された複数のボディ領域を備える。
2010534921.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域と、
前記ドレイン領域の上方に配置されたボディ領域と、
前記ボディ領域内に配置されたゲート領域と、
前記ゲート領域の周囲に配置されたゲート絶縁体領域と、
前記ゲート領域の上方に配置された電界絶縁体領域と、
前記ゲート絶縁体領域の周囲に隣接する前記ボディ領域の表面に沿って配置された複数のソース領域と、
前記複数のソース領域の上方かつ前記ゲート絶縁体領域間の、前記電界絶縁体領域に対して自己整合された第１のシリコンエッチングにより形成された凹型メサに配置された複数のソース／ボディコンタクトスペーサと、
前記ソース／ボディコンタクトスペーサ及び前記複数のソース領域を貫通して前記ゲート絶縁体領域間に配置された複数のソース／ボディコンタクトプラグと、
前記ソース／ボディコンタクトプラグに隣接した前記ボディ領域に配置され、前記複数のソース／ボディコンタクトスペーサに対して自己整合されたインプラントにより形成される複数のソース／ボディコンタクトインプラントと、
を備えるトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項２】
前記ゲート領域は、複数のほぼ平行に伸びた構造体として形成されることを特徴とする請求項１に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項３】
前記ゲート領域の第１の部分は、第１の複数のほぼ平行に伸びた構造体として形成され、
前記ゲート領域の第２の部分は、前記第１の複数のほぼ平行に伸びた構造体に対してほぼ垂直な第２の複数のほぼ平行に伸びた構造体として形成されることを特徴とする請求項１に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項４】
前記ドレイン領域はｎ型ドープ半導体を有し、
前記ボディ領域はｐ型ドープ半導体を有し、
前記ゲート絶縁体領域は酸化物を有し、
前記複数のソース領域は高濃度ｎ型ドープ半導体を有し、
前記ゲート領域は高濃度ｎ型ドープ半導体を有することを特徴とする請求項１に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項５】
前記ドレイン領域は、
高濃度ｎ型ドープ半導体を有する第１の部分と、
前記ボディ領域と前記第１の部分との間に配置され、低濃度ｎ型ドープ半導体を有する第２の部分と、
を備えることを特徴とする請求項４に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項６】
前記ドレイン領域はｐ型ドープ半導体を有し、
前記ボディ領域はｎ型ドープ半導体を有し、
前記ゲート絶縁体領域は酸化物を有し、
前記複数のソース領域は高濃度ｐ型ドープ半導体を有し、
前記ゲート領域は高濃度ｐ型ドープ半導体を有することを特徴とする請求項１に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項７】
前記ドレイン領域は、
高濃度ｐ型ドープ半導体を有する第１の部分と、
前記ボディ領域と前記第１の部分との間に配置され、低濃度ｐ型ドープ半導体を有する第２の部分と、
を備えることを特徴とする請求項６に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項８】
ドレイン領域と、
前記ドレイン領域の上方に配置された複数のゲート領域と、
それぞれが前記複数のゲート領域の各々の周囲に配置された複数のゲート絶縁体領域と、
前記複数のゲート絶縁体領域の間の凹型メサに配置された複数のソース領域と、
前記複数のゲート絶縁体領域の間かつ前記複数のソース領域と前記ドレイン領域との間の前記凹型メサに配置された複数のボディ領域と、
前記複数のソース領域に隣接する各ボディ領域に配置された複数のボディコンタクト領域と、
前記凹型メサの上方の前記複数のゲート絶縁体領域の間に配置された複数のソース／ボディコンタクトスペーサと、
前記ソース／ボディコンタクトスペーサの上方に配置されたソース／ボディコンタクトと、
前記ソース／ボディコンタクトスペーサの間に配置され、前記ソース／ボディコンタクトを前記複数のボディコンタクト領域及び前記複数のソース領域に結合する複数のソース／ボディコンタクトプラグと、
を備えるトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項９】
前記ゲート領域は複数のほぼ平行に伸びた構造体として形成されることを特徴とする請求項８に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項１０】
前記ゲート領域の第１の部分は、第１の複数のほぼ平行に伸びた構造体として形成され、
前記ゲート領域の第２の部分は、前記第１の複数のほぼ平行に伸びた構造体に対してほぼ垂直な第２の複数のほぼ平行に伸びた構造体として形成されることを特徴とする請求項８に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項１１】
前記ドレイン領域はｎ型ドープ半導体を有し、
前記ゲート領域はｎ型ドープ半導体を有し、
前記ゲート絶縁体領域は酸化物を有し、
前記複数のソース領域は高濃度ｎ型ドープ半導体を有し、
前記ボディ領域はｐ型ドープ半導体を有し、
前記複数のボディコンタクト領域は高濃度ｐ型ドープ半導体を有し、
前記複数のソース／ボディコンタクトスペーサは酸化物を有し、
前記ソース／ボディコンタクトは第１の金属を有し、
前記複数のソース／ボディコンタクトプラグは第２の金属を有することを特徴とする請求項８に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項１２】
前記第１の金属はアルミニウムを有し、
前記第２の金属はタングステンを有することを特徴とする請求項１１に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項１３】
前記ドレイン領域と前記ボディ領域との間に配置されたドリフト領域をさらに備えることを特徴とする請求項８に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項１４】
前記ドレイン領域は高濃度ｎ型ドープ半導体を有し、
前記ドリフト領域は低濃度ｎ型ドープ半導体を有することを特徴とする請求項１３に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項１５】
半導体基板上に第１の半導体層を堆積して、前記半導体基板および前記第１の半導体層に第１の型の不純物をドープする工程と、
前記第１の半導体層の第１の部分に第２の型の不純物をドープする工程と、
前記第１の半導体層で複数の溝をエッチングする工程と、
前記複数の溝の壁に第１の誘電体層を形成する工程と、
前記複数の溝に第２の半導体層を堆積する工程と、
前記複数の溝内の前記第２の半導体層を覆う第２の誘電体層を形成する工程と、
前記第１の半導体層で前記第１及び第２の誘電体層により自己整合された凹型メサをエッチングする工程と、
前記凹型メサに隣接した前記第１の半導体層の第２の部分に第２の型の不純物をドープする工程と、
前記凹型メサに前記溝内の前記第２の誘電体層により自己整合された複数のソース／ボディコンタクトスペーサを形成する工程と、
前記ソース／ボディコンタクトスペーサ間で、前記第１の半導体層の前記第２の部分を貫いて延びる複数のソース／ボディコンタクトトレンチをエッチングする工程と、
前記ソース／ボディコンタクトトレンチに隣接する前記第１の半導体層の第３の部分に、前記ソース／ボディコンタクトスペーサにより自己整合して前記第１の型の不純物をドーピングする工程と、
前記ソース／ボディコンタクトトレンチに第１の金属層を堆積する工程と
を備えるトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
【請求項１６】
前記複数の溝の第１の組み合わせは互いにほぼ平行であり、前記複数の溝の第２の組み合わせは前記複数の溝の前記第１の組み合わせに対して垂直乃至平行であることを特徴とする請求項１５に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
【請求項１７】
前記複数の溝は互いにほぼ平行であることを特徴とする請求項１５に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
【請求項１８】
前記複数の溝の前記第２の半導体層にシリサイドを形成する工程をさらに有することを特徴とする請求項１５に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
【請求項１９】
前記複数の溝内の前記第２の半導体層を覆う前記第２の誘電体層を形成する工程は、
前記誘電体層を堆積する工程と、
前記第１の半導体層が露出され、前記第２の誘電体が前記複数の溝内の前記第１の半導体層を覆うまで、余分な誘電体を除去する工程と、
を有することを特徴とする請求項１５に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
【請求項２０】
前記複数のソース／ボディコンタクトスペーサを形成する工程は、
前記第１の半導体層の前記第２の部分のドーピング後に第３の誘電体層を等角的に堆積する工程と、
前記凹型メサに隣接する前記第２の誘電体層の垂直側壁に沿って残存するように前記第３の誘電体層をエッチングする工程と、
を有することを特徴とする請求項１５に記載のトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本出願は、参照することにより本願に組み込まれる２００７年４月３日に出願された米国仮出願６０／９２１，７９２号の利益を主張する。
【０００２】
パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）におけるドレイン・ソース間オン抵抗（Ｒｄｓｏｎ）を低減するために、多くの新しい構造が提案され、実装されている。トレンチをベースとした（ｔｒｅｎｃｈ  ｂａｓｅｄ）ＭＯＳＦＥＴでは、マルチセルＭＯＳＦＥＴのＲｄｓｏｎを効率的に低減するために、セル密度を上げるための横方向ピッチの縮小が用いられてきた。しかし、深紫外線（ＤＵＶ）フォトリソグラフィを用いた時でさえ、ピッチを１μｍ未満に縮小する能力は、ソースコンタクトの配置誤差により制限されてきた。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、ＭＯＳＦＥＴのＲｄｓｏｎをさらに低減するための継続した必要性と、この種のＭＯＳＦＥＴを製造する改良技術がある。
【課題を解決するための手段】
【０００４】
本技術の実施形態は、改良されたトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を提供する。より詳しくは、本発明の実施形態は、ドレイン領域と、前記ドレイン領域の上方に配置された複数のゲート領域と、前記複数のゲート領域の各々の周囲に配置された複数のゲート絶縁体領域と、前記ゲート領域の上方に配置された電界絶縁体領域（field insulator region）と、前記ゲート絶縁体領域の周囲に隣接するボディ領域の表面に沿って配置された複数のソース領域と、を備えるトレンチＭＯＳＦＥＴを提供する。複数のソース／ボディコンタクトスペーサは、前記複数のソース領域の上方かつ前記ゲート絶縁体領域間の凹型のメサ（recessed mesas）内に配置される。前記凹型メサは、前記電界絶縁体領域へ自己整合された第１のシリコンエッチングを行うことにより形成される。複数のソース／ボディコンタクトプラグは、前記ソース／ボディコンタクトスペーサ及び前記ゲート絶縁体領域間の前記複数のソース領域を貫いて配置される。複数のソース／ボディコンタクトインプラントは前記ソース／ボディコンタクトに隣接する前記ボディ領域内に配置される。前記ソース／ボディコンタクトインプラントは、前記ソース／ボディコンタクトスペーサへ自己整合されたインプラントにより形成される。
【０００５】
また、本技術の実施形態は、第１の型の不純物がドープされた半導体基板上に、前記第１の型の不純物がドープされた第１の半導体層を堆積するトレンチＭＯＳＦＥＴの製造方法を提供する。前記第１の半導体層の第１の部分には、第２の型の不純物がドープされる。複数のトレンチは、前記第１の半導体層でエッチングされたものである。前記複数のトレンチの側面に第１の誘電体層が形成される。前記複数のトレンチに第２の半導体層が堆積される。第２の誘電体層が前記複数のトレンチ内の前記第２の半導体層を覆って形成される。凹型のメサが前記第１の半導体層でエッチングされたものであり、前記複数のトレンチ内の前記第２の誘電体層により自己整合される。前記凹型メサに隣接する前記第１の半導体層の第２の部分に第２の型の不純物がドープされる。複数のソース／ボディコンタクトスペーサが、前記トレンチ内の前記第２の誘電体層により自己整合された前記凹型メサに形成される。複数のソース／ボディコンタクトトレンチは、前記ソース／ボディコンタクトスペーサ間でエッチングされたものである。前記ソース／ボディコンタクトトレンチは、前記第１の半導体層の前記第２の部分を貫いて延びる。前記ソース／ボディコンタクトトレンチに隣接する前記第１の半導体層の第３の部分に、前記ソース／ボディコンタクトスペーサによる自己整合により、前記第１の型の不純物がドープされる。前記ソース／ボディコンタクトトレンチに第１の金属層が堆積される。
【図面の簡単な説明】
【０００６】
【図１】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの断面透視図である。
【図２Ａ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造方法のフローチャートである。
【図２Ｂ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造方法のフローチャートである。
【図２Ｃ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造方法のフローチャートである。
【図２Ｄ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造方法のフローチャートである。
【図３Ａ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｂ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｃ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｄ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｅ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｆ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｇ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｈ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｉ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｊ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｋ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｌ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【図３Ｍ】本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造段階での断面図である。
【発明を実施するための形態】
【０００７】
本技術の実施形態への参照を詳細に行い、各実施形態の例は添付された図面に図示される。本技術はこれらの実施形態と併せて説明されるが、当然のことながら、本発明はこれらの実施形態に限定されない。一方、本発明は、添付された請求の範囲によって定義される本発明の範囲に含まれうる代替手段、変形例、等価物を包含することを意図している。さらに、後述する本技術の詳細な説明では、多くの詳細情報が、本技術の完全な理解のために説明されている。しかし、当然、本技術はこれらの詳細情報を用いずに実施できる。他の例では、本技術の特徴を不必要に分かりにくくしないために、公知の手法、手順、要素及び回路は詳細に説明されていない。
【０００８】
図１を参照すると、本技術の一実施形態に係るトレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１００の断面透視図が示されている。トレンチＭＯＳＦＥＴ１００は、ソース／ボディコンタクト１１０、複数のソース／ボディコンタクトプラグ１１５、複数のソース領域１２０、複数のゲート領域１２５、複数のゲート絶縁体領域１３０、複数の電界誘電体領域１３５、複数のソース／ボディコンタクトスペーサ１４０、複数のボディ領域１４５、複数のボディコンタクト領域１４７、ドレイン領域１５０、１５５、及びドレインコンタクト１６０を備える。ドレイン領域１５０、１５５は、それぞれ通常ドレイン領域及びドリフト領域と称される、第１のドレイン部分１５０及び第２のドレイン部分１５５を任意に含んでいてもよい。
【０００９】
ボディ領域１４５は、ドレイン領域１５０、１５５の上方に配置される。ソース領域１２０、ゲート領域１２５及びゲート絶縁体領域１３０は、ボディ領域１４５内に配置される。ゲート領域１２５及びゲート絶縁体領域１３０は、縞状（ｓｔｒｉｐｅｄ）セル実装における平行に延びた構造として形成され得る。ゲート絶縁体領域１３０は、ゲート領域１２５を囲む。電界誘電体領域１３５は、ゲート領域１２５の上方に配置される。従って、ゲート領域１２５は、ゲート絶縁体領域１３０及び電界誘電体領域１３５により、周囲の領域から電気的に絶縁されている。ゲート領域１２５は、装置１００のコモンゲートを形成するために結合される。ソース領域１２０は、ゲート絶縁体領域１３０の周囲に沿って平行に延びた構造として形成される。ソース／ボディコンタクト１１０は、ソース／ボディコンタクトプラグ１１５により、ソース領域１２０及びボディ領域１４５に結合される。
【００１０】
複数のソース／ボディコンタクトスペーサ１４０は、複数のソース領域１２０の上方かつゲート絶縁体領域１３０間の凹型メサに配置される。凹型メサは、電界絶縁体領域１３５及びゲート酸化物領域１３０に対して自己整合された第１のシリコンエッチングで形成される。複数のソース／ボディコンタクトプラグ１１５は、ソース／ボディコンタクトスペーサ１４０及び複数のソース領域１２０を貫通して配置される。複数のボディコンタクト領域１４７は、ソース／ボディコンタクトプラグ１１５に隣接するボディ領域１４５内に配置される。ボディコンタクト領域１４７は、複数のソース／ボディコンタクトスペーサ１４０により自己整合されたインプラントにより形成される。
【００１１】
一実装例では、ソース領域１２０及びドレイン領域１５０は、リン又はヒ素がドープされたシリコンのような、高濃度ｎドープ（Ｎ＋）半導体にすることができる。ボディ領域１４５は、ボロンがドープされたシリコンのような、ｐドープ（Ｐ）半導体にすることができる。ゲート領域１２５は、リンがドープされたポリシリコンのような、高密度ｎドープ（Ｎ＋）半導体にすることができる。ゲート絶縁体領域１３０は、シリコン酸化物のような絶縁体にすることができる。ソースコンタクト１１０及びドレインコンタクトは、銅（Ｃｕ）、アルミニウム（Ａｌ）、多層金属等にすることができる。
【００１２】
ソース領域１２０に対するゲート領域１２５の電位が装置１００の閾値電圧より高くなった時、ゲート絶縁体領域１３０の周囲に沿ったボディ領域１４５内に伝導チャネルが生じる。トレンチＭＯＳＦＥＴ１００はドレイン領域１５０とソース領域１２０との間で電流を伝導する。従って、当該装置はオン状態となる。
【００１３】
ゲート領域１２５の電位が前記閾値電圧未満に低下した時、チャネルは生じない。その結果、ドレイン領域１５０とソース領域１２０との間に印加される電位は、それらの間に流れる電流を生じさせない。従って、装置１００はオフ状態となり、ボディ領域１４５及びドレイン領域１５０により形成される接合がソース及びドレインに印加される電圧を維持する。
【００１４】
ドレイン領域１５０、１５５が第１のドレイン部分１５０上に配置された第２のドレイン部分１５５を有する場合、ドレイン領域の第２の部分１５５は、リン又はヒ素がドープされたシリコンのような低濃度ｎドープ（Ｎ−）半導体にすることができ、ドレイン領域の第１の部分１５０は、リン又はヒ素がドープされたシリコンのような高濃度ｎドープ（Ｎ＋）半導体にすることができる。ドレイン領域の低濃度ｎドープ（Ｎ−）された第２の部分１５５は、ボディ領域１４５及びドレイン領域の第２の部分１５５に広がる空乏領域をもたらし、パンチスルー効果を低減する。従って、ドレイン領域の低濃度ｎドープ（Ｎ−）された第２の部分１５５は、ストライプ状トレンチＭＯＳＦＥＴ１００の破壊電圧を上昇させるように働く。
【００１５】
トレンチＭＯＳＦＥＴ１００のチャネル幅は、複数のソース領域１２０の横方向長さに依存する。セル密度の増加に伴いチャネル幅は増加する。トレンチＭＯＳＦＥＴのチャネル長はボディ領域１４５の垂直深さに依存する。従って、トレンチＭＯＳＦＥＴ１００のセル密度の増加に伴いチャネル長に対するチャネル幅の比が増加し、当該装置のオン状態の間のドレイン・ソース間オン抵抗（Ｒｄｓｏｎ）を減少させる。そのため、当該トレンチＭＯＳＦＥＴは、パルス幅変調（ＰＷＭ）電圧調整器におけるスイッチング素子のようなパワーＭＯＳＦＥＴ用途へ好適に適用し得る。
【００１６】
図２Ａ−２Ｄには、本技術の一実施形態に係るトレンチＭＯＳＦＥＴの製造方法のフローチャートが示されている。トレンチＭＯＳＦＥＴの製造方法は図３Ａ−３Ｍに示されている。図２Ａ及び図３Ａに描かれているように、（ステップ）２０２にて、洗浄、堆積、ドープ、エッチング等の基板３０２上の様々な初期プロセスから工程が開始する。一実装形態では、基板３０２は、第１の型の不純物（例えばボロン（Ｐ＋））が高濃度にドープされたシリコンを有する。製造プロセスの完了時に、半導体基板３０２がトレンチＭＯＳＦＥＴのドレイン領域を実質的に形成することが好ましい。
【００１７】
（ステップ）２０４では、半導体層３０４が基板３０２上にエピタキシャル堆積される。一実装形態では、エピタキシャル層は低濃度に第１の型の不純物（例えばボロン（Ｐ−））がドープされたシリコンにすることができる。エピタキシャル堆積シリコン３０４は、所望の不純物を反応チャンバへ導入することでドープすることができる。（ステップ）２０６では、エピタキシャル層３０４の上側部分には第２の型の不純物（例えばリン（Ｎ））がドープされる。製造プロセスの完了時に、エピタキシャル層３０４の上側部分がボディ領域を実質的に形成し、下側部分がトレンチＭＯＳＦＥＴのドリフト領域を実質的に形成することが好ましい。
【００１８】
（ステップ）２０８では、ゲートトレンチマスク３０８を形成するために、フォトレジストが堆積され、公知のリソグラフィプロセスによりパターン加工される。（ステップ）２１０では、複数のゲートトレンチ３１０を形成するために、エピタキシャル層の露出部分が公知の等方性エッチングによりエッチングされる。一実装形態では、イオンエッチャントが、パターニングされたレジスト層により露出されるエピタキシャル層と相互作用する。ゲートトレンチは、エピタキシャル層３０４の上側部分３０６を貫いて下側部分３０７の一部まで延びる。一実装形態では、複数のほぼ平行なトレンチ（溝）が形成される。別の実装形態では、第１の組み合わせのトレンチは互いにほぼ平行となり、第２の組み合わせのトレンチは第１の組み合わせのトレンチに対してほぼ垂直〜平行となるように、複数のトレンチが形成される。
【００１９】
図３Ｂを参照すると、（ステップ）２１２では、適切なレジスト除去剤又はレジスト灰化プロセスを用いて、ゲートトレンチマスク３０８が除去される。（ステップ）２１４では、誘電体層３１４が形成される。一実装形態では、前記誘電体は二酸化シリコン層を形成するためのシリコン表面の酸化により形成される。ゲートトレンチ壁に沿って得られる誘電体層３１４は、ゲート領域誘電体３１４を形成する。（ステップ）２１６では、ポリシリコン層が堆積される。ポリシリコンには第１の型の不純物（例えばボロン（Ｐ＋））がドープされる。一実装形態では、ポリシリコンは、例えばシラン（ＳｉＨ４）の分解のような方法により堆積される。ポリシリコンは堆積工程の間に不純物の導入によりドープされ得る。図３Ｃを参照すると、（ステップ）２１８では、過剰なポリシリコンが除去される。ポリシリコンは、ゲートトレンチ３１０内に部分的に埋め込まれたゲート領域３１８を形成するためにエッチングされ得る。（ステップ）２２０では、ゲート領域３１８上に金属層３２０が堆積され得る。一実装形態では、金属が堆積され、当該金属とポリシリコンとの間にシリサイドを形成するために熱アニールが用いられ得る。
【００２０】
図３Ｄを参照すると、（ステップ）２２２では、第２の誘電体層３２２が堆積される。一実装形態では、第２の誘電体３２２は酸化物にすることができる。図３Ｅを参照すると、（ステップ）２２４では、エピタキシャル層３０４の表面が露出されるまで余分な誘電体が除去される。ゲート領域の上方の凹部に残存する第２の誘電体層部分は、凹部状のゲート領域３１８の上方に電界誘電体３２４を形成する。一実装形態では、化学機械研磨（ＣＭＰ）により余分な誘電体層が除去される。第２の誘電体層及び第１の誘電体層は、ゲートトレンチ間のエピタキシャル層３０４が露出されるまで除去される。
【００２１】
図３Ｆを参照すると、（ステップ）２２６において、エピタキシャル層３０４の露出部分は公知のイオンエッチング方法によりエッチングされる。エッチングにより、複数の凹型半導体メサ(recessed semiconductor mesas)３２６がもたらされる。当業者は、凹型メサ３２６のエッチングは、ゲートトレンチ３１０の壁に沿った電界誘電体３２４及びゲート酸化物３１４を自己整合エッチングのためのマスクとして用いる第１の自己整合プロセスであることを理解する。（ステップ）２２８では、ボディ領域３０６の上側部分に、第２の型の不純物（例えばボロン（Ｐ＋））が高濃度にドープされる。高濃度にドープされた部分が実質的にトレンチＭＯＳＦＥＴ装置のソース領域３２８を形成することが好ましい。
【００２２】
図３Ｇを参照すると、（ステップ）２３０では、第３の誘電体層３３０が等角に堆積される。第３の誘電体３３０は酸化物、窒化物等にすることができる。図３Ｈを参照すると、（ステップ）２３２では、第３の誘電体層３３０が等方的にエッチングされる。当業者は、第３の誘電体層３３０の等方性エッチングにより、電界誘電体／ゲート酸化物３２４、３１４の垂直側壁に沿って等角に堆積された部分以外の第３の誘電体３３０が除去されて、電界誘電体／ゲート酸化物３２４、３１４に隣接する凹型メサ３２６内にスペーサ３３２が形成されることを理解する。
【００２３】
図３Ｉを参照すると、（ステップ）２３４では、ソース領域３２８の露出部分が公知の異方性エッチング方法によりエッチングされる。ソース／ボディコンタクトトレンチ３３４と称する第２の複数のトレンチがソース領域３２８を貫いてボディ領域３０６に達するまで、エッチングプロセスは行われる。当業者は、第２の複数のトレンチ３３４のエッチングが、電界誘電体３２４、ゲート酸化物３１４及びスペーサ３３２の組み合わせを自己整合エッチングのためのマスクとして用いる第２の自己整合プロセスであることを理解する。第１の実施形態では、エッチングプロセスは、縞状セルゲート領域３１８間に配置された第２の複数のほぼ平行なトレンチ３３４を形成する。他の実施形態では、エッチングプロセスは、閉じたセルゲート領域により形成されるセル内に配置される複数のほぼ長方形のトレンチを形成する。
【００２４】
図３Ｊを参照すると、（ステップ）２３６では、ボディコンタクトインプラント領域３３６を形成するために、ボディ領域３０６の露出された部分に第２の型の不純物（例えばリン（Ｎ＋））が高濃度にドープされる。当業者は、ボディコンタクトインプラント領域３３６の注入が、電界誘電体３２４、ゲート酸化物３１４及びスペーサ３３２の組み合わせを自己整合インプラントのためのマスクとして用いる第３の自己整合プロセスであることを理解する。ボディコンタクトインプラント領域３３６内での活性化のために熱サイクルを利用することができる。
【００２５】
図３Ｋを参照すると、（ステップ）２３８では、ソース／ボディコンタクトトレンチ３３４内に第２の金属層が堆積される。一実装形態では、前記金属は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、又はＴｉ／ＴｉＮ／Ｗのような多層金属にすることができる。（ステップ）２４０では、ソース／ボディコンタクトトレンチ３３４内にソース／ボディコンタクトプラグ３４０を形成するために、第２の金属層のうち余分な金属が除去される。一実装形態では、第２の金属層は、ソース／ボディコンタクトプラグ３４０を形成するために、化学機械研磨（ＣＭＰ）される。
【００２６】
図３Ｌを参照すると、（ステップ）２４２では、第３の金属層３４２が堆積される。一実装形態では、前記金属は、銅（Ｃｕ）、アルミニウム（Ａｌ）等にすることができる。第３の金属層３４２は実質的にトレンチＭＯＳＦＥＴ装置のソース／ボディコンタクトを形成する。図３Ｍを参照すると、（ステップ）２４４では、トレンチＭＯＳＦＥＴ装置の裏面に第４の金属層３４４が堆積される。一実装形態では、前記金属は、銅（Ｃｕ）、アルミニウム（Ａｌ）等にすることができる。第４の金属層３４４は実質的にトレンチＭＯＳＦＥＴ装置のドレインコンタクトを形成する。（ステップ）２４６では、様々な他の製造プロセスが続く。通常、様々なプロセスは、エッチング、堆積、ドープ、洗浄、アニール、パッシベーション（ｐａｓｓｉｖａｔｉｏｎ）、切断等を含む。
【００２７】
一実装形態では、図１に示すようなｎチャネルＭＯＳＭＥＴ（Ｎ−ＭＯＳＦＥＴ）を形成するために、第１の型の不純物を例えばリンなどのｎ型不純物とし、第２の型の不純物を例えばヒ素やボロンなどのｐ型不純物とすることができる。別の実施形態では、図３Ｍに示すようなｐチャネルＭＯＳＭＥＴ（Ｐ−ＭＯＳＦＥＴ）を形成するために、第１の型の不純物をｐ型不純物とし、第２の型の不純物をｎ型不純物とすることができる。
【００２８】
要するに、上述の記載は、ドレイン領域と、前記ドレイン領域の上方に配置された複数のゲート領域と、前記複数のゲート領域の各々の周囲に配置された複数のゲート絶縁体領域と、前記複数のゲート絶縁体領域の間の凹型メサに配置された複数のソース領域と、前記複数のゲート絶縁体領域の間及び前記複数のソース領域と前記ドレイン領域との間の凹型メサに配置された複数のボディ領域と、を備えた一実装形態に係るトレンチＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を開示する。また、前記ＭＯＳＦＥＴは、前記複数のソース領域に隣接している各ボディ領域に配置された複数のボディコンタクト領域と、前記凹型メサの上方の前記複数のゲート絶縁体領域の間に配置された複数のソース／ボディコンタクトスペーサと、前記ソース／ボディコンタクトスペーサの上方に配置されたソース／ボディコンタクトと、前記ソース／ボディコンタクトスペーサの間に配置され、前記ソース／ボディコンタクトを前記複数のボディコンタクト領域及び前記複数のソース領域に結合させる複数のソース／ボディコンタクトプラグと、を備える。
【００２９】
本技術の特定の実施形態についての上記説明は、例示及び説明のために示される。それらは限定的なものではなく、本発明を開示された正確な形式に限定するものでなく、当然、上記説明を考慮した多くの修正や変形が可能である。本実施形態は本技術及びその実用化を最も良く説明するために選択、記述されたものであり、本技術及び意図された特定の使用に合った様々な修正がなされた様々な実施形態を当業者が最も良く使用できるようにする。本発明の範囲は、添付された請求の範囲及びその均等物によって定義されることが意図される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
2010534921.tif 000009
【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図３Ｍ】
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【国際調査報告】
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