(57)【要約】メモリデバイスにおいてリードオペレーションとライトオペレーションとのための良好な性能を達成するために、クロック信号と制御信号とを生成するための技法が、説明される。一設計においては、メモリデバイス内のクロックおよび制御信号ジェネレータは、第１および第２のクロックジェネレータと、第１および第２の制御信号ジェネレータと、リセット回路と、を含む。第１のクロックジェネレータは、リードオペレーションとライトオペレーションとのために使用される第１のクロック信号を生成する。第２のクロックジェネレータは、ライトオペレーションのために使用される第２のクロック信号を生成する。リセット回路は、第１および第２のクロックジェネレータについての少なくとも１つのリセット信号を生成する。リセット信号（単数または複数）は、ダミーセルに起因した負荷に基づいて決定されるタイミングを有することができる。第１の制御信号ジェネレータは、第１のクロック信号に基づいてリードオペレーションとライトオペレーションとのために使用される制御信号を生成する。第２の制御信号ジェネレータは、第２のクロック信号に基づいてライトオペレーションのために使用される制御信号を生成する。
2010529582.tif 000002
【特許請求の範囲】
【請求項１】
リードオペレーションとライトオペレーションとのために使用される第１のクロック信号を生成するように構成された第１のクロックジェネレータと、
ライトオペレーションのために使用される第２のクロック信号を生成するように構成された第２のクロックジェネレータと、
を備える集積回路。
【請求項２】
前記第１のクロックジェネレータは、
外部クロック信号に基づいて前記第１のクロック信号上のリーディングエッジを生成するように、そしてリセット信号に基づいて前記第１のクロック信号上のトレイリングエッジを生成するように、構成された第１の回路、
を備える、請求項１に記載の集積回路。
【請求項３】
前記第１のクロックジェネレータは、
前記外部クロック信号と、前記リセット信号とによってトリガされる前記のリーディングエッジとトレイリングエッジとの間の前記第１のクロック信号の論理レベルを保持するように構成された第２の回路、
をさらに備える、請求項２に記載の集積回路。
【請求項４】
前記第２のクロックジェネレータは、リードオペレーションについてディスエーブルにされる、請求項１に記載の集積回路。
【請求項５】
前記の第１および第２のクロックジェネレータは、等しい遅延を有する前記の第１および第２のクロック信号を生成するように構成されている、請求項１に記載の集積回路。
【請求項６】
前記第１のクロック信号を受け取り、そしてリードオペレーションとライトオペレーションとのために使用されるワード線制御クロック（ＲＣＬＫ）信号と、アドレスラッチイネーブル（ＡＬＥ）信号とを生成するように構成された第１の制御信号ジェネレータ、
をさらに備える請求項１に記載の集積回路。
【請求項７】
前記第１の制御信号ジェネレータは、前記第１のクロックジェネレータについての前記第１のクロック信号とリセット信号とに基づいて前記ＡＬＥ信号を生成するように構成されている、請求項６に記載の集積回路。
【請求項８】
前記第１の制御信号ジェネレータは、さらにリードオペレーションのために使用されるセンス増幅器イネーブル（ＳＥＮ）信号を生成するように構成されている、請求項６に記載の集積回路。
【請求項９】
前記第２のクロック信号を受け取り、そしてライトオペレーションのために使用されるデータ入力ドライバクロック（ＷＣＬＫ）信号と、データラッチイネーブル（ＤＬＥ）信号とを生成するように構成された第２の制御信号ジェネレータ、
をさらに備える請求項６に記載の集積回路。
【請求項１０】
前記第２の制御信号ジェネレータは、前記第２のクロックジェネレータについての前記第２のクロック信号とリセット信号とに基づいて前記ＤＬＥ信号を生成するように構成されている、請求項９に記載の集積回路。
【請求項１１】
前記の第１および第２の制御信号ジェネレータは、等しい遅延を有する前記ＡＬＥ信号と前記ＤＬＥ信号とを生成するように構成されている、請求項９に記載の集積回路。
【請求項１２】
前記の第１および第２の制御信号ジェネレータは、等しい遅延を有する前記ＡＬＥ信号と前記ＤＬＥ信号とを生成するように構成されている、請求項９に記載の集積回路。
【請求項１３】
前記の第１および第２のクロックジェネレータについての少なくとも１つのリセット信号を生成するように構成されたリセット回路、
をさらに備える請求項１に記載の集積回路。
【請求項１４】
メモリセルとダミーセルとを備えるメモリアレイをさらに備え、前記リセット回路は、前記メモリアレイの中のダミーセルの列についてのビット線上の負荷に基づいて決定されるタイミングを有する前記少なくとも１つのリセット信号を生成する、請求項１３に記載の集積回路。
【請求項１５】
前記リセット回路は、さらに前記メモリアレイの中のダミーセルの行についてのワード線上の負荷に基づいて決定されるタイミングを有する前記少なくとも１つのリセット信号を生成する、請求項１４に記載の集積回路。
【請求項１６】
前記リセット回路は、リードオペレーションについての第１の遅延を有し、ライトオペレーションについての第２の遅延を有する前記少なくとも１つのリセット信号を生成する、請求項１３に記載の集積回路。
【請求項１７】
前記リセット回路は、リードオペレーションとライトオペレーションとについて前記少なくとも１つのリセット信号についての異なる遅延を得る構成可能なドライブ強度を有するドライバを備える、請求項１３に記載の集積回路。
【請求項１８】
前記リセット回路は、前記少なくとも１つのリセット信号についてプログラマブルな遅延を提供するように構成された遅延ユニットを備える、請求項１３に記載の集積回路。
【請求項１９】
前記の第１および第２のクロック信号を受け取り、そして前記リセット回路についての第３のクロック信号を生成するように構成されたパワーオンリセット回路をさらに備え、前記パワーオンリセット回路は、前記の第１および第２のクロック信号をパワーオン時に知られている論理レベルへとリセットする、請求項１３に記載の集積回路。
【請求項２０】
リードオペレーションとライトオペレーションとのために使用される第１のクロック信号を生成することと、
ライトオペレーションのために使用される第２のクロック信号を生成することと、
を備え、前記の第１のクロック信号と第２のクロック信号とは、等しい遅延を有する、方法。
【請求項２１】
複数のダミーセルに基づいて決定されるタイミングを有する少なくとも１つのリセット信号を生成すること、
をさらに備える請求項２０に記載の方法。
【請求項２２】
前記第１のクロック信号に基づいてリードオペレーションとライトオペレーションとについてのワード線制御クロック（ＲＣＬＫ）信号とアドレスラッチイネーブル（ＡＬＥ）信号とを生成すること、
をさらに備える請求項２０に記載の方法。
【請求項２３】
前記第２のクロック信号に基づいてライトオペレーションについてのデータ入力ドライバクロック（ＷＣＬＫ）信号とデータラッチイネーブル（ＤＬＥ）信号とを生成すること、
をさらに備え、前記のＲＣＬＫ信号とＷＣＬＫ信号とは、等しい遅延を有する、請求項２２に記載の方法。
【請求項２４】
リードオペレーションとライトオペレーションとのために使用される第１のクロック信号を生成するための手段と、
ライトオペレーションのために使用される第２のクロック信号を生成するための手段と、
を備え、前記の第１のクロック信号と第２のクロック信号とは、等しい遅延を有する、装置。
【請求項２５】
複数のダミーセルに基づいて決定されるタイミングを有する少なくとも１つのリセット信号を生成するための手段、
をさらに備える請求項２４に記載の装置。
【請求項２６】
前記第１のクロック信号に基づいてリードオペレーションとライトオペレーションとについてのワード線制御クロック（ＲＣＬＫ）信号とアドレスラッチイネーブル（ＡＬＥ）信号とを生成するための手段、
をさらに備える請求項２４に記載の装置。
【請求項２７】
前記第２のクロック信号に基づいてライトオペレーションについてのデータ入力ドライバクロック（ＷＣＬＫ）信号とデータラッチイネーブル（ＤＬＥ）信号とを生成するための手段、
をさらに備え、前記のＲＣＬＫ信号とＷＣＬＫ信号とは、等しい遅延を有する、請求項２６に記載の装置。
【請求項２８】
リードオペレーションとライトオペレーションとのために使用される第１のクロック信号を生成するように構成されたクロックジェネレータと；
前記第１のクロック信号を受け取り、そしてライトオペレーションのために使用される第２のクロック信号を生成するように構成された制御信号ジェネレータと、なお前記第２のクロック信号は、ライトオペレーションのためだけにイネーブルにされる；
前記クロックジェネレータについてのリセット信号を生成するように構成されたリセット回路と、なお前記リセット信号は、複数のダミーセルに起因した負荷に基づいて決定されるタイミングを有する；
を備える集積回路。
【請求項２９】
前記リセット回路は、リードオペレーションとライトオペレーションとについての異なる遅延を有する前記リセット信号を生成するように構成されている、請求項２８に記載の集積回路。
【請求項３０】
外部クロック信号を受け取り、そして内部クロック信号を生成するように構成されたクロックジェネレータと、
前記クロックジェネレータについてのリセット信号を生成するように構成されたリセット回路と、
前記内部クロック信号と前記リセット信号とに基づいて決定されるパルス幅を有するラッチイネーブル信号を生成するように構成された制御信号ジェネレータと、
を備える集積回路。
【請求項３１】
前記ラッチイネーブル信号は、リードまたはライトのオペレーションについてアドレスをラッチするために使用されるアドレスラッチイネーブル（ＡＬＥ）信号である、請求項３０に記載の集積回路。
【請求項３２】
前記ラッチイネーブル信号は、ライトオペレーションについての入力データをラッチするために使用されるデータラッチイネーブル（ＤＬＥ）信号である、請求項３０に記載の集積回路。
【請求項３３】
メモリセルとダミーセルとを備えるメモリアレイをさらに備え、前記リセット回路は、前記メモリアレイの中の前記ダミーセルに起因した負荷に基づいて決定されるタイミングを有する前記リセット信号を生成する、請求項３０に記載の集積回路。
【請求項３４】
前記制御信号ジェネレータは、ワンショット回路を使用せずに前記ラッチイネーブルを生成する、請求項３０に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にエレクトロニクスに関し、そしてより詳細には、メモリデバイスにおいてクロック信号および制御信号を生成するための技法に関する。
【背景技術】
【０００２】
メモリデバイスは、一般にコンピュータ、ワイヤレス通信デバイス、携帯型個人情報端末(personal digital assistants)（ＰＤＡ）など、多数の電子デバイスの中で使用される。メモリデバイスは、一般的に多数の行および列のメモリセル(memory cell)を含んでいる。各メモリセルは、データ値を記憶することができ、このデータ値は、一般的に２進数「０」または「１」のいずれかである。与えられた行および与えられた列の中のメモリセルを読み出す(read)ために、その行についてのワード線(word line)が、アクティブにされ、そしてそのメモリセルは、メモリセルに記憶されたデータ値に応じてその列についてのビット線(bit line)を充電するか、または放電する。次いで、センス増幅器は、そのビット線上の電圧を検出し、そして検出された電圧に基づいて論理値を供給する。与えられた行および与えられた列の中のメモリセルに書き込む(write)ために、その行についてのワード線は、アクティブにされる。次いで、データ入力ドライバは、そのメモリセルに書き込まれるべきデータ値に応じて、その列についてのビット線をロー(low)、またはハイ(high)のいずれかに駆動する。メモリセルに現在記憶されるデータ値は、ビット線上の値によって上書きされる。
【０００３】
リードオペレーション(read operation)では、センス増幅器は、高い動作速度と低い電力消費とを達成するために、できるだけ早く、そして最小の時間だけ、オンにされるべきである。センス増幅器は、ビット線が、十分に充電され、または放電された後にアクティブにされることができ、その結果、メモリセルに記憶されるデータ値は、信頼できるように検出されることができる。この充電／放電時間は、メモリセルの中のトランジスタの特性と、寄生効果(parasitic effects)とに依存しており、これらの両方は、集積回路(integrated circuit)（ＩＣ）プロセス、電源電圧、および温度における変動に起因して広範囲にわたって変化する可能性がある。ライトオペレーション(write operation)では、データ入力ドライバは、データ値をメモリセルに書き込むために必要とされる間はずっとオンにされるべきである。メモリセルに書き込むために必要とされる時間は、トランジスタ特性と、寄生効果とに依存している。
【０００４】
したがって、高い動作速度が、ＩＣプロセス、電圧、および温度(IC process, voltage, and temperature)（ＰＶＴ）の変動の存在の中で達成されることができるように、リードオペレーションとライトオペレーションとについてのクロック信号と制御信号とを生成する技法についての必要性が、当技術分野において存在している。
【発明の概要】
【０００５】
メモリデバイスにおいてリードオペレーションとライトオペレーションとについての良好な性能を達成するために、クロック信号と制御信号とを生成するための技法が、ここにおいて説明される。一設計においては、メモリデバイスは、メモリアレイと、クロックおよび制御信号ジェネレータと、他の回路ブロックと、を含む。メモリアレイは、データを記憶するためのメモリセルと、メモリセルのある種の特性（例えば、負荷(loading)）を模倣するダミーセル(dummy cells)と、を含む。クロックおよび制御信号ジェネレータは、メモリセルへデータを書き込み、そしてメモリセルからデータを読み出すために使用されるクロック信号と制御信号とを生成する。
【０００６】
一設計においては、クロックおよび制御信号ジェネレータは、第１および第２のクロックジェネレータと、第１および第２の制御信号ジェネレータと、リセット回路と、を含む。第１のクロックジェネレータは、リードオペレーションとライトオペレーションとのために使用される第１のクロック信号を生成する。第２のクロックジェネレータは、ライトオペレーションのために使用される第２のクロック信号を生成し、そしてリードオペレーションについてはディスエーブルにされる(disabled)ことができる。第１のクロック信号と、第２のクロック信号とは、メモリデバイスについての高速のリード(read)とライト(write)とを達成するために、等しい遅延で生成されることができる。リセット回路は、第１および第２のクロックジェネレータについて少なくとも１つのリセット信号を生成する。リセット信号（単数または複数）は、ダミーセルの列についてのビット線、および／またはダミーセルの行についてのワード線の上の負荷に基づいて決定されるタイミング(timing)を有することができる。リセット信号（単数または複数）は、リードオペレーションとライトオペレーションとの両方についての良好なタイミングマージン(timing margin)を達成するために、リードオペレーションとライトオペレーションとについて異なる遅延を有することもできる。
【０００７】
第１の制御信号ジェネレータは、第１のクロック信号に基づいて、リードオペレーションとライトオペレーションとのために使用されるワード線制御クロック(word line control clock)（ＲＣＬＫ）信号、およびアドレスラッチイネーブル(address latch enable)（ＡＬＥ）信号と、リードオペレーションのために使用されるセンス増幅器イネーブル(sense amplifier enable)（ＳＥＮ）信号と、を生成する。第２の制御信号ジェネレータは、第２のクロック信号に基づいて、ライトオペレーションのために使用されるデータ入力ドライバクロック(data input driver clock)（ＷＣＬＫ）信号と、データラッチイネーブル(data latch enable)（ＤＬＥ）信号とを生成する。ＲＣＬＫ信号とＷＣＬＫ信号とは、それぞれ第１のクロック信号と第２のクロック信号とに基づいて等しい遅延で生成されることができる。ＡＬＥ信号とＤＬＥ信号とは、等しい遅延と、おそらく等しいパルス幅とを用いて、例えば、ワンショット回路(one-shot circuit)を使用せずに、生成されることができる。ＡＬＥ信号は、第１のクロック信号と、第１のクロックジェネレータについてのリセット信号とに基づいて生成されることができる。ＤＬＥ信号は、第２のクロック信号と、第２のクロックジェネレータについてのリセット信号とに基づいて生成されることができる。
【０００８】
本開示の様々な態様および特徴は、下記にさらに詳細に説明される。
【図面の簡単な説明】
【０００９】
【図１】図１は、メモリデバイスのブロック図を示している。
【図２】図２は、図１の中のメモリデバイス内のメモリアレイと、クロックおよび制御信号ジェネレータと、入出力(input/output)（Ｉ／Ｏ）回路との概略図を示している。
【図３】図３は、２つのクロックジェネレータと、２つの制御信号ジェネレータとを有するクロックおよび制御信号ジェネレータの概略図を示している。
【図４】図４は、図３の中の１つのクロックジェネレータについてのタイミング図を示している。
【図５】図５は、リードオペレーションとライトオペレーションとのために使用される様々な制御信号を示している。
【図６】図６は、１つのクロックジェネレータと、２つの制御信号ジェネレータとを有する別のクロックおよび制御信号ジェネレータの概略図を示している。
【図７】図７は、構成可能なドライブ強度(drive strength)を有するドライバの概略図を示している。
【図８】図８は、プログラマブル遅延回路の概略図を示している。
【図９】図９は、クロック信号と制御信号とを生成するためのプロセスを示している。
【図１０】図１０は、ワイヤレス通信デバイスのブロック図を示している。
【詳細な説明】
【００１０】
良好なリード性能とライト性能とを有するメモリデバイスが、ここにおいて説明される。メモリデバイスは、ランダムアクセスメモリ(random access memory)（ＲＡＭ）、スタティックＲＡＭ(static RAM)（ＳＲＡＭ）、ダイナミックＲＡＭ(dynamic RAM)（ＤＲＡＭ）、シンクロナスＤＲＡＭ(synchronous DRAM)（ＳＤＲＡＭ）、ビデオＲＡＭ(video RAM)（ＶＲＡＭ）、シンクロナスグラフィックＲＡＭ(synchronous graphic RAM)（ＳＧＲＡＭ）、リードオンリーメモリ(read only memory)（ＲＯＭ）、フラッシュメモリ(Flash memory)などのためのものとすることができる。メモリデバイスは、スタンドアロンデバイスとすることもでき、あるいは他のデバイス、例えば、プロセッサの内部に埋め込まれることもできる。
【００１１】
図１は、良好なリード性能とライト性能とを有するメモリデバイス１００の一設計のブロック図を示している。メモリデバイス１００は、アドレスラッチ１１０と、アドレスデコーダおよびワード線ドライバ１２０と、メモリアレイ１５０と、クロックおよび制御信号ジェネレータ１６０と、Ｉ／Ｏ回路１７０と、を含む。
【００１２】
メモリアレイ１５０は、Ｍ行およびＮ列のメモリセル１５２を含み、そして１行および１列のダミーセル１５４をさらに含んでいる。一般に、ＭとＮとは、おのおの任意の値とすることができる。メモリセルは、データ値を記憶することができる回路であり、そして様々な回路設計を用いてインプリメントされることができる。ダミーセルは、知られている値を記憶することができる回路であり、かつ／または望ましい負荷効果を達成する特定の方法で接続される。ダミーセルは、メモリセルと同じ、または類似した回路設計を用いてインプリメントされることができる。Ｍ行のメモリセルは、Ｍ本のワード線ＷＬ１からＷＬＭを経由して選択される。ダミーセルの行は、ダミーワード線ＤＷＬに結合される。Ｎ列のメモリセルは、Ｎ対の差動ビット線(differential bit lines)ＢＬ１およびＢＬ１ｂからＢＬＮおよびＢＬＮｂに結合される。ダミーセルの列は、セルフタイムビット線(self-time bit line)ＳＴＢＬに結合される。
【００１３】
アドレスラッチ１１０は、アクセスされるべきメモリセル、またはメモリセルのブロックについてのアドレスを受け取り、そしてそのアドレスをラッチする。アドレスデコーダ１２０は、ラッチされたアドレスを受け取り、そして受け取られたアドレスに基づいて行アドレスを生成することができる。次いで、アドレスデコーダ１２０は、行アドレスに対するプリデコーディング(pre-decoding)を実行し、そしてアクティブにすべき、またはアサートすべき特定のワード線を示すプリデコードされた信号(pre-decoded signals)を供給することができる。ワード線ドライバ１２０は、プリデコードされた信号を受け取り、そしてプリデコードされた信号によって示されるように、特定のワード線を駆動し、その結果、望ましい行のメモリセルは、アクセスされることができる。
【００１４】
Ｉ／Ｏ回路１７０は、メモリセルからデータを読み出し、そしてメモリセルにデータを書き込むための様々な回路を含んでいる。例えば、Ｉ／Ｏ回路１７０は、そのビット線に結合されるメモリセルからデータを読み出すために、センス増幅器と、データ出力バッファとを、各差動ビット線について含む。Ｉ／Ｏ回路１７０は、そのビット線に結合されるメモリセルにデータを書き込むために、データラッチと、データ入力ドライバとを、各差動ビット線についてさらに含む。
【００１５】
クロックおよび制御信号ジェネレータ１６０は、外部のクロック信号ＣＬＫを受け取り、そしてまたセルフタイムドビット線(self-timed bit line)ＳＴＢＬと、ダミーワード線ＤＷＬとに結合される。ジェネレータ１６０は、メモリデバイス１００のオペレーションを制御するために使用されるクロック信号と制御信号とを、例えば、リードオペレーションとライトオペレーションとのために使用されるクロック信号と制御信号とを生成する。クロック信号と制御信号とは、下記に説明されるように、ダミーセルの列および行によって決定されるタイミングを有する。ジェネレータ１６０は、以下のクロック信号と制御信号とを生成することができる。
【００１６】
・  ＲＣＬＫ−リードオペレーションとライトオペレーションとについてのワード線制御のために使用される内部クロック、
・  ＡＬＥ−リードオペレーションとライトオペレーションとのために使用されるアドレスラッチイネーブル信号、
・  ＳＥＮ−リードオペレーションのためだけに使用されるセンス増幅器イネーブル信号、
・  Ｐｒｅｃｈａｒｇｅ−リードオペレーションとライトオペレーションとのために使用されるビット線プリチャージ信号(bit line precharge signal)、
・  ＤＬＥ−ライトオペレーションのためだけに使用されるデータラッチイネーブル信号、および
・  ＷＣＬＫ−ライトオペレーションのためだけに使用されるデータ入力ドライバクロック。
【００１７】
図１の中のクロック信号および制御信号と、回路ブロックのいくつかとは、下記でさらに詳細に説明される。
【００１８】
図２は、図１の中のメモリアレイ１５０と、Ｉ／Ｏ回路１７０との一設計の概略図を示している。明確にするために、メモリアレイ１５０の中の１つのメモリセル１５２と、１つのダミーセル１５４だけが、図２の中に示される。さらに、ダミーワード線ＤＷＬが、図２の中に示されるが、このワード線に結合されるダミーセルは、示されない。また明確にするために、１つのビット線だけについてのリード／ライト回路が、図２の中に示される。
【００１９】
図２に示される設計においては、メモリセル１５２は、一対の相互結合された(cross-coupled)インバータ２１０ａおよび２１０ｂと、一対のパストランジスタ(pass transistors)２１２ａおよび２１２ｂと、を含む。各インバータ２１０は、当技術分野において知られているように、Ｐ−チャネル電界効果トランジスタ(P-channel field effect transistor)（Ｐ−ＦＥＴ）と、Ｎ−チャネル電界効果トランジスタ(N-channel field effect transistor)（Ｎ−ＦＥＴ）とを用いて形成されることができる。インバータ２１０ａは、その入力が、ノードＡに結合され、そしてその出力が、ノードＢに結合されている。インバータ２１０ｂは、その入力が、ノードＢに結合され、そしてその出力が、ノードＡに結合されている。各パストランジスタ２１２は、Ｎ−ＦＥＴを用いてインプリメントされる。Ｎ−ＦＥＴ２１２ａは、そのドレインが、ノードＡに結合され、そのゲートが、ワード線ＷＬｍに結合され、そしてそのソースが、ビット線ＢＬｘに結合されており、ここで、ｍ∈｛１，...，Ｍ｝であり、そしてｘ∈｛１，...，Ｎ｝である。Ｎ−ＦＥＴ２１２ｂは、そのドレインが、ノードＢに結合され、そのゲートが、ワード線ＷＬｍに結合され、そしてそのソースが、相補ビット線(complementary bit line)ＢＬｘｂに結合されている。
【００２０】
インバータ２１０ａおよび２１０ｂは、正帰還を経由してデータ値を記憶する。メモリセル１５２が、論理ハイ(logic high)（「１」）を記憶する場合、ノードＡは、論理ハイにあり、ノードＢは、論理ロー(logic low)にある。メモリセル１５２が、論理ロー（「０」）を記憶する場合には、ノードＡは、論理ローにあり、ノードＢは、論理ハイにある。メモリリードの場合、線ＢＬｘおよびＢＬｘｂは、最初にプリチャージ回路２３０によって論理ハイにプリチャージされ、次いでワード線ＷＬｍは、論理ハイへとアサートされ、そしてＮ−ＦＥＴ２１２ａおよび２１２ｂが、オンにされる。メモリセル１５２が、論理ハイを記憶する場合、次いでビット線ＢＬｘは、Ｎ−ＦＥＴ２１２ａを経由してインバータ２１０ｂによって充電され、そして相補ビット線ＢＬｘｂは、Ｎ−ＦＥＴ２１２ｂを経由してインバータ２１０ａによって放電される。メモリセル１５２が、論理ローを記憶する場合には、逆が、当てはまる。センス増幅器２２６は、メモリセル１５２に記憶されたデータ値を決定するために、線ＢＬｘとＢＬｘｂとの間の電圧差を検出する。
【００２１】
メモリライトの場合に、線ＢＬｘおよびＢＬｘｂは、最初にプリチャージ回路２３０によって論理ハイにプリチャージされ、次いでワード線ＷＬｍは、論理ハイにアサートされ、そしてＮ−ＦＥＴ２１２ａおよび２１２ｂは、オンにされる。論理ハイ（「１」）をメモリセル１５２に書き込むためには、ビット線ＢＬｘは、ハイに駆動され、Ｎ−ＦＥＴ２１２ａを経由してノードＡを論理ハイへと強制し、そして相補ビット線ＢＬｘｂは、ローに駆動され、Ｎ−ＦＥＴ２１２ｂを経由してノードＢを論理ローへと強制する。論理ローをメモリセル１５２に書き込むときには、上記の逆が、当てはまる。
【００２２】
図２に示される設計においては、ダミーセル１５４は、以下の違いにもかかわらず、メモリセル１５２の中のインバータ２１０ａおよび２１０ｂと、Ｎ−ＦＥＴ２１２ａおよび２１２ｂとについて上記に説明されるように結合されたインバータ２１４ａおよび２１４ｂと、Ｎ−ＦＥＴ２１６ａおよび２１６ｂと、を含む。Ｎ−ＦＥＴ２１６ａは、そのゲートが、回路グラウンドに結合され、そしてそのソースが、セルフタイムドビット線ＳＴＢＬに結合されている。Ｎ−ＦＥＴ２１６ｂは、そのドレインが、電源電圧、Ｖｄｄに結合されている。この設計においては、Ｎ−ＦＥＴ２１６ａは、常にオフにされ、ノードＡ’は、論理ローにあり、そしてノードＢ’は、論理ハイにある。
【００２３】
メモリアレイ１５０の中のダミーセル１５４は、通常のメモリセル１５２と同じ構造およびサイズを用いてインプリメントされることができる。ダミーセル１５４の列についてのセルフタイムドビット線ＳＴＢＬは、そのときにはＮ本のビット線ＢＬ１からＢＬＮのおのおのと同じ負荷を有することができる。ダミーセル１５４の行についてのダミーワード線ＤＷＬはまた、Ｍ本のワード線ＷＬ１からＷＬＭのおのおのと同じ負荷を有することもできる。リードオペレーションとライトオペレーションとのために使用されるクロック信号と制御信号とは、セルフタイムドビット線ＳＴＢＬと、ダミーワード線ＤＷＬとを用いて生成されることができ、そしてそのときにメモリセル１５２のタイミングを追跡することができる。
【００２４】
図２に示される設計においては、各ビット線について、Ｉ／Ｏ回路１７０は、データラッチ２２０と、データ入力ドライバ２２２ａおよび２２２ｂと、リード／ライトマルチプレクサ(multiplexer)（Ｍｕｘ）２２４と、センス増幅器２２６と、出力データ（Ｄｏｕｔ）バッファ２２８と、を含む。マルチプレクサ２２４は、ライトオペレーションではドライバ２２２ａおよび２２２ｂに、そしてリードオペレーションではセンス増幅器２２６に、線ＢＬｘおよびＢＬｘｂを結合する。ライトオペレーションでは、ラッチ２２０は、ＤＬＥ信号に基づいて入力データ値Ｄｉｎｘを受け取り、そしてラッチする。データ入力ドライバ２２２ａおよび２２２ｂは、ラッチされたデータ値を受け取り、そしてＷＣＬＫ信号によってイネーブルにされるときにそれぞれ線ＢＬｘおよびＢＬｘｂを駆動する。リードオペレーションでは、センス増幅器２２６は、線ＢＬｘとＢＬｘｂとの間の電圧差を増幅し、ＳＥＮ信号によってイネーブルにされるときに増幅された電圧についての論理値（例えば、論理ローまたはハイのいずれか）を検出し、そして検出された論理値を供給する。バッファ２２８は、センス増幅器２２６の出力をバッファし、そして出力データ値Ｄｏｕｔｘを供給する。プリチャージ回路２３０は、おのおののリードおよびライトのオペレーションに先立って線ＢＬｘおよびＢＬｘｂを論理ハイにプリチャージする信号を生成する。
【００２５】
ジェネレータ１６０は、リードオペレーションとライトオペレーションとについてのクロック信号と制御信号とを生成するためにダミーセル１５４を使用する。図２に示される設計においては、ジェネレータ１６０は、リードおよびライトの各オペレーションについての内部クロック（ＤＣＬＫ）信号上でウィンドウ／パルス(window/pulse)を生成する。ＤＣＬＫ信号上のウィンドウの幅は、ダミーセル１５４によって決定され、そしてリードオペレーションとライトオペレーションとの両方についての良好なタイミングマージンを達成するように、プログラマブル手段を経由して調整されることもできる。様々なクロック信号と制御信号とは、下記に説明されるように、ＤＣＬＫ信号によって決定されるタイミングを用いて生成される。
【００２６】
図２は、図１の中のクロックおよび制御信号ジェネレータ１６０の一設計であるクロックおよび制御信号ジェネレータ１６０ａも示している。この設計においては、ジェネレータ１６０ａは、クロックジェネレータ２５０および２６０と、制御信号ジェネレータ２５２および２６２と、リセット回路２７０と、ＮＡＮＤゲート２５４から成るパワーオンリセット回路(power-on reset circuit)と、を含む。クロックジェネレータ２５０は、リードオペレーションとライトオペレーションとの両方について動作可能であり、そしてＲＣＬＫｂ信号を生成する。クロックジェネレータ２６０は、ライトオペレーションのためだけに動作可能であり、そしてＷＣＬＫｂ信号を生成する。制御信号ジェネレータ２５２は、ＲＣＬＫｂ信号を受け取り、そしてＭ本のワード線ＷＬ１からＷＬＭをイネーブルにするために使用されるＲＣＬＫ信号と、アドレスラッチ１１０のためのＡＬＥ信号と、センス増幅器２２６のためのＳＥＮ信号と、プリチャージ回路２３０のためのＰｒｅｃｈａｒｇｅ信号と、を生成する。制御信号ジェネレータ２６２は、ＷＣＬＫｂ信号を受け取り、そしてデータ入力ドライバ２２２ａおよび２２２ｂのためのＷＣＬＫクロックと、データ入力ラッチ２２０のためのＤＬＥ信号と、を生成する。クロックジェネレータ２５０および２６０と、制御信号ジェネレータ２５２および２６２とは、下記に説明されるようにインプリメントされることができる。
【００２７】
ＮＡＮＤゲート２５４は、クロックジェネレータ２５０と２６０とからそれぞれＲＣＬＫｂ信号とＷＣＬＫｂ信号とを受け取り、そしてリセット回路２７０と、ダミーワード線ＤＷＬとにＤＣＬＫ信号を供給する。ＤＣＬＫ信号は、通常のワード線上の負荷と同様の負荷を観察する。リセット回路２７０内において、反転ドライバ(inverting driver)２７２は、ＤＣＬＫ信号を受け取り、そしてセルフタイムドビット線ＳＴＢＬを駆動する。ドライバ２７２は、ＤＣＬＫ信号上で望ましいウィンドウ幅を生成するように設定されることができる構成可能なドライブ強度を有する。検出器／プログラマブル遅延回路２７４は、セルフタイムドビット線上のＳＴＢＬ信号を検出し、そしてクロックジェネレータ２５０と２６０とについての、それぞれＲｅｓｅｔ＿Ｒ信号と、Ｒｅｓｅｔ＿Ｗ信号とを生成する。回路２７４は、Ｒｅｓｅｔ＿Ｒ信号と、Ｒｅｓｅｔ＿Ｗ信号とについてのプログラマブル遅延を提供することもでき、これは、ＤＣＬＫ信号上でより長いウィンドウを得るために使用されることができる。
【００２８】
図３は、図２の中のクロックジェネレータ２５０および２６０と、制御信号ジェネレータ２５２および２６２との一設計の概略図を示している。クロックジェネレータ２５０は、ＣＬＫ信号と、チップセレクト(chip select)（ＣＳ）信号と、Ｒｅｓｅｔ＿Ｒ信号とを受け取り、そしてリードオペレーションとライトオペレーションとの両方のために使用されるＲＣＬＫｂ信号を生成する。ＣＳ信号は、メモリデバイス１００がイネーブルにされるときに論理ハイにあり、そしてそうでなければ論理ローにある。クロックジェネレータ２６０は、ＣＬＫ信号と、ＣＳ信号と、ライトイネーブル(write enable)（ＷＥ）信号と、Ｒｅｓｅｔ＿Ｗ信号とを受け取り、そしてライトオペレーションのために使用されるＷＣＬＫｂ信号を生成する。
【００２９】
クロックジェネレータ２５０内において、バッファ３１２ａは、ＣＬＫ信号を受け取り、そして遅延されたＣＬＫ信号を供給する。バッファ３１２ａは、直列に結合された２つ以上のインバータを用いてインプリメントされることができる。インバータ３１６は、ＣＳ信号を受け取り、そしてＣＳｂ信号を供給する。ＮＯＲゲート３１４ａは、メモリデバイス１００がイネーブルにされるときに、２つの入力において遅延されたＣＬＫ信号とＣＳｂ信号とを受け取り、そしてＣＬＫ信号の反転され、そして遅延されたバージョンを供給する。Ｎ−ＦＥＴ３２０ａおよび３２０ｂと、Ｐ−ＦＥＴ３２４ａは、スタックされた(stacked)コンフィギュレーションで結合される。Ｎ−ＦＥＴ３２０ａは、そのソースが、回路グラウンドに結合され、そのゲートが、ＮＯＲゲート３１４ａの出力に結合され、そしてそのドレインが、Ｎ−ＦＥＴ３２２ａのソースに結合されている。Ｎ−ＦＥＴ３２２ａは、そのゲートがＣＬＫ信号を受け取り、そのドレインが、Ｐ−ＦＥＴ３２４ａのドレインに結合され、そしてＲＣＬＫｂ信号を供給する。Ｐ−ＦＥＴ３２４ａは、そのゲートが、リセット回路２７０からのＲｅｓｅｔ＿Ｒ信号を受け取り、そしてそのソースが、電源に結合されている。インバータ３２６ａと３２８ａとは、反転される３２６ａの入力が、ＲＣＬＫｂ信号を受け取り、反転される３２８ａの入力が、インバータ３２６ａの出力に結合され、そしてインバータ３２８ａの出力が、インバータ３２６ａの入力に結合されて、直列に結合される。
【００３０】
制御信号ジェネレータ２５２内において、インバータ３３０は、ＲＣＬＫｂ信号を受け取り、そしてＲＣＬＫ信号を供給する。ＮＡＮＤゲート３３２は、２つの入力においてＲＣＬＫｂ信号と、Ｒｅｓｅｔ＿Ｒ信号とを受け取り、そしてＡＬＥ信号を供給する。ＳＥＮジェネレータ３３４は、ＲＣＬＫ信号を受け取り、そしてセンス増幅器２２６のためのＳＥＮ信号を生成する。Ｐｅｃｈａｒｇｅジェネレータ(Precharge generator)３３６はまた、ＲＣＬＫ信号を受け取り、そしてプリチャージ回路２３０のためのＰｒｅｃｈａｒｇｅ信号を生成する。
【００３１】
クロックジェネレータ２６０内において、ＮＡＮＤゲート３１８は、ＣＳ信号とＷＥ信号とを受け取り、そしてライトオペレーションでは論理ローにあり、そうでなければ論理ハイにあるＷＥｂ信号を供給する。インバータ３１９は、ＷＥｂ信号を受け取り、そしてＷＥｄ信号を供給する。バッファ３１２ｂと、ＮＯＲゲート３１４ｂと、Ｎ−ＦＥＴ３２０ｂおよび３２２ｂと、Ｐ−ＦＥＴ３２４ｂと、インバータ３２６ｂおよび３２８ｂとは、以下の違いはあるが、クロックジェネレータ２５０内におけるそれぞれバッファ３１２ａと、ＮＯＲゲート３１４ａと、Ｎ−ＦＥＴ３２０ａおよび３２２ａと、Ｐ−ＦＥＴ３２４ａと、インバータ３２６ａおよび３２８ａと同様にして結合される。ＮＯＲゲート３１４ｂは、バッファ３１２ｂからの遅延されたＣＬＫ信号と、ＮＡＮＤゲート３１８からのＷＥｂ信号と、を受け取る。Ｐ−ＦＥＴ３２４ｂは、そのゲートにおいてＲｅｓｅｔ＿Ｗ信号を受け取り、そしてそのドレインにおいてＷＣＬＫｂ信号を供給する。
【００３２】
制御信号ジェネレータ２６２内において、インバータ３４０は、ＷＣＬＫｂ信号を受け取り、そしてＷＣＬＫ信号を供給する。ＮＡＮＤゲート３４２は、２つの入力においてＷＣＬＫｂ信号と、Ｒｅｓｅｔ＿Ｗ信号とを受け取り、そしてＤＬＥ信号を供給する。
【００３３】
検出器／プログラマブル遅延回路２７４内において、インバータ３７２は、ＳＴＢＬ信号を受け取り、そして反転されたＳＴＢＬ信号を供給する。遅延ユニット３７４は、インバータ３７２の出力を受け取り、そしてＲｅｓｅｔ信号を供給する。インバータ３７６は、Ｒｅｓｅｔ信号を受け取り、そしてクロックジェネレータ２５０のためのＲｅｓｅｔ＿Ｒ信号を供給する。ＮＡＮＤゲート３７８は、Ｒｅｓｅｔ信号と、ＮＡＮＤゲート３１８からのＷＥｂ信号とを受け取り、そしてクロックジェネレータ２６０のためのＲｅｓｅｔ＿Ｗ信号を供給する。
【００３４】
図４は、図３におけるクロックジェネレータ２５０のオペレーションを示すタイミング図を示している。ＣＳ信号は、メモリデバイス１００をイネーブルにするために論理ハイにあり、Ｒｅｓｅｔ＿Ｒ信号は、最初に論理ハイにあり、そしてＷＣＬＫｂ信号は、論理ハイにある。時刻Ｔ１に先立ってＣＬＫ信号は、論理ローにあり、Ｎ−ＦＥＴ３２０ａは、オンにされ、そしてＮ−ＦＥＴ３２２ａは、オフにされる。ＣＬＫ信号は、時刻Ｔ１において論理ローから論理ハイへと遷移する。次いで、Ｎ−ＦＥＴ３２２ａは、オンにされ、そして時刻Ｔ２においてＲＣＬＫｂ信号を論理ローへと引き込み、次いでこれは、ＤＣＬＫ信号が、時刻Ｔ３において論理ハイへと遷移するようにさせる。ＣＬＫ信号上の立ち上がりエッジは、それ故にＤＣＬＫ信号上の立ち上がりエッジを生成する。Ｎ−ＦＥＴ３２０ａは、ＣＬＫ信号上の論理ハイによって時刻Ｔ１後に短い遅延でオフにされ、そしてインバータ３２６ａおよび３２８ａは、ＲＣＬＫｂ信号についての論理ローを保持するキーパー回路(keeper circuit)としての役割を果たす。
【００３５】
セルフタイムドビット線ＳＴＢＬは、リードオペレーションとライトオペレーションとに先立って最初に論理ハイへとプリチャージされる。ダミーワード線ＤＷＬに起因した負荷のために他の制御信号よりも遅く立ち上がる、ＤＣＬＫ信号上の立ち上がりエッジは、ダミーセル１５４を用いてインプリメントされるセルフタイム遅延トラッキングメカニズムをアクティブにする。反転ドライバ２７２は、ＤＣＬＫ信号上の立ち上がりエッジを受け取るとすぐに、セルフタイムドビット線ＳＴＢＬを論理ローに向かって駆動する。セルフタイムドビット線ＳＴＢＬが、プルダウンされる速度／レートは、このビット線上の負荷、ならびにドライバ２７２のドライブ強度によって決定され、このドライブ強度は、望ましいリードおよびライトのタイミングマージンを達成するために、下記に説明されるように変化させられることができる。セルフタイムドビット線は、ダミーセル１５４の列に起因した負荷を有し、そしてメモリセル１５２の列に起因した通常のビット線ＢＬｘ上の負荷を模倣する。回路２７４は、いつセルフタイムドビット線が、時刻Ｔ４において第１のしきい値電圧ＶＴ１を下方に交差するかを検出し、そして時刻Ｔ５においてＲｅｓｅｔ＿Ｒ信号上の立ち下がりエッジを生成する。回路２７４は、下記に説明されるように、プログラマブルな量だけＲｅｓｅｔ＿Ｒ信号上の立ち下がりエッジをさらに遅延させることができる。Ｐ−ＦＥＴ３２４ａは、Ｒｅｓｅｔ＿Ｒ信号上の論理ローによってオンにされ、そして時刻Ｔ６においてＲＣＬＫｂ信号を論理ハイへと引き込み、ついでこれは、ＤＣＬＫ信号が、時刻Ｔ７において論理ローへと遷移するようにさせる。Ｒｅｓｅｔ＿Ｒ信号上の立ち下がりエッジは、それ故にＤＣＬＫ信号上の立ち下がりエッジを生成する。
【００３６】
反転ドライバ２７２は、ＤＣＬＫ信号上の立ち下がりエッジを受け取るとすぐにセルフタイムドビット線ＳＴＢＬを論理ハイに向かって駆動する。反転ドライバ２７２は、メモリセル１５２の中の最悪ケースのトランジスタを模倣する比較的弱いプルダウントランジスタ(pull-down transistors)を使用して、セルフタイムドビット線を低速レートでプルダウンする。反転ドライバ２７２は、比較的強いプルアップトランジスタ(pull-up transistors)を用いて、セルフタイムドビット線をより高速レートでプルアップする。回路２７４は、いつセルフタイムドビット線が、時刻Ｔ８において第２のしきい値電圧ＶＴ２を上方に交差するかを検出し、そして時刻Ｔ９においてＲｅｓｅｔ＿Ｒ信号上の立ち上がりエッジを生成する。ＤＣＬＫ信号のパルス幅は、リードオペレーションとライトオペレーションとの両方のための良好なタイミングマージンを達成するように、反転ドライバ２７２のドライブ強度を制御することにより、かつ／または回路２７４における適切な量の遅延を選択することにより、変化させられることができる。
【００３７】
図３に戻って参照すると、クロックジェネレータ２６０は、ＷＥ信号によってイネーブルにされるときに、クロックジェネレータ２５０と同様に動作する。ＷＥ信号が、ライトオペレーションのために論理ハイにあるときに、ＷＥｂ信号は、論理ローにあり、ＮＯＲゲート３１４ｂの出力は、バッファ３１２ｂからの遅延されたＣＬＫ信号に依存しており、そしてクロックジェネレータ２６０は、動作可能である。ＷＥｂ信号上の論理ローはまた、ＷＥｄ信号上の論理ハイをもたらし、これにより、ＮＡＮＤゲート３７８は、Ｒｅｓｅｔ信号の反転されたバージョンをＲｅｓｅｔ＿Ｗ信号として供給することができるようになる。逆に、ＷＥ信号が、リードオペレーションのために論理ローにあるときに、ＷＥｂ信号は、論理ハイにあり、ＮＯＲゲート３１４ｂの出力は、論理ローに保持され、Ｎ−ＦＥＴ３２０ｂは、オフにされ、そしてクロックジェネレータ２６０は、ディスエーブルにされる。ＷＥｂ信号上の論理ハイはまた、ＷＥｄ信号上の論理ローをもたらし、これは、ＮＡＮＤゲート３７８の出力が、論理ハイにとどまるようにさせる。ライトオペレーションにおいては、ＮＡＮＤゲート３７８は、遅延ユニット３７４からのＲｅｓｅｔ信号のためのインバータとしての役割を果たす。リードオペレーションにおいては、Ｒｅｓｅｔ＿Ｗ信号は、論理ハイにとどまり、ＷＣＬＫｂ信号もまた、論理ハイにとどまり、そしてＤＬＥ信号は、論理ローにとどまる。
【００３８】
ＮＡＮＤゲート２５４は、ＲＣＬＫｂ信号とＷＣＬＫｂ信号とに基づいてＤＣＬＫ信号を生成する。クロックジェネレータ２６０が、イネーブルにされるときに、ＤＣＬＫ信号上の立ち上がりエッジは、ＲＣＬＫｂ信号上の立ち下がりエッジと、ＷＣＬＫｂ信号上の立ち下がりエッジとのうちの早い方によって決定され、そしてＤＣＬＫ信号上の立ち下がりエッジは、ＲＣＬＫｂ信号上の立ち上がりエッジと、ＷＣＬＫｂ信号上の立ち上がりエッジとのうちの遅い方によって決定される。クロックジェネレータ２５０と２６０とは、マッチされることができ、その結果、ＷＣＬＫｂ信号は、ＲＣＬＫｂ信号と、厳密にマッチする。クロックジェネレータ２６０が、ディスエーブルにされるときに、ＷＣＬＫｂ信号は、論理ハイにあり、そしてＤＣＬＫ信号は、ＲＣＬＫｂ信号だけに基づいて決定される。
【００３９】
パワーオンリセットは、メモリ設計における重要な課題である。パワーオンされた後に、クロックジェネレータ２５０および２６０は、非アクティブな／ディスエーブルにされたモードにリセットするべきである。ＮＡＮＤゲート２５４は、ＲＣＬＫｂ信号と、ＷＣＬＫｂ信号とは、両方ともに論理ハイにリセットし、ＣＬＫ信号上の次のエッジが到来するまで論理ハイにとどまることを保証する。ＲＣＬＫｂ信号またはＷＣＬＫｂ信号のいずれかが論理ローにウェイクアップする(wakes up)場合、そのときにはＤＣＬＫ信号は、論理ハイになり、反転ドライバ２７２は、ＳＴＢＬ信号を論理ローへと引き込むことになり、そしてＲｅｓｅｔ＿Ｒ信号と、Ｒｅｓｅｔ＿Ｗ信号とは、論理ローへと遷移し、ＲＣＬＫｂ信号と、ＷＣＬＫｂ信号との両方を論理ハイへとリセットすることになる。ＮＡＮＤゲート２５４は、それ故にＲＣＬＫｂ信号と、ＷＣＬＫｂ信号とが、パワーオン後に、またはアドレスが範囲外にあるときに、自動的に論理ハイへとリセットすることを保証する。この自動的リセットは、内部クロックが、パワーオン時にアクティブモードにスタックされ、そして漏れ電流、またはメモリ機能障害(memory functional failure)を引き起こす状況を回避することができる。
【００４０】
図５は、リードオペレーションとライトオペレーションとのために使用される様々なクロック信号と制御信号との生成を示すタイミング図を示している。簡単にするために、クロックジェネレータ２５０と２６０とは、マッチされるように仮定され、ＲＣＬＫｂ信号と、ＷＣＬＫｂ信号とは、マッチされ、そしてＲｅｓｅｔ＿Ｒ信号と、Ｒｅｓｅｔ＿Ｗ信号ともまた、マッチされる。ＲＣＬＫｂ信号と、ＤＣＬＫ信号と、ＳＴＢＬ信号と、Ｒｅｓｅｔ＿Ｒ信号とは、図４について上記に説明されるように生成される。
【００４１】
ＮＡＮＤゲート３３２は、ＲＣＬＫｂ信号と、Ｒｅｓｅｔ＿Ｒ信号とに基づいてＡＬＥ信号を生成する。ＡＬＥ信号は、ＲＣＬＫｂ信号上のローパルス(low pulse)と、またＲｅｓｅｔ＿Ｒ信号上のローパルスとによって決定されるパルス幅を有する。ＡＬＥ信号は、アドレスをラッチするために、図１の中のアドレスラッチ１１０によって使用される。
【００４２】
インバータ３３０は、ＲＣＬＫ信号を生成し、この信号は、ＲＣＬＫｂ信号の遅延され、そして反転されたバージョンである。ＲＣＬＫ信号は、メモリセルの選択された行についてのワード線ＷＬｍをアサートするために使用されることができる。ワード線ＷＬｍのアクティブな存続時間は、ＲＣＬＫ信号上のウィンドウによって決定される（例えば、ウィンドウに等しく設定される）ことができる。例えば、ワード線ＷＬｍは、ＲＣＬＫ信号上の立ち上がりエッジによってアサートされ、そしてＲＣＬＫ信号上の立ち下がりエッジによってアサート停止される(de-asserted)ことができる。ワード線ＷＬｍは、図２に示されるように、メモリセル１５２の中のＮ−ＦＥＴ２１２ａおよび２１２ｂをオンにする。リードオペレーションでは、ワード線ＷＬｍのアクティブな存続時間は、メモリセル１５２が、線ＢＬｘおよびＢＬｘｂを放電することができる時間を決定する。ライトオペレーションでは、ワード線ＷＬｍのアクティブな存続時間は、メモリセル１５２にデータを書き込むことが可能にされる時間を決定する。ワード線ＷＬｍは、下記に説明されるように、リードオペレーションとライトオペレーションとについての異なる存続時間にわたってアサートされることができる。
【００４３】
リードオペレーションでは、ＳＥＮジェネレータ３３４は、ＲＣＬＫ信号上の立ち下がりエッジに基づいてＳＥＮ信号上のパルスを生成する。このパルスは、線ＢＬｘとＢＬｘｂとの間の電圧差を検出するように図２の中のセンス増幅器２２６をイネーブルにするために使用されることができる。
【００４４】
ライトオペレーションでは、クロックジェネレータ２６０が、イネーブルにされ、そしてＷＣＬＫｂ信号は、ＲＣＬＫｂ信号と同様にして生成される。インバータ３４０は、ＷＣＬＫ信号を生成し、この信号は、ＷＣＬＫｂ信号の遅延され、そして反転されたバージョンである。ＷＣＬＫ信号は、図２の中のデータ入力ドライバ２２２ａおよび２２２ｂをイネーブルにするために使用される。ＮＡＮＤゲート３４２は、ＷＣＬＫｂ信号とＲｅｓｅｔ＿Ｗ信号とに基づいてＤＬＥ信号を生成する。ＡＬＥ信号は、ＷＣＬＫｂ信号上のローパルスと、またＲｅｓｅｔ＿Ｗ信号上のローパルスと、によって決定されるパルス幅を有する。ＤＬＥ信号は、ＡＬＥ信号と類似したタイミングを有し、そして入力データをラッチするために図２の中のデータラッチ２２０によって使用される。
【００４５】
図２の中のプリチャージ回路２３０は、リードおよびライトの各オペレーションに先立って、線ＢＬｘおよびＢＬｘｂを論理ハイへとプリチャージするＰｒｅｃｈａｒｇｅ信号を生成する。Ｐｒｅｃｈａｒｇｅ信号は、線ＢＬｘおよびＢＬｘｂが、メモリリード中の選択されたメモリセル、またはメモリライト中のデータ入力バッファ２２２ａおよび２２２ｂのいずれかによって駆動される間、ディスエーブルにされる。Ｐｒｅｃｈａｒｇｅ信号は、ＲＣＬＫ信号に基づいて生成されることができ、そしてＲＣＬＫ信号上のこれらのエッジによって決定される立ち上がりエッジと、立ち下がりエッジとを有することができる。
【００４６】
２つのクロックジェネレータを有する図２および３に示される設計は、様々な利点を提供することができる。第１に、その設計は、外部のＣＬＫ信号から内部のＲＣＬＫ信号およびＷＣＬＫ信号への小さな遅延を有し、そして高速なクロック速度と、狭いセットアップおよびホールドのタイムウィンドウで動作する高性能メモリデバイスのために使用されることができる。ＣＬＫ信号からＲＣＬＫ信号への遅延は、２ゲート（Ｎ−ＦＥＴ３２０ａおよび３２２ａと、Ｐ−ＦＥＴ３２４ａとについての１ゲートと、インバータ３３０についての別の１ゲート）である。ＣＬＫ信号からＷＣＬＫ信号への遅延もまた、２ゲート（Ｎ−ＦＥＴ３２０ｂおよび３２２ｂと、Ｐ−ＦＥＴ３２４ｂとについての１ゲートと、インバータ３４０についての別の１ゲート）である。ＲＣＬＫ信号と、ＷＣＬＫ信号とについての小さな遅延は、高速なリードオペレーションとライトオペレーションとをサポートする。第２に、クロックジェネレータ２６０は、電力消費を低減させるためにリードオペレーション中にディスエーブルにされることができる。ＷＣＬＫ信号とＡＬＥ信号とは、ライトオペレーションだけのために使用され、そしてクロックジェネレータ２６０は、これらの信号を生成するためにライトオペレーション中にイネーブルにされることができる。
【００４７】
図６は、クロックおよび制御信号ジェネレータ１６０ｂの概略図を示しており、これは、図１の中のクロックおよび制御信号ジェネレータ１６０の別の設計である。ジェネレータ１６０ｂは、図３に示されるように結合されるクロックジェネレータ２５０と、制御信号ジェネレータ２５２と、を含む。ジェネレータ１６０ｂは、ライトオペレーションのための制御信号ジェネレータ６３０をさらに含んでいる。制御信号ジェネレータ６３０は、ＮＡＮＤゲート６３８および６４２と、インバータ６４０と、を含む。ＮＡＮＤゲート６３８は、２つの入力においてＲＣＬＫ信号と、ＷＥ信号とを受け取り、そしてＷＣＬＫｃ信号を供給し、この信号は、ライトオペレーションのためだけにイネーブルにされる。インバータ６４０は、ＷＣＬＫｃ信号を受け取り、そしてＷＣＬＫ信号を供給する。ＮＡＮＤゲート６４２は、２つの入力においてＷＣＬＫｃ信号と、Ｒｅｓｅｔ＿Ｒ信号とを受け取り、そしてＤＬＥ信号を供給する。インバータ６５４は、ＲＣＬＫｂ信号を受け取り、そしてドライバ２７２のためのＤＣＬＫ信号を供給する。インバータ６５４は、図２および３の中のＮＡＮＤゲート２５４を置き換える。
【００４８】
図６に示される設計においては、ＷＣＬＫｃ信号は、ライトオペレーション中だけにＲＣＬＫ信号に基づいて生成される。次いで、ＷＣＬＫｃ信号は、図３に示されるのと同様にして、ＷＣＬＫ信号と、ＤＬＥ信号とを生成するために使用される。図３に示される設計と比較して、図６におけるＷＣＬＫ信号は、ＮＡＮＤゲート６３８とインバータ６４０とを通した２つの追加のゲート遅延を観察し、そしてＤＬＥ信号はまた、ＮＡＮＤゲート６３８および６４２を通した２つの追加のゲート遅延を観察する。ＷＣＬＫ信号とＤＬＥ信号とについての２つの追加のゲート遅延は、２つのクロックジェネレータを使用することにより、そしてＣＬＫ信号の後のＮＡＮＤゲート６３８の代わりにＣＬＫ信号に先立ってＮＡＮＤゲート３１８にＷＥ信号を加えることにより、図２および３の中に示される設計においては回避される。
【００４９】
図７は、図２、３および６の中の反転ドライバ２７２の一設計の概略図を示している。反転ドライバ２７２内において、インバータ７１０は、ＤＣＬＫ信号を受け取り、そしてセルフタイムドビット線ＳＴＢＬを駆動する。インバータ７１０についてのプルダウンは、Ｎ−ＦＥＴ７１２ａから７１２ｌによって提供される。各Ｎ−ＦＥＴ７１２は、そのドレインが、インバータ７１０についてのプルダウンノードＹに結合され、そしてそのソースが、回路グラウンドに結合されている。インバータ７１４は、相補リード（ＲＥＡＤｂ）信号を受け取り、そしてＮ−ＦＥＴ７１２ｌのゲートを駆動する。Ｎ−ＦＥＴ７１２ａから７１２ｋのゲートは、それぞれＫ個のアクセラレータ制御信号Ｃ１からＣＫを受け取り、ここでＫは、任意の整数値、例えば、Ｋ＝１６とすることができる。
【００５０】
各Ｎ−ＦＥＴ７１２は、インバータ７１０についてより多くのプルダウンを提供するようにオンにされることができ、次いでこれは、インバータ７１０のドライブ強度を増大させ、そしてその結果としてＤＣＬＫ信号上のウィンドウを短くすることになる。Ｎ−ＦＥＴ７１２ｌは、各リードオペレーションについてオンにされる。Ｎ−ＦＥＴ７１２ａから７１２ｋのうちの十分な数のＮ−ＦＥＴはまた、望ましいリードタイミングマージンを得るために、アクセラレータ設定によって決定されるように、各リードオペレーションについてオンにされることもできる。Ｎ−ＦＥＴ７１２ｌは、各ライトオペレーションについてオフにされることができ、次いでこれは、インバータ７１０についてのより弱いドライブ強度と、ＤＣＬＫ信号上のより広いパルスと、をもたらすことになる。Ｎ−ＦＥＴ７１２ｌは、望ましいライトタイミングマージンを達成するためにライトオペレーションについての適切な余分な時間（例えば、２００ピコ秒）を提供するように設計されることができる。
【００５１】
図８は、図２、３および６の中の回路２７４の一設計の概略図を示している。この設計においては、回路２７４は、セルフタイムドビット線上でアナログＳＴＢＬ信号を受け取り、そして対応するデジタル信号を供給するインバータ３７２を含んでいる。インバータ３７２は、図４に示されるように、いつＳＴＢＬ信号が、ＶＴ１しきい値を下方に交差するかを検出し、そしてその出力において立ち下がりエッジを提供する。インバータ３７２はまた、やはり図４に示されるように、いつＳＴＢＬ信号が、ＶＴ２しきい値を超過するかを検出し、そしてその出力において立ち上がりエッジを提供する。
【００５２】
インバータ３７２の出力は、直列に結合されたインバータ８１２ａから８１２ｐと、インバータ８１４ａから８１４ｑとを用いて形成されるプログラマブル遅延ユニット３７４へと供給される。インバータ８１２ａは、インバータ３７２の出力を受け取り、そしてインバータ８１２ｐと８１４ｑとは、それらの出力をマルチプレクサ８１６へと供給する。マルチプレクサ８１６は、インバータ８１２ｐまたは８１４ｑのいずれかの出力をマルチプレクサ８１８へと供給する。マルチプレクサ８１８は、インバータ３７２、またはマルチプレクサ８１６のいずれかの出力をＲｅｓｅｔ信号として供給する。
【００５３】
図８に示される設計においては、３つの異なる遅延が、Ｒｅｓｅｔ信号について選択されることができる。最も短い遅延は、マルチプレクサ８１８を経由してインバータ３７２の出力をＲｅｓｅｔ信号として供給することにより、得られる。中間の遅延は、インバータ８１２ａから８１２ｐと、マルチプレクサ８１６および８１８とを経由してインバータ３７２の出力をＲｅｓｅｔ信号として供給することにより、得られる。最も長い遅延は、インバータ８１２ａから８１２ｐと、インバータ８１４ａから８１４ｑと、マルチプレクサ８１６および８１８とを経由してインバータ３７２の出力をＲｅｓｅｔ信号として供給することにより、得られる。プログラマブル遅延は、反転ドライバ２７２の中のＮ−ＦＥＴ７１２の最小数を選択することが、ＤＣＬＫ信号上の十分に長いウィンドウを提供しないときに、ＤＣＬＫ信号上のウィンドウを拡大するために使用されることができる。
【００５４】
ここにおいて説明される技法は、ＰＶＴに起因したタイミング変動に対抗するために使用されることができる。本技法は、良好な性能と高い歩留まり(yield)とを達成するためにＰＶＴ変動を通して、そして様々なメモリコンフィギュレーションについて、望ましいリードタイミングマージンと、ライトタイミングマージンとを得るために使用されることができる。望ましいタイミングマージンは、セルフタイムドトラッキングスキーム（これは、メモリセル遅延を追跡することができる）、プログラムアクセラレータ、および／または遅延（これは望ましい量のタイミングマージンを提供することができる）を用いて得られることができる。
【００５５】
図２、３および６に示される設計において、ＡＬＥ信号とＤＬＥ信号とは、他の制御信号に基づいて少ないゲートを用いて都合良く生成される。適切なリードオペレーションとライトオペレーションとを保証するために、アドレスラッチ１１０と、データラッチ２２０とは、全体のリードまたはライトのサイクルが、完了されるまで閉じられ続けるべきである。それ故に、ＡＬＥ信号とＤＬＥ信号とのパルス幅は、ワード線ＷＬｍのパルス幅をカバーするために拡大されるべきである。ワンショット回路が、ＡＬＥ信号とＤＬＥ信号とのパルス幅を拡大するために使用されることができる。ワンショット回路は、固定されたパルス存続時間が、ワンショット回路内の遅延回路によって決定されて、入力信号の各立ち上がりエッジについて固定された存続時間のパルスを生成する。ＡＬＥ信号とＤＬＥ信号とについてのワンショット回路は、すべてのメモリコンフィギュレーションと、ＰＶＴ変動とについて十分に長いパルス幅を得るために、遅延回路の中に多数のインバータを必要とする可能性がある。図２、３および６に示される設計では、セルフタイムドビット線からのＲｅｓｅｔ＿Ｒ信号と、Ｒｅｓｅｔ＿Ｗ信号とは、ワード線ＷＬｍのパルス幅を含めて全体のライトまたはリードのオペレーションをカバーするためにＡＬＥ信号とＤＬＥ信号とのパルス幅を拡大するために効率よく使用される。これは、すべてのメモリコンフィギュレーションと、ＰＶＴ状態について、全体のリードまたはライトのサイクルが完了されるまで、アドレスラッチ１１０とデータラッチ２２０とが、オープンにされなくなることを保証する。図２、３および６における設計は、それ故に、ワンショット回路を使用した設計に比べて、少ないゲートと、少ないダイ面積とを使用してＡＬＥ信号とＤＬＥ信号とを生成することができる。
【００５６】
図９は、メモリデバイスにおいてクロック信号と制御信号とを生成するためのプロセス９００の一設計を示している。第１のクロック信号は、第１のクロックジェネレータを用いて生成され、そしてリードオペレーションとライトオペレーションとのために使用されることができる（ブロック９１２）。第２のクロック信号は、第２のクロックジェネレータを用いて生成され、そしてライトオペレーションのために使用されることができる（ブロック９１４）。各クロック信号は、外部クロック信号（例えば、ＣＬＫ信号）に基づいて生成されるリーディングエッジ(leading edge)と、リセット信号（例えば、Ｒｅｓｅｔ＿Ｒ信号またはＲｅｓｅｔ＿Ｗ信号）に基づいて生成されるトレイリングエッジ(trailing edge)と、を有することができる。各クロック信号の論理レベルは、リーディングエッジとトレイリングエッジとの間の時間中にキーパー回路によって保持されることができる。第１のクロック信号と、第２のクロック信号とは、等しい遅延で生成されることができる。第２のクロック信号は、例えば、第２のクロックジェネレータをディスエーブルにすることにより、リードオペレーションについてディスエーブルにされることができる。第１のクロック信号と、第２のクロック信号とは、パワーオンリセット回路（例えば、ＮＡＮＤゲート２５４）を用いてパワーオン時に知られている論理レベルにリセットされることもできる。
【００５７】
少なくとも１つのリセット信号が、リセット回路を用いて第１および第２のクロックジェネレータについて生成されることができる（ブロック９１６）。メモリデバイスは、メモリセルと、ダミーセルとを備えるメモリアレイを有することができる。リセット信号（単数または複数）は、ダミーセルの列についてのビット線上の負荷、および／またはダミーセルの行についてのワード線上の負荷、に基づいて決定されるタイミングを有することができる。リセット信号（単数または複数）は、リードオペレーションについての第１の遅延と、ライトオペレーションについての第２の遅延と、を有することができる。リードオペレーションとライトオペレーションとについての異なる遅延は、構成可能なドライブ強度、および／またはプログラマブル遅延を有する遅延ユニットを有するドライバを用いて得られることができる。
【００５８】
リードオペレーションとライトオペレーションとのために使用されるワード線制御クロック（ＲＣＬＫ）信号およびＡＬＥ信号と、リードオペレーションのために使用されるＳＥＮ信号とは、第１のクロック信号に基づいて第１の制御信号ジェネレータによって生成されることができる（ブロック９１８）。ライトオペレーションのために使用されるデータ入力ドライバクロック（ＷＣＬＫ）信号と、ＤＬＥ信号とは、第２のクロック信号に基づいて第２の制御信号ジェネレータによって生成されることができる（ブロック９２０）。ＲＣＬＫ信号とＷＣＬＫ信号とは、それぞれ第１のクロック信号と、第２のクロック信号とに基づいて等しい遅延で生成されることができる。ＡＬＥ信号とＤＬＥ信号とは、例えば、ワンショット回路を使用せずに、等しい遅延と、おそらく等しいパルス幅とを用いて生成されることができる。ＡＬＥ信号は、第１のクロック信号と、第１のクロックジェネレータについてのリセット信号とに基づいて生成されることができる。ＤＬＥ信号は、第２のクロック信号と、第２のクロックジェネレータについてのリセット信号とに基づいて生成されることができる。
【００５９】
ここにおいて説明されるメモリデバイスは、ワイヤレス通信、コンピューティング、ネットワーキング、パーソナルエレクトロニクス(personal electronics)など、様々なアプリケーションのために使用されることができる。メモリデバイスは、スタンドアロンデバイスとしてインプリメントされ、あるいはプロセッサ、デジタル信号プロセッサ(digital signal processors)（ＤＳＰ）、縮小命令セットコンピュータ(reduced instruction set computer)（ＲＩＳＣ）、アドバンスドＲＩＳＣマシン(advanced RISC machine)（ＡＲＭ）プロセッサ、グラフィックスプロセッサ、グラフィックス処理ユニット(graphics processing units)（ＧＰＵ）、コントローラ、マイクロプロセッサ、などの内部に埋め込まれることができる。ワイヤレス通信デバイスのためのメモリデバイスの例示の使用は、下記に説明される。
【００６０】
図１０は、ワイヤレス通信システムの中のワイヤレスデバイス１０００のブロック図を示している。ワイヤレスデバイス１０００は、セルラ電話、端末、ハンドセット、ＰＤＡ、ワイヤレスモデムなどとすることができる。ワイヤレス通信システムは、符号分割多元接続(Code Division Multiple Access)（ＣＤＭＡ）システム、移動通信用グローバルシステム(Global System for Mobile Communications)（ＧＳＭ）システム、または何らかの他のシステムとすることができる。
【００６１】
ワイヤレスデバイス１０００は、受信経路と送信経路とを経由して双方向通信を提供することができる。受信経路上で、基地局によって送信された信号は、アンテナ１０１２によって受信され、そしてレシーバ(receiver)（ＲＣＶＲ）１０１４へと供給される。レシーバ１０１４は、受信された信号を条件付けし(conditions)、デジタル化し(digitizes)、そしてさらなる処理のためにデジタルセクション１０２０へとサンプルを供給する。送信経路上で、トランスミッタ(transmitter)（ＴＭＴＲ）１０１６は、デジタルセクション１０２０から送信されるべきデータを受け取り、そのデータを処理し条件付けし、そして被変調信号を生成し、この被変調信号は、アンテナ１０１２を経由して基地局へと送信される。
【００６２】
デジタルセクション１０２０は、例えば、モデムプロセッサ１０２２、ビデオプロセッサ１０２４、コントローラ／プロセッサ１０２６、ディスプレイプロセッサ１０２８、ＡＲＭ／ＤＳＰ１０３２、グラフィックスプロセッサ１０３４、内部メモリ１０３６、外部バスインターフェース(external bus interface)（ＥＢＩ）１０３８など、様々な処理ユニットと、インターフェースユニットと、メモリユニットと、を含む。モデムプロセッサ１０２２は、データの送信および受信のための処理、例えば、符号化、変調、復調、および復号化を実行する。ビデオプロセッサ１０２４は、カムコーダ、ビデオ再生、ビデオ会議などのビデオアプリケーションのためにビデオコンテンツ（例えば、静止画(still images)、動画(moving videos)、および動画テキスト(moving texts)）上の処理を実行する。コントローラ／プロセッサ１０２６は、デジタルセクション１０２０内の様々なユニットのオペレーションを指示することができる。ディスプレイプロセッサ１０２８は、ディスプレイユニット１０３０上のビデオ、グラフィックス、およびテキストの表示を容易にするために処理を実行する。ＡＲＭ／ＤＳＰ１０３２は、ワイヤレスデバイス１０００のための様々なタイプの処理を実行することができる。グラフィックスプロセッサ１０３４は、例えば、グラフィックス、ビデオゲームなどについてのグラフィックス処理を実行する。内部メモリ１０３６は、デジタルセクション１０２０内の様々なユニットについてのデータおよび／または命令を記憶する。ＥＢＩ１０３８は、デジタルセクション１０２０（例えば、内部メモリ１０３６）と、メインメモリ(main memory)１０４０との間のデータの転送を容易にする。
【００６３】
プロセッサ１０２２−１０３４のおのおのは、埋め込みメモリ(embedded memory)を含むことができ、この埋め込みメモリは、上記に説明されるようにインプリメントされることができる。内部メモリ１０３６と、メインメモリ１０４０とはまた、上記に説明されるようにインプリメントされることができる。デジタルセクション１０２０は、１つまたは複数の特定用途向け集積回路(application specific integrated circuits)（ＡＳＩＣ）、および／または何らかの他のタイプのＩＣを用いてインプリメントされることができる。
【００６４】
ここにおいて説明される技法とメモリデバイスは、メモリＩＣ、ＡＳＩＣ、ＤＳＰ、デジタル信号処理デバイス(digital signal processing device)（ＤＳＰＤ）、プログラマブル論理デバイス(programmable logic device)（ＰＬＤ）、フィールドプログラマブルゲートアレイ(field programmable gate array)（ＦＰＧＡ）、コントローラ、プロセッサ、他の電子デバイスなど、様々なハードウェアユニットの形でインプリメントされることができる。ハードウェアユニットは、ＣＭＯＳ、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラ−ＣＭＯＳ(bipolar-CMOS)（Ｂｉ−ＣＭＯＳ）、バイポーラなど、様々なＩＣプロセス技術の形で製造されることができる。ＣＭＯＳ技術は、同じＩＣダイ上に、Ｎ−ＦＥＴと、Ｐ−ＦＥＴとの両方を製造することができるのに対して、Ｎ−ＭＯＳ技術は、Ｎ−ＦＥＴだけを製造することができ、そしてＰ−ＭＯＳ技術は、Ｐ−ＦＥＴだけを製造することができる。ハードウェアユニットは、任意のデバイスサイズの技術を用いて、例えば、１３０ナノメートル（ｎｍ）、９０ｎｍ、６５ｎｍ、３０ｎｍなどを用いて製造されることができる。
【００６５】
ここにおいて説明される技法をインプリメントする装置は、スタンドアロンユニットとすることもでき、またはデバイスの一部分とすることもできる。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含むことができる１組の１つまたは複数のＩＣ、（ｉｉｉ）移動局モデム(mobile station modem)（ＭＳＭ）などのＡＳＩＣ、（ｉｖ）他のデバイス内に埋め込まれることができるモジュール、（ｖ）セルラ電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉ）など(etc)とすることができる。
【００６６】
本開示の以上の説明は、任意の当業者(any person skilled in the art)が、本開示を作り、または使用することができるようにするために提供される。本開示に対する様々な修正は、当業者にとって簡単に明らかになり、そしてここにおいて定義される包括的な原理は、本開示の精神または範囲から逸脱することなく、他の変形(variation)に対しても適用されることができる。したがって、本開示は、ここにおいて説明される例および設計だけに限定されるようには意図されず、ここにおいて開示される原理および新規な特徴と整合する最も広い範囲が与えられるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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