(57)【要約】  デジタル信号に適用されることになる利得（係数）を補間するためのデジタル信号プロセッサであって、目標利得係数を格納する第１のメモリ手段１２と、現在の利得係数を格納する第２のメモリ手段１４と、目標利得係数及び現在の利得係数に基づいて、出力利得係数を求める応答決定手段１２と、現在の利得係数の代わりに、後続の演算において現在の利得係数として用いられることになる出力利得係数を第２のメモリ手段に格納する手段とを備える、デジタル信号プロセッサ。このようにして、以前のＤＳＰソフトウエア手法ではなく、ハードウエアを用いて、利得係数補間器を実施することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
デジタル信号に適用されることになる利得を補間するためのデジタル信号プロセッサであって、
目標利得係数を格納する第１のメモリ手段と、
現在の利得係数を格納する第２のメモリ手段と、
前記目標利得係数及び前記現在の利得係数に基づいて、出力利得係数を求める応答決定手段と、
前記現在の利得係数の代わりに、後続の演算において現在の利得係数として用いられることになる前記出力利得係数を前記第２のメモリ手段に格納する手段とを備える、デジタル信号プロセッサ。
【請求項２】
前記デジタル信号プロセッサは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を用いて実施される、請求項１に記載のデジタル信号プロセッサ。
【請求項３】
前記応答決定手段はフィルタを含む、請求項１又は２に記載のデジタル信号プロセッサ。
【請求項４】
前記フィルタの応答は、前記現在の利得係数と前記目標利得係数との間の所望の度合いの補間を提供して、所望の前記出力利得係数を提供するように選択される、請求項３に記載のデジタル信号プロセッサ。
【請求項５】
前記フィルタは一次フィルタである、請求項４に記載のデジタル信号プロセッサ。
【請求項６】
前記フィルタの時定数は、前記利得係数が適用されることになる前記デジタル信号のサンプリング周期よりも大きくなるように選択される、請求項５に記載のデジタル信号プロセッサ。
【請求項７】
前記フィルタの応答時間は、前記デジタル信号の前記サンプリング周期の百倍よりも大きい、請求項６に記載のデジタル信号プロセッサ。
【請求項８】
利得係数の変化率を制限するための前記一次フィルタは、前記目標利得係数値ｘnを受信するための第１の入力と、（デジタル信号の利得を変更する際に用いるための）補間された出力利得係数値ｙnを供給するための出力と、前記目標利得係数ｘnと先行する補間された出力利得値ｙn-1'（第１の事例では、現在の利得係数値ｙn-1'となる）との間の差を計算するための減算器と、結果として生成された値ｘn−ｙn-1と、前記フィルタの前記応答を規定する、格納されているフィルタ定数Ｋとを乗算する（Ｋ（ｘn−ｙn-1））ための乗算器と、その後、前記先行する補間された出力利得値ｙn-1と、結果として生成された乗算値Ｋ（ｘn−ｙn-1）とを加算して、補間されたフィルタ出力ｙn-1＋Ｋ（ｘn−ｙn-1）・ｙn-1＝ｙnを生成する加算器とを備えることができる、請求項５に記載のデジタル信号プロセッサ。
【請求項９】
前記メモリ手段のそれぞれは、それぞれの音声チャンネルに関連する複数の利得係数のための十分な記憶容量を含む、請求項５に記載のデジタル信号プロセッサ。
【請求項１０】
前記フィルタは、複数の選択可能なフィルタ定数（Ｋ）値を格納するための第３のメモリ手段を備える、請求項５に記載のデジタル信号プロセッサ。
【請求項１１】
前記プロセッサは、回路内の適当な場所に配置される１つ又は複数のパイプラインレジスタを備え、それによって制御された状態で信号が回路の中を進む、請求項１〜１０のいずれか一項に記載のデジタル信号プロセッサ。
【請求項１２】
前記パイプラインレジスタは、プロセッサ回路の一部が第１の信号に対して演算することができると同時に、該プロセッサ回路の第２の部分が第２の信号に対して演算することができるように、前記プロセッサが機能することを可能にする、請求項１１に記載のデジタル信号プロセッサ。
【請求項１３】
請求項１〜１２のいずれか一項に記載のデジタル信号プロセッサと、デジタル信号に前記出力利得係数を適用する手段とを備える、デジタル信号処理モジュール。
【請求項１４】
請求項１〜１３のいずれか一項に記載の１つ又は複数のデジタル信号プロセッサ及び／又はデジタル信号処理モジュールを備える、デジタルオーディオミキシングデスク。
【請求項１５】
デジタル信号に適用されることになる利得を補間する方法であって、
１．目標利得係数を第１のメモリ手段に格納するステップと、
２．現在の利得係数を第２のメモリ手段に格納するステップと、
３．出力利得係数を生成するために、前記第１のメモリ手段及び前記第２のメモリ手段から前記目標利得係数及び前記現在の利得係数を検索すると共に、所定のアルゴリズムに従って、前記利得係数間で補間を行うステップと、
４．前記現在の利得係数の代わりに、前記出力利得係数を前記第２のメモリ手段に格納するステップとを含む、方法。
【請求項１６】
後続の動作のためにステップ１〜４を繰り返すさらなるステップを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル信号プロセッサ及びデジタル信号処理方法に関する。典型的には、本発明は、多数の入力信号（チャンネル）が処理及び合成されて、種々の出力が生成される種類のミキシングコンソールにおいて用いることができる。これらは、テレビ及びラジオ放送、音楽録音、音響増幅及び拡声装置、劇場、並びに映画撮影後の編集などの用途において用いられる。より具体的には、本発明は、信号の処理中に円滑に利得を制御することができるようにするために、個々のチャンネルに適用される１つ又は複数の利得係数を補間するための構造及び方法に関する。
【背景技術】
【０００２】
デジタル信号の処理では、典型的には、その利得を制御する必要がある。これは通常、各デジタル信号を利得係数と乗算することによって達成される。所与の信号に適用される利得係数の値が急激に変更されると、不快なアーチファクト、たとえば、音声雑音（音声信号の場合）が生成される可能性がある。これは、利得係数の変化率を制御することによって最小限に抑えることができる。
【０００３】
今のところ、デジタル処理装置は、市販されている専用のデジタル信号処理集積回路（ＤＳＰデバイス）を用いて、デジタル音声サンプルストリームに利得を加えることによって、これを果たす。これらは基本的には、ソフトウエア制御のプロセッサである。１つのそのようなデバイスはＳｈａｒｋ  ＤＳＰ（商標）である。利得係数の補間が必要とされる場合には、ＤＳＰデバイスは、補間を適用するようにプログラムされる。制御すべき数多くのサンプルストリームが存在する場合には、利得係数を補間する負荷によって、ＤＳＰデバイスの処理能力のかなりの割合が消費されることがあり、さらに負荷が重い場合には、さらなるＤＳＰデバイスを追加する必要がある。
【０００４】
ＤＳＰデバイスは、永久の固定ハードウエアアーキテクチャから構成され、ソフトウエアによりプログラム可能であり、そのソフトウエアによって、そのＤＳＰデバイスは、超高速命令シーケンスを提供することができるようになり、リアルタイムに信号を処理することができる。たとえば、ＤＳＰデバイスは、４８ｋＨｚ〜１９２ｋＨｚの典型的なサンプリングレートにおいて、２０キロヘルツまでの音声信号を処理することができる。しかしながら、ＤＳＰデバイスの設計は、多種多様なタスクを実行することができるだけの十分な自由度はあるが、単一のタスクを何度も実行する際に必ずしもあまり効率的ではないことを意味する。デジタルミキサでは、少数のタスクが何度も実行される必要があるので、ＤＳＰデバイスの大規模なアレイが必要とされ、多数のプリント回路カード上に収容される。典型的には、カード当たり、そのようなデバイスが６〜８個必要とされる。しかしながら、そのようなミキサは多数の構成要素と、それに応じて相対的に複雑な多数の相互接続とを含むので、構成するのに相対的にコストがかかり、本質的に信頼性がない。さらに、それらのミキサは、大量のエネルギーを消費し、結果として、大量の熱を生成する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、上記の欠点を克服するか、又は緩和するデジタル信号処理のシステムを提供することである。
【課題を解決するための手段】
【０００６】
最も広い意味において、本発明は、固定アーキテクチャを使用し、ソフトウエア又はＤＳＰ処理を必要としない、多数の利得係数に補間が適用されるシステムを提供する。
【０００７】
したがって、第１の態様において、本発明は、デジタル信号に適用されることになる利得を補間するためのデジタル信号プロセッサであって、
目標利得係数を格納する第１のメモリ手段と、
現在の利得係数を格納する第２のメモリ手段と、
目標利得係数及び現在の利得係数に基づいて、出力利得係数を求める応答決定手段と、
現在の利得係数の代わりに、後続の演算において現在の利得係数として用いられることになる出力利得係数を第２のメモリ手段に格納する手段とを備える、デジタル信号プロセッサを提供する。
【０００８】
このようにして、以前のＤＳＰソフトウエア手法ではなく、ハードウエアを用いて、利得係数補間器を実施することができる。デジタル信号プロセッサは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を用いて実施されることが好ましい。
【０００９】
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、製造後に使用者が設定することができ、それにより使用者が自身の個人要件に合わせることが可能な集積回路である。実際、ＦＰＧＡのハードウエアアーキテクチャ（すなわち、作り出されるべき回路設計）は、ユーザによってカスタム化されることができる。設定されたなら、そのようなデバイスは、構成可能な論理ブロックのアレイ及びルーティングチャンネルを含む、専ら固定アーキテクチャを用いて動作する。これは、デバイスが多数の異なるタスクを処理することができ、予め準備されたタスクを処理するように構成することができるという利点を有する。
【００１０】
これまでの説明は、本発明がオーディオミキシングデスクの一部である場合の、ただ１つの目標係数、すなわち暗に、ただ１つの音声チャンネルだけを指している。しかしながら、実際には、そのようなシステムは典型的には、数多くのチャンネル（たとえば、最大で５００チャンネル）を含むので、第１のメモリ手段及び第２のメモリ手段は、多数の利得係数、典型的には、必要とされるチャンネル当たり１つの利得係数を格納するように設定することができる。これは後にさらに詳細に参照されることになるが、簡単にするために、以下の説明のうちの一部では、単一のチャンネルだけが参照されることになる。
【００１１】
応答決定手段はフィルタを含むことが好ましい。フィルタの設計（すなわち、応答）は、任意の所望の程度の補間を与えるように選択されることができる。応答決定手段は、所望の出力利得係数を与えるために、現在の利得係数と目標利得係数との間を補間するので、典型的には、目標利得係数と現在の利得係数との間の差に基づいて動作する。
【００１２】
本発明のいくつかの実施形態において適していることがわかっている１つの比較的簡単なフィルタ応答は、一次フィルタである。利得係数値に一次フィルタを適用することによって、その係数が正確に調整されるなら、利得値が、その開始値から新たな値まで時間と共に円滑にランピングするという効果があるであろう。一次フィルタは、値間の差に関係なく、値間でランピングするのに同じ時間を要するという望ましい特性を有する。
【００１３】
フィルタの時定数は、利得係数が適用されることになるデジタル信号（複数可）のサンプリング周期よりも幾分大きくなるように選択することができる。これは、出力利得係数が常に、目標利得係数よりも小さくなること、それゆえ、利得係数が適用される信号が、単一のサンプリング周期において所望の値に達することができないことを意味するであろう。これは、先に言及されたアーチファクト問題を回避するのを助ける。実際には、フィルタの応答時間は、デジタル信号のサンプリング周期よりも著しく大きくなるように選択されるであろう。典型的な場合には、フィルタの応答時間は、デジタル信号のサンプリング周期の百倍よりも大きく、サンプリング周期の少なくとも２５０倍よりも大きいことが好ましく、サンプリング周期の５００倍よりも大きいことが最も好ましいが、必要に応じて、さらに大きな応答時間を選択することもできる。
【００１４】
利得係数の変化率を制限するための一次フィルタは、目標利得係数値ｘnを受信するための第１の入力と、（デジタル信号の利得を変更する際に用いるための）補間された出力利得係数値ｙnを供給するための出力と、目標利得係数ｘnと先行する補間された出力利得値ｙn-1'（第１の事例では、現在の利得係数値ｙn-1'となる）との間の差を計算するための減算器と、結果として生成された値ｘn−ｙn-1と、フィルタの応答を規定する、格納されているフィルタ定数Ｋとを乗算する（Ｋ（ｘn−ｙn-1））ための乗算器と、その後、上記先行する補間された出力利得値ｙn-1と、結果として生成された乗算値Ｋ（ｘn−ｙn-1）とを加算して、補間されたフィルタ出力ｙn-1＋Ｋ（ｘn−ｙn-1）・ｙn-1＝ｙnを生成する加算器とを備えることができる。
【００１５】
目標利得係数のための第１のメモリ手段は入力ＲＡＭであり、デュアルポート入力ＲＡＭとすることができる。現在の利得係数のための第２の方法手段は、出力ＲＡＭとすることができる。
【００１６】
先に述べられたように、これらの各メモリ手段は、それぞれの音声チャンネルに関連する複数の利得係数のための十分な記憶容量を含むことができる。典型的には、これは、５００チャンネル又は１０００チャンネルほどの数多くの音声チャンネルになることがあるので、それに応じて、メモリ手段のサイズも決定されるであろう。
【００１７】
プロセッサはシステムクロックを含むことができ、システムクロックは各構成要素を制御して、各サイクル中に計算を行なうことができるようにする。また、プロセッサは、デジタル入力信号のためのサンプリングクロックも含むことができる。サンプリングクロックに対するシステムクロックの周波数の比は、所与のデジタルサンプルにおいてフィルタによって実行される補間の数Ｎを決定することができる。システムクロックとして、高速システムクロックを用いることができる。
【００１８】
プロセッサはエッジ検出器を含むことができ、エッジ検出器は、サンプリングクロックの所定のエッジを検出し、カウンタをリセットする、すなわちカウンタ出力を０に設定して利得値の新たな補間を開始するパルスを生成する。
【００１９】
一次フィルタの場合、フィルタ定数Ｋは、フィルタの時定数を規定し、アーチファクトを所定のレベル未満にしておくために、補間のレートを制御し、利得係数の変化率を制限するように選択することができる。フィルタは、複数の選択可能なＫ値を格納する記憶装置（たとえば、第３のメモリ手段）を備えることができる。その記憶装置は、デュアルポートＲＡＭの形をとることができる。
【００２０】
それに加えて、又はそれとは別に、後続の補間のために、異なるＫ値が用いられるか、又は選択されることができる。これは、所望のオーディオ効果、たとえば、フェードイン又はフェードアウトを達成するための１つの方法であろう。
【００２１】
フィルタは、新たな利得係数をフィルタに書き込む手段も備えることができ、そのフィルタ係数は入力ＲＡＭに格納されることができる。新たな利得係数の書込みは、システムクロックに同期して行われることができる。
【００２２】
フィルタは比較器を備えることができ、比較器はカウンタ値を検出し、所与のサンプリングクロックエッジの場合に、利得値の必要数Ｎが検出されたときに、カウントを保持する手段を有する。先に述べられたように、デジタル信号プロセッサは、同時に処理されることになる多数の信号、すなわち、必要に応じて、信号毎に異なる利得係数を有する多数の信号を可能にすることができる。処理の効率を高めるために、プロセスは、パイプラインレジスタードバッファ処理を利用するように構成されることが好ましい。これは、プロセッサが、回路内の適当な場所に配置される１つ又は複数のパイプラインレジスタを備え、それによって制御されて信号が回路の中を進む（stepped through）ことを意味する。これにより、プロセッサ回路の一部が第１の信号に対して演算することができるようになるのと同時に、プロセッサ回路の第２の部分が第２の信号（すなわち、第２の音声チャンネルに関連する等）に対して演算することもできる。
【００２３】
デジタル信号プロセッサは、ミキシングコンソール、好ましい実施形態では、デジタルミキシングコンソールにおいて用いられるＦＰＧＡ上の回路として用いることができる。システムクロックレートは１９２ＭＨｚにすることができ、デジタル信号サンプルは４８ＫＨｚにすることができ、それは、最大で毎秒４０００回の補間を可能にすることができる。クロックレートを高くするほど、多くの数の利得値を補間することができるようになることを理解されたい。これは、ＦＰＧＡ上において少数の構成要素を組み合わせることで達成され、他の機能のために利用することができるＦＰＧＡ資源のわずかな部分しか必要としないであろう。同じクロックレートでクロック制御する既知のＤＳＰデバイスは、半分の数の利得係数しか補間することができない上に、それを果たすのに完全に占有されてしまうであろう。
【００２４】
したがって、さらなる態様において、本発明は、本発明の第１の態様によるデジタル信号プロセッサと、デジタル信号に出力利得係数を適用する手段とを備える、デジタル信号処理モジュールを提供する。
また、さらなる態様において、本発明は、本発明の第１の態様又は第２の態様による１つ又は複数のデジタル信号プロセッサ及び／又はデジタル信号処理モジュールを備える、デジタルオーディオミキシングデスクである。
【００２５】
さらなる態様では、本発明は、デジタル信号に適用されることになる利得を補間する方法を提供し、その方法は、
１．目標利得係数を第１のメモリ手段に格納するステップと、
２．現在の利得係数を第２のメモリ手段に格納するステップと、
３．出力利得係数を生成するために、第１のメモリ手段及び第２のメモリ手段から目標利得係数及び現在の利得係数を検索し、所定のアルゴリズムに従って、それらの利得係数間で補間を行うステップと、
４．現在の利得係数の代わりに、出力利得係数を第２のメモリ手段に格納するステップとを含む。
【００２６】
その方法は、後続の動作のためにステップ１〜４を繰り返すさらなるステップを含むことが好ましい。
【００２７】
例としてのみ、これより、本発明の実施形態を添付の図面を参照しながら説明する。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態による、デジタル信号プロセッサの動作を示すブロック図である。
【図２】本発明を用いて選択することができる典型的な応答を示す、デジタル信号出力のグラフである。
【図３】多数のデジタル信号値を補間するためのＦＰＧＡデバイス内の回路を示す回路図である。
【発明を実施するための形態】
【００２９】
図１は、本発明による、回路の動作の原理を示すブロック図である。図１は、ただ１つの音声チャンネルを用いる発明を示すが、先に述べられたように、実際には、本発明は、数多くの音声チャンネルに対応するように実施されるであろう。
【００３０】
原理的には、本発明のこの実施形態は主に、一対のメモリ手段Ｍ１及びＭ２、並びに応答決定手段Ｆから成る。使用者が（たとえばここでもまた、ミキシングデスク上のノブ又はスライド（フェーダと呼ばれることも多い）を操作することによって選択される）特定の利得を音声信号に加えたい場合には、第１のメモリＭ１に、目標利得係数Ｇtが入力される。その時点でその音声信号に加えられている現在の利得係数Ｇcは既にメモリＭ２に格納されているであろう。原理的には、本発明は、比較器Ｃを用いて、目標利得係数Ｇtと、現在の利得係数Ｇcとを比較し、その後、その比較器の出力に、望ましい補間関数を適用する。本発明のいくつかの実施形態では、選択される補間関数は、先に説明されたように、一次フィルタになるであろう。その補間関数、及び、多くの場合に、現在の利得係数Ｇcと目標利得係数Ｇtとの間の中間値になるように意図される出力利得係数Ｇo。その後、出力利得係数Ｇoを、適用されるべきである音声信号と混合して、結果の音声信号を生成することができる。
【００３１】
図２は、本発明を用いるときに、出力が時間と共に如何に変化し得るかを示す。使用者によって選択される目標出力値が、グラフ上に破線で示される。一般的に、出力は、Ｋによって制御されるレートで増加的に変化する。この例では、開始出力値は０であるものと仮定されるが、当然、実際には任意の値にすることができる。先に説明されたように、いくつかの例では、フィルタ手段Ｆの時定数は、当該音声信号のサンプリング周期よりもはるかに長くなるように選択される。この例では、一次フィルタ応答が用いられており、出力値の増加は逆指数関数的であるが、任意の他の適当な応答を用いることもできる。たとえば、フィルタの応答時間は、サンプリング周期にわたって、出力値が、たとえば１％だけ増加するように選択することができる。当然、この値は、必要に応じて変更することができる。図２に示されるグラフでは、最初の５サンプリング周期だけが示されるが、当然、実際には、その応答は、さらに多くのサンプリング周期にわたって生じるであろう。たとえば、プロセッサの所望の全応答時間（所望の目標係数、ひいては所望の信号出力値に達するのにかかる時間）が、たとえば１０ミリ秒であるならば、その応答は、５００サンプリング周期にわたって生じるであろう。
【００３２】
本発明の一実施形態によれば、図３に示されるように、一次フィルタを用いて多数のサンプル値を補間するための少なくとも１つの回路が、ＦＰＧＡ上で実施される。以下の式は、一次フィルタを表す。
ｙn＝Ｋ・ｘn＋（１−Ｋ）・ｙn-1
ただし、ｙnはフィルタ出力を表し、ｘnは入力を表し、ｙn-1は先行するフィルタ出力を表す。定数Ｋは、フィルタの時定数を規定する。それは、補間のレートを制御し、利得係数の変化率を制限することによってアーチファクトがたとえば可聴レベル未満のような所望のレベル未満に保持されるように選択される。この式は、以下のように記述される。
ｙn＝ｙn-1＋Ｋ（ｘn−ｙn-1）・ｙn-1
これが、本発明において用いられる式の形である。
【００３３】
回路は、高速システムクロック４及びデジタル入力信号のためのサンプリングクロック６を備える制御システムを備える。
【００３４】
システムクロック４が動作する速度は、サンプリングクロック６よりも、はるかに周波数が高い。これらの２つの比は、実行される補間演算の数を決定する。たとえば、デジタル信号サンプリングレートが４８ｋＨｚであり、システムクロックレートが１９２ＭＨｚである場合には、実行される補間の数Ｎは、以下の式によって与えられる。
Ｎ＝ｆsystem_clock／ｆsample_rate＝１９２×１０6／４８×１０3＝４０００
【００３５】
回路は、エッジ検出器８と、カウンタ１０と、入力デュアルポートＲＡＭ（入力ＤＰＲＡＭ）１２と、出力デュアルポートＲＡＭ（出力ＤＰＲＡＭ）１４と、減算器１６と、乗算器１８と、加算器２０と、一連のパイプライン遅延レジスタ２２と、複数のさらなるレジスタ２４、２６、２８とを備える。これらの構成要素が、本発明に従って相互接続され、図３に示されるフィルタ回路が提供される。
【００３６】
回路は、新たな利得係数を入力ＤＰＲＡＭ１２に書き込むようになっている制御インターフェース３０も備えており、入力ＤＰＲＡＭ１２及び出力ＤＰＲＡＭ１４はいずれも、ビット幅ＷのＮ個の利得係数値を格納するように設計される。ビット幅は、利得係数の分解能を決定する。デジタル音声利得係数に適した値は３２ビットであり、１９２ｄＢのダイナミックレンジを与える。出力ＤＰＲＡＭ１４を用いて、先行するフィルタ出力ｙn-1が格納される。
【００３７】
回路は以下のように動作する。
【００３８】
エッジ検出器８が、サンプリングクロック６の立ち上がりエッジを検出し、カウンタ１０をクリアして０にするパルスを生成する。カウンタがリセットされた後に、カウンタ出力は０に設定される。カウンタ１０の出力は、入力ＤＰＲＡＭ１２及び出力ＤＰＲＡＭ１４の両方のためのアドレスを提供する。２クロックサイクル後に、アドレス０からの所望の利得値又はフィルタ入力ｘnが、入力ＤＰＲＡＭ１２から検索され、先行するフィルタ出力ｙn-1が、出力ＤＰＲＡＭ１４から検索される。新たなフィルタ入力ｙn及び先行するフィルタ出力ｙn-1はいずれも、減算器１６の入力を介して、フィルタ２に加えられ、計算ｘn−ｙn-1が行われる。この計算の結果は、次のレジスタ２４に格納される。後続のクロックサイクル中に、この結果は、乗算器１８において、一次フィルタ係数を表す定数Ｋと乗算される。結果Ｋ（ｘn−ｙn-1）が、次のレジスタ２６に格納される。最後に、先行するフィルタ出力ｙn-1が、加算器２０において加算され（ｙn-1＋Ｋ（ｘn−ｙn-1）・ｙn-1）、新たなフィルタ出力ｙnが生成される。
【００３９】
新たなフィルタ出力ｙnはレジスタ２８に格納され、それは、デジタル信号ストリームの利得を直に変更するために用いられる補間された利得値である。
【００４０】
新たなフィルタ出力ｙnは、アドレス０において入力ＤＰＲＡＭ１２内の利得値に補間が適用される次の時点で、次の計算において用いるための先行するフィルタ出力ｙn-1として、出力ＤＲＡＭ１４に格納される。このために、出力ＤＰＲＡＭ１４への移動中に、メモリアクセス及びフィルタ計算のパイプライン遅延２２を補償するために、新たなフィルタ出力ｙnは、５つのパイプライン遅延を受ける。
【００４１】
設計は、クロックサイクル当たり１回フィルタを計算することができるようにするために、このようにしてパイプライン化される。カウンタがＮまでカウントアップするのにつれて、動作が続けられ、カウンタ１０がＮ個の利得係数値に達するまで、クロックサイクル毎に新たな補間利得値が計算される。
【００４２】
回路はさらに、システムクロック４の周波数が、補間を必要とする利得値の要求数のために必要な周波数よりも高い場合に、次のサンプリングクロック立ち上がりエッジの前に、カウンタ１０が補間過程を折り返して再開することができないようにするために、要求数分の補間後にカウンタ１０を停止させる手段が設けられるようになっている。これには、見掛け上の補間率が、一次フィルタ値Ｋによって定義される補間率よりも高いという不都合がある。その手段は、パイプラインレジスタ２２後のカウンタ１０の値がＮ、すなわち利得値の要求数に等しい時点を検出する比較器３２を含む。この時点で、次のサンプリングクロック４の立ち上がりエッジまで、さらに補間が行なわれるのを防ぐために、カウンタ１０を保持するための信号が送られる。
【００４３】
一定の定数Ｋが記述されてきたが、回路はさらに、付加的な異なるＫ値を格納するようになっているさらなるＤＰＲＡＭ（図示せず）を備えるようにすることができ、異なる補間率を利得値毎に選択することができるようになる。
【００４４】
本発明は、単なる一例として記載される上記の実施形態の細部に限定されるように意図されていないことを理解されたい。
【図１】
2010507309.tif 000003
【図２】
2010507309.tif 000004
【図３】
2010507309.tif 000005
【国際調査報告】
2010507309.tif 000006
2010507309.tif 000007