(57)【要約】  高速ルータバックプレーンを開示する。ルータバックプレーンは、多数の信号層上の差動信号ペアを用い、信号層のそれぞれは一対のデジタルグランド層の間に挟まれている。スルーホールを用いて差動信号ペアを外部コンポーネントに接続する。配線の複雑さを減らすために、差動信号ペアのうちの少なくとも幾つかは、バイアペアを経由して、どこかそれらのパスに沿って、異なる信号層へ配線される。スルーホールおよびバイアのうちの少なくとも一部はドリル加工されてホールの導電性スタブ長部分を短縮する。ホールのドリル加工部分は、第１プロファイルから第２プロファイルへの遷移点を含んで、ドリル加工ホールの端部からの無線周波数反射を低減させる。【選択図】  図５Ｅ
2010537402.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層により隔離される複数の導電層（Ｌ０１−Ｌ２６）であって、少なくともそのうちのいくつかの層（ＨＳ１−ＨＳ８）はパターン（１８８）を含むように形成される前記複数の導電層と、
前記回路基板を貫通し、ホールの第１長手方向区間に導電性ライナを有する第１ホール（１８０）であって、前記導電性ライナは、前記導電層のうちの少なくとも第１層（ＨＳ４）上の前記パターンのうちの第１パターン（１８８）に電気的に接続され、前記ホールは、前記ホールの第１端に隣接して導電性ライナを伴わない第２長手方向区間を有し、前記ホールの第２長手方向区間は、前記ホールの第１端に隣接する第１プロファイルから、前記ホールの第１端から長手方向に隔離される第２プロファイルへの少なくとも１つの遷移を備える前記第１ホールと、
具備することを特徴とする回路基板（１４０）。
【請求項２】
前記第１ホール（２３０）は、前記回路基板に嵌め合わされる第１コンポーネント（２６０）に電気的接続を提供するスルーホールである、請求項１の回路基板。
【請求項３】
前記第１コンポーネント（２６０）は前記スルーホールの第１端の反対側で前記回路基板と嵌め合わされる、請求項２の回路基板。
【請求項４】
前記ホールは、前記パターンのうちの第１パターン（２４５）と前記導電層のうちの第２層（ＨＳ５）上に配置される前記パターンのうちの第２パターン（２３５）との間に電気的接続を提供するバイア（２４０）である、請求項１の回路基板。
【請求項５】
前記バイア（２４０）は、前記ホールの第２端に隣接して、導電性ライナを伴わない第３長手方向区間を有し、前記第３長手方向区間は、前記ホールの第２端に隣接する第３プロファイルから、前記ホールの第２端から長手方向に隔離される第４プロファイルへの少なくとも１つの遷移を備える、請求項４の回路基板。
【請求項６】
前記第１および第３プロファイルは同等であり、前記第２および第４プロファイルは実質的に同等である、請求項５の回路基板。
【請求項７】
前記第２長手方向区間の長さは、前記ホールの第１端からの前記導電層のうちの第１層の長手方向深さから、止め間隙（SC）を引いた長さと等しい、請求項１の回路基板。
【請求項８】
前記第１および第２プロファイルは円筒状であり、前記第１プロファイルが前記第２ホールプロファイルよりも少なくとも１０％大きい直径を有する、請求項１の回路基板。
【請求項９】
前記第１および第２プロファイル間の遷移は、前記第２長手方向区間の長さに沿って中ほどで実行される、請求項１の回路基板。
【請求項１０】
前記第２長手方向区間のうちの前記第２プロファイルを有する部分の長さは、抑圧される主無線周波数エネルギー成分に関係付けられ、前記部分の長さは前記主無線周波数の半波長の任意の整数倍長と実質的に異なる、請求項１の回路基板。
【請求項１１】
前記第２長手方向区間のうちの前記第１プロファイルを有する部分の長さは、抑圧される主無線周波数エネルギー成分に関係付けられ、前記部分の長さは前記主無線周波数の半波長の任意の整数倍長と実質的に異なる、請求項１の回路基板。
【請求項１２】
前記第２長手方向区間のうちの前記第２プロファイルを有する部分の長さは、抑圧される主無線周波数エネルギー成分に関係付けられ、前記部分の長さは前記主無線周波数の１／４波長と実質的に等しい、請求項１の回路基板。
【請求項１３】
前記第１ホール（５３０）は、前記回路基板に嵌め合わされる第１コンポーネント（Ｊ２）に電気的接続を提供するスルーホールであり、前記回路基板は、前記回路基板に嵌め合わされる第２コンポーネント（Ｊ３）に電気的接続を提供する第２スルーホール（５５０）をさらに備え、前記第２スルーホールは、前記第２ホールの第１長手方向区間に導電性ライナを有し、前記導電層のうちの１層上のパターンの１つに電気的に接続されるとともに、前記第２スルーホールは、前記第２ホールの第１端に隣接して、導電性ライナを伴わない第２長手方向区間を有し、前記第２ホールの第２長手方向区間は、前記第２ホールの第１端に隣接する前記第１プロファイルから、前記第２ホールの第１端から長手方向に隔離される前記第２プロファイルへの少なくとも１つの遷移を含む、請求項１の回路基板。
【請求項１４】
前記第１および第２スルーホールは類似しており、前記パターン（５３５）のうちの第１パターンの両端に接続される、請求項１３の回路基板。
【請求項１５】
前記第２スルーホールに接続されるパターンは、前記導電層のうちの第２導電層上の第２パターンである、請求項１３の回路基板。
【請求項１６】
前記第１スルーホール（２３０）の第２長手方向区間の長さは、前記第１ホールの第１端からの前記導電層のうちの第１層の長手方向深さから、止め間隙（Ｄ１）を引いた長さと等しく、前記第２スルーホール（２５０）の第２長手方向区間の長さは、前記第２ホールの第１端からの前記導電層のうちの第２層の長手方向深さから、前記止め間隙（Ｄ２）を引いた長さと等しい、請求項１５の回路基板。
【請求項１７】
前記第１および第２ホールの第２長手方向区間に対して、前記第２ホールプロファイルを有する区間の長さは、それぞれ、前記第２長手方向区間のそれぞれの長さの半分に等しい、請求項１６の回路基板。
【請求項１８】
前記第１および第２ホールの第２長手方向区間に対して、前記第１および第２ホールの第２長手方向区間のうちの前記第２ホールプロファイルを有する部分の長さは等しい、請求項１６の回路基板。
【請求項１９】
前記パターンのうちの第１パターン（２３５）と前記パターンのうちの第２パターン（２４５）との間に電気的接続を提供するバイア（２４０）をさらに備える、請求項１５の回路基板。
【請求項２０】
前記バイア（２４０）は、前記バイアの第１長手方向区間に導電性ライナを有し、前記第１および第２パターンに接続されるとともに、前記バイアは、前記バイアの第１端に隣接して、導電性ライナを伴わない第２長手方向区間を有し、前記バイアの第２長手方向区間は、前記バイアの第１端に隣接する第３プロファイルから、前記バイアの第１端から長手方向に隔離される第４プロファイルへの少なくとも１つの遷移を含む、請求項１９の回路基板。
【請求項２１】
前記バイア（２４０）は、前記バイアの第２端に隣接して、導電性ライナを伴わない第３長手方向区間を有し、前記第３長手方向区間は、前記ホールの第２端に隣接する前記第３プロファイルから、前記ホールの第２端から長手方向に隔離される前記第４プロファイルへの少なくとも１つの遷移を備える、請求項２０の回路基板。
【請求項２２】
ひ前記バイアの第１長手方向区間の前記導電性ライナは、前記導電層のうちの少なくとも１つの層（ＨＳ３とＨＳ４との間のＧＮＤ）上の非機能的導電パッドを貫通する、請求項２０の回路基板。
【請求項２３】
前記複数の導電層は、
複数の導電パターン層（ＨＳ１乃至ＨＳ８）、および絶縁層で隔離される複数の導電グランドプレーン（ＧＮＤ）を備え、前記導電層は、前記導電パターン層のそれぞれが一対のグランドプレーン層の間に配置されるように構成され、前記導電パターン層のそれぞれは複数の差動信号伝送パターンペア（３３５，３３７、３４５，３４７）からなり、
前記回路基板は、さらに、
前記差動パターンペアの終端点に配置される複数のホールペア（３３０，３３２、３４０，３４２、３５０，３５２）を具備し、該複数のホールペアは、少なくとも前記ホールのうちの第１サブセットはそれらホールに関係付けられる差動パターンペア終端点に電気的に接触する部分的導電性ライナを有し、前記第１サブセット内のホールのそれぞれは導電性ライナを伴わない端部を備え、前記端部は第１プロファイルから第２プロファイルへの少なくとも１つの遷移を備える、複数のホールペアを備え、前記第１サブセットに含まれるホールペアは、互いに同等であるホールペアからなる、
ことを特徴とする請求項１の回路基板。
【請求項２４】
前記ホールの前記第１サブセットは、前記回路基板の上側上のコンポーネント（３６０）に嵌め合わされ、前記回路基板の上側半分内に配置される導電パターン層（３３５）に接続される信号伝送スルーホール（３３０）を備える、請求項２３の回路基板。
【請求項２５】
少なくとも前記ホールのうちの第２サブセット（４３０）は、前記回路基板の上側上のコンポーネント（４６０）に嵌め合わされ、前記回路基板の下側半分内に配置されるパターン層（４３５）に接続される信号伝送スルーホールを備え、前記ホールの前記第２サブセットは全面的導電性ライナを有する、請求項２４の回路基板。
【請求項２６】
前記ホールの前記第２サブセットは、前記導電グランドプレーン層のうちの選択された層（ＨＳ８の下のＧＮＤ、ＨＳ５とＨＳ６との間のＧＮＤ）上の非機能的導電パッドを貫通し、非機能的導電パッドに接続される、請求項２５の回路基板。
【請求項２７】
前記ホールの前記第１サブセットの第２サブセットはバイアペア（４４０）を備え、これらペアの各バイアは、２つの異なる導電パターン層（ＨＳ６，ＨＳ５）上の２つの差動パターンペア終端点（４３５，４４５）と電気的に接触する部分的導電性ライナを有する、請求項２３の回路基板。
【請求項２８】
前記２つの異なる導電パターン層が前記回路基板の上側半分に存在する場合、前記バイア（３４０）の導電性ライナを伴わない端部は前記回路基板の下端に形成され、前記２つの異なる導電パターン層が前記回路基板の下側半分に存在する場合、前記バイア（４４０）の導電性ライナを伴わない端部は前記回路基板の上端に形成される、請求項２７の回路基板。
【請求項２９】
前記バイアペア（３４０）は、前記第１サブセット内の他のホール（３３０，３６０）の端部とは異なる長さの導電性ライナを伴わない端部を有する、請求項２７の回路基板。
【請求項３０】
前記第１プロファイルから第２プロファイルへの遷移は、前記第１サブセットの各ホールの端部に沿ってほぼ中央で生じる、請求項２３の回路基板。
【請求項３１】
請求項２３の回路基板を備えるルータ（１００）。
【請求項３２】
回路基板内の導電パターン層上に形成される複数の差動信号伝送パターンペアを備える回路基板を製造する方法であって、
異なる差動信号伝送パターンペアおよび絶縁層を備える複数の導電パターン層をパネル内に組み立てるステップであって、各差動信号伝送パターンは終端パッドを備える、前記ステップ（図５Ａ）と、
各差動信号伝送パターン終端パッドの位置で前記回路基板を貫通するホールを形成することにより前記終端パッドを貫通するステップ（図５Ｂ）と、
前記ホールにめっきを施して、前記パターン終端パッドに接続される各ホール内に導電性ライナを形成するステップ（図５Ｃ）と、
少なくともいくつかの前記めっきを施したホール（１８０）に対して、前記めっきを施したホールの少なくとも一方の端部に隣接する長手方向区間から前記導電性ライナを除去することにより、前記長手方向区間が、前記ホールの端部に隣接する第１プロファイルから、前記ホールの端部から長手方向に隔離される第２プロファイルへの少なくとも１つの遷移を備えるようになる、ステップ（図５Ｅ）と、
を具備する方法。
【請求項３３】
前記少なくとも１つの遷移を前記ホールの長手方向区間に沿って中央に配置するステップをさらに含む、請求項３２の方法。
【請求項３４】
前記めっきを施したホールのうちの１つから前記導電性ライナを除去するステップは、前記導電性ライナの外径よりも大きい直径を有する第１ビットで、前記ホールを前記長手方向区間の長さと同じ距離だけドリル加工するステップと、前記第１ビットの直径よりも少なくとも１０％大きな直径を有する第２ビットで、前記遷移の深さまで前記ホールをドリル加工するステップとを含む、請求項３３の方法。
【請求項３５】
前記第１ビットでドリル加工するステップは前記第２ビットでドリル加工するステップに先行する、請求項３４の方法。
【請求項３６】
信号を注入または受信する、若しくは前記回路基板の上側から前記回路基板外へ信号を送出するのに使用するホールに対して、前記ホールが前記回路基板の上側半分内の導電パターン層上のパターンに接続する場合、前記ホールの下端に隣接する前記長手方向区間から前記導電性ライナを除去する、請求項３３の方法。
【請求項３７】
信号を注入または受信する、若しくは下端に隣接する長手方向区間が除去された回路基板から信号を送出するのに使用するホールに対して、前記長手方向区間を除去して、これらホールのそれぞれに対して同様の長手方向区間プロファイルを形成する、請求項３６の方法。
【請求項３８】
前記ホールのうちの少なくともいくつかは、２つの異なる導電パターン層上の終端パッドを貫通するバイアホールであり、
前記方法は、前記バイアホールが前記回路基板の上側半分内の２つの導電パターン層上のパターンに接続する場合に、バイアホールの下端に隣接する前記長手方向区間から前記導電性ライナを除去するステップと、前記バイアホールが前記回路基板の下側半分内の２つの導電パターン層上のパターンに接続する場合に、バイアホールの上端に隣接する前記長手方向区間から前記導電性ライナを除去するステップを含む、
ことを特徴とする請求項３６の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にバックプレーンに関し、より詳細には、パケットルータやスイッチ等の高速デジタル通信システム用バックプレーン配線システムに関する。
【背景技術】
【０００２】
バックプレーンは、一般に多数のカード用接続スロットまたはベイを有するプリント回路基板を備えている。各スロットまたはベイは、例えば、バックプレーンに装着される1つ以上のモジュール式信号コネクタまたはカード端コネクタを備えている。着脱可能回路基板つまり「カード」は、各スロットのコネクタに差込むことができる。各着脱可能回路基板は、他の着脱可能回路基板上の対応するドライバおよびレシーバとのバックプレーンを横断する信号伝送に必要なドライバおよびレシーバを含んでいる。
【０００３】
1つ以上の導電パターンが、バックプレーン上および／またはバックプレーン内に形成される。各パターンは、様々なスロットで個々の信号接続点に接続してデータラインおよびコントロールラインを形成する。
【０００４】
引用して本明細書に組み込む、２００４年１１月２日発行の米国特許第６，８１２，８０３号、発明の名称「Passive Transmission Line Equalization Using Circuit Board Through-Holes（回路基板スルーホールを用いる受動伝送線路等価）」において、本発明の発明者は、高速ルータのバックプレーン設計について記載している。この設計は、超高速伝送速度、大型パネルサイズ、および高トータルスループットに適用可能である。引用して本明細書に組み込む、２００３年６月３日出願の米国特許出願第１０／４５４７３５号、発明の名称「High-Speed Router with Backplane Using Tuned-Impedance Thru-Holes and Vias（インピーダンス整合スルーホールおよびバイアを用いるバックプレーン搭載高速ルータ）」では、本発明の発明者は、インピーダンス整合バイアの関連技術を記載している。更に、引用して本明細書に組み込む、２００４年１２月８日出願の米国特許出願第１１／００９４０８号、発明の名称「Backplane with Power Plane Having a Digital Ground Structure in Signal Regions（信号領域内にデジタルグランド構造を有する電力プレーンを持つバックプレーン）」では、本発明の発明者は、かかるバックプレーン設計における更なる改善に関連する技術を記載している。
【０００５】
本発明は、以下の図面を参照しながら本開示を読解することで最良の理解が得られる。
【図面の簡単な説明】
【０００６】
【図１】高速ルータ／スイッチのブロック図。
【０００７】
【図２】一つのラインカードからルータ／スイッチに入り、別のラインカードからルータ外に出る１つの可能なトラフィックパスを示す図。
【０００８】
【図３】一実施形態によるルータバックプレーン回路基板の外部レイアウトを示す図。
【０００９】
【図４】図３に示す一実施形態によるルータバックプレーンの完成材料スタックを示す断面図。
【００１０】
【図５Ａ】図３に示す一実施形態によるルータバックプレーンの信号スルーホールおよびグランドホールの製造における様々なステップを示す断面図。
【図５Ｂ】図３に示す一実施形態によるルータバックプレーンの信号スルーホールおよびグランドホールの製造における様々なステップを示す断面図。
【図５Ｃ】図３に示す一実施形態によるルータバックプレーンの信号スルーホールおよびグランドホールの製造における様々なステップを示す断面図。
【図５Ｄ】図３に示す一実施形態によるルータバックプレーンの信号スルーホールおよびグランドホールの製造における様々なステップを示す断面図。
【図５Ｅ】図３に示す一実施形態によるルータバックプレーンの信号スルーホールおよびグランドホールの製造における様々なステップを示す断面図。
【００１１】
【図６Ａ】図３に示す一実施形態によるルータバックプレーンの２つの信号スルーホールの製造ステップを示す断面図。
【図６Ｂ】図３に示す一実施形態によるルータバックプレーンの２つの信号スルーホールの製造ステップを示す断面図。
【００１２】
【図７Ａ】一実施形態による差分ペアの隣接する層交換バイアの製造ステップを示す図。
【図７Ｂ】一実施形態による差分ペアの隣接する層交換バイアの製造ステップを示す図。
【００１３】
【図８】いくつかの実施形態による２つの信号スルーホール間の層交換信号ラインの断面を示す図。
【図９】いくつかの実施形態による２つの信号スルーホール間の層交換信号ラインの断面を示す図。
【図１０】いくつかの実施形態による２つの信号スルーホール間の層交換信号ラインの断面を示す図。
【００１４】
【図１１】上記で開示した断面に適用できるいくつかの例示のパターン配線の実施形態を示す図。
【発明を実施するための形態】
【００１５】
本開示の文脈内で、いくつかの用語に対して特定の意味が割り当てられている。本明細書で用いられるように、高速信号伝送とは、約２．５Gｂｐｓより大きいデータ転送レートでの差動信号ペアにおける信号伝送を言う。high-speed signaling layer or high-speed differential trace plane（高速信号伝送層すなわち高速差動パターンプレーン）（trace＝配線パターン）は、高速差動信号パターンペアを含むが、低速および／またはシングルエンドパターンも含んでいてもよい。コア誘電体層は、回路基板の組立前に硬化され、めっきされる層である。b-stage（B段）誘電体層は、回路基板へのコアの組立中に硬化される層である。Differential signaling (or balanced signaling)（差動信号伝送（すなわち平衡信号伝送））は、各導体が同じ大きさで逆極性の信号を搬送する、２つの導体を用いる信号伝送モードである。Single-ended signaling (or unbalanced signaling)（シングルエンド信号伝送（すなわち不平衡信号伝送））は、１つの導体が共通グランドに対して１つの信号を搬送する信号伝送モードである。差動パターンのインピーダンスは、そのパターンと差動ペアパターンとの間のインピーダンスが、そのパターンとグランド間のインピーダンスよりも小さい場合に、シングルエンドの場合よりもより差動的になる。信号伝送thru-hole（スルーホール）またはthrough-hole（スルーホール）は、回路基板外部の信号を回路基板内の導体に結合する。via（バイア）は、２つの回路基板内導体の間の信号を異なるパターン配線層に結合する。
【００１６】
米国第６，８１２，８０３号特許に記載された好ましい実施形態は、多くの層数（および大きな全体厚）、厚い電力プレーン、非標準型誘電材料等の多くの非従来型の設計的特徴を含んでいる。これらのバックプレーンは、テラビット／秒で測定されるスループットおよび高出力／低雑音電力配電の各能力を有するが、この高性能を得るために用いる特徴の一部がコストや層数を増大させ易い。さらに、トランシーバ（シリアライザ／デシリアライザ=serializer／deserializer、すなわちＳｅｒＤｅｓ）技術が進化し続けており、より高速、低損失低雑音バックプレーンソリューションが直に求められるようになる。
【００１７】
本実施形態では、層交換バイアの利用により層数が低減される。高速差動信号伝送路内にかかるバイアを組み込むことにより、差動チャンネルを不当に劣化させることなく、バイアおよび／またはスルーホール設計の更なる改善によりチャンネルビットレートの向上を達成できることがわかっている。この改善により、漏話ならびにバイアおよびスーホールから発生する無線（ＲＦ）ノイズが著しく低減できることもわかっている。
【００１８】
少なくともいくつかの実施形態では、その改善には選択的バックドリル工程および／またはフロントドリル工程が含まれる。スルーホールから導電性ライナのスタブ部分を除去する直径一定ドリルステップを含むバックドリル工程が知られている。例えば、階段状バックドリルプロファイルを用いることで、信号反射減衰量、漏話減衰量、およびＥＭＩ（電磁妨害）減衰量において著しい改善が可能であることが分かっている。例えば、導電性ライナのスタブ部分は、異なるドリル深さおよび直径を有する２つのドリル加工サイクルを用いるか、または１つのドリル加工サイクルでかかるバックドリルプロファイルを生成する専用ドリルビットを用いることにより除去できる。これらおよび他の実施形態の詳細は、特定の実施形態と関係付けて以下で説明する。
ルータ全体概要
【００１９】
ここで、本実施形態に有益な一バックプレーンおよびルータ設計の簡潔な説明を本実施形態に対する序文として用いる。図１は、ルータ２０の上位ブロック図を示す。ラインカード３０，４０，５０および６０は、デバイスに対して物理的ポートを提供する。例えば、ラインカード３０および４０は、それぞれ、ルータ２０に最大９０ギガビットのイーサネット（登録商標）ポート２２を提供できる。ラインカード５０は最大で１６個の１０ギガビットイーサネットポート５２を提供し、ラインカード６０は最大で４個のOC-48POS（パケットオーバーソネット）ポート６２を提供する。４個のラインカードが示されているが、多くのバックプレーンはより多くのラインカードを収容するスロットを提供し、例えば一実施形態（図３に示す）では最大で１４個のラインカードを、別の実施形態では最大で７個のラインカードを収容する。ユーザは、ラインカードの個数と種類を適切に選択することにより、デバイス２０が様々なトラフィック能力、トラフィックモデルおよび物理的ポートの混合を収容するよう構成できる。
【００２０】
スイッチングファブリック７０は、それぞれ経路制御されたデータパケットをそのパケットの入口ポート／ラインカードからそのパケットの出口ポート／ラインカードへ切換える。スイッチングファブリック７０は、２つの全二重スイッチングファブリックポート接続（例えば、ラインカード４０へのポート接続４４，４６を参照）を介して各ラインカードと接続する。スイッチングファブリック７０は、エポック毎ベースで迅速に再設定できる（エポックは所定の分割時間である）。例えば、あるエポックで、ファブリック７０は入口ポート４４から出口ポート５４に、それと同時に入口ポート４６から出口ポート６６にパケットを切換えてもよく、次のエポックでは、ファブリック７０は入口ポート４４から出口ポート６４に切換えることができる。任意の所与のエポックにおいて、入口ポートと出口ポートがペア化されて、特定のパケットセットを不当に遅延させることなく、可能な限り多くのスイッチングポートとして活用される。
【００２１】
図３のバックプレーンレイアウトにおいて、スイッチングファブリックの機能は、スロットＳＦ０からＳＦ８と接続する９個の同一のスイッチファブリックカードに跨って分散される。８個のスイッチファブリックカードが一組に編成されて、並列にパケットデータを活発に切換える（９個目は冗長度を提供する）。この編成では、全二重スイッチングファブリック「ポート」は、実際には、１つのラインカードに接続される１８個の差動ペアから構成され、差動ペアは、ラインカードから各スイッチファブリックカードへの一送信ペアと、各スイッチファブリックカードからラインカードへの一受信ペアとで構成される。差動ペアの各々は、一端における特定のラインカードＳｅｒＤｅｓと他端におけるスイッチファブリックＳｅｒＤｅｓとの間の単方向データ伝送に特化して、通常動作中は各エポックが始まると同時に、全ての差動チャンネルが完動状態でデータ伝送できるばかりに保たれる。
【００２２】
ルート処理モジュール（ＲＰＭ）８０は、ＲＰＭカード上に常駐する。ＲＰＭ８０は幾つかの機能を有する。ＲＰＭ８０はシステムオペレーション全体に関与し、すなわち、新たなラインカードの認識および起動を行い、障害のあるラインカードを識別し、パケットルートを発見し、ラインカードとルーティングテーブル情報を共有する。ＲＰＭ８０は、またユーザインターフェース（不図示）を提供して、システムオペレータがシステムおよび表示システムパラメータを設定できるようにする。ＲＰＭ８０は、ラインカードの物理的ポートを使用してルータ外部とパケットの送受信を行うこともできる。これら機能のそれぞれに対して、ＲＰＭ８０は、一般にコントロールバス（ラインカード３０，４０，５０および６０のそれぞれに対するバス９０，９１，９２および９３）を介してラインカードのうちの一つと通信を行う。スイッチングファブリックポートと比較して、コントロールバスは相対的に低速度のチャンネルを組み込むことができる。図３のバックプレーン設計では、ルータ２０に接続される第２ＲＰＭカードにはフェイルオーバ（障害回避）機能も与えられる。
【００２３】
ＲＰＭ８０の他の機能として、スイッチングファブリック７０のスケジューリングがある。好ましい実施において、ＲＰＭ８０はエポック毎にスイッチングファブリック７０を再設定する。ＲＰＭ８０は、スケジューリングバス９４を用いて、ラインカード３０，４０，５０，６０と同様にスイッチングファブリック７０に、次のエポックに対するスイッチングファブリックの設定を伝える。ＲＰＭ８０は各エポックの間、可能な限り多くのファブリックポートをスケジューリングして、確実にデータが迅速かつ正しく処理されるようにする。スイッチングファブリックポートと比較して、スケジューリングバスは相対的に低速度のチャンネルとすることができる。
【００２４】
図２は、あるパケットがルータ２０を通過する際に採る例示のデータパスを示す（そのパケットは行程の途中で複数のルートに分割されるが、それら複数ルートのうちの１つだけを示す）。図２は、代表的システムに挿入される３つのカード、すなわち入口ラインカード３０、出口ラインカード５０、およびスイッチファブリックカード７０ａを示す。尚、全機能装備システムは、通常少なくとも７個の追加スイッチファブリックカードと少なくとも１つの機能ＲＰＭカードとを備えるが、単純化のためこれらは図２では省略する。
【００２５】
カード３０，５０および７０ａは、３５，５５，７５の符号が付されたコネクタ、および３７，５７，７７の符号が付されたソケットで代表される、基板用コネクタおよびソケットを用いてバックプレーン１００に接続された状態で示されている。基板用コネクタは対応するカードに圧着され、一致するソケットはバックプレーンに圧着される。次に、コネクタとソケットを所望のカードスロットで嵌め合わせることにより、カードをバックプレーンに接続できる。各スロットに配置される他のコネクタ（コネクタ３９等）は、カードへの電力供給等の機能を果たす。
【００２６】
カードにおける集積回路の数および回路機能の分割は、多様に変えることができる。図２では、ラインカード回路は１つの可能な構成として示され：ラインカードで受信されるパケットを処理する入口回路（３１および５１）、ラインカードにより送信されるパケットを処理する出口回路（３２および５２）、および入口／出口回路とスイッチファブリックカードとの間でパケットを受け渡しするＳｅｒＤｅｓ（シリアライザ／デシリアライザ３３および５３）を含む。スイッチファブリックカード回路も１つの可能な構成として示され：スイッチ７１と各ラインカードとの間でパケットデータの受け渡しをするＳｅｒＤｅｓ７３と通信可能なスイッチ７１を含む。
【００２７】
ルータ２０を通る１つの可能なデータパスを図２に示す。入ってくるパケットＰａｃｋｅｔＩｎがラインカード３０上のポートで受信される。入口回路３１は、パケットを処理し、適切なルータ出口ポートがラインカード５０上にあるかを決定し、ラインカード５０に対応するキューにパケットを入れる。適切なエポックにおいて、スイッチ７１の１つのデータパスを（不図示の他のスイッチファブリックカード上の対応するスイッチとともに）設定してラインカード３０からラインカード５０へデータを切換える。そのエポックの間、ＳｅｒＤｅｓ３３はキューから例示のパケットのデータを受信し、８レーンに分割し、シリアル化し、８個のスイッチファブリックカードの各々にそのデータの一つのレーンを送信する。ＳｅｒＤｅｓ３３は、コネクタ３５、ソケット３７、バックプレーン１００内の差動ペア３４ａ、ソケット７７、およびコネクタ７５からなる物理的パスを辿って、スイッチングファブリックカード７０ａ宛のそのデータのレーンを送信する。ＳｅｒＤｅｓ７３は、そのデータを受信し、デシリアライザ化（非直列化）してスイッチ７１に渡す。スイッチ７１は、ラインカード５０に対してデータを適切なチャンネルに切換え、次いでＳｅｒＤｅｓ７３にデータを戻す。ＳｅｒＤｅｓ７３は、データを再シリアル化し、コネクタ７５、ソケット７７、バックプレーン１００内の差動ペア５６ａ、ソケット５５、およびコネクタ５７からなる物理的パスを辿って送信する。ＳｅｒＤｅｓ５３は、スイッチファブリックカードからの８レーンに跨って受信されるシリアルデータを結合し、デシリアライズ化データを出口回路５２に渡す。出口回路５２は、さらにパケット処理を行い、パケットをＰａｃｋｅｔＯｕｔとして適切な出口ポートからの送信のためのキューに入れる。
バックプレーンレイアウト
【００２８】
図３は、ルータ２０用バックプレーン外板レイアウト詳細、および図１と図２で説明するバックプレーン１００を示す。バックプレーン１００の上側パネル領域は、１６個のカード用コネクタ部（「スロット」）を有する。各端の外側の７個のスロットは、それぞれ１つのラインカードを受け入れるよう構成される（スロットＬＣ０からＬＣ６およびスロットＬＣ７からＬＣ１３）。中央の２つのスロットは、それぞれ１つのルート処理モジュールを受け入れるよう構成される（スロットＲＰＭ０およびＲＰＭ１）。各スロットは、カードへ電源およびグランド信号を供給するのに用いられる３つの上側コネクタ部（例えば、スロットＬＣ４に対して各ＪＬ４Ｕ０，ＪＬ４Ｕ１，ＪＬ４Ｕ２領域）を有する。その下方に、各ラインカードスロットは、３つの高速コネクタ領域（例えば、スロットＬＣ４に対して各ＪＬＣ４Ａ，ＪＬＣ４Ｂ，ＪＬＣ４Ｃ領域）を有する。ＲＰＭスロットは、ラインカードスロットよりも多くのカード接続を供給し、従ってより大きな高速コネクタ領域を有する。一実施形態では、高速コネクタ領域はＺ−ＰＡＣＫ?ＨＳ３圧着ソケットを受け入れるようにレイアウトされ、この圧着ソケットはＴｙｃｏ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏｒｐｏｒａｔｉｏｎ（かつてのＡＭＰ  Ｉｎｃ．）から入手可能である。
【００２９】
バックプレーン１００の下側パネル領域は、コネクタ領域すなわち９個のカード用スロットを有する。これらスロットのそれぞれは、１つのスイッチファブリックカードを受け入れるよう構成される（スロットＳＦ０からＳＦ８）。各スロットは、スイッチファブリックカードへ電源およびグランド信号を配電するのに用いられる２つの下側コネクタ領域（例えば、スロットＬＣ８に対して各ＪＳＦ８Ｕ０，ＪＳＦ８Ｕ１部）を有する。その上方に、各スイッチファブリックカードスロットは、３つの高速コネクタ領域（例えば、スロットＳＦ８に対して各ＪＳＦ８Ａ，ＪＳＦ８Ｂ，ＪＳＦ８Ｃ領域）を有する。
【００３０】
下側パネル領域もまた、バックプレーンに電源とグランドを接続するコネクタ領域を含む。２つの４８Ｖ電力配電層がバックプレーン１００内に組み込まれ、それらは「Ａ」電力配電層および「Ｂ」電力配電層である。バックプレーン１００の左下において、２つの大型複数スルーホール部４８ＶＡおよび４８ＶＡ  ＲＴＮにより、「Ａ」電源およびリターン線を１つの電源に接続することができ、第３の大型領域ＣＧＮＤにより共通グランドを接続できる。「Ｂ」電力配電層と第２の電源との同様の接続部が、バックプレーン１００の右下に存在する。
【００３１】
ここで図４を参照すると、一実施形態においてバックプレーン１００を作成する材料「スタック」１２０が断面図で示されている。材料スタック１２０は、適切な絶縁層で分離される２６個の導体層Ｌ０１乃至Ｌ２６を有する。各導体層に対して、図４では、ミル（１／１０００インチ）単位の層厚および層の識別子が付与されている。「ＧＮＤ」と付けられた層は、１オンス銅箔で作られるデジタルグランドプレーン層である。「ＨＳｎ」と付けられた層は高速信号伝送層であって、ｎは層番号を表し、これらも１オンス銅箔で作られる。２つの「Ａ  ４８Ｖ」層は一方の電源に対する供給層（「ｄｃ」）とリターン層（「ｒｔｎ」）であり、２つの「Ｂ  ４８Ｖ」層は他方の電源に対する供給層とリターン層であり、全て４オンス銅箔で作られる。各絶縁層については、層がコア層であるかB段層であるかの記載、およびミル単位の最終層厚が伴う。
【００３２】
高速伝送速度を実現するために、誘電体層は、従来のFR-4誘電系よりもマルチギガビットの伝送速度において遥かに低損失の誘電体を用いる。このような２つの材料として、ＦＲ４０６およびＩＳ６２０があり、ともにＩｓｏｌａ  Ｇｒｏｕｐより入手可能である。コア層については、樹脂含有率５０．２％の２１１３型ガラスによる２つの層を用いる。信号伝送B段層については、それぞれ樹脂含有率が６５％／７５％／６５％である１０８０／１０６／１０８０型ガラスを用いた３つの層が用いられる。電力プレーンに接するB段層については、樹脂含有率５７％の２１１３型ガラスが用いられ、Ｌ１１とＬ１２との間およびＬ１５とＬ１６との間に３つのガラス層が、Ｌ１３とＬ１４との間に４つのガラス層が用いられる。
【００３３】
導体層の構成もまた、伝送速度を向上させるとともに、ＥＭＩ（電磁妨害）抑制に寄与する。各高速層（差動信号伝送パターンとともに）は、２つのデジタルグランドプレーンの間でほぼ等距離離間されて形成され、例えば、高速層ＨＳ１は、Ｌ０２およびＬ０４における２つのグランドプレーンの間の層Ｌ０３上に形成される。４つの電力配電層Ｌ１２乃至Ｌ１５は、材料スタックの中央で４つのデジタルグランド（Ｌ１０，Ｌ１１，Ｌ１６，およびＬ１７）によって残りのスタックから隔離される。さらに、２つの電源供給プレーンは、２つの電源リターンプレーンの間に配置されて、さらにもう一つの隔離層を備える。結果として、材料スタックは、クリーンな電力配電と高速信号の良好な分離をもたらす。
【００３４】
もう一つの注目としては、これらの性能を達成するために、完成材料スタックは、比較的厚く、２６個の導体層を含めて約２３６ミルの厚さとなることである。
スルーホールおよびバイア製造
【００３５】
図５Ａ乃至図５Ｅは、一実施形態におけるグランドスルーホール１７０およびバックプレーン信号伝送スルーホール１８０の構築におけるいくつかの製造ステップを断面図で示している。図５Ａを参照すると、ドリル加工前の、スルーホール１７０，１８０の出来上がり位置（破線で示す）を含むバックプレーンの断面１４０が示されている。遮蔽およびパターンインピーダンス制御に加えて、デジタルグランド層は信号スルーホール１８０の位置におけるスタブインピーダンス制御に用いられる。特許第６，８１２，８０３号および特許出願第１０／４５４７３５号では、それぞれ、スルーホール／バイアのスタブによるライン上のスタブ反射を低減させ、それにより差動ペアのインピーダンス特性を改善するために、バックプレーン内の選択されたグランドプレーン層上の高速信号伝送スルーホールおよびバイアの位置に、導電パッドが配置されている。いくつかのグランドプレーン層（Ｌ０２，Ｌ０８，Ｌ１９およびＬ２５）には、信号伝送スルーホール１８０の所望の位置で非機能的パッドが取り付けられる。パッドが、組み立て、位置合わせ、基板安全性に対する貢献、またはシグナルパスの形成のために必要なわけでなく、またスルーホール１８０をパターンやプレーン層に接続するために使用しないという意味においてパッドは非機能的である。これらのパッドはスルーホールにより形成されるスタブのインピーダンスを調整して、反射を減らし、それによりバックプレーンを通過する信号品質を向上させる。
【００３６】
信号伝送パターン１８８に接続される別のパッド１８６は、信号伝送スルーホール１８０の所望の位置にあるこの実施例の高速信号伝送層ＨＳ４上に形成される。このパッドは、信号をバックプレーン内に結合するのに用いられる。
【００３７】
図５Ｂは、スルーホール１７０，１８０のドリル加工後の断面１４０を示す。一実施形態では、スルーホールは直径２４ミルで空けられる。ドリル加工によりパッド１８１，１８２，１８３，１８４，および１８６は、環状になり、内縁がスルーホール１８０の側壁と面一となる。スルーホール１７０は、グランドプレーン層Ｌ０２，Ｌ０４，Ｌ０６，Ｌ０８，Ｌ１０，Ｌ１１，Ｌ１６，Ｌ１７，Ｌ１９，Ｌ２１，Ｌ２３，およびＬ２５を貫いて穴空けされる。スルーホール１７０は、電源供給層Ｌ１２，Ｌ１３，Ｌ１４，およびＬ１５も貫いて穴空けされるが、特許出願第１１／００９４０８号で詳述されるように、各電源供給層のこの特定の部分はデジタルグランドプレーンに接続され、電源を供給する層の部分には接続されない。
【００３８】
図５Ｃは、スルーホール１７０，１８０を、例えば約１乃至１．５ミルのめっき厚まで銅めっきした後の断面１４０を示す。ここではスルーホール１７０は、グランドプレーン層Ｌ０２，Ｌ０４，Ｌ０６，Ｌ０８，Ｌ１０，Ｌ１１，Ｌ１６，Ｌ１７，Ｌ１９，Ｌ２１，Ｌ２３，およびＬ２５、ならびに電力プレーン層Ｌ１２，Ｌ１３，Ｌ１４，およびＬ１５に電気的に結合される導電性ライナを含む。ここではスルーホール１８０は、パッド１８１，１８２，１８３，１８４，および１８６に電気的に結合される導電性ライナを含む。
【００３９】
スルーホールのスタブ部分の「バックドリル加工」によりスタブ反射を低減させることが知られている。バックドリル工程では、スルーホールのスタブ部分から導電性めっきを取り除くのに十分な直径のドリルビットを用いることにより、スタブを形成する導電性パスを取り除く。
【００４０】
図５Ｄでは、かかる工程を用いて、例えば２８から２９ミルの直径のドリルを用いて断面１４０をボトム側から深さＤまでドリル加工することにより、層Ｌ１１から下のスルーホール１８０から導電性ライナを取り除く。例えば層ＨＳ４上の信号パッドから約２０ミルのドリル止め間隙ＳＣは、ドリル深さＤまでドリル加工する際、僅かな削り過ぎによりパターン１８８への接続部を分断するのを避けるために設定される。この止め間隙は、結果としてパターン下に小型の２０ミルスタブを残すことになる。
【００４１】
ここで検討する差動信号伝送速度は、今回初めて考察されることであるが、バックプレーンの厚さオーダーの自由空間波長の周波数において相当量のエネルギーを含む。例えば、図４の材料スタック１２０は公称値として２３６ミルの厚さを有するが、これは８ＧＨｚ無線周波数（ＲＦ）信号の自由空間波長に概ね一致する。このような基板を用いて、例えば２５Ｇｂｐｓでバイナリ信号伝送を行う場合、約１３ＧＨｚまでの周波数（λ＝１４５ミル）が有効信号伝送情報を含むことができる。
【００４２】
ここで、スルーホールまたはバイアは、それらがたとえバックドリル加工されて電気的スタブ長が短縮されたとしても、そのような波長において導波管として機能できると考えられる。スルーホール自体の導電性スタブ部分内の信号反射は、標準的なバックドリル加工により大幅に低減できるが、ＲＦエネルギーがスルーホールのバックドリル加工部分（図５Ｄの長さＤ）に向けて放射され、悪影響を及ぼすおそれがある。このＲＦエネルギーのいくらかは基板から放出されるが、このＲＦエネルギーの一部はスルーホールの開放端で反射され、導波管まで進行するエネルギーによる深刻なインピーダンス不整合と見なされる。インピーダンス不整合は、ＲＦエネルギーをスルーホールの導電部に向けて反射し戻す。反射されたＲＦエネルギーはシグナルパスに再結合できるか、誘電体中を横方向に伝搬し、漏話として他のシグナルパスに結合するか、またはグランドプレーン系に結合することができる。
【００４３】
ある有効チャンネル周波数において、バックドリル加工されたホールの長さＤは、それらの周波数における半波長または波長の倍数の長さと同じになり得ることが本明細書では認識されている。ここで、そのことが、これらの周波数またはその付近においてスルーホール端からの有害な定在波反射に繋がると考えられる。これらの定在波は、周波数が上がると、変化する波長を伴いながら交互に増減するように信号ラインに再導入され易く、および／または漏話としてバックプレーン内に結合され易い。その影響は、チャンネル周波数応答曲線において不要リップルとして観測されると考えられる。一つの基板特性測定において、周波数応答平均値に約・４ｄＢのリップルが重畳されると、少なくとも部分的にはスルーホールおよびバイア反射に起因すると考えられる。以下で説明する一実施形態の適用前のこの基板では、約６および８ＧＨｚを中心とする幾つかの過度の信号損失領域を含む不要チャンネル減衰リップルが観測される。ここで、これらの信号減衰リップルは、特定の層の深さにおいてスルーホールおよびバイアに選択されたバックドリル加工の深さＤに対応することが観測されている。６ＧＨｚの信号は約１５６ミルの自由空間半波長を有し、バイアに用いられたバックドリル加工（場合によってはトップドリル加工）の深さにほぼ対応する。８ＧＨｚの信号は約１１８ミルの自由空間半波長を有し、スルーホールに用いられたバックドリル加工の深さにほぼ対応する。
【００４４】
本実施形態は、図５Ｅに示す第２のバックドリル加工サイクルを用いてＲＦ反射障害の可能性を減らす。２８乃至２９ミルのドリル径で深さＤまでバックドリル加工されていたホール１７０に対して、ここで３４乃至３６ミルのドリル径で深さＤ／２まで２回目のドリル加工が行われる。２つのホールプロファイル間の導波管構造における不連続性は、単ドリル加工のスルーホールで見られた共鳴反射を遮断して、チャンネル周波数応答におけるリップルの減少と漏話の減少をもたらすと考えられる。
【００４５】
２つのホールプロファイル間の直径の差により、遷移点におけるエネルギー分布が制御され、要求通りに調整できる。直径における１０乃至２０％の差により、テストケースにおいて好結果が得られることが観測されており、例えば、１０ＧＨｚにおいて測定される電気的性能が少なくとも５ｄＢ向上した。
【００４６】
遷移点の深さも調整できる。テストケースでは、スルーホールのバックドリル加工部に沿って中間の遷移点が好結果をもたらすことが観測されている。この遷移点の深さの利点は、バックドリル加工の深さの２倍の波長におけるエネルギーに対して、第２のバックドリル加工遷移点から反射されるその波長におけるエネルギーが、スルーホールの導電部に向かって半波長分戻り、そのエネルギー自身を打ち消すことができることであると考えられる。スルーホールのバックドリル加工部の両半分は、ともに１／４波長反射パスを有するので、スルーホールのバックドリル加工部全体の共鳴波長における反射エネルギーの打ち消しに貢献できる。
【００４７】
図６Ａおよび図６Ｂは、それぞれ２つの単独の信号パターン（同一差動ペアの一部ではない）１８８，１９８との接続に用いられる、隣接する２つのスルーホール１８０，１９０を有する漏話のおそれのある構造を示す。信号パターン１８８は信号層ＨＳ４上に配置され、信号パターン１９８は信号層ＨＳ３上に配置されている。図６Bでは、スルーホール１８０は深さＤ１までバックドリル加工され、スルーホール１９０は深さＤ２までバックドリル加工されていて、Ｄ１およびＤ２はそれぞれパターン層ＨＳ４およびＨＳ３の位置に基づいている。各バックドリル加工の後に、元の深さの半分までのより大きな直径の第２のバックドリル加工サイクルが続く。各スルーホール内の共鳴が弱められるので、隣接するスルーホール間の漏話も同様に抑制される。
【００４８】
図７Ａおよび図７Ｂは、一方の高速パターン層上の差動パターンのペアから他方の高速パターン層上の差動パターンのペアへ、差動信号を転送するのに用いられるバイア２００および２１０のペアを示す。全てのバックプレーン上の差動ペアが層交換バイアペアを使用するわけではないが、この特徴の選択的使用によりパターン配線が単純化されるとともに、使用配線層を少なくすることが可能になる。図７Ａでは、バイアペア２００，２１０は、それぞれ、層ＨＳ４の差動パターンペア２０２，２１２、および層ＨＳ５の差動パターンペア２０４，２１４に電気的に接続する。スルーホールとは対照的に、バイアは外部接続を必要とせず、一般的に直径がより小さい。一実施形態では、バイア２００および２１０は１６ミルの直径を有する。
【００４９】
図７Ｂでは、バイア２００および２１０には、各バイアに対して２段階ドリル加工サイクルを用いて、バックドリル加工およびトップドリル加工が同じように施されている。第１ドリル加工サイクルでは、直径２０乃至２１ミルのドリルが深さＤまで用いられ、第２ドリル加工サイクルでは、直径２４乃至２６ミルのドリルが深さＤ／２まで用いられる。この実施例では、周波数１５乃至２０ＧＨｚにおける半波長に応じて、Ｄは５０乃至６０ミルとされる。この範囲の周波数が関わるかどうかによって、設計者はスタブ反射を低減するために、これらのバイアを単ドリル加工するか、ドリル加工をせずにグランド層Ｌ０２，Ｌ０８，Ｌ１９，およびＬ２５上の非機能的パッドに依存するかを選択できる。
【００５０】
図８は、例示のスルーホール２３０からパターン２３５を介してそのスルーホールに接続するバイア２４０まで、さらにパターン２４５を介して別のスルーホール２５０までの単一シグナルパスに沿って切り取られたバックプレーン断面２２０を示す。コネクタ２６０は、スルーホール２３０をコネクタ２６０に嵌め合わされる外部コンポーネント（不図示）に接続し、コネクタ２７０は、スルーホール２５０をコネクタ２７０に嵌め合わされる外部コンポーネント（不図示）に接続する。外部コンポーネントは、例えばラインカードまたはスイッチファブリックカード上のＺ−ＰＡＣＫ?ＨＳ３コネクタブロックと嵌め合うＺ−ＰＡＣＫ?ＨＳ３コネクタソケットとすることができる。パターン２３５および２４５は、スルーホールおよびバイアの詳細が見えるように、端部だけが示されている。一般的に、スルーホール、パターン、およびバイアの並列セットが類似の進路を辿って差動ペアを形成する。
【００５１】
図８では、パターン２３５は層ＨＳ５上を進み、パターン２４５は層ＨＳ４上を進む。従って、スルーホール２３０および２５０は、上記の実施形態で説明したように、それぞれ深さＤ１およびＤ２まで二重バックドリル加工され、バイア２４０は、上記の実施形態で説明したように、深さＤ１まで二重バックドリル加工および二重トップドリル加工される。関心の周波数に応じて、設計者はスタブ反射を低減するために、短い距離のためにスルーホール２３０およびバイア２４０を単ドリル加工するか、２３０および２４０内のスタブをドリル加工をせずに非機能的パッドに依存するかを選択できる。
【００５２】
図９は、コネクタ３６０、スルーホール３３０、パターン３３５、バイア３４０、パターン３４５、スルーホール３５０、およびコネクタ３７０間のシグナルパスを形成する、図８と同様の断面構造を含む。この実施例では、パターン３３５は層ＨＳ３上を進み、パターン３４５は層ＨＳ４上を進む。スルーホール３３０および３５０は、どちらも、ほぼ基板中央までの深さＤ３までバックドリル加工され、次いでより大きな直径で深さＤ３／２までバックドリル加工される。バイア３４０は、深さＤ４までバックドリル加工され、ＧＮＤ層Ｌ１０およびＬ１１の間でドリル加工を中止し、次いで大きな直径で深さＤ４／２までバックドリル加工される。バイア３４０はトップドリル加工されずに、非機能的パッドに依存して上端部におけるスタブ反射を抑制する。スルーホールをより深く、異なる深さにドリル加工することも可能であるが、共通の深さを選択することでドリル加工工程が単純化され、スルーホールと中間のバイアに対して異なる深さを選択することによりチャンネル周波数応答が向上すると考えられる。
【００５３】
図１０は、コネクタ４６０、スルーホール４３０、パターン４３５、バイア４４０、パターン４４５、スルーホール４５０、およびコネクタ４７０間のシグナルパスを形成する、図９と同様の断面構造を含む。この実施例では、パターン４３５は層ＨＳ６上を進み、パターン４４５は層ＨＳ５上を進む。スルーホール４３０および４５０は、バックドリル加工されずに、非機能的パッドに依存してスタブ反射を抑制する。バイア４４０は、深さＤ４までトップドリル加工され、ＧＮＤ層Ｌ１６およびＬ１７の間でドリル加工を中止し、次いでより大きな直径で深さＤ４／２までトップドリル加工される。バイア４４０はバックドリル加工されずに、非機能的パッドに依存して下端部におけるスタブ反射を抑制する。
差動ペア配線
【００５４】
バックプレーンを横断する高速信号伝送には、差動パターンペアを利用することが好ましい。
従って、本開示の一態様には、高速信号伝送層およびバイア３４０および４４０等のスルーバイア内での差動パターンペアの配線レイアウトが含まれる。
【００５５】
図１１は、３つのコネクタブロック領域Ｊ１，Ｊ２およびＪ３間の３つの差動ペアに対する例示の部分配線レイアウト５００の平面図を示す。この部分レイアウトは、図３に示すコネクタブロック領域間の任意の特定接続に必ずしも対応するとは限らず、差動ペア配線は一般的に実際の実施形態で示されるよりも長い距離を含む。
【００５６】
図９の断面信号配線は図１１で平面図で示され、差動ペアの一部としてブロック領域Ｊ１とＪ３とを接続する。コネクタブロック領域Ｊ１内のスルーホール３３０および同一のスルーホール３３２は、差動信号の一端に対する接続点を提供し、層ＨＳ３上の差動パターンペア３３５，３３７にそれぞれ接続する。差動パターンペア３３５，３３７は、バイア３４０および同一のバイア３４２で終端され、それらバイアは、差動信号を層ＨＳ４上の別の差動パターンペア３４５，３４７に転送する。差動パターンペア３４５，３４７は、コネクタブロック領域Ｊ３内のスルーホール３５０および同一のスルーホール３５２で終端される。スルーホール３３０，３３２，３５０，および３５２は、図９に示すスルーホールプロファイルを有する。バイア３４０および３４２は、図９に示すバイアプロファイルを有する。
【００５７】
図１０の断面信号配線もまた図１１で平面図で示され、差動ペアの一部としてブロック領域Ｊ２とＪ３とを接続する。コネクタブロック領域Ｊ２内のスルーホール４３０および同一のスルーホール４３２は、差動信号の一端に対する接続点を提供し、層ＨＳ６上の差動パターンペア４３５，４３７にそれぞれ接続する。差動パターンペア４３５，４３７は、バイア４４０および同一のバイア４４２で終端され、それらバイアは、差動信号を層ＨＳ５上の別の差動パターンペア４４５，４４７に転送する。差動パターンペア４４５，４４７は、コネクタブロック領域Ｊ３内のスルーホール４５０および同一のスルーホール４５２で終端される。スルーホール４３０，４３２，４５０，および４５２は、図１０に示すスルーホールプロファイルを有し、バイア４４０および４４２は、図１０に示すバイアプロファイルを有する。
【００５８】
多くの差動ペアでは、図１１に示す差動ペア５３５，５３７のように、中間層交換バイアペアは使用されない。差動ペア５３５，５３７は、コネクタブロック領域Ｊ２内のスルーホールペア５３０，５３２をコネクタブロック領域Ｊ３内のスルーホールペア５５０，５５２に接続する。差動ペア５３５，５３７が基板の上側半分（ＨＳ１，ＨＳ２，ＨＳ３，またはＨＳ４）の層上に配線される場合、４つ全てのスルーホールに対して、図９に示すスルーホールプロファイルが選択される。差動ペア５３５，５３７が基板の下側半分（ＨＳ５，ＨＳ６，ＨＳ７，またはＨＳ８）の層上に配線される場合、４つ全てのスルーホールに対して、図１０に示すスルーホールプロファイルが選択される。
【００５９】
図９乃至図１１と関係付けて示され説明される原理を用いて、たった２つの異なる信号伝送スルーホールプロファイル（信号パッドの位置により"異なる"と言うのではない）および２つの異なるバイアプロファイル（再び、信号パッドの位置により"異なる"と言うのではない）を用いて基板を設計することができる。基板の上側半分の２つの層間または基板の下側半分の２つの層間のいずれかの間で層交換するようなされたバイアに応じて、２段階バックドリル加工または２段階トップドリル加工が各バイアに対して選択される。基板の上側半分上に信号パッドを有する信号伝送スルーホールは、全て同じようにバックドリル加工され、基板の下側半分上に信号パッドを有する信号伝送スルーホールはバックドリル加工されない。選択されたデジタルグランド層上の非機能的パッドは、バックドリル加工および／またはトップドリル加工が選択されない場合にスタブ反射を抑制するのに用いられる。この設計を用いて、バックドリル工具により共通穴あけ深さを用いて全てのホールを共通サイズに形成できる。
【００６０】
当業者は、本明細書で教示するコンセプトは、様々な他の有利な方法で特定の応用に適用できることを認識するであろう。バックドリルプロファイルには、３つ以上のホールプロファイルを用いることができ、および／またはホールの一部に滑らかに変化するプロファイルを含めることができる。２つの直径と事前設定段付き深さとを有する専用ビットを用いて、単一ドリル加工サイクルで両側バックドリルホールプロファイルをドリル加工することができる。ホールの直径が小さく深い部分に先立ち、直径が大きく浅い深さのホールをドリル加工することができる。全てのホールプロファイルが円筒状である必要はなく、円筒状であるのは単に製造し易さの理由で選択されているのに過ぎない。他の工具と技術を用いて他のホールプロファイルを形成することもできる。
【００６１】
バックプレーンの実施形態を開示したが、本明細書で教示するコンセプトは、ミッドプレーン等の他の接続構造にも同様に適用できる。
【００６２】
本明細書は、いくつかの箇所で「an」、「one」、「another」または「some」実施形態に言及しているが、これは必ずしも、かかる言及の各々が同一の実施形態に対するものであるか、またはその特徴が単一の実施形態だけに当てはまることを意味しない。
【図１】
2010537402.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
2010537402.tif 000020
2010537402.tif 000021