(57)【要約】【課題】  ＳＯＩ基板の少なくとも一部に応力がかかった、シリコン・オン・インシュレータ（ＳＯＩ）基板を提供すること。【解決手段】  ＳＯＩ基板（１００）の半導体オン・インシュレータ層内にチャネル領域（１２２）を有する電界効果トランジスタ（ＦＥＴ）を製造する方法が提供される。そのような方法においては、犠牲応力層（１０８）が、活性半導体領域の第１の部分（１０９ａ）の上に重なるが、第１の部分と共通の境界を共有する活性半導体領域の第２の部分（１０９ｂ）の上には重ならないように形成されることが好ましい。ＳＯＩ層内にトレンチを形成した後、応力層を上に有するＳＯＩ基板を十分に加熱して、応力層を緩和させ、これにより、応力層が、第１の応力を第１の部分に加え、かつ、第２の応力を第２の部分に加えるようにする。例えば、第１の応力が引張りであるとき、第２の応力は圧縮であり、或いは、第２の応力が引張りであるとき、第１の応力は圧縮とすることができる。次に、応力層を除去して、活性半導体領域の第１及び第２の部分を露出させることが好ましい。電界効果トランジスタ（ＦＥＴ）は、（ｉ）第１の部分内のソース領域（１２３）、（ｉｉ）第１の部分内のドレイン領域（１２５）、及び（ｉｉｉ）第２の部分内のチャネル領域（１２２）を含むように形成される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
（ｉｉ）バルク半導体層（１０２）から（ｉｉｉ）流動性誘電体材料（２０６）を含む埋込み酸化物誘電体（ＢＯＸ）層（１０４）によって分離された（ｉ）単結晶シリコンのＳＯＩ層（１０６）を含む半導体オン・インシュレータ（「ＳＯＩ」）基板（１００）内にチャネル領域（１２２）を有する電界効果トランジスタ（「ＦＥＴ」）を製造する方法であって、前記方法は、
ａ）活性半導体領域の第１の部分（１０９ａ）の上に重なる犠牲応力層を形成するステップであって、前記応力層は、前記第１の部分と共通の境界を有する前記活性半導体領域の第２の部分（１０９ｂ）の上には重ならない、ステップと、
ｂ）前記応力層を通って前記ＳＯＩ層内に延びるトレンチ（２２０）を形成するステップであって、前記トレンチの壁は前記活性半導体領域の周縁部（１１２）を画定する、ステップと、
ｃ）前記応力層（１０８）を上に有する前記ＳＯＩ基板を十分に加熱して、前記応力層を緩和させ、これにより、前記応力層が、第１の応力を前記第１の部分（１０９ａ）に加え、かつ、第２の応力を前記第２の部分（１０９ｂ）に加えるステップであって、前記第１の応力は、引張応力又は圧縮応力のうちの一方であり、前記第２の応力は、前記第１の応力以外の引張応力又は圧縮応力の一方である、ステップと、
ｄ）前記トレンチ内に誘電体材料を堆積させて、前記応力がかかった活性半導体領域の前記周縁部に接触する分離領域（１１０ｂ）を形成するステップであって、前記分離領域は、前記応力がかかったＳＯＩ層の主面から前記ＢＯＸ層（１０４）に向けて延びる、ステップと、
ｅ）前記応力層を除去して、前記活性半導体領域の前記第１の部分及び前記第２の部分を露出させるステップと、
ｆ）（ｉ）前記第１の部分内にソース領域（１２３）と、（ｉｉ）前記第１の部分内にドレイン領域（１２５）と、（ｉｉｉ）前記第２の部分内にチャネル領域（１２２）とを含む、電界効果トランジスタ（「ＦＥＴ」）を形成するステップと、
を含む方法。
【請求項２】
前記流動性誘電体材料は、ドープされたシリケート・ガラスを含む、請求項１に記載の方法。
【請求項３】
前記ドープされたシリケート・ガラスは、ボロホスホシリケート・ガラスを含む、請求項１に記載の方法。
【請求項４】
前記応力層は、前記活性半導体領域の上に応力層を堆積させ、前記第２の部分と整合する前記応力層の一部を除去することによって形成される、請求項１に記載の方法。
【請求項５】
前記ＦＥＴはｐ型導電チャネルを有し、前記加熱するステップ（ｃ）によって前記第１の部分に加えられた前記第１の応力は引張応力を含み、前記加熱するステップ（ｃ）によって前記第２の部分に加えられた前記第２の応力は圧縮応力を含む、請求項１に記載の方法。
【請求項６】
前記応力層は、シリコン・ゲルマニウムを含む、請求項５に記載の方法。
【請求項７】
前記応力層は、圧縮応力がかかった窒化シリコンを含む、請求項５に記載の方法。
【請求項８】
前記活性半導体領域は第１の活性半導体領域であり、前記犠牲応力層は、第２の活性半導体領域の上に重なるように形成され、前記応力層を上に有する前記ＳＯＩ基板を加熱する前記ステップ（ｃ）により、前記応力層が、前記第１の応力を前記第２の活性半導体領域に加え、前記犠牲応力層を除去する前記ステップは、前記第２の活性半導体領域の上に重なる前記犠牲応力層を除去するステップを含み、前記方法は、前記第２の活性半導体領域内にソース領域、ドレイン領域及びチャネル領域を有するｎ型ＦＥＴ（「ＮＦＥＴ」）を形成するステップをさらに含み、前記第２の活性半導体領域は内部引張応力を有する、請求項５に記載の方法。
【請求項９】
前記ＦＥＴは、ｎ型導電チャネルを有し、前記加熱するステップ（ｃ）によって前記第１の部分に加えられた前記第１の応力は圧縮応力を含み、前記加熱するステップ（ｃ）によって前記第２の部分に加えられた前記第２の応力は引張応力を含む、請求項１に記載の方法。
【請求項１０】
前記応力層は、炭化シリコンを含む、請求項９に記載の方法。
【請求項１１】
前記応力層は、引張応力がかかった窒化シリコンを含む、請求項９に記載の方法。
【請求項１２】
前記活性半導体領域が第１の活性半導体領域であり、前記犠牲応力層は、第２の活性半導体領域の上に重なるように形成され、前記応力層を上に有する前記ＳＯＩ基板を加熱する前記ステップ（ｃ）により、前記応力層が、前記第１の応力を前記第２の活性半導体領域に加え、前記犠牲応力層を除去する前記ステップは、前記第２の活性半導体領域の上に重なる前記犠牲応力層を除去するステップを含み、前記方法は、前記第２の活性半導体領域内にソース領域、ドレイン領域及びチャネル領域を有するｐ型ＦＥＴ（「ＰＦＥＴ」）を形成するステップをさらに含み、前記第２の活性半導体領域は内部圧縮応力を有する、請求項９に記載の方法。
【請求項１３】
前記ＦＥＴの上に重なるように応力がかかった誘電体ライナを堆積させるステップをさらに含み、前記応力がかかった誘電体ライナは、前記ＦＥＴの前記チャネル領域に加えられた応力の大きさを増大させる、請求項１に記載の方法。
【請求項１４】
前記ＦＥＴの上に重なるように応力がかかった誘電体ライナを堆積させるステップをさらに含み、前記応力がかかった誘電体ライナは、前記ＦＥＴの前記チャネル領域に加えられた応力の大きさを減少させる、請求項１に記載の方法。
【請求項１５】
（ｉｉ）バルク半導体層から（ｉｉｉ）流動性誘電体材料を含む埋込み酸化物誘電体層によって分離された（ｉ）ＳＯＩ層を含むＳＯＩ基板の単結晶シリコン・オン・インシュレータ（「ＳＯＩ」）層内に配置されたチャネル領域を有する、異なる導電型を有する電界効果トランジスタ（「ＦＥＴ」）を製造する方法であって、前記方法は、
ａ）活性半導体領域の第１の部分及び第３の部分の上に重なる犠牲応力層を形成するステップであって、前記応力層は前記活性半導体領域の第２の部分の上には重ならず、前記第２の部分は前記第１の部分と共通の境界を有する、ステップと、
ｂ）前記応力層を通って前記ＳＯＩ層内に延びるトレンチを形成するステップであって、前記トレンチの壁は前記活性半導体領域の周縁部を画定する、ステップと、
ｃ）前記応力層を上に有する前記ＳＯＩ基板を十分に加熱して、前記応力層を緩和させ、これにより、前記応力層が、引張応力又は圧縮応力のうちの第１の応力を前記第１の部分に加え、引張応力又は圧縮応力のうちの前記第１の応力を前記第３の部分に加え、かつ、第２の応力を前記第２の部分に加え、前記第２の応力は、前記第１の応力以外の引張応力又は圧縮応力の一方である、ステップと、
ｄ）前記トレンチ内に誘電体材料を堆積させて、前記応力がかかった活性半導体領域の前記縁部に接触する分離領域を形成するステップであって、前記分離領域は、前記応力がかかったＳＯＩ層の主面から前記ＢＯＸ層に向けて延びる、ステップと、
ｅ）前記応力層を除去して、前記活性半導体領域の前記第１、第２及び第３の部分を露出させるステップと、
ｆ）第１の電界効果トランジスタ（「ＦＥＴ」）及び第２のＦＥＴを形成するステップであって、前記第１のＦＥＴは、（ｉ）前記第１の部分内に配置されたソース領域、（ｉｉ）前記第１の部分内に配置されたドレイン領域、及び（ｉｉｉ）前記第２の部分内に配置されたチャネル領域を含み、前記第２のＦＥＴは、前記第３の部分内に配置された第２のソース領域、前記第３の部分内に配置された第２のドレイン領域、及び前記第３の部分内に配置された第２のチャネル領域を含む、ステップと、
を含む方法。
【請求項１６】
前記流動性誘電体材料は、ドープされたシリケート・ガラスを含む、請求項１５に記載の方法。
【請求項１７】
前記応力層は、前記活性半導体領域の上に応力層を堆積させ、前記第２の部分と整合する前記応力層の一部を除去することによって形成される、請求項１５に記載の方法。
【請求項１８】
前記第１のＦＥＴはｐ型導電チャネルを有し、前記第２のＦＥＴはｎ型導電チャネルを有し、前記加熱するステップ（ｃ）によって前記第１の部分及び前記第３の部分に加えられた前記第１の応力は引張応力を含み、前記加熱するステップ（ｃ）によって前記第２の部分に加えられた前記第２の応力は圧縮応力を含む、請求項１５に記載の方法。
【請求項１９】
前記第１及び第２のＦＥＴの少なくとも１つの上に重なるように応力がかかった誘電体ライナを堆積させるステップをさらに含み、前記応力がかかった誘電体ライナは、前記少なくとも１つのＦＥＴの前記チャネル領域に加えられる応力の大きさを増大させる、請求項１５に記載の方法。
【請求項２０】
前記第１及び第２のＦＥＴの少なくとも１つの上に重なるように応力がかかった誘電体ライナを堆積させるステップをさらに含み、前記応力がかかった誘電体ライナは、前記少なくとも１つのＦＥＴの前記チャネル領域に加えられる応力の大きさを減少させる、請求項１５に記載の方法。
【請求項２１】
（ｉｉ）バルク半導体層から（ｉｉｉ）流動性誘電体材料を含む埋込み酸化物誘電体層によって分離された（ｉ）ＳＯＩ層を含むＳＯＩ基板の単結晶シリコン・オン・インシュレータ（「ＳＯＩ」）層内に配置された導電チャネル領域を有する、ｎ型導電チャネル電界効果トランジスタ（「ＮＦＥＴ」）であって、
前記ＳＯＩ層の圧縮応力部分内に配置されたソース領域及びドレイン領域と、
前記ＳＯＩ層の引張応力部分内に配置され、前記圧縮応力部分と共通の境界を有するチャネル領域と、
を備えるＮＦＥＴ。
【請求項２２】
前記圧縮応力部分の周縁部に接触するトレンチ分離領域をさらに備える、請求項２１に記載のＮＦＥＴ。
【請求項２３】
前記ＮＦＥＴの上に重なる引張応力がかかった誘電体ライナをさらに備え、前記引張応力がかかった誘電体ライナは、前記ＮＦＥＴの前記チャネル領域内の引張応力を増大させる、請求項２１に記載のＮＦＥＴ。
【請求項２４】
前記ＮＦＥＴの上に重なる圧縮応力がかかった誘電体ライナをさらに備え、前記圧縮応力がかかった誘電体ライナは、前記ＮＦＥＴの前記チャネル領域内の引張応力を減少させる、請求項２１に記載のＮＦＥＴ。
【請求項２５】
前記ＳＯＩ層の前記圧縮応力部分内に配置されたソース領域、ドレイン領域、及びチャネル領域を有するｐ型導電チャネル領域電界効果トランジスタ（「ＰＦＥＴ」）をさらに備える、請求項２１に記載の前記ＮＦＥＴを含む構造体。
【請求項２６】
（ｉｉ）バルク半導体層から（ｉｉｉ）流動性誘電体材料を含む埋込み酸化物誘電体層によって分離された（ｉ）ＳＯＩ層を含むＳＯＩ基板の単結晶シリコン・オン・インシュレータ（「ＳＯＩ」）層内に配置された導電チャネル領域を有する、ｐ型導電チャネル電界効果トランジスタ（「ＰＦＥＴ」）であって、
前記ＳＯＩ層の引張応力部分内に配置されたソース領域及びドレイン領域と、
前記ＳＯＩ層の圧縮応力部分内に配置され、前記引張応力部分と共通の境界を有するチャネル領域と、
を備えるＰＦＥＴ。
【請求項２７】
前記引張応力部分の周縁部に接触するトレンチ分離領域をさらに備える、請求項２６に記載のＰＦＥＴ。
【請求項２８】
前記ＰＦＥＴの上に重なる引張応力がかかった誘電体ライナをさらに備え、前記引張応力がかかった誘電体ライナは、前記ＰＦＥＴの前記チャネル領域内の圧縮応力を減少させる、請求項２６に記載のＮＦＥＴ。
【請求項２９】
前記ＰＦＥＴの上に重なる圧縮応力がかかった誘電体ライナをさらに備え、前記圧縮応力がかかった誘電体ライナは、前記ＰＦＥＴの前記チャネル領域内の圧縮応力を増大させる、請求項２６に記載のＰＦＥＴ。
【請求項３０】
前記ＳＯＩ層の前記引張応力部分内に配置されたソース領域、ドレイン領域、及びチャネル領域を有するｎ型導電チャネル領域電界効果トランジスタ（「ＮＦＥＴ」）をさらに備える、請求項２６に記載の前記ＰＦＥＴを含む構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造に関する。より特定的には、本発明は、ＳＯＩ基板の少なくとも一部に応力がかかったシリコン・オン・インシュレータ（ＳＯＩ）基板の準備に関する。
【背景技術】
【０００２】
ＳＯＩ基板を製造するための様々な方法が存在する。図１に示される従来技術による１つの特定の例においては、例えばｎ型電界効果トランジスタ（「ＮＦＥＴ」）などのトランジスタが形成される、引張応力を有する歪みシリコン１２の領域を含むように、ＳＯＩ基板１０が製造される。引張応力がかかったシリコン領域１２は、緩和応力（relaxed stress）を有するシリコン・ゲルマニウム（ＳｉＧｅ）を含む領域１４の上に重なり、このＳｉＧｅ領域は、ボロホスホシリケート・ガラス（「ＢＰＳＧ」）を含む埋込み酸化物（「ＢＯＸ」）層１６によって該ＳｉＧｅ領域から分離されたバルク・シリコン領域１８の上に重なる。
【０００３】
従来技術のＳＯＩ基板１０を製造するために、ＢＰＳＧを含むＢＯＸ層によってそこから分離されたバルク・シリコン層１８の上に重なる上部圧縮ＳｉＧｅ層を含む開始ＳＯＩ基板が準備される。その後、シリコン層１２が、ＳｉＧｅ層の表面からエピタキシャル成長される。例えば、フォトリソグラフィにより定められたマスク層（図示せず）に従ってエッチングすることによって、シリコン層１２及びＳｉＧｅ層１４をパターン形成した後、ＢＰＳＧ  ＢＯＸ層１６が流動性を有するようになるまで、ＳＯＩ基板の温度を上げる。これにより、次にＢＯＸ層１６が軟化し、「流動する」ようになる。結果として、ＳｉＧｅ層１４内の応力が緩和し、その結果、ＳｉＧｅ層１４の上方にあるシリコン層１２内に引張応力が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術のＳＯＩ基板１０の欠点の１つは、活性シリコン領域１２が画定された後も、ＳｉＧｅストレッサ層１４が、引き続き、トランジスタが形成される活性シリコン領域１２の下にあることである。下にあるＳｉＧｅ層１４が接合容量に寄与し、ＳＯＩ構造体から得られる性能利益を低減させる可能性があるので、この事実は、上に形成されるトランジスタの設計の柔軟性の一部を妨げる。さらに、ＳｉＧｅ層１４が恒久的に存在することにより、活性シリコン領域１２内に形成されるトランジスタの部分に、ゲルマニウム及びヒ素の望ましくない拡散がもたらされることがある。別の欠点は、ゲート誘電体の短絡をもたらし得るスレッド欠陥（threading defect）が生じ得ることである。
【課題を解決するための手段】
【０００５】
本発明の態様によると、ＳＯＩ基板の単結晶シリコン半導体オン・インシュレータ（「ＳＯＩ」）層内にチャネル領域を有する、電界効果トランジスタ（「ＦＥＴ」）を製造するための方法が提供される。このＳＯＩ基板は、（ｉｉ）バルク半導体層から（ｉｉｉ）流動性誘電体材料を含む埋込み誘電体層によって分離された（ｉ）ＳＯＩ層を含む。好ましくは、犠牲応力層が、活性半導体領域の第１の部分の上に重なるように形成され、この応力層は、第１の部分と共通の境界を有する活性半導体領域の第２の部分の上には重ならない。応力層を通ってＳＯＩ層内に延びるトレンチを形成した後、応力層を上に有するＳＯＩ基板を十分に加熱して応力層を緩和させ、これにより、応力層が、第１の応力を第１の部分に加え、かつ、第２の応力を第２の部分に加えるようになる。第１の応力は、引張り又は圧縮の一方であり、第２の応力は、第１の応力のもの以外の、引張り又は圧縮の一方である。次に、トレンチ内に誘電体材料を堆積させて、分離領域を形成する。好ましくは、次に、応力層を除去して、活性半導体領域の第１及び第２の部分を露出させる。電界効果トランジスタ（「ＦＥＴ」）が、（ｉ）第１の部分内にソース領域、（ｉｉ）第１の部分内にドレイン領域、及び（ｉｉｉ）第２の領域内にチャネル領域を含むように形成される。
【図面の簡単な説明】
【０００６】
【図１】従来技術による、構造体及びＳＯＩ基板を製造する方法を示す断面図である。
【図２】本発明の一実施形態による、応力がかかったＳＯＩ基板を示す断面図である。
【図３】本発明の実施形態による、応力がかかったＳＯＩ基板内に設けられた電界効果トランジスタ（「ＦＥＴ」）を示す断面図である。
【図４】応力がかかった誘電体ライナがＦＥＴの上に重なる、図３に示される実施形態の変形を示す断面図である。
【図５】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図６】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図７】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図８】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図９】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図１０】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図１１】図５乃至図１０に示される実施形態の変形による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図１２】本発明の一実施形態による、応力がかかったＳＯＩ基板を示す断面図である。
【図１３】本発明の実施形態による、応力がかかったＳＯＩ基板内に設けられたＦＥＴを示す断面図である。
【図１４】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図１５】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図１６】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【図１７】本発明の一実施形態による、応力がかかったＳＯＩ基板を製造するプロセスにおける段階を示す断面図である。
【発明を実施するための形態】
【０００７】
本発明の第１の実施形態によるＳＯＩ基板１００が、図２に示される。その中で示されるように、ＳＯＩ基板は、例えばドープされたシリケート・ガラス又は他の流動性誘電体材料などの流動性誘電体材料を含む埋込み酸化物（「ＢＯＸ」）層１０４が上に設けられた、バルク半導体領域１０２を含む。ドープされたシリケート・ガラスは、典型的には、ホウ素又はリンの一方又は両方でドープされる。ボロシリケート・ガラス（「ＢＳＧ」）は、ホウ素でドープされたそのようなガラスを指し、ホスホシリケート・ガラス（「ＰＳＧ」）は、リンでドープされたそのようなガラスを指し、ボロホスホシリケート・ガラス（「ＢＰＳＧ」）は、ホウ素及びリンの両方でドープされたそのようなガラスを指す。バルク半導体領域１０２は、例えば、基本的に単結晶シリコンからなる。特定の実施形態においては、ＢＯＸ層は、基本的に流動性誘電体材料のようなＢＳＧからなる層を含む。
【０００８】
図２にさらに示されるように、基板のＳＯＩ層は、ＢＯＸ層１０４の上に重なる圧縮応力がかかった単結晶シリコンの領域１０６を含む。圧縮応力領域１０６は、基板の第１の活性半導体領域を提供する。ＳＯＩ層は、ＢＯＸ層１０４の上に重なる引張応力がかかった単結晶シリコンの領域１０８をさらに含む。圧縮応力がかかった単結晶シリコンの２つの付加的な領域１０９ａ及び１０９ｂが、引張応力がかかったシリコンの領域１０８に隣接する。引張応力領域１０８及び圧縮応力領域１０９ａ、１０９ｂは協働して、基板の第２の活性半導体領域１１１を形成する。
【０００９】
ＢＯＸ層１０４は、バルク半導体領域１０２から、応力がかかったシリコン領域１０６、１０８、１０９ａ、１０９ｂを分離する。トレンチ分離領域１１０ｂが、活性半導体領域１０６の第１の周縁部１１２と活性半導体領域１１１の第１の周縁部１１４との間に配置される。そのトレンチ分離領域１１０ｂは、活性半導体領域１０６、１１１を互いから電気的に分離する。別のトレンチ分離領域１１０ａが、活性半導体領域１０６の別の周縁部１１６に隣接して配置され、このような縁部１１６は、第１の周縁部１１２の反対側にある。別のトレンチ分離領域１１０ｃが、活性半導体領域１１１の別の周縁部１１８に隣接して配置され、このような縁部は、その活性半導体領域１１１の第１の周縁部１１４の反対側にある。圧縮応力がかかった活性半導体領域１０６に隣接して横方向に配置された２つのトレンチ分離領域１１０ａ、１１０ｂは、そこでの応力緩和を妨げる働きをするので、活性半導体領域１０６においては、好適に高い圧縮応力が保持される。同様に、活性半導体領域１１１に隣接して横方向に配置された２つのトレンチ分離領域１１０ｂ、１１０ｃは、応力がかかったシリコン領域１１１内の応力緩和を妨げる働きをするので、活性半導体領域１１１の引張応力領域１０８において、好適に高い引張応力が保持される。
【００１０】
圧縮応力がかかった活性半導体領域１０６内に配置されたチャネル領域１２２、ソース領域１２３及びドレイン領域１２５を有するＰＦＥＴ１２０を形成するために更なる製造ステップを行なった後の、製造の後の段階が、図３に示される。ＰＦＥＴのゲート導体スタックが、ゲート誘電体１２６によってチャネル領域１２２から分離された、半導体材料及び／又は導電性材料を含むゲート１２４を含む。導電率を高めるために、導電性シリサイドのような、金属、金属化合物、又はその両方を含む低抵抗層１２９が、ソース領域１２３及びドレイン領域１２５に接触する。特に低抵抗層１２９が設けられた場合、一般的には、ゲート１２４の側壁上に誘電体スペーサ１２８が設けられる。
【００１１】
図３は、引張応力がかかったシリコン領域１０８内に配置されたチャネル領域１３２を有するＮＦＥＴ１３０をさらに示す。ＮＦＥＴは、それぞれ２つの圧縮応力がかかったシリコン領域１０９ａ、１０９ｂ内に配置されたソース領域１３３及びドレイン領域１３５を有し、圧縮応力がかかったシリコン領域１０９ａ、１０９ｂは、引張応力がかかったシリコン領域１０８と共通した縁部１３６を有する。ＮＦＥＴ１３０はまた、ゲート導体スタック１３４、低抵抗層１３１、及びゲート導体スタック１３４の縁部１３９に接触する誘電体スペーサ１３８も有する。ＮＦＥＴ１３０のゲート導体スタック１３４は、活性半導体領域内の引張応力領域１０８と位置合わせされる。しかしながら、ゲート導体スタック１３４の縁部１３９を、圧縮応力領域の縁部１３６と位置合わせすることはできない。
【００１２】
大部分のシリコン・オン・インシュレータ及びバルク・シリコン基板において、ＦＥＴトランジスタのチャネルにおける電流フローの方向は、＜１１０＞結晶配向にある。こうした基板においては、ソースとドレインとの間のチャネルにおいて電流フローの方向に有利な応力がＦＥＴのチャネル領域に加えられたとき、電界効果トランジスタ（「ＦＥＴ」）の性能に恩恵がもたらされる。ソースとドレインとの間の電流フローの方向に圧縮応力がチャネル領域に加えられたとき、ｐ型ＦＥＴすなわち「ＰＦＥＴ」の性能に最も恩恵がもたらされる。
【００１３】
ＳＯＩ基板内の応力がかかった活性半導体領域を製造する方法のために、各ＦＥＴのチャネル領域は、ＳＯＩ層の露出された主面（典型的には、上面）近くに、すなわちゲート誘電体１２６に接触するＳＯＩ層の表面の近くに大きな応力を有することが好ましい。応力の大きさは、ＳＯＩ層のその露出された主面の近くでピークに達することが好ましい。さらに、応力の大きさは、一般的には、ＳＯＩ層の主面から、ＢＯＸ層に隣接したＳＯＩ層の底面に向けた方向（典型的には、下向きの方向）にチャネル領域内で低下する。応力の大きさは、主面におけるよりＳＯＩ層の底面においてずっと小さく、例えば３倍から３００倍又はそれ以上小さくすることができる。底面の応力は、露出された主面の応力とは反対の極性のものにしてもよい。例えば、応力は、露出された主面の近くで圧縮とし、底面の近くで引張とすることができ、或いは、応力は、露出された主面の近くで引張とし、底面の近くで圧縮とすることができる。さらに、チャネル領域内の応力の大きさは、ＦＥＴの長手方向において、すなわちＦＥＴのチャネル領域を横切るソース領域とドレイン領域の間の電流フローの方向において、均一であることが好ましい。好ましくは、応力の大きさは、横断方向（チャネル領域の幅の方向）においても大部分が均一であり、応力の大きさは、典型的には、チャネル領域の両横縁部で低下する。
【００１４】
上記の例において、ＳＯＩ基板は、圧縮応力がかかった活性半導体領域及び引張応力がかかった活性半導体領域の両方を含む。圧縮応力領域内に配置されたチャネル領域を有するＰＦＥＴが提供される。引張応力領域内に配置されたチャネル領域を有するＮＦＥＴが提供される。しかしながら、代替的な実施形態においては、ＮＦＥＴ及びＰＦＥＴの両方とも同じ基板上に存在する必要はない。専ら、ＮＦＥＴ又はＰＦＥＴを用いるタイプの集積回路もある。例えば、動的ランダム・アクセス・メモリ（「ＤＲＡＭ」）は、典型的には、アレイ・トランジスタとして、専らＮＦＥＴを用いる。
【００１５】
さらに、対応する最も有利な型の応力を有する応力がかかった半導体領域内に、両方の型のトランジスタを設ける必要はない。従って、圧縮応力を有する活性半導体領域を含むが、引張応力を有する活性半導体領域を有さないように、基板を製造することができる。こうした場合、圧縮応力領域内に配置されたチャネル領域を有するＰＦＥＴを設けることができる。基板の圧縮応力領域内にチャネル領域を有する何らかのＮＦＥＴを設けることもできる。しかしながら、このような方法で製造されたＮＦＥＴは、性能の低下を招くことがあることが理解される。同じ程度まで性能の低下を招くことなく、中立（ニュートラル）応力領域内にＮＦＥＴを設けることができる場合に、こうした基板は、中立応力を有する活性半導体領域を含むこともできる。
【００１６】
代替的に、引張応力を有する活性半導体領域を含むが、圧縮応力を有する活性半導体領域を有さないように、基板を製造することもできる。こうした場合、引張応力領域内にチャネル領域を有するＮＦＥＴを設けることが好ましい。こうした基板内に中立応力領域を設けることもでき、その中にＰＦＥＴを設けることができる。代替的に、引張応力領域だけを設けることもでき、引張応力領域内に配置されたチャネル領域を有するＮＦＥＴ及びＰＦＥＴの両方を設けることもできる。
【００１７】
ＦＥＴのチャネル領域に付加的な応力を与える多くの方法がある。チャネル領域に隣接したトランジスタの領域内に半導体混合物（アロイ）を埋め込むことは、これらの方法の中に含まれる。例えば、圧縮応力をチャネル領域に加えるために、チャネル領域に隣接したソース及びドレイン領域内にシリコン・ゲルマニウムの埋め込み領域を設けることができる。代替的に、引張応力をチャネル領域に加えるために、チャネル領域に隣接したソース及びドレイン領域内に炭化シリコンの埋め込み領域を設けることができる。
【００１８】
図４は、ＦＥＴのチャネル領域に付加的な応力を与えることができる別の方法を示す。具体的には、図４は、ＰＦＥＴ１２０及びＮＦＥＴ１３０のソース及びドレイン領域の上に重なる応力がかかった誘電体ライナ１４０及び１４２が設けられる、図３を参照して上述された実施形態の変形を示す。圧縮応力がかかった誘電体ライナ１４０は、ＰＦＥＴ１２０の上に重なることが好ましく、こうしたライナは、ＰＦＥＴのチャネル領域１２２に加えられた圧縮応力を高める働きをする。同様に、引張応力がかかった誘電体ライナ１４２は、ＮＦＥＴ１３０の上に重なることが好ましく、こうしたライナは、ＮＦＥＴのチャネル領域１３２に加えられた引張応力を高める働きをする。一般に、図４に示されるように、２つの応力ライナがトレンチ分離領域１１０ｂの上に重なる場合、一方の応力ライナが他方の応力ライナと重なり合うように、応力がかかった誘電体ライナ１４０、１４２が設けられる。代替的に、応力がかかった誘電体ライナのどちらも他方と重なり合わないように、応力がかかった誘電体ライナ１４０、１４２の縁部を離間配置することもできる。
【００１９】
図５を参照すると、ここで、図２に示されるＳＯＩ基板を製造するための方法が説明される。図５は、流動性誘電体層２０６を含む埋込み誘電体層２０４を有するＳＯＩ基板２００が設けられる、製造の準備段階を示す。こうした誘電体層は、基本的に、例えばドープされたシリケート・ガラスからなることができる。例証として、層２０６は、ホウ素及びリンでドープされ、基本的にボロホスホシリケート・ガラス（「ＢＰＳＧ」）からなる。この目的のために他の適切な流動性誘電体材料を用いることができるので、本明細書及び図面におけるＢＰＳＧ層への参照は、説明に役立つ実例として与えられるものである。
【００２０】
ＢＯＸ層２０４が、基板のバルク半導体領域２０２の上に重なり、単結晶シリコンのシリコン・オン・インシュレータ（「ＳＯＩ」）層２１０が、ＢＯＸ層２０４の上に重なる。ホウ素及びリンのドーパント濃度は、ＢＰＳＧ層に比較的低い溶融温度を与えるために十分に高いことが好ましい。しかしながら、ドーパント濃度はそれほど高くないので、ＢＰＳＧ層は、窒化シリコン膜２１２（図６）が後で堆積される、約４００度Ｃの温度で流動し始める。
【００２１】
図５に示されるように、ドープされていない酸化シリコン層２０８が、ＢＰＳＧ層２０６とＳＯＩ層２１０との間に配置されることが好ましい。こうした層２０８は、単結晶ＳＯＩ層２１０におけるホウ素及びリンの濃度を減少させるように働き、この濃度減少は、製造の後の段階の際に、これらのドーパントがＢＰＳＧ層２０６から単結晶シリコン層２１０に拡散する結果生じる。以下、ＢＯＸ層への参照は、ＢＰＳＧ層２０６、及び基板内に設けられた場合の随意的なドープされていない層２０８の両方に言及するものとして理解すべきである。
【００２２】
典型的には、ＳＯＩ基板２００は、通常「ハンドル・ウェハ」と呼ばれる第１のウェハのバルク・シリコン領域の上に重なるようにＢＰＳＧ層を堆積させ、その後、ＢＰＳＧ層の上に重なるように随意的なドープされていない酸化物層を堆積させることによって提供される。次に、ハンドル・ウェハは、「ボンド・ウェハ」と呼ばれる第２のウェハの単結晶半導体領域に面するドープされていない酸化物層と接合される。接合後、ボンド・ウェハの比較的薄い（例えば、５０ｎｍから２００ｎｍまでの厚さ）単結晶ＳＯＩ層が、周知の「スマート・カット（smart cut）」技術のような１又は複数の周知の技術を含み得るプロセスにおいて、ボンド・ウェハの残りから分離され、図５に示されるようなウェハ構造体が結果として得られる。代替的に、ボンド・ウェハを研削し、裏面から研磨して、薄いＳＯＩ層だけが残るようにすることもできる。
【００２３】
その後、図６に示される製造段階において、ＳＯＩ層２１０の上に重なるように、内部応力がかかった材料を含む層２１２が堆積される。この層は、例えば窒化シリコン層を含むことができ、適切な条件下で堆積されたとき、堆積後に内部応力を保持する。図６に示される例において、引張応力がかかった窒化シリコン層２１２が、ＳＯＩ層２１０の上に重なるように形成される。堆積時、引張応力がかかった窒化シリコンは、約１．２ＧＰａ又はそれより大きい応力を有することが好ましい。
【００２４】
その後、図７に示される製造段階において、例えば、フォトレジストのような光画像形成可能マスク層（photo-imageable mask layer）をフォトリソグラフィによりパターン形成し、パターン形成されたマスク層に従って引張応力層２１２内に開口部２１４及び２１６を形成することによって、引張窒化物の層２１２をパターン形成する。例えば、選択的エッチングによって、引張応力がかかった窒化物層内の開口部を形成することができる。開口部２１６は、開口部２１６の各内縁部２２６と、後に形成されるゲート導体１３４の隣接する（最も近い）縁部１３９（図３）の予想される場所との間に空間があるように、十分に広く形成されることが好ましい。例示的な実施形態においては、各内縁部２２６と、ゲート導体１３４の隣接する縁部１３９の予想される場所との間の距離は、約５０ナノメートル（ｎｍ）である。このように、後のゲート処理中に生じる可能性がある不整合（misalignment）にもかかわらず、完成したＦＥＴ１３０内の導電チャネルの全長が、圧縮応力領域１０８内にあるように、十分なプロセス・ウィンドウを達成することが望ましい。次に、光画像形成可能マスク層を除去し、図７に示される構造体を残す。
【００２５】
その後、図８に示されるように、光画像形成可能層（図示せず）をフォトリソグラフィによりパターン形成してマスク層（図示せず）を形成し、マスク層によって画定されたパターンを、犠牲引張応力層２１２及び下にあるＳＯＩ層に転写し、各々の活性半導体領域の周縁部に隣接しているトレンチ２２０とともに、周縁部１１２、１１６を有する第１の活性半導体領域１０６と、周縁部１１４、１１８を有する第２の活性半導体領域１１１とを画定する。
【００２６】
図９を参照すると、その後、上に応力がかかった層２１２を含む基板が、ＢＯＸ層２０４内の流動性誘電体材料が軟化する温度まで上昇される。こうした温度は、応力がかかった層２１２の材料特性の変化を直接引き起こす温度より低くする必要がある。応力がかかった層が、基本的に引張応力がかかった窒化シリコンからなるとき、引張応力がかかった窒化シリコン層の材料特性を著しく悪化させることなく、この温度を約１０００度Ｃまでとすることができる。
【００２７】
ＢＯＸ層の流動性誘電体材料が軟化するにつれて、ＢＯＸ層は柔軟になる。材料の柔軟性により、上に重なる応力がかかった層２１２及び活性半導体領域１０６、１１１内の応力が、平衡状態により近づくことが可能になる。その結果、引張応力層２１２内の引張応力は緩和する傾向があり、下にある活性半導体領域１０６は、圧縮応力がかかったシリコン領域になる。
【００２８】
同様に、引張応力層の真下にある活性半導体領域１１１の第１の部分は、圧縮応力がかかったシリコン領域１０９ａ及び１０９ｂになる。しかしながら、引張応力層２１２の真下にない活性半導体領域１１１の領域１０８では、異なる結果が得られる。ここで、基板の加熱によってＢＯＸ層２０４が軟化すると、領域１０８に引張応力が加えられるようになる。引張応力層２１２に対する関係及び近接性の結果として、領域１０８に引張応力が加えられるようになる。ＦＥＴのゲート誘電体と接触状態にあるチャネル領域の主面付近のＦＥＴの活性導電チャネルにおいて、０．５ＧＰａから約１．５Ｇｐａまで又はそれ以上の引張応力が達成されることは、珍しいことではない。
【００２９】
その後、図１０に示される後の製造段階において、トレンチ分離領域１１０ａ、１１０ｂ及び１１０ｃが形成される。例証として、トレンチ分離領域は、例えば、高密度プラズマ堆積によって、又はテトラエチルオルソシリケート（「ＴＥＯＳ」）前駆体、シラン（Ｓｉ４）、スピン・オン・ガラスから、或いは他の適切な方法等によって、酸化物層を堆積させ、次に、エッチバック・プロセス又はＣＭＰ等によって引張応力層２１２の上に重なる余分な酸化物材料を除去することによって形成される。トレンチ分離領域は、「浅いトレンチ分離」（shallow trench isolation、「ＳＴＩ」）領域として説明することができ、こうしたＳＴＩ領域は、典型的には、ＢＯＸ層の上方にあるＳＯＩ層の厚さとほぼ同じであるＳＯＩ層の主面からある深さまで延びる。ＳＴＩ領域の形成中、応力がかかった層２１２は、活性半導体領域１０６、１１１の上の適所に残るので、活性半導体領域１０６、１１１には、引き続き応力がかかったままである。
【００３０】
図１０にさらに示されるように、１つのトレンチ分離領域１１０ｂが、圧縮応力がかかった活性半導体領域１０６の縁部１１２と、圧縮応力がかかった活性半導体領域１０９ａの隣接する縁部１１４との間の開口部を占める。応力がかかった活性半導体領域１０６、１１１の他の周縁部１１６及び１１８に、それぞれ付加的なトレンチ分離領域１１０ａ、１１０ｃが配置される。今やこれらのトレンチ分離領域が所定の位置にある状態で、活性半導体領域１０６及び１１１内の各々の中の（それぞれの領域１０８、１０９ａ、及び１０９ｂ内を含む）応力が、本質的に「ロック・イン」される、すなわち本質的に固定される。次に、活性半導体領域１０６、１１１の上から応力がかかった層２１２を除去し、図２に示される基板１００をもたらす。例えば、応力がかかった半導体領域１０６、１１１内の下にあるシリコン材料に対して選択的な方法で、エッチング・プロセス若しくは洗浄プロセス又はその両方を行なうことによって、応力がかかった層２１２を除去することができる。除去プロセスは、トレンチ分離領域の上部が、活性半導体領域１０６、１１１の露出面とほぼ同じ高さになるように、トレンチ分離領域１１０ａ、１１０ｂ、１１０ｃの高さを減らすことが好ましい。
【００３１】
ＳＴＩ領域が完全に形成され、応力がかかった層２１２が除去されると、後の処理により、活性半導体領域内の応力レベルが減少し過ぎないことが好ましい。応力がかかった層２１２を除去した後にＢＯＸ層が再び緩和しないように、ＦＥＴ、これへの相互接続部などを含むチップの製造を完了するのに用いられる後の処理の熱使用量（サーマル・バジェ）を設計すること、すなわち制約することが好ましい。後の処理の熱使用量が、ＢＯＸ層を緩和させるのに十分に高い場合、ＳＴＩ領域は安定化力を及ぼし、これにより、活性半導体領域１０６、１１１の拡張又は収縮が制限される。このように、ＳＴＩ領域は、後の処理中、緩和のために活性半導体領域における応力レベルが低下するのを防止するのに役立つ。
【００３２】
上記の実施形態の１つの変形において、犠牲引張応力層２１２（図６）は、窒化シリコン層の代わりに又はこれに加えて、引張応力がかかった炭化シリコン層を含む。炭化シリコン層は、単結晶ＳＯＩ層２１０の露出面からエピタキシャル成長されることが好ましい。炭化シリコン層の上に重なるように、引張応力がかかった窒化シリコンを含む層を堆積させることができる。ＢＯＸ層は、ＢＰＳＧではなく、基本的にホスホシリケート・ガラス（「ＰＳＧ」）からなることが好ましい。ＰＳＧはより高いリフロー温度を有し、そのことは、ＰＳＧ層をその温度でリフローさせることなく、炭化シリコン層を成長させるのを可能にするために望ましい。製造プロセスのより後半（図９）で、ＰＳＧ層は、例えば、約７５０度Ｃから約９００度Ｃまでの間の温度のような温度でリフローされる。
【００３３】
上記の実施形態（図１１）の特定の変形においては、引張応力層２１２を最初にパターン形成したとき、ＳＯＩ層内にトレンチ２２０（図８）をエッチングするステップの前に、領域１０８の上に重なる引張応力層２１２の一部だけが除去される。このように、ＳＯＩ層内にトレンチ２２０をエッチングするプロセスは、引張応力層２１２の縁部が、引張応力層の縁部１１２、１１４を有するトレンチによって露出されるので、引張応力層の縁部とＳＯＩ層との間に不整合（位置ずれ）がない。
【００３４】
本明細書の第２の実施形態によるＳＯＩ基板２００が、図１２に示される。本発明のこの実施形態は、ＳＯＩ基板２００がＢＯＸ層１０４の上に重なる引張応力がかかった単結晶シリコン領域を含む第１の活性半導体領域２０６を含むという点で、図２に関して上述された本発明の実施形態によるＳＯＩ基板とは異なる。ＳＯＩ層は、第２の活性半導体領域２１１をさらに含む。第２の活性半導体領域２１１は、内部の圧縮応力がかかった単結晶シリコン領域２０８と、引張応力がかかった単結晶シリコン領域２０９ａ、２０９ｂとを含む。引張応力がかかったシリコン領域は、圧縮応力がかかったシリコン領域２０８と共通する縁部２３６を有する。
【００３５】
例示的な実施形態（図１３）において、ＰＦＥＴ２５０は、活性半導体領域２１１の圧縮応力がかかった内部領域２０８内に配置されたチャネル領域２３２を含むように、基板２００内に製造することができる。ＰＦＥＴのソース領域２３３を、活性半導体領域の引張応力領域２０９ａ又は２０９ｂの一方に設けることができ、ドレイン領域２３５を、引張応力領域２０９ａ又は２０９ｂの別のもう一方に設けることができる。引張応力がかかった活性半導体領域２０６内に配置されたソース領域、ドレイン領域、及びチャネル領域を有するＮＦＥＴ２４０を設けることもできる。随意的には、例えば引張応力を有する窒化シリコンを含むライナのような、有利な応力を有する１つの誘電体ライナ２６０をＮＦＥＴの上に重なるように設け、例えばこのようなＮＦＥＴのチャネル領域に加えられた引張応力をさらに高めることができる。随意的に、圧縮応力を有する第２の誘電体ライナ２６２をＰＦＥＴの上に重なるように設け、このようなＰＦＥＴのチャネル領域に加えられた圧縮応力をさらに高めることもできる。このような１つ又は複数の引張応力又は圧縮応力がかかった誘電体ライナを、ＮＦＥＴ又はＰＦＥＴ、或いはその両方と組み合わせて用いることができる。引張応力ライナは、ＰＦＥＴとのみ組み合わせて用いる必要はなく、これの代わりに又はこれに加えてＮＦＥＴと組み合わせて用いることもできる。圧縮応力ライナは、ＮＦＥＴとのみ組み合わせて用いる必要はなく、これの代わりに又はこれに加えてＰＦＥＴと組み合わせて用いることもできる。
【００３６】
ＳＯＩ基板２００の製造は、犠牲応力層３１２（図１４）が圧縮応力を有するという点を除いて、上述したＳＯＩ基板１００のものと類似している。堆積時、犠牲応力層３１２が、基本的に応力がかかった窒化シリコンからなるとき、犠牲応力層３１２は、約３．０ＧＰａから３．５ＧＰａまでの間の大きさを有する圧縮応力を有する。上記に示された実施形態と同様に、圧縮応力層３１２は、マスク層（図示せず）に従ってパターン形成され（図１５）、その後、ＳＯＩ層を通ってＢＯＸ層まで延びるトレンチ３２０（図１６）がエッチングされる。このように、トレンチ３２０の壁は、活性半導体領域２０６、２１１の周縁部３０２、３１４、３１６及び３１８を画定する。
【００３７】
その後、基板が、ＢＰＳＧ層２０４を例えば摂氏約６００度の温度まで軟化させるのに十分な温度まで加熱されると、軟化したＢＰＳＧ層２０４が、ＳＯＩ層の部分２０６、２０８、２０９ａ及び２０９ｂにおける応力変化を可能にする。これは犠牲圧縮応力層３１２がこれらの部分に加えた応力によるものである。これらの部分における応力が、犠牲応力層３１２がこれらに加えた圧縮応力との平衡を確立する傾向があるので、犠牲応力層３１２と直接接触しているＳＯＩ層の部分２０６、２０９ａ、２０９ｂに、ますます引張応力が加えられるようになる。一方、犠牲応力層３１２と直接接触していないＳＯＩ層の部分２０８は、今や活性半導体領域２１１の部分２０９ａ、２０９ｂ内に存在する引張応力の影響を受ける。こうした条件のもとで、部分２０８は、今や、部分２０８の露出された主面の近くに、例えば約１．５ＧＰａから２．０ＧＰａまで又はそれより大きい圧縮応力のような相当な圧縮応力を獲得する。
【００３８】
上記の実施形態の１つの変形において、犠牲圧縮応力層３１２（図１４）は、圧縮応力がかかった窒化シリコン層の代わりに又はこれに加えて、圧縮応力がかかったシリコン・ゲルマニウム層を含む。シリコン・ゲルマニウム層は、単結晶ＳＯＩ層３１０の露出面からエピタキシャル成長されることが好ましい。圧縮応力がかかった窒化シリコンを含む層は、炭化シリコン層の上に重なるように堆積させることができる。ＢＯＸ層は、基本的に、ＢＰＳＧではなくホスホシリケート・ガラス（「ＰＳＧ」）からなることが好ましい。ＰＳＧは、ＰＳＧ層をその温度でリフローさせることなく、シリコン・ゲルマニウム層を成長させるのを可能にするために望ましい、より高いリフロー温度を有する。製造プロセス（図１６）の後半において、ＰＳＧ層は、ＢＰＳＧ層がリフローされる温度より高い、例えば７５０度Ｃから９００度Ｃまでの温度でリフローされる。
【００３９】
トレンチを誘電体材料で充填し、上述したプロセス（図１０）と同様の方法でＳＴＩ領域２１０ａ、２１０ｂ及び２１０ｃ（図１７）を形成した後、ＳＴＩ領域の上部とともに犠牲圧縮応力層を除去し、図１２に示されるＳＯＩ基板２００を形成する。
【００４０】
本明細書に示され、説明される本発明の実施形態の上記の変形に鑑みて、本発明の真の範囲及び精神から逸脱することなく、多くの修正及び向上をなし得ることが理解されるであろう。下記に添付される特許請求の範囲により、こうした修正及び向上の全てをカバーすることが意図されている。
【産業上の利用可能性】
【００４１】
本発明は、半導体集積デバイスの製造の分野において、より特定的には、それらの性能を改善するために引張領域及び圧縮領域を有する応力がかかったＳＯＩ構造体の製造において、産業上の適用可能性を見出す。
【符号の説明】
【００４２】
１０、２００、３１０：ＳＯＩ基板
１２：シリコン（Ｓｉ）層
１４：シリコン・ゲルマニウム（ＳｉＧｅ）層
１６、１０４、２０４：埋込み酸化物（ＢＯＸ）層
１８：バルク・シリコン層
１０２、２０２：バルク半導体領域
１０６、１１１、２０６、２１１：活性半導体領域
１０８、１０９ａ、１０９ｂ、２０８、２０９ａ、２０９ｂ：応力のかかったシリコン領域
１１０ａ、１１０ｂ、１１０ｃ：トレンチ分離領域
１１１、２１１：第２の活性半導体領域
１１２、１１４、１１６、１１８、１３６、１３９、２２６、３０２、３１４、３１６、３１８：縁部
１２０、２５０：ＰＦＥＴ
１２２、１３２、２３２：チャネル領域
１２３、１３３、２３３：ソース領域
１２４：ゲート
１２５、１３５、２３５：ドレイン領域
１２６：ゲート誘電体
１２８、１３８：誘電体スペーサ
１２９、１３１：低抵抗層
１３０、２４０：ＮＦＥＴ
１３４：ゲート導体
１４０、１４２、２６０、２６２：誘電体ライナ
２１０、３１０：ＳＯＩ層
２１０ａ、２１０ｂ、２１０ｃ：ＳＴＩ領域
２１２：窒化シリコン膜
２１４、２１６：開口部
２２０、３２０：トレンチ
３１２：犠牲応力層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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