(57)【要約】  低温で高分子基板材料に完全に適合する高分子膜上の薄膜トランジスタ装置の製造。この工程は、インクジェット及び他の標準的な印刷技術を用いて製造することができるミクロンサイズのゲート長の構造を生成する。この工程は、電界放出装置における表面伝導放出配置用に開発された微小クラック技術に基づく。
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【特許請求の範囲】
【請求項１】
基板；
前記基板上のソース電極；
前記ソース電極から所定の距離だけ離れて位置する、前記基板上のドレイン電極；
前記ソース電極と前記ドレイン電極との間の前記基板上に堆積される金属酸化物層であって、前記金属酸化物層が、前記ソース電極と前記ドレイン電極との間の前記層に微小クラックを形成するために還元され、前記微小クラックが、前記ソース電極に接触する前記金属層の第１部分を前記ドレイン電極に接触する前記金属層の第２部分から分離する金属酸化物層；
前記微小クラックに橋を架け、前記金属層の第１部分及び第２部分の両方に接触するように堆積される能動半導体材料；
前記能動半導体材料上に堆積されるゲート誘電体材料；及び
前記ゲート誘電体材料上に堆積され、前記金属層または前記能動半導体材料に接触しないゲート電極；
を備える薄膜トランジスタ。
【請求項２】
前記微小クラックにカーボン層をさらに備える、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記能動半導体材料は、カーボンナノチューブを含む、請求項１に記載の薄膜トランジスタ。
【請求項４】
前記能動半導体材料は、半導体ナノワイヤーを含む、請求項１に記載の薄膜トランジスタ。
【請求項５】
前記能動半導体材料は、有機半導体を含む、請求項１に記載の薄膜トランジスタ。
【請求項６】
前記基板は、プラスチックを含む、請求項１に記載の薄膜トランジスタ。
【請求項７】
前記金属酸化物は、ＰｄＯである、請求項１に記載の薄膜トランジスタ。
【請求項８】
前記金属層は、Ｐｄである、請求項７に記載の薄膜トランジスタ。
【請求項９】
互いに分離されたソース電極及びドレイン電極を形成するために基板上に導電性インクをインクジェット印刷し、
前記ソース電極と前記ドレイン電極との間の前記基板上にＰｄＯ層をインクジェット印刷し、
前記ＰｄＯ層をＰｄ金属に還元し、前記ＰｄＯ層に微小クラックの形成をもたらし、
前記微小クラックを横切って前記還元されたＰｂＯ層上に能動半導体をインクジェット印刷し、
前記能動半導体上にゲート誘電体をインクジェット印刷し、
前記ゲート誘電体上にゲート電極をインクジェット印刷する、ことを含む薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ほとんどの市販のフラットパネルディスプレイは、現在、ガラス基板上に作られる。ガラス基板は、それらが多くの工程技術と適合性を有するので、ディスプレイの製造において多くの利点を提供する。使用者の観点からは、ガラス基板は多くの欠点を有する：それらが重く、硬く、機械的な衝撃で破壊する傾向にあり、平坦ではない形状に適合するのが困難である。シートガラスではなくフレキシブル基板を用いることによって、これらの問題は、大幅に減少し又は完全に取り除かれる。このため、フレキシブルなディスプレイ及び電子機器（ＲＦＩＤタグなど）は、軍事用に非常に望まれており、使用者の環境が厳しく、減少した電力及び重量、及び改善した耐久性が望まれる特性である。
【背景技術】
【０００２】
液晶表示ディスプレイ（ＬＣＤ）技術に基づいて既に構築された大きな商業的な産業がある。このディスプレイ構造は、携帯可能な軍事用途に望まれない；ＬＣＤは、一般にバックライトが必要で、色を生成するためのカラーフィルターの使用が電力効率を大幅に低下させる。新規なＬＥＤエッジライトがこの状況を改善するかもしれないが、標準的な冷陰極蛍光ランプ（ＣＣＦＬ）のエッジライトのバックライト技術は、フレキシブルディスプレイ概念に反する。有機ＬＥＤ（ＯＬＥＤ）技術などのフレキシブルな反射性または放出性のディスプレイが好ましい。残念ながら、これらのディスプレイ技術でさえ、必要な均一性、寿命、輝度及び効率を達成するために能動回路バックプレーンを必要とする。
【０００３】
フレキシブル基板上に能動回路を置くことにおける最初の試みは、ガラス基板において既に開発された既存の工程を変更することであった。アモルファスシリコン（ａ−Ｓｉ）薄膜トランジスタ（ＴＦＴ）は、アクティブマトリクス液晶ディスプレイ（ＡＭ−ＬＣＤ）産業で幅広く使用されている。ａ−Ｓｉ−ＴＦＴ−ＬＣＤの製造は、Ｇｅｎ７ガラス基板サイズ（１８７０×２２００ｍｍ）を既に超えている。残念ながら、電圧駆動技術であるＬＣＤ技術におけるものは、電流駆動技術であるＯＬＥＤ技術において良好に動作しない。ａ−Ｓｉ−ＴＦＴは、ＬＣＤにおいて良好に動作するが、ＯＬＥＤ用途においてその可動性は低く、安定性が乏し過ぎる。表１は、ＡＭ−ＬＣＤ及びＡＭ−ＯＬＥＤ用途の両方における能動回路素子に対する一般的な仕様を示す。
【０００４】
【表１】
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【０００５】
ａ−Ｓｉ−ＴＦＴの移動度を改善するために、それらは、多結晶Ｓｉを形成するためにＳｉ層を焼きなますレーザー光線を用いた熱処理にさらされる。この工程で得られる材料は、一般的に、低温ポリ−ＳｉまたはＬＴＰＳと称される。ＬＴＰＳ−ＴＦＴは、より高い移動度を有するが、ディスプレイの不均一性（一般的にムラと称される）をもたらす閾値電圧（Ｖｔｈ）における、より高い変動を有する傾向もある。この工程がフレキシブル基板に移される場合に、これは特に事実である。ａ−Ｓｉトランジスタは、プラスチック基板上に直接成功裏に処理されるが（Ｎ．Ｄ．Ｙｏｕｎｇ，ｅｔ  ａｌ．，  “Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ  ａｎｄ  Ｄｉｏｄｅ−Ａｄｄｒｅｓｓｅｄ  ＡＭＬＣＤｓ  ｏｎ  Ｐｏｌｙｍｅｒ  Ｓｕｂｓｔｒａｔｅｓ，”  Ｊ．ＳＩＤ，Ｖｏｌ．５−３，ｐｐ．２７５−２８１，１９９７）、この技術は未だ研究段階である。ａ−Ｓｉ及びＬＴＰＳ技術に関する問題は、低下したトランジスタ性能をもたらす、プラスチック基板が劣化することを防止するために十分に低い温度において高品質の層を形成することの困難性を含む（Ｇ．Ｈ．Ｇｅｌｉｎｃｋ  ｅｔ  ａｌ．，  “Ｒｏｌｌａｂｌｅ  ＱＶＧＡ  ＡＭ  Ｄｉｓｐｌａｙｓ  Ｂａｓｅｄ  ｏｎ  Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏｎｉｃｓ，”  ＳＩＤ  ‘０５  Ｄｉｇｅｓｔ，ｐ．６，２００５）。大きな工程温度の振れの結果として高分子膜の柔軟性と膨張／収縮は、フォトリソグラフィ工程及び高分子膜の取り扱いにおけるマスクの位置合わせに関する問題も導入する。高温工程処理は、しばしば高分子膜を不均一に収縮し、膜の整経（ワーピング）をもたらし、後続の層の不整合の一因となる。高温で処理された堆積された層からの圧力は、膜の巻き（カーリング）をもたらす。
【０００６】
これらの問題を解決するためのいくつかの手法がある。第１の手法では、シリコンベースのトランジスタが第１に硬質基板上に製造され、次いでプラスチック基板に移動される基板移動技術が試された。これは、高品質のトランジスタ装置を可能にしたが、信頼性の無い接触に悩まされた（Ｓ．Ｉｎｏｕｅ  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  Ｖｏｌ．４９，ｐｐ．１３５３−６０，２００２）。次の手法では、ナノ粒子ベースのＴＦＴ技術を形成するための試みにおいて、いくつかグループでカーボンナノチューブ並びに他の半導体ナノワイヤー及びナノ粒子が使用された。ナバル調査研究所（Ｎａｖａｌ  Ｒｅｓｅａｒｃｈ  Ｌａｂ：ＮＲＬ）（Ｅ．Ｓ．Ｓｎｏｗ  ｅｔ  ａｌ．，  “Ｒａｎｄｏｍ  Ｎｅｔｗｏｒｋｓ  ｏｆ  Ｃａｒｂｏｎ  Ｎａｎｏｔｕｂｅｓ  ａｓ  ａｎ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌ，”  ＡＰＬ．，８２，ｐ．２１４５，２００３）における早期の研究及びアプライドナノテック社（Ａｐｐｌｉｅｄ  Ｎａｎｏｔｅｃｈ，Ｉｎｃ．：ＡＮＩ）（Ｊ．Ｐ．Ｎｏｖａｋ  ｅｔ  ａｌ．，  “Ｆｌｅｘｉｂｌｅ  Ｃａｒｂｏｎ  Ｎａｎｏｔｕｂｅ  Ｔｈｉｎ−ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ，”  ＩＤＷ／ＡＤ  ’０５，ｐ．２５７，２００５）における研究によって引き続き行われた研究によって、ＣＮＴベースのＴＦＴが印刷技術を用いて堆積することができることが実証された。ＡＮＩは、オン状態における装置を通る電流及び材料の移動度が、大きなＬＣＤのセグメント化されたディスプレイ画素及びＬＥＤ装置を駆動するために十分であるが、オン／オフ電流比がほんの１０４であることを実証した。この比を改善することは、半導体単一壁ナノチューブのみを含有するインクを要求するだろう。多くのグループは、これについて研究しており、成功した場合、これと他の印刷可能なマイクロエレクトロニクス用途における重大な飛躍的進歩をもたらすことができる。ライス大学は、半導体がリッチ化されたＣＮＴのインクを生成するために電気泳動技術を用いて重大な進展を実証している（Ｈａｉｑｉｎｇ  Ｐｅｎｇ  ｅｔ  ａｌ．，  “Ｄｉｅｌｅｃｔｒｏｐｈｏｒｅｓｉｓ  Ｆｉｅｌｄ  Ｆｌｏｗ  Ｆｒａｃｔｉｏｎａｔｉｏｎ  ｏｆ  ＳＷＮＴ，”  ＪＡＣＳ  Ｃｏｍｍ．  ｗｅｂ  ０６／０９／２００６）。このリッチ化された溶液は、本発明で使用される手法の一部である。
【０００７】
他の手法は、Ｓｉ、Ｇｅまたは他の半導体化合物のナノワイヤーであろう。チャールズリーバー（Ｃｈａｒｌｅｓ  Ｌｉｅｂｅｒ）とその会社であるナノシス社（Ｎａｎｏｓｙｓ）は、Ｓｉ基板及びＰＥＥＫ高分子シート上のＳｉナノワイヤー及びＣｄＳなのリボンから作られたＴＦＴを実証した（Ｘ．Ｄｕａｎ  ｅｔ  ａｌ．，  “Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  ＴＦＴｓ  ｕｓｉｎｇ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｎａｎｏｗｉｒｅｓ，”  Ｎａｔｕｒｅ，４２５，２７４，（２００３））。これらの装置は、Ｓｉ及び高分子基板の両方において優れたＴＦＴ性能を示した（Ｖｔｈ〜３．０Ｖ；高分子基板における１０５を超えるオン／オフ比；５００−８００ｍＶ／十年の閾値下の振れ；１２３ｃｍ２／Ｖｓｅｃと測定されたホール移動度）。これらの装置のチャネル長は、５μｍであった。相対的に大きなチャネル長のために、これらの優れた特性は、Ｓｉナノワイヤーが位置合わせされた場合にのみ達成された。高分子基板が５５ｍｍの半径まで屈曲された際に特性の小さな変化が観察され、それによって基板の屈曲を可能にするためのナノワイヤーの十分な接着性及び柔軟性を示した。Ｓｉ及びＧａＮナノワイヤーの使用は、ランダムに配向されたナノワイヤーを堆積するためのインクジェット技術及び位置合わせされたナノワイヤーを堆積するための交流バイアス電気泳動と共に本発明でも利用される。
【０００８】
最も重要なことに、ＣＮＴまたは半導体ナノワイヤーの製造以外、他の工程段階は、全く低温であり、高分子基板と完全に適合可能である。
【０００９】
高分子半導体手法は、いくつかの企業（ポリマービジョン社（Ｐｏｌｙｍｅｒ  Ｖｉｓｉｏｎ）、プラスチックロジック社（Ｐｌａｓｔｉｃ  Ｌｏｇｉｃ）など）及び研究センター（キュンヒー大学（Ｋｙｕｎｇ  Ｈｅｅ  Ｕｎｉｖｅｒｓｉｔｙ）、ミシガン大学（Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｍｉｃｈｉｇａｎ）など）で調査されている。現在では多様なこれらの材料がある。表２は、いくつかのより幅広く使用される材料の特性を示す。ペンタセンは、これらの材料で最も評判が良い。それは、シャドーマスクを用いた真空蒸着または溶液を用いた印刷の何れによっても堆積することができる。この材料の特性は、真空蒸着を用いて堆積した場合、より非常に良好である。高分子半導体は、高い閾値電界（３０Ｖ）及び低い移動度（ａ−Ｓｉと同等の１ｃｍ２／Ｖｓｅｃ）に悩まされるが、優れた均一性を示した。工程温度は、１３０℃未満であり、高分子基板に適合可能である。表３は、有機ＴＦＴを用いたディスプレイの試作品（Ｊ．Ｊａｎｇ  ａｎｄ  Ｓ．Ｈ．Ｈａｎ，  “Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  ＯＴＦＴｓ  ｏｎ  Ｆｌｅｘｉｂｌｅ  Ｓｕｂｓｔｒａｔｅｓ，”  ＳＩＤ  ０６  Ｄｉｇｅｓｔ，ｐ．１０，２００５）を纏める。電子ペーパー（Ｅ−ｐａｐｅｒ）及びＬＣＤは、有機ＴＦＴマトリクスアレイを用いて作られ、ＡＭ−ＯＬＥＤは、ドットパターンを用いて作られた。ＡＭ−ＯＬＥＤは、主に多結晶有機半導体の粒径分布による重大な輝度不均一性に悩まされた。一方、ＬＣＤ及び電子ペーパーディスプレイは、高いオン／オフ電流比のみを必要とし、オン状態においてＴＦＴ電流の差に一般に影響されない。
【００１０】
【表２】
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【００１１】
【表３】
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【００１２】
要約すれば、ＯＬＥＤなどのプラスチック基板に組み立てることができる放出ディスプレイ技術において、画素から画素まで均一である高いオン電流レベルを有するＴＦＴ装置が要求される。ａ−Ｓｉ及びＬＰＴＳ−ＴＦＴ手法がガラス基板において良好に動作するが、それらは、標準的な高分子基板材料において高過ぎる工程温度を要求する。これは、乏しいＴＦＴ性能、基板材料の整経及び巻き、及び、レベル毎のパターンの不整合をもたらす。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Ｎ．Ｄ．Ｙｏｕｎｇ，  ｅｔ  ａｌ．，  “Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ  ａｎｄ  Ｄｉｏｄｅ−Ａｄｄｒｅｓｓｅｄ  ＡＭＬＣＤｓ  ｏｎ  Ｐｏｌｙｍｅｒ  Ｓｕｂｓｔｒａｔｅｓ，”Ｊ．ＳＩＤ，  Ｖｏｌ  ５−３，ｐｐ  ２７５−２８１  １９９７）
【非特許文献２】Ｇ．Ｈ．Ｇｅｌｉｎｃｋ  ｅｔ  ａｌ．，  “Ｒｏｌｌａｂｌｅ  ＱＶＧＡ  ＡＭ  Ｄｉｓｐｌａｙｓ  Ｂａｓｅｄ  ｏｎ  Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏｎｉｃｓ，”  ＳＩＤ  ‘０５  Ｄｉｇｅｓｔ，ｐ．６，２００５
【非特許文献３】Ｓ．Ｉｎｏｕｅ  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．４９，ｐｐ．１３５３−６０，２００２。
【非特許文献４】Ｅ．Ｓ．Ｓｎｏｗ  ｅｔ  ａｌ．，  “Ｒａｎｄｏｍ  Ｎｅｔｗｏｒｋｓ  ｏｆ  Ｃａｒｂｏｎ  Ｎａｎｏｔｕｂｅｓ  ａｓ  ａｎ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌ，”  ＡＰＬ．，８２，ｐ．２１４５，２００３
【非特許文献５】Ｊ．Ｐ．Ｎｏｖａｋ  ｅｔ  ａｌ．，  “Ｆｌｅｘｉｂｌｅ  Ｃａｒｂｏｎ  Ｎａｎｏｔｕｂｅ  Ｔｈｉｎ−ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ，”  ＩＤＷ／ＡＤ  ’０５，ｐ．２５７，２００５
【非特許文献６】Ｈａｉｑｉｎｇ  Ｐｅｎｇ  ｅｔ  ａｌ．，  “Ｄｉｅｌｅｃｔｒｏｐｈｏｒｅｓｉｓ  Ｆｉｅｌｄ  Ｆｌｏｗ  Ｆｒａｃｔｉｏｎａｔｉｏｎ  ｏｆ  ＳＷＮＴ，”  ＪＡＣＳ  Ｃｏｍｍ．  ｗｅｂ  ０６／０９／２００６）
【非特許文献７】Ｘ．Ｄｕａｎ  ｅｔ  ａｌ．，  “Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  ＴＦＴｓ  ｕｓｉｎｇ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｎａｎｏｗｉｒｅｓ，”  Ｎａｔｕｒｅ，４２５，２７４，（２００３）
【非特許文献８】Ｊ．Ｊａｎｇ  ａｎｄ  Ｓ．Ｈ．Ｈａｎ，  “Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  ＯＴＦＴｓ  ｏｎ  Ｆｌｅｘｉｂｌｅ  Ｓｕｂｓｔｒａｔｅｓ，”  ＳＩＤ  ０６  Ｄｉｇｅｓｔ，ｐ．１０，２００５
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、フレキシブルな電子機器用の印刷可能な薄膜トランジスタ及びその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
この目的は、請求項１に記載の薄膜トランジスタ及び請求項８に記載の方法によって達成される。
【００１６】
高分子基板において、できるだけフォトリソグラフィ技術を避けて印刷技術を用いてアクティブマトリクスアレイが製造することができることは大きな利点である。ロールトゥロール及びビルボードほどの大きさの表面に対して行うことができる。印刷は追加的な工程であるが、製造コストは、低い材料コストと少ない工程段階の結果として低下することができる。
【図面の簡単な説明】
【００１７】
【図１】電界放出モードにおける表面伝導放出配置を示す。
【図２Ａ】電子電界放出用途において使用される微小クラック構造を示す。
【図２Ｂ】トップゲート構造を用いてＴＦＴ用途に使用される微小クラック構造を示す。
【図３Ａ】本発明の一実施形態を製造する段階的な工程を示す。
【図３Ｂ】本発明の一実施形態を製造する段階的な工程を示す。
【図３Ｃ】本発明の一実施形態を製造する段階的な工程を示す。
【図３Ｄ】本発明の一実施形態を製造する段階的な工程を示す。
【図３Ｅ】本発明の一実施形態を製造する段階的な工程を示す。
【図４】ＳＣＥ電界放出カソード構造のＳＥＭ画像を示す。
【図５】裸基板上のＰｄＯ層の画像を示す。
【図６】還元されたＰｄＯ膜の微小クラック構造の減少を示す。
【図７】交流バイアス電気泳動を用いて２つの電極間に堆積されたＳＷＮＴの高度の直接配置を表すＡＦＭ画像を示す。
【図８】ＰＰＳＱの化学構造を示す。
【発明を実施するための形態】
【００１８】
本発明の実施形態は、図面を参照して以下に記載される。
【００１９】
本発明は、低温であり、完全に高分子基板材料に適合可能である、高分子基板膜上にＴＦＴ装置を製造するための手法を用いて前述の要求を解決する。この手法は、インクジェット及び他の標準的な印刷技術を用いて組み立てられることができるミクロンサイズのゲート長の構造体も可能にする。この手法は、表面伝導型電子放出（ＳＣＥ）ディスプレイを作ることを目的としてキヤノン株式会社によって開発された微小クラック技術に基づく（Ｋ．Ｙａｍａｍｏｔｏ  ｅｔ  ａｌ．，  “Ｆａｂｒｉｃａｔｉｏｎ  ａｎｄ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ＳＣＥ  Ｅｍｉｔｔｅｒｓ，”  ＳＩＤ  ０５  Ｄｉｇｅｓｔ，  ｐ．  １９３３；  ａｎｄ  Ｔ．  Ｏｇｕｃｈｉ  ｅｔ  ａｌ．，  “Ａ  ３６−ｉｎｃｈ  Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ  （ＳＥＤ），”  ＳＩＤ  ０５  Ｄｉｇｅｓｔ，ｐ．１９２９）。この工程において、キャノン株式会社は、それが、印刷技術を用いて組み立てられる構造体にミクロンサイズのクラックの大きな配列を形成することを示した。この微小クラックは、ＰｄＯ層をＰｄ金属に還元することによって形成される。この工程中、この層内の局所的な圧力は、この層を横切ってクラックに加わる。本発明は、ソース及びドレイン電極間のギャップとしてこれらの微小クラックを使用する。この工程は、この構造体にゲート電極を導入するために修正される。以前に記載した低温半導体手法の何れか１つ（カーボンナノチューブ、半導体ナノワイヤーまたは有機半導体）は、自ら形成した微小クラックのＴＦＴ手法の能動半導体層として使用されてもよい。それは、それらが、印刷または溶液ベースの技術を用いて低温で堆積することができるからである。この手法の詳細は以下の通りである。
【００２０】
（本発明のＴＦＴ工程と比較したキヤノン株式会社のＳＣＥ微小クラック工程の詳細）
キヤノン株式会社は、電界放出ディスプレイ用途向けに表面伝導型電子放出（ＳＣＥ）技術を開発した。ほとんどの電界放出構造は、線形の積層体にカソード、ゲート、フォーカス及びアノード電極を有して垂直である。キヤノン株式会社のＳＣＥ手法は、カソード及びゲート構造をガラス基板上に形成される垂直な構造体から水平な構造体に変化させる。図１は、電界放出用途向けの配置を示す。微小クラックは、図１に示される文字ＳＣＥ上の２つの電極の間に位置する。微小クラックで生成する自由電子は、アノードに向かって加速される。
【００２１】
この電界放出手法では、微小クラックは、２つの電極の間に形成される。クラックの何れかの側で２つの電極の間に十分な電圧が印加されると、電子は、ギャップの一側から抽出され、ギャップの他側に引き付けられる。クラックを飛び越える電子のほとんどは、他方の電極に吸収されるが、いくらか（約３％）は、逃がれて、それに印加される１０ｋＶのポテンシャルを有するアノードに向かって加速される。このアノードは、電子が蛍光体に当ると光が放出されるような蛍光体材料でコーティングされる。
【００２２】
本発明は、放出型のＯＬＥＤまたは高分子基板上における他のディスプレイ技術におけるＴＦＴ構造の一部として、ＳＣＥの電界放出装置として使用される微小クラック構造を使用する。形成される（以下に記載される）微小クラックは、ミクロン未満の幅である。それは、ＴＦＴのソースとドレインとの間にチャネルを形成する。図２Ａ及び２Ｂは、電界放出に使用される構造とＴＦＴ用途向けに使用される同様の構造との一致点及び相違点を示す。
【００２３】
図２Ａは、電子電界放出用途において使用される微小クラック構造の図である。図２Ｂは、トップゲート構造を用いてＴＦＴ用途に使用される微小クラック構造の図である。
【００２４】
キヤノン株式会社が微小クラックを形成するために使用する工程段階は、以下に記載される。図４は、どのようにこれらの層が組み立てられるかを示すために使用されるキヤノン株式会社のＳＣＥカソードのＳＥＭ画像である。
【００２５】
図３Ａを参照すると、第１に、白金電極３０１が、薄膜蒸着及びフォトリソグラフィを用いてガラス基板３０２上にパターニングされる。白金電極３０１は、対でパターニングされる。ＴＦＴ構造において、この対の半分はソースであり、他の半分はドレイン電極である。白金電極を銀電極に置き換えてもよい。さらに、これらの電極３０１は、薄膜及びフォトリソグラフィを用いる代わりに印刷されてもよい。
【００２６】
このディスプレイにおいて、次の段階は、Ｐｔ電極３０１を行及び列のワイヤーにスクリーン印刷またはインクジェット印刷技術を用いて接続することである。また、絶縁層が、互いにこれらのワイヤーが短絡することを防止するために堆積される。ＴＦＴの場合、要求される駆動電圧及び配置に依存して、ワイヤーの１つはソースに接続され、ワイヤーの他の１つはゲートに接続される。ドレインは、共通グランドラインに接続される。図４は、キヤノン株式会社のＳＥＤにおいてこれらの要素を特定する；それらは、ＴＦＴ配置においても同様である。マトリクス供給ライン構造は、ＴＦＴに対するこの手法の実現可能性を示すために重要ではなく、任意でありえる。
【００２７】
次に、図３Ｂを参照すると、ＰｄＯの層が、ソース−ドレイン電極対３０１の上と、その対の間のギャップに堆積される。キヤノン株式会社のＳＥＤ装置のこのＰｄＯ膜は、図４の指図に示され、図５に拡大図が示される。図５（ａ）は、裸基板上のＰｄＯ層の画像である。図５（ｂ）は、白金電極上及びそれらの電極間のギャップ上にＰｄＯ層の画像である。ＴＦＴ装置のＰｄＯ層は、約０．１μｍの厚さまたはそれ未満であってもよい。
【００２８】
次に、図３Ｃを参照すると、ＰｄＯ層３０３は、水素、及び、窒素またはアルゴンなどの不活性ガスの分圧などの還元雰囲気に基板を配置することによって還元される。この環境中に、白金電極３０１間に電圧がパルス印加され、ギャップを横切る電流を強制する。最初に、この電流は小さいが、ＰｄＯは、Ｐｄ金属に還元され始め、電流が増加する。最終的には、ＰｄＯが還元し続けると、微小クラック３０５がＰｄＯ膜３０３の全幅においてギャップを横切って形成される。
【００２９】
キヤノン株式会社は、クラック３０５にカーボン層を堆積し、それによってＳＣＥ電界放出ディスプレイにおける駆動電圧を低下させることによって、さらに微小クラックをナノメートル寸法まで還元する方法を開発した。本発明の一実施形態では、微小クラック形成工程は、微小クラック３０５上に延長されない。キヤノン株式会社によって記載されたカーボン堆積工程を用いて微小クラックをより小さくすること（例えば、米国特許第６，９９２，４３４号明細書）は、ＴＦＴの利益にならないかもしれず、高分子基板に適合しないかもしれない。
【００３０】
ＳＥＤにはこれ以上の工程が必要とされないが、ＴＦＴ用途においては、この工程は、能動半導体を適用し（図３Ｄ）、ゲート構造を完成する（図３Ｅ）ことによって続けられる。
【００３１】
図３Ｄを参照すると、既に言及した３つの低温半導体溶液３０６（半導体カーボンナノチューブ、半導体ナノワイヤー、または、ペンタセンなどの有機半導体）は、微小クラックに付けられ、ＴＦＴを形成する。半導体ナノワイヤーまたは半導体リッチのカーボンナノチューブが考えられる実施形態である。半導体ナノワイヤーは、様々な手法を用いて高分子基板上のＴＦＴにおいて良好な性能を示しており、同様の結果がこの手法でも予期される。それは、低温工程であり、印刷手法を用いて施される。Ｓｉ、ＧａＮ及び他の半導体ナノワイヤー材料は、ルーイビル大学を含むいくつかの研究グループによって開発されている（Ｍ．Ｋ．Ｓｕｎｋａｒａ  ｅｔ  ａｌ．，  “Ｂｕｌｋ  Ｓｙｎｔｈｅｓｉｓ  ｏｆ  Ｓｉ  Ｎａｎｏｗｉｒｅｓ  Ｕｓｉｎｇ  Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  ＶＬＳ  Ｍｅｔｈｏｄ，”  ＡＰＬ，７９，ｐ．１５４６，２００１；Ｈ．Ｌｉ  ｅｔ  ａｌ．，  “Ｄｉｒｅｃｔｉｏｎ−Ｄｅｐｅｎｄｅｎｔ  Ｈｏｍｏｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ  ｏｆ  ＧａＮ  Ｎａｎｏｗｉｒｅｓ，”  Ａｄｖ．  Ｍａｔｅｒ．，１８，ｐ．２１６，２００６）。ライス大学からの半導体リッチのＣＮＴも使用されるかもしれない（Ｈａｉｑｉｎｇ  Ｐｅｎｇ  ｅｔ  ａｌ．，  “Ｄｉｅｌｅｃｔｒｏｐｈｏｒｅｓｉｓ  Ｆｉｅｌｄ  Ｆｌｏｗ  Ｆｒａｃｔｉｏｎａｔｉｏｎ  ｏｆ  ＳＷＮＴ，”  ＪＡＣＳ  Ｃｏｍｍ．  ｗｅｂ  ０６／０９／２００６）。ＣＮＴは、フレキシブルで、表面に良好に付着し、良好なオーミック接触を形成する。
【００３２】
ペンタセンが使用されてもよいが、この材料のスイッチング電圧は大きく（３０Ｖ）、この材料の最適な移動度は、この材料がＣＶＤまたは蒸着工程を用いて基板に成長された場合のみに実現される。この材料を印刷することが示されているが、１０倍ほど小さい低い移動度を生じさせる。ペンタセン及び他の有機半導体は、湿度及び酸素に対して非常に敏感でもあり、従って取り扱うのが非常に困難である。
【００３３】
図３Ｅを参照すると、ゲート誘電体３０７及びゲート電極３０８が堆積される。本発明の実施形態は、印刷可能な放出型のＯＬＥＤ技術に相応しい薄膜トランジスタを製造し、２００℃以下の工程温度を要求し、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）または同等物などのプラスチック基板と完全に適合する。
【００３４】
キヤノン株式会社による表面伝導放出における電界放出装置として本来開発された微小クラック構造は、放出型のＯＬＥＤまたは高分子基板上の他の能動回路要求におけるＴＦＴ構造の一部として使用される。この手法の利点の１つは、技術的な目的が、いくつかの能動半導体材料（ＣＮＴ、半導体ナノワイヤーまたは有機半導体膜）の１つまたはそれらの組み合わせを用いて、これらの装置を製造するために低温印刷を用いて達成することができるということである。
【００３５】
本発明は、トランジスタのソース及びドレイン電極を形成するためにインクジェット印刷されたＰｄＯインクを採用する、ＳＥＤ電界放出用にキヤノン株式会社によって開発された方法を使用する。この方法では、鹸化されたポリビニルアルコール（鹸化度：８８％）、イソプロパノール、エチルグリコール及びパラジウムプロリン複合体（０．１０Ｐｄ重量％）の溶液（Ｍａｓａｈｉｒｏ  Ｔｅｒａｄａ  ｅｔ  ａｌ．，  “Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｉｎｇ  Ｄｅｖｉｃｅ  Ｈａｖｉｎｇ  ａ  Ｆｉｓｓｕｒｅ，”  Ｕ．Ｓ．  Ｐａｔｅｎｔ  ６，９９２，４３４  ａｎｄ  Ｔａｉｋｏ  Ｍｏｔｏｉ  ｅｔ  ａｌ．，  “Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｉｎｇ  Ｄｅｖｉｃｅ…”，  Ｕ．Ｓ．  Ｐａｔｅｎｔ  Ｐｕｂｌｉｃａｔｉｏｎ  ２００２／００９６９８６）がインクジェット印刷を用いて堆積され、ソース及びドレイン供給電極に橋を架ける。このインクは、溶剤を除去し、Ｐｄ元素を酸化するために硬化される。これによって、０．１μｍのオーダーの厚さまたはそれ未満の厚さのＰｄＯ膜が形成される。水素ガスを含有する還元雰囲気でＰｄＯ膜にパルス化された電流を流すことによって、ＰｄＯ膜が還元される。これによって、徐々にＰｄＯｘ膜の抵抗が減少するが、それは、その膜上の内部圧力も引き起こす。幾つかの点で、この膜は、実際にはクラックが生じ、この膜を横切る抵抗は、劇的に増加する。このクラックは、ＰｄＯｘ膜に使用され、それは、ＴＦＴのチャネル幅として、０．１μｍの幅またはそれ未満の幅であると期待される。チャネルの長さは、ＰｄＯの印刷されたドットの幅であり、５０から１００μｍのオーダーである。図６は、キヤノン株式会社の特許（米国特許第６，９９２，４３４号明細書の図１３Ａを参照）から引用した微小クラック（亀裂）の描写である。
【００３６】
Ｓｉナノワイヤー、ＧａＮナノワイヤー及び半導体リッチにされたＳＷＮＴは、ＴＦＴの導電要素として使用される。これらの材料は、インクジェット印刷及び交流バイアス電気泳動（Ｌ．Ａ．Ｎａｇａｈａｒａ  ｅｔ  ａｌ．，  “Ｄｉｒｅｃｔ  Ｐｌａｃｅｍｅｎｔ  ｏｆ  Ｓｕｓｐｅｎｄｅｄ  ＣＮＴｓ，”  Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．８０，ｐ．３８２６，２００２）を用いて堆積される。インクジェット印刷によって、ナノワイヤーのランダムな配向が与えられる。チャネル長がサブミクロンであり、その長さが５０から１００μｍなので、チャネルを横切ってナノワイヤーの位置合わせをする必要がないかもしれない。一方、電気泳動手法によって、位置合わせされたナノワイヤー及びカーボンナノチューブが堆積され、改善された装置性能を可能にする。
【００３７】
トップゲート電極手法は、ボトムゲート電極とは対照的に好まれる。このように、ゲート構造は、微小クラック形成技術によって危険にさらされない。
【００３８】
表４は、フレキシブルな電子機器として一般に使用される４つの異なる高分子材料の特性を比較する。ＰＥＮは、それがＰＥＴ材料より高いガラス転移温度を有し、より強度が高く、ＰＥＣまたはＰＡＲ材料より低いＴＣＥを有するように選択される。
【００３９】
【表４】
2010507223.tif 000006
【００４０】
この手法の利点は、以下の通りである。
【００４１】
１．低コスト：全ての印刷技術が、供給ライン及びＴＦＴ構成要素を形成するために使用される。インクジェット印刷及び他の印刷手法が使用されてもよい。印刷は、付加的な手法であり、減ずべきではなく、従って、一般に、この材料コストはより安価である。さらに、印刷装置における資本投資は、アモルファスシリコンＴＦＴ技術または高性能なペンタセントランジスタで必要とされるＣＶＤまたは気相堆積装置より非常に安価である。
【００４２】
２．低温：製造工程は、２００℃以下である。
【００４３】
３．フレキシブル基板との適合性：この製造工程は、ＰＥＮ基板と完全に整合する。
【００４４】
４．大面積への拡大可能性：インクジェット印刷は、現在、広告用掲示板を印刷するために使用される。１００”対角でも問題がない。キヤノン株式会社がそれらのＳＥＤの３６”対角（それ以上）のディスプレイにおいてこの微小クラックの手法を使用しているという事実も、サブミクロンのチャネルＴＦＴのアレイが信頼性をもって大面積で製造することができることを実証している。
【００４５】
５．放出技術における性能仕様：このＴＦＴ構造からの駆動電流がＯＬＥＤを駆動するために十分である。
【００４６】
製造工程は、以下のような作業に分割されてもよい。
【００４７】
（１）マスク及びレイアウトの設計：
供給ラインパターンは、インクジェット印刷を用いて印刷されてもよい。
【００４８】
層１：この層は、ソース及びドレイン電極３０１、供給ライン及び接触パッド、続いて形成される層のためのアライメントマークを含む。この層は、市販され、シーマナノテック社（Ｃｉｍａ  ＮａｎｏＴｅｃｈ）または他の販売者から購入されるＡｇ導電性インクを用いてインクジェット印刷されてもよい。ライン幅は、１００μｍ未満の幅である。
【００４９】
層２：これは、ＰｄＯ層３０３である。この層もインクジェット印刷されてもよい。
【００５０】
層３：この層は、半導体ナノワイヤー層３０６である。２つの手法が、この層を施すために使用されてもよい。１つの手法は、インクジェット印刷である。他の手法は、電気泳動を用いてナノワイヤーを堆積することである。Ｓｉ及びＧａＮ半導体ナノワイヤーは、ルーイビル大学から購入してもよい。このＳｉ及びＧａＮナノワイヤーは、インクとして有機溶媒内に提供される。濃度は、必要に応じて希釈される。このＧａＮは、室温において空気に対して不活性であり；このＳｉナノワイヤーは、水素終端を有し、従って比較的不活性である（Ｍ．Ｋ．Ｓｕｎｋａｒａ  ｅｔ  ａｌ．，  “Ｂｕｌｋ  Ｓｙｎｔｈｅｓｉｓ  ｏｆ  Ｓｉ  Ｎａｎｏｗｉｒｅｓ  Ｕｓｉｎｇ  Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  ＶＬＳ  Ｍｅｔｈｏｄ，”  ＡＰＬ，７９，ｐ．１５４６，２００１；Ｈ．Ｌｉ  ｅｔ  ａｌ．，  “Ｄｉｒｅｃｔｉｏｎ−Ｄｅｐｅｎｄｅｎｔ  Ｈｏｍｏｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ  ｏｆ  ＧａＮ  Ｎａｎｏｗｉｒｅｓ，”  Ａｄｖ．Ｍａｔｅｒ．，１８，ｐ．２１６，２００６）。この電気泳動工程は、フォトマスクを必要としてもよい。
【００５１】
層４：この層は、ゲート誘電体層３０７である。ＰＭＭＡ（インクジェット印刷）及びＰＰＳＱ（スクリーン印刷）を使用してもよい。両方の材料が市販されている（以下のさらなる検討を参照）。
【００５２】
層５：この層は、ゲート電極３０８及び電極接触パッドを備えてもよい。
【００５３】
材料：シリコンナノワイヤー材料は、ルーイビル大学に発注してもよい。半導体リッチにされたＳＷＮＴは、ライス大学から入手してもよい。銀インクは、シーマナノテック社に発注してもよい。フォトレジスト、ＰＭＭＡ、ＰＰＳＱ及び他の工程化学薬品は、スペクトラム社または他の一般的な化学薬品の供給者に発注してもよい。ＰＥＮ高分子シートは、シグマアルドリッジ社（Ｓｉｇｍａ  Ａｌｄｒｉｄｇｅ）及びシェルダール社（Ｓｈｅｌｄａｈｌ）から購入してもよい。
【００５４】
（２）供給ライン、ソース及びドレイン電極３０１、ＰｄＯ層３０３を印刷する：これは、インクジェット印刷を用いて達成される。
【００５５】
このタスクは、いくつかのサブタスクを有する。第１の３つのサブタスクは、ＴＦＴ製造の一部である。
【００５６】
サブタスク２ａ：シーマナノテック社のＡｇナノ材料インクを用いて１０×１０のアレイのＴＦＴ装置用のソース及びドレイン電極を印刷する。インクを硬化する。最も高い工程温度は、２００℃であってもよい。高分子基板上のナノ材料インクの硬化を可能にするナノテクノロジー社のフォトニック硬化システムモデルＰＣＳ１１００（Ｐｈｏｔｏｎｉｃ  Ｃｕｒｉｎｇ  Ｓｙｓｔｅｍ  Ｍｏｄｅｌ  ＰＣＳ  １１００）を購入することによって、ナノテクノロジー社（Ｋ．Ａ．Ｓｃｈｒｏｄｅｒ  ｅｔ  ａｌ．，  “Ｂｒｏａｄｃａｓｔ  Ｐｈｏｔｏｎｉｃ  Ｃｕｒｉｎｇ  ｏｆ  Ｍｅｔａｌｌｉｃ  Ｎａｎｏｐａｒｔｉｃｌｅ  Ｆｉｌｍｓ，”  ＮＳＴＩ  Ｎａｎｏｔｅｃｈ  ２００６，Ｂｏｓｔｏｎ）によって開発された独特のフォトニックフラッシュ工程が使用されてもよい。これによって高温工程が避けられる。
【００５７】
サブタスク２ｂ：キヤノン株式会社によって特許（Ｐａｒｔ  ｃｃｐ４２３０  ｆｒｏｍ  Ｏｋｕｎｏ  Ｐｈａｒｍａｃｅｕｔｉｃａｌｓ  ａｓ  ｄｏｃｕｍｅｎｔｅｄ  ｉｎ  Ｊａｐａｎ  Ｐａｔｅｎｔ  Ａｂｓｔｒａｃｔ  Ｐｕｂｌｉｃａｔｉｏｎ  ０９−０３５６２０）に記載された方法を用いて堆積用のＰｄＯインクを用意する。これは、鹸化されたポリビニルアルコール（鹸化度：８８％）、イソプロパノール、エチレングリコール及びパラジウム−プロリン複合体（０．１０Ｐｄ重量％）（Ｐａｒｔ  ｃｃｐ４２３０  ｆｒｏｍ  Ｏｋｕｎｏ  Ｐｈａｒｍａｃｅｕｔｉｃａｌｓ  ａｓ  ｄｏｃｕｍｅｎｔｅｄ  ｉｎ  Ｊａｐａｎ  Ｐａｔｅｎｔ  Ａｂｓｔｒａｃｔ  Ｐｕｂｌｉｃａｔｉｏｎ  ０９−０３５６２０）の単純な溶液である。
【００５８】
サブタスク２ｃ：上記で形成されたソース及びドレイン電極上にＰｄＯドットをインクジェット印刷する。印刷及び乾燥後、再びフォトフラッシュ工程を用いてその部分が硬化される。
【００５９】
次の４つのサブタスクは、ＰＥＮ基板を変形することなく、供給ラインが印刷され、２００℃未満で硬化されてもよいことを示す。
【００６０】
サブタスク２ｄ：５つのＰＥＮシート上に２．５ｍｍピッチで一方向に３２個の平行なラインを印刷する。ラインは、１００μｍの幅であってもよく、１００ｍｍの長さであってもよく、ナノＡｇインクを用いてインクジェット印刷してもよい。インクは硬化されてもよい。最も高い工程温度は、２００℃であってもよい。再び、工程温度を低く維持するためにＰＣＳ１１００を用いてフォトニック硬化工程を使用してもよい。このラインに加えて、位置合わせマークとして及び収縮を測定するための基準として角部に×印が配置されてもよい。
【００６１】
サブタスク２ｅ：Ａｇ供給ラインを覆うようにＰＭＭＡをインクジェット印刷する。２００℃以下の標準的な硬化工程を使用する。
【００６２】
サブタスク２ｆ：反対方向においてＰＭＭＡでサブタスク２ｄを繰り返す。再び、この工程を２００℃以下に維持するために低温及びフォトニックフラッシュを用いてＡｇインクを硬化してもよい。フォトニックフラッシュ工程は、以前の層に損傷を与えない。
【００６３】
サブタスク２ｇ：高分子シートの整経及び巻きを探すことによって圧力及び収縮についてＰＥＮ基板を試験してもよい。基板上に位置する位置合わせマーク間の距離を測定し、これと、ガラス上の位置合わせマークの距離及び設計された距離とを比較することによって高分子シートの収縮について試験してもよい。
【００６４】
（３）ＰｄＯ膜に微小クラックを形成する：
自己形成技術を用いて狭いチャネルを形成すること。既に説明したように、ＳＣＥ電界放出用途向けにキヤノン株式会社によって初めに開発された技術を使用してもよい。これは、ＰｄＯ層３０３をＰｄ金属に還元することによって達成されてもよい。還元工程中、酸素原子は、格子構造を去り、その材料に収縮をもたらす。材料が収縮すると、それは、局所的に膜に応力を与え、最終的には、クラック３０５をこの膜を横切って形成させる。このクラック３０５は、ＴＦＴ構造におけるチャネルであってもよい。
【００６５】
ＰｄＯの還元は、酸素の分圧からなる還元ガス雰囲気にＰｄＯ膜がある際に、ＰｄＯ膜３０３を横切る電気パルスを用いて強制されてもよい。キヤノン株式会社は、１０Ｖのオーダーのピーク値まで電圧を増加させながら１００ｍｓｅｃ間隔の三角波または方形波のパルスの０．１ｍｓｅｃの長さが、ＰｂＯ３０３を還元し、クラック３０５を形成するために十分であることを実証している（Ｍ．  Ｙａｓｕｋｏ  ａｎｄ  Ｙ  Ｍａｓａｔｏ，  Ｉｎｖｅｎｔｏｒｓ；  Ｊａｐａｎ  Ｐａｔｅｎｔ  Ａｂｓｔｒａｃｔ  Ｐｕｂｌｉｃａｔｉｏｎ  ０９−０３５６２０，  ｐｕｂｌｉｓｈｅｄ  ０７／０２／１９９７）。この形成工程における結果として、ソース及びドレイン間にクラック３０５が形成されるだけではなく、ＰｄＯｘ層が、ここで十分に還元され、導電性となり、ここで、それがソース及びドレイン電極３０１の電気的な部分となる。キヤノン株式会社は、パイロットライン製造における１２８０×７６８×３の画素カウント（約２．９５Ｍ画素）を用いたＨＤＴＶスクリーン上でこの工程を実施することを続けており、これが信頼性のある製造をもたらすことができる工程であることを示している。さらに、その水素センサ開発の一部として、ＡＮＩは、水素ガスにＰｄを露出させることでＰｄの膨張の実際の使用を行っている。水素の放出において、Ｐｄは収縮し、数桁の大きさのＰｄ膜の抵抗変化をもたらすナノクラックを形成する。
【００６６】
電気的なパルスを印加するために、既存の電気試験及び測定装置を使用してもよい。それは、この作業を行うために要求されるものよりかなり高い、２０μｓｅｃほど短く２０ＫＶまでのパルスを印加する既存の装置（電界放出用途向けに設計され組み立てられた）を既に有する。形成するパルスの間に、リアルタイムで工程を監視するためにソースとドレインとの間の抵抗を測定するために試験パルスが印加されてもよい。
【００６７】
（４）能動半導体ナノワイヤーの堆積
微小クラックチャネル構造を形成した後、次の段階では、能動半導体層を堆積する。この微小クラック手法は、ペンタセンなどの有機半導体、炭層カーボンナノチューブ（ＳＷＮＴ）、及び、Ｓｉ、ＧａＮ、ＧａＡｓなどの半導体ナノワイヤーを含む、いくつかの半導体材料を用いて動作してもよい。有機半導体材料は、動作してもよいが、スイッチ電圧は非常に高く（Ｓｉナノワイヤーでは３Ｖ、ペンタセンでは３０Ｖ以下）、この伝導度は、より低く（１ｃｍ２／Ｖ・ｓｅｃ未満）、この装置は、湿度及び他の周囲の汚染物から劣化されることが証明されている。
【００６８】
Ｓｉ及びＧａＮナノワイヤーのインクは、ルーイビル大学から入手してもよい（Ｍ．Ｋ．Ｓｕｎｋａｒａ  ｅｔ  ａｌ．，  “Ｂｕｌｋ  Ｓｙｎｔｈｅｓｉｓ  ｏｆ  Ｓｉ  Ｎａｎｏｗｉｒｅｓ  Ｕｓｉｎｇ  Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  ＶＬＳ  Ｍｅｔｈｏｄ，”  ＡＰＬ，  ７９，  ｐ．１５４６，  ２００１；  Ｈ．  Ｌｉ  ｅｔ  ａｌ．，  “Ｄｉｒｅｃｔｉｏｎ−Ｄｅｐｅｎｄｅｎｔ  Ｈｏｍｏｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ  ｏｆ  ＧａＮ  Ｎａｎｏｗｉｒｅｓ，”  Ａｄｖ．Ｍａｔｅｒ．，１８，ｐ．２１６，２００６）。それらの堆積には、２つの方法が使用されてもよい。１つの方法は、インクジェット印刷を用いてナノワイヤーインクを印刷する；この方法は、ランダムな位置合わせのナノワイヤーを堆積する。他の方法は、位置合わせされたナノワイヤーを堆積するために電気泳動を使用する。
【００６９】
サブタスク４ａ：Ｓｉ及びＧａＮナノワイヤーのインクは、ルーイビル大学から入手してもよい。インク材料のドットのみがＴＦＴチャネルにおいて要求されるので、ＡＮＩは、ハンドヘルドのディスペンシング技術を使用してもよい。このインクは、ナノワイヤーと、蒸発することができる溶媒とからなる。インクが室温で非常に急速に蒸発しないように、オクタノールなどの長鎖アルコールがこのインクに加えられる。硬化中におけるナノワイヤーの劣化を防止するために、ＡＮＩは、真空炉または窒素パージ炉においてこの溶媒を蒸発させてもよい。
【００７０】
サブタスク４ｂ：インクジェット印刷を用いていくつかの装置上に半導体インクの各々を印刷する。圧電型の印刷ヘッドを有する既存の装備を使用する。
【００７１】
サブタスク４ｃ：交流バイアス電気泳動を用いて半導体ナノチューブ及びナノワイヤーを堆積してもよい。位置合わせされたカーボンナノチューブの堆積は、モトローラ社（Ｍｏｔｏｒｏｌａ）における研究によって示された（Ｌ．Ａ．Ｎａｇａｈａｒａ  ｅｔ  ａｌ．，  “Ｄｉｒｅｃｔ  Ｐｌａｃｅｍｅｎｔ  ｏｆ  Ｓｕｓｐｅｎｄｅｄ  ＣＮＴｓ，”  Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．８０，ｐ．３８２６，２００２）。図７は、交流バイアス電気泳動を用いて２つの電極の間に堆積されたＳＷＮＴの高度の直接配置を示すＡＦＭ画像を示す。長原らは、１から３０秒間にわたって０．５から２．５Ｖの５ＭＨｚの信号を印加した電極対上に５０μＬの液滴を単に配置することによってこの工程を例証した。フォトレジストパターンは必要とされなかった。堆積領域をより良好に画定するためにレジスト層をフォトパターニングしてもよい。モトローラ社の工程に従い、大きなウエハから実行された単一のＴＦＴ構造上に一滴のナノワイヤーインクを配置し、電極に接触し、ナノワイヤー層を鍍金してもよい。様々な交流信号レベル及び周波数を用いて調査してもよい。Ｓｉナノワイヤー堆積速度のリアルタイム測定として微小クラックチャネルを横切る抵抗を測定してもよい。
【００７２】
両方の手法において、どれだけ多くの材料が堆積されたかを実証することをこの堆積が完了した後に、ＳＥＭ画像は、選択されたＴＦＴ装置から取られてもよい。
【００７３】
サブタスク４ｄ：ゲートなしで装置のいくつかを電気的に試験し、次いで、誘電体がコーティングされた金属ピンまたはワイヤーを取り付けることによって物理的に付けられたゲート絶縁体及びゲート電極を有して装置のいくつかを電気的に試験してもよい。これは、（５）に移動する前の装置の中間試験として使用してもよい。ゲートがこの装置に直接堆積されないので、ゲート電圧はより高くてもよいが、最終的な装置に期待されるものに近いものであってもよい、オン状態電流レベルなどの他のレベルの性能が測定されてもよい。この点において、最終的なゲート製造を続けるために使用される半導体材料をダウンセレクトしてもよい。
【００７４】
（５）ゲート構造を形成する：
（４）でダウンセレクトされた装置を取り出し、それらを用いてゲート構造を完成する。ゲート絶縁体の選択は、能動半導体に使用される材料の選択と同じほど重要である。多くの材料は、無機材料（ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３など）及び有機材料（ポリビニルフェナル（poly vinilphenal）、ポリイミド、ＰＭＭＡなど）を使用している。ジャング（Ｊａｎｇ）とハン（Ｈａｎ）による再検討は、これらの材料のまとめを提供し、事前の作業のための多くの参照を含む。彼らは、無機材料が使用されているが、基板とその上のＴＦＴ層との間の熱膨張係数に適合するためにプラスチックディスプレイにおいて有機ゲート誘電体を使用することが適切であると結論付けている。一方で、高分子材料もヒストレシス（historesis）に関する多くの問題をもたらす電荷を捕獲することが知られている。
【００７５】
２つの材料を使用してもよい。高分子基板（Ｙ．Ｊｉｎ  ｅｔ  ａｌ．，  Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．８５，ｐ．４４０６，２００３）上のゲート誘電体として示されているＰＭＭＡと、フェニル基が付けられた主鎖のシロキサン結合を特徴とする、熱的に安定で真空適合性のある材料であるＰＰＳＱ（ポリビニルシルセスキオキサン）である。ＰＰＳＱは、それがＳｉＯ骨格を有する高分子であるという点で独特の手法である（図８参照）。それは、ゲート誘電体として多くの利点を与える：それが、２００℃以下で印刷し、硬化することができ、焼きなましの際に低い収縮を有し、高い誘電体降伏電圧を有し、ＳｉＯ骨格は、電荷を捕獲するのを避けるのに役立つ。ゲート誘電体は、スピンコーティングされる。ゲート誘電体にフォトレジストを使用してもよい。これは、ソース及びドレイン電極に対する接触を形成するためのビアを形成するためにパターニングされてもよい。
【００７６】
サブタスク５ａ：タスク２ａと同一の工程を用いて、ＰＭＭＡを用いてゲート誘電体構造をインクジェット印刷する。次いで、ＰＭＭＡを硬化する。
【００７７】
サブタスク５ｂ：ＰＰＷＱを用いてＰＰＳＱゲート誘電体構造をスクリーン印刷してもよい。
【００７８】
サブタスク５ｃ：ゲート電極は、次いで、Ａｇ金属の電子ビーム蒸着を用いてシャドーマスクを介して蒸着される。ソース／ドレイン層がタスク２で行われたようにインクジェット印刷によってこの層を堆積することも可能である。できるだけ速く装置の試験を始めるための速い転換を得るためにシャドーマスク蒸着手法を使用してもよい。
【符号の説明】
【００７９】
３０１  ソース／ドレイン電極
３０２  ガラス基板
３０３  ＰｄＯ層
３０５  微小クラック
３０６  半導体ナノワイヤー層
３０７  ゲート誘電体層
３０８  ゲート電極
【図１】
2010507223.tif 000007
【図２Ａ】
2010507223.tif 000008
【図２Ｂ】
2010507223.tif 000009
【図３Ａ】
2010507223.tif 000010
【図３Ｂ】
2010507223.tif 000011
【図３Ｃ】
2010507223.tif 000012
【図３Ｄ】
2010507223.tif 000013
【図３Ｅ】
2010507223.tif 000014
【図６】
2010507223.tif 000015
【図７】
2010507223.tif 000016
【図８】
2010507223.tif 000017
【図４】
2010507223.tif 000018
【図５】
2010507223.tif 000019
【国際調査報告】
2010507223.tif 000020
2010507223.tif 000021
2010507223.tif 000022