(57)【要約】メモリ装置が、メモリアレイと、メモリアレイに結合された少なくとも１つのバッファと、バッファに結合された試験回路とを含む。バッファは、試験回路によって生成された制御信号の少なくとも一部に基づいて、バッファの第１の入力と第２の入力をバッファの所与の出力部に多重化するように構成されたスイッチング回路を含む。制御信号は、メモリ装置の試験動作モードを示す試験信号とメモリ装置のパワーダウン動作モードを示すパワーダウン信号の両方の関数として生成される。バッファは、パワーダウン動作モードでバッファによって消費される電流量を低減するための、制御信号に応答する電流低減回路をさらに含む。バッファは、メモリ装置の入力データ・バッファまたはアドレス・バッファを含むことができる。
2010537356.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイと、
前記メモリアレイに結合された少なくとも１つのバッファと、
前記バッファに結合された試験回路と
を含むメモリ装置であって、
前記バッファが、前記試験回路によって生成された制御信号の少なくとも一部に基づいて、前記バッファの第１の入力と第２の入力を前記バッファの所与の出力部に多重化するように構成されたスイッチング回路を含み、
前記制御信号が、前記メモリ装置の試験動作モードを示す試験信号と前記メモリ装置のパワーダウン動作モードを示すパワーダウン信号の両方の関数として生成され、
前記バッファが、前記パワーダウン動作モードで前記バッファによって消費される電流量を低減するための、前記制御信号に応答する電流低減回路をさらに含む、メモリ装置。
【請求項２】
前記バッファが入力データ・バッファを含む、請求項１に記載のメモリ装置。
【請求項３】
前記バッファがアドレス・バッファを含む、請求項１に記載のメモリ装置。
【請求項４】
前記試験回路が前記メモリ装置の組込み型自己試験回路を含む、請求項１に記載のメモリ装置。
【請求項５】
前記試験回路が、前記試験信号およびパワーダウン信号をそれぞれ受け取るための第１の入力部および第２の入力部を有する第１の論理ゲートを含む、請求項１に記載のメモリ装置。
【請求項６】
前記試験回路が、前記第１の論理ゲートの出力を受け取るための第１の入力部と前記パワーダウン信号を受け取るための第２の入力部とを有する第２の論理ゲートをさらに含む、請求項５に記載のメモリ装置。
【請求項７】
前記制御信号が、前記第１および第２の論理ゲートの少なくとも一方の出力を含む、請求項６に記載のメモリ装置。
【請求項８】
前記第１および第２の論理ゲートがＮＡＮＤゲートを含む、請求項６に記載のメモリ装置。
【請求項９】
前記第１および第２の論理ゲートがＮＯＲゲートを含む、請求項６に記載のメモリ装置。
【請求項１０】
前記電流低減回路が、前記バッファの電源ノードと前記バッファの前記所与の出力部との間に結合されたソース端子およびドレイン端子と、前記試験回路から前記制御信号を受け取るゲート端子とを有する電界効果トランジスタを含む、請求項１に記載のメモリ装置。
【請求項１１】
前記電界効果トランジスタが、前記バッファの接地端子と前記バッファの前記所与の出力部との間に結合されたソース端子およびドレイン端子を有するＮ型電界効果トランジスタを含む、請求項１０に記載のメモリ装置。
【請求項１２】
前記電界効果トランジスタが、前記バッファのＶＤＤ端子と前記バッファの前記所与の出力部との間に結合されたソース端子およびドレイン端子を有するＰ型電界効果トランジスタを含む、請求項１０に記載のメモリ装置。
【請求項１３】
独立型メモリ装置を含む、請求項１に記載のメモリ装置。
【請求項１４】
内蔵型メモリ装置を含む、請求項１に記載のメモリ装置。
【請求項１５】
請求項１に記載のメモリ装置を含む集積回路。
【請求項１６】
メモリアレイおよび試験回路を含むメモリ装置に使用するためのバッファであって、
前記試験回路によって生成された制御信号の少なくとも一部に基づいて、前記バッファの第１の入力と第２の入力を前記バッファの所与の出力部に多重化するように構成されたスイッチング回路と、
前記メモリ装置のパワーダウン動作モードで前記バッファによって消費される電流量を低減ための、前記スイッチング回路に結合されかつ前記制御信号に応答する電流低減回路と
を含み、
前記制御信号が、前記メモリ装置の試験動作モードを示す試験信号と前記パワーダウン動作モードを示すパワーダウン信号の両方の関数として生成される、バッファ。
【請求項１７】
請求項１６に記載のバッファを含む集積回路。
【請求項１８】
メモリアレイおよび試験回路を含むメモリ装置で使用する方法であって、
前記試験回路によって生成された制御信号の少なくとも一部に基づいて、前記バッファの第１の入力と第２の入力を前記バッファの所与の出力部に多重化するステップであって、前記制御信号が、前記メモリ装置の試験動作モードを示す試験信号と前記メモリ装置のパワーダウン動作モードを示すパワーダウン信号の両方の関数として生成される、ステップと、
前記制御信号に応答して、前記パワーダウン動作モードで前記バッファによって消費される電流量を低減するステップと
含む方法。
【請求項１９】
前記低減するステップが、前記バッファ内の電界効果トランジスタの導通状態を変えるステップを含み、前記電界効果トランジスタが、前記バッファの電源ノードと前記バッファの前記所与の出力部との間に結合されたソース端子およびドレイン端子と、前記試験回路から前記制御信号を受け取るゲート端子とを有する、請求項１８に記載の方法。
【請求項２０】
請求項１８に記載の方法を実施するための実行可能なプログラムコードを含むコンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には半導体メモリ装置に関し、より詳細には、かかる装置におけるバッファ電流をパワーダウン動作モード時に低減するための技法に関する。
【背景技術】
【０００２】
半導体メモリ装置は一般に、入力データ・バッファおよびアドレス・バッファを含むいくつかのバッファを含む。また、かかるメモリ装置は一般に、データが装置のメモリアレイ内のメモリセルに書き込まれるかまたはそれから読み出される通常モードまたは機能モードと、メモリ回路の大部分がディスエーブルあるいは非アクティブ状態であるパワーダウン・モードとを含む少なくとも２つのモードで動作する。
【０００３】
慣例では、所与のメモリ装置の入力データ・バッファおよびアドレス・バッファは、所与の装置がパワーダウン・モードにあるときでも大きな電流を引き出すことがある。これは、所与のメモリ装置がパワーダウン・モードにあるときでも、かかるバッファが一般に、上位メモリ・システム内でアクティブ状態のままである外部のデータバスおよびアドレスバスに結合されており、外部のデータバスおよびアドレスバスがアクティブ状態であることにより、動的電流（ｄｙｎａｍｉｃ  ｃｕｒｒｅｎｔ）が入力データ・バッファおよびアドレス・バッファによって引き出されることになるからである。
【０００４】
この問題を軽減しようとする以前の試みは、組合せ論理ゲートおよび追加の制御信号を利用して、入力データ・バッファおよびアドレス・バッファを、それらのバッファを含むメモリ装置がパワーダウン・モードに入ったときにディスエーブルにするというものであった。不具合なことに、この手法は、装置が機能モードにあるときにバッファの性能に過度に影響を与えるという点で不十分である。例えば、このように構成されたバッファは、より長いセットアップ時間を必要とし、それによってバッファが動作できる速度を低下させる可能性がある。さらに、この手法で利用される組合せ論理ゲートの実施には、一般に多数のトランジスタを必要とし、それによって装置の回路領域を著しく増大させる。最後に、制御信号は、一般に多数の異なるバッファに関連する論理ゲートに印加されなければならず、したがって重負荷を駆動できるようにする形で生成されなければならない。この種の制御信号は、大きな電流を消費しかつ大きな回路領域を占める駆動回路を必要とするので、生成するのが困難となりうる。
【先行技術文献】
【特許文献】
【０００５】
ＰＣＴ国際出願番号ＰＣＴ／ＵＳ０７／６７５０２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、メモリ装置がパワーダウン・モードにあるときには入力データ・バッファおよびアドレス・バッファによる動的電流の消費を低減し、メモリ装置が機能モードにあるときにはこれらのバッファの性能に悪影響を与えない改良された手法の必要性が存在することは、明らかである。
【課題を解決するための手段】
【０００７】
本発明は、例示的な実施形態のうちの１つまたは複数において、パワーダウン動作モードにあるメモリ装置内の入力データ・バッファおよびアドレス・バッファによって消費される動的電流を低減するための技法を提供する。これらの技法は、バッファの組込み型自己試験（ＢＩＳＴ）回路を利用して、機能動作モード（ｆｕｎｃｔｉｏａｌ  ｍｏｄｅ  ｏｆ  ｏｐｅｒａｔｉｏｎ）でバッファの性能に影響を与えずかつメモリ装置の回路領域または消費電力をあまり増大させない態様で、バッファをパワーダウン・モード時にディスエーブルにするための制御信号を生成する。
【０００８】
本発明の一態様によれば、メモリ装置が、メモリアレイと、メモリアレイに結合された少なくとも１つのバッファと、バッファに結合された試験回路とを含む。バッファは、試験回路によって生成された制御信号の少なくとも一部に基づいて、バッファの第１の入力と第２の入力をバッファの所与の出力部に多重化するように構成されたスイッチング回路を含む。制御信号は、メモリ装置の試験動作モード（ｔｅｓｔ  ｍｏｄｅ  ｏｆ  ｏｐｅｒａｔｉｏｎ）を示す試験信号とメモリ装置のパワーダウン動作モード（ｐｏｗｅｒ−ｄｏｗｎ  ｍｏｄｅ  ｏｆ  ｏｐｅｒａｔｉｏｎ）を示すパワーダウン信号の両方の関数として生成される。バッファは、パワーダウン動作モードでバッファによって消費される電流量を低減するための、制御信号に応答する電流低減回路をさらに含む。バッファは、メモリ装置の入力データ・バッファまたはアドレス・バッファを含むことができる。
【０００９】
例示的な一実施形態では、試験回路は、メモリ装置の組込み型自己試験回路を含み、試験信号およびパワーダウン信号をそれぞれ受け取るための第１の入力部および第２の入力部を有する第１の論理ゲート、ならびに第１の論理ゲートの出力を受け取るための第１の入力部とパワーダウン信号を受け取るための第２の入力部とを有する第２の論理ゲートを含む。制御信号は、第１および第２の論理ゲートの少なくとも一方の出力を含むことができる。論理ゲートは、ＮＡＮＤゲートまたはＮＯＲゲートを含むことができる。
【００１０】
電流低減回路は、バッファの電源ノードとバッファの所与の出力部との間に結合されたソース端子およびドレイン端子と、試験回路から制御信号を受け取るゲート端子とを有する電界効果トランジスタを含むことができる。より具体的な実施例としては、電界効果トランジスタは、バッファの接地端子とバッファの所与の出力部との間に結合されたソース端子およびドレイン端子を有するＮ型電界効果トランジスタを含むことができる。別の実施例としては、電界効果トランジスタは、バッファのＶＤＤ端子とバッファの所与の出力部との間に結合されたソース端子およびドレイン端子を有するＰ型電界効果トランジスタを含むことができる。
【００１１】
本発明によるメモリ装置は、例えば、パッケージ集積回路などの独立型メモリ装置として、あるいはプロセッサまたは他の装置の内蔵メモリとして実施されうる。
【図面の簡単な説明】
【００１２】
【図１】本発明の例示的な一実施形態での、入力データ・バッファおよびアドレス・バッファを有する半導体メモリ装置を示す図である。
【図２】パワーダウン電流低減なしに構成された、入力データ・バッファおよびアドレス・バッファの所与の一方と関連する試験回路の一部を示す図である。
【図３】パワーダウン電流低減を実施するように構成された、図２のバッファおよび関連する試験回路の別の実施形態の一部を示す図である。
【図４】パワーダウン電流低減を実施するように構成された、図２のバッファおよび関連する試験回路の別の実施形態の一部を示す図である。
【発明を実施するための形態】
【００１３】
本発明について、本明細書では、例示的な半導体メモリ装置と関連する入力データ・バッファおよびアドレス・バッファに関連して説明する。しかし、本発明は、より一般的に任意の半導体メモリ装置に適用可能であり、例示的な実施形態に関連して具体的に示されるバッファ回路以外のバッファ回路を使用して実施されうることが理解されるべきである。
【００１４】
図１に、本発明の例示的な一実施形態によるメモリ装置１００の簡略図を示す。メモリ装置１００は、データを記憶するように構成された複数のメモリセル１０５を有するメモリアレイ１０２を含む。各メモリセルは、単一ビットのデータを記憶するように構成されうるが、他のタイプのセルが他の実施形態に使用されてもよい。各セル１０５は、対応する行すなわちワード線１１５および列すなわちビット線１２０に結合される。メモリアレイは、２Ｎ本の列と２Ｍ本の行とで配列された、セルを含むアレイとして例示的に示されているが、他の配列も可能である。セルのうちの特定のセルは、適切な行アドレスおよび列アドレスをそれぞれ行デコーダ１２５および列デコーダ１３０に適用することによって、それからデータを読み書きするために活性化されうる。メモリ装置１００の他の要素としては、ゲートおよびセンス増幅器要素１３５、入力データ・バッファ１４０、出力データ・バッファ１４５、およびアドレス・バッファ１５０がある。
【００１５】
入力データ・バッファ１４０は、アレイに書き込まれるべきデータを記憶し、出力データ・バッファ１４５は、アレイから読み出されたデータを記憶する。アドレス・バッファ１５０は、アレイにデータを書き込みかつそのアレイからデータを読み出す際に使用される行アドレスおよび列アドレスを記憶する。アレイ１０２などのメモリアレイにデータを書き込みかつそのアレイからデータを読み出すための多くの技法が、当技術分野ではよく理解されており、したがって、そのような技法について本明細書で詳細には説明しない。
【００１６】
メモリ装置１００には、組込み型自己試験（ＢＩＳＴ）回路１６０も含まれる。この実施形態でのＢＩＳＴ回路は、図のように、入力データ・バッファ１４０およびアドレス・バッファ１５０に結合される。例示の実施形態では、ＢＩＳＴ回路は、制御信号を、メモリ装置の試験動作モードを示す試験信号とメモリ装置のパワーダウン動作モードを示すパワーダウン信号の両方の関数として生成する。この種の制御信号生成の実施例については、図３および４に関連して以下でより詳細に説明する。ＢＩＳＴ回路自体は、より一般には本明細書で「試験回路」と称されるものの実施例と見なすことができる。かかる試験回路は、試験信号発生器やレジスタなどのメモリ装置の形で広く実施されているＢＩＳＴ回路または他のタイプの試験回路に典型的に見られる従来の要素を含むことができる。
【００１７】
メモリアレイ１０２は、図１ではセル１０５とそれに関連するワード線１１５およびビット線１２０とを含むものとして識別されるが、本明細書で使用される「メモリアレイ」という用語は、広義に解釈されるためのものであり、入力または出力データ・バッファ、列または行デコーダ、ゲート要素、センス増幅器などの１つまたは複数の関連する要素を網羅することができる。例えば、本明細書と共に本発明の譲渡人に譲渡されかつ参照により本明細書に組み込まれている、２００７年４月２６日に出願した「Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃａｐａｂｉｌｉｔｙ  ａｎｄ  Ｅｆｆｉｃｉｅｎｔ  Ｐａｒｔｉａｌ  Ｗｏｒｄ  Ｗｒｉｔｅ  Ｏｐｅｒａｔｉｏｎ」という名称のＰＣＴ国際出願番号ＰＣＴ／ＵＳ０７／６７５０２に記載されているように、メモリアレイ１０２の所与の実施が、局所的センス増幅器および全体的センス増幅器を含むことができ、したがって、ゲートおよびセンス増幅器要素１３５は、図１に示されているように別々の要素として構成されるのではなく、アレイ全体にわたって分散される。
【００１８】
メモリ装置１００は、多くのタイプの独立型または内蔵型メモリ、例えばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）もしくはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、電気的消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、磁気ＲＡＭ（ＭＲＡＭ）、強誘電体ＲＡＭ（ＦＲＡＭ）、相変換メモリ（ＰＣＲＡＭ）などを含むことができることに留意すべきである。また、前述のように、他のタイプのメモリセル構成も使用されうる。例えば、アレイ１０２内のメモリセルは、それぞれが２ビット以上のデータを記憶するように構成されたマルチレベルセルとすることができる。したがって、本発明は、メモリ装置に利用される特定の記憶装置またはアクセス機構によって限定されるものではない。
【００１９】
図１に示されているようなメモリ装置１００は、具体的に示されているものに加えてまたはそれの代わりに、かかるメモリ装置の従来の実施によく見られるタイプの要素を１つまたは複数含む他の要素を含むことができる。例えば、メモリは、従来の誤り訂正コーディング（ＥＣＣ）を利用して誤りの検出および訂正を実行するためのデコードおよび訂正回路を含むことができる。これらおよびその他の従来の要素は、当業者にはよく理解されているので、本明細書で詳細には説明しない。図１に示されている要素の特定の配置が、単に例示的な実施例として提示されていることも理解されるべきである。より具体的には前述のように、本発明は、多くのタイプのメモリを使用して実施することができ、特定のメモリ装置構成に限定されるものではない。当業者なら、多種多様な他のメモリ装置構成が本発明の実施に使用されうることを認識するであろう。
【００２０】
前述のように、従来の入力データ・バッファおよびアドレス・バッファは、そのようなバッファを組み込んだメモリ装置がパワーダウン動作モードになったときに、バッファが依然としてかなりの量の動的電流を消費する可能性があるという点で不十分である。例示の実施形態は、ＢＩＳＴ回路１６０によって生成された制御信号を用いて、パワーダウン電流低減を組み入れるように入力データ・バッファ１４０とアドレス・バッファ１５０の一方または両方を構成することより、従来技術のこうした不備を克服する。有利には、そのような電流低減は、機能動作モードでバッファの性能に影響を及ぼさずかつ大きな付加回路を必要としない態様で提供される。
【００２１】
例示の実施形態は、ＢＩＳＴ動作モードなどの試験動作モードを支援するための多重化能力を組み入れたバッファを利用する。そのようなバッファの一実施例が、図２に示されているバッファ２００である。このバッファは、入力データ・バッファ１４０またはアドレス・バッファ１５０の一部を含むものと見なされうる。説明を簡単かつ明瞭にするためにバッファの一部しか示されていないが、典型的な実施は、かかる部分の複数のインスタンスを含み、対応する試験モード入力信号線で多重化されるそれぞれ別々の機能モード入力信号線に対して１つである。
【００２２】
バッファ２００に関連するのが、図のように直列接続されたインバータＩ１およびＩ２を含む制御信号発生器２１０である。動作中、インバータＩ１の入力部に印加されたＢＩＳＴ信号は、装置の機能モードとＢＩＳＴモードから選択するために使用される。インバータＩ１の出力は、インバータＩ２への入力として印加される。インバータＩ２の出力は制御信号ＢＩＳＴＴであり、その補数ＢＩＳＴＣはインバータＩ１の出力部に存在する。本明細書に使用されている「制御信号」という用語は、広義に解釈されるべきものであり、例として、所与の信号、その補数、または所与の信号とその補数の両方、ならびに他の関連信号の組、例えば一方の動作モードでは相補的でよいが、もう一方の動作モードでは相補的でなくてもよい１対の信号を意味しうることが留意されるべきである。したがって、図２の構成では、信号ＢＩＳＴＴまたはその補数ＢＩＳＴＣはそれぞれ、制御信号と見なすことができ、あるいはその両方が、制御信号を集合的に含むものと見なすこともできる。
【００２３】
バッファ２００は、発生器２１０によって生成された制御信号の少なくとも一部に基づいて、２つのバッファ入力ＡおよびＡＭの一方を所与のバッファ出力ノードＭＵＸに多重化するように構成されたスイッチング回路を含む。制御信号発生器２１０は、この実施形態におけるＢＩＳＴ回路１６０の一部であると想定される。入力Ａは、入力データまたはアドレス信号をバッファに機能動作モードで供給するために使用される通常データまたはアドレス入力であり、入力ＡＭは、試験データまたはアドレス信号をバッファに試験動作モードで供給するために使用される試験データまたはアドレス入力であると想定される。
【００２４】
図２の構成では、信号発生器２１０は、試験動作モードを示すＢＩＳＴ信号から、信号ＢＩＳＴＴとその補数ＢＩＳＴＣを含む制御信号を生成する。バッファ２００のスイッチング回路は、図示のように配置された、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタＮ１、Ｎ２、Ｎ３およびＮ４と、Ｐ型ＭＯＳ（ＰＭＯＳ）電界効果トランジスタＰ１、Ｐ２、Ｐ３およびＰ４とを含む。ＢＩＳＴＴ信号はＮ３およびＰ４のゲートに印加され、その補数ＢＩＳＴＣはＰ３およびＮ４のゲートに印加される。
【００２５】
ＢＩＳＴＴ信号とその補数ＢＩＳＴＣは、バッファ入力ＡおよびＡＭのバッファ出力ノードＭＵＸへの多重化を制御する。より詳細には、機能動作モードでは、ＢＩＳＴ信号は論理ローレベルにあり、したがって、ＢＩＳＴＴ信号およびＢＩＳＴＣ信号はそれぞれ論理ローレベルおよび論理ハイレベルにある。したがって、トランジスタＮ３およびＰ３はオフであり、トランジスタＮ４およびＰ４はオンであり、したがって、通常入力Ａは、トランジスタＮ２およびＰ２の動作によって出力ノードＭＵＸに印加される。同様に、ＢＩＳＴ動作モードでは、ＢＩＳＴ信号は論理ハイレベルにあり、したがって、ＢＩＳＴＴ信号およびＢＩＳＴＣ信号はそれぞれ論理ハイレベルおよび論理ローレベルにある。したがって、トランジスタＮ３およびＰ３はオンであり、トランジスタＮ４およびＰ４はオフであり、したがって、試験入力ＡＭは、トランジスタＮ１およびＰ１の動作によって出力ノードＭＵＸに印加される。
【００２６】
図２に示されている構成は、パワーダウン電流低減を含まない。したがって、所与のメモリ装置がパワーダウン・モードにあるときでも、入力信号ＡおよびＡＭが、上位メモリ・システム内でアクティブ状態のままである外部のデータバスまたはアドレスバスを介して供給される場合、そのような外部のバスがアクティブ状態であることにより、動的電流がバッファ２００によって引き出されるという望ましくない状況となりうる。
【００２７】
この問題は、図３および４の例示的な実施形態において、制御信号がメモリ装置の試験動作モードを示す試験信号とメモリ装置のパワーダウン動作モードを示すパワーダウン信号の両方の関数として生成されるように、試験回路の制御信号発生器を構成することによって克服される。さらに、バッファは、パワーダウン動作モードでバッファによって消費される電流量を低減するための、制御信号に応答する電流低減回路を含むように構成される。電流低減回路は、後で分かるように、対応する試験モード入力信号線で多重化されるそれぞれ別々の機能モード入力信号線に対してただ１つの付加トランジスタを使用して実施されうる。
【００２８】
最初に図３を参照すると、この実施形態でのＢＩＳＴ回路１６０は、ＮＡＮＤ１およびＮＡＮＤ２で示す１対のＮＡＮＤゲートを含む制御信号発生器３１０を含む。第１のゲートＮＡＮＤ１は、ＢＩＳＴ信号およびＰＤバーで示すパワーダウン信号をそれぞれ受け取るための第１の入力部および第２の入力部を有する。信号ＰＤバーは、ＰＤで示すパワーダウン信号の補数と想定される。第２のゲートＮＡＮＤ２は、第１のゲートＮＡＮＤ１の出力を受け取るための第１の入力部とパワーダウン信号ＰＤバーを受け取るための第２の入力部とを有する。この実施形態での制御信号は、ＮＡＮＤ１の出力に信号ＢＩＳＴＣを含む。
【００２９】
バッファ３００は、トランジスタＰ１〜Ｐ４およびＮ１〜Ｎ４と、入力ＡおよびＡＭと、出力ノードＭＵＸとを含み、すべてが図２に関連して先に説明したように構成される。この回路は、トランジスタＮ１に並列接続された追加のＮＭＯＳトランジスタＮ５を含む電流低減回路をさらに含む。Ｎ５のゲートはＢＩＳＴＣ信号を受け取る。トランジスタＰ１〜Ｐ４およびＮ１〜Ｎ４を含むスイッチング回路は、信号ＢＩＳＴＴおよびＢＩＳＴＣを用いて、したがってトランジスタＮ５を含む電流低減回路に印加された制御信号ＢＩＳＴＣの少なくとも一部に基づいた態様で、バッファの入力ＡおよびＡＭを出力ノードＭＵＸに多重化するよう作動する。
【００３０】
パワーダウン動作モードでは、信号ＰＤバーは論理ローレベルにあり、それによってＢＩＳＴＴ信号とＢＩＳＴＣ信号の両方を論理ハイレベルにする。ＢＩＳＴＴとＢＩＳＴＣはどちらもハイであるので、バッファ３００の出力ノードＭＵＸは、トランジスタＮ３およびＮ５によってローにプルされ、入力ＡおよびＡＭやＢＩＳＴ信号の論理レベルにかかわらず、パワーダウン・モード時にローのままである。
【００３１】
機能動作モードでは、信号ＰＤバーは論理ハイレベルにあり、ＢＩＳＴ信号は論理ローレベルにある。したがって、ＢＩＳＴＴ信号およびＢＩＳＴＣ信号は、それぞれ論理ローレベルおよび論理ハイレベルにある。トランジスタＮ４およびＰ４はオンである。トランジスタＮ３およびＰ３はオフであり、トランジスタＮ５もオフであり、したがってトランジスタＮ５は出力ノードＭＵＸに影響を与えない。したがって、トランジスタＮ５を含む電流低減回路の付加は、機能動作モードでバッファ３００の性能に全く影響しない。
【００３２】
試験動作モードでは、信号ＰＤバーは論理ハイレベルにあり、ＢＩＳＴ信号も論理ハイレベルにある。したがって、ＢＩＳＴＴ信号およびＢＩＳＴＣ信号は、それぞれ論理ハイレベルおよび論理ローレベルにある。トランジスタＮ３およびＰ３はオンである。トランジスタＮ４およびＰ４はオフであり、トランジスタＮ５もオフである。
【００３３】
図４に別の例示的な実施形態を示す。この実施形態でのＢＩＳＴ回路１６０は、ＮＯＲ１およびＮＯＲ２で示す１対のＮＯＲゲートを含む制御信号発生器４１０を含む。第１のゲートＮＯＲ１は、ＢＩＳＴ信号およびパワーダウン信号ＰＤをそれぞれ受け取るための第１の入力部および第２の入力部を有する。第２のゲートＮＯＲ２は、第１のゲートＮＯＲ１の出力を受け取るための第１の入力部とパワーダウン信号ＰＤを受け取るための第２の入力部とを有する。この実施形態での制御信号は、ＮＯＲ２の出力に信号ＢＩＳＴＴを含む。
【００３４】
バッファ４００は、トランジスタＰ１〜Ｐ４およびＮ１〜Ｎ４と、入力ＡおよびＡＭと、出力ノードＭＵＸとを含み、すべてが図２に関連して先に説明したように構成される。この回路は、トランジスタＰ１に並列接続された追加のＰＭＯＳトランジスタＰ５を含む電流低減回路をさらに含む。Ｐ５のゲートはＢＩＳＴＴ信号を受け取る。トランジスタＰ１〜Ｐ４およびＮ１〜Ｎ４を含むスイッチング回路は、信号ＢＩＳＴＴおよびＢＩＳＴＣを用いて、したがってトランジスタＰ５を含む電流低減回路に印加された制御信号ＢＩＳＴＴの少なくとも一部に基づいた態様で、バッファの入力ＡおよびＡＭを出力ノードＭＵＸに多重化するよう作動する。
【００３５】
パワーダウン動作モードでは、信号ＰＤは論理ハイレベルにあり、それによってＢＩＳＴＴ信号とＢＩＳＴＣ信号の両方を論理ローレベルにする。ＢＩＳＴＴとＢＩＳＴＣはどちらもローであるので、バッファ４００の出力ノードＭＵＸは、トランジスタＰ３およびＰ５によってハイにプルされ、入力ＡおよびＡＭやＢＩＳＴ信号の論理レベルにかかわらず、パワーダウン・モード時にハイのままである。
【００３６】
機能動作モードでは、信号ＰＤは論理ローレベルにあり、ＢＩＳＴ信号も論理ローレベルにある。したがって、ＢＩＳＴＴ信号およびＢＩＳＴＣ信号は、それぞれ論理ローレベルおよび論理ハイレベルにある。トランジスタＮ４およびＰ４はオンである。トランジスタＮ３およびＰ３はオフであり、トランジスタＰ５もオフであり、したがってトランジスタＰ５は出力ノードＭＵＸに影響を与えない。したがって、トランジスタＰ５を含む電流低減回路の付加は、機能動作モードでバッファ４００の性能に全く影響しない。
【００３７】
試験動作モードでは、信号ＰＤは論理ローレベルにあり、ＢＩＳＴ信号は論理ハイレベルにある。したがって、ＢＩＳＴＴ信号およびＢＩＳＴＣ信号は、それぞれ論理ハイレベルおよび論理ローレベルにある。トランジスタＮ３およびＰ３はオンである。トランジスタＮ４およびＰ４はオフであり、トランジスタＰ５もオフである。
【００３８】
図３および４の実施形態から、所与のバッファのＭＵＸノードは、パワーダウン動作モード時に好ましい論理ハイ状態または論理ロー状態に設定されうることが明らかである。例えば、所与のバッファ信号がパワーダウン・モード時に論理ハイレベルで対応するＭＵＸノードを有することが望ましい場合に、図４の回路が実施されることになり、他のバッファ信号がパワーダウン・モード時に論理ローレベルで対応するＭＵＸノードを有することが望ましい場合に、図３の回路が実施されることになる。したがって、所与のメモリ装置は、パワーダウン・モード時にＭＵＸノードの所望の状態に応じて、特定のバッファ信号では図３の回路を利用することができ、その他の信号では図４の回路を利用することができる。そのような手法は、チップセレクト信号やチップイネーブル信号を利用する設計の自由度を高める。というのは、そのような信号は通常、パワーダウン・モード時に非選択状態またはディスエーブル状態にあるからである。例えば、パワーダウン・モード時に所与のバッファのＭＵＸノードを特定の状態に設定することにより、チップイネーブル信号によってディスエーブルにされるメモリ内の回路はすべて、追加の論理、制御信号またはトランジスタを必要とせずに、非アクティブ状態にされうる。
【００３９】
図３および４に示されている特定のバッファおよび試験回路構成は、他の実施形態で変更されうることを理解すべきである。他のタイプのスイッチング回路および電流低減回路が使用されてもよい。また、他のタイプの制御信号および関連する制御信号発生器、より一般的には他の試験回路が本発明の実施に使用されてもよい。
【００４０】
前述のように、上記の実施形態は、それらがパワーダウン動作モードにあるメモリ装置内の入力データ・バッファまたはアドレス・バッファによって引き出される動的電流を著しく低減するという点で有利である。この進歩は、バッファの機能モード性能に影響を与えずかつ大量の付加回路を必要とせずに達成される。３１０または４１０に示されているタイプの単一ＢＩＳＴ回路は、回路３００または４００の複数のインスタンスを有するバッファを駆動するために使用することができる。したがって、メモリ装置の回路領域はそれほど増大しない。
【００４１】
本発明に従って構成された所与のメモリ装置は、独立型メモリ装置、例えば上位回路板または他のシステムへの組込みに適したパッケージ化された集積回路メモリ装置として実施されうる。メモリが例えばメモリ装置に結合された付加回路を含むプロセッサまたは他のタイプの集積回路装置に埋め込まれうる、内蔵型メモリ装置などの他のタイプの実施も可能である。より詳細には、本明細書に記載のメモリ装置は、マイクロプロセッサ、中央処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、または他のタイプのプロセッサもしくは集積回路装置の内蔵メモリを含むことができる。
【００４２】
本発明の集積回路の実施では、複数の集積回路ダイが、通常はウェハの表面上に繰返しパターンで形成される。かかるダイはそれぞれ、本明細書に記載の装置を含むことができ、他の構造または回路を含むこともできる。ダイは、ウェハから切断され、すなわちさいの目に切られ、次いで集積回路としてパッケージ化される。当業者なら、ウェハをさいの目に切りダイをパッケージ化してパッケージ集積回路を生産する方法を知っているはずである。そのように製造された集積回路は、本発明の一部と見なされる。
【００４３】
ここでも、上述の本発明の実施形態は一例にすぎないことを強調しておく。例えば、他の実施形態は、既述の機能を実施するために、メモリアレイ、バッファ回路、スイッチング回路、試験回路、電流低減回路、ならびに関連する論理素子およびスイッチング素子の様々なタイプおよび構成を使用することができる。以下の特許請求の範囲内にある、これらおよびその他の多くの代替実施形態は、当業者には明らかであろう。
【図１】
2010537356.tif 000003
【図２】
2010537356.tif 000004
【図３】
2010537356.tif 000005
【図４】
2010537356.tif 000006
【手続補正書】
【提出日】平成22年6月9日(2010.6.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアレイと、
前記メモリアレイに結合された少なくとも１つのバッファと、
前記バッファに結合された試験回路と
を含むメモリ装置であって、
前記バッファが、前記試験回路によって生成された制御信号の少なくとも一部に基づいて、前記バッファの第１の入力と第２の入力を前記バッファの所与の出力部に多重化するように構成されたスイッチング回路を含み、
前記制御信号が、前記メモリ装置の試験動作モードを示す試験信号と前記メモリ装置のパワーダウン動作モードを示すパワーダウン信号の両方の関数として生成され、
前記バッファが、前記パワーダウン動作モードで前記バッファによって消費される電流量を低減するための、前記制御信号に応答する電流低減回路をさらに含む、メモリ装置。
【請求項２】
前記試験回路が、前記試験信号およびパワーダウン信号をそれぞれ受け取るための第１の入力部および第２の入力部を有する第１の論理ゲートを含む、請求項１に記載のメモリ装置。
【請求項３】
前記試験回路が、前記第１の論理ゲートの出力を受け取るための第１の入力部と前記パワーダウン信号を受け取るための第２の入力部とを有する第２の論理ゲートをさらに含む、請求項２に記載のメモリ装置。
【請求項４】
前記制御信号が、前記第１および第２の論理ゲートの少なくとも一方の出力を含む、請求項３に記載のメモリ装置。
【請求項５】
前記第１および第２の論理ゲートがＮＡＮＤゲートを含む、請求項３に記載のメモリ装置。
【請求項６】
前記第１および第２の論理ゲートがＮＯＲゲートを含む、請求項３に記載のメモリ装置。
【請求項７】
前記電流低減回路が、前記バッファの電源ノードと前記バッファの前記所与の出力部との間に結合されたソース端子およびドレイン端子と、前記試験回路から前記制御信号を受け取るゲート端子とを有する電界効果トランジスタを含む、請求項１に記載のメモリ装置。
【請求項８】
前記電界効果トランジスタが、前記バッファの接地端子と前記バッファの前記所与の出力部との間に結合されたソース端子およびドレイン端子を有するＮ型電界効果トランジスタを含む、請求項７に記載のメモリ装置。
【請求項９】
前記電界効果トランジスタが、前記バッファのＶＤＤ端子と前記バッファの前記所与の出力部との間に結合されたソース端子およびドレイン端子を有するＰ型電界効果トランジスタを含む、請求項７に記載のメモリ装置。
【請求項１０】
請求項１に記載のメモリ装置を含む集積回路。
【請求項１１】
メモリアレイおよび試験回路を含むメモリ装置で使用する方法であって、
前記試験回路によって生成された制御信号の少なくとも一部に基づいて、前記バッファの第１の入力と第２の入力を前記バッファの所与の出力部に多重化するステップであって、前記制御信号が、前記メモリ装置の試験動作モードを示す試験信号と前記メモリ装置のパワーダウン動作モードを示すパワーダウン信号の両方の関数として生成される、ステップと、
前記制御信号に応答して、前記パワーダウン動作モードで前記バッファによって消費される電流量を低減するステップと
含む方法。
【請求項１２】
請求項１１に記載の方法を実施するための実行可能なプログラムコードを含むコンピュータ可読記憶媒体。
【国際調査報告】
2010537356.tif 000007
2010537356.tif 000008