(57)【要約】  製造後に検出された１つまたは複数の不良メモリ・セルを取り換えるための冗長メモリ・セルを有するリペアブル・メモリ・アレイ（３０１）を具備するシステム。システムは、１つまたは複数の動作パラメータ、たとえば動作電流、動作電圧、抵抗、キャパシタンス、タイミング特性、および動作モードを調整可能な回路を含む非メモリ・アレイ回路を備える。ワン・タイム・プログラマブル素子（１０５）の組を用いて、動作パラメータを変更するための情報と、不良メモリ・セルを冗長メモリ・セルと取り換えるための情報とを選択的に記憶することができる。【選択図】  図１
2010529677.tif 000002
【特許請求の範囲】
【請求項１】
システムであって、
製造後に検出される不良メモリ・セルを取り換えるための冗長メモリ・セルを含むメモリ・アレイ回路と、
動作電流、動作電圧、抵抗、キャパシタンス、コンダクタンス、インダクタンス、周波数、タイミング特性、チューニング特性、一群の回路からの一つの回路の選択、および動作モードからなる群のうちの一つの動作パラメータを製造後に調整するための回路を含む非メモリ・アレイ回路と、
製造後にシステムを変更するための情報を記憶するようにプログラム可能なワン・タイム・プログラマブル素子であって、前記メモリ・アレイ回路と前記非メモリ・アレイ回路とを含む回路群のうちのいずれか１つに製造後に割り当てられるようにプログラム可能であるとともに、製造後に検出された前記メモリ・アレイ回路の不良メモリ・セルを取り換えることと、製造後に前記非メモリ・アレイ回路の前記動作パラメータを調整することとを含む群のうちのいずれか１つに関する情報を記憶するようにプログラム可能なワン・タイム・プログラマブル素子と、
前記ワン・タイム・プログラマブル素子に結合され、前記ワン・タイム・プログラマブル素子内に記憶されたプログラムされた情報を受け取る制御回路であって、前記メモリ・アレイ回路と前記非メモリ・アレイ回路とに結合されており、前記ワン・タイム・プログラマブル素子が割り当てられている前記回路群のうちの１つに、前記ワン・タイム・プログラマブル素子内に記憶されたプログラムされた情報を与える制御回路と、
を備えるシステム。
【請求項２】
前記ワン・タイム・プログラマブル素子内に記憶された情報を与えるために、前記メモリ・アレイ回路と前記非メモリ・アレイ回路とに前記制御回路を結合するバスをさらに備える請求項１に記載のシステム。
【請求項３】
前記ワン・タイム・プログラマブル素子を前記回路群のうちのいずれか１つにプログラム可能に割り当てるための情報を記憶するための第２のワン・タイム・プログラマブル素子をさらに備える請求項１に記載のシステム。
【請求項４】
前記ワン・タイム・プログラマブル素子はヒューズである、請求項１に記載のシステム。
【請求項５】
集積回路におけるシステムであって、
製造後に冗長メモリ・セルを用いて修復可能な１つまたは複数のリペアブル・メモリ・アレイ回路であって、１つまたは複数の不良メモリ・セルを取り換える１つまたは複数のリペアブル・メモリ・アレイ回路と、
製造後に調整可能な１つまたは複数の非メモリ・アレイ回路であって、当該非メモリ・アレイ回路の１つまたは複数の動作パラメータを製造後に変更して調整可能な１つまたは複数の非メモリ・アレイ回路と、
前記１つまたは複数の不良メモリ・セルを前記冗長メモリ・セルにより修復するために前記１つまたは複数のリペアブル・メモリ・アレイ回路のいずれかに割り当てられるか、あるいは前記１つまたは複数の動作パラメータを変更するために前記１つまたは複数の非メモリ回路のいずれかに割り当てられるようにプログラム可能な複数のワン・タイム・プログラマブル素子と、
を備えるシステム。
【請求項６】
前記１つまたは複数のリペアブル・メモリ・アレイ回路と前記１つまたは複数の非メモリ・アレイ回路とに結合されたバスと、
前記複数のワン・タイム・プログラマブル素子に結合されるとともに、前記バスに結合されて前記複数のワン・タイム・プログラマブル素子内にプログラムされた情報を与える制御回路と、
をさらに備える請求項５に記載のシステム。
【請求項７】
前記制御回路は前記複数のワン・タイム・プログラマブル素子からの情報を単位データで与え、前記バスに与えられるそれぞれの単位データは、前記１つまたは複数の非メモリ・アレイ回路のうちの特定の１つか、もしくは前記１つまたは複数のリペアブル・メモリ・アレイ回路のうちの特定の１つであって、前記単位データが変更情報を含む該特定の１つを識別するための識別子を含む、請求項６に記載のシステム。
【請求項８】
前記単位データにおける識別子は、前記複数のワン・タイム・プログラマブル素子内にプログラムされる、請求項７に記載のシステム。
【請求項９】
前記複数のワン・タイム・プログラマブル素子の各々がヒューズである、請求項５に記載のシステム。
【請求項１０】
前記１つまたは複数の非メモリ・アレイ回路はクロック回路を含み、前記１つまたは複数の動作パラメータは、前記クロック回路のクロック・ラインについての複数の遅延のうちの特定の遅延を含む、請求項５に記載のシステム。
【請求項１１】
前記１つまたは複数の非メモリ・アレイ回路は電圧レギュレータ回路を含み、前記１つまたは複数の動作パラメータは、前記電圧レギュレータ回路の電圧レギュレータによって与えられるレギュレート電圧レベルを含む、請求項５に記載のシステム。
【請求項１２】
前記１つまたは複数の非メモリ・アレイ回路は位相ロック・ループ回路を含み、前記１つまたは複数の動作パラメータは、前記位相ロック・ループ回路の位相ロック・ループのチューニング・パラメータまたはタイミング・パラメータを含む、請求項５に記載のシステム。
【請求項１３】
前記１つまたは複数の非メモリ・アレイ回路は電力管理ユニットを含み、前記１つまたは複数の動作パラメータは、前記電力管理ユニットの動作モードと、システム動作電圧と、システム周波数とからなる群のうちの少なくとも１つを含む、請求項５に記載のシステム。
【請求項１４】
前記１つまたは複数の動作パラメータは、動作電流、動作電圧、抵抗、キャパシタンス、コンダクタンス、インダクタンス、およびタイミング特性からなる群のうちの少なくとも１つを含む、請求項５に記載のシステム。
【請求項１５】
前記１つまたは複数の非メモリ・アレイ回路は、アナログ回路とデジタル論理回路とからなる群のうちの少なくとも１つを含み、当該群の前記１つまたは複数の動作パラメータは、前記デジタル論理回路のデジタル論理の動作パラメータと、前記アナログ回路のアナログ回路構成の動作パラメータとからなる群のうちの少なくとも１つを含む、請求項５に記載のシステム。
【請求項１６】
前記複数のワン・タイム・プログラマブル素子は、前記１つまたは複数のリペアブル・メモリ・アレイ回路における１つまたは複数の動作パラメータを変更するために前記１つまたは複数のリペアブル・メモリ・アレイ回路のいずれかに割り当てられるようにプログラム可能である、請求項５に記載のシステム。
【請求項１７】
システムであって、
製造後に冗長回路を用いて修復可能な第１の回路であって、プログラムされた冗長修復情報に従って不良回路を取り換える第１の回路と、
製造後に調整可能な第２の回路であって、プログラムされた調整情報に従って前記第２の回路の動作パラメータを製造後に変更して調整可能な第２の回路と、
複数組のプログラマブル・ヒューズであって、各組のプログラマブル・ヒューズが前記第１の回路と前記第２の回路とを含む回路群のうちのいずれか１つに割り当てられるようにプログラム可能である複数組のプログラマブル・ヒューズと、
前記複数組のプログラマブル・ヒューズに結合されて前記複数組のプログラマブル・ヒューズから情報を受け取る制御回路であって、前記第１の回路に割り当てられたプログラマブル・ヒューズからのプログラムされた冗長修復情報を前記第１の回路に与えるために前記第１の回路に結合され、前記第２の回路に割り当てられたプログラマブル・ヒューズからのプログラムされた調整情報を前記第２の回路に与えるために前記第２の回路に結合された制御回路と、
を備えるシステム。
【請求項１８】
前記第１の回路は更に第１のリペアブル・メモリ・アレイ回路を含み、前記第２の回路は更に第２のリペアブル・メモリ・アレイ回路を含む、請求項１７に記載のシステム。
【請求項１９】
前記第１の回路は更に第１のリペアブル・メモリ・アレイ回路を含み、前記第２の回路は更に非メモリ・アレイ回路を含む、請求項１７に記載のシステム。
【請求項２０】
前記複数組のプログラマブル・ヒューズの各々は、前記第１の回路と前記第２の回路とを含む回路群のうちのいずれに割り当てられているかを識別する識別子を記憶するようにプログラム可能である、請求項１７に記載のシステム。
【請求項２１】
前記プログラムされた冗長修復情報と前記プログラムされた調整情報とを通信するために前記第１の回路と前記第２の回路とに前記制御回路を結合するバスを更に備える請求項１７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して、集積回路に関し、詳しくはワン・タイム・プログラマブル素子を備えた集積回路に関する。
【背景技術】
【０００２】
集積回路の製造後に回路構成を調整するために、ワン・タイム・プログラマブル（ＯＴＰ）素子たとえばヒューズおよびＰＲＯＭセルが集積回路において用いられている。たとえば、プログラマブル・ヒューズを用いて、特定の条件を得るために集積回路の回路構成を調整するか、または製造欠陥を修正する場合がある。
【０００３】
ＯＴＰ素子の具体的な利用の１つは、メモリ・アレイの不良セルを取り換える際の冗長セルの使用を制御する修復情報を与えるためである。別の利用は、アナログ回路の容量値または抵抗値をトリミングするかまたはシステムの一部を有効および無効にすることによって、アナログ回路構成をチューニングするためである。最近の傾向として、同じ製品が、共通のプロセス技術ではあるが異なる製造設備において製造される可能性がある。最良の技術的努力にもかかわらず、各設備のプロセスがわずかに異なることが起こり得る。ＯＴＰ素子を使用すれば、各製造設備に対する製品機能性を独立して最適化することができる。
【０００４】
集積回路技術が進歩するにつれて、集積回路の特徴部（たとえばトランジスタ・ゲート長）が低減している結果、より多くの回路構成が集積回路内で実装されている。集積回路内でＯＴＰ素子たとえばヒューズを実装することに伴う問題の１つは、ヒューズ・サイズの減少が、トランジスタの特徴部のサイズの減少とほぼ同じ速度で進んではいないということである。したがって、集積回路技術が進むにつれて、集積回路のうちヒューズが必要とする相対部分が大きくなる場合がある。
【０００５】
ＯＴＰ素子を用いる一部の集積回路では、種々の回路がそれぞれ専用のＯＴＰ素子を備え、メモリ・アレイに冗長修復情報を与えることや、非メモリ・アレイ回路に非冗長情報を与えること（たとえば、トリミング、チューニング、および／またはタイミング調整を行なうこと）を図っている。たとえば、アナログ回路の各設定可能（configurable）回路の場合には、その特徴部をプログラムできるように、その独自のＯＴＰ素子を備え得る。このようなシステムでは、集積回路が備えるＯＴＰ素子の総数が、必要とされ得るものより多いことが必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリ・アレイ回路と非メモリ・アレイ回路との両方を備える集積回路においてＯＴＰ素子を実装するための改良技術が求められている。さらに、メモリ・アレイ回路と非メモリ・アレイ回路とを含む複数の種類の回路に対してＯＴＰ素子解決法を実現するために、統一的なアプローチを用いることが求められている。
【課題を解決するための手段】
【０００７】
一実施形態においては、システムは、製造後に検出された不良メモリ・セルを取り換えるための冗長メモリ・セルを含むメモリ・アレイ回路を備える。また、システムは、非メモリ・アレイ回路も備える。非メモリ・アレイ回路は、動作電流、動作電圧、抵抗、キャパシタンス、コンダクタンス、インダクタンス、周波数、タイミング特性、チューニング特性、一群の回路からの一つの回路の選択、および動作モードからなる群のうちの１つの動作パラメータを製造後に調整するための回路を含む。また、システムは、ワン・タイム・プログラマブル素子を備える。ワン・タイム・プログラマブル素子は、製造後にシステムを変更するための情報を記憶するようにプログラム可能である。ワン・タイム・プログラマブル素子は、メモリ・アレイ回路と非メモリ・アレイ回路とを含む回路群のうちのいずれか１つに製造後に割り当てられるようにプログラム可能である。ワン・タイム・プログラマブル素子は、製造後に検出されたメモリ・アレイ回路の不良メモリ・セルを取り換えることと、製造後に非メモリ・アレイ回路の動作パラメータを調整することとを含む群のうちのいずれか１つに関する情報を記憶するようにプログラム可能である。システムは、ワン・タイム・プログラマブル素子に結合され、ワン・タイム・プログラマブル素子内に記憶されたプログラムされた情報を受け取る制御回路を備える。制御回路は、メモリ・アレイ回路と非メモリ・アレイ回路とに結合されており、ワン・タイム・プログラマブル素子内に記憶されたプログラムされた情報を、ワン・タイム・プログラマブル素子がプログラム可能に割り当てられている回路群のうちの１つに与える。
【０００８】
他の実施形態においては、集積回路内のシステムは、製造後に冗長メモリ・セルにより修復可能な１つまたは複数のリペアブル・メモリ・アレイ回路であって、１つまたは複数の不良メモリ・セルを取り換える１つまたは複数のリペアブル・メモリ・アレイ回路を備える。また、システムは、製造後に調整可能な１つまたは複数の非メモリ・アレイ回路であって、この非メモリ・アレイ回路の１つまたは複数の動作パラメータを製造後に変更して調整可能な１つまたは複数の非メモリ・アレイ回路を備える。システムはさらに、１つまたは複数の不良メモリ・セルを冗長メモリ・セルにより修復するために１つまたは複数のリペアブル・メモリ・アレイ回路のいずれかに割り当てられるか、あるいは１つまたは複数の動作パラメータを変更するために１つまたは複数の非メモリ回路のいずれかに割り当てられるようにプログラム可能な複数のワン・タイム・プログラマブル素子を備える。
【０００９】
他の実施形態においては、システムは、製造後に冗長回路を用いて修復可能な第１の回路であって、プログラムされた冗長修復情報に従って不良回路を取り換える第１の回路を備える。また、システムは、製造後に調整可能な第２の回路であって、プログラムされた調整情報に従って第２の回路の動作パラメータを製造後に変更して調整可能な第２の回路を備える。システムはさらに、複数組のプログラマブル・ヒューズであって、各組のプログラマブル・ヒューズが第１の回路と第２の回路とを含む回路群のうちのいずれか１つに割り当てられるようにプログラム可能である複数組のプログラマブル・ヒューズを備える。システムはさらに、複数組のプログラマブル・ヒューズから情報を受け取るように複数組のプログラマブル・ヒューズに結合された制御回路を備える。制御回路は、第１の回路に割り当てられたプログラマブル・ヒューズからのプログラムされた冗長修復情報を第１の回路に与えるために第１の回路に結合されるとともに、第２の回路に割り当てられたプログラマブル・ヒューズからのプログラムされた調整情報を第２の回路に与えるために第２の回路に結合されている。
【００１０】
添付図面を参照することによって、当業者に本発明がより良好に理解され、その多くの目的、特徴、および優位性が明らかになる。特に断らない限り、異なる図面での同じ符号は同一素子を示すために用いられる。図は必ずしも一定の比率で描かれていない。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による集積回路のＯＴＰ素子システムのブロック図。
【図２】本発明の一実施形態による図１の回路の一実施形態のブロック図。
【図３】本発明の一実施形態による図１の回路の一実施形態のブロック図。
【図４】本発明の一実施形態による図１の回路の一実施形態のブロック図。
【図５】本発明の一実施形態によるヒューズ・バンクのブロック図。
【図６】本発明の一実施形態によるヒューズ・システムのヒューズ・フィールドを説明する概略図である。
【図７】本発明の一実施形態による集積回路のヒューズ・システムの設計およびプログラミングにおける動作を示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下では、本発明を行なうためのモードの詳細な説明について述べる。この説明は、本発明の例示的なものであることが意図されており、限定的ではない。
図１は、集積回路１００のヒューズ・システムのブロック図であるヒューズ・システム１０１によって、多くのデバイスのうちの任意の１つの間でプログラマブル・ヒューズを使用することができる。その結果、集積回路におけるヒューズ・システムの柔軟性が与えられる。また、集積回路１００は、ヒューズ・システム１０１と同様の他のヒューズ・システムを含むこともできる。各システムは、メモリ・アレイ回路と非メモリ・アレイ回路のいずれか、またはメモリ・アレイ回路と非メモリ・アレイ回路の組み合わせに付随させることができる。
【００１３】
システム１０１はヒューズ・アレイ回路１０３を備えている。ヒューズ・アレイ回路１０３は、図１に示すヒューズ・バンク１０５、１０７、１０９、１１１を含む複数のヒューズ・バンクを備えている。システム１０１は、ヒューズ・コントローラ１１３を備えている。ヒューズ・コントローラ１１３は、ヒューズ・アレイ回路１０３のヒューズをライン１１０を介してプログラミングするためのプログラム・ユニット１１９を備える。コントローラ１１３は、アレイ回路１０３のプログラムされたヒューズ内に記憶された情報を読み出すためのヒューズ読み出しユニット１１５を備える。またコントローラ１１３は、アレイ回路１０３のヒューズ内に記憶された情報をバス１２１上のデバイスに与えるための送信ユニット１１７を備える。一実施形態においては、プログラム・ユニット１１９は、非電気的にプログラム可能なＯＴＰ素子たとえばレーザ・プログラマブル・ヒューズではなく、電気的にプログラム可能なＯＴＰ素子に対して用いられる。
【００１４】
コントローラ１１３は、テスト・ポート１０６と内蔵セルフ・テスト（ＢＩＳＴ）ポート１０８とを備えており、ヒューズ・システム１０１へのアクセスを図っている。テスト・ポート１０６には、走査などの複数のアプローチを用いて外部からアクセスすることができる。内蔵セルフ・テスト・ポート１０８は、メモリ・アレイ回路と非メモリ・アレイ回路のいずれかを試験するために用いるオン・チップ内蔵セルフ・テスト・エンジンによって制御しても良い。非電気的にＯＴＰを実現する場合には、両方のポートを用いて、非電気的手段たとえばレーザ・プログラミングを用いて実際にプログラミングする前に修復解決法の妥当性を確認することを図っても良い。電気的にＯＴＰを実現する場合には、テスト・ポート１０６を用いて、システムの外部からの制御が必要な非自動化アプローチを図っても良い。内蔵セルフ・テスト・ポート１０８を用いて、外部の介入を伴うことなく自動化された方法でプログラミング情報を与えることを図っても良い。このように内蔵セルフ・テスト・ポート１０８を用いることは、自己プログラミングとも呼ばれる。
【００１５】
システム１０１は、ヒューズ・アレイ回路１０３のプログラムされたヒューズ内に記憶された情報（ヒューズ情報）を用いる集積回路１００の多くの回路を備える。たとえば、システム１０１は、集積回路１００の動作に対する情報を記憶するために用いる３つのメモリ・アレイ回路１４１、１５１、１６１を備える。メモリ・アレイ回路の例としては、ＳＲＡＭメモリ、ＤＲＡＭメモリ、および不揮発性メモリ（たとえば、フラッシュ、ＭＲＡＭ）が挙げられる。このようなメモリ・アレイ回路は、集積回路１００つまりシステム実装回路１００用のメイン・メモリ、キャッシュ・メモリ、またはブート・アップ・メモリとして用いることができる。メモリ・アレイ回路１４１、１５１、１６１は、ヒューズ情報を用いて、冗長メモリ箇所（たとえば、行、列、ブロック、またはビット）を、メモリ・アレイの不良箇所に対する取り換え箇所として具体化することを図っている。不良メモリ・アレイを修復するためのヒューズ情報は通常、不良列または行のいずれかを識別するためのエンコードされたアドレスと、不良列または行が冗長列または行と取り換えられることを示すイネーブル信号とを含む。
【００１６】
メモリ・アレイ回路は、１つまたは複数のメモリ・アレイ内に含まれるメモリ・セルと、メモリ・セルの読み出しまたは書き込みのいずれかに対して必要な種々のタイミング信号を制御する制御回路とを備える。一例としては、これらのタイミング信号によって、ビット・ライン・プリ・チャージ、ワード線継続時間、センス増幅器イネーブル、センス増幅器プリ・チャージ、および書込み継続時間のタイミング挙動を制御することができる。これらの動作パラメータはそれぞれ、処理の影響を受け、また潜在的に、製造後にヒューズを用いて制御することができる。メモリ・アレイ回路の製造後の動作パラメータ最適化を行なうためのヒューズの他の可能な利用法としては、メモリ構成の調整、省電力モード、基準電圧、センス差動電圧、ビット・ライン駆動力（keeper strength）、および入力または出力ラッチング構造のタイミング制御が挙げられる。いくつかの実施形態においては、ごく一部のメモリ・アレイ回路のみが、製造後の冗長に基づく修復または制御回路の最適化を行なう必要があることが予想される。したがって、メモリ・アレイ回路に渡ってヒューズを柔軟に用いることが非常に望ましい。なぜならば、特に、それは冗長に基づく修復とタイミング信号および電圧レベルの最適化とのために用いることに関するからである。
【００１７】
各メモリ・アレイ回路１４１、１５１、１６１は、バス１２１からヒューズ情報を受け取るためのバス・インターフェース・ユニット（ＢＩＵ）１４３、１５３、１６３をそれぞれ備えている。
【００１８】
システム１０１は、位相ロック・ループ回路１７１を備えている。位相ロック・ループ回路１７１は、バス１２１からヒューズ情報を受け取るためのＢＩＵ１７３を有している。回路１７１は、受け取ったヒューズ情報を用いて位相ロック・ループのタイミングおよびチューニング動作パラメータの調整を図る位相ロック・ループ（図示せず）を備えている。このような動作パラメータの例としては、電圧制御発振器回路の選択、クロック・パルス・エッジの調整、内部キャパシタンスの調整、フィルタ・パラメーターの変更、素子コンダクタンスの変更、およびクロック分周器値の設定が挙げられる。
【００１９】
システム１０１はクロック分配回路１７５を備える。クロック分配回路１７５は、バス１２１からヒューズ情報を受け取るためのＢＩＵ１７７を有する。クロック分配回路１７５は、ヒューズ情報を用いて、タイミングおよびチューニング動作パラメータの調整を図り、たとえば集積回路１００の全体に渡って分配されるクロック発生器を所望の遅延量を用いてプログラムする。いくつかの実施形態においては、クロック発生器は、所定の遅延値の選択を可能にするマルチプレクサを備える。適切な遅延値は、マルチプレクサに対する選択信号によって決定される。これらの選択信号は、製造後に、ヒューズ情報を用いて制御することができる。この回路に対するヒューズ情報の他の利用法としては、寄生負荷を変更することまたは素子コンダクタンスを変更することによって、クロック・ツリーのバランスを取ることが挙げられる。
【００２０】
システム１０１はアナログ回路１２３を備える。アナログ回路１２３は、バス１２１からのヒューズ情報を受け取るためのＢＩＵ１２５を有する。アナログ回路１２３は、ヒューズ情報を用いてプログラム可能な回路構成（たとえば、トリム可能なコンデンサおよび抵抗器）を有する集積回路１００の全体に渡って分配されるアナログ回路構成を備えている。このような情報を用いて、動作パラメータ、たとえば電圧レベルの追跡、電圧レベルや電流の大きさ、抵抗値、キャパシタンス値、インダクタンス値、およびタイミング遅延を、製造後に調整することを図ることで、アナログ回路の性能または精度の向上を目的としても良い。
【００２１】
電圧レギュレータ回路１２７は、バス１２１からヒューズ情報を受け取るためのＢＩＵ１２９を備える。電圧レギュレータ回路１２７は、１つまたは複数の電圧レギュレータ（図示せず）を備えていても良い。電圧レギュレータ回路１２７は、ヒューズ情報を用いて、これらのレギュレータから与えられるレギュレート電圧を調整する。一実施形態においては、電圧レギュレータ回路１２７はヒューズ情報を用いて、電圧レギュレータに与えられる基準電圧を調整し得る。他の実施形態においては、電圧レギュレータ回路１２７は、安定性、雑音耐性、および精度を向上させるためにヒューズ情報を用いることができる。
【００２２】
電力管理回路１３１は、バス１２１からヒューズ情報を受け取るためのＢＩＵ１３３を備える。電力管理回路１３１は、システムの消費電力を制御する電力管理回路構成を含む。通常、この電力管理回路構成には、システム動作電圧の制御、システム周波数の制御、およびシステム電力が最小になるように動作モードを変更する能力が含まれる。これらの動作パラメータは潜在的に、製造後にヒューズ情報によって変更しても良い。
【００２３】
デジタル論理回路１３５は、バス１２１からヒューズ情報を受け取るためのＢＩＵ１３７を備える。デジタル論理回路１３５は、ヒューズ情報を用いてプログラム可能な集積回路１００内に配置されるデジタル回路構成を含む。このようなヒューズ情報を用いて、製造後に回路の動作パラメータを変更することを図っても良い。たとえば、ヒューズ情報を用いて、製造後に不良回路を冗長論理回路と取り換えたり、製造後に動的な論理ブロックにおける使用サイズ（keeper size）を選択的に調整したりしても良い。
【００２４】
一実施形態においては、ヒューズ情報を、製造後に、コントローラ１１３のプログラミング・ユニット１１９を介して、ヒューズ・アレイ回路１０３においてプログラムする。一実施形態においては、プログラミング・ユニット１１９を、ＢＩＳＴポート１０８を用いて内部のＢＩＳＴ（内蔵セルフ・テスト）エンジンに結合させるか、またはテスト・ポート１０６を通して外部の制御ユニットに結合させる。その結果、プログラミング・ユニット１１９やヒューズ・アレイ回路１０３のプログラム可能性を制御するための複数の可能なアプローチが存在する。
【００２５】
いくつかの実施形態においては、開始（たとえばパワー・オン・リセット）の間、ヒューズ・アレイ回路１０３内の情報がバス１２１上に、送信ユニット１１７によって、単位サイズ増分データ（たとえば、２、４、８、１２、１４、１６、２４、３２、６４ビット）で与えられる。各ＢＩＵは識別番号を有する。識別番号が、単位サイズ増分データの特定の識別子フィールドにマッチした場合、ＢＩＵは、その単位データの残りの部分におけるヒューズ情報を、回路の構成におけるその対応する回路構成に与える。
【００２６】
他のワン・タイム・プログラマブル・デバイス・システムは、他の構成を有していても良い。たとえば、他のヒューズ・システムが複数のヒューズを備え、メモリ・アレイ回路が１つのバス上にあって残りの回路が他のバス上にあっても良い。このような実施形態においては、コントローラ１１３は付加的な送信ユニット１１７を有していても良い。また他の実施形態においては、他のタイプの回路または異なる数の回路タイプが、ヒューズ・システムにおけるヒューズ情報を受け取っても良い。たとえば、他のヒューズ・システムでは、２０個のメモリ・アレイ回路を備えていても良い。また他の実施形態においては、図１に示す種々の回路がＢＩＵを共有していても良い。たとえば、いくつかの実施形態においては、電力管理回路１３１および電圧レギュレータ回路１２７が、同じＢＩＵからヒューズ情報を受け取っても良い。また他の実施形態においては、コントローラ１１３が、ヒューズ・アレイ回路１０３と同様の付加的なヒューズ・アレイに結合されていても良い。また他の実施形態においては、集積回路１００は、ヒューズ・システム１０１と同様の複数のヒューズ・システムを備えていても良い。
【００２７】
図２は、位相ロック・ループ回路１７１のブロック図である。図２に示すように、回路１７１は位相ロック・ループ２２７と構成ユニット２２５とを備える。ユニット２２５は、位相ロック・ループ２２７を、以下の項目に対して構成する。電圧制御発振器回路の選択、クロック・パルス・エッジの調整、内部キャパシタンスの調整、フィルタ・パラメーターの変更、素子コンダクタンスの変更、およびクロック分周器値の設定、またはチューニングまたはタイミングの調整に関係する他の任意の動作パラメータである。一実施形態においては、ユニット２２５は、ライン２２３を介して送られるＢＩＵ１７３のレジスタ２１３、２１５、２１７、２１９の出力によって制御される１つまたは複数のパス・ゲートまたは他のスイッチを備えていても良い。
【００２８】
図示した実施形態では、バス１２１は１４ビット幅のバスである。バスの４本のビット・ライン２０１が、ＢＩＵ１７３のＩＤマッチ回路２０７に接続されている。２本のライン２０３が、ＢＩＵ１７３のレジスタ制御回路２１１に接続されている。残りの８本のライン２０５が、８ビット・データ・レジスタ２１３、２１５、２１７、２１９のそれぞれに接続されている。図示した実施形態においては、バス１２１はパラレル・デジタル・バスである。しかし、他の実施形態においては、バス１２１は、他の構成（たとえばシリアル、差動）を有していても良い。
【００２９】
ＩＤマッチ回路２０７はバス固有のＩＤ番号を備える。図示した実施形態においては、ＩＤ番号は４ビット幅である。パワー・オン・リセットの間、コントローラ１１３の送信ユニット１１７がバス１２１上にヒューズ情報を与えたときに、ＩＤマッチ回路２０７が、ライン２０１が固有のＩＤ番号にマッチすることを検出した場合には、ＩＤマッチ回路２０７は、レジスタ制御回路２１１を制御して、レジスタ制御回路２１１がライン２０３上で受け取った２ビットに従って、情報のうちの８ビットを４つのレジスタ２１３、２１５、２１７、２１９のうちの１つにロードする。たとえば、ライン２０３が「０１」を与えた場合、レジスタ制御回路２１１は、そのレジスタに付随する書込みイネーブル・ライン２２１の書込みイネーブル・ラインを作動させることによって、ライン２０５の情報をレジスタ２１５にロードし得る。
【００３０】
図示した実施形態においては、レジスタ２１３、２１５、２１７、２１９の各レジスタ位置は、３２ビット構成ユニット２２５を制御するための設定可能情報のビットを表わす。
【００３１】
一実施形態においては、レジスタ２１３、２１５、２１７、２１９の各ビットはデフォルト値を備えている。そのレジスタに対してＢＩＵ１７３が受け取るヒューズ情報がない場合、レジスタ２１３、２１５、２１７、２１９は、ユニット２２５にデフォルト値を与え得る。レジスタ（２１３、２１５、２１７、２１９）にヒューズ情報がプログラムされると、デフォルト値の代わりにヒューズ情報がユニット２２５に与えられる。
【００３２】
したがって、いくつかの実施形態においては、レジスタ２１３、２１５、２１７、２１９の１または２ビットのみをプログラムする必要がある場合がある。このような場合、この１または２ビットを含むこれらのレジスタ（２１３、２１５、２１７、２１９）のみにヒューズ情報が書き込まれる。レジスタ２１３、２１５、２１７、２１９の書き込まれていない残りのレジスタは、デフォルト値を与え得る。
【００３３】
従来技術システムであれば、ＰＬＬ回路１７１は、３２個のヒューズ（レジスタ２１３、２１５、２１７、２１９の各ビット毎に１つ）を必要とする。このようなシステムの場合、１つのビットのみを調整する必要がある場合、残りの３１個のヒューズは使用されない。しかし、本明細書に記載した実施形態の場合、調整すべきビットを伴うレジスタ（２１３、２１５、２１７、２１９）にのみ書き込む。したがって、ヒューズ・アレイ回路１０３の１４個のヒューズ（８個のヒューズはデータ用、４個のヒューズはＩＤマッチ識別子用、２個のヒューズはライン２０３とレジスタ制御回路２１１とに与えられる情報用）のみが、位相ロック・ループ２２７をプログラムするのに必要となる。
【００３４】
前述の例が示したように、図１のヒューズ・システムによって、ヒューズ・アレイ回路１０３のヒューズを、コントローラ１１３に結合された回路によって共有することができる。図１のシステムの場合、ヒューズを、必要に応じて任意の回路に割り当てても良い。したがって、集積回路１００をプログラムするために必要なヒューズの数を、従来技術のヒューズ実装方式よりも減らすことができる。
【００３５】
他の実施形態では、異なる数のラインのバス１２１を備えていても良い。また他の実施形態では、ライン２０１、２０３、および／または２０５に対して、異なる数のラインを備えていても良い。さらに他の実施形態では、ヒューズ情報を用いて回路をプログラムするために、異なる回路構成を実現しても良い。
【００３６】
図３は、リペアブル（repairable）・メモリ・アレイ回路１４１のブロック図である。メモリ・アレイ回路１４１は、情報を記憶するためのメモリ・セルのアレイ３０１を備えている。アレイ３０１内の情報は、制御論理回路３０９およびセンス増幅器３０７にアドレスを与えることによって、メモリ・アレイ３０１に書き込まれて読み出される。メモリ・アレイ回路１４１は、冗長セルを備えているという意味で修復可能である。冗長セルは、図示した実施形態においては、冗長列３０５および冗長行３０３として実現されているが、他の実施形態においては異なる構成で実現しても良い。たとえば、冗長セルは第２のアレイにおいて実現しても良い。回路１４１は、アレイ３０１のどの列を冗長列３０５と取り換えるべきか、またアレイ３０１のどの行を冗長行３０３と取り換えるべきかを決定するための冗長論理回路３１１を備えている。
【００３７】
一実施形態においては、冗長論理回路３１１は、行修復データ・レジスタ３２１および列修復データ・レジスタ３２３内の情報によって制御されるパス・ゲートまたは他のタイプのスイッチを備えている。これらのスイッチの制御は、アレイ３０１の不良行または列に対するアドレスが冗長行または列にアクセスするように行なわれる。一実施形態においては、冗長行３０３を、レジスタ３２１に書き込まれているヒューズ情報によって識別されるアレイ３０１の行と取り換える。冗長列３０５を、レジスタ３２３に書き込まれているヒューズ情報によって識別されるアレイ３０１の列と取り換える。レジスタ３２１，３２３に書き込まれるヒューズ情報がない場合には、これらのレジスタは、取り換えは必要ではないことを示すデフォルト値を与える。メモリ・アレイ回路内で冗長セルを用いることをプログラムするために用いるヒューズ情報は、冗長情報のタイプである。
【００３８】
またメモリ・アレイ回路１４１の動作パラメータを、バス１２１上で受け取るヒューズ情報によって調整することができる。一例としては、タイミング信号を調整して、ビット・ライン・プリ・チャージ、ワード線継続時間、センス増幅器イネーブル、センス増幅器プリ・チャージ、および書込み継続時間のタイミング挙動を制御することができる。これらの挙動はそれぞれ、処理の影響を受け、また潜在的に、製造後にヒューズを用いて制御することができる。メモリ回路１４１の製造後の動作パラメータ最適化を行なうためのヒューズの他の可能な利用法としては、メモリ構成の調整、省電力モード、基準電圧、センス差動電圧、ビット・ライン駆動力、および入力または出力ラッチング構造のタイミング制御が挙げられる。これらのパラメータを調整して、予期しない設計限界特性または予想外のプロセス変動を補正し、所望のメモリ動作性能が実現されるようにすることができる。これらの調整は、レジスタ３２５，３２７の一方にヒューズ情報を書き込むことによって行なう。チューニング・レジスタ３２５，３２７内の情報によって、どのパラメータを調整するかが制御される。レジスタ３２５，３２７はそれぞれ、これらのレジスタに書き込まれるヒューズ情報がない場合には、デフォルト値を与える。
【００３９】
ＢＩＵ１４３は、４本のラインのヒューズ情報をライン３３１を介して受け取るＩＤマッチ回路３１７を備える。レジスタ制御回路３１９は、ヒューズ情報のうちの２ビットをライン３３３を介して受け取る。レジスタ３２１、３２３、３２５、３２７はそれぞれ、ライン３３５に接続されて、情報のうちの８ビットをバス１２１から受け取る。
【００４０】
ＩＤマッチ回路３１７およびレジスタ制御回路３１９がレジスタ３２１、３２３、３２５、３２７の１つにライン３３５からのヒューズ情報を書き込むように動作する方法は、ＩＤマッチ回路２０７およびレジスタ制御回路２１１がレジスタ２１３、２１５、２１７、２１９に情報を書き込むように動作する方法と同様である。
【００４１】
図示した実施形態においては、ヒューズ・アレイ回路１０３内のヒューズ情報を用いて、メモリ・アレイ３０１の行および列の両方を修復することができる。一実施形態においては、第１のヒューズの単位データがユニット１１７によってバス１２１上に与えられて、不良行の表示がレジスタ３２１に書き込まれる。このような単位データは、ライン３３１上において、ヒューズ情報がメモリ・アレイ回路１４１を対象としていることを示すＩＤ識別子を含む。またバス１２１上の情報は、ライン３３３上に、レジスタ３２１にライン３３５からのヒューズ情報を書き込むべきであることを示す値を含む。ヒューズ情報がメモリ・アレイ回路１４１および列修復レジスタ３２３を対象としていることを示すヒューズ情報の別の単位データが、その後にバス１２１に送信される。メモリ動作パラメータがチューニングを必要とする場合には、チューニング・レジスタ３２５，３２７に、レジスタ３２１，３２３の場合と同様の方法で書き込むことができる。
【００４２】
開始時にメモリ・アレイ回路１４１上で必要となるプログラミングがない場合には、レジスタ３２１、３２３、３２５、３２７のどれにも、ヒューズ情報は書き込まれない。したがって、これらのレジスタはデフォルト値を与える。
【００４３】
従来技術の集積回路とは対照的に、図３の実施形態の場合には、冗長修復および非冗長修復ヒューズ情報の両方を、メモリ・アレイ回路１４１に与えることができる。この結果、ヒューズを、特定のメモリ回路の冗長修復および非冗長修復情報（たとえば、タイミングおよびチューニング情報）に対して共有することができるだけではなく、ヒューズ・アレイを、集積回路のメモリ・アレイ回路および他の非メモリ・アレイ回路（回路１２３、１２７、１３１、１３５、１７５、１７１）の間で用いることができる。このメモリ・アレイ回路および非メモリ・アレイ回路の間でヒューズ（または他のタイプのＯＴＰ素子）を「共有」できるということによって、ヒューズ実装において柔軟性が与えられる場合がある。このような柔軟性によって、最終的に、必要なヒューズの数を、ヒューズの使用が共有可能でない従来技術システムの場合に比べて減らすことができる。このことは、ヒューズ・サイズの減少が、集積回路におけるトランジスタの特徴部のサイズの減少とほぼ同じ速度で進んではいないヒューズを用いるシステムにおいて、特に重要である。
【００４４】
他の実施形態においては、各メモリ回路は複数のＢＩＵを備えていても良い。たとえば、冗長ヒューズ情報を受け取るためにあるＢＩＵを用いても良く、非冗長（たとえば、タイミング、チューニング）情報を受け取るために残りのＢＩＵを用いても良い。
【００４５】
図４に、クロック分配回路１７５の一実施形態のブロック図を示す。クロック分配回路１７５は、集積回路１００の全体に渡って配置される複数のクロック再生回路４０９、４２１、４２３、４２５、４２７を備える。クロック再生回路１７５によって、集積回路１００は、集積回路１００内の種々の箇所においてクロック信号をプログラム可能に遅延させることができる。
【００４６】
クロック再生回路４０９は、マルチプレクサ４１９と、４つの異なる遅延素子Ｄ１、Ｄ２、Ｄ３、Ｄ４とを備える。各遅延素子は、マルチプレクサ４１９の入力に結合されている。各遅延素子はクロック入力に結合されている。４つの遅延素子はそれぞれ、遅延長さが異なる。マルチプレクサ４１９のどの入力を選択するかに応じて、クロック出力１は、異なる遅延によるクロックを与える。回路４２１、４２３、４２５、４２７は、回路４０９と同様の方法で構成されている。
【００４７】
各再生回路（４０９、４２１、４２３、４２５、４２７）のマルチプレクサ選択入力が、１０ビット・チューニング・レジスタ４０３のうちの２ビットに結合されている。その結果、各クロック生成回路が与える遅延は、ＢＩＵ１７７のレジスタ４０３にヒューズ情報を書き込むことによってプログラム可能である。一実施形態においては、レジスタ４０３に書き込まれるヒューズ情報がない場合には、レジスタ４０３はデフォルト値を与える。
【００４８】
ＢＩＵ１７７は、レジスタ制御回路（２１１、３１９）を備えていないという点で、ＢＩＵ１４３，１７３とは異なる。したがって、図示した実施形態においては、ＢＩＵ１４３，１７３がレジスタ制御回路２１１，３１９に与えるヒューズ情報の２ビットは、回路を構成するためのプログラミング・データとして用いることができる。したがって、ＢＩＵ１４３およびＢＩＵ１７３のレジスタは８ビットであるが、レジスタ４０３は１０ビットである。レジスタ４０３への書き込みは、ＩＤマッチ回路４０１によって制御される。
【００４９】
したがって、図示した実施形態においては、コントローラ１１３によって与えられる同じ長さの単位データがＢＩＵの実装方法に応じて異なるサイズのプログラミング情報を含み得るシステムを実現しても良い。
【００５０】
図５に、ヒューズ・アレイ回路１０３のブロック図を示す。ヒューズ・アレイ回路１０３は、ヒューズ・バンク１０５、１０７、１１１を含む多くのヒューズ・バンクを備える。図示した実施形態においては、各ヒューズ・バンクは、１４個のヒューズ（Ｆ０〜１３）からなるヒューズ・アレイ５１０を備える。各ヒューズ・バンクは、各アレイのヒューズ状態を決定するためのヒューズ検出回路５１２を備える。各バンクのヒューズ検出回路５１２は、ヒューズ・バンク・セレクタ５０７に結合されている。ヒューズ・バンク・セレクタ５０７を用いて、各バンクからヒューズ情報を読み出す。一実施形態においては、セレクタ５０７は、ヒューズ・バンク・アドレスを制御ライン１１２上で受け取ることに応答して、バンクからの１４ビットをデータ・ライン１１４上に与える。
【００５１】
またヒューズ・アレイ回路１０３は、ヒューズ・バンクのヒューズをプログラムするためのプログラミング・コントローラ５０１を備えている。またヒューズ・アレイ回路１０３は、ヒューズ・バンク内のヒューズの状態を検出するヒューズ検出回路５１２を制御する検出回路コントローラ５０３を備えている。
【００５２】
他の実施形態においては、ヒューズ・アレイ回路は他の構成を有していても良い。また、他のタイプのＯＴＰ素子（たとえば、ＰＲＯＭセル）を用いる場合、これらの素子を実現する回路は他の構成を有していても良い。
【００５３】
一実施形態においては、パワー・オン・リセット時に、コントローラ１１３は、ヒューズ・バンクのアドレスを制御ライン１１２上に与えることによって、各ヒューズ・バンクから情報を読み出す。ヒューズ・バンクに記憶されたヒューズ情報は、データ・ライン１１４上に与えられる。そしてコントローラ１１３のユニット１１７が、バス１２１上にヒューズ情報を１４ビット・データ単位として与える。バス１２１上の回路のＢＩＵの各ＩＤマッチ回路は、単位データ内で、そのバス固有のＩＤにマッチするＩＤフィールドを探す。ＢＩＵがマッチングを見つけた場合、バス上のヒューズ情報はＢＩＵのレジスタにロードされる。コントローラ１１３は、ヒューズ情報がすべてバス１２１上に与えられるまで情報を与え続ける。他の実施形態においては、他のコントローラが他の方法によってバス上の回路にヒューズ情報を与えても良い。
【００５４】
図６に、アレイ回路１０３の異なるヒューズ・バンクに記憶しても良い異なる情報フィールドを例示する。図６に示すように、このシステムは、異なる回路にプログラムするために異なる長さのデータ・プログラミング・フィールドを有するという点で柔軟性を提供する。
【００５５】
フィールド６０１、６０３、６０５、６０７、６０８はそれぞれ、情報を書き込むべきバス１２１上の回路を識別するために用いる識別子を有するＩＤサブ・フィールドを備えている。したがって、バス固有のＩＤ（または多重バス・システムにおけるシステム固有のＩＤデータ）をＩＤフィールドにプログラムすることによって、アレイ１０３の任意のバンクをシステム１０１内の任意の回路に対して用いることができる。この多くの異なる回路によってバンクを使用できるということによって、回路に、用いるヒューズの総数を減らす柔軟性が与えられる。
【００５６】
フィールド６０１を、比較的多数の列および行を有する大きなメモリ・アレイ回路をプログラムするために用いても良い。たとえば、大きなメモリ・アレイ回路は、図３に示すメモリ・アレイ回路１４１と同様とすることができる。このようなメモリ・アレイ回路の場合、冗長修復情報は、大きなアドレスを記述するために比較的大きなフィールドである必要がある。フィールド６０１は、選択サブ・フィールドを、たとえば、冗長修復情報の対象は行なのか列なのかを示すために含む。対照的に、フィールド６０３は、より小さい数の行および列を伴う比較的より小さいメモリ・アレイ回路のために用いる。このメモリ・アレイ回路の場合、２つの異なるデータ・フィールド（たとえば、冗長行および冗長列）を、１つのヒューズ・データ単位を用いて送っても良い。フィールド６０３には選択フィールドは含まれていない。あるいは、フィールド６０３は、２つの別個のメモリ・アレイ回路に対する修復情報を含むことができる。
【００５７】
フィールド６０５は、クロック分配回路（たとえば、回路１７５）に対するヒューズ情報を示している。この実施形態においては、各クロック再生フィールドに、特定のサブフィールド（たとえば、ＣＲ１、ＣＲ２）をプログラムする。フィールド６０７には、ＰＬＬ回路１７１に対するレジスタ選択およびタイミング情報が含まれる。
【００５８】
フィールド６０８は、メモリ・アレイ回路をプログラムするために用いられる。フィールド６０８は、冗長修復情報用のサブフィールドとチューニング情報用のサブフィールドとを備える。フィールド６０８は、冗長および非冗長情報の両方が１つのデータ単位によってバス１２１上に与えられる場合がある例について記述している。
【００５９】
図７は、集積回路の設計、製造、試験、およびプログラミング・ヒューズにおける動作を説明するフローチャートである。
動作７０１では、設計時において、設定可能（configurable）回路構成を有する各回路を、バス１２１に結合するように設計し、バス固有のまたはシステム固有の識別フィールドに割り当てる。そして各回路のマッチＩＤ回路（たとえば、２０７、３１７、４０１）を、バス１２１上に送信される固有のＩＤ回路を認識するように設計する。
【００６０】
動作７０３では、設計に従って集積回路を製造する。一実施形態においては、集積回路を半導体プロセスを用いて製造する。集積回路を、未プログラムの状態のヒューズを用いて製造する。
【００６１】
動作７０５では、集積回路を試験して、設定可能な回路のいずれかの構成が必要または要求されているかどうかを判定する。一実施形態においては、メモリ・アレイを試験して、不良セル、不良列、不良アレイ、または不良ブロックの有無を調べる。また集積回路上の種々のブロックの機能性および堅固性を判定するために、種々の試験を行なう。これらには、以下のものの測定を含むことができる（しかしこれらに限定されない）。電圧レギュレータ出力、消費電力、ＰＬＬジッター、ＰＬＬ周波数、クロック・スキュー特徴付け、アナログ回路出力レベル、および機能パターン性能の周波数／電圧依存性である。
【００６２】
動作７０７では、ヒューズに冗長および非冗長情報をプログラムするための解決法が展開されている。この解決法は、動作７０５における試験の結果に基づいている。一実施形態においては、プログラミングを必要とするビットを有するＢＩＵの対応するレジスタが識別される。情報が定式化されて各ヒューズ・バンク内にプログラムされることにより、ＩＤサブフィールド、選択サブフィールド（必要ならば）、および変更すべきビットのみならず同一レジスタの他のビットに対するすべてのプログラミング情報が展開される。たとえば、ＢＩＵのレジスタ（たとえば、２１３、４０３）の１ビットを変更すべき場合には、そのレジスタの残りのビットのデフォルト値を残りのヒューズに書き込む。こうして、ＢＩＵの変更するレジスタによって、変更が要求されないビットに対するデフォルト値が与えられる。
【００６３】
動作７０９では、ヒューズ・バンクに本解決法をプログラムする。一実施形態においては、ヒューズのプログラミングは、ヒューズを無傷の状態のままにして第１のデータ状態を表わすことによって、あるいはヒューズを「飛ばす」ことによって開放または高インピーダンスを形成して第２のデータ状態を表わすことによって行なう。しかしＯＴＰ素子は、他の実施形態において他の方法でプログラムしても良い。動作７１１では、修復または調整が成功したことを検証するために、集積回路を再び試験する。
【００６４】
以上記述したように、集積回路内で用いるヒューズの数を減らすことができ、ヒューズを種々の回路の間で用いることができる。一例では、必要なヒューズの数の判定を、集積回路上で必要となるすべての可能なヒューズを決定すること、およびこれらの利用法をサブグループにグループ化すること（好ましくは、サブグループ内のヒューズは機能的に関係している）によって行なうことができる。利用法をグループ化することが望ましい場合がある。ある利用法について変更する必要がある場合、グループの残りの利用法も変更される可能性が比較的高い。一実施形態においては、ヒューズの数は、冗長修復および非冗長チューニング、最適化、またはモード選択に関して最大で考えられる利用に対してわずかな割合（＜２５％）でよい。一実施形態においては、ヒューズ・バンクの数は、未完成の製造プロセスに製品を最初に放出する場合にはより大きいと予想される。提案する解決法の優位性は、ヒューズ・バンクの数を、システムの他の実装形態を変えることなく製品改訂の間に変更できることである。
【００６５】
ヒューズの集積回路を設計、製造、試験、およびプログラムするための他のプロセスを他の実施形態に用いても良い、
システム１０１において用いても良いヒューズの例としては、ポリサイド・ヒューズ、金属ヒューズ、またはレーザ・プログラマブル・ヒューズが挙げられる。しかし他の実施形態においては、他のタイプのワン・タイム・プログラマブル素子をヒューズの代わりに用いても良く、たとえばプログラマブルＲＯＭ（読み取り専用メモリ）セル、たとえば、電気的にプログラム可能なＲＯＭである。
【００６６】
本発明の特定の実施形態について図示して説明したが、当業者であれば分かるように、本発明から逸脱することなく、本明細書による教示に基づいて、更なる変形および変更を行ってもよい。添付の特許請求の範囲の請求項は、本発明の思想の範囲内にある変形および変更をすべてその範囲内に包含するものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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