(57)【要約】  出力段は、ＶＤＤＡノードと出力ノードとの間のプルアップ電流経路内において直列に結合された２つのトランジスタ（スイッチングトランジスタ及びバイアシングトランジスタ）を含み、前記出力ノードと接地ノードとの間のプルダウン電流経路内において直列に結合された２つのトランジスタ（スイッチングトランジスタ及びバイアシングトランジスタ）も含む。前記バイアシングトランジスタを提供することは、前記トランジスタにおいて低下される最大電圧を低減させ、それによって前記トランジスタがＶＤＤＡよりも低い破壊電圧を有するのを可能にする。適応型バイアシング回路は、前記出力ノード電圧に基づいてバイアシングトランジスタにおける前記ゲート電圧を調整する。前記出力電圧が中間範囲内にある場合は、前記ゲート電圧は、電圧ストレスを低減させるためにレール電圧から離れた電圧に設定される。前記出力電圧が前記レール電圧の方に近い範囲内にある場合は、前記ゲート電圧は、前記レール電圧により近い電圧に設定され、それによりレールツーレール出力電圧スイングを容易にする。  【選択図】図８
2010537579.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器であって、
第１の電力供給ノードと、
第２の電力供給ノードであって、前記第１の電力供給ノードと前記第２の電力供給ノードとの間においては電源電圧が存在する第２の電力供給ノードと、
増幅器出力ノードと、
差動入力段と、
ソース、ゲート及びドレインを有する第１のトランジスタと
ソース、ゲート及びドレインを有する第２のトランジスタと、
ソース、ゲート及びドレインを有する第３のトランジスタと、
ソース、ゲート及びドレインを有する第４のトランジスタと、
前記第２のトランジスタの前記ゲート上において第１のバイアス信号を供給し及び前記第４のトランジスタの前記ゲート上において第２のバイアス信号を供給する適応型バイアシング回路と、を備える出力段と、を備え、
前記増幅器は、第１の伝導性経路を通じて前記増幅器出力ノードを前記第２の電力供給ノードに結合することができ、前記第１の伝導性経路は、前記出力ノードから、前記第２のトランジスタを通り、前記第１のトランジスタを通り、前記第２の電力供給ノードまで延び、
前記増幅器は、第２の伝導性経路を通じて前記増幅器出力ノードを前記第１の電力供給ノードに結合することができ、前記第２の伝導性経路は、前記第１の電力供給ノードから、前記第３のトランジスタを通り、前記第４のトランジスタを通り、前記増幅器出力ノードまで延び、前記第１、第２、第３及び第４のトランジスタの各々は、前記電源電圧よりも低いドレインソース間破壊電圧を有し、前記第１、第２、第３及び第４のトランジスタの各々は、前記電源電圧よりも低いゲートソース間破壊電圧を有し、
前記第１のバイアス信号は、前記増幅器出力ノードにおける出力信号が第１の電圧範囲内にある場合は第１の電圧を有し、前記適応型バイアシング回路は、前記増幅器出力信号が第２の電圧範囲内にある場合は前記第１のバイアス信号を増大させ、前記第２のバイアス信号は、前記増幅器出力ノードにおける出力信号が第３の電圧範囲内にある場合は第３の電圧を有し、前記適応型バイアシング回路は、前記出力信号が前記第２の電圧範囲内にある場合は前記第２のバイアス信号を低下させる、演算増幅器。
【請求項２】
前記第１のトランジスタの前記ドレインは、前記第２のトランジスタの前記ソースに接続され、前記第２のトランジスタの前記ドレインは、前記出力ノードに接続され、前記第３のトランジスタの前記ドレインは、前記第４のトランジスタの前記ソースに接続され、前記第４のトランジスタの前記ドレインは、前記出力ノードに接続される請求項１に記載の演算増幅器。
【請求項３】
前記出力信号は、前記電源電圧に実質的に等しい電圧スイングを有し、前記第１、第２、第３及び第４のトランジスタのうちのいずれも、前記ドレインソース間破壊電圧を超えるドレインソース間電圧を経験せず、前記第１、第２、第３及び第４のトランジスタのうちのいずれも、前記ゲートソース間破壊電圧を超えるゲートソース間電圧を経験しない請求項１に記載の演算増幅器。
【請求項４】
前記適応型バイアシング回路は、
第１のノード及び第２のノードを有する第１の電圧分割器回路であっで、前記第１のノードは、前記第２のトランジスタの前記ゲートに結合される第１の電圧分割器回路と、
ソース、ゲート、及びドレインを有する第１のバイアス調整トランジスタであって、前記ソースは、前記第１のノードに接続され、前記ドレインは、前記第２のノードに接続され、前記ゲートは、前記出力ノードに接続される第１のバイアス調整トランジスタと、
第１のノード及び第２のノードを有する第２の電圧分割器回路であっで、前記第１のノードは、前記第４のトランジスタの前記ゲートに結合される第２の電圧分割器回路と、
ソース、ゲート、及びドレインを有する第２のバイアス調整トランジスタであって、前記ソースは、前記第１のノードに接続され、前記ドレインは、前記第２のノードに接続され、前記ゲートは、前記出力ノードに接続される第２のバイアス調整トランジスタと、を備える請求項２に記載の演算増幅器
【請求項５】
前記第１の電圧分割器は、
ソース、ゲート、及びドレインを有する第１のダイオード接続トランジスタであって、前記ドレインは、前記第１の電力供給ノードに接続され、前記ソースは、前記第１の電圧分割器回路の前記第１のノードに接続される第１のダイオード接続トランジスタと、
ソース、ゲート、及びドレインを有する第２のダイオード接続トランジスタであって、前記ドレインは、前記第１のダイオード接続トランジスタの前記ソースに接続され、前記ソースは、前記第１の電圧分割器回路の前記第２のノードに接続される第２のダイオード接続トランジスタと、
ソース、ゲート、及びドレインを有する第３のダイオード接続トランジスタであって、前記ドレインは、前記第２のダイオード接続トランジスタの前記ソースに接続される第３のダイオード接続トランジスタと、を備える請求項４に記載の演算増幅器
【請求項６】
前記差動入力段は、第１の差動入力ノードと、第２の差動入力ノードと、第１の出力ノードと、第２の出力ノードと、を有し、前記差動入力段の前記第１の出力ノードは、前記出力段の前記第１のトランジスタの前記ゲートに接続され、前記差動入力段の前記第２の出力ノードは、前記出力段の前記第３のトランジスタの前記ゲートに接続される請求項１に記載の演算増幅器
【請求項７】
前記差動入力段は、差動段と、クラスＡＢ制御回路と、を含む請求項６に記載の演算増幅器。
【請求項８】
前記第１のトランジスタの前記ソースは、第１のイネーブルトランジスタを通じて前記第２の電力供給ノードに結合され、前記第３のトランジスタの前記ソースは、第２のイネーブルトランジスタを通じて前記第１の電力供給ノードに結合される請求項１に記載の演算増幅器。
【請求項９】
方法であって、
（ａ）演算増幅器の出力段におけるプルダウン電流経路内でＮチャネルバイアシングトランジスタを用いることであって、前記プルダウン電流経路は、前記演算増幅器の出力ノードから、前記Ｎチャネルバイアシングトランジスタを通り、Ｎチャネルスイッチングトランジスタを通り、第２の電源電圧ノードまで延びることと、
（ｂ）前記演算増幅器の前記出力段におけるプルアップ電流経路内でＰチャネルバイアシングトランジスタを用いることであって、前記プルアップ電流経路は、第１の電源電圧ノードから、Ｐチャネルスイッチングトランジスタを通り、前記Ｐチャネルバイアシングトランジスタを通り、第１の電源電圧ノードまで延びることと、
（ｃ）前記出力ノードにおける出力信号に基づいて前記Ｎチャネルバイアシングトランジスタのゲートにおけるバイアシング電圧を調整することと、
（ｄ）前記出力ノードにおける前記出力信号に基づいて前記Ｎチャネルバイアシングトランジスタのゲートにおけるバイアシング電圧を調整すること、とを備える、方法。
【請求項１０】
（ｃ）の前記調整することは、前記出力信号の電圧が予め決められた電圧よりも低下したときに前記Ｎチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧を低下させることを含み、（Ｃ）の前記調整することは、前記出力信号の電圧が前記予め決められた電圧よりも上昇したときに前記Ｎチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧を増大させることをさらに含む請求項９に記載の方法。
【請求項１１】
前記スイッチングＰチャネルトランジスタのドレインは、前記Ｐチャネルバイアシングトランジスタのソースに結合され、前記Ｐチャネルバイアシングトランジスタのドレインは、前記出力ノードに結合され、前記出力ノードは、前記Ｎチャネルバイアシングトランジスタのドレインに結合され、前記Ｎチャネルバイアシングトランジスタのソースは、前記Ｎチャネルスイッチングトランジスタのドレインに結合される請求項１０に記載の方法。
【請求項１２】
（ｅ）電源電圧ＶＤＤＡから前記出力段に電力を供給することであって、前記Ｎチャネルバイアシングトランジスタ、前記Ｎチャネルスイッチングトランジスタ、前記Ｐチャネルバイアシングトランジスタ、及び前記Ｐチャネルスイッチングトランジスタはすべて、前記電源電圧ＶＤＤＡよりも小さいドレインソース間破壊電圧を有すること、をさらに備える請求項１１に記載の方法。
【請求項１３】
前記電源電圧ＶＤＤＡは、前記第１の電源電圧ノードと第２の電源電圧ノードとの間に存在する請求項１２に記載の方法。
【請求項１４】
前記電源電圧ＶＤＤＡは、ＶＤＤＡ電源電圧レールと接地レールとの間に存在し、第１のエネーブルリングトランジスタが前記ＶＤＤＡ電源電圧レールを前記Ｐチャネルスイッチングトランジスタの前記ソースに結合し、第２のエネーブルリングトランジスタが前記接地レールを前記Ｎチャネルスイッチングトランジスタの前記ソースに結合した請求項１２に記載の方法。
【請求項１５】
前記バイアシング電圧を前記増大させることは、電圧分割器内の抵抗素子を短絡させることによって達成され、前記電圧分割器のノードは、前記Ｎチャネルバイアシングトランジスタの前記ゲートに結合される請求項１０に記載の方法。
【請求項１６】
前記Ｎチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧は、電圧分割器を用いて生成される請求項９に記載の方法。
【請求項１７】
回路であって、
演算増幅器出力ノードと、
電源電圧ノードと、
接地ノードと、
Ｎチャネルスイッチングトランジスタ及びＮチャネルバイアシングトランジスタが伝導性である場合に前記Ｎチャネルスイッチングトランジスタ及び前記Ｎチャネルバイアシングトランジスタを通じて前記出力ノードから前記接地ノードまでの電流経路が存在するように直列に結合された前記Ｎチャネルスイッチングトランジスタ及び前記Ｎチャネルバイアシングトランジスタと、
Ｐチャネルスイッチングトランジスタ及びＰチャネルバイアシングトランジスタが伝導性である場合に前記Ｐチャネルスイッチングトランジスタ及び前記Ｐチャネルバイアシングトランジスタを通じて前記電源電圧ノードから前記出力ノードまでの電流経路が存在するように直列に結合された前記Ｐチャネルスイッチングトランジスタ及び前記Ｐチャネルバイアシングトランジスタと、
前記出力ノードにおける電圧に少なくとも部分的に基づいて前記Ｎチャネルバイアシングトランジスタのゲートにおける第１のバイアシング電圧を調整するための第１の手段であって、前記出力ノードにおける前記電圧が第１の予め決められた電圧よりも低下したときに前記第１のバイアシング電圧を低下させる第１の手段と、
前記出力ノードにおける前記電圧に少なくとも部分的に基づいて前記Ｐチャネルバイアシングトランジスタのゲートにおける第２のバイアシング電圧を調整するための第２の手段であって、前記出力ノードにおける前記電圧が第２の予め決められた電圧よりも増大したときに前記第２のバイアシング電圧を低下させる第２の手段と、を備える、回路。
【請求項１８】
前記第１の手段は、前記出力ノードにおける前記電圧が前記第１の予め決められた電圧よりも低い場合は前記第１のバイアシング電圧を第１の電圧に設定し、前記出力ノードにおける前記電圧が前記第１の予め決められた電圧よりも高い場合は前記第１のバイアシング電圧を第２の電圧に設定する請求項１７に記載の回路。
【請求項１９】
前記第１の手段は電圧分割器を含み、前記電圧分割器は、一列のダイオード接続トランジスタを含む請求項１８に記載の回路。
【請求項２０】
前記電源電圧ノードと前記接地ノードとの間には電源電圧ＶＤＤＡが存在し、前記Ｎチャネルバイアシングトランジスタ、前記Ｎチャネルスイッチングトランジスタ、前記Ｐチャネルバイアシングトランジスタ、及び前記Ｐチャネルスイッチングトランジスタはすべて、前記電源電圧ＶＤＤＡよりも小さいドレインソース間破壊電圧を有する請求項１７に記載の回路。  
【請求項２１】
増幅器であって、
差動入力段と、
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
前記出力ノードにおける電圧に基づいて前記第１及び第４のトランジスタのゲートにおける電圧を適応的にバイアシングするように適応化された回路と、を備える出力段と、を備え、
前記増幅器は、出力ノードから、前記第２のトランジスタを通り、前記第１のトランジスタを通り、接地ノードまで延びる第１の伝導性経路を通じて前記出力ノードを前記接地ノードに結合することができ、
前記増幅器は、電源電圧ノードから、前記第３のトランジスタを通り、前記第４のトランジスタを通り、前記出力ノードまで延びる第２の伝導性経路を通じて前記出力ノードを前記電源電圧ノードに結合することができ、前記第１、第２、第３及び第４のトランジスタの各々は、前記電源電圧ノードと前記接地ノードとの間において電源電圧よりも小さいドレインソース間破壊電圧を有する、増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施形態は、演算増幅器 に関するものである。開示される実施形態は、より具体的には、アナログ／混合信号集積回路におけるレールツーレール動作に適する演算増幅器に関するものである。
【背景技術】
【０００２】
図１（先行技術）は、混合信号集積回路１の略図である。混合信号集積回路１は、デジタル論理部２と、アナログ回路部３と、を含む。アナログ回路は、例えば、そのアナログ信号が、デジタル論理部２内のデジタル信号のスイングよりも大きい電圧範囲にわたってスイングする回路を含むことができる。
【０００３】
図２（先行技術）は、部分２内の代表的な相補型論理デジタルインバータ４の回路図である。インバータ４は、薄ゲート絶縁体Ｐチャネルトランジスタ５と、薄ゲート絶縁体Ｎチャネルトランジスタ６と、を含む。これらの薄ゲート絶縁体トランジスタは、集積回路１上の大部分のトランジスタを成す標準的な論理トランジスタであるため、“基本デバイス”と呼ばれることがある。示される例においては、部分２内のデジタル論理は、ここにおいてはＶＤＤと呼ばれるデジタル論理電源電圧から動作する。この例における電源電圧ＶＤＤは、約１．０ボルト乃至１．３ボルトの範囲である。薄ゲート絶縁体トランジスタは、約２．０ボルトのドレインソース間及びゲートソース間破壊電圧を有するか又は２．０ボルト以下のドレインソース間電圧（Ｖｄｓ）及びゲートソース間電圧（Ｖｇｓ）で動作するように指定される。電源電圧ＶＤＤは、２．０ボルト未満であるため、図２の回路等の相補型論理回路は、条件を満たした状態で動作し、論理トランジスタの過ストレスに起因する信頼性問題を被らない。
【０００４】
しかしながら、混合信号集積回路１の回路は、部分３におけるアナログ回路も含む。アナログ回路は、例えば、デジタル論理を集積回路１外のその他の回路にインタフェースさせるための入力／出力（Ｉ／Ｏ）回路を含むことができる。該アナログ回路は、典型的には、より高い電源電圧から動作する。より高い電源電圧は、ここではアナログ電源電圧ＶＤＤＡと呼ばれる。
【０００５】
図３（先行技術）は、ここでは“レールツーレール演算増幅器”７と呼ばれる該アナログ回路の例である。レールツーレール増幅器７のこの用途例においては、シングルエンドデジタル入力信号ＶＩＮが非反転差動入力リード８上に供給される。デジタル信号は、ほぼ接地電位からデジタル論理電源電圧ＶＤＤまでの（この例においては、接地電位から１．３ボルトまでの）電圧スイングを有する。ダッシュ線１６は、負のフィードバックループを表す。出力リード９上の出力信号ＶＯＵＴは、ほぼ接地電位からアナログ電源電圧ＶＤＤＡまでの（この例においては、接地電位から２．６ボルトまでの）電圧スイングを有する。演算増幅器７は、差動入力段１０と、出力段１１と、を含む。差動入力段１０は、差動入力回路１２と、クラスＡＢ制御回路１３と、を含む。
【０００６】
図４（先行技術）は、図３の演算増幅器７の出力段１１をより詳細に示す。出力段１１は、Ｐチャネルトランジスタ１４と、Ｎチャネルトランジスタ１５と、を含む。出力リード９における出力信号ＶＯＵＴの電圧は、接地電位から２．７ボルトまでの範囲にわたることが可能であるため、２．０ボルトの破壊電圧定格を有するトランジスタ１４及び１５に関して基本薄ゲート絶縁体デバイスを用いることは、これらのデバイスを過度のストレスにさらすことになる。トランジスタ１４及び１５は、基本デバイスが約２．０ボルトの定格ドレインソース間破壊電圧（Ｖｄｓｂｄ）を有するときに、２．７ボルトのドレインソース間電圧（Ｖｄｓ）を受ける可能性がある。従って、トランジスタ１４及び１５は、より高い破壊電圧を有する厚ゲート絶縁体トランジスタであるように製造される。一例においては、厚ゲート絶縁体トランジスタは、約３．０ボルトのＶｄｓｂｄ破壊電圧を有する。従って、これらは、出力リード９においてより高いアナログ電源電圧ＶＤＤＡ範囲信号によってかけられるストレスに耐えることができる。
【０００７】
図１乃至４の回路は、良好に機能する。残念なことに、２つの異なるゲート絶縁体厚をトランジスタに備えることは、混合信号集積回路１を製造する加工コストを増大させる。厚ゲート絶縁体出力段トランジスタ１４及び１５を製造することは、一般的には、追加のリソグラフィマスクを用いることを要求し、さらに、複数の追加の半導体製造加工ステップを実行することを要求する。この追加の複雑さに起因して、混合信号集積回路１製造コストは、厚酸化物出力段トランジスタを提供しなければならないことに起因して５％以上も増大する可能性がある。
【発明の概要】
【０００８】
演算増幅器の出力段は、アナログ電源電圧ＶＤＤＡノードと出力ノードとの間のプルアップ電流経路において直列に結合された２つのトランジスタ（スイッチングトランジスタ及びバイアシングトランジスタ）を含む。前記ＶＤＤＡノードは、ＶＤＤ供給レールと呼ばれることもある。前記出力段は、前記出力ノードと接地ＧＮＤノードとの間のプルダウン電流経路において直列に結合された２つのトランジスタ（スイッチングトランジスタ及びバイアシングトランジスタ）も含む。前記接地ＧＮＤノードは、ＧＮＤレールと呼ばれることもある。スイッチングトランジスタは、演算増幅器の先行する差動入力段におけるクラスＡＢ制御回路によって制御される。
【０００９】
前記出力段のプルアップ及びプルダウン電流経路において前記バイアシングトランジスタを提供することは、前記スイッチングトランジスタ間において低下される最大電圧を低減させ、それによってバイアシングトランジスタ及びスイッチングトランジスタが電源電圧ＶＤＤＡの大きさよりも低い定格破壊電圧を有するのを可能にする。一例においては、前記出力段のすべてのスイッチングトランジスタ及びバイアシングトランジスタは、同じゲート絶縁体厚を有し及び同じ近似のドレインソース間破壊電圧（Ｖｄｓｂｄ）及び同じ近似のゲートソース間破壊電圧（Ｖｇｓｂｄ）を有する基本電界効果トランジスタデバイスである。固定されたゲート電圧でバイアシングトランジスタをバイアシングするのではなく、前記出力段内の前記斬新な適応型バイアシング回路が、前記出力ノード上の出力信号ＶＯＵＴの大きさに少なくとも部分的に基づいてバイアシングトランジスタのゲート電圧を調整する。前記バイアシングトランジスタ及びスイッチングトランジスタは、演算増幅器が高い電圧利得を有するようにそれぞれの飽和領域内において維持される。
【００１０】
１つの具体的実施形態においては、適応型バイアシングは次のように機能する。例えば、出力信号ＶＯＵＴが第１の電圧範囲（例えば、ＶＤＤＡの１／３よりも低い低電圧範囲）内にある場合は、前記プルダウン電流経路内の前記Ｎチャネルバイアシングトランジスタにおけるゲート電圧は、第１のバイアス電圧であるように設定される。前記第１のバイアス電圧は、前記プルダウン電流経路内の前記スイッチングトランジスタ及びバイアシングトランジスタが前記出力ノードを前記ＧＮＤ電圧レール上における接地電圧の方にプルすることができるようにＧＮＤレール電圧に近く、それにより前記出力電圧ＶＯＵＴが電圧スイングして前記ＧＮＤレールの電圧に近づくのを容易にする。しかしながら、ＶＯＵＴが第２の電圧範囲（例えば、ＶＤＤＡの１／３よりも高い電圧範囲）内にある場合は、前記プルダウン電流経路内の前記バイアシングトランジスタにおける前記ゲート電圧は、第２のバイアス電圧であるように設定される。前記第２のバイアス電圧は、前記ＧＮＤレール上におけるＧＮＤ電位からより遠い。この方法により前記バイアシングトランジスタのゲート上の電圧を増大させることは、前記プルダウン電流経路内の前記スイッチングトランジスタ及びバイアシングトランジスタに対する電圧ストレスを低減させる。前記プルアップ電流経路内の前記Ｐチャネルバイアシングトランジスタは、前記プルダウン電流経路内のＮチャネルバイアシングトランジスタをバイアシングする方法を補完する形で適応型バイアシング回路によってバイアシングされる。従って、前記Ｐチャネルバイアシングトランジスタのゲートは、前記出力信号ＶＯＵＴの大きさに依存して２つのバイアシング電圧のうちの１つでバイアシングされる。前記出力信号ＶＯＵＴの大きさが増大及び低下するのに応じて前記バイアシングトランジスタをバイアシングする前記ゲート電圧を調整することは、前記出力信号ＶＯＵＴに歪みを導入する。しかしながら、演算増幅器の全体的歪みは、多くの演算増幅器の用途に関しては受け入れ可能である。
【００１１】
上記は概要であり、必要上、詳細の単純化、一般化及び省略を含む。従って、前記概要は例示のみを目的とするものでありいずれの形でも制限することを意図しないことを当業者は理解するであろう。請求項のみによって定義され、ここにおいて説明されるデバイス及び／又はプロセスのその他の側面、発明上の特徴、及び利点は、ここにおいて示される非制限的な発明を実施するための形態において明らかになるであろう。
【図面の簡単な説明】
【００１２】
【図１】（先行技術）厚ゲート絶縁体トランジスタ及び薄ゲート絶縁体トランジスタの両方を含む混合信号集積回路の略図である。
【図２】（先行技術）図１の混合信号集積回路のデジタル部内に配置されたデジタルインバータの略図である。
【図３】（先行技術）図１の混合信号集積回路のアナログ部内に配置されたレールツーレール演算増幅器の略図である。
【図４】（先行技術）図３のレールツーレール演算増幅器の出力段の略図である。
【図５】１つの斬新な側面による斬新な演算増幅器の１つの典型的用途の略図である。
【図６】図５の混合信号集積回路における電力制御ループ回路の略図である。電力制御ループは、斬新な演算増幅器を含む。
【図７】図６の電力制御ループの一部である斬新な演算増幅器のブロック図である。
【図８】図７の斬新な演算増幅器のより詳細な回路図である。
【図９】図８の斬新な演算増幅器の略図である。該略図は、演算増幅器の斬新な出力段を拡大して示す。
【図１０】３つの異なる動作状態下での図９の出力段内の様々なノードにおける電圧を示す表である。図９において示される出力段の動作は、対応する本文においてＶＯＵＴ電圧範囲及び特定のノード電圧と関連づけて説明されるが、回路の動作の説明は、例示及び教示することを目的として単純化されていることが理解されるべきである。特定のタイプのトランジスタ及び回路構成要素を使用時におけるより正確な回路動作に関しては、回路シミュレータ（例えば、ＳＰＩＣＥ）及び正確なデバイスモデルを用いて実際の回路をシミュレーションすべきである。
【図１１】図９の出力段内における適応型バイアスフィードバックループのループ利得を示す表である。バイアシングトランジスタＴ４のゲートにおけるバイアス電圧を制御する第１のフィードバックループが存在し、及び、バイアシングトランジスタＴ２のゲートにおけるバイアス電圧を制御する第２のフィードバックループが存在する。
【図１２】図９の斬新な演算増幅器によって導入される信号歪みを示す表である。
【図１３】１つの斬新な側面による方法のフローチャートである。
【発明を実施するための形態】
【００１３】
図５は、１つの斬新な側面による携帯電話システム１０１における斬新な演算増幅器１００の１つの典型的用途の単純化された回路図である。携帯電話システム１０１は、（示されていないその他の部品の中で）混合信号集積回路１０２と、個別電力増幅器集積回路１０３と、ディプレクサ１０４と、ＳＡＷフィルタ１０５と、アンテナ１０６と、を含む。混合信号集積回路１０２は、デジタル論理部１０７と、アナログ回路部１０８と、を含む。アナログ回路部１０８は、受信機チェーン回路１０９と、送信機チェーン回路１１０と、電力制御ループ（ＰＣＬ）１１１と、を含む。斬新な演算増幅器１００は、ＰＣＬ１１１の一部である。携帯電話において受信される情報は、アンテナ１０６において受信され、ディプレクサ１０４を通り、ＳＡＷフィルタ１０５を通り、端子１１２を通り、アナログ回路部１０８の受信機チェーン１０９部に入る。携帯電話から送信される情報は、送信機チェーン１１０から、端子１１３を通り、電力増幅器１０３を通り、ディプレクサ１０４を通り、アンテナ１０６から送信される。電力増幅器１０３の利得は、端子１１８を介して混合信号集積回路から出力される電圧制御利得（ＶＣＧ）信号によってＰＣＬ１１１によって制御される。
【００１４】
デジタル論理部１０７は、ここでは電源電圧ＶＤＤと呼ばれるデジタル論理電源電圧から動作する。アナログ回路部１０８は、ここでは電源電圧ＶＤＤＡと呼ばれるアナログ電源電圧から動作する。電源電圧ＶＤＤＡは、デジタル論理電源電圧ＶＤＤよりも大きい。この例においては、デジタル電源電圧ＶＤＤは、約１．０ボルト乃至１．３ボルトの範囲である。アナログ電源電圧ＶＤＤＡは、約２．５ボルト乃至２．７ボルトの範囲であり、２．６ボルトの公称値を有する。アナログ回路部１０８において処理されるアナログ信号の電圧スイングは、大きさの点でＶＤＤを上回るが、部分１０７及び１０８のすべての電界効果トランジスタは、同じ相対的に薄いゲート絶縁体厚さを有する基本デバイスである。この例におけるこれらの基本デバイスのドレインソース間破壊電圧（Ｖｄｓｂｄ）は、２．０ボルトである。同様に、これらの基本デバイスのゲートソース間破壊電圧（Ｖｇｓｂｄ）は、２．０ボルトである。ここにおける“破壊”という用語は、基本デバイスが破壊電圧にさらされた場合に必ず直ちに故障することを意味するものではなく、破壊電圧という用語は、信頼性に関する評価基準である。一例においては、破壊電圧は、トランジスタが規定された動作期間（例えば１０年）にわたって破壊電圧においてストレスがかけられた状態で稼働された場合に基本デバイスに動作パラメータ（例えばしきい電圧）を１０％シフトさせることになる最低電圧である。
【００１５】
図６は、図５のＰＣＬ１１１をさらに詳細に示す略図である。デジタルエンベロープデータ１１４は、デジタル部１０７において生じ、デジタルアナログ変換器（ＤＡＣ）１１５によってアナログ信号に変換される。その結果得られたアナログ信号は、エンベロープ増幅器１１６を通ってデジタル信号ＶＤＡＣが生成される。信号ＶＤＡＣは、電力制御ブロック１１７に供給される。エンベロープ増幅器１１６は、負のフィードバックループを含むように構成される斬新な演算増幅器１１０を含む。電力制御ブロック１１７は、アンテナ１０６においてＲＦ信号の強度を示す信号を受信し、その信号及びエンベロープ増幅器１１６からのデジタル信号ＶＤＡＣに基づき、電圧制御利得信号（ＶＣＧ）を端子１１８から出力する。ＶＣＧ信号は、電力増幅器１０３の利得を制御する。
【００１６】
図７は、図６の斬新な演算増幅器１１０のブロック図である。演算増幅器１１０は、非反転差動入力ノード及びリード１１９と、反転差動入力ノード及びリード１２０と、出力ノード及びリード１２１と、差動入力段１２２と、出力段１２３と、を含む。差動入力段１２２は、差動入力回路１２４と、クラスＡＢ制御回路１２５と、を含む。演算増幅器１１０は、示されるようにアナログ電源電圧ＶＤＤＡから電力が供給される。
【００１７】
図８は、図７の演算増幅器１１０のより詳細な図である。出力段１２３は、２つのスイッチング電界効果トランジスタＴ１及びＴ３と、２つの追加の斬新なバイアシング電界効果トランジスタＴ２及びＴ４と、斬新な適応型バイアシング回路１２６と、を含む。最上行のトランジスタ及び最下行のトランジスタは、高及び低スリープ信号ＨＬＳＬ及びＬＬＳＬＢによってそれぞれ制御される。信号ＬＬＳＬＢは、アクティブローである。一実施形態においては、スイッチングトランジスタ及びバイアシングトランジスタは、実質上同一のサイズ及び同一の構造である。
【００１８】
図９は、トランジスタレベルにおける出力段１２３を示す単純化されたブロック図である。図３及び４の先行技術出力段１１においては、出力ノード９から接地ノードまでのプルダウン電流経路内には単一のＮチャネルプルダウントランジスタ１５が存在し、ＶＤＤＡ電源電圧ノードから出力ノード９までのプルアップ電流経路内には単一のＰチャネルプルアップトランジスタ１４が存在する一方で、図９の斬新な回路内においては２つの追加のバイアシングトランジスタＴ２及びＴ４が提供される。ＮチャネルバイアシングトランジスタＴ２は、出力ノードＮ７と接地ノードＮ１１との間のプルダウン電流経路内に配置され、このため、プルダウン電流は、出力ノードＮ７から、追加されたバイアシングトランジスタＴ２を通り、スイッチングトランジスタＴ１を通り、接地ノードＮ１１まで直列で流れる。同様に、ＰチャネルバイアシングトランジスタＴ４は、ＶＤＤＡ供給ノードＮ１０と出力ノードＮ７との間のプルアップ電流経路内に配置され、このため、プルアップ電流は、ＶＤＤＡ供給ノードＮ１０から、スイッチングトランジスタＴ３を通り、追加されたバイアシングトランジスタＴ４を通り、出力ノードＮ７まで流れる。バイアシングトランジスタＴ２及びＴ４を提供することは、出力ノードＮ７における大きなアナログ信号電圧スイングに起因する相対的に大きくなる可能性がある電圧を１つだけでなく２つの直列接続トランジスタにおいて低下させるのを可能にする。２つのトランジスタにおいて大電圧を低下させることによって、各々のトランジスタにおける最大の電圧低下は、両方のトランジスタがアナログ信号電圧スイングよりも小さい定格Ｖｄｓｂｄ及びＶｇｓｂｄ破壊電圧を有する基本デバイスであるようにすることができるような十分に小さいものにされる。出力段１２３のすべてのトランジスタが同じゲート絶縁体厚さを有するようにすることができるため、２つの異なるゲート絶縁体厚さをトランジスタに備えなければならないことに関連する半導体加工コストが回避される。集積回路１０２は、標準的なデジタル相補型論理（相補型金属酸化膜半導体又はＣＭＯＳと呼ばれることもある）半導体製造プロセスを用いて製造される。上述されるように、一実施形態においては、混合信号集積回路１０２内のすべてのＮチャネル及びＰチャネル電界効果トランジスタは、同じ基本タイプであり、同じゲート絶縁体厚さを有する。
【００１９】
バイアシングトランジスタのゲートを固定されたバイアス電圧で駆動させるのではなく、適応型バイアシング回路１２６は、バイアシングトランジスタにおける電圧過ストレスを防止し及び出力ノードＮ７におけるレールツーレール出力電圧スイングを容易にするようにバイアシングトランジスタＴ３及びＴ４のゲートにおけるバイアス電圧を調整する。例えば、出力ノードＮ７における出力信号ＶＯＵＴが、バイアシングトランジスタにおいて大きな電圧が低下されるような出力信号である場合は、バイアシングトランジスタのゲートにおけるバイアシング電圧は、バイアシングトランジスタにおけるドレインソース間電圧（Ｖｄｓ）及びゲートソース間電圧（Ｖｇｓ）が低下されて定格Ｖｄｓｂｄ及びＶｇｓｂｄ破壊電圧よりも小さくなるように設定される。しかしながら、出力信号ＶＯＵＴが、例えばバイアシングトランジスタが出力ノードＮ７における電圧を電源電圧レールまでプル中であるときにバイアシングトランジスタにおける電圧低下が最小化されるような出力信号である場合は、バイアシングトランジスタのゲートにおけるバイアシング電圧は、レール上における電圧により近く設定される。バイアシングトランジスタのゲートにおけるバイアシング電圧をレール上における電圧により近く設定することは、バイアシングトランジスタ及びその関連づけられたスイッチングトランジスタが出力ノードＮ７における電圧をレール電圧により近くなるようにプルするのを可能にし、それによって大きさが実質的にレールツーレールである出力信号スイングを容易にする。
【００２０】
演算増幅器１１０の動作が、以下において図９及び１０と関連させてさらに詳細に説明される。差動入力段１２２は、非反転差動入力ノード１１９において電圧信号ＩＮＰを受信し、反転差動入力ノード１２０において電圧信号ＩＮＮを受信する。差動入力段１２２は、ＩＮＰとＩＮＮとの間の電圧差に利得を乗じてその結果を信号ＶＩＮ１としてノード１２７に出力する。その結果は、信号ＶＩＮ２としてノード１２８にも出力される。２つの信号ＶＩＮ１及びＶＩＮ２は、互いに関して電圧オフセットを有するが、ＶＩＮ１が増大する場合はＶＩＮ２も増大するように互いに追跡する。ＶＩＮ１が減少した場合は、ＶＩＮ２も減少する。電圧オフセットは、クラスＡＢ制御回路１２５によって制御され、従って、２つの信号ＶＩＮ１及びＶＩＮ２が出力段１２３のスイッチングトランジスタＴ３及びＴ１に供給されるときには、出力段１２３はクラスＡＢ増幅器として動作する。
【００２１】
出力段１２３の動作が以下において３つの異なる動作状態に基づいて説明される。第１の動作状態においては、信号ＶＩＮ１及びＶＩＮ２は相対的に高い電圧を有し、ノードＮ７における出力信号ＶＯＵＴの電圧は、第１の電圧範囲内において低い。この例においては、第１の電圧範囲は、接地電位から電源電圧ＶＤＤＡの約１／３までの範囲である。第２の動作状態においては、信号ＶＩＮ１及びＶＩＮ２は中間範囲の電圧を有し、出力信号ＶＯＵＴの電圧は、第２の電圧範囲内にある。第２の電圧範囲は、電源電圧ＶＤＤＡの約１／３から電源電圧ＶＤＤＡの約２／３までの範囲である。第３の動作状態においては、信号ＶＩＮ１及びＶＩＮ２は、相対的に低い電圧を有し、出力信号ＶＯＵＴの電圧は、第３の電圧範囲内において高い。第３の電圧範囲は、電源電圧ＶＤＤＡの約２／３から電源電圧ＶＤＤＡまでの範囲である。
【００２２】
図１０は、これらの３つの動作状態のうちの各々における出力段１２３の様々なノードにおける電圧を示す表である。例えば、左から２つ目の列は、第１の動作状態における回路動作を示す。その右隣の列は、第２の動作状態における回路動作を示す。右端の列は、第３の動作状態における回路動作を示す。図１０が示すように、現在説明される例においては、電源電圧ＶＤＤＡは、２．６ボルトの公称値を有する。
【００２３】
第１のＶＯＵＴ範囲内における動作：適応型バイアシング回路１２６は、２つの電圧分割器回路を含む。第１の電圧分割器回路は、一列の３つのダイオード接続Ｎチャネル電界効果トランジスタＴ５、Ｔ６及びＴ７である。３つのダイオード接続トランジスタＴ５、Ｔ６及びＴ７は、ＶＤＤＡ電源電圧ノードＮ１０と接地電位ノードＮ１１との間で直列に接続される。第１の電圧分割器回路を通じて電流が流れているときで関連づけられたバイアス調整トランジスタＴ８が非伝導性であるときには、ノードＮ３における電圧はＶＤＤＡの約１／３であり、ノードＮ８における電圧は、ＶＤＤＡの約２／３である。
【００２４】
第２の電圧分割器回路は、同様の一列の３つのダイオード接続ＰチャネルトランジスタＴ９、Ｔ１０及びＴ１１である。第２の電圧分割器を通じてＶＤＤＡ供給ノードＮ１０から接地ノードＮ１１まで電流が流れているときで関連づけられたバイアス調整トランジスタＴ１２が非伝導性であるときには、ノードＮ９における電圧は、ＶＤＤＡの約１／３であり、ノードＮ４における電圧は、ＶＤＤＡの約２／３である。
【００２５】
第１のＶＯＵＴ範囲においては、電圧ＶＯＵＴは、電源電圧ＶＤＤＡの１／３未満である。この電圧ＶＯＵＴは、ＮチャネルトランジスタＴ８のゲート上に存在する。従って、トランジスタＴ８におけるゲートソース間電圧はそのしきい電圧よりも低く、トランジスタＴ８は非伝導性である。従って、ノード３における電圧は、第１の電圧分割器の動作に起因して電源電圧ＶＤＤＡの約１／３である。ＶＤＤＡの１／３の電圧が、適応型バイアシング回路１２６によってバイアシングトランジスタＴ２のゲート上において供給される。従って、バイアシングトランジスタＴ２は、伝導性である。図１０の表によって示されるように、ノードＮ２におけるバイアシングトランジスタＴ２のソースにおける電圧は、トランジスタＴ２のゲートに存在する１／３のＶＤＤＡ電圧よりも小さいゲートソース間電圧低下（Ｖｇｓ）である。図１０の表によって示されるように、Ｖｇｓ電圧低下は、ＮチャネルトランジスタＴ２のしきい電圧（Ｖｔ）及びデルタ量にほぼ等しく、ここで、デルタ量は、１００ミリボルト乃至３００ミリボルトの範囲内である。しきい電圧はプロセスに依存するが、この例においては３００ミリボルト乃至８００ミリボルトの範囲内である。バイアシングトランジスタＴ２におけるＶｇｓ低下が７００ミリボルトである状況においては、ノードＮ２における電圧は、ＶＤＤＡの１／３から７００ミリボルトを減じた値である。従って、ノードＮ２における電圧は、約１６６ミリボルトである。トランジスタＴ１のゲートにおける相対的に高い電圧ＶＩＮ２は、トランジスタＴ１を伝導性にする。従って、トランジスタＴ１及びＴ２は両方とも伝導性であり、出力ノードＮ７から、バイアシングトランジスタＴ２を通り、スイッチングトランジスタＴ１を通り、接地ノードＮ１１までプルダウン電流経路が確立される。
【００２６】
ＰチャネルバイアシングトランジスタＴ４、ＰチャネルスイッチングトランジスタＴ３及びＰチャネルトランジスタＴ９乃至Ｔ１１の第２の電圧分割器回路は、相補的に機能する。ＶＯＵＴは、第１の電圧範囲内（ＶＤＤＡの１／３未満）にあるため、バイアス調整トランジスタＴ１２には大きいゲートソース間電圧が存在し、バイアス調整トランジスタＴ１２は伝導性である。従って、バイアス調整トランジスタＴ１２は、第２の電圧分割器回路のダイオード接続ＰチャネルトランジスタＴ１０を有効に短絡させる。第２の電圧分割器を通る電流経路内には３つのダイオード接続トランジスタが存在するのではなく、２つのみが存在する。電流は、ＶＤＤＡノードＮ１０から、ダイオード接続トランジスタＴ９を通り、伝導性バイアス調整トランジスタＴ１２を通り、ダイオード接続トランジスタＴ１１を通り、接地ノードＮ１１まで流れる。従って、ノードＮ４における電圧は、ＶＤＤＡの約１／２である。ノードＮ５における電圧は、ＶＤＤＡの１／２及びトランジスタＴ４におけるゲートソース間電圧低下（Ｖｄｓ）である。Ｖｇｓが７００ミリボルトであると仮定すると、ノードＮ５における電圧は、約２．０ボルトである。信号ＶＩＮ１の電圧は相対的に高いが、ノードＮ１０から出力ノードＮ７までのＰチャネルスイッチングトランジスタＴ３及びＰチャネルバイアシングトランジスタＴ４を通るプルアップ電流経路は、出力ノードＮ７から接地ノードＮ１１までのＮチャネルトランジスタＴ１及びＴ２を通るプルダウン電流経路と比較して相対的に非伝導性である。従って、ＮチャネルトランジスタＴ１及びＴ２は、ノードＮ７における電圧をノードＮ１１における接地電位までプルダウンする。ノードＮ３における電圧は約１／３のＶＤＤＡで低いため、ＮチャネルトランジスタＴ１及びＴ２は、出力ノードＮ７における電圧を接地ノードＮ１１における電圧まで又はその近くまでプルダウンすることができる。接地ノードＮ１１は、ここでは接地“レール”と呼ばれる。
【００２７】
この第１のＶＯＵＴ範囲においては、ノードＮ５における電圧は、上述されるように約２．０ボルトである。ノードＮ７における信号ＶＯＵＴの電圧が最低のゼロボルトである場合は、バイアシングトランジスタＴ４におけるドレインソース間電圧Ｖｇｓは、定格の２．０ボルト破壊電圧である。
【００２８】
第２のＶＯＵＴ範囲における動作：第２のＶＯＵＴ範囲においては、電圧ＶＯＵＴは、ＶＤＤＡの１／３よりも大きいが、ＶＤＤＡの２／３よりも小さい。全電流が第１の電圧分割器の３つのすべてのダイオード接続トランジスタを通る場合は、ノードＮ３における電圧は、ＶＤＤＡの約１／３である。ＶＯＵＴはトランジスタＴ８のゲート上に供給されるため及びＶＯＵＴはＶＤＤＡの１／３よりも大きいがＶＤＤＡの２／３よりも小さいため、トランジスタＴ８上にはバイアス調整トランジスタＴ８を伝導性にする上で不適切なゲートソース間電圧（Ｖｇｓ）が存在する。この例におけるトランジスタＴ８のしきい電圧は、約５００ミリボルトである。バイアス調整トランジスタＴ８は非伝導性であるため、第１の電圧分割器におけるダイオード接続トランジスタＴ６は短絡されず、電流は、３つのすべてのダイオード接続トランジスタＴ５、Ｔ６及びＴ７を通じて流れ、ノードＮ３における電圧は、ＶＤＤＡの約１／３である。
【００２９】
第２の範囲内のＶＯＵＴは、第１の範囲内におけるときよりも高い。バイアス調整トランジスタＴ１２のゲートにおける電圧ＶＯＵＴは、もはや、トランジスタＴ１２のゲートソース間電圧をそのしきい電圧よりも大きく維持することができるほど低くない。従って、トランジスタＴ１２はもはや伝導性でない。従って、Ｐチャネル電圧分割器を通る電流の流れは、すべての３つのダイオード接続トランジスタＴ９、Ｔ１０及びＴ１１を通る。従って、ノードＮ４における電圧は、図１０の表によって示されるようにＶＤＤＡの２／３である。従って、ノードＮ４における電圧は、第１のＶＯＵＴ範囲内での動作と比較して引き上げられることがわかる。
【００３０】
図１０の表によって示されるように、この第２の電圧範囲におけるバイアシングトランジスタＴ１２を通る最大ドレインソース間電圧は、約１／３のＶＤＤＡ及びＶｇｓである。上述されるように、この電圧は、この例においては約２．０ボルトある。同様に、この第２の電圧範囲におけるバイアストランジスタＴ４における最大ドレインソース電圧は、約１／３のＶＤＤＡ及びＶｇｓである。従って、バイアストランジスタＴ４における最大Ｖｄｓは、この例においては同じく約２．０ボルトである。従って、バイアシングトランジスタＴ２及びＴ４における最大Ｖｄｓは、２．０ボルトの定格Ｖｄｓｂｄ破壊電圧内である。
【００３１】
第３のＶＯＵＴ範囲内における動作: 第３のＶＯＵＴ範囲内においては、電圧ＶＯＵＴは、ＶＤＤＡの２／３よりも大きい。現在は、バイアス調整トランジスタＴ８のゲートにおける電圧は、トランジスタＴ８のしきい電圧を上回る十分な大きさである。従って、バイアス調整トランジスタＴ８は伝導性である。伝導性であるバイアス調整トランジスタＴ８は、Ｎチャネルの第１の電圧分割器の中央のダイオード接続トランジスタＴ６を有効に短絡させる。従って、第１の分割器を通る電流の流れは、ＶＤＤＡノードＮ１０から、ダイオード接続トランジスタＴ５を通り、伝導性バイアス調整トランジスタＴ８を通り、ダイオード接続トランジスタＴ７を通り、接地ノードＮ１１に流れる。従って、ノードＮ３における電圧は、第１及び第２のＶＯＵＴ範囲におけるＶＤＤＡの１／３と比較してＶＤＤＡの１／２に増大される。従って、ノードＮ２における電圧は、ＶＤＤＡの１／２からトランジスタＴ１２のゲートソース間電圧（Ｖｇｓ）を減じた値である。トランジスタ１２のＶｇｓが７００ミリアンペアである場合は、ノードＮ２における電圧は、約６００ミリアンペアである。従って、ノードＮ２における電圧は、第１及び第２のＶＯＵＴ範囲におけるノードＮ２の電圧と比較して増大されることがわかる。これは、バイアシングトランジスタＴ２において存在する可能性がある最大ドレインソース電圧（Ｖｄｓ）を約２．０ボルトに引き下げる。２．０ボルトの最大Ｖｄｓは、２．０ボルトの定格Ｖｄｓｂｄ破壊電圧内である。
【００３２】
第３のＶＯＵＴ範囲における適応型バイアシング回路１２６のＰチャネル部の動作は、第２のＶＯＵＴ範囲における動作と同様である。ＶＯＵＴの高電圧は非常に高いため、バイアス調整トランジスタＴ１２は引き続き非伝導性である。従って、ダイオード接続トランジスタＴ１０は、Ｐチャネル電圧分割器を通る電流経路内にとどまり、ノードＮ４における電圧は、図１０の表において示されるように約２／３のＶＤＤＡである。バイアシングトランジスタＴ４のゲートにおける電圧は、このより高いバイアシング電圧（１／２のＶＤＤＡと比較して２／３のＶＤＤＡ）であるため、バイアシングトランジスタＴ４及びスイッチングトランジスタＴ３は、出力ノードＮ７における電圧をプルアップしてＶＤＤＡ“レール”電圧に近づけることができる。ここにおいて説明される例においては、ノードＮ５における電圧は、２／３のＶＤＤＡ及びＶｇｓである。Ｖｇｓが７００ミリボルトである場合は、ノードＮ５における電圧は、約２．５ボルトである。
【００３３】
出力ＶＯＵＴスイング:ＶＯＵＴの最小値及び最大値は、以下の方程式（１）及び（２）によって与えられる。
【数１】
2010537579.tif 000003
【００３４】
利得:演算増幅器１１０が高電圧利得Ａｖを有するために、トランジスタＴ１、Ｔ２、Ｔ３、及びＴ４は、飽和状態を維持すべきである。ＲＬを無視した場合、出力段１２３の電圧利得Ａｖは、ｇｍ・Ｒｏｕｔｐｕｔに比例する。出力ノードＮ７において現れる抵抗は、（１＋ｇｍ・ＲＤＳ）によってブーストされる。以下の方程式は、利得分析を要約したものである。
【数２】
2010537579.tif 000004
【００３５】
第１の動作状態においては、バイアス調整トランジスタＴ８はオフであり、ノードＮ３におけるバイアシング電圧は、１／３のＶＤＤＡである。この動作状態においては、Ｎ３におけるバイアス電圧は、スイッチングトランジスタＴ１及びバイアシングトランジスタＴ２を飽和状態に維持する上で十分に高いべきである。第２の動作状態においては、バイアシングトランジスタＴ８がオンにされ、第１の電圧分割器の中央のダイオード接続トランジスタＴ６を短絡させる。これは、ノードＮ３における電圧を増大させ、従ってノードＮ２における電圧も増大させる。第１の動作状態における動作と第２の動作状態における動作との間でのノードＮ２の電圧変動は、主に、バイアス調整トランジスタＴ８とダイオード接続トランジスタＴ６の比によって決定される。ダイオード接続トランジスタＴ５のサイズは、ノードＮ２における最大電圧を決定する。ダイオード接続トランジスタＴ７のサイズは、ノードＮ２における最小電圧を決定する。出力段のトランジスタは、動作状態が使用されるトランジスタに関する定格破壊電圧内にとどまるのを保証するサイズが設定される。第２の電圧分割器回路のＰチャネルトランジスタＴ９−Ｔ１１のサイズ決定に対しても同じサイズ決定上の考慮事項が当てはめられる。開示される適応型バイアシング技法は、実装が容易で、スケーラブルであり、電力効率が良い。
【００３６】
図１１は、図９の出力段１２３に抵抗ＲＬ及びキャパシタンスＣＬが負荷されたときにおける出力段１２３内の適応型バイアスフィードバックループの利得を示す表である。ＲＬは１キロオームである。ＣＬは、１ナノファラドである。図１１の“ＮＭＯＳループ利得”というラベルを有するループは、バイアス調整トランジスタＴ８のゲートから、バイアス調整トランジスタＴ８を通ってノードＮ３に延び、バイアス調整トランジスタＴ２を通ってノードＮ７に延びるフィードバックループを意味する。図１１の“ＰＭＯＳループ利得”というラベルを有するループは、バイアス調整トランジスタＴ１２のゲートから、バイアス調整トランジスタＴ１２を通ってノードＮ４に延び、及びバイアス調整トランジスタＴ４を通ってノードＮ７に延びるフィードバックループを意味する。適応型バイアシング回路１２６及びバイアシングトランジスタＴ２及びＴ４を含めることは、出力段１２３の利得を従来のクラスＡＢ出力段設計の利得とわずかに異ならせることになるが、該利得は、高ＶＯＵＴレベル及び低ＶＯＵＴレベルの両方において十分に高い状態のままである。図１１によって示されるように、ループ利得は常に１よりも小さい。従って、フィードバックループは発振しない。演算増幅器１１０は、２．６ボルトのＶＤＤＡ電源電圧から動作されたときに少なくとも２．４ボルトの出力電圧スイングを有する。
【００３７】
図１２は、演算増幅器１１０内を通る正弦波信号内に導入される歪みを示す表である。図９の例においては、適応型バイアシング回路１２６は、バイアシングトランジスタＴ２及びＴ４の各々のゲート上のバイアス信号を、次の２つの個別バイアシング電圧、すなわち、電源電圧ＶＤＤＡの１／３又は電源電圧ＶＤＤＡの１／２、のうちの１つを有するように設定する。出力電圧ＶＯＵＴが演算増幅器の入力部における常に変化する入力電圧ＶＩＮに応答して変化するのに従い、適応型バイアシング回路１２６は、ノードＮ３及びＮ４におけるバイアシング電圧を１つの個別のバイアシング電圧から他の個別のバイアシング電圧に多少突然変化させる。バイアシング電圧のこのような突然の変化は、出力信号ＶＯＵＴにおいて歪みを発生させる。図１２の表は、斬新な適応型バイアシング回路１２６を含む演算増幅器１１０によって導入された歪みを、斬新な適応型バイアシング回路１２６を有さないその他においては同一の演算増幅器によって導入された歪みと比較する。歪みは、１０ｋＨｚ乃至１ＭＨｚの範囲の周波数の正弦波入力信号に関して示される。図１２において示されるように、歪みの差は、４ｄＢ未満であり、演算増幅器の多くの用途に関しては無視することができる。例えば、信号歪みのこの４ｄＢの増大は、図５乃至９に関係させて説明されていて演算増幅器１１０がデジタルアナログ変換器から出力された信号をバッファリングするための電圧フォロワ回路として機能している用途に関しては受け入れ可能である。差動入力段１２２は、約１００（４０ｄＢ）の開ループ電圧利得を有し、出力段１２３は、約１０００（６０ｄＢ）の開ループ電圧利得を有する。
【００３８】
図１３は、１つの斬新な側面による方法の単純化されたフローチャートである。演算増幅器の出力段におけるプルダウン電流経路ではＮチャネルバイアシングトランジスタが用いられる（ステップ２００）。プルダウン電流経路は、出力ノードから、Ｎチャネルバイアシングトランジスタを通り、Ｎチャネルスイッチングトランジスタを通り、接地ノードまで延びる。該方法の一例においては、Ｎチャネルバイアシングトランジスタは図９のトランジスタＴ２であり、Ｎチャネルスイッチングトランジスタは図９のトランジスタＴ１であり、出力ノードは、図９のノード７である。
【００３９】
演算増幅器の出力段におけるプルアップ電流経路ではＰチャネルバイアシングトランジスタが用いられる（ステップ２０１）。プルアップ電流経路は、出力ノードから、Ｐチャネルバイアシングトランジスタを通り、Ｐチャネルスイッチングトランジスタを通り、接地ノードまで延びる。該方法の一例においては、Ｐチャネルバイアシングトランジスタは、図９のトランジスタＴ４であり、Ｐチャネルスイッチングトランジスタは、図９のトランジスタＴ３であり、電源電圧ノードＮ１０と接地ノードＮ１１との間にはアナログ電源電圧ＶＤＤＡが存在する。
【００４０】
プルダウン電流経路内のＮチャネルバイアシングトランジスタのゲートにおける電圧は、出力ノードにおける出力信号に基づいて調整される（ステップ２０２）。一例においては、電圧は、図９のノードＮ７における出力電圧ＶＯＵＴが第１の予め決められた電圧よりも高いか又は低いかに依存して２つの個別バイアシング電圧のうちの１つに設定される。ＶＯＵＴが第１の予め決められた電圧よりも小さい場合は、Ｎチャネルバイアシングトランジスタのゲートにおける電圧は、２つの個別バイアシング電圧のうちの小さい方の電圧（例えば、ＶＤＤＡの１／３）に設定され、その他の場合は、ゲートにおける電圧は、２つの個別バイアシング電圧のうちの大きい方の電圧（例えば、ＶＤＤＡの１／２）に設定される。
【００４１】
プルアップ電流経路内のＰチャネルバイアシングトランジスタのゲートにおける電圧は、出力信号に基づいて調整される（ステップ２０３）。一例においては、電圧は、図９のノードＮ７における出力電圧ＶＯＵＴが第２の予め決められた電圧よりも高いか又は低いかに依存して２つの個別バイアシング電圧のうちの１つに設定される。ＶＯＵＴが第２の予め決められた電圧よりも大きい場合は、Ｐチャネルバイアシングトランジスタのゲートにおける電圧は、２つの個別バイアシング電圧のうちの大きい方の電圧（例えば、ＶＤＤＡの２／３）に設定され、その他の場合は、ゲートにおける電圧は、２つの個別バイアシング電圧のうちの小さい方の電圧（例えば、ＶＤＤＡの１／２）に設定される。
【００４２】
上記においては説明を目的として幾つかの特定の実施形態が説明されているが、この特許明細書の教示は一般的に適用可能であり、上述される特定の実施形態に限定されない。上記においては、電圧分割器技法及び回路は、出力信号ＶＯＵＴに基づいてバイアシング電圧を調整する１つの方法として説明されるが、その他の技法及び回路も使用可能である。電圧分割器が用いられる場合は、一列のダイオード接続トランジスタを含む必要がない。適応型バイアシング回路１２６の電圧分割器は、例えば、複数列の抵抗器を含むことができる。プルダウン電流経路及びプルアップ電流経路は、出力段回路内に存在すると言われているが、演算増幅器が出力信号ＶＯＵＴを供給レール電圧のうちの１つに駆動中には実際にはこれらの電流経路のうちの１つには電流が流れていないことがある。図９においてはスイッチングトランジスタＴ１及びＴ３のソースは電源電圧レール（ＶＤＤＡ及びＧＮＤ）に直接接続されている状態が示されているが、これらのトランジスタのソースは、図８のより詳細な図において示されるようなその他のイネーブルトランジスタを通じてレールに結合させることができる。従って、説明される特定の実施形態の様々な特徴の様々な変更、適合化、及び組み合わせは、以下において示される請求項の適用範囲から逸脱せずに実践することができる。
【図１】
2010537579.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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