(57)【要約】  電子装置（１００）は、第一酸化ケイ素層（１０６）と第一窒化ケイ素層（１０８）からなる第一二重層スタック（１０２）と、第二酸化ケイ素層（１１０）と第二窒化ケイ素層（１１２）からなる第二二重層スタック（１０４）と、異なる電気特性を有する少なくとも二つの状態間で転換し、第一二重層スタック（１０２）と第二二重層スタック（１０４）間に設置される転換構造（１１４）と、からなる。
2010538486.tif 000002
【特許請求の範囲】
【請求項１】
電子素子（１００）であって、前記電子装置（１００）は、
第一酸化ケイ素層（１０６）と第一窒化ケイ素層（１０８）からなる第一二重層スタック（１０２）と、
第二酸化ケイ素層（１１０）と第二窒化ケイ素層（１１２）からなる第二二重層スタック（１０４）と、
異なる電気特性を有する少なくとも二つの状態間で転換する転換構造（１１４）と、
からなり、前記転換構造（１１４）は、少なくとも一部が、前記第一二重層スタック（１０２）と前記第二二重層スタック（１０４）間に設置されることを特徴とする電子素子（１００）。
【請求項２】
前記転換構造（１１４）は、少なくとも一部が前記第一酸化ケイ素層（１０６）に接触することを特徴とする請求項１に記載の電子素子（１００）。  
【請求項３】
前記転換構造（１１４）は、少なくとも一部が前記第二酸化ケイ素層（１１０）に接触することを特徴とする請求項１、或いは、２に記載の電子素子（１００）。
【請求項４】
少なくとも一つの更なる二重層スタック（１００２）からなり、それぞれ、更なる酸化ケイ素層（１００６）と更なる窒化ケイ素層（１００８）を含み、前記第一二重層スタック（１０２）と前記第二二重層スタック（１０４）からなる群の少なくとも一つは、前記転換構造（１１４）と少なくとも一つの更なる二重層スタック（１００２）の少なくとも一つ間に設置されることを特徴とする請求項１に記載の電子素子（１００）。
【請求項５】
前記第一酸化ケイ素層（１０６）、前記第一窒化ケイ素層（１０８）、前記第二酸化ケイ素層（１１０）、及び、前記第二窒化ケイ素層（１１２）からなる群の少なくとも一つは、PECVDにより形成されることを特徴とする請求項１に記載の電子素子（１００）。
【請求項６】
前記第一窒化ケイ素層（１０８）と前記第二窒化ケイ素層（１１２）からなる群の少なくとも一つは、１０nm〜２００nmの厚さで、特に、厚さが２０〜１００nmであることを特徴とする請求項１に記載の電子素子（１００）。  
【請求項７】
前記第一酸化ケイ素（１０６）と前記第二酸化ケイ素層（１１０）からなる群の少なくとも一つは、５nm〜１００nmの厚さで、特に、１０nm〜５０nmであることを特徴とする請求項１に記載の電子素子（１００）。
【請求項８】
前記第一酸化ケイ素層（１０６）と前記第二酸化ケイ素層（１０６）は、コモン層に一体的に整合されることを特徴とする請求項１に記載の電子素子（１００）。  
【請求項９】
前記転換構造（１１４）は熱依存性構造を形成し、特に、相変化構造は、少なくとも二位相状態で転換することを特徴とする請求項１に記載の電子素子（１００）。
【請求項１０】
前記転換構造（１１４）は、少なくとも二状態の少なくとも一つで導電であることを特徴とする請求項１に記載の電子素子（１００）。
【請求項１１】
前記異なる電気特性は、前記転換構造（１１４）の異なる導電性数値、異なるキャパシタンス数値、異なる透磁率数値、異なるキャパシタンス数値、或いは、異なるインダクタンス数値からなる群の少なくとも一つであることを特徴とする請求項１に記載の電子素子（１００）。
【請求項１２】
前記の少なくとも二つの状態間の異なる一つで、前記転換構造（１１４）の前記の異なる電気特性を駆動、感知するのに適用する電子駆動と感知回路（１１６）を含むことを特徴とする請求項１に記載の電子素子（１００）。  
【請求項１３】
前記転換構造（１１４）が適用され、前記少なくとも二状態の一つは結晶相に関連し、前記の少なくとも二状態の別の一つは非晶相に関連することを特徴とする請求項１に記載の電子素子（１００）。
【請求項１４】
第一電極（１１８）と第二電極（１２０）を有し、前記第一電極（１１８）と前記第二電極（１２０）間に、前記転換構造（１１４）が接続されることを特徴とする請求項１に記載の電子素子（１００）。
【請求項１５】
前記第一電極（１１８）、前記転換構造（１１４）、前記第二電極（１２０）の配置は、前記第一二重層スタック（１０２）、前記転換構造（１１４）、及び、前記第二二重層スタック（１０４）の配置に、実質的に垂直か、平行であることを特徴とする請求項１４に記載の電子素子（１００）。
【請求項１６】
メモリ装置、メモリアレイ、ゲインコントローラー、アクチュエータ、微小電気機械システム、コントローラー、及び、スイッチからなる群の一つに適用されることを特徴とする請求項１に記載の電子素子（１００）。
【請求項１７】
電子素子（１００）の形成方法であって、
第一酸化ケイ素層（１０６）と第一窒化ケイ素層（１０８）からなる第一二重層スタック（１０２）を形成するステップと、
第二酸化ケイ素層（１１０）と第二窒化ケイ素層（１１２）からなる第二二重層スタック（１０４）を形成するステップと、
異なる電気特性を有する少なくとも二つの状態間で転換し、前記第一二重層スタック（１０２）と前記第二二重層スタック（１０４）間に位置する転換構造（１１４）を配置するステップと、
からなることを特徴とする電子素子（１００）の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子に関する。更に、本発明は、電子素子の製造方法に関するものである。
【背景技術】
【０００２】
非揮発性メモリの分野において、フラッシュメモリを小尺寸にスケーリングするのが実際の問題となっている。この挑戦に立ち向かう技術として、強誘電体、磁気と相変化メモリがあり、後者が、フラッシュの代替として有望で、例えば、DRAM等の他のタイプのメモリを代替できる特性を示す。相変化メモリは、電子技術中の重要なステップとなる統合メモリの可能な解決策である。OTP（on  time  programmable）とMTP（multiple  times  programmable）メモリは、相変化メモリにとって良い機会を提供する分野を開拓する。
【０００３】
相変化メモリは、例えば、カルコゲニド材料を用いた可逆的メモリ転換に基づく。快速な相変化を起こすこれらの材料の能力は、既に、書き換え可能な光媒体（CD、DVD）の発展を導いている。カルコゲニド相変化材料は、結晶化メカニズムに基づいて、僅かに異なる組成の二種類に分割される。例えば、Ge2Sb2Te5 の“核生成支配”材料GeTe-Sb2Te3連絡線は、一般に、オボニックス・ユニファイド・メモリ（OUM）装置に用いられる。この概念で、相変化材料は、底部抵抗電極に接触して、可逆的に、少量の相変化材料に転換する。光学ストレージアプリケーション（CD−RW/DVD＋RW）で知られる“急成長材料”は適当な相安定性下で、急速転換を可能にする（例えば、１０ns）。
【０００４】
よって、相変化材料は情報を保存するのに用いられる。これらの材料の操作原理は位相の変化である。結晶相中の材料構造、ひいては、特性は、非晶相の特性とは異なる。
【０００５】
US２００３/００７５７７８A１で、プログラム可能な抵抗メモリ素子を開示している。導電材料とメモリ材料間の接触が小領域なので、メモリ材料のアクティブボリュームは小さくなる。導電材料領域とメモリ材料の交錯側壁層の形成は接触領域を生成する。導電材料領域は、好ましくは、導電材料の側壁層である。
【０００６】
相変化メモリセルの耐久性は、低抵抗値（SET状態）と高抵抗値（RESET状態）間で転換されるセルの循環数目として表示される。しかし、公知の相変化メモリセルの耐久性は小さすぎる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、転換構造を有し、十分に高い耐久性を有する電子素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述で定義された目的を達成するため、独立クレームに従って、電子素子と電子素子の製造方法が提供される。
【０００９】
本発明の具体例によると、電子素子（例えば、PCRAMセル）が提供され、電子素子は、（直接接触する）第一酸化ケイ素層と第一窒化ケイ素層を含む（構成される）第一二重層スタックと、（直接接触する）第二酸化ケイ素層と第二窒化ケイ素層を含む（構成される）第二二重層スタックと、異なる電気特性を有する少なくとも二つの状態間で転換する転換構造（例えば、相変化材料層）と、からなり、転換構造は、（特に、垂直に、例えば、基板上の層で形成される層順序）少なくとも一部が第一二重層スタックと第二二重層スタック間（特に、直接、両者間に位置する）に設置される（或いは、位置する、挟置される）。
【００１０】
本発明のもう一つの具体例によると、電子素子の形成方法が提供され、本方法は、第一酸化ケイ素層と第一窒化ケイ素層からなる第一二重層スタックを形成するステップと、第二酸化ケイ素層と第二窒化ケイ素層からなる第二二重層スタックを形成するステップと、異なる電気特性を有する少なくとも二つの状態間で転換し、第一二重層スタックと第二二重層スタック間に位置する転換構造を配置するステップと、からなる。
【００１１】
この“電子素子”という名詞は、特に、電子、磁性、及び/又は、電子機能性を実行するあらゆる素子、要素、或いは、装置のことを示す。即ち、一般的な使用において、電子、磁性、及び/電磁気信号が、電子装置に適用される、及び/又は、電子装置により生成されることを意味する。
【００１２】
この“転換構造”という名詞は、特に、転換特性を有するあらゆる物理的構造のことを示す。例としては、相変化構造、又は、熱依存特性を有する構造である。相変化材料は、二位相だけでなく、それ以上の位相、例えば、結晶、非結晶、メタアモルファス、メタ結晶、異なる格子方向を有する結晶を有する。
【００１３】
この“相変化構造”という名詞は、特に、相変化構造を流れる電流の熱（抵抗損により生成される（ジュール加熱、又は、抵抗散逸）、或いは、加熱素子への電気的/熱的結合、及び/又は、電磁波放射線の吸収により生成される熱の影響下で、あらゆる物理的パラメータ、或いは、材料特性を変化さる特性を有する物理的構造のことである。これは、特に、アモルファス構造と結晶化構造間のカルコゲニド等の材料の転換を意味し、電気抵抗率の著しい変化に付随して起こる。しかし、この名詞は、例えば、固体から液体への物理的特性の変化と相関するその他の相変化を含む。
【００１４】
この“メモリセル”という名詞は、特に、電子方式で、情報を保存することができる物理的構造（例えば、シリコン基板などの基板に一体的に整合した、例えば、層順序）のことを示す。メモリセルに保存される情報量は１ビット（特に、相変化材料がロジック値“１”か“０”を示す二位相間で転換する時）か、或いは、１ビット以上である（特に、相変化材料が少なくとも３位相間で転換する時）。メモリセルは、基板上、及び/又は、基板中に形成され、基板は、例えば、半導体、ガラス、プラスチック等のあらゆる適当な材料を示す。
【００１５】
この“基板”という名詞は、層の上、及び/又は、層の下、或いは、一部が関係する一般の素子を定義するのに用いられる。
【００１６】
この“二重層スタック”は、特に、互いに上下に位置する、或いは、互いに横向けに隣接した二層を含む、或いは、構成されるスタック、或いは、層順序を示し、即ち、酸化ケイ素層(SiO2)と窒化ケイ素層(Si3N4)である。
【００１７】
本発明の具体例によると、相変化材料層等の転換構造は、例えば、底部が酸化ケイ素と窒化ケイ素からなる第一二重層スタックにより囲繞され、例えば、頂部が、酸化ケイ素と窒化ケイ素からなる第二二重層スタックにより囲繞されるので、転換構造は、二重層スタックにより垂直に、及び/或いは、水平に囲繞され、特に、直接、酸化ケイ素に接触する。この方法により、少なくとも一部の転換構造を囲繞する誘電材料の二個の二重層スタックを提供し、意外にも、相変化ラインセルの転換循環数が、数百からそれ以上の係数に増加することが実験的に分かる。
【００１８】
特に、本発明の具体例によると、提供される相変化メモリ装置は、層スタックからなり、層スタックは、第一酸化ケイ素層と第一窒化ケイ素層からなる第一二重層スタックと、第二酸化ケイ素層と第二窒化ケイ素層からなる第二二重層スタックと、第一二重層スタックと第二二重層スタック間に設置される転換構造と、からなり、相変化材料層は、少なくとも一部が第一酸化ケイ素層と第二酸化ケイ素層に接触する。特に、窒化ケイ素層の厚さが、それぞれ、５０nmの指標である時、耐久性の増加が得られる。更に、一数量の二重層スタックを提供し、それぞれが、窒化ケイ素層と酸化ケイ素層を含み、一つ、或いは、更に多くの二重層スタックが第一、第二二重層スタック周囲に設置されて、酸化ケイ素層と窒化ケイ素層を代替するサンドイッチ構造を構成する。
【００１９】
二重層スタックは、非導電性の誘電材料により製作され、この電子素子をプログラミング、或いは、読み取る時、電流が二重層スタックを流れるのを防止する。ラインセルとOUMセルにとって、シリコン酸化/シリコン窒化の二重層部分は、実質上完全に、或いは、完全に、相変化材料を囲繞する。
【００２０】
次に、電子素子の更なる実施例を説明する。しかし、これらの実施例は電子素子の製造方法も提供する。
【００２１】
転換構造は、少なくとも一部が第一酸化ケイ素層、及び/又は、第二酸化ケイ素層に接触する。つまり、酸化ケイ素層と転換構造間が、直接接触して、耐久性を増加させる。特に、転換層の底部表面は第一酸化ケイ素層に接触し、転換層の頂部表面は、第二酸化ケイ素層に直接接触する。これにより、転換構造は、部分的、或いは、実質上完全に（特に、電極接触は例外）、シリコン酸化材料により囲繞され、その結果、耐久性特徴に適当な影響を有し、特に、外部の窒化ケイ素構造と結合する。
【００２２】
電子素子は、更に、少なくとも一つの二重層スタックを含み、各二重層スタックは、更に、酸化ケイ素層と窒化ケイ素層を含む。第一二重層スタックと第二二重層スタックからなる群の少なくとも一つは、転換構造と少なくとも更なる二重層スタック層の少なくとも一つの間に設置される。よって、三個、或いは、それ以上の二重層スタックの層順序を提供し、垂直に、及び/又は、水平方向で、相変化材料を囲繞する。この構造は、更に、耐久性を増加する。
【００２３】
第一酸化ケイ素層、第一窒化ケイ素層、第二酸化ケイ素層と第二窒化ケイ素層からなる群の少なくとも一つは、プラズマ化学気相蒸着（PECVD）により形成される。特に、PECVD酸化ケイ素やPECVD窒化ケイ素が、特に、二重層スタックの上と下の相変化材料に対して有益であることが分かる。第一窒化ケイ素層、及び/又は、第二窒化ケイ素層の厚さは、実質上、１０nm〜２００nmの間で、厚さは、特に、実質上、２０nm〜１００nmの間である。例えば、窒化ケイ素の厚さが約５０nmの指標である時、耐久性に対して有益である。特に、窒化ケイ素層、第一酸化ケイ素層、及び/又は、第二酸化ケイ素層の厚さの結合は、実質上、５nm〜１００nm間の厚さで、特に、実質上、１０nm〜５０nm間の厚さである。特に、酸化ケイ素層は、２０nm〜３０nmの厚さである。一般に、酸化ケイ素層の厚さは、窒化ケイ素層より小さいほうが有益であると考えられる。
【００２４】
一実施例中、第一酸化ケイ素層と第二酸化ケイ素層は、分離した層として形成される。もう一つの実施例中、第一酸化ケイ素層と第二酸化ケイ素層は、コモン層として整合的に形成され、コモン層の異なる部分は転換構造の異なる表面部分に接触する。しかし、大部分の実施例中、第一窒化ケイ素層と第二窒化ケイ素層は、分離層として形成される。大部分の実施例中、酸化ケイ素層は、転換構造に直接接触し、窒化ケイ素層は酸化ケイ素層に直接接触するが、窒化ケイ素層は、これらの実施例中、転換構造に接触しなくてもよい。
【００２５】
相変化構造は適用可能で、よって、この相変化材料は、少なくとも二位相状態間で異なる導電率を有する。少なくとも二つの位相状態の一つで、相変化構造は導電性である。もう一つの位相状態で、導電性は第一状態より高いか低く、例えば、この相変化構造は超電導、半導体、或いは、絶縁であるか、或いは、導電で、且つ、導電値が調整できる。電子素子の正常操作中、電子素子の功能は影響される、定義されるか、或いは、相変化構造の相変化材料の導電性の現在値に基づく。これは、相変化構造の異なる相変化モードの導電性の異なる数値を使用して、メモリセル、スイッチ、アクチュエータ、センサー等を製造することができる。
【００２６】
相変化構造は適用可能で、よって、この二位相状態の一つは結晶相で、もう一つは、相変化構造の非晶相である。この材料特性は、カルコゲニド材料中で見つけることが出来る。カルコゲニドガラスを使用し、ガラス中にカルコゲニド素子（硫酸、セレン、テルリウム）を含み、大体上の組成とする。相変化材料の例として、GeSbTe、AgInSbTe、GeInSbTe、InSe、SbSe、SbTe、InSbSe、InSbTe、GeSbSe、GeSbTeSe、或いは、AgInSbSeTeがある。
少なくとも二つの異なる状態の異なる電気特性は、転換構造の異なる導電性数値、異なるキャパシタンス数値、異なる透磁率数値、異なるキャパシタンス数値、或いは、異なるインダクタンス数値である。よって、相変化は、あらゆる範例となる電気特性に影響し、例えば、誘電体の誘電率を変化させ、誘電体の誘電率は、キャパシタのキャパシタンス値を変化させ、テスト電圧を施加することによりサンプリングされる。或いは、相変化は透磁率を変化させることができ、よって、インダクタのインダクタンスは、電子方式でサンプリングされる。
【００２７】
電子素子は、電子駆動と感知回路を含み、少なくとも二状態の異なる一つで、転換構造の異なる電気特性を駆動感知するのに適用する。例えば、テスト電圧が転換構造に施加され、導電性は結晶相と非晶相で異なるので、転換構造に沿って流れる電流は、転換構造の相状態に基づく。この感知回路は、選択トランジスタ、或いは、その他の種類のスイッチ（選択的に、電子素子アレイの特定電子素子のアクセスを有効、無効にする）を含む。よって、対応する選択トランジスタが各電子素子に割り当てられる。
【００２８】
転換構造は、少なくとも二状態の少なくとも一つは導電性である。これにより、サンプリング電流は転換構造を流れ、感知、検出され、例えば、メモリセルの内容中、ロジック状態“１”、或いは、ロジック状態“０”が現在、対応するメモリセル中に保存されるか決定する。よって、異なるロジック数値は異なる値の導電性中でコード化される。
【００２９】
電子素子は、第一電極（或いは、電子端）と第二電極（或いは、電子端）からなり、転換構造は、第一電極と第二電極を接続、或いは、橋渡しする。これにより、第一と第二電極間は、転換構造を加熱する加熱電流（例えば、相変化をトリガーする）が提供され、転換構造の現在の状態を検出するサンプリング電流も、電極により提供される。加熱のために、転換構造に熱的に結合するヒーター等の分離素子を使用して、効果的に熱（ジュール熱）を転換構造に転移させることができる。また、電磁放射線が転換構造の加熱に用いられる。
【００３０】
第一電極、転換構造、及び、第二電極の配置（例えば、水平）は、実質上、第一二重層スタック、転換構造、及び、第二二重層スタックの配置（例えば、垂直）に垂直に配置される。よって、厚さより実質上大きい表面尺寸を有する層順序で、電極と相変化材料間の接触領域は、二重層スタックと相変化材料間の接触領域より大幅に小さいので、これにより、耐久性の増加を確かにする。また、第一電極、転換構造、第二電極の配置は、第一二重層スタック、転換構造、及び、第二二重層スタックの配置（垂直）に照準するか、実質上、平行である。
【００３１】
電子素子は、相変化構造に電気的に接続されるスイッチ、特に、電界効果トランジスタ、或いは、ダイオードを含む。このような構造で、電界効果トランジスタはスイッチとなり、相変化構造へのアクセスを可能にするか、このアクセスを防止する。このような構造は、複数のメモリセルからなるメモリアレイに適用し、選択トランジスタを用いて、各独立したメモリセルを制御することができる。
【００３２】
電子装置は、メモリ装置に適用する。このメモリ装置で、一つ、或いは、それ以上のビットの情報は、相変化材料の現在の相中に保存され、特に、相変化構造の二つ、或いは、それ以上の相状態の現在の状態に基づく。
【００３３】
電子装置は、メモリアレイに適用し、それは、上述のタイプの複数の（多数の）メモリ装置の構造である。このようなメモリアレイ中、メモリセルは、X-Yマトリクスのような方式で配列され、スイッチとなるトランジスタを有するビットラインとワードラインにより制御され、所望の個々のメモリセルとメモリ装置にアクセスしたり、アクセスを防止したりする。これらのメモリセルは、コモン（例えば、シリコン）基板に一体的に整合される。
【００３４】
相変化構造の電気導電性の変化が作動信号の変更をもたらすので、電子素子は、アクチュエータとなることもできる。
【００３５】
微小電気機械システム（MEMS）として電子素子に適用することもできる。転換構造の相変化により修正される電子信号は、微小電気機械システム（MEMS）の可動素子の特定動作を生じる。
【００３６】
あらゆる本方法のステップは、半導体技術として既知の方法により実行される。層、或いは、素子の形成は、化学気相蒸着（CVD）、プラズマ化学気相蒸着（PECVD）、原子層堆積（ALD）等の蒸着技術か、或いは、スパッタリングを含む。層や素子の除去は、ウェットエッチング、蒸着エッチング等のエッチング技術のほかに、光リソグラフィ、UVリソグラフィ、電子ビームリソグラフィのようなパターン技術を含む。
【００３７】
本発明の具体例は、特定の材料に限定されず、多くの異なる材料が用いられる。導電構造に、金属化構造、シリサイド構造、ポリシリコン構造、或いは、相変化構造を用いることができる。半導体領域や素子には、結晶シリコンが用いられる。絶縁部分は、酸化ケイ素、窒化ケイ素、或いは、炭化ケイ素が用いられる。
【００３８】
本構造は、純結晶シリコンウェハ、或いは、SOIウェハ（シリコンオンインシュレーターSOI）上に形成される。
【００３９】
CMOS、BIPOLAR、BICMOS等のあらゆるプロセス技術が実行される。
上述で定義される態様と本発明の追加的な態様は、後述される具体例により明らかにされ、具体例を参照して説明される。
【発明の効果】
【００４０】
本発明により、電子素子に十分に高い耐久性を有させる。
【図面の簡単な説明】
【００４１】
【図１】本発明の具体例による電子素子を示す図である。
【図２】５０〜１００nmのPCRAMラインセルの走査型電子顕微鏡の上視イメージである。
【図３】相変化メモリセルの耐久性測定を示す図である。
【図４】一組の８ラインセルの耐久性値を示す図である。
【図５】図２のA-Bに沿ったPCRAMラインセルの公知の層スタックの断面図である。
【図６】本発明の具体例による相変化メモリセルの耐久性測定を示す図である。
【図７】本発明の具体例による一組の８ラインセルの耐久性値を示す図である。
【図８】本発明の具体例による図２のA-Bに沿ったPCRAMラインセルの層スタックの断面図である。
【図９】本発明の具体例による電子素子の詳細な断面図である。
【図１０】本発明の具体例による電子素子の層スタックの断面図である。
【図１１】本発明の具体例による電子素子の詳細な断面図である。
【図１２】本発明の具体例による電子素子の層順序の断面図である。
【図１３】本発明の具体例による電子素子の詳細な断面図である。
【図１４】本発明の具体例による電子素子の詳細な断面図である。
【発明を実施するための形態】
【００４２】
図式中の説明は概要である。異なる図式中で、類似の、或いは、同等の素子は同じ符号が使用される。
【００４３】
以下で、図１を参照すると、本発明の具体例による電子装置１００が説明される。
電子装置１００は、シリコン基板１２２上に層順序として形成される。
【００４４】
第一二重層スタック１０２は、第一酸化ケイ素層１０６と第一窒化ケイ素層１０８からなる。第二二重層スタック１０４は、第二酸化ケイ素層１１０と第二窒化ケイ素層１１２からなる。異なる電気特性を有する少なくとも二つの状態間で転換する相変化材料構造１１４が示され、二個の二重層スタック１０２、１０４間に設置される。
【００４５】
第一窒化ケイ素層１０８は、シリコン基板１２２上に形成される。第一酸化ケイ素層１０８上に、水平に配列された第一電極１１８、第一酸化ケイ素層１０６と第二電極１２０が提供される。水平構造配列上に、相変化材料構造１１４が形成されて、二電極１１８、１２０、及び、酸化ケイ素層１０６に接触する。相変化材料構造１１４上に、第二酸化ケイ素層１１０が形成され、第二酸化ケイ素層１１０上に、第二窒化ケイ素層１１２が形成される。
【００４６】
よって、相変化材料構造１１４は、基本的に、層１０６と１１０により形成されるシリコン酸化材料に完全に組み込まれ、小さい接触領域から離れて、電極１１８、１２０を電気的に接続する。シリコン窒化材料１０８、１１２は、順に、酸化ケイ素層１０６、１１０に接触する。誘電層１０６、１０８、１１０、及び、１１２は、プラズマ化学気相成長法（PECVD）により形成される。
【００４７】
これ以外に、電子駆動と感知回路１１６が提供され、少なくとも二つの状態（例えば、結晶、非結晶）のどれかで、相変化材料構造１１４の異なる電気導電性を駆動、感知するのに適合する。特に、電子駆動と感知回路１１６は、スイッチトランジスタ１２８、電圧源１２４、及び、電流を検出する電流計１２６を含む。スイッチトランジスタ１２２のゲートは、対応するゲート電圧の供給により導電し、電圧源１２４により生成される電圧は、電極１１８、１２０間に供給される。相変化材料構造１１４の抵抗や導電性に基づき、電流計１２６により計測された電流は高値か低値を有する。これは、相変化材料１１４の現状をサンプリングするので、保存された情報を読み取る。相変化材料構造１１４中の情報のプログラミングのために、大電流が電圧源１２４により相変化材料構造１１４に供給されて、SET、或いは、RESET状態をもたらす。
【００４８】
以下で、本発明の具体例に基づいて、いくつかの背景事情が提供される。
相変化ランダムアクセスメモリ（PCRAM）は非揮発性メモリ技術を代替する可能な競争相手である。PCRAM技術は、プログラミング速度、拡張性、リソグラフィックマスクのセルサイズと数量の条件で、フラッシュ技術と比較して、いくつかの長所がある。最終的には、低コストで、よいパフォーマンスの非揮発性メモリが提供される。特に、PCRAMセルの二概念が用いられ、即ち、オボニックユニファイドメモリ（OUM）概念、及び、側線セル概念である。
【００４９】
図２は、５０nm幅と１００nm長さのラインセルのイメージ２００を示す。
図２は、５０〜１００nm設計のPCRAMラインセルの走査型電子顕微鏡の上視イメージ２００で、図２のA-Bに沿った層スタックの断面が図５で示され、以下で説明される。
【００５０】
図３と図４で示されるように、標準的なスタック層を有する単一ラインセル測定は、かなりの割合のラインセルが105循環に達しないことを示す。
【００５１】
図３は表３００を示し、横座標３０１は循環数目で、縦座標３０２はオームを単位とする抵抗を示す。図３は、標準層スタックを使用した５０nm幅と１００nm長さのラインセルの耐久性測定を示す。図３は、循環が循環数目である函数を示す。3×105循環後、PCRAMラインセルは低抵抗SET状態を維持しているが、高抵抗のRESET状態にプログラム化することができない。
【００５２】
図４は表４００を示し、横座標４０１は一組の異なるラインセルで、縦座標４０２は各セルが到達する循環数目である。よって、図４の各バーは一ラインセルを示す。
【００５３】
よって、図４は、公知のラインセルの耐久性制限の問題を示し、一組の８ラインセル（幅５０nm、長さ１００nm）の耐久性測定結果を示す。この組の８ラインセルから、二個のセルの耐久性は必須の105循環より小さい。この組の８ランセルの最小耐久性は、1.1×104循環しかない。図３は、８個のセルの一つの耐久性プロットを示し、８ラインセルの平均耐久性の3×105循環を得る。
【００５４】
図５は、公知の電子素子５００を示す図で、シリコン基板５０２、シリコン基板５０２上に形成された第一酸化ケイ素層５０４、第一酸化ケイ素層５０４上に形成された第二酸化ケイ素層５０６、第二酸化ケイ素層５０６上に形成された相変化材料層５０８、相変化材料層５０８上に形成された水素シルセスキオキサン（HSQ）層５１０、HSQ層５１０上に形成された第三酸化ケイ素層５１２、第三酸化ケイ素層５１２上に形成された窒化ケイ素層５１４、からなる。
【００５５】
図５中、５０〜１００nm  PCRAMラインセルの標準的な層スタック５００が示される。ラインは、相変化層５０８の頂部のHSQ層５１０をエッチングのハードマスクとして、電子ビームリソグラフィーによりパターン化される。実際の製造プロセスで、HSQ５１０は省略される。
【００５６】
後続で、本発明の上述の図２〜図５の相変化メモリセルの制限耐久性の具体例による方策を提供する。
【００５７】
ラインセルの耐久性が、PCRAMラインセルの層スラックを変化させることにより、１００、或いは、それ以上の係数により改善されることが実験的に観測可能である。
【００５８】
図６は表６００を示し、本発明の具体例による耐久性特徴を示す。
表６００の横座標６０１はパルスの数目を示し、縦座標６０２はオームを単位とする抵抗である。
【００５９】
図７は表７００を示し、横座標７０１は一組のセルで、且つ、セルの循環数目に対応する縦座標７０２を含む。
【００６０】
図６は、酸化ケイ素/窒化ケイ素の二重層スタックを用いた５０nm幅と１００nm長さのラインセルの耐久性測定を示す。図６は、循環が循環数目である函数を示す。2.5×108循環後、PCRAMラインセルは低抵抗SET状態を維持しているが、高抵抗のRESET状態にプログラム化することができない。図７は、一組の８ラインセル（尺寸が５０〜１００nm）の耐久性数値を示す。図７の各バーは一ラインセルを示し、且つ、縦座標７０２は各ラインセルの循環可能な循環数目を示す。
【００６１】
よって、図６と図７は、本発明の実施例による一組の８ラインセルの耐久性を示し、ラインセルの幅は５０nm、長さは１００nmで、酸化ケイ素/窒化ケイ素の二重層スタックの相変化メモリセルを有する。
【００６２】
図７の酸化ケイ素/窒化ケイ素の二重層スタックの８ラインセルの平均耐久性が7.9×107循環である。この数目は、図４の標準スタックを有する一組の８ラインセルの平均耐久性が3×105循環と比較して、数百の係数を有する。更に重要なのは、この組の８サンプルの最小耐久性は1.5×107循環で、フラッシュ技術が規定する最小需要1×105循環数の百倍である。最小耐久性数値1.5×107循環と標準層スタックを有する一組の８ラインセルの最小耐久性1.1×104と比較すると、本実施例は、更に、数千個の係数の改善がある。
【００６３】
図８は、本発明の実施例による電子素子の層順序８００を示す図である。
特に、図８は、５０〜１００nmのPCRAMラインセルの酸化ケイ素/窒化ケイ素の二重層スタックの断面図である。このスタックは、図２のA-Bの断面に対応している。
【００６４】
図１で示される層順序と比較すると、層順序８００は、更に、シリコン基板１２２を熱酸化することにより製造される追加の酸化ケイ素層８０２を含み、相変化材料層１１４と第一酸化ケイ素層１１０間に、５０nmのHSQ層８０４（実用化で省略できる）を含む。更に、厚いPECVD酸化ケイ素層８０６が層順序８００上に提供される。
【００６５】
図５の標準スタックと図８の酸化ケイ素/窒化ケイ素の二重層スタック８００間の主な差異は、それぞれ、約５０nmの厚さを有する二つの窒化ケイ素層１０８、１１２の挿入である。
【００６６】
酸化ケイ素/窒素ケイ素の二重層スタック８００がよい耐久性を提供することが出来る理由は、現段階でまだ十分に分かっていない。必ず探さなければならない特定の理論以外に、現在考えられているのは、その理由は、機械、及び、化学、或いは、両者の結合に起因する。しかし、上述の二種のメカニズムにとって、循環中の温度曲線は重要な係数である。よって、考えられるのは、熱浸透長さが二個のメカニズムにとって一つの需要な長さの尺度であることである。これは、ラインの線中心部で測定された約二倍以上の熱浸透長さの距離を意味し、周囲の誘電材料の影響は重要ではない。酸化ケイ素と窒化ケイ素にとって、５０nsの電気プログラミングパルスと連結する熱浸透長さ(Lheat)は約100nmである。熱浸透長さは以下で定義される。
【００６７】
【数１】
2010538486.tif 000003
【００６８】
D=κ/C は、誘電材料の熱拡散常数、κは誘電材料の熱導率[W/mk]、C[J/m3]は誘電材料の熱容量、Δtpulse[s]は電子パルスの期間である。
【００６９】
図９は、本発明のもう一つの具体例によるメモリセル９００の断面図である。
上述の素子に加え、図９は、更に、頂部窒化ケイ素層９０２を有する。層８０２は、ILD層（内部層誘電）として配置される。窒化タンタルにより製造される第一電極１１８は、第一金属化構造９０４とタングステンビア９０６によりフロントエンドトランジスタ１２８に接触する。第二電極１２０は、第二金属化構造９０８と第三金属化構造９１０により接触する。
【００７０】
よって、図９は、相変化材料１１４上下の単一の酸化ケイ素/窒化ケイ素の二重層スタック１０２、１０４を有するPCRAMラインセルを示す。
【００７１】
適切な耐久性を得るため、図９の以下の制約が考えられる。
【００７２】
【数２】
2010538486.tif 000004
【００７３】
実際上、これは、５nmの酸化ケイ素が１００nmの厚さになり、且つ、１０nmの窒化ケイ素が２００nmの厚さになる。実際、酸化ケイ素層と窒化ケイ素層の最小厚さは製造プロセスにより制限される。しかし、非常に小さい層厚さは、原子層堆積等のプロセスにより製作される。
【００７４】
以下で、図１０を参照すると、本発明の他の具体例による相変化メモリセル１０００は、複数の酸化ケイ素/窒化ケイ素層の二重層スタック１０２、１０４、１００２を有する。
【００７５】
追加の二重層スタックは符号１００２により表示され、酸化ケイ素層１００６と窒化ケイ素層１００８により形成される。図１０の具体例の製造において、以下の制限を考慮する。
【００７６】
【数３】
2010538486.tif 000005
【００７７】
乗法の数字N（図１０で、N=６）は、非常に薄い酸化ケイ素層１０６、１１０、１００６と非常に薄い窒化ケイ素層１０８、１１２、１００８にとって変化が非常に大きく、例えば、toxideとtnitrideが約１nmである。実際、酸化ケイ素層と窒化ケイ素層の最小厚さは、製造プロセスにより制限される。しかし、原子層堆積等の製造プロセスを有して、非常に小さい厚さに製作できる。
【００７８】
図１１を参照すると、本発明の具体例による単一の酸化ケイ素/窒化ケイ素層を有するOUMセル１１００を示す。
【００７９】
更に、フロントエンドトランジスタ１２８は、第一ビア９０６により相変化材料１１４に接続されることが示される。第二ビア１１０４が提供されて、上部金属化構造１２０との接触を提供する。図１１の具体例で、以下の制限が考慮される。
【００８０】
【数４】
2010538486.tif 000006
【００８１】
図１２は、本発明の具体例によるOUMセル１２００を示す図で、更に、酸化ケイ素層/窒化ケイ素層の二重層スタックを有する。
【００８２】
図１２の実施例に対し、以下の制限が考慮される。
【００８３】
【数５】
2010538486.tif 000007
【００８４】
N×(tnitride+ toxide) > 4 Lheat
toxide < tnitride
乗法の数字N（図１２で、N=１４）は、非常に薄い酸化ケイ素層と非常に薄い窒化ケイ素層にとって変化が非常に大きく、例えば、toxideとtnitrideが約１nmである。
【００８５】
図１３は、本発明のもう一つの具体例による相変化材料のメモリセル１３００を示す。
図１３は、単一の酸化ケイ素/窒化ケイ素層を有するOUMトレンチセルを示す。
【００８６】
図１４は、本発明の他の具体例による層順序１４００を示し、単一の酸化ケイ素/窒化ケイ素の二重層スタックを有する垂直PCRAMセルに関係する。また、図１４は、図１２と類似のマルチ酸化ケイ素層/窒化ケイ素層の二重層スタック構造を有し、本発明のもう一つの実施例による垂直PCRAMラインセルが製造される。
【００８７】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００８８】
１００  電子装置
１０２  第一二重層スタック
１０４  第二二重層スタック
１０６  第一酸化ケイ素層
１０８  第一窒化ケイ素層
１１０  第二酸化ケイ素層
１１２  第二窒化ケイ素層
１１４  相変化材料構造
１１６  相変化材料構造
１１８  第一電極
１２０  第二電極
１２２  シリコン基板
１２４  電圧源
１２６  電流計
１２８  スイッチトランジスタ
２００  イメージ
３００  表
３０１  横座標
３０２  縦座標
４００  表
４０１  横座標
４０２  縦座標
５００  電子素子
５０２  シリコン基板
５０４  第一酸化ケイ素層
５０６  第二酸化ケイ素層
５０８  相変化材料層
５１０  水素シルセスキオキサン（HSQ）層
５１２  第三酸化ケイ素層
５１４  窒化ケイ素層
６００  表
６０１  横座標
６０２  縦座標
７００  表
７０１  横座標
７０２  縦座標
８００  層順序
８０２  酸化ケイ素層
８０４  HSQ層
８０６  酸化ケイ素層
９００  メモリセル
９０２  頂部窒化ケイ素層
９０４  第一金属化構造
９０６  タングステンビア
９０８  第二金属化構造
９１０  第三金属化構造
１０００  相変化メモリセル
１００２  二重層スタック
１００６  酸化ケイ素層
１００８  窒化ケイ素層
１１００  OUMセル
１１０４  第二ビア
１２００  OUMセル
１３００  メモリセル
１４００  層順序
【図１】
2010538486.tif 000008
【図２】
2010538486.tif 000009
【図３】
2010538486.tif 000010
【図４】
2010538486.tif 000011
【図５】
2010538486.tif 000012
【図６】
2010538486.tif 000013
【図７】
2010538486.tif 000014
【図８】
2010538486.tif 000015
【図９】
2010538486.tif 000016
【図１０】
2010538486.tif 000017
【図１１】
2010538486.tif 000018
【図１２】
2010538486.tif 000019
【図１３】
2010538486.tif 000020
【図１４】
2010538486.tif 000021
【手続補正書】
【提出日】平成22年4月30日(2010.4.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
図９は、本発明のもう一つの具体例によるメモリセル９００の断面図である。
上述の素子に加え、図９は、更に、頂部窒化ケイ素層９０２を有する。層８０２は、ILD層（内部層誘電）として配置される。窒化タンタルにより製造される第一電極１１８は、第一金属化構造９０４とタングステンビア９０６によりスイッチトランジスタ１２８に接触する。第二電極１２０は、第二金属化構造９０８と第三金属化構造９１０により接触する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
更に、スイッチトランジスタ１２８は、タングステンビア９０６により相変化材料１１４に接続されることが示される。第二ビア１１０４が提供されて、上部金属化構造１２０との接触を提供する。図１１の具体例で、以下の制限が考慮される。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記第一酸化ケイ素層（１０６）と前記第二酸化ケイ素層（１０８）は、コモン層に一体的に整合されることを特徴とする請求項１に記載の電子素子（１００）。
【国際調査報告】
2010538486.tif 000022
2010538486.tif 000023
2010538486.tif 000024