(57)【要約】  高ビットレートデジタル信号のためのデジタル信号受信機は、１つの直列信号入力２０、２０’およびＮ＞１として複数のＮ個の並列デジタル信号出力２６を有する。その受信機は、少なくともＮ＋１個のデジタルサンプリングチャネル３１−３５と、前記サンプリングチャネル３１−３５の少なくとも２つの出力信号を比較するためのＱモニター３７、３８と、前記サンプリングチャネル３１−３５のうちのＮ個を前記出力リード３６に、および前記サンプリングチャネル３１−３５のうちの少なくとも２つを前記Ｑモニター３７、３８に制御可能に接続するためのスイッチ構成３６とを含む。これは、Ｎ個の出力信号を提供するためにサンプリングチャネルのうちのＮ個を使用することを許容し、一方で同時に、少なくとも１つの残りのサンプリングチャネルが、アイダイアグラムを走査するためにＱモニターによって使用されてもよい。
2010502066.tif 000002
【特許請求の範囲】
【請求項１】
１つの直列信号入力（２０、２０’）およびＮ＞１としてＮ個の並列出力リード（２６）を有するデジタル信号出力を含む高ビットレートデジタル信号のためのデジタル信号受信機であって、
少なくともＮ＋１個のデジタルサンプリングチャネル（３１−３５）と、前記サンプリングチャネル（３１−３５）の少なくとも２つの出力信号を比較するためのＱモニター回路と、前記サンプリングチャネル（３１−３５）のうちのＮ個を前記Ｎ個の並列出力リード（２６）に、および前記サンプリングチャネル（３１−３５）のうちの少なくとも２つを前記Ｑモニター（３７、３８）に制御可能に接続するためのスイッチ構成（３６）とをさらに含む、受信機。
【請求項２】
Ｑモニターが、ＥＸＯＲゲート（３７）およびエラーカウンタ（３８）を含む、請求項１に記載の信号受信機。
【請求項３】
スイッチ構成（３６）と出力リード（２６）との間に接続されるＤフリップフロップ（４０）を含む、請求項１に記載の信号受信機。
【請求項４】
前記スイッチ構成を構成するための、前記Ｑモニターの疑似エラーカウント値を読み出すための、および前記スイッチ構成（３６）を介して前記Ｑモニターに接続される前記サンプリングチャネル（３１−３５）の少なくとも１つのために少なくとも１つの最適化パラメータを決定するためのマイクロコントローラをさらに含む、請求項１に記載の信号受信機。
【請求項５】
可変利得増幅器（２１）および／または電気等化器（２２）をさらに含み、マイクロコントローラ（２５）が、前記Ｑモニターによって配信される疑似エラーカウント値に依存して前記可変利得増幅器（２１）および／または電気等化器（２２）の少なくとも１つの動作パラメータを調節するように構成される、請求項４に記載の信号受信機。
【請求項６】
前記サンプリングチャネルが、サンプラー、しきい値／オフセット補償（ＴＨ）、および移相器（ＰＳ）を含むすべて同様の設計である、請求項１に記載の信号受信機。
【請求項７】
前記入力信号から再生クロック信号を発生させるためのクロック再生回路（２３）をさらに含む、請求項１に記載の信号受信機。
【請求項８】
前記再生クロック信号が、前記入力信号のビットレートの１／Ｎのクロックレートを有する、請求項７に記載の信号受信機。
【請求項９】
マイクロコントローラ（２５）が、前記スイッチ構成（３６）を介して前記出力リード（２６）に接続される前記Ｎ個のサンプリングチャネル（３１−３５）内の移相器（ＰＳ）を、これらが２π／Ｎだけ互いにシフトした位相値を有するように調節するように構成される、請求項７に記載の信号受信機。
【請求項１０】
前記移相器（ＰＳ）が、前記クロック再生回路（２３）から、９０°だけ互いにシフトした前記クロック信号の少なくとも２つの複製を受信し、前記移相器（ＰＳ）が、前記少なくとも２つの複製の加重和として、位相シフトしたクロック信号を生成するように構成され、前記マイクロコントローラ（２５）が、それらの重み係数を調節することによって移相器（ＰＳ）を調節するように構成される、請求項９に記載の信号受信機。
【請求項１１】
高ビットレートデジタル信号を再生し、それをＮ＞１としてＮビット幅並列出力信号に変換する方法であって、
少なくともＮ＋１個のサンプリングチャネル（３１−３５）を提供するステップと、
前記サンプリングチャネル（３１−３５）のうちのＮ個を並列信号出力（２６）に接続するステップと、
少なくとも１つの残りのものを含む前記サンプリングチャネル（３１−３５）のうちの２つをＱモニター（３７、３８）に接続するステップと、
少なくとも１つの残りのサンプリングチャネルの１次元または２次元アイダイアグラムを、それの位相および／またはしきい値を変えることによって測定する前記Ｑモニター（３７、３８）を使用するステップと、
全サンプリングチャネルに対するアイダイアグラムが測定されてしまうまで、サンプリングチャネル（３１−３５）の異なる割り当てを使用して前記ステップを繰り返すステップとを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遠距離通信の分野に関し、さらに詳細には、非常に高いビットレートで動作する光伝送ネットワークで使用することができる、Ｑモニターを持つデジタル信号受信機に関する。
【背景技術】
【０００２】
参照により本明細書に組み込まれているＩＴＵ勧告ＩＴＵ−Ｔ  Ｏ．２０１は、普通はＱモニターとも呼ばれているＱ値測定装置について述べている。Ｑモニターは、高速光信号の性能監視のための強力な回路であり、ＥＤＣ（電子分散補償）ベースの受信機における判定しきい値、判定位相、および増幅器利得や等化器設定のような他のパラメータの適応調節のためのセンサでもある。
【０００３】
ＩＴＵ−Ｔ  Ｏ．２０１から取得される、図１で示される基本的なＱモニター回路は、２判定チャネルを使用し、その１つのチャネルは、最適サンプリング点（再生入力信号）で動作させられ、一方もう１つは、振幅／位相の次元で入力信号を走査する。２判定チャネルの出力は、異なるモニターしきい値および位相に対して比較され（ＥＸＯＲ）、積算される（エラーカウンタ）。これは、１次元または２次元のアイ輪郭をもたらす。もしこの測定から最適判定しきい値および位相を導き出すためにアルゴリズムが使用されるならば、受信機は、その最適サンプリング点で動作させられ、性能監視目的のためにＱ値をさらに計算する。
【０００４】
Ｑ値測定は、光チャネルの評価のための確立された方法である。特に低ビットエラーレートにおいては、その方法は、実質的にかなりの時間にわたってビットエラーをカウントする必要がある伝統的なＢＥＲ測定よりも時間がかからないという利点を有する。Ｑ値は、デジタル信号受信機の判定回路の（電気的）信号対雑音比として定義される。
【０００５】
Ｑモニターはまた、参照により本明細書に組み込まれている、ＥＰ０９２３２０４Ａ２でも述べられており、同様に参照により本明細書に組み込まれている、ＥＰ１４４５８７９Ａ１は、基本的なＱモニター概念を、２判定チャネルがモニターおよびデータサンプリングモードで選択的に動作させられてよいように、変更する。２判定チャネルの後のクロスオーバースイッチは、データおよびモニター経路のための適切な判定チャネルを選択する。このように、回路内のすべての位相および振幅オフセットは、効果的に補償できる。
【０００６】
しかしながら、既存のＱモニターは、１０Ｇｂｉｔ／ｓを優に上回る最高ビットレートの用途にあまり適していない。さらに、最高ビットレート信号のさらなる処理（即ち、オーバーヘッド処理、ＦＥＣ、その他）のために、そのような信号は典型的には、並列形式に変換される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】欧州特許出願公開第０９２３２０４Ａ２号明細書
【特許文献２】欧州特許出願公開第１４４５８７９Ａ１号明細書
【特許文献３】欧州特許出願公開第１４４５８６３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、おそらく４０ＧＢｉｔ／ｓ以上での最高ビットレートの用途に適する、Ｑモニターを持つデジタル信号受信機を提供することが、本発明の目的である。
【課題を解決するための手段】
【０００９】
以下に出てくるこれらのおよび他の目的は、１つの直列信号入力およびＮ＞１として複数のＮ個の並列デジタル信号出力を有する、高ビットレートデジタル信号のためのデジタル信号受信機によって達成される。受信機は、少なくともＮ＋１個のデジタルサンプリングチャネルと、前記サンプリングチャネルの少なくとも２つの出力信号を比較するためのＱモニターと、前記サンプリングチャネルのうちのＮ個を前記出力リードに、および前記サンプリングチャネルのうちの少なくとも２つを前記Ｑモニターに制御可能に接続するためのスイッチ構成とを含む。
【００１０】
そのような設計により、Ｎ個の出力信号を提供するためにＮ個のサンプリングチャネルを使用することが可能であり、一方で同時に、少なくとも１つの残りのサンプリングチャネルは、アイダイアグラムを走査するためにＱモニターによって使用されてよい。出力信号を発生させるためにおよびアイダイアグラムを走査するために、別々の測定実行においてサンプリングチャネルのうちの別々のものを使用することによって、すべてのサンプリングチャネルを、次々に走査することができ、判定位相および／またはしきい値などの操作パラメータを、最適化できる。スイッチ構成、サンプリングチャネル、およびＱモニターは、受信機に内蔵または外付けされてもよいマイクロコントローラによって制御されてもよい。
【００１１】
本発明は、既存の実装形態と比較すると、同じレベルの性能のために必要とされる追加のハードウェアが少なくてすみ、それによって感度が増し、電力消費およびシリコン上に必要とされる面積（ｒｅａｌ  ｅｓｔａｔｅ）が減るため、４０Ｇｂｐｓおよび他の高レートの用途によりいっそう適している。
【００１２】
限定された数のクロスポイントだけが占有される必要があるので、ジグザグまたはラウンドロビンスケジューリングは、判定チャネルの後のスイッチマトリクスの複雑さ／サイズを低減する。
【００１３】
本発明の好ましい実施形態は、添付の図面を参照して今から述べられる。
【図面の簡単な説明】
【００１４】
【図１】従来技術のＱモニターを持つ判定回路を示す図である。
【図２】Ｑモニターを持つプロセッサ制御受信機を示す図である。
【図３ａ】本発明によるＱモニターを持つ受信機を示す図である。
【図３ｂ】代替クロック発生器を持つ図３ａの受信機を示す図である。
【図４】最適化判定点を持つアイダイアグラムを示す図である。
【図５】本発明の好ましい実施形態で使用されるジグザグスケジューリング規則を示す表である。
【発明を実施するための形態】
【００１５】
図１は、上述のような、知られている判定回路を示す。受信されたＯ／Ｅ変換アナログ入力信号１０は、両方とも再生クロック信号１６によってクロッキングされ、２判定回路１１および１２に入力される。２判定回路１１、１２の出力は、ＥＸＯＲゲート１３によって比較され、その出力がエラーカウンタ１４へ入力される。そのカウント値は、疑似エラーを表し、判定ゲート１２のしきい値を調節するためにソフトウェア駆動制御ユニット１５によって使用される。
【００１６】
この方法は、１０Ｇｂｉｔ／ｓに至るまでの中程度のビットレートに適している。もっと高いビットレートは典型的には、並列処理を必要とする。
【００１７】
図２は、可変利得増幅器（ＶＧＡ）２１、等化器（ＥＱ）２２、クロック再生回路２３、組み合わされたＱモニターおよび逆多重化回路２４ならびにマイクロコントローラ２５を持つ受信機を示す。マイクロコントローラ２５はまた、受信機に外付けすることもでき、たとえばネットワークノード内のもっと多数の受信機を制御することもできることが留意されるべきである。
【００１８】
受信されたＯ／Ｅ変換データ信号２０は、最初に増幅器２１によって増幅され、光学ドメイン内の分散効果に起因する信号のひずみを補償する等化器２２に入力される。等化器２２はたとえば、線形等化器、判定帰還等化器、またはトランスバーサルフィルタとして実施されてもよい。等化された信号は、クロック再生回路２３ならびにＱモニターおよび逆多重化回路２４に分けられる。クロック再生２３は、再生クロック信号をＱモニターおよび逆多重化回路２４に配信し、それは、再生信号２６を並列形式でおよびマイクロコントローラ２５によって読み込まれる疑似エラー信号２７を出力する。疑似エラー信号２７に応答して、マイクロコントローラは、Ｑモニターおよび逆多重化回路２４の位相および／またはしきい値のために調節パラメータ２８を決定する。さらに、マイクロコントローラは好ましくはまた、等化器２２および増幅器２１のために調節パラメータ２８’、２８”を発生させることもできる。
【００１９】
図２からの逆多重化およびＱモニター回路２４ならびにクロック再生２３は、図３ａでさらに詳細に示される。図２におけるオプションの等化器２２から来る受信された信号２０’は、逆多重化およびＱモニター回路２４ならびにクロック再生２３に分けられる。回路２４は、信号入力２０’を並列で受信する５サンプリングチャネル（ＳＣ０からＳＣ４）３１から３５、スイッチマトリクス３６、ＥＸＯＲ回路３７、エラーカウンタ３８、信号出力２６におけるオプションのＤフリップフロップ４０および追加のクロック出力のためのオプションの１：１６除算器を含む。
【００２０】
ＳＣ０からＳＣ４のラベルを付けられた５サンプリングチャネル３１−３５は、調節可能なおよびしきい値を持つ判定ゲートである。各サンプリングチャネルは、サンプラー、しきい値／オフセット補償および移相器を含む。移相器は、ステップ当たり０．５ｐｓ以下の高精度を有し、４３Ｇｂｉｔ／ｓクロックに関して全４ＵＩ位相シフトを許容する。各サンプリングチャネルは、アナログ入力信号の全範囲をカバーするしきい値範囲を許容する。実際的に有用な値は、±２５０ｍＶである。
【００２１】
好ましい実施形態では、サンプリングチャネル３１−３５の移相器は、簡単なベクトル加算方法を使用して実施される。クロック信号は、正弦波形を有する。それぞれ９０°だけ互いにシフトしたクロック信号の４つの複製は、加重和で組み合わされる。この加重和の結果は、再びクロック信号であるが、しかし使用される重み係数に応じた位相シフトを持つ。移相器内の重み係数を単に調節することによって、任意の所望の位相シフトしたクロックが生成されてもよい。
【００２２】
もし重み係数が負であることが許容されるならば、入力クロックの４つの互いにシフトした複製の代わりに、０°および９０°での２つの複製もまた機能するであろうことも留意されるべきである。
【００２３】
スイッチマトリクス３６を介して、各サンプリングチャネルは、ＥＸＯＲゲート３７におよび４並列出力リード２６の１つに交互に接続されてもよい。サンプリングチャネル３１−３５が、所定のスケジュールに従って交互の順番で４出力リード２６およびＥＸＯＲゲート３７に接続されるように、スイッチマトリクス３６は、マイクロコントローラ２５によって制御される。
【００２４】
使用されるスケジュールに応じて、スイッチマトリクス３６の全クロスポイントがスイッチ素子で占有されることは必要ではない。好ましい実施形態では、図５で示されるようなジグザグスケジュールが使用される。スイッチマトリクスはそれ故に、図３ａで示されるように占有される。特に、スイッチマトリクスは、次のスイッチ素子、即ち：
−  サンプリングチャネル３１、３３、または３５をＥＸＯＲゲート３７の第１の入力に切り替えるための３スイッチ素子、
−  サンプリングチャネル３２または３４をＥＸＯＲゲート３７の第２の入力に切り替えるための２スイッチ素子、
−  サンプリングチャネル３１または３２を第１の出力リードに切り替えるための２スイッチ素子、
−  サンプリングチャネル３２または３３を第２の出力リードに切り替えるための２スイッチ素子、
−  サンプリングチャネル３３または３４を第３の出力リードに切り替えるための２スイッチ素子、および
−  サンプリングチャネル３４または３５を第４の出力リードに切り替えるための２スイッチ素子を有する。
【００２５】
スイッチングマトリクスに役立つために使用されてもよい基本的なスイッチ素子は、参照により本明細書に組み込まれている、ＥＰ１４４５８６３で述べられている。
【００２６】
各判定ゲートは、同じ信号入力２０’を受け取る。しかしながら、５判定ゲートは、すべてが同時には動作せず、それぞれ入力信号の１ビットに対応する量だけ時間がシフトして動作することは明らかなはずである。これを達成するために、サンプリングチャネルは、信号２０’のデータレートの１／４の動作クロックによってクロッキングされ、動作クロックの異なる位相値で動作する。クロックシフトは好ましくは、各判定ゲート内に適切な位相値を設定することによって達成される。たとえば、スイッチマトリクス３６を介して出力リードに一度に接続される４サンプリングチャネルは、それぞれ０°、９０°、１８０°、および２７０°の位相値を有することができる。Ｎ個の出力リードを持つ一般的な場合には、個別のサンプリングチャネルの位相が互いにシフトする値は、２π／Ｎであろう。
【００２７】
別法として、サンプリングチャネル３１−３５は、お互いに関して時間がシフトした異なるクロック信号で動作することができる。それらはまた、入力信号のビットレートに対応するクロック信号で動作することもできる。後者の場合には、たとえばカウンタによって実施されたクロック除算器が、それぞれサンプリングチャネルのクロック入力の前に接続されてもよい。
【００２８】
本発明の原理によれば、第５のサンプリングチャネルは、サンプリングチャネルの別の１つのアイダイアグラムを走査するために同時に使用される。これは、図５を参照して以下でさらに詳細に説明される。
【００２９】
好ましい実施形態では、データレートは、ＯＴＵ−３に対して定義されるレート、即ち４３Ｇｂｉｔ／ｓである。動作クロックはそれ故に、１０．７５ＧＨｚである。
【００３０】
本発明のオプションの改良として、Ｄ（「遅延」）フリップフロップ（ＤＦＦ）４０が、出力リード２６に提供されてもよい。ＤＦＦは、クロックがストローブされるときその入力を出力に伝達する。データ出力はそれ故に、それが入力に到達した１クロックサイクル後に出力に提示される。４並列出力リード２６がすべて、それらのそれぞれの出力信号を同じクロック位相で伝達するように、ＤＦＦ４０は、動作クロック信号２６’によってクロッキングされる。
【００３１】
クロック信号２６’はさらに、クロック出力リードに供給される。さらに、動作クロックの１／１６のより低いレートのクロック信号は、クロック除算器３９によって導き出され、本発明の範囲を超えている、受信機での追加の機能（図示されず）を支援するために、それぞれの低速度クロック出力で供給される。
【００３２】
ＥＸＯＲゲート３７の出力は、エラーカウンタ３８に入力され、疑似エラーとしてカウントされる。マイクロコントローラ２５は、エラーカウンタ３８を所定の間隔で読み出し、リセットすることができ、サンプリングチャネル３１−３５の位相および／またはしきい値パラメータを調節アルゴリズムに従って調節するためにエラーカウントを使用する。
【００３３】
エラーレート調節パラメータから決定するための様々なアルゴリズムは、それ自体は知られており、必要以上の実験なしに当業者によって実施されてもよい。一般的原則は、エラーレートを最小化するように、判定位相およびしきい値、等化器パラメータ、または増幅率などのそれぞれのパラメータを調節することである。初期位相およびしきい値を設定することを許容するアルゴリズムは、たとえば、参照により本明細書に組み込まれている、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｃｏｎｔｒｏｌｌｉｎｇ  ｔｈｅ  Ｄｅｃｉｓｉｏｎ  Ｐｏｉｎｔ  ｏｆ  ａ  Ｒｅｃｅｉｖｅｒ  ｆｏｒ  Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｉｇｎａｌｓ」と題する、Ｃ．Ｈａｓｌａｃｈによる、未公開の欧州特許出願第０５２９２２２８号で述べられている。
【００３４】
受信機での判定点の正確な制御の重要性は、分散ファイバーリンクを通過後に受信される信号のアイダイアグラムを示す図４によって例示される。分散に起因して、隣接ビット値は重なり合い、それ故に、もし判定点が正確に設定されていないと、間違った判定を引き起こす。特に、アイ１および３は、「間違った」アイであるが、しかし判定位相ＤＰＨおよび判定しきい値ＤＴＨによって定義される最適判定点は、「正しい」アイ２の真ん中にある。
【００３５】
図３ａに戻ると、クロック再生２３の機能は、逆多重化およびＱモニター回路２４のために、再生クロックを発生させ、供給することである。それは基本的に、位相検出器４３、ローパスフィルタ４４および電圧制御発振器（ＶＣＯ）４２から成る位相ロックループを含む。
【００３６】
ＶＣＯ４２は、２１．５ＧＨｚのクロック信号を配信する。位相検出器４３は、受信されたデータパルスとＶＣＯ４２からのクロック信号との間の位相オフセットを検出し、ローパスフィルタ後にＶＣＯ４２の制御リードに印加される、対応する調節電圧を提供する。除算器４６は、ＶＣＯ４２の出力クロック信号を２で割り、それぞれ０°、９０°、１８０°、および２７０°の４つの１０．７５ＧＨｚクロック信号を動作クロックとして回路２４に供給する。
【００３７】
すでに説明されたように、サンプリングチャネル３１−３５内の移相器は、これらの互いにシフトしたクロックから簡単なベクトル加算を通じて適切に位相シフトしたクロック信号を生成する。位相シフトは、使用される重み係数を調節することによって調節されてもよい。
【００３８】
別法として、ＶＣＯ４２および位相検出器４３は、４３ＧＨｚの全レートで動作することができ、０°、９０°、１８０°、および２７０°クロックを発生させるために、後に１：４クロック除算器が続く。
【００３９】
クロック再生２３の代替実施形態は、図３ｂで示される。この実施形態では、クロック再生は、０°、９０°、１８０°、および２７０°位相関係を持つ４クロックを発生させる、クォーターレート（たとえば、１０．７５ＧＨｚ）の直交ＶＣＯＱＶＣＯ）４５に基づく。ＥＸＯＲゲート４１は、図３ａでのようにハーフレートモードで動かされる位相検出器４３のために、ＱＶＣＯ４５の０°および９０°クロック出力から２１．５ＧＨｚを発生させる。
【００４０】
クォーターレートＱＶＣＯ２５に基づくクロック再生に対する代替案は、位相検出器４３をクォーターレートクロック（たとえば、１０．７５ＧＨｚ）で動かすことである。
【００４１】
５サンプリングチャネル３１−３５の交互動作の実施例は、図５の表で示される。表の各行は、Ｑモニターの測定実行に対応する。アイダイアグラム測定それ自体は、従来のＱモニターを使ってのように、即ち、測定実行中に第５のサンプリングチャネルの位相および／またはしきい値を変え、各位相／しきい値構成に対する疑似エラーをカウントすることによって行われる。
【００４２】
１回の測定のための妥当な時間は、制御アルゴリズムによって必要とされるＱ値測定に対する精度に応じて、１μｓと１００μｓとの間である。測定時間は、入力信号の雑音分布に適応される必要があるかもしれない。
【００４３】
最初の４列は、どのサンプリングチャネルが、スイッチマトリクス３６を通って４並列出力リード２６のどの１つに接続されるかを示す。５サンプリングチャネルは、ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３、およびＳＣ４として識別され、並列出力リードは、ＤＳ０、ＤＳ１、ＤＳ２、およびＤＳ３として識別される。第５の列は、どのサンプリングチャネルが、その測定実行中にＥＸＯＲゲート３７を介してエラーカウンタ３８に入力されるかを示す。最後の列は、５サンプリングチャネル３１−３５のどの１つが、測定実行中に最適化されるかを示す。これは常に、出力リードの１つに接続されず、その位相およびしきい値が、そのアイダイアグラムを走査するために測定実行中に変えられるサンプリングチャネルである。
【００４４】
それで、たとえば、行１では、ＳＣ０はＤＳ０に接続され、ＳＣ１はＤＳ２に、ＳＣ２はＤＳ３に、およびＳＣ４はＤＳ３に接続される。ＥＸＯＲ３７は、サンプリングチャネルＳＣ１およびＳＣ２の出力を同時に受け取り、それは、アクティブ主力として使用されず、マイクロコントローラ２５によって走査され、最適化される。
【００４５】
図５からわかるように、ただ１つの出力信号の割り当てが、１つの測定実行から次へと変更される。この１つは、灰色の陰影で示される。たとえば行１から行２へでは、出力リードＤＳ２に割り当てられたサンプリングチャネルだけが、ＳＣ１からＳＣ２に変わり、一方今ではＳＣ１が、次の測定実行中に最適化される。
【００４６】
図５では、この動作モードが、ジグザグスケジュールと称されるように、これは、ジグザグ模様をもたらす。スイッチングマトリクス３６がどのように設計されるかに応じて、ラウンドロビンまたは同様の他のスケジュールが、同等に使用されてもよいことは明らかなはずである。
【００４７】
述べられた受信機の特定の利点は、それが、データ出力に対して一度にサンプリングチャネルの１つだけを使用することによって、１０Ｇｂｉｔ／ｓ動作に対してもまたＨＦパスのどんな変更もなく使用されてもよいことである。
【００４８】
本発明が、４ビット幅並列データ出力に限定されず、任意の他の適切な並列方式が、同様な方法で同等に使用されてもよいであろうことは明らかなはずである。たとえば、示された４ビット幅出力は、ニブル（半バイト）を提供するが、２ビット並列出力は、「クランプ」（２ビット）を供給するであろうし、８ビット幅出力は、クロックサイクル当たり全バイトを配信するであろう。
【００４９】
Ｎビット幅出力信号に対しては、Ｎ＋１個より多いサンプリングチャネルが提供されてもよいであろうこともまた明らかである。この場合には、いくつかのアイダイアグラムが、並行して測定されてもよい。それで、たとえば８ビット幅出力信号に対しては、８つが並列出力信号を発生させるように動作し、一方２つがＱモニター測定のために使用されるように、１０サンプリングチャネルが、提供されてもよいであろう。
【図１】
2010502066.tif 000003
【図２】
2010502066.tif 000004
【図３ａ】
2010502066.tif 000005
【図３ｂ】
2010502066.tif 000006
【図４】
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【図５】
2010502066.tif 000008
【国際調査報告】
2010502066.tif 000009
2010502066.tif 000010
2010502066.tif 000011