(57)【要約】  コア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）であって、表面を持つ基板と、半導体コアと、該半導体コアを囲む絶縁性シェルと、該絶縁性シェルを囲む導電性シェルとを含む円柱形のＣＳＳナノ構造体であって、上記表面上にある下側半円柱を有するＣＳＳナノ構造体と、上記ＣＳＳナノ構造体の中央部にある上記導電性シェルから形成されているゲート電極と、上記基板の表面と、上記ＣＳＳナノ構造体の中央部にある上記下側半円柱との間に配置された絶縁性凹形ストリンガと、上記ＣＳＳナノ構造体の中央部にある、ゲート電極および上記絶縁性凹形ストリンガの上に形成されている導電膜ゲートストラップと、上記ＣＳＳナノ構造体の両端部にある、上記半導体コアの複数の露出領域に形成されているソース／ドレイン（Ｓ／Ｄ）領域と、を含むコア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）。
2010533963.tif 000002
【特許請求の範囲】
【請求項１】
コア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）の製造方法であって、
半導体コアと、該半導体コアを囲む絶縁性シェルと、該絶縁性シェルを囲む導電性シェルとを含む円柱形のＣＳＳナノ構造体であって、基板表面上にある下側半円柱を有するＣＳＳナノ構造体を用意する工程と、
上記ＣＳＳナノ構造体上に第１の絶縁膜を堆積する工程と、
上記第１の絶縁膜を異方性プラズマエッチングする工程と、
上記ＣＳＳナノ構造体の下側半円柱に隣接して絶縁性凹形ストリンガを形成する工程と、
導電膜を堆積する工程と、
上記導電膜の選択された領域を異方性プラズマエッチングすることで、上記ＣＳＳナノ構造体の中央部にあるゲート電極上に、導電膜ゲートストラップを形成する工程と、
等方性エッチングを行うことで、上記ＣＳＳナノ構造体の中央部に隣接する絶縁性凹形ストリンガを除去する工程と、
ソース／ドレイン（Ｓ／Ｄ）領域上の上記導電性シェルを等方性エッチングする工程と、
上記ＣＳＳナノ構造体の上にスクリーン酸化物層を堆積する工程と、
上記ＣＳＳナノ構造体の中央部に隣接する上記ＣＳＳナノ構造体の両端部にある、上記ソース／ドレイン（Ｓ／Ｄ）領域をドープする工程と、を含むコア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）の製造方法。
【請求項２】
上記Ｓ／Ｄ領域のドープの後に、上記ＣＳＳナノ構造体上に第２の絶縁膜を堆積する工程と、
上記第２の絶縁膜を、上記ＣＳＳナノ構造体の両端部にある複数の低濃度ドープドレイン領域（ＬＤＤ）と、上記ナノ構造体の中央部とを覆うように、異方性プラズマエッチングする工程と、
上記Ｓ／Ｄ領域をドープする工程と、をさらに含む請求項１に記載の方法。
【請求項３】
上記ＣＳＳナノ構造体の両端部にある複数のＬＤＤ領域を覆う工程は、２マイクロメータより小さい幅を有する複数のＬＤＤ領域を形成する工程を含む請求項２に記載の方法。
【請求項４】
上記第１の絶縁膜を堆積する工程は、上記ＣＳＳナノ構造体上に酸化膜を堆積する工程を含み、
等方性エッチングを行うことで上記絶縁性凹形ストリンガを除去する工程は、緩衝酸化物エッチャント（ＢＯＥ）および希フッ酸（ＨＦ）からなる群より選ばれるエッチャントを使用する工程を含む請求項１に記載の方法。
【請求項５】
上記第１の絶縁膜を堆積する工程は、上記ＣＳＳナノ構造体上に窒化膜を堆積する工程を含み、
等方性エッチングを行うことで上記絶縁性凹形ストリンガを除去する工程は、熱リン酸エッチング液を使用する工程を含む請求項１に記載の方法。
【請求項６】
上記円柱形のＣＳＳナノ構造体を用意する工程において、上記半導体コアは単結晶Ｓｉであり、上記絶縁性シェルはＳｉ含有材料であり、上記導電性シェルは金属含有材料である請求項１に記載の方法。
【請求項７】
上記導電膜を堆積する工程は、ドープされたアモルファスシリコン（ａ−Ｓｉ）、タングステン（Ｗ）、および窒化タングステン（ＷＮ）からなる群より選ばれる材料を堆積する工程を含む請求項１に記載の方法。
【請求項８】
上記円柱形のＣＳＳナノ構造体を用意する工程は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボンナノチューブ、III−IV族化合物、およびII−VI族化合物からなる群より選ばれる半導体コア材料を含むＣＳＳナノ構造体を用意する工程を含む請求項１に記載の方法。
【請求項９】
上記導電膜の選択された領域を異方性プラズマエッチングする工程は、
上記ＣＳＳナノ構造体の中央部の上の上記導電膜上に、パターニングされたフォトレジストマスクを形成する工程と、
上記ナノ構造体の両端部上にある、上記導電膜の複数の露出領域をエッチングする工程と、を含む請求項１に記載の方法。
【請求項１０】
上記導電膜を堆積する工程は、ドープされたａ−Ｓｉを約５０〜２００ナノメータ（ｎｍ）の範囲内の厚さに堆積する工程を含む請求項１に記載の方法。
【請求項１１】
上記Ｓ／Ｄ領域上の上記導電性シェルを等方性エッチングする工程は、上記ＣＳＳナノ構造体の両端部上の導電性シェルを完全に除去する工程を含み、
上記ＣＳＳナノ構造体の両端部におけるソース／ドレイン（Ｓ／Ｄ）領域をドープする工程は、上記ＣＳＳナノ構造体の両端部にある上記半導体コアをドープする工程を含む請求項１に記載の方法。
【請求項１２】
コア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）であって、
表面を持つ基板と、
半導体コアと、該半導体コアを囲む絶縁性シェルと、該絶縁性シェルを囲む導電性シェルとを含む円柱形のＣＳＳナノ構造体であって、上記表面上にある下側半円柱を有するＣＳＳナノ構造体と、
上記ＣＳＳナノ構造体の中央部にある上記導電性シェルから形成されているゲート電極と、
上記基板の表面と、上記ＣＳＳナノ構造体の中央部にある上記下側半円柱との間に配置された絶縁性凹形ストリンガと、
上記ＣＳＳナノ構造体の中央部にある、ゲート電極および上記絶縁性凹形ストリンガの上に形成されている導電膜ゲートストラップと、
上記ＣＳＳナノ構造体の両端部にある、上記半導体コアの複数の露出領域に形成されているソース／ドレイン（Ｓ／Ｄ）領域と、を含むコア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）。
【請求項１３】
上記ゲート電極の下の上記ＣＳＳナノ構造体の中央部にある、上記半導体コアに形成されているチャネルと、
上記Ｓ／Ｄ領域と上記チャネルとの間にある、上記半導体コアの複数の露出領域にそれぞれ形成されている複数の低濃度ドープドレイン領域（ＬＤＤ）と、をさらに含む請求項１２に記載のＮＷＴ。
【請求項１４】
各ＬＤＤ領域は、２マイクロメータより小さい幅を有する請求項１３に記載のＮＷＴ。
【請求項１５】
上記絶縁性凹形ストリンガは、酸化物および窒化物からなる群より選ばれる材料である請求項１２に記載のＮＷＴ。
【請求項１６】
上記半導体コアは単結晶Ｓｉであり、上記絶縁性シェルはＳｉ含有材料であり、上記導電性シェルは金属含有材料である請求項１２に記載のＮＷＴ。
【請求項１７】
上記導電膜ゲートストラップは、ドープされたアモルファスシリコン（ａ−Ｓｉ）、タングステン（Ｗ）、および窒化タングステン（ＷＮ）からなる群より選ばれる材料である請求項１２に記載のＮＷＴ。
【請求項１８】
上記導電膜ゲートストラップは、約５０〜２００ナノメータ（ｎｍ）の範囲内の厚さを有する、ドープされたａ−Ｓｉである請求項１２に記載のＮＷＴ。
【請求項１９】
上記半導体コアの材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボンナノチューブ、III−IV族化合物、およびII−VI族化合物からなる群より選ばれる請求項１２に記載のＮＷＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して集積回路（ＩＣ）の製造に関するものであり、より詳細には、ナノワイヤトランジスタ（ＮＷＴ）の製造方法に関するものである。
【背景技術】
【０００２】
ナノワイヤトランジスタ（ＮＷＴ）構造の製造において、ゲートストラップは、コア−シェル−シェル（ＣＳＳ）ナノ構造体のための外側シェル電極（例えば、ＴａＡｌＮ外側シェル、またはＷＮ外側シェル）の接続のための手段、あるいはコア−シェル（ＣＳ）ナノ構造体のためのゲート物質を提供する手段を提供するのに、ゲートストラップがよく用いられる。ゲートストラップの材料は抵抗率が低くなくてはならないため、金属やｉｎ−ｓｉｔｕドープしたａ−Ｓｉ材料などの導電材料を堆積する。
【０００３】
図１は、異方性エッチング（先行技術）の後に残った導電材料を表す断面図である。ＣＳＳ装置またはＣＳ装置のいずれにおいても、標準的なゲートエッチング工程の後に残る導電材料が問題となる。導電材料が残ってしまうのは、非常にコンフォーマルな堆積プロセス（例えばＣＶＤやＡＬＤ）によって、導電層を堆積してＣＳＳナノワイヤを完全に囲み、その後、異方性プラズマエッチングを用いて導電層をエッチングするからである。上記ナノ構造体が円柱形状であるために、上記ナノワイヤのエッジでは導電材料がプラズマエッチングプロセスにおいて上記ナノワイヤの影になってしまい、上記ナノワイヤのエッジに沿って（すなわち、上記ナノワイヤの下側（南側）半円柱に沿った凹形の端において）導電材料が残ってしまう。これらの凹形の領域は、導電材料で埋められると、ゲートを意図せずにソースまたはドレインのいずれかに接続してしまう「ストリンガ」を形成する。上記の「ストリンガ」は、装置を短絡させる可能性があるので、取り除くことが不可欠である。
【０００４】
ゲート電極を意図せずにドレイン電極またはソース電極のいずれかに短絡させる可能性がある導電性凹形ストリンガを生成させることなく、ＮＷトランジスタを形成することができれば、有益であろう。
【発明の概要】
【０００５】
本発明は、新規のＮＷＴ設計、および、ＮＷＴ製造プロセスにおいて意図せずに形成された導電性凹形ストリンガを除去するプロセスを開示する。
【０００６】
それゆえ、コア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）の製造方法が提供される。本方法では、半導体コアと、該半導体コアを囲む絶縁性シェルと、該絶縁性シェルを囲む導電体シェルとを含む円柱形のＣＳＳナノ構造体を用意する。上記ＣＳＳナノ構造体は、基板表面上にある下側半円柱を有している。このＣＳＳナノ構造体上に第１の絶縁膜を堆積し、第１の絶縁膜を異方性プラズマエッチングする。その結果、上記ＣＳＳナノ構造体の下側半円柱に隣接して、絶縁性凹形ストリンガが形成される。導電膜を堆積し、選択された領域を異方性プラズマエッチングすることで、ＣＳＳナノ構造体の中央部にあるゲート電極上に、導電膜ゲートストラップを形成する。
【０００７】
等方性エッチングを行うことで上記ＣＳＳナノ構造体の中央部に隣接する絶縁性凹形ストリンガを除去し、また、Ｓ／Ｄ領域上の上記導電性シェルを等方性エッチングする。一態様では、上記ＣＳＳナノ構造体上にスクリーン酸化物層を堆積する。その後、上記ＣＳＳナノ構造体の中央部に隣接する上記ＣＳＳナノ構造体の両端部にあるソース／ドレイン（Ｓ／Ｄ）領域を、イオン注入によりドープする。上記Ｓ／Ｄ領域のドープの後に、上記ＣＳＳナノ構造体上に第２の絶縁膜を堆積してもよい。本方法は、第２の絶縁膜を、上記ＣＳＳナノ構造体の中央部と、上記ＣＳＳナノ構造体の両端部にある複数の低濃度ドープドレイン（ＬＤＤ）領域とを覆うように、異方性プラズマエッチングする。上記複数のＬＤＤ領域は、典型的には、２マイクロメータより小さい幅を有する。その後、上記Ｓ／Ｄ領域をドープする。
【０００８】
それに代えて、絶縁性シェルおよび導電性シェルを形成する前に、ドープされたソース領域およびドレイン領域を成長させてナノワイヤコアにすることもできる。
【０００９】
上述のＮＷＴ製造方法、およびＮＷＴ装置のさらなる詳細を以下に記す。
【図面の簡単な説明】
【００１０】
【図１】図１は、異方性エッチング（先行技術）後に残った導電材料を表す断面図である。
【図２】図２は、コア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）の部分断面図である。
【図３】図３は、直交方向から見た、ＣＳＳＮＷＴの部分断面図である。
【図４Ａ】図４Ａは、図３に示すＮＷＴの製造方法の１工程を示す部分断面図である。
【図４Ｂ】図４Ｂは、図３に示すＮＷＴの製造方法の１工程を示す部分断面図である。
【図４Ｃ】図４Ｃは、図３に示すＮＷＴの製造方法の１工程を示す部分断面図である。
【図４Ｄ】図４Ｄは、図３に示すＮＷＴの製造方法の１工程を示す部分断面図である。
【図５】図５は、ＣＳＳＮＷＴの製造方法を示すフローチャートである。
【発明を実施するための形態】
【００１１】
図２は、コア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）の部分断面図である。ＮＷＴ２００は、表面２０４を持つ基板２０２と、円柱形のＣＳＳナノ構造体２０６と、絶縁性凹形ストリンガ（２１８、図３参照）と、導電膜ゲートストラップ（２２０、図３参照）とを備えている。円柱形のＣＳＳナノ構造体２０６は、半導体コア２０８と、半導体コア２０８を囲む絶縁性シェル２１０と、絶縁性シェル２１０を囲む導電性シェル２１２とを含んでいる。ＣＳＳナノ構造体２０６は、基板表面２０４上にある下側半円柱（２１２ｂ、図３参照）を備えている。導電性シェル２１２は、上側半円柱２１２ａおよび下側半円柱２１２ｂから構成されている。ゲート電極は、ＣＳＳナノ構造体２０６の中央部２１６にある、導電性シェル２１２の上側半円柱２１２ａおよび下側半円柱２１２ｂから形成されている。絶縁性凹形ストリンガ（２１８、図３参照）は、基板表面２０４と、中央部２１６にあるＣＳＳナノ構造体の下側半円柱２１２ｂとの間に配置されている。
【００１２】
図３は、直交方向から見た、ＣＳＳＮＷＴの部分断面図である。図２および図３に示すように、導電性ゲートストラップ２２０は、上記ＣＳＳナノ構造体の中央部にある、ゲート電極２１２ａおよび絶縁性凹形ストリンガ２１８の上に形成されている。ソース領域２２２およびドレイン領域２２４（ソース／ドレイン領域）は、ＣＳＳナノ構造体２０６の両端部２２６にある、半導体コア２０８の複数の露出領域に形成されている。
【００１３】
チャネル２２８は、ゲート電極２１２ａの下の上記ＣＳＳナノ構造体の中央部２１６にある、半導体コア２０８に形成されている。低濃度ドープドレイン（ＬＤＤ）領域２３０は、Ｓ／Ｄ領域２２２／２２４とチャネル２２８との間にある、半導体コア２０８の複数の露出領域にそれぞれ形成されている。一態様において、各ＬＤＤ領域２３０は、２マイクロメータより小さい幅２３２を有している。
【００１４】
絶縁性凹形ストリンガ２１８は、酸化物や窒化物などの電気絶縁体材料とすることができる。一態様では、半導体コア２０８は単結晶Ｓｉであり、絶縁性シェル２１０はＳｉ含有材料であり、導電性シェル２１２は金属含有材料である。他の態様では、半導体コア２０８の材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボンナノチューブ、III−IV族化合物、またはII−VI族化合物であってもよい。導電膜ゲートストラップ２２０は、ドープされたアモルファスシリコン（ａ−Ｓｉ）、タングステン（Ｗ）、または窒化タングステン（ＷＮ）などの材料とすることができる。導電膜ゲートストラップ２２０がドープされたａ−Ｓｉである場合、導電膜ゲートストラップ２２０は、約５０〜２００ナノメータ（ｎｍ）の範囲内の厚さ２３４を有するものとすることができる。
【００１５】
〔機能の説明〕
図４Ａ〜図４Ｄは、図３に示したＮＷＴの製造方法の各工程を示す部分断面図である。これらの図は、ドープされたＳｉ「ストリンガ」の生成をなくし、かつ等方性ウェットエッチング（例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ））の使用を回避することができる製造方法を示している。
【００１６】
この製造フローにおいては、まず、図４Ａに示すナノワイヤ２０８／２１０／２１２を、ＳｉＯ２酸化物またはＳｉＮｘ窒化物４００で被覆する（図４Ｂ参照）。しかしながら、いかなる絶縁性スペーサも、対応する等方性エッチングを用いて適用できる。上記絶縁体は、上記Ｓｉナノワイヤの長手方向に沿って、側壁を形成（等方性エッチングにより）するのに用いられる。すなわち、その後のドープされたＳｉの堆積によって「ストリンガ」が形成されることがないように、上記ナノワイヤの上記下側（南側）半円柱に沿った凹形部分が上記絶縁体で埋められる。
【００１７】
側壁の形成後、図４Ｃに示すように、外側シェル電極２１２の上側部分を露出させる。化学気相成長（ＣＶＤ）ＷＮなどの金属、あるいはドープされたＳｉゲートストラップを堆積することによって、接点を作成する（図４Ｄ参照）。このゲートストラップ２２０をパターニングし、エッチングし、ＬＤＤおよび／またはソース／ドレイン領域をドーピングするための注入マスクとして使用する。ＬＤＤ注入の後、ＬＤＤ領域を形成するために別の側壁を形成してもよい。理想的には、ｗＬＤＤ＜２μｍ（マイクロメータ）である。さらに、ゲートストラップを形成した後、ソース領域およびドレイン領域に隣接するＳｉＯ２またはＳｉＮｘの側壁２１２を、酸化物の場合には緩衝酸化物エッチング（ＢＯＥ）または希ＨＦなどの等方性エッチングを使用して、窒化物の場合には熱リン酸（窒化物用）などの等方性エッチングを使用して、除去せねばならない。上記外側シェル電極を適切な等方性エッチングにより上記ナノワイヤのソース領域およびドレイン領域から完全に除去することで、上記ゲート領域と、上記ナノワイヤの下端に沿ったソースまたはドレイン（すなわち、上記ナノワイヤと上記基板とが接触している部分）との間の短絡（導電材料）の発生が防止される。
【００１８】
上述した方法は、ＣＳＳＮＷＴの製造に適用できる。ＣＳＳナノワイヤは、それぞれのナノワイヤ上において最大限のゲート幅を提供しうる外側シェル電極を有している（すなわち外周が完全に囲まれている）。それゆえ、ゲートストラップと外側シェル電極との接触領域をより小さくすることができる。ＣＳＮＷＴ製造においては、上記ゲートストラップはゲート電極として機能するため、上記ナノワイヤをできる限り囲まなければならない。側壁により、上記ゲートストラップが上記ナノワイヤを囲まなければならない部分を上記ナノワイヤの約上半分だけに抑えることができ、その結果として、各ナノワイヤ上における装置幅を切り詰めることができる。
【００１９】
図５は、ＣＳＳＮＷＴの製造方法を示すフローチャートである。図５では、分かりやすくするため、工程に番号をふり、順番に並べてあるが、この番号は、必ずしも工程の順序を規定するものではない。これらの工程のうちいくつかの工程を、省略、並列処理、またはこの順序とは異なる順序で行うことが可能である。本方法は、工程５００からスタートする。
【００２０】
工程５０２において、半導体コアと、該半導体コアを囲む絶縁性シェルと、該絶縁性シェルを囲む導電性シェルとを含む円柱形のＣＳＳナノ構造体を用意する。上記ＣＳＳナノ構造体は、基板表面上にある下側半円柱を有している。例えば、上記半導体コアを単結晶Ｓｉとすることができ、上記絶縁性シェルをＳｉ含有材料とすることができ、上記導電性シェルを金属含有材料とすることができる。他の態様では、半導体コア材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボンナノチューブ、III−IV族化合物、またはII−VI族化合物であってもよい。
【００２１】
工程５０４において、上記ＣＳＳナノ構造体上に第１の絶縁膜を堆積する。この堆積は、コンフォーマルな堆積とすることができる。工程５０６において、上記第１の絶縁膜を異方性プラズマエッチングする。工程５０８において、上記ＣＳＳナノ構造体の下側半円柱に隣接して絶縁性凹形ストリンガを形成する。工程５１０において、導電膜を堆積する。この堆積は、コンフォーマルな堆積とすることができる。例えば、導電膜は、ドープされたアモルファスシリコン（ａ−Ｓｉ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）などの材料とすることができる。堆積された導電膜がドープされたａ−Ｓｉである場合、この堆積の厚さは、約５０〜２００ナノメータの範囲内である。
【００２２】
工程５１２において、上記導電膜の選択された領域を異方性プラズマエッチングすることで、上記ＣＳＳナノ構造体の中央部にあるゲート電極上に、導電膜ゲートストラップを形成する。例えば、工程５１２は、上記ＣＳＳナノ構造体の中央部の上の上記導電膜上に、パターニングされたフォトレジストマスクを形成する工程と、上記ＣＳＳナノ構造体の両端部上にある、上記導電膜が露出している複数の部分をエッチングする工程とによって行うことができる。
【００２３】
工程５１４において、等方性エッチングを行うことで、上記ＣＳＳナノ構造体の中央部に隣接する絶縁性凹形ストリンガを除去する。すなわち、上記両端部（２２６、図３参照）におけるストリンガを除去する。工程５１６において、Ｓ／Ｄ領域上の導電性シェルを等方性エッチングする。工程５１８において、上記ＣＳＳナノ構造体の上にスクリーン酸化物層を堆積する。工程５２０において、上記ＣＳＳナノ構造体の中央部に隣接する上記ＣＳＳナノ構造体の両端部にある、ソース／ドレイン（Ｓ／Ｄ）領域をドープする。
【００２４】
一態様では、工程５１６において行うＳ／Ｄ領域上の導電性シェルの等方性エッチング工程は、上記ＣＳＳナノ構造体の両端部上の導電性シェルを完全に除去する工程を含んでいる。また、その後、上記ＣＳＳナノ構造体の両端部におけるソース／ドレイン（Ｓ／Ｄ）領域をドープする工程は、上記ＣＳＳナノ構造体の両端部にある半導体コアをドープする工程を含んでいる。
【００２５】
工程５２０においてＳ／Ｄ領域をドープした後、工程５２２において、上記ＣＳＳナノ構造体上に第２の絶縁膜を堆積する。この堆積は、コンフォーマルな堆積とすることができる。工程５２４において、第２の絶縁膜を、上記ＣＳＳナノ構造体の両端部にある複数の低濃度ドープドレイン領域（ＬＤＤ）と、上記ＣＳＳナノ構造体の中央部とを覆うように、異方性プラズマエッチングする。上記複数のＬＤＤ領域は、典型的には、２マイクロメータより小さい幅を有している。工程５２６において、Ｓ／Ｄ領域をドープする。
【００２６】
工程５１８〜５２６に代えて、工程５０２において、ドープされたソース領域とドープされたドレイン領域とを備えるナノワイヤコアを用意してもよい。
【００２７】
図には詳細を示さないが、上記ＣＳＳナノ構造体の両端部にあるソース／ドレイン（Ｓ／Ｄ）領域をドープした後に、熱プロセスによってドーパントを活性化させてもよい。層間絶縁膜を堆積し、該層間絶縁膜で上記ＣＳＳナノ構造体を被覆する。この被覆は、コンフォーマルな被覆とすることができる。パターニング後に、上記ソース、ドレイン、およびゲートストラップに対して、コンタクトホールを形成する。上記層間絶縁膜の上に金属を堆積し、ソース、ドレイン、およびゲートストラップと接触させる。この堆積は、コンフォーマルな堆積とすることができる。その後、金属層をエッチングすることで、ソース、ドレイン、およびゲートストラップの接続のための電極を形成する。
【００２８】
一態様では、工程５０４における第１の絶縁膜を堆積する工程は、上記ＣＳＳナノ構造体上に酸化膜を堆積する工程を含む。また、その後、工程５１４における等方性エッチングを行うことで上記絶縁性凹形ストリンガを除去する工程は、ＢＯＥや希フッ酸（ＨＦ）などのエッチャントを使用する工程を含む。他の態様では、工程５０４において、上記ＣＳＳナノ構造体上に窒化膜を堆積し、工程５１４において、熱リン酸エッチング液を用いて絶縁性凹形ストリンガを除去する。
【００２９】
以上により、ＮＷＴの製造時に意図せずに形成される凹形ストリンガの除去を含む、ＮＷＴ装置およびＮＷＴ製造方法が提供される。本発明を説明するための例として、いくつかの特定のナノ構造体、材料、および特定のプロセス順序を示した。しかしながら、本発明は、これらの例だけに限定されるものではない。当業者であれば、他の変形および実施形態が頭に浮かぶであろう。
【図１】
2010533963.tif 000003
【図２】
2010533963.tif 000004
【図３】
2010533963.tif 000005
【図４Ａ】
2010533963.tif 000006
【図４Ｂ】
2010533963.tif 000007
【図４Ｃ】
2010533963.tif 000008
【図４Ｄ】
2010533963.tif 000009
【図５】
2010533963.tif 000010
【手続補正書】
【提出日】平成22年1月25日(2010.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）の製造方法であって、
半導体コアと、該半導体コアを囲む絶縁性シェルと、該絶縁性シェルを囲む導電性シェルとを含む円柱形のＣＳＳナノ構造体であって、基板表面上にある下側半円柱を有するＣＳＳナノ構造体を用意する工程と、
上記ＣＳＳナノ構造体上に第１の絶縁膜を堆積する工程と、
上記第１の絶縁膜を異方性エッチングする工程と、
上記ＣＳＳナノ構造体の下側半円柱に隣接して絶縁性凹形ストリンガを形成する工程と、
導電膜を堆積する工程と、
上記導電膜の選択された領域をエッチングすることで、上記ＣＳＳナノ構造体の中央部にあるゲート電極上に、導電膜ゲートストラップを形成する工程と、
等方性エッチングを行うことで、上記ＣＳＳナノ構造体の中央部に隣接する上記ＣＳＳナノ構造体の両端部における絶縁性凹形ストリンガを除去する工程と、
ソース／ドレイン（Ｓ／Ｄ）領域上の上記導電性シェルを等方性エッチングする工程と、
上記ＣＳＳナノ構造体の中央部に隣接する上記ＣＳＳナノ構造体の両端部にある、上記ソース／ドレイン（Ｓ／Ｄ）領域をドープする工程と、を含むコア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）の製造方法。
【請求項２】
上記ＣＳＳナノ構造体の上にスクリーン酸化物層を堆積する工程をさらに含み、
上記異方性エッチングは、異方性プラズマエッチングであり、
上記導電膜の選択された領域に対するエッチングは、異方性プラズマエッチングであることを特徴とする請求項１に記載の方法。
【請求項３】
上記Ｓ／Ｄ領域のドープの後に、上記ＣＳＳナノ構造体上に第２の絶縁膜を堆積する工程と、
上記第２の絶縁膜を、上記ＣＳＳナノ構造体の両端部にある複数の低濃度ドープドレイン領域（ＬＤＤ）と、上記ナノ構造体の中央部とを覆うように、異方性プラズマエッチングする工程と、
上記Ｓ／Ｄ領域をドープする工程と、をさらに含む請求項１または２に記載の方法。
【請求項４】
上記ＣＳＳナノ構造体の両端部にある複数のＬＤＤ領域を覆う工程は、２マイクロメータより小さい幅を有する複数のＬＤＤ領域を形成する工程を含む請求項３に記載の方法。
【請求項５】
上記第１の絶縁膜を堆積する工程は、上記ＣＳＳナノ構造体上に酸化膜を堆積する工程を含み、
等方性エッチングを行うことで上記絶縁性凹形ストリンガを除去する工程は、緩衝酸化物エッチャント（ＢＯＥ）および希フッ酸（ＨＦ）からなる群より選ばれるエッチャントを使用する工程を含む請求項１または２に記載の方法。
【請求項６】
上記第１の絶縁膜を堆積する工程は、上記ＣＳＳナノ構造体上に窒化膜を堆積する工程を含み、
等方性エッチングを行うことで上記絶縁性凹形ストリンガを除去する工程は、熱リン酸エッチング液を使用する工程を含む請求項１または２に記載の方法。
【請求項７】
上記円柱形のＣＳＳナノ構造体を用意する工程において、上記半導体コアは単結晶Ｓｉであり、上記絶縁性シェルはＳｉ含有材料であり、上記導電性シェルは金属含有材料である請求項１または２に記載の方法。
【請求項８】
上記導電膜を堆積する工程は、ドープされたアモルファスシリコン（ａ−Ｓｉ）、タングステン（Ｗ）、および窒化タングステン（ＷＮ）からなる群より選ばれる材料を堆積する工程を含む請求項１または２に記載の方法。
【請求項９】
上記円柱形のＣＳＳナノ構造体を用意する工程は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボンナノチューブ、III−IV族化合物、およびII−VI族化合物からなる群より選ばれる半導体コア材料を含むＣＳＳナノ構造体を用意する工程を含む請求項１または２に記載の方法。
【請求項１０】
上記導電膜の選択された領域を異方性プラズマエッチングする工程は、
上記ＣＳＳナノ構造体の中央部の上の上記導電膜上に、パターニングされたフォトレジストマスクを形成する工程と、
上記ナノ構造体の両端部上にある、上記導電膜の複数の露出領域をエッチングする工程と、を含む請求項１または２に記載の方法。
【請求項１１】
上記導電膜を堆積する工程は、ドープされたａ−Ｓｉを約５０〜２００ナノメータ（ｎｍ）の範囲内の厚さに堆積する工程を含む請求項１または２に記載の方法。
【請求項１２】
上記Ｓ／Ｄ領域上の上記導電性シェルを等方性エッチングする工程は、上記ＣＳＳナノ構造体の両端部上の導電性シェルを完全に除去する工程を含み、
上記ＣＳＳナノ構造体の両端部におけるソース／ドレイン（Ｓ／Ｄ）領域をドープする工程は、上記ＣＳＳナノ構造体の両端部にある上記半導体コアをドープする工程を含む請求項１または２に記載の方法。
【請求項１３】
コア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）であって、
表面を持つ基板と、
半導体コアと、該半導体コアを囲む絶縁性シェルと、該絶縁性シェルを囲む導電性シェルとを含む円柱形のＣＳＳナノ構造体であって、上記表面上にある下側半円柱を有するＣＳＳナノ構造体と、
上記ＣＳＳナノ構造体の中央部にある上記導電性シェルから形成されているゲート電極と、
上記基板の表面と、上記ＣＳＳナノ構造体の中央部にある上記下側半円柱との間に配置された絶縁性凹形ストリンガと、
上記ＣＳＳナノ構造体の中央部にある、ゲート電極および上記絶縁性凹形ストリンガの上に形成されている導電膜ゲートストラップと、
上記ＣＳＳナノ構造体の両端部にある、上記半導体コアの複数の露出領域に形成されているソース／ドレイン（Ｓ／Ｄ）領域と、を含むコア−シェル−シェル（ＣＳＳ）ナノワイヤトランジスタ（ＮＷＴ）。
【請求項１４】
上記ゲート電極の下の上記ＣＳＳナノ構造体の中央部にある、上記半導体コアに形成されているチャネルと、
上記Ｓ／Ｄ領域と上記チャネルとの間にある、上記半導体コアの複数の露出領域にそれぞれ形成されている複数の低濃度ドープドレイン領域（ＬＤＤ）と、をさらに含む請求項１３に記載のＮＷＴ。
【請求項１５】
各ＬＤＤ領域は、２マイクロメータより小さい幅を有する請求項１４に記載のＮＷＴ。
【請求項１６】
上記絶縁性凹形ストリンガは、酸化物および窒化物からなる群より選ばれる材料である請求項１３に記載のＮＷＴ。
【請求項１７】
上記半導体コアは単結晶Ｓｉであり、上記絶縁性シェルはＳｉ含有材料であり、上記導電性シェルは金属含有材料である請求項１３に記載のＮＷＴ。
【請求項１８】
上記導電膜ゲートストラップは、ドープされたアモルファスシリコン（ａ−Ｓｉ）、タングステン（Ｗ）、および窒化タングステン（ＷＮ）からなる群より選ばれる材料である請求項１３に記載のＮＷＴ。
【請求項１９】
上記導電膜ゲートストラップは、約５０〜２００ナノメータ（ｎｍ）の範囲内の厚さを有する、ドープされたａ−Ｓｉである請求項１３に記載のＮＷＴ。
【請求項２０】
上記半導体コアの材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボンナノチューブ、III−IV族化合物、およびII−VI族化合物からなる群より選ばれる請求項１３に記載のＮＷＴ。
【国際調査報告】
2010533963.tif 000011