(57)【要約】  比較器は、ともに略レールトウレール（rail to rail）に広がる、重なり合う共通モード入力電圧範囲を有する相補的な（たとえば、ＮＭＯＳおよびＰＭＯＳ）比較器セル（４０，４１）を備える。エッジ検出器（４２，４３）、ゲート（４４，４５）、ラッチ（４８）を有するデジタルロジック配列は、比較器セルの出力での遷移に応答し、最も早い立上りエッジに応答してラッチをセットし、最も早い立下りエッジに応答してラッチをリセットする。ラッチの出力は、比較器の出力を構成する。その結果、比較器は、幅広い共通モード入力電圧範囲のために最適化された速度でエッジに敏感となる。追加のロジックゲート（４６，４７）は、ラッチのレベルに敏感な制御を提供することができる。
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【特許請求の範囲】
【請求項１】
第１の範囲の入力電圧に応答して、第１の比較信号を与える第１の比較器セル（４０）と、
前記第１の範囲と重なり合う第２の範囲の入力電圧に応答して、第２の比較信号を与える第２の比較器セル（４１）と、
前記第１および第２の比較信号に応答して、比較器出力信号を与えるロジック配列（４２−４８）とを備え、
前記ロジック配列は、いずれが最初に起ころうとも、比較結果の第１の変化を表わす前記第１の比較信号の遷移または前記第２の比較信号の遷移に応答して、前記比較器出力信号の第１の状態を提供し、
いずれが最初に起ころうとも、前記第１の状態とは逆の比較結果の第２の変化を表わす前記第１の比較信号の遷移または前記第２の比較信号の遷移に応答して、前記第１の状態とは逆の前記比較器出力信号の第２の状態を提供する、ことを特徴とする比較器。
【請求項２】
前記第１および第２の比較器セルは、逆の半導体の型を有する差動入力段（１２−１３、２２−２３）を有する、請求項１記載の比較器。
【請求項３】
前記第１の比較器セルは、ＮＭＯＳトランジスタ差動入力段（１２、１３）を有し、前記第２の比較器セルは、ＰＭＯＳトランジスタ差動入力段（２２、２３）を有する、請求項１記載の比較器。
【請求項４】
前記ロジック配列は、前記比較器の出力を与えるラッチ（４８）と、
比較結果の前記第１の変化を表わす、前記第１および第２の比較信号のうちの少なくとも１つの遷移に応答して、前記ラッチの第１の状態を設定する少なくとも１つの立上りエッジ検出器（４２）と、
比較結果の前記第２の変化を表わす、前記第１および第２の比較信号のうちの少なくとも１つの遷移に応答して、前記ラッチの第２の状態を与える少なくとも１つの立下りエッジ検出器（４３）とを備えた請求項１〜３のいずれかに記載の比較器。
【請求項５】
前記ロジック配列は、さらに、前記第１および第２の比較信号の両方のハイレベルに応答して、前記ラッチの前記第１の状態を設定するロジック機能（４６）と、前記第１および第２の比較信号の両方のローレベルに応答して、前記ラッチの前記第２の状態を設定するロジック機能（４７）を含む、請求項４記載の比較器。
【請求項６】
前記ロジック配列は、
前記比較器の出力を与えるラッチ（４８）と、
前記第１および第２の比較信号の立上りエッジのそれぞれ応答して、それぞれの出力パルスを生成する第１および第２の立上りエッジ検出器（４２）と、
前記立上りエッジ検出器のいずれかからの出力パルスに応答して、前記ラッチの第１の状態を設定するロジック機能（４４）と、
前記第１および第２の比較信号の立下りエッジのそれぞれ応答して、それぞれの出力パルスを生成する第１および第２の立下りエッジ検出器（４３）と、
前記立下りエッジ検出器のいずれかからの出力パルスに応答して、前記ラッチの第２の状態を設定するロジック機能（４５）とを含む、請求項１〜３のいずれかに記載の比較器。
【請求項７】
前記ロジック配列は、さらに、前記第１および第２の比較信号の両方のハイレベルに応答して、前記ラッチの前記第１の状態を設定するロジック機能（４６）と、前記第１および第２の比較信号の両方のローレベルに応答して、前記ラッチの前記第２の状態を設定す
るロジック機能（４７）とを含む、請求項６記載の比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較器に関し、特に、相補的な差動入力段、たとえばＮＭＯＳ差動入力段およびＰＭＯＳ差動入力段、以下において、二重入力段と称するものを有する比較器に関する。
【背景技術】
【０００２】
背景
幅の広い共通モード入力電圧範囲を有する比較を提供するために、二重入力段、たとえばＣＭＯＳ比較器の場合には、ＮＭＯＳおよびＰＭＯＳ入力段を有する比較器を提供することはよく知られている。たとえば、０とＶｄｄの供給電圧を有する比較器において、ＮＭＯＳ入力段は、約１ＶからＶｄｄ近くまでの共通モード入力電圧範囲を有し、ＰＭＯＳ入力段は、０近くから約（Ｖｄｄ−１Ｖ）までの共通モード入力電圧範囲を有し、その結果（少なくとも約２Ｖの電圧Ｖｄｄに対して）、二重入力段はともに、０近くからＶｄｄ近くまでの、すなわち、レールトウレール（rail to rail）電圧範囲の共通モード入力電圧範囲を有することができる。
【０００３】
そのような既知の比較器において、二重入力段の出力は合計されて、たとえば、電流の総和を用いて、全体的にアナログ比較器を構成するために、アナログの形態で増幅される。そのような比較器は、相対的に複雑な回路を有し、比較器の機能のために設けられるすべてのＩＣ（集積回路）を構成するかもしれない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
具体的なアプリケーション、たとえば電力制御にとって望ましい混合された信号および他のＩＣにおいて、専用の比較器回路の複雑さおよびダイ面積を伴わずに、たとえばレールトウレール（rail to rail）に近い、幅広い共通モード入力電圧範囲を有する１以上の比較器を提供することが望ましい。
【０００５】
そのような比較器を提供する必要がある。
【課題を解決するための手段】
【０００６】
発明の概要
本発明によれば、第１の範囲の入力電圧に応答して、第１の比較信号を与える第１の比較器セルと、第１の範囲と重なり合う第２の範囲の入力電圧に応答して、第２の比較信号を与える第２の比較器セルとを有する比較器が提供され、第１および第２の比較信号に応答して、比較器出力信号を与えるロジック配列によって特徴づけられる。ロジック配列は、いずれが最初に起ころうとも、比較結果の第１の変化を表わす第１の比較信号の遷移または第２の比較信号の遷移に応答して、比較器出力信号の第１の状態を提供し、いずれが最初に起ころうとも、第１の変化とは逆の比較結果の第２の変化を表わす第１の比較信号の遷移または第２の比較信号の遷移に応答して、第１の状態とは逆の比較器出力信号の第２の状態を提供する。
【０００７】
たとえば、第１および第２の比較器セルは、逆の半導体の型を有する差動入力段を有する。具体的には、ＣＭＯＳ実装において、第１の比較器セルは、ＮＭＯＳトランジスタ差動入力段を有することができ、第２の比較器セルは、ＰＭＯＳトランジスタ差動入力段を有することができる。
【０００８】
０Ｖと正の電圧Ｖｄｄの供給電圧を用いる例では、ＮＭＯＳトランジスタの差動入力段が応答する第１の範囲の入力電圧は、０Ｖより大きな電圧Ｖｎから略Ｖｄｄまでの範囲にでき、ＰＭＯＳトランジスタの差動入力段が応答する第２の範囲の入力電圧は、略０ＶからＶｄｄより小さい電圧Ｖｐまでの範囲にできる。Ｖｐは、Ｖｎよりも大きく、第１および第２の範囲は、重なり合う。
【０００９】
比較器の一形態では、ロジック配列は、比較器の出力を与えるラッチと、比較結果の前記第１の変化を表わす、第１および第２の比較信号のうちの少なくとも１つの遷移に応答して、ラッチの第１の状態を設定する少なくとも１つの立上りエッジ検出器と、比較結果の前記第２の変化を表わす、第１および第２の比較信号のうちの少なくとも１つの遷移に応答して、ラッチの第２の状態を与える少なくとも１つの立下りエッジ検出器とを備える。
【００１０】
比較器の特有の形態において、ロジック配列は、比較器の出力を与えるラッチと、第１および第２の比較信号の立上りエッジのそれぞれ応答して、それぞれの出力パルスを生成する第１および第２の立上りエッジ検出器と、立上りエッジ検出器のいずれかからの出力パルスに応答して、ラッチの第１の状態を設定するロジック機能と、第１および第２の比較信号の立下りエッジのそれぞれ応答して、それぞれの出力パルスを生成する第１および第２の立下りエッジ検出器と、立下りエッジ検出器のいずれかからの出力パルスに応答して、ラッチの第２の状態を設定するロジック機能とを含む。
【００１１】
ロジック配列は、さらに、第１および第２の比較信号の両方のハイレベルに応答して、ラッチの第１の状態を設定するロジック機能と、第１および第２の比較信号の両方のロウレベルに応答して、ラッチの第２の状態を設定するロジック機能を含む。
【００１２】
この発明は、添付の図面を参照して、例を用いた次の説明によってさらに理解されるであろう。
【図面の簡単な説明】
【００１３】
【図１】既知のＮＭＯＳ比較器セルの入力段を概略的に表わす。
【図２】既知のＰＭＯＳ比較器セルの入力段を概略的に表わす。
【図３】図１および図２の比較器セルの入力段のための共通モード入力電圧範囲を表わす図である。
【図４】この発明の実施形態に従う比較器を概略的に表わす。
【図５】図４の比較器の立下りエッジ検出器の１つの形態を概略的に表わす。
【図６】図１の比較器の立上りエッジ検出器の１つの形態を概略的に表わす。
【発明を実施するための形態】
【００１４】
詳細な説明
図面を参照して、図１は、ＮＭＯＳトランジスタ１０−１３と、ＰＭＯＳトランジスタ１４および１５とを有する既知のＮＭＯＳ比較器セルの入力段を表わす。トランジスタ１０および１１のソースは０Ｖ供給電圧レールと接続し、それらのゲートは、ともにおよびトランジスタ１０のドレインに接続され、このドレインには、結果的にトランジスタ１１によってミラーされるバイアス電流Ｉｂｎが供給される。トランジスタ１２および１３のゲートは非反転および反転入力ＩＮＰおよびＩＮＮにそれぞれ接続され、それらのソースはトランジスタ１１のドレインに接続され、それらのドレインがトランジスタ１４および１５のドレインにそれぞれ接続される。トランジスタ１４および１５は、差動的に接続されたトランジスタ１２および１３に対して、それぞれ負荷を形成し、それらのゲートがともにおよびトランジスタ１４のドレインに接続され、それらのソースが、正の供給電圧Ｖｄｄを有する供給電圧レールに接続される。比較器セルの入力段の出力は、トランジスタ
１３のドレインから取り出される。
【００１５】
そして、逆に図２は、ＰＭＯＳトランジスタ２０−２３と、ＮＭＯＳトランジスタ２４および２５とを有する既知のＰＭＯＳ比較器セルの入力段を表わす。トランジスタ２０および２１のソースはＶｄｄ供給電圧レールと接続し、それらのゲートは、ともにおよびトランジスタ２０のドレインに接続され、このドレインから、結果的にトランジスタ２１によってミラーされるバイアス電流Ｉｂｐが流れる。トランジスタ２２および２３のゲートは非反転および反転入力ＩＮＰおよびＩＮＮにそれぞれ接続され、それらのソースはトランジスタ２１のドレインに接続され、それらのドレインがトランジスタ２４および２５のドレインにそれぞれ接続される。トランジスタ２４および２５は、差動的に接続されたトランジスタ２２および２３に対して、それぞれ負荷を形成し、それらのゲートがともにおよびトランジスタ２４のドレインに接続され、それらのソースが、電圧０Ｖでゼロ電圧レールに接続される。比較器セルの入力段の出力は、トランジスタ２３のドレインから取り出される。
【００１６】
図３は、それぞれ図１および図２の入力段を有する比較器セルの重なり合う共通モード入力電圧範囲３０および３１を表わす。図３に示すように、ＮＭＯＳ比較器セルのための図１の入力段に対する、共通モード入力電圧範囲３０は、０Ｖを越える正の電圧Ｖｎから、おおよそ正の供給電圧Ｖｄｄまでである。ＰＭＯＳ比較器セルのための図２の入力段に対する、共通モード入力電圧範囲３１は、約０Ｖから、供給電圧Ｖｄｄよりも小さい正の電圧Ｖｐまでである。たとえば、３．０または３．３ＶのオーダのＶｄｄで、Ｖｎは約１．０Ｖであり、Ｖｐは、おおよそ（Ｖｄｄ−１．０Ｖ）である。
【００１７】
ＶｎとＶｐの値は、製造プロセス、供給電圧、温度変化と、比較器セルの具体的に要求される応答速度によって変化する。たとえば、図１の入力段は、Ｖｎよりも小さないくつかの共通モード入力電圧に対して出力信号を生成するが、この場合では、望ましくない遅い応答を供給する。
【００１８】
図４は、この発明の実施形態に従うＣＭＯＳ比較器を概略的に表わし、ＣＭＯＳ比較器は、ＮＭＯＳ比較器セル４０と、ＰＭＯＳ比較器セル４１と、比較器セル４０および４１の出力に接続され、比較器出力信号を出力ラインＯＵＴに供給するロジック配列を有する。本発明のこの実施形態におけるロジック配列は、２つの立上りエッジ検出器４２と、２つの立下りエッジ検出器４３と、２つのＮＯＲゲート４４および４５と、セットーリセットラッチ、または比較器出力信号をそのＱ出力に生成するフリップフロップ（ＦＦ）４８を備える。図４の比較器もまた、下記に示すように、２入力ＡＮＤゲート４６と、２入力ＮＯＲゲート４７を備え、これらは、必ずしも、備える必要はなく、省略することができる。ゲート４６および４７と、それらの結合は、これらがオプショナルであることを示すために、図４において破線で示される。
【００１９】
ＮＭＯＳ比較器セル４０は、図４の比較器の非反転（＋）入力ＩＮ＋に接続される非反転（＋）入力と、図４の比較器の反転（−）入力ＩＮ−に接続される反転（−）入力とを備える。このＮＭＯＳ比較器セル４０は、たとえば、図１を参照して上記で説明した入力段、比較器セル４０の非反転および反転入力をそれぞれ構成する入力ＩＮＰおよびＩＮＮを備える。
【００２０】
同様に、ＰＭＯＳ比較器セル４１は、図４の比較器の非反転（＋）入力ＩＮ＋に接続される非反転（＋）入力と、図４の比較器の反転（−）入力ＩＮ−に接続される反転（−）入力とを備える。このＰＭＯＳ比較器セル４１は、たとえば、図２を参照して上記で説明した入力段、比較器セル４１の非反転および反転入力をそれぞれ構成する入力ＩＮＰおよびＩＮＮを備える。
【００２１】
その結果、図４の比較器の比較器セル４０および４１は、図３を参照して上記で説明した二重入力段を構成し、共通モード入力電圧範囲は、おおよそレールトウレール（rail to rail）で、すなわち、約０Ｖから約Ｖｄｄまで広がる。
【００２２】
比較器セル４０の出力は、複数の立上りエッジ検出器４２のうちの１つが有する入力に接続され、複数の立下りエッジ検出器４３のうちの１つが有する入力に接続され、および、もし存在する場合にはＡＮＤゲート４６およびＮＯＲゲート４７の各々が有する１つの入力に接続される。同様に、比較器セル４１の出力は、複数の立上りエッジ検出器４２のうちのもう１つが有する入力に接続され、複数の立下りエッジ検出器４３のうちのもう１つが有する入力に接続され、および、もし存在する場合にはゲート４６およびゲート４７の各々が有するもう１つの入力に接続される。
【００２３】
２つの立上りエッジ検出器４２の出力、およびもし存在する場合のＡＮＤゲート４６の出力は、ＮＯＲゲート４４のそれぞれの入力に接続され、その出力は、ラッチ４８のアクティブ−ローセット入力Ｓに接続される。２つの立下りエッジ検出器４３の出力、およびもし存在する場合のＮＯＲゲート４７の出力は、ＮＯＲゲート４５のそれぞれの入力に接続され、その出力は、ラッチ４８のアクティブ−ローリセット入力Ｒに接続される。
【００２４】
複数の立下りエッジ検出器４３の各々は、図４の各ブロック４３内で概略的に示されているように、その入力に供給される立下りエッジに応答して、短い正に移行する出力パルスを生成する働きを有する。この目的を達成するために、立下りエッジ検出器４３の各々は、任意の好ましい形態、図５に一例が示されている形態を有する。
【００２５】
図５を参照して、各立下りエッジ検出器４３は、たとえば、連続して接続された３つのインバータ５０、５１、５２を備えることができる。第３のインバータ５２の出力は、２入力ＮＯＲゲート５３の１つの入力に接続される。ＮＯＲゲート５３の出力は、立下りエッジ検出器の出力を構成する。第１のインバータ５０の入力は、立下りエッジ検出器の入力を構成し、ＮＯＲゲート５３のもう１つの入力に接続される。キャパシタンス５４は、第１のインバータ５０の出力と第２のインバータ５１の入力の間の接合部からグランド、すなわち０Ｖに接続される。第２のインバータ５１の出力は、第３のインバータ５２の入力に接続される。キャパシタンス５４は、さらに以下で説明するように、ソースとドレインがグランドに接続されたトランジスタのゲート静電容量を有する。
【００２６】
図５の立下りエッジ検出器の入力でのデジタル信号の立下りエッジによって、キャパシタンス５４が、インバータ５０の制限された駆動電流によってＶｄｄに帯電され、それによって、この駆動電流とキャパシタンス５４の大きさに応じた短い遅延の後、インバータ５２の出力で立上りエッジが生成されているときに、インバータ５０の出力でより遅い立上り信号がもたらされる。その結果、ＮＯＲゲート５３は、その出力に、この遅延期間と同一の持続時間を有する正に移行するパルス（出力〜Ｖｄｄ）を生成する。
【００２７】
それとは逆に、複数の立上りエッジ検出器４２の各々は、図４の各ブロック４２内で概略的に示されているように、その入力に供給される立上りエッジに応答して、短い正に移行する出力パルスを生成する働きを有する。この目的を達成するために、立上りエッジ検出器４２の各々は、任意の好ましい形態、図６に一例が示されている形態を有する。
【００２８】
図６を参照して、各立上りエッジ検出器４２は、たとえば、連続して接続された３つのインバータ６０、６１、６２を備えることができる。第３のインバータ６２の出力は、２入力ＡＮＤゲート６３の１つの入力に接続される。ＡＮＤゲート６３の出力は、立上りエッジ検出器の出力を構成する。第１のインバータ６０の入力は、立上りエッジ検出器の入
力を構成し、ＡＮＤゲート６０のもう１つの入力に接続される。第１のインバータ６０の出力と第２のインバータ６１の入力の間の接合部からグランド、すなわち０Ｖへのキャパシタンスは、この接合部に接続されるゲートと、グランドに接続されるソースおよびドレインを有するトランジスタ６４によって構成される。第２のインバータ６１の出力は、第３のインバータ６２の入力に接続される。
【００２９】
図６の立上りエッジ検出器の入力でのデジタル信号の立上りエッジによって、トランジスタ６４に設けられるキャパシタンスが、インバータ６０の制限された出力シンク電流によって０Ｖに放電され、それによって、このシンク電流とキャパシタンスの大きさに応じた短い遅延の後、インバータ６２の出力で立下りエッジが生成されているときに、インバータ６０の出力でより遅い立下り信号がもたらされる。その結果、ＡＮＤゲート６３は、その出力に、この遅延期間と同一の持続時間を有する正に移行するパルス（出力〜Ｖｄｄ）を生成する。
【００３０】
必要に応じて、トランジスタ６４は、任意の他の形態のキャパシタンスに置き換えることができ、あるいは、図５の立下りエッジ検出器におけるキャパシタンス５４は、図６の立上りエッジ検出器におけるトランジスタ６４と同様の方法で接続されたトランジスタによって構成されるようにすることができる。
【００３１】
図４を再び参照して、たとえば、入力ＩＮ＋およびＩＮ−での変化によって、入力ＩＮ＋での電圧が、入力ＩＮ−での電圧を交差してより高くなると、比較器セル４０および４１の一方または両方の出力で正のエッジまたは遷移が発生する。各々の個々の比較器セルが出力でそのような遷移を生成してもしなくても、比較器セルの応答速度、およびそれゆえに、そのような遷移を生成する際の遅延は、とりわけ、図３に示されているような範囲３０および３１に相対的な共通モード入力電圧に依存する。
【００３２】
いずれにしても、比較器セル４０および４１の少なくとも１つは、その出力において、立上りエッジを生成し、それによって、複数の立上りエッジ検出器４２の少なくとも１つの出力でパルスが生成される。そのような１つのパルスに応答して、あるいはそのような複数のパルスのうちの最も早いものに応答して、ＮＯＲゲート４４は、ラッチ４８をアクティブ−ローセット入力Ｓを介して設定するロー出力信号を生成し、それによって、ラッチ４８のＱ出力において、それゆえ、図４の比較器の出力においてハイレベルを生成する。
【００３３】
それとは逆に、入力電圧が変化して、入力ＩＮ＋での電圧が入力ＩＮ−での電圧を交差してより小さくなると、比較器セル４０および４１の一方または両方は、入力電圧に応じて、それそれの立下りエッジ検出器４３によって検出される立下りエッジを生成し、ラッチ４８をリセットして、その出力でローレベルを生成するゲート４５のロー出力を生成する。
【００３４】
ＮＭＯＳ比較器セル４０とＰＭＯＳ比較器セル４１の両方を提供することによって、図４の比較器が幅広い、略レールトウレール（rail to rail）の共通モード入力電圧範囲を有するようにでき、上記のように立上りおよび立下りエッジ検出器４２および４３と、関連するロジック配列を提供することによって、図４の比較器は、最適な応答速度を生成する。比較器セル４０および４１の両方が、入力条件の変化に応答して、出力遷移を生成する場合には、図４の比較器の出力は、２つの比較器セル４０および４１のいずれが最初に応答するかに応じて、変化し、それによって、比較器の応答速度を最大化する。
【００３５】
ゲート４６および４７がない場合には、上記のように、図４の比較器は、エッジに敏感であり、初期スタートアップ条件に応じて、全く変化しない入力信号に応答して正しく動
作しないかもしれない。図４に示されるように、ゲート４６および４７がある場合には、比較器は、少なくとも図３に示される入力電圧の範囲のほとんどで、レベルに敏感である。したがって、たとえば、比較器セル４０および４１の両方のハイ出力は、ゲート４６のハイ出力を生成し、それによって、図４の比較器のハイ出力を生成するようにラッチ４８を設定する。それとは逆に、比較器セル４０および４１の両方のロー出力は、ゲート４７のハイ出力を生成し、それによって、図４の比較器のロー出力を生成するようにラッチ４８を設定する。
【００３６】
図４のロジック配列は、ＮＭＯＳおよびＰＭＯＳ比較器セル４０および４１とともに、ＣＭＯＳ設計のための典型的なライブラリの標準的な部品である、インバータ、ゲート、およびセット−リセットラッチのような単純な素子を使うので、専用のレールトウレール（rail to rail）比較器の相対的に複雑な設計および実装、相対的に大きなダイ面積に比較して、図４の比較器全体は、非常に単純で使いやすい方法で、相対的に小さなダイ面積を用いて設計し、かつ実装することができる。
【００３７】
ロジック配列の特定の形態は上述したが、ロジック配列は、入力電圧の変化、すなわち各々のケースにおいて比較器４０および４１のうちの１つの出力において最も早い遷移に応答するために他の望ましい形態をとることとしてもよい。たとえば、その代わりに、ラッチ４８は、比較器セル４０および４１の出力において信号を差分化することによって生成される信号に応答してセットおよびリセットして、それぞれの遷移に応答し、かつ差分化された信号を適切に合成する。さらに、エッジ検出器およびロジックゲートの機能を合成して、再配置することができる。たとえば、任意のエッジ検出に先立って、比較器セル４０および４１の出力を合成して、立上りエッジ用と立下りエッジ用の２つのエッジ検出器のみが必要とされるようにできる。
【００３８】
ＣＭＯＳ比較器は、上記説明されているが、本発明は、この観点に限定されず、本発明の他の実施形態は他の技術を利用する。たとえば、比較器セルは、ＮＭＯＳおよびＰＭＯＳトランジスタの代わりに、それぞれＮＰＮおよびＰＮＰのバイポーラトランジスタを用いる差動入力段を含むことができる。
【００３９】
さらに、上記のように、比較器は、略レールトウレール（rail to rail）共通モード入力電圧範囲を提供するが、これは、必ずしもその場合である必要はなく、本発明の実施形態は、比較器の入力電圧範囲を単一のＮＭＯＳまたはＰＭＯＳ比較器セルの入力電圧範囲を超えて広げること、または、任意の与えられた入力電圧で比較器の応答速度を単一のＮＭＯＳまたはＰＭＯＳ比較器セルの応答速度と比較して高めることが望ましいようなところに用いられてもよい。
【００４０】
たとえば、電力制御ＩＣにおいて、切替え時刻を決定するために、電圧を直線ランプと比較することが望ましいであろう。そのようなＩＣを、供給電圧（Ｖｄｄ）を３．０または３．３Ｖに限定するＣＭＯＳプロセスを用いて実装するようにしてもよい。分解能およびダイナミックレンジを最大化するために、この場合、直線ランプは、レールトウレール（rail to rail）（０ＶからＶｄｄ）ではない０．５Ｖから２．５Ｖの範囲を有し、図３に示される個々の範囲３０および３１を超えて広がるようにしてもよい。単一のＮＭＯＳまたはＰＭＯＳ比較器セルは、あらゆるプロセス、電圧、温度変動に対して十分な比較器の速度でこの入力電圧範囲を提供するのに十分ではないが、図４のような比較器では可能である。
【００４１】
このように、本発明の具体的な実施形態は、例を用いて上記で説明したが、特許請求の範囲に記載された本発明の範囲から逸脱せずに、多数の修正、変形および適応化を図ることができる。
【図１】
2010517336.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2010517336.tif 000009
2010517336.tif 000010
2010517336.tif 000011