(57)【要約】  プログラム妨害は、選択されたワードラインのソース側のソース側チャネルが、選択されたワードラインのドレイン側のドレイン側チャネルより先にブーストされるように、アレイ内の未選択のＮＡＮＤストリングをブーストすることによって、不揮発性記憶装置内で低減される。１つの方法では、選択されたワードラインが低位のワードラインまたは中間ワードラインであるときには、第１のブーストモードが使用される。第１のブーストモードでは、ソース側チャネル及びドレイン側チャネルのブーストは同時に開始される。選択されたワードラインがさらに高位のワードラインであるときには、第２のブーストモードが使用される。第２のブーストモードでは、ソース側チャネルのブーストが、ドレイン側チャネルのブーストよりも先に実行される。何れのブーストモードも、ソース側チャネルとドレイン側チャネルを互いに分離する傾向がある分離電圧を含む。
2010512610.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶素子のセットが基板に少なくとも部分的に形成されており、不揮発性記憶素子のセットがワードラインのセットに接続されており、不揮発性記憶素子のセットがワードラインのセットのうちの選択されたワードラインと接続されている少なくとも１つの不揮発性記憶素子を含んでおり、第１領域が選択されたワードラインのソース側に存在する不揮発性記憶装置を制御する方法であって、
基板の第１領域をブーストするステップと、
選択されたワードラインのドレイン側に存在する基板の第２領域をブーストするステップ、
を有しており、
第１領域をブーストするステップが第２領域をブーストするステップより先に実行される、
ことを特徴とする方法。
【請求項２】
第１領域をブーストするステップ及び第２領域をブーストするステップ中に、選択されたワードラインのソース側のワードラインのセットのうちの少なくとも１つのワードラインに分離電圧を印加するステップをさらに有することを特徴とする請求項１に記載の方法。
【請求項３】
第１領域をブーストするステップが、選択されたワードラインのソース側のワードラインのセットのうちの少なくとも１つのワードラインに通過電圧を印加するステップを有しており、
第２領域をブーストするステップが、選択されたワードラインのドレイン側のワードラインのセットのうちの少なくとも１つのワードラインに通過電圧を印加するステップを有する、
ことを特徴とする請求項１に記載の方法。
【請求項４】
不揮発性記憶素子のセットが、ソース側選択ゲートとドレイン側選択ゲートの間に伸びる少なくとも１つのＮＡＮＤストリング内に形成されていることを特徴とする請求項１に記載の方法。
【請求項５】
第１領域をブーストするステップ及び第２領域をブーストするステップ中に、ソース側選択ゲート及びドレイン側選択ゲートを閉じた状態に維持するステップをさらに有することを特徴とする請求項４に記載の方法。
【請求項６】
第１領域をブーストするステップ及び第２領域をブーストするステップを含む期間の少なくとも一部の期間中に、選択されたワードラインを介して少なくとも１つの不揮発性揮発素子にプログラム電圧を印加するステップをさらに有することを特徴とする請求項１に記載の方法。
【請求項７】
基板の第２領域をブーストするステップが、選択されたワードラインへのプログラミング電圧の印加中に継続されることを特徴とする請求項６に記載の方法。
【請求項８】
第１領域をブーストするステップ及び第２領域をブーストするステップ中に、ソース側のワードラインのセットのうちの少なくとも１つのワードラインに分離電圧を印加するステップをさらに有することを特徴とする請求項１に記載の方法。
【請求項９】
第１領域をブーストするステップ及び第２領域をブーストするステップが、選択されたワードラインを介して少なくとも１つの不揮発性記憶素子をプログラミングするのに関連して実行され、選択されたワードラインが不揮発性記憶素子のセットのドレイン側に隣接するワードラインのセットのうちのワードラインの所定のグループの中にあり、
その後選択されたワードラインのソース側領域及びドレイン側領域のブーストを、その後選択されたワードラインを介して少なくとも１つの追加の不揮発性記憶素子をプログラミングするのに関連して同時に開始するステップをさらに有しており、
その後選択されたワードラインがワードラインの所定のグループの中にない、
ことを特徴とする請求項１に記載の方法。
【請求項１０】
ワードラインの所定のグループが、ワードラインのセットのワードラインの約２５％を含むことを特徴とする請求項１に記載の方法。
【請求項１１】
基板に少なくとも部分的に形成されている不揮発性記憶素子のセットと、
不揮発性記憶素子のセットと接続されており、不揮発性記憶素子のセットのうちの少なくとも１つの不揮発性記憶素子と接続されている選択されたワードラインを含むワードラインのセットと、
不揮発性記憶素子のセットと通信する１つまたは複数の制御回路を有しており、
１つまたは複数の制御回路が、選択されたワードラインのソース側に存在する基板の第１領域をブーストし、選択されたワードラインのドレイン側に存在する基板の第２領域をブーストし、第１領域のブーストを第２領域のブーストより先に開始する
ことを特徴とする不揮発性記憶システム。
【請求項１２】
１つまたは複数の制御回路が、第１領域及び第２領域のブースト中に、選択されたワードラインのソース側のワードラインのセットのうちの少なくとも１つのワードラインに分離電圧を印加することを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１３】
１つまたは複数の制御回路が、選択されたワードラインのソース側のワードラインのセットのうちの少なくとも１つのワードラインに通過電圧を印加することによって第１領域をブーストし、１つまたは複数の制御回路が、選択されたワードラインのドレイン側のワードラインのセットのうちの少なくとも１つのワードラインに通過電圧を印加することによって第２領域をブーストすることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１４】
不揮発性記憶素子のセットが、ソース側選択ゲートとドレイン側選択ゲートの間に伸びる少なくとも１つのＮＡＮＤストリング内に形成されていることを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１５】
１つまたは複数の制御回路が、第１領域及び第２領域のブースト中に、ソース側選択ゲート及びドレイン側選択ゲートを閉じた状態に維持することを特徴とする請求項１４に記載の不揮発性記憶システム。
【請求項１６】
１つまたは複数の制御回路が、第１領域及び第２領域のブーストを含む期間の少なくとも一部の期間中に、選択されたワードラインを介して少なくとも１つの不揮発性記憶素子にプログラム電圧を印加することを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項１７】
基板の第２領域のブーストが、選択されたワードラインへのプログラミング電圧の印加中に継続されることを特徴とする請求項１６に記載の不揮発性記憶システム。
【請求項１８】
１つまたは複数の制御回路が、第１領域及び第２領域のブースト中に、ソース側のワードラインのセットのうちの少なくとも１つのワードラインに分離電圧を印加することを特徴とする請求項１１に記載の不揮発性記憶素子。
【請求項１９】
第１領域及び第２領域のブーストが、選択されたワードラインを介して少なくとも１つの不揮発性記憶素子をプログラミングするのに関連して実行され、選択されたワードラインが不揮発性記憶素子のセットのドレイン側に隣接するワードラインのセットのうちのワードラインの所定のグループの中にあり、
１つまたは複数の制御回路が、その後選択されたワードラインのソース側領域及びドレイン側領域のブーストを、その後選択されたワードラインを介して少なくとも１つの追加不揮発性記憶素子をプログラミングするのに関連して同時に開始し、
その後選択されたワードラインがワードラインの所定のグループの中にない、
ことを特徴とする請求項１１に記載の不揮発性記憶システム。
【請求項２０】
ワードラインの所定のグループが、ワードラインのセットのワードラインの約２５％を含むことを特徴とする請求項１９に記載の不揮発性記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子装置に使用されることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ及び他の装置の中に使用されている。電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）と、フラッシュメモリは、最も普及している不揮発性半導体メモリの１つである。ＥＥＰＲＯＭの一種であるフラッシュメモリを用いると、メモリアレイ全体のコンテンツ、あるいはメモリの一部のコンテンツは、従来のフル機能のＥＥＰＲＯＭと対照的に１つのステップで消去できる。
【０００３】
従来のＥＥＰＲＯＭとフラッシュメモリの両方とも、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されたフローティングゲートを利用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲート上に配置されており、そのフローティングゲートから絶縁されている。このように形成されたトランジスタの閾値電圧（ＶＴＨ）は、フローティングゲート上に保持される電荷量によって制御される。つまり、そのソースとドレインの間の導通を可能にするためにトランジスタをオンにする前に制御ゲートに印加しなければならない電圧の最小量は、そのフローティングゲート上の電荷レベルにより制御される。
【０００４】
いくつかのＥＥＰＲＯＭ及びフラッシュメモリ素子は２つの範囲の電荷を記憶するために使用されるフローティングゲートを有するため、記憶素子は２つの状態、例えば消去状態とプログラム状態の間でプログラミング／消去できる。各記憶素子が１ビットのデータを記憶できるため、このようなフラッシュメモリ素子はバイナリフラッシュメモリ素子と呼ばれることもある。
【０００５】
マルチ状態（マルチレベルとも呼ばれる）フラッシュメモリ素子は、複数の別個の許可／有効プログラム閾値電圧範囲を識別することによって実現される。各閾値電圧範囲は、メモリ素子内で符号化されるデータビットのセットの所定値に相当する。例えば、素子が４つの閾値電圧範囲に相当する４つの孤立した電荷バンドの１つに格納できるときに、各記憶素子は２ビットのデータを記憶できる。
【０００６】
通常、プログラム動作中に制御ゲートに印加されるプログラム電圧ＶＰＧＭは、経時的に増大する一連のパルスとして印加される。１つの考えられる手法では、パルスの大きさは、各連続パルスとともに例えば０．２から０．４Ｖ等の所定のステップサイズずつ増加される。ＶＰＧＭはフラッシュメモリ素子の制御ゲートに印加できる。プログラムパルス間の期間では、検証動作が実行される。すなわち、平行してプログラミングされている素子のグループの各素子のプログラミングレベルが、連続するプログラミングパルス間で読み取られ、素子がプログラミングされる検証レベル以上であるか否かが判断される。マルチ状態フラッシュメモリ素子のアレイの場合、検証ステップが素子の各状態について実行され、素子がそのデータに関する検証レベルに到達したか否かが判断される場合もある。例えば、４つの状態でデータを記憶できるマルチ状態記憶素子は、３つの比較点について検証動作を実行する必要がある。
【０００７】
さらに、ＥＥＰＲＯＭ又はＮＡＮＤストリングのＮＡＮＤフラッシュメモリ素子等のフラッシュメモリ素子をプログラミングするときには、通常、ＶＰＧＭが制御ゲートに印加され、ビットラインが接地され、セル又は例えば記憶素子等のメモリ素子のチャネルからの電子をフローティングゲートの中に注入させる。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子の閾値電圧が上昇して、記憶素子がプログラム状態にあると見なされるようになる。このようなプログラミングについての詳細は、米国特許第６，８５９，３９７号「Source Side Self Boosting Technique For Non-Volatile Memory」及び２００５年２月３日に公開された米国特許公報第２００５／００２４３９号「Detecting Over Programmed Memory」に記載され、両出願はその全体を参照することにより本明細書に組み込まれる。
【０００８】
しかしながら、プログラム妨害が、他のＮＡＮＤストリングのプログラミング中に禁止されているＮＡＮＤストリングで、及び、時にはプログラムされているＮＡＮＤストリング自体で発生する場合がある。未選択の不揮発性記憶素子の閾値電圧が他の不揮発性記憶素子のプログラミングのためにシフトすると、プログラム妨害が発生する。プログラム妨害は、まだプログラムされていない消去された記憶素子だけではなく、既にプログラミムされた記憶素子でも発生し得る。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、不揮発性記憶装置内のプログラム妨害を削減する方法を提供することにより前記問題及び他の問題に対処する。
【課題を解決するための手段】
【００１０】
一実施形態においては、不揮発性記憶装置を操作する方法は、基板の第１の領域をブーストすることを含む。不揮発性記憶素子のセットは、少なくとも部分的に基板上に形成される。不揮発性記憶素子のセットはワードラインのセットと関連付けられ、ワードラインのセットの内の選択されたワードラインと関連付けられる少なくとも１個の不揮発性揮発素子を含む。第１の領域は選択されたワードラインのソース側上にある。方法は、第１の領域のブーストが第２領域のブーストに比べて早期に発生する、選択されたワードラインのドレイン側の基板の第２領域をブーストすることをさらに含む。この方法は、例えば、隔離ワードラインが第１の領域と第２領域を互いから隔離する傾向があるブーストモードで使用できる。
【００１１】
第１の領域のブーストは、選択されたワードラインのソース側の少なくとも１つのワードラインに通過電圧を印加することを含み、第２領域のブーストは、選択されたワードラインのドレイン側の少なくとも１つの他のワードラインに通過電圧を印加することを含む。
【００１２】
不揮発性記憶素子のセットは、ソース側選択ゲートとドレイン側選択ゲートの間で伸張する少なくとも１つのＮＡＮＤストリング内に設けることができ、その場合方法は、第１の領域と第２領域のブーストの間、ソース側選択ゲート及びドレイン側選択ゲートを閉じたままで維持することをさらに含む。
【００１３】
さらに、プログラム電圧は、第１の領域と第２領域のブーストの間、選択されたワードラインを介して少なくとも１つの不揮発性記憶素子に印加できる。１つの方法では、プログラム電圧は、最初に第１のレベルに、その後さらに高い第２のレベルで印加される。
【００１４】
別の実施形態では、不揮発性記憶装置を操作する方法は、不揮発性記憶素子のセット内の不揮発性記憶素子の第１のグループ及び第２のグループに通過電圧を印加することを含む。第１のグループはプログラミングされた不揮発性記憶素子を含み、第２のグループはプログラミングされていない不揮発性記憶素子を含み、通過電圧は、第２のグループに印加される前に第１のグループに印加される。方法は、通過電圧の印加を含む期間の少なくとも一部の間に、第１のグループまたは第２のグループにない不揮発性記憶素子のセットの少なくとも１つの不揮発性記憶素子にプログラミング電圧を印加することをさらに含む。不揮発性記憶素子のセットは、ソース側選択ゲートとドレイン側選択ゲートの間で伸張する少なくとも１つのＮＡＮＤストリングに設けることができ、その場合、第１のグループはソース側選択ゲートに隣接することができ、第２のグループはドレイン側選択ゲートに隣接し得る。
【００１５】
別の実施形態では、不揮発性記憶装置を操作する方法は、少なくとも一部は、不揮発性記憶素子のセットがワードラインのセットと関連付けられる基板上に形成される不揮発性記憶素子のセットをプログラミングすることを含み、プログラミングはワードラインのセットの選択されたワードラインでプログラミング電圧を印加することを含む。方法は、プログラミング電圧を印加する前に、選択されたワードラインのソース側の基板の第１の領域のブーストを開始することと、選択されたワードラインのドレイン側の基板の第２領域のブーストを開始することとをさらに含む。第２領域のブーストを開始することに比較した第１の領域のブーストを開始することのタイミングは、ワードラインのセットの選択されたワードラインの位置に基づいている。
【００１６】
例えば、第１の領域のブーストを開始することは、選択されたワードラインの位置が、不揮発性記憶素子のセットのドレイン側に隣接するワードラインのセットのワードラインのグループの間にあるときに、第２領域のブーストを開始することに比べて早期に発生することがある。さらに、第１の領域のブーストを開始することは、選択されたワードラインの位置がワードラインのグループ内にないときに第２領域のブーストを開始することと同時に発生し得る。ワードラインのグループは、ワードラインのセット内の全てより少ないワードラインから構成される。
【図面の簡単な説明】
【００１７】
【図１】ＮＡＮＤストリングの平面図。
【図２】図１のＮＡＮＤストリングの等価回路図。
【図３】ＮＡＮＤフラッシュ記憶素子のアレイのブロック図。
【図４】プログラミングされた領域と消去された領域を示す未選択ＮＡＮＤストリングの断面図。
【図５】複数のワードラインを介して実現される消去領域セルフブーストモード。
【図６】複数のワードラインを介して実現される第１の修正消去領域セルフブーストモード。
【図７ａ】複数のワードラインを介して実現される第２の修正消去領域セルフブーストモード。
【図７ｂ】複数のワードラインを介して実現される第３の修正消去領域セルフブーストモード。
【図８】選択されたワードライン位置の関数としてのソース側ブーストの開始とドレイン側ブーストの開始との間の遅延時間。
【図９】ソース側ブーストがドレイン側ブーストより先に開始されるときのワードライン電圧を示すタイムライン。
【図１０】選択されたワードライン位置に基づいてプログラミング中にブーストモードを切り替えるプロセス。
【図１１】ＮＡＮＤフラッシュ記憶素子のアレイのブロック図。
【図１２】単一行／列復号部及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図。
【図１３】二重行／列復号部及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図。
【図１４】検出ブロックの一実施形態を示すブロック図。
【図１５】全ビットラインメモリアーキテクチャ、あるいは、奇数−偶数メモリアーキテクチャにおけるメモリアレイのブロックの構成の例。
【図１６】閾値電圧分布のセットの例。
【図１７】閾値電圧分布のセットの例。
【図１８ａ】種々の閾値電圧分布と、不揮発性メモリをプログラミングするプロセスを示す図。
【図１８ｂ】種々の閾値電圧分布と、不揮発性メモリをプログラミングするプロセスを示す図。
【図１８ｃ】種々の閾値電圧分布と、不揮発性メモリをプログラミングするプロセスを示す図。
【図１９】不揮発性記憶メモリをプログラミングするプロセスの一実施形態を示すフローチャート。
【図２０】プログラミング中の不揮発性記憶素子の制御ゲートに印加されるパルス列の例。
【発明を実施するための最良の形態】
【００１８】
本発明は、不揮発性記憶装置におけるプログラム妨害を低減する方法を提供する。
【００１９】
本発明の実施に適したメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を用いる。そのＮＡＮＤフラッシュメモリ構造は２つの選択ゲートの間に直列に接続された複数のトランジスタを含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に挟まれているとともに直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットライン１２６のＮＡＮＤストリングの接続をゲート制御する。選択ゲート１２２は、ソースライン１２８へのＮＡＮＤストリングの接続をゲート制御する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することで制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することで制御される。トランジスタ１００、１０２、１０４、及び１０６のそれぞれは制御ゲートとフローティングゲートを有している。トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを有している。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを有している。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを有している。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを有している。制御ゲート１００ＣＧは、ワードラインＷＬ３に接続されており（またはワードラインＷＬ３であり）、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。一実施形態では、トランジスタ１００、１０２、１０４及び１０６はそれぞれ記憶素子であり、メモリセルとも呼ばれる。他の実施形態では、記憶素子は複数のトランジスタを有してよい、あるいは図１または図２に示されているものと異なってよい。選択ゲート１２０は選択ラインＳＧＤに接続されている。選択ゲート１２２は選択ラインＳＧＳに接続されている。
【００２０】
図３は、３つのＮＡＮＤストリングを描く回路図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、いくつかのＮＡＮＤストリングを含む。例えば、３つのＮＡＮＤストリング、３２０、３４０及び３６０が、さらに多くのＮＡＮＤストリングを有するメモリアレイ内に示される。各ＮＡＮＤストリングが、２つの選択ゲートと４つの記憶素子を有している。簡単にするために４つの記憶素子が描かれているが、最近のＮＡＮＤストリングは、例えば最高３２個又は６４個の記憶素子を有する場合がある。
【００２１】
例えば、ＮＡＮＤストリング３２０は選択ゲート３２２と３２７、及び、記憶素子３２３〜３２６を有し、ＮＡＮＤストリング３４０は選択ゲート３４２と３４７、及び、記憶素子３４３〜３４６を有し、ＮＡＮＤストリング３６０は選択ゲート３６２と３６７、及び、記憶素子３６３〜３６６を有する。各ＮＡＮＤストリングは、その選択ゲート（例えば、選択ゲート３２７、３４７、又は３６７）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートを制御するために使用される。種々のＮＡＮＤストリング３２０、３４０、及び３６０は、選択ゲート３２２、３４２、３６２等の選択トランジスタによって各ビットライン３２１、３４１、及び、３６１に接続されている。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは必ずしもＮＡＮＤストリング間で共通とされている必要はない。すなわち、異なるＮＡＮＤストリングには異なる選択ラインを接続できる。ワードラインＷＬ３は、記憶素子３２３、３４３、及び、３６３のための制御ゲートに接続されている。ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４のための制御ゲートに接続されている。ワードラインＷＬ１は、記憶素子３２５、３４５、及び、３６５のための制御ゲートに接続されている。ワードラインＷＬ０は、記憶素子３２６、３４６、及び、３６６のための制御ゲートに接続されている。つまり、各ビットラインと各ＮＡＮＤストリングは記憶素子のアレイ又はセットの列を含む。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１及びＷＬ０）は、アレイ又はセットの行を含む。各ワードラインは、行において各記憶素子の制御ゲートを接続している。また、制御ゲートはワードライン自体によって提供されてよい。例えば、ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４に制御ゲートを提供する。実際には、１つのワードラインに数千の記憶素子がある場合がある。
【００２２】
各記憶素子はデータを記憶できる。例えば、１ビットのデジタルデータを記憶するときは、記憶素子の考えられる閾値電圧（ＶＴＨ）の範囲は、ローカルデータ「１」と「０」を割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、前記ＶＴＨは、記憶素子が消去された後に負となり、論理「１」として定義される。プログラム動作後の前記ＶＴＨは正であり、論理「０」として定義される。ＶＴＨが負であり、読み出しが試行されると、記憶素子がオンして論理「１」が記憶されていることが示される。前記ＶＴＨが正であり、読み出し動作が試行されると、記憶素子はオンにならず、論理「０」が記憶されていることが示される。また、記憶素子は、例えば複数ビットのデジタルデータ等の複数のレベルの情報も記憶できる。このケースでは、ＶＴＨ値の範囲はデータレベルの数に分割される。例えば、４つのレベルの情報が記憶されている場合には、データ値「１１」、「１０」、「０１」、及び、「００」に割り当てられる４つのＶＴＨ範囲がある。ＮＡＮＤタイプのメモリの一例では、消去動作後の前記ＶＴＨは負となり、「１１」として定義される。正のＶＴＨ値は「１０」、「０１」及び「００」の状態のために使用される。記憶素子の中にプログラミングされるデータと、素子の閾値電圧範囲との特定な関係は、記憶素子のために採用されるデータ符号化方式に依存する。例えば、両出願の全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許出願公報第２００４／０２５５０９０号が、マルチ状態フラッシュ記憶素子のための多様なデータ符号化方式を説明している。
【００２３】
ＮＡＮＤタイプのフラッシュメモリ及びその動作の関連性のある例は、それぞれが参照することにより本明細書に組み込まれる米国特許番号第５，３８６，４２２号、第５，５２２，５８０号、第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第６，４５６，５２８号、及び第６，５２２，５８０号に示されている。
【００２４】
フラッシュ記憶素子をプログラミングするときには、プログラム電圧が記憶素子の制御ゲートに印加されるとともに、記憶素子に接続されているビットラインが接地される。チャネルからの電子はフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶＴＨが上昇する。プログラム中の記憶素子の制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適切なワードライン上に印加される。上述したように、各ＮＡＮＤストリング中の１つの記憶素子が同じワードラインを共有している。例えば、図３の記憶素子３２４をプログラミングするときには、プログラム電圧は記憶素子３４４と３６４の制御ゲートにも印加される。
【００２５】
しかしながら、他のＮＡＮＤストリングのプログラミング中に、禁止されているＮＡＮＤストリングにおいてプログラム妨害が発生することがあり、場合によってはプログラミング中のＮＡＮＤストリング自体で発生することがある。未選択の不揮発性記憶素子の閾値電圧が他の不揮発性記憶素子のプログラミングのためにシフトされると、プログラム妨害が発生する。プログラム妨害は、まだプログラミングされていない消去状態の記憶素子だけではなく、既にプログラミングされた記憶素子でも発生し得る。種々のプログラム妨害メカニズムが、ＮＡＮＤフラッシュメモリ等の不揮発性記憶デバイスに利用可能な動作ウィンドウを制限する場合がある。
【００２６】
例えば、ＮＡＮＤストリング３２０が禁止されており（例えば、ＮＡＮＤストリングが、現在プログラミング中の記憶素子を含まない未選択ＮＡＮＤストリングであり）、ＮＡＮＤストリング３４０が現在プログラミング中である（例えば、ＮＡＮＤストリングが、現在プログラミング中の記憶素子を含む選択ＮＡＮＤストリングである）場合には、プログラム妨害がＮＡＮＤストリング３２０で発生し得る。例えば、通過電圧ＶＰＡＳＳが低い場合には、禁止されているＮＡＮＤストリングのチャネルが十分にブーストされておらず、未選択ＮＡＮＤストリングの選択ワードラインが意図せずにプログラミングされる場合がある。別の生じうるシナリオでは、ブーストされた電圧がゲート誘発ドレインリーク（ＧＩＤＬ）または他のリークメカニズムによって引き下げられて、同じ問題が生じる場合がある。記憶素子間の容量結合に起因してプログラミングされた記憶素子に蓄積された電荷のシフト等の他の影響も問題がある。
【００２７】
図４は、未選択ＮＡＮＤストリングの断面図を示し、図７ｂに示されるような修正消去領域セルフブースト（ＲＥＡＳＢ）を用いたプログラム領域と消去領域を示す。図は簡略化されており、縮尺どおりではない。ＮＡＮＤストリング４００は、ソース側選択ゲート４０６と、ドレイン側選択ゲート４２４と、基板４９０上に形成される８個の記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０及び４２２とを有する。各構成は、基板のｐウェル領域上のｎウェル領域に形成できる。ｐウェルはｐ基板領域に形成される。電位がＶｄｄ（ｂｉｔ  ｌｉｎｅ）のビットライン４２６に加えて、電位がＶＳＯＵＲＣＥのソース供給ライン４０４が設けられる。プログラミング中において、ＶＰＧＭが選択されたワードライン（この場合、選択された記憶素子４１８と接続されているＷＬ５）に印加される。さらに、記憶素子の制御ゲートがワードラインの一部として提供されてよい。例えば、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６及びＷＬ７が、記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０及び４２２の制御ゲートを介して伸張していてもよい。
【００２８】
１つの例のブースト方式では、記憶素子４１８が選択された記憶素子である場合に、例えば４Ｖ等の比較的低い電圧ＶＬＯＷが隣接するソース側ワードライン（ＷＬ３）に印加される一方で、例えば０から２．５Ｖのアイソレーション電圧ＶＩＳＯが分離ワードラインと呼ばれる別のソース側ワードライン（ＷＬ２）に印加され、また、ＶＰＡＳＳがＮＡＮＤストリング４００と接続されている残りのワードライン（つまり、ＷＬ０、ＷＬ１、ＷＬ４、ＷＬ６及びＷＬ７）に印加される。ＶＳＧＳは選択ゲート４０６に印加され、ＶＳＧＤは選択ゲート４２４に印加される。
【００２９】
ＮＡＮＤストリング４００に沿った記憶素子のプログラミングが記憶素子４０８から記憶素子４２２に向かって進行すると仮定すると、他のＮＡＮＤストリングのＷＬ５と接続されている記憶素子がプログラミングされているときに、記憶素子４０８〜４１６はすでにプログラミングされており、記憶素子４２０と４２２はまだプログラミングされていない。なお、プログラム電圧がＷＬ５に印加されても、この例では、ＮＡＮＤストリング４００が禁止されているときに記憶素子４１８はプログラミングされない。従って、記憶素子４０８〜４１６の全てまたはいくつかは、その各フローティングゲート中にプログラミングされて蓄積された電子を有し、記憶素子４２０と４２２は、プログラミングモードに応じて消去または部分的にプログラミングできる。例えば、記憶素子４２０と４２２は、記憶素子４２０と４２２が２ステッププログラミング技法の第１のステップで既にプログラミングされている場合には、部分的にプログラミングされている場合がある。
【００３０】
ＥＡＳＢまたはＲＥＡＳＢブーストモードを用いると、ＶＩＳＯが選択されたワードラインのソース側のワードラインの１つまたは複数に印加され、ＶＩＳＯはブースト開始後のある時点において、基板内のプログラミングされたチャネル領域と消去されたチャネル領域を絶縁するほど十分に低い。すなわち、未選択ＮＡＮＤストリング４００のソース側の基板のチャネル領域４５０は、未選択ＮＡＮＤストリング４００のドレイン側のチャネル領域４６０から絶縁されている。接続されている記憶素子がまだプログラミングされていないドレイン側は未プログラミング側と見なすこともできる一方、接続されている記憶素子の大部分または全てがプログラミングされているソース側はプログラミング側と見なすこともできる。さらに、チャネル領域４５０はＷＬ０とＷＬ１へのＶＰＡＳＳの印加によりブーストされる基板４９０の第１のブースト領域である一方で、チャネル領域４６０は、主にＷＬ５へのＶＰＧＭの印加、及び、ＷＬ４、ＷＬ６及びＷＬ７へのＶＰＡＳＳの印加によりブーストされる基板４９０の第２のブースト領域である。ＶＰＧＭが高いため、消去領域４６０は、プログラミング領域４５０より相対的に高いブーストを経験する。さらに、チャネルブーストは、ＶＰＧＭが印加される前の期間に提供される場合があり、そのときはチャネル領域４５０と４６０は同様にブーストされる。
【００３１】
しかしながら、プログラム妨害は、ＶＰＡＳＳが例えば８Ｖ以下等の相対的に低いときに、高位のワードライン（例えば、３２ワードラインＮＡＮＤメモリ素子のＷＬ２４とＷＬ３１の間）で起こる傾向がある。なお、最高位のワードライン（つまり、ＷＬ３１）は、通常は他の影響を受けるワードライン（例えば、ＷＬ２４からＷＬ３０）よりもうまくいくが、この種のプログラム妨害異常の影響を受けやすい。ＷＬ３１がプログラミングのために選択されると、ドレイン側チャネル容量が小さいためである。その結果、ＶＰＧＭはチャネルブーストにさらに寄与する。一般的に、プログラム妨害異常は、ワードラインのうちの最大約２５％にとって問題がとなる。例えば、６４ワードラインＮＡＮＤメモリ素子の場合、ＷＬ４８からＷＬ６３が同様のプログラム妨害異常問題を有する。この種のプログラム妨害異常は、ソース側チャネル容量が特定の割合だけドレイン側チャネル容量よりも大幅に大きくなると発生する。
【００３２】
例えば、ＲＥＡＳＢモードがチャネルブーストに使用されると、禁止されているＮＡＮＤストリングは２つの領域（ソース側とドレイン側）に分けられ、妨害はドレイン側チャネルにおける不十分なブーストによって引き起こされる。特に、チャネルのドレイン側での低いブースト電位は、分離記憶素子が完全にオフになる前に、ブーストの初期段階におけるドレイン側からソース側への電荷のリークにより引き起こされることが分かっている。例えば、記憶素子４１８が現在選択されている記憶素子であるとすると、分離記憶素子である記憶素子４１２は、他のワードラインにＶＰＡＳＳを印加することによってブーストが開始されると、完全にオフとならない場合がある。このリークがドレイン側チャネルブースト電位を引き下げる。そして、プログラミングされるべき記憶素子（例えば記憶素子４１８）はＮＡＮＤストリングのドレイン側に位置しているため、低いドレイン側チャネル電位は不十分なブースト型のプログラム妨害異常を直接的に引き起こし得る。さらに、実験データは、ＷＬ２とＷＬ３上（例えば、ＷＬｎが選択されたワードラインであるときのＷＬｎ−３とＷＬｎ−２上）の２つの記憶素子がともに消去状態にあるときに、これらのプログラム妨害異常が特によく見られることを示している。
【００３３】
この問題を解決するために、ドレイン側チャネル電位をブーストする前にソース側チャネル電位をブーストすることを提案する。この方法は、ドレイン側ブースト効率を高める３つの利点を有する。第１に、ソース側ブーストの開始後に、ドレイン側がその後にブーストを開始すると、分離記憶素子が遮断される可能性が高い。これにより、チャネルブーストの初期段階の間にソース側からドレイン側への電子の流れを大幅に削減し、あるいは、無くすことができる。第２に、ソース側ブーストの間に、いくつかの電子が、分離記憶素子が遮断される前に、ドレイン側チャネルからソース側チャネルへの漏れ電流として流れる。これにより、ドレイン側チャネル内に正の電荷（正孔）が効果的に追加され、その結果、ドレイン側ブーストが容易になる。第３に、提案されているブースト方法は、ドレイン側チャネルブーストの初期段階において側面方向の場の方向を逆転させるため、ドレイン側ブーストが開始されるときに分離記憶素子がまだ完全にオフにされていなくても、電子はドレイン側からソース側にリークする。これにより、ドレイン側チャネル電位が下がる代わりにドレイン側チャネル電位が上昇する。
【００３４】
この方法の有効性は、ドレイン側チャネルをブーストするのに対してソース側チャネルをブーストするためにより高いＶＰＡＳＳが使用されると、ドレイン側チャネル電位がさらに高くなり、妨害異常が減少することにより確認することができる。測定値は、ブーストが安定した後に、分離記憶素子が十分に遮断されていることも示す。ソース側の選択されたワードラインのより高いＶＰＡＳＳがドレイン側ブースト電位を改善し得るという事実は、以下のように説明できる。ブーストが開始すると、ソース側とドレイン側でのチャネル電位はともに上昇するが、ソース側チャネルはプリチャージされておらず、ソース側記憶素子はすでにプログラミングされているため、ドレイン側チャネル電位はソース側のチャネル電位よりも高くなる。具体的には、ソース側の多くの記憶素子はすでにプログラミングされており、したがってＶＴＨ＞０Ｖを有する。１つのタイプのプリチャージにおいては、０Ｖが全てのワードラインに印加され、その結果としてソース側のプログラムされた記憶素子はオンすることができず、ビットライン上のＶｄｄはソース側チャネルに転送されない。さらに全てのドレイン側記憶素子は消去されており（ＶＴＨ＜０）、従って、それらはプリチャージの間にオンにされ、ドレイン側チャネルにＶｄｄを転送できる。その結果、ドレイン側チャネルはプリチャージされるが、ソース側チャネルはプリチャージされない。
【００３５】
従って、ブーストが開始されると、ソース側チャネル電位はまだ分離記憶素子を遮断するほど高くない。短期間の間に、分離記憶素子がオフになるまで、電子はソース側からドレイン側に流れる。
【００３６】
さらに、選択されたワードラインがさらに高位のワードライン（例えば、ドレイン側の記憶素子のセットに近いワードライン）であるとき、ドレイン側チャネル容量は比較的小さくなり、電荷リークは最終的なドレイン側チャネルブースト電位を大幅に引き下げる。結果的に、この種の妨害異常は、選択されたワードラインがより高位のワードラインであるときに、より多く発生する傾向がある。ソース側ワードラインでさらに高いＶＰＡＳＳが使用されると、ソース側とドレイン側の間の初期のチャネル電位差はさらに小さくなり、その結果分離記憶素子を横切る側面方向の場はさらに弱くなる。結果的に、ドレイン側からソース側への初期ブースト漏れ電流はさらに小さくなり、ドレイン側チャネルにおけるブースト電位損失はより少なくなる。しかしながら、高いＶＰＡＳＳはソース側の消去された記憶素子でＶＰＡＳＳ妨害を引き起こすことがあり、プログラミング中のチャネル内でのドレイン側ホットエレクトロン注入妨害を含む別の異常モードを生じさせ得る。これらの２つの理由から、ソース側チャネルでＶＰＡＳＳを高めることは好ましくない。他方、ＶＰＡＳＳが低すぎる場合、チャネル内のブーストはプログラム妨害を妨げるには不十分である。本明細書に説明されるブースト方法は、ＶＰＡＳＳを調整することなくプログラム妨害を低減する。
【００３７】
図５は、複数のワードラインを介して実現される消去領域セルフブーストモードを示す。一般に、プログラム妨害に対する種々のタイプのブーストモードが開発されている。選択されたワードライン上の記憶素子のプログラミング中に、現在プログラミングされていない記憶素子と通信中である未選択のワードラインに電圧のセットを印加することによってブーストモードが実行される。プログラミング中の記憶素子は選択されたＮＡＮＤストリングと関連付けられている一方で、他の記憶素子が未選択のＮＡＮＤストリングと関連付けられている。プログラム妨害は、通常、未選択のＮＡＮＤストリングの記憶素子にも影響する。
【００３８】
この例では、ＷＬ０からＷＬ７とラベルされた８本のワードライン（すなわち、制御ライン）と、ＳＧＳとラベルされた１本のソース側選択ゲート制御ライン、及び、ＳＧＤとラベルされた１本のドレイン側選択ゲート制御ラインがある。制御ラインに印加される電圧のセットも示されている。ＷＬ５は、例として、選択されたワードラインとして示されている。通常、プログラミングは、ＮＡＮＤストリングのソース側からドレイン側に、一度に１ワードライン進む。印加される電圧は、ソース側選択ゲート制御ラインＳＧＳに印加されるＶＳＧＳ、未選択のワードライン、ＷＬ０〜ＷＬ３、ＷＬ６、及び、ＷＬ７のそれぞれに印加される通過電圧ＶＰＡＳＳ、選択されたワードラインＷＬ５に印加されるプログラム電圧ＶＰＧＭ、ＷＬ４（すなわち、ソース側の選択されたワードラインに隣接するワードライン）に印加される分離電圧ＶＩＳＯ、及び、ドレイン側選択ゲート制御ラインＳＧＤを介して印加されるＶＳＧＤを含む。通常、ＶＳＧＳは０Ｖであり、ソース供給電圧ＶＳＯＵＲＣＥが約２．５Ｖであるときに、ソース側選択ゲートがオフとなる。ＶＳＧＤは約２．５Ｖであり、０から１Ｖ等の対応する低いビットライン電圧ＶＢＬの印加のために、選択されたＮＡＮＤストリングにおいてドレイン側選択ゲートがオンとなる。ドレイン側選択ゲートは、１．５から３Ｖ等の対応する高いＶＢＬの印加のために、未選択／禁止されているＮＡＮＤストリングにおいてオフである。
【００３９】
さらに、ＶＰＡＳＳは約７〜１０Ｖであり、ＶＰＧＭは約１２〜２０Ｖの範囲で変化する。１つのプログラミング方式では、プログラム電圧のパルス列が選択されたワードラインに印加される。図２０を参照する。パルス列内の各連続プログラムパルスの振幅は、通常は１パルスあたり約０．３〜０．５Ｖずつ階段状に増加する。さらに、選択された記憶素子が目標プログラミング状態に達したか否かを検証するために、検証パルスがプログラムパルスの間で印加される。なお、個々のプログラムパルスの振幅は固定であってもよく、あるいは、変化してもよい。例えば、いくつかのプログラミング方式では傾斜状または階段状に変化する振幅のパルスを印加する。任意のタイプのプログラムパルスを使用できる。
【００４０】
プログラミングされたワードラインがＷＬ５であり、プログラミングが各ＮＡＮＤストリングのソース側からドレイン側に進行する場合には、ＷＬ５上の記憶素子がプログラムされているときに、ＷＬ０〜ＷＬ４に接続されている記憶素子は既にプログラミングされており、ＷＬ６〜ＷＬ７に接続されている記憶素子は消去されている。未選択ワードラインでのパス電圧は、未選択ＮＡＮＤストリングに関連付けられているチャネルに結合し、記憶素子のトンネル酸化物における電圧を引き下げることによって、未選択ＮＡＮＤストリングのチャネル内に、プログラム妨害を低減する傾向がある電圧を生じさせる。
【００４１】
図６は、複数のワードラインを介して実現される第１の修正消去領域セルフブーストモードを示す。１つの方法では、第１ＲＥＡＳＢモードは、ＮＡＮＤストリング内に配列される記憶素子のセットと通信する例示のワードラインＷＬ０〜ＷＬ７によって示される。ＲＥＡＳＢはＥＡＳＢに似ているが、選択ワードラインとソース側で隣接するワードラインに、０Ｖの代わりに２．５Ｖ等の低い分離電圧ＶＩＳＯを印加する。この例では、ＷＬ５が選択されたワードラインであり、ＷＬ４が隣接するワードラインである。残りの未選択ワードラインはＶＰＡＳＳを受ける。
【００４２】
図７ａは、複数のワードラインを介して実現される第２の修正消去領域セルフブーストモードを示す。１つの方法では、第２のＲＥＡＳＢモードは、ＮＡＮＤストリング内に配列される記憶素子のセットと通信する例示のワードラインによって示される。ＷＬ５が選択されたワードラインである場合には、分離電圧ＶＩＳＯがＷＬ３に印加され、ＶＩＳＯとＶＰＡＳＳの間の低電圧ＶＬＯＷがＷＬ４に印加される。ＶＬＯＷは、分離電圧と見なすこともできる。この方法では、ＶＬＯＷは、選択されたワードライン（ＷＬ５）と隣接するソース側ワードライン（ＷＬ４）の間のチャネルに突然の電圧変化がないようにする中間電圧として機能する。例えば、ＶＬＯＷは４Ｖであってよく、ＶＩＳＯは例えば０Ｖまたは２．５Ｖであってよい。残りの未選択ワードラインはＶＰＡＳＳを受ける。多様な他の方法も使用できる。例えば、３つの隣接するソース側ワードライン（例えば、ＷＬ２からＷＬ４）に分離電圧を印加してもよい。
【００４３】
図７ｂは、複数のワードラインを介して実現される第３の修正消去領域セルフブーストモードを示す。１つの方法では、第３のＲＥＡＳＢモードが、ＮＡＮＤストリング内に配列される記憶素子のセットと通信する例時のワードラインによって示される。この場合、選択されたワードライン（ＷＬ５）に隣接するソース側ワードライン（ＷＬ４）はＶＰＡＳＳを受け、次のワードライン（ＷＬ３）はＶＬＯＷを受け、その後の次のワードライン（ＷＬ２）はＶＩＳＯを受ける。残りの未選択のワードラインはＶＰＡＳＳを受ける。また、このブーストモードは、図４に関連して説明されている。ＷＬ０とＷＬ１に接続されている記憶素子の第１のグループがソース側選択ゲートに隣接している場合は、ＶＰＡＳＳは第１のグループに印加される。また、ＷＬ６とＷＬ７と接続されている記憶素子の第２のグループがドレイン側選択ゲートに隣接している場合は、ＶＰＡＳＳは第２のグループに印加される。
【００４４】
図８は、ソース側ブーストの開始とドレイン側ブーストの開始の間の遅延時間を選択されたワードライン位置の関数として示している。１つの方法では、ブーストの開始時に、ソース側ワードライン電圧がＶＰＡＳＳまで上昇させる一方でドレイン側ワードライン電圧は０Ｖに維持し、遅延時間の後に、ドレイン側ワードライン電圧もＶＰＡＳＳまで上昇させることが提案される。言い換えると、記憶素子が形成されている基板のソース側チャネル電位は、ドレイン側チャネル電位に比べて早期にブーストされる。一般的には、プログラミング順序は、記憶素子のセットのソース側から記憶素子のセットのドレイン側にワードラインごとに進行する。さらに、プログラミングはシングルパスまたはマルチパスになり得る。横軸は選択されたワードライン位置を示し、縦軸は（選択されたワードラインのソース側の）ソース側ブーストの開始と（選択されたワードラインのドレイン側の）ドレイン側ブーストの開始との間の遅延時間を示す。線８００によって示されるように、ゼロ以外の遅延時間が選択されたワードラインがドレイン側に近いときに使用される一方、選択されたワードラインがソース側に近い、または、中間範囲にあるときには０μｓｅｃの遅延時間が使用される。１つの実装形態では、選択されたワードラインが３２ワードラインＮＡＮＤメモリ素子上のＷＬ２４からＷＬ３１であるとき、つまり、ワードラインの高位約２５％にあるときに、３〜４μｓｅｃ等の数マイクロ秒の遅延時間が使用される。遅延時間は、分離記憶素子がオフであることを確実にするのに十分な短期間である。
【００４５】
図９は、ソース側ブーストがドレイン側ブーストの前に開始されるときのワードライン電圧のタイムラインを示している。図示されている期間は、プログラミングパルスを使用するブーストとプログラミングの単一のサイクルを示す。通常、このサイクルの後には、記憶素子が所望のプログラミング状態に到達したかどうかを判断するための検証パルスのシーケンスが続く。それから、ブーストとプログラミングのサイクルが、通常は増大した振幅で、別のプログラミングパルスを使用して繰り返される。図２０を参照されたい。なお、図示されている期間の前に、ドレイン選択ゲートを開くことによってチャネルに転送されるビットライン電圧Ｖｄｄによってドレイン側チャネルがブーストされるプリチャージ期間が先行してもよい。通常、プリチャージ中は０Ｖがワードラインに印加される。しかしながら、プリチャージは、早期ソース側ブーストの利点を実現するためには必要ではない。
【００４６】
時点ｔ０からｔ７は、時系列の下部に沿って付されている。時点ｔ０は、ブーストとプログラミングのサイクルの開始を示す。時点ｔ１は、選択されたワードラインのソース側でのブーストの開始を示す。時点ｔ２は、選択されたワードラインのドレイン側でのブーストの開始を示す。時点ｔ３は、例えば２ステッププログラミング電圧の第１のステップ等のプログラミング電圧の開始を示す。時点ｔ４は、プログラミング電圧の第２のステップの開始を示す。時点ｔ５は、プログラミング電圧の終了を示す。時点ｔ６は、ブースト電圧の終了を示す。時点ｔ７は、ブーストとプログラミングのサイクルの終了を示す。
【００４７】
特に、ｔ０では、波形９１０によって示されるように、禁止された（未選択の）ＮＡＮＤストリングに対するビットライン電圧ＶＢＬ、及び、ドレイン選択電圧ＶＳＧＤが０Ｖから例えば２．５Ｖ等のＶｄｄに増加する。これにより、禁止されたＮＡＮＤストリングのドレイン選択ゲートが閉じた状態に維持される。また、ソース電圧ＶＳＯＵＲＣＥが０ＶからＶｄｄに増加する。０Ｖ（波形９１５）でのソース選択ゲート電圧ＶＳＧＳによれば、全てのＮＡＮＤストリングに対するソース選択ゲートが閉じた状態に維持される。選択されたＮＡＮＤストリングの場合、ＶＳＧＤ＝Ｖｄｄであるときにドレイン選択ゲートが開いてプログラミングが発生できるように、ＶＢＬ＝０とされる。提供されている例は、図７ｂの修正消去領域ブースト方式に対応する。しかしながら、基本的には、１つまたは複数のソース側分離ワードラインを使用する任意のタイプのブースト方式が使用されてよい。
【００４８】
波形９２０は、選択されたワードラインのドレイン側のワードラインに印加される電圧（ＶＰＡＳＳ）を示す。ＷＬｉはｉ番目、つまり最高位のワードラインを示し、ＷＬｎ＋１は選択されたワードライン（ＷＬｎ）とドレイン側で隣接するワードラインを示す。波形９３０は、選択されたワードライン（ＷＬｎ）に印加されるプログラミング電圧（ＶＰＧＭ１とＶＰＧＭ２）を示す。波形９４０は、選択されたワードラインから２ワードライン離れたソース側のワードライン（ＷＬｎ−２）に印加された電圧（ＶＬＯＷ）を示す。波形９５０は、選択されたワードラインから３ワードライン離れたソース側のワードライン（ＷＬｎ−３）に印加された分離電圧（ＶＩＳＯ）を示す。波形９６０は、残りの未選択のワードライン（選択されたワードラインとソース側で隣接するワードライン（ＷＬｎ−１）、第１のワードライン（ＷＬ０）からワードライン（ＷＬｎ−４）（選択されたワードラインから４ワードライン離れたソース側のワードライン）までのワードライン（ＷＬ０〜ＷＬｎ−４）を含む）に印加される電圧（ＶＰＡＳＳ）を示す。波形９７０と９７５は、禁止されたＮＡＮＤストリングと選択されたＮＡＮＤストリングに対する、選択されたワードラインのソース側の基板のチャネル内に存在するチャネル電位（ＶＣＨ−ＳＯＵＲＣＥ）をそれぞれ示す。波形９８０と９８５は、禁止されたＮＡＮＤストリングと選択されたＮＡＮＤストリングに対する、選択されたワードラインのドレイン側の基板のチャネル内に存在するチャネル電位（ＶＣＨ−ＤＲＡＩＮ）を示す。ＶＣＨ−ＤＲＡＩＮ（波形９８０）がどのようにプログラム電圧（波形９３０）を追跡するかに留意されたい。
【００４９】
ｔ０では、ドレイン選択ゲート及びソース選択ゲートは、禁止されたＮＡＮＤストリングに対して閉じた状態に維持される。ｔ１で、ソース側チャネルのブーストが、ＶＬＯＷ（波形９４０）、ＶＩＳＯ（波形９５０）及びＶＰＡＳＳ（波形９６０）を印加することによって開始される。なお、ＶＣＨ−ＳＯＵＲＣＥ（波形９７０）が対応して増加する。ｔ１とｔ２の間では、ソース側チャネルのブーストが続行する。遅延時間後に、ｔ２で、ドレイン側チャネルのブーストが、ＶＰＡＳＳ（波形９２０）を印加することにより開始される。なお、ＶＣＨ−ＤＲＡＩＮ（波形９８０）が対応して増加する。ソース側チャネル及びドレイン側チャネルのブーストはｔ６まで続行する。ｔ３で、プログラミング電圧ＶＰＧＭ１が印加され、ｔ４でプログラミング電圧ＶＰＧＭ２が印加される。従って、プログラム電圧は、初期に第１レベルで、次にさらに高い第２レベルで印加される。この方法は、ＶＰＧＭの突然の変化によって引き起こされるＶＣＨ−ＤＲＡＩＮの突然の変化を回避する。しかしながら、単一ステップのＶＰＧＭパルスが代わりに使用されてもよい。ｔ６では、ブースト電圧が除去され、ｔ７で、ブーストとプログラミングのサイクルが終了する。プログラム電圧ＶＰＧＭ２は、ｔ６でのブースト電圧の除去の直前のｔ５で除去される。
【００５０】
図１０は、選択されたワードライン位置に基づいてプログラミング中にブーストモードを切り替えるプロセスを示す。一例の方法では、ブーストモードは、ソース側チャネルとドレイン側チャネルのブーストが実質的には同時に開始されるモードから、ソース側ブーストがドレイン側ブーストに比べて早期に開始されるモードに切り替えられる。言い換えると、異なるブーストモードは、ソース側ブーストとドレイン側ブーストの開始の間のタイミングの変化を備えている。
【００５１】
ステップ１０００でプログラミングが開始する。ステップ１００５で、選択されたワードライン位置を追跡するメモリ内の変数がＷＬ０に初期化される。ステップ１０１０では、現在のブーストモードを特定するメモリ内の変数が、ソース側とドレイン側が同時にブーストされなければならないことを示すために設定される。ステップ１０１５では、ソース側及びドレイン側のブーストが、現在のブーストモードに基づいて開始される。ステップ１０２０では、現在選択されているワードライン（例えば、ＷＬ０）にプログラム電圧が印加される。ステップ１０２５では、ブースト及びプログラム電圧が終了する。ステップ１０３０では、プログラミングされている記憶素子が所望のプログラミング状態に到達したかどうかを判断するために検証プロセスが実行される。決定ステップ１０３５では、検証プロセスが、現在のワードラインについてプログラミングが完了していることを示すかどうかについての判定がされる。現在のワードラインのプログラミングが完了していない場合は、制御フローは、現在のワードラインのプログラミングが完了するまで、ステップ１０１５で別のブースト及びプログラムのサイクルを続ける。現在のワードラインのプログラミングが完了すると、決定ステップ１０４０で、プログラミングが全てのワードラインについて完了しているかどうかについての判定がされる。プログラミングが全てのワードラインについて完了している場合、プログラミングはステップ１０４５で終了する。全てのワードラインについてのプログラミングが完了していない場合、ステップ１０５０でプログラミングのために次のワードラインが選択される。
【００５２】
決定ステップ１０５５では、現在のワードライン位置が指定されたワードライン位置（ＷＬｘ）以上であるかについて判定がされる。例えば、３２ワードラインのＮＡＮＤメモリ素子の場合は、ＷＬｘはＷＬ２４である場合がある。現在のワードライン位置が指定されたワードライン位置以上でない場合は、制御フローはステップ１０１５で別のブースト及びプログラムのサイクルを続ける。現在のワードライン位置が指定されたワードライン位置以上である場合は、ブーストモードは、ステップ１０６０でソース側がドレイン側に比べて早期にブーストされる必要があることを示すように設定され、制御フローは別のブースト及びプログラムのサイクルをステップ１０１５で続ける。
【００５３】
図１１は、図１および２に示したようなＮＡＮＤ記憶素子のアレイ１１００の一例を示している。各列に沿って、ビットライン１１０６はＮＡＮＤストリング１１５０のドレイン選択ゲートのドレイン端子１１２６に接続している。ＮＡＮＤストリングの各行に沿って、ソースライン１１０４はＮＡＮＤストリングのソース選択ゲートのすべてのソース端子１１２８に接続できる。メモリシステムの一部としてのＮＡＮＤアーキテクチャアレイ及びその動作の一例は、米国特許第５，５７０，３１５号、第５，７７４，３９７号、及び第６，０４６，９３５号に記載されている。
【００５４】
記憶素子のアレイは、記憶素子の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムでは一般的なように、ブロックは消去のユニットである。つまり、各ブロックは、共に消去される最小数の記憶素子を有する。各ブロックは、一般に複数のページに分割される。ページはプログラミングの単位である。一実施形態では、個々のページはセグメントに分割され、セグメントは基本プログラミング動作として一度に書き込まれる最小数の記憶素子を有することができる。一般に、記憶素子の１行に１ページ以上のデータを記憶する。１ページは１つ以上のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータを有する。オーバヘッドデータは一般に、そのセクタのユーザデータから計算された誤り訂正符号（ＥＣＣ）を有する。制御部（後に説明）の一部は、データがアレイ内にプログラムされるときにＥＣＣを計算し、さらにデータがアレイから読み出されるときにそれをチェックする。また、ＥＣＣ及び／又は他のオーバヘッドデータは、それらが関連するユーザデータ以外の異なるページもしくは異なるブロックにさえ記憶される。
【００５５】
ユーザデータのセクタは一般に５１２バイトであり、磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に、追加の１６〜２０バイトである。多数のページがブロックを構成し、それは８ページから、例えば最大３２、６４，１２８またはそれ以上のページのいずれであってもよい。いくつかの実施形態では、ＮＡＮＤストリングの列はブロックを含む。
【００５６】
一実施形態では、メモリ記憶素子は、十分な期間に亘ってｐ−ウェルが消去電圧（例えば２０Ｖ）に上昇され、ソースラインとビットラインがフローティングしている間に、選択されたブロックのワードラインを接地させることによって消去される。容量結合のために、未選択ワードライン、ビットライン、選択ライン、及び、ｃ−ソースも消去電圧のかなりの部分まで引き上げられる。従って、強力な電界が選択された記憶素子のトンネル酸化物層に印加され、ファウラーノルドハイムトンネル機構によってフローティングゲートの電子が基板側に放出されるにつれて選択された記憶素子のデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移されるのにしたがって、選択された記憶素子の閾値電圧は引き下げられる。消去はメモリアレイ全体、別々のブロック、又は、他の記憶素子の単位で実行できる。
【００５７】
図１２は、単一の行／列復号部及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。図は、本発明の一実施形態に従って記憶素子のページを同時に読み取り、プログラミングするための読み出し／書き込み回路を有するメモリ素子１２９６を示す。メモリ装置１２９６は、１つ以上のメモリダイ１２９８を有する。メモリダイ１２９８は、２次元のアレイの記憶素子１１００、制御回路１２１０、及び、読み出し／書き込み回路１２６５を有する。いくつかの実施形態では、記憶素子のアレイは３次元であり得る。メモリアレイ１１００は行復号部１２３０を介してワードラインによって、及び、列復号部１２６０を介してビットラインによってアドレスできる。読み出し／書き込み回路１２６５は複数の検出ブロック１２００を有しており、１ページの記憶素子を並列に読み出し又はプログラムすることができる。一般に、制御部１２５０は、１つ以上のメモリダイ１２９８のように同じメモリ装置１２９６（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン１２２０を介してホストと制御部１２５０の間、及び、ライン１２１８を介して制御部と１つ以上のメモリダイ１２９８の間で送られる。
【００５８】
制御回路１２１０は、読み出し／書き込み回路１２６５と協調して、メモリアレイ１１００上でメモリ動作を実行する。制御回路１２１０は、状態マシン１２１２、オンチップアドレス復号部１２１４、ブースト制御１２１５、及び、電力制御モジュール１２１６を有している。状態マシン１２１２は、メモリ動作のチップレベル制御を提供する。オンチップアドレス復号部１２１４は、ホスト又はメモリ制御部によって用いられるとともに、復号部１２３０及び１２６０によって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。本明細書に説明されているように、ブースト制御１２１５は、ソース側ブースト及びドレイン側ブーストを開始するためのタイミングを決定することを含むブーストモードを設定するために使用することができる。電力制御モジュール１２１６は、メモリ動作中、ワードライン及びビットラインに供給される電力及び電圧を制御する。
【００５９】
いくつかの実装形態では、図１２の構成要素のいくつかを結合することができる。多様な設計では、記憶素子アレイ１１００以外の構成要素の１つまたは複数を（単独でまたは組み合わせて）１つの管理回路と見なすことができる。例えば、一つ以上の管理回路は、制御回路１２１０、状態マシン１２１２、復号部１２１４／１２６０、電力制御１２１６、検出ブロック１２００、読み出し／書き込み回路１２６５、制御部１２５０等の内の１つ、または組み合わせを有してよい。
【００６０】
図１３は、二重行／列復号部及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。ここでは、図１２に図示されるメモリ素子１２９６の別の配列が示される。多様な周辺回路によるメモリアレイ１１００に対するアクセスは、アレイの両側で対称様式に実現され、その結果各側のアクセスラインと回路網の密度は半分に低減される。従って、行復号部は行復号部１２３０Ａと１２３０Ｂに分割され、列復号部は列復号部１２６０Ａと１２６０Ｂに分割されている。同様に、読み出し／書き込み回路は、アレイ１１００の底部からビットラインに接続する読み出し／書き込み回路１２６５Ａと、アレイ１１００の上部からビットラインに接続する読み出し／書き込み回路１２６５Ｂに分割されている。この方法により、読み出し／書き込みモジュールの密度は本質的に二分の一に低減される。図１３の装置は、図１２の装置で上述したような制御部を有することもできる。
【００６１】
図１４は、検出ブロックの一実施形態を示すブロック図である。個々の検出ブロック１２００は、検出モジュール１２８０と呼ばれるコア部と共通部１２９０とに分割される。一実施形態では、各ビットラインの別個の検出モジュール１２８０と、複数の検出モジュール１２８０の集合の１つの共通部１２９０があってもよい。一例では、検出ブロックは、１つの共通部１２９０と８つの検出モジュール１２８０を有することができる。グループ内の各検出モジュールは、データバス１２７２を介して関連する共通部と通信できる。さらなる詳細としては、米国特許出願公開第２００６／０１４０００７号、「Non-Volatile Memory & Method with Shared Processing for an Aggregate on Sense Amplifiers」、公開日２００６年6月２９日を参照する。その全体は参照することにより本明細書に組み込まれる。
【００６２】
検出モジュール１２８０は検出回路１２７０を有しており、検出回路１２７０は接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。検出モジュール１２８０はさらにビットラインラッチ１２８２を有しており、ビットラインラッチ１２８２は接続されたビットライン上の電圧条件を設定するために用いられる。例えば、ビットラインラッチ１２８２内にラッチされる所定の状態によって、接続されたビットラインはプログラム禁止を指定する状態（例えば、Ｖｄｄ）とされる。
【００６３】
共通部１２９０は、プロセッサ１２９２、１セットのデータラッチ１２９４、及び１セットのデータラッチ１２９４とデータバス１２２０の間を接続するＩ／Ｏインタフェース１２９６を有する。プロセッサ１２９２は計算を実行する。例えば、その機能の１つは、検出された記憶素子内に記憶されているデータを判定し、判定したデータを１セットのデータラッチ内に記憶することである。１セットのデータラッチ１２９４は、読み出し動作中に、プロセッサ１２９２によって判定されたデータビットを記憶するために用いられる。それは、プログラム動作中に、データバス１２２０から取り込まれたデータビットを記憶するためにも用いられる。取り込まれたデータビットは、メモリ内にプログラムする予定の書き込みデータを表す。Ｉ／Ｏインタフェース１２９６は、データラッチ１２９４とデータバス１２２０の間のインタフェースを提供する。
【００６４】
読み出し又は検出中には、システムの動作は状態マシン１２１２の制御下にあり、状態マシン１２１２はアドレスされた記憶素子への異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む際に、検出モジュール１２８０はこれらの電圧の１つに移動し、バス１２７２を介して検出モジュール１２８０からプロセッサ１２９２に出力が提供される。その時点で、プロセッサ１２９２は、検出モジュールの移動イベントと、状態マシンから入力ライン１２９３を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ１２９４に記憶する。コア部の別の実施形態では、ビットラインラッチ１２８２は、検出モジュール１２８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの両方としてダブルデューティを提供する。
【００６５】
当然のことながら、いくつかの実装形態では複数のプロセッサ１２９２を有することができる。一実施形態では、各プロセッサ１２９２は出力ライン（図示せず）を有し、各出力ラインは共にワイヤードＯＲ接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続する前に反転される。ワイヤードＯＲを受け取る状態マシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の素早い決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理０がワイヤードＯＲラインに送られる（又はデータ１を反転させる）。全てのビットがデータ０を出力する（又はデータ１を反転させる）と、状態マシンはプログラミング処理を終了することを認識する。各プロセッサが８つの検出モジュールと通信するので、状態マシンはワイヤードＯＲラインを８回読み出す必要があるか、あるいは関連するビットラインの結果を蓄積するために論理がプロセッサ１２９２に追加され、状態マシンがワイヤードＯＲラインを一度だけ読み出せばいいようにする。同様に、論理レベルを正しく選ぶことにより、グローバル状態マシンは、第１のビットがいつその状態を変更し、相応してアルゴリズムを変更するのかを検出できる。
【００６６】
プログラム又は検証中に、プログラムされるデータはデータバス１２２０から１セットのデータラッチ１２９４内に記憶される。状態マシンの制御下のプログラム動作は、アドレスされる記憶素子の制御ゲートに印加される一連のプログラミング電圧パルスを有する。各プログラミングパルスに続いてリードバック（検証）が実行され、記憶素子が所望のメモリ状態にプログラムされたかどうかを判定する。プロセッサ１２９２は、所望のメモリ状態に対するリードバックメモリ状態を監視する。その２つが一致する場合、プロセッサ１２９２はビットラインラッチ１２８２を設定し、プログラム禁止を指定する状態にビットラインを設定する。これにより、たとえプログラミングパルスがその制御ゲートに現れても、ビットラインに接続した記憶素子がさらにプログラムされないようにする。他の実施形態では、プロセッサが最初にビットラインラッチ１２８２をロードし、検出回路が検証処理中に禁止値にそれを設定する。
【００６７】
データラッチスタック１２９４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール１２８０毎に３つのデータラッチが存在する。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス１２２０のシリアルデータに変換したり、その逆を行ったりする。好適実施形態では、ｍ個の記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチを共にリンクさせてブロックシフトレジスタを形成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、ｒ個の読み出し／書き込みモジュールのバンクを調整し、そのセットのデータラッチが読み出し／書き込みブロックの全体のシフトレジスタの一部であっても、そのセットのデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。
【００６８】
不揮発性記憶装置の多様な実施形態の構造及び／または動作についての追加情報は、（１）米国特許出願公開第２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、公開日２００４年３月２５日、（２）米国特許出願公開第２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、公開日２００４年６月１０日、（３）米国特許出願第１１／０１５，１９９号、「Improved Memory Sensing Circuit And Method For Low Voltage Operation」、出願日２００４年１２月１６日、（４）米国特許出願第１１／０９９，１５３号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、出願日２００５年４月５日、及び（５）米国特許出願第１１／３２１，９５３号、「Reference Sense Amplifier For Non-Volatile Memory」、出願日２００５年１２月２８日に記載されている。直前に示した特許文書の５つの全ては、その全体を参照することにより本明細書に組み込まれる。
【００６９】
図１５は、全ビットラインメモリアーキテクチャのために、又は、奇数−偶数メモリアーキテクチャのために、メモリアレイをブロックに編成する例を示す。メモリアレイ１１００の例示的な構造が説明される。一例として、１，０２４個のブロックに分割されるＮＡＮＤフラッシュＥＥＰＲＯＭが説明されている。各ブロックに記憶されるデータは同時に消去できる。一実施形態では、ブロックは、同時に消去される記憶素子の最小単位である。この例では、各ブロックに、ビットラインＢＬ０、ＢＬ１、．．．ＢＬ８５１１に対応する８，５１２の列が存在する。全ビットライン（ＡＢＬ）アーキテクチャ（アーキテクチャ１５１０）と呼ばれる一実施形態では、ブロックの全ビットラインは、読み出し動作及びプログラム動作中に同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続される記憶素子は、同時にプログラミングされる。
【００７０】
示される例では、４個の記憶素子が直列で接続されていることによってＮＡＮＤストリングが形成されている。４個の記憶素子は各ＮＡＮＤストリングに含まれると示されているが、４個より多い、又は、４個未満を使用することもできる（例えば、１６、３２，６４、又は別の数）。ＮＡＮＤストリングの１つの端子は、（選択ゲートドレインラインＳＧＤに接続される）ドレイン選択ゲートを介して対応するビットラインに接続され、別の端子が（ゲートソースラインＳＧＳを選択するために接続される）ソース選択ゲートを介してｃ−ソースに接続される。
【００７１】
奇数−偶数アーキテクチャ（アーキテクチャ１５００）と呼ばれる別の実施形態では、ビットラインは偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割される。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿っており、奇数ビットラインに接続されている記憶素子はあるタイミングでプログラミングされ、共通ワードラインに沿っており、偶数ビットラインに接続されている記憶素子は別のタイミングでプログラミングされる。データは、同時に、種々のブロックの中にプログラミングされ、種々のブロックから読み出される。この例では、各ブロックに、偶数列と奇数列に分割される８，５１２の列がある。この例では、４個の記憶素子が直列で接続されていることによって、ＮＡＮＤストリングが形成されている。４個の記憶素子が各ＮＡＮＤストリングに含まれるとして示されているが、４個より多い又は少ない記憶素子を使用できる。
【００７２】
読み出し動作及びプログラミング動作の１つの構成の間に、４，２５６個の記憶素子が同時に選択される。選択された記憶素子は、同じワードラインと同じ種類のビットライン（例えば、偶数又は奇数）を有する。従って、１論理ページを形成する５３２バイトのデータを同時に読み出し、あるいは、プログラミングすることが可能であり、１ブロックのメモリが少なくとも８論理ページ（それぞれ奇数ページと偶数ページがある４ワードライン）を記憶できる。４個のマルチ状態記憶素子の場合、各記憶素子が２ビットのデータを記憶し、これらの２ビットのそれぞれが別のページに記憶されると、１ブロックは１６の論理ページを記憶する。他のサイズのブロック及びページも使用できる。
【００７３】
ＡＢＬアーキテクチャ又は奇数−偶数アーキテクチャの何れかの場合は、ｐ−ウェルを消去電圧（例えば２０Ｖ）に上昇させ、選択されたブロックのワードラインを接地することによって、記憶素子を消去できる。ソースライン及びビットラインはフローティングされる。消去は、メモリアレイ全体、別々のブロック、又はメモリ素子の一部である記憶素子の別の単位で実行できる。電子は、記憶素子のフローティングゲートからｐ−ウェル領域に移され、記憶素子のＶＴＨが負となる。
【００７４】
読み出し動作及び検証動作では、選択ゲート（ＳＧＤとＳＧＳ）が２．５〜４．５Ｖの範囲の電圧に接続され、未選択ワードライン（例えば、ＷＬ２が選択されたワードラインであるときにＷＬ０、ＷＬ１、及び、ＷＬ３）は読み出し通過電圧ＶＲＥＡＤ（通常、４．５〜６Ｖの範囲の電圧）に上昇され、トランジスタを通過ゲートとして動作させる。選択されたワードラインＷＬ２はある電圧に接続され、電圧のレベルは、関係する記憶素子のＶＴＨがこのようなレベルを超えているのか、あるいは、下回っているのかを決定するために、読み出し動作及び検証動作ごとに指定される。例えば、２レベルの記憶素子のための読み出し動作では、選択されたワードラインＷＬ２が接地されて、ＶＴＨが０Ｖより高いか否かが検出される。２レベル記憶素子の検証動作では、選択されたワードラインＷＬ２が例えば０．８Ｖに接続されて、ＶＴＨが少なくとも０．８Ｖに到達したか否かが検証される。ソース及びｐ−ウェルは０Ｖにある。偶数ビットライン（ＢＬｅ）であると仮定される選択されたビットラインは、例えば０．７Ｖのレベルに事前に充電される。ＶＴＨがワードライン上の読み出しレベル又は検証レベルより高い場合は、対象の記憶素子と関連するビットライン（ＢＬｅ）の電位レベルは、非導電性記憶素子のために高いレベルに維持される。他方、ＶＴＨが読み出しレベル又は検証レベルより低い場合は、導電性記憶素子がビットラインを放電するために、対象のビットライン（ＢＬｅ）の電位レベルは、例えば０．５Ｖ未満等の低いレベルに減少する。これによって、記憶素子の状態が、ビットラインに接続される電圧コンパレータセンス増幅器によって検出される。
【００７５】
前述される消去動作、読み出し動作、及び、検証動作は、従来既知の技法に従って実行される。従って、説明されている詳細の多くは、当業者によって変えられることがある。従来既知の他の消去技法、読み出し技法、及び検証技法も使用できる。
【００７６】
図１６は、閾値電圧分布の例示のセットを示す。記憶素子アレイの例示のＶＴＨ分布は、各記憶素子が２ビットのデータを記憶するケースに対して提供されている。第１の閾値電圧分布Ｅは、消去された記憶素子に対して提供される。プログラミングされた記憶素子の３つの閾値電圧分布、Ａ、Ｂ及びＣも示されている。一実施形態では、Ｅ分布の閾値電圧は負であり、Ａ分布、Ｂ分布及びＣ分布の閾値電圧は正である。
【００７７】
それぞれの閾値電圧範囲は、データビットのセットの所定値に対応する。記憶素子にプログラミングされたデータと記憶素子の閾値電圧レベルの特殊な関係は、記憶素子のために採用されるデータ符号化方式に依存する。例えば、両方ともその全体を参照することにより本明細書に組み込まれる、２００４年１２月１６日に公開された米国特許第６，２２２，７６２号及び米国特許出願公報第２００４／０２５５０９０号は、マルチ状態フラッシュメモリ素子の多様なデータ符号化方式を説明する。一実施形態では、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトすると、１ビットだけが影響を受けるように、データ値がグレーコード割り当てを使用して閾値電圧範囲に割り当てられる。一例は、閾値電圧範囲Ｅ（状態Ｅ）に「１１」を、閾値電圧範囲Ａ（状態Ａ）に「１０」を、閾値電圧範囲Ｂ（状態Ｂ）に「００」を、及び閾値電圧範囲Ｃ（状態Ｃ）に「０１」を割り当てる。しかしながら、他の実施形態では、グレーコードは使用されない。４つの状態が示されているが、本発明は、４つの状態より多い又は少ない構造を含む他のマルチ状態構造と使用することもできる。
【００７８】
読み出し参照電圧Ｖｒａ、Ｖｒｂ、及び、Ｖｒｃは、記憶素子からデータを読み出すために提供される。既定の記憶素子の閾値電圧がＶｒａ、Ｖｒｂ及びＶｒｃを上回っているのか、あるいは下回っているのかをテストすることによって、システムは、記憶素子がいる状態、例えばプログラミング状態を判定することができる。
【００７９】
さらに、３つの検証基準電圧Ｖｖａ、Ｖｖｂ、及び、Ｖｖｃが提供される。記憶素子を状態Ａにプログラミングするとき、システムは、それらの記憶素子がＶｖａ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｂにプログラミングするとき、システムは、記憶素子がＶｖｂ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｃにプログラミングするとき、システムは、記憶素子がＶｖｃ以上の閾値電圧を有するかどうかをテストする。
【００８０】
フルシーケンスプログラミングとして知られている一実施形態においては、記憶素子は、消去状態Ｅからプログラミングされた状態Ａ、Ｂ又はＣの何れかに直接的にプログラミングされる。例えば、まず、プログラミングされる記憶素子の集合中の全ての記憶素子が消去状態Ｅとなるように、集合が消去される場合がある。次に、図２０の制御ゲート電圧シーケンスで示されるような一連のプログラミングパルスが、記憶素子を状態Ａ、Ｂ又はＣに直接的にプログラミングするために使用される。いくつかの記憶素子は状態Ｅから状態Ａにプログラムされ、他の記憶素子は状態Ｅから状態Ｂに、及び／又は、状態Ｅから状態Ｃにプログラミングされる。ＷＬｎ上で状態Ｅから状態Ｃにプログラミングするときは、ＷＬｎ下のフローティングゲートでの電荷量の変化が、状態Ｅを状態Ａにあるいは状態Ｅを状態Ｂにプログラミングするときの電圧の変化に比較して極めて大きいため、ＷＬｎ−１下の隣接フローティングゲートへの寄生結合の量は最大限となる。状態Ｅから状態Ｂにプログラミングするときは、隣接フローティングゲートへの結合の量は少なくなるが、依然として大きい。状態Ｅから状態Ａにプログラミングするときは、結合の量はさらに少なくなる。結果的に、後でＷＬｎ−１の各状態を読み出すための必要とされる補正量は、ＷＬｎ上の隣接記憶素子の状態に応じて変化する。
【００８１】
図１７は、２つの異なるページ（下側ページと上側ページ）に対してデータを記憶するマルチ状態記憶素子をプログラムする二経路技術の一例を示している。状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）の４つの状態が示されている。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下側ページが「０」を記憶し、上側ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下側ページが「１」を記憶し、上側ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることも可能であることに注意する。
【００８２】
第１プログラミング経路では、記憶素子の閾値電圧レベルは下側の論理ページにプログラムされるビットに従って設定される。そのビットが論理「１」であれば、以前に消去された結果として適切な状態にあるので閾値電圧は変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印１１００で示したように、記憶素子の閾値レベルは状態Ａになるように増大される。これによって、第１プログラミング経路を終了する。
【００８３】
第２プログラミング経路では、記憶素子の閾値電圧レベルは上側論理ページ内にプログラムされるビットに従って設定される。上側論理ページビットが論理「１」を記憶する場合、記憶素子は下側ページビットのプログラミングに依存する状態Ｅ又はＡの一方であり、どちらも上側ページビットは「１」を保持するのでプログラミングは生じない。上側ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１経路によって記憶素子が消去状態Ｅに留まっていれば第２段階で記憶素子をプログラムし、矢印１７２０で示したように閾値電圧が状態Ｃ内になるように増大させる。第１プログラミング経路の結果として記憶素子が状態Ａ内にプログラムされれば、記憶素子はさらに第２経路でプログラムされ、矢印１７１０で示したように閾値電圧が状態Ｂ内になるように増大させる。第２経路の結果は、下側ページ用のデータを変更することなく、上側ページの論理「０」を記憶するように指定した状態に記憶素子をプログラムすることである。図１６および１７の両方において、隣接するワードライン上でフローティングゲートへの結合量は最終状態に依存する。
【００８４】
一実施形態では、全ページを充填するのに十分なデータを書き込まれた場合、システムは全シーケンス書き込みを実行するように設定される。十分ではないデータが全ページに書き込まれた場合、プログラミング処理は受け取ったデータを用いて下側ページプログラミングを実行できる。次のデータを受け取ったときは、システムは上側ページをプログラミングする。さらに別の実施形態では、システムは下側ページをプログラムするモードで書き込みを開始し、ワードラインの記憶素子の全体（又は大部分）を充填するために次の十分なデータを受け取った場合、全シーケンスプログラミングモードに変換する。このような実施形態のさらなる詳細は、米国特許出願公開第２００６／０１２６３９０号、「Pipelined Programming of Non-Volatile Memories Using Early Data」、公開日２００６年６月１２日に開示されている。その全体は参照することによって本明細書に組み込まれる。
【００８５】
図１８ａ〜ｃは、前のページの隣接記憶素子に書き込んだ後で、特定のページに対してその特定の記憶素子を書き込むことによって、その特定の記憶素子に対するフローティングゲート間結合の影響を低減する不揮発性メモリをプログラムする別の方法を開示している。実装形態の一例では、不揮発性記憶素子は、４つのデータ状態を用いて記憶素子毎に２ビットのデータを記憶する。例えば、状態Ｅが消去状態であり、状態Ａ、Ｂ及びＣがプログラム状態であると仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。両方のビットは隣接する状態Ａ及びＢの間で変化するので、これは非グレイ符号化の一例である。データの物理的データ状態への他の符号化を用いることもできる。各記憶素子は２ページ分のデータを記憶する。参照のために、これらのページのデータは上側ページ及び下側ページと呼ばれるが、他のラベルを与えることもできる。状態Ａを参照すると、上側ページはビット０を記憶し、下側ページはビット１を記憶している。状態Ｂを参照すると、上側ページはビット１を記憶し、下側ページはビット０を記憶している。状態Ｃを参照すると、両方のページがビットデータ０を記憶している。
【００８６】
プログラミング処理は、２つのステップの処理である。第１ステップでは、下側ページをプログラムする。下側ページがデータ１のままである場合、記憶素子状態は状態Ｅに留まる。データが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｂ’にプログラムされる。従って、図１８ａは、状態Ｅから状態Ｂ’への記憶素子のプログラミングを示している。状態Ｂ’は暫定的状態Ｂであり、従って、検証点はＶｖｂ’として示され、Ｖｖｂより低い。
【００８７】
一実施形態では、状態Ｅから状態Ｂ’に記憶素子をプログラムした後、ＮＡＮＤストリング内の隣接記憶素子（ＷＬｎ＋１）をその下側ページに対してプログラムする。例えば、図２を見直すと、記憶素子１０６用の下側ページをプログラムした後、記憶素子１０４の下側ページをプログラムする。記憶素子１０４をプログラムした後、記憶素子１０４が状態Ｅから状態Ｂ’に上昇した閾値電圧を有していた場合、フローティングゲート間結合の影響は記憶素子１０６の見かけの閾値電圧を上昇させる。これは、図１８ｂの閾値電圧分布１８５０に示したように状態Ｂ’の閾値電圧分布を拡大する影響を有する。閾値電圧分布のこの見かけの拡大は、上側ページをプログラムする際に修正される。
【００８８】
図１８ｃは、上側ページをプログラムする工程を示している。記憶素子が消去状態Ｅであって上側ページが１に留まる場合、記憶素子は状態Ｅに留まる。記憶素子が状態Ｅであり、その上側ページデータが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ａになる。記憶素子が中間の閾値電圧分布１８５０であって上側ページデータが１に留まる場合、記憶素子は最終状態Ｂにプログラムされる。記憶素子が中間の閾値電圧分布１８５０であって上側ページデータがデータ０になる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｃになる。隣接記憶素子の上側ページプログラミングだけが所定の記憶素子の見かけの閾値電圧に影響を与えるので、図１８ａ〜ｃで示した工程はフローティングゲート間結合影響を低減する。別の状態符号化の一例は、上側ページデータが１であるとき分布１８５０から状態Ｃに移動することであり、上側ページデータが０であるとき状態Ｂに移動することである。
【００８９】
図１８ａ〜ｃは４つのデータ状態と２つのページデータに対する一例を提供するが、開示された概念は４つの状態より多い、又は少ない状態、及び２つのページとは異なるページを備えた他の実装形態に適用することもできる。
【００９０】
図１９は、不揮発性メモリをプログラミングする方法の一実施形態を示すフローチャートである。一実装形態では、記憶素子はプログラミングの前に（ブロック単位または他の単位で）消去される。ステップ１９００では、「データロード」コマンドが制御部によって発行され、入力が制御回路１２１０によって受信される。ステップ１９０５では、ページアドレスを指定するアドレスデータが制御部またはホストから復号部１２１４に入力される。ステップ１９１０では、アドレス指定されたページのプログラムデータの１ページが、プログラミング用のデータバッファに入力される。そのデータは、ラッチの適切なセットにラッチされる。ステップ１９１５では、「プログラム」コマンドが、制御部によって状態マシン１２１２に発行される。
【００９１】
「プログラム」コマンドによってトリガされることで、ステップ１９１０でラッチされたデータは、適切な選択ワードラインに印加される図２０のパルス列２０００のステップ状のプログラムパルスを用いて状態マシン１２１２によって制御される選択された記憶素子にプログラミングされる。ステップ１９２０では、プログラム電圧ＶＰＧＭが開始パルス（例えば、１２Vまたは他の値）に初期化され、状態マシン１２１２によって維持されるプログラムカウンタ（ＰＣ）がゼロに初期化される。ステップ１９２５では、ブーストが現在設定されているブーストモード（例えば、ソース側とドレイン側を同時にブースト、あるいは、ソース側を先にブースト）に基づいて適用される。現在のブーストモードは、例えば、前述したように現在選択されているワードライン位置の関数であり得る。別の方法では、ブーストモードは固定されているか、あるいは、ワードライン位置から独立している。例えば、ソース側を、全ての選択されているワードライン位置について早期にブーストすることができる。
【００９２】
ステップ１９３０では、第１のＶＰＧＭパルスが選択されたワードラインに印加され、選択されたワードラインに接続されている記憶素子のプログラミングが開始される。論理「０」が、対応する記憶素子がプログラミングされなければならないことを示す特定のデータラッチに記憶されている場合には、対応するビットラインが接地される。他方、論理「１」が、対応する記憶素子が現在のデータ状態に留まる必要があることを示す特定のラッチに記憶されている場合には、対応するビットラインがＶｄｄに接続され、プログラミングが禁止される。
【００９３】
ステップ１９３５では、選択された記憶素子の状態が検証される。選択された記憶素子の目標閾値電圧が適切なレベルに到達したことが検出されると、対応するデータラッチに記憶されるデータが論理「１」に変更される。閾値電圧が適切なレベルに到達していないことが検出されると、対応するデータラッチに記憶されるデータは変更されない。このように、対応するデータラッチに論理「１」が記憶されているビットラインは、プログラミングされる必要がない。データラッチの全てが論理「１」を記憶しているとき、状態マシンは（前述されたワイヤードＯＲ型機構を介して）全ての選択された記憶素子がプログラミングされたことを認識する。ステップ１９４０では、データラッチの全てが論理「１」を記憶しているか否かがチェックされる。データラッチの全てが論理「１」を記憶している場合、全ての選択された記憶素子がプログラミングされて検証されたため、プログラミング処理は完了し、成功となる。ステップ１９４５で「合格」のステータスが報告される。
【００９４】
ステップ１９４０で、データラッチの全てが論理「１」を記憶しているわけではないと判定されると、プログラミング処理は続行する。ステップ１９５０では、プログラムカウンタＰＣが、プログラム制限値ＰＣｍａｘに対してチェックされる。プログラム制限値の一例は２０である。ただし、他の数も使用できる。プログラムカウンタＰＣがＰＣｍａｘ未満ではない場合、プログラム処理は失敗となり、「失敗」のステータスがステップ１９５５で報告される。プログラムカウンタＰＣがＰＣｍａｘ未満である場合には、ＶＰＧＭがステップサイズだけ増加され、ステップ１９６０でプログラムカウンタＰＣは増分される。次にプロセスはステップ１９３０に戻り、次のＶＰＧＭパルスが印加される。
【００９５】
図２０は、プログラミング中に不揮発性記憶素子の制御ゲートに印加されるパルス列２０００の例、及び、パルス列中に発生するブーストモードのスイッチを示す。パルス列２０００は一連のプログラムパルス２００５、２０１０、２０１５、２０２０、２０２５、２０３０、２０３５、２０４０、２０４５、２０５０．．．を含んでおり、これらはプログラミング対象として選択されたワードラインに印加される。一実施形態では、プログラミングパルスは、１２Ｖで開始し、最大２０Ｖに達するまで連続するプログラミングパルスごとに、例えば０．５Ｖずつ増加する電圧ＶＰＧＭを有する。プログラムパルス間には検証パルスがある。例えば、検証パルスセット２００６は、３つの検証パルスを含む。いくつかの実施形態では、データが、例えば状態Ａ、Ｂ及びＣにプログラミングされている状態ごとに検証パルスが存在する。他の実施形態では、さらに多くまたはさらに少ない検証パルスが存在する。各セットの検証パルスは、例えば、Ｖｖａ、Ｖｖｂ、及び、Ｖｖｃ（図１７）、又は、Ｖｖｂ’（図１８ａ）の振幅を有し得る。
【００９６】
上述したように、ブーストモードを実現するためにワードラインに印加される電圧は、例えばプログラムパルス前、及び、プログラムパルス中等のプログラミング発生時に印加される。実際には、ブーストモードのブースト電圧は、各プログラムパルスのすこし前に開始し、各プログラムパルス後に除去できる。他方、例えば、プログラムパルス間で発生する検証プロセス中には、ブースト電圧は印加されない。代わりに、通常はブースト電圧未満である読み出し電圧が未選択のワードラインに印加される。読み出し電圧は、現在プログラミングされている記憶素子の閾値電圧が検証レベルと比較されているときに、ＮＡＮＤストリング内の既にプログラミングされた記憶素子をオンに維持するのに十分な振幅を有する。
【００９７】
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。
【図１】
2010512610.tif 000003
【図２】
2010512610.tif 000004
【図３】
2010512610.tif 000005
【図４】
2010512610.tif 000006
【図５】
2010512610.tif 000007
【図６】
2010512610.tif 000008
【図７ａ】
2010512610.tif 000009
【図７ｂ】
2010512610.tif 000010
【図８】
2010512610.tif 000011
【図９】
2010512610.tif 000012
【図１０】
2010512610.tif 000013
【図１１】
2010512610.tif 000014
【図１２】
2010512610.tif 000015
【図１３】
2010512610.tif 000016
【図１４】
2010512610.tif 000017
【図１５】
2010512610.tif 000018
【図１６】
2010512610.tif 000019
【図１７】
2010512610.tif 000020
【図１８ａ】
2010512610.tif 000021
【図１８ｂ】
2010512610.tif 000022
【図１８ｃ】
2010512610.tif 000023
【図１９】
2010512610.tif 000024
【図２０】
2010512610.tif 000025
【手続補正書】
【提出日】平成21年7月29日(2009.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶素子のセットが基板（４９０）に少なくとも部分的に形成されており、不揮発性記憶素子（４０８〜４２４）のセットがワードラインのセットに接続されており、不揮発性記憶素子のセットがワードラインのセットのうちの選択されたワードラインと接続されている少なくとも１つの不揮発性記憶素子（４１８）を含んでおり、第１領域が選択されたワードラインのソース側に存在する不揮発性記憶装置を制御する方法であって、
基板の第１領域をブーストするステップと、
選択されたワードラインのドレイン側に存在する基板の第２領域をブーストするステップ、
を有しており、
第１領域をブーストするステップが第２領域をブーストするステップより先に実行される、
ことを特徴とする方法。
【請求項２】
第１領域をブーストするステップ及び第２領域をブーストするステップ中に、選択されたワードラインのソース側のワードラインのセットのうちの少なくとも１つのワードライン（ＷＬｎ−３）に分離電圧を印加するステップをさらに有することを特徴とする請求項１に記載の方法。
【請求項３】
第１領域をブーストするステップが、選択されたワードラインのソース側のワードラインのセットのうちの少なくとも１つのワードライン（ＷＬｎ−１）に通過電圧を印加するステップを有しており、
第２領域をブーストするステップが、選択されたワードラインのドレイン側のワードラインのセットのうちの少なくとも１つのワードライン（ＷＬｎ＋１）に通過電圧を印加するステップを有する、
ことを特徴とする請求項１または２に記載の方法。
【請求項４】
不揮発性記憶素子のセットが、ソース側選択ゲート（４０６）とドレイン側選択ゲート（４２４）の間に伸びる少なくとも１つのＮＡＮＤストリング（４００）内に形成されており、
第１領域をブーストするステップ及び第２領域をブーストするステップ中に、ソース側選択ゲート及びドレイン側選択ゲートを閉じた状態に維持するステップをさらに有している、
ことを特徴とする請求項１〜３の何れか一項に記載の方法。
【請求項５】
第１領域をブーストするステップ及び第２領域をブーストするステップを含む期間の少なくとも一部の期間中に、選択されたワードラインを介して少なくとも１つの不揮発性揮発素子にプログラム電圧を印加するステップをさらに有しており、
基板の第２領域をブーストするステップが、選択されたワードラインへのプログラム電圧の印加中に継続される、
ことを特徴とする請求項１〜４の何れか一項に記載の方法。
【請求項６】
第１領域をブーストするステップ及び第２領域をブーストするステップ中に、ソース側のワードラインのセットのうちの少なくとも１つのワードラインに分離電圧を印加するステップをさらに有することを特徴とする請求項１〜５の何れか一項に記載の方法。
【請求項７】
第１領域をブーストするステップ及び第２領域をブーストするステップが、選択されたワードラインを介して少なくとも１つの不揮発性記憶素子をプログラミングするのに関連して実行され、選択されたワードラインが不揮発性記憶素子のセットのドレイン側に隣接するワードラインのセットのうちのワードラインの所定のグループの中にあり、
その後選択されたワードラインのソース側領域及びドレイン側領域のブーストを、その後選択されたワードラインを介して少なくとも１つの追加の不揮発性記憶素子をプログラミングするのに関連して同時に開始するステップをさらに有しており、
その後選択されたワードラインがワードラインの所定のグループの中にない、
ことを特徴とする請求項１〜６の何れか一項に記載の方法。
【請求項８】
ワードラインの所定のグループが、ワードラインのセットのワードラインの約２５％を含むことを特徴とする請求項７に記載の方法。
【請求項９】
基板（４９０）に少なくとも部分的に形成されている不揮発性記憶素子（４０８〜４２４）のセットと、
不揮発性記憶素子のセットと接続されており、不揮発性記憶素子のセットのうちの少なくとも１つの不揮発性記憶素子（４１８）と接続されている選択されたワードラインを含むワードライン（ＷＬ０〜ＷＬｉ）のセットと、
不揮発性記憶素子のセットと通信する１つまたは複数の制御回路（１２５０）を有しており、
１つまたは複数の制御回路が、選択されたワードラインのソース側に存在する基板の第１領域をブーストし、選択されたワードラインのドレイン側に存在する基板の第２領域をブーストし、第１領域のブーストを第２領域のブーストより先に開始する
ことを特徴とする不揮発性記憶システム。
【請求項１０】
１つまたは複数の制御回路が、第１領域及び第２領域のブースト中に、選択されたワードラインのソース側のワードラインのセットのうちの少なくとも１つのワードライン（ＷＬｎ−３）に分離電圧を印加することを特徴とする請求項９に記載の不揮発性記憶システム。
【請求項１１】
１つまたは複数の制御回路が、選択されたワードラインのソース側のワードラインのセットのうちの少なくとも１つのワードライン（ＷＬｎ−１）に通過電圧を印加することによって第１領域をブーストし、１つまたは複数の制御回路が、選択されたワードラインのドレイン側のワードラインのセットのうちの少なくとも１つのワードライン（ＷＬｎ＋１）に通過電圧を印加することによって第２領域をブーストすることを特徴とする請求項９または１０に記載の不揮発性記憶システム。
【請求項１２】
不揮発性記憶素子のセットが、ソース側選択ゲートとドレイン側選択ゲートの間に伸びる少なくとも１つのＮＡＮＤストリング（４００）内に形成されており、
１つまたは複数の制御回路が、第１領域及び第２領域のブースト中に、ソース側選択ゲート及びドレイン側選択ゲートを閉じた状態に維持する、
ことを特徴とする請求項９〜１１の何れか一項に記載の不揮発性記憶システム。
【請求項１３】
１つまたは複数の制御回路が、第１領域及び第２領域のブーストを含む期間の少なくとも一部の期間中に、選択されたワードラインを介して少なくとも１つの不揮発性記憶素子にプログラム電圧を印加し、
基板の第２領域のブーストが、選択されたワードラインへのプログラミング電圧の印加中に継続される、
ことを特徴とする請求項９〜１２の何れか一項に記載の不揮発性記憶システム。
【請求項１４】
１つまたは複数の制御回路が、第１領域及び第２領域のブースト中に、ソース側のワードラインのセットのうちの少なくとも１つのワードラインに分離電圧を印加することを特徴とする請求項９〜１３の何れか一項に記載の不揮発性記憶素子。
【請求項１５】
第１領域及び第２領域のブーストが、選択されたワードラインを介して少なくとも１つの不揮発性記憶素子をプログラミングするのに関連して実行され、選択されたワードラインが不揮発性記憶素子のセットのドレイン側に隣接するワードラインのセットのうちのワードラインの所定のグループの中にあり、
１つまたは複数の制御回路が、その後選択されたワードラインのソース側領域及びドレイン側領域のブーストを、その後選択されたワードラインを介して少なくとも１つの追加不揮発性記憶素子をプログラミングするのに関連して同時に開始し、
その後選択されたワードラインがワードラインの所定のグループの中にない、
ことを特徴とする請求項９〜１４の何れか一項に記載の不揮発性記憶システム。
【請求項１６】
ワードラインの所定のグループが、ワードラインのセットのワードラインの約２５％を含むことを特徴とする請求項１５に記載の不揮発性記憶システム。
【国際調査報告】
2010512610.tif 000026
2010512610.tif 000027