(57)【要約】歪みが強化された半導体デバイス３０とその製造方法が提供される。１つの方法において、デバイスチャネル７０、７２に歪みを誘発するために、デバイスのソース領域１０３、１０７とドレイン領域１０５、１０９とに歪み誘発半導体材料１０２、１０６が埋め込まれる。誘発された歪みを緩和しないように、ソースおよびドレイン領域に対して薄い金属シリサイドコンタクト１１２が形成される。導電性材料１１４、１１６の層が薄い金属シリサイドコンタクトに接触して選択的に蒸着され、金属化されたコンタクト１２２が導電性材料に対して形成される。
2010524259.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域７０、７２および前記チャネル領域上のゲート電極６６、６８により離間されるソース領域１０３、１０７およびドレイン領域１０５、１０９を含む歪みが強化された半導体デバイス３０を製造する方法であって、
前記ソースおよびドレイン領域に歪みを誘発する半導体材料１０２、１０６を埋め込むステップと、
前記ソースおよびドレイン領域に対して薄い金属シリサイドコンタクト１１２を形成するステップと、
前記薄い金属シリサイドコンタクトに接触して導電性材料１１４、１１６の層を選択的に蒸着するステップ、および、前記導電性材料に対して金属化されたコンタクト１２２を形成するステップと、を含む方法。
【請求項２】
導電性材料の層を選択的に蒸着する前記ステップの前に、前記薄い金属シリサイドコンタクト上に応力のかけられた金属窒化物１２６、１３０の層を蒸着するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記ゲート電極の上に応力のかけられた絶縁材料１５０、１５２の層を蒸着するステップをさらに含む、請求項１記載の方法。
【請求項４】
選択的に蒸着する前記ステップは、無電解蒸着するステップを含む、請求項１記載の方法。
【請求項５】
ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３１とを含む半導体デバイス３０を製造する方法であって、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの各々は、ソース領域１０３、１０７、ドレイン領域１０５、１０９、およびゲート電極６６、６８を含むものであって、
第１の歪み誘発半導体材料１０２を前記ＰＭＯＳトランジスタの前記ソース領域と前記ドレイン領域とに埋め込むステップと、
第２の歪み誘発半導体材料１０６を前記ＮＭＯＳトランジスタの前記ソース領域と前記ドレイン領域とに埋め込むステップと、
前記ＰＭＯＳトランジスタの前記ソース領域と前記ドレイン領域および前記ＮＭＯＳトランジスタの前記ソース領域と前記ドレイン領域に電気的に接触する薄い金属シリサイドコンタクト１１２を形成するステップと、
前記薄い金属シリサイドコンタクト上に導電層１１４、１１６を選択的に蒸着するステップと、
前記ＰＭＯＳトランジスタ上に第１の応力のかけられた絶縁材料１５０の層を蒸着するステップと、
前記ＮＭＯＳトランジスタ上に第２の応力のかけられた絶縁材料１５２の層を蒸着するステップと、を含む方法。
【請求項６】
選択的に蒸着する前記ステップは、
前記薄い金属シリサイドコンタクトと電気的に接触して応力のかけられた金属窒化物１２６、１３０の層を蒸着するステップと、
前記応力のかけられた金属窒化物の層の上に金属の層１１４、１１６を無電解蒸着するステップと、を含む請求項５に記載の方法。
【請求項７】
金属の層を無電解蒸着する前記ステップは、
シード層１１４を蒸着するステップと、
前記シード層上にコバルトおよびタングステンを含む層１１６を無電解蒸着するステップと、を含む請求項６記載の方法。
【請求項８】
第１の歪み誘発半導体材料を埋め込むステップは、
前記ＰＭＯＳトランジスタの第１のリセス９６を前記ソース領域にエッチングし、第２のリセス９８を前記ドレイン領域にエッチングするステップと、
前記第１のリセスおよび前記第２のリセスを埋め込むように、シリコンゲルマニウム１０２の層をエピタキシャル成長させるステップと、を含む請求項５記載の方法。
【請求項９】
第２の歪み誘発半導体材料を埋め込むステップは、
前記ＮＭＯＳトランジスタの第３のリセス９４を前記ソース領域にエッチングし、第４のリセス９４を前記ドレイン領域にエッチングするステップと、
前記第３のリセスおよび前記第４のリセスを埋め込むように、シリコン炭素１０６の層をエピタキシャル成長させるステップと、を含む請求項８記載の方法。
【請求項１０】
歪みのかけられたチャネル領域７０、７２により離間されたソース領域１０３、１０７およびドレイン領域１０５、１０９と、
前記歪みのかけられたチャネル領域上に薄いゲート電極６８と、
前記ソース領域および前記ドレイン領域に対する薄いシリサイドコンタクト１１２と、
前記薄いシリサイドコンタクト上に無電解めっきされた導電層１１４、１１６と、
前記ゲート電極上に応力のかけられた絶縁層１５０、１５３と、を含む、歪みが強化された半導体デバイス３０。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は、歪みが強化された半導体デバイスとその製造方法に関し、より詳細には、歪みを誘発する埋め込み領域を有する半導体デバイスと、歪みを緩和させることなくそのようなデバイスを製造する方法に関する。
【背景技術】
【０００２】
今日の集積回路（ＩＣ）の多くは、酸化金属半導体電解トランジスタ（ＭＯＳＦＥＴ）あるいは単にＭＯＳトランジスタと呼ばれることもある複数の相互接続された電界効果トランジスタ（ＦＥＴ）を用いて実装されてい。ＦＥＴには制御電極としてゲート電極と、離間されたソースおよびドレイン電極とが含まれ、この間を電流が流れる。ゲート電極に印加される制御電圧により、ソースおよびドレイン電極間のチャネルを流れる電流が制御される。
【０００３】
デバイスがオン状態のときにＭＯＳトランジスタに関連づけられる重要なパラメータとしてソースからドレインへのデバイス抵抗（オン抵抗）が挙げられる。全オン抵抗とは、チャネル抵抗と外部抵抗とを合計したものである。チャネル抵抗とは、デバイスチャネル中の多数キャリアの移動度の関数である。他のパラメータが等しい場合、移動度が高くなればチャネル抵抗は低くなる。外部抵抗としては、ソースおよびドレイン領域の各々を通しての抵抗、および、ソースおよびドレイン領域に対する接触抵抗を含む多くの要素が挙げられるが、これに限定されるものではない。チャネル領域へ歪みをかけることにより多数キャリアの移動度が増加することは周知である。縦方向に圧縮した歪みにより、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタのチャネル中の多数キャリアの正孔移動度が増加し、縦方向の引張歪みによりＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタのチャネル中の多数キャリアの電子移動度が増加する。トランジスタのソースおよびドレイン領域中に歪みを誘発する単結晶材料を埋め込むことで、そのようなチャネル歪みを誘発することができる。さらに、ソースおよびドレイン領域に接触する金属シリサイド層を形成することによって、ソースおよびドレイン領域を通しての抵抗およびソースおよびドレイン領域に対する接触抵抗を含む外部抵抗が低減されることも周知である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
残念なことに、ソースおよびドレイン領域に金属シリサイド層を形成することで、埋め込まれた材料によって生成されるチャネル領域の歪みが緩和されるという副作用が生じてしまう。外部抵抗を低減させるべく、ソースおよびドレイン領域をシリサイド化することで、歪み誘発材料を埋め込むことで実現した、チャネル抵抗を低減させる可能性がなくなってしまうおそれがある。
【０００５】
したがって、全オン抵抗が最適化された、歪みが強化された半導体デバイスを提供することが望ましい。さらに、低オン抵抗の、歪みが強化された半導体デバイスを製造する方法を提供することが望ましい。さらに、本発明のその他の望ましい特徴および特性については、添付の図面と前述した技術分野および背景技術とあわせて、以下の詳細な説明および添付の請求の範囲から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施形態によれば、歪みがかけられたチャネル領域により分離されたソース領域とドレイン領域とを有する歪みが強化された半導体デバイスが提供される。デバイスには、歪みのかけられたチャネル領域を覆うゲート電極と、ソースおよびドレイン領域に対する薄い金属シリサイドコンタクトとが含まれる。薄いシリサイドコンタクト上には無電解めっきされた導電層が形成され、ゲート電極上には応力のかけられた絶縁層が形成される。
【０００７】
さらなる実施形態によれば、歪みが強化された半導体デバイスを製造する方法が提供される。歪みを誘発する半導体材料がデバイスのソースおよびドレイン領域中に埋め込まれて、該デバイスのチャネルに歪みが誘発される。誘発される歪みを緩和しないように、ソースおよびドレイン領域に対して薄い金属シリサイドコンタクトが形成される。この薄い金属シリサイドコンタクトに接触して導電材料の層が選択的に蒸着され、金属化されたコンタクトが導電材料に対して形成される。
【０００８】
以下、本発明を添付の図面と併せて説明する。ここでは、同じ参照符号は同様の要素を表す。
【図面の簡単な説明】
【０００９】
【図１】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図２】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図３】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図４】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図５】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図６】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図７】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図８】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図９】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図１０】各種実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図１１】図１〜８とともに別の実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図１２】図１〜８とともに別の実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図１３】図１〜８とともに別の実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図１４】図１〜８とともに別の実施形態に従う、歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図１５】図１〜１０あるいは図１〜１４とともにさらに別の実施形態に従う歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【図１６】図１〜１０あるいは図１〜１４とともにさらに別の実施形態に従う歪みが強化されたＭＯＳデバイスとその製造方法の断面図。
【発明を実施するための形態】
【００１０】
以下の詳細な説明は本質的には単なる例であって、本発明あるいは本発明の応用および用途を制限することを意図するものではない。さらに、先行する技術分野、背景技術、概要あるいは以下の詳細な説明で示される明示的あるいは黙示的理論のいずれによっても拘束されることを意図しない。
【００１１】
図１から図１６に、応力のかけられたＭＯＳデバイス３０と、そのようなＭＯＳデバイスを各種の実施形態に従って製造する方法ステップとを示す。このような例示的実施形態では、応力のかけられたＭＯＳデバイス３０は、相補型ＭＯＳ（ＣＭＯＳ）デバイスであり、ここに示すのは、単一のＮＭＯＳトランジスタ３１と単一のＰＭＯＳトランジスタ３３である。以下の説明から明らかになるように、各種の実施形態は、移動度が強化されたＮＭＯＳトランジスタ、および／あるいは、同じく移動度が強化されたＰＭＯＳトランジスタの製造してオン抵抗特性が優れた半導体デバイスを実現させることに関するものである。当業者であれば、本発明をＣＭＯＳデバイス、単一チャネルのＮＭＯＳデバイス、あるいは単一チャネルのＰＭＯＳデバイスに応用することができることが分かるであろう。実施形態に従って製造された応力のかけられたＭＯＳデバイスから形成される集積回路には、デバイス３０などの多数のデバイスが含まれ、さらに、応力のかけられたＰＭＯＳトランジスタ、応力のかけられていないＰＭＯＳトランジスタ、および、応力のかけられたＮＭＯＳトランジスタと応力のかけられていないＮＭＯＳトランジスタの両方が含まれてもよい。
【００１２】
ＭＯＳトランジスタの製造においての各種のステップは周知であるので、簡略化のために、本文では従来のステップを簡潔に説明するか、周知のプロセスの詳細を説明することなく、全体的に省くものとする。「ＭＯＳデバイス」という用語は、正確には、金属ゲート電極と酸化ゲート絶縁体とを有するデバイスのことを指すが、本用語は、本文を通して、ゲート絶縁体（酸化物であるか他の絶縁体であるかを問わない）上と半導体基板上に順に位置決めされる導電性ゲート電極（金属であるか他の導電性材料であるかを問わない）を含む半導体デバイスのことを指すものとする。
【００１３】
図１の断面図に示すように、実施形態に従った、応力のかけられたＭＯＳデバイス３０の製造は、表面３２を有する半導体基板３６を提供することから開始する。半導体基板はどのような単結晶半導体材料であってもよいが、単結晶シリコン基板であるのが好ましく、その場合、「シリコン基板」および「シリコン層」との用語は、本文では一般的に半導体業界で使用される、相対的に純粋なシリコン材料を包含するように用いられる。本文では、半導体基板３６はシリコン基板と称される。これは、考察を容易にするものであって、これに限定されるものではない。当業者であれば、半導体基板３６はさらに、例えばシリコンゲルマニウム（ＳｉＧｅ）、シリコン炭素（ＳｉＣ）、ガリウム砒素などの他の半導体材料から形成されてもよいことが分かるであろう。シリコン基板３６は、バルクシリコンウェハ（図示せず）であってもよいし、絶縁層３５の上に薄いシリコン層３４が設けられ、これがシリコンキャリアウェハ３７によって支えられたものであってもよい（シリコン−オン−インシュレータあるいはＳＯＩとして一般に知られている）。図示しているように、半導体基板３６はＳＯＩウェハであるのが好ましいが、これに限定されるものではない。単結晶シリコンから形成されるか他の単結晶半導体材料から形成されるかを問わず、基板３６を形成する単結晶材料と特に薄い層３４とは、基板がＳＯＩ基板の場合に、その材料の結晶構造に関連づけられる格子定数によって特徴づけられる。
【００１４】
ＣＭＯＳデバイスを製造するには、薄いシリコン層３４の一部をＰ型不純物ドーパント（Ｎウェル３８）でドープしてＮチャネルＭＯＳトランジスタ３１を形成し、残りの部分をＮ型不純物ドーパント（Ｎウェル３９）でドープしてＰチャネルＭＯＳトランジスタ３３を形成する。このＰウェルおよびＮウェルは、例えばイオン注入によって適切な導電度にまでドープしてもよい。半導体基板にシャロートレンチアイソレーション（ＳＴＩ）４０あるいは他の電気的なアイソレーションが形成される。アイソレーションは、実装される回路機能に要求されるように個々のデバイスを電気的に絶縁すべく、薄いシリコンの層３４を通って絶縁層３５にまで延びるのが好ましい。周知のように、ＳＴＩの形成のために使用可能なプロセスが多数知られており、ここでは処理を詳細に記載する必要はない。概して、ＳＴＩには、半導体基板の表面にまでエッチされ、その後絶縁材料で充填されるシャロートレンチが含まれる。絶縁材料でトレンチが充填された後、その表面は通常、化学機械研磨（ＣＭＰ）などによって平坦化される。
【００１５】
再度図１を参照すると、薄いシリコン層３４の表面にゲート絶縁体６０の層が形成される。ゲート絶縁体は、酸化雰囲気でシリコン基板を熱することで形成される熱成長二酸化シリコンであってもよく、酸化シリコン、窒化シリコン、ＨｆｘＳｉｙＯｚなどの高誘電率絶縁体などの、蒸着された絶縁体であってもよい。蒸着された絶縁体は、例えば、化学気相蒸着（ＣＶＤ）法、低圧化学気相蒸着（ＬＰＣＶＤ）法あるいはプラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）法などによって蒸着されてもよい。図１に示すように、ゲート絶縁体６０は、シリコン層の表面だけに成長する熱成長二酸化シリコンであってもよい。ゲート絶縁体材料の厚みは、通常は１〜１０ナノメートル（ｎｍ）である。半導体基板がシリコン以外の半導体材料である場合に特に、ゲート絶縁体を蒸着するのが有利な応用もある。一実施形態によると、多結晶シリコンなどの、ゲート電極形成材料６２の層がゲート絶縁体の層に蒸着される。考察を簡単にするために、以下に、ゲート電極形成材料の層を多結晶シリコン層と呼ぶことにするが、これに限定されるものではなく、当業者であれば金属あるいは他の導電性材料を使用してもよいことは分かるであろう。多結晶シリコンの層は、ドープされていない多結晶シリコンとして蒸着され、その後、イオン注入によって不純物ドープされるのが好ましい。多結晶シリコン材料を、例えば、シランを水素還元することで、ＬＰＣＶＤで約１００〜１２０ｎｍの厚みにまで蒸着することができる。酸化シリコン、窒化シリコン、酸窒化シリコンなどのハードマスク材料の層６４は、多結晶シリコンの表面に蒸着される。ハードマスク材料を同じくＬＰＣＶＤによって約５０ｎｍの厚みにまで蒸着することができる。
【００１６】
図２の断面図に示すように、ＭＯＳトランジスタゲート電極６６と６８とを形成するために、多結晶シリコン６２の層と、ハードマスク材料６４の層とがフォトリソグラフィカルにパターン形成される。ゲート電極６６は、薄いシリコン層３４のＰウェル３８部分の上に形成される。このＰウェルにおいて、ＮＭＯＳトランジスタ３１のチャネルが表面３２に形成される。同様に、ゲート電極６８はＮウェル３９部分の上に形成される。このＮウェルにおいて、ＰＭＯＳトランジスタ３３のチャネル７２が同じく表面３２に形成される。多結晶シリコンは例えばＣｌやＨＢｒ／Ｏ２化学物質でプラズマエッチングされることにより所望のパターンにエッチされ、また、ハードマスクはＣＨＦ３、ＣＦ４あるいはＳＦ６化学物質でプラズマエッチングすることによりエッチされてよい。
【００１７】
一実施形態によれば、ゲート電極をパターニング後に、酸化雰囲気において多結晶シリコンゲート電極を熱することにより、酸化シリコンの薄い層７４がゲート電極６６の対向するサイドウォール７５および８５に熱成長し、酸化シリコンの薄い層７６がゲート電極の対向するサイドウォール７７および８７に熱成長する。層７４と７６とは約２〜５ｎｍの厚みにまで成長させてもよい。ゲート電極６６と６８、および層７４と７６とをイオン注入マスクとして使用し、ＮＭＯＳトランジスタ３１のソース８１およびドレイン８２延長部とＰＭＯＳトランジスタ３３のソース８３およびドレイン８４延長部とを形成するようにする。ＮＭＯＳトランジスタ３１のソースおよびドレイン延長部は、砒素イオン注入により形成され、ＰＭＯＳトランジスタ３３のソースおよびドレイン延長部はホウ素イオン注入により形成されてもよい。ソースおよびドレイン延長部の形成において考えられる必要性およびその形成方法は周知であるので、本文では詳細に説明する必要はない。例示していないが周知のように、パターン形成されたフォトレジストの層を、ＰＭＯＳトランジスタのソースおよびドレイン延長部を注入する間にＰウェル領域をマスキングするために用いてもよく、またパターン形成されたフォトレジストのもう一方の層を、ＮＭＯＳトランジスタのソースおよびドレイン延長部を注入する間にＮウェル領域をマスキングするために用いてもよい。
【００１８】
図３に図示しているように、一実施形態によれば、ゲート電極６６の対向するサイドウォール７５、８５上の薄い酸化物層７４の上にサイドウォールスペーサ７９が形成され、ゲート電極６８上の対向するサイドウォール７７、８７上の薄い酸化物層７６の上にサイドウォールスペーサ８０が形成される。サイドウォールスペーサは、絶縁材料の層をゲート電極にわたって蒸着し、その後、例えばＣＨＦ３、ＣＦ４、あるいはＳＦ６化学物質を用いて反応性イオンエッチング（ＲＩＥ）によって層を異方性エッチングすることで、例えば窒化シリコン、酸化シリコンなどの絶縁材料から形成されてもよい。サイドウォールスペーサ７９および８０、ゲート電極６６および６８、ゲート電極の上面のハードマスク、およびＳＴＩ４０をエッチマスクとして使用して、Ｎチャネルゲート電極６６の対向するエッジと離間し自己整合してシリコン基板のリセスあるいはトレンチ９２と９４をエッチし、Ｐチャネルゲート電極６８の対向するエッジと離間し自己整合してリセス９６と９８とをエッチするようにする。リセスは、ソースおよびドレイン延長部にまで延びていて、チャネル７０および７２の端部と交差する。リセスは、例えばＨＢｒ／Ｏ２やＣｌ化学物質を用いた反応性イオンエッチングによって異方性エッチがなされてもよい。ＳＯＩ基板上に応力のかけられたＭＯＳデバイス３０が形成されれば、リセスは薄いシリコン層３４までエッチされるが、層全体の厚みにまでエッチが及ぶことはない。後続のエピタキシャル成長ステップのための核形成サイトとしての役割を果たすべく、リセスの底部において、少なくとも、薄い層３４の一部が残される。
【００１９】
図４に図示しているように、酸化シリコンの層などのマスキング層１００を蒸着およびパターニングすることで一実施形態に従う方法が継続される。マスキング層は、例えば、けい酸エチル（tetraethylorthosilicate (TEOS)）ソースからＬＰＣＶＤによって約５０ｎｍの厚みにまで蒸着されてもよい。例えば、従来のフォトレジストパターニングとエッチングステップを用いてマスキング層１００をパターン形成し、ＰＭＯＳトランジスタ３３から該層が除去される一方で、ＮＭＯＳトランジスタ３１上の層は保持される。
【００２０】
図５に示すように、本実施形態に従う方法は、薄いホストシリコン層３４よりも格子定数の大きい単結晶半導体材料１０２でリセス９６および９８を埋め込むことで継続される。好適には、半導体材料１０２は、選択的に成長される埋め込まれたエピタキシャルシリコンゲルマニウム（ＳｉＧｅ）である。このＳｉＧｅは、結晶格子サイトでシリコンをゲルマニウムで置換している、約１０〜２５原子百分率のゲルマニウムを含むものである。埋め込まれた半導体材料がエピタキシャル成長することで、リセス９６および９８の底部において、薄いシリコン層３４の残りの部分が核を成す。マスキング材料１００、サイドウォールスペーサ８０、ハードマスク材料６４およびＳＴＩ４０はリセス９６と９８以外の領域においての選択的成長を遅らせる。
【００２１】
シリコンホスト上のＳｉＧｅなどの材料を選択的にエピタキシャル成長させる方法は周知であり、本文に記載する必要はない。ＳｉＧｅの格子定数はシリコンの格子定数よりも大きく、矢印１７２に示すように、トランジスタチャネル７２に縦方向の圧縮歪みを生成する。この縦方向の圧縮応力により、チャネル中の多数キャリアの正孔移動度が高まり、これによりＰチャネルＭＯＳトランジスタ３３のパフォーマンスが向上する。ホウ素などのＰ型の導電性を決定する不純物でＳｉＧｅを不純物ドーピングして、ＰＭＯＳトランジスタ３３のソース８３およびドレイン８４延長部に電気的に結合されたソース１０３およびドレイン１０５を形成するようにしてもよい。この不純物ドーピングは、選択的エピタキシャル成長の間にインサイチュドープによって、あるいは後続のイオン注入によって実現することができる。
【００２２】
ＰＭＯＳトランジスタ３３のチャネルに応力をかけるために、図４および５に例示したステップを適宜変更して繰り返し行い、図６および７に示すＮＭＯＳトランジスタ３１のチャネル７０中の多数キャリア電子の移動度を高めるようにしてもよい。図６に示すように、ＮＭＯＳトランジスタ３１から層を除去する一方でＰＭＯＳトランジスタ３３上の層を保持するように、パターン形成されたマスキング層１００が除去され、マスキング層１０４が蒸着されてパターン形成される。層１０４は、マスキング層１００と同様の組成から形成されるとともに、同じやり方で蒸着されパターン形成されてよい。
【００２３】
図７に示すように、本実施形態に従う方法は、薄いホストシリコン層３４よりも格子定数の小さな単結晶半導体材料１０６でリセス９２および９４を埋め込むことで継続される。半導体材料１０６は好適には、選択的に成長する埋め込まれたエピタキシャルシリコン炭素（ＳｉＣ）であり、ＳｉＣは結晶格子サイトでシリコンを炭素で置換している、約１〜４原子百分率の炭素を含むものである。埋め込まれた半導体材料がエピタキシャル成長することで、リセス９２および９４の底部において薄いシリコン層３４の残りの部分が核を成す。マスキング材料１０４、サイドウォールスペーサ７９、ハードマスク材料６４およびＳＴＩ４０がリセス９２と９４以外の領域においての選択的成長を遅れさせる。
【００２４】
シリコンホスト上のＳｉＣなどの材料を選択的にエピタキシャル成長させる方法は周知であり、本文に記載する必要はない。ＳｉＣはシリコンよりも格子定数が小さく、矢印１７０に示すように、トランジスタチャネル７０に縦方向の引張応力を生成する。この縦方向の引張応力により、チャネル中の多数キャリアの電子移動度が増加し、これによりＮＭＯＳトランジスタ３１のパフォーマンスが向上する。ヒ素やリンなどのＮ型の導電性を決定する不純物でＳｉＣを不純物ドーピングして、ＮＭＯＳトランジスタ３１のソース８１およびドレイン８２延長部に電気的に結合されたソース１０７およびドレイン１０９を形成するようにしてもよい。この不純物ドープは、選択的エピタキシャル成長の間にインサイチュドーピングによって、あるいは後続のイオン注入によって実現することができる。当業者であれば、図６および７に示した方法ステップを図４および５に示したステップの前に実行してもよいことが分かるであろう。
【００２５】
一実施形態によれば、上記方法は、マスキング層１０４とサイドウォールスペーサ７９および８０とを除去することで継続される。ハードマスク材料の層６４は、この時点で一部あるいは全体的に除去されてもよいが、本実施形態では、ハードマスクは除去されない。図８に示すように、本実施形態では、新たなサイドウォールスペーサ１０８はゲート電極６６の対向するサイドウォール７５と８５とに形成され、新たなサイドウォールスペーサ１１０は、ゲート電極６８の対向するサイドウォール７７と８７とに形成される。例えば、新たなサイドウォールスペーサは、酸化シリコン、窒化シリコンなどの絶縁材料の層をＰＥＣＶＤやＬＰＣＶＤによって蒸着し、さらに、例えば、反応性イオンエッチングによって該層を異方性エッチングすることによって形成されてもよい。
【００２６】
従来の処理では、厚い金属シリサイド層がソースおよびドレイン領域の表面に、ソースおよびドレイン領域のバルクにまで延びて形成される。ソースおよびドレイン領域にわたっての抵抗を低減し、さらに、ソースおよびドレイン領域に対する接触抵抗を低減することによってトランジスタの外部抵抗を低減するために厚いシリサイドが必要であると考えられていた。残念なことに、厚い金属シリサイド層を形成することで、埋め込まれたＳｉＧｅおよび／あるいはＳｉＣによりチャネル領域にかけられる応力が緩和されてしまい、その結果、材料を埋め込むことで増加した移動度が低減してしまう。本発明の一実施形態によれば、厚い金属シリサイド層に伴う問題は、薄い金属シリサイド層を代わりに形成することで克服される。この薄い金属シリサイド層は、ソースおよびドレイン領域に接触しており、さらにゲート（所望の回路機能を実装するために必要とされる）電極に幾分か接触している場合もある。ゲート電極に接触している場合は、ハードマスク層が除去されている場合であり、ハードマスク層が除去された部分でゲート電極と接触する。「薄い金属シリサイド層」とは、ソースおよびドレイン領域にまで延びていて、深度が約５ｎｍあるいはそれ以下の金属シリサイドの層のことである。
【００２７】
薄い金属シリサイド層は、シリサイドを形成する金属の層（図示せず）を蒸着し、この金属を高速熱アニール（ＲＴＡ）などによって加熱して露出したシリコン（ソースおよびドレイン領域中のＳｉＧｅおよび／あるいはＳｉＣおよび場合によっては多結晶シリコンゲート電極）と反応させることで形成される。シリサイドを形成する金属は、例えば、コバルト、ニッケル、レニウム、ルテニウム、パラジウム、あるいはこれらの金属の合金であってよく、コバルトあるいはニッケルであるのが好ましい。シリサイドを形成する金属は、例えば、スパッタリングによって約５〜３０ｎｍの厚みにまで蒸着されてよい。シリサイド層１１２は、薄いシリサイドを形成する金属の層を用いることで、ソースおよびドレイン領域において深度を５ｎｍ未満に形成する。薄い金属シリサイド層は、埋め込まれたエピタキシャル成長材料により生じる歪み効果をほとんど低減させないことがわかっている。サイドウォールスペーサあるいはＳＴＩ４０に蒸着された、シリサイド形成金属などの露出したシリコンに接触しないシリサイド形成金属はいずれも、シリサイドを形成するためのＲＴＡの間は反応せず、その後、Ｈ２Ｏ２／Ｈ２ＳＯ４あるいはＨＮＯ３／ＨＣｌ溶液でウェットエッチングすることで除去されてもよい。 
【００２８】
金属シリサイド層は薄いために、従来の接触プラグ技術だけではソースおよびドレイン領域と確実に電気的に接触させることは困難である。従来の接触プラグ技術（図示せず）では、ＣＶＤシリコン酸化物などの誘電材料の層が金属シリサイドとゲート電極構造にわたって蒸着されていた。誘電材料は、化学機械平坦化（ＣＭＰ）技術により平坦化されることができた。次いで金属シリサイドの一部を露出するように、コンタクト開口部が誘電材料にまでエッチされていた。チタンの層などのコンタクト層はコンタクト開口部を通り、ソースおよびドレイン領域に形成される金属シリサイドの表面にまで蒸着されていた。チタンの蒸着後に、窒化チタン層などの導電性バリア層が形成され、次いでタングステンプラグが形成されていた。Ｔｉ／ＴｉＮ／Ｗ接触プラグ構造を加熱すると、埋め込まれたソースおよびドレイン領域中の応力を緩和するおそれのあったチタンシリサイド層が形成されていた。さらに、このＴｉＮ層は、特に小さなコンタクト開口部では、シート抵抗が相対的に高くてもよい。
【００２９】
本方法の一実施形態によれば、従来の接触プラグ技術に伴う問題は、薄い金属シリサイド層１１２に接触する導電性材料の層を選択的に蒸着することで回避される。図９に示すように、好適には、薄い金属シリサイド層１１２に薄いシード層１１４が選択的に蒸着され、次いで、金属の、あるいは他の導電性材料の厚い層１１６がシード層に選択的に蒸着される。シード層１１４は、例えば、１つの単分子層から約３ｎｍまでの範囲の厚みのパラジウムの層であってよい。パラジウムの層は、好適には、酢酸パラジウムおよび酢酸の溶液から無電解蒸着によって蒸着される。好適には、シード層に選択的に蒸着される導電性材料層１１６は、コバルトおよびタングステン金属層である。蒸着および耐性における均一性および選択性を向上させるように、ホウ素および／またはリンを層１１６に加えてもよい。厚い層１１６は、硫酸コバルト七水和物、タングステン酸アンモニウム、および次亜リン酸ナトリウムなどの溶液から、場合によっては緩衝材、錯化剤およびｐＨバランスを付加して、無電解蒸着によって選択的に蒸着されるのが好ましい。ジメチルアミンボランなどの化学物質をホウ素のソースとして加えてもよい。
【００３０】
本用途のための、既に商品化されている他の無電解蒸着溶液は無電解めっき蒸着装置の販売者より入手可能である。そのような溶液を用いると、約６５℃から約７５℃の温度の溶液で１５〜４０分間で約２５〜５０ｎｍの厚みでシード層１１４に厚い金属層１１６を選択的に蒸着することができる。正確な蒸着時間と温度とは、使用される特定の蒸着溶液と特定の蒸着装置とに応じて変わる。好適な方法では、シード層１１４は好ましくは無電解蒸着プロセスにより蒸着されたパラジウムであり、厚い層１１６は、少なくともコバルトおよびタングステンを含む金属層である。このような材料および処理が好まれるものの、本発明はこのような材料や無電解蒸着処理に限定されることはない。その他の導電性材料およびその他の選択的蒸着技術を用いてもよい。例えば、厚い層は選択的ＣＶＤ技術によって蒸着された純粋なタングステンであってもよい。
【００３１】
図１０に示すように、一実施形態によれば上記方法は、絶縁層１１８を蒸着することにより従来の方法で継続される。絶縁層１１８は多くの場合に層間絶縁層（ＩＬＤ）と称されるものであり、例えば、化学気相蒸着技術の１つにより蒸着された酸化シリコンの層である。絶縁層１１８の表面は、例えばＣＭＰなどで平坦化されるのが好ましく、また、コンタクト開口部１２０は平坦化された層までエッチされ、ソースおよびドレイン領域にわたって蒸着された厚い導電層１１６の一部が露出される。導電性金属層へのコンタクトとソースおよびドレイン領域へのコンタクトとを順に形成すべく、コンタクト開口部１２０は、アルミニウムや銅、あるいはその合金などの金属１２２で埋め込まれるか、ドープされた多結晶シリコンなどの他の導電性材料により埋め込まれる。ＩＬＤ層を形成し、パターニングし、コンタクト開口部を埋め込む方法ステップは半導体デバイス製造の当業者たちには周知であるので、詳細に説明する必要はない。図示していないが、実装される集積回路の適切な回路機能を実現するために、さらなる層間絶縁材料層、付加的な相互接続金属化層などを適用してパターン形成してもよい。
【００３２】
別の実施形態によれば、歪みが強化されたＭＯＳデバイス３０を製造する上記方法は、図１〜８に示したものと同じ方法ステップを実行することにより開始する。図１１に示すように、薄い金属シリサイド層１１２（図８）を形成後に、絶縁材料１２４の層が蒸着されてパターン形成される。絶縁材料の層は、例えば、ＴＥＯＳソースからＣＶＤプロセスにより蒸着された酸化シリコンの層であってもよい。絶縁材料の層は、従来のフォトレジストパターニングおよびエッチングステップによりパターン形成されてもよい。パターン形成された絶縁材料は、ＰＭＯＳトランジスタ３３から除去され、ＮＭＯＳトランジスタ３１上の材料は保持される。
【００３３】
図１２に示すように、本実施形態は、ＰＭＯＳトランジスタ３３のソース領域１０３およびドレイン領域１０５の金属シリサイド層と電気的に接触する圧縮され応力のかけられた導電性金属窒化物層１２６を選択的に蒸着することにより継続される。導電性金属窒化物は、例えば、チタン、バナジウム、コバルト、あるいはニッケルの窒化物であってよい。導電性金属窒化物は、例えば、無電解蒸着プロセスにより蒸着されてもよい。窒化物を圧縮され応力のかけられた層として蒸着することができるように蒸着パラメータを調整してもよい。例えば、蒸着温度と反応組成とを適宜調整することができる。さらに、応力状態を調整するために、後蒸着ＵＶアニールを実行してもよい。
【００３４】
図１３に示すように、パターン形成された絶縁層１２４は除去され、別の絶縁層１２８が蒸着されパターン形成される。絶縁層１２８の材料は、絶縁層１２４と同様のものであってよい。絶縁層１２８は、ＮＭＯＳトランジスタ３１上の層を除去し、ＰＭＯＳトランジスタ３３上の層を保持するように、従来のフォトレジストパターニングおよびエッチングでパターン形成およびエッチングされる。
【００３５】
図１４に示すように、本実施形態に従う上記方法は、ＮＭＯＳトランジスタ３３のソース領域１０７およびドレイン領域１０９上の薄い金属シリサイド層１１２と電気的に接触する引張応力のかけられた金属窒化物層１３０を選択的に蒸着することによって継続される。この引張応力のかけられた金属窒化物層は、ＰＭＯＳトランジスタ３３に蒸着されたものと同じ金属窒化物から選択されてよい。応力のかけられた金属窒化物１３０は、好ましくは、無電解蒸着プロセスにより蒸着される。この場合も、引張応力のかけられた層として層を蒸着するために蒸着条件が調整される。金属窒化物層１３０を選択的に蒸着後、パターン形成された絶縁層１２８が除去される。引張応力のかけられた金属窒化物層をＮＭＯＳトランジスタ３１のソースおよびドレインに形成し、圧縮応力のかけられた金属窒化物層をＰＭＯＳトランジスタ３３のソースおよびドレインに形成することで、これらのトランジスタのチャネルにかけられる歪みが増加し、この結果、トランジスタチャネル中の多数キャリアの移動度が増加する。当業者であれば、金属窒化物層１２６および１３０を蒸着する順序を逆にしてもよいことがわかるであろう。
【００３６】
本実施形態に従う方法は、シード層１１４が薄い金属シリサイド層１１２に直接的に蒸着されるのではなくて、金属窒化物層１２６および１３０に選択的に蒸着されるという点を除いて、図９および１０に示すものと同じやり方で継続される。
【００３７】
図１５および１６に示すように、さらに別の実施形態によれば、蒸着された厚い金属層１１６とゲート電極６６および６８の上にデュアル応力ライナ(dual stress liner)が蒸着される。図１０に戻ると、選択的に蒸着された厚い導電層１１６が薄い金属シリサイド層１１２に蒸着されるか金属窒化物層１２６および１３０に蒸着されるかを問わず、従来のＩＬＤ層を蒸着するかわりに、応力のかけられた絶縁材料１５０の層が、好ましくは応力のかけられた窒化シリコンの層が蒸着される。一実施形態では、応力のかけられた絶縁材料１５０の層は、圧縮応力のかけられた窒化シリコン層である。図１５に示すように、ＮＭＯＳトランジスタ３１上の圧縮応力のかけられた絶縁材料を除去し、ＰＭＯＳトランジスタ３３上の圧縮応力のかけられた絶縁材料を保持するように、層１５０がパターン形成される。
【００３８】
図１６に示すように、本実施形態によれば、方法は、応力のかけられた別の絶縁材料層１５２を蒸着することにより継続される。この層は、引張応力のかけられた絶縁材料層であり、引張応力のかけられた窒化シリコン層であるのが好ましい。ＰＭＯＳトランジスタ３３上の層部分を除去し、ＮＭＯＳトランジスタ３１上の部分を保持するように、層１５２がパターン形成される。圧縮応力のかけられた窒化シリコンの層および引張応力のかけられた窒化シリコンの層は両方とも、例えば、ジクロロシラン（dichlorosilane）およびアンモニアを含む反応物質からＬＰＣＶＤあるいはＰＥＣＶＤによって蒸着されてよい。周知のように、引張応力のかけられたライナか圧縮応力のかけられたライナを蒸着するために、蒸着条件、反応物質および反応物質の流れを調整することができる。ＰＭＯＳトランジスタ３３上の圧縮応力のかけられた絶縁ライナはチャネル７２の縦方向の圧縮応力を増加するように機能し、これにより該チャネル中の多数キャリア正孔の移動度が増加する。ＮＭＯＳトランジスタ３１上の引張応力のかけられたライナはチャネル７０の縦方向の引張応力を増加するように機能し、これにより該チャネル中の多数キャリア電子の移動度が増加する。圧縮および引張応力のかけられた絶縁層の、パターン形成された層は、酸化シリコン層などの絶縁層により覆われ、デバイスは図１０に示したものと同様のやり方で完成されてよい。
【００３９】
これまでの詳細な説明において少なくとも１つの実施例を示してきたが、多くのバリエーションが存在することはわかるであろう。さらに、例示的な実施形態は単なる例であって、本発明の範囲、応用性あるいは構造をいかようにも限定することを意図しないことがわかるであろう。むしろ、これまでの詳細な説明は当業者たちに例示的実施形態を実行するための便利なロードマップを提供するであろう。添付の請求項および法的等価物で説明されているような発明の範囲から逸れることなく、要素の配置および機能において各種の変更ができることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成21年12月14日(2009.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
表面３２を有する半導体基板３６を含むとともに歪みが強化された半導体デバイス３０を製造する方法であって、前記半導体デバイス３０は、前記半導体基板３６のチャネル領域７０、７２により離間されて前記半導体基板３６に形成されたソース領域１０３、１０７とドレイン領域１０５、１０９と、前記半導体基板３６の前記チャネル領域７０、７２と前記表面３２とを覆うゲート電極６６、６８と、を含むものであり、、
前記ソース１０３、１０７およびドレイン領域１０５、１０９に歪みを誘発する半導体材料１０２、１０６を埋め込むステップと、
シリサイド形成金属の実質的に平坦な薄い層を前記ソース領域１０３、１０７及びドレイン領域１０５、１０９領域上に蒸着し、かつ、前記ソース１０３、１０７領域及びおよびドレイン１０５、１０９領域に直接沿って薄い金属シリサイドコンタクト１１２を形成するステップと、
前記表面３２を覆うと共に前記薄い金属シリサイドコンタクト１１２に接触している導電性材料１１４、１１６の層を選択的に蒸着するステップ、および、
前記導電性材料１１４、１１６に対して金属化されたコンタクト１２２を形成するステップと、を含む方法。
【請求項２】
導電性材料の層を選択的に蒸着する前記ステップの前に、前記薄い金属シリサイドコンタクト上に応力のかけられた金属窒化物１２６、１３０の層を蒸着するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記ゲート電極の上に応力のかけられた絶縁材料１５０、１５２の層を蒸着するステップをさらに含む、請求項１記載の方法。
【請求項４】
選択的に蒸着する前記ステップは、無電解蒸着するステップを含む、請求項１記載の方法。
【請求項５】
表面３２を有する半導体基板３６とＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３１とを含む半導体デバイス３０を製造する方法であって、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの各々は、前記半導体基板３６に形成されたソース領域１０３、１０７、及び前記半導体基板３６に形成されたドレイン領域１０５、１０９、および、前記半導体基板３６の表面を覆うとともに前記半導体基板３６にチャネルを形成するゲート電極６６、６８を含むものであって、
第１の歪み誘発半導体材料１０２を前記ＰＭＯＳトランジスタの前記ソース領域と前記ドレイン領域とに埋め込むステップと、
第２の歪み誘発半導体材料１０６を前記ＮＭＯＳトランジスタの前記ソース領域と前記ドレイン領域とに埋め込むステップと、
ソース領域１０３、１０７及びドレイン領域１０５、１０９の表面上にシリサイド形成金属の実質的に平坦で薄い層を蒸着し、かつ、加熱を行って、前記ＰＭＯＳトランジスタの前記ソース領域及びドレイン領域の表面及び前記ＮＭＯＳトランジスタの前記ソース領域及びドレイン領域に直接沿うとともに前記ＰＭＯＳトランジスタの前記ソース領域と前記ドレイン領域および前記ＮＭＯＳトランジスタの前記ソース領域と前記ドレイン領域に電気的に接触する薄い金属シリサイドコンタクト１１２を形成し、これにより、前記ソース領域１０３，１０７及びドレイン領域１０５、１０９内の前記埋め込まれた第１及び第２の歪み誘発半導体材料１０２、１０６によって前記チャネル領域７０、７２に誘発された歪みが緩和されないようにされたステップと、
前記表面３２と前記薄い金属シリサイドコンタクト１１２上に導電層１１４、１１６を選択的に蒸着するステップと、
前記ＰＭＯＳトランジスタ上に第１の応力のかけられた絶縁材料１５０の層を蒸着するステップと、
前記ＮＭＯＳトランジスタ上に第２の応力のかけられた絶縁材料１５２の層を蒸着するステップと、を含む方法。
【請求項６】
選択的に蒸着する前記ステップは、
前記薄い金属シリサイドコンタクトと電気的に接触して応力のかけられた金属窒化物１２６、１３０の層を蒸着するステップと、
前記応力のかけられた金属窒化物の層の上に金属の層１１４、１１６を無電解蒸着するステップと、を含む請求項５に記載の方法。
【請求項７】
金属の層を無電解蒸着する前記ステップは、
シード層１１４を蒸着するステップと、
前記シード層上にコバルトおよびタングステンを含む層１１６を無電解蒸着するステップと、を含む請求項６記載の方法。
【請求項８】
第１の歪み誘発半導体材料を埋め込むステップは、
前記ＰＭＯＳトランジスタの第１のリセス９６を前記ソース領域にエッチングし、第２のリセス９８を前記ドレイン領域にエッチングするステップと、
前記第１のリセスおよび前記第２のリセスを埋め込むように、シリコンゲルマニウム１０２の層をエピタキシャル成長させるステップと、を含む請求項５記載の方法。
【請求項９】
第２の歪み誘発半導体材料を埋め込むステップは、
前記ＮＭＯＳトランジスタの第３のリセス９４を前記ソース領域にエッチングし、第４のリセス９４を前記ドレイン領域にエッチングするステップと、
前記第３のリセスおよび前記第４のリセスを埋め込むように、シリコン炭素１０６の層をエピタキシャル成長させるステップと、を含む請求項８記載の方法。
【請求項１０】
表面３２を有する半導体基板３６を有し、
前記半導体基板３６内に埋め込まれて歪みを誘発する半導体材料１０２、１０６をそれぞれ含んだソース領域１０３、１０７およびドレイン領域１０５、１０９を有し、このソース領域１０３、１０７およびドレイン領域１０５、１０９は、歪みのかけられたチャネル領域７０、７２により離間されたものであり、
前記表面３２および前記歪みのかけられたチャネル領域を覆うゲート電極６８と、
前記ソース領域および前記ドレイン領域に対する実質的に平坦で薄いシリサイドコンタクト１１２と、
前記表面３２及び前記薄いシリサイドコンタクトを覆う無電解めっきされた導電層１１４、１１６と、
前記ゲート電極上を覆う応力のかけられた絶縁層１５０、１５３と、を含む、歪みが強化された半導体デバイス３０。
【国際調査報告】
2010524259.tif 000019
2010524259.tif 000020
2010524259.tif 000021
2010524259.tif 000022
2010524259.tif 000023