(57)【要約】  ダマシン製造技術を利用する３次元不揮発性メモリアレイを形成する方法が開示される。底部の一連の導体が形成され、高濃度にドープされた半導体材料の一連の第１のピラー状要素がその上に形成される。第１のピラー状要素と自己位置整合されるピラー状開口部を有する絶縁材料からモールドが形成され、そのモールド上に、第２の半導体が付着されて第１のピラー状要素と位置整合される第２のピラー状要素を形成する。形成されたピラー状要素は、ピラー状要素と位置整合されるトレンチ開口部を有する絶縁材料の別のモールドを形成し、次に、そのトレンチを導電性材料で充填してピラー状要素に結合される導体を形成することによってさらに処理されてもよい。
2010524258.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの構造を形成する方法であって、
ａ）高濃度にドープされた半導体材料の第１のピラー状要素を形成するステップと、
ｂ）前記第１のピラー状要素に自己位置整合される開口部を有する第１の型の絶縁材料のモールドを形成するステップと、
ｃ）前記モールドの上に第２の半導体材料を付着させて、前記第１のピラー状要素上に配置されるとともに前記第１のピラー状要素に位置整合される第２のピラー状要素を形成するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記第１のピラー状要素を形成するステップが、
導体の上に半導体層を付着させ、前記半導体の上に第２の型の誘電体の層を付着させるステップと、
前記半導体層および前記第２の型の誘電体の層をパターン化およびエッチングして、ピラー状誘電体層でキャップされる前記第１のピラー状要素を形成するステップと、
を含む方法。
【請求項３】
請求項２記載の方法において、
前記モールドを形成するステップが、前記第１のピラー状要素を取り囲む空間を充填するように前記第１の型の誘電体を付着させ、前記第２の誘電材料を取り除いて前記モールドを形成するステップを含む方法。
【請求項４】
請求項２記載の方法において、
前記高濃度にドープされた半導体材料はＮ型であり、前記第２の型の誘電体はＳｉ3 Ｎ4 である方法。
【請求項５】
請求項２記載の方法において、
前記高濃度にドープされた半導体材料はＮ型であり、前記第２のピラー状要素の少なくとも一部にドーピングして高濃度にドープされたＰ型領域を形成するステップをさらに含む方法。
【請求項６】
請求項２記載の方法において、
前記高濃度にドープされた半導体材料はＰ型であり、前記第２のピラー状要素の少なくとも一部にドーピングして高濃度にドープされたＮ型領域を形成するステップをさらに含む方法。
【請求項７】
請求項１記載の方法において、
前記第１のピラー状要素を形成するステップが、高濃度にドープされた半導体材料の前記第１のピラー状要素から構成される部分の上に犠牲材料から構成される部分を有するピラーを形成するステップを含み、
前記モールドを形成するステップが、前記ピラーを取り囲む空間を前記第１の絶縁材料で充填し、前記犠牲材料を取り除いて前記ピラー部と位置整合される開口部を有する前記モールドを形成するステップを含む方法。
【請求項８】
請求項７記載の方法において、
前記第２のピラー状要素の上に実質的に位置整合されるトレンチを有する誘電モールドを形成するステップと、前記第２の半導体層の一部にドーピングして第２の高濃度にドープされた半導体の領域を形成するステップと、をさらに含む方法。
【請求項９】
請求項８記載の方法において、
前記誘電モールドを形成するステップは、前記第２の半導体ピラー状要素の上に自然酸化物を形成し、前記第２の半導体ピラー状要素および前記第１の絶縁材料の上に誘電層を付着させ、前記誘電層をエッチングしてその各側面に空間を有する前記第２のピラー状要素の上に位置整合される誘電材料のレールを形成し、前記空間を誘電材料で充填し、前記誘電材料の線を取り除いて前記第２のピラー状要素の上に実質的に位置整合される前記トレンチを形成するステップをさらに含む方法。
【請求項１０】
請求項７記載の方法において、
前記トレンチを導電性材料で充填して導体を形成するステップをさらに含む方法。
【請求項１１】
メモリセルを形成する方法であって、
ａ）高濃度にドープされた第１の半導体層と前記第１の層の上で前記第１の層に位置整合される第２の半導体層とを含むピラー状半導体要素を形成するステップと、
ｂ）前記第ピラー状半導体要素と実質的に位置整合されるパターン化されたトレンチ開口部を有する第１の絶縁材料のモールドを形成するステップと、
ｃ）前記第２の半導体層の一部にドーピングして第３の半導体層を形成するステップと、
ｄ）前記トレンチを導電性材料で充填するステップと、
を含む方法。
【請求項１２】
請求項１１記載の方法において、
前記モールドを形成するステップが、前記第２の半導体層の上に誘電体の層を形成し、前記誘電体をパターン化およびエッチングして前記ピラー状半導体要素と位置整合される前記誘電体のレールを形成し、前記誘電レールの周囲の空間を前記第１の絶縁材料で充填し、前記誘電レールを取り除いて前記トレンチを形成するステップを含む方法。
【請求項１３】
請求項１１記載の方法において、
前記第１の半導体層はＮ型半導体であり、前記絶縁材料はＳｉＯ2である方法。
【請求項１４】
請求項１１記載の方法において、
前記第３の半導体層の上に配置されるアンチヒューズ層を形成するステップをさらに含む方法。
【請求項１５】
請求項１２記載の方法において、
前記誘電レールの周囲の前記空間を充填した後に平坦化して前記レールを露出させるステップをさらに含む方法。
【請求項１６】
請求項１４記載の方法において、
前記トレンチを充填する前に前記アンチヒューズ層の上にバリア層を形成するステップをさらに含む方法。
【請求項１７】
メモリセルのアレイを形成する方法であって、
ａ）高濃度にドープされた半導体材料の第１の複数のピラー状要素を形成するステップと、
ｂ）複数の開口部であって、各開口部が前記第１の複数のピラー状要素のうちのそれぞれ１つと自己位置整合される開口部を有する絶縁材料のモールドを形成するステップと、
ｃ）前記モールドの上に第２の半導体材料を付着させ、前記第１の複数のピラー状要素のうちのそれぞれ１つの上に配置されるとともに前記第１の複数のピラー状要素のうちのそれぞれ１つに位置整合される各第２のピラー状要素を形成するステップと、
を含む方法。
【請求項１８】
請求項１７記載の方法において、
前記第１の複数のピラー状要素を形成するステップが、
導体の上に半導体層を付着させ、前記半導体層の上に誘電体の層を付着させるステップと、
前記半導体層および前記誘電体の前記層をパターン化およびエッチングして、ピラー状誘電層でキャップされる前記第１の複数のピラー状要素を形成するステップと、
を含む方法。
【請求項１９】
請求項１８記載の方法において、
前記モールドを形成するステップが、前記第１の複数のピラー状要素を取り囲む空間を充填するように前記絶縁材料を付着させ、前記誘電材料を取り除いて前記モールドを形成するステップを含む方法。
【請求項２０】
請求項１８記載の方法において、
前記高濃度にドープされた半導体材料はＮ型であり、前記誘電体はシリコン窒化物である方法。
【請求項２１】
請求項１８記載の方法において、
前記高濃度にドープされた半導体材料はＮ型であり、前記第２のピラー状要素の少なくとも一部にドーピングして高濃度にドープされたＰ型領域を形成するステップをさらに含む方法。
【請求項２２】
請求項１８記載の方法において、
前記高濃度にドープされた半導体材料はＰ型であり、前記第２のピラー状要素の少なくとも一部にドーピングして高濃度にドープされたＮ型領域を形成するステップをさらに含む方法。
【請求項２３】
請求項１７記載の方法において、
前記第１の複数のピラー状要素を形成するステップが、複数のピラーであって、それぞれが高濃度にドープされた半導体材料の前記第１のピラー状要素から構成される部分の上に犠牲材料から構成される部分を有するピラーを形成するステップを含み、
前記モールドを形成するステップが、前記ピラーを取り囲む空間を前記絶縁材料で充填し、前記犠牲材料を取り除いて前記ピラー部と位置整合される開口部を有する前記モールドを形成するステップを含む方法。
【請求項２４】
請求項２３記載の方法において、
前記第２のピラー状要素の上に実質的に位置整合されるトレンチを有するモールドを形成するステップと、前記第２の半導体層の一部にドーピングして高濃度にドープされた領域を形成するステップと、をさらに含む方法。
【請求項２５】
請求項２４記載の方法において、
前記モールドを形成するステップが、前記第２の半導体ピラー状要素の上に自然酸化物を形成し、前記第２の半導体ピラー状要素、前記自然酸化物、および前記第１の絶縁材料の上に誘電層を付着させ、前記誘電層をエッチングして各側面に空間を有する前記第２のピラー状要素の上に位置整合される誘電材料のレールを形成し、前記空間を絶縁材料で充填し、前記誘電材料の線を取り除いて前記第２のピラー状要素の上に実質的に位置整合される前記トレンチを形成するステップをさらに含む方法。
【請求項２６】
請求項１３記載の方法において、
前記トレンチを導電性材料で充填して導体を形成するステップをさらに含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、メモリデバイスに関し、さらに詳細には、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
本願は、２００７年４月１２日に出願された米国特許出願第１１／７８６，６２０号（特許文献１）からの優先権を主張し、その全体が本願明細書において参照により援用されている。
【０００３】
情報および娯楽分野における記憶装置の必要性の急速な増大によって、ならびにメモリのサイズの縮小およびコストの低下によって、メモリがますます利用されるようになった。広く利用されているメモリの１つの種類は、電源を切ってもその記憶された情報を保持している不揮発性半導体メモリである。非常に様々な不揮発性メモリがある。一般的な市販される形態の不揮発性メモリは、トランジスタセルの１つ以上のアレイを使用し、それぞれのセルは、データの１つ以上のビットを不揮発性で記憶することが可能である。
【０００４】
同じくソリッドステートメモリであるランダムアクセスメモリ（ＲＡＭ）とは異なり、不揮発性メモリは、電源を切った後でもその記憶されたデータを保持している。一定の電力源がなくてもデータを保持することができるので、不揮発性メモリは民生機器に非常に適している。このようなメモリは、一般に、比較的小型で、消費電力が低く、高速で、動作環境に比較的影響されにくいことなどから、小型の携帯機器に非常に適している。
【０００５】
一般に、小型、低消費電力、高速および環境耐性は、メモリの構造に起因している。この観点から、このような不揮発性メモリデバイスは、一般に、シリコン基板上に製造される。それに加え、小型であるなどの利点を得るため、さらにコストを低減するためにも、所与のエリア内により多くの回路を製造するための努力が続けられている。
【０００６】
不揮発性メモリの場合、密度を高めるための極めて効率の良い方法は、基板の上にモノリシックな３次元メモリを構築することであり、同様な方法は、Johnson らの米国特許第６，０３４，８８２号（特許文献２）、Johnson らの２００１年８月１３日出願の米国特許出願第０９／９２８，５３６号（特許文献３）、Knall らの米国特許第６，４２０，２１５号（特許文献４）、Vyvodaらの２００２年１月２７日出願の米国特許出願第１０／１８５，５０７号（特許文献５）に開示され、その全体が本願明細書において参照により援用されている。
【０００７】
このような高密度３次元メモリアレイの製造は、多くの課題を提示する。これは、製造中における形状の位置の不整合を含み、この不整合は歩留り低下を招き、形状サイズが縮小するにつれてますます問題となってくる。例えば、フォトマスクが不適切に設置される場合には、メモリ素子は、その後の製造操作の間に回路が短絡されることもある。したがって、密度の向上、形状サイズの縮小および歩留りの改善を可能にしながらも、製造中のメモリ素子の位置整合を容易にする代替の製造方法が必要とされる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願第１１／７８６，６２０号
【特許文献２】米国特許第６，０３４，８８２号
【特許文献３】米国特許出願第０９／９２８，５３６号
【特許文献４】米国特許第６，４２０，２１５号
【特許文献５】米国特許出願第１０／１８５，５０７号
【特許文献６】米国公開特許出願第２００６／０１８９０７７号
【発明の概要】
【０００９】
本発明は、以下の特許請求の範囲によって定義され、この項のいかなる内容もこれらの特許請求の範囲を限定するものとして見なされるべきではない。
一実施形態では、高濃度にドープされた半導体材料の第１のピラー状要素を形成するステップを含むメモリセルの構造を形成する方法が提供される。第１のピラー状要素と自己整合される開口部を有する第１の種類の絶縁材料のモールド（型）が形成され、次いで、モールド上に第２の半導体材料が付着され、第１のピラー状要素の上に配置されるとともに第１のピラー状要素と位置整合される第２のピラー状要素が形成される。
【００１０】
別の実施形態では、高濃度にドープされた第１の半導体層および第１の層の上で第１の層と位置整合される第２の半導体層を有するピラー状半導体要素を形成するステップを含むメモリセルの製造方法が提供される。この方法は、ピラー状半導体要素と実質的に位置整合されるトレンチ開口部を有する第１の絶縁材料のモールドを形成するステップと、第２の半導体層の一部にドーピングして第３の半導体層を形成するステップとを含む。次いで、トレンチは導電性材料が充填され、任意で、第３の半導体層の上にアンチヒューズが形成されてもよく、トレンチに導電性材料を充填する前にアンチヒューズ上に反応バリアが付着されてもよい。
【００１１】
新規であると考えられる本発明の特徴は、特に、添付の特許請求の範囲に記載されている。さらなる利点とともに本発明は、添付の図面と合わせて以下の記載を参照すれば最も良く理解することができる。図面において、同じ参照番号は同じ要素を示すものである。
【図面の簡単な説明】
【００１２】
【図１】モノリシックな３次元メモリアレイの一実施形態を示す断面図である。
【図２】３次元メモリアレイの一連の導体製造の一実施形態を示す断面図である。
【図３Ａ】メモリアレイ製造のための誘電層の形成の一実施形態を示す断面図である。
【図３Ｂ】メモリアレイのピラー構造のアレイの一実施形態の上面図を示す図である。
【図４】メモリアレイ製造のための誘電ピラーの製造の一実施形態を示す断面図である。
【図５】メモリアレイ製造のためのモールドの形成の一実施形態を示す断面図である。
【図６】誘電モールド形成のための誘電ピラーの除去の一実施形態を示す断面図である。
【図７】メモリアレイの低濃度にドープされたピラー構造の形成の一実施形態を示す断面図である。
【図８】メモリアレイ製造のための誘電層の形成の一実施形態を示す断面図である。
【図９】メモリアレイの導体線製造のための誘電レールの形成の一実施形態を示す断面図である。
【図１０】メモリアレイの導体製造のための誘電レール上への絶縁材料の付着の一実施形態を示す断面図である。
【図１１】メモリアレイ製造のための導体トレンチ製造およびイオン導入の一実施形態を示す断面図である。
【図１２】メモリアレイの導体線の形成の一実施形態を示す断面図である。
【図１３】ピラー要素１５の上のレール５１の位置不整合を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明は、様々な形態の実施形態が可能であり、幾つかの例示的で限定されない実施形態が図面に示され以下に説明されるが、この開示は、本発明の例証と見なされるべきであり、本発明を説明される特定の実施形態に限定することを意図しないことを理解する。この開示では、離接的接続詞を使用することは、接続語を含むことを意図する。定冠詞または不定冠詞を使用することは、濃度(cardinality)を表示することを意図しない。特に、「定冠詞(the)」が付いた物体または「不定冠詞(an)」が付いた物体への言及は、１つまたは場合により複数のそのような物体をも記述することを意図する。
【００１４】
図１は、第１の一連の導体１２と、個別のメモリ素子またはセル１５から構成されるメモリセルのアレイ１４と、第２の一連の導体１６とを含むモノリシックな３次元メモリアレイ１０の一実施形態を示す。アレイ１０は、基板表面の上方に製造される。簡略化するために、第１の一連の導体１２と第２の一連の導体１６とは平行であるとして示されることに留意すべきである。しかし、実際の構造では、本願明細書において参照により援用されているHernerらの米国公開特許出願第２００６／０１８９０７７号（特許文献６）に一般に示されるように、第１の一連の導体１２と第２の一連の導体１６とは直交することになる。幾つかの実施形態では、基板１８上にモノリシックな３次元メモリアレイ１０を作製する前に、サポート回路がウェハ１８にさらに作製されてもよい。プロセスは、「フロントエンド (front end)」と称される一連のＣＭＯＳトランジスタおよび他の起動および選択回路を作製することになる一連のステップから開始してもよい。最終ステップは、配線層の作製を含む。配線層は、例えば、下のＣＭＯＳトランジスタを上のメモリセルに接続することによって形成されてもよい。
【００１５】
一実施形態では、メモリアレイ１０の製造は、図２に示されるように、基板１８の上に絶縁層３０を形成することから開始してもよい。この層３０の厚さは、広い範囲にわたって変化してもよいが、一実施形態では、約２，０００オングストロームであってもよい。絶縁層３０は、シリコン酸化物、シリコン窒化物、高誘電膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜または他の何らかの適切な絶縁材料にすることができる。
【００１６】
次いで、絶縁層３０の上に第１の一連のダマシン導電要素１２が製造される。本願明細書で使用されるダマシン導体または導電要素１２は、ダマシンプロセスによって形成される導体である。導電線を形成するためのダマシンプロセスは、基板１８の絶縁層３０の上に、例えば、誘電体２４（例えば、図２に示される実施形態に示されるように二酸化シリコンなどの酸化物）などの材料が付着され、その後、誘電体２４において線またはスロット２８がエッチングされた後、スロットまたは線に導電性材料２６が充填されて導体１２を作製するプロセスである。誘電体２４のもとの平面上の導電性材料膜は、何らかの適切なプロセス（例えば、化学的機械的平坦化（ＣＭＰ）によって取り除かれ、分離された導電材料２６を導電要素１２（例えば、導体または配線）として残し、残存する誘電材料２４は互いに導体１２を分離する。
【００１７】
図２の実施形態に示される導電要素１２を形成するため、絶縁層３０の上に誘電層２４がブランケット付着されてもよい。誘電層２４は、何らかの適切な電気絶縁材料（例えば、二酸化シリコン、シリコン窒化物、シリコン酸窒化物など）であってもよい。一実施形態では、図に示されるように、誘電層２４は、適切な方法（例えば、ＣＶＤ、ＨＤＰなど）によって付着される二酸化シリコンであってもよい。
【００１８】
次いで、誘電層２４は、パターン化およびエッチングされて導体１２のためのスリット２８を形成することもできる。例えば、層２４は、フォトレジストで覆われて露光されてもよい。露光された（あるいは露光されない）フォトレジストは取り除かれてもよく、露光された（あるいは露光されない）エリアの誘電層２４は、エッチングで取り除かれてスロットまたは線２８を定義することもできる。
【００１９】
次いで、スロット２８内に導電性材料２６が付着されてもよい。導電性材料２６を酸化物層２４に接着させ易くするため、まずスロット２８内に任意の接着層２２が付着されてもよい。接着層２２は、幾つかの実施形態では、ＴａＮ、ＷＮ、ＴｉＷ、スパッタタングステン、ＴｉＮまたはこれらの材料の組み合わせであってもよい。ダマシン導電要素１２の導電性材料２６がタングステンである場合、接着層２２としてはＴｉＮが好ましい。接着層２２が含まれる場合には、接着層は技術的に周知の何らかのプロセスによって付着させることができる。接着層がＴｉＮの場合には、ＴｉＮの層が付着されてもよく、あるいは、Ｔｉの層が付着され、次に窒化プロセスが続いてもよい。幾つかの他の実施形態では、ＴｉＮの接着層は、化学気相付着（ＣＶＤ：chemical vapor deposition ）プロセス、スパッタリングなどの物理気相付着（ＰＶＤ：physical vapor deposition ）プロセス、または原子層付着（ＡＬＤ：atomic layer deposition ）プロセスによって付着されてもよい。一実施形態では、ＴｉＮ層２２は、２０〜５００オングストロームの深さまでスパッタリングすることによって付着されてもよい。
【００２０】
次いで、図２に示されるように、接着層２２の上に導電性材料２６が付着されてもよい。導電性材料２６は、数多くの導電性金属（例えば、タンタル、チタン、タングステン、アルミニウム、銅、コバルト、これらの合金など）のうちのいずれかから形成されてもよい。導電性材料２６がタングステンの場合、例えば、ＣＶＤプロセスまたはＰＶＤプロセスなどの何らかの適切なプロセスによって付着されてもよい。一実施形態では、タングステンは、ＣＶＤプロセスによって付着される。導電要素１２の深さは、導電要素１２の所望の抵抗限界によって決定することができる。一実施形態では、その深さは、約２００〜約４，０００オングストロームの範囲であってもよく、別の実施形態では、その厚さは、約３，０００オングストロームであってもよい。本願明細書で使用される厚さとは、基板に直交する方向で測定される垂直方向の厚さを意味する。幅とは、基板と平行な平面内の線または形状の幅を意味する。
【００２１】
スロット２８内に接着層２２および導電性材料２６を付着させることによって、導電要素１２を分離する酸化物２４の上に接着および導電性材料を被覆することにもなる。被覆を取り除くため、酸化物２４の上を被覆する導電性材料２６および接着層２２は平坦化されてもよい。この平坦化は、ＣＭＰなどの何らかの適切な平坦化プロセスを用いて実施されてもよい。
【００２２】
次いで、第１の一連の導体１２の上に、図１のメモリセルのアレイ１４の個々のメモリセル１５が形成されてもよい。幾つかの実施形態におけるメモリセル１５は、それぞれダイオードおよび任意のバリア層を有するアンチヒューズの２つの部分を含む。図３Ａに示されるように、一実施形態では、バリア層３２は、誘電体２４および導体１２の平坦化された表面の上に付着されてもよい。バリア層３２は、導体１２を形成する導電性材料２６と導体１２の上に付着される半導体層との間の望ましくない相互作用を防ぐように機能する。バリア層３２は、導体１２および誘電体２４の上のブランケット層として付着されてもよい。バリア層３２は、ＷＮ、ＴａＮ、ＴｉＮなどの何らかの適切なバリア材料であってもよく、接着層２２に関連して前述した方法のいずれかで付着されてもよい。導電要素１２がタングステンである実施形態では、一実施形態のバリア層３２はＴｉＮであってもよい。バリア層の厚さは、バリア機能を提供することができるどんな厚さであってもよい。一実施形態では、その厚さは、約２０〜約５００オングストロームであってもよく、別の実施形態では、約１００オングストロームであってもよい。
【００２３】
図３Ａの実施形態では、第１の型の高濃度にドープされた半導体（例えば、Ｎ型またはＰ型シリコン）の層３４が、図に示されるように付着される。この層３４は、図１の導体１２に対するバリア層３２とのオーミックコンタクトを形成してもよい。高濃度にドープされた層３４は、何らかの適切な付着およびドーピング方法を用いて形成されてもよい。一実施形態では、高濃度にドープされた層３４は、図に示されるようにＮ型シリコンであってもよく、その厚さは、約１００〜２，０００オングストロームを超える範囲であってもよく、約５００オングストロームが好ましい。図３Ａに示される実施形態におけるこの層３４は、約１×１０19〜１×１０21ａｔｏｍｓ／ｃｍ3 （原子密度）のドーピング濃度を有してもよく、一実施形態では、約５×１０20ａｔｏｍｓ／ｃｍ3 であってもよい。
【００２４】
一実施形態では、高濃度にドープされた層３４の上に、誘電材料（例えば、Ｓｉ3 Ｎ4 ）などの犠牲材料の層３６が、何らかの周知の方法によって付着されてもよい。犠牲材料は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの何らかの適切な材料であってもよい。図に示されるように、一実施形態では、犠牲誘電体は、約３，０００オングストロームの厚さに付着されるＳｉ3 Ｎ4 であってもよい。犠牲層３６の厚さは、製造されるピラー構造の所望の厚さに基づいて選択される。犠牲材料層３６を付着する前に、半導体層３４の上に薄いシリコン酸化物層（例えば、１２〜２０オングストローム）を形成してもよい。この自然酸化物層は、半導体層３４の有効な保護を提供する。
【００２５】
絶縁層３６が付着されたら、ウェハはパターン化およびエッチングされてもよい。そのため、一実施形態では、犠牲層３６の上に、ハードマスク３８（例えば、黒色反射防止被膜（ＤＡＲＣ：dark antireflective coating ）、下地反射防止被膜（ＢＡＲＣ：bottom antireflective coating ）、または酸化物層）、およびフォトレジスト材料４０が付着されてもよい。一実施形態では、ハードマスク３８は、厚さが約３２０オングストロームであってもよく、フォトレジストは、厚さが約１，６００オングストロームであってもよい。フォトレジスト材料４０は、フォトマスク（図示せず）を通して露光され、メモリセル１５の外周部４１（図３Ｂ参照）を定義してもよい。図３Ｂは、上方から見たピラー状メモリセル１５のアレイ１４の一例を示す。一実施形態では、メモリセルは、図３Ｂの例に示されるように、行および列の２次元のアレイに配置されてもよい。例示的な実施形態では、各メモリセル１５の直径４３は、４５ｎｍ〜１３０ｎｍであってもよく、メモリ要素１５は、４５ｎｍ〜１３０ｎｍの距離で離れていてもよい。これらの寸法は、広い範囲にわたって変化してもよく、使用されるリソグラフィ技術によって制限されている。
【００２６】
フォトレジスト４０の露光に続いて、各メモリセルの外周部４１の外側のエリア４２は、適切なプロセス（例えば、乾式エッチングプロセス）を用いて取り除かれる。図４に示されるように、メモリセル１４の外周部の外側のエリア４２は、ハードマスク３８、犠牲層３６、第１の型の半導体の層３４およびバリア層３２を通してエッチングされ、エッチングエリア４２の底部で絶縁層２４を露出する。エッチングステップに続いて、残存するフォトレジスト４０は取り除かれてもよい。残存するどんなフォトレジストも取り除いて酸化物の表面をきれいにするため、ＨＦ洗浄ステップが使用されてもよい。このステップによって、犠牲材料３６のピラーによってキャップされるピラー状半導体要素３５から構成されるピラー状要素のアレイが得られる。
【００２７】
図５の実施形態に示されるように、フォトレジストの除去に続いて、エッチングされたエリア４２は、何らかの適切な絶縁材料４４（例えば、シリコン酸化物、シリコン酸窒化物など）を使用して充填されてもよい。絶縁材料がシリコン酸化物の場合、シリコン酸化物は、適切な付着プロセス（例えば、ＣＶＤ、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ：high density plasma CVD ）など）によって付着されてもよい。一実施形態の中では、絶縁材料４４は、高密度プラズマ二酸化シリコン（図５で示されるＨＤＰ）であってもよい。エッチングされたエリアの充填に続いて、表面が平坦化されてもよい。表面を平坦化し、残存するどんなＤＡＲＣも取り除くために、いかなる適切な技術（例えば、ＣＭＰ）を使用してもよい。平坦化ステップでは、図に示されるように、ハードマスク３８が、犠牲材料３０および酸化物４４のごく一部とともに取り除かれ、平面を提供することもできる。
【００２８】
次に、図６の例によって示されるように、各メモリセル１５の外周部４１内にある犠牲材料が、第１の型の半導体の高濃度にドープされた層３４の表面に至るまで取り除かれる。エッチングは、犠牲材料（例えば，Ｓｉ3 Ｎ4 ）に適合し、犠牲材料と絶縁材料４４（例えば、ＨＤＰ）および高濃度にドープされたシリコン３４との間の選択性に優れたいずれかのエッチングプロセス（例えば、湿式エッチング）によって達成されてもよい。図６に示される実施形態に示されるように、メモリセル１５の外周部４１内の犠牲材料３６を取り除くことによって、絶縁材料４４から構成されるモールド４７が形成される。層３４と犠牲層３６とは共通のマスキングおよびエッチングステップでパターン化されるため、モールド４７の外周部４１内の開口エリア４６は、高濃度にドーピングされた半導体３４ピラー構造と自己位置整合される。この自己位置整合によって、１つの層が下側の層に個別に位置整合される場合に発生する空間的誤差がなくなり、これにより形状サイズの縮小および歩留りの向上が可能になる。
【００２９】
次に、図７に示されるように、外周部４１内（すなわち、モールド４７内）のエリア４６は、半導体材料４８で埋め戻されてもよい。充填を行う前にＨＦディップ（例えば、１００：１のＨＦで３０秒間）を実施して、半導体３４およびきれいな表面の上にある自然酸化物を充填のために取り除いてもよい。第１の型の半導体の高濃度にドープされた層３４がＮ＋シリコンである一実施形態では、半導体４８は、例えば、図に示されるように低濃度にドープされたＮ型シリコンであってもよい。埋め戻し用の半導体材料４８は、何らかの適切な付着およびドーピング方法によって付着させることができ、多結晶シリコンとして付着されてもよい。図に示される実施形態では、半導体材料４８の厚さは、約５００〜５，０００オングストロームの範囲にすることができるが、一実施形態では、約２，５００オングストロームの厚さが使用されてもよい。一実施形態では、層４８は、約１×１０15〜１×１０18ａｔｏｍｓ／ｃｍ3 のドーピング濃度を有することができる。別の実施形態では、欠陥がシリコンを効果的にわずかにＮ型にするため、意図的にドーピングしないでシリコンが付着される。半導体材料４８の表面を平坦化して余分な半導体材料を取り除き、滑らかな平面を提供することもできる。平坦化は、ＣＭＰなどの何らかの適切な技術によって実施されてもよく、次に表面をきれいにするためにＨＦディップが続いてもよい。
【００３０】
部分的に完成したアレイを平坦化したら、図８に示されるように、低濃度にドープされた半導体４８および絶縁材料４４の上に、何らかの周知の付着方法を使用して誘電材料などの犠牲材料による別の層５０が付着されてもよい。犠牲材料は、何らかの適切な材料、例えば、図に示されるようにシリコン窒化物であってもよい。犠牲材料層５０は、高濃度にドープされた半導体４８の上に成長させてもよい自然酸化物層６４の上に付着されてもよい。犠牲層５０の厚さは、主にメモリの導体である次の層の所望の厚さによって決定されてもよい。一実施形態では、その厚さは約３，０００オングストロームであってもよい。犠牲層５０は、図８に示されるように、ハードマスク５２（例えば、ＤＡＲＣ、ＢＡＲＣなど）で覆われてもよく、さらにフォトレジスト層５４によって覆われてもよい。
【００３１】
次いで、フォトレジスト層５４は、フォトマスク（図示せず）を通して露光することによって、図に示されるようにパターン化されて、取り除かれるフォトレジスト５８のエリアを定義することもできる。図面は、複数の平行な線が存在することを示すために、線５８をページと直角に交わるように示している。しかし、実際の構造では、線５８はページに対して平行であって、構造１０の底部の導体１２に対して直交することになる。フォトレジスト層５４がパターン化された後、エッチングが実施されてフォトレジスト５４が取り除かれた領域５８内のハードマスク層５２および犠牲材料５０が取り除かれて、図９に示されるようにエッチングされたエリア６０および犠牲材料５１のレールを形成することもできる。エッチングは、ハードマスク３２および犠牲材料５０をエッチングするための何らかの適切なプロセス（例えば、乾式エッチング）を使用してもよい。エッチングの後、どんな残存するフォトレジストも取り除くために、例えば、ＨＦ洗浄を使用して筋状のフォトレジスト５４および表面をきれいにしてもよい。
【００３２】
フォトレジスト５４が取り除かれた後、図１０に示されるように、レール５１の間のエッチングされたエリア６０は、ＨＤＰ酸化物などの何らかの適切な絶縁材料６２を使用して充填されてもよい。ＣＭＰなどの何らかの適切な平坦化プロセスによって、余分な絶縁材料６２は取り除かれ、表面は平坦化されてもよく、次にＣＭＰ後に洗浄ステップが続いてもよい。このＣＭＰプロセスも、図に示されるように、誘電ピラー部５１のごく一部６６を取り除くこともできる。
【００３３】
図１１に示されるように、低濃度にドープされた半導体ピラーの上に位置する導体を形成するため、犠牲レール５１は取り除かれ、トレンチまたはスロット６８を有する誘電材料６２によるモールドを作製することもできる。図１０に示されるように、誘電ピラー部５１にシリコン窒化物を使用する一実施形態では、この除去ステップは、最初にＨＦエッチングを使用し、次にピラーメモリ要素１４の上に位置整合されるトレンチを残すシリコン窒化物の湿式エッチングが続いてもよい。ピラー要素１４の上に導体モールドを形成するこの方法の大きな利点は、位置の不整合に対する感度を低下させることである。例えば、犠牲材料にシリコン窒化物を使用する図９および図１０に示される実施形態では、シリコン窒化物がエッチングされるとき、レール５１の位置とピラーメモリ要素１５との間でマスクのいくらかの位置の不整合が生じる。しかし、シリコン窒化物の湿式エッチングは二酸化シリコンに関して非常に選択的であるため、自然酸化物６４が下側のピラーメモリ要素１５の半導体材料４８を保護する。さらに、特有なプロセスのため、窒化物エッチングが、位置の不整合がある領域のピラーメモリ要素１５の半導体材料４８内に入り込んでも、その後の酸化物充填ステップが影響を受けたエリアを充填する。したがって、位置整合の感度は大幅に低減され、形状サイズの縮小および歩留りの向上が可能になる。
【００３４】
誘電体のエッチングの次にイオン導入プロセスが続き、図に示されるように、メモリピラー要素１４の上に高濃度にドープされた領域７０を形成することもできる。イオン導入は、何らかの適切なイオン注入技術を使用して実施されてもよい。一実施形態では、図１１に示されるように、イオン注入は、ビームを垂直から傾けるように回転させる周知の技術を使用してもよい。例えば、図に示される実施形態では、ｐ型領域７０は、（例えば、ＢＦ2、Ｂ11などを使用して）ホウ素イオンを導入して約５００オングストロームの深さでピーク濃度を形成し、垂直から約７°の回転角度を使用することによって作製されてもよい。別の実施形態では、イオンビームは、０°の角度（すなわち、垂直）であってもよい。注入ステップの次に、どんな自然酸化物も取り除くことができるＨＰディップを用いて（例えば、１００：１のＨＦで３０秒間）注入領域の表面をきれいにしてもよい。
【００３５】
メモリピラー要素１５は、それぞれダイオードを形成し、さらにアンチヒューズを含んでもよい。図に示される実施形態では、底部に高濃度にドープされたＮ＋型領域３４と上部に高濃度にドープされたＰ＋型領域７０とを有するピラー要素が形成される。他の実施形態では、底部３４にＰ＋、およびＮ＋の上部領域７０のようなＮ＋、Ｎ−、Ｐ＋、Ｐ−領域の様々な組み合わせを使用してもよい。さらに、アンチヒューズが、ピラーメモリ要素１５の一部として形成されてもよい。したがって、図１２に示される実施形態では、イオン注入およびＨＦディップの後で、何らかの適切な酸化物形成プロセスを使用して、例えば、６５０℃の温度で約６０秒の間Ｏ2とＮ2中で下側のシリコンを酸化することによって、アンチヒューズ７２を成長させてもよい。この酸化物の厚さは、約１０〜約１００オングストロームの範囲であってもよく、一実施形態では、約１７〜２２オングストロームであってもよい。
【００３６】
アンチヒューズが形成された後、図１２に示されるように、トレンチ６８は、導電性材料を付着させることによって導電性材料で充填され、導体７４を形成することもできる。導体のアンチヒューズ層７２に対する接着性を向上させるため、まず接着層７６がトレンチ６８内に付着されてもよい。接着層７６は、ＴａＮ、ＷＮ、ＴｉＷ、ＴｉＮなどの何らかの適切な接着材料であってもよい。一実施形態では、導体７４の導体材料は、約２０００〜４，０００オングストロームの厚さを有するタングステンであってもよく、接着層は、約５０〜２００オングストロームの厚さを有するＴｉＮであってもよい。導電性材料が付着された後、ＣＭＰなどの何らかの適切な平坦化プロセスを使用して余分な材料が取り除かれ、表面が平坦化される。平坦化プロセスは、導体７４および誘電体６２の上端の一部を取り除くこともできると同時に、その後の処理のために平面８０を提供することもできる。
【００３７】
その結果得られる図１２（さらに図１）の構造は、複数のメモリ要素１４と導体１２および１６とから構成されるメモリアレイ１０である。同様な構造のその上のレベルのメモリアレイが、前述した方法を使用して平坦化された面８０の上に形成されてもよい。
【００３８】
本発明は、示された方法の例の特定の詳細内容には限定されず、他の変形および応用が考えられる。本願明細書に関連する本発明の真の趣旨および範囲から逸脱することなしに前述した方法に他の特定の変更がなされてもよい。例えば、本発明は、不揮発性メモリに関連して示されているが、本発明の方法および装置は、様々なメモリシステムとともに利用することができる。したがって、前述した説明における主題は、例示的なものとして解釈されるべきものである。
【図１】
2010524258.tif 000003
【図２】
2010524258.tif 000004
【図３Ａ】
2010524258.tif 000005
【図３Ｂ】
2010524258.tif 000006
【図４】
2010524258.tif 000007
【図５】
2010524258.tif 000008
【図６】
2010524258.tif 000009
【図７】
2010524258.tif 000010
【図８】
2010524258.tif 000011
【図９】
2010524258.tif 000012
【図１０】
2010524258.tif 000013
【図１１】
2010524258.tif 000014
【図１２】
2010524258.tif 000015
【図１３】
2010524258.tif 000016
【国際調査報告】
2010524258.tif 000017
2010524258.tif 000018