(57)【要約】  ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を提供する。ＨＦＥＴは、第１のコンタクトと第２のコンタクトとヘテロ接合構造とを含む。ヘテロ接合構造は、第１の半導体材料から作られた第１の層と、第２の半導体材料から作られた第２の層とを含む。第１の層と第２の層とが互いに接触する界面が設けられ、第１のコンタクトから第２のコンタクトへ、又は、その逆へ電気信号を伝播する２次元電子ガス（２ＤＥＧ）がかかる界面に直接隣接する第１の層の一部に形成される。トランジスタは更に、チャネルのコンダクタンスを制御するためのゲート構造と、基板半導体材料から作られた基板層と、基板層から第１の層を分離する誘電層とを包含する。第２のコンタクトは、基板層と第１の層との間に電気的接続を包含する。電気的接続は、第１の層に電気的に接続された伝導材料で満たされ、誘電層を通る通路を含む。
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【特許請求の範囲】
【請求項１】
ヘテロ構造電界効果トランジスタであって、
第１のコンタクト（５）および第２のコンタクト（７）と、
ヘテロ接合構造体（３、４、８、９）と、
を有し、
前記ヘテロ接合構造体が、
第１の半導体材料から作られた第１の層（３）と、
第２の半導体材料から作られた第２の層（４）と、
前記第１の層と第２の層とが互いに接触する界面（８）と、
を備え、前記第１のコンタクトから前記第２のコンタクトに、又は、その逆に、電気信号を伝播させるために、２次元電子ガス（９）が前記界面に直接隣接する前記第１の層の一部に形成され、
前記トランジスタが更に、
前記第１のコンタクトと第２のコンタクトとの間で、前記へテロ接合構造体を通るコンダクタンスを制御するためのゲート構造体（６）と、
基板半導体材料から作られる基板層（１）と、
前記基板層から前記第１の層を絶縁する誘電層（２）と、
を有し、
前記第２のコンタクトが、前記基板層と前記第１の層との間での電気的接続（７０）を含み、前記電気的接続が、少なくとも前記誘電層を通る通路（２２）を含み、前記通路が、前記第１の層に電気的に接続された伝導材料で満たされ、前記伝導材料が前記第１の半導体材料よりも高い伝導率を備える、ことを特徴とするヘテロ構造電界効果トランジスタ。
【請求項２】
前記伝導材料が、ドープされたエピタキシャル半導体材料であることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記通路（２２）が、前記２次元電子ガス（９）と直接接触することを特徴とする請求項１または２に記載のトランジスタ。
【請求項４】
前記第１の半導体材料が故意にドープされていないことを特徴とする請求項１または２に記載のトランジスタ。
【請求項５】
前記ゲート構造体（６）が、前記第２の層が前記第１の層（３）と接触する界面側に対向する前記第２の層（４）の側に設けられ、
前記ゲート構造体（６）が、前記通路を画定する前記誘電層のエッジに直接隣接し、前記界面側の表面に対して長手方向に平行に位置決めされた部分を含み、及び／又は、
前記ゲート構造体が、前記通路の上で前記長手方向に延びる部分を含む、
ことを特徴とする請求項１または２に記載のトランジスタ。
【請求項６】
前記通路（２２）が、側方に成長する材料、または、垂直に成長する材料で満たされる、ことを特徴とする請求項１または２に記載のトランジスタ。
【請求項７】
前記第１の半導体、及び／又は、前記第２の半導体材料が、III-ナイトライド材料、２元のIII-ナイトライド材料、３元のIII-ナイトライド材料、４元のIII-ナイトライド材料、GaN、AlGaN、InGaN、エピタキシャル成長材料からなるグループの１又はそれ以上の材料を包含することを特徴とする請求項１または２に記載のトランジスタ。
【請求項８】
前記基板半導体材料が、ＳｉＣ、ドープされた又はアンドープのシリコン、エピタキシャル成長された材料、結晶材料、多結晶材料からなるグループの１又はそれ以上の材料を包含することを特徴とする請求項１または２に記載のトランジスタ。
【請求項９】
前記誘電層（２）がＳｉＯ２、ＡｌＮ、エピタキシャル成長材料からなるグループの１又はそれ以上の材料から作られることを特徴とする請求項１または２に記載のトランジスタ。
【請求項１０】
請求項１または２に記載されたような少なくとも１つのトランジスタを包含する集積回路。
【請求項１１】
ヘテロ構造電界効果トランジスタを製造する方法であって、
第１のコンタクト（５）および第２のコンタクト（７）を提供するステップと、
ヘテロ接合構造体を提供するステップであって、前記ヘテロ接合構造体が、
第１の半導体材料から作られた第１の層（３）を設け、
第２の半導体材料から作られた第２の層（４）を設け、
前記第１の層と第２の層とが互いに接触する界面（８）を設け、前記第１のコンタクトから前記第２のコンタクトに、又は、その逆に、電気信号を伝播させるために、２次元電子ガス（９）を前記第１の層の一部に形成する、ことを特徴とするステップと、
前記第１のコンタクトと第２のコンタクトとの間で、前記へテロ接合構造体を通るコンダクタンスを制御するためのゲート構造体（６）を提供するステップと、
基板半導体材料から作られる基板層（１）を提供するステップと、
前記基板層から前記第１の層を絶縁する誘電層（２）を提供するステップと、
前記基板層と前記第１の層との間に電気的接続（７０）を提供するステップと、
を有し、前記電気的接続が、前記第１の層に電気的に接続された伝導材料で満たされ、前記誘電層を通る通路（２２）を含み、前記伝導材料が前記第１の半導体材料よりも高い伝導率を備える、ことを特徴とするヘテロ構造電界効果トランジスタを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ構造電界効果トランジスタ、ヘテロ構造電界効果トランジスタを包含する集積回路、および、ヘテロ構造電界効果トランジスタを製造する方法に関する。
【背景技術】
【０００２】
ヘテロ構造電界効果トランジスタは、国際出願公開第WO 2005/079370号から知られている。ヘテロ構造電界効果トランジスタは、高電流キャリーチャネルを得るAlGaN/GaN界面を含む。双方向スイッチは、双方向スイッチに関する電流キャリーチャネルを形成するように、２つの２次元電子ガスの確立を防止し、又は、許容する少なくとも一つのゲートと一緒に作用する。
【０００３】
国際公開公報WO 2006/052052から、半導体デバイスは知られている。半導体デバイスは、低抵抗のｎドープGaN (n-GaN)から作られたベースプレートを有する。ドレイン電極は、該ベースプレート上に形成される。半導体ベースプレートの頂部表面は、AlNから形成された絶縁層によって被覆され、被覆されていない表面は残される。絶縁層の頂部表面は、n-GaNから作られた低部半導体層を伴う半導体層によって被覆され、高部半導体層はAlGaNから作られる。高部半導体層の頂部表面上に、ゲート絶縁層を介して、ポリシリコンから作られるゲート電極が形成される。アルミニウムから作られるソース電極は、高部半導体層の表面とオーミック接触を作る。しかしながら、２次元電子ガス（２ＤＥＧ）が得られると記載されているけれども、流れる電子が２次元領域に閉じ込められていないが、負電圧がゲート電極に印加されたとしても、低部半導体層の全体の厚さにわたってソースからドレインに実際に流れるので、この公報で開示された半導体デバイスの不利な点は、半導体デバイスが、大きなリーク電流を示すことである。
【０００４】
Ben-Yaacov等による「AlGaN/GaN電流アパーチャ垂直電子トランジスタ（AlGaN/GaN current aperture vertical electron transistors）」（Device research conference, 2002. 60th DRC Conference digest jun 24-26, 2002, Piscataway, NJ USA IEEE, p. 31-32）は、AlGaN/GaN 電流アパーチャ垂直電子トランジスタ(CAVET)を開示する。かかるCAVETは、絶縁層によってドレイン領域から絶縁されたソース領域からなる。絶縁層は、伝導材料で満たされた狭いアパーチャを含む。ショットキーゲートは、アパーチャの上に直接配置され、アパーチャを介して通る電流を調節するように用いられる。
【０００５】
しかしながら、このBen-Yaacovの論文に開示されたデバイスの不利な点は、作動中に、比較的高い抵抗損失を示し、高い漏れ電流が、ソース−ドレイン電圧のブレークダウンまでオフ状態構成においてデバイスを作動させることを可能にしないことである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ヘテロ構造電界効果トランジスタ、ヘテロ構造電界効果トランジスタを包含する集積回路、および、添付の特許請求の範囲に記載したようなヘテロ構造電界効果トランジスタを製造するための方法を提供する。
【０００７】
本発明の特定の実施形態は、従属形式の請求項に規定されている。
本発明のこれらおよび他の態様は、以下に記載した発明の詳細な説明から明らかであり、かかる発明の詳細な説明を参照して明らかになる。
【図面の簡単な説明】
【０００８】
【図１】ヘテロ構造電界効果トランジスタの第１の例の実施形態の断面図を概略的に示す。
【図２】ヘテロ構造電界効果トランジスタの第２の例の実施形態の断面図を概略的に示す。
【図３】ヘテロ構造電界効果トランジスタの第３の例の実施形態の断面図を概略的に示す。
【図４】ヘテロ構造電界効果トランジスタの第４の例の実施形態の断面図を概略的に示す。
【発明を実施するための形態】
【０００９】
第１図乃至第４図の例を参照すると、高電子移動度トランジスタ（ＨＥＭＴ）とも称されるヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の例が示されている。例に示されているように、ＨＦＥＴは、１またはそれ以上の第１のコンタクト５を含む。ＨＦＥＴは更に、第２のコンタクト７を含む。例えば、ＨＦＥＴは、例えば、５０Ｖの電圧、または、１０００Ｖ以下及び／又は以下の高電圧で、電流を制御することができる高パワースイッチとして実装されうる。
【００１０】
ＨＦＥＴは、第１のコンタクト５と第２のコンタクト７とを接続するヘテロ接合構造を包含する。示したように、ヘテロ接合構造は、第１の半導体材料からなる第１の層３と、第２の半導体材料からなる第２の層４とを包含する。界面８は、第１の層３と第２の層４とが互いに接合して表され、界面８に沿って、２次元電子ガス（２ＤＥＧ）９は、界面８に直接隣接して第１の層３の一部に形成される。図に示したように、層３、４および界面８は、実質的に平らで、ウェハ（図１では、単一の基板層１からなっているが、それ以上の層を包含しても良い）の頂部表面に対して平行な方位である。例に示したように、第１のコンタクト５および第２のコンタクト７は、第１のコンタクトから第２のコンタクトへ、または、その逆も同様に、電気信号を伝播するために、ヘテロ接合構造に電気的に接続されている。第１のコンタクト５および第２のコンタクト７は、例えば、オーム性接触、または、他の適当なタイプの接触であってよい。例に示したように、コンタクト５と第１の層３との間に、１またはそれ以上の他の層が存在しうる（この例では、第２の層４）。他の層は、例えば、他の層を通って電荷キャリアのトンネリングを介して、コンタクト５と第１の層３との間の伝導を許容するトンネリング層であってよい。例えば、第２の層４は、AlGAN層であってよく、それは、コンタクト５と第１の層３との間に、約３００オングストロームの厚さを有する。コンタクト５はまた、第１の層３と直接接触し、例えば、（例えば、第２の層４をエッチングし、その後、コンタクト層を堆積し、又は／及び、熱拡散によって）第２の層４にレセスを設けうる。
【００１１】
示したように、ＨＦＥＴは、ゲート構造６を含み、それを介して、ヘテロ接合構造を通過するコンダクタンスが制御される。
実施例では、ゲート構造６は、絶縁層１０によって第２の層４から絶縁されているゲート層を含む。たとえば、絶縁層１０は、Si3N4, SiO2又は、他の適当な絶縁体からなる。ゲート層は、第２の層４及び／又は第１の層３と容量的に接触する。別の実施形態では、ゲート構造６は、ショットキータイプのポテンシャルバリアを形成するように、第２の層または第１の層３と直接接触する。かかるケースでは、ゲート構造６は、例えば、多層構造を含む。多層構造は、例えば、Ti/Au またはNi/Au またはPt/Ti/AuまたはPt/Auの多層のような２またはそれ以上の金属層を含みうる。
【００１２】
示したように、ヘテロ接合構造は、シリコンを含む基板半導体材料からなる基板層１の上に設けられる。誘電層２は、第１の層３を基板層１から絶縁するように存在する。誘電層２は、例えば、鉄がドープされたＧａＮのような半抵抗層、または、マグネシウムがドープされたＧａＮのような半抵抗ｐ型層であってよい。示したように、第２のコンタクト７は、基板層１と第１の層３との間に電気的な接続７０を含みうる。電気的な接続は、例えば、誘電層２を通って通路２２を介して延びる。例えば、通路２２は、第１の層３に電気的に接続された電気的接続７０を形成するような伝導性材料で満たされうる。
【００１３】
基板層１は、第１の層３から分離されているので、第１の層から基板層１への電流の漏れは低減される。更に、第２のコンタクト７が層１乃至４の長手方向に配置され、ゲート構造６に直接隣接し、ゲート構造６と長手方向でオーバーラップするため、ＨＦＥＴの寸法は低減される。
【００１４】
第１の層３および第２の層４は、特定の実装に関して適当な仕方で実装され、ヘテロ接合を形成するのに適当な半導体材料からなる。第１の層３は、例えば、故意ではなくドーピングされた半導体材料からなりうる。それによって、第１の層３は、高抵抗がもたらされ、オフ状態でのＨＦＥＴの漏れ電流は低減される。いかなる理論にも拘束されることを願うことなしに、高抵抗は、界面８での第１の層３のシート形状領域内に２ＤＥＧ９の電子を閉じ込め、かくして、界面８から離れた第１の層３を通った漏れを抑止する。更に、２ＤＥＧは、高いシートキャリア密度（例えば８×１０12 cm-2 以上と同じだけ高い）を提供し、大きな電子移動度（例えば、1.6×102 cm2/V以上のレンジである）を有する。更に、２ＤＥＧは、低いオン状態の抵抗を有し、例えば３ｍ・ΩCm2以下の抵抗がえられうる。第１の層３は、例えば、２マイクロメートル以下のような、３マイクロメートル以下の厚さである。第２の層４ は、例えば、２０ｎｍ 乃至３０ｎｍ のような数十ナノメートルのような、０．１マイクロメートルよりも薄い厚さを有する。
【００１５】
第１の層３、及び／又は、第２の層４は、例えば、III-ナイトライド材料、２元のIII-ナイトライド材料、３元のIII-ナイトライド材料、４元のIII-ナイトライド材料、GaN、（例えば、２０％以上及び／又は３０％以下の濃度を備えた）AlGaN、InGaN、エピタキシャル成長材料、からなるグループの１またはそれ以上の材料からなってよい。第２の半導体材料は、第１の半導体材料のバンドギャップとは異なるバンドギャップを有する。それにより、よく知られているように、界面８でのバンドギャップは曲げられ、そして、ポテンシャル井戸が得られ、２ＤＥＧ９が形成されうる。
【００１６】
２ＤＥＧ９はまた、他のメカニズムを使用しても形成されうることに注意すべきである。第２の半導体材料は、例えば、第１の半導体材料の格子定数とは異なる格子定数を備え、第１の半導体材料は、基板層に向かって界面から横断する方向にピエゾ分極（piezoelectric polarization）を示す。それにより、異なる格子定数のために、第１の半導体材料は、応力を受け、または、ひずみ、第１の層３は界面で変化する。それにより、界面８での電子密度が増加する。
【００１７】
ゲート構造６は、特定の実施に関して適当な方法で実装される。図１乃至４の例で示したように、ゲート構造６は、第２の層４第１の層３と接触する界面８と対向する第２の層４の側に設けられる。ゲート構造６は、例えば、シリコンナイトライドまたはシリコンオキサイドからなる誘電層１０によって第２の層４から分離され、例えば金属を包含する伝導材料、化学的化合物、または、Ti、Al、Ag、Cr、W、Pt、Ni、Pa又はInを含む合金、若しくは、適当なドーピングが任意に施されたポリシリコンのような材料からなってよい。
【００１８】
図２に示したように、ゲート構造６は、通路２２を画定する誘電層２のエッジに直接隣接し、第２の層４の界面側表面と平行な長手方向に位置決めされる部分を含みうる。それにより、ゲート容量は、高い周波数作動に関して低減され、及び／又は、交換容量（例えば、スイッチング時間）が改善される。
【００１９】
図１、３および４に示したように、ゲート構造６は、通路２２の上に長手方向に延びる部分を含む。それにより、ＨＦＥＴの製造は、より容易になり、ＨＦＥＴの破壊電圧が改善される。
【００２０】
通路２２は、特定の実装に関して適当な仕方で実装されうる。例えば、通路２２は、第１の半導体材料よりも高い伝導率を備えた伝導材料で満たされうる。それにより、漏れ電流は、低減されうる。例えば、伝導材料は、ドーピングされた半導体材料であってよく、第１の層は故意にドーピングされた半導体材料ではない。
【００２１】
例えば、通路２２は、ｎ型ドーピングのように、ドーピングされた材料で満たされ、より高い伝導性になり、第２の層４は、故意でないドープであり、より高い電気抵抗になる。それにより、ゲートコンタクトが、例えば、５Ｖ以下の負電圧にバイアスされたとき、漏れ電流は低減する。
【００２２】
例示として図に示したように、通路２２は、誘電層２を通って延び、任意に第１の層３を通る。他とえば、図１および２に示したように、通路２２は、第１の層３の底部側と直接接触しうる（例えば、第１の層３は誘電層２と接触する）。別の実施形態では、図３および４に示したように、通路２２は、２ＤＥＧ９と直接接触する。例えば、通路２２は、第１の層３を通って界面８まで延び、２ＤＥＧ９と直接接触する。それにより、２ＤＥＧ９を通って流れる電流は、通路２２を介して優先的に流れる。かくして、漏れ電流は減少する。
【００２３】
通路２２は、特定の実装に関して適当な方法で得られる。例えば、通路２２が延びて通る層は、最初に設けられる。その後、通路２２は、例えば、層を選択的にエッチングすることにより、層を介して設けられる。次いで、適当な材料が、通路２２に成長される。かくして、材料成長は、横方向に延びない。したがって、通路が延びる層と伝導性の通路２２との間の形状変化が得られる。
【００２４】
材料は、例えば、有機金属気相成長法（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）プロセスのような適当なエピタキシャルプロセスを使用して、通路に成長される（２０，２１）。例えば、通路２２は、水平に成長される材料で満たされ、例えば、第１の側壁２０から第１の方向である通路の内側へ、および、通路の第２の側壁２１から第１の方向とは異なる第２の方向で内側へ、というように、側壁２０，２１から内側に向かって、水平に成長される。図に示したように、側壁２０，２１は互いに面して対向する側壁として示されることに注意すべきである。しかしながら、側壁２０，２１は、通路２２を画定する円筒型側壁の異なる部分のように、連続した側壁の異なる方位の部分であってよいことは明らかであろう。
【００２５】
通路２２の材料はまた、例えば、通路２２を設けた後に、（例えば、図２のベース層１３によって形成された、および、図３の例では頂部層１１によって形成された）通路の底から通路２２の頂部へ、例えばエピタキシーによって垂直にも成長しうる。
【００２６】
基板半導体材料は、ＳｉＣ、ドープされた又はアンドープのシリコン、エピタキシャル成長された材料、結晶材料、多結晶材料からなるグループの１又はそれ以上の材料を含みうる。しかしながら、通路２２を介した電気的接続は、他の仕方でも得られうる。誘電層２は、例えば、通路にドーパントが提供されている、より高い抵抗の半導体材料からなってよい。例えば、誘電層２は、ＧａＮからなる層として実装されてもよく、通路２２の外側は、鉄がドープされるか、または、アンドープであり、通路２２にはシリコンドーピングが設けられる。
【００２７】
誘電層２は、特定の実装に関して適当な仕方で実装され、適当な絶縁材料からなる。誘電層２は、たとえば、シリコン酸化物、アルミニウム・ナイトライド、および、エピタキシャル成長された材料からなるグループの材料から作られて良い。たとえば、誘電層２は、シリコン酸化物、または、アルミニウム・ナイトライドの層を含み、それは、基板の（多）結晶シリコン層から第１の層３を分離する。
【００２８】
誘電層２はまた、半抵抗性（semi-resistive）層またはｐ型半伝導（semi-conductive）層であってよい。たとえば、図４に示したように、誘電層２はまた、第１の層３に集積されても良く、たとえば、あるケースでは、第１の層は高抵抗である。
【００２９】
たとえば、図１に示したように、基板層１は、絶縁材料からなり、ウェハのバルク材料を形成する。ついで、電気的接続７０が、基板層を通って基板層１の裏側まで延びる。それにより、ＨＦＥＴは、比較的シンプルな仕方で別の基板上のデバイスに接続されうる。
【００３０】
しかしながら、基板層１は、適当な実装に関して適当な基板層のタイプであって良い。たとえば、図２に示したように、基板層１は、ラミネート層であってよく、頂部層１１と、頂部層１１の第１の側にベース層１３と、更に、任意に、頂部層１１とベース層１３との間に１またはそれ以上の中間層１２とを含んでも良い。基板層１は、たとえば、ベース層１３としてのシリコンカーバイド層と、頂部層１１としてのシリコン層とを含んでも良い。シリコン層は、ついで、電気的に絶縁されたボンディング層によってシリコンカーバイド層にボンディングされうる。図２に示したように、第１の層３は、シリコン層の上に設けられ、たとえば、誘電層２によって頂部層１１から分離され、または、図４に示したように、頂部層１１に直接隣接して配置されうる。
【００３１】
接続７０は、たとえば、ラミネート基板層１のベース層１３に第１の層３を接続する。しかしながら、接続７０は、別の実施形態では、第１の層３を基板層の別のものにも接続しうる、たとえば、（図３に示したような）頂部層１１、または、それぞれの中間層１２にも接続しうる。ついで、誘電層２は、たとえば、第１の層３から中間基板層の頂部後半１１を分離し、通路２２は、誘電層からベース層１３を分離する基板層１の層１１，１２および誘電層２を通って延びうる。図示していないけれども、図２において、例えば、ベース層１３の下や、ＨＦＥＴのコンタクト５，６の上に層が存在することは明らかであろう。また、たとえば、あるケースでは、基板層は、多結晶シリコンカーバイドのようなシリコンカーバイドから作られ、誘電層２はシリコン酸化物であってよい。
【００３２】
また、例えば、誘電層２は、第１の層３と同じ材料から作られていても良く、例えば、高抵抗、若しくは、故意にドープされていない又は反増大ドーパント（resistance increasing dopant）でドープされた反絶縁（semi-insulating）半導体材料から作られても良く。例えば、誘電層２は、例えば、鉄またはマグネシウムでドープされたＧａＮから作られても良い。
【００３３】
誘電層２および第１の層３は、同じ半導体材料から作られても良く、任意には、異なるドーピングを備えても良い。図４に示したように、例えば、第１の層３は、誘電層２と同じそうであっても良い。第１の層３は、例えば、アンドープＧａＮまたは故意のドープはない（ｎｉｄ）ＧａＮのような高抵抗の半導体材料からなって良い。
【００３４】
図３および４に示すように、電気的接続７０は、第１の層３を通って延びる。かくして、第２のコンタクト７は、領域の外側の第１の層の部分よりも高い伝導率を提供する、例えば、領域の外側よりも電気的接続を画定する領域に異なるドーピングを提供することによって第１の層３の領域を含み得る。
【００３５】
上述のとおり、本発明は、本発明の実施形態の特定の例で記載してきた。しかしながら、添付の特許請求の範囲の発明の範囲及び精神から逸脱することなく種々の修正及び変更が可能である。例えば、トランジスタは、１またはそれ以上のトランジスタを包含する集積回路の一部であってよい。また、図面では断面図を示したけれども、トランジスタは、例えば、円形又は四角形であってもよい。また、例えば、基板の配置もまた、ｐｎ接合絶縁を使用して実行されてもよい。
【００３６】
しかしながら、他の修正、変更、及び、別の実施形態もまた可能である。明細書および図面は、限定の意味ではなく、例示とみなされるものである。
特許請求の範囲では、括弧でくくられた参照番号は、特許請求の範囲を限定するように解釈されるべきではない。用語「有する」は、特許請求の範囲にリストされた他の要素、または、それらのステップの存在を除外するものではない。特定の測定が相互に異なる特許請求の範囲で引用されるということは、これらの測定の組み合わせが有利に用いられることができないことを示すものではない。
【図１】
2010533375.tif 000003
【図２】
2010533375.tif 000004
【図３】
2010533375.tif 000005
【図４】
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【国際調査報告】
2010533375.tif 000007
2010533375.tif 000008
2010533375.tif 000009