(57)【要約】本発明は、測定可能な非対称信号遅延および／またはジッタを有する少なくとも１つの集積信号パス（２）を備え、第１測定動作モード（ＭＢＩ）において、制御可能な集積マルチプレクサ（７）を用いて集積信号パス（２）の出力信号を分離出力することができ、これにより集積信号パス（２）と集積マルチプレクサ（７）とを備える測定パスの非対称信号遅延を測定し、第２測定動作モード（ＭＢＩＩ）において、前記制御可能な集積マルチプレクサ（７）を用いて測定信号を分離出力することができ、これにより前記集積マルチプレクサ（７）の非対称信号遅延を測定する装置を提供する。
2010502146.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（１）内の信号パス（２）の非対称信号遅延を決定する方法であって、
（ａ）前記信号パス（２）から送出された信号を、集積マルチプレクサ（７）によって分離出力し、前記集積信号パス（２）と前記集積マルチプレクサ（７）とで形成される測定パスの非対称信号遅延を測定するステップ（Ｓ１）と、
（ｂ）前記集積マルチプレクサ（７）の非対称信号遅延を測定するステップ（Ｓ２）と、
（ｃ）前記測定パスの非対称信号遅延と前記集積マルチプレクサ（７）の非対称信号遅延との差を算出して、前記信号パス（２）の非対称信号遅延を決定するステップ（Ｓ３）と、
を含む方法。
【請求項２】
前記非対称信号遅延を測定するために、外部テスト装置（１３）が、まず立ち上がり信号エッジ、次に立ち下り信号エッジを印加し、
前記外部テスト装置（１３）は、前記立ち上がり信号エッジの持続時間と前記立ち下がり信号エッジの持続時間とを検出し、前記立ち上がり信号エッジの持続時間と前記立ち下がり信号エッジの持続時間との差として非対称信号遅延を算出する、請求項１に記載の方法。
【請求項３】
前記集積マルチプレクサ（７）は、前記測定パスの信号遅延を測定する第１測定動作モード（ＭＢＩ）と、前記マルチプレクサ（７）の信号遅延を測定する第２測定動作モード（ＭＢＩＩ）との間で切り替えることができる、請求項１に記載の方法。
【請求項４】
前記集積マルチプレクサ（７）は、ノーマル動作モード（ＮＢ）において、集積論理回路（３）により生成された論理出力信号を流す、請求項３に記載の方法。
【請求項５】
前記信号パス（２）は、ノーマル動作モード（ＮＢ）において、集積されたエッジトリガ型フリップフロップ（１６）に信号を送出するデータ信号パス（２Ａ）で形成される、請求項４に記載の方法。
【請求項６】
前記信号パス（２）は、ノーマル動作モード（ＮＢ）において、集積されたエッジトリガ型フリップフロップ（１６）のクロック入力にクロック信号を送出するクロック信号パス（２Ｂ）で形成される、請求項４に記載の方法。
【請求項７】
動作モード制御ユニット（１０）が、前記マルチプレクサ（７）を前記第１測定動作モード（ＭＢＩ）と前記第２測定動作モード（ＭＢＩＩ）と前記ノーマル動作モード（ＮＢ）の間で切り替える、請求項３または４に記載の方法。
【請求項８】
前記エッジトリガ型フリップフロップ（１６）は、論理出力信号を前記集積回路（１）の集積デコーダ（１７）に送出するＤフリップフロップで形成される、請求項６に記載の方法。
【請求項９】
測定可能な非対称信号遅延を有する少なくとも１つの集積信号パス２を備える装置であって、
第１測定動作モード（ＭＢＩ）において、制御可能な集積マルチプレクサ（７）を用いて集積信号パス（２）の出力信号を分離出力することができ、これにより集積信号パス（２）と集積マルチプレクサ（７）とを備える測定パスの非対称信号遅延を測定し、
第２測定動作モード（ＭＢＩＩ）において、前記制御可能な集積マルチプレクサ（７）を用いて測定信号を分離出力することができ、これにより前記集積マルチプレクサ（７）の非対称信号遅延を測定する、装置。
【請求項１０】
前記信号パス（２）は、受信データ信号のための少なくとも１つのバッファ回路（１５）を有する、請求項９に記載の装置。
【請求項１１】
前記信号パス（２）は、出力側でエッジトリガ型フリップフロップ（１６）のデータ入力に接続されており、前記エッジトリガ型フリップフロップ（１６）の出力は、集積デコーダ（１７）と接続されている、請求項１０に記載の装置。
【請求項１２】
前記信号パス（２）は、集積クロック信号パス（２Ｂ）で形成される、請求項９に記載の装置。
【請求項１３】
前記クロック信号パスは、クロック信号を生成する集積クロック発生器を有する、請求項１２に記載の装置。
【請求項１４】
前記クロック信号発生器（１８）は、ＰＬＬ回路である、請求項１３に記載の装置。
【請求項１５】
前記集積マルチプレクサ（７）は、少なくとも３つの入力と、１つの出力と、１つの制御入力とを有する、請求項９に記載の装置。
【請求項１６】
前記マルチプレクサ（７）は、前記第１の測定動作モード（ＭＢＩ）において、前記マルチプレクサ（７）の第１入力と接続された前記集積信号パス（２）の出力を流し、
前記第２測定動作モード（ＭＢＩＩ）において、前記マルチプレクサ（７）の第２入力にある測定信号を流し、かつ、
ノーマル動作モード（ＮＢ）において、前記マルチプレクサ（７）の第３入力に印加された集積論理回路（３）の論理出力信号を前記装置（１）の出力信号パッド（５）に流す、請求項１５に記載の装置。
【請求項１７】
前記集積マルチプレクサ（７）の制御入力が集積動作モード制御ユニット（１０）と接続される、請求項１５に記載の装置。
【請求項１８】
前記装置（１）は、ＦｌｅｘＲａｙバスのための通信コントローラである、請求項９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路内の信号パスの非対称信号遅延を決定する方法、および、特に、ＦｌｅｘＲａｙバスでの通信制御モジュール内の信号パスの非対称信号遅延を決定する方法に関する。
【背景技術】
【０００２】
ＦｌｅｘＲａｙバスシステムでは、信号エッジの非対称遅延を有する複数の構成素子を介してデータが伝送される。これらの構成素子は、例えば、アクティブスター、トランシーバ、入力および出力バッファ等である。
【０００３】
構成素子の非対称信号遅延は、構成素子の立ち上がり信号エッジの伝搬遅延と立ち下がり信号エッジの伝搬遅延との差である。その際、非対称遅延の要因をシステマティックなものと、そうでないものとに区別することができる。構成素子の非対称遅延を引き起こすシステマティックな要因は、例えば、特定の温度や特定の供給電圧といった構成素子の動作点を、個々の許容限界範囲内で事前に設定する時点で事前に与えられている。データ伝送における最大許容非対称信号遅延は、それぞれのデータ伝送プロトコルによって決まる。データ伝送プロトコルは、例えば、公称ビット区間をｎ倍でサンプリングし、所定のサンプリングカウント数になると、サンプリング値をデータ処理にまわすように設計されている。データ処理は、例えば、シリアルデータストリームの復号化である。ＦｌｅｘＲａｙバスのデータ伝送プロトコルでは、例えば、公称ビット区間を８倍でサンプリングし、サンプリングカウント数が５のときに、サンプリングした論理値をとる。ＦｌｅｘＲａｙデータ伝送プロトコルでは、伝送チャネルに最大３７．５ｎｓｅｃの非対称遅延が発生するまでエラーのない復号化が可能である。最大許容非対称信号遅延を上回ると、誤ったビット値がサンプリングされる可能性がある。誤りビット値は、例えば、巡回冗長検査（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ−Ｃｈｅｃｋ：ＣＲＣ）により検出され、受けとったデータが廃棄されるか、または、ソフトウェアに追加的コストをかけることで再び伝送される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バスシステムを設計する際には、非対称を引き起こすすべての構成素子について、送信用構成素子から受信用構成素子までの因果連鎖を考慮に入れなければならない。そのために、これまで個々の非対称寄与分をデータシートや種々の評価から読み取って合計してきた。
【０００５】
しかし、集積回路では、測定点で測定信号を取り出すことができないため、集積信号パスによって引き起こされた非対称遅延を決定することが不可能である。このような測定信号を取り出すためのテスト信号パッドの追加は、正当化できない技術コストの発生を意味する。さらに、集積回路の筐体に設けられた信号パッドは、大抵の場合、既に使用されている。
【０００６】
従って、本発明の課題は、信号パッドを追加することなく非対称信号遅延を決定することができる、集積回路内の信号パスの非対称信号遅延を決定する方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題は、本発明により請求項１に記載の特徴を有する方法によって解決される。
【０００８】
本発明は、集積回路内の信号パスの非対称信号遅延および／またはジッタを決定する方法であって、
−前記信号パスから送出された信号を、集積マルチプレクサによって分離出力し、前記集積信号パスと前記集積マルチプレクサとで形成される測定パスの非対称信号遅延を測定するステップと、
−前記集積マルチプレクサの非対称信号遅延を測定するステップと；
−前記測定パスの非対称信号遅延と前記集積マルチプレクサの非対称信号遅延との差を算出して、前記信号パスの非対称信号遅延を決定するステップと
を含む方法を提供する。
【０００９】
本発明による方法の一実施形態では、前記非対称信号遅延を測定するために、外部テスト装置が、まず立ち上がり信号エッジ、次に立ち下り信号エッジを印加し、前記外部テスト装置は、前記立ち上がり信号エッジの持続時間と前記立ち下がり信号エッジの持続時間とをそれぞれ検出し、非対称信号遅延が、前記立ち上がり信号エッジの持続時間と前記立ち下がり信号エッジの持続時間との差として算出される。
【００１０】
本発明による方法の一実施形態では、前記マルチプレクサは、前記測定パスの信号遅延を測定する第１測定動作モードと、前記マルチプレクサの信号遅延を測定する第２測定動作モードとの間で切り替えられる。
【００１１】
本発明による方法の一実施形態では、マルチプレクサは、ノーマル動作モードにおいて、集積論理回路から送出された出力信号を流す。
【００１２】
本発明による方法の一実施形態では、集積信号パスは、ノーマル動作モードにおいて、集積されたエッジトリガ型フリップフロップに信号を送出するデータ信号パスで形成される。
【００１３】
本発明による方法の一実施形態では、集積信号パスは、ノーマル動作モードにおいて、集積されたエッジ制御フリップフロップのクロック信号入力にクロック信号を送出するクロック信号パスで形成される。
【００１４】
本発明による方法の一実施形態では、動作モード制御ユニットが、マルチプレクサを第１測定動作モードと第２測定動作モードとノーマル動作モードとの間で切り替える。
【００１５】
本発明による方法の一実施形態では、エッジトリガ型フリップフロップは、論理出力信号を前記集積回路の集積デコーダに送出するＤフリップフロップで形成される。
【００１６】
本発明は、さらに、測定可能な非対称信号遅延を有する少なくとも１つの集積信号パス２を備え、第１測定動作モードにおいて、制御可能な集積マルチプレクサを用いて集積信号パスの出力信号を分離出力することができ、これにより集積信号パスと集積マルチプレクサとを備える測定パスの非対称信号遅延を測定し、第２測定動作モードにおいて、前記制御可能な集積マルチプレクサを用いて測定信号を分離出力することができ、これにより前記集積マルチプレクサの非対称信号遅延を測定する集積回路を提供する。
【００１７】
集積回路の好ましい一実施形態では、信号パスは、受信データ信号のための少なくとも１つのバッファ回路を有する。
【００１８】
集積回路の好ましい一実施形態では、前記信号パスが、出力側でエッジトリガ型フリップフロップのデータ入力に接続されており、前記エッジトリガ型フリップフロップの出力は、集積デコーダと接続されている。
【００１９】
集積回路の好ましい一実施形態では、信号パスは、集積クロック信号パスで形成されている。
【００２０】
集積回路の好ましい一実施形態では、クロック信号パスは、クロック信号を生成する集積クロック発生器を有する。
【００２１】
集積回路の好ましい一実施形態では、クロック信号発生器は、ＰＬＬ回路である。
【００２２】
集積回路の好ましい一実施形態では、集積マルチプレクサは、少なくとも３つの入力と、１つの出力と、１つの制御入力とを有する。
【００２３】
集積回路の好ましい一実施形態では、前記マルチプレクサは、前記第１の測定動作モードにおいて、前記マルチプレクサの第１入力と接続された前記集積信号パスの出力を流し、
前記第２測定動作モードにおいて、前記マルチプレクサの第２入力にある測定信号を流し、
ノーマル動作モードにおいて、前記マルチプレクサの第３入力に印加された集積論理回路の論理出力信号を前記集積回路の出力信号パッドに流す、
【００２４】
集積回路の好ましい一実施形態では、集積マルチプレクサの制御入力が集積動作モード制御ユニットと接続されている。
【００２５】
集積回路の好ましい一実施形態では、集積回路は、ＦｌｅｘＲａｙバスのための通信コントローラである。
【００２６】
以下に、本発明の実質的な特徴を説明する添付の図を参照しながら、集積回路内の信号パスの非対称信号遅延を決定する本発明による方法の好ましい実施形態を記載する。
【図面の簡単な説明】
【００２７】
【図１】図１は、従来技術による従来型集積回路のブロック回路図である。
【図２】図２は、従来技術による従来型通信モジュールのブロック回路図である。
【図３】図３は、本発明による実施形態の集積回路内信号パスの非対称信号遅延を決定するテスト構成のブロック回路図である。
【図４】図４は、集積回路内信号パスの非対称信号遅延を決定する本発明による方法の可能な実施形態のフローチャートである。
【図５】図５は、本発明による集積回路の実施例としての通信モジュールのブロック回路図である。
【図６】図６は、本発明による方法の非対称信号遅延を決定する測定工程を説明する信号空間図である。
【図７Ａ】図７Ａは、本発明による集積回路に用いられるマルチプレクサの可能な実施形態である。
【図７Ｂ】図７Ｂは、本発明による集積回路に用いられるマルチプレクサの可能な実施形態である。
【発明を実施するための形態】
【００２８】
図１は、例えば、データ信号パスまたはクロック信号パス等の任意の集積信号パスと、集積論理回路とを有する従来技術による集積回路を示す。論理回路は、この論理回路によって処理される論理データ入力信号を、少なくとも１つのデータ信号入力ピンもしくはデータ信号入力パッド（Ｄ−ＩＮ）を介して受け取る。それに応じた論理データ出力信号が、論理回路によりデータ信号出力パッド（Ｄ−ＯＵＴ）を介して送出される。
【００２９】
図２は、従来技術による同様の集積回路の一例を示す。図２に示した従来型集積回路は、例えば、ＦｌｅｘＲａｙバス等のための通信制御モジュールである。入力信号ピンもしくは入力信号パッドＲｘＤでデータ信号が受け取られ、入力信号データバッファを介して、例えば、Ｄフリップフロップのデータ入力等のサンプリングフリップフロップのデータ入力Ｄに印加される。エッジトリガ型サンプリングフリップフロップは、例えば、クロック信号を生成するＰＬＬ回路等のクロック信号発生器を含むクロック信号パスからクロック信号入力を介してクロック信号を受け取る。生成されたクロック信号ＣＬＫは、例えば、集積回路のクロック信号線を介してツリー状に分配され、サンプリングフリップフロップのクロック入力に到着する。サンプリングフリップフロップは、受け取ったデータ信号をサンプリングし、サンプリングした論理データ信号を下流に接続されたデコーダに送出する。クロック信号パスによるサンプリングフリップフロップへのクロック供給は、特に、ＰＬＬ回路で生成されたクロック信号ＣＬＫの位相ジッタに基づく若干の不精確さを伴って行われる。さらに、クロック信号線もしくはクロックツリーのツリー状の分岐によって非対称遅延も生じる。この非対称により、理想的なクロック信号ＣＬＫからのずれ、すなわち、いわゆるクロックスキューが生じる。図２による通信制御モジュールが集積回路である場合、外部からアクセスできるのは信号入力ピンＲｘＤだけである。通信モジュールのクロック供給部も非対称を引き起こすさらなる構成素子もカプセル化されている。従って、図２による従来型集積通信制御モジュールでは、例えば、入力信号バッファより後には、引き起こされた非対称信号遅延を決定するためにするためにアクセスして直接測定することが不可能である。
【００３０】
図３は、本発明による集積回路１の可能な一実施形態のブロック回路図を示す。この集積回路１は、測定可能な非対称信号遅延を有する集積信号パス２を備える。信号パス２は、例えば、データ信号パスまたはクロック信号パスである。集積回路１は、信号パス２の他に論理回路を含む。この論理回路３は、内部データ線４を介して集積回路１のデータ信号入力パッド５と接続された少なくとも１つのデータ入力を有する。データ信号入力パッド５にあるデータ信号は、集積論理回路３によって処理される。論理回路３により生成された出力信号は、内部データ線６を介して集積マルチプレクサ７の入力に送出される。集積回路１の好ましい一実施形態では、集積マルチプレクサ７が３つの信号入力と、１つの制御入力と、１つの出力とを有しており、図３からわかるように、内部データ線８を介して集積回路１のデータ出力信号パッド９と接続されている。マルチプレクサ７を制御する制御信号ＣＴＲＬは、集積回路１の集積された動作モード制御ユニット１０によって生成される。
【００３１】
マルチプレクサ７は、これが備える３つの信号入力間で切り替え可能である。集積回路１の第１測定動作モードＭＢＩにおいて、信号パス２の信号出力が内部線１１とマルチプレクサ７の第１信号入力とを介して集積回路１のデータ信号出力パッド９に流される。第２測定動作モードＭＢＩＩにおいて、データ信号入力５にある測定信号が内部データ線１２とマルチプレクサ７の第２信号入力とを介して集積回路１のデータ信号出力パッド９に流される。集積回路１のノーマル動作モードＮＢにおいて、論理回路３から送出された論理出力信号がマルチプレクサ７の第３入力を介して集積回路１のデータ信号出力パッド９に流される。
【００３２】
図４は、図３に示した集積回路１の内部信号パス２の非対称信号遅延を決定する本発明による方法の可能な一実施形態のフローチャートを示す。第１ステップＳ１において、制御ユニット１０は、マルチプレクサ７を駆動して集積信号パス２の出力をデータ信号出力パッド９に流し、すなわち、測定パスの非対称信号遅延を測定するために、信号パス２から送出された信号が集積マルチプレクサ７によって出力される。この場合、測定パスは、集積信号パス２と内部線１１とマルチプレクサ７と内部線８とで形成される。この測定パスは、集積信号パス２および集積マルチプレクサ７を含む。信号パス２は、例えば、データ信号パスや内部クロック信号パス等である。信号パスがデータ信号パスである場合、例えば、外部テスト装置１３が、まず立ち上がり信号エッジを、次に立ち下り信号エッジを集積回路１の集積データ信号パス２の入力に印加する。外部テスト装置１３は、測定パス、すなわち、信号パス２とマルチプレクサ７とによって引き起こされる信号遅延を測定信号の立ち上がり信号エッジおよび立ち下り信号エッジそれぞれについて測定する。集積信号パス２と集積マルチプレクサ７とを備える測定パスの非対称信号遅延は、測定装置３によって立ち上がり信号エッジの測定持続時間と立ち下り信号エッジの測定持続時間との差として検出もしくは算出される。
【００３３】
これに代わる集積回路１の一実施形態において、信号パス２が内部クロック信号パスである場合、信号パス２自体がクロック信号ＣＬＫを生成するため、外部テスト装置１３は、信号パス２に測定信号を印加しない。どちらの場合も、非対称信号遅延を測定するためにまず信号パス２、すなわちデータ信号パスまたはクロック信号パスから送出された信号がマルチプレクサ７によって出力され、データ信号出力パッド９を介して、測定パスの非対称信号遅延を検出する外部テスト装置１３に送られる。
【００３４】
マルチプレクサ７は、それ自体集積構成素子であり、非対称信号遅延を有する。マルチプレクサの非対称が信号パス２の非対称を部分的に補償するのか、増加させるのかは未知であるので、本発明による方法では、さらなるステップＳ２において、マルチプレクサ７の非対称信号遅延を測定する。このために、制御ユニット１０は、マルチプレクサ７を適切に駆動してデータ信号入力パッド５にある測定信号をデータ信号出力パッド９に流し、テスト装置１３がこれを評価する。
【００３５】
さらなるステップＳ３において、テスト装置１３は、測定パスの非対称信号遅延と集積マルチプレクサ７の非対称信号遅延との差を算出する。算出された差は、集積信号パス２の非対称信号遅延に相当する。
【００３６】
第２測定工程において検出されたマルチプレクサ７の非対称を、第１測定工程において検出された信号パス２とマルチプレクサ７とを備える測定パスの非対称から減算できるようにするために、両測定工程でのマルチプレクサ７の非対称が等しい大きさでなければならない。そのために、本発明による集積回路の好ましい一実施形態では、マルチプレクサ７を対称な回路とレイアウトになるよう寸法決めする。好ましくは、マルチプレクサ７をチップレイアウトに対して横方向の面積が可能な限り小さくなるようにして、マルチプレクサ７の非対称遅延時間に関する挙動が両方の工程でほぼ等しくなるようにする。
【００３７】
図７Ａ、図７Ｂは、マルチプレクサ７の可能な実施形態を示す。制御入力Ｓ０もしくはＳ１を介して、入力Ｘ０、Ｘ１、Ｘ２、Ｘ３から出力Ｙに至るパスが導通している。図７Ａに示した実施形態では、マルチプレクサがＮＭＯＳトランジスタを含む。図７Ｂに示した実施形態は、マルチプレクサ７のＣＭＯＳ実装例である。
【００３８】
図５は、本発明による集積回路の一実施例を示す。図５に示した実施例では、集積回路１がＦｌｅｘＲａｙバスのための通信モジュールもしくは通信コントローラで形成されている。図５による通信制御モジュール１は、制御論理回路３の他に２つの制御信号パス２Ａ、２Ｂを有し、第１集積信号パス２Ａが集積データ信号パスで形成され、第２集積信号パス２Ｂが内部クロック信号パスで形成されている。集積信号パス２Ａ、２Ｂの各々は、図５の本発明による集積回路で測定できる非対称信号遅延もしくはクロックジッタを有する。ここでは、それぞれの集積信号パス２Ａ、２Ｂの出力信号が、集積制御ユニット１０によって駆動される、割り当てられた制御可能な集積マルチプレクサ７Ａ、７Ｂにより、第１測定動作モードＭＢＩにおいて分離出力可能であり、それぞれの集積信号パス２Ａ、２Ｂとそれぞれの集積マルチプレクサ７Ａ、７Ｂで形成される測定パスの非対称信号遅延が測定される。図５に示した通信制御モジュール１は、受信信号パッド１４を介して処理される論理データ信号を受け取るデータ信号パス２Ａを有する。データ信号パス２Ａは、エッジトリガ型サンプリングフリップフロップ１６のデータ入力Ｄと出力側で接続された少なくとも１つの直列接続のバッファ１５を含む。エッジトリガ型フリップフロップ１６は、集積回路１のクロック信号パス２Ｂと接続されたクロック信号入力を有する。このエッジトリガ型フリップフロップ１６は、例えば、Ｄフリップフロップで構成され、当該Ｄフリップフロップの信号出力が集積デコーダ１７を備えており、これによってデータ信号入力パッド１４に印加されたデータビットストリームをデコードする。サンプリングフリップフロップ１６のクロック供給は、例えばＰＬＬ回路等の集積クロック発生器１８を含むクロック信号パス２Ｂによって行われる。ＰＬＬ回路１８によって生成されたクロック信号は、集積回路１内でクロック信号線ツリー１９のクロック配線を介して分配され、サンプリングフリップフロップ１６のクロック信号入力に印加される。
【００３９】
図５に示した通信コントロールモジュール１の非対称分を決定するために、信号パス２Ａの非対称信号遅延および信号パス２Ｂの非対称信号遅延が決定される。２つの非対称信号遅延の決定は、外部テスト装置１３によって同時または連続的に行うことができる。
【００４０】
外部テスト装置１３は、まず、タップノード２０に印加された測定信号を分離出力し、次に、集積マルチプレクサ７Ａの非対称信号遅延を測定することによって信号パス２Ａの非対称信号遅延を測定するが、その際、測定信号がデータ信号入力パッド５Ａに印加され、データ信号出力パッド９Ａを介して読み出される。次に、集積データ信号パス２Ａと集積マルチプレクサ７Ａとを備える測定パスの測定された非対称信号遅延と、集積マルチプレクサ７Ａ自体の測定された非対称信号遅延との差を算出することによって信号パス２Ａの非対称信号遅延が決定される。
【００４１】
同様に、これに続いてもしくは並行してクロック信号パス２Ｂの信号遅延が決定されるが、その際、サンプリングフリップフロップ１６のクロック入力の前のタップノード２１において、クロック信号パス２Ｂにより生成および分配されたクロック信号ＣＬＫが、マルチプレクサ７Ｂを介して集積回路１のデータ信号出力パッド９Ｂに分離出力される。次もまた、測定信号がデータ信号入力パッド５Ｂに印加され、データ信号出力パッド９Ｂで読み出されて、集積マルチプレクサ７Ｂ自体の非対称信号遅延の測定が行われる。
【００４２】
図６は、測定信号の立ち下がり信号エッジと立ち上がり信号エッジの持続時間の差を測定する非対称信号遅延の測定を説明する。
【００４３】
図５に示した通信モジュールの非対称遅延は、主に２つの組織的部分から構成される。第１組織的部分は、入力信号ピンＲｘＤからサンプリングフリップフロップ１６のデータ入力までの非対称遅延で形成される。
【００４４】
第２組織的部分は、サンプリングフリップフロップ１６のクロック信号入力にクロック信号ジッタ、すなわち、理想的なクロックからのサイクル長のずれを有する。クロック信号ジッタは、例えば、クォーツまたはＰＬＬ回路等のクロック源、すなわちクロック発生器１８のジッタと、クロック信号ツリーの非対称遅延とから構成される。クロック信号ツリーは、カスケード接続されたツリー状のバッファ回路で形成されおり、このバッファ回路が、クロック発生器１８の制限されたドライブ能力を補って、集積回路１内のすべてのフリップフロップの一様なクロック供給を保証する。
【００４５】
本発明による集積回路１では、マルチプレクサ７Ａ、７Ｂを用いて、いずれにせよ存在するデジタル入力信号ピンおよび出力信号ピン５Ａ、５Ｂ、９Ａ、９Ｂを介して非対称信号遅延の組織的部分を測定することが可能になり、さらなる測定ステップＳ２においてマルチプレクサ７Ａ、７Ｂ自体によって引き起こされる非対称分が検出され、続いて、ステップＳ３において算出される。本発明による集積回路１および本発明による方法は、図５の通信制御モジュール１において、さらなるパッドを用いることなく非対称遅延を決定することを可能にする。
【００４６】
好ましくは、所定のビット区間をもつ信号を印加し、その結果得られたビット区間を測定して非対称を測定する。印加されたビット区間と測定されたビット区間との差が非対称信号遅延に相当する。これに代えて、立ち上がりおよび立ち下がり信号エッジの伝搬遅延を測定し、その差を求めて非対称遅延を決定してもよい。
【００４７】
本発明による集積回路１は、例えば、特定用途集積回路ＡＳＩＣ等の任意の集積回路１であってもよいし、プログラム可能な集積論理回路ＦＰＧＡであってもよい。本発明による集積回路１は、回路技術的なコストをごくわずかに追加することで、すなわち、信号パス毎にマルチプレクサを１つ追加することで、それぞれの信号パスの非対称信号遅延の検出を可能にする。
【００４８】
本発明による非対称信号遅延および信号パスを決定する方法は、集積チップ１の開発時の設計段階で、および集積チップ１の製造時に品質管理の目的で、そして集積チップ１の動作中に実行することができる。
【図１】
2010502146.tif 000003
【図２】
2010502146.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2010502146.tif 000009
【図７Ｂ】
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【国際調査報告】
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