(57)【要約】サブリソグラフィの寸法を有するパターンを画定するための多様な技術を使用して、活性領域のフィーチャと位置合わせされた緊密なピッチのコンタクトを組み込む半導体構造体を製造する方法、ならびに自己整合の緊密なピッチのコンタクトおよび導電線を同時に製造する方法。活性領域のフィーチャと位置合わせされた緊密なピッチのコンタクト、ならびに任意的には位置合わせされた導電線を有する半導体構造体もまた、緊密なピッチのコンタクトホールならびに導電線用の位置合わせされたトレンチを備えた半導体構造体と同様に開示される。
2010536176.tif 000002
【特許請求の範囲】
【請求項１】
複数の緊密なピッチの導電コンタクトの内の１つの導電コンタクトと共に各々が一体的に形成された複数の緊密なピッチの導電線を含む、半導体構造体。
【請求項２】
前記複数の緊密なピッチの導電コンタクトは、複数の導電ビアを含む、請求項１の半導体構造体。
【請求項３】
前記複数の導電ビアの各々の導電ビアは、前記複数の緊密なピッチの導電線の内の１つの緊密なピッチの導電線から、半導体基板上の緊密なピッチの活性領域に伸張する、請求項２の半導体構造体。
【請求項４】
前記複数の導電ビアの前記各々の導電ビアは、マスク層中のアパーチャを貫通して伸張する、請求項３の半導体構造体。
【請求項５】
前記複数の緊密なピッチの導電コンタクトの各々の緊密なピッチのコンタクトは、前記マスク層中の共通のアパーチャを貫通して伸張する、請求項４の半導体構造体。
【請求項６】
前記マスク層中の前記共通のアパーチャは、前記複数の緊密なピッチの導電線に対して概ね垂直な方向で、前記半導体基板の上方に水平方向に細長く伸張される、請求項５の半導体構造体。
【請求項７】
前記活性領域は、ソース、ドレイン、ゲート、導電パッド、ならびに導電配線からなるグループから選択されたフィーチャの少なくとも一部を含む、請求項３から請求項６までの内のいずれか１つの半導体構造体。
【請求項８】
前記緊密なピッチの導電線ならびに前記緊密なピッチの導電コンタクトは、各々約５０ｎｍ未満の幅である、請求項１から請求項７までの内のいずれか１つの半導体構造体。
【請求項９】
前記緊密なピッチの導電線ならびに前記緊密なピッチの導電コンタクトは、各々約３０ｎｍ未満の幅である、請求項８の半導体構造体。
【請求項１０】
各々の一体的に形成された前記緊密なピッチの導電線および前記緊密なピッチの導電コンタクトは、タングステン、銅、アルミニウム、ならびにニッケルの内の少なくとも１つの単一の塊を含む、請求項１から請求項９までの内のいずれか１つの半導体構造体。
【請求項１１】
前記複数の緊密なピッチの導電線は、実質的に互いに平行な方向に伸張する、請求項１から請求項１０までの内のいずれか１つの半導体構造体。
【請求項１２】
半導体構造体の製造方法であって、
複数の緊密なピッチの導電線ならびに複数の緊密なピッチの導電コンタクトを実質的に同時に形成するステップと、
前記複数の緊密なピッチの導電線の各々の緊密なピッチの導電線を、前記複数の緊密なピッチの導電コンタクトの内の１つの緊密なピッチの導電コンタクトと共に一体的に形成するステップと
を含む、方法。
【請求項１３】
前記各々の緊密なピッチの導電コンタクトと、半導体基板の表面上の複数の緊密なピッチの活性領域の内の対応する緊密なピッチの活性領域との間に、電気コンタクトをもうけるステップをさらに含む、請求項１２の方法。
【請求項１４】
第１の誘電体材料層を形成するステップと、
前記第１の誘電体材料層の上方にマスク層を形成するステップと、
前記マスク層を貫通して、前記第１の誘電体材料層へのアパーチャをもうけるステップと、
前記マスク層および前記アパーチャの上方に、第２の誘電体材料層を形成するステップと、
前記第２の誘電体材料層中に複数の緊密なピッチのトレンチを形成するステップと、
前記マスク層中の前記アパーチャを貫通して、前記第１の誘電体材料層中に複数の緊密なピッチのコンタクトホールを形成するステップと
をさらに含む、請求項１２または請求項１３の方法。
【請求項１５】
単一のエッチングプロセスを使用して、前記第２の誘電体材料層中の前記複数の緊密なピッチのトレンチと、前記第１の誘電体材料層中の前記複数の緊密なピッチのトレンチとを連続して形成するステップをさらに含む、請求項１４の方法。
【請求項１６】
前記単一のエッチングプロセスを使用することは、異方性プラズマエッチングプロセスを使用することを含む、請求項１５の方法。
【請求項１７】
前記異方性プラズマエッチングプロセス中に、前記第１の誘電体材料層および前記第２の誘電体材料層の内の少なくとも１つが、可変のエッチング速度を示すようにさせるステップをさらに含む、請求項１６の方法。
【請求項１８】
前記第１の誘電体材料層および前記第２の誘電体材料層の内の前記少なくとも１つをドーパントでドープするステップと、
前記第１の誘電体材料層および前記第２の誘電体材料層の内の前記少なくとも１つの内の前記ドーパントの濃度を、前記第１の誘電体材料層および前記第２の誘電体材料層の内の前記少なくとも１つの厚さによって変化させるステップと
をさらに含む、請求項１７の方法。
【請求項１９】
前記第２の誘電体材料層の上方に複数の緊密なピッチのスペーサを形成するステップと、
前記複数の緊密なピッチのトレンチを形成するために、前記複数のスペーサを貫通して、前記第１の誘電体材料層をエッチングするステップと
をさらに含む、請求項１４から請求項１８までの内のいずれか１つの方法。
【請求項２０】
前記複数の緊密なピッチのトレンチを形成するステップおよび前記複数の緊密なピッチのコンタクトホールを形成するステップの内の少なくとも１つは、ピッチ増倍プロセス、ダブル・パターニング・プロセス、二重露光プロセス、マスクレス・フォトリソグラフィ・プロセス、ならびに高度のファインライン・リソグラフィ・プロセスの内の少なくとも１つを含む、請求項１４請求項１９までの内のいずれか１つの方法。
【請求項２１】
前記複数の緊密なピッチの導電線を形成するために、前記複数の緊密なピッチのトレンチの各々の緊密なピッチのトレンチ中に、導電材料をもうけるステップと、
前記複数の緊密なピッチの導電コンタクトを形成するために、前記複数の緊密なピッチのコンタクトホールの各々の緊密なピッチのコンタクトホール中に、導電材料をもうけるステップと
をさらに含む、請求項１４から請求項２０までの内のいずれか１つの方法。
【請求項２２】
前記複数の緊密なピッチのトレンチの前記各々の緊密なピッチのトレンチ、ならびに前記複数の緊密なピッチのコンタクトホールの前記各々の緊密なピッチのコンタクトホールの中に実質的に同時に導電材料を導入するステップをさらに含む、請求項２１の方法。
【請求項２３】
前記第２の誘電体材料層の上方に、緊密なピッチである複数のアパーチャを有する別のマスク層を形成するステップと、
前記第２の誘電体材料層中の前記複数の緊密なピッチのトレンチならびに前記第１の誘電体材料層中の前記複数の緊密なピッチのコンタクトホールを形成するために、前記別のマスク層の前記複数のアパーチャならびに前記マスク層の前記アパーチャを貫通して、前記第２の誘電体材料層ならびに前記第１の誘電体材料層をエッチングするステップと
をさらに含む、請求項１４の方法。
【請求項２４】
前記別のマスク層を形成するステップは、前記別のマスク層中の前記複数のアパーチャを形成するために、スペーサエッチングプロセスを使用することを含む、請求項２３の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権主張］
本出願は、２００７年８月３日に出願された、米国特許出願第１１／８３３，３８６号の出願日の利益を主張する。
【０００２】
［技術分野］
本発明の実施形態は、概して、集積回路製造技術に関する。より詳細には、本発明の実施形態は、縮小されたピッチあるいは「緊密な」ピッチのコンタクトを組み込む半導体構造体の製造に関し、それらの縮小されたピッチあるいは「緊密な」ピッチのコンタクトは、活性領域（active area）のフィーチャ、ならびに任意的にはそれらの上方の関連する導電線と位置合わせ（alignment）される。
【背景技術】
【０００３】
現代の電子機器における携帯性、計算能力、メモリ容量、ならびにエネルギー効率の向上に関する要求を含め、さまざまな要因の結果として、半導体基板上で製造されるような集積回路は、絶え間なく小型化している。この小型化を促進するために、研究は、集積回路の構成素子を小型化する方法にまで続いている。それらの構成素子の非限定的な例としては、トランジスタ、キャパシタ、電気コンタクト、ライン、ならびにその他の電子部品の素子が挙げられる。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、強誘電体（ＦＥ）メモリ、電気的消去・プログラム可能型読み取り専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリなどのデバイス中に組み込まれたメモリ回路において、フィーチャ・サイズ（feature size）の減少傾向は、顕著である。
【０００４】
ＮＡＮＤフラッシュメモリチップは、例えば、メモリセルとして周知の、数十億もの同一の回路素子を通常含み、それらの回路素子は、関連する論理回路を備えた複数のアレイ中に配置される。マルチレベルセル・デバイスは、セルごとに１ビットより多くを記憶し得るものの、伝統的には、各々のメモリセルは、１ビットの情報を記憶する。そのような各々のメモリセルは、１ビット（２進数）のデータを記憶し得るアドレス可能なロケーションを含む。ビットは、セルに書き込まれ得、かつ記憶された情報を検索するために読み出され得る。（複数の）構成素子、それらを接続する導電線、ならびにそれらの間で電荷を搬送する導電コンタクトのサイズを減少させることにより、これらのフィーチャを組み込む素子のサイズを減少させ得る。記憶容量および回路速度は、メモリデバイスの活性表面上の所定領域中に、より多くのメモリセルを適合させることによって増加させ得る。
【０００５】
前述の素子が作られるフィーチャの継続的な小型化は、それらのフィーチャを形成するために用いられる技術に益々大きな要求を突きつける。例えば、基板上のフィーチャをパターニングするために、フォトリソグラフィが一般的に使用される。これらのフィーチャのサイズ設定を表現するためには、「ピッチ」という概念が使用可能である。ピッチは、反復的な２つの隣接するフィーチャ中の同一点間の距離である。隣接するフィーチャ間の隙間は、誘電体などの別の材料により充填され得る。結果として、例えば、フィーチャの１つのアレイ中に生じ得るように、隣接するフィーチャが反復的あるいは周期的なパターンの一部であるときには、ピッチは、フィーチャの幅と、そのフィーチャを隣接するフィーチャから分離する隙間の幅との合計とみなすことが可能である。
【０００６】
フォトレジスト材料は、通常、選択された波長の光にのみ反応するように調整され得る。使用可能な１つの一般的な波長の領域は、紫外線（ＵＶ）領域に位置する。多くのフォトレジスト材料は、特定の波長に選択的に反応するので、フォトリソグラフィ技術にはそれぞれ、その波長により決められる最小ピッチがあり、この最小ピッチ未満においては、その特定のフォトリソグラフィ技術では、フィーチャを確実に形成することは不可能である。したがって、特定のフォトレジストを使用して達成可能な最小ピッチは、フィーチャ・サイズの縮小可能性を限界付けることがある。
【０００７】
しばしば、「ピッチ倍増（pitch doubling）」など、「ピッチ増倍（pitch multiplication）」と、いささか誤って称される、ピッチ縮小（pitch reduction）技術は、フォトレジストにより決められるフィーチャ・サイズの限界を越えて、より小型でより高密度に配置されたフィーチャの製作を可能にするように、フォトリソグラフィの可能性を広げ得る。すなわち、通常、ある倍数でのピッチの「増倍」は、事実上その倍数だけピッチを縮小することを伴う。現に、「ピッチ増倍」は、ピッチを縮小することによりフィーチャの密度を増加させる。したがって、ピッチには、少なくとも２つの意味があり；反復的なパターン中の同一のフィーチャ間の直線間隔；ならびに所定もしくは一定の直線距離当たりのフィーチャの密度もしくは数がある。本明細書では、この慣例的な用法が維持される。
【０００８】
上述のような方法の例は、Ｌｏｗｒｅｙ他取得の米国特許第５，３２８，８１０、ならびにＬｕａｎ  Ｃ．  Ｔｒａｎの米国特許出願公開第２００７００４９０３５号に記述される。
【０００９】
特定のレベルにおいて所定の半導体材料をベースとした集積回路上に実装されるマスク構成もしくは対応する回路素子の限界寸法（ＣＤ）は、その方式の最小フィーチャ寸法、あるいはその構成もしくは素子中に存在する最小フィーチャの最小幅の測定値である。集積回路のさまざまな部分における、幾何学的複雑さ、および限界寸法に関するさまざま要件などの要因から、集積回路のすべてのフィーチャがピッチ増倍されるわけではない。さらに、従来のピッチ増倍は、従来のリソグラフィと比較して追加のステップを必要とし、この追加のステップは、大幅な追加の時間と費用を伴う可能性がある。しかしながら、集積回路のいくつかのフィーチャがピッチ増倍される場合には、それらのフィーチャとインタフェースする接続フィーチャもまたピッチ増倍されなければ不都合である。したがって、互いにコンタクトするように構成される、重ね合わされたフィーチャは、同様の寸法であると好都合である。こうして、このような同様の寸法は、集積回路上において、より小型かつより効率的な動作部品を可能にし得るので、フィーチャ密度を増加させ、かつチップサイズを減少させることを可能にし得る。
【００１０】
異なるレベルにおける回路層の間に電気的接続部を製作するために、絶縁材料を貫通してコンタクトを形成する従来の方法は、コンタクトの密度を、それらのコンタクトによって接続されるように意図されたフィーチャの密度に適合させることができなかった。したがって、特に、接続されるべきフィーチャを形成するためにピッチ増倍が使用される場合に、それらのコンタクト・フィーチャによって接続されるように意図されたフィーチャの密度に適合可能な、寸法およびピッチが縮小されたコンタクトを形成する方法が必要とされる。
【００１１】
さらに、ならびに上述のように、集積回路のサイズの縮小、ならびにコンピュータチップ上の電気素子のアレイの動作可能な密度の増加が必要とされる。したがって、従来の方法と比較して限界寸法を縮小したフィーチャを形成する改善された方法と；フィーチャの密度を増加するための改善された方法と；より効率的なアレイを作り出す方法と；フィーチャの分解能を損なわずによりコンパクトなアレイをもたらす方法と；縮小サイズのフィーチャの製作中の行為を簡素化もしくは削減する方法とが必要とされる。
【図面の簡単な説明】
【００１２】
本発明の各種の実施形態を描写する図面において：
【図１Ａ】本発明の半導体デバイスについての実施形態の部分図である。
【図１Ｂ】本発明の半導体デバイスについての実施形態の部分図である。
【図１Ｃ】本発明の半導体デバイスについての実施形態の部分図である。
【図１Ｄ】本発明の半導体デバイスについての実施形態の部分図である。
【図２Ａ】図１Ａ‐図１Ｄに示されたような半導体デバイスを形成するための、本発明の方法の実施形態に従って形成され得るワークピースの部分的上面図である。
【図２Ｂ】図２Ａに示された切断線２Ｂ‐２Ｂに沿って取られた、図２Ａに示されたワークピースの部分的断面側面図である。
【図２Ｃ】図２Ａに示された切断線２Ｃ‐２Ｃに沿って取られた、図２Ａに示されたワークピースの部分的断面側面図である。
【図３】図２Ａ‐図２Ｃに示されたワークピースから形成され得る、さらなるワークピースの部分的断面側面図であり、図２Ａに示された切断線２Ｂ‐２Ｂを含む平面に取られている断面図である。
【図４】図２Ａ‐図２Ｃに示されたワークピースから形成され得る、さらなるワークピースの部分的断面側面図であり、図２Ａに示された切断線２Ｂ‐２Ｂを含む平面に取られている断面図である。
【図５】図２Ａ‐図２Ｃに示されたワークピースから形成され得る、さらなるワークピースの部分的断面側面図であり、図２Ａに示された切断線２Ｂ‐２Ｂを含む平面に取られている断面図である。
【図６Ａ】図２Ａ‐図２Ｃに示されたワークピースから形成され得る、さらなるワークピースの部分的断面側面図であり、図２Ａに示された切断線２Ｂ‐２Ｂを含む平面に取られている断面図である。ならびに、
【図６Ｂ】図２Ａに示された切断線２Ｃ‐２Ｃを含む平面に取られた、図６Ａに示されたワークピースの部分的断面側面図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態は、緊密なコンタクトあるいはピッチ増倍されたコンタクトが、下にある半導体構造体の活性領域のフィーチャと位置合わせされて形成される半導体構造体を含む。一実施形態では、緊密なピッチのコンタクトならびに位置合わせされた導電線は、同時に形成される。本明細書では、用語「緊密な（tight）」ピッチは、ピッチ増倍を欠く従来のリソグラフィ技術を使用して実現可能なものよりも小さいピッチおよび随伴するフィーチャ・サイズを指す。換言すれば、緊密なピッチは、サブリソグラフィの分解能のピッチとみなし得る。
【００１４】
本発明の実施形態は、Ｌｕａｎ  Ｃ．  Ｔｒａｎの米国特許出願第１１／２１５，９８２号ならびに米国特許出願公開第２００７／００４９０３５号に記述されたプロセスもしくは構造体のいずれかを含み得る。
【００１５】
本発明の非限定的な実施形態の詳細は、図面を参照して以下に記述される。
【００１６】
当業者に明らかなように、半導体構造体の製造に関して本明細書に記述される各種の層は、当業者に周知であって、かつ所定の層の材料での使用に適した方法により形成され得る。実施例は、スピンオン技術、スプレーオン技術、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相成長（ＰＶＤ、また「スパッタリング」とも称される）、ならびに選択ＣＶＤなどの関連する選択的プロセスを含むが、これらに限定されない。さらなる非限定的な実施例としては、ハードマスク層を形成するために、化学気相成長などの各種の気相堆積プロセスが使用され得る。マスク層が一般的に、非結晶質炭素で形成される場合には、マスク層の上方にハードマスク層またはスペーサ材料などの他の別の材料を堆積させるために、低温化学気相成長プロセスが使用され得る。そのような低温堆積プロセスは、非結晶質炭素層の化学的もしくは物理的崩壊を好都合に阻止する。非結晶質炭素層は、炭素前駆体のような炭化水素化合物、またはそのような化合物の混合物を使用して、化学気相成長法により形成され得る。適切な前駆体の例としては、プロピレン、プロピン、プロパン、ブタン、ブチレン、ブタジエン、ならびにアセチレンが挙げられる。非結晶質炭素層を形成するための適切な方法は、２００３年６月３日にＦａｉｒｂａｉｒｎ他が取得した米国特許第６，５７３，０３０Ｂ１に記述される。また、非結晶質炭素は、ドープされ得る。ドープされた非結晶質炭素を形成するための適切な方法は、Ｙｉｎ他の米国特許出願第１０／６５２，１７４に記述される。レジスト層などの感光層を形成するためには、スピンオンコーティングプロセスが使用され得る。
【００１７】
各種の層に適切な材料を選択することに加えて、層の厚さは、採用される予定のエッチング化学物質およびプロセス条件との適合性で選択し得る。非限定的な実施例としては、下にある層を選択的にエッチングすることにより、上にある層から下にある層にパターンを転写するときには、選択的なエッチング化学物質が採用される場合でも、両方の層から材料がある程度除去される。したがって、上部の層は、パターン転写の間に除去されないような十分な厚さであることが望ましい。ハードマスク層は、それらの転写もしくは除去が短くなることで、周辺材料の劣化を抑えることができるような薄さであると好都合であり得る。
【００１８】
図１Ａ‐図１Ｄは、本発明の半導体デバイス１００についての部分的に形成された実施形態の一部を示す。特に、図１Ａは、半導体デバイス１００の部分的上面図である。図１Ｂは、図１Ａに示された切断線１Ｂ‐１Ｂに沿って取られた半導体デバイス１００の部分的断面図である。図１Ｃは、図１Ａに示された切断線１Ｃ‐１Ｃに沿って取られた半導体デバイス１００の部分的断面側面図である。図１Ａに示されるように、図１Ｂおよび図１Ｃは、互いに平行な面に取られる。最後に、図１Ｄは、図１Ａに示された切断線１Ｄ‐１Ｄに沿って取られた半導体デバイス１００の部分的断面図であり、かつ図１Ｂおよび図１Ｃの面に対して垂直に向けられた面に取られる。
【００１９】
図１Ａを参照すると、半導体基板１００は、水平方向に伸張する複数の導電配線あるいは導電線１６６を含み得る。導電線１６６は、緊密なピッチであり得、かつ例えば銅、アルミニウム、またはドープされたポリシリコンなどの導電材料を含み得る。半導体基板１００は、水平方向に伸張する複数の導電配線あるいは導電線１６６Ａをも含み得、導電配線あるいは導電線１６６Ａは、緊密なピッチではなく、図１Ａの部分的平面図にはその１つのみが示される。
【００２０】
図１Ｂを参照すると、半導体デバイス１００は、半導体基板１１０を含み得る。用語「半導体基板」は、本明細書では、半導体ダイ、半導体ウエハ、部分的ウエハ、ならびにシリコン・オン・インシュレータ（ＳＯＩ）基板などのその他のバルク半導体基板を包含し、シリコン・オン・インシュレータ（ＳＯＩ）基板には、シリコン・オン・ガラス（ＳＯＧ）基板およびシリコン・オン・サファイア（ＳＯＳ）基板などがある。水平方向に分離した複数の活性部分あるいは活性フィーチャ（active feature）１１２は、半導体基板１１０の活性表面上もしくは活性表面内に配置され得る。半導体基板１１０は、各々の活性フィーチャ１１２と関連する、ワード線などの多数の付加的な導電線（図示せず）を含み得る。概略的に描かれた活性フィーチャ１１２は、例えばトランジスタのソース領域、ドレイン領域もしくはゲート領域を含み得、または導電配線もしくは導電パッドを含み得る。発明の実施形態では、活性フィーチャ１１２は、半導体材料層の選択的にドープもしくは非ドープされた部分、または導電性金属材料を含み得、半導体材料層は、例えば、シリコン、シリコンゲルマニウム、ガリウムヒ素、リン化インジウム、ならびにＩＩＩ‐Ｖ族材料などであり、導電性金属材料は、銅もしくはアルミニウムなどである。
【００２１】
当業者にお分かりのように、半導体基板１１０は、活性フィーチャ１１２に加えて、多数のその他のフィーチャおよび地形変化（topographical variation）を含み得る。その他のフィーチャおよび地形変化の非限定的な実施例として、シャロー・トレンチ・アイソレーション領域１１４が、活性フィーチャ１１２を含む半導体基板の領域を水平方向に分離して描写される。
【００２２】
図１Ｂにさらに示されるように、半導体デバイス１００は、複数の導電性の緊密なピッチの導電ビア１６４を含み得、各々の緊密なピッチの導電ビア１６４は、活性フィーチャ１１２と、水平方向に伸張する緊密なピッチの導電線１６６との間に、図１Ｂの垂直方向に伸張し得る。すなわち、各々の緊密なピッチの導電ビア１６４は、活性フィーチャ１１２と、水平方向に伸張する導電線１６６との間の電気的連通をもたらし得る。さらに、以下でさらに詳述されるように、各々の緊密なピッチの導電ビア１６４は、それと関連する緊密なピッチの水平方向に伸張する導電線１６６と一体的に形成され得る。
【００２３】
図１Ｄに最もよく示されるように、導電ビア１６４は、水平方向においては制限され、それ故、図１Ｂには示されるが図１Ｃには示されない半導体デバイス１００の領域には存在しない。すなわち、導電ビア１６４は、導電線１６６のように水平方向には伸張しない。図１Ｄにも示されるように、活性フィーチャ１１２はまた、半導体基板１１０に沿って、互いが並行して水平方向の距離に伸張し得る。
【００２４】
本発明の実施形態では、活性フィーチャ１１２、導電ビア１６４、ならびに導電線１６６は、緊密なピッチであり得、ならびに約１０ｎｍ以下の幅であり得、かつ約５０ｎｍ以下（例えば、１０ｎｍ）の間隔で分離され得る。したがって、フィーチャ１１２、導電ビア１６４、ならびに導電線１６６のピッチは、約６０ｎｍ以下（例えば、２０ｎｍ）であり得る。当然ながら、本発明の範囲から逸脱することなく、これらの素子は、１０ｎｍよりも広くても狭くてもよく、かつ互いの間隔が５０ｎｍを超えてもそれ未満でもよい。発明の実施形態では、活性フィーチャ１１２、導電ビア１６４、ならびに導電線１６６は、約３５ｎｍもしくは約２５ｎｍの幅であり得る。
【００２５】
以下に、図１Ａ‐図１Ｄに示された半導体デバイス１００を形成するために使用され得る本発明の方法の一実施形態が記述される。
【００２６】
図２Ａ、図２Ｂならびに図２Ｃは、部分的に形成された半導体デバイス１００を含むワークピース１８０を示す。特に、図２Ａは、ワークピース１８０の部分的上面図である。図２Ｂは、図２Ａに示された切断線２Ｂ‐２Ｂに沿って取られたワークピース１８０の部分的断面図である。図２Ｃは、図２Ａに示された切断線２Ｃ‐２Ｃに沿って取られたワークピース１８０の部分的断面側面図である。図２Ａに示されるように、図２Ｂおよび図２Ｃは、互いに平行な面に取られる。
【００２７】
図２Ｂを参照すると、活性フィーチャ１１２は、当技術分野で周知の方法を使用して半導体基板１１０中に形成され得る。例えば、半導体基板１１０の表面の上方にパターニングされたマスク層が形成され得、かつ、活性フィーチャ１１２にＮ型および／もしくはＰ型にドープされた半導体材料の領域を含ませるために、パターニングされたマスク層を貫
通して半導体基板１１０をイオンでドープすることによって、半導体基板１１０の表面中に活性フィーチャ１１２が形成され得る。
【００２８】
図２Ｂに描写されるように、半導体基板１１０および任意の活性フィーチャ１１２の上方に、追加の材料層が形成され得る。例えば、基板１１０の上方にフィールド酸化層１１１が形成され得、かつフィールド酸化層１１１中のアパーチャを貫通して、活性フィーチャ１１２が露出され得る。さらに、半導体基板１１０の活性表面（活性フィーチャ１１２がその上もしくはその中に形成されている半導体基板１１０の表面）の上方に、誘電体層１１６が形成され得、かつ半導体基板１１０とは反対側の誘電体層１１６の表面の上方に、ハードマスク層１１８が形成され得る。
【００２９】
限定ではなく例としては、誘電体層１１６は、当技術分野でレベル間誘電体(ＩＬＤ)と一般的に称されるものを含み得る。誘電体層１１６は、任意の適切な電気絶縁体を含み得、任意の適切な電気絶縁体の非限定的な例としては、高密度プラズマ（ＨＤＰ）酸化物材料、ボロホスホシリケイトガラス（ＢＰＳＧ）、分解したオルトケイ酸テトラエチル（ＴＥＯＳ）、ドープされた二酸化シリコン（ＳｉＯ２）、非ドープの二酸化シリコン、スピンオンガラス、ならびにフッ化ガラスなどの低誘電率誘電体を含む。誘電体層１１６は任意的には、ハードマスク１１８をその上に形成する前に、下にある地形に起因して外側に突き出る誘電体層１１６の任意の部分を除去もしくは削り取るために、研磨プロセスまたは平坦化プロセス（例えば、機械研磨、化学機械研磨（ＣＭＰ）など）を使用して平坦化され得る。
【００３０】
特定の非限定的な実施例としては、誘電体層１１６は、高濃度にドープされたＢＰＳＧまたは低濃度にドープされたＢＰＳＧを含み得る。導電ビア１６４（図１Ｂ）を開口部中に形成するために誘電体層１１６を貫通してエッチングすることによって、最終的に形成される開口部の垂直状態を維持するためには、誘電体層１１６は、ＢＰＳＧの底部（図の方向に対して底部）付近で高速のエッチング速度を促進するために、高濃度にドープされかつ勾配をつけられたＢＰＳＧから形成され得ることが望ましい場合がある。ＢＰＳＧのエッチング速度は、少なくとも部分的には、その中のドーパントの濃度に関連し得ることがわかっている。したがって、ＢＰＳＧ中のドーパントの濃度は、エッチング速度をＢＰＳＧの底部と比較してＢＰＳＧの上部において低速にさせ得るように、ＢＰＳＧの上部からＢＰＳＧの底部の方向への勾配を示すように構成され得る。エッチングプロセス中、ＢＰＳＧの上部付近の開口部内のＢＰＳＧの側壁領域は、ＢＰＳＧの底部付近の領域と比較して長時間エッチャントに曝されるので、ＢＰＳＧの底部付近の開口部内のＢＰＳＧの側壁領域に、より高速のエッチング速度を示させることによって、ＢＰＳＧの上部からその底部に向かって開口部がＢＰＳＧ中にエッチングされる最中、開口部の垂直状態は、維持され得る。
【００３１】
エッチング停止層としての機能を果たし得るハードマスク１１８は、当業者に周知な任意の適切なマスク材料を含み得る。非限定的な実施例としては、ハードマスク１１８は、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）（例えば、Ｃａｌｉｆｏｒｎｉａ州、Ｓａｎｔａ  ＣｌａｒａのＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社により商標名ＢＬＯｋで販売されている材料）、炭窒化シリコン（ＳｉＣＮ）、シリコンリッチ酸化物、酸窒化シリコン、酸化アルミニウム（Ａｌ２Ｏ３）などを含み得る。任意的には、プロセス条件が可能であれば、反射防止膜（ＡＲＣ）（図示せず）もまた、ハードマスク１１８の真上、ハードマスク１１８の真下、またはハードマスク１１８の真上と真下の両方に形成され得る。そのような反射防止膜は、例えば、誘電体反射防止膜（ＤＡＲＣ）もしくは下部反射防止膜（ＢＡＲＣ）を含み得、誘電体反射防止膜は、例えば、シリコンリッチな酸窒化シリコンなどの材料を含み得、下部反射防止膜は、例えば、ＭＯ州、ＲｏｌｌａのＢｒｅｗｅｒ  Ｓｃｉｅｎｃｅ社により商標名ＤＵＶ１１２で販売されている材料などを含み得る。
【００３２】
図２Ａおよび図２Ｂに示されるように、アパーチャ１２８は、導電ビア１６４（図１Ｂ）を形成することが所望される誘電体層１１６上の領域の上方に、ハードマスク１１８を貫通して形成され得る。アパーチャ１２８は、例えば、光フォトリソグラフィ、電子ビームリソグラフィ、イオンビームリソグラフィ、ナノインプリントリソグラフィ、または任意のその他の適切なプロセスを使用して、ハードマスク１１８中に形成され得る。図２Ａに示されるように、アパーチャ１２８は、概ね矩形であり得る。実施形態によっては、アパーチャ１２８は、従来のフォトリソグラフィプロセスの分解能により決められ得る寸法（例えば、長さと幅）であり得る。例えば、実施形態によっては、アパーチャ１２８の少なくとも一つの寸法（例えば幅）は、おおよそ、従来のフォトリソグラフィプロセスを使用して得られる最小フィーチャ・サイズくらいであってもよい。
【００３３】
ハードマスク１１８中にアパーチャ１２８を形成するために使用され得る、ある特定の非限定的な実施例としては、ハードマスク１１８（およびその上方に形成された任意のＢＡＲＣ層）の表面の上方に、フォトレジスト材料層（図示せず）が形成され得る。フォトレジスト材料は、当業者に周知の任意の適切なフォトレジスト材料を含み得、任意の適切なフォトレジスト材料は、１３．７ナノメートル（ｎｍ）、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ、もしくは３６５ｎｍの波長のシステム、１９３ｎｍの波長の浸漬システム、または電子ビームリソグラフィシステムに適するフォトレジストを含むが、これらに限定されない。適切なフォトレジスト材料の例としては、フッ化アルゴン（ＡｒＦ）感光フォトレジスト、すなわち、ＡｒＦ光源での使用に適するフォトレジスト、ならびにフッ化クリプトン（ＫｒＦ）感光フォトレジスト、すなわち、ＫｒＦ光源での使用に適するフォトレジストを含むが、これらに限定されない。ＡｒＦフォトレジストは、比較的短い波長の光（例えば１９３ｎｍ）を利用するフォトリソグラフィシステムと共に使用され得る。ＫｒＦフォトレジストは、２４８ｎｍシステムなどのより長い波長のフォトリソグラフィシステムと共に使用され得る。
【００３４】
フォトレジスト材料層中に、フォトレジスト材料を貫通してハードマスク１１８の一部を露光するためのアパーチャ（図示せず）を形成するために、フォトレジスト材料層をパターニングするには、次に、周知のプロセス（例えば、フォトリソグラフィ露光現像プロセスなど）が使用され得る。ハードマスク１１８の上にあるフォトレジスト材料層中に一旦アパーチャが形成されると、フォトレジスト層中のパターンは、ハードマスク１１８に転写され得る。すなわち、図２Ａおよび図２Ｂに描写されるように、ハードマスク１１８の露光した領域は、ハードマスク１１８中にアパーチャ１２８を製作するために除去され得る。アパーチャ１２８を形成するためのハードマスク１１８の露光した領域の除去は、任意の適切なプロセスによりもたらされ得、任意の適切なプロセスには、当技術分野で周知なように、ウエットエッチングプロセスもしくはドライエッチングプロセス、またはその他の方法を含むが、これらに限定されない。本発明の実施形態では、除去は、異方性（もしくは高指向性）エッチングにより達成され得る。ドライエッチングは、実施形態によっては、限界寸法の高度な制御をもたらし得る。異方性エッチングの例としては、ＨＢｒ／Ｃｌプラズマ、Ｃｌ２／ＨＢｒ、またはフッ化炭素プラズマを使用するエッチングを含むが、これらに限定されないし、フッ化炭素プラズマには、ＣＦ４、ＣＦＨ３、ＣＦ２Ｈ２ならびにＣＦ３Ｈを含むがこれらに限定されない、フッ化炭素プラズマのエッチング化学物質がある。エッチングは、物理的要素を含み得、また、化学的要素をも含み得、例えば、Ｃｌ２／ＨＢｒエッチングなどの反応性イオンエッチング（ＲＩＥ）を含み得る。非限定的な実施例としては、エッチングは、ＬＡＭ  ＴＣＰ９４００エッチングチャンバーを使用し、かつ、約３００‐約１０００Ｗの最高電力および約５０‐約２５０Ｗの最低電力を用いて、約７−約６０ｍＴｏｒｒの圧力で、約０‐約５０ｓｃｃｍのＣｌ２と約０‐約２００ｓｃｃｍのＨＢｒを流して実施し得る。さらなる非限定的な実施例としては、別の方策とセッティングが必要とされるかもしれないが、ＡＭＥ  ５０００エッチングチャンバーもまた、同様のエッチングを遂行し得る。
【００３５】
ハードマスク１１８の露光した部分を除去するために使用されるエッチングプロセスは、誘電体層１１６上で停止し得るか、あるいは誘電体層１１６を消費し過ぎてはならない。ハードマスク１１８中にアパーチャ１２８を形成した後には、フォトレジスト材料層の任意の残留部分は、基板から除去され得る。
【００３６】
本明細書の後述部分の再読後に、よりよく理解され得るように、ハードマスク１１８は、エッチング停止層として機能し得、ならびに、１つ以上の後続のエッチングプロセス中に、下にある層、膜、もしくは構造体が不本意に除去されることを阻止するために使用され得る。したがって、ハードマスク１１８の厚さは、後続の任意のエッチングプロセスを乗り切るために十分な厚さであり得るが、その中に階段状の地形（topography）を作り出すほどの厚さでなくてよい。
【００３７】
図３は、さらなるワークピース１８２を図示する、図２Ｂと同様の部分的断面図であり、さらなるワークピース１８２は、第１のハードマスク１１８の上方に追加の材料層を形成すること（例えば堆積すること）によって、ワークピース１８０（図２Ａ‐図２Ｃ）から形成され得、この追加の材料層の形成は、第２のアパーチャ１２８を充填し、かつ半導体デバイス１００（図１Ａ‐図１Ｃ）をさらに製造するためである。追加の層は、例えば、別の誘電体層１３４および別のハードマスク１３６を含み得る。限定ではなく例としては、誘電体層１３４は、導電線１６６の所望する最終的な高さあるいは厚さに従って、約５０ナノメートル（５０ｎｍ）から約２００ナノメートル（２００ｎｍ）の厚さで形成され得る。
【００３８】
誘電体層１３４は、誘電体層１１６と同様もしくは異なる組成物から成り得る。非限定的な実施例としては、絶縁層１３４は、約３．９の誘電率（Ｋ）を有するＴＥＯＳを含み得る。半導体デバイス１００（図１Ａ‐図１Ｃ）中の導体もしくは相互接続として、銅メタライゼーションが用いられる予定である場合には、約２．６から約２．３の誘電率（Ｋ）を有するフッ化ガラスが用いられ得る。その他の適切な材料も用いられ得る。ハードマスク１３６は、例えば、透明な炭素（transparent carbon、ＴＣ）材料を含み得る。
【００３９】
図４を参照すると、ハードマスク１３６の上方に、緊密なピッチのスペーサ１５２が形成され得る。緊密なピッチのスペーサ１５２は、当技術分野で周知の方法を使用して形成され得、当技術分野で周知の方法には、例えば、Ａｂａｔｃｈｅｖ他の米国特許第７，１１５，５２５号、ならびに、２００６年８月２９日に出願され、名称が“Semiconductor Devices Including Fine Pitch Arrays With Staggered Contacts And Methods For Designing And Fabricating The Same”である、米国特許出願第１１／５１１，５４１号の方法などがある。図４に示されるように、任意的には、スペーサ１５２とハードマスク１３６との間にＡＲＣ層１３８がもうけられ得る。ＡＲＣ層１３８は、ＤＡＲＣ層を含み得、かつ当業者に周知の任意の適切なＤＡＲＣ材料を含み得、当業者に周知の適切なＤＡＲＣ材料としては、シリコンリッチな酸窒化物またはその他の任意のＤＡＲＣ膜を含むが、これらに限定されない。
【００４０】
スペーサ１５２を形成するために使用され得る、別の非限定的なプロセスの実施例は、所望のスペーサ材料の厚さを得るために１つ以上のサイクルで実施される、低温原子層堆積（ＡＬＤ）プロセスを含む。簡潔に要約すると、ハードマスク１３８（および任意のＡＲＣ層１３８）の上方に、フォトレジスト材料層が堆積され、かつ、フォトレジスト材料層中に、各々の間が約６０ナノメートル以上の幅である複数のラインをその間に画定する複数の開口部を形成するために、標準的なフォトリソグラフィプロセスを使用してパターニングされる。フォトレジスト材料層中に交互になったラインと開口部を形成した後に、「レジストトリミング」もしくは「カーボントリミング」と称されるプロセスを使用して、ラインの幅は、縮小され得る（ならびに、開口部の幅は、増大され得る）。そのようなプロセスは、当技術分野で周知である。パターニングされたフォトレジスト材料層の上方には、比較的薄いスペーサ材料層が堆積され得る。例えば、フォトレジスト材料の上方にスペーサ材料を堆積させるために、低温原子層堆積（ＡＬＤ）プロセスが使用され得る。スペーサ材料は、フォトレジスト材料から形成されたラインの側壁を含む、ワークピースの任意の露出した表面のフィーチャにコンフォーマルになる方法でブランケット堆積され得る。非限定的な実施例としては、ヘキサクロロジシラン（ＨＳＤ）、Ｈ２Ｏ、ならびにピリジン（Ｃ５Ｈ５Ｎ）を含む雰囲気で、約７５℃から約１００℃の間の温度で、ＡＬＤチャンバー中に、薄い二酸化シリコン（ＳｉＯ２）のスペーサ材料層が堆積され得る。ピリジンは、低温での膜の成長を可能にする触媒としての機能を果たし得る。各々のＡＬＤサイクルは、ＨＳＤとピリジンの混合物の約２秒から約５秒のパルスを含み得る。これに続いて、約５秒から約１０秒継続するアルゴンのパルスがあり得る。表面は次に、Ｈ２Ｏとピリジンの混合物を用いて、約２秒から約５秒パルスされ得、続いて、約５秒から約１０秒継続する別のアルゴンのパルスがあり得る。得られる堆積速度は、約２．５Å／サイクルであり得る。上述のプロセスは、軽度のバルク汚染を伴った実質的に化学量論的なＳｉＯ２膜をもたらし得、軽度のバルク汚染は、Ｃ（＜２ａｔ％）、Ｈ（＜２２ａｔ％）、Ｎ（＜１ａｔ％）、ならびに／またはＣｌ（＜１ａｔ％）を含み得る。
【００４１】
さらなる実施形態では、スペーサ材料は、下にあるフォトレジスト材料を損なうことのない適切なプロセスにより形成され得、適切なプロセスには、プラズマ化学気相成長（ＰＥＣＶＤ）、または低温かつコンフォーマルな堆積技術を含むが、これらに限定されない。
【００４２】
スペーサ材料層を堆積した後、そのスペーサ材料層から図４に示されたスペーサ１５２を形成するために、いわゆる「スペーサエッチング」が実施され得る。当業者に周知であるように、スペーサエッチングは、高異方性エッチングプロセスである。スペーサエッチングプロセスは、物理的要素を含み得、かつ化学的要素をも含み得る。スペーサエッチングプロセスは、例えば、反応性イオンエッチング（ＲＩＥ）プロセスであり得る。ある特定の非限定的な実施例としては、スペーサエッチングは、例えば、酸化物のスペーサ材料に対して、四フッ化炭素（ＣＦ４）およびアルゴン（Ａｒ）のプラズマを使用して実施し得る。スペーサエッチングが実施された後には、効果的に縮小されたピッチを有する、細長いスペーサのパターンを残し得る。スペーサエッチングプロセスの間、ＡＲＣ層１３８もしくはハードマスク１３６は、部分的なエッチング停止層としての機能を果たし得る。スペーサエッチングプロセスは、スペーサ材料層の比較的垂直な薄い部分を除去するが、スペーサ材料層の垂直な厚い部分を残す。一般的には、スペーサエッチング中に、垂直に伸張する表面（例えば、フォトレジスト材料から既に形成されたラインの側壁など）の上に堆積されたスペーサ材料の少なくとも一部をワークピース１８４上に残しつつ、ワークピース１８４の水平方向に伸張する表面上に堆積されたスペーサ材料は除去される。図４に示されるような結果には、個々の緊密なピッチのスペーサ１５２を含む。
【００４３】
任意のフォトレジスト材料の残留部分およびＡＲＣ層１３８の露光した部分は、スペーサ１５２を残して、適切なプロセスにより除去され得る。使用されるプロセスが、フォトレジストおよびＡＲＣ層１３８が形成される材料もしくは材料群によって決まることは当然である。
【００４４】
図４に示された緊密なピッチのスペーサ１５２のように、緊密なピッチのフィーチャを形成するその他の方法は、当技術分野で周知であり、かつ本発明の実施形態に用いられ得る。限定ではなく例としては、緊密なピッチのスペーサ１５２を形成するためには、２００７年３月１日に出願され、名称が“Pitch Reduced Patterns Relative To Photolithography Features”である、米国特許公開第２００７／０１６１２５１  Ａ１に開示されたような方法が使用され得る。
【００４５】
図５を参照すると、ハードマスク１３６にスペーサ１５２のパターンを転写するために、エッチングプロセス（例えば、異方性ドライエッチングプロセス）が使用され得、図５に示されるワークピース１８６を形成し得る。すなわち、スペーサ１５２をマスクとして使用して、ハードマスク１３６はエッチングされ得る。
【００４６】
図６Ａおよび図６Ｂを参照すると、次に、緊密なピッチのトレンチ１５８および自己整合のコンタクトホール１６０を形成して、下にある活性フィーチャ１１２を露出し、かつ図６Ａおよび図６Ｂに示されるワークピース１８８を形成するために、スペーサ１５２（図５）、ハードマスク１３６、ならびに下にあるハードマスク１１８をマスク構造体として使用して、高密度プラズマエッチングなどの別のエッチングプロセスが実施され得る。図６Ａは、図２Ａに示された切断線２Ｂ‐２Ｂの平面に取られたワークピース１８８の部分的断面図であり、ならびに図６Ｂは、図２Ａに示された切断線２Ｃ‐２Ｃの平面に取られたワークピース１８８の部分的断面図である。
【００４７】
誘電体層１３４および誘電体層１１６からの材料の除去は、適切なエッチャントもしくはエッチャントの組み合わせを用いて達成し得る。除去プロセスは、スペーサ１５２（および下にあるＡＲＣ層１３８）の残留材料をも実質的に同時に除去し得る。例えば、誘電体層１３４および誘電体層１１６が二酸化シリコンを含む場合には、誘電体層１３４および誘電体層１１６から材料を除去するために、Ｃ４Ｆ８、Ｃ４Ｆ６ならびにＯ２の混合物から形成されるプラズマが使用され得、そのようなプラズマは、ハードマスク１１８およびハードマスク１３６の一方または両方が形成され得る窒化シリコンよりも、二酸化シリコンを選択的に除去する。
【００４８】
エッチングは、酸化物のトレンチおよび自己整合のコンタクトのエッチングであり得る。実施形態によっては、エッチングは、ドライエッチングであり得る。エッチングは、フィーチャ１１２と連通して作られたコンタクトホール１６０の、例えば底部、中央部、ならびに／または上部が狭まれないように、輪郭が直線的であり得る。エッチングは、比較的薄い第１のハードマスク１１８がエッチングを停止できるように、誘電体層１１６の材料およびハードマスク１１８の材料の上方の誘電体層１３４の材料に対して、高度の選択性を有し得る。本明細書に前述されたように、高濃度にドープされかつ勾配をつけられたＢＰＳＧの誘電体層１１６と併用して使用される異方性ドライエッチングは、側壁の垂直状態が高いコンタクトホール１６０を形成するために使用され得る。
【００４９】
各々のコンタクトホール１６０の底に渡る横寸法は、各々のコンタクトホール１６０内にその後形成される導電ビア１６４とそのフィーチャ１１２との間の接触抵抗を最小とするのに十分な大きさ（例えば、約３０ｎｍ）であり得る。さらに、フィーチャ１１２へのコンタクトホールの位置合わせは、重要である。位置合わせの許容誤差は、２５ナノメートル（２５ｎｍ）のフィーチャ・サイズに対しては、約８ナノメートル（８ｎｍ）未満であり得る一方で、３５ナノメートル（３５ｎｍ）のフィーチャ・サイズに対しては、約１２ナノメートル（１２ｎｍ）未満であり得る。
【００５０】
導電線１６６および導電ビア１６４を形成するために、トレンチ１５８およびコンタクトホール１６０を導電材料で充填する前に、スペーサ１５２、ＡＲＣ層１３８、ならびに／またはハードマスク１３６の任意の残留部分は除去され得、ならびにワークピース１８８は、（例えば、適切なストリッピングおよびクリーニングプロセスにより）クリーニングされ得る。
【００５１】
緊密なピッチのトレンチ１５８ならびに対応する緊密なピッチのコンタクトホール１６０を自己整合の方法で形成した後、図１Ａ‐図１Ｄに示された、少なくとも部分的に形成された半導体デバイス１００の導電線１６６および導電ビア１６４を各々形成するために、トレンチ１５８およびコンタクトホール１６０中に１つ以上の導電材料が導入され得る。限定ではなく例としては、１つ以上の導電材料は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、電気めっき、無電解めっき、またはこれらのようなプロセスの組み合わせにより、トレンチ１５８およびコンタクトホール１６０内にもたらされ得る。
【００５２】
このように、緊密なピッチの導電ビア１６４ならびに緊密なピッチの導電線１６６（図１Ａ‐図１Ｄ）は、自己整合の方法で、実質的に同時に形成され、かつ位置合わせの許容誤差を必要としない。さらに、緊密なピッチの導電ビア１６４ならびに緊密なピッチの導電線１６６は、製造中、相互に一体的に形成される。結果として、対応する導電ビア１６４と導電線１６６の各々の間には、識別可能な境界がない。
【００５３】
１つの非限定的な実施例としては、無電解めっきプロセスを用いて、活性フィーチャ１１２およびハードマスク１１８の表面の上方を含む、各々のトレンチ１５８およびコンタクトホール１６０内の露出した表面の上方に、導電材料の初期膜もしくはシード層（図示せず）が形成され得る。その後、各々のトレンチ１５８およびコンタクトホール１６０を導電材料で充填するために、シード層に、またはシード層の上方に、導電材料が電気めっきされ得る。
【００５４】
単なる非限定的な実施例としては、初期膜は、シード材料（例えば、窒化チタン（ＴｉＮ）など）の層を含み得、そのシード材料は、コンタクトホール１６０およびトレンチ１５８内の表面への、タングステンを含むバルク導電材料の接着を増進もしくは促進し得る。コンタクトホール１６０およびトレンチ１５８内の導電材料としての使用には、銅、アルミニウム、ならびにニッケルなどのその他の導電材料も同様に適する。
【００５５】
その他の実施形態では、シード層は、トレンチ１５８およびコンタクトホール１６０の表面の材料とバルク導電材料（例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）など）との間の接着層および障壁層（例えば、拡散もしくは相互拡散を阻止するため、接触抵抗を削減するためなど）の両方として機能する材料（例えば、タングステン、窒化タングステン（ＷＮ）、金属シリサイド、（銅（Ｃｕ）と共に使用される）窒化タンタル（ＴａＮ）など）から形成され得る。緊密なピッチのトレンチ１５８ならびに緊密なピッチのコンタクトホール１６０が極めて小さな寸法であることを考慮すると、シード層は、極めて薄くてよい（例えば、約５ｎｍ）。シード層の他にバルク導電材料をも形成するために、周知のプロセスが使用され得、周知のプロセスには、パルス化学気相成長（ＣＶＤ）および原子層堆積（ＡＬＤ）技術を含むが、これらに限定されない。トレンチ１５８およびコンタクトホール１６０の横寸法が縮小されるにつれて、ＡＬＤ技術の使用が必要とされ得る。
【００５６】
任意的には、任意の余剰の導電材料をワークピースから除去することによって、隣接する導電線１６６は、相互が物理的かつ電気的に分離され得る。本発明の範囲を限定することなく、そのような除去は、誘電体層１３４の材料を少なくともいくらか上回る選択性で（すなわち、より速い速度で）導電材料を除去するような研磨プロセスもしくは平坦化プロセス（例えば、機械研磨、化学機械研磨（ＣＭＰ）など）の方法により達成され得る。あるいは、余剰の導電材料を除去するために、時限の選択エッチングプロセスが用いられ得る。
【００５７】
本発明の実施形態に従ったプロセスおよび構造体は、半導体デバイスを従来技術では不可能な方法で製造するように、リソグラフィ装置の使用を促進し得る。例えば、リソグラフィ装置は、一般的には、それらが用いられ得る最小フィーチャ・サイズの何分の１か（例えば、３分の１）である位置合わせの許容誤差の限界を有する。しかしながら、本発明の実施形態の使用により、リソグラフィ装置は、かなり小さな寸法かつ位置合わせの許容誤差であるフィーチャと位置合わせするフィーチャの製造に用いられ得、リソグラフィ装置の位置合わせの許容誤差を効果的に増加させる。
【００５８】
［結論］
本発明の実施形態では、半導体構造体は、緊密なピッチの導電線ならびに活性領域のフィーチャと位置合わせされた緊密なピッチのコンタクトを含む。そのラインおよびコンタクトは、それらが一体的に形成される単一の構造体を含むように、同じ材料から同時に形成され得る。重ね合わされたマスク構造体の組み合わせを使用して、導電線用のトレンチならびにコンタクトホールを同時に製作することにより、緊密なピッチならびにそれらの間の位置合わせが可能となり得る。製造の行為、ひいては時間と材料が節約される。さらに、コンタクトホールが導電線用のトレンチと共に同時に形成されるので、ラインとそれに関連するコンタクトとの位置ずれ（misalignment）についての何らかの可能性は、少なくとも１つの方向に最小限度に抑えられる。本明細書では、用語「半導体構造体」は、ウエハおよびその他のバルク半導体基板、部分的なウエハ、ダイ群、ならびにシンギュレーションされたダイを含む。そのような半導体構造体は、パッケージ化された集積回路およびパッケージ化されていない集積回路の両方の他に、製造過程の半導体構造体をも含む。
【００５９】
本発明の実施形態は、半導体構造体の中もしくは上に同時に形成された、緊密なピッチのコンタクトホールおよびラインのトレンチを製造する方法を含む。緊密なピッチのコンタクトホールおよびラインのトレンチは、多様な方法を使用して形成され得、多様な方法には、例えば、ピッチ倍増（あるいはピッチ増倍）プロセス、ダブル・パターニング、二重露光、マスクレス・フォトリソグラフィ、ならびに高度のファインライン・リソグラフィを含む。そのような方法は、トレンチならびに水平方向に分離した関連する別個のアパーチャが、半導体構造体の２つ以上の異なる製造レベルあるいは製造高度を貫通して伸張するように、緊密なピッチで形成される手法を用い得る。トレンチおよびアパーチャは、その後導電材料で充填される。方法の実施形態によっては、マスクは、コンタクトプラグが形成される予定の位置に１つ以上のアパーチャを備え、トレンチがその上方に伸張するように形成され、かつ連通するコンタクトホールがそれを貫通して製作され、ならびに導電線およびコンタクトプラグが実質的に同時に形成される。このような技術が用いられると、導電線をコンタクトプラグと共に形成し、かつ位置合わせするためのさらなる行為の必要性が排除される。
【００６０】
発明の実施形態は、上述のような方法の実施中に形成される中間構造体を含む。発明の実施形態は、多様な機能を果たす材料層を含み得る中間半導体構造体を含み得るが、これらに限定されない。非限定的な実施例では、製造プロセスの異なる段階で、ただ１つの材料層が、エッチング停止、ハードマスク、ならびに研磨停止としての機能を果たし得る。
【００６１】
前述の説明は、さまざまな詳細を含むが、これらは、本発明の範囲を限定するものと解釈されるべきではなく、単にいくつかの実施形態の例証を提供するものとして解釈されるべきである。本発明の範囲内に包含されるその他の発明の実施形態は、考案され得る。異なる実施形態に由来する特徴および要素は、組み合わせて用いられ得る。したがって、発明の範囲は、前述の説明によるよりもむしろ、添付の請求項ならびにそれらの法的均等物によってのみ、示されかつ限定される。請求項の目的および範囲に含まれる、本明細書に開示されるような本発明の実施形態に対するすべての付加、削除、ならびに変更は、請求項の目的および範囲に含まれるべきである。
【図１Ａ】
2010536176.tif 000003
【図１Ｂ】
2010536176.tif 000004
【図１Ｃ】
2010536176.tif 000005
【図１Ｄ】
2010536176.tif 000006
【図２Ａ】
2010536176.tif 000007
【図２Ｂ】
2010536176.tif 000008
【図２Ｃ】
2010536176.tif 000009
【図３】
2010536176.tif 000010
【図４】
2010536176.tif 000011
【図５】
2010536176.tif 000012
【図６Ａ】
2010536176.tif 000013
【図６Ｂ】
2010536176.tif 000014
【手続補正書】
【提出日】平成22年3月19日(2010.3.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】
単一のエッチングプロセスを使用して、前記第２の誘電体材料層中の前記複数の緊密なピッチのトレンチと、前記第１の誘電体材料層中の前記複数の緊密なピッチのコンタクトホールとを連続して形成するステップをさらに含む、請求項１４の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図１Ａを参照すると、半導体デバイス１００は、水平方向に伸張する複数の導電配線あるいは導電線１６６を含み得る。導電線１６６は、緊密なピッチであり得、かつ例えば銅、アルミニウム、またはドープされたポリシリコンなどの導電材料を含み得る。半導体デバイス１００は、水平方向に伸張する複数の導電配線あるいは導電線１６６Ａをも含み得、導電配線あるいは導電線１６６Ａは、緊密なピッチではなく、図１Ａの部分的平面図にはその１つのみが示される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
スペーサ１５２を形成するために使用され得る、別の非限定的なプロセスの実施例は、所望のスペーサ材料の厚さを得るために１つ以上のサイクルで実施される、低温原子層堆積（ＡＬＤ）プロセスを含む。簡潔に要約すると、ハードマスク１３６（および任意のＡＲＣ層１３８）の上方に、フォトレジスト材料層が堆積され、かつ、フォトレジスト材料層中に、各々の間が約６０ナノメートル以上の幅である複数のラインをその間に画定する複数の開口部を形成するために、標準的なフォトリソグラフィプロセスを使用してパターニングされる。フォトレジスト材料層中に交互になったラインと開口部を形成した後に、「レジストトリミング」もしくは「カーボントリミング」と称されるプロセスを使用して、ラインの幅は、縮小され得る（ならびに、開口部の幅は、増大され得る）。そのようなプロセスは、当技術分野で周知である。パターニングされたフォトレジスト材料層の上方には、比較的薄いスペーサ材料層が堆積され得る。例えば、フォトレジスト材料の上方にスペーサ材料を堆積させるために、低温原子層堆積（ＡＬＤ）プロセスが使用され得る。スペーサ材料は、フォトレジスト材料から形成されたラインの側壁を含む、ワークピースの任意の露出した表面のフィーチャにコンフォーマルになるような方法でブランケット堆積され得る。非限定的な実施例としては、ヘキサクロロジシラン（ＨＳＤ）、Ｈ２Ｏ、ならびにピリジン（Ｃ５Ｈ５Ｎ）を含む雰囲気で、約７５℃から約１００℃の間の温度で、ＡＬＤチャンバー中に、薄い二酸化シリコン（ＳｉＯ２）のスペーサ材料層が堆積され得る。ピリジンは、低温での膜の成長を可能にする触媒としての機能を果たし得る。各々のＡＬＤサイクルは、ＨＳＤとピリジンの混合物の約２秒から約５秒のパルスを含み得る。これに続いて、約５秒から約１０秒継続するアルゴンのパルスがあり得る。表面は次に、Ｈ２Ｏとピリジンの混合物を用いて、約２秒から約５秒パルスされ得、続いて、約５秒から約１０秒継続する別のアルゴンのパルスがあり得る。得られる堆積速度は、約２．５Å／サイクルであり得る。上述のプロセスは、軽度のバルク汚染を伴った実質的に化学量論的なＳｉＯ２膜をもたらし得、軽度のバルク汚染は、Ｃ（＜２ａｔ％）、Ｈ（＜２２ａｔ％）、Ｎ（＜１ａｔ％）、ならびに／またはＣｌ（＜１ａｔ％）を含み得る。
【国際調査報告】
2010536176.tif 000015
2010536176.tif 000016
2010536176.tif 000017