(57)【要約】  複数の回路ブロックを有する集積回路であって、各ブロックが、１つ又は複数の正の電圧供給パッドと、１つ又は複数の負の電圧供給パッドと、１つ又は複数の信号パッドとを有する集積回路が提供される。集積回路はさらに静電気保護回路を備え、静電気保護回路は、正の電圧供給点に接続するための第１の静電気放電保護レールと、負の電圧供給点に接続するための第２の静電気放電保護レールと、各信号パッドを第１及び第２の静電気放電保護レールの両方に接続する第１の保護回路であって、信号パッドのうちの１つに過大な電圧が現れたときに、第１及び第２のリングのうちの一方への導通経路を提供するように構成された第１の保護回路とを備える。
2010535408.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックを有する集積回路であって、各ブロックが、１つ又は複数の正の電圧供給パッドと、１つ又は複数の負の電圧供給パッドと、１つ又は複数の信号パッドとを有し、
上記集積回路はさらに静電気保護回路を備え、上記静電気保護回路は、
正の電圧供給点に接続するための第１の静電気放電保護レールと、
負の電圧供給点に接続するための第２の静電気放電保護レールと、
上記各信号パッドを上記第１及び第２の静電気放電保護レールの両方に接続する第１の保護回路であって、上記信号パッドのうちの１つに過大な電圧が現れたときに、上記第１及び第２のリングのうちの一方への導通経路を提供するように構成された第１の保護回路とを備えた集積回路。
【請求項２】
上記第２の静電気放電保護レールは上記各負の電圧供給パッドに接続された請求項１記載の集積回路。
【請求項３】
上記各正の電圧供給パッドを上記第１の静電気放電保護レールに接続する第２の保護回路であって、上記正の電圧供給パッドのうちの１つに過大な電圧が現れたときに、上記第１のリングへの導通経路を提供するように構成された第２の保護回路をさらに備えた請求項１又は２記載の集積回路。
【請求項４】
上記第１及び第２の保護回路は、パッド毎に、逆向きに並列接続された一対のダイオードであって、上記パッドを上記静電気放電保護レールのうちの対応するものに接続するダイオードを備えた請求項３記載の集積回路。
【請求項５】
異なる回路ブロックの正の電圧供給パッドは上記集積回路の異なる電圧供給ピンに接続された請求項１〜４のうちのいずれか１つに記載の集積回路。
【請求項６】
上記第１及び第２の静電気放電保護レールのそれぞれは、実質的に、上記集積回路の周囲全体に延在する請求項１〜５のうちのいずれか１つに記載の集積回路。
【請求項７】
複数の回路ブロックを有する集積回路であって、各ブロックが、１つ又は複数の正の電圧供給パッドと、１つ又は複数の負の電圧供給パッドと、１つ又は複数の信号パッドとを有し、
上記集積回路はさらに静電気保護回路を備え、上記静電気保護回路は、
正の電圧供給点に接続するための第１の静電気放電保護レールと、
上記各正の電圧供給パッドを上記第１の静電気放電保護レールに接続する第１の保護回路であって、上記正の電圧供給パッドのうちの１つに過大な電圧が現れたときに、上記第１のリングへの導通経路を提供するように構成された第１の保護回路と、
負の電圧供給点に接続し、上記各負の電圧供給パッドに接続するための第２の静電気放電保護レールと、
上記各信号パッドを上記第１及び第２の静電気放電保護レールの両方に接続する第２の保護回路であって、上記信号パッドのうちの１つに過大な電圧が現れたときに、上記第１及び第２のリングのうちの一方への導通経路を提供するように構成された第２の保護回路とを備えた集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（electrostatic discharge：ＥＳＤ）保護回路に関し、特に、静電気放電に起因する損傷を受けやすいシステムオンチップ（System on Chip：ＳｏＣ）のためのＥＳＤ保護回路に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）等の小型デバイスにおいて静電気放電（ＥＳＤ）が問題を起こす可能性があることはよく知られている。その理由は、接地及び電源のピン及びパッドを有するＩＣにおいて、１つのピン／パッドにおけるＥＳＤスパイクがチップ全体を破壊しうることにある。この問題に対処するために多くの方法が提案されてきた。静電気放電が生じた場合に、ＩＣの構成要素が損傷を受けるのを防ぐために、ＥＳＤ電流のための電流放電経路を形成してＩＣパッドの電圧を十分に低いレベルに固定（クランプ）するような回路をＩＣに提供することが知られている。図１及び図２は、ＥＳＤ保護を行うための従来例の構成の例を示す。
【０００３】
図１は、あるＩＣの２つの回路ブロック１，２を概略的に示す。ブロック１，２は、ＩＣのアナログ及びディジタル回路構成要素をそれぞれ表していてもよく、それぞれ、異なるオフチップ供給電圧によって電力供給を受けていると想定する。ブロック１では供給電圧はＶｄｄ１であり、ブロック２では供給電圧はＶｄｄ２である。これらのブロックは負の供給電圧Ｖｓｓ１及びＶｓｓ２で動作するが、実際には、これらの負の供給電圧は接地されている。
【０００４】
各ブロック１，２には複数のボンディングパッド（小さな矩形のボックス部で示し、ブロック１のパッドはハッチング模様で示す。）が設けられ、これらのボンディングパッドは、ＩＣの外部に設けられたＩＣのピン（図示せず。）に接続される。各ブロックにおいて、パッドのうちの少なくとも１つは正の電圧供給ピン（Ｖｄｄ）に接続され、少なくとも１つは負の電圧供給ピン（Ｖｓｓ）に接続される。これらのパッドを、以下、総称して「電圧供給」パッドと呼ぶ。パッドのうちの他のものは、ディジタル／アナログ信号の入力／出力ピン、クロック信号ピンなどに接続される。これら他のパッドを、以下、「信号」パッドを呼ぶ。
【０００５】
ＥＳＤ保護を行うために、多数のＥＳＤ保護リングがチップの周囲全体に延在する。各Ｖｄｄのためにリングが１つずつ設けられ、各Ｖｓｓのためにリングが１つずつ設けられる。従って、図１の例では、４つのＥＳＤ保護リングが設けられている。各リングは、ＩＣパッケージの電圧供給ピンのうちの対応する１つに直接接続される。従って、図１において、リング３はＶｄｄ１に接続され、リング４はＶｓｓ１に接続され、リング５はＶｄｄ２に接続され、リング６はＶｓｓ２に接続される。各電圧供給パッドは、（例えば電圧スパイクに起因して）所定のパッド上の電圧が絶縁破壊電圧を超えた場合に放電経路を提供するように設計されたＥＳＤ保護回路を介して、同じ極性の各リングに接続される。所定のブロックに関連付けられた信号パッドのそれぞれは、別のＥＳＤ保護回路を介してそのブロックの電圧供給パッドの両方に接続される。従って、例えば、ブロック１の信号パッドは、Ｖｄｄ１及びＶｓｓ１を供給する電圧供給パッドに接続される。
【０００６】
図２は、４つのブロックＩＣがそれぞれ正及び負の供給電圧（Ｖｄｄ１〜Ｖｄｄ４と、Ｖｓｓ１〜Ｖｄｄ４）を有する場合における、（Ｖｄｄ１及びＶｓｓ１から電力供給を受ける）１つのブロックのためのＥＳＤ保護構成を詳細に示す。電圧供給パッドＶｄｄ１及びＶｓｓ１と、同じ極性の各ＥＳＤ保護リングとの間に、逆向きに並列接続されたダイオードが接続される。各ＥＳＤ保護リングは、対応する電圧供給ピンに直接接続されたパッドに接続される（図２ではＶｄｄ１及びＶｓｓ１のためのパッドのみを示す）。注意すべきこととして、ダイオードのうちの一方又は他方がオンになって導通状態になり、パッド電圧を放電してしまうので、Ｖｄｄ１パッド上の電圧は、他の正の供給電圧に係るＥＳＤ保護リング上の電圧に対して、ダイオードの順方向電圧（公称で０．７ボルト）よりも大きく相違する値をとることができない。このことは、Ｖｓｓ１パッドにもあてはまる。
【０００７】
このＥＳＤ保護構成は、ＩＣの動作中に保護を行うだけでなく、チップ上のパッドがＩＣパッケージの関連のピンにボンディングされるワイヤボンディング動作中であっても、最初にボンディングされるパッドがＥＳＤ保護リングを接続するＶｓｓｃｏｍ及びＶｄｄｃｏｍパッドであるならば保護を行うということが理解されるであろう。その後、電圧供給パッド又は信号パッドに現れるいかなるスパイクも、接続されたダイオード、すなわち逆向きに並列接続された一対以上のダイオードを介して流れ、さらにＥＳＤ保護リングのうちの１つを介して、接続されたＶｄｄパッド又はＶｓｓパッドに流れる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＳｏＣのユニット毎に一対のＥＳＤ保護レールを必要とすることは、大きな欠点である。例えば、５つの内部ブロックを有するＳｏＣは５対のＥＳＤリングを必要とするが、このことは潜在的に、チップのサイズを増大させることになり、また、一部のトラックは他のトラックよりも低抵抗のオーミック経路（ohmic paths）を有する可能性があるので（例えば、異なる長さの配線を用いて接続される場合）選択的な絶縁破壊メカニズムを生じさせることになる。さらなる欠点としては、各電圧供給パッドと、同じ極性の全ＥＳＤ保護リングとの間に、逆向きに並列接続された一対のダイオードをそれぞれ必要とすることにより、チップ上で大量のダイオード及び回路接続が必要になり、このことによっても、チップのサイズを増大させ、さらなる絶縁破壊メカニズムをもたらすことになる。
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、複数の回路ブロックを有する集積回路であって、各ブロックが、１つ又は複数の正の電圧供給パッドと、１つ又は複数の負の電圧供給パッドと、１つ又は複数の信号パッドとを有する集積回路が提供される。
上記集積回路はさらに静電気保護回路を備え、上記静電気保護回路は、
正の電圧供給点に接続するための第１の静電気放電保護レールと、
負の電圧供給点に接続するための第２の静電気放電保護レールと、
上記各信号パッドを上記第１及び第２の静電気放電保護レールの両方に接続する第１の保護回路であって、上記信号パッドのうちの１つに過大な電圧が現れたときに、上記第１及び第２のリングのうちの一方への導通経路を提供するように構成された第１の保護回路とを備える。
【００１０】
上述した従来例の回路と比較したときの本発明の少なくとも所定の実施形態に係る利点として、単一のＥＳＤ電圧供給及び負（例えば接地）のレールのみが必要とされるということがある。これにより、ＩＣは、より少ない構成要素及び接続で製造できるようになり、従って、その物理サイズを最小化し、電気的接続の複雑さを低下させることができる。また、従来例のように、電源パッドの全ペア間でそれぞれ保護回路を設けることも必要とされない。さらに、すべての負（接地）のパッドを共通の接地レールに接続することは、各接地パッドを追加の保護回路により他のすべての接地パッドに接続する必要性を除去する。
【００１１】
上記負（接地）の電源パッドのためのＥＳＤ保護を行うために、上記各負の電圧供給パッドに上記第２の静電気放電保護レールを接続してもよい。同様に、正の電源パッドのためのＥＳＤ保護を行うために、上記各正の電圧供給パッドを上記第１の静電気放電保護レールに接続する第２の保護回路が設けられてもよい。上記第２の保護回路は、上記正の電圧供給パッドのうちの１つに過大な電圧が現れたときに、上記第１のリングへの導通経路を提供するように構成される。
【００１２】
本発明の一実施形態では、上記第１及び第２の保護回路は、パッド毎に、逆向きに並列接続された一対のダイオードであって、上記パッドを上記静電気放電保護レールのうちの対応するものに接続するダイオードを備える。
【００１３】
本発明は、その一実施例として、異なる回路ブロックの正の電圧供給パッドが集積回路の異なる電圧供給ピンに接続されるような場合に適用可能である。
【００１４】
ＥＳＤ保護リングへのパッドの接続を容易にするために、上記リングは、実質的に、集積回路の周囲全体に延在してもよい。
【００１５】
本発明の第２の態様によれば、複数の回路ブロックを有する集積回路であって、各ブロックが、１つ又は複数の正の電圧供給パッドと、１つ又は複数の負の電圧供給パッドと、１つ又は複数の信号パッドとを有する集積回路が提供される。
上記集積回路はさらに静電気保護回路を備え、上記静電気保護回路は、
正の電圧供給点に接続するための第１の静電気放電保護レールと、
上記各正の電圧供給パッドを上記第１の静電気放電保護レールに接続する第１の保護回路であって、上記正の電圧供給パッドのうちの１つに過大な電圧が現れたときに、上記第１のリングへの導通経路を提供するように構成された第１の保護回路と、
負の電圧供給点に接続し、上記各負の電圧供給パッドに接続するための第２の静電気放電保護レールと、
上記各信号パッドを上記第１及び第２の静電気放電保護レールの両方に接続する第２の保護回路であって、上記信号パッドのうちの１つに過大な電圧が現れたときに、上記第１及び第２のリングのうちの一方への導通経路を提供するように構成された第２の保護回路とを備える。
【図面の簡単な説明】
【００１６】
【図１】従来技術のＥＳＤ保護リングを備えたシステムオンチップの概略図である。
【図２】図１のＳｏＣのＥＳＤ保護リングの概略図である。
【図３】本発明の実施形態に係るシステムオンチップの電圧供給パッド及び接地供給パッドの概略図である。
【図４】本発明の実施形態に係るシステムオンチップのクランプ回路の概略図である。
【図５】図４によりパルス放電経路を例示する概略図である。
【発明を実施するための形態】
【００１７】
上述したように、一般に、システムオンチップ（ＳｏＣ）のＥＳＤ保護回路は、システム内の各ユニットが正及び負の供給電圧を必要とする場合、ユニットのそれぞれに対して設けられた、周囲に延在する一対のＥＳＤ保護リングに依存したものであった。このアプローチは、１つのリングが一方の極性の電圧供給パッドすべてに接続されている場合に、極性毎に１つのＥＳＤ保護リングだけで十分であるという事実を見落としている。
【００１８】
例えば、正の供給電圧Ｖｄｄ１〜Ｖｄｄ４及び負の供給電圧Ｖｓｓ１〜Ｖｓｓ４をそれぞれ必要とする４つのユニットＳｏＣ  ＩＣが存在する場合を考える。第１に注意すべき点として、電圧供給は、単一の共通の負の供給電圧、すなわち接地を基準としてとることができる。図３に概略的に示すように、４つのブロックの負の電源パッドのすべては、共通の「接地」ＥＳＤ保護リングに直接に接続されている。次いで、このリングは、共通のＶｓｓパッド「ＶＳＳＣＯＭ」に直接に接続され、これは、ＩＣパッケージのＶｓｓｃｏｍピンにボンディングにより接続される。同様に、４つの正の電圧供給パッドは共通のＥＳＤ保護リングに接続されるが、ただし、逆向きに並列接続された各一対のダイオードを介してそれぞれ接続される。このリングは、共通のＶｄｄパッド「ＶＤＤＣＯＭ」に直接に接続され、これは、ＩＣパッケージのＶｄｄｃｏｍｍピンにボンディングにより接続される。図３はさらに、ＶＤＤ１及びＶＳＳ１から電力供給を受けるＳｏＣブロックのうちの第１のものに属する信号パッド「ＳＰ１」を示す。ＳＰ１は、逆向きに並列接続された各一対のダイオードによってパッドＶＤＤ１及びＶＳＳ１にそれぞれ接続される。従来技術のＳｏＣ  ＩＣと比較すると、ＥＳＤ保護リングの個数は４つから２つに削減されている。従って、これらのリングに電力供給するために必要とされるパッドの個数は、４つから２つに削減される。
【００１９】
本明細書において、用語「ダイオード」は、いずれかの方向の静電気放電に対して保護することができる任意の保護電子部品の総称として用いる。例えば、図３に示すように逆向きに並列接続された各一対のダイオードを用いるのではなく、ダイオード及び／又はトランジスタ及び／又はサイリスタ等の任意の適切な構成を用いてもよく、及び／又は、ＭＯＳＦＥＴのゲート及びドレインを互いに接続してもよい。
【００２０】
ＳｏＣのボンディングを行う際、最初にボンディングを行うパッドはＶＳＳＣＯＭであり、その次にボンディングを行うパッドはＶＤＤＣＯＭである。その後は、電圧供給パッド又は信号パッドに現れるいかなるスパイクも、共通のＥＳＤ保護リングのうちの１つを介して放電されるので、ＥＳＤの観点からは、ボンディングのシーケンスは危険なものではなくなる。
【００２１】
ＥＳＤ保護を行うために必要な逆向きに並列接続された各一対のダイオードの個数が、図２の従来例の構成よりも少なくなることが理解されるであろう。さらに、各電源パッドＶｄｄ１、Ｖｄｄ２、Ｖｄｄ３、及びＶｄｄ４が共通の線（ＶＤＤＣＯＭ）に接続されるので、配線／回路が図２に示す構成よりも簡単になる。このことは製造を容易化し、そのコストを削減する。さらに、障害が発生する可能性は低下し、図１及び図２の従来例の構成に存在したオーミック経路の変動は除去される。
【００２２】
追加の保護を行うために、ＳｏＣの各ブロックに関連付けられた電圧供給パッド及び接地パッドは、クランプ回路を介して接続される。図４は、電圧パッド及び接地パッドの間の関係を示す概略図である。簡単化のために、図４は、第１及び第２のブロック１及び２の電圧供給パッドＶｄｄ１及びＶｄｄ２と、接地パッドＶｓｓ１及びＶｓｓ２とのみを示す。電圧供給パッドＶｄｄ１及びＶｄｄ２は、図３の場合のように、逆向きに並列接続されたダイオードＤＤ１−Ｃ及びＤＤ２−Ｃを介して共通の電圧供給線ＶＤＤＣＯＭに接続される。第１及び第２のブロックの接地パッドＶｓｓ１及びＶｓｓ２は、図３の場合のように、共通の接地線ＶＳＳＣＯＭに直接に接続される。各ブロック（例えばブロック１）内において、各電源パッド（例えばＶｄｄ１）は、対応する接地パッド（例えばＶｓｓ１）に、クランプ回路ＣＣを介して接続される。クランプ回路ＣＣは、供給電圧がブロックの許容絶縁破壊電圧を超えたときに放電経路を提供する保護構造（例えば、直列接続された２つのダイオード）を備える。クランプ回路の目的は、電圧を予め決められたしきい値に保持して、電圧がクランプ回路のしきい値に達したり超えたりすることを防止することにある。こうして、エネルギーをどこかに消散させる放電経路を設けて、危険なほど高い電圧がチップブロックに到達することを防ぐことにより、チップの損傷を防止することができる。複数の放電経路は、エネルギーを低下させやすい経路をもたらし、このため、チップに放電される可能性を低下させ、従って、結果的に損傷が生じる可能性を低下させることができる。
【００２３】
製造時のＥＳＤ試験中に、すべてのＶｓｓピンは最初に接地され、Ｖｄｄは浮動状態にされ、正及び負の電圧スパイクが信号ピンのそれぞれに順に印加される。次いで、すべてのＶｄｄピンが接地され、Ｖｓｓが浮動状態にされ、正及び負の電圧スパイクが信号ピンに順に印加される。この試験では、逆向きに並列接続されたダイオードを介してＥＳＤのエネルギーが放電されるので、信号パッドに対する逆向きに並列接続されたダイオードの保護を検証している。次の試験では、すべてのＶｓｓピンは接地され、すべてのＶｄｄピンは電源（Ｖｄｄ）に接続される。次いで、各Ｖｄｄピンが電源から切断され、再び、正及び負のＥＳＤスパイクが印加される。正のエネルギースパイクは、試験対象のＶｄｄピンとＶＤＤＣＯＭとの間に接続された、逆向きに並列接続されたダイオードを介して放電される。負のエネルギースパイクは、逆向きに並列接続されたダイオードを通り、次いでＶＳＳＣＯＭに接続された直列ダイオードのクランプ回路を通って放電することができる。しかしながら、これは、３つのダイオードからなる放電経路長になり、やや望ましくない。従って、ＶｄｄピンとＶｓｓピンとの間（例えば、図４のＶｄｄ１及びＶｓｓ１の間）に追加のクランプダイオードを設け、負のエネルギースパイクのために、２つのみのダイオードからなる、より短い放電経路を構成する。
【００２４】
電源パッド又は接地パッドのいずれかでＥＳＤパルスが発生したとき、エネルギーは最終的に、共通の接地線ＶＳＳＣＯＭに放電される。図５は、電源パッドＶｄｄ２で生じたＥＳＤイベントのための、ＥＳＤの正のパルスの放電経路の例を示す（実線の矢印で示す）。ＥＳＤのエネルギーは、電源パッドＶｄｄ２から放電され、逆向きに並列接続されたダイオード構成ＤＤ２−Ｃを通り、共通の電源パッドＶｄｄｃｏｍを通り、最後にキャパシタＣを通って、共通の接地線ＶＳＳＣＯＭに放電される。キャパシタＣは、外部の減結合キャパシタ（すなわち、チップ外）であることが便利である。明確化のために、共通の接地線への接続は、図５の左側において別個の符号を用いて示しているが、これは、図５の右側に示した共通の接地線ＶＳＳＣＯＭと同じものであることは理解されるであろう。
【００２５】
図５はまた、Ｖｓｓパッド上のＥＳＤイベントのための放電経路を示す（点線の矢印で示す）。この場合、ＥＳＤパルスは単に、すべての電圧が基準とする接地点に接地される、すなわち、共通の接地線ＶＳＳＣＯＭに直接に接地される。
【００２６】
本発明の実施形態に係るＥＳＤ保護回路は、共通の電圧供給ＶＤＤＣＯＭを設けたことにより、すべてのＶｄｄパッドのＥＳＤ保護が最初から同時に行われることを保証するので、ＳｏＣ  ＩＣの個別のブロックの電源をオンにする必要性を除去する。同様に、共通の接地ＶＳＳＣＯＭを設けたことにより、すべてのＶｓｓパッドのＥＳＤ保護が最初から同時に行われることを保証する。図１の従来技術の構成では、共通の電源線及び接地線が、ほぼチップ全体の周囲にわたって延在するリングの形状を有して設けられる場合がある。これは、ブロック間でのルーティングのために使用される可能性があるチップ領域に対する妨げとはならないので、便利な構成である。
【００２７】
本発明の実施形態に係るＥＳＤ保護回路は、例えば、トーマズ・テクノロジー・リミテッドによって製造されるＳｅｎｓｉｕｍ（登録商標）ＴＺ１０３０チップにおいて使用可能である。Ｓｅｎｓｉｕｍ（登録商標）チップは、ＥＣＧモニタリング、体温モニタリング、及び血液のグルコースならびに酸素レベルのモニタリング等の医療用途で使用可能である、超低電力無線センサインターフェースプラットフォームである。このチップは、１日に１回の読み取りを行って、１Ｖ及び２．５ｎＷの電力で送信又は受信を行うことができる。患者の身体に装着可能なセンサが信号を発生し、この信号が、処理／モニタリングのためにチップに送られる。
【００２８】
本発明の実施形態は、特に、複数の異なるブロックを含むＳｅｎｓｉｕｍ（登録商標）チップでの使用に適している。共通のＥＳＤ保護を行ってすべてのパッドを同時に保護することができ、これにより、特定のシーケンスでチップの電源をオンにしなければならない潜在的な負担を除去することができる。いったんＶｄｄｃｏｍパッド及びＶｓｓｃｏｍパッドのＥＳＤ保護が行われると、即座にチップ全体が保護される。
【００２９】
注意すべきこととして、ＳｏＣは、ＥＳＤイベントが生じたときの潜在的な損傷の影響も受けやすい。ＥＳＤイベントは、ある部品を動作不良にするのではなく、ＳｏＣのある部品の特性を変化させる可能性がある。このことは、損傷を受けたＳｏＣを試験することでは明らかにならず、従ってＥＳＤイベントが有する影響を知るすべのないような状況をもたらす可能性がある。本発明の実施形態は、本質的に同時かつ瞬時のＥＳＤ保護を行い、これにより潜在的な損傷が生じる可能性を最小化することで、ＳｏＣのＥＳＤ保護を保証するための、より信頼性の高い方法を提供する。このことは、ＳｏＣの正しい動作の保証が生命に関わる可能性のある医療分野において使用されるＳｏＣでは、特に重要である。
【００３０】
しかしながら、本発明の実施形態は、複数のブロックを有する任意のチップにおいて使用可能であり、医療分野に限定されない任意の多数の異なる用途で使用可能であることは理解されるであろう。
【００３１】
当業者であれば、本発明の範囲から離れることなく、上述の実施形態に対するさまざまな変形が可能であることを理解するであろう。例えば、上述の実施形態では、各ブロックにおいて１つずつの正及び負の電源パッド（Ｖｓｓ及びＶｄｄ）を設けていたが、ある場合では、ブロックは、これらの電圧供給パッドのうちの一方又は他方からなる複数のパッドを備えていてもよい。当然ながら、この場合には、各パッドに対してＥＳＤ保護が行われなければならないので、部品点数に関する節約は、従来のＥＳＤ保護ソリューションに比べてずっと大きくなる。
【図１】
2010535408.tif 000003
【図２】
2010535408.tif 000004
【図３】
2010535408.tif 000005
【図４】
2010535408.tif 000006
【図５】
2010535408.tif 000007
【手続補正書】
【提出日】平成21年6月12日(2009.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の回路ブロックを有する集積回路であって、各ブロックが、１つ又は複数の正の電圧供給パッドと、１つ又は複数の負の電圧供給パッドと、１つ又は複数の信号パッドとを有し、
上記集積回路はさらに静電気保護回路を備え、上記静電気保護回路は、
正の電圧供給点に接続するための第１の静電気放電保護レールと、
上記負の電圧供給パッドに直接に接続された第２の静電気放電保護レールであって、負の電圧供給点に接続するようにさらに構成された第２の静電気放電保護レールと、
上記各信号パッドを上記第１及び第２の静電気放電保護レールの両方に接続する第１の保護回路であって、上記信号パッドのうちの１つに過大な電圧が現れたときに、上記第１及び第２のレールのうちの一方への導通経路を提供するように構成された第１の保護回路と、
上記各正の電圧供給パッドを上記第１の静電気放電保護レールに接続する第２の保護回路であって、上記正の電圧供給パッドのうちの１つに過大な電圧が現れたときに、上記第１のレールへの導通経路を提供するように構成された第２の保護回路とを備えた集積回路。
【請求項２】
上記第１及び第２の保護回路は、パッド毎に、逆向きに並列接続された一対のダイオードであって、上記パッドを上記静電気放電保護レールのうちの対応するものに接続するダイオードを備えた請求項１記載の集積回路。
【請求項３】
異なる回路ブロックの正の電圧供給パッドは上記集積回路の異なる電圧供給ピンに接続された請求項１又は２記載の集積回路。
【請求項４】
上記第１及び第２の静電気放電保護レールのそれぞれは、実質的に、上記集積回路の周囲全体に延在する請求項１〜３のうちのいずれか１つに記載の集積回路。
【請求項５】
複数の回路ブロックを有する集積回路であって、各ブロックが、１つ又は複数の正の電圧供給パッドと、１つ又は複数の負の電圧供給パッドと、１つ又は複数の信号パッドとを有し、
上記集積回路はさらに静電気保護回路を備え、上記静電気保護回路は、
正の電圧供給点に接続するための第１の静電気放電保護レールと、
上記各正の電圧供給パッドを上記第１の静電気放電保護レールに接続する第１の保護回路であって、上記正の電圧供給パッドのうちの１つに過大な電圧が現れたときに、上記第１のレールへの導通経路を提供するように構成された第１の保護回路と、
負の電圧供給点に接続し、上記各負の電圧供給パッドに直接に接続するための第２の静電気放電保護レールと、
上記各信号パッドを上記第１及び第２の静電気放電保護レールの両方に接続する第２の保護回路であって、上記信号パッドのうちの１つに過大な電圧が現れたときに、上記第１及び第２のレールのうちの一方への導通経路を提供するように構成された第２の保護回路とを備えた集積回路。
【国際調査報告】
2010535408.tif 000008
2010535408.tif 000009
2010535408.tif 000010