(57)【要約】  操作方法において、フラッシュメモリセルがプログラムされ、ワードライン電圧がフラッシュメモリセルに印加され、フラッシュメモリセルの状態が一定の間隔で検知されることにより、フラッシュメモリセルの状態を示すデータが生成される。操作方法において、ＮＡＮＤフラッシュメモリのキャッシュメモリにおけるラッチがオフにされ、その間にラッチは初期化される。読み出し電圧は、ＮＡＮＤフラッシュメモリ内の選択されたフラッシュメモリセルのゲートに印加される。その場合、選択されたフラッシュメモリセルは、ビットラインに結合され、ビットラインは、当該ビットラインの電圧が変化する間はラッチの入力に結合される。【選択図】図１
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【特許請求の範囲】
【請求項１】
フラッシュメモリセルをプログラミングする段階と、
前記フラッシュメモリセルにワードライン電圧を印加する段階と、
前記フラッシュメモリセルの状態を複数の間隔で検知し、前記フラッシュメモリセルの前記状態を示す複数のデータを生成する段階と、
を備える方法。
【請求項２】
前記フラッシュメモリセルの状態を検知する段階は、
前記フラッシュメモリセルが第１の間隔で印加されるビットラインの第１の電圧を検知する段階と、
前記ビットラインの第２の電圧を第２の間隔で検知する段階と、
を有する、請求項１に記載の方法。
【請求項３】
前記第１の電圧を基準電圧と比較して第１のデータを生成する段階と、
前記第２の電圧を前記基準電圧と比較して第２のデータを生成する段階と、
前記第２のデータを第１のラッチに格納し、前記第１のデータを第２のラッチに格納する段階と、
をさらに備える、請求項２に記載の方法。
【請求項４】
前記第１の電圧を基準電圧と比較する段階は、
検知容量からの前記第１の電圧を、ラッチトランジスタを介して第１のラッチ回路におけるインバータの入力に印加し、前記第１の電圧を前記インバータの閾値電圧と比較する段階を有し、
前記第２の電圧を前記基準電圧と比較する段階は、前記検知容量からの前記第２の電圧を前記ラッチトランジスタを介して前記第１のラッチ回路における前記インバータの前記入力に印加し、前記第２の電圧を前記インバータの前記閾値電圧と比較する段階を有し、
前記第２のデータを格納する段階は、
前記第２のデータを前記第１のラッチ回路に格納する段階と、
前記第１のデータを第２のラッチ回路に格納する段階と、
を有し、
前記第１のラッチ回路は、相手方の入力に接続される出力をそれぞれが有し、前記第２のデータを保持する一対のインバータを有し、
前記第２のラッチ回路は、相手方の入力に接続される出力をそれぞれが有し、前記第１のデータを保持する一対のインバータを有する、請求項３に記載の方法。
【請求項５】
前記フラッシュメモリセルの状態を検知する段階は、前記フラッシュメモリセルに結合されたビットラインを複数の間隔でストローブし、前記フラッシュメモリセルの状態を示す複数のデータを生成する段階を有する、請求項１に記載の方法。
【請求項６】
前記フラッシュメモリセルの状態を検知する段階は、
前記フラッシュメモリセルに結合されたビットラインを第１の期間に検知容量に結合して第１のデータを生成する段階と、
前記ビットラインを第２の期間に前記検知容量に結合して第２のデータを生成する段階と、
を有する、請求項１に記載の方法。
【請求項７】
前記フラッシュメモリセルの状態を検知する段階は、
前記第１の期間に、第１のパルスを、前記ビットラインと前記検知容量との間に結合されたバイアストランジスタに結合する段階と、
前記第２の期間に、第２のパルスを前記バイアストランジスタに印加する段階と、
を有する、請求項６に記載の方法。
【請求項８】
前記フラッシュメモリセルに読み出し電圧を印加する段階と、
第３の期間に第３のパルスを前記バイアストランジスタに印加する段階と、
第４の期間に第４のパルスを前記バイアストランジスタに印加する段階と、
前記第４の期間の後に、前記検知容量からデータをラッチし、前記フラッシュメモリセルの状態を読み出す段階と、をさらに備え、
前記第３のパルスおよび前記第４のパルスは、それぞれ、前記第１のパルスおよび前記２のパルスと同じ持続時間を有し、同じ間隔で発生するので、前記フラッシュメモリセルのプログラミングが確認され、前記フラッシュメモリセルが読み出される場合、前記ビットラインは、前記第１のパルスおよび前記２のパルスと同じ間隔で前記検知容量に結合される、
請求項７に記載の方法。
【請求項９】
前記第１の期間に、プリプログラム確認電圧を前記フラッシュメモリセルのゲートに印加する段階と、
前記第２の期間に、プログラム確認電圧を前記フラッシュメモリセルの前記ゲートに印加する段階と、
をさらに備え、
前記プログラム確認電圧は、前記プリプログラム確認電圧より大きく、前記フラッシュメモリセルの前記ゲートにプログラミングパルスが印加された後、前記フラッシュメモリセルの状態が確認される、請求項６に記載の方法。
【請求項１０】
前記フラッシュメモリセルをプログラミングする段階は、４つ以上の閾値電圧のうちの１つを、消去された状態か、または、３つ以上の閾値電圧のうちの１つに保持するマルチステートフラッシュメモリセルをプログラミングする段階を有する、請求項１に記載の方法。
【請求項１１】
前記フラッシュメモリセルをプログラミングする段階は、プログラミングパルスを、選択されたフローティングゲートトランジスタメモリセルのゲートに印加し、前記選択されたフローティングゲートトランジスタメモリセルのフローティングゲートに追加される電荷を誘発することにより、前記選択されたフローティングゲートトランジスタメモリセルの閾値電圧を上昇させる段階と、
前記フラッシュメモリセルにワードライン電圧を印加する段階と、
を有し、
前記フラッシュメモリセルにワードライン電圧を印加する段階は、前記選択されたフローティングゲートトランジスタメモリセルの前記ゲートにプログラム確認電圧を印加する段階と、
ＮＡＮＤストリングに結合されたドレイン選択トランジスタを導通させる段階と、
前記ＮＡＮＤストリングに結合されたソース選択トランジスタを導通させる段階と、
を有し、
前記選択されたフローティングゲートトランジスタメモリセルは、前記ゲート、ドレイン、ソース、および、前記フローティングゲートを含み、
前記ドレインおよび前記ソースは、フローティングゲートトランジスタメモリセルアレイにおける複数のフローティングゲートトランジスタメモリセルの前記ＮＡＮＤストリングに直列に結合され、前記選択されたフローティングゲートトランジスタメモリセル以外の前記フローティングゲートトランジスタメモリセルのそれぞれは、導通状態にある、請求項１に記載の方法。
【請求項１２】
関連情報を有するマシンアクセス可能媒体を備える物品であって、前記情報は、マシンに、
フラッシュメモリセルをプログラミングする段階と、
前記フラッシュメモリセルにワードライン電圧を印加する段階と、
前記フラッシュメモリセルの状態を複数の間隔で検知し、前記フラッシュメモリセルの前記状態を示す複数のデータを生成する段階と、
を実行させる、物品。
【請求項１３】
前記情報は、前記マシンに、
前記フラッシュメモリセルに結合されたビットラインを、第１の期間に検知容量に結合し、第１のデータを生成する段階と、
前記ビットラインを第２の期間に前記検知容量に結合し、第２のデータを生成する段階と、
を実行させる、請求項１２に記載の物品。
【請求項１４】
前記情報は、前記マシンに、
前記第１のデータを第１のラッチにラッチする段階と、
前記第２のデータを第２のラッチにラッチする段階と、
を実行させる、請求項１３に記載の物品。
【請求項１５】
前記情報は、前記マシンに、
前記第１の期間に、プリプログラム確認電圧を前記フラッシュメモリセルのゲートに印加する段階と、
前記第２の期間に、プログラム確認電圧を前記フラッシュメモリセルの前記ゲートに印加する段階と、
を実行させ、
前記プログラム確認電圧は、前記プリプログラム確認電圧より大きく、前記フラッシュメモリセルの前記ゲートにプログラミングパルスが印加された後、前記フラッシュメモリセルの状態が確認される、請求項１３に記載の物品。
【請求項１６】
前記情報は、前記マシンに、
前記フラッシュメモリセルに結合されたビットラインを、第１の複数のパルスに従い検知容量に結合し、前記フラッシュメモリセルのプログラミングを確認する段階と、
前記ビットラインを第２の複数のパルスに従い前記検知容量に結合し、前記フラッシュメモリセルの状態を読み出す段階と、
を実行させ、
前記第２の複数のパルスは、それぞれ、前記第１の複数のパルスと同じ持続時間を有し、同じ間隔で発生するので、前記フラッシュメモリセルのプログラミングが確認され、前記フラッシュメモリセルが読み出される場合、前記ビットラインは、前記第１の複数のパルスと同じ間隔で前記検知容量に結合される、請求項１２に記載の物品。
【請求項１７】
前記情報は、前記マシンに、
ＮＡＮＤフラッシュメモリのキャッシュメモリ内のラッチをオフにする段階と、
前記ラッチがオフの間に前記ラッチを初期化する段階と、
前記ＮＡＮＤフラッシュメモリにおける、ビットラインに結合されている前記フラッシュメモリセルのゲートに読み出し電圧を印加する段階と、
前記フラッシュメモリセルに印加された前記読み出し電圧によって前記ビットラインの電圧が変化し、前記ラッチがオフになった間に、前記ラッチの入力に前記ビットラインを結合する段階と、
前記ビットラインの前記電圧に基づき、データをラッチするよう前記ラッチをオンにする段階と、
を実行させる、請求項１２に記載の物品。
【請求項１８】
ＮＡＮＤフラッシュメモリのキャッシュメモリ内のラッチをオフにする段階と、
前記ラッチがオフの間に前記ラッチを初期化する段階と、
前記ＮＡＮＤフラッシュメモリにおける、ビットラインに結合されているフラッシュメモリセルのゲートに読み出し電圧を印加する段階と、
前記フラッシュメモリセルに印加された前記読み出し電圧によって前記ビットラインの電圧が変化し、前記ラッチがオフになった間に、前記ラッチの入力に前記ビットラインを結合する段階と、
前記ビットラインの前記電圧に基づき、データをラッチするよう前記ラッチをオンにする段階と、を備える方法。
【請求項１９】
前記ラッチをオフにする段階は、相手方の入力に結合された出力をそれぞれが有し、前記データをラッチするよう結合された対のインバータの各々をオフにする段階を有し、
前記ラッチを初期化する段階は、トランジスタを介し、前記インバータの前記出力を共に結合することにより、前記インバータの前記出力の間の電位差を小さくする段階を有し、
前記ビットラインを結合する段階は、前記ビットラインと前記インバータとの間に直列に存在するバイアストランジスタおよびラッチトランジスタをオンにする段階を有し、
前記ラッチをオンにする段階は、前記インバータのそれぞれをオンにする段階を有する、請求項１８に記載の方法。
【請求項２０】
選択された前記フラッシュメモリセルをプログラミングする段階と、
前記選択されたフラッシュメモリセルの状態を複数の間隔で検知し、前記選択されたフラッシュメモリセルの状態を示す複数のデータを生成する段階と、をさらに備える、請求項１８に記載の方法。
【請求項２１】
前記選択されたフラッシュメモリセルの状態を検知する段階は、
前記ビットラインの第１の電圧を第１の期間に検知する段階と、
前記ビットラインの第２の電圧を第２の期間に検知する段階と、
を有する、請求項２０に記載の方法。
【請求項２２】
前記第１の電圧から第１のデータを生成する段階と、
前記第１のデータを第１のラッチにラッチする段階と、
前記第２の電圧から第２のデータを生成する段階と、
前記第２のデータを第２のラッチにラッチする段階と、
をさらに備える、請求項２１に記載の方法。
【請求項２３】
前記読み出し電圧が選択された前記フラッシュメモリセルに印加されている間に、前記ラッチの前記入力に前記ビットラインを複数回結合する段階と、
前記読み出し電圧が前記選択されたフラッシュメモリセルに印加されている間に、前記ビットラインが前記ラッチの前記入力に結合されることにより複数のデータがラッチされるたびに、前記ビットラインの前記電圧に基づき、前記ラッチをオンにしてデータをラッチする段階と、
をさらに備える、請求項１８に記載の方法。
【請求項２４】
単方向性アンテナと、
ディスプレイと、
関連情報を有するマシンアクセス可能媒体を含む物品と、
を備え、
前記情報は、マシンに、
フラッシュメモリセルをプログラミングする段階と、
前記フラッシュメモリセルにワードライン電圧を印加する段階と、
前記フラッシュメモリセルの状態を複数の間隔で検知し、前記フラッシュメモリセルの前記状態を示す複数のデータを生成する段階と、
を実行させる、システム。
【請求項２５】
前記情報は、前記マシンに、
前記フラッシュメモリセルに結合されたビットラインを第１の期間に検知容量に結合して第１のデータを生成する段階と、
前記ビットラインを第２の期間に前記検知容量に結合して第２のデータを生成する段階と、
を実行させる、請求項２４に記載のシステム。
【請求項２６】
前記情報は、前記マシンに、
第１の期間に、プリプログラム確認電圧を前記フラッシュメモリセルのゲートに印加する段階と、
第２の期間に、プログラム確認電圧を前記フラッシュメモリセルの前記ゲートに印加する段階と、
を実行させ、
前記プログラム確認電圧は、前記プリプログラム確認電圧より大きく、前記フラッシュメモリセルの前記ゲートにプログラミングパルスが印加された後、前記フラッシュメモリセルの状態が確認される、請求項２４に記載のシステム。
【請求項２７】
前記情報は、前記マシンに、
前記フラッシュメモリセルに結合されたビットラインを、第１の複数のパルスに従い検知容量に結合し、前記フラッシュメモリセルのプログラミングを確認する段階と、
前記ビットラインを第２の複数のパルスに従い前記検知容量に結合し、前記フラッシュメモリセルの状態を読み出す段階と、
を実行させ、
前記第２の複数のパルスは、それぞれ、前記第１の複数のパルスと同じ持続時間を有し、同じ間隔で発生するので、前記フラッシュメモリセルが確認され、前記フラッシュメモリセルが読み出される場合、前記ビットラインは、前記第１の複数のパルスと同じ間隔で前記検知容量に結合される、請求項２４に記載のシステム。
【請求項２８】
前記アンテナに結合されたトランシーバと、
入力デバイスと、
前記フラッシュメモリセルを有する不揮発性メモリと、
前記トランシーバ、前記ディスプレイ、前記入力デバイス、および、前記不揮発性メモリに結合された中央処理装置と、
をさらに備え、
前記不揮発性メモリは、前記マシンアクセス可能媒体であり、
前記中央処理装置は、前記マシンを含む、請求項２４に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
開示内容は、概して不揮発性メモリデバイスに関し、より詳しくは、フラッシュメモリデバイスにおけるデータの読み書きに関する。
【背景技術】
【０００２】
不揮発性メモリデバイスは、一般電子機器にますます用いられるようになってきている。不揮発性メモリデバイスの一例は、半導体デバイスに情報を格納するフラッシュメモリデバイスであり、これは、情報を維持するために電力を必要としない。
【０００３】
フラッシュメモリデバイスにおけるデータの優れた読み書き方法が必要とされている。
【図面の簡単な説明】
【０００４】
【図１】さまざまな実施形態に係るメモリシステムのブロック図である。
【０００５】
【図２】さまざまな実施形態に係るメモリ回路の電気に関する概略図である。
【０００６】
【図３】さまざまな実施形態に係るプログラミング確認動作についてのタイミングチャートである。
【０００７】
【図４Ａ】さまざまな実施形態に係るプログラミング確認動作の電圧を示す図である。
【図４Ｂ】さまざまな実施形態に係るプログラミング確認動作の電圧を示す図である。
【０００８】
【図５】さまざまな実施形態に係る読み出し動作についてのタイミングチャートである。
【０００９】
【図６】さまざまな実施形態に係るメモリ回路の電気に関する概略図である。
【００１０】
【図７】さまざまな実施形態に係る読み出し動作についてのタイミングチャートである。
【００１１】
【図８】さまざまな実施形態に係るいくつかの方法のフローチャートを示す。
【００１２】
【図９】さまざまな実施形態に係るいくつかの方法のフローチャートを示す。
【００１３】
【図１０】さまざまな実施形態に係るモバイルデータ処理マシンのブロック図である。
【００１４】
【図１１】さまざまな実施形態に係るメモリコンポーネントのブロック図である。
【発明を実施するための形態】
【００１５】
本願明細書中に記載される実施形態は、例にすぎない。したがって、示される実施形態は、請求項の範囲を制限するようには解釈されないものとする。
【００１６】
さまざまな実施形態によれば、パルスという用語は、選択された電圧レベルを有限の期間の終わりまで適用することを指す。当業者であれば、パルスは、単一のパルスが有限の期間に継続的に印加されてよく、あるいは、順番に印加される一連の短い不連続のパルスを含んでよく、一連の短い不連続のパルスの場合、有限の期間に等しい総計または合計期間を有することを理解できよう。
【００１７】
さまざまな実施形態によれば、各トランジスタ、または、フローティングゲートトランジスタメモリセルは、その閾値電圧Ｖｔを上回るゲート電圧によって導通された場合にアクティブまたはオンになるとして記載され、トランジスタまたはフローティングゲートトランジスタメモリセルは、ゲート電圧が閾値電圧Ｖｔを下回り、トランジスタまたはフローティングゲートトランジスタメモリセルが導通しなくなった場合に非アクティブ状態またはオフになるとして記載されている。
【００１８】
さまざまな実施形態によれば、電圧は、当該電圧と基準電圧とを比較することによって評価される。さまざまな実施形態によれば、電圧は、当該電圧をインバータの入力に印加し、当該電圧とインバータの閾値電圧とを比較することによって評価される。インバータは、ラッチ回路内にあってよい。インバータの出力の状態は、その入力における電圧と、その閾値電圧によって変化してよい。
【００１９】
本願明細書中に図示されかつ説明されるすべてのタイミングチャートは、時間Ｔに対する電圧または信号ｖを示す。
【００２０】
図１は、さまざまな実施形態に係るメモリシステム１００のブロック図である。メモリシステム１００は、物品と呼ばれてよい。メモリシステム１００は、電気的に消去可能かつプログラム可能なリードオンリーメモリデバイス（ＥＥＰＲＯＭ（登録商標））のアレイ１０２を有する。アレイ１０２におけるＥＥＰＲＯＭ（登録商標）は、フラッシュメモリセルまたはフローティングゲートトランジスタメモリセルと呼ばれてもよい。フローティングゲートトランジスタメモリセルは、２つの閾値電圧Ｖｔのうちのいずれかを有してよく、または、４つ以上の閾値電圧Ｖｔのうちの１つを保持するマルチステートセルであってよい。メモリシステム１００は、コントローラ１０４も有してよい。コントローラ１０４は、センスアンプ制御ロジック・レジスタ１１０に命令を提供するよう結合され、センスアンプ制御ロジック・レジスタ１１０は、制御信号を提供するようセンスアンプ・ラッチ１１２に結合される。コントローラ１０４は、さらに、命令を提供するようビットラインバイアス発生器・レジスタ１２０に結合され、ビットラインバイアス発生器・レジスタ１２０は、信号を提供するようビットラインバイアストランジスタ１２２に結合される。センスアンプ・ラッチ１１２と、ビットラインバイアストランジスタ１２２とは、どちらもアレイ１０２に結合され、当該アレイ１０２におけるフラッシュメモリセルからのデータを検知してラッチする。センスアンプ・ラッチ１１２と、ビットラインバイアストランジスタ１２２とは、キャッシュメモリの機能を果たすので、メモリシステム１００のキャッシュメモリとみなされてよい。センスアンプ・ラッチ１１２における、アレイ１０２からラッチされたデータは、コントローラ１０４に結合される。コントローラ１０４は、センスアンプ・ラッチ１１２からのデータを処理し、当該データを出力マルチプレクサ１３０に結合させ、出力マルチプレクサ１３０は、当該データをデータパッド１３２に結合する。
【００２１】
本願明細書中に記載されるさまざまな実施形態に係る機能および方法を実行するコンピュータベースのシステムにおいて、コントローラ１０４は、マシンであり、プロセッサ、マイクロプロセッサ、ステートマシンであってよく、あるいは、コンピュータ可読媒体であるか、または、コンピュータ可読媒体またはメモリのようなマシンアクセス可能媒体に結合される特定用途向け集積回路であってよい。メモリは、アレイ１０２であってよく、あるいは、電気、光、または、電磁素子を含んでよい。コンピュータ可読媒体、または、マシンアクセス可能媒体は、コンピュータプログラム命令、データ、あるいはその両方のような関連情報を含んでよく、アクセスされると、本願明細書中に記載される動作をマシンに実行させる。
【００２２】
図２は、さまざまな実施形態に係るメモリ回路２００の電気に関する概略図である。図２には、フラッシュメモリセル、または、フローティングゲートトランジスタメモリセルのＮＡＮＤストリングが示されている。ＮＡＮＤストリングには３２個のフラッシュメモリセル２０２が存在し、０から３１までの番号が付されている。フラッシュメモリセル２０２のＮＡＮＤストリングは、フラッシュメモリセルの他のＮＡＮＤストリングと共にアレイ１０２内に配置されている。各フラッシュメモリセル２０２は、そのゲート端子に結合された３２個のワードライン信号ＷＬ０からＷＬ３１のそれぞれによって制御される。
【００２３】
各フラッシュメモリセル２０２は、ソース、ドレイン、フローティングゲート、および、制御ゲートを有する。フラッシュメモリセル２０２は、各ＮＡＮＤストリングのドレイン／ソースに結合される。ＮＡＮＤストリングは、ソース選択トランジスタ２０４、および、第１のフラッシュメモリセル２０２のソースと接地電圧基準との間に結合されたｎチャネルトランジスタを有する。ＮＡＮＤストリングのもう一方の端における、ドレイン選択トランジスタ２０６は、最後のフラッシュメモリセル２０２のドレインとメモリ回路２００の残りとの間に結合されたｎチャネルトランジスタである。ドレイン選択トランジスタ２０６は、ＮＡＮＤストリングと、バイアストランジスタＭＯ２１０および負荷トランジスタ２１２を有するビットライン２０８との間に直列に結合される。ビットライン２０８は、電圧ＢＬおよび容量ＣＢＬを有する。バイアストランジスタ２１０は、ドレイン選択トランジスタ２０６に結合されたソースと、ドレインとを有するｎチャネルトランジスタである。負荷トランジスタ２１２は、バイアストランジスタ２１０のドレインに結合されたドレインと、電圧供給Ｖｃｃに結合されたソースとを有するｐチャネルトランジスタである。ソース選択制御信号ＳＧＳは、ソース選択トランジスタ２０４の制御ゲートに結合され、ドレイン選択制御信号ＳＧＤは、ドレイン選択トランジスタ２０６の制御ゲートに結合される。制御信号ＢＬＢＩＡＳは、バイアストランジスタ２１０の制御ゲートに結合され、制御信号ＰＬＯＡＤは、負荷トランジスタ２１２の制御ゲートに結合される。バイアストランジスタ２１０は、図１に示されたメモリシステム１００における多数のビットラインバイアストランジスタ１２２のうちの１つである。
【００２４】
ビットライン２０８は、バイアストランジスタ２１０と負荷トランジスタ２１２との間のメモリシステム１００のセンスアンプ・ラッチ１１２に結合される。センスアンプ・ラッチ１１２は、フラッシュメモリセル２０２からのデータをラッチする複数のラッチトランジスタおよびインバータを有し、そのうちの一組が図２に示されている。第１のラッチトランジスタ２２０および第２のラッチトランジスタ２２２は、ＮＡＮＤストリングからのデータ転送を制御する。第１および第２のラッチトランジスタ２２０、２２２は、ｎチャネルトランジスタであり、それぞれが制御信号ＬＡＴＥＮ０およびＬＡＴＥＮ１の各々に結合される制御ゲートを有する。第１のラッチトランジスタ２２０とビットライン２０８との結合は、電圧ＳＥＮと、ＣＢＬよりかなり小さい容量ＣＳＥＮと有する。容量ＣＳＥＮによって駆動される電圧ＳＥＮは、ＮＡＮＤストリングからのラッチされないデータであり、後ほど詳しく説明する。第１のラッチは、第１のインバータ２３０および第２のインバータ２３２を有する。第１のインバータ２３０は、第１のラッチトランジスタ２２０のソースに結合された入力と、第２のインバータ２３２の入力に結合された出力とを有する。第２のインバータ２３２の出力は、第１のインバータ２３０の入力と、第１のラッチトランジスタ２２０のソースとに結合される。第１のラッチトランジスタ２２０のドレインは、ビットライン２０８と電圧ＳＥＮとに結合される。第２のインバータ２３２の入力と、第１のインバータ２３０の出力とは、図１に示されたコントローラ１０４に結合されるデータライン２３６に結合される。
【００２５】
第３のインバータ２４０および第４のインバータ２４２を含む第２のラッチは、第２のラッチトランジスタ２２２を介しデータライン２３６に結合される。第３のインバータ２４０の入力と、第４のインバータ２４２の出力とは、第２のラッチトランジスタ２２２のソースに結合され、第２のラッチトランジスタ２２２のドレインは、データライン２３６に結合される。第３のインバータ２４０の出力と、第４のインバータ２４２の入力とは、図１に示されるコントローラ１０４に結合された第２のデータライン２４６に結合される。
【００２６】
さまざまな実施形態に係るフラッシュメモリセル２０２のそれぞれは、そのゲートにプログラムパルスを印加してフローティングゲートに引き込まれる電荷を誘発し、フラッシュメモリセル２０２の閾値電圧Ｖｔを上昇させることによってプログラムされる。プログラミングの始めに、強いプログラムパルスがゲートに印加されることにより、閾値電圧Ｖｔは大きく変化する。フラッシュメモリセル２０２の閾値電圧Ｖｔが目標に近づいてくると、ゲートには弱いプログラムパルスが印加され、その結果、閾値電圧Ｖｔは小さく変化する。それぞれのプログラムパルスが印加された後、他のプログラムパルスが印加される前に、閾値電圧Ｖｔは２回確認される。
【００２７】
さまざまな実施形態に係る選択されたフラッシュメモリセル２０２は、読み出し電圧をそのゲート（ＷＬ０からＷＬ３１）に結合し、ソース選択トランジスタ２０４およびドレイン選択トランジスタ２０６を導通させ、ＮＡＮＤストリング内の他のすべてのフローティングゲートセル２０２が導通するようにオンにすることによって読み出される。バイアストランジスタ２１０および負荷トランジスタ２１２は、ビットライン２０８の電圧が電圧Ｖｃｃから変化するようにオンにされる。その後、負荷トランジスタ２１２がオフにされ、一度でも負荷トランジスタ２１２がオフにされるとビットライン２０８の電圧ＢＬが低下するようにプログラムされていないかぎり、ビットライン２０８の電荷は、選択されたフラッシュメモリセル２０２内を流れるだろう。しかしながら、選択されたフラッシュメモリセルが、プログラムされていれば、ビットライン２０８の電荷は、ＮＡＮＤストリングを通じて失われることはないだろう。インバータ２３０、２３２、２４０、２４２と、第１および第２のラッチトランジスタ２２０、２２２をと有する第１および第２のラッチは、以下に説明するようにビットライン２０８からのデータをラッチすることができる。
【００２８】
図３は、さまざまな実施形態に係るプログラミング確認動作についてのタイミングチャート３００である。図３は、プログラムされている選択されたフラッシュメモリセル２０２のゲートに印加された信号ＷＬを示す。選択されたフラッシュメモリセル２０２がプログラミングパルスを確認した後、プログラミング確認動作が行われる。図には、バイアストランジスタ２１０のゲートに印加された信号ＢＬＢＩＡＳ、ビットライン２０８の電圧ＢＬ、負荷トランジスタ２１２のゲートに印加された信号ＰＬＯＡＤ、および、負荷トランジスタ２１２とバイアストランジスタ２１０との間のノードにおける電圧ＳＥＮも示されている。信号ＬＡＴＥＮ０とＬＡＴＥＮ１とは、第１および第２のラッチトランジスタ２２０、２２２のゲートにそれぞれ印加され、第１および第２のラッチトランジスタ２２０、２２２をオン／オフにする。信号ＬＡＴ１、ＬＡＴ２、ＬＡＴ３、ＬＡＴ４は、インバータ２３０、２３２、２４０、２４２のそれぞれに印加されて各インバータをオン／オフする。信号ＤＡＴＡ０およびＤＡＴＡ１は、対のインバータ２３０、２３２と、対のインバータ２４０、２４２とによってラッチされるデジタルデータであり、選択されたフラッシュメモリセル２０２の状態を示している。
【００２９】
図３における時間Ｔ１において、信号ＢＬＢＩＡＳは、電圧Ｖｃｌａｍｐまで上昇し、信号ＰＬＯＡＤは、有意パルス３０２および３０４の間で下がることにより、負荷トランジスタ２１２およびバイアストランジスタ２１０がそれぞれオンになる。その後、ビットライン２０８が負荷トランジスタ２１２を介して供給電圧Ｖｃｃに結合され、ビットライン２０８における電圧ＢＬは、ビットラインがバイアストランジスタ２１０の閾値電圧Ｖｔより低い電圧Ｖｃｌａｍｐまで変化するにつれ上昇する。また、時間Ｔ１では、選択されたフラッシュメモリセル２０２のゲートにおける電圧ＷＬは、プログラム確認ＰＶレベルまで上昇する。
【００３０】
パルス３０２、３０４の端において、バイアストランジスタ２１０および負荷トランジスタ２１２がオフにされ、ビットライン２０８における電圧ＢＬは、選択されたフラッシュメモリセル２０２の状態に応じて同じままか、または、低下する。セル２０２の閾値電圧Ｖｔがプリプログラム確認ＰＰＶレベルを下回ると、セル２０２は、導通し、ビットライン２０８は、直ちに放電するだろう。セル２０２の閾値電圧ＶｔがＰＰＶを上回り、ＰＶを下回ると、セル２０２は、導通し、ビットライン２０８は、より緩やかな傾斜を描いて放電するだろう。セル２０２の閾値電圧ＶｔがＰＶを上回ると、セル２０２は導通せず、ビットライン２０８は、その電荷を高電圧ＢＬのままに保持するだろう。ビットライン２０８の放電は、容量ＣＢＬに影響される。
【００３１】
ある間隔においてＤＡＴＡ０およびＤＡＴＡ１をラッチしてビットライン２０８が放電されるかどうかを決定すべくプログラミング確認動作が進行し、放電する場合は、その放電率が決定される。ＤＡＴＡ１は、以下のように獲得される。信号ＢＬＢＩＡＳが短いパルス３０６の間にＶｃｌａｍｐより低い電圧まで上昇すると、バイアストランジスタ２１０がオンになり、電圧ＳＥＮをビットライン２０８の電圧ＢＬにすることができる。電圧ＳＥＮは、バイアストランジスタ２１０と負荷トランジスタ２１２との間の容量ＣＳＥＮによって獲得される。容量ＣｓＥＮは、ビットライン２０８の容量ＣＢＬよりかなり小さい。信号ＬＡＴ１およびＬＡＴ２は、短いパルス３０８、３１０の間に低下し、インバータ２３０、２３２がオフになり、ＢＬＢＩＡＳパルス３０６は、バイアストランジスタ２１０のオフ状態を終了させ、第１のラッチトランジスタ２２０が信号ＬＡＴＥＮ０のパルス３１２によってオンになることにより、電圧ＳＥＮを、容量ＣＳＥＮからインバータ２３０の入力まで移動させることができる。インバータ２３０、２３２は、移動を妨げないようオフにされ、パルス３０８、３１０の端で順にオンにされ、ＤＡＴＡ０がラッチされる。セル２０２の閾値電圧ＶｔがＰＰＶを下回る場合、ＤＡＴＡ０は、低くなり、そうでない場合は高くなる。
【００３２】
ＤＡＴＡ０は、以下のようにＤＡＴＡ１へと変わる。パルス３１０の端において、インバータ２３２がオンにされ、信号ＬＡＴ３およびＬＡＴ４が短いパルス３２０、３２２の間に低下することにより、インバータ２４０、２４２はオフになる。ＤＡＴＡ０がラッチされた場合、パルス３１２の端で第１のラッチトランジスタ２２０がオフにされ、第２のラッチトランジスタ２２２が信号ＬＡＴＥＮ１のパルス３２４によってオンにされることにより、反転したデータＤＡＴＡ０がインバータ２３０の出力からインバータ２４０の入力へと移動する。ここインバータ２４０、２４２は、移動を妨げないようオフにされ、パルス３２０、３２２の端で順にオンにされ、ＤＡＴＡ１がラッチされる。インバータ２４０の出力におけるＤＡＴＡ１は、インバータ２３０の入力で前にラッチされたＤＡＴＡ０と同じである。ＤＡＴＡ１がラッチされた後、パルス３２４の端で第２のラッチトランジスタ２２２がオフにされる。セル２０２の閾値電圧ＶｔがＰＰＶを下回る場合、ＤＡＴＡ１は低くなり、セル２０２の閾値電圧ＶｔがＰＰＶを上回る場合、ＤＡＴＡ１は、高くなる。
【００３３】
パルス３１２の端で第１のラッチトランジスタ２２０がオフになると、信号ＰＬＯＡＤは、短いパルス３３０の間に低下し、負荷トランジスタ２１２がオンになり、負荷トランジスタ２１２とバイアストランジスタ２１０との間の電圧ＳＥＮを上昇させる。パルス３３０の間に容量ＣＳＥＮは高電圧に上昇するが、バイアストランジスタ２１０の下のビットライン２０８は、影響を受けず、電圧ＢＬは、その動向を維持する。
【００３４】
パルス３３０の端で、信号ＢＬＢＩＡＳは、短いパルス３４０の間にＶｃｌａｍｐを下回る電圧まで上昇し、バイアストランジスタ２１０がオンになることにより、電圧ＳＥＮをビットライン２０８の電圧ＢＬにすることができる。信号ＬＡＴ１およびＬＡＴ２は、短いパルス３４０、３４２の間に再び低下し、インバータ２３０、２３２がオフになり、ＢＬＢＩＡＳパルス３４０は、バイアストランジスタ２１０のオフ状態を終了させ、第１のラッチトランジスタ２２０が信号ＬＡＴＥＮ０のパルス３４６によってオンになることにより、電圧ＳＥＮを容量ＣＳＥＮからインバータ２３０の入力まで移動させることができる。パルス３４２、３４４の端でインバータ２３０、２３２は、順にオンにされ、最初にラッチされたＤＡＴＡ０とは異なってもよい新しいＤＡＴＡ０をラッチする。第１のラッチトランジスタ２２０は、パルス３４６の端でオフにされる。セル２０２の閾値電圧ＶｔがＰＶを下回る場合、ＤＡＴＡ０は、低くなり、セル２０２の閾値電圧ＶｔがＰＶを上回る場合、ＤＡＴＡ０は高くなる。
【００３５】
この方法では、ビットライン２０８が２回ストローブされることによって、間隔ごとに区切られたＤＡＴＡ０およびＤＡＴＡ１という２つのデータポイントを獲得する一方で、プログラムされている選択されたフラッシュメモリセル２０２のゲートに、ＰＶ電圧の同一の信号ＷＬが印加される。さまざまな実施形態によれば、ビットライン２０８が３回ストローブされることによって、間隔ごとに区切られた３つ以上のデータポイントを獲得する一方で、プログラムされている選択されたフラッシュメモリセル２０２のゲートに、ＰＶ電圧の同一の信号ＷＬが印加される。
【００３６】
選択されたフラッシュメモリセル２０２は、さまざまな実施形態にかかるタイミングチャート３００に従い読み出されてよい。信号ＷＬは、読み出し電圧まで上昇し、ビットライン２０８が２回以上ストローブされることにより、間隔ごとに区切られたセル２０２の２つ以上の閾値電圧Ｖｔを表す２つ以上のデータポイントが得られる。データポイントは、複数のラッチを必要とせず、データライン２３６および図１に示されたコントローラ１０４に直接結合されてよい。
【００３７】
図４Ａおよび４Ｂは、さまざまな実施形態に係るプログラミング確認動作の電圧を示す図である。図４Ａは、ＰＰＶを下回る閾値電圧Ｖｔを有する選択されたフラッシュメモリセルのプログラミング確認動作の電圧４００を示す。図には、信号ＢＬＢＩＡＳの３つのパルス４０２、４０４、４０６が示されている。パルス４０２の電圧は、電圧Ｖｃｌａｍｐであり、信号ＢＬＢＩＡＳの短いパルス４０４、４０６がバイアストランジスタ２１０をオンにすることにより、電圧ＳＥＮをビットライン２０８の電圧ＢＬにすることができる。図４Ａには電圧ＢＬ４１０および電圧ＳＥＮ４１２も示されている。図４Ｂは、ＰＰＶを上回り、ＰＶを下回る閾値電圧Ｖｔを有する選択されたフラッシュメモリセルのプログラミング確認動作の電圧４５０を示す。図には信号ＢＬＢＩＡＳの３つのパルス４５２、４５４、４５６が示されている。パルス４５２の電圧は、電圧Ｖｃｌａｍｐであり、信号ＢＬＢＩＡＳの短いパルス４５４、４５６がバイアストランジスタ２１０をオンにすることにより、電圧ＳＥＮをビットライン２０８の電圧ＢＬにすることができる。図４Ｂには、電圧ＢＬ４６０および電圧ＳＥＮ４６２も示されている。
【００３８】
図５は、さまざまな実施形態に係る読み出し動作についてのタイミングチャート５００である。図５は、読み出される選択されたフラッシュメモリセル２０２のゲートに印加された信号ＷＬを示す。図には、バイアストランジスタ２１０のゲートに印加された信号ＢＬＢＩＡＳ、ビットライン２０８の電圧ＢＬ、負荷トランジスタ２１２のゲートに印加された信号ＰＬＯＡＤ、および、負荷トランジスタ２１２とバイアストランジスタ２１０との間のノードにおける電圧ＳＥＮも示されている。信号ＬＡＴＥＮ０とＬＡＴＥＮ１とは、第１および第２のラッチトランジスタ２２０、２２２のゲートにそれぞれ印加され、第１および第２のラッチトランジスタ２２０、２２２をオン／オフにする。信号ＬＡＴ１、ＬＡＴ２は、インバータ２３０、２３２のそれぞれに印加されて各インバータをオン／オフする。信号ＤＡＴＡ０は、対のインバータ２３０および２３２によってラッチされるデジタルデータであり、選択されたフラッシュメモリセル２０２の状態を示している。
【００３９】
図５における時間Ｔ１において、信号ＢＬＢＩＡＳは、電圧Ｖｃｌａｍｐまで上昇し、信号ＰＬＯＡＤは、有意パルス５０２および５０４の間で下がることにより、負荷トランジスタ２１２およびバイアストランジスタ２１０がそれぞれオンになる。その後、ビットライン２０８が負荷トランジスタ２１２を介して供給電圧Ｖｃｃに結合され、ビットライン２０８における電圧ＢＬは、ビットライン２０８がバイアストランジスタ２１０の閾値電圧Ｖｔより低い電圧Ｖｃｌａｍｐまで変化するにつれ上昇する。また、時間Ｔ１では、選択されたフラッシュメモリセル２０２のゲートにおける電圧ＷＬは、読み出し電圧まで上昇する。
【００４０】
パルス５０２、５０４の端において、バイアストランジスタ２１０および負荷トランジスタ２１２がオフにされ、ビットライン２０８における電圧ＢＬは、選択されたフラッシュメモリセル２０２の状態に応じて同じままか、または、低下する。セル２０２の閾値電圧Ｖｔが読み出し電圧をはるかに下回ると、セル２０２は、導通し、ビットライン２０８は、直ちに放電するだろう。セル２０２の閾値電圧Ｖｔが読み出し電圧をわずかに下回ると、セル２０２は、導通し、ビットライン２０８は、より緩やかな傾斜を描いて放電するだろう。セル２０２の閾値電圧Ｖｔが読み出し電圧を上回ると、セル２０２は導通せず、ビットライン２０８は、その電荷を高電圧ＢＬのままに保持するだろう。
【００４１】
信号ＢＬＢＩＡＳが短いパルス５０６の間にＶｃｌａｍｐより低い電圧まで上昇すると、バイアストランジスタ２１０がオンになり、電圧ＳＥＮをビットライン２０８の電圧ＢＬにすることができる。しかしながら、パルス５０６の間または後は、データはラッチされず、パルス５０６は、図３に示されたプログラミング確認動作に関して説明されたようなパルス３０６とそっくりになるよう印加される。パルス５０６は、ダミーＢＬストローブと呼ばれることもある。読み出し動作とプログラミング確認動作との動作結果が同じになるように、２つの動作の間にビットライン２０８には同じ信号ＢＬＢＩＡＳが供給される。パルス５０６を印加することにより、セル２０２に対する読み出し動作の結果生じたデータがセル２０２に対するプログラミング確認動作から生じたデータと異なる可能性は減少する。
【００４２】
パルス５０６に続く短いパルス５０７の間に信号ＰＬＯＡＤが低下することによって負荷トランジスタ２１２がオンになり、負荷トランジスタ２１２とバイアストランジスタ２１０との間の電圧ＳＥＮが上昇する。パルス５０７の間に容量ＣＳＥＮは高電圧に上昇するが、バイアストランジスタ２１０の下のビットライン２０８は、影響を受けず、電圧ＢＬは、その動向を維持する。
【００４３】
ＤＡＴＡ０をラッチして選択されたフラッシュメモリセル２０２の状態を決定すべく読み出し動作が進行する。信号ＢＬＢＩＡＳが短いパルス５０８の間にＶｃｌａｍｐより低い電圧まで上昇すると、バイアストランジスタ２１０がオンになり、電圧ＳＥＮをビットライン２０８の電圧ＢＬにすることができる。電圧ＳＥＮは、バイアストランジスタ２１０と負荷トランジスタ２１２との間の容量ＣＳＥＮによって獲得される。信号ＬＡＴ１およびＬＡＴ２は、短いパルス５１８、５２０の間に低下し、インバータ２３０、２３２がオフになり、ＢＬＢＩＡＳパルス５０８は、バイアストランジスタ２１０のオフ状態を終了させ、第１のラッチトランジスタ２２０が信号ＬＡＴＥＮ０のパルス５２２によってオンになることにより、電圧ＳＥＮを容量ＣＳＥＮからインバータ２３０の入力まで移動させることができる。インバータ２３０、２３２は、移動を妨げないようオフにされ、パルス５１８、５２０の端で順にオンにされ、ＤＡＴＡ０がラッチされる。選択されたフラッシュメモリセル２０２の閾値電圧Ｖｔが読み出し電圧を下回る場合、ＤＡＴＡ０は、低くなり、選択されたフラッシュメモリセル２０２の閾値電圧Ｖｔが読み出し電圧を上回る場合、ＤＡＴＡ０は高くなる。ラッチされたデータ値が１つだけなので、読み出し動作の間に信号ＬＡＴＥＮ１は、アクティブにならない。
【００４４】
図６は、さまざまな実施形態に係るメモリ回路６００の電気に関する概略図である。メモリ回路６００は、図２に示されたメモリ回路２００に関係する多くの構成要素を含み、説明の便宜上、同様の構成要素、電圧、信号には同様の参照符号が付されている。メモリ回路２００および６００に共通する構成要素は、それぞれの回路において同様の機能、位置、および、向きを有する。メモリ回路６００は、等化トランジスタ６０２と、インバータ２３０の入力に結合されたソースおよびインバータ２３０の出力に結合されたドレインを有するｎチャネルトランジスタも有する。制御信号ＥＱは、等化トランジスタ６０２のゲートに印加される。信号ＥＱにより導通されると、等化トランジスタ６０２は、インバータ２３０の入力と出力との間の電荷移動によってそれらの間の電位差を小さくし、インバータ２３０、２３２によってラッチされたデータを取り除いてラッチを初期化させることができる。バイアストランジスタ２１０、第１のラッチトランジスタ２２０、インバータ２３０、２３２は、キャッシュメモリの機能を実行するので、メモリ回路６００のキャッシュメモリ内に含まれる。
【００４５】
図７は、さまざまな実施形態に係る読み出し動作についてのタイミングチャート７００である。図７は、バイアストランジスタ２１０のゲートに印加された信号ＢＬＢＩＡＳ、ビットライン２０８の電圧ＢＬ、負荷トランジスタ２１２とバイアストランジスタ２１０との間のノードにおける電圧ＳＥＮ、および、負荷トランジスタ２１２のゲートに印加された信号ＰＬＯＡＤを示す。信号ＬＡＴＥＮ０は、第１のラッチトランジスタ２２０のゲートに印加され、第１のラッチトランジスタ２２０をオン／オフにする。信号ＥＱは、等化トランジスタ６０２のゲートに印加される。信号ＬＡＴ１とＬＡＴ２とは同じであり、インバータ２３０、２３２にそれぞれ印加されてインバータ２３０、２３２をそれぞれオン／オフにする。信号ＤＡＴＡ０は、対のインバータ２３０、２３２によってラッチされたデジタルデータであり、選択されたフラッシュメモリセル２０２の状態を示す。信号ＤＡＴＡ０Ｂは、信号ＤＡＴＡ０が反転した信号である。
【００４６】
タイミングチャート７００において信号が開始すると、信号ＢＬＢＩＡＳは電圧Ｖｃｌａｍｐまで上昇し、信号ＰＬＯＡＤが有意パルス７０２および７０４の間に低下し、負荷トランジスタ２１２およびバイアストランジスタ２１０がそれぞれオンになる。ビットライン２０８は、負荷トランジスタ２１２を介して供給電圧Ｖｃｃに結合され、ビットライン２０８における電圧ＢＬは、バイアストランジスタ２１０の閾値電圧Ｖｔより低い電圧Ｖｃｌａｍｐまでビットラインが充電されるにつれて上昇する。読み出し電圧（図示せず）は、選択されたフラッシュメモリセル２０２のゲートに印加される。
【００４７】
パルス７０２、７０４の端において、バイアストランジスタ２１０および負荷トランジスタ２１２がオフにされ、ビットライン２０８における電圧ＢＬは、選択されたフラッシュメモリセル２０２の状態に応じて同じままか、または、低下する。セル２０２の閾値電圧Ｖｔが読み出し電圧を下回ると、セル２０２は、導通し、ビットライン２０８は、放電するだろう。セル２０２の閾値電圧Ｖｔが読み出し電圧を上回ると、セル２０２は導通せず、ビットライン２０８は、その電荷を高電圧ＢＬのままに保持するだろう。
【００４８】
その後、短いパルス７３０の間に信号ＥＱは、高くなり、等化トランジスタ６０２がオンにされ、インバータ２３０の入力と出力との間の電荷移動によって、それらの間の電位差が小さくなり、インバータ２３０、２３２によってラッチされたデータが除去されてラッチは初期化される。同時に、長いパルス７２８の間に信号ＬＡＴ１およびＬＡＴ２がＬＯＷになりインバータ２３０および２３２がオフになる。
【００４９】
パルス７３０に続き、ラッチが初期化されて等化トランジスタ６０２がオフになると、短いパルス７４０の間に信号ＢＬＢＩＡＳがＶｃｌａｍｐより低い電圧まで上昇し、バイアストランジスタ２１０をオンにすることにより、電圧ＳＥＮをビットライン２０８の電圧ＢＬにすることができる。電圧ＳＥＮは、バイアストランジスタ２１０と負荷トランジスタ２１２との間の容量ＣＳＥＮによって獲得される。同時に、信号ＬＡＴＥＮ０のパルス７５０によって第１のラッチトランジスタ２２０がオンになり、電圧ＳＥＮは、容量ＣＳＥＮからインバータ２３０の入力まで移動することができる。その結果、選択されたフラッシュメモリセル２０２が導通状態にある場合、ビットライン２０８に電圧ＢＬが発生し、場合によっては放電すると、ビットライン２０８は、容量ＣＳＥＮ、および、インバータ２３０の入力に結合される。パルス７２８、７４０、７５０の間に、信号ＤＡＴＡ０は、ビットライン２０８における電圧ＢＬから直接結合される。
【００５０】
ＢＬＢＩＡＳパルス７４０、ＬＡＴＥＮ０パルス７５０、および、ＬＡＴ１／ＬＡＴ２パルス７２８は、すべて同時に終わり、バイアストランジスタ２１０および第１のラッチトランジスタ２２０がオフになり、インバータ２３０、２３２がオンになり、ＤＡＴＡ０がラッチされる。選択されたフラッシュメモリセル２０２の閾値電圧Ｖｔが読み出し電圧を下回る場合、ＤＡＴＡ０は低くなり、選択されたフラッシュメモリセル２０２の閾値電圧Ｖｔが読み出し電圧を上回る場合、ＤＡＴＡ０は高くなる。信号ＤＡＴＡ０Ｂは、信号ＤＡＴＡ０を反転した信号である。
【００５１】
図８は、さまざまな実施形態に係るいくつかの方法のフローチャートを示す。８１０において方法は開始する。
【００５２】
８２０において、フラッシュメモリセルがプログラムされる。
【００５３】
８３０において、フラッシュメモリセルにワードライン電圧が印加される。
【００５４】
８４０において、フラッシュメモリセルに結合されたビットラインが第１の期間に検知容量に結合され、第１のデータが生成される。
【００５５】
８５０において、第２の期間にビットラインが検知容量に結合され、第２のデータが生成される。
【００５６】
８６０において、第１のデータがラッチ回路に格納される。
【００５７】
８７０において、第２のデータがラッチ回路に格納される。
【００５８】
８８０においてフラッシュメモリセルは、フラッシュメモリセルのプログラミングを確認するために印加されたパルスと同じ持続時間を有し、同じ間隔で発生するパルスが印加されることによって読み取られるので、フラッシュメモリセルのプログラミングが確認されていて、フラッシュメモリセルが読み出されている場合、フラッシュメモリセルに結合されたビットラインは、プログラミングを確認するために印加されたパルスと同じ間隔で検知容量に結合される。８９０において、方法は終了する。
【００５９】
図９は、さまざまな実施形態に係るいくつかの方法のフローチャートを示す。９１０において、方法は開始する。
【００６０】
９２０において、ＮＡＮＤフラッシュメモリのキャッシュメモリにおけるラッチは、オフにされる。
【００６１】
９３０において、ラッチはオフにされている間に初期化される。
【００６２】
９４０において、ＮＡＮＤフラッシュメモリにおける選択されたフラッシュメモリセルのゲートに読み出し電圧が印加され、選択されたフラッシュメモリセルは、ビットラインに結合される。
【００６３】
９５０において、ビットラインは、ラッチの入力に結合され、その一方で、ビットラインの電圧は、選択されたフラッシュメモリセルに結合された読み出し電圧によって変化し、ラッチはオフにされる。
【００６４】
９６０において、ラッチがオンにされ、ビットラインにおける電圧に基づきデータがラッチされる。９７０において方法は終了する。
【００６５】
図１０は、さまざまな実施形態に係るモバイルデータ処理マシン１０００のブロック図である。マシン１０００は、物品と呼ばれてよい。マシン１０００は、中央処理装置１０１０と、先に説明したような不揮発性メモリ１０２０とを有する。不揮発性メモリ１０２０は、ＥＥＰＲＯＭ（登録商標）のような電気的に消去可能かつプログラム可能な不揮発性メモリであってよい。マシン１０００は、本願明細書中に記載されるさまざまな実施形態に係る機能および方法に従い、不揮発性メモリ１０２０の動作特性をプログラムするよう用いられる命令をさらに有する。マシン１０００は、ラジオトランシーバなどのトランシーバ１０３０、アンテナ１０４０、ディスプレイ１０５０、および／または、入力デバイス１０６０も有してよい。マシン１０００は、携帯電話、ＰＤＡ（パーソナル携帯情報機器）、ラップトップ、デジタルカメラなどであってよい。不揮発性メモリ１０２０は、パワーダウン状態の間を含め、マシン１０００のプログラムおよび／またはデータを記憶する。
【００６６】
本願明細書中に記載されるさまざまな実施形態に係る機能および方法を実行するコンピュータベースのシステムにおいて、中央処理装置１０１０は、マシンであり、プロセッサ、マイクロプロセッサ、ステートマシンであってよく、あるいは、コンピュータ可読媒体であるか、または、コンピュータ可読媒体またはメモリのようなマシンアクセス可能媒体に結合される特定用途向け集積回路であってよい。メモリは、不揮発性メモリ１０２０であってよく、あるいは、電気、光、または、電磁素子を含んでよい。コンピュータ可読媒体、または、マシンアクセス可能媒体は、コンピュータプログラム命令、データあるいはその両方のような関連情報を含んでよく、アクセスされると、本願明細書中に記載される動作をマシンに実行させる。
【００６７】
マシン１０００は、さまざまな実施形態に係るワイヤレスコンピューティングプラットフォームである。マシン１０００は、ＷＡＮ（広域通信網）、ＷＬＡＮ（無線ＬＡＮ）、および、ＷＰＡＮ（無線ＰＡＮ）のような１つ以上のネットワークと関係してよい。マシン１０００は、手で持てるサイズかあるいはそれより大きくてもよい。アンテナ１０４０は、とりわけ、モノポール、ダイポール、単向性アンテナ、全方向性アンテナ、または、パッチアンテナを含んでよい。無線コンピューティングプラットフォームは、無線通信（赤外線、無線周波数など）を行い、一連のプログラムされた命令を実行できるいかなるデバイスであってよい（例えば、ＰＤＡ、ラップトップ、携帯電話など）。
【００６８】
図１１は、さまざまな実施形態に係るメモリコンポーネント１１００のブロック図である。メモリコンポーネント１１００は、物品と呼ばれてよい。メモリコンポーネント１１００は、メモリカード、メモリチップ、メモリスティックなどであってよい。メモリコンポーネント１１００は、上述のような不揮発性メモリ１１２０を含み、ＥＥＰＲＯＭ（登録商標）のような電気的消去可能かつプログラム可能な不揮発性メモリであってよい。メモリコンポーネント１１００は、コネクタ１１４０を有し、さらに、本願明細書中に記載されるさまざまな実施形態に係る機能および方法に従い、不揮発性メモリ１１２０の動作特性をプログラムするのに用いられる命令を含んでよい。あるいは、これらの命令は、コネクタ１１４０を用い、マシン１０４または１０００のようなマシンにメモリコンポーネント１１００がインストールされる際に提供されてよい。
【００６９】
本願明細書中に図示されかつ記載されるさまざまな実施形態は、ＮＡＮＤフラッシュメモリデバイスまたは他のタイプのメモリデバイスに実装されてよい。本願明細書中に図示されかつ記載されるさまざまな実施形態は、２つの閾値電圧Ｖｔのうちのいずれかを有するフローティングゲートトランジスタメモリセル、または、４つ以上の閾値電圧Ｖｔのうちの１つを保持するマルチステートフローティングゲートトランジスタメモリセルと共に実装されてよい。
【００７０】
これまで本願明細書における特定の実施形態を図示して説明してきたが、同じ目的を達成するために考え出されたいかなる構成も、ここに示された特定の実施形態と置き換えうることを理解されたい。本開示は、さまざまな実施形態のすべての修正または変更を含むことを意図する。上記説明は、例示にすぎず、限定ではないことを理解されたい。上記説明を検討すれば、上記実施形態の組合せ、および、本願明細書中には特に記載されていない他の実施形態もありうることが当業者には明らかであろう。したがって、さまざまな実施形態の範囲は、上記構成内容、構造、および、方法が用いられる他のいかなる応用も含む。
【００７１】
開示の要約は、読者が技術的開示内容を簡単に確認できることを要求する米国特許法§1.72(b)に則り提供される。要約は、請求項の範囲および趣旨を解釈または限定するために用いられるものではないという考えのもとに提出される。さらに、上記詳細な説明では、開示を合理化する目的からさまざまな実施形態が単一の実施形態にまとめられていることを理解されたい。開示の方法について、請求される複数の実施形態が、各請求項に明確に記載されるより多くの特徴を必要とするという意図を反映しているとは解釈されるべきでない。むしろ、以下の請求項の範囲が反映するように、発明の内容は、単一の開示された実施形態のすべての特徴より少ない。したがって、以下の請求項の範囲は、詳細な説明に組み込まれ、それぞれの請求項は、別々の好適な実施形態として独自に成り立っている。添付の請求項の範囲では、「ｉｎｃｌｕｄｉｎｇ」および「ｉｎ  ｗｈｉｃｈ」という用語が、それぞれ「ｃｏｍｐｒｉｓｉｎｇ」および「ｗｈｅｒｅｉｎ」に対応するわかりやすい英語として用いられてよい。さらに、「第１の」「第２の」「第３の」などという用語は、単なる呼び名であって、それらの物体に数の制限を課す意図はない。
【図１】
2010515201.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
2010515201.tif 000011
【図９】
2010515201.tif 000012
【図１０】
2010515201.tif 000013
【図１１】
2010515201.tif 000014
【手続補正書】
【提出日】平成21年7月14日(2009.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラッシュメモリセルをプログラミングする段階と、
前記フラッシュメモリセルにワードライン電圧を印加する段階と、
前記フラッシュメモリセルの状態を複数の間隔で検知し、前記フラッシュメモリセルの前記状態を示す複数のデータを生成する段階と、
を備える方法。
【請求項２】
前記フラッシュメモリセルの状態を検知する段階は、
前記フラッシュメモリセルが第１の間隔で印加されるビットラインの第１の電圧を検知する段階と、
前記ビットラインの第２の電圧を第２の間隔で検知する段階と、
を有する、請求項１に記載の方法。
【請求項３】
前記第１の電圧を基準電圧と比較して第１のデータを生成する段階と、
前記第２の電圧を前記基準電圧と比較して第２のデータを生成する段階と、
前記第２のデータを第１のラッチに格納し、前記第１のデータを第２のラッチに格納する段階と、
をさらに備える、請求項２に記載の方法。
【請求項４】
前記第１の電圧を基準電圧と比較する段階は、
検知容量からの前記第１の電圧を、ラッチトランジスタを介して第１のラッチ回路におけるインバータの入力に印加し、前記第１の電圧を前記インバータの閾値電圧と比較する段階を有し、
前記第２の電圧を前記基準電圧と比較する段階は、前記検知容量からの前記第２の電圧を前記ラッチトランジスタを介して前記第１のラッチ回路における前記インバータの前記入力に印加し、前記第２の電圧を前記インバータの前記閾値電圧と比較する段階を有し、
前記第２のデータを格納する段階は、
前記第２のデータを前記第１のラッチ回路に格納する段階と、
前記第１のデータを第２のラッチ回路に格納する段階と、
を有し、
前記第１のラッチ回路は、相手方の入力に接続される出力をそれぞれが有し、前記第２のデータを保持する一対のインバータを有し、
前記第２のラッチ回路は、相手方の入力に接続される出力をそれぞれが有し、前記第１のデータを保持する一対のインバータを有する、請求項３に記載の方法。
【請求項５】
前記フラッシュメモリセルの状態を検知する段階は、前記フラッシュメモリセルに結合されたビットラインを複数の間隔でストローブし、前記フラッシュメモリセルの状態を示す複数のデータを生成する段階を有する、請求項１に記載の方法。
【請求項６】
前記フラッシュメモリセルの状態を検知する段階は、
前記フラッシュメモリセルに結合されたビットラインを第１の期間に検知容量に結合して第１のデータを生成する段階と、
前記ビットラインを第２の期間に前記検知容量に結合して第２のデータを生成する段階と、
を有する、請求項１に記載の方法。
【請求項７】
前記フラッシュメモリセルの状態を検知する段階は、
前記第１の期間に、第１のパルスを、前記ビットラインと前記検知容量との間に結合されたバイアストランジスタに結合する段階と、
前記第２の期間に、第２のパルスを前記バイアストランジスタに印加する段階と、
を有する、請求項６に記載の方法。
【請求項８】
前記フラッシュメモリセルに読み出し電圧を印加する段階と、
第３の期間に第３のパルスを前記バイアストランジスタに印加する段階と、
第４の期間に第４のパルスを前記バイアストランジスタに印加する段階と、
前記第４の期間の後に、前記検知容量からデータをラッチし、前記フラッシュメモリセルの状態を読み出す段階と、をさらに備え、
前記第３のパルスおよび前記第４のパルスは、それぞれ、前記第１のパルスおよび前記２のパルスと同じ持続時間を有し、同じ間隔で発生するので、前記フラッシュメモリセルのプログラミングが確認され、前記フラッシュメモリセルが読み出される場合、前記ビットラインは、前記第１のパルスおよび前記２のパルスと同じ間隔で前記検知容量に結合される、
請求項７に記載の方法。
【請求項９】
前記第１の期間に、プリプログラム確認電圧を前記フラッシュメモリセルのゲートに印加する段階と、
前記第２の期間に、プログラム確認電圧を前記フラッシュメモリセルの前記ゲートに印加する段階と、
をさらに備え、
前記プログラム確認電圧は、前記プリプログラム確認電圧より大きく、前記フラッシュメモリセルの前記ゲートにプログラミングパルスが印加された後、前記フラッシュメモリセルの状態が確認される、請求項６に記載の方法。
【請求項１０】
前記フラッシュメモリセルをプログラミングする段階は、４つ以上の閾値電圧のうちの１つを、消去された状態か、または、３つ以上の閾値電圧のうちの１つに保持するマルチステートフラッシュメモリセルをプログラミングする段階を有する、請求項１に記載の方法。
【請求項１１】
前記フラッシュメモリセルをプログラミングする段階は、プログラミングパルスを、選択されたフローティングゲートトランジスタメモリセルのゲートに印加し、前記選択されたフローティングゲートトランジスタメモリセルのフローティングゲートに追加される電荷を誘発することにより、前記選択されたフローティングゲートトランジスタメモリセルの閾値電圧を上昇させる段階と、
前記フラッシュメモリセルにワードライン電圧を印加する段階と、
を有し、
前記フラッシュメモリセルにワードライン電圧を印加する段階は、前記選択されたフローティングゲートトランジスタメモリセルの前記ゲートにプログラム確認電圧を印加する段階と、
ＮＡＮＤストリングに結合されたドレイン選択トランジスタを導通させる段階と、
前記ＮＡＮＤストリングに結合されたソース選択トランジスタを導通させる段階と、
を有し、
前記選択されたフローティングゲートトランジスタメモリセルは、前記ゲート、ドレイン、ソース、および、前記フローティングゲートを含み、
前記ドレインおよび前記ソースは、フローティングゲートトランジスタメモリセルアレイにおける複数のフローティングゲートトランジスタメモリセルの前記ＮＡＮＤストリングに直列に結合され、前記選択されたフローティングゲートトランジスタメモリセル以外の前記フローティングゲートトランジスタメモリセルのそれぞれは、導通状態にある、請求項１に記載の方法。
【請求項１２】
コンピュータに、
フラッシュメモリセルをプログラミングする段階と、
前記フラッシュメモリセルにワードライン電圧を印加する段階と、
前記フラッシュメモリセルの状態を複数の間隔で検知し、前記フラッシュメモリセルの前記状態を示す複数のデータを生成する段階と、
を実行させる、プログラム。
【請求項１３】
前記コンピュータに、
前記フラッシュメモリセルに結合されたビットラインを、第１の期間に検知容量に結合し、第１のデータを生成する段階と、
前記ビットラインを第２の期間に前記検知容量に結合し、第２のデータを生成する段階と、
をさらに実行させる、請求項１２に記載のプログラム。
【請求項１４】
前記コンピュータに、
前記第１のデータを第１のラッチにラッチする段階と、
前記第２のデータを第２のラッチにラッチする段階と、
をさらに実行させる、請求項１３に記載のプログラム。
【請求項１５】
前記コンピュータに、
前記第１の期間に、プリプログラム確認電圧を前記フラッシュメモリセルのゲートに印加する段階と、
前記第２の期間に、プログラム確認電圧を前記フラッシュメモリセルの前記ゲートに印加する段階と、
をさらに実行させ、
前記プログラム確認電圧は、前記プリプログラム確認電圧より大きく、前記フラッシュメモリセルの前記ゲートにプログラミングパルスが印加された後、前記フラッシュメモリセルの状態が確認される、請求項１３に記載のプログラム。
【請求項１６】
前記コンピュータに、
前記フラッシュメモリセルに結合されたビットラインを、第１の複数のパルスに従い検知容量に結合し、前記フラッシュメモリセルのプログラミングを確認する段階と、
前記ビットラインを第２の複数のパルスに従い前記検知容量に結合し、前記フラッシュメモリセルの状態を読み出す段階と、
をさらに実行させ、
前記第２の複数のパルスは、それぞれ、前記第１の複数のパルスと同じ持続時間を有し、同じ間隔で発生するので、前記フラッシュメモリセルのプログラミングが確認され、前記フラッシュメモリセルが読み出される場合、前記ビットラインは、前記第１の複数のパルスと同じ間隔で前記検知容量に結合される、請求項１２に記載のプログラム。
【請求項１７】
前記コンピュータに、
ＮＡＮＤフラッシュメモリのキャッシュメモリ内のラッチをオフにする段階と、
前記ラッチがオフの間に前記ラッチを初期化する段階と、
前記ＮＡＮＤフラッシュメモリにおける、ビットラインに結合されている前記フラッシュメモリセルのゲートに読み出し電圧を印加する段階と、
前記フラッシュメモリセルに印加された前記読み出し電圧によって前記ビットラインの電圧が変化し、前記ラッチがオフになった間に、前記ラッチの入力に前記ビットラインを結合する段階と、
前記ビットラインの前記電圧に基づき、データをラッチするよう前記ラッチをオンにする段階と、
をさらに実行させる、請求項１２に記載のプログラム。
【請求項１８】
ＮＡＮＤフラッシュメモリのキャッシュメモリ内のラッチをオフにする段階と、
前記ラッチがオフの間に前記ラッチを初期化する段階と、
前記ＮＡＮＤフラッシュメモリにおける、ビットラインに結合されているフラッシュメモリセルのゲートに読み出し電圧を印加する段階と、
前記フラッシュメモリセルに印加された前記読み出し電圧によって前記ビットラインの電圧が変化し、前記ラッチがオフになった間に、前記ラッチの入力に前記ビットラインを結合する段階と、
前記ビットラインの前記電圧に基づき、データをラッチするよう前記ラッチをオンにする段階と、を備える方法。
【請求項１９】
前記ラッチをオフにする段階は、相手方の入力に結合された出力をそれぞれが有し、前記データをラッチするよう結合された対のインバータの各々をオフにする段階を有し、
前記ラッチを初期化する段階は、トランジスタを介し、前記インバータの前記出力を共に結合することにより、前記インバータの前記出力の間の電位差を小さくする段階を有し、
前記ビットラインを結合する段階は、前記ビットラインと前記インバータとの間に直列に存在するバイアストランジスタおよびラッチトランジスタをオンにする段階を有し、
前記ラッチをオンにする段階は、前記インバータのそれぞれをオンにする段階を有する、請求項１８に記載の方法。
【請求項２０】
選択された前記フラッシュメモリセルをプログラミングする段階と、
前記選択されたフラッシュメモリセルの状態を複数の間隔で検知し、前記選択されたフラッシュメモリセルの状態を示す複数のデータを生成する段階と、をさらに備える、請求項１８に記載の方法。
【請求項２１】
前記選択されたフラッシュメモリセルの状態を検知する段階は、
前記ビットラインの第１の電圧を第１の期間に検知する段階と、
前記ビットラインの第２の電圧を第２の期間に検知する段階と、
を有する、請求項２０に記載の方法。
【請求項２２】
前記第１の電圧から第１のデータを生成する段階と、
前記第１のデータを第１のラッチにラッチする段階と、
前記第２の電圧から第２のデータを生成する段階と、
前記第２のデータを第２のラッチにラッチする段階と、
をさらに備える、請求項２１に記載の方法。
【請求項２３】
前記読み出し電圧が選択された前記フラッシュメモリセルに印加されている間に、前記ラッチの前記入力に前記ビットラインを複数回結合する段階と、
前記読み出し電圧が前記選択されたフラッシュメモリセルに印加されている間に、前記ビットラインが前記ラッチの前記入力に結合されることにより複数のデータがラッチされるたびに、前記ビットラインの前記電圧に基づき、前記ラッチをオンにしてデータをラッチする段階と、
をさらに備える、請求項１８に記載の方法。
【請求項２４】
単方向性アンテナと、
ディスプレイと、
関連情報を有するマシンアクセス可能媒体を含む物品と、
を備え、
前記情報は、マシンに、
フラッシュメモリセルをプログラミングする段階と、
前記フラッシュメモリセルにワードライン電圧を印加する段階と、
前記フラッシュメモリセルの状態を複数の間隔で検知し、前記フラッシュメモリセルの前記状態を示す複数のデータを生成する段階と、
を実行させる、システム。
【請求項２５】
前記情報は、前記マシンに、
前記フラッシュメモリセルに結合されたビットラインを第１の期間に検知容量に結合して第１のデータを生成する段階と、
前記ビットラインを第２の期間に前記検知容量に結合して第２のデータを生成する段階と、
を実行させる、請求項２４に記載のシステム。
【請求項２６】
前記情報は、前記マシンに、
第１の期間に、プリプログラム確認電圧を前記フラッシュメモリセルのゲートに印加する段階と、
第２の期間に、プログラム確認電圧を前記フラッシュメモリセルの前記ゲートに印加する段階と、
を実行させ、
前記プログラム確認電圧は、前記プリプログラム確認電圧より大きく、前記フラッシュメモリセルの前記ゲートにプログラミングパルスが印加された後、前記フラッシュメモリセルの状態が確認される、請求項２４に記載のシステム。
【請求項２７】
前記情報は、前記マシンに、
前記フラッシュメモリセルに結合されたビットラインを、第１の複数のパルスに従い検知容量に結合し、前記フラッシュメモリセルのプログラミングを確認する段階と、
前記ビットラインを第２の複数のパルスに従い前記検知容量に結合し、前記フラッシュメモリセルの状態を読み出す段階と、
を実行させ、
前記第２の複数のパルスは、それぞれ、前記第１の複数のパルスと同じ持続時間を有し、同じ間隔で発生するので、前記フラッシュメモリセルが確認され、前記フラッシュメモリセルが読み出される場合、前記ビットラインは、前記第１の複数のパルスと同じ間隔で前記検知容量に結合される、請求項２４に記載のシステム。
【請求項２８】
前記アンテナに結合されたトランシーバと、
入力デバイスと、
前記フラッシュメモリセルを有する不揮発性メモリと、
前記トランシーバ、前記ディスプレイ、前記入力デバイス、および、前記不揮発性メモリに結合された中央処理装置と、
をさらに備え、
前記不揮発性メモリは、前記マシンアクセス可能媒体であり、
前記中央処理装置は、前記マシンを含む、請求項２４に記載のシステム。
【国際調査報告】
2010515201.tif 000015
2010515201.tif 000016