(57)【要約】  電力半導体デバイス（１）は、第一の導電タイプの第一のレイヤ（２）を有し、この第一のレイヤは、第一のメイン・サイド（２１）、及び第一のメイン・サイド（２１）とは反対側の第二のメイン・サイド（２２）を有している。第二の導電タイプの第二のレイヤ（３）が、第一のメイン・サイド（２１）の中央領域の中に配置され、第四の導電性レイヤ（４）が、この第二のレイヤ（３）上に配置されている。第二のメイン・サイド（２２）上には、第一の導電タイプで、第一のレイヤ（２）と比べて高いドーピングを備えた第一のゾーン（５１）を備えた第三のレイヤ（５）が配置され、それに続いて第五の導電性レイヤ（６）が配置されている。第二のレイヤ（３）と第一のゾーン（５１）の間の領域は、アクティブ領域（９）を規定している。第三のレイヤ（５）は、第二の導電タイプの少なくとも一つの第二のゾーン（５２）を有していて、この第二のゾーンは、第一のゾーン（５１）と同一の平面内に配置されている；第一の導電タイプで、第一のゾーン（５１）のドーピングと比べて低く、且つ第一のレイヤ（２）のドーピングと比べて高いドーピングを備えた第六のレイヤ（１０）が、前記少なくとも一つの第二のゾーン（５２）と第一のレイヤ（２）の間に配置されている。【選択図】図２
2010506392.tif 000002
【特許請求の範囲】
【請求項１】
電力半導体デバイス（１）であって、
第一の導電タイプの第一のレイヤ（２）を備え、この第一のレイヤは、第一のメイン・サイド（２１）、及び第一のメイン・サイド（２１）とは反対側の第二のメイン・サイド（２２）を有し；
第二の導電タイプの第二のレイヤ（３）を備え、この第二のレイヤは、第一のメイン・サイド（２１）の中央領域の中に配置され；
第四の導電性レイヤ（４）を備え、この第四のレイヤは、第一のレイヤ（２）とは反対側のサイドで、第二のレイヤ（３）上に配置され；
第三のレイヤ（５）を備え、この第三のレイヤは、第二のメイン・サイド（２２）上に配置され、且つ、第一のレイヤ（２）と比べて高いドーピングを備えた、第一の導電タイプの第一のゾーン（５１）を有し；
第五の導電性レイヤ（６）を備え、この第五のレイヤは、第一のレイヤ（２）とは反対側のサイドで、第三のレイヤ（５）上に配置され；
第二のレイヤ（３）と第一のゾーン（５１）の間の領域が、アクティブ領域（９，９' ，９''，９''' ）を規定している、
電力半導体デバイス（１）において、
第三のレイヤ（５）は、第二の導電タイプの第二のゾーン（５２）を有し、この第二のゾーンは、第一のゾーン（５１）と同一の平面内に配置され、且つこの第二のゾーン（５２）は、第一のゾーン（５１）の周囲を完全に取り囲んでいること；及び、
第一の導電タイプで、第一のゾーン（５１）のドーピングと比べて低く、且つ第一のレイヤ（２）のドーピングと比べて高いドーピングを備えた第六のレイヤ（１０）を備え、この第六のレイヤは、前記少なくとも一つの第二のゾーン（５２）と第一のレイヤ（２）の間に配置されていること；及び、
第五の導電性レイヤ（６）が、第三のレイヤ（５）の、第一のレイヤ（２）とは反対側にあるサイドを完全に覆っていること；
を特徴とする電力半導体デバイス。
【請求項２】
下記特徴を有する請求項１に記載の電力半導体デバイス：
第二のゾーン（５２）は、第一のゾーン（５１）に直接隣接して配置されている。
【請求項３】
下記特徴を有する請求項２に記載の電力半導体デバイス：
第二のゾーン（５２）は、アクティブ領域（９，９' ，９''，９''' ）の周囲で、第五の導電性レイヤ（６）の、第一のレイヤ（２）の方向のサイドを完全に覆っている。
【請求項４】
下記特徴を有する請求項１に記載の電力半導体デバイス：
第二のゾーン（５２）は、第一のゾーン（５１）から横方向に距離を隔てて配置され、且つ、
第六のレイヤ（１０）は、第一のゾーン（５１）と第二のゾーン（５２）の間の領域の中に配置されている。
【請求項５】
下記特徴を有する請求項４に記載の電力半導体デバイス：
第二のゾーン（５２）は、アクティブ領域（９，９' ，９''，９''' ）及び第六のレイヤ（１０）の周囲で、第五の導電性レイヤ（６）の、第一のレイヤ（２）の方向のサイドを完全に覆っている。
【請求項６】
下記特徴を有する請求項１から５の何れか１項に記載の電力半導体デバイス：
第一のゾーン（５１）は、第二のレイヤ（３）に対して、および／または、第四の導電性レイヤ（４）に対して、対称的に配置されている。
【請求項７】
下記特徴を有する請求項１から５の何れか１項に記載の電力半導体デバイス：
第一のゾーン（５１）の幅（５３''）、少なくとも一方のサイドで、幅の相違（５４' ）だけ、第二のレイヤ（３）の幅（３１）と比べて大きい。
【請求項８】
下記特徴を有する請求項５に記載の電力半導体デバイス：
前記幅の相違（５４，５４' ）は、最大で、第一のレイヤ（２）の厚さに５００μｍを加えた値に一致し、特に、第一のレイヤ（２）の厚さに一致する。
【請求項９】
下記特徴を有する請求項１から８の何れか１項に記載の電力半導体デバイス：
第一のゾーン（５１）は、第二の導電タイプの第三のゾーン（５５）を有している。
【請求項１０】
下記特徴を有する請求項１から９の何れか１項に記載の電力半導体デバイス：
第二の導電タイプの保護領域（８）が、第二のレイヤ（３）の周囲の領域で、第一のメイン・サイド（２１）上に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー・エレクトロニクスの分野に係り、特に独立請求項の前書部分に基づく電力半導体デバイスに係る。
【背景技術】
【０００２】
縦型のパワー・ダイオードは、典型的に、低いｎ−ドープされたベース・レイヤ、ベース・レイヤの一方のサイドの、高いｎ＋ドープされたカソード・レイヤ、及びベース・レイヤのもう一方のサイドの、高いｐ＋ドープされたアノード・レイヤを有している。アノード及びカソード・レイヤは、典型的に、ｎ−ドープされた基板（ウエーハ）の中へのインプランテーション及びそれに続くドーパントの拡散により形成される。それらの外側のサイドで、カソード・レイヤ及びアノード・レイヤは、ダイオードと電気的に接触するためのメタル・レイヤで覆われている。カソード拡散部及びメタライゼイションは、通常、デバイスの物理的なエッジまで伸びている。
【０００３】
他方、アノード拡散部は、逆にバイアスされたときに電場を支えることが可能であるために、エッジから幾らかの距離で終結されなければならない。通常、これは、ｐ＋ドープされたアノード・レイヤをダイオードの中央部分に制限し、電場を制限する接合終結部により、その周囲を取り囲むことにより為される。アノード・メタライゼイションは、それ故に、ｐ＋ドープされたアノード・レイヤそれ自体とほぼ同一のサイズを有している。ｐ＋ドープされたアノード・レイヤとｎ＋ドープされたカソード・レイヤの間の領域は、通常、ダイオードのアクティブ領域として規定される。
【０００４】
そのようなパワー・ダイオードに対する典型的な用途は、ＩＧＢＴインバータ回路の中のフリー・ホイーリング・ダイオードとしての用途である。そのような用途において、ダイオードの動作のクリティカルな部分は、ＩＧＢＴがオンにされた状態で、導通するオン状態から遮断するオフ状態へダイオードがオフにされたときに、出現する。
【０００５】
ダイオードが前方にバイアスされたとき、ｎ−ベース・レイヤの中に、アノードは空孔を注入し、カソードは電子を注入する。このようにして、オン状態フェーズの間に、電子−空孔プラズマが増大され、ｎ−ベース・レイヤの中に貯えられる。ｐ＋ドープされたアノード・レイヤが、ｎ＋ドープされたカソード・レイヤと比べて、横方向により小さいと言うことのために、かなりの量の電子−空孔プラズマが、それ故に、アノード接合部−終結部領域の下側のｎ−ベース・レイヤの中にも貯えられる。ＩＧＢＴがオンにされたとき、ダイオード電流が、その電流変化  ｄｉＦ／ｄｔ  で減少し始め、その値は、ＩＧＢＴのスイッチング速度により決定される。
【０００６】
しかしながら、ｎ−ベース・レイヤの中に貯えられたキャリアのために、ｐｎ−接合部は、逆の電圧を直ちに支えることが可能でない。結局、それ故に、ダイオード電流がゼロに到達し、そして、ますます負の値を続ける。この段階で、貯えられた空孔がアノードに戻る方向に流れ始め、また、貯えられた電子がカソード・コンタクトの中に流れ始める。幾らかの時間が経過した後、貯えられた電子−空孔プラズマが更に押し流されるに伴い、ｐｎ−接合部に、貯えられたキャリアがなくなり、そして、電場が形成され始め、更に増大する逆の電圧を支える。
【０００７】
接合部−終結部の下側のｎ−ベース・レイヤの領域の中に貯えられた空孔は、ｐ＋アノード・レイヤのエッジの中に主として流れる。拡散部のプロファイルの曲率のために、電場は、このポイントで、アノードの中央部分と比べて、明らかに、より高くなる。アノードの中央部分では１Ｄ条件が優勢であり、即ち、中央部の電場は、横方向の成分を有していない。
【０００８】
特に、高い電流変化  ｄｉＦ／ｄｔ  を有する、速いスイッチ・オフ・プロセスの間、空孔電流密度が非常に高くなることがあり、それ故に、更なる正の空間電荷として振る舞う。この更なる電荷は、アノード・エッジで、電場の強さを更に増大させる。もし、電場がクリティカルな強さを超えた場合には、アバランシェの発生が始まり（ダイナミック・アバランシェ効果）、電流密度の更なる増大がもたらされる。
【０００９】
高い電流密度と高い電場の組み合わせは、この領域の中で、大電力の消失をもたらす。これは、局部的な熱の流出、及びそれに続くダイオードの故障をもたらすことがある。高いＩＧＢＴスイッチング速度、即ち、大きな電流変化  ｄｉＦ／ｄｔ、高いＤＣ−リンク電圧、高い回路漂遊インダクタンス、高い初期ダイオード・フォワード電流、及び高いダイオード温度、の場合には、状況が、よりクリティカルになり、それ故に、ダイオードの故障の可能性が増大する。
【００１０】
DE 198 04 580 は、電力半導体ダイオードの異なる実施形態を示している、それによれば、そのような先に述べたエッジ故障の効果が回避されることが可能である。提案された方法は、基本的に異なる二つの異なるカテゴリーに分割されることが可能である：アノード・レイヤのエッジが、異なる終結の方法を使用して、空孔電流に対してより感受性が低く作られることが可能であり、あるいは、その代わりに、空孔電流が取り除かれることが可能である。
【００１１】
一つの実施形態において、アノード・レイヤは、ｐ＋の高くドープされた中央領域を有していて、この中央領域は、より低いドーパント濃度（ｐ−ドープされた）を備えたダイオードの外側の領域により取り囲まれている。この場合には、アノードのエッジ領域のエミッタ効率が、より小さくなり、それ故に、より少ない電子−空孔プラズマが、接合部の終結領域の下側に貯えられ、かくして、ダイオードを切る間の、ダイナミック・アバランシェ効果を減少させる。その代わりに、非プラナー型の接合部の終結技術が使用されることも可能であり、その場合には、アノード・レイヤが、完全にエッチング・プロセスにより形成され、コンタクト・メタルをメサの上に置いて、メサ状のｐ＋ドープされた中央領域が残される。
【００１２】
更に、もう一つの実施形態において、ｎ＋ドープされた・カソード・レイヤが、ダイオードの中央部分の中にのみ伸び、ｎドープされた・レイヤにより取り囲まれる。その代わりに、カソード・メタル・レイヤをダイオードの中央部分に制限することも可能である。両方の場合において、カソード・サイドの電子放出領域が、横方向に減少されることになる。ダイオードの外側の領域の中に流れる電流が減少され、より少ない電荷がそこに貯えられ、逆のリカバリーの間のアノード接合部のエッジの中へ空孔の流れを、再び、減少させる。
【００１３】
DE 103 30 571 の中には、縦型のダイオードが示されている。このダイオードは、カソード・レイヤを有していて、このカソード・レイヤは、エッジで、低くドープされたｎ−コンタクト領域により取り囲まれている。そのようなカソードによって、電子の注入が大きく減少されるが、完全に取り除かれることまでは可能ではない。
【００１４】
文献 EP 0 485 059 は、カソード・サイド上に高くドープされたｎ＋＋レイヤを備えたパワー・ダイオードを示している。アクティブ領域の外側で、高くドープされたｐ＋＋ゾーンがｎ＋＋レイヤの中に埋め込まれ、それによって、ｎ＋＋とｐ＋＋ゾーンが交互に並び、これらのゾーンの幅は、互いに等しくなる。ｎ＋ドープされたバッファ・レイヤが、ｐ＋＋ゾーン並びにｎ＋＋レイヤの上を覆う。ｐ＋＋ゾーンとｎ＋＋ゾーンは、カソード電極と接触状態にあり、このカソード電極は、カソード・サイドの上で、ダイオードの全表面の上を覆う。このデバイスにおいて、カソード・サイドの上で、ｐ＋＋ゾーンがｎ＋＋ゾーンと交互に並ぶので、キャリア注入が、アクティブ領域の外側の領域から減少されるが、この領域から注入されることが可能なキャリアがまだ有る。
【００１５】
US 4 377 816 は、ｎ＋レイヤの周囲を取り囲むｐ＋ゾーンを備えたアバランシェ・ダイオードに係る。ｐ＋ゾーンは、ｎ＋レイヤから距離を隔てて配置され、ｐ＋ゾーンは、ｎ−ドープされたベース・レイヤに直接隣接して配置されている。カソード・サイドの上のメタライゼイションは、ｎ＋レイヤの下側で、デバイスの中央部分の上のみを覆う。その理由は、そうでなければ、キャリアがｎ−ドープされたベース・レイヤを越えて、カソード電極に直接、流れ出すことになるからである。かくして、ｎ＋ドープされたレイヤの効果が、失われることになり、電場の最大の強さが減少されることになる。更にまた、カソード・メタライゼイションの製造のために、更なるマスキングのステップが必要になる。
【００１６】
FR 1 490 051 及び EP 0 794 578 は、ｐ＋アイランドを備えたダイオードを示していて、これらのｐ＋アイランドは、リカバリーの間に空孔を注入するために、アクティブ領域の中で、ｎ＋レイヤの中にカソード・サイド上に配置されている。かくして、ダイオード・リカバリー・ソフトネスが改善される。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】独国特許出願公開第 DE 198 04 580 号明細書
【特許文献２】独国特許出願公開第 DE 103 30 571 号明細書
【特許文献３】欧州特許出願公開第 EP 0 485 059 号明細書
【特許文献４】米国特許第 US 4 377 816 号明細書
【特許文献５】仏国特許出願公開第 FR 1 490 051 号明細書
【特許文献６】欧州特許出願公開第 EP 0 794 578 号明細書
【発明の概要】
【００１８】
本発明の目的は、ダイナミック・アバランシェ効果、及びそれに続くアノード拡散部のエッジの局部的な加熱を避けるために、または少なくとも減少させるために、ターン・オフ（逆のリカバリー）の間に改善された頑丈さを備えた電力半導体ダイオードを提供することにある。
【００１９】
この目的は、請求項１に基づく電力半導体デバイスにより実現される。
【００２０】
本発明の電力半導体デバイスは、第一の導電タイプの第一のレイヤ、第二の導電タイプの第二のレイヤ、第三のレイヤ、第四の導電性レイヤ、及び第五の導電性レイヤを有している。第一のレイヤは、第一のメイン・サイド及び第一のメイン・サイドとは反対側に、第二のメイン・サイドを有している。この第二のレイヤは、第一のメイン・サイドの中央領域の中に配置されている。第四の導電性レイヤは、第一のレイヤとは反対側のサイドで、第二のレイヤ上に配置されている。第三のレイヤは、第二のメイン・サイド上に配置され、且つ、第一のレイヤと比べて高いドーピングを備えた第一の導電タイプの第一のゾーンを有している。第五の導電性レイヤは、第一のレイヤとは反対側のサイドで、第三のレイヤ上に配置されている。第二のレイヤと第一のゾーンの間の領域が、アクティブ領域を規定し、ダイオードが前方にバイアスされたとき、この領域の中を電流が流れる。第三のレイヤは、第二の導電タイプの第二のゾーンを有していて、この第二のゾーンは、第一のゾーンと同一の平面内に配置され、且つ第二のゾーンは、第一のゾーンの周囲を完全に取り囲んでいる。
【００２１】
好ましくは、第二のゾーンは、アクティブ領域の周囲で、第五の導電性レイヤ、即ち、第一のゾーンとデバイスの境界の間の領域の上を完全に覆う。第一の導電タイプの第六のレイヤは、第一のゾーンのドーピングと比べて低いが、第一のレイヤのドーピングと比べて高いドーピングを備え、この第六のレイヤは、前記少なくとも一つの第二のゾーンと第一のレイヤの間に配置されている。
【００２２】
そのような本発明の電力半導体ダイオードは、ターン・オフの間、頑丈である。その理由は、第二のレイヤの中に戻る方向に流れる貯えられた空孔により引き起こされる、ダイナミック・アバランシェ効果及びアクティブ領域のｐｎ−接合部エッジでの過剰な局部的加熱が、回避されることが可能であるからである。これは、第二の導電タイプの第二のゾーンを第一のゾーンのエッジ上に導入することにより、第一の導電タイプの第一のゾーンの放出領域を、第二のレイヤとほぼ同一のサイズに制限することにより実現される。第二のゾーンにおいて、オン状態の間に、キャリアが放出されることがなく、このようにして、第二のレイヤの接合部の終結の下側の第一のレイヤの中に、更なる電荷が貯えられることがない。それ故に、キャリアが、アクティブ領域の周囲を取り囲む領域全体から、即ち、第一のゾーンの周囲を取り囲む領域から、注入されることがない。
【００２３】
第二のゾーンは、好ましくは、連続するレイヤとして配置され、このレイヤは、第一のゾーンの周囲を取り囲み、アクティブ領域と境界の間で、デバイスのエッジ全体の上を覆う。第二のゾーンの導入のために、オン状態の間のキャリア（電子）注入が、完全に停止されることが可能である。逆のリカバリーの間、第二のレイヤのエッジの周囲の、高い電場の領域を通る空孔電流が、取り除かれ、または少なくとも大幅に減少される。このようにして、より高い逆のリカバリー安全動作領域が実現されることが可能であり、デバイスが、従来のデバイスと比べて、より高い前方向への電流、より高い逆の電圧、より高い接合部温度、及び単位時間当たりより高いコミュテイティング電流変化（ｄｉＦ／ｄｔ）で、運転されることが可能になる。オン状態の電圧低下は、前記少なくとも一つの第二のゾーンの導入によりほとんど影響されることがない。その理由は、接合部の終結の下側の領域は、大量の電流を運ばないからである。
【００２４】
好ましい実施形態において、第五の導電性レイヤが、第三のレイヤの、第一のレイヤとは反対側に配置されたサイドを完全に覆っている。そのようなメタライゼイションの製造は、容易である、その理由は、このレイヤを実現するために、マスクが必要とされず、かくして、コストを減少させ、且つデリケートなマスキング・ステップを避けることができるからである。キャリアが、アクティブ領域の外側から、即ち、第一のゾーンの周囲を取り囲む領域から、注入されることがないことによる優位性は、サイド全体に亘るそのようなメタライゼイションであっても、維持されることが可能である。その理由は、第一のゾーンの周囲を完全に取り囲んでいる第二のゾーンのために、依然として、キャリアが注入されることがないからである。
【００２５】
第二のメイン・サイド上の構造は、第一のメイン・サイドで、第二のレイヤに対して、整列されなければならない。第二のメイン・サイド上の組織が比較的粗いので、この整列は、容易に実現されることが可能であり、本発明の半導体デバイスは、容易に、デリケートな製造ステップ無しで、製造されることが可能である。
【図面の簡単な説明】
【００２６】
【図１】図１は、先行技術に基づく電力半導体デバイスの断面図を示す。
【図２】図２は、本発明に基づく電力半導体デバイスの第一の実施形態の断面図を示す。
【図３】図３は、本発明に基づく電力半導体デバイスの更なる実施形態の断面図を示す。
【図４】図４は、本発明に基づく電力半導体デバイスの更なる実施形態の断面図を示す。
【図５】図５は、本発明に基づく電力半導体デバイスの更なる実施形態の断面図を示す。
【発明を実施するための形態】
【００２７】
本発明の主題が、以下のテキストにおいて、添付図面を参照しながらより詳細に説明される。
【００２８】
図面の中で使用された参照符号及びそれらの意味は、参照符号のリストの中にまとめられている。一般的に、同様なまたは同様に機能する部分には、同一の参照符号が付されている。記載された実施形態は、例として意図されており、本発明を限定するものではない。
【００２９】
図１の中に、先行技術に基づく電力半導体デバイス１が示されている。半導体デバイス１は、ｎ−ドープされた第一のレイヤ２を有し、この第一のレイヤがベース・レイヤを形成する。第一のレイヤは、第一のメイン・サイド２１及び第二のメイン・サイド２２を有していて、第一のメイン・サイドは、アノード・サイドであり、第二のメイン・サイドは、カソード・サイドであって、第一のメイン・サイド２１とは反対側に位置している。第一のメイン・サイド２１で、第二のｐ＋ドープされたレイヤ３が、アノード・レイヤを形成し、且つ、第一のメイン・サイドの中央領域２１の中に配置されている。第四の導電性レイヤ４が、第一のレイヤ２とは反対側のサイドで、第二のレイヤ３上に配置されている。第四のレイヤ４は、アノードの電気的なコンタクトを形成し、典型的にはメタライゼイションであって、第二のレイヤ３を完全に覆っている。第四のレイヤは、絶縁レイヤ７により取り囲まれている。
【００３０】
第一のメイン・サイド２１で、絶縁レイヤ７の下方に位置している終結部の領域において、しばしばｐドープされた保護領域（接合の終結部）８が配置されている。これらの保護領域８は、第二のレイヤ３の周囲を取り囲んでいる。保護領域が、例えばフローティング・ガード・リングを使用して、作られることが可能である。
【００３１】
第二のメイン・サイド２２に、第三のレイヤ５（図１の中で粗い破線により取り囲まれた領域）が配置され、この第三のレイヤは、第一のｎ＋ドープされたゾーン５１を有している。第一のゾーン５１のドーピング濃度は、第一のベース・レイヤ２の濃度と比べて高い。横方向に、第三のレイヤ５が半導体デバイス１の境界まで伸びても良く、あるいは、第二のメイン・サイド２２で、中央領域の中のみに配置されても良い。
【００３２】
第五の導電性レイヤ６は、第一のレイヤ２とは反対側のサイドで第三のレイヤ５上に配置されている。第五のレイヤ６は、カソードの電気的なコンタクトを形成し、それは、典型的にはメタライゼイションである。第二のレイヤ３と第一のゾーン５１の間の領域は、ダイオードのアクティブ領域９（図１の中で細かい破線により取り囲まれた領域）を規定する。第六のｎドープされたレイヤ１０は、バッファ・レイヤを形成し、このレイヤは、第一のｎ＋ドープされたゾーン５１と第一のベース・レイヤ２の間に配置されても良い。第六のレイヤ１０ドーピングは、第一のｎ＋ドープされたゾーン５１のドーピングと比べて低いが、第一のレイヤ２のドーピングと比べると高い。
【００３３】
図２は、本発明の電力半導体デバイス１の第一の実施形態の、特にパワー・ダイオードの、断面図を示している。半導体デバイスの構造は、図１に示された半導体デバイスに対するものと同一であり、その他に、第三のレイヤ５は、第一のｎ＋ドープされたゾーン５１及びｐ＋ドープされた第二のゾーン５２を有していて、この第二のゾーン５２は、第一のゾーン５１と同一の平面内に、且つデバイスのエッジに配置されている。第二のゾーン５２は、第一のゾーン５１の周囲を完全に取り囲んでいる。第一のベース・レイヤ２は、第五の導電性のカソード・レイヤ６と直接接触する状態にはない。第一のゾーン５１の少なくとも一部が、第二のレイヤ３の直接反対側の領域の中に配置されている。第六のレイヤ１０は、バッファ・レイヤを形成し、ｐ＋ドープされた第二のゾーン５２と第一のベース・レイヤ２の間に配置されている。
【００３４】
この実施形態において、ゾーン５２は、第一のゾーン５１に直接隣接して配置され、それによって、ゾーン５１，５２が互いに接触する状態にあって連続するレイヤを形成するようになり、この連続するレイヤが、第二のメイン・サイド２２で、第一のレイヤ２及び第六のレイヤ１０を完全に覆っている。第二のゾーン５２は、アクティブ領域９，９' ，９''，９''' 及び第六のレイヤ１０の周囲で、第五の導電性レイヤ６の、第一のレイヤ２の方向のサイドを、好ましくは、完全に覆っている。
【００３５】
第六のバッファ・レイヤ１０は、ｐ＋ドープされた第二のゾーン５２と比べて、第一のレイヤの中により深く拡散している。典型的に、この第六のバッファ・レイヤは、１０16ｃｍ3 より少ない表面濃度を有し、典型的には、１０μｍから５０μｍまでの深さ（第一のレイヤ２とは反対側の第三のレイヤ５のサイドから測った距離）の中に配置されている。この第六のバッファ・レイヤ１０は、遮断の間、電場がｐ＋ドープされた第二のゾーン５２に到達することを阻止する。第六のバッファ・レイヤ１０は、第一のｎ＋ドープされたゾーン５１と第一のレイヤ２の間の領域まで伸びていても良く、あるいは、第一のｎ＋ドープされたゾーン５１及びｐ＋ドープされた第二のゾーン５２を完全に覆う連続するレイヤであっても良く、例えば、アクティブ領域９，９' ，９''，９''' の周囲を取り囲むリング構造の形態である。その場合には、第二のゾーン５２は、アクティブ領域９，９' ，９''，９''' 及び第六のレイヤ１０の周囲で、第五の導電性レイヤ６の、第一のレイヤ２の方向のサイドを、好ましくは、完全に覆う。
【００３６】
以上で説明されたものの代わりに、第一のｎ＋ドープされたゾーン５１とｐ＋ドープされた第二のゾーン５２の間に、横方向の距離があっても良く、即ち、第一のｎ＋ドープされたゾーン５１が、ｐ＋ドープされた第二のゾーン５２に接触せず、第二のゾーン５２が、第一のゾーン５１の周囲を完全に取り囲む。この場合には、第六のバッファ・レイヤ１０は、ｐ＋ドープされた第二のゾーン５２と第一のレイヤ２の間に、並びに、第一のｎ＋ドープされたゾーン５１とｐ＋ドープされた第二のゾーン５２の間の領域の中に配置されていなければならず、それによって、第一のベース・レイヤ２は、第五の導電性のカソード・レイヤ６と直接接触することが無くなる。この場合には、第六のバッファ・レイヤ１０は、電場が、ｐ＋ドープされた第二のゾーン５２、及びそれらの部分の中の第五の導電性のカソード・レイヤ６に、到達することを阻止する。これらの部分は、遮断の間、第一のゾーン５１によりカバーされることがなく、第二のゾーン５２によりカバーされることもない。この場合にもまた、第二のゾーン５２から、キャリアが注入されることはない。
【００３７】
図２において、第一のゾーン５１は、第二のアノード・レイヤ３の位置に対して対称的に配置されている。第二のアノード・レイヤ３の幅３１は、第一のゾーン５１の幅５３と一致し、即ち、それと同一である。アクティブ領域９''は、第二のアノード・レイヤ３と第一のｎ＋ドープされたゾーン５１の間のフィールドに限定される。オン状態の間、ｐ＋ゾーン５２は、第一のベース・レイヤ２の中に。キャリアを放出することがない。それ故に、貯えられた電荷は、デバイスのエッジで、ｐ＋ドープされた第二のゾーン５２の下側のｎ−ドープされた第一のベース・レイヤ２の中に存在しない。ダイオードがオフにされたとき、第二のベース・レイヤ３のエッジでの、空孔の逆方向の流れが取り除かれ、かくして、ダイナミック・アバランシェ効果が避けられ、放散される電力密度が低下される。
【００３８】
図３の中に、本発明の電力半導体デバイス１のもう一つの実施形態が示されている。第一のゾーン５１の幅５３' は、第二のアノード・レイヤ３の幅３１と比べて小さい。図３において、第一のゾーン５１は、第二のアノード・レイヤ３に対して対称的な位置にあり、即ち、第一のゾーン５１は、第二のアノード・レイヤ３と比べて小さく、、第一のゾーン５１の境界は、両方のサイドで、同一の距離５４だけ、第二のアノード・レイヤ３の境界に対してシフトされている。アクティブ領域９''は、図２に示された本発明の半導体デバイス１の実施形態におけるものと比べて小さい。
【００３９】
図５の中に、本発明の電力半導体デバイス１のもう一つの実施形態が示されている。前記少なくとも一つの第一のゾーン５１の中に、少なくとも一つのｐ＋高くドープされた第三のゾーン５５が配置されている。前記少なくとも一つの第一のゾーン５１と前記少なくとも一つの第三のゾーン５５は、互いに接触している。この半導体デバイス１によって、半導体デバイス１のスイッチ・オフの間のリカバリー・ソフトネスが改善され、即ち、関係するオーバーシュート電圧及びそれに続く振動を伴う、逆のリカバリー電流の突然のスナップ・オフが防止される。更にまた、そのようなデバイスは、ターン・オフの間、オーバーシュート電圧を自己限定すると言う事実のために、安全動作領域が、拡大される。そのような半導体デバイス１の製造のために、ｐ＋ドープされた第二のゾーン５２と同一のステップの中で、同一のマスク及び同一のインプラントを用いて、前記少なくとも一つのｐ＋高くドープされた第三のゾーン５５が、製造されることが可能である。
【００４０】
図４の中に、本発明の電力半導体デバイス１のもう一つの実施形態が示されている。第一のゾーン５１の幅５３''は、第二のアノード・レイヤ３の幅３１と比べて大きい。図４において、第一のゾーン５１は、第二のアノード・レイヤ３に対して対称的な位置に配置され、即ち、第一のゾーン５１は、第二のアノード・レイヤ３と比べて大きく、第一のゾーン５１の境界は、両方のサイドで、同一の距離５４' だけ、第二のアノード・レイヤ３の境界に対してシフトされる。距離５４' は、第一のベース・レイヤ２の厚さに５００μｍを加えた値以下であるべきであり、好ましくは、第一のベース・レイヤ２の厚さ以下である。この場合には、アクティブ領域９''は、図２に示された本発明の半導体デバイス１の実施形態におけるものと比べて、大きい。
【００４１】
プラズマが、垂直方向から４５度より少ない範囲で変化する角度で、第四の導電性レイヤ４から広がる。それ故に、最大の可能な距離５４' は、第一のベース・レイヤ２の厚さに５００μｍを加えた値に一致することになり、好ましくは、第一のベース・レイヤ２の厚さ以下である。そのようなデザインの優位性は、小さいバイポーラ・トランジスタ効果のために、逆のリカバリー・ソフトネスが改善されると言うことである。
【００４２】
もちろん、第一のゾーン５１が、第二のレイヤ３とは異なる幅（より大きいかまたはより小さい幅）を有している場合には、第一のゾーン５１が第二のレイヤ３の境界に対して非対称的にシフトされ、それによって、第一のゾーン５１の一方のサイドでの距離５４，５４''が、第一のゾーン５１（図中に示されていない）のもう一方のサイドでの幅５４，５４'とは異なるようになることも可能である。
【００４３】
図２から５に示されているように、本発明の半導体デバイスは、好ましい実施形態において、ｐドープされた保護領域８を有していて、この領域は、第二のアノード・レイヤ３の周囲を取り囲み、且つ、ガード・リングを形成する。ガード・リングの代わりに、保護領域８のための他のデサインも可能である。これらの保護領域８は、ダイオードが遮断されることを可能にするために、有利である。
【符号の説明】
【００４４】
１…半導体デバイス、２…第一のレイヤ、２１…第一のメイン・サイド、２２…第二のメイン・サイド、３…第二のレイヤ、３１…第二のレイヤの幅、４…第四のレイヤ、５…第三のレイヤ、５１…第一のゾーン、５２…第二のゾーン、５３…第一のゾーンの幅、５４，５４’…幅の相違、５５…第三のゾーン、６…第五のレイヤ、７…絶縁レイヤ、８…保護領域、９，９’，９''，９'''…アクティブ領域、１０…第六のレイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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