(57)【要約】【課題】  光リソグラフィ及び電子ビーム・リソグラフィ混合製造レベルの共通位置合わせ用の位置合わせターゲット及び方法を提供すること。【解決手段】  集積回路チップの製造レベルの構造部の第１の組を、基板内に形成された高原子量層を含む電子ビーム位置合わせターゲットに位置合わせして、電子ビーム・リソグラフィを用いて構造部の第１の組を形成し、そして、集積回路チップの同じ製造レベルの構造部の第２の組を、基板内に形成された光位置合わせターゲットに位置合わせして、フォトリソグラフィを用いて構造部の第２の組を形成する方法であって、光位置合わせターゲット自体は電子ビーム位置合わせターゲットに位置合わせされる、方法を提供する。また、電子ビーム位置合わせターゲットを形成する方法及び構造体を提供する。【選択図】  図１９
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【特許請求の範囲】
【請求項１】
トレンチ底部の電子後方散乱層と、該電子後方散乱層の上にあって該トレンチを充填するキャッピング層とを含む電子ビーム位置合わせターゲットを基板内に形成するステップと、
前記電子ビーム位置合わせターゲットを形成した後に、前記基板内の前記電子ビーム位置合わせターゲットの位置に対する前記基板内の所定の位置に配置された光位置合わせターゲットを前記基板内に形成するステップと、
レジスト層を前記基板上に形成するステップと、
集積回路の製造レベルの構造部の第１の組を表す透明及び不透明領域の第１のパターンを有するフォトマスクを、前記光位置合わせターゲット又は前記電子ビーム位置合わせターゲットのいずれかに位置合わせするステップと、
前記レジスト層を前記フォトマスクを通して化学線に露光して該レジスト層内に光露光領域を形成するステップであって、その際前記不透明領域は前記化学線を実質的に遮断し、前記透明領域は前記化学線を実質的に透過させる、ステップと、
前記電子ビーム位置合わせターゲットの前記位置に対して電子ビームのホームポジションを定めるステップと、
前記集積回路の前記製造レベルの前記構造部の第２の組を表す第２のパターンで、前記レジストを前記電子ビームに露光して、前記レジスト層内に電子ビーム露光領域を形成するステップと、
前記レジスト層を現像して前記第１及び第２のパターンを前記レジスト層内のレジスト・パターンに転写するステップと
を含む方法。
【請求項２】
前記電子後方散乱層は金属を含む、請求項１に記載の方法。
【請求項３】
前記電子ビーム位置合わせターゲットは、前記電子後方散乱層と前記キャッピング層の間の応力緩和層をさらに含む、請求項１に記載の方法。
【請求項４】
前記電子後方散乱層は金属を含み、前記応力緩和層は金属シリサイドを含む、請求項３に記載の方法。
【請求項５】
前記レジスト・パターンを、前記基板内に又は前記基板上に形成された層内に転写するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記フォトマスクを前記光位置合わせターゲット又は前記電子ビーム位置合わせターゲットに前記位置合わせするステップは、前記フォトマスク上の位置合わせマークを、それぞれ前記光位置合わせターゲット又は前記電子ビーム位置合わせターゲットに対して位置決めするステップを含む、請求項１に記載の方法。
【請求項７】
（ｉ）前記レジスト層を化学線に前記露光するステップは、前記レジスト層を前記電子ビームに前記露光するステップの前に実行される、又は、
（ｉｉ）前記レジスト層を前記電子ビームに前記露光するステップは、前記レジスト層を化学線に前記露光するステップの前に実行される、
請求項１に記載の方法。
【請求項８】
前記基板の表面を仮想電子ビーム露光フィールドに分割するステップと、
前記構造部の第２の組の要素であり、前記仮想電子ビーム露光フィールド内の位置に対応する前記基板上の位置を有する構造部を含む、前記基板の各領域内にのみ、付加的な電子ビーム位置合わせターゲットを形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項９】
前記電子ビーム位置合わせターゲットが占める前記基板の上面に沿って測定された面積は、前記光位置合わせターゲットが占める前記基板の前記上面に沿って測定された面積の２５乃至１００倍である、請求項１に記載の方法。
【請求項１０】
集積回路チップを製造する方法であって、
半導体基板内の第１のトレンチを、前記集積回路チップの平面図レイアウトに関する前記基板上の第１の位置に、形成するステップと、
前記第１のトレンチを電子後方散乱材料で充填するステップと、
前記後方散乱材料を、前記基板の上面より下に陥凹させるステップと、
前記トレンチを誘電体キャッピング層で充填するステップと、
前記集積回路チップの前記平面図レイアウトに関する前記基板の第２の位置に第２のトレンチを配置して、該第２のトレンチを前記基板内に至るまでエッチングするステップと
を含む方法。
【請求項１１】
前記電子後方散乱層は金属を含む、請求項１０に記載の方法。
【請求項１２】
前記電子後方散乱層と前記キャッピング層の間に応力緩和層を形成するステップをさらに含む、請求項１０に記載の方法。
【請求項１３】
前記電子後方散乱層は金属を含み、前記応力緩和層は金属シリサイドを含む、請求項１２に記載の方法。
【請求項１４】
レジスト層を前記基板の上に形成するステップと、
光フォトマスクを前記第１のトレンチに位置合わせするステップと、
前記レジスト層をフォトマスクを通して紫外光に露光するステップと
をさらに含む、請求項１０に記載の方法。
【請求項１５】
レジスト層を前記基板の上に形成するステップと、
光フォトマスクを前記第２のトレンチに位置合わせするステップと、
前記レジスト層をフォトマスクを通して紫外光に露光するステップと
をさらに含む、請求項１０に記載の方法。
【請求項１６】
レジスト層を前記基板の上に形成するステップと、
光フォトマスクを前記第１のトレンチに位置合わせするステップと、
前記レジスト層をフォトマスクを通して紫外光に露光するステップと、
電子ビームのホームポジションを前記第１のトレンチに位置合わせするステップと、
前記レジスト層を電子ビーム放射に曝すステップと
をさらに含む、請求項１０に記載の方法。
【請求項１７】
レジスト層を前記基板の上に形成するステップと、
光フォトマスクを前記第２のトレンチに位置合わせするステップと、
前記レジスト層をフォトマスクを通して紫外光に露光するステップと、
電子ビームのホームポジションを前記第１のトレンチに位置合わせするステップと、
前記レジスト層を電子ビーム放射に曝すステップと
をさらに含む、請求項１０に記載の方法。
【請求項１８】
前記基板は、埋め込み酸化物層、シリコン層及び本体を含み
前記埋め込み酸化物層は、前記シリコン層と前記本体との間に配置され、
前記シリコン層の上面は前記基板の前記上面にあり、
前記第１のトレンチは、前記シリコン層を貫通し、前記埋め込み酸化物層を貫通して前記本体内に至るまで延び、
前記第２のトレンチは、前記シリコン層を貫通して延びて前記埋め込み酸化物層に接触する、
請求項１０に記載の方法。
【請求項１９】
前記電子後方散乱層の上面は、前記埋め込み酸化物層の底面よりも下にある、請求項１８に記載の方法。
【請求項２０】
前記応力緩和層の上面は、前記埋め込み酸化物層の底面よりも下にある、請求項１８に記載の方法。
【請求項２１】
ライナが前記第１のトレンチの側壁及び底面上に形成される、請求項１０に記載の方法。
【請求項２２】
集積回路構造体であって、
前記集積回路チップの平面図レイアウト関する半導体基板の第１の位置にある前記基板内の第１のトレンチと、
前記第１のトレンチの底部にある電子後方散乱層と、
前記後方散乱層の上の前記トレンチ内の誘電体キャッピング層と、
前記集積回路チップの前記平面図レイアウトに関する前記基板上の第２の位置にある前記基板内の第２のトレンチと
を含む構造体。
【請求項２３】
前記電子後方散乱層は金属を含む、請求項２２に記載の構造体。
【請求項２４】
前記電子後方散乱層と前記キャッピング層の間の応力緩和層をさらに含む、請求項２２に記載の構造体。
【請求項２５】
前記電子後方散乱層は金属を含み、前記応力緩和層は金属シリサイドを含む、請求項２２に記載の構造体。
【請求項２６】
前記第１のトレンチは、前記基板の上面から第１の距離だけ前記基板内に延び、前記第２のトレンチは、前記基板の前記上面から第２の距離だけ前記基板内に延び、前記第２の距離は前記第１の距離よりも大きい、請求項２２に記載の構造体。
【請求項２７】
前記第１のトレンチの側壁上及び底面上に形成されたライナをさらに含む、請求項２２に記載の構造体。
【請求項２８】
前記基板はシリコン層と本体の間の埋め込み酸化物層を含み、前記シリコン層の上面は前記基板の上面であり、
前記第１のトレンチは、前記シリコン層を貫通し、前記埋め込み酸化物層を貫通して前記本体内に至るまで延び、
前記第２のトレンチは、前記シリコン層を貫通して延びて前記埋め込み酸化物層に接触する、
請求項２２に記載の構造体。
【請求項２９】
前記電子後方散乱層の上面は、前記埋め込み酸化物層の底面よりも下にある、請求項２８に記載の構造体。
【請求項３０】
前記応力緩和層の上面は、前記埋め込み酸化物層の底面よりも下にある、請求項２８に記載の構造体。
【請求項３１】
前記電子後方散乱層は、２００ｎｍと１ミクロンの間の厚さを有する、請求項２２に記載の構造体。
【請求項３２】
前記電子後方散乱層はタングステンを含む、請求項２２に記載の構造体。
【請求項３３】
前記電子後方散乱層はタングステンを含み、前記電子後方散乱層と前記キャッピング層間のタングステンシリサイドをさらに含む、請求項２２に記載の構造体。
【請求項３４】
トレンチ底部の電子後方散乱層と、該電子後方散乱層の上にあって該トレンチを充填するキャッピング層とを含む電子ビーム位置合わせターゲットを基板内に形成するステップと、
前記電子ビーム位置合わせターゲットを形成した後に、前記基板内の前記電子ビーム位置合わせターゲットの位置に対する前記基板内の所定の位置に配置される光位置合わせターゲットを前記基板内に形成するステップと、
フォトレジスト層を前記基板上に形成するステップと、
集積回路の製造レベルの構造部の第１の組を表す透明及び不透明領域の第１のパターンを有するフォトマスクを、前記光位置合わせターゲット又は前記電子ビーム位置合わせターゲットのいずれかに位置合わせするステップと、
前記フォトレジスト層を前記フォトマスクを通して化学線に露光して、露光及び非露光領域を有する露光フォトレジスト層を形成するステップであって、その際前記不透明領域は前記化学線を実質的に遮断し、前記透明領域は前記化学線を実質的に透過させる、ステップと、
前記露光フォトレジスト層を現像して前記第１のパターンを前記露光フォトレジスト層に転写するステップと、
電子ビーム・レジスト層を前記基板上に形成するステップと、
前記電子ビーム位置合わせターゲットの前記位置に対して電子ビームのホームポジションを定めるステップと、
前記集積回路の前記製造レベルの前記構造部の第２の組を表す第２のパターンで、前記電子ビーム・レジストを前記電子ビームに露光して、露光及び非露光領域を有する露光電子ビーム・レジスト層を形成するステップと、
前記露光電子ビーム・レジスト層を現像して、前記第２のパターンを前記露光電子ビーム・レジスト層に転写するステップと
を含む方法。
【請求項３５】
前記光位置合わせターゲットは、前記構造部の前記第１の組の中の一構造部である、請求項３４に記載の方法。
【請求項３６】
前記電子後方散乱層は金属を含み、前記電子後方散乱層と前記キャッピング層の間の金属シリサイド層をさらに含む、請求項３４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体加工の分野に関し、より具体的には、光及び電子ビーム・リソグラフィ混合製造レベルの共通位置合わせ用の位置合わせターゲット及び方法に関する。
【背景技術】
【０００２】
集積回路を製造するためには、種々のリソグラフィ画定製造レベルを、互いに位置合わせする必要がある。光リソグラフィにおいては、基板上のフォトレジスト層が、基板上の位置合わせターゲットに位置合わせしたパターン付きフォトマスクを通して、化学線に露光される。以前のリソグラフィ製造ステップで製造された構造体が、フォトマスク上の位置合わせマークに対する位置合わせターゲットとして機能する。これとは対照的に、電子ビーム・リソグラフィは直接書き込みプロセスであり、フォトマスクは使わず、電子ビームが電子ビーム・レジスト層全域にわたって走査される。各々の製造レベルに対して、電子ビームを基準構造体に見当合わせする必要がある。一般に、光リソグラフィは、高速であるが非常に小さなピッチで画像を印刷することはできない。電子ビーム・リソグラフィは、非常に小さなピッチで画像を印刷することができるが、速度が遅い。これら２つの技術の融合から導き得る利益は、電子ビーム・リソグラフィ・システムが現行の光位置合わせ構造体に見当合わせすることができないという事実によって妨げられる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、光及び電子ビーム・リソグラフィ製造レベルの共通位置合わせのための位置合わせターゲット及び方法の必要性がある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、トレンチ底部の電子後方散乱層と、電子後方散乱層の上にあってトレンチを充填するキャッピング層とを含む電子ビーム位置合わせターゲットを基板内に形成するステップと、電子ビーム位置合わせターゲットを形成した後で、基板内の電子ビーム位置合わせターゲットの位置に対する基板内の所定の位置に配置された光位置合わせターゲットを基板内に形成するステップと、レジスト層を基板上に形成するステップと、集積回路の製造レベルの構造部の第１の組を表す透明及び不透明領域の第１のパターンを有するフォトマスクを、光位置合わせターゲット又は電子ビーム位置合わせターゲットのいずれかに位置合わせするステップと、レジスト層を、フォトマスクを通して化学線に露光してレジスト層内に光学的露光領域を形成するステップであって、不透明領域が化学線を実質的に遮断し、透明領域が化学線を実質的に透過させる、ステップと、電子ビーム位置合わせターゲットの位置に対する電子ビームのホームポジションを定めるステップと、集積回路の製造レベルの構造部の第２の組を表す第２のパターンで、レジストを電子ビームに露光して電子ビーム露光領域をレジスト層内に形成するステップと、レジスト層を現像して第１及び第２のパターンをレジスト層内のレジスト・パターンに転写するステップとを含む方法である。
【０００５】
本発明の第２の態様は、電子後方散乱層が金属を含む第１の態様である。
【０００６】
本発明の第３の態様は、電子ビーム位置合わせターゲットが、電子後方散乱層とキャッピング層の間の応力緩和層をさらに含む第１の態様である。
【０００７】
本発明の第４の態様は、電子後方散乱層が金属を含み、応力緩和層が金属シリサイドを含む第３の態様である。
【０００８】
本発明の第５の態様は、レジスト・パターンを基板又は基板上に形成された層の内部に転写するステップをさらに含む第１の態様である。
【０００９】
本発明の第６の態様は、フォトマスクを光位置合わせターゲット又は電子ビーム位置合わせターゲットのいずれかに位置合わせするステップが、フォトマスク上の位置合わせマークを、それぞれ光位置合わせターゲット又は電子ビーム位置合わせターゲットのいずれかに対して位置決めするステップを含む第１の態様である。
【００１０】
本発明の第７の態様は、（ｉ）レジスト層を化学線に露光するステップがレジスト層を電子ビームに露光する前に実行される、又は（ｉｉ）レジスト層を電子ビームに露光するステップがレジスト層を化学線に露光する前に実行される、第１の態様である。
【００１１】
本発明の第８の態様は、基板の表面を仮想電子ビーム露光フィールドに分割するステップと、構造部の第２の組の要素であり、仮想電子ビーム露光フィールド内の位置に対応する基板上の位置を有する構造部を含む基板の各領域内にのみ、付加的な電子ビーム位置合わせターゲットを形成するステップとをさらに含む第１の態様である。
【００１２】
本発明の第９の態様は、電子ビーム位置合わせターゲットが占める基板の上面に沿って測定された面積が、光位置合わせターゲットが占める基板の上面に沿って測定された面積の２５倍乃至１００倍である、第１の態様である。
【００１３】
本発明の特徴は、添付の特許請求の範囲において説明する。しかしながら、本発明自体は、例証的な実施形態についての以下の詳細な説明を添付の図面と併せて読みながら参照することによって最もよく理解されるであろう。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図２】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図３】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図４】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図５】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図６】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図７】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図８】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図９】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図１０】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図１１】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図１２】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図１３】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図１４】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図１５】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図１６】本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタの製造を示す断面図である。
【図１７】本発明の実施形態による電子ビーム位置合わせターゲットが取ることのできる種々の幾何学的形状を示す。
【図１８】本発明の実施形態による、光及び電子ビームの露光フィールドと、光及び電子ビーム位置合わせターゲットとの間の空間的関係を示す、例示的な集積回路チップの上面図である。
【図１９】本発明の実施形態による、光リソグラフィ及び電子ビーム・リソグラフィの両方を用いる集積回路製造のフローチャートである。
【発明を実施するための形態】
【００１５】
リソグラフィの位置合わせは、集積回路の種々異なる構造体を、互いに対して、及び集積回路が形成される基板に対して、水平方向（例えば、ｘ−ｙ位置）において位置決めするプロセスとして定義される。水平方向は、基板の上面に対して平行な任意の方向として定義される。集積回路の製造レベルは、基板内又は基板上に同時に形成される集積回路の、一群の関連するパターン化された構造体の像を形成するレベルと定義される。製造レベルは、２つ又はそれ以上のリソグラフィ・ステップを含むことができる。
【００１６】
光リソグラフィ（以下、フォトリソグラフィ）は、レジスト層内にレジストの構造部及び空間のパターンを、透明及び不透明な（化学線に対して）領域の対応するパターンを有するフォトマスクを通してレジスト層を化学線（例えば、紫外光）に露光することによって、形成する。フォトリソグラフィの位置合わせは、フォトマスク（及びマスク上のパターン）を基板（及び基板上の構造体）に位置合わせするために、フォトマスク上の位置合わせマークの像を基板上の位置合わせターゲットの像に位置決めすること、及び、基板に対してフォトマスクを、又はフォトマスクに対して基板を移動させることに基づく。光位置合わせターゲットは、小さな水平方向寸法（例えば、約１０ｎｍ乃至約１００ｎｍの程度の）を有し、有限の深さ（例えば、約３０ｎｍ乃至約１００ｎｍの深さ）を有し、低原子量材料（例えば、シリコン）で製造された構造体である。
【００１７】
電子ビーム・リソグラフィは、直接書き込みプロセスにおいて、電子ビームをレジスト層全域にわたって走査させながら電子ビームをオフ及びオンに切り替えることによって、基板上のレジスト層内に像を形成する（電子ビーム放射により）。電子ビーム・リソグラフィの位置合わせは、走査電子顕微鏡法（ＳＥＭ）により後方散乱電子を結像することによって、基板上の位置を電子ビーム露光ツール内の電子ビームのホームポジションに対して定めることに基づく。従って、いつでも、電子ビームの経路内で直接に基板上のｘ−ｙ位置を定めることができる。本発明の実施形態による電子ビーム位置合わせターゲットは、周囲の基板領域に対する大きな構造的コントラスト（大きくて深い）を呈し、電子ビームの見当合わせに用いるＳＥＭ像を生成するのに用いられる後方散乱電子の数を増加させる。
【００１８】
フォトレジストは、化学線の紫外線放射に曝されたときに、現像液への溶解度を変化させる化学反応を起こすポリマー組成物として定められる。電子ビーム・レジストは、電子ビームに曝されたときに、現像液への溶解度を変化させる化学反応を起こすポリマー組成物として定められる。レジストは、化学線の紫外線放射又は電子ビームに曝されたときに、現像液への溶解度を変化させる化学反応を起こすポリマー組成物として定められる。以下でフォトレジスト又は電子ビーム・レジストが指定されるときはいつでも、レジストで置き換えることができる。
【００１９】
本発明の実施形態は、シリコン・オン・インシュレータ（ＳＯＩ）基板を用いて説明されるが、本発明の実施形態は、バルク・シリコン基板にも等しく適用することができる。バルク・シリコン基板は、埋め込み酸化物（ＢＯＸ）層を含まない。当業界においては、半導体基板、バルク・シリコン又はＳＯＩの一般名称は「ウェハ」であり、基板及びウェハの２つの用語は、当業界においては同じ意味で用いられる。集積回路及び集積回路チップという用語は、同じ意味で用いることができる。
【００２０】
図１乃至図１６は、本発明の実施形態による、同じ基板上の電子ビーム位置合わせターゲット、光位置合わせターゲット及び例示的な電界効果トランジスタ（ＦＥＴ）の製造を示す断面図である。図１において、ＳＯＩ基板（又はウェハ）１００は、本体（又はハンドル）１０５、本体の上のＢＯＸ層１１０、及びＢＯＸ層の上のシリコン層１１５を含む。ＢＯＸ層１１０は二酸化シリコンを含む。一実施例において、本体１０５は単結晶シリコンである。一実施例において、シリコン層１１５は単結晶シリコンである。１つの方法において、ＳＯＩウェハは、単結晶シリコン・ウェハ内への酸素のイオン注入及びアニーリングにより埋め込み二酸化シリコン層を形成することによって形成される。別の方法においては、ＳＯＩウェハは、２つのシリコン・ウェハの上面を酸化させ、酸化された表面を接触させ、アニールしてウェハを互いに結合し、次いで、例えば化学機械研磨（ＣＭＰ）によって、１つのウェハの底部からシリコンを除去することによって形成される。
【００２１】
シリコン層１１５の上面に第１のパッド層１２０が形成される。第１のパッド層１２０の上面に第２のパッド層１２５が形成される。第２のパッド層１２５の上面にハードマスク層１３０が形成される。一実施例において、第１のパッド層１２０は二酸化シリコンである。一実施例において、第２のパッド層１２５は窒化シリコンである。一実施例において、ハードマスク層１３０は二酸化シリコンである。一実施例において、ＢＯＸ層１１０は、約５０ｎｍ乃至約３００ｎｍの厚さを有する。一実施例において、シリコン層１１５は、約３０ｎｍ乃至約２００ｎｍの厚さを有する。一実施例において、第１のパッド層１２０は約２ｎｍ乃至約２０ｎｍの厚さを有する。一実施例において、第２のパッド層１２５は、約５ｎｍ乃至約１５０ｎｍの厚さを有する。一実施例において、ハードマスク層１３０は、約５０ｎｍ乃至約１４５ｎｍの厚さを有する。
【００２２】
図２において、パターン形成されたフォトレジスト層１３５がハードマスク層１３０の上面に形成され、開口部１４０がフォトレジスト層内にフォトリソグラフィによって形成されて開口部底面のハードマスク層の領域を露出させる。このフォトリソグラフィ・ステップは、その後に形成される電子ビーム位置合わせターゲットの位置及び水平方向形状を定める。
【００２３】
図３において、パターン形成されたフォトレジスト層１３５（図２を参照）を用いてハードマスク層１３０をエッチングして、ハードマスク層内に開口部１４５を形成し、フォトレジスト層を除去する。代替的に、ハードマスク層１３０をエッチングした後に残存するいずれかのフォトレジスト層１３５をその場にそのまま残して、図４に関して後述する作業によって完全に消費するか、又は、いずれかの残存フォトレジスト層をそれらの作業後に除去するようにすることができる。第２のパッド層１２５の領域は、開口部１４５の底面に露出する。
【００２４】
図４において、トレンチ１５０が、第２のパッド層１２５、第１のパッド層１２０、シリコン層１１５、ＢＯＸ層１１０を貫通して本体１０５内に至るまでエッチングすることによって形成される。第１のパッド層１２０及びＢＯＸ層１１０が二酸化シリコンであり、第２のパッド層１２５が窒化シリコンである実施例において、トレンチ１５０をエッチングする２つの例示的な方法が提供される。第１の方法においては、反応ガスとしてＣＦ４を使用する反応性イオン・エッチング（ＲＩＥ）により、１つのステップでトレンチ１５０をエッチングする。第２の方法においては、４つのステップが用いられる。第１のステップでは、反応ガスとしてＣＨＦ３を使用するＲＩＥにより、第２のパッド層１２５及び第１のパッド層１２０を貫通エッチングする。第２のステップでは、反応ガスとしてＨＢｒを使用するＲＩＥにより、シリコン層１１５を貫通エッチングする。第３のステップでは、反応ガスとしてＣＨＦ３を使用するＲＩＥにより、ＢＯＸ層１１０を貫通エッチングする。第４のステップでは、反応ガスとしてＨＢｒを使用するＲＩＥにより、本体１０５内に至るまでエッチングする。図４に示すように、トレンチ１５０のエッチング中に、ハードマスク層１３０（図３を参照）の全部が除去され、第２のパッド層１２５の大部分が除去される。しかしながら、１つの極端な実施例においては、ハードマスク層１３０の１つの層と、第１及び第２のパッド層１２０及び１２５の全ての層とを、トレンチ１５０のエッチング後に残すことができ、反対の極端な実施例においては、トレンチ１５０のエッチング中に、第１のパッド層１２０の少なくとも１つの層を残してシリコン層１１５の上面を浸食から保護する必要がある。上述のように、あらゆる残存フォトレジスト層１３５（図３を参照）がこの時点で除去される。
【００２５】
図５において、あらゆる残存ハードマスク層（図３を参照）並びに第１及び第２のパッド層１２０及び１２５（図４を参照）が除去される（例えば、湿式エッチング、又は湿式エッチングとＲＩＥとの組合せによって）。トレンチ１５０は、シリコン層１１５の上面１６０から深さＤ１まで延び、少なくとも１つの水平方向においてＷ１の最小幅を有する水平方向形状を有する。一実施例において、Ｗ１は、約１００ｎｍ乃至約１０ミクロンであり、Ｄ１は、約５００ｎｍ乃至約５ミクロンである。
【００２６】
図６において、トレンチ・ライナが形成される。トレンチ・ライナは、シリコン層１１５の全露出表面上及びトレンチ１５０の全露出表面上に形成された第１の層１６５と、第１の層１６５の全露出表面上に形成された第２の層１７０とを含む。トレンチ・ライナは、任意の数の別個の層を含むことができる。一実施例において、第１の層１６５は二酸化シリコンである。一実施例において、第２の層１７０は窒化シリコンである。一実施例において、第１の層１６５は、約２ｎｍ乃至約２０ｎｍの厚さを有する。一実施例において、第２の層１７０は、約５ｎｍ乃至約１５０ｎｍの厚さを有する。
【００２７】
図７において、高原子量（Ｚ）材料の層１７５が、第２のパッド層１７０を覆って堆積され、トレンチ１５０を充填（図示したように）又は部分的に充填する。一実施例において、高Ｚ材料は、シリコンの原子量（約２８原子質量単位）よりも大きな原子量を有する材料であり、約４０又はそれ以上の原子量を有する材料が好ましい。一実施例において、材料１７５は金属である。一実施例において、材料１７５はタングステンゲルマニウムであることが有利である。一実施例においては、材料１７５は、タングステンであることが有利であり、これは、化学気相堆積（ＣＶＤ）によって形成することができる。
【００２８】
図８において、ＣＭＰが実行されるが、これは、第１の層１６５及び第２の層１７０の全部又は一部を消費する。図８においては、層１７０の一部及び層１６５の全てが残る。
【００２９】
図９において、材料１７５（図８を参照）をトレンチ１５０の頂部から下にＴ１の厚さまで陥凹させて電子後方散乱層１７８を形成する。一実施例において、電子後方散乱層１７８は、ＢＯＸ層１１０のレベル以下まで陥凹させる（ＳＯＩ基板を用いるとき）。電子後方散乱層１７８がタングステンである場合、陥凹はＲＩＥプロセス又は湿式エッチング・プロセス（例えば、過酸化水素）を用いて実行することができる。一実施例において、Ｔ１は約２００ｎｍと約１ミクロンの間である。
【００３０】
図１０において、随意的な応力緩和層１８０が、トレンチ１５０内の電子後方散乱層１７８の上に形成される。一実施例において、電子後方散乱層１７８がタングステン（又は別の金属）であるとき、応力緩和層１８０はタングステンシリサイド（又は、金属シリサイド）とする。シリサイドは、シリコン層（例えば、アモルファスシリコン又はポリシリコン）の堆積、次いで高温アニール（金属によって変化し、例えば、ＮｉＳｉに対して約４００℃、ＣｏＳｉに対して約４００℃、ＷＳｉに対して７００℃である）、次いで未反応タングステン（又は、金属）の湿式エッチング除去、によって形成することができる。電子後方散乱層１７８に金属を用い、応力緩和層１８０にシリサイドを用いて、電子後方散乱層１７８と後述のキャッピング層１８５との間の応力を低減することは有利なことである。
【００３１】
図１１において、キャッピング層１８５が形成されてトレンチ１５０を充填する。一実施例において、キャッピング層１８５は誘電体材料である。一実施例において、キャッピング層１８５は、ＣＶＤ又はプラズマ強化ＣＶＤによって形成することができる二酸化シリコンであり、又はＴＥＯＳ酸化物である。
【００３２】
図１２において、ＣＭＰを実行して余分なキャッピング層を除去して電子ビーム位置合わせターゲット１９０を形成する。次に洗浄を実行して、汚染物、特に、あらゆる金属汚染物を除去する。一実施例において、硫酸／硝酸洗浄／水洗い、続いて、塩酸洗浄／水洗いを実行する。
【００３３】
図１３において、あらゆる残存する第１及び第２の層１６５及び１７０が除去される（第１及び第２の層１６５及び１７０が、それぞれ窒化シリコン及び酸化シリコンであるとき、例えば、高温リン酸エッチング及びフッ化水素酸ベースのエッチャントによって）。
【００３４】
図１４において、新規の第１のパッド層１９５が、シリコン層１１５及び電子ビーム位置合わせターゲット１９０を覆って形成され、新規の第２のパッド層２００が、第１のパッド層１９５を覆って形成される。一実施例において、第１のパッド層１９５は二酸化シリコンである。一実施例において、第２の層２００は窒化シリコンである。一実施例において、第１のパッド層１９５は約２ｎｍ乃至約２０ｎｍの厚さを有する。一実施例において、第２のパッド層２００は約５ｎｍ乃至約１５０ｎｍの厚さを有する。
【００３５】
電子ビーム位置合わせターゲット１９０は、電子後方散乱層１７８から電子を後方に散乱する。電子ビーム位置合わせターゲット１９０は、高原子量を呈し、従って、集積回路チップの前の加工（例えば、前工程、ＦＥＯＬ）に用いられた通常のシリコン及びシリコン・ベースの膜に対して、ＳＥＭモードにおける電子後方散乱のコントラストを呈する。
【００３６】
光位置合わせターゲットは、図１５に示すようにこの時点で形成することができ、又は、第１の光学的画定製造レベルと同時に形成することができる。一実施例において、第１の光学的画定製造レベルは、図１６に示すように誘電体充填トレンチ分離のレベルである。
【００３７】
図１５において、光位置合わせターゲット２０５が、シリコン層１１５内にフォトリソグラフィ・プロセスによって形成されるが、そのプロセスには、フォトレジスト層を塗布するステップと、フォトレジスト層を、電子ビーム位置合わせターゲット１９０に位置合わせされたフォトマスクを通して露光するステップと、露光されたフォトレジスト層を現像してフォトレジストをパターン化するステップと、次に、第１及び第２のパッド層１９５及び２００を貫通してシリコン層１１５内に至るまでエッチングするステップ（図１５には図示せず、図１５参照）と、次いでフォトレジスト層を除去するステップが含まれる。一実施例において、第２のパッド層２００が窒化シリコンであるとき、反応ガスとしてＣＨＦ３を使用するＲＩＥを用いて、第２のパッド層をエッチングすることができる。一実施例において、第１のパッド層１９５が二酸化シリコンであるとき、反応ガスとしてＣＨＦ３を使用するＲＩＥを用いて、第１のパッド層をエッチングすることができる。一実施例において、反応ガスとしてＨＢｒを使用するＲＩＥを用いて、シリコン層１１５内に至るまでエッチングすることができる。第１及び第２のパッド層１９５及び２００は、電子ビーム位置合わせターゲット１９０を後の処理ステップから保護する。
【００３８】
光位置合わせターゲット２０５は、シリコン層１１５の上面１６０から深さＤ２に至るまで延び、少なくとも１つの水平方向においてＷ２の最大幅を有する水平方向形状を有する。一実施例において、Ｗ２は約１００ｎｍ乃至約５０００ｎｍであり、Ｄ２は約１０ｎｍ乃至約５００ｎｍである。図１５に示した実施例においては、Ｄ２は、シリコン層１１５の厚さに等しくすることができるが、それよりも大きくすることはできない。第１の実施例において、光位置合わせターゲット２０５は、シリコン層１１５内に至るまで延びるが、ＢＯＸ層１１０には接触しない。第２の実施例においては、光位置合わせターゲット２０５は、シリコン層１１５内に至るまで延び、ＢＯＸ層１１０に接触する。電子ビーム位置合わせターゲット１９０は、光位置合わせターゲット２０５とおよそ同じサイズにすることができ、或いは、それよりも大きく又は小さくする（表面積に関して）ことができる。
【００３９】
図１６において、浅いトレンチ分離（ＳＴＩ）２１０が、光位置合わせターゲット２０５と同時に形成される（図１５参照、後に除去される第１及び第２のパッド層１９５及び２００、並びにシリコン層１１５を貫通してＢＯＸ層１１０に至る）。一実施例において、ＳＴＩ構造体の第１の領域は、電子ビーム位置合わせターゲット１９０に位置合わせされたフォトリソグラフィ・プロセスによって形成することができ、ＳＴＩの第２の領域は、電子ビーム位置合わせターゲット１９０に位置合わせされた電子ビーム・リソグラフィ・プロセスによって形成することができる。両方のリソグラフィ・プロセスは、ＳＴＩパターンをレジスト内にリソグラフィによって画定するステップと、第１及び第２のパッド層１９５及び２００（図１５を参照）並びにシリコン層１１５を貫通してトレンチをエッチングするステップと、レジスト層を除去するステップと、絶縁体を堆積させてトレンチを過充填するステップと、次いでＣＭＰを実行するステップとを含む。またトレンチ絶縁体を光位置合わせターゲット２０５内に堆積させる。一実施例において、トレンチ絶縁体はＣＶＤ酸化物である。一実施例において、トレンチ絶縁体はテトラエトキシシラン（ＴＥＯＳ）酸化物である。ＳＯＩ基板を用いる場合、ＳＴＩ２１０は、ＢＯＸ層１１０に物理的に接触するまで下方に延びる。バルク・シリコン基板の場合には、ＳＴＩ２１０は、設計距離だけバルク・シリコン基板内に延びる。
【００４０】
また図１６において、チャネル領域２２５の両側のソース／ドレイン２２０、ゲート誘電体２３０によってチャネル領域から分離されたゲート電極２３５、及び随意的なスペーサ２４０を含むＦＥＴ２１５が形成される。次に、レベル間誘電体層２４５が形成され、導電性のソース／ドレイン・コンタクト２５０及び導電性のゲート電極コンタクト２５５が、レベル間誘電体層内に形成される。一実施例において、コンタクト２５０及び２５５はダマシン・プロセスによって形成される。
【００４１】
ダマシン・プロセスは、配線トレンチ、ビア又はコンタクト開口部を誘電体層内に形成し、トレンチを充填するのに十分な厚さの導電体を誘電体の上面に堆積させ、ＣＭＰプロセスを実行して余分な導電体を除去し、導電体の上面を誘電体層の表面と同一平面にして、ダマシン配線、ビア又はコンタクトを形成するプロセスである。
【００４２】
一般に、導電性配線及びビアを含む付加的な誘電体層を誘電体層２４５の上に形成して個々の半導体デバイスを配線して集積回路にする。
【００４３】
ＦＥＴ２１５の製造において、ＦＥＴ及びコンタクトの特定の構造部は、電子ビーム・リソグラフィ・ステップで電子ビーム位置合わせターゲット１９０を用いて形成することができ、ＦＥＴ及びコンタクトの別の特定の構造部は、フォトリソグラフィ・ステップで光位置合わせターゲット２０５を用いて形成することができる。全ての電子ビーム・リソグラフィ・ステップは、電子ビーム位置合わせターゲット１９０を用いる。通常、フォトリソグラフィ・ステップは、光位置合わせターゲット２０５、又は、光位置合わせターゲット２０５が形成された後に形成された他の光ターゲットを用いる。これらの後で形成された光位置合わせターゲットは、電子ビーム位置合わせターゲット１９０、光位置合わせターゲット２０５、又は、光位置合わせターゲット２０５に位置合わせされた他の光位置合わせターゲットのいずれかに位置合わせすることができる。ＦＥＴ２１５は、電子ビーム位置合わせターゲット１９０又は光位置合わせターゲット２０５に対して同じスケールで描かれてはいない。
【００４４】
ＦＥＴ２１５は、基板１００内／上に形成することができる、ダイオード、バイポーラ・トランジスタ、ＳｉＧｅトランジスタ、他のヘテロ接合トランジスタ、抵抗器、キャパシタ及びインダクタを含むがこれらに限定されないデバイスの例示的なものと考えられたい。また、半導体デバイスを製作するためには多くのリソグラフィ製造ステップが必要であること、及び、これらのデバイスを相互接続して集積回路にするために多くのリソグラフィ製造ステップが必要であること、並びに、これら全てのリソグラフィ・ステップは、図１８を参照して後述するように、電子ビーム位置合わせターゲット１９０、又は光位置合わせターゲット２０５のいずれか、或いは両方に対して位置合わせされることを理解されたい。
【００４５】
図１７は、本発明の実施形態による電子ビーム位置合わせターゲットが取ることのできる種々の幾何学的形状を示す。図１７には、例示的な水平方向形状（即ち、上面図、平面図）の電子ビーム位置合わせターゲットを示す。電子ビーム位置合わせターゲット１９０Ａは、各辺が長さＷ１を有する正方形である。電子ビーム位置合わせターゲット１９０Ｂは、最短辺が長さＷ１を有する矩形である。電子ビーム位置合わせターゲット１９０Ｃは、「Ｌ」の「足部」が長さＷ１を有する「Ｌ」形である。電子ビーム位置合わせターゲット１９０Ｄは、十字の各アームが幅Ｗ１を有する十字形である。電子ビーム位置合わせターゲット１９０Ｅは、外側の各辺が長さＷ１を有する正方形リングである。
【００４６】
現在、最大の光フィールドのサイズは、約２０ｍｍ×約２０ｍｍであり、印刷できる最大の電子ビーム・フィールドのサイズは、約０．３ｍｍ×約０．３ｍｍである。約１０ｍｍ×約１０ｍｍの単一の集積回路チップの実施例においては、１つの光露光フィールドだけが必要であり、約１２００の対応する電子ビーム露光フィールドが必要である。多くの場合、光露光フィールドがチップ・サイズよりも十分に大きいときは、多数のチップが、同じ光露光フィールド内で同時に印刷される。
【００４７】
現在、フォトリソグラフィによって印刷可能なパターンの最小ピッチは約２００ｎｍであり、電子ビーム・リソグラフィによって印刷可能なパターンの最小ピッチは約７０ｎｍである。従って、２００ｎｍよりも小さなピッチを有する構造部を少数でも含むレベルに対しては、電子ビーム・リソグラフィを用いる必要がある。フォトリソグラフィで印刷可能なパターン・ピッチ、並びに、フォトリソグラフィでは印刷できないが電子ビーム・リソグラフィで印刷可能なパターンを含む製造レベルに対しては、製造レベル全体を電子ビーム・リソグラフィで印刷するよりも、フォトリソグラフィで印刷可能な領域をフォトリソグラフィ・プロセスで印刷し、フォトリソグラフィで印刷できない領域を電子ビーム・リソグラフィ・プロセスで印刷する方が有利である。
【００４８】
図１８は、本発明の実施形態による、光及び電子ビームの露光フィールドと、光及び電子ビーム位置合わせターゲットとの間の水平方向の空間的関係を示す、例示的な集積回路チップの上面図である。図１８において、露光フィールド３００は、それぞれが光位置合わせターゲット２０５を含む複数の（例えば、図１８では４つ）集積回路チップに分割される。各集積回路チップ３０５は、仮想的に複数の（例えば、図１８では４つ）電子ビーム露光フィールド３１０に分割される。しかしながら、それぞれの電子ビーム露光フィールド３１０が電子ビーム位置合わせターゲット１９０を含むのではなく、選択された電子ビーム露光フィールドのみがそれを含む。
【００４９】
電子ビーム・リソグラフィ・プロセスが実行されることになる電子ビーム露光フィールドのみが、電子ビーム位置合わせターゲット１９０を含む。電子ビーム位置合わせターゲット１９０を含まない領域においては、フォトリソグラフィ・プロセスのみが実行されることになる。しかしながら、フォトリソグラフィ・プロセスは、電子ビーム位置合わせターゲット１９０を含む電子ビーム露光フィールド内で実行できることを理解されたい。
【００５０】
図１８の集積回路３０５の上面図はまた、集積回路３０５の平面図、平面設計又は平面レイアウトとして理解され、電子ビーム位置合わせターゲット１９０、光位置合わせターゲット２０５、並びに集積回路３０５の全製造レベルの全ての集積回路構造体及び構造部（図１８には図示せず）が、電子ビーム位置合わせターゲット１９０の位置に対する（従って光位置合わせターゲット２０５に対する、及び互いに対する）相対的な位置に配置され、平面図上にマッピングされた一組のＸ−Ｙ座標上の座標を有する。
【００５１】
電子ビーム位置合わせターゲット１９０を含む全ての電子ビーム露光フィールド３１０を、電子ビーム・リソグラフィで印刷する必要はなく、フォトリソグラフィで印刷できないパターン・ピッチを有するフィールドのみを印刷する必要があることに留意されたい。しかしながら、種々異なる製造レベルで用いられることになる全ての電子ビーム位置合わせターゲット１９０は、上述のように、全て一緒に製造プロセスの最初に製造される。電子ビーム・リソグラフィが用いられる領域を含む可能性がある集積回路上の製造レベルの実施例には、それらに限定されないが、ＳＴＩレベル（シリコン領域はＳＴＩ領域と同様に画定されるので）、ＦＥＴのゲート電極レベル、バイポーラ・トランジスタのエミッタ・レベル、コンタクト・レベル（デバイスと第１の実際の配線レベルとの間の相互接続レベル）及び第１の配線レベルが含まれる。
【００５２】
図１９は、本発明の実施形態による、光リソグラフィ及び電子ビーム・リソグラフィの両方を用いる、集積回路製造のためのフローチャートである。ステップ３２０において、電子ビーム位置合わせターゲットが、あらゆるリソグラフィ画定製造レベルにおいて、半導体基板内の電子ビーム・リソグラフィにより加工される集積回路チップの全領域内に形成される。
【００５３】
ステップ３２５において、電子ビーム位置合わせターゲットに位置合わせされた基板内に第１の光位置合わせターゲットが随意的に形成される。ステップ３２５において光位置合わせターゲットが形成されない場合は、ステップ３３５Ａ、３３５Ｂ又は３３５Ｃの何れかによって初めて光位置合わせターゲットが、第１のリソグラフィ・レベルの集積回路像と共に、電子ビーム位置合わせターゲットに位置合わせされて形成される。
【００５４】
次にステップ３３０において、レジスト層が基板に塗布される。この方法は、次に、ステップ３３５Ａ、３３５Ｂ又は３３５Ｃのいずれかに進む。方法がステップ３３５Ａ又は３３５Ｂに進む場合は、二重露光レジスト（即ち、電子ビーム又は光によって露光可能なレジスト）が用いられる。方法がステップ３３５Ｃに進む場合は、二重露光レジスト又はフォトレジスト（即ち、光露光可能なレジスト）が用いられる。
【００５５】
ステップ３３５Ａにおいて、電子ビーム・リソグラフィ露光が電子ビーム位置合わせターゲットを用いて実行され、次いで、予め形成された光位置合わせターゲットを用いるか又は電子ビーム位置合わせターゲットを用いてフォトリソグラフィ露光が実行される。方法は、次に、ステップ３４０に進む。
【００５６】
ステップ３３５Ｂにおいては、予め形成された光位置合わせターゲットを用いるか又は電子ビーム位置合わせターゲットを用いてフォトリソグラフィ露光が実行され、次いで、電子ビーム位置合わせターゲットを用いて電子ビーム・リソグラフィ露光が実行される。方法は、次に、ステップ３４０に進む。
【００５７】
ステップ３３５Ｃにおいては、フォトリソグラフィ露光が、予め形成された光位置合わせターゲットを用いるか又は電子ビーム位置合わせターゲットを用いて実行される。方法は、次に、ステップ３４０に進む。
【００５８】
ステップ３４０において、レジストが露光されて現像され、エッチング、イオン注入又は他の処理を実行して、レジストが除去される。これが、集積回路チップの第１のリソグラフィ画定製造レベルである（例えば、レベルＳＴＩが画定される）場合、且つ、第１の光位置合わせターゲットがまだ形成されていない場合には、ステップ３４０で、第１の光位置合わせターゲットが基板内に画定される。第１の光位置合わせターゲットがステップ３４０で製造される場合は、それは、電子ビーム・リソグラフィ又はフォトリソグラフィによって画定することができる。
【００５９】
ステップ３４５において、別のリソグラフィ画定製造レベルが必要であるかどうかが判断される。別の製造レベルが必要な場合、方法は、ステップ３３０に戻り、他の場合には、集積回路チップのリソグラフィ画定製造レベルに対する本方法は終了する。
【００６０】
その代わりに、レジストの単一層を、光で及び電子ビームで露光する場合は、同じ製造レベル上で２つの「レジスト」プロセスを実行することができる。第１の実施例において、電子ビーム・リソグラフィ・プロセスが、電子ビーム・レジスト及び電子ビーム位置合わせターゲットを用いて実行され、電子ビーム・レジストが現像され、電子ビーム・レジスト内のパターンが基板又は基板上の層の内部に転写される。次に、フォトリソグラフィ・プロセスが、フォトレジスト並びに電子ビーム位置合わせターゲット又は光位置合わせターゲットを用いて実行され、フォトレジストが現像され、フォトレジスト内のパターンが同じ基板又は基板上の層の内部に転写される。第２の実施例においては、フォトリソグラフィ・プロセスが、フォトレジスト並びに電子ビーム位置合わせターゲット又は光位置合わせターゲットを用いて実行され、フォトレジストが現像され、フォトレジスト内のパターンが基板又は基板上の層の内部に転写される。次に、電子ビーム・リソグラフィ・プロセスが、電子ビーム・レジスト及び電子ビーム位置合わせターゲットを用いて実行され、電子ビーム・レジストが現像され、電子ビーム・レジスト内のパターンが同じ基板又は基板上の層の内部に転写される。
【００６１】
このように、本発明の実施形態は、光リソグラフィ及び電子ビーム・リソグラフィ製造レベルの共通位置合わせ用の位置合わせターゲット及び方法を提供する。
【００６２】
本発明の実施形態についての説明が本発明の理解のために上述された。本発明は、本明細書で説明された特定の実施形態に限定されるものではなく、ここで当業者には明らかとなるように、本発明の範囲から逸脱せずに種々の修正、再配列及び置換が可能であることが理解されるであろう。従って、添付の特許請求の範囲は、本発明の真の精神及び範囲に入る全ての修正及び変更を包含することが意図されている。
【符号の説明】
【００６３】
１００：ＳＯＩ基板（ウェハ）
１０５：本体
１１０：ＢＯＸ層
１１５：シリコン層
１２０、１２５、１９５、２００：パッド層
１３０：ハードマスク層
１３５：フォトレジスト層
１４０、１４５：開口部
１５０：トレンチ
１６０：シリコン層１１５の上面
１６５、１７０：トレンチ・ライナ層
１７５：高原子量（Ｚ）材料
１７８：電子後方散乱層
１８０：応力緩和層
１８５：キャッピング層
１９０、１９０Ａ、１９０Ｂ、１９０Ｃ、１９０Ｄ、１９０Ｅ：電子ビーム位置合わせターゲット
２０５：光位置合わせターゲット
２１０：浅いトレンチ分離（ＳＴＩ）
２１５：ＦＥＴ
２２０：ソース／ドレイン
２２５：チャネル領域
２３０：ゲート誘電体
２３５：ゲート電極
２４０：スペーサ
２４５：レベル間誘電体層
２５０：ソース／ドレイン・コンタクト
２５５：ゲート電極コンタクト
３００：露光フィールド
３０５：集積回路
３１０：電子ビーム露光フィールド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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