(57)【要約】本発明によれば、再分割のための、適応性がありかつ拡張可能なセグメント・インデックスを追加／検出する方法、およびその装置が提案される。本発明によれば、セグメント・インデックスを追加する方法は、再分割が生ずるかどうかを判定するステップと、再分割が生ずると判定された場合、再分割ヘッダの終わりと他の情報の開始を示すビットを、現在のブロックの再分割ヘッダ中で探すステップと、再分割ヘッダの終わりと他の情報の開始を示すビットの直前に、２つのビットを挿入するステップであり、第１のビットが、上位レベルで再分割が生じていることを示し、第２のビットが、この再分割で生成される一方の部分を示しているステップとを含む。
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【特許請求の範囲】
【請求項１】
再分割のためのセグメント・インデックスを追加する方法であって、
再分割が生ずるかどうか判定するステップと、
再分割が生ずると判定されたときには、再分割ヘッダの終わりと他の情報の開始を示すビットを現在のブロックの前記再分割ヘッダ中で探すステップと、
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットの直前に、２つのビットを挿入するステップとを含み、第１のビットが、上位レベルで再分割が生じていることを示し、第２のビットがこの再分割で生成される一方の部分を示す、方法。
【請求項２】
前記再分割ヘッダ中に前記２つのビットが挿入された状態で前記ブロックを出力するステップをさらに含む、請求項１に記載の方法。
【請求項３】
再分割が生じないと判定されたときには、前記再分割ヘッダを変更しないままにするステップをさらに含む、請求項１または２に記載の方法。
【請求項４】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、前記追加された第１のビットとは反対の値を有する、請求項１乃至３のいずれか１項に記載の方法。
【請求項５】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、分割されていないプロトコル  データ  ユニット（ＰＤＵ）中で再分割が生じないことを示している、請求項４に記載の方法。
【請求項６】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、分割されていないプロトコル  データ  ユニット（ＰＤＵ）中の再分割インジケータ（ＲＩ）であり、また前記再分割ヘッダ中の前記第１のビットが、分割されたＰＤＵにおける前記ＲＩである、請求項４に記載の方法。
【請求項７】
前記元のブロックが再分割するたびに２つの部分へと再分割され、第１の部分が現在の送信時間間隔（ＴＴＩ）で送信され、第２の部分が次の送信機会のためにバッファリングされる、請求項１乃至３のいずれか１項に記載の方法。
【請求項８】
前記再分割は、無線リンク制御器プロトコルデータユニット（ＲＬＣ−ＰＤＵ）に対する再分割である、請求項１乃至７のいずれか１項に記載の方法。
【請求項９】
再分割のためのセグメント・インデックスを追加する装置であって、
外部から元のブロックおよび再分割命令を受信するための入力ユニットと、
前記入力ユニットから送られた前記情報に従って再分割が生ずるかどうかを判定し、再分割が生ずると判定したときには、再分割ヘッダの終わりと他の情報の開始を示すビットを現在のブロックの前記再分割ヘッダ中で探す判定ユニットと、
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットの直前に、２つのビットを挿入する挿入ユニットとを含み、第１のビットが、上位レベルで再分割が生ずることを示し、第２のビットが、この再分割で生成される一方の部分を示す、装置。
【請求項１０】
前記再分割ヘッダ中に前記２つのビットが挿入された状態で前記ブロックを出力する出力ユニットをさらに備える、請求項９に記載の装置。
【請求項１１】
前記判定ユニットは、再分割が生じないと判定したときには、前記再分割ヘッダを変更しないままでおくように決定する、請求項９または１０に記載の装置。
【請求項１２】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、前記追加された第１のビットとは反対の値を有する、請求項９乃至１１のいずれか１項に記載の装置。
【請求項１３】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、分割されていないプロトコル  データ  ユニット（ＰＤＵ）中で再分割が生じないことを示している、請求項１２に記載の装置。
【請求項１４】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、分割されていないプロトコル  データ  ユニット（ＰＤＵ）中の再分割インジケータ（ＲＩ）であり、前記再分割ヘッダ中の前記第１のビットが、分割されたＰＤＵにおける前記ＲＩである、請求項１２に記載の装置。
【請求項１５】
前記元のブロックが、再分割するたびに２つの部分へと再分割され、第１の部分が現在の送信時間間隔（ＴＴＩ）で送信され、第２の部分が次の送信機会のためにバッファリングされる、請求項９乃至１１のいずれか１項に記載の装置。
【請求項１６】
前記再分割は、無線リンク制御器プロトコルデータユニット（ＲＬＣ−ＰＤＵ）に対する再分割である、請求項９乃至１５のいずれか１項に記載の装置。
【請求項１７】
請求項９乃至１６のいずれか１項に記載の再分割のためのセグメント・インデックスを追加する装置を備える基地局。
【請求項１８】
請求項９乃至１６のいずれか１項に記載の再分割のためのセグメント・インデックスを追加する装置を備える移動局。
【請求項１９】
再分割のためのセグメント・インデックスを検出する方法であって、
現在のブロックの再分割ヘッダ中で、再分割ヘッダの終わりと他の情報の開始を示すビットを判定するステップと、
前記再分割ヘッダを、前記再分割ヘッダの第１のビットから、前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記判定されたビットまで記憶するステップと、を含む方法。
【請求項２０】
前記記憶された再分割ヘッダを出力するステップをさらに含む、請求項１９に記載の方法。
【請求項２１】
前記現在のブロックの前記再分割ヘッダの前記第１のビットで始まる１つおきのビットに対して、現在のビットが、前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットであるかどうかを判定するステップと、
前記現在のビットが、前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットではないと判定されたときには、前記現在のビットおよび次のビットを記憶するステップと、
前記現在のビットが、前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットであると判定されたときには、前記現在のビットを記憶し、すべての記憶されたビットを、記憶された再分割ヘッダとして順次に出力するステップと、をさらに含む、請求項１９または２０に記載の方法。
【請求項２２】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、再分割が生ずるかどうかを示すビットとは反対の値を有する、請求項１９乃至２１のいずれか１項に記載の方法。
【請求項２３】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、分割されていないプロトコル  データ  ユニット（ＰＤＵ）中で再分割が生じないことを示している、請求項２２に記載の方法。
【請求項２４】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、分割されていないプロトコル  データ  ユニット（ＰＤＵ）中の再分割インジケータ（ＲＩ）であり、また前記再分割ヘッダ中の前記第１のビットが、分割されたＰＤＵにおける前記ＲＩである、請求項２２に記載の方法。
【請求項２５】
前記再分割は、無線リンク制御器プロトコルデータユニット（ＲＬＣ−ＰＤＵ）に対する再分割である、請求項１９乃至２４のいずれか１項に記載の方法。
【請求項２６】
再分割のためのセグメント・インデックスを検出する装置であって、
元のブロックを受信する入力ユニットと、
現在のブロックの再分割ヘッダ中で、前記入力ユニットから送られた情報に従って、再分割ヘッダの終わりと他の情報の開始を示すビットを判定する判定ユニットと、
前記再分割ヘッダを、前記再分割ヘッダの第１のビットから、前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記判定されたビットまで記憶する記憶ユニットと、を備える装置。
【請求項２７】
前記記憶された再分割ヘッダを出力する出力ユニットをさらに含む、請求項２６に記載の装置。
【請求項２８】
前記判定ユニットが、前記現在のブロックの前記再分割ヘッダの前記第１のビットで始まる１つおきのビットに対して、現在のビットが、前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットであるかどうかを判定し、
前記判定ユニットが、前記現在のビットは、前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットではないと判定したときには、前記記憶ユニットが前記現在のビットおよび次のビットを記憶し、そして、
前記現在のビットが、前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットであると判定されたときには、前記記憶ユニットが前記現在のビットを記憶し、前記出力ユニットが、すべての記憶されたビットを、記憶された再分割ヘッダとして順次に出力する、請求項２６または２７に記載の装置。
【請求項２９】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、再分割が生ずるかどうかを示すビットとは反対の値を有する、請求項２６乃至２８のいずれか１項に記載の装置。
【請求項３０】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、分割されていないプロトコル  データ  ユニット（ＰＤＵ）中で再分割が生じないことを示している、請求項２９に記載の装置。
【請求項３１】
前記再分割ヘッダの前記終わりと他の情報の前記開始を示す前記ビットが、分割されていないプロトコル  データ  ユニット（ＰＤＵ）中の再分割インジケータ（ＲＩ）であり、前記再分割ヘッダ中の前記第１のビットが、分割されたＰＤＵにおける前記ＲＩである、請求項２９に記載の装置。
【請求項３２】
前記再分割は、無線リンク制御器プロトコルデータユニット（ＲＬＣ−ＰＤＵ）に対する再分割である、請求項２６乃至３１のいずれか１項に記載の装置。
【請求項３３】
請求項２６乃至３２のいずれか１項に記載の再分割のためのセグメント・インデックスを検出する装置を備える基地局。
【請求項３４】
請求項２６乃至３２のいずれか１項に記載の再分割のためのセグメント・インデックスを検出する装置を備える移動局。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動通信システムに関し、より詳細には、無線リンク制御器プロトコルデータユニット（Ｒａｄｉｏ  Ｌｉｎｋ  Ｃｏｎｔｒｏｌｌｅｒ−Ｐｒｏｔｏｃｏｌ  Ｄａｔａ  Ｕｎｉｔ：（ＲＬＣ−ＰＤＵ））を再分割するための、適応性がありかつ拡張可能なシーケンス・インデックスを追加／検出する方法および装置に関する。
【背景技術】
【０００２】
現段階では、３ＧＰＰ（Ｔｈｉｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ）は、ＲＬＣ  ＰＤＵ再分割に関連する題目について議論している。特に、１つの重要な問題は、受信装置が各セグメントを正しく並べることができ、かつ元のＲＬＣ  ＰＤＵへと組み立てうることを保証するには、どのように各セグメントの位置をその元のＲＬＣ  ＰＤＵ中で指定すべきか、ということである。
【０００３】
３ＧＰＰは、ＲＬＣ  ＰＤＵ再分割は、以下の要件をサポートする必要のあることを決定した：
・再分割の数は無制限であること、
・ＲＬＣ  ＰＤＵセグメントを再分割できること、および
・再分割指示のためのＲＬＣ  ＰＤＵヘッダのオーバヘッドは、可能な限り低くすべきであること。
【０００４】
実際の状況では、再分割の数はそれほど高くなることはなく、多くの場合、例えば、２か３であろうとコメントしている会社もある。しかし、我々は、まれな場合かも知れないが、数の多い再分割シナリオを排除することはできない。
【０００５】
各ＲＬＣ  ＰＤＵセグメントをどのように指定すべきかに関する２つの解決策が、従来技術で提案されてきた：
・解決策１：オフセット、
・解決策２：限定された数の再分割をサポートするだけのセグメント・インデックス。
【０００６】
これらの２つの解決策を、以下でそれぞれ説明する。
【０００７】
・解決策１：オフセット
解決策では、１６ビット・フィールドの「オフセット」が、元のＲＬＣ  ＰＤＵ中のその最初のバイト位置を示すために、各ＲＬＣ−ＰＤＵセグメント中に追加される。１６ビット・フィールドは、ＬＴＥ（Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）ＤＬ（ダウンリンク）における１００Ｍｂｉｔのピーク・レートにより決定される。
【０００８】
図１は、オフセット解決策を説明するための概略図である。
【０００９】
図１で示すように、元のＲＬＣ  ＰＤＵは、ＲＬＣ  ＰＤＵセグメント１〜３を含む３つの部分に分割されると仮定する。ＲＬＣ  ＰＤＵセグメント２はさらに、再送信されるときにＲＬＣ  ＰＤＵセグメント４および５に分割される。それは、受信装置が、最終的にＲＬＣ  ＰＤＵセグメント１、３、４、５を受け取ることを意味する。各セグメントでは、１６ビットの固定サイズを有する１フィールド「オフセット」が、元のＲＬＣ  ＰＤＵにおける各セグメントの開始位置を示すために使用される。
＊ＲＬＣ  ＰＤＵセグメント１では、オフセットは、その最初のバイト位置が、元のＲＬＣ  ＰＤＵ中のＡであることを示す、
＊ＲＬＣ  ＰＤＵセグメント２では、オフセットは、その最初のバイト位置が、元のＲＬＣ  ＰＤＵ中のＢであることを示す、
＊ＲＬＣ  ＰＤＵセグメント３では、オフセットは、その最初のバイト位置が、元のＲＬＣ  ＰＤＵ中のＤであることを示す、
＊ＲＬＣ  ＰＤＵセグメント４では、オフセットは、その最初のバイト位置が、元のＲＬＣ  ＰＤＵ中のＢであることを示す、および
＊ＲＬＣ  ＰＤＵセグメント５では、オフセットは、その最初のバイト位置が、元のＲＬＣ  ＰＤＵ中のＣであることを示す。
【００１０】
受信装置（Ｒｘ）は、それらの「オフセット」フィールドに従って、セグメント１、セグメント４、セグメント５、およびセグメント３の順に、各セグメントを正しく並べることができるのは明らかである。
【００１１】
Ｕｕインターフェースで送信されるオフセット・フィールドのビットは、以下のように計算される。
＊ＲＬＣ  ＰＤＵセグメント１が送信されるとき、１６ビットのオフセット・フィールドがＵｕインターフェースで送信される、
＊ＲＬＣ  ＰＤＵセグメント２が送信されるとき、１６ビットのオフセット・フィールドがＵｕインターフェースで送信される、
＊ＲＬＣ  ＰＤＵセグメント３が送信されるとき、１６ビットのオフセット・フィールドがＵｕインターフェースで送信される、
＊ＲＬＣ  ＰＤＵセグメント４が送信されるとき、１６ビットのオフセット・フィールドがＵｕインターフェースで送信される、
＊ＲＬＣ  ＰＤＵセグメント５が送信されるとき、１６ビットのオフセット・フィールドがＵｕインターフェースで送信される。
その場合、Ｒｘがすべてのセグメントを受信したとき、合計で１６×５＝８０ビットが送信される。
【００１２】
一方で、その解決策は、以下のような利点を有する：
＊無制限の再分割がサポートされること、および
＊セグメントを再分割できること。
【００１３】
他方で、その解決策は、以下のような欠点を有する：
＊１６ビットのオフセット・フィールドは、大きなＲＬＣ  ＰＤＵヘッダ・オーバヘッドを生ずること、および
＊いくつかの会社は、セグメント・インデックス解決策を使用することの方を好むこと。
【００１４】
・解決策２：セグメント・インデックス
この解決策では、元のＲＬＣ  ＰＤＵにおけるその順序を示すために、固定サイズのサブセグメント・インデックス（ＳｅｇＩｎｄ）が、各セグメントに追加される。
【００１５】
図２は、セグメント・インデックス解決策を説明するための概略図である。
【００１６】
図２で示すように、４ビットの「ＳｅｇＩｎｄ」フィールドが、元のＲＬＣ  ＰＤＵにおけるその順序を示すために各セグメント中に添付される。元のＲＬＣ  ＰＤＵは、例えば、２４＝１６ブロックへと分割されうるに過ぎないことは明らかである。
【００１７】
セグメント１、２、３に対する各セグメント・インデックスとして、それぞれ、例えば、００００、０００１、および０００２が設定される。しかし、セグメント２をセグメント４および５に再分割することは、セグメント・インデックスＳｅｇＩｎｄをこのような場合に正しく設定できないため、この解決策ではサポートすることができない。
【００１８】
一方で、この解決策は、以下のような利点を有する：
＊１６ビットのオフセット・フィールドと比較してセグメント・インデックスＳｅｇＩｎｄのために使用されるビットが少ないことは、実際の状況では多い可能性のある、サポートするセグメント数が小さいとき特に、セグメント・ヘッダのオーバヘッドを減少させるのに役立つ。
【００１９】
他方で、この解決策は以下のような欠点を有する：
＊無制限の再分割をサポートできないこと、および
＊セグメントのさらなる再分割をサポートできないこと。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
したがって、低い再分割レベルにおいては小さな再分割ヘッダ・オーバヘッドを生ずるが、無制限の高い再分割レベルをサポートすることに対しても適応性のある一解決策が求められている。このような解決策は、このような要件を満足する本発明によって提案される。
【課題を解決するための手段】
【００２１】
本発明の実施形態によれば、低い再分割レベルにおいては小さな再分割ヘッダ・オーバヘッドを生ずるが、無制限の高い再分割レベルをサポートすることに対しても適応性のある、ＲＬＣ  ＰＤＵ再分割のための適応性がありかつ拡張可能なセグメント・インデックスを追加／検出する方法および装置が提案される。
【００２２】
本発明の第１の態様によれば、再分割が生ずるかどうかを判定するステップと、再分割が生ずると判定された場合、再分割ヘッダの終わりと他の情報の開始を示すビットを、現在のブロックの再分割ヘッダ中で探すステップと、再分割ヘッダの終わりと他の情報の開始を示すビットの直前に、２つのビットを挿入するステップであり、第１のビットが、上位レベルで再分割が生じていることを示し、第２のビットが、この再分割で生成される一方の部分を示しているステップとを含む、再分割のためのセグメント・インデックスを追加する方法が提案される。
【００２３】
本発明の第２の態様によれば、外部から元のブロックおよび再分割命令を受信するための入力ユニットと、入力ユニットから送られた情報に従って再分割が生ずるかどうかを判定し、かつ再分割が生ずると判定した場合、再分割ヘッダの終わりと他の情報の開始を示すビットを、現在のブロックの再分割ヘッダ中で探すための判定ユニットと、再分割ヘッダの終わりと他の情報の開始を示すビットの直前に、２つのビットを挿入するための挿入ユニットであり、第１のビットが、上位レベルで再分割が生ずることを示し、かつ第２のビットが、この再分割で生成される一方の部分を示している挿入ユニットとを備える再分割のためのセグメント・インデックスを追加する装置が提案される。
【００２４】
本発明の第３の態様によれば、現在のブロックの再分割ヘッダ中で、再分割ヘッダの終わりと他の情報の開始を示すビットを判定するステップと、再分割ヘッダを、再分割ヘッダの第１のビットから、再分割ヘッダの終わりと他の情報の開始を示す判定されたビットまで記憶するステップとを含む再分割のためのセグメント・インデックスを検出する方法が提案される。
【００２５】
本発明の第４の態様によれば、元のブロックを受け取るための入力ユニットと、現在のブロックの再分割ヘッダ中で、入力ユニットから送られた情報に従って、再分割ヘッダの終わりと他の情報の開始を示すビットを判定するための判定ユニットと、再分割ヘッダを、再分割ヘッダの第１ビットから、再分割ヘッダの終わりと他の情報の開始を示す判定されたビットまで記憶するための記憶ユニットとを備える、再分割のためのセグメント・インデックスを検出する装置が提案される。
【００２６】
本発明によれば、送信装置は、基地局または移動局とすることができ、またそれに応じて、受信装置は、移動局または基地局とすることができる。本発明による再分割のためのセグメント・インデックスを追加する装置、および本発明による再分割のためのセグメント・インデックスを検出する装置は、基地局または移動局に含めることができる。
【００２７】
本発明の上記および他の目的、特徴、ならびに利点は、添付の図面を併せて読めば、本発明の好ましい実施形態に関する以下の詳細な説明から明らかとなろう。
【図面の簡単な説明】
【００２８】
【図１】再分割のためのオフセット解決策を説明するための概略図である。
【図２】再分割のためのセグメント・インデックス解決策を説明するための概略図である。
【図３】本発明による再分割のためのセグメント・インデックスの概略図である。
【図４】本発明が図１の例において適用された実施形態の概略図である。
【図５】本発明の実施形態によるセグメント・インデックスを追加する方法を示す流れ図である。
【図６】本発明の実施形態によるセグメント・インデックスを検出する方法を示す流れ図である。
【図７】本発明の実施形態によるセグメント・インデックスを追加する装置を示すブロック図である。
【図８】本発明の実施形態によるセグメント・インデックスを検出する装置を示すブロック図である。
【発明を実施するための形態】
【００２９】
本発明の好ましい実施形態を、図面を参照して以下で詳細に述べるものとする。本発明の理解をあいまいにするかも知れないが、従来の構造または構成は除外される。
【００３０】
適応性があり、拡張可能なセグメント・インデックス解決策が、本発明により提案される。基本的な考え方は以下のようになる。
・１ビット＝０（ＥｎｄＢｉｔ＝０）が、再分割ヘッダの終わりと他の情報の開始を示すために使用される。
→元のＲＬＣ  ＰＤＵでは、このビット（ＥｎｄＢｉｔ＝０）はまた、再分割が生じないことを示すために使用される。
→このような場合は、ＲＩ（再分割インジケータ）が０に設定され、常に再分割ヘッダの終わりに配置されるものと見なすことができ、あるいは再分割ヘッダの終わりと他の情報の開始を示すビットＥｎｄＢｉｔ（＝０）がＲＩであり、かつ再分割が生じない場合は０に設定されるものと見なすことができる。再分割が生ずる場合、再分割ヘッダの最初のビットはＲＩであり、１に設定され、また再分割ヘッダの終わりと他の情報の開始を示すビットが再分割ヘッダの終わりに追加され、０に設定される（ＥｎｄＢｉｔ＝０）。
・各再分割では、元のブロックは２つの部分に分割され、その最初の部分は、現在のＴＴＩ（送信時間間隔）で送信されるが、残りの部分は、次の送信機会のためにバッファリングされる。このことを考慮して、以下のように、再分割するたびに２つのビットがビットＥｎｄＢｉｔの前に追加される：
→１ビット（Ｌｉ、ｉは自然数）＝１が、上位レベルで再分割が生ずることを示すために追加される、
→１ビット（Ｌ／Ｒｉ、ｉは自然数）が、この再分割で生ずる２つの部分を区別するために使用される、
→ビットＥｎｄＢｉｔ＝０は変更されず、再分割ヘッダの終わりと他の情報の開始を示す。
【００３１】
このような追加によりもたらされた結果は、以下のことを含む：
・異なる再分割レベルに対するヘッダのオーバヘッドは異なる：
→再分割ヘッダのオーバヘッドは、実際の状況では主な場合である低レベルの再分割シナリオにおいて小さい。
・ヘッダのオーバヘッドは、適応性があり、拡張可能である：
→無制限の再分割がサポートされる、また
→ＲＬＣ  ＰＤＵセグメントのさらなる再分割がサポートされる。
【００３２】
上記の例では、再分割が生ずる場合には、ＥｎｄＢｉｔ＝０およびＬｉ＝１に設定され、また再分割が生じない場合には、ＥｎｄＢｉｔ＝０に設定されるだけである。しかし、本発明はこのような例に限定されない。他の例として、再分割が生ずる場合には、ＥｎｄＢｉｔ＝１およびＬｉ＝０に設定され、また再分割が生じない場合には、ＥｎｄＢｉｔ＝１に設定されるだけである。
【００３３】
再分割が生ずる場合には、ＥｎｄＢｉｔ＝０およびＬｉ＝１に設定され、また再分割が生じない場合には、ＥｎｄＢｉｔ＝０に設定されるだけである一例を、以下で詳細に述べる。
【００３４】
図３は、本発明による再分割のためのセグメント・インデックスの概略図である。
【００３５】
本発明による再分割ヘッダを図３と併せて説明する。
・元のＲＬＣ  ＰＤＵである第１レベルでは、ＲＬＣ  ＰＤＵヘッダ中で、１つのビットＥｎｄＢｉｔ＝０に設定される。ＥｎｄＢｉｔ＝０であることが検出されたとき、受信装置は、これは元のＲＬＣ  ＰＤＵであり、再分割ヘッダが存在しないことを知る。
・元のＲＬＣ  ＰＤＵが２つの部分に分割された第２レベルでは：
→元のＲＬＣ  ＰＤＵは２つの部分、ＲＬＣ  ＰＤＵ０とＲＬＣ  ＰＤＵ１に分割され、ＲＬＣ  ＰＤＵ０は、このＴＴＩで送信されるが、ＲＬＣ  ＰＤＵ１は、次の送信機会のためにバッファリングされる、
→２つのビットが、ＲＬＣ  ＰＤＵ０とＲＬＣ  ＰＤＵ１に対して、ビットＥｎｄＢｉｔ＝０の前に追加される：
→１ビットＬ１＝１が、上位レベルで再分割が生じていることを示すために追加され、１ビットの後はＬ／Ｒビットである、
→１ビットＬ／Ｒは、この再分割で生成される２つの部分を区別するために追加される。例えば、１は左の部分を示し、０は右の部分を示す。
→ビットＥｎｄＢｉｔ＝０は変更されず、再分割ヘッダの終わりと他の情報の開始を示す。
・第３レベルでは、次のように、２つのビットが、ビットＥｎｄＢｉｔ＝０の前に追加される：
→１ビットＬ２＝１が、上位レベルで再分割が生じていることを示すために追加され、その後にビットＬ／Ｒが続く：
→１ビットＬ／Ｒ２が追加される。例えば、Ｌ／Ｒ２＝０は、この部分は左の部分であることを示すが、Ｌ／Ｒ２＝１はこの部分が右の部分であることを示しており、その逆の場合も同様である。
→ビットＥｎｄＢｉｔ＝０は変更されない。
手順は、連続するｉ番目のレベル（ｉは自然数である）に対しても同様である。
【００３６】
比較から分かるように、提案の解決策は、以下の点で、再分割のレベルにかかわらず１６ビットを必要とするオフセット解決策とは異なる：
＊第１レベルの再分割（すなわち、元のＲＬＣ  ＰＤＵ）では、さらなるビットを必要としない、
＊第２レベルの再分割では、提案の解決策は、追加すべき２ビットを必要とするだけである、
＊第３レベルの再分割では、提案の解決策は、追加すべき４ビットを必要とする、
＊第４レベルの再分割では、提案の解決策は、追加すべき６ビットを必要とする、
＊第５レベルの再分割では、提案の解決策は、追加すべき８ビットを必要とする、
・・・
＊第８レベルの再分割では、提案の解決策は、追加すべき１４ビットを必要とする、
＊第９レベルの再分割では、提案の解決策は、追加すべき１６ビットを必要とする。
【００３７】
この比較を以下の表１で示す。
【表１】
2010536280.tif 000003
【００３８】
表１で示すように、提案の解決策は、第２から第８レベルの再分割に対して、オフセット解決策と比較して、より少ないヘッダ・オーバヘッドを生ずることになる。
【００３９】
多くの会社がコメントしているように、実際の状況では、２または３の再分割レベルが主な場合でありうる。それは、提案の解決策が、多くの場合にオフセット解決策と比較して少ないヘッダ・オーバヘッドの利益を有することを意味する。
【００４０】
図１で示すものと同じサンプルを以下で検討する。各セグメントは、連続するＴＴＩで送信されるものと仮定する：
＊元のＲＬＣ  ＰＤＵは、第１のＴＴＩ（ＴＴＩ１）で２つの部分に再分割され、第１の部分ＲＬＣ  ＰＤＵセグメント１は、第１のＴＴＩで送信される。
＊第２のＴＴＩ（ＴＴＩ２）で、左の部分は、送信される前に、さらに２つの部分に再分割される。ＰＬＣ  ＰＤＵセグメント２は、第２のＴＴＩで送信されるが、失敗する。
＊第３のＴＴＩで、左の部分が、このＴＴＩでＲＬＣ  ＰＤＵセグメント３として送信され、成功する。
＊第４のＴＴＩで、ＲＬＣ  ＰＤＵセグメント２はさらに、再送信される前に、２つの部分、ＲＬＣ  ＰＤＵセグメント４およびＲＬＣ  ＰＤＵセグメント５に再分割される。ＲＬＣ  ＰＤＵセグメント４は、このＴＴＩで送信され、成功する。
＊第５のＴＴＩで、左側のＲＬＣ  ＰＤＵセグメント５が、成功裡に送信される。
【００４１】
その手順を図４で示す。
【００４２】
図４で示すように、提案の解決策の再分割ヘッダ・オーバヘッドは：
＊ＴＴＩ１で、２ビットがＵｕインターフェースで送信される、
＊ＴＴＩ２で、４ビットがＵｕインターフェースで送信される、
＊ＴＴＩ３で、４ビットがＵｕインターフェースで送信される、
＊ＴＴＩ４で、６ビットがＵｕインターフェースで送信される、および
＊ＴＴＩ５で、６ビットがＵｕインターフェースで送信される。
【００４３】
４セグメントが、成功裡に送信されるまで、合計で３２ビットがＵｕインターフェースで送信されるが、それは、オフセット解決策により生ずるオーバヘッドの２７．５％（＝２２／８０×１００％）に過ぎない。
【００４４】
Ｒｘは、あいまいさを残すことなく、再分割ヘッダに基づいて４つのセグメントを容易に並べることができる。
【００４５】
以下で、本発明によるＰＬＣ  ＰＤＵ再分割のための、適応性がありかつ拡張可能なセグメント・インデックスを追加／検出する方法および装置を、図５〜８を参照して詳細に述べることとする。
【００４６】
図５は、本発明の実施形態によるセグメント・インデックスを追加する方法を示す流れ図である。
【００４７】
ステップＳ５００で、本発明によるセグメント・インデックスを追加する方法を開始する。まず、ステップＳ５０２で、再分割が生ずるかどうかを判定する。再分割が生ずると判定された場合（ステップＳ５０２で「Ｙｅｓ」）、ステップＳ５０４で、再分割ヘッダ中の最初のビットが選択される。ここで、ビット・ポインタｊは１に設定される。次いで、ステップＳ５０６で、再分割ヘッダのｊ番目のビット（この場合、最初のビット）が０であるかどうかが判定される。ステップＳ５０６で、再分割ヘッダのｊ番目のビットが０ではないと判定された場合（ステップＳ５０６で「Ｎｏ」）、ステップＳ５０８で、再分割ヘッダの（ｊ＋２）番目のビット（この場合、３番目のビット）が選択される。ここで、ビット・ポインタｊはｊ＋２に設定され、ｊ＝ｊ＋２となる。次いで、方法は、ステップＳ５０６に進む。ステップＳ５０６で、再分割ヘッダのｊ番目のビットが０であると判定された場合（ステップＳ５０６で「Ｙｅｓ」）、方法は、ステップＳ５１０に進む。再分割ヘッダの終わりと他の情報の開始を示すビットＥｎｄＢｉｔは、ステップＳ５０６とＳ５０８を反復することにより見出すことができる。ステップ５１０で、ＬｉおよびＬ／Ｒｉを含む２ビットが、再分割ヘッダのｊ番目のビット（すなわちビットＥｎｄＢｉｔ）の前に追加される。第１のビットＬｉ＝１は、上位レベルで再分割が生ずることを示すためにＬｉ＝１と設定される。第２のビットは、この再分割で生成される各セグメントを示すためにＬ／Ｒｉ＝０または１に設定される。非限定の例として、Ｌ／Ｒｉ＝０は右の部分に対応し、またＬ／Ｒｉ＝１は左の部分に対応し、その逆も同様である。ステップＳ５１０が完了した後、本発明によるセグメント・インデックスを追加する方法は、ステップＳ５１２で、終了へと進む。
【００４８】
さらに、ステップＳ５０２で、再分割が生じないと判定された場合（ステップＳ５０２で「Ｎｏ」）、方法は、ステップＳ５１２の終了へとジャンプする。
【００４９】
図６は、本発明の実施形態によるセグメント・インデックスを検出する方法を示す流れ図である。
【００５０】
ステップＳ６００で、本発明によるセグメント・インデックスを検出する方法が開始する。まず、ステップＳ６０２で、再分割ヘッダ中の最初のビットが選択される。ここで、ビット・ポインタｊは１に設定される。次いで、ステップＳ６０４で、再分割ヘッダのｊ番目のビット（この場合、最初のビット）が１であるかどうかを判定する。ステップＳ６０４で、再分割ヘッダのｊ番目のビットが１であると判定された場合（ステップＳ６０４で「Ｙｅｓ」）、ステップＳ６０６で、上位レベルで再分割が生じていると判定され、次のビット（Ｌ／Ｒｉ）＝０／１は、このセグメントが、再分割で生成される左／右のセグメントであることを示している。ｊ番目のビット（この場合、最初のビット）および（ｊ＋１）番目のビット（この場合、第２のビット）が記憶される。次いで、方法は、ステップＳ６０８に進み、再分割ヘッダの（ｊ＋２）番目のビット（すなわち、第３のビット）を選択する。ここで、ビット・ポインタｊは、ｊ＋２に設定され、ｊ＝ｊ＋２となる。次いで、方法は、ステップＳ６０４に進む。
【００５１】
ステップＳ６０４で、再分割ヘッダのｊ番目のビットが１ではないと判定された場合（ステップＳ６０４で「Ｎｏ」）、方法はステップＳ６１０に進む。このビットは、再分割ヘッダの終わりと他の情報の開始を示している。ｊ番目のビットが記憶され、方法はステップＳ６１２に進む。すべての記憶されたビットは、記憶された再分割ヘッダとして順次に出力される。ステップＳ６１２が完了した後、本発明によるセグメント・インデックスを検出する方法は、ステップＳ６１４の終了に進む。
【００５２】
図７は、本発明の実施形態によるセグメント・インデックスを追加する装置を示すブロック図である。
【００５３】
セグメント・インデックスを追加する装置は、送信装置１００に位置する。送信装置１００は、基地局または移動局である。
【００５４】
本発明の実施形態によるセグメント・インデックスを追加する装置は、入力ユニット１１０、制御ユニット１２０、および出力ユニット１３０を備える。制御ユニット１２０は、判定ユニット１２０５および挿入ユニット１２１０を備える。
【００５５】
入力ユニット１１０は、外部から、元のブロック（ＲＬＣ  ＰＤＵまたはＲＬＣ  ＰＤＵセグメント）、および再分割命令を受信する。判定ユニット１２０５は、入力ユニットから送られた情報に従って、再セグメントが生ずるかどうかを判定する。
【００５６】
判定ユニット１２０５は、再分割が生ずると判定された場合、現在のブロックの再分割ヘッダ中の、再分割ヘッダの終わりと他の情報の開始を示すビットを探し、挿入ユニット１２１０に対して、再分割ヘッダの終わりと他の情報の開始を示すビットの直前に２ビット（すなわち、ＬｉとＬ／Ｒｉ）を挿入するように命令する。第１のビット（Ｌｉ）＝１は、上位レベルで再分割が生ずることを示し、また第２のビット（Ｌ／Ｒｉ）＝０もしくは１は、この再分割で生成される各部分を示している（非限定の例であるが、０は左の部分に対応し、１は右の部分に対応する）。出力ユニット１３０は、挿入ユニット１２０により再分割ヘッダが再設定されたＲＬＣ  ＰＤＵを最終的に出力する。
【００５７】
図８は、本発明の実施形態によるセグメント・インデックスを検出する装置を示すブロック図である。
【００５８】
セグメント・インデックスを検出する装置は、受信装置２００に位置する。受信装置２００は、基地局または移動局である。
【００５９】
本発明の実施形態によるセグメント・インデックスを検出する装置は、入力ユニット２１０、制御ユニット２２０、および出力ユニット２３０を備える。制御ユニット２２０は、判定ユニット２２０５および記憶ユニット２２１０を備える。
【００６０】
入力ユニット２１０は、元のブロック（ＲＬＣ  ＰＤＵまたはＲＬＣ  ＰＤＵセグメント）を受信する。判定ユニット２２０５は、入力ユニット２１０から送られた情報に従って、現在のブロックの再分割ヘッダ中の、再分割ヘッダの終わりと他の情報の開始を示すビットを判定する。記憶ユニット２２１０は、再分割ヘッダを、再分割ヘッダの最初のビットから、判定ユニットにより判定された再分割ヘッダの終わりと他の情報の開始を示すビットまで記憶する。出力ユニット２３０は、記憶ユニット２２１０により記憶されたＲＬＣ  ＰＤＵまたはＲＬＣ  ＰＤＵセグメントに対する再分割ヘッダを出力する。
【００６１】
上記の記述は、本発明の好ましい実施形態に過ぎない。当業者であれば本発明の範囲内で容易に行うことのできる任意の変更、置換え、または追加は、本発明の範囲により包含されるべきである。したがって、本発明は、好ましい諸実施形態に限定されるべきではなく、その保護は、特許請求の範囲によってのみ定義されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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