(57)【要約】複数のメモリ・セルと、これらメモリ・セルに選択的にアクセスするようにメモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイ内で使用するためのワード・ライン・ドライバ回路が、ワード・ライン・ドライバ回路で受け取られたアドレス信号の第１の組の関数としてワード・ライン信号を生成するように適合されたドライバを含む。この回路はさらに、複数のワード・ラインのそれぞれ１つに接続された複数の出力ノードと、ドライバの出力端子に接続されワード・ライン信号を受け取るように適合された入力ノードとを有するスイッチング回路を含む。このスイッチング回路は、メモリ・アクセス中にワード・ライン信号を少なくとも１つの制御信号の関数としてワード・ラインのうちの選択されたものまで導くように動作する。所与の１対のメモリ・アクセスの間では、スイッチング回路の出力ノードおよび入力ノードが所定の同じ電圧レベルに保持され、それによってスイッチング回路内の漏洩電流経路が実質的になくなる。
2010538405.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ・セルと、前記メモリ・セルに選択的にアクセスするように前記メモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイ内で使用するワード・ライン・ドライバ回路であって、
前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第１の組の関数としてワード・ライン信号を生成するように適合されたドライバと、
前記複数のワード・ラインのそれぞれ１つに接続された複数の出力ノードを有し、かつ前記ドライバの出力端子に接続され前記ワード・ライン信号を受け取るように適合された入力ノードを有するスイッチング回路とを含み、前記スイッチング回路は、メモリ・アクセス中に前記ワード・ライン信号を少なくとも１つの制御信号の関数として前記ワード・ラインのうちの選択されたものまで導くように動作し、さらに、
所与の１対のメモリ・アクセスの間では、前記スイッチング回路の前記出力ノードおよび前記入力ノードが所定の同じ電圧レベルに保持され、それによって前記スイッチング回路内の漏洩電流経路が実質的になくなる、ワード・ライン・ドライバ回路。
【請求項２】
前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第２の組の関数として少なくとも１つの制御信号を生成するように動作する制御回路をさらに含む、請求項１に記載のワード・ライン・ドライバ回路。
【請求項３】
前記制御回路が複数の制御信号を生成するように動作し、前記制御回路は複数の論理ＡＮＤ関数要素を含み、前記ＡＮＤ関数要素のそれぞれが、アドレス信号の前記第２の組の少なくとも部分集合を受け取るように動作し、アドレス信号の前記第２の組の前記部分集合内の少なくとも１つのアドレス信号がそれぞれのＡＮＤ関数要素のそれぞれに対して一意であり、そして、前記ワード・ラインのうちの対応するものを選択的に活性化するよう、前記ＡＮＤ関数要素のそれぞれが前記複数の制御信号のそれぞれ１つを生成する、請求項２に記載のワード・ライン・ドライバ回路。
【請求項４】
前記制御回路が複数の制御信号を生成するように動作し、前記制御回路は複数の３入力論理ＮＡＮＤゲートを含み、前記ＮＡＮＤゲートそれぞれの第１の入力端子がアドレス信号の前記第２の組内の前記アドレス信号のうち第１のアドレス信号を受け取り、前記ＮＡＮＤゲートのそれぞれの第２の入力端子がアドレス信号の前記第２の組内の前記アドレス信号のうち第２のアドレス信号を受け取り、前記ＮＡＮＤゲートそれぞれの第３の入力端子がアドレス信号の前記第２の組内の前記アドレス信号のうち一意のアドレス信号を受け取り、そして、前記ＮＡＮＤゲートがその出力端子に前記複数の制御信号のそれぞれ１つを前記ＮＡＮＤゲートへのそれぞれの入力の関数として生成する、請求項２に記載のドライバ回路。
【請求項５】
前記制御回路が複数の制御信号を生成するように動作し、前記スイッチング回路が複数のスイッチ要素を含み、前記スイッチ要素のそれぞれが、前記ワード・ラインのうちの対応するものに第１のノードで接続されて、前記ワード・ライン信号を第２のノードで受け取り、そして、前記スイッチ要素のそれぞれが前記制御信号のうちの対応するものによって選択的に活性化される、請求項１に記載のワード・ライン・ドライバ回路。
【請求項６】
前記スイッチ要素の少なくとも１つがトランスミッション・ゲートを含む、請求項５に記載のワード・ライン・ドライバ回路。
【請求項７】
前記スイッチ要素の少なくとも１つが相補形パス・ゲートを含む、請求項５に記載のワード・ライン・ドライバ回路。
【請求項８】
前記相補形パス・ゲートが、
前記スイッチング回路の前記入力ノードに接続された第１のソース／ドレインと、前記スイッチング回路の出力ノードのうちの対応するものに接続された第２のソース／ドレインと、前記制御信号のうちの対応するものを受け取るゲートとを含むＰＭＯＳデバイス、及び、
前記ＰＭＯＳデバイスの前記第１のソース／ドレインに接続された第１のソース／ドレインと、前記ＰＭＯＳデバイスの前記第２のソース／ドレインに接続された第２のソース／ドレインと、前記制御信号のうちの対応するものの論理補数を受け取るゲートとを含むＮＭＯＳデバイスを含む、請求項７に記載のワード・ライン・ドライバ回路。
【請求項９】
前記スイッチング回路がさらに複数のトランジスタ・デバイスを含み、前記トランジスタ・デバイスのそれぞれが、前記ワード・ラインのうちの対応するものに接続され、前記ワード・ラインがアクセスされていないときに前記それぞれのワード・ラインを所定の電圧レベルに選択的に接続するように動作する、請求項１に記載のワード・ライン・ドライバ回路。
【請求項１０】
前記トランジスタ・デバイスの少なくとも１つが、前記ワード・ラインのうちの対応するものに接続された第１のソース／ドレインと、所定の電圧レベルを有する電圧源に接続している第２のソース／ドレインと、複数の制御信号のうちの対応するものを受け取るゲートとを有する、請求項９に記載のワード・ライン・ドライバ回路。
【請求項１１】
前記所定の電圧レベルが実質的に０ボルトに等しい、請求項９に記載のワード・ライン・ドライバ回路。
【請求項１２】
前記ドライバが、
アドレス信号の第１の組を受け取り、デコードされたアドレス信号をその関数として生成するように動作するデコーダ回路と、
前記デコーダ回路に接続された入力端子と、前記デコードされたアドレス信号の関数として前記ワード・ライン信号を生成する出力端子とを有するインバータとを含む、請求項１に記載のワード・ライン・ドライバ回路。
【請求項１３】
前記デコーダ回路が論理ＡＮＤ関数要素を含み、前記ＡＮＤ関数要素が、アドレス信号の前記第１の組の少なくとも一部分を受け取り、前記デコードされたアドレス信号をその関数として、前記ワード・ラインの所与の１つを選択するために生成する、請求項１２に記載のワード・ライン・ドライバ回路。
【請求項１４】
前記デコーダ回路が２入力論理ＮＡＮＤゲートを含み、前記ＮＡＮＤゲートの第１の入力端子がアドレス信号の前記第１の組内の前記アドレス信号のうち第１のアドレス信号を受け取り、前記ＮＡＮＤゲートの第２の入力端子がアドレス信号の前記第１の組内の前記アドレス信号のうち第２のアドレス信号を受け取り、そして、前記ＮＡＮＤゲートの出力端子が、アドレス信号の前記第１の組内の前記アドレス信号の第１および第２のアドレス信号の関数として、前記デコードされたアドレス信号を生成する、請求項１２に記載のワード・ライン・ドライバ回路。
【請求項１５】
アドレス信号の前記第１および第２の組の少なくとも１つの前記信号の少なくとも一部分が前にデコードされたアドレス信号を含む、請求項１に記載のワード・ライン・ドライバ回路。
【請求項１６】
アドレス信号の第１の組内の前記アドレス信号の少なくとも１つが、アドレス信号の第２の組内の前記アドレス信号の１つと同じである、請求項１に記載のワード・ライン・ドライバ回路。
【請求項１７】
前記スイッチング回路が、
複数のトランスミッション・ゲートと複数のスイッチデバイスとを含み、前記複数のトランスミッション・ゲートの各々が、その第１のノードで、前記ワード・ラインのうちの対応するものと接続され、そして、前記複数のスイッチングデバイスの各々が、前記トランスミッション・ゲートのうちの対応するものの前記第１のノードに接続され、前記ワード・ラインのうちの対応するものを、そこに接続されたトランスミッション・ゲートがディスエーブルされたときに、所定の電圧レベルに選択的に接続するように動作するものであり、
前記ドライバの前記出力端子が、前記複数のトランスミッション・ゲートのそれぞれの第２のノードに接続され、前記ワード・ラインのうちの選択されたものを前記トランスミッション・ゲートのうちの対応するものを介して活性化するために、アドレス信号の第１の組を受け取るように適合されており、
前記ワード・ライン・ドライバ回路がさらに、複数の制御信号を生成するように動作する制御回路を含み、前記制御信号のそれぞれが前記トランスミッション・ゲートのそれぞれ１つを選択的にイネーブルし、前記制御回路が、アドレス信号の第２の組を受け取り、その関数として前記制御信号を生成するように動作する、請求項１に記載のワード・ライン・ドライバ回路。
【請求項１８】
前記ワード・ライン・ドライバ回路に与えられるアドレス信号の第２の組の関数として前記複数の制御信号を生成するように動作する制御回路をさらに含む、請求項１に記載のワード・ライン・ドライバ回路。
【請求項１９】
請求項１による少なくとも１つのワード・ライン・ドライバ回路を含む集積回路。
【請求項２０】
漏洩電流が低減されたシステムであって、
複数のメモリ・セルと、前記メモリ・セルに選択的にアクセスするように前記メモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイ、及び、
前記メモリ・アレイに結合された少なくとも１つのワード・ライン・ドライバ回路を含み、前記ワード・ライン・ドライバ回路が、
前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第１の組の関数としてワード・ライン信号を生成するように適合されたドライバと、
前記複数のワード・ラインのそれぞれ１つに接続された複数の出力ノードを有し、かつ前記ドライバの出力端子に接続され前記ワード・ライン信号を受け取るように適合された入力ノードを有するスイッチング回路とを含み、前記スイッチング回路は、メモリ・アクセス中に前記ワード・ライン信号を少なくとも１つの制御信号の関数として、前記ワード・ラインのうちの選択されたものに導くように動作し、そして、
所与の１対のメモリ・アクセスの間では、前記スイッチング回路の前記出力ノードおよび前記入力ノードが所定の同じ電圧レベルに保持され、それによって前記スイッチング回路内の漏洩電流経路が実質的になくなる、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子回路に関し、より詳細にはワード・ライン・ドライバ回路に関する。
【背景技術】
【０００２】
メモリ・デバイスの消費電力を低減することは、それらの使用がモバイルの応用分野で増えていることを特に考慮すると、より重要になってきている。さらに、半導体デバイスの形状が小さくなるにつれ、これらのデバイス内の漏洩電流が増加し、それによってこの問題が悪化する。例えば、メモリ・アレイ（例えばランダム・アクセス・メモリ（ＲＡＭ））内の１つまたは複数のメモリ・セルに選択的にアクセスするために複数のビットラインおよびワード・ラインが含まれるメモリ・アレイでは、ワード・ライン列が、そこで使用されている多数のドライバ回路に少なくとも一部は起因して、大部分の漏洩電流の原因になっている。
【０００３】
メモリ・アレイは一般に、所与のワード・ラインに接続された対応するメモリ・セルの行に結合された読出しまたは書込みデバイスを選択的にイネーブルにするために、デコーダを使用する行デコード回路と、所与のワード・ラインを論理ハイ（例えば「１」）または論理ロー（例えば「０」）の電圧レベルに駆動するワード・ライン・ドライバとを含む。メモリ・アレイ内のメモリの各行には、その行内のすべてのメモリ・セルのアクセス・デバイスを駆動するためのワード・ライン・ドライバが必要である。したがって、中サイズのメモリ・アレイでさえも、ワード・ラインの負荷が非常に大きくなる可能性があり、そのため、妥当なメモリ・アクセス時間を実現するには大きなワード・ライン・ドライバが必要になる。残念ながら、ドライバ内の漏洩電流は一般的に、ドライバのサイズに伴って増加する。
【０００４】
ワード・ライン・ドライバ内の漏洩電流を低減させる１つの従来手法は、１対の積層ＰＭＯＳデバイスをこれら２つのデバイス間の中間ノードで各ワード・ラインに接続して使用することである。詳細には、第１のｐチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスのソースがワード・ライン・ドライバの電圧電源に接続され、第１のデバイスのドレインが第２のＰＭＯＳデバイスのソースに中間ノードで接続され、第２のデバイスのドレインが回路の電圧帰路に接続され、これら２つのデバイスの各ゲートが１つまたは複数の制御信号に接続される。しかし、積層ＰＭＯＳデバイスを使用する方法は、ＰＭＯＳスタックの中間ノードの電圧を低くするのに閾値未満の漏洩電流に依拠している。そのため、ワード・ライン・アクセスの後に中間ノードが低電流状態と等しくなるにはかなりの時間がかかる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、大きな負荷を駆動することができるが、従来のワード・ライン・ドライバで呈示される１つまたは複数の上記の問題はない、改善されたワード・ライン・ドライバが必要とされている。
【課題を解決するための手段】
【０００６】
本発明は、その説明的な実施形態において、回路のサイズを著しく大きくせずに漏洩電流が低減されたワード・ライン・ドライバ回路を提供することによって、上記の必要に応じる。これを実現するために、本発明の説明的な一実施形態によるドライバ回路では、有利なことに複数の列のワード・ライン・ドライバを単一のドライバにひとまとめにし、スイッチング回路を使用して、所与の任意の時間にその群内のどのワード・ラインが駆動されるべきかを指示する。
【０００７】
本発明の一実施形態によれば、複数のメモリ・セルと、これらメモリ・セルに選択的にアクセスするようにメモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイ内で使用するためのワード・ライン・ドライバ回路は、ワード・ライン・ドライバ回路で受け取られたアドレス信号の第１の組の関数としてワード・ライン信号を生成するように適合されたドライバを含む。この回路はさらに、複数のワード・ラインのそれぞれ１つに接続された複数の出力ノードと、ドライバの出力端子に接続されワード・ライン信号を受け取るように適合された入力ノードとを有するスイッチング回路を含む。このスイッチング回路は、メモリ・アクセス中にワード・ライン信号を少なくとも１つの制御信号の関数としてワード・ラインのうちの選択されたものまで導くように動作する。所与の１対のメモリ・アクセスの間では、スイッチング回路の出力ノードおよび入力ノードが所定の同じ電圧レベルに保持され、それによってスイッチング回路内の漏洩電流経路が実質的になくなる。
【０００８】
本発明の別の実施形態によれば、スイッチング回路は、複数のトランスミッション・ゲートであって、それぞれがその第１のノードで、ワード・ラインのうちの対応するものと接続された複数のトランスミッション・ゲートと、複数のスイッチ・デバイスとを含むことができる。これらスイッチ・デバイスのそれぞれは、トランスミッション・ゲートのうちの対応するものの第１のノードに接続し、ワード・ラインのうちの対応するものを、そこに接続されたトランスミッション・ゲートがディスエーブルされたときに、所定の電圧レベルに選択的に接続するように動作することができる。ドライバの出力端子は、複数のトランスミッション・ゲートのそれぞれの第２のノードに接続し、ワード・ラインのうちの選択されたものをトランスミッション・ゲートのうちの対応するものを介して活性化するために、アドレス信号の第１の組を受け取るように適合させることができる。ワード・ライン・ドライバ回路はさらに、複数の制御信号を生成するように動作する制御回路を含み、これら制御信号のそれぞれがトランスミッション・ゲートのそれぞれ１つを選択的にイネーブルすることができる。制御回路は、アドレス信号の第２の組を受け取り、その関数として制御信号を生成するように動作する。
【０００９】
本発明の別の実施形態によれば、漏洩電流が低減されたシステムが、複数のメモリ・セルと、これらメモリ・セルに選択的にアクセスするようにメモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイを含む。このシステムはさらに、メモリ・アレイに結合された少なくとも１つのワード・ライン・ドライバ回路を含む。このワード・ライン・ドライバ回路は、前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第１の組の関数としてワード・ライン信号を生成するように適合されたドライバを含む。この回路はさらにスイッチング回路を含み、このスイッチング回路は、複数のワード・ラインのそれぞれ１つに接続された複数の出力ノードを有し、かつドライバの出力端子に接続されワード・ライン信号を受け取るように適合された入力ノードを有する。スイッチング回路は、メモリ・アクセス中にワード・ライン信号を少なくとも１つの制御信号の関数として、ワード・ラインのうちの選択されたものに導くように動作する。所与の１対のメモリ・アクセスの間では、スイッチング回路の出力ノードおよび入力ノードが所定の同じ電圧レベルに保持され、それによってスイッチング回路内の漏洩電流経路が実質的になくなる。
【００１０】
本発明の上記および他の目的、特徴および利点は、その説明的な諸実施形態についての以下の詳細な説明を添付の図面と併せ読むことにより明らかになろう。
【図面の簡単な説明】
【００１１】
【図１】本発明の技法を実施するように改変できる説明的なワード・ライン・ドライバ回路の少なくとも一部分を示す概略図である。
【図２】本発明の一実施形態により形成された例示的なワード・ライン・ドライバ回路の少なくとも一部分を示す概略図である。
【図３】本発明の別の実施形態により形成された埋込みメモリおよびワード・ライン・ドライバ回路を含むシステムを示すブロック図である。
【発明を実施するための形態】
【００１２】
本明細書では本発明を、例えば複数のメモリ・セルと、これらメモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイ内でメモリ・セルに選択的にアクセスするために使用する説明的なワード・ライン・ドライバ回路について説明する。しかし、本発明は、これらの回路構成または他の特定の回路構成に限定されないことを理解されたい。むしろ本発明は、半導体メモリ設計においてワード・ライン・ドライバ漏洩電流を低減するための技法に対し、性能および面積に大きな影響を及ぼさずにより一般的に適用可能である。
【００１３】
本明細書で説明する本発明の実施は、相補形金属酸化膜半導体（ＣＭＯＳ）製造プロセスを使用して形成できるような、ＰＭＯＳおよびｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ・デバイスを使用して実施することができるが、本発明は、このようなトランジスタ・デバイスおよび／またはこのような製造プロセスに限定されないこと、ならびに、当業者には理解されるように、例えばバイポーラ接合トランジスタ（ＢＪＴ）など他の適切なデバイス、および／または製造プロセス（例えばバイポーラ、ＢｉＣＭＯＳなど）も同様に使用できることを理解されたい。さらに、本発明の好ましい実施形態は、通常はシリコン・ウェハ内に製造されるが、本発明の実施形態では別法として、他の材料を含むウェハ内に製造することもでき、この材料には、それだけには限らないが、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などが含まれる。
【００１４】
図１は、本発明の技法を実施するように改変することができる説明的なワード・ライン・ドライバ回路１００の少なくとも一部分を示す概略図である。ドライバ回路１００は、複数の３入力ＮＡＮＤゲート  ＮＤ０［０］、ＮＤ０［１］、ＮＤ０［２］およびＮＤ０［３］を含む。ＮＡＮＤゲートへの入力は一般に、ワード・ライン・ドライバ列を垂直に通る、前にデコードされたアドレス信号から来る。より具体的には、ＮＡＮＤゲート  ＮＤ０［０］、ＮＤ０［１］、ＮＤ０［２］およびＮＤ０［３］の第１の入力端子が好ましくは、対応するアドレス信号  ＷＤＥＣＡ［０］、ＷＤＥＣＡ［１］、ＷＤＥＣＡ［２］およびＷＤＥＣＡ［３］をそれぞれ受け取り、ＮＡＮＤゲートのそれぞれの第２の入力端子がアドレス信号ＷＤＥＣＢを受け取り、ＮＡＮＤゲートのそれぞれの第３の入力端子がアドレス信号ＷＤＥＣＣを受け取る。アドレス信号ＷＤＥＣＡ［３：０］は、前にデコードされた２つのワード・アドレス・ビットから生成することができる。メモリ・アクセス中、ＷＤＥＣＡ信号のうち１つだけがハイになる。ＷＤＥＣＢとＷＤＥＣＣの信号群もまた好ましくは、前にデコードされたワード・アドレス・ビットであり、それぞれ異なる組合せすべてでワード・ライン・デコードを構成する。
【００１５】
ＮＡＮＤゲート  ＮＤ０［０］、ＮＤ０［１］、ＮＤ０［２］およびＮＤ０［３］のそれぞれの出力が、対応するインバータ  ＩＯ［０］、ＩＯ［１］、ＩＯ［２］およびＩＯ［３］の入力端子それぞれ、または別のドライバの入力端子を駆動する。次に、インバータ  ＩＯ［０］、ＩＯ［１］、ＩＯ［２］およびＩＯ［３］のそれぞれの出力は、対応するワード・ライン  ＷＬ［０］、ＷＬ［１］、ＷＬ［２］およびＷＬ［３］それぞれを駆動する。インバータ  ＩＯ［０］、ＩＯ［１］、ＩＯ［２］およびＩＯ［３］は、当業者に知られているように、回路１００の電圧電源（例えばＶＤＤ）と電圧帰路（例えばグランド）の間で一緒に直列に接続されたＰＭＯＳデバイスおよびＮＭＯＳデバイスを含む従来の方法で実施することができる。ワード・ライン  ＷＬ［０］、ＷＬ［１］、ＷＬ［２］およびＷＬ［３］のそれぞれが通常、中サイズのメモリ・アレイでさえもかなり大きな容量性負荷を呈示するので、インバータ  ＩＯ［０］、ＩＯ［１］、ＩＯ［２］およびＩＯ［３］は、モデム・メモリ・システムに求められる妥当なメモリ・アクセス時間を実現するための十分な駆動能力を有するように大型である必要がある。したがって、ドライバ回路１００内の最も大きな漏洩電流は、インバータ  ＩＯ［０］、ＩＯ［１］、ＩＯ［２］およびＩＯ［３］から主に発生し、この場合、その中のＰＭＯＳデバイスはオフになっているが、依然として全体の漏洩電流の一因となっている。
【００１６】
前述のように、ワード・ライン・ドライバ回路内の漏洩電流を低減する１つの手法は、１対の積層ＰＭＯＳデバイスをこれら２つのデバイス間の中間ノードで各ワード・ラインに接続して使用することである。しかし、積層ＰＭＯＳデバイスを使用する方法は、ＰＭＯＳスタックの中間ノードの電圧を低くするのに閾値未満の漏洩電流に依拠している。そのため、ワード・ライン・アクセスの後に中間ノードが低電流状態と等しくなるにはかなりの時間がかかる。さらに、閾値未満の電流以外に、中間ノードは、アクセスの間は本質的に浮動状態であり、そのようなものとして、確実な電圧レベルにあるとみなせず、あるいは電圧電源バウンスおよびノイズと一致するとみなすことができない。少なくともこれらの理由で、積層ＰＭＯＳデバイスの手法は望ましくない。
【００１７】
図２は、本発明の一実施形態により形成された例示的なワード・ライン・ドライバ回路２００の少なくとも一部分を示す概略図である。ドライバ回路２００は、主に回路内の個別ドライバの数を減らすことによって、漏洩電流を有利に低減する。これを実現するために、例示的なドライバ回路２００では有利なことに、複数の列の、好ましくは連続したワード・ライン・ドライバを単一のドライバにひとまとめにし、複数の相補形トランスミッション・ゲートまたは別のスイッチング構成を使用して、所与の任意の時間にその群内のどのワード・ラインが駆動されるべきかを指示する。メモリ・アクセスとメモリ・アクセスの間で、またはそれ以外で所与のワード・ラインがディスエーブルされたとき、そのディスエーブルされたワード・ラインに対応する相補形トランスミッション・ゲートの両側が、０ボルト（例えばグランド）でもよい所定の電圧に保持される。このため、トランスミッション・ゲートは実質的に漏洩電流をもたらさない。例示的なドライバ回路２００は、組み合わされ単一のドライバによって制御される４つのワード・ライン・ドライバを示すが、本発明は、ひとまとめにできるドライバがどんな特定の数にも限定されないことを理解されたい。むしろ、本発明の例示的な実施形態では、少数のワード・ライン・ドライバ（例えば２個）、または多数のワード・ライン・ドライバ（例えば８個、１６個、３２個など）をひとまとめにして異なる量の漏洩電流低減を実現できるように、容易に拡大縮小ができる。
【００１８】
より具体的には、ワード・ライン・ドライバ回路２００は、スイッチング回路２０１と、このスイッチング回路に接続されたドライバ２０２とを含む。ドライバ２０２は、図示のように、例えばインバータＩ１を使用して実施することができるが、別のドライバ構成も考えられる。さらに、反転ドライバとして示されているが、非反転ドライバも同様に使用することができる。ドライバ２０２は、好ましくは、その入力端子（例えばノードＮ１）で、ワード・ライン・ドライバ回路２００に供給されるアドレス信号ＷＤＥＣＢとＷＤＥＣＣの第１の組の関数であるデコードされたアドレス信号を受け取り、ドライバの出力端子（例えばノードＮ２）に、アドレス信号の第１の組の関数としてワード・ライン信号を生成する。デコードされるアドレス信号は、好ましくは、２入力ＮＡＮＤゲート  ＮＤ１または別のデコーディング構成を含むことができるデコーダによって生成される。デコーダＮＡＮＤ  ＮＤ１に与えられる信号ＷＤＥＣＢおよびＷＤＥＣＣは、好ましくは、ワード・ライン・ドライバ回路２００に供給される、前にデコードされたワード・アドレス・ビットであり、ワード・ライン・デコードを構成するそれぞれ異なる組合せすべてを有する。
【００１９】
例示的なワード・ライン・ドライバ回路２００では、４つのワード・ライン・ドライバがドライバ２０２によってひとまとめにされ、したがって、駆動されるべき４つのワード・ラインをデコードするのにアドレス信号は２つだけでよいことを理解されたい。４つよりも多いワード・ラインをデコードするには、追加のアドレス信号が必要になる。例えば、単一のドライバによって８つのワード・ラインが駆動される場合には、当業者には明らかになるように、３つのアドレス信号が必要であり、ＮＡＮＤ  ＮＤ１の代わりに３入力ＮＡＮＤが使用されることがある。別のデコーディング構成が本発明で同様に考えられる。
【００２０】
スイッチング回路２０１は、ドライバ２０１の出力ノードＮ２に接続された入力ノードと、複数の出力ノードＮ７、Ｎ８、Ｎ９およびＮ１０とを含み、各出力ノードは、駆動されるべきワード・ラインのＷＬ［０］、ＷＬ［１］、ＷＬ［２］およびＷＬ［３］のうちの対応するものにそれぞれ接続している。ワード・ライン  ＷＬ［３］、ＷＬ［２］、ＷＬ［１］およびＷＬ［０］は、本明細書ではまとめてＷＬ［３：０］と呼ぶことがある。所与の任意の時間にワード・ラインのどれが駆動されるべきかを指示するために、スイッチング回路２０１は、好ましくは、複数のトランスミッション・ゲート２０４、２０５、２０６および２０７を含む。トランスミッション・ゲート２０４、２０５、２０６、２０７それぞれの第１のノードは、ドライバ２０２の出力端子にノードＮ２で接続される。トランスミッション・ゲート２０４、２０５、２０６および２０７それぞれの第２のノードは、ワード・ライン  ＷＬ［３］、ＷＬ［２］、ＷＬ［１］およびＷＬ［０］のうちの対応するものに、それぞれノードＮ１０、Ｎ９、Ｎ８およびＮ７で接続ずる。トランスミッション・ゲート２０４、２０５、２０６、２０７のそれぞれは、そこに与えられた対応する制御信号によって活性化される。この制御信号は、ワード・ライン・ドライバ回路２００によって内部で生成することができ（本明細書で後述するように）、あるいは外部からワード・ライン・ドライバ回路に供給することもできる。所与のメモリ・アクセス中にスイッチング回路２０１は、好ましくは、ドライバ２０２から受け取ったワード・ライン信号をワード・ラインＷＬ［３：０］のうちの選択されたものまで、対応する活性化トランスミッション・ゲート２０４、２０５、２０６、２０７それぞれを介して導くように動作可能である。
【００２１】
トランスミッション・ゲート２０４、２０５、２０６、２０７のそれぞれは、好ましくは、一緒に並列に接続された１対の相補形金属酸化膜半導体（ＭＯＳ）デバイスを含む。より具体的には、トランスミッション・ゲート２０７は、ノードＮ２でドライバ２０２の出力端子に接続されたソース（Ｓ）、対応するワード・ラインＷＬ［０］に接続するドレイン（Ｄ）、および各制御信号のうち第１の制御信号を受け取るゲート（Ｇ）を有する第１のＰＭＯＳデバイス  Ｐ０［０］と、デバイスＰ０［０］のソースに接続されたソース、Ｐ０［０］のドレインに接続されたドレイン、およびＰ０［０］のゲートに供給される第１の制御信号の論理補数を受け取るゲートを有する第１のＮＭＯＳデバイス  Ｎ０［０］とを含む。同様に、トランスミッション・ゲート２０６は、ノードＮ２でドライバ２０２の出力端子に接続されたソース、対応するワード・ラインＷＬ［１］に接続するドレイン、および各制御信号のうち第２の制御信号を受け取るゲートを有する第２のＰＭＯＳデバイス  Ｐ０［１］と、Ｐ０［１］のソースに接続されたソース、Ｐ０［１］のドレインに接続されたドレイン、およびＰ０［１］のゲートに供給される第２の制御信号の論理補数を受け取るゲートを有するＮＭＯＳデバイス  Ｎ０［１］とを含む。トランスミッション・ゲート２０５は、ノードＮ２でドライバ２０２の出力端子に接続されたソース、対応するワード・ラインＷＬ［２］に接続するドレイン、および各制御信号のうち第３の制御信号を受け取るゲートを有する第３のＰＭＯＳデバイス  Ｐ０［２］と、Ｐ０［２］のソースに接続されたソース、Ｐ０［２］のドレインに接続されたドレイン、およびＰ０［２］のゲートに供給される第３の制御信号の論理補数を受け取るゲートを有するＮＭＯＳデバイス  Ｎ０［２］とを含む。トランスミッション・ゲート２０４は、ノードＮ２でドライバ２０２の出力端子に接続されたソース、対応するワード・ラインＷＬ［３］に接続するドレイン、および各制御信号のうち第４の制御信号を受け取るゲートを有する第４のＰＭＯＳデバイス  Ｐ０［３］と、Ｐ０［３］のソースに接続されたソース、Ｐ０［３］のドレインに接続されたドレイン、およびＰ０［３］のゲートに供給される第４の制御信号の論理補数を受け取るゲートを有するＮＭＯＳデバイス  Ｎ０［３］とを含む。第１、第２、第３および第４の制御信号の論理補数は、例えば、インバータＩＯ［０］、ＩＯ［１］ＩＯ［２］およびＩＯ［３］それぞれによって生成することができ、あるいは制御信号と共に外部からスイッチング回路２０１に供給することもできる。
【００２２】
ＭＯＳデバイスは本質的に対称形であり、したがって双方向性であるので、ＭＯＳデバイスにおいてソースおよびドレインの呼称を割り当てることは実質的に任意であることを理解されたい。したがって、ソースおよびドレインは、本明細書ではおおまかにそれぞれ第１および第２のソース／ドレインと呼ぶことがあり、この場合「ソース／ドレイン」は、こうした意味合いでソースまたはドレインを指す。
【００２３】
スイッチング回路２０１はさらに、０ボルト（例えばグランド）でもよい所定の電圧レベルにワード・ラインＷＬ［３：０］それぞれを設定するために、本明細書ではデバイスＮ１［３：０］と呼ぶこともある複数のＮＭＯＳプルダウン・デバイス  Ｎ１［３］、Ｎ１［２］、Ｎ１［１］およびＮ１［０］を含むことができる。デバイスＮＩ［３：０］は、好ましくは、トランスミッション・ゲート２０４〜２０７を活性化するために使用されたのと同じ制御信号によって活性化される。詳細には、デバイスＮ１［３］のドレインがワード・ラインＷＬ［３］に接続し、Ｎ１［３］のソースがグランドまたは別の電圧源に接続し、Ｎ１［３］のゲートが、トランスミッション・ゲート２０４内のデバイスＰ０［３］のゲートに接続されて第４の制御信号を受け取るように適合される。デバイスＮ１［２］のドレインがワード・ラインＷＬ［２］に接続し、Ｎ１［２］のソースがグランドまたは別の電圧源に接続し、Ｎ１［２］のゲートが、トランスミッション・ゲート２０５内のデバイスＰ０［２］のゲートに接続されて第３の制御信号を受け取るように適合される。デバイスＮ１［１］のドレインがワード・ラインＷＬ［１］に接続し、Ｎ１［１］のソースがグランドまたは別の電圧源に接続し、Ｎ１［１］のゲートが、トランスミッション・ゲート２０６内のデバイスＰ０［１］のゲートに接続されて第２の制御信号を受け取るように適合される。デバイスＮ１［０］のドレインがワード・ラインＷＬ［０］に接続し、Ｎ１［０］のソースがグランドまたは別の電圧源に接続し、Ｎ１［０］のゲートが、トランスミッション・ゲート２０７内のデバイスＰ０［０］のゲートに接続されて第１の制御信号を受け取るように適合される。一代替実施形態では、ノードＮ１におけるドライバ２０２への入力と、ノードＮ３、Ｎ４、Ｎ５およびＮ６におけるスイッチング回路２０１への制御入力との間の相対的タイミングに応じて、プルダウン・デバイスＮ１［３：０］を使用するのではなくドライバをまた使用して、メモリ・アクセスの後にワード・ラインをグランド電位に戻すことができる。
【００２４】
上述のように、スイッチング回路２０１は、所与のメモリ・アクセス時に、どのワード・ラインがトランスミッション・ゲートのうちの対応するものを介してドライバ２０２と接続されるべきかを選択的に制御するように動作可能である。メモリ・アクセス時、好ましくは各ワード・ラインのうち１つだけがドライバ２０２に接続され、したがって、その対応するトランスミッション・ゲートを介してアクセスされていないワード・ラインは、実質的に浮動状態になる。不定の電圧レベルにあるワード・ラインにより生じるおそれのある問題を防止するために、デバイスＮ１［３：０］が活性状態になり、それによって、それぞれのデバイスＮ１［３：０］に接続された対応するトランスミッション・ゲートが、メモリ・アクセスとメモリ・アクセスの間の場合のようにディスエーブルされると、それぞれのワード・ラインが所定の電圧レベル（例えば０ボルト）に設定される。メモリ・アクセスとメモリ・アクセスの間は、トランスミッション・ゲート２０４、２０５、２０６、２０７それぞれの両側が同じ電圧レベルに設定される。この結果、スイッチング回路２０１内の漏洩電流経路がなくなり、そのためスイッチング回路は、漏洩電流を実質的に消費しないようになる。
【００２５】
ワード・ライン・ドライバ回路２００内の、複数のトランスミッション・ゲート２０４、２０５、２０６、２０７を駆動する単一のドライバ２０２は、依然として主要な漏洩電流の源になっている。しかし、ドライバの数が、少なくとも一緒にひとまとめにされるワード・ラインの数で除したものに低減されるので、全体の漏洩電流も実質的に同じ数で除したものに低減される。例えば、説明的なワード・ライン・ドライバ回路２００のように、４つのワード・ラインが一緒にひとまとめにされて１つのドライバが４つのトランスミッション・ゲートを駆動する場合には、全体の漏洩電流は、ひとまとめにしないで４つ別々のドライバを使用した場合の漏洩電流の４分の１になり、それによって約７５パーセントの漏洩電流低減が実現する。ワード・ライン・ドライバは通常、漏洩電流を低減するために最小よりも長いチャネル長を使用し、あるいは高閾値のインプラントを使用するので、最小チャネル長および最小閾値を利用できる直列トランスミッション・ゲートを駆動経路内に追加することで、この手法を使用することによる性能への影響が著しく低減する。さらに、トランスミッション・ゲートを追加することによる性能への影響の一部を補償するために、ドライバ２０２内のインバータＩ１のサイズを大きくしてもなお、その漏洩電流の全体的な低減を維持することができる。
【００２６】
トランスミッション・ゲート２０４、２０５、２０６および２０７を選択的に活性化するための制御信号は、好ましくは、ワード・ライン・ドライバ回路２００に含まれる制御回路２０３によって、ワード・ライン・ドライバ回路に供給されるアドレス信号の第２の組の関数として生成される。アドレス信号の第２の組は、好ましくは、アドレス信号の第１の組、すなわち信号ＷＤＥＣＢおよびＷＤＥＣＣ、ならびにアドレス信号  ＷＤＥＣＡ［３］、ＷＤＥＣＡ［２］、ＷＤＥＣＡ［１］およびＷＤＥＣＡ［０］を含み、それぞれが、選択されるアクセスすべきワード・ラインに一意に関連付けられている。本発明の代替実施形態では、アドレス信号の第１および第２の組は、互いに排他的な信号を含むことができる。アドレス信号  ＷＤＥＣＡ［３］、ＷＤＥＣＡ［２］、ＷＤＥＣＡ［１］およびＷＤＥＣＡ［０］は、本明細書ではまとめてＷＤＥＣＡ［３：０］と呼ぶこともあり、好ましくは、前にデコードされた２つのワード・アドレス・ビットによって生成される。所与のメモリ・アクセス中、組み合わされたワード・ラインの群と関連付けられた信号ＷＤＥＣＡ［３：０］のうち１つだけが活性状態（例えば論理ハイ「１」）になる。メモリ・アクセスとメモリ・アクセスの間は、信号ＷＤＥＣＡ［３：０］が、好ましくは不活性状態（例えば論理ロー「０」）である。
【００２７】
制御回路２０３は、複数の３入力ＮＡＮＤゲート  ＮＤ０［３］、ＮＤ０［２］、ＮＤ０［１］およびＮＤ０［０］を含み、これらは本明細書ではまとめてＮＤ０［３：０］と呼ぶこともあるが、それぞれのＮＡＮＤゲートが論理ＡＮＤ関数を与える。ＮＡＮＤゲート  ＮＤ０［３：０］それぞれの第１の入力端子はアドレス信号ＷＤＥＣＢを受け取り、ＮＡＮＤゲート  ＮＤ０［３：０］それぞれの第２の入力端子はアドレス信号ＷＤＥＣＣを受け取り、ＮＡＮＤゲート  ＮＤ０［３：０］の第３の入力端子は、アドレス信号ＷＤＥＣＡ［３：０］のうちの対応するものをそれぞれ受け取るように適合されている。ＮＡＮＤゲート  ＮＤ０［３：０］のそれぞれは、トランスミッション・ゲートのうちの対応するものを選択的に活性化させる制御信号のそれぞれ１つを生成するように動作する。詳細には、ＮＡＮＤ  ＮＤ０［０］は、トランスミッション・ゲート２０７を活性化する制御信号をノードＮ３で生成し、ＮＡＮＤ  ＮＤ０［１］は、トランスミッション・ゲート２０６を活性化する制御信号をノードＮ４で生成し、ＮＡＮＤ  ＮＤ０［２］は、トランスミッション・ゲート２０５を活性化する制御信号をノードＮ５で生成し、ＮＡＮＤ  ＮＤ０［３］は、トランスミッション・ゲート２０４を活性化する制御信号をノードＮ６で生成する。制御回路２０３は、より少ない数または多い数のワード・ラインが組み合わされた場合の制御信号を供給するように容易に変更できることを理解されたい。例えば、制御回路２０３は、上記の教示から当業者には明らかになるように、使用されるアドレス信号の数をＷＤＥＣＡ［３：０］からＷＤＥＣＡ［７：０］に拡張することによって、８つのワード・ラインをサポートするように変更することができる。
【００２８】
例としてのみ、また一般性を失わずに、アクセスでワード・ラインＷＬ［２］を選択する際のワード・ライン・ドライバ回路２００の動作を考える。メモリ・アクセス中、アドレス信号ＷＤＥＣＡ［２］は論理ハイ・レベル（例えば「１」）であり、アドレス信号ＷＤＥＣＡ［０］、ＷＤＥＣＡ［１］およびＷＤＥＣＡ［３］は、それぞれ論理ロー・レベル（例えば「０」）である。ＷＤＥＣＡ［０］、ＷＤＥＣＡ［１］およびＷＤＥＣＡ［３］がローであると、ＮＡＮＤゲート  ＮＤ０［０］、ＮＤ０［１］およびＮＤ０［３］のそれぞれの出力は論理ハイ・レベルであり（信号ＷＤＥＣＢおよびＷＤＥＣＣにかかわらず）、それによって、対応するトランスミッション・ゲート２０７、２０６および２０４がディスエーブルされ、プルダウン・デバイスＮ１［０］、Ｎ１［１］およびＮ１［３］がオンになる。デバイスＮ１［０］、Ｎ１［１］およびＮ１［３］が活性状態では、ワード・ラインＷＬ［０］、ＷＬ［１］およびＷＬ［３］はグランドに設定される（例えば０ボルト）。
【００２９】
アドレス信号ＷＤＥＣＢおよびＷＤＥＣＣは、メモリ・アクセス中は論理ハイ・レベルである。この結果ドライバ２０２は、論理ハイのワード・ライン信号をノードＮ２に生成する。しかし、この活性ハイのワード・ライン信号は、ワード・ラインＷＬ［０］、ＷＬ［１］およびＷＬ［３］までは導かれない。というのは、それぞれに対応するトランスミッション・ゲート２０７、２０６および２０４がディスエーブルされているからである。信号ＷＤＥＣＡ［２］、ＷＤＥＣＢおよびＷＤＥＣＣすべてが論理ハイ・レベルにあると、ＮＡＮＤ  ＮＤ０［２］は論理ロー・レベルをノードＮ５に生成し、それによって、対応するトランスミッション・ゲート２０５をイネーブルし、プルダウン・デバイスＮ１［２］をオフにする。トランスミッション・ゲート２０５が活性状態になると、ドライバ２０２で生成された活性ハイのワード・ライン信号は、ワード・ラインＷＬ［２］まで導かれる。
【００３０】
メモリ・アクセスとメモリ・アクセスの間（例えば、メモリ・アクセスが完了した後）は、アドレス信号ＷＤＥＣＡ［３：０］、ＷＤＥＣＢおよびＷＤＥＣＣは論理ロー・レベルに戻り、それによって、すべてのトランスミッション・ゲート２０４、２０５、２０６、２０７がディスエーブルされ、すべてのプルダウン・デバイスＮＤ１［３：０］が活性化される。同様に、ドライバ２０２は、論理ロー・レベルのワード・ライン信号をノードＮ２に生成する。上述のように、それぞれのトランスミッション・ゲートの両ノードが、メモリ・アクセスとメモリ・アクセスの間は同じ電圧レベルに保持されるので、スイッチング回路２０１を通り抜ける漏洩電流経路がなく、唯一の漏洩電流の源はドライバ２０２に帰することになる。
【００３１】
本発明の技法の少なくとも一部分は、集積回路内で実施することができる。集積回路の形成においては、一般に同一のダイが繰返しパターンの形で半導体ウェハの表面に製造される。各ダイは、本明細書に記載のデバイスを含むとともに、他の構造物および／または回路を含むことができる。個々のダイは、ウェハから切断すなわちダイシングされてから、集積回路としてパッケージされる。どのようにウェハをダイシングし、ダイをパッケージして集積回路を生産するかは、当業者には周知であろう。そのようにして製造された集積回路は、本発明の一部と考えられる。
【００３２】
図３は、本発明の別の実施形態により形成された、少なくとも１つの集積回路３０２を含む例示的なシステム３００を示す。集積回路３０２は、埋込みメモリ・アレイ３０４と、このメモリ・アレイに接続されたワード・ライン・ドライバ回路３０６とを含む。ワード・ライン・ドライバ回路３０６は、例えば、図２に示し上記で説明したワード・ライン・ドライバ回路２００を含むことができる。
【００３３】
本発明による集積回路は、埋め込まれたメモリまたは埋め込まれていないメモリを使用するどんな応用例および／または電子システムにおいても使用することができる。本発明の技法を実施するのに適したシステムには、それだけには限らないが、パーソナル・コンピュータ、通信ネットワーク、電子計測器（例えば自動試験装置（ＡＴＥ））、インターフェース・ネットワークなどが含まれる。このような集積回路を組み込んだシステムは、本発明の一部と考えられる。本明細書で提示した本発明の教示を考えれば当業者なら、本発明の技法の他の実施および応用例を企図することができよう。
【００３４】
本発明の説明的な実施形態を添付の図面を参照して本明細書で説明してきたが、本発明が当のそれら実施形態に限定されないこと、ならびに当業者によればそれらに他の様々な変更および改変を添付の特許請求の範囲から逸脱せずに加えることができることを理解されたい。
【図１】
2010538405.tif 000003
【図２】
2010538405.tif 000004
【図３】
2010538405.tif 000005
【手続補正書】
【提出日】平成22年6月10日(2010.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリ・セルと、前記メモリ・セルに選択的にアクセスするように前記メモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイ内で使用するワード・ライン・ドライバ回路であって、
前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第１の組の関数としてワード・ライン信号を生成するように適合されたドライバと、
前記複数のワード・ラインのそれぞれ１つに接続された複数の出力ノードを有し、かつ前記ドライバの出力端子に接続され前記ワード・ライン信号を受け取るように適合された入力ノードを有するスイッチング回路とを含み、前記スイッチング回路は、メモリ・アクセス中に前記ワード・ライン信号を少なくとも１つの制御信号の関数として前記ワード・ラインのうちの選択されたものまで導くように動作し、さらに、
所与の１対のメモリ・アクセスの間では、前記スイッチング回路の前記出力ノードおよび前記入力ノードが所定の同じ電圧レベルに保持され、それによって前記スイッチング回路内の漏洩電流経路が実質的になくなる、ワード・ライン・ドライバ回路。
【請求項２】
前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第２の組の関数として少なくとも１つの制御信号を生成するように動作する制御回路をさらに含む、請求項１に記載のワード・ライン・ドライバ回路。
【請求項３】
前記制御回路が複数の制御信号を生成するように動作し、前記制御回路は複数の論理ＡＮＤ関数要素を含み、前記ＡＮＤ関数要素のそれぞれが、アドレス信号の前記第２の組の少なくとも部分集合を受け取るように動作し、アドレス信号の前記第２の組の前記部分集合内の少なくとも１つのアドレス信号がそれぞれのＡＮＤ関数要素のそれぞれに対して一意であり、そして、前記ワード・ラインのうちの対応するものを選択的に活性化するよう、前記ＡＮＤ関数要素のそれぞれが前記複数の制御信号のそれぞれ１つを生成する、請求項２に記載のワード・ライン・ドライバ回路。
【請求項４】
前記制御回路が複数の制御信号を生成するように動作し、前記制御回路は複数の３入力論理ＮＡＮＤゲートを含み、前記ＮＡＮＤゲートそれぞれの第１の入力端子がアドレス信号の前記第２の組内の前記アドレス信号のうち第１のアドレス信号を受け取り、前記ＮＡＮＤゲートのそれぞれの第２の入力端子がアドレス信号の前記第２の組内の前記アドレス信号のうち第２のアドレス信号を受け取り、前記ＮＡＮＤゲートそれぞれの第３の入力端子がアドレス信号の前記第２の組内の前記アドレス信号のうち一意のアドレス信号を受け取り、そして、前記ＮＡＮＤゲートがその出力端子に前記複数の制御信号のそれぞれ１つを前記ＮＡＮＤゲートへのそれぞれの入力の関数として生成する、請求項２に記載のドライバ回路。
【請求項５】
前記制御回路が複数の制御信号を生成するように動作し、前記スイッチング回路が複数のスイッチ要素を含み、前記スイッチ要素のそれぞれが、前記ワード・ラインのうちの対応するものに第１のノードで接続されて、前記ワード・ライン信号を第２のノードで受け取り、そして、前記スイッチ要素のそれぞれが前記制御信号のうちの対応するものによって選択的に活性化される、請求項１に記載のワード・ライン・ドライバ回路。
【請求項６】
前記スイッチング回路がさらに複数のトランジスタ・デバイスを含み、前記トランジスタ・デバイスのそれぞれが、前記ワード・ラインのうちの対応するものに接続され、前記ワード・ラインがアクセスされていないときに前記それぞれのワード・ラインを所定の電圧レベルに選択的に接続するように動作する、請求項１に記載のワード・ライン・ドライバ回路。
【請求項７】
前記ドライバが、
アドレス信号の第１の組を受け取り、デコードされたアドレス信号をその関数として生成するように動作するデコーダ回路と、
前記デコーダ回路に接続された入力端子と、前記デコードされたアドレス信号の関数として前記ワード・ライン信号を生成する出力端子とを有するインバータとを含む、請求項１に記載のワード・ライン・ドライバ回路。
【請求項８】
前記スイッチング回路が、
複数のトランスミッション・ゲートと複数のスイッチデバイスとを含み、前記複数のトランスミッション・ゲートの各々が、その第１のノードで、前記ワード・ラインのうちの対応するものと接続され、そして、前記複数のスイッチングデバイスの各々が、前記トランスミッション・ゲートのうちの対応するものの前記第１のノードに接続され、前記ワード・ラインのうちの対応するものを、そこに接続されたトランスミッション・ゲートがディスエーブルされたときに、所定の電圧レベルに選択的に接続するように動作するものであり、
前記ドライバの前記出力端子が、前記複数のトランスミッション・ゲートのそれぞれの第２のノードに接続され、前記ワード・ラインのうちの選択されたものを前記トランスミッション・ゲートのうちの対応するものを介して活性化するために、アドレス信号の第１の組を受け取るように適合されており、
前記ワード・ライン・ドライバ回路がさらに、複数の制御信号を生成するように動作する制御回路を含み、前記制御信号のそれぞれが前記トランスミッション・ゲートのそれぞれ１つを選択的にイネーブルし、前記制御回路が、アドレス信号の第２の組を受け取り、その関数として前記制御信号を生成するように動作する、請求項１に記載のワード・ライン・ドライバ回路。
【請求項９】
請求項１による少なくとも１つのワード・ライン・ドライバ回路を含む集積回路。
【請求項１０】
漏洩電流が低減されたシステムであって、
複数のメモリ・セルと、前記メモリ・セルに選択的にアクセスするように前記メモリ・セルに結合された複数のワード・ラインとを含むメモリ・アレイ、及び、
前記メモリ・アレイに結合された少なくとも１つのワード・ライン・ドライバ回路を含み、前記ワード・ライン・ドライバ回路が、
前記ワード・ライン・ドライバ回路で受け取られたアドレス信号の第１の組の関数としてワード・ライン信号を生成するように適合されたドライバと、
前記複数のワード・ラインのそれぞれ１つに接続された複数の出力ノードを有し、かつ前記ドライバの出力端子に接続され前記ワード・ライン信号を受け取るように適合された入力ノードを有するスイッチング回路とを含み、前記スイッチング回路は、メモリ・アクセス中に前記ワード・ライン信号を少なくとも１つの制御信号の関数として、前記ワード・ラインのうちの選択されたものに導くように動作し、そして、
所与の１対のメモリ・アクセスの間では、前記スイッチング回路の前記出力ノードおよび前記入力ノードが所定の同じ電圧レベルに保持され、それによって前記スイッチング回路内の漏洩電流経路が実質的になくなる、システム。
【国際調査報告】
2010538405.tif 000006
2010538405.tif 000007