(57)【要約】フィン電界効果トランジスタを製造するための方法とシステムが提供される。より具体的には、一実施形態では、基板（160）の上に窒化物の層（164）を堆積するステップ（134）と、壁の位置を画定するために窒化物の層（164）の上にフォトリソグラフィーマスクを適用するステップ（136）と、壁を作るために窒化物の層（164）をエッチングするステップ（138）と、フォトリソグラフィーマスクを除去するステップ（140）と、壁に隣接するスペーサー層を堆積するステップ（142）と、壁に隣接するスペーサー（170）を作るためにスペーサー層をエッチングし、スペーサー（170）と壁は基板（160）の第一の部分を覆う、ステップ（144）と、トレンチ（171）を作るためにスペーサー（170）によって覆われていない基板（160）の第二の部分をエッチングするステップと、を含む方法が提供される。
2010502009.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に窒化物の層を堆積するステップと、
壁の位置を画定するために前記窒化物の層の上にフォトリソグラフィーマスクを配置するステップと、
前記壁を作るために前記窒化物の層をエッチングするステップと、
前記フォトリソグラフィーマスクを除去するステップと、
前記壁に隣接するスペーサー層を堆積するステップと、
前記壁に隣接するスペーサーを作るために前記スペーサー層をエッチングし、前記スペーサーと前記壁は前記基板の第一の部分を覆う、ステップと、
トレンチを作るために、前記スペーサーによって覆われていない前記基板の第二の部分をエッチングするステップと、
を含む方法。
【請求項２】
前記スペーサー層を堆積するステップは、オルトケイ酸テトラエチルシリコンの層を堆積するステップを含む、請求項１に記載の方法。
【請求項３】
前記トレンチを誘電材料で充填するステップを含む、請求項１に記載の方法。
【請求項４】
前記トレンチを充填するステップは、前記トレンチをスピンオン誘電体で充填するステップを含む、請求項３に記載の方法。
【請求項５】
前記基板の前記第一の部分の一部を露出するために、前記窒化物の層をエッチングするステップを含む、請求項３に記載の方法。
【請求項６】
チャネルを作るために、前記基板の前記第一の部分の前記露出された部分をある深さまでエッチングするステップを含む、請求項５に記載の方法。
【請求項７】
前記誘電材料を前記基板とおおよそ同じ深さまでエッチングするステップを含む、請求項６に記載の方法。
【請求項８】
前記誘電材料を前記基板とおおよそ同じ深さまでエッチングするステップは、フィンを作るステップを含む、請求項７に記載の方法。
【請求項９】
前記フィンを作るステップは、前記基板の上面より下に埋め込まれたフィンを作るステップを含む、請求項８に記載の方法。
【請求項１０】
前記誘電材料を前記基板とおおよそ同じ深さまでエッチングするステップは、第一のフィンと第二のフィンを作るステップを含む、請求項７に記載の方法。
【請求項１１】
前記基板の前記第一の部分の前記露出された部分をエッチングするステップは、前記第一のフィンの第一の壁と、前記第二のフィンの第一の壁を作るステップを含む、請求項７に記載の方法。
【請求項１２】
前記基板上に堆積されたゲートを形成するステップを含む、請求項７に記載の方法。
【請求項１３】
フィンの上にゲートを形成するステップを含む、請求項７に記載の方法。
【請求項１４】
フォトリソグラフィーマスクを使用せずに、フィンの第一の壁を作るために第一のエッチングを行うステップと、
前記フィンの第二の壁を作るために第二のエッチングを行うステップと、
前記フィンの上にゲートを堆積し、前記ゲートは前記第二のエッチングの後に堆積される、ステップと、
を含む、フィンとゲートを含むトランジスタの製造方法。
【請求項１５】
前記第一のエッチングを行うステップは、基板の上面よりも下に埋め込まれた前記フィンの前記第一の壁を作るステップを含む、請求項１４に記載の方法。
【請求項１６】
前記方法は単一ゲートを含むトランジスタを製造するステップを含む、請求項１４に記載の方法。
【請求項１７】
前記第一のエッチングを行うステップは、別のフィンの第一の壁を作る、請求項１４に記載の方法。
【請求項１８】
基板内のトレンチと、
エッチングプロセスによって形成されるチャネルを含む、前記トレンチによって部分的に画定される前記基板からの露出部と、
前記トレンチの第一の側面上の前記露出部の上面の上に配列された第一のスペーサーと、
前記トレンチの第二の側面上の前記露出部の前記上面の上に配列された第二のスペーサーとを含み、
前記第一のスペーサーと前記第二のスペーサーは前記エッチングプロセス中に前記露出部をマスクするように構成される、
構造。
【請求項１９】
前記チャネルはフィンの壁を画定する、請求項１８に記載の構造。
【請求項２０】
前記第一のスペーサーはオルトケイ酸テトラエチルシリコンを含む、請求項１８に記載の構造。
【請求項２１】
前記露出部の前記上面は、前記基板の前記上面より下に埋め込まれる、請求項１８に記載の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概して電子デバイスに関し、より具体的には、フィン電界効果トランジスタ（“FETs”）とそれを製造するためのプロセスに関する。
【背景技術】
【０００２】
この節は、下記に記載および／または請求される、本発明の様々な態様に関連し得る技術の様々な態様を読者に紹介することを意図する。この考察は、本発明の様々な態様のよりよい理解を容易にするために、読者に背景情報を提供する上で役立つと考えられる。従って、当然のことながらこれらの記述はこの観点で読まれるべきであり、先行技術の承認として読まれるべきではない。
【０００３】
集積回路は、事実上あらゆる電子デバイスで見られる。例えば、マイクロプロセッサやデジタルメモリチップなどの集積回路は、コンピュータ、携帯電話、電子レンジなどの製品に存在する。半世紀以上前に最初に導入されて以来、集積回路は徐々に縮小化し、ますます稠密化している。密度の増加は、小さなチップが大きなチップと同じ機能を果たすことができることを含む、多数の効果をもたらす。さらに、小さなサイズは電力消費を減らしながら性能を向上させる。具体的には、サイズが小さいほど電気路が短くなり、速いスイッチング速度で低電力論理を使用することができる。しかしながら、徐々に小さな構造サイズをチップ上に実現すること、ひいては小さなチップを製造することは、標準的な製造技術の物理的制約に達していることを少なくとも一因として、ますます困難でコストがかかるものになっている。従って、サイズだけでなくコストをさらに削減するために、新たな改良されたプロセスが絶えず提案されている。
【０００４】
典型的には、集積回路製造プロセスは、１）パターニング、２）材料付加、および３）材料除去という少なくとも三つの主要プロセスを含む。パターニングプロセスは、主にフォトリソグラフィーマスクもしくは他の形のマスクを利用することによって実現される。パターニングプロセスを通して、最終的に集積回路のトランジスタやトレースなどのコンポーネントとなる、様々な領域が画定される。材料付加のプロセスは、多層を作り出すために基板上に材料を堆積もしくは成長させることを含む。材料除去のプロセスは、一般的にエッチングプロセスを含む。様々な構造を形成するために、マスクによって画定された領域内の材料がエッチングプロセスを通して除去される。
【０００５】
フィン電界効果トランジスタ（“フィンFET”）は、基板からほぼ垂直にのびるフィン（例えば細長い半導体部材）の周囲に作られる金属酸化膜半導体FET（“MOSFET”）の一種である。典型的には、ゲートがコンフォーマルにフィンの片側を這い上がり、頂上を越えて、フィンの反対側に下っていくことによって、ゲートがフィンを横切っている。一般的に、ソースとドレインがフィン内のゲートの両側に位置する。動作時は、ゲートを選択的に活性化することによって、ソースとドレインの間のフィンを流れる電流が制御される。
【０００６】
有利なことに、フィンFETは従来の相補型金属酸化膜半導体（“CMOS”）トランジスタよりも著しく速いスイッチングタイムと高い電流密度を有することがある。加えて、フィンFETはまた、一般的にチャネル電圧のより良い制御を提供し、短チャネル効果に対する高い抵抗を示すことが、当業者にはわかるだろう。不都合なことに、フィンFETを製造するために利用される反復ステップの回数は、従来のCMOSプロセスの回数を超えることがあり、集積回路製造においては、製造プロセスにおける反復ステップの回数は、一般的に製造コストに直接関連する。従って、フィンFET製造において利用されるステップの回数を
減らすことが望ましい。
【発明の概要】
【０００７】
本明細書に発明の概要に該当する記載無し。
【図面の簡単な説明】
【０００８】
本発明の効果は、以下の詳細な説明を読み、図面を参照することで明らかとなるだろう。
【図１】本技法の実施形態に従うプロセッサベースシステムのブロック図を図示する。
【図２】本技法の実施形態に従うメモリサブシステムを図示する。
【図３】本技法の実施形態に従うメモリモジュールを図示する。
【図４】本技法の実施形態に従う製造プロセスを図示するフローチャートを図示する。
【図５】本技法の実施形態に従う活性領域の準備とスペーサー形成のための技法を図示するフローチャートを図示する。
【図６】本技法の実施形態に従う図４および５の製造プロセスをさらに図示する図である。
【図７】本技法の実施形態に従う図４および５の製造プロセスをさらに図示する図である。
【図８】本技法の実施形態に従う図４および５の製造プロセスをさらに図示する図である。
【図９】本技法の実施形態に従う図４および５の製造プロセスをさらに図示する図である。
【図１０】本技法の実施形態に従う図４および５の製造プロセスをさらに図示する図である。
【図１１】本技法の実施形態に従う図４および５の製造プロセスをさらに図示する図である。
【図１２】本技法の実施形態に従う図４および５の製造プロセスをさらに図示する図である。
【図１３】本技法の実施形態に従う図４および５の製造プロセスをさらに図示する図である。
【図１４】本技法の実施形態に従う図４および５の製造プロセスをさらに図示する図である。
【発明を実施するための形態】
【０００９】
本発明の一つ以上の特定の実施形態が下記に記載される。これらの実施形態の簡潔な記載を提供するために、実際の実装の全特徴が明細書に記載されるわけではない。当然のことながら、そのような任意の実際の実装の開発においては、任意のエンジニアリングや設計プロジェクトにおけるように、実装毎に異なり得る、システム関連およびビジネス関連の制約の順守といった、開発者特有の目標を実現するために、多数の実装特有の決定がなされなければならない。さらに、当然のことながら、そのような開発努力は複雑で時間のかかるものとなり得るが、それでも本開示の利益を得る当業者にとっては、設計、加工、製造の日常業務となる。
【００１０】
次に述べられる実施形態のいくつかは、フィン電界効果トランジスタ（“FETs”）の製造を容易にし得る。下記に詳細に記載されるように、一実施形態に従って、フィンとゲートを含むトランジスタを製造する方法が提供され、この方法は、フィンの第一の壁を作るために第一のエッチングを行い、エッチングの位置はフォトリソグラフィーマスクによって画定されないステップと、フィンの第二の壁を作るために第二のエッチングを行うステップと、フィンに隣接するゲートを堆積し、ゲートは第二のエッチング後に堆積されるステップと、を含む。従って、以下の考察は本プロセスの実施形態に従うデバイスとプロセ
スフローを記載する。デバイスとプロセスフローの観点からこの実施形態を扱う前に、本技法の実施形態に従う例示的なシステムが記載される。
【００１１】
図面について見ると、図１は、概して参照数字10で示されるプロセッサベースシステムの一実施形態を図示する。下記に説明されるように、システム10は本技法の実施形態に従って製造される様々な電子デバイスを含み得る。システム10は、コンピュータ、ポケットベル、携帯電話、電子手帳、制御回路などといった様々な種類のいずれであってもよい。典型的なプロセッサベースシステムでは、マイクロプロセッサなどの一つ以上のプロセッサ12がシステム10内のシステムの機能と要求の処理を制御する。プロセッサ12およびシステム10の他のサブコンポーネントは、次に説明されるように、本技法の実施形態に従って製造される構造を含み得る。
【００１２】
システム10は通常は電源14を含む。例えば、システム10が携帯用システムである場合、電源14は燃料電池、永久バッテリー、交換式バッテリー、および／または充電式バッテリーを有利に含んでもよい。電源14は、例えばシステム10を壁コンセントに差し込めるように、ACアダプタもまた含んでもよい。電源14は、例えばシステム10を車両のシガレットライターに差し込めるように、DCアダプタもまた含んでもよい。
【００１３】
システム10が行う機能によって、様々な他のデバイスがプロセッサ12に結合し得る。例えば、ユーザーインターフェース16がプロセッサ12に結合し得る。ユーザーインターフェース16は、例えばボタン、スイッチ、キーボード、ライトペン、マウス、デジタイザおよびスタイラス、ならびに／または音声認識システムを含んでもよい。ディスプレイ18もまたプロセッサ12に結合し得る。ディスプレイ18は、例えばLCD、SEDディスプレイ、CRTディスプレイ、DLPディスプレイ、プラズマディスプレイ、OLEDディスプレイ、LED、および／またはオーディオディスプレイを含んでもよい。さらに、RFサブシステム／ベースバンドプロセッサ20もまたプロセッサ12に結合し得る。RFサブシステム／ベースバンドプロセッサ20は、RF受信機とRF送信機（図示せず）に接続されるアンテナを含んでもよい。一つ以上の通信ポート22もまたプロセッサ12に結合し得る。通信ポート22は、例えばモデム、プリンタ、コンピュータなどの一つ以上の周辺デバイス24に、または、ローカルエリアネットワーク、リモートエリアネットワーク、イントラネット、もしくはインターネットなどのネットワークに結合するように構成されてもよい。
【００１４】
プロセッサ12は一般的に、メモリ内に記憶されたソフトウェアプログラムを実行することによってシステム10を制御する。メモリは、様々なプログラムを記憶してその実行を容易にするために、プロセッサ12に動作可能なように結合する。例えば、プロセッサ12は、ダイナミックランダムアクセスメモリ（“DRAM”）および／またはスタティックランダムアクセスメモリ（“SRAM”）を含み得る揮発性メモリ26に結合し得る。動的にロードされるアプリケーションとデータを記憶することができるよう、揮発性メモリ26は一般的に大きい。下記にさらに記載されるように、揮発性メモリ26は本発明の実施形態に従って構成され得る。
【００１５】
プロセッサ12は不揮発性メモリ28にも結合し得る。不揮発性メモリ28は、揮発性メモリ26と併用される、EPROMなどのリードオンリーメモリ（“ROM”）および／またはフラッシュメモリを含んでもよい。ROMのサイズは通常、任意の必要なオペレーティングシステム、アプリケーションプログラム、固定データを記憶するためにちょうど十分な大きさであるように選択される。加えて、不揮発性メモリ28は、テープやディスクドライブメモリなどの高容量メモリを含んでもよい。下記でより詳細に説明されるように、別の例として、不揮発性メモリ28もまた、本技法の実施形態に従って製造される電子デバイスを含み得る。
【００１６】
図２は、揮発性メモリ26などのメモリサブシステムの一部分の一実施形態のブロック図を大まかに図示する。メモリコントローラ30は、一般的に揮発性メモリ26内の記憶装置へのアクセスを容易にするために設けられる。メモリコントローラ30は、プロセッサ12などの一つ以上のプロセッサを介して、周辺デバイス24などの周辺デバイスを介して、および／または他のシステム（図示せず）を介して、記憶装置にアクセスする要求を受信し得る。メモリコントローラ30は、一般的に、メモリデバイスへの要求の実行を促進し、メモリデバイスとの設定情報を含む情報の交換を調整するという役割を担う。
【００１７】
メモリサブシステムは複数のスロット32-46を含み得る。各スロット32-46は、デュアルインラインメモリモジュール（“DIMM”）などのメモリモジュールを、一つ以上のメモリバスを介して、メモリコントローラ30に動作可能なように結合するように構成される。一般的に各DIMMは、図３を参照して下記にさらに記載されるように、データを記憶することができるDRAMデバイスなどの複数のメモリデバイスを含む。下記にさらに記載されるように、各DIMMはモジュールの両側に多数のメモリデバイスを持つ。モジュールの両側は“ランク”と称されることがある。従って、例示的な各スロット32-46は二つのランクを持つ単一のDIMMを受けるように構成される。例えば、スロット32はランク32Aと32Bを持つDIMMを受けるように構成され、スロット34はランク34Aと34Bを持つDIMMを受けるように構成されるなど。この例示的な実施形態では、8個のメモリスロット32-46の各々は、下記にさらに記載され図３に関して最もよく図示されるように、各ランク32A/B-46A/Bの上に8個の個別メモリデバイスを含むモジュールを支持することができる。
【００１８】
図２を再度参照すると、メモリバスは、DIMM上の各メモリデバイスとメモリコントローラ30の間でのデータの交換を容易にするために、メモリデータバス48を含み得る。メモリデータバス48は複数のシングルビットデータバス、もしくは伝送線を含み、各々はメモリコントローラ30からメモリデバイスに結合している。揮発性メモリ26の一実施形態では、メモリデータバス48は64個の個別データバスを含み得る。さらに、メモリデータバス48は、ECCエラー検出訂正に使用され得る、各メモリランク32A/B-46A/Bへの一つ以上の個別バスを含み得る。当業者に理解され得るように、メモリデータバス48の個別バスは、システム10の構成と性能によって変わる。
【００１９】
揮発性メモリ26はコマンドバス50も含み、そのコマンドバス上では、例えばコマンドアドレス（CA）、行アドレスセレクト（RAS#）、列アドレスセレクト（CAS#）、ライトイネーブル（WE#）、バンクアドレス（BA）、チップセレクト（CS#）、クロックイネーブル（CKE）、およびオンダイターミネーション（ODT）などのアドレス情報が、対応する要求に対して供給され得る。さらに、コマンドバス50は起動時の設定情報の交換を容易にするためにも使用され得る。メモリデータバス48と同様に、コマンドバス50は複数の個別コマンドバスから構成され得る。この実施形態では、コマンドバス50は20個の個別バスを含み得る。メモリデータバス48を参照して前述したように、システム構成によって様々な実施形態がコマンドバス50に実装されてもよい。
【００２０】
図３は、メモリスロット32-46（図２）のうちの一つに挿入され得るDIMMなどのメモリモジュール52の一実施形態を図示する。この例示的な図では、メモリモジュール52の片側が図示され、概してランク52Aと示される。前述のように、メモリモジュール52は二つのランク52Aと52Bを含み得る。ランク52Aは、情報を記憶するために使用され得る、ダイナミックランダムアクセスメモリ（DRAM）デバイスなどの複数のメモリデバイス56A-56Hを含む。理解されるように、メモリモジュール52の反対側の第二の側面（52B、図示せず）もまた多数のメモリデバイスを含む。メモリモジュール52は、メモリスロット32-46のうちの一つへのメモリモジュール52の機械的結合を容易にするために、エッジコネクタ54を含み得る。さらに、エッジコネクタ54は、メモリデバイス56A-56H（および第二のランク上のメモリデバイス）へのメモリコントローラ30からのデータおよび制御信号の交換を容
易にするために、電気的結合のための機構を提供する。図３の実施形態は様々な標準規格に従って利用され得る。例えば、メモリモジュール52は、シングルデータレート（SDR）、完全バッファ型（FB）-DIMM、ダブルデータレート（DDR）、およびダブルデータレート2（DDR2）システム10で利用されてもよい。
【００２１】
メモリデバイス56A-56Hは、各々がトランジスタとキャパシタ、もしくはいくつかの他のメモリ素子を含むセルのアレイ（図示せず）を各々含み得る。ある実施形態では、少なくともセルの一部が本技法の実施形態に従って製造され得る。例えば一つ以上のセルが、フィンFETとキャパシタなどのメモリ素子とを含んでもよい。
【００２２】
従って、図４は本技法の実施形態に従ってフィンFETを製造するために使用され得る製造プロセス100の一実施形態を図示するフローチャートである。図４に図示されるように、例示的な製造プロセス100は、図４のブロック102と104で示されるように、活性領域の準備とスペーサー形成で開始し得る。上記のように、図４は製造プロセスの一実施形態の概要を図示するフローチャートである。図５は、下記に最初に記載される図４からのブロック102と104に関連してさらに詳細を図示するフローチャートである。加えて、図５のブロック102と104は図６Ａ、６Ｂ、および７とも併せて記載され、これらは図４と５に関連して記載される製造プロセス中の半導体構造の斜視図を図示する。
【００２３】
従って、図５のブロック130で示され、図６Ａと６Ｂに図示されるように、活性領域の準備は基板160を設けることによって開始し得る。理解されるように、基板160は半導体構造の土台を形成し得る。基板160は単結晶もしくは多結晶のシリコン、ヒ化ガリウム、リン化インジウムなどの半導体材料、もしくは半導体特性を持つ他の材料を含んでもよい。交互に、もしくは加えて、基板160は、例えばプラスチックもしくはセラミックの加工面など、その上に電子デバイスが構築され得る非半導体表面を含んでもよい。基板160は、例えば完全なウェハの形、ダイシングされたウェアの一部、もしくはパッケージ化された電子デバイス内のダイシングされたウェハの一部であってもよい。
【００２４】
活性領域の準備102のための技法はその後続いて、ブロック132で示されるように、基板160の上部および／または近傍にパッド酸化物層（“PADOX”）162を成長させる、および／または他の方法で作製し得る。当業者が理解するように、PADOX 162は通常、半導体の製造中に隣接する層を分離するために利用される、薄い熱成長酸化物を含む。一実施形態では、PADOX 162はおよそ50オングストローム（“Å”）の厚さである。
【００２５】
次に、活性領域の準備102のための技法は、ブロック134で示されるように、PADOX 162の上部および／または近傍に窒化物層164を堆積することを含み得る。一実施形態では、窒化物層164はおよそ500から700Åの間の厚さを持つ窒化シリコンの層を含み得る。しかしながら、他の実施形態では、他の適切な種類の窒化物および／または他の適切な層の厚さが技法102で利用されてもよい。例えば、一実施形態では、窒化物層164は、下記のSTIエッチングを説明するために堆積される100Å-200Åの厚さの追加の窒化物の部分を含んでもよい。本願の目的では、“堆積された”層とは、下にある層より上に置かれるが必ずしも下にある層の上に載っているとは限らないように構築されるべきであり（すなわち、堆積された層と下にある層の間に介在層があってもよい）、一方下にある層“の上部に直接堆積された”層とは、下にある層の上部に直接載っているように構築されるべきであることが理解されるだろう。
【００２６】
次に、技法102は、ブロック136で示されるように、窒化物層164の上部および／または近傍にフォトリソグラフィーマスク（図６Ａ、６Ｂ、もしくは７には図示されない）を適用することを含み得る。一実施形態では、フォトリソグラフィーマスクは複数の壁166を画定し得る。その形成については下記にさらに記載される。一実施形態では、フォトリソ
グラフィーマスクはおよそ200以下の幅とおよそ1500以上の長さを持つ壁166を画定し得る。フォトリソグラフィーマスクが適用された後、技法102は、ブロック138で示されるように、壁166を形成するために窒化物層164とPADOX 162をエッチングすることを含み得る。一実施形態では、窒化物層とPADOX 162のエッチングは、活性イオンエッチングもしくは他の適切な形の異方性エッチングなどの、in situエッチングを行うことを含み得る。あるいは、他の適切な形の湿式エッチングと乾式エッチングが利用されてもよい。加えて、いくつかの実施形態では、技法102は、窒化物層164とPADOX 162のエッチングと同時に基板160の一部分を通るエッチングも含み得る。例えば、一実施形態では、技法102は、壁166よりも下ではない領域において、基板160からおよそ200Åエッチングすることを含み得る。エッチングが完了した後、技法102は、ブロック140で示されるようにフォトリソグラフィーマスクを除去することを含み得る。ブロック140の後に形成される半導体構造の一実施形態は図６に図示される。
【００２７】
次にスペーサー形成技法104について見ると、この技法は、ブロック142で示されるように、窒化物層164と基板160の上部および／または近傍にスペーサー層を堆積することによって開始しし得る。一実施形態では、スペーサー層を堆積することは、およそ300Åの厚さでオルトケイ酸テトラエチルシリコン（“TEOS”）の層を堆積することを含み得る。このTEOS層は原子層化学堆積を用いて堆積され得る。しかしながら、他の実施形態では、TEOS層を堆積するために代わりのプロセスが利用されてもよい。例えば、他の実施形態では、プラズマ化学気相堆積や他の適切な化学気相堆積プロセスが利用されてもよい。さらに、なおも他の実施形態では、他の適切なスペーサー材料および／または層の厚さが技法104で利用されてもよい。スペーサー層の堆積後、技法104は、ブロック144で示され図７に図示されるように、スペーサー170を形成するためにスペーサー層をエッチングすることを含み得る。様々な実施形態では、スペーサー層のエッチングは、stop on シリコンエッチングを行うこと、in situ TEOSシリコンエッチングを行うこと、もしくは別の適切な種類のエッチングを行うことを含んでもよい。
【００２８】
図８と併せて図４に戻ると、スペーサー170が形成された後、技法100は、ブロック106で示されるようにシャロウトレンチアイソレーション（“STI”）を進め得る。一実施形態では、STIエッチングは、一つ以上のトレンチ171を作るために、基板160の中におよそ2,000から3,000Åエッチングすることを含み得る。しかしながら代わりの実施形態では、STIエッチングは基板160の中に別の適切な深さまでエッチングすることを含んでもよい。理解されるように、STIエッチング中、窒化物層164とスペーサー170は、窒化物層164とスペーサー170によって覆われた基板160のこれらの領域を、STIエッチングから保護するためのハードマスクとして機能し得る。図８は、STIエッチングの完了後の半導体構造の一実施形態を図示する。加えて、STIエッチング（ブロック106）とスペーサー層エッチング（ブロック144）は二つの別々のブロックとして図４と５に図示されるが、一実施形態では、これら二つのエッチングは一緒に行われてもよい。
【００２９】
次に、技法100は、図４のブロック108で示され、図９の構造で図示されるように、半導体構造にSTI充填と化学機械研磨（“CMP”）を行うことを含み得る。一実施形態では、STI充填は、STIエッチングによってエッチングされた領域をスピンオン誘電体（“SOD”）172（図９参照）で充填することを含み得る。しかしながら他の実施形態では、STIエッチング106によって除去された領域を充填するために他の適切な種類の誘電体が使用されてもよい。ブロック108でも示されるように、SOD充填が適用された後、技法100は半導体構造にCMPを行うことも含み得る。一実施形態では、CMPは、SOD充填172の上端が窒化物層164の上端とおおよそ同一平面になるまで、SOD充填172を研磨するstop on窒化物（“SON”）CMPを含み得る。言い換えれば、半導体構造の上端はCMPデバイス内の研磨剤が窒化物層164に届くまで研磨されてもよい。図９はSTI充填とCMP後の半導体構造の一実施形態を図示する。
【００３０】
次に、技法100は、ブロック110で示されるように、平滑化エッチング（etch leveling）と窒化物除去を含み得る。一実施形態では、平滑化エッチングは、アンモニア、フッ化物、およびフッ化水素酸の混合物を用いるバッファー酸化物エッチングを含み得る。しかしながら代わりの実施形態では、他の適切な種類の平滑化エッチングが利用されてもよい。同様に、一実施形態では、ブロック110に図示される窒化物除去は、沸騰リン酸を利用する湿式窒化物除去を含んでもよいが、代わりの実施形態では、他の適切な種類の湿式窒化物除去が技法100で利用されてもよい。図１０は、平滑化エッチングと窒化物除去（ブロック110）後の例示的な半導体構造を図示する。図示されるように、平滑化エッチングと窒化物除去は、層164を除去し、窒化物層164におおよそ隣接するスペーサー170の部分を除去した。しかしながら、PADOX 162に隣接するスペーサー170の底部は窒化物除去によって除去されなかったことに留意すべきである。
【００３１】
平滑化エッチングと窒化物除去（ブロック110）の後、技法100はブロック112で示されるダマシンプロセスを含み得る。一実施形態では、ダマシンプロセスは、半導体のソースおよび／またはドレインのいずれかのためのコンタクトパッドとなる半導体構造の領域など、最終的にフィンの一部にならない半導体構造の部分（図１１Ａ、１１Ｂ、１２を参照）を覆うために、フォトリソグラフィーマスク174を適用することを含み得る。ダマシンプロセスは、PADOX 162（マスク174によって保護されていない所）を除去するために酸化物エッチング（例えば酸化物パンチ）を行い、その後フィン176の片側を作るためにシリコンエッチングを行うことも含み得る。例えば、図１１Ａと１１Ｂに図示されるように、スペーサー170とSOD充填172は、それぞれシリコンエッチングによって実質的に影響を受けず、ダマシンプロセスのシリコンエッチング部分の最中にマスクとして機能する。この結果、フィン176の各々の一つの壁を形成するチャネル178が得られる。チャネル178の深さ（すなわちシリコンエッチングの深さ）は、フィン176の高さを変えるために調節され得る。様々な実施形態では、フィン176の高さは500Åから2,000Åの間で変化してもよく、高いフィンほどメモリセル間によい絶縁性を示す。
【００３２】
次に、フォトリソグラフィーマスク174はそのままで、技法100は、ブロック114で示されるように、スペーサー170の残りの部分を除去し、ある深さまでSOD充填172を除去するために、STI酸化物エッチングを行うことを含み得る。典型的には、STI酸化物エッチングの深さは、チャネル178の深さにおおよそ近い。例えば、図１２は、STI酸化物エッチングが、チャネル178と同じおおよその深さまでスペーサー170とSOD充填172を除去した後の例示的な半導体構造を図示する。図１２に図示されるように、例示的な一実施形態では、STI酸化物エッチングは、基板160から上にのびる一つ以上の二重フィン176（すなわち二つのフィン）を作る。図１２に示されるように、二重フィンにおけるフィン176の各々は、基板160から上方にのびる基板の露出部182 から上方にのび、基板160からの他の露出部182からSOD 172によって部分的に分離される。同様に、二重フィンのペア内のフィン176の各々は、基板160から形成されるが、露出部のうちの一つから上方にのび、チャネル178によって二重フィン内の他のフィン176から部分的に分離され得る。
【００３３】
次に、図４のブロック116で示され図１３で図示されるように、フォトリソグラフィーマスク174が除去され得る。最後に、ブロック118で示され図１４Ａと１４Ｂに図示されるようにゲートが形成され得る。一実施形態では、ゲートの形成は、フィン176の間および／または周囲にシリコンおよび／またはポリシリコン180を堆積することを含み得る。フィン176は基板160の元の表面よりも下に埋め込まれるので、ゲート180とフィン176の間のわずかなずれはフィンFETの動作に実質的に影響を及ぼさない。上記のように、一実施形態では、ゲート180はフィン176が完全に形成された後に堆積される。最後に、図１４Ａと１４Ｂにも図示されるように、ケイ化タングステンの層182もしくは他の適切な材料が、フィンFETのコンテキスト のためのランディングパッドとして働くために、ゲート180の上部および／または近傍に堆積され得る。さらに、フィンFETのソースおよび／またはドレインのための追加のコンタクト184も図４のブロック118の最中に形成され得る。
【００３４】
本発明は様々な変更と代替形態を許容し得るが、特定の実施形態が例として図面に示されており、本明細書で詳細に記載されている。しかし、当然のことながら本発明は開示された特定の形態に限定されることを意図していない。むしろ、本発明は以下の添付の請求項によって規定される本発明の精神と範囲内に包含される全ての変更、均等物、および代替物を包含する。
【図１】
2010502009.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2010502009.tif 000009
【図７】
2010502009.tif 000010
【図８】
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【図９】
2010502009.tif 000012
【図１０】
2010502009.tif 000013
【図１１Ａ】
2010502009.tif 000014
【図１１Ｂ】
2010502009.tif 000015
【図１２】
2010502009.tif 000016
【図１３】
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【図１４Ａ】
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【図１４Ｂ】
2010502009.tif 000019
【手続補正書】
【提出日】平成21年4月16日(2009.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フォトリソグラフィーマスクを使用せずに、フィンの第一の壁を作るために第一のエッチングを行うステップと、
前記フィンの第二の壁を作るために第二のエッチングを行うステップと、
前記フィンの上にゲートを堆積し、前記ゲートは前記第二のエッチングの後に堆積される、ステップと、
を含む、フィンとゲートを含むトランジスタの製造方法。
【請求項２】
前記第一のエッチングを行うステップは、基板の上面よりも下に埋め込まれた前記フィンの前記第一の壁を作るステップを含む、請求項１に記載の方法。
【請求項３】
前記方法は単一ゲートを含むトランジスタを製造するステップを含む、請求項１に記載の方法。
【請求項４】
前記第一のエッチングを行うステップは、別のフィンの第一の壁を作る、請求項１に記載の方法。
【請求項５】
基板の上に窒化物の層を堆積するステップと、
壁の位置を画定するために前記窒化物の層の上にフォトリソグラフィーマスクを配置するステップと、
前記壁を作るために前記窒化物の層をエッチングするステップと、
前記フォトリソグラフィーマスクを除去するステップと、
前記壁に隣接するスペーサー層を堆積するステップと、
前記壁に隣接するスペーサーを作るために前記スペーサー層をエッチングし、前記スペ
ーサーと前記壁は前記基板の第一の部分を覆う、ステップと、
トレンチを作るために、前記スペーサーによって覆われていない前記基板の第二の部分をエッチングするステップと、
を含む方法。
【請求項６】
基板内のトレンチと、
エッチングプロセスによって形成されるチャネルを含む、前記トレンチによって部分的に画定される前記基板からの露出部と、
前記トレンチの第一の側面上の前記露出部の上面の上に配列された第一のスペーサーと、
前記トレンチの第二の側面上の前記露出部の前記上面の上に配列された第二のスペーサーとを含み、
前記第一のスペーサーと前記第二のスペーサーは前記エッチングプロセス中に前記露出部をマスクするように構成される、
構造。
【請求項７】
前記チャネルはフィンの壁を画定する、請求項６に記載の構造。
【請求項８】
前記第一のスペーサーはオルトケイ酸テトラエチルシリコンを含む、請求項６に記載の構造。
【請求項９】
前記露出部の前記上面は、前記基板の前記上面より下に埋め込まれる、請求項６に記載の構造。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
次に、フォトリソグラフィーマスク174はそのままで、技法100は、ブロック114で示されるように、スペーサー170の残りの部分を除去し、ある深さまでSOD充填172を除去するために、STI酸化物エッチングを行うことを含み得る。典型的には、STI酸化物エッチングの深さは、チャネル178の深さにおおよそ近い。例えば、図１２は、STI酸化物エッチングが、チャネル178と同じおおよその深さまでスペーサー170とSOD充填172を除去した後の例示的な半導体構造を図示する。図１２に図示されるように、例示的な一実施形態では、STI酸化物エッチングは、基板160から上にのびる一つ以上の二重フィン176（すなわち二つのフィン）を作る。図１２に示されるように、二重フィンにおけるフィン176の各々は、基板160から上方にのびる基板の露出部181から上方にのび、基板160からの他の露出部181からSOD 172によって部分的に分離される。同様に、二重フィンのペア内のフィン176の各々は、基板160から形成されるが、露出部のうちの一つから上方にのび、チャネル178によって二重フィン内の他のフィン176から部分的に分離され得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
次に、図４のブロック116で示され図１３で図示されるように、フォトリソグラフィーマスク174が除去され得る。最後に、ブロック118で示され図１４Ａと１４Ｂに図示されるようにゲートが形成され得る。一実施形態では、ゲートの形成は、フィン176の間および
／または周囲にシリコンおよび／またはポリシリコン180を堆積することを含み得る。フィン176は基板160の元の表面よりも下に埋め込まれるので、ゲート180とフィン176の間のわずかなずれはフィンFETの動作に実質的に影響を及ぼさない。上記のように、一実施形態では、ゲート180はフィン176が完全に形成された後に堆積される。最後に、図１４Ａと１４Ｂにも図示されるように、ケイ化タングステンの層182もしくは他の適切な材料が、フィンFETのコンタクトのためのランディングパッドとして働くために、ゲート180の上部および／または近傍に堆積され得る。さらに、フィンFETのソースおよび／またはドレインのための追加のコンタクト184も図４のブロック118の最中に形成され得る。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2010502009.tif 000020
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2010502009.tif 000021
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2010502009.tif 000022
【国際調査報告】
2010502009.tif 000023
2010502009.tif 000024
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