(57)【要約】  ある実施形態では、高密度ＢＬＢＵ層およびより低い密度のコアまたはコアレス基板を有するＩＣパッケージを提供する。この点について、アクティブ表面と少なくとも１つの側面を有するマイクロ電子ダイと、マイクロ電子ダイの少なくとも１つの側面に隣接する封入材と、封入材およびマイクロ電子ダイのアクティブ表面の少なくとも一部に配された第１誘電体層と、第１誘電体層に配された複数のビルドアップ層と、第１誘電体層および複数のビルドアップ層に配され、マイクロ電子ダイのアクティブ表面と電気的に接触する複数の導電トレースとを含み、封入材がマイクロ電子ダイのアクティブ表面に対して実質的に平面な側面を少なくとも１つ有する第１要素と、第１要素に結合し、複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを有する基板を含み上部表面の導電コンタクトが第１要素の導電トレースに導電結合された第２要素とを備える装置を紹介する。【選択図】図１
2010538478.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ表面と少なくとも１つの側面を有するマイクロ電子ダイと、
前記マイクロ電子ダイの前記少なくとも１つの側面に隣接する封入材と、
前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配された第１誘電体層と、
前記第１誘電体層に配された複数のビルドアップ層と、
前記第１誘電体層および前記複数のビルドアップ層に配され、前記マイクロ電子ダイの前記アクティブ表面と電気的に接触する複数の導電トレースと
を有し、
前記封入材は、前記マイクロ電子ダイの前記アクティブ表面に対して実質的に平面な側面を少なくとも１つ含む、第１要素と、
前記第１要素に結合し、
複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを有する基板を含み、
前記上部表面の前記導電コンタクトが前記第１要素の前記導電トレースに導電結合された第２要素と
を備える装置。
【請求項２】
前記マイクロ電子ダイが配される開口を持つマイクロ電子パッケージコアを有する前記第１要素をさらに備える、請求項１に記載の装置。
【請求項３】
基板コアを有する前記第２要素をさらに備える、請求項１に記載の装置。
【請求項４】
前記上部表面と前記下部表面との間に埋め込まれた少なくとも１つのメモリコンポーネントを有する前記第２要素をさらに備える、請求項１に記載の装置。
【請求項５】
前記上部表面と前記下部表面との間に埋め込まれた少なくとも１つのディスクリート電子コンポーネント有する前記第２要素をさらに備える、請求項１に記載の装置。
【請求項６】
前記第２要素の前記下部表面上の前記導電コンタクトがランドグリッドアレイを備える、請求項１に記載の装置。
【請求項７】
前記第２要素の前記下部表面上の前記導電コンタクトがボールグリッドアレイを備える、請求項１に記載の装置。
【請求項８】
前記第２要素の前記上部表面上の前記導電コンタクトがバンプを備える、請求項１に記載の装置。
【請求項９】
前記第１要素と前記第２要素との間にエポキシアンダーフィルをさらに備える、請求項１に記載の装置。
【請求項１０】
ネットワークコントローラと、
システムメモリと、
プロセッサと
を備え、
前記プロセッサは、
アクティブ表面と少なくとも１つの側面を有するマイクロ電子ダイと、
前記マイクロ電子ダイの前記少なくとも１つの側面に隣接する封入材と、
前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配された第１誘電体層と、
前記第１誘電体層に配された複数のビルドアップ層と、
前記第１誘電体層および前記複数のビルドアップ層に配され、前記マイクロ電子ダイの前記アクティブ表面と電気的に接触する複数の導電トレースと
を含み、
前記封入材は、前記マイクロ電子ダイの前記アクティブ表面に対して実質的に平面な側面を少なくとも１つ含む、第１要素と、
前記第１要素に結合し、
複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを有する基板を含み、
前記上部表面の前記導電コンタクトが前記第１要素の前記導電トレースに導電結合された第２要素と
を有する電子装置。
【請求項１１】
前記上部表面と前記下部表面との間に埋め込まれた少なくとも１つのメモリコンポーネントを含む前記第２要素をさらに有する、請求項１０に記載の装置。
【請求項１２】
前記上部表面と前記下部表面との間に埋め込まれた少なくとも１つのディスクリート電子コンポーネントを含む前記第２要素をさらに有する、請求項１０に記載の装置。
【請求項１３】
前記マイクロ電子ダイが配される開口を持つマイクロ電子パッケージコアを含む前記第１要素をさらに有する請求項１０に記載の装置。
【請求項１４】
基板コアを含む前記第２要素をさらに有する、請求項１０に記載の装置。
【請求項１５】
前記第２要素に結合された複数の第１の要素をさらに有する、請求項１０に記載の装置。
【請求項１６】
複数の第１要素と、
第２要素と
を備え、
前記複数の第１要素はそれぞれ
アクティブ表面と少なくとも１つの側面を有するマイクロ電子ダイと、
前記マイクロ電子ダイの前記少なくとも１つの側面に隣接する封入材と、
前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配された第１誘電体層と、
前記第１誘電体層に配された複数のビルドアップ層と、
前記第１誘電体層および前記複数のビルドアップ層に配され、前記マイクロ電子ダイの前記アクティブ表面と電気的に接触する複数の導電トレースと
を含み、
前記封入材は、前記マイクロ電子ダイの前記アクティブ表面に対して実質的に平面な側面を少なくとも１つ有し、
前記第２要素は、
前記複数の第１要素に結合し、
複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを有する基板を含み、
前記上部表面の前記導電コンタクトが前記複数の第１要素の前記導電トレースに導電結合された、装置。
【請求項１７】
前記複数の第１要素が４個の第１要素を有する、請求項１６に記載の装置。
【請求項１８】
前記複数の第１要素が１６個の第１要素を有する、請求項１６に記載の装置。
【請求項１９】
前記第２要素の前記上部表面上の前記導電コンタクトが、およそ８０から１３０マイクロメータのピッチを含む、請求項１６に記載の装置。
【請求項２０】
前記第２要素の前記下部表面上の前記導電コンタクトが、およそ４００から８００マイクロメータのピッチを含む、請求項１６に記載の装置。
【請求項２１】
前記マイクロ電子ダイが配される開口を持つマイクロ電子パッケージコアを有する前記複数の第１要素をさらに備える、請求項１６に記載の装置。
【請求項２２】
基板コアを有する前記第２要素をさらに備える、請求項１６に記載の装置。
【請求項２３】
前記上部表面と前記下部表面との間に埋め込まれた少なくとも１つのメモリコンポーネントを有する前記第２要素をさらに備える、請求項１６に記載の装置。
【請求項２４】
前記上部表面と前記下部表面との間に埋め込まれた少なくとも１つのディスクリート電子コンポーネント有する前記第２要素をさらに備える、請求項１６に記載の装置。
【請求項２５】
前記第２要素の前記下部表面上の前記導電コンタクトがランドグリッドアレイを備える、請求項１６に記載の装置。
【請求項２６】
前記第２要素の前記下部表面上の前記導電コンタクトがボールグリッドアレイを備える、請求項１６に記載の装置。
【請求項２７】
前記第２要素の前記上部表面上の前記導電コンタクトがバンプを備える、請求項１６に記載の装置。
【請求項２８】
前記複数の第１要素と前記第２要素との間にエポキシアンダーフィルをさらに備える、請求項１６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概してＩＣパッケージデザインの分野に関する。より具体的には、高密度ＢＬＢＵ層（バンプレスビルドアップ層）および低密度またはコアレス基板を備えたＩＣパッケージに関する。
【背景技術】
【０００２】
トランジスタの小型化とマイクロ電子デバイスの多機能化が進む中、基板の接続配線をパッケージするダイも小型化する必要がある。現在ダイは、一般的にフリップチップ接続と呼ばれるはんだジョイント接続でパッケージ基板に接続される。従来のフリップチッププロセスは、バンプピッチが減少するにつれ、フリップチップのバンプ間の隙間を埋める難しさによって、ますます複雑化している。
【図面の簡単な説明】
【０００３】
本発明を添付の図で例示的に説明するが、本発明はこれに限定されない。また、図における類似の参照番号は、類似の要素を示す。
【０００４】
【図１】本発明のある例示的な実施形態による、高密度ＢＬＢＵ層を含む第１のパッケージ要素の断面図を示す図である。
【０００５】
【図２】本発明のある例示的な実施形態による、より密度の低いコアまたはコアレス基板を含む第２のパッケージ要素の断面図を示す図である。
【０００６】
【図３】本発明のある例示的な実施形態による、ＩＣパッケージの俯瞰図である。
【０００７】
【図４】本発明のある例示的な実施形態による、ＩＣパッケージの実装に適した例示的な電子装置のブロック図である。
【発明を実施するための形態】
【０００８】
以下では、本発明の理解を促進すべく、説明を目的に様々な具体的な詳細を述べる。しかしながら、これらの具体的な詳細がなくとも本発明の実施形態を実施できることは、当業者にとって明らかである。また、本発明を不明確にしないことを目的に構造およびデバイスをブロック図でしめす場合がある。
【０００９】
明細書全体にわたって、「ある実施形態」または「実施形態」とは、その実施形態に関連して説明された特定の機能、構造または特性は、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書全体の様々な箇所に出現する「ある実施形態では」または「実施形態では」の文言のすべては、必ずしも同じ実施形態を参照しているとは限らない。さらに、特定の機能、構造または特性は、１つ以上の実施形態で適宜組み合わされてよい。
【００１０】
図１は、本発明のある例示的な実施形態による、高密度ＢＬＢＵ層を含む第１のパッケージ要素の断面図を示す図である。図のように、第１のＩＣパッケージ要素１００は１つ以上のマイクロ電子ダイ１０２、マイクロ電子ダイのアクティブ表面１０４、封入材１０６、マイクロ電子パッケージコア１０８、第１誘電体層１１０、ビルドアップ層１１２、導電トレース１１４および導電コンタクト１１６を含む。
【００１１】
マイクロ電子ダイ１０２は、あらゆる種類のＩＣダイを表す。ある実施形態では、マイクロ電子ダイ１０２はマルチコアプロセッサである。マイクロ電子ダイ１０２は、マイクロ電子ダイ１０２の動作に必要な電子的な接続を有するアクティブ表面１０４を含む。
【００１２】
マイクロ電子ダイ１０２は、少なくとも１つの側面で封入材１０６によって固定される。封入材１０６は、アクティブ表面１０４に対して実質的に平面である表面を少なくとも１つ含む。ある実施形態では、アクティブ表面１０４は保持板に置かれ、封入材１０６はマイクロ電子ダイ１０２のまわりに配される。封入材１０６は、マイクロ電子ダイ１０２の背面（アクティブ表面１０４の反対）側へ到達してよい。
【００１３】
マイクロ電子パッケージコア１０８は、第１のＩＣパッケージ要素１００に含まれ、ビルドアッププロセス中の安定性および機械的な支持を提供してよい。マイクロ電子パッケージコア１０８は、マイクロ電子ダイ１０２が配される開口を有してよい。ある実施形態では、マイクロ電子パッケージコア１０８は第１のＩＣパッケージ要素１００に含まれておらず、封入材１０６がより広域に用いられてよい。
【００１４】
第１誘電体層１１０は、封入材１０６およびアクティブ表面１０４の少なくとも一部に配される。次に公知のプロセス方法によって、第１誘電体層１１０にビルドアップ層１１２が配される。
【００１５】
導電トレース１１４は、第１誘電体層１１０およびビルドアップ層１１２に配され、アクティブ表面１０４と電気的に接触する。導電コンタクト１１６は、導電トレース１１４に結合し、第１のＩＣパッケージ要素１００が以下に説明する第２のＩＣパッケージ要素２００に例えばはんだ接続で電気的に結合することを可能にする。ある実施形態では、導電コンタクト１１６ははんだバンプを含む。別の実施形態では、導電コンタクト１１６は島部を含む。
【００１６】
図２は、本発明のある例示的な実施形態による、より密度の低いコアまたはコアレス基板を含む第２のパッケージ要素の断面図を示す図である。図のように、第２のＩＣパッケージ要素２００は、１つ以上の基板コア２０２、上部ビルドアップ層２０４、下部ビルドアップ層２０６、上部表面２０８、下部表面２１０、上部導電コンタクト２１２、下部導電コンタクト２１４、導電トレース２１６、埋め込みコンポーネント２１８、上部ピッチ２２０および下部ピッチ２２２を含む。
【００１７】
第２のＩＣパッケージ要素２００は、第１のＩＣパッケージ要素１００と結合し、ＩＣパッケージを形成する。第２のＩＣパッケージ２００は、基板コア２０２を含み、機械的な支持を提供してよい。公知のプロセス方法を用いて、上部ビルドアップ層２０４および下部ビルドアップ層２０６を形成してよい。ある実施形態では、基板コア２０２は第２のＩＣパッケージ要素２００に含まれず、例えばマルチレイヤの有機基板などのビルドアップ層のみが用いられてよい。
【００１８】
上部導電コンタクト２１２は、上部表面２０８に配される。上部導電コンタクト２１２は、第２のＩＣパッケージ要素２００が第１のＩＣパッケージ要素１００に例えばはんだ接続で電気的に結合することを可能にする。ある実施形態では、上部導電コンタクト２１２ははんだバンプを含んでよい。別の実施形態では、上部導電コンタクト２１２は島部を含む。
【００１９】
下部導電コンタクト２１４は、下部表面２１０に配される。下部導電コンタクト２１４は、第２のＩＣパッケージ要素２００が例えばプリント回路基板などの別のデバイスに例えばソケット接続で電気的に結合することを可能にする。ある実施形態では、下部導電コンタクト２１４はランドグリッドアレイを含む。別の実施形態では、下部導電コンタクト２１４はボールグリッドアレイを含む。別の実施形態では、下部導電コンタクト２１４はピングリッドアレイを含む。
【００２０】
導電トレース２１６は、第２のＩＣパッケージ要素２００を介して、上部導電コンタクト２１２を下部導電コンタクト２１４に導電結合するように配される。
【００２１】
埋め込みコンポーネント２１８は、第２のＩＣパッケージ要素２００の基板に含まれてよい。ある実施形態では、埋め込みコンポーネント２１８は、少なくとも１つのメモリデバイスを含む。別の実施形態では、埋め込みコンポーネント２１８は、コンデンサ、インダクタ、レジスタ、論理デバイスあるいはその他の少なくとも１つの個別コンポーネントを含む。
【００２２】
第２のＩＣパッケージ要素２００は、上部ピッチ２２０から下部ピッチ２２２へ信号を送信するように設計される。ある実施形態では、上部ピッチ２２０は、第１のＩＣパッケージ要素１００および第２のＩＣパッケージ要素２００間のはんだジョイント接続の形成が実現可能な最小の間隔である。ある実施形態では、上部ピッチ２２０はおよそ８０から１３０マイクロメートルである。ある実施形態では、下部ピッチ２２２はおよそ４００から８００マイクロメートルである。
【００２３】
図３は、本発明のある例示的な実施形態による、ＩＣパッケージの俯瞰図である。図のように、ＩＣパッケージ３００は、第２パッケージ要素２００に結合した複数の第１パッケージ要素１００を含む。図には第１パッケージ要素１００が４個含まれるが、いくつ含まれてもよい。ある実施形態では、１６個の第１パッケージ要素１００が第２パッケージ要素２００に結合する。第の１要素１００および第２の要素２００の間にエポキシなどのアンダーフィル材３０２を流し込んでよい。アンダーフィル材３０２は、導電コンタクト１１６および導電コンタクト２１２間で、例えば、はんだジョイント接続（図示なし）などの接続の間の隙間を実質的に埋めてよい。
【００２４】
図４は、本発明のある例示的な実施形態による、ＩＣパッケージの実装に適した例示的な電子装置のブロック図である。電子装置４００は、ノートブックパソコン、デスクトップパソコン、携帯電話、無線サブスクライバユニット、無線電話通信のインフラ要素、ＰＤＡ、セットアップボックス、および本発明の開示から利益を享受し得るその他の電子装置など、多種多様な従来あるいは将来の電子装置を表す。図示した例示的な実施形態では、電子装置４００は、図４のように結合された１つ以上のプロセッサ４０２、メモリコントローラ４０４、システムメモリ４０６、Ｉ／Ｏコントローラ４０８、ネットワークコントローラ４１０、およびＩ／Ｏデバイス４１２を含んでよい。プロセッサ４０２あるいは電子装置４００のその他のＩＣコンポーネントは、本発明の実施形態として上記に説明した２要素パッケージを備えてよい。
【００２５】
本発明はこの点において限定されないが、プロセッサ４０２は、１つ以上のマイクロプロセッサ、プログラム可能な論理デバイス（ＰＬＤ）、プログラム可能な論理アレイ（ＰＬＡ）、ＡＳＩＣ、マイクロコントローラおよびその類似などを含むがこれらに限定されない、多種多様な制御ロジックを表してよい。ある実施形態では、プロセッサ４０２はＩｎｔｅｌ（登録商標）準拠のプロセッサである。プロセッサ４０２は、例えばアプリケーションやオペレーティングシステムによって起動され得る、複数の機械レベルの命令を含む命令セットを有してよい。
【００２６】
メモリコントローラ４０４は、システムメモリ４０６を電子装置４００のその他のコンポーネントとインターフェースするあらゆる種類のチップセットまたは制御ロジックを表してよい。ある実施形態では、プロセッサ４０２とメモリコントローラ４０４との間の接続はポイントツーポイントのシリアルリンクであってよい。別の実施形態では、メモリコントローラ４０４はノースブリッジと呼ばれてよい。
【００２７】
システムメモリ４０６は、プロセッサ４０２によって使用されたあるいは使用される命令とデータとを格納するあらゆる種類のメモリデバイスを表してよい。本発明はこの点において限定されないが、一般的にシステムメモリ４０６はＤＲＡＭである。ある実施形態では、システムメモリ４０６は、ＲＤＲＡＭであってもよい。また別の実施形態では、システムメモリ４０６は、ＤＤＲＳＤＲＡＭであってもよい。
【００２８】
Ｉ／Ｏコントローラ４０８は、Ｉ／Ｏデバイス４１２を電子装置４００のその他のコンポーネントとインターフェースするあらゆる種類のチップセットまたは制御ロジックを表してよい。ある実施形態では、Ｉ／Ｏコントローラ４０８はサウスブリッジと呼ばれてよい。別の実施形態では、Ｉ／Ｏコントローラ４０８は、ＰＣＩ  Ｅｘｐｒｅｓｓ（商標）Ｂａｓｅ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，  Ｒｅｖｉｓｉｏｎ  １．０ａ，  ＰＣＩ  ＳＩＧ（２００３年４月１５日発行）に準拠してよい。
【００２９】
ネットワークコントローラ４１０は、電子装置４００が他の電子装置やデバイスと通信可能にさせるあらゆる種類のデバイスを表してよい。ある実施形態では、ネットワークコントローラ４１０はＩＥＥＥ８０２．１１ｂ規格（１９９９年９月１６日承認、１９９９年ＡＮＳＩ／ＩＥＥＥ  ８０２．１１規格の補完）に準拠してよい。別の実施形態では、ネットワークコントローラ４１０はイーサネット（登録商標）ネットワークのインターフェースカードであってよい。
【００３０】
Ｉ／Ｏデバイス４１２は、電子装置４００に入力を提供するまたはその出力を処理するあらゆる種類のデバイス、周辺機器またはコンポーネントであってよい。
【００３１】
本発明の理解を促進するべく、説明を目的に以上に様々な具体的な詳細について述べた。しかしながら、このような具体的な詳細のいくつかを用いることなく本発明を実施可能であることは当業者にとって明らかである。また、公知の構造およびデバイスはブロック図の形で示した場合がある。
【００３２】
方法の多くをそれらの最も基本的な形で説明したが、本発明の基本的な範囲から乖離することなく、いずれの方法についても動作が追加あるいは削除されてよく、また説明したメッセージのいずれについても情報が追加あるいは削除されてよい。発明概念のあらゆる変形は、本発明の範囲および趣旨内で想定される。この点において、説明した特定の例示的な実施形態は、発明を限定するのではなく、単に説明するべく提供される。従って、本発明の範囲は、以上の特定の例によってではなく、以下の請求の範囲の文言によってのみ判断されるべきである。
【図１】
2010538478.tif 000003
【図２】
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【図３】
2010538478.tif 000005
【図４】
2010538478.tif 000006
【国際調査報告】
2010538478.tif 000007
2010538478.tif 000008