(57)【要約】  不揮発性半導体メモリデバイスにおける電荷蓄積領域間の結合を低減させるシールドプレートと、その形成に関する技術とを提供する。メモリ素子のフローティングゲート、又は、他の電荷蓄積領域に蓄積される電荷に関連する電界は、これら接近しており、これらの領域が次第に接近してきているために、隣接する電荷蓄積領域に結合することがある。シールドプレートは、隣接するフローティングゲートの対向したビットライン側部に面しているフローティングゲートのビットライン側部に隣接させて形成することができる。各シールドプレートとこれに対応する隣接する電荷蓄積領域の間に絶縁層を形成できる。絶縁層は、電荷蓄積領域よりも上に形成された制御ゲートの上面の高さにまで延びることができる。このような構造では、側壁製造技術により絶縁部材とシールドプレートを形成することができる。各シールドプレートは、制御ゲートとシールドプレートを接続するための複雑なマスキングを用いることなく、堆積とエッチングによって得ることができる。一実施形態では、シールドプレートは浮遊電位にある。
2010515271.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリの製造方法であって、
複数の隣接し合う電荷蓄積領域を基板に沿って第１方向に形成するステップであって、下面高さを有する電荷蓄積領域を形成するステップと、
複数の隣接し合う制御ゲートを電荷蓄積領域の上に形成するステップであって、上面高さを有する制御ゲートを形成するステップと、
第１方向に隣接する電荷蓄積領域と対向する電荷蓄積領域の側部に沿って、及び、第１方向に隣接する制御ゲートと対向する制御ゲートの側部に沿って、絶縁部材を形成するステップであって、少なくともフローティングゲートの下面高さから少なくとも制御ゲートの上面高さまで延びる絶縁部材を形成するステップと、
絶縁部材に沿って導電性分離部材を形成するステップであって、絶縁部材によって電荷蓄積領域及び制御ゲートから絶縁される導電性分離部材を形成するステップ、
を有する方法。
【請求項２】
導電性分離部材は浮遊していることを特徴とする請求項１に記載の方法。
【請求項３】
複数の電荷蓄積領域の各々は、第１方向に対して略垂直な第２方向に延びる電荷蓄積領域の各行の一部であり、
各分離部材は、第１方向において最も接近している電荷蓄積領域の行に沿って延びており、その行を遮蔽し、
複数の隣接し合う制御ゲートを形成するステップが、第２方向に延びる複数のワードラインを形成するステップを含んでおり、各ワードラインは、第２方向に延びる電荷蓄積領域の対応する行の上に形成され、
各分離部材と、各分離部材が第１方向において最も接近している電荷蓄積領域の行の上に形成されるワードラインとの間に電気的接続部を形成するステップをさらに備えている、
ことを特徴とする請求項１に記載の方法。
【請求項４】
電気的接続部は、ワードラインに対する行制御回路とワードラインに対する電荷蓄積領域の対応する行の第１電荷蓄積領域との間の、ワードラインの一部に形成されることを特徴とする請求項３に記載の方法。
【請求項５】
電気的接続部は、ワードラインに対する電荷蓄積領域の対応する行の最後の電荷蓄積領域を越えて延びるワードラインの一部に形成され、最後の電荷蓄積領域は、ワードラインに対する行制御回路から最も離れた電荷蓄積領域であることを特徴とする請求項３に記載の方法。
【請求項６】
不揮発性メモリは、略均等間隔を設けて形成された複数の第１ビットラインと、略均等間隔を設けて形成された複数の第２ビットラインを有しており、
第１ビットラインの最後のビットラインは、第２ビットラインの最初のビットラインに隣接しており、前記最後のビットラインと前記最初のビットラインの間に、第１ビットライン同士の間、及び、第２ビットライン同士の間の略均等な前記間隔よりも大きい間隔が設けられており、
電気的接続部は、第１ビットラインの前記最後のビットラインと第２ビットラインの前記最初のビットラインとの間の大きい間隔に形成されることを特徴とする請求項３に記載の方法。
【請求項７】
第１方向は、複数の電荷蓄積領域と複数の制御ゲートにより形成されるフラッシュメモリデバイスのＮＡＮＤストリングのビットライン軸に対応しており、
絶縁部材を形成するステップは、第１方向に隣接する電荷蓄積領域と制御ゲートのペア毎に、前記ペアの第１電荷蓄積領域の第１ビットライン側部及び前記ペアの第１制御ゲートの第１ビットライン側部に沿って第１絶縁部材を形成するステップと、前記ペアの第２電荷蓄積領域の第１ビットライン側部及び前記ペアの第２制御ゲートの第１ビットライン側部に沿って第２絶縁部材を形成するステップを有しており、
導電性分離部材を形成するステップは、前記ペア毎に、第１絶縁部材に沿って第１分離部材を形成するステップと、第２絶縁部材に沿って第２分離部材を形成するステップを有している、
ことを特徴とする請求項１に記載の方法。
【請求項８】
第１方向は、複数の電荷蓄積領域と複数の制御ゲートにより形成されるフラッシュメモリデバイスのＮＡＮＤストリングのビットライン軸に対応しており、
絶縁部材を形成するステップは、第１方向に隣接する電荷蓄積領域と制御ゲートのペア毎に、前記ペアの第１電荷蓄積領域の第１ビットライン側部及び前記ペアの第１制御ゲートの第１ビットライン側部に沿って第１絶縁部材を形成するステップと、前記ペアの第２電荷蓄積領域の第１ビットライン側部及び前記ペアの第２制御ゲートの第１ビットライン側部に沿って第２絶縁部材を形成するステップを有しており、
導電性分離部材を形成するステップは、前記ペア毎に、第１絶縁部材と第２絶縁部材との間に１つの分離部材を形成するステップを有している、
ことを特徴とする請求項１に記載の方法。
【請求項９】
複数の電荷蓄積領域と複数の制御ゲートは、ＮＡＮＤストリングの記憶素子を形成することを特徴とする請求項１に記載の方法。
【請求項１０】
不揮発性メモリシステムであって、
基板に沿って第１方向に形成されている複数の隣接し合う電荷蓄積領域であって、下面高さと上面高さを有する電荷蓄積領域と、
複数の電荷蓄積領域の上に第１方向に形成された複数の隣接し合う制御ゲートであって、上面高さを有する制御ゲートと、
第１方向に隣接する電荷蓄積領域と対向する電荷蓄積領域の側部に沿っており、及び、第１方向に隣接する制御ゲートと対向する制御ゲートの側部に沿っている絶縁部材であって、少なくとも電荷蓄積領域の下面高さと上面高さの間の高さから制御ゲートの上面高さまで延びている絶縁部材と、
第１方向に対向し合う絶縁部材の側部に沿っている導電性分離部材であって、絶縁部材によって電荷蓄積領域及び制御ゲートから絶縁されている導電性分離部材、
を有することを特徴とする不揮発性メモリシステム。
【請求項１１】
導電性分離部材は浮遊していることを特徴とする請求項１０に記載の不揮発性メモリシステム。
【請求項１２】
第１方向に対して略垂直なワードライン方向に形成された電荷蓄積領域の行と、
ワードライン方向に延びるワードライン、
をさらに備えており、
複数の電荷蓄積領域の各々の電荷蓄積領域は、前記複数の行の各行の一部であり、第１方向はビットライン方向であり、
ワードラインの各々は対応する電荷蓄積領域の行を横切って延びており、
各絶縁部材は、各行の各電荷蓄積領域の１つのビットライン側部と、各行の対応するワードラインの１つのビットライン側部に沿って、ワードライン方向に延びており、
各導電性分離部材は、絶縁部材の１つに沿って、第２方向に延びており、
各分離部材は、ビットライン方向において各分離部材に最も接近した電荷蓄積領域の行の上に形成されたワードラインへの電気的接続部を有している、
ことを特徴とする請求項１０に記載の不揮発性メモリシステム。
【請求項１３】
各ワードラインは、対応する制御ゲートの行によって第２方向に形成されていることを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１４】
各ワードラインは、対応する制御ゲートの行の上に第２方向に形成されており、対応する制御ゲートの行への電気的接続部を有することを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１５】
電気的接続部は、電荷蓄積領域の対応する行の最後の電荷蓄積領域を越えて延びているワードラインの一部に形成されており、最後の電荷蓄積領域は、ワードラインに対する行制御回路から最も離れた電荷蓄積領域であることを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１６】
電気的接続部は、ワードラインに対する行制御回路と、ワードラインに対する電荷蓄積領域の対応する行の第１電荷蓄積領域との間のワードラインの一部に形成されていることを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１７】
不揮発性メモリシステムは、略均等間隔を設けて形成された複数の第１ビットラインと、略均等間隔を設けて形成された複数の第２ビットラインを有しており、
第１ビットラインの最後のビットラインは、第２ビットラインの最初のビットラインに隣接しており、前記最後のビットラインと前記最初のビットラインの間に、第１ビットライン同士の間、及び、第２ビットライン同士の間の略均等な前記間隔よりも大きい間隔が設けられており、
電気的接続部は、第１ビットラインの前記最後のビットラインと第２ビットラインの前記最初のビットラインとの間の大きい間隔に形成されていることを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１８】
第１方向は、複数の電荷蓄積領域と複数の制御ゲートにより形成されているフラッシュメモリデバイスのＮＡＮＤストリングのビットライン軸に対応しており、
絶縁部材は、第１方向に隣接する電荷蓄積領域と制御ゲートのペア毎に、前記ペアの第１電荷蓄積領域の第１ビットライン側部、及び、前記ペアの第１制御ゲートの第１ビットライン側部に沿っている第１絶縁部材と、前記ペアの第２電荷蓄積領域の第１ビットライン側部、及び、前記ペアの第２制御ゲートの第１ビットライン側部に沿っている第２絶縁部材を有しており、
導電性分離部材は、前記ペア毎に、第１絶縁部材に沿っている第１分離部材と、第２絶縁部材に沿っている第２分離部材を有している、
ことを特徴とする請求項１０に記載の不揮発性メモリシステム。
【請求項１９】
第１方向は、複数の電荷蓄積領域と複数の制御ゲートにより形成されているフラッシュメモリデバイスのＮＡＮＤストリングのビットライン軸に対応しており、
絶縁部材は、第１方向に隣接する電荷蓄積領域と制御ゲートのペア毎に、前記ペアの第１電荷蓄積領域の第１ビットライン側部、及び、前記ペアの第１制御ゲートの第１ビットライン側部に沿っている第１絶縁部材と、前記ペアの第２電荷蓄積領域の第１ビットライン側部、及び、前記ペアの第２制御ゲートの第１ビットライン側部に沿っている第２絶縁部材を有しており、
導電性分離部材は、前記ペア毎に、第１絶縁部材と第２絶縁部材との間に設けられた１つの分離部材を有している、
ことを特徴とする請求項１０に記載の不揮発性メモリシステム。
【請求項２０】
不揮発性記憶素子のＮＡＮＤストリングをさらに有しており、各不揮発性記憶素子は、電荷蓄積領域の１つと、制御ゲートの１つにより構成されていることを特徴とする請求項１０に記載の不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、不揮発性メモリ等の高密度半導体デバイスと、高密度半導体デバイス内の構成部分を分離するシステム及び方法に関する。
【背景技術】
【０００２】
半導体メモリデバイスは、様々な電子装置に使用されることが一般的になっている。例えば、不揮発性半導体メモリは携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータや他の機器などに使用されている。フラッシュＥＥＰＲＯＭを含む電気的消去プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）、電気的プログラム可能型読取専用メモリ（ＥＰＲＯＭ）は、特に普及率の高い不揮発性半導体メモリである。
【０００３】
フラッシュメモリは、フローティングゲート又は他の電荷蓄積領域を利用する。これらは、半導体基板内のチャネル領域上に形成されており、チャネル領域から絶縁されている。フローティングゲートはソース領域とドレイン領域の間に位置している。制御ゲートはフローティングゲートを覆っており、フローティングゲートから絶縁されている。トランジスタの閾値電圧は、フローティングゲート上に保持された電荷の量によって制御される。つまり、ソースとドレイン間を導通させるためにトランジスタをオンにするために制御ゲートに印加すべき最小量の電圧は、フローティングゲート上の電荷のレベルによって制御される。
【０００４】
ＥＥＰＲＯＭや、ＮＡＮＤフラッシュメモリデバイスのようなフラッシュメモリデバイスをプログラミングする場合、一般には、制御ゲートにプログラム電圧が印加され、ビットラインが接地される。チャネルからの電子がフローティングゲートに注入される。フローティングゲートの内部に電子が集積すると、フローティングゲートは負に帯電し、メモリセルの閾値電圧が上昇することによって、メモリセルがプログラム状態となる。プログラミングに関する更なる情報は、２００３年３月５日提出の米国特許出願第１０／３７９，６０８号、「Self-Boosting Technique」、２００３年７月２９日提出の米国特許出願第１０／６２９，０６８号、「Detecting Over Programmed Memory」に開示されており、これら両方の出願の全体は本願明細書に組み込まれる。
【０００５】
ＥＥＰＲＯＭ及びフラッシュメモリデバイスのいくつかは、２つの電荷範囲を蓄積するために使用されるフローティングゲートを備えているため、メモリセルを２つの状態（消去状態とプログラム状態）の間でプログラム／消去することができる。このようなフラッシュメモリデバイスは、バイナリフラッシュメモリデバイスと呼ばれる場合がある。
【０００６】
マルチ状態フラッシュメモリデバイスは、複数の明確な、許容され／妥当なプログラム閾値電圧範囲を識別することで実現される。これらの閾値電圧範囲は、禁止範囲によって分離されている。各々の明確な閾値電圧は、メモリデバイス内で符号化されたデータビットのセットの所定値に対応する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
隣接するフローティングゲートに蓄積された電荷に基づく電界結合のために、フローティングゲート又は他の電荷蓄積領域に蓄積された見かけ上の電荷のシフトが生じる場合がある。このフローティングゲート間結合現象については、米国特許第５，８６７，４２９号に記載があり、その全体は本願明細書に組み込まれる。対象のフローティングゲートとこれに隣接するフローティングゲートは、同じビットライン上で隣接するフローティングゲート、同じワードライン上で隣接するフローティングゲート、又は、隣接するビットライン及び隣接するワードライン上のフローティングゲート（すなわち、対象のフローティングゲートと隣接するフローティングゲートは対角線上で互いに隣接している）を含んでいる場合がある。
【０００８】
フローティングゲート間結合現象は、異なる時間にプログラムされた隣接し合うメモリセルのセット間で最も顕著に発生する。例えば、第１メモリセルは、自己のフローティングゲートに、１つのデータセットに関連したあるレベルの電荷を追加するようにプログラムされる。次に、１又は複数の隣接しているメモリセルが、自己のフローティングゲートに、第２のデータセットに関連したあるレベルの電荷を追加するようにプログラムされる。１又は複数の隣接メモリセルがプログラムされた後においては、第１メモリセルに結合している隣接メモリセル上のプログラムされた電荷の影響により、第１メモリセルから読取られる電荷レベルが、元々プログラムされた電荷レベルと異なるようになる。隣接メモリセルからの結合は、目標のセルから読み取られる見かけ上の電荷レベルを、記憶されたデータの読み出しエラーを生じさせるのに十分な量シフトさせる場合がある。
【０００９】
マルチ状態デバイスでは許容される閾値電圧範囲と禁止範囲がバイナリデバイスよりも狭いので、フローティングゲート間結合の影響はマルチ状態デバイスにとっては大きな問題となる。そのため、フローティングゲート間結合により、メモリセルが、許可された閾値電圧範囲から禁止範囲へとシフトする場合がある。
【００１０】
メモリセルのサイズが縮小される中で、短いチャネル効果と、より厚い酸化物／結合率の変化、及び、更なるチャネルドーパントの変動によって、閾値電圧の自然プログラミング及び消去分布が増加し、隣接する状態間の有効な分離が減少することが予想される。この影響は、２つの状態しか使用しないメモリ（バイナリメモリ）よりもマルチ状態メモリにおいてより大きくなる。更に、ワードライン間のスペース、及び、ビットライン間のスペースの減少によっても、隣接し合うフローティングゲート間の結合が増大する。
【００１１】
したがって、不揮発性半導体メモリ内のフローティングゲート間及び他の電荷蓄積領域間の電荷結合の影響を減らす必要がある。
【課題を解決するための手段】
【００１２】
不揮発性半導体メモリデバイス内の電荷蓄積領域間の結合を低減させるシールドプレートと、その形成に関する技術を提供する。シールドプレートは、隣接するフローティングゲートの対向したビットライン側部に対向しているフローティングゲートのビットライン側部に隣接させて形成することができる。各シールドプレートとこれに対応する隣接する電荷蓄積領域との間に絶縁層を形成することができる。絶縁層は、電荷蓄積領域よりも上に形成された制御ゲートの上面の高さにまで延びることができる。このような構造では、側壁製造技術により絶縁部材とシールドプレートを形成することができる。各シールドプレートは、制御ゲートとシールドプレートを接続させるために複雑なマスキングを行うことなく形成された堆積させた側壁とすることができる。一実施形態では、シールドプレートは浮遊電位にある。
【００１３】
一実施形態では不揮発性メモリの製造方法が提供される。この製造方法は、複数の隣接し合う電荷蓄積領域を基板に沿って第１方向に形成するステップと、電荷蓄積領域の上に複数の隣接し合う制御ゲートを形成するステップと、第１方向に隣接する電荷蓄積領域と対向する電荷蓄積領域の側部に沿って、及び、第１方向に隣接する制御ゲートと対向する制御ゲートの側部に沿って絶縁部材を形成するステップを有している。絶縁部材は、少なくともフローティングゲートの下面の高さから、少なくとも制御ゲートの上面の高さにまで延びている。絶縁部材に沿って導電性分離部材が形成される。導電性分離部材は、電荷蓄積領域及び制御ゲートから絶縁される。一実施形態では、分離部材は浮遊電位にある。一実施形態では、分離部材は、対応する各行の各記憶素子を越えた位置、あるいは、メモリアレイ内の空白部で、対応するワードラインと一部で電気的に接続される。
【００１４】
一実施形態では、不揮発性メモリシステムが提供される。この不揮発性メモリシステムは、基板上にビットライン方向に配列された複数の隣接し合う電荷蓄積領域と、隣接し合う電荷蓄積領域上に形成された複数の制御ゲートであって、対応する電荷蓄積領域のビットライン側部と実質的に同面上にある２つのビットライン側部をそれぞれ有する制御ゲートと、隣接し合う電荷蓄積領域の各ビットライン側部と隣接する絶縁部材と、各絶縁部材と隣接する浮遊導電性分離部材であって、対応する隣接する電荷蓄積領域を遮蔽する分離部材を有する。一実施形態では、導電性分離部材は、分離部材に対応する電荷蓄積領域上に形成されたワードラインと接続されていてもよい。絶縁部材は、電荷蓄積領域の下面高さから制御ゲートの上面高さまで延ばすことができる。
【００１５】
本発明の他の特徴、局面、目的は、明細書、図面、特許請求の範囲を精査することにより得ることができる。
【図面の簡単な説明】
【００１６】
【図１】ＮＡＮＤストリングの平面図である。
【図２】図１に示したＮＡＮＤストリングの等価回路線図である。
【図３】３本のＮＡＮＤストリングを示す回路線図である。
【図４】一実施形態に従って製造できるフラッシュメモリセルの一実施形態の２次元ブロック図である。
【図５】一実施形態に従って製造できる２つのＮＡＮＤストリングの４本のワードラインの長い部分のペアを示す３次元図である。
【図６】一実施形態におけるＮＡＮＤフラッシュメモリアレイの一部の平面図である。
【図７】一実施形態によるフラッシュメモリの製造方法のフローチャートである。
【図８】一実施形態によって製造したメモリアレイの一部を示す。
【図９】一実施形態によって製造したメモリアレイの一部を示す。
【図１０】一実施形態によるメモリアレイの例証的な構成を示す。
【図１１】一実施形態によるメモリアレイの例証的な構成を示す。
【図１２】一実施形態によって実現できる例証的なメモリシステムのブロック図である。
【図１３】不揮発性メモリデバイスをプログラムするプロセスの一実施形態を述すフローチャートである。
【図１４】不揮発性メモリデバイスを読取るプロセスの一実施形態を述すフローチャートである。
【発明を実施するための形態】
【００１７】
図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。実施形態による遮蔽技術及び分離技術が、説明のために、不揮発性フラッシュメモリ、特にＮＡＮＤタイプのフラッシュメモリに関連して提示される。しかし、当業者は、ここで述べる技術がそれに限定されず、様々なタイプの集積回路を製造する多数の製造プロセスに利用できるものであると理解すべきである。例えば、これらの技術を、隣接し合う電荷蓄積領域の間において遮蔽を必要とするＮＯＲタイプメモリや他のデバイスを製造するために使用することができる。
【００１８】
図１、図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間で直列されている４つのトランジスタ１００、１０２、１０４、１０６を有している。選択ゲート１２０は、ビットラインコンタクト１２６を介して、ＮＡＮＤストリングをビットラインに接続する。選択ゲート１２２は、ソースラインコンタクト１２８を介して、ＮＡＮＤストリングを共通ソースラインに接続する。トランジスタ１００、１０２、１０４、１０６はそれぞれ制御ゲートとフローティングゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを有している。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを有している。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを有している。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを有している。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。
【００１９】
図１、図２はＮＡＮＤストリング内の４つのメモリセルを示しているが、４つのトランジスタの使用は単に一例として提供されている点に留意されたい。ＮＡＮＤストリングには、４つよりも少ない、又は、４つよりも多いメモリセルを設けることができる。例えば、ＮＡＮＤストリングによっては、８個、１６個、３２個、又はそれ以上のメモリセルを含んでいる。
【００２０】
ＮＡＮＤ構造を使用するフラッシュメモリシステムの一般的なアーキテクチャは、多数のＮＡＮＤストリングを有している。例えば、図３は、多数のＮＡＮＤストリングを有するメモリアレイのうちの３つのＮＡＮＤストリング２０２、２０４、２０６を示している。図３の各ＮＡＮＤストリングは、２つの選択トランジスタと４つのメモリセルを有している。各ストリングは、選択トランジスタ（例えば、選択トランジスタ２３０、２５０）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートを制御するために使用される。様々なＮＡＮＤストリングが、選択ラインＳＧＤによって制御される選択トランジスタ２２０、２４０などにより、各ビットラインに接続されている。各ワードライン（ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０）は、セルの行を形成している各ＮＡＮＤストリング上の１個のメモリセルの制御ゲートに接続されている。例えば、ワードラインＷＬ２は、メモリセル２２４、２４４、２５２に対する制御ゲートに接続されている。図示するように、各ビットラインと対応するＮＡＮＤストリングはメモリセルアレイの列を備えている。
【００２１】
図４は、図１〜図３に示すメモリセルと同様に、実施形態によって製造可能なフラッシュメモリセルの一実施形態の２次元ブロック図である。図４のメモリセルは、Ｐ基板、Ｎウェル、Ｐウェルを備えたトリプルウェルを有している。図面を簡略化するために、図４ではＰ基板とＮウェルを省略している。Ｐウェル３２０内には、メモリセルのソース／ドレイン領域として機能するＮ＋をドープした領域３２４がある。Ｎ＋ドープ領域３２４をソース領域とするかドレイン領域とするかはある程度任意である。ＮＡＮＤストリング内では、ソース／ドレイン領域３２４は１つのメモリセルのソースとして機能するとともに、これに隣接しているメモリセルのドレインとして機能する。したがって、Ｎ＋ドープソース／ドレイン領域３２４はソース領域、ドレイン領域、又は、その両方として考えることができる。
【００２２】
Ｎ＋ドープ領域３２４の間にはチャネル３２２が設けられている。チャネル３２２上には第１誘電領域又は層３３０が設けられている。誘電体層３３０上には、メモリセルのフローティングゲートを構成している導電領域又は層３３２が設けられている。フローティングゲートは、読取又はバイパス動作に関連した低電圧動作条件下においては、第１誘電体層３３０によりチャネル３２２から電気的に絶縁／分離されている。フローティングゲート３３２上には第２誘電領域又は層３３４が設けられている。誘電体層３３４上には、メモリセルの制御ゲートを構成している第２導電体層３３６が設けられている。別の実施形態では、様々な層が図示の層内に組み入れられるか、これに追加されている。例えば、ハードマスクのような追加の層が制御ゲート３３６上に配置されていてもよい。誘電体３３０、フローティングゲート３３２、誘電体３３４、及び、制御ゲート３３６はスタックを形成している。メモリセルのアレイはこのようなスタックを多数有している。ここで使用しているスタックという用語は、製造プロセス中及び製造プロセス後において異なる時に形成されるメモリセルの複数の層／領域を意味する。そのため、セルがどの製造段階にあるかによって、１つのスタックに含まれる層の数は、図４に示したものよりも多く、又は少なくなる。
【００２３】
フラッシュＥＥＰＲＯＭシステムにおいて有用な１つのタイプのメモリセルでは、導電性フローティングゲートの代わりに非導電性誘電材料を使用して、電荷を不揮発性方式で蓄積する。このようなセルは、Ｃｈａｎ等による論文「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95に記述されている。導電性制御ゲートと、メモリセルチャネルの上の半導電性基板の表面との間には、酸化シリコン、窒化シリコン、酸化シリコン（「ＯＮＯ」）から成る３層構造の誘電体が形成されている。セルのプログラミングは、セルチャネルを通ってきた電子を窒化物内に注入し、この電子が限定された範囲内に捕獲及び記憶されることでなされる。この蓄積された電荷が、セルのチャネルの一部における閾値電圧を検知可能な態様で変化させる。窒化物内にホットホールを注入することでセルが消去される。さらに、Ｎｏｚａｋｉ等による「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」、IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501も参照できる。この論文は、ドープしたポリシリコンゲートがメモリセルチャネルの一部にかけて延伸することで別個の選択トランジスタを形成しているスプリットゲート構造内の同様のセルについて記述している。先に述べた２つの論文の全体は本願明細書に組み込まれる。Ｗｉｌｌｉａｍ  Ｄ．Ｂｒｏｗｎ、Ｊｏｅ  Ｅ．Ｂｒｅｗｅｒ編集の「Nonvolatile Semiconductor Memory Technology」、IEEE Press, 1998の１．２章で述べられているプログラミング技術は、本願明細書に組み込まれる。その同じ章において、誘電性電荷捕獲デバイスにも適用できると記述されている。この段落において記述されているメモリセルは、本開示の複数の実施形態と共に使用することができる。
【００２４】
各セルに2ビットを記憶する別のアプローチがＥｉｔａｎ等による「NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell」、IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545に記述されている。ＯＮＯ誘電体層は、ソース拡散部とドレイン拡散部の間のチャネルにかけて延伸している。１つのデータビットについての電荷が、ドレインと隣接した誘電体層内に局所化され、別のデータビットについての電荷が、ソースと隣接した誘電体層内に局所化される。誘電体内の空間分離した電荷蓄積領域のバイナリ状態を別々に読み取ることで、マルチ状態データ記憶が得られる。この段落で記述したメモリセルは、本開示の複数の実施形態と共に使用することができる。
【００２５】
トネリング現象により電気的消去プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）またはフラッシュメモリデバイスをプログラミングする場合には、一般に、制御ゲートにプログラム電圧が印加され、ビットラインが接地される。電子が誘電体３３０を突き抜けるので、チャネルからの電子はフローティングゲート内に注入される。このため、誘電体３３０は、トンネル誘電体又はトンネル酸化物と呼ばれる場合がある。フローティングゲート３３２内に電子が蓄積すると、フローティングゲートは負に帯電し、メモリセルの閾値電圧が１又は複数ビットのデータの記憶を表すために予め決められている複数の閾値電圧範囲のうちの１つに上昇する。一般に、制御ゲートに印加されるプログラム電圧は、一連のパルスとして印加される。パルスの大きさは、連続したパルス毎に、予め決められたステップサイズずつ上昇する。
【００２６】
図５は、フラッシュメモリアレイの一部として製造される２つの一般的なＮＡＮＤストリング３０２、３０４の３次元ブロック図である。図５は、ストリング３０２、３０４上の４つのメモリセルを示しているが、これよりも多い又は少ない数のメモリセルを使用することができる。ＮＡＮＤストリングの各メモリセルは、図４に関連して上述したように、スタックを有している。図５は更に、Ｐウェル３２０の下のＮウェル３２６と、ＮＡＮＤストリングに沿ったビットライン方向と、ＮＡＮＤストリング又はビットライン方向に対して垂直なワードライン方向を示している。図５では、Ｎウェル３３６の下のＰタイプ基板を省略している。一実施形態では、制御ゲートはワードラインを形成している。１本のワードラインにかけて均一な連続した層である導電層３３６が、そのワードライン上の各デバイスに対する共通ワードライン又は制御ゲートを提供するために形成されている。図５には、１行内に含まれる複数のメモリセルのために１本のワードラインを形成する独立した制御ゲート層３３６が示されている。こうしたケースでは、この層は、対応するフローティングゲート層３３２と重なる場所において、各メモリセルのための制御ゲートを形成する。別の実施形態では、別個の複数の制御ゲートを形成し、これらを別個に形成されたワードラインによって相互に接続することができる。
【００２７】
図５に示すＮＡＮＤストリングを有するＮＡＮＤ型不揮発性メモリシステムを製造する場合には、ＮＡＮＤストリング３０２、３０４のように隣接し合うストリング間にワードライン方向において電気的な分離をすることが重要である。図５に示す実施形態では、ＮＡＮＤストリング３０２は、開口領域または空間３０６によってＮＡＮＤストリング３０４から分離されている。一般的なＮＡＮＤ構造では、隣接し合うＮＡＮＤストリング間に誘電材料が形成されており、この誘電材料が空白部３０６の位置に形成されている。
【００２８】
ＮＡＮＤフラッシュメモリおよび他のタイプの半導体デバイスにおいて、デバイスをワードライン方向に分離する技術は多数存在する。シリコン局所酸化（ＬＯＣＯＳ）技術では、基板表面上に酸化物が成長又は堆積されて、その後、酸化物層上に窒化物層が堆積される。これらの層をパターニングして所望の分離領域を露出させるとともに所望のアクティブ領域を被覆った状態とした後に、これらの層と基板の一部とにエッチングによりトレンチが形成される。次に、露出した領域上に酸化物が成長される。ＬＯＣＯＳプロセスは、アクティブ領域内への侵入を減少させるための側壁マスク分離（ＳＷＡＭＩ）のような技術を採用することによって改良されている。ＳＷＡＭＩでは、酸化物を形成する前にトレンチ壁上に窒化物を形成することで、酸化物の侵入と、バーズビークの形成を低減させている。これら及び他の分離技術に関するより詳細な説明は、２００４年１１月２３日提出の、Ｊａｃｋ  Ｈ．Ｙｕａｎによる米国特許出願第１０／９９６，０３０号、「SELF- ALIGNED TRENCH FILLING WITH HIGH COUPLING RATIO」、２００５年１０月１４日提出の、Ｊａｃｋ  Ｈ．Ｙｕａｎによる米国特許出願第１１／２５１，３８６号、「SELF-ALIGNED TRENCH FILLING FOR NARROW GAP ISOLOATION REGIONS」を参照できる。これら両方の関連出願の全体は本願明細書に組み込まれる。
【００２９】
図６は、一実施形態によるＮＡＮＤフラッシュメモリセルのアレイの一部の平面図である。メモリセルの行に対する制御ゲートを形成するために電荷蓄積領域３３２のグループの上に跨って重なっている状態にある並列したワードライン３３６を水平方向に示している。ワードライン３３６を透明に図示することで、その下にある電荷蓄積領域３３２、トレンチ分離領域３５０などが示されている。ワードラインが、連続しており、トレンチ分離領域３５０と電荷蓄積領域３３２の上に形成されていることが分かる。各電荷蓄積領域３３２は、隣接し合うトレンチ分離領域３５０（図６において垂直またはビットライン方向に示されている）の間に形成されている。トレンチ３５０による水平又はワードライン方向の分離により、電荷蓄積領域の列あるいはストリングが形成される。各列は、図１に示すようなコンタクトを介して、一端（例えばドレイン）において各ビットライン３６２に接続されており、他端において共通ソースライン（図示せず）に接続されている。これにより、ＮＡＮＤストリングまたはフラッシュ記憶素子の列が画定されている。図示を容易にするために、ビットライン３６２は１本のみ示されている（コンタクト接続部は除く）。一般的なメモリアレイは数千の列またはＮＡＮＤストリングを有し、図示された４つだけではなく任意の数のメモリセルを有することができる。
【００３０】
一実施形態によれば、ビットライン方向に隣接し合う電荷蓄積領域３３２の間に分離部材３４０が設けられる。分離部材は、隣接し合う電荷蓄積領域間での電荷結合を低減する。電荷蓄積領域３３２に関連する電界は、領域内に蓄積した電荷の量に応じて生じる。こうした電界はあらゆる方向の成分を有し得るので、隣接する記憶素子の見かけ上の閾値電圧が影響を受ける。分離部材３４０はこれらの電界の終端点となり、隣接し合う電荷蓄積領域間における電荷結合量が低減し、メモリセルの見かけ上の閾値電圧の変動の発生が抑制される。一実施形態では、分離部材３４０は、以下に説明する側壁製造技術により形成される分離側壁又はシールドプレートである。
【００３１】
それほど限定されないが、シールドプレート３４０は、ビットライン方向に互いに隣接し合う電荷蓄積領域３４０間の電荷結合を低減するのに特に好適である。この遮蔽によって、ビットライン方向の成分だけでなく他の方向の成分を持つ電界も終端する。プレート３４０は、ビットライン方向に隣接し合う電荷蓄積領域間に形成されているが、例えば、隣接するビットラインとワードライン上にあり、従って対角線上で隣接し合う別の電荷蓄積領域の間を遮蔽するように形成されていてもよい。
【００３２】
シールドプレート３４０は、ビットライン方向に隣接し合うスタックの間に形成されている。各プレートは、最も近くの電荷蓄積領域３２２から絶縁部材３３８によって絶縁されている。絶縁部材３３８は、各スタックに沿って形成された誘電体のスペーサであり、対応するシールドプレートと電荷蓄積領域の間をビットライン方向に絶縁する。シールドプレート３４０と同様に、スペーサは、ビットライン方向に隣接し合うスタックのビットライン側部に沿って、ワードライン方向に伸びている。一実施形態では、絶縁部材は、側壁製造技術を使用して形成された絶縁側壁である。図示されていないが、絶縁部材３３８と分離部材３４０は、ＮＡＮＤストリングの選択ゲートと対向する電荷蓄積領域のビットライン側部に沿って形成することもできる。
【００３３】
一実施形態では、シールドプレート３４０は浮遊されており、電気的な接続を有さない。ポリシリコン又は金属のような導電性材料で形成されている場合は、各浮遊シールドプレートは、絶縁領域３３８によって、最も近いワードライン３３６と容量結合している。浮遊シールドプレートの電圧は、最も近い制御ゲート３３６の電圧に応じて上下する。この電圧は、制御ゲートへの結合率によって変化する。この比率は、絶縁領域の誘電率及び大きさだけでなく、シールド、電荷蓄積領域、及び／又は、ワードライン３３６の大きさ及び材料にも依存する。
【００３４】
本開示の実施形態による技術は、分離部材の製造を単純化することができる。一実施形態では、浮遊シールドプレート３４０は、図８Ａ〜図８Ｇに関連して示すように、単純にシールドプレート材料を堆積させ、これをエッチバックしてプレート状シールドを形成することによって形成される。別の実施形態では、プレートは浮遊していないが、個々のメモリセルから離れた位置（例えば、行の最初のメモリセルの前、又は、最後のメモリの後）においてワードラインと接続されており、形成されたデバイスのピッチサイズでの複雑なマスキング処理を回避できる。例えば、電気接続は、行の最初のメモリセルの前、行の最後のメモリセルの後、又は、メモリアレイの行内の空白部あるいは途切れ部に設けることができる。
【００３５】
図７は、一実施形態によるメモリアレイの形成方法を示すフローチャートである。図８Ａ〜図８Ｇは、図７に示すような製造プロセス中の各時点におけるメモリアレイを示す。なお、説明を明瞭にするために、当業者が理解できる製造プロセスの多くのステップについては図示されていない。図７は、製造プロセスの選択ステップを強調及び例示するために、図８Ａ〜図８Ｇに関連して記述されているが、こうしたデバイスの製造に限定されるものではない。そのため、図７、図８Ａ〜図８Ｇは特定のＮＡＮＤフラッシュメモリの例を示しているが、開示された原理を他の製造プロセスに従って使用することで、別タイプのデバイスを形成することもできる。
【００３６】
図８Ａは、図６の線Ａに沿ったメモリアレイの断面図であり、複数の不揮発性ＮＡＮＤタイプフラッシュメモリデバイスが上部及び内部に形成される基板３００を示す。基板３００は概して基板を表すために使用されているが、しかし、様々な実現に応じて、この基板は内部に形成されたＰウェル及び／又はＮウェルを適宜含むこともできる。例えば、図５に示すように、Ｐウェル及びＮウェルが基板３００内に形成されていてもよい。
【００３７】
図７のステップ４０２では、基板３００を含むトリプルウェルについての注入及びこれに関連するアニールが実行される。トリプルウェルの注入とアニーリングの後に、基板３００の上に誘電体層３３０が形成される。様々な実施形態では、誘電体３３０は、多数の記憶素子のトンネル誘電領域を形成し、又、酸化物あるいは他の適切な誘電材料を含んでいる。誘電体層３３０は、既知の化学気層成長（ＣＶＤ）プロセス、有機金属ＣＶＤプロセス、物理気層成長（ＰＶＤ）プロセス、原子層成長（ＡＬＤ）プロセスを使用して堆積させたり、熱酸化プロセスを使用して成長させたり、別の適切なプロセスを使用して形成することができる。一実施形態では、誘電体３３０の厚さは約７０〜１００オングストロームである。しかし、様々な実施形態によれば、これよりも厚い又は薄い層を使用することができる。更に（又、任意で）、別の材料を誘電体の上や下に成長させたり、誘電体内に組み込むことで、誘電体層３３０を形成してもよい。
【００３８】
ステップ４０６では、トンネル酸化物層上に電荷蓄積層を堆積させる。図８Ａでは、電荷蓄積層は第１導電層３３２であり、製造されるストリングのメモリデバイスのフローティングゲートを有する。一実施形態では、導電層３３２は、上述した既知のプロセスを使用して堆積させたポリシリコンである。別の実施形態では、別の導電性材料を使用することができる。一実施形態では、導電層３３２の厚さは約５００オングストロームである。しかし、他の実施形態では、５００オングストロームよりも厚い又は薄い導電層を使用できる。
【００３９】
ステップ４０６で堆積された電荷蓄積層は、導電性フローティングゲート材料（例えばポリシリコン）又は誘電性電荷蓄積材料（例えば窒化シリコン）を含んでいてよい。ＯＮＯ３層構造誘電体を使用する場合には、ステップ４０４が第１酸化シリコン層を堆積させることを含んでおり、ステップ４０６が窒化物電荷蓄積層を堆積させることを含んでいてもよい。その後のステップにおいて第２酸化シリコン層を堆積させて、インターゲート誘電体（以降で説明）を形成することができる。
【００４０】
一実施形態では、用途に合わせた誘電体層が使用され、その中に電荷蓄積領域が形成される。例えば、シリコンリッチ二酸化シリコン層を使用して、電子の捕獲し蓄積してもよい。このような材料については、本願明細書に全体が組み込まれる次の２つの論文に記載されている：ＤｉＭａｒｉａ等による「Electrically-alterable read-only-memory using Si-rich SI02 injectors and a floating polycrystalline silicon storage layer」、J. Appl. Phys. 52(7), July 1981, pp. 4825-4842；Ｈｏｒｉ等による「A MOSFET with Si-implanted Gate-SiO2 Insulator for Nonvolatile Memory Applications」、IEDM 92, April 1992, pp. 469-472。一例として、層の厚さは約５００オングストロームであってよい。誘電体層が、トンネル誘電体層、電荷蓄積層、又は、任意のインターゲート誘電体層を形成するように、ステップ４０４と４０６を組み合わせてもよい。
【００４１】
フローティングゲート又は他の電荷蓄積層を堆積させた後に、ステップ４０８で犠牲窒化物層３４２が堆積される。この窒化物層の厚さは約４００オングストロームであってよい。しかし、この厚さは、ここで提供された寸法よりも厚く又は薄くてよく、又、実施毎に異なっていてもよい。層３３０、３３２、３４２は、複数のデバイスを形成するために用いる予備ＮＡＮＤストリングスタック層である。これらの層を開始層として使用することで、複数のＮＡＮＤストリングが構成される。
【００４２】
層３３０、３３２、３４２が形成されたら、ステップ４１０で、窒化物層３４２を覆うようにハードマスクが堆積されて、デバイスの各ＮＡＮＤストリングの画定が開始される。フォトリソグラフィを使用して、ＮＡＮＤストリングとなる領域にフォトレジストのストリップを形成することができる。フォトレジストのストリップを形成した後に、例えば異方性プラズマエッチング（対象の各平面層に対する物理エッチングと化学エッチングの正確なバランスを持った反応性イオンエッチング）を使用して、露出しているマスク層がエッチングされる。マスクのエッチングと共に、フォトレジストも除去される。
【００４３】
ステップ４１２では、マスクを使用して窒化物層とフローティングゲート層をエッチングし、各ＮＡＮＤストリングスタック領域を形成する。これらが、メモリデバイスの各ＮＡＮＤストリングとなる。３つのＮＡＮＤストリングスタック領域は、ワードライン方向において互いに隣接している。ステップ４１４では、基板３００がエッチングされて、スタック間に分離トレンチ３５０が形成される。トレンチは、隣接し合うメモリセルの列と対応する基板のアクティブ領域とを分離して、各ＮＡＮＤストリングを画定する。ステップ４１６では、分離トレンチ３５０が二酸化シリコンのような誘電体で充填されて、効率的な分離が得られる。ステップ４１８では、各フローティングゲート３３２の上面を平坦化するために、例えば化学機械研磨を用いて、余剰酸化物と窒化物層３４２の残余部分とが研磨される。図８Ｂは、ステップ４１８実施後における、図６の線Ａに沿ったメモリアレイの断面図である。
【００４４】
複数の実施形態に従って、分離トレンチ３５０を形成する種々の技術を使用することができる。例えば、トレンチ３５０は、既述のように、事前に堆積されていたフローティングゲート及びトンネル誘電体層をエッチングして形成された自己整列型ディープトレンチであってよい。一実施形態では、成長させた誘電体でトレンチを充填することで、後に堆積させる制御ゲート層がフローティングゲート間でワードライン方向に伸びるようにして、結合に対処してもよい。自己整列型ディープトレンチを利用する技術に関する更なる情報については、２００４年１１月２３日提出、Ｊａｃｋ  Ｈ．Ｙｕａｎによる米国特許出願第１０／９９６，０３０号、「SELF- ALIGNED TRENCH FILLING WITH HIGH COUPLING RATIO」を参照できる。この関連出願の全体は本願明細書に組み込まれる。一実施形態では、２００５年１０月１４日提出、Ｊａｃｋ  Ｈ．Ｙｕａｎによる米国特許出願第１１／２５１，３８６号「SELF-ALIGNED TRENCH FILLING FOR NARROW GAP ISOLOATION REGIONS」に記述されているように、各々のトレンチ３５０は、成長させた誘電体で充填した下方トレンチ部分と、堆積させた誘電体で充填した上方トレンチ部分を含んでいる。この関連出願の全体は本願明細書に組み込まれる。別の実施形態では、例えば先述したＬＯＣＯＳ又はＳＷＡＭＩのような他の技術を使用することができる。いくつかの実施形態では、上述したように、分離トレンチを、フローティングゲート及び／又はトンネル誘電体よりも先に形成することができる。
【００４５】
ステップ４２０では、インターゲート誘電領域３３４のために、誘電体を堆積させる。一実施形態では、インターゲート誘電体は複数層構造のＯＮＯ（酸化物−窒化物−酸化物）であり、このＯＮＯは、５０オングストロームの厚さの第１酸化物層、７０オングストロームの厚さの窒化物層、及び、７０オングストロームの厚さの第２酸化物層を有している。このような構造の効率的なＯＮＯ厚さは、１４０オングストローム前後である。他のサイズ及び他のタイプの材料を用いることもできる。ステップ４２２では、制御ゲート３３６のために１又は複数の層が形成される。一実施形態では、制御ゲート３３６の厚さは約２０００オングストロームである。 一実施形態では、ポリシリコン層３４４、タングステンシリサイド（ＷＳｉ）層３４６、窒化シリコン（ＳｉＮ）層３４８が堆積されて制御ゲート３３６が形成される。ＷＳｉ３４６は低抵抗層であり、ＳｉＮは絶縁体である。図８Ｃは、ステップ４２２実施後における、図６の線Ａに沿ったメモリアレイの断面図を示す。
【００４６】
ステップ４２４では、ＳｉＮ３４８上に堆積させた酸化物等のハードマスクの上にフォトレジストのパターンが形成され、アレイの各制御ゲート又はワードライン３３６が画定される。ステップ４２６では、層３４８、３４６、３４４、３３４、３３２、３３０がエッチングされて、ビットライン方向（図８Ａ〜図８Ｃでは垂直）に対して実質的に垂直な方向（図８Ａ〜図８Ｃでは水平）にワードラインが形成される。ステップ４２６では、プラズマエッチング、イオンミリング、純物理的イオンエッチング、又は、他の適切な技術を使用してワードラインを形成することができる。一実施形態では、ステップ４２６ではトンネリング誘電体層３３０がエッチングされず、各電荷蓄積領域の真下並びにその間の基板上に、ビットライン方向に連続する誘電材料のストリップが残される。図８Ｄは、図６の線Ｂに沿ったメモリアレイの断面図であり、ビットライン方向に互いに隣接した３個のスタックを有するアレイの切断状態が図８Ｄにおいては水平に示されている。
【００４７】
ステップ４２８では、側壁酸化、側壁堆積、又は、これらの組合せが実行される。低濃度の酸素ガス雰囲気を有する高温の炉の中にデバイスが配置され、露出した表面が酸化して保護層が形成される。側壁酸化は、フローティングゲートと制御ゲートのエッジを丸くするためにも使用できる。高温（例えば１，０００℃以上）酸化物成長の他に、高密度クリプトンプラズマ内での低温（例えば４００℃）酸化物成長がある。側壁酸化に関する更なる情報については以下を参照できる；Ｏｈｍｉ、Ｋｏｔａｎｉ、Ｈｉｒａｙａｍａ、Ｍｏｒｉｍｏｔｏ著「New Paradigm of Silicon Technology」、Proceedings of the IEEE, Vol. 89, No. 3, March 2001；Ｈｉｒａｙａｍａ、Ｓｅｋｉｎｅ、Ｓａｉｔｏ、Ｏｈｍｉ著「Low- Temperature Growth of High Silicon Oxide Films by Oxygen Radical Generated in High Density Krypton Plasma」、Dept. of Electronic Engineering, Tohoku University, Japan, 1999 IEEE；Ｓｅｋｉｎｅ、Ｓａｉｔｏ、Ｈｉｒａｙａｍａ、Ｏｈｍｉ著「Highly Reliable Ultra thin Silicon Oxide Film Formation at Low Temperature by Oxygen Radical Generated in High-Density Krypton Plasma」、Tohoku University, Japan, 2001 IEEE。上記３つの論文の全体は本願明細書に組み込まれる。
【００４８】
ステップ４３０では、注入プロセスにおいてＮ＋ソース／ドレイン領域３２４が形成される。例えば、ヒ素又はリンの注入を使用できる。Ｈａｌｏ注入を使用することができ、又、いくつかの実施形態ではアニールプロセスが実施される。図８Ｅは、隣接し合う電荷蓄積領域３３２の下の基板のアクティブ領域の間にＮ＋領域３２４を形成した後における、図６の線Ｂに沿って示すメモリアレイの断面図である。
【００４９】
ステップ４３２、４３４では、ビットライン方向に互いに隣接し合うスタック間に絶縁部材３３８が形成される。スタックの各層は、上面と下面、ワードライン方向に延びる実質的に平行な２つの側部、ビットライン方向に延びる実質的に平行な２つの側部（図８Ａ〜図８Ｃに第１ビットライン側部を示している）を有している。絶縁部材は、図８Ｅに示すように、隣接し合う電荷蓄積領域３３２、インターゲート誘電領域３３４、及び、制御ゲート３３６の複数の層のビットライン側部に沿って形成されている。一実施形態では、絶縁部材は、制御ゲート３３６の導電部分（例えばポリシリコン３３４）に沿ってのみ形成され、ＷＳｉ３４６又はＳｉＮ３４８等の層に沿っては形成されない。一実施形態では、絶縁部材３３８は誘電体側壁スペーサ（例えば酸化物、窒化物など）である。この誘電体側壁スペーサは、ＡＬＤ、ＣＶＤなどを使用して酸化物を堆積させ（ステップ４３２）、これをエッチバックして（ステップ４３４）絶縁側壁を形成することにより形成できる。
【００５０】
ステップ４３６では、ポリシリコン、金属、または、その他の材料を堆積させること等によって、分離部材３４０のために導電性材料が形成される。ポリシリコンは非常にコンファーマルであり、一実施形態では分離シールドプレート３４０を形成するために堆積される。ステップ４３８では、堆積された材料がエッチングされることで、各絶縁側壁３３８に沿って側壁プレートが形成される。一実施形態では、シールドプレート３４０のビットライン方向における厚さは約５０オングストロームまたはそれ以下である。その他にも５０オングストロームを超える又は未満の厚さを用いることができる。一実施形態では、例えば、厚さ２０又は１０オングストロームのシールドプレートを使用できる。この大きさの非常に薄型の導電層によれば十分な終端が得られる。図８Ｆは、図６の線Ｂに沿ったメモリアレイの断面図を示しており、シールドプレート３４０は絶縁領域３３８に沿って形成されている。隣接し合う電荷蓄積領域の間（隣接し合うフローティングゲートの対向し合うビットライン側部の間）に、２枚のプレートがビットライン方向に形成されている。各シールドプレートは、隣接する電荷蓄積領域に電荷が蓄積した結果生じる電界を低減することができる。これにより、メモリセルの見かけ上の閾値電圧の変動を減少させることができる。
【００５１】
ステップ４４０では、アレイ内を充填するために、層間誘電体３５２が形成される。図８Ｇは、ステップ４４０実行後の、図６の線Ｂに沿ったメモリアレイの断面図である。ステップ４４２では、種々の最終プロセスを実行することができる。例えば、アレイの製造を完了するために、種々のコンタクトのエッチングや、金属配線の形成などを実行できる。
【００５２】
複数の実施形態に従って、シールドプレート３４０に様々な改良を加えることが可能である。図８Ｆ〜図８Ｇは、ビットライン方向のスタックの間に形成されてワードライン方向に伸びるシールドプレートを示す。これらのプレートは、電荷蓄積領域のほぼ下面の高さから、ＷＳｉ層３４６のほぼ中央の高さにまで形成されている。一実施形態では、シールドは電荷蓄積領域３３２の下面にまでは延びていない。別の実施形態では、シールドプレートは基板３００の上部のあたりにまで形成されている。シールドプレートはＳｉＮ層３４８のほぼ上面の高さにまで延びていてもよいし、あるいは、電荷蓄積領域３３２の上面までしか延びていなくてもよい。一実施形態では、絶縁部材３３８は、制御ゲートの一部を形成するＷＳｉ３４６やＳｉＮ３４８等の層の高さにまでは延びていない。いずれのケースでも、浮遊シールドプレートは制御ゲート３３６から電気的に絶縁される（３４４〜３４８）。
【００５３】
シールドプレートは浮遊しており、導電性材料からできているため、最も近くのフローティングゲート及び制御ゲートと容量結合する。これにより、制御ゲート３３６の、対応する電荷蓄積領域への影響が増加する。制御ゲートはシールドプレートに容量結合し、シールドプレートは電荷蓄積領域に容量結合する。これにより、制御ゲートによる電荷蓄積領域への影響が更に大きくなる。
【００５４】
図９は、隣接し合う電荷蓄積領域３３２の間に単一の浮遊シールドプレート３４０が設けられている代替的実施形態を示す。隣接し合うワードラインスタック間の単一のプレートは、隣接する蓄積領域に電荷が蓄積する結果生じる電界の終端点となる。単一のシールドプレート３４０は、最も近くの各スタックに容量結合する。図８Ｆ、図８Ｇに示した２つのプレートと比較すると、単一のプレートは隣接するワードラインの電圧をそれほど密に追跡しない。しかし、このような配列も、隣接し合う電荷蓄積領域の間を遮蔽する。単一のシールドプレートが２つの制御ゲートの間及び２つの電荷蓄積領域の間に設けられているので、一実施形態では、プレートは隣接する何れのワードラインとも電気的に接続されない。こうすることで、シールドプレートが、隣接し合う両方の電荷蓄積領域に独立した電気的分離を提供する。
【００５５】
図９に示した単一のシールドプレートは、デバイスを小型化するのに特に好適である。アレイのメモリセルの寸法を計測すると、隣接し合うスタック領域間のビットライン方向における距離が減少する。独立した電気的特徴を持つ図８Ｆ、図８Ｇに示した２枚の分離シールドプレートを形成するためには、堆積あるいは別のプロセスによって２枚のプレートを形成し、これらの間に適切な分離を設ける必要がある。図９に示すような単一のプレートを形成する場合には、このプロセスレベルでの製造要求は緩和される。ステップ４３６、４３８（図７）では、導電層を堆積させ、これをエッチングして単一のシールドプレート３４０を形成するだけでよい。したがって、隣接し合うスタック領域間の狭いスペースでの堆積及びエッチングに対する要求が緩和される。
【００５６】
隣接し合う電化蓄積領域の間の２枚のシールドプレートを用いる実施形態では、シールドプレートは最も近いワードライン３３６と電気的に接続されていてもよい。例えば、図６を参照すると、１又は複数の層が重なっているためにインターゲート誘電領域３３４、フローティングゲート３３２、トレンチ３５０が見えなくなっているが、ワードラインの右側部分３３６１は通常の配列状態で示されている。コンタクト３５４が、ワードラインとこれに最も近い２枚のシールドプレート３４０との間のワードライン３３６１の端部に設けられている。コンタクトは、図７に示す最終プロセスの一部であるステップ４４２で形成されたエッチングされたコンタクトあるいは単純な金属配線であり得る。このような接続部は、各制御ゲートが対応するフローティングゲートの上に重なる場合も含めて各ワードラインの全長に沿っては形成されていないため、デバイスピッチでの正確な配列は必要ではない。接続部は、個々のメモリセルから離れた部分に複数個に設けることができる。直接的に電気的接続させることで、シールドプレートの電位がワードラインと同一になり、上述したとおりの終端と結合の向上が得られる。電気的接続部３５４の場所は、図１０、図１１により完全に示されている。
【００５７】
図１０は、メモリセルアレイ５０２の例示的な構造を示す。一例として、１，０２４個のブロックに仕切られたＮＡＮＤフラッシュＥＥＰＲＯＭについて記述する。各ブロックに記憶されているデータは同時に消去することができる。一実施形態では、ブロックは、同時に消去できるセルの最小単位である。この例では、各ブロック内に偶数列と奇数列に分割された８，５１２の列が存在している。ビットラインは、偶数ビットライン（ＢＬＥ）と奇数ビットライン（ＢＬＯ）に分割されている。図１０は、直列接続されてＮＡＮＤストリングを形成している４つのメモリセルを示す。各ＮＡＮＤストリングに４つのセルが設けられた状態を示しているが、メモリセルの数は４つより多くても少なくてもよい（例えば１６個、３２個、これ以外の数）。ＮＡＮＤストリングの１つの端子は、第１選択トランジスタ（選択ゲートとも呼ばれる）ＳＧＤを介して対応するビットラインに接続されており、他の端子は、第２選択トランジスタＳＧＳを介してｃソースに接続されている。一実施形態では、ワードラインと、対応するメモリセルの行のための１又は複数のシールドプレートとの間に、コンタクトまたは電気的接続部３５４が設けられている。図示するように、接続部は、ブロックの個々のメモリセルの外またはこれを超えた場所にあるワードラインの一部に設けられている。例えば、図１０は、各メモリセルの行の最後のメモリセルを超えた位置に設けられた接触部３５４を示す。ワードラインとシールドプレートの間には、単純なコンタクトであるビアや、他の配線を形成することができる。別の実施形態では、コンタクト３５４を、メモリセルブロックの外であり、行の最初のメモリセルを位置に形成してもよい。例えば、ＢＬＥ０に接続されている行のメモリセルの前のＷＬ３＿ｉの部分において、ワードラインＷＬ３＿ｉとこれに対応するシールドプレートとの間にコンタクトを形成してもよい。この接続部は、行制御回路５０６の後であって（ＢＬＥ０に接続されている）最初のメモリセルの前にあるワードラインの一部にあってもよい。
【００５８】
多くのアレイの実施例では、特定数のビットラインが連続した後に、メモリアレイ内に周期的な途切れ部を設けることが一般的である。例えば、ビットライン１００本毎に、アレイの一部にメモリセルを全く含まない空白部分を形成し、その次に別のビットライン１００本が形成されている。メモリアレイのこうした各部分はサブアレイと呼ばれる。
【００５９】
図１１は、このような構成を有する場合の、アレイとブロックの詳細を示す。図示のブロックは、異なるサブアレイの一部である各部分を含んでいる。サブアレイは、ｍ本の奇数ビットラインと偶数ビットラインを有する。したがって、図示のブロックは、ビットラインＢＬＥ０、ＢＬＯ０からビットラインＢＬＥｍ、ＢＬＯｍにより構成されている第１部分を有している。アレイ内の各空白部の前のビットラインの数ｍは実施形態毎に異なる。いくつかの実施形態においては、ｍは例えば５０又は１００、あるいは数百のビットラインであってよい。図１１のブロックは、アレイ内の途切れ部を１つだけ示すために簡略化したものであるが、実際にはｍ本の奇数及び偶数ビットライン毎に、アレイが最後に達するまで、周期的に途切れ部が形成されている。シールドプレートと隣接するワードラインとの間の接続部３５４は、アレイ内の各空白部又は途切れ部に、あるいは、空白部の一部のみに形成されていてもよい。
【００６０】
メモリアレイ内の周期的な空白部は、分離部材とこれに対応するワードラインの間にコンタクトを形成するのに特に好適である。図１１は、ＢＬＯｍとＢＬＥｍ＋１の間の空白部における分離部材と対応するワードラインとの間のコンタクト３５４を示している。アレイの空白部が大きいので、分離部材とワードラインの間にコンタクトを形成する際に求められる精密性のレベルは、ワードラインの全長に沿ってコンタクトを連続させる場合に求められる精密性レベルほどには高くない。コンタクトは、デバイスレベルのピッチで形成する必要はない。デバイスピッチが５０ｎｍである場合には、例えば１００ｎｍ以上の大きいコンタクトを形成することができる。これにより、分離部材の製造の容易性が大幅に向上するため、生産性が改善される。製造時に要求される精密度が高くないため、意図しない短絡や開放が原因で起こる不良が減少すると見込まれる。図示しないが、一実施形態では、分離部材と対応するワードラインとの間のコンタクトは、メモリアレイの空白部（又はその一部）毎に形成されている。このため、別のｍ本の奇数及び偶数ビットラインの後に、分離部材とワードラインの間に追加的にコンタクト３５４が形成されている。
【００６１】
一実施形態では、メモリセルの読取動作及びプログラム動作の最中に、４，２５６個のメモリセルが同時に選択される。選択されるメモリセルは、同じワードライン（例えばＷＬ２−ｉ）と、同タイプのビットライン（例えば偶数ビットライン）を有する。このため、５３２バイトのデータの読取又はプログラミングを同時に行うことができる。同時に読取又はプログラミングされる５３２バイトのデータは、論理ページを形成する。したがって、この例では、１つのブロックが少なくとも８ページを記憶できる。各メモリセルが２ビットのデータを記憶する場合（「マルチレベルセル」）、１つのブロックは１６ページを記憶する。
【００６２】
読取及び検証動作では、選択されたブロックの選択ゲート（ＳＧＤ、ＳＧＳ）が１又は複数の選択電圧にまで上昇され、選択されたブロックの未選択ワードライン（例えばＷＬ０、ＷＬ１、ＷＬ３）が読取パス電圧（例えば４．５ボルト）にまで上昇されることで、トランジスタをパスゲートとして動作させる。選択されたブロックの選択されたワードライン（例えばＷＬ２）は基準電圧に接続される。この基準電圧のレベルは、対象のメモリセルの閾値電圧がこのレベルよりも上であるか下であるかを判定できるように、各読取及び検証動作について指定されている。例えば、１ビットのメモリセルの読取動作では、選択されたワードラインＷＬ２が接地されることにより、閾値電圧が０Ｖよりも高いか否かが検出される。１ビットのメモリセルの検証動作では、選択されたワードラインＷＬ２が例えば２．４Ｖに接続されることによって、閾値電圧が２．４Ｖに達したかどうかがプログラミングの進行に伴って検証される。読取及び検証中は、ソースとｐウェルは０ボルトにある。選択されたビットライン（ＢＬｅ）は、例えば０．７Ｖのレベルにプリチャージされる。閾値電圧が読取又は検証レベルよりも高い場合には、対応するメモリセルが導通していないので、対象のビットライン（ＢＬｅ）の電位レベルが高レベルに維持される。これに対し、閾値電圧が読取又は検証レベルよりも低い場合には、メモリセルが導通するので、対象のビットライン（ＢＬｅ）の電位レベルが例えば０．５Ｖ未満といった低レベルに低下する。メモリセルの状態は、ビットラインに接続されているとともに最終的なビットライン電圧を検出する検出増幅器によって検知される。メモリセルがプログラムされているか消去されているかの差は、フローティングゲートに正味の負電荷が蓄積しているか否かに依存する。例えば、フローティングゲートに負電荷が蓄積している場合には、閾値電圧が上昇してトランジスタがエンハンスメント型動作となる。
【００６３】
一例では、メモリセルをプログラミングするときに、ドレインとｐウェルに０ボルトが印加され、制御ゲートに上昇を続ける一連のプログラミングパルスが印加される。一実施形態では、一連のパルスの大きさは７〜２０ボルトである。別の実施形態では、この一連のパルスの範囲は、例えば７ボルトより高い開始レベルを持つといったように各々異なっていてよい。メモリセルのプログラミング動作中、各プログラミングパルス間の期間に検証動作が実行される。つまり、各プログラミングパルス間の期間中に、並列にプログラミング中であるセルのグループの各セルのプログラミングレベルが読取られることで、そのセルが現在プログラムされている検証レベルに達したか又は検証レベルを超えたか否かが判定される。プログラミングを検証する１つの方法は、特定の比較ポイントにおいて導通をテストすることである。例えば、ＮＡＮＤセル内で十分にプログラミングされたと検証されたセルは、後続の全てのプログラミングパルスについてビットライン電圧が０からＶｄｄ（例えば２．５ボルト）に上昇されることでロックアウトされ、これらのセルのプログラミングプロセスが終了される。いくつかのケースでは、パルス数が制限され（例えば２０パルス）、最後のパルスでも所定のメモリセルが十分にプログラムされなかった場合には、エラーが予想される。いくつかの実施例では、プログラミングの前にメモリセルが消去される（ブロック単位、又は別の単位で）。
【００６４】
図１２は、本開示による１又は複数の実施形態の実現に用いられるフラッシュメモリシステムの一実施形態を示すブロック図である。別のシステム及び実現を使用することもできる。メモリセルアレイ５０２は、列制御回路５０４、行制御回路５０６、ｃソース制御回路５１０、及び、ｐウェル制御回路５０８によって制御される。列制御回路５０４は、メモリセルに記憶されたデータを読取るため、プログラム動作中のメモリセルの状態を判定するため、及び、プログラミング及び消去を促進又は禁止するべくビットラインの電位レベルを制御するために、メモリセルアレイ５０２のビットラインに接続されている。行制御回路５０６は、複数のワードラインのうちの１つを選択するため、読取電圧を印加するため、列制御回路５０４によって制御されたビットライン電位レベルと組み合わせてプログラム電圧を印加するため、及び、消去電圧を印加するために、ワードラインに接続されている。ｃソース制御回路５１０は、メモリセルが接続されている共通ソースライン（図９では「ｃソース」と表示）を制御する。ｐウェル制御回路５０８は、ｐウェル電圧を制御する。
【００６５】
メモリセルに記憶されたデータは、列制御回路５０４によって読取られ、データ入力／出力バッファ５１２を介して外部Ｉ／Ｏラインへ出力される。メモリセルに記憶されるプログラムデータは、外部Ｉ／Ｏラインを介してデータ入力／出力バッファ５１２に入力され、列制御回路５０４へ転送される。外部Ｉ／Ｏラインは、制御部５１８に接続されている。
【００６６】
フラッシュメモリデバイスを制御するためのコマンドデータが制御部５１８に入力される。コマンドデータは、どの動作が必要であるかをフラッシュメモリに通知する。入力されたコマンドは、制御回路５１５の一部である状態マシン５１６へ転送される。状態マシン５１６は、列制御回路５０４、行制御回路５０６、ｃソース制御５１０、ｐウェル制御回路５０８、及び、データ入力／出力バッファ５１２を制御する。状態マシン５１６は、ＲＥＡＤＹ／ＢＵＳＹ、ＰＡＳＳ／ＦＡＩＬといったフラッシュメモリの状態データを出力することもできる。
【００６７】
制御部５１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等のホストシステムに接続されているか、あるいは、接続可能である。制御部５１８は、メモリアレイ５０２にデータを記憶するためのコマンドや、メモリアレイ５０２からデータを読取るためのコマンドを開始するホストと通信し、このようなデータの提供又は受信する。制御部５１８はこのようなコマンドを、制御回路５１５の一部であるコマンド回路５１４が解釈、実行可能なコマンド信号に変換する。コマンド回路５１４は、状態マシン５１６と通信状態する。一般に、制御部５１８は、メモリアレイにユーザデータを書込む際やメモリアレイからユーザデータを読取る際に使用されるバッファメモリを備えている。
【００６８】
ある例示的なメモリシステムは、１個の集積回路と１又は複数の集積回路チップとを備える。上記１個の集積回路は制御部５１８を有しており、上記１又は複数の集積回路チップのそれぞれは、メモリアレイ及び関連する制御部、入力／出力部、及び、状態マシン回路を有している。１又は複数の集積回路チップ上に、メモリアレイとシステムの制御回路を集積させることが多い。メモリシステムは、ホストシステムにその一部として組み込まれたり、ホストシステムに取外し可能に挿入されるメモリカード（又は他のパッケージ）に内蔵される場合がある。このようなカードは、メモリシステム全体（例えば制御部を含むもの）を含んでいたり、関連する周辺回路（制御部又は制御機能がホストに組み込まれたもの）を具備したメモリアレイ（１又は複数）を含んでいてもよい。したがって、制御部はホストに組み込まれるか、取り外し可能なメモリシステムに内蔵されることができる。
【００６９】
図１３は、不揮発性メモリシステムのプログラミング方法を記述したフローチャートである。当業者には明白であるように、本開示の範囲及び精神から逸脱しない限り、特定の用途または実現に応じて、様々なステップに改造、追加、省略を行うことができる。様々な実装形態において、メモリセルはプログラミングの前に（ブロック単位あるいは別の単位で）消去される。図１３のステップ６５０では、制御部５１８がデータロードコマンドを発行し、これがコマンド回路５１４に入力されて、データがデータ入力／出力バッファ５１２に入力される。この入力データが、コマンドとして認識され、図示されていないコマンドラッチ信号を介して状態マシン５１６によってラッチされ、コマンド回路５１４に入力される。ステップ６５２では、ページアドレスを指定するアドレスデータが、制御部５１８から行制御部５０６に入力される。この入力されたデータが、ページアドレスとして認識され、状態マシン５１６を介してラッチされ、コマンド回路５１４に入力されたアドレスラッチ信号によって実行される。ステップ６５４では、５３２バイトのプログラムデータがデータ入力／出力バッファ５１２に入力される。なお、５３２バイトのプログラムデータは、特定の実施例に特化されており、他の実施例では別サイズの各種プログラムデータを必要とし、利用するものであってもよい。このデータは、選択されたビットラインに対するレジスタ内にラッチされる。いくつかの実施形態では、データは、選択されたビットラインに対する第２レジスタ内にも更にラッチされて、様々な検証動作に使用される。ステップ６５６では、制御部３１８がプログラムコマンドを発行し、このプログラムコマンドがデータ入力／出力バッファ５１２に入力される。このコマンドは、コマンド回路５１４に入力されたコマンドラッチ信号を介し、状態マシン３１６によってラッチされる。
【００７０】
ステップ６５８では、選択されたワードラインに印加されるプログラミングパルス電圧レベルＶｐｇｍが開始パルス（例えば１２ボルト）に初期化され、状態マシン５１６によって維持されているプログラムカウンタＰＣが０に初期化される。ステップ６６０では、選択されたワードラインにプログラム電圧（Ｖｐｇｍ）パルスが印加される。プログラムされるメモリセルを含んだビットラインは、接地されることでプログラム可能となり、他のビットラインは、Ｖｄｄに接続されることで、プログラミングパルス印加中においてプログラミングが禁止される。
【００７１】
ステップ６６２では、選択されたメモリセルの状態が検証される。選択されたセルの目標閾値電圧が適切なレベル（例えば、論理０についてプログラムしたレベル、又は、マルチ状態セルの特定の状態）に到達したことが検知されると、選択されたセルが目標状態にプログラムされたと検証される。閾値電圧が適切なレベルに到達していないと検知された場合には、選択されたセルは目標状態にプログラムされたとは検証されない。ステップ３６２で目標状態にプログラムされたと検証されたセルは、それ以上のプログラミングから除外される。ステップ６６４では、プログラミング対象である全てのセルがそれぞれ対応する状態にプログラムされたと検証されたか否かが判定される。この判定は、このような状態を検知して発信するように設計された適切なデータ記憶レジスタをチェックすること等によって行われる。このように判定された場合には、選択されたメモリセルの全てがその目標状態にプログラムされ、検証されたため、プログラミングプロセスは完了であり、成功である。ステップ６６６では、合格の状態が報告される。ステップ６６４において全てのメモリセルが上記のように検証されなかったと判定された場合には、プログラミングプロセスが継続する。ステップ６６８では、プログラムカウンタＰＣがプログラム制限値に対してチェックされる。プログラム制限値の一例は２０である。プログラムカウンタＰＣが２０以上である場合には、そのプログラムプロセスに失敗のフラグが立てられ、ステップ６７０で失敗状態が報告される。プログラムカウンタＰＣが２０未満である場合には、ステップ６７２で、Ｖｐｇｍレベルがステップサイズだけ増加され、プログラムカウンタＰＣが増分される。ステップ６７２では、プロセスがステップ６６０へ戻り、次のＶｐｇｍプログラムパルスが印加される。成功したプログラムプロセスの最後には、メモリセルの閾値電圧が、プログラムされたメモリセルの１又は複数の閾値電圧の分布内、もしくは、消去されたメモリセルの閾値電圧の分布内に入っていなければならない。
【００７２】
図１３のフローチャートは、バイナリ記憶装置に適用できるシングルパスプログラミング法を示す。例えば、マルチレベル記憶装置に適用できる２パスプログラミング法では、フローチャートの１度の反復において、複数のプログラミングまたは検証ステップを使用することができる。プログラミング動作の各パスについて、ステップ６５０〜６７７を実行することができる。第１パスでは、１又は複数のプログラムパルスを印加できる。この結果は、セルが適切な中間状態にあるかどうかを判定するために検証される。第２パスでは、１又は複数のプログラムパルスを印加できる。この結果は、セルが適切な最終状態にあるかどうかを判定するために検証される。
【００７３】
図１４は、アレイ５０２内のメモリセルを読取るプロセスの一実施形態を記述したフローチャートである。ステップ７０２では、ホストから読取コマンドが受信されて状態マシンに記憶される。ステップ７０４では、アドレスが受信され、記憶される。図１４のプロセスは、１つの消去状態と３つのプログラム状態を持った４状態メモリセルを想定している。このため、一実施形態では、３つの読取動作を実行して、メモリセルに記憶されたデータの読取りを行う。メモリが８つの状態を有する場合には、７つの読取動作が実行され、メモリが１６個の状態を有する場合には、１５個の読取動作が実行されるといった具合である。ステップ７０６では、第１読取動作が実行される。選択されたワードラインに、状態０と状態１の間の閾値電圧と同等である第１読取比較点を印加する。すると、各ビットライン上の検出増幅器が、選択されたワードラインとこれに対応するビットラインとの交差点にあるセルがオン又はオフいずれの状態にあるかについてのバイナリ判定を行う。セルがオンであると検知されると、そのセルは状態０にあるものとして読取られる。そうでない場合には、セルは状態１、２、３にある。言い換えれば、メモリセルの閾値電圧が第１読取比較点よりも高い場合には、メモリセルは消去状態０であると推定される。
【００７４】
ステップ７０８では、第２読取動作を実行する。選択されたワードラインに、状態２と状態１の間の閾値電圧と同等である第２読取比較点を印加する。すると、各ビットライン上の検出増幅器が、選択されたワードラインとこれに対応するビットラインとの交差点にあるセルがオン又はオフいずれの状態にあるかについてのバイナリ判定を行う。「オフ」ビットラインは、対応するメモリセルが状態０、状態１のいずれかにあることを示す。「オン」ビットラインは、対応するメモリセルが状態２、状態３のいずれかにあることを示す。
【００７５】
ステップ７１０では、第３読取動作を実行する。選択されたワードラインに、状態３と状態２の間の閾値電圧と同等である第３読取比較点を印加する。すると、各ビットライン上の検出増幅器が、選択されたワードラインと対応するビットラインの交差点にあるセルがオン又はオフいずれの状態にあるかについてのバイナリ判定を行う。「オフ」ビットラインは、対応するセルが状態０、状態１、状態２のいずれかにあることを示す。「オン」ビットラインは、対応するメモリセルが状態３にあることを示す。上述した連続する３ステップ中に取得した情報はラッチ内に記憶される。各セルの状態を特定するために、復号器を使用して３つの読取動作の結果を組み合わせる。例えば、次の３つの読取の結果、ステップ７０６のオン、ステップ７０８のオフ、ステップ７１０のオフから状態１が得られる。上記の読取動作シーケンスを、図５に示した検証波形シーケンスに関連して反転させることもできる。本発明では、別の読取プロセスも使用できる点に留意する。
【００７６】
前出の本発明の詳細な説明は、例証及び説明を目的として提示されている。この説明は限定的ではなく、又は、本発明を記述したとおりの厳密な形態に限定するものでもない。上記の示唆を鑑みて、多くの改造、応用が可能である。記述の実施形態は、本発明の原理とその実用的な用途を最良に説明し、当業者が本発明を、考案された特定の使用に適した様々な実施形態および様々な改造と共に利用できるようにするために選択されたものである。本発明の範囲は付属の特許請求の範囲によって定義されるものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成21年8月6日(2009.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリの製造方法であって、
複数の隣接し合う電荷蓄積領域（３３２）を基板（３００）に沿って第１方向に形成するステップであって、下面高さを有する電荷蓄積領域を形成するステップと、
複数の隣接し合う制御ゲート（３３６）を電荷蓄積領域の上に形成するステップであって、上面高さを有する制御ゲートを形成するステップと、
第１方向に隣接する電荷蓄積領域と対向する電荷蓄積領域の側部に沿って、及び、第１方向に隣接する制御ゲートと対向する制御ゲートの側部に沿って、絶縁部材（３３８）を形成するステップであって、少なくともフローティングゲートの下面高さから少なくとも制御ゲートの上面高さまで延びる絶縁部材を形成するステップと、
絶縁部材に沿って導電性分離部材（３４０）を形成するステップであって、絶縁部材によって電荷蓄積領域及び制御ゲートから絶縁される導電性分離部材を形成するステップ、
を有する方法。
【請求項２】
複数の電荷蓄積領域の各々は、第１方向に対して略垂直な第２方向に延びる電荷蓄積領域の各行の一部であり、
各分離部材は、第１方向において最も接近している電荷蓄積領域の行に沿って延びており、その行を遮蔽し、
複数の隣接し合う制御ゲートを形成するステップが、第２方向に延びる複数のワードラインを形成するステップを含んでおり、各ワードラインは、第２方向に延びる電荷蓄積領域の対応する行の上に形成され、
各分離部材と、各分離部材が第１方向において最も接近している電荷蓄積領域の行の上に形成されるワードラインとの間に電気的接続部（３５４）を形成するステップをさらに備えている、
ことを特徴とする請求項１に記載の方法。
【請求項３】
電気的接続部は、ワードラインに対する行制御回路とワードラインに対する電荷蓄積領域の対応する行の第１電荷蓄積領域との間の、ワードラインの一部に形成されることを特徴とする請求項２に記載の方法。
【請求項４】
電気的接続部は、ワードラインに対する電荷蓄積領域の対応する行の最後の電荷蓄積領域を越えて延びるワードラインの一部に形成され、最後の電荷蓄積領域は、ワードラインに対する行制御回路から最も離れた電荷蓄積領域であることを特徴とする請求項２に記載の方法。
【請求項５】
不揮発性メモリは、略均等間隔を設けて形成された複数の第１ビットライン（ＢＬＥ０〜ＢＬＯｍ）と、略均等間隔を設けて形成された複数の第２ビットライン（ＢＬＥｍ＋１〜ＢＬＯｎ）を有しており、
第１ビットラインの最後のビットライン（ＢＬＯｍ）は、第２ビットラインの最初のビットライン（ＢＬＥｍ＋１）に隣接しており、前記最後のビットラインと前記最初のビットラインの間に、第１ビットライン同士の間、及び、第２ビットライン同士の間の略均等な前記間隔よりも大きい間隔が設けられており、
電気的接続部は、第１ビットラインの前記最後のビットラインと第２ビットラインの前記最初のビットラインとの間の大きい間隔に形成されることを特徴とする請求項２に記載の方法。
【請求項６】
導電性分離部材は浮遊していることを特徴とする請求項１に記載の方法。
【請求項７】
第１方向は、複数の電荷蓄積領域と複数の制御ゲートにより形成されるフラッシュメモリデバイスのＮＡＮＤストリング（３０２）のビットライン軸に対応しており、
絶縁部材を形成するステップは、第１方向に隣接する電荷蓄積領域と制御ゲートのペア毎に、前記ペアの第１電荷蓄積領域の第１ビットライン側部及び前記ペアの第１制御ゲートの第１ビットライン側部に沿って第１絶縁部材（３３８）を形成するステップと、前記ペアの第２電荷蓄積領域の第１ビットライン側部及び前記ペアの第２制御ゲートの第１ビットライン側部に沿って第２絶縁部材（３３８）を形成するステップを有しており、
導電性分離部材を形成するステップは、前記ペア毎に、第１絶縁部材に沿って第１分離部材（３４０）を形成するステップと、第２絶縁部材に沿って第２分離部材（３４０）を形成するステップを有している、
ことを特徴とする請求項１〜６の何れか一項に記載の方法。
【請求項８】
第１方向は、複数の電荷蓄積領域と複数の制御ゲートにより形成されるフラッシュメモリデバイスのＮＡＮＤストリング（３０２）のビットライン軸に対応しており、
絶縁部材を形成するステップは、第１方向に隣接する電荷蓄積領域と制御ゲートのペア毎に、前記ペアの第１電荷蓄積領域の第１ビットライン側部及び前記ペアの第１制御ゲートの第１ビットライン側部に沿って第１絶縁部材（３３８）を形成するステップと、前記ペアの第２電荷蓄積領域の第１ビットライン側部及び前記ペアの第２制御ゲートの第１ビットライン側部に沿って第２絶縁部材（３３８）を形成するステップを有しており、
導電性分離部材を形成するステップは、前記ペア毎に、第１絶縁部材と第２絶縁部材との間に１つの分離部材（３４０）を形成するステップを有している、
ことを特徴とする請求項１〜６の何れか一項に記載の方法。
【請求項９】
不揮発性メモリシステムであって、
基板（３００）に沿って第１方向に形成されている複数の隣接し合う電荷蓄積領域（３３２）であって、下面高さと上面高さを有する電荷蓄積領域と、
複数の電荷蓄積領域の上に第１方向に形成された複数の隣接し合う制御ゲート（３３６）であって、上面高さを有する制御ゲートと、
第１方向に隣接する電荷蓄積領域と対向する電荷蓄積領域の側部に沿っており、及び、第１方向に隣接する制御ゲートと対向する制御ゲートの側部に沿っている絶縁部材（３３８）であって、少なくとも電荷蓄積領域の下面高さと上面高さの間の高さから制御ゲートの上面高さまで延びている絶縁部材と、
第１方向に対向し合う絶縁部材の側部に沿っている導電性分離部材（３４０）であって、絶縁部材によって電荷蓄積領域及び制御ゲートから絶縁されている導電性分離部材、
を有することを特徴とする不揮発性メモリシステム。
【請求項１０】
第１方向に対して略垂直なワードライン方向に形成された電荷蓄積領域の行と、
ワードライン方向に延びるワードライン、
をさらに備えており、
複数の電荷蓄積領域の各々の電荷蓄積領域は、前記複数の行の各行の一部であり、第１方向はビットライン方向であり、
ワードラインの各々は対応する電荷蓄積領域の行を横切って延びており、
各絶縁部材は、各行の各電荷蓄積領域の１つのビットライン側部と、各行の対応するワードラインの１つのビットライン側部に沿って、ワードライン方向に延びており、
各導電性分離部材は、絶縁部材の１つに沿って、第２方向に延びており、
各分離部材は、ビットライン方向において各分離部材に最も接近した電荷蓄積領域の行の上に形成されたワードラインへの電気的接続部（３５４）を有している、
ことを特徴とする請求項９に記載の不揮発性メモリシステム。
【請求項１１】
電気的接続部は、電荷蓄積領域の対応する行の最後の電荷蓄積領域を越えて延びているワードラインの一部に形成されており、最後の電荷蓄積領域は、ワードラインに対する行制御回路から最も離れた電荷蓄積領域であることを特徴とする請求項１０に記載の不揮発性メモリシステム。
【請求項１２】
電気的接続部は、ワードラインに対する行制御回路と、ワードラインに対する電荷蓄積領域の対応する行の第１電荷蓄積領域との間のワードラインの一部に形成されていることを特徴とする請求項１０に記載の不揮発性メモリシステム。
【請求項１３】
不揮発性メモリシステムは、略均等間隔を設けて形成された複数の第１ビットライン（ＢＬＥ０〜ＢＬＯｍ）と、略均等間隔を設けて形成された複数の第２ビットライン（ＢＬＥｍ＋１〜ＢＬＯｎ）を有しており、
第１ビットラインの最後のビットライン（ＢＬＯｍ）は、第２ビットラインの最初のビットライン（ＢＬＥｍ＋１）に隣接しており、前記最後のビットラインと前記最初のビットラインの間に、第１ビットライン同士の間、及び、第２ビットライン同士の間の略均等な前記間隔よりも大きい間隔が設けられており、
電気的接続部は、第１ビットラインの前記最後のビットラインと第２ビットラインの前記最初のビットラインとの間の大きい間隔に形成されていることを特徴とする請求項１０に記載の不揮発性メモリシステム。
【請求項１４】
導電性分離部材は浮遊していることを特徴とする請求項９に記載の不揮発性メモリシステム。
【請求項１５】
第１方向は、複数の電荷蓄積領域と複数の制御ゲートにより形成されているフラッシュメモリデバイスのＮＡＮＤストリング（３０２）のビットライン軸に対応しており、
絶縁部材は、第１方向に隣接する電荷蓄積領域と制御ゲートのペア毎に、前記ペアの第１電荷蓄積領域の第１ビットライン側部、及び、前記ペアの第１制御ゲートの第１ビットライン側部に沿っている第１絶縁部材（３３８）と、前記ペアの第２電荷蓄積領域の第１ビットライン側部、及び、前記ペアの第２制御ゲートの第１ビットライン側部に沿っている第２絶縁部材（３３８）を有しており、
導電性分離部材は、前記ペア毎に、第１絶縁部材に沿っている第１分離部材（３４０）と、第２絶縁部材に沿っている第２分離部材（３４０）を有している、
ことを特徴とする請求項９〜１４の何れか一項に記載の不揮発性メモリシステム。
【国際調査報告】
2010515271.tif 000023
2010515271.tif 000024