(57)【要約】  ＮＡＮＤ型フラッシュメモリはＮＡＮＤストリングの形に構成され、それぞれのＮＡＮＤストリングは一連の直列メモリセルであって、ストリング両端の選択トランジスタを通じてビット線かソース線へ接続される。ＮＡＮＤストリングの両端付近のメモリセルは特に、プログラムディスターブによるエラーを被りやすい。エラーを克服するため、両端付近のメモリセルを除くメモリセルは多数のビットデータを蓄積するように区分し、両端付近のメモリセルには比較的少ないビットを蓄積する、適応型メモリ状態区分方式を使用する。このようにＮＡＮＤストリングの両端付近のメモリセルに比較的少ないビットを蓄積することで、エラーを克服するにあたって十分なマージンを提供する。例えば２ビットデータを蓄積するように設計されたメモリでは、２ビットデータの１ビットをＮＡＮＤストリングの両端付近のセルに各々蓄積するように構成する。
2010515199.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤストリングの形に構成されたメモリセルアレイを有し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各ＮＡＮＤストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは１セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能である不揮発性メモリにデータを蓄積する方法であって、
各ＮＡＮＤストリングのメモリセルを、ソース選択トランジスタかドレイン選択トランジスタに隣接するメモリセルからなる第２のグループと、第２のグループの補集合にあたるメモリセルからなる第１のグループとに区別するステップと、
第１の所定ビット数のデータを第１のグループの各メモリセルに蓄積するステップと、  第１の所定数に満たない第２の所定ビット数のデータを第２のグループの各メモリセルに蓄積するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記蓄積するステップは、ＮＡＮＤストリングの該当ページの中で共通のワード線を持つ１ページのメモリセルを並行してプログラムすることによる方法。
【請求項３】
請求項２記載の方法において、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される方法。
【請求項４】
請求項１記載の方法において、
第１の所定ビット数のデータは、２ビットデータである方法。
【請求項５】
請求項４記載の方法において、
第２のメモリセルグループは、２ビットデータのビットのうちの１ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項６】
請求項４記載の方法において、
２ビットデータは論理第１ビットと論理第２ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットを蓄積する方法。
【請求項７】
請求項６記載の方法において、
第２のグループは、２ビットデータの論理ビットのうちの１論理ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項８】
請求項１記載の方法において、
第１の所定ビット数のデータは、３ビットデータである方法。
【請求項９】
請求項８記載の方法において、
第２のメモリセルグループは、３ビットデータの１または２ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項１０】
請求項８記載の方法において、
３ビットデータは論理第１ビットと、論理第２ビットと、論理第３ビットとからなり、  第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットおよび第３ビットを蓄積する方法。
【請求項１１】
請求項１０記載の方法において、
第２のグループは、３ビットデータの論理ビットのうちの１または２論理ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項１２】
ＮＡＮＤストリングの形に構成されたメモリセルアレイを有し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各ＮＡＮＤストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは１セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能である不揮発性メモリにデータを蓄積する方法であって、
各ＮＡＮＤストリングのメモリセルを、ソース選択トランジスタかドレイン選択トランジスタに隣接するメモリセルからなる第２のグループと、第２のグループの補集合にあたるメモリセルからなる第１のグループとに区別するステップと、
第１の所定ビット数のデータを蓄積するように第１のグループの各メモリセルを構成するステップと、
第１の所定数に満たない第２の所定ビット数のデータを蓄積するように第２のグループの各メモリセルを構成するステップと、
を含む方法。
【請求項１３】
請求項１２記載の方法において、
前記蓄積するステップは、ＮＡＮＤストリングの該当ページの中で共通のワード線を持つ１ページのメモリセルを並行してプログラムすることによる方法。
【請求項１４】
請求項１３記載の方法において、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される方法。
【請求項１５】
請求項１２記載の方法において、
第１の所定ビット数のデータは、２ビットデータである方法。
【請求項１６】
請求項１５記載の方法において、
第２のメモリセルグループは、２ビットデータのビットのうちの１ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項１７】
請求項１５記載の方法において、
２ビットデータは論理第１ビットと論理第２ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットを蓄積する方法。
【請求項１８】
請求項１７記載の方法において、
第２のグループは、２ビットデータの論理ビットのうちの１論理ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項１９】
請求項１２記載の方法において、
第１の所定ビット数のデータは、３ビットデータである方法。
【請求項２０】
請求項１９記載の方法において、
第２のメモリセルグループは、３ビットデータの１または２ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項２１】
請求項１９記載の方法において、
３ビットデータは論理第１ビットと、論理第２ビットと、論理第３ビットとからなり、  第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットおよび第３ビットを蓄積する方法。
【請求項２２】
請求項２１記載の方法において、
第２のグループは、３ビットデータの論理ビットのうちの１または２論理ビットを各々蓄積する２つのメモリセルを含む方法。
【請求項２３】
不揮発性メモリであって、
ＮＡＮＤストリングの形に構成されたメモリセルアレイを備え、
各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、
各ＮＡＮＤストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは１セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能であり、
各ＮＡＮＤストリングは第１のグループと第２のグループのメモリセルからなり、第２のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第１のグループのメモリセルはＮＡＮＤストリングにおいて第２のグループの補集合であり、
第１の所定ビット数のデータを、第１のグループの各メモリセルに蓄積する手段と、
第１の所定数に満たない第２の所定ビット数のデータを第２のグループの各メモリセルに蓄積する手段と、
も備える不揮発性メモリ。
【請求項２４】
請求項２３記載の不揮発性メモリにおいて、
前記蓄積する手段は、ＮＡＮＤストリングの該当ページの中で共通のワード線を持つ１ページのメモリセルを並行してプログラムすることによる不揮発性メモリ。
【請求項２５】
請求項２４記載の不揮発性メモリにおいて、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される不揮発性メモリ。
【請求項２６】
請求項２３記載の不揮発性メモリにおいて、
第１の所定ビット数のデータは、２ビットデータである不揮発性メモリ。
【請求項２７】
請求項２６記載の不揮発性メモリにおいて、
第２のメモリセルグループは、２ビットデータのビットのうちの１ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項２８】
請求項２６記載の不揮発性メモリにおいて、
２ビットデータは論理第１ビットと論理第２ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットを蓄積する不揮発性メモリ。
【請求項２９】
請求項２８記載の不揮発性メモリにおいて、
第２のグループは、２ビットデータの論理ビットのうちの１論理ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項３０】
請求項２３記載の不揮発性メモリにおいて、
第１の所定ビット数のデータは、３ビットデータである不揮発性メモリ。
【請求項３１】
請求項３０記載の不揮発性メモリにおいて、
第２のメモリセルグループは、３ビットデータの１または２ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項３２】
請求項３０記載の不揮発性メモリにおいて、
３ビットデータは論理第１ビットと、論理第２ビットと、論理第３ビットとからなり、  第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２および第３ビットを蓄積する不揮発性メモリ。
【請求項３３】
請求項３２記載の不揮発性メモリにおいて、
第２のグループは、３ビットデータの論理ビットのうちの１または２論理ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項３４】
不揮発性メモリであって、
ＮＡＮＤストリングの形に構成されたメモリセルアレイを備え、
各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、
各ＮＡＮＤストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは１セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能であり、
各ＮＡＮＤストリングは第１のグループと第２のグループのメモリセルからなり、第２のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第１のグループのメモリセルはＮＡＮＤストリングにおいて第２のグループの補集合であり、
第１のグループのメモリセルは、第１の所定数のメモリ状態のいずれか１つまでプログラムできるように構成され、
第２のグループのメモリセルは、第２の所定数のメモリ状態のいずれか１つまでプログラムできるように構成され、第２の所定数は第１の所定数に満たない不揮発性メモリ。
【請求項３５】
請求項３４記載の不揮発性メモリにおいて、
ＮＡＮＤストリングの該当ページの中で共通のワード線を持つ１ページのメモリセルは、１単位としてプログラムされ、かつ読み出される不揮発性メモリ。
【請求項３６】
請求項３５記載の不揮発性メモリにおいて、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される不揮発性メモリ。
【請求項３７】
請求項３４記載の不揮発性メモリにおいて、
第１の所定ビット数のデータは、２ビットデータである不揮発性メモリ。
【請求項３８】
請求項３７記載の不揮発性メモリにおいて、
第２のメモリセルグループは、２ビットデータのビットのうちの１ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項３９】
請求項３７記載の不揮発性メモリにおいて、
２ビットデータは論理第１ビットと論理第２ビットとからなり、
第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットを蓄積する不揮発性メモリ。
【請求項４０】
請求項３９記載の不揮発性メモリにおいて、
第２のグループは、２ビットデータの論理ビットのうちの１論理ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項４１】
請求項３４記載の不揮発性メモリにおいて、
第１の所定ビット数のデータは、３ビットデータである不揮発性メモリ。
【請求項４２】
請求項４１記載の不揮発性メモリにおいて、
第２のメモリセルグループは、３ビットデータの１または２ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【請求項４３】
請求項４１記載の不揮発性メモリにおいて、
３ビットデータは論理第１ビットと、論理第２ビットと、論理第３ビットとからなり、  第２のグループは２つのメモリセルを含み、一方のメモリセルは論理第１ビットを蓄積し、他方のメモリセルは論理第２ビットおよび第３ビットを蓄積する不揮発性メモリ。
【請求項４４】
請求項４３記載のメモリにおいて、
第２のグループは、３ビットデータの論理ビットのうちの１または２論理ビットを各々蓄積する２つのメモリセルを含む不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にはフラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）タイプの不揮発性半導体メモリに関し、より具体的にはＮＡＮＤタイプのメモリセルアレイを操作し、かつＮＡＮＤストリングの末端付近でプログラムディスターブに対処する構造および方法に関する。
【背景技術】
【０００２】
現在、商業的に成功を収めた不揮発性メモリ製品が、特にフラッシュＥＥＰＲＯＭセルアレイを使用する形状因子の小さいカードの形で、数多く使われている。
【０００３】
ＮＡＮＤ構造を使用するフラッシュメモリシステムの一例では、メモリセルとして機能する複数の電荷蓄積トランジスタを２つの選択ゲートの間に挟んで直列に配置する。ＮＡＮＤアレイは、両端の選択トランジスタを通じてビット線と基準電位との間で一連のメモリセル（ＮＡＮＤストリング）として接続されたいくつかのメモリセル、例えば８、１６、３２個のメモリセルを有する。ワード線は異なる直列ストリングの中にあるセルのコントロールゲートに接続される。
【０００４】
フラッシュメモリセルをプログラムするにはコントロールゲートにプログラム電圧を印加し、ビット線を接地することによりセルのしきい値電圧を上げる。プログラム電圧はワード線へ接続された全てのセルに印加されるため、ワード線上の選択されていないセル（プログラムすべきではないセル）も意図せずプログラムされることがある。選択されたワード線上で選択されていないセルが意図せずプログラムされることを「プログラムディスターブ」という。
【０００５】
より多くの情報を効率よく蓄積しプログラムディスターブを防ぐため、ＮＡＮＤメモリセルのプログラミング手法を改善する継続的取り組みがなされている。
【０００６】
したがって、高性能・高容量不揮発性メモリが一般に求められている。特に、読み出しとプログラミングの性能が高く、コンパクトで効率的でありながら読み出し／書き込み回路におけるデータ処理に幅広く対応する改良されたプロセッサを備える、コンパクトな不揮発性メモリが求められている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５，５７０，３１５号
【特許文献２】米国特許第５，７７４，３９７号
【特許文献３】米国特許第６，０４６，９３５号
【特許文献４】米国特許第６，４５６，５２８号
【特許文献５】米国特許第６，５２２，５８０号
【特許文献６】米国公開特許出願第２００６−０１９８１９５号
【特許文献７】米国特許出願第１１／４０７，８１６号
【特許文献８】米国特許第６，６５７，８９１号
【発明の概要】
【０００８】
ＮＡＮＤ型フラッシュメモリはＮＡＮＤストリングの形に構成され、それぞれのＮＡＮＤストリングは一連の直列メモリセルであって、ストリング両端の選択トランジスタを通じてビット線かソース線へ接続される。ＮＡＮＤストリングの両端付近のメモリセルは特に、プログラムディスターブによるエラーを被りやすい。エラーを克服するため、両端付近のメモリセルを除くメモリセルは多数のビットデータを蓄積するように区分し、両端付近のメモリセルには比較的少ないビットを蓄積する適応型メモリ状態区分方式を使用する。このようにＮＡＮＤストリングの両端付近のメモリセルに比較的少ないビットを蓄積することで、エラーを克服するにあたって十分なマージンを提供する。
【０００９】
１セル当たり２ビットを蓄積するようにメモリを設計する一実施形態において、そのような２ビット１単位のうち１つのビットはＮＡＮＤストリングの一端に隣接するメモリセルに蓄積でき、もう１つのビットは他端に隣接する別のメモリセルに蓄積できる。
【００１０】
１セル当たり３ビットを蓄積するようにメモリを設計する別の実施形態において、そのような３ビット１単位のうち２つのビットは一端のメモリセルに蓄積でき、１つのビットは他端のメモリセルに蓄積できる。
【００１１】
本発明には、既存のメモリシステムをこの適応型方式に対応する形に容易く修正できるという利点がある。２ビットまたは３ビットメモリシステムの場合に同じメモリ容量を維持するには、高々１つの追加メモリセルを既存のＮＡＮＤチェーンに加えればよい。
【００１２】
本発明のさらなる特徴と利点は、この後に続くこれの好適な実施形態の説明を添付の図面と併せて解釈することで理解されるであろう。
【図面の簡単な説明】
【００１３】
【図１Ａ】ＮＡＮＤストリングの上面図である。
【図１Ｂ】ＮＡＮＤストリングの同等の回路図である。
【図１Ｃ】図１ＡのＮＡＮＤストリングの断面図である。
【図２Ａ】３つのＮＡＮＤストリングを描いた回路図である。
【図２Ｂ】８セルＮＡＮＤストリングのプログラミングを示す。
【図２Ｃ】８セルＮＡＮＤストリングでセルフブースティング手法の効果を示す。
【図２Ｄ】８セルＮＡＮＤストリングでＧＩＤＬ効果を示す。
【図２Ｅ】メモリセルがプログラムされるときの中間電圧印加を示す。
【図２Ｆ】ワード線ＷＬ０をプログラムするときのＧＩＤＬ効果を示す。
【図３Ａ】本発明の各種態様を実装する不揮発性メモリシステムの一実施形態のブロック図である。
【図３Ｂ】メモリアレイ編成の一例を示す。
【図４Ａ】従来のグレイコードを使用し２ビットのデータを各メモリセルに蓄積する場合の４状態メモリアレイにおけるしきい値電圧分布を示す。
【図４Ｂ】グレイコードを使用する既存の２行程プログラミング方式における下位ページプログラミングを示す。
【図４Ｃ】グレイコードを使用する既存の２行程プログラミング方式における上位ページプログラミングを示す。
【図４Ｄ】グレイコードで符号化される４状態メモリの下位ビットを識別するための読み出し操作を示す。
【図４Ｅ】グレイコードで符号化される４状態メモリの上位ビットを識別するための読み出し操作を示す。
【図５Ａ】ＬＭ符号を使用し各メモリセルに２ビットのデータを蓄積する場合の４状態メモリアレイのしきい値電圧分布を示す。
【図５Ｂ】ＬＭ符号を使用する既存の２ラウンドプログラミング方式における下位ページプログラミングを示す。
【図５Ｃ】ＬＭ符号を使用する既存の２ラウンドプログラミング方式における上位ページプログラミングを示す。
【図５Ｄ】ＬＭ符号で符号化される４状態メモリの下位ビットを識別するための読み出し操作を示す。
【図５Ｅ】ＬＭ符号で符号化される４状態メモリの上位ビットを識別するための読み出し操作を示す。
【図６Ａ】従来型ＮＡＮＤストリングの種々のメモリセルでＧＩＤＬ誘導エラーの効果を示す。
【図６Ｂ】図６Ａに対応する典型的ＮＡＮＤストリングにおけるメモリセルのメモリ状態区分を示す。
【図７Ａ】ＮＡＮＤストリングでメモリセルチェーンの末端に追加のダミーメモリセルを導入する先行の解決手段を示す。
【図７Ｂ】図７Ａと同様のダミーセルを加えた典型的ＮＡＮＤストリングにおけるメモリセルのメモリ状態区分を示す。
【図７Ｃ】図７Ａと同様のダミーセル２個を加えた典型的ＮＡＮＤストリングにおけるメモリセルのメモリ状態区分を示す。
【図８Ａ】本発明の一般的な実施形態に従ってＮＡＮＤストリングの末端メモリセルでＧＩＤＬエラーを克服する方式を示す。
【図８Ｂ】図８Ａの適応型メモリ状態区分方式による典型的ＮＡＮＤストリングにおけるメモリセルのメモリ状態区分を示す。
【図８Ｃ】図５Ａ〜図５Ｅに記載された２ビットＬＭ符号化を使用する好適な代替方式を示す。
【図９】適応型メモリ区分方式を示すフロー図である。
【発明を実施するための形態】
【００１４】
好適な実施形態の理解を促すため、ＮＡＮＤストリングの一般的構成および動作を説明する。その後、一般的構成を参照しながら好適な実施形態の具体的構成および動作を説明する。
【００１５】
ＮＡＮＤ構造の概説
図１Ａは、２つの選択ゲートの間に多数の直列トランジスタを挟むＮＡＮＤ構造の上面図を示す。直列のトランジスタと選択ゲートはＮＡＮＤストリングと呼ばれる。（トランジスタとゲートは不揮発性蓄積素子と呼ばれることもある。）図１Ａは４メモリセルＮＡＮＤストリングを示す。図１Ｂは図１Ａと同等の回路を示す。
【００１６】
図１Ａおよび図１Ｂに描かれたＮＡＮＤストリングは、第１の選択ゲート１２０と第２の選択ゲート１２２との間に挟まれた４つの直列トランジスタ１００、１０２、１０４、および１０６を含む。選択ゲート１２０はＮＡＮＤストリングをビット線１２６へ接続する。選択ゲート１２２はＮＡＮＤストリングをソース線１２８へ接続する。選択ゲート１２０は、選択ゲート１２０のコントロールゲート１２０ＣＧにしかるべき電圧を印加することによって制御される。選択ゲート１２２は、選択ゲート１２２のコントロールゲート１２２ＣＧにしかるべき電圧を印加することによって制御される。トランジスタ１００、１０２、１０４、および１０６はそれぞれコントロールゲートとフローティングゲートとを有する。例えば、トランジスタ１００はコントロールゲート１００ＣＧとフローティングゲート１００ＦＧとを含む。トランジスタ１０２はコントロールゲート１０２ＣＧとフローティングゲート１０２ＦＧとを含む。トランジスタ１０４はコントロールゲート１０４ＣＧとフローティングゲート１０４ＦＧとを含む。トランジスタ１０６はコントロールゲート１０６ＣＧとフローティングゲート１０６ＦＧとを含む。コントロールゲート１００ＣＧはワード線ＷＬ３へ接続し、コントロールゲート１０２ＣＧはワード線ＷＬ２へ接続し、コントロールゲート１０４ＣＧはワード線ＷＬ１へ接続し、コントロールゲート１０６ＣＧはワード線ＷＬ０へ接続する。
【００１７】
図１Ｃは、前述したＮＡＮＤストリング１４２の断面図である。図１Ｃに描かれているように、ＮＡＮＤストリングのトランジスタ（セルまたはメモリセルとも呼ばれる）はｐウェル領域１４０に形成されている。それぞれのトランジスタは、コントロールゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、および１０６ＣＧ）とフローティングゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、および１０６ＦＧ）とからなる積層ゲート構造を含む。フローティングゲートはｐウェル領域１４０表面の酸化膜上に形成されている。コントロールゲートはフローティングゲートの上にあり、コントロールゲートとフローティングゲートは酸化膜で隔てられている。
【００１８】
図１Ｃは、選択トランジスタ１２０および１２２のコントロールゲートとフローティングゲートを描いているように見える。しかし、トランジスタ１２０および１２２の場合は、コントロールゲートとフローティングゲートがともに接続されている。メモリセル（１００、１０２、１０４、および１０６）のコントロールゲートはワード線を形成する。Ｎ＋拡散層１３０、１３２、１３４、１３６、および１３８が隣接するセル間で共有されることにより、セルは互いに直列に接続されＮＡＮＤストリングを形成する。これらのＮ＋拡散層が各セルのソースとドレインを形成する。例えば、Ｎ＋拡散層１３０はトランジスタ１２２にとってのドレインとして機能しかつトランジスタ１０６にとってのソースとして機能し、Ｎ＋拡散層１３２はトランジスタ１０６にとってのドレインとして機能しかつトランジスタ１０４にとってのソースとして機能し、Ｎ＋拡散層１３４はトランジスタ１０４にとってのドレインとして機能しかつトランジスタ１０２にとってのソースとして機能し、Ｎ＋拡散層１３６はトランジスタ１０２にとってのドレインとして機能しかつトランジスタ１００にとってのソースとして機能し、Ｎ＋拡散層１３８はトランジスタ１００にとってのドレインとして機能しかつトランジスタ１２０にとってのソースとして機能する。Ｎ＋拡散層１２６はＮＡＮＤストリングのビット線へ接続し、Ｎ＋拡散層１２８は多数のＮＡＮＤストリングの共通ソース線へ接続する。
【００１９】
図１Ａ〜図１ＣはＮＡＮＤストリングにおける４つのメモリセルを示しているが、４つのトランジスタの使用は一例にすぎない。ＮＡＮＤストリングは３個以下のメモリセルを有することもあれば、５個以上のメモリセルを有することもある。例えば、ＮＡＮＤストリングによっては８個のメモリセル（図２Ｂ〜図２Ｆとの関係で後ほど図に示すとともに説明する）、１６個のメモリセル、３２個のメモリセルを含み得る。ここでの論述は、ＮＡＮＤストリングにおける特定のメモリセル数に限定されない。
【００２０】
図２Ａは、３つのＮＡＮＤストリング２０２、２０４、および２０６のメモリアレイを示し、より多くのＮＡＮＤストリングを有する。図２ＡのＮＡＮＤストリングはそれぞれ２つの選択トランジスタと４つのメモリセルとを含む。例えば、ＮＡＮＤストリング２０２は選択トランジスタ２２０および２３０とメモリセル２２２、２２４、２２６、および２２８とを含む。ＮＡＮＤストリング２０４は選択トランジスタ２４０および２５０とメモリセル２４２、２４４、２４６、および２４８とを含む。各ストリングはそれぞれの選択トランジスタ（例えば、選択トランジスタ２３０と選択トランジスタ２５０）によってソース線へ接続される。選択線ＳＧＳはソース側選択ゲートを制御するために使用する。種々のＮＡＮＤストリングは、選択線ＳＧＤによって制御される選択トランジスタ２２０、２４０等により、それぞれのビット線へ接続される。
【００２１】
選択線は別の実施形態において必ずしも共通である必要はない。ワード線ＷＬ３は、メモリセル２２２およびメモリセル２４２のコントロールゲートへ接続する。ワード線ＷＬ２は、メモリセル２２４およびメモリセル２４４のコントロールゲートへ接続する。ワード線ＷＬ１は、メモリセル２２６、メモリセル２４６、およびメモリセル２５０のコントロールゲートへ接続する。ワード線ＷＬ０は、メモリセル２２８およびメモリセル２４８のコントロールゲートへ接続する。見て分かるように、それぞれのビット線とＮＡＮＤストリングによってメモリセルアレイの列が構成される。ワード線（ＷＬ３、ＷＬ２、ＷＬ１、およびＷＬ０）によってアレイの行が構成され、前述したように、ワード線は行内の各メモリセルのコントロールゲートを接続する。
【００２２】
図２Ｂは、８メモリセルＮＡＮＤストリングの一例を示す。ＷＬ４〜ＷＬ７（メモリセル２２２Ａ〜２２８Ａ用）として追加のワード線が見られ、ワード線ＷＬ０〜ＷＬ３と同様の働きをする。
【００２３】
それぞれのメモリセルはデータ（アナログまたはデジタル）を蓄積できる。１ビットのデジタルデータを蓄積する場合はメモリセルのしきい値電圧の範囲が２つの範囲に分かれ、論理データ「１」および「０」が割り当てられる。ＮＡＮＤ型フラッシュメモリの一例において、メモリセルが消去された後のしきい値電圧は負であって、論理「１」と定義する。プログラム操作後のしきい値電圧は正であって、論理「０」と定義する。しきい値電圧が負のときに読み出しを試みるとメモリセルはオンになり、論理１の蓄積を指示する。しきい値電圧が正のときに読み出し操作を試みるとメモリセルはオンにならず、論理０の蓄積を指示する。
【００２４】
メモリセルは、複数のレベルの情報（または「データ」）、例えば複数のビットのデジタルデータを、蓄積することもある。複数のレベルのデータを蓄積する場合は、しきい値電圧の範囲がデータのレベル数に分かれる。例えば４レベルの情報を蓄積するなら、４つのしきい値電圧範囲がデータ値「１１」、「１０」、「０１」、および「００」に割り当てられる。ＮＡＮＤ型メモリの一例において、消去操作後のしきい値電圧は負であって、「１１」と定義する。「１０」、「０１」、および「００」の状態には正のしきい値電圧を使用する。
【００２５】
本願明細書において参照により援用されている、米国特許第５，５７０，３１５号（特許文献１）、第５，７７４，３９７号（特許文献２）、第６，０４６，９３５号（特許文献３）、第６，４５６，５２８号（特許文献４）、および第６，５２２，５８０号（特許文献５）にはＮＡＮＤ型フラッシュメモリとその動作の例が提示されている。
【００２６】
プログラムディスターブ
フラッシュメモリセルをプログラムするときにはコントロールゲートにプログラム電圧を印加し、ビット線を接地する。ｐウェルからフローティングゲートの中には電子が注入される。フローティングゲートに電子が蓄積するとフローティングゲートは負に帯電し、セルのしきい値電圧は上がる。プログラムの対象となるセルのコントロールゲートにプログラム電圧を印加するには、そのプログラム電圧を該当するワード線に沿って印加する。前述したように、そのワード線は同じワード線を利用する別のＮＡＮＤストリングの１セルにも接続している。例えば図２Ａのセル２２４をプログラムするときには、同じワード線を共有するセル２４４のコントロールゲートにもプログラム電圧が印加されることになる。
【００２７】
ワード線上の１セルをプログラムし、同じワード線に接続された別のセルはプログラムしない場合は、例えばセル２２４はプログラムしセル２４４はプログラムしない場合は、問題が生じる。プログラム電圧はワード線へ接続された全てのセルに印加されるため、ワード線上の選択されていないセル（プログラムすべきではないセル）も意図せずプログラムされることがある。例えばセル２２４をプログラムするときには、セル２４４が意図せずプログラムされる心配がある。選択されたワード線上で選択されていないセルが意図せずプログラムされることを「プログラムディスターブ」という。
【００２８】
プログラムディスターブを防ぐには数通りの手法がある。「セルフブースティング」として知られている一方法では、選択されていないビット線を電気的に隔離し、プログラミング中は選択されていないワード線にパス電圧（例えば１０ボルト）を印加する。選択されていないワード線が選択されていないビット線へ結合し、選択されていないビット線のチャネルに電圧（例えば８ボルト）が発生することによってプログラムディスターブを抑える。セルフブースティングによってチャネルに生じる電圧ブーストはトンネル酸化物の電圧を下げる傾向があり、プログラムディスターブを抑える。図２Ｃは、ブーストされたチャネル２５２を含むセルフブースティング手法の一例を示す。
【００２９】
ＮＡＮＤストリングはソース側からドレイン側にかけて、例えばメモリセル２２８からメモリセル２２８Ａにかけて、プログラムするのが普通である（しかし、必ずしもそうとは限らない）。ＮＡＮＤストリングの最後の（または最後に近い）メモリセルをプログラムしようとするときに、禁止されたストリング（例えばストリング２０４）上のプログラム済みセルの全部または殆どがプログラムされていたなら、プログラム済みセルのフローティングゲートには負電荷が存在する。このフローティングゲート上の負電荷のためのブースト電位は十分に高くならず、最後の数ワード線でプログラムディスターブが生じるおそれがある。例えば、セル２２２をプログラムするときにセル２４８、２４６、および２４４がプログラムされていたなら、それらのトランジスタ（２４４、２４６、および２４８）のフローティングゲートは負電荷を持ち、これがセルフブースティングプロセスのブーストレベルを制限し、セル２４２でプログラムディスターブを引き起こすおそれがある。
【００３０】
ローカルセルフブースティング（「ＬＳＢ」）と消去済みエリアセルフブースティング（「ＥＡＳＢ」）
前述したセルフブースティングの問題には、ローカルセルフブースティング（「ＬＳＢ」）と消去済みエリアセルフブースティング（「ＥＡＳＢ」）という２つの方式で取り組みがなされてきた。ＬＳＢとＥＡＳＢはいずれも、禁止されているセルのチャネルからプログラム済みセルのチャネルを隔離することを試みる。例えばＬＳＢとＥＡＳＢで図２Ａ（または図２Ｂ）のセル２２４をプログラムする場合は、プログラム済みセル（２４６および２４８）からセル２４４のチャネルを隔離することによってセル２４４におけるプログラミングの禁止を試みる。
【００３１】
ＬＳＢ手法の場合はプログラムするセルのビット線を接地し、禁止されるセルを含むストリングのビット線はＶｄｄである。選択されたワード線にはプログラム電圧Ｖｐｇｍ（例えば２０ボルト）をかける。選択されたワード線に隣接するワード線は０ボルトで、選択されていない残りのワード線はＶｐａｓｓである。例えば図２Ａで、ビット線２０２は０ボルトで、ビット線２０４はＶｄｄである。ドレイン選択ＳＧＤはＶｄｄで、ソース選択ＳＧＳは０ボルトである。（セル２２４をプログラムするため）選択されたワード線ＷＬ２はＶｐｇｍである。隣接するワード線ＷＬ１およびＷＬ３は０ボルトで、その他のワード線（例えばＷＬ０）はＶｐａｓｓである。同じことが図２Ｂの８メモリセルＮＡＮＤストリングにも見られる。
【００３２】
ＥＡＳＢは、ソース側の隣接するワード線だけが０ボルトになる点を除けばＬＳＢと同様である。図２ＤはＥＡＳＢの一例を示す。ＷＬ５をプログラムする場合はＷＬ４を０ボルトにしてチャネルを分離し、ＷＬ３はＶｐａｓｓにする。Ｖｐａｓｓは、一実施形態において、７〜１０ボルトである。Ｖｐａｓｓが低すぎると、プログラムディスターブを防ぐにあたってチャネルのブーストが不十分になる。Ｖｐａｓｓが高すぎると選択されていないワード線がプログラムされる。
【００３３】
ゲート誘導ドレイン漏れ（ＧＩＤＬ）
ＬＳＢとＥＡＳＢによってセルフブースティングは改善するが、ソース側の隣接するセル（セル２４６はセル２４４のソース側の隣接するセル）でプログラミングか消去が行われるか否かによって問題が生じることがある。ソース側の隣接するセルがプログラムされるなら、そのソース側の隣接するセルのフローティングゲートには負電荷がある。コントロールゲートには０ボルトが印加される。負に帯電したゲートの下で極度の逆バイアス接合が生じ、ゲート誘導ドレイン漏れ（ＧＩＤＬ）が起こる。ＧＩＤＬにともない電子はバンド間（Ｂ−Ｂトンネリング）によってブーストチャネルの中に漏れる。ソース側の隣接するセルをプログラムしドレイン接合をブーストする場合には必ず、ＧＩＤＬとともに接合部に大きなバイアスと低または負のゲート電圧が発生する。ＧＩＤＬによってブースト電圧は時期尚早に漏れ、プログラミングエラーを招く。セル寸法のスケール化に要求される極端なドープ接合でＧＩＤＬはいっそう深刻になる。漏れ電流が十分に高ければチャネル領域のブースト電位が下がり、プログラムディスターブが生じる。プログラムするワード線がドレインに近いほど、ブーストされた接合部の電荷は少なくなる。このため、ブーストされた接合部の電圧は急速に下がり、プログラムディスターブが生じる。漏れ電流が十分に高くなくても、ＧＩＤＬによって誘導される電子はゲートとチャネルの間の高電場で容易くフローティングゲートに注入される。これもプログラムディスターブの原因となる。
【００３４】
図２Ｄは、ＷＬ５にＶｐｇｍを印加し、ＷＬ４を０ボルトにして、その他のワード線にＶｐａｓｓを印加する場合のＧＩＤＬの一例を示す。ｐウェルに正電荷が漏れ、残された電子がフローティングゲートに注入される様子が見られる。
【００３５】
ダイサイズを小さくするためにワード線の間隔を縮めていくと、ＷＬ−ＳＧ（ワード線と選択ゲートとの結合）による雑音やＧＩＤＬによるプログラムディスターブ等、リソグラフィのある段階でさらなる問題が現れる。例えば、ワード線の縮小にともないＷＬ−ＳＧ結合容量は増加する。その結果、結合雑音がおさまるまでの待ち時間は長くなる。
【００３６】
ワード線の縮小にともない電界密度も高くなるから、ＮＡＮＤストリングの両端に位置するメモリセルをプログラムするときのＧＩＤＬエラーはいっそう顕著になる。
【００３７】
これまでのアプローチでは、電界密度を緩和しＷＬ−ＳＧ結合雑音を減らすため、選択ゲートトランジスタ（例えば、図２Ａの選択トランジスタ２３０）と隣接するメモリトランジスタ（例えば、メモリセル２２８）との間隔を広くする。しかし、そうするとＮＡＮＤストリングが長くなり、ダイサイズ縮小の要望にそぐわない。また、ＷＬ−ＷＬに対するＳＧ−ＷＬの急激なライン／スペース変化のため、より深刻なリソグラフィ問題が生じる。  米国公開特許出願第２００６−０１９８１９５号（特許文献６）は、ＧＩＤＬを抑える改良セルフブースティング方法を開示している。その手法では、プログラムするセルの隣のメモリセルに別の電圧ＶＧＰを印加する。これを示す図２ＥではＷＬ５をプログラムし、ＷＬ４にはＶＧＰを印加し、ＷＬ３には０ボルトを印加する。こうして、選択されたＷＬ（ＶＰＧＭ）のまわりでＷＬ電圧は徐々に低くなる。例えばＶＰＧＭ（２４Ｖ）−ＶＰＡＳＳ（１０Ｖ）−ＶＧＰ（４Ｖ）−ＶＩＳＯ（０Ｖ）となる。これにより、Ｎを最後のワード線とするＷＬ１からＷＬＮにかけてのプログラミングでＧＩＤＬは減少する。しかし、ＷＬ０をプログラムする場合は選択トランジスタ側に隣接するワード線が存在しないため、この手法は破綻する。図２Ｆは、ストリングの末端でなおＧＩＤＬ問題が生じることを示す。例えば、ＷＬ０にＶｐｇｍを印加する場合はバンド間（Ｂ−Ｂ）トンネリングによってＧＩＤＬが生じる。
【００３８】
２００６年４月２０日に出願された「Method and System for Flash Memory Devices」という米国特許出願第１１／４０７，８１６号（特許文献７）は、ストリングの末端に位置するメモリセルと選択ゲートとの間にダミーメモリセルを挿入することによって、ストリングの末端におけるＧＩＤＬ問題に対処する。このダミーメモリセルのコントロールゲートはダミーワード線（ＷＬ）に結合する。ダミーＷＬのバイアスを制御することにより、米国公開特許出願第２００６−０１９８１９５号（特許文献６）と同様にＧＩＤＬを抑えることができる。ダミーＷＬはＳＧ−ＷＬ間の雑音も防ぐ。ドレイン側ＧＩＤＬのほかにソース側ＧＩＤＬを抑えるには、ＮＡＮＤストリングの各端で２つのダミーメモリセルと２本のＷＬを追加する必要がある。ダミーメモリセルはデータを蓄積せず、ＮＡＮＤストリングのサイズがさらに拡大するという不利点がある。
【００３９】
ＮＡＮＤストリングにおける適応型メモリ状態区分
ＮＡＮＤ型フラッシュメモリはＮＡＮＤストリングの形に構成され、それぞれのＮＡＮＤストリングは一連の直列メモリセルであって、ストリング両端の選択トランジスタを通じてビット線かソース線へ接続される。ＮＡＮＤストリングの両端付近のメモリセルは特に、プログラムディスターブによるエラーを被りやすい。
【００４０】
本発明の一般的な態様によると、適応型メモリ状態区分方式を用いてＮＡＮＤストリング両端におけるエラーを克服する。ＮＡＮＤストリングで両端付近のメモリセルを除くメモリセルは２ビット以上のデータを蓄積するように区分し、両端付近のメモリセルには他のセルより少ないビットを蓄積する。このようにＮＡＮＤストリングの両端付近のメモリセルに比較的少ないビットを蓄積することで、エラーを克服するにあたって十分なマージンを提供する。例えば１セル当たり２ビットを蓄積するように設計されたメモリでは、２つのビットを個別のビットとして両端付近の２つのメモリセルに蓄積する。
【００４１】
フラッシュメモリシステム
図３Ａは、本発明の実装に用いるフラッシュメモリシステムの一実施形態のブロック図である。メモリセルアレイ３０２は、列制御回路３０４と、行制御回路３０６と、ｃソース制御回路３１０と、ｐウェル制御回路３０８とによって制御される。メモリセルに蓄積されたデータを読み出すため、プログラム操作中にメモリセルの状態を判定するため、そしてビット線の電位レベルを制御してプログラミングを促したりプログラミングを禁止したりするため、列制御回路３０４はメモリセルアレイ３０２のビット線へ接続する。ワード線のいずれか１つを選択するため、読み出し電圧を印加するため、列制御回路３０４によって制御されるビット線電位レベルと結合したプログラム電圧を印加するため、そして消去電圧を印加するため、行制御回路３０６はワード線へ接続する。ｃソース制御回路３１０はメモリセルへ接続された共通ソース線（図３Ｂで「Ｃソース」と標示）を制御する。ｐウェル制御回路３０８はｐウェル電圧を制御する。
【００４２】
メモリセルに蓄積されたデータは列制御回路３０４によって読み出され、データ入力／出力バッファ３１２を通じて外部Ｉ／Ｏ線へ出力される。メモリセルに蓄積するプログラムデータは外部Ｉ／Ｏ線を通じてデータ入力／出力バッファ３１２へ入力され、列制御回路３０４へ転送される。外部Ｉ／Ｏ線はコントローラ３１８へ接続する。
【００４３】
フラッシュメモリ装置を制御するコマンドデータは、コントローラ３１８へ入力される。コマンドデータは要求された操作をフラッシュメモリに知らせる。入力コマンドは状態マシン３１６へ転送され、状態マシン３１６は列制御回路３０４と、行制御回路３０６と、ｃソース制御３１０と、ｐウェル制御回路３０８と、データ入力／出力バッファ３１２とを制御する。状態マシン３１６は、ＲＥＡＤＹ／ＢＵＳＹ、ＰＡＳＳ／ＦＡＩＬ等、フラッシュメモリのステータスデータを出力することもできる。
【００４４】
コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、個人用携帯情報端末（ＰＤＡ）等のホストシステムに接続され、または接続可能である。コントローラはホストと通信し、ホストは、メモリアレイ３０２でデータの蓄積や読み出しを行うコマンドを起動するほか、そのようなデータを提供または受信する。コントローラ３１８は、状態マシン３１６と通信するコマンド回路３１４が解釈し実行できるコマンド信号にコマンドを変換する。コントローラ３１８は通常、メモリアレイで読み書きするユーザデータ用のバッファメモリを内蔵する。典型的メモリシステムは、コントローラ３１８を含む１つの集積回路と１つ以上の集積回路チップとを備え、集積回路チップはメモリアレイと、関連制御、入力／出力、および状態マシン回路とを各々内蔵する。メモリアレイとシステムのコントローラ回路はともに、１つ以上の集積回路チップに組み込まれる傾向にある。メモリシステムはホストシステムの一部として埋め込まれることもあれば、取り外し可能な状態でホストシステムへ挿入されるメモリカード（またはその他のパッケージ）に含まれることもある。そのようなカードは、（例えば、コントローラを含む）メモリシステム全体を含むこともあれば、メモリアレイと関連する周辺回路だけを含むこともある（コントローラはホストに埋め込まれる）。したがって、コントローラはホストに埋め込まれるか、取り外し可能メモリシステムの中に含まれる。
【００４５】
図３Ｂを参照し、メモリセルアレイ３０２の構造例を説明する。一例として、１，０２４ブロックに区分されたＮＡＮＤフラッシュＥＥＰＲＯＭを説明する。各ブロックに蓄積されたデータは同時に消去される。一実施形態において、ブロックは同時に消去されるセルの最小単位である。この例の各ブロックには偶数列と奇数列とに分かれた８，５１２の列がある。ビット線も偶数ビット線（ＢＬｅ）と奇数ビット線（ＢＬｏ）に分かれている。図３Ｂは一例として、直列に接続されてＮＡＮＤストリングを形成する４つのメモリセルを示している。それぞれのＮＡＮＤストリングには４つのセルが見られるが、使用するセルは４つに満たないこともあれば４つを上回ることもある。例えば１つのＮＡＮＤストリングで３２個以上のメモリセルを収容することがある。このＮＡＮＤストリングの一端は第１の選択トランジスタＳＧＤを通じて対応するビット線へ接続し、他端は第２の選択トランジスタＳＧＳを通じてｃソースへ接続する。
【００４６】
読み出し操作とプログラミング操作のときには１ページの（例えば４，２５６個の）メモリセルが同時に選択される。選択されたメモリセルは同じワード線（例えば、ＷＬ２−ｉ）と同じ類のビット線（例えば偶数ビット線）とを持つ。したがって、５３２バイトのデータの読み出しまたはプログラミングを同時に行うことができる。読み出しやプログラミングが同時に行われる５３２バイトのデータによって論理ページが形成される。したがって、１ブロックには少なくとも８つのページを蓄積できる。それぞれのメモリセルで２ビットのデータを蓄積するなら（例えば、マルチレベルセル）、１ブロックで１６ページを蓄積する。
【００４７】
メモリセルを消去するにはｐウェルを消去電圧（例えば、２０ボルト）まで上げ、選択されたブロックのワード線を接地する。ソース線とビット線は浮遊する。消去は、メモリアレイ全体で行うか、ブロックごとに行うか、別のセル単位で行う。電子はフローティングゲートからｐウェル領域へ転送され、しきい値電圧は負になる。
【００４８】
読み出し操作とベリファイ操作では、トランジスタをパスゲートとして作動させるため、選択ゲート（ＳＧＤとＳＧＳ）と選択されていないワード線（例えば、ＷＬ０、ＷＬ１、およびＷＬ３）を読み出しパス電圧（例えば、４．５ボルト）まで上げる。読み出し操作とベリファイ操作で選択されたワード線（例えば、ＷＬ２）に接続する電圧のレベルを定め、該当メモリセルのしきい値電圧がそのレベルに達したか否かを判定する。例えば読み出し操作では選択されたワード線ＷＬ２を接地し、しきい値電圧が０Ｖより高いか否かを検出する。ベリファイ操作では選択されたワード線ＷＬ２を、例えば２．４Ｖに接続し、しきい値電圧が２．４Ｖかその他のしきい値レベルに達したか否かをベリファイする。ソースとｐウェルは０ボルトである。選択された偶数ビット線（ＢＬｅ）は、例えば０．７Ｖのレベルまで、予め荷電する。しきい値電圧が読み出しレベルかベリファイレベルより高ければ、非導電性メモリセルのための該当偶数ビット線（ＢＬｅ）の電位レベルは高レベルを維持する。他方、しきい値電圧が読み出しレベルかベリファイレベルより低ければ、導電性メモリセルのための該当偶数ビット線（ＢＬｅ）の電位レベルは低レベルまで、例えば０．５Ｖ未満まで、低下する。メモリセルの状態はビット線へ接続されたセンスアンプで検出する。メモリセルが消去されるかプログラムされるかの違いは、フローティングゲートに負電荷が蓄積されるか否かに左右される。例えばフローティングゲートに負電荷が蓄積されるならしきい値電圧は高くなり、トランジスタはエンハンスメントモードに入ることができる。
【００４９】
前述した消去、読み出し、およびベリファイ操作は当技術分野で公知の手法に従って行われる。したがって、説明した詳細の多くは当業者によって変わることがある。
【００５０】
多状態メモリの読み出し・プログラミングの例
図４Ａ〜図４Ｅおよび図５Ａ〜図５Ｅは、それぞれ４状態メモリで２つのマルチビット符号化例を示す。４状態メモリセルでは２つのビットで４つの状態を表現できる。既存の一手法では２行程プログラミングを用いてそのようなメモリをプログラムする。第１のビット（下位ページビット）は第１行程でプログラムする。その後、第２行程で同じセルをプログラムすることで所望の第２のビット（上位ページビット）を表現する。第２行程で第１のビットの値が変わらないようにするため、第２のビットのメモリ状態表現は第１のビットの値に依拠させる。
【００５１】
図４Ａ〜図４Ｅは、従来の２ビットグレイコードで符号化される４状態メモリのプログラミングとのりを示す。メモリセルのプログラム可能なしきい値電圧範囲（しきい値ウィンドウ）は、未プログラム状態「Ｕ」と次第にプログラムされる３つの状態「Ａ」、「Ｂ」、および「Ｃ」とに相当する４つの領域に区分する。４つの領域は境界しきい値電圧ＤA 、ＤB 、およびＤC によって区切られる。
【００５２】
図４Ａは、従来のグレイコードを使用し２ビットのデータを各メモリセルに蓄積する場合の４状態メモリアレイにおけるしきい値電圧分布を示す。４つの分布は４つのメモリ状態群「Ｕ」、「Ａ」、「Ｂ」、および「Ｃ」に相当する。メモリセルをプログラムするには、事前にそのメモリセルを「Ｕ」すなわち「未プログラム」状態まで消去する。メモリセルが次第にプログラムされるにつれメモリ状態「Ａ」、「Ｂ」、および「Ｃ」に漸次到達する。グレイコードでは（上位ビット、下位ビット）を使用し「Ｕ」を（１，１）に、「Ａ」を（１，０）に、「Ｂ」を（０，０）に、「Ｃ」を（０，１）に指定する。
【００５３】
図４Ｂは、グレイコードを使用する既存の２行程プログラミング方式における下位ページプログラミングを示す。１ページのセルを並行してプログラムする場合は上位ビットと下位ビットによって２つの論理ページが成立し、論理下位ページは下位ビットからなり、論理上位ページは上位ビットからなる。第１のプログラミング行程では論理下位ページビットだけをプログラムする。しかるべき符号化により、同じページのセルに対するその後の第２プログラミング行程では論理上位ページビットをプログラムし、論理下位ページビットはリセットしない。グレイコードは一般的に使われているコードであり、近傍の状態へ推移するときにはただひとつのビットが変化する。このコードには、１ビットのみがかかわるエラー訂正で負担が軽くすむという利点がある。
【００５４】
グレイコードを使用する一般的な方式では、「１」で「非プログラム」状態を表現する。したがって、消去されたメモリ状態「Ｕ」は（上位ページビット、下位ページビット）＝（１，１）で表現する。第１行程で論理下位ページをプログラムするには、ビット「０」を蓄積するセルの論理状態が（ｘ，１）から（ｘ，０）へ推移し、ここで「ｘ」は上位ビットの無視（ｄｏｎ’ｔ  ｃａｒｅ）値を表す。しかし、上位ビットはまだプログラムされていないため、一貫性を保つため「ｘ」を「１」で標示することもできる。論理状態（１，０）はセルをメモリ状態「Ａ」までプログラムすることによって表現する。つまり、第２のプログラミング行程に先立ちメモリ状態「Ａ」によって「０」の下位ビット値を表現する。
【００５５】
図４Ｃは、グレイコードを使用する既存の２行程プログラミング方式における上位ページプログラミングを示す。第２行程のプログラミングは論理上位ページのビットを蓄積するために行う。「０」の上位ページビット値を必要とするセルだけをプログラムする。ページ内のセルは第１行程の後に論理状態（１，１）か論理状態（１，０）になっている。第２行程で下位ページの値を維持するには、「０」または「１」の下位ビット値を区別する必要がある。（１，０）から（０，０）への推移にあたっては当該メモリセルをメモリ状態「Ｂ」までプログラムする。（１，１）から（０，１）への推移にあたっては当該メモリセルをメモリ状態「Ｃ」までプログラムする。このように読み出し中にセルにプログラムされたメモリ状態を判定することにより、下位ページビットと上位ページビットの両方を復号化できる。
【００５６】
プログラミングを達成するには、１ページのメモリセルに対し並行してプログラミングパルスを交互に印加し、その後に各セルに対し感知またはプログラムベリファイを行い、セルが目標状態までプログラムされたか否かを判定する。プログラムベリファイ済みのセルは、グループ内の他のセルのプログラミングを完了するためにプログラミングパルスの印加が続いても、さらなるプログラミングから締め出される、すなわちプログラム禁止状態になる。図４Ｂおよび図４Ｃでは、下位ページプログラミングのときに境界しきい値電圧ＤA により状態「Ａ」のプログラムベリファイ（「ｖｅｒｉｆｙＡ」）を実行する必要があることが分かる。しかし、上位ページプログラミングの場合は、状態「Ｂ」および「Ｃ」についてプログラムベリファイを実行する必要がある。したがって、上位ページのベリファイにあたっては境界しきい値電圧ＤB およびＤC を基準とする２行程のベリファイ「ｖｅｒｉｆｙＢ」および「ｖｅｒｉｆｙＣ」が必要になる。
【００５７】
図４Ｄは、グレイコードで符号化される４状態メモリの下位ビットを識別するための読み出し操作を示す。（１，０）で符号化されるメモリ状態「Ａ」と（０，０）で符号化される「Ｂ」の下位ビットはいずれも「０」のため、状態「Ａ」または「Ｂ」までメモリセルをプログラムするときには下位ビット「０」が検出される。逆に、メモリセルが状態「Ｕ」で未プログラム状態になるか状態「Ｃ」までプログラムされるときには下位ビット「１」が検出される。したがって、下位ページの読み出しにあたっては境界しきい値電圧ＤA およびＤC を基準とする２行程の読み出しｒｅａｄＡおよびｒｅａｄＣが必要となる。
【００５８】
図４Ｅは、グレイコードで符号化される４状態メモリの上位ビットを識別するための読み出し操作を示す。境界しきい値電圧ＤB については１回の読み出し行程ｒｅａｄＢが必要となる。プログラムされたしきい値電圧がＤB に満たないセルはメモリ状態「１」として検出され、その逆も同様である。
【００５９】
グレイコード２行程プログラミング方式は、第２行程のプログラミングに誤りがある場合に問題となる。例えば、下位ビットが「１」のときに上位ページビットを「０」までプログラムすると（１，１）から（０，１）への推移が起こる。それには「Ｕ」から「Ａ」および「Ｂ」を通じて「Ｃ」までメモリセルを漸次プログラムする必要がある。このプログラミングが完了する前に停電があると、メモリセルは過渡的メモリ状態のいずれかひとつに、例えば「Ａ」に、終わる。メモリセルを読み出すと「Ａ」は論理状態（１，０）に復号化される。これは本来（０，１）になるべきもののため、上位ビットと下位ビットの両方が間違っていることになる。同様に、プログラミングが「Ｂ」に達したときに中断すると（０，０）になる。この場合の上位ビットは正しいが、下位ビットはまだ間違っている。また、未プログラム状態「Ｕ」から最もプログラムされた状態「Ｃ」まで推移することがあるため、このコード方式では、別々のときにプログラムされる隣接するセルで電荷レベルの差が拡大する。隣接するフローティングゲート間の電界効果結合（「ユーピン効果」）も深刻化する。
【００６０】
図５Ａ〜図５Ｅは、別の論理符号（「ＬＭ符号」）で符号化される４状態メモリのプログラミングと読み出しを示す。この符号は、耐障害性に優れ、ユーピン効果による隣接するセル結合を緩和する。
【００６１】
図５Ａは、ＬＭ符号を使用し各メモリセルに２ビットのデータを蓄積する場合の４状態メモリアレイのしきい値電圧分布を示す。ＬＭ符号化は、状態「Ａ」および「Ｃ」で上位ビットと下位ビットが逆になる点が図７Ａに見られる従来のグレイコードと異なる。米国特許第６，６５７，８９１号（特許文献８）に開示された「ＬＭ」符号には、電荷の多大な変化を要するプログラム操作を回避することによって隣接するフローティングゲート間の電界効果結合を抑えるという利点がある。図５Ｂおよび図５Ｃに見られるように、プログラミング操作によって電荷蓄積ユニットの電荷は穏やかに変化し、そのことはしきい値電圧ＶＴの穏やかな変化から明らかである。
【００６２】
その符号化では下位および上位２ビットを別々にプログラムし、読み出す。下位ビットをプログラムするときのセルのしきい値レベルは未プログラム領域にとどまるか、しきい値ウィンドウの「下位中間」領域まで進む。上位ビットをプログラムするときには、２つの領域のいずれかにあるしきい値レベルがさらにしきい値ウィンドウの４分の１に満たない若干高いレベルまで進む。
【００６３】
図５Ｂは、ＬＭ符号を使用する既存の２ラウンドプログラミング方式における下位ページプログラミングを示す。耐障害性ＬＭ符号は基本的に、上位ページのプログラミングで中間状態の通過を回避する。第１ラウンドの下位ページプログラミングでは、広い分布の中でＤA を上回りＤC を下回るプログラムしきい値電圧により「未プログラム」メモリ状態「Ｕ」を（ｘ，０）で表される「中間」状態までプログラムすることにより、論理状態（１，１）は中間状態（ｘ，０）へ推移する。プログラミング中は境界ＤＶA を基準にして中間状態をベリファイする。
【００６４】
図５Ｃは、ＬＭ符号を使用する既存の２ラウンドプログラミング方式における上位ページプログラミングを示す。上位ページビットを「０」までプログラムする第２ラウンドで下位ページビットが「１」なら、「未プログラム」メモリ状態「Ｕ」を「Ａ」までプログラムすることにより論理状態（１，１）は（０，１）へ推移する。下位ページビットが「０」なら、「中間」状態から「Ｂ」までプログラムすることによって論理状態（０，０）を得る。同様に、下位ページが「０」までプログラムされたときに上位ページを「１」に保つなら、「中間」状態を「Ｃ」までプログラムすることによって「中間」状態から（１，０）へ推移する必要がある。上位ページのプログラミングでは隣接する次のメモリ状態までプログラムするだけなため、ラウンドからラウンドにかけて大量の電荷が変化することはない。「Ｕ」からおおよその「中間」状態に至る下位ページプログラミングは時間を節約する。
【００６５】
図５Ｄは、ＬＭ符号で符号化される４状態メモリの下位ビットを識別するための読み出し操作を示す。復号化は上位ページがプログラム済みか否かに左右される。上位ページがプログラム済みなら、下位ページの読み出しにあたって境界しきい値電圧ＤB を基準とする１回の読み出し行程ｒｅａｄＢが必要になる。他方、上位ページがまだプログラムされていなければ、下位ページは「中間」状態（図５Ｂ）までプログラムされ、ｒｅａｄＢでエラーが生じる。下位ページを読み出すには、境界しきい値電圧ＤA を基準とする１回の読み出し行程ｒｅａｄＡが必要になる。２通りのケースを区別するため、上位ページをプログラムしているときには上位ページにフラグ（「ＬＭ」フラグ）を書き込む。読み出しのときにはまず、上位ページをプログラム済みと仮定し、ｒｅａｄＢ操作を実行する。ＬＭフラグが読み出されるならこの仮定は正しく、読み出し操作は完了する。他方、最初の読み出しでフラグが得られなければ、上位ページがプログラムされていないことを意味し、ｒｅａｄＡ操作により下位ページを読み出されなければならない。
【００６６】
図５Ｅは、ＬＭ符号で符号化される４状態メモリの上位ビットを識別するための読み出し操作を示す。この図から明らかなように、上位ページの読み出しにあたっては境界しきい値電圧ＤA およびＤC を基準とする２行程の読み出しｒｅａｄＡおよびｒｅａｄＣがそれぞれ必要となる。同様に、上位ページの復号化も上位ページがプログラム済みでなければ「中間」状態によって混乱する。ここでもＬＭフラグで上位ページがプログラム済みか否かを指示する。上位ページがプログラムされていなければ、上位ページデータがプログラムされていないことを意味する「１」に読み出しデータをリセットする。
【００６７】
図６Ａは、従来型ＮＡＮＤストリングの種々のメモリセルでＧＩＤＬ誘導エラーの効果を示す。この例に示すＮＡＮＤストリングは、ワード線ＷＬ０〜ＷＬ３１が対応する３２個の直列メモリセルを有する。それぞれのメモリセルは、４通りのメモリ状態（２ビット表現）のいずれか１つを蓄積するように区分される。図６Ａは、１群のメモリセルでＮＡＮＤストリングのメモリセルの３箇所を対象に４つのメモリ状態のしきい値電圧分布を示す。３箇所のうち２箇所は選択トランジスタ（またはゲート）に隣接する。具体的に、ストリングのソース端に隣接するメモリセルのコントロールゲートはワード線ＷＬ０へ接続し、ストリングのドレイン端に隣接するメモリセルのコントロールゲートはワード線ＷＬ３１へ接続する。残りのメモリセルはＮＡＮＤストリングのコア領域に位置し、ワード線ＷＬ１〜ＷＬ３０が対応する。
【００６８】
図６Ａから見てとれるように、４メモリ状態の正規分布（中間のグラフ）はコア領域に位置するメモリセル（ＷＬ１〜ＷＬ３０）のものである。しかし、ＮＡＮＤストリングの末端で顕著となるＧＩＤＬ効果のため、ソース選択トランジスタに隣接するメモリセル（ＷＬ０）の分布（下のグラフ）は高いしきい値電圧にずれている。これではエラーが生じるおそれがあり、例えばずれた「０１」状態が誤って「００」状態と読み出されるかもしれない。同様に、ドレイン選択トランジスタに隣接するメモリセル（ＷＬ３１）も同じエラーを被る。（上のグラフを参照されたい。）
【００６９】
図６Ｂは、図６Ａに対応する典型的ＮＡＮＤストリングにおけるメモリセルのメモリ状態区分を示す。この例は、メモリアレイの列方向に３２セルのＮＡＮＤストリングである。行方向に１バンクのＮＡＮＤストリングによって１ページのＮＡＮＤストリングが形成される。ワード線は行沿いの各メモリセルの全コントロールゲートに結合する。それぞれのＮＡＮＤストリングはワード線ＷＬ０乃至ＷＬ３１を有し、さらにＮＡＮＤストリングバンクの末端に位置する２行の選択トランジスタに対応する選択線ＳＧＳおよびＳＧＤを有する。プログラミングと読み出しは１ページのメモリセルに対し並行して行う。一実施形態において、偶数列のメモリセル行によって１（偶数）ページが形成され、奇数列のメモリセル行によって１（奇数）ページが形成される。別の実施形態において、行沿いの連続するメモリセルによって、またはその一部分によって、１ページが形成される。
【００７０】
図６Ｂに見られる従来方式では、４通りのメモリ状態のいずれか１つを蓄積するように各メモリセルを区分する。図４Ａ〜図４Ｅと図５Ａ〜図５Ｅの例で説明したように、２つのビットで４通りのメモリ状態を符号化する。２つの論理ビットは下位ビット（「Ｌ」）、上位ビット（「Ｕ」）と表すことができる。つまり、ＮＡＮＤストリングのメモリセルは２ビットのデータを、具体的には「Ｌ／Ｕ」を、それぞれ蓄積するように構成される。
【００７１】
図７Ａは、ＮＡＮＤストリングでメモリセルチェーンの末端に追加のダミーメモリセルを導入する先行の解決手段を示す。この場合は、選択トランジスタとＮＡＮＤストリングの末端に隣接するダミーメモリセルが最大のＧＩＤＬ効果を被る（上下のグラフを参照されたい。）しかし、ダミーセルはデータの蓄積に使われないため、ダミーセルに対する影響は問題とならない。さらに、ＧＩＤＬ効果を軽減するため、米国公開特許出願第２００６−０１９８１９５号（特許文献６）で提案された方式と同様のやり方でダミーセルのワード線に中間電圧を印加できる。かくして、ＷＬ０〜ＷＬ３１へ接続されたメモリセルは影響を受けない（中間のグラフを参照されたい。）
【００７２】
図７Ｂは、図７Ａと同様のダミーセルを加えた典型的ＮＡＮＤストリングにおけるメモリセルのメモリ状態区分を示す。このＮＡＮＤストリングで、通常のメモリセル（ＷＬ０〜ＷＬ３１）は下位および上位ビットの２ビットデータを蓄積するように構成される。追加のダミーセルはプログラムされない。
【００７３】
図７Ｃは、図７Ａと同様のダミーセル２個を加えた典型的なＮＡＮＤストリングにおけるメモリセルのメモリ状態区分を示す。このＮＡＮＤストリングで、通常のメモリセル（ＷＬ０〜ＷＬ３１）は下位および上位ビットの２ビットデータを蓄積するように構成される。メモリセルチェーンの末端に位置する追加のダミーセルはプログラムされない。
【００７４】
適応型メモリ状態区分
図８Ａは、本発明の一般的な実施形態に従ってＮＡＮＤストリングの末端メモリセルでＧＩＤＬエラーを克服する方式を示す。基本的に、図６Ａに見られる従来のケースから最低限の変更ですむ。主な違いは、多状態データの代わりにバイナリデータを蓄積するようにＮＡＮＤストリングの末端に位置するメモリセルを構成することにある。末端メモリセル（例えば、ＷＬ０とＷＬ３２）のしきい値ウィンドウを４状態の場合より間隔を空けて２つの状態で区分することにより、ＮＡＮＤストリングの末端でＧＩＤＬ誘導エラーがあっても、この余分なマージンによって２つの状態を区別することが可能となる。従来のＮＡＮＤストリングで３２個の各セルに２ビットデータを蓄積する場合（１ストリング当たり３２×２＝６４ビット）、この方式なら１つのメモリセルをチェーンに加えるだけで同じ６４ビット容量（１ストリング当たり３１×２＋２×１ビット）が提供される。
【００７５】
図８Ｂは、図８Ａの適応型メモリ状態区分方式による典型的ＮＡＮＤストリングにおけるメモリセルのメモリ状態区分を示す。このＮＡＮＤストリングで、コアメモリセル（ＷＬ１〜ＷＬ３１）は通常どおり下位および上位ビットの２ビットデータを蓄積するように構成する。２つの末端セル（ＷＬ０とＷＬ３２）はバイナリデータを蓄積するように構成し、状態間のマージンは通常の場合より大きくする。
【００７６】
図８Ｃは、図５Ａ〜図５Ｅに記載された２ビットＬＭ符号化を使用する好適な代替方式を示す。図５Ａ〜図５Ｅで説明したＬＭ符号化では２つの別々の行程で２ビットをプログラムできる。第１行程では下位論理ビットをプログラムし、第２行程も同じメモリセルで上位論理ビットをプログラムする。ＬＭ符号化の特質として、下位ビット区分は上位ビットまたは合同２ビットのそれより広いマージンを持つ。このため、下位ビットのプログラミングは障害の観点で上位ビットより堅牢である。既存のメモリシステムからの変更を最小限に抑えるため、ＮＡＮＤチェーンにおける２つの末端セルに対するバイナリビットのプログラミングには、好ましくはＬＭ符号の下位ビット（またはページ）プログラミングを使用する。しかし、バイナリビットの１つは２ビットＬＭ符号の下位ビットを表現するために使われ、他のバイナリビットは２ビットＬＭ符号の上位ビットを表現するために使われることは理解されよう。
【００７７】
図９は、適応型メモリ区分方式を示すフロー図である。
ステップ３００：ＮＡＮＤストリングの形に構成されたメモリセルアレイを有する不揮発性メモリを提供し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各ＮＡＮＤストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは１セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能である。
ステップ３１０：各ＮＡＮＤストリングのメモリセルを第１のグループと第２のグループとに区別し、第２のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第１のグループのメモリセルは第２のグループの補集合である。
ステップ３２０：第１の所定ビット数のデータを、第１のグループの各メモリセルに蓄積する。
ステップ３３０：第１の所定数に満たない第２の所定ビット数のデータを、第２のグループの各メモリセルに蓄積する。
【００７８】
１セル当たり２ビットを蓄積するようにメモリを設計する一実施形態において、そのような２ビット１単位のうち１つのビットはＮＡＮＤストリングの一端に隣接するメモリセルに蓄積でき、もう１つのビットは他端に隣接する別のメモリセルに蓄積できる。
【００７９】
１セル当たり３ビットを蓄積するようにメモリを設計する別の実施形態において、そのような３ビット１単位のうち２つのビットは一端のメモリセルに蓄積でき、１つのビットは他端のメモリセルに蓄積できる。
【００８０】
ここで参照する特許、特許出願、記事、書籍、仕様書、その他の出版物、文書、物事はどれも、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている出版物、文書、または物事のいずれかと本願明細書の本文との間で用語の定義または使用に矛盾や食い違いがある場合は、本願明細書における用語の定義または使用が優先するものとする。
【００８１】
以上、様々な実施形態を参照しながら本発明を説明してきたが、添付の特許請求の範囲とその同等物とによって定められる本発明の範囲から逸脱することなく変更と修正を施すことができることは理解できよう。ここで参照した参考資料はどれも本願明細書において参照により援用されている。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【国際調査報告】
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