(57)【要約】【課題】  スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスで使用するための半導体デバイス構造およびこのような半導体デバイス構造を形成するための方法を提供することにある。【解決手段】  この半導体デバイス構造は、第１の半導体領域と第２の半導体領域との間に配置された誘電体領域と、第１の半導体領域と第２の半導体領域との間に伸びるゲート導体構造とを含む。ゲート導体構造は、第１の半導体領域の上に重なる第１の側壁を有する。このデバイス構造は、第１の半導体領域の全域に伸びる電気的接続ブリッジをさらに含む。電気的接続ブリッジは、第１の半導体領域内の不純物ドープ領域をゲート導体構造の第１の側壁に電気的に接続する一部分を有する。【選択図】  図８
2010524247.tif 000002
【特許請求の範囲】
【請求項１】
不純物ドープ領域を有する第１の半導体領域と、
前記第１の半導体領域に並置された第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間の第１の誘電体領域と、
前記第１の誘電体領域を越えて前記第１の半導体領域から前記第２の半導体領域まで伸びる第１のゲート導体構造であって、前記第１の半導体領域の上に重なる第１の側壁を有する前記第１のゲート導体構造と、
前記第１の半導体領域上の第１の電気的接続ブリッジであって、前記第１の半導体領域内の前記第１の不純物ドープ領域を前記第１のゲート導体構造の前記第１の側壁に電気的に接続する前記第１の電気的接続ブリッジと、
を含む、半導体デバイス構造。
【請求項２】
前記第１のゲート導体構造が前記第１の側壁によって接続された第２および第３の側壁を含み、前記第２および第３の側壁が前記第１の側壁から前記第１の半導体領域、前記第１の誘電体領域、および前記第２の半導体領域を越えて伸びる、請求項１記載のデバイス構造。
【請求項３】
前記第１の側壁および前記電気的接続ブリッジの一部分が物理的に直接接触しており、
前記第１のゲート導体構造の前記第２の側壁上の第１の誘電体スペーサと、
前記第１のゲート導体構造の前記第３の側壁上の第２の誘電体スペーサと、
をさらに含む、請求項２記載のデバイス構造。
【請求項４】
前記第１の半導体領域が前記第２の半導体領域と第３の半導体領域との間になるように前記第１の半導体領域に並置された第３の半導体領域であって、不純物ドープ領域を有する前記第３の半導体領域と、
前記第１の半導体領域と前記第３の半導体領域との間の第２の誘電体領域と、
をさらに含む、請求項１記載のデバイス構造。
【請求項５】
前記第２の誘電体領域を越えて前記第１の半導体領域から前記第３の半導体領域まで伸びる導線であって、前記第２の半導体領域の上に重なる第１の側壁と前記第３の半導体領域の上に重なる第２の側壁とを有し、前記第１および第２の不純物ドープ領域を電気的に接続する前記導線
をさらに含む、請求項４記載のデバイス構造。
【請求項６】
前記第１の電気的接続ブリッジが、前記第１の半導体領域内の前記不純物ドープ領域を前記導線の前記第１の側壁に電気的に接続する他の部分を有する、請求項５記載のデバイス構造。
【請求項７】
前記第２および第３のアクティブ半導体領域を接続するために前記第１の誘電体領域にまたがる半導体ブリッジであって、前記第１および第２の不純物ドープ領域を電気的に接続する半導体ブリッジ
をさらに含む、請求項４記載のデバイス構造。
【請求項８】
前記第１の半導体領域内の前記不純物ドープ領域に電気的に結合された第１の接点と、
前記第２の半導体領域内の前記不純物ドープ領域に電気的に結合された第２の接点と、
前記第１の接点と前記第２の接点との間の電気的接続ブリッジを画定するメタライゼーション線と、
をさらに含む、請求項４記載のデバイス構造。
【請求項９】
前記不純物ドープ領域が第１のトランジスタのドレインを含み、
前記第２の半導体領域内に画定されたソース領域と、前記第２の半導体領域内に画定されたドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記第２の半導体領域内に画定されたチャネル領域とを有し、前記第１のゲート導体構造の一部分が前記チャネル領域の上に重なる第２のトランジスタ
をさらに含む、請求項１記載のデバイス構造。
【請求項１０】
前記第１のゲート導体構造が、前記第１の側壁を所持する第１のライン・セグメントと、前記第１の側壁に向い合う第２の側壁を有する第２のライン・セグメントにセグメント化された導線を含み、前記第１および第２のライン・セグメントが共線的である、請求項１記載のデバイス構造。
【請求項１１】
前記第１の半導体領域に最も近い第２の誘電体領域であって、前記第２のライン・セグメントの前記第２の側壁がその上に重なる第２の誘電体領域
をさらに含む、請求項１０記載のデバイス構造。
【請求項１２】
前記第１の電気的接続ブリッジが、前記第１の半導体領域上の第１の部分と、前記第１のゲート導体構造の前記第１の側壁上の第２の部分とを有する金属シリサイド層を含み、前記第１および第２の部分が相互に電気的に接続される、請求項１記載のデバイス構造。
【請求項１３】
前記第２の半導体領域が第２の不純物ドープ領域を含み、
前記第１の半導体領域と前記第２の半導体領域との間に伸びる第２のゲート導体構造であって、前記第２の半導体領域の上に重なる第２の側壁を有する第２のゲート導体構造と、
前記第２の半導体領域を越えて伸びる第２の電気的接続ブリッジであって、前記第２の半導体領域内の前記第２の不純物ドープ領域を前記第２のゲート導体構造の前記第２の側壁に電気的に接続する第２の電気的接続ブリッジと、
をさらに含む、請求項１記載のデバイス構造。
【請求項１４】
並置された第１および第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間の第１の誘電体領域とを含む半導体デバイス構造を基板内に形成するための方法において、
前記第１の半導体領域内に第１の不純物ドープ領域を形成するステップと、
前記第１の誘電体領域を越えて前記第１の半導体領域と前記第２の半導体領域との間に伸びる第１の導線を形成するステップと、
前記第１の導線の１セクションを除去して、前記第１の半導体領域の上に重なる第１の側壁を画定するステップと、
前記第１の半導体領域内の前記第１の不純物ドープ領域を前記第１の導線の前記第１の側壁に電気的に接続する前記第１の半導体領域上の第１の電気的接続ブリッジを形成するステップと、
を含む前記方法。
【請求項１５】
前記第１の導線の前記セクションを除去する前記ステップが、
前記導線の前記セクションを露出する開口部を有するトリム・マスクを加えるステップと、
前記導線の前記露出セクションをエッチングするステップと、
をさらに含む、請求項１４記載の方法。
【請求項１６】
前記第１の導線が前記第１の側壁によって接続された第２および第３の側壁を有し、前記第２および第３の側壁が前記第１の側壁から前記第１の半導体領域、前記第１の誘電体領域、および前記第２の半導体領域を越えて伸び、
前記第１の導線の前記露出セクションをエッチングする前に、前記第２のおよび第３の側壁に側壁スペーサを加えるステップ
をさらに含む、請求項１５記載の方法。
【請求項１７】
前記第１の誘電体領域を越えて前記第１の半導体領域と前記第２の半導体領域との間に伸びる第２の導線を形成するステップであって、前記第１および第２の導線が実質的に平行であり、空間によって分離されているステップと、
前記第２の導線の１セクションを除去して、前記第１の半導体領域の上に重なる第２の側壁と前記第２の半導体領域の上に重なる第３の側壁を画定するステップと、
をさらに含む、請求項１４記載の方法。
【請求項１８】
前記第１の電気的接続ブリッジを形成する前記ステップが、
前記第１の半導体領域上の第１の部分と、前記第１の導線の前記第１の側壁上の第２の部分と、前記第２の導線の前記第２の側壁上の第３の部分とを有する金属シリサイド層を形成するステップであって、前記金属シリサイド層の前記第１、第２、および第３の部分が相互に電気的に接続されるステップ
をさらに含む、請求項１７記載の方法。
【請求項１９】
前記第１の導線が前記第１の側壁によって接続された第２および第３の側壁を有し、前記第２および第３の側壁が前記第１の側壁から前記第１の半導体領域、前記第１の誘電体領域、および前記第２の半導体領域を越えて伸び、
前記第１の導線の前記セクションが除去される前に、前記第２および第３の側壁に側壁スペーサを加えるステップ
をさらに含む、請求項１４記載の方法。
【請求項２０】
前記第１の電気的接続ブリッジを形成する前記ステップが、
前記第１の半導体領域上の第１の部分と、前記ゲート導体構造の前記第１の側壁上の第２の部分とを有する金属シリサイド層を形成するステップであって、前記金属シリサイド層の前記第１および第２の部分が相互に電気的に接続されるステップ
をさらに含む、請求項１４記載の方法。
【請求項２１】
前記第１の導線に実質的に平行で、前記第１の導線から空間によって分離された第２の導線を形成するステップと、
前記第２の導線の１セクションを除去して、前記第１の半導体領域の上に重なる第２の側壁を画定するステップと、
をさらに含む、請求項２０記載の方法。
【請求項２２】
前記金属シリサイドが、前記第１および第２の部分に電気的に接続された、前記第２の側壁上の第３の部分を有する、請求項２１記載の方法。
【請求項２３】
前記基板が、前記第１の半導体領域に並置された第３の半導体領域と、前記第１の半導体領域と前記第３の半導体領域との間の第２の誘電体領域とをさらに含み、
前記第２の半導体領域内に第２の不純物ドープ領域を形成するステップと、
前記第２の誘電体領域を越えて前記第１の半導体領域と前記第３の半導体領域との間に伸びる第２の導線を形成するステップと、
前記第２の導線の１セクションを除去して、前記第１の半導体領域の上に重なる第２の側壁と、前記第３の半導体領域の上に重なる第３の側壁とを画定するステップと、
をさらに含む、請求項１４記載の方法。
【請求項２４】
前記第１の半導体領域内の前記第１の不純物ドープ領域を前記第２の導線の前記側壁に電気的に接続し、前記第１の半導体領域を越えて伸びる第２の電気的接続ブリッジを形成するステップ
をさらに含む、請求項２３記載の方法。
【請求項２５】
前記第２の半導体領域内の前記第２の不純物ドープ領域を前記第２の導線の前記側壁に電気的に接続し、前記第３の半導体領域を越えて伸びる第３の電気的接続ブリッジを形成するステップ
をさらに含む、請求項２４記載の方法。
【請求項２６】
ある設計を設計し、製造し、またはテストするために機械可読媒体に実施された設計構造において、
不純物ドープ領域を有する第１の半導体領域と、
前記第１の半導体領域に並置された第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間の第１の誘電体領域と、
前記第１の誘電体領域を越えて前記第１の半導体領域から前記第２の半導体領域に伸びる第１のゲート導体構造であって、前記第１の半導体領域の上に重なる第１の側壁を有する第１のゲート導体構造と、
前記第１の半導体領域内の前記第１の不純物ドープ領域を前記第１のゲート導体構造の前記第１の側壁に電気的に接続する前記第１の半導体領域上の第１の電気的接続ブリッジと、
を定める設計構造。
【請求項２７】
前記設計構造が、前記設計を記述するネットリストを含む、請求項２６記載の設計構造。
【請求項２８】
前記設計構造が、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットとして記憶媒体上に常駐する、請求項２６記載の設計構造。
【請求項２９】
前記設計構造が、テスト・データ・ファイル、特徴付けデータ、検証データ、または設計仕様のうちの少なくとも１つを含む、請求項２６記載の設計構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイス構造およびこのような構造を形成する方法に関する。
【背景技術】
【０００２】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：static random access memory）デバイスは、保管されたバイナリ・データまたはバイナリ動作状態を操作し、それにアクセスするために、そのメモリ・セルで読み取り動作と書き込み動作の両方を実行する。従来のＳＲＡＭデバイスのメモリ・セルは、典型的には、マトリックスまたはアレイ配置を有する集積回路チップ内に形成される。集積回路チップ内でアドレスをデコードすると、読み取りおよび書き込み機能のために個々のＳＲＡＭメモリ・セルにアクセスすることができる。
【０００３】
ＳＲＡＭメモリ・セルは、１ビットの情報を保管または「ラッチ」するために双安定ラッチの形のクロスカップル型インバータからのアクティブ・フィードバックに依存する。典型的には、ハイのバイナリ動作状態（すなわち、ハイの論理レベル）は電源電圧Ｖｄｄにほぼ等しく、ローのバイナリ動作状態（すなわち、ローの論理レベル）は通常は大地電位である基準電圧にほぼ等しい。双安定ラッチのバイナリ動作状態は、電圧を印加することにより、書き込み動作中に切り替えられる。ＳＲＡＭメモリ・セルは、メモリ・セルが再プログラミングされる場合に保持されている値が新しい値で上書きされるまで、または電源が失われるまで、保管されたバイナリ動作状態を保持するように設計される。
【０００４】
標準的なＳＲＡＭメモリ・セルは多種多様な構成を有することができる。往々にして６Ｔセルと呼ばれる従来のＳＲＡＭメモリ・セル用の代表的な構成の１つは、６つのトランジスタからなる。そのうちの４つのトランジスタは、双安定ラッチを実現するためにクロスカップリングされ、２つのトランジスタは、セルのバイナリ動作状態の読み取りおよび書き込みを行うためのアクセスを可能にする。クロスカップル型トランジスタ（cross-coupled transistor）のうちの２つはｎチャネル・プルダウン・トランジスタ（pull-down transistor）であり、クロスカップル型トランジスタのうちの２つは双安定ラッチを定義するためにクロスカップル型インバータ構成に配置されたｐチャネル・プルアップ・トランジスタ（pull-up transistor）である。２つの追加のトランジスタはセルアクセス・トランジスタ（cell-access transistor）として動作するｎチャネル・パスゲート・トランジスタ（pass-gate transistor）である。
【０００５】
ＳＲＡＭデバイス設計者の継続的な目的の１つは、より小さい集積回路により高密度でＳＲＡＭメモリ・セルをパックすることである。しかし、４５ｎｍ以下のノードでは、ＳＲＡＭセル内で拡散およびゲートに対する接点（すなわち、ＣＡ接点）は、従来のフォトリソグラフィで適切に形成するのが困難なものになる。従来通り、基板上のその解像度を改善するためにＣＡ接点を形成するときに光学的近位補正（ＯＰＣ：optical proximity correction）が適用される。具体的には、ＯＰＣは、ＣＡ接点を形成するために使用されるレジスト・マスクにパターン形成された構造体（feature）のサイズを体系的に増加し、形状を変更するものである。ＯＰＣによってレジスト・マスクに付与された変更は、回折またはプロセス効果によって発生するイメージ・エラーを補償することにより、フォトリソグラフィ・プロセスの不適当な箇所を補償する。ＯＰＣを適用してマスク・イメージがプリントされると、その結果得られる各ＣＡ接点構造体の形状は、受け入れられるサイズおよび形状の別個の接点領域を形成する。しかし、パターン形成された構造体を拡大するために適切にＯＰＣを適用して、各ＳＲＡＭメモリ・セル用のすべてのＣＡ接点が一貫して確実に開くことを保証するためには、使用可能な高密度ＳＲＡＭレイアウト内の領域は不十分である可能性がある。１つまたは複数のＣＡ接点が閉じていると、欠陥ＳＲＡＭメモリ・セルになる。
【０００６】
フォトリソグラフィ・プロセスの不適当な箇所をＯＰＣで確実に補償できないことは、特に、各ＳＲＡＭメモリ・セル内の２つのインバータをクロスカップリングするためにメタル１（Ｍ１）レベルの相互接続配線の導線（conductor line）によって使用される特定のＣＡ接点に当てはまる可能性がある。より具体的には、これらのＣＡ接点は、第１のインバータのプルダウンおよびプルアップ電界効果トランジスタのドレインと、第２のインバータのゲート電極との間の接続を行うＭ１レベルの配線の内部ノードに電気的に接触し、第２のインバータのプルダウンおよびプルアップ電界効果トランジスタのドレインと、第１のインバータのゲート電極も接続する。
【０００７】
また、ＳＲＡＭメモリ・セル・レイアウトは、インバータ同士をクロスカップリングするためのＭ１レベルの相互接続配線が受ける最小レイアウト要件によって制限される可能性がある。ＳＲＡＭメモリ・セルは、トランジスタのサイズと、各ＳＲＡＭメモリ・セルにアクセスするための電気的経路を提供する導線のサイズを減少させることによってスケーリングすることができる。このような構造体サイズの低減により、その構造体を形成するために使用されるフォトリソグラフィ技法に対し、さらに大きな要求が課される。Ｍ１レベルの相互接続配線の隣接導線は、絶縁体を充填した空間によって分離される。放射線の光学的特性および波長などの限定的な要因のために、従来のフォトリソグラフィ技法は、それ以下では構造体を確実に形成できない最小の線と空間（すなわち、ピッチ）を有する。したがって、従来のリソグラフィ技法に使用可能な最小ピッチは、ＳＲＡＭメモリ・セル・レイアウトの構造体サイズ低減の継続に対する障害を表す可能性がある。
【０００８】
集積回路の開発サイクルにおける現在の時点では、Ｍ１レベルの相互接続配線に許容できる最小の線と空間のサイズは、それぞれ、７０ｎｍと７０ｎｍ（すなわち、１４０ｎｍのピッチ）である。４５ｎｍ以下の技術のノードで必要なサイズを有するＳＲＡＭメモリ・セルをレイアウトするために、ＳＲＡＭメモリ・セル内にＭ１レベルの相互接続配線を納めるには、「最小領域ルール（minimum area rule）」に違反しなければならない。その上、従来のフォトリソグラフィ・ツールは、約９０ｎｍの線幅しか解決できず、それにより、Ｍ１レベルの相互接続配線のピッチをさらに低減することが妨げられる可能性がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願第１１／３７９，６３４号
【非特許文献】
【００１０】
【非特許文献１】「Split and Shift Exposure」（ＳＡＳＥ、２００６年のSPIE Microlithographyにおいてインテル社によって提示されたもの）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
４５ｎｍ以下のノードで形成された高密度ＳＲＡＭメモリ・セルでは、ＳＲＡＭメモリ・セル内のプリントされたゲート導体パターンの「短縮（foreshortening）」が発生する可能性がある。形状寸法がより小さくなると、狭い共線構造体間のプリントされた空間は、一般に、設計レベルの空間より著しく大きくなると認識されている。この短縮効果は、ＳＲＡＭメモリ・セルのゲート電極にとって特に重大なものである。具体的には、従来のフォトリソグラフィを使用すると、隣接する最小幅の線と共線ゲート電極線との間の先端間（tip-to-tip）空間を約１２０ｎｍより小さくプリントすることができない。したがって、ＳＲＡＭセル・レイアウトは、ゲート電極を画定する共線導線を確実に分離するために十分な余地を提供するように変更される。設計レベルで隣接ゲート電極のための先端間空間が比較的大きいので、ＳＲＡＭレイアウト内の隣接ＣＡ接点領域間の空間が大きくなる。この結果、密度の点で著しい不利益が発生する。
【課題を解決するための手段】
【００１２】
一実施形態では、半導体デバイス構造は、不純物ドープ領域（impurity-doped region）を有する第１の半導体領域と、第１の半導体領域に並置された第２の半導体領域と、第１の半導体領域と第２の半導体領域との間の誘電体領域とを含む。ゲート導体構造は、第１の半導体領域と第２の半導体領域との間に伸びる。ゲート導体構造は、第１の半導体領域の上に重なる側壁を有する。第１の半導体領域上の電気的接続ブリッジは、第１の半導体領域内の不純物ドープ領域をゲート導体構造の側壁に電気的に接続する。
【００１３】
一実施形態では、介在する誘電体領域によって分離され並置された第１および第２の半導体領域を含む半導体デバイス構造を基板内に形成するための方法が提供される。この方法は、第１の半導体領域内に不純物ドープ領域を形成するステップと、誘電体領域を越えて第１の半導体領域と第２の半導体領域との間に伸びる導線を形成するステップと、導線の１セクションを除去して、第１の半導体領域の上に重なる側壁を画定するステップとを含む。この方法は、第１の半導体領域内の不純物ドープ領域を導線の側壁に電気的に接続する第１の半導体領域上の電気的接続ブリッジを形成するステップをさらに含む。
【００１４】
他の実施形態では、ある設計を設計し、製造し、またはテストするために機械可読媒体に実施された設計構造（design structure）が提供される。この設計構造は、第１の半導体領域と、第１の半導体領域に並置された第２の半導体領域と、第１の半導体領域と第２の半導体領域との間の第１の誘電体領域と、第１の誘電体領域を越えて第１の半導体領域から第２の半導体領域に伸びる第１のゲート導体構造とを定める。第１のゲート導体構造は、第１の半導体領域の上に重なる第１の側壁を有する。この設計構造は、第１の半導体領域内の不純物ドープ領域を第１のゲート導体構造の第１の側壁に電気的に接続する第１の半導体領域上の第１の電気的接続ブリッジをさらに定める。
【００１５】
この設計構造は、設計を記述するネットリスト（netlist）を含むことができる。設計構造は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットとして記憶媒体上に常駐することができる。設計構造は、テスト・データ・ファイル、特徴付けデータ、検証データ、または設計仕様のうちの少なくとも１つを含むことができる。
【発明の効果】
【００１６】
本発明の諸実施形態は、各ＳＲＡＭメモリ・セル内の２つのインバータをクロスカップリングするためにメタル１（Ｍ１）レベルの配線によって従来使用されていたＣＡ接点を除去し、その結果、同時に残りのＣＡ接点を確実に開きながら、より高密度のセル・レイアウトを可能にするための構造および方法を提供する。
【００１７】
次に、添付図面に関連して、一例としてのみ、本発明の諸実施形態について説明する。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図２】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図３】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図４】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図５】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図６】おおむね図５の線５Ａ−５Ａに沿って取られた概略断面図である。
【図７】おおむね図５の線５Ｂ−５Ｂに沿って取られた概略断面図である。
【図８】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図９】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１０】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１１】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１２】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１３】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１４】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１５】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１６】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１７】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１８】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図１９】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図２０】おおむね図１９の線１７Ａ−１７Ａに沿って取られた概略断面図である。
【図２１】おおむね図１９の線１７Ｂ−１７Ｂに沿って取られた概略断面図である。
【図２２】おおむね図１９の線１７Ｃ−１７Ｃに沿って取られた概略断面図である。
【図２３】本発明の一実施形態による処理方法の連続形成段階における基板の一部分の概略断面図である。
【図２４】半導体の設計、製造、またはテスト、あるいはこれらの組み合わせに使用される設計プロセスの流れ図である。
【発明を実施するための形態】
【００１９】
図１に関して説明すると、集積回路を形成する際に使用するための基板１０は、デバイス形成に使用されるそれぞれのアクティブ半導体領域１２、１４、１６、１８を含む、複数のアクティブ半導体領域を含む。基板１０は、領域１２、１４、１６、１８の下にあり、それらに電気的に結合されたバルク領域１１をさらに含む。基板１０およびアクティブ半導体領域１２、１４、１６、１８は、主としてシリコンを含有する、シリコン含有半導体材料から形成される。たとえば、基板１０およびアクティブ半導体領域１２、１４、１６、１８は、単結晶シリコンから形成することができる。
【００２０】
基板１０は、隣接アクティブ半導体領域１２、１４、１６、１８を相互に電気的に隔離し、参照番号２０で全般的に示された浅いトレンチ分離を含む。アクティブ半導体領域１２、１４、１６、１８および浅いトレンチ分離領域２０は、当業者によって理解されている標準的なプロセスにより形成される。アクティブ半導体領域１２、１８とは反対の導電率タイプのウェル領域１５（図６、図７）は、アクティブ半導体領域１４、１６およびその領域１４、１６の下にあるバルク領域１１の半導体材料に形成される。ウェル領域１５は、アクティブ半導体領域１２、１４、１６、１８と比較して反対の導電率タイプを有するように、ある濃度の適切な不純物でドーピングされる。
【００２１】
ゲート誘電体層２２（図７）は、アクティブ半導体領域１２、１４、１６、１８と浅いトレンチ分離領域２０によって共用される上面２４上に形成される。ゲート誘電体層２２は、電界効果トランジスタに使用するために適切な物理的特性および誘電特性を有する酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳｉＯxＮy）、または任意のその他の絶縁材料の薄膜を含むことができる。特に、ゲート誘電体層２２は、たとえば、酸化炉または急速熱アニール・チャンバ内の酸素を含む加熱雰囲気にアクティブ半導体領域１２、１４、１６、１８を曝す熱酸化プロセスによりアクティブ半導体領域１２、１４、１６、１８上に成長させることができる。ゲート誘電体層２２の厚さは、下にある半導体デバイスの必要なパフォーマンス次第である。
【００２２】
導線３６、３８、４０は、上面２４上に所与の線間パターン（line-spacepattern）で形成される。導線３６、３８、４０のそれぞれは、ゲート誘電体層２２の介在する一部分によってアクティブ半導体領域１２、１４、１６、１８から物理的に分離され、電気的に隔離される。導線３６は、アクティブ半導体領域１２、１４、１６、１８と浅いトレンチ分離領域２０に共通し、それらによって共用される上面２４と交差し、導線３６の上面３７によって接続される向かい合った側壁３７ａ、３７ｂを有する。導線３８は上面２４と交差する向かい合った側壁３９ａ、３９ｂを含み、上面３９は側壁３９ａ、３９ｂを接続する。同様に、導線４０は上面２４と交差する向かい合った側壁４１ａ、４１ｂを含み、上面４１は側壁４１ａ、４１ｂを接続する。
【００２３】
導線３６、３８、４０は、主として、ドープ多結晶シリコン（すなわち、ドープ・ポリシリコン）などのシリコンを含有するシリコン含有半導体材料から形成される。導線３６、３８、４０は、ゲート誘電体層２２上の層内に導電材料を付着させ、下にある導電材料の層用のエッチング・マスクとして働く適切な線間パターンのレジスト層を形成し、次にパターン形成されたレジスト層の露出領域内の導電材料の層およびゲート誘電体層２２を除去する異方性エッチング・プロセスを使用してエッチングする、従来のフォトリソグラフィおよびエッチング・プロセスによって画定することができる。導線３６、３８、４０の隣接対は、平行かつ共線的配置を有し、最終的に誘電体材料で充填される介在する空間によって分離される。
【００２４】
この模範的な実施形態には最小線幅−最小空間パターンが例示されているが、導線３６、３８、４０用の線幅と空間のその他の組み合わせまたは最小未満（sub-minimum）ピッチも使用することができる。たとえば、導線３６、３８、４０または空間用の最小未満線幅は、純粋フォトリソグラフィの代わりに、側壁イメージ転写方法（sidewall image transfer method）によるか、または「Splitand Shift Exposure」（ＳＡＳＥ、２００６年のSPIE Microlithographyにおいてインテル社によって提示されたもの）によって形成することができる。
【００２５】
同様の参照番号が図１と同様の特徴を指している図２に関して説明すると、その後の形成段階において、側壁スペーサ４２、４４は導線３６の側壁３７ａ、３７ｂ上に形成され、側壁スペーサ４６、４８は導線３８の側壁３９ａ、３９ｂ上に形成され、側壁スペーサ５０、５２は導線４０の側壁４１ａ、４１ｂ上に形成される。スペーサ４２、４４、４６、４８、５０、５２は、ＣＶＤによって付着された窒化シリコン（Ｓｉ3Ｎ4）、二酸化シリコン（ＳｉＯ2）、またはこれらの材料の組み合わせなどの絶縁体または誘電体のブランケット層を付着させ、続いて、実質的に垂直な表面から除去する場合より高速で実質的に水平な表面からブランケット誘電体層の一部分を除去する反応性イオン・エッチング（ＲＩＥ）またはプラズマ・エッチングなどの従来の異方性エッチング技法を使用してブランケット層をエッチングするなどの従来の技法を使用して形成される。
【００２６】
セル・トランジスタのためのソース／ドレイン拡張、ハローおよび高濃度注入がスペーサ４２、４４、４６、４８、５０、５２の形成中の様々な段階で実行される。ソース／ドレイン拡張およびハロー（図示せず）は、スペーサ形成前またはスペーサ４２、４４、４６、４８、５０、５２が比較的薄い早期形成段階のいずれかで、導線３６、３８、４０に隣接する半導体領域１２、１４、１６、１８内に注入することができる。トランジスタ３２用のソースおよびドレイン領域５４、５６（図６、図７）などのセル・トランジスタ２６、２８、３０、３２、３４、３５用のソースおよびドレイン領域も、たとえば、それぞれの最終厚さ付近のスペーサ４２、４４、４６、４８、５０、５２を伴うイオン注入プロセスにより、半導体領域１２、１４、１６、１８内に形成される。それぞれの場合に、アクティブ半導体領域１２、１４、１６、１８内への注入は、導線３６、３８、４０およびスペーサ４２、４４、４６、４８、５０、５２のマスキング効果により、導線３６、３８、４０およびスペーサ４２、４４、４６、４８、５０、５２の位置に自己整合される。
【００２７】
この形成段階の終わりに、ＳＲＡＭメモリ・セル５８（図５、図８）のｎチャネル・プルダウン・トランジスタ２６はアクティブ半導体領域１８内に画定され、上に重なる導線３６によって画定されたゲート導体構造を含む。ＳＲＡＭメモリ・セル５８のもう１つのｎチャネル・プルダウン・トランジスタ２８はアクティブ半導体領域１２内に画定され、上に重なる導線４０によって画定されたゲート導体構造を含む。ｐチャネル・プルアップ・トランジスタ３０はアクティブ半導体領域１６内に画定され、上に重なる導線３６によって画定されたゲート導体構造を含む。ＳＲＡＭメモリ・セル５８のもう１つのｐチャネル・プルアップ・トランジスタ３２はアクティブ半導体領域１４内に画定され、上に重なる導線４０によって画定されたゲート導体構造を含む。ＳＲＡＭメモリ・セル５８のｎチャネル・パスゲート・トランジスタ３４はアクティブ半導体領域１８内に画定され、上に重なる導線４０によって画定されたゲート導体構造を含む。ＳＲＡＭメモリ・セル５８のもう１つのｎチャネル・パスゲート・トランジスタ３５はアクティブ半導体領域１２内に画定され、上に重なる導線３６によって画定されたゲート導体構造を含む。ＳＲＡＭメモリ・セル５８は６Ｔセルを含むが、本発明はこのように限定されるわけではない。
【００２８】
同様の参照番号が図２と同様の特徴を指している図３に関して説明すると、その後の形成段階において、フォトレジスト層６０は基板１０に塗布され、トリムまたはカット・マスクに特有な開口部６２、６４、６６、６８、７０は従来のフォトリソグラフィ・プロセスを使用してフォトレジスト層６０内にプリントされる。このプロセスは、フォトレジスト層６０を放射パターンに曝して潜在的パターンを生成することと、潜在的パターンを現像して開口部６２、６４、６６、６８、７０を画定することを伴う可能性がある。
【００２９】
同様の参照番号が図３と同様の特徴を指している図４に関して説明すると、その後の形成段階において、次に、導線３６、３８、４０および下にあるゲート誘電体層２２の一部分であって、開口部６２、６４、６６、６８、７０によって露出された部分は、ＲＩＥなどの異方性ドライ・エッチング・プロセスを使用して除去される。単一のエッチング・ステップまたは複数のステップで実行できるエッチング・プロセスの化学的性質により、アクティブ半導体領域１２、１４、１６、１８および浅いトレンチ分離領域２０の材料に対して選択的に、導線３６、３８、４０およびゲート誘電体層２２の材料を除去する。また、エッチング・プロセスは、スペーサ４２、４４、４６、４８、５０、５２の露出部分も除去する。代わって、エッチング・プロセスは、スペーサ４２、４４、４６、４８、５０、５２を取っておくこともできる。エッチング・プロセスが終了した後、フォトレジスト層６０（図３）の残存物は、たとえば、プラズマ・アッシング（plasma ashing）または化学的剥離剤によって剥離される。
【００３０】
エッチング・プロセスは導線３６、３８、４０をセグメント化する。導線３６の１つのセグメント３６ａは、１つの浅いトレンチ分離領域２０の上に重なる側壁７２上の露出し実質的に垂直な表面を有する。導線３６のもう１つのセグメント３６ｂは、セグメント３６ａと共線的であり、アクティブ半導体領域１４の上に重なる側壁７３上の露出し実質的に垂直な表面を有する。導線３８の１つのセグメント３８ａは、それぞれアクティブ半導体領域１２、１４の上に重なる側壁７４、７５上の露出し実質的に垂直な表面を有する。導線３８のもう１つのセグメント３８ｂは、セグメント３８ａと共線的であり、それぞれアクティブ半導体領域１６、１８の上に重なる側壁７６、７７上の露出し実質的に垂直な表面を有する。導線４０の１つのセグメント４０ａは、アクティブ半導体領域１６の上に重なる側壁７８上の露出し実質的に垂直な表面を有する。導線４０のもう１つのセグメント４０ｂは、セグメント４０ａと共線的であり、１つの浅いトレンチ分離領域２０の上に重なる側壁７９上の露出し実質的に垂直な表面を有する。
【００３１】
フォトレジスト層６０（図３）内の開口部６２、６４、６６、６８、７０の位置で、エッチング・プロセスにより、導線３６、３８、４０の側壁７２〜７９を画定する比較的狭い横断エッジまたは端部のみが切断され露出される。エッチング・プロセスによる導線３６、３８、４０のセグメント化は、スペーサ４２、４４、４６、４８、５０、５２が形成された後のＳＲＡＭメモリ・セル５８用の形成プロセスの順序で行われる。したがって、導線３６、３８、４０の側壁７２〜７９およびそれぞれの上面３７、３９、４１のみがスペーサ４２、４４、４６、４８、５０、５２によりその後のシリサイド化プロセス・ステップにおけるシリサイド形成から保護されない。
【００３２】
同様の参照番号が図４と同様の特徴を指している図５、図６、図７に関して説明すると、その後の形成段階において、導線３６、３８、４０およびスペーサ４２、４４、４６、４８、５０、５２によって覆われていないアクティブ半導体領域１２、１４、１６、１８の上面２４上にシリサイド層８０が形成される。シリサイド層８０は、導線３６、３８、４０のそれぞれの上面３７、３９、４１上にも形成される。また、シリサイド層８０は、エッチングによって露出された導線３６、３８、４０の側壁７２〜７９上にも形成される。しかし、導線３６の側壁３７ａ、３７ｂ、導線３８の側壁３９ａ、３９ｂ、および導線４０の側壁４１ａ、４１ｂはスペーサ４２、４４、４６、４８、５０、５２によりシリサイド形成から保護される。
【００３３】
シリサイド化プロセスは、当業者によく知られたものである。あるシリサイド化プロセスでは、シリサイド層８０は、基板１０の全域で、ニッケル、コバルト、タングステン、チタンなどの適切な金属の層を付着させ、基板１０に、たとえば、急速熱アニーリング・プロセスによるアニールを施すことによって形成することができる。高温アニール中に、金属はアクティブ半導体領域１２、１４、１６、１８のシリコン含有半導体材料（たとえば、シリコン）および導線３６、３８、４０のシリコン含有半導体材料（たとえば、ドープ・ポリシリコン）と反応し、シリサイド層８０を形成する。シリサイド化プロセスは、不活性雰囲気または窒素が豊富な雰囲気において、検討中のシリサイドのタイプに応じて約３５０℃〜約８００℃の温度で行うことができる。アニールが終了した後、浅いトレンチ分離領域２０およびスペーサ４２、４４、４６、４８、５０、５２上（すなわち、付着させた金属がシリコン含有材料に接触していないところ）に未反応の金属が残存する。未反応の金属は、浅いトレンチ領域２０およびスペーサ４２、４４、４６、４８、５０、５２を含む絶縁体に接触している。次に、等方性ウェット・エッチング・プロセスにより、未反応の金属が浅いトレンチ分離領域２０およびスペーサ４２、４４、４６、４８、５０、５２から選択的に除去される。このプロセスは、金属とシリコン含有半導体材料との選択的反応であるために露出したシリコン含有領域にシリサイドを自己整合させるものであり、「自己整合シリサイド（self-aligned silicide）」またはサリサイドと呼ばれる。
【００３４】
Ｍ１レベルの相互接続配線の内部ノードは、専用のＣＡ接点を形成せずに結合される。具体的には、第１のインバータのプルダウンおよびプルアップ・トランジスタ２８、３２のドレインは、アクティブ半導体領域１２、１４の間に伸びる導線３８のセグメント３８ａによって相互に電気的に結合される。第２のインバータのゲート導体構造は、アクティブ半導体領域１６、１８を越えて伸びる導線３６のセグメント３６ｂによって画定される。セグメント３６ｂによって画定されたゲート導体構造の側壁７３は、側壁７３、７５上のシリサイド層８０のそれぞれの一部分ならびに側壁７３、７５の間のアクティブ半導体領域１４上のシリサイド層８０の一部分によって画定された電気的接続ブリッジにより、導線３８のセグメント３８ａの側壁７５に電気的に結合される。
【００３５】
第２のインバータのプルダウンおよびプルアップ・トランジスタ２６、３０のドレインは、アクティブ半導体領域１６、１８の間に伸びる導線３８のセグメント３８ｂによって相互に電気的に結合される。第１のインバータのゲート導体構造は、アクティブ半導体領域１２、１４を越えて伸びる導線４０のセグメント４０ａによって画定される。セグメント４０ａによって画定されたゲート導体構造の側壁７８は、側壁７６、７８上のシリサイド層８０の一部分ならびに側壁７６、７８の間のアクティブ半導体領域１６上のシリサイド層８０の一部分によって画定された電気的接続ブリッジにより、導線３８のセグメント３８ｂの側壁７６に電気的に結合される。
【００３６】
導線３６、３８、４０がセグメント化された後であって、シリサイド層８０が形成される前に、エッチング・プロセスによって暴露されたアクティブ半導体領域１２、１４、１６、１８の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。高濃度注入による追加のドーピングは、その後形成された電気的接続ブリッジによりアクティブ半導体領域１２、１４、１６、１８と導線３６、３８、４０との間の低抵抗接続部の形成を容易にする。
【００３７】
従来のＳＲＡＭメモリ・セルと比較して、ＳＲＡＭメモリ・セル５８内にローカル・クロスカップル型配線を形成するための内部接点は除去される。セル内の一方のインバータの共通ゲートともう一方のインバータのドレインとの間の接続は、電気的接続ブリッジならびに導線３６、３８、４０の比較的短いライン・セグメントによって確立される。
【００３８】
図６に最も良く示されているように、導線４０のセグメント４０ａ上のシリサイド層８０の一部分は、上面４１を越えて側壁７８に沿って伸び、アクティブ半導体領域１６上のシリサイド層８０の一部分と同化する。側壁７８は、スペーサなどの介在する構造なしに、シリサイド層８０のこの部分に物理的に直接接触している。同様に、導線４０のセグメント４０ｂ上のシリサイド層８０の一部分は、上面４１を越えて側壁７９に沿って伸び、浅いトレンチ分離領域２０の１つで終端する。シリサイド層８０のこれらの部分は、インバータ用の電気的接続ブリッジの１つの形成に関与する。
【００３９】
図７に最も良く示されているように、導線４０の側壁４１ａ、４１ｂは、スペーサ５０、５２によって覆われ、したがって、シリサイド層８０から電気的に隔離される。導線３８のセグメント３８ａ上のシリサイド層８０の一部分は、上面３９を越えて側壁７５に沿って伸び、アクティブ半導体領域１４上のシリサイド層８０の一部分と同化する。シリサイド層８０のこれらの部分は、トランジスタ３２用のドレイン領域５６に電気的に結合され、電気的接続ブリッジの１つの形成に関与する。側壁７５は、スペーサなどの介在する構造なしに、シリサイド層８０のこの部分に物理的に直接接触している。
【００４０】
トランジスタ３２は、チャネル領域５５の両側に配置されたソースおよびドレイン領域５４、５６と、チャネル領域５５の上に重なるライン・セグメント４０ａの一部分によって画定されたゲート導体構造とを含む。トランジスタ２６、２８、３０、３４、３５はトランジスタ３２の構成と同様の構成を有する。特に、トランジスタ２８は、導線３８のライン・セグメント３８ａおよび側壁７４、７５上のシリサイド層８０の一部分によってトランジスタ３２のドレイン５６に、したがって、導線３８のセグメント３８ａの側壁７３に電気的に接続されたドレイン領域（図示せず）をアクティブ半導体領域１２内に有する。
【００４１】
もう一方のインバータのトランジスタ２６および３０は、トランジスタ２８、３２と同様の電気的接続部を有する。特に、側壁７６、７８上のシリサイド層８０の一部分ならびにアクティブ半導体領域１６上のシリサイド層８０の一部分は、ライン・セグメント４０ａによって画定されたゲート導体構造をトランジスタ２６、３０のドレインに結合するための電気的接続ブリッジを画定する。ライン・セグメント４０ａはトランジスタ２８、３２用のゲート導体構造を画定する。
【００４２】
同様の参照番号が図５と同様の特徴を指している図８に関して説明すると、その後の形成段階において、ＳＲＡＭメモリ・セル５８内の様々な構造への接続を可能にするために、従来の技法により、誘電体層８５が加えられ、ＣＡ接点８６〜９３が誘電体層８５に形成される。ＣＡ接点８６、８７は、アクティブ半導体領域１２、１８内の拡散をビット線（図示せず）に結合するようにＳＲＡＭメモリ・セル５８内に位置決めされる。ＣＡ接点８８、８９は、第１および第２のインバータのゲート導体構造をワード線（図示せず）に結合するようにＳＲＡＭメモリ・セル５８内に位置決めされる。ＣＡ接点９０、９１は、アクティブ半導体領域１２、１８内の拡散を大地電位（ＧＮＤ）線に結合するようにＳＲＡＭメモリ・セル５８内に位置決めされる。ＣＡ接点９２、９３は、アクティブ半導体領域１４、１６内の拡散を電源電位（Ｖｄｄ）線に結合するようにＳＲＡＭメモリ・セル５８内に位置決めされる。
【００４３】
標準的な処理が続くが、これは、Ｍ１レベルの相互接続配線、層間誘電体層、導電バイア用のメタライゼーションと、上位レベル（Ｍ２レベル、Ｍ３レベルなど）の相互接続配線用のメタライゼーションを含む。しかし、内部のＭ１レベルの相互接続配線は上記のように除去され、これにより、Ｍ１レベルのリソグラフィ・スケーリングの必要性が取り除かれる。
【００４４】
代替一実施形態では、図９〜図１４に併せて後述するように、電気的接続ブリッジと、Ｍ１レベルの相互接続配線の短く簡易化したライン・セグメントとの組み合わせにより、ローカル・クロスカップル型相互接続部を形成することができる。内部ＣＡ接点は第１および第２のインバータをクロスカップリングするためのＭ１レベルの相互接続配線を接続するために使用されるが、その配線の一部分に電気的接続ブリッジを使用することにより、より小さい内部ＣＡ接点を容易にする。
【００４５】
同様の参照番号が図１および図２と同様の特徴を指している図９に関して説明すると、この代替実施形態により、図１に関して上述したように基板１０上に導線３６、４０が形成される。しかし、導線３８は省略されている。この実施形態では、導線３８がその後、内部クロスカップル型相互接続部の一部分を形成するために使用されないので、導線３６、４０のピッチは緩和される。導線３６用のスペーサ４２、４４、導線４０用のスペーサ５０、５２、およびトランジスタ２６、２８、３０、３２、３４、３５は、図２に関して上述したように形成される。
【００４６】
同様の参照番号が図３および図９と同様の特徴を指している図１０に関して説明すると、図９の次の形成段階において、図２に関して上述したようにフォトレジスト層６０が基板１０に塗布される。しかし、フォトレジスト層６０は開口部６４、６８のみを含む。導線３６、４０の間に導線が存在しないので、開口部６２、６６、７０は除去されている。
【００４７】
同様の参照番号が図４および図１０と同様の特徴を指している図１１に関して説明すると、図１０の次の形成段階において、図４に関して上述したように導線３６、４０がセグメント化される。図５に関して上述したように、アクティブ半導体領域１４、１６の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。
【００４８】
同様の参照番号が図５および図１１と同様の特徴を指している図１２に関して説明すると、図１１の次の形成段階において、導線３６、４０およびスペーサ４２、４４、５０、５２によって覆われていないアクティブ半導体領域１２、１４、１６、１８の上面２４上にシリサイド層８０が形成される。シリサイド層８０は、導線３６の上面３７上および導線４０の上面４１上にも形成される。また、シリサイド層８０は、エッチングによって露出された導線３６、４０の側壁７２、７３、７８。７９上にも形成される。シリサイド層８０は、図５に関して上述したように形成される。側壁７３および７８はそれぞれ、スペーサなどの介在する構造なしに、シリサイド層８０の対応する部分に物理的に直接接触している。
【００４９】
同様の参照番号が図８および図１２と同様の特徴を指している図１３に関して説明すると、図１２の次の形成段階において、図８のＳＲＡＭメモリ・セル５８に関して上述したように、ＳＲＡＭメモリ・セル９８内の様々なポイントへの接続を可能にするために、従来の技法により、ＣＡ接点８６〜９３が誘電体層８５に形成される。ＣＡ接点８６〜９３が形成されると、追加のＣＡ接点１００〜１０３が形成される。ＣＡ接点１００〜１０１は、インバータのドレインおよびインバータのゲート電極構造を含むアクティブ半導体領域１２、１４、１６、１８内の拡散間のローカル・クロスカップル型配線を作成するための内部接点を提供する。しかし、電気的接続ブリッジを使用するので、追加の内部ＣＡ接点１０１、１０２に関するサイズ要件は緩和され、これにより、すべてのＣＡ接点８６〜９３、１００〜１０３をより確実にプリントすることができる。
【００５０】
同様の参照番号が図１３と同様の特徴を指している図１４に関して説明すると、その後の形成段階において、Ｍ１レベルの相互接続配線の内部ノード用の内部クロスカップル型相互接続部を形成するために、Ｍ１レベルの相互接続配線のメタライゼーション線１０４、１０６が従来の方法で画定される。メタライゼーション線１０４は接点１００、１０１の間の電気的接続ブリッジを画定する。メタライゼーション線１０６は接点１０２、１０３の間の導電ブリッジを画定する。
【００５１】
具体的には、ＳＲＡＭメモリ・セル９８の第１のインバータのプルダウンおよびプルアップ・トランジスタ２８、３２のドレインは、メタライゼーション線１０４および接点１００、１０１によって相互に電気的に結合される。第２のインバータのゲート導体構造は、アクティブ半導体領域１６、１８を越えて伸びる導線３６のセグメント３６ｂによって画定される。セグメント３６ｂによって画定されたゲート導体構造の側壁７３は、側壁７３上のシリサイド層８０のそれぞれの一部分ならびに側壁７３とメタライゼーション線１０４の間のアクティブ半導体領域１４上のシリサイド層８０の一部分によって画定された電気的接続ブリッジにより、メタライゼーション線１０４に電気的に結合される。
【００５２】
ＳＲＡＭメモリ・セル９８の第２のインバータのプルダウンおよびプルアップ・トランジスタ２６、３０のドレインは、メタライゼーション線１０６および接点１０２、１０３によって相互に電気的に結合される。第１のインバータのゲート導体構造の側壁７８は、アクティブ半導体領域１２、１４を越えて伸びる導線４０のセグメント４０ａによって画定され、側壁７６，７８上のシリサイド層８０の一部分ならびに側壁７６，７８の間のアクティブ半導体領域１６上のシリサイド層８０の一部分によって画定された電気的接続ブリッジにより、導線３８のセグメント３８ｂの側壁７６に電気的に結合される。
【００５３】
その結果として、それぞれのインバータのゲートおよびもう一方のインバータのドレインは、セグメント化された導線３６、４０と、シリサイド層８０によって提供された電気的接続ブリッジとの組み合わせにより、電気的に結合される。導線３６、４０のそれぞれと、隣接アクティブ半導体領域１４、１６のそれぞれとの接続は、この時点では電気的接続ブリッジによって行われる。Ｍ１レベルの相互接続配線は、セグメント化された導線３６、４０を取り入れ、使用することによって促進された簡易形状を有し、これにより、従来のＭ１レベルの相互接続配線設計と比較して、ＣＡ接点のいくつかが除去される。ＳＲＡＭメモリ・セル９８のＣＡ接点密度は低いので、これにより、ＯＰＣを使用して従来通りにＣＡ接点をプリントすることに関する問題が軽減される。特に、その結果、内部ＣＡ接点のサイズを低減するにはより小さいＯＰＣマスク形状を必要とし、それにより、すべてのＣＡ接点が適切なＯＰＣを受けることができる。さらに、ＣＡ接点密度が低下すると、Ｍ１レベルの相互接続配線方式におけるセル・スケーラビリティに対する制約に関する問題が軽減される。特に、電気的接続ブリッジが相互接続部の一部分を形成するので、相互接続するＭ１レベルの相互接続配線の形状が簡易化される。これにより、セル内のＭ１レベルの相互接続配線のレイアウトがデバイス設計にとってより容易なものになる。
【００５４】
導線３６、４０がセグメント化された後であって、シリサイド層８０が形成される前に、エッチング・プロセスによって暴露されたアクティブ半導体領域１２、１４、１６、１８の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。標準的な処理が続くが、これは、Ｍ１レベルの相互接続配線、層間誘電体層、導電バイア用のメタライゼーションと、上位レベル（Ｍ２、Ｍ３など）の相互接続配線用のメタライゼーションを含む。
【００５５】
他の代替一実施形態では、図１５〜図２３に併せて後述するように、電気的接続ブリッジは、アクティブ半導体領域間の半導体ブリッジと組み合わせて、内部クロスカップル型相互接続部を画定する。Ｎ+およびＰ+のソース−ドレイン拡散同士の衝突により、隣接アクティブ半導体領域間にブリッジが形成されるが、これはＳＯＩ技術にのみ許されるので、この第３の実施形態は、基板１０がＳＯＩ基板である状況に特に適用可能である。内部ＣＡ接点およびＭ１レベルの相互接続配線の内部部分は除去され、これにより、すべての残りのＣＡ接点の確実なプリントが促進され、ＳＲＡＭメモリ・セル５８に対してＭ１レベルのレイアウトが課したスケーリング上の制約が除去される。
【００５６】
図１５に関して説明すると、この代替実施形態により、集積回路用のセミコンダクタ・オン・インシュレータ基板１１０は、デバイス形成に使用される、それぞれのアクティブ半導体領域１１２、１１４、１１６、１１８を含む複数のアクティブ半導体領域を含む。浅いトレンチ分離領域１２０は、隣接領域１１２、１１４、１１６、１１８を相互に電気的に隔離する。半導体材料の電気的接続ブリッジ１１９はアクティブ半導体領域１１２と１１４を接続する。半導体材料の電気的接続ブリッジ１２１はアクティブ半導体領域１１６、１１８を接続する。アクティブ半導体領域１１２、１１４、１１６、１１８および半導体ブリッジ１１９、１２１は、誘電体層１１３によってハンドル・ウェハ（handle wafer）１１１（図２０〜図２２）から分離された半導体層から作られる。アクティブ半導体領域１１２、１１４、１１６、１１８および半導体ブリッジ１１９、１２１はシリコンを含有し、一実施形態では、単結晶シリコンである。
【００５７】
アクティブ半導体領域１１２、１１４、１１６、１１８および半導体ブリッジ１１９、１２１ならびに浅いトレンチ分離領域１２０は、絶縁層または誘電体層１１３（図２０〜図２２）上に、当業者によって理解されている標準的なプロセスによって形成される。アクティブ半導体領域１１２、１１４、１１６、１１８および半導体ブリッジ１１９、１２１は、標準的なリソグラフィまたは標準的なリソグラフィと米国特許出願第１１／３７９，６３４号に開示されたＳＩＴ法などの側壁イメージ転写（ＳＩＴ：sidewall image transfer）方法の組み合わせを使用して形成することができる。側壁イメージ転写方法を使用すると、アクティブ半導体領域１１２、１１４、１１６、１１８および半導体ブリッジ１１９、１２１用のパターンのスケーラビリティが４５ｎｍ以下まで改善される。
【００５８】
図１に関して上述したように、アクティブ半導体領域１１２、１１４、１１６、１１８および浅いトレンチ分離領域１２０の上面１２４上にゲート誘電体層１２２（図２０〜図２２）が形成される。
【００５９】
同様の参照番号が図１５と同様の特徴を指している図１６に関して説明すると、その後の形成段階において、上面１２４上に所与の線間パターンで導線１３６、１４０が形成される。導線１３６、１４０は、導線３６、３８、４０（図１）に関して上述した各種方法によって形成され、特性を有する。導線１３６、１４０は、ゲート誘電体層１２２の残余部分からなる空間により、アクティブ半導体領域１１２、１１４、１１６、１１８から分離され、電気的に隔離される。導線１３６は、上面１２４と交差する向かい合った側壁１３７ａ、１３７ｂと、側壁１３７ａ、１３７ｂを接続する上面１３７とを有する。導線１４０は、上面１２４と交差する向かい合った側壁１４１ａ、１４１ｂと、側壁１４１ａ、１４１ｂを接続する上面１４１とを有する。導線１３６、１４０は、従来のＳＲＡＭメモリ・セル設計におけるパターン・プリントと比較して、その線間パターンに関するピッチが緩和されている。
【００６０】
側壁スペーサ１４２、１４４は導線１３６の側壁１３７ａ、１３７ｂ上に形成され、側壁スペーサ１５０、１５２は導線１４０の側壁１４１ａ、１４１ｂ上に形成される。側壁スペーサ１４２、１４４、１５０、１５２は、側壁スペーサ４２、４４、４６、４８、５０、５２（図２）に関して上述した各種方法によって形成され、特性を有する。
【００６１】
ＳＲＡＭメモリ・セル１３８に特有なトランジスタ１２６、１２８、１３０、１３２、１３４、１３５は、図２に関して上述したように形成される。ｎチャネル・プルダウン・トランジスタ１２６は、上に重なる導線１３６によって画定されたゲート導体構造とともにアクティブ半導体領域１１８内に画定される。もう１つのｎチャネル・プルダウン・トランジスタ１２８は、上に重なる導線１４０によって画定されたゲート導体構造とともにアクティブ半導体領域１１２内に画定される。ｐチャネル・プルアップ・トランジスタ１３０は、上に重なる導線１３６によって画定されたゲート導体構造とともにアクティブ半導体領域１１６内に画定される。もう１つのｐチャネル・プルアップ・トランジスタ１３２は、上に重なる導線１４０によって画定されたゲート導体構造とともにアクティブ半導体領域１１４内に画定される。ｎチャネル・パスゲート・トランジスタ１３４は、上に重なる導線１４０によって画定されたゲート導体構造とともにアクティブ半導体領域１１８内に画定される。もう１つのｎチャネル・パスゲート・トランジスタ１３５は、上に重なる導線１３６によって画定されたゲート導体構造とともにアクティブ半導体領域１１２内に画定される。
【００６２】
同様の参照番号が図１６と同様の特徴を指している図１７に関して説明すると、その後の形成段階において、フォトレジスト層１６０は基板１０に塗布され、トリムまたはカット・マスクに特有な開口部１６２、１６４、１６６、１６８は、フォトレジスト層６０（図３）に関して上述したように、従来のフォトリソグラフィ・プロセスを使用してフォトレジスト層１６０内にプリントされる。
【００６３】
同様の参照番号が図１７と同様の特徴を指している図１８に関して説明すると、その後の形成段階において、次に、導線１３６、１４０および下にあるゲート誘電体層１２２の一部分であって、開口部１６２、１６４、１６６、１６８によって露出された部分は、図３に関して上述したように、ＲＩＥなどの異方性ドライ・エッチング・プロセスを使用して除去される。エッチング・プロセスは、１つの浅いトレンチ分離領域１２０の上に重なる側壁１７２上の露出し実質的に垂直な表面を有する第１のセグメント１３６ａと、アクティブ半導体領域１１４の上に重なる側壁１７３上の露出し実質的に垂直な表面を有する第２のセグメント１３６ｂと、第３のセグメント１３６ｃになるように、導線１３６をセグメント化する。第２のセグメント１３６ｂおよび第３のセグメント１３６ｃは、もう１つの浅いトレンチ分離領域１２０の上に重なる向い合う側壁１７４、１７５上のそれぞれの露出し実質的に垂直な表面を有する。エッチング・プロセスは、１つの浅いトレンチ分離領域１２０の上に重なる側壁１７６上の露出し実質的に垂直な表面およびアクティブ半導体領域１１６の上に重なる側壁１７７上の露出し実質的に垂直な表面を有する第１のセグメント１４０ａと、もう１つの浅いトレンチ分離領域１２０の上に重なる側壁１７８上の露出し実質的に垂直な表面を有する第２のセグメント１４０ｂになるように、導線１４０をセグメント化する。
【００６４】
フォトレジスト層１６０（図１７）内の開口部１６２、１６４、１６６、１６８の位置で、エッチング・プロセスにより、導線１３６、１４０の側壁１７２〜１７８を画定する比較的狭い横断エッジまたは端部のみが切断され露出される。導線１３６、１４０は、スペーサ１４２、１４４、１５０、１５２が形成された後のＳＲＡＭメモリ・セル１３８用の形成プロセスの順序でセグメント化される。その結果として、導線１３６、１４０の側壁１７２〜１７８およびそれぞれの上面１３７、１４１のみがスペーサ１４２、１４４、１５０、１５２によりその後のシリサイド化プロセス・ステップにおけるシリサイド形成から保護されない。
【００６５】
同様の参照番号が図１８と同様の特徴を指している図１９、図２０〜図２２に関して説明すると、その後の形成段階において、導線１３６、１４０およびスペーサ１４２、１４４、１５０、１５２によって覆われていないアクティブ半導体領域１１２、１１８の上面１２４上にシリサイド層１８０が形成される。シリサイド層１８０は、導線１３６、１４０のそれぞれの上面１３７、１４１上にも形成される。また、シリサイド層１８０は、エッチングによって露出された導線１３６、１４０の側壁１７２〜１７８上にも形成される。しかし、導線１３６の側壁１３７ａ、１３７ｂ、および導線１４０の側壁１４１ａ、１４１ｂはスペーサ１４２、１４４、１５０、１５２の存在によりシリサイド形成から保護される。シリサイド層１８０を形成するためのプロセスは、シリサイド層８０（図５）に関して上述されている。側壁１７３および１７７は、スペーサなどの介在する構造なしに、シリサイド層１８０の対応する部分に物理的に直接接触している。
【００６６】
Ｍ１レベルの相互接続配線の内部ノードは、半導体ブリッジ１１９、１２１によって結合される。具体的には、第１のインバータのプルダウン・トランジスタ１２８のドレインおよびプルアップ・トランジスタ１３２のドレインは、半導体ブリッジ１１９によって相互に電気的に結合される。第２のインバータのゲート導体構造の側壁１７３は、アクティブ半導体領域１１６、１１８を越えて伸びる導線１３６のセグメント１３６ｂによって画定され、側壁１７３上のシリサイド層１８０の一部分ならびに側壁１７３と半導体ブリッジ１１９との間のアクティブ半導体領域１１４上のシリサイド層１８０の一部分によって画定された電気的接続ブリッジにより、半導体ブリッジ１１９に電気的に結合される。側壁１７７は、スペーサなどの介在する構造なしに、シリサイド層１８０のこの部分に物理的に直接接触する関係にある。
【００６７】
半導体ブリッジ１２１は、第２のインバータのプルダウンおよびプルアップ・トランジスタ１２６，１３０のドレインを相互に電気的に結合する。第１のインバータのゲート導体構造の側壁１７７は、アクティブ半導体領域１１２、１１４を越えて伸びる導線１４０のセグメント１４０ａによって画定され、側壁１７７上のシリサイド層１８０の一部分ならびに側壁１７７と半導体ブリッジ１２１との間のアクティブ半導体領域１１６上のシリサイド層１８０の一部分によって画定された電気的接続ブリッジにより、半導体ブリッジ１２１に電気的に結合される。
【００６８】
導線１３６、１４０がセグメント化された後であって、シリサイド層１８０が形成される前に、エッチング・プロセスによって暴露されたアクティブ半導体領域１１２、１１４、１１６、１１８の新たな露出部分に対し、任意選択で追加の高濃度注入を行うことができる。高濃度注入による追加のドーピングは、その後形成された電気的接続ブリッジによりアクティブ半導体領域１１２、１１４、１１６、１１８と導線１３６、１４０との間の低抵抗接続部の形成を容易にする。
【００６９】
図２０に最も良く示されているように、導線１４０のセグメント１４０ａの側壁１７７上のシリサイド層１８０の一部分は、アクティブ半導体領域１１６上のシリサイド層１８０の一部分と同化し、電気的接続ブリッジの１つの形成に関与する。上述のように、シリサイド層１８０は、隣接する浅いトレンチ分離領域１２０上に形成されない。
【００７０】
図２１に最も良く示されているように、導線１４０のセグメント１４０ａ上のシリサイド層１８０の一部分は、上面１４１を越えて側壁１７７に沿って伸び、アクティブ半導体領域１１６上のシリサイド層１８０の一部分と同化する。シリサイド層１８０のこれらの部分は、電気的接続ブリッジの１つの形成に関与する。同様に、導線１４０のセグメント１４０ｂ上のシリサイド層１８０の一部分は、上面１４１を越えて側壁１７８に沿って伸び、浅いトレンチ分離領域１２０の１つで終端する。
【００７１】
図２２に最も良く示されているように、シリサイド層１８０の一部分は、半導体ブリッジ１２１内の異なる導電率タイプの接触拡散領域１２１ａ、１２１ｂの電気的結合を支援するストラップを形成する。
【００７２】
同様の参照番号が図１９、図２０〜図２２と同様の特徴を指している図２３に関して説明すると、その後の形成段階において、ＳＲＡＭメモリ・セル１３８内の様々なポイントへの接続を可能にするために、従来の技法により、ＣＡ接点１８６〜１９３が誘電体層８５に形成される。具体的には、ＣＡ接点１８６、１８７は、アクティブ半導体領域１１２、１１８内の拡散をビット線（図示せず）に結合するようにＳＲＡＭメモリ・セル１３８内に位置決めされる。ＣＡ接点１８８、１８９は、第１および第２のインバータのゲート導体構造をワード線（図示せず）に結合するようにＳＲＡＭメモリ・セル１３８内に位置決めされる。ＣＡ接点１９０、１９１は、アクティブ半導体領域１１２、１１８内の拡散を大地電位（ＧＮＤ）線に結合するようにＳＲＡＭメモリ・セル１３８内に位置決めされる。ＣＡ接点１９２、１９３は、アクティブ半導体領域１１４、１１６内の拡散を電源電位（Ｖｄｄ）線に結合するようにＳＲＡＭメモリ・セル１３８内に位置決めされる。
【００７３】
標準的な処理が続くが、これは、Ｍ１レベルの相互接続配線、層間誘電体層、導電バイア用のメタライゼーションと、上位レベル（Ｍ２レベル、Ｍ３レベルなど）の相互接続配線用のメタライゼーションを含む。内部クロスカップル型ローカル相互接続部は、上述のように、シリサイド層１８０によって画定された電気的接続ブリッジと半導体ブリッジ１１９、１２１の直列の組み合わせによって形成される。このため、内部クロスカップル型相互接続部を形成するために、Ｍ１レベルの相互接続配線はまったく使用されない。
【００７４】
セル・スケーリングは、Ｍ１レベルの相互接続配線が受ける最小レイアウト要件によって制限されていたが、図２３のＳＲＡＭメモリ・セル１３８ではもはや問題ではない。さらに、内部ＣＡ接点は一切使用されないので、残りのＣＡ接点１８６〜１９３の適切なＯＰＣおよび確実なプリントが達成される。
【００７５】
類似している従来のＳＲＡＭメモリ・セルでは、半導体ブリッジ１２１内の接触拡散領域１２１ａ、１２１ｂは、導線１４０と半導体ブリッジ１２１との間をブリッジする細長いＣＡ接点（ＣＡＢＡＲ接点）によって結合される。半導体ブリッジ１１９を導線１３６に結合するために、同様の細長いＣＡＢＡＲ接点が必要である。これらの細長いＣＡＢＡＲ接点と周囲のＣＡ接点１８６〜１９３は、適切なＯＰＣに使用できる余地が不十分なので、図示されているセル・レイアウト内にプリントするには極めて難しいものである。本発明のこの実施形態ではシリサイド層１８０と電気的接続ブリッジを使用するので、ＣＡＢＡＲ接点の必要性が解消される。
【００７６】
図２４は、設計の流れの例２００を示すブロック図を示している。設計の流れ２００は、設計中の集積回路（ＩＣ）のタイプに応じて様々である可能性がある。たとえば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計の流れ２００は、標準的なコンポーネントを設計するための設計の流れ２００とは異なる可能性がある。設計構造２０２は、好ましくは、設計プロセス２０４への入力であり、ＩＰプロバイダ、中核開発業者、またはその他の設計会社から得られるか、または設計の流れのオペレータによって生成されるか、あるいはその他のソースから得られる可能性がある。設計構造２０２は、概略図またはハードウェア記述言語（ＨＤＬ：hardware-description language）（たとえば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃなど）の形でＳＲＡＭメモリ・セル５８、９８，１３８の１つまたは複数を取り入れた回路を含む。設計構造２０２は、１つまたは複数の機械可読媒体上に収容される可能性がある。たとえば、設計構造２０２は、回路のテキスト・ファイルまたは図表現にすることができる。設計プロセス２０４は、好ましくは、その回路をネットリスト２０６に合成（または変換）し、ネットリスト２０６は、たとえば、ワイヤ、トランジスタ、論理ゲート、制御回路、入出力、モデルなどのリストであって、少なくとも１つの機械可読媒体上に記録され、集積回路設計内の他の要素および回路への接続を記述するものである。これは、その回路用の設計仕様およびパラメータに応じて、ネットリスト２０６が１回または複数回再合成される、反復プロセスになる可能性がある。
【００７７】
設計プロセス２０４は、様々な入力の使用を含むことができ、たとえば、所与の製造技術（たとえば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に関する、モデル、レイアウト、記号表現を含む、１組の一般に使用されるエレメント、回路、およびデバイスを収容可能なライブラリ・エレメント２０８、設計仕様２１０、特徴付けデータ２１２、検証データ２１４、設計ルール２１６、およびテスト・データ・ファイル２１８（テスト・パターンおよびその他のテスト情報を含むことができる）からの入力を含む可能性がある。設計プロセス２０４はさらに、たとえば、タイミング分析、検証、設計ルールのチェック、配置および経路指定操作などの標準的な回路設計プロセスを含むことができる。集積回路設計の当業者であれば、本発明の範囲および精神を逸脱せずに、設計プロセス２０４で使用される可能性のある電子設計自動化ツールおよびアプリケーションの範囲を把握することができる。本発明の設計構造は、特定の設計の流れに限定されない。
【００７８】
設計プロセス２０４は好ましくは、図８、図１４、および図２３に示されている本発明の少なくとも１つの実施形態を、任意の追加の集積回路設計またはデータ（適用可能である場合）とともに、第２の設計構造２２０に変換する。設計構造２２０は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットで記憶媒体上に常駐する（たとえば、このような設計構造を保管するためのＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、または任意のその他の適切なフォーマットで保管された情報）。設計構造２２０は、たとえば、図８、図１４、および図２３に示されている本発明の少なくとも１つの実施形態を生産するために半導体メーカが必要とするテスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、バイア、形状、製造ラインの経路を指定するためのデータ、および任意のその他のデータなどの情報を含むことができる。次に設計構造２２０はステージ２２２に移行することができ、そのステージで設計構造２２０は、たとえば、テープアウト（tape-out）への移行、製造段階へのリリース、マスク業者へのリリース、他の設計業者への送信、カスタマへの返送などが行われる。
【００７９】
本明細書で「垂直（vertical）」、「水平（horizontal）」などの用語に言及する場合、準拠枠（frame of reference）を確立するために、一例として言及するのであって、限定として言及するわけではない。本明細書で使用する「水平」という用語は、その実際の３次元空間の向きにかかわらず、半導体ウェハまたは基板の通常の平面に平行な平面として定義される。「垂直」という用語は、上記で定義した水平に対して直角をなす方向を指す。「の上に（on）」、「の上方に（above）」、「の下方に（below）」、「側面の（side）（「側壁」など）」、「より高い（higher）」、「より低い（lower）」、「の真上に（over）」、「の真下に（beneath）」、「の下に（under）」などの用語は、水平面に関して定義される。本発明の諸実施形態を記述するために、その他の様々な準拠枠を使用できることは言うまでもない。２つの層という文脈で使用する「の上に（on）」という用語は、これらの層の間に少なくとも何らかの接触があることを意味する。「の真上に（over）」という用語は、極めて接近している２つの層であって、おそらく接触は可能であるが必須ではない１つまたは複数の追加の層が介在している可能性のある２つの層を意味する。本明細書で使用する「の上に（on）」または「の真上に（over）」のいずれも、どのような指向性も示さない。
【００８０】
本明細書では半導体構造の形成について、特定の順序の形成段階およびステップによって説明してきた。しかし、その順序は記載したものと異なる可能性があることは言うまでもない。たとえば、２つまたはそれ以上の形成ステップの順序は、示されている順序に対して入れ替えることができる。その上、２つまたはそれ以上の形成ステップは、同時にまたは部分的に同時に実行することができる。加えて、様々な形成ステップを省略することができ、他の形成ステップを追加することもできる。このような変形がいずれも本発明の範囲内のものであることは言うまでもない。また、本発明の特徴は必ずしも一定の縮尺で図面に示されているわけではないことも言うまでもない。
【００８１】
本発明は様々な実施形態の記載によって例証されており、これらの実施形態はかなり詳しく記載されているが、特許請求の範囲を制限するかまたは何らかの点で特許請求の範囲をこのような詳細に限定することは、本出願人の意図ではない。追加の利点および変更は当業者には容易に明らかになるであろう。したがって、本発明は、そのより広い態様において、図示され記載された特定の詳細、代表的な装置および方法、例示的な例に限定されない。したがって、本出願人の全般的な発明概念の範囲を逸脱せずに、このような詳細から離脱することは可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成21年11月9日(2009.11.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の不純物ドープ領域を有する第１の半導体領域と、
前記第１の半導体領域に並置された第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間の第１の誘電体領域と、
前記第１の誘電体領域を越えて前記第１の半導体領域から前記第２の半導体領域まで伸びる第１のゲート導体構造であって、前記第１の半導体領域の上に重なる第１の側壁を有する前記第１のゲート導体構造と、
前記第１の半導体領域上の第１の電気的接続ブリッジであって、前記第１の半導体領域内の前記第１の不純物ドープ領域を前記第１のゲート導体構造の前記第１の側壁に電気的に接続する前記第１の電気的接続ブリッジと、
を含む、半導体デバイス構造。
【請求項２】
前記第１のゲート導体構造が前記第１の側壁によって接続された第２および第３の側壁を含み、前記第２および第３の側壁が前記第１の側壁から前記第１の半導体領域、前記第１の誘電体領域、および前記第２の半導体領域を越えて伸びる、請求項１記載のデバイス構造。
【請求項３】
前記第１の側壁および前記第１の電気的接続ブリッジの一部分が物理的に直接接触しており、
前記第１のゲート導体構造の前記第２の側壁上の第１の誘電体スペーサと、
前記第１のゲート導体構造の前記第３の側壁上の第２の誘電体スペーサと、
をさらに含む、請求項２記載のデバイス構造。
【請求項４】
前記第１の半導体領域が前記第２の半導体領域と第３の半導体領域との間になるように前記第１の半導体領域に並置された第３の半導体領域であって、第３の不純物ドープ領域を有する前記第３の半導体領域と、
前記第１の半導体領域と前記第３の半導体領域との間の第２の誘電体領域と、
をさらに含む、請求項１記載のデバイス構造。
【請求項５】
前記第２の誘電体領域を越えて前記第１の半導体領域から前記第３の半導体領域まで伸びる導線であって、前記第１の半導体領域の上に重なる第１の側壁と前記第３の半導体領域の上に重なる第２の側壁とを有し、前記第１および第３の不純物ドープ領域を電気的に接続する前記導線
をさらに含む、請求項４記載のデバイス構造。
【請求項６】
前記第１の電気的接続ブリッジが、前記第１の半導体領域内の前記第１の不純物ドープ領域を前記導線の前記第１の側壁に電気的に接続する他の部分を有する、請求項５記載のデバイス構造。
【請求項７】
前記第２および第３の半導体領域を接続するために前記第１の誘電体領域にまたがる半導体ブリッジであって、前記第１および第３の不純物ドープ領域を電気的に接続する前記半導体ブリッジ
をさらに含む、請求項４記載のデバイス構造。
【請求項８】
前記第１の半導体領域内の前記不純物ドープ領域に電気的に結合された第１の接点と、
前記第２の半導体領域内の第２の不純物ドープ領域に電気的に結合された第２の接点と、
前記第１の接点と前記第２の接点との間の電気的接続ブリッジを画定するメタライゼーション線と、
をさらに含む、請求項４記載のデバイス構造。
【請求項９】
前記不純物ドープ領域が第１のトランジスタのドレインを含み、
前記第２の半導体領域内に画定されたソース領域と、前記第２の半導体領域内に画定されたドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記第２の半導体領域内に画定されたチャネル領域とを有し、前記第１のゲート導体構造の一部分が前記チャネル領域の上に重なる第２のトランジスタ
をさらに含む、請求項１記載のデバイス構造。
【請求項１０】
前記第１のゲート導体構造が、前記第１の側壁を所持する第１のライン・セグメントと、前記第１の側壁に向い合う第２の側壁を有する第２のライン・セグメントにセグメント化された導線を含み、前記第１および第２のライン・セグメントが共線的である、請求項１記載のデバイス構造。
【請求項１１】
前記第１の半導体領域に最も近い第２の誘電体領域であって、前記第２のライン・セグメントの前記第２の側壁がその上に重なる第２の誘電体領域
をさらに含む、請求項１０記載のデバイス構造。
【請求項１２】
前記第１の電気的接続ブリッジが、前記第１の半導体領域上の第１の部分と、前記第１のゲート導体構造の前記第１の側壁上の第２の部分とを有する金属シリサイド層を含み、前記第１および第２の部分が相互に電気的に接続される、請求項１記載のデバイス構造。
【請求項１３】
前記第２の半導体領域が第２の不純物ドープ領域を含み、
前記第１の半導体領域と前記第２の半導体領域との間に伸びる第２のゲート導体構造であって、前記第２の半導体領域の上に重なる第２の側壁を有する第２のゲート導体構造と、
前記第２の半導体領域を越えて伸びる第２の電気的接続ブリッジであって、前記第２の半導体領域内の前記第２の不純物ドープ領域を前記第２のゲート導体構造の前記第２の側壁に電気的に接続する第２の電気的接続ブリッジと、
をさらに含む、請求項１記載のデバイス構造。
【請求項１４】
並置された第１および第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間の第１の誘電体領域とを含む半導体デバイス構造を基板内に形成するための方法において、
前記第１の半導体領域内に第１の不純物ドープ領域を形成するステップと、
前記第１の誘電体領域を越えて前記第１の半導体領域と前記第２の半導体領域との間に伸びる第１の導線を形成するステップと、
前記第１の導線の１セクションを除去して、前記第１の半導体領域の上に重なる第１の側壁を画定するステップと、
前記第１の半導体領域内の前記第１の不純物ドープ領域を前記第１の導線の前記第１の側壁に電気的に接続する前記第１の半導体領域上の第１の電気的接続ブリッジを形成するステップと、
を含む前記方法。
【請求項１５】
前記第１の導線の前記セクションを除去する前記ステップが、
前記導線の前記セクションを露出する開口部を有するトリム・マスクを加えるステップと、
前記導線の前記露出セクションをエッチングするステップと、
をさらに含む、請求項１４記載の方法。
【請求項１６】
前記第１の導線が前記第１の側壁によって接続された第２および第３の側壁を有し、前記第２および第３の側壁が前記第１の側壁から前記第１の半導体領域、前記第１の誘電体領域、および前記第２の半導体領域を越えて伸び、
前記第１の導線の前記露出セクションをエッチングする前に、前記第２のおよび第３の側壁に側壁スペーサを加えるステップ
をさらに含む、請求項１５記載の方法。
【請求項１７】
前記第１の誘電体領域を越えて前記第１の半導体領域と前記第２の半導体領域との間に伸びる第２の導線を形成するステップであって、前記第１および第２の導線が実質的に平行であり、空間によって分離されているステップと、
前記第２の導線の１セクションを除去して、前記第１の半導体領域の上に重なる第２の側壁と前記第２の半導体領域の上に重なる第３の側壁を画定するステップと、
をさらに含む、請求項１４記載の方法。
【請求項１８】
前記第１の電気的接続ブリッジを形成する前記ステップが、
前記第１の半導体領域上の第１の部分と、前記第１の導線の前記第１の側壁上の第２の部分と、前記第２の導線の前記第２の側壁上の第３の部分とを有する金属シリサイド層を形成するステップであって、前記金属シリサイド層の前記第１、第２、および第３の部分が相互に電気的に接続されるステップ
をさらに含む、請求項１７記載の方法。
【請求項１９】
前記第１の導線が前記第１の側壁によって接続された第２および第３の側壁を有し、前記第２および第３の側壁が前記第１の側壁から前記第１の半導体領域、前記第１の誘電体領域、および前記第２の半導体領域を越えて伸び、
前記第１の導線の前記セクションが除去される前に、前記第２および第３の側壁に側壁スペーサを加えるステップ
をさらに含む、請求項１４記載の方法。
【請求項２０】
前記第１の電気的接続ブリッジを形成する前記ステップが、
前記第１の半導体領域上の第１の部分と、前記第１の導線の前記第１の側壁上の第２の部分とを有する金属シリサイド層を形成するステップであって、前記金属シリサイド層の前記第１および第２の部分が相互に電気的に接続されるステップ
をさらに含む、請求項１４記載の方法。
【請求項２１】
前記第１の導線に実質的に平行で、前記第１の導線から空間によって分離された第２の導線を形成するステップと、
前記第２の導線の１セクションを除去して、前記第１の半導体領域の上に重なる第２の側壁を画定するステップと、
をさらに含む、請求項２０記載の方法。
【請求項２２】
前記基板が、前記第１の半導体領域に並置された第３の半導体領域と、前記第１の半導体領域と前記第３の半導体領域との間の第２の誘電体領域とをさらに含み、
前記第２の半導体領域内に第２の不純物ドープ領域を形成するステップと、
前記第２の誘電体領域を越えて前記第１の半導体領域と前記第３の半導体領域との間に伸びる第２の導線を形成するステップと、
前記第２の導線の１セクションを除去して、前記第１の半導体領域の上に重なる第２の側壁と、前記第３の半導体領域の上に重なる第３の側壁とを画定するステップと、
をさらに含む、請求項１４記載の方法。
【請求項２３】
前記第１の半導体領域内の前記第１の不純物ドープ領域を前記第２の導線の前記側壁に電気的に接続し、前記第１の半導体領域を越えて伸びる第２の電気的接続ブリッジを形成するステップ
をさらに含む、請求項２２記載の方法。
【請求項２４】
前記第２の半導体領域内の前記第２の不純物ドープ領域を前記第２の導線の前記側壁に電気的に接続し、前記第３の半導体領域を越えて伸びる第３の電気的接続ブリッジを形成するステップ
をさらに含む、請求項２３記載の方法。
【国際調査報告】
2010524247.tif 000028
2010524247.tif 000029