(57)【要約】  特に３Ｄメモリアレイにおいて、ワード線を復号化するのに用いられ得るマルチヘッド型デコーダ構造を実現するのに特に適した可逆極性デコーダ回路を開示する。デコーダ回路は、半選択ワード線を非アクティブレベルに確実に維持するために半選択ワード線ドライバ回路のゲートにオーバードライブ電圧バイアスを与える。メモリアレイが、破壊電圧に、またはその破壊電圧付近にバイアスされる場合、このオーバードライブ電圧は、デコーダトランジスタの破壊電圧よりも大きくなる可能性がある。しかしながら、記載された実施例においては、当該デコーダ回路は、デコーダ回路のいずれの極性の動作の場合にも、いずれのデコーダトランジスタにわたる破壊電圧よりも大きい電圧を印加する必要なしにこのことを達成する。
2010515200.tif 000002
【特許請求の範囲】
【請求項１】
デコーダ回路を動作させるための方法であって、
第１のバイアスノード上で、第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるステップと、
第２のバイアスノード上で、第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるステップと、
被選択である場合、それぞれのデコーダ出力ドライバ回路の第１の結合回路によって、デコーダ出力ノードを第１のバイアスノードに結合するステップと、
それぞれのデコーダ出力ドライバ回路の第２および第３の結合回路によって、デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するステップと、
デコーダ出力ノードが第１および第２の動作モードの各々において被選択であれば、前記第２および第３の結合回路の各々にわたるそれぞれの電圧を制限するステップとを含む、方法。
【請求項２】
被選択デコーダ出力のための、第２および第３の結合回路にわたるそれぞれの電圧を、第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも実質的に小さい値と、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも実質的に小さい値とに制限するステップをさらに含む、請求項１に記載の方法。
【請求項３】
第１の被選択電圧は第２の被選択電圧よりも大きく、
第２の非選択電圧は第１の非選択電圧よりも大きく、
第１の被選択電圧は第１の非選択電圧よりも大きく、
第２の非選択電圧は第２の被選択電圧よりも大きい、請求項１に記載の方法。
【請求項４】
第１の結合回路は、第１のＮＭＯＳ装置と並列な第１のＰＭＯＳ装置を含み、
第２の結合回路は、第２のＰＭＯＳ装置と並列な第２のＮＭＯＳ装置を含み、
第１のＰＭＯＳ装置および第２のＮＭＯＳ装置は第１の入力信号に応答し、
第１のＮＭＯＳ装置および第２のＰＭＯＳ装置は第２の入力信号に応答し、
第１および第２の入力信号は、第１および第２の動作モードで相補信号を含む、請求項１に記載の方法。
【請求項５】
第３の結合回路は、第３のＰＭＯＳ装置と並列な第３のＮＭＯＳ装置を含み、
第３のＮＭＯＳ装置は第３の入力信号に応答する、請求項４に記載の方法。
【請求項６】
被選択デコーダ出力ノードが第１の被選択電圧である場合に、第１の動作モードにおいて、第３の入力信号を第１の被選択電圧と第１の非選択電圧との間の電圧にバイアスして、第２の結合回路にわたる電圧を第１の被選択電圧と第１の非選択電圧との間の差よりも小さい値に制限するステップをさらに含む、請求項５に記載の方法。
【請求項７】
それぞれのデコーダ出力ドライバ回路の第１の結合回路と直列な第４の結合回路により、デコーダ出力ノードを、第１の動作モードにおいて被選択であれば、第１のバイアスノード上で伝えられる第１の被選択電圧と、第２の動作モードにおいて被選択であれば、第１のバイアスノード上で伝えられる第２の被選択電圧とに結合するステップと、
デコーダ出力ノードが第１および第２の動作モードの各々において非選択である場合、前記第１および第４の結合回路の各々にわたるそれぞれの電圧を制限するステップとをさらに含む、請求項１に記載の方法。
【請求項８】
非選択デコーダ出力のための、第１および第４の結合回路にわたるそれぞれの電圧を、第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも実質的に小さい値と、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも実質的に小さい値とに制限するステップをさらに含む、請求項７に記載の方法。
【請求項９】
第１の結合回路は、第１のＰＭＯＳ装置と並列な第１のＮＭＯＳ装置を含み、
第２の結合回路は、第２のＰＭＯＳ装置と並列な第２のＮＭＯＳ装置を含み、
第３の結合回路は、第３のＰＭＯＳ装置と並列な第３のＮＭＯＳ装置を含み、
第４の結合回路は、第４のＰＭＯＳ装置と並列な第４のＮＭＯＳ装置を含む、請求項７に記載の方法。
【請求項１０】
第１のＰＭＯＳ装置、第２のＮＭＯＳ装置および第４のＰＭＯＳ装置は第１の入力信号に応答し、
第１のＮＭＯＳ装置、第２のＰＭＯＳ装置および第３のＰＭＯＳ装置は第２の入力信号に応答し、
第３のＮＭＯＳ装置は第３の入力信号に応答し、
第４のＮＭＯＳ装置は第４の入力信号に応答する、請求項９に記載の方法。
【請求項１１】
第１および第２の動作モードの両方において、デコーダ出力ノードおよび第１のバイアスノードが異なる電圧である場合、デコーダ出力ノードと第１のバイアスノードとのそれぞれの電圧間の値を有する中間電圧を第１および第４のＮＭＯＳトランジスタのうちの１つに結合するステップをさらに含む、請求項９に記載の方法。
【請求項１２】
第１のバイアスノードの電圧がデコーダ出力ノードの電圧よりも大きい場合、中間電圧が第４のＮＭＯＳトランジスタのゲート端子に結合され、
第１のバイアスノードの電圧がデコーダ出力ノードの電圧よりも小さい場合、中間電圧が第１のＮＭＯＳトランジスタのゲート端子に結合される、請求項１１に記載の方法。
【請求項１３】
第１および第２の動作モードの両方において、デコーダ出力ノードおよび第２のバイアスノードが異なる電圧である場合、デコーダ出力ノードと第２のバイアスノードとのそれぞれの電圧間の値を有する中間電圧を第２および第３のＮＭＯＳトランジスタのうちの１つに結合するステップをさらに含む、請求項９に記載の方法。
【請求項１４】
第２のバイアスノードの電圧がデコーダ出力ノードの電圧よりも大きい場合、中間電圧が第２のＮＭＯＳトランジスタのゲート端子に結合され、
第２のバイアスノードの電圧がデコーダ出力ノードの電圧よりも小さい場合、中間電圧が第３のＮＭＯＳトランジスタのゲート端子に結合される、請求項１１に記載の方法。
【請求項１５】
第１の動作モードにおいて、第１の選択電圧が第１の非選択電圧よりも大きい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第１の選択電圧へと十分に駆動するためのプルアップ経路をもたらし、かつ、第２の動作モードにおいて、第２の選択電圧が第２の非選択電圧よりも小さい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第２の選択電圧へと十分に駆動するためのプルダウン経路をもたらすよう第１および第４の結合回路を動作させるステップと、
第１の動作モードにおいて、第１の非選択電圧が第１の選択電圧よりも小さい場合に、非選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第１の非選択電圧へと十分に駆動するためのプルダウン経路をもたらし、かつ、第２の動作モードにおいて、第２の非選択電圧が第２の選択電圧よりも大きい場合に、非選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第２の非選択電圧へと十分に駆動するためのプルアップ
経路をもたらすよう第２および第３の結合回路を動作させるステップとをさらに含む、請求項７に記載の方法。
【請求項１６】
第１、第２、第３、および第４の結合回路は、所与の動作モード用の選択電圧および非選択電圧によって規定される範囲外の電圧を有する入力信号を必要としない、請求項１５に記載の方法。
【請求項１７】
デコーダ回路を組込んだ集積回路製品を製造するための方法であって、
第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるための第１のバイアスノードを形成するステップと、
第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるための第２のバイアスノードを形成するステップと、
複数のデコーダ出力ドライバ回路を形成するステップとを含み、前記複数のデコーダ出力ドライバ回路は各々、
デコータ出力ノードと、
選択された場合に、デコーダ出力ノードを第１のバイアスノードに結合するための第１の結合回路と、
第３の結合回路と直列に結合された第２の結合回路とを含み、前記第２および第３の結合回路は、デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するためのものであり、かつ、デコーダ出力ノードが第１および第２の動作モードの各々において被選択であれば前記第２および第３の結合回路の各々にわたるそれぞれの電圧を制限するためのものである、方法。
【請求項１８】
被選択デコーダ出力のための、第２および第３の結合回路にわたるそれぞれの電圧が、第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも実質的に小さい値に制限され、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも実質的に小さい値に制限される、請求項１７に記載の方法。
【請求項１９】
第１の結合回路は、第１のＮＭＯＳ装置と並列な第１のＰＭＯＳ装置を含み、
第２の結合回路は、第２のＰＭＯＳ装置と並列な第２のＮＭＯＳ装置を含み、
第１のＰＭＯＳ装置および第２のＮＭＯＳ装置は第１の入力信号に応答し、
第１のＮＭＯＳ装置および第２のＰＭＯＳ装置は第２の入力信号に応答し、
第１および第２の入力信号は、第１および第２の動作モードで相補信号を含む、請求項１７に記載の方法。
【請求項２０】
第３の結合回路は、第３のＰＭＯＳ装置と並列な第３のＮＭＯＳ装置を含み、
第３のＮＭＯＳ装置は第３の入力信号に応答する、請求項１９に記載の方法。
【請求項２１】
各々のデコーダ出力ドライバ回路のために、第１の結合回路と直列な第４の結合回路を形成するステップをさらに含み、前記第１および第４の結合回路は、第１および第２の動作モードの各々においてデコーダ出力ノードが非選択である場合に前記第１および第４の結合回路の各々にわたるそれぞれの電圧を制限するためのものであり、かつ、デコーダ出力ノードを、第１の動作モードにおいて被選択であれば第１のバイアスノード上で伝えられる第１の被選択電圧に結合し、第２の動作モードにおいて被選択であれば第１のバイアスノード上で伝えられる第２の被選択電圧に結合するためのものである、請求項１７に記載の方法。
【請求項２２】
非選択デコーダ出力のための、第１および第４の結合回路にわたるそれぞれの電圧が、
第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも実質的に小さい値に制限され、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも実質的に小さい値に制限される、請求項２１に記載の方法。
【請求項２３】
第１の結合回路は、第１のＰＭＯＳ装置と並列な第１のＮＭＯＳ装置を含み、
第２の結合回路は、第２のＰＭＯＳ装置と並列な第２のＮＭＯＳ装置を含み、
第３の結合回路は、第３のＰＭＯＳ装置と並列な第３のＮＭＯＳ装置を含み、
第４の結合回路は、第４のＰＭＯＳ装置と並列な第４のＮＭＯＳ装置を含む、請求項２１に記載の方法。
【請求項２４】
第１のＰＭＯＳ装置、第２のＮＭＯＳ装置および第４のＰＭＯＳ装置は、第１の入力信号に応答し、
第１のＮＭＯＳ装置、第２のＰＭＯＳ装置および第３のＰＭＯＳ装置は、第２の入力信号に応答し、
第３のＮＭＯＳ装置は第３の入力信号に応答し、
第４のＮＭＯＳ装置は第４の入力信号に応答する、請求項２３に記載の方法。
【請求項２５】
第１および第４の結合回路は、第１の動作モードにおいて、第１の選択電圧が第１の非選択電圧よりも大きい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第１の選択電圧へと十分に駆動するためのプルアップ経路をもたらすよう動作し、かつ、第２の動作モードにおいて、第２の選択電圧が第２の非選択電圧よりも小さい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第２の選択電圧へと十分に駆動するためのプルダウン経路をもたらすよう動作し、
第２および第３の結合回路は、第１の動作モードにおいて、第１の非選択電圧が第１の選択電圧よりも小さい場合に、非選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第１の非選択電圧へと十分に駆動するためのプルダウン経路をもたらすよう動作し、かつ、第２の動作モードにおいて、第２の非選択電圧が第２の選択電圧よりも大きい場合に、非選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第２の非選択電圧へと十分に駆動するためのプルアップ経路をもたらすよう動作する、請求項２１に記載の方法。
【請求項２６】
第１、第２、第３、および第４の結合回路は、所与の動作モード用の選択電圧および非選択電圧によって規定される範囲外の電圧を有する入力信号を必要としない、請求項２５に記載の方法。
【請求項２７】
デコーダ回路であって、
第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるための第１のバイアスノードと、
第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるための第２のバイアスノードと、
複数のデコーダ出力ドライバ回路とを含み、前記複数のデコーダ出力ドライバ回路は各々、
デコーダ出力ノードと、
被選択であれば、デコーダ出力ノードを第１のバイアスノードに結合するための第１の結合回路と、
第３の結合回路と直列に結合された第２の結合回路とを含み、前記第２および第３の結合回路は、デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するためのものであり、かつ、デコーダ出力ノードが第１および第２の動作モードの各々において被選
択であれば前記第２および第３の結合回路の各々にわたるそれぞれの電圧を制限するためのものである、デコーダ回路。
【請求項２８】
被選択デコーダ出力のための、第２および第３の結合回路にわたるそれぞれの電圧が、第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも実質的に小さい値に制限され、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも実質的に小さい値に制限される、請求項２７に記載の回路。
【請求項２９】
第１の被選択電圧は第２の被選択電圧よりも大きく、
第２の非選択電圧は第１の非選択電圧よりも大きく、
第１の被選択電圧は第１の非選択電圧よりも大きく、
第２の非選択電圧は第２の被選択電圧よりも大きい、請求項２７に記載の回路。
【請求項３０】
各々のデコーダ出力ドライバ回路は、
第１の動作モードにおいて、被選択デコーダ出力上の高い被選択電圧および非選択デコーダ出力上の低い非選択電圧と、
第２の動作モードにおいて、被選択デコーダ出力上の低い被選択電圧および非選択デコーダ出力上の高い非選択電圧と、を伝えるよう構成される、請求項２７に記載の回路。
【請求項３１】
第１の結合回路は、第１のＮＭＯＳ装置と並列な第１のＰＭＯＳ装置を含み、
第２の結合回路は、第２のＰＭＯＳ装置と並列な第２のＮＭＯＳ装置を含み、
第１のＰＭＯＳ装置および第２のＮＭＯＳ装置は第１の入力信号に応答し、
第１のＮＭＯＳ装置および第２のＰＭＯＳ装置は第２の入力信号に応答し、
第１および第２の入力信号は、第１および第２の動作モードで相補信号を含む、請求項２７に記載の回路。
【請求項３２】
第３の結合回路は、第３のＰＭＯＳ装置と並列な第３のＮＭＯＳ装置を含み、
第３のＮＭＯＳ装置は第３の入力信号に応答する、請求項３１に記載の回路。
【請求項３３】
第１の動作モードにおいて、
被選択デコーダ出力ノードが第１の被選択電圧である場合に、第３の入力信号が第１の被選択電圧と第１の非選択電圧との間の電圧にバイアスされて、第２の結合回路にわたる電圧を第１の被選択電圧と第１の非選択電圧との間の差よりも小さい値に制限する、請求項３２に記載の回路。
【請求項３４】
第３のＰＭＯＳ装置は第４の入力信号に応答し、
第１の動作モードにおいて、第３および第４の入力信号のうち一方が第１の被選択電圧と第１の非選択電圧との間の電圧にバイアスされ、第３および第４の入力信号のうち他方が第１の被選択電圧および第１の非選択電圧のうちの一方にバイアスされ、
第２の動作モードにおいて、第３および第４の入力信号のうち一方が第２の被選択電圧および第２の非選択電圧のうちの一方にバイアスされ、第３および第４の入力信号のうち他方が、第２の被選択電圧および第２の非選択電圧のうちの他方にバイアスされる、請求項３２に記載の回路。
【請求項３５】
第１の動作モードにおいて、第３の入力信号は第１の被選択電圧と第１の非選択電圧との間の電圧にバイアスされ、第４の入力信号は第１の被選択電圧にバイアスされ、
第２の動作モードにおいて、第３の入力信号は第２の非選択電圧にバイアスされ、第４の入力信号は第２の被選択電圧にバイアスされる、請求項３４に記載の回路。
【請求項３６】
各々のデコーダ出力ドライバ回路はさらに、
第１の結合回路と直列な第４の結合回路を含み、前記第１および第４の結合回路は、第１および第２の動作モードの各々においてデコーダ出力ノードが非選択である場合に前記第１および第４の結合回路の各々にわたるそれぞれの電圧を制限するためのものであり、かつ、デコーダ出力ノードを、第１の動作モードにおいて被選択であれば第１のバイアスノード上で伝えられる第１の被選択電圧に結合し、第２の動作モードにおいて被選択であれば第１のバイアスノード上で伝えられる第２の被選択電圧に結合するためのものである、請求項２７に記載の回路。
【請求項３７】
非選択デコーダ出力のための、第１および第４の結合回路にわたるそれぞれの電圧が、第１の動作モードにおける第１の被選択電圧と第１の非選択電圧との間の差よりも実質的に小さい値に制限され、第２の動作モードにおける第２の被選択電圧と第２の非選択電圧との間の差よりも実質的に小さい値に制限される、請求項３６に記載の回路。
【請求項３８】
第１の結合回路は、第１のＰＭＯＳ装置と並列な第１のＮＭＯＳ装置を含み、
第２の結合回路は、第２のＰＭＯＳ装置と並列な第２のＮＭＯＳ装置を含み、
第３の結合回路は、第３のＰＭＯＳ装置と並列な第３のＮＭＯＳ装置を含み、
第４の結合回路は、第４のＰＭＯＳ装置と並列な第４のＮＭＯＳ装置を含む、請求項３６に記載の回路。
【請求項３９】
第１のＰＭＯＳ装置、第２のＮＭＯＳ装置および第４のＰＭＯＳ装置は第１の入力信号に応答し、
第１のＮＭＯＳ装置、第２のＰＭＯＳ装置および第３のＰＭＯＳ装置は第２の入力信号に応答し、
第３のＮＭＯＳ装置は第３の入力信号に応答し、
第４のＮＭＯＳ装置は第４の入力信号に応答する、請求項３８に記載の回路。
【請求項４０】
デコーダ出力ノードおよび第１のバイアスノードが異なる電圧である場合、第１および第２の動作モードにおいて、第１および第４のＮＭＯＳトランジスタのうちの一方が、デコーダ出力ノードと第１のバイアスノードとのそれぞれの電圧間の値を有する中間電圧に応答する、請求項３８に記載の回路。
【請求項４１】
第１のバイアスノードの電圧がデコーダ出力ノードの電圧よりも大きい場合、中間電圧が第４のＮＭＯＳトランジスタのゲート端子に結合され、
第１のバイアスノードの電圧がデコーダ出力ノードの電圧よりも小さい場合、中間電圧が第１のＮＭＯＳトランジスタのゲート端子に結合される、請求項４０に記載の回路。
【請求項４２】
デコーダ出力ノードおよび第２のバイアスノードが異なる電圧である場合、第１および第２の動作モードにおいて、第２および第３のＮＭＯＳトランジスタのうちの一方が、デコーダ出力ノードと第２のバイアスノードとのそれぞれの電圧間の値を有する中間電圧に応答する、請求項３８に記載の回路。
【請求項４３】
第２のバイアスノードの電圧がデコーダ出力ノードの電圧よりも大きい場合、中間電圧が第２のＮＭＯＳトランジスタのゲート端子に結合され、
第２のバイアスノードの電圧がデコーダ出力ノードの電圧よりも小さい場合、中間電圧が第３のＮＭＯＳトランジスタのゲート端子に結合される、請求項４０に記載の回路。
【請求項４４】
第１および第４の結合回路は、第１の動作モードにおいて、第１の選択電圧が第１の非選択電圧よりも大きい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第１の選択電圧へと十分に駆動するためのプルアップ経路をもたらすよう動作し、かつ、第２の動作モードにおいて、第２の選択電圧が第２の非選択電圧よりも小さい場
合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第２の選択電圧へと十分に駆動するためのプルダウン経路をもたらすよう動作し、
第２および第３の結合回路は、第１の動作モードにおいて、第１の非選択電圧が第１の選択電圧よりも小さい場合に、被選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第１の非選択電圧へと十分に駆動するためのプルダウン経路をもたらすよう動作し、かつ、第２の動作モードにおいて、第２の非選択電圧が第２の選択電圧よりも大きい場合に、非選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第２の非選択電圧へと十分に駆動するためのプルアップ経路をもたらすよう動作する、請求項３６に記載の回路。
【請求項４５】
第１、第２、第３、および第４の結合回路は、所与の動作モード用の選択電圧および非選択電圧によって規定される範囲外の電圧を有する入力信号を必要としない、請求項４４に記載の回路。
【請求項４６】
複数の第１のバイアスノードをさらに含み、前記複数の第１のバイアスノードは、このような第１のバイアスノードのうち被選択のバイアスノードの上で、第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝え、かつ、このような第１のバイアスノードのうち非選択のバイアスノードの上で、第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるためのものであり、さらに、
複数のデコーダ出力ドライバ回路を含み、前記複数のデコーダ出力ドライバ回路の各々が複数の第１のバイアスノードのそれぞれに関連付けられる、請求項２７に記載の回路。
【請求項４７】
複数の第１のアドレス信号に応答し、複数の第１のバイアスノードを生成するための第１のプリデコーダおよびバイアス回路をさらに含む、請求項４６に記載の回路。
【請求項４８】
複数の第２のアドレス信号に応答する第２のプリデコーダ回路をさらに含み、前記第２のプリデコーダ回路は、複数の第１のバイアスノードのそれぞれに連結されている、関連付けられたデコーダ出力ドライバ回路のグループのための複数の復号化された信号を生成するためのものである、請求項４７に記載の回路。
【請求項４９】
各々のデコーダ出力ドライバ回路はさらに、
第１の結合回路と直列な第４の結合回路を含み、前記第１および第４の結合回路は、第１および第２の動作モードにおいてデコーダ出力ノードが非選択である場合、前記第１および第４の結合回路の各々にわたるそれぞれの電圧を制限するためのものであり、かつ、デコーダ出力ノードを、第１の動作モードにおいて被選択であれば、第１のバイアスノード上で伝えられる第１の被選択電圧に結合し、第２の動作モードにおいて被選択であれば、第１のバイアスノード上で伝えられる第２の被選択電圧に結合するためのものである、請求項４６に記載の回路。
【請求項５０】
第１および第４の結合回路は、第１の動作モードにおいて、第１の選択電圧が第１の非選択電圧よりも大きい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第１の選択電圧へと十分に駆動するためのプルアップ経路をもたらすよう動作し、かつ、第２の動作モードにおいて、第２の選択電圧が第２の非選択電圧よりも小さい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第２の選択電圧へと十分に駆動するためのプルダウン経路をもたらすよう動作し、
第２および第３の結合回路は、第１の動作モードにおいて、第１の非選択電圧が第１の選択電圧よりも小さい場合に、被選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第１の非選択電圧へと十分に駆動するためのプルダウン経路をもたらすよう動作し、かつ、第２の動作モードにおいて、第２の非選択電圧が第２の選択電圧よりも大きい
場合に、非選択デコーダ出力ノードを第２のバイアスノード上で伝えられる第２の非選択電圧へと十分に駆動するためのプルアップ経路をもたらすよう動作する、請求項４９に記載の回路。
【請求項５１】
各々のデコーダ出力に関連付けられ、これによりマルチヘッド型デコーダ回路を形成するそれぞれの複数のアレイ線ドライバ回路をさらに含む、請求項２７に記載の回路。
【請求項５２】
デコーダ回路であって、
第１の複数のデコーダ出力ドライバ回路を含み、前記第１の複数のデコーダ出力ドライバ回路は各々、
第１の複数のデコーダ出力ドライバ回路に関連付けられる第１のバイアスノードとそれぞれのデコーダ出力ノードとの間に結合される第１の伝送ゲート回路と、
第１の複数のデコーダ出力ドライバ回路に関連付けられる第２のバイアスノードと第１の中間ノードとの間に結合される第２の伝送ゲート回路と、
デコーダ出力ノードと第１の中間ノードとの間に結合される第３の伝送ゲート回路とを含む、デコーダ回路。
【請求項５３】
各々の伝送ゲート回路はそれぞれ、ＮＭＯＳ装置と並列なＰＭＯＳ装置を含む、請求項５２に記載の回路。
【請求項５４】
第１のバイアスノードは、第１の動作モード用の高い被選択電圧および第２の動作モード用の低い被選択電圧を伝え、
第２のバイアスノードは、第１の動作モード用の低い非選択電圧および第２の動作モード用の高い非選択電圧を伝える、請求項５２に記載の回路。
【請求項５５】
各々のデコーダ出力に関連付けられ、これによりマルチヘッド型デコーダ回路を形成するそれぞれの複数のアレイ線ドライバ回路をさらに含む、請求項５２に記載の回路。
【請求項５６】
第１の複数のデコーダ出力ドライバ回路の各々はさらに、
第１のバイアスノードと第１の伝送ゲート回路との間に結合され、その間に第２の中間ノードを規定する第４の伝送ゲート回路を含む、請求項５２に記載の回路。
【請求項５７】
デコーダ回路であって、
第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるための第１のバイアスノードと、
第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるための第２のバイアスノードと、
複数のデコーダ出力ドライバ回路とを含み、前記複数のデコーダ出力ドライバ回路は各々、
デコーダ出力ノードと、
被選択であれば、デコーダ出力ノードを第１のバイアスノードに結合するための選択手段と、
デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するための非選択手段と、
それぞれの動作モード用のそれぞれの被選択電圧と非選択電圧との間の差が素子破壊電圧よりも大きい場合、非選択手段における個々の素子にわたるそれぞれの電圧を素子破壊電圧よりも小さい値に制限するための手段とを含む、デコーダ回路。
【請求項５８】
第１の被選択電圧は第２の被選択電圧よりも大きく、
第２の非選択電圧は第１の非選択電圧よりも大きく、
第１の被選択電圧は第１の非選択電圧よりも大きく、
第２の非選択電圧は第２の被選択電圧よりも大きい、請求項５７に記載の回路。
【請求項５９】
選択手段は、デコーダ出力ノードを、第１の動作モードにおいて被選択であれば第１のバイアスノード上で伝えられる第１の被選択電圧に結合し、第２の動作モードにおいて被選択であれば第１のバイアスノード上で伝えられる第２の被選択電圧に結合するための手段を含み、
前記デコーダ回路はさらに、それぞれの動作モード用のそれぞれの被選択電圧と非選択電圧との間の差が素子破壊電圧よりも大きい場合、選択手段における個々の素子にわたるそれぞれの電圧を素子破壊電圧よりも小さい値に制限するための手段を含む、請求項５７に記載の回路。
【請求項６０】
選択手段は、第１の動作モードにおいて、第１の選択電圧が第１の非選択電圧よりも大きい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第１の選択電圧へと十分に駆動するためのプルアップ経路をもたらし、かつ、第２の動作モードにおいて、第２の選択電圧が第２の非選択電圧よりも小さい場合に、被選択デコーダ出力ノードを第１のバイアスノード上で伝えられる第２の選択電圧へと十分に駆動するためのプルダウン経路をもたらし、
非選択手段は、第１の動作モードにおいて、第１の非選択電圧が第１の選択電圧よりも小さい場合に、被選択デコーダ出力ノードを、第２のバイアスノード上で伝えられる第１の非選択電圧へと十分に駆動するためのプルダウン経路をもたらし、かつ、第２の動作モードにおいて、第２の非選択電圧が第２の選択電圧よりも大きい場合に、非選択デコーダ出力ノードを、第２のバイアスノード上で伝えられる第２の非選択電圧へと十分に駆動するためのプルアップ経路をもたらす、請求項５９に記載の回路。
【請求項６１】
選択手段および非選択手段は、所与の動作モード用の選択電圧および非選択電圧によって規定される範囲外の電圧を有する回路ノードを含まない、請求項６０に記載の回路。
【請求項６２】
複数の第１のバイアスノードをさらに含み、前記複数の第１のバイアスノードは、このような第１のバイアスノードのうち被選択のバイアスノード上で、第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝え、かつ、このような第１のバイアスノードのうち非選択のバイアスノード上で、第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるためのものであり、さらに、
各々が複数の第１のバイアスノードのそれぞれに関連付けられた複数のデコーダ出力ドライバ回路を含む、請求項５７に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は、デコーダ回路に関し、特に、プログラム可能なメモリアレイに適したデコーダ回路、より特定的には、受動素子メモリセルを組込んだ半導体集積回路メモリアレイに適したデコーダ回路に関する。
【背景技術】
【０００２】
背景技術
受動素子メモリセルには書換え可能な特性を示すものがある。たとえば、或るメモリセルでは、プログラミングは、約６〜８Ｖの電圧でメモリセルに（たとえば、内部のダイオードの極性に対して）順方向バイアスをかけることによって行われ、消去は、約１０〜１４Ｖの電圧でメモリセルに逆方向バイアスをかけることによって行われ得る。こういった高い電圧では、ワード線およびビット線デコーダ内で特別な高電圧ＣＭＯＳトランジスタを使用することが必要となる。これらの高電圧トランジスタは、メモリセルワード線ピッチおよびビット線ピッチが低下すると、十分にスケーリングされない。これは、３Ｄメモリ技術にとっては特に問題となる。この場合、アレイを出てワード線およびビット線ドライバに接続されるべきワード線およびビット線の全体的な密度により、はるかに小さなアレイ線ピッチと互換性をもちながらも、選択されたメモリセルの両端に十分に高い電圧を印加することが可能なデコーダ回路を提供できるということがより一層重要となる。
【０００３】
このような順方向にセットされた／逆方向にリセットされたメモリアレイで必要とされる電圧は、メモリアレイ側で効率的に適合する高電圧トランジスタの破壊電圧（すなわち、BVDSS）を上回っていてもよく、このようなデコーダ回路を実現するのに利用可能なものである。このようなメモリアレイはまた、双極性出力（すなわち、あるモードに対するアクティブロー出力および別のモードに対するアクティブハイ出力）を有する行および／または列デコーダを必要とする。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明の開示
回路技術ではスケーリングが依然として続けられているので、ワード線およびビット線ドライバ（すなわちアレイ線ドライバ）にとって利用可能なトランジスタの破壊電圧で、またはその破壊電圧付近でメモリアレイを動作させることがますます重要になってきている。ワード線を復号化するのに用いられ得るようなマルチヘッド型デコーダ構造においては、半選択ワード線を非アクティブなレベルに確実に維持するために、半選択ワード線ドライバ回路のゲートにさらに高い電圧バイアスを与えることも望まれる。これにより、行デコーダ出力の所望の電圧振幅がワード線ドライバ自体の電圧振幅よりも大きくなる。この所望の電圧オーバードライブが双極性行デコーダの要件と組み合わされると、出力極性のうちの一方または両方での動作時に破壊の問題を引き起こすことなく、両方のデコーダ極性のためにこのような電圧振幅を達成するのは困難になる。たとえば、アレイ線ドライバを破壊電圧で動作させる場合、伝送ゲート回路は、アレイ自体よりも大きな電圧振幅を得るよう動作させられると、故障してしまうだろう。
【０００５】
概して、本発明は、メモリアレイのためのデコーダ回路、および、このようなデコーダ回路を用いるための方法に向けられている。しかしながら、本発明は、添付の特許請求の範囲によって規定され、この節のいずれも、これらの請求項を限定するものと解釈されるべきではない。
【課題を解決するための手段】
【０００６】
一局面においては、本発明は、デコーダ回路を動作させるための方法を提供する。いくつかの実施例においては、当該方法は、第１のバイアスノード上で、第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるステップと、第２のバイアスノード上で、第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるステップと、被選択の場合、それぞれのデコーダ出力ドライバ回路の第１の結合回路によって、デコーダ出力ノードを第１のバイアスノードに結合するステップと、それぞれのデコーダ出力ドライバ回路の第２および第３の結合回路によって、デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するステップと、第１および第２の動作モードの各々においてデコーダ出力ノードが被選択であれば、当該第２および第３の結合回路の各々にわたるそれぞれの電圧を制限するステップとを含む。
【０００７】
別の局面においては、本発明は、デコーダ回路を組込んだ集積回路製品を製造するための方法を提供する。いくつかの実施例においては、当該方法は、第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるための第１のバイアスノードを形成するステップと、第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるための第２のバイアスノードを形成するステップと、複数のデコーダ出力ドライバ回路を形成するステップとを含み、当該複数のデコーダ出力ドライバ回路は各々、デコーダ出力ノードと、被選択である場合、デコーダ出力ノードを第１のバイアスノードに結合するための第１の結合回路と、第３の結合回路と直列に結合された第２の結合回路とを含み、当該第２および第３の結合回路は、デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するためのものであり、かつ、第１および第２の動作モードの各々においてデコーダ出力ノードが被選択であれば、当該第２および第３の結合回路の各々にわたるそれぞれの電圧を制限するためのものである。
【０００８】
別の局面においては、本発明が提供するデコーダ回路は、いくつかの実施例において、第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるための第１のバイアスノードと、第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるための第２のバイアスノードと、複数のデコーダ出力ドライバ回路とを含み、当該複数のデコーダ出力ドライバ回路は各々、デコーダ出力ノードと、被選択であれば、デコーダ出力ノードを第１のバイアスノードに結合するための第１の結合回路と、第３の結合回路と直列に結合された第２の結合回路とを含み、当該第２および第３の結合回路は、デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するためのものであり、かつ、第１および第２の動作モードの各々においてデコーダ出力ノードが被選択であれば、当該第２および第３の結合回路の各々にわたるそれぞれの電圧を制限するためのものである。
【０００９】
別の局面においては、本発明が提供するデコーダ回路は、いくつかの実施例において、第１の複数のデコーダ出力ドライバ回路を含み、当該第１の複数のデコーダ出力ドライバ回路は各々、第１の複数のデコーダ出力ドライバ回路に関連付けられる第１のバイアスノードとそれぞれのデコーダ出力ノードとの間に結合される第１の伝送ゲート回路と、第１の複数のデコーダ出力ドライバ回路に関連付けられる第２のバイアスノードと第１の中間
ノードとの間に結合される第２の伝送ゲート回路と、デコーダ出力ノードと第１の中間ノードとの間に結合される第３の伝送ゲート回路とを含む。
【００１０】
さらに別の局面においては、本発明が提供するデコーダ回路は、いくつかの実施例において、第１の動作モード用の第１の被選択電圧および第２の動作モード用の第２の被選択電圧を伝えるための第１のバイアスノードと、第１の動作モード用の第１の非選択電圧および第２の動作モード用の第２の非選択電圧を伝えるための第２のバイアスノードと、複数のデコーダ出力ドライバ回路とを含み、当該複数のデコーダ出力ドライバ回路は各々、デコーダ出力ノードと、被選択であれば、デコーダ出力ノードを第１のバイアスノードに結合するための選択手段と、デコーダ出力ノードを、第１の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第１の非選択電圧に結合し、第２の動作モードにおいて非選択であれば、第２のバイアスノード上で伝えられる第２の非選択電圧に結合するための非選択手段と、それぞれの動作モード用のそれぞれの被選択電圧と非選択電圧との間の差が素子破壊電圧よりも大きい場合、非選択手段における個々の素子にわたるそれぞれの電圧を素子破壊電圧よりも小さい値に制限するための手段とを含む。
【００１１】
いくつかの局面における発明は、メモリアレイを有する集積回路、このような集積回路およびメモリアレイを動作させるための方法、このようなアレイを組込んだメモリ製品を製造するための方法、ならびに、このような集積回路、製品またはメモリアレイについてのコンピュータ読取り可能媒体の符号化に適しており、これらすべては、この明細書中により詳細に記載され、添付の特許請求の範囲に述べられている。記載された技術、構造および方法は、単独でまたは互いに組合せて用いられてもよい。
【００１２】
上述の記載は概要であり、このため必要に応じて、詳細が簡略化、一般化および省略されている。したがって、当業者であれば、上記の要約が例示に過ぎず、本発明を限定するよう意図されたものではないことを認識するであろう。本発明の請求項においてのみ規定される他の局面、発明の特徴および利点は、以下に記載する詳細な説明から明らかとなるであろう。
【００１３】
本発明は、添付の図面を参照することによって、よりよく理解され、その多くの目的、特徴および利点が当業者にとって明らかとなる。
【００１４】
異なる図面における同じ参照符号を用いて類似または同一の項目を示す。
【図面の簡単な説明】
【００１５】
【図１】被選択および非選択ワード線およびビット線と、セット動作モードのための例示的なアレイバイアス条件とを示す、メモリアレイの概略図である。
【図２】図１に示される条件と合致するセット動作モードのための例示的なバイアス条件を含む、ワード線デコーダ回路の概略図である。
【図３】図１に示される条件と合致するセット動作モードのための例示的なバイアス条件を含む、ビット線デコーダ回路の概略図である。
【図４】リセット動作モードのための例示的なアレイバイアス条件を示す、図１に示されるメモリアレイの概略図である。
【図５】図４に示される条件と合致するリセット動作モードのための例示的なバイアス条件を含む、ワード線デコーダ回路の概略図である。
【図６】図４に示される条件と合致するリセット動作モードのための例示的なバイアス条件を含む、ビット線デコーダ回路の概略図である。
【図７】読出動作モードのための例示的なアレイバイアス条件を示す、図１に示されるメモリアレイの概略図である。
【図８】図７に示される条件と合致する読出動作モードのための例示的なバイアス条件を含む、ワード線デコーダ回路の概略図である。
【図９】図７に示される条件と合致する読出動作モードのための例示的なバイアス条件を含む、ビット線デコーダ回路の概略図である。
【図１０】この発明の実施例に従った双極性行デコーダを示すブロック図である。
【図１１】この発明の実施例に従ったデコーダ出力ドライバ回路の実施例を含み、いくつかの動作モードのための例示的なバイアス条件を示す双極性行デコーダのブロック／概略図である。
【図１２】セット動作モードのための例示的なバイアス条件を示す、図１１に示される被選択、半選択および非選択デコーダ出力ドライバ回路の概略図である。
【図１３】リセット動作モードのための例示的なバイアス条件を示す、図１１に示される被選択、半選択および非選択デコーダ出力ドライバ回路の概略図である。
【図１４】この発明の実施例に従ったデコーダ出力ドライバ回路の別の実施例を含み、いくつかの動作モードのための例示的なバイアス条件を示す双極性行デコーダのブロック／概略図である。
【図１５】セット動作モードのための例示的なバイアス条件を示す、図１４に示される被選択、半選択および非選択デコーダ出力ドライバ回路の概略図である。
【図１６】リセット動作モードのための例示的なバイアス条件を示す、図１４に示される被選択、半選択および非選択デコーダ出力ドライバ回路の概略図である。
【図１７】マルチヘッド型ワード線ドライバが各々、ソース選択バスおよび逆方向ソース選択バスのそれぞれの線に結合されているグローバル行デコーダ構成を示すブロック／概略図である。
【図１８】行選択線が複数のアレイブロックの各々のためのマルチヘッド型ワード線ドライバを駆動する、グローバル行デコーダ構成を示すブロック図である。
【図１９】図１７および図１８に示されるいくつかの実施例と合致する三次元メモリアレイの一部分を示し、２個の隣接するアレイブロックの各々において垂直接続によってそれぞれのワード線セグメントに結合され、かつ２つ以上の各ワード線層の上にあるワード線ドライバ回路を示す三次元図である。
【図２０】三次元メモリアレイを含み、アレイの一方側においてグローバル行デコーダと、アレイの上部および底部において１対の列デコーダとを含む、例示的な集積回路を示すブロック図である。
【図２１】この発明のいくつかの実施例の実現例に有用な深いｎ−ウェル半導体構造を組込んだトリプルウェル構造の断面図である。
【図２２】この発明のいくつかの実施例の実現例に有用な統合された深いｎ−ウェル半導体構造を組込んだトリプルウェル構造の断面図である。
【発明を実施するための形態】
【００１６】
詳細な説明
いくつかの受動素子メモリアレイのための復号化回路のバイアスおよび電圧の制限を理解するための基礎を提供するために、簡潔な概要が与えられる。図１は、例示的な受動素子メモリアレイ１００の概略図である。２本のワード線１０２、１０４および２本のビット線１０６、１０８が示されている。ワード線１０２は被選択ワード線（ＳＷＬ）と想定され、ワード線１０４は非選択ワード線（ＵＷＬ）と想定される。同様に、ビット線１０６は被選択ビット線（ＳＢＬ）と想定され、ビット線１０８は非選択ビット線（ＵＢＬ）と想定される。４個の受動素子メモリセル１０１、１０３、１０５、１０７が示され、各々が、関連付けられたワード線と関連付けられたビット線との間に結合される。
【００１７】
メモリセル１０１は、被選択ワード線１０２と被選択ビット線１０６とに関連付けられ、「Ｓ」セル（すなわち「被選択」セル）と見なされ得る。メモリセル１０３は、非選択ワード線１０４と被選択ビット線１０６とに関連付けられ、「Ｆ」セル（すなわち「オフ」セル）と見なされ得る。メモリセル１０５は、被選択ワード線１０２と非選択ビット線
１０８とに関連付けられ、「Ｈ」セル（すなわち「半選択」セル）と見なされ得る。最後に、メモリセル１０７は、非選択ワード線１０４と非選択ビット線１０８とに関連付けられ、「Ｕ」セル（すなわち「非選択」セル）と見なされ得る。
【００１８】
図１には、（「順方向バイアス」動作モードとも称され得る）セット動作モードについての例示的なバイアス条件も図示されている。以下に述べるように、このようなセットモードは、プログラミングモード、ブロック消去モード、および、場合によっては他のモードについて使用されてもよい。図示のとおり、バイアス条件は、被選択アレイブロックについてのプログラミング動作モードに適切であると見なすことができ、以下にそのように説明される。
【００１９】
被選択ワード線１０２はＶＳＷ電圧（たとえば、−０．６ボルトのＶＮＮ電圧）にバイアスされ、被選択ビット線１０６はＶＳＢ電圧（たとえば、＋７．４ボルトのＶＷＷ電圧）にバイアスされ、非選択ワード線１０４はＶＵＷ電圧（たとえば、＋６．８ボルトのＶＵＵ電圧）にバイアスされ、非選択ビット線１０８はＶＵＢ電圧（たとえば、０ボルトのＶＳＳ電圧）にバイアスされる。被選択ビット線に結合されたＶＷＷ電圧は、チャージポンプ回路の出力電圧と見なされてもよい。
【００２０】
このようなバイアス条件下では、Ｓセル１０１は、＋８ボルトに等しい順方向バイアス電圧（すなわち、プログラミング電圧「ＶＰＰ」）を受け、Ｆセル１０３は、メモリセルの見掛けしきい値電圧に等しい順方向バイアス電圧、ＶＴ（たとえば＋０．６ボルト）を受け、Ｈセル１０５は、ＶＴに等しい順方向バイアス電圧（たとえば＋０．６ボルト）を受け、Ｕセル１０７は、ＶＰＰ−２ＶＴに等しい逆方向バイアス電圧（たとえば、−６．８ボルト）を受ける。いくつかの例示的なメモリセル技術があり、これらの条件下でバイアスされると、被選択セルは抵抗がより低い値に変化し、Ｆ、ＨおよびＵセルは抵抗がそれほど変化しない。例示的なセルについて以下で説明する。
【００２１】
ここで図２を参照すると、（図１に示されるような）例示的な「セット」バイアス条件を含む例示的なワード線デコーダ回路が示される。グローバル行デコーダ回路１５２がそのページの左側に示されており、２つの復号化ＲＳＥＬ（すなわち、行選択）出力１５８、１６０を示す。復号化出力１５８は被選択ＲＳＥＬ出力に対応し、復号化出力１６０は非選択ＲＳＥＬ出力に対応する。グローバル行デコーダ１５２は、複数のＲＳＥＬ出力を生成し、典型的にはそのうちの１つが選択され、残りは選択されない（単一の出力１６０によって一括して表わされる）。この動作モードでは、グローバル行デコーダ１５２は「アクティブハイ」デコーダであり、復号化出力ノード１５８などの被選択ＲＳＥＬ出力が２つの有効電圧状態のうち高い方、この場合はＶＷＷ（たとえば、７．４ボルト）に駆動されることを意味する。復号化出力ノード１６０などの非選択復号化出力は、２つの有効電圧状態のうち低い方、この場合はＶＮＮ（たとえば、−０．６ボルト）に駆動される。以下の説明では、まず、１つのこのような復号化出力ノードのみが１度に選択される場合を想定する。
【００２２】
例示的なアーキテクチャにおいては、ＲＳＥＬ出力は各々、ワード線ドライバ回路のそれぞれのグループに結合され、これにより、マルチヘッド型デコーダを形成する。たとえば、ＲＳＥＬノード１５８は、ＰＭＯＳトランジスタ１７１とＮＭＯＳトランジスタ１７２とを含むワード線ドライバ回路に結合される。トランジスタ１７１、１７２のそれぞれのドレイン端子はともに、この場合、被選択ワード線１０２を表わすワード線に結合される。ＲＳＥＬノード１５８に結合された第２のワード線ドライバ回路が示されており、この特定のＲＳＥＬ出力ノード１５８に関連付けられた１つ以上の残りのワード線ドライバ回路を表わす。この第２のワード線ドライバ回路は、ＰＭＯＳトランジスタ１７３とＮＭＯＳトランジスタ１７４とを含み、その出力は、１本以上の半選択ワード線を表わすワー
ド線１８１を駆動する。
【００２３】
これらのワード線ドライバ回路の各々におけるＮＭＯＳトランジスタのそれぞれのソース端子は、（１６６とも表記される）ソース選択バスＸＳＥＬＮのそれぞれのバス線に結合される。この動作モードでは、アドレス情報に基づいてソース選択バスＸＳＥＬＮが復号化され、これにより、このような１本のＸＳＥＬＮバス線（たとえば、バス１６７）は、この動作モード用のワード線に適したアクティブ状態にバイアスされ、残りのＸＳＥＬＮバス線（たとえば、バス線１６８）は、この動作モード用のワード線に適した非アクティブ状態にバイアスされる。いくつかの実施例においては、２本以上のこのようなソース選択バス線がアクティブとなり得るが、ここではバス線１６７がアクティブであり、かつ−０．６ボルトにバイアスされ、バス線１６８によって表わされる１本以上の残りのＸＳＥＬＮバス線が非アクティブであり、非選択ワード線電圧ＶＵＵ（たとえば、６．８ボルト）に駆動されるものと想定する。
【００２４】
被選択ＲＳＥＬ出力ノード１５８上の電圧はバス線１６７、１６８の電圧よりも高いため、ＮＭＯＳトランジスタ１７２、１７４がともにオンとなり、したがって被選択ワード線１０２を−０．６ボルトに駆動し、半選択ワード線１８１を約６．８ボルト（厳密に言えば、トランジスタ１７４のしきい電圧を引いたＲＳＥＬ電圧と等しい電圧、または、より低いバス線１６８の電圧）に駆動する。
【００２５】
これらのワード線ドライバ回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、（１６２とも表記する）逆方向ソース選択バスＸＳＥＬＰの対応するバス線に結合される。この動作モードにおいて、ＸＳＥＬＰバス線の各々は、非選択ワード線電圧ＶＵＷ（たとえば、ＶＵＵ電圧、６．８ボルト）を伝える。被選択ＲＳＥＬ出力ノード１５８上の電圧はＸＳＥＬＰバス線の電圧よりも高いため、ＰＭＯＳトランジスタ１７１、１７３がともにオフとなる。
【００２６】
被選択ＲＳＥＬ出力ノード１６０は、ＰＭＯＳトランジスタ１７５とＮＭＯＳトランジスタ１７６とを含むワード線ドライバ回路に結合される。トランジスタ１７５、１７６のそれぞれのドレイン端子はともに、この場合非選択ワード線１０４を表わすワード線に結合される。同じく被選択ＲＳＥＬ出力ノード１６０に結合された第２のワード線ドライバ回路は、被選択ＲＳＥＬ出力ノード１６０に関連付けられる１つ以上の残りのワード線ドライバ回路を表わし、ＰＭＯＳトランジスタ１７７とＮＭＯＳトランジスタ１７８とを含み、その出力が非選択ワード線１８３を駆動する。
【００２７】
上述のように、これらのワード線ドライバ回路の各々におけるＮＭＯＳトランジスタのそれぞれのソース端子は、ソース選択バスＸＳＥＬＮのそれぞれのバス線に結合される。復号化出力ノード１６２上の電圧（たとえば、−０．６ボルト）は、ＸＳＥＬＮバス線１６７，１６８の電圧以下であるため、ＮＭＯＳトランジスタ１７６、１７８がともにオフとなる。これらのワード線ドライバ回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、逆方向ソース選択バスＸＳＥＬＰの対応するバス線に結合される。復号化出力ノード１６０上の電圧は、これらのＸＳＥＬＰバス線の電圧よりも（ＰＭＯＳしきい値電圧を上回る分だけ）低いため、ＰＭＯＳトランジスタ１７５、１７７がともにオンとなり、したがって非選択ワード線１０４、１８３をＶＵＵ（たとえば、６．８ボルト）に駆動する。
【００２８】
図３を参照すると、（図１に示した）リセット動作モードに適した例示的なバイアス条件を含む例示的なビット線デコーダ回路が示される。列デコーダ回路２０２をページの左側に示し、２つの復号化ＣＳＥＬ（すなわち、列選択）出力２０８、２１２を示す。復号化出力２０８は被選択ＣＳＥＬ出力に対応し、復号化出力２１２は非選択ＣＳＥＬ出力に
対応する。この動作モードでは、列デコーダは「アクティブロー」デコーダである。復号化出力ノード２１２などの非選択復号化出力は、２つの有効電圧状態のうち高い方、この場合はＶＷＷに駆動される。以下の説明では、まず、１つのこのような復号化出力ノード２０８のみが１度に選択されるものと想定する。
【００２９】
上述のワード線デコーダと同様に、ＣＳＥＬ出力の各々は、ビット線ドライバ回路のそれぞれのグループに結合される。たとえば、被選択ＣＳＥＬ出力ノード２０８は、ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２２とを含むビット線ドライバ回路に結合される。トランジスタ２２１、２２２のそれぞれのドレイン端子はともに、この場合、被選択ビット線１０６に相当するビット線に結合される。第２のビット線ドライバ回路がまた、被選択ＣＳＥＬ出力ノード２０８に結合されており、ここでは、この特定のＣＳＥＬ出力ノード２０８に関連付けられた１つ以上の残りのビット線ドライバ回路が表される。この第２のビット線ドライバ回路は、ＰＭＯＳトランジスタ２２３とＮＭＯＳトランジスタ２２４とを含み、その出力は、１本以上の半選択ビット線を表わすビット線２３１を駆動する。ワード線デコーダと対照的に、このような半選択ビット線は、非アクティブ状態に維持されている被選択ビット線を表わし得る。
【００３０】
これらのビット線ドライバ回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、ソース選択バスＳＥＬＢのそれぞれのバス線に結合される。この動作モードでは、ソース選択バスＳＥＬＢはデータ依存型であり、アドレス情報に基づいてさらに復号化され得、これにより、１本以上のこのようなＳＥＬＢバス線は、このリセット動作モードのビット線に適したアクティブ状態にバイアスされ、残りのＳＥＬＢバス線は、非アクティブ状態にバイアスされる。いくつかの実施例では、２本以上のこのようなソース選択バス線がアクティブとなり得るが、ここではＳＥＬＢバス線２１７がアクティブであって、かつＶＷＷ（たとえば、７．４ボルト）にバイアスされるが、ＳＥＬＢバス線２１８によって表わされる１本以上の残りのＳＥＬＢバス線は非アクティブであり、かつ非選択ビット線電圧ＶＵＢ（たとえば、ＶＳＳ）に駆動されるものと想定する。
【００３１】
これらのバイアス条件では、ＰＭＯＳトランジスタ２２１、２２３はともにオンにされて、被選択ビット線１０６をＶＷＷに駆動する。半選択ビット線２３１は、ＣＳＥＬ２０８の電圧を上回るＰＭＯＳしきい値電圧よりも高くなるよう抑制される。メモリアレイにおけるリークは、ＶＳＳであるかまたはＶＳＳ付近であるこのような半選択ビット線の電圧を維持する役割を果たし得る。
【００３２】
これらのビット線ドライバ回路の各々におけるＮＭＯＳトランジスタのそれぞれのソース端子は、（２４６とも表記する）逆方向ソース選択バスＳＥＬＮの対応するバス線に結合される。このセット動作モードにおいて、ＳＥＬＮバス線が各々、非選択ビット線電圧ＶＵＢ（たとえば、接地）を伝え、ＮＭＯＳトランジスタ２２２、２２４の各々がオフとなる。
【００３３】
非選択ＣＳＥＬノード２１２は、ＰＭＯＳトランジスタ２２５とＮＭＯＳトランジスタ２２６とを含むビット線ドライバ回路に結合される。トランジスタ２２５、２２６のそれぞれのドレイン端子はともに、この場合非選択ビット線１０８に相当するビット線に結合される。同じく非選択ＣＳＥＬ出力ノード２１２に結合された第２のビット線ドライバ回路は、ＣＳＥＬ出力ノード２１２に関連付けられた１個以上の残りのビット線ドライバ回路を表わし、ＰＭＯＳトランジスタ２２７とＮＭＯＳトランジスタ２２８とを含み、その出力が非選択ワード線２３３を駆動する。
【００３４】
上述のように、これらのビット線ドライバ回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、ソース選択バスＳＥＬＢのそれぞれのバス線に結合される。非
選択ＣＳＥＬ出力ノード２１２上の電圧（ＶＷＷ）はＳＥＬＢバス線２１７、２１８の電圧以上であるため、ＰＭＯＳトランジスタ２２５、２２７がともにオフとなる。しかしながら、ＮＭＯＳトランジスタ２２６、２２８はともにオンとなり、これにより非選択ビット線１０８、２３３がＶＳＳに駆動される。
【００３５】
ここで図４を参照すると、リセット動作モード（「逆方向バイアス」動作モードとも称され得る）についての例示的なバイアス条件２００が示されている。以下に述べるように、このような逆方向バイアスモードは、プログラミングモードまたはブロック消去モードのために使用され得る（通常は、このような異なるモードについては異なる条件が使用される）。図示のとおり、バイアス条件は、被選択アレイブロックについてのプログラミング動作モードまたは消去動作モードに適しているものと見なされてもよく、そのように説明される。
【００３６】
バイアス条件ＶＳＷ、ＶＵＷ、ＶＳＢおよびＶＵＢの各々は、現在の動作モードに適した値に再定義される。被選択ワード線１０２は、７ボルトのＶＳＷ電圧（たとえば、ＶＷＷ電圧）にバイアスされ、被選択ビット線１０６は、−７ボルトのＶＳＢ電圧（たとえば、ＶＮＮ電圧）にバイアスされる。非選択ワード線電圧ＶＵＷおよび非選択ビット線電圧ＶＵＢはともに接地される（たとえば、ＶＵＵ電圧）。これらのバイアス条件下では、Ｓセル１０１は、ＶＷＷ−ＶＮＮに大きさが等しい逆方向バイアス電圧（たとえば、−１４ボルト）を受け、Ｆセル１０３は、ＶＮＮに等しい逆方向バイアス電圧（たとえば、−７ボルト）を受け、Ｈセル１０５は、ＶＷＷに等しい逆方向バイアス電圧（たとえば、−７ボルト）を受ける。但し、Ｕセル１０７はセルの両端にバイアスを受けない。
【００３７】
いくつかの例示的なメモリセル技術（以下を参照）が存在するが、これらの条件下でバイアスされると、被選択セルはより低い抵抗値からより高い抵抗値に変化し、Ｆ、ＨおよびＵセルの抵抗はそれほど変化しないだろう。なお、非選択Ｕメモリセルは、このようなセルの両端が数ボルトでバイアスされるときに相当な量のリーク電流に対応し得るが、バイアスを有さず、したがってリーク電流を有さない。多くの有用なメモリアレイの実施例には、ＨセルまたはＦセルよりも遥かに多数のＵセルが含まれ、このようなアレイは、アレイの非選択メモリセルにおけるリーク電流が著しく少なく、したがって他のバイアス法よりも電力損失がはるかに少なくなる。
【００３８】
リセット電圧ＶＲＲを「分割」し、ＳＢＬをリセット電圧の２分の１に等しい負電圧にバイアスし、ＳＷＬをリセット電圧の２分の１に等しい正電圧にバイアスすることによって、ビット線デコーダおよびワード線デコーダの両方の電圧要件が著しく緩和される。したがって、アレイ線（たとえばワード線およびビット線）の小さいピッチに合わせて、アレイ線ドライバ回路における高電圧トランジスタの占有面積が減少する。なぜなら、それらは比較的低い「分割」電圧用に設計され得るからである。
【００３９】
他のメモリ技術は、メモリセルピッチと同じレートで増減しないプログラミング電圧および消去電圧（ならびに、このような高電圧トランジスタに必要な領域）に関して同様の問題に直面してきた。たとえば、ＦＬＡＳＨメモリにおけるこの問題の影響は、典型的なＦＬＡＳＨベースのメモリアレイの、より大きなファンアウトのために若干減少する。高電圧トランジスタについての、より大きな空間を消費する設計規則は、一部のより新しい技術においては、メモリブロックサイズを増大させることによって償却することができる。しかしながら、ダイオードベースの受動素子メモリアレイでは、被選択アレイに属する非選択メモリセルを介するリークの増大と引き換えにブロックサイズが増大する。このような非選択メモリセルを図４に示すようにバイアスすることによって、このリーク成分をほぼゼロに減少させることができ、不利な電圧損失がより少ない状態で、より大きなブロックサイズが実現される。
【００４０】
ここで図５を参照すると、上記のリセット動作モードに適したバイアス条件を含む例示的なワード線デコーダ回路が示される。グローバル行デコーダ回路１５２の被選択ＲＳＥＬ出力１５８は依然として被選択復号化出力に対応しているが、但し、このリセットモードでは、グローバル行デコーダ１５２は「アクティブロー」デコーダであり、アクティブな（被選択）ＲＳＥＬ出力１５８は、この場合ＧＮＤ（接地）である２つの有効電圧状態のうち低い方に駆動される。出力ノード１６０などの非選択ＲＳＥＬ出力は、この場合リセットモードのためのＶＷＷ（たとえば７ボルト）である２つの有効電圧状態のうち高い方に駆動される。
【００４１】
この動作モードでは、記載された例示的な実施例については、ソース選択バスＸＳＥＬＮの個々のバス線は復号化されないが、それらすべてが、非選択ワード線に適したバイアス条件をもつもの（たとえば接地）に駆動される。しかしながら、逆方向ソース選択バスＸＳＥＬＰは復号化され、被選択ＸＳＥＬＰバス線は、被選択ワード線に適したＶＷＷ電圧に駆動され、非選択ＸＳＥＬＰバス線は非選択ワード線バイアス電圧（たとえば接地）に駆動される。各ノードの電圧が図に示されている。セット動作モードに関する上述の記載に基づいて理解すれば、この回路の動作が明らかになるはずである。
【００４２】
ここで図６を参照し、上述のリセット動作モードに適したバイアス条件を含めて、例示的なビット線デコーダ回路を示す。列デコーダ回路の復号化出力２０８は依然として被選択ＣＳＥＬ出力に対応しており、復号化出力２１２は非選択ＣＳＥＬ出力に対応する。この動作モードでは、列デコーダは「アクティブハイ」デコーダであり、アクティブな（被選択）ＣＳＥＬ出力２０８は、２つの有効電圧状態のうち高い方、この場合はＧＮＤ（接地）に駆動される。出力ノード２１２などの非選択ＣＳＥＬ出力は、２つの有効電圧状態のうち低い方、この場合はＶＮＮ電圧（たとえば、−７ボルト）に駆動される。
【００４３】
この動作モードにおいて、上記の例示的な実施例については、ソース選択バスＳＥＬＢの個々のバス線は復号化されないが、すべてが、非選択バイアス線に適したバイアス条件（たとえば、接地）をもつものに駆動される。しかしながら、逆方向ソース選択バスＳＥＬＮは復号化され、被選択ＳＥＬＮバス線は、被選択ビット線に適したＶＮＮ電圧に駆動され、非選択ＳＥＬＮバス線は非選択ビット線バイアス電圧（たとえば接地）に駆動される。各ノードの電圧が図に示されており、この回路の動作が明らかになるはずである。
【００４４】
セット（または順方向）モードでは、列デコーダがアクティブローであり、ビット線がアクティブハイであることに留意すべきである。しかしリセット（または逆方向）モードでは、列デコーダはその極性を反転させてアクティブハイとなり、ビット線自体も極性を反転させてアクティブローとなる。逆に、セットモードでは、グローバル行デコーダがアクティブハイであり、ワード線がアクティブローである。しかしリセットモードでは、グローバル行デコーダはその極性を反転させてアクティブローとなり、ワード線自体も極性を反転させてアクティブハイとなる。加えて、行デコーダおよび列デコーダの出力レベルは、セットモードとリセットモードとの間で平均電圧がシフトする。
【００４５】
上述のデコーダ回路はともに、復号化されたソース選択バスおよび復号化された逆方向ソース選択バスを利用する。これにより、半選択ワード線または半選択ビット線をそれぞれの非選択レベルに駆動する柔軟性がもたらされる。（「ブロック消去」などの）セットまたはリセットモードでアレイ線のブロックを選択するためにのみ必要とされ得る他の実施例においては、これらの復号化されたバスのうちの１つが１本の非選択バイアス線と置換えられてもよい。このようなブロック動作により、半選択線の必要性が完全に回避される。復号化の示唆は、Roy E. Scheuerleinに付与された“Word Line Arrangement Having
Multi-Layer Word Line Segments for Three-Dimensional Memory Array”と題された米
国特許第６，８７９，５０５号に開示されているものと非常に似ている可能性があり、その開示全体をここに引用によって援用する。このようなブロック動作が構成され得るかどうか（またはどれくらい大きなブロックが構成され得るか）は、主として、セルリセット電流の大きさと、そのようなリセット電流を同時に通すセルの数と、ワード線ドライバ回路およびビット線ドライバ回路内のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが、許容可能な電圧降下によってこのような電流に対応することができるかどうかとに基づいている。加えて、対象となる他の同様の符号化およびバイアス方式は、Roy E. ScheuerleinおよびLuca G. Fasoliにより２００６年７月３１日に出願され“Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array”と題された米国出願第１１／４６１，３５２号に開示されており、その開示全体をここに引用によって援用する。
【００４６】
上述のデコーダ回路は、メモリセルが反転可能なレジスタおよびダイオードを含むメモリアレイを実現するのに有用である。このようなメモリセルは、セルの両端に印加される逆方向バイアスを用いてリセットすることができ、半選択ワード線およびビット線を提供することによって、個々のワード線およびビット線をリセットバイアス条件におくことが可能となり、したがってブロック全体をリセットする必要なしに、個々のメモリセルをリセットする能力が与えられる。
【００４７】
被選択ビット線に印加される電圧（ＶＷＷ）がほぼ完全なプログラミング電圧ＶＰＰとなるプログラミング条件との関連において、順方向モードを上に記載した。順方向バイアスモードは、図７に図示のとおり読出モードにも適用可能である。
【００４８】
例示的な読出動作モードは、はるかに低い電圧でデコーダとアレイとを動作させるので、上述の高電圧の問題が起こらない。それにもかかわらず、この開示を完全にするために、読出モードを示すいくつかの図を示している。図７は、図１に示されるメモリアレイの概略図であるが、読出動作モードのための例示的なアレイバイアス条件を示している。図８はワード線デコーダ回路を示し、図９はビット線デコーダ回路を示し、両方とも、図７に示されるものと合致するこのような読出動作モードのための例示的なバイアス条件を含んでいる。この読出モードにおけるこのような回路の動作は上述の説明から明らかになるが、いくつかのコメントに注目されたい。被選択ワード線が負電圧（たとえば、−１．６ボルト）に駆動され、非選択ワード線が接地電位（たとえばＶＳＳ）に維持されることにより、接地でも被選択ビット線にバイアスをかける機会が与えられる。これにより、被選択ビット線を読出す際に、被選択ビット線についての重要なバイアス要件が緩和される。加えて、（被選択ビット線が結合されている）ＳＥＬＢ線に負荷をかけることにより、高いビット線電流でもってＳＥＬＢ線を接地よりも低くしつつ、低いビット線電流でもってＳＥＬＢ線を接地よりも高くすることを可能にするセンスアンプ構造が実現され得る。
【００４９】
スタンバイ動作モードについてのバイアス条件も、これまでさまざまな図に示されている。このようなバイアス電圧により、アレイ線（すなわち、ビット線、ワード線）と、好都合なスタンバイ電圧（たとえば接地）で有効なキャパシタンス（すなわち、行選択線）を有する他の線とを維持する低電力モードが促進される。このような電圧は大きさが小さく、この明細書中に記載される高電圧の問題を起こさない。
【００５０】
いくつかのメモリセルは、順方向バイアスモードを用いて「プログラミング」され、逆方向モードを用いてブロック消去され得る。他のセルは、最初の順方向バイアスプログラミング技術を用いて（製造中などに）事前設定され得るが、その後、逆方向モードを用いて「プログラミング」され、順方向モードを用いて「消去」される。プログラミング可能な技術における過去の使用法との混乱を避けるため、かつ上述したデコーダ回路での使用が意図される種々のメモリ技術を理解するためには、３つの異なる動作モード：読出、セ
ットおよびリセットについて説明するのが有用である。読出モードでは、読出電圧ＶＲＤが被選択メモリセルの両端に印加される。セットモードでは、セット電圧ＶＰＰが被選択メモリセルの両端に印加される。上述した例示的な実施例においては、読出モードおよびセットモードが、順方向デコーダ動作モードを用いて実行される。リセットモードでは、リセット電圧ＶＲＲが被選択メモリセルの両端に印加される。上述の例示的な実施例においては、リセットモードが、逆方向デコーダ動作モードを用いて実行される。上記のリセットモードは、分割電圧技術を用いてデコーダ回路のための電圧要件を制限し、被選択ビット線を負電圧に駆動する（すなわち、以下のトリプルウェル半導体構造を用いる）。
【００５１】
（以下に記載の）多くの種類のメモリセルは、リセットモードを用いてプログラミングすることができる。これらのメモリセル技術の一部では、各メモリセル内のアンチヒューズが最初に順方向に入る。次に、各メモリセルの抵抗が逆バイアス方向に「調整」され、プログラミングを実行する。これは、或る１回プログラミング可能セルの場合に当てはまるだろう。書換え可能セルについては、セルは順方向を用いて消去される。これはさまざまなサイズのブロックにおいて実行することができ、次に、逆方向モードを用いてプログラミングされる。
【００５２】
逆方向バイアスは、被選択メモリセルをリセットするのに用いられる。プログラミング電流はダイオード降伏によって供給される。加えて、このようなプログラミングに関連付けられるバイアス条件は、被選択ワード線および／またはビット線の電圧傾斜の制御を含めて、慎重に制御され得る。有用なプログラミング技術への付加的な洞察は、以下に参照される米国特許第６，９５２，０３０号において見出され得る。下記で参照される０２３−００４９および０２３−００５５出願に記載され、下記で参照されるＭＡ−１６３−１出願により詳細に述べられているように、複数のプログラミング動作を使用してさまざまな抵抗状態をプログラミングし得る。傾斜したプログラミングパルスの使用は、下記で参照されるＳＡＮＤ−０１１１４ＵＳ０およびＳＡＮＤ−０１１１４ＵＳ１出願において記載されており、複数セルの抵抗をトリミングするための技術は、下記で参照されるＳＡＮＤ−０１１１７ＵＳ０およびＳＡＮＤ−０１１１７ＵＳ１出願に記載されている。
【００５３】
トリミング可能な抵抗素子を組込んだ受動素子メモリセルをプログラミングするために上述のようにリセットプログラミングを使用することは、より大きいアレイブロックサイズを可能とするための高い柔軟性をもたらす点で特に有用である。被選択アレイブロックにおいても、（上述のすべての記載が想定したように）リセットモードでは非選択メモリセルの両端にはバイアスがなく、したがって無駄な電力損失がない。セルを介する逆方向電流（Ｉｒｅｖ）は、ブロックサイズについては問題ではない。したがって、多くのブロックを選択して書込帯域幅を増大させ得る。加えて、各々の半選択メモリセルの両端電圧はプログラミング電圧のわずか２分の１であり、これらのセルにとっては安全である。
【００５４】
上記の説明では、リセットモードが被選択および半選択ワード線およびビット線について述べていることに留意されたい。たとえば行選択との関連においては、このような半選択ワード線は、実際には所与のアドレスによって「選択されない」場合があり、このような用語は、マルチヘッド型ワード線ドライバ構造の人工産物である。しかし、ビット線との関連においては、このような半選択ビット線は、列アドレスに関する限りにおいて実際に選択され得るが、ビット線についてはアクティブ状態ではなく非アクティブ状態にバイアスされ得る。なぜなら、そのビット線のための特定のデータがセルを「プログラミング」する必要がないか、またはビット線がプログラミングされるのを「待機中」であるからである。これが起こるのは、ビット線デコーダヘッドよりも少ない数が同時にプログラミングされる場合である。しかし、プログラミング帯域幅の問題が、可能な限り多くのビット線を同時にプログラミングできるようにメモリアレイを構成することを示唆していることに注意すべきである。
【００５５】
（図２１および図２２に関して詳細に説明される）トリプルウェル半導体構造により、被選択ビット線が負電圧となり、被選択ワード線が正電圧となる。リセットプログラミング（すなわち逆方向モード）では、すべての非選択アレイ線（ビット線およびワード線）についての基準レベルが接地され、ワード線およびビット線両方の迅速な復号化および選択が可能となる。半選択ワード線およびビット線が接地またはその付近にて浮動し得るので、メモリセルの抵抗性によって、このような半選択アレイ線と非選択アレイ線との間に追加的なリーク電流が生じ、非選択バイアスレベルにアクティブに保持される。これにより、さらに、非選択アレイ線が非選択バイアス電位またはその付近に浮動したままにされる。
【００５６】
２次元メモリアレイが企図されているが、デコーダ配置は、以下のとおり、複数のメモリ面を有する３次元メモリアレイに特に有用であると考えられる。
【００５７】
ここで図１０を参照し、この発明の実施例に従った双極性行デコーダ４００のブロック図が示される。合計で８個の別個のＲＳＥＬ（すなわち行選択）出力が示されており、各々は、８個のデコーダ出力ドライバ回路４３０、４３２、４３４、４３６、４３８、４４０、４４２および４４４のうち対応するものによって生成される。実際には、一般に、より多くのこのようなＲＳＥＬ出力が実現されるだろう。しかし、行デコーダ４００の構造を示すには、ここに示される８個で十分である。
【００５８】
この例示的な実施例においては、４つの異なる復号化ＲＤＥＣ線４０４が示される。各々は、アドレス信号４０１のグループに応答してＲＤＥＣデコーダおよびバイアスジェネレータ４０２によって生成される。各々のデコーダ出力ドライバ回路は、４つのＲＤＥＣ信号のうちの１つを受取り、さらに、ＵＮＲＳＥＬバイアスジェネレータ４１０によって生成されるＵＮＲＳＥＬバイアス信号を受取る。加えて、各々のデコーダ出力ドライバ回路は、保護電圧バイアスジェネレータ４０６から１つ以上の保護電圧信号４０８を受取り、最後に、対応する行アドレスプリデコーダ（たとえばプリデコーダ４１６）から出力信号（たとえば、出力４１８）を受取る。
【００５９】
デコーダ技術において公知であるように、行アドレスプリデコーダ４１６、４１８の各々はアドレスバス４１４から異なるグループのアドレス信号を受取る。各々のプリデコーダが受取るアドレス信号の特定のグループ（真および相補の両方のバージョンの複数のアドレスビット）に基づいて、プリデコーダ出力のうちの１つを選択し、残りのものを非選択とする。ここで示されるように、プリデコーダ出力４１８は被選択出力を表わし、プリデコーダ出力４２２は非選択出力を表わしている。
【００６０】
４本のＲＤＥＣ線のうち、（４０４ａと表記された）最も左端のものは被選択ＲＤＥＣ線を表わし、他の３本のＲＤＥＣ線４０４ｂ、４０４ｃおよび４０４ｄは非選択である。デコーダ出力ドライバ回路４３０（すなわち、「デコーダヘッド」とも称される）は、被選択ＲＤＥＣ信号４０４ａおよび被選択プリデコーダ出力信号４１８の両方を受取り、その出力ＲＳＥＬ［０］は「被選択」ＲＳＥＬ線と見なされ得る。デコーダ出力ドライバ回路４３２、４３４、４３６はそれぞれの非選択ＲＤＥＣ信号４０４ｂ、４０４ｃおよび４０４ｄならびに被選択プリデコーダ出力信号４１８を受取り、それぞれの出力ＲＳＥＬ［１］、ＲＳＥＬ［２］およびＲＳＥＬ［３］は「半選択」ＲＳＥＬ線と見なされ得る。最後に、デコーダ出力ドライバ回路４３８、４４４０、４４２および４４４が非選択プリデコーダ出力信号４２２を受取り、それぞれの出力ＲＳＥＬ［４］、ＲＳＥＬ［５］、ＲＳＥＬ［６］およびＲＳＥＬ［７］が（このようなドライバ回路が被選択ＲＤＥＣ信号を受取るかまたは非選択ＲＤＥＣ信号を受取るかに係らず）「非選択」ＲＳＥＬ線と見なされ得る。このような名前の根拠は、所与のデコーダヘッドへの入力が選択される（すなわち
アクティブレベルに駆動される）と、所与のデコーダヘッドがその出力を「被選択」バイアス線に結合させるためである。しかし、これは、図示のヘッドの４個すべてが、それぞれの出力を、選択されている出力を反映するレベルに駆動するということを示唆するものではない。なぜなら、被選択ＲＤＥＣ線のうち典型的に１本のみが、被選択出力に適した条件で実際にバイアスされ、残りの３本のＲＤＥＣ線は非選択出力に適した条件でバイアスされるからである。
【００６１】
この図は、このようなデコーダ回路に適用されるようないくつかの用語を確認するのに有用であり、次のいくつかの図に照らし合せると、この回路の動作がより明確になるだろう。ここに示されるように、このようなデコーダは４ヘッド型デコーダ回路と見なされてもよいが、但し、以下に記載するように、さまざまな実施例において、他の数のデコーダヘッドが企図される。同様のアレイ構成および階層的デコーダ構成の説明が、Luca G.Fasoli他による米国特許出願第２００６−０１４６６３９号である“Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders”において見出され得る。その開示の全体、特に図６および図７をここに引用によって援用する。
【００６２】
ここで図１１を参照して、デコーダ出力ドライバ回路４５１の概略図とともに、概して図１０の図示と合致している（但し、いくつかの違いに留意されたい）この発明の実施例に従った双極性行デコーダ４５０のブロック図が示される。この図はまた、いくつかの動作モードのための、いくつかのノードの各々の例示的なバイアス条件を示す。
【００６３】
ＲＤＥＣデコーダおよびバイアスジェネレータ４０２は、この図においては、上述の４本ではなく、８本の異なるＲＤＥＣ線を復号化する。８本のＲＤＥＣ線の各々について、ＡＮＤゲート４６２は、３本のアドレス信号線の特有の組合せを受取ってアクティブハイ出力を復号化し、次いで、これを、条件付きでリセットモードでマルチプレクサ４６４によって反転させて、次に、レベルシフタ４６６によってレベルシフトして、８本の異なるＲＤＥＣ線４０４のうち所与の１本を生成する。ＡＮＤゲート４６２、マルチプレクサ４６４およびレベルシフタ４６６は、８つのＲＤＥＣ線４０４の各々を生成するよう繰返される（３本のアドレス信号線のさまざまな固有の組合せを用いていることは明らかである）。セット、リセット、読出およびスタンバイの動作モードの各々について、被選択および非選択ＲＤＥＣ線のための例示的なバイアス条件が示される。
【００６４】
図１０に示される保護電圧バイアスジェネレータ４０６はここではレベルシフタ回路として示されており、ＶＷＷ電圧（すなわち、典型的にはチャージポンプ回路の高電圧出力）、Ｖ３３電圧（たとえば３．３ボルトの電源電圧）、および０ボルトの電源電圧、ならびにＳＥＴ信号を受取り、２つのいくらか相補的な出力４０８、４０９を生成する。セット、リセット、読出およびスタンバイの動作モードの各々について、このような出力４０８、４０９のための例示的なバイアス条件が示される。
【００６５】
図１０に示されるアドレスプリデコーダ４１６は、ここでは、（５本のアドレス線のグループに応答する）ＡＮＤゲート４６８、および２つのいくらか相補的なデコーダ出力４１８、４１９を生成するレベルシフタ回路４７０として示される。この図に示されるアドレスプリデコーダ４１６は、３２（またはより多くの）対の復号化出力４１８、４１９を復号化する。復号化された相補対の出力の各々について、それぞれのＡＮＤゲート４６８は、５本の（またはより多くの）アドレス信号線の特有の組合せを受取って、出力を復号化し、これをレベルシフトしてデコーダ出力４１８、４１９を生成する。ＡＮＤゲート４６８およびレベルシフタ４７０は、３２対のデコーダ出力線４１８、４１９の各々を生成するよう繰返される（アドレス信号線のさまざまな特有の組合せを用いていることは明らかである）。セット、リセット、読出およびスタンバイの動作モードの各々について、被
選択および非選択の復号化出力４１８、４１９の対についての例示的なバイアス条件が示される。
【００６６】
図１０に示されるＵＮＲＳＥＬバイアスジェネレータ４１０がここでも示されており、ノード４１２上にＵＮＲＳＥＬ信号を生成する。セット、リセット、読出およびスタンバイの動作モードの各々について、ＵＮＲＳＥＬバイアスノードのための例示的なバイアス条件が示される。
【００６７】
最後に、各々のデコーダ出力ドライバ回路４５１がそれぞれのＲＳＥＬ出力ノード４６０を生成する。このデコーダ出力ドライバ回路４５１へのさまざまな入力について図示される例示的なバイアス条件に基づいて、セット、リセット、読出およびスタンバイの動作モードの各々について、被選択および非選択ＲＳＥＬノードのための対応する例示的なバイアス条件が示される。
【００６８】
各々のデコーダ出力ドライバ回路４５１は３つの結合回路を含んでいる。第１の結合回路は、（伝送ゲートとも見なされ得る）トランジスタ４５４および４５５によって形成され、第２の結合回路はトランジスタ４５２および４５３によって形成され、第３の結合回路はトランジスタ４５６および４５７によって形成される。第１の結合回路は、被選択であれば、デコーダ出力ノードＲＳＥＬをデコーダ出力ドライバ回路のための対応するＲＤＥＣ線に結合するものと見なされてもよい。このことは、ＲＤＥＣ線上の電圧の極性が反転していたとしても、セット動作モードおよびリセット動作モードの両方に当てはまる。第２の結合回路は、非選択の場合、デコーダ出力ドライバ回路に結合されたＵＮＲＳＥＬ線にデコーダ出力ノードＲＳＥＬを結合するものとみなされてもよい。同様に、こういったことは、ＵＮＲＳＥＬ線上の電圧の極性がこれらの動作モード間で反転していたとしても、セット動作モードおよびリセット動作モードの両方に当てはまる。最後に、ＲＳＥＬ出力ノードと第２の結合回路との間に結合される第３の結合回路は、セット動作モードにおいてＲＳＥＬ出力が被選択であれば第２の結合回路にわたる電圧を制限し、リセット動作モードにおいて非選択であればＲＳＥＬ出力をＵＮＲＳＥＬ線に駆動するものと見なされてもよい。
【００６９】
所与のデコーダ出力ドライバ回路４５１に結合されたＲＤＥＣ線は、第１の動作モード用の第１の被選択電圧と第２の動作モード用の第２の被選択電圧とを伝えるための第１のバイアスノードと見なされてもよい。たとえば、ＲＤＥＣ線は、セット動作モード中に高い（たとえば７．４ｖの）被選択電圧を伝え、リセット動作モードのために低い（たとえば、０ｖの）被選択電圧を伝える。所与のデコーダ出力ドライバ回路４５１に結合されたＵＮＲＳＥＬ線は、第１の動作モード用の第１の非選択電圧と第２の動作モード用の第２の非選択電圧とを伝えるための第２のバイアスノードと見なされてもよい。たとえば、ＵＮＲＳＥＬ線は、セット動作モード用の低い（たとえば、−０．６ｖの）非選択電圧と、リセット動作モード用の高い（たとえば７ｖの）非選択電圧とを伝える。
【００７０】
セット動作モード中、ノード４０８上で伝えられた保護電圧は、Ｖ３３（たとえば、３．３ボルトの電源電圧）などの中間電圧である。この電圧が、第３の結合回路のＮＭＯＳトランジスタ４５６に結合されるので、トランジスタ４５２および４５３のＢＶＤＳＳよりも大きな電圧がこのようなトランジスタにわたって印加されないように、出力電圧が「分割」されて下げられる。言い換えれば、第３の結合回路に結合された保護電圧４０８は、第２の結合回路にわたって印加される電圧を制限する。セットモード中に、ノード４０９上で伝えられる相補的な保護電圧が高いため（たとえば７．４ボルト）、ＰＭＯＳトランジスタ４５７がオフにされる。（この条件を例示する図１２のドライバ４３０を参照。）
リセット動作モード中、ＰＭＯＳトランジスタ４５７が、保護ノード４０９上で伝えら
れる低電圧（たとえば０ボルト）によってオンにされて、リセットされた高電圧（たとえば、ＵＮＲＳＥＬ線４１２上で伝えられる７ボルト）を完全に非選択ＲＳＥＬ出力へ渡す。（この条件を例示する図１３のドライバ４３８を参照。）図示される回路においては、リセットされた高電圧は、トランジスタのＢＶＤＳＳ以下の大きさに制限され、これにより、第１の結合回路におけるトランジスタ４５４、４５５の破壊を防ぐ。このため、この回路４５０は「片側」保護デコーダ出力ドライバ回路と見なされ得る。というのも、より低い（すなわち第２の）結合回路が、破壊電圧よりも大きな高い被選択出力のために破壊から保護されるが、上方の（すなわち第１の）結合回路が保護されないからである。したがって、リセットされた高電圧は破壊電圧を上回ってはならない。
【００７１】
このドライバ回路４５１の動作は、この図に示される回路およびバイアス条件によって十分に開示されているが、次の２つの図を照らし合わせると正確な動作を完全に認識することがより容易になり得る。図１２は、セット動作モードについて、（図１０に図示のとおり）４つの別個のデコーダ出力ドライバ回路４３０、４３２、４３８および４４０を示し、これらはそれぞれ、被選択ＲＳＥＬ出力、半選択ＲＳＥＬ出力、被選択ＲＤＥＣ線を受取るデコーダ出力ドライバ回路のための非選択ＲＳＥＬ出力、および非選択ＲＤＥＣ線を受取るデコーダ出力ドライバ回路のための被選択ＲＳＥＬ出力に対応している。図１３は、リセット動作モードについての、同じ４つのデコーダ出力ドライバ回路４３０、４３２、４３８および４４０を示す。
【００７２】
ここで図１４を参照し、双極性行デコーダ５００のブロック／概略図は、この発明のいくつかの実施例に従ったデコーダ出力ドライバ回路５０１を含む。このデコーダ出力ドライバ回路５０１は、「両側」保護ドライバ回路と見なされてもよい。この図はまた、セット、リセットおよび読出動作モード用の主要なさまざまなノードについての例示的なバイアス条件を示す。いくつかの差異を以下に記載しているが、このデコーダ回路５００は、図１０のブロック図に示されるものと概ね合致している。このような「両側」保護回路についての根拠は、図１１に示される７ｖよりも大きな８ｖの大きさをもつリセット電圧を示すことによって強調される。
【００７３】
図１１に示される回路トポロジと比べて、このデコーダ出力ドライバ回路５０１は、ＲＤＥＣノード４０４と第１の結合回路（トランジスタ４５４、４５５）との間に配置された（すなわち、ＲＤＥＣノード４０４を中間ノード４６２に結合する）第４の結合回路（トランジスタ４５８、４５９）を含む。図１１において用いられるレベルシフタ回路は、ここでは論理ゲート５０２、５０３に置換えられており、Ｖ３３および接地によって電力供給され得るものであり、バイアス信号４０８および５０４を生成する。ノード４０８、５０４の各々は、セット動作モードおよびリセット動作モードの両方のためにＶ３３または接地にバイアスされる。
【００７４】
所与のデコーダ出力ドライバ回路５０１に結合されたＲＤＥＣ線およびＵＮＲＳＥＬ線は上述のとおりに見なされてもよく、各々は、図１１に示されるのと同じ（所与の動作モード用の）電圧にバイアスされる。第１、第２、および第３の結合回路の各々は、概ね、機能上の意味では上述のとおりに見なされてよいが、但し、ノード４０８、５０４、４１８および４１９上の電圧レベルは、図１１に示されたアナログ信号とはいくらか異なっており、この回路の特定の動作は詳細には異なっている。第４の結合回路は、ＲＳＥＬ出力がリセット動作モードにおいて非選択であれば第１の結合回路にわたる電圧を制限するものとして見なされてもよく、セット動作モードにおいて被選択であればＲＳＥＬ出力をＲＤＥＣノードに結合するためのものとされる。ここで、これらの信号４０８、５０４、４１８および４１９は、切換え機能を保護機能と組合せる（これは、プリデコーダ４６８の出力信号がＮＡＮＤゲート５０２への入力として機能する理由でもある）。たとえば、ノード４１９は、トランジスタ４５３および４５７のゲートに結合され、さらに、トランジ
スタ４５９のゲートにも結合される。トランジスタ４５３および４５７は、オンにされると、ＲＳＥＬ出力をＵＮＲＳＥＬノードに駆動する切換えの機能を果たす。また、トランジスタ４５９は、オンにされると、ＲＳＥＬ出力上の高電圧にさらされないよう第１の結合回路を保護する役割を果たす。
【００７５】
セット動作モード中、Ｖ３３保護電圧は、ノード４０８上でトランジスタ４５６のゲートに伝えられ、これにより、上述と同様に、このような結合回路にわたって現われ得る大きな破壊電圧から最下段の結合回路を保護するよう機能する。（この条件をより詳細に示すために図１５のドライバ４３０を参照。）電源電圧Ｖ３３は、ＲＳＥＬ電圧（たとえば７．４ｖ）およびＵＮＲＳＥＬ電圧（たとえば、−０．６ｖ）に対する好都合な高い中間電圧として機能する。
【００７６】
リセット動作モード中、Ｖ３３保護電圧は、ノード４１９上でＰＭＯＳトランジスタ４５３、４５７のゲートに伝えられる。この電圧は、トランジスタ４５３、４５７をオンにするのに十分に低く、このため、リセットされた高い電圧（たとえば、ＵＮＲＳＥＬ線４１２上で伝えられた８ボルト）を非選択ＲＳＥＬ出力に完全に渡すのに十分である。しかしながら、このＶ３３中間電圧も、第４の結合回路におけるＮＭＯＳトランジスタ４５９に結合される。結果として、最上段の結合回路も、破壊電圧を上回るリセット電圧から保護される。（この条件をより詳細に示すために図１３のドライバ４３８を参照。）したがって、この回路５０１は「両側」保護デコーダ出力ドライバ回路と見なされてもよい。というのも、最下段の結合回路が、破壊電圧よりも大きな高い被選択出力のために破壊から保護され、最上段の結合回路が、破壊電圧よりも大きな高いリセット電圧のために破壊から保護されるからである。
【００７７】
このドライバ回路５０１の動作は、この図に示される回路条件およびバイアス条件によって十分に開示されていると考えられるが、次の２つの図に照らし合せるとこの回路の正確な動作を十分に認識するのが容易になるだろう。図１５は、セット動作モードについて、（図１０に図示のとおり）４つの別個のデコーダ出力ドライバ回路４３０、４３２、４３８および４４０を示し、これらはそれぞれ、被選択ＲＳＥＬ出力、半選択ＲＳＥＬ出力、被選択ＲＤＥＣ線を受取るデコーダ出力ドライバ回路のための非選択ＲＳＥＬ出力、および、非選択ＲＤＥＣ線を受取るデコーダ出力ドライバ回路のための被選択ＲＳＥＬ出力に対応する。図１６は、リセット動作モードについての、４つの同じデコーダ出力ドライバ回路４３０、４３２、４３８および４４０を示す。各々の図において、すべてのノードについてのバイアス電圧が示され、ＲＳＥＬ出力をＲＤＥＣ電圧またはＵＮＲＳＥＬ電圧に駆動する主要トランジスタは、「ＯＮ」であると示されている。これらの図から、これらの８つの状況のいずれの場合にも、トランジスタの両端に印加される電圧が常に破壊電圧よりもはるかに低いことが認識され得る。
【００７８】
図１５および図１６に関する具体的な言及のうち、ＲＤＥＣノードとＲＳＥＬ出力ノードとの間の２つの結合回路は、一方では、ＲＤＥＣ線およびＲＳＥＬ線のそれぞれの電圧が異なるときにこのような結合回路のいずれかにわたる電圧を制限するよう機能する（たとえば、図１５および図１６におけるデコーダ回路構成４３０を参照）。このような場合にはいずれも、中間電圧が、これらの２つの結合回路内における２つのＮＭＯＳトランジスタのうちの１つに与えられて、中間ノード４６２が、ＲＤＥＣ電圧とＲＳＥＬ電圧との間における、好ましくはいくらか中間点に近い電圧にバイアスされる。これにより、各々の結合回路にわたる電圧が、より低い値、好ましくは各々の結合回路内における素子の破壊電圧より小さい値に制限される（というのも、ＲＤＥＣ電圧とＲＳＥＬ電圧との間の差が破壊電圧よりも大きくなるよう企図されているからである）。具体的には、中間電圧は、ＲＤＥＣおよびＲＳＥＬノードに最も近く、より高い電圧を有するＮＭＯＳトランジスタのゲートに結合される。ＲＤＥＣノードとＲＳＥＬ出力ノードとの間におけるこれらの
２つの同じ結合回路は、他方では、ＲＳＥＬ出力ノードをＲＤＥＣ線の電圧に十分に駆動するための経路を、このような経路が（たとえばセットモードにおける）プルアップ経路または（たとえばリセットモードにおける）プルダウン経路であるかどうかに係らず、もたらすよう機能する。
【００７９】
同様に、ＵＮＲＳＥＬノードとＲＳＥＬ出力ノードとの間の２つの結合回路は、一方では、ＵＮＲＳＥＬ線およびＲＳＥＬ線のそれぞれの電圧が異なる場合には、このような結合回路のいずれかにわたる電圧を制限するよう機能する（たとえば、図１５および図１６におけるデコーダ回路構成４３０を参照）。このような場合にはいずれも、これらの２つの結合回路内における２つのＮＭＯＳトランジスタのうちの一方に中間電圧が印加されて、中間ノード４６１が、ＵＮＲＳＥＬ電圧とＲＳＥＬ電圧との間における、好ましくはいくらか中間点に近い電圧にバイアスされる。これにより、各々の結合回路にわたる電圧が、はるかに低い値、好ましくは各々の結合回路内における素子の破壊電圧よりも小さい値に制限される。具体的には、中間電圧は、ＵＮＲＳＥＬおよびＲＳＥＬノードに最も近く、より高い電圧を有するＮＭＯＳトランジスタのゲートに結合される。ＵＮＲＳＥＬノードとＲＳＥＬ出力ノードとの間におけるこれらの２つの同じ結合回路は、他方では、ＲＳＥＬ出力ノードをＵＮＲＳＥＬの電圧に十分に駆動するための経路を、このような経路が（たとえばリセットモードにおける）プルアップ経路または（たとえばセットモードにおける）プルダウン経路であるかどうかに係らず、もたらすよう機能する。
【００８０】
他の動作モードがこの明細書中に記載されるデコーダによって提供され得ることに留意されたい。たとえば、スタンバイモードおよび１つ以上のテストモードは、これらの図に示されるデコーダ出力ドライバ回路ノードの各々の上に適切な電圧を配することによってもたらされてもよい。しかしながら、このような付加的な動作モードは、典型的には、セットモードおよびリセットモードの場合と同様に高い電圧を必要とせず、したがって、ここには記載しない。
【００８１】
ここで図１７を参照し、ブロック図には、有用なマルチヘッド型ワード線デコーダ構成６００が示される。ＸＳＥＬＰ線およびＸＳＥＬＮ線は、ワード線セグメントと垂直に横断し、ＲＳＥＬ行選択線はワード線セグメントと平行に横断する。行デコーダ６０４は複数の復号化ＲＳＥＬ線を生成し、これらのうちの２つが６０６および６０８と表記される。アレイブロック選択デコーダおよびバイアスジェネレータ回路６０２は、それぞれ６２０、６２２、６２４および６２６と表記される４つの復号化ソース選択バスＸＳＥＬＮと、それぞれ６１０、６１２、６１４および６１６と表記される４つの逆方向ソース選択バスＸＳＥＬＰとを生成する。
【００８２】
クワッド（quad）（すなわち、４ヘッド型）ワード線ドライバ回路６３８は４つの別個のワード線ドライバ回路６３０を含み、各々は、それぞれのワード線（たとえばワード線６３６）を関連するＸＳＥＬＮ線に（たとえば、ＲＳＥＬ６０６が被選択であればセットモードで）結合するか、または、関連するＸＳＥＬＰ線に（たとえば、ＲＳＥＬ６０６が非選択であればセットモードで）結合する。上述のように、セット動作モードでは、一方の被選択ＸＳＥＬＮが被選択バイアスレベルを伝え、他方のＸＳＥＬＮ線が非選択バイアスレベルを伝え得る。
【００８３】
同様に、第２のクワッドワード線ドライバ回路が示されるが、これは、４つの別個のワード線ドライバ回路６４０を含み、各々は、それぞれのワード線（たとえばワード線６４６）を関連するＸＳＥＬＮ線または関連するＸＳＥＬＰ線に結合する。同様の復号化構造およびアレイ構成が、Roy E. Scheuerleinによる上述の米国特許第６，８７９，５０５号において、特にその図９に関連付けて開示される。
【００８４】
ここで図１８を参照し、メモリアレイの少なくとも一部にわたり間隔を空けて配置された、図１７に示されるような複数の４ヘッド型ドライバ回路を有するマルチヘッド型ワード線デコーダ７００を表わすブロック図が示される。グローバル行デコーダ６０４は複数の復号化された行選択（ＲＳＥＬ）線を生成し、これらは、ＲＳＥＬ［０］、ＲＳＥＬ［１］、…ＲＳＥＬ［ｎ］と表記されており、そのうちの１つ（たとえば、ＲＳＥＬ［ｉ］）が上述のとおり６０６と表記される。アレイブロック選択デコーダおよびバイアスジェネレータ回路６０２は、マルチヘッド型ワード線ドライバ回路の各々の垂直なグループ７０２のために、４つの復号化ソース選択バスＸＳＥＬＮおよび４つの逆方向ソース選択バスＸＳＥＬＰを生成する。各々のマルチヘッド型ワード線ドライバ回路（たとえば６３８）は、グローバル行デコーダ６０４によって生成されるＲＳＥＬ線のうちの対応する線に応答する。同様の復号化構造およびアレイ構成が、Roy E. Scheuerleinによる上述の米国特許第６，８７９，５０５号において、特にその図１０に関連付けて開示される。
【００８５】
ここで図１９を参照し、セグメント化されたワード線構成を有する有用な三次元メモリアレイを表わす概略図が示される。各々のワード線は、メモリアレイのうち少なくとも１つ、有利には２つ以上のワード線層上における１つ以上のワード線セグメントによって形成される。たとえば、第１のワード線は、メモリアレイの１つのワード線層に配置されたワード線セグメント６６０と、別のワード線層に配置されたワード線セグメント６６２とによって形成される。ワード線セグメント６６０、６６２は垂直な接続部６５８によって接続されて第１のワード線を形成する。垂直な接続部６５８は、さらに、典型的には（たとえば半導体基板内における）別の層に配置されたワード線ドライバ素子６３０、６３２への接続経路をもたらす。グローバル行デコーダ（図示せず）からのＲＳＥＬ出力６０６は、図１７に図示のとおり、時には、ワード線セグメント６６０、６６２を素子６３４を介して復号化ソース選択バス線ＸＳＥＬＮ６２６に結合し、またある時には、ワード線セグメント６６０、６６２を素子６３２を介して復号化逆方向ソース選択バス線ＸＳＥＬＰ６１６に結合する。
【００８６】
同様に図示されるワード線セグメント６６１、６６３は、垂直な接続部６５９によって接続されて第２のワード線を形成し、そして、第２のＲＳＥＬ出力６０８に結合されるワード線ドライバ回路６４２、６４４に接続経路を提供する。この図は例示的なアレイ構成を示しているが、この明細書中に記載されたデコーダ回路で使用できるよう多くの実施例が企図されている。
【００８７】
いくつかの好ましい実施例においては、６ヘッド型ワード線ドライバが利用される。このような６ヘッド型ワード線ドライバ回路に関連付けられる６本のワード線は、上述の米国特許第７，０５４，２１９号に記載されるように、２つの隣接したメモリブロックに共通している。言い換えれば、所与の６ヘッド型ワード線ドライバは、２つの隣接するブロックの各々において６本のワード線を復号化および駆動する。図によって示唆されるように、これらの隣接するブロックは、関連付けられたワード線ドライバの左側および右側にそれぞれあるものと見なされてもよい。しかしながら、好ましい実施例においては、このようなマルチヘッド型ワード線ドライバは、実質的にアレイブロックの下に配置され、ワード線への垂直な接続がブロック間においてなされるのみである。
【００８８】
Luca G. Fasoli他による“Method and Apparatus for Incorporating Block Redundancy in a Memory Array”と題された２００５年３月３１日出願の米国特許出願第１１／０９５，９０７号（現在では、米国特許第７，１４２，４７１号）に記載されるような非ミラー型アレイ（たとえば、ワード線層が１本のビット線層だけに関連付けられる）を有するいくつかの実施例が企図され、その開示全体がここに引用によって援用される。特に、図１５は４つのビット線層を示しており、アレイブロックの上部側および底部側にある１６ヘッド型列デコーダを示す。この図は、単一の１６ヘッド型列デコーダによって上部の
データバスに結合されている４個のビット線層の各々の上にある４本のビット線（４つのＩ／Ｏ層を記載）と、同様に、単一の１６ヘッド型列デコーダによって底部のデータバスに結合されている同じ４個のビット線層の各々の上にある４本のビット線（但し、この記載においては、１６本の被選択ビット線の２つのグループが同じアレイブロック内に配置されている）とを示している。２つのビット線層とワード線層を共有して２つのメモリ面を形成するような他の半ミラー型の実施例が、企図されている。
【００８９】
図２０は、例示的なメモリアレイ３００のブロック図である。デュアル行デコーダ３０２、３０４はアレイの行選択線を生成し、各々は、アレイ３００を横断する。この実施例では、ワード線ドライバ回路（図示せず）はメモリアレイの下に空間的に配置され、個々のメモリアレイブロック（そのうち２個が３０６、３０８と表記される）に交互に、垂直接続（そのうち１つを３１０として示す）によってワード線に接続する。図示のメモリアレイは２個のメモリ「ストライプ」３１８、３２０を含み、さらに４個の列デコーダおよびビット線回路ブロック３１２、３１４、３１５、３１６をそれぞれアレイの上部、上側中央、下側中央、および底部に含む。追加的なストライプを組込んでもよく、各ストライプは１個以上のメモリベイを含み得る。各ブロック内のビット線は２：１にインターリーブされ、列関連の回路のピッチ要件を緩和する。例として、ビット線３２２は上側列回路ブロック３１２に関連付けられ（すなわち上側列回路ブロック３１２によって駆動され、かつ検知され）、ビット線３２４は底部列回路ブロック３１４に関連付けられる。
【００９０】
例示的な実施例においては、メモリアレイ３００は、４つのメモリ面の各々上に形成された受動素子メモリセルの３次元メモリアレイである。このようなメモリセルは、この明細書中で説明するようにトリミング可能な抵抗素子を組込むことが好ましく、アンチヒューズも含み得る。各々の論理ワード線は、４つのワード線層の各々上のワード線セグメントに接続される（各々はそれぞれのメモリ面に関連付けられる）。
【００９１】
メモリアレイ３００の各々のストライプはブロック３０８などの多くのブロックに分割される。被選択メモリアレイブロックにおいては、これらのソース選択バス線ＸＳＥＬＮのうちの１つ（または、逆方向ソース選択バスＸＳＥＬＰ）が復号化され、行バイアス回路によってアクティブバイアス条件に駆動され、残りのバス線（「バイアス線」とも称される）は、非アクティブ条件（すなわち、非選択ワード線に適した電圧）に駆動される。したがって、１本の被選択ＲＳＥＬ線は、好ましくは、被選択メモリブロックにおいて１本のワード線をアクティブに駆動し、被選択ブロックにおける他のＮ−１のワード線を非選択バイアスレベルに駆動する。他の非選択メモリブロックにおいては、ソースおよび逆方向ソースの選択バスの個々のバス線はいずれもアクティブに駆動されず、このため、いずれのワード線もアクティブなＲＳＥＬ線によっては選択されない。代替的には、非選択アレイブロックにおけるソースおよび逆方向ソースの選択バスは、特に順方向モードでは、浮動したままであってもよい。
【００９２】
各々の行選択線は、メモリストライプ全体においてすべてのメモリブロックを横断し、ストライプのブロックの各対の「間に」配置されるそれぞれの４ヘッド型ワード線ドライバを駆動する（さらには２個以上が、各々、第１のブロックおよび最後のブロックの「外側に」それぞれ配置される）。ＲＳＥＬ線は「グローバル行線」としても知られ、ここで言及される行デコーダ出力ノードにも対応し得る。例示的な回路、動作、バイアス条件、浮動条件、読出モードとプログラミングモードとを含む動作モードなどの追加的な詳細が、上記の米国特許第６，８７９，５０５号にさらに記載されており、また、Christopher J. Petti他に付与され、“Transistor Layout Configuration for Tight-Pitched Memory
Array Lines”と題された米国特許第７，０５４，２１９号に記載されており、その開示全体をここに引用によって援用し、さらにRoy E. Scheuerlein他による“Decoding Circuit for Non-Binary Groups of Memory Line Drivers”と題された２００５年６月７日出
願の米国出願番号第１１／１４６，９５２号に記載されており、その開示全体をここに引用によって援用する。
【００９３】
グローバル行線の選択時間を高速化するには、これらのＲＳＥＬ線は、その両端において２個の階層型行選択デコーダ５２０、５２２（「グローバル行デコーダ５２０、５２２」としても知られる）によって駆動されてもよい。各々は、それぞれ、アレイストライプの左側および右側においてアレイの外側に配置される。階層型デコーダ構造を用いることによって、グローバル行デコーダ５２０が小型化され、したがってアレイの効率が向上する。また、逆方向復号化モードは、Kenneth K. So他による２００４年１２月３０日出願の米国出願番号第１１／０２６，４９３号である“Dual-Mode Decoder Circuit, Integrated Circuit Memory Array Incorporating Same, and Related Methods of Operation”にさらに記載され、その開示全体を引用によってここに援用しているように、テスト機能の改善のために便宜的に提供され得る。このような階層型デコーダの例示的な回路は、Luca G. Fasoli他による米国特許出願公開第２００６−０１４６６３９Ａ１号の“Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders”に見出すことができ、その開示全体をここに援用によって引用する。
【００９４】
この明細書中に引用により援用されるいくつかの文脈において、例示的な４ヘッド型デコーダ回路は、４本の「被選択」バイアス線と１本の非選択バイアス線とを含む。このような名前の根拠は、所与のデコーダヘッドへの入力が選択される（すなわちアクティブレベルに駆動される）場合、当該デコーダヘッドがその出力を「被選択」バイアス線に結合させるためである。しかしながら、これは、図示のヘッドの４個すべてが、それぞれの出力を、選択されている出力を反映するレベルに駆動するということを示唆するものではない。なぜなら、被選択バイアス線のうち典型的には１本だけが、被選択出力に適した条件で実際にバイアスされ、残りの３本の被選択バイアス線は非選択出力に適した条件でバイアスされるからである。マルチヘッド型デコーダのためのこれらの「被選択」バイアスはここでは「ソース選択バス」として説明されるが、注記しない限り同様に動作する。いくつかの実施例には、１本の非選択バイアス線ではなく、「逆方向ソース選択バス」である第２のこのようなバスも含まれる。
【００９５】
逆に、マルチヘッド型デコーダの入力ノードが非アクティブまたは非選択であれば、このようなヘッドはすべて、それぞれの出力を、関連する「非選択」バイアス線（または逆方向ソース選択バスのそれぞれのバイアス線）に駆動する。多くの有用な実施例について、このような非選択バイアス線は、マルチヘッド型デコーダのすべてのヘッドによって共有される１本のバイアス線に組合わされてもよい。
【００９６】
このような復号化の付加的な階層型レベルと、復号化されたバス（たとえばＸＳＥＬＮおよびＸＳＥＬＰ）のためのバイアス回路構成と、関連する支持回路とを含む同様のまたは関連するワード線デコーダ構造および技術が、Roy E. ScheuerleinおよびMatthew P. Crowleyによる“Multi-Headed Decoder Structure Utilizing Memory Array Line Driver with Dual Purpose Driver Device”と題された米国特許第６，８５６，５７２号に記載されており、その開示全体をここに引用によって援用し、さらに、Roy E. ScheuerleinおよびMatthew P. Crowleyによる“Tree Decoder Structure Particularly Well-Suited to
Interfacing Array Lines Having Extremely Small Layout Pitch”と題された米国特許第６，８５９，４１０号に記載されており、その開示全体を引用によってここに援用する。
【００９７】
ここで図２１を参照すると、ここに示されるトリプルウェル構造は、いくつかのソース／ドレインノードを、双極性デコーダ出力の実現に必要なバルク基板（たとえばＶＳＳ）
の電位よりも高くしたり低くしたりするのに用いられる。ＰＭＯＳ装置（たとえば、図の右側に示される典型的な装置）は、従来のＮ−ウェル７５６に形成される。ＮＭＯＳ装置（たとえば、図の左側に示される典型的な装置）は、中間の深さのＰ−ウェル７５４が深いＮ−ウェル７５２によって囲まれているトリプルウェル構造に囲まれている。ＰＭＯＳ装置のためのＮ−ウェル７５６はすべて、各々の動作モードにおいて最も正の電圧を共有し、ＮＭＯＳ装置のためのＰ−ウェル７５４はすべて、各々の動作モードにおいて最も負の電圧を共有する。
【００９８】
ここで図２２を参照し、改善されたトリプルウェル構造が示される。ＰＭＯＳ装置は、深いＮ−ウェル８０２に囲まれている。ＮＭＯＳ装置は、中間の深さのＰ−ウェル８０４がＰＭＯＳ装置のために用いられる同じ深さのＮ−ウェル８０２によって囲まれているトリプルウェル構造である。伝送ゲートのレイアウトは、ＰＭＯＳの深いＮ−ウェルとＮＭＯＳのトリプルウェルの深いＮ−ウェルとを合せることによってコンパクトにされる。これが可能となるのは、伝送ゲート回路のＮＭＯＳおよびＰＭＯＳトランジスタのソースおよびドレイン電圧が共通の電圧である（すなわち、デコーダ出力ドライバ回路における各々の結合回路のＮＭＯＳおよびＰＭＯＳトランジスタが並列に接続されている）からである。
【００９９】
上述のとおり、ＰＭＯＳ装置のためのＮ−ウェル８０６はすべて、各動作モードにおいて最も正の電圧を共有し（Ｎ＋領域８１２に結合されている）、ＮＭＯＳ装置のためのＰ−ウェル８０４はすべて、各動作モードにおいて最も負の電圧を共有する（Ｐ＋領域８０８に結合されている）。加えて、デコーダ出力ドライバ回路全体では、Ｎ−ウェル８０６のバイアス電圧で共通の深いＮ−ウェル８０２を使用することができる。この統合された構造により、（図２１に示されるとおり）深いＮ−ウェル７５２からＮ−ウェル７５６までの間隔が制限されなくてすむようになる。
【０１００】
いくつかの実施例において、メモリアレイが基板の「上方に」形成されてもよく、さまざまな回路ブロックがメモリアレイの「下方に」あってもよいことが理解されるはずである。ここで使用される限りにおいて、概ね平坦な特性を有する実際の物理的構造である基板またはメモリアレイブロックの「上方に」または「下方に」あるということは、このような基板またはメモリ面の表面の法線方向に相対的である。
【０１０１】
リセットプログラミングを用いる場合、各メモリセルは、「セット」動作モードによって低抵抗状態に戻され、順方向バイアスを一度に１ビット、または１ページのデータにおける多数ビット、または消去ブロックに印加することで新たなデータを書換えるかまたはビットのグループを消去するのに使用され得る。高性能消去は、１ブロックにおいて複数のビット線および／または複数のワード線を選択し、セルを低抵抗に設定することによって行われ得る。ビット線ドライバ経路における電流制限回路は、共通ワード線に流れる合計電流を制限する。選択されるメモリセル技術と、セット電流およびリセット電流の相対的な大きさと、Ｕセルリーク電流の大きさとに依存して、リセット（すなわちプログラミング）の場合よりも少ないブロックがセットまたは消去動作に選択され得る。
【０１０２】
抵抗材料の１つの選択肢として、ダイオードを形成するポリシリコン材料が挙げられる。アンチヒューズ（「ＡＦ」）はポリシリコンダイオードと直列にすることができ、アンチヒューズは、製造中の初期化ステップにおけるプログラミングイベントの前に投入される。アンチヒューズは、セット時にセルが通す最大電流を制限するよう機能する。
【０１０３】
上述のさまざまな実施例について、多くの種類のメモリセルを逆方向バイアスを用いてプログラミングすることができる（たとえば上述のリセットモード）。このようなセルは、金属酸化物（たとえば遷移金属酸化物）とダイオードとを有する受動素子セルを含む。
他の適切なセルは、ダイオード選択素子を用いて低いＲ状態と高いＲ状態との間でプログラミングされる抵抗材料を有するものを含む。プログラミング可能な金属被覆（metallization）接続、ＧＳＴ材料などの位相変化レジスタ、有機材料可変レジスタ、複合金属酸化物、カーボンポリマー膜、カーボンナノチューブ抵抗器、ドーピングされたカルコゲナイドガラス、および、可動原子を含むショットキーバリアダイオードが例に含まれ、抵抗を変化させる。選択される抵抗材料は、１回プログラミング可能（ＯＴＰ）メモリセルまたは多数回書込型メモリセルをもたらし得る。また、逆方向バイアス応力によって変更された伝導性を有するポリシリコンダイオードを採用することができる。
【０１０４】
有用な２端子メモリセルが、引用によりこの明細書中に援用されている以下の文献において説明される。すなわち、（ｉ）Pirovano他、“Electronic Switching in Phase-Change Memories”（IEEE Transactions on Electronic Devices, Vol. 51, No. 3）２００３年３月；（ｉｉ）Baek他、“Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application”（IEEE International Electron Devices Meeting）２００５年；（ｉｉｉ）Baek他、“Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses”（IEEE International Electron Devices Meeting）２００４年；および、（ｉｖ）Hwang他、“Writing Current Reduction for High-Density Phase-Change RAM”（IEEE International Electron Devices Meeting）２００３年、である。付加的な詳細が、米国特許第６，８９１，７４８号において記載されており、引用によりこの明細書中に援用されている。
【０１０５】
逆方向リセット動作に有用なメモリセルが、Brad Herner他に付与された“High-Density Three-Dimensional Memory Cell”と題された米国特許第６，９５２，０３０号、および、Tanmay Kumar他による“Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance”と題された２００５年９月２８日出願の米国出願番号第１１／２３７，１６７号に記載されている。適切な金属酸化物メモリセルは、S. Brad Hernerによる“Multilevel Nonvolatile Memory Cell Comprising a Resistivity-Swicthing Oxide or Nitride and an Antifuse”と題された２００６年３月３１日出願の米国出願番号第１１／３９４，９０３号に示されている。複数の抵抗状態をもたらし得る、位相変化材料を用いた適切なメモリセルが、Roy E. Scheuerlein他による“Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase Change Material in Series”と題された米国特許出願公開第２００５−０１５８９５０号に示されている。これらの上記の開示の各々の全体をここに引用によって援用する。遷移金属酸化物（たとえばコバルトを有するものを含む）を有する他の例示的なメモリセル、および、操向素子自体のポリシリコン材料が切換可能な抵抗材料を含む例示的なセルが、下記のＭＡ−１６３−１出願に記載されている。
【０１０６】
また、S. Brad Herner他による“Rewritable Memory Cell Comprising a Diode and a Resistance Switching Material”と題された２００５年５月９日出願の米国出願番号第１１／１２５，９３９号は、酸化ニッケルなどの酸化物と直列にダイオードを組込んだ有用な書換え可能メモリセルを開示しており、メモリセルの抵抗は、低抵抗状態から高抵抗状態に、かつ高抵抗状態から低抵抗状態に、繰返し切換えられ得る。S. Brad Herner他による“Nonvolatile Memory Cell Comprising a Diode and a Resistance Switching Material”と題された２００６年３月３１日出願の米国出願番号第１１／３９５，９９５号は、順方向バイアスを用いて設定され、逆方向バイアスを用いてリセットされるＯＴＰマルチレベルメモリセルを開示している。これらの上記の開示の各々の全体をここに引用によって援用する。
【０１０７】
ここに記載した実施例のうちの多くにおいては、データ経路におけるそれぞれのバス線
上に与えられる正確なバイアス条件は個別に制御可能である。セットドライバおよびリセットドライバの各々についての具体的な電圧および電流設定は、データ経路の各ビットについて調整することができる。その結果、３つ以上の状態を有する特定のメモリセル（すなわち「マルチレベル」メモリセル）が、この明細書中に記載される構造の多くで使用されることが企図される。例示的なマルチレベルメモリセルは、Tanmay Kumar他による“Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance”と題され、その開示の全体が引用によりこの明細書中に援用されている２００５年９月２８日出願の米国出願番号第１１／２３７，１６７号と、下記のＭＡ−１６３−１出願とに記載されている。
【０１０８】
本発明を実施する際に有用であり得る例示的な受動素子メモリセルおよび関連する不揮発性メモリ構造が以下の文献に記載されており、その各々の全体をここに引用によって援用する。
【０１０９】
Mark G. Johnson他に付与された“Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication”と題された米国特許第６，０３４，８８２号；
N. Johan Knall他に付与された“Three Dimensional Memory Array and Method of Fabrication”と題された米国特許第６，４２０，２１５号；
Mark Johnson他に付与された“Vertically-Stacked, Field Programmable, Nonvolatile Memory and Method of Fabrication”と題された米国特許第６，５２５，９５３号；
Michael Vyvoda他に付与された“Digital Memory Method and System for Storing Multiple-Bit Digital Data”と題された米国特許第６，４９０，２１８号；
Michael Vyvoda他に付与された“Electrically Isolated Pillars in Active Devices ”と題された米国特許第６，９５２，０４３号；および
S. Brad Hernere他による“Nonvolatile Memory Cell Without a Dielectric AntifuseHaving High-and Low-Impedance States”と題された米国特許出願公開第ＵＳ２００５−００５２９１５号。
【０１１０】
各々が２００６年７月３１日に出願された以下の出願は、本発明を実施する際に有用であり得るメモリセル構造、回路、システムおよび方法を記載しており、各々の全体をここに引用によって援用する。
【０１１１】
Roy ScheuerleinおよびTanmay Kumarによる“Multi-Use Memory Cell and Memory Array”と題された米国出願番号第１１／４９６，９８５号、現在では米国特許出願公開第２００７／００６９２７６（“１０５１９−１４１”出願）；
Roy ScheuerleinおよびTanmay Kumarによる“Method for Using a Multi-Use Memory Cell and Memory Array”と題された米国出願番号第１１／４９６，９８４号、現在では米国特許出願公開第２００７／００７０６９０号（“１０５１９−１５０”出願）；
Roy Scheuerleinによる“Mixed-Use Memory Array”と題された米国出願番号第１１／４９６，８７４号、（“１０５１９−１４２”出願）；
Roy Scheuerleinによる“Method for Using a Mixed-Use Memory Array”と題された米国出願番号第１１／４９６，９８３号（“１０５１９−１５１”出願）；
Roy ScheuerleinおよびChristopher Pettiによる“Mixed-Use Memory Array With Different Data States”と題された米国出願番号第１１／４９６，８７０号（“１０５１９−１４９”出願）；
Roy ScheuerleinおよびChristopher Pettiによる“Method for Using a Mixed-Use Memory Array With Different Data States”と題された米国出願番号第１１／４９７，０２１号（“１０５１９−１５２”出願）；
Roy Scheuerleinによる“Controlled Pulse Operations in Non-Volatile Memory”と題された米国出願番号第１１／４６１，３９３号（“ＳＡＮＤ−０１１１４ＵＳ０”出願
）；
Roy Scheuerleinによる“Systems for Controlled Pulse Operations in Non-Volatile
Memory”と題された米国出願番号第１１／４６１，３９９号（“ＳＡＮＤ−０１１１４ＵＳ１”出願）；
Roy ScheuerleinおよびChristopher J. Pettiによる“High Bandwidth One-Time Field-Programmable Memory”と題された米国出願番号第１１／４６１，４１０号（“ＳＡＮＤ−０１１１５ＵＳ０”出願）；
Roy ScheuerleinおよびChristopher J. Pettiによる“Systems for High Bandwidth One-Time Field-Programmable Memory”と題された米国出願番号第１１／４６１，４１９号（“ＳＡＮＤ−０１１１５ＵＳ１”出願）；
Roy ScheuerleinおよびTanmay Kumarによる“Reverse Bias Trim Operations in Non-Volatile Memory”と題された米国出願番号第１１／４６１，４２４号（“ＳＡＮＤ−０１１１７ＵＳ０”出願）；
Roy ScheuerleinおよびTanmay Kumarによる“Systems for Reverse Bias Trim Operations in Non-Volatile Memory”と題された米国出願番号第１１／４６１，４３１号（“ＳＡＮＤ−０１１１７ＵＳ１”出願）；
Tanmay Kumar, S. Brad Herner, Roy E. ScheuerleinおよびChristopher J. Pettiによる“Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance”と題された米国出願番号第１１／４９６，９８６号、現在では米国特許出願公開第２００７／００７２３６０（“ＭＡ−１６３−１”出願）；
Luca G. Fasoli, Christopher J. PettiおよびRoy E. Scheuerleinによる“Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders”と題された米国出願番号第１１／４６１，３３９号（“０２３−００４８”出願）；
Luca G. Fasoli, Christopher J. PettiおよびRoy E. Scheuerleinによる“Method for
Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders”と題された米国出願番号第１１／４６１，３６４号（“０２３−００５４”出願）；
Roy E. Scheuerlein, Tyler ThorpおよびLuca G. Fasoliによる“Apparatus for Reading a Multi-Level Passive Element Memory Cell Array”と題された米国出願番号第１１／４６１，３４３号（“０２３−００４９”出願）；
Roy E. Scheuerlein, Tyler ThorpおよびLuca G. Fasoliによる“Method for Reading a Multi-Level Passive Element Memory Cell Array”と題された米国出願番号第１１／４６１，３６７号（“０２３−００５５”出願）；
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Dual Date-Dependent Busses for Coupling Read/Write Circuits to a Memory Array”と題された米国出願番号第１１／４６１，３５２号（“０２３−００５１”出願）；
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array”と題された米国出願番号第１１／４６１，３６９号（“０２３−００５６”出願）；
Roy E. Scheuerlein, Luca G. FasoliおよびChristopher J. Pettiによる“Memory Array Incorporating Two Data Busses for Memory Array Block Selection”と題された米国出願番号第１１／４６１，３５９号（“０２３−００５２”出願）；
Roy E. Scheuerlein, Luca G. FasoliおよびChristopher J. Pettiによる“Method for
Using Two Data Busses for Memory Array Block Selection”と題された米国出願番号第１１／４６１，３７２号（“０２３−００５７”出願）；
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Hierarchical Bit Line Bias Bus for Block Selecttable Memory Array”と題された米国出願番号第１１／４６１，３６２号（“０２３−００５３”出願）；および
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array”と題された米国出願番号第１１／４６１，３７６号（“０２３−００５８”出願）。
【０１１２】
理解されるように、ここに示した具体的な実施例は、具体的な数値例、たとえば復号化出力の数、デコーダヘッドの数、バス線の数、データバスの数、メモリベイ内のアレイブロックの数、およびメモリストライプの数との関連において記載した。この開示の教示を用いて、他の設計目的に合致する他の変形例が実現され得る。明確にするために、ここに記載した実現例の慣行的な特徴のすべてを図示および説明しているわけではない。
【０１１３】
大部分のメモリアレイは、比較的高い度合いの均一性を有するように設計される。たとえば、通常はどのビット線も同数のメモリセルを含む。別の例として、復号化回路を簡素化および効率的にするために、ビット線、ワード線、アレイブロックおよびメモリ面の数は数字の２の整数累乗（すなわち２N）であることが多い。しかし、本発明の実施例のいずれかにも、このような規則性または一貫性は必ずしも必要ではない。たとえば、異なる層上のワード線セグメントは異なる数のメモリセルを含んでもよく、メモリアレイは３つのメモリ面を含んでもよく、第１のアレイブロックおよび最後のアレイブロック内のワード線セグメントはメモリセルの数またはビット線構造が異なっていてもよく、メモリアレイ設計の通常の一貫性に、多くの他の不規則な変形のいずれかを加えてもよい。このような通常の規則性は、たとえここに記載した実施例に示されていたとしても、請求項に明確に記載していない限りは、いずれの請求項の趣旨にも含まれない。
【０１１４】
上部、左、底部、および右という呼称は、メモリアレイの四方について好都合に説明するための用語に過ぎないと認識されるべきである。あるブロックについてのワード線セグメントは、水平に配向されたワード線セグメントの互いに噛合わされた２つのグループとして実現され、あるブロックについてのビット線は、垂直に配向されたビット線の互いに噛合わされた２つのグループとして実現され得る。ワード線またはビット線の各それぞれのグループは、アレイの四辺のうちの１つにおけるそれぞれのデコーダ／ドライバ回路およびそれぞれの検知回路によって機能され得る。
【０１１５】
ここで用いられる限りにおいて、ワード線（たとえばワード線セグメントを含む）およびビット線は、通常、直交するアレイ線を表わしており、一般に、少なくとも読出動作中にワード線が駆動され、ビット線が感知されるといった当該技術の一般的な前提に従う。さらに、ここで用いられる限りにおいて、「グローバル線」（たとえばグローバル選択線）は２つ以上のメモリブロックにわたるアレイ線であるが、このようなグローバル線がメモリアレイ全体にわたって、または実質的に集積回路全体にわたって横断するはずであることを示唆する特定の推論が導き出されるべきではない。
【０１１６】
上述のいくつかの実施例では複数の復号化ＲＤＥＣ線が利用されているが、この発明が１本のＲＤＥＣ線しか用いない実施例で有用であることが認識されるはずである。加えて、記載された実施例の電圧極性「デュアル（ｄｕａｌｓ）」も具体的に企図されている。たとえば、ここに示されたものを反転させた電源を有する他の回路、および／または反転した極性を備えたさまざまなノード有する他の回路が用いられてもよい。ここで用いられる限りにおいて、結合とは直接的および間接的な（すなわち介在する構造またはノードを介した）両方の結合を含んでいる。さらに、ここで用いられる限りにおいて、特に破壊電圧の文脈においては、第１の電圧は、第２の電圧の多くとも７５％であるか、または第２の電圧よりも低い少なくとも２ボルトであるが、「実質的に」第２の電圧「よりも低い」ものであると見なされてもよい。ここで用いられる限りにおいて、「バイアスノード」は電圧を伝えるノードである。例としては、電源ノード、接地ノード、デコーダ回路の出力、電圧基準ジェネレータの出力などを含むがこれらに限定されない。
【０１１７】
ここで用いられる限りにおいて、「被選択」線、たとえばアレイブロック内の被選択ビット線は、マルチヘッド型デコーダ回路によって同時に選択されるこのようなビット線に対応し、各々が、対応するバス線に結合される。このようなビット線は、所与の読出、プログラミング、セット、リセットまたは消去動作を実際に行なうためにデータまたはＩ／Ｏ回路によって選択されても選択されなくてもよい。たとえば、１６ヘッド列デコーダが１６本のビット線を同時に「選択」し、所与のバス（たとえばＳＥＬＮバス）に結合させる場合、この１６本のビット線のグループのうちの０本のビット線、１本のビット線、２本以上のビット線、またはすべてのビット線が所与の動作モードに適した被選択バイアス条件を実際に受取り、残りのビット線は非選択バイアス条件を受取り得ることが企図されている。このようなバスは「データ依存型」バスであると説明され得る。他の実施例では、所与のバスに沿って伝えられるこのような「被選択」バイアス条件は、たとえば２個の同時選択メモリセルが異なるデータ状態にプログラミングされる場合のように２つ以上存在し得る。
【０１１８】
ここで用いられる限りにおいて、「プルアップ」回路経路は、ノードをより高い電圧レベルに駆動するための回路を指している。同様に、「プルダウン」回路経路は、ノードをより低い電圧レベルに駆動するための回路を指している。このような「プルアップ」回路経路は、上方の結合回路または下方の結合回路に存在し得る。言い換えれば、所与のノード上に通されている結合回路は、必ずしもプルアップ回路ではない（但し、いくつかの動作モードの場合にはそうであり得る）。
【０１１９】
ここで用いられる限りにおいて、ＶＷＷ電圧は、文脈において特に必要とされない限り、デコーダおよびアレイ線ドライバにおいて用いられる最も高い（すなわち、最も正の）電圧であり、さまざまな動作モード用に大きさが異なり得る。このようなＶＷＷ電圧は、典型的にはチャージポンプ回路によって生成されるものと予想される。ＶＮＮ電圧は、文脈において特に必要とされない限り、デコーダおよびアレイ線ドライバにおいて用いられる最も低い（すなわち、最も負の）電圧であり、さまざまな動作モード用に大きさが異なり得る。このようなＶＷＷ電圧は、少なくともいくつかの動作モードの場合には、典型的にはチャージポンプ回路によって生成されるものと予想され、他の動作モード中には電源ノード（たとえばＶＳＳ）に接続されてもよい。
【０１２０】
ここで用いられる限りにおいて、受動素子メモリアレイは複数の２端子メモリセルを含み、各々は関連付けられたＸ線（たとえばワード線）と関連付けられたＹ線（たとえばビット線）との間に接続される。このようなメモリアレイは二次元（平面）アレイであり得るか、またはメモリセルの２つ以上の面を有する三次元アレイであり得る。このような各メモリセルは、逆方向（すなわちカソードからアノード）における電流が順方向における電流よりも小さいという非直線伝導性を有する。受動素子メモリアレイは、１回プログラミング可能（すなわち１回書込型）メモリアレイ、または読出／書込（すなわち複数回書込型）メモリアレイであり得る。このような受動素子メモリセルは、電流をある方向に向ける電流操向素子と、その状態を変化させることのできる他の構成要素（たとえばヒューズ、アンチヒューズ、キャパシタ、抵抗素子等）とを有するものと一般に見なされ得る。メモリ素子のプログラミング状態は、メモリ素子が選択されたときに電流の流れまたは電圧降下を検知することによって読出すことができる。
【０１２１】
明細書中における第１、第２、第３などの要素についての名称は、必ずしも、関連する同じ番号を付けられた要素を用いてクレームをそのように解釈することを求めるものではない。このような関連した番号付けの一致は偶然のものと解釈されるべきであり、調整によるものではない。
【０１２２】
さまざまな図におけるさまざまなアレイ線の方向性は、アレイにおける交線の２つのグループの説明を簡単にするのに好都合であるに過ぎない。ここで用いられる限りにおいて、集積回路メモリアレイは、共に、またはごく近接して実装された２個以上の集積回路装置ではなく、モノリシック集積回路構造である。
【０１２３】
この明細書中のブロック図は、ブロック同士を接続する１個のノードの用語を用いて説明され得る。しかし文脈によって必要であれば、このような「ノード」は、実際には差分信号を伝えるための１対のノードを表わし得るか、または、いくつかの関連信号を搬送するための、もしくはデジタルワードを構成する複数の信号もしくは他のマルチビット信号を搬送するための複数の別個の配線（たとえばバス）を表わし得る。
【０１２４】
この明細書中に記載された回路および構造は、他の周知の回路および半導体製造手法と共にここに記載された技術を用いて形成され得ると考えられる。
【０１２５】
メモリシステムは、データ記憶装置を備える少なくとも１つのメモリ素子を含むシステムと見なされてもよい。メモリシステム（すなわちメモリカード）は、一般に、さまざまな電子製品で使用されるデジタルデータを格納するのに用いられる。メモリシステムは、多くの場合、電子装置から取外し可能であるので、格納されたデジタルデータが携帯可能となる。本発明に従ったメモリシステムは、フォームファクタが比較的小さくてもよく、データを取得した電子製品のためにデジタルデータを格納するのに用いることができる。当該電子製品には、たとえば、カメラ、ハンドヘルドまたはノートブック型コンピュータ、ネットワークカード、ネットワーク機器、セットトップボックス、ハンドヘルド型または他の小型のメディア（たとえばオーディオ）プレーヤ／レコーダ（たとえばＭＰ３装置）、携帯情報端末、携帯電話、および医療用モニタなどが挙げられる。上述の実施例は、メモリシステムを含む電子システムに有利に組込まれ得る。
【０１２６】
回路および物理的構造を大まかに仮定したが、現代の半導体設計および製造においては、物理的構造および回路は、その後の設計、テストまたは製造段階での使用に適したコンピュータ読取可能な記述形態と、その結果得られる製造された半導体集積回路とにおいて具現化され得る。したがって、従来の回路または構造に向けられた請求項は、媒体に包含されるにせよ、対応する回路および／または構造の製造、テストまたは設計の改善を可能にするべく適切な読取機能と組合せられるにせよ、その固有の文言と一致して、コンピュータ読取可能な符号化およびその図示に基づいて解釈され得る。発明は、回路、そのような回路を含むパッケージングされたモジュール、そのような回路および／またはモジュールおよび／または他のメモリデバイスを利用したシステム、関連する動作方法、そのような回路を作製するための関連方法、そのような回路および方法のコンピュータ読取可能媒体の符号化を含むよう企図されており、すべてがここに記載され、添付の特許請求の範囲に規定されている。ここで用いられる限りにおいて、コンピュータ読取可能媒体は、少なくともディスク、テープ、もしくは他の磁気、光学、半導体（たとえばフラッシュメモリカード、ＲＯＭ）もしくは電子媒体およびネットワーク、ワイヤライン、ワイヤレスまたは他の通信媒体を含む。回路の符号化は、回路概略情報、物理的レイアウト情報、行動シミュレーション情報を含み、および／または回路が表わされ得るもしくは通信され得るいずれかの他の符号化を含み得る。
【０１２７】
上記の詳細説明は、本発明の多くの可能な実現例のうちほんのいくつかについて記載したものである。このため、この詳細な説明は例示を目的とし、限定的なものではない。発明の範囲および精神から逸脱することなく、ここに記載された説明に基づいて、ここに開示された実施例の変形および変更が行なわれ得る。本発明の範囲を規定するよう意図されているのは、すべての均等物を含む添付の特許請求の範囲のみである。さらに、上述の実施例は、単独で、かつさまざまな組合せで使用されるよう具体的に企図されている。した
がって、ここに記載されていない他の実施例、変形例および改善例は、発明の範囲から必ずしも除外されるわけではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成21年9月10日(2009.9.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
このドライバ回路４５１の動作は、この図に示される回路およびバイアス条件によって十分に開示されているが、次の２つの図を照らし合わせると正確な動作を完全に認識することがより容易になり得る。図１２は、セット動作モードについて、（図１０に図示のとおり）４つの別個のデコーダ出力ドライバ回路４３０、４３２、４３８および４４０を示し、これらはそれぞれ、被選択ＲＳＥＬ出力、半選択ＲＳＥＬ出力、被選択ＲＤＥＣ線を受取るデコーダ出力ドライバ回路のための非選択ＲＳＥＬ出力、および非選択ＲＤＥＣ線を受取るデコーダ出力ドライバ回路のための非選択ＲＳＥＬ出力に対応している。図１３は、リセット動作モードについての、同じ４つのデコーダ出力ドライバ回路４３０、４３２、４３８および４４０を示す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
このドライバ回路５０１の動作は、この図に示される回路条件およびバイアス条件によって十分に開示されていると考えられるが、次の２つの図に照らし合せるとこの回路の正確な動作を十分に認識するのが容易になるだろう。図１５は、セット動作モードについて、（図１０に図示のとおり）４つの別個のデコーダ出力ドライバ回路４３０、４３２、４３８および４４０を示し、これらはそれぞれ、被選択ＲＳＥＬ出力、半選択ＲＳＥＬ出力、被選択ＲＤＥＣ線を受取るデコーダ出力ドライバ回路のための非選択ＲＳＥＬ出力、および、非選択ＲＤＥＣ線を受取るデコーダ出力ドライバ回路のための非選択ＲＳＥＬ出力に対応する。図１６は、リセット動作モードについての、４つの同じデコーダ出力ドライバ回路４３０、４３２、４３８および４４０を示す。各々の図において、すべてのノードについてのバイアス電圧が示され、ＲＳＥＬ出力をＲＤＥＣ電圧またはＵＮＲＳＥＬ電圧に駆動する主要トランジスタは、「ＯＮ」であると示されている。これらの図から、これらの８つの状況のいずれの場合にも、トランジスタの両端に印加される電圧が常に破壊電圧よりもはるかに低いことが認識され得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
上記の詳細な説明は、本発明の多くの可能な実現例のうちほんのいくつかについて記載したものである。このため、この詳細な説明は例示を目的とし、限定的なものではない。発明の範囲および精神から逸脱することなく、ここに記載された説明に基づいて、ここに開示された実施例の変形および変更が行なわれ得る。本発明の範囲を規定するよう意図されているのは、すべての均等物を含む添付の特許請求の範囲のみである。さらに、上述の実施例は、単独で、かつさまざまな組合せで使用されるよう具体的に企図されている。したがって、ここに記載されていない他の実施例、変形例および改善例は、発明の範囲から必ずしも除外されるわけではない。
【国際調査報告】
2010515200.tif 000025
2010515200.tif 000026
2010515200.tif 000027