(57)【要約】  アナログ−ディジタル回路（１００）は、片側で入力電圧（１０１）へスイッチング可能（１０２）に接続された第１のキャパシタ（１０３）と、少なくとも１つの逐次近似回路（１０４）と、第１のキャパシタ（１０３）と基準電圧（１０９）との差を示す符号を出力する比較器（１０８）と、比較器の出力を制御信号及びディジタル出力信号に変換する制御ブロック（１１０）とを備える。逐次近似回路は第２の容量構造（１０６）を備え、第２の容量構造（１０６）は、第２の容量構造（１０６）をプリチャージするプリチャージ回路（１０７）へスイッチング可能に接続され、これにより、第２の容量構造（１０６）は電荷複製回路（１０５）を介して第１のキャパシタ（１０３）に並列接続される。制御信号は、電荷複製回路（１０５）を制御するため（１１２）及びプリチャージ回路（１０７）を制御するため（１１３）の信号から構成される。
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【特許請求の範囲】
【請求項１】
アナログ−ディジタル変換回路（１００）であって、
片側において、入力電圧（１０１）へスイッチング可能（１０２）に接続されるように構成された第１のキャパシタ（１０３）と、
第２の容量構造（１０６）を備える少なくとも１つの逐次近似回路（１０４）とを備え、上記第２の容量構造（１０６）は、上記第２の容量構造（１０６）をプリチャージするように構成されたプリチャージ回路（１０７）へスイッチング可能に接続され、これにより、上記第２の容量構造（１０６）は電荷複製回路（１０５）を介して上記第１のキャパシタ（１０３）に並列接続され、
上記第１のキャパシタ（１０３）上の電圧と基準電圧（１０９）との差を示す符号を出力するように構成された比較器（１０８）と、
上記比較器の出力を、上記電荷複製回路（１０５）を制御する（１１２）ための及び上記プリチャージ回路（１０７）を制御する（１１３）ための信号に変換するとともに、ディジタル出力信号（１１１）に変換するように構成された制御ブロック（１１０）とを備えたアナログ−ディジタル変換回路（１００）。
【請求項２】
上記電荷複製回路（１０５）はスイッチであることを特徴とする請求項１記載の回路。
【請求項３】
上記制御ブロック（１１０）はさらに、上記ディジタル出力信号を格納するためのレジスタで構成されることを特徴とする請求項１又は２記載の回路。
【請求項４】
上記入力電圧（１０１）は差動電圧であることを特徴とする請求項１から３のうちのいずれか１つに記載の回路。
【請求項５】
上記比較器（１０８）は、上記第１のキャパシタ（１０３）上の差動電圧を示す符号を出力するように構成されたことを特徴とする請求項４記載の回路。
【請求項６】
スイッチング可能に並列接続された複数の上記逐次近似回路を備える請求項１から５のうちのいずれか１つに記載の回路。
【請求項７】
上記制御ブロック（１１０）は、上記比較器の出力を、上記電荷複製回路を逐次的に制御する（１１２）ための及び上記複数の逐次近似回路における上記プリチャージ回路を制御する（１１３）ための上記信号に逐次的に変換するとともに、上記ディジタル出力信号（１１１）に逐次的に変換するように構成されたことを特徴とする請求項６記載の回路。
【請求項８】
上記制御ブロック（１１０）はさらに、上記ディジタル出力信号（１１１）を逐次的に格納するためのレジスタで構成されることを特徴とする請求項６又は７記載の回路。
【請求項９】
上記制御ブロック（１１０）は、上記スイッチを制御する信号を生成するためのクロック（５１２）上で動作するように構成されたことを特徴とする請求項１から８のうちのいずれか１つに記載の回路。
【請求項１０】
上記制御ブロック（１１０）は、ディジタルコントローラによりクロックされて非同期的に動作するように構成されたことを特徴とする請求項１から８のうちのいずれか１つに記載の回路。
【請求項１１】
上記プリチャージ回路はさらに、上記プリチャージ回路を制御するための電流源（６０３）を備えたことを特徴とする請求項１から１０のうちのいずれか１つに記載の回路。
【請求項１２】
サンプル及びホールド回路（５０１）をさらに備える請求項１から１１のうちのいずれか１つに記載の回路。
【請求項１３】
上記サンプル及びホールド回路は、上記入力電圧及び上記第１のキャパシタとスイッチング可能に並列接続された第３のキャパシタで構成されたことを特徴とする請求項１２記載の回路。
【請求項１４】
上記サンプル回路はさらに、サンプリング動作を制御するための電流源（７０１）を備えたことを特徴とする請求項１２又は１３記載の回路。
【請求項１５】
請求項１から１４のうちのいずれか１つに記載の回路を備えるＩＣ。
【請求項１６】
アナログ信号をディジタル信号に変換するための方法であって、
ａ）第１のキャパシタ（１０３）を入力電圧（１０１）へ接続することによって上記第１のキャパシタ（１０３）を充電するステップと、
ｂ）第２の容量構造（１０４）を充電するステップと、
ｃ）上記第１のキャパシタ（１０３）上の電圧と基準電圧（１０９）との差を比較するステップと、
ｄ）上記比較するステップの結果に依存して、上記第１のキャパシタ（１０３）と上記第２の容量構造（１０４）との間で選択的に電荷共有するステップと、
ｅ）上記比較するステップの結果に依存して、ディジタル出力信号（１１１）を生成するステップとを含む方法。
【請求項１７】
上記選択的に電荷共有するステップは、上記第１のキャパシタ（１０３）と上記第２の容量構造（１０４）との間に並列接続される電荷複製回路（１０５）を閉じるステップを含む請求項１６記載の方法。
【請求項１８】
上記ディジタル出力信号（１１１）をレジスタに格納するステップをさらに含む請求項１６又は１７記載の方法。
【請求項１９】
上記第１のキャパシタ（１０３）を充電することは、上記第１のキャパシタ（１０３）を差動入力まで充電するステップを含む請求項１６から１８のうちのいずれか１つに記載の方法。
【請求項２０】
上記比較することは、差動電圧を比較するステップを含む請求項１９記載の方法。
【請求項２１】
上記入力電圧（１０１）をディジタル出力信号（１１１）によって逐次近似するステップをさらに含む請求項１６から２０のうちのいずれか１つに記載の方法であって、上記逐次近似するステップは、
ａ）連続するキャパシタ（２０３）を充電するステップと、
ｂ）上記連続するキャパシタ（２０３）上の電圧と基準電圧（１０９）との差を比較するステップと、
ｃ）上記比較するステップの結果に依存して、上記第１のキャパシタ（１０３）と上記連続するキャパシタ（２０３）との間で選択的に電荷共有するステップと、
ｄ）上記比較するステップの結果に依存して、ディジタル出力信号（１１１）を生成するステップとを逐次的に行うことを含む方法。
【請求項２２】
上記逐次近似するステップはさらに、上記ディジタル出力をレジスタに逐次的に格納するステップを含む請求項２１記載の方法。
【請求項２３】
上記第２の容量構造を充電するステップはさらに、上記第２の容量構造を、制御可能な電流源（６０３）で制御可能に充電するステップを含む請求項１６から２２のうちのいずれか１つに記載の方法。
【請求項２４】
上記入力電圧のサンプリング及び保持を行うステップをさらに含む請求項１６から２３のうちのいずれか１つに記載の方法。
【請求項２５】
上記サンプリング及び保持を行うステップは、
ａ）上記第１のキャパシタ（１０３）を入力電圧（１０１）へ接続することによって上記第１のキャパシタ（１０３）を充電するステップと、
ｂ）上記第１のキャパシタと第３のキャパシタとの間で電荷共有するステップとを含む請求項２４記載の方法。
【請求項２６】
上記サンプリングを行うステップはさらに、上記入力電圧を、制御可能な電流源（７０１）を介して制御可能にサンプリングするステップを含む請求項２４又は２５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子システムの分野に関し、より具体的には、アナログ信号をディジタル信号に変換するための方法とシステムに関する。
【背景技術】
【０００２】
アナログ−ディジタル変換器（ＡＤＣ）は、ディジタル信号処理にとって確実に必須の構成要素である。大部分の信号は元来アナログであり、その後のディジタル信号処理のためにディジタルフォーマットに変換されなければならない。例えば、マルチモードトランシーバシステムでは、また同様に、携帯用／バッテリ駆動の機器、産業用制御装置及びデータ／信号捕捉等の多くの他のアプリケーションでは、アナログ−ディジタル変換器（ＡＤＣ）は電力消費量割り当て設計のうちの重要な部分であり、システムレベルで最適化される（アナログベースバンド信号処理及びＡＤＣ速度及び分解能との最適な組み合わせを決定することによる）とともに、最良の性能指数（Figure of Merit：ＦｏＭ）を有するＡＤＣを構成することにより構成要素（building block）レベルで最適化される必要がある。このＦｏＭは、
【数１】
2010517327.tif 000003
のように決定され、変換ステップ毎に必要とされるエネルギーを表す。（Ｐは単位Ｗの電力を表し、Ｆｓａｍｐｌｅは毎秒のサンプルレートを表し、ＥＮＯＢは有効ビット数（Effective Number of Bits）を表す。）  従来技術のＡＤＣは、１ｐＪを下回るＦｏＭ（変換ステップ毎に０．５から１ｐＪ）を達成する。
【０００３】
その他に、マルチモードトランシーバに関してはスケーラビリティも重要な問題点であり、より低い要件での動作モードにおいて電力を浪費しないためには、その電力消費を精度及び速度に関する要件に合わせて線形にスケーリングできるＡＤＣトポロジーが必要とされる。従来技術の解決方法は不十分である。トポロジーの中にはスケーラブルな性能を提供するものもあるが、ＦｏＭの劣化という犠牲を伴う。
【０００４】
逐次近似ＡＤＣは、可能な全ての量子化レベルを通る２分探索法によって連続なアナログ波形を離散表現に変換するタイプのアナログ−ディジタル変換器である。一般的な形式のアナログ−ディジタル変換器は、逐次近似レジスタ（successive approximation register：ＳＡＲ）論理によって制御される複数のキャパシタにてなるアレイを使用する。入力電圧と基準電圧との逐次的比較を実行するために比較器が使用される。ＳＡＲ  ＡＤＣは低コストであり、動作電力の消費量も小さい。
【０００５】
図１は、サンプル及びホールド回路とともに従来のＳＡＲ  ＡＤＣを示す。アナログ信号Ｖｉｎはサンプル及びホールド（Ｓ／Ｈ）回路に入り、ここで信号は単にサンプリングされて保持され、ＡＤＣのためのバッファとなる。Ｖｉｎは、比較器においてＶｒｅｆと比較される。ディジタルの比較結果がＳＡＲへ送られる。ＳＡＲは、比較される電圧を狭めるためにディジタル制御信号を調整する。調整されたディジタル信号はディジタル−アナログ変換器（ＤＡＣ）へ出力される。この信号は調整済みのＶｒｅｆに変換され、これが比較器においてＶｉｎと比較される。例えば特許文献１におけるように、多数の従来技術の例を見出すことができる。
【０００６】
ディープサブミクロン技術では、比較器の１ＧＨｚまでの高速化を容易に達成できるので、逐次近似ＡＤＣは、８−１０ビット及び１０−５０ＭＨｚの範囲の変換速度及び精度を実現可能である。最も使用されるトポロジーは容量に基づくものであり、電荷再分配ＳＡＲ  ＡＤＣとしても知られる。例えば特許文献２といった多数の特許が、この原理に基づいている。これらのトポロジーは、多くの欠点を有する。変換ビット数は逐次的に決定されるので、各分解能ビットは変換動作を要求する。その結果、高速及び高分解能アプリケーションでは、変換時間が受入れ難いほど長くなる傾向がある。典型的なＡＤＣはＤＡＣとしてスイッチングキャパシタを採用するが、これらのデバイスはスイッチングの間に電荷注入特性を示す傾向があり、それとともに長い整定時間をともなう。高速の整定（settling）を達成するためには、大きいバイアス電流を有する演算増幅器が必要とされ、これにより、良好なＦｏＭを達成することが不可能にされる。これらの演算増幅器は一定のバイアス付加を必要とするので、電力を変換速度に対して線形にスケーリングすることはできない。
【０００７】
ある典型的な容量型ＳＡＲ  ＡＤＣは、要求される出力電圧に対して高速に整定するために、入力において高速な演算増幅器を必要とする。
【０００８】
非特許文献１の論文は、典型的にはスイッチドキャパシタ回路において発生するクロックフィードスルー効果に対する解決方法を与えている。提案されているスイッチドキャパシタ回路は、大きいバイアス電流を有する演算増幅器を備える。これらの演算増幅器は一定のバイアス付加を必要とするので、電力を変換速度に対して線形にスケーリングすることができない。さらに、大きいバイアス電流を有するこのような演算増幅器は、優れた性能指数の達成を許容しない。
【０００９】
特許文献３は、単一の試行中に共同して複数のビットを決定するいくつかの変換エンジンを備えるＡ／Ｄ変換器に関連している。これはまた、キャパシタバンクを入力、基準電圧及び接地へ接続できる古典的なＳＡＲ  ＡＤＣに比肩し得る、単一のスイッチドキャパシタＡＤＣ変換エンジンを示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００６／０１８７１０６号明細書。
【特許文献２】米国特許出願公開第２００３／００６３０２６号明細書。
【特許文献３】米国特許出願公開第２００６／０２０８９３５−Ａ１号明細書。
【非特許文献】
【００１１】
【非特許文献１】Ogawa et al., "Clock-feedthrough compensated switched-capacitor circuits", Proceedings Int'l Symposium on Circuits and Systems (ISCAS), pp. 1195-1198, 1992。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、高速の整定時間及び優れた性能指数を有するスケーラブルなＳＡＲ  ＡＤＣを提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、アナログ信号をディジタル信号に変換する回路と方法に関する。その原理は、古典的な逐次近似レジスタ（ＳＡＲ）アナログ−ディジタル変換器（ＡＤＣ）に基づいている。電圧領域において動作する代わりに、有用な信号が電荷によって表現される。高速の整定時間を有し、優れた性能指数を有し、かつスケーラブルである電荷共有ＳＡＲ  ＡＤＣが提供される。
【００１４】
アナログ−ディジタル変換回路は、第１のキャパシタと、少なくとも１つの逐次近似回路と、比較器と、制御ブロックとを備える。
【００１５】
第１のキャパシタは、その片側において、入力電圧へスイッチング可能に接続されるように構成される。
【００１６】
逐次近似回路は第２の容量構造を備え、第２の容量構造は、第２の容量構造をプリチャージするように構成されたプリチャージ回路へスイッチング可能に接続される。第２の容量構造は、電荷複製回路を介して第１のキャパシタと並列に接続される。
【００１７】
比較器は、第１のキャパシタ上の電圧と基準電圧との差を示す符号を出力するように構成される。
【００１８】
制御ブロックは、比較器の出力を、電荷複製回路を制御するための及びプリチャージ回路を制御するための信号に変換するとともに、ディジタル出力信号に変換するように構成される。比較器の出力に依存して、第２の容量構造は、所定の極性又は反対極性で第１のキャパシタへ並列に接続される。
【００１９】
ある好適な実施形態では、電荷複製回路はスイッチである。
【００２０】
別の実施形態では、制御ブロックはさらに、ディジタル出力信号を格納するためのレジスタで構成されてもよい。
【００２１】
別の実施形態では、第１のキャパシタは差動入力まで充電されてもよい。よって、比較するステップは、差動電圧を比較するステップを含み、基準電圧は不要である。
【００２２】
或いは、この回路は、スイッチング可能に並列接続される複数の上記逐次近似回路を備えてもよい。
【００２３】
ある好適な実施形態では、ｎビットのアナログ−ディジタル変換方法が開示されている。この変換方法は、上記入力電圧をディジタル出力によって逐次近似するステップを含む。まず、逐次キャパシタが充電される。さらに、上記逐次キャパシタ上の電圧と基準電圧との差が比較される。この比較結果に依存して、上記第１のキャパシタと上記逐次キャパシタとの間で電荷共有が行われる。さらに、この比較結果に依存して、ディジタル出力が生成される。各ビット毎にこれらのステップが反復され、ｎビットのディジタル出力が出力される。
【００２４】
別の実施形態では、制御ブロックはさらに、ディジタル出力信号を逐次的に格納するためのレジスタで構成されてもよい。
【００２５】
別の実施形態では、制御ブロックはクロック上で動作して制御信号を生成するように構成される。
【００２６】
別の実施形態では、制御ブロックはディジタルコントローラによりクロックされて非同期的に動作するように構成される。
【００２７】
ある代替実施形態では、逐次近似回路におけるプリチャージ動作は電流源によって制御される。
【００２８】
別の実施形態では、アナログ−ディジタル変換回路はさらにサンプル及びホールド回路を備えてもよい。サンプル及びホールド回路は、入力電圧及び第１の容量構造とスイッチング可能に並列接続された第３の容量構造で構成される。サンプル回路はさらに、サンプリング動作を制御する電流源を備えてもよい。
【００２９】
先行する任意の実施形態に係る回路をＩＣが備えてもよい。
【００３０】
アナログ−ディジタル変換方法は、第１のキャパシタを、入力電圧を示す電荷まで充電するステップを含む。この充電は、第１のキャパシタを入力電圧へ接続することによって行われる。プリチャージ回路によって、第２のキャパシタも充電される。この後、上記第１のキャパシタ上の電圧と基準電圧との差が比較器によって比較される。上記比較の結果に依存して、上記第１のキャパシタと上記第２のキャパシタとの間で電荷共有が行われる。さらに、上記比較の結果に依存してディジタル出力が生成される。上記電荷共有は、好適にはスイッチを閉じるステップを含む。ディジタル出力は、レジスタに格納されてもよい。
【００３１】
別の実施形態では、本方法はさらに、ディジタル出力を格納するステップを含む。
【００３２】
別の実施形態では、第１のキャパシタを充電するステップは、第１のキャパシタを差動入力まで充電するステップを含む。よって、比較するステップは、差動電圧を比較するステップを含む。
【００３３】
ある好適な実施形態では、本方法は、入力電圧をディジタル出力信号によって逐次近似するステップを含む。本方法は、下記のステップで構成される。逐次キャパシタが充電される。逐次キャパシタ上の電圧と基準電圧との差が比較器によって比較される。上記比較の結果に依存して、第１のキャパシタと逐次キャパシタとの間で電荷共有が行われる。さらに、上記比較の結果に依存してディジタル出力が生成される。ディジタル出力は、レジスタに逐次的に格納されてもよい。
【００３４】
別の実施形態では、第２の容量構造を充電する上記ステップがさらに、上記第２の容量構造を制御可能な電流源によって制御可能に充電するステップを含む。
【００３５】
別の実施形態では、アナログ−ディジタル変換方法は、入力電圧のサンプリング及び保持を行うステップを含む。入力電圧のサンプリング及び保持を行う上記ステップはさらに、上記第１のキャパシタを入力電圧へ接続することによって上記第１のキャパシタを充電するステップを含んでもよい。さらに、この電荷は、上記第１のキャパシタと第３のキャパシタとの間で共有される。別の実施形態では、上記サンプリングするステップは、制御可能な電流源を介して上記入力電圧を制御可能にサンプリングするステップを含む。
【図面の簡単な説明】
【００３６】
【図１】従来技術に係るＳＡＲ  ＡＤＣを示すブロック図である。
【図２】アナログ−ディジタル変換回路を示すブロック図である。
【図３】追従及びサンプル回路を示す。
【図４】最上位ビット（ＭＳＢ）検出のための比較及び電荷共有動作を示す。
【図５】第２のビットに関する比較器及び電荷共有動作を示す。
【図６】基本的な電荷共有ＳＡＲ  ＡＤＣを示すブロック図である。
【図７】制御ブロックのタイミング例を示す。
【図８】本発明に係る比較器の実装を示す。
【図９】非同期動作の比較器を示す。
【図１０】複数のキャパシタにてなるアレイの一例を示す。
【図１１】複数のユニットキャパシタにてなるアレイを事前共有するための回路図を示す。
【図１２】バッファ増幅器を用いた入力サンプリング動作を示す。
【図１３】比較器に基づく入力サンプリング動作を示す。
【発明を実施するための形態】
【００３７】
以下、具体的な実施形態を参照しかつ所定の図面を参照して本発明を説明するが、本発明はこれらに限定されるものではなく、特許請求の範囲によってのみ限定される。説明される図面は単なる略示であり、非限定的である。図面において、一部の構成要素のサイズは例示を目的として誇張され、縮尺通りに描かれていない場合がある。
【００３８】
さらに、明細書及び特許請求の範囲における第１、第２、第３等の用語は類似する構成要素を区別するために使用されるものであり、必ずしも逐次又は時系列の順序を記述するためのものではない。このように使用される用語は、適切な状況下では置き換えが可能であること、及び本明細書に説明されている発明の実施形態は本明細書に説明されている、又は例示されている順序以外の順序で動作可能であることは理解されるべきである。
【００３９】
本発明に係る実施形態の一態様は、高速の整定時間（図２）を有し、優れた性能指数を有し、かつスケーラブルであるＳＡＲ  ＡＤＣを使用することである。電圧領域において動作する代わりに、有用な信号が電荷によって表現される。動作は電荷領域で行われる。演算増幅器の使用は、可能であれば減らされる。
【００４０】
図２に、本発明に係るアナログ−ディジタル変換回路（１００）を示す。第１のキャパシタ（１０３）は、スイッチ（１０２）を介して入力電圧（１０１）へ接続される。キャパシタ（１０３）は、入力信号（１０１）まで充電される。近似回路は、少なくとも１つの逐次近似回路（１０４）で構成される。この逐次近似回路は、プリチャージ回路（１０７）へスイッチング可能に接続される第２の容量構造（１０６）で構成される。この第２の容量構造は、電荷複製回路（１０５）を間に挟むように、第１のキャパシタ（１０３）と並列接続される。比較器（１０８）は、第１のキャパシタ（１０３）上の電圧と基準電圧（１０９）との差を示す符号を出力するように構成される。制御ブロック（１１０）は、比較器出力の一部を制御信号（１１２）、（１１３）に変換し、かつ一部をディジタル出力（１１１）に変換するように構成される。
【００４１】
ある好適な実施形態において、開示したＳＡＲ  ＡＤＣは、追従（Ｔ）及びサンプル（Ｓ）回路（図３（ａ））を備える。追従キャパシタとサンプルキャパシタとの間には、受動的な電荷共有が存在する。アクティブ（能動的）な電力は不要であり、本回路は高速で動作する。Ｄ−Ａ信号は、電荷である。
【００４２】
ある好適な実施形態では、入力電圧は差動入力である。
【００４３】
本追従及びサンプル回路（２００）において、所望される出力信号はサンプリングキャパシタＣＳＰ及びＣＳＮ（２０３）上の電荷である。入力電圧をサンプリングする必要がある場合は、追従スイッチ（１０２）が開き、追従キャパシタ（１０３）上に電荷ＱＴ＝Ｖｉｎ・ＣＴを蓄積させる。次に、サンプリングスイッチ（１０５）が閉じ、追従キャパシタ（１０３）（電荷ＱＴを有する）と、サンプリングキャパシタ（２０３）（予めリセットされていて、ゼロ電荷を有する）との間で電荷共有が行われる。ＣＳ及びＣＴが同じ値を有していれば、電荷領域におけるサンプリングされた入力信号は等しくなる。
【００４４】
【数２】
2010517327.tif 000004
【００４５】
電荷共有に必要な時間はほんの僅かであり（基本的には、スイッチ抵抗及び容量の時定数により決定される）、バイアス電流を必要とする能動回路は存在しない。いったん入力がこのようにしてサンプリングされると、追従キャパシタ（１０３）上の信号が再度入力信号に追従することができるようにサンプリングスイッチ（１０５）が開いて追従スイッチ（１０２）が閉じる。この場合は、次のサンプリングの開始がかなり遅くなってから（ＡＤＣによる逐次近似の後）のみ行われるので、遅い整定が許容される（図３（ｂ）及び（ｃ））。
【００４６】
Ｖｃｍがコモンモードレベルであり、Ｖｉｎが差動入力信号であるとき、入力電圧が
【数３】
2010517327.tif 000005
【数４】
2010517327.tif 000006
によって与えられる場合、サンプリング後のノードＶＱｐ（２０７）及びＶＱｎ（２０８）上の電圧は、値の１／２に等しく、キャパシタＣＳ上の電荷は、
【数５】
2010517327.tif 000007
【数６】
2010517327.tif 000008
によって与えられる。ノードＶＱｐ（２０７）及びＶＱｎ（２０８）上の差動電圧はＶＱによって示され、よって
【数７】
2010517327.tif 000009
である。
【００４７】
次には、アナログ−ディジタル変換を開始することができる（図４）。まずは、比較器を用いて差動ノード（ＶＱｐ（２０７）及びＶＱｎ（２０８））上の電圧が正か負かを先にチェックすることにより、最上位ビット（ＭＳＢ）が決定される。この決定結果に依存して、入力範囲の１／２に比例する信号が入力信号に対して減算又は加算されなければならない。演算増幅器による電圧整定時間に関する仕様上の困難さを避けるために、（ＶＱｐ（２０７）及びＶＱｎ（２０８））上の信号へ、所定の電圧の代わりに電荷が追加される。この動作は、（入力サンプリングプロセスにおいて既に印加されたような）受動的な電荷共有によって実行可能であり、電力を費やすことなく超高速に行われる。この電荷は、予め所定電圧まで、例えば電源電圧までプリチャージ（１０７）されている、所定サイズのキャパシタから取り込まれる。比較器の入力電圧が正であれば（ＶＱｐ（２０７）＞ＶＱｎ（２０８））、ｃ０ｐ（１０５）により制御されるスイッチが閉じられ、この後、３つのキャパシタ（ＣＳＰ及びＣＳＮ（２０３）及びＣＭＳＢ（３０３））上の電荷は再配分される。電圧ＶＱｎ（２０８）は上昇し、電圧ＶＱｐ（２０７）は降下する。同様に、比較器の入力電圧が負であれば（ＶＱｐ＜ＶＱｎ）、ｃ０ｎ（３０１）により制御されるスイッチが閉じられ、この後、電圧ＶＱｎ（２０８）は降下し、ＶＱｐ（２０７）は上昇する（図４（ｃ））。言い替えれば、ＣＭＳＢ（３０３）は、比較器の出力に依存して所定の極性又は反対極性で、ＣＳＰ及びＣＳＮ（２０３）に並列接続される。
【００４８】
電荷共有後のＶＱｐ（２０７）及びＶＱｎ（２０８）上の差動電圧は、次式によって与えられる。
【００４９】
【数８】
2010517327.tif 000010
【００５０】
ここで、Ｓ０は比較器の出力を表す（ＶＱ上の正の信号の場合は＋１であり、負の信号の場合は−１である）。Ｖｒｅｆは、差動基準信号である。図４（ｃ）に、この動作を示す。
【００５１】
後続ビットは、図５に示す方法と同じ方法で決定され、前述されたものと同じ動作が実行される。Ｄ−Ａ信号は、１／２のサイズを有するキャパシタを用いることにより、１／２の大きさである。ＣＭＳＢ−１＝ＣＭＳＢ／２のサイズのキャパシタ（４０３）は、例えば電源電圧である基準電圧までプリチャージ（１０７）される。これは、フィードバックＤ−Ａ動作に使用される電荷である。この場合もやはり、ＶＱｐ−ＶＱｎの符号に依存して、スイッチｃ１ｐ又はｃ１ｎ（１０５）が閉じられ、これに続くＣＳＰ及びＣＳＮ（２０３）と、ＣＭＳＢ（３０３）及び新たに接続されるＣＭＳＢ−１（４０３）との間の電荷共有動作が、電圧ＶＱｐ（２０７）及びＶＱｎ（２０８）の上昇又は降下を引き起こす（図５（ｃ））。
【００５２】
サンプリングキャパシタと、スイッチングにより充電されているユニットキャパシタとの組み合わせの上に存在する合計電荷は、次式によって与えられる。
【００５３】
【数９】
2010517327.tif 000011
【００５４】
ここで、Ｓ０及びＳ１は各々、第１及び第２の比較に関する比較器の出力を表す（ＶＱ上の正の信号の場合は＋１であり、負の信号の場合は−１である）。この式から、２進数でスケーリングされた２つの電荷ユニットの加算／減算により、入力信号（電荷で表される）の逐次近似における２つのステップがすでに行われていることが容易に分かる。
【００５５】
このプロセスは、先行ビットに対してさらに１／２のサイズのプリチャージキャパシタを用いて再び反復される。残った合計電荷は、次式によって与えられる。
【００５６】
【数１０】
2010517327.tif 000012
【００５７】
上式は、逐次近似においてさらに１つのステップが行われたことを示している。
【００５８】
ＳＡＲアルゴリズムの各ステップでは、これらのプリチャージされたキャパシタを用いて、初期電荷（サンプリングされる入力電圧を表す）に対する２進的に低下する電荷の加算又は減算を、結果がゼロに収束するまで行うということが分かる。あるステップにおいて多すぎる電荷が追加されたとすると、次の比較は反対の符号を返し、次のステップにおいて電荷が減算される。ノード（ＶＱｐ（２０７）及びＶＱｎ（２０８））上の電圧の実際値は必要とされず、単に符号を用いて、２進的に縮小する次のキャパシタ（及び延ては電荷）を正に接続しなければならないか、それとも負に接続しなければならないかが決定される。
【００５９】
図６に、提案するＡＤＣの基本的なブロック図を示す。これは、追従及びサンプル回路（５０１）を備え、その各回路は１つのキャパシタと複数のスイッチとを備える。逐次近似回路（５１３）は、２進数でスケーリングされた複数のユニットキャパシタにてなるアレイを備え、これらのユニットキャパシタは、例えば電源電圧である基準電圧（１０４）までプリチャージされかつその後、比較器（１０８）の結果に依存してサンプリングキャパシタへ正（５０２）又は負（５０３）で接続される。ＳＡＲアルゴリズムは、制御ブロック（１１０）によって実装される。制御ブロック（１１０）は、追従（１０２）信号及びサンプル（５０７）信号を生成する。同時に、プリチャージ信号（１１３）が生成される。ＡＤＣの各ビット毎に、制御ブロックは１つのループを実行し、比較器（１０８）を起動し、その結果を解釈し、かつスイッチｃｐ又はｃｎの一方を閉じる（１１２）。続いて、サンプリングキャパシタから全ての電荷を除去して次の変換を準備するリセット信号（５１０）が生成される。入力電圧のディジタル化された値を表すディジタル値が、ディジタルコード（１１１）として出力される。
【００６０】
ある好適な実施形態では、制御ブロックは、必要な全ての信号を連続的に生成するために、必要とされるサンプリング周波数より数倍高いクロック（５１２）上で動作することが可能である。図７は、ＡＤＣの変換速度より１２倍高い周波数のクロックを用いる一例を示し、例えば、電力消費及び速度に関して、５００ＭＨｚのクロックが望まれる。これらの短い１２周期は、下記のように使用される。
【００６１】
＊  入力サンプリングのための２周期（追従を停止し、ＣＳ上でサンプリングし、かつ追従を再開する）。
＊  ９個の出力ビットを決定するための９周期。その各々が下記に分割される。
・  ＣＬＫ＝ハイレベルのとき：比較フェーズ。
・  ＣＬＫ＝ローレベルのとき：比較器結果の解釈及びスイッチｃｐ／ｃｎの起動後の電荷共有フェーズ。
・  ９ビットＡＤＣの場合、必要な比較は９回であるが、電荷共有イベントは８回のみであることに留意されたい。
＊  サンプリングキャパシタをリセットしかつディジタルコードを出力するための１周期。
【００６２】
提案しているＳＡＲ  ＡＤＣのいくつかの優位点は、下記の通りである。この回路は、従来の解決方法より小さなオーダーの電力消費を達成することができる。ＡＤＣの電力消費部分は、以下の３つのみである。
１）基準電圧までのキャパシタのプリチャージ。電源からはこの電荷のみが取り込まれ、この動作を行うために余分な能動ブロックは不要である。
２）比較器。
３）制御ブロック。ただしこれは、純粋にディジタル回路である。
これは、ＳＡＲ  ＡＤＣにより達成可能な実際の下限である。スイッチドキャパシタ実装の場合のような（高速整定の）演算増幅器は使用されず、電流モード実装の場合のようなトランスコンダクタ又は電流ＤＡＣも使用されない。予測される性能指数ＦｏＭは１変換ステップ当たり約５０ｆＪであるが、当該技術分野における既存のＡＤＣは１ｐＪを僅かに下回る値を達成するにすぎない（０．５ｐＪ：１０倍）。重要な別の優位点は、回路の性能が変換速度に対して完全に線形にスケーラブルであることにある。回路は全て、起動時にしか電流を消費しない。例えば、比較器は、比較を実行するコマンドを受信した場合にのみ電源オンになり、即座に再び電源オフになるように設計されなければならない。図８に一例の回路を示す。固定電流を取り込む回路ブロックが存在しないので、電力消費はサンプリング周波数と共に線形に低減する。さらに、ＡＤＣの精度はまず、現在のシリコン処理において十分に制御されるキャパシタマッチングによって決定される。１０ビットの精度を与える０．１％のオーダーのキャパシタマッチングを、容易に達成可能である。最後に、入力サンプリング処理とは別に、ＡＤＣの完全な動作は線形である。変換プロセスでは電荷のみが問題であり、全てのトランジスタは、開閉のいずれかになるスイッチとして使用されるので、例えば非線形のキャパシタ又はトランジスタによる影響は何もない。
【００６３】
別の実施形態では、制御ブロックの非同期動作が導入される。上述した、また図７に示す制御ブロックの同期動作は、高周波数クロックを必要とする。例えば、９ビットの４０ＭＳ／秒のＡＤＣでは４８０ＭＨｚクロックが必要とされ、これは、例えば外部で生成されなければならず、よって電力消費に不利益が出る。
【００６４】
さらに、この動作方法では、比較器の結果Ｓ（図７）が前もって既に利用可能であるにも関わらず、制御ブロックがスイッチｃｐ又はｃｎの一方を閉じる動作を例えばクロックの立下がりエッジまで待機することが要求されるので、回路にとって可能な最大速度は活用されない。全てのブロック（比較器速度、電荷共有の整定時間）は、利用可能なクロック周期内で確実に終了するように十分に高速に設計されなければならない。
【００６５】
本明細書では、余分な高周波数クロックの必要性を取り除き、かつ可能な最高速度のアナログ−ディジタル変換を許容する非同期動作を提案する。ディジタルコントローラがこの機能を実装することができる。これは、外部クロック生成から全ての負担を取り除き、その上、プロセス変動に追従して可能な最大速度を達成する。この動作は、下記の通りである。
【００６６】
・  （低周波数、例えば４０ＭＨｚの）クロックの立上りエッジにおいて、信号追従はローレベルになり、次いで信号サンプルはハイレベルになる。
・  信号サンプルの立上りエッジは遅延セルを開始させ、遅延セルは、ＣＴとＣＳとの間の電荷共有の完全な整定を可能にするのに十分な長さだけ遅延された信号を生成させる。この遅延は、例えば抵抗（線形領域におけるＭＯＳトランジスタからなる）及びキャパシタの時定数によって生成させることができる。このようにして、遅延は、同じくＭＯＳトランジスタ及びキャパシタに依存する電荷共有動作の時定数に追従する。
・  この遅延の後、サンプル信号は再びローレベルになり、次に追従信号が再びハイレベルになり、これにより、次の変換ステップのための入力信号に追従する。この時点では、ユニットキャパシタアレイのプリチャージも停止されなければならず、よって、これらのキャパシタは、逐次近似動作の間にサンプリングキャパシタへ自由に接続される。
・  次に、比較器が初めて起動される。特別な比較器が予見され、これは「有効」信号も出力する。この信号は、クロスカップリングされた２つのインバータがそれらの準安定動作ポイントから離れて比較が終了した後に、ハイレベルになる。図９に、回路実装の一例を示す。出力信号「有効」は、比較結果が利用可能になっている場合に、ハイレベルになる。
・  この有効信号の立上りエッジにおいて、制御ブロックはスイッチｃ０ｐ又はｃ０ｎの何れを閉じるかについて決定を下し、ＭＳＢの電荷共有動作が開始される。
・  この場合もやはり、遅延セルが起動され、電荷共有が完了するのに十分なだけ待機する。
・  次に、比較器の再起動等の動作を、全ビットが決定されるまで行う。
・  次には、出力ビットを設定することができ、リセットスイッチを閉じてサンプリングキャパシタから残りの電荷を全て除去することができ、例えば電源までのキャパシタのプリチャージを開始することができる。このプリチャージは次のクロック周期まで続くことができ、次のクロック周期では、先に述べたように追従及びサンプリングキャパシタ間の電荷共有後に停止されなければならない。
【００６７】
本発明の別の実施形態では、ユニットキャパシタのサイズが改良されたＡＤＣが開示される。１０ｐＦの追従及びサンプリング容量を有するＡＤＣの場合、ＭＳＢのためのプリチャージされたキャパシタは１ｐＦのオーダーである。このキャパシタは、９ビットのＡＤＣでは２７＝１２８個のユニットキャパシタから構築され、結果的なユニットは約８ｆＦになるはずであるが、これは使用するには明らかに小さすぎる。接続からの寄生は、実際の容量より大きくなる。
【００６８】
代替例の最上位ビットが、より大きい、例えば８倍の大きさのユニットの使用であることは確実である。その場合、ｃ０ｐ，ｎにより制御されるキャパシタは、１６ユニットの６０ｆＦのもので構成されることが可能であり、これは実際的に使用可能な値である。それに続くものは８ユニットを有し、以下同様に、ｃ４ｐ，ｎにより制御されかつ１ユニットを有するものまで続く。
【００６９】
次の電荷共有では、３０ｆＦユニットの使用が可能であるが、これは、６０ｆＦの「半分」のユニットに正確に一致するものではない。代わりに、配慮する点はサンプリングキャパシタＣＳへ接続される電荷量のみであるので、６０ｆＦキャパシタは電源電圧の１／２まで充電されることも可能である。これは、２ユニットを用いて、その一方を空に維持しかつ他方を例えば電源電圧Ｖｄｄである基準電圧まで充電することによって実行される。次に両者間のスイッチが閉じられると、電荷は等しく再分配され、各々に６０ｆＦ×Ｖｄｄの電荷が残る。この一方は、スイッチｃ５ｐ，ｎによる電荷共有に使用されることが可能である。
【００７０】
次のビットに関しても、同様の処理を行うことができる。１／２の電荷を有する他方のユニットと空のユニットとの間でスイッチが閉じられると、その各々のユニットで次のビットのための１／４の電荷が保有され、以下同様に続く。この構造には、ユニットキャパシタが実際的なサイズを有するという優位点がある。さらに、この場合、最下位ビット（ＬＳＢ）のユニットはより大きいキャパシタから構成され、よってマッチングが向上するので、マッチング性能は僅かに向上する。図１０に、このキャパシタアレイの一例を示す。
【００７１】
本発明の別の実施形態では、プリチャージプロセスをモニタリングする方法が導入され、この方法の結果として、例えば電源電圧である基準電圧に対する逐次近似回路の依存性が低減される。キャパシタを電源電圧までプリチャージする場合、ＡＤＣの利得は、事実上電源電圧に依存することになり、電力供給が一定でなければ経時的に変動する可能性がある。これに対する解決方法は、プリチャージプロセスをモニタリングし、これが例えばバンドギャップにより与えられる所定の基準しきい値電圧に達すると即座にプリチャージプロセスを停止することである。
【００７２】
図１１に、この動作を実装する回路を示す。充電信号（６０１）がハイレベルになると、電流源Ｉｃｈａｒｇｅ（６０３）を駆動する信号Ｉｏｎ（６０２）がアクティブになる。キャパシタアレイ上の電圧Ｖｃｈａｒｇｅ（６０５）は、線形に増大し始める。Ｖｒｅｆ（６０４）により与えられるしきい値に達すると、即座に比較器（６０６）がこれを検出し、信号Ｉｏｎ（６０２）を停止する。電流源はもうアクティブではないので、電圧Ｖｃｈａｒｇｅ（６０５）は安定する。この動作は、充電信号（６０１）をローレベルに設定するためのトリガとしてコントローラへフィードバックされることになる。ここでは、全てのスイッチ（６０７）を開く前にアレイ（１０６）の全キャパシタ上の電圧が同じ値に整定することを可能にするために、僅かな遅延を組み込むことができる。この時点で、比較器（６０６）の電源もオフにされる。比較器（６０６）は、充電時間の間だけ電流を消費し、逐次近似アルゴリズムの実際の動作中には電流を消費しないものであるべきである。
【００７３】
ここで言及すべき重要な点は、ＡＤＣの動作が比較器内の遅延に影響されないという事実である。使用されるべき充電電流の値について決定を下す際には、プリチャージに必要とされる時間を短縮するという理由で高い値が好適である。比較器はこの時間においてのみアクティブであればよいので、これは電力消費量割り当て設計の面からも有利である。当然ながら、比較器の遅延に起因して、（図１１において既に指摘したように）電流源をオフに切り換えるのが遅すぎるときには、キャパシタアレイ上で得られる実際の電圧（６０９）は基準電圧より高くなる。しかしながら、この遅延は一定であるため、ＡＤＣの正しい動作に影響することはない。
【００７４】
当然ながら、この技術は、ユニットキャパシタのサイズを向上させる先に述べた技術に適合する。さらに、この技術は、この技術を用いて電源電圧に対する依存性を取り除くことに加えて、ユニットキャパシタのサイズを増大させる有益な手段でもある。実際に、基準電圧として低い値を選択することにより、ＤＡＣフィードバック動作において同量の電荷でＡＤＣを動作させ続けるとき、より大きなキャパシタを用いることができる。またこの技術は、非同期コントローラにも適合する。ユニットキャパシタアレイ上の電圧が基準電圧と交差すると比較器がトリガされるという事実は、この非同期コントローラにとって、プリチャージフェーズが終了したこと、及びＡＤＣにおいて逐次近似動作の準備が完了していることのトリガでもある。
【００７５】
本発明の別の実施形態では、サンプリングキャパシタと電荷共有する代わりに、即ち、例えばサンプリングキャパシタの充電を開始する電流源を、追従キャパシタ上に保持される電圧に達して電流源が停止されるまで起動する代わりに、比較器に基づく入力サンプリング動作を導入して入力容量を低減する。ＡＤＣの入力容量は、ユニットキャパシタアレイの実装における実際的側面に起因して幾分大きく、例えば１０ｐＦの値になる可能性がある。以下、この実施形態の３つの代替例を開示する。
【００７６】
第１の可能性は、入力にバッファを有するＡＤＣを設計することである。バッファの電力消費は、入力周波数範囲（即ち、最大でＡＤＣのナイキスト周波数まで）と、追従キャパシタのサイズと、必要なＡＤＣ精度との関数である。
【００７７】
第２の可能性は、入力サンプリングプロセスの間の受動的な電荷共有動作を、能動的なサンプリングに置換することである。図１２はこれを示し、追従動作はまだ前の通りであるが、この場合は、使用されるものがＣＴ（１０３）上の電圧であってもはや電荷ではないので、遙かに少ない容量上で動作可能である。ＣＴ（１０３）の電荷の１／２をＣＳ（２０３）上へ受動的に転送する代わりに、今度はアクティブなバッファがＣＴ（１０３）上の電圧をＣＳ（２０３）上へ複写し、この後、標準的な電荷共有に基づく逐次近似Ａ／Ｄ変換を開始することができる。
【００７８】
第１の解決方法に対するこの点の優位点は、バッファ増幅器がサンプリング時間においてのみアクティブであって入力信号の全ての動的変動に追従する必要はないという事実にある。ＡＤＣが逐次近似アルゴリズムの間に正しいディジタルコードへ収束しているとき、ＡＤＣの電源はオフにされることが可能である。当然ながら、演算増幅器は所定のサンプリング時間内に要求される精度で正しい電圧に整定しなければならないので、サンプリング時間長を選択する際にはにトレードオフが存在する。サンプリング時間を増大すると、演算増幅器の仕様は低減されるが、ＡＤＣの最終的な変換速度は低減される。また、この場合、ＣＳ（２０３）上には入力電圧全体（受動的な電荷共有の場合のようにその１／２ではない）が現れ、よって、ＣＳ（２０３）上で前と同じ電荷をなお維持しながらＣＳ（２０３）の値を２で割ることができるということも留意されるべきである。これは、動作中のＡＤＣの内部電圧にも影響する。この点は、比較器及び電荷共有スイッチの設計時に考慮されなければならないであろう。
【００７９】
第３の可能性（図１３）においては、所望される電荷をＣＳ上にもたらすために使用されるものは演算増幅器ではなく電流源（７０１）である。サンプリングキャパシタ上の電圧はリセットされなければならず、サンプリング信号がハイレベルになるとすぐに、電流源が起動され、電圧ＶＱは線形に上昇し始める。これが追従キャパシタ上の電圧と同値まで近づくと、比較器の出力は反転し、電流源が非動作状態にされる。次いで、サンプリングフェーズが終了しているというトリガをコントローラに与えることができ、よって比較器の電源がオフにされることが可能であり、ＡＤＣ動作を継続することができる。
【図１】
2010517327.tif 000013
【図２】
2010517327.tif 000014
【図３（ａ）】
2010517327.tif 000015
【図３（ｂ）】
2010517327.tif 000016
【図３（ｃ）】
2010517327.tif 000017
【図４】
2010517327.tif 000018
【図５】
2010517327.tif 000019
【図６】
2010517327.tif 000020
【図７】
2010517327.tif 000021
【図８】
2010517327.tif 000022
【図９】
2010517327.tif 000023
【図１０】
2010517327.tif 000024
【図１１】
2010517327.tif 000025
【図１２】
2010517327.tif 000026
【図１３】
2010517327.tif 000027
【国際調査報告】
2010517327.tif 000028
2010517327.tif 000029