(57)【要約】  第１の電圧領域に対応する入力信号をレベルシフトして、より高い第２の電圧領域に対応する一対の相補出力信号を発生するレベルシフタ回路を開示する。出力ノード上のローディングに関係なく、出力ローディングに応じて正確なトランジスタサイジングを必要とすることなく、高電圧出力ノード用の放電回路におけるスナップバック感知素子が保護される。スナップバック感知素子は、スナップバック感知素子と直列の電圧シフタ回路によって保護されて、その最高出力電圧での高容量出力ノードにおいてさえ、スナップバック感知素子への電圧を制限する。電圧シフタ回路は、次いでバイパスされて、低電源レールに十分に達する出力ローレベルをもたらす。
2010524303.tif 000002
【特許請求の範囲】
【請求項１】
レベルシフタ回路であって、
第１の相補出力ノードおよび第２の相補出力ノードを、第１の電圧供給ノードにそれぞれ結合するための第１の負荷素子および第２の負荷素子と、
前記第１の相補出力ノードおよび第２の相補出力ノードを、第２の電圧供給ノードにそれぞれ結合するための第１の駆動回路および第２の駆動回路と、を備え、
前記第１の駆動回路および第２の駆動回路の各々は、
それぞれの出力ノードとそれぞれの中間ノードとの間で結合された電圧シフタ回路と、
それぞれの出力ノードとそれぞれの中間ノードとの間で結合されたバイパス回路と、    入力信号に応答し、それぞれの中間ノードと前記第２の電圧供給ノードとの間で結合されたスイッチング回路と、をそれぞれ備え、
前記電圧シフタ回路は、十分に大きな電圧降下をもたらして、最大電圧に等しいそれぞれの出力ノードの電圧が前記第１の電圧供給ノードに操作可能に結合され、および前記スイッチング回路が入力信号に応じて十分にイネーブルされるために、それぞれの中間ノードの電圧が、前記スイッチング回路内の任意の素子の最大スナップバック電圧を超えないことを確実にするレベルシフタ回路。
【請求項２】
請求項１記載の回路において、
第１の電圧シフタ回路および第２の電圧シフタ回路の各々は、十分に低い大きさの電圧降下をもたらして、第１のバイパス回路および第２のバイパス回路に印加された電圧が、導通の場合に、前記第１のバイパス回路および第２のバイパス回路内の任意の素子の最大スナップバック電圧を超えることができないことを確実にする回路。
【請求項３】
請求項１記載の回路において、
第１のスイッチング回路は、第１の制御ノードに結合されたソース端子を有し、第２の制御ノードに結合されたゲート端子を有する第１のスイッチトランジスタを備え、
第２のスイッチング回路は、前記第２の制御ノードに結合されたソース端子を有し、前記第１の制御ノードに結合されたゲート端子を有する第２のスイッチトランジスタを備える回路。
【請求項４】
請求項３記載の回路において、
入力信号に応答し、前記第１の制御ノードに結合された出力を有する第１の反転回路と、
前記第１の制御ノードに結合された入力を有し、前記第２の制御ノードに結合された出力を有する第２の反転回路と、をさらに備え、
前記第１の反転回路および第２の反転回路は、第３の電圧供給ノードおよび前記第２の電圧供給ノードに結合された低電圧回路を備え、前記第３の電圧供給ノードは、前記第１の電圧供給ノードによって受ける電圧より実質的に小さい電圧を操作可能に受ける回路。
【請求項５】
請求項４記載の回路において、
第１のバイパス回路は、前記第２の制御ノードに結合されたゲート端子を有する第１のバイパストランジスタを備え、
第２のバイパス回路は、前記第１の制御ノードに結合されたゲート端子を有する第２のバイパストランジスタを備える回路。
【請求項６】
請求項４記載の回路において、
第１のバイパストランジスタおよび第２のバイパストランジスタのそれぞれのゲート端子に結合されたバイアス電圧ノードをさらに備える回路。
【請求項７】
請求項５記載の回路において、
前記第１の負荷素子および第２の負荷素子は、前記第１の出力ノードおよび第２の出力ノードと前記第１の電圧供給ノードとの間でそれぞれ結合されたクロスカップル型負荷素子を含む回路。
【請求項８】
請求項１〜７のいずれか記載の回路において、
前記第１のスイッチング回路および第２のスイッチング回路は、名目上、約０ボルトのしきい値電圧を有する高電圧ネイティブトランジスタを含む回路。
【請求項９】
請求項１〜８のいずれか記載の回路において、
前記第１の電圧シフタ回路および第２の電圧シフタ回路の各々は、複数の直列接続された高電圧ネイティブトランジスタをそれぞれ備える回路。
【請求項１０】
第１の電圧領域に対応する入力信号をレベルシフトして、前記第１の電圧領域より大きさが大きい第２の電圧領域に対応する第１の相補出力信号および第２の相補出力信号を発生する方法であって、前記第１の相補出力信号および第２の相補出力信号がそれぞれの第１の出力ノードおよび第２の出力ノード上を伝達される方法において、
前記第１の電圧領域の第１の状態から第２の状態への入力信号の変化に応じて、
前記第１の出力ノードを、第１のスイッチ素子と直列に第１の電圧シフタ回路を備える第１の電流経路を通って第２の電圧供給ノードに結合して、第２の電圧供給ノード電圧のほうに前記出力ノードの電圧を部分的に駆動するステップであって、前記第１の電圧シフタ回路は、十分に大きな電圧降下をもたらして、前記第１の出力ノードの電圧が前記第２の電圧領域の最大電圧に等しく、前記第１のスイッチ素子が十分にイネーブルされるために、前記第１のスイッチ素子にかかる電圧がその最大スナップバック電圧を超えないことを確実にするステップと、
次いで、前記第１の出力ノードを、前記第１のスイッチ素子と直列に第１のバイパス素子を備えるが前記第１の電圧シフタ回路を除外する第２の電流経路を通って前記第２の電圧供給ノードに結合して、前記第２の電圧供給ノード電圧に前記第１の出力ノードの電圧を十分に駆動するステップと、
前記第２の出力ノードを第１の電圧供給ノードに結合して、前記第２の出力ノードの電圧を前記第１の電圧供給ノード上を伝達される電圧に実質的に駆動するステップと、
を含む方法。
【請求項１１】
請求項１０記載の方法において、
前記第１の電圧シフタ回路は、十分に小さな電圧降下をもたらして、第１のバイパス回路に印加された電圧が、導通の場合に、前記第１のバイパス回路内の任意の素子の最大スナップバック電圧を超えることができないことを確実にする方法。
【請求項１２】
請求項１０記載の方法において、
入力信号に応答して、前記第１の電圧領域において第１の相補制御信号および第２の相補制御信号を発生するステップと、
前記第１のスイッチ素子のソース端子に前記第１の制御信号を結合するステップと、
前記第１のスイッチ素子のゲート端子に前記第２の制御信号を結合するステップと、
をさらに含む方法。
【請求項１３】
請求項１２記載の方法において、
前記第２の電流経路は、前記第１のスイッチ素子と前記第２の電圧供給ノードとの間で結合された前記第１の電圧領域に属する論理回路の出力素子をさらに備える方法。
【請求項１４】
請求項１３記載の方法において、
第１のバイパス素子のゲート端子にバイアス電圧を結合するステップをさらに含む方法。
【請求項１５】
請求項１３記載の方法において、
前記第１のスイッチ素子のゲート端子および第１のバイパス素子のゲート端子の両方に同じ制御信号を結合するステップをさらに含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧領域入力信号に応答して高電圧領域出力信号を発生するためのレベルシフタ回路に関する。
【背景技術】
【０００２】
信号を低電圧領域から高電圧領域に変換するために一般にレベルシフタ回路が使用されている。例えば、ＶＤＤなどの低電圧電源電圧（例えば、１．５ボルト）によって電力が供給される回路によって論理信号が発生され、したがって、論理信号は、一般にＶＤＤおよび接地に対応する出力レベルを有する。しかし、プログラム可能なメモリ素子などの多くの回路が、読み出しモードにおいてよりもプログラミングモードおよび消去モードにおいて、内部信号のためにより高い電圧を利用する。そのような素子は、３〜１０ボルト以上の内部電源電圧を使用することが多く、ＶＰＰとして知られている。従って、これらのローレベル論理信号のレベルシフトされた「バージョン」を発生させることは有用であり、レベルシフトされた信号は、ＶＰＰおよび接地の出力レベルを有して、特に、操作のプログラミングモードおよび消去モードの間に、様々なスイッチ回路ノード上に適切な電圧を供給する。
【０００３】
半導体素子がより小さくなってきているので、様々な素子に安全に印加され得る電圧が低減してきている。例えば、非導通Ｎ−チャンネルＭＯＳＦＥＴトランジスタ（つまり、「オフ」ＮＭＯＳトランジスタ）のドレイン端子からソース端子に安全に印加され得る最大電圧は、絶縁破壊電圧としてよく知られている。しかし、そのようなトランジスタが導通である場合、ドレイン端子からソース端子に安全に印加され得る最大電圧は、絶縁破壊電圧より低電圧であることが多い。そのような電圧は、「スナップバック」電圧として知られ、それはそのような条件を受けた場合のトランジスタのＩ−Ｖ曲線の外観に由来する。
【０００４】
スナップバックの懸念は、レベルシフタ回路において達成可能な操作電圧を制限することが多く、そのようなレベルシフタ回路においてかなりの信頼性の懸念をもたらし得る。スナップバックの問題は、ホールがトラップされる感受性より電子が酸化物にトラップされる感受性および表面トラップの感受性が大きいために、ＰＭＯＳ素子よりＮＭＯＳ素子においてより厄介である。スナップバックは、素子の突発的な故障を引き起こす可能性があり、したがって、そのような素子を組み込む回路の故障を引き起こす可能性がある。その結果、スナップバックの問題は、レベルシフタ回路の出力ノードなどの高電圧ノードを放電するために使用されるサブ回路において生じる可能性がより高い。
【０００５】
ここで図１を参照すると、スナップバック保護レベルシフタ１００が示されている。論理信号ＤＩＮが、ノード１０２上を伝達され、このレベルシフタ１００のための入力信号である。この入力信号は、「データ」信号に相当する必要はないが、アドレス信号、デコードされたアドレス信号またはプリデコードされたアドレス信号、制御信号などの任意の論理信号、またはその信号レベルとして、低電圧領域のための２つの論理状態の１つを一般に有する任意の他の論理信号とすることができる。インバータ１０３、１０５、１０７、１０８および１０９は、すべて、この低電圧領域に属し、ＶＤＤ（ノード１４３）および接地（ノード１４０）によって電力を供給され、したがって、ノード１０４、１０６、１２８および１２９上で発生された信号は、各々、「ＶＤＤレベル」信号である（つまり、ＶＤＤの「ハイ」レベルおよび接地の「ロー」レベルを有する）。これらの低電圧インバータ１０３、１０５、１０７、１０８および１０９は、３００〜６００ｍＶの標準的なしきい値電圧（ＶT ）を有する低電圧トランジスタで実装され、素子は、高電圧ノードへの接続に適切ではない。
【０００６】
第２の電源ＶＰＰが、ノード１４５上を伝達される。そのような電源は、外部電源から供給されてもよく、または全回路（例えば、ＦＬＡＳＨメモリ素子または他のプログラム可能なメモリ素子）の内部で発生され得る。さらに、ＶＰＰノード１４５上を伝達される電圧は、操作モードに応じて変化し得る。例えば、読み出しモードでのＶＰＰ電圧の大きさは、書き込みモード、プログラミングモード、または消去モードにおいてよりもはるかに低くなり得る（例えば、３ボルト）。後の説明のために、本願の出願人は、ＶＰＰ電圧を、標準ＮＭＯＳトランジスタ用のスナップバック電圧を軽く超える高電圧（例えば、プログラミングモード用などの１０ボルト）であると仮定する。
【０００７】
相補ＸＱ、Ｑ出力ノード１１４、１１５が、クロスカップル型ＰＭＯＳトランジスタ１２０、１２１によってＶＰＰに結合され、マッチング放電回路によって接地に結合されている。ＸＱ出力ノード１１４は、ネイティブトランジスタ１２２、１３０、１３２、およびインバータ１０３内の出力プルダウントランジスタによって放電され、すべてが以下に記載されている。同様に、Ｑ出力ノード１１５は、ネイティブトランジスタ１２３、１３１、１３３、およびインバータ１０５内の出力プルダウントランジスタによって放電される。そのようなネイティブトランジスタは、通常、０ボルトに近いしきい値電圧を有する。
【０００８】
高電圧ＮＭＯＳ素子がいくつかの半導体プロセスにおいて利用可能とされ得る。しかし、１０ボルトの操作に適切な高電圧素子が、そのゲート（例えば、１．２ボルトの低い）上のＶＤＤレベル信号が、かろうじてそのような素子をオンする十分に高いしきい値電圧（例えば、ＶT ＝６００〜１２００ｍＶ）をおそらく必要とする。
【０００９】
この回路の操作を理解するために、ＤＩＮ信号がハイ（つまり、ＶＤＤ）、したがって、Ｑ出力ノード１１５もハイ（つまり、ＶＰＰ）、ＸＱ出力ノード１１４がロー（つまり、接地）と最初に仮定する。次に、ＤＩＮノードが、ハイレベルからローレベルに（つまり、ＶＤＤから接地に）変化すると仮定する。意図する操作は、明らかに、Ｑ出力ノード１１５の電圧を接地の状態に至らせ、ＸＱ出力ノード１１４の電圧をＶＰＰの状態に至らせることである。ＤＩＮが接地の状態で、ノード１２８は接地の状態にされ、トランジスタ１３０はオフされ、ＸＱ出力ノード１１４は、トランジスタ１２０のゲートに結合されたＱ出力ノード１１５上での低下電圧によってオンされる場合、ＰＭＯＳトランジスタ１２０によって自由にハイに駆動される（以下に詳細に記載する）。
【００１０】
ＤＩＮが接地の状態で、ノード１０６も接地に駆動され、ノード１２９は、インバータ１０９によってハイ（つまり、ＶＤＤ）に駆動される。しかし、トランジスタ１３１は、スナップバックに対して非常に感知するので、トランジスタ１３１のゲート−ソース電圧が非常にゆっくり生成するように、ノード１２９の立ち上がり時間が意図的に遅くされ、したがって、トランジスタ１３１は、非常にゆっくりオンし、それにより、トランジスタ１３１のゲート−ソース電圧がスナップバック状態を引き起こす電圧に達する前に、ノード１２７を放電する（つまり、トランジスタ１３１上のドレイン−ソース電圧を低減する）。そのように意図的に遅くすることは、所定の半導体プロセスのための通常の「最小長」のトランジスタより長い電気的長さを有するインバータ１０９においてトランジスタを使用することにより達成され得る。レベルシフトダイオード１２３は、ノード１２７上の電圧をＱ出力ノード１１５の電圧より小さい値に低減して、そうでなければトランジスタ１３１に印加される電圧を低減するために設けられている。ノード１２９の電圧が上昇し続け、ノード１２７の電圧が下降し続けるので、トランジスタ１３３は、最終的にオンして、レベルシフトダイオード１２３をバイパスし、Ｑ出力ノード１１５からトランジスタ１３３、トランジスタ１３１およびインバータ１０５のプルダウントランジスタを介して接地に放電経路をもたらす。この放電経路は、ダイオードドロップによって接地に「乗る」ローレベルをもたらすことなく、Ｑ出力ノード１１５を接地に十分に駆動するのに適切である。
【００１１】
Ｑ出力１１５は放電されているので、Ｑ出力ノード１１５の電圧が、ＰＭＯＳトランジスタ１２０がオンするように少なくともＰＭＯＳしきい値電圧（ＶT ）によって低減されるまで、ＰＭＯＳプルアップトランジスタ１２１は、最初に十分にオンのままであり、相補ＸＱ出力ノード１１４を充電し、ＰＭＯＳトランジスタ１２１をオフし、それにより、放電経路がＱ出力ノード１１５を完全に放電することを可能にするとともに、待機電力損失のない休止状態を達成する。そのような意図的に弱いプルダウン経路は、対応するプルアップ経路も弱められなければならないことを必要とする。言い換えれば、放電経路が弱められる場合、出力ノード上の電圧が少なくともＰＭＯＳしきい値電圧によって低減されることができるなら、プルアップ経路も弱められなければならない。
【００１２】
充電（つまり、プルアップ）経路および放電（つまり、プルダウン）経路の両方における弱い駆動強度は、そのようなレベルシフタ回路を介して遅延を増大させ、したがって、回路性能を低減する。さらに、レベルシフタ回路内の様々なトランジスタは、所定の出力負荷のための大きさでなければならない。その結果、標準でないサイズのレベルシフタ回路が、レベルシフタ回路の信頼性を危険にさらすことなく、可変出力容量ローディングと共に使用され得る。
【００１３】
そのようなスナップバックの懸念を避ける設計に対して、当該技術分野において相当な努力が注がれ、それによって、簡単な論理構造のように思えるものを完成させるために、異常に高い複雑性を有する回路をもたらすことがある。それにもかかわらず、そのようなレベルシフタ回路における改良は常に有益である。
【発明の概要】
【００１４】
第１の電圧領域に対応する入力信号をレベルシフトして、出力信号またはより高い第２の電圧領域に対応する一対の相補出力信号を発生する改善されたレベルシフタ回路が開示される。高電圧出力ノード用の放電回路内のスナップバック感知素子は、スナップバック感知素子と直列の電圧シフタ回路によって保護されて、出力ノード上のローディングに関係なく、最高出力電圧での高容量出力ノードにおいてさえ、感知素子への電圧を制限する。これは、出力ローディングに応じて、正確なトランジスタサイジングを必要とすることなく達成されて、あるトランジスタがどれくらい速く十分にオンされるかを注意深く制御し得る。電圧シフタ回路は、次いでバイパスされて、低電源レールに十分に達する出力ローレベルをもたらす。
【００１５】
１つの態様では、本発明は、例示的な実施形態で、（ａ）第１の相補出力ノードおよび第２の相補出力ノードを、第１の電圧供給ノードにそれぞれ結合するための第１の負荷素子および第２の負荷素子と、（ｂ）第１の相補出力ノードおよび第２の相補出力ノードを、第２の電圧供給ノードにそれぞれ結合するための第１の駆動回路および第２の駆動回路と、を備え、第１の駆動回路および第２の駆動回路の各々は、（１）それぞれの出力ノードとそれぞれの中間ノードとの間で結合された電圧シフタ回路と、（２）それぞれの出力ノードとそれぞれの中間ノードの間で結合されたバイパス回路と、（３）入力信号に応答し、それぞれの中間ノードと第２の電圧供給ノードとの間で結合されたスイッチング回路と、をそれぞれ備え、（４）電圧シフタ回路は、十分に大きな電圧降下をもたらして、最大電圧に等しいそれぞれの出力ノードの電圧が第１の電圧供給ノードに操作可能に結合され、およびスイッチング回路が入力信号に応じて十分にイネーブルされるために、それぞれの中間ノードの電圧が、スイッチング回路内の任意の素子の最大スナップバック電圧を超えないことを確実にするレベルシフタ回路を提供する。
【００１６】
他の態様では、本発明は、第１の電圧領域に対応する入力信号をレベルシフトして、第１の電圧領域より大きさが大きい第２の電圧領域に対応する第１の相補出力信号および第２の相補出力信号を発生する方法を提供し、第１の相補出力信号および第２の相補出力信号は、それぞれの第１の出力ノードおよび第２の出力ノード上を伝達される。例示的な実施形態では、この方法は、第１の電圧領域の第１の状態から第２の状態への入力信号の変化に応じて、第１のスイッチ素子と直列に第１の電圧シフタ回路を備える第１の電流経路を通って第２の電圧供給ノードに第１の出力ノードを結合して、第２の電圧供給ノード電圧の方に出力ノードの電圧を部分的に駆動するステップであって、第１の電圧シフタ回路は、十分に大きな電圧降下をもたらして、第１の出力ノードの電圧が第２の電圧領域の最大電圧に等しく、第１のスイッチ素子が十分にイネーブルされるために、第１のスイッチ素子にかかる電圧がその最大スナップバック電圧を超えないことを確実にするステップと、次いで、第１のスイッチ素子と直列に第１のバイパス素子を備えるが第１の電圧シフタ回路を除外する第２の電流経路を通って第２の電圧供給ノードに第１の出力ノードを結合して、第２の電圧供給ノード電圧に第１の出力ノードの電圧を十分に駆動するステップと、第１の電圧供給ノードに第２の出力ノードを結合して、第１の電圧供給ノード上を伝達される電圧に第２の出力ノードの電圧を実質的に駆動するステップと、を含む。
【００１７】
いくつかの態様における本発明は、メモリアレイを有する集積回路を含む集積回路内の実装、そのような回路を操作するための方法、そのような回路を組み込むシステム、およびそのような回路のコンピュータ読取可能媒体エンコーディングに特に適切であり、すべてが本願明細書により詳細に記載され、添付の特許請求の範囲で説明されている。基板上に形成された３次元メモリアレイを有するものを含めて、種々様々のそのような集積回路、特に、プログラム可能なメモリアレイを組み込む集積回路が考慮される。
【００１８】
前述した説明は概要であって、したがって必要に応じて詳細の単純化、一般化、および省略を包含する。したがって、当業者は、前述した概要が単に例示であること、およびこの発明をいかなる方法でも限定するようには意図されないことを認識するべきである。さらに、本願明細書に記載される発明の態様は、単独でまたは組み合わせて使用されることが考慮される。本発明の他の態様、特徴および利点が、もっぱら特許請求の範囲によって規定され、以下に記載される詳細な説明から明らかになり得る。
【００１９】
添付の図面を参照することによって、本発明はよりよく理解され、その多くの目的、特徴および利点が当業者に明らかになる。
異なる図面における同じ参照記号の使用は、類似または同一の要素を表す。
【図面の簡単な説明】
【００２０】
【図１】先行技術とラベル付けされたレベルシフタ回路の概略図である。
【図２】本発明のいくつかの実施形態によるレベルシフタ回路の概略図である。
【図３】図２に表されたレベルシフタ回路のスイッチング挙動を説明する波形図である。
【図４】本発明のいくつかの実施形態によるレベルシフタ回路のブロック図である。
【図５】本発明のいくつかの実施形態によるレベルシフタ回路の概略図である。
【図６】本発明のいくつかの実施形態によるレベルシフタ回路の概略図である。
【発明を実施するための形態】
【００２１】
ここで図２を参照すると、意図的に弱いプルダウン経路を必要としないレベルシフタ回路が示されているが、出力負荷から独立してスナップバックの影響から保護される。既に述べたように、論理信号ＤＩＮが、ノード１０２上を伝達され、低電圧インバータ１０３によって反転されて、ノード１０４上にＶＤＤレベル制御信号を発生し、低電圧インバータ１０５によって反転されて、ノード１０６上にＶＤＤレベル制御信号を発生する。インバータ１０３、１０５は、ＶＤＤ電圧領域（つまり、低電圧領域）に属するとして見られ、ノード１０２上を伝達される入力信号ＤＩＮおよびノード１０４、１０６上を伝達される制御信号は、ＶＤＤおよび接地にそれぞれ対応するハイレベルおよびローレベルを有するＶＤＤ領域（つまり、低電圧領域）信号として見ることができる。
【００２２】
相補ＸＱ、Ｑ出力ノード１１４、１１５は、クロスカップル型ＰＭＯＳトランジスタ１２０、１２１によってＶＰＰに結合され、一般にマッチング放電回路によって接地に接合されている。ＸＱ出力ノード１１４は、ネイティブトランジスタ１２２、１２４、１５２、１５４およびインバータ１０３内の低電圧出力プルダウントランジスタによって放電される。同様に、Ｑ出力ノード１１５は、ネイティブトランジスタ１２３、１２５、１５３、１５５およびインバータ１０５内の低電圧出力プルダウントランジスタによって放電される。ＶＰＰ電圧は、最大電圧領域に対応し、ノードＸＱ、Ｑ上を伝達される出力信号は、ＶＰＰおよび接地にそれぞれ対応するハイレベルおよびローレベルを有するＶＰＰ領域（つまり、高電圧領域）信号として見ることができる。
【００２３】
再度、ＤＩＮ信号がハイ、Ｑ出力ノード１１５がハイ（つまり、ＶＰＰ）、ＸＱ出力ノード１１４がロー（つまり、接地）と最初に仮定する。ノード１０２上のＤＩＮ信号が、ハイレベルからローレベルに変わる場合、ノード１０４はＶＤＤに駆動され、ノード１０６は接地の状態にさせられる。したがって、トランジスタ１５２はオフされ、ＸＱ出力ノード１１４は、ＰＭＯＳトランジスタ１２０のゲートに結合されたＱ出力ノード１１５上の低下電圧によってＰＭＯＳトランジスタ１２０がオンされる場合、ＰＭＯＳトランジスタ１２０によって自由にハイに駆動される。
トランジスタ１５３は、ノード１０４上の上昇電圧がノード１０６上の降下電圧を超える場合、オンされる。しかし、トランジスタ１２３、１２５は、ノード１２７上の最大電圧を低減する電圧シフタ回路を形成し、トランジスタ１５３は、図１に示されるレベルシフタ回路１００における放電トランジスタ１３１より速くオンされ得る。そのため、放電経路をオンする際に意図的遅延を導入する必要はないので、最小長さのトランジスタが、放電経路（例えば、インバータ１０３、１０５）を駆動する様々なトランジスタにおいて使用され得る。
ノード１２７の電圧が降下すると、トランジスタ１５５は、最終的にオンし、レベルシフトダイオード１２３、１２５をバイパスし、Ｑ出力ノード１１５からトランジスタ１５５、トランジスタ１５３、インバータ１０５のプルダウントランジスタを介して接地に放電経路をもたらす。この放電経路は、Ｑ出力ノード１１５を接地に十分に駆動するのに適切である。
【００２４】
クロスカップル型ＰＭＯＳ負荷１２０、１２１の操作は、既に述べられたように図１に記載されている。しかし、放電経路は、はるかに強い経路として実装され得るので、比の作用は、より容易になる（つまり、放電経路は、より容易にプルアップトランジスタ１２１の導通を乗り越え、トランジスタ１２０上に−ＶＴゲート−ソース電圧を発生することができる）。プルダウン経路がより強固であるので、対応するプルアップ経路もより強固であり得る。これは、レベルシフタ回路を介してより短い遅延をもたらし、したがって、回路性能を向上する。さらに、様々なトランジスタは、所定の出力負荷のための大きさに正確にされる必要はなく、その結果、標準の大きさのレベルシフタ回路は、レベルシフタ回路の正確な操作および信頼性を危険にさらすことなく、変動出力容量ローディングと共に使用され得る。
【００２５】
プルダウン経路が強くなるための大きさとされ、低電圧素子が非常に強いので、ノード１０６は、接地に強固にプルダウンする。その結果、トランジスタ１５３のゲート−ソース電圧は、ＶＤＤと等しく、トランジスタ１５３を介して最大電流を可能とする。３つのプルダウン素子（つまり、トランジスタ１２３、１２５、１５３）は、すべて飽和であるので、トランジスタ１２３および１２５のためのゲート−ソース電圧も、ＶＤＤに等しい（ボディ効果によるさらなるＶＴを加え、３つのトランジスタ１２３、１２５、１３１がすべて同じサイズであると仮定する）。ノード１２７がＶＤＤ未満となるまで、バイパス回路（つまり、トランジスタ１５５）はイネーブルされず、その点で、トランジスタ１５５のゲート−ソース電圧は約０（つまり、そのＶT）である。したがって、こうしたときのＱ出力ノード１１５の電圧は、約３*ＶＤＤ以下にすぎず、そこで、最初にオンされた場合、トランジスタ１５５にかかる最大ＶDSは、２*ＶＤＤ以下にすぎない（前述したボディ効果により若干高いと思われるが）。
【００２６】
トランジスタ１２３、１２５によって（同様に、ＸＱ放電経路のトランジスタ１２２、１２４によって）形成された電圧シフタ回路は、様々な他の構造および素子を使用して実装され得る。例えば、ＰＭＯＳダイオード、高電圧ＮＭＯＳまたはＰＭＯＳトランジスタ、抵抗、または電流が流れる場合、電圧降下をもたらす任意の他の適切な構造が、代わりに使用され得る。電圧降下は、抵抗の場合ならそうであろうが、電圧シフタ回路で一定である必要はない。他の実施形態では、各電圧シフタ回路は、１つのダイオード、３つのダイオードなどの他の数の直列ダイオードを含み得る。
【００２７】
注目に値すべきなのは、図２に示されるレベルシフタ回路１５０を介した伝搬遅延は、図１に示されるレベルシフタ回路１００を介した遅延よりはるかに小さい。さらに、レベルシフタ回路１５０は、レベルシフタ回路１００より３つ少ないインバータを有する。しかし、レベルシフタ回路１５０は、その出力への容量負荷に応じて注意深くスケールされる必要はない。これらは、すべてこの回路の有用な利点である。
【００２８】
図３は、図２に示されるレベルシフタ回路のための例示的な波形を表し、ＶＤＤ電圧１．５ボルトおよびＶＰＰ電圧１０ボルトで作動する。この操作は、「速いＰＭＯＳ／遅いＮＭＯＳ」プロセスコーナーを示し、プルダウン経路のＮＭＯＳトランジスタがスイッチングの間にＰＭＯＳ負荷トランジスタを超えることをより困難にさせ、他のプロセスコーナーよりスナップバックの影響に対してより影響されやすいと思われる。注目すべきは、トランジスタ１５３は、約２２ｎｓでオンし、約２２．８ｎｓでＶＤＤ（実際に、約１，２００ｍＶ）に近いゲート−ソース電圧を生成する。そのときまでに、ノード１２７の電圧は、約５．５ボルトまで降下し、したがって、トランジスタ１５３にかかるドレイン−ソース電圧は、既に約５．５ボルト未満に降下している。例示的な半導体プロセスに関して、ネイティブトランジスタ用の名目上のスナップバック電圧（ＶDS）は、約６．５ボルトであり、ＶGSがＶＤＤに等しいと仮定する（例えば、１．５Ｖ）。電圧シフタ回路（トランジスタ１２３、１２７）は、十分に大きな電圧降下をもたらして、Ｑ出力ノード１１５の電圧がＶＰＰ電圧に等しいために、トランジスタ１５３にかかる電圧が、その最大スナップバック電圧を超えることができないことを確実にする。
【００２９】
さらに、注目すべきなのは、ノード１２７の電圧がノード１０４の電圧未満に降下する場合、バイパストランジスタ１５５は、約２８ｎｓでオンする。そのときまでに、Ｑ出力ノード１１５の電圧は約４．５ボルトに降下し、したがって、トランジスタ１５５にかかるドレイン−ソース電圧は約３．０ボルトである。電圧シフタ回路（トランジスタ１２３、１２７）は、十分に小さな電圧降下をもたらして、トランジスタ１５５にかかる電圧は、オンされる場合、その最大スナップバック電圧を超えることができないことを確実にする。
【００３０】
ここで図４を参照すると、ブロック図２００が表され、本発明によるあるレベルシフタの実施形態を説明する。入力論理信号ＩＮＰＵＴが、ノード２０１上を伝達され、一対の相互排他的駆動回路（例えば、放電経路）２０２、２０３に結合されている。相補ＸＯＵＴＰＵＴ、ＯＵＴＰＵＴノード２１４、２１５が、それぞれ、クロスカップル型負荷素子（本願明細書では、ＰＭＯＳトランジスタ２１６、２１７として示される）によってＶＰＰに結合され、相互排他的駆動回路２０２、２０３によって接地にそれぞれ接合されている。トランジスタ２１６、２１７に対するソース接続およびドレイン接続の両方において破線によって示すように、他の素子は、そのような負荷回路（つまり、トランジスタ２１６、２１７は、それら自身直接ＶＰＰおよびノード２１４、２１５に結合される必要はない）に含まれ得る。
【００３１】
ＯＵＴＰＵＴノード２１５のための駆動回路２０３は、ＩＮＰＵＴ信号が高い場合、イネーブルされる入力制御スイッチ回路２０９と直列にともに結合されたバイパス回路２０５と平行に電圧シフタ回路２０７を備える。最初に、ＯＵＴＰＵＴノード２１５は、電圧シフタ回路２０７、および入力制御スイッチ回路２０９を通る電流フローによって放電される。中間ノード２１１が安全な電圧に達した後、バイパス回路２０５は、ＣＯＮＴＲＯＬ２信号によってイネーブルされ、ＯＵＴＰＵＴノード２１５は、バイパス回路２０５および入力制御スイッチ回路２０９を通る電流フローによって接地に十分に放電される。バイパス回路２０５にかかる電圧が、電圧シフタ回路２０７にかかる電圧の大きさ未満に減少する場合、電圧シフタ回路２０７を通る電流フローは止まり、ＯＵＴＰＵＴノード２１５は、バイパス回路２０５および入力制御スイッチ回路２０９によってもっぱら放電される。
相補ＸＯＵＴＯＵＴノード２１４のための放電経路２０２は、ＩＮＰＵＴ信号が低い場合（その入力上の反転「バブル」に留意するべきである）、イネーブルされる入力制御スイッチ回路２０８と直列にともに結合されたバイパス回路２０４（ＣＯＮＴＲＯＬ１信号に応答する）と平行に電圧シフタ回路２０６を備える。操作は、明らかな極性変化を除いて、放電経路２０３の操作と同一である。
【００３２】
ここで図５を参照すると、他のレベルシフタ回路２５０が示されている。Ｑ出力ノード１１５のための放電経路は、電圧シフタ回路（ネイティブトランジスタ１２３、１２５）、バイパス回路（ネイティブトランジスタ２５７）、および入力制御スイッチ回路（インバータ１０３、１０５を介してＤＩＮによって制御される増強トランジスタ２５５）を備える。この場合、接地への電流経路は、インバータ１０５を流れない。ＸＱ出力ノード１１４のための放電経路は、電圧シフタ回路（ネイティブトランジスタ１２２、１２４）、バイパス回路（ネイティブトランジスタ２５６）、および入力制御スイッチ回路（インバータ１０３を介してＤＩＮによって制御される増強トランジスタ２５４）を備える。既に述べたように、クロスカップル型ＰＭＯＳトランジスタ１２０、１２１は、ＸＱ、Ｑ出力ノード１１４、１１５のためのそれぞれの負荷素子として機能する。この実施形態は、最低ＶＤＤ電圧が最高増強モードしきい値電圧より十分に大きい場合、有用であり、その結果、ノード１０４上のＶＤＤレベル信号は、常にトランジスタ２５４をオンすることができる（同様に、ノード１０６上のＶＤＤレベル信号は、常にトランジスタ２５５をオンすることができる）。
【００３３】
ここで図６を参照すると、他のレベルシフタ回路３００が示され、図２に示されるものと類似しているが、バイアス電圧が２つのバイパス回路のための制御電圧の機能を果たす。Ｑ出力ノード１１５のための放電経路は、電圧シフタ回路（トランジスタ１２３、１２５）、バイパス回路（そのゲート端子に結合されたバイアス電圧を有するトランジスタ３０７）、および入力制御スイッチ回路（トランジスタ３０５およびインバータ１０５）を備える。ＸＱ出力ノード１１４のための放電経路は、電圧シフタ回路（トランジスタ１２２、１２４）、バイパス回路（そのゲート端子に結合されたバイアス電圧を有するトランジスタ３０６）、および入力制御スイッチ回路（トランジスタ３０４およびインバータ１０３）を備える。既に述べたように、クロスカップル型ＰＭＯＳトランジスタ１２０、１２１は、ＸＱ、Ｑ出力ノード１１４、１１５のためのそれぞれの負荷素子としての機能を果たす。トランジスタ３０６、３０７のゲートに結合されたバイアス電圧は、都合よくＶＤＤに選択され、または、中間ノード３０２、３０３の適切な電圧で、バイパス回路のオンへの転換を達成するために、他のより高いまたはより低いＤＣ電圧に選択され得る。
【００３４】
例示的な実施形態では、レベルシフタ回路は、（ａ）第１の電圧を操作可能に受けるための第１の電圧供給ノードと、（ｂ）第２の電圧を操作可能に受けるための第２の電圧供給ノードと、（ｃ）第１の電圧に第１の相補出力ノードおよび第２の相補出力ノードをそれぞれ結合するための第１の負荷素子および第２の負荷素子と、（ｄ）第２の電圧に第１の相補出力ノードおよび第２の相補出力ノードをそれぞれ結合するための第１の駆動回路および第２の駆動回路と、を備え、第１の駆動回路および第２の駆動回路の各々は、（１）それぞれの出力ノードの電圧に対して、ある大きさだけ第２の電圧のほうにレベルシフトされる電圧をそれぞれの中間ノード上に供給するための電圧シフト手段と、（２）第２の電圧にそれぞれの中間ノードを結合するために、入力信号に応答するスイッチ手段と、（３）それぞれの中間ノードに、その結果、第２の電圧に、それぞれの出力ノードを結合するためのバイパス手段と、をそれぞれ備え、（４）第１の電圧でのそれぞれの出力ノードおよびスイッチ手段が入力信号に応じて十分にイネーブルされるために、それぞれの中間ノードのレベルシフトされた電圧は、スイッチ手段内の任意の素子の最大スナップバック電圧だけ、第２の電圧と異なるようにある大きさが選択される。
【００３５】
他の例示的な実施形態では、レベルシフタ回路は、（ａ）第１の電圧供給ノードおよび第２の電圧供給ノードと、（ｂ）第１の相補出力ノードおよび第２の相補出力ノードと、（ｃ）第１の中間ノードおよび第２の中間ノードと、（ｄ）第１の出力ノードおよび第２の出力ノードと第１の電圧供給ノードとの間でそれぞれ結合された第１のクロスカップル型負荷素子および第２のクロスカップル型負荷素子と、（ｅ）第１の出力ノードおよび第２の出力ノードと第１の中間ノードおよび第２の中間ノードとの間でそれぞれ結合された第１の電圧シフタ回路および第２の電圧シフタ回路と、（ｆ）第１の出力ノードおよび第２の出力ノードと第１の中間ノードおよび第２の中間ノードとの間でそれぞれ結合された第１のバイパストランジスタおよび第２のバイパストランジスタと、（ｇ）第１の中間ノードおよび第２の中間ノードと第２の電圧供給ノードとの間でそれぞれ結合された第１のクロスカップル型スイッチトランジスタおよび第２のクロスカップル型スイッチトランジスタと、を備える。
【００３６】
レベルシフタ回路を組み込む製品を作製する方法も考慮される。例示的な実施形態では、この方法は、（ａ）第１の電圧供給ノードに第１の相補出力ノードおよび第２の相補出力ノードをそれぞれ結合するために第１の負荷素子および第２の負荷素子を形成するステップと、（ｂ）第２の電圧供給ノードに第１の出力ノードおよび第２の出力ノードをそれぞれ結合するための第１の相互排他的駆動回路および第２の相互排他的駆動回路を形成し、第１の駆動回路および第２の駆動回路の各々は、それぞれ、（１）それぞれの出力ノードとそれぞれの中間ノードとの間で結合された電圧シフタ回路と、（２）それぞれの出力ノードとそれぞれの中間ノードとの間で結合されたバイパス回路と、（３）入力信号に応答し、それぞれの中間ノードと第２の電圧供給ノードとの間で結合されたスイッチング回路と、を備え、（４）電圧シフタ回路は、十分に大きな電圧降下をもたらして、最大電圧に等しいそれぞれの出力ノードの電圧が第１の電圧供給ノードに操作可能に結合され、およびスイッチング回路が入力信号に応じて十分にイネーブルされるために、それぞれの中間ノードの電圧が、スイッチング回路内の任意の素子の最大スナップバック電圧を超えないことを確実にする。
【００３７】
本願明細書で使用するように、電圧供給ノードは、電圧の外部発生源に、または分圧器、チャージポンプまたは他の昇圧回路などの回路、ＤＣ−ＤＣコンバータ回路、または他の回路によって使用可能な電圧源を発生するための任意の他の回路によって内部発生電圧に結合され得る。そのようなノードも、電源ノードと記載され得る。接地基準ノード（つまり、ＶＳＳ、「接地」）も、電圧供給ノードと記載され得る。
【００３８】
ＸＱ、Ｑ出力ノードなどの出力ノードは、便宜上、そういうものとして本願明細書に記載され得るが、もちろん、受信回路に「出力」として実際に伝達される前に、さらにバッファされ得る。さらに、そのようなＸＱ、Ｑ出力ノードの両方（および／またはその任意のバッファされたバージョン）は、単一の極性「出力」を有するレベルシフタ回路が望ましい場合が多くあるので、実際に任意の受信回路に伝達される必要はない。
【００３９】
本願明細書で使用するように、結合は、直接または間接を意味する。トランジスタ、スイッチング回路、または他の切り替え可能な電流経路は、そのような素子または構造を制御する１つ以上の制御信号が、それらの十分な許可電圧または信号レベルに実質的に達した場合に十分にイネーブルされるとして見ることができる。電圧シフタ回路（電圧シフタ「ブロック」と称することが多い）は、所定の電流が流れるために電圧降下をもたらす任意の回路構造によって実装され得る。そのような電圧降下は、実質的に、電流フロー（つまり、「完全なバッテリ」）の任意の大きさに関する定電圧降下であり得るが、そのようなものは必要ではない。実際には、電圧降下の大きさは、低い電流値で減少し、特に、電流の任意の範囲に関する定電圧降下となり得ない。例として、直列の１つ以上のダイオード接続トランジスタ、直列の１つ以上の物理的ダイオード、直列の１つ以上の抵抗、そのような構造の並列の組み合わせなどが挙げられる。本願明細書で使用するように、２つの相互排他的駆動回路（例えば、相互排他的放電経路）は、短い時間のオーバーラップを含むことができ、その間そのような回路の両方は部分的にまたは十分に導通であるが、定常状態では、そのような回路（例えば、経路）の１つは導通であり、他方は非導通である。
【００４０】
本願明細書に記載されたある実施形態によって考慮されるように、Ｎ−チャンネル「ネイティブ」トランジスタは、高電圧ＮＭＯＳトランジスタと同一に形成され得るが、そのような高電圧素子が受けるチャネルインプラントを受けてそのような高電圧素子のより高いしきい値電圧を設定することはない。好ましい実施形態では、そのようなネイティブトランジスタは、０ボルト（例えば、ＶT ＝−２００ｍＶ〜＋２００ｍＶ）の名目上のしきい値電圧を有する。本願明細書に記載された回路は、周知の半導体製造技術を使用して形成され得る。
【００４１】
接地基準電源に対して正の電圧を有する実施形態が本願明細書に記載される一方で、接地基準電源に対して負の電圧を有する、または正の電圧および負の電圧の両方を有する他の実施形態が具体的に考慮される。例えば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを交換し、信号および電源電圧の極性を反転することによって達成された、説明された実施形態のための「Ｄｕａｌ」回路も考慮される。
【００４２】
本願明細書で使用される一般的な用語に関して、回路内の様々な信号およびノードを含む回路の操作について記載する場合、いくつかの表現のうちのいずれかを同様に良好に使用され得ることが当業者に認識される。任意の種類の信号、ロジック信号またはより一般的なアナログ信号は、回路内のノードの電圧レベル（またはいくつかの回路技術、電流レベルに関して）の物理的形態をとる。ワイヤまたはバス上を伝達される信号について考えることは正しい。例えば、「回路１０の出力が、ＶＤＤに向けてノード１１の電圧を駆動し、したがってノード１１上を伝達される信号ＯＵＴをアサートする」として、特定の回路操作を記載してもよい。これは、多少厄介な表現にもかかわらず正確である。したがって、そのような回路操作を、「回路１０は、ノード１１をハイに駆動する」および「ノード１１は、回路１０によってハイにされる」、「回路１０は、ＯＵＴ信号をハイに引く」および「回路１０は、ＯＵＴをハイに駆動する」と同様に記載することは当業者にとって周知である。特に、図の概略図が、対応する回路ブロックおよびノード名と様々な信号名を明白に関連付けているので、回路操作について記載するためのそのような簡単な表現は、回路操作の詳細を表現するのにより効率的である。便宜上、さもなければ、ＣＬＫ信号を伝達する無名ノードは、ＣＬＫノードと称せられ得る。同様に、「ハイに引く」、「ハイに駆動する」および「充電する」などの表現は、表現「ローに引く」「ローに駆動する」および「放電する」のように、別段区別されなければ一般に同意語である。これらのより簡潔な記述的な表現の使用は、開示の明瞭性および教示を向上すると考えられる。これらおよび他の同様の表現の各々は、共通回路操作について記載するために取り替え可能に使用することができ、微妙な推論がこの記載内で様々な使用法で読まれるべきでないことは当業者によって認識されるべきである。
【００４３】
第１の電流処理端末（または電流搬送端子）と第２の電流処理端末との間の電流の流れを制御する制御端末を有するとして、トランジスタが概念化され得る。制御端末に関する適切な条件は、第１の電流処理端末から／第１の電流処理端末に、および第２の電流処理端末（第１および第２の電流処理端末の代表的な操作電圧用）に／第２の電流処理端末から電流を流す。バイポーラトランジスタでは、第１の電流処理端末はエミッタと考えられ、制御端末はベースと考えられ、第２の電流処理端末はコレクタと考えられる。第１の電流処理端末と第２の電流処理端末との間の電流の流れを制御する制御端末を有するとして、ＭＯＳ型トランジスタが同様に概念化され得る。ドレイン、ゲートおよびソースを有するとして、ＭＯＳ型トランジスタがしばしば検討されるが、ほとんどのそのような素子では、ドレインはソースと交換可能である。これは、トランジスタのレイアウトおよび半導体処理が対称的（一般に、バイポーラトランジスタの場合でない）であるからである。Ｎ−チャンネルＭＯＳ型トランジスタについて、高電圧で通常存在する電流処理端末は、慣習的にドレインと呼ばれる。低電圧で通常存在する電流処理端末は、慣習的にソースと呼ばれる。したがって、ゲート上の十分に高い電圧（ソース電圧に対して）は、ドレインからソースに電流を流す（ドレインおよびソースのそれぞれの電圧が異なる条件で）。増強モードＮ−チャネル素子のために、（ボディ効果を含む）しきい値電圧より大きい正のゲート−ソース電圧が十分である。Ｎ−チャンネルＭＯＳ素子方程式で称せられるソース電圧は、単に、どちらの電流処理端末が時間内の任意の所定の時点で低電圧を有するかを指す。例えば、双方向ＣＭＯＳ移送ゲートのＮ−チャネル素子の「ソース」は、移送ゲートのどの側が低電圧にあるかに依存する。ほとんどのＮ−チャンネルＭＯＳ型トランジスタのこの対称性を反映すると、制御端末はゲートと考えられ、第１の電流処理端末は「ドレイン／ソース」と称され、第２の電流処理端末は「ソース／ドレイン」と称される。そのような記載は、ドレイン電圧とソース電圧との間の極性およびドレインとソースとの間の電流の流れの方向がそのような用語によって意味されないので、Ｐ−チャンネルＭＯＳ型トランジスタに等しく有効である。あるいは、２つが別個ではなく交換可能であるという暗黙の理解によって、１つの電流処理端末が任意に「ドレイン」と考えられる一方で、他方は「ソース」と考えられる。
【００４４】
電源に関して、回路に電力を供給するために使用される単一の正の電源電圧（例えば、２．５ボルトの電源）が、しばしば「ＶＤＤ」電源と名づけられる。集積回路では、トランジスタおよび他の回路素子は、ＶＤＤ端子またはＶＤＤノードに実際に接続され、次いで、ＶＤＤ電源に操作可能に接続される。「ＶＤＤに結合された」または「ＶＤＤに接続された」などの表現の口語用法は、「ＶＤＤノードに接続された」を意味すると理解され、それは、次いで、集積回路の使用の間に実際にＶＤＤ電源電圧を受けるように一般に操作可能に接続される。
【００４５】
そのような単一の電源回路のための参照電圧は、しばしば、「ＶＳＳ」と呼ばれる。トランジスタおよび他の回路素子は、ＶＳＳ端子またはＶＳＳノードに実際に接続され、次いで、集積回路の使用の間にＶＳＳ電源に操作可能に接続される。しばしば、ＶＳＳ端子は、接地参照電位、または単に「接地」に接続される。特定のトランジスタまたは回路によって「接地される」ノードについての記載（別段の定義がない限り）は、トランジスタまたは回路によって、「ローに引かれる」または「接地に引かれる」ことと同じことを意味する。
本願明細書のブロック図は、ブロックを接続する単一ノードの用語を用いて記載されてもよい。にもかかわらず、文脈によって必要とされるときに、そのような「ノード」が差分信号を伝えるための１対のノードを実際に表し、またはいくつかの関連付けられた信号を運ぶため、またはデジタルワードを形成する複数の信号を運ぶための複数の別個のワイヤ（例えば、バス）を表し得ることが認識されるべきである。
【００４６】
回路および物理構造が一般に推定される一方で、近代的な半導体設計および製造において、物理構造および回路は、結果としての製造された半導体集積回路におけるのと同様に、続く設計、試験または製造段階で使用するのに適したコンピュータ読取可能な記述的な形式で具体化され得ることを十分認識するべきである。したがって、従来の回路または構造に向けられた特許請求の範囲は、その特定の言語と一致して、それが媒体で具体化されるか、または対応する回路および／または構造の製造、試験、もしくは設計変更を可能にする適切な読み出し設備と組み合わされるかにかかわらず、コンピュータ読取可能エンコードおよびその表現上で読み出され得る。本発明は、すべて本願明細書に記載され、添付の特許請求の範囲に規定されるように、回路、関連する動作方法、そのような回路を製造するための関連する方法、そのような回路および方法のコンピュータ読取可能媒体エンコードを含むよう考慮される。本願明細書に用いられるように、コンピュータ読取可能媒体は、少なくともディスク、テープまたは他の磁気的、光学的、半導体（例えば、フラッシュメモリカード、ＲＯＭ）、または電子的媒体およびネットワーク媒体、ワイヤ線媒体、ワイヤレス媒体もしくは他の通信媒体を含む。回路のエンコードは、回路概略情報、物理的レイアウト情報、挙動シミュレーション情報、および／または回路がそれによって表現されたり通信されたりし得る他のエンコードを含んでいてもよい。
【００４７】
前述した詳細な説明は、本発明の多くの可能な実現例のうちのいくつかのみを説明した。このため、この詳細な説明は、限定としてではなく例示として意図されるべきである。本願明細書に開示された実施形態の変形および修正は、本発明の範囲および精神から逸脱することなく本願明細書に述べられた記載に基づいてなされ得る。さらに、前述した実施形態は、さまざまな組み合わせでも、単独でも、同様に用いられるように特に考慮される。本発明の範囲を規定するように意図されるのは、すべての等価物を含む添付の特許請求の範囲のみである。したがって、本願明細書に記載されない他の実施形態、変形、および改善が本発明の範囲から必ずしも排除されるものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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