(57)【要約】  半導体‐オン‐ガラス（ＳｉＯＧ）構造を製造する方法及び装置は、ドナー単結晶半導体ウエハの注入表面にたいしてイオン注入処理を実行して、前記ドナー半導体ウエハの剥離層を形成するステップと、電気分解を使用して前記剥離層の前記注入表面をガラス基板に結合せしめるステップと、前記剥離層を前記ドナー半導体ウエハから離間することによって、前記剥離層の劈開表面を露出せしめるステップと、前記剥離層の前記劈開表面に対してドライエッチング処理を実行して、約５ｎｍ−２０ｎｍの膜厚の単結晶半導体層を製造するステップと、前記薄膜半導体層において薄膜トランジスタを形成するステップと、を含む。
2010535419.tif 000002
【特許請求の範囲】
【請求項１】
ガラス又はガラスセラミック基板と、
単結晶半導体層と、を含む薄膜トランジスタ（ＴＦＴ）であって、
前記ＴＦＴは前記単結晶半導体層内に形成され、前記単結晶半導体層は約５ｎｍ−２０ｎｍの間の膜厚を有し且つ電気分解を介して前記ガラス又はガラスセラミック基板に結合されることを特徴とするＴＦＴ。
【請求項２】
少なくとも前記単結晶半導体層におけるＴＦＴの形成の前に、前記単結晶半導体層は約１０ｎｍ以下の膜厚を有することを特徴とする請求項１に記載のＴＦＴ。
【請求項３】
少なくとも前記単結晶半導体層におけるＴＦＴの形成の前に、前記単結晶半導体層は約２５オングストロームＲＭＳ未満の表面粗度を示すことを特徴とする請求項１に記載のＴＦＴ。
【請求項４】
前記単結晶半導体層はシリコンであり、
前記ＴＦＴはｐ型であり且つ約１５０ｃｍ２／Ｖｓより大のキャリア移動度と、約１ｐＡ／μｍ未満のオフ電流と、約２５０ｍＶ／ｄｅｃ未満のサブ閾値スロープと、を示すことを特徴とする請求項１に記載のＴＦＴ。
【請求項５】
前記単結晶半導体層はシリコンであり、
前記ＴＦＴはｎ型であり且つ約４００ｃｍ２／Ｖｓより大のキャリア移動度と、約１ｐＡ／μｍ未満のオフ電流と、約２５０ｍＶ／ｄｅｃ未満のサブ閾値スロープと、を示すことを特徴とする請求項１に記載のＴＦＴ。
【請求項６】
前記単結晶半導体層は、シリコン（Ｓｉ）、ゲルマニウムドープのシリコン（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ゲルマニウム（Ｇｅ）、ガリウムひ素（ＧａＡｓ）、リン化ガリウム、及びリン化インジウムから成るグループから選択されることを特徴とする請求項１に記載のＴＦＴ。
【請求項７】
前記ガラス又はガラスセラミック基板は、
バルク層と、
高正イオン濃度層と、
低正イオン濃度層と、を含み、
前記高正イオン濃度層は、移動の結果として、実質的に低正イオン濃度層からの実質的にすべての改質正イオンを含み、
導電性又は半導電性酸化層が前記基板の前記低正イオン濃度層と前記単結晶半導体層の間に設けられていることを特徴とする請求項１に記載のＴＦＴ。
【請求項８】
ドナー単結晶半導体ウエハの注入表面に対してイオン注入処理を実行して、前記ドナー半導体ウエハの剥離層を形成するステップと、
電気分解を使用して前記剥離層の前記注入表面をガラス基板に結合せしめるステップと、
前記剥離層を前記ドナー半導体ウエハから離間して、前記剥離層の劈開表面を露出せしめるステップと、
前記剥離層の前記劈開表面に対してドライエッチング処理を実行して、約５ｎｍ−２０ｎｍの膜厚の単結晶半導体層を製造するステップと、
前記薄膜半導体層において薄膜トランジスタを形成するステップとを含む薄膜トランジスタ（ＴＦＴ）の製造方法。
【請求項９】
前記ドライエッチング処理は反応性イオンエッチング（ＲＩＥ）処理であることを特徴とする請求項８の方法。
【請求項１０】
前記ＲＩＥ速度は約１８−２５オングストローム／秒であることを特徴とする請求項８の方法。
【請求項１１】
前記ＲＩＥレートは約２１．６２オングストローム／秒であるを特徴とする請求項１０に記載の方法。
【請求項１２】
前記ドライエッチング処理パラメータは、
（ｉ）約１０ｍＴｏｒｒ‐２５ｍＴｏｒｒの間の圧力、
（ii）約５０Ｗ‐１００ＷのＲＦパワー、
（iii）約６０ガウス‐１００ガウスの磁場強度、
（iv）約４０℃‐６０℃の温度、
（v）約７０％‐９０％の三ふっ化窒素及び約１０％‐３０％の酸素からなる雰囲気のうち、少なくとも一つを含むことを特徴とする請求項８の方法
【請求項１３】
前記ドライエッチング処理パラメータは、
（i）約１８ｍＴｏｒｒの圧力と、
（ii）約８０ＷのＲＦパワーと、
（iii）約８０ガウスの磁場強度と、
（iv）５５℃の温度と、
（v）約８０％の三ふっ化窒素及び約２０％の酸素からなる雰囲気と、を含むことを特徴とする請求項８の方法。
【請求項１４】
前記結合ステップは、
前記ガラス基板と前記ドナー半導体ウエハのうち少なくとも一方を加熱するステップと、
前記ガラス基板を前記剥離層を介して前記ドナー半導体ウエハに直接的又は間接的に接触せしめるステップと、
前記ガラス基板と前記ドナー半導体ウエハに電位を印加して、前記結合を誘起せしめるステップと、ことを特徴とする請求項８の方法。
【請求項１５】
（ｉ）酸化層が前記ドナー半導体ウエハと前記基板との間における前記基板上に形成し、
（ii）実質的にすべての改質正イオンを含む前記基板の正イオンが前記ドナー半導体ウエハの前記高電位から離間して移動するように前記接触、熱、及び電圧を維持するステップと、
（１）前記ドナー半導体ウエハに隣接した前記基板において低正イオン濃度層と、（２）前記低正イオン濃度層に隣接した前記基板の高正イオン濃度層と、を形成するステップをさらに含む請求項１４に記載の方法。
【請求項１６】
前記ドナー半導体ウエハは、シリコン（Ｓｉ）、ゲルマニウムドープのシリコン（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ゲルマニウム（Ｇｅ）、ガリウムひ素（ＧａＡｓ）、リン化ガリウム、及びリン化インジウムから成るグループから選択されることを特徴とする請求項８の方法。
【発明の詳細な説明】
【関連出願のクロスリファレンス】
【０００１】
本出願は、２００７年７月３０日に出願された仮特許出願第６０／９６２５２２号の優先権の利益を主張する２００７年８月２３日に出願された米国特許出願第１１／８９５１２５号の優先権の利益を主張し、その内容の全体が本明細書によって参考として組み入れられている。
【技術分野】
【０００２】
本発明は、改良手法を使用して半導体‐オン‐絶縁体（SOI:semiconductor-on-insulator）構造上に薄膜トランジスタ（TFT:thin film transistor）を形成することに関する。
【背景技術】
【０００３】
これまで、半導体‐オン‐絶縁体構造で最も一般的に使用される半導体物質は、シリコンである。かかる構造は文字通りシリコン‐オン‐絶縁体構造と称されおり、略称「ＳＯＩ」はかかる構造に使用されてきた。ＳＯＩ技術は、高性能薄膜トランジスタ、太陽電池、及びアクティブマトリクスディスプレイ等のディスプレイにとって、ますます重要になりつつある。ＳＯＩ構造は、絶縁材料上に、（概ね０．１ミクロン−０．３ミクロンの膜厚であり、場合によっては５マイクロンの膜厚を有する）実質的に単結晶のシリコンの薄膜層を含み得る。ポリシリコン上にＴＦＴを形成する処理技術を使用すると、約５０ｎｍのオーダーのシリコン膜厚が得られる。ポリシリコンＴＦＴのシリコンの膜厚に関する限定要因のうち、シリコン構造における結晶粒界の存在があげられる。
【０００４】
提示を容易にするために、以下の説明は、ＳＯＩ構造に関するものであろう。この特定のタイプのＳＯＩ構造は、本発明に関する説明が容易せしめるために参照されており、本発明の範囲を制限しようとする意図はないし、本発明の範囲を制限するために解釈するべきでない。ＳＯＩという簡略名は、シリコン‐オン‐絶縁体構造を一般的に含む半導体‐オン‐絶縁体構造を意味するものとして使用されているものの、シリコン‐オン‐絶縁体構造に限定されない。同様に、ＳｉＯＧという簡略名は、シリコン‐オン‐ガラス構造を一般的に含む半導体‐オン‐ガラス構造を意味するものとして使用されているが、シリコン‐オン‐ガラス構造に限定されない。また、ＳｉＯＧ（semiconductor-on-glass-ceramic）という専門用語が、シリコン‐オン‐ガラス‐セラミックス構造を含む半導体‐オン‐ガラス‐セラミック構造を含むことが意図されているものの、シリコン‐オン‐ガラス‐セラミックス構造に限定されない。ＳＯＩという簡略名はＳｉＯＧ構造を包含する。
【０００５】
ＳＯＩ構造ウエハを得る様々な方法は、格子整合した基板上にシリコン（シリコン）のエピタキシャル成長を含む。代替プロセスは単結晶シリコンウエハをＳｉＯ２の酸化層が成長されている別のシリコンウエハに結合せしめることを含み、それに続いて、最上面のウエハを研磨又はエッチングして、例えば、０．０５ミクロンから０．３ミクロンの単結晶シリコンが得られる。さらなる方法はイオン注入方法を含み、かかる方法において、水素イオン又は酸素イオンのどちらか一方が注入されて、酸素イオン注入の場合においてはシリコンの最上層にあるシリコンウエハ内にみ酸化膜が形成され、又は、水素イオン注入の場合においては薄膜Ｓｉ層が離間（剥離）されて、別のＳｉウエハが酸化層に結合される。
【０００６】
前者２つの方法によって、コスト及び／又は結合の強度と耐用度に関して満足できる構造は得られていない。水素イオン注入を含む後者の方法は、注目されており、前者の方法に対して有利であると考えられている。その理由は、必要とされる注入エネルギーが、酸素イオン注入の場合の注入エネルギーに対して５０％未満であり、必要とされる注入量が、２桁も低いからである。
【０００７】
米国特許第５，３７４，５６４号によれば、熱処理を使用することで基板上に単結晶シリコン薄膜を得る処理が開示されている。平面を有するシリコンウエハに対して以下のステップが行われる。すなわち、（ｉ）薄膜のシリコン膜を構成するシリコンウエハの下位領域と上位領域を画定する気体のマイクロバブルの層を形成するイオンによって、シリコンウエハの表面の照射によって注入するステップと、（ii）シリコンウエハの平面を（絶縁性酸化物材料等の）硬質材料層に接触せしめるステップと、（iii）イオン照射が実行された以上の温度でシリコンウエハ及び絶縁材料のアセンブリを熱処理する第３ステージと、を含む。第３のステージは、薄膜シリコンフィルムと絶縁材料を結合させるのに十分な温度を使用し、マイクロ‐バブルにおける圧力効果を形成せしめ、薄膜のシリコン膜とシリコンウエハの残存部との間の離間を生じせしめる（高温ステップに起因して、この処理は低コストガラス又はガラスセラミック基板では機能しない。）。
【０００８】
米国特許第７，１７６，５２８号において、ＳｉＯＧ構造を形成する処理が開示されている。処理ステップは、（ｉ）シリコンウエハ表面を水素イオン注入に暴露せしめて、結合表面を形成せしめ、（ii）ウエハの結合表面をガラス基板に接触せしめ、（iii）それらの間の結合を容易せしめ圧力、温度、及び電圧をウエハ及びガラス基板に印加し、（iv）ガラス基板とシリコンの薄膜層とをシリコンウエハから離間することを容易にせしめるために、その構造を共通な温度にまで冷却する。
【０００９】
剥離が生じ得るすぐ後に得られたＳＯＩ構造体は、（例えば、約１０ｎｍ若しくはそれより大なる）過度の表面粗度と、（層は「薄い」と考慮されるが）過度なシリコン層の膜厚と、（例えば、非晶化シリコン層の形成に起因する）シリコン層の注入ダメージと、を示し得る。薄膜のシリコン膜がシリコン材料のウエハから剥離された後にさらにＳＯＩ構造体を処理するのに、化学機械研磨（CMP:chemicalmechanical polishing）を使用することが提案されている。しかしながら、不利な点として、ＣＭＰ処理によっては、研摩の間、薄膜シリコンフィルムの表面に渡って一様に材料が除去されない。通常の表面不均一性（標準偏差／平均除去膜厚）は、半導体の膜に対して３％−５％の範囲内となる。より大なる膜厚のシリコン膜が除去されると、膜厚の変動によって、それ相応に悪化してしまう。
【００１０】
ＣＭＰ処理の上記短所はいくつかのガラスアプリケーション上のシリコンに対して特に問題となる。なぜならば、ある場合において、約３００ｎｍ−４００ｎｍの材料を除去して、所定のシリコン膜の膜厚を得る必要があるからである。例えば、薄膜トランジスタ（ＴＦＴ）製造処理において、１００ｎｍ以下の範囲の膜厚のシリコン薄膜が要求されている。最近においては、これまで達成されていない１０ｎｍ以下の範囲の膜厚のシリコン薄膜が要求されている。シリコン薄膜の膜厚を薄くする前述の処理において、１０ｎｍの範囲のシリコン薄膜を形成せしめることは実証されていない。
【００１１】
ＣＭＰ処理に関する別の問題として、長方形のＳＯＩ構造（例えば、鋭い角があるもの）が研磨されるときに、ＣＭＰ処理によっては特に低質なものしか得られないということがあげられる。実際に、上述の表面不均一性は、ＳＯＩ構造の中心と比べて、ＳＯＩ構造の隅において増大される。さらに、大なるＳＯＩ構造体が（例えば、光起電力アプリケーションに対して）想定されるときに、得られる長方形状のＳＯＩ構造体は、（通常、３００ｍｍの標準ウェハーサイズに対して設計された）通常のＣＭＰ装置には、大き過ぎる。また、コストはＳＯＩ構造体の商業的利用に関して重要な考慮すべき事柄である。しかしながら、ＣＭＰ処理は時間及び費用の点でコストがかかってしまう。従来型でないＣＭＰマシンが大なるサイズのＳＯＩ構造体を収容する必要がある場合には、コスト問題がかなり悪化し得る。
【００１２】
また、ウェットエッチング処理がシリコン層の膜厚を低減せしめるのに考えられるものの、かかる処理において、１０ｎｍの範囲の膜厚のシリコン薄膜はこれまで得られていない。さらに、ウェットエッチング処理は、不利な特性を有する。すなわち、アンダーカットが、エッチング方法の等方性によって生じせしめられる。
【発明の概要】
【００１３】
本発明の１つ以上の実施形態によれば、ＴＦＴを形成する方法及び装置は、ドナー単結晶半導体ウエハの注入表面に対してイオン注入処理を実行して、前記ドナー半導体ウエハの剥離層を形成するステップと、電気分解を使用して前記剥離層の前記注入表面をガラス基板に結合せしめるステップと、前記剥離層を前記ドナー半導体ウエハから分離して、前記剥離層の劈開表面を露出せしめるステップと、前記剥離層の前記劈開表面に対してドライエッチング処理を実行して、約５ｎｍ−２０ｎｍの膜厚の単結晶半導体層を製造するステップと、前記薄膜半導体層において薄膜トランジスタを形成するステップと、を含む。
【００１４】
前記ドライエッチング処理は反応性イオンエッチング（ＲＩＥ）処理であり得る。例えば、ＲＩＥレートは、例えば、約２１．６２オングストローム／秒等の約１８−２５オングストローム／秒であり得る。前記ドライエッチング処理パラメータは、（ｉ）約１０ｍＴｏｒｒ‐２５ｍＴｏｒｒの間の圧力と、（ii）約５０Ｗ‐１００ＷのＲＦパワーと、（iii）約６０ガウス‐１００ガウスの磁場強度と、（iv）約４０℃‐６０℃の温度と、及び／又は、（v）約７０％‐９０％の三ふっ化窒素及び約１０％‐３０％の酸素からなる雰囲気と、を含み得る。別の実施形態において、ＲＩＥプ処理パラメータは、（i）約１８ｍＴｏｒｒの圧力、（ii）約８０ＷのＲＦパワー、（iii）約８０ガウスの磁場強度、（iv）約５５℃の温度及び／又は（v）；約８０％の三ふっ化窒素（nitrogen trifluoride）及び約２０％の酸素からなる雰囲気と、を含む。
【００１５】
前記結合ステップは、前記ガラス基板と前記ドナー半導体ウエハのうち少なくとも一方を加熱するステップと、前記剥離層を介して前記ガラス基板を前記ドナー半導体ウエハに直接的又は間接的に接触せしめるステップと、前記ガラス基板と前記ドナー半導体ウエハに電位を印加せしめて、前記結合を誘起せしめるステップと、を含み得る。
【００１６】
本発明の１つ以上の実施形態に係る薄膜トランジスタ（ＴＦＴ）は、ガラス又はガラスセラミック基板と、前記ＴＦＴが形成される単結晶半導体層と、を含み、前記単結晶半導体層は約５ｎｍ−２０ｎｍの間の膜厚を有し、電気分解を介して前記ガラス又はガラスセラミック基板に結合されている。
【００１７】
少なくとも前記単結晶半導体層におけるＴＦＴの形成の前に、前記単結晶半導体層は約１０ｎｍ以下の膜厚を有し得る。さらに又はあるいは、少なくとも前記単結晶半導体層におけるＴＦＴの形成の前に、前記単結晶半導体層は約２５オングストロームＲＭＳ未満の表面粗度を示し得る。
【００１８】
ＴＦＴは、シリコン（Ｓｉ）、ゲルマニウムドープのシリコン（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ゲルマニウム（Ｇｅ）、ガリウムひ素（ＧａＡｓ）、リン化ガリウム、及び／又はリン化インジウムからなる単結晶層から形成され得る。
【００１９】
単結晶半導体層はシリコンであり得るし、ＴＦＴはｐ型であり、且つ、約１５０ｃｍ２／Ｖｓより大のキャリア移動度と、約１ｐＡ／μｍ未満のオフ電流と、約２５０ｍＶ／ｄｅｃ未満のサブ閾値スロープと、を示し得る。あるいは、ＴＦＴは、ｎ型であり、且つ、約４００ｃｍ２／Ｖｓより大のキャリア移動度と、約１ｐＡ／μｍ未満のオフ電流と、約２５０ｍＶ／ｄｅｃ未満のサブ閾値スロープと、を示し得る。
【００２０】
添付図面とともに、本明細書において発明の説明を考慮すると、他の態様、特徴、利点等が当業者に明らかになるだろう。
【００２１】
本発明の種々態様を示す目的のために、好ましい態様が図面に示されている。しかしながら、本発明は図示された正確な配置関係及び手段に限定されないことが理解される。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の１以上の実施形態に係るＳＯＧデバイスとして形成された薄膜トランジスタ（ＴＦＴ）の構造を示すブロック図である。
【図２】図２は、ＴＦＴが形成され得る基本ＳＯＧ構造を製造する本発明の処理を使用して形成された中間構造体を示すブロック図である。
【図３】図３は、ＴＦＴが形成され得る基本ＳＯＧ構造を製造する本発明の処理を使用して形成された中間構造体を示すブロック図である。
【図４】図４は、ＴＦＴが形成され得る基本ＳＯＧ構造を製造する本発明の処理を使用して形成された中間構造体を示すブロック図である。
【図５】図５は、ＴＦＴが形成され得る基本ＳＯＧ構造を製造する本発明の処理を使用して形成された中間構造体を示すブロック図である。
【図６】図６は、ＴＦＴが形成され得る基本ＳＯＧ構造を製造する本発明の処理を使用して形成された中間構造体を示すブロック図である。
【図７】図７は、中間構造体のうち１つを処理して、超薄膜特性を有するＳＯＧ構造体を製造するドライエッチング処理を示すブロック図である。
【図８】図８は、図１のＴＦＴを図６の基本ＳＯＧ構造体に形成する本発明の処理を使用して形成された中間構造体を示すブロック図である。
【図９】図９は、図１のＴＦＴを図６の基本ＳＯＧ構造体に形成する本発明の処理を使用して形成された中間構造体を示すブロック図である。
【図１０】図１０は、ドライエッチング処理の後に図６の基本ＳＯＧ構造体の表面粗度特性を示すグラフである。
【図１１Ａ】図１１Ａは、ドライエッチング処理の前後における図６の基本ＳＯＧ構造体の表面粗度特性を示すグラフである。
【図１１Ｂ】図１１Ｂは、ドライエッチング処理の前後における図６の基本ＳＯＧ構造体の表面粗度特性を示すグラフである。
【図１２】図１２は、本発明の１つ以上の態様を使用して形成されたＴＦＴの電気特性を示している。
【図１３】図１２は、本発明の１つ以上の態様を使用して形成されたＴＦＴの電気特性を示している。
【発明を実施するための形態】
【００２３】
同様の番号は同様の要素を示す図面を参照すると、図１において、本発明の１つ以上に係るＳＯＧ構造体に形成された薄膜トランジスタ、ＴＦＴ１００が示されている。ＴＦＴ１００は、ガラス又はガラスセラミック基板１０２，及び半導体層１０４を含む。ＴＦＴ１００は、絶縁（例えば、酸化物）領域１０５，ゲートコンタクト１０６，ソース領域１０７，ソースコンタクト１０８，ドレイン領域１０９，及びドレインコンタクト１１０をさらに含む。
【００２４】
ＴＦＴ１００は有機発光ダイオード（ＯＬＥＤ）ディスプレイ及び液晶ディスプレイ（液晶ディスプレイ）を含むディスプレイ、集積回路、光起電力デバイス等に利用される用途を有する。
【００２５】
本詳細な説明において、より詳細に説明するように、半導体層１０４は超薄膜であり、例えば、少なくともＴＦＴ構成要素の形成の前に、約５−２０ｎｍの範囲の膜厚、特に約１０ｎｍの膜厚を有する。さらに又はあるいは、少なくともＴＦＴ構成要素の形成の前に、半導体層１０４は約２５オングストロームＲＭＳ未満の表面粗度を示し得る。これら特性のみによって、又はこれら特性の結合によって、これまで達成されていない所定の電気的特性を有する高品質のＴＦＴが得られる。
【００２６】
層１０４の半導体物質は、実質的に単結晶材料の形態であり得る。「実質的に」という用語は、層１０４が以下の事実を考慮していることを説明するのに使用されている。半導体物質は、格子欠陥若しくは結晶粒界等の本来的又は意図的に付加された内部欠陥又は表面欠陥を少なくともいくつか通常含む。実質的にという用語は、また、特定のドーパントが、半導体物質の結晶構造に歪みを生じせしめるか又は影響を及ぼし得るという事実を反映している。
【００２７】
説明を目的とするために、半導体層１０４はシリコンから形成されることが想定されている。しかしながら、半導体物質は、シリコンベースの半導体であり得るし、又は、ＩＩＩ−Ｖ、ＩＩ−ＩＶ、ＩＩ‐ＩＶ‐Ｖ属等の半導体等、いかなる他のタイプの半導体であってもよいことが理解される。これら材料の例として、シリコン（Ｓｉ）、ゲルマニウムドープのシリコン（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ゲルマニウム（Ｇｅ）、ガリウムひ素（ＧａＡｓ）、リン化ガリウム、及びリン化インジウムがあげられる。
【００２８】
ガラス基板１０２は、酸化ガラス又は酸化ガラスセラミックスから形成され得る。必要とはされていないが、本明細書において説明された実施形態は、約１，０００℃未満のひずみ点を示す酸化ガラス又はガラスセラミックを含み得る。ガラス形成技術において従来からあるように、ひずみ点は、ガラス又はガラスセラミックスが１０１４．６ポイズ（１０１３．６Ｐａ．ｓ）の粘性を有する。温度である。酸化ガラスと酸化ガラスセラミックスとの間のように、ガラスは、製造することがより簡単であるという利点を有し得るので、それらをより広く利用可能とせしめ且つ費用を低減し得る。
【００２９】
一例として、ガラス基板１０２は、アルカリ土類イオンを含むガラス基板から形成され得る。かかる基板は、例えば、コーニング株式会社ガラスコンポジションＮＯ．１７３７若しくはコーニング株式会社ガラスコンポジションＮＯ．ＥＡＧＬＥ  ２０００商標登録から形成された基板である。これらガラス物質は、例えば、液晶ディスプレイの生産の際において、特定の用途を有する。
【００３０】
ガラス基板は、約０．５ｍｍから約３ｍｍの範囲の膜厚等、約０．１ｍｍから約１０ｍｍの範囲の膜厚を有する。いくつかのＳＯＧ構造において、約１ミクロン以上の膜厚を有する絶縁層が、シリコン／二酸化シリコン／シリコンの構成を有する標準のＳＯＧ構造体が高周波数にて操作されるときに例えば生じる寄生的な容量性効果を避けるために望ましい。過去において、かかる膜厚は達成するのが困難であった。本発明によれば、約１ミクロンより厚い絶縁層を有するＳＯＧ構造は、単に約１ミクロン以上の膜厚を有するガラス基板１０２を使用することによって、容易に達成される。ガラス基板１０２の膜厚に関する下限は約１ミクロンであり得る。
【００３１】
一般に、ガラス基板１０２は、結合処理ステップ、及びＴＦＴ１００を形成するためにＳＯＧ構造に実行されるその後の処理を介して、半導体層１０４を支持することができるくらい十分の厚さであるはずである。理論的な上限がガラス基板１０２の膜厚に全くないものの、究極なＴＦＴ構造１００に要求され又は支持機能に要求される膜厚より大の膜厚は有利ではないかもしれない。これは、ガラス基板１０２の膜厚がより大きくなると、ＴＦＴ１００を形成する際の少なくともいくつかの処理ステップを達成することがより困難となるからである。
【００３２】
酸化物ガラスまたは酸化物ガラスセラミック基板１０２はシリカベースであり得る。したがって、酸化ガラスまたは酸化ガラスセラミックスの内のＳｉＯ２のモル・パーセントは、３０モル％より大であり、４０モル％よりも大であり得る。ガラスセラミックの場合には、結晶相は、ムライト、コーディエライト、アノーサイト、スピネル、又はガラスセラミックスにおいて当技術分野で知られた他の結晶相であり得る。非シリカベースのガラス及びガラスセラミックスは、本発明の１つ以上の実施形態の実施に使用され得るものの、一般に、それほど有利でない。これは、それらのコストが高く、そして／又は性能特徴が劣ってしまうことが原因である。同様に、いくつかのアプリケーションに対して、例えば、シリコンベースでない半導体材料を採用するＳＯＧ構造を使用するＴＦＴに対して、酸化物ベースでないガラス基板が、例えば非酸化ガラスのガラス基板が、望ましいものの、コスト高が原因で一般的には有利とはならない。より詳細に説明するように、１つ以上の実施形態において、ガラスまたはガラスセラミック基板１０２が、結合される層１０４の１つ以上の半導体物質（例えば、シリコン、ゲルマニウムなど）の熱膨張係数（CTE:coefficient of thermal expansion）に整合するように設計されている。ＣＴＥの整合によって、堆積処理の加熱サイクルの間、望ましい機械的特性が確実に得られる。
【００３３】
例えば、ディスプレイアプリケーション等のあるアプリケーションに対しては、ガラスかガラスセラミックの１０２は、可視波長範囲において、ＵＶ波長範囲付近において及び／又はＩＲ波長範囲付近において、透明であり得る。例えば、ガラス又はガラスセラミック１０２は、３５０ｎｍから２ミクロンの波長範囲で透明であり得る。
【００３４】
ガラス基板１０２は単一のガラス又はガラスセラミックス層から成るものの、必要に応じて、積層構造が使用され得る。積層構造が使用されるときに、半導体層１０４に最も近くにある積層構造の層は、単一のガラス又はガラスセラミックで構成されたガラス基板１０２に対して本明細書で説明された特性を有し得る。また、半導体層１０４から遠い層は、直接半導体層１０４と相互作用をしないので、それら特性を有し得るが、緩和した特性を有し得る。後者の場合において、ガラス基板１０２に対して特定された特性がもはや満足されないときには、ガラス基板１０２が終端したと考えられる。
【００３５】
ＴＦＴ１００が形成され得る基本ＳＯＧ構造体１０１（図６）を製造するために形成され得る中間構造体を図示する図２−６を参照する。まず、図２に着目すると、ドナー半導体ウエハ１２０の注入表面１２１が、例えば、研磨、洗浄等によって準備されて、ガラス又はガラスセラミック基板１０２に結合せしめるのに適切な比較的平坦で且つ均一の注入表面１２１が形成され得る。説明を目的とするために、上述したように、いかなる他の適切な半導体材料、導電性材料が使用され得るものの、半導体ウエハ１２０は、実際には単結晶シリコンウエハであり得る。
【００３６】
注入表面１２１に対して１以上のイオン注入処理を実行することによって、剥離層１２２が形成されて、ドナー半導体ウエハ１２０の注入表面１２１の下に弱められた領域が生成される。本発明の実施形態は剥離層１２２を形成する特定の方法に限定されないものの、１つの適切な方法によれば、ドナー半導体ウエハ１２０の注入表面１２１に対して水素イオン注入処理が実行され得ることが決定されて、ドナー半導体ウエハ１２０における剥離層１２２の形成を少なくとも開始される。従来技術を使用して注入エネルギーが調整されて、約３００ｎｍ−５００ｎｍ等の一般的な膜厚を有する剥離層１２２が得られる。一例として、ホウ素＋水素、ヘリウム＋水素、または剥離に関する文献において周知の他のイオン等他のイオン又はその複数イオンが、使用され得るものの、水素イオン注入が使用され得る。やはり、本発明の趣旨と範囲から逸脱しないで、剥離層１２２の形成に適切ないかなる他の公知の技術又は以下で開発された技術をも使用され得る。
【００３７】
ドナー半導体ウエハ１２０は、例えば注入表面１２１の水素イオン濃度を低減せしめるために、処理されうる。例えば、ドナー半導体ウエハ１２０は、洗浄され且つ清浄され得るし、剥離層１２２の注入ドナー表面１２１に対して、軽度の酸化処理が実行され得る。軽微な酸化処理は、酸素プラズマ内における処理、オゾン処理、過酸化水素を用いた処理、過酸化水素とアンモニアの処理、過酸化水素の処理、及び、酸の処理又はこれら処理の組み合わせを含み得る。これら処理の間において、水素終端表面基が順々にシリコンウエハの表面を親水性にせしめる水酸基に酸化することが期待される。かかる処理は、酸素のプラズマに対しては室温において実行され得るし、アンモニア若しくは酸処理に対しては２５℃から１５０℃の温度において実行され得る。
【００３８】
図３‐４を参照すると、ガラス基板１０２は、電解処理を使用して剥離層１２２に結合され得る。適切な電気分解結合処理は米国特許第７，１７６，５２８号に開示されており、その開示の全体が参考として本明細書において援用されている。この処理が以下に部分的に説明される。結合処理において、ガラス基板１０２（及びまだ行われて以内場合には剥離層１２２）の適切な表面清浄化が実行され得る。その後に、中間構造体は、図３に模式的に示された配置を達成するために、直接又は間接的に接触せしめられる。かかる接触の前に又はかかる接触の後に、ドナー半導体ウエハ１２０，剥離層１２２，及びガラス基板１０２を含む（複数の）構造体は、異なる温度勾配下で加熱される。ガラス基板１０２は、ドナー半導体ウエハ１２０と剥離層１２２よりも高い温度まで加熱され得る。一例として、温度差は約１００℃〜約１５０℃と同程度であり得るものの、ガラス基板１０２とドナー半導体ウエハ１２０（及び剥離層１２２）との間の温度差は少なくとも１℃である。この温度差は、ドナー半導体ウエハ１２０の熱膨張係数に整合された熱膨張係数（ＣＴＥ）を有するガラスに望ましい（例えば、シリコンのＣＴＥに整合されている）。それは、熱応力起因して、半導体ウエハ１２０から剥離層１２２の離間を後に容易せしめるからである。
【００３９】
一度、ガラス基板１０２とドナー半導体ウエハ１２０との間の温度差が安定せしめられると、機械的圧力が中間的アセンブリに印加される。圧力範囲は約１ｐｓｉから約５０ｐｓｉの間にあり得る。より高い圧力（例えば、１００のｐｓｉより大の圧力）を印加することによって、ガラス基板１０２が破損し得る。
【００４０】
ガラス基板１０２とドナー半導体ウエハ１２０は、ガラス基板１０２のひずみ点の＋／−１５０℃内に設定され得る。
【００４１】
次に、電圧が、例えば、正電極におけるドナー半導体ウエハ１２０と負電極におけるガラス基板１０２とを有する中間的アセンブリに印加される。中間的アセンブリはしばらくの間（例えば、約１時間以下）上記条件下に維持され、電圧の印加が停止され、そして、中間的アセンブリは室温まで冷却される。
【００４２】
図４を参照すると、いくつかの剥離部分が全くなくなっていない場合にはいくつかの剥離部分が含み得るドナー半導体ウエハ１２０とガラス基板１０２は離間されて、ガラス基板１０２に結合されたドナー半導体層１２０の半導体材料から形成された比較的薄膜の剥離層１２２を有するガラス基板１０２が得られる。離間は、熱応力起因して、剥離層１２２の割目を介して達成され得る。あるいは又はさらに、ウォータージェットによる切断又は化学エッチング等の機械的ストレスによって、離間を容易にせしめるのに使用され得る。
【００４３】
電位を印加することによって、ガラス基板１０２内のアルカリ又はアルカリ土類イオンは、半導体／ガラス界面からさらにガラス基板１０２まで移動する。特に、実質的にすべての改質正イオンを含むガラス基板１０２の正イオンが、半導体／ガラス界面の高電位から離れて移動して、（１）半導体／ガラス界面に隣接した基板１０２における低正イオン濃度層１１２と、（２）低正イオン濃度層１１２に隣接したガラス基板１０２の高正イオン濃度層１１２と、を形成する。これは多くの機能を達成する。すなわち、（ｉ）アルカリ又はアルカリ土類イオンのない界面（又は層）１１２がガラス基板１０２内に形成され、（ｉｉ）アルカリ又はアルカリ土類イオンで増大された界面（又は層）１１２がガラス基板１０２内に形成され、（ｉｉｉ）酸化層１１６が剥離層１２２とガラス基板１０２の間に形成され、（ｉｖ）ガラス基板１０２は、非常に反応的になり、比較的低い温度を印加することにより剥離層１２２に強く結合する。
【００４４】
図４に示す実施形態では、電気分解処理から得られる中間構造体は、（ガラス基板１０２内の）バルクガラス基板１１８と、（ガラス基板１０２内の）高アルカリ又はアルカリ土類イオン層１１４と、（ガラス基板１０２内の）低アルカリ又はアルカリ土類イオン層１１２と、酸化層１１６と、剥離層１２２と、をその順序で含む。
【００４５】
ガラス基板１０２に関する種々の層のうち、いくつかの構造について説明する。電気分解処理は剥離層１２２とガラス基板１０２との間の界面を、（正イオン空乏領域である）層１１２及び（正イオン増大領域）である層１１４を含む界面領域に変形させる。また、界面領域は正イオン空乏層１１２の遠位端近傍において、１つ以上の正イオンパイルアップ領域を含み得る。
【００４６】
正イオン増大層１１４は、増大された酸素濃度を有し且つ、膜厚を有する。この膜厚はガラス基板１０２の上にある基準表面（図示せず）における酸素の基準濃度によって定義され得る。基準表面は、ガラス基板１０２と剥離層１２０との間の結合表面に実質的に平行であり、ある距離だけ表面から離間されている。基準表面を使用して、正イオンエン増大層１１４の膜厚は以下の関係を通常満足するであろう。
【００４７】
Ｔ＝２００ｎｍ、
ここで、Ｔは結合表面と、（ｉ）実質的に結合表面に平行であり且つ（ｉｉ）結合表面から最も遠い表面である表面との間の距離であり、以下の関係が満足される。
【００４８】
ＣＯ（ｘ）−ＣＯ／Ｒｅｆ＝５０パーセント、０＝ｘ＝Ｔ、
ここで、ＣＯ（ｘ）は結合表面からの距離ｘの関数としての酸素濃度であり、ＣＯ／Ｒｅｆは上記基準表面における酸素濃度であり、ＣＯ（ｘ）及びＣＯ／Ｒｅｆは原子パーセントの単位である。
【００４９】
通常、Ｔは２００ナノメートルよりも実質的に小であるであろうし、例えば、約５０〜約１００ナノメートルのオーダーである。尚、ＣＯ／Ｒｅｆは通常ゼロであるので、上記関係が多くの場合、以下の関係となるまで低減される。
【００５０】
ＣＯ（ｘ）＝５０パーセント、０＝ｘ＝Ｔ
正イオン空乏層１１２と接続して、酸化ガラス又は酸化ガラスセラミック基板１０２は、少なくともいくつかの正イオンを望ましくは含む。その少なくともいくつかの正イオンは、印加された電場の向きに沿って移動する、すなわち、結合表面から離間して及びガラス基板１０２の層１１４内に移動する。アルカリイオン（例えば、Ｌｉ＋１，Ｎａ＋１，及び／又は、Ｋ＋１イオン）は、この目的のために適切な正イオンである。それらは、酸化ガラス及び酸化ガラスセラミックス内に通常組み入れられた他のタイプの正イオン、例えば、アルカリ土類イオンよりも高い自由度を一般的に有するのであるからである。しかしながら、アルカリイオン以外の正イオンを有する酸化ガラスと酸化ガラスセラミックス、例えば、アルカリ土類イオンのみ有する酸化ガラス及び酸化ガラスセラミックスが、本発明の実施に使用され得る。アルカリ及びアルカリ土類イオンの濃度は広範囲に渡って変化し得る。代表的な濃度は、酸化ベースにおいて０．１ｗｔ．％と４０ｗｔ．％との間にある。好ましいアルカリ及びアルカリ土類イオン濃度は、アルカリイオンの場合においては酸化物ベースにおいて０．１ｗｔ．％から１０ｗｔ．％であり、アルカリ土類イオンの場合においては酸化物ベースにおいて０ｗｔ．％から２０ｗｔ．％である。
【００５１】
電気分解処理において印加された電場によって、正イオン（陽イオン）は、正イオン空乏層１０８を形成するガラス基板１０２にさらに移動する。かかるイオンが半導体デバイスの動作を妨げるのが知られているので酸化ガラス又は酸化ガラスセラミックがアルカリイオンを含むときには、正イオン空乏層１１２の形成は特に望ましい。また、例えば、アルカリ土類イオン、Ｍｇ＋２、Ｃａ＋２、Ｓｒ＋２、及び／又は、Ｂａ＋２は半導体デバイスの動作を妨げ得るので、望ましくは、空乏領域はこれらのイオンの低減された濃度を有する。
【００５２】
ＳＯＧ構造１００が電気分解処理に使用された温度に匹敵する温度か又は幾分高い温度にまで加熱される場合においても、一旦形成された正イオン空乏層１１２は経時的に安定であることが見出されている。正イオン空乏層１１２は通常動作時において及びＳＯＧ構造の形成温度において特に安定している。これらを考慮すると、アルカリ及びアルカリ土類イオンは酸化ガラス又は酸化ガラスセラミック１０２からすべての半導体材料に拡散しないことが確認される。かかるすべての半導体材料は、後に、使用中又はさらなるデバイスの処理の間において、ガラス基板１０２に対して直接的に使用され又は酸化層１１６に対して使用され得る。この事は、電気分解処理の一部として電界を使用することから得られる重要な利点である。
【００５３】
関心の正イオンのすべてに対して所定の幅と所定の低減された正イオン濃度を有する正イオン空乏層１１２を得るのに必要とされる動作パラメータは、本開示から当業者によって容易に決定され得る。正イオン空乏層１１２が存在する場合、正イオン空乏層１１２は本発明の１つ以上の実施形態に従って形成されたＳＯＧデバイスの特性的特長である。
【００５４】
再び、ＴＦＴ１００を形成する処理をみると、離間の後に、図４の得られた基本的構造はガラス基板１０２とそれに結合された半導体材料の剥離層１２２とを含む。剥離直後に得られたＳＯＩ構造体は、過度な表面粗度、過度なシリコン層の膜厚、（例えば、非晶化シリコン層の形成に起因する）シリコン層の注入ダメージを示し得る。ある場合において、非晶化シリコン層が膜厚は約５０ｎｍ−１５０ｎｍのオーダーにあり得る。さらに、注入エネルギー及び注入時間に依存して、剥離層１２２の膜厚は、約３００ｎｍ−５００ｎｍのオーダーにあり得る。半導体層１０４の最終的な膜厚は約５−２０ｎｍの間にあり、例えば１０ｎｍである。
【００５５】
従って、図５を参照すると、劈開表面１２３に対して、物質の除去を示す矢印に示されるように、劈開表面１２３に対してドライエッチング処理を実行するステップを含む後処理が実行される。ドライエッチング処理は、半導体層１０４を残したまま剥離層１２２の材料１２４を取り除くことを目的としている。基本ＳＯＧ構造体１０１（図６）が約５−２０ｎｍの膜厚（特に約１０ｎｍの膜厚）を有する単結晶半導体層１０４を含むように、ドライエッチング処理は特徴付けられる。さらに又はあるいは、少なくともＴＦＴ構成要素の形成の前に、半導体層１０４は約２５オングストロームＲＭＳ未満の表面粗度を示し得る。
【００５６】
１実施例においては、エッチング処理は、図７に示すように、反応性イオンエッチング（ＲＩＥ）処理である。ドライエッチング処理は、チャンバ１５０を提供することを含む。チャンバ１５０において、異方性エッチング（単一方向のエッチング）が達成される適切な雰囲気を有する。チャンバ１５０は電界１５６を生成し得る第１及び第２の電極１５２，１５４を含み得る。電界１５６によって、イオンが剥離層１２２の表面１２３に向かって加速される（代替的処理はイオンを加速するのに磁場を代替的に使用したり又は付加的に使用し得る。）。（等しい量の）正及び負の荷電イオンの両方を含むある量のプラズマは、チャンバ１５０にポンプで送られるガスから形成される。使用され得るガスのうち、剥離層１２２の半導体物質がシリコンから形成されるときには、ＮＦ３と酸素の混合ガスが好ましい。採用された半導体材料に依存して、他の気体の化学物質が使用され得る。これにより、多くのフッ素（Ｆ）イオンを伴うプラズマが生成される。フッ素イオンは電界中において加速され、剥離層１２２の表面１２３と衝突して、エッチング表面１２３Ａが形成される。必要に応じて、特定の領域をエッチングから保護するためにハードマスク（図示せず）が使用され得る。
【００５７】
ドライエッチング処理に関する処理パラメータは大気の化学物質（気体）、大気圧、電極１５２，１５４に対するＡＣソースパワー、電界強度（及び／又は磁界強度）、温度等を含む。エッチング処理が完了した後にこれらパラメータのすべてがエッチ速度と最終的な表面品質に影響を及ぼす。約１８−２５オングストローム／秒のＲＩＥエッチング速度が本発明の目的のために適切であり、約２１．６２オングストローム／秒のＲＩＥ速度によって、半導体層１０４上に適切な表面品質が獲得されることが例証されている。ドライエッチング処理パラメータは、（ｉ）約１０ｍＴｏｒｒ‐２５ｍＴｏｒｒの間の圧力と、（ｉｉ）約５０Ｗ‐１００ＷのＲＦパワーと、（ｉｉｉ）約６０ガウス‐１００ガウスの磁場強度と、（ｉｖ）約４０℃‐６０℃の温度と、（ｖ）約７０％‐９０％の三ふっ化窒素及び約１０％‐３０％の酸素からなる雰囲気とのうち少なくとも１つを含み得る。実験を介して、（ｉ）約１８ｍＴｏｒｒの圧力、（ｉｉ）約８０ＷのＲＦパワー、（ｉｉｉ）約８０ガウスの磁場強度、（ｉｖ）；約５５℃の温度、（ｖ）約８０％の三ふっ化窒素及び約２０％の酸素からなる雰囲気のエッチング処理が効果的であることが示されている。
【００５８】
実験によれば、ドライエッチング処理を介して薄膜化した後の半導体層１０４は、ＲＩＥ薄膜処理の間に使用されたＮＦ３／Ｏ２ガスからのＮ、Ｆ、Ｈ、およびＯの跡を含み得ることが示されている。以下の表は２００ｎｍのサンプル（領域１及び領域２）と５０ｎｍのＳｉＯＧサンプル（領域１及び領域２）の表面組成を示す。検出された元素は、炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、フッ素（Ｆ）、及びシリコン（Ｓｉ）を含む。
【００５９】
【表１】
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【００６０】
処理は、さらに又はあるいは、半導体層１０４のエッチングされた表面１２３Ａに対して研磨を実行するステップを含み得る。研磨ステップの目的は、エッチングされた表面１２３Ａを研摩された表面まで研摩することによって付加的材料を半導体層１０４から取り除くことにある。研磨ステップは、研磨（又はバフ研磨）装置を使用して、半導体産業の技術分野において知られているシリカベースのスラリー又は同様の材料を使用してエッチングされた表面１２３Ａをバフ研磨するステップを含み得る。この研磨処理は、当技術分野において知られたような決定論的な研磨技術であり得る。研磨ステップに続いて、残存半導体層１０４は、エッチングのみで得られた場合よりも、実質的に薄く、そして／又は、平坦であろう。
【００６１】
図８−９を参照すると、基本ＳＯＧ構造１０１がさらに処理されて周知の手法を用いてＴＦＴ１００が形成される。例えば、図８を参照すると、半導体レイヤ１０４に対して、酸化物（例えば、二酸化シリコン）の堆積１０５Ａが実行され得る。それに続いて、金属層１０６Ａが堆積される。図９を参照すると、酸化層１０５Ａと金属層１０６Ａが（例えばエッチング技術）を使用して、及び、イオンシャワー技術（及び、又は他の公知技術の全て）を使用するドーピングによってパターン化され得る。最終的に、周知の製造手法を使用して、中間膜、コンタクトホール、及び金属コンタクトが配置されて、図１のＴＦＴ１００が製造され得る。
【００６２】
図１０を参照すると、上述した薄膜化処理が単結晶シリコンを採用する基本ＳＯＧ構造体１０１に対して実行された。これにより、約２５オングストロームのＲＭＳ、特に２４．４オングストロームのＲＭＳの表面粗度が得られ、平均粗度は１８．２オングストロームであった。
【００６３】
図１１Ａ−図１１Ｂを参照すると、上述した薄膜化処理が２００ｎｍの膜厚を有し且つ以下の表面粗度特性を有する単結晶シリコン層（又はウエハ）に対して実行された。かかる表面粗度特性は、１２００オングストロームのピークトゥーピーク、５５．２オングストロームＲＭＳ、及び２７．２オングストロームの平均値である。本明細書において開示された一つ以上と同程度のＲＩＥ薄膜化処理の後に、単結晶シリコン層は、５０ｎｍの膜厚と、以下の表面粗度特性を示した。かかる表面粗度特性は、１１７オングストロームのピークトゥーピーク、４２．５オングストロームＲＭＳ、及び３１．４オングストロームの平均値である。
【００６４】
図１２を参照すると、本発明（１０ｎｍのシリコン層）のＴＦＴのオフ電流は、３０ｎｍと５０ｎｍのシリコン層の膜厚を採用するＴＦＴのオフ電流と比較されて図示されている。１０ｎｍのシリコン層を有するＴＦＴのオフ電流は約１ｐＡ／μｍ未満のオフ電流を示し得る。図１３を参照すると、本発明（１０ｎｍのシリコン層）のＴＦＴの電界効果移動度及び閾値電圧は、３０ｎｍと５０ｎｍのシリコン層の膜厚を採用するＴＦＴのオフ電流と比較されて図示されている。約１５０ｃｍ２／Ｖｓより大の１０ｎｍのシリコン層（例えば、ｐ型キャリア移動度）を有するＴＦＴの電界効果移動度が達成され得る。また、さらに、約２５０ｍＶ／ｄｅｃ未満のサブ閾値スロープが達成され得る。ｎ−型ＴＦＴは、約４００ｃｍ２／Ｖｓより大のキャリア移動度と、約１ｐＡ／μｍ未満のオフ電流と、及び／又は約２５０ｍＶ／ｄｅｃ未満のサブ閾値スロープと、を示し得る。
【００６５】
本発明について本明細書の特定の実施例を参照して説明してきたものの、これら実施形態は本発明の原理と用途に関する例示にすぎないであると理解されるべきである。したがって、多くの変更が図示された実施形態になされ得るし、添付された特許請求の範囲において画定された本発明の趣旨と範囲から逸脱しないで、他の装置が発明され得ると理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成22年3月31日(2010.3.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ガラス又はガラスセラミック基板と、
単結晶半導体層と、を含む薄膜トランジスタ（ＴＦＴ）であって、
前記ＴＦＴは前記単結晶半導体層内に形成され、前記単結晶半導体層は約５ｎｍ−２０ｎｍの間の膜厚を有し且つ電気分解を介して前記ガラス又はガラスセラミック基板に結合されることを特徴とするＴＦＴ。
【請求項２】
少なくとも前記単結晶半導体層における前記ＴＦＴの形成の前に、前記単結晶半導体層は約１０ｎｍ以下の膜厚を有することを特徴とする請求項１に記載のＴＦＴ。
【請求項３】
少なくとも前記単結晶半導体層内における前記ＴＦＴの形成の前に 、前記単結晶半導体層は約２５オングストロームＲＭＳ未満の表面粗度を示すことを特徴とする請求項１に記載のＴＦＴ。
【請求項４】
前記単結晶半導体層はシリコンであり、
前記ＴＦＴはｐ型であり且つ約１５０ｃｍ２／Ｖｓより大のキャリア移動度と、約１ｐＡ／μｍ未満のオフ電流と、約２５０ｍＶ／ｄｅｃ未満のサブ閾値スロープと、を示すことを特徴とする請求項１に記載のＴＦＴ。
【請求項５】
前記単結晶半導体層はシリコンであり
前記ＴＦＴはｎ型である且つ約４００ｃｍ２／Ｖｓより大のキャリア移動度と、約１ｐＡ／μｍ未満のオフ電流と、約２５０ｍＶ／ｄｅｃ未満のサブ閾値スロープと、を示すことを特徴とする請求項１に記載のＴＦＴ。
【請求項６】
ドナー単結晶半導体ウエハの注入表面に対してイオン注入処理を実行して、前記ドナー半導体ウエハの剥離層を形成するステップと、
電気分解を使用して前記剥離層の前記注入表面をガラス基板に結合せしめるステップと、
前記剥離層を前記ドナー半導体ウエハから離間することによって、前記剥離層の劈開表面を暴露せしめるステップと、
前記剥離層の前記劈開表面に対してドライエッチング処理を実行して、約５−２０ｎｍの膜厚の単結晶半導体層を形成するステップと、
前記薄膜半導体層において薄膜トランジスタを形成するステップと、を含む薄膜トランジスタ（ＴＦＴ）の製造方法。
【請求項７】
前記ドライエッチング処理は反応性イオンエッチング（ＲＩＥ）処理であり、
前記ＲＩＥ速度は約１８−２５オングストローム／秒であることを特徴とする請求項６に記載の方法。
【請求項８】
前記ドライエッチング処理パラメータは、
（ｉ）約１０ｍＴｏｒｒ‐２５ｍＴｏｒｒの間の圧力、
（ii）約５０Ｗ‐１００ＷのＲＦパワー、
（iii）約６０ガウス‐１００ガウスの磁場強度、
（iv）約４０℃‐６０℃の温度、
（v）約７０％‐９０％の三ふっ化窒素及び約１０％‐３０％の酸素からなる雰囲気、のうち少なくとも１つを含むことを特徴とする請求項６に記載の方法。
【国際調査報告】
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