(57)【要約】静電気放電（ＥＳＤ）保護回路は、第１の供給ノードから第２の供給ノードへとＥＳＤ電流を導通させるために２つのＮ−チャネル電界効果トランジスタ（ＮＦＥＴｓ）を使用する。ＥＳＤイベント中に、ＥＳＤ検出回路は、両方のＮＦＥＴｓのゲートを別々の導電性経路を介して第１の供給ノードへと結合する。新規な一態様においては、ＲＣトリガ回路は、抵抗を通して充電されるキャパシタンスを含んでいる。抵抗は、そのゲートが、第２のＮＦＥＴのゲートに結合されるＰ−チャネルトランジスタを伴う。通常の電源投入状態中に、Ｐ−チャネルトランジスタは、導電性であり、それによって、万が一、供給電圧ＶＤＤが急速に立ち上がることになった場合は、ＲＣトリガが、トリガしないようにする。別の新規な一態様においては、新規なレベルシフティングインバータが、第２のＮＦＥＴを駆動する。そのレベルシフティングインバータは、スナップバックを回避するためにプルダウン抵抗を使用し、また、第２のＮＦＥＴのゲートを容量性ロードされた第３の供給ノードから分離する。
2010502130.tif 000002
【特許請求の範囲】
【請求項１】
第１の供給ノードと；
第２の供給ノードと；
ゲートを有する第１のＮ−チャネル電界効果トランジスタ（ＮＦＥＴ）と；
ゲートを有する第２のＮＦＥＴと、なお前記第２のＮＦＥＴは、静電気放電（ＥＳＤ）イベント中に、ＥＳＤ電流が、前記第１の供給ノードから、前記第１のＮＦＥＴを通して、前記第２のＮＦＥＴを通して、そして前記第２の供給ノードへと流れるように、前記第１のＮＦＥＴと直列に結合される；
前記ＥＳＤイベント中に、第１のＮＦＥＴおよび第２のＮＦＥＴの前記ゲートを、前記第１の供給ノードに結合するＥＳＤ検出回路と；
を備える静電気放電（ＥＳＤ）保護回路。
【請求項２】
前記ＥＳＤ検出回路は、
ＥＳＤイベント中に、ＲＣ回路が、前記第１の供給ノードからトリガノードへ、そして前記トリガノードから第３の供給ノードへ、電流を導通させるように、前記第１の供給ノードに、そして前記第３の供給ノードに、結合される前記ＲＣ回路と、
前記トリガノードに結合される入力リードを有するインバータと、
を備え、
前記インバータは、第１の供給電圧リードと第２の供給電圧リードとを有しており、前記インバータの前記第１の供給電圧リードは、前記第１の供給ノードに結合されており、前記インバータの前記第２の供給電圧リードは、前記第３の供給ノードに結合されており、前記第３の供給ノードは、前記第２のＮＦＥＴの前記ゲートに直接に接続されていない、
請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記ＥＳＤ検出回路は、
ゲート、ソースおよびドレインを有するＰ−チャネル電界効果トランジスタ（ＰＦＥＴ）、
をさらに備え、
前記ゲートは、前記第３の供給ノードに結合されており、前記ドレインは、前記第２のＮＦＥＴの前記ゲートに結合されている、
請求項２に記載のＥＳＤ保護回路。
【請求項４】
前記ＥＳＤ検出回路は、
前記ＰＦＥＴの前記ドレインに結合されている第１のリードを有し、前記第２の供給ノードに結合されている第２のリードを有している、抵抗、
をさらに備える、
請求項３に記載のＥＳＤ保護回路。
【請求項５】
前記ＥＳＤ検出回路は、
ゲート、ソース、およびドレインを有するＰ−チャネル電界効果トランジスタ（ＰＦＥＴ）、
をさらに備え、
前記ソースは、前記トリガノードに結合されており、前記ドレインは、前記第３の供給ノードに結合されており、前記ゲートは、前記第２のＮＦＥＴの前記ゲートに結合されている、
請求項２に記載のＥＳＤ保護回路。
【請求項６】
前記ＥＳＤ検出回路は、集積回路の一部分であり、前記第１の供給ノードは、前記集積回路の第１の端子から供給電圧を受け取るように結合されており、前記第２の供給ノードは、前記集積回路の第２の端子からグラウンド電位を受け取るように結合されている、請求項１に記載のＥＳＤ保護回路。
【請求項７】
前記第３の供給ノードは、前記集積回路の第３の端子から第２の供給電圧を受け取るように結合されている、請求項６に記載のＥＳＤ保護回路。
【請求項８】
集積回路の一部分であり、前記第３の供給ノードは、前記集積回路の出力ドライバに結合されている、請求項２に記載のＥＳＤ保護回路。
【請求項９】
前記ＥＳＤ検出回路は、
ゲート、ソースおよびドレインを有する第３のＮＦＥＴ、
をさらに備え、
前記第３のＮＦＥＴの前記ソースは、前記第２の供給ノードに結合されており、前記第３のＮＦＥＴの前記ドレインは、前記第３の供給ノードに結合されており、前記第３のＮＦＥＴの前記ゲートは、前記第２のＮＦＥＴの前記ゲートに結合されている、
請求項２に記載のＥＳＤ保護回路。
【請求項１０】
ゲート、ソースおよびドレインを有する第３のＮＦＥＴ、
をさらに備え、
前記第３のＮＦＥＴの前記ソースは、前記第３の供給ノードに結合されており、前記第３のＮＦＥＴの前記ドレインは、前記トリガノードに結合されており、前記第３のＮＦＥＴの前記ゲートは、前記インバータの出力リードに結合されている、
請求項２に記載のＥＳＤ保護回路。
【請求項１１】
前記の第１のＮＦＥＴおよび第２のＮＦＥＴは、基板結合リングによって完全に取り囲まれている、請求項２に記載のＥＳＤ保護回路。
【請求項１２】
前記ＥＳＤイベントは、ヒューマンボディモデル（ＨＢＭ）イベント、チャージデバイスモデル（ＣＤＭ）イベント、およびマシンモデル（ＭＭ）イベントから成る群から取られる、請求項１に記載のＥＳＤ保護回路。
【請求項１３】
（ａ）静電気放電（ＥＳＤ）イベント中に、導電性経路が、第１の供給ノードから、第１のＮＦＥＴを通して、第２のＮＦＥＴを通して、そして第２の供給ノードへと確立されるように、前記第１のＮ−チャネル電界効果トランジスタ（ＮＦＥＴ）のゲートを前記第１の供給ノードに結合することと、そしてまた、前記第２のＮＦＥＴのゲートを前記第１の供給ノードに結合することと、
（ｂ）前記ＥＳＤイベントの後に、前記導電性経路が遮断されるように前記の第１のＮＦＥＴと第２のＮＦＥＴの両方を非導電性であるように制御することと、
を備える方法。
【請求項１４】
前記の第１のＮＦＥＴおよび第２のＮＦＥＴは、前記の第１の供給ノードと第２の供給ノードとの間の電圧が、２０マイクロ秒以上かかってゼロボルトから供給電圧へと増大する場合は、実質的に非導電性に留まる、請求項１３に記載の方法。
【請求項１５】
前記第１のＮＦＥＴの前記ゲートは、第１の導電性経路を通して、（ａ）において前記第１の供給ノードに結合されており、そして、前記第２のＮＦＥＴの前記ゲートは、前記第１の導電性経路とは別の第２の導電性経路を通して、（ａ）において前記第１の供給ノードに結合されている、請求項１４に記載の方法。
【請求項１６】
第３の供給ノード上へ電圧を受け取ることと、
前記ＥＳＤイベント中に前記第３の供給ノードを前記第２の供給ノードに結合するために第３のＮＦＥＴを使用することと、
をさらに備える請求項１４に記載の方法。
【請求項１７】
前記第２のＮＦＥＴの前記ゲートを駆動するためにレベルシフティングインバータを使用すること、
をさらに備え、
前記レベルシフティングインバータは、第１の入力リードと、第２の入力リードとを有しており、前記第１の入力リードは、タイミング信号を受け取るように結合されており、前記第２の入力リードは、第３の供給ノードに結合されており、前記レベルシフティングインバータは、第１のリードと第２のリードとを有する抵抗を含み、前記抵抗の前記第１のリードは前記第２のＮＦＥＴの前記ゲートに結合されており、前記第２のリードは前記第２の供給ノードに結合されている、
請求項１４に記載の方法。
【請求項１８】
前記第２のＮＦＥＴは、基板結合リングによって完全に取り囲まれており、前記基板結合リングは、前記第２のＮＦＥＴの基体をグラウンド電位に結合する、請求項１３に記載の方法。
【請求項１９】
いつ前記導電性経路が遮断されるかを制御するためにＲＣ回路を使用することと、なお前記ＲＣ回路は、抵抗を通して充電されるキャパシタンスを伴う；
前記第２のＮＦＥＴの前記ゲート上の電圧の関数として前記抵抗を変化させることと；
をさらに備える請求項１３に記載の方法。
【請求項２０】
第１の供給ノードと、
第２の供給ノードと、
ゲートを有する第１のＮ−チャネル電界効果トランジスタ（ＮＦＥＴ）と、
ゲートを有する第２のＮＦＥＴと、
ＥＳＤ電流が、前記第１の供給ノードから、前記の第１のＮＦＥＴと第２のＮＦＥＴとを直列に通して、前記第２の供給ノードへと導通させられるように、ＥＳＤイベント中に前記の第１のＮＦＥＴおよび第２のＮＦＥＴの前記ゲートを前記第１の供給ノードに結合するための手段と、
を備え、
前記手段はまた、前記の第１の供給ノードと第２の供給ノードとの間の電圧が、ＥＳＤイベントがないときに２０マイクロ秒よりも長くかかってゼロボルトから供給電圧へと増大する場合に、前記の第１のＮＦＥＴおよび第２のＮＦＥＴを実質的に非導電性であるように制御するためのものである、
集積回路。
【請求項２１】
第３の供給ノード、
をさらに備え、
前記手段はまた、１）前記第３の供給ノード上の電圧が前記第２の供給ノード上の電圧に実質的に等しいときと、２）前記手段のＲＣ回路がタイムアウトした後と、の両方に、前記第２のＮＦＥＴの前記ゲートを前記第１の供給ノードに結合するためのものである、
請求項２０に記載の集積回路。
【請求項２２】
前記ＲＣ回路は、抵抗を通して充電されるキャパシタンスを含んでおり、前記手段は、前記第２のＮＦＥＴの前記ゲート上の電圧の関数として前記抵抗を変化させる、請求項２１に記載の集積回路。
【発明の詳細な説明】
【優先権の主張】
【０００１】
本特許出願は、この譲受人に譲渡され、そしてここにおける参照によりここに明示的に組み込まれる、２００６年８月２４日に出願され、「改善されたカスコード接続されたＲＣトリガされるＥＳＤクランプ(Improved Cascoded RC Triggered ESD Clamp)」と題された仮出願第６０／８４０，２７５号の優先権を主張する。
【背景情報】
【０００２】
［技術分野］
開示される実施形態は、ＥＳＤ保護回路に関する。
【０００３】
［背景情報］
集積回路は、静電気放電(electrostatic discharge)（ＥＳＤ）によって生成される高電圧スパイク(high voltage spikes)により損傷を受ける可能性がある。高い静電荷が、人間の身体の上で発生する可能性がある。パッケージされた集積回路が、接続されておらず、プリント回路に結合されていない状況を考える。その集積回路内の電源導体とグラウンド導体とは、第１の電位で休止している可能性がある。ある人が静電荷で充電されており、そしてその後に、万が一、集積回路の端子にタッチするとした場合は、その人の身体の上の高い静電圧電荷は、集積回路とその人の身体とが共通の電位に等しくなるまで、その端子を介して集積回路へと急速に放電される可能性がある。そのような静電気放電イベント(electrostatic discharge event)は、集積回路を損傷する可能性がある高電圧と高電流とを瞬間的に集積回路に導入することになる。一例においては、集積回路の中の小型の論理トランジスタのゲート誘電体材料は、薄く、高電圧が、そのゲート電極と、その下に横たわる半導体材料との間に瞬間的に存在するときに、破壊する。ＥＳＤイベント中に、ゲート誘電体は、破壊し、恒久的に損傷を受ける。集積回路が使用可能な製品の中に後で組み込まれるときに、その製品は、ハンドリング中に集積回路に対して行われた損傷に起因して、欠陥があり、あるいは動作不能となる可能性がある。
【０００４】
この状況を防止するために、静電気放電（ＥＳＤ）保護デバイスと呼ばれる回路が、一般に集積回路の中に組み込まれている。ＥＳＤ保護回路は、低い非破壊的な電圧を低下させながら、ＥＳＤ放電イベントの瞬間的に高い電流を分路する(shunt)ことができる回路を有する。１タイプのＥＳＤ保護回路は、一般にＥＳＤ「クランプ」と称される。集積回路の電圧供給端子とグラウンド端子との間の電圧が、ＥＳＤイベントなどにおいて急速に増大し始める場合、そのときにはＥＳＤ保護デバイスは、導通になり、そして一方の端子を他方にクランプする（あるいは１つの内部供給電圧バスを別のものにクランプする）。そのクランピング(clamping)は、それらの端子のうちの一方の上の高電圧ＥＳＤイベントの電荷が、ＥＳＤ保護デバイスを通して他方の端子へ放電されるようになっている。ＥＳＤイベントは、短い存続期間のものにすぎず、それ故にＥＳＤイベントの後には、ＥＳＤ保護デバイスは、もはや導通してはいない。回路は、その回路において使用される半導体電界効果トランジスタ(field effect transistors)（ＦＥＴｓ）の定格(rating)よりも高い電圧で動作させられる必要があるという状況が存在する。そのような場合においては、「カスコーディング(cascoding)」と呼ばれる技法が、使用される。この技法においては、同様な極性のＦＥＴｓが、回路を個々のＦＥＴｓの電圧定格(voltage rating)よりも上で動作させることができるように、直列に配置される。そのような回路は、正の供給端子と、負の供給端子との間のバイアス電圧レベルを必要とする。
【０００５】
図１（先行技術）は、１つの従来のカスコード接続されたＥＳＤ保護回路の回路図である。供給電圧導体１は、第１の端子に結合され、グラウンド導体２は、第２の端子に結合され、中間共通電圧９またはカスコードバイアス電圧(cascode bias voltage)は、第３の端子に結合される。回路のすべてのノードが、最初に同じ電位にあるものと仮定する。導体１上の電圧が、導体２上のグラウンド電位に対して急速に増大する場合、そのときには大きなＮ−チャネルＦＥＴｓ３および４は、導体１から導体２への可能なＥＳＤ電流を導通させるために導電性になる。回路は、２つのＲＣ回路を含んでいる。Ｐ−チャネルトランジスタ５は、抵抗(resistor)として機能し、そしてＰ−チャネルトランジスタ６は、キャパシタとして機能する。Ｐ−チャネルトランジスタ７と８とは、類似したやり方で一緒に結合される。ＲＣ回路は、トランジスタ５および６を含んでいるものと考える。最初に、トランジスタ６のキャパシタンスは、放電され、そしてトランジスタ６のキャパシタンスの両端には、電圧降下は存在しない。したがってノード１０は、インバータ１３のリード１１と１２との上の供給電圧に対してデジタルロー(digital low)にある。導体１と９との間の電圧が急速に増大するときに、トランジスタ６のキャパシタンスは、トランジスタ５の抵抗(resistance)を通して比較的ゆっくりと充電される。結果として、デジタルローは、インバータ１３の入力上に存在する。インバータ１３は、デジタルハイ(digital high)を出力し、このデジタルハイは、大きなＮ−チャネルトランジスタ３のゲートが、導体１に結合されるようにする。大きなＮ−チャネルトランジスタ３は、導電性になる。図１の回路の下側部分は、回路の上側部分と全く同じやり方で機能する。したがって、大きなＮ−チャネルトランジスタ３と４との両方は、導体１と２との間の電圧が急速に立ち上がることが検出されるときにＥＳＤ状態中に急速にオンになる。トランジスタ３および４は、静的ＥＳＤ電荷を放電し、導体１と２との間の電圧が、集積回路内の他の影響を受けやすい回路を損傷することになる高いレベルに到達しないようにする。
【０００６】
短時間後に、トランジスタ６および８のキャパシタンスは、ノード１０および１４上の電圧がインバータ１３および１５のスイッチング電圧に到達するポイントまで充電する。次いで、インバータ１３および１５は、次にはトランジスタ３および４が非導電性になるようにするデジタル論理ロー電圧(digital logic low voltage)を出力するようにスイッチする。ひとたび大きなＮ−チャネルトランジスタ３および４が非導電性になった後に、次いでＶＤＤを供給する電源は、通常の電源投入状態(normal power-up condition)において導体１と２とに結合されることができる。通常の電源投入状態においては、導体１と２との間の電圧は、ＥＳＤイベントにおけるように急速に立ち上がりはしない。導体１と９との間の、そして導体９と２との間の電圧は、トランジスタ６と８とのキャパシタが、常に十分に充電されるように、そしてノード１０および１４上の電圧が、インバータ１３および１５のスイッチング電圧より上に留まるようにゆっくりと増大する。インバータ１３および１５は、それ故にデジタル論理ロー値を常に出力する。トランジスタ３および４は、それ故に非導電性のままである。導体１と２との間の電圧は、導体１と２との間の電圧が供給電圧ＶＤＤレベルになるまで、このやり方で立ち上げられることができる。ＥＳＤ保護回路は、通常の電源投入状態中には導体１から導体２へと電流を導通させることはない。
【０００７】
ＥＳＤ保護回路の妥当性をテストするために使用される２つの一般的なモデル：ヒューマンボディモード(Human Body Mode)（ＨＢＭ）およびチャージデバイスモデル(Charge Device Model)（ＣＤＭ）が存在する。ＣＤＭモデルにおいては、ＥＳＤパルスは、高い電流の大きさのものであるが、ＨＭＢモデルにおけるＥＳＤパルスよりも短い存続時間のものである。ＣＤＭテストの下では、ＥＳＤクランプにおいてＥＳＤ電流を導通させるために使用される大きなＮ−チャネルトランジスタが、故障することが通知された。バラストが、それ故に提供され、そしてＥＳＤ保護が故障した電圧は、正常に増大させられた。しかしながら、バラストを供給することが、ＥＳＤ保護回路によって消費される集積回路面積の量を増大させたことが、認識された。同様な構成のＰ−チャネルトランジスタは、それが、より低いキャリア移動度を有し、それ故にＥＳＤ電流の、Ｎ−チャネルトランジスタと同じ量を導通させるために、より大きくされたけれども、ＥＳＤ保護回路適用において失敗するようには見えなかった。Ｐ−チャネルトランジスタによって消費される集積回路面積の量は、時として、より小さなＮ−チャネルトランジスタと、その関連するバラストによって消費される集積回路面積の量よりも小さいことがあった。したがって、ＥＳＤ保護回路は、大きなＥＳＤ電流を運ぶトランジスタのために、Ｐ−チャネルトランジスタを使用するようになってきた。
【０００８】
図２（先行技術）は、大きなＥＳＤ電流を運ぶトランジスタのために、Ｐ−チャネルトランジスタＰ１およびＰ２を使用するＥＳＤ保護回路の図である。導体１６とグラウンド導体１７との間の電圧の急速な立ち上がり中に、ＲＣ回路１８は、最初にインバータ２０に対する供給電圧に対してインバータ２０の入力リード１９上にデジタル論理ローを供給する。インバータ２０は、それ故にインバータ２１の入力リード２３上にデジタル論理ハイを出力し、このデジタル論理ハイは、次にはＰ１のゲートをノード２２上の低電位へと結合する。トランジスタＰ１は、それ故に導電性になる。ノード２２上の低電位は、トランジスタＰ２のゲートに直接に結合され、それ故にトランジスタＰ２もまた、導電性である。ノード２３は、インバータ２０により導体１６に結合され、それ故にノード２３は、ノード２２よりも高い電位を有する。ノード２２上の電圧は、インバータ２３のスイッチングしきい値よりも低い。インバータ２４は、それ故にトランジスタ２５のゲート上にデジタルハイの電圧（ノード２３上の電圧）を出力し、それによって、トランジスタ２５を導電性にし、グラウンド電位に結合されたノード２２上の電圧を保持する。ＥＳＤ電流は、導体１６から、トランジスタＰ１およびＰ２を通して、そしてグラウンド導体１７へと導通させられる。
【０００９】
ＥＳＤイベントの過ぎた後に、ノード１９上の電圧は、インバータ２０のスイッチングしきい値が到達されるポイントまで導体２２上の電圧に対して増大する。インバータ２０が、スイッチングし、インバータ２１が、スイッチングし、そしてトランジスタＰ１のゲートは、インバータ２１により導体１６に結合される。次いで、トランジスタＰ１は、オフにされる。この時に、ノード２３は、インバータ２０の中のプルダウントランジスタ(pulldown transistor)によりノード２２に結合される。インバータ２４の入力リード上の電圧は、もはやインバータ２４のスイッチングポイントより低くはない。インバータ２４は、それ故にスイッチングし、トランジスタ２５のゲートをグラウンド導体１７に結合し、それによってトランジスタ２５をオフにする。ノード２２は、もはやグラウンド導体１７に結合されていないので、ノード２２上の電圧は、立ち上がり、トランジスタＰ２をオフにする。それに応じて、ＥＳＤイベントの後に、大きなＰ−チャネルトランジスタＰ１とＰ２の両方は、非導電性となる。ある電圧が供給導体１６に、中間電圧が導体２２に、そしてグラウンドがグラウンド導体１７に対して印加されている通常の動作状態の下では、トランジスタＰ１のゲートは、そのソース電位に保持され、それによってトランジスタＰ１をオフにバイアスする。トランジスタＰ２のゲートは、導体２２の電位に保持され、それによってトランジスタＰ１のドレイン対ソース間電位(drain-to-source potential)を安全なレベルへと低下させる。
【発明の概要】
【００１０】
静電気放電（ＥＳＤ）保護回路は、集積回路において、第１の供給ノード(supply node)から第２の供給ノードへとＥＳＤ電流を導通させるために、スタックされた１対(stacked pair)の大きな直列接続された電界効果トランジスタ(Field Effect Transistors)（ＦＥＴs）を使用する。ＥＳＤ保護回路は、ＥＳＤ検出回路を含んでいる。ＥＳＤイベント(ESD event)中に、ＥＳＤ検出回路内のＲＣトリガ回路が、トリガし(triggers)、それによってＥＳＤ検出回路が、第１のＦＥＴと第２のＦＥＴの両方を導電性にするようにしている。したがって、ＥＳＤ電流は、第１の供給ノードから、第１のＦＥＴを通して、第２のＦＥＴを通して、そして第２の供給ノードへと導通させられることができる。ある長さの時間の後に(after an amount of time)、ＲＣトリガ回路は、タイムアウトする(times out)。そのタイムアウト(time out)は、ＥＳＤ検出回路が、それらのＦＥＴsをオフにするようにする。
【００１１】
通常の電源投入シーケンス中に、カスコード供給電圧Ｖ２（例えば、１．８ボルト）が、ＥＳＤ保護回路の第３の供給ノード上に印加される。第３の供給ノード上の電圧は、ゼロボルトから供給電圧Ｖ２へと立ち上げられる(ramped up)。次いで、供給電圧ＶＤＤ（例えば、３．０ボルト）が、ＥＳＤ保護回路の第１の供給ノード上に印加される。第１の供給ノード上の電圧は、ゼロボルトから電圧ＶＤＤへと立ち上げられる。通常の電源投入シーケンスにおける立ち上げ時間は、ＲＣトリガ回路がトリガしないように十分に長い。ＥＳＤ保護回路のスタックされた直列接続されたＦＥＴsは、それ故に導電性にはされない。一例においては、電圧ＶＤＤが、２０マイクロ秒以上かかってゼロボルトから３．０ボルトへと立ち上がる場合、ＲＣトリガ回路は、トリガしない。
【００１２】
新規な一態様においては、スタックされた直列接続されたＦＥＴsは、Ｎ−チャネルＦＥＴs（ＮＦＥＴs）である。ＥＳＤイベント中に、ＥＳＤ検出回路は、これらのＮＦＥＴsの両方のゲートを第１の供給ノードに結合する。ＮＦＥＴsは、異なる別々の導電性経路(different and separate conductive paths)により第１の供給ノードへと結合される。第１および第２のＦＥＴsは、Ｐ−チャネルＦＥＴsではなくて、Ｎ−チャネルＦＥＴsである。各ＮＦＥＴは、それ自体の基板結合リング(substrate tie ring)によって完全に取り囲まれる。基板結合リングは、ＮＦＥＴの基体を非常に多くの基体コンタクトを介してグラウンド電位に結合する。各基体コンタクトは、上に横たわる結合リングを用いてＰ＋拡散を基体中へと結合する。コンタクトは、トランジスタチャネルからある距離をおいてリングの中に位置している。ＥＳＤイベント中に、基体結合(body tie)および結合リング構造は、次にはＮＦＥＴが、高電圧伝導状況の下で失敗することなく、より多くの電流を引き出すことができるようにする、ＮＦＥＴのしきい値電圧のわずかなシフトを引き起こす。
【００１３】
第２の新規な一態様においては、ＲＣトリガ回路は、抵抗を通して充電されるキャパシタンスを含んでいる。トリガノードと呼ばれるノードが、抵抗とキャパシタンスとの間にある。抵抗は、ゲートが第２のＮＦＥＴのゲートに結合されるＰ−チャネルトランジスタを伴う。ＥＳＤイベント中に、第２のＮＦＥＴのゲートは、上記に説明されるようにＥＳＤ検出回路により第１の供給ノードに結合される。それに応じて、Ｐ−チャネルトランジスタは、バイアスが取り除かれ、ＥＳＤイベント中には導電性ではない。Ｐ−チャネルトランジスタは、ＥＳＤイベント中にＲＣトリガ回路のタイミングに影響を及ぼさない。通常の電源投入シーケンスにおいては、しかしながら、第２のＮＦＥＴのゲートは、第２の供給ノードに結合される。第２のＮＦＥＴのゲート上の比較的低い電圧は、ＲＣトリガ回路の抵抗となるＰ−チャネルトランジスタが、導電性であるようにする。導電性であるＰ−チャネルトランジスタは、トリガノードを第３の供給ノードに結合し、そして第１の供給ノード上の供給電圧ＶＤＤにおける急速な立ち上がりの条件下においてＲＣトリガがトリガしないようにする。
【００１４】
第３の新規な一態様においては、ＥＳＤ検出回路は、レベルシフティングインバータ(level-shifting inverter)を含んでいる。レベルシフティングインバータは、２つの直列接続Ｐ−チャネルトランジスタと、プルダウン抵抗とを含む。Ｐ−チャネルトランジスタのうちの両方ともが導電性になる場合、そのときにはＰ−チャネルトランジスタは、第１の供給ノード上の高電位へとレベルシフティングインバータの出力ノードをプルアップする。出力ノードは、第２のＮＦＥＴのゲートへと結合される。他方、Ｐ−チャネルトランジスタのうちの一方が、導電性でない場合、そのときにはプルダウン抵抗は、第２の供給ノード上の低電位へと出力ノードをプルダウンする。レベルシフティングインバータは、ＮＦＥＴがＲＣトリガ回路のタイムアウトによってオフにされるように、第２のＮＦＥＴがＥＳＤイベント中にオンにされるようにするために、ＲＣトリガ回路から第２のＮＦＥＴのゲートへとトリガ信号を伝えるために使用される。Ｎ−チャネルトランジスタが、スナップバック(snap-back)の影響を受けやすい可能性があるので、抵抗は、Ｎ−チャネルトランジスタではなくて出力ノードをプルダウンするために使用されることが有利である。もし万が一、Ｎ−チャネルトランジスタがスナップバックする(snap-back)場合は、そのときには第２のＮＦＥＴに対するゲート駆動は、低減させられる可能性があり、かつ／またはＮ−チャネルトランジスタは、損傷を受けるようになる可能性がある。レベルシフティングインバータの別の利点は、供給電圧Ｖ２が受け取られる第３の供給ノードが、第２のＮＦＥＴのゲートに直接に結合されないことである。第３の供給ノードは、集積回路上の他の回路にそれが接続されていることに起因して、そして供給端子にそれが接続されていることに起因して、容量性的にロードされる(capacitively loaded)ことができる。第３の供給ノードからの第２のＮＦＥＴのゲートのデカップリングにより、第２のＮＦＥＴのゲート上の電圧は、第３の供給ノード上の容量性負荷(capacitive load)によってスローダウンされることなく、急速に変化させられることが可能になる。
【００１５】
上記は、概要(summary)であり、それ故に必然的に詳細についての簡略化、一般化および省略を含んでおり、したがって、当業者は、本概要が、例示的なものにすぎず、限定することを意味してはいないことを理解するであろう。特許請求の範囲のみによって定義されるような、ここにおいて説明されるデバイスおよび／またはプロセスの、他の態様、発明の特徴、および、利点は、ここにおいて述べられる非限定的な詳細な説明の中で明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】図１（先行技術）は、第１のタイプの従来のＥＳＤ保護回路の回路図である。
【図２】図２（先行技術）は、第２のタイプの従来のＥＳＤ保護回路の回路図である。
【図３】図３は、新規な一態様に従うシステム１００の図である。システム１００は、新規なＥＳＤ保護回路１１０を含んでいる。
【図３Ａ】図３Ａは、ＮＦＥＴｓ１１５および１１６のうちの一方のトップダウンレイアウト図である。
【図４】図４は、図３のＥＳＤ保護回路１１０内のノード電圧の波形図である。
【図５】図５は、図３のＥＳＤ保護回路１１０へと流れ込む電流ＩＤＤの波形図である。
【図６】図６は、ＥＳＤ保護回路のＰ−チャネルトランジスタ１２９が設けられない状況における、通常の電源投入状態の下の電流ＩＤＤにおけるスパイクを示す図である。
【図７】図７は、ＥＳＤ保護回路のＰ−チャネルトランジスタ１２９が設けられる状況における、通常の電源投入状態の下の電流ＩＤＤのスパイクの低減させられた大きさを示す図である。
【図８】図８は、新規な一態様に従う方法３００の簡略化されたフローチャートである。
【詳細な説明】
【００１７】
図３は、新規な一態様に従うシステム１００の図である。システム１００は、パワー管理集積回路(power management integrated circuit)（ＰＭＩＣ）１０１と、第１の外部電圧供給源(external voltage supply source)１０２と、第２の外部電圧供給源１０３と、集積回路１０４と、を含む。ＰＭＩＣ１０１は、どのようにして供給電圧ＶＤＤおよびＶ２が、通常の電源投入状態中に集積回路１０４に対して供給されるかについての順序付け(sequencing)を制御する。ＰＭＩＣ１０１は、イネーブル線１０５および１０６を介して外部電圧供給源１０２および１０３をイネーブルにすることにより、その順序付けを制御する。例えば、ＶＤＤ電圧供給源１０２がイネーブルにされる場合、そのときにはＶＤＤ電圧供給源１０２は、集積回路１０４の端子１０７上に供給電圧ＶＤＤを供給する。電圧ＶＤＤが、端子１０７と１０８との間の電圧であることと、外部電圧供給源１０２が、図に示されていない接続によって端子１０８に接続されてもいることと、が理解される。同様に、Ｖ２電圧供給源１０３が、イネーブルにされる場合、そのときにはＶ２電圧供給源１０３は、集積回路１０４の端子１０９上に供給電圧Ｖ２を供給する。この例においては、ＰＭＩＣ１０１は、電源電圧ＶＤＤ（例えば、３．０ボルト）と、Ｖ２（例えば、１．８０ボルト）とが、集積回路１０４に供給される順序とランプレート(ramp rate)とを制御する。
【００１８】
集積回路１０４は、３つの供給端子１０７〜１０９と、静電気放電（ＥＳＤ）保護回路１１０と、他の回路（図示されず）と、を含む。集積回路１０４は、４５ナノメートルＣＭＯＳプロセス、または別の適切なＣＭＯＳプロセスの形で製造される。他の回路は、ＥＳＤ保護回路によって保護されるべき回路を含んでいる。例示の例においては、集積回路１０４は、集積回路１０４からの信号を駆動するための出力ドライバ（図示されず）を含んでいる。これらの出力ドライバは、別のソースから供給電圧Ｖ２を受け取り、それによって端子１０９に結合される。電圧Ｖ２は、中間カスコード電圧であり、たとえ供給電圧ＶＤＤが、ＭＯＳＦＥＴｓの安全に動作する電圧よりも高いとしても、ＭＯＳＦＥＴｓが、安全に動作する領域において動作することができるようにするために使用される。同様に、ＥＳＤ保護回路１１０は、別のソースから供給電圧Ｖ２を受け取る。導体１１１は、端子１０９が出力ドライバに、そしてＥＳＤ保護回路１１０に結合される導体である。
【００１９】
ＥＳＤ保護回路１１０は、第１の供給ノード１１２と、第２の供給ノード１１３と、第３の供給ノード１１４と、第１の大きなＮ−チャネル電界効果トランジスタ（ＮＦＥＴ）１１５と、第２の大きなＮＦＥＴ１１６と、ＥＳＤ検出回路１１７とを含む。第１および第２のＮＦＥＴｓは、時として「ビッグＦＥＴｓ(bigFETs)」と称される。ＥＳＤ検出回路１１７は、ＲＣ回路１１８と、２つのＣＭＯＳインバータ１１９および１２０と、レベルシフティングインバータ１２１と、第３のＮＦＥＴ１２２と、第４のＮＦＥＴ１２３と、３つのダイオード１２４〜１２６と、を含む。ＲＣ回路１１８は、キャパシタとして機能するように接続されるＰ−チャネル電界効果トランジスタ１２７（２００／６ミクロン）を含んでいる。ＲＣ回路１１８はまた、並列に結合されたＮ−チャネル電界効果トランジスタ１２８（３０／０．６ミクロン）と、Ｐ−チャネル電界効果トランジスタ１２９（１０／０．６ミクロン）とを含む。これらのトランジスタ１２８および１２９は、電流が、トランジスタ１２７のキャパシタンスを充電するように流れる抵抗として機能する。ＣＭＯＳインバータ１３５と一緒にＲＣ回路１１８は、ここではＲＣトリガ回路と称される。ＣＭＯＳインバータは、１０／０．２ミクロンのＰ−チャネルプルアップＦＥＴと、４０／０．２ミクロンのＮ−チャネルプルダウンＦＥＴと、を含む。
【００２０】
レベルシフティングインバータ１２１は、２つのＰ−チャネルトランジスタ１３０および１３１（２４０／０．２ミクロン）と、５ｋオームのプルダウン抵抗１３２と、を含む。抵抗１３２は、例えば、ポリシリコン抵抗または拡散抵抗とすることができる。トランジスタ１３０と１３１との両方が、導電性であるように制御される場合、そのときにはトランジスタ１３０と１３１とは、出力ノード１３３上の電圧を第１の供給ノード１１２上の電圧へとプルアップする。他方、トランジスタ１３０または１３１のいずれかが、非導電性であるように制御される場合、そのときには抵抗１３２を通しての電流フローは、出力ノード１３３上の電圧を第２の供給ノード１１３上の電圧へとプルダウンする。レベルシフティングインバータ１２１のプルダウンコンポーネント(pull down component)は、Ｎ−チャネルトランジスタではなく、そうではなくて抵抗１３２である。Ｎ−チャネルトランジスタが使用される場合、そのときにはトランジスタがスナップバックする可能性があり、そして損傷を受けるようになり、かつ／またはＮＦＥＴ１１６のゲート駆動を低減させる可能性が存在することになる。レベルシフティングインバータ内の出力ノード１３３をプルダウンするために抵抗１３２を使用することは、スナップバックの可能性をなくする。
【００２１】
図３Ａは、ＮＦＥＴｓ１１５または１１６のうちの一方のレイアウト図である。ＮＦＥＴｓ１１５および１１６は、「ルーズ基体結合(loose body tie)」と称されるものを有する２０００／Ｌミクロンの短チャネル薄膜酸化物電界効果トランジスタである。レイアウト面積を最適化するために、ＮＦＥＴｓ１１５および１１６は、それらのポリシリコンゲート(polysilicon gate)が互いに次にあり、そして共通の基板結合リングが、２つのＮＦＥＴｓ１１５および１１６を取り囲んでレイアウトされる。基板結合リングは、ＮＦＥＴｓの基体を第２の供給ノード１１３上のグラウンド電位に結合する。各コンタクトは、その上に横たわる金属結合リングを用いてＰ＋拡散を結合する。Ｐ＋拡散結合リングは、トランジスタチャネルからある距離にあるリング内に位置する。ＮＦＥＴが、ＥＳＤイベント中に高電圧導電モードに入るときに、高電圧パルスに起因した衝突イオン化電流(impact ionization current)が存在する。ルーズ基体結合と、結合リング構造とは、次にはドレイン領域と、基体領域と、ソース領域とに関連する寄生ＮＰＮバイポーラトランジスタの導通を引き起こす基体ソース接合の順バイアス化を引き起こす。これは、失敗のないより高い導通を可能にする。もっと正確には、２つのＮＦＥＴｓ１１５および１１６は、失敗なしに高ドレイン衝突イオン化領域において導通することができる。したがって、バラスティング(ballasting)は、必要とされず、ＮＦＥＴｓの使用を、図２の先行技術の場合におけるようなＰＦＥＴｓよりも面積効率の良いものにしている。
【００２２】
集積回路１０４が、パワーを遮断され、放電され、そして次いでヒューマンボディモデル（ＨＢＭ）ＥＳＤイベントを受けるという状況を考える。集積回路１０４が、パワーを遮断され、放電されるときに、第１、第２および第３の供給ノード１１２〜１１４は、すべて同じ電位に休止しているように考えられる。電流は、ＥＳＤ保護回路１１０内を流れておらず、その回路の中のすべてのノードは、グラウンド電位にあるように考えられる。トランジスタ１２７のキャパシタンスは放電され、そしてキャパシタンスの両端間には電圧は存在しない。
【００２３】
ＨＢＭテストを実行するために、そしてシミュレートされたＥＳＤイベントを作成するために、外部の１００ピコファラッドのＨＢＭキャパシタ（図示されず）は、２０００ボルトまで充電され、そして１．５ｋオームの外部抵抗（図示されず）を通して端子１０７へと放電される。ＥＳＤ保護回路１１０が設けられていなかった場合、そのときには大きな電圧スパイクが、第１の供給ノード１１２と、第２の供給ノード１１３との間に課されることになり、集積回路１０４の他の回路に対する損傷が、生じる可能性がある。しかしながら、図３の回路においては、第１の供給ノード１１２上の電圧は、（第２の供給ノード１１３上の電位に対して）急速に増大する。大きなＮＦＥＴｓ１１５および１１６は、非導電性である。キャパシタ１２７が放電されるので、トリガノード１３４上のトリガ電圧ＶＴＲＩＧは、第１の供給ノード１１２上の電圧にある。第３の供給ノード１１４上の電圧は、グラウンド電位に留まる。第１の供給ノード１１２と、第３の供給ノード１１４との間の電圧が増大するにつれて、インバータ１１９の供給リード１３５と、１３６とに供給される電圧は、増大する。インバータ１１９は、論理インバータとして機能し始める。インバータ１１９の入力リード上の電圧は、デジタルハイ（およそ、放電されるキャパシタ１２７に起因した第１の供給ノード１１２上の電圧）であるので、インバータ１１９は、デジタル論理ローを出力し、ノード１３７上のタイミング信号電圧ＶＩＮＶ１を第３の供給ノード１１４上の電位へとローにプルしようとする。インバータ１２０は、ノード１３７上のローのタイミング信号電圧ＶＩＮＶ１を受け取り、ＮＦＥＴ１１５のゲート１３８上にハイ信号ＶＧ１を出力する。インバータ１２０は、インバータ１２０内のＰ−チャネルプルアップトランジスタが、インバータの出力リードを第１の供給ノード１１２に結合するときにハイ信号ＶＧ１を出力する。信号ＶＧ１の電圧の結果として、ＮＦＥＴ１３８のゲート対ソース間電圧(gate-to-source voltage)は、そのしきい値電圧を超過し、ＮＦＥＴ１１５は、導電性になる。
【００２４】
ＥＳＤイベントのこの初期期間中に、第３の供給ノード１１４上の電圧は、グラウンド電位にあり、そして第２の供給ノード１１３と同じ電位にある。トランジスタ１３１は、それ故に導電性である。タイミング信号電圧ＶＩＮＶ１は、上記に説明されるようにより高く（およそ、第１の供給ノード１１２上の電圧であり）、それ故にトランジスタ１３０は、導電性になる。トランジスタ１３０と１３１の両方が導電性であるので、レベルシフティングインバータ１２１の出力ノード１３３は、第１の供給ノード１１２に結合される。第２のＮＦＥＴ１１６のゲート１３９は、それ故にノード１１２上の高電圧で駆動され、第２のＮＦＥＴが、導電性になる。第１および第２のＮＦＥＴｓ１１５および１１６の両方が導電性であるので、導電性経路は、第１の供給ノード１１２から、第１のＮＦＥＴ１１５を通して、第２のＮＦＥＴ１１６を通して、そして第２の供給ノード１１３へと確立される。ＥＳＤ電流１４０が、流れ、それによって集積回路１０４上の他の回路が、害されることになるほどは高くない電圧まで、２つのノード１１２と、１１３との間の電圧をクランプする。示される例においては、ノード１１２と１１３との間の電圧は、２．１ボルトを超過することはない。図２の従来のクランプとは対照的に、第１のＮＦＥＴ１１５のゲートは、インバータ１２０内のＰ−チャネルプルアップトランジスタ（２００／０．２ミクロン）を通して第１の導電性の経路によって第１の供給ノード１１２に結合され、そして第２のＮＦＥＴ１１６のゲートは、Ｐ−チャネルトランジスタ１３１および１３０を通して第２の完全に別々の導電性経路(a second and entirely separate conductive path)によって第１の供給ノード１１２に結合される。
【００２５】
ＥＳＤイベントのこの部分の間に、トランジスタ１２７のキャパシタンスは、並列接続されたトランジスタ１２８および１２９の抵抗を通して充電する。トリガノード１３４上の電圧は、それ故に第１の供給ノード１１２上の電圧に対して減少する。トリガノード１３４上の電圧ＶＴＲＩＧが、インバータ１１９のスイッチング電圧を到達するときに、インバータ１１９は、スイッチングする。ＲＣ回路は、「タイムアウト」していると言われる。タイミング信号電圧ＶＩＮＶ１は、ハイになる（ノード１３７は、インバータ１１９によって第１の供給ノード１１２に結合される）。トランジスタ１２３が、インバータ１１９のスイッチング特性に対してヒステリシス(hysteresis)の量を追加するために設けられる。タイミング信号電圧ＶＩＮＶ１がハイになるので、インバータ１２０もまた、スイッチングし、電圧ＶＧ１は、ローになる（ゲート１３８上の電圧は、インバータ１２０内のＮ−チャネルプルダウントランジスタを通して第３の供給ノード１１４上の電圧に結合される）。第３の供給ノード１１４上の電圧は、この時にグラウンド電位にあるので、第１のＮＦＥＴ１１５は、非導電性になる。ノード１３７上のデジタルハイ電圧はまた、Ｐ−チャネルトランジスタ１３０が非導電性であるようにもする。結果として、ノード１３３は、もはやトランジスタ１３０および１３１を介して第１の供給ノード１１２に結合されない。ノード１３３は、抵抗１３２により第２の供給ノード１１３上の電圧へとプルダウンされる。第２のＮＦＥＴ１１６のゲート１３９上のこのロー電圧は、第２のＮＦＥＴ１１６が非導電性になるようにする。第１および第２のＮＦＥＴｓ１１５および１１６は非導電性であるので、第１の供給ノード１１２と第２の供給ノード１１３との間の導電性電流経路は、もはや存在しない。
【００２６】
ＥＳＤ高電圧パルスは、非常に短い期間のものであり、一般的に１マイクロ秒よりも短い。実際に、ＨＢＭ放電のＲＣ時定数は、１５０ナノ秒である。ＥＳＤ保護回路は、それ故にＥＳＤ電圧が第１の供給ノード１１２上に存在することができる短い時間中に導電性電流経路を生成する必要があるだけである。ＲＣ回路１１８のＲＣ時定数は、十分に大きくなり、その結果、導電性ＥＳＤ電流経路は、短いＥＳＤパルスの存続時間よりも長い期間にわたってそのままに留まる。図３に示される特定の例においては、ＲＣ回路のこのタイムアウト期間は、約２マイクロ秒である。
【００２７】
ひとたびＥＳＤ電流経路がもはや存在しなくなった後には、第１の供給ノード１１２と、第３の供給ノード１１４との上の電圧は、通常の普通の電源投入シーケンスで立ち上げられることができ、その結果、端子１０７〜１０９には、集積回路１０４のオペレーションのためのそれらの適切な電圧が供給される。一例においては、適切な電源投入シーケンスは、１０ミリ秒以上の期間にわたってゼロボルトから１．８ボルトへと端末１０９上の供給電圧Ｖ２を立ち上げることを伴い、次いでひとたび供給電圧Ｖ２が１．８ボルトに到達した後に、次の１０ミリ秒の期間にわたってゼロボルトから３．０ボルトへと端末１０７上の供給電圧ＶＤＤを増大させる。ＥＳＤ保護回路１１０を通して無視できるほどの電流の漏れが存在する。
【００２８】
上記で説明されるＥＳＤイベントの急速な電圧立ち上がりの状態ではなくて、第１の供給ノード１１２と、第３の供給ノード１１４との上の電圧が、通常の電源投入シーケンスでもっとゆっくりと増大させられた場合、そのときにはＥＳＤ保護回路１１０は、ノード１１２と１１３との間に導電性経路を形成するようにはならない。第１の供給ノードと、第２の供給ノードとの間の電圧が、２０マイクロ秒以上かかってゼロボルトから３．０ボルトへと増大する場合は、第１および第２のＮＦＥＴｓ１１５および１１６とは、非導電性に留まることになる。
【００２９】
通常の電源投入シーケンスの下でのＥＳＤ保護回路１１０のオペレーションは、以下のようである。第１の供給ノード１１２と、第２の供給ノード１１３との間の電圧が、ゆっくりと増大するときに、トランジスタ１２７のキャパシタンスは、十分に速く充電し、トリガノード１３４上の電圧は、インバータ１１９が、その入力リード上でデジタル論理ローを連続して受け取る、第３の供給ノード１１４上の電圧に対して十分に近くに留まる。インバータ１１９は、それ故にデジタル論理ハイを連続して出力する（ノード１３７を第１の供給ノード１１２に連続して結合する）。それ故に、インバータ１２０は、第１のＮＦＥＴ１１５のゲート１３８を第３の供給ノード１１４に結合し、そして第１のＮＦＥＴ１１５は、決して導電性にはならない。さらに、ノード１３７上の電圧がデジタル論理ハイに留まるので、Ｐ−チャネルトランジスタ１３０は、非導電性に留まる。ノード１３３上の電圧は、それ故に抵抗１３２によってプルダウンされ、そして第２の供給ノード１１３の低電位に留まる。第２のＮＦＥＴ１１６のゲート１３９上の低電位は、第２のＮＦＥＴ１１６を非導電性に保持する。それに応じて、第１の供給ノード１１２上の電圧が比較的ゆっくりと立ち上がる通常の電源投入シーケンス中に、第１および第２のＮＦＥＴｓ１１５および１１６とは、決して導電性にならず、ＥＳＤ保護回路１１０は、そのクランピング機能を実行しない。
【００３０】
トランジスタ１２２（２００／０．２ミクロン）が、ＥＳＤイベント中に第３の供給ノード１１４上の電圧をグラウンド電位におけるローに保持するために設けられる。第３の供給ノード１１４上には些細でない量のキャパシタンスが存在する可能性がある。これは、例えば、ノード１１４が、集積回路１０４上の他の回路（例えば、出力ドライバ）に、そして外部電源１０３に結合されることに起因したものである可能性がある。ノード１１４と、ノード１１２との間にかなりのキャパシタンスが存在する場合、そしてＥＳＤイベントの急速な電圧立ち上がりが、ノード１１２上に存在するとした場合、そのときにはノード１１２と１１４との間の容量性カップリングは、ノード１１４上の電圧が、立ち上がるようにする可能性がある。ノード１１４上の電圧は、Ｐ−チャネルトランジスタ１３１を導電性に保持するために十分に低く留まるようになるので、これは、望ましくない。もし、Ｐ−チャネルトランジスタの導電性が、減少するような場合は、そのときには第２のＮＦＥＴ１１６のノード１３３およびゲート１３９の上の電圧は、第２のＮＦＥＴ１１６がＥＳＤ電流経路を抑制し始めるポイントまで、減少するかもしれない。しかしながら、第２のＮＦＥＴ１１６は、ＥＳＤイベント中に可能な限り導電性であるべきであり、その結果、それはＥＳＤ電流を導通させることができるようになる。それに応じて、Ｎ−チャネルトランジスタ１２２が、設けられる。ノード１３３上の電圧が十分に高いときに、Ｎ−チャネルトランジスタ１２２は、導電性であり、第３の供給ノード１１４を第２の供給ノード１１３上のグラウンド電位に結合する。これは、第３の供給ノード１１４上のキャパシタンスが、第２の供給ノード１１３上の電圧へと放電されるように保持する。それ故に、第１の供給ノード１１２上の電圧における急速な増大は、第３の供給ノード１１４上の電圧における立ち上がりをもたらさない。有利な一態様においては、集積回路１０４上の第３の供給ノード１１４と、その関連する導体１１１は、ＮＦＥＴ１１６のゲート１３９に直接に接続されない。ＮＦＥＴ１１６のゲートから第３の供給ノード１１４を切り離すことにより、ＮＦＥＴ１１６のスイッチングは、集積回路１０４上の多数の場所に（例えば、出力ドライバに、そして端子１０９に）伸びる導体１１１の潜在的に大きなキャパシタンスによって減速させられない。
【００３１】
図４は、上記に説明されたＨＢＭ  ＥＳＤイベント中にＥＳＤ保護回路１１０内のノードの電圧の波形を示す波形図である。電圧ＶＤＤが、約２．１ボルトよりも低いようにクランプされることに注意すべきである。
【００３２】
図５は、図４の動作例において端子１０７からＥＳＤ保護回路１１０へと流れる電流ＩＤＤの波形図である。
【００３３】
図６は、通常の電源投入シーケンスを示す波形図である。通常の電源投入シーケンスにおいては、供給電圧Ｖ２は、まずゼロボルトから１．８ボルトへと立ち上げられ、次いで供給電圧ＶＤＤは、ゼロボルトから３．０ボルトへと立ち上げられる。立ち上げ期間は、１ミリ秒ほどに短くすることができ、あるいは１秒以上に長くすることもできる。示される例においては、電源投入シーケンスは、２０ミリ秒かかる。
【００３４】
図６は、トランジスタ１２９が設けられていない一実施形態におけるＥＳＤ保護回路１１０へと流れ込む電流ＩＤＤの波形も含んでいる。ＩＤＤ波形には大きなスパイク２００が存在することに注意すべきである。供給電圧Ｖ２とＶＤＤとが、１秒よりも長い時間にわたって立ち上げられる場合、そのように大きな電流スパイクは、存在しない。大きなＮＦＥＴｓ１１５と１１６の両方が一時的なものなので、大きな電流スパイク２００が、生ずる。ひとたび供給電圧Ｖ２が１．８ボルトに到達した後に、供給電圧ＶＤＤは、図に示されるようにゼロボルトから立ち上げられる。トランジスタ１２７の容量性カップリングに起因して、トリガノード１３４上の電圧ＶＴＲＩＧは、供給電圧ＶＤＤに沿って増大し、それによってトリガノード１３４と第１の供給ノード１１２との間よりもトリガノード１３４と第３の供給ノード１１４との間に大きな電圧を引き起こす。結果として、インバータ１１９は、スイッチングし、デジタルロー値を出力し、インバータ１２０は、スイッチングし、デジタルハイ値を出力し、ＮＦＥＴ１１５は、オンにされる。ＶＩＮＶ１ノード１３７が、デジタルロー値にある（ノード１３７がインバータ１１９により第３の供給ノード１１４に結合される）ときに、Ｐ−チャネルトランジスタ１３０は、導電性である。Ｐ−チャネルトランジスタ１３１は、１．８ボルトまで増大されている供給電圧Ｖ２に起因して既に導電性である。Ｐ−チャネルトランジスタ１３０と１３１の両方が導電性であり、ノード１３３上の電圧は、増大し、ＮＦＥＴ１１６は、オンにされる。ＮＦＥＴｓ１１５と１１６の両方が同時であり、大電流２００は、第１の供給ノード１１２から第２の供給ノード１１３へと流れる。図６によって示されるように、電流スパイク２００は、１アンペアを超える大きさを有する可能性がある。ひとたび供給電圧ＶＤＤが、その３．０ボルトのレベルに到達した後に、第１の供給ノード１１２上の電圧は、立ち上がることを停止する。次いで、トランジスタ１２８は、ノード１３４上の電圧を第１の供給ノード上の電圧からプルダウンすることができる。これは、インバータ１３５および１２０がスイッチングするようにし、そしてＮＦＥＴｓ１１５および１１６をオフにする。したがって、電流スパイク状況は、短い存続時間のものにすぎない。
【００３５】
電流スパイクを低減させ、あるいはなくするために、Ｐ−チャネルトランジスタ１２９が設けられる。ＥＳＤイベントにおいて、Ｐ−チャネルトランジスタ１２９は、バイアスがオフにされ、回路オペレーションに影響を及ぼさない。ノード１３３と、ＮＦＥＴ１１６のゲートとは、上記に説明されるように第１の供給ノード１１２に結合されるので、そのＰ−チャネルトランジスタ１２９は、バイアスがオフにされる。ノード１３３上の高電圧は、トランジスタ１２９がオンにならないようにする。しかしながら、図６の通常の電源投入シーケンスにおいては、第１の供給ノード１１２上の電圧が、増大し始める以前に、供給電圧Ｖ２は、１．８ボルトになっている。電圧Ｖ２は、Ｐ−チャネルトランジスタ１３１のゲートにかかっており、それ故にトランジスタ１３１は、オフである。ノード１３３上の電圧は、それ故に抵抗１３２を通して第２の供給ノード１１３の電位へとプルダウンされる。Ｐ−チャネルトランジスタ１２９のゲート対ソース間電圧は、Ｐ−チャネルトランジスタ１２９のしきい値電圧を超えている。それ故にＰ−チャネルトランジスタ１２９は、通常の電源投入シーケンスにおいてはオンにされる。Ｐ−チャネルトランジスタ１２９は、トリガノード１３４と第３の供給ノード１１４との間の抵抗を減少させ、その結果、トランジスタ１２７のキャパシタンスは、供給電圧ＶＤＤが立ち上がる期間全体を通して十分に充電された（ノード１１２と１１４との間の電圧差まで充電された）ままに留まる。したがって、ＶＴＲＩＧは、第１の供給ノード１１２上の電圧の立ち上がりでは立ち上がらず、インバータ１１９は、常にデジタル論理ハイを出力する。それ故にＮＦＥＴ１１５および１１６は、導電性にはならず、ＮＦＥＴｓ１１５および１１６を通しての大きな電流スパイクは存在しない。
【００３６】
図７は、トランジスタ１２９が設けられるときに、そして供給電圧が図７の通常の電源投入シーケンスにおいて印加されるときに、ＥＳＤ保護回路１１０へと流れ込む電流ＩＤＤの波形を示す波形図である。電流ＩＤＤにおけるスパイク２０１のピークの大きさは、１１マイクロアンペアよりも少ないところまで低減させられる。このＩＤＤ電流は、大いにトランジスタ１２７を充電する充電電流に起因している。
【００３７】
図８は、新規な一態様に従う方法３００の簡略化されたフローチャートである。第１のステップ（ステップ３０１）において、ＥＳＤイベント中に、第１および第２のＮＦＥＴｓ１１５および１１６のゲートは、第１の供給ノード１１２に結合される。図３の回路において、第１のＮＦＥＴ１１５のゲート１３８は、インバータ１２０の中のＰ−チャネルプルアップトランジスタにより第１の供給ノード１１２に結合される。第２のＮＦＥＴ１１６のゲート１３９は、導電性Ｐ−チャネルトランジスタ１３０および１３１により第１の供給ノード１１２へと結合される。次いで、ＲＣトリガ回路は、ＥＳＤイベントの後に（ステップ３０２）、ＥＳＤ検出回路１１７が、第１および第２のＮＦＥＴ１１５および１１６の両方を非導電性であるように制御するように、タイムアウトする。
【００３８】
ある種の特定の実施形態が、教育上の目的のために上記に説明されているが、本特許文書の教示は、一般的な適用可能性を有しており、上記に説明された特定の実施形態だけには限定されない。図３に示されてはいないが、端子１０７〜１０９と、関連する供給ノード１１２〜１１４との間には抵抗構造が存在することができる。集積回路１０４が、システムの中に接続されて示されているが、ＥＳＤ保護回路１１０は、集積回路１０４が、別の回路または製品に組み込まれることに先立って処理されているルーズパッケージされた(loose packaged)集積回路であるという状況において、集積回路１０４を保護するようにも機能する。ＥＳＤ保護回路１１０は、供給電圧Ｖ２が、外部電源(external supply)から集積回路１０４へと供給されるシステムに関連して示されているが、他の実施形態においては、供給電圧Ｖ２は、集積回路１０４上で生成される。第２の供給電圧Ｖ２は、当技術分野において標準的な名称を持たないと思われているが、カスコード電圧の場合にはＶｃａｓと称されることもでき、または中間電圧の場合にはＶｉｎｔと称されることもでき、あるいは中央電圧の場合にはＶｍｉｄと称されることもできる。上記に述べられる電圧および波形は、例示的なものである。もっと正確な数および波形の場合に、そして追加の動作の詳細についての情報の場合に、ＥＳＤ保護回路は、製造され、そしてテストされることができる。代わりに、そして追加して、ＥＳＤ保護回路は、ＳＰＩＣＥなどの回路シミュレータ上でシミュレートされることもでき、ノードの電圧と電流とは、プロットされ、解析されることができる。したがって、説明された特定の実施形態についての様々な特徴の様々な修正、適応、および組合せは、添付の述べられる特許請求の範囲の範囲から逸脱することなく、実行されることができる。
【図１】
2010502130.tif 000003
【図２】
2010502130.tif 000004
【図３】
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【図３Ａ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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