(57)【要約】  耐電圧型フローティングNウェル回路のための方法および装置が示される。入力電圧によって引き起こされるリーク電流を軽減するための装置が示され、装置は、正電圧源に接続されたソースと、フローティングノードに接続されたドレインとを有する第1のトランジスタを含む。装置はさらに、負電圧源および第1のトランジスタに接続された制御可能なプルダウン経路を含むことができ、制御可能なプルダウン経路は、第1の状態の間、第1のトランジスタをターンオンし、フローティングノードをプルアップするように構成される。装置はさらに、第1のトランジスタのゲートに接続されたソースと、フローティングノードに接続されたドレインとを有する第2のトランジスタを含むことができ、第2のトランジスタは、第2の状態の間、フローティングノードをフローティング電位に置くように構成される。
2010535007.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧によって引き起こされるリーク電流を軽減するための装置であって、
正電圧源に接続されたソースとフローティングノードに接続されたドレインとを有する第1のトランジスタと、
負電圧源と前記第1のトランジスタとに接続され、第1の状態の間、前記第1のトランジスタをターンオンさせ、前記フローティングノードをプルアップするように構成された制御可能なプルダウン経路と、
前記第1のトランジスタのゲートに接続されたソースと前記フローティングノードに接続されたドレインとを有し、第2の状態の間、前記フローティングノードをフローティング電位とするように構成された第2のトランジスタと
を備えた装置。
【請求項２】
前記フローティングノードは、前記第1または第2のトランジスタの少なくとも1つのnウェルおよびバルクに接続された、請求項1に記載の装置。
【請求項３】
前記フローティングノードがドライバ回路内の前記pチャネルトランジスタの前記バルクに接続され、前記ドライバ回路が電圧信号を受け取るように構成されるときに、リーク電流が前記pチャネルトランジスタの前記バルクを経て前記正電圧源へ流れ込むことを防止するために、前記装置を前記第2の状態とするように出力イネーブル信号が構成された、請求項2に記載の装置。
【請求項４】
前記制御可能なプルダウン経路は、
負電圧源に接続されたソースと、前記第1のトランジスタのゲートおよび前記第2のトランジスタの前記ソースの両方に接続されたドレインとを有する第3のトランジスタをさらに備えた、請求項1に記載の装置。
【請求項５】
前記制御可能なプルダウン経路は、
前記第3のトランジスタの前記ドレインと、前記第1のトランジスタの前記ゲートおよび前記第2のトランジスタの前記ソースとの間に接続された第4のトランジスタをさらに備え、
前記第4のトランジスタのゲートは、前記正電圧源に接続された、請求項4に記載の装置。
【請求項６】
前記第1の状態および前記第2の状態間の選択のために、前記第2および第3のトランジスタのゲートに出力イネーブル信号が供給された、請求項4に記載の装置。
【請求項７】
前記フローティングノードは、ドライバ回路内のpチャネルトランジスタのソースに接続され、前記ドライバ回路が電圧信号を受け取るように構成されるときに、リーク電流が前記pチャネルトランジスタのソースを経て前記正電圧源へ通るのを防止するために、前記装置を前記第2の状態に置くように出力イネーブル信号が構成された、請求項1に記載の装置。
【請求項８】
電圧源を超える入力電圧を受け入れることができるインターフェース回路であって、
信号を受信および送信するための入力/出力(I/O)ノードを有するドライバ回路と、
前記ドライバ回路内のpチャネルトランジスタのソースに接続された第1のリーク経路抑制器と、
前記ドライバ回路内の前記pチャネルトランジスタのバルクに接続された第2のリーク経路抑制器と
を備えたインターフェース回路。
【請求項９】
前記ドライバ回路が前記I/Oノードを通じて前記入力電圧を受け取るときに、リーク電流が前記pチャネルトランジスタのドレインソース間接続を通じて前記電圧源に流入するのを防止するように前記第1のリーク経路抑制器が構成された、請求項8に記載のインターフェース回路。
【請求項１０】
前記第1のリーク経路抑制器は、
前記電圧源、および前記pチャネルトランジスタの前記ソースに接続された第1のトランジスタと、
負電圧源および前記第1のトランジスタに接続された制御可能なプルダウン経路であって、前記I/Oノードが出力モードであるときに、前記第1のトランジスタをターンオンし、前記pチャネルトランジスタの前記ソースをプルアップするように構成された、制御可能なプルダウン経路と、
前記第1のトランジスタ、および前記pチャネルトランジスタの前記ソースに接続された第2のトランジスタであって、前記ソースを前記I/Oノードでの前記入力電圧にフローティングするように構成された第2のトランジスタと
を備えた、請求項9に記載のインターフェース回路。
【請求項１１】
前記第1のリーク経路抑制器は、
前記電圧源に接続された前記第1のトランジスタのソース、および前記pチャネルトランジスタの前記ソースに接続された前記第1のトランジスタのドレインと、
前記第1のトランジスタのゲートに接続された前記第2のトランジスタのソース、および前記pチャネルトランジスタの前記ソースに接続された前記第2のトランジスタのドレインと
をさらに備えた、請求項10に記載のインターフェース回路。
【請求項１２】
前記第1のリーク経路抑制器は、
前記負電圧源に接続されたソースと、前記第1のトランジスタのゲートおよび前記第2のトランジスタの前記ソースの両方に接続されたドレインとを有する第3のトランジスタをさらに備えた、請求項10に記載のインターフェース回路。
【請求項１３】
前記制御可能なプルダウン経路は、
前記第3のトランジスタの前記ドレインと、前記第1のトランジスタの前記ゲートおよび前記第2のトランジスタの前記ソースとの間に接続された第4のトランジスタをさらに備え、
前記第4のトランジスタのゲートは、前記電圧源に接続された、請求項12に記載のインターフェース回路。
【請求項１４】
前記第2のリーク経路抑制器は、前記ドライバ回路が前記I/Oノードを通じて前記入力電圧を受け取るように構成されるときに、前記pチャネルトランジスタのソースバルク間接続を通じて前記電圧源へリーク電流が流入するのを防止する、請求項8に記載のインターフェース回路。
【請求項１５】
前記第2のリーク経路抑制器は、
前記電圧源およびFNウェルノードに接続された第1のトランジスタと、
負電圧源および前記第1のトランジスタに接続された制御可能なプルダウン経路であって、前記I/Oノードが出力モードに構成されるときに、前記第1のトランジスタをターンオンし、前記FNウェルノードをプルアップするように構成された、制御可能なプルダウン経路と、
前記第1のトランジスタおよび前記FNウェルノードに接続された第2のトランジスタであって、前記I/Oノードが入力モードに構成されるときに、前記FNウェルノードをフローティング電位に置くように構成された第2のトランジスタと
をさらに備えた、請求項14に記載のインターフェース回路。
【請求項１６】
前記電圧源に接続された前記第1のトランジスタのソース、および前記FNウェルノードに接続された前記第1のトランジスタのドレインと、
前記第1のトランジスタのゲートに接続された前記第2のトランジスタのソース、および前記FNウェルノードに接続された前記第2のトランジスタのドレインと
をさらに備えた、請求項15に記載のインターフェース回路。
【請求項１７】
前記制御可能なプルダウン経路は、
前記負電圧源に接続されたソースと、前記第1のトランジスタのゲートおよび前記第2のトランジスタの前記ソースの両方に接続されたドレインとを有する第3のトランジスタをさらに備えた、請求項15に記載のインターフェース回路。
【請求項１８】
前記制御可能なプルダウン経路は、
前記第3のトランジスタの前記ドレインと、前記第1のトランジスタの前記ゲートおよび前記第2のトランジスタの前記ソースとの間に接続された第4のトランジスタ
をさらに備え、前記第4のトランジスタのゲートは、前記電圧源に接続された、請求項17に記載のインターフェース回路。
【請求項１９】
前記FNウェルノードは、前記ドライバ回路内の前記pチャネルトランジスタのバルクに接続され、さらに前記FNウェルノードは、前記第1および第2のリーク経路抑制器内の複数のpチャネルトランジスタのバルクに接続された、請求項15に記載のインターフェース回路。
【請求項２０】
前記I/Oノードに接続されたドレインノードと、前記電圧源に接続されたゲートノードと、前記FNウェルノードに接続されたソースおよびバルクノードとを有する第3のトランジスタをさらに備え、
前記第3のトランジスタは、前記FNウェルノードが前記入力電圧まで充電する時間を短縮するために別の導通経路をもたらすように構成された、請求項15に記載のインターフェース回路。
【請求項２１】
前記第1のリーク経路抑制器、および前記第2のリーク経路抑制器は、前記I/Oノードが信号を受信または送信するように構成されるかどうかを示すための出力イネーブル信号を受け取るように構成された、請求項8に記載のインターフェース回路。
【請求項２２】
入力/出力(I/O)ノードでの、I/Oデバイス内の電源電圧を超える入力電圧によって引き起こされるリーク電流を軽減する方法であって、
入力状態に対応する第1のレベル、および出力状態に対応する第2のレベルを有する制御信号を受け取るステップと、
前記ドライバ回路内のトランジスタのドレインソース間接続を通過するリーク電流から前記電圧源を分離するように、第1のリーク経路抑制器に前記制御信号を印加するステップと、
前記I/Oデバイス内の複数のトランジスタのドレインバルク間接続を通過するリーク電流を分離するように、第2のリーク経路抑制器に前記制御信号を印加するステップと
を含む方法。
【請求項２３】
入力/出力(I/O)デバイス内のリーク電流を軽減するための装置であって、
入力電圧を受け取る手段と、
前記入力電圧が前記電源電圧を超えるときに、ドライバ回路内のトランジスタのドレインソース間接続を通過するリーク電流から電圧源を分離する手段と、
前記入力電圧が電源電圧を超えるときに、前記I/Oデバイス内の複数のトランジスタのドレインバルク間接続を通過するリーク電流を分離する手段と
を備えた装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、概して、インターフェース回路に関し、より具体的には、自身の電源の電圧レベルよりも高い電圧を有する入力信号を受け入れることができる入力/出力インターフェース回路に関する。
【背景技術】
【０００２】
或る特定のデバイス内の入力/出力(I/O)回路は、そのデバイスの内部回路と、他のデバイスに属する外部回路との間の電気的インターフェースとしての役割を果たす。このI/O回路は、内部回路と外部回路との間で電圧信号を交換(送信および/または受信)するように機能する。また、このようなI/O回路は、内部回路と外部回路との間の電気的絶縁(electrical isolation)を提供するために用いることができ、特に、内部回路が外部回路とは異なる電圧で動作するときに有用となる。たとえば、内部回路は低電圧で機能し得る集積回路コアを含み、外部回路は高電圧で機能し得る周辺デバイスの一部である場合がある。この場合、I/O回路は、周辺デバイスが発生する高電圧から回路コアを保護するように機能する。
【０００３】
I/O回路は、正電圧源と負電圧源を用いて動作することができる。一般に、これらの電源は、I/O回路自体の内部で発生される最高電圧および最低電圧を表す。或る場合には、負電源は単に接地電位でよい(すなわち、負電源をゼロボルトに指定してもよい)。
【０００４】
出力モードのときは、I/O回路は、外部回路に出力信号を供給することができる。出力信号の電圧値は、I/O回路の電圧源によって発生される電圧によって拘束され得る。入力モード時は、I/O回路は、外部回路から入力信号を受信する。従来のI/O回路の場合、信頼性のある動作のためには、入力信号は、電圧源が発生させることが可能な値に制限されるべきである。入力電圧がそのように制限されない場合(以下では、「過電圧入力信号」と定義される)、I/O回路内の構成要素は、電気的に過度のストレスを受けるようになる。具体的には、過電圧入力信号は、I/O回路に用いられるトランジスタを流れる望ましくないリーク電流をもたらす場合があり、さらには、酸化物絶縁破壊(oxide breakdown)、ホットキャリア注入、負バイアス温度不安定性、および接合降伏を含む様々な降伏現象の原因となり得る。
【０００５】
或る場合には、入力信号の振幅が外部回路によって制御されるので、I/O回路は過電圧入力信号の受け入れを避けることができないことがある。デバイスが多種多様な周辺装置とインターフェースをとるためには、有害な影響を受けずに、(実用的な限界内で)過電圧を受け入れる能力を有するI/O回路を設計することが望ましい。この能力を有するI/O回路は、「耐電圧型(voltage tolerant)」であると定義することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、外部回路から過電圧入力信号を受け入れることができ、リーク電流を最小化し、且つ、信頼性、性能、および電力効率を改善する耐電圧型I/O回路に対する要請が存在する。
【課題を解決するための手段】
【０００７】
本発明の例示的実施形態は、耐電圧型フローティングNウェル回路のための回路および方法を対象とする。
【０００８】
本発明の一実施形態は、ドライバ回路内の入力信号によって引き起こされるリーク電流を軽減するための装置を含むことができる。本装置は、入力信号電圧を受け取る手段と、入力信号電圧が電源電圧を超えるときに、ドライバ回路内のトランジスタのドレイン−ソース間接続を通るリーク電流から電圧源を絶縁する手段と、入力電圧が電源電圧を超えるときに、I/Oデバイス内の複数のトランジスタのドレイン−バルク間接続を通るリーク電流を絶縁する手段とを含むことができる。
【０００９】
本発明の他の実施形態は、入力電圧によって引き起こされるリーク電流を軽減するための装置を含むことができる。本装置は、正電圧源に接続されたソース、およびフローティングノードに接続されたドレインを有する第1のトランジスタと、負電圧源および第1のトランジスタに接続された制御可能なプルダウン経路であって、第1の状態の間、第1のトランジスタをターンオンし、フローティングノードをプルアップするように構成された制御可能なプルダウン経路と、第1のトランジスタのゲートに接続されたソース線、および前記フローティングノードに接続されたドレインを有する第2のトランジスタであって、第2の状態の間、前記フローティングノードをフローティング電位に置くように構成された第2のトランジスタとを含むことができる。
【００１０】
他の実施形態は、I/Oデバイス内の電源電圧を超える入力/出力(I/O)ノードでの入力電圧によって引き起こされるリーク電流を軽減する方法を含むことができる。本方法は、入力状態に対応する第1のレベル、および出力状態に対応する第2のレベルを有する制御信号を受け取るステップと、ドライバ回路内のトランジスタのドレイン−ソース間接続を通るリーク電流から電源を絶縁するように第1のリーク経路抑制器に制御信号を印加するステップと、I/Oデバイス内の複数のトランジスタのドレイン−バルク間接続を通るリーク電流を絶縁するように第2のリーク経路抑制器に制御信号を印加するステップとを含むことができる。
【００１１】
更に、本発明の他の実施形態は、電源を超える入力電圧を受け入れることができるインターフェース回路を含むことができる。本インターフェース回路は、信号を受信および送信するための入力/出力(I/O)ノードを有するドライバ回路と、前記ドライバ回路内のpチャネルトランジスタのソースに接続された第1のリーク経路抑制器と、前記ドライバ回路内のpチャネルトランジスタのバルクに接続された第2のリーク経路抑制器とを含むことができる。
【００１２】
添付の図面は、本発明の実施形態の説明を補助するために提示され、単に実施形態の説明のためのものであって、それらを限定するためのものではない。
【図面の簡単な説明】
【００１３】
【図１】従来の入力/出力(I/O)インターフェース回路を示す回路図である。
【図２】例示の耐電圧型I/O回路を示すブロック図である。
【図３】フローティングNウェル発生回路の回路図である。
【図４】例示の耐電圧型I/O回路の回路図である。
【発明を実施するための形態】
【００１４】
本発明の態様は、以下の説明、および本発明の特定の実施形態を対象とする以下の説明及び関連する図面において開示される。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。また、本発明に関連する詳細が不明瞭にならないように、本発明の良く知られた要素については詳細に説明せず、または省略する。
【００１５】
本明細書では「例示」という語句は、「例、事例、または例証として役立つ」ことを意味するために用いられる。本明細書では「例示」として述べられる実施形態は、必ずしも他の実施形態より好ましい又は有利であると解釈されるべきではない。同様に「本発明の実施形態」という用語は、本発明のすべての実施形態が論じられた特徴、利点、または動作モードを含むことを必要とするものではない。本明細書では、「信頼性」という用語は、デバイスが、デバイスの期待される耐用期間にわたって性能が劣化することなく動作する能力を意味するために用いられる。本明細書では「フローティング」という用語は、回路の特定の部分が、いずれの特定の電圧値にもされていないことを示すために用いられる。したがって、「ノードがフローティングである」、または回路の一部分が「フローティングノード」であると述べられたときは、そのノードの電圧値がいずれの電圧源にも固定されず、自由に変化することを意味する。
【００１６】
図1は、従来の入力/出力(I/O)回路100を示す回路図である。I/O回路100は、内部回路105と外部回路107との間の電気的インターフェースとして機能することができる。I/O回路100の機能は、内部回路105から外部回路107へ確実に信号を送信すること、および外部回路107から受け取った信号を内部回路105に供給することを含むことができる。内部回路105は、たとえばチップコアを表し、低電圧で動作することができる(たとえば、公称のチップコア電圧源が約1.1ボルトとすることができる)。通常、I/O回路100は、内部回路105より高い電圧で動作し得る(たとえば、公称のI/O回路電圧源が約2.5ボルトとすることができる)。外部回路107は、たとえば周辺デバイスを表し、I/O回路100および内部回路105より高い電圧(たとえば、3.3ボルトの電圧源)で動作することができる。
【００１７】
I/O回路100は、入力モードと出力モードの2つのモードで動作することができる。出力モード時は、内部回路105は、離散的なレベルを有する電圧信号を用いて外部回路107に情報を渡すように構成することができる。内部回路105は、制御回路110にデジタル情報を渡す。制御回路110は、適切な制御信号を発生するために、その情報に対して論理演算を行うことができる。内部回路105によって供給される入力に基づいて、制御回路110は、制御信号DPおよびDNを発生することができ、これらの制御信号はドライバ回路120に渡される。制御信号DPおよびDNの電圧レベルに基づいて、ドライバ回路120は、離散的な電圧レベルを用いて情報を符号化した出力信号を発生することができる。たとえば、出力信号は、「1」を表すハイ電圧レベルと、「0」を表すロー電圧レベルを有することができる。出力信号は、外部デバイスへ情報を伝達するために、外部回路107に渡される。I/O回路100が出力モードのときは、I/Oノード160を通じて供給される出力信号のレベルは、ドライバ回路120内の電圧源レベル(たとえば、VDDPおよびVSSP)に拘束される。
【００１８】
入力モード時は、制御回路110は、入力信号を阻止するようにドライバ回路120を設定するために、制御信号DPおよびDNの値を固定レベルに保持する。入力信号は、外部回路107によってI/Oノード160を通じてI/O回路100に供給される。入力信号は、離散的な電圧レベルの形式にデジタル情報を符号化することができる。たとえば、入力信号は、「1」を表すハイ電圧レベルと、「0」を表すロー電圧レベルを有することができる。入力信号は入力受信回路115に渡され、この入力受信回路は入力信号を内部回路105に渡す前に入力信号を調整することができる。入力信号のレベルは、外部回路107によって制御され得るので、これらの信号の電圧は、ドライバ回路120の電源によって拘束されない。或る場合には、外部回路107の設計に応じて、入力信号の電圧レベルは、ドライバ回路120の電源によって発生される電圧を超え得る。本明細書において「過電圧入力信号」と称されるこのような信号は、ドライバ回路120の電源への1つまたは複数の異なるタイプのリーク電流の流入を引き起こす。以下に、様々なリーク電流の性質をより良く理解するために用いることができる、ドライバ回路120の構成要素のより詳細な説明を述べる。
【００１９】
図1をさらに参照すると、従来のI/O回路100が入力モードで外部回路107から過電圧入力信号を受け取る場合、2つの異なるタイプのリーク経路により、ドライバ回路の正電圧源(VDDP)135に電流を流入させる。第1のリーク経路は、pチャネルトランジスタ125のドレイン−ソース間接続を通じて形成され、第2のリーク経路は、pチャネルトランジスタ125のドレイン−バルク間接続を通じて形成され得る。pチャネルトランジスタは、pチャネル電界効果トランジスタ(pFET)であり、より具体的にはpチャネルＭＯＳ(Metal Oxide Semiconductor)電界効果トランジスタ(pMOSFET)でもあり得る。図1に示されるように、pチャネルトランジスタ125のソースノードSとバルクノードBは、正電圧源135に接続され、VDDPボルトになり得る。pチャネルトランジスタのドレインノードDは、I/Oノード160に接続される。
【００２０】
第1のリーク経路に関しては、I/O回路100が入力モードのときに、制御回路110は、制御信号DPの電圧レベルをVDDP(正電圧源135の値)に等しく設定し、制御信号DNの電圧レベルをVSSP(負電圧源140の値)に等しく設定することができる。これにより、各トランジスタの両端のゲート−ソース電圧はゼロとなるので、pチャネルトランジスタ125およびnチャネルトランジスタ130を非導通すなわち「オフ」状態に置くことができる。過電圧入力信号がI/Oノード160に与えられる場合、このI/Oノードの電圧は、正電圧源135の電圧値VDDPを超え得る。このことは、pチャネルトランジスタ125のソースSノードとドレインDノードとを置き換える効果があると考えることができ、それにより負のゲート−ソース電圧が生成される。入力信号は過電圧入力信号(その電圧は、VDDPを超える)であるので、このゲート−ソース電圧はpチャネルトランジスタ125の閾値電圧を超える場合があり、それによりpチャネルトランジスタは導通状態(「オン」状態)に置かれる。たとえば、VDDPが2.5ボルトの低い電圧であり、I/Oノード160での過電圧入力信号が3.3ボルトである。これらの値は、pチャネルトランジスタ125にて-0.8ボルトのゲート−ソース電圧差を与え、これはpチャネルトランジスタ125の閾値電圧を超えるのに十分であり、それによりこのトランジスタをターンオンさせ得る。pチャネルトランジスタ125がターンオンすると、ドレイン−ソース間接続を通じて導通状態のリーク経路が形成され、トランジスタ125を通じてI/Oノードから正電圧源135へ電流が流れ込むことになる。このリーク電流は、正電圧源135に干渉を及ぼすと共に、外部回路107の電圧源にストレスを与え得るので、望ましくない。
【００２１】
第2のリーク経路も、I/O回路100が入力モードであり、過電圧入力信号がI/Oノード160に与えられたときに生じ得る。この場合、pチャネルトランジスタの一部であって別個の構成要素ではない(したがって点線を用いて示される)p-nドレイン−バルク間ダイオード155が順バイアスされる。通常、pチャネルトランジスタ125の正常動作では、ドレイン−バルク間ダイオード155は逆バイアスされる。しかし、I/Oノード160での過電圧入力信号は、このドレイン−バルク間ダイオードが順バイアスされる点まで、pチャネルトランジスタ125のドレインノード電圧を上昇させ得る。たとえば、過電圧入力信号は、pチャネルトランジスタ125のドレインノードDの電圧を3.3ボルトにさせ得る。通常は、pチャネルトランジスタのバルクノードは、正電源電圧にされるので、pチャネルトランジスタ125のバルクノードB145はVDDPボルトとなり、これはたとえば約2.5ボルトとなる。この場合、ドレイン−バルク間ダイオードの両端の電圧は、+0.8ボルトであり、これは公称のダイオードターンオン電圧(たとえば、0.5ボルト)より高くなり得る。このドレイン−バルク間ダイオード155の順バイアス状態により、望ましくない電流が正電圧源135に流入し得る第2の導通状態のリーク経路が生成される。
【００２２】
さらに図1のI/O回路100の通常動作を参照すると、出力モード時は、pチャネルトランジスタ125は、I/Oノード160をハイに駆動するように高レベル電圧を供給し、nチャネルトランジスタ130は、I/Oノード160をローに駆動するように低レベル電圧を供給することができる。pチャネルトランジスタ125のバルクノードBはVDDPにされ、I/Oノード160はVDDPより高くならないと予想されるので、ドレイン−バルク間ダイオード155は逆バイアスされた状態となることができる。pチャネルトランジスタ125のソースノードSもVDDPとされ、ドレインノードDはI/Oノード160に接続される。nチャネルトランジスタ130のソースノードSは、負電圧源140に接続することができ、したがってVSSPボルトとされる。nチャネルトランジスタ130のドレインノードDは、I/Oノード160に接続される。出力モード時は、I/Oノード160をハイに駆動するには、制御回路110によって制御信号DPおよびDNには共に電圧値VSSPが割り当てられる。また、I/Oノード160をロー電圧に駆動するには、制御信号DPおよびDNには共に電圧値VDDPが割り当てられる。したがって出力モード時は、I/Oノード160に現れる電圧値は、正電圧源135によって供給されるVDDPボルトを超えることはなく、故に出力モードの間は、pチャネルトランジスタ125のドレイン−ソース間接続またはドレイン−バルク間接続を通じた何れのリーク経路も形成されることはない。
【００２３】
入力モード時に過電圧入力信号がI/Oノード160に印加されたときに上記のリーク経路が生じるのを避けるために、過電圧に耐える能力を有するI/O回路を実現するための回路トポロジーを以下に示す。このようなI/O回路は、以下では耐電圧型回路(voltage tolerant circuits)と定義される。
【００２４】
図2は、例示の耐電圧型(VT)I/O回路200を示すブロック図である。このVT I/O回路200は、制御回路225、VTドライバ回路205、および入力受信回路115を含む。制御回路225は、内部回路105からデジタル情報を取得し、上述のように、VT I/O回路205で使用するのに適切な制御信号DPおよびDNを発生するように、デジタル情報に対して論理演算を実施する。これらの信号に加えて、制御回路225は、また、VT I/O回路205が出力モードであるかどうかを示す別の制御信号として用いることができる出力イネーブル信号OEを供給することができる。たとえば、制御回路225は、VT I/O回路205が出力モードであることを示すために、OEをハイ電圧レベルに設定することができる。入力受信回路115は、外部回路107からの信号をVT I/O回路205から取得することができる。入力受信器115は、これらの入力信号を内部回路105に渡す前に調整することができる。
【００２５】
VT I/O回路は、さらに、ドレイン−ソース間リーク経路抑制器215、ドレイン−バルク間リーク経路抑制器220、およびドライバ回路120を含むことができる。ドライバ回路120は、図1に示されるように構成することができ、入力および出力モード動作の両方に対してドライバ回路のトランジスタを適切に設定するために、制御信号DPおよびDNを受け入れることができる。ドレイン−ソース間リーク経路抑制器215は、上述の第1のタイプのリーク電流を軽減するために用いることができる。VT I/O回路が入力モードであることをOE信号が示す場合、ドレイン−ソース間リーク経路抑制器は、入力信号電圧が正電圧源のVDDPボルトを超えるときに、正電圧源135をドライバ回路から絶縁する回路を確立することができる。それによりドレイン−ソース間リーク経路抑制器215は、ドライバ回路120内のpチャネルトランジスタのドレイン−ソース間接続を通るリーク電流から、正電圧源を絶縁することができる。ドレイン−バルク間リーク経路抑制器220は、制御回路225からOE信号を受け入れることができ、入力モードのときには、図1で上述した第2のタイプのリーク電流を軽減するように機能することができる。ドレイン−バルク間リーク経路抑制器220は、ドライバ回路120のpチャネルトランジスタのドレイン−バルク間接続を通して正電圧源135に流入するリーク電流を絶縁する回路を確立することができる。さらに、ドレイン−バルク間リーク経路抑制器220は、また、ドレイン−バルク間リーク経路抑制器220自体の内部のpチャネルトランジスタを含む、VT I/O回路200内の他のpチャネルトランジスタの同様のリーク経路を軽減するために用いることができる。
【００２６】
したがって、本発明の一実施形態は、ドライバ回路内の入力信号によって引き起こされるリーク電流を軽減するための装置を含むことができる。本装置は、入力信号電圧を受け取る手段(たとえば、160)と、入力信号電圧が電源電圧を超えるときに、ドライバ回路(たとえば、120)内のトランジスタのドレイン−ソース間接続を通るリーク電流から電圧源を絶縁する手段(たとえば、215)と、入力信号電圧が電源電圧を超えるときに、ドライバ回路(たとえば、120)内のトランジスタのドレイン−バルク間接続を通るリーク電流を絶縁する手段(たとえば、220)とを含むことができる。
【００２７】
図3は、フローティングNウェル発生回路(FNG)300の概略図である。様々な実施形態において、FNG300は、ドレイン−ソース間リーク経路抑制器215と、ドレイン−バルク間リーク経路抑制器220の両方を実現するために用いることができる。FNG300がドレインソース間リーク経路抑制器215を実現するために用いられる場合、その出力ノード350を「フローティング」ノードと呼ぶ。FNG300がドレイン−バルク間リーク経路抑制器220を実現するために用いられる場合、その出力ノード350を「フローティングNウェル(FNウェル)」ノードと呼ぶ。FNG300は、標準プロセスを用いて形成されたpチャネルトランジスタを使用することができる。各pチャネルトランジスタは、固定の電圧に接続されないことによって様々な動作モード時にフローティングとなることができるバルクノードを使用することができる。FNウェルノード350は、リーク電流の流れを抑制するために、潜在的なドレイン−バルク間リーク経路内に位置するように構成することができる。通常、Nウェルは、図1に示される従来のI/O回路100のpチャネルトランジスタ125について示されるように、pチャネルトランジスタのためのバルクノードとして用いることができ、そのバルクノードは正電圧源に結び付けられている。フローティングNウェルは、電圧源に結び付けられるのではなく、少なくとも或る動作モード時にフローティングとなることができる。FNG300は、入力モード時は、VT I/O回路300のためのフローティングnウェルを提供し、あるいは出力モード時は、nウェルを正電圧源135の電圧値であるVDDPにプルアップすることができる。FNG300の構造および動作の詳細について、以下に述べる。
【００２８】
図3をさらに参照すると、FNG回路300は、そのソースノードが正電圧源135に接続され、そのドレインノードがFNウェルノード350に接続されたpチャネルトランジスタ310を含むことができる。pチャネルトランジスタ310は、もう1つのpチャネルトランジスタ320と、FNG回路300のパラメータに応じて1つまたは複数のトランジスタを含み得る制御型プルダウン経路とによって、制御することができる。たとえば図3に示されるように、制御型プルダウン経路は、nチャネルトランジスタ330および340を含むことができる。pチャネルトランジスタ320は、そのソースノードがpチャネルトランジスタ310のゲートノードに接続され、そのゲートノードがOE制御信号線に接続され、そのドレインノードがFNウェルノード350に接続されることができる。pチャネルトランジスタ310および320の両方のバルクノードも、FNウェルノード350に接続されることができる。nチャネルトランジスタ330は、そのゲートノードが正電圧源135に接続され、そのドレインノードがpチャネルトランジスタ310のゲートノードとpチャネルトランジスタ320のソースノードの両方に接続されることができる。nチャネルトランジスタ330のソースノードは、nチャネルトランジスタ340のドレインノードに接続されることができる。制御型プルダウン経路は、そのソースノードが負電圧源140に接続され、そのゲートノードがOE制御信号線に接続されたnチャネルトランジスタ340によって実現される。pチャネルトランジスタ310、320は、当技術分野で知られている任意の適切なトランジスタでもよく、pFETおよび/またはpMOSFETを含む。同様に、nチャネルトランジスタ330、340は、当技術分野で知られている任意の適切なトランジスタでもよく、nFETおよび/またはnMOSFETを含む。また、正電圧源135および負電圧源140は、FNG回路300内の最高電圧(the most positive voltage)および最低電圧(the most negative  voltage)を表すことができる。或る場合では、負電源は単に接地電位でよい(すなわち、負電源をゼロボルトに指定してもよい)。
【００２９】
図3をさらに参照すると、FNG300の動作は以下のように説明される。出力モード時は、OE制御信号は、ハイ電圧レベルに設定されて、制御型プルダウン経路(nチャネルトランジスタ330、340)を活性化することができ、pチャネルトランジスタ320をオフ状態とする。また制御型プルダウン経路を活性化することにより、pチャネルトランジスタ310のゲートにロー電圧VSSPが与えられ、トランジスタをターンオンさせて、FNウェルノード350と正電圧源135の間の経路を形成する。この経路が形成されることによって、FNウェルノード350の電圧は、出力モード動作に望ましいVDDPにまでプルアップされる。
【００３０】
入力モード時は、OE制御信号はロー電圧レベルに設定され、それによりpチャネルトランジスタ320をターンオンさせることができ、制御型プルダウン経路内のnチャネルトランジスタ340を非活性化することができる。この時点では、FNウェルノード350はまだフローティングではなく、なぜならpチャネルトランジスタ310は、そのゲートノードに存在する電圧レベルに応じて依然としてオンであり得るからである。pチャネルトランジスタ310がオンの場合、pチャネルトランジスタ310のドレイン−ソース間接続を通じて、電流がFNウェルノードから正電圧源135に漏洩し得る。しかし、pチャネルトランジスタ320がオンであるので、FNウェルノード350から生じる電流は、また、pチャネルトランジスタ320のドレイン−ソース間接続を通って流れる。この結果として、pチャネルトランジスタ310がターンオフする点まで、このpチャネルトランジスタ310のゲートの充電が生じ得る。一旦pチャネルトランジスタ310がターンオフすると、ドレイン−ソース間接続を通るリーク電流は抑制され、それにより正電圧源135に流入するリーク電流は軽減される。さらに、pチャネルトランジスタ320のソースノードは、FNウェルノード350から生じる電流により更に充電されるので、pチャネルトランジスタ320はターンオフし、それによりFNウェルノード350がフローティングとなる。この時点で、FNウェルノード350は、真にフローティング電位となることができ、FNG回路300内およびドライバ回路120内の両方のpチャネルトランジスタのすべてのバルクノードに接続されることができ、それらの端子のうちの1つにはVDDPより高い電圧を受け得る。pチャネルトランジスタ310および320に対して、この使用法は、事実上、反復的(iterative)と考えられるが、しかしながら、これは望ましくない正帰還に関連するものではない。
【００３１】
したがって、本発明の一実施形態は、入力電圧によって引き起こされるリーク電流を軽減するための装置を含むことができる。本装置は、正電圧源(たとえば、135)に接続されたソース線と、FNウェルノード(たとえば、350)に接続されたドレイン線およびバルク線とを有する第1のトランジスタ(たとえば、310)を含むことができる。本装置は、さらに、負電圧源(たとえば、140)および第1のトランジスタに接続された制御可能なプルダウン経路(たとえば、330、340)を含むことができ、この制御可能なプルダウン経路は、第1の状態の間、第1のトランジスタをターンオンし、FNウェルノードをプルアップするように構成される。本装置は、さらに、第1のトランジスタのゲート線に接続されたソース線と、FNウェルノードに接続されたドレイン線およびバルク線とを有する第2のトランジスタ(たとえば、320)を含むことができ、この第2のトランジスタは、第2の状態の間、FNウェルノードをフローティング電位とするように構成される。
【００３２】
図4は、ドレイン−ソース間リーク経路抑制器215およびドレイン−バルク間リーク経路抑制器220の両方においてFNG300を使用する耐電圧型(VT)I/O回路400の一実施形態の回路図である。VT I/O回路は、制御回路225、入力受信回路115、およびVTドライバ回路405を含むことができる。制御回路225および入力受信回路115の説明は、上記にて論じられた特徴と変わらない。VT I/Oドライバは、ドレイン−ソース間リーク経路抑制器215(破線で輪郭が示される)を含み、これはさらにFNG回路300を含むことができる。VT I/Oドライバ回路405は、また、ドレイン−バルク間リーク抑制器220(やはり破線で輪郭が示される)を含むことができ、これは第2のFNG回路300を使用する。VT I/Oドライバ回路は、I/Oノード160を通じて外部回路107とインターフェースをとることができる。
【００３３】
VT I/Oドライバ405内のドライバ回路は、pチャネルトランジスタ410、およびnチャネルトランジスタ420(これはまた、更なる耐電圧性をもたらすために追加のトランジスタ425を含み得る)を含むことができる。これらのトランジスタのそれぞれのドレインノードは、I/Oノード160に接続される。nチャネルトランジスタ420のソースノードは負電圧源140に接続され、そのゲートノードは、制御回路225により供給されるDN制御信号によって駆動される。pチャネルトランジスタ410のゲートもまた、制御回路225により供給されるDP制御信号によって駆動され、pチャネルトランジスタ410のソースノードは、ドレイン−ソース間リーク経路抑制器215のpチャネルトランジスタ435のドレインノードに接続される。pチャネルトランジスタ410のバルクノードは、ドレイン−バルク間リーク経路抑制器220に接続される。
【００３４】
本発明の一実施形態は、さらに、ドレインノードがI/Oノード160に接続され、ゲートノードがVDDP 135に接続され、ソースノードおよびバルクノードがFNウェルノード350に接続された、追加のpチャネルトランジスタ450を含むことができる。追加のpチャネルトランジスタ450は、外部回路107によって過電圧入力信号が与えられたときに、FNウェルノードをI/Oノード160の電圧まで充電するのに要する時間を短縮することができる別の導通経路を提供する。
【００３５】
電圧源135および140は、VT I/O回路400内の最高電圧および最低電圧を表すことができる。しかし或る場合には、負電源140は単に接地電位でよい。2つの制御されたトランジスタ(たとえば、410および420)のみを用いて示されているが、ドライバ回路は、当技術分野で知られているような追加のトランジスタを使用することができる。pチャネルトランジスタ410は、当技術分野で知られている任意の適切なp型トランジスタでもよく、pFETおよび/またはpMOSFETを含むことができる。同様に、nチャネルトランジスタ430は、当技術分野で知られている任意の適切なn型トランジスタでもよく、nFETおよび/またはnMOSFETを含む。
【００３６】
図4に示される実施形態では、ドレイン−ソース間リーク経路抑制器215は、第1のFNG回路を含むことができ、第1のFNG回路は、そのソースノードが正電圧源135に接続され、そのドレインノードがドライバ回路のpチャネルトランジスタ410のソースノードに接続されたpチャネルトランジスタ430を有することができる。pチャネルトランジスタ430は、別のpチャネルトランジスタ435とnチャネルトランジスタ440および445とを含む制御型プルダウン経路とによって制御される。pチャネルトランジスタ435は、そのソースノードがpチャネルトランジスタ430のゲートノードに接続され、そのゲートノードがOE制御信号線に接続され、そのドレインノードがドライバ回路のpチャネルトランジスタ410のソースノードに接続される。pチャネルトランジスタ430および435の両方のバルクノードは、ドレイン−バルク間リーク経路抑制器220のFNウェルノード350に接続される。nチャネルトランジスタ440は、そのゲートノードが正電圧源135に接続され、そのドレインノードがpチャネルトランジスタ430のゲートノードとpチャネルトランジスタ435のソースノードとの両方に接続される。nチャネルトランジスタ440のソースノードは、nチャネルトランジスタ445のドレインノードに接続される。nチャネルトランジスタ445はプルダウン経路を形成し、そのソースノードは負電圧源140に接続され、そのゲートノードはOE制御信号線に接続される。
【００３７】
図4を更に参照すると、VTドライバ回路405内のドレイン−ソース間リーク経路抑制器215の動作は以下のように説明される。図1で上述したように、過電圧入力信号がI/Oノード160に渡されたとき、ドライバ回路のpチャネルトランジスタでドレインとソースの置き換えが生じる。この結果として、pチャネルトランジスタ410のドレイン−ソース間接続を通じて、正電圧源135へのリーク電流が生じ得る。このリークを軽減するために、pチャネルトランジスタ410と正電圧源135との間のドライバ回路のプルアップ経路内に、pチャネルトランジスタ430が配置される。pチャネルトランジスタ430のゲートは、nチャネルトランジスタ440および445を通る制御型プルダウン経路を通過して、負電圧源140に至ることができる。出力イネーブルOE制御信号は、出力モード時はハイであり、入力モード時はローであるものとすることできる。出力モード時は、pチャネルトランジスタ430のゲートノードは、VSSPにプルダウンされ、入力モード時は、このゲートノードはフローティングになることができる。pチャネルトランジスタ435も、OE制御信号によって制御され、このトランジスタは出力モード時はターンオフされ、入力モード時はターンオンされる。
【００３８】
pチャネルトランジスタ410のプルアップ回路に関しては、出力モード時は、pチャネルトランジスタ435はオフであり、pチャネルトランジスタ430のゲートは、nチャネルトランジスタ440および445の制御型プルダウン経路を通じてVSSPにプルダウンされる。これにより、pチャネルトランジスタ430をターンオンさせることができる。I/Oノード160から駆動される出力信号がハイの場合は、pチャネルトランジスタ410もターンオンし、I/Oノード160をハイ電圧レベルに引き上げることができる。入力モード時は、nチャネルトランジスタ445がターンオフされるので、nチャネルトランジスタ440および445の制御型プルダウン経路はオフとなり、したがってpチャネルトランジスタ430のゲートノードはフローティングになることができる。pチャネルトランジスタ435はターンオンし、ドライバのpチャネルトランジスタ410のソースを、pチャネルトランジスタ430のゲートに接続する。次に、I/O出力ノード160が、過電圧入力信号によってハイ(たとえば、3.3ボルト)に駆動された場合、pチャネルトランジスタ410は、ソース/ドレイン置き換え効果によりターンオンする。実際のpチャネルトランジスタ410のソースノードが、pチャネルトランジスタ430がターンオンする電圧レベルにある場合、I/Oノード160からの過渡リーク電流がpチャネルトランジスタ410を通って流れ、次いで分流してpチャネルトランジスタ430および435の両方を通って流れる。pチャネルトランジスタ430を通るリーク電流は、軽減されるべき、I/Oノード160から正電圧源135への同じ電流となる。pチャネルトランジスタ435を通るリーク電流は、pチャネルトランジスタ430のゲートノードを(たとえば、3.3ボルトまで)充電することができる。また、pトランジスタ430のゲートノードのハイレベル電圧は、このトランジスタをターンオフさせ、トランジスタ430のドレイン−ソース間接続を通って正電圧源135に流れるリーク電流を軽減する。この時、両方のリーク電流の流れが停止し、電圧源VDDP135へのリーク電流がなくなった状態で定常状態に達する。
【００３９】
図4を更に参照すると、VTドライバ回路405内のドレイン−バルク間リーク経路抑制器220の動作は、以下のように説明される。上述のように、このリーク経路は、pチャネルトランジスタ内の通常は逆バイアスされるダイオード(図4には示さず)が順バイアスされ、リーク電流を正電圧源135へ導通させるときに生じる。このタイプのリークは、VT I/Oドライバ405内で過電圧を受け得る端子を有する各pチャネルトランジスタに対して問題となり得る。これらのリーク電流は、過電圧入力信号によりその端子の1つにVDDPより高い電圧を受け得るVTドライバ回路405内のあらゆるpチャネルトランジスタの各バルクノード(ドレイン−バルク間リーク抑制器自体の中のバルクノードを含む)に、FNウェルノード350を接続することによって軽減することができる。内部ダイオードは依然として順バイアスされるにしても、ノードが過電圧入力信号値(たとえば、3.3ボルト)に完全に充電される時点まで、パッドからバルクノードを通ってFNウェルノード350へ過渡リーク電流が流れ得る。この時点で、ダイオードを通る電流は遮断され、それにより第2のタイプのリークは軽減される。
【００４０】
したがって、本発明の一実施形態は、電圧源を超える入力電圧を受け入れることができるインターフェース回路を含むことができる。インターフェース回路は、信号を受信および送信するための入力/出力(I/O)ノード(たとえば、160)を有するドライバ回路(たとえば、120)と、ドライバ回路内のpチャネルトランジスタ(たとえば、410)のソース線に接続された第1のリーク経路抑制器(たとえば、215)と、ドライバ回路内のpチャネルトランジスタのバルク線に接続された第2のリーク経路抑制器(たとえば、220)とを含むことができる。
【００４１】
以上の開示は本発明の例示的実施形態を示すが、添付の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、ここに種々の変更および変形をなし得ることが理解されるべきである。本明細書に記載の本発明の実施形態による方法の請求項の機能、ステップ、および/または動作は、特定の順序で行う必要はない。さらに、本発明の要素は単数形にて説明され、または特許請求されているが、単数形への限定が明記されない限り複数形が企図される。
【符号の説明】
【００４２】
105  内部回路
107  外部回路
110  制御回路
115  入力受信回路
120  ドライバ回路
135  正電圧源
140  負電圧源
160  I/Oノード
200  耐電圧型(VT)I/O回路
205  VTドライバ回路
215  ドレインソース間リーク経路抑制器
220  ドレインバルク間リーク経路抑制器
225  制御回路
300  フローティングNウェル発生回路(FNG)
310  pチャネルトランジスタ
320  pチャネルトランジスタ
330  nチャネルトランジスタ
340  nチャネルトランジスタ
350  フローティングNウェル(FNウェル)ノード/フローティングノード
400  耐電圧型(VT)I/O回路
405  VTドライバ回路
410  pチャネルトランジスタ
420  nチャネルトランジスタ
425  トランジスタ
430  nチャネルトランジスタ
435  pチャネルトランジスタ
440  nチャネルトランジスタ
445  nチャネルトランジスタ
450  pチャネルトランジスタ
【図１】
2010535007.tif 000003
【図２】
2010535007.tif 000004
【図３】
2010535007.tif 000005
【図４】
2010535007.tif 000006
【国際調査報告】
2010535007.tif 000007
2010535007.tif 000008