(57)【要約】  【課題】  各ピクセルが複数のシリコンフォトマルチプライヤマイクロセルを備える少なくとも１つのシリコンフォトマルチプライヤピクセルを備えるシリコンフォトマルチプライヤ回路を提供する。  【解決手段】  シリコンフォトマルチプライヤ回路は、ピクセルのマイクロセル間の接続ノード上に実質的に一定の電圧を維持するように構成された制御回路を備える。制御回路は、接続ノード上に実質的に一定の電圧を維持することにより出力信号のオンセット及び回復時間を最小限にするように構成される。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
シリコンフォトマルチプライヤと、シリコンフォトマルチプライヤピクセル内の接続ノード上に実質的に一定の電圧を維持することにより出力信号のオンセット及び回復時間を最小限にするように構成された回路とを備える検出器。
【請求項２】
シリコンフォトマルチプライヤの内部ノード上に一定の電圧を維持するために実質的に一定の電圧が前記シリコンフォトマルチプライヤの出力に印加されるように前記シリコンフォトマルチプライヤをバイアスする回路。
【請求項３】
出力信号のオンセット及び回復時間を最小限にするためにシリコンフォトマルチプライヤピクセルのキャパシタンスを最適化する方法。
【請求項４】
実質的に一定の電圧をシリコンフォトマルチプライヤに提供して最適化されたオンセット及び回復時間を維持するディスクリートオフチップ回路。
【請求項５】
実質的に一定の電圧を提供するオンチップ回路をシリコンフォトマルチプライヤの出力ノードに結合する方法。
【請求項６】
シリコンフォトマルチプライヤピクセルの大規模アレイを最小のオンセット及び回復時間に結合する方法。
【請求項７】
前記回路が、オンチップバイポーラトランジスタを備える、前記請求項のいずれか１項に記載のアレイ、回路又は方法。
【請求項８】
前記回路が、オンチップ金属酸化物半導体トランジスタを備える、前記請求項のいずれか１項に記載のアレイ、回路又は方法。
【請求項９】
前記回路が、前記シリコンフォトマルチプライヤと前記回路との間のフリップチップアセンブリ又は直接ワイヤボンド接続によってチップ上に提供されたハイブリッド回路を備える、前記請求項のいずれか１項に記載のアレイ、回路又は方法。
【請求項１０】
単一のシリコンフォトマルチプライヤピクセルが、最適化されて最小オンセット及び回復時間を提供する、前記請求項のいずれか１項に記載のアレイ、回路又は方法。
【請求項１１】
複数のシリコンフォトマルチプライヤピクセルが、相互結合されて、最小オンセット及び回復時間を備えたサブモジュールが形成される、前記請求項のいずれか１項に記載のアレイ、回路又は方法。
【請求項１２】
複数のシリコンフォトマルチプライヤサブモジュールが相互結合されて、最小オンセット及び回復時間を備えたより大規模なモジュールが形成される、前記請求項のいずれか１項に記載のアレイ、回路又は方法。
【請求項１３】
回路を用いて最小オンセット及び回復時間が提供される、前記請求項のいずれか１項に記載のアレイ、回路又は方法。
【請求項１４】
複数のシリコンフォトマルチプライヤマイクロセルを備えるシリコンフォトマルチプライヤピクセルを備えるシリコンフォトマルチプライヤ回路であって、前記ピクセルのマイクロセル間の接続ノード上に実質的に一定の電圧を維持するように構成された制御回路を備えるシリコンフォトマルチプライヤ回路。
【請求項１５】
前記制御回路が、電流−電圧変換回路を備える、請求項１４に記載の回路。
【請求項１６】
前記制御回路が、トランスインピーダンス増幅器回路を備える、請求項１４又は１５に記載の回路。
【請求項１７】
前記制御回路が、実質的に添付の図面の図９〜図１３に示すか又はそれを参照して上述した回路である、請求項１４、１５又は１６に記載の回路。
【請求項１８】
前記接続ノードが、前記ピクセルのマイクロセルの出力又は検知ノードである、請求項１４から１７のいずれか１項に記載の回路。
【請求項１９】
複数の前記シリコンフォトマルチプライヤピクセルを備え、前記シリコンフォトマルチプライヤ回路が、各シリコンフォトマルチプライヤピクセルのための前記制御回路を備える、請求項１４から１８のいずれか１項に記載の回路。
【請求項２０】
各シリコンフォトマルチプライヤピクセルのための別々の制御回路を備える、請求項１９に記載の回路。
【請求項２１】
前記マイクロセルが、複数の行に配置され、前記回路が、前記マイクロセルを相互接続する金属トラッキング構成を備え、前記構成が、各行又は各対の行ごとに単一の金属配線を備える、請求項１４から２０のいずれか１項に記載の回路。
【請求項２２】
複数の行に配置された複数のシリコンフォトマルチプライヤマイクロセルを備えたシリコンフォトマルチプライヤピクセルを有するシリコンフォトマルチプライヤ回路のための金属トラッキング構成であって、前記マイクロセルを相互接続するためのもので、各行又は各対の行ごとに単一の金属配線を備える金属トラッキング構成。
【請求項２３】
実質的に添付の図面の図１４（ｂ）又は図１５に示す構成である、請求項２２に記載の金属トラッキング構成。
【請求項２４】
添付の図面を参照しながら実質的に前記請求項のいずれか１項に記載のアレイ、回路、方法又はトラッキング構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンフォトマルチプライヤ及びシリコンフォトマルチプライヤ回路に関連する方法及び装置に関する。
１．定義
下記の説明で使用する用語の定義は以下の通りである。
【表１】
2010536186.tif 000003
【背景技術】
【０００２】
２．背景技術
シリコンフォトマルチプライヤ（ＳＰＭ）は、真空管ベースの光電子増倍管、すなわちＰＭＴ、又はマイクロチャネルプレート、すなわちＭＣＰの光学的及び電気的動作類似の方法で動作する半導体検出器である。ＳＰＭは、検出器が入射光子を電荷に変換し、内部ゲイン機構によってその電荷を増し、この結果得られた電荷をＳＰＭ検出器の出力に出力するように設計されている。こうして、光子は、外部回路を用いて容易に測定することができる電流に変換される。
【０００３】
基本ＳＰＭはマイクロセルの大規模アレイである。これはＳＰＭピクセルとして周知のものである。大面積ＳＰＭ検出器に形成されたＳＰＭピクセルのアレイは、サブモジュールとして周知のものである。サブモジュールのより大規模なアレイはモジュールとして周知のものである。この詳細を図１に示す。
【０００４】
ＳＰＭの基礎は、ダイオードの降伏電圧より上にバイアスされたガイガーモードのフォトダイオードと、このフォトダイオードをクエンチしてデバイスを回復させ、別の光子の検出を可能にするためのクエンチング抵抗器との組合せである。ＳＰＭの動作は、Z.Y.Sadygov他による刊行物「Avalanche Semiconductor Radiation Detectors」、Trans. Nucl.Sci.Vol.43、No.3（1996年）、pg.1009-1013に記載されている。この刊行物は、Roland H.Haitz氏の「Model for the electrical behavior of microplasma」、Journal of applied physics、vol.35、no.5、1964年5月、pg.1370-1376に記載された降伏電圧より上にバイアスされたフォトダイオードの使用法を説明している。抵抗を用いてアバランシェ降伏イベントをクエンチするのに必要な受動クエンチング素子を形成する方法の詳細は、Sadygovに記載されている。受動クエンチング動作の詳細については、Roland H.Haitz氏の文献「Studies on Optical Coupling Between Silicon p-n Junctions」、Solid-State Electronics、vol.8、pg.417-425、1965年と、Robert G.W.Brown氏及びKevin D.Ridley氏及びJohn G.Rarity氏の「Characterization of Silicon Avalanche Photodiodes for Photon Correlation Measurements.1:Passive Quenching」、Applied Optics、vol.25、no.22、pg.4122-4126、1986年11月が推奨される。上記文献は、降伏電圧より上で動作するフォトダイオードの受動クエンチングの結果、電流パルスが降伏イベント中にフォトダイオードを通過することを示している。ＳＰＭの動作全体については、本出願の発明者らのいくつかの従来技術の発明で詳述されている。これらの従来技術の発明を以下に説明する。
【０００５】
本発明者の同時係属出願のPCT/GB2006/050123、「Light Sensor Module」は、基板上に配置されたいくつかの光検知素子からなる光センサモジュールについて記載する。このモジュールは、素子上に当たる光の全体レベルを示す結合出力信号を生成するような方法で操作することができる。隣接する光検知素子は、高密度に設置されて大面積を覆う素子の緊密な配置を形成する。これによって、多数の結合したより小さい検出器を用いて大面積検出器を形成することができる。
【０００６】
本発明者の同時係属出願のGB0621495.1、「Method of Assembling a Light Element Module and Light Element Module Assembly」に、本発明者らは、中間層を適合させて光学要素と光検知素子との間に所定のレベルの光結合を提供する別の光学要素に光学的に結合された光検知素子を備えた光センサモジュールを組み立てる方法について記載している。これによって、光学層を用いて観察又は結像中の光学要素への電気的接続と光結合の両方を提供するＳＰＭ検出器の大面積アレイを形成することができる。
【０００７】
本発明者の同時係属出願のGB0704206.2、「Optical Position Sensitive Detector」に、本発明者らは、各々がガイガーモードでそこに入射する光子に応答して信号を生成することができる複数の感光性領域を有する光位置感応性検出器について記載している。各感光性領域は、検出器の表面に入射する光ビームの位置を示すために用いる１つ又は複数の信号を提供することができる。これは、位置感応性検出器が高い内部ゲインを構成することを可能にするピクセル化されたＳＰＭ出力を使用する。
【０００８】
本発明者の同時係属出願のGB0714770.5、「Light Sensor」に、本発明者らは、光センサで使用する光検知装置の製造方法について記載している。この特許は、担持体上の複数の個別の光検知素子に切欠き部を形成する方法について説明する。切欠き部の目的は、要素が配列されてカスタム化が可能な大規模検出領域を形成する時にキャリアと素子表面との間の電気的接続を可能にすることである。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
これらによって、大面積ＳＰＭアレイを形成することができ、このアレイを用いてアレイ上に入射する光が結像又は検出される。しかし、大面積検出器の形成の１つの問題は、検出器が大面積アレイ内に配置された時の検出器のタイミング応答の保全である。これは、高時間分解能の陽電子放出断層撮影法又はＰＥＴなどの領域では特に重要である。参考文献として、W.W.Moses及びS.E.Derenzo氏の「Prospects for Time-of-Flight PET using LSO Scintillator」、IEEE Transactions on Nuclear Science NS-46、pp.474-478（1999年）を参照されたい。このシステムは、ルテチウムオルトシリケートＬＳＯ結晶のタイミング特性が５１１ｋｅＶ光子で励起されるＰＥＴシステムについて記載している。ＰＥＴシステムでは、本体から互いに約１８０度位相外れの２つの５１１ｋｅＶ光子が放出される。１つの高エネルギー光子は、最新技術の標準ＰＭＴを用いて検出される可視スペクトル内のいくつかの低エネルギー光子に変換される。ＬＳＯの場合、結晶に入射する５１１ｋｅＶ光子の各々について約２０，０００〜３０，０００個の低エネルギー可視波長光子が放出される。ＬＳＯ出力の減衰時間は、約４０ｎｓである（Ｍｏｓｅｓを参照）。ＰＥＴシステム内の検出システムの課題は２点である。第１に、検出器は、光子を測定可能な応答に変換するのに十分な高い検出効率を備え、検出領域は、十分な光子が得られる広さがなければならない。第２に、検出器は、パルスを測定し分析するのに十分な分解能で入射する光パルスを検出することができる程度に高速でなければならない。その結果、検出器に適合すべきＰＥＴの２つの仕様が生まれる。これらは、検出器が大面積であり且つ高速であるということである。Ｍｏｓｅｓに記載されているように、一致分解時間は、ＰＥＴ内の陽電子消滅中に放出される２つの光子間の一致の検出から得られる時間分解である。光速はｃ＝３×１０＾８ｍ／ｓで与えられる定数であるため、シンチレータ結晶及び光検出器の両方を含む検出器が５００ｐｓ未満の分解能でパルスを検出することができる程度に適切に高速でなければならない。高速の分解能は、光子放出の位置を７．５ｃｍの分解能まで分解するのに必要である（Ｍｏｓｅｓを参照）。分解能を上げるには、より高速の検出器が必要である。反復測定と信号処理によって分解能を上げることは可能であるが、これは、データ取得工程を遅らせ、システム全体の性能を低下させる。従って、高タイミング分解能検出器は、ＰＥＴの要件である。この一致するタイミングを実行するには、高エネルギーから低エネルギーへの変換のための高速シンチレータ結晶と、従って、結晶からの出力パルスを再構築する能力を備えた高速で高精度の光検出器との両方が必要である。
【００１０】
本発明者らが評価する最新技術の問題を記述するには、本発明者らのいくつかの刊行物と文献にある最新技術の材料についての刊行物を再検討することが最良である。ＳＰＭ検出器は、高速立ち上がり時間を有するものとして示されている。本発明者らによる刊行物「Study of the Properties of New SPM Detectors」、A G Stewart、E Greene-O’Sullivan、D J Herbert、V Saveliev、F Quinlan、L Wall、P J Hughes、A Mathewson及びJ C Jackson、SPIE:Semiconductor Photodetectors III、Vol.6119、2006年を参照されたい。この文献は、１．４ｎｓのオンセット時間と８．７ｎｓの回復時間を有する１ｍｍ×１ｍｍアクティブ領域を備えたＳＰＭ検出器について記載している。このアクティブ領域は、大面積の検出を必要とする多くの用途には小さすぎる。上記同時係属出願に関連して説明した著者の発明を用いて、小規模領域の限界と後続の刊行物「Tiled Silicon Photomultipliers for large area,low light sensing applications」、P J Hughes、D Herbert、A Stewart、J C Jackson、Proc.of SPIE:Semiconductor Photodetectors IV、Vol.6471、2007年は、１．２ｃｍ×１．２ｃｍの面積を備えた大面積検出器の形成を示している。これは、１ｍｍ×１ｍｍアクティブ領域を備えた検出器の以前の生成の１４４倍のデバイス構造を表す。しかし、２００７年の刊行物に報告されているように、オンセット応答時間は数十ナノ秒程度であった。このアレイ構造をさらに分析し研究すると、アレイの回復時間が単一のＳＰＭピクセルの回復時間の間に大幅に劣化することが分かった。アレイの回復タイミングは、アレイ内の能動素子の数が増えるにつれて増大するように見えた。これは、実際にあてはめてみると、出力応答時間が、例えば、ＬＳＯなどの高速の結晶内で起こる高速応答時間の回復には遅すぎることを示す。これを発光ダイオードなどの高速光源が電気的な刺激でパルシングされる図２に示
す。図には、電気的刺激が示されている。この電気的刺激によって、光源は短い光パルスを放出し、光パルスはＳＰＭサブモジュールによって検出される。この図は、３ｍｍ×３ｍｍＳＰＭピクセル８個からなるＳＰＭサブモジュールに対して測定した回復時間を示す。単一のＳＰＭの３ｍｍ×３ｍｍ検出器の回復時間は、５０ｎｓ程度であった。ＳＰＭが８個の能動素子を備えたアレイに配置された時には、回復時間は出力応答の８倍の劣化の係数を掛けた４００ｎｓまで劣化した。
【００１１】
これは、ＰＥＴなどの高時間分解能及び高速検出用途には適していない。特許出願WO06111883A2：「DIGITAL SILICON PHOTOMULTIPLIER FOR TOF-PET」及びWO06111869A2：「PET/MR SCANNER WITH TIME-OF-FLIGHT CAPABILITY」には、高時間分解能検出の必要性が説明されている。これらの特許出願には、ＰＥＴ又はＰＥＴ／ＭＲＩシステム内の高分解能検出器の必要性が説明されている。これらの用途は、PCT/GB2006/050123、PCT/GB2006/050122「Digital Avalanche Photodiode」、WO04102680A1「A Photodiode」及び本発明の主張で参照する他の特許を利用する。
【００１２】
この問題の理解は、アレイの動作中のＳＰＭの内部動作及びＳＰＭを通過する電流を駆動し測定するのに使用する回路の厳密な分析の後に本出願人によって得られた。
【課題を解決するための手段】
【００１３】
本発明の第１の態様によれば、シリコンフォトマルチプライヤと、内部マイクロセル間のシリコンフォトマルチプライヤピクセル内の接続ノード上に実質的に一定の電圧を維持することにより、出力信号のオンセット及び回復時間を最小限にするように構成された回路とを備える検出器が提供される。
【００１４】
本発明の第２の態様によれば、シリコンフォトマルチプライヤの内部ノード上に一定の電圧を維持するために、実質的に一定の電圧がシリコンフォトマルチプライヤの出力に印加されるように、シリコンフォトマルチプライヤをバイアスする回路が提供される。
【００１５】
本発明の第３の態様によれば、出力信号のオンセット及び回復時間を最小限にするために、シリコンフォトマルチプライヤピクセルのキャパシタンスを最適化する方法が提供される。
【００１６】
本発明の第４の態様によれば、実質的に一定の電圧をシリコンフォトマルチプライヤに提供して最適化されたオンセット及び回復時間を維持するディスクリートオフチップ回路が提供される。
【００１７】
本発明の第５の態様によれば、実質的に一定の電圧を提供するオンチップ回路をシリコンフォトマルチプライヤの出力ノードに結合する方法が提供される。
【００１８】
本発明の第６の態様によれば、シリコンフォトマルチプライヤピクセルの大規模アレイを最小のオンセット及び回復時間に結合する方法が提供される。
【００１９】
回路は、オンチップバイポーラトランジスタを含んでいてもよい。
【００２０】
回路は、オンチップ金属酸化物半導体トランジスタを含んでいてもよい。
【００２１】
回路は、シリコンフォトマルチプライヤと回路との間のフリップチップアセンブリ又は直接ワイヤボンド接続によってチップ上に提供されたハイブリッド回路を含んでいてもよい。
【００２２】
単一のシリコンフォトマルチプライヤピクセルを最適化して最小オンセット及び回復時間を提供してもよい。
【００２３】
複数のシリコンフォトマルチプライヤピクセルを相互結合して最小オンセット及び回復時間を備えたサブモジュールを形成してもよい。
【００２４】
複数のシリコンフォトマルチプライヤサブモジュールを相互結合して最小オンセット及び回復時間を備えたより大規模なモジュールを形成してもよい
回路を用いて最小オンセット及び回復時間を提供してもよい。
【００２５】
本発明の第７の態様によれば、複数のシリコンフォトマルチプライヤマイクロセルを備えるシリコンフォトマルチプライヤピクセルを備えるシリコンフォトマルチプライヤ回路であって、ピクセルのマイクロセル間の接続ノード上に実質的に一定の電圧を維持するように構成された制御回路を備えるシリコンフォトマルチプライヤ回路が提供される。
【００２６】
制御回路は、電流−電圧変換回路を備えていてもよい。
【００２７】
制御回路は、トランスインピーダンス増幅器回路を備えていてもよい。
【００２８】
制御回路は、実質的に図９〜図１３に示すか又はそれらを参照して上述した回路であってもよい。
【００２９】
接続ノードは、ピクセルのマイクロセルの出力又は検知ノードであってもよい。
【００３０】
シリコンフォトマルチプライヤ回路は、複数のこのようなシリコンフォトマルチプライヤピクセルを備えていてもよく、シリコンフォトマルチプライヤ回路は、各シリコンフォトマルチプライヤピクセルのためのこのような制御回路を備えていてもよい。
【００３１】
シリコンフォトマルチプライヤ回路は、各シリコンフォトマルチプライヤピクセルのための別々の制御回路を備えていてもよい。
【００３２】
マイクロセルは、複数の行に配置されていてもよく、シリコンフォトマルチプライヤ回路は、マイクロセルを相互接続する金属トラッキング構成を備えていてもよく、上記構成は、各行又は各対の行ごとに単一の金属配線を備えていてもよい。
【００３３】
本発明の第８の態様によれば、複数の行に配置された複数のシリコンフォトマルチプライヤマイクロセルを備えたシリコンフォトマルチプライヤピクセルを有するシリコンフォトマルチプライヤ回路のための金属トラッキング構成であって、上記構成がマイクロセルを相互接続するためのもので、各行又は各対の行ごとに単一の金属配線を備える金属トラッキング構成が提供される。
【００３４】
金属トラッキング構成は、実質的に図１４（ｂ）又は図１５に示す構成であってもよい。
【００３５】
トラッキングは、金属で形成する必要はなく、任意の導電材料が適切であることを理解されたい。ここで「金属」という用語は、任意の導電材料を含むと解釈すべきである。
【００３６】
本発明の一実施形態は、シリコンフォトマルチプライヤのアレイのためのタイミング出力パルスを最適化するために使用することができる回路に関する。本発明の一実施形態で、ピクセル、サブモジュール及びモジュールレベルのＳＰＭのタイミング応答を十分に説明しようと努めた。オンセット及び回復の両方のタイミングに関連するＳＰＭの動作を十分に研究し、オンセット及び回復時間を最適化するために必要なダイオードレイアウトと回路の両方を本特許発明で示している。
【００３７】
実質的に一定の電圧をＳＰＭの一方又は他方のいずれの側にも印加することができることを理解されたい。実質的に一定の電圧をマイクロセルのいずれかの側に印加することで類似の効果を提供することができる。
【図面の簡単な説明】
【００３８】
【図１】これは、検出器のサイズを使用して、並列に接続されてＳＰＭピクセルを形成するＳＰＭマイクロセルの集合から、ＳＰＭピクセルのアレイであるＳＰＭサブモジュール、さらにＳＰＭサブモジュールのアレイであるＳＰＭモジュールへ増大させる方法を記載するＳＰＭ検出器の説明（正確な縮尺ではない）である。図面は正確に縮尺したものではない。例えば、マイクロセルは、ＳＰＭピクセルよりもはるかに小さく、実際、ＳＰＭピクセルは、通常、多数のＳＰＭマイクロセルから構成される。
【図２】ＧＢ０６２１４９５．１「Ｍｅｔｈｏｄ  ｏｆ  Ａｓｓｅｍｂｌｉｎｇ  ａ  Ｌｉｇｈｔ  Ｅｌｅｍｅｎｔ  Ｍｏｄｕｌｅ  ａｎｄ  Ｌｉｇｈｔ  Ｅｌｅｍｅｎｔ  Ｍｏｄｕｌｅ  Ａｓｓｅｍｂｌｙ」によりフレキシブル基板上にフリップチップ実装された８個の３ｍｍ×３ｍｍＳＰＭピクセルの加算出力のタイミング応答を示すグラフ。大規模アレイの回復タイミング分解能は４００ｎｓ程度である。これは、単一の３ｍｍ×３ｍｍＳＰＭピクセルの後続の回復時間のほぼ８倍の大きさである。これは、ＧＢ０６２１４９５．１「Ｍｅｔｈｏｄ  ｏｆ  Ａｓｓｅｍｂｌｉｎｇ  ａ  Ｌｉｇｈｔ  Ｅｌｅｍｅｎｔ  Ｍｏｄｕｌｅ  ａｎｄ  Ｌｉｇｈｔ  Ｅｌｅｍｅｎｔ  Ｍｏｄｕｌｅ  Ａｓｓｅｍｂｌｙ」の一実施態様である。
【図３】ＳＰＭアレイの出力に最新技術の出力抵抗器を備えたＳＰＭの略図。
【図４】これは、ファイヤリングアクティブマイクロセルと非ファイヤリングマイクロセルとの間のＳＰＭ内に存在するキャパシタンスを示す詳細な図である。
【図５】ＳＰＭのバイアス及び読み出しを行う最新技術の出力回路を用いて、ＳＰＭ内のピクセルの数、すなわち、非ファイヤリングマイクロセルの数が増えるにつれて、ＳＰＭの出力で利用可能な電圧は低下する。
【図６】最新技術のバイアス及び出力回路がＳＰＭピクセル、ＳＰＭサブモジュール及びＳＰＭモジュールのタイミングを低減する寄生キャパシタンスを示すフルＳＰＭピクセルの略図。
【図７】簡単な構成の抵抗ピックアップ。
【図８】信号電流測定。
【図９】フォトダイオードを読み出すトランスインピーダンス増幅器の例。
【図１０】トランスインピーダンス増幅器に結合されたＳＰＭピクセルの略図。
【図１１】ＳＰＭピクセルを読み出すディスクリート又は完全一体型トランスインピーダンス増幅器の略図。
【図１２】ＳＰＭピクセルの別の読み出しの略図。
【図１３】ＳＰＭピクセルの読み出しのＭＯＳ実施態様の略図。
【図１４】（ａ）マイクロセルによって使用される金属トラッキングを示す２つの隣接するＳＰＭマイクロセルの典型的なレイアウト。（ｂ）検出器上の金属領域を低減して２より大きい係数でトラック領域及びキャパシタンスを低減する別の構造。
【図１５】４つのＳＰＭマイクロセルに同時に接続する単一の金属トラックを用いて金属トラッキングキャパシタンスがさらに低減された別の構成。この結果、ＳＰＭの初期デザインから４より大きい係数でスケーリングされたキャパシタンスが得られ、ＳＰＭの回復時間が低減される。
【発明を実施するための形態】
【００３９】
３．ＳＰＭアレイの動作
ＳＰＭアレイは、デバイスが操作され、ＳＰＭの出力が読み出される等価回路モデルを考察することで動作時に理解することができる。ＳＰＭ内の各マイクロセルは、フォトダイオードと、この例では、ガイガーモードイベント中に降伏した時にフォトダイオードをクエンチするのに適したサイズのクエンチング抵抗器であるクエンチング素子とからなる。クエンチング素子は、トランジスタ又は電流制御源などの任意の素子であってもよい。抵抗器は、最も簡単な形式のクエンチング素子であり、この発明を通して例示のために使用されている。これをＳＰＭについての図３に示す。ＳＰＭは、並列に接続されてＳＰＭピクセルを形成するマイクロセルの大規模アレイからなる。図３に、Ｒｑのアレイ、クエンチ抵抗器、及びＡＰＤ、ガイガーモードフォトダイオードがＳＰＭの内部にある。図３で、出力抵抗器Ｒｏｕｔは、ＳＰＭの外部にある。降伏イベント中に、マイクロセルはアバランシェ降伏を受ける。アバランシェの開始プロセスとアバランシェ降伏の優れた再検討が、Robert J.McIntyreによる刊行物「On the Avalanche Initiation Probability of Avalanche Diodes Above the Breakdown Voltage」、IEEE Transactions on Electron Devices、vol.20、no.7、pp.637-641、1973年7月に記載されている。このプロセスのシミュレーションが、J.C.Jackson、A.P.Morrison、B.Lane、Vasileios Sinnis及びA.Mathewson「Simulation of Dark Count in Geiger Mode Avalanche Photodiodes」、Simulation of Semiconductor Processes and Devices 2001.SISPAD、Athens、Greece、2001年9月に実施されている。これらは、フォトダイオードの空乏領域内のインパクトイオン化が光子又は熱的に発生する電荷イベント中のフォトダイオードの降伏及び大電流を引き起こすことを示す。図示のように、ＳＰＭを読み出す出力回路はＲｏｕｔとして示す単なる抵抗器である。抵抗器は、ＳＰＭアレイの出力ノード
に接続される。この出力ノードは、ＳＰＭマイクロセルのどちら側にあってもよい。出力ノードに出力抵抗器を含めることで、ＳＰＭピクセル電流をオシロスコープ又は他の電圧測定デバイスで測定することができる電圧に変換することができる。これは、ＳＰＭの性能を測定し記載する典型的な方法である。文献内のいくつかの参考文献は、このタイプの回路動作の実際を記載する。
【００４０】
B.Dolgoshein氏の「Silicon photomultipliers in particle physics: possibilities and limitations, Innovative detectors for supercolliders」、Copyright World Scientific Publishing Co.Pte.Ltd.,doi:10.1142/9789812702951_0029は、ＳＰＭアレイと直列の５０オーム抵抗器を示す共通の出力構成を示す。この構成は、ＳＰＭピクセルのオンセット及び回復時間を示すオシロスコープ上の電圧をモニタする。ここには、数ナノ秒レベルのオンセット及び回復の高速応答が示されている。
【００４１】
A.N.Otte、B.Dolgoshein、H.G.Moser、R.Mirzoyan、及びM.Teshima「Status of silicon photomultiplier developments as optical sensors for MAGIC/EUSO-like detectors」、29th International Cosmic Ray Conference、Pune、pg.101-106、2005年。Ｏｔｔｅは、彼の論文で、ＳＰＭ検出器の大規模アレイを読み出す方法を実証している。この構成で、Ｏｔｔｅは、バイアス用抵抗器を用いてＳＰＭピクセルをバイアスし、次に、ＳＰＭピクセルからの信号を電圧前置増幅器を通して駆動した後に、トランスインピーダンス増幅器で加算演算を実行する。
【００４２】
「Limited Geiger-mode microcell silicon photodiode:new results」、G.Bondarenko、P.Buzhan、B.Dolgoshein、V.Golovin、E.Guschin、A.Ilyin、V.Kaplin、A.Karakash、R.Klanner、V.Pokachalov、E.Popova、K.Smirnov、Nuclear Instruments and Methods in Physics Research A 442、pg.187-192、2000年。この刊行物には、ＳＰＭの電圧出力を用いてＳＰＭ出力応答からの出力の読み出しと観察を可能にする回路が詳述されている。入力フィルタが図示され、出力は抵抗器の両端である。
【００４３】
これらの回路構成の各々は、ＳＰＭ検出器を読み出す周知の方法を実証する。ＳＰＭ検出器を読み出す標準的な方法は、抵抗器の両端の出力電圧を下げ、次に外部増幅器でその電圧レベルを増幅して有効な出力信号を提供する方法である。この回路構成の限界は、多数のＳＰＭピクセルが配列されて大規模サブモジュールアレイを形成するまでは明らかにならない。上記同時係属出願で述べた以前の特許では、ＳＰＭピクセルの大規模アレイを集合して形成し、大規模なアクティブ領域を提供することができる。しかし、上記のように、ＳＰＭ検出器の大規模アレイを配列する時には、ＳＰＭの性能の問題が起こる。性能の問題とは、ＳＰＭ検出器のオンセット及び回復時間が単一のＳＰＭピクセル上で測定された値よりも大幅に長いということである。電圧は、出力抵抗器Ｒｏｕｔの両端で生起しなければならないため、Ｒｏｕｔ上の電圧から帰還が発生し、ＳＰＭピクセル内の残りの非ファイヤリングマイクロセル上の電圧が低下するという別の問題も発生する。これによって、フォトダイオードの光子検出能力が低下する。ＳＰＭアレイの回復時間は、ＳＰＭサブモジュール内にあるＳＰＭピクセルの数に比例することが示されている。この現象にかかわる諸問題を理解するには、ＳＰＭピクセル内の固有寄生抵抗及びキャパシタンスと、ＳＰＭが電子回路に結合する方法を詳細に分析する必要がある。
【００４４】
以下に、ＳＰＭパルスを読み出すのに使用する実際の回路実施態様について説明する。図３に示す読み出し回路は、出力抵抗器の両端にノイズが発生してＳＰＭの性能を低下させるため、実際には使用されない。別のバイアス及び読み出し方式を図４に示す。このバイアス及び読み出し方式は、入力バイアス電圧上にローパスフィルタをかけて図３の回路構成上の高周波ノイズの一部を除去する。図４に示す標準の最新の回路に従ってＳＰＭピクセルがバイアスされると、光子イベントの発生時に電流がマイクロセルを通過する。このゲインは、約１００万個の電子である。マイクロセルを通過する電流は、標準キルヒホッフの電流法則に従わなければならない。電流は、マイクロセルノード内の電荷の保存が維持されるように、回路の別の場所から流れなければならない。図４のダイアグラムから、マイクロセルに流入する電流は、Ｖｂｉａｓに接続されたバイアス電流と隣接する非ファイヤリングマイクロセル内の電流の両方を合わせたものである。これは、ＳＰＭマイクロセルの大規模アレイを簡略化してデバイス動作を理解する方法を説明することで理解することができる。マイクロセルの並列アレイは、マイクロセル抵抗器の抵抗を計算し、これを非ファイヤリングセルの総数、この例では、Ｎで割ることで簡略化することができる。等価キャパシタンスは、非ファイヤリングセルの総数、すなわちＮをフォトダイオードのキャパシタンス、この例では、Ｃで乗算することで決定することができる。これは、非ファイヤリングセルが発火していないため、すべてのマイクロセルでマイクロセルの抵抗器とフォトダイオードとの間のノードで電圧が同じであることから可能になる。これは、回路分析によって、マイクロセルを並列として扱うことでアレイの総抵抗を概算することができるということを意味する。従って、標準の回路論理に従って、抵抗は係数Ｎだけ低下し、並列のキャパシタンスは係数Ｎだけ増大する。この回路モデルでは、これまでトラックとボンドパッドの寄生キャパシタンスは存在しないものとされてきた。それらは、後の段階でこの分析に持ち込まれる。一般のＳＰＭ回路の読み出しでは、電圧、この例では、Ｖｂｉａｓが、通常、フィルタリング回路を通して印加され、ＳＰＭアレイ上に供給される電圧を安定化させる。これは、バイアス用フォトダイオードでは一般的な周知の技術である。これは、図４に示すローパスフィルタ抵抗Ｒｌｐｆ又は典型値１０ｋオームと、典型値１０ｎＦのローパスキャパシタンスＣｌｐｆとからなる。次に、この電圧は、典型値が１０ｋオームのＲｓｅｎｓｅ抵抗器を通してＳＰＭに印加される。フィルタ回路網は、ＳＰＭアレイに電圧を提供する。フォトダイオードに入る光子又は熱的に発生するキャリアによって引き起こされるイベントがないと仮定すると、ＲｓｅｎｓｅとＶｓｅｎｓｅで表されるマイクロセルノードとの間の電圧は一定値のままである。この値は、印加されたバイアスＶｂｉａｓである。アクティブマイクロセル内で降伏イベントが発生すると、降伏イベントが発生したマイクロセルを電流が通過する。このＳＰＭピクセルをバイアスする共通モードでは、出力ノードＶｓｅｎｓｅ上の電圧は、電流がＲｓｅｎｓｅ抵抗器を通過する時にだけ変化する。ＳＰＭピクセル内のマイクロセルの数が比較的少ない時には、非ファイヤリングマイクロセルの抵抗及びキャパシタンスは小さい。Ｒ／Ｎは、依然として大きい数で、Ｎ＊Ｃは、依然として比較的小さい数である。アクティブマイクロセル内の降伏イベント中に、キルヒホッフの電流法則を満足しなければならない電流の大部分はＲｓｅｎｓｅ抵抗器を通過するため、Ｖｓｅｎｓｅノード上では大きな電圧の振幅がある。ＳＰＭピクセル内に多数のマイクロセルがある場合、これはあてはまらない。ＳＰＭピクセル内のマイクロセルの数が増えるにつれて、等価抵抗は低減し、キャパシタンスは増大する。従って、アクティブマイクロセルの発火中に供給可能な電流の一部は非ファイヤリングマイクロセルから流れ、Ｒｓｅｎｓｅノードを流れることはない。この結果、ＳＰＭの出力上の電圧の振幅は低減する。大規模ＳＰＭでは、アクティブマイクロセルが降伏イベントを受けると、非ファイヤリングマイクロセルから流れる電流が重要になる。等価回路内の非ファイヤリングマイクロセルの等価抵抗及びキャパシタンスを観察することでこれが強調される。フォトダイオードのＣの典型値が３５ｆＦで、Ｒｑクエンチ抵抗器の典型値が３００ｋオームと仮定すると、変動する非ファイヤリングマイクロセルの数について、等価Ｒ及びＣの下記の値が得られる。
１０個の非ファイヤリングマイクロセル          R/N=300,000/10=30,000オーム
C*N=35fF*10=350fF
１００個の非ファイヤリングマイクロセル        R/N=300,000/100=3,000オーム
C*N=35fF*100=3.5pF
１，０００個の非ファイヤリングマイクロセル    R/N=300,000/1,000=300オーム
C*N=35fF*1,000=35pF
１０，０００個の非ファイヤリングマイクロセル  R/N=300,000/10,000=30オーム
C*N=35fF*10,000=350pF
【００４５】
非ファイヤリングマイクロセルの数が増え、等価抵抗器の抵抗が低減し、キャパシタンスが増大すると、降伏イベント中にバイアス回路及びＲｓｅｎｓｅから流れる電荷の量は低減する。降伏イベント中にますます多くの電流が非ファイヤリングマイクロセルから流れる。図４のＶｓｅｎｓｅノード上で測定される出力電圧は、ＳＰＭピクセル内のマイクロセルの数が増えるにつれて低下する。これを図５に示す。図５で、図４のＶｓｅｎｓｅ電圧は、マイクロセルの数を変化させてシミュレーションされる。図から分かるように、マイクロセルの数が増えると出力電圧が低下する。さらに、この分析から、Ｖｓｅｎｓｅノード上のキャパシタンスからの電流が空乏化すると、補給が必要になり、この補給は、ＳＰＭピクセルのＲＣ時定数で行われることが分かる。しかし、図４の簡易モデルでは、ＳＰＭピクセルが大規模アレイに入るとそのタイミングが劣化する理由を説明できない。図４では、ボンドパッド及び金属接続トラックからのキャパシタンスが除去されて分析を簡略化している。図４の簡易モデルでは、ＳＰＭマイクロセルの数が増え、ＳＰＭのサイズが増大しても、マイクロセル等価回路のＲＣ時定数は一定のままである。マイクロセルの数を変えてこれを以下に示す。
１０個の非ファイヤリングマイクロセル          R/N=300,000/10=30,000オーム
C*N=35fF*10=350fF
RC=(300,000/(10))*((10)*35E-15)=10.5ns
１００個の非ファイヤリングマイクロセル        R/N=300,000/100=3,000オーム
C*N=35fF*100=3.5pF
RC=(300,000/(100))*((100)*35E-15)=10.5ns
１，０００個の非ファイヤリングマイクロセル    R/N=300,000/1,000=300オーム
C*N=35fF*1,000=35pF
RC=(300,000/(1,000))*((1,000)*35E-15)=10.5ns
１０，０００個の非ファイヤリングマイクロセル  R/N=300,000/10,000=30オーム
C*N=35fF*10,000=350pF
RC=(300,000/(10,000))*((10,000)*35E-15)=10.5ns
【００４６】
これは、大面積ＳＰＭピクセル、サブモジュール及びモジュールのタイミングの劣化を説明しきれていない。タイミングが低減する理由を理解するには、ＳＰＭピクセル内にある追加のキャパシタンスを考慮するより複雑なモデルを考察することが重要である。図６に、ＳＰＭピクセル及びサブモジュールのタイミング応答を考察するためにより完全なモデルが提示されている。図６の方式には、金属トラッキングキャパシタンスから生じる追加のキャパシタンスを加えている。これは、依然として簡略化したモデルで、話を簡単にするために、トラッキング線及び抵抗のインダクタンスが省かれている。タイミングの差を調査するための一次概算ではこれで十分である。金属トラックのキャパシタンスは、図６でＣｔｒａｃｋで与えられている。このキャパシタンスは、ＳＰＭピクセル内のマイクロセルをＳＰＭピクセルへ提示された出力ノードに接続する金属のキャパシタンスに関連する。このキャパシタンスは、数ピコファラッドから数マイクロファラッド程度である。出力ノード上には、別の重要なキャパシタンスがあり、これは、ボンドパッド接触ポイントのキャパシタンスである。これは、図６でＣｐａｄとして示されている。このキャパシタンスは、数百フェムトファラッドから数ピコファラッド程度であり得る。この寄生キャパシタンスがモデルに追加されると、ＣｔｒａｃｋとＣｐａｄのキャパシタンスとＶｓｅｎｓｅノードとの間に抵抗がないことが分かる。実際、金属抵抗のために、このノードの間には常にある抵抗が存在するが、この抵抗は現在のバイアス方式のマイクロセルとＲｓｅｎｓｅとのＲ／Ｎ抵抗よりも常に小さい。従って、この簡易モデルでは無視する。アクティブマイクロセルが発火すると、アクティブマイクロセルを通過する電流がＣｔｒａｃｋ及びＣｐａｄキャパシタンスから供給される。ＣｔｒａｃｋとＶｓｅｎｓｅノードへのＣｐａｄとの間に抵抗がないため、Ｒｓｅｎｓｅを流れる電流量は低減する。これは、図４のモデルで確立されている。Ｖｓｅｎｓｅノード上の電圧が変化し、Ｖｓｅｎｓｅ上の任意のキャパシタンスで電流が低減すると、このキャパシタンスを再充電する必要がある。この再充電は、Ｒｓｅｎｓｅ抵抗を通して実行され、従って再充電プロセスのＲＣ時定数は、バイアス電流のＲＣ時定数とＶｓｅｎｓｅ上の等価キャパシタンスによって設定される。これは、ファイヤリングマイクロセルを通過する電流が寄生及び隣接するキャパシタンスによって供給され、バイアス回路だけから供給されるわけではないことが理由である。この結果、ＳＰＭのオンセット及び回復時間が、キャパシタンスの増大と共に増大するという状況が生じる。大面積ＳＰＭピクセル、サブモジュール及びモジュールは、それらが大面積サイズにスケーリングされた最新技術の方法に従ってタイミング応答が低減している。
【００４７】
直流閉塞出力コンデンサによる読み出しの別の問題
ＳＰＭピクセルのオンセット及び回復時間定数は、ＳＰＭアレイ内のマイクロセルの数と共に増大することを示した。これは、マイクロセルの数の単純な増大によるものとしてではなく、ＳＰＭアレイ内に寄生するキャパシタンスの全体の増大によるものとして示されている。この効果は、最新技術の読み出し回路を用いた単一のＳＰＭピクセル内で、ＳＰＭ内のマイクロセルの数が増えると、ＳＰＭ出力パルスの回復時間が低減するという関係で現れる。最新技術の読み出し回路は、また、出力に適切に搬送されないＳＰＭのＶｓｅｎｓｅノード上に直流オフセットが堆積することがあるという別の問題を抱える。ＳＰＭの出力の一般の構成は、ＶｓｅｎｓｅノードのＳＰＭアレイの出力に直流阻止コンデンサを使用する構成である。これを図６に示す。図６で、ＶｓｅｎｓｅのＳＰＭアレイの出力は、出力キャパシタンスを通して減結合することが示されている。この典型値は、１００ｐＦから１ｎＦである。これは、回路の直流信号を減結合して交流信号だけを出力する一般の技術である。従って、直流阻止出力コンデンサを通過する電流は、Ｉ＝Ｃｏｕｔ＊ｄ／ｄｔ（Ｖｓｅｎｓｅ−Ｖｏｕｔ）に等しい。Ｖｏｕｔは、Ｒｏｕｔの両端の出力ノード上の電圧である。多数のマイクロセルが発火するこの回路で、出力ノードに搬送されない直流バイアスがＶｓｅｎｓｅノード上に存在することが可能である。これは、ＳＰＭアレイのオンセット及び回復時間を分析する際の問題を提示し、測定で使用した出力回路の理解を含めるには、様々なＳＰＭ検出器上で測定したタイミング応答の分析又は比較が必要である。出力ノードコンデンサの追加のキャパシタンスも回復時に再充電が必要であり、ＳＰＭＶｓｅｎｓｅノードの回復時間を遅らせる。
【００４８】
最適なオンセット及び回復時間の考察
出力回路及びＳＰＭピクセルが本発明により設計される場合、ＳＰＭの出力回復時間は、発火しているＳＰＭピクセルのオンセット及び回復にのみ関連しなければならない。ＳＰＭの出力回復時間は、ＳＰＭの全体のキャパシタンスを増大させる追加のピクセル又は他の寄生キャパシタンスに依存していてはならない。出力ノードＶｓｅｎｓｅ上の電圧が一定の値に維持される場合、非ファイヤリングマイクロセルから電流は流れない。この結果、アクティブマイクロセルを通る電流パルスの立ち上がり時間は、数ピコ秒程度であることが周知であるマイクロセルフォトダイオード内のアバランシェ電流の立ち上がり時間と、フォトダイオードのキャパシタンスと直列のクエンチ抵抗器であるＲｑの抵抗とによってのみ制限される。フォトダイオードを通過するアバランシェ電流は、フォトダイオードとクエンチング抵抗器との間のノード接続を大地電位に近い値にする作用がある。従って、マイクロセルの両端を通過するＶｓｅｎｓｅノードからの完全な電圧も利用することができる。回路上でＶｂｉａｓの典型値が３０ボルトで、Ｒｑ値が３００ｋオームの場合、降伏イベント中に流れることができる電流は、Ｖｓｅｎｓｅ／Ｒｑ程度である。降伏の前にＳＰＭ内を流れる電流がないか又は小さいと仮定すると、ＶｓｅｎｓｅとＶｂｉａｓは等しい。降伏時には、約３０／３００，０００＝１００μＡが流れる。ＳＰＭマイクロセルは、単一の降伏イベントに応答して１，０００，０００個程度の電子を生成することが周知である。１，０００，０００＊ｑで、ｑは電子電荷で１．６Ｅ−１９Ｃであるため、１，０００，０００個の電子は、０．１６ｐＣの電荷を生む。マイクロセル内を流れる１００μＡが利用することができるため、降伏パルスの時間は、１．６ｎｓ程度でなければならない。これは、総電荷をマイクロセル内を流れる電流の量で割ることで計算される。これは、電荷／電流＝０．１６ｐＣ／１００μＡ＝１．６ｎｓという式で与えられる。降伏が発生すると、フォトダイオード内の電界は、ダイオードの降伏電界に達するポイントまで縮減する。大半のケースで、ＳＰＭマイクロセルの降伏電圧は、２５〜３０ボルトである。この例でマイクロセル降伏電圧を２５ボルトと仮定すると、マイクロセルフォトダイオードのキャパシタンスを再充電するための電圧は５ボルトしかない。これは、（Ｖｂｉａｓ−Ｖｐｈｏｔｏｄｉｏｄｅ）／Ｒｑ＝（３０−２５）／３００，３００＝約１７μＡによって与えられる。降伏イベント中に搬送された０．１６ｐＣを再充電しなければならないので、説明のために、０．１６ｐＣ／１７μＡ＝９．４ｎｓ又は１０ｎｓの再充電時間を有する必要がある。従って、ＳＰＭマイクロセルのオンセット及び回復時間は超高速でなければならず、外部寄生キャパシタンス及び出力回路ではなく内部抵抗及びキャパシタンスによって制限されなければならない。理想的なＳＰＭピクセル内では、上記の構成のマイクロセルで１．６ｎｓ程度のＳＰＭのオンセット時間と１０ｎｓ程度の回復時間が得られるはずである。ＳＰＭマイクロセル、従ってＳＰＭピクセルのオンセット及び回復時間は、１．６ｎｓ〜１０ｎｓ程度であると述べているため、様々な構成のフォトダイオードキャパ��タンス及びクエンチング抵抗について応答時間を計算することが有用である。以下に、オンセットｔｏｎｓｅｔ、及び回復ｔｒｅｃｏｖｅｒｙの時定数を様々なＲｑの値について計算する。
C=35fF, Rq=300,000, tonset=1.6ns, trecovery=9.4ns
C=35fF, Rq=200,000, tonset=1.1ns, trecovery=6.4ns
C=35fF, Rq=100,000, tonset=0.5ns, trecovery=3.2ns
マイクロセルの外部のキャパシタンスと組み合わされたＣ及びＲｑの最適値が存在する。このことから、任意の所与の用途でＳＰＭピクセル最適応答時間を達成することができる。さらに、信号のオンセット時間を増大させるために、Ｒｑの両端にＳＰＭのオンセット時間を増大させるコンデンサを追加することができる。フォトダイオードのキャパシタンスは、降伏イベント中に流れる電荷を増すため、この例では、Ｃの値は変化しなかった。キャパシタンスを下げると、降伏イベント中に流れることができる電荷の量は低減する。これは、ダイオードの降伏電圧とマイクロセル内のフォトダイオードのサイズによって設定される。この用途の所与の領域で十分なゲインと適した数のマイクロセルを提供する最適値を達成することができる。ＳＰＭマイクロセルのアフタパルスを低減させる必要がある場合、抵抗とキャパシタンスをそれに応じて調整することができる。ガイガー降伏イベント後のフォトダイオードのホールドオフ時間を増大させる方法が、アフタパルスを低減させる周知の技術である。
【００４９】
ＳＰＭピクセル及びサブモジュールを読み出すのに適した回路の実施態様と共に、以下、この概念について詳述する。
【００５０】
下記の図７は、フォトダイオードアレイから電流パルス信号を取り出す簡易手段を示す。Ｖｃｃが降伏の開始に設定され、各フォトダイオードは、光が入射する時に瞬間的に切り替わる（アバランシェ）。この結果、アバランシェの期間の電流の流れが増大し、その結果、ＲＬの両端の電圧が低下する。このように、Ｖｏは、ダイオードアレイの全切り替え動作を表す。
【００５１】
残念なことに、寄生キャパシタンスは、この回路に大きな影響を与える。ダイオードが切り替わると、ダイオードは、それ自体の寄生キャパシタンスＣｐ１及びＣｐ２だけでなく、非動作状態にある隣接するダイオードの寄生キャパシタンスと金属トラック及びコンタクトパッドのキャパシタンスも放電しなければならない。これによって、ＳＰＭのオンセット及び回復時間が劣化する。回復時間定数は、ＲＬと寄生キャパシタンスの並列総計との積である。
【００５２】
これを中心にする方法は、ダイオードの両端に一定の電圧を加えることでコンデンサの効果を最小限にすることである。この状況では、コンデンサに流入する、又はコンデンサから流出する電流はきわめて小さい（Ｉ＝Ｃｄｖ／ｄｔなど）。
【００５３】
この原理を図８に示す。アレイ内の全ダイオードにかかるバイアス電圧は一定である。ダイオードが切り替わると、その充電需要は、コンデンサ上の電荷を変化させることなく電源によって直ちに満たされる。電流の変化の測定値から出力信号が導出される。
【００５４】
この方法によって、オンセット及び回復時間は、寄生キャパシタンスによって大きな影響を受けることがない。回路は、ＳＰＭのいずれの側にも設けることができ、一方又は他方に限定されない。これが、ＳＰＭピクセル、サブモジュール又はモジュールの検出領域を増大させ、一定の出力タイミング応答を維持することができるように、ＳＰＭ検出器の出力を最適化できるという本発明の概念の中核である。本発明者らによる著作は、標準の最新技術によって、大面積サブモジュール及びモジュールが作成されるため、タイミング分解能が劣化することを示す。本発明によって、ＳＰＭピクセル、サブモジュール及びモジュールのオンセット及び回復時間の両方で一様なタイミング分解能を有するデバイスを作成することができる。
【００５５】
４．実際の実施態様
一定の電圧バイアスを提供するために、従来、トランスインピーダンス増幅器が使用されている。簡略化された回路を図９に示す。
【００５６】
オペアンプは、＋及び−の入力電圧が確実に同一になるように、Ｒｔを通過する電流を調整する。また、入力の＋入力又は−入力に流入する電流は極めて小さい。従って、電圧Ｖｘは、オペアンプの出力からダイオードへ流れる電流Ｉｆの調整により０Ｖに維持される。
【００５７】
ダイオードが切り替わると、余分な電流の需要がオペアンプの出力によって直ちに満たされ、充電に寄与するのに寄生キャパシタンスは必要ない。従って、オンセット及び回復時間は最小限にされる。
【００５８】
図１０は、トランスインピーダンス増幅器に結合されたＳＰＭピクセルを示す。この図で、電圧がＳＰＭピクセルに対して一定に維持されているため、ＳＰＭピクセルの応答時間は最適化することができる。
４．１．トランジスタの実施態様
トランスインピーダンス機能を実施するより簡単な方法であって、同一の半導体材料上に集積するのに適した方法を図１１に示す。
【００５９】
ここで、フォトダイオードの両端のバイアス電圧は、バイポーラトランジスタによって一定に維持されている。そのエミッタ電圧は、ベース電圧より０．６Ｖ低い。ダイオードが切り替わると、トランジスタはその充電需要を満たし、オペアンプのバージョンと同様に、充電を変更するために寄生キャパシタンスは必要ない。バイアス電流の変化は、２つの成分、トランジスタのコレクタ電流Ｉｃとベース電流Ｉｂとに分割される。ベース電流は、トランジスタの構造に応じて２０〜４００のいずれかであるトランジスタのｈｆｅの数値によってコレクタ電流にほぼ関連している。大電流は、Ｉｃの形態であり、コレクタ負荷抵抗器を用いてこれを電圧に変換すると、出力信号が導出される。
【００６０】
実際の回路では、出力信号は、電圧増幅器によってバッファリングされる。また、抵抗コレクタ負荷の代わりにアクティブプルアップを用いてコレクタのキャパシタンスを迅速に再充電することができる。この回路の一例を図１２に示す。
【００６１】
バイポーラトランジスタは、簡単でフォトダイオードとして同じシリコン上に集積しやすいという利点がある。このトランジスタは、さらに、外部オペアンプ回路と同様に、高速で不安定とリンギングになりにくいという利点がある。
【００６２】
図１３に示すように、増幅素子としてＭＯＳトランジスタも使用することができる。これによって、金属酸化物半導体トランジスタを用いた本発明の別の実施態様が提供される。
５．ＳＰＭ動作トラックキャパシタンスの最適化
ＳＰＭのトラッキングキャパシタンスを最小限にすることで、ＳＰＭアレイ内に存在するキャパシタンスを最適化することができる。これは、アレイ内の寄生キャパシタンスを調整又は調節してＳＰＭからの信号応答を最適化するために重要である。これは、オンチップ又はオフチップ電子回路と組み合わせる時に極めて重要である。オンセット及び回復時間に影響する寄生抵抗がＳＰＭアレイ内に存在する。オンセット及び回復時間を調整して大面積ＳＰＭサブモジュールの作成を可能にする係数を制御することが重要である。これらの１つは、金属トラッキングキャパシタンスである。このキャパシタンスは、ＳＰＭマイクロセルを相互接続しなければならない金属層によって生起する。これが図４に示すＶｓｅｎｓｅノードである。このノードは、マイクロセル間の接続を提供する必要がある。しかし、ＳＰＭピクセルの場合、金属トラックは、酸化物材料、通常、二酸化ケイ素の上に配置されている。これによって、周知の典型的なキャパシタンス式Ｃ＝ＡＥｏＥｓ／Ｈによって与えられるキャパシタンスが生成される。ここで、Ａはトラックの面積、Ｅｏは真空内の絶対誘電率である定数、Ｅｓは誘電率、Ｈは誘電層の高さである。この式から、金属トラックの面積が増大するにつれて、キャパシタンスＣｔｒａｃｋが増大することが分かる。これは、誘電体の厚さを変更してトラッキングキャパシタンスを最小限にする周知の技術である。金属トラックをできるだけ薄くしてキャパシタンスを最小限にすることもできる。ＳＰＭがオンであるというプロセスのデザインルールが与えられると、ＳＰＭの光応答を維持しながら達成可能な金属トラックと誘電体の厚さのための最小デザインルールサイジングによって設定されるキャパシタンスが提供される。また、トラッキングキャパシタンスを最小限にして最適化する新規のＳＰＭレイアウトを採用してもよい。標準の金属レイアウトを図１４ａに示す。ここで金属トラックは、各ダイオードの側面周囲を通過している。これでＳＰＭピクセルを接続する水平及び垂直金属トラックの両方が提供される。これによって、Ｖｓｅｎｓｅノードの抵抗が最小の経路が提供されるが、高いキャパシタンスも提供される。図１４ｂは、行ごとに単一の金属配線が提供される最適化トラッキング方式を示す。この金属接続は水平に走っている。垂直金属トラックは除去されている。これによって金属トラックのキャパシタンスが約５０％以上低下する。さらなる改良を図１５の新規の構成に示す。図１５では、ＳＰＭピクセルの２×２アレイが示されている。すべてのピクセルは同一である。この構成では、底部の２つのピクセルは、同一であるが、垂直に折り返されて単一の金属トラックが２つの行の接続ポイントとして機能できるようになっている。これは、図１４ｂの改良と組み合わせた時に、図１４ａに示す標準の最新技術のダイオードと比べて２５％以上小さいトラッキングキャパシタンスを提供することができる。
【００６３】
６．変形形態
本発明では、ＳＰＭ検出器の任意のサイズのピクセルの組合せから形成される大面積ＳＰＭサブモジュールを形成することができる。これによって、ピクセル化及び非ピクセル化（又は加算）ＳＰＭサブモジュールを形成することができる。サブモジュールは任意のサイズに作成することができ、オンチップ又はオフチップ電子回路を用いてＳＰＭ出力応答の一様なオンセット及び回復時間を提供することができる。これは、記録的な速さの光パルスを観察しなければならない任意の用途（ＰＥＴはその一例である）で極めて重要である。
【００６４】
最小応答時間を生成するのに必要な回路がオフチップ電子回路である実施形態がある。
【００６５】
最小応答時間を生成するのに必要な回路がＳＰＭを製作するのに使用したのと同じプロセスを用いて製作されるオンチップ電子回路である実施形態がある。
【００６６】
最小応答時間を生成するのに必要な回路が、ＳＰＭと回路のフリップチップ又はハイブリッドワイヤボンディング技術のいずれかによって、ハイブリッド構成でＳＰＭに結合した回路によって提供される実施形態がある。
【００６７】
単一のＳＰＭピクセルが最小オンセット及び回復時間用に最適化された実施形態がある。
【００６８】
単一のＳＰＭピクセルがアレイ内に結合して最小オンセット及び回復時間を有するより大規模なＳＰＭサブモジュールを形成する実施形態がある。
【００６９】
ＳＰＭサブモジュールが最小オンセット及び回復時間用に最適化されたより大規模なモジュール内で他のサブモジュールと結合する実施形態がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成22年4月13日(2010.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のシリコンフォトマルチプライヤマイクロセルを備えるシリコンフォトマルチプライヤピクセルを備えるシリコンフォトマルチプライヤ回路であって、前記ピクセルのマイクロセル間の接続ノード上に実質的に一定の電圧を維持するように構成された制御回路を備えるシリコンフォトマルチプライヤ回路。
【請求項２】
前記制御回路が、電流−電圧変換回路を備える、請求項１に記載の回路。
【請求項３】
前記制御回路が、トランスインピーダンス増幅器回路を備える、請求項１又は２に記載の回路。
【請求項４】
前記接続ノードが、前記ピクセルのマイクロセルの出力又は検知ノードである、請求項１乃至３のいずれか１項に記載の回路。
【請求項５】
複数の前記シリコンフォトマルチプライヤピクセルを備え、前記シリコンフォトマルチプライヤ回路が、各シリコンフォトマルチプライヤピクセルのための前記制御回路を備える、請求項１乃至４のいずれか１項に記載の回路。
【請求項６】
各シリコンフォトマルチプライヤピクセルのための別々の制御回路を備える、請求項５に記載の回路。
【請求項７】
前記マイクロセルが、複数の行に配置され、前記回路が、前記マイクロセルを相互接続する金属トラッキング構成を備え、前記構成が、各行又は各対の行ごとに単一の金属配線を備える、請求項１乃至６のいずれか１項に記載の回路。
【請求項８】
複数の行に配置された複数のシリコンフォトマルチプライヤマイクロセルを備えたシリコンフォトマルチプライヤピクセルを有するシリコンフォトマルチプライヤ回路のための金属トラッキング構成であって、前記マイクロセルを相互接続するためのもので、各行又は各対の行ごとに単一の金属配線を備える金属トラッキング構成。
【国際調査報告】
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