(57)【要約】  例示的な増幅回路が、第１の構成を有する空間分布最終増幅段の第１のグループと、第１の構成とは異なる第２の構成を有する空間分布最終増幅段の第２のグループとを備える。両グループは、それぞれの最終増幅段のための同じ制御ノードを共有するとともに、同じ増幅器出力ノードも共有する。各グループは、他方のグループがディスエーブルされるときに一般にイネーブルされる。メモリアレイを組み込むある実施形態では、１つのクリティカルアナログノードのみがメモリアレイ全体にわたってルートされなければならない。
2010524304.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
増幅器制御ノードと、
増幅器出力ノードと、
複数の第１の空間分布最終増幅段であって、各々が増幅器制御ノードに結合されたそれぞれの入力を有し、増幅器出力ノードに結合されたそれぞれの出力を有し、かつ第１の回路構成を備える複数の第１の空間分布最終増幅段と、
複数の第２の空間分布最終増幅段であって、各々が増幅器制御ノードに結合されたそれぞれの入力を有し、増幅器出力ノードに結合されたそれぞれの出力を有し、かつ第１の回路構成とは異なる第２の回路構成を備える複数の第２の空間分布最終増幅段と、
を備える回路。
【請求項２】
請求項１記載の回路において、
第１の操作モードにおいて増幅器制御ノード上に第１の信号を生成するために、および第２の操作モードにおいて増幅器制御ノード上に第２の信号を生成するために、増幅器出力ノードに応答するフィードバック手段と、
第１の操作モードにおいて複数の第１の最終増幅段をイネーブルし、第２の操作モードにおいて複数の第２の最終増幅段をイネーブルするための手段と、
をさらに備える回路。
【請求項３】
請求項２記載の回路において、
前記フィードバック手段は、
第１の操作モードにおいてイネーブルされた場合、増幅器制御ノード上に第１の信号を生成するための第１の前置増幅器回路と、
第２の操作モードにおいてイネーブルされた場合、増幅器制御ノード上に第２の信号を生成するための第２の前置増幅器回路と、
を備える回路。
【請求項４】
請求項１〜３のうちのいずれか記載の回路において、
アレイ線を含むメモリアレイをさらに備え、
複数の第１および第２の最終増幅段は、メモリアレイにわたって空間分布され、
増幅器出力ノードは、第１の操作モードにおいてメモリアレイ内のあるアレイ線に第１の電圧を供給し、第２の操作モードにおいてメモリアレイ内のあるアレイ線に第２の電圧を供給するために結合される回路。
【請求項５】
請求項４記載の回路において、
アレイ線を備える第２のメモリアレイと、
第２の増幅器制御ノードと、
第２の増幅器出力ノードと、
複数の第３の空間分布最終増幅段であって、各々が第２の増幅器制御ノードに結合されたそれぞれの入力を有し、第２の増幅器出力ノードに結合されたそれぞれの出力を有し、かつ第１の回路構成を備える複数の第３の空間分布最終増幅段と、
複数の第４の空間分布最終増幅段であって、各々が第２の増幅器制御ノードに結合されたそれぞれの入力を有し、第２の増幅器出力ノードに結合されたそれぞれの出力を有し、かつ第２の回路構成を備える複数の第４の空間分布最終増幅段と、
第２のメモリアレイのための第１の操作モードにおいて第２の増幅器制御ノード上に第１の信号を生成するために、および第２のメモリアレイのための第２の操作モードにおいて第２の増幅器制御ノード上に第２の信号を生成するために、第２の増幅器出力ノードに応答するフィードバック手段と、
第２のメモリアレイのための第１の操作モードにおいて複数の第３の最終増幅段をイネーブルし、第２のメモリアレイのための第２の操作モードにおいて複数の第４の最終増幅段をイネーブルするための手段と、をさらに備え、
複数の第３および第４の最終増幅段は、第２のメモリアレイにわたって空間分布され、  第２の増幅器出力ノードは、第２のメモリアレイのための第１の操作モードにおいて第２のメモリアレイ内のあるアレイ線に第１の電圧を供給し、第２のメモリアレイのための第２の操作モードにおいて第２のメモリアレイ内のあるアレイ線に第２の電圧を供給するために結合され、
同時に、第１のメモリアレイは第１および第２の操作モードのうちの一方のためにイネーブルされ、第２のメモリアレイは第１および第２の操作モードのうちの他方のためにイネーブルされる回路。
【請求項６】
請求項５記載の回路において、
前記フィードバック手段は、
第１および第２の増幅器出力ノードのうちの一方に選択的に結合された第１の入力を有し、第１および第２の増幅器制御ノードのうちの一方の上に、第１の操作モードのための第１の信号を生成するために、第１および第２の増幅器制御ノードのうちの一方に選択的に結合された出力を有する第１の前置増幅器回路と、
第１および第２の増幅器出力ノードのうちの一方に選択的に結合された第１の入力を有し、第１および第２の増幅器制御ノードのうちの他方の上に、第２の操作モードのための第２の信号を生成するために、第１および第２の増幅器制御ノードのうちの一方に選択的に結合された出力を有する第２の前置増幅器回路と、
を備える回路。
【請求項７】
請求項４〜６のうちのいずれか記載の回路において、
メモリアレイは、基板上に形成された３次元メモリアレイを備え、
複数の第１および第２の最終増幅段は、メモリアレイの下に配置される回路。
【請求項８】
請求項１〜７のうちのいずれか記載の回路において、
複数の第１の最終増幅段の各々は、それぞれ、
増幅器制御ノードに応答するソースフォロワ素子と、
第１のイネーブル信号に応答するスイッチ素子と、を備え、
前記ソースフォロワ素子および前記スイッチ素子は、関連付けられた電圧供給ノードと増幅器出力ノードとの間で直列に結合され、
複数の第２の最終増幅段の各々は、それぞれ、
増幅器制御ノードに応答する共通ゲート素子と、
第２のイネーブル信号に応答するスイッチ素子と、を備え、
前記共通ゲート素子および前記スイッチ素子は、関連付けられた電圧供給ノードと増幅器出力ノードとの間で直列に結合される回路。
【請求項９】
請求項１〜７のうちのいずれか記載の回路において、
複数の第１および第２の最終増幅段の各々は、それぞれ、
増幅器制御ノードに結合された制御端末を有し、増幅器出力ノードに結合された第１の電流処理端末を有し、第１の内部ノードに結合された第２の電流処理端末を有する第１のトランジスタと、
関連付けられたイネーブル信号ノードに結合された制御端末を有し、第１の内部ノードに結合された第１の電流処理端末を有し、関連付けられた電圧供給ノードに結合された第２の電流処理端末を有する第２のトランジスタと、を備え、
複数の第１の最終増幅段の第１および第２のトランジスタのうちの１つは、複数の第２の最終増幅段の対応する第１または第２のトランジスタの導電型とは反対の導電型を備え、
複数の第１の最終増幅段と関連付けられた電圧供給ノードは、複数の第２の最終増幅段と関連付けられた電圧供給ノードと同一である回路。
【請求項１０】
方法であって、
第１の操作モードにおいて、各々が増幅器制御ノードに応答し、かつ増幅器出力ノードを駆動するために結合された、第１の回路構成を有する複数の第１の空間分布最終増幅段をイネーブルするステップと、
第２の操作モードにおいて、各々が増幅器制御ノードに応答し、かつ増幅器出力ノードを駆動するために結合された、第１の回路構成とは異なる第２の回路構成を有する複数の第２の空間分布最終増幅段をイネーブルするステップと、
第１の操作モードにおいて増幅器制御ノードを増幅器出力ノード上に第１の電圧を生成するための適切な電圧に駆動し、第２の操作モードにおいて増幅器制御ノードを増幅器出力ノード上に第２の電圧を生成するための適切な電圧に駆動するステップと、
を含む方法。
【請求項１１】
請求項１０記載の方法において、
第１の操作モードにおいて、増幅器出力ノードに応答して増幅器制御ノード上に第１の信号を生成するために、第１の前置増幅器回路をイネーブルするステップと、
第２の操作モードにおいて、増幅器出力ノードに応答して増幅器制御ノード上に第２の信号を生成するために、第２の前置増幅器回路をイネーブルするステップと、
をさらに含む方法。
【請求項１２】
請求項１１記載の方法において、
複数の第１および第２の最終増幅段は、アレイ線を有するメモリアレイにわたって空間分布され、前記方法は、
第１の操作モードにおいて増幅器出力ノードをメモリアレイ内のあるアレイ線に結合して第１の電圧をアレイ線上に供給し、第２の操作モードにおいて増幅器出力ノードをメモリアレイ内のあるアレイ線に結合して第２の電圧をアレイ線上に供給するステップをさらに含む方法。
【請求項１３】
請求項１２記載の方法において、
第２のメモリアレイのための第１の操作モードにおいて、各々が第１の回路構成を有し、第２の増幅器制御ノードに応答し、かつ第２の増幅器出力ノードを駆動するために結合された、第２のメモリアレイにわたって分布された複数の第３の空間分布最終増幅段をイネーブルするステップと、
第２のメモリアレイのための第２の操作モードにおいて、各々が第２の回路構成を有し、第２の増幅器制御ノードに応答し、かつ第２の増幅器出力ノードを駆動するために結合された、第２のメモリアレイにわたって分布された複数の第４の空間分布最終増幅段をイネーブルするステップと、
第２のメモリアレイのための第１の操作モードにおいて第２の増幅器制御ノードを第２の増幅器出力ノード上に第１の電圧を生成するための適切な電圧に駆動し、第２のメモリアレイのための第２の操作モードにおいて第２の増幅器制御ノードを第２の増幅器出力ノード上に第２の電圧を生成するための適切な電圧に駆動するステップと、
第２のメモリアレイのための第１の操作モードにおいて第２の増幅器出力ノードを第２のメモリアレイ内のあるアレイ線に結合して第１の電圧をアレイ線上に供給し、第２のメモリアレイのための第２の操作モードにおいて第２の増幅器出力ノードを第２のメモリアレイ内のあるアレイ線に結合して第２の電圧をアレイ線上に供給するステップと、
第１および第２の操作モードのうちの一方のための第１のメモリアレイをイネーブルし、第１および第２の操作モードの他方のための第２のメモリアレイを同時にイネーブルするステップと、
をさらに含む方法。
【請求項１４】
請求項１３記載の方法において、
第１の前置増幅器回路の第１の入力を第１および第２の増幅器出力ノードのうちの一方に結合し、第１の前置増幅器回路の出力を第１および第２の増幅器制御ノードのうちの一方に結合し、第１の操作モードのための第１の信号を増幅器制御ノード上に生成するステップと、
第２の前置増幅器回路の第１の入力を第１および第２の増幅器出力ノードの他方に結合し、第２の前置増幅器回路の出力を第１および第２の増幅器制御ノードの他方に結合し、第２の操作モードのための第２の信号を増幅器制御ノード上に生成するステップと、
をさらに含む方法。
【請求項１５】
請求項１２〜１４のうちのいずれか記載の方法において、
メモリアレイは、基板上に形成された３次元メモリアレイを含み、
複数の第１および第２の最終増幅段は、メモリアレイの下に配置される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関し、特に、分布並行増幅段を有する増幅回路に関する。
【背景技術】
【０００２】
増幅回路は、１つのみのトランジスタの代わりに、多数の並行トランジスタで実装された増幅段を含むことがある。例えば、精密差動増幅回路は、第１の増幅段にトランジスタの差動対を含み得る。この差動対を形成する２つのトランジスタの各々は、並行に接続された多数（例えば、４、８または１６）の個別のトランジスタとして実際に実装され得る。しかし、第１の差動対トランジスタおよび第２の差動対トランジスタの両方の個別のトランジスタは、二次元アレイ内で互いに空間的に混合される。この方法では、半導体素子にわたって要因の勾配に起因するトランジスタ特性の差が、相殺するとともに、差動増幅器のより低いオフセット電圧をもたらす傾向がある。そのような勾配として、ドーピング密度、温度、電界または磁界、可動性、しきい値電圧などのばらつきが挙げられ得る。点在した物理的配列が、増幅器のオフセットに対するそのような勾配の影響を低減する（またはさらに相殺する）ことで有用であるとしても、増幅回路内のそのような多数の素子は、通常、高密度局部領域内に実装されて、領域にわたる勾配によって引き起こされる任意の要因の差の大きさを最小化する。
【０００３】
他の増幅器では、そのような多数の並行段は、回路の大きな領域にわたって空間分布され得る。例えば、増幅器は、集積回路の大領域を横断する出力ノードに高電流を供給するように構成され得るが、そのような出力電流は、出力ノードに沿った任意の位置で局部的に持ち込まれ得る。そのような場合、広い領域にわたって最終増幅段（またはドライバ段）を分布することによって、実出力電流負荷により近接して多くの最終段が設置される。これにより、配線抵抗に対する出力ノード感度、ノイズカップリングおよび他の影響を低減することができる。
【０００４】
図１を参照すると、増幅回路１００が、メモリアレイ１０４の全体にわたって分布された増幅器出力ノード１０２上に出力信号を生成する。２つの増幅器が示され、一方が図の下にあり、他方が図の上にある。第１の増幅器は、複数の空間分布出力ドライバＮＭＯＳトランジスタ１１６、１１７、１１８を含み、各々は、電源ノード（例えば、本願明細書ではＶＤＤノードとして示されている）に結合されたドレイン端子と、ＣＴＲＬ＿Ａ制御ノード１１４に結合されたゲート端子と、増幅器出力ノード１０２に結合されたソース端子と、を含む。この増幅器が、ノード１１２上を伝達されるＥＮＡＢＬＥ＿Ａ信号（つまり、「イネーブル１１２」信号とも称される）によってイネーブルされる場合、増幅器出力ノード１０２は、ノード１１３上を伝達される参照電圧ＶＲＥＦ＿Ａと比較され、したがって、ＣＴＲＬ＿Ａ信号１１４が生成される。分布ＮＭＯＳドライバトランジスタ１１６、１１７、１１８は、増幅器出力ノード１０２の電圧がＣＴＲＬ＿Ａ電圧より低いソースフォロワ構成である。
【０００５】
第２の増幅器は、複数の空間分布出力ドライバＰＭＯＳトランジスタ１２６、１２７、１２８を含み、各々は、電源ノードに結合されたドレイン端子と、ＣＴＲＬ＿Ｂ制御ノード１２４に結合されたゲート端子と、増幅器出力ノード１０２に結合されたソース端子と、を含む。この増幅器が、ノード１２２上を伝達されるＥＮＡＢＬＥ＿Ｂ信号（つまり、「イネーブル１２２」信号とも称される）によってイネーブルされる場合、増幅器出力ノード１０２は、ノード１２３上を伝達される参照電圧ＶＲＥＦ＿Ｂと比較され、したがって、ノード１２４上を伝達されるＣＴＲＬ＿Ｂ信号が生成される。分布ＰＭＯＳドライバトランジスタ１２６、１２７、１２８は、増幅器出力ノード１０２電圧がＣＴＲＬ＿Ｂ電圧より高い共通ゲート増幅構成である。
【０００６】
多くの集積回路は、特に、高温操作がそのような配線層の堆積後に必要ならば、相互接続配線のためにタングステンメタライゼーションを利用する。そのようなタングステン相互接続線は、アルミニウムまたは銅がドープされたアルミニウム（例えば、０．０４オーム／□）よりはるかに高い抵抗（例えば、１．３オーム／□）を有する。ある３Ｄメモリアーキテクチャは、多数のメモリ面の各々上にメモリセルを形成するのに必要な高温に起因して、メモリアレイの下に出力分布のためのタングステンを使用することを必要とし得る。さらに、ダイオードベースのメモリアレイが、選択されたアレイブロックにおける未選択ワード線電圧および未選択ビット線電圧を制御することを必要とし得る。未選択ダイオードの逆電流により、実質的な電流が、未選択ワード線および未選択ビット線の電圧を制御しながら未選択メモリセルを流れ得る。この電流は、非常に小さな領域に集中する可能性があるが、電流フローの特定の領域が、アレイ内のいかなる場所にも（つまり、広範囲の領域にわたって）生じる可能性がある。
【０００７】
分布ドライバ（つまり、より一般に「最終増幅段」）を有する増幅器を使用することは、電流負荷の位置（つまり選択されたアレイブロックの位置）から多少独立して非常に低い出力抵抗をもたらすことができるので、これらの問題を軽減する。異なる電圧レベルが読み出しまたは書き込みに必要ならば、２つの異なる増幅器が、同じ出力ノードを共有して利用され得るが、各々は、アレイの全体にわたって分布された多数のドライバを有する（つまり、前述した例の場合、一方は読み出し用であり、もう一方は書き込み用である）。そのような各増幅器は、感知制御ノードをそのドライバのグループを駆動するために必要とする。メモリアレイがより高密度になるとともに、各制御ノードをルートすることはより困難になる。これは、ルートする自由が制限される３次元メモリアレイにおいて特に当てはまることである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７，０５４，２１９号
【特許文献２】米国特許第６，８５６，５７２号
【特許文献３】米国特許第６，８５９，４１０号
【特許文献４】米国特許第７，１４２，４７１号
【特許文献５】米国特許第６，８７９，５０５号
【特許文献６】米国特許第７，２７２，０５２号
【特許文献７】米国特許第７，２８６，４３９号
【特許文献８】米国特許第６，０３４，８８２号
【特許文献９】米国特許第６，４２０，２１５号
【特許文献１０】米国特許第６，５２５，９５３号
【特許文献１１】米国特許第６，９５２，０４３号
【特許文献１２】米国特許第６，５４５，８９８号
【特許文献１３】米国特許第６，８９１，７４８号
【特許文献１４】米国特許第６，９５２，０３０号
【特許文献１５】米国公開特許出願第２００７−００９０４２５号
【特許文献１６】米国公開特許出願第２００７−０２３６９８１号
【特許文献１７】米国公開特許出願第２００５−０１５８９５０号
【特許文献１８】米国公開特許出願第２００７−００７２３６０号
【特許文献１９】米国公開特許出願第２００６−０２５０８３６号
【特許文献２０】米国公開特許出願第２００６−０２５０８３７号
【非特許文献】
【０００９】
【非特許文献１】Pirovanoet al., "Electronic Switching in Phase-Change Memories, " IEEE Transactions on Electronic Devices, Vol. 51, No. 3, March 2003
【非特許文献２】Baeket al., "Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application," IEEE International Electron Devices Meeting, 2005
【非特許文献３】Baek et al., "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses," IEEE International Electron Devices Meeting, 2004
【非特許文献４】Hwang et al., "Writing Current Reduction for High-Density Phase-Change RAM", IEEE International Electron Devices Meeting, 2003
【発明の概要】
【００１０】
一般に、各々が複数の空間分布最終増幅段を備える２つの増幅回路は、異なる増幅構成のための増幅器の最終段の同じ制御ノードを共有し得る。増幅回路の各々は他方がディスエーブルされる時に一般にイネーブルされ、かつ両方の増幅回路が同じ増幅器出力ノードを共有し得る。そのようなものとして、１つのクリティカルアナログノードのみが、メモリアレイなどの集積回路の領域の全体にわたってルートされなければならない。
【００１１】
メモリアレイで適用される本発明のある実施形態において、メモリセルの一方のグループは書き込みのためにイネーブルされ、他方のグループは読み出しのためにイネーブルされ、それによって、記録時再生アーキテクチャを提供する。例えば、第１のメモリブロック、メモリアレイ、メモリコアまたはメモリセルの第１の物理的グループ化（本願明細書では一般的にメモリアレイと称する）は書き込みのためにイネーブルされ、対応する書き込み増幅器はイネーブルされてメモリセルの第１の物理的グループ化のために共通増幅器出力線上に書き込み電圧を供給する一方で、メモリセルの第２の物理的グループ化は読み出しのためにイネーブルされ、対応する読み出し増幅器はイネーブルされてメモリセルの第２の物理的グループ化のために共通増幅器出力線上に読み出し電圧を供給し得る。メモリセルの第１および第２の物理的グループ化の各々内で、対応する増幅器は、共通の感知制御ノードを共有し得る。
【００１２】
１つの態様では、本発明は、例示的な実施形態において、増幅器制御ノードおよび増幅器出力ノードを含む回路を提供する。例示的な回路は、さらに、複数の第１の空間分布最終増幅段を備え、各々が増幅器制御ノードに結合されたそれぞれの入力を有し、増幅器出力ノードに結合されたそれぞれの出力を有し、かつ第１の回路構成を備える。例示的な回路は、さらに、複数の第２の空間分布最終増幅段を備え、各々が増幅器制御ノードに結合されたそれぞれの入力を有し、増幅器出力ノードに結合されたそれぞれの出力を有し、かつ、第１の回路構成と異なる第２の回路構成を備える。
【００１３】
他の態様では、本発明は、例示的な実施形態において、第１の操作モードにおいて、各々が増幅器制御ノードに応答し、かつ増幅器出力ノードを駆動するために結合された、第１の回路構成を有する複数の第１の空間分布最終増幅段をイネーブルするステップを含む方法を提供する。例示的な方法は、さらに、第２の操作モードにおいて、各々が増幅器制御ノードに応答し、かつ増幅器出力ノードを駆動するために結合された、第１の回路構成と異なる第２の回路構成を有する複数の第２の空間分布最終増幅段をイネーブルするステップを含む。例示的な方法は、さらに、第１の操作モードにおいて増幅器制御ノードを増幅器出力ノード上に第１の電圧を生成するのに適切な電圧に駆動し、第２の操作モードにおいて増幅器制御ノードを増幅器出力ノード上に第２の電圧を生成するのに適切な電圧に駆動するステップを含む。
【００１４】
いくつかの態様における本発明は、メモリアレイを有する集積回路を含む集積回路内の実装、そのような回路を操作するための方法、そのような回路を組み込むシステム、およびそのような回路のコンピュータ読み取り可能なメディアエンコーディングに特に適切であり、そのすべてが本願明細書により詳細に記載され、添付の特許請求の範囲でも説明されている。種々の様々なそのような集積回路は、基板上に形成された３次元メモリアレイを有するものを含めて、特に考慮される。
【００１５】
本発明は、ある抵抗受動素子メモリセルを組み込むものなどのある消去可能なメモリアレイ技術と共に使用された場合、特に有用である。そのようなセルは、プログラムし、消去する場合、高い漏洩電流を有する傾向があり、したがって、メモリアレイ、特に、３次元メモリアレイは、必要とされるプログラム電圧および消去電圧で、大きな空間的に局在した電流を必要とする。
【００１６】
前述した説明は概要であって、したがって必要に応じて詳細の単純化、一般化、および省略を包含する。したがって、当業者は、前述した概要が単に例示的であること、および本発明をいかなる方法でも限定するようには意図されていないことを認識すべきである。さらに、本願明細書に記載されている発明の態様は、単独でまたは組み合わせて使用されることが考慮される。本発明の他の態様、発明の特徴および利点は、もっぱら特許請求の範囲によって規定され、以下に記載される詳細な説明から明らかになり得る。
【００１７】
添付の図面を参照することによって、本発明はよりよく理解され、その多くの目的、特徴および利点が当業者に明らかになる。
異なる図面における同じ参照記号の使用は、同様または同一の事項を示す。
【図面の簡単な説明】
【００１８】
【図１】先行技術の増幅回路の回路図である。
【図２】本発明のある実施形態による増幅回路の回路図である。
【図３】本発明のある実施形態による他の増幅回路の回路図である。
【図４】本発明のある実施形態による増幅回路のブロック図である。
【図５】本発明のある実施形態によるメモリアレイ全体にわたって配置された空間分布最終増幅段を有する増幅回路のブロック図である。
【図６】本発明のある実施形態による他の増幅回路のブロック図である。
【図７】本発明のある実施形態で有用なメモリアレイのブロック図である。
【図８】本発明のある実施形態で有用な３次元メモリアレイを含む例示的な集積回路を表すブロック図である。
【発明を実施するための形態】
【００１９】
以下、図２を参照すると、増幅回路１５０が、メモリアレイ１５４の全体にわたって分布された共有増幅器出力ノード１５２上に出力信号を生成する。２つの増幅器が示され、各々が分布最終増幅段のそれ自身のセットを有するが、両方の増幅器は、同じ増幅器出力ノード１５２を共有する。第１の増幅器は、それぞれの複数の空間分布最終増幅段１８６、１８７、１８８を含み、各々がイネーブル信号に応答するスイッチ素子（例えば、ＰＭＯＳトランジスタ１６６）と直列にソースフォロワ出力ドライバトランジスタ（例えば、ＮＭＯＳトランジスタ１１６）とを含む。ソースフォロワトランジスタ１１６、１１７、１１８の各々は、制御ノード１６２に結合されたそのゲート端子、増幅器出力ノード１５２に結合されたそのソース端子を有する。この増幅器がイネーブルされる場合、ノード１６４上を伝達される／ＥＮ＿Ａイネーブル信号（つまり、Ｅｎａｂｌｅ  Ａ「ｂａｒ」またはｃｏｍｐｌｅｍｅｎｔ）は活性であり（例えば、この場合ローであり）、ＰＭＯＳスイッチ素子１６６、１６７，１６８の各々をオンに転換し、それによって、最終増幅段１８６、１８７、１８８の各々をイネーブルする。さらに、ノード１１２上を伝達されるＥＮ＿Ａ信号は活性であり、差動増幅回路１１０（本願明細書では「前置増幅器」回路または「コンパレータ」回路と称することもある）をイネーブルする。増幅器出力ノード１５２は、ノード１１３上をマルチプレクサ１５８を介して増幅器入力ノード１６０上に伝達される参照電圧ＶＲＥＦ＿Ａと比較され、したがって、ノード１６２上を伝達される共有制御ノード信号が生成される。分布ＮＭＯＳドライバトランジスタ１１６、１１７、１１８は、増幅器出力ノード１５２の電圧が制御ノード１６２の電圧より低いソースフォロワ構成である（イネーブルされた場合）。
【００２０】
第２の増幅器は、それぞれの複数の空間分布最終増幅段１９６、１９７、１９８を含み、各々がイネーブル信号に応答するスイッチ素子（例えば、ＰＭＯＳトランジスタ１７６）と直列に共通ゲート出力ドライバトランジスタ（例えば、ＰＭＯＳトランジスタ１２６）とを含む。共通ゲートトランジスタ１２６、１２７、１２８の各々は、共有制御ノード１６２に結合されたそのゲート端子と、増幅器出力ノード１５２に結合されたそのドレイン端子とを含む。この増幅器がイネーブルされる場合、ノード１７４上を伝達される／ＥＮ＿Ｂイネーブル信号は活性であり（例えば、この場合ローであり）、スイッチ素子１７６、１７７、１７８の各々をオンに転換し、それによって、最終増幅段１９６、１９７、１９８の各々をイネーブルする。さらに、ノード１２２上を伝達されるＥＮ＿Ｂ信号は活性であり、差動増幅回路１２０をイネーブルする。増幅器出力ノード１５２は、ノード１２３上をマルチプレクサ１５８を介して増幅器入力ノード１６０上に伝達される参照電圧ＶＲＥＦ＿Ｂと比較され、したがって、共有制御ノード１６２の信号（例えば、電圧）が生成される。分布ＰＭＯＳドライバトランジスタ１２６、１２７、１２８は、出力ノード１５２の電圧が制御ノード１６２の電圧より高い共通ゲート構成である（イネーブルされた場合）。
【００２１】
この実施形態では、「Ａ」増幅器のための最終増幅段１８６、１８７、１８８は、ノード１８０上を伝達される電源電圧ＳＵＰＰＬＹ  Ａに結合される一方で、「Ｂ」増幅器のための最終増幅段１９６、１９７、１９８は、ノード１８２上を伝達される別個の電源電圧ＳＵＰＰＬＹ  Ｂに結合されている。他の実施形態では、以下に記載される実施形態に示すように、２つ（または２つ以上）の増幅器のための最終増幅段は、同じ電源ノードに結合されていてもよい。
【００２２】
この実施形態では、２つの参照電圧ＶＲＥＦ＿ＡおよびＶＲＥＦ＿Ｂのうちの１つは、マルチプレクサ１５８によって選択され、両方の増幅器のための共通入力ノードに伝達される。他の実施形態では、各参照電圧は、その対応する増幅器に直接結合されていてもよい。さらに他の実施形態では、単一参照発生器回路（図示せず）が、ノード１６０などの共通増幅器入力ノードに結合された単一ＶＲＥＦ出力を有していてもよく、ＶＲＥＦ出力の電圧は、２つの増幅器のどちらがイネーブルされるかに応じて変化される（例えば、図４に示すように）。
【００２３】
例示的な使用法では、ソースフォロワ最終段を有するＡ増幅器が読み出しモードの間に使用されて、メモリアレイ内のあるアレイ線に出力ノード１５２上の適切な電圧を供給し得る。例えば、そのような読み出しモード電圧は、メモリアレイ内の１つ以上のメモリブロック内の未選択ワード線に伝達され得る。共通ゲート最終段を有するＢ増幅器は、書き込みモードの間に使用されて、メモリアレイ内のあるアレイ線に出力ノード１５２上の適切な電圧を供給し得る。例えば、そのような書き込みモード電圧が、メモリアレイ内の１つ以上のメモリブロック内の未選択ワード線に伝達され得る。共通ゲート構成は、そのような制御された書き込みモード電圧がソースフォロワ構成を使用する場合より高くなることを可能とするが、ソースフォロワ構成は、そのような読み出しモード電圧が、より大きな安定性およびより良好な一時応答で生成されることを可能にする。
【００２４】
両方の増幅器のための最終段は、メモリアレイ全体にわたって分布されている（図には３つのそのような最終段のみが示されている）。両方の増幅器は、制御ノード１６２を共有し、それは感知アナログノードであり、したがって、単一のアナログノードのみがメモリアレイ全体にわたって分布されている。１つの増幅器と他の増幅器との間の切り替えは、１セットの最終増幅段をイネーブルし（例えば、１セットの段によって導電性パスをイネーブルし）、増幅器のための電気回路の残り（例えば、差動増幅回路１１０または１２０）をイネーブルすることによってなされる。
【００２５】
複数の最終増幅段の各々は、共通制御ノードに結合された入力と、増幅器出力ノードに結合された出力とを有するとして見られ得る。例えば、トランジスタ１１６のゲート端子は、最終増幅段１８６の入力として見られ得る。さらに、複数の最終増幅段の各々は、対応するイネーブル信号に結合されたイネーブル入力を有するとして見られ得る。例えば、トランジスタ１６６のゲート端子は、最終増幅段１８６のイネーブル入力として見られ、それは／ＥＮ＿Ａ信号に結合されている。他の構成において、最終段入力端子およびイネーブル入力端子は、トランジスタのゲート端子以外であってもよい。
【００２６】
図３を参照すると、増幅回路２００が示され、読み出しのためにイネーブルされる１つのメモリアレイに読み出しモード電圧を供給し、同時に、書き込みのためにイネーブルされる他のメモリアレイに書き込みモード電圧を供給する。すでに述べたように、所定のメモリアレイ内で、共通制御ノードは、そのメモリアレイ内の読み出し増幅器および書き込み増幅器によって共有され、メモリアレイ外のいくつかの論理スイッチの状態を変更することによって、所定のアレイのための増幅器出力ノード上に生成された電圧は、読み出しモードレベルまたは書き込みモードレベルにされ得る。
【００２７】
メモリコアのうちの１つ（つまり、メモリアレイ０）は、１５４と示され、図３では、両方の増幅器のための分布最終増幅段が、同じ電源ノード２０２を共有するとして示されているという点を除いて、図２に示されるものに一般に一致する。さらに、ソースフォロワ最終増幅段は、ノード２５２上を伝達される／ＥＮ＿ＲＤ＿０イネーブル信号によってイネーブルされ、共通ゲート最終増幅段は、ノード２５４上を伝達される／ＥＮ＿ＷＲ＿０イネーブル信号によってイネーブルされる。共通制御ノードは２５６と示され、共通増幅器出力ノードは２５８と示される。
【００２８】
第２のメモリコア（つまり、メモリアレイ１）は、２０４と示され、その構造は、メモリコア１５４と同一である。このアレイでは、ソースフォロワ最終増幅段は、ノード２５３上を伝達されるＥＮ  ＲＤ  １＃信号によってイネーブルされ、共通ゲート最終増幅段は、ノード２５５上を伝達されるＥＮ  ＷＲ  １＃信号によってイネーブルされる。共通制御ノードは２５７と示され、共通増幅器出力ノードは２５９と示される。
【００２９】
単一の書き込み増幅器コンパレータ２３０（つまり、差動増幅器）が使用されて、書き込みのためにイネーブルされるメモリアレイのための共通制御ノード上に適切なレベルを供給する。例えば、メモリアレイ１５４が書き込みのためにイネーブルされるならば、増幅器出力ノード２５８は、コンパレータ２３０の非反転入力ノード２３５にスイッチ２３４を介して結合され、非反転入力ノード２３５の出力は、共通制御ノード２５６にスイッチ２３８を介して結合される。スイッチ２３２および２４０は、オフのままである。したがって、ノード２３１上を伝達される書き込み参照電圧ＶＲＥＦ＿ＷＲは、増幅器出力ノード２５８に対して比較され、したがって、共通制御ノード２５６上に電圧が生成される。
【００３０】
または、メモリアレイ２０４が書き込みのためにイネーブルされるならば、増幅器出力ノード２５９は、コンパレータ２３０の非反転入力ノード２３５にスイッチ２３２を介して結合され、非反転入力ノード２３５の出力は、共通制御ノード２５７にスイッチ２４８を介して結合される。スイッチ２３４および２３８は、オフのままである。したがって、ノード２３１上を伝達される書き込み参照電圧ＶＲＥＦ＿ＷＲは、増幅器出力ノード２５９に対して比較され、したがって、共通制御ノード２５７上に電圧が生成される。
【００３１】
同様な方法で、単一の読み出し増幅器コンパレータ２４０が使用されて、読み出しのためにイネーブルされるメモリアレイのための共通制御ノード上に適切なレベルを供給する。例えば、メモリアレイ１５４が読み出しのためにイネーブルされるならば、増幅器出力ノード２５８は、コンパレータ２４０の反転入力ノード２４５にスイッチ２４２を介して結合され、反転入力ノード２４５の出力は、共通制御ノード２５６にスイッチ２４０を介して結合される。スイッチ２４４および２５０は、オフのままである。したがって、ノード２４１上を伝達される読み出し参照電圧ＶＲＥＦ＿ＲＤは、増幅器出力ノード２５８に対して比較され、したがって、共通制御ノード２５６上に電圧が生成される。
【００３２】
または、メモリアレイ２０４が読み出しのためにイネーブルされるならば、増幅器出力ノード２５９は、コンパレータ２４０の反転入力ノード２４５にスイッチ２４４を介して結合され、反転入力ノード２４５の出力は、共通制御ノード２５７にスイッチ２５０を介して結合される。スイッチ２４２および２４８は、オフのままである。したがって、ノード２４１上を伝達される読み出し参照電圧ＶＲＥＦ＿ＲＤは、増幅器出力ノード２５９に対して比較され、したがって、共通制御ノード２５７上に電圧が生成される。
【００３３】
書き込みコンパレータ２３０は、ノード２３３上を伝達されるＥＮ＿ＷＲ信号によってイネーブルされ、読み出しコンパレータ２４０は、ノード２４３上を伝達されるＥＮ＿ＲＤ信号によってイネーブルされる。４つの制御信号ＥＮ＿ＲＤ＿０、ＥＮ＿ＲＤ＿１、ＥＮ＿ＷＲ＿０、およびＥＮ＿ＷＲ＿１が使用されて、各操作モードのための読み出しおよび書き込みコンパレータの入出力を結合する様々なスイッチを制御する。そのようなスイッチは、フルＣＭＯＳ移送ゲート（相補的イネーブル信号を使用する）、部分的移送ゲートなどを含めて、様々な方法で実装されてもよい。
【００３４】
各メモリアレイ内の分布最終増幅段は、単一メモリアレイのために実装された類似回路と同一であり得ることを認識するべきである。これは、実際のメモリコア（つまり、アレイ）およびその中の分布増幅段に対する最小の変更またはさらなる複雑性で実装され得る「デュアルコア」アーキテクチャを提供する。さらに、１つのアレイ内のＶＯＵＴ電圧は、単一アレイの場合と同じである。これは、読み出し電圧および書き込み電圧の両方が両方のコアに同時に分布されるものなどの他のデュアルコアパワースキームにおける改良である。さらに、この実施形態は、単一の読み出し増幅器（例えば、コンパレータ２４０）および単一の書き込み増幅器（例えば、コンパレータ２３０）のみを使用して、他のメモリコアを書き込みながら１つのメモリコアを読み出すことを提供する。これも、各コアにつき２つの増幅器（読み出し＋書き込み）、合計４つの増幅器があり得る他の考えられるデュアルコアパワースキームにおける改良である。
他の実施形態では、両方のコアを同時に読み出すことができるように、２つ以上の読み出し増幅器が設けられてもよい。同様に、両方のコアを同時に書き込むことができるように、２つ以上の書き込み増幅器が設けられてもよい。
【００３５】
ここで図４を参照すると、増幅回路３００が示され、本発明のある実施形態の一般化として見られ得る。この増幅回路３００は、メモリアレイ３０１全体にわたって分布され得る共有された増幅器出力ノード３０６上に出力信号を生成する。分布最終増幅段の２つのグループが示されている。第１のグループは、空間分布最終増幅段３２１、３２３、および３２５を含み、各々がノード３１１上を伝達されるＥＮＡＢＬＥ＿Ａ信号に応答する。第２のグループは、空間分布最終増幅段３２０、３２２、および３２４を含み、各々がノード３１２上を伝達されるＥＮＡＢＬＥ＿Ｂ信号に応答する。第１のグループの最終増幅段は、第２のグループの最終増幅段に対して構成が異なる。
【００３６】
この実施形態では、参照電圧発生器３０２が、ＥＮＡＢＬＥ＿Ａ信号またはＥＮＡＢ
ＬＥ＿Ｂ信号のいずれかによってイネーブルされて、増幅器入力ノードに結合されたノード３０３上に単一ＶＲＥＦ出力を生成する。ＶＲＥＦ出力の電圧の大きさは、２つの増幅器モードのどちらがイネーブルされるかに依存する。フィードバック回路３０４は、ＥＮＡＢＬＥ＿Ａ信号またはＥＮＡＢＬＥ＿Ｂ信号のいずれかによってイネーブルされる場合、参照電圧ＶＲＥＦに対して増幅器出力ノード３０６の電圧を比較し、したがって、増幅器出力ノード３０６の電圧を、ＶＲＥＦ３０３の電圧を一致させるように駆動するのに十分な共有された制御ノード３０５の電圧を生成する。そのようなフィードバック回路は、１つ以上の差動増幅器、コンパレータ、前置増幅器、スイッチ、および／または制御ノードが増幅器出力ノード電圧および参照電圧に応答して駆動されるようにする他の要素を含んでいてもよい。「Ａ」増幅器のための分布最終増幅段３２１、３２３、３２５、および「Ｂ」増幅器のための分布最終増幅段３２０、３２２、３２４は、１つ以上の他の信号ノード３１０（例えば、電源電圧、バイアス電圧など）に結合されている。
【００３７】
ここで図５を参照すると、増幅回路３５０が示され、半導体基板上に形成されたアレイなどの３次元（３Ｄ）メモリアレイの下に配置された空間分布最終増幅段（例えば、段３５８）を含む。フィードバック回路３５４が設けられ、増幅器出力ノード３５６の電圧を参照電圧ＶＲＥＦと比較し、制御ノード３５５を適切に駆動する。さらに、空間分布最終増幅段の単一のグループが表され、それらは、すべて図に示されていない１つ以上の制御信号によって同時にイネーブルまたはディスエーブルされる。既に述べたように、最終増幅段の各々は、メモリアレイ全体にわたって分布された共有された増幅器出力ノード３５６に結合され、図５では、３つのメモリアレイブロック３６０、３６２、および３６４を含むように描かれている。ある実施形態では、メモリアレイは、（例えば、半導体基板上に形成された）３次元メモリアレイであり、空間分布最終増幅段は、（例えば、半導体基板内に一般に形成された）メモリアレイの下に配置されている。
【００３８】
ここで図６を参照すると、増幅回路４００が示され、分布最終増幅段の３つ以上のグループを利用する。この増幅回路４００は、集積回路の全体にわたってまたはその一部に分布された共有された増幅器出力ノード４０６上に出力信号を生成する。分布最終増幅段４０１の多数のグループ（例えば、３、４、または「ｎ」グループまで）が示されている。第１のグループは、空間分布最終増幅段４２０・・・４２４を含み、各々がノード４１１上を伝達されるＥＮＡＢＬＥ＿１信号に応答する。第２のグループは、空間分布最終増幅段４２１・・・４２５を含み、各々がノード４１２上を伝達されるＥＮＡＢＬＥ＿２信号に応答する。「第ｎの」グループは、空間分布最終増幅段４２２・・・４２６を含み、各々がノード４１３上を伝達されるＥＮＡＢＬＥ＿ｎ信号に応答する。各グループの最終増幅段は、他のグループの最終増幅段とは構成が異なるのが好ましい。さらに、最終増幅段は、ノード４１０上を伝達される、電源ノード、内部生成された電圧供給ノード、バイアス電圧ノード、参照電圧ノードなどの１つ以上の他の増幅器入力に結合されている。
【００３９】
この実施形態では、参照電圧が、フィードバック回路４０４にノード４０３上を伝達される。このフィードバック回路４０４は、様々なイネーブル信号の各々に結合され、所定の増幅構成のためにイネーブルされる場合、参照電圧ＶＲＥＦに対して増幅器出力ノード４０６の電圧を比較し、したがって、ノード４０５上を伝達される共有制御ノード信号を生成する。各個別のイネーブル信号４１１、４１２、４１３は、分布最終増幅段の構成に適切であるとともに、所望の増幅器出力４０６の電圧に適切である制御ノード４０５上に電圧を生成するように、特定の増幅器モードに適切なさらなる参照電圧を生成するステップ、および様々な内部モードをその中の様々な内部回路の入力または出力のいずれかに結合するステップを含めて、フィードバック回路４０４の適切な構成変化に影響し得る。
【００４０】
ここで図７を参照すると、例示的なメモリアレイ６５０が描かれている。この図は、セグメント化されたワード線配列を有する３次元メモリアレイの一部を表す立体図である。各ワード線は、メモリアレイの少なくとも１つ、有利には２つ以上のワード線層上の、１つ以上のワード線セグメントによって形成されている。例えば、第１のワード線が、メモリアレイの１つのワード線層に配置されたワード線セグメント６６０と、他のワード線層に配置されたワード線セグメント６６２によって形成される。ワード線セグメント６６０、６６２は、垂直の接続部６５８によって接続されて、第１のワード線を形成する。垂直の接続部６５８は、また、（例えば、半導体基板内の）他の層に配置されることが好ましいワード線ドライバ素子６３２、６３４に接続パスを与える。グローバル行デコーダ（図示せず）からのグローバル行選択線ＲＳＥＬの出力６０６は、デコードされたソース選択バス線ＸＳＥＬＮ６２６に素子６３４を介してワード線セグメント６６０、６６２を結合するときもあり、他のときには、ワード線セグメント６６０、６６２を、デコードされた逆ソース選択バス線ＸＳＥＬＰ６１６に素子６３２を介して結合する。ワード線セグメント６６１、６６３も示され、垂直の接続部６５９によって接続されて、第２のワード線を形成するとともに、ワード線ドライバ回路６４２、６４４に接続パスを与え、ワード線ドライバ回路６４２、６４４は、第２の行選択ＲＳＥＬ出力６０８に結合されている。
【００４１】
図８は、２つのメモリアレイ７１８、７２０を含む例示的な回路７００のブロック図である。デュアル行デコーダ７０２、７０４は、アレイのための行選択線を生成し、行選択線の各々は、メモリアレイ７１８、７２０にわたって横断する。この実施形態では、ワード線ドライバ回路（図示せず）は、メモリアレイの下に空間分布され、個別のメモリアレイブロック（それらのうちの２つは、７０６、７０８と示されている）の交互の、垂直の接続部（それらのうちの１つは７１０と示されている）によってワード線に接続する。回路７００は、さらに、４つの列デコーダ、ビット線、回路の上、上中間、下中間、下にそれぞれＩ／Ｏ回路ブロック７１２、７１４、７１５、７１６を備える。さらなるアレイが組み込まれてもよい。各メモリアレイブロック内のビット線は、列関連回路のピッチ要件を緩和するためにインターリーブされて２：１であってもよい。例として、ビット線７２２は、上列回路ブロック７１２に関連付けられ（つまり、駆動および感知され）る一方で、ビット線７２４は、上中間列回路ブロック７１４と関連付けられる。
【００４２】
例示的な実施形態では、メモリ回路７００は、４つのメモリ面の各々上に形成された受動素子メモリセルの３次元メモリアレイを含む。そのようなメモリセルは、トリマブル抵抗素子を組み込むことが好ましく、さらに、アンチヒューズを含んでいてもよい。各論理ワード線は、４つのワード線層の各々（各々がそれぞれのメモリ面と関連付けられる）上のワード線セグメントに接続されている。
【００４３】
例示的なメモリ回路７００のアレイ７１８、７２０の各々は、ブロック７０８などの多くのブロックに分割されてもよい。選択されたメモリアレイブロックでは、「Ｎ」個のソース選択バス線ＸＳＥＬＮ（または、逆ソース選択バス線ＸＳＥＬＰ）のうちの１つは、デコードされ、行バイアス回路（図示せず）によって活性バイアス条件に駆動され、残りのＮ−１個のバス線ＸＳＥＬＮ（「バイアス線」とも称する）は、非活性条件（つまり、未選択ワード線に適切な電圧）に駆動される。したがって、単一の選択されたＲＳＥＬ線は、選択されたメモリブロックにおいて１つのワード線を活性に駆動し、選択されたブロックのＮ−１個のワード線を未選択バイアスレベルに駆動するのが好ましい。他の選択されていないメモリブロックでは、ソースおよび逆ソース選択バスの個別のバス線のいずれも、活性に駆動されず、その結果、ワード線は、活性ＲＳＥＬ線によって選択されない。前述した様々な実施形態で表された増幅器出力ノードは、メモリアレイ全体にわたって分布され、そのような行バイアス回路に結合されて、例えば、メモリアレイ内の選択または未選択ワード線上に、または他の実施形態では、メモリアレイ内の他のアレイ線上に適切な電圧を供給し得る。
【００４４】
例示的なメモリアレイ、有用なデコード回路、バイアス条件、読み出しモードおよびプログラムモードを含む操作モードなどが、その全体が本願明細書において参照により援用されている、Christopher J. Pettiらによる米国特許第７，０５４，２１９号（特許文献１）、Roy E. Scheuerleinらによる米国特許第６，８５６，５７２号（特許文献２）、Roy E. Scheuerleinらによる米国特許第６，８５９，４１０号（特許文献３）、Luca G. Fasoliらによる米国特許第７，１４２，４７１号（特許文献４）、Roy E. Scheuerleinらによる米国特許第６，８７９，５０５号（特許文献５）、Roy E. Scheuerleinらによる「Decoding Circuit for Non-Binary Groups of Memory Line Drivers 」という米国公開特許出願第２００６−０２２１７０２号（米国特許第７，２７２，０５２号）（特許文献６）、およびLuca G. Fasoliらによる「Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders 」という米国特許出願公開第２００６−０１４６６３９号（米国特許第７，２８６，４３９号）（特許文献７）にさらに記載されている。
【００４５】
半導体基板上に製作されたモノリシックな３次元メモリアレイ用などの、基板以外の層上にアレイが製作されるあるメモリ技術について、前述したある回路は、メモリアレイの他に領域を必要とするのではなくメモリサブアレイの下に実装されてもよい。半導体基板上に製作され得る例示的なモノリシックな３次元メモリアレイは、Johnson らの米国特許第６，０３４，８８２号（特許文献８）、N. Johan Knallらの米国特許第６，４２０，２１５号（特許文献９）、Johnson らの米国特許第６，５２５，９５３号（特許文献１０）、Vyvodaらの米国特許第６，９５２，０４３号（特許文献１１）、Scheuerlein らの米国特許第６，５４５，８９８号（特許文献１２）に記載され、その全体が本願明細書において参照により援用されている。
【００４６】
本願明細書で用いられているように、３次元メモリアレイを有する集積回路は、２つ以上のモノリシックな集積回路のアセンブリというよりはむしろ、モノリシックな集積回路であると考えられる。本発明の方法および装置は、また、例えば３次元不揮発性フィールドプログラム可能なメモリアレイ（追記型メモリアレイおよび書き換え可能なメモリアレイの両方）などのモノリシックな３次元メモリにおいて有利に使用され得る。さらに、本発明の方法および装置は、また、２次元アレイを含む集積回路、および他の多くの非メモリ集積回路において有利に使用され得る。
【００４７】
多くのタイプのメモリセルを逆バイアスを使用してプログラムすることができる。そのようなセルは、金属酸化物（例えば、遷移金属酸化物）およびダイオードを有する受動素子セルを含む。他の適切なセルとして、ダイオード選択素子によって、低Ｒ状態と高Ｒ状態との間でプログラムされる抵抗材料を有するものが挙げられる。例として、プログラム可能なメタライゼーション接続、ＧＳＴ材料などの相変化抵抗器、有機材料可変抵抗器、複合金属酸化物、炭素ポリマーフィルム、カーボンナノチューブ抵抗器、ドープされたカルコゲナイドガラス、および抵抗を変化させるための移動性原子を含むショットキーバリヤダイオードが挙げられる。選択された抵抗材料は、一度だけプログラム可能な（ＯＴＰ）メモリセルまたは複数回書き込み可能なメモリセルをもたらし得る。さらに、逆バイアスストレスによって変更された導電性を有するポリシリコンダイオードを使用することができる。
【００４８】
有用な２端末メモリセルの説明が、本願明細書において参照により援用されている次の論文、すなわち（ｉ）Pirovanoet al., "Electronic Switching in Phase-Change Memories, " IEEE Transactions on Electronic Devices, Vol. 51, No. 3, March 2003 （非特許文献１）、（ｉｉ）Baeket al., "Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application," IEEE International Electron Devices Meeting, 2005 （非特許文献２）、（ｉｉｉ）Baek et al., "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses," IEEE International Electron Devices Meeting, 2004（非特許文献３）、（ｉｖ）Hwang et al., "Writing Current Reduction for High-Density Phase-Change RAM", IEEE International Electron Devices Meeting, 2003（非特許文献４）に記載されている。さらなる詳細も、本願明細書において参照により援用されているTsuchidaの米国特許第６，８９１，７４８号（特許文献１３）に記載されている。
【００４９】
他の有用なメモリセルは、S. Brad Hernerらの「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献１４）、さらには、２００５年９月２８日に出願されたTanmay Kumarらによる「Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance 」という米国特許出願第１１／２３７，１６７号（米国公開特許出願第２００７−００９０４２５号）（特許文献１５）に記載されている。適切な金属酸化物メモリセルが、２００６年３月３１日に出願されたS. Brad Hernerによる「Multilevel Nonvolatile Memory Cell Comprising a Resistivity-Switching Oxide or Nitride and an Antifuse」という米国特許出願第１１／３９４，９０３号（米国公開特許出願第２００７−０２３６９８１号）（特許文献１６）に示されている。多重抵抗状態をもたらすことができる相変化材料を使用する適切なメモリセルが、Roy E. Scheuerleinらによる「Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase Change Material in Series」という米国公開特許出願第２００５−０１５８９５０号（特許文献１７）に示されている。遷移金属酸化物（例えば、コバルトを有するものを含む）を有する他の例示的なメモリセル、およびステアリング素子自体のポリシリコン材料が切り替え可能な抵抗材料を含む例示的なセルが、２００６年７月３１日に出願されたTanmay Kumar, S. Brad Herner, Roy E. Scheuerlein, Christopher J. Pettiによる「Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance 」という米国特許出願第１１／４９６，９８６号（米国公開特許出願第２００７−００７２３６０号）（特許文献１８）に記載されている。これらの特許および特許出願における開示はそれぞれ、その全体が本願明細書において参照により援用されている。
【００５０】
さらに、２００５年５月９日に出願されたS. Brad Hernerらによる「Rewritable Memory Cell Comprising a Diode and a Resistance Switching Material 」という米国特許出願第１１／１２５，９３９号（米国公開特許出願第２００６−０２５０８３６号）（特許文献１９）には、ニッケル酸化物などの酸化物と直列にダイオードを組み込む有用な書き換え可能なメモリセルが開示され、メモリセルの抵抗は、低抵抗状態から高抵抗状態および高抵抗状態から低抵抗状態に繰り返し切り替え得る。２００６年３月３１日に出願されたS. Brad Hernerらによる「Nonvolatile Memory Cell Comprising a Diode and a Resistance Switching Material」という米国特許出願第１１／３９５，９９５号（米国公開特許出願第２００６−０２５０８３７号）（特許文献２０）には、フォワードバイアスを使用してセットされ、逆バイアスを使用してリセットされるＯＴＰマルチレベルメモリセルが開示されている。これらの特許出願における開示はそれぞれ、その全体が本願明細書において参照により援用されている。
【００５１】
本願明細書で用いられているように、回路の構成は、トポロジと同様にトランジスタ型を考える。例えば、トポロジ的な意味で等しく接続されているが、異なるタイプのトランジスタを使用する２つの回路が、異なる回路構成を有するとして見られる。
本願明細書に記載されているように、ある実施形態が、受動素子メモリアレイを考慮する。いくつかの実施形態では、本願明細書に記載されているように、受動素子メモリアレイは、可変抵抗メモリセルを含む。
【００５２】
前述したある実施形態は、メモリアレイにわたって空間分布された最終増幅段を表すが、そのようなものは、特許請求の範囲において明示的に記載されない限り必ずしも必要ではない。空間分布最終増幅段を有する他の実施形態が、メモリアレイにわたって空間分布される必要はないが、任意の適切な集積回路にわたってまたはその一部に分布されていてもよい。前置増幅器、コンパレータ、差動増幅器などの記述用語の本願明細書での使用は、その入出力電圧の任意の特定のレベルを意味すると推測されるべきではない。
【００５３】
前述したある実施形態は、多くても、空間分布最終増幅段（例えば「Ａ」増幅段または「Ｂ」増幅段のいずれか）の単一グループをイネーブルすると見なされ得る。しかし、そのような段は、必ずしも相互に排他的な方法でイネーブルされない。例えば、分布増幅器段の２つのグループは、１つの操作モードのために同時にイネーブルされることができるが、分布増幅器段の１つのグループだけが第２の操作モードのためにイネーブルされることができる。
【００５４】
本願明細書に記載されているある実施形態は、所定の最終増幅段をイネーブルするためのスイッチ素子を含み、その素子は、そのゲート端子に結合されたイネーブル信号を有する。最終増幅段は、イネーブル信号がそのようなスイッチ素子をオンに転換するために適切な電圧に駆動される場合には、イネーブルされるとして示されている。しかし、他の方法および構成も、最終増幅段をイネーブルするために考慮される。例えば、そのようなスイッチ素子がＰＭＯＳ素子である必要はない。他の例として、制御素子と直列のスイッチ素子を、本願明細書に記載されているものに対して適切に逆にしてもよい。他の例として、切り替えられた電源を、明示的なスイッチ素子が各最終増幅段内に含まれない状態で使用してもよい。
【００５５】
本願明細書で使用されている一般的な用語に関して、回路内の様々な信号およびノードを含む回路の操作について記載する場合、いくつかの表現のうちのいずれかを同様に良好に使用し得ることが当業者に認識されるべきである。任意の種類の信号は、ロジック信号またはより一般的なアナログ信号であれ、回路内のノードの電圧レベル（またはいくつかの回路技術に関しては電流レベル）の物理的形態をとる。ワイヤまたはバス上を伝達される信号について考えることは正しい。例えば、「回路１０の出力が、ＶＤＤに向けてノード１１の電圧を駆動し、したがってノード１１上を伝達される信号ＯＵＴをアサートする」として、特定の回路操作を記載し得る。これは、多少厄介な表現にもかかわらず正確である。したがって、そのような回路操作を、「回路１０はノード１１をハイに駆動する」および「ノード１１は回路１０によってハイにもたらされる」、「回路１０はＯＵＴ信号をハイに引く」および「回路１０はＯＵＴをハイに駆動する」として同様に記載することは当該技術分野において周知である。特に、図の回路図が、対応する回路ブロックおよびノード名と様々な信号名とを明白に関連付けているので、回路操作について記載するためのそのような簡略化した表現は、回路操作の詳細を表現するのにより効率的である。便宜上、ＣＬＫ信号を伝達する他の無名ノードは、ＣＬＫノードと称せられ得る。同様に、「ハイに引く」、「ハイに駆動する」および「充電する」などの表現は、「ローに引く」「ローに駆動する」および「放電する」の表現として別段区別されなければ一般に同意語である。これらのより簡潔な記述的な表現の使用は、開示の明瞭性および教示を向上すると考えられる。これら表現および他の同様の表現の各々は、共通回路操作について説明するために置き替え可能に使用され、微妙な推論が、この説明内で様々な使用法に読まれるべきではないことが当業者によって認識されるべきである。
【００５６】
第１の電流処理端末（または電流搬送端子）と第２の電流処理端末との間の電流のフローを制御する制御端末を有するとして、トランジスタが概念化され得る。制御端末に関する適切な条件は、第１の電流処理端末から／第１の電流処理端末に、および第２の電流処理端末（第１および第２の電流処理端末の代表的な操作電圧用）に／第２の電流処理端末から電流を流す。バイポーラトランジスタでは、第１の電流処理端末はエミッタ、制御端末はベース、第２の電流処理端末はコレクタと考え得る。第１の電流処理端末と第２の電流処理端末との間の電流のフローを制御する制御端末を有するとして、ＭＯＳ型トランジスタが同様に概念化され得る。ドレイン、ゲートおよびソースを有するとして、ＭＯＳ型トランジスタはしばしば検討されるが、ほとんどのそのような素子では、ドレインは、ソースと交換可能である。これは、トランジスタのレイアウトおよび半導体処理が対称的（一般に、バイポーラトランジスタの場合には当てはまらない）であるからである。Ｎ−チャンネルＭＯＳ型トランジスタについて、高電圧で通常存在する電流処理端末は、通例ドレインと呼ばれる。低電圧で通常存在する電流処理端末は、通例ソースと呼ばれる。したがって、ゲート上の十分に高い電圧（ソース電圧に対して）は、ドレインからソースに電流を流す（ドレインおよびソースのそれぞれの電圧が異なる条件で）。エンハンスメントモードＮ−チャネル素子については、（ボディ効果を含む）しきい値電圧より大きい正のゲート−ソース電圧が十分である。Ｎ−チャンネルＭＯＳ素子方程式で称せられるソース電圧は、単に、どちらの電流処理端末が任意の所定の時点で低電圧を有するかに言及する。例えば、双方向ＣＭＯＳ移送ゲートのＮ−チャネル素子の「ソース」は、移送ゲートのどの側が低電圧にあるかに依存する。ほとんどのＮ−チャンネルＭＯＳ型トランジスタのこの対称性を反映すると、制御端末はゲートと考えられ、第１の電流処理端末は「ドレイン／ソース」と称され、第２の電流処理端末は「ソース／ドレイン」と称され得る。そのような記載は、ドレイン電圧とソース電圧との間の極性およびドレインとソースとの間の電流のフローの方向がそのような用語によって意味されないので、Ｐ−チャンネルＭＯＳ型トランジスタに等しく有効である。または、２つが別個ではなく交換可能であるという暗黙の理解で、一方の電流処理端末が任意に「ドレイン」と考えられる一方で、他方は「ソース」と考えられ得る。
【００５７】
電源に関して、回路に電力を供給するために使用される単一の正の電源電圧（例えば、２．５ボルトの電源）が、しばしば「ＶＤＤ」電源と名づけられる。集積回路では、トランジスタおよび他の回路素子は、ＶＤＤ端子またはＶＤＤノードに実際に接続され、次いで、ＶＤＤ電源に操作可能に接続される。「ＶＤＤに結合された」または「ＶＤＤに接続された」などの表現の口語用法は、「ＶＤＤノードに接続された」を意味すると理解され、それは集積回路の使用の間に実際にＶＤＤ電源電圧を受けるように一般に操作可能に接続される。
【００５８】
そのような単一の電源回路のための参照電圧は、しばしば、「ＶＳＳ」と呼ばれる。トランジスタおよび他の回路素子は、ＶＳＳ端子またはＶＳＳノードに実際に接続され、それは集積回路の使用の間にＶＳＳ電源に操作可能に接続される。しばしば、ＶＳＳ端子は、接地参照電位または単に「接地」に接続される。特定のトランジスタまたは回路によって「接地される」ノードについての記載（別段の定義がない限り）は、トランジスタまたは回路によって、「低く引かれる」または「接地に引かれる」ことと同じことを意味する。
本願明細書のブロック図は、ブロックを接続する単一のノードの用語を用いて記載されてもよい。とはいえ、コンテキストによって必要とされる場合、そのような「ノード」が差分信号を伝えるための１対のノードを実際に表し、またはいくつかの関連付けられた信号を運ぶため、またはデジタルワードを形成する複数の信号を運ぶための複数の別個のワイヤ（たとえば、バス）を表し得ることが認識されるべきである。
【００５９】
回路および物理構造が一般に推定される一方で、近代的な半導体設計および製造において、物理構造および回路は、結果としての製造された半導体集積回路におけるのと同様に、続く設計、試験または製造段階で使用するのに適したコンピュータ読み取り可能な記述的な形式で具体化され得ることが十分認識される。したがって、従来の回路または構造に向けられた特許請求の範囲は、その特定の言語と一致して、それが媒体で具体化されるか、または対応する回路および／または構造の製造、試験、もしくは設計変更を可能にする適切な読み出し設備と組み合わされるかにかかわらず、コンピュータ読み取り可能なエンコードおよびその表現上で読み出され得る。本発明は、すべて本願明細書に記載され、添付の特許請求の範囲に規定されているように、回路、関連する方法または動作、そのような回路を製造するための関連する方法、そのような回路および方法のコンピュータ読み取り可能な媒体エンコードを含むように考慮される。本願明細書で用いられているように、コンピュータ読み取り可能な媒体は、少なくともディスク、テープまたは他の磁気的、光学的、半導体（たとえば、フラッシュメモリカード、ＲＯＭ）、または電子的媒体およびネットワーク媒体、ワイヤ線媒体、ワイヤレス媒体もしくは他の通信媒体を含む。回路のエンコードは、回路概略情報、物理的レイアウト情報、挙動シミュレーション情報、および／または回路がそれによって表現されたり通信されたりし得る他のエンコードを含んでいてもよい。
【００６０】
前述した詳細な説明は、本発明の多くの可能な実現例のうちのいくつかのみを記載したものである。このため、この詳細な説明は、限定ではなく例示を意図するものである。本願明細書に開示された実施形態の変形および修正は、本発明の範囲および精神から逸脱することなく本願明細書に述べられた記載に基づいてなされ得る。さらに、前述した実施形態は、さまざまな組み合わせでも、単独でも、同様に用いられるように特に考慮される。本発明の範囲を規定するように意図されるのは、すべての等価物を含む添付の特許請求の範囲のみである。したがって、本願明細書に記載されていない他の実施形態、変形、および改善が本発明の範囲から必ずしも排除されるものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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