(57)【要約】  複数のＤＵＴプローブグループのプローブを、単一テスターチャネルと並列に接続することができる。１つの態様では、テスターチャネルを１つのＤＵＴプローブグループのプローブから他のＤＵＴプローブグループのプローブに効果的に切り換えるために、ディジタルポテンシオメータを使用することができる。他の態様では、抵抗器と並列接続されたスイッチがそのような切換えを達成することができる。さらに他の態様では、内部ＤＵＴ回路をテスターチャネルに効果的に接続し、また分離するために、各ＤＵＴのチップ選択端子を使用することができる。そのように接続された複数のＤＵＴプローブグループは、異なるパターンのＤＵＴを試験するために異なるパターンのＤＵＴプローブグループを作ってテスターチャネルの共用を容易にするために使用することができる。【選択図】  図１０
2010512512.tif 000002
【特許請求の範囲】
【請求項１】
テスターから複数の通信チャネルへの電気的インタフェースと、
被試験電子デバイスに接触するように配置された複数の導電性プローブと、
前記電気的インタフェースと前記プローブのいくつかを電気的に接続する導電経路であって、前記導電経路の第１の導電経路が前記通信チャネルの第１の通信チャネルを２以上の前記プローブの第１のセットに電気的に接続する、導電経路と、
試験信号を前記第１の通信チャネルから少なくとも１つの前記電子デバイスに供給するために、前記プローブの第１のセットの全てのプローブより少ないプローブを選択する手段と、を備えるコンタクタデバイス。
【請求項２】
前記プローブの第１のセットが少なくとも３つのプローブを備え、さらに、
前記選択する手段が、前記試験信号を供給するために、前記プローブの第１のセットの全てのプローブより少ないプローブの任意の組合せを第１のセットとして選ぶように構成されている、請求項１に記載のプローブカードアセンブリ。
【請求項３】
前記選択する手段が、前記電気的インタフェースと前記第１の組のプローブの１つのプローブとの間の前記第１の導電経路に各々配置された複数のポテンシオメータを備える、請求項１に記載のプローブカードアセンブリ。
【請求項４】
前記ポテンシオメータの各々が、前記ポテンシオメータのインピーダンス量を制御する制御入力を備える、請求項３に記載のプローブカードアセンブリ。
【請求項５】
前記制御入力が第１の状態である間、前記ポテンシオメータのインピーダンスは、試験信号が前記ポテンシオメータを通過するのを効果的に妨げるだけ十分に高く、さらに、
前記制御入力が第２の状態である間、前記ポテンシオメータのインピーダンスは、試験信号が前記ポテンシオメータを効果的に通過できるようにするだけ十分に低い、請求項４に記載のコンタクタデバイス。
【請求項６】
前記電気的インタフェースと前記第プローブの第１のセットの複数のプローブの１つとの間の前記第１の電気経路に各々配置された複数の抵抗器をさらに備える、請求項１に記載のプローブカードアセンブリ。
【請求項７】
前記選択する手段が、閉じている間、前記抵抗器の１つをバイパスする導電経路を実現するように各々構成された複数のバイパススイッチを備える、請求項６に記載のプローブカードアセンブリ。
【請求項８】
前記抵抗器各々のインピーダンスレベルが、試験信号が前記抵抗器を通過するのを効果的に妨げるだけ十分に高い、請求項７に記載のコンタクタデバイス。
【請求項９】
前記スイッチの各々が、前記スイッチが開くか閉じるかを制御する制御入力を含む、請求項８に記載のプローブカードアセンブリ。
【請求項１０】
前記プローブの第１のセットにおける前記複数のプローブが、前記電子デバイスの第１のセットに接触するように構成され、さらに、前記選択する手段が、前記電子デバイスの第１のセットの１つのイネーブル入力に接触するように各々構成された第２の複数のプローブを備える、請求項１に記載のプローブカードアセンブリ。
【請求項１１】
前記コンタクタデバイスが、プローブカードアセンブリを備える、請求項１に記載のコンタクタデバイス。
【請求項１２】
複数の半導体デバイスを試験するための装置であって、
少なくとも１つの前記デバイスのチップ選択ポートであって、前記チップ選択ポートの第１の状態に応答して前記デバイスのコンタクトを前記デバイス内の内部回路に結合し、かつ、前記ポートの第２の状態に応答して前記内部回路から前記デバイスのコンタクトを切り離す、チップ選択ポートと、
各々が前記デバイスの１つに接触するように構成された試験プローブの複数のグループと、
各々が前記試験プローブのグループのうちの１つのグループに対応するように構成されたテスターチャネルの複数のグループを有するテスターであって、テスターチャネルの前記グループの数は試験プローブの前記グループの数よりも少なく、さらに、前記テスターチャネルのグループのうちの少なくとも１つのグループは、前記テスターチャネルと前記試験プローブの間に配置された導体を介して前記試験プローブのグループのうちの２以上のグループに接続されている、テスターと、
前記デバイスの試験中に前記第１および第２の状態を前記チップ選択ポートに選択的に与えるようにプログラムされたプロセッサと、を備える装置。
【請求項１３】
前記プロセッサが、第１のグループの前記デバイスのコンタクト上への第１の所定のパターンの前記試験プローブのグループの１つ１つの第１のタッチダウン中に、前記プローブを前記テスターチャネルのグループに接続し、かつ第２のグループの前記デバイスのコンタクト上への第２の所定のパターンの前記試験プローブのグループの１つ１つの第２のタッチダウン中に、前記プローブを前記テスターチャネルのグループに接続するようにプログラムされている、請求項１２に記載の装置。
【請求項１４】
前記第１および第２の所定のパターンが、互いに異なっている、請求項１３に記載の装置。
【請求項１５】
前記試験プローブのグループが、対応するデバイスのコンタクトに接触し、かつ前記第１の状態がアサートにされたとき、前記１つのデバイスが前記テスターチャネルのグループのうちの第１のグループに効果的に接続される、請求項１２に記載の装置。
【請求項１６】
前記試験プローブのグループが、対応するデバイスのコンタクトに接触し、かつ前記第２の状態がアサートにされたとき、前記１つのデバイスが前記テスターチャネルのグループのうちの前記第１のグループから効果的に分離される、請求項１２に記載の装置。
【請求項１７】
前記試験プローブのグループが、プローブカードアセンブリの一部分である、請求項１２に記載の装置。
【請求項１８】
前記デバイスが、半導体ウェーハ上に形成されている、請求項１２に記載の装置。
【請求項１９】
試験プローブの複数のグループを有するコンタクタデバイスを使用して、少なくとも第１および第２のグループのＤＵＴを試験する方法であって、
テスターチャネルの１つのグループを２以上の前記試験プローブのグループに、前記テスターチャネルと前記プローブの間に配置された導体を介して接続するステップと、
前記試験プローブのグループの１つ１つと前記第１のグループのＤＵＴのコンタクトを接触させるステップと、
前記第１のグループのＤＵＴの少なくとも１つのＤＵＴのチップ選択ポートで第１の状態をアサートにするステップと、
前記第１のグループのＤＵＴの１つ１つを試験するステップと、
前記試験プローブのグループの１つ１つと前記第２のグループのＤＵＴのコンタクトとを接触させるステップと、
前記第１のグループのＤＵＴの前記少なくとも１つのＤＵＴの前記チップ選択ポートで第２の状態をアサートにするステップと、
前記第２のグループのＤＵＴの１つ１つを試験するステップと、を含む方法。
【請求項２０】
前記試験プローブのグループのプローブよりもテスターチャネルが少ない、請求項１９に記載の方法。
【請求項２１】
前記第１および第２のグループのＤＵＴが、異なるパターンを形成する、請求項１９に記載の方法。
【請求項２２】
前記プローブグループのプローブが、プローブカードアセンブリの一部分である、請求項１９に記載の方法。
【請求項２３】
前記少なくとも１つのＤＵＴのチップ選択ポートで１つの状態をアサートにするステップが、前記試験プローブのグループの１つのプローブを介して前記少なくとも１つのＤＵＴのコンタクトの１つに前記状態を与えることを含む、請求項１９に記載の方法。
【請求項２４】
前記ＤＵＴが、半導体ウェーハ上に形成される、請求項１９に記載の方法。
【請求項２５】
前記第１のグループのＤＵＴの前記少なくとも１つのＤＵＴが、また、前記第２のグループのＤＵＴにもある、請求項１９に記載の方法。
【請求項２６】
前記チップ選択ポートは、選択的に、前記少なくとも１つのＤＵＴが入力信号を受け取ることができるようにし、また前記少なくとも１つのＤＵＴが入力信号を受け取ることができないようにする、請求項１９に記載の方法。
【請求項２７】
試験プローブの複数のグループを有するコンタクタデバイスを使用して、少なくとも第１および第２のグループのＤＵＴを試験する方法であって、
１つのグループのテスターチャネルの少なくとも１つを２以上のグループの試験プローブに、前記テスターチャネルと前記プローブの間に配置された導体を介して接続するステップと、
前記導体の少なくともいくつかに可変抵抗素子を配置するステップと、
前記試験プローブのグループの１つ１つと前記第１のグループのＤＵＴのコンタクトを接触させるステップと、
前記可変抵抗素子のうちの少なくとも１つの可変抵抗素子の抵抗状態を第１の状態か第２の状態の１つに選択的に設定するステップであって、前記第１の状態では、各可変抵抗素子は、試験信号が前記可変抵抗素子を通過するのを効果的に妨げ、また前記第２の状態では、前記可変抵抗素子は、試験信号が前記可変抵抗素子を通過することができるようにする、設定するステップと、
前記第１のグループのＤＵＴの１つ１つを試験するステップと、
前記試験プローブのグループの１つ１つと前記第２のグループのＤＵＴのコンタクトとを接触させるステップと、
前記第１のグループのＤＵＴを試験した後で、前記可変抵抗素子のうちの少なくとも１つの可変抵抗素子の状態を変えるステップと、
前記第２のグループのＤＵＴの１つ１つを試験するステップと、を含む方法。
【請求項２８】
前記第１の状態では、前記可変抵抗素子が、第１のインピーダンスレベルを有し、前記第２の状態では、前記可変抵抗素子が第２のインピーダンスレベルを有し、前記第１のインピーダンスレベルが前記第２のインピーダンスレベルよりも高い、請求項２７に記載の方法。
【請求項２９】
前記第１のインピーダンスレベルが、前記第２のインピーダンスレベルの少なくとも５倍である、請求項２８に記載の方法。
【請求項３０】
前記可変抵抗素子の１つ１つの各々が、ポテンシオメータを備える、請求項２７に記載の方法。
【請求項３１】
前記可変抵抗素子の前記１つ１つのうちの１つの可変抵抗素子の前記第１の状態を設定することが、前記ポテンシオメータを高インピーダンスレベルに保つことを含み、前記可変抵抗素子の前記１つ１つのうちの各１つの可変抵抗素子の前記第２の状態を設定することが、前記ポテンシオメータを低インピーダンス値に保つことを含む、請求項３０に記載の方法。
【請求項３２】
前記可変抵抗素子の各々が、スイッチと並列接続された抵抗素子を備える、請求項２７に記載の方法。
【請求項３３】
前記可変抵抗素子の１つを前記第１の状態に設定することが、前記スイッチを開状態に保つことを含み、前記可変抵抗素子の１つを前記第２の状態に設定することが、前記スイッチを閉状態に保つことを含む、請求項３２に記載の方法。
【請求項３４】
プローブよりもテスターチャネルが少ない、請求項２７に記載の方法。
【請求項３５】
前記可変抵抗素子のうちの少なくとも１つの可変抵抗素子の抵抗状態を第１の状態か第２の状態の１つに選択的に設定する前記ステップが、前記試験プローブのグループの１つ１つと前記第１のグループのＤＵＴのコンタクトとを接触させる前記ステップより前に行われ、前記第１のグループのＤＵＴを試験した後で前記可変抵抗素子のうちの少なくとも１つの可変抵抗素子の状態を変える前記ステップが、前記第２のグループのＤＵＴの前記１つ１つを試験する前記ステップより前に行われる、請求項２７に記載の方法。
【請求項３６】
前記可変抵抗素子のうちの少なくとも１つの可変抵抗素子の抵抗状態を第１の状態か第２の状態の１つに選択的に設定する前記ステップが、前記試験プローブのグループの１つ１つと前記第１のグループのＤＵＴのコンタクトとを接触させる前記ステップの後で行われる、請求項２７に記載の方法。
【請求項３７】
前記第１および第２のグループのＤＵＴが、異なるパターンを形成する、請求項２７に記載の方法。
【請求項３８】
前記ＤＵＴが、半導体ウェーハ上に形成される、請求項２７に記載の方法。
【請求項３９】
前記コンタクタデバイスが、プローブカードアセンブリを備える、請求項２７に記載の方法。
【請求項４０】
前記第１のグループのＤＵＴおよび前記第２のグループのＤＵＴが、少なくとも１つの共通のＤＵＴを有する、請求項２７に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
マイクロプロセッサ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、およびフラッシュメモリなどの半導体デバイスは、既知の方法で半導体ウェーハ上に製作される。ウェーハの大きさおよびウェーハ上に形成される各デバイスの大きさによっては、単一ウェーハ上に数百ものデバイスがあることがある。これらのデバイスは一般に互いに全く同じであり、各デバイスが、デバイスへの電力接続および、入力信号、出力信号、制御信号および同様なもののような他の接続のために複数の導電端子をその表面上に含んでいる。
【０００２】
しばしば、ウェーハ上でデバイスを試験して、どれが動作可能であり、どれが動作しないかまたは部分的に動作可能であるか決定することが望ましい。この目的ために、デバイスが依然としてウェーハ上にある間に、ウェーハテスターは、所定の試験ルーチン中に電力および入力信号をデバイスに与え、出力を監視する。
【０００３】
各ＤＵＴは、互いに実質的に全く同じであるので、複数の全く同じＤＵＴプローブグループがあり得る。各ＤＵＴプローブグループは、対応するＤＵＴ上の端子の１つ１つを分離するように個別に圧力接続するプローブを含む。
【０００４】
これらのＤＵＴプローブグループは、基板に取り付けることができる。この基板とＤＵＴプローブグループのプローブが一緒になって、テスターシステムの一部分であるプローブヘッドを形成する。ウェーハテスターは、一般に、複数のチャネルを、プローブヘッドのＤＵＴプローブグループのプローブごとに１つ含む。その結果として、複数のＤＵＴプローブグループが、ウェーハ上の複数のＤＵＴに同時に接触する。
【０００５】
明らかに、同時に試験することができるＤＵＴが多ければ多いほど、それだけ速く全ウェーハを試験することができる。しかし、ＤＵＴプローブグループに接続することができるテスターチャネルの数には限界がある。いくつかのテスターは多くのチャネル、例えば１２８チャネルを含むが、試験されるべきウェーハ上には数百のＤＵＴがあることがある。したがって、試験プロセスは、ＤＵＴプローブグループと第１の対応する組のＤＵＴの端子とを互いに接触させること、試験を行うこと、ＤＵＴからプローブを持ち上げること、プローブとウェーハを互いに相対的に動かすこと、プローブを他のセットのＤＵＴの端子に接触させること、および追加のＤＵＴを試験することを含む。このプロセスが繰り返されて、遂には、ウェーハ上の全てのＤＵＴが試験される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
存在するテスターチャネルよりも多いプローブをＤＵＴプローブグループ中に持つプローブヘッドが、１つのグループのＤＵＴプローブグループのプローブから他のＤＵＴプローブグループのプローブにテスターチャネルを高速かつ効果的に切り換えることを可能にする方法で使用されると、効率が向上する。このことは、プローブヘッドの動作可能なＤＵＴプローブグループの数およびパターンを効果的に作り変えることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明のいくつかの実施形態に従って取り付けられたプローブヘッドを含むプローブカードアセンブリを示す多少模式的な図である。
【図２】図１のプローブヘッドのＤＵＴプローブグループの部分を示すかなりの拡大図である。
【図３】本発明のいくつかの実施形態に従ったプローブヘッドのＤＵＴプローブグループの構成を示す模式図である。
【図４】複数のＤＵＴを有するウェーハ上への第１のタッチダウン中の図３のプローブヘッドを示す図であり、各ＤＵＴは、ウェーハ上のＤＵＴの周囲を表す太線の内側に正方形で模式的に表されている。
【図５】第２のタッチダウン中のプローブヘッドを示す図４と同様な図である。
【図６】複数のＤＵＴを有するウェーハ上への第１のタッチダウン中の、本発明のいくつかの実施形態に従って組み立てられた他のプローブヘッドを示す図であり、各ＤＵＴは、ウェーハ上のＤＵＴの周囲を表す太線の内側に正方形で模式的に表されている。
【図７】第２のタッチダウン中のプローブヘッドを示す図６と同様な図である。
【図８】本発明のいくつかの実施形態に従って組み立てられた回路の一部を示す非常に模式的な図である。
【図９】本発明のいくつかの実施形態に従って組み立てられた回路の一部を示す非常に模式的な図である。
【図１０】本発明のいくつかの実施形態に従って組み立てられた回路の一部およびこの回路で動作するように設計されたＤＵＴを示す高度に模式的な図である。
【図１１】本発明のいくつかの実施形態に従って組み立てられた回路の一部およびこの回路で動作するように設計されたＤＵＴを示す高度に模式的な図である。
【発明を実施するための形態】
【０００８】
この説明に関連して示された図は、デバイスのほんの特定の―完全でない―部分およびデバイスを作る方法の図である。以下の説明と共に、図は、本発明のいくつかの実施形態に従ったそのようなデバイスおよび方法の原理を例示し、また説明する。図において、層および領域の厚さは、はっきりさせるためにいくつかの例では誇張されていることがある。また、理解されることであろうが、層が他の層もしくは基板「の上に」あると言われるとき、その層は、他方の層もしくは基板の直ぐ上にあることがあり、または介在する層も存在することがある。異なる図面の同じ参照数字は同じ要素を表すので、その説明は省略されるだろう。
【０００９】
この明細書は、本発明の例示の実施形態および用途を説明する。しかし、本発明は、これらの例示の実施形態および用途に、または例示の実施形態および用途が動作する、すなわち本明細書で説明される方法に、限定されない。
【００１０】
一般に、本発明のいくつかの実施形態は、テスターのチャネルをプローブカードアセンブリの異なるプローブに接続する方法を提供する。例えば、半導体ウェーハ上のＤＵＴの試験中に、第１のセットのテスターチャネルは、ＤＵＴのいくつかの端子とその接続されたプローブグループとを圧力接続する第１のタッチダウン中にプローブカードアセンブリの第１のセットのプローブグループに接続され得る。圧力接続が維持されている間か、圧力接続が除去された後、例えば第１と第２のタッチダウンの間かのどちらかで、第１のセットのテスターチャネルの少なくともいくつかをプローブカードアセンブリの異なるセットのＤＵＴプローブグループに切り換えて、ＤＵＴをさらに試験することができる。この切換えは、様々な方法で、例えば、ディジタルポテンシオメータを用いて、１つのプローブの信号を使用して選ぶことができる各ＤＵＴのチップ選択ポートを用いて、またはタッチダウンによって生じる圧力に応答して、達成することができる。さらに、単一タッチダウン中に、異なるＤＵＴに圧力接続されることがある複数のプローブを駆動するように単一チャネルが使用されることがある。
【００１１】
図１に示された非限定的な例示のプローブカードアセンブリ１００（コンタクタデバイスの非限定的な例であることがあり得る）は、本発明のいくつかの実施形態に従って１つまたは複数のＤＵＴを試験するように使用することができる。ＤＵＴは、試験されるべき任意の１つまたは複数の電子デバイスであってもよい。ＤＵＴの非限定的な例には、未個別化半導体ウェーハの１つもしくは複数のチップ、ウェーハから個別化された１つもしくは複数の半導体チップ（パッケージされた、もしくはパッケージされない）、キャリアもしくは他の保持デバイスに配置された個別化半導体チップのアレイ、１つもしくは複数の多チップ電子モジュール、１つもしくは複数のプリント回路基板、または任意の他の型の１つもしくは複数の電子デバイスがある。本明細書で使用されるＤＵＴという用語は、１つまたは複数のそのような電子デバイスを意味することに留意されたい。
【００１２】
プローブカードアセンブリ１００は、電気コネクタ１０４を含むことができ、電気コネクタ１０４は、テスター（図示されない）からの複数のテスターチャネル（図示されない）に電気接続することができる。テスター（図示されない）は、ＤＵＴの試験を制御するように構成された１つもしくは複数のコンピュータおよび／または他の電子素子を備えることができる。例えば、テスターは、ＤＵＴに入力されるべき試験信号のパターンを生成することができ、さらにテスターは、試験信号に応答してＤＵＴによって生成された応答信号を評価して、応答信号が予想通りであるかどうか、したがってＤＵＴが試験に合格したかどうかを決定することができる。（本明細書で使用されるとき、用語「試験信号」は、ＤＵＴに入力される信号および／またはＤＵＴによって生成された応答信号を意味することができる。）通信チャネル（図示されない）（例えば、同軸ケーブル、光ファイバ接続、無線送信機／受信機、駆動装置、受信機、その他、または前記のものの任意の組合せ）は、テスターに往復するように設けることができる。通信チャネルは、試験されるべきＤＵＴの入力および出力ごとに設けられることがある。ＤＵＴを試験するための電力、接地、および入力信号は、１つ１つの通信チャネルを通してテスターから供給されることがあり、ＤＵＴで生成された応答信号は他の通信チャネルを通してテスターに供給されることがある。理解されるように、プローブカードアセンブリ１００は、テスターからのチャネルの個々の接続を持つ電気コネクタ１０４を含むことができ、プローブカードアセンブリは、電気コネクタ１０４のチャネル接続と、ＤＵＴ１１０（例えば）の入力および／または出力端子１０８に押し付けられて電気接続するように構成されたプローブ１０６との間の電気伝導経路を含むこともでき、これらの端子１０８はコンタクトの非限定的な例である。プローブカードアセンブリ１００は、このように、テスターからの通信チャネルとＤＵＴ１１０の入力および／または出力端子１０８との間の電気的なインタフェースを実現することができる。
【００１３】
図１に示されるように、プローブカードアセンブリ１００は、コネクタ１０４およびプローブ１０６を支持するように構成された１つまたは複数の基板を備え、コネクタ１０４とプローブ１０６の間の電気接続を行うことができる。図１に示された例示のプローブカードアセンブリ１００は、３つのそのような基板を備えるが、他の実施では、プローブカードアセンブリ１００は、より多くの、またはより少ない基板を備えることがある。図１には、配線基板１１２が示されているが、この配線基板１１２は、プローブカード、インターポーザ基板１１４、およびプローブ基板１１６であることがある。配線基板１１２、インターポーザ基板１１４、およびプローブ基板１１６は、どんな型の材料から作られてもよい。適切な基板の例には、限定することなしに、プリント回路基板、セラミック基板、有機または無機基板、その他がある。前記のものの組合せも可能である。プローブ１０６の付いたプローブ基板１１６は、プローブヘッドであることがあり、またはプローブヘッドの一部分であることがある。
【００１４】
導電接続（不可視）は、コネクタ１０４から配線基板１１２を通って導電バネ相互接続構造１１８まで設けることができる。他の導電接続（不可視）が、バネ相互接続構造１１８からインターポーザ基板１１４を通って導電バネ相互接続構造１２０まで設けられることがあり、さらに他の導電接続（不可視）が、バネ相互接続構造１２０からプローブ基板１１６を通ってプローブ１０６まで設けられることがある。配線基板１１２、インターポーザ基板１１４、およびプローブ基板１１６を通過する電気接続（図示されない）は、配線基板１１２、インターポーザ基板１１４、およびプローブ基板１１６上の、内の、および／または貫通の導電ビア、トレース、その他を備えることができる。配線基板１１２を通過する電気接続（図示されない）、導電バネ構造１１８、インターポーザ基板１１４を通過する電気接続（図示されない）、バネ構造１２０、およびプローブ基板１１６を通過する電気接続（図示されない）は、電気コネクタ１０４の個々のチャネル接続を個々のプローブ１０６に電気的に接続する複数の導電経路を形成することができる。電気コネクタ１０４の個々のチャネル接続とプローブ１０６の間には１対１の対応があることがある。代わりに、または追加して、電気コネクタ１０４からプローブまでの電気経路（図示されない）の１つ１つまたは全ては、電気コネクタ１０４の１つのチャネル接続を２以上のプローブ１０６に電気的に接続することがある。
【００１５】
配線基板１１２、インターポーザ基板１１４、およびプローブ基板１１６は、ブラケット１２２および／または他の適切な手段によって一緒に保持することができる。図１に示されたプローブカードアセンブリ１００の構成は、ただ例示に過ぎず、図示および議論を容易にするために簡略化されている。多くの変形物、修正物、および追加物が可能である。例えば、プローブカードアセンブリ１００は、図１に示されたプローブカードアセンブリ１００よりも少ない、または多い基板（例えば、１１２、１１４、１１６）を備えることができる。他の例として、プローブカードアセンブリ１００は、２以上のプローブ基板（例えば、１１６）を備えることができ、各そのようなプローブ基板は、単独で調整可能であることがある。複数のプローブ基板のあるプローブカードアセンブリの非限定の例は、２００５年６月２４日に出願された米国特許出願第１１／１６５，８３３号に開示されている。プローブカードアセンブリの追加の非限定的な例は、米国特許第５，９７４，６６２号および米国特許第６，５０９，７５１号および２００５年６月２４日に出願された前述の米国特許出願第１１／１６５，８３３号に説明されており、これらの特許および出願で説明されたプローブカードアセンブリの様々な特徴は、図１に示されたプローブカードアセンブリ１００で実施されることがある。
【００１６】
ＤＵＴプローブ１０６は、基板１１６上にグループ（本明細書でＤＵＴプローブグループと呼ばれる）にして配列されることがあり、そのグループでは、各ＤＵＴプローブグループでは、１つのＤＵＴ１１０の端子１０８に接触するためのいくつかのプローブが配列されている。同時に複数のＤＵＴ１１０に接触し、かつ試験するために、十分な数のそのようなＤＵＴプローブグループが、プローブ基板１１６に含まれることがある。図２は、１つのＤＵＴプローブグループ１６の例の一部を示し、このグループ１６は、プローブ１８、２０のようなプローブのパターンを含むことがある。（プローブ１８、２２は、プローブ１０６の例であることがある。）図２の構成は、使用することができる多くの異なる型の代表的なものである。いくつかの実施形態では、図２のプローブは、ＤＵＴプローブグループ１６のプローブの一部だけを構成することができる。各ＤＵＴプローブグループは、図２に示されたものに似た６０から８０またはもっと多くのプローブを含むことがあるが、いくつかの例では、遥かに少ない、または遥かに多いことがある。試験されるべきウェーハは、一般に、各ＤＵＴ１１０の端子１０８構成を含めて互いに全く同じであるＤＵＴ１１０を含むので、基板１１６に形成されたＤＵＴプローブグループも互いに全く同じであることがある。各プローブは、プローブ１８の先端部２２およびプローブ２０の先端部２４のような先端部を含むことがある。すぐに説明されるように、ウェーハ試験中に、ＤＵＴプローブグループ１６のプローブは、図１の図示のように、ウェーハに向かい合って位置付けされることがあり、先端部２２、２４（図２）のようなプローブ先端部がウェーハ上のＤＵＴの対応する端子に接触するまで、ウェーハがプローブ１０６に向かって上方に移動されることがある。
【００１７】
プローブは、ニードルプローブ、座屈ビームプローブ、バンププローブ、またはバネプローブを含むいなかなるタイプのものであってもよい。プローブ本体は、弾性導電構造であることがある。適切なプローブの非限定的な例には、米国特許第５，４７６，２１１号、米国特許第５，９１７，７０７号および米国特許第６，３３６，２６９号に記載されるように弾性材料を上塗りされたコア線から形成された複合構造がある。或いは、プローブは、米国特許第５，９９４，１５２号、米国特許第６，０３３，９３５号、米国特許第６，２５５，１２６号、米国特許出願公開第２００１／００４４２２５号、米国特許出願公開第２００１／００１２７３９号に開示されたバネ素子などのリソグラフィで形成された構造であってもよい。プローブの他の非限定的な例には、米国特許第６，８２７，５８４号、米国特許第６，６４０，４３２号、および米国特許公開第２００１／００１２７３９号に開示されたものがある。ポゴピン、座屈ビームプローブ（例えば、コブラプローブ）、および他の型のプローブも使用されることがある。
【００１８】
同様に、プローブのタイプに関係なく、プローブ先端部は、ピラミッド、切頭ピラミッド、ブレード、バンプの形、または任意の他の適切な形であり得る。様々な形および大きさの非限定的な例は、米国特許第６，４４１，３１５号に記載されている。
【００１９】
ＤＵＴプローブグループ１６を形成するプローブは、基板１１６に取り付けることができる。試験中に各ＤＵＴに電力を与えるために基板１１６上に、ＤＵＴプローブグループ１６などのＤＵＴプローブグループの適切なプローブに接続された接地面および電力面を含むことができる多層セラミック基板を、基板１１６は、備えることがある。基板１１６は、スペーストランスフォーマであることがあり、および／または１つもしくは複数のタイルから構成されることがあり、各タイルがＤＵＴプローブグループ１６などのＤＵＴプローブグループの一部を含んでいる。上で述べられたように、ＤＵＴプローブグループ１６の各プローブは、基板１１６、１１４、１１２を通過する異なる電気経路を介して、配線基板１１２上のコネクタ１０４の個々のチャネル接続に接続されることがある。代わりに、または追加して、そのような電気経路は、コネクタ１０４の１つのチャネル接続を２以上のプローブ１０６に電気的に接続することがある。
【００２０】
当技術分野では知られているように、コネクタ１０４とプローブ１０６の間の電気経路は、スペーストランスフォーマ１１４と配線基板１１２の間に配置されたインターポーザ１１４（図１）によって作られることがある。数個、数十個、数スコア、数百個、または数千個もの経路があることがある。言及されたように、また以下でさらに詳細に説明されるように、配線基板１１２上のコネクタ１０４は、テスター（図示されない）からの通信チャネル（図示されない）に接続されることがある個々のチャネル接続を含むことができる。コネクタ１０４は、このように、テスター（図示されない）に至る通信チャネルおよび／またはテスターからの通信チャネル（図示されない）にプローブ１０６を接続するために使用されることがある。
【００２１】
ＤＵＴ１１０の端子１０８の数、配置、および信号割当てを含む、各ウェーハ上のＤＵＴ構成は、いくつかの異なる要素、例えば異なる製造業者、異なる製品、異なるウェーハの大きさ、その他の結果として変化することがある。その結果として、プローブ基板１１６のＤＵＴプローブグループのプローブの数、パターン、および信号割当ては、これらの要素から生じるウェーハＤＵＴパターンに従って設計される。
【００２２】
先ず図３に注意を向けると、３０でプローブヘッドが全体的に示され、このプローブヘッド３０は、図１で基板１１６に形成されたプローブグループ構成３３を含み、プローブ１０６は、プローブグループ構成３３のプローブを備えている。プローブグループ構成３３は、合計２０１のＤＵＴプローブグループを含むことができ、各ＤＵＴプローブグループが図３で１つの正方形で示されている。本発明の実施形態は、より少ないまたはより多いプローブグループで実施されることがある。２０１は、この非限定の例を説明するためだけに使用された例示の数である。上で言及されたように、プローブグループ構成３３の各ＤＵＴプローブグループは、半導体ウェーハ上の実質的に全く同じＤＵＴを試験するために互いに実質的に全く同じであることがある。しかし、本発明は、個別化されたチップを試験するために実施されることがあることを理解されたい。
【００２３】
図４に注意を向けると、プローブヘッド３３は、ＤＵＴパターン３２中に複数のＤＵＴが形成された半導体ウェーハの上に重ね合わされて示されており、ウェーハの周囲は示されていない。パターン３２中のＤＵＴの各々は、プローブヘッド３０のＤＵＴプローブグループを示す正方形と同じ大きさの正方形で示されている。ハッチング線は、プローブヘッド３０のＤＵＴプローブグループの各々を示す。ＤＵＴプローブグループのいくつかに付いた異なる方向のハッチングの意味が、簡単に説明される。
【００２４】
図４および５の太線は、半導体ウェーハ上に形成されたＤＵＴの周囲、すなわちＤＵＴパターン３２の周囲を画定している。プローブグループの２度のタッチダウン中に、プローブグループ構成３３の２０１のプローブグループの１つに少なくとも一度位置合わせされるべき合計２９０のＤＵＴが、パターン３２の中にある。しかし、この実施形態は、２０１より少ないチャネルを持ったテスターで実施される。すなわち、プローブグループにあるプローブよりもテスターチャネルが少ない。理解されるように、テスターチャネルのいくつかは、第１と第２のタッチダウンの間に異なるＤＵＴプローブグループに経路設定されることがある。理解されるように、これによって、ＤＵＴプローブグループにあるプローブよりも少ないチャネルを持ったテスターを使用して、不規則に形作られたＤＵＴパターン３２中の２９０のＤＵＴの各々を試験することが可能になる。ＤＵＴの数２９０は、ただ例示に過ぎず、他の数のＤＵＴ（例えば、より多い、またはより少ない）が他の構成で試験されることがある。
【００２５】
再び図１を参照すると、上で述べられたように、プローブカードアセンブリ１００は、テスター（例えば、テスターからのチャネル）に接続されることがある。また上で全体的に述べられたように、テスターは、当技術分野の既知方法でウェーハプローバと組み合わせてプログラムされて、被試験ウェーハをＤＵＴプローブグループの選ばれた１つに当てるように動かし、試験信号および電力をＤＵＴに与え、さらにＤＵＴからの出力信号を受け取ることができる。例示の実施形態では、テスターは１５０チャネルを備えることができ、これらのチャネルは、チャネルグループに構成されることがある。チャネルグループの各々は、ＤＵＴプローブグループに対応することができる。例えば、各チャネルグループは、数および信号割当てがＤＵＴプローブグループの個々のプローブに対応している個々のチャネルを含むことがある。したがって、チャネルグループは、プローブグループを通して電力および接地接続および信号入力接続をＤＵＴに供給するのに十分なチャネルを含むことがあり、さらにチャネルグループは、プローブグループのプローブを通してＤＵＴの出力端子に接続するのに十分なチャネルも含むことがある。
【００２６】
図４で理解できるように、いくつかのＤＵＴプローブグループを、ウェーハ上の対応する数のＤＵＴに位置合わせされることができる。しかし、ＤＵＴよりもＤＵＴプローブグループが少ないので、ＤＵＴの多くは、対応するＤＵＴプローブグループに位置合わせされない。さらに、ＤＵＴプローブグループ３４およびいくつかのＤＵＴプローブグループ３６のようなＤＵＴプローブグループのいくつかは、ＤＵＴパターン３２を越えて広がっているので、ＤＵＴに向かい合っていない（したがって、ＤＵＴに接触しない）。
【００２７】
１５０チャネルテスターで図３のプローブヘッド３０を動作させるために、プローブヘッド３０とウェーハを図４に示されるように互いに相対的に位置付けすることができ、その結果、ＤＵＴプローブグループ構成３３のＤＵＴプローブグループのプローブがパターン３２中のＤＵＴのいくつかの対応する端子に向かい合っている。次に、１５０のテスターチャネルを、構成３３の１５０のＤＵＴプローブグループ、すなわちＤＵＴプローブグループ３１のような左下から右上にハッチングされた図４のもの、に経路設定することができる。これによって、ＤＵＴプローブグループ４０を含んだＤＵＴプローブグループの部分３８（左上から右下にハッチングされて示されている）は、ＤＵＴパターン３２の対応するＤＵＴの上であるがどの試験チャネルからも効果的に切断された状態になっている。さらに、ＤＵＴプローブグループ３４およびＤＵＴプローブグループ３６（両方とも左上から右下にハッチングされている）は、ＤＵＴに向かい合っていない。すなわち、これらのＤＵＴプローブグループはＤＵＴパターン３２を越えて広がっている。プローブグループ３４、３６は、また、効果的に切断されている。切断されたＤＵＴプローブグループの全ては、左上から右下にハッチングされて示されている。ＤＵＴプローブグループを試験チャネルと接続および切断する例示の方法が、簡単に説明される。
【００２８】
図４に示され上で述べられたように構成３３のＤＵＴプローブグループを効果的に切断および接続した後で、プローブがＤＵＴの端子に接触するまで、ウェーハおよびプローブを互いに相対的に動かすことができる。或いは、ウェーハおよびプローブは、プローブとＤＵＴ端子を接触させるように互いに相対的に移動されることがあり、その後で、構成３３のＤＵＴプローブグループが、上で説明されたように切断および接続されることがある。切断および接続が、プローブとＤＵＴ端子の間の接触が達成される前に行われるか後に行われるかに関係なく、いったん接触が達成されると、ＤＵＴに、左下から右上にハッチングされた構成３３のＤＵＴプローブグループの適切なプローブから電力を供給することができ、それで、接続されたＤＵＴプローブグループに向かい合ったパターン３２中のＤＵＴの各々に対して、所定の１つまたは複数の試験を同時に行うことができる。様々な入力信号がＤＵＴに供給されることがあり、ＤＵＴが設計通りに機能しているかどうかを決定するようにＤＵＴ出力が監視されことがある。１つまたは複数の試験が行われ、どのＤＵＴが試験に合格しどのＤＵＴが合格しないかについて決定が行われた後で、プローブヘッドとウェーハは互いに分離されることがあり、プローブヘッドは、図５の位置に進められることがあり、例えばウェーハに対して横方向に移動されることがある。
【００２９】
図５に示された第２のタッチダウンの前に、テスターチャネルのいくつかは、異なる組のＤＵＴプローブグループ、すなわち第１のタッチダウンで効果的に切断されたＤＵＴプローブグループのいくつかに切り換えられることがある。図４と同じように、テスターチャネルから効果的に切断されたそんなＤＵＴプローブグループは、図５で左上から右下にハッチングされて示されている。すなわち、部分４１および４２のＤＵＴプローブグループである。さらに、テスターチャネルに効果的に接続されたものは、左下から右上にハッチングされている。
【００３０】
テスターチャネルが切り換えられ、前に試験されなかったＤＵＴの追加の試験が第１のタッチダウン中に行われる実施形態が実施されることがあることを理解されたい。代わりに、この切換えは第１のタッチダウン中に行われ、第１のタッチダウン中にさらに試験することなしにプローブヘッドおよびウェーハが、分離され、進められることがある。
【００３１】
図５では、１５０のチャネルは、各々、ハッチングで示されかつ上で説明されたように、ＤＵＴプローブグループに接続される。次に、プローブグループ３０およびウェーハは、プローブがＤＵＴの対応する端子に当たって圧力接続するように、再び移動されて互いに接触する。効果的に接続されたＤＵＴプローブグループによる２度のタッチダウン、図４で１つと図５でもう１つ、を受ける少数のＤＵＴ例えばＤＵＴ４４がある。ＤＵＴ４４のようなこれらのＤＵＴは、２度試験する必要がない。これらのＤＵＴは、第２のタッチダウン中にそのようなＤＵＴを再び試験しないようにテスターをプログラムすることによって対処されることがある。或いは、テスターは、そのようなＤＵＴを、ＤＵＴが第１のタッチダウン中に試験されたのと同じ方法で第２のタッチダウン中に再び試験することがある。これによって、第２のタッチダウン中に１５０よりも少ないチャネルが接続された状態になることがあるが、依然として全てのＤＵＴを試験して２度試験することがない。第２のタッチダウンの後で、電力が再びＤＵＴに与えられることがあり、同じ試験が行われることがあり、それによって残りのＤＵＴが試験される。
【００３２】
本発明の他の実施形態が図６および７に示されている。６１０で全体的に示されているのは、ＤＵＴプローブグループ構成６１２を含むプローブヘッドである。プローブグループ構成６１２は、正方形で模式的に示された複数のＤＵＴプローブグループを含み、そのうちの２つがＤＵＴプローブグループ６１４、６１６である。ＤＵＴプローブグループを基板に取り付けることができ、その基板は、図６および７の例示の実施形態では、基板６１８（例えば、図１の基板１１６のような）を備え、この基板６１８は、プローブカードアセンブリ（例えば、図１のプローブカードアセンブリ１００のような）の一部分であることがある。上で言及されたように、プローブグループ構成６１２の各ＤＵＴプローブグループは、半導体ウェーハ上の実質的に全く同じＤＵＴを試験するために、互いに実質的に全く同じであることがある。しかし、本発明は、個別化されたチップまたは他の型のＤＵＴを試験するために実施されることがあることを理解されたい。
【００３３】
プローブヘッド６１０は、図４および５に示された同じＤＵＴパターンのＤＵＴパターン６２０で形成された複数のＤＵＴを有する半導体ウェーハの上に重ね合わせて示されており、半導体ウェーハの周囲は図示されていない。一本の線が、ＤＵＴパターン６２０の周囲を画定し、隠れていない部分は太線になっており、ＤＵＴパターン６２０がプローブヘッド６１２で覆われたとき、破線になっている。ＤＵＴパターン６２０中のＤＵＴの各々は、プローブヘッド６１０のＤＵＴプローブグループ６１４、６１６などのＤＵＴプローブグループを示す正方形と同じ大きさの正方形で示されている。図６および７の太線は、半導体ウェーハ上に形成されたＤＵＴパターン６２０のＤＵＴの周囲を画定している。ハッチング線は、ＤＵＴプローブグループ６１４、６１６を含んでプローブヘッド６１０のＤＵＴプローブグループの各々を示す。ＤＵＴプローブグループのいくつかに付いたハッチングの異なる方向の意味は、図４および５と同じである。すなわち、左上から右下のハッチングは、効果的に切断されたプローブグループを示し、左下から右上のハッチングは、効果的に接続されたＤＵＴプローブグループを示す。プローブヘッド６１０は、プローブヘッド３０について説明されたのと同様な方法でテスター（図示されない）に接続されることがある。テスター（図示されない）は、プローブヘッドのＤＵＴプローブグループよりも少ないテスターチャネルを含むことがあり、―ＤＵＴプローブグループの２つがＤＵＴプローブグループ６１４、６１６である。
【００３４】
その結果として、テスターチャネルのいくつかは、図６に示された第１のタッチダウンと図７に示された第２のタッチダウンの間で異なるＤＵＴプローブグループに経路設定されることがある。理解されるように、これによって、ＤＵＴプローブグループのプローブよりも少ないチャネルを持ったテスターを使用して、不規則に形作られたＤＵＴパターン６２０中のＤＵＴの各々を試験することが可能になることがある。
【００３５】
例えば、プローブ基板１１６が図１のプローブカードアセンブリ１００に組み込まれるのと同じ方法で、プローブヘッド６１０がプローブカードアセンブリに組み込まれるとき、プローブヘッド６１０はテスター（図示されない）に接続されることがある。テスターは、当技術分野の既知の方法でウェーハプローバ（図示されない）と組み合わせてプログラムされて、ＤＵＴプローブグループ６１４、６１６などのプローブグループの選ばれた１つ１つに被試験ウェーハを当てるように動かし、ＤＵＴパターン６２０中のＤＵＴの選ばれた１つ１つのＤＵＴに試験信号および電力を与え、さらにそれらのＤＵＴからの出力信号を受け取ることができる。
【００３６】
図６で理解されるように、いくつかのＤＵＴプローブグループは、そのグループの１つがＤＵＴプローブグループ６１４であるが、ＤＵＴパターン６２０の対応するＤＵＴに位置合わせされることがある。しかし、ＤＵＴパターン６２０中のＤＵＴよりもＤＵＴプローブグループ構成６１２のＤＵＴプローブグループが少ないので、多くのＤＵＴは、例えばＤＵＴパターン６２０の右側のＤＵＴは、対応するＤＵＴプローブに位置合わせされない。さらに、ＤＵＴプローブグループのいくつかは、例えばＤＵＴプローブ６１６が、ＤＵＴパターン６２０を越えて広がっているので、ＤＵＴに向かい合っていない。
【００３７】
ＤＵＴパターン６２０中のＤＵＴを試験するようにプローブヘッド６１０を動作させるために、プローブヘッド６１０と、ＤＵＴパターン６２０が形成されている半導体ウェーハとは、ＤＵＴパターン６２０におけるＤＵＴのいくつかの対応する端子に向かい合っているＤＵＴプローブパターン６１４のようなＤＵＴプローブグループのプローブに、図６に示されるように互いに相対的に位置付けすることができ得る。図６で理解されるように、ＤＵＴプローブグループ６１４は、ＤＵＴパターン６２０の対応するＤＵＴの上にあるが、一方で、ＤＵＴプローブグループ６１６は、対応するＤＵＴの上にない。実際、ＤＵＴプローブグループ６１６は、ＤＵＴパターン６２０が形成されたウェーハのどの部分の上にもないことがあり、または、ＤＵＴパターン６２０を含まないウェーハの部分の上にあることがある。ＤＵＴパターン６２０の左側のＤＵＴの全ては、ＤＵＴプローブグループ６１４などの対応するＤＵＴプローブグループに向かい合っている。
【００３８】
プローブヘッド６１０とＤＵＴパターン６２０は、図６に示されるように互いに相対的に位置付けされるが、テスターチャネルは、対応するＤＵＴの真向かいにあるＤＵＴプローブグループの１つ１つ、例えばプローブグループ６１４など、すなわちＤＵＴプローブグループ６１４のような左下から右上にハッチングされた図６のＤＵＴプローブグループのプローブに接続することができる。これによって、ＤＵＴプローブグループ６１６のようないくつかのＤＵＴプローブグループ（左上から右下にハッチングされて示されている）は、どの試験チャネルからも効果的に切断された状態になっている。ＤＵＴプローブグループを試験チャネルと接続および切断する例示の方法が、簡単に説明される。
【００３９】
図６に示されるようにＤＵＴプローブグループ構成６１２のＤＵＴプローブグループを効果的に切断および接続した後で、プローブがＤＵＴの端子に接触するまで、ウェーハ（図示されない）およびプローブを互いに相対的に動かすことができる。しかし、再び、プローブとＤＵＴの端子の間の接触を達成した後で、切断および接続が行われることがある。切断および接続が、接触達成の前に行われるか後に行われるかに関係なく、いったんプローブとＤＵＴ端子の間で接触が達成されると、各ＤＵＴに、左下から右上にハッチングされたＤＵＴプローブグループ構成６１２の適切なプローブから電力を供給することができ、接続されたＤＵＴプローブグループに向かい合ったＤＵＴパターン６２０中のＤＵＴの各々に対して、所定の１つまたは複数の試験を同時に行うことができる。様々な入力信号が各ＤＵＴに供給されることがあり、ＤＵＴが設計通りに機能していることを確認するためにＤＵＴ出力が監視されることがある。１つまたは複数の試験が行われ、どのＤＵＴが合格しどのＤＵＴが合格しないかについて決定がなされた後で、プローブヘッド６１０とウェーハは、互いに分離されることがあり、プローブヘッドは、図７の位置に進められることがあり、例えばウェーハに対して横方向に移動されることがある。
【００４０】
図７に示された第２のタッチダウンの前に、テスターチャネルのいくつかを、異なる組のＤＵＴ、すなわち第１のタッチダウンで効果的に切断されたＤＵＴのいくつかに切り換えることができる。或いは、テスターチャネルの切換えは、第２のタッチダウンの後で行われることがある。図６と同じように、効果的に切断されたそんなＤＵＴは、ＤＵＴプローブグループ６１４など図７で左上から右下にハッチングされて示され、テスターチャネルに効果的に接続されたものは、ＤＵＴプローブグループ６１６など左下から右上にハッチングされている。
【００４１】
テスターチャネルが切り換えられ、前に試験されなかったＤＵＴの追加の試験が第１のタッチダウン中に行われる実施形態で、本発明が実施されることがあることを理解されたい。或いは、この切換えが第１のタッチダウン中に行われ、第１のタッチダウン中にさらに試験することなしにプローブヘッドとウェーハは、分離され、進められることがある。また、プローブヘッドは、どの方向に動いてもよく、さらに各タッチダウンで異なる数のＤＵＴを含んでもよい。
【００４２】
図７では、チャネルは、各々、ハッチングで示されように、いくつかのＤＵＴプローブグループのプローブに接続される。次に、ＤＵＴプローブグループ構成６１２およびＤＵＴパターン６２０中のＤＵＴのいくつかは、プローブがＤＵＴの対応する端子に当たって圧力接続するように移動されて互いに接触する。第２のタッチダウンの後で、電力を再びＤＵＴに与えることができ、同じ１つまたは複数の試験が行われることがあり、それによって残りのＤＵＴが試験される。結果として、ＤＵＴパターン６２０中のＤＵＴの各々を、ＤＵＴプローブグループの数よりも少ないチャネルを持ったテスターを使用して接触させ、試験することができる。
【００４３】
ここで図８に注意を向けると、４６で、本発明のいくつかの実施形態に従って組み立てられた回路の一部が全体的に示されている。述べられるように、図８に示された回路は、図１のプローブカードアセンブリ１００のようなプローブカードアセンブリに全体的に、または部分的に実施されることがある。
【００４４】
図８に示されるように、回路４６は信号線５１を含むことができ、この信号線５１は試験信号の供給源に電気的に接続することができる。例えば、信号線５１は、図１の電気コネクタ１０４のチャネル接続に電気的に接続されることがある。したがって、信号線５１は、図１の電気コネクタ１０４とプローブ１０６の間の導電経路（例えば、第１の経路）の一部分であることがある。そのような経路の例示の実施が、図１に関して上で述べられる。図１に示されるように、信号線５１は、ポテンシオメータを通して複数のプローブ（例えば、プローブの第１のセット）に電気的に接続することができる。また図示されるように、プローブは、ＤＵＴの入力および／または出力端子に接触されることがあり、またはそうでなければＤＵＴの入力および／または出力端子との電気接続を形成することがある。３つのプローブ、３つのポテンシオメータ、および３つのＤＵＴが図８に示されているが、信号線５１は、より多くのまたはより少ないポテンシオメータを通してより多くのまたはより少ないプローブに接続されることがあり、プローブはより多くのまたはより少ないＤＵＴに接触することができる。図８で２つのプローブが５２、５４とラベル表示され、図８で２つのポテンシオメータが４７、４８とラベル表示され、さらに図８で２つのＤＵＴが５６、５８とラベル表示されている。以下で、ポテンシオメータ４７、４８の参照は、図８に示されたポテンシオメータのどれかまたは全てを含むことができる。同様に、プローブ５２、５４およびＤＵＴ５６、５８の参照は、図８に示されたプローブのどれかまたは全て、および図８に示されたＤＵＴのどれかまたは全てをそれぞれ含むことができる。図８に示されたプローブ５２、５４は、図１のプローブ１０６に似ていることがあり、ＤＵＴ５６、５８の入力および／または出力端子（図８に示されない）に接触するように構成されることがあり、ＤＵＴ５６、５８の各々は、図１の端子１０８の付いたＤＵＴ１１０に似ていることがある。
【００４５】
回路４６のような複数の回路が、プローブカードアセンブリ１００に設けられることがある。例えば、そのような追加の回路は、他の信号線（信号線５１に似ていることがある）を電気コネクタ１０４（図１を参照されたい）の他のチャネル接続に接続することがある。そのような追加の信号線は、また、ポテンシオメータ４７、４８のようなポテンシオメータを通してプローブ５２、５４のようなプローブに接続されることもある。いくつかのそのような追加のプローブは、図８に示されたＤＵＴ５６、５８に接触することができ、したがって、図８に示されたプローブ５２、５４と共に、ＤＵＴ５６、５８の端子の全てまたは多くに接触するためのＤＵＴプローブグループ（例えば、本明細書で開示されたＤＵＴプローブグループ１６または任意の他のＤＵＴプローブグループのような）を形成することができる。追加のプローブの他のものは、他のＤＵＴ（図８に示されない）に接触することができる。
【００４６】
図８に示されるように、各ポテンシオメータは、制御入力を含むことができる。図８において、各ポテンシオメータ５６、５８の制御入力への制御信号は、マルチプレクサ５０から供給されるように示されているが、他の実施形態では、そのような制御信号を、他の回路素子または電子的存在を通して、または他の回路素子または電子的存在から供給することができる。いくつかの実施形態では、ポテンシオメータ４７、４８の各制御入力に供給される各制御信号は、２つの状態を持つことができる。第１の状態の制御信号は、制御信号が与えられるポテンシオメータ４７、４８のインピーダンスレベルが、信号線５１上の受信された信号（例えば、テスターからの試験信号）を通過させないように十分に高いインピーダンスを持つようにすることができる。第２の状態の制御信号は、ポテンシオメータ４７、４８が、信号線５１上の受信された信号（例えば、テスターからの試験信号）を通過させるように十分に低いインピーダンスを持つようにすることができる。異なる状態の制御信号が、ポテンシオメータに選択的に与えられて、各ポテンシオメータを高インピーダンス状態か低インピーダンス状態かのどちらにすることができる。このようにして、図８に示されたプローブ５２、５４のどのパターンも、信号線５１上の受信された信号を通過させるように、また阻止するように選ばれることがある。プローブカードアセンブリ１００（図１を参照されたい）に実施される回路の全ての他の例は、同様に、信号源（例えば、テスター）から受信された信号を通過させるプローブの特定のパターンを選ぶように構成されることがある。
【００４７】
図８の入力５０ａを持ったマルチプレクサ５０、バス５７、マイクロプロセッサ５５、およびメモリ５９は、ポテンシオメータ５２、５４の制御入力への制御信号の供給を制御するための例示の回路を示す。入力５０ａからマルチプレクサ５０に与えられた１つまたは複数の制御信号および／または入力によって、マルチプレクサ５０は、異なるパターンの制御信号をポテンシオメータ５２、５４に出力することができ、この制御信号は、上で述べられたように、選択的にポテンシオメータのいくつかを高インピーダンス状態にし、またいくつかを低インピーダンス状態にすることができる。また図示されるように、メモリ５９に格納されたソフトウェア（例えば、ソフトウェア、ファームウェア、マイクロコード、または任意の他の形のプログラム命令）の制御を受けて動作するマイクロプロセッサ５５は、バス５７を通して制御および／または入力信号をマルチプレクサ５０に供給することができる。
【００４８】
マルチプレクサ５０、バス５７、マイクロプロセッサ５５、およびメモリ５９によって形成された回路の全てまたは一部分を、プローブカードアセンブリ１００（図１参照）に位置付けすることができる。例えば、マルチプレクサ５０、バス５７、マイクロプロセッサ５５、およびメモリ５９が、プローブカードアセンブリ１００に位置付けされることがある。他の例として、マルチプレクサ５０はプローブカードアセンブリ１００に位置付けされることがあり、メモリ５９およびマイクロプロセッサ５５は、テスター（図示されない）中に位置付けされることがある。そのような実施では、バス５７は、テスターからのチャネルと、プローブカードアセンブリ１００を経由して電気コネクタ１０４のチャネル接続からマルチプレクサ５０に至る電気経路とを備えることがある。さらに他の例として、マルチプレクサ５０、バス５７、マイクロプロセッサ５５、およびメモリ５９は、テスター（図示されない）に位置付けされることがあり、マルチプレクサ５０の出力は、プローブカードアセンブリ１００（図１を参照されたい）の電気コネクタ１０４のチャネル接続に接続するテスターからのチャネルを通して、プローブカードアセンブリ１００に供給されることがある。
【００４９】
マルチプレクサ５０、バス５７、マイクロプロセッサ５５、およびメモリ５９を備える制御回路は、単なる例示に過ぎず、ポテンシオメータ５２、５４の制御入力に制御信号を供給するために他の手段が使用されることがある。例えば、マイクロプロセッサ５５は、全体的または部分的に、固定配線形論理回路に取り替えられることがある。他の例として、マルチプレクサ５０は含まれる必要がなく、マイクロプロセッサ５５が制御信号をポテンシオメータ５２、５４に直接に、またはマルチプレクサ以外の回路素子（例えば、バッファ）を通して供給することがある。可能な修正のさらに他の例として、マルチプレクサ５０、バス５７、マイクロプロセッサ５５、およびメモリ５９で表された制御回路の全てまたは一部分は、プローブカードアセンブリ１００またはプローブカードアセンブリ１００が接続されたテスター（図示されない）以外に位置付けされることがある。例えば、その回路の全てまたは一部分が、プローブカードアセンブリ１００に電気的に接続されることがあるデバイス（テスター以外）中に位置付けされることがある。
【００５０】
上の議論と一貫して、図面をはっきりさせるために、図８では、各ＤＵＴ５６、５８に接続されたＤＵＴプローブグループごとに、ただ１つのプローブだけが示されている。通常の場合、当然、各ＤＵＴ５６、５８の端子に接続された各ＤＵＴプローブグループからいくつかのプローブがあり、各プローブが、図８に示されるように対応するディジタルポテンシオメータ接続を持っている。さらに、例示の実施形態では、合計１０２のＤＵＴプローブグループが、図８に示されるように並列に配線されている。理解されるように、このことによって、５１のＤＵＴプローブグループから成る２つの異なるグループ間の切換えが可能になる。前に説明された実施形態の場合のように、この例で使用される１０２よりも多いまたは大きな多数のＤＵＴプローブグループが使用されることがある。さらに、この２つの異なるグループのＤＵＴプローブグループは、数が等しいことがあり、さらに５１のＤＵＴプローブグループよりも大きいか小さいことがあり、または、各グループが異なる数のＤＵＴプローブグループを各グループに持つことがある。
【００５１】
ここで図８の回路の動作を考察すると、プロセッサ５５は、マルチプレクサ５０を介して制御信号を各ポテンシオメータ４７、４８に与える既知の方法でプログラムすることができる。制御信号は、２つの状態を持つことができる。述べられたように、第１の状態の制御信号は、１つまたは複数の制御信号が与えられる１つまたは複数のポテンシオメータのインピーダンスレベルが、信号線５１上の受信された信号（例えば、テスターからの試験信号）を通過させないだけ十分に高いインピーダンスを持つようにすることができる。第２の状態の制御信号は、ポテンシオメータが、信号線５１上の受信された信号（例えば、テスターからの試験信号）を通過させるように十分に低いインピーダンスを持つようにすることができる。異なる状態の制御信号が、ポテンシオメータに選択的に与えられて、各ポテンシオメータを高インピーダンス状態か低インピーダンス状態かのどちらにすることができる。この機能は、図４に示されるように、試験のために動作する第１の所定のパターンのＤＵＴプローブグループを作るために使用されることがある。動作プローブグループと対応するＤＵＴが互いに相対的に移動されて、図４に示されるようにプローブをＤＵＴに圧力接触させた後で、既知の方法で試験が進み、プローブが除去される。次に、図８に示された回路は、図５に示されるように、動作するＤＵＴプローブグループの第２の所定のパターンを作るために使用されることがある。再びプローブがウェーハに接触され、再び試験が進む。
【００５２】
ここで図９に注意を向けると、他の実施形態で、前に説明された構造に対応する構造は、同じ数字を用いて識別されている。図９の回路は、スイッチ６４、６６と各々並列接続された抵抗器６０、６２を含む。図９では、３つの抵抗器およびスイッチが示され、２つの抵抗器が６０、６２とラベル表示され、２つのスイッチ６４、６６がラベル表示されているが、より多いまたはより少なく抵抗器およびスイッチを使用することができ、また、本明細書での抵抗器６０、６２またはスイッチ６４、６６への符号は、図９の抵抗器またはスイッチのいくつかまたは全てをそれぞれ参照する。図９に示された構成では、各抵抗器６０、６２およびそれの関連スイッチ６０、６２は、本質的に、図８に示された構成のポテンシオメータの代わりをする。抵抗器６０、６２のインピーダンス値は、信号線５１上の受信された信号が通過するのを効果的に妨げるだけ十分に高くなり得て、さらにスイッチ６４、６６は、閉じられている間、閉じられている間にそれの関連抵抗器をバイパスする低インピーダンスバイパス電気経路を実現することができ、したがって、信号線５１上の受信された信号が関連プローブ５２、５４に通過することができるようになる。図９に示された構成は、他の点では図８に示された構成に似ていることがあり、さらに、図８に示された構成と同じように構成され、動作することがある。
【００５３】
スイッチ６４、６６は、継電器コンタクトなど機械的であってもよく、または固体スイッチであってもよい。スイッチの開閉は、プログラムされたプロセッサ５５の制御下にあることがあり、または図８に関して上で述べられた代替物のどれかを使用して制御されることがある。スイッチ６４、６６の開閉は、スイッチが閉じているとき各プローブ５２、５４を信号線５１に効果的に接続し、スイッチが開いているとき切断するように使用されることを除けば、言及されたように、図９の実施形態は図８の実施形態のように機能することができる。例えば、抵抗器（例えば、６０、６２）のインピーダンス値は、信号線５１上の受信された信号（例えば、信号線５１が接続されているテスターからの試験信号）が抵抗器を通過するのを効果的に妨げるだけ十分に高いことがある。
【００５４】
図１０は、チップ選択端子が各ＤＵＴ５６、５８に設けられることがあることを除けば、図８および９の実施形態に全体的に似ていることがある実施形態を示す。特定のＤＵＴのチップ選択端子は、この特定のＤＵＴの内部の回路をこの特定のＤＵＴの入力および／または出力端子（図１０に示されない）に選択的に接続し、また切断するように構成することができる。図１０の各ＤＵＴ５６、５８は、チップ選択端子７０、７２の付いた状態で示されている。
【００５５】
図１０の実施形態では、チップ選択コントローラ６８は、プログラムされたプロセッサ５５の制御下で、または図８に関して上で説明された制御変動のいずれかの制御下で動作することができる。チップ選択コントローラ６８は、図１のプローブカードアセンブリ１００のようなプローブカードアセンブリにあることがある。プログラムされたプロセッサ５５は、また、そのようなプローブカードアセンブリ１００に、またはテスター中にあることもある。この実施形態は、チップ選択（ＣＳ）端子７０、７２を持つようにウェーハ上に形成された適切なＤＵＴを利用する。試験中に、プローブ７３のようなプローブは、ＤＵＴ５６、５８のＣＳ端子７０、７２に接触することができ、さらにセレクタ６８は、ＤＵＴ５６、５８の各々のＣＳ端子７０、７２に与えられる信号の状態を制御することができる。チップ選択端子７０、７２は、試験プロセスを容易にする意図でＤＵＴの中に入れるように設計されてもよく、または、完成デバイス中に考慮されたＤＵＴ設計の一部分であってもよい。
【００５６】
いずれにしても、ＤＵＴ５８を参照して、チップ選択端子７２が、プローブ７３に現れる電圧に応じた第１の状態である間、ＤＵＴ５８の入力および／または出力端子（図１０に示されないが、図１の端子１０８に似ていることがある）はＤＵＴ５８の内部回路に結合され（例えば、電気的に接続され）、このことは、ＤＵＴ５８がプローブ５４を通して信号線５１に接続されることを意味する。しかし、チップ選択端子７２が第２の状態にあるとき、ＤＵＴ５８の内部回路は、ＤＵＴ５８の入力および／または出力端子から切り離される。この状態では、プローブ５４はＤＵＴ５８の入力および／または出力端子に電気的に接続されているが、信号線５１の試験信号はＤＵＴ５８の中に入力されない。このことは、既知の方法で、例えば、チップ選択端子への第２の状態の供給に応答してＤＵＴ端子の少なくともいくつかを高インピーダンスまたは浮遊状態にすることによって達成される。図１０のその他のＤＵＴのチップ選択端子は、チップ選択端子７２のように動作することができる。
【００５７】
プローブ５２、５４に接続された、図１０に示された抵抗器は随意である。これらの抵抗器は、試験中にＤＵＴ５６、５８間をいくらか分離するために使用することができる。したがって、抵抗器は、試験信号が通過することができるように十分に低いインピーダンスであるが、他方のプローブが接触しているＤＵＴの欠陥から一方のプローブを分離するように十分に高いインピーダンスを持った大きさで作ることができる。
【００５８】
図１０の実施形態は、上で説明されたように動作することができ、その結果、プログラムされたチップ選択が試験プロセス中に図４および５のパターンを作るように行われるようになる。実施形態のいずれにおいても、図４および５の所定のパターン間の切換えは、プローブをＤＵＴ端子から除去することなしに行われることがあることを理解されたい。さらに、３以上のパターンが試験中に作られることがあり、また異なる数のＤＵＴプローブグループが任意の形のパターンに作られることがある。これらの実施形態のどれでも、プローブヘッドアレイに関する同時係属米国特許出願第１１／０２８，９４０号に示されたもののようなプローブグループで効果的に実施されることがあり、この特許出願は、また、本出願の譲受人に譲渡されている。本発明は、また、ニードルカード、コブラカード、メンブレンカード、または任意の他の適切なプローブカードなどの任意の他の型のプローブカードを用いて実施されることがある。
【００５９】
図１１において、単一テスターチャネル（例えば、信号線７６、７８、８０の１つに接続された）が、単一試験中に、１つまたは複数のＤＵＴプローブ９０、９２の２以上の入力を駆動することができることを除けば、図１１の実施形態は、図１０の実施形態に似ている。信号線７６、７８、８０は、図８に関して上で述べられたように、図１のプローブカードアセンブリ１００の電気コネクタ１０４のチャネル接続に全体的に似ていることがあり、さらに、構成され、このチャネル接続に電気的に接続されることがある。複数のプローブを駆動する非限定的な例は、米国特許第６，４５２，４１１号に開示されている。図１１の例示の実施形態で理解されるように、複数の線７６、７８、８０は、テスター（図示されない）からの異なる通信チャネルに接続されることがある。例えば、線７６、７８、８０の各々は、図１のプローブカードアセンブリ１００のようなプローブカードアセンブリの一部分であることがあり、図１に関して上で述べられた電気伝導経路の１つによって電気コネクタ１０４のチャネル接続に接続されることがある。線７６、７８、８０の各々は、線８０が分離抵抗器８６、８８に接続されるのと同じように、分離抵抗器に接続されることがある。図１１の分離抵抗器は、図１０の抵抗器に似ていることがあり、同様な大きさに作られることがある。抵抗器８６、８８の他方の側はプローブ９０、９２に接続されることがあり、プローブ９０、９２各々は異なるＤＵＴプローブグループであるが線８０を介して単一テスターチャネルに接続されている。図１１の実施形態では、プローブ９０、９２は、ＤＵＴ８０、８４の端子にそれぞれ圧力接続されて示されている。図１０の場合のように、図面を簡単にするために、各ＤＵＴプローブグループに関連したプローブの全てが示されているとは限らない。理解されることであろうが、各ＤＵＴプローブグループ、例えばＤＵＴ８４に圧力接続されたＤＵＴプローブグループは、数多くのプローブを持つことがあり、各プローブは、最終的には、図１の電気コネクタ１０４のチャネル接続に接続されている。図１０の実施形態のように、ＤＵＴ８４のＣＳ端子のようなＤＵＴのチップ選択ＣＳ端子の各々は、チップ選択ＣＳ端子の各々に圧力接続されたプローブを介してセレクタ９０（図１０の６８に似ていることがある）に接続されることがある。
【００６０】
図１１の実施形態の動作は、図１０のそれに似ていることがある。チップ選択信号は、単一テスターチャネルによって２つのＤＵＴの同時試験を可能にするように設定されることがある。代わりに、単一試験中に、たった１つのＤＵＴが各チャネルで試験のために動作するように、チップ選択信号が選ばれ得る。または、単一チャネルでＣＳ端子の各々に適切な信号を与えることによってその単一チャネルによる同時試験のために、いくつかのＤＵＴが選ばれることがあり、一方で、他のＤＵＴには、単一チャネルで選ばれた１つのＤＵＴと選ばれなかった１つのＤＵＴがあることがある。この適応性によって、図４および５および図６および７に示されたパターンなどの異なるパターンが、異なるタッチダウン中に、試験手順を最適化するように試験のために選ばれることがある多くの方法が可能になる。
【００６１】
本発明の原理を好ましい実施形態で説明しまた図示したが、そのような原理から逸脱することなしに本発明が配列および細部で修正され得ることは明らかであろう。以下の特許請求の範囲の意図および要旨に入る全ての修正物および変形物を請求する。
【図１】
2010512512.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010512512.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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