(57)【要約】【課題】  オーバレイ変動の有害な影響を回避するために二重応力膜がそれぞれのエッジで自己整合される構造および方法を提供する。【解決手段】  ＰＭＯＳＦＥＴ（２００）とＮＭＯＳＦＥＴ（１００）の両方を含む集積回路では、ＰＭＯＳＦＥＴ（２００）とＮＭＯＳＦＥＴ（１００）のチャネルに異なる応力を与えるデュアル応力膜を使用することにより、両方のタイプのＦＥＴ上でキャリヤ移動度が増加される。異なるタイプの膜の間の境界に沿って両方の応力膜の層を有することの悪影響は、第１の応力膜（５０）の既存のエッジに対する第２の応力膜（７０）のエッジの自己整合を使用することによって解消される。２つの応力膜（５０，７０）間の境界では、一方の応力膜がもう一方に接するが、どちらの応力膜ももう一方の応力膜に重ならない。応力膜（５０，７０）のオーバラップを回避することにより、ＭＯＳＦＥＴチャネルに対して発揮される応力は最大限になる。第２の応力膜（７０）は上面に、第１の応力膜（５０）のエッジに自己整合される斜め（角度付けされた）レッジを有する。【選択図】  図２
2010517254.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に第１のチャネルが形成された第１のＭＯＳＦＥＴと、
前記基板上に第２のチャネルが形成された第２のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴの上に位置し、少なくとも前記第１のトランジスタの前記チャネルに第１の応力を与える第１の膜と、
前記第２のＭＯＳＦＥＴの上に位置し、少なくとも前記第２のトランジスタの前記チャネルに第２の応力を与える第２の膜であって、前記第１の膜のエッジに自己整合された斜めレッジを有し、前記第１の応力が前記第２の応力に等しくない第２の膜と、
を含む、半導体構造。
【請求項２】
前記第１の膜が前記第２の膜に接し、前記第１の膜が前記第２の膜に重ならず、前記第２の膜が前記第１の膜に重ならない、請求項１記載の半導体構造。
【請求項３】
前記第１の膜と前記第２の膜がいずれも誘電体膜である、請求項２記載の半導体構造。
【請求項４】
前記第１の応力が引っ張り応力であり、前記第２の応力が圧縮応力である、請求項３記載の半導体構造。
【請求項５】
前記第１の膜が約１５０ＭＰａより大きい引っ張り応力を有し、前記第２の膜が約１５０ＭＰａより大きい圧縮応力を有する、請求項４記載の半導体構造。
【請求項６】
前記第１のＭＯＳＦＥＴがｎ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）であり、前記第２のＭＯＳＦＥＴがｐ型ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）である、請求項４記載の半導体構造。
【請求項７】
前記第１の膜が、前記第１のＭＯＳＦＥＴのゲート導体と、前記第１のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触する、請求項４記載の半導体構造。
【請求項８】
浅いトレンチ分離（ＳＴＩ）をさらに含み、前記第１の膜が前記ＳＴＩの上の前記第２の膜に接し、前記第１の膜と前記第２の膜が前記ＳＴＩに接触する、請求項４記載の半導体構造。
【請求項９】
前記斜めレッジがゲート導体の上に位置し、前記第１の膜と前記第２の膜が前記ゲート導体に接触する、請求項４記載の半導体構造。
【請求項１０】
前記第１の膜が第１の窒化シリコン膜であり、前記第２の膜が第２の窒化シリコン膜である、請求項４記載の半導体構造。
【請求項１１】
前記第１の膜が前記第１のＭＯＳＦＥＴのスペーサに直接接触し、前記第２の膜が前記第２のＭＯＳＦＥＴのスペーサに直接接触する、請求項４記載の半導体構造。
【請求項１２】
前記第１の膜のすぐ上にエッチング・ストップ層をさらに含む、請求項４記載の半導体構造。
【請求項１３】
半導体構造を形成する方法であって、
半導体基板に第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを準備するステップと、
前記第１のＭＯＳＦＥＴの上および前記第２のＭＯＳＦＥＴの上に第１の応力膜を形成するステップと、
前記第２のＭＯＳＦＥＴの上の前記第１の応力膜の一部分を除去するステップと、
前記第１の応力膜および前記第２のＭＯＳＦＥＴの上に第２の応力膜を形成するステップと、
フォトレジストのエッジが前記第１の応力膜の上の前記第２の応力膜の段差に近接し、前記段差から前記第１の応力膜に重なる前記第２の応力膜の前記一部分に向かって位置するように、前記第２の応力膜に対してリソグラフィ的にパターン形成するステップと、
前記第１の応力膜に接する斜めレッジが前記第２の応力膜のエッジに形成され、前記第２の応力膜のいずれの部分も前記第１の応力膜に直接重ならないように、前記第２の応力膜をエッチングするステップと、
を含む、方法。
【請求項１４】
前記第２の応力膜の一部分が、前記第２の応力膜の前記エッチング中に前記フォトレジストの下からエッチングされる、請求項１３記載の方法。
【請求項１５】
前記第２の応力膜の段差に対する前記フォトレジストのオーバレイ許容差が、前記第２の応力膜の厚さの約２倍より小さい、請求項１４記載の方法。
【請求項１６】
前記第１の応力膜が第１の応力を有し、前記第２の層が第２の応力を有し、前記第１の応力と前記第２の応力が等しくない、請求項１５記載の方法。
【請求項１７】
前記第１の応力膜が前記第１のＭＯＳＦＥＴのスペーサと、前記第１のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触し、前記第２の応力膜が前記第２のＭＯＳＦＥＴのスペーサと、前記第２のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触する、請求項１６記載の方法。
【請求項１８】
前記第１の応力膜の上にエッチング・ストップ層を形成するステップをさらに含む、請求項１６記載の方法。
【請求項１９】
前記エッチング・ストップ層が酸化物であり、前記第１の応力膜が第１の窒化物であり、前記第２の応力膜が第２の窒化物であり、前記第１の窒化物と前記第２の窒化物が同一ではない、請求項１８記載の方法。
【請求項２０】
半導体構造を形成する方法であって、
半導体基板に第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを準備するステップと、
前記第１のＭＯＳＦＥＴの上および前記第２のＭＯＳＦＥＴの上に第１の応力膜を形成するステップと、
前記第２のＭＯＳＦＥＴの上の前記第１の応力膜の一部分を除去するステップと、
前記第１の応力膜および前記第２のＭＯＳＦＥＴの上に第２の応力膜を形成するステップと、
フォトレジストのエッジが前記第１の応力膜の上の前記第２の応力膜の段差に近接し、前記段差から前記第１の応力膜に重ならない前記第２の応力膜の一部分に向かって位置するように、前記第２の応力膜に対してリソグラフィ的にパターン形成するステップと、
前記第１の応力膜に接する斜めレッジが前記第２の応力膜のエッジに形成され、前記第２の応力膜のいずれの部分も前記第１の応力膜に直接重ならないように、前記第２の応力膜をエッチングするステップと、
を含む、方法。
【請求項２１】
前記フォトレジストの前記エッジが、リソグラフィ・マスク上のサブリソグラフィ・アシスト構造体によって形成された丸みのあるエッジである、請求項２０記載の方法。
【請求項２２】
前記フォトレジストの前記エッジが、前記第１の応力膜の一部分の上で皮膜化され、前記第２の応力膜内の段差まで伸びる、請求項２１記載の方法。
【請求項２３】
前記第２の応力膜の前記段差に対する前記フォトレジストのオーバレイが、前記第２の応力膜の厚さの２倍より小さい、請求項２２記載の方法。
【請求項２４】
前記第１の応力膜が第１の応力を有し、前記第２の層が第２の応力を有し、前記第１の応力と前記第２の応力が等しくない、請求項２３記載の方法。
【請求項２５】
前記第１の応力膜が前記第１のＭＯＳＦＥＴのスペーサと、前記第１のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触し、前記第２の応力膜が前記第２のＭＯＳＦＥＴのスペーサと、前記第２のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触する、請求項２４記載の方法。
【請求項２６】
前記第１の応力膜の上にエッチング・ストップ層を形成するステップをさらに含む、請求項２４記載の方法。
【請求項２７】
前記エッチング・ストップ層が酸化物であり、前記第１の応力膜が第１の窒化物であり、前記第２の応力膜が第２の窒化物であり、前記第１の窒化物と前記第２の窒化物が同一ではない、請求項２６記載の方法。
【請求項２８】
半導体構造を形成する方法であって、
半導体基板に第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを準備するステップと、
前記第１のＭＯＳＦＥＴの上および前記第２のＭＯＳＦＥＴの上に第１の応力膜を形成するステップと、
前記第２のＭＯＳＦＥＴの上の前記第１の応力膜の一部分を除去するステップと、
前記第１の応力膜および前記第２のＭＯＳＦＥＴの上に第２の応力膜を形成するステップと、
フォトレジストのエッジが前記第１の応力膜の上の前記第２の応力膜の段差に近接するように、前記第２の応力に対してリソグラフィ的にパターン形成するステップと、
前記第１の応力膜に接する斜めレッジが前記第２の応力膜のエッジに形成され、前記第２の応力膜のいずれの部分も前記第１の応力膜に直接重ならないように、前記第２の応力膜をエッチングするステップと、
を含む、方法。
【請求項２９】
前記第２の応力膜が、前記第２の応力膜の前記エッチング中に前記フォトレジストの下からエッチングされ、前記フォトレジストの前記エッジが、リソグラフィ・マスク上のサブリソグラフィ・アシスト構造体によって形成された丸みのあるエッジである、請求項２８記載の方法。
【請求項３０】
前記第１の応力膜が第１の応力を有し、前記第２の層が第２の応力を有し、前記第１の応力と前記第２の応力が等しくない、請求項２９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路用の半導体デバイスに関し、特に、ひずみ工学（strain engineering）によりパフォーマンスが改善されたＣＭＯＳトランジスタに関する。
【背景技術】
【０００２】
応力を操作することは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）内の少数キャリヤ移動度（minority carrier mobility）を改善し、ＭＯＳＦＥＴパフォーマンスに対する重大な強化を提供しながら、半導体処理に対する比較的小規模な変更を必要とするＭＯＳＦＥＴの相互コンダクタンス（transconductance）を増加（またはシリアル抵抗（reduced serial resistance）の減少）するための効果的な方法である。
【０００３】
半導体トランジスタのチャネルに応力が加えられると、キャリヤ移動度と、したがって、そのトランジスタの相互コンダクタンスおよびオン電流（on-current）は、応力を受けない半導体に関するそれぞれの元の値から変更される。これは、チャネル内の半導体構造上の加えられた応力とその結果発生するひずみがバンド・ギャップ構造に影響し（すなわち、バンド構造の縮退（degeneracy）をブレークし）、キャリヤの実効質量を変化させるからである。応力の効果は、チャネルの平面の結晶配向、結晶配向内のチャネルの方向、および加えられた応力の方向によって決まる。
【０００４】
半導体デバイスのパフォーマンス、特に、シリコン基板上に構築されたＭＯＳＦＥＴ（または手短に言えば「ＦＥＴ」）のパフォーマンスに対する、一軸応力（uniaxial stress）、すなわち、１つの結晶配向に沿って加えられた応力の効果は、半導体業界で広範囲に研究されている。シリコン・チャネルを使用するＰＭＯＳＦＥＴ（または手短に言えば「ＰＦＥＴ」）の場合、チャネル内の少数キャリヤ（この場合は正孔である）の移動度は、チャネルの方向、すなわち、正孔の移動方向またはドレインをソースに接続する方向に沿った一軸圧縮応力を受けて増加する。逆に、シリコン・チャネルを使用するＮＭＯＳＦＥＴ（または手短に言えば「ＮＦＥＴ」）の場合、チャネル内の少数キャリヤ（この場合は電子である）の移動度は、チャネルの方向、すなわち、電子の移動方向またはドレインをソースに接続する方向に沿った一軸引っ張り応力を受けて増加する。ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの間でキャリヤ移動度を強化するための応力のタイプに関する要件がこのように正反対であることにより、少なくとも２通りの異なるタイプの応力を同じ集積チップ上の半導体デバイスに加えるための従来技術の方法がもたらされている。
【０００５】
従来技術では、ＭＯＳＦＥＴのチャネル上の「応力工学（stress engineering）」または代わりに呼ばれる「ひずみ工学」の種々の方法が知られている。
【０００６】
あるグループの方法は、「広域応力（global stress）」、すなわち、基板から生成された一般的なトランジスタ・デバイス領域に加えられる応力を作り出す。広域応力は、ＳｉＧｅ応力緩和バッファ層、Ｓｉ：Ｃ応力緩和バッファ層、または絶縁体上のシリコン・ゲルマニウム構造などの構造によって生成される。
【０００７】
他のグループの方法は、「局部応力（local stress）」、すなわち、局部構造からチャネルに隣接する局部領域のみに加えられる応力を生成する。局部応力は、応力ライナ（stress liner）、埋め込みＳｉＧｅソース／ドレイン構造、埋め込みＳｉ：Ｃソース／ドレイン構造、応力生成浅いトレンチ分離構造、および応力生成シリサイドなどの構造によって生成される。これらの方法を使用する半導体デバイスでは、５０％までのオン電流の増加と４０％までの全体的なチップ速度の増加が報告されている。
【０００８】
局部応力を加えるための最も一般的な方法の１つは、応力ライナ（stressed liner）、または「応力膜（stressed film）」の使用である。各応力ライナは、圧縮または引っ張りのいずれかの特定の応力レベルを有するので、一般に「デュアルライナ（dual liner）」と呼ばれる２つの個別応力ライナを使用して、同じ集積回路の２つの異なる領域に引っ張り応力と圧縮応力を別々に作り出す。２つの個別ライナを形成するための模範的な方法は、米国特許出願公報第２００５／００９３０３０Ａ１号に開示されており、この出願は、ＮＦＥＴ領域が、下にあるＮＦＥＴのすぐ上に重なる引っ張り膜（tensile film）と、任意選択の誘電体層と、圧縮膜（compressive film）とによって覆われ、ＰＦＥＴ領域が圧縮膜のみによって覆われるような、２つの個別ライナの使用を開示するものである。ＮＦＥＴ領域の上の膜の積み重ねは下にあるＮＦＥＴに引っ張り応力を加え、ＰＦＥＴ領域の上の圧縮膜は下にあるＰＦＥＴに圧縮応力を加え、その結果、ＰＦＥＴとＮＦＥＴの両方が応力工学により強化されたパフォーマンスを有することになる。
【０００９】
しかし、圧縮膜は引っ張り膜と任意選択の誘電体層を通って下にあるＰＦＥＴに圧縮応力を加えるので、ＰＦＥＴ領域とＮＦＥＴ領域との境界付近のＰＦＥＴ領域の一部分の上に圧縮膜が存在することは有利なことではない。したがって、引っ張り膜が生成する引っ張り応力は、圧縮膜と引っ張り膜の両方がオーバラップする境界領域の下で、上に重なる圧縮膜が生成する圧縮応力によって部分的に打ち消される。
【００１０】
ＮＦＥＴ領域の上から圧縮膜をエッチングで除去するためには追加のマスクが必要になるので、ＮＦＥＴ領域の上から圧縮膜を除去することはいくつかの難題に直面する。既存のパターン付き引っ張り膜のエッジに対してフォトレジスト上の露出したパターンのエッジを位置合わせするには、固有のリソグラフィ・オーバレイの変動が条件になる。既存のパターン付き引っ張り膜のエッジに対するフォトレジストのオーバレイに応じて、引っ張り膜または圧縮膜のない領域を形成することができ、代わって、引っ張り膜と圧縮膜の両方を有する領域を形成することもできる。これらの２つの膜の間の境界の性質は、隣接するＭＯＳＦＥＴ上の応力のレベルに影響し、ＭＯＳＦＥＴのパフォーマンスの変動を引き起こす。さらに、この境界の性質は、ソースおよびドレイン領域内ならびにゲート電極、たとえば、インバータのゲート電極上のコンタクト・ホールのその後のエッチング・プロセスにも影響する。
【００１１】
したがって、ＭＯＳＦＥＴのパフォーマンスは、引っ張り膜に対するエッチングされた圧縮膜のオーバレイによって決まる。圧縮膜と引っ張り膜の形状（topography）を反転した場合でも、異なるレベルの応力が下にあるパターン付き膜を含む構造から応力ブランケット膜を部分的に除去すると、２つの応力膜のエッジのオーバレイに応じて、それぞれの膜の境界で異なる形状を生成する傾向があるので、問題は依然として存続する。その上、エッチング・プロセスはコンタクト・エリアから両方の応力膜を除去する必要があるので、引っ張り窒化膜と圧縮窒化膜とのオーバラップが大きいと、コンタクト・ホールの形成がより困難なものになる。しかし、引っ張り窒化膜と圧縮窒化膜とのアンダラップ（部分的な重なり）により、アンダラップ・エリア内でシリサイドのオーバエッチングを引き起こし、それにより、シリサイド化エリアの損傷を引き起こす。したがって、引っ張り窒化膜と圧縮窒化膜を自己整合することが望ましい。
【００１２】
図１を参照すると、従来技術による模範的なデュアル応力膜構造が示されている。第１のＭＯＳＦＥＴ９９および第２のＭＯＳＦＥＴ１９９は、基板１０、浅いトレンチ分離（ＳＴＩ）２０、および第１の応力膜５０と第２の応力膜７０からなる垂直スタック（積み重ね）を含む境界領域７２とともに示されている。第１のＭＯＳＦＥＴ９９は、基板１０の一部分と、ゲート誘電体３０と、ゲート・ポリシリコン３２およびゲート・シリサイド３６を含むゲート導体３８と、スペーサ３４と、ソースおよびドレイン領域４０と、ソースおよびドレイン・シリサイド４２と、第１の応力膜５０と、エッチング・ストップ層５２とを含む。同様に、第２のＭＯＳＦＥＴ１９９は、基板１０の他の一部分と、ゲート誘電体３０と、ゲート・ポリシリコン３２およびゲート・シリサイド３６を含むゲート導体３８と、スペーサ３４と、ソースおよびドレイン領域４０と、ソースおよびドレイン・シリサイド４２と、第２の応力膜７０とを含む。
【００１３】
第１の応力膜５０は第１のＭＯＳＦＥＴ９９に第１の応力を加え、第２の応力膜７０は第２のＭＯＳＦＥＴ１９９に第２の応力を加える。第１の応力と第２の応力は異なり、非常に多くの場合、２つの応力は性質が反対であり、すなわち、一方は圧縮であり、もう一方は引っ張りである。最も多くの場合、基板はシリコン基板であり、圧縮応力はｐ型ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）に加えられ、引っ張り応力はｎ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）に加えられる。第１のＭＯＳＦＥＴ９９は、形成方法に応じて、圧縮応力を有するＰＭＯＳＦＥＴまたは引っ張り応力を有するＮＭＯＳＦＥＴにすることができる。第１のＭＯＳＦＥＴ９９に対する第２のＭＯＳＦＥＴ１９９用として、反対の種類の応力を有する反対極性のＭＯＳＦＥＴが選択される。
【００１４】
一般に、１つの応力膜は、その膜の位置に関係なく、１つのレベルの応力のみを有する。２つの異なるデバイスに対して２つの異なるレベルの応力を発揮するためには、２つの異なるタイプの応力膜の形成が必要である。従来技術では、反対極性の相当な応力レベルを有する応力膜（すなわち、１つの圧縮膜と１つの引っ張り膜）を生成しようとする試みは、限定的に成功している。たとえば、イオン注入を使用して応力膜の一部分を緩和することにより、これまでは、限られた大きさの応力を有する膜を生成してきた。したがって、両方のタイプの高レベルの応力、たとえば、約１５０ＭＰａより大きい圧縮応力と約１５０ＭＰａより大きい引っ張り応力を有する構造を形成するには、２つの異なる応力膜を２回別々に付着させる必要がある。
【００１５】
２つの個別応力膜または「デュアル応力膜」を使用する従来技術の方法の一般的な態様の１つは、第１の応力膜５０のエッジに対して第２の応力膜７０のエッジを自己整合できないことである。正しい種類の応力を加える膜のみが、移動度増加ＰＭＯＳＦＥＴと移動度増加ＮＭＯＳＦＥＴの両方を使用するＣＭＯＳ回路内の各ＭＯＳＦＥＴの上に存続する予定である場合、２つのリソグラフィ・パターン形成の使用が不可避である。まず、１つの応力膜が付着されてパターン形成されるが、これは図１で「第１の応力膜」５０として指定されている。第１の応力膜５０のリソグラフィ・パターン形成およびエッチング後に第１の応力膜５０のエッジが定義される。その後、第２の応力膜７０が付着され、第１の応力膜５０の既存のエッジに対してリソグラフィ的に位置合わせされ、パターン形成され、エッチングされる。
【００１６】
しかし、どのリソグラフィ位置合わせも、既存の位置合わせマークに対する位置合わせのために固有のゼロでないオーバレイ変動を有する。１９３ｎｍ  ＤＵＶリソグラフィ・システムなどの現在最も高度なリソグラフィ・ツールのいくつかでも、約４０ｎｍ〜約５０ｎｍの総オーバレイ許容差またはオーバレイ変動を有し、これは、典型的には約５０ｎｍ〜約１００ｎｍである応力膜の厚さに匹敵する。第１の応力膜のエッジに対して第２の応力膜のエッジを位置合わせしようと試みると、その結果、２つの膜間に約５０ｎｍまたはそれ以上のオーバラップが発生する可能性があり、代わって、いかなる応力膜も存在しない約５０ｎｍまたはそれ以上のギャップが発生する可能性がある。２つの膜は反対の応力タイプを有するので、オーバレイのこのような変動の結果、２つのタイプの応力膜間の境界付近のデバイスに加えられる応力が過度に変動することになるであろう。近くのデバイスに加えられる応力の変動を低減するために、典型的には、図１に示されているような構造が従来技術で使用され、オーバレイ変動の最悪の場合でも第２の応力膜７０が第１の応力膜５０の上に重なることを保証する。しかし、２つの膜は反対の応力タイプを有するので、２つの応力膜を垂直に重ねると、結果的に、近くのデバイスに加えられる応力が部分的に相殺されることになる。第１の応力膜５０の一部分と第２の応力膜７０の一部分の積み重ねを含む、図１の積み重ねられた局部構造７２は、２つのタイプの応力膜が隣接する境界付近の応力を効果的に中和するかまたは減らしている。
【００１７】
たとえば、米国特許出願公報第２００６／００９９７９３Ａ１号によって開示されているように、この問題を軽減するために新規の方法を使用することができ、この出願では、各ＭＯＳＦＥＴ領域で一貫したレベルの応力を維持するために引っ張り膜と圧縮膜のアンダラップされた対とともに現行の導電部材が使用されているが、任意の追加構造を導入するとチップ面積を増加させる傾向があり、このため、あまり経済的ではない選択肢になる。さらに、境界付近のＭＯＳＦＥＴ上で最大レベルの応力を加えることは、２つの応力膜がオーバラップまたはアンダラップを含まない場合、すなわち、２つのタイプの応力が相互に相殺するかまたは減らすことになる領域を形成しない場合にのみ、可能になるであろう。
【００１８】
したがって、デュアルパターン付き応力膜の形状に対するオーバレイ変動の有害な影響を低減または解消する方法が必要である。
【００１９】
また、デュアルパターン付き応力膜の形状に対するオーバレイ変動の有害な影響が最小限になるかまたか解消される構造が必要である。
【００２０】
さらに、第１の応力膜と第２の応力膜が隣接し、第２の応力膜にパターン形成するために使用されるフォトレジストのオーバレイに関係なく、隣接するＭＯＳＦＥＴデバイスに一貫したレベルの応力を伝える境界領域を有する構造が必要である。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】米国特許出願公報第２００５／００９３０３０Ａ１号
【特許文献２】米国特許出願公報第２００６／００９９７９３Ａ１号
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明は、オーバレイ変動の有害な影響を回避するためにデュアル応力膜がそれぞれのエッジで自己整合される構造および方法を提供することにより、上記の必要性に対処するものである。
【００２３】
また、本発明は、第２の応力膜にパターン形成する際に使用されるフォトレジストのオーバレイに関係なく、２つの応力膜間の境界領域が一貫したレベルの応力を与える構造および方法も提供する。
【課題を解決するための手段】
【００２４】
本発明により、自己整合デュアル応力ライナを有する半導体構造が開示され、その半導体構造は、
基板と、
基板上に第１のチャネルが形成された第１の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
基板上に第２のチャネルが形成された第２のＭＯＳＦＥＴと、
第１のＭＯＳＦＥＴの上に形成され、少なくとも第１のトランジスタのチャネルに第１の応力を与える第１の膜と、
第２のＭＯＳＦＥＴの上に位置し、少なくとも第２のトランジスタのチャネルに第２の応力を与える第２の膜であって、第２の膜は第１の膜のエッジに自己整合された斜めレッジ（angled ledge）を有し、第１の応力が第２の応力に等しくない第２の膜と、
を含む。
【００２５】
好ましくは、第１の膜はその境界で第２の膜に接する。したがって、第１の膜の側面は第２の膜の側面に接触する。しかし、第１の膜は第２の膜に重ならず、第２の膜は第１の膜に重ならない。したがって、本発明によれば、第１の膜と第２の膜の両方が垂直に積み重ねられる領域は存在しない。これは、両方の応力膜間の任意選択の介在誘電体層の有無にかかわらず、両方の応力膜の積み重ねが異なる応力レベルを有する２つの膜の境界に沿って存在する領域を含む、デュアル応力膜を有する従来技術の構造とは対照的である。
【００２６】
好ましくは、第１の膜と第２の膜はいずれも誘電体膜である。誘電体膜の例としては、様々なドーピングの窒化シリコン、酸窒化シリコン、および酸化シリコンを含む。好ましくは、第１の応力と第２の応力は反対のタイプである。たとえば、第１の応力は引っ張り応力であり、第２の応力は圧縮応力である。より好ましくは、第１の応力は大きさが１５０ＭＰａより大きい引っ張り応力であり、第２の応力は大きさが１５０ＭＰａより大きい圧縮応力である。最も好ましくは、第１の応力は大きさが５００ＭＰａより大きい引っ張り応力であり、第２の応力は大きさが５００ＭＰａより大きい圧縮応力である。非常に好ましい一実施形態では、第１の応力が加えられる第１のＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）であり、第２の応力が加えられる第２のＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）である。
【００２７】
好ましくは、第１の膜は、ゲート導体上のゲート・シリサイドを含むことができる第１のＭＯＳＦＥＴのゲート導体と、ソースおよびドレイン上に形成されたシリサイドを含むことができる第１のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触する。第１の膜は、好ましくは、浅いトレンチ分離（ＳＴＩ）上の第２の膜に接する。より好ましくは、第１の膜と第２の膜はいずれもＳＴＩに直接接触する。
【００２８】
また、斜めレッジはゲート導体の上に位置することができ、第１の膜と第２の膜はゲート導体に接触することができる。
【００２９】
好ましくは、第１の膜は第１の窒化シリコン膜であり、第２の膜は第２の窒化膜である。また、好ましくは、第１の膜は第１のＭＯＳＦＥＴのスペーサに直接接触し、第２の膜は第２のＭＯＳＦＥＴのスペーサに直接接触する。
【００３０】
好ましくは、エッチング・ストップ層は第１の膜のすぐ上に位置する。また、エッチング・ストップ層は第２の膜の上に存在しないことが好ましい。エッチング・ストップ層は、好ましくは、誘電体層である。エッチング・ストップ層は第２の膜に対するエッチング選択性を有する。非常に好ましい一実施形態では、第２の膜は第２の窒化シリコン膜であり、エッチング・ストップ層は酸化シリコンである。
【００３１】
本発明により、半導体構造を形成する第１の方法が開示され、その方法は、
半導体基板に第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを準備するステップであって、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴのそれぞれが、ゲート導体と、スペーサと、ソースおよびドレイン領域とを有するステップと、
第１のＭＯＳＦＥＴの上および第２のＭＯＳＦＥＴの上に第１の応力膜を形成するステップと、
第２のＭＯＳＦＥＴの上の第１の応力膜の一部分を除去するステップと、
第１の応力膜および第２のＭＯＳＦＥＴの上に第２の応力膜を形成するステップと、
フォトレジストのエッジが第１の応力膜の上の第２の応力膜の段差（ステップ）に近接し、その段差から第１の応力膜に重なる第２の応力膜の一部分に向かって位置するように、第２の応力膜に対してリソグラフィ的にパターン形成するステップと、
第１の応力膜に接する斜めレッジが第２の応力膜のエッジに形成され、第２の応力膜のいずれの部分も第１の応力膜に直接重ならないように、第２の応力膜をエッチングするステップと、
を含む。
【００３２】
好ましくは、第１の応力膜は、ゲート導体ならびにソースおよびドレイン領域の形成後に半導体表面全体の上に形成される。第１の応力膜の形成後に、第１の応力膜は第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの両方に重なる。その後、第１のトランジスタのみの上に第１の膜が重なり、第２のトランジスタの上に第１の膜が重ならないように、第１の応力膜は、リソグラフィ的にパターン形成され、エッチングされる。段差の位置は、第２の応力膜の断面輪郭が実質的に垂直の外面を有する位置として定義される。その外面は第１の応力膜に接触しない。
【００３３】
本発明の第１の実施形態によれば、エッチング・プロセスが、第２の応力膜の横方向エッチングにより第１の応力膜に直接重なる第２の応力膜の一部分に横方向にエッチングすることができるように、段差とフォトレジストのエッジとの近接度が制御される。好ましくは、第１の応力膜の上の第２の応力膜の段差に対するフォトレジストのオーバレイを制御することにより、近接性が維持される。第２の応力膜のエッジに対するフォトレジストのオーバレイは、好ましくは、第２の応力膜の厚さの２倍より小さく、最も好ましくは、エッチング・プロセス中に第２の応力膜の横向きエッチングを容易にするために第２の応力膜の厚さより小さい。
【００３４】
本発明の第２の実施形態により、半導体構造を形成する方法が開示され、その方法は、
半導体基板に第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを準備するステップであって、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴのそれぞれが、ゲート導体と、スペーサと、ソースおよびドレイン領域とを有するステップと、
第１のＭＯＳＦＥＴの上および第２のＭＯＳＦＥＴの上に第１の応力膜を形成するステップと、
第２のＭＯＳＦＥＴの上の第１の応力膜の一部分を除去するステップと、
第１の応力膜および第２のＭＯＳＦＥＴの上に第２の応力膜を形成するステップと、
フォトレジストのエッジが第１の応力膜の上の第２の応力膜の段差に近接し、その段差から第１の応力膜に重ならない第２の応力膜の一部分に向かって位置するように、第２の応力膜に対してリソグラフィ的にパターン形成するステップと、
第１の応力膜に接する斜めレッジが第２の応力膜のエッジに形成され、第２の応力膜のいずれの部分も第１の応力膜に直接重ならないように、第２の応力膜をエッチングするステップと、
を含む。
【００３５】
第１の応力膜と第２の応力膜は、上記の第１の実施形態と同じ方法で形成される。しかし、本発明の第２の実施形態によれば、フォトレジストのエッジは、第１の実施形態と比較して段差の反対側、すなわち、第１の応力膜がない側に位置する。
【００３６】
好ましくは、フォトレジストのエッジは、リソグラフィ・マスク上のサブリソグラフィ・アシスト構造体（sublithographic assist feature）によって形成された丸みのあるエッジである。フォトレジストのエッジは、第２の応力膜内の段差までの第１の応力膜の一部分の上で皮膜（浮きかす）化される。フォトレジストの皮膜化、またはフォトレジストの元のエッジの外側の隣接領域を覆うためにフォトレジスト・エッジの下部でフォトレジストの側壁から取り除かれるフォトレジスト材料の蓄積が、元のフォトレジスト・エッジと段差との間の第２の応力膜の一部分を完全に覆うように、段差とフォトレジストのエッジとの近接度が制御される。換言すれば、フォトレジストの下部で皮膜化した（浮きかす）材料の蓄積は、元のフォトレジスト・エッジと段差との間の第２の応力膜の一部分を覆い、それにより、第２の応力膜の覆われた一部分を保護する。
【００３７】
好ましくは、第１の応力膜の上の第２の応力膜の段差に対するフォトレジストの近接性は、オーバレイを制御することにより維持される。段差に対するフォトレジストのオーバレイ変動は、好ましくは、第２の応力膜の厚さの２倍より小さく、最も好ましくは、エッチング・プロセス中に第２の応力膜の横向きエッチングを容易にするために第２の応力膜の厚さより小さい。
【００３８】
第１の方法と第２の方法のいずれでも、好ましくは、第１の応力膜は少なくとも第１のトランジスタのチャネルに第１の応力を加え、第２の応力膜は少なくとも第２のトランジスタのチャネルに第２の応力を加え、第１の応力と第２の応力は等しくない。より好ましくは、第１の応力と第２の応力は反対である。たとえば、第１の応力は引っ張り応力であり、第２の応力は圧縮応力である。代わって、第１の応力は圧縮応力であり、第２の応力は引っ張り応力である。より好ましくは、第１の応力と第２の応力はいずれも大きさが約１５０ＭＰａより大きい。最も好ましくは、第１の応力と第２の応力はいずれも大きさが約５００ＭＰａより大きい。
【００３９】
第１の方法と第２の方法のいずれでも、好ましくは、第１の応力膜は第１のＭＯＳＦＥＴのスペーサならびに第１のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触し、第２の応力膜は第２のＭＯＳＦＥＴのスペーサならびに第２のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触する。また、好ましくは、エッチング・ストップ層は第１の応力膜の上に形成される。たとえば、ブランケット・エッチング・ストップ層は、第１の応力膜上に付着され、第１の応力膜とともにパターン形成される。好ましくは、エッチング・ストップ層は、エッチングによってエッチング・ストップ層に対して選択的に第２の応力膜が除去されるような選択性をエッチング・プロセスに提供する。模範的な一実現例では、エッチング・ストップ層は酸化物であり、第１の応力膜は第１の窒化物であり、第２の応力膜は第２の窒化物であり、第１の窒化物と第２の窒化物は同一ではない。
【００４０】
本発明による第１の方法と第２の方法はいずれも上記の構造を生成し、第１の応力膜と第２の応力膜は、それぞれの側面、すなわち、それぞれの「側壁（sidewall）」でのみ、相互に接する、すなわち、隣接する。第１の応力膜と第２の応力膜は上面または底面で相互に隣接していない。結果として得られる構造は、第２の応力膜にパターン形成するフォトレジストのオーバレイに関係なく、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの両方に所定のレベルの応力を加える。この自己整合構造は、第２の応力膜を第１の応力膜に位置合わせするために使用されるリソグラフィ・プロセスのオーバレイに関係なく、両方のタイプのＭＯＳＦＥＴに対して制御されたレベルの応力を有する。
【００４１】
次に、添付図面に関連して、一例としてのみ、本発明の諸実施形態を説明する。
【図面の簡単な説明】
【００４２】
【図１】境界領域７２が両方の応力膜のスタック（積み重ね）を含む、デュアル応力膜を有する従来技術の構造の断面図である。
【図２】本発明の第１の実施形態と第２の実施形態の両方に共通するプロセスのための模範的な構造の順次断面図である。
【図３】本発明の第１の実施形態と第２の実施形態の両方に共通するプロセスのための模範的な構造の順次断面図である。
【図４】本発明の第１の実施形態と第２の実施形態の両方に共通するプロセスのための模範的な構造の順次断面図である。
【図５】本発明の第１の実施形態による模範的な構造の順次断面図である。
【図６】本発明の第１の実施形態による模範的な構造の順次断面図である。
【図７】本発明の第１の実施形態による模範的な構造の順次断面図である。
【図８】本発明の第２の実施形態による模範的な構造の順次断面図である。
【図９】本発明の第２の実施形態による模範的な構造の順次断面図である。
【図１０】本発明の第２の実施形態による模範的な構造の順次断面図である。
【図１１】２つのタイプの応力膜間の境界を示す、本発明による模範的な構造の平面図である。
【発明を実施するための形態】
【００４３】
本発明は、図１に示されている従来技術による２つの応力膜（５０、７０）の積み重ねられた局部構造７２を解消するものである。その代わりに、本発明は、任意の垂直オーバラップなしに側面のみで２つの応力膜（５０、７０）を接触させる。その結果、本発明により２つの応力膜（５０、７０）の境界の近くに位置する場合でも、両方のタイプのデバイスに完全な応力が加えられる。
【００４４】
本発明によれば、発明の構造を形成するための方法の２つの実施形態を使用することができる。どちらの実施形態も特定のポイントまで共通の処理方法および構造を使用するので、この方法の２つの実施形態が互いに異なるところまでは、両方の実施形態をまとめて説明する。
【００４５】
図２を参照すると、第１のＭＯＳＦＥＴ１００および第２のＭＯＳＦＥＴ２００は、基板１０およびＳＴＩ２０とともに示されている。この基板は、好ましくは、エピタキシャル半導体基板、すなわち、単結晶半導体基板である。半導体材料は、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、シリコン炭素合金、シリコン・ゲルマニウム・炭素合金、ガリウムヒ素、ヒ化インジウム、リン化インジウム、ＩＩＩ−Ｖ化合物半導体材料、ＩＩ−ＶＩ化合物半導体材料、有機半導体材料、およびその他の化合物半導体材料から選択することができるが、これらに限定されない。半導体基板１０は、バルク基板、セミコンダクタ・オン・インシュレータ（ＳＯＩ：semiconductor-on-insulator）基板、またはハイブリッド基板にすることができる。本発明はバルク基板で説明されているが、ＳＯＩ基板上またはハイブリッド基板上で本発明を実現することも本明細書では明確に企図されている。
【００４６】
ウェル（図示せず）、しきい電圧調整注入およびＨＡＬＯ注入（図示せず）、ＳＴＩ２０、高Ｋ誘電体オプションを含むゲート誘電体３０、この場合はゲート・ポリシリコン３２とゲート・シリサイド３６を含むゲート導体３８、ソースおよびドレイン４０、ならびにソースおよびドレイン・シリサイド４２を含むＭＯＳＦＥＴ構造を形成する方法は、当技術分野で周知のものである。第１のＭＯＳＦＥＴ１００はＰＭＯＳＦＥＴにすることができ、第２のＭＯＳＦＥＴ２００はＮＭＯＳＦＥＴにすることができる。代わって、第１のＭＯＳＦＥＴ１００はＮＭＯＳＦＥＴにすることができ、第２のＭＯＳＦＥＴ２００はＰＭＯＳＦＥＴにすることができる。
【００４７】
本発明によれば、第１の応力膜５０は第１のＭＯＳＦＥＴ１００上および第２のＭＯＳＦＥＴ２００上の両方に付着される。第１の応力膜５０は、好ましくは、誘電体膜である。第１の応力膜５０は、窒化シリコン、酸化シリコン、酸窒化シリコン、他の誘電体材料、またはこのような材料の積み重ねにすることができる。最も好ましくは、第１の応力膜５０は窒化シリコン膜である。第１の応力膜５０は、半導体基板の上面全体の上に形成され、第１のＭＯＳＦＥＴ１００と第２のＭＯＳＦＥＴ２００の両方を覆う。好ましくは、第１の応力膜は、化学的気相堆積（ＣＶＤ）によって付着される。低圧化学的気相堆積（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、減圧化学的気相堆積（ＳＡＣＶＤ）、および高密度プラズマ（ＨＤＰ）堆積など、様々なＣＶＤの方法が使用可能である。好ましくは、第１の応力膜５０の付着のために、プラズマＣＶＤが使用される。
【００４８】
第１の応力膜５０は、少なくとも第１のＭＯＳＦＥＴ１００のチャネルに第１の応力を提供する。第１のＭＯＳＦＥＴ１００がＮＭＯＳＦＥＴである場合、第１の応力膜は第１のＭＯＳＦＥＴ１００に引っ張り応力を加える。この引っ張り応力の大きさは、好ましくは、約１５０ＭＰａより大きく、最も好ましくは、約５００ＭＰａより大きい。第１のＭＯＳＦＥＴ１００がＰＭＯＳＦＥＴである場合、第１の応力膜は第１のＭＯＳＦＥＴ１００に圧縮応力を加える。この圧縮応力の大きさは、好ましくは、約１５０ＭＰａより大きく、最も好ましくは、約５００ＭＰａより大きい。付着されると、第１の応力膜５０のパターン形成の前に、第１の応力膜は、図２の第２のＭＯＳＦＥＴ２００を含む、下にある他のデバイスに同じレベルの応力を加える。
【００４９】
第１の応力膜５０は、第１のＭＯＳＦＥＴ１００のゲート導体３８に直接接触する。付着されると、第１の応力膜５０のパターン形成の前に、第１の応力膜５０は、第２のＭＯＳＦＥＴ２００のゲート導体３８にも直接接触する。
【００５０】
第１の応力膜５０は、第１のＭＯＳＦＥＴ１００のソースおよびドレイン４０とソースおよびドレイン・シリサイド４２とを含む第１のＭＯＳＦＥＴ１００のソースおよびドレイン領域に直接接触する。付着されると、第１の応力膜５０のパターン形成の前に、第１の応力膜５０は、第２のＭＯＳＦＥＴ２００のソースおよびドレイン領域にも直接接触する。
【００５１】
第１の応力膜５０は、第１のＭＯＳＦＥＴ１００のスペーサ３４に直接接触する。付着されると、第１の応力膜５０のパターン形成の前に、第１の応力膜５０は、第２のＭＯＳＦＥＴ２００のスペーサ３４にも直接接触する。
【００５２】
好ましくは、第１の応力膜５０はＳＴＩ２０にも直接接触する。
【００５３】
第１の応力膜の厚さは、好ましくは、約５０ｎｍ〜約１００ｎｍの範囲内である。
【００５４】
好ましくは、エッチング・ストップ層５２は、図３に示されているように第１の応力膜５０の上に付着される。エッチング・ストップ層５２は、後で付着すべき第２の応力膜７０（図４に示す）とは異なる材料である。好ましくは、エッチング・ストップ層５２は誘電体層である。第２の応力膜７０のエッチングに使用されるエッチング・プロセスがエッチング・ストップ層５２に対して選択的であり、実質的にエッチング・ストップ層５２をエッチングしないように、エッチング・ストップ層５２が選択される。たとえば、第２の応力膜７０が窒化シリコン膜である場合、エッチング・ストップ層５２として酸化シリコンを使用することができる。エッチング・ストップ層５２については、約１０ｎｍ〜約２０ｎｍの範囲の厚さが好ましい。エッチング・ストップ層５２を付着させるために、上述の様々なＣＶＤ方法を含む任意の付着方法を使用することができる。
【００５５】
第１のフォトレジスト６１は、図３に示されているように、半導体基板の上面の上に塗布され、リソグラフィ的にパターン形成される。好ましくは、図３に示されているように、エッチング・ストップ層５２が使用され、第１のフォトレジスト６１がエッチング・ストップ層５２の上に塗布される。第１のフォトレジスト６１のパターン形成後、第１のＭＯＳＦＥＴ１００の上の領域はパターン付きフォトレジスト６１で覆われ、第２のＭＯＳＦＥＴ２００の上の領域は露出される。パターン付きフォトレジスト６１のエッジは、好ましくは、ＳＴＩ２０の上に位置する。
【００５６】
その後のエッチングは、エッチング・ストップ層５２の露出部分と下にある第１の応力膜５０をエッチングする。好ましくは、第１の応力膜５０用のエッチング・プロセスは、下にある材料、すなわち、第２のＭＯＳＦＥＴ２００のゲート・シリサイド３６、第２のＭＯＳＦＥＴ２００のスペーサ３４、第２のＭＯＳＦＥＴ２００のソースおよびドレイン・シリサイド４２、ならびにＳＴＩ２０に対して選択的である。
【００５７】
その後、図４に示されているように、第２の応力膜７０がパターン付きの第１の応力膜５０の上に付着される。任意選択のエッチング・ストップ層５２が構造内に存在する場合、第２の応力膜７０は、エッチング・ストップ層５２、第１の応力膜５０の側壁、第２のＭＯＳＦＥＴ２００のゲート導体３８、第２のＭＯＳＦＥＴ２００のスペーサ３４、ならびに第２のＭＯＳＦＥＴ２００のソースおよびドレイン・シリサイド４２に直接接触している。任意選択のエッチング・ストップ層５２が構造内に存在しない場合、第２の応力膜７０は、第１の応力膜５０の上面、第１の応力膜５０の側壁、第２のＭＯＳＦＥＴ２００のゲート導体３８、第２のＭＯＳＦＥＴ２００のスペーサ３４、ならびに第２のＭＯＳＦＥＴ２００のソースおよびドレイン・シリサイド４２に直接接触している。
【００５８】
第２の応力膜７０は、好ましくは、誘電体膜である。第２の応力膜７０は、窒化シリコン、酸化シリコン、酸窒化シリコン、他の誘電体材料、またはこのような材料の積み重ねにすることができる。好ましくは、第２の応力膜７０は窒化シリコンである。好ましくは、第２の応力膜は、第１の応力膜５０の付着のために上述した方法のいずれかを含む、化学的気相堆積（ＣＶＤ）によって付着される。
【００５９】
第２の応力膜７０内の段差（ステップ）７１は、下にあるパターン付き第１の応力膜５０のエッジに沿って形成され、パターン付き第１の応力膜５０の上に重ならない第２の応力膜７０の一部分に向かって、ほぼ第２の応力膜７０の厚さ分だけ、下にあるエッジからずらされる。段差７１の位置は、第２の応力膜７０の断面輪郭が実質的に垂直の外面７３を有する位置として定義される。垂直の外面７３は、第２の応力膜７０の表面であり、実質的に垂直であり、第１の応力膜５０に接触せず、図４に示されているように、第２の応力膜７０の実質的に水平の上面に隣接する。第１の応力膜５０のエッジは、好ましくは、ＳＴＩ２０の上に位置する。さらに、第２の応力膜７０の段差７１も、好ましくは、ＳＴＩ２０の上に位置する。この場合、第１の応力膜５０と第２の応力膜７０はいずれも、ＳＴＩ２０に直接接触する。
【００６０】
第２の応力膜７０は、少なくとも第２のＭＯＳＦＥＴ２００のチャネルに第２の応力を提供する。第１のＭＯＳＦＥＴ１００がＮＭＯＳＦＥＴである場合、第２のＭＯＳＦＥＴ２００は、好ましくは、ＰＭＯＳＦＥＴであり、第２の応力膜は第２のＭＯＳＦＥＴ２００に圧縮応力を加える。この圧縮応力の大きさは、好ましくは、約１５０ＭＰａより大きく、最も好ましくは、約５００ＭＰａより大きい。第１のＭＯＳＦＥＴ１００がＰＭＯＳＦＥＴである場合、第２のＭＯＳＦＥＴ２００は、好ましくは、ＮＭＯＳＦＥＴであり、第２の応力膜は第２のＭＯＳＦＥＴ２００に引っ張り応力を加える。この引っ張り応力の大きさは、好ましくは、約１５０ＭＰａより大きく、最も好ましくは、約５００ＭＰａより大きい。
【００６１】
第２の応力膜７０は、第２のＭＯＳＦＥＴ２００のゲート導体３８に直接接触し、第２のＭＯＳＦＥＴ２００のソースおよびドレイン４０とソースおよびドレイン・シリサイド４２とを含む、第２のＭＯＳＦＥＴ２００のソースおよびドレイン領域に直接接触する。また、第１の応力膜５０は、第２のＭＯＳＦＥＴ２００のスペーサ３４およびＳＴＩ２０に直接接触する。第１の応力膜の厚さは、好ましくは、約５０ｎｍ〜約１００ｎｍの範囲内である。
【００６２】
第２のフォトレジスト８１は、図４に示されている半導体構造の上面全体の上に塗布され、第１のＭＯＳＦＥＴ１００の領域の上から第２の応力膜７０の一部分を除去するようにパターン形成される。パターン付き第２のフォトレジスト８１のエッジは、第２の応力膜７０の段差７１に近接して配置される。段差７１に対する第２のフォトレジスト８１のエッジの位置は、本発明の特定の実施形態によって決まる。
【００６３】
本発明の第１の実施形態によれば、第２のフォトレジスト８１のエッジは、段差７１上または第１の応力膜５０の上に重なる第２の応力膜７０の一部分に向かって位置し、すなわち、図５に示されているように、パターン付き第１の応力膜５０とブランケット第２の応力膜７０の積み重ねの下にある第１のＭＯＳＦＥＴ１００に向かって位置する。図５では、第２のフォトレジスト８１のエッジは、段差７１の左にあるか、または第１のＭＯＳＦＥＴ１００に向かっている。好ましくは、このスタック（積み重ね）は、第１の応力膜５０と第２の応力膜７０との間のエッチング・ストップ層５２も含む。
【００６４】
本発明の第１の実施形態によれば、段差７１と第２のフォトレジスト８１のエッジとの近接度は、その後のエッチング・プロセスが第１の応力膜５０に直接重なる第２の応力膜７０の一部分を横方向にエッチングするように、制御される。エッチング・プロセス中に、第２のフォトレジスト７０のエッジに近く、かつ、第２のフォトレジスト７０によって覆われる第２の応力膜７０の一部分は、側面からエッチングされる。この結果、第２のフォトレジスト８１の下から第２の応力膜７０のアンダカットが発生する。その結果得られる第２の応力膜７０の輪郭は図６に示されている。
【００６５】
本発明の第１の実施形態によれば、エッチングにより、第２の応力膜７０と第１の応力膜５０との接点（コンタクト）の近くに斜めレッジ８２が残される。これは、エッチング液がエッチング・プロセスの初期分の間に、側面から第２のフォトレジスト８１のアンダカット領域に入り、第２の応力膜を水平にエッチングするが、エッチング液がエッチング・プロセスの後半部分の間、に第１の応力層５０のエッジを通過すると、エッチングの方向が垂直に変化するからである。斜めレッジ８２の幅は、第２の応力膜７０の厚さと実質的に同じである。水平表面から測定した斜めレッジ８２の角度αは、段差７１に対する第２のフォトレジスト８１のエッジとの間のオーバレイの量によって決定される。また、斜めレッジ８２の角度αは、エッチング化学、特に、第２の応力膜７０をエッチングするために使用されるエッチング・プロセスの異方性の程度によって決定される。斜めレッジ８２の角度αは、０°〜６０°の間であり、好ましくは、０°〜４５°の間であり、最も好ましくは、０°〜３５°の間である。
【００６６】
第１の応力膜５０の上の第２の応力膜７０の段差７１に対する第２のフォトレジスト８１の近接性は、好ましくは、オーバレイを制御することにより維持される。その上に第２のフォトレジスト８１が存在しない露出領域から、第２の応力膜７０がすべて除去される。したがって、第２の応力膜７０のエッチングのための等価厚さは、第２の応力膜７０の厚さより大きい。十分なプロセス・マージンを保証するために、下にあるエッチング・ストップ層５２に対するエッチング・プロセスの高い選択性が好ましい。エッチング・ストップ層５２は、好ましくは、誘電体層である。たとえば、第２の応力膜７０が窒化シリコンである場合、エッチング・ストップ層５２は酸化シリコン層にすることができる。
【００６７】
第２のフォトレジストのエッジが段差７１と一致するようなオーバレイ変動の極端な場合でも、エッチング後に第２の応力膜７０の一部が依然として第１の応力膜５０と第２の応力膜７０の境界に存続することを保証するために、第２の応力膜７０のエッチングのための等価厚さは、エッチング前の第２の応力膜７０の最大厚さより小さく、これは、第１の応力膜５０の厚さと、エッチング・ストップ層５２の厚さと、第２の応力膜７０の厚さの合計である。第１の応力膜５０の厚さと第２の応力膜７０の厚さは同様のものになる傾向があり、エッチング・ストップ層の厚さは多くの場合、第２の応力膜７０の厚さより小さいので、第２の応力膜の段差に対する第２のフォトレジスト８１のオーバレイ許容差は、好ましくは、第２の応力膜７０の厚さの約２倍より小さく、最も好ましくは、すべての半導体表面が応力膜によって覆われ、両方の膜によって覆われる領域またはいかなる膜にも覆われない領域がまったく存在しないことを保証しながら、エッチング・プロセス中に第２の応力膜７０の横向きエッチングを容易にするために、ほぼ第２の応力膜７０の厚さより小さい。
【００６８】
本発明の実証例では、１組の模範的な寸法が提供される。この模範的な場合では、第１のＭＯＳＦＥＴ１００はＮＭＯＳＦＥＴであり、第２のＭＯＳＦＥＴ２００はＰＭＯＳＦＥＴである。第１の応力膜は引っ張り窒化膜を含む。第１の応力膜５０の厚さは、約５０ｎｍ〜約１００ｎｍの範囲内にすることができる。エッチング・ストップ層は酸化シリコン層である。エッチング・ストップ層５２の厚さは、約１０ｎｍ〜約２０ｎｍの範囲内にすることができる。第２の応力膜７０は圧縮窒化膜を含む。第２の応力膜の厚さは、約５０ｎｍ〜約１００ｎｍの範囲内にすることができる。第２のフォトレジスト８１の位置合わせのために、＋／−３５ｎｍのオーバレイ許容差（全変動は７０ｎｍ）を有する模範的な遠紫外（ＤＵＶ：deep ultraviolet）リソグラフィ・ツールが使用される。本発明の要件によれば、第２の応力膜７０のエッチングのための等価厚さ（equivalent thickness）は、好ましくは、第２の応力膜７０の厚さの約２倍より小さく、これは約１００ｎｍ〜約２００ｎｍの範囲内であり、最も好ましくは、第２の応力膜７０の厚さの約１．３倍より小さく、これは約５０ｎｍ〜約１００ｎｍの範囲である。この模範的な場合では、オーバレイ許容差（全変動）は７０ｎｍであり、これは、約５８ｎｍより大きい厚さを有する第２の応力膜７０について満足される。好ましい厚さの範囲は、第２のフォトレジスト８１のエッジを段差７１に位置合わせするために使用されるリソグラフィ・ツールのパフォーマンスにしたがって変化する。上記の例は、本発明の構造の寸法に限定的な制約を課すものではないが、その実用性を実証する本発明の模範的な一実施例としてのみ解釈すべきである。
【００６９】
フォトレジスト８１を除去した後、結果として得られる構造は、図７に示されているように、第１のＭＯＳＦＥＴ１００と、第２のＭＯＳＦＥＴ２００と、第１のＭＯＳＦＥＴ１００の上の第１の応力膜５０と、第２のＭＯＳＦＥＴ２００の上の第２の応力膜７０とを有する。第１の応力膜５０は第１のＭＯＳＦＥＴ１００に第１の応力を加え、第２の応力膜７０は第２のＭＯＳＦＥＴ２００に第２の応力を加える。好ましくは、この２つの応力は等しくない。より好ましくは、この２つの応力は極性(状態)が反対である。第１のＭＯＳＦＥＴ１００がＮＭＯＳＦＥＴであり、第２のＭＯＳＦＥＴ２００がＰＭＯＳＦＥＴである場合、第１の応力膜５０は、好ましくは、ＮＭＯＳＦＥＴのチャネルに引っ張り応力を加え、第２の応力膜７０は、好ましくは、ＰＭＯＳＦＥＴのチャネルに圧縮応力を加える。第１のＭＯＳＦＥＴ１００がＰＭＯＳＦＥＴであり、第２のＭＯＳＦＥＴ２００がＮＭＯＳＦＥＴである場合、第１の応力膜５０は、好ましくは、ＮＭＯＳＦＥＴのチャネルに圧縮応力を加え、第２の応力膜７０は、好ましくは、ＰＭＯＳＦＥＴのチャネルに引っ張り応力を加える。
【００７０】
本発明の一態様は、図７に示されているように、第２の応力膜７０のエッジが第１の応力膜５０のエッジに自己整合されることである。第１の膜５０は、第２の膜７０に接するかまたは隣接する。第１の応力膜５０は第２の応力膜７０の上に重ならない。第２の応力膜７０は第１の応力膜５０の上に重ならない。
【００７１】
本発明の第２の実施形態によれば、第２のフォトレジスト８１のエッジは、段差７１上に、または第１の応力膜５０の上に重ならない第２の応力膜７０の一部分に向かって位置し、すなわち、図８に示されているように、第２の応力膜７０の下にある第２のＭＯＳＦＥＴ２００に向かって位置する。この実施形態では、第２のフォトレジスト８１のエッジは、段差７１の右にあるか、または第２のＭＯＳＦＥＴ２００に向かっている。
【００７２】
本発明の第２の実施形態によれば、段差７１と第２のフォトレジスト８１のエッジとの近接度は、第２のフォトレジスト８１の皮膜化により、図８に示されているように、第２のフォトレジストの元のエッジと段差７１との間の第２の応力膜７０の一部分を完全に覆う皮膜化部分９２が形成されるように制御される。第２のフォトレジスト８１の皮膜化は、第２のフォトレジスト８１の元のエッジの外側の隣接領域を覆うために図８に示されているように第２のフォトレジスト８１の元のエッジ９３の下部９１で第２のフォトレジスト８１の側壁から取り除かれる第２のフォトレジスト８１からの材料の蓄積である。したがって、フォトレジスト８１の皮膜化部分９２は、第２のフォトレジスト８１の元のエッジと段差７１との間の第２の応力膜７０の覆われた一部分を保護する。第２の応力膜７０のエッチング中の構造は図９に示されているが、この構造では、第２の応力膜７０が部分的にエッチングされ、皮膜化（浮きかす）部分９２が第２のフォトレジスト８１の元のエッジと段差７１との間のフォトレジスト８１の元の下部９１から成長している。
【００７３】
図８に示されているように段差７１の近くにフォトレジスト８１の「丸みのあるエッジ」９３を形成するためにリソグラフィ技術が使用され、段差７１の近くのフォトレジスト８１のエッジ９３は、直角からずれた傾斜と、丸みのある上部と、底部の下部９１とを有する。フォトレジスト８１の２つのエッジがサブリソグラフィ距離内または使用したリソグラフィ・ツールの限界寸法付近に位置する場合、このような丸みのあるエッジは、露出中にマスク上のパターンによる光子の干渉によって自然に形成される。たとえば、フォトレジスト上のパターンのエッジに衝突する光の強度は徐々に変化するだけであり、それによりレジストが丸みのあるエッジ９３を発現する。フォトレジスト８２の他のエッジの位置が特定されない場合、サブリソグラフィ・アシスト構造体は、結果的に発生する干渉によって光の強度がレジストのエッジの近くで徐々に変化するように、フォトレジスト８１上のエッジ９３に対応する位置の近くのマスク上に配置される。このようなリソグラフィ技法を使用することにより、ＰＦＥＴ領域とＮＦＥＴ領域との間のそれぞれの境界で、すなわち、図８の段差７１の近くで、丸みのあるエッジ９３と下部９１が形成される。
【００７４】
したがって、本発明の第２の実施形態による構造は、第１の実施形態と同様に、第２の応力膜７０と第１の応力膜５０との接点の近くに斜めレッジ８２を有する。本発明の第１の実施形態とは異なり、この斜めレッジは、皮膜化された第２のフォトレジスト８２の粘性によって引き起こされる。この皮膜化は、第２の応力膜のエッチング・プロセス中に発生する。第２のフォトレジスト８１は、第２のフォトレジスト８１の元の側壁またはエッジ上またはその近くの材料が第２の応力膜のエッチング中にエッチング液によって取り除かれ、重力により第２のフォトレジスト８１の側壁を流れ下るときに皮膜化される。しかし、その高い粘性により、取り除かれた材料は、固体のように自由に崩れたり、低い粘性の液体のように流れることはない。その代わりに、取り除かれた材料は、エッチング前の元のフォトレジスト側壁と同じではない第２のフォトレジストの側壁をゆっくり滑り降り、第２のフォトレジストの元のエッジの下部に蓄積する。エッチング・プロセスが続行され、より多くの材料が取り除かれ、第２のフォトレジスト８１の変わりつつある側壁を流れ下るにつれて、より多くの材料が第２のフォトレジスト８１の下部に蓄積して皮膜化フォトレジストを形成する。さらに、より多くの材料の蓄積により、皮膜化フォトレジストはより大きくなり、第２のフォトレジスト８１の元のエッジからも流れ去る。
【００７５】
したがって、皮膜化フォトレジストは徐々に流れ、エッチング前に段差７１が存在した位置から離れた領域を保護するので、第２の応力膜のエッチングにより、第２の応力膜７０と第１の応力膜５０との接点の近くに斜めレッジ８２が残される。斜めレッジ８２の幅は、実質的に第２の応力膜７０の厚さと同じである。水平表面から測定した斜めレッジ８２の角度αは、段差７１に対する第２のフォトレジスト８１のエッジとの間のオーバレイの量によって決定される。また、斜めレッジ８２の角度αは、エッチング化学と第２のフォトレジスト８２の化学的特性、特に、第２のフォトレジスト８１の粘性によって決定される。斜めレッジ８２の角度αは、０°〜６０°の間であり、好ましくは、０°〜４５°の間であり、最も好ましくは、０°〜３５°の間である。
【００７６】
エッチング・プロセスおよび要件は、第１の実施形態のものと同様である。第１の応力膜５０の上の第２の応力膜７０の段差７１に対する第２のフォトレジスト８１の近接度は、好ましくは、オーバレイを制御することにより維持される。その上に第２のフォトレジスト８１が存在しない露出領域から、第２の応力膜７０がすべて除去される。したがって、第２の応力膜７０のエッチングのための等価厚さは、第２の応力膜７０の厚さより大きい。十分なプロセス・マージンを保証するために、下にあるエッチング・ストップ層５２に対するエッチング・プロセスの高い選択性が望ましい。エッチング・ストップ層５２は、好ましくは、誘電体層である。第２の応力膜７０が窒化シリコンである場合、エッチング・ストップ層５２は酸化シリコン層にすることができる。
【００７７】
第２のフォトレジストのエッジが段差７１と一致するようなオーバレイ変動の極端な場合でも、エッチング後に第２の応力膜７０の一部が依然として存続することを保証するために、第２の応力膜７０のエッチングのための等価厚さは、第２の応力膜７０の最大厚さより小さく、これは、第１の応力膜５０の厚さと、エッチング・ストップ層５２の厚さと、第２の応力膜７０の厚さの合計である。第１の応力膜５０の厚さと第２の応力膜７０の厚さは同様のものになる傾向があり、エッチング・ストップ層の厚さは多くの場合、第２の応力膜７０の厚さより小さいので、第２の応力膜の段差に対する第２のフォトレジスト８１のオーバレイ許容差は、好ましくは、第２の応力膜７０の厚さの約２倍より小さく、最も好ましくは、エッチング・プロセス中に第２の応力膜７０の横向きエッチングを容易にするために、ほぼ第２の応力膜７０の厚さより小さい。
【００７８】
図１０に示されているように、結果として得られる本発明の第２の実施形態の構造は、本発明の第１の実施形態による対応する構造のすべての特徴を共有している。実際に、どちらの構造も同じ構造上の特徴を共有している。
【００７９】
第１の実施形態と第２の実施形態との「ハイブリッド」実現例では、第１の実施形態による横向きエッチングと、第２の実施形態による第２のフォトレジスト８１の皮膜化の両方を使用して、第１の応力膜５０の上の第２の応力膜７０の段差７１に対する第２のフォトレジスト８１のエッジの位置合わせに関するオーバレイ許容差の増加を達成することができる。本発明の２つの実施形態のこのようなハイブリッド実現例は、本明細書で明示的に企図されている。
【００８０】
図１１を参照すると、本発明による第１の応力膜５０と第２の応力膜７０との間の境界（１１５、１５５）を有する模範的な構造の平面図が示されている。第１の応力膜５０の下にある第１のタイプのＭＯＳＦＥＴ１１０の位置と、第２の応力膜７０の下にある第２のタイプのＭＯＳＦＥＴ１２０の位置は、点線で示されている。ゲート導体１５０は実線で示されている。第１の応力膜５０と第２の応力膜７０との間の境界（１１５、１５５）は、第１の応力膜５０と第２の応力膜７０との間のＳＴＩの上の境界１１５と、第１の応力膜５０と第２の応力膜７０との間のゲート導体１５０の上の境界１５５とを含む。この構造内で第１の応力膜５０と第２の応力膜７０がオーバラップしないという特徴は図１１で明白である。
【００８１】
第１の応力膜５０と第２の応力膜７０との間のすべての境界で斜めレッジ８２が形成される。斜めレッジ８２は第２の応力膜７０内に形成される。すべての斜めレッジ８２は、実質的に第２の応力膜７０の厚さと同じである幅を有する。また、すべての斜めレッジは第１の応力膜５０に接触する。第１の応力膜５０のどの部分も、第２の応力膜７０の上に位置していない。同様に、第２の応力膜７０のどの部分も、第１の応力膜５０の上に位置していない。第１の応力膜５０は、第２の応力膜７０に対して、あるいはより正確には第２の応力膜７０の斜めレッジ８２に対して、本発明によるそれぞれの側壁のみを介して、接するかまたは「隣接」する。
【００８２】
また、本発明は、同じ構造を維持しながら、第１の応力膜５０内の応力なしにまたは第２の応力膜７０内の応力なしに実施することもできる。このような実現例は、本明細書で明示的に企図されている。
【００８３】
本発明はその好ましい諸実施形態に関して詳細に示され説明されているが、当業者であれば、本発明の精神および範囲を逸脱せずに、形式および詳細について上記その他の変更を行うことができることを理解するであろう。したがって、本発明は記載され例示された正確な形式および詳細に限定されず、特許請求の範囲に含まれることが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010517254.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成21年9月1日(2009.9.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に第１のチャネルが形成された第１のＭＯＳＦＥＴと、
前記基板上に第２のチャネルが形成された第２のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴの上に位置し、少なくとも前記第１のＭＯＳＦＥＴの前記チャネルに第１の応力を与える第１の膜と、
前記第２のＭＯＳＦＥＴの上に位置し、少なくとも前記第２のＭＯＳＦＥＴの前記チャネルに第２の応力を与える第２の膜であって、前記第１の膜のエッジに自己整合された斜めレッジを有し、前記第１の応力が前記第２の応力に等しくない第２の膜と、
を含む、半導体構造。
【請求項２】
前記第１の膜が前記第２の膜に接し、前記第１の膜が前記第２の膜に重ならず、前記第２の膜が前記第１の膜に重ならない、請求項１記載の半導体構造。
【請求項３】
前記第１の膜と前記第２の膜がいずれも誘電体膜である、請求項２記載の半導体構造。
【請求項４】
前記第１の応力が引っ張り応力であり、前記第２の応力が圧縮応力である、請求項３記載の半導体構造。
【請求項５】
前記第１の膜が約１５０ＭＰａより大きい引っ張り応力を有し、前記第２の膜が約１５０ＭＰａより大きい圧縮応力を有する、請求項４記載の半導体構造。
【請求項６】
前記第１のＭＯＳＦＥＴがｎ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）であり、前記第２のＭＯＳＦＥＴがｐ型ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）である、請求項４記載の半導体構造。
【請求項７】
前記第１の膜が、前記第１のＭＯＳＦＥＴのゲート導体と、前記第１のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触する、請求項４記載の半導体構造。
【請求項８】
浅いトレンチ分離（ＳＴＩ）をさらに含み、前記第１の膜が前記ＳＴＩの上の前記第２の膜に接し、前記第１の膜と前記第２の膜が前記ＳＴＩに接触する、請求項４記載の半導体構造。
【請求項９】
前記斜めレッジがゲート導体の上に位置し、前記第１の膜と前記第２の膜が前記ゲート導体に接触する、請求項４記載の半導体構造。
【請求項１０】
前記第１の膜が第１の窒化シリコン膜であり、前記第２の膜が第２の窒化シリコン膜である、請求項４記載の半導体構造。
【請求項１１】
前記第１の膜が前記第１のＭＯＳＦＥＴのスペーサに直接接触し、前記第２の膜が前記第２のＭＯＳＦＥＴのスペーサに直接接触する、請求項４記載の半導体構造。
【請求項１２】
前記第１の膜のすぐ上にエッチング・ストップ層をさらに含む、請求項４記載の半導体構造。
【請求項１３】
半導体構造を形成する方法であって、
半導体基板に第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを準備するステップと、
前記第１のＭＯＳＦＥＴの上および前記第２のＭＯＳＦＥＴの上に第１の応力膜を形成するステップと、
前記第２のＭＯＳＦＥＴの上の前記第１の応力膜の一部分を除去するステップと、
前記第１の応力膜および前記第２のＭＯＳＦＥＴの上に第２の応力膜を形成するステップと、
フォトレジストのエッジが前記第１の応力膜の上の前記第２の応力膜の段差に位置合わせされ、前記段差から前記第１の応力膜に重なる前記第２の応力膜の前記一部分に向かって位置するように、前記第２の応力膜に対してリソグラフィ的にパターン形成するステップと、
前記第１の応力膜に接する斜めレッジが前記第２の応力膜のエッジに形成され、前記第２の応力膜のいずれの部分も前記第１の応力膜に直接重ならないように、前記第２の応力膜をエッチングするステップと、
を含む、方法。
【請求項１４】
前記第２の応力膜の一部分が、前記第２の応力膜の前記エッチング中に、前記フォトレジストの前記エッジの側面から与えられるエッチング液により、前記フォトレジストの下からエッチングされる、請求項１３記載の方法。
【請求項１５】
前記第２の応力膜の段差に対する前記フォトレジストのオーバレイ許容差が、前記第２の応力膜の厚さの約２倍より小さい、請求項１４記載の方法。
【請求項１６】
前記第１の応力膜が前記第１のＭＯＳＦＥＴのスペーサと、前記第１のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触し、前記第２の応力膜が前記第２のＭＯＳＦＥＴのスペーサと、前記第２のＭＯＳＦＥＴのソースおよびドレイン領域に直接接触する、請求項１３記載の方法。
【請求項１７】
前記第１の応力膜の上にエッチング・ストップ層を形成するステップをさらに含む、請求項１３記載の方法。
【請求項１８】
前記エッチング・ストップ層が酸化物であり、前記第１の応力膜が第１の窒化物であり、前記第２の応力膜が第２の窒化物であり、前記第１の窒化物と前記第２の窒化物が同一ではない、請求項１７記載の方法。
【請求項１９】
半導体構造を形成する方法であって、
半導体基板に第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを準備するステップと、
前記第１のＭＯＳＦＥＴの上および前記第２のＭＯＳＦＥＴの上に第１の応力膜を形成するステップと、
前記第２のＭＯＳＦＥＴの上の前記第１の応力膜の一部分を除去するステップと、
前記第１の応力膜および前記第２のＭＯＳＦＥＴの上に第２の応力膜を形成するステップと、
フォトレジストのエッジが前記第１の応力膜の上の前記第２の応力膜の段差に位置合わせされ、前記段差から前記第１の応力膜に重ならない前記第２の応力膜の一部分に向かって位置するように、前記第２の応力膜に対してリソグラフィ的にパターン形成するステップと、
前記第１の応力膜に接する斜めレッジが前記第２の応力膜のエッジに形成され、前記第２の応力膜のいずれの部分も前記第１の応力膜に直接重ならないように、前記第２の応力膜をエッチングするステップと、
を含む、方法。
【請求項２０】
前記フォトレジストの前記エッジが、リソグラフィ・マスク上のサブリソグラフィ・アシスト構造体によって形成された丸みのあるエッジである、請求項１９記載の方法。
【請求項２１】
前記フォトレジストの前記エッジが、前記第１の応力膜の一部分の上で皮膜化され、前記第２の応力膜内の段差まで伸びる、請求項２０記載の方法。
【請求項２２】
半導体構造を形成する方法であって、
半導体基板に第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを準備するステップと、
前記第１のＭＯＳＦＥＴの上および前記第２のＭＯＳＦＥＴの上に第１の応力膜を形成するステップと、
前記第２のＭＯＳＦＥＴの上の前記第１の応力膜の一部分を除去するステップと、
前記第１の応力膜および前記第２のＭＯＳＦＥＴの上に第２の応力膜を形成するステップと、
フォトレジストのエッジが前記第１の応力膜の上の前記第２の応力膜の段差に位置合わせされるように、前記第２の応力膜に対してリソグラフィ的にパターン形成するステップと、
前記第１の応力膜に接する斜めレッジが前記第２の応力膜のエッジに形成され、前記第２の応力膜のいずれの部分も前記第１の応力膜に直接重ならないように、前記第２の応力膜をエッチングするステップと、
を含む、方法。
【請求項２３】
前記第２の応力膜が、前記第２の応力膜の前記エッチング中に前記フォトレジストの下からエッチングされ、前記フォトレジストの前記エッジが、リソグラフィ・マスク上のサブリソグラフィ・アシスト構造体によって形成された丸みのあるエッジである、請求項２２記載の方法。
【国際調査報告】
2010517254.tif 000014
2010517254.tif 000015
2010517254.tif 000016