(57)【要約】【解決手段】本発明は、電子回路に含まれる少なくとも１つの情報を、前記電子回路の異常動作の状態がある回数検出され、前記回数が閾値を超えた場合に、前記電子回路の少なくとも１つの機能を無効化することにより保護する方法に関し、前記方法では、前記機能が、前記電子回路に電力が供給されているか否かに無関係に、一定時間一時的に無効化される。
2010515188.tif 000002
【特許請求の範囲】
【請求項１】
電子回路(10') に含まれる少なくとも１つの情報を、前記電子回路の異常動作が閾値より多い回数であると検出された場合に、前記電子回路の少なくとも１つの機能を無効化することにより保護する方法において、
前記機能の無効化は、一時的であり、前記電子回路に電力が供給されているか否かに無関係に、所定の継続時間行われて、前記機能の無効化の継続時間は、その誘電性空間を介してリークを示す少なくとも１つの第１容量性素子(C1)を備えた少なくとも１つの電荷保持回路(100) によって設定されることを特徴とする方法。
【請求項２】
前記機能の無効化は、前記第１容量性素子(C1)への充電又は前記第１容量性素子からの放電により引き起こされることを特徴とする請求項１に記載の方法。
【請求項３】
異常動作は、保護されるべき情報を用いた認証の試行の失敗であることを特徴とする請求項１に記載の方法。
【請求項４】
認証コードの付与による前記電子回路(10') のユーザ認証に適用されることを特徴とする請求項３に記載の方法。
【請求項５】
署名の照合による前記電子回路(10') によって受信されたデータの認証に適用されることを特徴とする請求項３に記載の方法。
【請求項６】
前記電子回路(10') の動作の無効化の継続時間は、１時間乃至１週間であることを特徴とする請求項１に記載の方法。
【請求項７】
請求項１に記載の方法を実行するための手段を備えることを特徴とする電子回路(10') 。
【請求項８】
前記一又は複数の電荷保持回路は、
フローティングノード(F) に接続された第１電極(121) を有する少なくとも１つの第１容量性素子(C1)と、
前記フローティングノード(F) に接続された第１電極(131) を有し、前記第１容量性素子の静電容量より大きな静電容量を有する少なくとも１つの第２容量性素子(C2)と、
前記フローティングノードに接続され、絶縁された制御端子を有する少なくとも１つの第１トランジスタ(150,160) と
を備えることを特徴とする請求項７に記載の電子回路。
【請求項９】
少なくとも１つの第３容量性素子(C3,170)が、前記フローティングノード(F) に接続された第１電極(141) と、電圧源に接続可能な第２電極(142) とを有することを特徴とする請求項８に記載の電子回路。
【請求項１０】
EEPROMタイプの複数のメモリセルのネットワークに埋め込まれており、各メモリセルが、フローティングゲート・トランジスタと直列の選択トランジスタを備えており、前記トランジスタの夫々のフローティングゲートが相互接続されている前記メモリセルの同一列では、
前記第１容量性素子は、前記フローティングゲート・トランジスタのトンネル窓の誘電体(212) の厚さが他のセルの誘電体の厚さより小さい少なくとも１つの第１セル(C1)の第１サブセットを有し、
前記第２容量性素子は、前記フローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも１つの第２セル(C2)の第２サブセットを有し、
前記第３容量性素子は、少なくとも１つの第３セル(170) の第３サブセットを有し、
前記第１トランジスタは、そのトンネル窓が除去された少なくとも１つの第４セル(160) の第４サブセットを有することを特徴とする請求項９に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には電子回路に関し、より具体的には電子回路に含まれる情報の保護に関する。情報は、（つまり電子回路内で）機密に維持されることを想定されているデジタルデータであってもよく、例えば、アクセスコード、パスワード又はアルゴリズムの特定のステップであり、更に一般的には、制御されていない状態では通信されるべきではない任意のデジタルデータであってもよい。
【０００２】
本発明は、更に一般的には、電子回路により解釈されるコード又は鍵によって、電子回路により実行されるアプリケーション又はユーザの電子回路の認証機構に適用される。適用の一例は、電子回路によって受信されるユーザコードの照合によるユーザ認証機構を含む電子回路に関する。別の適用例は、生じ得るハッキング行為に対する認証、暗号化又は署名鍵の保護に関する。
【０００３】
本発明は、スマートカードへの適用例に関連して以下に説明されるが、本発明は、より一般的には伝達を制御された情報を含む任意の電子回路に適用し、該電子回路は、絶縁されたスマートカードの電子回路であっても、又は更に複雑な装置の電子基板に組み立てられたものでもよい。
【背景技術】
【０００４】
例えば銀行又は携帯電話タイプのスマートカードを使用する際、ユーザが、装置（例えば、銀行の端末又は携帯電話）のキーボードにコード（PINコード ）をキー入力することにより認証されて、前記装置は、参照コードとの比較のためにスマートカードの電子回路にこの入力されたコードを伝達することが可能である。カードによるユーザ認証の目的の１つは、実際のカード以外の場所にユーザコードが記憶されることを避けるためである。
【０００５】
認証機構では、一般的に、不正行為におけるコードの多数回に亘るキー入力と、ユーザが自分のコードを忘れた場合のコードの多数回に亘るキー入力との差別化が不可能である。認証されたユーザが電子回路を偶発的に阻止した場合、第１の解決法は、カードを取り替えることである。このような解決法は、カードが処分されるので費用がかかる。別の解決法は、カードの提供者が、カードのロック解除のためにカードに特定の制御信号を送信することである。しかしながら、このような解決法は、カードのロック解除のために適切な基本設備を必要とする。
【０００６】
更に一般的には、上述された保護認証機構は、電子回路に含まれる情報を保護するために、（認証の欠如を異常とみなして）電子回路の異常動作を検出して、所定回数検出した後、電子回路又は電子回路の機能の内の幾つかの機能を阻止することになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第０３／０８３７６９号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の少なくとも１つの実施形態は、認証の欠如に対する公知の保護機構の不利点の全て又は一部を克服することを目的とする。
【０００９】
一実施形態は、関与した電子回路を取り替える必要を回避する認証機構を提供することを目的とする。
【００１０】
一実施形態は、電子回路の提供者によるロック解除処理の実行を回避する解決法を提供することを目的とする。
【００１１】
一実施形態は、コードの比較による直接認証、及び署名照合機構と適合する解決法を提供することを目的とする。
【００１２】
一実施形態は、更に第２のアプリケーションのパスワードの保護と適合する解決法を提供することを目的とする。
【００１３】
更に一般的には、一実施形態は、電子回路の異常とみなされる動作を検出し、検出された誤動作の回数が閾値を超えた場合、この電子回路の機能の全て又は一部を阻止することにより、電子回路に含まれる情報を制御された通信で保護するための機構の不利な点を克服することを目的とする。
【課題を解決するための手段】
【００１４】
これらの目的及び他の目的の全て又は一部を達成するために、本発明の少なくとも１つの実施形態は、電子回路に含まれる少なくとも１つの情報を、前記電子回路の異常動作が閾値より多い回数であると検出された場合に、前記電子回路の少なくとも１つの機能を無効化することにより保護する方法において、前記機能の無効化は、一時的であり、前記電子回路に電力が供給されているか否かに無関係に、所定の継続時間行われることを特徴とする方法を提供する。
【００１５】
実施形態によれば、前記機能の無効化の継続時間は、その誘電性空間を介してリークを示す少なくとも１つの第１容量性素子を備えた少なくとも１つの電荷保持回路によって設定される。
【００１６】
実施形態によれば、前記機能の無効化は、前記第１容量性素子への充電又は前記第１容量性素子からの放電により引き起こされる。
【００１７】
実施形態によれば、異常動作は、保護されるべき情報を用いた認証の試行の失敗である。
【００１８】
実施形態によれば、前記方法は、認証コードの付与による前記電子回路のユーザ認証に適用される。
【００１９】
実施形態によれば、前記方法は、署名の照合による前記電子回路によって受信されたデータの認証に適用される。
【００２０】
実施形態によれば、前記電子回路の動作の無効化の継続時間は、１時間乃至１週間である。
【００２１】
実施形態は、前記方法を実行するための手段を備えることを特徴とする電子回路を提供し、前記一又は複数の電荷保持回路は夫々、
フローティングノードに接続された第１電極を有する少なくとも１つの第１容量性素子と、
前記フローティングノードに接続された第１電極を有し、前記第１容量性素子の静電容量より大きな静電容量を有する少なくとも１つの第２容量性素子と、
前記フローティングノードに接続され、絶縁された制御端子を有する少なくとも１つの第１トランジスタとを備える。
【００２２】
実施形態によれば、少なくとも１つの第３容量性素子が、前記フローティングノードに接続された第１電極と、電圧源に接続可能な第２電極とを有する。
【００２３】
実施形態によれば、前記電子回路は、EEPROMタイプの複数のメモリセルのネットワークに埋め込まれており、各メモリセルが、フローティングゲート・トランジスタと直列の選択トランジスタを備えており、前記トランジスタの夫々のフローティングゲートが相互接続されている前記メモリセルの同一列では、
前記第１容量性素子は、前記フローティングゲート・トランジスタのトンネル窓の誘電体の厚さが他のセルの誘電体の厚さより小さい少なくとも１つの第１セルの第１サブセットを有し、
前記第２容量性素子は、前記フローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも１つの第２セルの第２サブセットを有し、
前記第３容量性素子は、少なくとも１つの第３セルの第３サブセットを有し、
前記第１トランジスタは、そのトンネル窓が除去された少なくとも１つの第４セルの第４サブセットを有する。
【００２４】
本発明の前述及び他の目的、特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
【図面の簡単な説明】
【００２５】
【図１】本発明が一例として適用されるタイプのスマートカードを示す図である。
【図２】本発明が一例として適用されるタイプの電子回路を示す図である。
【図３】PIN コード照合機構を示す機能図である。
【図４】署名照合機構を示す機能図である。
【図５】電子回路の実施形態をブロック形式で非常に概略的に示す図である。
【図６】PIN コードの照合に適用された実施形態を示す機能図である。
【図７】署名照合に適用された実施形態を示す機能図である。
【図８】電荷保持電子回路の実施形態を示す図である。
【図９】図８の電荷保持電子回路の動作を示す電流対電圧の図である。
【図１０】図８の電荷保持電子回路の動作を示すタイミング図である。
【図１１】環境の一例での電荷保持電子回路の別の実施形態を示す図である。
【図１２】図11の電荷保持電子回路の動作を示す電流対電圧の図である。
【図１３Ａ】EEPROMセルに基づいた電荷保持電子回路の実施形態を示す平面図である。
【図１３Ｂ】EEPROMセルに基づいた電荷保持電子回路の実施形態を示す第１方向の断面図である。
【図１３Ｃ】EEPROMセルに基づいた電荷保持電子回路の実施形態を示す対応電気回路図である。
【図１４Ａ】図13A 乃至13C の電荷保持電子回路の第１素子を示す平面図である。
【図１４Ｂ】図13A 乃至13C の電荷保持電子回路の第１素子を示す第２方向の断面図である。
【図１４Ｃ】図13A 乃至13C の電荷保持電子回路の第１素子を示す対応電気回路図である。
【図１５Ａ】図13A 乃至13C の電荷保持電子回路の第２素子を示す平面図である。
【図１５Ｂ】図13A 乃至13C の電荷保持電子回路の第２素子を示す第２方向の断面図である。
【図１５Ｃ】図13A 乃至13C の電荷保持電子回路の第２素子を示す対応電気回路図である。
【図１６Ａ】図13A 乃至13C の電荷保持電子回路の第３素子を示す平面図である。
【図１６Ｂ】図13A 乃至13C の電荷保持電子回路の第３素子を示す第２方向の断面図である。
【図１６Ｃ】図13A 乃至13C の電荷保持電子回路の第３素子を示す対応電気回路図である。
【図１７Ａ】図13A 乃至13C の電荷保持電子回路の第４素子を示す平面図である。
【図１７Ｂ】図13A 乃至13C の電荷保持電子回路の第４素子を示す第２方向の断面図である。
【図１７Ｃ】図13A 乃至13C の電荷保持電子回路の第４素子を示す対応電気回路図である。
【発明を実施するための形態】
【００２６】
同一の要素は異なる図面において同一の参照番号で示されている。
【００２７】
明瞭化のために、本発明の理解に有用な要素及びステップのみが、図面に示されて以下に説明される。特に、実際のコード送信及び署名計算機構は示されておらず、本発明は、通常の機構と適合する。同様に、認証エラーの後に電子装置によって取られる処置は詳述されておらず、本発明は、ここでも通常の処置と適合する。
【００２８】
図１は、本発明が一例として適用されるタイプのスマートカード1 を概略的に示す。このようなカードは、一般的にはプラスチック物質からなる支持体から形成されており、このカード上に又はこのカード内に１又は複数の電子回路10が埋め込まれている。電子回路10は、接点2 により及び／又は接点なしで（無線送信又は端末の電磁場の変調による送信により）端末と通信することが可能である。
【００２９】
図２は、本発明が一例として適用されるタイプの（例えば、図１のスマートカード1 の）電子回路10をブロック形式で非常に概略的に示す。電子回路10は、特に、デジタル処理部11（例えば、中央処理部−CPU ）と、それらの内で少なくとも１つが（例えばEEPROMタイプの）不揮発性メモリである１又は複数のメモリ12(MEM) と、電子回路の外部と通信する（接点2 又はアンテナと接続する）ための１つの入出力回路(I/O)13 とを備える。電子回路内の様々な要素は、これらの要素の内の幾つかの要素間で可能な直接接続に加えて、１又は複数のデータバス、アドレスバス及び制御バス14を介したインターフェース13と通信する。電子回路10は、更に他のソフトウェア機能又はハードウェア機能と一体化されてもよい。これらの機能は図２にブロック15(FCT) によって表されている。
【００３０】
キー入力されたPIN コードによるユーザ認証について以下に説明する。しかしながら、本発明は、処理の１ステップ又は別のステップで、現在の認証データを１又は複数の参照データと電子回路内で比較して認証を行うという条件で、他の識別手段（例えば生物測定手段）に適用される。
【００３１】
図３は、スマートカードのユーザを、ユーザのPIN コードをキー入力することにより認証する現在の機構を非常に概略的に示すタイミング図である。このPIN コードは、読取り装置（図示せず）にキー入力され、照合のために、一般的には安全リンクを介してカードの電子回路10に送信される。
【００３２】
電子回路10によりPIN コードが受信されると認証機構が開始する（ブロック21、開始）。
【００３３】
受信されたPIN コードをカードに記憶されたコードと比較する前に、PIN コードのキー入力の試行回数（更に具体的にはカードにより受信したPIN コードの照合回数）が閾値を超えていないことを確認する（ブロック22、PTC>0 ? ）。この閾値は、PIN 試行カウンタ(PTC) を制限数(PTL −PIN 試行制限）、例えば３に初期化することによって設定される。この初期化は、まずカードの最初の使用時に、その後は、認証が有効化される毎に行われる。
【００３４】
試行が可能な回数が残っている場合（ブロック22の出力Y ）、PIN 試行カウンタは１ずつ減少される（ブロック23、PTC=PTC-1 ）。その後、電子回路10は、端末から受信した現在のPIN コード（SP−提示されたPIN ）が電子回路10に不揮発性形式で記憶された参照PIN コード(RP)と同一か否かを照合する（ブロック24、SP=RP ? ）。受信したPIN コードが参照PIN コードと同一である場合（ブロック24の出力Y ）、電子回路10は、PIN コードが有効であることを示す状態でカード状態（設定カード状態）を表すワード又はビットSCS を設定する（ブロック25、SCS(PV) −設定カード状態（PIN 照合済））。その後、PIN 試行カウンタPTC は制限数PTL にリセットされる（ブロック26、PTC=PTL ）。最後に、電子回路は読取り装置に肯定の認証応答を与える（ブロック27、RTN OK）。
【００３５】
電子回路に与えられたコードが正しくない場合（ブロック24の出力N ）、電子回路は読取り装置に非認証メッセージを直接返す（ブロック28、RTN NOK ）。しかしながら、この認証の欠如は、ユーザがPIN 試行カウンタPTC に記憶された回数を使い果たしていない限り再試行する可能性をユーザに残す。不成功な試行回数が（閾値PTL によって設定された）回数に達する際に、PIN 試行カウンタPTC に記憶された値は０になる。この場合、次の試行で（ブロック22の出力N ）、カードは読取り装置にエラーを返す（ブロック29、RTN ERR ）。
【００３６】
不正を試みる人がコードを多数回キー入力して行うハッキングの危険性を回避するために、試行回数が制限数を超過した場合のエラー処理は、認証の欠如とは異なる。例えば、このエラー処理は、カードの動作を無効にするフラグを記憶することによりカードを最終的に阻止し、電子回路10に電力を供給する毎にカードの動作がテストされる。
【００３７】
PIN 試行カウンタは、一般的には電子回路の再プログラム可能な不揮発性メモリ（典型的にEEPROM）に記憶される。従って、２回の試行の間に時間が経過しても、カウンタは、有効な試行の後にリセットされるだけである。
【００３８】
図４は、送信されたメッセージの署名処理により送信を認証するために用いられる通常の鍵保護機構を示す簡略化されたフローチャートである。このような保護機構は、一般的には鍵承認機構（key ratification mechanisms）と呼ばれる。この保護機構は、照合回数が余りにも多いということは、受信者によって用いられる秘密鍵を見つけ出すことを目的とする不正の試みを示唆し得るので、失敗（ユーザによる誤った鍵の使用）した署名照合の回数を受信者側で確認する。
【００３９】
署名付送信では、一般的にはメッセージ署名と呼ばれるメッセージ認証コードが、メッセージ認証コードが含む鍵（非対称アルゴリズムの場合の秘密鍵、又は対称アルゴリズムの場合の共有秘密鍵）により送信者によって計算される。メッセージは、（暗号化された又は暗号化されていない）署名と共に受信者に（暗号化されて又は暗号化されずに）送信される。受信者は、非対称アルゴリズムの場合には送信者の公開鍵で、又は対称アルゴリズムの場合には共有秘密鍵で署名を照合することによりメッセージの送信元を確認する。攻撃の中には、誤った鍵で署名されたメッセージを提示することにより、又は鍵について推測することにより電子回路の挙動（電力消費、熱放射、電磁場分析等）を検査して、維持されることになっている鍵を見つけ出すことを可能にするものもある。
【００４０】
電子回路10によって用いられる鍵を保護するために、送信者の認証の欠如（誤った署名）という結果をもたらす、署名の計算が多数回行われていないことが確認される。
【００４１】
図４の方法は、別の装置から送信された署名SMAC（提示されたメッセージ認証コード）が受信されると開始する（ブロック31、開始）。
【００４２】
電子回路によって照合された誤った署名の回数のカウンタ（WMC −誤MAC カウンタ）が、制限数（WML −誤MAC 制限）と比較される（ブロック32、WMC<WML ? ）。制限数は、適用とシステムの所望の安全性とに応じて設定される。
【００４３】
誤った署名の回数が制限数に達しない場合（ブロック32の出力Y ）、誤MAC カウンタWMC は増加される（ブロック33、WMC=WMC+1 ）。その後、電子回路10は、現在の署名SMACを署名が含む鍵KEY で照合する（ブロック34、SMAC/KEY OK ? ）。この照合は、様々な形式で行うことが可能であり、例えばメッセージ及び鍵から署名を再計算することにより行うことが可能である。
【００４４】
署名SMACが正しい場合（ブロック34の出力Y ）、電子回路は、照合されたこと(MAC OK)を示す状態インディケータCS（カード状態）を更新する（ブロック35、CS(MAC OK)）。その後、誤MAC カウンタWMC は、この認証を呼び出したアプリケーションを続行する（ブロック37、続行）ことにより認証機構を終了する前に、リセットされる（ブロック36、WMC=0 ）。
【００４５】
正しくない署名である場合（ブロック34の出力N ）、電子回路10は、正しい署名の欠如を処理するために認証を要求したアプリケーションを実行可能な状態(MAC NOK) に状態インディケータCSを設定する（ブロック35' 、CS(MAC NOK) ）。
【００４６】
誤MAC カウンタWMC が制限数WML に達した場合（ブロック32の出力N ）、認証機構はエラーメッセージを返す（ブロック38、RTN ERR ）。この適用例では、エラーメッセージにより、以降の処理の実行が阻止されることになる（ブロック39、停止）。この阻止処理では、鍵、電子回路の幾つかの機能又は電子回路全体の使用が阻止され得る。電子回路は、カードを取り替えるまで、又は特定の基本設備を必要とするロック解除処理の実行までこの状態のままである。
【００４７】
更に、ある場合には、このようなカウンタの保護を構想することは困難である。例えば、署名照合が、ユーザによってキー入力されたPIN コードの送信に用いられる読取り装置に関与するとき、唯一の鍵がカードに存在し、前記カードが照合機構によって阻止されている場合、署名を照合するために必要な鍵が阻止されているので、カードは、もはや署名付制御信号を用いたロック解除が不可能になる。
【００４８】
図３の場合には、鍵を要求する認証が、電子回路から鍵を取り出すことを回避するために、実際の電子回路10によって行なわれる。誤った署名のカウンタの状態は、一般的には再プログラム可能な不揮発性メモリ(EEPROM)に記憶される。鍵KEY に加えて誤った署名の制限数WML は、再プログラム可能か否かに関係なく不揮発性メモリに記憶される。
【００４９】
別の適用例は、主アプリケーションによるユーザ認証の主コード（例えばPIN コード）とは異なるパスワードを要求する第２のアプリケーション（例えば、所謂PKI （公開鍵基盤）アプリケーション）を実行する電子回路又は電子装置に関する。従って、PKI アプリケーションに専用のパスワードは、PIN コードがカードの主アプリケーションによって正しく照合された後に用いられる。署名鍵は、更に一般的にはデータ、文書又はトランザクションに署名するために用いられる。この署名鍵は、正しいパスワードが電子回路に与えられた場合にのみ用いられ得る。パスワードの生成は、一般的にはカードの提供者ではなく実際のカード所有者によって制御される。第２のアプリケーションのパスワードは、多数回に亘る無効な試行を検出することによって不正行為に対して保護されるべきである。
【００５０】
問題は、カードが最終的に阻止されることを回避するために、カードの提供者が、PIN コードだけでなく他のアプリケーションのために用いられるパスワードをもロック解除できる必要があるということである。その結果、カードの提供者は、ユーザによって生成されたパスワードを知る（見つける）ことが可能になり、これは望ましくない。この問題は通常「否認」（repudiation ）と呼ばれる。
【００５１】
カードに電力が常時供給されるわけではないという事実により、揮発性メモリを利用する保護機構を無効にするという更なる問題が生じる。
【００５２】
図５は、図２と比較されるべき図であり、電子回路10' の実施形態をブロック形式で非常に概略的に示す。
【００５３】
既に示されている構成と同様に、電子回路10' は、ハードウェア形式であれ及び／又はソフトウェア形式であれ、電子回路の動作を制御することが可能な中央処理部11(CPU) と、それらの内で少なくとも１つは再プログラム可能な不揮発性メモリである１又は複数のメモリ12(MEM) と、入出力回路13(I/O) と、ブロック15(FCT) によって表される適用に応じた様々なハードウェア機能又はソフトウェア機能とを備える。
【００５４】
本実施形態によれば、電子回路10' は更に、電子回路10' に電力が供給されない場合でも、電荷レベルが経時的に変わる少なくとも１つの電荷保持回路100(TK) を備える。
【００５５】
電荷保持回路100 の詳細な例が、図８を参照して以下に説明される。今のところ、電荷保持回路100 は、容量性素子の充電又は放電によって（任意に１として指定された状態に置かれて）プログラムされるか又は起動され得ることにのみ注目すべきである。容量性素子は、電子回路の電力供給があったとしても、それとは無関係に、電荷保持回路の起動状態が所定時間後に無効になる（容量性素子が状態０に戻る）ように容量性素子の誘電性空間を介したリークを示す。
【００５６】
一実施形態によれば、電荷保持回路100 は、認証が正しくない試行が多数回検出されたとき、認証機構に関連付けられた機能を一時的に無効化するために用いられる。従って、電荷保持回路100 は、対応するソフトウェアリソース又はハードウェアリソースを無効化する必要があることを示すビット（フラグ）を記憶するために用いられる。
【００５７】
更に一般的には、電荷保持回路100 のタイプの電荷保持回路は、電子回路のリソースの全て又は一部へのアクセスを決定するビット（フラグ）記憶するために用いられて、電荷保持回路100 は、誤動作カウンタによる値が閾値を超えた場合起動されて、この誤動作カウンタの状態が、電荷保持回路のメモリ、好ましくは不揮発性メモリに記憶される。
【００５８】
図６は、リソースへのアクセスのためのコードのキー入力に適用された本実施形態を示す機能ブロック図である。図６は、既に説明された図３と比較されるべき図であり、スマートカードにPIN コードをキー入力する一例が挙げられる。
【００５９】
既に示された方法と同様に、PIN コードがカードによって受信されると、認証機構が開始する（ブロック21、開始）。
【００６０】
電荷保持回路100 によって記憶された時間フラグの状態が、まず確認される（ブロック61、TK=1 ? ）。時間フラグの状態が非アクティブ状態である場合（ブロック61の出力N ）、これは、PIN コードのキー入力による認証の処理が続行可能であることを意味する。その後、PIN 試行カウンタPTC が０であるか否かがテストされる（ブロック62、PTC=0 ? ）。PIN 試行カウンタPTC が０でない場合（ブロック62の出力N ）、PIN 試行カウンタPTC は１ずつ減少される（ブロック23、PTC=PTC-1 ）。PIN 試行カウンタPTC が０である場合（ブロック62の出力Y ）、ブロック23の前にPIN 試行カウンタPTC は制限数PTL にリセットされる（ブロック26' 、PTC=PTL ）。
【００６１】
その後、提示されたコードSPが、カードに記憶された参照コードRPと比較される（ブロック24、SP=RP ? ）。
【００６２】
提示されたコードSPが参照コードRPと同一である場合（ブロック24の出力Y ）、カードはその状態インディケータをアクティブにし（ブロック25、SCS(PV) ）、その後、アプリケーションの残りの処理のために肯定的なテスト結果を返す前に（ブロック27、RTN OK）PIN 試行カウンタをリセットする（ブロック26、PTC=PTL ）。
【００６３】
提示されたコードSPが参照コードRPとは異なる場合（ブロック24の出力N ）、PIN 試行カウンタの値が０と比較される（ブロック62' 、PTC=0 ? ）。PIN 試行カウンタが０でない場合（ブロック62' の出力N ）、これは、利用可能な少なくとも１回の試行が残っており、機構が、認証の欠如を返す（ブロック28、RTN NOK ）ことを意味する。しかしながら、PIN 試行カウンタPTC の値が０である場合（ブロック62' の出力Y ）、電荷保持回路100 は、非認証という結果を与える（ブロック28）前に起動される（ブロック65、TK=1 ）。確かに、これは、最後の試行がユーザによって行なわれたことを意味する。次に、テスト61により電荷保持回路100 が非アクティブ状態に戻らない限り（ブロック61の出力Y ）新たな認証は不可能である。カードは、コードの比較を行なわずにエラーメッセージを返す（ブロック29、RTN ERR ）。処理28と処理29とは同一の１つの処理であってもよい。従って、カードは、認証の欠如を誤った認証から区別する必要がない。
【００６４】
図６の実施形態は、フラグTKが電荷保持回路100 によって設定された期間が終了する際にリセットされるので、スマートカードのPIN コードを一時的に阻止することに相当する。
【００６５】
図７は、図４と比較されるべき図であり、署名照合に適用された実施形態を示す機能図である。
【００６６】
既に説明された方法と同様に、機構が開始されて（ブロック31、開始）、次に現在の署名SMAC（提示されたMAC ）を受信する。
【００６７】
図６の実施形態と同様に、署名照合を続行する前に、電荷保持回路100 によって記憶されたフラグが非アクティブ状態である（ブロック61の出力N ）ことが確認される（ブロック61、TK=1 ? ）。電荷保持回路100 が０ではない測定値を与えた場合（ブロック61の出力Y ）、エラー処理（ブロック38、RTN ERR ）及び署名承認を要求するアプリケーションの停止（ブロック39、停止）が行なわれる。通常の処理と比較すると、エラー処理によりカードは最終的に阻止されない。
【００６８】
時間カウンタが非アクティブである限り（ブロック61の出力N ）、誤MAC カウンタ(WMC) は制限数WML に対してテストされる（ブロック62、WMC=WML ? ）。
【００６９】
誤MAC カウンタが制限数に達しない場合（ブロック62の出力N ）、不成功な試行のカウンタは増加される（ブロック33、WMC=WMC+1 ）。制限数に達した場合（ブロック62の出力Y ）、PIN 試行カウンタはブロック33の前にリセットされる（ブロック36' 、WMC=0 ）。
【００７０】
その後、提示された署名SMACが照合される（ブロック34、SMAC OK ? ）。提示された署名SMACが正しいと照合された場合（ブロック34の出力Y ）、誤MAC カウンタWMC のリセット（ブロック36、WMC=0 ）、及び署名照合を要求したアプリケーションによって実行される処理の続行（ブロック37、続行）の前に、状態インディケータCSが、署名が正しいという照合に相当する状態に設定される（ブロック35、CS(MAC OK)）。
【００７１】
提示された署名SMACが正しくない場合（ブロック34の出力N ）、状態インディケータCSは、相当する状態に設定される（ブロック35' 、CS(MAC NOK) ）。その後、本実施形態によれば、試行回数の状態が、制限数に対して再度テストされる（ブロック62' 、WMC=WML ? ）。試行の最大回数に達した場合（ブロック62' の出力Y ）、電荷保持回路100 は、処理を続行する前に起動される（ブロック65、TK=1）。試行の最大回数に達していない場合（ブロック62' の出力N ）、処理は、直接ブロック37に続く。
【００７２】
従って、署名照合鍵が所定時間内に余りにも多く用いられた場合、機構は阻止される。しかしながら、この阻止は所定時間の後に解除される。変形例として、処理38で、無効なビットCS(MAC NOK) として状態ビットCSが設定され、アプリケーションの続行（ブロック37）に戻される。
【００７３】
コードについても署名についても、所定時間の後に電子装置を再起動しても、ハッキング行為の場合不安はない。実際、機能を無効化にする時間（１日又は数日間で十分である）を十分とることにより、不正を試みる人がいたとしても、時間が余りにもかかるので、攻撃の実行に関心を無くさせるには十分である。具体的な一例として、同一の鍵を１か月以内に100 回用いると正常とみなされる一方、同一の鍵を１時間以内に100 回用いると潜在的な攻撃として解釈せざるを得ない。
【００７４】
しかしながら、自動的な再起動により、カードの提供者にとって相当な節減が可能になる。
【００７５】
主アプリケーションへのアクセスのコード（PIN コード）とは異なる第２のアプリケーションのためのパスワード（例えば、PKI ）の使用に適用された別の実施形態によれば、第２のアプリケーションのパスワードをキー入力する試行が、PIN コードに関する方法と同一の方法で１又は複数の電荷保持回路によって監視されて、阻止の場合には、パスワードがカードの提供者の介在を必要とすることなくロック解除される。従って、前記提供者は、ユーザによって提示されたパスワードを知る必要がない。
【００７６】
別の実施形態によれば、１又は複数の電荷保持回路100 は、異常とみなされる電子回路の動作を検出するために１又は複数の機構によって起動される。検出は、プログラムの実行時間を監視し、プログラムから与えられる変数を取り入れる、又は取り入れないという形で行われることが可能であり、更に一般的には、所定の回数発生した場合異常とみなされるハードウェアの機能又はソフトウェアの機能の任意の検出という形で行われ得る。この（１以上の）制限数は、検出されたイベント閾値から実行を阻止する通常の保護機構の場合と同様に適用に応じて選択される。
【００７７】
このような実施形態は、認証試行の現在数及び制限数を誤動作検出の現在数及び制限数と置き換えることにより、図６及び７に関連して説明された例から導き出され得る。
【００７８】
異常動作が検出された場合に電子回路をロック解除するために、物理的であれ遠隔的であれ、もはや電子装置の提供者を頼る必要がない。
【００７９】
異常動作を検出する機構の通常の利用は、認証の失敗であれ、又は異常とみなされ、当然処置をとるべき任意の他の動作であれ、変更される必要がない。
【００８０】
図８は、電荷保持回路100 の好ましい一例を示す。
【００８１】
電荷保持回路100 は第１容量性素子C1を備え、第１容量性素子は、フローティングノードF に接続された第１電極121 と、経時的に無視できないリークを示すべく（その誘電率及び／又はその厚さによって）設計された誘電性空間123 とを有する。「フローティングノードF 」は、電荷保持回路100 （及び電子回路10' ）が優先的に形成されている半導体基板のどの拡散領域にも直接接続されていないノード、更に具体的には誘電性空間によってあらゆる電圧印加端子から分離されているノードを示すために用いられる。第１容量性素子C1の第２電極122 が、基準電圧（例えばアース）に接続されるべき端子112 に（図２の点線で）接続されるか、又は未接続のままである。
【００８２】
第２容量性素子C2が、フローティングノードF に接続された第１電極131 と、端子112 に接続された第２電極132 とを有する。第２容量性素子C2は、第１容量性素子C1の電荷保持容量より大きな電荷保持容量を示す。
【００８３】
好ましくは、第３容量性素子C3が、フローティングノードF に接続された第１電極141 と、電荷保持回路100 の端子113 に接続された第２電極142 とを有しており、電荷保持回路100 の端子113 は、電荷保持段階の初期化（記憶されたビットを状態１に有意とする処理）で電力供給源に接続されるための端子である。
【００８４】
第２容量性素子C2の機能は電荷を蓄積することである。第１容量性素子C1の機能は、第１容量性素子C1の誘電性空間を介したリークにより（第１電極131 のアースへの直接接続と比べて）第２容量性素子C2を比較的遅く放電することである。第２容量性素子C2の存在により、電荷保持回路100 に存在する電荷レベルを放電素子（静電容量C1）から分けることが可能になる。第２容量性素子C2の誘電体の厚さは第１容量性素子C1の誘電体の厚さより大きい。第２容量性素子C2の静電容量は、第１容量性素子C1の静電容量より少なくとも10倍大きいことが好ましい。
【００８５】
第３容量性素子C3の機能は、ファウラー−ノルドハイム効果又はホットエレクトロン注入事象により第２容量性素子C2への充電を可能にすることである。第３容量性素子C3により、並列接続の第１容量性素子C1及び第２容量性素子C2に充電する際の第１容量性素子C1への応力を回避することが可能になる。第３容量性素子C3の誘電性空間の厚さは、寄生リーク経路の導入を回避するために第１容量性素子C1の誘電性空間の厚さより大きい。
【００８６】
フローティングノードF は、絶縁された制御端子を有するトランジスタ（例えばMOS トランジスタ150 ）のゲートG に接続されており、トランジスタは、（並列接続の第１容量性素子C1の静電容量を無視して）第２容量性素子C2に含まれている残留電荷を測定するために、導電性端子（ドレインD 及びソースS ）を出力端子114,115 に接続されている。例えば、端子115 はアースされており、端子114 は、トランジスタ150 のドレイン電流I114の電流／電圧変換を可能にする電流源（図示せず）に接続されている。
【００８７】
トランジスタ150 のゲート誘電体の厚さは、フローティングノードF での付加的なリークの導入を回避するために第１容量性素子C1の誘電体の厚さより大きい。好ましくは、トランジスタ150 のゲートの厚さは、（フローティングノードF への充電又はフローティングノードからの放電の）寄生プログラミング経路の導入を回避するために第３容量性素子C3の誘電体の厚さより更に大きい。
【００８８】
蓄積された電荷レベルの判定が、比較器のみによって行われることが可能であり、比較器の切替が、フローティングノードF の電荷が十分である限り行なわれる。比較器が切り替えるレベルは、電荷保持回路100 によって記憶されたビットの状態を切り替えるレベルを定義する。他の読み取り解決法が構想されてもよく、例えば、電荷保持回路100 が数ビットを直接記憶する実施形態による複数レベルの判定が構想されてもよい。
【００８９】
図９は、端子115 を基準としたフローティングノードF での電圧VFに応じたトランジスタ150 のドレイン電流I114の形状の一例を示す。従って、電圧VFはトランジスタ150 のゲート−ソース電圧を表す。電圧は、並列接続の第１容量性素子C1及び第２容量性素子C2の両端の残留電荷によって決まり、従って本質的に第２容量性素子C2での残留電荷によって決まる。ドレイン電流I114の評価は、端子112,115 を同一の電圧（例えばアース）に維持して、端子114 に既知の電圧を印加することにより行なわれてもよい。
【００９０】
図10は、経時的なフローティングノードF での電荷QFの変動を示す。時間t0で、端子113 への供給（プログラミング）電圧の印加が停止されると、電荷QFが、初期値QINIT から開始し、容量性素子の放電の変動により時間t1で無効になる。時間t0と時間t1との時間間隔は、第１容量性素子C1の誘電体の漏れ容量だけでなく、初期値QINIT を決定する第２容量性素子C2の値（従って蓄積容量）によっても決まる。
【００９１】
端子112,115 及び第１容量性素子C1の第２電極122 が基準電圧にあり、電流I114の変動がフローティングノードF の電圧の変動だけに起因するように決定されたレベルに端子114 がバイアスをかけられていると仮定すると、この変動は時間t0からの経過時間のみによって決まる。この結果は、示された実施形態では、時間リーク素子(C1)と残留電荷を表す素子(C2)との間で行なわれた分離により得られる。
【００９２】
第３容量性素子C3を介した電荷保持回路100 のプログラミング又は起動（記憶されたビットの状態１への切替）により、酸化物（誘電体）の厚さが比較的薄い第１容量性素子C1は保護されるが、そうでなければプログラミング中に破損される危険性が生じる。このため、特に測定が確実に且つ経時的に再現可能に行われ得る。
【００９３】
数個の第３容量性素子C3が、プログラミング時間を速めるために端子113 とフローティングノードF との間で並列に接続されてもよい。
【００９４】
同様に保持時間が、第１及び第２容量性素子C1,C2 の誘電体の厚さ及び／又は誘電率を設定するだけでなく、数個の第１容量性素子C1及び／又は第２容量性素子C2を並列に設けることによっても適合されてもよい。
【００９５】
図11は、電荷保持回路100'の別の実施形態の電気回路図を示す。
【００９６】
図８の実施形態と比較すると、トランジスタ150 が、フローティングノードF に接続されたフローティングゲートFGを備えたトランジスタ160 と置き換えられている。トランジスタ160 のコントロールゲートCGが、電荷保持回路100'の残留電荷（従って、記憶されたビットの状態）の読み取りを制御するための端子116 に接続されている。トランジスタ160 のフローティングゲートFGとチャネル（活性領域）との間の誘電体の厚さは、第１容量性素子C1の誘電体の厚さより大きく、優先的には第３容量性素子C3の誘電体の厚さより大きい。
【００９７】
別の差異は、充電又は放電容量性素子C3がMOS トランジスタ170 のフローティングゲートであるということである。トランジスタ170 のフローティングゲート141 がフローティングノードF に接続されている。
【００９８】
図11の例では、電子回路が環境の一部に示されている。トランジスタ170 のドレイン142 が、供給電圧Valim を受ける電流源118 に接続されており、トランジスタ170 のソース173 がアースされている。トランジスタ170 のコントロールゲート174 は、充電が必要とされる場合に、トランジスタ170 をオンするための制御信号CTRLを受け取る。トランジスタ160 のドレイン（端子114 ）が、供給電圧Valim を受けて、トランジスタ160 のソースが、電流源119 によってアースされている（図８に関連して説明された実施形態に対して反転された変形例である）。電流源119 の両端の電圧V119がフローティングノードF の電圧を表し、比較器（図示せず）の出力を切り替えるために用いられる。
【００９９】
図12は、電流I114に対するコントロールゲートに印加される電圧V116の図であり、図11の電荷保持回路の動作を示す。説明のために、トランジスタ160 のドレイン端子114 とソース端子115 との間の電圧が外部の読み取り回路によって一定に維持されていると仮定される。従って、フローティングゲートと端子115 との間の電圧降下が、フローティングノードF に存在する電荷と、フローティングノードF 及び端子112間の全静電容量（本質的には第１容量性素子C1及び第２容量性素子C2 の静電容量）と、トランジスタ160 のコントロールゲート116 に印加された電圧とにより決まる。図12には、３本の曲線a,b,c が示されている。曲線a は、フローティングノードF が完全に放電されている場合を示す。曲線b は、フローティングノードF に正電荷が存在する場合（放電）を示す。従って、トランジスタ160 の閾値は低下する。曲線c は、フローティングノードF に負電荷が存在する場合（充電）を示し、MOS トランジスタ160 のためのより高い閾値を生成する。
【０１００】
適用例に応じて、トランジスタ160 の特性を曲線a から曲線b 又は曲線c に変更するために、フローティングノードF に充電されるか、又はフローティングノードF から放電されてもよい。プログラミング電圧から絶縁されると、第１容量性素子C1のリークにより、経時的に曲線a に戻ることが可能になる。電圧V116が０であるときの電流I114（従って電圧V119）の測定値により、電流I114が０になるときの期限切れを検出する（ビットを０にリセットする）ことが可能になる。
【０１０１】
次に、ファウラー−ノルドハイム効果による放電（端子112 に対して正の起動電圧又はプログラミング電圧の端子113 への印加）が仮定される。しかしながら、説明された操作は、例えば端子142,173,174 間への適切な電圧の印加による所謂ホットキャリア現象によって、フローティングノードF での充電に容易に置き換えられる。
【０１０２】
様々な電圧が、残留電荷とビットの記憶された状態の判定との間に利用可能な基準を有するように設けられたプログラミングモード及び読み取りモードで用いられてもよい。
【０１０３】
実施形態の具体例によれば、電荷保持回路は、以下の値で形成されている。
静電容量C1: 2fF、誘電体の厚さ: 40Å
静電容量C2: 20fF、誘電体の厚さ: 160Å
静電容量C3: 1fF、誘電体の厚さ: 80Å
【０１０４】
このような電荷保持回路は、約12ボルトの電圧の印加によってリセットされることが可能であり、約１週後に放電される。言うまでもなく、これは、電荷保持時間を決定する数個の容量性素子C1又はC2の誘電体の厚さ及び可能な並列接続の一例に過ぎない。
【０１０５】
図13A,13B,13C,14A,14B,14C,15A,15B,15C,16A,16B,16C,17A,17B,17Cは、EEPROMメモリアーキテクチャに基づいた集積構造における図11の実施形態に係る電荷保持回路100'の一例を示す。
【０１０６】
図13A,14A,15A,16A,17A は、電荷保持電子回路及びその素子C2,170,C1,160 を夫々示す平面略図である。図13B は、図13A の線AA' に沿った断面図である。図14B,15B,16B,17B は、夫々図14A,15A,16A,17A の線BB' に沿った断面図である。図13C,14C,15C,16C,17C は、電荷保持電子回路及びその素子C2,170,C1,160 を夫々示す対応電気回路図である。
【０１０７】
P 型シリコン基板180 （図13B ）のN チャネルトランジスタを用いた実施形態が仮定されている。逆の場合も言うまでもなく可能である。
【０１０８】
各素子又はセルC2,170,C1 又は160 は、例えばEEPROMセルアレイネットワークから電荷保持電子回路を選択するために、単一ゲートの選択トランジスタT2,T3,T1又はT4と直列接続されたフローティングゲート・トランジスタから得られる。
【０１０９】
素子C2,170,C1,160 を形成する様々なトランジスタのフローティングゲートは、フローティングノードF を形成するために（導電線184 を介して）相互接続される。トランジスタのコントロールゲートは、読出制御信号CGを与えるために導電線185 に共に接続されている。トランジスタのソースSC2,S7,SC1,S6 は、端子112 （アース）に相互接続されており、トランジスタのドレインDC2,D7,DC1,D6 は、選択トランジスタT2,T3,T1,T4 の夫々のソースに接続されている。
【０１１０】
トランジスタT1乃至T4のゲートは、電荷保持回路の選択信号SEL を供給する導電線186 に共に接続されている。トランジスタのドレインD1乃至D4は、個々に制御可能なビット線BL1 乃至BL4 に接続されている。図13C のビット線の順序が、BL2,BL3,BL1,BL4 として任意に示されているが、様々な素子C2,170,C1,160 の列（図面の向きで）の左右方向の順序は重要ではない。
【０１１１】
本実施形態の例では、N 型のソース及びドレイン領域が、絶縁領域181 により線方向に相互に分離されていると仮定される（図13B ）。フローティングゲートは、絶縁レベル182 によって活性領域から分離された第１導電性レベルM1に形成されており、コントロールゲートは、第３絶縁レベル183 によって第１レベルから分離された第２導電性レベルM2に形成されている。選択トランジスタのゲートは、例えばレベルM2に形成されている。
【０１１２】
通常のEEPROMセルネットワークとの差異は、フローティングゲートが、フローティングノードF を形成するために４つのトランジスタのグループによって相互接続されていることである。別の差異は、様々な回路素子を形成するフローティングゲート・トランジスタが、それらのトンネル窓及び／又はそれらのドレイン・ソース接続の厚さによって互いと異なるということである。
【０１１３】
図14A 乃至14C は、第２容量性素子C2の形成を示す。対応するフローティングゲート・トランジスタのドレインDC2 及びソースSC2 は、コンデンサの第２電極132 を形成するために（全活性領域に亘るN+型注入の拡張により）短絡される。更に、トンネル窓が標準的EEPROMセルから除去される。
【０１１４】
図15A 乃至15C は、第３容量性素子C3を形成するトランジスタ170 の形成を示す。トランジスタは、トンネル窓202 （図15B ）の下にN ドープされた領域の拡張部分201 が、電荷注入領域にプラットフォームを設ける標準的EEPROMセルである。標準的EEPROMセルのように、ドレイン領域D7が選択トランジスタT3のソースに接続される。ソース領域S7が端子112 に接続される。
【０１１５】
図16A 乃至16C は、電荷保持回路のリーク素子を形成する第１容量性素子C1の形成を示す。標準的EEPROMセルと比較すると、差異は、リークを増加させるためのトンネル効果に用いられる誘電体窓の薄化（領域212 、図16B ）である。例えば、誘電体212 の厚さは、変更前のセルのトンネル窓（202 、図15B ）の厚さ（例えば70乃至80オングストロームの間）の約半分（例えば30乃至40オングストロームの間）になるように選択されている。
【０１１６】
図17A 乃至17C は、トンネル窓が、好ましくはEEPROMセルの通常の注入領域（201 、図15B ）と共に除去された読み取りトランジスタ160 の形成を示す。従って、ソースS6及びドレインD6によって限定された活性領域は、標準的なMOS トランジスタの活性領域と同様である。
【０１１７】
図13A 乃至17C の表示は、簡略化されており、用いられる技術に適合され得る。特にゲートは、ドレイン領域及びソース領域の境界と並ぶように示されているが、多少の重なりは多くの場合存在する。
【０１１８】
EEPROMセル技術による実施形態の利点は、電荷保持回路が、EEPROMセルを消去するか又はEEPROMセルに書き込むために用いられる電圧レベル及び時間窓と同一の電圧レベル及び時間窓を適用することにより、プログラミングされリセットされてもよいということである。
【０１１９】
別の利点は、連続書込み動作中にリーク素子(C1)の薄い酸化物の劣化を回避することにより、経時的な安定性が保たれるということである。
【０１２０】
ビット線BL1 乃至BL4 の夫々の接続は、回路を操作する段階、特にプログラミング（起動）又は読み取り段階によって決まる。
【０１２１】
以下の表１は、図13A 乃至図17C に示されるような電荷保持電子回路の起動(SET) 及び読み取り(READ)の実施形態を示す。
【０１２２】
【表１】
2010515188.tif 000003
【０１２３】
起動段階SET （記憶されたビットの状態１への切替）では、選択信号SEL が、異なるトランジスタT1乃至T4をオンするためにアースに対して第１高電圧VPP1になる一方、フローティングゲート・トランジスタのコントロールゲートに与えられた信号CGは、トランジスタ160 をオンしないように低レベル０のままである。ビット線BL1,BL2,BL4 は、フローティング状態（高インピーダンス状態HZ）を維持する一方、ビット線BL3 はフローティングノードF の充電を可能にする正電圧VPP2が印加される。フローティングゲート・トランジスタのソースに共通する線112 は、優先的にフローティング状態のままである（HZ）。
【０１２４】
読み取りREADでは、異なる選択トランジスタが信号SEL によってレベルVSELに設定されて、読み取り電圧VREAD が、異なるフローティングゲート・トランジスタのコントロールゲートに印加される。ビット線BL1,BL2,BL3 が高インピーダンス状態HZにある一方、ビット線BL4 は読み取り電流源の供給を可能にする電圧V114を受ける。線112 はここではアースされている。
【０１２５】
様々なレベルVPP1,VPP2,VSEL,VREAD,V114間の関係は、好ましくは以下の通りである。
VPP1は、VPP2より大きい。
VSELは、VREAD より大きい。
VREAD は、V114と同程度の大きさである。
実施形態の具体例によれば、
VPP1 = 14ボルト
VPP2 = 12ボルト
VSEL = 4ボルト
VREAD = 2ボルト
V114 = 1ボルト
【０１２６】
電荷保持回路の一素子当たりの１つのEEPROMセルに関して上述された構成は、言うまでもなく、並列接続の数個の同一セルのサブセットが夫々の様々な素子に用いられている構造と置き換えられてもよい。特に、
数個の素子C2が、電子回路の放電時間を増加させるべくフローティングノードF の静電容量を増加させるために並列接続して用いられてもよく、
数個の素子170 が、プログラミング中のフローティングノードF での充電速度又は放電速度を増加させるべく並列接続して用いられてもよく、
数個のリーク素子C1が、システムの放電時間を減少させるために並列接続して用いられてもよく、及び／又は
数個の読み取り素子160 が、電荷保持回路の評価に更に大きな電流を与えるために並列接続して導入されてもよい。
【０１２７】
電荷保持電子回路は、EEPROMセルの標準的ネットワークの任意の位置に導入されてよく、これにより、悪意あるユーザがいた場合、位置の発見を更に困難にすることが可能になる。
【０１２８】
電荷保持トランジスタを形成するセル選択トランジスタは、適合されたアドレス手段及び切替手段を備えることにより、同一のビット線で標準的なEEPROMセルと共有されてもよい。
【０１２９】
言うまでもなく、本発明は、当業者に容易に想起される様々な変更、調整及び改良が行われ得る。特に、電荷保持回路は、電子回路の電力供給とは無関係に、経時的な電荷損失を再生可能な方法で与えることが可能な任意の回路によって形成されてもよい。例えば、国際公開第０３／０８３７６９号パンフレットに述べられているような回路が用いられてもよい。
【０１３０】
更に、上述された機能的な表示及び適用例の必要性に基づく回路の実際的な形成は、当業者の技能の範囲内である。カウンタは任意の種類であってもよく、計数関数は任意の増加又は減少であってよい。例えば（特に、計数セルが時間以外でリセットされ得ない実施形態では、例えば図８）、有限なサイズを有し、それらの差異が考慮されるべき値を与える２つのインクリメントカウンタが用いられてもよい。
【０１３１】
更に、本発明は特に常時電力供給を必要としないので、自身が存在する（端末によって生成される）電磁場から電力を取り出す（電磁トランスポンダタイプの）非接触装置で実行されてもよい。
【図１】
2010515188.tif 000004
【図２】
2010515188.tif 000005
【図３】
2010515188.tif 000006
【図４】
2010515188.tif 000007
【図５】
2010515188.tif 000008
【図６】
2010515188.tif 000009
【図７】
2010515188.tif 000010
【図８】
2010515188.tif 000011
【図９】
2010515188.tif 000012
【図１０】
2010515188.tif 000013
【図１１】
2010515188.tif 000014
【図１２】
2010515188.tif 000015
【図１３Ａ】
2010515188.tif 000016
【図１３Ｂ】
2010515188.tif 000017
【図１３Ｃ】
2010515188.tif 000018
【図１４Ａ】
2010515188.tif 000019
【図１４Ｂ】
2010515188.tif 000020
【図１４Ｃ】
2010515188.tif 000021
【図１５Ａ】
2010515188.tif 000022
【図１５Ｂ】
2010515188.tif 000023
【図１５Ｃ】
2010515188.tif 000024
【図１６Ａ】
2010515188.tif 000025
【図１６Ｂ】
2010515188.tif 000026
【図１６Ｃ】
2010515188.tif 000027
【図１７Ａ】
2010515188.tif 000028
【図１７Ｂ】
2010515188.tif 000029
【図１７Ｃ】
2010515188.tif 000030
【国際調査報告】
2010515188.tif 000031
2010515188.tif 000032
2010515188.tif 000033
2010515188.tif 000034
2010515188.tif 000035
2010515188.tif 000036