(57)【要約】  高ゲルマニウム濃度のシリコン／ゲルマニウム材料上に保護層を設けることで、対応する歪み半導体材料の損失が著しく低減するか、損失を完全に回避することもできる。保護層は、重要な洗浄プロセスの前に形成され、金属シリサイドを形成するまで保持される。よって、選択的エピタキシャル成長プロセスにおいて、広範囲にわたって、過剰に埋め込みを行う必要なく、ｐ型トランジスタの高パフォーマンスゲインを実現することができる。
2010517323.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型トランジスタ２１０ｐのゲート電極の２１１上方にマスキング材料２０３Ｓを形成するステップと、
前記ｐ型トランジスタ２１０ｐの前記マスキングされたゲート電極２１１に隣接して形成されたリセスに歪みシリコン／ゲルマニウム材料２１７を形成するステップと、
前記歪みシリコン／ゲルマニウム材料２１７に保護層２２０を形成するステップと、
前記保護層２２０の存在下で前記シリコン／ゲルマニウム材料２１７に少なくとも部分的にドレインおよびソース領域２１４を形成するステップと、を含む方法。
【請求項２】
前記保護層２２０は、前記マスキングされたゲート電極２１１に形成された前記マスキング材料２０３Ｓを除去する前に形成される、請求項１記載の方法。
【請求項３】
前記保護層２２０は酸化雰囲気において形成される、請求項２記載の方法。
【請求項４】
前記酸化雰囲気はガス雰囲気において確立される、請求項３記載の方法。
【請求項５】
前記保護層２２０は、前記マスキングされたゲート電極２１１に形成された前記マスキング材料２０３Ｓを除去後に形成される、請求項１記載の方法。
【請求項６】
前記保護層２２０を形成するステップは、ｐ型トランジスタ２１０ｐおよびｎ型トランジスタ２１０ｎに酸化物を形成し、ｎ型トランジスタから前記酸化物を除去する一方で、前記シリコン／ゲルマニウム材料２１７上の前記酸化物の一部を保持するステップを含む、請求項５記載の方法。
【請求項７】
前記保護層２２０を前記酸化雰囲気で形成する場合に材料の損失を補償することができるように、前記シリコン／ゲルマニウム材料２１７は、前記ｐ型トランジスタ２１０ｐのゲート絶縁層２１２の底面に対して付加的な高さ２１７Ｔで供給される、請求項３記載の方法。
【請求項８】
前記保護層２２０は、約２０Åあるいはそれ以上の初期の厚みで前記シリコン／ゲルマニウム材料２１７上に形成される、請求項１記載の方法。
【請求項９】
前記ｐ型トランジスタ２１０ｐの前記ドレインおよびソース領域２１４に金属シリサイドを形成する前に、前記保護層２２０を除去するステップをさらに含む、請求項１記載の方法。
【請求項１０】
ｐ型トランジスタ２１０ｐのアクティブ領域２１７に形成されるシリコン／ゲルマニウム材料に保護層２２０を選択的に形成するステップと、
前記ｐ型トランジスタ２１０ｐの前記アクティブ領域と、ｎ型トランジスタ２１０ｎのアクティブ領域にドレインおよびソース領域２１４を形成するステップと、を含む一方で、前記保護層２２０は選択的に前記シリコン／ゲルマニウム材料２１７を覆う、方法。
【請求項１１】
前記保護層２２０は、酸化プロセスにより形成される、請求項１０記載の方法。
【請求項１２】
前記保護層２２０を選択的に形成するステップは、前記シリコン／ゲルマニウム材料２１７を酸化させ、一方で前記ｎ型トランジスタ２１０ｎおよびマスキングされた前記ｐ型トランジスタ２１０ｐのゲート電極２１１を保持するステップを含む、請求項１１記載の方法。
【請求項１３】
前記保護層２２０を選択的に形成するステップは、前記シリコン／ゲルマニウム材料２１７を形成後に、前記ｐ型トランジスタ２１０ｐのゲート電極２１１と、前記ｎ型トランジスタ２１０ｎ上方からマスキング材料２２０Ｓを除去し、前記ｐ型トランジスタ２１０ｐおよび前記ｎ型トランジスタ２１０ｎを酸化雰囲気に露出し、前記ｎ型トランジスタ２１０ｎ中の酸化物材料を除去するステップを含む、請求項１１記載の方法。
【請求項１４】
付加的な高さ２１７Ｔを備えた前記シリコン／ゲルマニウム材料２１７をｐ型トランジスタ２１０ｐの前記アクティブ領域に形成するステップをさらに含み、前記付加的な高さ２１７Ｔにより、前記酸化雰囲気にさらされた場合に、前記シリコン／ゲルマニウム材料２１７の材料損失が実質的に補償される、請求項１１記載の方法。
【請求項１５】
ｐ型トランジスタ３１０ｐのアクティブ領域に形成されるシリコン／ゲルマニウム材料３１７に保護層３２０を蒸着するステップと、
前記保護層３２０の存在下で少なくとも１つの製造プロセスを実行するステップと、
前記ｐ型トランジスタ３１０ｐに形成される前記シリコン／ゲルマニウム材料の少なくとも一部に金属シリサイドを形成する前に前記保護層３２０を除去するステップと、を含む方法。
【請求項１６】
前記保護層３２０は、前記ｐ型トランジスタ３１０ｐのゲート電極３１１に供給され、前記シリコン／ゲルマニウム材料３１７を形成するために用いたマスキング材料を除去後に形成される、請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は、集積回路の形成に関し、より詳細には、ＰＭＯＳトランジスタのチャネル領域中の電荷キャリア移動度を高めることができるように、シリコン／ゲルマニウム（Ｓｉ／Ｇｅ）を使用することにより性能が強化されたトランジスタに関する。
【背景技術】
【０００２】
集積回路を製造するには多数の回路素子を形成する必要があり、電界効果トランジスタは高度な論理回路設計において重要な構成要素を示すものである。概して、電界効果トランジスタを形成するために、現在のところ、複数の技術が用いられている。マイクロプロセッサ、ストレージチップなどの複合回路に対しては、動作速度および／あるいは電力消費および／あるいは費用効果の点においての特徴が優れていることから、現在のところＣＭＯＳ技術が最も有望なアプローチ法とされる。
【０００３】
ＣＭＯＳ技術を用いて複合集積回路を製造する間においては、非常に多くのトランジスタ、つまり、ｎチャネルトランジスタおよびｐチャネルトランジスタが、結晶半導体層を含む基板上に形成される。ｎチャネルトランジスタであるか、ｐチャネルトランジスタであるかを問わず、ＭＯＳトランジスタは、いわゆるＰＮ接合を備え、このＰＮ接合は、逆ドープされたチャネル領域がドレイン領域とソース領域との間に配置された、高濃度にドープされたドレインおよびソース領域の境界に形成される。チャネル領域の伝導性、つまり、伝導性チャネルの電流駆動能力は、チャネル領域の上方に形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。
【０００４】
チャネル領域の伝導性は、適切な制御電圧をゲート電極に印加することによって伝導性チャネルが形成されると、ドーパントの濃度、多数の電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に伝導性チャネルを迅速に生成する能力との組み合わせにより、チャネル領域の伝導性によって、ＭＯＳトランジスタの特性が実質的に決定される。よって、チャネル長を縮小すること、および、これに関連づけてチャネル抵抗を低減することで、チャネル長が、集積回路の動作速度を上げるための主要な設計基準となる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、トランジスタの寸法を縮小していくと、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないように、これらの問題に取り組む必要がある。例えば、チャネル長が短いと、チャネル領域の制御はますます困難となる。これは、短チャネル効果とも称される。したがって、最新のドーパントプロファイルやチャネル領域に対するゲート電極の静電結合の向上などの各種の設計方法が構築されている。
【０００６】
しかし、そのうちのいくつかは、チャネル領域の電荷キャリア移動度に悪影響を及ぼすおそれがある。この状況に鑑みて、および、限界寸法を縮小し続けるには、つまりトランジスタのゲート長を縮小し続けるには、上記のプロセスステップに関するプロセス技術を適応し、また、場合によってはプロセス技術を新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のデバイス性能を強化することが提案されている。これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスを適用しないで、あるいは少なくとも適用を延期しつつ、将来の技術ノードに対する進歩と互換性のあるパフォーマンスの向上を達成する可能性が与えられる。
【０００７】
電荷キャリア移動度を増加させる１つの実効的メカニズムとしては、例えば、チャネル領域に対応の歪みを生成するために引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を修正することが挙げられ、この結果、電子および正孔に対する移動度がそれぞれ変化する。
【０００８】
例えば、チャネルに沿ってチャネル領域に一軸性の引張歪みを生成することで電子の移動度が増加し、これに対応して、直接的にｎチャネルトランジスタの導電性が増加する。他方では、チャネル領域の圧縮歪みにより正孔移動度が増加し、これにより、Ｐ型トランジスタのパフォーマンスを強化する可能性が与えられる。集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みシリコンは、「新たな」種類の半導体材料として考えられ、これにより、新たな高額な半導体材料およびこのような新たな材料に対して用いられる製造技術を必要とせずに、高速でパワフルな半導体デバイスの製造が可能になり得るからである。
【０００９】
ＰＭＯＳトランジスタの正孔移動度を高める実効的メカニズムをｐチャネルトランジスタのドレインおよびソース領域に歪みシリコン／ゲルマニウム層を形成することで実装してもよい。ここでは、圧縮歪みドレインおよびソース領域は、隣接するシリコンチャネル領域に一軸性の歪みを生成する。このために、ＰＭＯＳトランジスタのドレインおよびソース領域には選択的にリセスが設けられ、一方でＮＭＯＳトランジスタはマスキングされ、その後、シリコン／ゲルマニウム層がエピタキシャル成長によりＰＭＯＳトランジスタに選択的に形成される。適切な設計が用いられ、ＰＭＯＳトランジスタのパフォーマンスゲインのバランスが保たれていれば、この技術はＰＭＯＳトランジスタならびに全体のＣＭＯＳデバイスのパフォーマンスゲインの点で著しい利点を与えるが、チャネル領域の歪みレベルをさらに高め、さらに正孔移動度を増加させるために、より高濃度のゲルマニウムが用いられれば、高度な用途では、期待するほどのパフォーマンスゲインは得られないこともある。
【００１０】
図１ａ〜１ｃを参照して、適度に高濃度のゲルマニウムを用いる際に従来のプロセスストラテジーに伴う問題を示すために、以下に典型的なプロセスフローを詳細に説明する。図１ａに、基板１０１を含む半導体デバイス１００の断面図を示す。基板１０１は、その上に実質的な結晶シリコン層１０２を形成するためのいずれの適切なキャリア材料であってもよい。例えば、基板１０１および半導体層１０２は、シリコン−オン−インシュレータ（ＳＯＩ）構造であり、半導体層１０２が二酸化シリコンなどの任意の適切な材料から構成される各々の埋め込み絶縁層（図示せず）上に直接的に形成されていてもよい。さらに、この製造段階では、半導体デバイス１００は、第１トランジスタ１１０ｐと第２トランジスタ１１０ｎとを含む。これらはそれぞれ、Ｐ型トランジスタおよびＮ型トランジスタでありうる。この製造段階では、第１トランジスタ１１０ｐおよび第２トランジスタ１１０ｎの各々は、対応するゲート絶縁層１１２上に形成されたゲート電極１１１を含む。ゲート絶縁層１１２は、各々のチャネル領域１１３からゲート電極１１１を分離している。
【００１１】
チャネル領域１１３は半導体層１０２の各々の「アクティブ領域」の一部であり、後段において、ここにドレインおよびソース領域が形成される。したがって、「アクティブ領域」という言葉は、トランジスタ素子との関連においては、半導体材料の全体の伝導性を調整するための特定のドーパントプロファイルを示す半導体領域として理解され、ここでは、少なくとも１つのＰＮ接合が設けられる。さらに、各々のゲート電極１１１の上面には、窒化シリコン層などの各々のキャップ層１０４が形成されていてもよい。前述したように、ｐ型トランジスタの性能は、トランジスタのアクティブ領域内に各々のシリコン／ゲルマニウム材料を供給し、対応するチャネル領域に各々の歪みを生成するようにすることで著しく向上させることができる。シリコン／ゲルマニウム材料を各々のアクティブ領域に適切に配置するためにデバイス１００が準備され、ゲート電極１１１に隣接する第１トランジスタ１１０ｐに各々のリセスを形成するようにする。このために、各々のスペーサ素子１０３Ｓをトランジスタ１１０ｐのゲート電極１１１のサイドウォールに設け、対応するキャップ層１０４とともに、後続のエッチプロセスの間、ゲート電極１１１を確実に閉じ込めるようにしてもよい。
【００１２】
ｎチャネルトランジスタ１１０ｎには対応するリセスおよびシリコン／ゲルマニウム材料は必要とされ得ないので、トランジスタ１１０ｎのゲート電極１１１、および、このゲート電極１１１に隣接する半導体層１０２の各々の部位を覆うように、対応するスペーサ層１０３が形成されてもよい。さらに、スペーサ層１０３を含む第２トランジスタ１１０ｎを覆うように、対応するレジストマスク１０５が設けられてもよい。図１ａに示す半導体デバイス１００は、以下のプロセスに基づいて形成されてもよい。各々の絶縁構造（図示せず）を形成し、第１トランジスタ１１０ｐおよび第２トランジスタ１１０ｎのトランジスタ挙動に求められるような所望の垂直方向のドーパントプロファイルを半導体層１０２に生成後、蒸着および／または酸化によってゲート絶縁層が形成され、その後、適切なゲート電極材料が蒸着される。その後、高度なフォトリソグラフィ、最新のエッチ技術などの、最新のパターニングプロセスを実行して、ゲート電極１１１とゲート絶縁層１１２とを得るようにしてもよい。同じプロセスシーケンスでキャップ層１０４をさらにパターニングしてもよい。
【００１３】
このキャップ層は、各々の最新のリソグラフィシーケンスの間において反射防止膜（ＡＲＣ）としても用いることができる。その後、例えば十分に確立されたプラズマエンハンスド化学蒸着（ＰＥＣＶＤ）技術に基づいてスペーサ層１０３を蒸着することができ、これにより、適切な層厚のスペーサ層１０３が形成される。スペーサ層１０３は、第１トランジスタ１１０ｐに各々のリセスあるいはキャビティを形成するための後続のエッチプロセスにおいて、高エッチ選択性を有する任意の適切な材料に基づいて形成することができ、例えば、窒化シリコンが効果的に用いられる。次に、レジストマスク１０５がリソグラフィ技術を用いて形成され、その後、異方性エッチプロセス１０６を実施して、第１トランジスタ１１０ｐの水平部分からスペーサ層１０３の材料を除去するようにしてもよい。これにより、スペーサ１０３Ｓが生成される。よって、このスペーサ１０３Ｓの幅は、スペーサ層１０３の初期の層厚とエッチプロセス１０６のプロセスパラメータとにより実質的に決定されうる。その後、十分に確立されたエッチレシピに基づいてさらなるエッチプロセスを実施し、半導体層１０２から、スペーサ層１０３およびスペーサ１０３Ｓの材料に対して選択的に、露出したシリコン材料を除去するようにしてもよい。
【００１４】
対応するエッチプロセスは、実質的な異方性プロセスとして実施してもよいし、デバイス要件に応じて、少なくともエッチプロセスが進行した段階においては、ある程度、等方性であってもよい。従って、各々のシリコン材料を破線に示すように除去することができ、ＳＯＩ構造においては、デバイス１００の更なる処理の間に成長テンプレートとして機能しうる少なくとも最小の結晶性シリコン材料が保持されうる。図１ｂに、さらに次の製造段階においての半導体デバイス１００を概略的に示す。半導体デバイス１００は蒸着雰囲気１０７にさらされ、シリコン／ゲルマニウム材料１１７を選択的にエピタキシャル成長させるように、各々のプロセスパラメータが適切に調整される。これに対応した、スペーサ層１０３、スペーサ１０３Ｓ、およびキャップ層１０４などの誘電材料への蒸着は実質的に行われない。これにより、各々のシリコン／ゲルマニウム材料は、先に形成されたリセスあるいはキャビティ内において実質的に成長する。その際に、シリコン／ゲルマニウム材料１１７は、成長テンプレートとして機能している他のシリコン材料と実質的に同じ格子間隔をとりうる。
【００１５】
これにより、リセスを埋め込み後に、対応するシリコン／ゲルマニウム材料１１７は歪み材料の形態で供給される。その理由は、シリコン／ゲルマニウムの本来の格子間隔は、シリコンの格子間隔よりもわずかに広いからである。したがって、対応する応力成分がチャネル領域１１３にまで及び、これにより、各々の圧縮歪みがチャネル領域に生成される。シリコン／ゲルマニウム材料１１７とシリコン材料の本来の格子間隔間の格子不整合の程度により、チャネル領域１１３において最終的に得られる歪みが実質的に決定されることから、トランジスタ１１０ｐのさらなるパフォーマンスゲインを考慮して、一般的に、約２０原子百分率あるいはそれ以上の適度に高濃度のゲルマニウムが材料１１７に導入されうる。その後、各々のスペーサ１０３Ｓとスペーサ層１０３とを除去し、さらなる製造プロセスを実施して、トランジスタデバイス１００ｎ、１００ｐを完成するようにする。
【００１６】
図１ｃに、さらに次の製造段階におけるデバイス１００を概略的に示す。ここでは、トランジスタ１１０ｎ、１１０ｐは、各々のドレインおよびソース領域１１４を含む。これらはデバイス要件に従って、任意の適切な側方向および垂直方向のドーパントプロファイルを有することができる。そのために、ドレインおよびソース領域１１４を形成するための先行する注入シーケンスの間、適切な注入マスクとして機能するように各々のスペーサ構造１１５を形成してもよい。しかし、ｐチャネルトランジスタ１１０ｐでは、ドレインおよびソース領域１１４の高さレベルは、ｎチャネルトランジスタ１１０ｎのドレインおよびソース領域の高さレベルよりも著しく低い。これにより、対応のリセス１１７Ｒがパフォーマンスゲインが著しく低下させてしまうか、同一の設計で低ゲルマニウム濃度のデバイスよりも性能を低下させてしまうおそれすらあり、これは、チャネル領域１１３に生成される歪み量は一般的に非常に少ないことによる。
【００１７】
その理由としては、歪みシリコンゲルマニウム材料１１７により供給される水平方向の応力成分は高さが非常に低いレベルにまで及び、これにより、対応する歪みの広がりを減少させ、各々のゲート絶縁層１１２の直下までとしてしまうからである。さらに、シリコン／ゲルマニウム材料がないと、実質量のドーパントも損失してしまい、その結果、ドレインおよびソース領域１１４の伝導性が低下することで、予測されるパフォーマンスゲインをさらに低下させてしまう。対応するリセス１１７Ｒの寸法は、材料１１７内のゲルマニウム濃度量に相関し、これにより、高ゲルマニウム濃度での最初のシリコン材料と、シリコン／ゲルマニウム材料１１７との間での格子不整合の増加による効果が補償されるか、あるいは、過剰に補償されることがわかっている。本発明は、上述した問題点を回避するか、上述した問題点の少なくとも１つ以上の影響を減らすことのできる各種の方法に関する。
【課題を解決するための手段】
【００１８】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。概して、本発明は、歪みシリコン／ゲルマニウム材料に基づいてトランジスタデバイスを形成するための強化された技術に関するものであり、製造プロセスにおいて、材料の必要以上の損失を抑えることができる。ある特定の製造プロセスと、特に、各々の洗浄ステップでは、適度に高濃度のゲルマニウムがシリコン材料中に導入される領域において、材料が著しく損失することがわかっている。例えば、２０原子百分率（２０ａｔ％）を越えるゲルマニウム濃度では応力転送が低下し、各々のドーパントが損失することにより、パフォーマンスゲインが著しく低下してしまう。
【００１９】
本文に開示されているストラテジーによれば、対応する材料損失と、これに関連づけられる不都合な点は、洗浄プロセスなどのクリティカルなプロセスステップを実施する前に、対応するアグレッシブな（あるいは侵襲的な）化学物質から下方のシリコン／ゲルマニウム材料を保護するために適切な保護層を形成することで、実質的に回避することができる、あるいは、少なくとも低減することができる。したがって、ドーパントの各々の損失を著しく低減あるいは回避し、一方では、応力誘発シリコン／ゲルマニウム材料の高さレベルは、チャネル領域の高さレベルにより近くなるように調整される。１つの例示的実施形態では、方法は、ｐ型トランジスタのマスキングされたゲート電極に隣接して形成されたリセスに歪みシリコン／ゲルマニウム材料を形成するステップを含む。
【００２０】
上記方法はさらに、歪みシリコン／ゲルマニウム材料に保護層を形成し、さらに、保護層が存在する場合に、ｐ型トランジスタにおいてドレインおよびソース領域を形成するステップを含む。別の例示的実施形態によれば、方法は、ｐ型トランジスタのアクティブ領域に形成されるシリコン／ゲルマニウム材料に保護層を選択的に形成するステップを含む。上記方法はさらに、ｐ型トランジスタのアクティブ領域とｎ型トランジスタのアクティブ領域にドレインおよびソース領域を形成するステップを含む。一方で、シリコン／ゲルマニウム材料は保護層により選択的に覆われる。さらに別の例示的実施形態では、方法は、ｐ型トランジスタのアクティブ領域に形成されたシリコン／ゲルマニウム材料上に保護層を蒸着するステップを含む。さらに、保護層の存在下で、少なくともいくつかの製造プロセスが実行される。その後、ｐ型トランジスタに金属シリサイドを形成する前に、保護層が除去される。
【図面の簡単な説明】
【００２１】
【図１ａ】歪みシリコン／ゲルマニウム材料がｐ型トランジスタに導入され、これにより、材料が著しく損失してしまう、従来のプロセスフローにおけるｐ型トランジスタおよびｎ型トランジスタを含む半導体デバイスの概略的断面図。
【図１ｂ】歪みシリコン／ゲルマニウム材料がｐ型トランジスタに導入され、これにより、材料が著しく損失してしまう、従来のプロセスフローにおけるｐ型トランジスタおよびｎ型トランジスタを含む半導体デバイスの概略的断面図。
【図１ｃ】歪みシリコン／ゲルマニウム材料がｐ型トランジスタに導入され、これにより、材料が著しく損失してしまう、従来のプロセスフローにおけるｐ型トランジスタおよびｎ型トランジスタを含む半導体デバイスの概略的断面図。
【図２ａ】例示的実施形態に従う保護層により選択的に覆われる、歪みシリコン／ゲルマニウム材料を受け入れるｐチャネルトランジスタを含む半導体デバイスの概略的断面図。
【図２ｂ】例示的実施形態に従う保護層により選択的に覆われる、歪みシリコン／ゲルマニウム材料を受け入れるｐチャネルトランジスタを含む半導体デバイスの概略的断面図。
【図２ｃ】例示的実施形態に従って、露出したｎ型トランジスタとｐ型トランジスタに酸化によって保護層が形成され、その後、酸化物が除去される、高濃度のシリコン／ゲルマニウム材料を受け入れるｐ型トランジスタを含む半導体デバイスの断面図。
【図２ｄ】例示的実施形態に従って、露出したｎ型トランジスタとｐ型トランジスタに酸化によって保護層が形成され、その後、酸化物が除去される、高濃度のシリコン／ゲルマニウム材料を受け入れるｐ型トランジスタを含む半導体デバイスの断面図。
【図２ｅ】例示的実施形態に従って、露出したｎ型トランジスタとｐ型トランジスタに酸化によって保護層が形成され、その後、酸化物が除去される、高濃度のシリコン／ゲルマニウム材料を受け入れるｐ型トランジスタを含む半導体デバイスの断面図。
【図２ｆ】さらなる例示的実施形態に従って保護層が形成される間に生じる材料損失を補償するための、適度に低い付加的高さを備えたシリコン／ゲルマニウム材料を形成する際の各種の製造段階においてのｐ型トランジスタの概略的断面図。
【図２ｇ】さらなる例示的実施形態に従って保護層が形成される間に生じる材料損失を補償するための、適度に低い付加的高さを備えたシリコン／ゲルマニウム材料を形成する際の各種の製造段階においてのｐ型トランジスタの概略的断面図。
【図２ｈ】さらなる例示的実施形態に従って保護層が形成される間に生じる材料損失を補償するための、適度に低い付加的高さを備えたシリコン／ゲルマニウム材料を形成する際の各種の製造段階においてのｐ型トランジスタの概略的断面図。
【図３ａ】さらに他の例示的実施形態に従って、蒸着プロセスにより形成された実効的な保護層に基づいてシリコン／ゲルマニウム材料を形成する際の各種の製造段階においてのｐ型トランジスタの概略的断面図。
【図３ｂ】さらに他の例示的実施形態に従って、蒸着プロセスにより形成された実効的な保護層に基づいてシリコン／ゲルマニウム材料を形成する際の各種の製造段階においてのｐ型トランジスタの概略的断面図。
【図３ｃ】さらに他の例示的実施形態に従って、蒸着プロセスにより形成された実効的な保護層に基づいてシリコン／ゲルマニウム材料を形成する際の各種の製造段階においてのｐ型トランジスタの概略的断面図。
【発明を実施するための形態】
【００２２】
本発明は添付の図面とともに以下の記載を参照することで理解することができる、図面において、同じ参照符号は同様の要素を示す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００２３】
以下、本発明を添付の図面を参照しながら記載する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２４】
概して、本発明は、高濃度のゲルマニウムを有する各々のドレインおよびソース領域中にシリコン／ゲルマニウム材料を使用する際に、ｐ型トランジスタのパフォーマンスに与える悪影響を著しく低減することのできる、実効的な製造技術を提供する。前述したように、従来技術では、対応する歪み誘発メカニズムを強化するという点においては非常に望ましい、２０％あるいはそれ以上のゲルマニウム濃度を用いることで、パフォーマンスゲインが著しく低下する、あるいは、さらにパフォーマンスが低下するおそれがある。ｐ型トランジスタを形成する間の対応の材料損失を減らすために、適切な製造段階で効果的な保護層を設けて、ドーパントの過剰損失と歪み誘発メカニズムの劣化とを抑制あるいは実質的に回避するようにすることが検討されている。ある態様では、対応の保護層は、保護層を備えるｐ型トランジスタの適切な部分を覆い、その一方で、ｎ型トランジスタなどの他のデバイス領域には実質的に影響を及ぼさないように、自己整合法で形成することができる。
【００２５】
このようにして、ｎ型トランジスタに対して十分に確立されたプロセスストラテジーが用いられる一方で、同時に、プロセスを少しだけ調整することでｐ型トランジスタのパフォーマンスを著しく向上させることができる。例えば、ある実施形態では、保護層を形成するプロセスの、対応する自己整合挙動は、酸化プロセスなどの適切に設計された表面改質プロセスに基づいて実現される。その際に、選択的エピタキシャル成長プロセスの間に一般的に供給される各々のマスキング材料もまた、酸化マスクとして効果的に用いることができる。他の態様では、シリコンおよびポリシリコン材料よりも高濃度のゲルマニウムを含むシリコン／ゲルマニウム材料の著しい酸化速度差を利用して、厚みの異なる酸化物層をｐ型トランジスタとｎ型トランジスタに形成するようにしてもよい。
【００２６】
ある例示的実施形態では、シリコン／ゲルマニウム材料の対応する表面処理の間にさらに消費される少量のシリコン／ゲルマニウム材料は、エピタキシャル成長プロセスの間に埋め込み高さを適度に増加させることで補償することができる。酸化などの表面変質の間に対応して消費されるシリコン／ゲルマニウム材料は、例えば図１ａ〜１ｃに関して説明したような従来のストラテジーでの材料損失と比較すると非常に少ないので、いずれの著しいプロセスの変更およびスループット損失を実質的に回避することができる。その理由は、保護層を形成する際の材料消費を補償するために必要とされる付加的な処理時間は、従来の処理技術で用いられたような、保護層のない状態で材料損失を各々補償する場合よりも、非常に短くて済むからである。
【００２７】
さらに他の例示的実施形態では、蒸着したシリコン／ゲルマニウム材料を実質的に消費せずに、蒸着技術により実効的な保護層が形成される。これにより、従来のプロセスストラテジーとの高度な互換性が与えられる一方で、高濃度のゲルマニウムを使用する場合にｐトランジスタへの悪影響をいずれも回避するか、少なくとも実質的に減らすことができる。図２ａに、ｐ型トランジスタでありうる第１トランジスタ２１０ｐと、ｎ型トランジスタでありうる第２トランジスタ２１０ｎ、あるいは、シリコン／ゲルマニウム材料を受け入れない任意の他のトランジスタ素子やデバイスを含む半導体デバイス２００の概略的断面図を示す。半導体デバイス２００は基板２０１を含む。
【００２８】
これは、デバイス要件に応じてゲルマニウムなどの他の構成要素を含みうる各々のシリコンベース半導体層２０２を上に形成するための任意の適切なキャリア材料の形態で供給されてもよい。ある例示的実施形態では、半導体層２０２および基板２０１は、ＳＯＩ構造として供給されてもよい。ここでは便宜上、二酸化シリコンなどの各々の埋め込み絶縁層は図２ａ中に図示していない。他の場合では、半導体デバイス２００は、バルク構造であってもよく、ここでは、半導体層２０２は実質的な結晶基板材料の上部を表す。
【００２９】
半導体デバイス２００は、デバイス要件に従って、アーキテクチャの異なる、異なるデバイス領域を含んでもよい。例えば、ＳＯＩ領域とバルク領域とは、一般に半導体デバイス２００に設けられ、例えば、ＳＯＩ構造には高性能のトランジスタが設けられ、一方で他のデバイス領域、例えば、高度なマイクロプロセッサなどのスタティックＲＡＭ領域はバルクデバイスアーキテクチャに基づいて形成されてもよい。トランジスタ２１０ｐ、２１０ｎは、この製造段階では、各々のゲート絶縁層２１２上に形成された各々のゲート電極２１１を含みうる。このゲート絶縁層２１２は、ゲート電極２１１を各々のチャネル領域２１３から分離している。
【００３０】
上述したように、チャネル領域２１３は、各々のトランジスタ素子に対応し、さらに、例えば、シャロートレンチアイソレーションなどの適切な絶縁構造（図示せず）に基づいて、半導体層２０２において画定される対応のアクティブ領域の一部であってもよい。さらに、各々のキャップ層２０４は、ゲート電極２１１の上面を覆う。その際に、ｐ型トランジスタ２１０のゲート電極２１１は各々のサイドウォールスペーサ２０３Ｓにより覆われ、一方、第２トランジスタ２１０ｎは、スペーサ層２０３により全体的に覆われる。これまでに説明した第１トランジスタ２１０ｐおよび第２トランジスタ２１０ｎは、デバイス１００に関連して前述したものと実質的に同じプロセス技術に基づいて形成されてもよい。つまり、各々のキャップ層２０４を含むゲート電極２１１およびゲート絶縁層２１２を形成後、第１トランジスタ２１０ｐにおいてスペーサ層２０３を蒸着し、さらにエッチを行ってスペーサ２０３Ｓを形成するようにする。
【００３１】
このスペーサ２０３Ｓは、すでに説明したように、スペーサ層２０３とともに、第１トランジスタ２１０ｐにおいて各々のリセスを形成後に、成長マスクとして機能しうるものである。その後、シリコン／ゲルマニウム材料２１７を形成するために、選択的エピタキシャル成長プロセスが行われる。ある例示的実施形態では、隣接するチャネル領域２１３に適度に多くの歪みを供給することができるように、材料２１７のゲルマニウム濃度は、約２０原子百分率よりも高くてもよい。デバイス２００は、対応する選択的エピタキシャル成長プロセス後に、シリコン／ゲルマニウム材料２１７に対応する保護層２２０を選択的に形成するために、表面改質プロセス２１１により処理されてもよい。１つの例示的実施形態では、この表面改質プロセス２１１は、各々のガス雰囲気に基づいて酸化環境で実施される酸化処理であってもよい。
【００３２】
例えば、プロセス２２１は、酸化処理として実施される場合は、酸素を含む対応のガス雰囲気での高温処理を含み、保護層２２０を形成するための対応のシリコン／ゲルマニウム酸化成長が開始されてもよい。各種のゲルマニウム濃度に対する結晶性シリコン／ゲルマニウム材料の各々の酸化成長速度は事前にわかっているか、対応する値は各々の試験に基づいて決定することができるので、保護層２２０の厚みが酸化処理に基づいて形成される場合は、保護層の厚みを処理２２１のプロセスパラメータにより容易に制御することができる。例えば、温度、酸素濃度などの、他の十分に確立されたプロセスパラメータに対しては、層２２０を所望の層厚に生成するために、各々の処理時間を用いることができる。ある例示的実施形態では、処理要件に応じて、約２０Å〜１００Åの厚みを選択することができる。層２２０の適切な厚み値は、その材料組成に応じて、各々の試験測定により決定されてもよい。試験測定では、シリコン／ゲルマニウム領域２１７で材料を著しく損失させるものとしてすでに認識されている複数の製造プロセスが対応する試験層の存在下で実行され、このような製造プロセスの間に各々の材料除去を決定するようにする。
【００３３】
これにより、対象の層２２０の材料組成と各々の製造シーケンスとに対して、適切な目標厚み値を取得することができる。他の例示的実施形態では、表面改質プロセス２２１は、例えば酸化プラズマなどに基づいて、いずれの適切な酸化処理として実行することができる。さらに他の場合では、酸化プロセス２２１をウェットケミカルプロセスに基づいて実行してもよく、その際に、実質的な自己制御プロセスでさえも用いることができ、この結果、さらに、層２２０の各々の厚みに高度な制御性が与えられる。これにより、保護されていないシリコン／ゲルマニウムで生じる材料損失と比べると、表面改質プロセス２２１で「消費」されるシリコン／ゲルマニウム材料２１７は非常に少ない。
【００３４】
他の例示的実施形態では、改質プロセス２２１には、酸化プロセスに加えて、あるいは、これに代えて、保護層２００を形成するための他のプロセスが含まれてもよい。この保護層は、後続の製造プロセスの間の材料除去に対する抵抗が著しく強化されたものである。例えば、処理２２１には、複数のウェットケミカルエッチレシピに対して高抵抗性の炭化シリコンのような材料を形成するようにするために、シリコン／ゲルマニウム材料の表面領域に炭素を注入する各々の注入あるいはプラズマ処理が含まれてもよい。加えて、対応の表面部分を高密度化する一方で、シリコン／ゲルマニウム材料２１７の消費量を著しく抑えるように酸化プラズマ処理を行ってもよい。シリコン／ゲルマニウム材料２１７に保護層２２０を選択的に形成後、処理要件に従ってさらなる製造プロセスを実行してもよい。つまり、マスキング材料、つまりスペーサ２０３Ｓ、キャップ層２０４、およびスペーサ層２０３がシリコンおよび保護層２２０に対して選択的に除去されてもよい。
【００３５】
例えば、高選択性のエッチレシピは、シリコン、二酸化シリコン、窒化シリコンに対する技術において十分に確立されている。しかし、保護層２２０の材料を少しだけ除去しても、次の処理には悪影響を及ぼさない。その理由は、対応する材料損失は、保護層２２０の対応する目標厚みを適切に選択する際にすでに考慮されているからである。その後、例えば、各々の洗浄プロセス、レジスト形成および除去シーケンスを含むさらなる製造プロセスが実行される。これらは、前述したように、特に高濃度のゲルマニウムが存在する場合には、保護されていないシリコン／ゲルマニウム材料に著しい影響を及ぼすおそれのあるプロセスである。これらのプロセスの多くは、特に各々の洗浄プロセスにおいて、中程度に大きく変動しており、これにより、従来のストラテジーでは、実測される材料損失が非常にばらついてしまうおそれがある。このために、最初にエピタキシャル成長させたシリコン／ゲルマニウム材料の厚みを著しく増加させることによって材料の損失が補償されたとしても、これに対応してデバイスにも変動を与えてしまう。よって、保護層２２０を設けることで、下方のシリコンゲルマニウム材料２１７に実質的に影響を及ぼすことなく、層２２０により製造プロセスにおける各々の変動を調整することができる。
【００３６】
したがって、従来のプロセスフローにおける著しい材料損失と比べると、さらに重要なプロセスよりも前の処理２２１の間に特定の少量の材料を除去することで、デバイス２１０ｐのプロセスの安定性が著しく強化され、さらにパフォーマンスの均一性を著しく高めることができる。図２ｂにさらに次の製造段階における半導体デバイス２００を概略的に示す。該図では、各々のトランジスタ２１０ｐ、２１０ｎは、デバイス要件に従って、各々のサイドウォールスペーサ構造２１５と、ドレインおよびソース領域２１４とを有しうる。ドレインおよびソース領域２１４は、各々の注入シーケンスに基づいて形成される。その際に、ｐチャネルトランジスタ２１０ｐでは、保護層２２０の存在を考慮するように、注入エネルギーおよびドーズ量などの各々のプロセスパラメータが適用される。各々のアグレッシブな、いわゆる侵襲的な洗浄プロセスを他の製造ステップで行った後、層２２０の厚み２２０Ｔは、各々の材料が除去されたために、最初の層厚よりも薄くなっているが、このような薄くなった厚みは、注入プロセスに対して適切なプロセスパラメータを確立する際に考慮に入れられていることは分かるであろう。
【００３７】
例えば、保護層２２０が形成された各々の測定位置で実行される層厚測定に基づいて、先行するプロセスの間に実際に除去された材料を容易に測定することができる。したがって、先行するプロセスの間に激しく変動する条件であっても補償されうるので、プロセスおよびデバイスの均一性をさらに高めることができる。これにより、図２ｂに示す半導体デバイス２００は、十分に確立されたプロセスストラテジーに基づいて形成され、その際に、各々の注入シーケンスを少しだけ修正して、トランジスタ２１０ｐのドレインおよびソース領域２１４のドーパントプロファイルが適切に設計されるようにしてもよい。その後、例えば選択的等方性あるいは異方性エッチプロセスに基づいて保護層２２０を除去してもよく、各々のエッチ化学物質は当技術分野においては十分に確立されている。ある例示的実施形態では、保護層２２０を高度な等方性エッチプロセスによって除去してもよい。これにより、スペーサ構造２１５がある程度アンダーエッチされる。これにより、後続の製造段階でドレインおよびソース領域２１４とゲート電極２１１において形成されうる各々の金属シリサイドが、スペーサ構造２１５を除去する必要なく、チャネル領域２１３により近接して設けられる。他の例示的実施形態では、スペーサ構造２１５、あるいは少なくともその一部が、保護層２２０を除去する前か後に除去され、続いて、各々の金属シリサイドが形成される。図２ｃ〜２ｅを参照して、以下にさらなる例示的実施形態を記載する。ここでは、任意のマスキング材料の除去後にｐトランジスタにおいて保護層が選択的に形成される。
【００３８】
図２ｃに、シリコン／ゲルマニウム材料２１７が形成される製造段階における半導体デバイス２００を概略的に示す。ここでは、対応するマスキング材料、つまり、スペーサ２０３Ｓ、キャップ層２０４、およびスペーサ層２０３（図２ａ）はすでに除去されている。図２ｄに、表面改質プロセス２２１においての半導体デバイス２００を概略的に示す。該デバイスは、現在のところトランジスタ２１０ｐおよび２１０ｎの両方の機能を果たしている。処理２２１には酸化プロセスが含まれてもよく、その際に、シリコン／ゲルマニウム材料の酸化速度は、前述したように、純粋なシリコン材料よりも速く、ゲルマニウム濃度が増加すると、対応する酸化速度がさらに速くなる。これにより、トランジスタ２１０ｐの目標厚みに基づいて対応する保護層２２０の厚み２２０Ａを得ることができるように調整された処理２２１の所与のプロセスパラメータに対して、第２トランジスタ２１０ｎに対応する層２２０Ｓを形成してもよいが、これは非常に薄い層厚（２２０Ｂ）で形成される。
【００３９】
ある例示的実施形態では、層２２０Ｓおよび２２０の両方に基づいてさらなる処理を継続してもよいし、一方で、他の例示的実施形態では、層２２０Ｓを第２トランジスタ２１０ｎから除去してもよい。これにより、ｎ型トランジスタの処理において、従来のプロセス技術との高度な互換性が与えられる。この場合、保護層２２０の初期の厚み２２０Ａは、後続のプロセスにおいて、つまり、さらなる処理の間に十分に保護するようにするための最終の所望の目標厚みを得るようにするために、トランジスタ２１０ｎから層２２０Ｓを除去するプロセス、において予測される各々の材料損失を調整するように選択される。図２ｅに、例えばウェットケミカルエッチレシピ、プラズマベースのエッチレシピなどに基づいて二酸化シリコンを除去するための対応の選択的エッチプロセス２２２における半導体デバイス２００を概略的に示す。したがって、層２２０Ｓは、実質的に完全に除去され、これにより、上述したように、従来のストラテジーにおけるようなさらなる処理の間にトランジスタ２１０ｎに対して同様の処理条件を与える。一方で、第１トランジスタ２１０ｐの保護層２２０は目標厚み２２０Ｃにまで薄くされる。
【００４０】
この厚みは上述のように更なる処理の間にトランジスタ２１０ｐを保護するように適切に選択されうる。その後、上述のように、後続の製造ステップを実行してもよい。これにより、保護層２２０は、トランジスタ２１０ｎに実質的に影響を及ぼすことなく、第１トランジスタ２１０ｐの露出部分に選択的な方法で形成される。その際に、対応するプロセスシーケンスの自己整合性のためにいずれのリソグラフィステップも必要とされないので、プロセス効率が改善される。図２ｆ〜２ｈを参照して、以下に更なる例示的実施形態を記載する。ここでは、保護層２２０を形成することで損失する少量の材料は、対応して適応されるエピタキシャル成長プロセスにより補償される。図２ｆに、チャネル領域２１３と各々の絶縁構造２０８とに隣接して各々のキャビティあるいはリセス２０９を形成するための対応のエッチプロセス後のトランジスタ２１０ｐを概略的に示す。図２ｇに、所望の高濃度のゲルマニウム材料を有するシリコン／ゲルマニウム材料２１７を形成するための、対応する選択的エピタキシャル成長プロセス２０７にさらされる際のトランジスタ２１０ｐを概略的に示す。
【００４１】
プロセス２０７では、蒸着時間などの各々のプロセスパラメータを調整し、一定量の余剰材料２１７Ｅがゲート絶縁層２１２の下面により画定される高さレベルの上方に形成されるようにしてもよい。よって、蒸着プロセス２０７の間に、付加的高さ２１７Ｔが各々生成される。その際に、前述したように、高さ２１７Ｔを表面改質プロセス２２１により消費される各々の材料に合わせるようにしてもよい。対応する材料損失は事前にわかっているか、各々の試験に基づいて容易に測定することができるので、余剰材料２１７Ｅの厚み２１７Ｔは容易に調整することができる。余剰材料２１７Ｅは、薄い厚みで供給されるために、対応する付加的蒸着時間は短く、実質的に全体のスループットには影響を及ぼし得ない。余剰材料２１７Ｅは、更なる処理において除去されうる各々の保護層の形成に用いられる犠牲材料であってもよいので、シリコン／ゲルマニウム材料２１７と同じ材料組成で過剰材料２１７Ｅを供給する必要は必ずしもないことは分かるであろう。例えば、余剰材料２１７Ｅは、ゲルマニウム濃度が著しく低減されたシリコン／ゲルマニウム材料の形態で供給されてもよいし、あるいは、余剰材料２１７Ｅは、改質プロセス２２１の間の対応するシリコンの特徴が、シリコン／ゲルマニウム材料よりも優れていると考えられる場合には、実質的に純粋なシリコン材料として供給されてもよい。
【００４２】
ある例示的実施形態では、実質的に純粋なシリコン材料がプロセス２０７の最終段階で蒸着される場合には、余剰材料自体は保護層２２０として機能してもよい。図２ｈに、改質プロセス２２１の間のトランジスタ２１０ｐを概略的に示す。ここでは、余剰材料２１７Ｅは保護層２２０に変わり、実質的にフラッシュ構造あるいは平面構造が得られる。つまり、シリコン／ゲルマニウム材料２１７は、処理２２１の間に消費される材料に実質的に対応するように厚み２１７Ｔがすでに選択されている場合に、ゲート絶縁層２１２の高さレベルに実質的に対応する高さレベルで、チャネル領域２１３上で側方向に機能しうる。したがって、より実効的な応力転送メカニズムのおかげでさらに向上したパフォーマンスゲインでさえも得ることができる一方で、プロセス２０７の間の蒸着時間に関する効果に関しては中程度に寄与するものとなっている。その後、前述したように、さらなる処理を継続してもよく、その際に、シリコン／ゲルマニウム材料２１７は保護層２２０により、実質的にその高さレベルを維持することができる。
【００４３】
図３ａ〜３ｃを参照して、さらなる例示的実施形態を以下に記載する。ここでは、対応する保護層が蒸着プロセスに基づいて形成されうる。図３ａに、ｐ型トランジスタ３１０ｐを含む半導体デバイス３００を概略的に示す。このトランジスタのパフォーマンスは、前述したように、歪みシリコン／ゲルマニウム材料に基づいて向上する。デバイス３００は、基板３０１と対応の半導体層３０２とを含み、ここでトランジスタ３１０ｐの各々のアクティブ領域が画定されうる。さらに、チャネル領域３１３上方に形成され、ゲート絶縁層３１２によりそこから分離される各々のゲート電極３１１が設けられてもよい。さらに、この製造段階で、高濃度のゲルマニウムを有するシリコン／ゲルマニウム材料３１７を半導体層３０２内に形成してもよい。これまでに説明した構成要素に関しては、デバイス２００に関して前述したものと同じ基準を適用する。さらに、トランジスタ３１０ｐには保護層３２０が形成される。この保護層は、二酸化シリコン、窒化シリコンなどの任意の適切な材料から構成されてもよい。
【００４４】
保護層３２０は、二酸化シリコン層が検討される場合には、ＴＥＯＳなどの適切な前駆ガスを用いたＰＥＣＶＤなどの任意の適切な蒸着技術に基づいて形成されてもよい。保護層３２０の厚みは、前述したように、シリコン／ゲルマニウム材料３１７を実質的に露出することなく、後続の製造プロセスに耐えることができるように選択される。したがって、層３２０の対応の厚みは、処理要件および層３２０の材料組成に従って適用される。他の例示的実施形態では、保護層３２０の厚みは、半導体層３０２の各々の拡張領域を形成するための後続の注入プロセスのプロセス要件に従って選択されてもよい。この場合、保護層３２０はオフセットスペーサとして機能する。一方で、他の例示的実施形態において、各々のサイドウォールスペーサは、必要に応じて付加的に形成してもよい。図３ｂに、後続の製造プロセス、例えば、プロセスおよびデバイス要件に従って、ドーパントを半導体層３０２と材料３１７とに導入するための注入プロセスにおいてのデバイス３００を概略的に示す。前述したように、保護層３２０があるおかげで、注入プロセス３３０のためにデバイス３００を準備するためのどのような洗浄プロセスにおいても、シリコン／ゲルマニウム材料３１７の過剰な露出を確実に防ぐことができる。
【００４５】
さらに、プロセス３３０の注入パラメータは、保護層３２０のイオンブロック特徴を補償するように選択されるとともに、さらに、ドーパントが半導体層３０２および材料３１７から保護層３２０へ移動するのを補償するように選択される。他の例示的実施形態では、保護層３２０は、デバイス３００をさらに処理する間に起こりうるドーパント傾斜を低減するように、高濃度にドープされた誘電材料として供給されてもよい。これにより、プロセス３３０、および、いずれのさらなる注入プロセスの間において、注入ドーズ量を増加する必要なしに、さらなるプロセスステップにおいてドーパントが必要以上に損失するのを防ぐことができる。さらに、材料３１７の露出を実質的に防ぐようにすることに加えて、注入３３０において、イオン衝撃が実質的に必要以上に側方向に広がらないようにするように、保護層３２０の厚みと材料組成とを選択するようにしてもよい。前述したように、保護層３２０に対する適切な目標厚みは、各々のテストランに基づいて決定されてもよい。
【００４６】
その際に、これらのプロセスにおけるある特定の変動範囲をカバーする後続の製造プロセスに耐えるように、最小の厚みが容易に決定される。図３ｃに、さらに次の製造段階における半導体デバイス３００を概略的に示す。ゲート電極のサイドウォールにはスペーサ構造３１５が設けられ、各々のドレインおよびソース領域３１４はイオン注入により形成される。ここでは、少なくとも注入エネルギーに鑑みて各々の基準も考慮し、所望の側方向および垂直方向のドーパントプロファイルを得るようにしてもよい。したがって、シリコン／ゲルマニウム材料３１７は、先行する製造プロセスにおいて保護層３２０が存在することにより、チャネル領域３１３全体にわたって各々の応力を垂直に供給することができる。十分に確立された選択的エッチ技術などに基づいて保護層３２０の露出部分を除去するとともに、必要であれば各々のシリサイド領域を形成することによってさらなる処理を継続してもよい。したがって、保護層３２０は、任意の適切な材料から形成することができ、これにより、全体のプロセスフロー設計に対するフレキシビリティが高まる。その際に、シリコン／ゲルマニウム材料３１７の材料損失を確実に抑えることができる。注入パラメータを調整することにより、次の処理の間の付加的な材料を容易に考慮することができる。保護層３２０をｎ型トランジスタから除去することができない場合にも、ｎ型トランジスタに対してこのようなパラメータの調整を行ってもよい。
【００４７】
これにより、本発明は、著しい材料損失を生じることなく、さらに、対応する材料損失が付加的なシリコン／ゲルマニウム材料により補償される場合に必要とされるであろう、対応する選択的エピタキシャル成長プロセスにおいて、著しい過度の蒸着時間を必要とせずに、高ゲルマニウム含量のシリコン／ゲルマニウム材料を使用するための強化された技術を提供する。このために、例えば、高度な自己整合法により、あるいは、蒸着層の形態で、実効的な保護層が形成される。これにより、低ゲルマニウム濃度のトランジスタ素子に対して高度なプロセスの互換性を与えることができる一方で、それでも著しいパフォーマンスゲインが与えられる。これにより、従来のアプローチではエピタキシャル成長のスループットを低下させるおそれのあった、広範囲にわたってのシリコン／ゲルマニウムの過剰な埋め込みと、この非常に過剰な埋め込みに対応づけられる、著しい注入調整とを行わずに済む。
【００４８】
各々の保護層が形成されることで、材料の損失が著しく低減され、あるいは、各々の注入プロセスおよび必要であればエピタキシャル成長プロセスを「適度に」適応させる場合を除いては、全体のプロセスフローに対する実質的な変更を必要としないで、実質的な平面構造であっても供給される。本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。
【００４９】
例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図１ａ】
2010517323.tif 000003
【図１ｂ】
2010517323.tif 000004
【図１ｃ】
2010517323.tif 000005
【図２ａ】
2010517323.tif 000006
【図２ｂ】
2010517323.tif 000007
【図２ｃ】
2010517323.tif 000008
【図２ｄ】
2010517323.tif 000009
【図２ｅ】
2010517323.tif 000010
【図２ｆ】
2010517323.tif 000011
【図２ｇ】
2010517323.tif 000012
【図２ｈ】
2010517323.tif 000013
【図３ａ】
2010517323.tif 000014
【図３ｂ】
2010517323.tif 000015
【図３ｃ】
2010517323.tif 000016
【手続補正書】
【提出日】平成20年12月1日(2008.12.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｐ型トランジスタ（２１０ｐ）のサイドウォールとゲート電極２１１上方とにマスキング材料（２０３Ｓ、２０４）を形成するステップと、
前記ｐ型トランジスタ（２１０ｐ）の前記マスキングされたゲート電極（２１１）に隣接して形成されたリセスに２０原子百分率あるいはそれ以上のゲルマニウム濃度で歪みシリコン／ゲルマニウム材料（２１７）を形成するステップと、
前記歪みシリコン／ゲルマニウム材料（２１７）に酸化物保護層（２２０）を形成するステップと、
前記酸化物保護層（２２０）の存在下で前記シリコン／ゲルマニウム材料（２１７）に少なくとも部分的にドレインおよびソース領域（２１４）を形成するステップと、を含む方法。
【請求項２】
前記酸化物保護層（２２０）は、前記マスキングされたゲート電極（２１１）に形成された前記マスキング材料を除去する前に形成される、請求項１記載の方法。
【請求項３】
前記酸化物保護層（２２０）は酸化雰囲気において形成される、請求項２記載の方法。
【請求項４】
前記酸化雰囲気はガス雰囲気において確立される、請求項３記載の方法。
【請求項５】
前記酸化物保護層（２２０）は、前記マスキングされたゲート電極（２１１）に形成された前記マスキング材料を除去後に形成される、請求項１記載の方法。
【請求項６】
前記酸化物保護層を形成するステップは、前記ｐ型トランジスタ（２１０ｐ）およびｎ型トランジスタ（２１０ｎ）に酸化物を形成し、前記ｎ型トランジスタ（２１０ｎ）から前記酸化物を除去する一方で、前記シリコン／ゲルマニウム材料（２１７）上の前記酸化物の一部を保持するステップを含む、請求項５記載の方法。
【請求項７】
前記酸化物保護層（２２０）を前記酸化雰囲気で形成する場合に材料の損失を補償することができるように、前記シリコン／ゲルマニウム材料（２１７）は、前記ｐ型トランジスタ（２１０ｐ）のゲート絶縁層（２１２）の底面に対して付加的な高さ（２１７Ｔ）で供給される、請求項３記載の方法。
【請求項８】
前記酸化物保護層（２２０）は、約２０Åあるいはそれ以上の初期の厚みで前記シリコン／ゲルマニウム材料（２１７）上に形成される、請求項１記載の方法。
【請求項９】
前記ｐ型トランジスタ（＠＠２１０ｐ）の前記ドレインおよびソース領域（２１４）に金属シリサイドを形成する前に、前記酸化物保護層（２２０）を除去するステップをさらに含む、請求項１記載の方法。
【請求項１０】
ｐ型トランジスタ（２１０ｐ）のアクティブ領域に形成されるシリコン／ゲルマニウム材料（２１７）に酸化物保護層（２２０）を選択的に形成するステップを含み、前記シリコン／ゲルマニウム材料は、２０原子百分率あるいはそれ以上のゲルマニウム濃度を有しており、
前記ｐ型トランジスタ（２１０ｐ）の前記アクティブ領域と、ｎ型トランジスタ（２１０ｎ）のアクティブ領域にドレインおよびソース領域（２１４）を形成するステップと、を含む一方で、前記酸化物保護層（２２０）は選択的に前記シリコン／ゲルマニウム材料（２１７）を覆う、方法。
【請求項１１】
前記酸化物保護層（２２０）は、酸化プロセスにより形成される、請求項１０記載の方法。
【請求項１２】
前記酸化物保護層（２２０）を選択的に形成するステップは、前記シリコン／ゲルマニウム材料（２１７）を酸化させ、一方で前記ｎ型トランジスタ（２１０ｎ）およびマスキングされた前記ｐ型トランジスタ（２１０ｐ）のゲート電極（２１１）を保持するステップを含む、請求項１１記載の方法。
【請求項１３】
前記酸化物保護層（２２０）を選択的に形成するステップは、前記シリコン／ゲルマニウム材料（２１７）を形成後に、前記ｐ型トランジスタ（２１０ｐ）のゲート電極（２１１）と、前記ｎ型トランジスタ（２１０ｎ）上方からマスキング材料（２０３）を除去し、前記ｐ型トランジスタ（２１０ｐ）および前記ｎ型トランジスタ（２１０ｎ）を酸化雰囲気（２２１）に露出し、前記ｎ型トランジスタ（２１０ｎ）中の酸化物材料を除去するステップを含む、請求項１１記載の方法。
【請求項１４】
付加的な高さ（２１７Ｔ）を備えた前記シリコン／ゲルマニウム材料（２１７）をｐ型トランジスタ（２１０ｐ）の前記アクティブ領域に形成するステップをさらに含み、前記付加的な高さ（２１７Ｔ）により、前記酸化雰囲気（２２１）にさらされた場合に、前記シリコン／ゲルマニウム材料（２１７）の材料損失が実質的に補償される、請求項１１記載の方法。
【国際調査報告】
2010517323.tif 000017
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