(57)【要約】  本発明はパラメータ走査レジスターに関する。本発明は又そのようなレジスターを用いて、デジタル回路を試験する方法にも関する。本パラメータ走査レジスターは、試験データ（ｅ＿ｓｃａｎ）を受けることができる、少なくとも１つのデータ入力（ｄ）を有し、そして同期信号（ｈ）を用いてその出力（ｓ）に入力データを示す代表的信号（６２）を転送する、メモリ・セル（２１）を備える。それはさらに、その１つの入力がセル（２１）の出力（ｓ）に結ばれたパラメータ試験ブロック（４２）を備え、このセルの出力信号（６２）は内部モジュール（６１）を通じてブロック（４２）の出力（ｓ＿ｒｅｇ）において転送され、この内部モジュールは、セルの出力信号（６２）を変更できるモードに従って動作する。本発明はとりわけ、例えばナノテクノロジーの分野における、高い集積密度を有する集積回路の試験に対して適用される。【選択図】      図６
2010506161.tif 000002
【特許請求の範囲】
【請求項１】
試験データ（ｅ＿ｓｃａｎ）を受けることができる、少なくとも１つのデータ入力（ｄ）を有し、そして同期信号（ｈ）を用いてその出力（ｓ）に入力データを示す代表的信号（６２）を転送する、走査セル（２１、Ｃ２）を備えたパラメータ走査レジスターであって、
前記走査セル（２１、Ｃ２）が、その１つの入力が走査セル（２１）の出力（ｓ）に結ばれたパラメータ試験ブロック（４２）を備え、前記走査セルの出力信号（６２）が内部モジュール（６１）を通じて前記ブロック（４２）の出力（ｓ＿ｒｅｇ）において転送され、この内部モジュールが、前記走査セルの出力信号（６２）を変更できるモードに従って動作することを特徴とするレジスター。
【請求項２】
前記パラメータ試験ブロック（４２）の出力（ｓ＿ｒｅｇ）が前記セルの出力を形成することを特徴とする、請求項１に記載のレジスター。
【請求項３】
１つの動作モードにおいて、前記セル（２１）の出力信号（６２）が、変更（５１）なしに前記ブロック（４２）の出力において転送されることを特徴とする、請求項１又は２に記載のレジスター。
【請求項４】
１つの動作モードにおいて、前記内部モジュール（６１）が前記セルの出力信号（６２）に遅れを加えることを特徴とする、請求項１〜３のいずれか一項に記載のレジスター。
【請求項５】
１つの動作モードにおいて、前記モジュール（６１）が前記セルの出力信号（６２）の過渡状態に遅れ（Ｔｍ）を加えることを特徴とする、請求項４に記載のレジスター。
【請求項６】
１つの動作モードにおいて、前記モジュール（６１）が前記セルの出力信号（６２）に無限の遅れを加えることを特徴とする、請求項４に記載のレジスター。
【請求項７】
１つの動作モードにおいて、前記内部モジュール（６１）が前記セルの出力信号（６２）の振幅変化を加えることを特徴とする、請求項１〜６のいずれか一項に記載のレジスター。
【請求項８】
前記パラメータ試験ブロック（４２）が任意の信号（９１）を生成するためのモジュールを備え、これらの信号が前記ブロック（４２）の出力（ｓ＿ｒｅｇ）に転送されることを特徴とする、請求項１〜７のいずれか一項に記載のレジスター。
【請求項９】
前記モジュール（９１）により生成される信号が、信号を変更するための前記内部モジュール（６１）を通じて前記ブロック（４２）の出力（ｓ＿ｒｅｇ）に転送されることを特徴とする、請求項８に記載のレジスター。
【請求項１０】
前記パラメータ試験ブロック（４２）の出力（ｓ＿ｒｅｇ）が、マルチプレクサ（９２）の出力から生じ、前記マルチプレクサの入力が、外部発生器（９４）により生成された任意の信号を受信することを特徴とする、請求項８又は９に記載のレジスター。
【請求項１１】
その出力が前記セル（２１）の入力（ｄ）に結ばれたマルチプレクサ（３２）を入力において備え、前記マルチプレクサの入力（Ｄ１）が試験データ（ｅ＿ｓｃａｎ）を受信し、前記試験データ（ｅ＿ｓｃａｎ）が前記マルチプレクサ（３２）の出力において、制御入力（ｃｔｒｌ＿ＮｏｒｍＴｅｓｔ）により選択されることを特徴とする、請求項１〜１０のいずれか一項に記載のレジスター。
【請求項１２】
請求項１〜１１のいずれか一項に記載の、少なくとも１つのパラメータ走査レジスターを備えることを特徴とするデジタル集積回路。
【請求項１３】
前記パラメータ試験ブロック（４２）の動作モードを選択するための信号を生成する、コントローラ（３３）を備えることを特徴とする、請求項１２に記載のデジタル集積回路。
【請求項１４】
前記コントローラ（３３）が、前記入力マルチプレクサ（３２）用の制御信号（ｃｔｒｌ＿ＮｏｒｍＴｅｓｔ）を生成することを特徴とする、請求項１１又は１３に記載のデジタル集積回路。
【請求項１５】
少なくとも１つの走査セルが、請求項１〜１２のいずれか一項に記載のパラメータ走査レジスターを形成する走査セル（Ｃ１、Ｃ２、Ｃ３）を含むデジタル集積回路の試験方法であって、少なくとも次の：
−少なくとも１つの試験ベクトル（０，１，１）を前記セル（Ｃ１、Ｃ２、Ｃ３）へとローディングするステップと、
−パラメータ走査レジスターを形成する前記走査セル（Ｃ２）を備える前記パラメータ試験ブロック（４２）の、動作モードを選択するステップと、
−前記デジタル回路内へのその伝播前に、前記ブロック（４２）の入力信号（６２）を変更するために動作モードを認証するステップと、
−試験中の経路の出力において信号（１００）を解析するステップと
を含むことを特徴とする試験方法。
【請求項１６】
動作モードを認証するステップと、試験中の経路の出力において信号を解析するステップとの間に、追加のステップをさらに含み、このステップがパラメータ走査レジスターを形成するセルの切り換えに対して作用するように、増感ベクトルをローディングすることにあるのを特徴とする、請求項１５に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は少なくとも１つのパラメータ走査セルを含むパラメータ走査レジスターに関する。本発明は又、そのようなレジスターを用いてデジタル回路を試験するための方法にも関する。本発明は最後に、少なくとも１つのパラメータ走査レジスター又はパラメータ走査セルを備えた、デジタル回路に関する。本発明はとりわけ、例えばナノテクノロジーの分野における、高い集積密度を有する集積回路の試験に対して適用される。
【背景技術】
【０００２】
デジタル集積回路（ＩＣ）が考えられる場合において、試験の目的は製造フローの間に不良となったＩＣ、すなわち要求仕様に適合しないＩＣを不合格にすることである。デジタルＩＣという表現は特定の機能を実行する集積回路、例えばＡＳＩＣ（特定用途向け集積回路：Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）タイプの回路を意味すると理解される。ＩＣの入力に刺激又は試験ベクトルを加え、次にその応答を解析することは知られている。観察された応答が予期されたものと同等である場合、試験は成功と結論づけ、さもなければそのＩＣは不良であると考えられる。
【０００３】
徹底的な試験は最大限の数の欠陥を検出可能にする。それにもかかわらず、このタイプの試験は、ベクトルの数が入力の数の２乗として増加するため、非常に多くの時間を必要とする。ＩＣあたりの試験時間を最小化する目的で、文献に試験方法が提案されている。これらの方法は採用されるアプローチ：機能試験又は構造試験に従って２つのカテゴリーに区分され得る。この第１のアプローチにおいて、試験ベクトルは試験されるＩＣのデジタル機能により裏付けられる。構造試験のアプローチにおいて、その目的はもはやＩＣの機能ではなく、その構造を検証することである。このため、試験ベクトルはＩＣの構造の不完全な挙動を表わすモデルに基づいて生成される。
【０００４】
構造試験において使用されるモデルは不良品と呼ばれ、物理的な欠陥に起因する不具合のメカニズムを表わす。例えば、０／１における縮退故障モデルは、とりわけ２００４年にラボアジェ社（Ｌａｖｏｉｓｉｅｒ）から出版されたＣ．Ｌａｎｄｒａｕｌｔによる著作、「集積回路及びシステムの試験（Ｔｅｓｔ  ｄｅ  Ｃｉｒｃｕｉｔｓ  ｅｔ  ｄｅ  Ｓｙｓｔｅｍｅｓ  Ｉｎｔｅｇｒｅｓ［Ｔｅｓｔｉｎｇ  ｏｆ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ］）」２章、６０〜６２頁で記述されているように、０又は１において等電位を有する回路の線の純粋な短絡のような欠陥を表わす。他のモデルが、とりわけＭ．Ａ．ブロイアー（Ｂｒｅｕｅｒ）による論文「テスト生成における乱調、遅れ、及び遅延故障の影響（Ｔｈｅ  Ｅｆｆｅｃｔｓ  ｏｆ  Ｒａｃｅｓ，Ｄｅｌａｙｓ  ａｎｄ  Ｄｅｌａｙ  Ｆａｕｌｔｓ  ｏｎ  Ｔｅｓｔ  Ｇｅｎｅｒａｔｉｏｎ）」、コンピュータに関するＩＥＥＥ議事録（ＩＥＥＥ  Ｔｒａｎｓ．Ｏｎ  Ｃｏｍｐｕｔｅｒｓ）、１９７４年１０月、２３巻、１０７８〜１０９２頁において記述されている、「遅れ」を考慮に入れるための遅延故障モデルのような最大数の物理的欠陥をカバーするために提案されている。これらの試験は製造段階の間に広範囲の物理的欠陥の検出を可能にするが、ＩＣの小型化における進歩は、これらの試験により検出されない別の欠陥を引き起こす。
【０００５】
とりわけ前述のＣ．Ｌａｎｄｒａｕｌｔによる著作、５章、１４８〜１５３頁において記述されている最近の試験のような、他の試験方法もまた知られている。この試験は既知の状態において回路により電流の過剰消費を検出することにある。このアプローチは、動的消費がトランジスタの静的電流よりも十分大きいまま留まる場合には考えられ得る。これらの試験方法の併用は、サブミクロン技術におけるＩＣの大多数の物理的欠陥を検出可能にする。
【０００６】
同一のシリコン基板内へ組み込まれる機能の数の増加と共に、現在の試験技術は容認できる時間内で欠陥を完全にカバーすることを保証できない。製品試験の複雑さを制限するために、これらの試験を視野に入れたＩＣ用の設計技術が文献で提案されている。これらの技術はＩＣの試験可能性を改善できるようにする。いわゆるスキャン・チェーンの挿入は一般に用いられる解決策である。Ｃ．Ｌａｎｄｒａｕｌｔによる著作、７章、２００〜２１０頁又はＭ．ウィリアム（Ｗｉｌｌｉａｍ）及びＪ．エンジェル（Ａｎｇｅｌ）による論文、「試験ポイント及び追加ロジックを通じたＬＳＩ回路の試験可能性の増進（Ｅｎｈａｎｃｉｎｇ  ｔｅｓｔａｂｉｌｉｔｙ  ｏｆ  ＬＳＩ  Ｃｉｒｃｕｉｔｓ  ｖｉａ  Ｔｅｓｔ  Ｐｏｉｎｔｓ  ａｎｄ  Ａｄｄｉｔｉｏｎａｌ  Ｌｏｇｉｃ）」、コンピュータに関するＩＥＥＥ議事録（ＩＥＥＥ  Ｔｒａｎｓ．Ｏｎ  Ｃｏｍｐｕｔｅｒｓ）、１９７３年１月、Ｃ−２２巻、第１号に示されるように、それらの制御及び可観測性を改善することにより、特にＩＣの試験を容易にすることが可能である。スキャン・チェーンの挿入の原理は、ＩＣのメモリ・レジスターの構造をスキャン・レジスターへと変更することにある。このレジスターは２つの動作モード：テストモードとノーマルモードを有する。テストモードにおいて、スキャン・レジスターは直列のアクセスを提供する。チェーンの入力及び出力はそれぞれ、試験入力と出力を通じて試験ベクトル及び応答に引き続きローディング及びアンローディングを可能にする。ノーマルモードにおいて、レジスターの動作はＩＣの動作に関して、スキャン・チェーンの挿入を透過性の高い状態にしつつ保持される。
【０００７】
しかしながら、これら従来の試験技術の適用は、回路がその使用中に故障しないであろうことを保証できない。この現象はナノテクノロジーの使用によって強調される。具体的に、動的故障の数はトランジスタのサイズ減少と共に増加する。このタイプの故障は誘発された欠陥、すなわち回路の内部部品間の、あるいは外的環境とのクロストークの現象からもたらされる故障メカニズムに起因し得る。それは又、例えばエレクトロマイグレーションか、さもなければ酸化物の腐食等の物理的現象の出現を生じる、ＩＣの急速な損耗に起因し得る。
【０００８】
従って、デジタルＩＣの集積密度の増加は、それらに機能の数の増加を組み込むことを可能にするが、他方で恒久的な欠陥、又は製造不良、及び動作中に現われる一時的な欠陥の確率において大きな増加が認められる。そのような欠陥は或る分野の用途においては容認できない不具合を引き起こし得る。上述のような、その全ての変形の下での試験は、ＩＣの信頼性向上を可能にする。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、「ナノテクノロジー」の到来と共に、ＩＣの信頼性に関して新たな技術的問題が生じる。主な問題の中から、下記が挙げられ得る：
−ＩＣの開発費用を一層大きくする、ＩＣの論理ゲート又はトランジスタの数と共に準指数関数的に増加する傾向がある、試験の複雑さと、
−現在の試験技術によって検出できない、特に構造上の新たな欠陥を現わす、使用技術の堅固さの低下を不可避的に含む製造方法の、ロットサイズの縮小と、
−サブミクロン技術において以前は覆い隠されていた或る故障メカニズムが支配的になり、特に一時的な現象及び、外的環境又は構造自体によって生じるノイズが、ＩＣの通常動作あるいは試験での動作の間に支配的になることを示す、ナノテクノロジーにおけるＩＣの幾分よりアナログ的な挙動。
【００１０】
本明細書の以下において、セルという用語はＩＣの単一のメモリ素子を意味すると理解される。１つのメモリ・セルは一般的にフリップフロップ及び構造要素を含む。
【００１１】
レジスターは各々が特に機能停止又はゼロへのリセット用の全体制御を備えた、論理出力を示すｎ個のセルからなる論理演算子である。ｎ桁の２進数をメモリ内へ一時的に保持することが意図される。レジスターは一緒に結ばれ得るか、又は結ばれ得ない少なくとも２つのメモリ・セルから構成される。
【００１２】
スキャン・チェーンは試験用にのみ、レジスター内に直列にセルを置くことにより構成される。
【００１３】
走査レジスター（ＳＲ）は幾つかの走査セルから構成される。１つのパラメータ走査レジスター（ＰＳＲ）は、少なくとも１つのパラメータ走査セル（ＰＳＣ）を含む、幾つかの走査セルを備える。
【００１４】
１つのＩＣは少なくとも１つのメモリ・セル及び、一般的に幾つかのセルの少なくとも１つのレジスターを備える。
【課題を解決するための手段】
【００１５】
本発明の１つの目的は、特にこれらの問題に対処することである。このため、本発明の１つの主題は、試験データｅ＿ｓｃａｎを受けることができる、少なくとも１つのデータ入力ｄを有し、そして同期信号を用いてその出力ｓに入力データを示す代表的信号を転送する、パラメータ走査メモリ・セルを備えた走査レジスターであり、走査セルはその１つの入力がメモリ・セルの出力ｓに結ばれたパラメータ試験ブロックをさらに備え、セルの出力信号ｓが内部モジュールを通じてブロックの出力ｓ＿ｒｅｇにおいて転送され、この内部モジュールは、ＰＳＣセルの出力信号の特性を変更できるモードに従って動作する。
【００１６】
パラメータ試験ブロックの出力ｓ＿ｒｅｇは、例えば前記パラメータ走査セルの出力を形成することが有利である。
【００１７】
パラメータ試験ブロックの幾つかの動作モードが可能である。ノーマル動作モードにおいて、メモリ・セルの出力信号は、例えば変更なしにブロックの出力において転送される。他のモードにおいて、或る遅れがメモリ・セルの出力信号、勾配又は過渡状態に加えられ、この遅れは、パラメータ試験ブロックの出力が、クロック信号エッジの前に以前存在していた値を表示するために、場合によっては無限である。別のモードにおいては、振幅の変更がメモリ・セルの出力信号に加えられる。これらの変更は、例えばパラメータ試験ブロックの内部のモジュールにより実行される。
【００１８】
１つの変形の実施形態において、パラメータ試験ブロックは例えば任意の信号を生成するためのモジュールを含み、これらの信号はブロックの出力に転送される。前のモードに従って任意の信号に変更が加えられることができ、さらに任意の信号が外部の発生器により供給され得る。
【００１９】
走査セルは例えば入力部において、その出力がメモリ・セルの入力ｄに結ばれているマルチプレクサを備え、マルチプレクサの入力は試験データｅ＿ｓｃａｎを受け、試験データｅ＿ｓｃａｎはマルチプレクサの出力において、制御入力ｃｔｒｌ＿ＮｏｒｍＴｅｓｔにより選択される。
【００２０】
本発明の主題の１つは又、前に定義されたような少なくとも１つのパラメータ走査レジスターを含むデジタル集積回路である。
【００２１】
このデジタル回路は、例えばパラメータ試験ブロックの動作モードを選択するための信号を生成するコントローラを備えることが有利である。
【００２２】
本発明の主題の１つは又、前に定義されたような少なくとも１つの走査レジスターを含む走査レジスターを備えた、デジタル集積回路の試験方法であり、本方法は少なくとも次の：
−少なくとも１つの試験ベクトルを走査レジスターへとローディングするステップと、
−走査レジスター（ＳＣ）を装備するパラメータ試験ブロックの、動作モードを選択するステップと、
−デジタル回路内へのその伝播前に、ブロックの入力信号を変更するために動作モードを認証するステップと、
−出力ｓ＿ｒｅｇとＩＣの１次あるいは２次出力との間に位置する、試験中の経路の出力において信号を解析するステップと
を含む。
【００２３】
オプションとして、ローディングの段階を用意するための選ばれた試験モードに応じて、パラメータ走査セルの切り換えに対して作用するように、増感ベクトルを備えることが可能である。言い換えれば、本方法は動作モードを認証するステップと、試験中の経路の出力において信号を解析するステップとの間に、追加ステップをさらに含み、このステップはパラメータ走査レジスターを形成するセルの切り換えに対して作用するように、増感ベクトルをローディングすることにある。試験ベクトルは例えばｎビットの２進ワードであり、ここでｎはレジスター内の走査セルの数である。
【００２４】
本発明の別の特徴及び利点は添付図に関連して提供されている、以下の記述によって明らかになるであろう。
【図面の簡単な説明】
【００２５】
【図１】連続演算を司るデジタルＩＣの一般的なモデルの例示である。
【図２】レジスターの単純なメモリ・セルの基本線図による呈示である。
【図３】走査レジスターの先行技術による走査セルの呈示である。
【図４】本発明による例示的パラメータ走査セルの呈示である。
【図５】本発明によるパラメータ走査セルの第１動作モードの例示である。
【図６】遅れを加えた動作モードの例示である。
【図７】振幅レベルの変更を加えた動作モードの例示である。
【図８】これまでの２つのモードを組み合わせた動作モードの例示である。
【図９】とりわけ任意の信号を生成する、本発明によるパラメータ走査セルの別の例示的実施形態である。
【図１０】本発明によるパラメータ試験方法の１つの実装例である。
【図１１】試験ベクトルのローディング中に、レジスター内に含まれる走査セルの状態である。
【図１２】前述の走査レジスターの、レジスター・セルにおいて観察される試験結果の例示である。
【発明を実施するための形態】
【００２６】
図１はデジタルＩＣ１０を表わす一般的なモデルを例示する。デジタルＩＣにより実行される機能は、とりわけＥ．Ｆ．ムーア（Ｍｏｏｒｅ）による文献「シーケンシャル・マシーン：選ばれた論文（Ｓｅｑｕｅｎｔｉａｌ  Ｍａｃｈｉｎｅｓ：Ｓｅｌｅｃｔｅｄ  Ｐａｐｅｒｓ）」、マサチューセッツ州、アディソン・ウェズリー・リーディング社（Ａｄｄｉｓｏｎ  Ｗｅｓｌｅｙ，Ｒｅａｄｉｎｇ，ＭＡ）、１９６４年刊に記述されているようなムーア・マシーン又はミーリー・マシーンの形で表わされ得る。これら２つのモードにおいて、ＩＣは２つの部分：組合せ部分１とレジスター部分２とに分割される。組合せ部分はｎ個の入力３及びｋ個の出力４を有する論理機能により表わされ得る。レジスター部分２はそれらの入力、それぞれの出力が、組合せ部分１のｒ個の２次出力１２、又は入力１１に接続された、ｒ個のメモリ・セルを１つにまとめる。より正確には、レジスター部分２のｒ個の入力は、組合せ部分１のｋ個の出力のうちｒ個の２次出力に結ばれる。同様に、レジスター部分２のｒ個の出力は、組合せ部分のｎ個の入力のうちｒ個の２次入力に接続される。それはｒ＜ｎ及びｒ＜ｋをもたらす。レジスター部分２のメモリ・セルは、ＩＣの連続的状態を含む。
【００２７】
図２はデータ・ビットを有する単純なメモリ・セル２１の基本線図を示す。そのようなセルはデータ入力ｄ、メモリの読み取りを可能にする出力ｓ、及びクロック同期信号入力ｈを有する。セル２１内へのデータ書き込みは、クロック信号の上昇エッジ部において行なわれると想定される。書き込みは又クロック信号の下降エッジ部、あるいはその高いレベルと低いレベルにおいても実行され得る。単純なメモリ・セル２１の連結はレジスター部分２のレベルにおいて達成され得る。特に、セル２１の入力ｄは２次出力１２に結ばれることができ、セルの出力ｓは２次入力１１に結ばれ得る。
【００２８】
図３は先行技術による、従来の単純な走査セル３１を表わす。このセル３１は図２のタイプの単純なメモリ・セル２１と、１つの制御ビットを有する単純なマルチプレクサ３２とを備える。マルチプレクサ３２の出力はセル２１のデータ入力ｄに接続されている。マルチプレクサの第１のデータ入力Ｄ０はｅ＿ｃｏｍｂと称される組合せ部分１の２次出力に接続され、他のデータ入力Ｄ１はｅ＿ｓｃａｎと称される隣接したメモリ・セルの出力に接続される。このように連結されたセルは走査レジスターを形成する。マルチプレクサ３２用の選択入力は、ｃｔｒｌ＿ＮｏｒｍＴｅｓｔと称される外部入力に結ばれている。試験されるＩＣに備えられたこの追加入力は、特に走査レジスターのノーマルモード又はテストモードの選択を可能にする。ノーマルモードにおいて、入力Ｄ０はマルチプレクサの出力において選択される。走査モードにおいて、入力Ｄ１が選択される。
【００２９】
ｓ＿ｒｅｇと称される、単純なメモリ・セル２１の出力でもある走査セルの出力は、組合せ部分の第２の入力１１に接続され、そのための備えがある場合は、次の走査セルの入力Ｄ１に接続される。走査セル３１は従来のブール信号（Ｂｏｏｌｅａｎ  ｓｉｇｎａｌｓ）、タイプ０又は１を、その出力ｓ＿ｒｅｇにおいて生成する。先行技術の大部分の試験技術はブールの試験ベクトルを利用している。このため、それらはテストモードにおいてブールの試験ベクトル値をＩＣ内に注入可能にする、図３のタイプの走査メモリ・セルを用いる。これらの技術はとりわけ、試験される入力の数ｎの関数として２ｎで増加する試験の数を減らすために、入力点数を最小化することを目的としている。
【００３０】
図４は本発明による例示的パラメータ走査セル（ＰＳＣ）を示す。このＰＳＣ４１は、従来のブール信号に加えて特定の信号を出力において生成可能にする、機能性を備える。このために、メモリ・セル２１の出力ｓはパラメータ試験ブロック４２に接続されている。より具体的には、出力ｓはパラメータ試験ブロックのデータ入力Ｄに結ばれている。このブロック４２の出力はＰＳＣ４１の出力ｒ＿ｒｅｇを構成する。このブロック４２は、パラメータ・テストモードを選択するための、少なくとも１つの追加入力をさらに含む。図４の例において、ブロック４２はモード選択用の２つの入力を含む。
【００３１】
４つのモードの選択は、図４の例において２つの制御入力ｃｔｒｌ＿ｐａｒａｍ１及びｃｔｒｌ＿ｐａｒａｍ２により、確実にされる。これらの制御入力は外側から、又は組み込まれたコントローラ３３、すなわち例えばＩＣ内に設置されたコントローラから生成される。後者のオプションにおいて、マルチプレクサ３２の選択入力ｃｔｒｌ＿ＮｏｒｍＴｅｓｔも又、この組み込まれたコントローラ３３により制御され得る。メモリ・セル２１を同期化させるためのクロック信号も又、例えばコントローラ３３を同期させることが可能である。
【００３２】
図４により例示されているような本発明によるＰＳＣは、従来のＳＣと同様にノーマルモード及び、テスト−走査（Ｔｅｓｔ−Ｓｃａｎ）と称される走査を伴うテストモードを有する。
−ノーマルモードにおいて、ＰＳＣは単純なメモリ・セル２１と類似である。マルチプレクサの入力Ｄ０が選択され、ＰＳＣの出力ｓ＿ｒｅｇはメモリ・レジスター２１の出力ｓを再生する。
−テスト−走査モードにおいて、メモリ・セルは出力において別のメモリ・セルの入力に接続され、その入力は上流のセルの出力に接続される。セルがチェーンの最初である場合、その入力はレジスターのｅ＿ｓｃａｎ入力に結ばれる。セルがチェーンの最後である場合、その出力はレジスターの出力に接続される。同一のチェーン内にある複数のメモリ・セル２１は、同じｃｔｒｌ＿ＮｏｒｍＴｅｓｔ信号を共有する。このモードにおいて、出力信号及び入力信号の形式、振幅、遅れは使用される技術により決定される。
【００３３】
これら２つのモードに加えて、本発明によるＰＳＣは特にパラメータ試験ブロック４２により実行される、試験−特性化（Ｔｅｓｔ−Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ）と称される特性化モードを有する。このモードは特にＩＣにおいて非在来型の信号を加えることを可能にする。この試験−特性化モード自体は幾つかのモードを含む。これらのモードは、パラメータ試験ブロック４２の入力ｃｔｒｌ＿ｐａｒａｍ１及びｃｔｒｌ＿ｐａｒａｍ２により選択される。次の図はこのブロック４２の様々な動作モードを例示し、これらのモードの各々は試験−特性化モードの１つのモードに対応する。
【００３４】
図５はパラメータ試験ブロック４２の第１の動作モードを例示する。この第１のサブモードにおいて、試験−特性化モードは機能を停止される。パラメータ試験ブロック４２はそのとき透過性であり、すなわちメモリ・セル２１の出力ｓは、例えば直接的リンク５１により出力ｓ−ｒｅｇに直接結ばれる。このモードは、例えば２つのモード選択入力ｃｔｒｌ＿ｐａｒａｍ１及びｃｔｒｌ＿ｐａｒａｍ２が、共に０の値にあるときに得られる。図５の例において、マルチプレクサ３２の入力Ｄ０に存在する値０及び値１を含んでいるメモリ・セル２１が、初期にその入力ｄに対して与えられることが想定される。例えばクロック信号の上昇エッジ５２において、ブロック４２内で始動するモードはメモリ・セル内で認証され、そして出力ｓは値０から値１に、実際には例えば電位０から電位Ｖｄｄに切り換わり、ここで上昇の遷移時間はゼロと想定される。この例は出力ｓが１の状態から０の状態に行く二重のケースに拡張され得る。
【００３５】
パラメータ試験ブロック４２が透過性であるこのモードにおいて、ＰＳＣはマルチプレクサ４２の入力ｃｔｒｌ＿ＮｏｒｍＴｅｓｔにより選択される、２つのモード：ノーマルモード又はテスト−走査モードの内の１つに従って動作する。ノーマルモードにおいて、ＰＳＣは単純なメモリ・セルとして動作する。テスト−走査モードにおいて、ＰＳＣは従来の走査セルとして動作する。図５はノーマルモードの場合を例示している。
【００３６】
図６は遅延モード（Ｄｅｌａｙ  ｍｏｄｅ）と呼ばれる、試験−特性化モードの別のサブモードを例示している。パラメータ試験ブロック４２により実行される遅延モードは、例えば選択入力ｃｔｒｌ＿ｐａｒａｍ１及びｃｔｒｌ＿ｐａｒａｍ２が、それぞれ１と０にあるときに始動する。このモードにおいて、メモリ・セル２１の出力ｓは、パラメータ試験ブロック４２の内部モジュール６１の入力に接続される。この内部モジュール６１は後で「レベル／遅延（Ｌｅｖｅｌ／Ｄｅｌａｙ）」モジュールと呼ばれるであろう。このモジュール６１の出力は、ＰＳＣの出力を形成するブロック４２の出力ｓ＿ｒｅｇに結ばれる。このモジュールは入射信号６２へ、その入力において遅れを加える。この入射信号はメモリ・セル２１からの出力信号ｓである。モジュール６１は、上昇ステップ・タイプの例示的入射信号に対して、特に図６により説明されている次の４つのケースの１つに従って遅れを加える：
−ケース１：「レベル／遅延」モジュールは遅れＴｒ、例えば一様な遅れ６３を、入射信号６２の上昇遷移時間Ｔｍ又は下降遷移時間Ｔｄに加えることにより、入射信号の勾配に遅れを加える。例えば、モジュール６１の出力における遅くされた上昇時間Ｔｍ’は、Ｔｍ’＝Ｔｍ＋Ｔｒを満足する。
−ケース２：モジュールは入射信号６２の過渡状態ｅ（ｔ）に遅れを加え、過渡状態は安定状態、例えば０から別の安定状態、例えば１への切り換えに相当する。遷移時間、又は過渡状態の持続時間は不変のままである。モジュールは遅れＴｒ、例えば一様な遅れ６４を入射信号に加える。時間の関数として、モジュールの出力信号６２は、ｓ（ｔ）＝ｅ（ｔ−Ｔｒ）を満足する。
−ケース３：このケースは前の２ケースの組合せである。遅れ６３が遷移時間に加えられ、遅れ６４が過渡状態に加えられる。
−ケース４：このケースは出力の機能停止に相当する。この場合、加えられる遅れ６５は無限である。ブロック４２の出力ｓ＿ｒｅｇは切り換わらず、クロック信号の上昇エッジ５２以前に存在した値を表示する。
【００３７】
図７はレベルモードと呼ばれる、試験−特性化モードの別のサブモードを例示している。このブロックは、例えばパラメータ試験ブロック４２の内部の「レベル／遅延」モジュール６１により実行される。遅延モードは、選択入力ｃｔｒｌ＿ｐａｒａｍ１及びｃｔｒｌ＿ｐａｒａｍ２が、例えばそれぞれ０と１のときに始動する。メモリ・セル２１の出力ｓは依然としてモジュール６１に結ばれ、このモジュールの出力は出力ｓ＿ｒｅｇに結ばれたままである。このモードにおいて、入射信号６２の振幅のみが「レベル／遅れ」モジュール６１によって変更される。２つのタイプの振幅変更が加えられ得る：
−例えば
【数１】
2010506161.tif 000003
のように、電位Ｖ’に対する、１の値を表わす電位Ｖｄｄの低下と、
−例えば
【数２】
2010506161.tif 000004
のように、電位に対する、０の値を表わす電位Ｇｎｄの低下。
【００３８】
このレベルモードにおいて、モジュールは入射信号の電位の最終値に、又はその初期値に、あるいは双方の値に対して作用し得ることに留意されたい。図７は電位の初期値及び最終値に対する動作の場合における、上述の原理を例示している。「レベル／遅れ」モジュール６１の入射信号６２であるメモリ・セルの出力信号は、従って出力ｓ＿ｒｅｇのレベルで信号７１へと変更され、そこで電位Ｇｎｄは電位Ｖで置き換えられ、そして電位ＶｄｄはレベルＶ’で置き換えられる。この場合、レベルモードは、メモリ・レジスター２１の出力において存在する値０の取り込み前に始動されなければならない。
【００３９】
「レベル／遅れ」モジュール６１は、遅延モードとレベルモードの組合せに有利に実現し得る。
【００４０】
図８は、この遅延モードとレベルモードの組合せである試験−特性化モードの、別のサブモードを例示している。このモードは、例えばブロック４２に対する２つの選択入力ｃｔｒｌ＿ｐａｒａｍ１及びｃｔｒｌ＿ｐａｒａｍ２が、双方とも１の状態にあるときに選択される。このモードにおいて、入射信号６２の振幅及び遅れは、遅延モード及びレベルモードにおいて上述されたように変更される。図８は、図７に関して定義されたように、電位Ｇｎｄが電位レベルＶに切り換わるレベル変更を伴った、図６の最初の３つの場合の組合せを例示している。
【００４１】
図９は本発明によるＰＳＲの実施形態の別の例を例示している。この例示的実施形態において、試験−特性化モードは、パラメータ試験ブロック４２により実行される、Ｉｎｔ／Ｅｘｔと呼ばれる追加のサブモードを有する。このＩｎｔ／Ｅｘｔモードの実現を可能にするため、追加の選択信号ｃｔｒｌ＿ｐａｒａｍ３が追加される。他の２つのモード選択信号ｃｔｒｌ＿ｐａｒａｍ１及びｃｔｒｌ＿ｐａｒａｍ２と同じように、この信号は外部から、又は組み込まれたコントローラ３３により供給され得る。
【００４２】
この例示的実施形態において、ＰＳＣの出力ｓ＿ｒｅｇはセルの外部入力ｅ＿ｅｘｔ、あるいは第２の内部モジュール９１のいずれかに結ばれる。出力ｓ＿ｒｅｇは例えば信号ｃｔｒｌ＿ｐａｒａｍ３が０の状態のとき、入力ｅ＿ｅｘｔに結ばれ、ｃｔｒｌ＿ｐａｒａｍ３が１の状態のとき、第２の内部モジュール９１に結ばれる。このために、第２のモジュール９１の出力及び外部入力ｅ＿ｅｘｔは、例えばその選択入力が信号ｃｔｒｌ＿ｐａｒａｍ３により制御される、内部マルチプレクサ９２の入力に接続される。
【００４３】
第２のモジュール９１の機能は、とりわけ任意の信号９３、すなわち遷移タイプあるいは段階的変化タイプの信号以外の信号の生成である。このモジュール９１のタイプにおいて、生成される信号の形、振幅、及び遅れは明確な方法で定義される。外部信号ｅ＿ｅｘｔは例えば外部発生器９４により供給され、後者は任意の信号を供給する。
【００４４】
図９の例示的実施形態は、任意の信号を生成するための第２モジュール９１の出力が、レベル及び遅延モードを実行する第１のモジュール６１を通過でき、それによって、選択信号ｃｔｒｌ＿ｐａｒａｍ１、ｃｔｒｌ＿ｐａｒａｍ２、ｃｔｒｌ＿ｐａｒａｍ３を入れ替えることにより様々なモードを組み合わせて、そして特に不規則信号に対して遅れ又はレベル変更を加え得るようにすることを示す。
【００４５】
パラメータ試験ブロック４２は、既知の技術によるＭＯＳタイプのトランジスタ、コンデンサ、及び抵抗によって具現化され得る。
【００４６】
図１０は、本発明によるパラメータ走査レジスター（ＰＳＲ）をＩＣ１０の設計フローへと挿入する方法、すなわちパラメータ試験のためにＩＣ用の設計技術を定義する方法を例示している。本発明によるパラメータ試験は、論理レベルで用いられ得る。それは特に次の特性を示す：
−それは全体的又は部分的であり得る：パラメータ試験の利用は必ずしもＩＣの各走査レジスターの、一般化されたＰＳＲ又は英語の専門用語による「フル・スキャン（Ｆｕｌｌ−Ｓｃａｎ）」への変換を伴わない。部分的なパラメータ走査、又は擬似走査の特性は、走査レジスターのメモリ・セルの一部分のみがＰＳＣへと変更され、一方でその他は不変のままであることを表わす。この特性は追加的領域と、必要とされるパラメータ試験の有効性との間の両立を可能にする。
−それは柔軟である：レジスター内へ挿入された各ＰＳＣは様々な機能を持ち得る。例えば、第１のＰＳＣは遅延モードにおいて構成されることが可能であり、一方で別のＰＳＣは外部モードＥｘｔ／Ｉｎｔにおいて構成される。この特性はパラメータ試験の選択に関して、幾つもの柔軟度を与える。各モードはＩＣを鋭敏化するための、特定のメカニズムを始動させることが可能である。
−それはモジュール性の特質を有する：各ＰＳＣは上述されたものの中から、限られた数の機能性だけを提供し得る。例えば、２つのＰＳＣからなるＰＳＲの場合、第１のＰＳＣは「レベル／遅延」モジュール６１だけを含むことができ、一方で別のＰＳＣはこのモジュールを含まないが、しかし追加の外部入力ｅ＿ｅｘｔを有する。或るＰＳＣは従来の走査機能のみを提供し、パラメータ試験機能を提供しないかもしれないことに留意されたい。後者の特質は又、試験回路によりＩＣに追加される追加領域を制限することが可能である。
【００４７】
ＩＣ内へ、そしてより正確には各走査レジスター内へ挿入されるＰＳＣの数、各ＰＳＣのモードの決定及び選択は、とりわけ試験されるＩＣの機能的性質、構造、及び仕様により決定される。
【００４８】
図１０のＩＣ１０の例は、パラメータ試験の可能な機能の仕方を例示する。ＩＣはパラメータ走査レジスター（ＰＳＲ）を形成する、組合せ部分１及びレジスター部分２を備える。このレジスターは、これまでの複数の図により例示されたメモリ・セル２１のタイプの、３つのメモリ・セルＣ１、Ｃ２、Ｃ３を含む。これらのセルの中で唯一つだけ、Ｃ２はＰＳＣを形成するためのパラメータ試験ブロック４２を備える。その他のセルＣ１、Ｃ３は、従来の走査機能だけを含み、一方でｅ＿ｓｃａｎ入力を有するマルチプレクサ３２を備えている。これら全てのセルＣ１、Ｃ２、Ｃ３はテスト−走査モードにおいて連結される。
【００４９】
セルＣ２を備えるブロック４２内には、「レベル／遅延」モジュール６１のみが存在する。この例において、このモジュール６１は特に、製造試験段階の間に組合せ部分１の中へ組み込まれた、入力ｅ２と出力ｏ２との間の機能的経路の感度を特性化することができる。この経路は、例えば幾つかの論理ゲート１０１、１０２、１０３を通る。ｅ２に存在する信号は第１ゲート１０１を駆動し、信号は「レベル／遅延」モジュール６１からの出力として、従ってＰＳＲのパラメータ試験ブロック４２からの出力として供給される。この信号ｅ２は、チェーン内の次のセルＣ３のマルチプレクサ３２の入力を追加的に駆動する。
【００５０】
この特性化は、例えば遅れ又はレベル変化のような特定の特性を有する、遷移タイプあるいは階段状変化タイプの信号を伝播させることにある。例として、必要とされる特性化は、最終振幅Ｖ及び初期振幅Ｇｎｄと、セルＣ２を出て「レベル／遅延」モジュール６１に入る入射信号６２における、上昇遷移時間Ｔｍ及び一様な遅れＴｒとを伴う上昇遷移を生み出すことにある。
【００５１】
第１ステップにおいて、試験ベクトルはｅ＿ｓｃａｎ入力を通じて、３つのセルＣ１、Ｃ２、Ｃ３をつなぐことにより形成される、ＰＳＲレジスター２内へとロードされる。試験ベクトルは（０，１，１）である。このローディングはテスト−走査モードを始動させることにより順次実行される。この場合、信号ｃｔｒｌ＿ＮｏｒｍＴｅｓｔは例えば０であり、メモリ・セルのマルチプレクサ３２は入力Ｄ１を選択する。チェーンの第１セルＣ１の入力Ｄ１はｅ＿ｓｃａｎ入力に結ばれ、次にその他のセルＣ２、Ｃ３の別の入力Ｄ１は、完全な連結されたレジスター２を形成するために、別のセルＣ１、Ｃ２の出力に接続される。参考までに、ノーマルモードにおいて、信号ｃｔｒｌ＿ＮｏｒｍＴｅｓｔは例えば１であり、セルＣ１、Ｃ２、Ｃ３の入力は、図１に関連して説明されているように、それら自体が組合せ部分に結ばれているマルチプレクサ３２の入力Ｄ０に連結される。
【００５２】
図１１はＰＳＲレジスター２の状態、そしてより具体的には瞬間ｔにおける、及びクロック信号のエッジに応じた次の瞬間における、走査セルＣ１、Ｃ２、Ｃ３の状態を例示している。瞬間ｔにおいて、走査セルＣ１、Ｃ２、Ｃ３は中間状態Ｘにある。時間間隔Ｈにより値を増やされた瞬間を定義する次のクロック信号のエッジにおいて、状態は：
−ｔ＋Ｈにおいて、セルＣ１、Ｃ２、Ｃ３はそれぞれ０、Ｘ、Ｘにあり、
−ｔ＋２Ｈにおいて、セルＣ１、Ｃ２、Ｃ３はそれぞれ１、０、Ｘにあり、
−ｔ＋３Ｈにおいて、セルＣ１、Ｃ２、Ｃ３はそれぞれ１、１、０にある。
【００５３】
図１０に戻ると、ｔ＋３Ｈの瞬間において試験ベクトルは完全にローディングされている。ＰＳＣセルＣ２の出力における階段状変化６２の生成には、値１をその入力に加えることを必要とする。この階段状変化は経路ｅ２−ｏ２を特性化するために必要である。図６の例において、階段状変化はｔ＋２ＨにおいてセルＣ１内に含まれる値１をセルＣ２に向けて移すことにより、テスト−走査モードを通じて生成される。従って、ｔ＋３Ｈにおいて、セルＣ２はその入力において値１を取り込む。パラメータ試験はセルＣ２から出力信号に対して適用され、「レベル／遅延」モジュール６１により変更された信号は、次に経路ｅ２−ｏ２へと注入される。Ｃ２を備えるブロック４２が瞬間ｔ＋３Ｈにおいて適切な動作モードにあるために、試験−特性化モードは、選択信号ｃｔｒｌ＿ｐａｒａｍ１及びｃｔｒｌ＿ｐａｒａｍ２を１の状態にすることにより、瞬間ｔ＋２Ｈにおいて、例えばブロック４２内で、より具体的には「レベル／遅延」内部モジュール６１の中で始動する。従って、ｔ＋３Ｈにおいて、モードはブロック４２内で認証され、上昇の階段状変化６２はこのブロックの入力において存在する。特性化方法はそれゆえこの瞬間に始まる。所与の入力ｃｔｒｌ＿ｐａｒａｍ１及びｃｔｒｌ＿ｐａｒａｍ２に対して、ブロック４２の遅延モード及びレベルモードが選択される。入射信号６２に適用されるＶ、Ｔｍ、及びＴｒの値は、内部モジュール６１に格納される。ＰＳＣの出力ｓ＿ｒｅｇにおいて、そこで次に入力ｅ２に存在する信号を形成するパラメータＶ、Ｔｍ、及びＴｒを伴う上昇遷移タイプの信号１００が現われる。
【００５４】
ｅ２における信号は、例えば３つの信号反転ゲート１０１、１０２、１０３を通って出力ｏ２まで移動し、下降する信号エッジ１１０は、全振幅Ｖｄｄを有し、セルＣ２の出力におけるソース信号６２に対して時間Ｔ０だけ遅れた、この出力において現われる。振幅Ｖｄｄはｏ２における出力ゲート１０３に依存する。遅れＴ０はｅ２−ｏ２で特性化される経路の遅れ
2010506161.tif 000005
の累算、及び「レベル／遅延」モジュール６１により生成される遅れｔｖ、ｔＴｍ、ｔＴｒに起因し、ΔＴは欠陥のない経路の通常の遅れである。遅れｔｖ、ｔＴｍ、ｔＴｒは、振幅Ｖと遅れＴｍ及びＴｒを入射信号６２に適用することによってそれぞれ生成され、これらのパラメータＶ、Ｔｍ、及びＴｒは試験−特性化モードの様々なサブモードを呈示するときに定義されている。遅れＴ０はとりわけ次の関係により定義される：
2010506161.tif 000006
【００５５】
試験の結果を観察するために、出力ｏ２はセルＣ１のマルチプレクサ３２の入力Ｄ０に接続され、この入力は以前に信号ｃｔｒｌ＿ＮｏｒｍＴｅｓｔにより選択されている。
【００５６】
時間ΔＴの後、ＩＣが完全（ｉｎｔａｃｔ）ならばセルＣ１は出力ｏ２に存在する値０を取り込む。他方で、経路ｅ２−ｏ２上で伝播した信号が欠陥の存在を明らかにし、この欠陥が出力ｏ２における信号の最終振幅の低下を生み出し、及び／又は追加の遅れを加える場合、セルＣ１は誤った値、又は論理エラー、すなわち予期された０の値の代わりに１の値を取り込む。
【００５７】
図１２は欠陥の無い場合、及び欠陥のある場合に図１０のタイプの回路に対して行なわれた試験結果の観察を例示している。ｔ＋３Ｈでの制御局面において、セルＣ２は１の状態にあり、セルのグループ１２０は試験ベクトル（０，１，１）を再生している。前述のように、出力において対応する信号は出力ｏ２まで通るであろう。観察局面で、ＴＯＢＳ＝ｔ＋３Ｈ＋ΔＴの瞬間において出力ｏ２での値を取り込んだセルＣ１の状態が注意深く観察される。ＩＣが完全なケース１２１において、セルＣ１は値０を含み、その他のセルＣ２、Ｃ３は例えば不定の値Ｘを有する。ＩＣが経路ｅ２−ｏ２上の欠陥を表わすケース１２２において、セルＣ１は値１を含む。
【００５８】
特性化の組合せはＩＣ内において、とりわけ他のＰＳＣがそこに存在するかもしれないという仮定の下で可能である。例えばセルＣ３もまたＰＳＣの構成内にあり、或る依存関係が経路ｅ２−ｏ２により横断される第２ゲート１０２と、セルＣ３の出力との間に存在すると想定した場合、２つのタイプの特定の信号がその時このゲート１０２において結合し合い、そして経路ｅ２−ｏ２の下流側に伝播することができる。
【図１】
2010506161.tif 000007
【図２】
2010506161.tif 000008
【図３】
2010506161.tif 000009
【図４】
2010506161.tif 000010
【図５】
2010506161.tif 000011
【図６】
2010506161.tif 000012
【図７】
2010506161.tif 000013
【図８】
2010506161.tif 000014
【図９】
2010506161.tif 000015
【図１０】
2010506161.tif 000016
【図１１】
2010506161.tif 000017
【図１２】
2010506161.tif 000018
【国際調査報告】
2010506161.tif 000019
2010506161.tif 000020
2010506161.tif 000021
2010506161.tif 000022