(57)【要約】  シリコン・オン・インシュレータ（ＳＯＩ）ウェハ上に製造された相補型ＪＦＥＴを含む半導体デバイスが開示される。ｐ型ＪＦＥＴは、ｎ型ポリシリコンから形成された制御ゲート（１７０）を含み、ｎ型ＪＦＥＴは、ｐ型ポリシリコンから形成された制御ゲート（１１０）を含む。相補型ＪＦＥＴは、チャネル領域の下にバックゲートが形成された４端子ＪＦＥＴを含んでいてもよい。バックゲートは、分離構造内の切り込み領域を介して、チャネルの上に形成された制御ゲートに電気的に接続されてもよい。また、相補型ＪＦＥＴは、シリコン・ゲルマニウム（ＳｉＧｅ）又はシリコン・ゲルマニウム・カーボン（ＳｉＧｅＣ）などの層上に形成された歪みシリコン上に形成されてもよい。
2010502015.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁体上に形成されたデバイス層；
前記デバイス層に形成された第１導電型の第１の接合型電界効果トランジスタ（ＪＦＥＴ）；
前記デバイス層に形成された第２導電型の第２のＪＦＥＴ；
を有する半導体デバイス。
【請求項２】
前記第１及び第２のＪＦＥＴは、論理ゲートに用いられるエンハンスメントモードトランジスタである、請求項１に記載の半導体デバイス。
【請求項３】
前記第１のＪＦＥＴは、第２導電型のポリシリコン層を含む制御ゲートを有し；
前記第２のＪＦＥＴは、第１導電型のポリシリコン層を含む制御ゲートを有する；
請求項１に記載の半導体デバイス。
【請求項４】
前記デバイス層はシリコンを有する、請求項１に記載の半導体デバイス。
【請求項５】
前記第１のＪＦＥＴは第１の制御ゲート及び第２の制御ゲートを含む、請求項１に記載の半導体デバイス。
【請求項６】
前記第１の制御ゲート及び前記第２の制御ゲートは互いに電気的に接続されている、請求項５に記載の半導体デバイス。
【請求項７】
前記第１の制御ゲート及び前記第２の制御ゲートはポリシリコン層によって電気的に接続されている、請求項６に記載の半導体デバイス。
【請求項８】
前記絶縁体と前記デバイス層との間に介在するシリコン含有層、を更に含む請求項１に記載の半導体デバイス。
【請求項９】
前記シリコン含有層はシリコン及びゲルマニウムを有する、請求項８に記載の半導体デバイス。
【請求項１０】
前記シリコン含有層はシリコン、ゲルマニウム、及び炭素を有する、請求項８に記載の半導体デバイス。
【請求項１１】
前記デバイス層は歪みシリコンを有する、請求項８に記載の半導体デバイス。
【請求項１２】
前記デバイス層は、Ｓｉ、Ｇｅ、及びＣを含む様々な組成を含む複数の層を有する、請求項１に記載の半導体デバイス。
【請求項１３】
前記第１のＪＦＥＴは、第１のソース／ドレインと、ポリシリコンを有する第１のソース／ドレインコンタクトとを含む、請求項１に記載の半導体デバイス。
【請求項１４】
前記第１のＪＦＥＴは、ゲートサイドウォールを有する制御ゲートを含む、請求項１に記載の半導体デバイス。
【請求項１５】
前記制御ゲート上のキャップ層、を更に含む請求項１４に記載の半導体デバイス。
【請求項１６】
基板上に形成された、第１導電型の第１のＪＦＥＴ及び第２導電型の第２のＪＦＥＴを有し；
前記基板は、前記第１及び第２のＪＦＥＴと当該基板との間に形成された絶縁層を有する、
半導体デバイス。
【請求項１７】
前記第１及び第２のＪＦＥＴは、基板表面に平行な方向において、少なくとも１つの分離層によって互いに隔てられている、請求項１６に記載の半導体デバイス。
【請求項１８】
前記分離層はシャロー・トレンチ・アイソレーション層である、請求項１７に記載の半導体デバイス。
【請求項１９】
前記第１のＪＦＥＴは、チャネルの第１の側の第１の制御ゲートと、前記チャネルの第２の側の第２の制御ゲートとを含む、請求項１６に記載の半導体デバイス。
【請求項２０】
前記第１の制御ゲート及び前記第２の制御ゲートは電気的に接続されている、請求項１９に記載の半導体デバイス。
【請求項２１】
前記第１の制御ゲート及び前記第２の制御ゲートは独立に制御可能である、請求項１９に記載の半導体デバイス。
【請求項２２】
前記第１のＪＦＥＴは、第２導電型にドープされたポリシリコンを有する第１のＪＦＥＴ制御ゲートを含む、請求項１６に記載の半導体デバイス。
【請求項２３】
前記第２のＪＦＥＴは、第１導電型にドープされたポリシリコンを有する第２のＪＦＥＴ制御ゲートを含む、請求項２２に記載の半導体デバイス。
【請求項２４】
前記第１のＪＦＥＴは、第１導電型にドープされたポリシリコンを有する第１のＪＦＥＴソース／ドレイン端子を含む、請求項１６に記載の半導体デバイス。
【請求項２５】
前記第１のＪＦＥＴと前記絶縁層との間に配置された、シリコン及びゲルマニウムを含む層、を更に含む請求項１６に記載の半導体デバイス。
【請求項２６】
前記第１のＪＦＥＴと前記絶縁層との間に配置された、シリコン、ゲルマニウム及び炭素を含む様々な組成を含む層、を更に含む請求項１６に記載の半導体デバイス。
【請求項２７】
シリコン上に形成された絶縁体上に相補型接合型電界効果トランジスタ（ＪＦＥＴ）を形成する工程；
を含む、半導体デバイスの製造方法。
【請求項２８】
前記相補型ＪＦＥＴを形成する工程は：
前記絶縁体上にデバイス層を形成する工程；
を含む、請求項２７に記載の半導体デバイスの製造方法。
【請求項２９】
前記相補型ＪＦＥＴを形成する工程は：
第２導電型の不純物の前記デバイス層内への外方拡散によって、第１導電型ＪＦＥＴの第１の制御ゲートを形成する工程；及び
第１導電型の不純物の前記デバイス層内への外方拡散によって、第２導電型ＪＦＥＴの第１の制御ゲートを形成する工程；
前記絶縁体上にデバイス層を形成する工程；
を含む、請求項２８に記載の半導体デバイスの製造方法。
【請求項３０】
前記相補型ＪＦＥＴを形成する工程は：
第２導電型の不純物を前記デバイス層内にイオン注入することによって、前記第１導電型ＪＦＥＴの第２の制御ゲートを形成する工程；及び
第１導電型の不純物を前記デバイス層内にイオン注入することによって、前記第２導電型ＪＦＥＴの第２の制御ゲートを形成する工程；
を含む、請求項２９に記載の半導体デバイスの製造方法。
【請求項３１】
前記相補型ＪＦＥＴを形成する工程は：
第２導電型の不純物を前記デバイス層の第１のコンタクト領域にイオン注入することによって、前記第１導電型ＪＦＥＴの前記第２の制御ゲートとゲートコンタクトとの間に電気接続を形成する工程；及び
第１導電型の不純物を前記デバイス層の第２のコンタクト領域にイオン注入することによって、前記第２導電型ＪＦＥＴの前記第２の制御ゲートとゲートコンタクトとの間に電気接続を形成する工程；
を含む、請求項３０に記載の半導体デバイスの製造方法。
【請求項３２】
前記相補型ＪＦＥＴを形成する工程は：
第１導電型の不純物を前記デバイス層にドーピングすることによって、第１導電型ＪＦＥＴの第１及び第２のソース／ドレイン接合を形成する工程；及び
第２導電型の不純物を前記デバイス層にドーピングすることによって、第２導電型ＪＦＥＴの第１及び第２のソース／ドレイン接合を形成する工程；
を含む、請求項２８に記載の半導体デバイスの製造方法。
【請求項３３】
前記相補型ＪＦＥＴを形成する工程は：
前記第１導電型ＪＦＥＴの前記第１のソース／ドレイン接合へのソース／ドレインコンタクトをポリシリコンから形成する工程；及び
前記第２導電型ＪＦＥＴの前記第１のソース／ドレイン接合へのソース／ドレインコンタクトをポリシリコンから形成する工程；
を含む、請求項３２に記載の半導体デバイスの製造方法。
【請求項３４】
前記相補型ＪＦＥＴを形成する工程は：
前記第１導電型ＪＦＥＴの前記第１のソース／ドレイン接合へのソース／ドレインコンタクトを金属から形成する工程；及び
前記第２導電型ＪＦＥＴの前記第１のソース／ドレイン接合へのソース／ドレインコンタクトを金属から形成する工程；
を含む、請求項３２に記載の半導体デバイスの製造方法。
【請求項３５】
前記相補型ＪＦＥＴを形成する工程は：
前記デバイス層と前記絶縁体との間にシリコン含有層を形成する工程であり、前記デバイス層は歪みシリコンを含む、工程；
を含む、請求項２８に記載の半導体デバイスの製造方法。
【請求項３６】
前記シリコン含有層はＳｉＧｅを含む、請求項３５に記載の半導体デバイスの製造方法。
【請求項３７】
前記相補型ＪＦＥＴを形成する工程は：
前記デバイス層と前記絶縁体との間に、様々な組成のＳｉ、Ｇｅ、及びＣの合金の複数の層を形成する工程であり、前記デバイス層は歪みシリコンを含む、工程；
を含む、請求項２８に記載の半導体デバイスの製造方法。
【請求項３８】
前記相補型ＪＦＥＴを形成する工程は：
第１の導電層を含む第１導電型ＪＦＥＴの制御ゲートであり、第２導電型の当該ゲートを第１導電型のソース及びドレイン領域から隔てるサイドウォール絶縁層を有する制御ゲート、を形成する工程；
を含む、請求項２７に記載の半導体デバイスの製造方法。
【請求項３９】
コンタクトホール内に導電層を設けることによって、前記第１導電型ＪＦＥＴの第１のソース／ドレイン接合へのコンタクトを形成する工程；
を更に含む、請求項３８に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体デバイスに関し、より具体的にはシリコン・オン・インシュレータ（ＳＯＩ）接合型電界効果トランジスタ（ＪＦＥＴ）を含む半導体デバイスに関する。
【背景技術】
【０００２】
接合型電界効果トランジスタ（junction  field  effect  transistor；ＪＦＥＴ）は、デバイスサイズの縮小につれて、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）より有利となり得る。１つの具体的な利点として、一般的なＭＯＳＦＥＴに見られる薄いゲート絶縁層が存在しないことがある。しかしながら、ＪＦＥＴデバイスは今日の半導体デバイスでは一般的に用いられていないので、ここ数十年の間、ＪＦＥＴデバイスについては殆ど研究が為されていなかった。
【０００３】
１つの種類のＭＯＳＦＥＴにシリコン・オン・インシュレータ（ＳＯＩ）ＭＯＳＦＥＴがある。様々なタイプのＳＯＩ型ＭＯＳＦＥＴが広く知られている。ＳＯＩ型ＭＯＳＦＥＴの一例が非特許文献１に記載されている。
【０００４】
ＳＯＩ技術は、シリコン基板上に、典型的にはＳｉＯ２である埋め込み絶縁層を含んでいる。埋め込み絶縁層は、様々な技術を用いて形成され得る。１つの方法に、絶縁層を作り出すために第１のシリコンウェハの表面を酸化し、酸化されたウェハを第２のウェハに接合し、その後、第２のウェハを所定の厚さに研磨する手法がある。別の１つの方法は、シリコン基板内に所定の深さで酸素を注入するイオン注入工程を用いて、埋め込み絶縁層を形成する。その後の高温アニール工程により、注入された酸素が、基板内に埋め込まれた二酸化シリコン（ＳｉＯ２）層を作り出す。
【０００５】
従来のＳＯＩ型ＭＯＳＦＥＴは、埋め込み絶縁層上に形成された横型ＭＯＳデバイスを含んでいる。ＳＯＩ技術は、バルクＭＯＳＦＥＴ技術に対して、以下に限られないが、接合深さの浅化、ソフトエラー耐性、及び静電容量の低減による高速化、を含む様々な利点を有し得る。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Jean-Pierre  Colinge、「Silicon  on  Insulator  Technology：Materials  to  VLSI」、2004年4月、Kluwer  Academic  Publishing
【発明の概要】
【発明が解決しようとする課題】
【０００７】
相補型シリコン・オン・インシュレータ（ＳＯＩ）接合型電界効果トランジスタ、及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
一態様に従って提供される半導体デバイスは、基板上に形成された絶縁体上に形成されたデバイス層、デバイス層に形成された第１導電型の第１のＪＦＥＴ、デバイス層に形成された第２導電型の第２のＪＦＥＴを有する。
【０００９】
他の一態様に従って提供される半導体デバイスは、基板上に形成された、第１導電型の第１のＪＦＥＴ及び第２導電型の第２のＪＦＥＴを有し、基板は、第１及び第２のＪＦＥＴと当該基板との間に形成された絶縁層を有する。
【００１０】
他の一態様に従って提供される半導体デバイスの製造方法は、シリコン上に形成された絶縁体上に相補型ＪＦＥＴを形成する工程を含む。
【図面の簡単な説明】
【００１１】
【図１】一実施形態に従った相補型シリコン・オン・インシュレータ（ＳＯＩ）接合型電界効果トランジスタ（ＪＦＥＴ）デバイスを示す断面図である。
【図２Ａ】ｎ型ＪＦＥＴを示す回路図である。
【図２Ｂ】ｐ型ＪＦＥＴを示す回路図である。
【図３Ａ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図３Ｂ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図３Ｃ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図３Ｄ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図３Ｅ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図３Ｆ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図３Ｇ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図３Ｈ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図３Ｉ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図４Ａ】一実施形態に従った相補型ＳＯＩ型４端子ＪＦＥＴデバイスを示す上面図である。
【図４Ｂ】一実施形態に従った相補型ＳＯＩ型４端子ＪＦＥＴデバイスを示す断面図である。
【図４Ｃ】一実施形態に従ったｎ型ＳＯＩ型４端子ＪＦＥＴデバイスを示す断面図である。
【図５Ａ】４端子ｎ型ＪＦＥＴを示す回路図である。
【図５Ｂ】４端子ｐ型ＪＦＥＴを示す回路図である。
【図６Ａ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｂ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｃ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｄ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｅ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｆ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｇ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｈ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｉ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｊ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図６Ｋ】他の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図７Ａ】一実施形態に従った、絶縁体上のシリコン含有層上の歪みシリコン、すなわち、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）を用いて形成された、相補型ＪＦＥＴデバイスを含む半導体デバイスを示す断面図である。
【図７Ｂ】一実施形態に従った、絶縁体上のシリコン含有層上の歪みシリコン、すなわち、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）を有する相補型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図７Ｃ】一実施形態に従った、絶縁体上のシリコン含有層上の歪みシリコン、すなわち、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）を有する相補型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図７Ｄ】一実施形態に従った、絶縁体上のシリコン含有層上の歪みシリコン、すなわち、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）を有する相補型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図７Ｅ】一実施形態に従った、絶縁体上のシリコン含有層上の歪みシリコン、すなわち、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）を有する相補型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図８】一実施形態に従った相補型シリコン・オン・インシュレータ（ＳＯＩ）接合型電界効果トランジスタ（ＪＦＥＴ）デバイスを示す断面図である。
【図９Ａ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｂ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｃ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｄ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｅ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｆ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｇ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｈ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｉ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｊ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｋ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図９Ｌ】一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの形成工程を示す断面図である。
【図１０Ａ】一実施形態に従った相補型ＳＯＩ型４端子ＪＦＥＴデバイスを示す上面図である。
【図１０Ｂ】一実施形態に従った、図１０Ａの相補型ＳＯＩ型４端子ＪＦＥＴデバイスの直線１０Ｂ−１０Ｂに沿ってとられた断面図である。
【図１０Ｃ】一実施形態に従った、図１０Ａの相補型ＳＯＩ型４端子ＪＦＥＴデバイスの直線１０Ｃ−１０Ｃに沿ってとられた断面図である。
【発明を実施するための形態】
【００１２】
多数の図面を参照して、本発明の様々な実施形態を詳細に説明する。これらの実施形態は、シリコン・オン・インシュレータ（ＳＯＩ）接合型電界効果トランジスタ（ＪＦＥＴ）、より具体的には、例えばＳＯＩ型ｐ型ＪＦＥＴ及びＳＯＩ型ｎ型ＭＯＳＦＥＴといった相補型ＳＯＩ型ＪＦＥＴを示す。そのようなデバイスを製造する工程群も説明する。
【００１３】
図１を参照して、一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイス１００の断面図を説明する。
【００１４】
半導体デバイス１００は、ＳＯＩウェハ上に構築された相補型ＪＦＥＴ（ｐ型及びｎ型）を含むことができる。図示した例においては、半導体デバイス１００は、基板１０２、絶縁層１０４、及びデバイス層１０６を含んでいる。基板１０２は、シリコン基板、水晶基板、又はその他の好適材料とし得る。絶縁層１０４は、二酸化シリコン層又はその他の好適な絶縁層とし得る。デバイス層１０６は、絶縁領域によって相互に分離された複数のシリコン区画（例えば、アイランド又はメサ）を含み得る。デバイス層１０６は、５００ｎｍ未満の厚さ、好ましくは５０ｎｍから２００ｎｍの範囲内の厚さとし得る。
【００１５】
図１の例において、デバイス層１０６は、その中に形成されたｎ型ＪＦＥＴ１００Ａ及びｐ型ＪＦＥＴ１００Ｂを含んでいる。ｎ型ＪＦＥＴ１００Ａは、ｐ型ドープトポリシリコン層から形成されたゲート１１０、ｐ型拡散層１１２、ｎ型拡散層１２２から形成された第１のソース／ドレイン領域、ｎ型拡散層１３２から形成された第２のソース／ドレイン領域、及びチャネル領域１５０を含み得る。チャネル領域１５０はｎ型シリコンとし得る。ｎ型ＪＦＥＴ１００Ａは更に、第１のソース／ドレインコンタクト１２０、及び第２のソース／ドレインコンタクト１３０を含んでいてもよい。第１及び第２のソース／ドレインコンタクト（１２０及び１３０）は、単なる一例として、ｎ型ドープトポリシリコンとし得る。
【００１６】
ｐ型ＪＦＥＴ１００Ｂは、ｎ型ドープトポリシリコン層から形成されたゲート１７０、ｎ型拡散層１７２、ｐ型拡散層１８２から形成された第１のソース／ドレイン領域、ｐ型拡散層１９２から形成された第２のソース／ドレイン領域、及びチャネル領域１９４を含み得る。チャネル領域１９４はｐ型シリコンとし得る。ｐ型ＪＦＥＴ１００Ｂは更に、第１のソース／ドレインコンタクト１８０、及び第２のソース／ドレインコンタクト１９０を含んでいてもよい。第１及び第２のソース／ドレインコンタクト（１８０及び１９０）は、単なる一例として、ｐ型ドープトポリシリコンとし得る。
【００１７】
１つが１６０として指し示された分離構造が、ｎ型ＪＦＥＴ１００Ａをｐ型ＪＦＥＴ１００Ｂから電気的に分離する。分離構造１６０は、一例として、シャロー・トレンチ・アイソレーション（ＳＴＩ）法によって形成された二酸化シリコンとし得る。
【００１８】
図２Ａを参照するに、半導体デバイス１００のｎ型ＪＦＥＴ１００Ａの回路図２００Ａが示されている。ｎ型ＪＦＥＴ２００Ａは、ゲート端子２１０、第１のソース／ドレイン端子２２０、及び第２のソース／ドレイン端子２３０を含み得る。ゲート端子２１０は、第１のソース／ドレイン端子２２０と第２のソース／ドレイン端子２３０との間のインピーダンス経路を、チャネル領域（例えば、図１の１５０）内に空乏領域を作り出すことによって制御するように使用されることが可能である。
【００１９】
斯くして、相補型ＪＦＥＴはＳＯＩ構造となり得る。
【００２０】
図２Ｂを参照するに、半導体デバイス１００のｐ型ＪＦＥＴ１００Ｂの回路図２００Ｂが示されている。ｐ型ＪＦＥＴ２００Ｂは、ゲート端子２７０、第１のソース／ドレイン端子２８０、及び第２のソース／ドレイン端子２９０を含み得る。ゲート端子２７０は、第１のソース／ドレイン端子２８０と第２のソース／ドレイン端子２９０との間のインピーダンス経路を、チャネル領域（例えば、図１の１９４）内に空乏領域を作り出すことによって制御するように使用されることが可能である。
【００２１】
以上にて、相補型ＳＯＩ型ＪＦＥＴを含む半導体デバイスの概略構造を説明した。続いて、図３Ａ−３Ｉを参照して、このようなデバイスの製造方法を説明する。図３Ａ−３Ｉは、様々な製造工程の後の半導体デバイスを示す断面図である。
【００２２】
先ず、図３Ａを参照して、分離領域の形成後の一実施形態に従った相補型ＳＯＩ型ＪＦＥＴデバイスの断面図を説明する。当初、ＳＯＩウェハは基板１０２、絶縁層１０４及びデバイス層１０６を含み得る。デバイス層１０６は当初、シリコンを有する１つの層とし得る。
【００２３】
エッチング工程により、絶縁層１０４までデバイス層１０６を貫通するトレンチを形成し得る。その後、熱酸化工程を実行してトレンチの端部を丸めてもよい。そして、得られた表面上とトレンチ内とに絶縁材料を堆積し得る。好ましくは、この絶縁材料は二酸化シリコン層である。得られた構造を平坦化する。例えば、化学的機械的研磨（ＣＭＰ）工程により、堆積された絶縁材料をデバイス層１０６まで除去することが可能であり、複数のアクティブ領域を分離する分離構造１６０がもたらされる。これらアクティブ領域内には、例えば上述のｐ型ＪＦＥＴやｎ型ＪＦＥＴ等のＪＦＥＴを含む様々な受動素子又は能動素子を形成することができる。
【００２４】
図３Ａは、以上の工程後の半導体デバイスを示している。
【００２５】
次に図３Ｂを参照するに、ｐ型領域の形成が断面図にて示されている。１つの手法は、ｐ型のイオン注入工程の対象でない領域上にマスク層３１０を形成することを含み得る。そして、露出領域を、例えばボロン、インジウム又はタリウム等のｐ型ドーパントでのイオン注入工程にかけ、ｐ型ＪＦＥＴのチャネル領域１９４となり得るｐ型領域を形成する。１つの特定の例において、注入ドーズ量は、およそ２．０×１０１１／ｃｍ２−１．０×１０１４／ｃｍ２の範囲内とし得る。注入エネルギーはおよそ１ｋｅＶ−１００ｋｅＶの範囲内とし得る。
【００２６】
その後、マスク層３１０を除去する。
【００２７】
次に図３Ｃを参照するに、ｎ型領域の形成が断面図にて示されている。１つの手法は、ｎ型のイオン注入工程の対象でない領域上にマスク層３２０を形成することを含み得る。そして、露出領域を、例えばヒ素、リン又はアンチモン等のｎ型ドーパントでのイオン注入工程にかけ、ｎ型ＪＦＥＴのチャネル領域１５０となり得るｎ型領域を形成する。１つの特定の例において、注入ドーズ量は、およそ２．０×１０１１／ｃｍ２−１．０×１０１４／ｃｍ２の範囲内とし得る。注入エネルギーはおよそ１ｋｅＶ−１００ｋｅＶの範囲内とし得る。
【００２８】
そして、急速熱アニール（ＲＴＡ）又は炉アニール等のアニール工程を行い得る。
【００２９】
次に図３Ｄを参照するに、デバイス層１０６上へのポリシリコン層３０２の形成後の半導体デバイスが断面図にて示されている。半導体デバイス上でマスク層３２０のパターニング及びエッチングを行い、後にｎチャネルＪＦＥＴのソース及びドレインのコンタクトを提供するために使用され得るポリシリコン層３０２の部分（３０４及び３０８）のみを露出させる。そして、例えばリン、ヒ素又はアンチモン等のｎ型不純物のイオン注入工程を、およそ１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。注入エネルギーは、ソース及びドレイン（１３２及び１２２）内にｎ型不純物を供給するのに十分なエネルギーとし得る。
【００３０】
その後、マスク層３２０を除去する。
【００３１】
次に図３Ｅを参照するに、マスク層３２２のパターニング及びエッチング後の半導体デバイスが断面図にて示されている。半導体デバイス上でマスク層３２２のパターニング及びエッチングを行い、後にｐチャネルＪＦＥＴのソース及びドレインのコンタクトを提供するために使用され得るポリシリコン層３０２の部分（３１０及び３１４）のみを露出させる。そして、例えばボロン等のｐ型不純物のイオン注入工程を、１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。注入エネルギーは、ソース及びドレイン（１８２及び１９２）内にｐ型不純物を供給するのに十分なエネルギーとし得る。
【００３２】
その後、マスク層３２２を除去する。
【００３３】
次に図３Ｆを参照するに、マスク層３２４のパターニング及びエッチング後の半導体デバイスが断面図にて示されている。半導体デバイス上でマスク層３２４のパターニング及びエッチングを行い、後にｐチャネルＪＦＥＴのゲートコンタクトを提供するために使用され得るポリシリコン層３０２の部分３１２のみを露出させる。そして、例えばリン、ヒ素又はアンチモン等のｎ型不純物のイオン注入工程を、およそ１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。
【００３４】
その後、マスク層３２４を除去する。
【００３５】
次に図３Ｇを参照するに、マスク層３２６のパターニング及びエッチング後の半導体デバイスが断面図にて示されている。半導体デバイス上でマスク層３２６のパターニング及びエッチングを行い、後にｎチャネルＪＦＥＴのゲートコンタクトを提供するために使用され得るポリシリコン層３０２の部分３０６のみを露出させる。そして、例えばボロン等のｐ型不純物のイオン注入工程を、１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。
【００３６】
その後、マスク層３２６を除去する。
【００３７】
次に図３Ｈを参照するに、ポリシリコン層の形成及び選択ドーピングの後の半導体デバイスが断面図にて示されている。１つの手法は、デバイス層１０６上にポリシリコン層３０２を堆積することを含み得る。１つの特定の例において、ポリシリコン層３０２は、およそ１００Å−１０，０００Åの範囲内の厚さを有する。層３０２として、様々な組成のＳｉ−Ｇｅ−Ｃ（シリコン・ゲルマニウム・カーボン）合金からなる複数の層を用いてもよい。
【００３８】
なおも図３Ｈを参照するに、ポリシリコン層３０２は、ドープト領域を様々に形成するよう、選択的にドープされることが可能である。これら様々なドープト領域は、ＪＦＥＴのソース、ドレイン及びゲートのコンタクトを形成し得る。これら様々なドープト領域は、図３Ｄ−３Ｇにて説明したマスキング及びイオン注入の技術を用いて形成することができる。ポリシリコン層３０２が当初、アンドープである場合、ｎ型ドープト領域とｐ型ドープト領域とのために別々のイオン注入マスクが用いられ得る。ｎ型ＪＦＥＴのソース／ドレインコンタクト用の高濃度にドープされたｎ＋型ポリ領域は、ｐ型ＪＦＥＴのゲートコンタクトを形成するｎ型ポリ領域と、イオン注入工程を共有してもよいし、別々にドープされてもよい。同様に、ｐ型ＪＦＥＴのソース／ドレインコンタクトを形成する高濃度にドープされたｐ＋型ポリ領域は、ｎ型ＪＦＥＴのゲートコンタクトを形成するｐ型ポリ領域と、イオン注入工程を共有してもよいし、別々にドープされてもよい。ポリシリコン層３０２が１つの特定の導電型にその場（in-situ）ドープされる場合には、１つのイオン注入工程が省略され得る。
【００３９】
理解されるように、領域３０４及び３０８は、領域３１２とは異なるドーパント濃度を有してもよく、故に、何れかは付加的なイオン注入工程にかけられてもよい。領域３１０及び３１４は、領域３０６とは異なるドーパント濃度を有してもよく、故に、何れかは付加的なイオン注入工程にかけられてもよい。
【００４０】
これらのイオン注入工程において、ポリシリコン層３０２上に保護層（図示せず）を形成してもよい。
【００４１】
次に図３Ｉを参照するに、例えば急速熱アニール等のアニール工程によるポリシリコンのドーパントの外方拡散の後の半導体デバイスが断面図にて示されている。１つの手法は、ポリシリコン層３０２内に注入された不純物が、その下に位置するデバイス層１０６の様々な領域内に外方拡散し、デバイス層１０６内にソース／ドレイン（１２２、１３２、１８２及び１９２）及びゲート（１１２及び１７２）の全て又は一部を形成することを含み得る。ソース／ドレイン（１２２、１３２、１８２及び１９２）を形成するため、図３Ｄ−３Ｇに示したイオン注入工程と、外方拡散との組み合わせが用いられてもよい。
【００４２】
なおも図３Ｉを参照するに、１つの手法は、選択的にドープされたポリシリコン層をパターニングすることを含み得る。ポリシリコン層３０２上にエッチングマスク層３１６を形成し、ソースコンタクト、ドレインコンタクト、及びゲートコンタクトを形成するエッチング工程を行い得る。その後、マスク層３１６を除去し、図１に従った相補型ＳＯＩ型ＪＦＥＴを有する半導体デバイス１００を形成する。
【００４３】
再び図３Ｉを参照するに、他の実施形態においては、エッチングマスク３１６によって露出されたｎ型ＪＦＥＴのソース／ドレイン領域（１２２及び１３２）は更に、ｎ型ＪＦＥＴのチャネルとソース／ドレインコンタクト（１２０及び１３０）との間に低抵抗接続を提供する連結領域を形成するよう、選択的に（ｐ型ＪＦＥＴ上のマスクを用いて）ｎ型不純物を注入されてもよい。同様に、露出されたｐ型ＪＦＥＴのソース／ドレイン領域（１８２及び１９２）は更に、チャネルとソース／ドレインコンタクト（１８０及び１９０）との間に低抵抗接続を提供する連結領域を形成するよう、選択的にｐ型不純物を注入されてもよい。
【００４４】
その後、マスク層３１６、及び連結イオン注入からの保護のために使用したその他のマスク層を除去する。
【００４５】
更なる工程において、例えばニッケル、コバルト、チタン、白金、パラジウム、又はその他の高融点金属などの金属をポリシリコン層３０２上に堆積し、ポリシリコン層３０２の抵抗を低減し且つ／或いはそれへの低インピーダンス接続を提供するシリサイドを形成してもよい。
【００４６】
斯くして、相補型ＳＯＩ型ＪＦＥＴを有する、例えば図１の半導体デバイス１００等の半導体デバイスを形成することができる。
【００４７】
本発明の実施形態は、単一の制御ゲートを有するＳＯＩ型ＪＦＥＴを含み得るが、他の実施形態は、新規のダブルゲート、すなわち、“４端子”のＳＯＩ型ＪＦＥＴデバイスを含んでもよい。続いて、そのような実施形態の具体的な例を、図４Ａ−６Ｋを参照して説明する。
【００４８】
図４Ａを参照して、一実施形態に従った相補型４端子ＳＯＩ型ＪＦＥＴの部分的な上面図を説明する。図４Ａの平面図は、ｎ型４端子ＳＯＩ型ＪＦＥＴ４００Ａと、ｐ型４端子ＳＯＩ型ＪＦＥＴ４００Ｂとを含んでいる。ｎ型４端子ＳＯＩ型ＪＦＥＴ４００Ａは、ソース及びドレインのコンタクトを形成するために使用され得るポリシリコン配線４２０及び４３０と、ｎ型４端子ＳＯＩ型ＪＦＥＴ４００Ａのフロント制御ゲートを形成するために使用され得るポリシリコン配線４１０とを含んでいる。また、例えば図４Ｂに示すのと同様のＳＴＩ構造４６０等の分離構造によって囲まれた半導体領域とし得るアクティブ領域６３０も示されている。アクティブ領域６３０は、デバイス層４０６のうちの、ｎ型４端子ＳＯＩ型ＪＦＥＴ４００Ａが形成される部分とし得る。ｐ型４端子ＳＯＩ型ＪＦＥＴ４００Ｂは、ソース及びドレインのコンタクトを形成するために使用され得るポリシリコン配線４８０及び４９０と、ｐ型４端子ＳＯＩ型ＪＦＥＴ４００Ｂのフロント制御ゲートを形成するために使用され得るポリシリコン配線４７０とを含んでいる。また、例えば図４Ｂに示すのと同様のＳＴＩ構造４６０等の分離構造によって囲まれた半導体領域とし得るアクティブ領域６３４も示されている。アクティブ領域６３４は、デバイス層４０６のうちの、ｐ型４端子ＳＯＩ型ＪＦＥＴ４００Ｂが形成される部分とし得る。
【００４９】
図４Ａの上面図はまた、切り込み領域６３８を含んでいる。切り込み領域とは、バックゲート４１４（ｎ型ＪＦＥＴ４００Ａの場合）又はバックゲート４７４（ｐ型ＪＦＥＴ４００Ｂの場合）を露出させるように分離構造がエッチング除去された領域である。次に図４Ｂを参照して、一実施形態に従った相補型ＳＯＩ型４端子ＪＦＥＴデバイスを有する半導体デバイス４００の断面図を説明する。図４Ｂは、図４Ａの直線４Ｂ−４Ｂに沿ってとられた断面図である。半導体デバイス４００は、半導体デバイス１００と同様の構成要素を含んでいる。そのような構成要素については、１桁目を“１”に代えて“４”にした同様の参照符号を付し、説明は省略する。
【００５０】
半導体デバイス４００は、チャネルの制御ゲートとは反対側に位置し且つ制御ゲートと同一の導電型を有する基板領域（４１４及び４７４）をｎ型ＪＦＥＴ４００Ａ及びｐ型ＪＦＥＴ４００Ｂが含んでいる点で、半導体デバイス１００と異なる。以下では、これらの基板領域を“ウェル”と呼ぶが、これは如何なる特定の形成工程をも示唆するものではない。
【００５１】
より詳細には、ｎ型ＪＦＥＴ４００Ａはｐ型のウェル４１４を含み、ｐ型ＪＦＥＴ４００Ｂはｎ型のウェル４７４を含んでいる。ウェル４１４はｎ型ＪＦＥＴの“バック”制御ゲートとして機能し、ウェル４７４はｐ型ＪＦＥＴの“バック”ゲートとして機能する。各ウェル（４１４及び４７４）へのコンタクトを設けることにより、これらのバックゲートは“フロント”ゲート（すなわち、４１０及び４７０）から独立に動作し、それにより、相補型ＳＯＩ型４端子ＪＦＥＴが、第１のソース／ドレイン、第２のソース／ドレイン、フロントゲート、及びバックゲートを各々が有する複数の４端子デバイスになることを可能にする。
【００５２】
斯くして、４端子相補型ＳＯＩ型ＪＦＥＴデバイスを備えた半導体デバイスも実施形態に含まれ得る。
【００５３】
次に図４Ｃを参照して、一実施形態に従った半導体デバイスの、図４Ａの直線４Ｃ−４Ｃに沿ってとられた断面図を説明する。図４Ｃの断面図は、ｐ型４端子ＳＯＩ型ＪＦＥＴのバックゲート４１４又は４７４へのコンタクトを形成するための一手法を示している。具体的には、切り込み領域６３８は、トレンチ分離がエッチングで除去された領域とし得る。斯くして、ゲート端子４１０（又は、ｐ型４端子ＳＯＩ型ＪＦＥＴの場合にはゲート端子４７０）は、フロント制御ゲート４１２及びバック制御ゲート４１４（又は、ｐ型４端子ＳＯＩ型ＪＦＥＴの場合にはフロント制御ゲート４７２及びバック制御ゲート４７４）の双方へのコンタクトを提供し得る。４端子ｐ型ＪＦＥＴの断面図は、導電型が逆にされることを除いて、図４Ｃに示した断面図と実質的に同一になり得る。
【００５４】
図５Ａは、ｐウェルを用いて形成され得るバックゲート端子５１４を含む４端子ｎ型ＪＦＥＴ５００Ａの回路図である。より詳細には、４端子ｎ型ＪＦＥＴ５００Ａは、フロントゲート端子５１０、バックゲート端子５１４（図４のｐウェル４１４から形成される）、第１のソース／ドレイン端子５２０、及び第２のソース／ドレイン端子５３０を含み得る。
【００５５】
図５Ｂは、ｎウェルを用いて形成されるバックゲート端子５７４を含む４端子ｐ型ＪＦＥＴ５００Ｂの回路図である。４端子ｐ型ＪＦＥＴ５００Ｂは、フロントゲート端子５７０、バックゲート端子５７４（図４のｎウェル４７４から形成される）、第１のソース／ドレイン端子５８０、及び第２のソース／ドレイン端子５９０を含み得る。
【００５６】
以上にて、相補型４端子ＳＯＩ型ＪＦＥＴを含む半導体デバイスの概略構造を説明した。続いて、図６Ａ−６Ｋを参照して、このようなデバイスの製造方法を説明する。図６Ａ−６Ｋは、様々な製造工程の後の半導体デバイスを示す断面図である。
【００５７】
４端子ＳＯＩ型ＪＦＥＴを有する半導体デバイス４００を製造する方法は、ｐウェル４１４及びｎウェル４７４（バックゲートとして使用される）と、それぞれのウェル（４１４及び４７４）へのコンタクトとを形成する工程が含まれる点で、図３Ａ−３Ｉに示したものとは異なる。例えば、ｐウェル４１４及びｎウェル４７４は、チャネル領域（４５０及び４９２）の形成に先立って、適切なイオン注入工程によって形成され得る。また、ウェルコンタクトは、分離用トレンチの形成後且つ該トレンチの充填前にポリシリコン層を堆積することによって形成され得る。このポリシリコン層はウェル領域へのコンタクトを提供することが可能である。相補型４端子ＳＯＩ型ＪＦＥＴを形成するための一組の製造工程を、図６Ａ−６Ｋを参照して説明する。
【００５８】
先ず、図６Ａを参照して、一実施形態に従ってｎウェル４７４を形成するイオン注入工程を示す断面図を説明する。図６Ａの断面図は、図４Ａの直線４Ｂ−４Ｂに沿ってとられている。ｎウェル４７４は４端子ｐ型ＪＦＥＴ４００Ｂのバックゲートを提供し得る。図６Ａに示した処理工程は、分離構造（ＳＴＩ）４６０が形成された後、例えば、図３Ａに示した工程のような処理工程の後に実行され得る。４端子ｐ型ＳＯＩ型ＪＦＥＴが形成されるデバイス層４０６の領域のみを露出させるよう、マスク層６１０のパターニング及びエッチングを行う。デバイス層４０６の露出部分にリン及び／又はヒ素を注入し、バックゲート端子４７４として使用されるウェル構造を形成する。一例として、このイオン注入工程は、およそ１．０×１０１１／ｃｍ２−１．０×１０１４／ｃｍ２の範囲内の注入ドーズ量と、およそ１ｋｅＶ−４００ｋｅＶの範囲内の注入エネルギーとを含み得る。
【００５９】
次に図６Ｂを参照して、一実施形態に従ってチャネル領域４９４を形成するイオン注入工程を示す断面図を説明する。図６Ｂの断面図は、図４Ａの直線４Ｂ−４Ｂに沿ってとられている。図６Ａに示したｎウェルの形成におけるのと同一のマスク６１０を用い得る。露出領域を、例えばボロン、インジウム又はタリウム等のｐ型ドーパントでのイオン注入工程にかけ、ｐ型ＪＦＥＴのチャネル領域４９４となり得るｐ型領域を形成する。１つの特定の例において、注入ドーズ量は、およそ２．０×１０１１／ｃｍ２−１．０×１０１４／ｃｍ２の範囲内とし得る。注入エネルギーはおよそ１ｋｅＶ−１００ｋｅＶの範囲内とし得る。
【００６０】
その後、マスク層６１０を除去する。
【００６１】
次に図６Ｃを参照して、一実施形態に従ってｐウェル４１４を形成するイオン注入工程を示す断面図を説明する。図６Ｃの断面図は、図４Ａの直線４Ｂ−４Ｂに沿ってとられている。ｐウェル４１４は４端子ｎ型ＪＦＥＴ４００Ａのバックゲートを提供し得る。図６Ｃに示した処理工程は、分離構造（ＳＴＩ）４６０が形成された後、例えば、図３Ａに示した工程のような処理工程の後に実行され得る。４端子ｎ型ＳＯＩ型ＪＦＥＴが形成されるデバイス層４０６の領域のみを露出させるよう、マスク層６２０のパターニング及びエッチングを行う。デバイス層４０６の露出部分にボロンを注入し、バックゲート端子４１４として使用されるウェル構造を形成する。一例として、注入ドーズ量は、およそ１．０×１０１１／ｃｍ２−１．０×１０１４／ｃｍ２の範囲内とし、注入エネルギーは、およそ１ｋｅＶ−４００ｋｅＶの範囲内とし得る。
【００６２】
次に図６Ｄを参照して、一実施形態に従ってチャネル領域４５０を形成するイオン注入工程を示す断面図を説明する。図６Ｄの断面図は、図４Ａの直線４Ｂ−４Ｂに沿ってとられている。図６Ｃに示したｐウェルの形成におけるのと同一のマスク６２０を用い得る。露出領域を、例えばヒ素、リン又はアンチモン等のｎ型ドーパントでのイオン注入工程にかけ、ｎ型ＪＦＥＴのチャネル領域４５０となり得るｎ型領域を形成する。１つの特定の例において、注入ドーズ量は、およそ２．０×１０１１／ｃｍ２−１．０×１０１４／ｃｍ２の範囲内とし得る。注入エネルギーはおよそ１ｋｅＶ−１００ｋｅＶの範囲内とし得る。
【００６３】
その後、マスク層６２０を除去する。
【００６４】
次に図６Ｅを参照して、一実施形態に従ってウェル４１４（すなわち、４端子ｎ型ＪＦＥＴのバックゲート）へのコンタクトを形成するエッチング工程を示す半導体デバイスの断面図を説明する。図６Ｅの断面図は、図４Ａの直線４Ｃ−４Ｃに沿ってとられている。
【００６５】
図６Ｄに示したチャネル注入工程の後、所望の切り込み領域６３８のみを露出させるようにマスク層６２４のパターニング及びエッチングを行う。切り込み領域６３８の下の分離領域をエッチングし、チャネル４５０及びバックゲート４１４を含むようにアクティブ領域６３０の側壁を露出させる。なお、ＪＦＥＴはｐ−ｎ接合を用いて動作するため、切り込み領域の位置合わせは、ＭＯＳＦＥＴデバイス等においてアクティブ領域上にゲート酸化膜を形成する場合と同程度に厳しいものである必要はない。ＭＯＳＦＥＴ構造の場合、ゲート酸化膜をうっかりエッチングして制御ゲートを短絡させてしまわないよう注意しなければならない。ｐ型４端子ＪＦＥＴの同様の断面は、導電型が逆にされることを除いて、図６Ｅに示したのと実質的に同一となり得る。
【００６６】
その後、マスク層６２４を除去する。
【００６７】
次に図６Ｆを参照して、一実施形態に従ってデバイス層４０６上へのポリシリコン層６０２の形成後の半導体デバイスの断面図を説明する。図６Ｆの断面図は、図４Ａの直線４Ｂ−４Ｂに沿ってとられている。半導体デバイス上でマスク層６２６のパターニング及びエッチングを行い、後にｎチャネルＪＦＥＴのソース及びドレインのコンタクトを提供するために使用され得るポリシリコン層６０２の部分（６０４及び６０８）のみを露出させる。そして、例えばリン、ヒ素又はアンチモン等のｎ型不純物のイオン注入工程を、およそ１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。注入エネルギーは、ソース及びドレイン（４３２及び４２２）内にｎ型不純物を供給するのに十分なエネルギーとし得る。なお、ポリシリコン層６０２は切り込み領域６３８内にも形成され得る。
【００６８】
その後、マスク層６２６を除去する。
【００６９】
次に図６Ｇをして、マスク層６２８のパターニング及びエッチング後の半導体デバイスの断面図を説明する。半導体デバイス上でマスク層６２８のパターニング及びエッチングを行い、後にｐチャネルＪＦＥＴのソース及びドレインのコンタクトを提供するために使用され得るポリシリコン層６０２の部分（６４０及び６１４）のみを露出させる。そして、例えばボロン等のｐ型不純物のイオン注入工程を、１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。注入エネルギーは、ソース及びドレイン（４８２及び４９２）内にｐ型不純物を供給するのに十分なエネルギーとし得る。
【００７０】
その後、マスク層６２８を除去する。
【００７１】
次に図６Ｈを参照して、一実施形態に従ったマスク層６３４のパターニング及びエッチング後の半導体デバイスの断面図を説明する。図６Ｈの断面図は、図４Ａの直線４Ｂ−４Ｂに沿ってとられている。半導体デバイス上でマスク層６３４のパターニング及びエッチングを行い、後にｐチャネルＪＦＥＴのゲートコンタクトを提供するために使用され得るポリシリコン層６０２の部分６１２のみを露出させる。そして、例えばリン、ヒ素又はアンチモン等のｎ型不純物のイオン注入工程を、およそ１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。
【００７２】
その後、マスク層６３４を除去する。
【００７３】
次に図６Ｉを参照して、マスク層６３６のパターニング及びエッチング後の半導体デバイスの断面図を説明する。図６Ｉの断面図は、図４Ａの直線４Ｂ−４Ｂに沿ってとられている。半導体デバイス上でマスク層６３６のパターニング及びエッチングを行い、後にｎチャネルＪＦＥＴのゲートコンタクトを提供するために使用され得るポリシリコン層６０２の部分６０６のみを露出させる。そして、例えばボロン等のｐ型不純物のイオン注入工程を、１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。
【００７４】
その後、マスク層６３６を除去する。
【００７５】
次に図６Ｊを参照するに、一実施形態に従ったポリシリコン層の形成及び選択ドーピング（図６Ｆ−６Ｉ）の後の半導体デバイスが断面図にて示されている。図６Ｊの断面図は、図４Ａの直線４Ｂ−４Ｂに沿ってとられている。１つの手法は、デバイス層４０６上にポリシリコン層６０２を堆積することを含み得る。１つの特定の例において、ポリシリコン層６０２は、およそ１００Å−１０，０００Åの範囲内の厚さを有する。層６０２として、様々な組成のＳｉ−Ｇｅ−Ｃ（シリコン・ゲルマニウム・カーボン）合金からなる複数の層を用いてもよい。
【００７６】
なおも図６Ｊを参照するに、ポリシリコン層６０２は、ドープト領域を様々に形成するよう、選択的にドープされることが可能である。これら様々なドープト領域は、ＪＦＥＴのソース、ドレイン及びゲートのコンタクトを形成し得る。これら様々なドープト領域は、マスキング及びイオン注入の技術を用いて形成することができる。ポリシリコン層６０２が当初、アンドープである場合、ｎ型ドープト領域とｐ型ドープト領域とのために別々のイオン注入マスクが用いられ得る。ｎ型ＪＦＥＴのソース／ドレインコンタクト用の高濃度にドープされたｎ＋型ポリ領域は、ｐ型ＪＦＥＴのゲートコンタクトを形成するｎ型ポリ領域と、イオン注入工程を共有してもよいし、別々にドープされてもよい。同様に、ｐ型ＪＦＥＴのソース／ドレインコンタクトを形成する高濃度にドープされたｐ＋型ポリ領域は、ｎ型ＪＦＥＴのゲートコンタクトを形成するｐ型ポリ領域と、イオン注入工程を共有してもよいし、別々にドープされてもよい。ポリシリコン層６０２が１つの特定の導電型にその場（in-situ）ドープされる場合には、１つのイオン注入工程が省略され得る。
【００７７】
理解されるように、領域６０４及び６０８は、領域６１２とは異なるドーパント濃度を有してもよく、故に、これらの領域は別個のイオン注入工程にかけられてもよい。領域６４０及び６１４は、領域６０６とは異なるドーパント濃度を有してもよく、故に、別個のイオン注入工程にかけられてもよい。
【００７８】
これらのイオン注入工程において、ポリシリコン層６０２上に保護層（図示せず）を形成してもよい。
【００７９】
次に図６Ｋを参照するに、例えば急速熱アニール等のアニール工程によるポリシリコンのドーパントの外方拡散の後の半導体デバイスが断面図にて示されている。図６Ｋの断面図は、図４Ａの直線４Ｂ−４Ｂに沿ってとられている。１つの手法は、ポリシリコン層６０２内に注入された不純物が、その下に位置するデバイス層４０６の様々な領域内に外方拡散し、デバイス層４０６内にソース／ドレイン（４２２、４３２、４８２及び４９２）及びゲート（４１２及び４７２）の全て又は一部を形成することを含み得る。概して、デバイス層４０６の厚さは、先行工程群におけるドーパント注入がマスク層によって覆われていないデバイス層領域内に適当なドーパントを押し込むようにされ得る。
【００８０】
再び図６Ｋを参照するに、他の実施形態においては、エッチングマスク６４２によって露出されたｎ型ＪＦＥＴのソース／ドレイン領域（４２２及び４３２）は更に、チャネルとソース／ドレインコンタクト（図４Ｂの４２０及び４３０）との間に低抵抗接続を提供する連結領域を形成するよう、ｎ型不純物を注入されてもよい。同様に、露出されたｐ型ＪＦＥＴのソース／ドレイン領域（４８２及び４９２）は更に、チャネルとソース／ドレインコンタクト（図４Ｂの４８０及び４９０）との間に低抵抗接続を提供する連結領域を形成するよう、ｐ型不純物を注入されてもよい。
【００８１】
その後、マスク層６４２、及び連結領域にイオン注入するために使用したその他の如何なるマスク層をも除去する。
【００８２】
更なる工程において、例えばニッケル、コバルト、チタン、白金、パラジウム、又はその他の高融点金属などの金属をポリシリコン層６０２上に堆積し、ポリシリコン層６０２の抵抗を低減し且つ／或いはそれへの低インピーダンス接続を提供するシリサイドを形成してもよい。
【００８３】
斯くして、相補型４端子ＳＯＩ型ＪＦＥＴを有する、例えば図４Ａ−４Ｃの半導体デバイス４００等の半導体デバイスを形成することができる。
【００８４】
上述の実施形態は、ＳＯＩ技術を含む構成を示していた。しかしながら、他の実施形態はその他の技術を含むことも可能である。そのような一例を図７Ａに示す。
【００８５】
図７Ａを参照して、一実施形態に従った、絶縁体上のシリコン含有層上の歪みシリコン、すなわち、歪み（strained）シリコン・オン・インシュレータ（ＳＳＯＩ）を用いた相補型ＪＦＥＴを有する半導体デバイス７００を説明する。
【００８６】
半導体デバイス７００は、半導体デバイス１００と同様の構成要素を含んでいる。そのような構成要素については、１桁目を“１”に代えて“７”にした同様の参照符号を付する。
【００８７】
半導体デバイス７００は、絶縁層７０４がおよそ３０ｎｍでデバイス層７０６がおよそ５ｎｍ−５０ｎｍであるようなウェハをベースウェハとし得る点で、半導体デバイス１００と異なり得る。半導体デバイス７００は酸化物層７０４の頂部上に単結晶シリコン層７９４を含んでいる。単結晶シリコン層７９４の頂部に、およそ１００ｎｍ−２００ｎｍのシリコン含有層７９５がエピタキシャル成長され得る。シリコン含有層７９５は、ＳｉＧｅ（シリコン・ゲルマニウム）、ＳｉＧｅＣ（シリコン・ゲルマニウム・カーボン）、又はこれらに類するものとし得る。シリコン含有層７９５がＳｉＧｅである場合、シリコン含有層７９５は、１０％から９０％がゲルマニウム、特に、１５％から３５％がゲルマニウムとしてもよい。シリコン含有層７９５の合金組成は、シリコン含有層７９５が何らかの歪みを生成することを防止するよう徐々に変化される。
【００８８】
シリコン合金層７９５は、当初のデバイス層を形成するエピタキシャル成長シリコン層７０６に、デバイス層７０６とシリコン合金層７９５との間の格子不整合による内蔵歪みを含ませる。
【００８９】
続いて、図７Ｂ−７Ｅを参照して、一実施形態に従った図７Ａの半導体デバイス７００を製造する方法を説明する。図７Ｂ−７Ｅは、様々な製造工程の後の半導体デバイスを示す断面図である。
【００９０】
図７Ｂを参照して、シリコン含有層の形成後の一実施形態に従った半導体デバイスの断面図を説明する。当初、ＳＯＩウェハは基板７０２及び絶縁層７０４を含み得る。絶縁層７０４上に単結晶層７９４及びシリコン含有層７９５を形成する。シリコン含有層７９５はＳｉＧｅ合金などとし得る。シリコン含有層７９５は単結晶シリコン層７９４の頂部にエピタキシャル成長され得る。シリコン含有層７９５の合金組成は、シリコン含有層７９５が何らかの歪みを生成することを防止するよう徐々に変化され得る。
【００９１】
次に図７Ｃを参照して、トレンチの形成後の一実施形態に従った半導体デバイスの断面図を説明する。マスク層（図示せず）の形成、パターニング及びエッチングを行い、エッチングバリアを設ける。そして、シリコン含有層７９５及び単結晶シリコン層７９４をエッチングし、トレンチ７９６を形成する。その後、マスク層を除去することにより、図７Ｃの半導体デバイスを得る。
【００９２】
次に図７Ｄを参照して、分離構造の形成後の一実施形態に従った半導体デバイスの断面図を説明する。先ず、（図７Ｃから）表面上及びトレンチ７９６内に絶縁材料を堆積する。得られた構造を平坦化する。例えば、化学的機械的研磨（ＣＭＰ）工程により、堆積された絶縁材料を下方に、シリコン含有層７９５まで除去する。斯くして、分離構造７６０が少なくとも部分的に形成される。
【００９３】
次に図７Ｅを参照して、デバイス層及び絶縁構造の形成後の一実施形態に従った半導体デバイスの断面図を説明する。次いで、シリコン含有層７９５の露出された上面上のみに選択的にデバイス層７０６を成長させる。デバイス層は、シリコン、ＳｉＧｅ層７９５とＳｉ層７０６との間の格子不整合による歪みシリコン、又はこれらに類するものとし得る。代替的な一実施形態において、表面上に、且つシリコン含有層７９５の隙間を充填するように、絶縁層を堆積してもよい。得られた構造を平坦化する。例えば、化学的機械的研磨（ＣＭＰ）工程により、堆積された絶縁材料を下方に、デバイス層７０６まで除去し得る。斯くして、絶縁構造７６０が形成される。
【００９４】
後続の処理工程は、基本的に、例えば図３Ｂ−３Ｉに示した処理工程に従う。あるいは、４端子ＪＦＥＴ構造の場合、図６Ａ−６Ｋにて説明した処理工程に従う。更なる他の一実施形態においては、デバイス層７０６の形成後にトレンチ分離工程を設けることにより、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）相補型ＪＦＥＴ構造を形成してもよい。この場合、トレンチ分離工程は、デバイス層７０６、シリコン含有層７９５、及び単結晶シリコン層７９４を貫通して絶縁層７０４まで達するようエッチングする。
【００９５】
図１及び７に示した実施形態において、ｎチャネルＪＦＥＴを格納した領域の下の絶縁層（７０４又は１０４）の下方へのボロン注入、ｎチャネルＪＦＥＴを格納した領域の下の絶縁層（７０４又は１０４）の下方へのリン又はヒ素の注入を行ってもよい。そうすることにより、反転層が作り出され、静電容量が低減され得る。
【００９６】
次に図８を参照して、一実施形態に従った相補型ＳＯＩ型ＪＦＥＴ８００の断面図を説明する。相補型ＳＯＩ型ＪＦＥＴ８００は相補型ＳＯＩ型ＭＯＳＦＥＴプロセスに適合したものである。
【００９７】
相補型ＳＯＩ型ＪＦＥＴ８００は、基板８０２上に形成された絶縁体８０４上に形成されたデバイス層８６０内に、ｎ型ＳＯＩ型ＪＦＥＴ８００Ａ及びｐ型ＳＯＩ型ＪＦＥＴ８００Ｂを含んでいる。ｎ型ＳＯＩ型ＪＦＥＴ８００Ａは、制御ゲート８１２への接続を提供する制御ゲート端子８１０と、第１のソース／ドレイン８２２への接続を提供する第１のソース／ドレインコンタクト８２０と、第２のソース／ドレイン８３２への電気接続を提供する第２のソース／ドレインコンタクト８３０とを含んでいる。ｎ型ＳＯＩ型ＪＦＥＴ８００Ａは、２つのソース／ドレイン領域（８２２及び８３２）間に形成されたチャネル領域８５０を含んでいる。ｐ型ＳＯＩ型ＪＦＥＴ８００Ｂは、制御ゲート８７２への接続を提供する制御ゲート端子８７０と、第１のソース／ドレイン８８２への接続を提供する第１のソース／ドレインコンタクト８８０と、第２のソース／ドレイン８９２への電気接続を提供する第２のソース／ドレインコンタクト８９０とを含んでいる。ｐ型ＳＯＩ型ＪＦＥＴ８００Ｂは、２つのソース／ドレイン領域（８８２及び８９２）間に形成されたチャネル領域８９４を含んでいる。
【００９８】
続いて、図９Ａ−９Ｌを参照して、相補型ＳＯＩ型ＪＦＥＴを含む半導体デバイス８００を製造する方法を説明する。
【００９９】
先ず、図９Ａを参照して、分離領域の形成後の一実施形態に従った半導体デバイスの断面図を説明する。当初、ＳＯＩウェハは基板８０２、絶縁層８０４及びデバイス層８０６を含み得る。デバイス層８０６は当初、シリコンを有する１つの層とし得る。
【０１００】
エッチング工程により、絶縁層８０４までデバイス層８０６を貫通するトレンチを形成し得る。その後、熱酸化工程を実行してトレンチの端部を丸めてもよい。そして、得られた表面上とトレンチ内とに絶縁材料を堆積し得る。好ましくは、この絶縁材料は二酸化シリコン層である。得られた構造を平坦化する。例えば、化学的機械的研磨（ＣＭＰ）工程により、堆積された絶縁材料をデバイス層８０６まで除去することが可能であり、複数のアクティブ領域を分離する分離構造８６０がもたらされる。これらアクティブ領域内には、例えば上述のｐ型ＪＦＥＴやｎ型ＪＦＥＴ等のＪＦＥＴを含む様々な受動素子又は能動素子を形成することができる。
【０１０１】
図９Ａは、以上の工程後の半導体デバイスを示している。
【０１０２】
次に図９Ｂを参照するに、ｐ型領域の形成が断面図にて示されている。１つの手法は、ｐ型のイオン注入工程の対象でない領域上にマスク層９１０を形成することを含み得る。そして、露出領域を、例えばボロン、インジウム又はタリウム等のｐ型ドーパントでのイオン注入工程にかけ、ｐ型ＪＦＥＴのチャネル領域８９４となり得るｐ型領域を形成する。１つの特定の例において、注入ドーズ量は、およそ２．０×１０１１／ｃｍ２−１．０×１０１４／ｃｍ２の範囲内とし得る。注入エネルギーはおよそ１ｋｅＶ−１００ｋｅＶの範囲内とし得る。
【０１０３】
その後、マスク層９１０を除去する。
【０１０４】
次に図９Ｃを参照するに、ｎ型領域の形成が断面図にて示されている。１つの手法は、ｎ型のイオン注入工程の対象でない領域上にマスク層９２０を形成することを含み得る。そして、露出領域を、例えばヒ素、リン又はアンチモン等のｎ型ドーパントでのイオン注入工程にかけ、ｎ型ＪＦＥＴのチャネル領域８５０となり得るｎ型領域を形成する。１つの特定の例において、注入ドーズ量は、およそ２．０×１０１１／ｃｍ２−１．０×１０１４／ｃｍ２の範囲内とし得る。注入エネルギーはおよそ１ｋｅＶ−１００ｋｅＶの範囲内とし得る。
【０１０５】
そして、急速熱アニール等のアニール工程を行い得る。
【０１０６】
その後、マスク層９２０を除去する。
【０１０７】
次に図９Ｄを参照して、一実施形態に従ったポリシリコン層のイオン注入を示す半導体デバイスの断面図を説明する。マスク層９２０の除去後、ポリシリコン層９０２を堆積する。ハードマスク層９３０のパターニング及びエッチングを行い、ポリシリコン層９０２の領域９０４を露出させる。そして、例えばボロン等でのイオン注入工程を、１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。
【０１０８】
その後、マスク層９３０を除去する。
【０１０９】
次に図９Ｅを参照して、一実施形態に従ったポリシリコン層のイオン注入を示す半導体デバイスの断面図を説明する。マスク層９３０の除去後、ハードマスク層９４０のパターニング及びエッチングを行い、ポリシリコン層９０２の領域９０６を露出させる。そして、例えばリン、ヒ素又はアンチモン等でのイオン注入工程を、およそ１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。
【０１１０】
その後、マスク層９４０を除去する。
【０１１１】
次に図９Ｆを参照して、一実施形態に従ったキャップ層及びゲートエッチングマスクを示す半導体デバイスの断面図を説明する。ポリシリコン層９０２上にキャップ層９０８を形成する。キャップ層９０８は、具体的な２つの例を挙げると、酸化物又は窒化物とし得る。ハードマスク層９１２のパターニング及びエッチングを行い、ゲートエッチング工程用のマスクを設ける。
【０１１２】
次に図９Ｇを参照して、一実施形態に従ったゲートエッチング工程後の半導体デバイスの断面図を説明する。マスク層９１２をマスクとして用いて、キャップ層９０８及びポリシリコン層９０２のエッチング工程を実行する。マスク層９１２を除去し、それぞれのキャップ層８１４を上に有する制御ゲート電極８１０及び８７０を形成する。
【０１１３】
次に図９Ｈを参照して、一実施形態に従ったソース／ドレイン注入を示す半導体デバイスの断面図を説明する。ハードマスク層９６０のパターニング及びエッチングを行い、ｎ型ＳＯＩ型ＪＦＥＴのアクティブ領域を露出させる。そして、例えばリン、ヒ素又はアンチモン等のｎ型不純物のイオン注入工程を、およそ１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。注入エネルギーは、ソース及びドレイン（８３２及び８２２）内にｎ型不純物を供給するのに十分なエネルギーとし得る。
【０１１４】
その後、マスク層９６０を除去する。
【０１１５】
次に図９Ｉを参照して、一実施形態に従ったソース／ドレイン注入を示す半導体デバイスの断面図を説明する。ハードマスク層９７０のパターニング及びエッチングを行い、ｐ型ＳＯＩ型ＪＦＥＴのアクティブ領域を露出させる。そして、例えばボロン等のｐ型不純物のイオン注入工程を、１．０×１０１３／ｃｍ２−１．０×１０１６／ｃｍ２の範囲内のドーズ量で行う。注入エネルギーは、ソース及びドレイン（８８２及び８９２）内にｐ型不純物を供給するのに十分なエネルギーとし得る。その後、アニール工程を行い、ｎ型ＳＯＩ型ＪＦＥＴの制御ゲート８１２とｐ型ＳＯＩ型ＪＦＥＴの制御ゲート８７２とを形成するよう、それぞれのゲート端子（８１０及び８７０）からデバイス層８０６内に不純物を押し込む。
【０１１６】
その後、マスク層９７０を除去する。
【０１１７】
次に図９Ｊを参照して、一実施形態に従ったゲートサイドウォール層の形成後の半導体デバイスの断面図を説明する。化学的気相成長法又はこれに類するものを用いて、半導体デバイスの表面に、例えば酸化物層又は窒化物層などの絶縁層を堆積する。そして、異方性エッチングを行い、ゲート（８１０及び８７０）とキャップ層８１４の側壁にサイドウォール層８１６を形成する。
【０１１８】
次に図９Ｋを参照して、一実施形態に従った層間絶縁層の形成後の半導体デバイスの断面図を説明する。化学的気相成長法又はこれに類するものを用いて、半導体デバイスの表面に、例えば酸化物層などの層間絶縁層８９６を堆積する。
【０１１９】
次に図９Ｌを参照して、一実施形態に従ったコンタクトホールの形成後の半導体デバイスの断面図を説明する。マスク層９８０のパターニング及びエッチングを行い、層間絶縁層８９６のコンタクトホールが形成される部分を露出させる。そして、異方性エッチングを行い、ソース／ドレイン領域（８２２、８３２、８８２及び８９２）を露出させるコンタクトホール９８２を設ける。
【０１２０】
次の工程にて、コンタクトホール９８２を充填するよう、例えばタングステン等の導電体を表面に堆積する。化学的機械的研磨（ＣＭＰ）工程により、図８に示した半導体デバイスが形成される。
【０１２１】
次に、図１０Ａ−１０Ｃを参照して、図４Ａ−６Ｋの４端子ＳＯＩ型ＪＦＥＴとは異なるバックゲートコンタクトを有する４端子ＳＯＩ型ＪＦＥＴを説明する。
【０１２２】
図１０Ａは、一実施形態に従った４端子ＳＯＩ型ＪＦＥＴの平面図である。図１０Ａの４端子ＳＯＩ型ＪＦＥＴは、ゲートコンタクト１０１０、第１のソース／ドレインコンタクト１０２０、第２のソース／ドレインコンタクト１０３０、及びバックゲートコンタクト１０４０を含んでおり、これらコンタクトの各々はポリシリコンを有する。バックゲートコンタクト１０４０から、ウェル構造によって形成されたバックゲートまでの電気接続を実現するため、アクティブ領域１０７０内に適切な型の不純物を注入するための注入窓を形成するよう、ウェルコンタクト注入領域１０９６を設ける。ｎ型４端子ＳＯＩ型ＪＦＥＴの場合、ウェルコンタクト注入領域にｐ型不純物を注入し、ｐ型４端子ＳＯＩ型ＪＦＥＴの場合、ウェルコンタクト注入領域にｎ型不純物を注入する。
【０１２３】
次に図１０Ｂを参照して、一実施形態に従った４端子ＳＯＩ型ＪＦＥＴの断面図を説明する。図１０Ｂは、図１０Ａの直線１０Ｂ−１０Ｂを通る断面である。図１０Ｂの４端子ＳＯＩ型ＪＦＥＴは、基板１００２上に形成された絶縁層１００４上に形成されたデバイス層１００６を含む。デバイス層は、図６Ｃに関連して説明したのと同様にｐ型不純物でドープされたウェルから形成されたバックゲート１０１４を含んでいる。ウェルコンタクト領域１０９６は、バックゲート端子１０４０からバックゲート１０１４への電気接続を提供するために設けられている。ウェルコンタクト領域１０９６は、図６Ｇのソース／ドレイン接合を形成するためのイオン注入のときに、図示したのと同様にｐ型不純物を注入することによって形成され得る。チャネル領域１０５０は、図６Ｄに示したのと同様にしてｎ型不純物を有するように形成され得る。制御ゲート１０１２は、図６Ｉに関連して説明したのと同様に、ゲート端子１０１０から外方拡散されたｐ型不純物によって形成され得る。バックゲート端子１０４０は、図６Ｇに示したのと同様に、ｐ型不純物でドープされたポリシリコンから形成され得る。
【０１２４】
次に図１０Ｃを参照して、一実施形態に従った４端子半導体デバイスの断面図を説明する。図１０Ｃは、図１０Ａの半導体デバイスの直線１０Ｃ−１０Ｃに沿ってとられた断面図である。図１０Ｃの４端子半導体デバイスは、ｎ型ドープされたソース／ドレイン端子（１０２０及び１０３０）、及びｐ型ドープされたゲート端子１０１０を含んでいる。ｐ型ドープされたゲート端子は、ｐ型制御ゲート１０１２へのコンタクトを提供する。バックゲート（制御ゲート）１０１４は、ｐ型不純物でイオン注入することによって形成され得る。バックゲートは、ウェルコンタクト領域１０９６（図１０Ｂ）を介してバックゲート端子１０４０によって制御される。斯くして、第１及び第２のソース／ドレイン（１０２２及び１０３２）間のチャネル領域１０５０によって、制御可能なインピーダンス経路が形成され得る。このインピーダンス経路は、ゲート端子１０１０による制御ゲート１０１２と、バックゲート端子１０４０によるバックゲート１０１４とによって制御され得る。
【０１２５】
図１０Ａ−１０Ｃの４端子ＳＯＩ型ＪＦＥＴは、バック制御ゲート１０１４が制御ゲート１０１２から独立して制御され得る点で、図４Ａ−６Ｋの４端子ＳＯＩ型ＪＦＥＴと異なる。そうすることにより、２つの利点を挙げると、論理関数を圧縮し、且つ／或いは閾値電圧を変化させ得る。斯くして、ダイ全体のサイズが縮小され得る。
【０１２６】
図１０Ａ−１０Ｃに例示した４端子ＳＯＩ型ＪＦＥＴはｎ型の４端子ＳＯＩ型ＪＦＥＴであったが、ドーピング型を逆にすることによってｐ型の４端子ＳＯＩ型ＪＦＥＴが形成されてもよい。例えば、ｐ型ドーパントはｎ型ドーパントに置き換えられ、ｎ型ドーパントはｐ型ドーパントで置き換えられる。斯くして、独立制御可能な制御ゲート及びバック制御ゲートを有する相補型４端子ＳＯＩ型ＪＦＥＴが形成され得る。本明細書中の“一実施形態”又は“或る実施形態”への言及は、その実施形態に関連して説明した特定の機能、構造又は特徴が、本発明の少なくとも１つの実施形態に含まれることを意味する。“一実施形態において”という言い回しが本明細書の様々な箇所で現れるが、全てが同一の実施形態について言及しているわけではない。ここで用いられる“結合する”又は“電気的に接続”という用語は、直接的な接続、及び１つ以上の介在要素を介した間接的な接続の何れをも含み得る。
【０１２７】
また、理解されるように、本発明の実施形態は、具体的な開示のない要素又は段階なしで実施されてもよい。すなわち、本発明の独創的特徴は要素の排除をも含み得る。
【０１２８】
ここでは様々な特定の実施形態を詳細に説明したが、本発明は、本発明の精神及び範囲を逸脱することなく、様々な変形、代替及び変更を為され得るものである。従って、本発明は、添付の請求項によって規定されるようにのみ限定されるものである。
【図１】
2010502015.tif 000003
【図２Ａ】
2010502015.tif 000004
【図２Ｂ】
2010502015.tif 000005
【図３Ａ】
2010502015.tif 000006
【図３Ｂ】
2010502015.tif 000007
【図３Ｃ】
2010502015.tif 000008
【図３Ｄ】
2010502015.tif 000009
【図３Ｅ】
2010502015.tif 000010
【図３Ｆ】
2010502015.tif 000011
【図３Ｇ】
2010502015.tif 000012
【図３Ｈ】
2010502015.tif 000013
【図３Ｉ】
2010502015.tif 000014
【図４Ａ】
2010502015.tif 000015
【図４Ｂ】
2010502015.tif 000016
【図４Ｃ】
2010502015.tif 000017
【図５Ａ】
2010502015.tif 000018
【図５Ｂ】
2010502015.tif 000019
【図６Ａ】
2010502015.tif 000020
【図６Ｂ】
2010502015.tif 000021
【図６Ｃ】
2010502015.tif 000022
【図６Ｄ】
2010502015.tif 000023
【図６Ｅ】
2010502015.tif 000024
【図６Ｆ】
2010502015.tif 000025
【図６Ｇ】
2010502015.tif 000026
【図６Ｈ】
2010502015.tif 000027
【図６Ｉ】
2010502015.tif 000028
【図６Ｊ】
2010502015.tif 000029
【図６Ｋ】
2010502015.tif 000030
【図７Ａ】
2010502015.tif 000031
【図７Ｂ】
2010502015.tif 000032
【図７Ｃ】
2010502015.tif 000033
【図７Ｄ】
2010502015.tif 000034
【図７Ｅ】
2010502015.tif 000035
【図８】
2010502015.tif 000036
【図９Ａ】
2010502015.tif 000037
【図９Ｂ】
2010502015.tif 000038
【図９Ｃ】
2010502015.tif 000039
【図９Ｄ】
2010502015.tif 000040
【図９Ｅ】
2010502015.tif 000041
【図９Ｆ】
2010502015.tif 000042
【図９Ｇ】
2010502015.tif 000043
【図９Ｈ】
2010502015.tif 000044
【図９Ｉ】
2010502015.tif 000045
【図９Ｊ】
2010502015.tif 000046
【図９Ｋ】
2010502015.tif 000047
【図９Ｌ】
2010502015.tif 000048
【図１０Ａ】
2010502015.tif 000049
【図１０Ｂ】
2010502015.tif 000050
【図１０Ｃ】
2010502015.tif 000051
【国際調査報告】
2010502015.tif 000052
2010502015.tif 000053
2010502015.tif 000054
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