(57)【要約】  通信システムは、データチャンネルの第１セットを第１データチャンネルに多重化すると共にデータチャンネルの第２セットを第２データチャンネルに多重化するように構成されたマルチプレクサと、ディレイアジャストコマンドに基づいて前記第１データチャンネルの遅延を調節するように構成されたディレイアジャスタと、を含む。この通信システムは、前記遅延後の第１データチャンネルを第１出力データチャンネルへ増幅するように構成された第１アンプと、前記第２データチャンネルを第２出力データチャンネルへ増幅するように構成された第２アンプと、を含む。さらに、当該通信システムは、前記第１出力データチャンネルを、光モジュレータを駆動するための第１駆動信号に変換するように構成された第１ドライバと、前記第２出力データチャンネルを、前記光モジュレータを駆動するための第２駆動信号に変換するように構成された第２ドライバと、を含む。
2010539818.tif 000002
【特許請求の範囲】
【請求項１】
データチャンネルの第１セットを第１データチャンネルに多重化すると共にデータチャンネルの第２セットを第２データチャンネルに多重化するように構成されたマルチプレクサと、
該マルチプレクサに接続され、ディレイアジャストコマンドに基づいて前記第１データチャンネルの遅延を調節するように構成されたディレイアジャスタと、
該ディレイアジャスタに接続され、前記遅延後の第１データチャンネルを第１出力データチャンネルへ増幅するように構成された第１アンプと、
該第１アンプに接続され、前記第１出力データチャンネルを、１以上の光信号を変調するように構成された光モジュレータを駆動するための第１駆動信号に変換するように構成された第１ドライバと、
前記マルチプレクサに接続され、前記第２データチャンネルを第２出力データチャンネルへ増幅するように構成された第２アンプと、
該第２アンプに接続され、前記第２出力データチャンネルを、前記光モジュレータを駆動するための第２駆動信号に変換するように構成された第２ドライバと、
を含んで構成される通信システム。
【請求項２】
ＱＰＳＫ変調又はＤＱＰＳＫ変調に基づいてデータをエンコードするエンコーダをさらに含んで構成され、
前記データチャネルの第１及び第２セットが前記エンコードデータを含む、
請求項１記載の通信システム。
【請求項３】
前記エンコードデータが同相（Ｉ）エンコードデータ及び直角位相（Ｑ）エンコードデータを含み、
前記データチャンネルの第１セットが前記Ｉエンコードデータを含むと共に前記データチャンネルの第２セットが前記Ｑエンコードデータを含む、
請求項２記載の通信システム。
【請求項４】
前記マルチプレクサ及び前記第２アンプの間に接続され、第２ディレイアジャストコマンドに基づいて前記第２データチャンネルの遅延を調節するように構成された第２ディレイアジャスタをさらに含んで構成され、
前記第２アンプにより増幅される前記第２データチャンネルが前記第２ディレイアジャスタの出力である、
請求項１記載の通信システム。
【請求項５】
フェーズアジャストコマンドに基づいて第１クロックを移相調節するように構成されたフェーズアジャスタと、
該フェーズアジャスタに接続され、前記移相後の第１クロックを第１出力クロックへ増幅するように構成されたクロックアンプと、
をさらに含んで構成される請求項１記載の通信システム。
【請求項６】
前記第１ドライバは、前記第１出力クロックに基づいて前記第１出力データチャンネルをラッチするように構成された第１ラッチを備え、
前記第２ドライバは、前記第１出力クロックに基づいて前記第２出力データチャンネルをラッチするように構成された第２ラッチを備える、
請求項５記載の通信システム。
【請求項７】
前記フェーズアジャスタは、
第２フェーズアジャストコマンドに基づいて第２クロックを移相調節するように構成された第２フェーズアジャスタと、
該第２フェーズアジャスタに接続され、前記移相後の第２クロックを１以上の分周クロックに周波数分割するように構成された、少なくとも１つの分周器と、
を含んで構成され、
前記マルチプレクサが、前記１以上の分周クロックに基づいて前記データチャンネルの第１セットの多重処理を計時するように構成される、
請求項５記載の通信システム。
【請求項８】
前記マルチプレクサは、
一時的にデータを記憶し、前記分周クロックの１つに基づいて前記データチャンネルの第１セットとして前記記憶データを読み出すように構成された、先入れ先出し（ＦＩＦＯ）バッファを含んで構成される、
請求項７記載の通信システム。
【請求項９】
第２フェーズアジャストコマンドに基づいて第２クロックを移相調節するように構成された第２フェーズアジャスタと、
該第２フェーズアジャスタに接続され、前記移相後の第２クロックを第２出力クロックへ増幅するように構成された第２クロックアンプと、
をさらに含んで構成される請求項５記載の通信システム。
【請求項１０】
前記光モジュレータが、前記第１ドライバ及び前記第２ドライバに接続され、前記第１駆動信号及び前記第２駆動信号に基づいて光信号を変調するように構成され、
該光モジュレータに接続され、前記第２出力クロックに基づいて前記変調後の光信号を切り出すように構成されたパルスカーバを、さらに含んで構成される請求項９記載の通信システム。
【請求項１１】
デューティサイクルアジャストコマンドに基づいて前記移相後の第２クロックのデューティサイクルを調節するように構成されたデューティサイクルアジャスタを、さらに含んで構成される請求項１０記載の通信システム。
【請求項１２】
前記光モジュレータが、前記第１ドライバ及び前記第２ドライバに接続され、前記第１駆動信号及び前記第２駆動信号に基づいて光信号を変調するように構成され、
該変調後の光信号と第２の変調後光信号とを結合光信号へ結合するように構成された偏波コンバイナを、さらに含んで構成される請求項１記載の通信システム。
【請求項１３】
前記結合光信号を切り出すように構成されたパルスカーバを、さらに含んで構成される請求項１２記載の通信システム。
【請求項１４】
フェーズアジャストコマンドに基づいて第１クロックを移相調節するように構成されたフェーズアジャスタと、
該フェーズアジャスタに接続され、前記移相後の第１クロックを第１出力クロックへ増幅するように構成されたクロックアンプと、
をさらに含んで構成され、
前記パルスカーバが、前記第１出力クロックに基づいて前記結合光信号を切り出す、
請求項１３記載の通信システム。
【請求項１５】
データチャンネルの第１セットを第１データチャンネルに多重化すると共にデータチャンネルの第２セットを第２データチャンネルに多重化するように構成されたマルチプレクサと、
前記第１データチャンネル及び前記第２データチャンネルを同相（Ｉ）−直角位相（Ｑ）コンステレーションにマッピングし、該マッピングに基づいてＩデータチャンネル及びＱデータチャンネルを出力するように構成されたコンステレーションマッパと、
ディレイアジャストコマンドに基づいて前記Ｉデータチャンネルの遅延を調節するように構成されたディレイアジャスタと、
前記遅延後のＩデータチャンネルを第１アナログデータ信号に変換するように構成された第１デジタルアナログコンバータ（ＤＡＣ）と、
前記Ｑデータチャンネルを第２アナログデータ信号に変換するように構成された第２ＤＡＣと、
前記第１アナログデータ信号を、１以上の光信号を変調するように構成された光モジュレータを駆動するための第１駆動信号に変換するように構成された第１ドライバと、
前記第２アナログデータ信号を、前記光モジュレータを駆動するための第２駆動信号に変換するように構成された第２ドライバと、
を含んで構成される通信システム。
【請求項１６】
前記コンステレーションマッパは、
８ＰＳＫ、１６−ＱＡＭ、又は１２／４−ＱＡＭに基づいて前記第１データチャンネル及び前記第２データチャンネルを前記Ｉ−Ｑコンステレーションにマッピングするように構成される、
請求項１５記載の通信システム。
【請求項１７】
前記Ｉ−Ｑコンステレーションは、少なくとも４つのＩ増幅レベルを含む、
請求項１５記載の通信システム。
【請求項１８】
前記Ｉ−Ｑコンステレーションは、少なくとも４つのＱ増幅レベルを含む、
請求項１５記載の通信システム。
【請求項１９】
前記コンステレーションマッパと前記第１ＤＡＣとの間に接続され、前記第１ドライバの利得圧縮を補償するために前記Ｉデータチャンネルに前置歪みを与えるように構成された前置ディストーションユニットを、さらに含んで構成される請求項１５記載の通信システム。
【請求項２０】
前記コンステレーションマッパと前記第２ＤＡＣとの間に接続され、第２ディレイアジャストコマンドに基づいて前記Ｑデータチャンネルの遅延を調節するように構成された第２ディレイアジャスタを、さらに含んで構成され、
前記第２ＤＡＣに入力される前記Ｑデータチャンネルが前記第２ディレイアジャスタの出力である、
請求項１５記載の通信システム。
【請求項２１】
第１フェーズアジャストコマンドに基づいて第１クロックを移相調節するように構成されたフェーズアジャスタと、
該フェーズアジャスタに接続され、前記移相後の第１クロックを第１出力クロックへ増幅するように構成された第１クロックアンプと、
をさらに含んで構成される請求項１５記載の通信システム。
【請求項２２】
前記光モジュレータが、前記第１ドライバ及び前記第２ドライバに接続され、前記第１駆動信号及び前記第２駆動信号に基づいて光信号を変調するように構成され、
該光モジュレータに接続され、前記第１出力クロックに基づいて前記変調後の光信号を切り出すように構成されたパルスカーバを、さらに含んで構成される請求項２１記載の通信システム。
【請求項２３】
デューティサイクルアジャストコマンドに基づいて前記移相後の第１クロックのデューティサイクルを調節するように構成されたデューティサイクルアジャスタを、さらに含んで構成される請求項２２記載の通信システム。
【請求項２４】
前記光モジュレータが、前記第１ドライバ及び前記第２ドライバに接続され、前記第１駆動信号及び前記第２駆動信号に基づいて光信号を変調するように構成され、
該変調後の光信号と第２の変調後光信号とを結合光信号へ結合するように構成された偏波コンバイナを、さらに含んで構成される請求項１５記載の通信システム。
【請求項２５】
前記結合光信号を切り出すように構成されたパルスカーバを、さらに含んで構成される請求項２４記載の通信システム。
【請求項２６】
フェーズアジャストコマンドに基づいて第１クロックを移相調節するように構成されたフェーズアジャスタと、
該フェーズアジャスタに接続され、前記移相後の第１クロックを第１出力クロックへ増幅するように構成されたクロックアンプと、
をさらに含んで構成され、
前記パルスカーバが、前記第１出力クロックに基づいて前記結合光信号を切り出す、
請求項２５記載の通信システム。
【請求項２７】
入力データチャンネルを受信し、該入力データチャンネルをデータチャンネルの第１セット及びデータチャンネルの第２セットに変換するように構成されたインターフェイスと、
前記データチャンネルの第１セットを第１データチャンネルに多重化すると共に前記データチャンネルの第２セットを第２データチャンネルに多重化するように構成されたマルチプレクサと、
該マルチプレクサに接続され、ディレイアジャストコマンドに基づいて前記第１データチャンネルの遅延を調節するように構成されたディレイアジャスタと、
該ディレイアジャスタに接続され、前記遅延後の第１データチャンネルを第１出力データチャンネルへ増幅するように構成された第１アンプと、
前記マルチプレクサに接続され、前記第２データチャンネルを第２出力データチャンネルへ増幅するように構成された第２アンプと、
フェーズアジャストコマンドに基づいて第１クロックを移相調節するように構成されたフェーズアジャスタと、
前記移相後の第１クロックを第１出力クロックへ増幅するように構成されたクロックアンプと、
を含んで構成される通信装置。
【請求項２８】
前記インターフェイスは、
前記入力データチャンネルにクロック同期及びデスキュー機能を実行するように構成されたSerdesフレーマインターフェイス（ＳＦＩ）を含んで構成される、
請求項２７記載の通信装置。
【請求項２９】
前記マルチプレクサと前記第２アンプとの間に接続され、第２ディレイアジャストコマンドに基づいて前記第２データチャンネルの遅延を調節するように構成された第２ディレイアジャスタを、さらに含んで構成され、
前記第２アンプにより増幅される前記第２データチャンネルが前記第２ディレイアジャスタの出力である、
請求項２７記載の通信装置。
【請求項３０】
フェーズアジャストコマンドに基づいて第２クロックを移相調節するように構成された第２フェーズアジャスタと、
前記移相後の第２クロックを第２出力クロックへ増幅するように構成されたクロックアンプと、
をさらに含んで構成される請求項２７記載の通信装置。
【請求項３１】
前記フェーズアジャスタは、
第２フェーズアジャストコマンドに基づいて第２クロックを移相調節するように構成された第２フェーズアジャスタと、
該第２フェーズアジャスタに接続され、前記移相後の第２クロックを１以上の分周クロックに周波数分割するように構成された、少なくとも１つの分周器と、
を含んで構成され、
前記マルチプレクサが、前記１以上の分周クロックに基づいて前記データチャンネルの第１セットの多重処理を計時するように構成される、
請求項２７記載の通信装置。
【請求項３２】
前記マルチプレクサは、
一時的にデータを記憶し、前記分周クロックの１つに基づいて前記データチャンネルの第１セットとして前記記憶データを読み出すように構成された、先入れ先出し（ＦＩＦＯ）バッファを含んで構成される、
請求項３１記載の通信装置。
【請求項３３】
基準クロックを前記第１クロックに変換するように構成されたクロックマルチプライヤを、さらに含んで構成される請求項２７記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに開示する技術は通信装置に関連し、より詳細には、光／電気及び有線／無線通信のための高速シリアライザ（HIGH-SPEED SERIALIZER）、デシリアライザ（DESERIALISER）、関連部品（RELATED COMPONENTS）、システム、及び方法に関する。
【０００２】
本出願は、２００７年９月１４日に出願された米国仮出願第６０／９７２，７０９号“HIGH-SPEED SERIALIZERS, DESERIALISERS, RELATED COMPONENTS, SYSTEMS AND METHODS”に関し、３５U.S.C.１１９に基づく優先権の利益を享受する。
【背景技術】
【０００３】
近年、世界中でインターネットのユーザ、アプリケーション、デバイスの数が急膨張し、そして、データトラフィックの量、とりわけ、確実なハイスピード、低コスト、低消費電力の通信装置のすべてを要するミディアムからリッチのコンテンツの量が急増している。インターネットは、超高速通信のために光ファイバチャンネルを使用する。光ファイバチャンネルを通し送信される光信号は、光部品及び電気部品の両方を含んだ受信装置で受信される。受信装置は、光信号を電気信号に変換し、変換後の電気信号を、データ処理速度の低い電子コンピュータネットワークへ送信する。一方、送信装置は、電子コンピュータネットワークからの電気信号を受信し、光信号に変換して光ファイバチャンネルへ送信する。
【０００４】
これら通信アプリケーションで使用される受信装置及び送信装置は、既にある標準規格に合致する必要があり得る。例えば、その標準の１つは、American National Standards Institute（ANSI）に関するExchange Carriers Standards Association（ECSA）により規格化された標準のSynchronous Optical Networks（SONET）である。ＳＯＮＥＴは、主として北米及び日本において通信その他の産業用に使用されている。他の標準が、International Telecommunication Union（ITU）により公表され、その他の地域で使用されるSynchronous Digital Hierarchy（SDH）である。OC-192 SONET又はSTM64 SDHは、エラー訂正コーディングによる９−１３Ｇｂｐｓ程度の速度用であり、OC-768 SONET又はSTM256 SDHは、３６−４８Ｇｂｐｓ程度の速度用である。
【０００５】
１９９８年、光ネットワークテクノロジーを使用したデータスイッチング及びルーティングに関する相互運用可能な製品及びサービスの発展と活用を促進することに焦点をあてたオープンフォーラムであるOptical Internetworking Forum（0IF）をつくる業界全体の構想がアナウンスされた。光ネットワークテクノロジーの活用を加速し、相互運用による業界統合を進めるために、ＯＩＦが、光インターネットワーキングの標準を認定し、選択し、必要に応じて増強し、そして公表した。ＯＩＦに関する情報及びＯＩＦによる出版物は、www.oiforum.comで見ることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上に鑑み、SONET/SDH及びOIF標準に合致したインターネット及び他のマルチメディア通信アプリケーションにより要求される高速、ハイパフォーマンス、低電力通信需要を満足することの可能な通信装置、特に、シリアライザ、デシリアライザ、送信装置及び受信装置を提供することが望まれる。また、このような通信装置について、高集積、検査可能で費用対効果に優れることが望まれる。
【課題を解決するための手段】
【０００７】
第一の態様として、通信システムは、データチャンネルの第１セットを第１データチャンネルに多重化すると共にデータチャンネルの第２セットを第２データチャンネルに多重化するように構成されたマルチプレクサと、該マルチプレクサに接続され、ディレイアジャストコマンドに基づいて前記第１データチャンネルの遅延を調節するように構成されたディレイアジャスタと、を含んで構成される。この通信システムは、前記ディレイアジャスタに接続され、前記遅延後の第１データチャンネルを第１出力データチャンネルへ増幅するように構成された第１アンプと、前記マルチプレクサに接続され、前記第２データチャンネルを第２出力データチャンネルへ増幅するように構成された第２アンプと、を含む。さらに、当該通信システムは、前記第１アンプに接続され、前記第１出力データチャンネルを、１以上の光信号を変調するように構成された光モジュレータを駆動するための第１駆動信号に変換するように構成された第１ドライバと、前記第２アンプに接続され、前記第２出力データチャンネルを、前記光モジュレータを駆動するための第２駆動信号に変換するように構成された第２ドライバと、を含む。
【０００８】
第二の態様として、通信システムは、データチャンネルの第１セットを第１データチャンネルに多重化すると共にデータチャンネルの第２セットを第２データチャンネルに多重化するように構成されたマルチプレクサと、前記第１及び第２データチャンネルを同相（Ｉ）−直角位相（Ｑ）コンステレーションにマッピングし、該マッピングに基づいてＩデータチャンネル及びＱデータチャンネルを出力するように構成されたコンステレーションマッパと、を含んで構成される。この通信システムは、ディレイアジャストコマンドに基づいて前記Ｉデータチャンネルの遅延を調節するように構成されたディレイアジャスタを含む。さらに、当該通信システムは、前記遅延後のＩデータチャンネルを第１アナログデータ信号に変換するように構成された第１デジタルアナログコンバータ（ＤＡＣ）と、前記Ｑデータチャンネルを第２アナログデータ信号に変換するように構成された第２ＤＡＣと、を含む。さらに、当該通信システムは、前記第１アナログデータ信号を、１以上の光信号を変調するように構成された光モジュレータを駆動するための第１駆動信号に変換するように構成された第１ドライバと、前記第２アナログデータ信号を、前記光モジュレータを駆動するための第２駆動信号に変換するように構成された第２ドライバと、を含む。
【０００９】
第三の態様として、通信装置は、入力データチャンネルを受信し、該入力データチャンネルをデータチャンネルの第１セット及びデータチャンネルの第２セットに変換するように構成されたインターフェイスと、前記データチャンネルの第１セットを第１データチャンネルに多重化すると共に前記データチャンネルの第２セットを第２データチャンネルに多重化するように構成されたマルチプレクサと、を含んで構成される。この通信装置は、前記マルチプレクサに接続され、ディレイアジャストコマンドに基づいて前記第１データチャンネルの遅延を調節するように構成されたディレイアジャスタを含む。さらに、当該通信装置は、前記ディレイアジャスタに接続され、前記遅延後の第１データチャンネルを第１出力データチャンネルへ増幅するように構成された第１アンプと、前記マルチプレクサに接続され、前記第２データチャンネルを第２出力データチャンネルへ増幅するように構成された第２アンプと、を含む。さらに、当該通信装置は、フェーズアジャストコマンドに基づいて第１クロックの移相を調節するように構成されたフェーズアジャスタと、前記移相後の第１クロックを第１出力クロックへ増幅するように構成されたクロックアンプと、を含む。
【００１０】
本発明の他の構成は、本発明の各種構成を例示して説明する後述の詳細な記述から、当分野で通常の知識をもつ者であれば容易に理解できる。当然のことながら、本発明は、他の異なる構成とすることが可能であり、また、その細部には、多様な他の態様に変形することが可能なものもあり、これらのすべては本発明の範囲から逸脱することはない。すなわち、図面及び詳細な記述は、例示とみなされるべきものであって、限定とみなされるべきではない。
【図面の簡単な説明】
【００１１】
【図１ａ】本発明の一態様に係る送信装置及び受信装置の実施形態を示した概念ブロック図。
【００１２】
【図１ｂ】本発明の一態様に係る送信装置の実施形態を示した概念ブロック図。
【００１３】
【図２ａ】本発明の一態様に係る送信装置の実施形態を示した概念ブロック図。
【００１４】
【図２ｂ】本発明の一態様に係るモジュレータドライバの２つのデータレーンの再クロッキングを示したタイミングチャートの例。
【００１５】
【図２ｃ】本発明の一態様に係るパルスの切り出しを示したタイミングチャートの例。
【００１６】
【図２ｄ】本発明の一態様に係るＣＭＵ／ＭＵＸブロックに関するコントロールシステムを示した概念ブロック図。
【００１７】
【図２ｅ】本発明の一態様に係るハイスピードマルチプレクサアーキテクチャを示した概念ブロック図。
【００１８】
【図２ｆ】本発明の一態様に係るリセットオペレーションを示したタイミングチャートの例。
【００１９】
【図２ｇ】本発明の一態様に係る送信装置の実施形態を示した概念ブロック図。
【００２０】
【図２ｈ】本発明の一態様に係る多値変調実施のための単一偏波送信装置の実施形態を示した概念ブロック図。
【００２１】
【図２ｉ】本発明の一態様に係る各種変調スキームに関するコンステレーションの例。
【００２２】
【図２ｊ】本発明の一態様に係る前置歪みコンステレーションの例。
【００２３】
【図２ｋ】本発明の一態様に係る多値変調実施のための二重偏波送信装置の実施形態を示した概念ブロック図。
【００２４】
【図３】本発明の一態様に係るクロックマルチプライヤ（ＣＭＵ）及びマルチプレクサ（ＭＵＸ）の実施形態を示した概念ブロック図。
【００２５】
【図４】本発明の一態様に係るハイスピードＭＵＸの実施形態を示した概念ブロック図。
【００２６】
【図５】本発明の一態様に係る受信装置の実施形態を示した概念ブロック図。
【００２７】
【図６】本発明の一態様に係るクロック及びデータリカバリ（ＣＤＲ）ユニットとデマルチプレクサ（ＤＥＭＵＸ）の実施形態を示した概念ブロック図。
【００２８】
【図７】本発明の一態様に係るハイスピードマルチレーンＣＤＲアーキテクチャの実施形態を示す概念ブロック図。
【００２９】
【図８ａ】本発明の一態様に係るデータアイパターン。
【００３０】
【図８ｂ】本発明の一態様に係る調節可能しきい値及び調節可能位相を有するラッチを示した概念ブロック図。
【００３１】
【図９】本発明の一態様に係る電圧制御オシレータ（ＶＣＯ）ベースのＣＤＲの実施形態を示す概念ブロック図。
【００３２】
【図１０】本発明の一態様に係るディレイロックループ（ＤＬＬ）ベースのＣＤＲの実施形態を示した概念ブロック図。
【００３３】
【図１１】本発明の一態様に係るマルチレーンインターフェイスを有する送信部の実施形態を示した概念ブロック図。
【００３４】
【図１２】本発明の一態様に係るマルチレーンインターフェイスを有する送信部の実施形態を示した概念ブロック図。
【００３５】
【図１３】本発明の一態様に係るマルチレーンインターフェイスを有する送信部の実施形態を示した概念ブロック図。
【００３６】
【図１４】本発明の一態様に係るマルチレーンインターフェイスを有する送信部の実施形態を示した概念ブロック図。
【発明を実施するための形態】
【００３７】
本発明は、新規な通信装置、特に、高集積で検査可能且つ低消費電力及び低コストであり、ハイパフォーマンスのシリアライザ、デシリアライザ、及び関連部品を提案する。
【００３８】
本発明の説明に使用する用語のいくつかに関し、明確にするべく次に定義する。
【００３９】
“Serdes”は、「シリアライザ及びデシリアライザ」を意味する。
【００４０】
“Skew”は、帯域信号中のいずれか２つのデータ間の到着時間差の一定部分を意味する。
【００４１】
“SFI”は、Serdesフレーマインターフェイスを意味する。
【００４２】
“SFI-5”は、物理層デバイスのためのOC-768システムインターフェイスに関するSFIレベル５を意味する。SFI-5に関する文献は、OIF2001.145.10、OIF2001.149.13、Implementation Agreement OIF-SFI5-01.0、及びImplementation Agreement OIF-SPI5-01.1が含まれ得る。最後の２つの文献は、www.oiforum.comにてインターネットにより入手可能である。
【００４３】
“Unit Interval”又は“UI”は、所定のスピードに対する１ノーマルビット周期を意味する。これは、信号遷移間の最短ノーマル時間と同等である。
【００４４】
“Wander”は、不定のコーナー周波数で−３ｄｂポイントをもつシングルポールローパスフィルタで位相濾波した後の信号（クロック又はデータ）の位相におけるピーク間変化（peak-to-peak variation）を意味する。
【００４５】
図面において、参照符号のいくつかは、参照しやすくする目的で、同じか又は類似のブロックや部分を参照するように使用される。
【００４６】
図１ａを参照すると、本発明に係る送受信装置の実施形態について概略が示されている。送受信装置は、送信装置１３０と受信装置１２０とを含んで構成することができる。送信側ではフレーマ１０６から送信装置１３０へ電気信号が転送され、当該送信装置１３０において、パラレルデータストリームがシリアルデータストリームに変換され、そして、電気信号が光信号に変換されて光ファイバ１１２を通し送信される。受信側では、光ファイバ１１２から受信された光信号が受信装置１２０へ転送され、当該受信装置１２０において、光信号が電気信号に変換され、そして、シリアルデータストリームがパラレルデータストリームに変換される。受信装置１２０から出力される信号はフレーマ１０６へ送られる。
【００４７】
一実施形態によると、送信装置１３０は、（ｉ）インターフェイスステージ１０７（例えば、OC-768システム用の送信SFI-5インターフェイス）、（ii）クロックマルチプライヤユニット（ＣＭＵ）及びマルチプレクサ（ＭＵＸ）１０８、（iii）前置ドライバ１０９、（iv）モジュレータドライバ１１０、（ｖ）電気吸収効果（electroabsorption）モジュレータ（ＥＡＭ）１１１を含んで構成され得る。一例として、送信SFI-5インターフェイス１０７は、多数のデータチャンネル（例えばフレーマ１０６からの１６データチャンネル）を受信し、それらを標準デジタルロジックレベルに変換する。送信SFI-5インターフェイス１０７は、フレーマ１０６から受信される信号からクロックを抽出し、データチャンネルを再調整する。ＣＭＵ／ＭＵＸ１０８は、１６の再調整されたデータチャンネルを受信し、それらをシリアルデータチャンネルに多重化する。送信装置１３０は、中間レベル（例えば約１２Ｖピーク間）の出力を生成することのできる前置ドライバ１０９を含み得る。モジュレータドライバ１１０は、中間レベルの出力信号を、光ファイバ１１２へ送信される光信号を生成するＥＡＭを駆動するための上位レベル（例えば約３Ｖピーク間シングルエンド信号）にブーストする。なお、部品のいくつかを組み合わせたり、あるいは別部品に分割したり削除したりする別の構成があり得る。
【００４８】
一実施形態によると、受信装置１２０は、（ｉ）フォトディテクタ１０１、（ii）トランスインピーダンスアンプ（ＴＩＡ）１０２、（iii）リミッティングアンプ１０３、（iv）クロック及びデータリカバリ（ＣＤＲ）ユニット及びデマルチプレクサ（Ｄｅｍｕｘ）１０４、（ｖ）インターフェイスステージ１０５（例えば受信SFI-5インターフェイス）を含んで構成され得る。光ファイバにより送られてきた光信号は、フォトディテクタ１０１及びＴＩＡ１０２により検出され、受信される。フォトディテクタ１０１が光信号を電流信号に変換した後、ＴＩＡ１０２が、電流信号を電圧信号に変換し、同時に信号を増幅する。リミッティングアンプ１０３は、電圧変化を伴う入力信号を、ハイレベル信号又はローレベル信号に変換する。増幅率が決定される。ＣＤＲ／Ｄｅｍｕｘ１０４は、データをサンプリングし、量子化と共に増幅し、そして、逆多重化（demultiplex）する。クロック及びデータ信号がリカバーされる。Ｄｅｍｕｘは、シリアルデータストリームをパラレルデータストリームに変換する。ＣＤＲは、リミッティングアンプ有りでも無しでも実行可能である。リミッティングアンプによる処理の無いアナログ入力を受信する場合、ＣＤＲ内のサンプラーは、様々なレベルで動作可能である。受信SFI-5インターフェイス１０５は、基準チャンネルを発生すると共にデータを緩衝し、出力データが、ロジック及びインピーダンスレベルとその他の受信装置１２０とフレーマ１０６との間のインターフェイスに求められる特性と、互換性をもつようにする。なお、部品のいくつかを組み合わせたり、あるいは別部品に分割したり、削除したりする別の構成があり得る。
【００４９】
各種部品が単一の半導体チップに集積され得る。送信装置側に関しては、一例として、インターフェイスステージ１０７及びＣＭＵ／ＭＵＸ１０８が単一の半導体チップに集積され得る。別の例では、インターフェイスステージ１０７、ＣＭＵ／ＭＵＸ１０８、及び前置ドライバ１０９が単一の半導体チップに集積され得る。さらに別の例では、前置ドライバ１０９及びＣＭＵ／ＭＵＸ１０８が単一の半導体チップに集積され得る。また別の例では、インターフェイスステージ１０７、ＣＭＵ／ＭＵＸ１０８、前置ドライバ１０９、及びモジュレータドライバ１１０が単一の半導体チップに集積され得る。その他の例では、ＣＭＵ／ＭＵＸ１０８、前置ドライバ１０９、及びモジュレータドライバ１１０が単一の半導体チップに集積され得る。ＣＭＵ／ＭＵＸ１０８は、ＣＭＵとＭＵＸに分離することができ、そして、ＭＵＸを上記の各部品と集積するように応用することもできる。
【００５０】
受信装置側に関しては、一例として、ＣＤＲ／Ｄｅｍｕｘ１０４及びインターフェイスステージ１０５が１つの半導体チップに集積され得る。別の例として、リミッティングアンプ１０３、ＣＤＲ／Ｄｅｍｕｘ１０４、及びインターフェイスステージ１０５が単一の半導体チップに集積され得る。さらに別の例として、リミッティングアンプ１０３及びＣＤＲ／Ｄｅｍｕｘ１０４が単一の半導体チップに集積され得る。また別の例として、ＴＩＡ１０２、リミッティングアンプ１０３、ＣＤＲ／Ｄｅｍｕｘ１０４及びインターフェイスステージ１０５が単一の半導体チップに集積され得る。その他の例として、ＴＩＡ１０２、リミッティングアンプ１０３、及びＣＤＲ／Ｄｅｍｕｘ１０４が単一の半導体チップに集積され得る。ＣＤＲ／Ｄｅｍｕｘ１０４は、ＣＤＲとＤｅｍｕｘに分離することができ、そして、ＣＤＲだけ、又はＤｅｍｕｘ１０４だけを、上記各部品と集積するように応用することもできる。
【００５１】
送受信装置に関し、他の集積方法も可能である。例えば、ＣＭＵ／ＭＵＸ１０８及びＣＤＲ／Ｄｅｍｕｘ１０４が、前置ドライバ１０９及びリミッティングアンプ１０３と一緒に又は別に１つの半導体チップに集積され得る。別の例では、インターフェイス１０７，１０５、ＣＭＵ／ＭＵＸ１０８、及びＣＤＲ/Ｄｅｍｕｘ１０４が前置ドライバ１０９及びリミッティングアンプ１０３と一緒に又は別に１つの半導体チップに集積され得る。さらに別の例では、ＴＩＡ１０２、リミッティングアンプ１０３、ＣＤＲ／Ｄｅｍｕｘ１０４、モジュレータ１１０、前置ドライバ１０９、及びＣＭＵ／ＭＵＸ１０８が１つのチップ又はダイに集積され得る。また別の例では、ＴＩＡ１０２、リミッティングアンプ１０３、ＣＤＲ/Ｄｅｍｕｘ１０４、インターフェイスステージ１０５、モジュレータ１１０、前記ドライバ１０９、ＣＭＵ／ＭＵＸ１０８、及びインターフェイスステージ１０７が１つのチップに集積され得る。
【００５２】
高集積チップを製造するべく、高歩留りで小さく且つハイスピードのデバイスを製造することの可能な製造工程を使用するのが有益である。一例としてSiGe BiCMOSを使用可能であるが、製造工程がSiGe BiCMOSに限られるわけではない。各種部品を１チップに集積するために、限定するものではないが一例として、各部品に対する異なる入出力ライン（例えばフィールドの打ち消しを提供するため）、フリップチップ構造（例えばボールグリッドアレイ）、分離トレンチ、及び低温セラミックパッケージを提供することが有用である。ＥＡＭ１１１が、シングルエンド入力ではなくて差動入力を含む場合、ＥＡＭ１１１の前段におけるシングルエンド出力の電圧レベルを、シングルエンド入力に要求される電圧の１／２へ減少させることができる。これもまた集積に有利に働く。バランスド差動フォトディテクタ又はフォトダイオードを用いることがまた有益である。
【００５３】
図１ｂは、送信装置の実施形態を示した機能ブロック図である。送信装置１５１は、２つのＣＭＵ／ＭＵＸ１６２と共に示してある。すなわち、送信装置は１以上のＣＭＵ／ＭＵＸ（例えばｋ個のＣＭＵ／ＭＵＸ、ｋは０より大きい整数）を含んで構成され得る。ＣＭＵ／ＭＵＸ１６２は、ＳｉＧｅを使用して製造することができる。あるいは、ＣＭＯＳ、ＢｉＣＭＯＳ、又はその他の適切な材料がＣＭＵ／ＭＵＸ１６２を製造するために使用され得る。各ＣＭＵ／ＭＵＸ１６２は、データソース側（data source side）に設けられ、マルチレーンインターフェイス１５７Ａ，１５７Ｂを通してドライバブロック１５２に接続されている。インターフェイスは、同軸ケーブル、コネクタ、又はその他の適切なタイプの接続用品を含み得る。
【００５４】
ドライバブロック１５２は、ＧａＡｓ又はＩｎＰを使用して製造することができる。あるいは、ＳｉＧｅ又はその他の適切な材料を使用して製造し得る。ドライバブロックは、ラッチ及びデータシンク（例えば、図１１及び図１２に示すラッチ９０２及びデータシンク９０３参照）を含んでいてもよい。あるいは、ドライバブロックは、図１３に示すように、ディレイロックループ（ＤＬＬ）ベースのＣＤＲ１３１１、１：ＮＤｅｍｕｘ１３１２、エラスティックバッファ（elastic fuffer）１３１３、Ｎ：１ＭＵＸ１３１４、及びデータシンク１３１５、又は、図１４に示すように、ディレイロックループ（ＤＬＬ）ベースのＣＤＲ１４１１、１：ＮＤｅｍｕｘ１４１２、エラスティックバッファ１４１３、ビットデスキュー（deskew）ユニット１４１６、Ｎ：１ＭＵＸ１４１４、及びデータシンク１４１５を含んで構成され得る。別の例では、ドライバブロックは、他の適切な回路部分を含み得る。データシンクは、例えばドライバアンプを使用して実施することが可能である。
【００５５】
図１ｂを参照すると、各ドライバブロック１５２は、データシンク側（data sink side）に設けられ、光ＤＱＰＳＫ（optical differential quadrature phase-shift keying）モジュレータ１５４のような光モジュレータに接続される。各光ＤＱＰＳＫモジュレータ１５４は、パワースプリッタ（power splitter）１６０から信号を入力し、パルスカーバ（pulse carver）１５６に接続される。両方のパルスカーバ１５６の出力は、偏波コンバイナ（polarization combiner）１５８へ出力される。ＣＭＵ／ＭＵＸ１６２は、TXDATAOUT[0]，TXDATAOUT[1]で示すように１以上のデータ出力を出力し得る。また、HSCLK[0]P/N，HSCLK[1]P/Nで示すように１以上のハイスピードクロック信号を出力し得る。
【００５６】
ＣＭＵ／ＭＵＸは、１以上のレーンを備え得る（例えばｎ個のレーン、ｎはゼロよりも大きい整数）。レーンは、チャンネルとしても参照される。データがドライバブロック１５２に到着したとき、各レーン上のデータは、データパスの違いによって互いに整列していない場合がある。ドライバブロック１５２は、そのようなデータを再調整することができる。なお、送信装置は、図１ｂに示す部品のうちのいくつかのみで構成可能でもあるし、又は、追加部品をさらに含んで構成することもできる。
【００５７】
図３は、クロックマルチプライヤユニット（ＣＭＵ）及びマルチプレクサ（ＭＵＸ）の実施形態を示した機能ブロック図である。図３に示すＣＭＵ／ＭＵＸのデータレートは、一例として、３０−６０Ｇｂｐｓ（例えば、５６Ｇｂｐｓ、３９−４５Ｇｂｐｓ、３９−４１Ｇｂｐｓ、４２−４５Ｇｂｐｓなど）とし得る。２レーンを使用していれば、各レーンのデータレートは、ＣＭＵ／ＭＵＸのデータレートの半分である。複数のＣＭＵ／ＭＵＸを使用すれば、データレートを高めることができる。例えば、２つのＣＭＵ／ＭＵＸ（例えば図１ｂ参照）を使用した場合、データレートを倍増させることができる（一例として、１つのＣＭＵ／ＭＵＸのデータレートが５６Ｇｂｐｓであれば約１１２Ｇｂｐｓ）。ｎ個のＣＭＵ／ＭＵＸを並列に使用した場合、データレートは、１つのＣＭＵ／ＭＵＸのデータレートのｎ倍に増加し得る。これに追加して、又は代替として、ＣＭＵ／ＭＵＸ内のレーン（又はチャンネル）の数を増やすことによってデータレートを増加させることもできる。図１ｂでは、一例として、各ＣＭＵ／ＭＵＸが２レーンの例を示している。
【００５８】
ＣＭＵ／ＭＵＸは、例えばSFI-5標準に従って、並列データチャンネルTXDATA[0]P/N−TXDATA[15]P/Nを受信し、受信したデータチャンネルを共通クロックドメインに整列させ、クロック整列させたデータチャンネルでビットデスキューを実行する、クライアント側インターフェイスを有する。ＣＭＵ／ＭＵＸは、各受信チャンネルごとにデータチャンネル及びクロックを出力するように構成されたチャンネルＤＬＬアレイ３２２を有する。そのクロックは、対応するデータチャンネルと合わせられている。ＣＭＵ／ＭＵＸは、また、チャンネルＤＬＬアレイ３２２からのデータチャンネルを共通ローカルクロックに整列させるように構成されたチャンネルＦＩＦＯアレイ３２４を有する。ＣＭＵ／ＭＵＸは、また、チャンネルＦＩＦＯアレイ３２４からのデータチャンネルのデータビットを整列させるように構成されたデスキューレジスタアレイ３２６を有する。ビットデスキューを実行するために、ＣＭＵ／ＭＵＸは、各データチャンネルのサンプルを含む基準チャンネルTXDSCP/Nを受信し、デスキュー相関器３２７を使用して各データチャンネルと基準チャンネルからの対応するサンプルとを関連付け、各チャンネルでそのデータビットを整列させるためにシフトの必要な量（ビット数）を決定する。デスキューレジスタアレイ３２６は、データビットを整列させるためにデータチャンネルをシフトする。ＣＭＵ／ＭＵＸは、また、疑似ランダムパターンを発生するために疑似ランダムビットシーケンス（ＰＲＢＳ）パターンジェネレータ及びエラーチェッカ３２８を有する。疑似ランダムパターンは、データチャンネルのエラーチェックを実行するために、データチャンネルにおける疑似ランダムパターンと比較することができる。ＣＭＵ／ＭＵＸのクライアント側インターフェイスに関する実施形態の詳細については、２００７年１０月２３日発行米国特許番号第７，２８６，５７２号“HIGHLY INTEGRATED, HIGH-SPEED, LOW-POWER SERDES AND SYSTEMS”に記載されており、ここに引用することで組み込む。
【００５９】
ハイスピードＭＵＸアーキテクチャ（図３中の右上部分に示す）に関し、図４に詳細が示されている。このＭＵＸアーキテクチャは、データ及びクロックにおける前置スキュー制御を使用する。エラスティックバッファ４０１，４０２（図４に示す）は、データソース３３０（図３に示す）に接続される。エラスティックバッファ４０１，４０２は、ＭＵＸ３５１，３５２（図３に示す）内に含まれ得る。本実施形態において、エラスティックバッファは先入れ先出し（ＦＩＦＯ）バッファを使用して実施される。
【００６０】
本発明は、クロックフェーズアジャスタ４１１，４１２（図４に示す）のような１以上のクロックフェーズアジャスタを使用し得る。各クロックフェーズアジャスタは、互いに独立してアジャスト可能とされる。各クロックフェーズアジャスタ４１１，４１２の出力は、ＭＵＸ４０３，４０４及びエラスティックバッファ４０１，４０２へ提供可能である。ＣＭＵからのハイスピードクロック４２２は、ボーレート（又は各レーンのデータレート）で走る。２分割器４２１は、クロック４２２のクロックレートを１／２（又はデータレートの半分）にする。２分割器は、両クロックエッジがデータ多重化に使用されるハーフレート方式のために使用され得る。フルレートクロックを使用する方式の場合は、２分割器４２１を省くことができる。１又は２分割器４１７により、フルレート又はハーフレートでクロックを走らせることが許容される。典型的には、１又は２分割器のうちの１つがフルレートで動作し、他の１つがハールレートで動作する。TXDATAOUT[0]，TXDATAOUT[1]のそれぞれがデータレート（又はフルレート）である。
【００６１】
図４を参照すると、エラスティックバッファ４０１，４０２の入力は、前段のＣＭＵ／ＭＵＸブロックのビットレベル前置スキューブロックにより提供されるデータワードTXDATAIN0[0:N]，TXDATAIN1[0:N]を含む。エラスティックバッファ４０１，４０２は、書き込み用の入力クロック４２５，４２６及び読み出し用の入力クロック４２７，４２８をそれぞれもつ。本実施形態において、書き込みクロック４２５，４２６は共通のクロックドメインからのものである一方、読み出しクロック４２７，４２８は、別のクロックドメインからのものである。図４の実施形態において、RDCLK1がエラスティックバッファ４０１に読み出しクロック４２７を提供し、RDCLK0がエラスティックバッファ４０２に読み出しクロック４２８を提供する。両エラスティックバッファ４０１，４０２の書き込みクロック４２５，４２６は、RDCLK0により提供される。これらのクロックは、フェーズシフタ／クロックジェネレータブロック４１１，４１２により提供される。各フェーズシフタ／クロックジェネレータブロック４１１，４１２は、クロックを受信し、該クロックの移相を調節し、移相クロック及び該移相クロックの分周波を出力する。移相クロック及び該移相クロックの分周クロックは、エラスティックバッファ４０１，４０２により使用されると共に、各マルチプレクサ４０３，４０４の多重処理において使用される。
【００６２】
エラスティックバッファ４０１，４０２の出力は、連続多重処理を使用して各エラスティックバッファ４０１，４０２の出力をハイスピードデータチャンネルに変換するＮ：１マルチプレクサブロック４０３，４０４へ提供される。これら多重処理のためのクロックは、フェーズシフタ／クロックジェネレータブロック４１１，４１２により提供される。連続多重処理の例に関して、図２ｅを参照して後に説明する。
【００６３】
マルチプレクサ４０３，４０４は、ハイスピードデータチャンネルをアンプ４０７，４０８に提供する。これらアンプ４０７，４０８は、ＤＡＣ４０５，４０６を通して制御され、出力増幅率が調節され得る。ＤＡＣ４０５，４０６は、デジタルコントロールワードTXDATALVL_ADJ[0]，TXDATALVL_ADJ[1]を、アンプのゲインを制御するアナログ制御信号に変換する。
【００６４】
図４のシステムは、HSCLK[0]P/N，HSCLK[1]P/Nで示す２つのハイスピードクロックに対するのと同様に互いに対しスキューを独立して調節可能であるハイスピードデータチャンネルTXDATAOUT[0]，TXDATAOUT[1]を生成する。ハイスピードデータチャンネルTXDATAOUT[0]，TXDATAOUT[1]のスキューは、それぞれ、デジタル制御信号PHS_ADJ[0]，PHS_ADJ[1]に基づいて調節される。これらデジタル制御信号は、デジタル制御信号をアナログ制御信号に変換するデジタルアナログコンバータ（ＤＡＣ）４０９，４１０に入力される。この制御信号により、フェーズシフタ／クロックジェネレータブロック４１１，４１２による移相が制御される。
【００６５】
２つのハイスピードクロックHSCLK[0]P/N，HSCLK[1]P/Nは、それぞれデジタル制御信号PHS_ADJ[2]，PHS_ADJ[3]に基づいてフェーズアジャスタ４１５，４１６により、独立して移相調節される。制御信号PHS_ADJ[2]，PHS_ADJ[3]は、ＤＡＣ４１３，４１４に提供されてデジタル制御信号からアナログ制御信号に変換され、当該制御信号が、フェーズアジャスタ４１５，４１６による移相を制御する。フェーズアジャスタ４１５，４１６に入力されるハイスピードクロックは、ＣＭＵ（図３に示す）からのものである。フェーズシフトクロックは、選択的２分割機能を提供するブロック４１７，４１８に提供される。選択的２分割機能により、クロック信号HSCLK[0]P/N，HSCLK[1]P/NがTXDATAOUT[0]，TXDATAOUT[1]の１／２ボーレートの周波数又はTXDATAOUT[0]，TXDATAOUT[1]のフル帯域レートに処理される。これらレートの選択は、制御信号HSCLK[0]_FSEL，HSCLK[1]_FSELにより提供される。HSCLK[0]P/N，HSCLK[1]P/Nは、ドライバアンプ４１９，４２０により増幅される。ドライバアンプ４１９，４２０は、イネーブル入力HSCLK[0]_EN，HSCLK[1]_ENによってそれぞれ、不使用時にハイスピードクロック出力をパワーダウンさせることができる。
【００６６】
図２ａは、送信システムの実施形態を示した機能ブロック図である。図２ａに示す実施形態の送信システムは、２つのＣＭＵ／ＭＵＸブロック２０１，２０２と、２つのモジュレータドライバ２０３，２０４と、２つの光モジュレータ２０５，２０６と、２つのパルスカーバ２０７，２０８と、偏波コンバイナ２０９と、光アンプ２１０と、を含んで構成される。
【００６７】
各ＣＭＵ／ＭＵＸブロック２０１，２０２は、帯域レートｆＡのＭレーンのデジタルデータ（例えば１６レーンのデジタルデータ）を含んだクライアント側データを受信し、受信したクライアント側データを帯域レートｆＢの２つのハイスピードデータレーンTXDATA[0]，TXDATA[1]に多重化するように構成される。データレーンはデータチャンネルとしても参照され得る。各ハイスピードデータレーンの帯域レートｆＢは、クライアント側データの帯域レートｆＡよりもＭ／２倍速い。図２ａにおいて、ＣＭＵ／ＭＵＸブロック２０１に関連する信号には「Ａ」、ＣＭＵ／ＭＵＸブロック２０２に関連する信号には「Ｂ」を付してある。
【００６８】
また、各ＣＭＵ／ＭＵＸブロック２０１，２０２は、ＱＰＳＫ又はＤＱＰＳＫ変調を使用して受信データをプリコードし得る。この場合、ハイスピードデータレーンTXDATA[0]が同相（Ｉ）データに相当し、ハイスピードデータレーンTXDATA[1]が直角位相（Ｑ）データに相当する。２つのハイスピードデータレーンTXDATA[0]，TXDATA[1] は、それぞれモジュレータドライバ２０３，２０４に入力される。各ＣＭＵ／ＭＵＸブロック２０１，２０２は、それぞれマルチレーンインターフェイスを通してモジュレータドライバ２０３，２０４に接続され得る。インターフェイスは、同軸ケーブル、コネクタ、又はその他の適切なタイプの接続用品を含み得る。
【００６９】
各モジュレータドライバ２０３，２０４は、それぞれ２つのハイスピードデータレーンを２つのハイレベル駆動信号に増幅する。２つのハイレベル信号は、光モジュレータ２０５，２０６のＩ及びＱ変調入力ポートに提供される。各光モジュレータ２０５，２０６は、レーザ２１１から光キャリア信号を受信し、Ｉ及びＱ入力信号を使用して、それぞれで光キャリア信号を位相変調する。２つの変調後光キャリアが直交結合される結果、各光モジュレータ２０５，２０６により出力されるＱＰＳＫ又はＤＱＰＳＫ光キャリア信号が生成される。変調後光キャリア信号はそれぞれ、後に詳述するように偏波モード分散の影響を低減するために光キャリア信号の変調パルスを狭めるよう構成されたパルスカーバ２０７，２０８に入力される。パルスカーバ２０７，２０８からの２つの変調後光キャリア信号は、偏波コンバイナ２０９に入力される。偏波コンバイナ２０９は、２つの変調後光キャリア信号を直交偏波状態に置くことにより結合するように構成される。結合結果の二重偏波信号は、光アンプ２１０により増幅され、例えば４０−１５００ｋｍ離れた受信装置に信号を伝送する光ファイバに送出される。
【００７０】
各ＣＭＵ／ＭＵＸブロック２０１，２０２は、クライアント側インターフェイス２０１ａ，２０２ａと、マルチプレクサ２０１ｂ、２０２ｂと、２つのディレイアジャスタ２０１ｈ，２０２ｈと、２つのデータアンプ２０１ｅ，２０２ｅと、を含んで構成される。さらに、各ＣＭＵ／ＭＵＸブロックは、クリーンアップフェーズロックループ（ＰＬＬ）２０１ｃ，２０２ｃと、クロックマルチプライヤユニット（ＣＭＵ）２０１ｄ、２０２ｄと、２つのフェーズシフタ２０１ｉ，２０２ｉと、２つのクロックアンプ２０１ｆ，２０２ｆと、制御インターフェイス２０１ｇ，２０２ｇと、を含んで構成される。
【００７１】
各ＣＭＵ／ＭＵＸブロック２０１，２０２におけるクライアント側インターフェイス２０１ａ，２０２ａは、Ｍレーンのクライアント側データ（例えば１６レーンのデータ）を受信する。クライアント側インターフェイス２０１ａ，２０２ａは、受信したＭレーンのデータでデータ及びクロックのリカバリを実行し、Ｍレーンのデータを共通クロックドメインに同期させ（例えば先入れ先出し（ＦＩＦＯ）バッファを使用して）、Ｍレーンのデータをデスキューしてデータビットを整列させる。これらの動作は、OC-768システムのためのSFI-5に従って実行され得る。クライアント側インターフェイス２０１ａ，２０２ａは、また、ＱＰＳＫ又はＤＱＰＳＫ変調を使用してデータをプリコードし得る。マルチプレクサ２０１ｂ，２０２ｂは、クライアント側インターフェイス２０１ａ，２０２ａから出力される処理後のデータを２つのハイスピードデータレーンに多重化する。各ハイスピードデータレーンは、クライアント側データのボーレートｆＡよりもＭ／２倍速いボーレートｆＢで動作する。本実施形態において、クライアント側インターフェイス２０１ａ，２０２ａは、また、クライアント側インターフェイス２０１ａ，２０２ａにおける並列デジタル処理を容易するために、クライアント側データをＭ×ｌ：Ｎに分割し得る。この例において、クライアント側インターフェイス２０１ａ，２０２ａは、Ｎ×Ｍレーンのデータを２つのハイスピードデータレーンに多重化するマルチプレクサ２０１ｂ，２０２ｂに、Ｎ×Ｍレーンのデータを出力する。
【００７２】
マルチプレクサ２０１ｂ，２０２ｂからの２つのハイスピードデータレーンは、独立して２つのデータレーンの遅延を調節するように構成された２つのディレイアジャスタ２０１ｈ，２０２ｈに入力される。２つのハイスピードデータレーンは、２つのアンプ２０１ｅ，２０２ｅにより所定の電圧スイングに増幅され、ハイスピードデータレーンTXDATA[0]，TXDATA[1]として出力される。制御インターフェイス２０１ｇ，２０２ｇは、各ディレイアジャスタ２０１ｈ，２０２ｈにより各ハイスピードデータレーンに適用される遅延量を制御する。すなわち、ディレイアジャスタ２０１ｈ，２０２ｈは、制御インターフェイス２０１ｇ，２０２ｇからのディレイアジャストコマンドに基づいて動作する。ディレイアジャスタ２０１ｈ，２０２ｈは、２つのハイスピードデータレーンTXDATA[0]，TXDATA[1]を互いに対し遅延（スキュー）させるために使用され、ＣＭＵ／ＭＵＸブロック２０１，２０２とモジュレータドライバ２０３，２０４との間のデータパスにおける遅延差が補償される。したがって、２つのハイスピードデータレーンは、ＣＭＵ／ＭＵＸブロック２０１，２０２で互いに対し遅延（スキュー）を調節可能であり、ＣＭＵ／ＭＵＸブロック２０１，２０２とモジュレータドライバ２０３，２０４との間のインターフェイスに遅延差があったとしても、モジュレータドライバ２０３，２０４の入力において２つのデータレーンのより精密な整列が提供される。例えば、ＣＭＵ／ＭＵＸブロック２０１，２０２とモジュレータドライバ２０３，２０４との間のインターフェイスを通過した後のモジュレータドライバ２０３，２０４の入力における２つの信号間の遅延差を測定し、当該遅延を補償するために必要なＣＭＵ／ＭＵＸブロック２０１，２０２における２つの信号間の遅延量を計算することにより、ＣＭＵ／ＭＵＸブロック２０１，２０２で２つのデータレーン間に所定の遅延を決定してもよい。ＣＭＵ／ＭＵＸブロック２０１，２０２において、ディレイアジャスタ２０１ｈ，２０２ｈのうちの１つが、ＣＭＵ／ＭＵＸブロック２０１，２０２で２つのハイスピードデータチャンネル間に遅延調節を提供できるのであれば、省略されてもよい。
【００７３】
クリーンアップＰＬＬ２０１ｃ，２０２ｃは、基準クロックを受信し、例えば、基準クロック中のジッタ及び位相ノイズを減少させるために、基準クロックをクリーンアップする。クリーンアップＰＬＬ２０１ｃ，２０２ｃは、入力された基準クロックと同じ周波数か、又は、入力された基準クロックの周波数を整数の割合Ｋ／Ｒとして定義される因子で減じた周波数で、クリーンな基準クロックを出力する。クリーンな基準クロックは、ＣＭＵ２０１ｄ，２０２ｄに提供される。ＣＭＵ２０１ｄ，２０２ｄは、クリーンな基準クロックを周波数逓倍して、マルチプレクサ２０１ｂ，２０２ｂの多重処理を計時するためのハイスピードクロックを提供する。このクロックは、マルチプレクサ２０１ｂ，２０２ｂにおいて、ハイスピードデータレーンTXDATA[0] ，TXDATA[1]のボーレートｆＢに関連した分周波の一連のクロックに周波数分割される。その一例に関して、図２ｅを参照して後に説明する。ＣＭＵ２０１ｄ，２０２ｄは、また、クリーンな基準クロックを周波数逓倍して、出力ボーレートｆＢ又は該レートの分周波（例えばｆＢの１／２又は１／４）で動作する２つのハイスピードクロックを提供する。２つのハイスピードクロックは、それぞれ、２つのフェーズシフタ２０１ｉ，２０２ｉにより移相され、２つのクロックアンプ２０１ｆ，２０２ｆにより増幅され、ハイスピードクロックHSCLK[0]，HSCKL[1]としてＣＭＵ／ＭＵＸブロック２０１，２０２から出力される。制御インターフェイス２０１ｇ，２０２ｇは、フェーズアジャストコマンドに基づくそれぞれの移相により、各ハイスピードクロックHSCLK[0]，HSCKL[1]に適用される移相を制御する。ハイスピードクロックHSCLK[0]はモジュレータドライバ２０３，２０４へ送られ、ハイスピードクロックHSCLK[1]はパルスカーバ２０７，２０８へ送られる。
【００７４】
各モジュレータドライバ２０３，２０４は、２つのラッチ２０３ａ，ｂ，２０４ａ，ｂと、２つのドライバアンプ２０３ｃ，ｄ，２０４ｃ，ｄと、を含んで構成される。２つのラッチ２０３ａ，ｂ，２０４ａ，ｂは、ハイスピードクロックHSCLK[0]に基づいて、２つのハイスピードデータレーンTXDATA[0]，TXDATA[1]からデータをラッチする。ラッチしたデータは、ドライバアンプ２０３ｃ，ｄ，２０４ｃ，ｄにより所定の駆動レベルに増幅され、光モジュレータ２０５，２０６を駆動する。ハイスピードクロックHSCLK[0]が両ラッチ２０３ａ，ｂ，２０４ａ，ｂに入力され、両ラッチ２０３ａ，ｂ，２０４ａ，ｂは、共通のクロック（すなわちHSCLK[0]）によって２つのハイスピードクデータレーンTXDATA[0]，TXDATA[1]からデータをラッチする。したがって、２つのラッチ２０３ａ，ｂ，２０４ａ，ｂは、共通のクロック（すなわちHSCLK[0]）を使用して２つのハイスピードデータレーンTXDATA[0]，TXDATA[1]を再クロッキングする。
【００７５】
図２ｂは、ラッチ２０３ａ，ｂ，２０４ａ，ｂの入力におけるラッチ前の２つのデータレーンTXDATA[0]，TXDATA[1]とハイスピードクロックHSCLK[0]のタイミングを示したタイミングチャートの例を示す。本例において、２つのデータレーンTXDATA[0]，TXDATA[1]は、整列から少しずれている。ハイスピードクロックHSCLK[0]の上昇エッジにおいて、２つのデータレーンのデータビットレベルが２つのラッチ２０３ａ，ｂ，２０４ａ，ｂにラッチされる。ラッチ後の２つのデータレーンTXDATA[0]'，TXDATA[1]'は、図２ｂの例に示すように、クロックHSCLK[0]に対し整列している。この例において、ハイスピードクロックHSCLK[0]は、ハイスピードデータレーンTXDATA[0]，TXDATA[1]のボーレートｆＢで動作する。ハイスピードクロックHSCLK[0]は、ボーレートｆＢの分周クロックとしてモジュレータドライバ２０３，２０４に送ることもでき、ラッチ時のデータクロッキングのためにモジュレータドライバ２０３，２０４でボーレートｆＢに周波数逓倍される。ハイスピードクロックHSCLK[0]は、２つのデータレーンTXDATA[0]，TXDATA[1]のサンプリングに最適となるように、フェーズアジャスタ２０１ｉ，２０２ｉにより位相調節される。例えば、ハイスピードクロックHSCLK[0]は、両データレーンTXDATA[0]，TXDATA[1]が有効データをもつときにクロックHSCLK[0]の上昇エッジが発生するように、位相調節される。図２ｂに示す例では、クロックHSCLK[0]の上昇エッジが、２つのデータレーンTXDATA[0]，TXDATA[1]のデータエッジの間に整列している。
【００７６】
光モジュレータ２０５，２０６は、Ｉ及びＱ入力信号の精密な整列を要求し得る。例えば、シンボルの１／１０もしくはこれより良好な整列が要求される。これは、１秒間に約２５ギガシンボルのデータレートに関し、Ｉ及びＱ入力信号の間に±４ピコ秒の整列が要求されるということを意味し得る。本実施形態において、モジュレータドライバ２０３，２０４は、モジュレータドライバ２０３，２０４における２つのデータレーンTXDATA[0]，TXDATA[1]の精密な整列が、光モジュレータ２０５，２０６へのＩ及びＱ入力信号の精密な整列を提供するように、光モジュレータ２０５，２０６の傍に位置する。上述のように、２つのデータレーンTXDATA[0]，TXDATA[1]は、ＣＭＵ／ＭＵＸブロック２０１，２０２における２つのデータレーン間の相対的遅延を調節することにより、モジュレータドライバ２０３，２０４の入力において整列し、ＣＭＵ／ＭＵＸブロック２０１，２０２とモジュレータドライバ２０３，２０４との間のインターフェイスにおける遅延差が補償される。これが、ＣＭＵ／ＭＵＸブロック２０１，２０２とモジュレータドライバ２０３，２０４との間のインターフェイスに関する整列要求を緩和する。ラッチ２０３ａ，ｂ，２０４ａ，ｂは、共通のクロック（すなわちHSCLK[0]）を使用して２つのデータレーンを再クロッキングすることにより、モジュレータドライバ２０３，２０４においてさらなる整列を提供する。ディレイアジャスタ及びラッチのいずれか又は両方は、例えば、光モジュレータで要求される整列と、ＣＭＵ／ＭＵＸブロック及びモジュレータドライバ間のインターフェイスを通るときの２つのデータレーンの非整列量と、のいずれか又は両方に応じて、送信システムから省略することも可能である。ラッチを省く例においては、ハイスピードクロックHSCLK[0]も省くことができる。
【００７７】
各パルスカーバ２０７，２０８は、光キャリア信号をゲーティングすることにより、光モジュレータ２０５，２０６それぞれから出力される光キャリア信号の変調パルスを狭める。本実施形態において、ハイスピードクロックHSCLK[1]がパルスカーバ２０７，２０８に入力される。パルスカーバ２０７，２０８は、ハイスピードクロックHSCLK[1]がハイのときに変調パルスを通過させ且つハイスピードクロックHSCLK[1]がローのときに変調パルスを減衰させることにより、光キャリア信号の変調パルスを狭める。その一例が図２ｃに示されている。図２ｃは、パルスカーバ２０７，２０８に入力される変調パルス及びハイスピードクロックHSCLK[1]のタイミングチャートを示す。この例において、ハイスピードクロックHSCLK[1]は、各クロック周期Ｔ中の期間Ｗの間、ハイである。各クロック周期Ｔにおいて、パルスカーバ２０７，２０８は、期間Ｗで対応する変調パルスを通し、クロック周期Ｔの残りの期間で変調パルスを減衰させる。この処理によって、図２ｃに示すように、パルスカーバ２０７，２０８から出力される変調パルスが狭められる。
【００７８】
ハイスピードクロックHSCLK[1]は、パルスカーバにおいて光キャリア信号の変調パルスを適切に「切り出す」（タイムウインドウサンプル）ために、フェーズシフタ２０１ｉ，２０２ｉによって位相調節される。ハイスピードクロックHSCLK[1]は、変調パルスを狭める幅を調節できるように、デューティサイクルＷ／Ｔを可変にすることもできる。図２ｄに、フェーズシフタ２０１ｉとクロックアンプ２０１ｆとの間に設けられるデューティサイクルアジャスタ２０１ｊの例を示す。デューティサイクルアジャスタ２０１ｊは、例えば制御インターフェイス２０１ｇから入力されるデューティサイクルアジャストコマンドに基づいて、０．２５から０．７５の間で、クロックHSCLK[1]のデューティサイクルを変化させる。変調パルスを狭めるのは、データシンボルエネルギーを少し擬制にして偏波モード分散の影響を低減するためである。
【００７９】
このように、各パルスカーバは、光ファイバにおける偏波モード分散が光キャリア信号に与える影響を低減する。偏波モード分散は、１つの偏波における光キャリア信号エネルギーの一部が他方の偏波へ伝わり、該他方の偏波中を若干異なる速度で伝播し、元の偏波へ戻るときに生じ得る。偏波モード分散は、シンボル間干渉の原因となる変調パルスの相互中への拡散を引き起こし得る。変調パルスを狭めることは、光キャリア信号において変調パルス間のスペースを増加させることにつながり、相互中への拡散が抑制され、変調パルスの拡散がより許容される。
【００８０】
図２ｄは、ＣＭＵ／ＭＵＸブロック２０１の制御ブロック２０１ｇに接続された制御システムの実施形態を示す機能ブロック図である。制御システムは、コントローラ２０１ｋと、メモリ２０１ｍと、１以上の温度センサ２０１ｎと、を含んで構成される。本実施形態において、メモリ２０１ｍは、２つのデータレーンTXDATA[0]，TXDATA[1]に関する遅延調節値を記憶する。遅延調節値は、例えば、ＣＭＵ／ＭＵＸブロック２０１とモジュレータドライバ２０３との間のデータパスにおける遅延差を測定し、その遅延差を補償する遅延調節値を計算することにより、決定される。本実施形態において、多数の遅延調節値を温度毎に決定可能であり、メモリ２０１ｍにルックアップテーブルとして記憶し得る。本実施形態のコントローラ２０１ｋは、温度センサ２０１ｎの１つから温度値を読み取り、読み取った温度値に相当する遅延調節値をルックアップテーブルにおいて検索し、対応するディレイアジャストコマンドをＣＭＵ／ＭＵＸブロック２０１の制御インターフェイス２０１ｇへ送る。本実施形態において、１以上の温度センサ２０１ｎがＣＭＵ／ＭＵＸブロック２０１又はモジュレータドライバ２０３内又は近傍に配置され得る。図２ｄには、ＣＭＵ／ＭＵＸブロック２０１用の制御システムを示すけれども、ＣＭＵ／ＭＵＸ２０２にも同様の制御システムが接続され得る。
【００８１】
ハイスピードクロックHSCLK[0]のための位相調節値は、例えば、モジュレータドライバにおける２つのデータレーンTXDATA[0]，TXDATA[1]の２つのデータエッジの中間にクロックHSCLK[0]の上昇エッジを整列させる位相調節値を検索することにより、決定される。本実施形態において、多数の位相調節値を温度毎に決定可能であり、メモリ２０１ｍにルックアップテーブルとして記憶し得る。本実施形態のコントローラ２０１ｋは、温度センサ２０１ｎの１つから温度値を読み取り、読み取った温度値に該当する位相調節値をルックアップテーブルにおいて検索し、クロックHSCLK[0]のための対応するフェーズアジャストコマンドをＣＭＵ／ＭＵＸブロック２０１の制御インターフェイス２０１ｇへ送る。本実施形態において、１以上の温度センサ２０１ｎがＣＭＵ／ＭＵＸブロック２０１又はモジュレータドライバ２０３内又は近傍に配置され得る。
【００８２】
ハイスピードクロックHSCLK[1]のための位相調節値は、例えば、パルスカーバにおける光キャリア信号の変調パルスの最適な「切り出し」を提供する位相調節値を検索することにより、決定される。本実施形態において、多数の位相調節値を温度毎に決定可能であり、メモリのルックアップテーブルに記憶可能である。本実施形態においてコントローラは、温度センサ２０１ｎの１つから温度値を読み取り、読み取った温度値に該当する位相調節値をルックアップテーブルにおいて検索し、クロックHSCLK[1]のための対応するフェーズアジャストコマンドをＣＭＵ／ＭＵＸブロック２０１の制御インターフェイス２０１ｇに送る。本実施形態いおいて、１以上の温度センサ２０１ｎがＣＭＵ／ＭＵＸブロック２０１又はパルスカーバ２０７内又は近傍に配置され得る。
【００８３】
図２ｅは、ＣＭＵ／ＭＵＸブロック２０１において使用されるハイスピードマルチプレクサアーキテクチャの実施形態を示す機能ブロック図である。本実施形態において、マルチプレクサは、ハイスピードデータレーンごとにマルチプレクサツリー２１１ａ，ｂを含んで構成される。各マルチプレクサツリー２１１ａ，ｂは、多段の２：１マルチプレクサを含んで構成され、格段の２：１マルチプレクサの数は、前段から後段へいくにつれて１／２ずつ減少する。図２ｅは、各マルチプレクサツリー２１１ａ，ｂにおける２：１マルチプレクサのうち、最終段の前段２１３ａ，ｂ及び最終段２１４ａ，ｂを示している。したがって、各ハイスピードデータレーンのデータは、最終段２１４ａ，ｂで２：１多重化されて出力される最終ハイスピードデータレーンへとステージで多重化される。２つのマルチプレクサツリー２１１ａ，ｂから出力される２つのハイスピードデータレーンは、データアンプ２１７ａ，ｂにより増幅され、データレーンTXDATA[0]，TXDATA[1]としてＣＭＵ／ＭＵＸブロック２０１から出力される。図２ｅにはＣＭＵ／ＭＵＸブロック２０１に関するハイスピードマルチプレクサアーキテクチャを示すけれども、ＣＭＵ／ＭＵＸブロック２０２でも同様のマルチプレクサアーキテクチャを使用し得る。
【００８４】
図２ｅのＣＭＵ／ＭＵＸブロックは、また、ハイスピードクロックのＩ及びＱバージョンを出力するＣＭＵ２０１ｄを含んでいる。各マルチプレクサツリー２１１ａ，ｂに関し、ＣＭＵ／ＭＵＸブロックは、ベクトルモジュレータ２１５ａ，ｂと、一連の２分割分周器２１２ａ，ｂと、ＦＩＦＯバッファ２１６ａ，ｂと、を含んで構成される。この実施形態において、ＣＭＵから出力されるハイスピードクロックのＩ及びＱバージョンは、各ベクトルモジュレータ２１５ａ，ｂへ入力される。各ベクトルモジュレータ２１５ａ，ｂは、ハイスピードクロックのＩ及びＱバージョンの結合から生成され、フェーズシフトコマンドPHS_ADJ[0]，PHS_ADJ[1]に基づいて個別に位相調節可能なハイスピードクロックを出力すように構成される。したがって、各ベクトルモジュレータ２１５ａ，ｂは、それぞれのフェーズシフトコマンドPHS_ADJ[0]，PHS_ADJ[1]に基づいてＣＭＵ２０１ｄからのハイスピードクロックの移相を調節可能なフェーズシフタとして機能する。各ベクトルモジュレータ２１５ａ，ｂから出力される移相後のハイスピードクロックは、それぞれ、一連の２分割分周器２１２ａ，ｂに入力され、マルチプレクサの多重処理及びＦＩＦＯの読み出し処理のために移相クロックの分周波が提供される。
【００８５】
各マルチプレクサツリー２１１ａ，ｂにおいて、最終段２１４ａ，ｂのマルチプレクサは、それぞれのベクトルモジュレータ２１５ａ，ｂからの移相クロックを使用してクロッキングされる。最終段の前段２１３ａ，ｂのマルチプレクサは、２分割された移相クロックを使用してクロッキングされる。さらにその前の段（図２ｅには図示せず）において、移相クロックは、再度２分割以上される。各マルチプレクサツリーの第１段における２：１マルチプレクサの数は、２分割されたＦＩＦＯバッファ２１６ａ，ｂのそれぞれから出力されるデータレーンの数に一致する。したがって、各マルチプレクサツリー２１１ａ，ｂにおける多重処理は、ＣＭＵからの調節可能な移相クロック及び移相クロックの分周クロックを使用して実行される。２つのベクトルモジュレータ２１５ａ，ｂによりハイスピードクロックに適用される移相を各個で調節することによって、２つのマルチプレクサツリー２１１ａ，ｂから出力される２つのデータレーン間の相対的遅延が調節される。したがって、２つのベクトルモジュレータ２１５ａ，ｂは、図２ａに示すＣＭＵ／ＭＵＸブロック２０１のディレイアジャスタ２０１ｈを実施するために使用することができる。
【００８６】
本実施形態において、ＦＩＦＯバッファ２１６ａ，ｂに入力されるデータレーンは、共通クロックにより、クライアント側インターフェイスからＦＩＦＯバッファ２１６ａ，ｂに書き込まれる。しかしながら、各ＦＩＦＯバッファ２１６ａ，ｂにより出力されるデータレーンは、マルチプレクサツリー２１１ａ，ｂそれぞれの移相クロックを使用して読み出される。この実施形態において、ＦＩＦＯバッファ２１６ａ，ｂからデータを読み出すために使用される移相クロックは、直列の分周器２１２ａ，ｂにより分周され、マルチプレクサツリー２１１ａ，ｂの第１段の入力におけるデータレートに一致する。
【００８７】
ＣＭＵ／ＭＵＸブロックのパワーアップ時、２分割分周器２１２ａ，ｂは任意の状態をとり、それが正しくなければデータ不整列の結果を招き得る。本実施形態において、ＣＭＵ／ＭＵＸブロックはリセットユニット２３０を有し、リセットユニット２３０が、２分割分周器２１２ａ，ｂを同じ状態にリセットするための手続を実行する。リセットユニット２３０は、ベクトルモジュレータがハイスピードクロックのＩバージョンを出力するように、ベクトルモジュレータ２１５ａ，ｂを初期化する。リセットユニット２３０は、ハイスピードクロックのＩバージョンに整列させてリセット信号を２分割分周器２１２ａ，ｂに送り、２分割分周器２１２ａ，ｂを同じ状態にリセットする。本実施形態において、リセットユニット２３０は、外部ソースからリセット信号を受信し、受信したリセット信号をハイスピードクロックのＩバージョンに整列させ、クロック整列リセット信号を２分割分周器２１２ａ，ｂへ送る。図２ｆは、リセットユニット２３０に入力されるリセット信号ＲＥＳＥＴと、リセットユニットに入力されるクロックＣＬＫに整列させてリセットユニット２３０から出力されるリセット信号ＲＥＳＥＴ’と、を示したタイミングチャートの例である。
【００８８】
各ハイスピードクロックHSCLK[0]，HSCLK[1]に関し、ＣＭＵ／ＭＵＸブロックはさらに、ベクトルモジュレータ２１８ａ，ｂと、フル／ハーフ（Ｆ／Ｈ）レートセレクタ２１９ａ，ｂと、クロックアンプ２２０ａ，ｂと、を含む。各ベクトルモジュレータ２１８ａ，ｂは、フェーズアジャストコマンドPHSaADJ[2]，PHS_ADJ[3]に基づいて、ＣＭＵ２０１ｄから出力されるハイスピードクロックの移相を調節する。各Ｆ／Ｈレートセレクタ２１９ａ，ｂは、移相後ハイスピードクロックのクロックレートをそれぞれ、レートコマンドＦ／Ｈに基づいてフルレート又はハーフレートに設定する。フルレートの場合、クロックレートセレクタ２１９ａ，ｂは、移相後ハイスピードクロックの周波数を変化させない。ハーフレートの場合、クロックレートセレクタ２１９ａ，ｂは、移相後ハイスピードクロックを２分周する。移相後ハイスピードクロックは、クロックアンプ２２０ａ，ｂにより増幅され、ハイスピードクロックHSCLK[0]，HSCLK[1]として出力される。
【００８９】
図２ｇは、送信システムの実施形態を示す機能ブロック図である。この送信システムは、図２ａに示す２つのＣＭＵ／ＭＵＸブロック２０１，２０２をより高集積のシステムに統合したＣＭＵ／ＭＵＸブロック２２１を含んで構成される。ＣＭＵ／ＭＵＸブロック２２１は、ボーレートｆＡのＭレーンデジタルデータを含むクライアント側データを受信し、受信したクライアント側データを、ボーレートｆＢの４つのハイスピードデータレーンTXDATA[0]A，TXDATA[1]A，TXDATA[0]B，TXDATA[1]Bに多重化するように構成される。クライアント側インターフェイス２２１ａで実行される処理は、図２ａにおけるクライアント側インターフェイスと同様であり得る。本実施形態のボーレートｆＡ及びｆＢは、図２ａに示す例の場合と同じか又は異なるものとし得る。
【００９０】
この実施形態において、マルチプレクサ２２１ｂは、クライアント側インターフェイスからの処理データを４つのハイスピードデータレーンに多重化する。例えば、クライアント側インターフェイスがＮ×Ｍレーンのデータをマルチプレクサ２２１ｂに出力する場合、マルチプレクサ２２１ｂは、Ｍ×Ｎ：４多重を実行し得る。ＣＭＵ／ＭＵＸブロック２２１は、さらに、４つのデータレーンの遅延を個々に調節可能な４つのディレイアジャスタ２２１ｈと、４つのデータレーンを、ＣＭＵ／ＭＵＸブロック２２１から出力される４つのデータレーンTXDATA[0]A，TXDATA[1]A，TXDATA[0]B，TXDATA[1]Bへ増幅する４つのアンプ２２１ｅと、を含んで構成される。
【００９１】
本実施形態において、４つのデータレーンを提供する多重処理は、ＣＭＵ２２１ｄからの共通ハイスピードクロックを使用してＭ：４マルチプレクサ２２１ｂにより実行される。これは、送信装置において分配する必要のあるハイスピードクロックの数を低減する。本実施形態において、ＣＭＵ／ＭＵＸブロックは、２つのモジュレータドライバ２２２，２２３におけるラッチ２２２ａ，ｂ，２２３ａ，ｂのクロックに使用される１つのハイスピードクロックHSCLK[0]を出力する。図２ｇの例では分離して示すけれども、２つのモジュレータドライバ２２２，２２３は互いに集積されていてもよい。ハイスピードクロックHSCKL[0]の位相は、フェーズシフタ２２１ｉの１つによって調節され得る。
【００９２】
この実施形態において、送信装置は、偏波コンバイナ前に位置した２つのパルスカーバに代わって、偏波コンバイナ２２６の後に位置した１つのパルスカーバ２２７を含む。ＣＭＵ／ＭＵＸブロック２２１は、１つのハイスピードクロックHSCLK[1]をパルスカーバ２２７に出力する。パルスカーバ２２７は、結合後の光信号を切り出すために使用され、フェーズアジャスタ２２１ｉの１つにより位相調節される。
【００９３】
図２ｈは、送信システムの実施形態を示した機能ブロック図である。この実施形態に係る送信システムは、限定するものではないが、ＤＱＰＳＫ及びＱＰＳＫ、８-phaseＰＳＫ（８ＰＳＫ）、及び１２／４−ＱＡＭ、１６−ＱＡＭ、３２−ＱＡＭ、６４−ＱＡＭを含んだＭ-artＱＡＭを含む、ワイドレンジの変調スキームを実行可能である。本実施形態において、ＣＭＵ／ＭＵＸ２４１は、コンステレーションマッパ２４１ｊと、前置ディストーション（pre-distortion）ユニット２４１ｋと、２つのディレイアジャスタ２４１ｈと、２つのデジタルアナログコンバータＤＡＣ２４１ｅと、を含んで構成される。
【００９４】
コンステレーションマッパ２４１ｊは、マルチプレクサ２４１ｂからのデータのレーンを所定の変調スキームに基づいてＩ−Ｑコンステレーションへマッピングし、各データワードがｑ−ビット幅であるＩ及びＱハイスピードデータワードレーンを出力するように構成される。各種変調スキームのためのＩ−Ｑコンステレーションの例が図２ｉに示されている。Ｉ及びＱデータワードレーンは、前置ディストーションユニット２４１ｋに入力され、後に説明するように、モジュレータドライバ２４２の増幅時における利得歪み（AM-to-AM圧縮）が補償される。各Ｉ及びＱデータワードレーンは、ディレイアジャスタ２４１ｈの１つにより個別に遅延調節され、ＤＡＣ２４１ｅの１つに入力される。各ＤＡＣは、ｑ−ビット分解能をもち、シンボルレートｆＢで動作する。ＤＡＣ２４１ｅは、ハイスピードアナログデータ信号TXDATA[0]，TXDATA[1]を出力する。各ＤＡＣ２４１ｅは、入力データワードを、ＤＡＣの分解能に応じた多数の出力電圧レベルのうちの１つに変換する。例えば、各ＤＡＣ２４１ｅは、入力データワードを、１６−ＱＡＭ用の４つの電圧レベルのうちの１つ及び１２／４−ＱＡＭ用の６つの電圧レベルのうちの１つに変換し得る。２つの電圧レベルに代わって４以上の電圧レベルを処理するデータ信号TXDATA[0]，TXDATA[1]の能力は、送信システムを、１６−ＱＡＭのような多値変調スキームで使用可能とし、データシンボルあたりより多くの情報ビットを搬送可能として、チャンネル帯域幅のより効率的な使用を可能にする。コンステレーションマッパ２４１ｊ及び前置ディストーションユニット２４１ｋの処理は、ＣＭＵ２４１ｄからのハイスピードクロックを使用して計時される。
【００９５】
データ信号TXDATA[0]，TXDATA[1]は、モジュレータドライバ２４２により増幅され、駆動信号が提供される。駆動信号は、光ベクトルモジュレータ２４４に入力され、レーザ２４９から出力される１以上の光キャリア信号を変調する。変調後の光キャリア信号は、パルスカーバ２６７により切り出され、光アンプ２４８により増幅され、光ファイバへ出力される。ＣＭＵ／ＭＵＸブロック２４１は、位相調節可能にしてハイスピードクロックHSCLK[1]をパルスカーバ２４７へ出力し、パルスカーバ２４７が切り出し処理を実行する。
【００９６】
上述したように、前置ディストーションユニット２４１ｋは、モジュレータドライバ２４２のアンプ２４２ａ，ｂにおける利得圧縮（ＡＭ−ＡＭ歪み）を補償するために、Ｉ及びＱデータワードレーンに前もって歪みを与える。本実施形態において、前置ディストーションユニット２４１ｋは、逆の利得圧縮をデータワードに適用し、アンプ２４２ａ，ｂの出力が歪まないようにする。図２ｊは、１２／４−ＱＡＭコンステレーションを例として、モジュレータドライバのアンプにおける利得圧縮を克服するための前置歪みの使用を示す。図２ｊにおいて右側に、前置歪みを入れたコンステレーションを示す。当該コンステレーションにおいて、低い増幅率に対応するコンステレーションポイントがコンステレーションの縦座標近くに移動しており、より高い増幅率での圧縮が許容される。その結果、アンプにおける利得圧縮が、図２ｊの右側に示す前置歪みコンステレーションを、図２ｊの左側に示すより理想的なコンステレーションへ変換する。
【００９７】
図２ｋは、送信システムの実施形態を示す機能ブロック図である。ＣＭＵ／ＭＵＸブロック２６１は、図２ｈのＣＭＵ／ＭＵＸブロック２４１と同様のもので、２つのデータ信号出力に代えて、４つのデータ信号出力TXDATA[0]A，TXDATA[1]A，TXDATA[0]B，TXDATA[1]Bを有する。本実施形態において、コンステレーションマッパ２６１ｊは、マルチプレクサから出力されるデータの半分のレーンを所定の変調スキームに基づいてＩ−Ｑコンステレーションにマッピングし、ＤＡＣ２６１ｅによりデータ出力信号TXDATA[0]A，TXDATA[1]Aに変換されるＩ及びＱハイスピードデータワードレーンを出力する。同様に、コンステレーションマッパ２６１ｊは、マルチプレクサから出力されるデータの残りの半分のレーンをＩ−Ｑコンステレーションにマッピングし、ＤＡＣ２６１ｅによりデータ出力信号TXDATA[0]B，TXDATA[1]Bに変換されるＩ及びＱハイスピードデータワードレーンを出力する。上記実施形態同様、前置ディストーションユニット２６１ｋが、利得圧縮に対する補償のために、コンステレーションマッパ２６１ｊから出力されるＩ及びＱデータワードレーンに前置歪みを与えるべく使用される。さらに、Ｉ及びＱデータワードレーンは、ディレイアジャスタ２６１ｈにより、遅延を調節され得る。
【００９８】
データ信号TXDATA[0]A，TXDATA[1]A，TXDATA[0]B，TXDATA[1]B の各ペアは、それぞれモジュレータドライバ２６２，２６３により増幅され、レーザ２６９による１以上の光キャリア信号を変調する光ベクトルモジュレータ２６４，２６５にそれぞれ入力される。２つの光ベクトルモジュレータ２６４，２６５から出力される変調後の光キャリア信号は、偏波コンバイナ２６６によって結合光キャリア信号に結合される。結合後の光信号は、パルスカーバ２６７により切り出され、光アンプ２６８により増幅され、光ファイバへ出力される。ＣＭＵ／ＭＵＸブロック２６１は、位相調節可能なハイスピードクロックHSCLK[1]をパルスカーバ２６７へ出力し、パルス切り出し処理が計時される。
【００９９】
図５は、受信装置の実施形態を示す機能ブロック図である。図５の受信装置は、受信機能及び二重偏波ＤＱＰＳＫ変調光信号の復調機能を実行する。この受信装置は、また、クロック及びデータリカバリ、データ逆多重化、そしてクライアント側データバスフレーミング及びバッファリングを含む他の機能も実行する。本受信装置は、光アンプ５１０と、偏波スプリッタ５２０と、２つのＤＱＰＳＫディテクタ５３０と、２つのＣＤＲ／Demultiplexer５４０と、を含んで構成される。
【０１００】
送信チャンネル（例えば光ファイバ）又は送信チャンネルから入力可能なその他のステージによる二重偏波変調光信号が、光アンプ５１０に入力される。前記ステージとしては、波長分散を補正する分散補償ファイバや、偏波モード分散補償器を含み得る。
【０１０１】
光アンプ５１０の次に二重偏波光信号は偏波スプリッタ５２０に提供され、該信号は、その偏光状態に基づいて２つの光信号へ分離される。例えば、二重偏波光信号が２つの直交偏光光成分を含む場合、偏波スプリッタが直交偏光した光成分を分離する。各光信号は、別々のＤＱＰＳＫディテクタ５３０に入力される。ＤＱＰＳＫディテクタ５３０は、２つの機能を実行する。その一つとしてＤＱＰＳＫディテクタ５３０は、それぞれの光信号を２つの直交光信号（Ｉ及びＱ光信号）に分離する。直交光信号それぞれの光は、干渉計型検出（interferometric detection）とも呼ばれる遅延及び合成アプローチ（delay-and-mix approach）を使用して検出され、電気信号へ変換される。この検出技術は、各直交光信号の差動検出を実行する。２つのＤＱＰＳＫディテクタ５３０のそれぞれは、２つのベースバンド（基底帯域）ハイスピードデータレーンRXDATAIN[0]，RXDATAIN[1]を出力する。各ＤＱＰＳＫディテクタ５３０は、１以上のフォトディテクタ及び１以上のトランスインピーダンスアンプ（ＴＩＡ）を含んで構成され、ＩｎＰ、ＧａＡｓ、ＳｉＧｅ、又はその他の適した材料を用いて製造され得る。
【０１０２】
ハイスピードデータレーンRXDATAIN[0]，RXDATAIN[1]は、ＣＤＲ／Demultiplexerブロック５４０に入力される。各ＣＤＲ／Ｄｅｍｕｘ５４０は、RXDATAIN[0]，RXDATAIN[1]のような１以上のデータを受信し得る。各ＣＤＲ／Demultiplexerブロック５４０は、それぞれのデータレーンにおいて、クロックリカバリ、データ検出、及び逆多重化処理を実行する。各ＣＤＲ／Demultiplexerブロック５４０は、該ブロック内でフレーミング処理を経るインターフェイスバスに、クライアント側データを出力する。各ＣＤＲ／Demultiplexerブロック５４０は、ＳｉＧｅ、ＣＭＯＳ、ＢｉＣＭＯＳ、又はその他の適した材料を用いて製造され得る。
【０１０３】
図６は、クロック及びデータリカバリ（ＣＤＲ）ユニット及びデマルチプレクサ（Ｄｅｍｕｘ）の実施形態を示す機能ブロック図である。ＣＤＲ/Ｄｅｍｕｘ５４０は、一例として３０−６０Ｇｂｐｓ（例えば約５６Ｇｂｐｓ、３９−４５Ｇｂｐｓ、３９−４１Ｇｂｐｓ、４２−４５Ｇｂｐｓ）でデータを受信し得る。本実施形態において、ＣＤＲ/Ｄｅｍｕｘ５４０は、２レーンを使用するので、各レーンのデータレートはＣＤＲ/Ｄｅｍｕｘのデータレートの半分である。データレートを上げるために複数のＣＤＲ/Ｄｅｍｕｘを使用し得る。例えば、図５に示すように２つのＣＤＲ/Ｄｅｍｕｘを使用すれば、データレートを倍増することができる（例えば、１つのＣＤＲ/Ｄｅｍｕｘのデータレートが５６Ｇｂｐｓなら、約１１２Ｇｂｐｓまで）。ｎ個のＣＤＲ/Ｄｅｍｕｘが並列に使用された場合、データレートは１つのＣＤＲ/Ｄｅｍｕｘのデータレートのｎ倍に増加させることが可能である。追加又は代替として、ＣＤＲ/Ｄｅｍｕｘごとのレーン及びチャンネルを多くしても、データレートを増やすことができる。
【０１０４】
ハイスピードマルチレーンＣＤＲアーキテクチャ（図６の左中部分にある）について、図７に詳細を示す。このＣＤＲアーキテクチャは、１以上のしきい値調節値（例えばTH_ADJ[0]，TH_ADJ[0]）を使用し得る。これらは、例えば図５に示す、フォトディテクタ及びＴＩＡを備えたＤＱＰＳＫディテクタ５３０のようなＤＱＰＳＫディテクタにおいて発生するオフセットエラーを調節するために、使用可能である。当該アーキテクチャは、さらに、信号が光ファイバに存在するか否かを検出可能な１以上のピークディテクタ７１０を含み得る（例えば、光ファイバ中に破損があるか否かをモニタ可能）。ピークディテクタ７１０は、PKDET[0]，PKDET[1]で示すような１以上のピーク検出出力を提供可能である。このアーキテクチャは、さらに、例えば、PH_ADJ[0]，PH_ADJ[1]で示すような１以上のサンプリングポイント位相調節値を使用することにより、サンプリングポイント調節を提供可能である。
【０１０５】
図７は、２レーン（又はチャンネル）の例を示すが、ｎ個のレーン又はチャンネルに拡張することが可能である。ｎは、０より大きい整数である（例えば、１，２，３，４，５，８，１０，１２等）。追加又は代替として、多数のＣＤＲ/ＤＥＭＵＸが並列に使用され得る。各ＣＤＲ４１０は、電圧制御オシレータ（ＶＣＯ）ベースのＣＤＲ（例えばＶＣＯを含む）又はディレイロックループ（ＤＬＬ）ベースのＣＤＲであり得る。ＶＣＯベースのＣＤＲが図９に、ＤＬＬベースのＣＤＲが図１０に示されている。図９及び図１０に示すＣＤＲの詳細は後で説明される。
【０１０６】
図１１−図１４は、マルチレーンインターフェイスを有する送信装置（又は送信部）の別の実施形態を示す。各図は、ＣＭＵ／ＭＵＸ（例えば１１２０，１２２０，１３２０，１４２０）、マルチレーンインターフェイス（例えば、一例として図２に示すインターフェイス同様のシングルエンド又はディファレンシャルチャンネル１，２，・・・・Ｎ及びクロック信号用のシングルエンド又はディファレンシャルクロックチャンネル）、及びドライバブロック（例えば１１１０，１２１０，１３１０，１４１０）の部分を示す。この実施形態において、インターフェイスはＮ＋１ハイスピードレーンを含む。
【０１０７】
図１１は、データシンク側前置スキュー及び再クロッキングを伴う送信装置の実施形態を示す。送信装置１１０１は、ＣＭＵ／ＭＵＸ１１２０（その一部が図示されている）と、マルチレーンインターフェイスと、ドライバブロック１１１０と、を含む。ＣＭＵ／ＭＵＸ１１２０は、Ｎ個のデータソース１１２１と、Ｎ個の１：Ｎデマルチプレクサ１１２２と、Ｎ個のエラスティックバッファ３０５と、Ｎ個のクロックフェーズアジャスタ３０１と、Ｎ個のラッチ３０６と、Ｎ個のアンプ１１２６と、を含む。データソース１１２１は、送信するデータを提供し、クライアント側インターフェイスの出力を含み得る。ＣＭＵ／ＭＵＸ１１２０は、さらに、クロックマルチプライヤ１１２７と、クロックフェーズアジャスタ１１２８と、アンプ１１２５と、クロックレートをＮ分周するクロック分周器１１２９と、を含む。ドライバブロック１１１０は、Ｎ個のアンプ１１１６と、Ｎ個のラッチ９０２と、Ｎ個のデータシンク９０３と、を含む。データシンク９０３は、例えば、光モジュレータを駆動するためにデータチャンネルを駆動信号へ増幅するドライバアンプを含み得る。
【０１０８】
ＣＭＵ／ＭＵＸ１１２０は、クロックマルチプライヤから出力されるクロックレートをＮ分周し、各クロックフェーズアジャスタ３０１に低レートのクロックを提供するクロック分周器１／Ｎ１１３１を、選択的に含み得る。ＣＭＵ／ＭＵＸ１１２０は、クロックレートを１（無変更）又はＮ分周するようにプログラム又はセレクトされ得るクロック分周器１，１／Ｎ１１３２も含み得る。クロック分周器１１３２は、クロックフェーズアジャスタ１１２８とアンプ１１２５との間に配置され、クロックフェーズアジャスタ１１２８から出力されるクロックレートを低下させ得る。
【０１０９】
本実施形態において、Ｎデータソース１１２１から出力されるデータは、共通クロック（例えば、Ｎ分周されたクロックマルチプライヤ１１２７のクロック）を使用して、Ｎデマルチプレクサ１１２２により逆多重化され、Ｎエラスティックバッファ３０５に書き込まれる。各エラスティックバッファ３０５のデータは、移相クロック（例えば、各フェーズアジャスタ３０１で移相調節されたクロックマルチプライヤ１１２７のクロック）を使用してエラスティックバッファから読み出され、各Ｎ：１マルチプレクサ３０３により１データレーンに多重化され、各ラッチ３０６にラッチされ、各アンプ１１２６により増幅される。各データレーンのための移相クロックは、それぞれのフェーズアジャスタ３０１により個別に調節され、各エラスティックバッファ３０５の読み出し動作を計時するためと、各マルチプレクサ３０３の多重動作を計時するためと、各ラッチ３０６をクロッキングするためと、に使用される。これは、例えばＣＭＵ／ＭＵＸ１１２０とドライバブロック１１１０との間のインターフェイスでの遅延差を補償するために、ＣＭＵ／ＭＵＸにおいて調節される（例えば前置スキュー）ハイスピードデータレーン間の相対的遅延を可能にする。
【０１１０】
ドライバブロック１１１０のラッチ９０２は、共通クロック（例えば、ＣＭＵ／ＭＵＸ１１２０からハイスピードデータチャンネルを通しドライバブロック１１１０に送られてくるクロック）を使用して、ハイスピードデータレーンから入力されるデータをラッチする。このクロックの位相は、フェーズアジャスタ１１２８を使用して調節可能である。したがって、ハイスピードデータレーンからのデータは、ドライバブロック１１１０において共通クロックを使用して再クロッキングされる。
【０１１１】
図１２は、クロックマルチプライヤを使用してデータシンク側で前置スキュー及び再クロッキングする送信装置の実施形態を示す。図１２の送信装置は、図１１と同様であるが、ロースピードクロックチャンネルを使用している点が異なる（したがって、クロックフェーズアジャスタ１１２８及びアンプ１１２５が使われていない）。本実施形態において、ドライバブロック１２１０は、ロースピードクロックチャンネルのクロックレートをハイスピードデータレーンのデータレートへ上げるためにハイスピードクロックマルチプライヤ１２１７を備える。ハイスピードクロックマルチプライヤの出力クロックは、ドライバブロック１２１０のラッチ９０２クロッキングするために使用される。ＣＭＵ／ＭＵＸ１２２０は、クロック分周器１／Ｎ１２３１を選択的に含み得る。
【０１１２】
図１３は、データシンク側で前置スキューとＤＬＬベースのＣＤＲブロックを担う送信装置の実施形態を示す。本実施形態において、Ｎ個のデータソースから出力されるデータは、共通クロック（例えば、クロックマルチプライヤ１３２７のクロック）を使用してラッチ１３０５でラッチされ、アンプ１３２６により増幅され、マルチラインインターフェイスに出力される。この実施形態におけるドライバブロック１３１０は、アンプ１３１０と、Ｎ個のＤＬＬベースＣＤＲと、Ｎ個の１：Ｎデマルチプレクサ１３１２と、Ｎ個のエラスティックバッファ１３１３と、Ｎ個のＮ：１マルチプレクサ１３１４と、を含む。本実施形態において、各ＤＬＬベースＣＤＲ１３１１は、それぞれのデータレーンから入力されるデータ及びデータクロックをリカバーする。ＤＬＬベースＣＤＲの例については後に示す。各ＤＬＬベースＣＤＲ１３１１から出力されるリカバー後のデータ及びデータクロックは、それぞれ１：Ｎデマルチプレクサ１３１２及びエラスティックバッファ１３１３に入力される。データは、Ｎ分周されたリカバー後データクロックを使用して、１：Ｎデマルチプレクサ１３１２からエラスティックバッファ１３１３へ書き込まれる。したがって、データは、それぞれのリカバー後データクロックを使用して各エラスティックバッファに書き込まれる。データは、共通クロック（例えば、Ｎ分周されたクロックマルチプライヤ１３１７のクロック）を使用してエラスティックバッファ１３１３から読み出される。したがって、エラスティックバッファから読み出されるデータは、共通クロックに整列する。エラスティックバッファから出力されたデータは、Ｎ：１マルチプレクサ１３１４によりＮレーンのデータに多重化され、Ｎ個のデータシンク１３１５へ出力される。Ｎデータシンク１３１５は、例えば、ドライバブロック１３１０に続く光モジュレータを駆動するためにＮ個のドライバアンプを含み得る。
【０１１３】
図１４は、シンク側で前置スキューとＤＬＬベースのＣＤＲブロックを担う送信装置の実施形態を示す。図１４のドライバブロックは、図１３と同様であるが、エラスティックバッファ１４１３とＮ個のＮ：１マルチプレクサ１４１４との間にビットデスキューレジスタ１４１６が追加されている点で異なる。本実施形態において、ビットデスキューレジスタ１４１６は、ドライバブロック１４１０でデータレーンのデータビットを整列させるために使用される。図１３の実施同様に、データは、共通クロック（例えば、Ｎ分周されたクロックマルチプライヤのクロック）を使用してエラスティックバッファ１４１３から読み出される。この処理は、同じクロックにデータレーンを整列させ得るが、データレーン中のデータビットは１以上のユニットインターバル（ＵＩ）で未だ整列していない可能性がある。本実施形態においては、ビットデスキューレジスタ１４１６がデータレーンのデータビットを整列するようにシフトさせる。
【０１１４】
本実施形態において、データレーンのデータビットは、ＣＭＵ／ＭＵＸ１４２０からドライバブロック１４１０へフレーミングパターンを、ドライバブロック１４１０で分かるようにデータレーンで周期的に送ることにより、ドライバブロック１４１０において整列させ得る。フレーミングパターンが分かれば、ドライバブロック１４１０において、判明したフレーミングパターンに対し受信されたフレーミングパターンを比較することにより、デスキューコントローラがドライバブロック１４１０においてビット不整列を判断することができる。各データレーンに関するビット不整列を判断した後、デスキューコントローラは、各ビットデスキューレジスタ１４１６へコマンドを出し、それぞれのデータレーンのデータビットを、当該データビットが他のデータレーンのデータビットと整列する量だけシフトさせることができる。この実施形態の利点は、フレーミングパターンが既存のデータレーンで周期的に送られるので、ＣＭＵ／ＭＵＸ１４２０とドライバブロック１４１０との間の追加データレーンを必要としないということである。
【０１１５】
別の実施形態において、データレーンのデータビットは、ＣＭＵ／ＭＵＸ１４２０からドライバブロック１４１０へ基準レーン（非図示）を追加することにより、整列させ得る。基準レーンは、各ハイスピードデータレーンからのサンプルを含む。本実施形態において、デスキューコントローラは、基準レーンから得られるデータレーンの該当サンプルと各データレーンを相関させ、データレーンのビット不整列を判断することができる。各データレーンのビット不整列を判断した後、デスキューコントローラは、各ビットデスキューレジスタへコマンドを出し、それぞれのデータレーンのデータビットを、当該データビットが他のデータレーンのデータビットと整列する量だけシフトさせることができる。この実施形態の利点は、データレーンでフレーミングパターンを周期的に送る必要が無く、データの帯域幅を低減させられるということである。
【０１１６】
上記の各構成は、利点と、予想される考慮すべき争点とがある。図１１に示すアーキテクチャの利点は、データチャンルの歪みによる決定的なジッタがシンク側の再クロッキングによって除去されることである。予想される考慮すべき争点は、クロックのための追加ハイスピードチャンネルを使用すること（電力及びパッケージサイズに影響する）、チャンネル間の著しいWander（上述）に対処することができない可能性があること、ビットデスキューの欠如が、スキュー許容量をインターフェイスボーレートの１ＵＩより下に制限し得ること、である。
【０１１７】
図１２に示すアーキテクチャの利点は、データチャンルの歪みによる決定的なジッタがシンク側の再クロッキングによって除去されること、追加のハイスピードクロックチャンネルを使用しないこと（ロースピードクロックだけ）、である。予想される考慮すべき争点は、データシンクラッチにおいてデータパスに対するクロックパスのWanderが増すこと、シンク側にハイスピードクロックマルチプライヤユニットを要すること、ビットデスキューの欠如が、スキュー許容量をインターフェイスボーレートの１ＵＩより下に制限し得ること、である。
【０１１８】
図１３に示すアーキテクチャの利点は、データチャンルの歪みによる決定的なジッタがシンク側の再クロッキングによって除去されること、追加のハイスピードクロックチャンネルを使用しないこと（ロースピードクロックだけ）、データ及び基準クロック／ＣＭＵのWanderを適合させられること、である。予想される考慮すべき争点は、ＤＬＬベースＣＤＲ（例えば１３１１）と共にハイスピードクロックマルチプライヤユニット（例えば１３１７）を使用すること、シンク側にチャンネル（レーン）ごとのエラスティックバッファ（ＦＩＦＯ）（例えば１３１３）を使用すること（消費電力）、ビットデスキューの欠如が、スキュー許容量をインターフェイスボーレートの１ＵＩより下に制限し得ること、である。
【０１１９】
図１４に示すアーキテクチャの利点は、データチャンルの歪みによる決定的なジッタがシンク側の再クロッキングによって除去されること、追加のハイスピードクロックチャンネルを要しないこと（ロースピードクロックだけ）、データ及び基準クロック／ＣＭＵのWanderを適合させられること、である。予想される考慮すべき争点は、ＤＬＬベースＣＤＲ（例えば１４１１）と共にハイスピードクロックマルチプライヤユニット（例えば１４１７）を使用すること、シンク側にレーンごとのエラスティックバッファ（ＦＩＦＯ）（例えば１４１３）及びデスキューレジスタ（例えば１４１６）を使用すること（消費電力）、である。
【０１２０】
図９は、ＶＣＯベースＣＤＲの実施形態を示す。当該ＣＤＲは、フェーズディテクタ９２０と、ループフィルタ９３０と、ＶＣＯ９４０と、を含んで構成される。ＶＣＯ９４０は、電圧制御された周波数のクロックを出力する。クロックは、クロックの位相と入力データの位相とを比較するフェーズディテクタ９２０にフィードバックされる。フェーズディテクタ９２０は、クロックとデータとの間の位相エラーの関数である制御信号を出力する。制御信号は、ループフィルタ９３０により濾波され、クロックの周波数を制御するためにＶＣＯへ入力される。制御信号は、クロックとデータとの間の位相エラーを減少させる方向へクロックの周波数を増加又は減少させるので、クロックとデータが同期する。
【０１２１】
ＶＣＯベースＣＤＲは、ＶＣＯ９４０から出力されたクロックを９０度シフトさせたクロックを使用してデータをラッチするラッチ９５０をさらに含む。クロックは、データビットのエッジではなくて中間ビットで入力データのデータビットをサンプリングするために、９０度シフトさせる。クロックは、例えば、入力データのデータビットの最適なサンプリングが提供される移相値に従う他の移相値によりシフト調節し得る。ラッチ９５０は、ＶＣＯベースＣＤＲのデータを出力する。データクロックは、ＶＣＯ９４０から出力されたクロック又はＶＣＯ９４０から出力されたクロックを９０度シフトさせたクロック（データラッチに使用するクロック）であり得る。図９に示すＶＣＯベースＣＤＲは、上述のＣＤＲのいずれを実施するためであっても使用可能である。
【０１２２】
図１０は、ＤＬＬベースＣＤＲの実施形態を示す。当該ＣＤＲは、フェーズディテクタ１０１０と、アキュムレータ（accumulator）１０２０と、極座標−直交座標コンバータ１０３０と、フェーズアジャスタ１０４０と、を含んで構成される。フェーズアジャスタ１０４０は、フルデータレートで走る基準クロックを移相させる。フェーズディテクタ１０１０は、入力データの位相と移相後基準クロックの位相とを比較する。フェーズディテクタ１０１０は、移相後基準クロックの位相がデータの位相に先立つか遅れるかに応じて、アップ信号又はダウン信号を出力する。アキュムレータ１０２０は、アップ信号とダウン信号を累積し、累積したアップ信号及びダウン信号に基づいてフェーズコントロールワードを出力する。極座標−直交座標コンバータ１０３０は、フェーズコントロールワードを同相成分（Ｉ）と直角位相成分（Ｑ）とに変換する。フェーズコントロールのＩ及びＱ成分は、デジタルアナログコンバータ（ＤＡＣ）１０５０によりアナログ信号に変換され、フェーズアジャスタ１０４０に入力される。フェーズアジャスタ１０４０は、フェーズコントロールに基づいて基準クロックを移相させる。フェーズアジャスタ１０４０は。基準クロックとデータとの間の位相エラーが減少する方向へ基準クロックの位相をシフトさせるので、基準クロックとデータとが同期する。
【０１２３】
ＤＬＬベースＣＤＲはさらに、フェーズアジャスタ１０４０から出力されたクロックをフェーズシフタ１０７０により９０度シフトさせたクロックを使用してデータをラッチするラッチ１０６０を含む。クロックは、例えば、入力データのデータビットの最適サンプリングを提供する移相値に従う他の移相値により移相調節し得る。ラッチ１０６０は、ＤＬＬベースＣＤＲのデータを出力する。データクロックは、フェーズアジャスタ１０４０から出力されたクロック又はフェーズアジャスタ１０４０から出力されたクロックを９０度シフトさせたクロック（データラッチに使用するクロック）であり得る。図１０に示すＤＬＬベースＣＤＲは、上述のＣＤＲのいずれを実施するためであっても使用できる。
【０１２４】
図８ａは、データアイパターンの一例を示す。データアイパターンは、データレーンからデータビットをサンプリングするための最適なサンプリングポイントを選択するのに有用な情報を提供する。データアイパターンは、Ｋ次のローパスフィルタ（Ｋは１以上）を通した後にデータレーンから出力される「１」８１０及び「０」８２０を重畳させて発生される。このローパスフィルタリングは、通信チャンネルを通した信号が図８ａに示す波形同様のアナログ波形となる結果として生じる歪みに類似する。図８は、歪みのない左右対称のデータアイパターンの例を示し、その最適なサンプリングポイントはアイの中央である。歪んで対称の崩れたデータアイの場合、サンプリングポイントのしきい値及び位相のいずれか又は両方は、最適なデータサンプリングを提供するために調節が必要となる。
【０１２５】
図８ｂは、しきい値及び位相を調節可能なラッチ８３０の実施形態を示す。しきい値の調節は、加算器８４０により提供される。加算器８４０は、調節可能なオフセット（例えばＤＣ電圧）をデータに加算し、ラッチ８３０がデータビットを１か０か決定するためのしきい値を調節する。位相の調節は、フェーズアジャスタ８５０により提供される。フェーズアジャスタ８５０は、ラッチ８３０に入力されるクロックの位相をフェーズアジャストコマンドに基づいて移相調節する。図８ｂに示す方式は、上述のいずれのラッチについても、ラッチの調節可能なしきい値及び位相を提供するために使用され得る。モジュレータドライバにおけるラッチに関して、クロックの移相調節は、ＣＭＵ／ＭＵＸブロックのフェーズシフタにより提供され得る。
【０１２６】
ここに使用されている用語「接続」は、直接的接続又は間接的接続（例えば、１以上の他の素子を介しての接続）の意味をもつ。素子が信号（例えばデータチャンネル）に関する機能を実行する場合、該信号は、直接的又は間接的な素子の入力信号であり得る。
【０１２７】
本発明に関し、特定の例示構成と共に説明した。本発明は上記構成に限定されず、本発明の範囲を逸脱することなく様々な変形及び修正を当分野で通常の知識をもつ者がなし得ることは、理解されるべきである。例えば、所定の周波数が一例として参照されているが、本発明はその周波数に限定されるのではなく、他の周波数でも使用し得る。さらに、所定のデータレートが一例として記載されているが、本発明はそのデータレートに限定されるのではなく、他のデータレートでも使用し得る。
【図１ａ】
2010539818.tif 000003
【図１ｂ】
2010539818.tif 000004
【図２ａ】
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【図２ｂ】
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【図２ｃ】
2010539818.tif 000007
【図２ｄ】
2010539818.tif 000008
【図２ｅ】
2010539818.tif 000009
【図２ｆ】
2010539818.tif 000010
【図２ｇ】
2010539818.tif 000011
【図２ｈ】
2010539818.tif 000012
【図２ｉ】
2010539818.tif 000013
【図２ｊ】
2010539818.tif 000014
【図２ｋ】
2010539818.tif 000015
【図３】
2010539818.tif 000016
【図４】
2010539818.tif 000017
【図５】
2010539818.tif 000018
【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
2010539818.tif 000029