(57)【要約】  複数の出力を有するブースト・スイッチング・コンバータが、入力電源（通常はバッテリ）とノードＶxとの間に接続されたインダクタを含む。ローサイド・スイッチがノードＶxと接地とを接続する。２又はそれ以上の出力ステージが含まれる。個々の出力ステージは、ハイサイド・スイッチ及び出力キャパシタを含む。それぞれの負荷へ電流を送出するために個々の出力ステージが接続される。ローサイド・スイッチとハイサイド・スイッチとを反復シーケンスで駆動するために制御回路が接続される。最初にインダクタが充電され、その後個々の出力ステージに放電される。実際には、各々が異なる出力電圧を有する一連の異なるスイッチング・コンバータが設けられる。
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【特許請求の範囲】
【請求項１】
電源電圧とノードＶxとの間に接続されたインダクタと、
前記ノードＶxと接地との間に接続されたローサイド・スイッチと、
前記ノードＶxと第１の負荷との間に接続された第１のハイサイド・スイッチと、
前記ノードＶxと第２の負荷との間に接続された第２のハイサイド・スイッチと、
を備えることを特徴とするスイッチング・コンバータ。
【請求項２】
前記第１の負荷と並列に接続された第１の出力キャパシタと、前記第２の負荷と並列に接続された第２の出力キャパシタとをさらに備える、
ことを特徴とする請求項１に記載のスイッチング・コンバータ。
【請求項３】
前記ローサイド・スイッチと、前記第１のハイサイド・スイッチと、前記第２のハイサイド・スイッチとを反復シーケンスで駆動するために接続された制御回路をさらに備え、前記反復シーケンスは、
前記インダクタが前記電源電圧と接地との間で充電される第１のフェーズと、
前記インダクタが前記第１の負荷に電流を供給する第２のフェーズと、
前記インダクタが前記第２の負荷に電流を供給する第３フェーズと、
を含むことを特徴とする請求項１に記載のスイッチング・コンバータ。
【請求項４】
前記反復シーケンスが、第１のフェーズ、第２のフェーズ、第３フェーズ、第１のフェーズ、第２のフェーズ、第３フェーズの形を有する、
ことを特徴とする請求項３に記載のスイッチング・コンバータ。
【請求項５】
前記反復シーケンスが、第１のフェーズ、第２のフェーズ、第１のフェーズ、第３フェーズ、第１のフェーズ、第２のフェーズ、第１のフェーズ、第３フェーズの形を有する、
ことを特徴とする請求項３に記載のスイッチング・コンバータ。
【請求項６】
前記負荷の少なくとも１つに供給される電圧又は電流の関数であるフィードバック信号を生成するように構成されたフィードバック回路をさらに備え、前記制御回路が、前記フィードバック信号に応じて前記第１のフェーズ、第２のフェーズ又は第３フェーズの少なくとも１つの持続時間を変更するように構成された、
ことを特徴とする請求項３に記載のスイッチング・コンバータ。
【請求項７】
前記負荷の少なくとも１つに供給される電圧又は電流の関数であるフィードバック信号を生成するように構成されたフィードバック回路をさらに備え、前記制御回路が、前記フィードバック信号に応じて前記第１のフェーズ、第２のフェーズ及び第３フェーズの反復の頻度を変更するように構成された、
ことを特徴とする請求項３に記載のスイッチング・コンバータ。
【請求項８】
前記負荷の少なくとも１つに供給される電圧又は電流の関数であるフィードバック信号を生成するように構成されたフィードバック回路をさらに備え、前記制御回路が、前記フィードバック信号に応じて前記第１のフェーズ、第２のフェーズ又は第３フェーズをスキップするように構成された、
ことを特徴とする請求項３に記載のスイッチング・コンバータ。
【請求項９】
前記ローサイド・スイッチがＮチャネルＭＯＳＦＥＴデバイスである、
ことを特徴とする請求項１に記載のスイッチング・コンバータ。
【請求項１０】
前記第１及び第２のハイサイド・スイッチの少なくとも一方がＰチャネルＭＯＳＦＥＴデバイスである、
ことを特徴とする請求項１に記載のスイッチング・コンバータ。
【請求項１１】
前記ＰチャネルＭＯＳＦＥＴデバイスにバイアス電圧を供給するために接続されたボディ-バイアス・ジェネレータをさらに備える、
ことを特徴とする請求項１０に記載のスイッチング・コンバータ。
【請求項１２】
前記第１及び第２のハイサイド・スイッチの少なくとも一方がＮチャネルＭＯＳＦＥＴデバイスである、
ことを特徴とする請求項１に記載のスイッチング・コンバータ。
【請求項１３】
前記ＮチャネルＭＯＳＦＥＴデバイスのゲートに供給される電圧をブーストするために接続されたブートストラップ回路をさらに備える、
ことを特徴とする請求項１２に記載のスイッチング・コンバータ。
【請求項１４】
電源電圧とノードＶxとの間に接続されたインダクタと、
前記ノードＶxと接地との間に接続されたローサイド・スイッチと、
前記ノードＶxと第１の負荷との間に接続された第１のハイサイド・スイッチと、
前記ノードＶxと第２の負荷との間に接続されたダイオードと、
を備えることを特徴とするスイッチング・コンバータ。
【請求項１５】
前記第１の負荷と並列に接続された第１の出力キャパシタと、前記第２の負荷と並列に接続された第２の出力キャパシタとをさらに備える、
ことを特徴とする請求項１４に記載のスイッチング・コンバータ。
【請求項１６】
前記ローサイド・スイッチ及び前記第１のハイサイド・スイッチを反復シーケンスで駆動するために接続された制御回路をさらに備え、前記反復シーケンスは、
前記インダクタが前記電源電圧と接地との間で充電される第１のフェーズと、
前記インダクタが前記第１の負荷に電流を供給する第２のフェーズと、
前記インダクタが前記第２の負荷に電流を供給する第３フェーズと、
を含むことを特徴とする請求項１４に記載のスイッチング・コンバータ。
【請求項１７】
前記反復シーケンスが、第１のフェーズ、第２のフェーズ、第３フェーズ、第１のフェーズ、第２のフェーズ、第３フェーズの形を有する、
ことを特徴とする請求項１６に記載のスイッチング・コンバータ。
【請求項１８】
前記反復シーケンスが、第１のフェーズ、第２のフェーズ、第１のフェーズ、第３フェーズ、第１のフェーズ、第２のフェーズ、第１のフェーズ、第３フェーズの形を有する、
ことを特徴とする請求項１６に記載のスイッチング・コンバータ。
【請求項１９】
前記負荷の少なくとも１つに供給される電圧又は電流の関数であるフィードバック信号を生成するように構成されたフィードバック回路をさらに備え、前記制御回路が、前記フィードバック信号に応じて前記第１のフェーズ、第２のフェーズ又は第３フェーズの少なくとも１つの持続時間を変更するように構成された、
ことを特徴とする請求項１６に記載のスイッチング・コンバータ。
【請求項２０】
前記負荷の少なくとも１つに供給される電圧又は電流の関数であるフィードバック信号を生成するように構成されたフィードバック回路をさらに備え、前記制御回路が、前記フィードバック信号に応じて前記第１のフェーズ、第２のフェーズ及び第３フェーズの反復の頻度を変更するように構成された、
ことを特徴とする請求項１６に記載のスイッチング・コンバータ。
【請求項２１】
前記負荷の少なくとも１つに供給される電圧又は電流の関数であるフィードバック信号を生成するように構成されたフィードバック回路をさらに備え、前記制御回路が、前記フィードバック信号に応じて前記第１のフェーズ、第２のフェーズ又は第３フェーズをスキップするように構成された、
ことを特徴とする請求項１６に記載のスイッチング・コンバータ。
【請求項２２】
前記ローサイド・スイッチがＮチャネルＭＯＳＦＥＴデバイスである、
ことを特徴とする請求項１４に記載のスイッチング・コンバータ。
【請求項２３】
前記第１のハイサイド・スイッチがＰチャネルＭＯＳＦＥＴデバイスである、
ことを特徴とする請求項１４に記載のスイッチング・コンバータ。
【請求項２４】
前記ＰチャネルＭＯＳＦＥＴデバイスにバイアス電圧を供給するために接続されたボディ-バイアス・ジェネレータをさらに備える、
ことを特徴とする請求項２３に記載のスイッチング・コンバータ。
【請求項２５】
前記第１のハイサイド・スイッチがＮチャネルＭＯＳＦＥＴデバイスである、
ことを特徴とする請求項１に記載のスイッチング・コンバータ。
【請求項２６】
前記ＮチャネルＭＯＳＦＥＴデバイスのゲートに供給される電圧をブーストするために接続されたブートストラップ回路をさらに備える、
ことを特徴とする請求項２５に記載のスイッチング・コンバータ。
【請求項２７】
電源電圧とノードＶxとの間に接続されたローサイド・スイッチと、
電源電圧とノードＶxとの間に接続されたインダクタと、
前記ノードＶxと第１の負荷との間に接続された第１のハイサイド・スイッチと、
前記ノードＶxと第２の負荷との間に接続された第２のハイサイド・スイッチと、
を備えることを特徴とするスイッチング・コンバータ。
【請求項２８】
前記第１の負荷と並列に接続された第１の出力キャパシタと、前記第２の負荷と並列に接続された第２の出力キャパシタとをさらに備える、
ことを特徴とする請求項２７に記載のスイッチング・コンバータ。
【請求項２９】
前記ローサイド・スイッチと、前記第１のハイサイド・スイッチと、前記第２のハイサイド・スイッチとを反復シーケンスで駆動するために接続された制御回路をさらに備え、前記反復シーケンスは、
前記インダクタが前記電源電圧と接地との間で充電される第１のフェーズと、
前記インダクタが前記第１の負荷に電流を供給する第２のフェーズと、
前記インダクタが前記第２の負荷に電流を供給する第３フェーズと、
を含むことを特徴とする請求項２７に記載のスイッチング・コンバータ。
【請求項３０】
前記反復シーケンスが、第１のフェーズ、第２のフェーズ、第３フェーズ、第１のフェーズ、第２のフェーズ、第３フェーズの形を有する、
ことを特徴とする請求項２９に記載のスイッチング・コンバータ。
【請求項３１】
前記反復シーケンスが、第１のフェーズ、第２のフェーズ、第１のフェーズ、第３フェーズ、第１のフェーズ、第２のフェーズ、第１のフェーズ、第３フェーズの形を有する、
ことを特徴とする請求項２９に記載のスイッチング・コンバータ。
【請求項３２】
前記負荷の少なくとも１つに供給される電圧又は電流の関数であるフィードバック信号を生成するように構成されたフィードバック回路をさらに備え、前記制御回路が、前記フィードバック信号に応じて前記第１のフェーズ、第２のフェーズ又は第３フェーズの少なくとも１つの持続時間を変更するように構成された、
ことを特徴とする請求項２９に記載のスイッチング・コンバータ。
【請求項３３】
前記負荷の少なくとも１つに供給される電圧又は電流の関数であるフィードバック信号を生成するように構成されたフィードバック回路をさらに備え、前記制御回路が、前記フィードバック信号に応じて前記第１のフェーズ、第２のフェーズ及び第３フェーズの反復の頻度を変更するように構成された、
ことを特徴とする請求項２９に記載のスイッチング・コンバータ。
【請求項３４】
前記負荷の少なくとも１つに供給される電圧又は電流の関数であるフィードバック信号を生成するように構成されたフィードバック回路をさらに備え、前記制御回路が、前記フィードバック信号に応じて前記第１のフェーズ、第２のフェーズ又は第３フェーズをスキップするように構成された、
ことを特徴とする請求項２９に記載のスイッチング・コンバータ。
【請求項３５】
前記ローサイド・スイッチがＮチャネルＭＯＳＦＥＴデバイスである、
ことを特徴とする請求項２７に記載のスイッチング・コンバータ。
【請求項３６】
前記第１及び第２のハイサイド・スイッチの少なくとも一方がＰチャネルＭＯＳＦＥＴデバイスである、
ことを特徴とする請求項２７に記載のスイッチング・コンバータ。
【請求項３７】
前記ＰチャネルＭＯＳＦＥＴデバイスにバイアス電圧を供給するために接続されたボディ-バイアス・ジェネレータをさらに備える、
ことを特徴とする請求項３６に記載のスイッチング・コンバータ。
【請求項３８】
前記第１及び第２のハイサイド・スイッチの少なくとも一方がＮチャネルＭＯＳＦＥＴデバイスである、
ことを特徴とする請求項２７に記載のスイッチング・コンバータ。
【請求項３９】
前記ＮチャネルＭＯＳＦＥＴデバイスのゲートに供給される電圧をブーストするために接続されたブートストラップ回路をさらに備える、
ことを特徴とする請求項３８に記載のスイッチング・コンバータ。
【発明の詳細な説明】
【背景技術】
【０００１】
一般に、デジタルＩＣ、半導体メモリ、ディスプレイ・モジュール、ハードディスク・ドライブ、ＲＦ回路、マイクロプロセッサ、デジタル・シグナル・プロセッサ及びアナログＩＣなどの様々なマイクロエレクトロニクス部品、特に携帯電話、ノートブック型コンピュータ及び消費者製品などのバッテリ給電用途におけるこれらの部品に電力を供給する供給電圧の変動を防ぐために電圧調整が必要とされる。
【０００２】
多くの場合、製品のバッテリ又はＤＣ入力電圧は、より高いＤＣ電圧にステップアップされ、或いはより低いＤＣ電圧にステップダウンされる必要があるので、このようなレギュレータはＤＣ−ＤＣコンバータと呼ばれる。バッテリの電圧が所望の負荷電圧よりも高いときには常にステップダウン・コンバータが使用される。ステップダウン・コンバータは、誘導性スイッチング・レギュレータ、容量電荷ポンプ、及び線形レギュレータを含むことができる。反対に、バッテリの電圧がその負荷に給電するのに必要な電圧よりも低いときには常に、一般にブースト・コンバータと呼ばれるステップアップ・コンバータが使用される。ステップアップ・コンバータは、誘導性スイッチング・レギュレータ又は容量電荷ポンプを含むことができる。
【０００３】
上述の電圧レギュレータのうち、誘導性スイッチング・コンバータは、最も広い範囲の電流、入力電圧及び出力電圧にわたって優れた性能を実現することができる。ＤＣ−ＤＣ誘導性スイッチング・コンバータの基本的な原理は、インダクタ（コイル又は変圧器）の電流を瞬時に変更できず、インダクタが逆電圧を生成してその電流のあらゆる変化に抵抗するという単純な原理に基づく。
【０００４】
インダクタベースのＤＣ／ＤＣスイッチング・コンバータの基本原理は、ＤＣ電源をパルス又はバーストにスイッチ又は「チョップ」すること、及びインダクタ及びキャパシタを含むローパス・フィルタを使用してこれらのバーストをフィルタリングし、正常に機能する時間的に変化する電圧を生成すること、すなわちＤＣをＡＣに変換することである。高周波数でスイッチする１又はそれ以上のトランジスタを使用してインダクタの磁化及び消磁を反復して行うことにより、インダクタを使用してコンバータの入力をステップアップ又はステップダウンし、その入力とは異なる出力電圧を生成することができる。磁気を使用してＡＣ電圧を上昇又は低下させた後、出力をＤＣに整流しフィルタリングしてあらゆるリップルを取り除く。
【０００５】
通常、トランジスタは、一般に「パワーＭＯＳＦＥＴ」と呼ばれる低オン状態抵抗のＭＯＳＦＥＴを使用して実装される。コンバータの出力電圧からのフィードバックを使用してスイッチング状態を制御することにより、コンバータの入力電圧又はその出力電流の急激な変化にも関わらず、一定の十分に調整された出力電圧を維持することができる。
【０００６】
トランジスタのスイッチング動作により発生するあらゆるＡＣノイズ又はリップルを除去するために、スイッチング・レギュレータ回路の出力を横切って出力キャパシタが配置される。インダクタ及び出力キャパシタは共に、トランジスタのスイッチングノイズの大半が負荷に達しないようにする「ローパス」フィルタを形成する。通常は１ＭＨｚ以上であるスイッチング周波数は、フィルタの「ＬＣ」タンクの共振周波数と比較して「高く」なければならない。スイッチされたインダクタは、複数のスイッチングサイクルにわたって平均化され、平均電流がゆっくりと変動するプログラマブル電流源のように機能する。
【０００７】
平均インダクタ電流が、「オン」又は「オフ」スイッチのいずれかとしてバイアスされるトランジスタにより制御されるので、トランジスタにおけるワット損は理論的には小さく、８０から９０パーセントの範囲の高コンバータ効率を実現することができる。具体的には、パワーＭＯＳＦＥＴが「高」ゲートバイアスを使用してオン状態スイッチとしてバイアスされる場合、通常２００ミリオーム以下の低ＲDS（ｏｎ）抵抗の線形Ｉ−Ｖドレイン特性を示す。例えば０．５Ａでは、このようなデバイスは、その高ドレイン電流にも関わらず１００ｍＶの最大電圧降下ＩD・ＲDS（ｏｎ）しか示さない。そのオン状態導電時間中のワット損はＩD2・ＲDS（ｏｎ）である。実施例では、トランジスタの導電中のワット損を（０．５Ａ）2・（０．２Ω）＝５０ｍＷとする。
【０００８】
パワーＭＯＳＦＥＴは、そのオフ状態ではゲートをソースにバイアスし、すなわちこの結果ＶGS＝０になる。印加されたドレイン電圧ＶDSがコンバータのバッテリ入力電圧Ｖbattに等しい状態でも、パワーＭＯＳＦＥＴのドレイン電流ＩDSSは非常に小さく、通常は１マイクロアンペアをはるかに下回り、より一般的にはナノアンペアである。電流ＩＤＳＳは、主に接合漏れを含む。
【０００９】
従って、ＤＣ／ＤＣコンバータ内のスイッチとして使用されるパワーＭＯＳＦＥＴは、そのオフ状態では高電圧で低電流を示し、そのオン状態では低電圧降下で高電流を示すので効率的である。スイッチング過渡現象を除けば、パワーＭＯＳＦＥＴにおけるＩD・ＶDSの積は小さいままであり、スイッチにおけるワット損は低いままである。
【００１０】
パワーＭＯＳＦＥＴは、入力電源をチョップすることによりＡＣをＤＣに変換するために使用されるだけでなく、合成したＡＣをＤＣに整流するのに必要な整流ダイオードに取って代わるためにも使用することができる。多くの場合、整流器としてのＭＯＳＦＥＴの動作は、ＭＯＳＦＥＴをショットキー・ダイオードと並列に配置し、ダイオードが導通する場合、すなわちダイオードの導通に同期する場合にはいつでもＭＯＳＦＥＴをオンすることにより遂行される。従って、このような用途では、ＭＯＳＦＥＴは同期整流器と呼ばれる。
【００１１】
同期整流器ＭＯＳＦＥＴは、低オン抵抗かつショットキーよりも低い電圧降下を有するようなサイズにできるため、伝導電流がダイオードからＭＯＳＦＥＴチャネルに迂回され、「整流器」における全体的なワット損が低減される。ほとんどのパワーＭＯＳＦＥＴは、寄生ソース-ドレイン・ダイオードを含む。スイッチング・レギュレータでは、この固有のＰＮダイオードの向きが、ショットキー・ダイオードと同じ極性でなければならず、すなわち陰極は陰極に、陽極は陽極に合わせる必要がある。このシリコンＰＮダイオードとショットキー・ダイオードとの並列結合は、同期整流器ＭＯＳＦＥＴがオンになる前の「ブレーク-ビフォア-メーク」として知られる短い間隔の間にのみ電流を運ぶので、ダイオードにおける平均ワット損が低くなり、多くの場合ショットキーは完全に排除される。
【００１２】
トランジスタのスイッチング・イベントが発振期間に比べて相対的に速いと仮定すると、回路分析において、スイッチング中の電力損失は無視してよいと考えることができ、或いはこれを一定の電力損失として処理することができる。次に、導通損失及びゲートドライブ損失を考慮することにより、低電圧スイッチング・レギュレータにおける全体の電力損失を推定することができる。しかしながら、マルチメガヘルツ・スイッチング周波数ではスイッチング波形分析がより重要になり、デバイスのドレイン電圧、ドレイン電流、及びゲートバイアス電圧駆動対時間を分析することにより検討する必要がある。
【００１３】
上記の原理に基づいて、今日のインダクタベースのＤＣ／ＤＣスイッチング・レギュレータは、幅広い回路、インダクタ、及びコンバータトポロジを使用して実装される。概して、これらは非絶縁コンバータと絶縁コンバータという２つの主な種類のトポロジに分けられる。
【００１４】
最も一般的な絶縁コンバータはフライバック及びフォワード・コンバータを含み、変圧器又は結合インダクタを必要とする。より高い電力では、フル・ブリッジ・コンバータも使用される。絶縁コンバータは、変圧器の一次側対二次側の巻き線比を調整することにより、その入力電圧をステップアップ又はステップダウンすることができる。複数の巻き線を含む変圧器は、入力よりも高い電圧及び入力よりも低い電圧の両方を含む複数の出力を同時に生成することができる。変圧器の欠点は、単一巻きインダクタに比べて大きく、望ましくない漂遊インダクタンスの悪影響を受けることである。
【００１５】
非絶縁電源は、ステップダウン・バック・コンバータ、ステップアップ・ブースト・コンバータ、及びバックブースト・コンバータを含む。バック・コンバータ及びブースト・コンバータは特に効率的であるとともにサイズがコンパクトであり、特に２．２μＨ以下のインダクタを使用できるメガヘルツ周波数レンジで動作する。このようなトポロジはコイルごとに単一の調整出力電圧を生成し、常にスイッチをオンタイムで調整して電圧を調整するために個々の出力ごとに専用の制御ループと別個のＰＷＭコントローラとを必要とする。
【００１６】
携帯用途及びバッテリ給電用途では、一般に同期整流を使用して効率を改善する。同期整流を使用するステップダウン・バック・コンバータは、同期バック・レギュレータとして知られている。同期整流を使用するステップアップ・ブースト・コンバータは、同期ブースト・コンバータとして知られている。
【００１７】
同期ブースト・コンバータの動作：  図１に示すように、従来技術の同期ブースト・コンバータ１は、ローサイド・パワーＭＯＳＦＥＴスイッチ９と、バッテリ接続インダクタ２と、出力キャパシタ５と、並列整流ダイオード４を有する「フローティング」同期整流器ＭＯＳＦＥＴ３とを含む。ＭＯＳＦＥＴのゲートは、ブレーク-ビフォア-メーク回路により駆動され、フィルタ・キャパシタ５を横切って存在するコンバータの出力からの電圧フィードバックＶFBに応じてＰＷＭコントローラ６により制御される。出力キャパシタ５の短絡を防ぐためにＢＢＭ動作が必要となる。
【００１８】
同期整流器ＭＯＳＦＥＴ３はＮチャネルであっても又はＰチャネルであってもよいが、そのソース端子及びドレイン端子がいずれの電源レールにも恒久的に接続されていない、すなわち接地又はＶｂａｔｔのいずれにも接続されていないという意味でフローティングであると考えられる。ダイオード４は、同期整流器がＰチャネル・デバイスであるか又はＮチャネル・デバイスであるかに関わらず、同期整流器ＭＯＳＦＥＴ４に固有のＰＮダイオードである。ＭＯＳＦＥＴ３と並列にショットキー・ダイオードを含むことができるが、直列インダクタンスでは、順方向バイアス固有のダイオード４から電流を逸らすほど十分に速く動作することはできない。ダイオード８は、Ｎチャネル・ローサイドＭＯＳＦＥＴ９に固有のＰＮ接合ダイオードを含み、通常のブースト・コンバータ動作下では逆バイアスされたままである。通常のブースト動作下ではダイオード８は導通しないので、これを破線の形で示している。
【００１９】
コンバータのデューティファクタＤを、バッテリ又は電源からＤＣ／ＤＣコンバータにエネルギーが流れる時間、すなわちローサイドＭＯＳＦＥＴスイッチ９がオンでありインダクタ２が磁化される間の時間として定義した場合、ブースト・コンバータの出力対入力電圧比は、１からそのデューティファクタをマイナスしたものの逆数に比例し、次式の通りとなる。
【００２０】
【数１】
2010536318.tif 000003
【００２１】
この式は幅広い変換速度を表すものであるが、ブースト・コンバータが統一移動特性にスムーズに近づくにときは常に、極めて高速のデバイス及び回路反応時間が必要となる。高デューティファクタ及び変換率の場合、インダクタは大きな電流のスパイクを伝導して効率を悪化させる。これらの要因を考慮に入れて、ブースト・コンバータのデューティファクタは、実際には５％から７５％の範囲に制限される。
【発明の概要】
【発明が解決しようとする課題】
【００２２】
複数調整電圧の必要性：  今日の電子デバイスは、動作するために数多くの調整電圧を必要とする。例えば、スマートフォンは、単一のハンドヘルドユニット内で２６以上の別個の調整電源を使用することができる。各々が別個のインダクタを有するこれほど多くのスイッチング・レギュレータの使用は、スペース上の制限により不可能である。
【００２３】
残念ながら、マルチ出力非絶縁コンバータは、複数巻きインダクタ又はタップインダクタを必要とする。タップインダクタは、絶縁コンバータ及び変圧器よりも小型ではあるが、単一巻きインダクタよりはかなり大きく、高さも高く、寄生効果及び放射ノイズの増加の影響を受ける。この結果、複数巻きインダクタは、ハンドセット又はポータブル家庭用電化製品などの、スペースの影響を受け易い又はポータブルなデバイスには使用されない。
【００２４】
妥協案として、今日のポータブル・デバイスは、ほんのわずかのスイッチング・レギュレータをいくつかの線形レギュレータと組み合わせて使用し、必要な数の独立した供給電圧を生成する。多くの場合、低ドロップアウト線形レギュレータ、すなわちＬＤＯの効率はスイッチング・レギュレータよりも悪いが、これらはコイルを必要としないのでより小型かつ低コストである。この結果、低コスト及び小型サイズのために効率及びバッテリ寿命が犠牲にされる。
【００２５】
単一巻きインダクタから複数の出力を生成することができ、コスト及びサイズの両方を最小にするスイッチング・レギュレータが必要とされている。
【課題を解決するための手段】
【００２６】
本発明の実施形態は、複数の出力を有するブースト・スイッチング・コンバータを含む。典型的な実施構成では、入力電源（通常バッテリ）とノードＶxとの間にインダクタが接続される。ローサイド・スイッチがノードＶxと接地とを接続する。２又はそれ以上の出力ステージが含まれる。個々の出力ステージは、ハイサイド・スイッチ及び出力キャパシタを含む。電流をそれぞれの負荷へ送出するために個々の出力ステージが接続される。
【００２７】
ローサイド・スイッチ及びハイサイド・スイッチを反復シーケンスで駆動するために制御回路が接続される。典型的な実施構成では、このシーケンスの第１のフェーズでインダクタを入力電源と接地との間に接続する。この結果、インダクタが磁界の形で電荷を蓄えるようになる。
【００２８】
さらに、第２のフェーズとその次のフェーズとの間に個々の出力ステージが選択される。個々のステージが選択されると、そのハイサイド・スイッチが拡張される。この結果、インダクタから出力キャパシタ及び負荷を含む選択された出力ステージへ電流が流れるようになる。その後、インダクタを再充電した状態でシーケンスが繰り返される。
【００２９】
その他のシーケンスも同様に実行できることを理解されたい。これは、例えばインダクタを（個々の出力ステージの起動の間などの）より高い頻度で又はより低い頻度で充電できることを意味する。１又はそれ以上の出力ステージの起動を静的に又は動的に優先させることができる。
【００３０】
様々な方法を使用してブースト・スイッチング・コンバータを調整することができる。通常、この方法は、出力ステージの起動時間が変化するパルス幅変調を含む。インダクタの充電時間を変えることもできる。出力ステージの起動速度を負荷状態に適合するように変調するパルス周波数変調方式を使用することもできる。
【００３１】
今説明しているコンバータは、ブースト・コンバータとして動作する。個々の出力ステージにより生成された電圧が電源電圧を上回る。通常、個々の出力ステージは、コンバータが一連の２又はそれ以上のブースト・コンバータとして動作するように異なる出力電圧を生成する。関連するトポロジを使用して反転コンバータを実装することも可能である。反転コンバータの典型的な実施構成は、接地とノードＶxとの間に接続されたインダクタを含む。ローサイド・スイッチが、ノードＶxと入力電源（通常はバッテリ）とを接続する。２又はそれ以上の出力ステージが含まれる。個々の出力ステージは、ハイサイド・スイッチ及び出力キャパシタを含む。電流をそれぞれの負荷へ送出するために個々の出力ステージが接続される。
【００３２】
上述したように、制御回路が反復シーケンスでインダクタを充電して出力ステージを起動する。この結果、個々の出力ステージが、全ての出力電圧が電源電圧と異極性の状態の異なる出力電圧を送出する。実際には、反転コンバータが一連のインバータとして動作し、インバータの数は出力ステージの数に対応する。
【図面の簡単な説明】
【００３３】
【図１】従来技術の同期ブースト・コンバータを示すブロック図である。
【図２】時分割インダクタ（ＴＭＩ）デュアル出力同期ブースト・コンバータを示す概略図である。
【図３Ａ】インダクタが磁化されるフェーズ中のデュアル出力ＴＭＩ同期ブースト・コンバータの動作を示す概略図である。
【図３Ｂ】電荷がＶOUT1（Ｃ）に移動されるフェーズ中の図３Ａのデュアル出力ＴＭＩ同期ブースト・コンバータの動作を示す概略図である。
【図３Ｃ】電荷がＶOUT2（Ｃ）に移動されるフェーズ中の図３Ａのデュアル出力ＴＭＩ同期ブースト・コンバータの動作を示す概略図である。
【図４】デュアル出力ＴＭＩ同期ブースト・コンバータのアルゴリズムを示すフロー図である。
【図５Ａ】デュアル出力ＴＭＩ同期ブースト・コンバータのスイッチング波形を示すグラフである。
【図５Ｂ】デュアル出力ＴＭＩ同期ブースト・コンバータのブレーク-ビフォア-メーク挙動を強調したスイッチング波形を示すグラフである。
【図６】ボディ・バイアス・ジェネレータを含むＰチャネルＭＯＳＦＥＴを使用して固有のソース-ドレイン・ダイオードを排除したデュアル出力ＴＭＩ同期ブースト・コンバータの実施構成を示す図である。
【図７Ａ】ボディ・バイアス・ジェネレータを含むＮチャネルＭＯＳＦＥＴを使用するデュアル出力ＴＭＩ同期ブースト・コンバータの実施構成を示す図である。
【図７Ｂ】接地ボディＮチャネルＭＯＳＦＥＴを使用するデュアル出力ＴＭＩ同期ブースト・コンバータの実施構成を示す図である。
【図８】デュアル出力ＴＭＩブースト及び同期ブースト・コンバータを示す図である。
【図９Ａ】トリプル出力ＴＭＩ同期ブースト・コンバータを示す図である。
【図９Ｂ】図９Ａのブースト・コンバータを動作させるための第１のアルゴリズムを示すフロー図である。
【図９Ｃ】図９Ａのブースト・コンバータを動作させるための第２のアルゴリズムを示すフロー図である。
【図９Ｄ】図９Ａのブースト・コンバータを動作させるための第３のアルゴリズムを示すフロー図である。
【図９Ｅ】図９Ａのブースト・コンバータを動作させるための第４のアルゴリズムを示すフロー図である。
【図１０】デュアル出力ＴＭＩ同期ブーストインバータを示す図である。
【図１１】デジタル制御トリプル出力ＴＭＩ同期ブースト・コンバータを示す図である。
【図１２】改良したデジタル制御のトリプル出力ＴＭＩ同期ブースト・コンバータを示す図である。
【発明を実施するための形態】
【００３４】
上述したように、従来の非絶縁スイッチング・レギュレータは、個々の調整出力電圧ごとに１つの単一巻きインダクタ及び対応する専用ＰＷＭコントローラを必要とする。対照的に、本開示は、１つの単一巻きインダクタから複数の独立した調整出力を生成できる独創的なブースト・コンバータについて説明するものである。
【００３５】
２出力バージョンに関して図２に示す時分割インダクタ・ブースト・コンバータ１０は、ローサイドＮチャネルＭＯＳＦＥＴ１１と、インダクタ１２と、固有のソース-ドレイン・ダイオード１５を含むフローティング同期整流器１４と、ソース-ドレイン・ダイオードを含まないフローティング同期整流器１３と、出力ＶOUT1及びＶOUT2をそれぞれフィルタリングするとともに負荷２０及び１９をそれぞれ駆動する出力フィルタ・キャパシタ１７及び１６とを含む。レギュレータの動作は、頭文字を取ってＢＢＭと呼ばれるブレーク-ビフォア-メークバッファ２１を駆動するＰＷＭコントローラ２２によって制御され、このＢＢＭがＭＯＳＦＥＴ１１、１３、及び１４のオンタイムを同様に制御する。ＰＷＭコントローラ２２は、固定周波数又は可変周波数で動作することができる。ＶＯＵＴ１及びＶOUT2出力からのフィードバックを通じ、対応するフィードバック信号ＶFB1及びＶFB2を使用して閉ループ調整が行われる。必要に応じて、レジスタディバイダ（図示せず）によりフィードバック電圧をスケーリングすることができる。ローサイドＭＯＳＦＥＴ１１は、破線で示す固有のＰＮダイオード１８を含み、これは通常の動作下では逆バイアスされ非導電性のままである。
【００３６】
時分割インダクタを含むブースト・コンバータの動作原理は逐次的なものであり、インダクタを磁化し、その後インダクタを再度磁化する前に個々の出力へエネルギーを１つずつ移動させる。独立調整された出力ＶOUT1及びＶOUT2を有するデュアル出力コンバータのための図４のフロー４０にこのアルゴリズムを示す。
【００３７】
実施構成例として、図３に示すように、デュアル出力コンバータ１０は、バッテリ入力Ｖbattと第１の電圧出力ＶOUT1と第２の電圧出力ＶOUT2との間に時分割インダクタ１２を含む。図３Ａの回路３０では、インダクタ１２は、ローサイドＮチャネルＭＯＳＦＥＴ１１をオンすることにより磁化され、この時間中、
Ｖx＝ＶDS(on)＝ＩL・ＲDSN(on)となり、
この場合、ＩL（ｔ）は、時間依存性インダクタ電流であり、ＲDSN(on)は、通常数十から数百ミリオームに及ぶローサイドＮチャネルＭＯＳＦＥＴ１１のオン状態抵抗である。
【００３８】
図５Ａは、レギュレータ１０の動作に対応するスイッチング波形を示しており、Ｖx電圧グラフ５０と、インダクタ電流グラフ５１と、出力電圧グラフ５２と、ＭＯＳＦＥＴ電流グラフ５３とを含む。図示のように、（ｔ1＋ｔ2）とＴとの間の間隔ｔmagは、インダクタ１２を磁化するステップに対応する。この磁化フェーズは、時間ｔ0よりも前の間隔における初期状態としても示される。持続時間ｔ1の、ｔ0とｔ1との間の間隔は、インダクタからＶOUT1へエネルギーを移動させるステップに対応する。同様に、持続時間ｔ2の、ｔ1と（ｔ1＋ｔ2）との間の間隔は、インダクタからＶOUT2へエネルギーを移動させるステップに対応する。
【００３９】
グラフ５０に示すように、ＩLがランプする間、Ｖxは電位５７を接地の直近に維持し、ダイオード１５は逆バイアスされ非導電性のままである。インダクタ電流ＩL（ｔ）は、時間ｔ0又は時間（ｔ1＋ｔ2）におけるこの第１の動作状態の最後にそのピーク値６０Ａ又は６０Ｂにそれぞれ達する。この持続時間の間隔ｔmagは、本明細書ではコンバータの磁化フェーズと呼び、負荷に送出する必要があるエネルギーを全てインダクタに蓄えなければならない間隔である。この間隔中、オフＭＯＳＦＥＴ１３及び１４はコンバータの出力をインダクタ１２から遮断し、この時間中にキャパシタ１７及び１６は、グラフ５２における出力電圧の減衰からも分かるように負荷２０及び１９に供給を行う必要がある。
【００４０】
次のフェーズへの遷移は、いずれかの同期整流器ＭＯＳＦＥＴをオンする前にＭＯＳＦＥＴ１１をオフにするステップを含む。ブレーク-ビフォア-メークすなわちＢＢＭ間隔として知られている、３つのＭＯＳＦＥＴが全てオフになるこの短い間隔は、、スイッチング遷移中に出力キャパシタ１６又は１７が意図せず短絡しないことを保証するために必要とされる。従って、ＢＢＭの動作は、効率を下げノイズを増やすとともにデバイスを損なう恐れのある「シュートスルー電流」として知られている望ましくない電流スパイクを避ける。
【００４１】
ブレーク-ビフォア-メーク間隔ｔBBMは、例えばＢＢＭゲートがブースト・コンバータ１０内のバッファ２１を駆動するといったＢＢＭ回路の設計に応じて、通常ナノ秒から数百ナノ秒に及ぶ。しかしながら、ＢＢＭ動作は遷移中にのみ発生するので、これはコンバータの「状態」とは考えられない。従って、短ＢＢＭ間隔保証回路及び浮遊容量が、Ｖxノードにおける急速な遷移を妨げ、望ましくない電圧スパイクを防ぐ。図５Ｂに示すように、Ｖx波形の拡大図７０は、Ｖx電圧が、静電容量に応じて曲線７１で示すわずかな一時的増加を示すか、或いはダイオード１５の順方向バイアスにより制限されたより高い電圧７２にジャンプできることを示している。
【００４２】
図３Ｂの回路３１で示す第２の動作フェーズにおけるブレーク-ビフォア-メーク間隔後、ＭＯＳＦＥＴ１１における電流の遮断に応じてＶxの電圧がフライアップする。この遷移と並行して、同期整流器の１つ（この例ではＭＯＳＦＥＴ１３）がオンされ、インダクタ電流ＩLを、出力ＶOUT1、フィルタ・キャパシタ１７、及び負荷２０へ導く。グラフ５０に示すように、時間ｔ0及びＴにおいてＶx電圧がオーバーシュートし、その後ＶOUT1とほぼ等しい値に落ち着く。この事象に同期して、グラフ５３に示すようにインダクタ１２における電流がＭＯＳＦＥＴ１１からＭＯＳＦＥＴ１３へリダイレクトされ、ＩLがそのピーク値６０Ａになり、その後減衰し始める。
【００４３】
持続時間ｔ1後、キャパシタ１７を特定の電圧６３に充電するのに必要な時間がＶOUT1からのフィードバック制御を通じて決定され、その後コンバータが別の短いブレーク-ビフォア-メーク間隔を示し、この間に静電容量に応じて、Ｖx電圧が図５Ｂの過渡電流７３で示すより高い電圧へジャンプし、ここでダイオード１５の一時的な順方向バイアスによりその最大値にクランプされる。グラフ５３に示すように、インダクタ電流ＩL＝Ｉ1が同期整流器ＭＯＳＦＥＴ１３からＭＯＳＦＥＴ１４へリダイレクトされてＶOUT2のキャパシタ１６の充電を始めることによりＩ1→Ｉ2になる。この瞬間に、ＶOUT1がそのピーク電圧６３に達してその後減衰し始める一方で、ＶOUT2が最小電圧６１に達してその後充電し始める。
【００４４】
持続時間ｔ2後、すなわち時間ｔ＝（ｔ1＋ｔ2）において、キャパシタ１６はそのピーク目標電圧６２に達する。同様に、インダクタ１２における電流ＩLがその最小電流６１に達し、持続時間の間隔（ｔ1＋ｔ2）にわたって両キャパシタ１６及び１７がリフレッシュされずに充電される結果になる。その後全てのＭＯＳＦＥＴがオフにされ、Ｖfをダイオード１５を横切る順方向バイアス電圧とした場合、図５Ｂに示すようにＶx電圧が一時的に（ＶOUT2＋Ｖf）に増加する。その後、ローサイドＮチャネルＭＯＳＦＥＴ１１がオンされ、インダクタ１１がその電流ランプとして磁化され、再びサイクルが開始する。
【００４５】
このようにして、２つの出力が２つの異なる電圧ＶOUT1及びＶOUT2に調整され、全てが単一のインダクタから給電される。ΔＱ＝Ｃ・ΔＶなので、その充電サイクル中に個々の出力キャパシタでリフレッシュされる電荷は、
【００４６】
【数２】
2010536318.tif 000004
【００４７】
により与えられる。
【００４８】
閉ループフィードバック下では、１サイクル当たりのインダクタにおける総エネルギーが磁化サイクル中に補充される必要がある。
【００４９】
時分割インダクタ・ブースト・コンバータのＶｘノードの最大電圧は、クランプダイオードを横切る最高出力電圧ＶOUT2プラス順方向バイアス電圧Ｖfにより決定され、すなわちＶx（ｍａｘ）≦（ＶOUT2＋Ｖf）となる。全てのＭＯＳＦＥＴが、そのオフ状態でＶx（ｍａｘ）をブロックできる必要がある。
【００５０】
Ｐチャネル同期整流；ＴＭＩブースト・コンバータのインダクタを磁化するのに使用されるローサイドＭＯＳＦＥＴが都合良くＮチャネルであっても、同期整流器ＭＯＳＦＥＴはＰチャネルであってよい。
【００５１】
図６の回路８０に示すように、最高電圧出力ＶOUT2は、同期整流器としてソース-ボディ短絡を有する従来のＰチャネルＭＯＳＦＥＴ８３を利用することができる。同期整流器ＭＯＳＦＥＴ８３は、そのソース-ドレイン・ダイオード８４がその陽極をインダクタ８２及びＭＯＳＦＥＴ８１のドレインすなわちＶｘノードに接続され、その陰極を出力ＶOUT2及びキャパシタ８５に接続された状態で方向付けられるように方向付けられる必要がある。Ｖｘは、キャパシタ８５の充電時にのみＶOUT2を上回るので、その他の動作状態下では、ダイオード８４は逆バイアスされたままである。この点については、ＶOUT1＞Ｖxなので、ＭＯＳＦＥＴ８３は、そのオフ状態において一方向ブロックのみを必要とする。Ｐチャネル８３のゲートバイアス制御ＶG2は、ゲートを接地に引っ張ってＭＯＳＦＥＴをオンし、ゲートをＶOUT2に接続してこれを遮断することにより容易に実現される。
【００５２】
ＶOUT1に接続された同期整流器ＭＯＳＦＥＴ８７の構成は全く異なる。Ｎチャネル８１が導通している場合、Ｖxは接地に近く、ＶOUT1＞Ｖxとなる。逆に、Ｐチャネル８３が導通している場合、Ｖx＝ＶOUT2となることによりＶx＞ＶOUT1となり、先の場合とは極性が異なる。この結果、ＭＯＳＦＥＴは、そのオフ状態で導通を双方向にブロックしなければならず、並列のソース-ドレイン・ダイオードを含むことはできない。
【００５３】
ダイオード導通を防ぐために、Ｐチャネル８７のボディ端子は、ソース端子又はドレイン端子のいずれにも短絡されず、代わりにクロスカップル・ゲートを有するＰチャネルＭＯＳＦＥＴ９０Ａ及び９０Ｂを含むボディ-バイアス・ジェネレータ８９によりバイアスされる。具体的には、Ｐチャネル９０Ａのソース端子及びドレイン端子は、ＭＯＳＦＥＴ８７のボディとＶOUT1との間にＰＮダイオード８８Ａと並列に接続される。Ｐチャネル９０Ｂのソース端子及びドレイン端子は、ＭＯＳＦＥＴ８７のボディとＶxとの間にＰＮダイオード８８Ｂと並列に接続される。ＭＯＳＦＥＴ９０Ａ及び９０Ｂのゲートは、Ｖxに接続されたＭＯＳＦＥＴ９０Ａのゲート、及びＶOUT1に接続されたＭＯＳＦＥＴ９０Ｂのゲートにクロスカップルされる。ＰチャネルＭＯＳＦＥＴ８７のＮ型ボディ接続は、ＭＯＳＦＥＴ９０Ａ及び９０Ｂ、及びＰＮダイオード８８Ａ及び８８Ｂの陰極と共用される。
【００５４】
ＢＢＧ回路８９の動作は、ソース-ボディ・ダイオード８８Ａ及びドレイン-ボディ・ダイオード８８Ｂの、９０Ａ又は９０Ｂのいずれかの導電性ＭＯＳＦＥＴで順方向バイアスされる方を分路することにより、ソース-ボディ・ダイオード８８Ａ及びドレイン-ボディ・ダイオード８８Ｂの順方向バイアスを回避し、ある時間にこの一方のみが「オン」状態となる。例えばＶx＞ＶOUT1の場合、ダイオード８８Ｂが順方向バイアスされるが、Ｐチャネル９０Ｂのクロスカップル・ゲートがそのソースに対して負であるので、ＭＯＳＦＥＴ９０Ｂがオンになり、ＭＯＳＦＥＴ８７のボディをＶx端子に短絡させ、この際にダイオード８８Ｂを短絡させる。ＰＮダイオード８８Ａは、その陰極がその陽極よりも正の電位である状態では逆バイアスされ、電流を導通しない。同様に、Ｐチャネル９０Ａのゲートがそのソースよりも正であることにより、ＭＯＳＦＥＴ９０Ａはオフのままとなる。
【００５５】
ＢＢＧ回路８９はソース及びドレインに対して対称なので、ＢＢＧ回路８９は異極性バイアスにおいても同様に動作する。具体的には、ＶOUT1＞Ｖxの場合、ダイオード８８Ａが順方向バイアスされるが、Ｐチャネル９０Ａのクロスカップル・ゲートがそのソースに対して負であるので、ＭＯＳＦＥＴ９０Ａがオンになり、ＭＯＳＦＥＴ８７のボディをＶOUT1端子に短絡させ、この際にダイオード８８Ａを短絡させる。ＰＮダイオード８８Ａは、その陰極がその陽極よりも正の電位である状態では逆バイアスされ、電流を導通しない。同様に、Ｐチャネル９０Ｂのゲートがそのソースよりも正であるので、ＭＯＳＦＥＴ９０Ｂはオフのままとなる。
【００５６】
いずれの端子がより正にバイアスされても、ＭＯＳＦＥＴ８７の構成に固有のＰＮダイオード８８Ａ及び８８Ｂは逆バイアスされオフのままとなる。「ボディ・スナッチャー」と呼ばれることがあるボディ-バイアス・ジェネレータの概念はそれ自体新しいものではないが、マルチ出力コンバータ８０におけるその役割は、ＶOUT2未満の電圧へのＶｘのクランプを防ぐために極めて重要である。ＭＯＳＦＥＴ８７のボディ領域は、共通のＰ型基板から必然的に分離されるＮ型ウェルを含むので、ボディ-バイアス・ジェネレータ回路８９の実施構成は、共通のＰ型基板を使用する非絶縁ＣＭＯＳウェハの製造に容易に組み入れられる。
【００５７】
Ｎチャネル同期整流；図６は、複数のＰチャネル同期整流器を使用するＴＭＩブースト・コンバータを示しており、代わりにＮチャネルＭＯＳＦＥＴを使用して同期整流機能を実行することも可能である。ローサイドＮチャネルＭＯＳＦＥＴ１０１と、インダクタ１０２と、固有のＰＮソース-ドレイン並列ダイオード１０５を有する第１のＮチャネル同期整流器ＭＯＳＦＥＴ１０４と、固有のＰＮソース-ボディ１０６Ａ及びドレイン-ボディ・ダイオード１０６Ｂ並びにボディ-バイアス・ジェネレータ回路１１７を有する第２のＮチャネル同期整流器ＭＯＳＦＥＴ１０３と、出力フィルタ・キャパシタ１１５及び１１６とを含むＴＭＩブースト・コンバータのＮチャネルの実施構成１００を全て図７Ａに示す。残りの部品１０８〜１１４は、Ｎチャネル同期整流器ＭＯＳＦＥＴ１０３及び１０４のゲート駆動を行う回路を含む。
【００５８】
デュアル出力時分割ブースト・コンバータ１００の動作は、前述のコンバータ１０及び８０とアルゴリズム的に同一であり、ローサイドＭＯＳＦＥＴ１０１をオンしてインダクタ１０２を磁化し、ＭＯＳＦＥＴ１０１をオフにして、出力キャパシタ１１６を充電するとともに出力ＶＯＵＴ１にエネルギーを供給する同期整流器１０３をオンし、ＭＯＳＦＥＴ１０３をオフにして、出力キャパシタ１１５を充電するとともに出力ＶOUT2にエネルギーを供給する同期整流器１０４をオンするシーケンスと、その後シーケンス全体を繰り返すステップとを含む。
【００５９】
Ｐチャネル同期整流器を使用するコンバータ８０と同様に、最高出力電圧ＶOUT2に接続された同期整流器ＭＯＳＦＥＴのみが、同期整流器ＭＯＳＦＥＴ１０４とともに導通できる固有のＰＮダイオード１０５を含むことができる。より低い出力電圧に接続されたその他の同期整流器には全て、ＭＯＳＦＥＴのソース-ドレイン端子と並列のいずれの順方向バイアス・ダイオードも存在してはいけない。
【００６０】
クロスカップルＮチャネルＭＯＳＦＥＴ１０７Ａ及び１０７Ｂを含むＢＢＧ回路１１７は、ダイオード１０６Ａ又は１０６Ｂがいずれも順方向バイアスで電流を導通しないようにするというこの目的を達成している。Ｐチャネル・デバイスの代わりにＮチャネルＭＯＳＦＥＴを実装しているにも関わらず、ボディ-バイアス・ジェネレータ回路１１７の動作は、あらゆる順方向バイアス・ダイオードを短絡させて、いずれの極性が与えられてもＭＯＳＦＥＴのソース-ドレイン端子を横切って逆バイアス・ダイオードのみが出現するようにすることにより、前述のＢＢＧ回路８９と同様の態様で機能する。
【００６１】
例えばＶx＞ＶOUT1の場合、すなわちインダクタ１０２がコンバータの出力の１つへエネルギーを移動させている場合、そのゲートに結果として生じる正のゲートバイアスが、ＭＯＳＦＥＴ１０３のボディをＶOUT1に接続するＢＢＧ  ＭＯＳＦＥＴ１０７Ａをオンし、この際に順方向バイアス・ダイオード１０６Ａを短絡させる。従って、残りのダイオード１０６Ｂは、陰極がＶxでバイアスされ、陽極がより負のＶOUT1端子に連結された状態で逆バイアスされ、電流を導通しない。
【００６２】
逆に、インダクタ１０２が磁化されている最中などのＶOUT1＞Ｖxの場合、１０７Ｂのゲートにおける正のゲートバイアスがゲートをオンしてＭＯＳＦＥＴ１０３のボディをＶxに接続し、この際に、順方向バイアス・ダイオード１０６Ｂを短絡させる。従って、残りのダイオード１０６Ａは、その陰極がＶOUT1でバイアスされ、陽極がより負のＶx端子に結合された状態で逆バイアスされ、望ましくない電流導通を示す。
【００６３】
図示のように、ＮチャネルＭＯＳＦＥＴ１０３のＰ型ボディは、ＮチャネルＢＢＧ  ＭＯＳＦＥＴ１０７Ａ及び１０７ＢのＰ型ボディ接続、並びにダイオード１０６Ａ及び１０６Ｂの陽極と電気接続を共用する。この結果、デバイス１０３、１０６及び１０７は、共通のフローティングＰ型領域又はウェルを共用することができる。残念ながら、ＰチャネルＢＢＧの実施構成８９とは異なり、ほとんどのＩＣ製造プロセスは接地Ｐ型基板を有する非絶縁ＣＭＯＳを含むので、ＮチャネルＢＢＧ回路１１７を容易に統合することはできない。
【００６４】
絶縁されなければ、あらゆるＰ型領域はやむを得ず接地され、変化する状態に応じてフロートしたり、或いはバイアスされるようにしたりすることができない。このように、電気絶縁及び「フローティング」ＮチャネルＭＯＳＦＥＴを提供する伝統的に複雑で、より高価で、さらに工業用ウェハの製造工場から利用できないＩＣプロセスには、ＮチャネルＢＢＧ回路１１７しか組み入れることができない。
【００６５】
図７Ｂは、このジレンマに対する１つの改善策を示しており、ここでは回路１１９内のＮチャネルＭＯＳＦＥＴ１０３がそのボディを接地されることにより、ダイオード１０６Ａ及び１０６Ｂが常に逆バイアスされたままとなることで、フローティングＮチャネルＭＯＳＦＥＴ及び電気絶縁を必要とするＢＢＧ回路の必要性を無くしている。Ｎチャネル１０３のボディを接地することに伴う問題として、ボディ効果として知られる現象に起因する望ましくないしきい値の増加があり、この現象は、トランジスタのソース-ボディ接合を逆バイアスすることから生じるＭＯＳＦＥＴのしきい値の増加を特徴とする。この増加は、接合部の逆バイアスの平方根に大まかに比例し、次式の通りとなる。
【００６６】
【数３】
2010536318.tif 000005
【００６７】
この式から、ＶOUT1が３Ｖの場合、同期整流器ＭＯＳＦＥＴ１０３のしきい値電圧が３Ｖの平方根ずつ上昇し、すなわちＶtNが１．７Ｖずつ上昇することになり、これによりＭＯＳＦＥＴの有効ゲート駆動が低下し（ＶGS−ＶtN）、同期整流器パワーＭＯＳＦＥＴのエリア固有のオン抵抗が上昇する。このような場合、Ｎチャネル・ゲート駆動が重要な検討事項になる。
【００６８】
コンバータ１００におけるゲート駆動回路は、ブート・ストラップ・キャパシタ１１０と、フローティングゲート駆動バッファ１０８と、Ｎチャネル同期整流器ＭＯＳＦＥＴ１０４及びブート・ストラップ・キャパシタ１１１を駆動するブートストラップダイオード１１２と、フローティングゲート駆動バッファ１０９と、ブレーク-ビフォア-メーク回路ＢＢＭ１１４により制御されるＮチャネル同期整流器ＭＯＳＦＥＴ１０３を駆動するブートストラップダイオード１１３とを含み、同期整流器ＭＯＳＦＥＴ１０３及び１０４の両方が同時に導通しないようにする。ブートストラップ動作は、Ｖxが接地に近いときには常にブート・ストラップ・キャパシタ１１０及び１１１を電圧（Ｖbatt−Ｖf）に充電するステップと、その後ブート・ストラップ・キャパシタにおける電荷を使用してフローティング・ゲート・バッファ１０８及び１０９に給電するステップとを含む。同期整流器ＭＯＳＦＥＴ１０３が導通している場合にはＶx≒ＶOUT1となり、バッファ１０９に最初に給電するキャパシタ１１１の正極の電位は対応する電位（ＶOUT1＋Ｖbatt−Ｖf）を有し、バッファ１０９を駆動したときに放電する。これらは全て電位Ｖxを基準とするので、バッファ１０９及びＭＯＳＦＥＴ１０３に給電する総電圧は（Ｖbatt−Ｖf）となる。
【００６９】
同様に、同期整流器ＭＯＳＦＥＴ１０４が導通している場合にはＶx≒ＶOUT2となり、バッファ１０８に最初に給電するキャパシタ１１０の正極の電位は対応する電位（ＶOUT2＋Ｖbatt−Ｖf）を有し、バッファ１０３を駆動したときに放電する。これらは全て電位Ｖxを基準とするので、バッファ１０８及びＭＯＳＦＥＴ１０４に給電する総電圧は（Ｖbatt−Ｖf）となる。
【００７０】
ハイブリッド同期及び非同期整流コンバータ：  図８は、単一の同期整流器１２３にショットキー・ダイオード１２４を組み合わせた簡略化したデュアル出力ＴＭＩブースト・コンバータ１２０を示している。コンバータ１２０では、ＰＷＭコントローラ１３１が、ＭＯＳＦＥＴ１２１及び１２３のオンタイムと、出力電圧ＶOUT2及びＶOUT1とを制御する。動作は、ＭＯＳＦＥＴ１２１をオンするステップと、インダクタ１２１を磁化してその後ＭＯＳＦＥＴ１２１をオフにするステップと、同期整流器ＭＯＳＦＥＴ１２３をオンしてキャパシタ１２７を充電するステップとを含む。この遷移中、ＢＢＭ回路１３０が、ＭＯＳＦＥＴ１２１及び１２３の同時導通を防ぐ。
【００７１】
キャパシタ１２７を調整電圧に充電した後、同期整流器ＭＯＳＦＥＴ１２３がオフにされる。この時Ｖxは、インダクタ１２２により強制されてＶOUT2よりも高くフライアップし、キャパシタ１２６を充電するショットキー１２４を順方向バイアスする。ＶOUT2がその調整電圧に達した後、ＰＷＭコントローラ１３１がＭＯＳＦＥＴ１２１をオンし、その後サイクルが繰り返される。ローサイドＭＯＳＦＥＴ１２１及び同期整流器ＭＯＳＦＥＴ１２３が同期ブースト・コンバータを形成する。ローサイドＭＯＳＦＥＴ及びショットキー・ダイオード１２４は、従来の非同期ブースト・コンバータを形成する。従って、時分割インダクタ・ブースト・コンバータ１２０は、従来のブーストと同期ブースト・コンバータと電圧レギュレータとの復合体を含む。
【００７２】
マルチチャネルＴＭＩブースト・コンバータ：  図９Ａは、ＮチャネルＭＯＳＦＥＴ１４１と、インダクタ１４２と、独立調整された出力ＶOUT3、ＶOUT2、及びＶOUT1に対応する３つの同期整流器１４６、１４５、及び１４３と、キャパシタ１４９、１４８、及び１４７とを含む３出力ＴＭＩブースト・コンバータ１４０を示している。最高正出力電圧ＶOUT3に給電するＭＯＳＦＥＴ１４３は、並列ＰＮダイオード整流器１４４を含む。
【００７３】
インダクタ１４２の時分割多重化は、３つの出力全てとの間でエネルギーを移動させるステップと、インダクタ１４２を磁化するステップとを交互に行う。図９Ｂのアルゴリズム１５０では、４つの状態が逐次的になっており、エネルギーを３つの出力全てへ移動させた後にのみインダクタが磁化される。このアルゴリズムは、インダクタ１４２を磁化するステップと、ＶOUT1のキャパシタ１４９へエネルギーを移動させるステップと、ＶOUT2のキャパシタ１４８へエネルギーを移動させるステップと、ＶOUT3のキャパシタ１４７へエネルギーを移動させるステップと、その後インダクタを磁化するステップから開始してサイクル全体を繰り返すステップとを含む。
【００７４】
この方法は、インダクタ電流における最悪のリップルを被るが、出力キャパシタを最高可能速度で均一にリフレッシュする。様々なアルゴリズムを説明するための簡単な表記法として、本明細書では、インダクタを磁化するステップを意味するＭと、インダクタを再度磁化する前にリフレッシュされた特定の出力の番号を表す数字とを定義する。このような命名を使用して、このアルゴリズム、すなわちインダクタを磁化し、その後３つの異なる出力へ連続してエネルギーを移動させ、その後繰り返すアルゴリズムをＭ１２３と呼ぶことができる。
【００７５】
図９Ｃのアルゴリズム１５１に示す本発明の別の実施形態では、エネルギーを個々の出力へ移動させた直後にインダクタが磁化される。このアルゴリズムは、インダクタ１４２を磁化するステップと、ＶOUT1のキャパシタ１４９へエネルギーを移動させるステップと、インダクタ１４２を磁化するステップと、ＶOUT2のキャパシタ１４８へエネルギーを移動させるステップと、インダクタ１４２を磁化するステップと、ＶOUT3のキャパシタ１４７へエネルギーを移動させるステップと、その後サイクル全体を繰り返すステップとを含む。この方法はインダクタ電流における最小リップルを示すが、出力キャパシタ電圧をリフレッシュされる前にさらに降下させてしまい、出力電圧リップルを増加させる。簡単に言えば、このアルゴリズムはＭ１Ｍ２Ｍ３のパターンに従う。
【００７６】
図９Ｄに示すアルゴリズム１５２では、インダクタが３フェーズごとに、すなわちエネルギーを２つの出力へ移動させた後に磁化される。このアルゴリズムは、インダクタ１４２を磁化するステップと、ＶOUT1のキャパシタ１４９へエネルギーを移動させるステップと、ＶOUT2のキャパシタ１４８へエネルギーを移動させるステップと、インダクタ１４２を磁化するステップと、ＶOUT3のキャパシタ１４７へエネルギーを移動させるステップと、ＶOUT1のキャパシタ１４９へ移動させるステップと、インダクタ１４２を磁化するステップと、ＶOUT2のキャパシタ１４８へエネルギーを移動させるステップと、ＶOUT3のキャパシタ１４７へエネルギーを移動させるステップと、その後サイクル全体を繰り返すステップとを含む。このようなアプローチは、出力電圧リップルとインダクタ入力電流リップルとの間の妥協を示している。このアルゴリズムはＭ１２Ｍ３１Ｍ２３のパターンに従う。
【００７７】
多くの用途では、１つの特定の電源が厳しい電圧調整の許容範囲を満たす必要がある一方で、その他の電源はこの必要がなく、この理由として、これらがそれほど重要でなく、或いはこれらが負荷過渡電流の影響を受けないことが挙げられる。図９Ｅは、このような「好ましい出力」アルゴリズム１５３を示しており、１つの特定の出力が他の２つの出力に比べて頻繁にリフレッシュされる。本明細書で定義される簡単な命名法では、この好ましい出力アルゴリズムはパターンＭ１Ｍ２Ｍ１Ｍ３に従う。
【００７８】
例示のように、あらゆる数の多重化アルゴリズムを使用して、マルチ出力時分割インダクタ・ブースト・コンバータを実現することができる。例えば、代替の好ましい出力アルゴリズムは、Ｍ１Ｍ１２３のパターンを含むことができる。２つの出力が好ましく、１つだけがそれほど重要でない場合、「無視される出力」アルゴリズムはＭ１２Ｍ１２Ｍ３を含むことができ、出力３にはサイクルの１／８番目のみに再充電の機会が与えられる。
【００７９】
与えた例の全てにおいて、アルゴリズムは、コントローラにより負荷を考慮せずに決定される。インダクタがいずれかの所定の出力に接続されたままの時間はフィードバックに応じて変化するが、その出力キャパシタをリフレッシュする機会が与えられる頻度は、コントローラにより実行されるアルゴリズムに応じて変化する。コントローラが、特定の出力をインダクタに接続してキャパシタをリフレッシュする必要があるかどうかをいつ「尋ねる」かを決定するこのアプローチは「ポールド」システムであると考えることができ、すなわちコントローラがいつ選択するかを個々の負荷にポーリングし、その時にのみその降下するキャパシタ電圧をリフレッシュするチャンスを有する。より大型のキャパシタは電圧がよりゆっくりと減衰するが、それでもなおこれらの電圧は時間の経過とともに減衰する。
【００８０】
フィードバックを使用する別のアプローチでは、ＰＷＭコントローラが、リフレッシュされる必要があるあらゆる出力に優先度を与えることができる。図２のコンバータ１０を再度参照すると、２つの出力ＶOUT1及びＶOUT2が、対応する信号ＶFB1及びＶFB2と共にコントローラ２２へフィードバックされる。説明したように、ＭＯＳＦＥＴ１３及び１４のオンタイムｔ1及びｔ2は、安定した閉ループ制御を実現するために負のフィードバックを使用することにより決定される。
【００８１】
しかしながら、この電圧フィードバック情報を使用してレギュレータのアルゴリズムを動的に調整することもできる。例えば、両出力に一様な処理を行うＭ１Ｍ２などの時分割アルゴリズムを使用する場合、及びＶOUT1がいくつかのサイクルの間に調整から外れ始めた場合、コンバータは、そのアルゴリズムを動的に調整して問題の是正に役立てることができる。ＶOUT1が調整の維持において過渡電流及び困難を受けている間隔中に、コントローラがＭ１Ｍ１２などの「好ましい出力」アルゴリズムに切り替えることにより、出力されたものに高い注意が行くようになる。
【００８２】
別の方法は、フィードバック情報を使用して割り込みを生成すること、すなわち優先度の高い注意を要する状態を検出し、状態が改善するまで通常の動作を一時停止することである。例えば、ＶOUT1が目標出力電圧よりも１０％降下したとすると、同期整流器１３がオンされキャパシタ１７がインダクタ１２からの電流によりリフレッシュされる状態に直ちにジャンプすることである。素早くイベントに反応し、予測又は予知できない状態を変化させることにより、割り込み駆動ＴＭＩブースト・コンバータが、動的変化に対してポールドの実施構成を使用するよりも素早く反応することができる。２以上の出力が優先割り込みを同時に生成できる場合、衝突を処理し、レギュレータがどのように対処すべきかを決定するために、割り込み優先度リスト又は階層的論理を含む必要がある。
【００８３】
反転マルチ出力ＴＭＩブースト・コンバータ：  これまでのところ、本明細書に開示するＴＭＩ回路トポロジは、単一のインダクタから複数の正の出力電圧を生成することができる。時分割インダクタは、反転ブースト・コンバータ、すなわち「インバータ」においても同等に動作する。図１０の概略図１６０は、本発明により作成したデュアル出力ＴＭＩインバータを示している。ローサイドＭＯＳＦＥＴ及びブースト・コンバータのようなバッテリ接続インダクタを使用する代わりに、インバータは、ＭＯＳＦＥＴ１６１を正のバッテリ入力、すなわちハイサイドに接続し、インダクタ１６２を接地して、これら２つの部品を反転させる。ＰチャネルＭＯＳＦＥＴはＮチャネルよりもハイサイド・デバイスとして駆動し易いので、ＰチャネルＭＯＳＦＥＴ１６１を示している。適当なフローティングゲート駆動回路により、Ｎチャネルが、ＴＭＩインバータ１６０の動作を変化させずにＭＯＳＦＥＴ１６１と置き換わることができる。
【００８４】
ハイサイドＭＯＳＦＥＴ１６１が導通しているときには常に、インダクタ電流ＩＬがランプする一方でインダクタ１６２が磁化されてエネルギーを蓄える。本明細書ではＶyで表記するインダクタ１６２のハイサイドＭＯＳＦＥＴ１６１への接続は、（Ｖbatt−ＩL・ＲDSP）の最大正電圧、Ｖbattにほぼ等しい電圧を有する。ハイサイドＭＯＳＦＥＴ１６１が遮断されたときにはいつでも、Ｖyにおける電圧が直ちに負の値にジャンプする。大きな負のＶy電圧は、クランプされないままＭＯＳＦＥＴ１６１をアバランシェ降伏の状態に入れる。しかし、−ＶOUT2とＶyノードとの間にダイオード１６４が存在するので、ＶfをＰＮ接合１６４を横切る順方向バイアス電圧降下とした場合、Ｖy電圧は（−ＶOUT2−Ｖf）の最大負電位に制限される。
【００８５】
ダイオード１６４に加え、同期整流器ＭＯＳＦＥＴ１６３及び１６５は、インダクタのＶyノードをフィルタ・キャパシタ１６８及び１６８並びに出力−ＶOUT2及び−ＶOUT1にそれぞれ接続する。これらのＭＯＳＦＥＴはＮチャネルであっても又はＰチャネルであってもよいが、最も負の出力−ＶOUT2に接続されたＭＯＳＦＥＴ１６３を除き、いずれのソース-ドレインＰＮダイオードも存在しないように構成する必要がある。Ｎチャネル又はＰチャネルのいずれの場合でも、ボディ-バイアス・ジェネレータ回路方法を含む正のＴＭＩブースト・コンバータに関して前述した同じ技術を使用して望ましくない寄生ダイオードを排除することができる。或いは、ボディをＶbatt又はさらには接地などのより正の電源レールに接続されたＮチャネルＭＯＳＦＥＴを使用することができる。
【００８６】
デュアル出力ＴＭＩインバータ１６０の動作は、インダクタ１６２を磁化するステップと、その後ハイサイドＭＯＳＦＥＴ１６１を遮断するステップと、同期整流器ＭＯＳＦＥＴ１６５をオンするステップと、負のフィードバックＶFB1により制御される特定の電圧に充電するステップ１６８とを必要とする。この間隔中、Ｖy＝−ＶOUT1である。時間ｔ1後、ＭＯＳＦＥＴ１６５が遮断され、第２の同期整流器ＭＯＳＦＥＴ１６３がオンされることにより、インダクタ電圧Ｖyがさらに負の電圧−ＶOUT2にジャンプしてキャパシタ１６７を充電できるようになる。電圧が、ＰＷＭコントローラ及びフィードバック信号ＶFB2により決定された特定の電圧に達すると、同期整流器ＭＯＳＦＥＴ１６３がオフされ、ハイサイドＭＯＳＦＥＴ１６１がオンされて、サイクルがこれ自体を繰り返す。
【００８７】
このようにして、ＴＭＩインバータ１６０は、単一のインダクタから複数の負の調整出力電圧を生成する。
【００８８】
デジタル制御アルゴリズムＴＭＩコンバータ：  前述の例では、ハードウェアの実施構成及び配線混合信号回路の観点から多重化アルゴリズムについて説明した。デジタル技術、プログラマブル状態マシン、マイクロプロセッサ又はマイクロコントローラを使用してＴＭＩブースト・コンバータのアルゴリズムを実現することもできる。図１１は、本発明により作成した３出力時分割インダクタコンバータ及びレギュレータを制御するマイクロプロセッサ２１０を含む実施構成２００を示している。ＴＭＩコンバータの基本要素、すなわちローサイドＮチャネルＭＯＳＦＥＴ２０１、同期整流器ＭＯＳＦＥＴ２０６、２０５及び２０３、及びフィルタ・キャパシタ２０７、２０８、２０８が、単一のインダクタ２０２から調整出力ＶOUT3、ＶOUT2、及びＶOUT1をそれぞれ生成する。
【００８９】
ＭＯＳＦＥＴ２０１、２０３、２０５及び２０６のゲート制御及びタイミングは、前述した様々な多重化アルゴリズムを実行するマイクロプロセッサ又はデジタル・コントローラ２１０内のソフトウェアプログラムにより制御される。アルゴリズムは、いつ個々のＭＯＳＦＥＴを順にオン及びオフすべきかを決定し、必要に応じてあらゆるブレーク-ビフォア-メークのタイミングを実行することもできる。μＰ２１０のＶGLSS出力は接地Ｎチャネル２０１を直接駆動することができるが、同期整流器ＭＯＳＦＥＴ２０３、２０５及び２０６を駆動するＶG3、ＶG2、及びＶG1信号は、ゲート・バッファ２１５で示すようにレベル・シフティングを必要とする。
【００９０】
様々な出力における電圧を調整してＭＯＳＦＥＴのオンタイムを制御するために、コントローラは、それぞれの出力からの電圧フィードバックＶFB3、ＶFB2、及びＶFB1を要求する。電圧フィードバックを利用できるようになるためには、マイクロプロセッサ２１０に入力を行うアナログデジタルコンバータ２１１、２１２及び２１３で示すように、アナログ信号をデジタル化する必要がある。実際には、これらのコンバータをマイクロコントローラ２１０の内部に含めることができる。図示のように、電圧レギュレータ２００は、出力電圧ごとに１つのＡ／Ｄコンバータを必要とする。
【００９１】
図１２の回路２４０に示す代替の実施形態では、単一のＡ／Ｄコンバータ２４４を使用してＭＯＳＦＥＴ２４１、２４２、２４３を使用することにより３つの出力電圧を全てモニタし、フィードバック信号ＶFB3、ＶFB2、ＶFB1を一回につき１つずつ、順にコントローラ２４５に多重化する。本発明の１つの実施形態では、個々の出力に接続された同期整流器の多重化とともにＡ／Ｄフィードバックの多重化が行われる。
【００９２】
ＴＭＩブースト出力電圧：  説明したアルゴリズムでは、どの出力電圧が他の出力電圧よりも高いとか又は低いとかいう仮定は存在せず、様々な出力を充電する際の好ましい順番も存在しない。低い電圧出力を最初に充電し、最も高いもので終了するようにＴＭＩブーストを設計することができ、或いはこの逆も可能である。ＴＭＩブーストは、最初に最高出力電圧、次に最低出力電圧、そして最後に中間電圧を充電することもできる。ＴＭＩブースト・コンバータにより、いずれの電圧充電シーケンスも可能となる。
【００９３】
１つの重要な制約は、最高出力電圧に結合された同期整流器ＭＯＳＦＥＴのみがそのソース-ドレイン端子と並列になったＰＮダイオードを有することができるということである。最も正の出力を除く他の全ての正の出力には、例えば、接地ボディ又は本明細書に開示するＢＢＧ回路技術のいずれかを使用して、ソース-ドレイン・ダイオードが存在しないようにする必要がある。
【００９４】
理論的には、最高電圧はダイオードも必要としない。しかしながら、インダクタを磁化した後の延長時間の間に全てのＭＯＳＦＥＴがオフにされた場合、Ｖx電圧は、あるＰＮ接合が破壊されるまで無制限にフライアップすることになる。ローサイドＮチャネルＭＯＳＦＥＴにおいて最も発生する可能性の高いこのアバランシェ降伏は、インダクタに蓄えられたエネルギーを全てＭＯＳＦＥＴに吸収させる。非クランプ誘導性スイッチングとして知られるこの状態は、エネルギー及び効率の損失を表すものであり、Ｖxノードに接続されたあらゆるパワーＭＯＳＦＥＴ、特に最高ＶDS電位を経験するＮチャネル・ローサイドＭＯＳＦＥＴにとって有害な可能性のある状態を作り出す。
【００９５】
図１の従来のブースト・コンバータ１のように、同期整流器ＭＯＳＦＥＴを横切ってＰＮダイオードが存在する場合、レギュレータの入力端子に電力が印加されるとすぐにダイオード順方向バイアスが出力をＶbattまで引き上げるので、その出力の最小出力電圧は必然的にＶbattになる。しかしながら、開示するＴＭＩブースト・コンバータでは、同期整流器を横切ってＰＮダイオードが存在しない出力は、Ｖbattよりも高い動作のみに制限されない。ステップダウン電圧レギュレーションにブースト・コンバータのトポロジを適合させることは、「高効率アップダウン及び関連するＤＣ／ＤＣコンバータ」という名称の同時係属中特許（本明細書と同時出願）の主題であり、該特許は引用により本明細書に含まれる。
【００９６】
本開示は、正及び負の両方の出力ブースト・コンバータにおける時分割インダクタの応用について説明するものである。「二極性マルチ出力ＤＣ／ＤＣコンバータ及び電圧レギュレータ」という名称の本明細書と同時に出願した関連特許では、単一のインダクタから正及び負の両方の電圧を同時に生成できるコンバータについて記載しており、該特許は引用により本明細書に組み入れられる。
【符号の説明】
【００９７】
２  バッテリ接続インダクタ；  ３  フローティング同期整流ＭＯＳＦＥＴ；  
４  並列整流ダイオード；  ５  出力キャパシタ；  ６  ＰＷＭコントローラ；  
７  ブレーク-ビフォア-メーク回路；  ８  ダイオード；  
９  Ｎチャネル・ローサイドＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
2010536318.tif 000020
【図９Ｄ】
2010536318.tif 000021
【図９Ｅ】
2010536318.tif 000022
【図１０】
2010536318.tif 000023
【図１１】
2010536318.tif 000024
【図１２】
2010536318.tif 000025
【国際調査報告】
2010536318.tif 000026