(57)【要約】再構成可能なハードウェア・アーキテクチャが、ＩＣアーキテクチャ１５の静的な部分および再構成可能な部分をそれぞれ定義するＡＳＩＣ  １９および埋め込みＦＰＧＡ  １８をシステム・オン・チップ１の形で備えている。着信するイーサネットまたは他の形式のパケットがパケット・フィルタ１４に渡され、パケット・フィルタ１４が、これらのパケットに再構成データが含まれていることを検出する。この再構成データを用いてＦＰＧＡ  １８が更新される。
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【特許請求の範囲】
【請求項１】
静的な部分および再構成可能な部分を有する集積回路（ＩＣ）アーキテクチャを再構成する方法であって、
前記ＩＣアーキテクチャに、再構成パケットに入れられた再構成データを送信するステップと、
前記ＩＣアーキテクチャの前記再構成可能な部分を再構成するために、前記再構成パケットに入れられた再構成データを適用するステップとを含む方法。
【請求項２】
前記再構成パケットがイーサネット・パケットである、請求項１に記載の方法。
【請求項３】
前記再構成パケットがＩＰパケットである、請求項１に記載の方法。
【請求項４】
前記再構成パケットを非再構成パケットと共にデータ・ストリームに入れて送信するステップを含む、請求項１、２または３に記載の方法。
【請求項５】
再構成パケットに「サービスの品質」要件を適用する、請求項１乃至４のいずれか１項に記載の方法。
【請求項６】
前記再構成データが前記再構成パケットのペイロード・セクションにのみ入れられる、請求項１乃至５のいずれか１項に記載の方法。
【請求項７】
前記再構成パケットのヘッダが、前記再構成パケットは再構成パケットであることの標識を含む、請求項１乃至５のいずれか１項に記載の方法。
【請求項８】
前記ＩＣアーキテクチャの前記静的な部分がＡＳＩＣである、請求項１乃至７のいずれか１項に記載の方法。
【請求項９】
前記ＩＣアーキテクチャの前記再構成可能な部分がＦＰＧＡである、請求項１乃至８のいずれか１項に記載の方法。
【請求項１０】
前記ＩＣアーキテクチャの前記再構成可能な部分がＮＰである、請求項１乃至８のいずれか１項に記載の方法。
【請求項１１】
前記再構成可能な部分が前記静的な部分に埋め込まれている、請求項１乃至１０のいずれか１項に記載の方法。
【請求項１２】
前記ＩＣアーキテクチャが、ＡＳＩＣに埋め込まれたＦＰＧＡを備えている、請求項１１に記載の方法。
【請求項１３】
前記ＩＣアーキテクチャが、ＡＳＩＣに埋め込まれたＮＰを備えている、請求項１１に記載の方法。
【請求項１４】
前記再構成可能な部分が前記静的な部分の隣に配置されている、請求項１乃至１１のいずれか１項に記載の方法。
【請求項１５】
前記ＩＣアーキテクチャが、ＡＳＩＣの隣に配置されたＦＰＧＡを備えている、請求項１４に記載の方法。
【請求項１６】
前記ＩＣアーキテクチャが、ＡＳＩＣの隣に配置されたＮＰを備えている、請求項１４に記載の方法。
【請求項１７】
前記ＩＣアーキテクチャが含まれているシステム・オン・チップを有する、請求項１乃至１６のいずれか１項に記載の方法。
【請求項１８】
再構成パケットを形成するステップを含み、それぞれの再構成パケットが、前記ＩＣアーキテクチャの再構成可能な部分を示す情報と、示された再構成可能な部分に関連付けられた再構成データとを含む、請求項１乃至１７のいずれか１項に記載の方法。
【請求項１９】
再構成データを含む再構成パケットを同報通信するステップを含む、請求項１乃至１８のいずれか１項に記載の方法。
【請求項２０】
再構成パケットを同報通信することと並列で、再構成パケットを順序付けるために前記再構成パケットを再構成コントローラに送信するステップを含む、請求項１９に記載の方法。
【請求項２１】
再構成パケットを収集し、前記再構成パケットに入っている再構成データを前記ＩＣアーキテクチャの前記再構成可能な部分に適用する前に、前記再構成データを分類するステップを含む、請求項１乃至２０のいずれか１項に記載の方法。
【請求項２２】
再構成パケットに番号を付け、前記再構成データを正しく順序付けるために前記番号付けを使用するステップを含む、請求項１乃至２１のいずれか１項に記載の方法。
【請求項２３】
前記ＩＣアーキテクチャ自体が、再構成データが着信中であることを検出し、前記データを使用してＩＣアーキテクチャ自体の更新を開始するステップを含む、請求項１乃至２２のいずれか１項に記載の方法。
【請求項２４】
静的な部分および再構成可能な部分を有するＩＣアーキテクチャと、再構成データを含む再構成パケットを検出するためのパケット・フィルタと、前記ＩＣアーキテクチャの前記再構成可能な部分を再構成するために前記再構成データを使用するための再構成コントローラとを備えたシステム。
【請求項２５】
前記パケット・フィルタが再構成イーサネット・パケットのフィルタリングを行う、請求項２４に記載のシステム。
【請求項２６】
前記パケット・フィルタが再構成ＩＰパケットのフィルタリングを行う、請求項２４に記載のシステム。
【請求項２７】
前記静的な部分がＡＳＩＣである、請求項２４、２５、または２６に記載のシステム。
【請求項２８】
前記再構成可能な部分がＦＰＧＡである、請求項２４乃至２７のいずれか１項に記載のシステム。
【請求項２９】
前記再構成可能な部分が前記静的な部分に埋め込まれている、請求項２４乃至２８のいずれか１項に記載のシステム。
【請求項３０】
前記静的な部分が前記再構成可能な部分に隣接して配置されている、請求項２４乃至２８のいずれか１項に記載のシステム。
【請求項３１】
前記システムがシステム・オン・チップである、請求項２４乃至３０のいずれか１項に記載のシステム。
【請求項３２】
複数のシステムを有するネットワークであって、各システムが、
静的な部分および再構成可能な部分を有するＩＣアーキテクチャと、
再構成データを含む再構成パケットを検出するパケット・フィルタと、
前記ＩＣアーキテクチャの前記再構成可能な部分を再構成するために前記再構成データを使用する再構成コントローラとを備えた複数のシステムを含み、前記ネットワークがさらに、
再構成パケットを形成する手段と、
前記再構成パケットを前記システムに配信する配信部とをさらに備える、ネットワーク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）アーキテクチャを再構成する方法および装置に関し、より詳細には、静的な部分と、例えば、特定用途向け集積回路（ＡＳＩＣ）に埋め込まれたフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などの再構成可能な部分とを有するＩＣアーキテクチャを再構成するための方法および装置に関する。
【背景技術】
【０００２】
様々な特性を有する種々のＩＣアーキテクチャが提供されていて、設計者は、特定の目的に最も適した、例えば、通信システムにおける信号処理に最も適したものを選択するための選択肢が与えられている。
【０００３】
ＡＳＩＣには多くの利点がある。ＡＳＩＣは、一般的には、比較的低電力で動作し、大量に製造すれば、製造コストが廉価になる可能性がある。さらに、ＡＳＩＣは、電力消費が比較的小さいために冷却の要件が軽減されるので、システム内で、より高密度に実装することができる。このことは、システムがますます複雑および高度になり、処理能力の向上が求められるようになるにつれて重要になる。しかし、既存のＡＳＩＣを訂正または更新することは不可能である。エラーの場合、またはプロトコルの標準が変更された場合には、高額で時間がかかるリスピンが必要であり、回路パックを現場で交換しなければならない。十分に確立された標準およびプロトコルに基づいて動作する機器の場合、査定の結果により、最初に構成された設計に以降の変更が必要になるリスクが低いことが判明していれば、製造者はシステムにＡＳＩＣを使用することを決めてもよいだろう。通信システムにおける確立されたＳＤＨ／ＳＯＮＥＴ機能の場合、このリスクは対応可能であり、ＡＳＩＣは広く使用されている。
【０００４】
ＡＳＩＣの代替としてＦＰＧＡがある。ＦＰＧＡは、製造後に再構成できるので、多様性が向上している。しかし、ＦＰＧＡは、ＡＳＩＣに比べて、製造コストが高く、消費電力が著しく大きいという重大な欠点がある。消費電力が大きいと、十分な冷却を行えないために、潜在的な全機能が引き出せなくなる可能性がある。例えば、典型的なＡＳＩＣは、コストが２００ドル、消費電力が４Ｗであって、同等のＦＰＧＡは、コストが約４００ドル、消費電力が１２Ｗということがありうる。ＦＰＧＡの代替としてネットワーク・プロセッサ（ＮＰ）が使用できるが、そのコストおよび消費電力は、一般的には、ＦＰＧＡのそれより大きい。
【０００５】
標準化が完了していなくて、変更されやすい新興技術または新興分野、例えば、一部の通信分野では、製造者は、機器のデプロイメント後の変更を実施するためにＡＳＩＣを回収して再実装しなければならないという高いリスクを負う可能性がある。そのため、製造者は、必要な柔軟性を得るために、満足度の低いＦＰＧＡの使用を余儀なくされることがある。
【０００６】
ＡＳＩＣの利点をＦＰＧＡの柔軟性と共に生かす１つの提案は、１つのＩＣアーキテクチャの中で２つのタイプを結合させることである。アーキテクチャの最も安定した部分はＡＳＩＣによって実装し、アーキテクチャの定義が十分になされていない部分には、要件が変更されたときに調整ができるように、またはバグが起こりやすく後で修正が必要になりそうな部分にはＦＰＧＡを埋め込む。ＦＰＧＡは、実装後に、ソフトウェアが更新されるときに命令をダウンロードすることにより再構成できる。
【０００７】
光ネットワークで使用される信号処理製品のための別の提案は、再構成が必要になったとき、ＦＰＧＡに再構成の命令を送信するために使用される専用チャネルを備えることである。光転送プロトコルの「ＯＴＮ」（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ（光転送ネットワーク））のオーバヘット・チャネルが使用されることが推奨される（ＩＴＵ−Ｔ  Ｇ．７０９の「Ｉｎｔｅｒｆａｃｅｓ  ｆｏｒ  ｔｈｅ  Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ  （ＯＴＮ）」およびＩＴＵ−Ｔ  Ｇ．７８９の「Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ｔｈｅ  Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ  ｈｉｅｒａｒｃｈｙ  ｅｑｕｉｐｍｅｎｔ  ｆｕｎｃｔｉｏｎａｌ  ｂｌｏｃｋｓ」を参照）。この方法は、ＯＴＮシステムに対してのみ使用可能であり、ＯＴＮネットワーク、および再構成データ転送のための各システムとの専用ＯＴＮ接続が必要である。他の種類のシステムは、この方法ではアップグレードできない。おそらく非現実的に高価なＯＴＮインターフェースがシステムに追加されても、再構成データを転送するためには既存のＯＴＮネットワークが必要であろう。
【０００８】
ＯＴＮシステム内で専用の転送チャネルを使用して再構成データを転送する同様の概念が、Ｍａｔｅｕｓｚ  Ｍａｊｅｒによる修士論文「Ｅｖａｌｕａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｆｏｒ  Ｏｖｅｒｈｅａｄ  Ｐｒｏｃｅｓｓｉｎｇ  ｉｎ  Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋｓ」（Ｔｅｃｈｎｉｃａｌ  Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｄａｒｍｓｔａｄｔ、２００３）およびＡｓｈｏｋ−Ｋｕｍａｒ  Ｃｈａｎｄｒａ−Ｓｅｋａｒａｎによる修士論文「Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ＲＩＳＣ  ｃｏｒｅ  ｂａｓｅｄ  ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ｏｖｅｒｈｅａｄ  ｐｒｏｃｅｓｓｉｎｇ  ｉｎ  Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ」（Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｋａｒｌｓｒｕｈｅ、２００４）で解説されている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】ＩＴＵ−Ｔ  Ｇ．７０９、「Ｉｎｔｅｒｆａｃｅｓ  ｆｏｒ  ｔｈｅ  Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ  （ＯＴＮ）」
【非特許文献２】ＩＴＵ−Ｔ  Ｇ．７８９、「Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ｔｈｅ  Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ  ｈｉｅｒａｒｃｈｙ  ｅｑｕｉｐｍｅｎｔ  ｆｕｎｃｔｉｏｎａｌ  ｂｌｏｃｋｓ」
【非特許文献３】Ｍａｔｅｕｓｚ  Ｍａｊｅｒ、「Ｅｖａｌｕａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｆｏｒ  Ｏｖｅｒｈｅａｄ  Ｐｒｏｃｅｓｓｉｎｇ  ｉｎ  Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋｓ」（Ｔｅｃｈｎｉｃａｌ  Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｄａｒｍｓｔａｄｔ、２００３）
【非特許文献４】Ａｓｈｏｋ−Ｋｕｍａｒ  Ｃｈａｎｄｒａ−Ｓｅｋａｒａｎ、「Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ＲＩＳＣ  ｃｏｒｅ  ｂａｓｅｄ  ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ｏｖｅｒｈｅａｄ  ｐｒｏｃｅｓｓｉｎｇ  ｉｎ  Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ」（Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｋａｒｌｓｒｕｈｅ、２００４）
【発明の概要】
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、静的な部分および再構成可能な部分を有する集積回路（ＩＣ）アーキテクチャを再構成する方法は、ＩＣアーキテクチャに、再構成パケットに入れられた再構成データを送信するステップを含む。再構成パケットに入れられた再構成データは、ＩＣアーキテクチャの再構成可能な部分を再構成するために使用される。この方法は、潜在的に、様々な技術に基づいた広範囲なシステムに適用できる、強力で柔軟で廉価な方法を提供し、例えば、ＯＴＮシステムのみに限定されない。さらに、遠隔地から１回の操作で多数のＩＣアーキテクチャを再構成することが可能な場合がある。
【００１１】
本発明による方法では、再構成パケットは、例えば、イーサネット（登録商標、以下同）・パケット、インターネット・プロトコル（ＩＰ）パケット、またはＡＴＭ、ＵＭＴＳ、ファイバ・チャネルあるいはいずれか他のフォーマットまたはプロトコルで使用されるパケット・フォーマットであってよい。または、異なるタイプのデータ・パケットの組合せを含んでよい。したがって、フォーマットは、例えば、レイヤ１またはレイヤ２の通信プロトコルに関連付けられてもよい。本発明による１つの方法では、再構成データは、データ・パケットのペイロード部にのみ入れられる。別の方法では、再構成データの一部、例えば、パケットが再構成データの中に含む識別子は、ペイロード部以外のパケットの一部に含まれる。標準のパケット・フィルタはパケット・ヘッダへのアクセスをより容易に行う可能性が高く、したがって、パケット・ヘッダに標識を含めると、再構成パケットを正しい宛先にルーティングすることが容易になる。例えば、パケット・ヘッダに予約済みＭＡＣ（Ｍｅｄｉｕｍ  ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ（媒体アクセス制御））アドレスを含めて、それにより、ペイロードが再構成データであることを示すことができる。別の方法では、識別子が、上記とは異なって、ペイロードに含まれた場合、ＶＬＡＮタグが、例えば、パケット・ペイロード内の特定のバイトで使用または配置できるようになる。
【００１２】
本発明による方法を使用すると、問題のＩＣアーキテクチャを組み込んだシステムへの他のデータの送信、例えば、エンドユーザによるシステムの使用に関するデータの送信を中断することなくそのＩＣアーキテクチャを再構成するための再構成命令を適用できる。システム内のＩＣアーキテクチャ自体が、例えば、パケット・オーバーヘッド内のアドレスまたはタグから、再構成データが着信中であることを検出し、そのデータを使用してそのＩＣアーキテクチャ自体の更新を開始することができる。システムによって「サービスの品質（ＱｏＳ）」機能が実施される場合、用途に応じて相対的優先順位が異なっても、再構成パケットは、再構成データを含まないパケットよりＱｏＳ要件が低いと認識されることがある。
【００１３】
本発明による１つの方法では、カスタマ・サービスとしてイーサネットまたはイーサネット・オーバＳＤＨ／ＳＯＮＥＴをサポートするシステムの場合、従来の動作中はいずれにしてもシステムによって処理されるイーサネット・データ・ストリームも、構成データをイーサネットおよび／またはＳＤＨ／ＳＯＮＥＴネットワークを介してシステムに、さらにシステム内でＩＣアーキテクチャ自体の再構成可能な部分に転送する。
【００１４】
したがって、本発明による１つの方法では、再構成可能なシステム・オン・チップ設計にＡＳＩＣおよび埋め込みＦＰＧＡが含まれ、再構成データがイーサネット・データ・ストリームで伝送される。イーサネット転送機能を有するネットワーク内でそのようなシステム・オン・チップを使用すると、再構成データをイーサネット・パケット同報通信として配布することにより、ネットワーク内のすべてのチップを更新することが可能である。適切な接続があれば、機密性の要件に応じて、そのような再構成データを公共のインターネットを介して配布できる場合もある。データ保護は、伝送用のＶＰＮ（Ｖｉｒｔｕａｌ  Ｐｒｉｖａｔｅ  Ｎｅｔｗｏｒｋ）、またはＤＥＳ（Ｄａｔａ  Ｅｎｃｒｙｐｔｉｏｎ  Ｓｔａｎｄａｒｄ）、ＡＥＳ（Ａｄｖａｎｃｅｄ  Ｅｎｃｒｙｐｔｉｏｎ  Ｓｔａｎｄａｒｄ）、その他の方法など、いずれか他の適切な暗号化方式または機密保護方式を使用することにより確保できる。ネットワークが適切に構成されているならば、ネットワークのイーサネット転送／ルーティング機能自体が、ネットワーク内のすべてのシステムに再構成データが確実に配布されるようになっている。イーサネット転送機能は、大規模な実装済み基盤および既存の公共の接続があれば、例えば、インターネットを介して広くデプロイ（ｄｅｐｌｏｙ）される。現在提供されている多くのデバイスは、イーサネット・インターフェース、およびインターネットまたは限定されたイントラネットとの多かれ少なかれ保護された接続機能を備えている。再構成可能なチップは、これらの特性を有する任意のタイプの機器に実装することができ、更新は、既存のイーサネット接続を介して、再構成データをイーサネット再構成パケット・ストリームとして送信することにより開始できる。
【００１５】
ＩＣアーキテクチャは、他のタイプの再構成可能な構成要素を備えることもできる。例えば、ＦＰＧＡの代わりにＮＰが使用されてもよい。また、本発明は、例えば、再構成可能な部分が静的部分に埋め込まれた再構成可能なハードウェア・アーキテクチャに適用することもできるし、独立したブロックとして静的部分の隣に備えることもできるし、または両方の方法が併用されてもよい。単一のチップが、独立した更新のために別々にアドレス指定可能な個別の再構成可能な部分を備えていてもよい。
【００１６】
本発明の別の態様によれば、システムは、静的な部分および再構成可能な部分を有するＩＣアーキテクチャと、再構成データを含む再構成パケットを検出するためのパケット・フィルタと、ＩＣアーキテクチャの再構成可能な部分を再構成するために再構成データを使用するための再構成コントローラとを備えている。
【００１７】
本発明のさらに別の態様によれば、ネットワークは複数のシステムを有し、各システムは、静的な部分および再構成可能な部分を有するＩＣアーキテクチャと、再構成データを含む再構成パケットを検出するためのパケット・フィルタと、ＩＣアーキテクチャの再構成可能な部分を再構成するために再構成データを使用するための再構成コントローラとを備えている。このネットワークは、再構成パケットを形成するための手段と、再構成パケットをそれらのシステムに配信するための配信部とをさらに備えている。
【００１８】
以下で、本発明によるいくつかの実施形態および方法を、添付の図面を参照しながら、例示の目的でのみ説明する。
【図面の簡単な説明】
【００１９】
【図１】本発明による再構成可能なチップ・アーキテクチャを概略的に示した図である。
【図２】再構成データを含むイーサネット・パケットの概略図である。
【図３】図１のシステムを含むネットワークを概略的に示した図である。
【図４】本発明による別の再構成可能なチップ・アーキテクチャを概略的に示した図である。
【図５】再構成データを含むＩＰパケットを概略的に示した図である。
【図６】再構成データを含むＳＯＮＥＴ  ＳＴＳ−１フレームを概略的に示した図である。
【図７】再構成データを含むＳＤＨ  ＳＴＭ−１フレームを概略的に示した図である。
【図８】再構成データを含むＧ．７０９  ＯＴＮフレームを概略的に示した図である。
【発明を実施するための形態】
【００２０】
図１を参照すると、システム・オン・チップ１は入力２を備えており、入力２は、イーサネット用の、入力および出力の両方に使用される標準の物理的インターフェースであり、アナログ・イーサネット信号をデジタル・ビット・ストリームに変換する、およびその逆に変換する。入力２には、カスタマ・パケットおよび再構成イーサネット・パケットが渡される。
【００２１】
図２は、再構成データを含む再構成イーサネット・パケット３の例を示している。パケット３は、タイプＩＩイーサネット・フレーム・フォーマットを有し、宛先ＭＡＣ（Ｍｅｄｉｕｍ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ（媒体アクセス制御））アドレス４、送信元ＭＡＣアドレス５、イーサネット・タイプ６、ペイロード７、およびデータの完了および正しさを検査するためのＣＲＣチェックサム８を有するセクションを備えている。宛先ＭＡＣアドレス４は、パケットが再構成データを含んでいることを示す。
【００２２】
ペイロード７は、９で示される再構成データを含んでいる。ペイロード７は、再構成データ・ヘッダ１０、再構成デバイス・アドレス１１、再構成パケット番号１２、および再構成データ部１３を有している。データ・ヘッダはＱｏＳ情報を含み、ＱｏＳ情報は、この実施形態では、再構成パケットはカスタマ・パケットより優先順位が低いことを示す。再構成デバイス・アドレス１１は、再構成データによって更新される再構成可能な部分を示す。あるいは、例えば、再構成デバイス・アドレス１１は、そのパケットが再構成パケットであることを示すために使用される。
【００２３】
再構成データ・パケット番号１２は、１組の命令を構成するパケットの順序を示すために使用される。再構成データ部１３は、ＩＣアーキテクチャを更新するためにＩＣアーキテクチャの再構成可能な部分に適用されるデータである。
【００２４】
データ・パケットはパケット・フィルタ１４に渡され、パケット・フィルタ１４は、各着信パケットを検査して、パケット・ヘッダ内の４の宛先ＭＡＣアドレスを検出することにより、そのパケットが通常のパケットであるか、または再構成データを入れたパケットであるかを判定する。通常のパケットは、システム１に含まれているＩＣアーキテクチャ１５内のパケット処理機能へ転送される。各再構成パケットは、再構成データ・メモリ１６に並列で送信され、さらに後で伝送するためにＩＣアーキテクチャ１５内のパケット処理機能（複数）に同報通信される。再構成パケットはネットワーク内の他のシステムに転送される必要があり、したがって、このシステム１内で終了できないので、同報通信が必要である。
【００２５】
再構成データ・メモリ１６は、パケット・フィルタ１４によってそこに送信されるすべての再構成パケットを収集する。イーサネット伝送の特性上、パケットは正しい順序で着信しないことがあり、また同じパケットが複数回受信されることがある。データ・メモリ１６は、データが正しい順序で保管され、重複したパケットは特定されて、破棄される十分なスペースを提供している。再構成コントローラ１７は、ＦＰＧＡプログラミング・アドレスおよびチェックサムを含めて、再構成データをパケット・ペイロードから取り出す。再構成コントローラ１７は、ＦＰＧＡのアドレスおよびデータのサイズにより、データが完了しているか、およびチェックサムにより、データが正しいかを検査する。データが完了すると、再構成コントローラ１７は、ＦＰＧＡベンダによって定義された手順に従って、ＩＣアーキテクチャ１５の再構成可能な部分、すなわち、埋め込みＦＰＧＡ  １８の再プログラミングを開始する。ＩＣアーキテクチャ１５は、静的部分、すなわち、ＡＳＩＣ  １９も備えている。ＡＳＩＣ  １９は、チップ機能の「安定した」部分、例えば、レイヤ２／レイヤ３信号処理の「安定した」部分を有している。
【００２６】
次に、同報通信再構成パケットおよびカスタマ・パケットがシステム２から出力２０に出力される。
【００２７】
図１に示されたシステムは、図３に示されたネットワーク２６に含まれる複数のシステム１および２１から２５の１つである。それらのシステムのうちのいくつかは、図１のシステム１に備えられたＦＰＧＡと同じＦＰＧＡを備えており、やはり、再プログラミングが必要である。また、このネットワークは、再構成データがイーサネット・パケットとして形成される再構成パケット作成部２７、および影響を受けるＦＰＧＡを組み込んだシステム１および２１から２５に再構成パケットを配信する配信部２８も備えており、これらのシステムは、図１のシステム１を参照しながら説明された方法と同様の方法でそれぞれのＦＰＧＡを更新する。
【００２８】
図４を参照すると、システム・オン・チップ２９は、この場合には、ＩＣアーキテクチャ３０が、アーキテクチャの静的部分を実装するためにＡＳＩＣ  ３１を組み込んでおり、ＮＰ  ３２がＡＳＩＣ  ３１に接続され、同じチップ上でＡＳＩＣ３１の隣に配置されていることを除いて、図１に示されたシステム・オン・チップと同様である。この方法では、再構成データはＩＰパケットとして送信され、ＩＰパケットの１つが図５に概略的に示されている。代替の方法として、ＮＰ  ３２はＦＰＧＡに置き換えられてもよい。
【００２９】
再構成データを含む他のタイプのパケット・フォーマットが図６、７、および８に示されているが、それぞれ、ＳＯＮＥＴ  ＳＴＳ−１フレーム、ＳＤＨ  ＳＴＭ−１フレームおよびＧ．７０９  ＯＴＮフレームを示している。いずれの場合にも、再構成データは、波線３３で示される領域に含まれる。これらのフォーマットのいずれも、例えば、図１で示されたシステムと同様のシステム内で、本発明に従って使用できる。明示的に示されていない他のフォーマットも、本発明による方法および装置で使用できる。
【００３０】
本発明は、他の特定の形でも実現することができ、本発明の精神またはその本質的な特性から逸脱することなく、他の方法によって実施することができる。本明細書で説明された実施形態および方法は、あらゆる点で、例示としてのみ解釈されるべきであって、限定として解釈されるべきではない。したがって、本発明の範囲は、上述の説明によってではなく、添付の「特許請求の範囲」によって示されるものとする。請求項の均等物の意味および範囲内に分類される変更はすべて、その請求項の範囲に包含されるものとする。
【図１】
2010506293.tif 000003
【図２】
2010506293.tif 000004
【図３】
2010506293.tif 000005
【図４】
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【図５】
2010506293.tif 000007
【図６】
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【図７】
2010506293.tif 000009
【図８】
2010506293.tif 000010
【国際調査報告】
2010506293.tif 000011
2010506293.tif 000012
2010506293.tif 000013