(57)【要約】【課題】  簡単化されたデュアル応力ライナ構成を用いる向上した性能をもつ半導体構造体を提供すること。【解決手段】  ゲート誘電体の下にあるチャネル領域内の応力を強化するために、新しいデュアル応力ライナ構成が用いられる、完全にシリサイド化されたゲート電極を有するｎＦＥＴを含む半導体構造体が提供される。新しいデュアル応力ライナ構成は、ｎＦＥＴの完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する第１の応力ライナを含む。本発明によると、第１の応力ライナは、完全にシリサイド化されたゲート電極を含むｎＦＥＴの上には存在しない。代わりに、本発明の第１の応力ライナは、完全にシリサイド化されたゲート電極を有するｎＦＥＴを部分的に包み込む、すなわちその両側を囲む。第１の応力ライナのものと反対の極性を有する（すなわち、反対の応力型の）第２の応力ライナが、第１の応力ライナの上面上及び完全にシリサイド化されたＦＥＴを含むｎＦＥＴの上に配置される。本発明によると、第１の応力ライナは引張応力ライナであり、第２の応力ライナは圧縮応力ライナである。【選択図】      図７
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【特許請求の範囲】
【請求項１】
半導体構造体の表面上に配置された少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）であって、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を含む材料スタックと、前記材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）と、
前記半導体基板上に配置され、かつ、前記少なくとも１つのｎＦＥＴを部分的に包み込む第１の応力ライナであって、前記少なくとも１つのｎＦＥＴの前記完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、第１の応力ライナと、
前記第１の応力ライナのものとは反対の応力型の第２の応力ライナであって、前記第１の応力ライナの前記上面上及び前記少なくとも１つのｎＦＥＴの上に配置された、第２の応力ライナと、
を備える半導体構造体。
【請求項２】
前記第１の応力ライナは引張応力ライナであり、前記第２の応力ライナは圧縮応力ライナである、請求項１に記載の半導体構造体。
【請求項３】
前記半導体基板は、バルク半導体材料又は半導体オン・インシュレータである、請求項１に記載の半導体構造体。
【請求項４】
前記半導体基板は、異なる結晶配向の表面領域を有するハイブリッド基板であり、前記少なくとも１つのｎＦＥＴは、前記ハイブリッド基板の（１００）結晶面上に配置される、請求項１に記載の半導体構造体。
【請求項５】
前記完全にシリサイド化されたゲート電極は金属シリサイドを含み、前記金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、又はそれらの合金を含む、請求項１に記載の半導体構造体。
【請求項６】
前記完全にシリサイド化されたゲート電極は、１０ｎｍから５０ｎｍまでの垂直方向高さを有する、請求項１に記載の半導体構造体。
【請求項７】
少なくとも１つのｐＦＥＴをさらに備え、前記少なくとも１つのｐＦＥＴは、トレンチ分離領域によって前記少なくとも１つのｎＦＥＴから部分的に分離され、前記第２の応力ライナは、前記少なくとも１つのｐＦＥＴを完全に囲む、請求項１に記載の半導体構造体。
【請求項８】
半導体構造体の表面上に配置された少なくとも１つのｎ型電界効果トランジスタであって、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を含む材料スタックと、前記材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、少なくとも１つのｎ型電界効果トランジスタと、
前記半導体基板上に配置され、かつ、前記少なくとも１つのｎ型電界効果トランジスタを部分的に包み込む引張応力窒化物ライナであって、前記完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、引張応力窒化物ライナと、
前記引張応力窒化物ライナの前記上面上及び前記少なくとも１つのｎ型電界効果トランジスタの上に配置された圧縮応力窒化物ライナと、
を備える半導体構造体。
【請求項９】
前記引張応力窒化物ライナは内因性引張応力を有する、請求項８に記載の半導体構造体。
【請求項１０】
前記半導体基板は、バルク半導体材料又は半導体オン・インシュレータである、請求項８に記載の半導体構造体。
【請求項１１】
前記半導体基板は、異なる結晶配向の表面領域を有するハイブリッド基板であり、前記少なくとも１つのｎ型電界効果トランジスタは、（１００）結晶配向を有する表面の上に配置される、請求項８に記載の半導体構造体。
【請求項１２】
前記完全にシリサイド化されたゲート電極は金属シリサイドを含み、前記金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、又はそれらの合金を含む、請求項８に記載の半導体構造体。
【請求項１３】
少なくとも１つのｐＦＥＴをさらに備え、前記少なくとも１つのｐＦＥＴは、トレンチ分離領域によって前記少なくとも１つのｎＦＥＴから分離され、前記引張応力窒化物ライナは前記少なくとも１つのｐＦＥＴに存在しないが、前記圧縮応力ライナは前記少なくとも１つのｐＦＥＴを完全に囲む、請求項８に記載の半導体構造体。
【請求項１４】
半導体構造体の表面上に配置された少なくとも１つのｎ型電界効果トランジスタ及び少なくとも１つのｐ型電界効果トランジスタであって、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を含む材料スタックと、前記材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、少なくとも１つのｎ型電界効果トランジスタ及び少なくとも１つのｐ型電界効果トランジスタと、
前記少なくとも１つのｎ型電界効果トランジスタを含む前記半導体基板の部分上に配置された引張応力ライナであって、前記少なくとも１つのｎ型電界効果トランジスタを部分的に包み込み、かつ、前記完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、引張応力ライナと、
前記引張応力ライナの前記上面上及び前記少なくとも１つのｎ型電界効果トランジスタの上に配置された圧縮応力ライナであって、前記少なくとも１つのｐ型電界効果トランジスタを完全に囲む、圧縮応力ライナと、
を備える半導体構造体。
【請求項１５】
前記引張応力ライナ及び前記圧縮応力ライナは、両方とも窒化物である、請求項１４に記載の半導体構造体。
【請求項１６】
前記引張応力ライナは内因性引張応力を有する、請求項１５に記載の半導体構造体。
【請求項１７】
前記半導体基板は、バルク半導体材料又は半導体オン・インシュレータ、或いは異なる結晶配向の表面領域を有するハイブリッド基板である、請求項１４に記載の半導体構造体。
【請求項１８】
前記完全にシリサイド化されたゲート電極は金属シリサイドを含み、前記金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、又はそれらの合金を含む、請求項１４に記載の半導体構造体。
【請求項１９】
前記少なくとも１つのｎＦＥＴは、前記半導体基板の（１００）結晶面上に配置され、前記少なくとも１つのｐＦＥＴは、前記半導体基板の（１１０）結晶表面上に配置される、請求項１４に記載の半導体構造体。
【請求項２０】
半導体構造体を形成する方法であって、
半導体構造体の表面上に少なくとも１つのｎ型電界効果トランジスタを準備することであって、前記少なくとも１つのｎ型電界効果トランジスタは、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を含む材料スタックと、前記材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、ことと、
前記半導体基板上に第１の応力ライナを形成することであって、前記第１の応力ライナは、前記少なくとも１つのｎ型電界効果トランジスタを部分的に包み込み、かつ、前記ｎ型電界効果トランジスタの前記完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、ことと、
前記第１の応力ライナの前記上面上及び前記少なくとも１つのｎ型電界効果トランジスタの上に、前記第１の応力ライナのものとは反対の応力型の第２の応力ライナを形成することと、
を含む方法。
【請求項２１】
前記少なくとも１つのｎ型電界効果トランジスタを準備することは、前記ゲート誘電体及びＳｉ含有材料を含むスタックを形成することと、前記スタックをパターン形成することと、前記パターン形成されたスタックの垂直側壁上にスペーサを形成することと、前記Ｓｉ含有材料の部分を選択的に除去し、一部のＳｉ含有材料が前記ゲート誘電体上に残るようにすることと、前記残りのＳｉ含有材料上に金属層を形成することと、前記金属層と前記残りのＳｉ含有材料との間に反応を引き起こす少なくとも１つのアニール・プロセスを行なうこととを含む、請求項２０に記載の方法。
【請求項２２】
前記第１の応力ライナを形成することは、少なくとも１つの第１の応力誘起材料の化学気相堆積と、前記少なくとも１つの電界効果トランジスタの上に前記第１の応力ライナの部分を露出させる平坦化材料を形成することと、前記第１の応力ライナ材料の前記露出された部分を選択的に除去することと、前記平坦化材料を除去することとを含む、請求項２０に記載の方法。
【請求項２３】
前記第２の応力ライナを形成することは、少なくとも１つの第２の応力誘起材料の化学気相堆積を含む、請求項２０に記載の方法。
【請求項２４】
前記第１の応力ライナは引張応力ライナであり、前記第２の応力ライナは圧縮応力ライナである、請求項２０に記載の方法。
【請求項２５】
前記半導体基板上の少なくとも１つのｐＦＥＴをさらに含み、前記少なくとも１つのｐＦＥＴは、分離領域によって前記少なくとも１つのｎＦＥＴから分離され、前記第２の応力ライナは、前記少なくとも１つのｐＦＥＴを完全に囲む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体及びその製造方法に関する。より特定的には、本発明は、完全にシリサイド化されたゲート電極を有するｎ型電界効果トランジスタ（ｎＦＥＴ）を含む相補型金属酸化膜半導体（ＣＭＯＳ）構造体に関し、そこでは、機械的応力をｎＦＥＴのデバイス・チャネル内に組み込むために、改善されたデュアル応力ライナ構成が用いられる。
【背景技術】
【０００２】
シリコン金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の継続的な小型化が、過去３０年間の全世界の半導体業界を動かしてきた。数１０年間、スケーリングを継続するための種々の致命的問題が予測されたが、多くの問題にもかかわらず、技術革新の歴史は、ムーアの法則（Moore's Law）を維持してきた。しかしながら、金属酸化膜半導体トランジスタはそれらの従来のスケーリングの限界に達し始めているという兆候が、今日では高まっている。
【０００３】
継続的なスケーリングを通じてＭＯＳＦＥＴ、従ってＣＭＯＳの性能を改善するのはますます困難になってきているため、スケーリングなしに性能を改善する方法が重要になっている。これを行なうための１つの手法は、キャリア（電子及び／又は正孔）移動度を増大させることである。キャリア移動度の増大は、例えば、半導体格子内に適切な応力／歪みを導入することによって得ることができる。
【０００４】
応力の適用は、半導体基板の格子寸法を変化させる。格子寸法を変化させることによって、材料の電子バンド構造も同様に変化する。真性半導体における変化はほんの僅かであり、結果としてほんの小さな抵抗の変化をもたらすのみであるが、半導体材料がドープされ、すなわちｎ型とされ、部分的にイオン化されたとき、エネルギー・バンドにおける非常に小さな変化が、不純物レベルとバンド・エッジとの間のエネルギー差の大きな割合の変化を生み出すことができる。このことは、キャリアの輸送特性の変化をもたらし、それは、特定の場合には著しいものであり得る。さらに、半導体基板上に製造されたデバイスの性能を高めるために、物理的応力（引張又は圧縮）の適用をさらに用いることができる。
【０００５】
デバイス・チャネルに沿った圧縮歪みは、ｐ型電界効果トランジスタ（ｐＦＥＴ）における駆動電流を増大させ、ｎ型電界トランジスタ（ｎＦＥＴ）における駆動電流を減少させる。デバイス・チャネルに沿った引張歪みは、ｎＦＥＴにおける駆動電流を増大させ、ｐＦＥＴにおける駆動電流を減少させる。
【０００６】
例えば、基板の上に及びゲート領域の周りに応力ライナを形成すること等を含む幾つかの方法によって、単結晶配向基板内に応力を導入することができる。ＦＥＴの導電型（すなわち、ｐ又はｎ）に応じて、応力ライナは、引張応力（ｎＦＥＴにとって好ましい）又は圧縮応力（ｐＦＥＴにとって好ましい）を受けた状態にすることができる。
【０００７】
ｎＦＥＴ及びｐＦＥＴが同じ半導体基板の上に統合されたときには、典型的には、各ｎＦＥＴの周りに引張応力下の第１の応力ライナが形成され、各ＦＥＴの周りに圧縮応力を受けた状態の第２の応力ライナが形成される、デュアル応力ライナ技術が用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特にｎＦＥＴについて完全にシリサイド化されたゲート電極が用いられる場合、単一の応力ライナはそれ自体が脆弱であり、デュアル応力ライナは応力をより小さくする。従って、ＣＭＯＳ構造体、特に完全にシリサイド化されたゲート電極を有するｎＦＥＴを含むもののために、新しい改善されたデュアル応力ライナ構成が必要とされる。
【課題を解決するための手段】
【０００９】
本発明は、新しいデュアル応力ライナ構成を用いてｎＦＥＴのゲート電極の下にあるチャネル領域内の応力を増大させる、完全にシリサイド化されたゲート電極を有するｎＦＥＴを含む半導体構造体を提供するものである。新しいデュアル応力ライナ構成は、ｎＦＥＴの完全にシリサイド化されたゲート電極の上面と実質的に同一表面にある上面を有する第１の応力ライナを含む。本発明によると、第１の応力ライナは、ｎＦＥＴの上には存在しない。代わりに、本発明の第１の応力ライナは、完全にシリサイド化されたゲート電極を有するｎＦＥＴを部分的に包み込む、すなわちその両側を部分的に囲む。第１の応力ライナのものと反対の応力型の第２の応力ライナが、第１の応力ライナの上面上及び完全にシリサイド化されたゲート電極を含むｎＦＥＴの上に配置される。
【００１０】
大まかに言うと、本発明の半導体構造体は、
半導体基板の表面上に配置された少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）であって、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を含む材料スタックと、材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）と、
半導体基板上に配置され、かつ、少なくとも１つのｎＦＥＴを部分的に包み込む第１の応力ライナであって、ｎＦＥＴの完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、第１の応力ライナと、
第１の応力ライナの上面上及び少なくとも１つのｎＦＥＴの上に配置された、第１の応力ライナのものと反対の応力型の第２の応力ライナと、
を含む。
【００１１】
本発明によると、第１の応力ライナは引張応力ライナであり、第２の応力ライナは圧縮応力ライナである。本発明の非常に好ましい実施形態においては、第１及び第２の応力ライナは、両方とも窒化物からなる。本発明のさらに別の実施形態においては、少なくとも１つのｐＦＥＴもまた、半導体基板の表面上に存在する。こうした実施形態においては、第１の応力ライナは同じく引張応力ライナであり、第２の応力ライナは同じく圧縮応力ライナである。少なくとも１つのｎＦＥＴ及び少なくとも１つのｐＦＥＴを含む実施形態においては、引張応力ライナはｐＦＥＴ上に存在しない。
【００１２】
少なくとも１つのｎＦＥＴ及び少なくとも１つのｐＦＥＴの両方が存在するとき、半導体構造体は、
半導体構造体の表面上に配置された少なくとも１つのｎ型電界効果トランジスタ及び少なくとも１つのｐ型電界効果トランジスタであって、ゲート誘電体の上にある完全にシリサイド化されたゲート電極によって形成された材料スタックと、材料スタックの垂直壁面上に配置された少なくとも１つのスペーサとを含む、少なくとも１つのｎ型電界効果トランジスタ及び少なくとも１つのｐ型電界効果トランジスタと、
少なくとも１つのｎ型電界効果トランジスタを含む半導体基板の部分の上に配置された引張応力ライナであって、少なくとも１つのｎ型電界効果トランジスタを部分的に包み込み、かつ、完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、引張応力ライナと、
第１の応力ライナの上面上及び少なくとも１つのｎ型電界効果トランジスタの上に配置された圧縮応力ライナであって、少なくとも１つのｐ型電界効果トランジスタを完全に囲む、圧縮応力ライナと、
を含む。
【００１３】
新しいデュアル応力ライナ構成を含む半導体構造体を準備することに加えて、本発明は、その製造方法も提供する。大まかに言うと、本発明の方法は、
半導体構造体の表面上に少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）を準備することであって、少なくとも１つのｎＦＥＴは、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を形成する材料スタックと、材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、ことと、
半導体基板上に第１の応力ライナを形成することであって、第１の応力ライナは、少なくとも１つのｎＦＥＴを部分的に包み込み、かつ、完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、ことと、
第１の応力ライナの上面上及び少なくとも１つのｎＦＥＴの上に、第１の応力ライナのものと反対の型の第２の応力ライナを形成することと、
を含む。
【図面の簡単な説明】
【００１４】
【図１】本発明の基本的な処理フローを示す（断面図による）図形的表示である。
【図２】本発明の基本的な処理フローを示す（断面図による）図形的表示である。
【図３】本発明の基本的な処理フローを示す（断面図による）図形的表示である。
【図４】本発明の基本的な処理フローを示す（断面図による）図形的表示である。
【図５】本発明の基本的な処理フローを示す（断面図による）図形的表示である。
【図６】本発明の基本的な処理フローを示す（断面図による）図形的表示である。
【図７】本発明の基本的な処理フローを示す（断面図による）図形的表示である。
【発明を実施するための形態】
【００１５】
ここで以下の考察及び本出願に添付した図面を参照することによって、ゲート電極の下に位置するチャネル領域における応力を増大させるために新しいデュアル応力ライナ構成を用いる、完全にシリサイド化されたゲート電極を有するｎＦＥＴを含む半導体構造体、並びに、このような構造体を製造する方法を提供する、本発明をより詳細に説明する。本出願の図面は、例示を目的として与えられるものであり、従って、図面は縮尺通りには描かれていないことが留意される。
【００１６】
以下の説明においては、本発明の完全な理解を与えるために、特定の構造体、構成部品、材料、寸法、処理ステップ及び技術などの多くの特定の詳細が説明される。しかしながら、当業者であれば、本発明は、これらの特定の詳細なしに実施できることを認識するであろう。他の場合には、周知の構造体又は処理ステップは、本発明を不明瞭にするのを避けるために詳細には説明しない。
【００１７】
層、領域又は基板のような要素が別の要素「上に（on）」又は「の上方に（over）」あるものとして言及されるとき、該要素が他の要素の真上にあってもよく、或いは介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素の「真上に（directly on）」又は「すぐ上に（directly over）」あるものとして言及されるとき、介在する要素は存在しない。要素が別の要素の「下に（beneath）」又は「下方に（under）」あるものとして言及されるとき、該要素が他の要素の「真下に（directly beneath）」又は「すぐ下方に（directly under）」にあってもよく、或いは介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が別の要素の「真下に（directly beneath）」又は「すぐ下に（directly under）」あるものとして言及されるとき、介在する要素は存在しない。
【００１８】
上述のように、本発明は、ｎＦＥＴのゲート電極の下に位置するチャネル領域における応力を増大するために新しいデュアル応力ライナ構成を用いる、完全にシリサイド化されたゲート電極を有するｎＦＥＴを含む半導体構造体を提供するものである。本発明はまた、こうした半導体構造体を製造する方法も提供する。新しいデュアル応力ライナ構成は、ｎＦＥＴの完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する第１の応力ライナを含む。本発明によると、第１の応力ライナは、完全にシリサイド化されたゲート電極を含むｎＦＥＴの上には存在しない。代わりに、本発明の第１の応力ライナは、完全にシリサイド化されたゲート電極を有するｎＦＥＴを部分的に包み込む、すなわちその両側を部分的に囲む。第１の応力ライナのものとは反対の極性を有する（すなわち、反対の応力型の）第２の応力ライナが、第１の応力ライナの上面上、及び、完全にシリサイド化されたゲート電極を含むｎＦＥＴの上に配置される。
【００１９】
ここで、本発明に用いられる初期構造体１０を示す図１を参照する。示されるように、初期構造体１０は、内部に分離領域１４が配置された半導体基板１２を含む。この構造体は、トレンチ分離領域１４によって部分的に分離される少なくとも１つのｎＦＥＴ領域１００及び少なくとも１つのｐＦＥＴ領域１０２を含む。
【００２０】
半導体基板１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ、ＳｉＧｅ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含む、任意の半導体材料を含む。例えば、Ｓｉ／ＳｉＧｅ及び半導体オン・インシュレータ（ＳＯＩ）のような層状半導体、並びにバルク半導体基板も、本明細書で考慮される。図１は、ＳＯＩ基板が用いられる実施形態を示す。典型的には、半導体基板１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、又はシリコン・オン・インシュレータのようなＳｉ含有半導体である。基板１２は、歪ませなくても、歪ませてもよく、或いは、内部に歪み領域と非歪み領域とを含んでもよい。基板１２は、真性であってもよく、例えば、これらに限られるものではないが、Ｂ、Ａｓ、又はＰでドープされてもよい。
【００２１】
ＳＯＩ基板が用いられるとき、それらの基板は、埋め込み絶縁層１２Ｂによって少なくとも部分的に分離される、上部半導体層１２Ｃ及び下部半導体層１２Ａを含む。埋め込み絶縁層１２Ｂは、例えば、結晶又は非結晶酸化物、窒化物、或いはそれらの任意の組み合わせを含む。埋め込み絶縁層１２Ｂは、酸化物であることが好ましい。典型的には、埋め込み絶縁層１２Ｂは、層転写プロセスの初期段階中、又は、例えばＳＩＭＯＸ（separation by ion implantation of oxygen）のようなイオン注入及びアニール・プロセス中に形成される。
【００２２】
基板１２は、単結晶配向を有することができ、或いは代替的に、異なる結晶配向の表面領域を有するハイブリッド半導体基板を用いることもできる。ハイブリッド基板は、形成された各ＦＥＴの性能を高める特定の結晶配向でＦＥＴを製造することを可能にする。例えば、ハイブリッド基板は、ｐＦＥＴを（１１０）結晶配向で形成することができ、ｎＦＥＴを（１００）結晶配向で形成することができる構造体を提供することを可能にする。ハイブリッド構造体が用いられるとき、ハイブリッド基板は、ＳＯＩのような特性、バルクのような特性、又はＳＯＩのような特性とバルクのような特性の組み合わせを有することができる。
【００２３】
本発明の幾つかの実施形態においては、基板１２内に少なくとも１つの分離領域１４が形成される。少なくとも１つの分離領域１４は、トレンチ分離領域、フィールド酸化物分離領域、又はそれらの組み合わせを含むことができる。少なくとも１つの分離領域１４は、当業者には周知の処理技術を用いて形成される。半導体基板１２内に形成される少なくとも１つの分離領域１４の深さは、用いられるプロセスに応じて変わり得る。図１は、分離領域１４が、その深さが埋め込み絶縁層１２Ｂの上面まで延びるトレンチ分離領域である実施形態を示す。このような実施形態が示されるが、本発明は、それに限定されるものではない。
【００２４】
図２は、少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）２２を少なくとも１つのｎＦＥＴ領域１００内の半導体基板１２の活性表面上に形成し、少なくとも１つのｐＦＥＴ２５を少なくとも１つのｐＦＥＴ領域１０２内の半導体基板１２の活性表面上に形成する、さらなる処理ステップを行なった後の構造体を示す。図２に示されるように、少なくとも１つのｎＦＥＴ２２は、ゲート誘電体１６の上にある少なくとも完全にシリサイド化されたゲート電極１８を含む材料スタックを含み、少なくとも１つのｐＦＥＴ２５は、少なくとも完全にシリサイド化されたゲート電極１８´及びゲート誘電体１６´を含む材料スタックを含む。ｎＦＥＴ及びｐＦＥＴはまた、材料スタックの垂直側壁上に配置された少なくとも１つのスペーサ２０も含む。基板１２の活性層、すなわち上部ＳＯＩ層１２Ｃ内に、ソース／ドレイン領域２７（ｎＦＥＴのために適切にドープされた）及び２７´（ｐＦＥＴのために適切にドープされた）も示される。
【００２５】
ゲート誘電体１６及び１６´は、例えば、酸化物、窒化物、酸窒化物、高ｋ材料（すなわち、二酸化シリコンより大きい誘電率を有する誘電体材料）、又は多層構造を含むそれらのいずれかの組み合わせを含む、任意の絶縁材料を含む。ゲート誘電体１６及び１６´は、同じ又は異なる絶縁材料を含むことができる。ゲート誘電体１６及び１６´は、両方とも、例えばＳｉＯ２のような酸化物からなることが好ましい。
【００２６】
ゲート誘電体１６及び１６´は、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、蒸着、及び化学溶液堆積を含む、通常の堆積プロセスを用いて形成される。代替的に、ゲート誘電体１６及び１６´は、例えば、酸化、窒化、及び／又は酸窒化のような熱プロセスによって形成することができる。幾つかの実施形態においては、前述の技術の組み合わせを用いることができる。
【００２７】
ゲート誘電体１６及び１６´の厚さは、絶縁材料の化学的性質、存在する絶縁材料の数、及びそれを形成するのに用いられた技術に応じて変わり得る。典型的には、ゲート誘電体１６及び１６´の各々は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約１．０ｎｍから約１．５ｎｍまでの厚さがさらにより典型的である。
【００２８】
完全にシリサイド化されたゲート電極１８及び１８´は、Ｓｉ含有材料と反応して金属シリサイドを形成できる金属を含む同じ又は異なるシリサイドからなる。このような金属の例には、これらに限定されるものではないが、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ及びそれらの合金が含まれる。１つの実施された実施形態においては、金属は、Ｃｏ、Ｎｉ、又はＰｔである。
【００２９】
完全にシリサイド化されたゲート電極１８及び１８´は、ゲート誘電体の上にポリＳｉ、ＳｉＧｅ、又はそれらの多層構造のようなＳｉ含有材料が形成される、通常のシリサイド化プロセスを用いて形成される。多層構造のスタックはポリＳｉの下部層を含み、ＳｉＧｅの上部層が用いられることが好ましい。
【００３０】
最初に、例えば、ＣＶＤ、ＰＥＣＶＤ、蒸着、及び化学溶液堆積を含む通常の堆積プロセスによって、Ｓｉ含有材料が形成される。次に、ドーパント・イオンをＳｉ含有材料内に注入することができる。１つの実施形態においては、インサイチュ（その場、in-situ）堆積プロセスによって、ドーパント・イオンをＳｉ含有材料内に導入することができる。ブロック・マスクを用いて、ｎＦＥＴ及びｐＦＥＴに対してＳｉ含有材料を選択的にドープすることができ、ドープした後、通常の剥離プロセスを用いてブロック・マスクが剥離されることが留意される。
【００３１】
ゲート誘電体１６及び１６´の上にＳｉ含有材料を形成した後、リソグラフィ及びエッチングを用いて、完全にＳｉ含有材料及びゲート誘電体を含むゲート領域を形成する。リソグラフィ・ステップは、フォトレジストをＳｉ含有材料の露出面に適用することと、フォトレジストを放射パターンに露光することと、通常の現像液を用いて露光されたフォトレジストを現像することとを含む。エッチング・ステップは、化学エッチング・プロセス、乾式エッチング・プロセス、又はそれらの組み合わせを含む。例えば、反応性イオン・エッチング（ＲＩＥ）のような乾式エッチング・プロセスを用いることが好ましい。
【００３２】
ゲート領域を形成した後、ゲート領域の各々の垂直側壁上にスペーサが形成される。スペーサは、酸化物、窒化物、又は酸窒化物を含む通常の絶縁材料からなる。このような材料の多層構造も考慮される。典型的には、酸化物スペーサが用いられる。スペーサは、通常の堆積プロセス及びエッチングによって形成される。
【００３３】
次に、ゲート領域からＳｉ含有材料の少なくとも一部を選択的に除去するエッチング・プロセスが行なわれる。Ｓｉ含有材料がＳｉＧｅ及びポリＳｉのスタックを含むとき、ＳｉＧｅは、ＮＨ４ＯＨ又はＨＦを用いて選択的に除去される。この時点で、ドーパント・イオンをＳｉ含有材料の残りの部分にイオン注入し、後に形成されるゲート電極の仕事関数を調整することができる。次に、ドーパント・イオンを活性化させるために、約８００℃又はそれ以上の温度で通常の活性化アニールが行なわれる。
【００３４】
完全にシリサイド化されたゲート電極の製造におけるこの時点で、次に、例えば、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、めっき、及び有機金属堆積のような通常の堆積プロセス用いて、構造体の上に上述の金属の１つを形成する。厚さが完全にシリサイド化されたゲート電極を形成するのに十分である限り、堆積される金属の厚さは変わり得る。典型的には、堆積される金属は、約３ｎｍから約２０ｎｍまでの厚さを有し、約７ｎｍから約１２ｎｍまでの厚さがさらにより典型的である。
【００３５】
次に、アニールを行ない、Ｓｉ含有材料と金属との間に反応を引き起こし、金属シリサイドを形成する。単一のアニール・ステップを用いることができ、或いは、２つのアニール・ステップを用いることもできる。第１のアニール及び第２のアニールのアニール温度は、シリサイドを形成するのに用いられる金属のタイプに応じて変わり得る。アニールに続いて、通常の剥離プロセスを用いて、あらゆる未反応の金属を除去することができる。
【００３６】
このように形成された完全にシリサイド化されたゲート電極１８及び１８´の各々は、約１０ｎｍから約５０ｎｍまでの垂直方向高さを有し、約２５ｎｍから約３５ｎｍまでの垂直方向高さがさらにより典型的である。
【００３７】
次に、上記に用いられたスペーサ２０は、これが完全にシリサイド化されたゲート電極１８の上面より上方には延びないようにエッチングされる。
【００３８】
本発明のこの時点で、拡張注入、ソース／ドレイン注入及びハロ注入を行って、半導体基板１２の活性領域内に拡張領域、ソース／ドレイン領域及びハロ注入領域を形成することができる。明確にするために、図２において、これらの注入領域は、ｎＦＥＴ２２については２７及びｐＦＥＴ２５については２７´と表記される。当業者には周知のように、ソース／ドレイン領域によって横方向に限定される、ゲート電極の下の半導体基板の領域が、デバイスのチャネル領域である。異なる導電型のＦＥＴのドーピングの際に、ブロック・マスクを用いることができる。
【００３９】
次に、図３に示されるように、少なくとも１つのｎＦＥＴ２２の上などの構造体上に、第１の応力ライナ２４（例えば、引張応力ライナ）が形成される。本発明のこの時点で、第１の応力ライナ２４は、少なくとも１つのｎＦＥＴ２２を完全に囲むことが留意される。第１の応力ライナ２４は、少なくとも１つのｐＦＥＴ２５上には存在しないことに留意されたい。
【００４０】
第１の応力ライナ２４（すなわち、引張応力ライナ）は、例えば、窒化物、又は高密度プラズマ酸化物、或いはそれらの組み合わせなどの、任意の応力誘起材料からなる。第１の応力ライナ２４は、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、急速熱ＣＶＤ（ＲＴＣＶＤ）、又はＢＴＢＡＳベース（アンモニアと反応するＣ８Ｈ２２Ｎ２Ｓｉ）のＣＶＤのような種々の化学気相堆積（ＣＶＤ）によって形成することができ、ここで、ＢＴＢＡＳは、ＣＶＤ用途のための最新の有機金属先駆体である。Ｎｉシリサイドがゲート電極として用いられるとき、ＢＴＢＡＳベースのＣＶＤは機能しないことが留意される。
【００４１】
第１の応力ライナ２４は、Ｓｉ３Ｎ４のような窒化物を含むことが好ましく、堆積された層内に内因性引張応力をもらすように、堆積プロセスのプロセス条件が選択される。例えば、プラズマ強化化学気相堆積（ＰＥＣＶＤ）は、内因性引張応力を有する窒化物応力ライナをもたらすことができる。堆積条件を変えて堆積チャンバ内の反応速度を変更することによって、ＰＥＣＶＤにより堆積された窒化物応力ライナの応力状態（引張又は圧縮）を制御することができる。より具体的には、ＳｉＨ４／Ｎ２／Ｈｅガス流量、圧力、ＲＦパワー及び電極ギャップのような堆積条件を変えることによって、堆積される窒化物応力ライナの応力状態を設定することができる。別の例においては、急速熱化学気相堆積（ＲＴＣＶＤ）が、内部引張応力を有する窒化物引張応力ライナをもたらすことができる。堆積条件を変えることによって、ＲＴＣＶＤにより堆積された窒化物引張応力ライナ内に生成された内部引張応力の大きさを制御することができる。より具体的には、先駆体の組成、先駆体の流量及び温度のような堆積条件を変えることによって、窒化物応力ライナ内の引張応力の大きさを設定することができる。
【００４２】
図３に示されるように、引張応力下の第１の応力ライナ２４は、最初にブロック・マスクを用いてｎＦＥＴを含む構造体の領域を保護することによって、ｐＦＥＴ２５から選択的に除去され、次いで、通常の剥離プロセスが用いられる。
【００４３】
次に、ブロック・マスクを除去し、スピンオン・コーティングのような通常の堆積プロセスを用いて、例えば反射防止コーティング（ＡＲＣ）又はシリケート・ガラスのような平坦化材料３０が堆積され、次いで平坦化されて、図４に示される構造体をもたらす。示されるように、少なくとも１つのｎＦＥＴの完全にシリサイド化されたゲート電極１８の上方に位置する第１の応力ライナ２４の上から、平坦化材料が除去される。
【００４４】
次に、第１の応力ライナ２４の材料に対して選択的なエッチング・プロセスを用いて第１の応力ライナ２４の露出された部分が除去され、少なくとも１つのｎＦＥＴ２２の完全にシリサイド化されたゲート電極１８の上方に開口部３２を提供する。開口部３２を含む結果としての得られる構造体が、例えば、図５に示される。第１の応力ライナ２４が窒化物であるとき、自己整合式の窒化物エッチングを用いて、第１の応力ライナ２４の露出された部分を除去することができる。
【００４５】
第１の応力ライナ２４の選択的エッチング後、平坦化材料３０を除去し、図６に示される構造体をもたらす。図６に示されるように、残りの第１の応力ライナ２４が、半導体基板１２上に配置され、完全にシリサイド化されたゲート電極１８を含む少なくとも１つのｎＦＥＴ２２を部分的に包み込む。さらに、第１の応力ライナ２４は、少なくとも１つのｎＦＥＴ２２の完全にシリサイド化されたゲート電極１８の上面とほぼ同一平面にある上面を有する。
【００４６】
図７は、第１の応力ライナ２４及び少なくとも１つのｎＦＥＴ２２の上面上に、第１の応力ライナ２４とは反対の型の第２の応力ライナ２６（すなわち、圧縮応力ライナ）を形成した後の構造体を示す。第２の応力ライナ２６が少なくとも１つのｐＦＥＴ２５を完全に囲むことに留意されたい。示されるように、少量の第２の応力ライナ２６´が、少なくとも１つのｐＦＥＴ２５のゲート電極１８´の上に配置される。第２の応力ライナ２６は、第１の応力ライナ２４と同じ又は異なる応力誘起材料からなり、上述のものと極めて類似した当業者には周知の通常のプロセスを用いて形成される。非常に好ましい実施形態においては、第２の応力ライナ２６は、高密度プラズマ窒化物である。
【００４７】
第１の応力ライナ２４のような引張応力ライナ及び第２の応力ライナ２６のような圧縮応力ライナを含むｎＦＥＴの場合、次の例示的な値を観測することができる。図７に示される構造体は、約２１０ＭＰａ以上の測定された応力値を有し、構造体上に第２の応力ライナ２６を形成した後、チャネル領域内の応力はあまり大きく変化しない。特に、図７に示される構造体についての測定されたチャネル応力値は、約２０５ＭＰａ以上である。上記の値は例示的な値であり、決して本発明の範囲を制限するものではないことも留意される。
【００４８】
本発明が、その好ましい実施形態に関して特に示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、上記の変更、並びに形態及び詳細の他の変更をなし得ることを理解するであろう。従って、本発明は、説明され例証される正確な形態及び詳細に制限されるものではなく、添付の特許請求の範囲の範囲内に含まれることが意図される。
【符号の説明】
【００４９】
１０：初期構造体
１２：半導体基板
１２Ａ：下部半導体層
１２Ｂ：埋め込み絶縁層
１２Ｃ：上部半導体層
１４：分離領域
１６、１６´：ゲート誘電体
１８、１８´：完全にシリサイド化されたゲート電極
２０：スペーサ
２２：ｎＦＥＴ
２５：ｐＦＥＴ
１００：ｎＦＥＴ領域
１０２：ｐＦＥＴ領域
【図１】
2010502025.tif 000003
【図２】
2010502025.tif 000004
【図３】
2010502025.tif 000005
【図４】
2010502025.tif 000006
【図５】
2010502025.tif 000007
【図６】
2010502025.tif 000008
【図７】
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【手続補正書】
【提出日】平成21年4月13日(2009.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構造体の表面上に配置された少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）であって、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を含む材料スタックと、前記材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）と、
前記半導体基板上に配置され、かつ、前記少なくとも１つのｎＦＥＴを部分的に包み込む第１の応力ライナであって、前記少なくとも１つのｎＦＥＴの前記完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、第１の応力ライナと、
前記第１の応力ライナのものとは反対の応力型の第２の応力ライナであって、前記第１の応力ライナの前記上面上及び前記少なくとも１つのｎＦＥＴの上に配置された、第２の応力ライナと、
を備える半導体構造体。
【請求項２】
前記第１の応力ライナは引張応力ライナであり、前記第２の応力ライナは圧縮応力ライナである、請求項１に記載の半導体構造体。
【請求項３】
前記半導体基板は、バルク半導体材料又は半導体オン・インシュレータである、請求項１に記載の半導体構造体。
【請求項４】
前記半導体基板は、異なる結晶配向の表面領域を有するハイブリッド基板であり、前記少なくとも１つのｎＦＥＴは、前記ハイブリッド基板の（１００）結晶面上に配置される、請求項１に記載の半導体構造体。
【請求項５】
前記完全にシリサイド化されたゲート電極は金属シリサイドを含み、前記金属は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、又はそれらの合金を含む、請求項１に記載の半導体構造体。
【請求項６】
前記完全にシリサイド化されたゲート電極は、１０ｎｍから５０ｎｍまでの垂直方向高さを有する、請求項１に記載の半導体構造体。
【請求項７】
少なくとも１つのｐＦＥＴをさらに備え、前記少なくとも１つのｐＦＥＴは、トレンチ分離領域によって前記少なくとも１つのｎＦＥＴから部分的に分離され、前記第２の応力ライナは、前記少なくとも１つのｐＦＥＴを完全に囲む、請求項１に記載の半導体構造体。
【請求項８】
半導体構造体の表面上に配置された少なくとも１つのｎ型電界効果トランジスタであって、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を含む材料スタックと、前記材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、少なくとも１つのｎ型電界効果トランジスタと、
前記半導体基板上に配置され、かつ、前記少なくとも１つのｎ型電界効果トランジスタを部分的に包み込む引張応力窒化物ライナであって、前記完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、引張応力窒化物ライナと、
前記引張応力窒化物ライナの前記上面上及び前記少なくとも１つのｎ型電界効果トランジスタの上に配置された圧縮応力窒化物ライナと、
を備える半導体構造体。
【請求項９】
前記引張応力窒化物ライナは内因性引張応力を有する、請求項８に記載の半導体構造体。
【請求項１０】
前記半導体基板は、バルク半導体材料又は半導体オン・インシュレータである、請求項８に記載の半導体構造体。
【請求項１１】
半導体構造体の表面上に配置された少なくとも１つのｎ型電界効果トランジスタ及び少なくとも１つのｐ型電界効果トランジスタであって、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を含む材料スタックと、前記材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、少なくとも１つのｎ型電界効果トランジスタ及び少なくとも１つのｐ型電界効果トランジスタと、
前記少なくとも１つのｎ型電界効果トランジスタを含む前記半導体基板の部分上に配置された引張応力ライナであって、前記少なくとも１つのｎ型電界効果トランジスタを部分的に包み込み、かつ、前記完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、引張応力ライナと、
前記引張応力ライナの前記上面上及び前記少なくとも１つのｎ型電界効果トランジスタの上に配置された圧縮応力ライナであって、前記少なくとも１つのｐ型電界効果トランジスタを完全に囲む、圧縮応力ライナと、
を備える半導体構造体。
【請求項１２】
前記引張応力ライナ及び前記圧縮応力ライナは、両方とも窒化物である、請求項１１に記載の半導体構造体。
【請求項１３】
前記引張応力ライナは内因性引張応力を有する、請求項１２に記載の半導体構造体。
【請求項１４】
半導体構造体を形成する方法であって、
半導体構造体の表面上に少なくとも１つのｎ型電界効果トランジスタを準備することであって、前記少なくとも１つのｎ型電界効果トランジスタは、ゲート誘電体の上にある完全にシリサイド化されたゲート電極を含む材料スタックと、前記材料スタックの垂直側壁上に配置された少なくとも１つのスペーサとを含む、ことと、
前記半導体基板上に第１の応力ライナを形成することであって、前記第１の応力ライナは、前記少なくとも１つのｎ型電界効果トランジスタを部分的に包み込み、かつ、前記ｎ型電界効果トランジスタの前記完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する、ことと、
前記第１の応力ライナの前記上面上及び前記少なくとも１つのｎ型電界効果トランジスタの上に、前記第１の応力ライナのものとは反対の応力型の第２の応力ライナを形成することと、
を含む方法。
【請求項１５】
前記少なくとも１つのｎ型電界効果トランジスタを準備することは、前記ゲート誘電体及びＳｉ含有材料を含むスタックを形成することと、前記スタックをパターン形成することと、前記パターン形成されたスタックの垂直側壁上にスペーサを形成することと、前記Ｓｉ含有材料の部分を選択的に除去し、一部のＳｉ含有材料が前記ゲート誘電体上に残るようにすることと、前記残りのＳｉ含有材料上に金属層を形成することと、前記金属層と前記残りのＳｉ含有材料との間に反応を引き起こす少なくとも１つのアニール・プロセスを行なうこととを含む、請求項１４に記載の方法。
【請求項１６】
前記第１の応力ライナを形成することは、少なくとも１つの第１の応力誘起材料の化学気相堆積と、前記少なくとも１つの電界効果トランジスタの上に前記第１の応力ライナの部分を露出させる平坦化材料を形成することと、前記第１の応力ライナ材料の前記露出された部分を選択的に除去することと、前記平坦化材料を除去することとを含む、請求項１４に記載の方法。
【請求項１７】
前記半導体基板上の少なくとも１つのｐＦＥＴをさらに含み、前記少なくとも１つのｐＦＥＴは、分離領域によって前記少なくとも１つのｎＦＥＴから分離され、前記第２の応力ライナは、前記少なくとも１つのｐＦＥＴを完全に囲む、請求項１４に記載の方法。
【国際調査報告】
2010502025.tif 000010
2010502025.tif 000011
2010502025.tif 000012