(57)【要約】可変抵抗メモリアレイ、可変抵抗メモリ素子のプログラミング、及び、そのアレイを形成する方法。可変抵抗メモリアレイは各相変化メモリ素子（２５）を取り囲む複数のワード線トランジスタで形成される。選択された可変抵抗メモリ素子（２５ａ）をプログラムするため、すべてのビット線（２１）は接地または同じ電圧にバイアスされる。選択された可変抵抗メモリ素子（２５ａ）と接するトップ電極選択線（２２ａ）は選択される。選択された可変抵抗メモリ素子を囲むワード線トランジスタを有するワード線（２０ａ、２０ｂ）はＯＮになりプログラミング電流を素子に供給する。電流は選択されたトップ電極選択線から可変抵抗メモリ素子を通って、取り囲むワード線トランジスタの共通するソース／ドレイン領域に流れ込み、トランジスタを横切って最も近いビット線接点（２６）へ流れる。そのワード線はさまざまな格子構成にパターン化される。
2010524239.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ素子と、
メモリ素子を選択するための複数のトップ電極選択線と、
内部で少なくとも３つのトランジスタが各メモリ素子と隣接するトランジスタのパターンを、形成するように整列された、複数のワード線と、を含む
ことを特徴とするメモリアレイ。
【請求項２】
請求項１に記載のメモリアレイにおいて、
前記複数のメモリ素子は、複数の相変化メモリ素子を含む
ことを特徴とするメモリアレイ。
【請求項３】
請求項２に記載のメモリアレイにおいて、
各相変化メモリ素子は、基板内の各ドープ領域と電気的に接続される
ことを特徴とするメモリアレイ。
【請求項４】
請求項３に記載のメモリアレイにおいて、
前記各ドープ領域は、少なくとも３つのトランジスタに共通するソース／ドレイン領域である
ことを特徴とするメモリアレイ。
【請求項５】
請求項１に記載のメモリアレイにおいて、
前記少なくとも３つのトランジスタは、各メモリ素子を取り囲む
ことを特徴とするメモリアレイ。
【請求項６】
請求項１に記載のメモリアレイにおいて、
前記少なくとも３つのトランジスタは、前記メモリ素子のボトム電極と電気的に接続される、共通するソース／ドレイン領域を有する
ことを特徴とするメモリアレイ。
【請求項７】
請求項１に記載のメモリアレイにおいて、
前記複数のトップ電極選択線は、２つの隣接するメモリ素子が同じトップ電極選択線と電気的に接続されないように、整列される
ことを特徴とするメモリアレイ。
【請求項８】
請求項１に記載のメモリアレイにおいて、
前記複数のワード線は、
第１の複数のワード線と、
第２の複数のワード線と、を含み、
前記第１の複数のワード線は、前記第２の複数のワード線に対して、実質的に垂直に整列される
ことを特徴とするメモリアレイ。
【請求項９】
請求項１に記載のメモリアレイにおいて、
前記複数のワード線は、
第１の複数のワード線と、
第２の複数のワード線と、
第３の複数のワード線と、を含み、
前記第２の複数のワード線は、前記第１の複数のワード線に対して、実質的に６０度の角度に整列され、
前記第３の複数のワード線は、前記第１の複数のワード線に対して、実質的にマイナス６０度の角度に整列される
ことを特徴とするメモリアレイ。
【請求項１０】
請求項１に記載のメモリアレイにおいて、
前記複数のワード線は、複数の実質的にはしご形状のワード線を含み、
各はしご形状のワード線は、
２つの実質的に平行なセグメントと、
前記２つの実質的に平行なセグメントを接続する複数の横木セグメントと、を有する
ことを特徴とするメモリアレイ。
【請求項１１】
請求項１に記載のメモリアレイにおいて、
前記複数のワード線は、各々が複数の実質的にダイヤモンド形状を含む、複数のワード線を含む
ことを特徴とするメモリアレイ。
【請求項１２】
請求項１に記載のメモリアレイにおいて、
前記複数のワード線は、各々が複数の実質的に三角形状を含む、複数のワード線を含む
ことを特徴とするメモリアレイ。
【請求項１３】
複数の相変化メモリ素子と、
相変化メモリ素子を選択するための複数のトップ電極選択線と、
互いに実質的に平行に整列された、第１の複数のワード線と、
互いに実質的に平行に整列された、第２の複数のワード線と、を含み、
前記第１の複数のワード線と前記第２の複数のワード線は、各相変化メモリ素子と隣接する少なくとも３つのトランジスタを形成するために、整列される
ことを特徴とするメモリアレイ。
【請求項１４】
請求項１３に記載のメモリアレイにおいて、
前記第１の複数のワード線は、前記第２の複数のワード線に対して、実質的に垂直に整列され、
前記第１の複数のワード線は、前記第２の複数のワード線に接触しない
ことを特徴とするメモリアレイ。
【請求項１５】
請求項１４に記載のメモリアレイにおいて、
４つのトランジスタは、各相変化メモリ素子を取り囲む
ことを特徴とするメモリアレイ。
【請求項１６】
請求項１４に記載のメモリアレイにおいて、
前記複数のトップ電極選択線は、２つの隣接する相変化メモリ素子が同じトップ電極選択線と電気的に接続されないように、整列される
ことを特徴とするメモリアレイ。
【請求項１７】
請求項１６に記載のメモリアレイにおいて、
前記複数のトップ電極選択線は、波状のトップ電極選択線を含む
ことを特徴とするメモリアレイ。
【請求項１８】
請求項１４に記載のメモリアレイにおいて、
前記メモリアレイの単位セル面積は、８ｆ２である
ことを特徴とするメモリアレイ。
【請求項１９】
請求項１３に記載のメモリアレイにおいて、さらに、
互いに実質的に平行に整列された、第３の複数のワード線を含み、
前記第１の複数のワード線、前記第２の複数のワード線、及び、前記第３の複数のワード線は、三角形グリッドパターンを形成するために、互いに、接触しないで６０度の角度で交差する
ことを特徴とするメモリアレイ。
【請求項２０】
請求項１９に記載のメモリアレイにおいて、
３つのトランジスタは、各相変化メモリ素子を取り囲む
ことを特徴とするメモリアレイ。
【請求項２１】
請求項１９に記載のメモリアレイにおいて、
前記複数のトップ電極選択線は、２つの隣接する相変化メモリ素子が同じトップ電極選択線と電気的に接続されないように、整列される
ことを特徴とするメモリアレイ。
【請求項２２】
請求項１９に記載のメモリアレイにおいて、
前記メモリアレイの単位セル面積は、２√３ｆ２である
ことを特徴とするメモリアレイ。
【請求項２３】
複数の相変化メモリ素子と、
相変化メモリ素子を選択するための複数のトップ電極選択線と、
各々が、行内の各相変化メモリ素子と隣接する少なくとも３つのトランジスタを形成する、複数のワード線と、含む
ことを特徴とするメモリアレイ。
【請求項２４】
請求項２３に記載のメモリアレイにおいて、
前記複数のワード線は、複数の実質的にはしご形状のワード線を含み、
各はしご形状のワード線は、
２つの概して平行なセグメントと、
前記２つの概して平行なセグメントを接続する複数の横木セグメントと、を有する
ことを特徴とするメモリアレイ。
【請求項２５】
請求項２４に記載のメモリアレイにおいて、
複数の実質的にはしご形状のワード線の各々は、行内の各相変化メモリ素子と隣接する４つのトランジスタを形成する
ことを特徴とするメモリアレイ。
【請求項２６】
請求項２４に記載のメモリアレイにおいて、
前記概して平行なセグメントと前記横木セグメントは、実質的に直線である
ことを特徴とするメモリアレイ。
【請求項２７】
請求項２４に記載のメモリアレイにおいて、
前記概して平行なセグメントと前記横木セグメントは、曲線的である
ことを特徴とするメモリアレイ。
【請求項２８】
請求項２４に記載のメモリアレイにおいて、
前記メモリアレイの単位セル面積は、１４ｆ２未満である
ことを特徴とするメモリアレイ。
【請求項２９】
請求項２４に記載のメモリアレイにおいて、
前記メモリアレイの単位セル面積は、８ｆ２未満である
ことを特徴とするメモリアレイ。
【請求項３０】
請求項２３に記載のメモリアレイにおいて、
前記複数のワード線は、各々が複数の実質的にダイヤモンド形状を含み、かつ、各々が行内の各相変化メモリ素子と隣接する４つのトランジスタを形成する、複数のワード線を含む
ことを特徴とするメモリアレイ。
【請求項３１】
請求項３０に記載のメモリアレイにおいて、
前記メモリアレイの単位セル面積は、９．５ｆ２未満である
ことを特徴とするメモリアレイ。
【請求項３２】
請求項２３に記載のメモリアレイにおいて、
前記複数のワード線は、各々が複数の実質的に三角形状を含み、かつ、各々が行内の各相変化メモリ素子と隣接する３つのトランジスタを形成する、複数のワード線を含む
ことを特徴とするメモリアレイ。
【請求項３３】
請求項３２に記載のメモリアレイにおいて、
前記メモリアレイの単位セル面積は、１６ｆ２未満である
ことを特徴とするメモリアレイ。
【請求項３４】
相変化メモリアレイをプログラミングする方法であって、
前記アレイのビット線接点を同じ電圧にバイアスするステップと、
複数のトランジスタを形成するワード線をＯＮにするステップであって、
少なくとも２つのトランジスタは、選択された相変化メモリ素子を取り囲み、
前記少なくとも２つのトランジスタは、 共通するソース／ドレイン領域を共有し、
前記選択された相変化メモリ素子は、前記共通するソース／ドレイン領域に接触する、というステップと、
電流を前記選択された相変化メモリ素子を通して移動させるために、トップ電極選択線をＯＮにするステップであって、
前記電流は、前記共通するソース／ドレイン領域から、前記少なくとも２つのトランジスタを横切って、前記ビット線接点に移動するという、ステップと、を含む
ことを特徴とする相変化メモリアレイをプログラミングする方法。
【請求項３５】
相変化メモリアレイをプログラミングする方法であって、
前記アレイのビット線接点を同じ電圧にバイアスするステップと、
電流を選択された相変化メモリ素子を通して移動させるために、選択されたトップ電極選択線をＯＮにするステップであって、
少なくとも３つのワード線トランジスタは、共通するソース／ドレイン領域を共有し、
前記共通するソース／ドレイン領域は、前記選択された相変化メモリ素子と電気的に接続され、
前記少なくとも３つのワード線トランジスタの前記ソース／ドレイン領域は、複数のビット線接点と電気的に接続されるという、ステップと、を含む
ことを特徴とする相変化メモリアレイをプログラミングする方法。
【請求項３６】
メモリアレイを形成する方法であって、
少なくとも３つのワード線トランジスタからなるグループであり、各グループが複数の共通するソース／ドレイン領域の１つを共有する、グループを形成するために、複数のワード線を提供するステップと、
前記複数のソース／ドレイン領域と電気的に接続された、複数のビット線接点を提供するステップと、
複数の相変化メモリ素子を提供するステップであって、
各相変化メモリ素子が前記複数の共通するソース／ドレイン領域の１つと電気的に接続される、というステップと、
前記相変化メモリ素子と接触する、複数のトップ電極選択線を提供するステップと、を含む
ことを特徴とするメモリアレイを形成する方法。
【請求項３７】
請求項３６に記載の方法において、さらに、
基板の上方にゲート材料を提供するステップと、
フォトリソグラフィ処理及びドライエッチング処理によって、前記基板内に、パターンのアレイをエッチングするステップと、
前記エッチングされたパターン内に、シャロートレンチ絶縁領域を形成するステップと、
前記エッチングされたパターンの第１の方向に沿って、第１の複数のゲートスタックを形成し、前記エッチングされたパターンの第２の方向に沿って、第２の複数のゲートスタックを形成するステップと、
前記第１の複数のワード線を形成するために、前記第１の複数のゲートスタック間に、第１の電気的接続を形成し、前記第２の複数のワード線を形成するために、前記第２の複数のゲートスタック間に、第２の電気的接続を形成するステップと、を含む
ことを特徴とする方法。
【請求項３８】
請求項３７に記載の方法において、さらに、
前記エッチングされたパターンの第３の方向に沿って、第３の複数のゲートスタックを形成するステップであって、
前記エッチングされたパターンは、六方アレイパターンを含む、というステップを含む
ことを特徴とする方法。
【請求項３９】
請求項３６に記載の方法において、さらに、
基板の上方にゲート材料を提供するステップと、
第１の方向に整列された第１の複数のゲートスタックを形成し、第２の方向に整列された第２の複数のゲートスタックを形成するステップと、
前記第１の複数のワード線を形成するために、前記第１の複数のゲートスタック間に、第１の電気的接続を形成し、前記第２の複数のワード線を形成するために、前記第２の複数のゲートスタック間に、第２の電気的接続を形成するステップと、を含む
ことを特徴とする方法。
【請求項４０】
請求項３６に記載の方法において、
前記複数のワード線を提供するステップは、
第１の複数のワード線と第２の複数のワード線を提供するステップであって、
前記第１の複数のワード線は、前記第２の複数のワード線に対して、実質的に垂直に整列される、というステップを、含む
ことを特徴とする方法。
【請求項４１】
請求項３６に記載の方法において、
前記複数のワード線を提供するステップは、
第１の複数のワード線、第２の複数のワード線、及び、第３の複数のワード線を提供するステップであって、
前記第２の複数のワード線は、前記第１の複数のワード線に対して、実質的に６０度の角度に整列され、
前記第３の複数のワード線は、前記第１の複数のワード線に対して、実質的にマイナス６０度の角度に整列される、というステップを、含む
ことを特徴とする方法。
【請求項４２】
請求項３６に記載の方法において、
前記複数のワード線を提供するステップは、
複数の実質的にはしご形状のワード線を提供するステップであって、
各はしご形状のワード線は、
２つの実質的に平行なセグメントと、
前記２つの実質的に平行なセグメントを接続する複数の横木セグメントと、を有する、というステップを、含む
ことを特徴とする方法。
【請求項４３】
請求項３６に記載の方法において、
前記複数のワード線を提供するステップは、
各々が複数の実質的にダイヤモンド形状を含む、複数のワード線を提供するステップを、含む
ことを特徴とする方法。
【請求項４４】
請求項３６に記載の方法において、
前記複数のワード線を提供するステップは、
各々が複数の実質的に三角形状を含む、複数のワード線を提供するステップを、含む
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体デバイスに関し、特に、可変抵抗メモリアレイと、その形成方法及び使用方法に関する。
【背景技術】
【０００２】
不揮発性メモリは、電力供給なしでデータを維持できることによって、有用な記憶装置である。不揮発性メモリセル用に、材料は研究されている。プログラマブル抵抗材料の一つの分類として、例えば、カルコゲニド合金などの相変化材料があり、それらは、非晶相と結晶相の間を安定的に転移することができる。各相は特定の抵抗状態を示し、その抵抗状態はそのような材料で形成されたメモリ素子の論理値を識別する。具体的には、非晶状態は比較的高い抵抗を示し、結晶状態は比較的低い抵抗を示す。
【０００３】
図１Ａ及び図１Ｂに示される従来の相変化メモリ素子１は、多くの場合、第１の電極２と第２の電極４の間に相変化材料８の層を有している。第１の電極２は、誘電材料６の内部にある。相変化材料８は、第１の電極２と第２の電極４の間に印加された電流量に従って、特定の抵抗状態に設定される。非晶状態（図１Ｂ）を得るためには、比較的高い書き込み電流パルス（リセットパルス）を、第１の期間の間、相変化メモリ素子１を貫いて印加し、第１の電極２を覆っている相変化材料８の少なくとも一部９を融解させる。電流が除去され、相変化材料８が結晶化温度より低い温度へ急速に冷えると、第１の電極２を覆う相変化材料８の一部９は、非晶状態を有する。結晶状態（図１Ａ）を得るためには、より低い書き込み電流パルス（セットパルス）を、第２の期間の間（通常は、第１の期間や非晶相変化材料の結晶化時間よりも持続期間が長い）、相変化メモリ素子１に印加し、相変化材料８の非晶部分９を、融点より低いが結晶化温度よりも高い温度まで熱する。これにより、電流が除去され相変化メモリ素子１が冷やされるとすぐに、相変化材料８の非晶部分９が結晶状態へ再結晶化し、それが維持される。相変化メモリ素子１は、相変化材料８の相状態を変えない読み取り電圧を印加することによって、読み取られる。
【０００４】
従来の相変化メモリ素子の一欠点は、相変化を実現するために必要とされる大きなプログラミング電流である。これは、適切な電流駆動を実現するために、大きなアクセストランジスタを要求する。したがって、プログラミング要求が削減された相変化メモリ素子を持つことが望まれている。大きな電流駆動力を有する新しいトランジスタを実装すること、または、同一シリコン面積内により多くのトランジスタ電流駆動力を備えうる革新的な回路レイアウトを提供すること、または、その両方についても、望まれている。
【図面の簡単な説明】
【０００５】
【図１Ａ】従来の相変化メモリ素子の断面図である。
【図１Ｂ】従来の相変化メモリ素子の断面図である。
【図２】第１の実施形態に係る相変化メモリアレイの上面図である。
【図３Ａ】図２の相変化メモリアレイの拡大された上面図である。
【図３Ｂ】図３Ａの相変化メモリアレイの線３Ｂ−３Ｂに沿った断面である。
【図４Ａ】第１の製造方法の初期段階での図２の相変化メモリアレイの拡大された上面図である。
【図４Ｂ】図４Ａの相変化メモリアレイの線４Ｂ−４Ｂに沿った断面である。
【図５Ａ】図４Ａに続く製造段階での図２の相変化メモリアレイの上面図である。
【図５Ｂ】図５Ａの相変化メモリアレイの線５Ｂ−５Ｂに沿った断面である。
【図６Ａ】第２の製造方法の初期段階での図２の相変化メモリアレイの拡大された上面図である。
【図６Ｂ】図６Ａの相変化メモリアレイの線６Ｂ−６Ｂに沿った断面である。
【図７Ａ】図６Ａに続く製造段階での図２の相変化メモリアレイの上面図である。
【図７Ｂ】図７Ａの相変化メモリアレイの線７Ｂ−７Ｂに沿った断面である。
【図８Ａ】図７Ａに続く製造段階での図２の相変化メモリアレイの上面図である。
【図８Ｂ】図８Ａの相変化メモリアレイの線８Ｂ−８Ｂに沿った断面である。
【図９Ａ】図８Ａに続く製造段階での図２の相変化メモリアレイの上面図である。
【図９Ｂ】図９Ａの相変化メモリアレイの線９Ｂ−９Ｂに沿った断面である。
【図１０Ａ】図９Ａに続く製造段階での図２の相変化メモリアレイの上面図である。
【図１０Ｂ】図１０Ａの相変化メモリアレイの線１０Ｂ−１０Ｂに沿った断面である。
【図１１Ａ】第３の製造方法の初期段階での図２の相変化メモリアレイの拡大された上面図である。
【図１１Ｂ】図１１Ａの相変化メモリアレイの線１１Ｂ−１１Ｂに沿った断面である。
【図１２Ａ】図１１Ａに続く製造段階での図２の相変化メモリアレイの上面図である。
【図１２Ｂ】図１２Ａの相変化メモリアレイの線１２Ｂ−１２Ｂに沿った断面である。
【図１３Ａ】第４の製造方法の初期段階での図２の相変化メモリアレイの拡大された上面図である。
【図１３Ｂ】図１３Ａの相変化メモリアレイの線１３Ｂ−１３Ｂに沿った断面である。
【図１４】第２の実施形態に係る相変化メモリアレイの上面図である。
【図１５Ａ】図１４の相変化メモリアレイの拡大された上面図である。
【図１５Ｂ】図１５Ａの相変化メモリアレイの線１５Ｂ−１５Ｂに沿った断面である。
【図１６】第３の実施形態に係る相変化メモリアレイの上面図である。
【図１７Ａ】製造の初期段階での図１６の相変化メモリアレイの拡大された上面図である。
【図１７Ｂ】図１７Ａの相変化メモリアレイの線１７Ｂ−１７Ｂに沿った断面である。
【図１８Ａ】図１７Ａに続く製造段階での図１６の相変化メモリアレイの上面図である。
【図１８Ｂ】図１８Ａの相変化メモリアレイの線１８Ｂ−１８Ｂに沿った断面である。
【図１９Ａ】図１８Ａに続く製造段階での図１６の相変化メモリアレイの上面図である。
【図１９Ｂ】図１９Ａの相変化メモリアレイの線１９Ｂ−１９Ｂに沿った断面である。
【図２０Ａ】図１９Ａに続く製造段階での図１６の相変化メモリアレイの上面図である。
【図２０Ｂ】図２０Ａの相変化メモリアレイの線２０Ｂ−２０Ｂに沿った断面である。
【図２１Ａ】図２０Ａに続く製造段階での図１６の相変化メモリアレイの上面図である。
【図２１Ｂ】図２１Ａの相変化メモリアレイの線２１Ｂ−２１Ｂに沿った断面である。
【図２２】第４の実施形態に係る相変化メモリアレイの上面図である。
【図２３】第５の実施形態に係る相変化メモリアレイの上面図である。
【図２４】第６の実施形態に係る相変化メモリアレイの上面図である。
【図２５Ａ】製造の初期段階での図２４の相変化メモリアレイの拡大された上面図である。
【図２５Ｂ】図２５Ａの相変化メモリアレイの線２５Ｂ−２５Ｂに沿った断面である。
【図２６Ａ】図２５Ａに続く製造段階での図２４の相変化メモリアレイの拡大された上面図である。
【図２６Ｂ】図２６Ａの相変化メモリアレイの線２６Ｂ−２６Ｂに沿った断面である。
【図２７Ａ】図２６Ａに続く製造段階での図２４の相変化メモリアレイの拡大された上面図である。
【図２７Ｂ】図２７Ａの相変化メモリアレイの線２７Ａ−２７Ａに沿った断面である。
【図２８】第７の実施形態に係る相変化メモリアレイの上面図である。
【図２９】第８の実施形態に係る相変化メモリアレイの上面図である。
【図３０Ａ】製造の初期段階での図２８の相変化メモリアレイの拡大された上面図である。
【図３０Ｂ】図３０Ａの相変化メモリアレイの線３０Ｂ−３０Ｂに沿った断面である。
【図３１】図３０Ａに続く製造段階での図２８の相変化メモリアレイの断面である。
【図３２】図３１に続く製造段階での図２８の相変化メモリアレイの断面である。
【図３３】第９の実施形態に係る相変化メモリアレイの上面図である。
【図３４】第１０の実施形態に係る相変化メモリアレイの上面図である。
【図３５】本発明の一実施形態に従って構成された相変化メモリアレイを組み込んでいるメモリ素子を有するプロセッサシステムのブロック図である。
【発明を実施するための形態】
【０００６】
以下の詳細な記載では、本発明のさまざまな実施形態について説明する。これらの実施形態は、当業者がそれらを実践できるように、十分に詳細に記載されている。他の実施形態が採用されてもよく、さまざまな構造的、論理的、及び電気的な変化がなされうることは理解されたい。
【０００７】
以下の記載で使用される“基板”という用語は、露出された基板表面を有する半導体基板を含むが、これに限定されるものではない、任意の支持構造を含んでもよい。半導体基板は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、ドープ半導体やアンドープ半導体、ベース半導体基盤に支持されたシリコンのエピタキシャル層、及び、シリコン以外の半導体で作られたものを含む他の半導体構造を含むことを理解されるべきである。以下の記載において、半導体基板または半導体ウェハについて説明するとき、ベース半導体やベース基盤の内部または上に、領域または接合点を形成するために、前工程のステップが利用されていてもよい。基板はまた、半導体ベースである必要はなく、金属、合金、ガラス、ポリマー、セラミック、及び当業者に知られているような任意の他の支持材料を含むが、これに限定されるものではない、集積回路の支持に適した任意の支持構造でもよい。
【０００８】
これから、図を参照して実施形態を説明するが、図を通じて、同様の参照番号は同様のものを示している。図２は第１の実施形態を説明していて、その中で、ワード線２０は、正方格子構成で、水平及び垂直に走っている。各ワード線２０は、ゲートの両側にソース／ドレイン領域を有するトランジスタゲートを形成する。相変化メモリ素子２５は、ワード線２０の格子内に、水平及び垂直にビット線接点２６と交互に、配置されている。ビット線２１は、ビット線接点２６間を対角線上に走っている。説明を簡単にするため、すべてのビット線は示していない。
【０００９】
選択された相変化メモリ素子２５ａをプログラムするために、選択された相変化メモリ素子２５ａを囲んでいる２つの隣接する垂直なワード線２０ａと２つの隣接する水平なワード線２０ｂをＯＮにする。選択された相変化メモリ素子２５ａと接しているトップ電極選択線２２ａも選択される。説明を簡単にするため、すべてのトップ電極選択線２２は示していない。すべてのビット線２１は、接地または同じ電圧にバイアスされている。相変化メモリ素子２５ａを囲んでいるワード線２０ａ、２０ｂに関連する４つのトランジスタをＯＮにし、その素子２５ａにプログラミング電流を供給する。電流は、選択されたトップ電極選択線２２ａから、相変化メモリ素子２５ａを取り囲んでいるワード線と関連するトランジスタを通じて、最も近くのビット線接点２６ａへ流れ込む。
【００１０】
さて、図３Ａを参照すると、図２の相変化メモリアレイの一部の拡大された上面図が示されている。選択された相変化メモリ素子２５ａは、ワード線２０ａ、２０ｂによって囲まれている。図３Ｂは、図３Ａの相変化メモリアレイの線３Ｂ−３Ｂに沿った断面を説明している。トップ電極選択線２２は、相変化メモリ素子２５の上方を走っていて、それらのトップ電極と接触している。選択されたトップ電極選択線２２ａをＯＮにするとき、電流は、選択されたトップ電極選択線２２ａによって供給され、選択された相変化メモリ素子２５ａを通り抜ける。ビット線２１は接地または同じ電圧にバイアスされているので、選択された相変化メモリ素子２５ａを通った電流は、ワード線２０ａ、２０ｂの４つのセグメントによって画定される４つのトランジスタ全体を横切って、隣接するビット線接点２６ａへ到達する。
【００１１】
図４Ａから図５Ｂは、図２の相変化メモリアレイの第１の形成方法を説明している。図４Ａは、第１の方法に係る製造の初期段階でのメモリアレイの拡大された上面図である。図４Ｂは、線４Ｂ−４Ｂで横切られた図４Ａの断面である。垂直に整列されたワード線２０の第１のアレイは、任意の既知の製造方法を用いて、シリコン基板１０上に形成される。イオン注入処理は、望ましいシリコンドーピング特性が維持されるように、垂直に整列されたワード線２０によって保護されていないシリコンの領域をドープするために行われても良い。トレンチ絶縁領域は、必要ない。
【００１２】
洗浄処理は、図５Ａ及び図５Ｂに示されるような、水平に整列されたワード線２０’の第２のアレイを形成する前に、シリコン基板１０上の傷んだ酸化物を取り除くために行われても良い。フォトリソグラフィやドライエッチングなどの方法は、水平に整列されたワード線２０’を形成するために使用されても良い。水平に整列されたワード線２０’は、垂直に整列されたワード線２０に対して直角を成している。ソース／ドレイン領域２３が１回以上の高用量の注入によって形成される前に、窒化物スペーサからなる任意のストリップがワード線２０上に形成されても良い。Ｃｏ、ＮｉまたはＴｉなどの金属シリサイドは、ソース／ドレイン領域２３のシリサイデーション（silicidation）（または、ワード線のゲートスタックがポリシリコン／ＴＥＯＳゲートスタックである場合はサリサイデーション（salicidation））のために堆積する。
【００１３】
自己整合金属接点及びビット線接点２６ａは、図３Ｂに示されるように、ソース／ドレイン領域２３の上方に形成される。ビット線２１の材料は堆積してパターン化される。相変化メモリ素子２５は、図１Ａ及び図１Ｂに示されるように、メサ状またはストライプ状の層に形成され、トップ電極選択線２２は、相変化メモリ素子２５のトップ電極４に接触して形成され、そのトップ電極４は、ボトム電極２と接する部分９を持つ相変化メモリ材料８と接している。隣接する２つの相変化メモリ素子２５が同じトップ電極選択線２２に接触しないかぎり、トップ電極選択線２２の望ましい配向に応じて、トップ電極選択線２２は１つ以上の層に備えられても良い。
【００１４】
図２の相変化メモリアレイの第２の形成方法では、図６Ａ及び図６Ｂに示されるように、ワード線ゲート材料１２７は、シリコン基板１１０の上方に堆積する。図６Ｂは、図６Ａの拡大された上面図の線６Ｂ−６Ｂで横切られた断面である。望ましいドーパント特性を規定するために、シリコン基板１１０にイオン注入がなされても良い。フォトリソグラフィ処理及びドライエッチング処理は、シリコン基板１１０に四角パターンのアレイをエッチングするために使用されてもよく、シャロートレンチ絶縁（ＳＴＩ）領域１２８を形成するために高密度プラズマ（ＨＤＰ）酸化物で満たされてもよい。
【００１５】
図７Ａに示されるように、レジスト材料のストリップがＳＴＩ領域１２８の上方で垂直に交差するように、レジストパターン１３７は、基板１１０の上に提供される。図７Ｂは、図７Ａの拡大された上面図の線７Ｂ−７Ｂで横切られた断面である。
【００１６】
フォトリソグラフィ処理及びドライエッチング処理は、図８Ａの拡大された上面図で示されるように、ＳＴＩ領域１２８の上方で交差する、垂直、水平に整列された、ワード線１２０、１２０’のゲートスタックを製造するために行われる。フォトリソグラフィ処理及びドライエッチング処理は、図８Ａの線８Ｂ−８Ｂで横切られた図８Ｂで説明される断面で示されるように、ワード線１２０、１２０’の絶縁されたゲートスタックをエッチングするために使用され、シリコン基板１１０の上方で終了する。窒化物スペーサ１２０”は、トランジスタの形成を完了するために形成され、ソース／ドレイン領域１２３が形成される。金属シリサイド（例えば、Ｃｏ、Ｎｉ、またはＴｉなど）はソース／ドレインシリサイデーション（または、ポリシリコン／ＴＥＯＳゲートスタックのためのサリサイデーション）のために堆積する。
【００１７】
ワード線１２０、１２０’のゲートスタックは互いに絶縁されているので、途切れのないワード線を形成するために、それらを電気的に接続しなければならない。図９Ａは、この接続の拡大された上面図を説明し、図９Ｂは、図９Ａの線９Ｂ−９Ｂに沿った断面である。図９Ｂに示されるように、接点１３０は、垂直に整列されたワード線１２０のゲートスタックを垂直に整列されたストラップ１２９と電気的に接続するために、垂直に整列されたワード線１２０のゲートスタックの上方に形成される。接点１３０’は、水平に整列されたワード線１２０’のゲートスタックを水平に整列されたストラップ１２９’と電気的に接続するために、水平に整列されたワード線１２０’のゲートスタックの上に形成される。垂直に整列されたストラップ１２９及び水平に整列されたストラップ１２９’の両方は、通常、ストラップ１２９、１２９’を電気的に絶縁するためにそれらを覆って提供される窒化物封止層を有する、導電性の金属線である。
【００１８】
線１０Ｂ−１０Ｂに沿った拡大された上面図１０Ａの断面である図１０Ｂに示されるように、隣接する２つの相変化メモリ素子１２５が同じトップ電極選択線１２２に接触しないかぎり、トップ電極選択線１２２の望ましい配向に応じて、それらは１つ以上の層に備えられても良い。
【００１９】
図２の相変化メモリアレイの第３の形成方法では、図１１Ａ及び図１１Ｂに示されるように、ゲート材料２２７は、シリコン基板２１０の上方に堆積する。図１１Ｂは、図１１Ａの拡大された上面図の線１１Ｂ−１１Ｂで横切られた断面である。望ましいドーパント特性を規定するために、シリコン基板２１０にイオン注入がなされても良い。レジスト２２７は、図１１Ａに示されるように、パターン化される。レジスト２２７のパターンは、以下に記載されるように、絶縁されたゲートスタックの位置を画定する。
【００２０】
フォトリソグラフィ処理及びドライエッチング処理は、図１２Ａの拡大された上面図で示されるように、垂直、水平に整列されたワード線２２０、２２０’を製造するために行われる。フォトリソグラフィ処理及びドライエッチング処理は、図１２Ａの線１２Ｂ−１２Ｂで横切られた図１２Ｂで説明される断面で示されるように、絶縁されたゲートスタックをエッチングするために使用され、シリコン基板２１０の上方で終了する。窒化物スペーサ２２０”は、トランジスタの形成を完了するために形成され、ソース／ドレイン領域２２３が形成される。残りの工程は、図９Ａ及び図９Ｂについて上述された、第２の方法に従って行われる。
【００２１】
図２の相変化メモリアレイの第４の形成方法では、拡大された上面図１３Ａの１３Ｂ−１３Ｂで横切られた断面である図１３Ｂに示されるように、平行なワード線３２０の第１のアレイは、埋め込みトランジスタ処理を使用して基板３１０上に形成される。埋め込みワード線３２０のボトム層３２１は、基板３１０の溝の内部に形成されるので、埋め込みワード線３２０は、上述されたアレイ内のワード線よりも低い地形を有する。埋め込みワード線３２０を形成することで、第１のアレイ３２０と直角に形成される、平行なワード線の第２のアレイは、また、縮小された地形を有しても良い。残りの工程は、図１Ａ、図１Ｂ、図３Ｂ、図５Ａ及び図５Ｂについて上述された、第１の方法に従って行われる。
【００２２】
相変化メモリ素子アレイは、相変化メモリ素子の周りに、エンクロージングトランジスタを有する格子構成に構成された、ワード線を持っていて、各相変化メモリ素子に、従来の平面トランジスタと比べて４倍を超える大きな電流を提供することができる。同時に、このアレイは、アレイの対称性を利用することによってシリコン面積を最適化し、それによって、２次元構成の隣接するトランジスタでトランジスタのソース／ドレイン領域を共有することにより単位セル面積を最小化する。図２の実施形態では、単位セル面積は、８ｆ２であり、従来の８ｆ２単位セルレイアウトのための１つのトランジスタの電流駆動から得られうるものと比べて、４倍を超えるトランジスタ電流駆動を持つ。回路バイアススキームは、直交するワード線とトップ電極選択線を持つ、従来の平面トランジスタ回路と同様である。しかしながら、トレンチ絶縁領域が素子絶縁のために必要ではないので、その製造プロセスは単純である。
【００２３】
図１４は、第２の実施形態を説明していて、その中では、図２の実施形態と同様に、ワード線２０は、正方格子構成で、水平及び垂直に走っている。相変化メモリ素子２５は、ワード線２０の格子内に、水平及び垂直に、ビット線接点２６と交互に、配置されている。ビット線２１は、ビット線接点２６間を対角線上に走っている。説明を簡単にするため、すべてのビット線は示していない。
【００２４】
トップ電極選択線３２２は、対角線上に隣接する１つおきの相変化メモリ素子２５が、同じトップ電極選択線３２２と接するが、２つの隣接する相変化メモリ２５は、同じトップ電極選択線３２２と接しないような“波状”構成を有する。説明を簡単にするため、すべてのトップ電極選択線は示していない。
【００２５】
トップ電極選択線３２２のこの構成は、より少ないトップ電極選択線３２２を必要とし、比較的簡単にパターン化できるので、図２の構成を上回る利点を有している。
【００２６】
そのほかの点では、図１４で説明される第２の実施形態を形成するための方法は、図２で説明される第１の実施形態を形成するための方法と同じである。図１５Ａの拡大された上面図や、図１５Ｂで線１５Ｂ−１５Ｂに沿った断面に示されるように、ワード線２０、相変化メモリ素子２５、ビット線接点２６及びビット線２１は、図２の実施形態と同じ構成を有している。トップ電極選択線３２２のみが異なる構成であり、１つおきの相変化メモリ素子に沿って曲がり、対角線上の１つおきの相変化メモリ素子と接触している。
【００２７】
図１６は、第３の実施形態を説明していて、その中では、ワード線４２０ａ、４２０ｂ、４２０ｃは、六方格子構成で、互いに６０度の角度を成して走っている。相変化メモリ素子４２５は、水平なワード線４２０ａの第１のアレイ、ワード線４２０ａの第１のアレイから＋６０度の角度に回転されたワード線４２０ｂの第２のアレイ、水平なワード線４２０ａから−６０度の角度に回転されたワード線４２０ｃの第３のアレイから形成された格子内に配置されている。ビット線接点４２６も、ワード線４２０ａ、４２０ｂ、４２０ｃから形成された格子内に、相変化メモリ素子４２５と交互に配置されていて、これにより、ワード線４２０ａ、４２０ｂ、４２０ｃによって形成された２つの隣接する囲いがそれらの中に相変化メモリ素子４２５を持たないように、また、ワード線４２０ａ、４２０ｂ、４２０ｃによって形成された２つの隣接する囲いがそれらの中にビット線接点４２６を持たないようになっている。ビット線接点４２６は、個別にアドレスされてもよく、あるいは接地または同じ電圧にバイアスすることもできる。説明を簡単にするため、すべてのビット線は示していない。
【００２８】
選択された相変化メモリ素子４２５ａをプログラムするために、選択された相変化メモリ素子４２５ａを囲んでいる３つのワード線４２０ａ’、４２０ｂ’、４２０ｃ’をＯＮにする。選択された相変化メモリ素子４２５ａと接しているトップ電極選択線４２２ａも選択される。ここでは、一直線の４２２ａが示されているが、２つの相変化メモリ素子４２５は互いに隣接しないので、トップ電極選択線４２２は、任意の構成を有しても良い。説明を簡単にするため、すべてのトップ電極選択線は示していない。すべてのビット線接点４２６は、接地または同じ電圧にバイアスされている。相変化メモリ素子４２５ａを囲んでいる３つのトランジスタをＯＮにし、素子４２５ａにプログラミング電流を供給する。電流は、選択されたトップ電極選択線４２２ａから、相変化メモリ素子４２５ａを通じて、３つの最も近くのビット線接点４２６ａへ流れ込む。
【００２９】
図１６の実施形態は、相変化メモリ素子の周りを囲む、３つのエンクロージングトランジスタを有する六方格子構成に構成された、ワード線を有していて、各相変化メモリ素子に、従来の平面トランジスタと比べて３倍を超える電流を提供することができる。それと同時に、このアレイは、アレイの対称性を利用することによってシリコン面積を最適化し、それによって、隣接するトランジスタでトランジスタソース／ドレイン領域を共有することにより単位セル面積を最小化する。図１６の実施形態では、単位セル面積は、２√３ｆ２である。
【００３０】
さて、図１７Ａから図２１Ｂを参照すると、図１６の実施形態が形成される処理が説明されていて、ゲート材料４２７は、図１７Ａ及び図１７Ｂに示されるように、シリコン基板４１０の上方に堆積する。図１７Ａは、製造の初期段階での拡大された上面図であり、図１７Ｂは、線１７Ｂ−１７Ｂで横切られた図１７Ａの断面である。望ましいドーパント特性を規定するために、シリコン基板４１０にイオン注入がなされても良い。フォトリソグラフィ処理及びドライエッチング処理は、シリコン基板４１０に六方アレイパターンをエッチングするために使用されてもよく、シャロートレンチ絶縁（ＳＴＩ）領域４２８を形成するために高密度プラズマ（ＨＤＰ）酸化物で満たされてもよい。
【００３１】
図１８Ａに示されるように、ＳＴＩ領域４２８の上方で交差するように、レジストパターン４３７は、基板４１０の上方に提供される。図１８Ｂは、図１８Ａの拡大された上面図で線１８Ｂ−１８Ｂで横切られた断面である。
【００３２】
フォトリソグラフィ処理及びドライエッチング処理は、図１９Ａの拡大された上面図で示されるように、ＳＴＩ領域１２８の上方で交差する、ワード線４２０ａ、４２０ｂ、４２０ｃのゲートスタックを製造するために行われる。フォトリソグラフィ処理及びドライエッチング処理は、図１９Ａの線１９Ｂ−１９Ｂで横切られた図１９Ｂで説明される断面で示されるように、ワード線４２０ａ、４２０ｂ、４２０ｃの絶縁されたゲートスタックをエッチングするために使用され、シリコン基板４１０の上方で終了する。窒化物スペーサは、トランジスタの形成を完了するために形成され、ソース／ドレイン領域４２３が形成される。金属シリサイド（例えば、Ｃｏ、ＮｉまたはＴｉなど）は、ソース／ドレインシリサイデーション（または、ポリシリコン／ＴＥＯＳゲートスタックのためのサリサイデーション）のために堆積する。
【００３３】
ワード線４２０ａ、４２０ｂ、４２０ｃのゲートスタックは絶縁されているので、ワード線を形成するために、それらを電気的に接続しなければならない。図２０Ａは、この接続の拡大された上面図を説明し、図２０Ｂは、図２０Ａの線２０Ｂ−２０Ｂに沿った断面である。図２０Ｂに示されるように、接点４３０ａは、ワード線４２０ａの第１のアレイのゲートスタックを、水平に整列されたストラップ４２９ａの第１のアレイと、電気的に接続するために形成される。接点４３０ｂは、ワード線４２０ｂの第２のアレイのゲートスタックを、ワード線４２０ｂの第２のアレイに沿って配置されたストラップ４２９ｂの第２のアレイと、電気的に接続するために形成される。接点４３０ｃは、ワード線４２０ｃの第３のアレイのゲートスタックを、ワード線４２０ｃの第３のアレイに沿って配置されたストラップ４２９ｃの第３のアレイと、電気的に接続するために形成される。ストラップ４２９ａ、４２９ｂ、４２９ｃの３つのアレイすべては、通常、ストラップ４２９ａ、４２９ｂ、４２９ｃを電気的に絶縁するために、それらを覆って提供される窒化物封止層４３１ａ、４３１ｂ、４３１ｃを有する、導電性の金属線である。
【００３４】
複数のトップ電極選択線４２２は、相変化メモリ素子４２５のトップ電極と接触して提供されるが、２つの隣接する相変化メモリ素子４２５は、図２１Ａ及び図２１Ｂに示されるように、同じトップ電極選択線４２２に接続されない。説明を簡素化するために、トランジスタとそれらを接続するストラップはワード線４２０ａ、４２０ｂ、４２０ｃとして表されていることを理解すべきである。
【００３５】
六方格子構成に構成されたワード線を有する図１６の実施形態は、他の２つのワード線アレイは従来のトランジスタであるが、埋め込みトランジスタを使用する１つのワード線アレイをもって製造されてもよく、または、上述したように、３つのすべてのワード線アレイが従来のトランジスタを有して製造されてもよい。図１６の実施形態を形成する他の方法は、エンクロージングゲートスタックを形成するためにフォトパターニングやドライエッチング技術を用いる、図９Ａ、図９Ｂ、及び図１１Ａから図１２Ｂについて上述した第３の方法でもよい。
【００３６】
図２２は、第４の実施形態を説明していて、その中では、ワード線５２０は、“はしご形状”の構成をもち、２つの平行なセグメント５２０’と、２つの平行なセグメント５２０’を接続するより短いセグメント５２０”から成っている。２つの平行なセグメント５２０’は、相変化メモリ素子５２５とビット線接点５２６が交互にある列の両側を走っていて、一方、より短いセグメント５２０”は、相変化メモリ素子５２５とビット線接点５２６の間に配置される。ビット線接点５２６はすべて、接地または同じ電圧にバイアスされてもよい。説明を簡単にするため、すべてのビット線は示していない。
【００３７】
選択された相変化メモリ素子５２５ａをプログラムするために、選択された相変化メモリ素子５２５ａを囲んでいるワード線５２０ａをＯＮにする。選択された相変化メモリ素子５２５ａと接しているトップ電極選択線５２２ａも選択される。説明を簡単にするため、すべてのトップ電極選択線は示していない。相変化メモリ素子５２５ａを囲んでいる選択されたワード線５２０ａの４つのトランジスタをＯＮにし、素子５２５ａにプログラミング電流を供給する。電流は、選択されたトップ電極選択線５２２ａから、相変化メモリ素子５２５ａを通じて、ワード線５２２ａのトランジスタの共通するソース／ドレイン領域へ流れ込み、それらのトランジスタを、共通するソース／ドレイン領域まで横断して、最も近くのビット線接点５２６ａへ流れ込む。
【００３８】
図２２の実施形態は、相変化メモリ素子の周りに、４つのエンクロージングトランジスタを有する“はしご”格子構成に構成されたワード線を有していて、各相変化メモリ素子に、従来の平面トランジスタと比べて少なくとも４倍大きい電流を提供することができる。それと同時に、このアレイは、アレイの対称性を利用することによってシリコン面積を最適化し、それによって、隣接するトランジスタでトランジスタソース／ドレイン領域を共有することにより単位セル面積を最小化する。図２２の実施形態では、単位セル面積は、１４ｆ２未満である。
【００３９】
図２３は、第５の実施形態を説明していて、その中では、ワード線６２０は、“円形はしご形状”の構成をもち、ビット線接点６２６を囲むセグメント６２０”によって接続された、相変化メモリ素子６２５を囲むリング６２０’から成っている。ビット線接点６２６と相変化メモリ素子６２５は、列及び行に、交互に配置されていて、それらの間には少なくともリング６２０’及び／またはセグメント６２０”を有している。ワード線６２０は曲がっているので、同じ構成で直線のワード線と比較すると、ワード線６２０のトランジスタ有効幅は増加する。その単位セル面積は、１４ｆ２未満である。
【００４０】
図２４は、第６の実施形態を説明していて、その中では、ワード線７２０は、はしご形状の構成をもち、２つの平行なセグメント７２０’と、２つの平行なセグメント７２０’を接続する横木セグメント７２０”から成っている。２つの平行なセグメント７２０’は、相変化メモリ素子７２５の列の両側を走っていて、横木セグメント７２０”は相変化メモリ素子７２５間に配置されている。ビット線接点７２６は、相変化メモリ素子７２５の行の中に、相変化メモリ素子７２５と交互に配置され、且つ、ワード線７２０の間に置かれている。ビット線接点７２６はすべて、接地または同じ電圧にバイアスされてもよい。説明を簡単にするため、すべてのビット線は示していない。
【００４１】
選択された相変化メモリ素子７２５ａをプログラムするために、選択された相変化メモリ素子７２５ａを囲んでいるワード線７２０ａをＯＮにする。選択された相変化メモリ素子７２５ａと接しているトップ電極選択線７２２ａも選択される。説明を簡単にするため、すべてのトップ電極選択線は示していない。相変化メモリ素子７２５ａを囲んでいる４つのトランジスタをＯＮにし、素子７２５ａにプログラミング電流を供給する。電流は、選択されたトップ電極選択線７２２ａから、相変化メモリ素子７２５ａを通って、選択されたワード線７２０ａのトランジスタを横切って、隣接するビット線接点７２６ａまで流れる。電流はまた、トランジスタ７２０”を通って、トランジスタ７２０”の共通するソース／ドレイン領域へ、及び、隣接するトランジスタ７２０’を通って、隣接するビット線接点７２６ｂへ流れ込む。
【００４２】
図２４の実施形態は、相変化メモリ素子の周りに、４つのエンクロージングトランジスタを有するはしご格子構成に構成された、ワード線を有していて、各相変化メモリ素子に、従来の平面トランジスタと比べて少なくとも３倍大きい電流を提供することができる。それと同時に、このアレイは、アレイの対称性を利用することによってシリコン面積を最適化し、それによって、隣接するトランジスタでトランジスタソース／ドレイン領域を共有することにより単位セル面積を最小化する。図２４の実施形態では、単位セル面積は、およそ８ｆ２である。
【００４３】
図２５Ａから図２７Ｂは、図２４の相変化メモリアレイを形成する第１の方法を説明している。図２５Ａは、製造の初期段階でのメモリアレイの拡大された上面図である。図２５Ｂは、線２５Ｂ−２５Ｂで横切られた図２５の断面である。イオン注入処理は、シリコン基板７１０に望ましいドーパント特性を規定するために実行されても良い。はしごのようなワード線７２０のアレイは、フォトリソグラフィ処理及びドライエッチング処理によりシリコン基板７１０上にパターン化される。
【００４４】
さて、図２６Ａ及び図２６Ｂを参照すると、窒化物スペーサは、ソース／ドレイン領域７２３が１回以上の高用量の注入によって形成される前に、ワード線７２０上に形成されても良い。Ｃｏ、ＮｉまたはＴｉなどの金属シリサイドは、ソース／ドレイン領域７２３のシリサイデーション（または、ワード線のゲートスタックがポリシリコン／ＴＥＯＳゲートスタックである場合はサリサイデーション）のために堆積する。
【００４５】
自己整合金属接点及びビット線接点７２６は、図２７Ａ及び図２７Ｂに示されるように、ソース／ドレイン領域７２３の上方に形成される。ビット線７２１の材料は堆積してパターン化される。相変化メモリ素子７２５は、図１Ａ及び図１Ｂに示されるように、層に形成され、トップ電極選択線７２２ａは、相変化メモリ素子７２５のトップ電極４への接点を伴って形成される。
【００４６】
図２８は、第７の実施形態を説明していて、その中では、ワード線８２０は、“ダイヤモンド”格子構成をもち、ダイヤモンド形状の構成の４つのトランジスタで相変化メモリ素子８２５を囲んでいる。ビット線接点８２６は、ダイヤモンド形状のワード線８２０の列の間に配置されている。示されているよりも、より多くまたはより少ないビット線接点８２６が提供されても良い。ビット線接点８２６はすべて、接地または同じ電圧にバイアスされてもよい。
【００４７】
選択された相変化メモリ素子８２５ａをプログラムするために、選択された相変化メモリ素子８２５ａを囲んでいるワード線８２０ａをＯＮにする。選択された相変化メモリ素子８２５ａと接しているトップ電極選択線８２２ａも選択される。説明を簡単にするため、すべてのトップ電極選択線は示していない。相変化メモリ素子８２５ａを囲んでいる４つのトランジスタをＯＮにし、素子８２５ａにプログラミング電流を供給する。電流は、選択されたトップ電極選択線８２２ａから、相変化メモリ素子８２５ａを通って、エンクロージングトランジスタを取り囲んでいる共通するソース／ドレイン領域の中へ入り、隣接するビット線接点８２６ａへ流れる。
【００４８】
図２８の実施形態は、相変化メモリ素子の周りに、４つのエンクロージングトランジスタを有するダイヤモンド格子構成に構成された、ワード線を有していて、各相変化メモリ素子に、従来の平面トランジスタと比べて少なくとも４倍大きい電流を提供することができる。それと同時に、このアレイは、アレイの対称性を利用することによってシリコン面積を最適化し、それによって、隣接するトランジスタでトランジスタソース／ドレイン領域を共有することにより単位セル面積を最小化する。図２８の実施形態では、単位セル面積は、９．５ｆ２未満である。
【００４９】
図２９は、第８の実施形態を説明していて、第８の実施形態は、ダイヤモンド格子構造のワード線９２０ａを持つ相変化メモリアレイを有する、図２８の変形である。しかしながら、トップ電極選択線９２２ａは、波状であり、複数のワード線９２０と相変化メモリ素子９２５、９２５ａを横切る垂直線内を走っている。
【００５０】
図３０Ａから図３２は、図２８の相変化メモリアレイを形成する方法を説明している。図３０Ａは、製造の初期段階でのメモリアレイの拡大された上面図である。図３０Ｂは、線３０Ｂ−３０Ｂで横切られた図３０Ａの断面である。イオン注入処理は、シリコン基板８１０に望ましいドーパント特性を規定するために実行されても良い。ダイヤモンドのようなワード線８２０のアレイは、フォトリソグラフィ処理及びドライエッチング処理によりシリコン基板８１０上にパターン化される。
【００５１】
さて、図３１を参照すると、窒化物スペーサは、ソース／ドレイン領域８２３が１回以上の高用量の注入によって形成される前に、ワード線８２０上に形成されても良い。Ｃｏ、ＮｉまたはＴｉなどの金属シリサイドは、ソース／ドレイン領域８２３のシリサイデーション（または、ワード線のゲートスタックがポリシリコン／ＴＥＯＳゲートスタックである場合はサリサイデーション）のために堆積する。
【００５２】
自己整合金属接点及びビット線接点８２６は、図３２に示されるように、ソース／ドレイン領域８２３の上方に形成される。ビット線８２１の材料は堆積してパターン化される。相変化メモリ素子８２５は、図１Ａ及び図１Ｂに示されるように、層に形成され、トップ電極選択線８２２は、相変化メモリ素子８２５のトップ電極４への接点を伴って形成される。同様の方法は、図２９の相変化メモリアレイを形成するために用いられてもよい。
【００５３】
図３３は、第９の実施形態を説明していて、その中では、ワード線１０２０は、“三角形の”格子構成をもち、三角形構成の３つのトランジスタで相変化メモリ素子１０２５を囲んでいる。ビット線接点１０２６は、三角形状のワード線１０２０の頂点の近く、または、３つのエンクロージングトランジスタの外側の他の位置に、配置されてもよい。ビット線接点１０２６はすべて、接地または同じ電圧にバイアスされてもよい。
【００５４】
選択された相変化メモリ素子１０２５ａをプログラムするために、選択された相変化メモリ素子１０２５ａを囲んでいるワード線１０２０ａをＯＮにする。選択された相変化メモリ素子１０２５ａと接しているトップ電極選択線１０２２ａも選択される。説明を簡単にするため、すべてのトップ電極選択線は示していない。相変化メモリ素子１０２５ａを囲んでいる３つのトランジスタをＯＮにし、素子１０２５ａにプログラミング電流を供給する。電流は、選択されたトップ電極選択線１０２２ａから、相変化メモリ素子１０２５ａを通って、その囲んでいるワード線１０２０のトランジスタを横切り、共通するソース／ドレイン領域の中へ入り、隣接するビット線接点１０２６ａへ流れる。
【００５５】
図３３の実施形態は、相変化メモリ素子の周りに、３つのエンクロージングトランジスタを有する三角形格子構成に構成された、ワード線を有していて、各相変化メモリ素子に、従来の平面トランジスタの約５倍大きい電流を提供することができる。それと同時に、このアレイは、アレイの対称性を利用することによってシリコン面積を最適化し、それによって、隣接するトランジスタでトランジスタソース／ドレイン領域を共有することにより単位セル面積を最小化する。図３３の実施形態では、単位セル面積は、１６ｆ２未満である。
【００５６】
図３４は、第１０の実施形態を説明していて、第１０の実施形態は、三角形格子構造のワード線１１２０ａを持つ相変化メモリアレイを有する、図３３の変形である。しかしながら、トップ電極選択線１１２２ａは直線であり、複数のワード線１１２０と相変化メモリ素子１１２５、１１２５ａを横切るある角度で走っている。
【００５７】
図３５は、本発明に従って構成された相変化メモリアレイを有するメモリ回路１０６を含む、簡素化されたプロセッサシステム１００を説明している。
【００５８】
図３５のプロセッサシステム１００は、１つ以上のプロセッサを含む任意のシステム、例えば、コンピュータ、ＰＤＡ、電話、または他の制御システム、であってもよく、大抵は、例えば、マイクロプロセッサ、デジタルシグナルプロセッサ、または他のプログラマブルデジタル論理デバイスなどであって、バス１０１を介して、入出力デバイス１０５と通信する、中央処理ユニット（ＣＰＵ）１０２を含んでいる。メモリ回路１０６は、バス１０１を介して、通常はメモリコントローラを通じて、ＣＰＵ１０２と通信する。メモリ回路１０６は、図２、図１４、図１６、図２２から図２４、図２８、図２９、図３３及び／または図３４で描かれた相変化メモリアレイの１つ以上を含んでいる。
【００５９】
コンピュータシステムの場合、プロセッサシステム１００は、コンパクトディスク（ＣＤ）ＲＯＭデバイス１０３やハードドライブ１０４などの、バス１０１を介してＣＰＵ１０２とまた通信する周辺装置を含んでもよい。必要に応じて、メモリ回路１０６は、単一の集積回路内で、例えば、ＣＰＵ１０２などのプロセッサと組み合わされてもよい。
【００６０】
さまざまなバリエーションの実施形態は、ここでは相変化メモリアレイとの関連として記載されているが、当然のことながら、ここで記載された格子アレイやトランジスタ配置は、他の可変抵抗メモリ技術や、高いプログラミング電流を要求する他の技術とともに使用されても良い。そのようなメモリ技術の例は、ＭＲＡＭ、ＲＲＡＭ、ＳＴＴ（Spin-Torque-Transfer）などを含む。
【００６１】
上述した記載及び図面は、ここで記載された特徴や利点を達成する、特定の実施形態の、単なる実例として考慮されるべきである。特定の処理条件や構成の変形や置換を行うことができる。従って、本発明の実施形態は、上述の記載や図面によって限定されるようにみなされるべきではく、添付の請求項の範囲によってのみ制限される。
【図１Ａ】
2010524239.tif 000003
【図１Ｂ】
2010524239.tif 000004
【図３Ａ】
2010524239.tif 000005
【図４Ａ】
2010524239.tif 000006
【図４Ｂ】
2010524239.tif 000007
【図５Ａ】
2010524239.tif 000008
【図５Ｂ】
2010524239.tif 000009
【図６Ａ】
2010524239.tif 000010
【図６Ｂ】
2010524239.tif 000011
【図７Ａ】
2010524239.tif 000012
【図７Ｂ】
2010524239.tif 000013
【図８Ａ】
2010524239.tif 000014
【図８Ｂ】
2010524239.tif 000015
【図９Ａ】
2010524239.tif 000016
【図９Ｂ】
2010524239.tif 000017
【図１０Ａ】
2010524239.tif 000018
【図１１Ａ】
2010524239.tif 000019
【図１１Ｂ】
2010524239.tif 000020
【図１２Ａ】
2010524239.tif 000021
【図１２Ｂ】
2010524239.tif 000022
【図１３Ａ】
2010524239.tif 000023
【図１３Ｂ】
2010524239.tif 000024
【図１５Ａ】
2010524239.tif 000025
【図１７Ａ】
2010524239.tif 000026
【図１７Ｂ】
2010524239.tif 000027
【図１８Ａ】
2010524239.tif 000028
【図１８Ｂ】
2010524239.tif 000029
【図１９Ａ】
2010524239.tif 000030
【図１９Ｂ】
2010524239.tif 000031
【図２０Ａ】
2010524239.tif 000032
【図２０Ｂ】
2010524239.tif 000033
【図２１Ａ】
2010524239.tif 000034
【図２５Ａ】
2010524239.tif 000035
【図２５Ｂ】
2010524239.tif 000036
【図２６Ａ】
2010524239.tif 000037
【図２６Ｂ】
2010524239.tif 000038
【図２７Ａ】
2010524239.tif 000039
【図２７Ｂ】
2010524239.tif 000040
【図２８】
2010524239.tif 000041
【図２９】
2010524239.tif 000042
【図３０Ａ】
2010524239.tif 000043
【図３０Ｂ】
2010524239.tif 000044
【図３１Ｂ】
2010524239.tif 000045
【図３２】
2010524239.tif 000046
【図３３】
2010524239.tif 000047
【図３４】
2010524239.tif 000048
【図２】
2010524239.tif 000049
【図３Ｂ】
2010524239.tif 000050
【図１０Ｂ】
2010524239.tif 000051
【図１４】
2010524239.tif 000052
【図１５Ｂ】
2010524239.tif 000053
【図１６】
2010524239.tif 000054
【図２１Ｂ】
2010524239.tif 000055
【図２２】
2010524239.tif 000056
【図２３】
2010524239.tif 000057
【図２４】
2010524239.tif 000058
【図３５】
2010524239.tif 000059
【手続補正書】
【提出日】平成21年11月19日(2009.11.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリ素子と、
メモリ素子を選択するための複数のトップ電極選択線と、
内部で少なくとも３つのトランジスタが各メモリ素子と隣接するトランジスタのパターンを、形成するために、整列された、複数のワード線と、を含む
ことを特徴とするメモリアレイ。
【請求項２】
請求項１に記載のメモリアレイにおいて、
前記複数のメモリ素子は、複数の相変化メモリ素子を含む
ことを特徴とするメモリアレイ。
【請求項３】
請求項１または請求項２に記載のメモリアレイにおいて、
各相変化メモリ素子は、基板内の各ドープ領域と電気的に接続される
ことを特徴とするメモリアレイ。
【請求項４】
請求項３に記載のメモリアレイにおいて、
前記各ドープ領域は、少なくとも３つのトランジスタに共通するソース／ドレイン領域である
ことを特徴とするメモリアレイ。
【請求項５】
請求項１から請求項４のいずれか１項に記載のメモリアレイにおいて、
前記少なくとも３つのトランジスタは、各メモリ素子を取り囲む
ことを特徴とするメモリアレイ。
【請求項６】
請求項１から請求項５のいずれか１項に記載のメモリアレイにおいて、  
前記少なくとも３つのトランジスタは、前記メモリ素子のボトム電極と電気的に接続される、共通するソース／ドレイン領域を有する
ことを特徴とするメモリアレイ。
【請求項７】
請求項１から請求項６のいずれか１項に記載のメモリアレイにおいて、
前記複数のトップ電極選択線は、２つの隣接するメモリ素子が同じトップ電極選択線と電気的に接続されないように、整列される
ことを特徴とするメモリアレイ。
【請求項８】
請求項１から請求項７のいずれか１項に記載のメモリアレイにおいて、
前記複数のワード線は、
互いに実質的に平行に整列された、第１の複数のワード線と、
互いに実質的に平行に整列された、第２の複数のワード線と、を含み、
前記第１の複数のワード線は、前記第２の複数のワード線に対して、実質的に垂直に整列される
ことを特徴とするメモリアレイ。
【請求項９】
請求項１から請求項７のいずれか１項に記載のメモリアレイにおいて、
前記複数のワード線は、
第１の複数のワード線と、
第２の複数のワード線と、
第３の複数のワード線と、を含み、
前記第２の複数のワード線は、前記第１の複数のワード線に対して、実質的に６０度の角度に整列され、
前記第３の複数のワード線は、前記第１の複数のワード線に対して、実質的にマイナス６０度の角度に整列される
ことを特徴とするメモリアレイ。
【請求項１０】
請求項１から請求項７のいずれか１項に記載のメモリアレイにおいて、
前記複数のワード線は、複数の実質的にはしご形状のワード線を含み、
各はしご形状のワード線は、
２つの実質的に平行なセグメントと、
前記２つの実質的に平行なセグメントを接続する複数の横木セグメントと、を有する
ことを特徴とするメモリアレイ。
【請求項１１】
請求項１から請求項７のいずれか１項に記載のメモリアレイにおいて、
前記複数のワード線は、各々が複数の実質的にダイヤモンド形状を含む、複数のワード線を含む
ことを特徴とするメモリアレイ。
【請求項１２】
請求項１から請求項７のいずれか１項に記載のメモリアレイにおいて、
前記複数のワード線は、各々が複数の実質的に三角形状を含む、複数のワード線を含む
ことを特徴とするメモリアレイ。
【請求項１３】
請求項８または請求項９に記載のメモリアレイにおいて、
前記第１の複数のワード線は、前記第２の複数のワード線に接触しない
ことを特徴とするメモリアレイ。
【請求項１４】
請求項８または請求項９または請求項１３に記載のメモリアレイにおいて、
４つのトランジスタは、各相変化メモリ素子を取り囲む
ことを特徴とするメモリアレイ。
【請求項１５】
請求項８または請求項９または請求項１３または請求項１４に記載のメモリアレイにおいて、
前記複数のトップ電極選択線は、２つの隣接する相変化メモリ素子が同じトップ電極選択線と電気的に接続されないように、整列される
ことを特徴とするメモリアレイ。
【請求項１６】
請求項１から請求項１５のいずれか１項に記載のメモリアレイにおいて、
前記複数のトップ電極選択線は、波状のトップ電極選択線を含む
ことを特徴とするメモリアレイ。
【請求項１７】
請求項９に記載のメモリアレイにおいて、さらに、
互いに実質的に平行に整列された、第３の複数のワード線を含み、
前記第１の複数のワード線、前記第２の複数のワード線、及び、前記第３の複数のワード線は、三角形グリッドパターンを形成するために、互いに、接触しないで６０度の角度で交差する
ことを特徴とするメモリアレイ。
【請求項１８】
請求項１７に記載のメモリアレイにおいて、
３つのトランジスタは、各相変化メモリ素子を取り囲む
ことを特徴とするメモリアレイ。
【請求項１９】
請求項１０に記載のメモリアレイにおいて、
複数の実質的にはしご形状のワード線の各々は、行内の各相変化メモリ素子と隣接する４つのトランジスタを形成する
ことを特徴とするメモリアレイ。
【請求項２０】
請求項１０に記載のメモリアレイにおいて、
前記概して平行なセグメントと前記横木セグメントは、実質的に直線である
ことを特徴とするメモリアレイ。
【請求項２１】
請求項１０に記載のメモリアレイにおいて、
前記概して平行なセグメントと前記横木セグメントは、曲線的である
ことを特徴とするメモリアレイ。
【請求項２２】
請求項１１に記載のメモリアレイにおいて、
前記実質的にダイヤモンド形状の各々は、行内の各相変化メモリ素子と隣接する４つのトランジスタを形成する
ことを特徴とするメモリアレイ。
【請求項２３】
請求項１２に記載のメモリアレイにおいて、
前記複数の実質的に三角形状の各々は、行内の各相変化メモリ素子と隣接する３つのトランジスタを形成する
ことを特徴とするメモリアレイ。
【請求項２４】
相変化メモリアレイをプログラミングする方法であって、
前記アレイのビット線接点を同じ電圧にバイアスするステップと、
複数のトランジスタを形成するワード線をＯＮにするステップであって、
少なくとも２つのトランジスタは、選択された相変化メモリ素子を取り囲み、
前記少なくとも２つのトランジスタは、 共通するソース／ドレイン領域を共有し、
前記選択された相変化メモリ素子は、前記共通するソース／ドレイン領域に接触する、というステップと、
電流を前記選択された相変化メモリ素子を通して移動させるために、トップ電極選択線をＯＮにするステップであって、
前記電流は、前記共通するソース／ドレイン領域から、前記少なくとも２つのトランジスタを横切って、前記ビット線接点に移動するという、ステップと、を含む
ことを特徴とする相変化メモリアレイをプログラミングする方法。
【請求項２５】
メモリアレイを形成する方法であって、
少なくとも３つのワード線トランジスタからなるグループであり、各グループが複数の共通するソース／ドレイン領域の１つを共有する、グループを形成するために、複数のワード線を提供するステップと、
前記複数のソース／ドレイン領域と電気的に接続された、複数のビット線接点を提供するステップと、
複数の相変化メモリ素子を提供するステップであって、
各相変化メモリ素子が前記複数の共通するソース／ドレイン領域の１つと電気的に接続される、というステップと、
前記相変化メモリ素子と接触する、複数のトップ電極選択線を提供するステップと、を含む
ことを特徴とするメモリアレイを形成する方法。
【請求項２６】
請求項２５に記載の方法において、さらに、
基板の上方にゲート材料を提供するステップと、
フォトリソグラフィ処理及びドライエッチング処理によって、前記基板内に、パターンのアレイをエッチングするステップと、
前記エッチングされたパターン内に、シャロートレンチ絶縁領域を形成するステップと、
前記エッチングされたパターンの第１の方向に沿って、第１の複数のゲートスタックを形成し、前記エッチングされたパターンの第２の方向に沿って、第２の複数のゲートスタックを形成するステップと、
前記第１の複数のワード線を形成するために、前記第１の複数のゲートスタック間に、第１の電気的接続を形成し、前記第２の複数のワード線を形成するために、前記第２の複数のゲートスタック間に、第２の電気的接続を形成するステップと、を含む
ことを特徴とする方法。
【請求項２７】
請求項２６に記載の方法において、さらに、
前記エッチングされたパターンの第３の方向に沿って、第３の複数のゲートスタックを形成するステップであって、
前記エッチングされたパターンは、六方アレイパターンを含む、というステップを含む
ことを特徴とする方法。
【請求項２８】
請求項２５から請求項２７のいずれか１項に記載の方法において、さらに、
基板の上方にゲート材料を提供するステップと、
第１の方向に整列された第１の複数のゲートスタックを形成し、第２の方向に整列された第２の複数のゲートスタックを形成するステップと、
前記第１の複数のワード線を形成するために、前記第１の複数のゲートスタック間に、第１の電気的接続を形成し、前記第２の複数のワード線を形成するために、前記第２の複数のゲートスタック間に、第２の電気的接続を形成するステップと、を含む
ことを特徴とする方法。
【請求項２９】
請求項２５から請求項２８のいずれか１項に記載の方法において、
前記複数のワード線を提供するステップは、
第１の複数のワード線と第２の複数のワード線を提供するステップであって、
前記第１の複数のワード線は、前記第２の複数のワード線に対して、実質的に垂直に整列される、というステップを、含む
ことを特徴とする方法。
【請求項３０】
請求項２５から請求項２８のいずれか１項に記載の方法において、
前記複数のワード線を提供するステップは、
第１の複数のワード線、第２の複数のワード線、及び、第３の複数のワード線を提供するステップであって、
前記第２の複数のワード線は、前記第１の複数のワード線に対して、実質的に６０度の角度に整列され、
前記第３の複数のワード線は、前記第１の複数のワード線に対して、実質的にマイナス６０度の角度に整列される、というステップを、含む
ことを特徴とする方法。
【請求項３１】
請求項２５から請求項２８のいずれか１項に記載の方法において、
前記複数のワード線を提供するステップは、
複数の実質的にはしご形状のワード線を提供するステップであって、
各はしご形状のワード線は、
２つの実質的に平行なセグメントと、
前記２つの実質的に平行なセグメントを接続する複数の横木セグメントと、を有する、というステップを、含む
ことを特徴とする方法。
【請求項３２】
請求項２５から請求項２８のいずれか１項に記載の方法において、
前記複数のワード線を提供するステップは、
各々が複数の実質的にダイヤモンド形状を含む、複数のワード線を提供するステップを、含む
ことを特徴とする方法。
【請求項３３】
請求項２５から請求項２８のいずれか１項に記載の方法において、
前記複数のワード線を提供するステップは、
各々が複数の実質的に三角形状を含む、複数のワード線を提供するステップを、含む
ことを特徴とする方法。
【国際調査報告】
2010524239.tif 000060
2010524239.tif 000061
2010524239.tif 000062