(57)【要約】  Ｎ本のワード線を含む１つ以上のメモリアレイブロック（１０）を有するメモリを提供する。ここで、Ｎは１より大きい。このメモリは、該１つ以上のメモリアレイブロック（１０）に結合された複数のセンスアンプ（２８，２９）を備える。このメモリは、Ｍ個のダミービットセル（４２，４３）を含む１つ以上のダミービット線（４０，４１）をさらに備える。ここで、ＭはＮに等しい。このメモリは、該１つ以上のダミービット線（４０，４１）に結合されたタイミング回路（２０）をさらに備える。タイミング回路（２０）は、１つ以上のプルダウントランジスタスタック（６０，６１）を備え、同スタックはメモリアクセスのタイミング制御のために用いられるラッチ制御出力信号（１０４）を発生させるための感知回路（７０）に結合されている。タイミング制御には、読取動作について複数のセンスアンプ（２８，２９）をイネーブルとするためのセンストリガ信号（４４）を発生させること、書込動作について複数の書込ドライバ（２６，２７）をディスエーブルとするなど、メモリアクセスを終了させるためのローカルリセット信号（１００）を発生させること、またはその両方が含まれる。
2010519672.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ本のワード線を含む１つ以上のメモリアレイブロックを有するメモリであって、Ｎは１より大きく、
前記１つ以上のメモリアレイブロックに結合された複数のセンスアンプと、
Ｍ個のダミービットセルを含む１つ以上のダミービット線と、ＭはＮに等しいことと、
前記１つ以上のダミービット線に結合されたタイミング回路と、を含み、
タイミング回路は１つ以上のプルダウントランジスタスタックを備え、同スタックは前記複数のセンスアンプをイネーブルとするために用いられるセンストリガ信号を発生させるための感知回路に結合された複数のプルダウントランジスタからなる、メモリ。
【請求項２】
前記１つ以上のメモリアレイブロックは第１のメモリアレイおよび第２のメモリアレイを含み、前記１つ以上のダミービット線は、第１のメモリアレイおよび第２のメモリアレイのうちの１つ以上に隣接して配置されている請求項１に記載のメモリ。
【請求項３】
前記１つ以上のダミービット線は、前記１つ以上のメモリアレイブロックに結合された複数のワード線ドライバの最も近くに配置されている請求項２に記載のメモリ。
【請求項４】
タイミング回路と前記Ｎ本のワード線のうちの１つ以上とにトリガを送るクロック信号を発生させるためのローカル制御回路をさらに備える請求項１に記載のメモリ。
【請求項５】
センストリガ信号は前記１つ以上のダミービット線の１つ以上の負荷特性に基づき発生させられる請求項１に記載のメモリ。
【請求項６】
タイミング回路は複数のプルダウントランジスタスタックをさらに備え、前記１つ以上のプルダウントランジスタスタックは、スタック選択信号に応答して前記複数のプルダウントランジスタスタックから選択される請求項１に記載のメモリ。
【請求項７】
特定のプルダウントランジスタスタック内のプルダウントランジスタは同じ寸法を有する請求項６に記載のメモリ。
【請求項８】
１つのプルダウントランジスタスタックからのプルダウントランジスタは、別のプルダウントランジスタスタックからのプルダウントランジスタと寸法が異なる請求項７に記載のメモリ。
【請求項９】
複数のダミービット線をさらに備え、タイミング回路は前記複数のダミービット線に結合されており、前記複数のビット線の各々はＭ個のダミービットセルを含み、ＭはＮに等しい、請求項１に記載のメモリ。
【請求項１０】
Ｎ本のワード線を含む１つ以上のメモリアレイブロックを有するメモリであって、Ｎは１より大きく、
前記１つ以上のメモリアレイブロックに結合された複数のセンスアンプと、
Ｍ個のダミービットセルを含む１つ以上のダミービット線と、ＭはＮに等しいことと、
ノードを形成する前記１つ以上のダミービット線に結合されたタイミング回路と、を含み、
タイミング回路は１つ以上のプルダウントランジスタスタックを備え、同スタックはノードに予め電荷を与えるために用いられるローカルリセット信号を発生させるための感知回路に結合された複数のプルダウントランジスタからなり、ローカルリセット信号は前記１つ以上のダミービット線の１つ以上の負荷特性に基づき発生させられる、メモリ。
【請求項１１】
前記１つ以上のメモリアレイブロックは第１のメモリアレイおよび第２のメモリアレイを含み、前記１つ以上のダミービット線は、第１のメモリアレイおよび第２のメモリアレイのうちの１つ以上に隣接して配置されている請求項１０に記載のメモリ。
【請求項１２】
前記１つ以上のダミービット線は、前記１つ以上のメモリアレイブロックに結合された複数のワード線ドライバの最も近くに配置されている請求項１１に記載のメモリ。
【請求項１３】
タイミング回路と前記Ｎ本のワード線のうちの１つ以上とにトリガを送るクロック信号を発生させるためのローカル制御回路をさらに備える請求項１０に記載のメモリ。
【請求項１４】
タイミング回路は複数のプルダウントランジスタスタックをさらに備え、前記１つ以上のプルダウントランジスタスタックは、スタック選択信号に応答して前記複数のプルダウントランジスタスタックから選択される請求項１０に記載のメモリ。
【請求項１５】
特定のプルダウントランジスタスタック内のプルダウントランジスタは同じ寸法を有する請求項１４に記載のメモリ。
【請求項１６】
１つのプルダウントランジスタスタックからのプルダウントランジスタは、別のプルダウントランジスタスタックからのプルダウントランジスタと寸法が異なる請求項１５に記載のメモリ。
【請求項１７】
Ｎ本のワード線を含む１つ以上のメモリアレイブロックを備えるメモリを動作させる方法であって、Ｎは１より大きく、同メモリは、前記１つ以上のメモリアレイブロックに結合された複数のセンスアンプと、Ｍ個のダミービットセルを含む１つ以上のダミービット線と、ＭはＮに等しいことと、タイミング回路と、を含み、前記方法は、
読取動作信号または書込動作信号を受信することと、
タイミング回路を用いて、複数のセンスアンプをイネーブルとするために用いられるセンストリガ信号を発生させることと、を備え、
センストリガ信号の発生のタイミングは、前記１つ以上のダミービット線に関連した１つ以上の容量性負荷に応じて決まる方法。
【請求項１８】
前記１つ以上のダミービット線の１つ以上の容量性負荷における変化はメモリの寸法における変化に追従する請求項１７に記載の方法。
【請求項１９】
タイミング回路は複数のプルダウントランジスタスタックを備え、同スタックは複数のプルダウントランジスタからなり、前記方法は、
スタック選択信号の受信に応答して前記複数のプルダウントランジスタスタックのうちの１つを選択することを含む請求項１７に記載の方法。
【請求項２０】
タイミング回路と前記１つ以上のダミービット線との結合によってノードが形成され、前記方法は、
ノードに予め電荷を与えるために用いられるローカルリセット信号を発生させることを含む請求項１７に記載の方法。
【請求項２１】
メモリはセンスラッチをさらに備え、
前記方法は、ローカルリセット信号を用いて、
メモリに関連した制御論理のリセット、
読取動作または書込動作の終了、および、
センスラッチのリセット
を行うことを含む請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示はメモリ一般に関し、より詳細には、タイミング制御用のダミービット線を有するメモリに関する。
【背景技術】
【０００２】
構成変更可能なメモリまたはコンパイルされたメモリによって、広範囲の可能な物理的なワード線行およびビット線列の組み合わせにわたるメモリ構成を生じる有限の範囲内において、ユーザがワード数およびワード当りのビット数を指定することが可能となるため、インスタンスの物理寸法を有意に変化させることも可能となる。ロバストな動作を維持しつつ最高の速度を達成する上で大事なのは、全ての可能な構成を通じてほぼ一定の感知マージン（データが適切に読み取られることを保証する目標最小値に対応する）を保持できることである。プロセスモデルは完全に正確な訳ではなく、また、製造工程自体がふらつく、すなわち、変化し得るので、これに加えて、必要な場合、製造される回路におけるマスクの変更および設計の変更なしで、感知マージンを調整できることが望ましい。
【図面の簡単な説明】
【０００３】
【図１】本発明の一実施形態によるメモリブロック１０を示すブロック図。
【図２】本発明の一実施形態による図１のメモリブロック１０の一部を示す、概略的な部分ブロック図。
【図３】読取サイクル中の図１および図２のメモリブロック１０の複数の信号についてのタイミングを示すタイミング図。
【図４】は、書込サイクル中の図１および図２のメモリブロック１０の複数の信号についてのタイミングを示すタイミング図。
【発明を実施するための形態】
【０００４】
一部の従来技術の方式では遅延素子が用いられるが、遅延素子は、特に、インスタンス化の寸法が変化するにつれ、ビット挙動に追従しないため、メモリの実際の挙動に充分に追従しない。ダミーセルを用いない従来技術の方式は、プロセス変動を通じて充分に追従しない場合がある。一部の従来技術の方式では、ダミーワード線、ダミーセル、およびダミーセンスアンプを含む、感知パスの複雑な複製が用いられる。残念なことに、そのような従来技術のアプローチには、相当な量の半導体領域の実装が必要であって、調整するのがより困難であり、保存性が強すぎる傾向にあるために、メモリアクセス時間を遅延させる。加えて、感知パスを完全に複製することは、アレイ全体に渡るメモリセルの電気的特性の変動が大きいため、実際には所望される程には正確ではない場合がある。本当の（ａｃｔｕａｌ）メモリセルの電気的特性はアレイを通じて著しく変化するので（例えば、アレイ内のセルの駆動強度には広い分布が存在する）、タイミング制御に用いられるダミーのメモリセルの電気的特性も有意に変化することがある（例えば、ダミーセルの駆動強度は、この広い分布内のいずれにもあり得る）。
【０００５】
一実施形態では、本発明は、次のうちの１つ以上、すなわち、よりよい追従、よりロバストな感知、より最適なタイミング、領域および出力の減少、プロセス変動を通じたタイミング変動性減少、追従を維持する良好な順応性、ならびに多ブロックアーキテクチャを含む構成変更可能なメモリ種類に対する広範な適用のうちの１つ以上を提供するために、より簡単な論理を用いて、これらの方式の改良を行う。
【０００６】
一実施形態では、本発明は、詳細には、性能を最大化しつつ、コンパイルされたメモリ構成を通じてほぼ一定の感知差を維持してロバストな感知を保証する必要に対処する。一実施形態では、本発明は、メモリアレイ外に配置されている広範に調節可能なプルダウン回路に関連した１つ以上のダミービット線のＲＣ負荷特性を用いる、自己時間制御回路を用いる。一実施形態では、メモリアレイ内の１つ以上のダミービット線は、容易に感知マージンを調整する柔軟性を可能としつつ、正常または本当のビット線にマッチする精密な負荷を得るためのアレイ外の放電回路に対する負荷として用いられる。必要な回路はより簡単であってもよくまた、例えば、読取、書込、試験など、様々なモードに対する別個の放電制御を可能としてもよい。代替の実施形態には、より少ないモードしか含まれなくてもよく、異なるモードが含まれてもよい。
【０００７】
なお、メモリブロック１０の一部の実施形態では、相当するビット線信号上で電圧を検出することによってメモリセルからのデータ値が決定される、複数の単一のビット線（すなわち、ビット線信号）が用いられてもよい。メモリブロック１０の他の実施形態では、差分対のビット線（すなわち、ビット線信号およびビット線＊信号）が用いられてもよく、この場合、メモリセルからのデータ値は、対応するビット線およびビット線＊の対上で電圧差を検出することによって決定される。さらに他の実施形態では、メモリブロック１０について任意の適切なアーキテクチャが用いられてもよい。
【０００８】
本明細書に記載の導体は、単一の導体、複数の導体、一方向の導体または双方向導体を指して図示または記載され得る。しかしながら、様々な実施形態では、導体の実装が変化してもよい。例えば、双方向導体ではなく別個の一方向の導体が用いられてもよく、反対に、別個の一方向の導体ではなく双方向導体が用いられてもよい。また、複数の導体によって、複数の信号を連続的に転送する（または時分割多重化して転送する）単一の導体が置換されてもよい。同様に、複数の信号を搬送する単一の導体が、それらの信号のサブセットを搬送する様々な別個の導体へと分離されてもよい。したがって、信号の転送については多くの選択肢が存在する。
【０００９】
用語「アサート」または「セット」および「ニゲート」（または「デアサート」もしくは「クリア」」）は、本明細書では、信号、状態ビット、または同様の装置をそれぞれその論理的に真もしくは論理的に偽の状態とすることを指して用いられる。論理的に真の状態が論理レベル１である場合、論理的に偽の状態は論理レベル０である。また、論理的に真の状態が論理レベル０である場合、論理的に偽の状態は論理レベル１である。
【００１０】
本明細書に記載の各信号は正の論理または負の論理として設計されており、信号名の上の横棒または信号名に続くアスタリスク（＊）によって負の論理を示すことが可能である。負の論理信号の場合、信号はアクティブなロー（ｌｏｗ）であり、論理的に真の状態が論理レベル０に相当する。正の論理信号の場合、信号はアクティブなハイ（ｈｉｇｈ）であり、論理的に真の状態が論理レベル１に相当する。なお、本明細書に記載のいずれの信号も、負の論理信号または正の論理信号として表すことができる。したがって、代替の実施形態では、正の論理信号として記載した信号が負の論理信号として実装されてもよく、負の論理信号として記載した信号が正の論理信号として実装されてもよい。
【００１１】
ここで図１について記載する。示したメモリブロック１０の実施形態は、メモリアレイ１２およびメモリアレイ１４を有する。この例示の実施形態では、メモリアレイ１２は、メモリアレイに標準的な方法により結合される複数の本当のワード線（例えば、４６）および複数の本当のビット線（例えば、４５）を含む。明瞭さを目的として、残りのワード線およびビット線については描かない。しかしながら、メモリアレイ１２，１４は、任意の所望数の本当のワード線（例えば、４６）およびビット線（例えば、４５）を有してよい。なお、メモリアレイ１２，１４はワード線（例えば、４６）を共有するが、別個のビット線（例えば、４５）を有する。加えて、メモリアレイ１２，１４は、ローカル制御回路１６（タイミング回路２０および感知トリガ信号４４を含む）に結合され、行復号器５０およびワード線ドライバ５２を共有するとともに、それらに結合され、グローバル制御回路１８を共有するとともに、それに結合されている。この例示の実施形態では、タイミング回路２０にハッチングが施されているが、これは明瞭さを目的とするものでしかない。メモリアレイ１２は、書込ドライバ２７、センスアンプ２９、列マルチプレクサ３１、およびＩ／Ｏバッファ３３に結合されている。同様に、メモリアレイ１４は、書込ドライバ２６、センスアンプ２８、列マルチプレクサ３０、およびＩ／Ｏバッファ３２に結合されている。例示の実施形態では、ダミーのワード線、ダミーのワード線ドライバまたはダミーの行復号器は用いられない。代替実施形態では、これに代えて、ダミーのワード線、ダミーのワード線ドライバ、およびダミーの行復号器のうちの１つ以上を用いることが望まれてもよいが、それは必須ではない。
【００１２】
図１に示すメモリブロック１０は、ダミーセル４２，４３およびダミービット線４０，４１を利用する。この例示の実施形態では、複数のダミーのメモリセルまたはビットセル（ダミーセル４２を含む）はダミービット線４１に結合されており、複数のダミーメモリセル（ダミーセル４３を含む）はダミービット線４０に結合されている。一実施形態では、ダミービット線４１に結合されたダミーセル（例えば、４２）の数は、アレイ１２において対応する本当のビット線（例えば、４５）に各々結合された本当のビットセルの数と同じである。代替の実施形態では、別の手法によりダミービット線（例えば、４１）に結合されたダミーセル（例えば、４２）の数が選択されてよい。なお、各ワード線（例えば、４６）はメモリアレイ１２において幾つかの本当のセルを選択するために用いられるが、ダミーセル（４２，４３）の選択ゲートはダミーセル（４２，４３）内で結び付けられて（ｔｉｅｄ  ｏｆｆ）いる。また、メモリアレイ（例えば、１２，１４）の幅が増大し、関連するＩ／Ｏ回路（例えば、２６，２８，３０，３２，２７，２９，３１，３３）が追加されるにつれ、ワード線（例えば、４６）の遅延が変化するが、この同じ幅にわたるバッファ（例えば、感知トリガ信号４４用のバッファ）の駆動強度および負荷は、メモリ幅に応じて変化するにつれてワード線の遅延と一致するように実装されてもよい。したがって、ダミーのワード線、ダミーの行復号器、またはダミーのワード線ドライバは不要である。これによって、特に、多数のメモリブロック（例えば、１０）が用いられるときには、集積回路上で相当な量の半導体領域を節約することができる。なお、この例示の実施形態では、どれだけのメモリブロック（例えば、１０）が用いられるかにかかわらず、１つグローバル制御回路１８しか必要でない。メモリアレイ１４は、メモリアレイ１２について記載したのと同じように機能することができる。一部の実施形態では、ダミーセル（例えば、４２，４３）、ダミービット線（例えば、４０，４１）、ローカル制御回路１６、感知トリガ信号４４、およびグローバル制御回路１８は別として、メモリブロック１０の残りの回路は、用いられるメモリの種類に応じて標準的な手法により機能することができる。
【００１３】
一実施形態では、ダミービットセルはワード線によって選択されない。すなわち、パスゲートは、アクセスの行われていないビットの負荷と一致するように、すべて結び付けられる（ニゲートされる）。本当のアレイでは、アレイ列のビットのうちの１つを除いて全部が同様にオフとなる。ダミービット線は、全ての相互接続部−トランジスタ接合容量を含む、実ビット線の負荷と依然として一致し、実ビット線上のアクティブな行ビットの任意の結合容量は無視できる。代替の実施形態では、アクティブなワード線にダミーセルへのアクセスを行わせることが用いられてもよいが、ダミーセルは、その極性に応じて、プルダウン回路によるプルダウンを妨げるかまたは補助し、より多くの供給電流を引き出す可能性があり、それらはすべて望ましくない影響である。ダミービット線の負荷を本当のビット線に一致させることによって、Ｙ方向におけるメモリ構成の変動への追従が補助される。Ｘ寸法の変動は、同じ負荷と、Ｉ／Ｏ領域にわたる他のドライバについてワード線ドライバによって見られるセル駆動とを近似することによって一致させられる。一部の実施形態では、ビット線負荷ほど精密に一致させられないが、感知タイミングにおいてワード線ドライバの非複製を調整するように、Ｘの変動に充分に追従できる。なお、この例示の実施形態では、Ｘ方向における変動は本質的にはデジタルＲＣ遅延であり、Ｙ方向における変動は小さな信号アナログ電圧差に関係する。その結果、一部の実施形態では、タイミング回路の実装においてＹ寸法特性により精密に一致する必要がある。一部の実施形態では、Ｘ寸法の一致はダミーワード線の必要なしに達成される。代替の実施形態は、様々な手法により機能することができる。
【００１４】
一実施形態では、メモリブロック１０は集積回路上に形成される。様々な実施形態では、任意の数のメモリブロック（例えば、１０）を有することができる。なお、単一の集積回路上の様々なメモリブロック（例えば、１０）は異なる寸法を有してよい。加えて、メモリブロック１０は任意の所望数の寸法を有してよい（すなわち、任意の所望数の行と列とを有してよい）。メモリ１０は、例えば、ダイナミック・アクセス・メモリ（ＤＲＡＭ）、スタティック・アクセス・メモリ（ＳＲＡＭ）、様々な不揮発性メモリ（例えば、リード・オンリ・メモリ（ＲＯＭ））、レジスタアレイ、およびそのような方法、構造またはその両方を利用してアクセス時間を減少しつつ高い歩留りを維持することの可能な任意の種類のメモリなど、任意の種類のメモリであってよい。
【００１５】
図１には、分離したメモリアレイ１２，１４を有するメモリブロック１０を示す。代替の実施形態では、メモリブロック１０に異なるアーキテクチャを用いることができる。例えば、代替の実施形態では、１つのメモリアレイ（例えば、１２）しか用いなくともよい。さらに他の実施形態では、共通の制御機構回路（例えば、１６）を用いる２より多くのメモリアレイ１２，１４が用いられてよい。
【００１６】
この例示の実施形態では、メモリブロック１０における本当の行／ワード線（例えば、４６）の数が増加するにつれ、ダミービット線（例えば、４０，４１）の長さおよび関連するダミーセル（例えば、それぞれ４２，４３）の数が増加するので、本当のビット線（例えば、４５）の長さおよびＲＣ特性を複製する。同様に、メモリブロック１０における行／ワード線（例えば、４６）の数が減少するにつれ、ダミービット線（例えば、４０，４１）の長さおよび関連するダミーセル（例えば、それぞれ４２，４３）の数が減少するので、本当のビット線（例えば、４５）の長さおよびＲＣ特性を依然として複製する。なお、一実施形態では、ダミービット線に関連したダミーセルの数は、各本当のビット線に関連した本当のセルの数と同じである。代替の実施形態では、所望の場合、異なる追従比が用いられてもよい。したがって、本当のビット線（例えば、４５）のＲＣ負荷特性は、ダミービット線（例えば、４２，４３）によって複製されてよい。代替の実施形態では、単一の本当のビット線（４５）またはビット線対の負荷の複製、乗算またはその両方を行うことと平行して、任意の数のダミービット線（４０，４１）が用いられてよい。なお、この実施形態では、ダミーセルの論理状態は、それらがすべて論理ハイであるように構成され、これにより、ビットセルパスゲートリークの存在時にプルダウン回路に対する最大の抵抗が保証されることによって、リーク電流が明らかであるときに、より遅い放電およびより大きな感知マージンが保証される。したがって、この実施形態では、ダミービット線は本当のビット線の寄生ＲＣ負荷に追従するばかりでなく、本当のビット線に対する最大のリーク電流の影響を把握する。ダミーセル（例えば、４２，４３）は、代替の実施形態では他の手法により構成されてよい。
【００１７】
一部の実施形態では、リーク症状の原因を説明することが重要な場合がある。１つの可能な例として、ＳＯＩ（シリコン・オン・インシュレータ）ウエハを用いる一部の回路およびプロセスでは、リークは有意な課題であり得る。したがって、一部の実施形態では、大きいリーク電流の把握、補償またはその両方を行うことが重要である場合がある。そのような実施形態では、タイミング回路設計は潜在的に大きいリーク電流を考慮に入れる必要があり得る。一実施形態では、ダミービットセルは、放電（すなわち、プルダウン）回路の反対に最大のリーク電流を与えるように設計される場合がある（例えば、トランジスタの寸法決定およびレイアウト）。
【００１８】
この例示の実施形態では、ダミーセル（例えば、４２，４３）はその関連するダミービット線（例えば、それぞれ４０，４１）を放電するためには用いられない。その結果、示した実施形態にはダミーワード線は必要でなく、ダミーのセンスアンプも必要でない。これは、領域を有意に節約する可能性がある。ダミーセル（例えば、４２，４３）を用いて、その関連するダミービット線（例えば、それぞれ４０，４１）を放電する代わりに、この放電またはプルダウン機能に影響を与えるように、プルダウン回路（図２を参照）がタイミング回路２０において用いられてもよい。ダミーセル（４２，４３）に代えて別個のプルダウン回路を用いてダミービット線（それぞれ、４０，４１）を放電することによって、形状的および局所的（例えば、ダイ内またはインスタンス内）なプロセス変動に対するその感度を最小化することにより、その電気的な特性がビットセルデバイスほどには変化しないデバイス（例えば、トランジスタ）を用いることが可能である。例えば、次の特性、すなわち、より大きいチャネル幅、より大きいチャネル長さ、およびより大きい閾値電圧のうちの１つ以上を有するプルダウントランジスタを用いることが所望される場合がある。代替の実施形態では、グローバルなプロセス変動（例えば、ダイ間、ウエハ間、およびロット間の変動）を通じて所望の追従を維持しつつ、形状的およびローカルなプロセス変動を通じた変化が最小であるプルダウン効果を生成する様々なデバイス特性が選択される。したがって、一部の実施形態では、この回路は全般的なプロセス変動および傾向に追従することができるが、ランダムな局所的変動、特に、形状的および電気的な変動（通常、幅が狭くチャネルの短いデバイスに発生する）によって誘導されるものに対しては、何らかの免疫を有し得る。
【００１９】
なお、この例示の実施形態では、ダミービット線（例えば、４０，４１）のプルダウンを行う機能がダミーセル（例えば、４２，４３）によって実行されない。ダミーセル（例えば、４２，４３）を用いてダミービット線（例えば、４０，４１）のプルダウンを行うことの問題は、単にメモリアレイ１２，１４におけるその位置または他の因子のため、所与のダミーセルの放電能力が広い分布を通じて変化し得ることである。一部の実施形態では、この広い分布は、通常、狭いチャネル幅を有するデバイスが本当のセルおよびダミーセルにおいて用いられる、という事実による。したがって、他のプルダウン回路（例えば、タイミング制御２０の）を用いてダミービット線（例えば、４０，４１）のプルダウンを行うことが望ましい。これは、この他のプルダウン回路の放電能力がダミーセルの広い変動性の影響を受け難いためである。この他のプルダウン回路の安定性が増大する１つの理由は、この他のプルダウン回路がより広い、より長いまたはその両方であるチャネルデバイスを用いることが可能であるという事実による。加えて、この他のプルダウンデバイスは、セルおよびアレイのアーキテクチャならびにデバイスの寸法によって限定されないので、この他のプルダウン回路におけるデバイス寸法を最適化することが可能である。
【００２０】
加えて、ダミーセル（例えば、４２，４３）を用いてダミービット線（例えば、４０，４１）のプルダウンを行うことに関する別の問題は、そのような設計では、ダミービット線（例えば、４０，４１）用の放電能力を増減させるために整数個のダミーセル（例えば、４２，４３）が用いられるように制限されることである。したがって、ダミーセル（例えば、４２，４３）を用いてダミービット線（例えば、４０，４１）のプルダウンを行うことによって、ダミービット線（例えば、４０，４１）の放電タイミングを制御するための柔軟性はより少なくなる。したがって、他のプルダウン回路（例えば、タイミング制御２０の）を用いてダミービット線（例えば、４０，４１）の放電タイミングをより厳密に制御することが望ましい。
【００２１】
一実施形態では、ダミービット線（例えば、４０，４１）の放電タイミングは、次いで、感知トリガ信号４４のアサートを制御するために用いられる。感知トリガ信号４４は、次いで、センスアンプ２８，２９をイネーブルとするために用いられる。センスアンプ２８，２９がイネーブルとなると、標準的な手法によりメモリブロック１０の読取が行われる。
【００２２】
図２には、図１のメモリブロック１０の一部を示す。１つ以上のダミーセル（例えば、４２）は、メモリアレイ１２，１４における本当のビット線上のセル負荷を複製するために、１つ以上のダミービット線（例えば、４０）に結合される。複数のスタックのうちの１つ以上（例えば、６０，６１）が、ダミービット線（例えば、４０）の放電のために用いられてもよい。この例示の実施形態では、読取には別個の回路（４２，４０，６０，６１，７１，８０）が用いられ、書込（４３，４１，６２，６３，７２，９０）には別個の回路が用いられる。代替の実施形態では、同じ回路を読取および書込の両方に、または読取のみに用いることができる。マルチプレクサ７１，７２は、ラッチ７０を感知するために読取回路および書込回路のいずれが結合されているかを選択するために用いられる。本明細書において用いられる用語「スタック」は、１つ以上を意味し、用語「プルダウントランジスタスタック」は、１つ以上のプルダウントランジスタを意味する。一部の実施形態では、トランジスタの幅またはチャネル長が変化する１つのトランジスタしか備えていないスタックを実装して、各スタックに複数のトランジスタを有する複数のスタックと同様の結果を達成することができる。
【００２３】
読取アクセスまたは読取サイクルについては、１つ以上の選択されたプルダウンスタック６０，６１による放電をイネーブルとするために、読取クロック１０８が用いられる。スタック選択信号１２０はスタック６１を選択するために用いられ、スタック選択信号１２２はスタック６０を選択するために用いられる。書込アクセスまたは書込サイクルについては、１つ以上の選択されたプルダウンスタック６２，６３による放電をイネーブルとするために、書込クロック１１０が用いられる。スタック選択信号１２４はスタック６３を選択するために用いられ、スタック選択信号１２６はスタック６２を選択するために用いられる。他のスタック選択信号（図示せず）が、他の潜在的に利用可能なスタック（図示せず）を選択するために追加されてもよい。一部の実施形態では、特定のアクセスサイクル中に１つのスタック選択信号しかアサートされなくてもよく、他の実施形態では、１つのアクセスサイクル中に複数のスタック選択信号のアサートが可能とされてもよい。
【００２４】
なお、代替の一実施形態では、第２のダミービット線および第２の複数のダミーセル（図示せず）も、読取プルダウンスタック回路６０，６１に結合されてよい。なお、代替の一実施形態では、第２のダミービット線および第２の複数のダミーセル（図示せず）も、書込プルダウンスタック回路６２，６３に結合されてよい。代替の実施形態では、任意の数のダミービット線が用いられてよい。示した読取用の回路は複数のスタック６０，６１を用い、ダミービット線（例えば、４０）用の放電タイミングは、スタック選択信号１２０，１２２を用いて選択される。示した書込用の回路は複数のスタック６２，６３を用い、ダミービット線（例えば、４１）用の放電タイミングは、スタック選択信号１２４，１２６を用いて選択される。一部の実施形態では一度に１つのスタックしか選択されなくてよく、代替の実施形態では一度に複数のスタックが選択されてよい。スタック選択信号１２０，１２２，１２４，１２６は、ダミービット線４０，４１の放電タイミングを最適化するために用いられてよいので、センスアンプ２８，２９のイネーブルの時間は、メモリブロック１０（図１を参照）への通常の読取アクセスおよび書込アクセス中に最適に設定される。
【００２５】
感知ラッチ７０は、読取に関連したダミービット線４０が放電されるときか、または書込関連のダミービット線４１が放電されるときにセットされる。ラッチ出力１０４はローカル感知イネーブルドライバ６７へ供給される。次いで、ローカル感知イネーブルドライバ６７は、センスアンプ２８，２９のトリガを行うために用いられる感知トリガ信号４４を供給する。一部の実施形態では、列マルチプレクサ、センスアンプなどによる本当のビット線（例えば、４５）上の負荷を複製するために、１つ以上の負荷トリム回路６９はダミービット線４０，４１にさらなる負荷を追加するために用いられてもよい。代替の実施形態では、負荷トリム回路６９が用いられない場合もある。
【００２６】
ここで図２の接続について記載する。図２には、図１のメモリブロック１０の一部を示す。タイミング回路２０は複数のプルダウンスタック（例えば、６０，６１）を備え、このプルダウンスタックのうちの任意の１つ以上がダミービット線（例えば、４０）の放電のために選択され用いられ得る。プルダウンスタック６１は、トランジスタ８１〜８３を備える。Ｎ−チャネルトランジスタ８３は、第２の電源電圧に結合された第２の電流電極を有するとともに、読取クロック信号１０８に結合された制御電極を有する。トランジスタ８３の第１の電流電極は、ｎ−チャネルトランジスタ８２の第２の電流電極に結合されている。トランジスタ８２の制御電極はスタック選択信号１２０に結合されている。トランジスタ８２の第１の電流電極は、ｎ−チャネルトランジスタ８１の第２の電流電極に結合されている。トランジスタ８１の制御電極もスタック選択信号１２０に結合されている。トランジスタ８１の第１の電流電極は、ｐ−チャネルトランジスタ８０の第２の電流電極およびノード２００に結合されている。トランジスタ８０の第１の電流電極は第１の電源電圧に結合されており、トランジスタ８０の制御電極は読取クロック信号１０８に結合されている。
【００２７】
図２の接続について続けると、スタック６０はトランジスタ８４，８５を備える。Ｎ−チャネルトランジスタ８５は、第２の電源電圧に結合された第２の電流電極を有するとともに、読取クロック信号１０８に結合された制御電極を有する。トランジスタ８５の第１の電流電極は、ｎ−チャネルトランジスタ８４の第２の電流電極に結合されている。トランジスタ８４の制御電極はスタック選択信号１２２に結合されている。トランジスタ８４の第１の電流電極は、トランジスタ８０の第２の電流電極およびノード２００に結合されている。ダミービット線４０もノード２００に結合されている。１つ以上のダミーメモリセル（例えば、４２）はダミービット線４０に結合されている。ダミーメモリセル４２が単一のトランジスタを有するように示しているが、代替の実施形態では、ダミーメモリセル（例えば、４２）について任意の所望の適切な回路が用いられてよい。ノード２００の信号には、負荷読取１１２とラベルを付してある。
【００２８】
ローカル感知クロック制御回路６４を用いて、スタック選択信号１２０，１２２，１２４，１２６を供給することができる。この例示の実施形態では、読取には別個の回路（４２，４０，６０，６１，７１，８０）が用いられ、書込（４３，４１，６２，６３，７２，９０）には別個の回路が用いられる。代替の実施形態では、同じ回路を読取および書込の両方に、または読取のみに用いることができる。この例示の実施形態では、マルチプレクサ７１，７２は、ラッチ７０を感知するために読取回路および書込回路のいずれが結合されているかを選択するために用いられてよい。
【００２９】
ここで、書込用のプルダウンスタック回路の接続について記載する。タイミング回路２０は複数のプルダウンスタック（例えば、６２，６３）を備え、このプルダウンスタックのうちの任意の１つ以上がダミービット線（例えば、４１）の放電のために選択され用いられ得る。プルダウンスタック６３は、トランジスタ９１〜９３を備える。Ｎ−チャネルトランジスタ９３は、第２の電源電圧に結合された第２の電流電極を有するとともに、書込クロック信号１１０に結合された制御電極を有する。トランジスタ９３の第１の電流電極は、ｎ−チャネルトランジスタ９２の第２の電流電極に結合されている。トランジスタ９２の制御電極はスタック選択信号１２４に結合されている。トランジスタ９２の第１の電流電極は、ｎ−チャネルトランジスタ９１の第２の電流電極に結合されている。トランジスタ９１の制御電極もスタック選択信号１２４に結合されている。トランジスタ９１の第１の電流電極は、ｐ−チャネルトランジスタ９０の第２の電流電極およびノード２０１に結合されている。トランジスタ９０の第１の電流電極は第１の電源電圧に結合されており、トランジスタ９０の制御電極は書込クロック信号１１０に結合されている。
【００３０】
図２の接続について続けると、スタック６２はトランジスタ９４，９５を備える。Ｎ−チャネルトランジスタ９５は、第２の電源電圧に結合された第２の電流電極を有するとともに、書込クロック信号１１０に結合された制御電極を有する。トランジスタ９５の第１の電流電極は、ｎ−チャネルトランジスタ９４の第２の電流電極に結合されている。トランジスタ９４の制御電極はスタック選択信号１２６に結合されている。トランジスタ９４の第１の電流電極は、トランジスタ９０の第２の電流電極およびノード２０１に結合されている。ダミービット線４１もノード２０１に結合されている。１つ以上のダミーメモリセル（例えば、４３）はダミービット線４１に結合されている。ダミーメモリセル４３が単一のトランジスタを有するように示しているが、代替の実施形態では、ダミーメモリセル（例えば、４３）について任意の所望の適切な回路が用いられてよい。ノード２０１の信号には、負荷書込１１４とラベルを付してある。
【００３１】
負荷読取信号１１２はマルチプレクサ７１に対する入力として供給され、負荷書込信号１１４はマルチプレクサ７２に対する入力として供給される。読取および書込マルチプレクサ選択信号１１６によって、負荷読取信号１１２および負荷書込信号１１４のうちの一方のみが感知ラッチ７０の入力を通過することが可能となる。ラッチ７０がセットされるのは、ダミービット線４０が充分に放電されるとき（負荷読取１１２がラッチ７０の入力に対し供給される）か、またはダミービット線４１が充分に放電されるとき（負荷書込１１４がラッチ７０の入力に対し供給される）である。この感知回路７０の例示の実施形態ではラッチが用いられるが、代替の実施形態では、ダミービット線が放電されたときを検出するために任意の所望の回路が用いられてよい。この例示の実施形態では、感知回路７０は、ダミービット線が充分に放電されたことを感知するとき、一実施形態では出力信号（ラッチ出力１０４）をアサートする。ラッチ出力信号１０４はローカル感知イネーブルドライバ回路６７へ供給され、これに応じてローカル感知イネーブルドライバ回路６７は感知トリガ信号４４をアサートする。代替の実施形態では、ローカル感知イネーブルドライバ６７が用いられなくてもよい。一部の実施形態では、感知回路７０の出力もリセット論理６８へ供給されてよい。この例示の実施形態では、ローカル復号器およびクロックバッファ論理６５が感知回路７０へイネーブルまたはクロック入力を供給する。代替の実施形態では、感知回路７０は様々な手法によりイネーブルとされる、または時間設定される。
【００３２】
この例示の実施形態では、リセット論理６８は、感知ラッチ７０の出力を受信し、次いで、ローカル制御回路１６のリセットされることが望ましい部分に対しローカルリセット信号１００を供給する。例えば、ローカルリセット信号１００は、ローカル復号器およびクロックバッファ論理６５、ならびにローカル感知クロック制御回路６４へ供給される。読取については、次いで、選択したスタック６０，６１に予め電荷が与えられるように、ローカル感知クロック制御回路６４は読取クロック１０８の状態を変化させる。書込については、次いで、選択したスタック６２，６３に予め電荷が与えられるように、ローカル感知クロック制御回路６４は書込クロック１１０の状態を変化させる。リセット論理６８は、感知ラッチ７０の出力を受信し、次いで、グローバル制御回路１８のリセットされることが望ましい部分（例えば、グローバルクロックラッチおよびバッファ６６）に対しグローバルリセット信号１０６を供給する。また、この例示の実施形態では、ローカルリセット信号１００は他の信号をニゲートするとともに、読取もしくは書込動作またはメモリブロック１０へのアクセスを終了させる。例えば、一実施形態では、ローカルリセット信号１００はローカル制御回路（例えば、図１の１６）をリセットし、また、感知ラッチ７０（図２を参照）もリセットする。代替の実施形態では、リセット論理６８が用いられなくてもよく、様々な回路および方法を用いて所望のスタック６０〜６３に予め電荷を与えることが開始されてもよい。
【００３３】
クロック１１８はグローバルなクロックラッチおよびバッファ回路６６へ供給される。グローバルなクロックラッチおよびバッファ回路６６は、次いで、このクロックを用いて導出クロック１２８を生成する。例示の実施形態では、この導出クロック１２８は、回路６４，６５にクロックを与えるために用いられ、同じ集積回路上に製造され得る他のブロック（図示せず）へも供給される。この例示の実施形態では、回路６６は、導出クロック１２８を出力とする、入力クロックラッチである。
【００３４】
回路６４，６５，６７，６８がローカル制御回路１６（図１を参照）の一部であるように示しているが、代替の実施形態では、広範な種々の手法により、この機能の実装、配備またはその両方が行われてよい。同様に、回路６６がグローバル制御回路１８（図１を参照）の一部であるように示しているが、代替の実施形態では、異なる手法により、この機能の実装、配備またはその両方が行われてよい。
【００３５】
図３には、図１および２に示したメモリブロック１０の一実施形態における読取タイミング図を示す。なお、読取クロック信号１０８によって、選択したプルダウンスタック（例えば、６０，６１）がイネーブルとされる。ダミービット線４０の放電（ラッチ入力１０２として示す）によって、ラッチ７０がセットされる（ラッチ出力１０４の信号が出される）。ラッチ出力１０４のアサートによって、感知トリガ信号４４がアサートされ、ローカルリセット１００がアサートされる。感知トリガ信号４４のアサートによって、センスアンプ２８，２９がイネーブルとされる。その結果、センスアンプ２８，２９によってメモリアレイ１２，１４における本当のビット線（例えば、４５）を読み取ることが可能となる。なお、ローカルリセット１００のアサートによって、読取クロック１０８のニゲート、したがって読取アクセスの終了が引き起こされる。その結果、選択したプルダウンスタック（例えば、６０，６１）には、次の読取アクセスのために予め電荷が与えられ、感知ラッチ７０がリセットされる。
【００３６】
図４には、図１および２に示したメモリブロック１０の一実施形態における書込タイミング図を示す。なお、書込クロック信号１１０によって、選択したプルダウンスタック（例えば、６２，６３）がイネーブルとされるとともに、書込駆動信号がアサートされ、書込ドライバ２６，２７がイネーブルとされる。ダミービット線４１の放電（ラッチ入力１０２として示す）によって、ラッチ７０がセットされる（ラッチ出力１０４の信号が出される）。ラッチ出力１０４のアサートによってローカルリセット１００がアサートされる。なお、ローカルリセット１００のアサートによって、書込クロック１１０および書込駆動のニゲート、したがって書込アクセスの終了が引き起こされる。その結果、選択したプルダウンスタック（例えば、６２，６３）には、次の書込アクセスのために予め電荷が与えられ、感知ラッチ７０がリセットされる。なお、この例示の実施形態では、ローカル感知イネーブルドライバ６７内の回路によって、感知トリガ信号４４が書込アクセス中にアサートすることが防止される。この例示の実施形態では、センスアンプ２９（図１を参照）はメモリブロック１０に対する書込中に始動しない。一実施形態では、回路はローカル感知イネーブルドライバ６７に対する入力におけるように、読取クロック１０８（図２を参照）などの信号を用いるので、ローカル感知イネーブルドライバ６７は読取によってのみ作動する。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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