(57)【要約】2倍以上のピッチマルチプリケーションのための単一スペーサープロセスが提供される。一実施形態では、n（n≧2）層の積層マンドレル（150b）、（140a）が基板の上に形成され、n層の各々は互いにほぼ平行な複数のマンドレル（150b）、（140a）から構成される。第n層のマンドレル（150b）は第n-1層のマンドレル（140a）の上にあり、平行で、第n層の隣接マンドレル間の距離は第n-1層の隣接マンドレル間の距離よりも大きい。スペーサー（185）はマンドレル（150b）、（140a）の側壁に接して同時に形成される。マンドレル（150b）、（140a）の露出部分はエッチングで除去され、スペーサー（185）によって画定されるラインのパターンが基板（110）に転写される。
2010503206.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に第一の幅を持つ第一のマンドレルを設けるステップと、
前記第一のマンドレルのほぼ上に、前記第一の幅よりも小さい第二の幅を持つ第二のマンドレルを設けるステップと、
前記第一と第二のマンドレルの側壁に接するスペーサーを同時に形成するステップと、
前記スペーサーによって画定されるスペーサーパターンを形成するために、前記スペーサーに対して前記マンドレルの少なくとも一部分を選択的に除去するステップと、
前記スペーサーパターンによって画定されるマスクを通して前記基板を処理するステップと、
を含むことを特徴とする、集積回路を製造するための方法。
【請求項２】
処理するステップは、前記スペーサーパターンを前記基板に転写するためのエッチングを含むことを特徴とする、請求項１記載の方法。
【請求項３】
処理するステップの前に、前記スペーサーパターンを下位ハードマスク層に転写し前記スペーサーを除去するステップをさらに含むことを特徴とする、請求項２記載の方法。
【請求項４】
前記基板は上位層間誘電体層を含み、前記マスクを通して処理するステップはダマシントレンチを形成することを特徴とする、請求項３記載の方法。
【請求項５】
前記スペーサーパターンはループ末端を接続する細長いラインを含み、前記方法は処理するステップの前に前記ループ末端をブロックするステップをさらに含むことを特徴とする、請求項４記載の方法。
【請求項６】
前記基板の上に前記第一のマンドレルを設けるステップは、導体の上に前記第一のマンドレルを設けるステップを含むことを特徴とする、請求項３記載の方法。
【請求項７】
前記スペーサーパターンはループ末端を接続する細長いラインを含み、前記方法は処理するステップの前に前記ループ末端を除去するステップをさらに含むことを特徴とする、請求項６記載の方法。
【請求項８】
前記第二のマンドレルを設けるステップは、前記第一のマンドレルに平行にのびる前記第二のマンドレルを設けるステップを含むことを特徴とする、請求項１記載の方法。
【請求項９】
前記第二のマンドレルを設けるステップは、前記第一のマンドレルと中心を合わせた前記第二のマンドレルを設けるステップを含むことを特徴とする、請求項１記載の方法。
【請求項１０】
前記スペーサーを同時に形成するステップは、前記第一の幅よりも小さい第三の幅を持つ前記スペーサーを設けることを特徴とする、請求項１記載の方法。
【請求項１１】
前記第二のマンドレルを設けるステップは、約200 nmよりも大きい解像限界を持つフォトリソグラフィーを用いるステップを含むことを特徴とする、請求項１記載の方法。
【請求項１２】
第三の幅を持つ第三のマンドレルを前記第二のマンドレル上に設けるステップをさらに含むことを特徴とする、請求項１記載の方法。
【請求項１３】
前記第三のマンドレルを設けるステップは前記第二の幅よりも小さい前記第三の幅を持つ前記第三のマンドレルを設けるステップを含むことを特徴とする、請求項１２記載の方法。
【請求項１４】
前記第三のマンドレルを設けるステップは前記第二のマンドレルと中心を合わせた前記第三のマンドレルを設けるステップを含むことを特徴とする、請求項１３記載の方法。
【請求項１５】
選択的に除去するステップは前記第一のマンドレルの一部分を除去するステップを含むことを特徴とする、請求項１記載の方法。
【請求項１６】
選択的に除去するステップは、前記第二のマンドレルの前記側壁に接するスペーサーの真下に前記第一のマンドレルの部分を残すステップを含むことを特徴とする、請求項１記載の方法。
【請求項１７】
スペーサーを形成するステップは前記基板の表面上にスペーサー材料をブランケット堆積するステップを含むことを特徴とする、請求項１記載の方法。
【請求項１８】
スペーサーを同時に形成するステップは、前記第一の幅の約半分から前記第二の幅の半分を引いたもの以下の幅を持つスペーサーを設けるステップを含むことを特徴とする、請求項１記載の方法。
【請求項１９】
一次元に沿って2nの倍数でピッチマルチプリケーションされたラインのパターンを形成するために段になったマンドレルを用いるための方法であって、
基板の上にn（n≧2）層の積層マンドレルを設け、前記n層の各々はその長さの大部分において互いにほぼ平行な複数の細長いマンドレルを含み、第n層のマンドレルは第n-1層のマンドレルの上かつ平行であり、第n層の隣接マンドレル間の距離は第n-1層の隣接マンドレル間の距離よりも大きいステップと、
前記マンドレルの側壁に接するスペーサーを同時に形成するステップと、
を含むことを特徴とする方法。
【請求項２０】
n層の積層マンドレルを設けるステップは、第n-1層のマンドレルに直接接触する第n層のマンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法。
【請求項２１】
n層の積層マンドレルを設けるステップは、第n-1層のマンドレルの上にほぼ中心に位置する第n層のマンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法。
【請求項２２】
前記スペーサーによって画定されるスペーサーパターンを形成するために、前記スペーサーに対して前記マンドレルの少なくとも一部分を選択的に除去するステップをさらに含むことを特徴とする、請求項１９記載の方法。
【請求項２３】
2nの倍数でピッチマルチプリケーションされた前記ラインのパターンを形成するために、前記基板に前記スペーサーパターンを転写するステップをさらに含むことを特徴とする、請求項２２記載の方法。
【請求項２４】
前記基板に前記スペーサーパターンを転写するステップは、トレンチを画定する前記ラインのパターンを形成するステップを含むことを特徴とする、請求項２３記載の方法。
【請求項２５】
n層の積層マンドレルを設けるステップは、ラインを画定するマンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法。
【請求項２６】
n層の積層マンドレルを設けるステップは、第n-1層の個々のマンドレルよりも狭い第n層の個々のマンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法
。
【請求項２７】
前記基板と前記マンドレルの間に一つ以上のハードマスク層を設けるステップをさらに含むことを特徴とする、請求項１９記載の方法。
【請求項２８】
前記基板と前記マンドレルの間に転写層を設けるステップをさらに含むことを特徴とする、請求項１９記載の方法。
【請求項２９】
前記基板の上にn層の積層マンドレルを設けるステップは、半導体ウェハの上にn層の積層マンドレルを設けるステップを含むことを特徴とする、請求項１９記載の方法。
【請求項３０】
前記基板の上にn層の積層マンドレルを設けるステップは、前記半導体ウェハの上に層間誘電体層を含む基板の上にn層の積層マンドレルを設けるステップを含むことを特徴とする、請求項２９記載の方法。
【請求項３１】
基板の上に第一の幅（A）を持つ第一のマンドレルと、前記第一のマンドレルの上に第二の幅（B）を持つ第二のマンドレルを含み、A＞Bであり、
スペーサー幅（C）を持ち前記マンドレルの側壁に接するスペーサーを含み、C≦(A-B)/2であることを特徴とする、
部分的に形成された集積回路（IC）。
【請求項３２】
前記第二のマンドレルは前記第一のマンドレルのほぼ上にあることを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３３】
C≦(A-B)/3であることを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３４】
C≒(A-B)/4であることを特徴とする、請求項３３記載の部分的に形成されたIC。
【請求項３５】
前記第二のマンドレルは前記第一のマンドレルと中心を合わせていることを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３６】
前記第二のマンドレルの上に第三の幅を持つ第三のマンドレルをさらに含み、前記第三の幅は前記第二の幅よりも小さいことを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３７】
前記第三のマンドレルは前記第二のマンドレルと中心を合わせていることを特徴とする、請求項３６記載の部分的に形成されたIC。
【請求項３８】
前記第一と第二のマンドレルは平行なラインであることを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項３９】
前記スペーサーはスペーサーパターンを画定することを特徴とする、請求項３１記載の部分的に形成されたIC。
【請求項４０】
前記スペーサーパターンはNANDフラッシュメモリ用の制御ゲートスタックのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４１】
前記スペーサーパターンは論理アレイのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４２】
前記スペーサーパターンはゲートアレイのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４３】
前記スペーサーパターンはメモリアレイのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４４】
前記スペーサーパターンはダイナミックランダムアクセスメモリ（DRAM）デバイスのフィーチャを含むことを特徴とする、請求項３９記載の部分的に形成されたIC。
【請求項４５】
二つ以上の積層膜の上にパターンを画定するステップと、
前記二つ以上の積層膜内に前記パターンを転写するステップと、
二つ以上の積層マンドレルを作るために、前記二つ以上の積層膜の下位膜に対して少なくとも上位膜の要素の寸法を縮小するステップと、
前記積層マンドレルの側壁に接する側壁スペーサーを形成するステップと、
を含むことを特徴とする、マスキングプロセス。
【請求項４６】
前記パターンを画定するステップはフォトリソグラフィーを含むことを特徴とする、請求項４５記載のプロセス。
【請求項４７】
前記パターンを画定するステップは、寸法の縮小時に狭い部分において前記上位膜が除去され、一方寸法の縮小後に前記パターンの他の部分において前記上位膜がマンドレルとして残るように選択される幅を持つ狭い部分を形成するステップを含むことを特徴とする、請求項４５記載のプロセス。
【請求項４８】
前記パターンを画定するステップは、幅広い部分を形成するステップを含み、前記幅広い部分の幅は、前記幅広い部分に形成される前記側壁スペーサーを分離するように選択され、前記フォトリソグラフィーは前記幅広い部分において前記側壁スペーサーによって画定されるフィーチャへのコンタクトを画定することができ、一方フォトリソグラフィーは前記パターンの他の部分においては前記側壁スペーサーによって画定されるコンタクトフィ ーチャを個別に画定することができないようになっていることを特徴とする、請求項４５記載のプロセス。
【請求項４９】
前記パターンを画定するステップは、前記側壁スペーサーによって画定されるフィーチャ間の電気的接続を容易にするために、前記パターンに沿ってラインの幅を変えるステップを含むことを特徴とする、請求項４５記載のプロセス。
【請求項５０】
前記パターンを画定するステップは、前記パターンの他の部分において前記下位膜によって画定されるマンドレルに接して形成されるスペーサーの間隔と比べて、窓部分において前記下位膜によって画定されるマンドレルに接して形成されるスペーサーの間隔を増加するために、前記パターンの前記窓部分において前記下位膜の隣接部分間の窓を包含するステップを含むことを特徴とする、請求項４５記載のプロセス。
【請求項５１】
前記窓部分は、前記スペーサーによって画定されるフィーチャへのピッチマルチプリケーションされていないコンタクトを有効にするために十分なスペーサーの横方向間隔を可能にする隣接窓を含むことを特徴とする、請求項５０記載のプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願への参照］
本出願は、2005年6月9日出願のWellsの米国特許出願No. 11/150,408、2005年6月2日出願のSantらの米国特許出願No. 11/144,543、2005年9月1日出願のWellsの米国特許出願No.
11/217,270、および2005年5月23日出願のAbatchevらの米国特許出願No. 11/134,982に関し、その全容を引用により組み込む。
【０００２】
［技術分野］
本発明は、いくつかの実施形態において、概して半導体製造のためのマスキング技術に関し、より具体的には、ピッチマルチプリケーションを含むマスキング技術に関する。
【背景技術】
【０００３】
可搬性、計算能力、記憶容量、およびエネルギー効率の増加への要望を含む多くの要因の結果として、集積回路のサイズは縮小化し続けている。例えば電気デバイスや相互接続線など、集積回路を形成する構成フィーチャのサイズもまた、この縮小化を促進するべく減少し続けている。
【０００４】
フィーチャサイズの縮小化の傾向は、例えばダイナミックランダムアクセスメモリ（DRAM）、フラッシュメモリ、スタティックランダムアクセスメモリ（SRAM）、および強誘電体（FE）メモリなどのメモリ回路もしくはデバイスなど、集積回路（IC）産業で顕著である。集積回路メモリの他の例は、MRAM（磁気抵抗要素を含む）、プログラマブルヒューズメモリ、プログラマブル導体メモリ（金属ドープカルコゲナイドガラス素子を含む）、SRAM、SDRAM、EEPROM、ならびに他の揮発性および不揮発性メモリスキームを含む。一例を挙げると、DRAMは従来、メモリセルとして知られる何百万もの同一の回路要素を含む。DRAMメモリセルは従来、蓄積キャパシタとアクセス電界効果トランジスタという二種の電気デバイスを含む。各メモリセルは、1ビット（2進数）のデータを記憶することができるアドレス可能な記憶場所である。ビットは、トランジスタを通してセルに書き込むことができ、キャパシタ内の電荷を感知することによって読み取ることができる。メモリセルを構成する電気デバイスのサイズ、およびメモリセルにアクセスする導電性ラインのサイズを減少することによって、メモリデバイスを縮小することができる。加えて、メモリデバイス内の一定領域により多くのメモリセルを取り付けることによって、記憶容量を増加することができる。
【０００５】
導電性ラインなどのフィーチャは、従来、フィーチャを画定するパターンが最初に半導体基板の上の一時層に形成され、次に従来のエッチング化学物質を用いて基板に転写されるプロセスを用いて形成される。そのようなフィーチャを感光性（もしくはフォトレジスト）の層内にパターニングするために、フォトリソグラフィーが一般に使用される。フォトリソグラフィーでは、基板に形成されるフィーチャのパターンに対応するパターンを持つレチクルを通して光（もしくは放射）を向けることを含むプロセスを用いて、感光層にフィーチャのパターンが形成される。
【０００６】
フィーチャのサイズは、二つの隣接フィーチャの同一点間の距離と定義される“ピッチ”の概念によって説明することができる。これらのフィーチャは、典型的には隣接フィーチャ間の空間によって画定される。空間は通常、絶縁体などの材料で充填される。結果として、規則的パターン（例えばアレイ）では、ピッチはフィーチャの幅と、そのフィーチャを隣接フィーチャから分離するフィーチャの片側の空間の幅との合計と見なすことができる。しかしながら、光学機器、および光（もしくは放射）波長などの要因のために、各フォトリソグラフィー技術は最小ピッチを持ち、それを下回るピッチでは、特定のフォトリソグラフィー技術は信頼性のあるフィーチャを形成することができない。従って、所定のフォトリソグラフィー技術の最小ピッチの制限は、フィーチャサイズのさらなる縮小化にとって妨げとなる。
【０００７】
“ピッチマルチプリケーション”もしくは“ピッチダブリング”は、フォトリソグラフィー技術の性能を最小ピッチ以上に拡張するための提案方法の一つである。ピッチマルチプリケーション法は、図１Ａ−１Ｆに図示され、Lowreyらに発行された米国特許No. 5,328,810に記載されており、この全開示は本明細書に引用により組み込まれる。図１Ａを参照すると、ラインのパターン10がフォトレジスト層内にフォトリソグラフィーで形成され、フォトレジスト層は、犠牲材料の層20の上にあり、層20は基板30の上にある。図１Ｂに示されるように、その後パターンがエッチング（異方性エッチングなど）を用いて層20に転写され、その結果プレースホルダーもしくはマンドレル40が形成される。図１Ｃに示されるように、隣接するマンドレル40間の距離を増加するために、フォトレジストライン10を除去してマンドレル40を等方性エッチングすることができる。その後、図１Ｄに示されるように、スペーサー材料の層50がマンドレル40の上に堆積される。その後、スペーサー60、すなわち、別の材料の側壁からのびる、もしくはもともとのびるように形成された材料が、マンドレル40の両側に形成される。スペーサー形成は、図１Ｅに示されるように、方向性スペーサーエッチングにおいて、水平面70および80からスペーサー材料を優先的にエッチングすることによって完成される。図１Ｆに示されるように、その後残りのマンドレル40が除去され、スペーサー60のみを残す。スペーサー60はあわせてパターニングのためのマスクとなる。従って、以前は一定のピッチに一つのフィーチャと一つの空間を画定するパターンが含まれていた所には、今や同じ幅に二つのフィーチャと二つの空間が含まれることになる。空間は例えばスペーサー60によって画定される。結果として、フォトリソグラフィー技術で可能な最小フィーチャサイズが効果的に減少する。
【０００８】
上述の例ではピッチは実際には半減するが、このピッチの減少は、従来よりピッチ“ダブリング”、もしくはより一般的にはピッチ“マルチプリケーション”と称されている。従って、従来、一定倍数のピッチの“マルチプリケーション”とは、実際にはその倍数だけピッチを減少することを含む。従ってピッチとは、規則的パターン内の同一要素間の距離と、一定直線距離におけるフィーチャの数という、二つの反対の意味で使用され得る。ピッチマルチプリケーション（もしくはピッチダブリング）は後者の意味をとり、すなわち、ピッチダブリングされると、フォトリソグラフィーによって一つのフィーチャと空間のみが画定された領域に、二つのフィーチャと空間が画定される。
【０００９】
2005年6月9日出願のWellsの米国特許出願No. 11/150,408（“Wells”）は、後続のスペーサーのためのマンドレルとしてスペーサーを用いてピッチマルチプリケーションされたフィーチャを形成するための方法を開示する。その中で開示された方法によると、スペーサーの第一のセットが基板の上のマンドレルの側壁に接して形成される。スペーサーの幅は、スペーサーの中心が所望の位置に置かれるように、側壁の位置に基づいて選択される。マンドレルは除去され、スペーサーは後続のスペーサー形成のためのマンドレルとして使用される。その後第二の材料がスペーサーの第一のセットの上に堆積され、スペーサーの第二のセットを形成するためにエッチバックされる。スペーサーの第二のセットの幅は、これらのスペーサーの中心もまた所望の位置に置かれるように選ばれる。スペーサーの第一のセットは除去され、スペーサーの第二のセットは基板をエッチングするためのマスクとして使用される。従って、4倍のピッチマルチプリケーションが実現され、ひいてはこの技術は8倍、16倍などのピッチマルチプリケーションに拡張できる。
【００１０】
別の例として、2005年6月2日出願のSantらの米国特許出願No. 11/144,543（“Sant”）
は、多段階のスペーサー形成を用いてピッチマルチプリケーションされたフィーチャを形成するための方法を開示する。その中で開示された方法によると、ひときわ小さな限界寸法を持つフィーチャを有するマスクパターンを形成するために、複数のピッチマルチプリケーションされたスペーサーが使用される。複数のマンドレルの周囲に形成されたスペーサーの各ペアの一つは除去され、二種の相互に選択的にエッチング可能な材料で形成された交代層が、残りのスペーサーの周囲に堆積される。その後一方の材料で形成された層がエッチングされ、他方の材料で形成された垂直にのびる層を残し、これがマスクパターンを形成する。別の方法として、交代層を堆積する代わりに、非晶質炭素が残りのスペーサーの周囲に堆積され、その後、非晶質炭素上にスペーサーのペアを形成し、スペーサーのペアの一つを除去し、非晶質炭素層を堆積する複数のサイクルが行われる。このサイクルは所望のパターンを形成するために繰り返すことができる。
【００１１】
ピッチマルチプリケーションのために複数のスペーサー形成ステップを用いる方法は、多大な処理コストにつながる。例えば、Wellsの米国特許出願No. 11/150,408のプロセスは、4倍のピッチマルチプリケーションを実現するためにスペーサーを二回形成する。加えて、密集したフィーチャの形成は高解像度の光学スキャナの使用を必要とし、処理コストを増加する可能性がある。例えば、約100 nmの解像度を持つ248ナノメートル（nm）の光学スキャナは出願時には約2000万ドルのコストがかかり、約65 nmの解像度を持つ193 nmのスキャナは約3000万ドルのコストがかかる。加えて、193 nmのスキャナで使用するために現在利用可能なフォトレジスト材料は、248 nmのスキャナで利用可能なものよりもロバスト性が低く、現在の技術水準のフォトレジストマスクに課せられるスペーサー形成の制限を増大する。
【００１２】
従って、処理ステップの回数、最終的には処理時間とコストを最小限にしながら、フォトリソグラフィー技術の最小ピッチを下回るフィーチャを形成することが有利となる。加えて、ピッチマルチプリケーションの程度に柔軟性を持たせることが有利となる。
【発明の概要】
【００１３】
本明細書に発明の概要に該当する記載無し。
【図面の簡単な説明】
【００１４】
本発明は、「発明を実施するための形態」と添付の図面からよりよく理解される。図面は本発明を図示するに過ぎず、限定するものではない。
【図１Ａ】先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。
【図１Ｂ】先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。
【図１Ｃ】先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。
【図１Ｄ】先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。
【図１Ｅ】先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。
【図１Ｆ】先行技術のピッチダブリング法に従う、導電性ラインを形成するための一連のマスキングパターンの概略的な断面側面図である。
【図２Ａ】本発明の実施形態に従う、4倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図２Ｂ】本発明の実施形態に従う、4倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図２Ｃ】本発明の実施形態に従う、4倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図２Ｄ】本発明の実施形態に従う、4倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図２Ｅ】本発明の実施形態に従う、4倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図２Ｆ】本発明の実施形態に従う、4倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図３】図３から１２は、本発明の実施形態に従う、4倍でピッチマルチプリケーションされたラインのパターンを形成するための図２Ａ−２Ｆの方法と同様の方法を概略的に図示する。図３は、本発明の実施形態に従う、上から下に、感光層、一時層、ハードマスク層、転写層、および基板を示す、部分的に形成された集積回路の概略的な断面側面図である。
【図４Ａ】本発明の実施形態に従う、感光層内にラインのパターンが形成された後の、図３の部分的に形成された集積回路の概略的な断面側面図である。
【図４Ｂ】本発明の実施形態に従う、感光層内にラインのパターンが形成された後の、図３の部分的に形成された集積回路の概略的な平面図である。
【図５】本発明の実施形態に従う、ラインのパターンが一時層に転写された後の、図４Ａと４Ｂの部分的に形成された集積回路の概略的な断面側面図である。
【図６Ａ】感光層が等方性エッチング（もしくはトリム）された後の、図５の部分的に形成された集積回路の概略的な断面側面図である。本発明の実施形態に従って、一時層と感光層を含むラインは、第一と第二のマンドレルを画定する。
【図６Ｂ】感光層が等方性エッチング（もしくはトリム）された後の、図５の部分的に形成された集積回路の概略的な平面図である。本発明の実施形態に従って、一時層と感光層を含むラインは、第一と第二のマンドレルを画定する。
【図７】本発明の実施形態に従う、スペーサー材料が基板の上にコンフォーマルにブランケット堆積された後の、図６Ａと６Ｂの部分的に形成された集積回路の概略的な断面側面図である。
【図８】本発明の実施形態に従う、マンドレルの側壁に接するスペーサーを形成するためにスペーサー材料がエッチングされた後の、図７の部分的に形成された集積回路の概略的な断面側面図である。
【図９】本発明の実施形態に従う、第二のマンドレルがエッチングで除去された後の、図８の部分的に形成された集積回路の概略的な断面側面図である。
【図１０】本発明の実施形態に従う、ハードマスク層の上にラインのパターンを残し、第一のマンドレルの露出部分がエッチングで除去された後の、図９の部分的に形成された集積回路の概略的な断面側面図である。
【図１１】本発明の実施形態に従う、ラインのパターンがハードマスク層と転写層に転写された後の、図１０の部分的に形成された集積回路の概略的な断面側面図である。
【図１２Ａ】本発明の実施形態に従う、ラインのパターンが基板に転写され、ハードマスクと転写層が除去された後の、図１１の部分的に形成された集積回路の概略的な断面側面図である。
【図１２Ｂ】本発明の実施形態に従う、ラインのパターンが基板に転写され、ハードマスクと転写層が除去された後の、図１１の部分的に形成された集積回路の概略的な平面図である。
【図１２Ｃ】本発明の実施形態に従う、ラインの終端もしくは“ループ”が除去された後の、図１２Ａと１２Ｂの部分的に形成された集積回路の概略的な平面図である。
【図１３Ａ】本発明の実施形態に従う、6倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図１３Ｂ】本発明の実施形態に従う、6倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図１３Ｃ】本発明の実施形態に従う、6倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図１３Ｄ】本発明の実施形態に従う、6倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図１３Ｅ】本発明の実施形態に従う、6倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図１３Ｆ】本発明の実施形態に従う、6倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図１３Ｇ】本発明の実施形態に従う、6倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図１３Ｈ】本発明の実施形態に従う、6倍でピッチマルチプリケーションされたフィーチャのパターンを形成するためのプロセスの概略的な断面側面図である。
【図１４】図１４−２２Ｂは、本発明の実施形態に従う、6倍でピッチマルチプリケーションされたラインのパターンを形成するための図１３Ａ−１３Ｈの方法と同様の方法を概略的に図示する。図１４は、本発明の実施形態に従う、下から上に、基板、転写層、第一のハードマスク層、第二のハードマスク層、第三のハードマスク層、および感光層を示す、部分的に形成された集積回路の概略的な断面側面図である。
【図１５Ａ】本発明の実施形態に従う、感光層内にラインのパターンが形成された後の、図１４の部分的に形成された集積回路の概略的な断面側面図である。
【図１５Ｂ】本発明の実施形態に従う、感光層内にラインのパターンが形成された後の、図１４の部分的に形成された集積回路の概略的な平面図である。
【図１６】本発明の実施形態に従う、ラインのパターンが第二と第三のハードマスク層に転写された後の、図１５Ａと１５Ｂの部分的に形成された集積回路の概略的な断面側面図である。
【図１７】等方性選択的エッチングによって積層マンドレルが特異的にトリムされた後の、図１６の部分的に形成された集積回路の概略的な断面側面図である。本発明の実施形態に従って、第二のハードマスク層、第三のハードマスク層、および感光層を含むラインは、第一、第二、および第三のマンドレルを画定する。
【図１８】本発明の実施形態に従う、スペーサー材料が基板の上にコンフォーマルにブランケット堆積された後の、図１７の部分的に形成された集積回路の概略的な断面側面図である。
【図１９】本発明の実施形態に従う、マンドレルの側壁に接するスペーサーを形成するためにスペーサー材料がエッチングされた後の、図１８の部分的に形成された集積回路の概略的な断面側面図である。
【図２０】本発明の実施形態に従う、ラインのパターンを第一のハードマスク層の上に残し、第一、第二、および第三のマンドレルの露出部分がエッチングで除去された後の、図１９の部分的に形成された集積回路の概略的な断面側面図である。
【図２１】本発明の実施形態に従う、ラインのパターンが第一のハードマスク層と転写層に転写された後の、図２０の部分的に形成された集積回路の概略的な断面側面図である。
【図２２Ａ】本発明の実施形態に従う、ラインのパターンが基板に転写され、ハードマスクと転写層が除去され、分離されたラインを残すためにラインの終端がエッチングで除去された後の、図２１の部分的に形成された集積回路の概略的な断面側面図である。
【図２２Ｂ】本発明の実施形態に従う、ラインのパターンが基板に転写され、ハードマスクと転写層が除去され、分離されたラインを残すためにラインの終端がエッチングで除去された後の、図２１の部分的に形成された集積回路の概略的な平面図である。
【図２３Ａ】本発明の実施形態に従う、図２−２２Ｂの方法に従って形成されたラインにコンタクトが設けられる方法を示す、部分的に形成された集積回路の概略的な平面図である。
【図２３Ｂ】本発明の実施形態に従う、図２−２２Ｂの方法に従って形成されたラインにコンタクトが設けられる方法を示す、部分的に形成された集積回路の概略的な平面図である。
【図２３Ｃ】本発明の実施形態に従う、図２−２２Ｂの方法に従って形成されたラインにコンタクトが設けられる方法を示す、部分的に形成された集積回路の概略的な平面図である。
【００１５】
当然のことながら図面とその中の特徴は縮尺通りではない。
【発明を実施するための形態】
【００１６】
本発明の実施形態に従って、単一のスペーサーステップを用いる、従って十分な柔軟性をもたらし、処理時間とコストを節約する、2nの倍数でピッチマルチプリケーションが実現される方法が提供される。加えて、実施形態に従う方法は、安価な光学スキャナ（例えば365 nmのスキャナ）を用いて実行することができるので、さらなる処理コストの節約をもたらす。
【００１７】
本発明の実施形態に従って、n（n≧2）層の積層マンドレルが基板の上に設けられる。基板はシリコンウェハ、別の半導性材料のウェハ、または、半導性材料の層を含む別のバルク基板、および、例えばハードマスク層などの一つ以上の介在層から構成され得る。n層のマンドレルの各々は、互いにほぼ平行な複数のマンドレルから構成され得る。一実施形態では、マンドレルは平行なラインを画定する。第n層のマンドレルは、第n-1層のマンドレルの上に配置され得、第n-1層のマンドレルに接して堆積され、第n-1層のマンドレルと中心を合わせるように置かれ、第n-1層のマンドレルと直接接触する。第n層の隣接マンドレル間の横方向距離もしくは間隔は、第n-1層の隣接マンドレル間の横方向距離もしくは空間よりも大きくなり得る。次に、スペーサーがマンドレルの周囲に同時に形成され、マンドレルの露出部分が除去され、スペーサーのパターンを残す。スペーサーパターンはその後処理のために使用される。例えば、下にある基板にスペーサーパターンを転写するために、その後エッチング化学物質が提供され得る。このステップは、基板の上にある一つ以上のハードマスク層にスペーサーパターンを転写し、その後スペーサーを除去することを必要とし得る。本発明の実施形態の方法に従うピッチは、2nの倍数でマルチプリケーションされ得る。例えば、二層のマンドレル（n=2）では、ピッチは4倍でマルチプリケーションされ、三層のマンドレル（n=3）では、ピッチは6倍、8倍などでマルチプリケーションされる。
【００１８】
一実施形態では、基板は上位層間誘電体（ILD）層を含み、マスクを通す処理はダマシントレンチを形成する。そのような場合、スペーサーパターンはループ末端を接続する細長いラインを含み、方法は、スペーサーパターンをILD内に転写する前にループ末端をブロックすることをさらに含む。別の実施形態では、基板は導体（例えばSi、ポリシリコン、Al、W、WSix、Ti、TiNなど）を含み、スペーサーパターンはループ末端を接続する細長いラインを含む。そのような場合、ループ末端は、スペーサーパターンを導体に転写する前もしくは後のいずれかに除去される。
【００１９】
実施形態の方法は、4倍、6倍などでピッチマルチプリケーションされたフィーチャのパターン（例えばライン）を形成するために使用され得る。そのようなフィーチャは、電気デバイスの規則的アレイを持つデバイス、特に、NANDフラッシュメモリを含むDRAM、ROM、もしくはフラッシュメモリなどの揮発性および不揮発性のメモリデバイス用のメモリセルアレイ、および論理アレイ用のラインのアレイなど、様々なデバイス内の構成要素として機能し得る。
【００２０】
当然のことながら、ある材料のエッチング速度が、同じエッチャントに晒される他の材料のエッチング速度よりも少なくとも約2倍速いとき、その材料は選択的に、もしくは優先的にエッチング可能であると見なされる。いくつかの実施形態では、エッチング速度は、同じエッチャントに晒される他の材料のエッチング速度よりも少なくとも約10倍速い、
少なくとも約20倍速い、もしくは少なくとも約40倍速い。本発明の実施形態の背景では、“選択的に”とは、所定のエッチャントに対する一つ以上の材料のエッチング速度を一つ以上の他の材料と比較して示すために使用される。例として、第一の層と第二の層を含む基板では、第一の層を含む材料に選択的なエッチング化学物質は、第二の層よりも実質的に速い速度で第一の層をエッチングする。
【００２１】
本発明の実施形態は二つの場合を背景として述べられる。第一の場合では、4倍でピッチマルチプリケーションされたフィーチャのパターンが基板内に形成される。第二の場合では、6倍でピッチマルチプリケーションされたフィーチャのパターンが基板内に形成される。当然のことながら本明細書に提供された方法は、6倍以上でピッチマルチプリケーションされたフィーチャを形成するために使用することができる。例として、実施形態に従う方法は、8倍、10倍などでピッチマルチプリケーションされたフィーチャを形成するために使用することができる。
【００２２】
ここで図面を参照するが、全体を通して同様の数字は同様の部分をあらわす。当然のことながら図面とその中の特徴は必ずしも縮尺通りではない。さらに、以下の説明は特定の材料を明記するが、当業者は、記載された転写ステップのために適切な選択的エッチング化学物質が利用可能ならば、他の材料の組み合わせが利用されてもよく、ハードマスクと一時層の数がより少なくても多くてもよく、その間に追加のエッチング停止層があってもなくてもよいことが容易にわかるだろう。
【００２３】
［4倍のピッチマルチプリケーション］
図２Ａを参照すると、一実施形態では、上から下に、第一のハードマスク層82、第二のハードマスク層83、第三のハードマスク層84、および基板85を含む複数の層の上に配置された感光層81内にフィーチャのパターンが形成される。基板は、パターニングもしくはドープされる最上位の半導体層もしくはウェハの一部分、パターニングされる導電層、または例えばダマシンフィーチャを形成するためにパターニングされる絶縁体を含み得る。図示された実施形態は第一、第二、および第三のハードマスク層82-84を含むが、当然のことながら必要に応じて他の層が設けられてもよい。第三のハードマスク層84は“エッチング停止層”もしくは“転写層”とも称され得る。加えて、第一、第二、および第三（上から下に）と番号付けされているが、これらの用語は容易に逆順で使用することができる。
【００２４】
当然のことながら、方法の実施形態は、導電性ラインを形成するために半導体ウェハの上の導電層（例えばSi、ポリシリコン、Al、W、WSix、Ti、TiNなど）をパターニングするため、または、ダマシンフィーチャを形成するために、半導体ウェハを、もしくは半導体ウェハの上の絶縁体（例えばSiO2）をパターニングするために使用され得る。
【００２５】
図２Ｂを参照すると、第一のハードマスク層82と第二のハードマスク層83を構成する材料に選択的なエッチング化学物質を用いて、フィーチャのパターンが第一のハードマスク層82と第二のハードマスク層83に転写される。つまり、エッチング化学物質は、露出した第三のハードマスク層84などの周囲の層に対してよりも速い速度で、第一のハードマスク層82と第二のハードマスク層83をエッチングする。パターン転写は同時に感光層81を除去することができ、もしくは別のステップで除去することができる。次に、図２Ｃに示されるように第一のハードマスク層82が等方性エッチングされる（もしくはトリムされる）。第一のハードマスク層82と第二のハードマスク層83を含むフィーチャは、それぞれ複数の第一のマンドレル86と複数の第二のマンドレル87を画定する。第一のマンドレルは第二のマンドレルと平行にのびる。示されていないが、他の配置では、第二のマンドレル87は、その間の間隔を増すために必要に応じてトリムすることもできるが、上にある第一のマンドレル86よりも幅広いままである。
【００２６】
図示された実施形態では、第一のマンドレル86と第二のマンドレル87はページの面の中に向けられた平行なラインである。第一のマンドレル86の各々は、対応する下にある第二のマンドレル87の第二の幅よりも小さい第一の幅を持ち得る。第一のマンドレル86は実質的に第二のマンドレル87に接して配置され得る。一実施形態では、第一のマンドレル86は第二のマンドレル87と中心を合わせる。
【００２７】
次に、図２Ｄを参照すると、スペーサー88が第一のマンドレル86と第二のマンドレル87の側壁に接して同時に形成される。当該技術分野で既知の通り、そのようなスペーサーは、コンフォーマル堆積とスペーサー層の水平部分の異方性（もしくは方向性）選択的除去によって形成され得る。
【００２８】
図２Ｅを参照すると、スペーサーパターン90を形成するために、第一のマンドレル86と第二のマンドレル87の露出部分89がエッチングされる。スペーサーパターン90はその後ハードマスクとして使用され得る。例えば、パターン90はその後図２Ｆに示されるように第三のハードマスク層84に転写され得、第三のハードマスク層84内にラインのパターン84aを形成する。その結果、4倍で（感光層内に形成されたフィーチャのパターンと比べて）ピッチマルチプリケーションされたフィーチャのパターンが基板の上に形成される。第三のハードマスク層84はラインのパターン84aを基板85に転写するためのマスクとして機能する。この最下位のハードマスクはオプションではあるが、基板85を処理するためのマスクとして図２Ｅの構造を直接使用することに起因するアスペクト比依存エッチング（ARDE）および／またはマイクロローディング効果の影響を最小限にするため、薄型の短いマスクフィーチャを作り出す上で、こうした最下位のハードマスクが有利であることが理解される。
【００２９】
図３−１２を参照すると、本発明の実施形態において、4倍でピッチマルチプリケーションされたフィーチャを形成するためのプロセスが図示される。プロセスは、初期感光層がマンドレル層のうちの一つとして利用される点を除き、図２Ａ−２Ｆのプロセスと同様である。図３は部分的に形成された集積回路100の断面側面図を示す。
【００３０】
引き続き図３を参照すると、様々なマスキング層120-150が基板110より上に設けられる。層120-150は下記の通り基板100のパターニング用のマスクを形成するために使用される。基板110の上にある層120-150の材料は、本明細書で述べられる様々なパターン形成ステップとパターン転写ステップのための化学物質と処理条件を考慮して選ばれ得る。最上位の選択的に画定可能な層150と基板110の間の層は基板110にパターンを転写するために機能し得るので、選択的に画定可能な（例えば感光性の）層150と基板110の間の層120-140の各々は、それらが他の露出材料に対して選択的にエッチングできるように選ばれ得る。基板110の上にある層120-150の目的は明瞭なパターンを基板110内に形成することなので、当然のことながら、適切な材料、選択的エッチング化学物質、および／または処理条件が使用される場合、層120-150のうちの一つ以上は置き換えることができる。加えて、当然のことながら、基板110に対して改良されたエッチング選択性を持つマスクを形成するために、基板110の上に追加のマスキング層を加えることができる。例えば、層150がハードマスク層である場合、追加の感光層（図示せず）が層150の上に設けられてもよい。本明細書で述べられる様々な層の材料例は、酸化シリコン（例えばSiO2）、酸化金属（例えばAl2O3）、窒化シリコン（Si3N4）、ポリシリコン（polySi）、非晶質シリコン（a-Si）、非晶質炭素（a-C）、および反射防止絶縁膜（DARC、シリコンリッチ酸窒化シリコン）を含み、その各々は他の材料のうちの少なくとも三つに対して確実に選択的にエッチングされ得る。
【００３１】
引き続き図３を参照すると、集積回路100は、下から上に、基板110、転写層120、ハードマスク層130、別のハードマスク（本明細書では“一時層”とも称する）140および感光
性（もしくはフォトレジスト）の層150を含む。基板110は、シリコンウェハ、別の半導性材料のウェハ、もしくは半導性材料の層を含む別のバルク基板であり得る。いくつかの実施形態では、基板110は追加の層とフィーチャ（図示せず）を含んでもよい。フォトレジスト層150は、当該技術分野で既知の任意のフォトレジスト材料を含む任意のフォトレジスト材料で形成され得る。フォトレジスト層150は、例えば157 nm、193 nm、248 nm、もしくは365 nmの波長の光学スキャナ、193 nmの波長の液浸系、極紫外線系（13.7 nmの系を含む）、もしくは電子ビームリソグラフィーシステムに適合し得る。適切なフォトレジスト材料の例は、フッ化アルゴン（ArF）感受性フォトレジスト、すなわちArF光源との使用に適したフォトレジスト、およびフッ化クリプトン（KrF）感受性フォトレジスト、すなわちKrF光源との使用に適したフォトレジストを含む。他の実施形態では、層150とそれに続くレジスト層は、例えばレジストをパターニングするためにモールドや機械力を用いて、ナノインプリントリソグラフィーによってパターニングできるレジストで形成され得る。一例として、フォトレジスト150は、例えばFUJIFILM OLIN Co., Ltd.のFEP-171もしくはTokyo Ohka Kogyo Co., Ltd.のEP-009などの化学増幅レジスト材料を含み得る。
【００３２】
本発明の実施形態に従って、処理コストの削減を可能にするために長波長を利用する光学スキャナが使用される。本発明の実施形態に従う方法は、解像限界の1/2、1/4、1/6などのフィーチャサイズを得るために、150 nmより大きい、もしくは200 nmより大きい解像限界を持つフォトリソグラフィーシステムの使用を可能にする。例えば、157 nm以下のスキャナを用いて得られるフィーチャ間隔（例えばラインもしくはトレンチ間隔）と同じフィーチャ間隔を実現するために、248 nmの光学スキャナを使用することができる。
【００３３】
引き続き図３を参照すると、層120-150の各々のための材料は、他の層と基板110のために選択された材料に基づいて選ばれ、それら全ては、選択的エッチング化学物質が下記のエッチングステップで利用可能であるように選ばれる。例として、層150がフォトレジスト層である場合、一時層140はシリコン（例えば非晶質シリコン）で形成され得、ハードマスク層130は窒化シリコン（Si3N4）で形成され得、転写層120は非晶質炭素もしくはポリシリコン／二酸化シリコン二重層で形成され得る。表１は層120-150の各々のための材料の適切な組み合わせを列挙する。当然のことながら、層120-150の各々のための他の材料が可能である。
【００３４】
【表１】
2010503206.tif 000003
【００３５】
層150がフォトレジスト層でない場合（組み合わせ２−５）、フォトレジスト層はハードマスク層120-150の最上位層の上に設けられ得る。例えば、層150がa-Cで形成される場合、感光層（必要であれば他の層に加えて）がa-C層の上に設けられ得る。材料と層の特定の組み合わせの例が表１に提供されるが、当然のことながら材料と層の他の組み合わせは本発明の実施形態の範囲内である。
【００３６】
転写層120、ハードマスク層130、および一時層140は、スピンオン堆積、化学気相堆積（CVD）、デジタルCVD、原子層堆積（ALD）、プラズマALD（PEALD）、および物理気相堆
積を限定されることなく含む、当該技術分野で既知の任意の堆積技術を用いて適用され得る。感光層150は典型的にはスピンコーティングで適用される。
【００３７】
所望の層120-150の積み重ねを形成した後、次にスペーサーのパターンがピッチマルチプリケーションによって形成される。下記の実施形態では、層120-150は表１の組み合わせ１に従って選択される。下記のエッチング化学物質はこの組み合わせに適しているが、当然のことながら他の組み合わせに適用されてもよい。
【００３８】
図４Ａと４Ｂを参照すると、感光性材料で形成されるフィーチャ150aによって区切られる空間もしくはトレンチ175を含むパターン170が感光層150内に形成される。図４Ｂは感光層150内にパターン170を形成した後の製造過程の（もしくは部分的に形成された）集積回路100の概略的な平面図である。図４Ａは図４Ｂの線４Ａ−４Ａに沿った断面図である。トレンチ175は例えば248 nmもしくは193 nmの光を用いるフォトリソグラフィーによって形成され得、感光層150はレチクルを通して放射に晒され、その後現像される。現像された後、残りのフォトレジスト材料はライン150aなどのマスクフィーチャを形成する。
【００３９】
フィーチャ150aは、示される通り平行な細長いラインを含み得、その平行長はその幅の少なくとも10倍であり、より典型的にはその幅の少なくとも100倍である。その長さの大部分は平行であるが、ラインは特にコンタクトを容易にするための屈曲や曲げを含み得ることが、図２５Ａ−２５Ｃ（下記）の説明から理解される。フィーチャは、例えば論理アレイもしくはメモリアレイ 内の導電性ラインとして使用するためなど、ラインの規則的アレイを形成するために最も有用である。
【００４０】
図５を参照すると、感光層150内のパターン170が一時層140に転写され、対応するライン140a を作る。図示された実施形態では、“a”はピッチを示す。この転写は、層140と150の材料に選択的な異方性（もしくは方向性）エッチングを用いて実現され得る。一実施形態では、パターン転写は層130と150に対して層140の材料に選択的なエッチング化学物質を用いることを含む。パターン転写は例えば臭化水素（HBr）プラズマを用いて実現され得る。図示された実施形態では、エッチング化学物質は層130を構成する材料を有意に除去せず、層130は図示された実施形態ではエッチング停止層として機能する。
【００４１】
図６Ａと６Ｂを参照すると、ライン150aは、ライン150bを形成するためにライン140aとハードマスク層130に対する等方性選択的エッチングによって“トリム”される。図６Ｂはライン150aのエッチング後の集積回路100の概略的な平面図である。図６Ａは図６Ｂの線６Ａ−６Ａに沿った断面図である。一実施形態では、等方性エッチングは層130とライン140aをエッチングしない。あるいは、下にあるライン140aは同じエッチングもしくは別のエッチングのいずれかによって少ない程度にトリムすることもできる。エッチング化学物質は、層130とライン140aおよび150aの材料に基づいて選択される。図示されたフォトレジストのライン150aは、例えばO2/Cl2、O2/HBrプラズマもしくはO2/SO2/N2プラズマを用いて等方性エッチングされ得る。
【００４２】
引き続き図６Ａと６Ｂを参照すると、ライン140aとライン150bは第一と第二のマンドレルをそれぞれ画定する。マンドレル140aと150bはスペーサーのためのプレースホルダーとなる（下記参照）。
【００４３】
次に図７と８を参照すると、スペーサーがマンドレル140aと150bの側壁に接して同時に形成される。
【００４４】
図７を参照すると、スペーサー材料の層180は、ハードマスク層130と、第一のマンドレル140aと第二のマンドレル150bの最上部と側壁を含む、露出表面の上にコンフォーマルに
ブランケット堆積される。層180は、スペーサエッチングもしくはマンドレル除去などのその後の処理ステップによって起こり得る寸法の変化を考慮すると、層180から形成されるスペーサーの所望の幅にほぼ等しい厚さを持ち得る。層180は例えば酸化物（SiO2、Al2O3、HfO2）もしくは酸窒化シリコンで形成され得る。スペーサー層180はハードマスク層130と第一のマンドレル140aと第二のマンドレル150b に対して選択的にエッチング可能であり得る。
【００４５】
次に図８を参照すると、部分的に形成された集積回路100の水平面からスペーサー材料を優先的に除去するために、スペーサー層180に異方性（もしくは方向性）エッチングが行われる。そのような方向性エッチングはスペーサーエッチングとしても知られ、例えばSiO2スペーサー材料の場合はCF4、CHF3および／またはCH2F2-含有プラズマを利用する反応性イオンエッチング（RIE）を用いて実行され得る。エッチング化学物質はスペーサー層180を構成する材料に選択的であり得る。
【００４６】
引き続き図８を参照すると、スペーサー185の幅は“B”で示され、第一のマンドレル140aの幅は“C”で示され、第二のマンドレル150bの幅は“D”で示される。一実施形態では、“B”は(C-D)/2以下であり得る。別の実施形態では、“B”は(C-D)/3以下であり得る。なおも別の実施形態では、“B”は(C-D)/4にほぼ等しくなり得る。いくつかの実施形態では、“B”はほぼ等しいライン／空間パターンを持つために選択される。一実施形態では、“B”は“D”にほぼ等しい。スペーサー幅“B”はスペーサー185を形成するために使用される処理条件（例えば堆積される厚さ、エッチング化学物質、暴露時間）によって決定される。
【００４７】
当然のことながら、図８に示されるフィーチャの位置と幅は、最終的に形成されるマスクフィーチャの位置と幅（図１０と１１を参照）、および基板110内の最終パターン（図１２Ａと１２Ｂを参照）を制御する。
【００４８】
次に図９と１０を参照すると、独立スペーサーを残すために第一のマンドレル140aと第二のマンドレル150bの露出部分（すなわちスペーサー185によって覆われていないマンドレル140aと150bの部分）が選択的に除去される。独立スペーサーはスペーサーのパターン190を画定する。図は、ページの中と外にのびるラインのパターン190の断面図を示す。一実施形態では、マンドレル除去は、第一のマンドレル140aと第二のマンドレル150bを選択的に除去する単一の異方性エッチング化学物質を用いて実行される。図示された実施形態では、マンドレル除去は第二のマンドレル150bの露出部分を除去するために第一のエッチング化学物質を用いて、その後第一のマンドレル140aの露出部分を除去するために第二のエッチング化学物質を用いて実行される。例として、第一のマンドレル140aが非晶質シリコンで形成され、第二のマンドレル150bがフォトレジスト材料で形成される場合、マンドレル150bは酸素含有プラズマを用いてエッチングされ得、マンドレル140aはHBrプラズマを用いてエッチングされ得る。酸化シリコンスペーサー185は、ハードマスク層130を構成する材料（例えばSi3N4）と同様に、両方のエッチングに抵抗性がある。
【００４９】
次に図１１を参照すると、スペーサーのパターン190が層120と130に転写され、その結果ライン120aと130aを形成する。パターン転写は、各層毎に選択的なマスクエッチング化学物質を用いて連続的に行われるか（すなわち層130へ転写した後に層120へ転写する）、もしくは同じエッチング化学物質を用いて同時に行うことができる。例として、層130がSi3N4で形成される場合、エッチング化学物質は例えばCHF3/O2/HeプラズマもしくはC4F8/CO/Arプラズマなどのフッ素含有プラズマを含み得る。別の例として、層130がAl2O3もしくはHfO2で形成される場合、BCl3含有プラズマが使用され得る。その後転写層120が、層120の材料に選択的であり得る方向性エッチングを用いてエッチングされ得る。例として、層120が非晶質炭素で形成される場合、例えばSO2/O2プラズマなどの硫黄および酸素含有プ
ラズマが使用され得る。
【００５０】
図１０から１１の順で図示される通り、スペーサー185と、第一のマンドレル140aの残存部分は、基板110をエッチングするマスクを通す処理の前に、マスクフィーチャのアスペクト比を削減するために除去され得る。例えば、スペーサー185が酸化シリコン（例えばSiO2）を含み、第一のマンドレル140aが非晶質シリコンを含む場合、スペーサー除去は湿式もしくは乾式のエッチングを用いて実行され得る。選択された除去用化学物質によって、スペーサー／マンドレル除去は、ハードマスク層130のエッチング後、かつ転写層120のエッチング前に実行され得る。マンドレルはハードマスク層130と転写層120に対して選択的に除去され得る。
【００５１】
次に図１２Ａと１２Ｂを参照すると、ライン120aと130aをマスクとして、基板110内に空間もしくはトレンチ192と交互になったライン191のパターン190を形成するために、パターン190が基板110に転写される。図１２Ｂはパターン転写後の集積回路100の概略的な平面図である。図１２Ａは図１２Ｂの線１２Ａ−１２Ａに沿った断面図である。図示された実施形態ではライン120aと130aは基板110へのパターン転写用のマスクとして機能するが、当然のことながらライン130aは除去されてもよく、ライン120aがマスクとして機能してもよい。パターン190は基板の材料に基づくエッチング化学物質を用いて基板に転写され得る。例として、基板がシリコンを含む場合、転写層120内に形成されるパターンを通して基板110を選択的にエッチングするために、例えばBCl3/Cl2もしくはフッ化炭素プラズマエッチングなどの異方性エッチングが使用され得る。基板がシリコンウェハの上にSiO2（ILD）を含む場合、ダマシンフィーチャを形成するためにフッ化炭素プラズマエッチング化学物質が使用され得る。基板が例えばAlなどの金属を含む場合、導電性ラインを形成するために塩素ベースのプラズマが使用され得る。ライン120aと130aはその後選択的に除去され得る。別の方法として、ライン120aと130aは基板110の最上面で停止する化学機械研磨（CMP）を用いて除去されてもよい。
【００５２】
引き続き図１２Ｂを参照すると、ライン191はアレイの末端でループ末端ライン195によって結合される。ループ末端ライン195は、マンドレルラインの終端においてスペーサー堆積によってできたものである。上位のマンドレルにおける収縮もしくはトリムプロセスの最中に、上位のマンドレルは（垂直方向だけでなく）x方向とy方向の両方に収縮し、図示された同心スペーサーループを作り出すことに留意されたい。勿論、メモリアレイ用のラインを画定する際には、ラインは示された寸法よりもその幅と比べてもっと長くなる。個別のラインが望まれる場合は、基板110内のスペーサーパターン（図１０もしくは１１）または得られるライン191のいずれかの終端ループ末端を除去するために、個別のマスクおよびエッチングステップ（図示せず）が実行される。例えば、ライン191を保護する（終端とライン195は覆われないままにする）ためにマスクが適用されてもよく、ライン195を除去するためにエッチング化学物質が使用される。図１２Ｃに図示されるライン191のパターン190をもたらすために、保護マスクはその後除去される。あるいは、ダマシンプロセスでは、保護マスクは下位層への転写（図１１もしくは１２Ａおよび１２Ｂ）前にスペーサーパターンの末端をブロックすることができる（図１０もしくは１１）。
【００５３】
その結果、単一のスペーサー形成ステップを用いて、4倍でピッチマルチプリケーションされたライン191（例えば導電性ライン）のパターン190が基板110内に形成される。集積回路100がピッチマルチプリケーション前に間隔“a”あたり1個のマンドレルを含む場合（図５参照）、ピッチマルチプリケーション後には間隔“a”は4個のラインを含む。
【００５４】
当然のことながら、ライン191のパターン190は、ランディングパッド、およびピッチマルチプリケーションされていないフィーチャ（例えばライン）などの様々な集積回路構成要素を周辺に持ち得る。その後の処理ステップでは、ライン191に相互接続が形成され得
る。
【００５５】
一実施形態では、ライン191は互いに約50から100ナノメートル（nm）の間隔を持ち得る。別の実施形態では、ライン191は互いに約20から50 nmの間隔を持ち得る。いくつかの実施形態では、ライン間の間隔は、ライン間の電気的短絡を避けるように選択され得る。
【００５６】
図３−１２に図示されたプロセスはラインを形成するために使用されているが、当然のことながらこのプロセスはダマシンフィーチャを形成するために使用することができる。そのような場合、基板110は絶縁体（例えばSiO2）であってもよく、4倍でピッチマルチプリケーションされる空間192は、導電材料で充填され得る、絶縁体内に形成されるトレンチの位置をあらわす。
【００５７】
［6倍のピッチマルチプリケーション］
6倍でピッチマルチプリケーションされたフィーチャ（例えばライン、空間）のパターンを形成するための方法の実施形態について述べる。
【００５８】
図１３Ａを参照すると、一実施形態では、上から下に、第一のハードマスク層202、第二のハードマスク層203、第三のハードマスク層204、第四のハードマスク層205、および基板206を含む複数のマスキング層の上に配置された感光層201内に、フィーチャ210のパターンが形成される。前述の実施形態と同様に、基板はパターニングもしくはドープされる最上位の半導体層もしくはウェハの一部分、パターニングされる導電層、または例えばダマシンフィーチャを形成するためにパターニングされる絶縁体を含み得る。図示された実施形態では、フィーチャはページの面に対して垂直な方向のラインである。図示された実施形態は、第一、第二、第三、および第四のハードマスク層202-205を含むが、当然のことながら、追加の介在エッチング停止層など、他のハードマスクおよび一時層が設けられてもよい。
【００５９】
当然のことながら、本発明の実施形態の方法は、導電性ラインを形成するために半導体ウェハの上の導電層（例えばSi、ポリシリコン、Al、W、WSix、Ti、TiNなど）をパターニングするため、ダマシンフィーチャを形成するために、半導体ウェハを、もしくは半導体ウェハの上の絶縁体（例えばSiO2）をパターニングするために使用され得る。
【００６０】
図１３Ｂを参照すると、単一のエッチングもしくは一連の選択的エッチングを用いて、フィーチャ210のパターンが第一、第二、および第三のハードマスク層202-204に転写される。次に図１３Ｃを参照すると、第一のハードマスク層202が等方的にトリムされる。エッチング化学物質は第一のハードマスク層202を構成する材料を選択的にトリムする。等方性エッチングは第一のハードマスク202内にフィーチャ211の交互パターンを形成する。次に、図１３Ｄに図示されるように、第一のハードマスク層202をマスクとして、フィーチャ211の交互パターンは、第二 のハードマスク層203を構成する材料に選択的な異方性（もしくは方向性）エッチング化学物質を用いて第二のハードマスク層203に転写される。次に図１３Ｅを参照すると、第一のハードマスク層202は選択的に等方性エッチングされる（第二のハードマスク203と第三のハードマスク204に対して）。
【００６１】
図１３Ｂ−１３Ｅは特定のエッチング順序について記載されるが、当業者は図１３Ｅの構造を実現できる他のエッチング順序を理解するだろう。
【００６２】
ピッチマルチプリケーションプロセスのこの段階におけるラインは、第一、第二、および第三のハードマスク層202-204内にそれぞれ第一、第二、および第三のマンドレル212-214を画定する。一実施形態では、第二のマンドレルと第三のマンドレルは、少なくともその長さの大部分において第一のマンドレルと平行にのびる。次に、スペーサー材料がマンドレル212-214の上にコンフォーマルに堆積され、図１３Ｆに示すようにマンドレル212-214の周囲にスペーサー215を形成するために異方性エッチングされる。次に、マンドレル212-214をマスクとして、図１３Ｇに示されるように、感光層201（図１３Ａ参照）内に形成されたラインに対して6倍でピッチマルチプリケーションされたラインのパターン216を形成するために、マンドレル212-214の露出部分217が異方性エッチングされる。言い換えれば、フォトリソグラフィーが一つのラインと一つの空間を画定していた空間（図１３Ａ）に、今や6個のラインと6個の空間が画定される（図１３Ｇ）。
【００６３】
次に図１３Ｈを参照すると、第四のハードマスク層205を構成する材料に選択的なエッチング化学物質を用いて、第四のハードマスク層205にラインのパターン216が転写される。第四のハードマスク層（もしくは転写層）205は、基板206へのその後のパターン転写（図示せず）もしくはマスクを通しての基板の他の処理（例えば酸化、窒化、電気ドーピング、自己整合ケイ素化など）のためのマスクとして機能する。
【００６４】
図１４−２１は本発明の別の実施形態に従う6倍でピッチマルチプリケーションされたフィーチャを形成するためのプロセスを図示し、フォトレジストは最上位マンドレルを兼ねる。
【００６５】
図１４を参照すると、部分的に形成された集積回路300は、下から上に、基板310、転写層320、第一のハードマスク層330、第二のハードマスク層340、第三のハードマスク層350、および感光性材料の層360を含む。転写層320は基板310へのパターン転写のための最終マスクとして機能する。その後の処理ステップでは、マンドレルが層340-360内に形成され、層360内のマンドレルは感光性材料で形成される。しかしながら、図１３Ａ−１３Ｈと同様に、層360はハードマスク層であってもよく、集積回路300は層360の上にある感光層をさらに含む。
【００６６】
引き続き図１４を参照すると、基板310はパターニングもしくはドープされる最上位の半導体層もしくはウェハの一部分、パターニングされる導電層、または例えばダマシンフィーチャを形成するためにパターニングされる絶縁体を含み得る。フォトレジスト層360は、当該技術分野で既知の任意のフォトレジスト材料を含む任意のフォトレジスト材料で形成されてもよく、157 nm、193 nm、248 nm、もしくは365 nmの波長の光学スキャナ、193 nmの波長の液浸系、極紫外線系（13.7 nmの系を含む）、もしくは電子ビームリソグラフィーシステムに適合し得る。
【００６７】
基板310の上にある層320-360用の材料は、本明細書で述べられる様々なパターン形成ステップおよびパターン転写ステップのための化学物質と処理条件を考慮して選ばれ得る。層320-360の各々は、下記で述べられるステップの他の露出材料に対して選択的にエッチングできるように選ばれ得る。基板310の上にある層320-360の目的は明瞭なパターンを基板310に形成することなので、当然のことながら、適切な材料、化学物質、および／または処理条件が使用される場合、層320-360のうちの一つ以上は置き換えることができる。加えて、当然のことながら、基板310に対して改良されたエッチング選択性を持つマスクを形成するために、追加の介在エッチング停止層など、基板310の上に追加のマスキング層を加えることができる。例として、層360が感光性材料で形成される場合、層350はBARC、スピンオン有機膜もしくは非晶質炭素で形成され得、層340は非晶質シリコンで形成され得、層330はSi3N4で形成され得、層320は非晶質炭素で形成され得る。当業者は、層320-360の各々の材料の他の組み合わせと置換が可能であることを理解するだろう。
【００６８】
図１５Ａと１５Ｂを参照すると、感光性材料で形成されたフィーチャ360aによって区切られる、空間もしくはトレンチ375を含むパターン370が感光層360内に形成される。図１５Ｂは感光層360内のパターン370の形成後の製造過程の集積回路300の概略的な平面図である。図１５Ａは図１５Ｂの線１５Ａ−１５Ａに沿った断面図である。トレンチ375は例えば248 nmもしくは193 nmの光を用いるフォトリソグラフィーによって形成され得、感光層360はレチクルを通して放射に晒され、その後現像される。層360は使用される特定の化学物質（下記参照）について層350よりも高いエッチング速度を持つ材料で形成され得る。一般に、かなり微細なフィーチャサイズを実現しながら、低解像度リソグラフィーシステム（例えば248 nm）を図示されたプロセスで使用することができる。一実施形態では、層360は248 nmのレジストで形成される。図示された実施形態では、ピッチは“E”で示される。
【００６９】
フィーチャ360aは、示される通り平行な細長いラインを含み得、その平行長はその幅の少なくとも10倍であり、より典型的にはその幅の少なくとも100倍である。その長さの大部分は平行であるが、ラインは特にコンタクトを容易にするための屈曲や曲げを含み得ることが、図２３Ａ−２３Ｃの説明（下記）から理解される。フィーチャは、例えばメモリデバイスでの使用のために、ラインの規則的アレイを形成するために最も有用である。
【００７０】
図１６を参照すると、感光層360内のライン360aのパターン370が第二のハードマスク層340と第三のハードマスク層350に転写され、ライン340aと350aを作る。この転写は、層340と350の材料に選択的な異方性（もしくは方向性）エッチングを用いて実現され得る。一実施形態では、パターン転写は、層350の材料に選択的な第一のエッチング化学物質を用いた後、層340の材料に選択的なエッチング化学物質を用いることを含む。別の実施形態では、層340と350をエッチングするために単一のエッチング化学物質が使用されてもよい。例として、パターン転写は、層350をエッチングするためにSO2/O2/Ar/N2プラズマを用いた後、層340をエッチングするためにHBrプラズマを用いて実現され得る。図示された実施形態では、エッチング化学物質は層330を構成する材料を有意に除去せず、層330は図示された実施形態ではエッチング停止層として機能する。別の方法として、パターン転写は層340と350を通るスパッタエッチング（例えばArスパッタエッチング）を用いて実現されてもよく、この場合スパッタリングは層330をエッチングしないように時限式である。
【００７１】
図１７を参照すると、ライン360cとライン350bを形成するために、ライン340aと層330に対してライン360aと350aが等方性選択的エッチングによってトリムされる。層360aと350a（図１６参照）の材料の正しい組み合わせと適切なトリム化学物質を選ぶことによって、図１６から図１７への移行を、図示の通り一回のトリムステップで実現することができる。層350aと350bが有機物である場合、O2/Cl2、O2/HBrもしくはO2/SO2/N2プラズマを使用することができる。あるいは、図１７の構造を実現するために、複数のトリムステップにおいて、異なる層の異なるマンドレル材料を異なる程度に等方的かつ選択的にトリムすることができる。
【００７２】
次に図１８と１９を参照すると、マンドレル340aと350bと360cの側壁に接してスペーサーが同時に形成される。
【００７３】
図１８を参照すると、スペーサー材料の層380は、層330と、マンドレル340a、350b、および360cの最上部と側壁を含む、集積回路300の露出表面の上にコンフォーマルにブランケット堆積される。層380は、スペーサーエッチングもしくはマンドレル除去などのその後の処理ステップによって起こり得る寸法の変化を考慮すると、形成されるスペーサー385（図１９）の所望の幅にほぼ等しい厚さを持ち得る。層380は、上記の材料の組み合わせでは、例えば酸化物（例えばSiO2、Al2O3、HfO2）もしくは酸窒化シリコンで形成され得る。より一般的には、スペーサー層380はハードマスク層330とマンドレル340a、350b、および360cに対して選択的にエッチング可能であり得る。
【００７４】
図１９を参照すると、部分的に形成された集積回路300の水平面からスペーサー材料を
除去するために、スペーサー層380に異方性（もしくは方向性）エッチングが行われる。エッチング化学物質はスペーサー層380の材料に対して選択的であり得る。そのような方向性エッチングはスペーサーエッチングとしても知られ、選択された材料の組み合わせでは、例えばCF4、CHF3、および／またはNF3含有プラズマを利用するRIEを用いて実行され得る。
【００７５】
引き続き図１９を参照すると、スペーサー385の幅は“F”で示され、第一のマンドレル340aの幅は“G”で示され、第二のマンドレル350bの幅は“H”で示され、第三のマンドレル360cの幅は“I”で示される。スペーサー幅“F”は基板310内に形成されるフィーチャ間の間隔を決定する。一実施形態では、“F”は(H-I)/2以下であり得る。別の実施形態では、“F”は(H-I)/3以下であり得る。なおも別の実施形態では、“F”は(H-I)/4にほぼ等しくなり得る。“F”は等しいライン／空間の幅を得られるように選択され得る。一実施形態では、“G”と“H”の差（すなわちG-H）は“H”と“I”の差（すなわちH-I）にほぼ等しい。“I”は“F”にほぼ等しくなり得る。スペーサー幅“F”はスペーサー385を形成するために使用される処理条件（例えば堆積される厚さ、エッチング化学物質、エッチング時間）によって決定される。
【００７６】
当然のことながら、図１９に示されるフィーチャの位置と幅は、最終的に形成されるマスクフィーチャの位置と幅（図２０と２１を参照）、および基板310内の最終パターン（図２２Ａと２２Ｂ参照）を制御する。
【００７７】
次に図１９−２１を参照すると、独立スペーサー385を残すためにマンドレル340a、350b、360cの露出部分（すなわちスペーサー385によって覆われていないマンドレル340a、350b、360cの部分）が選択的に除去される。独立スペーサー385は基板310内に形成される細長いラインのパターンを画定し得るスペーサーのパターン390を画定する。図示された実施形態は紙面に入る方向と出る方向とにのびるラインのパターン390の断面図である。マンドレルは、例えば層340-360のうちの少なくとも一つに選択的なエッチング化学物質、もしくは複数の選択的なエッチング化学物質を用いてエッチングされ得る。例として、パターン転写はマンドレル350bと360cをエッチングするためにSO2/O2/Ar/N2 RIEを用いて、その後マンドレル340aをエッチングするためにHBr RIEプラズマを用いて実現され得る。
【００７８】
次に図２１を参照すると、スペーサーのパターン390が層320と330に転写され、その結果ライン320aと330aを形成する。パターン転写は、各層に選択的なエッチング化学物質を用いて連続的に（すなわち層330の後に層320）行うか、または同じエッチング化学物質もしくは物理的スパッタエッチングを用いて同時に行うことができる。例として、層330がSi3N4で形成される場合、例えばCHF3/O2/HeもしくはC4F8/CO/Arプラズマなどのフッ素含有プラズマを使用することができる。別の例として、層330がAl2O3もしくはHfO2で形成される場合、BCl3含有プラズマが使用されてもよい。転写層320は、その後層320を構成する材料に選択的であり得る方向性エッチングを用いてエッチングされ得る。例として、層320がBARCもしくは非晶質炭素で形成される場合、例えばSO2/Oプラズマなどの硫黄含有プラズマを使用することができる。
【００７９】
図２０から２１の順で図示されるように、スペーサー385と、第一のマンドレル340aと第二のマンドレル350bの残存部分は、マスクを通す処理（例えば基板のエッチング）の前に、マスクフィーチャのアスペクト比を削減するために除去され得る。例えば、スペーサー385が酸化シリコン（例えばSiO2）を含み、第一のマンドレル340aが非晶質シリコンを含み、第二のマンドレル350bが非晶質炭素を含む場合、スペーサー除去は、例えば湿式緩衝酸化物エッチングもしくはフッ素ベースプラズマを用いる乾式エッチングなどの、湿式もしくは乾式のエッチングを用いて実行できる。別の方法として、スペーサー385とマンドレル340aと350bはスピンオン充填材および化学機械研磨（CMP）を用いて除去され得る。ハードマスク層330は転写層320内のパターン390を保護するためのエッチング停止障壁として機能し得る。選択される除去化学物質によって、スペーサー／マンドレル除去は、ハードマスク層330のエッチング後、かつ転写層320のエッチング前に実行され得る。マンドレルはハードマスク層330と転写層320に対して選択的に除去することができる。
【００８０】
次に図２２Ａと２２Ｂを参照すると、ライン320aと330aをマスクとして、基板310内に空間もしくはトレンチ392と交互になったライン391のパターン390を形成するために、パターン390が基板310に転写される。図２２Ｂは、パターン転写と、ライン391の終端を除去するための個別のマスクおよびエッチングステップ（下記参照）の後の集積回路300の概略的な平面図である。図２２Ａは図２２Ｂの線２２Ａ−２２Ａに沿った断面図である。図示された実施形態ではライン320aと330aは基板310へのパターン転写のためのマスクとして機能するが、当然のことながらライン330aは除去されてもよく、ライン320aがマスクとして機能してもよい。
【００８１】
引き続き図２２Ａと２２Ｂを参照すると、パターン転写は、転写層320内に形成されるパターンを通して基板310を選択的にエッチングするために、エッチングされる基板が半導体ウェハもしくは導体である場合は例えばBCl3/Cl2プラズマエッチングなどの異方性エッチングを用いて達成され得る。ライン320aと330aはその後選択的に除去され得る。別の方法として、ライン320aと330aは化学機械研磨（CMP）を用いて除去されてもよい。
【００８２】
その後、ライン391の終端を除去するためにマスクおよびエッチングステップが行われる。つまり、ライン391を保護する（終端は覆われないままにする）ためにマスクが適用され、終端を除去するためにエッチング化学物質が使用される。図２２Ｂに図示されるライン391のパターン390をもたらすために、保護マスクはその後除去される。あるいは、ダマシンプロセスでは、保護マスクは下位層への転写の前にスペーサーループの末端をブロックすることができる（図１２Ｂと付随する考察を参照）。
【００８３】
従って、ラインのパターンは感光層360内に形成されたパターン（図１５Ａ参照）に対して6倍でピッチマルチプリケーションされる。集積回路300がピッチマルチプリケーション前に間隔“E”あたり1個のマンドレルと1個の空間もしくはトレンチを含む場合（図１５Ａ参照）、ピッチマルチプリケーション後には間隔“E”は6個のライン391と6個の空間もしくはトレンチ392を含む。
【００８４】
一実施形態では、ライン390は互いに約50から100ナノメートル（nm）の間隔を持ち得る。別の実施形態では、ライン390は互いに約20から50 nmの間隔を持ち得る。いくつかの実施形態では、ライン間の間隔は、ライン間の電気的短絡を避けるように選択され得る。
【００８５】
図２３Ａ−２３Ｃを参照すると、本方法の実施形態を用いて形成されるラインへのコンタクトを形成するための一連のステップが図示される。図示された順番は4倍でピッチマルチプリケーションされたライン用のコンタクト形成の例であるが、当業者は、本明細書で教示される原理が、6倍、8倍などでピッチマルチプリケーションされたラインへのコンタクトを形成するためにも使用され得ることを理解するだろう。
【００８６】
図２３Ａはマンドレル410と415を形成した後の部分的に形成された集積回路400の概略的な平面図である。マンドレルは細長いピッチマルチプリケーションされたラインを画定する。ピッチマルチプリケーションされたラインは、ピッチマルチプリケーションされていないフィーチャ（例えば導電性のライン、コンタクトもしくはパッド）に隣接する。集積回路400は図６Ａと６Ｂに示されたものに類似し得る。マンドレル415は、空間420によって区切られるマンドレル410の上にある。マンドレルはハードマスク層422（空間420を通して見える）、転写層（図示せず）、および基板425（図２３Ｃを参照）の上にある。基板は半導体ウェハ425（図２３Ｃを参照）の上にある導電層325（例えばSi、ポリシリコン、Al、W、WSix、Ti、TiNなど）を含む。集積回路400はマンドレル410と415の終端でループもしくは屈曲430を含む。
【００８７】
最初に（例えばフォトリソグラフィーによって）パターニングされた垂直積層マンドレル410、415は同じ幅を持っていたことが上記の説明から理解される。しかしながら特異的収縮もしくはトリミング後には、上位マンドレル415は下位マンドレル410よりも狭くなる。従って、トリムプロセスが狭い部分416から上位マンドレルを完全に除去して、狭い部分416において下位マンドレル410の部分の上に上位マンドレルがなくなるような初期パターンが選ばれた。さらに、残りの下位マンドレル410は、この狭い部分416内の下位マンドレル410のラインの間に比較的幅広い空間の窓を含む。そのような二つの隣接する窓は、図２３Ａの図内の狭い部分416の各々に示される。次の図からわかるように、部分416における狭い橋と幅広い窓のフィーチャは共に、コンタクトなどのピッチマルチプリケーションされていないフィーチャへのピッチマルチプリケーションされたフィーチャの電気的接続を容易にする。
【００８８】
さらに、パターンの他の部分417はラインよりも幅広くなる。トリミング後、上位マンドレル415はアレイ部分においてよりも幅広いままである。次の図からわかるように、そのような幅広い部分417に形成されるスペーサーはさらに離れて間隔をあけ、これもまた、コンタクトなどのピッチマルチプリケーションされていないフィーチャを用いるピッチマルチプリケーションされたラインの個別の電気的接続を容易にする。従って、幅広い部分417、狭い部分416、およびアレイ内にラインを画定する中間部分において三つの異なる幅で示されるように、初期パターンは、側壁スペーサーによって画定されるフィーチャ間の電気的接続を容易にするため、パターンに沿って変化するラインの幅を含む。
【００８９】
図２３Ｂを参照すると、スペーサーパターンを形成するために、マンドレル410と415の上にスペーサー材料をコンフォーマルにブランケット堆積した後、方向性スペーサーエッチング（好ましくはブランケットコンフォーマルスペーサー層の水平部分のエッチング）によって、スペーサー431が形成される。スペーサー431は図２３Ｂ内のマンドレル410、415の縁の黒い太線であらわされる。トリムエッチングとスペーサーエッチングはハードマスク層422をエッチングしないように実行され得る。点線の矢印423は、導電性ライン426（図２３Ｃ参照）がカットされる（従来のエッチングの場合）かもしくはブロックされる（ダマシン製造の場合）位置を指定する。マスクフィーチャ440（図２３Ｃの導電性ライン426が画定された後に個別コンタクトマスクによって画定され得る）は、基板425の上にある導電層へのパターン転写後に形成されるボンドパッド460（下記参照）の位置となる。図示された矢印の形423は、従来のフォトリソグラフィーがブロックマスクもしくはカットマスクを正確に位置づけることができるように、上記の幅広い空間の窓を横断する。
【００９０】
次に図２３Ｃを参照すると、スペーサーパターンが基板425の上にある導電層に転写され、分離された導電性ライン426を形成するために、図２３Ｂに示される矢印の下にあるラインの部分が除去される。図２３Ｃの集積回路はライン426への電気的コンタクトを築くためのボンドパッド460をさらに含む。
【００９１】
図２３Ａ−２３Ｃに図示された順序は、従来、導電性ラインをエッチングするために使用されているが、当然のことながら、この順序は絶縁性（例えばSiO2）もしくは半導性（例えばシリコン）の基板内にダマシンフィーチャもしくはライン用のトレンチをエッチングするために使用されてもよい。
【００９２】
ピッチマルチプリケーションされたフィーチャがいくつかの実施形態で図示されているが、当然のことながら、ピッチマルチプリケーションされたフィーチャと並んで（alongs
ide）、ピッチマルチプリケーションされていないフィーチャ（例えばランディングパッド）が形成されてもよい。場合によっては、ピッチマルチプリケーションされていないフィーチャはピッチマルチプリケーションされたフィーチャに重なってもよい。
【００９３】
従って、一実施形態では、集積回路を製造するための方法が提供される。方法は、基板の上に第一の幅を持つ第一のマンドレルを設けることと、第一のマンドレルのほぼ上に、第一の幅よりも小さい第二の幅を持つ第二のマンドレルを設けることを含む。第一と第二のマンドレルの側壁に接してスペーサーが同時に形成される。マンドレルの少なくとも一部分は、スペーサーによって画定されるスペーサーパターンを形成するために、スペーサーに対して選択的に除去され、スペーサーパターンは基板に転写される。
【００９４】
別の実施形態では、一次元に沿って2nの倍数でピッチマルチプリケーションされたラインのパターンを形成するために、段になったマンドレルを用いるための方法が提供される。方法は基板の上にn（n≧2）層の積層マンドレルを設けることを含み、n層の各々は互いにほぼ平行な複数の細長いマンドレルを含み、第n層の隣接マンドレル間の距離は第n-1層の隣接マンドレル間の距離よりも大きい。マンドレルの側壁に接してスペーサーが同時に形成される。
【００９５】
なおも別の実施形態では、部分的に形成された集積回路（“IC”）が提供される。部分的に形成されたICは、基板の上に第一の幅（A）を持つ第一のマンドレルと、第一のマンドレルの上に第二の幅（B）を持つ第二のマンドレルを含み、A＞Bである。部分的に形成されたICはマンドレルの側壁に接するスペーサーをさらに含み、スペーサーはスペーサー幅（C）を持ち、C≦(A-B)/2である。
【００９６】
別の実施形態では、マスキングプロセスは二つ以上の積層膜の上にパターンを画定することを含む。パターンは二つ以上の積層膜に転写される。二つ以上の積層マンドレルを作り出すために、二つ以上の積層膜の下位膜に対して少なくとも上位膜における要素の寸法が縮小される。側壁スペーサーが積層マンドレルの側壁に接して形成される。
【００９７】
本発明の範囲から逸脱することなく、様々な他の省略、追加、および変更が上記の方法と構造になされてもよいことが、当業者にはわかるだろう。例えば、また限定されることなく、ラインのアレイ（メモリアレイなど）を背景として説明されているが、本明細書で教示したピッチマルチプリケーション技術は、様々な状況で適用される。例えば、本明細書で教示した技術は、光学要素（例えば回折格子）、MEMS構造、エッジエミッタなどに適用できる。これらの用途のいくつかでは、ピッチマルチプリケーションされたフィーチャの電気的接続は必要なく、その適用をさらに平易にする。本明細書で教示した方法は、感光可能なサイズ以下にフィーチャサイズを拡張するために有用であるが、光学的分解能が制限的でない場合であっても、安価なフォトリソグラフィーシステムを利用するために応用できる。さらに、本明細書に記載の技術は、より多数のマンドレル層に拡張でき、複数のスペーサー堆積ステップを利用する技術と組み合わせることができ、このプロセスはより複雑なパターンを実現するために複数回繰り返すことができる。そのような全ての変更と変形は、添付の請求項によって規定される本発明の範囲内に含まれることを意図する。
【図１Ａ】
2010503206.tif 000004
【図１Ｂ】
2010503206.tif 000005
【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
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【図２Ｂ】
2010503206.tif 000011
【図２Ｃ】
2010503206.tif 000012
【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
2010503206.tif 000019
【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
2010503206.tif 000024
【図１０】
2010503206.tif 000025
【図１１】
2010503206.tif 000026
【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
2010503206.tif 000033
【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１３Ｈ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【手続補正書】
【提出日】平成21年4月28日(2009.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３１
【補正方法】変更
【補正の内容】
【請求項３１】
基板の上にあるマスクを含み、前記マスクは、
前記基板の上に第一の幅（A）を持つ第一のマンドレルと、前記第一のマンドレルの上に第二の幅（B）を持つ第二のマンドレルを含み、A＞Bであり、
スペーサー幅（C）を持ち前記マンドレルの側壁に接するスペーサーを含み、C≦(A-B)/2であることを特徴とする、
部分的に形成された集積回路（IC）。
【国際調査報告】
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