(57)【要約】  電荷結合素子（ＣＣＤ）イメージセンサであって、（ａ）行列配置された複数個のＣＣＤを有する二次元画素アレイと、（ｉ）そのアレイ内の各ＣＣＤを一種類又は複数種類の共通タイミング信号でクロッキングできるよう各ＣＣＤに複数個ずつ設けられたゲートと、（ｉｉ）上記アレイに電気的に接続されており、第１共通タイミング信号でクロッキングされるゲートが並ぶ第１行、並びに第２又は第３共通タイミング信号でクロッキングされるゲートが並ぶ第２行を有する転送用領域であって、その第２行内に、第２共通タイミング信号でクロッキングされ電気的に連動するゲートの対たる第１連動対、並びに第３共通タイミング信号でクロッキングされ電気的に連動するゲートの対たる第２連動対が、それぞれ複数個ある転送用領域と、（ｂ）第２行内ゲート下から信号電荷を受け取れるよう第２行付近に形成された水平シフトレジスタと、を備える。
2010520662.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）行列配置された複数個の電荷結合素子を有する二次元画素アレイと、
（ｉ）そのアレイ内の各電荷結合素子を一種類又は複数種類の共通タイミング信号でクロッキングできるよう各電荷結合素子に複数個ずつ設けられたゲートと、
（ｉｉ）上記アレイに電気的に接続されており、第１共通タイミング信号でクロッキングされるゲートが並ぶ第１行、並びに第２又は第３共通タイミング信号でクロッキングされるゲートが並ぶ第２行を有する転送用領域であって、その第２行内に、第２共通タイミング信号でクロッキングされ電気的に連動するゲートの対たる第１連動対、並びに第３共通タイミング信号でクロッキングされ電気的に連動するゲートの対たる第２連動対が、それぞれ複数個ある転送用領域と、
（ｂ）第２行内ゲート下から信号電荷を受け取れるよう第２行付近に形成された水平シフトレジスタと、
を備える電荷結合素子イメージセンサ。
【請求項２】
請求項１記載の電荷結合素子イメージセンサであって、その水平シフトレジスタが、容量超過分の信号電荷を排出するためのラテラルオーバフロードレインを有する電荷結合素子イメージセンサ。
【請求項３】
請求項１記載の電荷結合素子イメージセンサであって、その水平シフトレジスタが双方向にシフト可能なシフトレジスタである電荷結合素子イメージセンサ。
【請求項４】
電荷結合素子上の電荷を転送する方法であって、
（ａ）電荷結合素子アレイから転送用領域第１行内ゲート下へと電荷を転送するステップと、
（ｂ）転送用領域第１行内ゲート下から水平シフトレジスタへと一部画素対の電荷をシリアル転送するステップと、
（ｃ）転送用領域第１行内ゲート下に残っている電荷と水平シフトレジスタ内の同色電荷とでその水平位置が揃うよう水平シフトレジスタ内の電荷を第１方向に順次シフトさせるステップと、
（ｄ）同色画素間で電荷が結合されるよう転送用領域第１行内ゲート下に残っている電荷を水平シフトレジスタへと転送するステップと、
（ｅ）電荷結合素子アレイから転送用領域第１行内ゲート下へと次の１行分の電荷を転送するステップと、
（ｆ）その電荷についてステップ（ｂ）〜（ｅ）を繰り返すステップと、
を有する方法。
【請求項５】
請求項４記載の方法であって、水平シフトレジスタ上の電荷を第１方向とは逆の第２方向にシフトするステップと、電荷結合素子アレイから転送されてくる更に２行分の電荷についてステップ（ｂ）〜（ｅ）を繰り返すステップと、を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はカラーＣＣＤ（電荷結合素子）イメージセンサ、特に可変解像度低雑音イメージセンサに関する。
【背景技術】
【０００２】
イメージセンサには三種類の属性が重視される。解像度、感度及び（多くの場合）フレームレートである。イメージセンサは、解像度が高い（画素数が多い）方が一般により精細な画像を得ることができ、感度が高い方がＳＮＲ（信号対雑音比）が良好になるため微かな光景を好適に解像することができ、フレームレートが高い方が短時間で多くの画像を撮影できるため被写体の移動をうまく捉えることができる。
【０００３】
一般に、その光学的方式が同じなら、画素サイズが小さいイメージセンサの方が解像度が高く、画素サイズが大きい方が感度が高い。即ち、光学的サイズが同じなら解像度と感度は互いに反比例する。更に、解像度を高めると、フレームレートによって決まる画素読出レートが低下する。
【０００４】
そのため、普通の色配置を有するベイヤー色フィルタアレイを伴ったカラーイメージセンサにて、そのチップ上での処理で解像度向上と感度・フレームレート向上とを両立可能にすることが求められている。
【０００５】
チップ上での処理が求められるのは、隣接する（通常は同色の）画素間で信号電荷をチップ外（＝オフチップ）ディジタル処理により結合（ビニング）して感度を向上させる、という従来のオフチップ画素ビニングでは、次の式
［数１］
ＳＮＲoff＝ｎ1/2Ｓ／（Ｓ＋σ2）1/2
から判るように、そのＳＮＲがあまり改善されないからである。この式中、Ｓは画素１個分の信号電荷、σは増幅器雑音（一定値）、ｎは結合対象画素数、Ｓ1/2の項は光ショット雑音である。この式の前提は、画素間で信号レベル差がないこと、並びにセンサ内増幅器雑音に比べ暗電流ショット雑音、クロッキング雑音、オフチップ電子回路／ＡＤＣ（アナログディジタル変換）雑音等といった種類の雑音を無視しうることである（そのシステム構成に不備のないカメラならこれらの前提は普通に成り立つ）。また、このＳＮＲ改善と引き替えに解像度は１／ｎ倍に低下する（フレームレートは変わらない）。
【０００６】
これに対し、後述の通り、同色隣接画素の信号電荷をチップ上（＝オンチップ）で結合させた場合、次の式
［数２］
ＳＮＲon＝ｎＳ／（ｎＳ＋σ2）1/2
から判るように、ＳＮＲがより改善される可能性がある。特に、出力信号レベルが低いとき（光ショット雑音が増幅器雑音に勝るとき）に、増幅器雑音の影響を抑えることができる。
【０００７】
特許文献１（発明者：Ｄｒａｉｊｅｒ）には、そうしたオンチップ画素ビニング回路についての記載がある。ただ、この回路では、所望の出力が得られるよう一次記憶レジスタ及びそれに関わる制御ラインを設けねばならないため、その回路規模ひいてはチップサイズが大きくなる。即ち、生産歩留まりが低く高コストなデバイスになる。加えて、画素ビニング処理の際、個々の画素の電荷を上下方向だけでなく左右方向にも転送しなければならないため、不可避な製造欠陥による電荷転送エラーのリスクが高い。こちらの方は非特許文献１で詳細に説明されている。そして、画素ビニング処理を終えた後、一次記憶レジスタから読出レジスタへと信号電荷を転送するのにある程度の時間がかかる分、そのフレームレートが低くなってしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２００６／０１０９３５２号明細書（Ａ１）
【特許文献２】米国特許第４６１３４０２号明細書
【特許文献３】米国特許第５１３０７７４号明細書
【特許文献４】米国特許第６６２４４５３号明細書（Ｂ２）
【特許文献５】米国特許出願公開第２００４／０１５０７３３号明細書
【特許文献６】米国特許出願公開第２００６／０１２５９４３号明細書
【特許文献７】米国特許出願公開第２００５／０２８０７２６号明細書
【非特許文献】
【０００９】
【非特許文献１】James R. Janesick, "Scientific Charge-Coupled Devices", SPIE Press, 2001, Chapter 5.4, pgs.449-450
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、上述した諸問題を克服することにある。
【課題を解決するための手段】
【００１１】
上述した諸問題のうち１個又は複数個を克服するため、本発明の好適な実施形態に係るＣＣＤイメージセンサは、（ａ）行列配置された複数個のＣＣＤを有する二次元画素アレイと、（ｉ）そのアレイ内の各ＣＣＤを一種類又は複数種類の共通タイミング信号でクロッキングできるよう各ＣＣＤに複数個ずつ設けられたゲートと、（ｉｉ）上記アレイに電気的に接続されており、第１共通タイミング信号でクロッキングされるゲートが並ぶ第１行、並びに第２又は第３共通タイミング信号でクロッキングされるゲートが並ぶ第２行を有する転送用領域(transition region)であって、その第２行内に、第２共通タイミング信号でクロッキングされ電気的に連動するゲートの対たる第１連動対、並びに第３共通タイミング信号でクロッキングされ電気的に連動するゲートの対たる第２連動対が、それぞれ複数個ある転送用領域と、（ｂ）第２行内ゲート下から信号電荷を受け取れるよう第２行付近に形成された水平シフトレジスタ(horizontal shift register)と、を備える。
【発明の効果】
【００１２】
本発明によれば、構成部材追加によるコスト増無しに、従ってその部材への入出力に係るクロックサイクルの追加による処理時間増加無しに、カラー画素ビニングを行うことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明のイメージセンサ及びそのＨＣＣＤを示す図である。
【図２ａ】そのイメージセンサにおける電荷転送動作を示す図である。
【図２ｂ】その続きを示す図である。
【図２ｃ】その続きを示す図である。
【図２ｄ】その続きを示す図である。
【図２ｅ】その続きを示す図である。
【図２ｆ】その続きを示す図である。
【図２ｇ】その続きを示す図である。
【図２ｈ】その続きを示す図である。
【図２ｉ】その続きを示す図である。
【図２ｊ】その続きを示す図である。
【図２ｋ】その続きを示す図である。
【図２ｌ】その続きを示す図である。
【図２ｍ】その続きを示す図である。
【図２ｎ】その続きを示す図である。
【図２ｏ】その続きを示す図である。
【図２ｐ】その続きを示す図である。
【図２ｑ】その続きを示す図である。
【図２ｒ】その続きを示す図である。
【図３】図２ａ〜図２ｒに示した動作のタイミング図である。
【図４ａ】フル解像度読出時の対画素アレイ及び転送用領域クロッキング動作を示す図である。
【図４ｂ】本発明の画素アレイによる真正二相クロッキング動作を示す図である。
【発明を実施するための形態】
【００１４】
以下、上記以外のものも含めて本発明の実施形態、目的、構成及び効果をより的確にご理解頂けるよう、別紙特許請求の範囲に基づき且つ別紙図面を参照しつつ、本発明の好適な実施形態に関し説明する。
【００１５】
なお、本願中の「共通タイミング信号」は同じタイミング及び電位でゲートを駆動する電気信号のことである。同じタイミング及び電位であればよいので、共通タイミング信号の供給に使用する入力ラインの物理的本数は１本でも複数本でもよい。
【００１６】
図１に、本発明の一実施形態に係る真正二相イメージセンサ５の構成を示す。このセンサ５では、各画素１０（図中破線）が本件技術分野で周知の２ゲートアーキテクチャを採っている。例えば個々の画素１０をＮＭＯＳ構造のＣＣＤ（＝ｎチャネルＣＣＤ）にし、そのＣＣＤをこの２ゲートアーキテクチャにした場合、両ゲートを共に低電位にすると画素１０上の信号電荷が両ゲート下に分散し、一方のゲートを高電位、他方のゲートを低電位にすると画素１０上の全信号電荷が高電位な方のゲート下に蝟集する。なお、各画素１０をＰＭＯＳ構造のＣＣＤ（＝ｐチャネルＣＣＤ）にした場合は電位の関係が逆になる。真正二相イメージセンサの更なる詳細については特許文献２を参照されたい。
【００１７】
まず、本センサ５は、画素アレイ２０、そのアレイ２０に電気的に接続されている転送用領域３０、並びにその領域３０に電気的に接続されている水平シフトレジスタ８０を備えている。領域３０は、あるライン（＝第１行）に沿って複数個のゲートが配された第１部分４０と、別のライン（＝第２行）に沿って別の複数個のゲートが配された第２部分５０とを有しており、第２部分５０に属する複数個のゲートによって二種類の連動対６０，７０が各複数個形成されている。第１行内ゲートは共通タイミング信号Ｖ１Ｌによってクロッキングされており、第２行内ゲートのうち第１連動対６０を形成するゲート（図中破線）は共通タイミング信号Ｖ２Ａによって、また第２連動対７０を形成するゲート（図中実線）は共通タイミング信号Ｖ２Ｂによって、それぞれクロッキングされている。特に、第１，第２各行内のゲートは、アレイ２０を形成している画素のゲートと同じく真正二相アーキテクチャを採っているので、従来と違い一次記憶領域は必要ない。更に、本実施形態では、アレイ２０全体が色フィルタアレイでカバーされ、被写体のカラー画像が得られることとなるよう、アレイ２０内の各画素１０に色フィルタが組み込まれている。また、他の種類の色フィルタアレイを形成してもよいが、ここではベイヤー方式の色フィルタアレイが形成されるようにしている。即ち、
Ｂ  Ｇｂ
Ｇｒ  Ｒ
という２×２アレイのパターンが繰り返されるよう、ブルーＢ、グリーン−ブルーＧｂ、グリーン−レッドＧｒ及びレッドＲの色フィルタを配してある。これについて示したのは、対応するフィルタ色が同じ画素１０間でその信号電荷を結合（即ちビニング）させる動作を説明するためである。こうした例に基づきビニングについて説明する関係上、以下の説明ではレッド、グリーン及びブルーの各色に着目するが、同色同士がビニングされる限り、電気的な接続、使用する色等が違う別の種類の色フィルタアレイを使用する形態でも、本発明を実施することもできる。
【００１８】
なお、説明の明瞭化のため、転送用領域３０にある第１ロー内ゲートをクロッキングするための共通タイミング信号を第１共通タイミング信号、第２ロー内ゲートのうち第１連動対６０をなすゲートをクロッキングするための共通タイミング信号を第２共通タイミング信号、第２連動対７０をなすゲートをクロッキングするための共通タイミング信号を第３共通タイミング信号と称することとする。
【００１９】
そして、水平シフトレジスタ８０はＨＣＣＤ（水平ＣＣＤ）として構成されている。ＨＣＣＤ８０は、転送用領域３０の第２部分５０から信号電荷を受け取れるようその部分５０と電気的に接続されており、且つ電荷を双方向にシフトできるよう構成されている。更に、このＨＣＣＤ８０には複数個のラテラルオーバフローチャネル９０が接続されており、それらはラテラルオーバフロードレイン１００と結合されている。ＨＣＣＤ８０上の電荷のうちその容量を超過した分はそれらのドレイン１００へと排出される。なお、ドレイン１００の構成及び動作については、特許文献３及び４中の詳細な説明を参照されたい。
【００２０】
図２ａに、画素アレイ２０及びその上の画像信号を示す。この図では、より好適にご理解頂けるようアレイ２０の一部分（４×４サイズ）のみを表し、慣習に倣い画素毎に信号色を付記してある。以下、この部分を例に動作説明を行う。その説明はアレイ２０上のどの画素１０にも同様に当てはまる。
【００２１】
動作時には、この画素アレイ２０の状態が、図３に示すタイミング即ち共通タイミング信号に従い図２ａ〜図２ｒの如く変化していく。具体的には、アレイ２０上に捉えた画像（明瞭化のため１６画素分のみを示す）のうち（図２ａ）、最下行画素の信号電荷を転送用領域３０内第１部分４０に転送する（図２ｂ）。次いで、信号Ｖ１Ｌを低電位にしてその部分４０のゲート下にその電荷を保持させる。この部分４０のゲートは適正なサイズにしてあるので丸ごと１画素分の電荷を保持することができる。次に、領域３０内第２部分５０にあるゲートのうち第２連動対７０のゲートを制御することで、第１部分４０に存する電荷Ｇｒ，Ｒの一部をまず連動対７０のゲート下及びＨＣＣＤ８０に転送し、そこから更にＨＣＣＤ８０へと転送する（図２ｃ）。次いで、第１部分４０に残っている方の電荷Ｇｒ，Ｒと水平位置が揃うまで、ＨＣＣＤ８０上の電荷Ｇｒ，ＲをそのＨＣＣＤ８０上で左シフトさせる（図２ｄ）。次に、第２部分５０内ゲートのうち第１連動対６０のゲートを制御することで、第１部分４０に残っている方の電荷Ｇｒ，Ｒを第１連動対６０のゲート下及びＨＣＣＤ８０へと転送し、左シフトで送り込まれている電荷Ｇｒ，Ｒとの結合即ちビニングによって電荷２Ｇｒ，２Ｒに成長させる一方、アレイ２０内の各行画素内で、信号Ｖ２に係るゲート下にその画素の全電荷を蝟集させる（図２ｅ）。
【００２２】
次いで、結合後の電荷２Ｇｒ，２Ｒを全てＨＣＣＤ８０に転送した上で、次の１行分の電荷を画素アレイ２０から第１部分４０へと転送する（図２ｆ）。次に、第２連動対７０のゲートを制御することにより、第１部分４０に存する電荷Ｂ，Ｇｂの一部を第２部分５０内ゲート下及びＨＣＣＤ８０上の対応部分に転送する（図２ｇ）。次いで、転送された電荷Ｂ，Ｇｂを全てＨＣＣＤ８０に転送した上で、その電荷Ｂ，Ｇｂと第１部分４０に残っている同色電荷Ｂ，Ｇｂとでその水平位置が揃うよう、ＨＣＣＤ８０上の電荷を左シフトさせる（図２ｈ）。次に、第１部分４０に存する方の電荷Ｂ，Ｇｂを第２部分５０内第１連動対６０のゲート下及びＨＣＣＤ８０に転送し、それによって既にそこにある電荷Ｂ，Ｇｂと結合させる（図２ｉ）。更に、結合後の電荷２Ｂ，２Ｇｂを全てＨＣＣＤ８０に転送した上で、次の１行分の電荷をアレイ２０から第１部分４０へと転送する一方、ＨＣＣＤ８０上に存する電荷２Ｇｒ，２Ｒと第１部分４０に存する同色電荷Ｇｒ，Ｒとでその水平位置が揃うよう、ＨＣＣＤ８０上の電荷を右シフトさせる（図２ｊ）。次いで、第１部分４０の電荷Ｇｒ，Ｒを第２部分５０内第１連動対６０のゲート下及びＨＣＣＤ８０に転送することで、その電荷Ｇｒ，Ｒを既にそこにある電荷２Ｇｒ，２Ｒと結合させて電荷３Ｇｒ,３Ｒに成長させる（図２ｋ）。次に、その電荷３Ｇｒ，３Ｒを全てＨＣＣＤ８０に転送した上で、ＨＣＣＤ８０上に存する電荷３Ｇｒ，３Ｒと第１部分４０に存する電荷Ｇｒ，Ｒとでその水平位置が揃うよう、ＨＣＣＤ８０上にある全ての電荷を右シフトさせる（図２ｌ）。
【００２３】
次に、第１部分４０に残っている方の電荷Ｇｒ，Ｒを第２部分５０内第２連動対７０のゲート下及びＨＣＣＤ８０に転送することによって、そこにある電荷３Ｇｒ，３Ｒと結合させて電荷４Ｇｒ，４Ｒに成長させる（図２ｍ）。次いで、その電荷４Ｇｒ，４Ｒを全てＨＣＣＤ８０に転送した上で、ＨＣＣＤ８０上の電荷２Ｂ，２Ｇｂと第１部分４０にある電荷Ｂ，Ｇｂとでその水平位置が揃うようＨＣＣＤ８０上の全ての電荷を左シフトさせる（図２ｎ）。次に、第１部分４０にある電荷Ｂ，Ｇｂを第２部分５０内第２連動対７０のゲート下及びＨＣＣＤ８０に転送することによって、その電荷Ｂ，Ｇｂをそこにある電荷２Ｂ，２Ｇｂと結合させて電荷３Ｂ，３Ｇｂに成長させる（図２ｏ）。次いで、第２部分５０にある電荷Ｂ，Ｇｂを全てＨＣＣＤ８０に転送した上で、第１部分４０にある方の電荷Ｂ，ＧｂとＨＣＣＤ８０上にある同色電荷３Ｂ，３Ｇｂとでその水平位置が揃うようＨＣＣＤ８０上の全ての電荷を左シフトさせる（図２ｐ）。次に、第１部分４０にある方の電荷Ｂ，Ｇｂを第２部分５０内第１連動対６０のゲート下及びＨＣＣＤ８０に転送することによって、電荷４Ｂ，４Ｇｂに成長させる（図２ｑ）。そして、第２部分５０にある電荷を全てＨＣＣＤ８０に転送した上で、ＨＣＣＤ８０上の電荷を、本件技術分野で周知の処理に供するためＨＣＣＤ８０外にシフト出力する（図２ｒ）。
【００２４】
図３に、本センサ５におけるオンチップ画素ビニング動作のタイミングを示す。この図には、画素アレイ２０用の信号Ｖ１及びＶ２、転送用領域３０用の信号Ｖ１Ｌ、Ｖ２Ａ及びＶ２Ｂ、並びにＨＣＣＤ８０用の信号Ｈｃｌｋｓが示されている。また、この図では、ＨＣＣＤ８０の各相動作が、タイミング信号Ｈｃｌｋｓの概略パターンによって示されている。即ち、図中の表記Ｌ２はアレイ２０に対し２列分だけＨＣＣＤ８０上の信号電荷を左シフトさせることを、Ｒ２は同じく右シフトさせることを、それぞれ表している。
【００２５】
なお、ここまで画素ビニングを例にして本発明を説明したが、このイメージセンサ５でフル解像度の画像を得るには、信号Ｖ１Ｌと信号Ｖ１、信号Ｖ２Ａ及びＶ２Ｂと信号Ｖ２を、それぞれ同じ電気信号にすればよい。図４ａに、そうしたフル解像度読出の際の動作タイミングを示す。また、図４ｂに、上述した真正二相クロッキング動作における本センサ５内の電荷転送動作を示す。フル解像度読出時に画素アレイ２０及び転送用領域３０で実行される電荷転送動作もこれと同様の動作になる。
【符号の説明】
【００２６】
５  イメージセンサ、１０  画素、２０  画素アレイ、３０  転送用領域、４０  転送用領域第１部分、５０  転送用領域第２部分、６０  第２部分内第１連動ゲート対、７０  第２部分内第２連動ゲート対、８０  水平シフトレジスタ又は水平電荷結合素子（ＨＣＣＤ）、９０  ラテラルオーバフローチャネル、１００  ラテラルオーバフロードレイン。
【図１】
2010520662.tif 000003
【図２ａ】
2010520662.tif 000004
【図２ｂ】
2010520662.tif 000005
【図２ｃ】
2010520662.tif 000006
【図２ｄ】
2010520662.tif 000007
【図２ｅ】
2010520662.tif 000008
【図２ｆ】
2010520662.tif 000009
【図２ｇ】
2010520662.tif 000010
【図２ｈ】
2010520662.tif 000011
【図２ｉ】
2010520662.tif 000012
【図２ｊ】
2010520662.tif 000013
【図２ｋ】
2010520662.tif 000014
【図２ｌ】
2010520662.tif 000015
【図２ｍ】
2010520662.tif 000016
【図２ｎ】
2010520662.tif 000017
【図２ｏ】
2010520662.tif 000018
【図２ｐ】
2010520662.tif 000019
【図２ｑ】
2010520662.tif 000020
【図２ｒ】
2010520662.tif 000021
【図３】
2010520662.tif 000022
【図４ａ】
2010520662.tif 000023
【図４ｂ】
2010520662.tif 000024
【国際調査報告】
2010520662.tif 000025
2010520662.tif 000026
2010520662.tif 000027