(57)【要約】アンテナネットワークシステムにおける無線周波数ＲＦ信号を受信するための集積回路（３）ＩＣであって、このＩＣ（３）は、複数の無線周波数帯域幅又は規格をカバーする複数の増幅経路（３．１〜３．６）であって、個々の増幅経路が少なくとも１つの低雑音増幅器（３．ｘａ）、少なくとも１つの可変減衰器ユニット（３．ｘｂ）及び／又は少なくとも１つの利得平坦化ユニット（３．ｘｃ）を備え、低雑音増幅器、減衰器ユニット及び利得平坦化ユニットの各々が個々の無線周波数帯域幅又は規格で動作するように適合された複数の増幅経路（３．１〜３．６）と、個々の増幅経路（３．１〜３．６）上の低雑音増幅器（３．ｘａ）、減衰器ユニット（３．ｘｃ）及び利得平坦化ユニット（３．ｘｃ）のうちの少なくとも１つに接続された少なくとも１つの制御インタフェース（３．７、３．７ｂ；３．２８ｅ、３．２８ｆ）であって、低雑音増幅器、減衰器ユニット及び利得平坦化ユニットのうちの少なくとも１つの動作を制御するディジタル処理ユニット（２．３；３．２８）と通信するように適合された少なくとも１つの制御インタフェース（３．７、３．７ｂ；３．２８ｅ、３．２８ｆ）とを備えている。
2010519865.tif 000002
【特許請求の範囲】
【請求項１】
アンテナネットワークシステムにおける無線周波数ＲＦ信号を受信するための集積回路（３）ＩＣであって、
−複数の無線周波数帯域幅又は規格をカバーする複数の増幅経路（３．１〜３．６）であって、個々の増幅経路が少なくとも１つの低雑音増幅器（３．ｘａ）、少なくとも１つの可変減衰器ユニット（３．ｘｂ）及び／又は少なくとも１つの利得平坦化ユニット（３．ｘｃ）を備え、前記低雑音増幅器、前記可変減衰器ユニット及び前記利得平坦化ユニットの各々が個々の無線周波数帯域幅又は規格で動作するように適合された複数の増幅経路（３．１〜３．６）と、
−個々の増幅経路（３．１〜３．６）上の前記低雑音増幅器（３．ｘａ）、前記可変減衰器ユニット（３．ｘｂ）及び前記利得平坦化ユニット（３．ｘｃ）のうちの少なくとも１つに接続され、且つ、前記低雑音増幅器、前記可変減衰器ユニット及び前記利得平坦化ユニットのうちの前記少なくとも１つの動作を制御するディジタル処理ユニット（２．３；３．２８）と通信するように適合された少なくとも１つの制御インタフェース（３．７、３．７ｂ；３．２８ｅ、３．２８ｆ）と
を備えた集積回路（３）。
【請求項２】
請求項１記載の集積回路（３）であって、前記複数のＲＦ帯域幅又は規格毎に少なくとも２つの並列増幅経路（３．１、３．４；３．２、３．５；３．３、３．６）を備えたことを特徴とする集積回路（３）。
【請求項３】
請求項１記載の集積回路（３）であって、前記ディジタル処理ユニット（３．２８）を備えたことを特徴とする集積回路（３）。
【請求項４】
請求項１記載の集積回路（３）であって、動作中、対応する低雑音増幅器（３．ｘａ）のうちの少なくとも１つを起動することによって第１の数の前記増幅経路（３．１〜３．６）が起動されることを特徴とし、及び前記対応する低雑音増幅器のうちの少なくとも１つの起動を解除することによって第２の数の前記増幅経路の起動が解除されることを特徴とする集積回路（３）。
【請求項５】
請求項１記載の集積回路（３）であって、個々の増幅経路（３．１〜３．６）上の前記低雑音増幅器（３．ｘａ）、前記可変減衰器ユニット（３．ｘｂ）及び前記利得平坦化ユニット（３．ｘｃ）のうちの少なくとも１つが、前記ディジタル処理ユニット（２．３；３．２８）によるディジタル制御に適合されたことを特徴とする集積回路（３）。
【請求項６】
請求項１記載の集積回路（３）であって、個々の増幅経路（３．１〜３．６）上の前記低雑音増幅器（３．ｘａ）、前記可変減衰器ユニット（３．ｘｂ）及び前記利得平坦化ユニット（３．ｘｃ）のうちの少なくとも１つが、ディジタル−アナログ変換ユニット（３．７ａ）を介した前記ディジタル処理ユニット（２．３；３．２８）によるアナログ制御に適合されたことを特徴とする集積回路（３）。
【請求項７】
請求項１記載の集積回路（３）であって、前記制御インタフェース（３．７）に接続された、ＲＦ信号を受信するために前記増幅経路（３．１〜３．６）のうちの少なくとも１つをバイアスするようにプログラムすることができるメモリユニット（３．８ａ）を特徴とする集積回路（３）。
【請求項８】
請求項１記載の集積回路（３）を、少なくとも１つの低雑音増幅器（２．１、２．２）を有する第１の増幅器段と共に備えたアンテナネットワーク回路（１）であって、前記第１の増幅器段が前記集積回路（３）に接続され、それにより前記第１の増幅器段の前記低雑音増幅器が前記集積回路（３）内の前記増幅経路（３．１〜３．６）のうちの能動増幅経路（３．１、３．４）に接続されるアンテナネットワーク回路（１）。
【請求項９】
請求項８記載のアンテナネットワーク回路（１）であって、外部メモリユニット（８）、詳細にはプログラマブルメモリユニット、詳細にはフラッシュメモリユニット、及び／又は前記集積回路（３）の外部に配置されたディジタル処理ユニット（２．３）を特徴とするアンテナネットワーク回路（１）。
【請求項１０】
アンテナ信号を受信するための方法であって、
−無線周波数、ＲＦ、アンテナ信号を受信するステップと、
−前記ＲＦアンテナ信号を複数の増幅経路（３．１〜３．６）のうちの１つに選択的に提供するステップであって、前記増幅経路の各々が専用ＲＦ帯域幅又は規格をカバーし、及び、少なくとも１つの低雑音増幅器（３．ｘａ）、少なくとも１つの可変減衰器ユニット（３．ｘｂ）及び／又は少なくとも１つの利得平坦化ユニット（３．ｘｃ）を備え、前記低雑音増幅器、前記可変減衰器ユニット及び前記利得平坦化ユニットの各々が個々のＲＦ帯域幅又は規格で動作し、且つ、集積回路（３）の中に実装されたステップと、
−ディジタル処理ユニット（２．３；３．２８）によって、少なくとも１つの制御インタフェース（３．７、３．７ｂ）を介して前記増幅経路の利得及び／又は平坦度を制御するステップと
を備えた方法。
【請求項１１】
請求項８記載のアンテナネットワーク回路（１）を立てている、セルラ遠隔通信システムのための基地局。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンテナネットワークシステムにおける無線周波数信号を受信するための集積回路、アンテナネットワーク回路、アンテナ信号を受信するための方法、及びセルラ遠隔通信システムのための基地局に関する。
【背景技術】
【０００２】
例えばセルラ通信システムのための基地局に使用されているアンテナネットワーク回路は、受信した無線周波数、ＲＦ、信号を増幅するための低雑音増幅器（ＬＮＡ）ボードを備えている。
【０００３】
既存のＬＮＡボード、詳細にはＲＦ信号のダイバーシチ（即ち多重並列）受信のためのＬＮＡボードは、単一の特定の周波数帯域幅又は規格専用であり、離散コンポーネントが使用されている。この方法によれば、機器を変更する場合、或いは新しい帯域幅又は規格に移行する場合、ＬＮＡボードを全く新しく開発しなければならない。さらに、知られているＬＮＡボードは、離散部品、例えばディジタル処理ユニット（ＣＰＵ）の使用、及びトランジスタ、バラクタ、ＰＩＮダイオード、抵抗器、コンデンサ、インダクタなどの単一コンポーネントの使用に基づいて設計されているため、とりわけ、例えばＧＳＭによって要求されるように、ダイバーシチ受信のために２つの全く同じ構造を必要とする場合、部品数が多くなり、また、総コストが高くなっている。さらに、離散部品からＬＮＡボードを構築する場合、製造のための対応する解決法の準備に先立って、ボード上でのかなりの同調及び調整が必要である。それらが離散部品からアセンブリされるため、知られているＬＮＡボードには、極めて広い空間及び極めて大きい電力消費の両方が必要であり、そのために将来の機器の設計に対する問題を提起している。
【０００４】
別法としては、低雑音増幅器機能（ＬＮＡ機能）は複数のトランジスタ段を単一のフルカスタムモジュール内で組み合わせることによって設計されており、つまり、セラミック（即ちアルミナ）基板上のダイワイヤボンド及び独自のカスタムパッケージ内にアセンブルされた他のコンポーネントを組み合わせることによって設計されている。これも特定の周波数及び規格のためのフルカスタムデザインであり、上で言及した欠点を有している。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、アンテナネットワークシステムにおける無線周波数信号を受信するための集積回路、並びに広範囲にわたるアンテナシステム機器をカバーするために複数の帯域幅又は規格を扱うことができ、且つ、ＬＮＡ機能のコストを著しく低減するアンテナ信号適合のための方法を提供することである。さらに、部品数及び電力散逸が低減されるため、アンテナネットワークアーキテクチャにおけるＬＮＡ機能の統合が単純化される。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、この目的は、アンテナネットワークにおける無線周波数信号を受信するための集積回路を提供することによって達成される。このＩＣは、複数の無線周波数、ＲＦ、帯域幅又は規格をカバーする複数の増幅経路であって、個々の増幅経路が、少なくとも１つの低雑音増幅器、少なくとも１つの可変減衰器ユニット（即ち調整可能／可変利得エレメント）及び／又は少なくとも１つの利得平坦化ユニットを備え、低雑音増幅器、可変減衰器ユニット及び利得平坦化ユニットの各々が、個々の無線周波数帯域幅又は規格で動作するように適合された複数の増幅経路と、個々の増幅経路内の低雑音増幅器、可変減衰器ユニット及び利得平坦化ユニットのうちの少なくとも１つに接続された少なくとも１つの制御インタフェースであって、低雑音増幅器、可変減衰器ユニット及び利得平坦化ユニットのうちの少なくとも１つの動作を制御するディジタル処理ユニットと通信するように適合された少なくとも１つの制御インタフェースとを備えている。
【０００７】
本発明による集積回路の一実施形態では、前記アンテナネットワークを扱うために、２つの全く同じセットの増幅経路即ち増幅ＲＦ経路（「Ａ」及び「Ｂ」）がアンテナ信号をダイバーシチ受信するために１つのチップの中に統合されている。別法としては、ボード上へのチップの統合を容易にするために、１セットの増幅経路のみを含むことも可能であり、ダイバーシチ受信を必要とするアプリケーションのためにチップを２回使用することができる。これの利点は、例えばＱＦＮパッケージなどの標準パッケージに関して、ＡＳＩＣの電力散逸が改善されることである。
【０００８】
本発明の第２の態様によれば、上記の目的は、本発明の前記第１の態様による集積回路を、少なくとも１つの低雑音増幅器を有する第１の増幅器段と共に備えたアンテナネットワーク回路を提供することによって達成され、前記第１の増幅器段は第１の増幅器段の低雑音増幅器が集積回路内の増幅経路のうちの能動増幅経路に接続されるように集積回路に接続されている。
【０００９】
本発明の第３の態様によれば、上記の目的はアンテナ信号を受信するための方法を提供することによって達成される。この方法は、無線周波数、ＲＦ、アンテナ信号を受信するステップ、前記ＲＦアンテナ信号を複数の増幅経路のうちの１つに選択的に提供するステップであって、前記増幅経路の各々が専用ＲＦ帯域幅又は規格をカバーし、また、少なくとも１つの低雑音増幅器、少なくとも１つの可変減衰器ユニット及び／又は少なくとも１つの利得平坦化ユニットを備え、低雑音増幅器、可変減衰器ユニット及び利得平坦化ユニットの各々が、個々のＲＦ帯域幅又は規格で動作し、且つ、集積回路の中に実装されたステップ、及びディジタル処理ユニットによって、少なくとも１つの制御インタフェースを介して増幅経路の利得及び／又は平坦度を制御するステップを備えている。
【００１０】
本発明の第４の態様によれば、上記の目的は、セルラ遠隔通信システムのための基地局であって、本発明の前記第２の態様によるアンテナネットワーク回路を備えた基地局を提供することによって達成される。
【００１１】
本発明の様々な態様の好ましい実施形態は従属請求項に包含されており、その用語は、テキストの不要な反復を避けるために、参照により本明細書の以下の説明に組み込まれているものとする。
【００１２】
本発明による実施形態によれば、単一のＬＮＡ集積回路を使用して、或いはディジタル制御のための完全な電子工学を含むことができるモジュールを使用して、広範囲にわたる（ダイバーシチ）アンテナシステム機器をカバーするための複数の帯域幅を扱うことができ、従ってＬＮＡ機能のコストが著しく低減される。さらに、本発明の実施形態によれば、新しい機器及び／又は新しい周波数帯域幅又は規格のために同じ部品基準を再使用することにより、様々なアンテナシステムに柔軟性が追加される。さらに、本発明によれば、部品数及び電力散逸の低減が達成される。
【００１３】
本発明の実施形態、詳細には、集積回路に接続された第１の追加増幅器段を備えた実施形態は、それらのＲＦ性能に関して、アンテナシステムの制約に合致するよう容易に適合させることができ、例えば超低雑音、広範囲にわたる可変利得、高い直線性機能（例えばＩＰ３）に合致し、且つ、異なる周波数帯域幅又は規格をカバーするために必要な多くの集積ＬＮＡとしてサポートすることができる。前記帯域幅又は規格には、（無制限に）ＡＭＰＳ、ＥＧＳＭ、ＤＣＳ、ＰＣＳ、ＵＭＴＳ、等々が含まれている。また、本発明による実施形態は異なる帯域のＷＩＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓ）を扱う場合にもうってつけである。適切に設計された増幅経路を使用することにより、本発明による集積回路又はアンテナネットワーク回路の実施形態はＷＩＭＡＸ帯域を例えばＵＭＴＳと共に統合することができる。
【００１４】
１つの専用アプリケーション規格をサポートするために、ディジタル処理ユニットによって出力される対応する制御コマンドによって関連する増幅経路がパワーアップされ、例えば「能動」増幅経路と呼ぶこともできる前記増幅経路上の関連するＬＮＡがパワーアップされる。他のＬＮＡ（異なる増幅経路上の）は電力消費を少なくするためにパワーダウンモードに維持される。専用アプリケーションプログラム並びに必要なアプリケーションデータがディジタル処理ユニットのメモリセクションにダウンロードされる。本発明の実施形態によれば、前記メモリユニット又はメモリセクションは集積回路の内部又は外部のいずれかに配置することができる。本発明の一実施形態によれば、ディジタル処理ユニットは集積回路の中に包含されている。この場合、前記メモリセクション又はメモリユニットは、製造上の理由及びコストを低減する理由から、集積回路の外部に配置されることが好ましい。
【００１５】
本発明の他の実施形態によれば、前記メモリユニットは、フラッシュメモリとして工夫することができる。しかしながら、本発明は一般的には任意の電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）の形態を取ることができるメモリユニットのこのような実施形態に限定されない。
【００１６】
本発明の実施形態に使用されているディジタル処理ユニットは、能動増幅経路上の様々なエレメント（即ちＬＮＡ、可変減衰器、利得平坦化ユニット）によって実行される利得調整及び平坦化を処理することができ、また、警報、利得及び信号発信状態、ハードウェアタイプに対する要求、ソフトウェアバージョン等々の追加システム要求を管理することができる。
【００１７】
本発明の他の実施形態によれば、集積回路には、ディジタル処理ユニットに温度データを提供するための温度センサが含まれている。従って、ディジタル処理ユニットは温度センサによって提供される温度データを処理して温度効果を補償することができ、延いては対応する可変減衰器を適切に制御することによって前記増幅経路上の利得を調整することができる。
【００１８】
本発明の他の実施形態によれば、集積回路は、屋外機器の要求事項に合致するように、つまり−５５℃から＋８５℃までの温度範囲をカバーするように設計されている。
【００１９】
上で既に言及したように、本発明の実施形態によれば、集積回路は、最適性能を達成するために、その前段に他のＬＮＡ段を配置することができる（以下、「オンボード」ＬＮＡ段とも呼ばれる）。オンボードＬＮＡ段を統合増幅経路に結合した状態で維持することには、異なる製造技術を使用して一方ではオンボードＬＮＡ段を提供し、また、他方では統合増幅経路（即ち増幅段）を提供することができる利点がある。例えば、ＧａＡｓ技術をオンボードＬＮＡ段に関連して使用することができ、一方、統合増幅経路上のエレメントは、ＳｉＧｅに基づくＢｉＣＭＯＳ技術を使用して実現することができる。これは提案されている解決法の費用有効性をさらに改善することができる。
【００２０】
本発明の実施形態によれば、主として、集積回路即ちＬＮＡモジュールを画定するための２つの可能手法が存在している。
【００２１】
第１の手法によれば、集積回路は、直線性に優れ、且つ、妥当な雑音指数を有する可変利得増幅器、並びにディジタル処理ユニット及び温度センサを個々の増幅経路上に含んだ混合信号又は混合モード専用集積回路（ＡＳＩＣ）として設計することができる（「オールインワン」手法）。このアーキテクチャには、場合によっては、使用されるアプリケーション規格専用のデータ及びアプリケーションプログラムを記憶するための外部メモリユニット、例えば外部フラッシュメモリが必要である。上で既に言及したように、ＬＮＡ入力に対する雑音指数制約のため、この手法を使用している実施形態は外部ＬＮＡ段を含むことができる。
【００２２】
第２の手法によれば、本発明による集積回路の実施形態は、ＬＮＡ機能を提供するための少なくとも１つの専用（パッケージ化）ＲＦチップをディジタル処理ユニット（ＣＰＵ）及び温度センサと共に含んだマルチチップ設計の形態を取っている。この手法に基づく他の実施形態では、ＲＦチップ即ちダイ並びにディジタル処理ユニットのためのダイ及び温度センサを小さなセラミックの中で組み合わせることができ、それにより統合を容易にするための単一のマルチチップモジュール（ＭＣＭ）を実現することができる。
【００２３】
本発明の基礎をなしている一般原理によれば、いずれの手法においても、提案されている集積回路即ちモジュールを使用して、構造上の変更を一切伴うことなく、ＧＳＭ又はＤＣＳ又はＰＣＳ又はＵＭＴＳ機器のいずれかを設計することができる。当業者には理解されるように、本発明は上で言及した規格に一切制限されない。対応する増幅経路選択及びアプリケーションプログラムの実行はディジタル処理ユニットによって実施することができる。
【００２４】
この方法によれば、本発明により、部品数の低減が達成され、且つ、改良型システムコンパクト性が達成され、また、多重周波数規格と共に使用することができるビルディングブロックが提供される。従って開発スケジュールが著しく短縮され、延いては製品コストが著しく低減される。
【００２５】
本発明の他の利点及び特徴は単なる例にすぎないが、添付の図面を参照してなされる好ましい実施形態についての以下の説明から明らかになるであろう。上で言及した特徴並びに以下で言及する特徴は、本発明によれば、個々に使用することができ、或いは互いに関連して使用することができる。以下の説明は、余す所なく枚挙されているものと見なしてはならず、そうではなく、本発明の基礎をなしている一般原理に関する実施例として解釈されたい。
【図面の簡単な説明】
【００２６】
【図１】本発明による集積回路の一実施形態を備えた本発明による一アンテナネットワーク回路の略図である。
【図２】本発明による集積回路内の無線周波数経路の一実施形態の略図である。
【図３】本発明によるアンテナネットワーク回路及び集積回路の他の実施形態のアーキテクチャ概観を示す略図である。
【図４】図３のアンテナネットワーク回路及び集積回路のより詳細な略図である。
【図５】本発明によるアンテナネットワーク回路及び集積回路の実施形態を備えたマルチチップ設計の略図である。
【図６】本発明によるアンテナネットワーク回路及び集積回路の実施形態を備えたマルチチップモジュール（ＭＣＭ）の略図である。
【発明を実施するための形態】
【００２７】
図１は本発明による集積回路の一実施形態を備えた本発明による一アンテナネットワーク回路の略図を示したものである。アンテナネットワーク回路１は、通常、低雑音増幅器（ＬＮＡ）ボード２を備えており、その上に、本明細書においては「集積回路」とも呼ばれている専用集積回路（ＡＳＩＣ）３が配置されている。図１の実施形態では、低雑音増幅器ボード２及びＡＳＩＣ３はそれぞれダッシュ線が施された対応するボックスで示されている。ＬＮＡボード２は、並列に配置された２つの低雑音増幅器（ＬＮＡ）２．１、２．２を備えている。無線周波数（ＲＦ）信号をダイバーシチ受信するために、ＬＮＡ２．１、２．２の各々はそれぞれ対応するダイプレクサフィルタ６、７を介して対応するアンテナ４、５に結合されている。ダイプレクサフィルタ６、７は通過帯域フィルタとして工夫されており、受信（Ｒｘ）周波数帯域と送信（Ｔｘ）周波数帯域の間の選択性を提供している。ＬＮＡ２．１、２．２の出力はＡＳＩＣ３に接続されており、以下、ＡＳＩＣ３の構成についてより詳細に説明する。
【００２８】
ＡＳＩＣ３は、それらに限定されないが、ＡＭＰＳ、ＥＧＳＭ、ＤＣＳ、ＰＣＳ、ＵＭＴＳ、ＷＩＭＡＸ、等々からなる複数のＲＦ帯域幅又は規格、詳細にはセルラアプリケーションにおける８００ＭＨｚから３ＧＨｚ以上に及ぶ範囲をカバーする複数の増幅経路３．１〜３．６を備えている。増幅経路３．１〜３．６の各々はＬＮＡ３．ｘａ（ｘ＝１、．．．、６）を備えており、その後段に可変利得増幅器（ＶＧＡ）の形態の能動減衰器ユニット又は調整可能減衰器のいずれかである可変減衰器ユニット３．ｘｂ、及び利得平坦化ユニット３．ｘｃを備えている。個々の増幅経路３．１〜３．６上のＬＮＡ３．ｘａ、減衰器ユニット３．ｘｂ及び利得平坦化ユニット３．ｘｃの各々は、所与の増幅経路３．１〜３．６に関連するそれぞれの無線周波数帯域幅又は規格で動作するように適合されている。
【００２９】
ＧＳＭなどの特定の規格にとっては強制的であるダイバーシチ受信の理由から、ＡＳＩＣ３は前記複数のＲＦ帯域幅又は規格毎に２つの並列増幅経路３．１、３．４；３．２、３．５；３．３、３．６を備えていることに留意されたい。この方法によれば、増幅経路３．１及び３．４は、同じＲＦ帯域幅又は規格専用であり、増幅経路３．２及び３．５は同じＲＦ帯域幅又は規格専用であり、また、増幅経路３．３及び３．６は同じＲＦ帯域幅又は規格専用である。ＡＳＩＣ３の能動増幅経路３．１、３．４、つまりアンテナネットワーク回路１内でＲＦ信号を受信するために実際に使用される増幅経路はＬＮＡ２．１、２．２の個々の出力に動作可能に接続されている。図１の実施形態では、増幅経路３．１及び３．４は能動増幅経路であり、ＬＮＡ２．１及びＬＮＡ２．２にそれぞれ動作可能に接続されている。
【００３０】
さらに、ＡＳＩＣ３は増幅経路３．１〜３．６上の前記エレメント３．ｘａ、３．ｘｂ、３．ｘｃのうちの少なくともいくつかの動作を制御するための多数の制御インタフェースを備えている。第１の制御インタフェース３．７はデコーダ／マルチプレクサとして工夫されており、また、増幅経路３．１〜３．６の各々のＶＧＡ３．ｘｂ及び平坦化ユニット３．ｘｃに接続されており、それらの動作、例えばパワーオン、温度補償、利得及び平坦化制御を制御している。第１の制御インタフェース３．７は、シリアルペリフェラルインタフェース（ＳＰＩ）バス２．４、ＳＰＩインタフェース３．８及びレジスタ３．８ａを介して、ＬＮＡボード２上に備えられているディジタル処理ユニット（ＣＰＵ）２．３に動作可能に接続されている。第１の制御インタフェース３．７は、さらに、ＣＰＵ２．３から受信したディジタル制御信号を、増幅経路３．１〜３．６上の前記エレメントを制御するためのアナログ制御信号に変換するためのディジタル−アナログ変換器３．７ａを備えている。ＡＳＩＣ３は、さらに、平坦化ユニット３．ｘｃを調整する追加可能性を提供するための、平坦器インタフェースの形態の第２のインタフェース３．７ｂを備えている（外部コンポーネントを使用して周波数共振及び／又は勾配特性を調整する）。
【００３１】
当業者には理解されるように、この特定の実施形態では、ＡＳＩＣ３（或いはＡＳＩＣ毎に一組の増幅経路のみを実施する場合、２つのＡＳＩＣ）はスレーブとして動作しており、ＣＰＵはマスタである。また、ＲＦ経路を妨害し、ＲＦ性能を低下させるディジタルブロックからの雑音を回避するためには、ＳＰＩバス２．４からのデータ転送速度即ちＳＰＩバスクロックを可能な限り低速（数十ＫＨｚ）に維持しなければならない。
【００３２】
ＡＳＩＣ３は、さらに、温度センサ３．９、試験インタフェース３．１０、多重化論理（又は他の任意の所望論理）３．１１及びバイアス構造３．１２（バンドギャップ／電力管理／電圧基準／電流源／．．．）を備えている。後者並びにＬＮＡ２．１、２．２及びＣＰＵ２．３はＬＮＡボード２上の電源ユニット２．５に接続されている。また、バイアス構造３．１２はＬＮＡ２．１、２．２にバイアスを提供することも可能である。
【００３３】
さらに、ＡＳＩＣ３は個々の増幅経路３．１〜３．６上のＬＮＡ３．ｘａ及びＶＧＡ３．ｘｂに動作可能に接続された動作状態測定ユニット３．１３、３．１４を備えている。さらに、動作状態測定ユニット３．１３及び３．１４は、ＳＰＩインタフェース３．８或いは別法として多重化出力アナログポートに接続されている（これは、不要なＣＰＵ処理を回避し、且つ、ディジタルインタフェースからＲＦ回路への雑音の危険を少なくするために、ＣＰＵからＡＳＩＣへのＳＰＩを介した連続要求を防止するためである）。
【００３４】
ＡＳＩＣ３を備えたアンテナネットワーク回路１が動作している間、一対の（技術的に）全く同じ並列増幅経路（３．１、３．４）が所望のＲＦ帯域幅又は規格に従って起動される。これは、能動増幅経路３．１、３．４の前記対のうちの個々の対の個々の低雑音増幅器３．ｘａ、減衰器ユニット３．ｘｂ及び利得平坦化ユニット３．ｘｃのうちの少なくとも１つをＣＰＵ２．３からの適切な制御信号によって起動する（バイアスをかける）ことによって達成される。対応する制御コマンドは、所望の増幅経路３．１、３．４がバイアスされ、且つ、他のすべての増幅経路３．２、３．３、３．５、３．６がオフを維持するようにプログラムされたＡＳＩＣレジスタ３．７の中で復号される。図１の実施形態では、これは、ＣＰＵ２．３の中に組み込まれた適切なアプリケーションソフトウェア（図示せず）、及びＳＰＩバス２．４及びＳＰＩインタフェース３．８を介した対応する通信によって達成することができる。この方法によれば、所望のＡＳＩＣ増幅経路３．１、３．４がパワーオンされる。さらに、ＡＳＩＣ３は、外部ＬＮＡ２．１、２．２にバイアスを提供しており、それに応じてこれらの外部ＬＮＡ２．１、２．２がパワーオンされる。動作状態測定ユニット３．１３及び３．１４によって、ＬＮＡ３．ｘａ及びＶＧＡ３．ｘｂの動作状態（例えばバイアス状態）がＡＳＩＣ３の中で内部的に知覚され、対応する情報がＳＰＩインタフェース３．８及びＳＰＩバス２．４を介してＣＰＵ２．３に提供される。
【００３５】
図２は本発明による集積回路内の無線周波数経路の一実施形態の略図を示したものである。より詳細には、図２はＡＳＩＣ３内の増幅経路の様々な実施形態の詳細な実施例を提供したものであり、この増幅経路は図１に示されている増幅経路３．１〜３．６のうちの１つに対応している。通常、ＡＳＩＣ３は対応するアンテナ（図１の参照数字４、５参照）から直接ＲＦアンテナ信号を受信するか、或いは先行する増幅段（図１のＬＮＡ２．１、２．２参照）からＲＦアンテナ信号を受信するための平衡入力３．１５及び３．１６を備えている。図２によれば、ＡＳＩＣ入力３．１５、３．１６は、スイッチングユニット３．１７、例えばＲＦスイッチに接続されている。スイッチングユニット３．１７のスイッチング作用により、入力３．１５、３．１６は離散減衰器ユニット３．１９及びＬＮＡ３．２０を介して他のスイッチングユニット３．１８（例えばＲＦスイッチ）に接続されるか、或いはＬＮＡ３．２１を介して他のスイッチングユニット３．１８（例えばＲＦスイッチ）に直接接続され、従ってスイッチングユニット３．１７とスイッチングユニット３．１８の間に２つの対の並列（全く同じ）増幅経路を形成している。ＡＳＩＣ３はスイッチングユニット３．１８の下流側に、さらに、可変減衰器ユニット３．２２、ＬＮＡ３．２３、平坦化ユニット３．２４及び他のＬＮＡ３．２５を備えている。ＬＮＡ３．２５の個々の出力は平衡出力３．２６及び３．２７に接続されている。図２に示されているＡＳＩＣ３の入力３．１５、３．１６と出力３．２６、３．２７の間に配置されているエレメント３．１７〜３．２５のいくつか又はすべては、添付の図３を参照して以下で説明するように、ディジタル制御ユニット、例えば図１のＣＰＵ２．３によって、ディジタル−アナログ変換の後段の制御インタフェース３．７（図１）を介して、或いはディジタル処理ユニットによって直接的に制御することができる。ＡＳＩＣ３の外部に配置されているバラン（図示せず）を使用して、増幅経路３．１〜３．６（図１参照）のうちの１つに平衡信号を入力することができる。
【００３６】
当業者には理解されるように、本発明の集積回路の実施形態によるＲＦ増幅経路（例えば図２によるＲＦ増幅経路）は複数のエレメント又はステージを使用して構築されており、例えば低雑音増幅器、可変減衰器（能動又は受動）及び平坦化ユニットを使用して構築されている。ＡＳＩＣ３の正確な内部アーキテクチャは使用される周波数帯域又は規格に関連する性能要求事項に基づくアプリケーション特化方式で画定しなければならず、図２の特定の実施形態に決して限定されない。さらに、本発明の実施形態によれば、ＢｉＣＭＯＳプロセスのみを利用する場合に極端に制限されることになる性能特性を改善するためには、実施態様には、場合によっては、いくつかのエレメント、例えばフロントエンドスイッチを外部に維持し、或いはチップ（つまりＡＳＩＣ３）を他の外部エレメント、例えばバラン（インピーダンス変換器）、インダクタ、．．．に接続することが必要である。
【００３７】
ＡＳＩＣ３又はＡＳＩＣ仕様の雑音指数が、概して、所与のアプリケーションに迎合的である場合、上で既に言及したように、外部のＬＮＡ（例えば図１のＬＮＡ３．１、３．２）を必要とすることなくＡＳＩＣ３を動作させることができる。
【００３８】
図３は、本発明によるアンテナネットワーク回路１及び集積回路３の他の実施形態のアーキテクチャ概観を提供する略図を示したものである。図３の実施形態によれば、ＡＳＩＣ３はディジタル処理ユニット３．２８を備えた混合モードＡＳＩＣとして工夫されており、ディジタル処理ユニット３．２８の機能は図１に示されているＣＰＵ２．３の機能に概ね対応している。図３のディジタル処理ユニット３．２８は、統合された温度センサ即ち内部温度センサ３．９に動作可能に接続されており、また、ＡＳＩＣ３の外部に配置されている他の様々なエレメント、即ち外部メモリユニット８、詳細には電気的にプログラム可能なメモリタイプ（ＥＥＰＲＯＭ）、例えばフラッシュメモリ、デバッグトレーサ９、例えばＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）の形態のデバッグトレーサ、信号発信エレメント１０、例えば発光ダイオード（ＬＥＤ）、及び参照数字１１で一括して示されている他のエレメント、例えば異なる集積回路、ＳＰＩバス、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）、汎用入力／出力ピン（ＧＰＩ／Ｏ）等々の間の通信を提供するためのＩ２Ｃ制御バスに動作可能に接続されている。当業者に知られているように、メモリユニット８はアドレス及びデータバス３．２９を介してディジタル処理ユニット３．２８に接続されており、一方、前記他のエレメント１１は適切なインタフェース３．３０を介してディジタル処理ユニット３．２８に接続されている。
【００３９】
図３のＡＳＩＣ３に包含されている他のエレメントについては、添付の図１を参照して既に説明済みであり、従ってその詳細な説明は省略する。これらの他のエレメントには、複数の増幅経路３．１〜３．６、．．．が含まれており、分かり易くするためにそれらのうちの２つのみが示されている。添付の図１及び２を参照して上で既に説明したように、増幅経路３．１〜３．６、．．．は、それぞれ、少なくとも１つの低雑音増幅器３．ｘａ、３．ｘａ’を備えており、その後段に可変減衰器３．ｘｂ、３．ｘｂ’及び平坦化ユニット３．ｘｃ、３．ｘｃ’を備えている。ＬＮＡ警報検出器３．１３’、３．１４’によって少なくともＬＮＡ３．ｘａ、３．ｘａ’の動作がモニタされる。ＬＮＡ警報検出器３．１３’、３．１４’の機能は、添付の図１を参照して上で説明した動作状態測定ユニット３．１３、３．１４の機能に概ね対応している。ＬＮＡ警報検出器３．１３’、３．１４'は、制御のために、つまりＬＮＡ３．ｘａ、３．ｘａ’の動作を制御するためにディジタル処理ユニット３．２８に接続されており、また、他の信号発信ユニット１２、例えばＡＳＩＣ３の外部に配置された、ＬＮＡ３．ｘａ、３．ｘａ’のあらゆる警報状態を発信するための２色ＬＥＤに接続されている。
【００４０】
この方法によれば、図３の実施形態は本発明の範囲に包含される他のオプションとして、混合モード又は混合信号ＡＳＩＣ３を表している。上で説明したように、ＡＳＩＣの特徴には、ＬＮＡボード２（図１参照）上の他のＬＮＡ段２．１、２．２を考慮すると、第２のＬＮＡ段及び場合によってはもっと多くのＬＮＡ段、可変減衰器、利得平坦器、ＣＰＵ機能（μＣ機能）、温度知覚機能並びにＶＳＷＲ−ＭＰＸ（Ｖｏｌｔａｇｅ  Ｓｔａｎｄｉｎｇ  Ｗａｖｅ  Ｒａｔｉｏ／Ｍｕｌｔｉｐｌｅｘ）論理が含まれている（図３には示されていない）。外部メモリユニット８の使用は、費用有効性を改善し、また、ＡＳＩＣ３によってサポートされている現在のＲＦ帯域幅又は規格のためのアプリケーションデータのダウンロードに役に立っている。
【００４１】
これに対して、添付の図１を参照して上で説明した実施形態は、オールインワン統合を提供しない代わりに、個別のチップ、例えばＣＰＵ２．３及びＡＳＩＣ３を包含しており、ディジタル処理ユニットをボード上に残していることは当業者には理解されよう。このような実施形態はディジタル処理ユニット又はマイクロコントローラ（μＣ）に対するディジタルインタフェースを含んだアナログデバイスと見なすことができる。この場合、ＡＳＩＣの特徴には、第２のＬＮＡ段及び場合によっては他のＬＮＡ段（図２参照）、可変減衰器、利得平坦器、温度知覚機能、電流知覚機能（ＬＮＡ警報のための）、あらゆる通信（例えば温度補償、利得及び平坦度制御、．．．）のためのμＣに対するＳＰＩインタフェース、ＶＳＷＲ−ＭＰＸ論理、等々が含まれている。図３の解決法の場合と同様、所望の性能を達成するために、第１のＬＮＡ段をボード上に存在させることも可能である。
【００４２】
どの図にも示されていない代替実施形態では、ＡＳＩＣ３は添付の図１を参照して上で説明したように、ボード上つまりＡＳＩＣの外部に配置された、μＣに対する信号をアナログインタフェースするためのアナログインタフェースを備えたアナログデバイスとして工夫することも可能である。この場合、ＡＳＩＣの設計は、ＳＰＩインタフェースが存在していない点を除き、μＣに対するディジタルインタフェースを含んだアナログデバイスの設計に概ね類似している。この場合、適切な制御信号バッファ（図示せず）をボード上、例えばＬＮＡボード２（図１）上に配置しなければならない。この最後の解決法の欠点はＡＳＩＣ入力／出力信号の数が増加することである。
【００４３】
図４は図３のアンテナネットワーク回路及び集積回路のより詳細な略図を示したものである。図４の実施形態の描写は既に説明した図１の実施形態の描写に若干類似しており、また、同じエレメント又は類似したエレメントは同じ参照数字で示されている。これらのエレメントの詳細な説明は省略する。図１には個別の構成要素３．ｘａ〜ｃとして描写されている個々の増幅経路３．１〜３．６上に配置されている異なる機能エレメントは、図４では単一の個々の統一記号３．ｘａｂｃで示されていることに留意されたい。
【００４４】
添付の図３を参照して上で説明したように、ＡＳＩＣ３は、Ｉ２Ｃバスとして構成されたインタフェース３．３０に動作可能に接続されたディジタル処理ユニット３．２８を備えている。さらに、ＡＳＩＣ３（つまりディジタル処理ユニット３．２８）は、図３に３．２９で示されているように、例えばシリアルバスインタフェース又はパラレルバスインタフェースを介して外部メモリユニット（図４には示されていない）に動作可能に接続することができる。
【００４５】
ディジタル処理ユニット３．２８は、温度センサ３．９に接続されており、また、動作状態をモニタするために（例えば電流又は電圧を知覚するために）オンボードＬＮＡ２．１、２．２に接続されている。そのために、ディジタル処理ユニット３．２８はアナログ−ディジタル変換器３．２８ａを備えている。Ｉ２Ｃバス１１ａに動作可能に接続されているため、ディジタル処理ユニット３．２８は、さらに、構成可能ポート３．２８ｂを備えている。さらに、ディジタル処理ユニット３．２８は図３の信号発信ユニット１０を制御するためのＧＰＩ／Ｏ及びＰＷＭ（パルス幅変調）ユニット３．２８ｃ、及び図３のデバッグトレーサ９と通信するためのＪＴＡＧユニット３．２８ｄを備えている。ディジタル処理ユニット３．２８は、さらに、増幅経路エレメント３．ｘａｂｃと通信するため、つまり増幅経路エレメント３．ｘａｂｃの動作を制御するためのディジタル制御インタフェース３．２８ｅ、３．２８ｆを備えている。言い換えると、図４の実施形態によれば、前記増幅経路エレメント３．ｘａｂｃ（ｘ＝１、．．．、６）は内部ディジタル処理ユニット３．２８によるディジタル制御のために工夫されており、例えば温度補償、利得及び平坦度制御、等々のために工夫されている。
【００４６】
当業者には理解されるように、本発明は、上で説明した例示的実施形態、エレメント又は特徴に決して限定されず、結果として得られる実施形態が添付の特許請求の範囲に包含される限り、それらを組み合わせ、或いは交換することができる。詳細には、図１に示されているＡＳＩＣ３の他のエレメント、例えばＭＰＸ論理３．１１、電力管理３．１２、試験インタフェース３．１０又は平坦器インタフェース３．８並びに対応する入力／出力コネクタは、分かり易くするために図には明確に示されていないが、図４の実施形態に関連して提供することも可能である。
【００４７】
添付の図１を参照して上で説明したように、図３及び図４の実施形態では、ディジタル処理ユニット３．２８によって出力される対応するコマンドによって一対の並列／全く同じ増幅経路３．１〜３．６、例えば増幅経路３．１及び増幅経路３．４が起動されている（つまりパワーオンされ、且つ、適切にバイアスされている）。他の増幅経路はパワーオフ状態を維持している。従ってオンボードＬＮＡ２．１、２．２は、バイアスされ、且つ、パワーオンされている。
【００４８】
上で説明したすべての実施形態では、好ましいことには適切な対の増幅経路の起動がプログラムされており、ＬＮＡボード２及びＡＳＩＣ３を備えたアンテナネットワーク回路１を、例えばセルラ遠隔通信ネットワークの基地局で動作させる前にセットアップされる。言い換えると、変化するＲＦ帯域幅又は規格に対するアンテナネットワーク回路１の動的な適合は存在していない。しかしながらこの後者の手法は本発明に包含されている。
【００４９】
さらに、本発明は、ダイバーシチ受信の理由から、複数の並列（全く同じ）増幅経路を示す実施形態によって説明されているが、本発明はこのような実施形態に限定されないことに留意されたい。言い換えると、本発明の基本概念、つまり異なる周波数帯域又は規格専用の複数の増幅経路を有しているため、ディジタル処理ユニットによる制御、或いは前記ディジタル処理ユニットに対するディジタルインタフェースによる制御のために配置されるエレメントには、並列（全く同じ）増幅経路は不要である。しかしながら、いくつかの規格（例えばＧＳＭ）のコンテキストにおいては、場合によっては後者の特徴が必要であり、また、それに応じてＡＳＩＣ３を設計することが可能である（図１及び４参照）。しかしながら、個々のＡＳＩＣが一組の増幅経路のみを備えた本発明による２つのＡＳＩＣを組み合わせることにより、本発明の範囲内で同じ構成を達成することができる。もう一度図１及び図４の実施形態を参照すると、これは、増幅経路３．１〜３．３を備えた第１のＡＳＩＣ及び増幅経路３．４〜３．６を備え第２のＡＳＩＣに対応していると言える。これらのＡＳＩＣは、ディジタルインタフェースによって単一のディジタル処理ユニット（図１のＣＰＵ２．３）に結合することができ、ＡＳＩＣはスレーブとして動作し、また、ＣＰＵはマスタである。この場合、２つのオプションは、１）ディジタルインタフェースと共に複数のＲＦ経路（増幅経路）を提供し（従ってＡＳＩＣを形成し）、且つ、１つの外部ＣＰＵと共にこのＡＳＩＣを２回使用する、或いは２）ダイバーシチのために２回統合され、且つ、ＣＰＵをさらに含んだＲＦ経路を提供する（図４のディジタル処理ユニット３．２８）、のいずれかである。
【００５０】
図５は本発明によるアンテナネットワーク回路及び集積回路の実施形態を備えたマルチチップの略図を示したものであり、また、図６は本発明によるアンテナネットワーク回路及び集積回路の実施形態を備えたマルチチップモジュール（ＭＣＭ）の略図を示したものである。
【００５１】
図５は、概して、上で説明した図１に示されている概念によるマルチチップ解決法、つまりＡＳＩＣ３が混合モード即ち混合信号動作のために工夫されたものではなく、専用ＲＦチップの形態のマルチチップ解決法を示したものである。ＡＳＩＣ３はＬＮＡボード２の上にディジタル処理ユニット（ＣＰＵ）２．３と共に配置されている。上で説明した実施形態とは対照的に、温度センサはＬＮＡボード２の上に配置された個別の構成要素２．６として工夫されている。ＡＳＩＣ（ＲＦチップ）３、ＣＰＵ２．３及び温度センサ２．６（これらはすべて、パッケージ化された個別のチップとして工夫することができる）は、アンテナネットワーク回路１内でＬＮＡ機能を提供している、と見なすことができる。図５には、前記ＬＮＡ機能は、ダッシュ線が施されたボックス２’で示されている。ＬＮＡボード２（ＬＮＡ機能２’）からの出力信号はＲＦ分割器１３及びＲＦ出力１４に提供され、アンテナネットワーク回路１を備えたエンティティ、例えばセルラ遠隔通信ネットワークの基地局でさらに使用される。
【００５２】
図５のＬＮＡボード２の上に提供されている、例えば電源レギュレーション、等々のために使用されている他のエレメントについての説明はそれらが本発明の一部を形成していないため省略する。
【００５３】
添付の図６に示されているように、図５のＬＮＡ機能２’は、ＲＦチップ（ＲＦダイ）即ちＡＳＩＣ３、ＣＰＵチップ（ＣＰＵダイ）２．３及びセンサチップ（センサダイ）２．６を単一のモジュールの中で組み合わせたマルチチップモジュール（ＭＣＭ）を提供することによって達成することができることが好ましい。ＣＰＵベアダイ２．３並びにアナログデバイスベアダイ３、２．６は適切な基板２”の上、例えばセラミック材料の上に配置されている。
【００５４】
この方法によれば、本発明による解決法は上で説明した本発明の実施形態によるＣＰＵベアダイ並びに多数のアナログデバイスベアダイを使用して構築される。この方法によれば、空間が節約される方法でＬＮＡ機能２’を提供することができ、従って容易にオンボード統合することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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