(57)【要約】【課題】分子―原子複合体（４，５，６）を備えるメモリ・デバイスを提供する。【解決手段】本発明は、第１絶縁層（３）上に配置されている分子―原子複合体（４，５，６）を備えるメモリ・デバイスに関し、前記メモリ・デバイス（１）の第１メモリ状態が前記分子―原子複合体（４，５，６）の第１電荷分布状態に対応し、そして前記メモリ・デバイス（１）の第２メモリ状態が前記分子―原子複合体（４，５，６）の第２電荷分布状態に対応し、前記第１メモリ状態に対応する前記分子―原子複合体（４，５，６）の総電荷が前記第２メモリ状態に対応する前記分子―原子複合体（４，５，６）の総電荷に等しく、前記第１絶縁層（３）が第１コンタクト層（２）上に設けられ、前記分子―原子複合体（４，５，６）が前記第１絶縁層（３）上に配置された少なくとも１つの原子（５）及び少なくとも１つの分子（４）を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１絶縁層（３）上に配置されている分子−原子複合体（４，５，６）を備えるメモリ・デバイスであって、
前記メモリ・デバイスの第１メモリ状態が前記分子−原子複合体（４，５，６）の第１電荷分布状態に対応し、そして前記メモリ・デバイスの第２メモリ状態が前記分子−原子複合体（４，５，６）の第２電荷分布状態に対応し、
前記第１メモリ状態に対応する前記分子−原子複合体（４，５，６）の総電荷が前記第２メモリ状態に対応する前記分子−原子複合体（４，５，６）の総電荷に等しく、
前記第１絶縁層（３）が第１コンタクト層（２）上に設けられ、
前記分子−原子複合体（４，５，６）が前記第１絶縁層（３）上に配置された少なくとも１つの原子（５）及び少なくとも１つの分子（４）を有する、メモリ・デバイス。
【請求項２】
前記単一原子（５）及び前記分子（４）の間に化学結合（６）が形成されるように前記分子−原子複合体（４，５，６）の前記単一原子（５）及び前記分子（４）が前記第１絶縁層（３）上に近接して配置されている、請求項１に記載のメモリ・デバイス。
【請求項３】
前記第１絶縁層（３）が前記分子−原子複合体（４，５，６）及び前記第１コンタクト層（２）の間で第１トンネル接合を形成する、請求項１又は請求項２に記載のメモリ・デバイス。
【請求項４】
前記分子−原子複合体（４，５，６）上に設けられて第２絶縁層（１２）及び該第２絶縁層（１２）上に設けられた第２コンタクト層（１３）とを備え、
前記第２絶縁層（１２）が、前記分子−原子複合体（４，５，６）及び前記第２コンタクト層（１３）の間で第２トンネル接合を形成する、請求項１乃至３のいずれか１項に記載のメモリ・デバイス。
【請求項５】
前記分子−原子複合体（４，５，６）に近接して設けられたコンタクト手段（９）を備え、
該コンタクト手段（９）及び前記分子−原子複合体（４，５，６）がボイド・スペースだけ離されており、該ボイド・スペースが前記分子−原子複合体（４，５，６）及び前記コンタクト手段（９）の間で第２トンネル接合を形成する、請求項１乃至３のいずれか１項に記載のメモリ・デバイス。
【請求項６】
前記第１絶縁層（３）が、前記分子−原子複合体（４，５，６）の第１電荷分布状態又は第２電荷分布状態に応答して分極される分極可能な材料（１０，１１）である、請求項１乃至５のいずれか１項に記載のメモリ・デバイス。
【請求項７】
前記第２絶縁層（１２）が、前記分子−原子複合体（４，５，６）の第１電荷分布状態又は第２電荷分布状態に応答して分極される分極可能な材料である、請求項４乃至６のいずれか１項に記載のメモリ・デバイス。
【請求項８】
前記第１メモリ状態又は前記第２メモリ状態を生じるために、バイアス電圧（ＶＢＩＡＳ）が、前記第１コンタクト層（２）及び前記第２コンタクト層（１３）の間に又は前記第１コンタクト層（２）及び前記コンタクト手段（９）の間に印加される、請求項４乃至７のいずれか１項に記載のメモリ・デバイス。
【請求項９】
前記第１コンタクト層（２）及び前記第２コンタクト層（１３）の間に又は前記第１コンタクト層（２）及び前記コンタクト手段（９）の間に印加される前記バイアス電圧（ＶＢＩＡＳ）が所定の閾値電圧（ＶＴＨ１，ＶＴＨ２）を越えると、前記第１メモリ状態が前記第２メモリ状態にスイッチされる、請求項８に記載のメモリ・デバイス。
【請求項１０】
前記分子−原子複合体（４，５，６）の前記分子（４）の少なくとも１つの分子状態のエネルギーが、前記第１コンタクト層（２）のフェルミ・エネルギーに近接している、請求項１乃至９のいずれか１項に記載のメモリ・デバイス。
【請求項１１】
前記第１コンタクト層（２）の前記フェルミ・エネルギーが、前記第１コンタクト層（２）の結晶配向を変化することにより調整される、請求項１乃至１０のいずれか１項に記載のメモリ・デバイス。
【請求項１２】
前記第１コンタクト層（２）の仕事関数、前記分子−原子複合体（４，５，６）の前記分子（４）の電子親和力又はイオン化電位及び前記単一原子（５）の電子親和力又はイオン化電位の間の差が、１．５ｅＶである、請求項１乃至１１のいずれか１項に記載のメモリ・デバイス。
【請求項１３】
前記分子−原子複合体（４，５，６）が、前記メモリ・デバイスの他のメモリ状態に対応する他の電荷分布状態を有する、請求項１乃至１２のいずれか１項に記載のメモリ・デバイス。
【請求項１４】
前記分子（４）が有機分子であり、オリゴアシン、金属―フタロシアニン及びペリレンテトラカルボキシリックアシッド−ジアンハイドライド（ＰＴＣＤＡ）から成る群から選択された分子である、請求項１乃至１３のいずれか１項に記載のメモリ・デバイス。
【請求項１５】
前記分子（４）がペリレンテトラカルボキシリックアシッド−ジアンハイドライド（ＰＴＣＤＡ）である、請求項１乃至１４のいずれか１項に記載のメモリ・デバイス。
【請求項１６】
前記単一原子（５）が金原子である、請求項１乃至１５のいずれか１項に記載のメモリ・デバイス。
【請求項１７】
前記絶縁層（３）が単層、２層又は３層にされたＮａＣｌ（１０，１１）である、請求項１乃至１６のいずれか１項に記載のメモリ・デバイス。
【請求項１８】
前記第１コンタクト層（２）が銅である、請求項１乃至１７のいずれか１項に記載のメモリ・デバイス。
【請求項１９】
第１コンタクト層（２）と、
該第１コンタクト層（２）上に設けられた第１絶縁層（３）と、
該第１絶縁層（３）上に配置された分子−原子複合体（４，５，６）と、
該分子−原子複合体（４，５，６）上に設けられた第２絶縁層（１２）と、
該第２絶縁層（１２）上に設けられた第２コンタクト層（１３）とを備え、
前記第１コンタクト層（２）及び前記分子−原子複合体（４，５，６）の間の前記第１絶縁層（３）と、前記分子−原子複合体（４，５，６）及び前記第２コンタクト層（１３）の間の前記第２絶縁層（１２）とがそれぞれトンネル接合を形成する、メモリ・セル。
【請求項２０】
前記分子−原子複合体（４，５，６）が単一原子（５）及び分子（４）よりなり、前記分子−原子複合体（４，５，６）が前記メモリ・セルの第１メモリ状態に対応する第１電荷分布状態及び前記メモリ・セルの第２メモリ状態に対応する第２電荷分布状態を少なくとも有する、請求項１９に記載のメモリ・セル。
【請求項２１】
前記第１メモリ状態に対応する前記分子−原子複合体（４，５，６）の総電荷が前記第２メモリ状態に対応する前記分子−原子複合体（４，５，６）の総電荷に等しい、請求項２０に記載のメモリ・セル。
【請求項２２】
前記分子−原子複合体（４，５，６）が前記第１絶縁層（３）及び前記第２絶縁層（１２）の間に埋め込まれ、前記第１絶縁層及び前記第２絶縁層が前記分子−原子複合体（４，５，６）の前記単一原子（５）及び前記分子（４）の熱拡散を機械的及び静電的に抑圧する分極可能な材料である、請求項１９乃至２１のいずれか１項に記載のメモリ・セル。
【請求項２３】
同じ型の複数の前記分子−原子複合体（４，５，６）が前記第１コンタクト層（２）及び前記第２コンタクト層（１３）の間に設けられ、前記複数の分子−原子複合体（４，５，６）のそれぞれが前記第１絶縁層（３）により前記第１コンタクト層（２）から分離され、そして前記第２絶縁層（１２）により前記第２コンタクト層（１３）から分離されている、請求項１９乃至２２のいずれか１項に記載のメモリ・セル。
【請求項２４】
前記分子−原子複合体（４，５，６）の前記分子（４）がペリレンテトラカルボキシリックアシッド−ジアンハイドライド（ｐｅｒｙｌｅｎｅｔｅｔｒａｃａｒｂｏｘｙｌｉｃａｃｉｄ−ｄｉａｎｈｙｄｒｉｄｅ、（ＰＴＣＤＡ）であり、前記単一原子（５）が金原子、プラチナ原子及び銀原子からなる群から選択された原子であり、前記第１絶縁層（３）または前記第２絶縁層（１２）あるいはその両方が１層、２層又は３層のＮａＣｌ、アルカリハロゲン化物、金属酸化物及び半導体酸化物からなる群から選択され、前記第１コンタクト層（２）または前記第２コンタクト層（１３）あるいはその両方が銅及び半導体材料から成る群から選択される、請求項１９乃至２３のいずれか１項に記載のメモリ・セル。
【請求項２５】
各メモリ・セルがワード線（１６，２０，２１）及びビット線（１５，１７，１８，１９）の間に配置され、前記ワード線（１６，２０，２１）が前記メモリ・セルの前記第１コンタクト層（３）に電気的に接続され、そして前記ビット線（１５，１７，１８，１９）が前記メモリ・セルの前記第２コンタクト層（１３）に電気的に接続されている、請求項１９乃至２４のいずれか１項に記載のメモリ・アレイ。
【請求項２６】
前記メモリ・セルの１組が共通のワード線（１６，２０，２１）を共有する、請求項２５に記載のメモリ・セル・アレイ。
【請求項２７】
前記メモリ・セルの１組のうちの複数のメモリ・セルの前記第１コンタクト層が共通ワード線（１６，２０，２１）として使用される、請求項２６に記載のメモリ・セル・アレイ。
【請求項２８】
前記メモリ・セル・アレイが複数組のメモリ・セルを有し、該複数組のメモリ・セルのうちの複数のメモリ・セルの前記第２コンタクト層の選択が、共通ビット線（１５，１７，１８，１９）により行われる、請求項２５乃至２７のいずれか１項に記載のメモリ・セル・アレイ。
【請求項２９】
第１コンタクト層（２）を形成するステップと、
該第１コンタクト層（２）上に第１絶縁層（３）を形成するステップと、
該第１絶縁層（３）上に少なくとも１つの分子（４）を配置するステップと、
前記少なくとも１つの分子（４）に近接して単一原子（５）を前記第１絶縁層（３）上に配置するステップであって、前記分子（４）及び前記単一原子（５）の間の距離は、前記分子（４）及び前記単一原子（５）の間に化学結合（６）が生じて分子−原子複合体（４，５，６）を形成するように調整される前記ステップと、
前記分子−原子複合体（４，５，６）上に第２絶縁層（１２）を形成するステップと、
該第２絶縁層（１２）上に第２コンタクト層（１３）を形成するステップとを含むメモリ・セルの製造方法。
【請求項３０】
前記分子−原子複合体（４，５，６）が第１電荷分布常置及び第２電荷分布状態を有するように前記分子（４）及び前記単一原子（５）の材料が選択され、前記第１及び第２電荷分布状態が前記分子−原子複合体（４，５，６）の総電荷に対応する、請求項２９に記載の製造方法。
【請求項３１】
前記第１コンタクト層（２）上に前記第１絶縁層（３）を形成する前記ステップが、前記第１コンタクト層（２）上に絶縁材料（１０，１１）を蒸着することを含む、請求項２９又は請求項３０に記載の製造方法。
【請求項３２】
前記第１絶縁層（３）上に少なくとも１つの分子（４）を形成するステップが、前記第１絶縁層（３）上に分子の材料を蒸着することを含む、、請求項２９乃至３１のいずれか１項に記載の製造方法。
【請求項３３】
前記第１絶縁層（３）上に少なくとも１つの分子（４）を配置するステップが、自己組織化処理を含む、請求項２９乃至３２のいずれか１項に記載の製造方法。
【請求項３４】
前記少なくとも１つの分子（４）に近接して単一原子（５）を前記第１絶縁層（３）上に配置するステップが、走査型トンネル顕微鏡のチップ（９）を使用する、請求項２９乃至３３のいずれか１項に記載の製造方法。
【請求項３５】
前記第１コンタクト層（２）及び前記第２コンタクト層（１３）のうち少なくとも一方が銅の単結晶である、請求項２９乃至３４のいずれか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報が分子状態または原子状態あるいはその両方の状態で蓄積されるメモリ・デバイス、更に具体的にいうならば、メモリ・セル及びメモリ・セル・アレイに関する。更に、本発明は、対応する単原子及び単分子メモリ・デバイスを製造する方法に関する。
【背景技術】
【０００２】
今日の電子メモリ・デバイスの多くは、論理高状態又は論理低状態にされるトランジスタ回路によりメモリ・セルが形成される半導体を基礎とする技術により実現されている。半導体技術を基礎とするこのような種々なメモリ・セルが、広範な用途に対して知られている。電力消費、信頼性及び動作速度の観点でのこのようなメモリの効率は、このような半導体素子、即ち、トランジスタの寸法に主に依存する。従って、最近の何十年かに亘って、半導体を基礎とする電子回路の大規模な小型化及び集積化が行われてきた。従って、半導体及びトランジスタを基礎とするメモリに代わるものであって、更に低い電力消費の更に小型のデバイスを可能としそして更に早いスイッチング・サイクルを可能にする多くの解決策が提案されてきた。
【０００３】
ナノ技術と呼ばれるものにおいて、単分子又は原子が機械的又は電子的に操作され、そして情報を蓄積する手段として動作する。J.Repp等の文献“Controlling the Charge State of Individual GoldAtoms”, Science 306, 1126 (2004)において、塩化ナトリウム（ＮａＣｌ）フィルム上の単一の金(Ａｕ)の帯電状態を制御する方法が示されている。この文献において、ＮａＣｌフィルム上に吸着され負に帯電された金原子（Ａｕ―）は第１論理状態に対応し、そして中性状態にある金原子（Ａｕ０）は第２論理状態に対応する。原子を流れる電流は、帯電状態に依存して変化し、そしてこの帯電状態は電圧パルスを印加することにより変化される。金原子の帯電状態により蓄積されている情報を読みとるには、トンネル電流が原子を通るように送られる。オン／オフ比として限定される２つの電荷状態相互間のこのトンネル電流の差は、通常非常に低く、即ち、どのような用途に対してもあまりにも低い３のレンジである。従って、異なる論理状態に対応する原子又は分子を流れる電流のオン／オフ比が大きい原子又は分子メモリ・デバイスを実現することが望ましい。
【０００４】
端子として金属コンタクトを有する２端子デバイスとして使用される金属／perylenetetracarboxylicacid-dianhydide(PTCDA)/金属）をこの順序で含むサンドイッチ構造が、R.Agrawal, S.Ghosh, ”Mechanism of ElectricField Induced Conductance Transition in Molecular Organic Semiconductor BasedThin Films”, cond-mat 0604219に示されている。この文献によると、有機ＰＴＣＤＡの電気伝導率は、有機層への金属クラスタ又は金属ナノ粒子の泳動（マイグレーション）により生じる。電界により生じる浸透により、このような金属性ナノ粒子を通る導電路が生じる。オン状態及びオフ状態の間でスイッチするために、２つの金属電極間に６０−１００ＫＶ／ｃｍの電界が印加される。Cond-mat 0604219の文献に従うシステムにおいては、幾つかのＰＴＣＤＡの有機層が含まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
周知の単分子又は単原子デバイスは、論理状態に対応する電気的な分子状態が短期間に亘って安定するだけであり、そして非常な低温で動作することを必要とするという不利点を有する。これによりこれらのデバイスは個別の用途に対して適していない。
【非特許文献１】R.Agrawal,S.Ghosh, ”Mechanism of Electric Field Induced Conductance Transition inMolecular Organic Semiconductor Based Thin Films”, cond-mat 0604219
【課題を解決するための手段】
【０００６】
従って、論理状態の読み取り及び書き込みがより簡単な分子コンポーネントに基づくメモリ・デバイスを実現することが望ましい。
【０００７】
本発明の１つの態様の実施例によると、絶縁層上に分子−原子複合体(ｍｏｌｅｃｕｌｅ−ａｔｏｍ  ｃｏｍｐｌｅｘ)が配置されているメモリ・デバイスが提供され、ここで、メモリ・デバイスの第１のメモリ状態は、分子−原子複合体の第１の電荷分布状態に対応し、そしてメモリ・デバイスの第２のメモリ状態は、分子−原子複合体の第２の電荷分布状態に対応する。第１メモリ状態に対応する分子−原子複合体の総電荷（ｔｏｔａｌ  ｃｈａｒｇｅ）は、第２メモリ状態に対応する分子−原子複合体の総電荷に等しい。更に、第１絶縁層が第１コンタクト層上に形成され、そして、分子−原子複合体は、絶縁層上の少なくとも１つの原子及び少なくとも１つの分子から成る。
【０００８】
個別の分子及び個別の原子の複合体を形成することにより、電荷分布状態に依存する電流の変化が明確となり、そして検出が検出手段により行われ得る。更に、分子−原子複合体の総電荷は、１つの状態から他の状態へ変化したときにも保持される。このようなデバイスは、電流が分子−原子複合体に入りそして出る連続的な電子のトンネルにより生成されるときにこの分子−原子複合体を流れるトンネル電流の高いオン／オフ比を示す。第１絶縁層はトンネル接合を構成する。
【０００９】
１つの実施例において、分子−原子複合体をもたらす単一原子及び分子は、この分子及び単一原子の間に化学結合を生じるように、第１絶縁層上に互いに近接して配置される。従って、原子及び分子の共通電子形態が、例えば共有結合又はイオン結合を生じることにより生じる。分子及び単一原子が近接して配置されるほど、分子−原子複合体を生成する結合の可能性が高くなる。更に複雑な複数の分子−原子複合体を形成するように、幾つかの個別の原子が複数分子のそれぞれに近接して配置され得る。
【００１０】
本発明の実施例において、メモリ・デバイスは、分子−原子複合体上に形成された第２絶縁層及びこの第２絶縁層上に形成された第２コンタクト層を含む。これにより、第２絶縁層は、分子−原子複合体及びコンタクト層の間で第２のトンネル接合を形成する。従って、このシステムは、中間に分子−原子複合体を有するダブル・バリア構造をもたらす。
【００１１】
本発明の更に他の実施例においては、コンタクト手段が分子−原子複合体に近接して配置され、ここで、コンタクト手段及び分子−原子複合体は、ボイド・スペースだけ分離される。従って、ボイド・スペースは、分子−原子複合体及びコンタクト手段の間の第２のトンネル接合を形成する。この構造は、コンタクト手段が走査型トンネル顕微鏡（ＳＴＭ）のチップであるダブル・バリア構造をもたらす。
【００１２】
本発明の実施例において、第１絶縁層は、分極可能な材料で形成され、ここで、分極可能な材料は、分子−原子複合体の第１電荷分布状態又は第２電荷分布状態に応答して分極される。更に他の実施例において、第２絶縁層は分極可能な材料で形成され、ここで、分極可能な材料は、分子−原子複合体の第１電荷分布状態又は第２電荷分布状態に応答して分極される。第１又は第２絶縁層或いはその両方の対応する分極は、実際のメモリの論理状態に対応して変化する電荷分布状態の安定性を増大する。従って、分極材料の使用は、本発明の実施例が動作され得る温度範囲を改善する。
【００１３】
本発明の他の実施例において、第１コンタクト層及び第２コンタクト層の間に、又は第１コンタクト層及びコンタクト手段の間にバイアス電圧が印加され、これにより、第１メモリ状態又は第２メモリ状態を生じる。本発明の実施例によると、メモリ状態は、分子−原子複合体の総電荷を変化させることなく導電性又は金属コンタクトへ電圧を印加することによりセットされ得る。従って、本発明に実施例は、分子及び原子コンポーネントに基づくメモリ・デバイスに対応する。
【００１４】
本発明の実施例において、バイアス電圧が第１コンタクト層及び第２コンタクト層の間に印加され、そしてバイアス電圧が予定の閾値電圧を超えると、第１メモリ状態が第２メモリ状態にスイッチされる。これの代わりに、第１コンタクト層及びコンタクト手段の間のバイアス電圧が、バイアス電圧の予定の閾値を超えるときに状態がスイッチされる。
【００１５】
分子−原子複合体の分子の少なくとも１つの分子状態のエネルギーが、第１コンタクト層のフェルミ・エネルギーに近接又はほぼ等しいことが望ましい。分子のエネルギー及びフェルミ・エネルギーを同じエネルギー・レンジに選択することにより、トンネル動作即ち分子−原子複合体を通る電子の転送が増大される。第１コンタクト層のフェルミ・エネルギーは、第１コンタクト層の結晶配向を変化させることにより調整され得る。半導体材料により形成されるコンタクト層のフェルミ・エネルギーは、半導体への不純物のドープを適切に行うことにより調整され得る。
【００１６】
本発明の更に他の実施例において、第１コンタクト層の仕事関数、分子−原子複合体の分子の電子親和力又はイオン化電位、及び単一原子の電子親和力又はイオン化電位の差は、１．５ｅＶのレンジ内である。
【００１７】
本発明の実施例の分子−原子複合体は、メモリ・デバイスの他のメモリ状態に対応する他の電荷分布状態を示すことが望ましい。
【００１８】
分子は有機分子であることが望ましく、特に、オリゴアシン（ｏｌｉｇｏａｃｅｎｅ）、金属―フタロシアニン（Ｐｈｔｈａｌｏｃｙａｎｉｎｅ）及びペリレンテトラカルボキシリックアシッド−ジアンハイドライド（ｐｅｒｙｌｅｎｅｔｅｔｒａｃａｒｂｏｘｙｌｉｃａｃｉｄ−ｄｉａｎｈｙｄｒｉｄｅ、（ＰＴＣＤＡ））から成る群から選択された分子が特に望ましい。このような分子は、分子−原子複合体を形成する個別の原子を伴う共通の電子系の形成を促進する限定されない電子系を構成する。単一原子は、例えば金原子が好ましいが、プラチナ原子、銀原子、銅原子等が使用され得る。
【００１９】
絶縁層は、１層、２層又は３層構造の塩化ナトリウム（ＮａＣｌ）であるが、例えば金属酸化物、他のアルカリハロゲン化物（アルカリハライド、ａｌｋａｌｉ  ｈａｌｉｄｅ）等のような他の物質でもよい。第１コンタクト層は銅であることが望ましい。
【００２０】
本発明の他の態様の実施例に従うと、第１コンタクト層、この第１コンタクト層上の第１絶縁層、この第１絶縁層上に配置された分子−原子複合体、この分子−原子複合体上の第２絶縁層及びこの第２絶縁層上の第２コンタクト層を有するメモリ・セルが提供される。これにより、第１絶縁層は、第１コンタクト層及び分子−原子複合体の間でトンネル接合を形成し、そして第２絶縁層は、分子−原子複合体及び第２コンタクト層の間でトンネル接合を形成する。
【００２１】
本発明を実施したメモリ・セルにおいて、分子−原子複合体は単一原子及び分子から成り、この分子−原子複合体は少なくとも、メモリ・セルの第１メモリ状態に対応する第１電荷分布状態及びメモリ・セルの第２メモリ状態に対応する第２電荷分布状態を有する。第１メモリ状態に対応する分子−原子複合体の総電荷は、第２メモリ状態に対応する分子−原子複合体の総電荷に等しいことが望ましい。分子−原子複合体は、より良好な複合体を形成するように分子に近接して配置された１つ以上の単一原子を含み得る。
【００２２】
本発明を実施したメモリ・セルにおいて、分子−原子複合体は、第１絶縁層及び第２絶縁層の間に埋め込まれ、ここで、第１及び第２絶縁層は、分子−原子複合体の単一原子及び分子の熱的な拡散を機械的及び静電的に抑圧するための分極可能な材料である。分子−原子複合体を密封することにより、望ましくない不純物の拡散を防止することができる。更に、分子−原子複合体を機械的に安定化することにより、電荷分布状態のエネルギー状態に重なる熱的な励起が著しく減少され得る。従って、高温での動作が可能となる。
【００２３】
本発明を実施したメモリ・セルにおいて、同じ型の複数の分子−原子複合体が第１コンタクト層及び第２コンタクト層の間に配置される。次いで、複数の分子−原子複合体は、第１絶縁層により第１コンタクト層から分離され、そして複数の分子−原子複合体は、第２絶縁層により第２コンタクト層から分離される。もしも複数の分子−原子複合体が分子メモリとして使用されるならば、分子−原子複合体の電荷分布状態によって順次トンネルすることから生じ第１コンタクト層及び第２コンタクトと層の間を流れる平均電流が、検出されそして１つのメモリ状態と認識される。２つのコンタクト層にバイアス電圧を印加することにより、それぞれのメモリ状態が所望の電荷分布状態を生じることにより書き込まれ得る。複数の分子−原子複合体は、この分子−原子複合体の単層として実現されることが望ましい。
【００２４】
本発明の実施例において、分子−原子複合体の分子はペリレンテトラカルボキシリックアシッド−ジアンハイドライド（ｐｅｒｙｌｅｎｅｔｅｔｒａｃａｒｂｏｘｙｌｉｃａｃｉｄ−ｄｉａｎｈｙｄｒｉｄｅ、（ＰＴＣＤＡ））であり、単一原子は金原子、プラチナ（白金）原子又は銀原子であり、第１及び第２絶縁層は単層、２層又は３層のＮａＣｌ，金属酸化物又は半導体酸化物であり、そして第１及び第２コンタクト層は銅又は半導体材料である。
【００２５】
本発明の他の態様の実施例に従うと、本発明の上述の実施例に従う複数のメモリ・セルからなるメモリ・セル・アレイが提供される。メモリ・セルはワード線及びビット線の間に配置され、ここで、ワード線はメモリ・セルの第１コンタクト層に電気的に接続され、そしてビット線はメモリ・セルの第２コンタクト層に電気的に接続される。各メモリ・セルの良好な実施例において、１組のメモリ・セルは共通ワード線を共有する。更に、１組のメモリ・セルのうちの複数のメモリ・セルの第１コンタクト層は共通ワード線として設けられる。望ましくは、メモリ・セル・アレイは、複数組のメモリ・セルよりなり、複数組のメモリ・セルのうちの複数のメモリ・セルの第２コンタクト層は、共通ビット線として設けられる。
【００２６】
本発明の他の態様の実施例に従うと、メモリ・セルを製造する方法が提供され、ここでこの方法は、
第１コンタクト層を形成するステップと、
前記第１コンタクト層上に第１絶縁層を形成するステップと、
前記第１絶縁層上に少なくとも１つの分子を配置するステップと、
前記少なくとも１つの分子に近接して単一原子を配置するステップであって、前記分子及び前記単一原子の間の距離は、前記分子及び前記単一原子の間に化学結合が生じて分子−原子複合体を形成するように調整される前記ステップと、
前記分子−原子複合体上に第２絶縁層を形成するステップと、
前記第２絶縁層上に第２コンタクト層を形成するステップとを含む。
【００２７】
本発明を実施する方法の修正例において、分子及び単一原子は、分子−原子複合体が第１電荷分布状態及び第２電荷分布状態を有するように選択され、ここで第１及び第２電荷分布状態は、分子−原子複合体の同じ総電荷に対応する。
【００２８】
第１コンタクト層上に第１絶縁層を形成するステップは、コンタクト層上に絶縁材料を蒸着するステップを含む。第１絶縁層上に少なくとも１つの分子を形成するステップは、絶縁層上に１つの分子材料を蒸着することを含む。第１絶縁層上に少なくとも１つの分子を形成するために、自己組織化（ｓｅｌｆ  ａｓｓｅｍｂｌｙ）技術が使用され得る。分子自己組織化技術は単一ＰＴＣＤＡ層を生成するためのものとして知られている。更に、少なくとも１つの分子に近接して単一原子を配置するために、走査型トンネル顕微鏡のチップ又は自己組織化技法が使用され得る。良好な実施例では、第１コンタクト層又は第２コンタクト層或いはその両方は、銅の単一結晶である。以下の説明において、本発明に従うメモリ・デバイス及びメモリ・セルの例示的な実施例並びにこのようなメモリを製造するための方法を図面を参照して説明する。
【図面の簡単な説明】
【００２９】
【図１】本発明に従うメモリ・デバイスの実施例の基本的な構造を示す図である。
【図２】本発明に従うメモリ・デバイスの実施例に適する分子配列の透視図である。
【図３】本発明に従うメモリ・デバイスの実施例の分極効果を示す図である。
【図４】２つのメモリ状態に対する本発明に従うメモリ・デバイスの実施例の電流―電圧特性を示す図である。
【図５】本発明に従うメモリ・デバイスの実施例のスイッチング・サイクルを示す図である。
【図６】本発明に従うメモリ・デバイス及びメモリ・セルの例示的な実施例を示す図である。
【図７】本発明に従うメモリ・デバイス及びメモリ・セルの例示的な実施例を示す図である。
【図８】本発明に従うメモリ・デバイス及びメモリ・セルの例示的な実施例を示す図である。
【図９】本発明に従うメモリ・デバイス及びメモリ・セルの例示的な実施例を示す図である。
【図１０】本発明の実施例に従うメモリ・セル・アレイを示す図である。
【図１１】本発明の実施例に従うメモリ・セルの製造方法のステップを示す図である。
【発明を実施するための形態】
【００３０】
図において同様の機能を有する素子は同じ参照番号により示してある。
【実施例１】
【００３１】
図１は、本発明の実施例に従う分子コンポーネントに基づくメモリ・セルの第１の実施例を概略的に示す。メモリ・デバイス１は、例えば単結晶銅のような導電層２（コンタクト層ともいう）、例えばＮａＣｌ単層から成る絶縁層３，例えばＰＴＣＤＡ分子のような分子４及び例えば金原子のような個別原子５を含む。ＰＴＣＤＡ分子４及び金原子５は、金原子５及びＰＴＣＤＡ４の間に化学結合６が生じ、これにより分子−原子複合体を生じるように互いに近接して配列される。これは、例えばＰＴＣＤＡの分子の分子軌道が金原子に重なるときに生じる。分子−原子複合体は、別々に検出され得る２つの著しく異なる電荷分布状態を示す。ＮａＣｌ層上の単一の金の吸着分子（ａｄａｔｏｍ）に対して観察されたものと対照的に、分子−原子複合体は、１つの電荷分布状態から他の電荷分布状態へスイッチしたときに、その総計の電荷を変動しない。更に、第１状態にある分子−原子複合体を流れるトンネル電流と第２状態にある分子−原子複合体を流れるトンネル電流との比が増大される。
【００３２】
図２は、本発明の実施例に従うメモリ・デバイスに適する配列を示す透視図である。配列１０１は、好ましくは欠陥のない（１１１）銅単結晶であることが望ましい銅の基板２を有する。銅基板２の表面上にＮａＣｌが、例えば２つの単層３を生じるように熱的に蒸着されることができる。２つのＮａＣｌ単層３の上に、ＰＴＣＤＡ分子４と個別の金原子５とが配置される。π結合されたＰＴＣＤＡ分子４及び金原子５はＮａＣｌフィルム３上で数ナノメートルのレンジの距離だけ非常に近接されている。ＰＴＣＤＡ−金複合体をこのように形成すると、複合体内部の金原子の２つの可能な帯電状態に対応する２つの異なる分子共鳴を示す。しかしながら、分子−原子複合体の総電荷量は一定である。
【００３３】
ＰＴＣＤＡ及び金は、図２に９として示されている走査型トンネル顕微鏡（ＳＴＭ）のチップにより配置され得る。配列１０１は、第１端子７が銅基板２に電気的に接続されそして第２端子８がチップ９に接続されている２端子型デバイスである。分子−原子複合体の電荷分布状態に依存して、このデバイスを流れる電流は著しく変化する。銅基板２，ＰＴＣＤＡ−Ａｕ複合体及びチップ９又はこれとは反対の方向の連続的なトンネル事象を通って流れる電気的電流は、２つの端子７及び８に印加されるバイアス電圧ＶＢＩＡＳに依存する。それぞれのバイアス電圧ＶＢＩＡＳを変化させることにより、ＰＴＣＤＡ−Ａｕ複合体の分子状態又は電荷分布状態が誘起されそして安定に維持され得る。従って、分子−原子複合体の電荷分布状態をプログラムし、そして電荷分布状態を検出することにより、情報が分子スケールで蓄積されそして読み出され得る。
【００３４】
図３の（Ａ）及び（Ｂ）は、ＰＴＣＤＡ−Ａｕ複合体の分子電荷−分布状態を安定化する上での絶縁層３（ＮａＣｌ原子層により実現される）の役割を示す。図３の（Ａ）及び（Ｂ）は、ＮａＣｌ層３を示し、ここで、ナトリウム・イオン（Ｎａ）は小円１１として示されており、そして塩素（Ｃｌ）イオンは大円１０として示されている。この単原子層３上では、ＰＴＣＤＡ分子４及び金原子５は、金原子５がＰＴＣＤＡの分子軌道に重なりこれにより化学結合６を形成するように配置されている。これが分子−原子複合体を生じる。塩化ナトリウムは、ＰＴＣＤＡ−Ａｕにより分極されるので、ＰＴＣＤＡ−Ａｕ複合体の電荷分布の変化は、ＮａＣｌ表面の分極の変化と説明することができる。図３（Ａ）は、分子−原子複合体、ＰＴＣＤＡ−Ａｕ複合体それぞれの第１の電荷分布状態を示し、ここで、金原子又は金イオンは負に帯電され、そしてＰＴＣＤＡ分子は中性状態（ｎｅｕｔｒａｌ）に留まる。従って、ＰＴＣＤＡ−Ａｕ複合体の全体的な帯電状態は負である。金５が負に帯電されている場合のナトリウム・イオン１１及び塩素イオン１０の静電的相互作用は、分子−原子複合体の電荷分布状態の安定性を増大する。
【００３５】
ＰＴＣＤＡ−Ａｕ複合体の第２の電荷分布状態へスイッチすると、絶縁塩化ナトリウム層３の分極が緩和（ｒｅｌａｘａｔｉｏｎ）プロセスを引き起こし、従って、第２の電荷分布状態の改善された安定性を生じる。このことは図３（Ｂ）に示されており、ここで、ＰＴＣＤＡ複合体は負に帯電され一方金原子は中性状態である。再び、正のナトリウム・イオンが引きつけられ、一方負の塩素イオン１０は負のＰＴＣＤＡ４により反発される。電荷分布そして分子−金複合体の分子状態の変化が、金５及びＰＴＣＤＡ４の間の化学結合６の変化により示されている。
【００３６】
分子−原子複合体の２つの状態は特性コンダクタンスの上昇を生じる。図４は、図２に示した配列に従う分子メモリ・デバイスの電流／電圧特性を示す。曲線ＮＳ（点線）は、バイアス電圧ＶＢＩＡＳが端子７及び８に印加されるときに銅の基板２から複合体にトンネルしチップ９及び複合体４，５の間の空隙を通って複合体からトンネルすることにより生じる分子−原子複合体、即ち、ＰＴＣＤＡ−Ａｕ複合体を流れる電流を示す。曲線ＮＳは、図３（Ａ）に示すように金原子５がこれの負の状態にあるときの電流Ｉを示す。曲線ＮＴは、図３（Ｂ）に示すように、金原子５が中性状態にあるときの結果的な電流を示す。
【００３７】
図４から、正のバイアス電圧＋１Ｖの時の高電流がＰＴＣＤＡ−Ａｕ複合体の第１の電荷分布状態に対応し、そして、負のバイアス電圧−１Ｖの時の低電流がＰＴＣＤＡ−Ａｕ複合体の第２の電荷分布状態に対応することが明らかである。バイアス電圧を正又は負のいずれかの方向の１．５Ｖまで増大することにより、ＰＴＣＤＡ−Ａｕ複合体の電荷分布状態は他の状態にスイッチされ得る。
【００３８】
図５において、図２に示されているデバイスのスイッチング・サイクルが示されている。正の電流値に対応する曲線の部分は、金原子がこれの負の状態にある場合にデバイスを流れる電流に対応し、一方負の電流は、金がこれの中性状態にあるときのＰＴＣＤＡ−Ａｕ複合体の電荷分布状態に対応する。
【００３９】
後者の状態、即ち、バイアス電圧が−１．３Ｖで電流が約−４７ｐＡである図５の点Ａからバイアス電圧を最初正の方向に増大していくと、負の電流の量が減少し、そして点Ｂにおいてほぼゼロの値に到達する。更にバイアス電圧ＶＢＩＡＳを増大すると、ＰＴＣＤＡ−Ａｕ複合体は、その電荷分布状態に留まり、そして電流Ｉは基本的に変化しない。第１の閾値電圧ＶＴＨ１が図５の点Ｃに対応する約１．４Ｖに到達するまで、電流Ｉはほぼゼロに留まる。バイアス電圧をＶＴＨ１から更に増大すると、ＰＴＣＤＡ−Ａｕ複合体の電荷分布状態が変化される。このことは、図５の曲線の点Ｃ及び点Ｄの間の電流の急激な増大から明らかである。従って、バイアス電圧を増大しそして閾値電圧値ＶＴＨ１を越すことにより、ＰＴＣＤＡ−Ａｕの電荷分布状態がプログラムされる。この時、金の原子はこれの負に帯電された状態にある。
【００４０】
バイアス電圧が再び減少され、そして電流値が、図５の曲線の点Ｅとして示されている約０．６Ｖで約ゼロの電流値に到達する。更にバイアス電圧ＶＢＩＡＳを減少しバイアス電圧ＶＴＨを負にすると、電流は、図５の曲線の点Ｆである約−１．４Ｖの第２の閾値電圧ＶＴＨ２に到達するまで約ゼロ値であるほぼ一定値に留まる。再び大きな電流の変化が生じそして点Ｇにある−５０ｐＡに到達する。このことは、バイアス電圧ＶＢＩＡＳをＶＴＨ２よりも減少することにより、ＰＴＣＤＡ−Ａｕ複合体の記憶状態即ち電荷分布状態が変化即ち反転されたことを意味する。再び、バイアス電圧の絶対値を減少していくと、負の電流の絶対値が減少する。
【００４１】
従って、図５は、本発明に従うメモリ・デバイスの実施例の閉スイッチング・サイクルを示す。点Ａ及びＢの間のスイッチング・サイクルの開始部と、点Ｇ及びＨの間のスイッチング・サイクルの終了部とが、Ｉ−Ｖ特性曲線において横方向にずれているのは、バイアス電圧を変化させたときにＳＴＭチップ９及びＰＴＣＤＡ−Ａｕ複合体の間の距離の変動に基づいて生じる。図５に示されているスイッチング・サイクルから、＋１Ｖ又は−１Ｖの一定電圧を印加しそしてこれと同時に２端子デバイスを流れる電流を測定することにより、電荷分布状態即ちメモリ状態が読み出され得ることが明らかである。図４に示されている電流値から明らかなように、−１Ｖ及び＋１Ｖにおけるオン／オフ比は、それぞれ約３０及び１００である。バイアス電圧の極性に依存して、論理状態又は読み取りが逆にされ得る。例えば、もしも図２に示す本発明の実施例に＋１Ｖ及び−１Ｖの間のバイアス電圧ＶＢＩＡＳが印加されるならば、ＰＴＣＤＡ−Ａｕ複合体の電荷分布状態は、異なる方向の電流の流れを生じる。
【実施例２】
【００４２】
図６は、本発明に従うメモリ・デバイスの第２実施例を示す。この実施例では、分子−原子複合体（例えば金原子５を伴うＰＴＣＤＡ分子４）は、２つの絶縁層３及び１３の間に埋め込まれている。従って、メモリ・デバイス１０２の第２実施例は、例えば銅の第１金属層２（第１コンタクト層２とも呼ぶ）及び分極化されうるＮａＣｌの原子層のような第１絶縁層３を含む。分子４及び原子５は第１絶縁層３上に配置され、次いで、例えば、ＮａＣｌの複数の原子層からなる第２絶縁層１２により覆われる。最後に、例えば銅のような第２コンタクト層（第２金属層又は導電層）１３が、第２絶縁層１２の上面に形成される。
【００４３】
もしも第１金属層（第１導電層）２及び第２導電層１３の仕事関数並びに分子４の電子親和力及び原子５の電子親和力がほぼ同じであるならば、利点が生じる。分子−原子複合体４，５を絶縁層３及び１２の絶縁材料内に埋め込むことにより、第１として、分子−原子複合体が外部からの不純物に対して保護され、そして第２として、分子−原子複合体が熱励起プロセス及び拡散プロセスに対して安定化される。このメモリ・セル１０２の実施例においては、ＮａＣｌの第１絶縁層３は、銅層２及び分子−原子複合体４，５の間のトンネル接合として働き、そしてＮａＣｌの第２絶縁層１２は、分子−原子複合体４，５及び第２金属層（第２コンタクト層）１３の間のトンネル接合として働く。代替として、コンタクト層２及び１３は、不純物がドープされた半導体材料により形成され得る。ドーピングの量（ドープする不純物の量）を適切な量にすることにより、このような半導体コンタクトのフェルミ・エネルギーが、分子−原子複合体の分子状態のエネルギー構造に一致するようにされ得る。
【実施例３】
【００４４】
図７は、本発明に従うメモリ・デバイスの第３実施例を示す。メモリ・セル１０３は、第１金属層（第１コンタクト層）２，第１絶縁層３，単層内に分布されている複数の分子−原子複合体の層１４，第２絶縁層１２及び第２金属層（第２コンタクト層）１３を含む。複数の分子−原子複合体の単層は、周知の自己組織化（ｓｅｌｆ  ａｓｓｅｍｂｌｙ）技法により、又は例えば最初にＰＴＣＤＡのような有機分子を蒸着し、次いでこのような層に原子を配置することにより製造され得る。金属即ちコンタクト層２及び１３は、２端子メモリ・デバイスを与えるために、端子７及び８にそれぞれ接続される。コンタクト層２及び１３の間に幾つかの分子−原子複合体が存在したとしても、結果的なトンネル電流は図４及び図５に示したものに似ており、但し複数の分子−原子複合体を流れる平均トンネル電流に対応する。
【実施例４】
【００４５】
図８は、本発明に従うメモリ・セルの第４実施例を示す。例えば金属酸化物又は適切は半導体材料のような絶縁材料の層又は基板３が準備され、そして上述のような複数の分子−原子複合体の層１４が絶縁層３の表面に形成される。第１絶縁層３及び第２絶縁層１２がトンネル接合として働くように、第２絶縁層１２が分子−原子複合体を含む層１４の上面に形成される。第１絶縁層３の表面に導電板即ち導電性パッド２が形成され、そして第２絶縁層１２の表面に導電板即ち導電性パッド１３が形成される。導電性パッド２及び１３により確定される領域、即ち、パッド２及び１３の間にある絶縁層３及び１２の一部分と分子−原子複合体から成る層１４の一部分は、図７ｐの実施例に対応するメモリ・セル１０４を形成する。図８に示されるように、金属パッド２及び１３をパターニングすることにより、複数個のメモリ・セル１０４が、２つの絶縁層と分子−原子複合体とから成る単一のサンドイッチ構造を使用して形成され得る。
【実施例５】
【００４６】
図９は、本発明に従うメモリ・セル１０５の第５実施例を示す。図９に示されているように、分子−原子複合体を含む層１４が２つの絶縁層２及び１２の間に配置されているサンドイッチ構造が、互いに垂直な方向に配置されている導電ライン（導電線）１５及び１６の間に配置されている。従って、導電線１５及び１６は、ワード線及びビット線として働く。
【００４７】
図１０は、本発明に従う複数組のメモリ・セルを有するメモリ・セル・アレイ１０６を示す。メモリ・セル・アレイ１０６は、上述の分子−原子複合体を含む層１４が２つの絶縁層３及び１２の間に配置されている図８に示すようなサンドイッチ構造を有するように組み立てられている。第２絶縁層１２の上面２２に、複数のワード線１６，２０及び２１が配置されている。第１絶縁層３の下面に、複数のビット線１５，１７，１８及び１９が配置されている。ビット線１５，１７，１８及び１９は、ワード線１６，２０及び２１に対してほぼ垂直に配置されている。ビット線１５，１７，１８及び１９がワード線１６，２０及び２１に交差する領域に本発明の実施例に従うメモリ・セルが画定される。これは、ワード線及びビット線の単一の交点に単一のセルがある図９の構造と同様である。
【００４８】
図１１は、本発明に従うメモリ・セルを製造するための製造ステップを概略的に示す。これらの製造ステップは、前述の図面に示されている良好な実施例に関連して理解されるであろう。
【００４９】
第１のステップＳ１において、例えば銅の第１コンタクト層２が形成される。第２ステップＳ２において、例えばＮａＣｌ単原子層から成る絶縁層３が第１コンタクト層２の上に形成される。ステップＳ３において、例えばＰＴＣＤＡのような少なくとも１つの分子４が第１絶縁層３上に配置される。ステップＳ４において、分子−原子複合体を生成するために、例えば、金、プラチナ、銀等の単一原子５が、絶縁層３上に配置されている分子４に近接して配置される。分子４と単一原子５の間の距離は、化学結合６が分子４と単原子５との間に形成されて上述のＰＴＣＤＡ−Ａｕ複合体４，５，６を生じるように、例えばＳＴＭ技法又は自己組織化技法により調整される。ステップ６において、上記のように生成された分子−原子複合体４，５，６の上に、第２の絶縁層１２が配置され、例えば、他の単―原子ＮａＣｌ層が分子−原子複合体４，５，６を覆うように形成される。最後にステップＳ６において、第２導電層即ち第２コンタクト層１３が、第２絶縁層１２の上に形成される。
【００５０】
本明細書で説明した例は本発明の原理及びその応用を示したものに過ぎない。例えば他の基板、分子又は周知の製造技法を使用する他の配置及び方法が、本発明の範囲及び精神から離脱することなしに実現され得ることが明らかである。
【符号の説明】
【００５１】
１    メモリ・デバイス
２    第１コンタクト層
３    第１絶縁層
４    ＰＴＣＤＡ分子
５    金原子
６    化学結合
７    第１端子
８    第２端子
９    走査型トンネル顕微鏡のチップ
１２  第２絶縁層
１３  第２コンタクト層
１４  分子−原子複合層
１５、１６  導電線
２０，２１  ワード線
１７，１８，１９  ビット線
１０１    配列
１０２    メモリ・デバイス
１０３、１０４    メモリ・セル
１０６    メモリ・アレイ
【図１】
2010511303.tif 000003
【図２】
2010511303.tif 000004
【図３】
2010511303.tif 000005
【図４】
2010511303.tif 000006
【図５】
2010511303.tif 000007
【図６】
2010511303.tif 000008
【図７】
2010511303.tif 000009
【図８】
2010511303.tif 000010
【図９】
2010511303.tif 000011
【図１０】
2010511303.tif 000012
【図１１】
2010511303.tif 000013
【国際調査報告】
2010511303.tif 000014
2010511303.tif 000015
2010511303.tif 000016
2010511303.tif 000017