(57)【要約】  本発明は、発振器出力、ならびに上記発振器出力の位相雑音の検出および／または制御を提供するために配置された発振器配置に関し、上記配置はローパスフィルタ（２）に接続された混合器（１）を含む。上記発振器配置は、第１の発振器（７）および第２の発振器（８）を含み、上記発振器（７，８）は、上記発振器出力が自動的に直交して得られるような方法で、少なくとも１つの結合要素（Ｑ）によって相互にインターインジェクションロックされる。本発明は、対応する方法にも関する。【選択図】図２
2010530706.tif 000002
【特許請求の範囲】
【請求項１】
発振器出力、ならびに前記発振器出力の位相雑音の検出および／または制御を提供するために配置された発振器配置であって、前記配置は、ローパスフィルタ（２）に接続された混合器（１）を含み、
前記発振器配置は、
第１の発振器（７）および第２の発振器（８）を含み、前記発振器（７，８）は、前記発振器出力が自動的に直交して得られるような方法で、少なくとも１つの結合要素（Ｑ）によって相互にインターインジェクションロックされる
ことを特徴とする、発振器配置。
【請求項２】
前記第１の発振器（７）および前記第２の発振器（８）は、差動発振器であることを特徴とする、請求項１に記載の発振器配置。
【請求項３】
それぞれの差動発振器（７，８）は、
電圧制御され、
第１の駆動トランジスタ（Ｔ１，Ｔ１’）および第２の駆動トランジスタ（Ｔ２，Ｔ２’）を含み、
前記第１の発振器（７）の、前記第１の駆動トランジスタ（Ｔ１）および前記第２の駆動トランジスタ（Ｔ２）のエミッタが相互に接続され、
前記第２の発振器（８）の、前記第１の駆動トランジスタ（Ｔ１’）および前記第２の駆動トランジスタ（Ｔ２’）のエミッタが相互に接続され、
前記少なくとも１つの結合要素（Ｑ，Ｃ０）が、一方で前記第１の発振器（７）の前記駆動トランジスタ（Ｔ１，Ｔ２）の前記エミッタ、他方で前記第２の発振器（８）の前記駆動トランジスタ（Ｔ１’，Ｔ２’）の前記エミッタ、の間に接続される
ことを特徴とする、請求項２に記載の発振器配置。
【請求項４】
前記発振器配置は、１つのチップ上で実現されることを特徴とする、請求項１〜３のいずれか１項に記載の発振器配置。
【請求項５】
前記検出された位相雑音の少なくとも一部は、望ましい位相雑音レベルが得られるような方法で前記第１の発振器（７）および前記第２の発振器（８）を制御するためのデバイス（１３，１３’）に送られることを特徴とする、請求項１〜４のいずれか１項に記載の発振器配置。
【請求項６】
前記ローパスフィルタ（２）には、低雑音増幅器（３）、アナログデジタル変換器（４，２１）およびコンピュータデバイス（５，２３）が続くことを特徴とする、請求項１〜５のいずれか１項に記載の発振器配置。
【請求項７】
第１の枝路（Ｂ１’）および第２の枝路（Ｂ２’）を有するパワースプリッタ（Ｄ２）が、前記低雑音増幅器（３）と前記アナログデジタル変換器（２１）との間に配置され、
前記第１の枝路（Ｂ１’）は、バンドパスフィルタを含み、
前記枝路（Ｂ１’，Ｂ２’）はさらに、スイッチ（２２）を介して、前記アナログデジタル変換器（２１）に接続される
ことを特徴とする、請求項６に記載の発振器配置。
【請求項８】
前記コンピュータデバイス（５）は、フーリエ変換を実行するために配置されることを特徴とする、請求項６または７に記載の発振器配置。
【請求項９】
前記フーリエ変換は、前記位相雑音を算出するデバイス（６）への出力であることを特徴とする、請求項８に記載の発振器配置。
【請求項１０】
前記フーリエ変換は、高速フーリエ変換ＦＦＴであることを特徴とする、請求項８または９に記載の発振器配置。
【請求項１１】
前記結合要素（Ｑ）は、キャパシタであることを特徴とする、請求項１〜１０のいずれか１項に記載の発振器配置。
【請求項１２】
前記ローパスフィルタ（２）には、低雑音増幅器（３）、および第１の枝路（Ｂ１）および第２の枝路（Ｂ２）を有するパワースプリッタが続き、
前記枝路（Ｂ１，Ｂ２）は、対応する第１の振幅検出デバイス（１６）および第２の振幅検出デバイス（１７）に接続され、
前記第１の枝路（Ｂ１）は、バンドパスフィルタ（１４）を介して前記第１の振幅検出デバイス（１６）に接続され、
前記振幅検出デバイス（１６，１７）の出力は、さらに、レシオ検波（ratio  detecting）デバイス（１８）に接続される
ことを特徴とする、請求項１〜５のいずれか１項に記載の発振器配置。
【請求項１３】
第１の発振器（７）および第２の発振器（８）によって構成され、前記発振器（７，８）は、直交した出力が自動的に得られるような方法で、少なくとも１つの結合要素（Ｑ）によって相互にインターインジェクションロックされた発振器配置からの位相雑音を検出および／または制御するための方法であって、
前記方法は、前記直交する出力を、ローパスフィルタ（２）に接続された混合器（１）に接続することを含む方法。
【請求項１４】
前記検出された位相雑音の少なくとも一部は、望ましい位相雑音レベルが得られるような方法で、前記第１の発振器（７）および前記第２の発振器（８）を制御するために用いられる、請求項１３に記載の方法。
【請求項１５】
前記検出された位相雑音は、較正および／または正規化される、請求項１４に記載の方法。
【請求項１６】
前記検出された位相雑音は、フーリエ変換される、請求項１３〜１５のいずれか１項に記載の方法。
【請求項１７】
電圧制御発振器が発振器として用いられる、請求項１３〜１６のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器出力、ならびに上記発振器出力の位相雑音の検知および／または制御を提供するために配置された発振器配置に関し、上記配置はローパスフィルタに接続された混合器を含む。
【０００２】
本発明はまた、発振器配置から位相雑音を検知および／または制御するための方法に関する。
【背景技術】
【０００３】
発振器、例えば電圧制御発振器（ＶＣＯ：voltage-controlled  oscillators）における位相雑音は、通信システムにおいて、特にワイヤレスシステムにおいて最もクリティカルなパラメータの一つである。低位相雑音ＶＣＯは、システムのパフォーマンスに多くの利益をもたらす。
【０００４】
半導体集積回路（ＩＣ：integrated  circuit）上に十分に集積されたＶＣＯは、今日多くの通信システムのために実用化されている。それがシステムのパフォーマンスにさらなる便益をもたらしうるため、たえずより低い位相雑音のための努力がなされている。位相雑音と電力消費との間にトレードオフの関係（trade-off）もある。これは、位相雑音が最適化される場合、位相雑音パフォーマンスのうちいくつかは低電力消費とトレードオフされうることを意味する。
【０００５】
発振器における位相雑音は、その発振器における信号振幅に強く依存する。位相雑音が最小となる非常に明白な最適振幅がしばしば存在する。この最適振幅は、チューニング電圧（周波数）、温度、プロセス（構成要素）のバリエーション、経年その他とともに変動しうるため、一つの解決策は、いくつかの自動振幅調整回路構成のフォームをＶＣＯと一緒に集積することを試みることである。位相雑音を測定し、この測定された位相雑音に直接依存して振幅を調整することは有益であろう。
【０００６】
今日、位相雑音は、専用の位相雑音測定システムで測定される。相互にロッキングする２つの相似する発振器に基づく新しい技術が、論文「Phase-Noise  Measurement  Using  Two  Inter-Injection-Locked  Microwave  Oscillators」，M.  Nick，A.  Banai，and  F.  Farzaneh，IEEE  Trans.  Microw.  Theory  Tech.，Vol.54，No.7，pp.2993-3000，July  2006において最近提案されている。
【０００７】
この提案された技術は、先行技術の図１において示されており、相似する周波数で動作する２つの発振器Ｐ１，Ｐ２が、第１の指向性結合器Ｐ３、第２の指向性結合器Ｐ４および位相シフタＰ５によって、減衰器Ｐ６を介して相互にインターインジェクションロック（inter-injection  lock）されている。ロックされた発振器Ｐ１，Ｐ２の出力は、出力の一方について混合器Ｐ７への直交（quadrature）入力を生成する別の位相シフタＰ８における別の位相シフトの後、混合器Ｐ７において混合される。混合器Ｐ７からの信号出力は、ローパスフィルタＰ９においてローパスフィルタリングされ（low  pass  filtered）、低雑音増幅器Ｐ１０（ＬＮＡ：low  noise  amplifier）において増幅され、アナログデジタル変換器Ｐ１１（ＡＤＣ：analog-to-digital  converter）においてデジタイズされ、ここでコンピュータ（ＰＣ）として示されている高速フーリエ変換器Ｐ１２（ＦＦＴ：fast  Fourier  transformer）によって周波領域（frequency  domain）へフーリエ変換される。
【０００８】
しかしながら、指向性結合器および位相シフタは、これらの部品が個別部品（discrete  parts）でなければならない結果、設計に組み込むことが実用的でない構成要素であるため、この測定方法は、位相雑音測定結果に基づいた調整を困難にする。そのかさ高さのために、位相雑音に直接依存する実用的な調整方法は提供されない。
【０００９】
このため、先行技術による振幅調整回路構成は、位相雑音よりも、オンチップで（on-chip）検出できるいくつかの別のパラメータに基づかざるをえない。典型的なものは、振幅自体をプリセット値に一定に（温度、チューニングその他を通して）保とうとするものである。
【００１０】
最適な振幅は変動するため、このような振幅調整回路は、すべてのコンディションを通して最適な位相雑音パフォーマンスをもたらさない。ＶＣＯ自体を妨害することなく、振幅を十分正確に測定することもまた困難である。
【００１１】
さらに複雑なことに、位相雑音はしばしば、振幅の増加に対してかなりゆっくり減少して、それから最小に到達する。この後、振幅がさらに増加すると、位相雑音は急速な割合で増加する。発振器が、位相雑音が急速に増加する領域に入らないことを確実にするためには、プロセスの変化、周波数の変化その他のためのいくらかの余裕をもつよう最適振幅より低くバックオフ（back-off）しなければならない。
【００１２】
調整が必要と考えられない場合、それでも、容易にアクセスできる位相雑音測定の可能性、好適には設計に組み込まれたものを持つことが望まれる。しかしながら、現在の位相雑音測定装置は、高価で、かなり遅く、また集積ＶＣＯの製品試験において実装することが大変困難である。
【００１３】
このため、位相雑音は、製品において全くもって極めてまれにしか試験されない。代わりに、ＤＣ電流消費のみテストし、その結果からＶＣＯの位相雑音パフォーマンスについて間接的な結論を引き出すことが一般的である。これは、不良な位相雑音を伴ういくらかのＶＣＯが、試験をすり抜けて製品に実装されることを意味しうる。システム試験において問題が発見されるか、装置が顧客に渡るまで発見されないかである。どちらの場合でも、不良なＶＣＯは非常に多大なコストの原因となる。
【００１４】
この問題を最小にするために、例えばＤＣ電流消費での試験の限界値は、きわめて控えめに設定されている。このため多くのＶＣＯが不必要に捨てられることがあり、結果として多大な余分の費用がかかる。
【００１５】
このため、位相雑音調整の目的のためだけでなく、製品においてどのＶＣＯにも用いることが可能な、改良された測定装置を用いて、位相雑音についての信号パフォーマンスが最適化されたＶＣＯについての需要がある。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、上記によれば、位相雑音についての信号パフォーマンスが最適化されたＶＣＯを提供することである。
【００１７】
本発明の目的はまた、上記によれば、位相雑音についての信号パフォーマンスが最適化された位相雑音測定方法を提供することである。
【課題を解決するための手段】
【００１８】
はじめに述べたようなＶＣＯは、発振器配置が、第１の発振器および第２の発振器を含み、これらの発振器は、発振器出力が自動的に直交して（in  quadrature）得られるような方法で、少なくとも１つの結合要素によって相互にインターインジェクションロックされることをさらなる特徴とする。
【００１９】
はじめに述べたような方法では、さらに、発振器配置が、第１の発振器および第２の発振器によって構成され、これらの発振器は、直交した出力が自動的に得られるような方法で、少なくとも１つの結合要素によって互いにインターインジェクションロックされており、上記方法は、ローパスフィルタに接続された混合器に上記の直交した出力を接続することを含む。
【００２０】
好適な一実施形態によれば、上記第１の発振器および上記第２の発振器は差動発振器である。
【００２１】
例としては、それぞれの差動発振器が電圧制御型（voltage-controlled）であって、第１の駆動トランジスタ（drive  transistor）および第２の駆動トランジスタを含み、上記第１の発振器の、上記第１の駆動トランジスタおよび上記第２の駆動トランジスタのエミッタが相互に接続されており、また上記第２の発振器の、上記第１の駆動トランジスタおよび上記第２の駆動トランジスタのエミッタが相互に接続されており、また上記少なくとも１つの結合要素は、一方で上記第１の発振器の駆動トランジスタのエミッタ、他方で上記第２の発振器の駆動トランジスタのエミッタの間に接続されている。
【００２２】
他の好適な実施形態によれば、検出された位相雑音の少なくとも一部は、望ましい位相雑音レベルが得られるような方法で、上記第１の発振器および上記第２の発振器を制御するためのデバイスに送られる。
【００２３】
他の好適な実施形態によれば、上記ローパスフィルタには低雑音増幅器、アナログデジタル変換器、およびコンピュータデバイスが続く。
【００２４】
他の好適な実施形態によれば、上記コンピュータデバイスは高速フーリエ変換を行うために配置される。上記フーリエ変換は上記位相雑音を算出するデバイスへの出力であってもよい。
【００２５】
他の好適な実施形態によれば、上記結合要素はキャパシタである。
【発明の効果】
【００２６】
本発明からは多くの利益が得られる。例えば、
−位相雑音は、対費用効果の高く、簡単な方法において正確に測定されるであろう。
−必要なセーフティーマージンがはるかに小さいため、製品の歩留まりがより高い。
−簡単な試験機器で十分であろう。
−完全にチップ上での設計が可能になる。
【図面の簡単な説明】
【００２７】
次に、本発明を、以下の添付図面を参照してより詳細に説明する。
【００２８】
【図１】先行技術の位相雑音測定装置を概略的に示している。
【図２】本発明の第１の実施形態を概略的に示している。
【図３】本発明において用いられる差動発振器を概略的に示している。
【図４】本発明の第２の実施形態を概略的に示している。
【図５】本発明の第３の実施形態を概略的に示している。
【図６】本発明の第４の実施形態を概略的に示している。
【発明を実施するための形態】
【００２９】
図２を参照すると、本発明の第１の実施形態によれば、上記で考察された、論文「Phase-Noise  Measurement  Using  Two  Inter-Injection-Locked  Microwave  Oscillators」，M.  Nick，A.  Banai，and  F.  Farzaneh，IEEE  Trans.  Microw.  Theory  Tech.，Vol.54，No.7，pp.2993-3000，July  2006において説明されているような位相雑音測定配置が利用される。
【００３０】
ここで、混合器１はローパスフィルタ２に接続され、低雑音増幅器３（ＬＮＡ）およびアナログデジタル変換器（ＡＤＣ）が続く。混合器１からの信号出力はローパスフィルタ２においてローパスフィルタリングされ、ＬＮＡ３において増幅され、ＡＤＣ４においてデジタイズされる。ＡＤＣ出力は高速フーリエ変換（ＦＦＴ）デバイス５によって周波領域へフーリエ変換される。上記のすべてのデバイスは１つのチップ上に配置される。
【００３１】
混合器１は、作るのが困難ではないが、絶対測定（absolute  measurement）が要求される場合は、いわゆる１／ｆ雑音およびＤＣオフセットへの寄与を最小にするために注意深い設計が要求される。混合器１は、雑音情報を伴った信号を、用いられた搬送波の周波数からベースバンドに変換するために用いられる。位相雑音は、このとき、１Ｈｚ帯域幅でのある周波数オフセットにおけるベースバンド電力合計と雑音電力との間の比として測定される。これは位相雑音のための標準的な測定手続であり、これ以上は考察されないであろう。
【００３２】
ローパスフィルタ２は、通常は１ｋＨｚと１０ＭＨｚの範囲におけるどこかである通過帯域を有し、高次の信号構成要素、とりわけ基本発振器周波数（fundamental  oscillator  frequency）およびその高調波を、興味のある低周波数帯域域から取り除くために用いられる。それゆえ、これはどちらかといえば簡単なフィルタであって、チップ上に集積するのは容易であろう。
【００３３】
ＬＮＡ３は、増幅されるべきなのが最大数十ＭＨｚの低周波数信号であるため、実装するのが比較的簡単である。
【００３４】
ＡＤＣ４は、ＦＦＴデバイス５のためにデジタイズされた信号を提供するのに用いられる。フーリエ変換された信号は、この信号から位相雑音を算出する外部デバイス６に出力される。
【００３５】
本発明によれば、混合器への入力は、第１のＶＣＯ７および第２のＶＣＯによって提供され、ＶＣＯ７，８はインターインジェクションロックされている。ＶＣＯ７，８は、それぞれの緩衝増幅器９，１０を介して混合器１にフィードする。
【００３６】
図３において、さらに詳細なＶＣＯ７，８の概略が示されている。ＶＣＯ７，８は差動発振器（differential  oscillators）により構成される。第１のＶＣＯ７は第１のトランジスタＴ１、第２のトランジスタＴ２、およびトランジスタのそれぞれのベースに接続された第１および第２の駆動キャパシタＣ１，Ｃ２を有する駆動部を含む。第１のＶＣＯ７は、トランジスタのコレクタの間に並列に接続された、インダクタンスおよびキャパシタンスを有する共振部を含む。インダクタンスは、直列に接続された第１および第２の共振インダクタンスＬ１，Ｌ２を含むものとして図示され、キャパシタンスは、直列に接続された第１および第２の可変共振キャパシタンスＣ３，Ｃ４を含むものとして図示されている。トランジスタのエミッタは相互に、および電流源Ｊ１に接続される。
【００３７】
対応する構成要素Ｔ１’，Ｔ２’，Ｃ１’，Ｃ２’，Ｃ３’，Ｃ４’，Ｌ１’，Ｌ２’，Ｊ１’は、第２のＶＣＯ８に含まれる。さらに、結合キャパシタンス（coupling  capacitance）Ｃ０は、第１のＶＣＯ７と第２のＶＣＯ８との間に、より詳しくは、それぞれのＶＣＯのトランジスタのエミッタの間に接続される。結合キャパシタンスＣ０は、ＶＣＯ７，８が直交してロックすることを確実にする。
【００３８】
ＶＣＯは、さらに電圧源ＶＤＤに接続される。
【００３９】
このようなＶＣＯは以前から知られていたが、より低い位相雑音の獲得、および、決定論的信号（deterministic  signals）の変調および復調のために用いられる直交したロックの取得のためだけのものであった。
【００４０】
本発明は、上記のＶＣＯが、位相雑音測定配置における混合器が至適に機能するために望ましい方法で、直交する信号を送る、という事実に気づいたことによっている。このことはさらに、ＶＣＯがいかなる個別部品も含まないため、位相雑音測定配置として同じチップの上に配置されうるという有利な効果を有する。
【００４１】
引き続き図２を参照すると、第１の点線１１，１２で図示されているように、ＡＤＣ４からの入力に依存して、ある一定の出力を生成するために、ＤＳＰ（Digital  Signal  Processor）ユニット１３が配置される。この出力は、ＶＣＯ７，８が望ましい位相雑音レベルを生成するような方法で、それらを制御するために用いられるフィードバック信号（feed-back  signal）を構成する。望ましい位相雑音レベルは、可能な最小のものではなく、電力消費とトレードオフになるであろう。
【００４２】
フィードバック制御信号は、位相雑音を制御するために多くの異なった方法でＶＣＯ７，８に作用するであろう。ＶＣＯの振幅に作用する場合、検出された雑音は通常まず正規化（normalize）されなければならない。代わりに、ＶＣＯ７，８におけるそれぞれのフィルタを制御する場合、正規化された位相雑音を得ることは必要ではない。他の代替案は、例えば並列トランジスタのように、ＶＣＯ７，８のそれぞれにおいて、再構成可能な回路構成を制御することである。
【００４３】
上記で考察されたフィードバックの代替案を示す、第２の点線１１’，１２’で図示されているように、ＬＮＡ３の後、ＡＤＣ４の前に接続された入力をもつフィードバック信号を得ることもまた可能である。この場合において、フィードバック信号はアナログ信号であり、正規化されるべきかどうかは上記の各ケースに依存する。正規化された、またはされていない入力位相雑音データに依存して、ある一定の制御出力を生成するために配置される、ある種の検出および制御回路１３’もなくてはならない。
【００４４】
フィードバック制御信号およびその正規化は、以下の実施形態例に関連して考察されるであろう。
【００４５】
位相雑音測定配置は、ＬＮＡ３より後において、望ましい機能性に依存して変更され、結果として複数の実施形態例となるであろう。
【００４６】
図２におけるＬＮＡ３に続く回路構成を示す図４を参照して、第２の実施形態例によれば、測定配置は、望ましい位相雑音を得るために、ＶＣＯ７，８に正規化されたフィードバック制御信号を提供するために用いられるだけであろう。ここで、ＬＮＡからの出力は、ある一定の周波数間隔において最小化される。位相雑音の絶対値（absolute  values）も、完全な周波数帯域の情報も必要とされない。
【００４７】
ＬＮＡ３からの信号出力は、その第１および第２の出力ポートＤ１ａ，Ｄ１ｂの間に絶縁を有する、パワースプリッタＤ１によって分岐（divide）される。
【００４８】
第１の出力ポートＤ１ａからの出力は、第１の枝路（branch）Ｂ１において導かれ、バンドパスフィルタ１４において、位相雑音が最小化されるであろう周波数オフセットに対応した周波数間隔が通過するようにフィルタされる。上記信号は、フィルタ１４における損失のための補償をする増幅器１５を通過し、第１の振幅検出回路１６によって振幅を検出される。それゆえ上記出力はＤＣ信号、またはほとんどＤＣであり、バンドパスフィルタによって与えられるオフセットにおいて位相雑音電力に比例する。
【００４９】
位相雑音は、周波数間隔において、Ｈｚ単位の出力雑音を測定することにより決定され、また正規化が適用される信号において合計電力とともに分割されるため、上記の測定配置は正規化されたフィードバック制御信号を提供する。
【００５０】
次に、第２の出力ポートＤ１ｂからの出力は、第２の枝路Ｂ２において、バンドパスフィルタ１４および増幅器１５を飛び越して、第２の振幅検出回路１７に直接導かれる。第１の振幅検出回路１６および第２の振幅検出回路１７からの出力は、除算器１８によって互いに除算（divide）される。
【００５１】
次に、正規化された信号は、望ましい位相雑音を得るために、ＶＣＯ７，８を制御する制御回路（図示せず）に送られてもよい。例えば、ＶＣＯバイアスは、入力信号と、ひいては位相雑音が最小化されるような方法で制御される。
【００５２】
第１および第２の振幅測定回路１６，１７は、線形方式（linear）でも対数方式（logarithmic）でもよい。測定回路１６，１７が対数方式の場合、除算器１８は減算器に交換される。
【００５３】
図５を参照して、第３の実施形態例においては、ＬＮＡ３からの信号出力は、その第１および第２の出力ポートＤ２ａ，Ｄ２ｂの間に絶縁を有するパワースプリッタＤ２によって分岐される。第１の出力ポートＤ２ａからの出力は、第１の枝路Ｂ１’において導かれ、バンドパスフィルタ１９において、位相雑音が最小化されるであろう周波数オフセットに対応した周波数間隔が通過するようフィルタされる。上記信号は増幅器２０を通り、次にバンドパスフィルタされた出力をデジタイズするためにＡＤＣ２１に送られる。増幅器２０は、ＡＤＣ２１のダイナミックレンジ条件（dynamic  range  requirements）が低くなるように、バンドパスフィルタ１９において取り除かれた信号電力を補償する。これはもちろん必要ではないが、ＡＤＣ２１に対する条件を減らす。
【００５４】
第２の実施形態のために説明したように、正規化が適用される。バンドパスフィルタ出力は２路の（two-way）スイッチ２２に接続される。
【００５５】
さらに、第２の出力ポートＤ２ｂからの出力は、第２の枝路Ｂ２において、バンドパスフィルタ１９および増幅器２０を飛び越して導かれ、スイッチ２２に直接接続される。スイッチ２２はＡＤＣ２１に接続されている。ＡＤＣは、今度はさらなる信号処理のためのデジタル信号処理（ＤＳＰ：digital  signal  processing）デバイス２３に接続される。
【００５６】
上記の測定配置は、第２の実施形態例と同様の方法で、望ましい位相雑音を得るために、ＶＣＯ７，８にフィードバック制御信号を提供するのに用いられるであろう。しかしながら、ここで、振幅の決定および制御をする回路構成は、これらのデバイスを単純化するデジタル方式であってもよい。ＶＣＯ制御信号は、低位相雑音を達成することを容易にするデジタル方式に生成されてもよい。第２の実施形態に係る測定回路もまた、そのケースにおいても低位相雑音を達成することを容易にするために、デジタル方式のＶＣＯ制御信号を供給するように配置されてもよい。
【００５７】
図６を参照して、第４の実施形態例においては、ＬＮＡ３からの信号出力はＡＤＣ２４に直接送られ、次にデジタルフィルタ２５においてデジタルに（digitally）フィルタされる。デジタルフィルタからの出力は、デジタル信号処理（ＤＳＰ）デバイス２６に送られる。
【００５８】
さらに、図２におけるＬＮＡ３からの出力を考慮すると、位相雑音を決定する数多くの異なった方法がある。
【００５９】
ＬＮＡ３の出力からの信号は、チップ外の分析デバイスに接続され、分析されてもよい。その結果、完全な位相雑音スペクトルを、絶対数（absolute  numbers）で得ることが可能である。以下で説明する４つの異なる代替例がある。
【００６０】
１．ＬＮＡからの信号は、チップ外の分析デバイスに接続される前に、まずチップ上でバンドパスフィルタされる。その結果、出力振幅は、バンドパス特性によって与えられるオフセット周波数間隔において、位相雑音電力に比例する。
【００６１】
２．バンドパスフィルタからの信号の振幅は、チップ上の振幅検出回路において決定され、次にチップ外の分析デバイスに接続される。この信号は、バンドパスフィルタによって与えられるオフセットにおいて、位相雑音に比例する。それゆえ、これは本質的にＤＣ信号であって、製品においても測定が容易である。それは絶対位相雑音を与えるように較正されていてもよい。
【００６２】
３．ＬＮＡ３の出力は、バンドパスフィルタリングの後、またはバンドパスフィルタリングなしのいずれかで、ＡＤＣによってデジタイズされる。この信号は、次に、位相雑音を決定するためのＦＦＴまたはその他の信号処理のために、チップ外の分析デバイスに接続される。
【００６３】
４．ＦＦＴは、チップ上に集積され、チップ外の分析デバイスに接続されうる完全な位相雑音のスペクトルを供給する。これは通常、製品テストを行うためには必要ないが、望まれればより深い分析が可能になる。
【００６４】
絶対位相雑音は、以前に述べた論文「Phase-Noise  Measurement  Using  Two  Inter-Injection-Locked  Microwave  Oscillators」，M.  Nick，A.  Banai，and  F.  Farzaneh，IEEE  Trans.  Microw.  Theory  Tech.，Vol.54，No.7，pp.2993-3000，July  2006において開示されている公式（formulas）から、または較正手順（calibration  procedure）によって決定されうる。そのような較正手順は、ＶＣＯにおいてバラクタ（varactors）に既知の振幅の変調信号を適用することによって実行されうる。その結果、ＬＮＡ３からの出力スペクトルにおいて、結果として生じる変調サイドバンド信号（modulation  side-band  signal）は、既知の振幅を有するであろう。この信号を測定することによって、較正定数は決定されうる。較正は、例えばＬＮＡゲインおよび混合器ゲインを考慮に入れるために用いられる。
【００６５】
本発明は、上記で説明した実施形態例に限定されず、添付の請求の範囲内で自由に変動しうる。
【００６６】
上述の公式および較正手続は、位相雑音のフィードバック制御のためにも用いられてもよい。通常は、４つの代替案がある。
【００６７】
１．検出された雑音は、較正および正規化され、それゆえ、位相雑音測定値の最も一般的な形である、相対位相雑音レベルを構成している。この位相雑音測定値は、望ましい位相雑音値を維持するための閾値と比較されてもよい。望ましい位相雑音値は、電力消費とトレードオフの関係にある、すなわち、必ずしも可能な最低の位相雑音値ではないであろう。
【００６８】
２．検出された雑音は、正規化され、相対的な方法、例えばフィードバックループにおいて位相雑音を最小化ことに用いられうる、未較正の位相雑音を構成する。
【００６９】
３．検出された雑音は、較正され、それゆえ、出力雑音電力の絶対測定値を構成する。この代替案はまれにしか使われない。
【００７０】
４．検出された雑音は、位相雑音値を最小化するために、フィードバックループにおいて直接用いられる。
【００７１】
ＶＣＯがＰＬＬ（Phase-Locked  Loop）結合において用いられる場合、本発明は、いわゆるΣΔ−ループにおいて、スプリアス信号を最小化しうるような方法で、ＰＬＬ−パラメータを制御することを可能にする。
【００７２】
差動発振子は、例において説明した以外の回路要素を含んでもよい。ＶＣＯ電流および電圧の供給、およびそれらに付随する回路構成は、例えば適当なものなら何でもよい。共振器の駆動部および共振部もまた、適当な構造であれば何でもよく、これは当業者にとって明白である。
【００７３】
図２において示された、検出された位相雑音に依存してＶＣＯを制御するためのフィードバック線（feedback  line）１１，１２は、もちろん、望まれれば、開示されたすべての実施形態のために用いられてもよい。
【００７４】
どのデバイスが外部にあって、どれがチップ上に配置されるかは、変化しうる。例えば、第１の実施形態に係る外部デバイス６は、チップ上に配置されてもよい。反対に、ＦＦＴデバイス５および外部デバイス６は、両方とも外部にあってもよい。
【００７５】
実施形態例においては、差動ＶＣＯが発振器として用いられた。通常、発振器は差動である必要はなく、また制御できる周波数をもたなくてもよい。本発明のためには、いかなる特別なチューニングもなく、直交出力が自動的に提供されるような、少なくとも１つの結合要素によって、発振器が相互にインターインジェクションロックされていれば十分である。結合要素は、それ以上の構成要素がない直接電気的結合（direct  electrical  coupling）と同じぐらい単純であるか、または図２において符号Ｑで示されるような構成要素を含む。そのような構成要素は、例えば上記のキャパシタでもよい。そのような構成要素を用いることは、結合の角度（degree  of  coupling）を制御することを可能にする。
【００７６】
第２および第３の実施形態は、正規化なしでＶＣＯフィードバック制御を提供するために用いられてもよい。このケースにおいても、正規化は望ましいことは以前に説明した。
【００７７】
上述したデジタル信号プロセッサ（ＤＳＰ）は、適切なコンピュータデバイスであればどんな種類でもよい。
【００７８】
フーリエ変換はすでに知られている多くのやり方で計算されてよく、高速フーリエ変換は一例に過ぎない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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