(57)【要約】本発明は、電力用半導体素子に関し、より詳しくは、電力電子素子として用いられるトレンチ型電力用半導体素子及びその製造方法に関する。上記のように、本発明による電力用半導体素子の製造方法は、垂直型の二重拡散金属酸化膜半導体電界効果トランジスタ（ＤＭＯＳＦＥＴ）が素子の大きさを小さくするために用いられるが、コストの競争が深化され、コストを低減すべき圧力が加重される状況で、素子の大きさを縮小するトレンチモスフェットを適用して、工程を単純化しながら特性を改善することができるもので、コストの低減による大量生産及び収益創出の向上を図ることができる效果を奏する。
2010530136.tif 000002
【特許請求の範囲】
【請求項１】
第１型の高濃度のシリコーン基板（１０１）の上に第１型のエピタキシャル層（１０２）を成長させて初期酸化膜（１０３）を５０００Å〜１００００Å成長させる工程；
上記初期酸化膜（１０３）の上部にフォトレジスト（１０４）を塗布して写真と現像工程を行ってトレンチパターンを形成する工程；
上記トレンチパターンを用いて開口された初期酸化膜（１０３）を蝕刻して、フォトレジスト（１０４）を除去した後、開口されたエピタキシャル層（１０２）の上部にイオン注入のためのスクリーン酸化膜（１０５）を形成して第２型の本体領域（１０６）にイオンを注入した後、ドライブイン工程で形成する工程；
第１型の高濃度ソース領域（１０７）をイオン注入で形成する工程；
スペーサ酸化膜を積層して乾式蝕刻でスペーサ（１１１）を形成する工程；
スペーサの形成の時、トレンチゲート電極の形成部分の開口されたエピタキシャル層（１０２）をトレンチ蝕刻してトレンチホール（１１２）を形成し、トレンチホール（１１２）の内部をクリーニングして犠牲酸化膜を成長させた後、湿式蝕刻で除去し、ゲート酸化膜（１１３）を成長させる工程；
ゲート電極を形成するために高濃度にドーピングされたポリシリコーン（１１４）を積層してトレンチホール（１１２）を充填した後、ポリシリコーンエッチバックまたはＣＭＰ｛Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ｝工程で初期酸化膜が開口されるまでドーピングされたポリシリコーンを除去して、層間絶縁膜（１１５）を積層する工程；
二番目の写真作業であるコンタクトパターンを形成するために、フォトレジストを積層して写真工程でパターンを形成する工程；
ゲート電極及びソース領域の酸化膜を蝕刻した後、第２型の高濃度ソース領域を形成する工程；及び
高濃度ソース及びゲート電極金属工程を行って、金属電極（１１６）を形成する工程を含むことを特徴とする電力用半導体素子の製造方法。
【請求項２】
上記第１型の高濃度ソース領域（１０７）をイオンの注入の時、ゲート領域の上部の開口幅をソース領域の上部の開口幅よりトレンチ幅以上に大きく形成することを特徴とする請求項１に記載のトレンチ電力用半導体素子の製造方法。
【請求項３】
一つのガードリング（１１０）領域を二つまたはその以上に開口領域を形成し、二つの本体領域が接触して一つのガードリング（１１０）領域を形成するようにすることを特徴とする請求項１に記載のトレンチ電力用半導体素子製造方法。
【請求項４】
上記一つのガードリング（１１０）領域に一つまたはその以上の本体領域を使用し、一番目、二番目またはその以上のガードリング（１１０）を一つまたは多数交ぜて用いることを特徴とする請求項１に記載のトレンチ電力用半導体素子製造方法。
【請求項５】
上記コンタクトホールの形成後、高濃度の第２伝導型領域をイオン注入工程で追加実施することを特徴とする請求項１に記載の電力用半導体素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用半導体素子に関し、より詳しくは、電力電子素子として用いられるトレンチ型電力用半導体素子及びその製造方法に関する。
【０００２】
また、本発明は、本出願人によって、出願番号「１０−２００７−５８９７４号」で先出願されたトレンチ型電力用半導体素子及びその製造方法の国内優先権主張出願のための出願である。
【背景技術】
【０００３】
一般に、電力用半導体素子とは、電力を制御することができる性能を有する半導体を言い、数ＷからＧＷ級までの電力の変換や制御が可能であり、整流ダイオード、バイポーラトランジスタ、サイリスタ、ＧＴＯ、ダイアック、トライアック、パワー  ＭＯＳ  ＦＥＴ、ＩＧＢＴ、ＩＰＭ（インテリジェントパワーモジュール）などが広く知られている。
【０００４】
特に、電力用半導体素子の中、モスフェット（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、ＪＦＥＴ領域を最小化や除去することによって、平面（Ｐｌａｎａｒ）パワー  モスフェットに比べてオン抵抗（Ｒｏｎ）を減少させ、素子の大きさを縮小するために提案された。
【０００５】
従来のトレンチ電力用半導体素子の製造方法を説明すると、第１伝導型の高濃度の半導体基板の上に第１伝導型の低濃度のエピタキシャル層を形成して、上部にガードリング領域を形成する。
【０００６】
また、第２伝導型の本体領域を順次に形成して、本体領域の上の酸化膜パターンを蝕刻マスクでゲートトレンチパターンを形成し、酸化膜パターンを蝕刻して、エピタキシャル層内のトレンチホールを形成する。
【０００７】
その次、犠牲酸化膜を成長させて除去した後、ゲート酸化膜を形成して、高濃度のドーピングされたポリシリコーンをトレンチの内部に充填する。
【０００８】
その後、ゲート電極を形成するための写真工程及び蝕刻工程で、ゲートを形成して高濃度の第２伝導型ソースを写真工程とイオン注入工程で形成し、上記第２伝導型によるチャンネル領域を形成するために拡散熱処理を行う。
【０００９】
最後に、高濃度の第１伝導型ソースを写真工程とイオン注入工程で形成し、上部に絶縁体を積層し、ゲート電極とソース領域の上部にコンタクトホールを形成して、メタル工程を行って、製品の製造を完了する。一般に、七つの写真工程を利用する。
【００１０】
しかし、このような製造方法は、一般の垂直モスフェットに比べて、素子の大きさが顕著に縮少された效果があるにもかかわらず、製造技術が難しくで、且つ、競争力の深化によって、工程の単純化に対する開発が至急な実情である。
【００１１】
これを解決するために、多様な工程の単純化を試みた諸例はあるが、事実上、素子の特性を劣化させない状態で、工程を単純化する問題は簡単でない実情である。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明はこのような従来の問題点を解決するためになされたもので、本発明は、素子の高密度化を図ることができるように、トレンチ方式を適用しながら、製品のデザインと工程を単純化して、マッチング特性が良好な多チャンネルの駆動ＩＣの製造に安定した性能を保障することができるようにした電力用半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明のトレンチ電力用半導体素子の製造方法によって、第１段階：第１型の高濃度のシリコーン基板１０１の上に第１型のエピタキシャル層１０２を成長させて、初期酸化膜１０３を  ５０００Å〜１００００Å成長させる工程；第２段階：上記初期酸化膜１０３の上部にフォトレジスト１０４を塗布して、写真と現像工程を経てトレンチパターンを形成する工程；第３段階：上記トレンチパターンを用いて開口された初期酸化膜１０３を蝕刻して、フォトレジスト１０４を除去した後、開口されたエピタキシャル層１０２の上部にイオン注入のためのスクリーン酸化膜１０５を形成し、第２型の本体領域１０６にイオンを注入した後、ドライブイン工程で形成する工程；第４段階：第１型の高濃度ソース領域１０７をイオン注入で形成する工程；第５段階：スペーサ酸化膜を積層して、乾式蝕刻でスペーサ１１１を形成する工程；第６段階：スペーサの形成の時、トレンチゲート電極の形成部分の開口されたエピタキシャル層１０２をトレンチ蝕刻してトレンチホール１１２を形成し、トレンチホール１１２の内部をクリーニングして、犠牲酸化膜（末図示）を成長させた後、湿式蝕刻で除去し、ゲート酸化膜１１３を成長させる工程；第７段階：ゲート電極を形成するために、高濃度にドーピングされたポリシリコーン１１４を積層してトレンチホール１１２を充填した後、ポリシリコーンエッチバックまたはＣＭＰ｛Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ｝工程で初期酸化膜が開口されるまでドーピングされたポリシリコーンを除去して、層間絶縁膜１１５を積層する工程；第８段階：二番目の写真作業であるコンタクトパターンを形成するために、フォトレジストを積層して、写真工程でパターンを形成する工程；第９段階：ゲート電極及びソース領域の酸化膜を蝕刻した後、第２型の高濃度ソース領域を形成する工程；及び、第１０段階：高濃度ソース及びゲート電極金属工程を行って、金属電極１１６を形成する工程を含む。
【００１４】
本発明のトレンチ電力用半導体素子の製造方法によって、上記第１型の高濃度ソース領域１０７をイオンの注入の時、ゲート領域の上部の開口幅をソース領域の上部の開口幅よりトレンチの幅以上に大きく形成し；一つのガードリング１１０の領域を二つまたはその以上に開口領域を形成して、二つの本体領域が接触して一つのガードリング１１０領域を形成し；上記一つのガードリング１１０領域に一つまたはその以上の本体領域を使用するが、一番目、二番目またはその以上のガードリング１１０を一つまたは多数混ぜて使用することを含む。
【００１５】
本発明のトレンチ電力用半導体素子の製造方法によって、上記コンタクトホールを形成した後、高濃度の第２伝導型領域をイオン注入工程で追加実施することを含む。
【発明の効果】
【００１６】
上記のように本発明に係る電力用半導体素子の製造方法は、垂直型の二重拡散金属酸化膜半導体電界効果トランジスタ（ＤＭＯＳＦＥＴ）が素子の大きさを縮小するために用いられるが、コストの競争が深化して、コストを低減すべき圧力が加重される状況で、素子の大きさを縮小するトレンチモスフェットを適用して、工程を単純化しながら、特性を改善することができるもので、コストの低減による大量生産及び収益創出の向上を図ることができる效果を奏する。
【００１７】
また、本発明は、電力素子で使われるトレンチモスフェットやトレンチＩＧＢＴを製造する場合、既存のＶＤＭＯＳに比べてさらに小さなチップの大きさで同一の電圧とオン抵抗（Ｒｏｎ）を具現することができ、製造工程の単純化を具現することができるという長所がある。
【００１８】
同時に、本発明は、工程の単純化の実現により、半導体の製造の時、損益分岐点を下げて、初期投資費用を低減することができるとともに、大量の毒性ガスと化工薬品を使用する半導体の製造工程の特性上、環境の保護まで成ることができるなどの諸效果を奏する。
【図面の簡単な説明】
【００１９】
【図１】本発明のトレンチパターンの平面図。
【図２】本発明のレイアウトの実施形態を示した図面。
【図３】図１のＡ−Ａ線による断面図における本発明の半導体素子の製造方法の工程を示す図面。
【図４】図１のＡ−Ａ線による断面図における本発明の半導体素子の製造方法の工程を示す図面。
【図５】図１のＡ−Ａ線による断面図における本発明の半導体素子の製造方法の工程を示す図面。
【図６】図１のＡ−Ａ線による断面図における本発明の半導体素子の製造方法の工程を示す図面。
【図７】図１のＡ−Ａ線による断面図における本発明の半導体素子の製造方法の工程を示す図面。
【図８】図７の平面図。
【図９】本発明のガードリング部を一つ以上のイオン注入領域を重ねて使用する場合の平面図。
【図１０】本発明のガードリング部を一つ以上のイオン注入領域を重ねて使用する場合の断面図。
【図１１】本発明のトレンチゲートをストリップ形態に形成する場合を示す図面。
【発明を実施するための形態】
【００２０】
本発明は、トレンチ電力用半導体素子の製造方法に関する。従って、本発明の構成及びその作用を図示した図面とともに詳しく説明する。
【００２１】
まず、本発明は、図３のように、第１段階：第１型の高濃度シリコーン基板１０１の上に第１型のエピタキシャル層１０２を成長させて、初期酸化膜１０３を５０００Å〜１００００Å成長させる工程を行う。即ち、図３は、図１のＡ−Ａ線による断面を示すもので、シリコン基板１０１の上にエピタキシャル層１０２、初期酸化膜１０３を順次に成長させて積層する工程を言う。
【００２２】
次に、本発明は、第２段階：上記初期酸化膜１０３の上部にフォトレジスト１０４を塗布して、写真と現像工程を経て、トレンチパターンを形成する工程を行う。即ち、図示した図３のように、上記初期酸化膜１０３の上部にフォトレジスト１０４を塗布して、トレンチパターンを形成する。
【００２３】
次に、本発明は、第３段階：上記トレンチパターンを用いて開口された初期酸化膜１０３を蝕刻して、フォトレジスト１０４を除去した後、開口されたエピタキシャル層１０２の上部にイオン注入のためのスクリーン酸化膜１０５を形成して第２型の本体領域１０６にイオンを注入した後、ドライブイン工程で形成する工程を行う。即ち、図示した図４のように、トレンチパターンを用いて開口された初期酸化膜１０３を蝕刻した後、フォトレジスト１０４を除去する。次は、開口されたエピタキシャル層１０２の上部にイオン注入のためのスクリーン酸化膜１０５を形成して、第２型の本体領域１０６にイオンを注入した後、ドライブイン（Ｄｒｉｖｅ−Ｉｎ）工程で形成する。
【００２４】
次に、本発明は、第４段階：第１型の高濃度ソース領域１０７をイオン注入で形成する工程を行い、第５段階：スペーサ酸化膜を積層して乾式蝕刻でスペーサ１１１を形成する工程を行う。即ち、図４のように、第１型の高濃度ソース領域１０７をイオン注入で形成するが、この時、ゲート領域の上部の開口幅ａをソース領域の上部の開口幅ｂより最小トレンチ幅以上に大きくする。また、図２は、以後の工程において、高濃度ソース領域の效果的な金属接触のためのコンタクトホールと重なるようにするためのパターンのレイアウトの実施形態を示したものである。次は、図５のように、スペーサ酸化膜を積層して乾式蝕刻でスペーサ１１１を形成し、このようなスペーサ１１１の形成の時、トレンチゲート電極の形成部分のエピタキシャル層１０２が開口される。
【００２５】
次に、本発明は、第６段階：スペーサの形成の時、トレンチゲート電極の形成部分の開口されたエピタキシャル層１０２をトレンチ蝕刻してトレンチホール１１２を形成し、トレンチホール１１２の内部をクリーニングして犠牲酸化膜（末図示）を成長させた後、湿式蝕刻で除去し、ゲート酸化膜１１３を成長させる工程を行う。即ち、図５のように、開口されたエピタキシャル層１０２をトレンチ蝕刻してトレンチホール１１２を形成し、トレンチホール１１２の内部をクリーニングして、犠牲酸化膜（図示せず）を成長させた後、湿式蝕刻で除去してから、ゲート酸化膜１１３を成長させる。この場合、ソース領域の開口された領域１０９とガードリング１１０の領域の上部がスペーサ１１１を形成するための酸化膜または絶縁膜によって覆われ、その結果、続くゲート電極を形成するための領域でのみトレンチホール１１２の形成が可能になる。即ち、間隔が広い上記開口幅ａの部分にのみトレンチホールが形成される。
【００２６】
次に、本発明は、第７段階：ゲート電極を形成するために、高濃度にドーピングされたポリシリコーン１１４を積層してトレンチホール１１２を充填した後、ポリシリコーンエッチバックまたはＣＭＰ｛Ｃｈｅｍｌｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ｝工程で初期酸化膜が開口されるまでドーピングされたポリシリコーンを除去して、層間絶縁膜１１５を積層する工程を行う。即ち、図示した図６のように、ゲート電極を形成するために、高濃度にドーピングされたポリシリコーン１１４を積層してトレンチホール１１２を充填した後、ポリシリコーンエッチバックまたはＣＭＰ工程で、初期酸化膜が開口されるまでドーピングされたポリシリコーンを除去して、層間絶縁膜１１５を積層する。より正確に言えば、上記初期酸化膜１０３の最上端までポルシリコーンに充填されないように、適当に下向きされた状態で切断する。それは、トレンチ（ｔｒｅｎｃｈ）の内部のポリシリコーン（Ｐｏｌｙ  ｓｉｌｉｃｏｎ）を下向きに切断することは、フォトマスク（Ｐｈｏｔｏ  Ｍａｓｋ）を一つ減らす行為であるからである。トレンチホール（ｔｒｅｎｃｈ  ｈｏｌｅ）の上部で中断される場合は、ゲート領域とソース領域がコンタクトした後、メタルによってショートされることができ、低すぎる場合、第１型の高濃度領域より低くなる場合で、素子の動作に問題が発生する虞がある。即ち、この問題は、入り口の電圧の増加、オン抵抗の増加でなければ、最初から素子が動作しないこともある問題を言う。
【００２７】
次に、本発明は、第８段階：二番目の写真作業であるコンタクトパターンを形成するために、フォトレジストを積層して写真工程でパターンを形成する工程を行い、第９段階：ゲート電極及びソース領域の酸化膜を蝕刻した後、第２型の高濃度ソース領域を形成する工程を行う。即ち、図７のように、二番目の写真作業であるコンタクトパターンを形成するために、フォトレジストを積層して写真工程でパターンを形成し、ゲート電極及びソース領域の酸化膜を蝕刻した後、フォトレジストを除去する。次は、コンタクトの抵抗特性によって、高濃度の伝導型のソース領域をイオン注入する。そして、アニーリングを行う。
【００２８】
次に、本発明は、第１０段階：高濃度ソース及びゲート電極金属工程を行って、金属電極１１６を形成する工程を行う。即ち、図７のように、ソース及びゲート電極の金属工程を行って、金属電極１１６を形成する。
【００２９】
上記のような本発明の一実施形態を説明すれば下記の通りである。
【００３０】
ＬＣＤドライバーＩＣのような製品を製造する場合、携帯電話の２６万２千カラーＴＦＴモニターのためのドライバーＩＣの製造に０．３５μＭ程度の装備で製造が可能であり、コストを低減することができるとともに、半導体工場の設立が不必要で、高電圧素子の大きさを低電圧素子の大きさに縮小することができて、小型化による設計の自由度を高めることができる。
【００３１】
特に、マッチング特性が良好な素子を必要とする多チャンネルの駆動ＩＣの製造にも優れた效果を現わす。また、本発明は、フラッシュメモリーの周辺部分に用いられる部分やリード／ライトに用いられるフラッシュＤＭＬ（ｆｌａｓｈ  ＤＭＬ）メイン素子などのように高電圧素子からなる他の製品にも応用が可能である。
【００３２】
また、トレンチモスフェットやトレンチＩＧＢＴを製造する場合、既存のＶＤＭＯＳに比べて、さらに小さなチップの大きさで、同一の電圧とオン抵抗（Ｒｏｎ）を具現することができながら、製造工程の単純化を具現することができる。
【００３３】
最後に、本発明は、従来の製造方法に比べて工程の単純化を実現することによって、半導体の製造の時、損益分岐点を下げて、初期投資費用を画期的に減少させることができ、大量の毒性ガスと化工薬品を使用する半導体の製造工程の特性上環境保護まで実現することができる。
【００３４】
また、本発明をより具体的に説明すると、上記第１型の高濃度ソース領域１０７をイオンの注入の時、ゲート領域の上部の開口幅をソース領域の上部の開口幅よりトレンチ幅以上に大きく形成する。ここで、上記ソース領域とは、ゲートとゲートとの間に、図３、４の広く開口された領域を言い、狭く形成された領域を充填するためには、最も狭い幅の５０％にあたる厚さで充填する媒質を積層しなければならなく、また、さらに厚く充填することもできる。しかし、最終的にトレンチ領域は充填媒質と媒質の乾式蝕刻によって決定され、これを満足できない場合は、トレンチ領域が形成されない。ソース領域は、トレンチが形成される部分の両側面も含まれる形態、即ち、スペーサの下端は、結果的にソース高濃度領域となり、その下は本体領域となる。
【００３５】
また、本発明で上記一つのガードリング１１０の領域を二つまたはその以上に開口領域を形成して、二つの本体領域が接触し、一つのガードリング１１０領域を形成する。高電圧素子や製品のためには、十分な数と十分な距離のガードリング領域が必要となるが、それは球形のジャンクションとシリンダー形のジャンクション、平面ジャンクションでの破壊電圧差のためである。高電圧の場合、平面ジャンクションに近くなるようにするためである。
【００３６】
また、本発明で、上記一つのガードリング１１０領域に一つまたはその以上の本体領域を使用するが、一番目、二番目またはその以上のガードリング１１０を一つまたは多数混ぜて使用する。上述した理由で、一つではなく、二つまたは三つで第２伝導型の高濃度領域を増加させて破壊電圧を増加させようとするが、１０７のガードリング領域を二つの領域の拡散が接触されるように連結すれば距離が短くなる效果を奏する。
【００３７】
また、本発明で、上記コンタクトホールの形成後、高濃度の第２伝導型領域をイオン注入工程で追加実施する。オーム接触をするため、Ｐ−型の場合は、Ａｌ自体が三価の媒質で、Ｐ+領域が形成されるが、高濃度ソース領域１０７が（即ち、第２伝導型領域）Ｎ−本体領域の場合、オーム接触ではなく、ショットキー接触で、コンタクト抵抗を増加させて、結局オン抵抗を増加させる理由となる。これを防止するために、高濃度のイオンを追加して注入する必要がある場合もある。これが一般的な正常な工程に属する。
【００３８】
最後に、本発明で、上記図８は、ガードリング部分を一つ以上のイオン注入領域を重ねて使用する場合の平面図及び断面図を示し、図９は、トレンチゲートをストリップ形態に形成する場合を示しており、この場合は、長方形のトレンチ構造を示す。
【符号の説明】
【００３９】
１０２：エピタキシャル層
１０３：初期酸化膜
１０４：フォトレジスト
１０５：スクリーン酸化膜
１０６：第２型の本体領域
１０７：第１型の高濃度ソース領域
１１０：ガードリング
１１１：スペーサ
１１２：トレンチホール
１１３：ゲート酸化膜
１１４：ポリシリコーン
１１５：層間絶縁膜
１１６：金属電極
【図１】
2010530136.tif 000003
【図２】
2010530136.tif 000004
【図３】
2010530136.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010530136.tif 000009
【図８】
2010530136.tif 000010
【図９】
2010530136.tif 000011
【図１０】
2010530136.tif 000012
【図１１】
2010530136.tif 000013
【国際調査報告】
2010530136.tif 000014
2010530136.tif 000015