(57)【要約】【課題】クロスポイント・メモリ・アーキテクチャにおいて対称的なまたは実質的に対称的な抵抗性記憶素子を駆動するために整流素子として用いられる、非対称的にプログラムされる（固体電解質材料のような）メモリ材料が記載されている。【解決手段】固体電解質素子（ＳＥ）は、オフ状態では非常に高い抵抗を有し、オン状態では非常に低い抵抗を有する（それはオン状態では金属フィラメントであるので）。これらの属性は、それをほぼ理想的なダイオードとする。記憶素子の電流通過の間（プログラム／読み出し／消去の間）、固体電解質材料も低抵抗状態にプログラムする。固体電解質材料の最終状態は、メモリ材料の最終状態が望ましい状態であることを確実にしながら高抵抗状態に復帰させられる。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の電極と、
複数のクロスバー素子とを含むクロスポイント・アレイにおいて、各クロスバー素子は前記複数の電極のうちの第１電極および第２電極の間に配置され、各クロスバー素子は、少なくとも、抵抗性メモリ・ノードと直列の整流器として使用される非対称的にプログラムされるメモリ材料を含み、前記整流器は、オン状態では、１０６Ａ／ｃｍ２より大きな超高電流密度を供給する、クロスポイント・アレイ。
【請求項２】
前記整流器は、少なくとも、１０４を越えるオン／オフ比を有する非対称的にプログラムされるメモリ材料を含む、請求項１に記載のクロスポイント・アレイ。
【請求項３】
複数の電極と、
複数のクロスバー素子とを含むクロスポイント・アレイにおいて、各クロスバー素子は前記複数の電極のうちの第１電極および第２電極の間に配置され、各クロスバー素子は、少なくとも、抵抗性メモリ・ノードと直列の整流器として使用される固体電解質メモリ材料を含み、前記整流器は、オン状態では、１０７Ａ／ｃｍ２より大きな超高電流密度を供給する、クロスポイント・アレイ。
【請求項４】
複数のビット線およびワード線と、
複数のクロスバー素子とを含むクロスポイント・アレイにおいて、各クロスバー素子はビット線とワード線との間に配置され、各クロスバー素子は、少なくとも、対称的なまたは実質的に対称的な抵抗性メモリ・ノードと直列の整流器として使用される固体電解質材料を含み、前記クロスバー素子のうちの１つ以上は、次の電圧、すなわち
前記クロスバー素子内の前記固体電解質をオフ状態からオン状態に遷移させるための第１セットの電圧、
前記対称的抵抗性メモリを読み出すかまたはプログラムするための第２セットの電圧、および
固体電解質をオン状態からオフ状態に遷移させるための第３セットの電圧、
に応答する、クロスポイント・アレイ。
【請求項５】
前記固体電解質装置は、前記オン状態では第１の抵抗ＲＯＮを有し、オフ状態では第２の抵抗ＲＯＦＦを有し、ＲＯＦＦ／ＲＯＮ≧１０４である、請求項４に記載のクロスポイント・アレイ。
【請求項６】
前記固体電解質装置は、オン状態では、１０６Ａ／ｃｍ２より大きい超高電流密度を前記対称的なまたは実質的に対称的な抵抗性メモリに供給する、請求項４または５に記載のクロスポイント・アレイ。
【請求項７】
前記固体電解質メモリ材料は次のもの、すなわち、硫化ゲルマニウム（ＧｅｘＳ１−ｘ）、セレン化ゲルマニウム（ＧｅｘＳｅ１−ｘ）、テルル化ゲルマニウム（ＧｅｘＴｅ１−ｘ）、硫化ケイ素（ＳｉｘＳ１−ｘ）、セレン化ケイ素（ＳｉｘＳｅ１−ｘ）、テルル化ケイ素（ＳｉｘＴｅ１−ｘ）、硫化砒素（ＡｓｘＳ１−ｘ）、セレン化砒素（ＡｓｘＳｅ１−ｘ）、テルル化砒素（ＡｓｘＴｅ１−ｘ）、硫化鉛（ＰｂｘＳ１−ｘ）、セレン化鉛（ＰｂｘＳｅ１−ｘ）、テルル化鉛（ＰｂｘＴｅ１−ｘ）、硫化カドミウム（ＣｄｘＳ１−ｘ）、セレン化カドミウム（ＣｄｘＳｅ１−ｘ）、テルル化カドミウム（ＣｄｘＴｅ１−ｘ）、硫化亜鉛（ＺｎｘＳ１−ｘ）、セレン化亜鉛（ＺｎｘＳｅ１−ｘ）、テルル化亜鉛（ＺｎｘＴｅ１−ｘ）、硫化銀（ＡｇｘＳ）、セレン化銀（ＡｇｘＳｅ）、硫化銅（ＣｕｘＳ）、セレン化銅（ＣｕｘＳｅ）、酸化タングステン（ＷＯｘ）、酸化銅（ＣｕｘＯ）、銀（Ａｇ）、銅（Ｃｕ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、および亜鉛（Ｚｎ）のうちの少なくとも１つを含む、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項８】
前記固体電解質メモリ材料は、少なくともその一方が酸化不能である２つの電極の間に配置され、前記電極は次のもの、すなわち、銅（Ｃｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉｘＷｙ）、タンタル−タングステン（ＴａｘＷｙ）、窒化チタン（ＴｉｘＮｙ）、タンタル（Ｔａ）、窒化タンタル（ＴａｘＮｙ）、チタン・シリコン・ニトリド（ｔｉｔａｎｉｕｍ  ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ（ＴｉｘＳｉｙＮｚ）、タンタル・シリコン・ニトリド（ｔａｎｔａｌｕｍ  ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ（ＴａｘＳｉｙＮｚ）、硫化銀（ＡｇｘＳ）、セレン化銀（ＡｇｘＳｅ）、銀−銅合金、硫化銅（ＣｕｘＳ）、およびセレン化銅（ＣｕｘＳｅ）、のうちの少なくとも１つを含む、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項９】
前記メモリ・ノードのプログラム、読み出し、および消去のうちの少なくとも１つの後、前記固体電解質材料の消去が、前記固体電解質を、少なくとも前記消去中、約１００℃より高い温度に保つことによって促進される、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１０】
前記クロスバー素子のうちの１つ以上において、少なくともパルスのセットを前記クロスポイント・アレイに加えることによって、１）前記固体電解質はオフ状態からオン状態にされ、２）前記記憶素子のプログラム、読み出し、または消去操作が実行され、３）前記固体電解質は、低抵抗ＲＯＮのオン状態から高抵抗ＲＯＦＦのオフ状態にされる、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１１】
前記メモリ・ノードは対称的なまたは実質的に対称的な抵抗性メモリである、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１２】
前記対称的なまたは実質的に対称的な抵抗性メモリは次のもの、すなわち、相変化メモリ（ＰＣＭ）、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、強誘電性ランダム・アクセス・メモリ（ＦｅＲＡＭ）、有機抵抗性メモリ、複合金酸化物、ペロブスカイト・メモリ、および酸化物抵抗性メモリ、のうちの少なくとも１つである、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１３】
前記対称的なまたは実質的に対称的なメモリは、次の構造、すなわち、マッシュルーム構造、凹んだマッシュルーム構造、柱セル、リソポア構造、サブリソ・ポア構造、およびリング状セル構造、のうちのいずれかとして製造される、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１４】
前記複数の電極は、前記クロスバー素子を駆動する複数のビット線およびワード線をさらに含み、前記駆動は、次のように、すなわち、駆動されるべきメモリ・ノードに対応するワード線と少なくとも１つのビット線とを選択し、前記選択されたワード線をＶボルトにセットし、前記選択されたビット線を０ボルトにセットし、選択されていないビット線およびワード線を、前記選択されていないビット線およびワード線に関連付けられた整流器がオンに転換されるのを防止する電位にセットするように、行われる、請求項１から３までのうちのいずれかに記載のクロスポイント・アレイ。
【請求項１５】
各クロスバー素子は、前記抵抗性メモリ・ノードおよび前記整流器と直列の統合された抵抗器を含む、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１６】
３次元クロスポイント・アーキテクチャを作るためにクロスポイント素子の複数の層が形成される、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１７】
少なくともパルスのセットを前記クロスポイント・アレイに加えることによって、前記クロスバー素子のうちの１つ以上において、前記固体電解質は最初に高抵抗オフ状態から低抵抗オン状態にされ、前記記憶素子のプログラム、読み出し、または消去操作が実行され、その後に前記固体電解質は低抵抗ＲＯＮを有するオン状態から高抵抗ＲＯＦＦを有するオフ状態にされる、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１８】
基板と、
前のいずれかの請求項に記載のクロスポイント・アレイと、
を含む集積装置。
【請求項１９】
クロスポイント・アレイを形成し、それぞれのクロスポイントを画定するビット線およびワード線と、
各クロスポイントに存する、少なくとも、整流素子として使用される固体電解質材料と、対称的なまたは実質的に対称的な抵抗性記憶素子とを含むプログラマブルな整流素子とを含む装置（ａｐｐａｒａｔｕｓ）であって、前記記憶素子、前記整流素子、所与のビット線、および所与のワード線が直列に存在して特定の電流経路を形成し、前記整流素子が少なくとも２つの端子を含む、装置。
【請求項２０】
前記対称的なまたは実質的に対称的な抵抗性メモリは次のもの、すなわち、相変化メモリ（ＰＣＭ）、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、強誘電性ランダム・アクセス・メモリ（ＦｅＲＡＭ）、有機抵抗性メモリ、複合金酸化物、ペロブスカイト・メモリ、および酸化物抵抗性メモリ、のうちの少なくとも１つである、請求項１９に記載の装置。
【請求項２１】
前記クロスポイント・アレイは少なくとも６４ｘ６４クロスポイントである、請求項１９または２０に記載の装置。
【請求項２２】
各層内の前記ワード線およびビット線はリソグラフィック・ピッチで延び、セルの実効密度は４Ｆ２／ｎであり、ここでＦはリソグラフィック・ピッチであり、ｎは前記装置の層の数である、請求項１９，２０または２１に記載の装置。
【請求項２３】
前記装置の１つの層について、セルの実効密度は、もし１セットの線がサブリソグラフィックであるならば４Ｆ２／ｎであり、両方のセットの線がサブリソグラフィックであるときには４Ｆ２／ｎ２であり、ここでＦはリソグラフィック・ピッチであり、ｎはリソグラフィック・ピッチのサブリソグラフィック・ピッチに対する比である、請求項１９から２２までのうちのいずれかに記載の装置。
【請求項２４】
クロスポイント・アレイに用いられる方法であって、前記クロスポイント・アレイは複数のビット線およびワード線および複数のクロスバー素子を含み、各クロスバー素子はビット線とワード線との間に配置され、各クロスバー素子は、少なくとも、対称的なまたは実質的に対称的な抵抗性メモリと直列の整流器として使用される固体電解質材料を含み、前記方法は、
前記クロスバー素子内の前記固体電解質をオフ状態からオン状態に遷移させる第１セットの電圧を前記クロスバー素子のうちの少なくとも１つに印加するステップと、
前記対称的な抵抗性メモリを読み出すかまたはプログラムする第２セットの電圧を前記クロスバー素子のうちの少なくとも１つに印加するステップと、
固体電解質をオン状態からオフ状態に遷移させる第３セットの電圧を前記クロスバー素子のうちの少なくとも１つに印加するステップと、
を含む、方法。
【請求項２５】
前記固体電解質装置は、前記オン状態では第１の抵抗ＲＯＮを有し、オフ状態では第２の抵抗ＲＯＦＦを有し、ＲＯＦＦ／ＲＯＮ≧１０４である、請求項２４に記載の方法。
【請求項２６】
前記固体電解質装置は、オン状態では、１０７Ａ／ｃｍ２より大きい超高電流密度を前記対称的なまたは実質的に対称的な抵抗性メモリに供給する、請求項２４または２５に記載の方法。
【請求項２７】
前記記憶素子のプログラム、読み出し、および消去操作のうちの少なくとも１つの後、前記固体電解質の消去が、前記固体電解質を、少なくとも前記消去中、１００℃より高い温度に保つことによって、促進される、請求項１９から２６までのうちのいずれかに記載の方法。
【請求項２８】
前記クロスバー素子のうちの１つ以上において、少なくともパルスのセットを前記クロスポイント・アレイに加えることによって、前記固体電解質は最初に高抵抗オフ状態から低抵抗オン状態にされ、前記記憶素子のプログラム、読み出し、または消去操作が実行され、その後に前記固体電解質は、低抵抗ＲＯＮのオン状態から高抵抗ＲＯＦＦのオフ状態にされる、請求項１９から２７までのうちのいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にメモリ技術に関する。より一般的には、これは、対称的なまたは実質的に対称的な抵抗性記憶素子を駆動するためのダイオードとして使用される、非対称的にプログラムされる高オン／オフ比メモリ材料および装置の使用に関する。より具体的には、本発明はクロスポイント・アレイ・アーキテクチャにおいて対称的なまたは実質的に対称的な抵抗性記憶素子を駆動するためのダイオードとしての固体電解質（ＳＥ）材料の使用に関する。新しいアレイ・アーキテクチャを扱うほかに、メモリ材料の整流のために固体電解質材料を用いるために必要とされる装置構造、材料オプション、電圧シーケンスなどが記載される。
【背景技術】
【０００２】
従来技術の検討
次の参考文献はクロスポイント・アレイの一般的教示を提供する。
【０００３】
米国特許第６，９８０，４６３号は、トンネリング磁気抵抗（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ  （ＴＭＲ））素子に接続されたスイッチング素子として整流素子（例えば、ｐｎ接合ダイオード）を使用する構造を有する半導体記憶装置を教示しており、記載されている構造はクロスポイント・セルを実現することのできる簡単なものである。
【０００４】
米国特許第７，０４６，５４６号は、記憶装置と、整流素子であることのできる読み出しスイッチング素子とを伴うクロスポイント・メモリ・セルを教示している。
【０００５】
米国特許第６，９８７，６８９号は、電極材料の適切な選択によりクロスポイント記憶素子において固有整流を達成する可能性を教示している。
【０００６】
スタシアク他（Ｓｔａｓｉａｋ  ｅｔ  ａｌ．）の米国特許第７，０３４，３３２号は、基板と、基板上に配置された複数の自己整列ナノ整流素子とを含む記憶装置を教示しており、各ナノ整流素子は複数の第１電極ラインを有し、複数の自己整列ナノ整流素子を形成する複数の第１電極ライン上に複数の装置構造が配置されている。スタシアクの設計によれば、スイッチング素子は相変化材料から作られる。
【０００７】
米国特許第６，７７８，４２６号は、トンネリング磁気抵抗（ＴＭＲ）素子の代わりに相変化記憶素子を使用する磁気ランダム・アクセス・メモリ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ（ＭＲＡＭ））を教示している。
【０００８】
米国特許第４，７９５，６５７号は、整流素子と記憶素子とを伴うメモリ・セルを教示している。
【０００９】
テリー・エル・ギルトン（Ｔｅｒｒｙ  Ｌ．  Ｇｉｌｔｏｎ）の米国特許第６，８５５，９７５号は、ダイオードとガラス電解質素子とを含む集積回路における集積プログラマブル導体メモリ・セルおよびダイオード装置を教示しており、そのガラス電解質素子は、それに混合または溶け込んだ金属イオンを有し、加えられた電圧の影響下で伝導経路を選択的に形成することができる。ギルトンの特許の一実施態様では、ダイオードとメモリ・セルとの両方が、セレン化ゲルマニウム（例えば、Ｇｅ２Ｓｅ８またはＧｅ２５Ｓｅ７５）のようなカルコゲナイドガラスを含む。ギルトン特許のこの実施態様では、第１ダイオード素子は第１伝導タイプを有するカルコゲナイドガラス層を含み、第２ダイオード素子はビスマスのような元素でドーピングされた、第１の伝導タイプとは反対の第２伝導タイプを有するカルコゲナイドガラス層を含み、メモリ・セルは銀イオンを中に有するカルコゲナイドガラス素子を含む。
【００１０】
米国特許第７，０４２，７５７号は１Ｒ１Ｄブロック・アーキテクチャ磁気記憶装置を提供する。該パーナー（Ｐｅｒｎｅｒ）参考文献は、磁気記憶装置に関し、特に、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）のようなクロスポイント抵抗性装置に関する。ＰＮダイオードを組み込むことによって、クロスポイント・アレイの実効寸法は在来の１，０００列１，０００行を超えて大きくされることができる。
【００１１】
米国特許第７，０３１，１８５号は、複数のワード線と、複数のビット線と、該ワード線およびビット線により形成される複数のクロスポイントと、複数のメモリ・セルとを含む抵抗性クロスポイント・メモリ・セル・アレイを教示しており、メモリ・セルの各々は該クロスポイントのうちの異なる１つに位置し、第１ビット線は該ビット線の全長に沿う分散型直列ダイオードを含んでいて、第１ビット線に沿って位置する関連するメモリ・セルの各々は分散型直列ダイオードと関連するワード線との間に結合されている。
【００１２】
シャーマ他（Ｓｈａｒｍａ  ｅｔ  ａｌ．）の米国特許（６，８８５，５７３）は、ＭＲＡＭ装置に用いられるダイオードと、その様な装置の製造方法とを教示している。シャーマ他は、複数のワード線と、複数のビット線と、メモリ・セルの抵抗性クロスポイント・アレイとを有するデータ記憶装置を教示している。各メモリ・セルは、ビット線に接続され、また、それぞれのワード線にさらに接続する絶縁ダイオードに接続される。絶縁ダイオードは、ビット線からワード線への単方向伝導経路を提供する。各ワード線は共通金属−半導体接点を提供し、各ダイオードは、該共通金属−半導体接点の半導体部分とそのそれぞれのメモリ・セルとの間に位置する別の金属接点を各ダイオードが有するように、ワード線を共有する。シャーマ他のＭＲＡＭ装置は、アレイ内でリーク電流を制限する改良された単方向素子を有する。
【００１３】
米国特許第６，７５４，０９７号は、クロスポイント・ネットワークとして接続された相変化材料の磁気抵抗装置または記憶素子を教示しており、ダイオードまたはトランジスタのようなブロッキング装置が該磁気抵抗装置に接続され得る。
【００１４】
米国特許第６，６７８，１８９号は、ポリマ記憶素子、磁気トンネル接合（ＳＤＴ接合は一種の磁気トンネル接合である）、または相変化装置のような薄膜記憶素子を含み得るメモリ・セル素子を教示している。各メモリ・セルは第１方向に単方向素子を介してだけ伝導経路を提供するように制限されており、その様な単方向素子はダイオードを有することができる。
【００１５】
米国特許第６，６７０，８２４号は、統合ポリシリコン・ヒューズおよびダイオードと、これを製造する方法とを教示している。統合ポリシリコン・ヒューズおよびダイオード組み合わせは、プログラマブルなクロスポイント・ヒューズ・アレイにおいて実現され得る。統合ポリシリコン・ヒューズおよびダイオードはランダム・アクセス・メモリ（ＲＡＭ）セルで使用され得る。
【００１６】
米国刊行物２００６／００６７１１２は、在来のＭＲＡＭに用いられている磁気トンネル接合を含む磁気抵抗メモリ・セル、或る種の相変化材料を使用する相変化メモリ・セル、および独立ゲート式ＦＩＮＦＥＴアーキテクチャを使用するイオン・ドナー電極と組み合わせて或る種の個体電解質を使用する伝導性ブリッジング・メモリ・セルのような抵抗性メモリ・セル（これは、異なる電気抵抗値を示す２つ以上の状態にされることができる）を教示している。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上で引用された参考文献の正確な長所、特徴、および利点が何であっても、これらのいずれも、本発明の目的を成し遂げあるいは果たすものではない。
【課題を解決するための手段】
【００１８】
本発明の種々の側面は、添付されている請求項において定義されており、ここで、これに言及する。
【００１９】
本発明もクロスポイント・アーキテクチャを規定し、このクロスポイント・アーキテクチャは、複数の電極と、複数のクロスバー素子とを含み、各クロスバー素子は前記複数の電極のうちの第１電極および第２電極の間に配置され、前記クロスバー素子は前記第１電極および第２電極の両方に対して垂直であり、各クロスバー素子は、対称的なまたは実質的に対称的な抵抗性メモリ・ノードと直列の整流器として使用される非対称的にプログラムされるメモリ材料を少なくとも含み、前記整流器は、オン状態では、１０８Ａ／ｃｍ２より大きな超高電流密度を供給する。
【００２０】
この文脈において、非対称的にプログラムされるメモリ材料（非対称メモリ材料とも称される）は、特定の極性のバイアスが加えられたときに低抵抗状態にプログラムされ、逆極性のバイアスがその両端の間に加えられたときに高抵抗状態にプログラムされるものであると定義される。換言すると、その様なメモリ材料におけるオンからオフへの遷移とオフからオンへの遷移とは逆極性の電圧を必要とする。その様な材料の例は、固体電解質メモリ材料である。
【００２１】
対称的なまたは実質的に対称的な抵抗性記憶素子は、極性が同じであるが振幅およびパルス幅が異なるパルスの印加時に２つの異なる抵抗値にプログラムすることができる。換言すれば、これらの記憶素子においてオンからオフへの遷移とオフからオンへの遷移とは同じ極性のパルスで行われ得る。さらに、これらの素子の対称的なまたは実質的に対称的な性質は、各々のその様な遷移（例えば、オンからオフへ）のために、どちらの極性のパルスも印加され得ることを必要とする。さらに、これらの素子は、ゼロ・バイアスの周りで実質的に対称的な電流−電圧特性を示す。抵抗性記憶素子は、スレショルド・スイッチング効果も示すことができ、また高抵抗状態から低抵抗状態に急に戻ることができる。
【００２２】
本発明は１つの装置も規定し、この装置は、クロスポイント・アレイを形成してそれぞれのクロスポイントを画定するビット線およびワード線と、一般的非対称メモリ材料の２端子プログラマブル整流素子と、各クロスポイントに存する抵抗性記憶素子とを含み、記憶素子と、整流素子と、所与のビット線と、所与のワード線とは直列であって特定の電流経路を形成する。
【００２３】
本発明は３次元クロスポイント・アーキテクチャも規定し、この３次元クロスポイント・アーキテクチャはワード線およびビット線の複数の層と各層内の複数のクロスバー素子とを含み、各クロスバー素子はワード線とビット線との間に配置され、各クロスバー素子はメモリ・ノードと直列の整流器としての固体電解質材料のような非対称メモリ材料を含み、各層内のワード線およびビット線はリソグラフィック・ピッチで延び、セルの実効密度は４Ｆ２／ｎであり、ここで２Ｆはリソグラフィック・ピッチであり、ｎは層の数である。
【００２４】
本発明はサブリソグラフィック・クロスポイント・アーキテクチャも規定し、このサブリソグラフィック・クロスポイント・アーキテクチャは、少なくとも１セットの線がサブリソグラフィックである複数のワード線およびビット線と、複数のクロスバー素子とを含み、各クロスバー素子はワード線とビット線との間に配置され、各クロスバー素子はメモリ・ノードと直列の整流器としての固体電解質材料のような非対称メモリ材料を含む。セルの実効密度は４Ｆ２／ｎ（もし１セットの線がサブリソグラフィックであるならば）および４Ｆ２／ｎ２（両方のセットの線がサブリソグラフィックであるとき）であり、ここで２Ｆはリソグラフィック・ピッチであり、ｎはリソグラフィック・ピッチのサブリソグラフィック・ピッチに対する比である。
【図面の簡単な説明】
【００２５】
【図１】代表的な抵抗性記憶素子のプログラミング電流および電流密度を限界寸法の関数として示す。
【図２】クロスバー・アレイの一実施態様の略平面図であり、ここで選択されたワード線（ＷＬ）はＶ２であり、選択されたビット線（１つまたは複数）（ＢＬ）は０Ｖであり（行１列１）、選択されていないワード線は０Ｖであり、選択されていないビット線はＶである。
【図３】読み出し操作中のフル・セレクト・メモリ（ｆｕｌｌ  ｓｅｌｅｃｔ  ｍｅｍｏｒｙ（ＦＳＭ））アレイの例を示す。
【図４】ビット線とワード線との間に挟まれた非対称的にプログラムされるメモリ材料（ＳＥ）と実質的に対称的なメモリ材料（ＭＥ）とを含む簡略クロスバー素子（ＣＥ）を示す。
【図５】電圧対固体電解質（Ｓｏｌｉｄ  Ｅｌｅｃｔｒｏｌｙｔｅ（ＳＥ））抵抗のグラフを示し、これから、該ＳＥが正電圧印加時に高抵抗から低抵抗に転換し、負電圧印加時に低抵抗から高抵抗に転換することが分かる。
【図６】Ａは、記憶素子（ＭＥＭ）＋ＳＥアレイ構成のために１つの可能なアレイ電圧シーケンスを用いる本発明の一実施態様に従う読み出し操作を示す。            Ｂは、記憶素子（ＭＥＭ）＋ＳＥアレイ構成のために１つの可能なアレイ電圧シーケンスを用いる本発明の一実施態様に従う読み出し操作を示す。Ｃは、記憶素子（ＭＥＭ）＋ＳＥアレイ構成のために１つの可能なアレイ電圧シーケンスを用いる本発明の一実施態様に従う読み出し操作を示す。
【図７】本発明の他の実施態様に従う読み出し操作を示す。
【図８】本発明の他の実施態様に従う読み出し操作を示す。
【図９】本発明の他の実施態様に従う読み出し操作を示す。
【図１０】本発明の他の実施態様に従う読み出し操作を示す。
【図１１】記憶素子を低抵抗状態にするように意図されたセット操作のインプリメンテーションを示す。
【図１２】記憶素子を低抵抗状態にするように意図されたセット操作のインプリメンテーションを示す。
【図１３】セット操作のためのＳａｍｓｕｎｇ（登録商標）のマルチプル・ステップダウン・パルス発生器（Ｍｕｌｔｉｐｌｅ  Ｓｔｅｐ−ｄｏｗｎ  Ｐｕｌｓｅ  Ｇｅｎｅｒａｔｏｒ（ＭＳＰＧ））技術の例を示す。
【図１４】ＭＥＭ＋ＳＥクロスバー・アーキテクチャのためのセットのための代表的なＭＳＰＧ操作を示す。
【図１５】遥かに低いセット（およびリセット電流）を有する装置が目標とされる１つの場合を示す。
【図１６】Ａは、種々の興味あるＭＥＭセル構造の非限定的な例を示す。              Ｂは、種々の興味あるＭＥＭセル構造の非限定的な例を示す。
【図１７】Ａは、種々の興味あるＭＥＭセル構造の非限定的な例を示す。              Ｂは、種々の興味あるＭＥＭセル構造の非限定的な例を示す。
【図１８】Ａは、種々の興味あるＭＥＭセル構造の非限定的な例を示す。              Ｂは、種々の興味あるＭＥＭセル構造の非限定的な例を示す。
【図１９】ＭＥＭサブリソ（ｓｕｂｌｉｔｈｏ）ポア装置とパターン化されたＳＥとの組み合わせの横断面を示す。
【図２０】ＭＥＭサブリソ・ポア装置とサブリソ・ポアＳＥとの組み合わせの横断面を示す。
【図２１】サブリソグラフィック・ポア・メモリ構造とパターン化されていないダイオードとの組み合わせの横断面を示し、パターン化されていないダイオードは、ＣＭＯＳ回路を有するシリコン基板に面している。
【図２２】サブリソグラフィック・ポア・メモリ構造とパターン化されていないダイオードとの組み合わせの横断面を示し、パターン化されていないダイオードは、ＣＭＯＳ回路を有するシリコン基板から遠ざかる方に向いている。
【図２３】サブリソグラフィック・ポア・メモリ構造とパターン化されているダイオードとの組み合わせの横断面を示し、パターン化されているダイオードは、ＣＭＯＳ回路を有するシリコン基板から遠ざかる方に向いている。
【図２４】凹んだマッシュルーム・メモリ構造とパターン化されていないダイオードとの組み合わせの横断面を示し、パターン化されていないダイオードは、ＣＭＯＳ回路を有するシリコン基板に面している。
【図２５】凹んだマッシュルーム・メモリ構造とパターン化されているダイオードとの組み合わせの横断面を示し、パターン化されているダイオードは、ＣＭＯＳ回路を有するシリコン基板から遠ざかる方に向いている。
【図２６】リング状メモリ構造とパターン化されていないダイオードとの組み合わせの横断面を示し、パターン化されていないダイオードは、ＣＭＯＳ回路を有するシリコン基板に面している。
【図２７】リング状メモリ構造とパターン化されているダイオードとの組み合わせの横断面を示し、パターン化されているダイオードは、ＣＭＯＳ回路を有するシリコン基板から遠ざかる方に向いている。
【発明を実施するための形態】
【００２６】
本発明は好ましい実施態様に関して図示され記載されるけれども、本発明品は多くの異なる構成で製造され得る。本発明の好ましい実施態様が図面に描かれ、本書で詳しく記載されるが、本開示は本発明の原理とその構築のための関連する機能仕様との具体例と見なされるべきであって、図示された実施態様に発明を限定するように意図されていないことが理解される。当業者は、本発明の範囲内で他の多くの可能な変化形を考えるであろう。
【００２７】
本発明は、超高密度メモリ技術に関連する非常に重要な問題を解決する。製造され得る最も密度の高い形のメモリ技術は、垂直に向いた、リソグラフィーで画定される伝導線のセットと、任意の２つの垂直に向いた線の交点に位置する記憶素子およびダイオードとから作られるクロスバー・メモリである。この密度は、垂直に向いた線のその様な多数の層を３次元構成で持つことによって、または、これらの垂直な線をサブリソグラフィック・ピッチで持つことによって（例えば、ナノインプリント・リソグラフィーを用いて製造される）、更に高められ得る。これらのアプローチのいずれにおいても、記憶素子は、相変化メモリ、何らかの形の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、強誘電性ランダム・アクセス・メモリ（ＦｅＲＡＭ）、有機抵抗性メモリ、複合金属酸化物メモリ、酸化物−抵抗性メモリ、ペロブスカイト・メモリ、電流がその中を通るときに何らかの電気的特性を変化させるメモリなどのような素子であり得る。
【００２８】
上で挙げられたものを含む大抵の記憶素子は、特に記憶素子が深サブミクロン寸法まで縮小されるとき、プログラミングのために非常に大きな電流密度を必要とする。（クロスポイントに存する記憶素子と直列の）ダイオードの主要な機能は、アレイ内の他の全ての記憶素子を、これらの素子が選択された記憶素子のプログラム／読み出し／消去（ｐｒｏｇｒａｍ／ｒｅａｄ／ｅｒａｓｅ（Ｐ／Ｒ／Ｅ））操作を妨げないように、オフに転換させることである。さらに、ダイオードは、記憶素子がそのＰ／Ｒ／Ｅ操作に必要とする充分な電流を供給できなければならない。これらの記憶素子のために必要とされる代表的な電流密度は１０６から１０８Ａ／ｃｍ２に及ぶ。最良の公知シリコンｐｎ接合は、程よい電圧において１０６Ａ／ｃｍ２より余り大きくない密度で電流を供給することができる（多結晶ｐｎ接合における電流密度はなお小さい）。これは、上で挙げられたもののような双方向記憶素子と共に使用されることができて超高電流密度を供給することができる新しいダイオード素子に対するニーズを高める。
【００２９】
本発明は、対称的なまたは実質的に対称的な抵抗性記憶素子（以降、ＭＥＭと称される）を駆動するためのダイオードとして固体電解質材料のような非対称抵抗性メモリ材料を使用する。後述されるように、固体電解質素子（ＳＥ）は、オフ状態では非常に高い抵抗を有し、オン状態では非常に低い抵抗を有する（オン状態では２つの電極を橋絡する金属フィラメントを有するので）。これらの属性は、それをほぼ理想的なダイオードとする。記憶素子を電流が通過している間（プログラム／読み出し／消去の間）固体電解質材料も低抵抗状態にプログラムする。ダイオード機能が働くためには、固体電解質材料の最終状態は高抵抗状態でなければならない。従って、ＭＥＭの各Ｐ／Ｒ／Ｅ操作の後に固体電解質素子の消去が続かなくてはならない。これは、次のもののうちの１つを用いて成し遂げられることができる。
（ａ）  消去速度を得るためにリテンション（ｒｅｔｅｎｔｉｏｎ）をトレードオフするように固体電解質を改質する。この場合、固体電解質のリテンションが良くなければ、固体電解質の消去は不要であるか或いは非常に低い電圧の消去で充分であろう。
（ｂ）  リセットまたはセットあるいはその両方の間、装置内の温度が＞ほぼ１００℃であるように装置を熱的に改質する。これは消去プロセスを加速するはずである。これは（ａ）および（ｃ）の両方と組み合わされることができる。
（ｃ）  パルスのシーケンスを加えることによってＳＥを消去し、また、ＳＥ消去ステップの終わりにＭＥＭ素子を偶然にプログラムまたは消去しないこと（あるいは一般的にＭＥＭ素子の状態を変化させないこと）を保証する。代わりに、記憶素子はＳＥ消去ステップの間に最終の所望抵抗状態にされることができる。
【００３０】
本発明は、クロスポイント・メモリ・アーキテクチャにおける固体電解質（ＳＥ）抵抗性記憶素子のような非対称メモリ材料の使用を教示する。本発明は、可能な装置構造オプションのうちの幾つかと、上首尾のアレイ操作を得るための可能な電圧シーケンスのうちの幾つかとを扱う。本発明は、可能なアレイ構成も扱う。
【００３１】
ＳＥメモリ材料の例は、それらに限定はされないが、硫化ゲルマニウム（ＧｅｘＳ１−ｘ）、セレン化ゲルマニウム（ＧｅｘＳｅ１−ｘ）、テルル化ゲルマニウム（ＧｅｘＴｅ１−ｘ）、硫化ケイ素（ＳｉｘＳ１−ｘ）、セレン化ケイ素（ＳｉｘＳｅ１−ｘ）、テルル化ケイ素（ＳｉｘＴｅ１−ｘ）、硫化砒素（ＡｓｘＳ１−ｘ）、セレン化砒素（ＡｓｘＳｅ１−ｘ）、テルル化砒素（ＡｓｘＴｅ１−ｘ）、硫化鉛（ＰｂｘＳ１−ｘ）、セレン化鉛（ＰｂｘＳｅ１−ｘ）、テルル化鉛（ＰｂｘＴｅ１−ｘ）、硫化カドミウム（ＣｄｘＳ１−ｘ）、セレン化カドミウム（ＣｄｘＳｅ１−ｘ）、テルル化カドミウム（ＣｄｘＴｅ１−ｘ）、硫化亜鉛（ＺｎｘＳ１−ｘ）、セレン化亜鉛（ＺｎｘＳｅ１−ｘ）、テルル化亜鉛（ＺｎｘＴｅ１−ｘ）、硫化銀（ＡｇｘＳ）、セレン化銀（ＡｇｘＳｅ）、硫化銅（ＣｕｘＳ）、セレン化銅（ＣｕｘＳｅ）、酸化タングステン（ＷＯｘ）、酸化銅（ＣｕｘＯ）、銀（Ａｇ）、銅（Ｃｕ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、および亜鉛（Ｚｎ）を含む。
【００３２】
本明細書全体において一般的対称メモリ技術が一例として用いられたけれども、本発明の教示が、実質的に対称的な記憶素子に関連する他の場合にも応用され得ること、また、フィールド・プログラマブル・ゲート・アレイ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ（ＦＰＧＡ））、埋め込み型マイクロコントローラ、ハードディスク・ドライブ、およびスペース・アプリケーション（これらに限定されない）のようなアプリケーションにも応用され得ることに留意するべきである。
【００３３】
メモリ技術（揮発性および不揮発性の両方）の密度を高めるためには、クロスポイント・デザインが好ましい。その様な最適化されたデザインでは、ワード線およびビット線（以降、メモリ線と称される）は可能な最小のピッチで伸びる。記憶素子は、これらの垂直に向けられた線のサンドイッチに置かれる。２つの可能なデザインが存在する。
（ａ）  ナノ・クロスバー・デザイン。この場合、メモリ線はサブリソグラフィック・ピッチで伸びる。これはメモリ・セル面積を４Ｆ２から４Ｆｓ２に減少させ、ここで２Ｆｓはナノスケール・ピッチである。通例、Ｆｓ＜＜Ｆであり、ここで２Ｆはリソグラフィック・ピッチである。
（ｂ）  ３Ｄデザイン。この場合、メモリ線はリソグラフィック・ピッチで伸びるけれども、これらのメモリの複数の層が形成される。従ってこれらのセルの実効密度は４Ｆ２／ｎであり、ここでｎは３Ｄ層の数である（ｎ＞＝１）。
【００３４】
上記の両方の場合に、メモリ線の交点において、次の２つの装置コンポーネントが必要とされる。
（ａ）  データ／情報を格納するために使用される記憶素子。ここでは多くのオプションが存在し、大抵の抵抗性記憶素子を含む。
（ｂ）  全てのクロスポイントにトランジスタが存在するわけではないので、整流特性を示す、あるいは一般的に非線形性を示す選択装置が必要とされる。これは、選択されていないワード線およびビット線上のセルが偶然にプログラムされたり互いに短絡されたりしないことを保証する。
【００３５】
最も有望なメモリ材料のためには、下の方で２０−４０ｎｍの範囲の限界寸法（ＣＤ）のためにおよそ１０７−１０８Ａ／ｃｍ２のプログラミング電流密度が必要とされる。図１は、電流が通ると制御可能に相を変化させる抵抗性記憶素子についての、限界寸法に対するリセット電流およびリセット電流密度のグラフを示す。図１から、電流はスケーリングと共に減少するけれども、電流密度は、スケーリングと共に増大する熱損失に起因して著しく増大するということが分かる。
【００３６】
整流のために使用され得る最も良く知られている単結晶シリコンｐｎおよびショットキー・ダイオードは、低電圧では１０６Ａ／ｃｍ２より余り高くない電流密度を提供する。この限界は、ｐｎ接合における高レベル注入効果、ドーピングされた領域（１つまたは複数）の直列抵抗などを含む幾つかの異なる要因に由来する。これは、大抵の抵抗性記憶素子に必要とされるものより１桁小さい。更に、ミドル・オブ・ライン（ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ（ＭＯＬ））プロセスまたはバック・オブ・エンド・ザ・ライン（ｂａｃｋ−ｏｆ−ｅｎｄ−ｔｈｅ−ｌｉｎｅ（ＢＥＯＬ））プロセスで製造され得るダイオードの品質は、遥かに低い移動度を有する非晶質または多結晶シリコンにおいて作られなければならないので、通例遥かに悪い。これは、ｐｎ接合をシリコンまたは他の材料において高電流記憶素子のための整流器として用いることを妨げる（特に３次元で）。
【００３７】
更に、選択されていないセルを通る電流は、アレイ妨害を阻止しプログラミング電力を減少させるために、小さくなければならない。通例、ＷＬまたはＢＬ上の素子の数の１０倍よりかなり大きい整流比が必要とされる。換言すれば、代表的なＭｂｉｔアレイのためには、１００００またはそれより大きな整流比が必要とされる（好ましくは１０７を超える）。リークは通例バイアスの関数なので、整流比は通例バイアスの関数である。
【００３８】
従来技術は、上で言及された問題のいずれかを解決することに関して沈黙している。
【００３９】
シリコンおよび多結晶内の在来のｐｎ接合は大抵の抵抗性メモリ材料のために充分な電流密度を供給できないので、ダイオードとして他の非線形素子が考えられる。その様な材料を選ぶために、２つの重要な基準がある。
（ａ）  オン状態は非常に高い電流密度を有しなければならない。これは、主として、伝導のために金属を使用することによって達成され得る。
（ｂ）  オフ状態は非常に高い抵抗を有しなければならない。程よいアレイ・サイズが可能にされ得るように、オン／オフ比は好ましくは少なくともほぼ１０６である。
【００４０】
１つの非限定的な例では、オフ状態電流密度は１００Ａ／ｃｍ２より低い。他の１つの非限定的な例では、オフ状態電流密度は０．１Ａ／ｃｍ２未満であるべきである。通例、アレイ操作のために、問題なのはオン／オフ比であり、１０４を上回る、好ましくは１０６を上回る、オン／オフ比が理想的である。
【００４１】
代表的な抵抗性記憶素子をプログラムし、読み出し、あるいは消去するための伝導のための金属フィラメントの使用が導入される。しかし、整流を得るためには、オフ状態において金属フィラメントを消滅させることが重要である。その様な材料は固体電解質（ＳＥ）メモリの形で存在する。
【００４２】
本発明は、メモリとして使用されるのではなくてクロスバー・アレイでの整流器としてのＳＥ材料の使用を教示する。
【００４３】
“伝導性橋絡ＲＡＭ（ＣＢＲＡＭ）：サブ２０ｎｍにスケーラブルな新興の不揮発性メモリ技術（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｉｎｇ  ＲＡＭ（ＣＢＲＡＭ）：Ａｎ  ｅｍｅｒｇｉｎｇ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｔｅｃｈｎｏｌｏｇｙ  ｓｃａｌａｂｌｅ  ｔｏ  ｓｕｂ  ２０ｎｍ）”と題されたクンド他（Ｋｕｎｄ  ｅｔ  ａｌ．）の論文。クンド他は、この論文において、酸化可能なアノードと不活性のカソードとの間に挟まれた薄い固体電解質層から構成される、ナノスケール伝導性橋絡メモリ・セルの電気的特性評価に関して報告をしている。クンド他は、非常に低い電圧での高Ｒｏｆｆ／Ｒｏｎ比での抵抗性スイッチングに基づくメモリ特性を有するＣＢＲＡＭナノスケール記憶装置を開示している。しかし、クンド他はクロスバー・アレイにおける整流器としてのＳＥの使用を教示も示唆もしていないことを再び強調することが重要である。
【００４４】
ＳＥ材料用に用いられる代表的な材料は（これらに限定されないが）、次のものを含む。
（ａ）  純粋な二成分カルコゲニド−ＣｕｘＳ、ＡｇｘＳ、など。
（ｂ）  三元カルコゲニド−Ａｇ／Ｃｕ／Ｚｎ／Ｌｉ／Ｎａなどがドーピングされた二成分カルコゲニド（シリコン、ゲルマニウム、アンチモン、砒素、のセレン化物、硫化物、テルル化物）。
（ｃ）  四元カルコゲニド−Ａｇ／Ｃｕ／Ｚｎ／Ｌｉがドーピングされた三元カルコゲニド（例えば−Ｇｅ−Ｓｂ−Ｓ）。
（ｄ）  二成分金属酸化物−（例えば、ＷＯ３、ＳｉＯｘ）。
【００４５】
ＳＥ素子は、通例、２つの電極の間に挟まれた１つ以上の上記ＳＥ材料から成る。通例、一方の電極は不活性材料（例えば、Ｗ、ＴｉＮなど）から構成され、他方の電極は酸化可能である（例えば、Ａｇ、Ｃｕなど）けれども、これは必要な要求条件ではない。
【００４６】
電極材料の例は、銅（Ｃｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉｘＷｙ）、タンタル−タングステン（ＴａｘＷｙ）、窒化チタン（ＴｉｘＮｙ）、タンタル（Ｔａ）、窒化タンタル（ＴａｘＮｙ）、チタン・シリコン・ニトリド（ｔｉｔａｎｉｕｍ  ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）（ＴｉｘＳｉｙＮｚ）、タンタル・シリコン・ニトリド（ｔａｎｔａｌｕｍ  ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）（ＴａｘＳｉｙＮｚ）、硫化銀（ＡｇｘＳ）、セレン化銀（ＡｇｘＳｅ）、銀−銅合金、硫化銅（ＣｕｘＳ）、およびセレン化銅（ＣｕｘＳｅ）を含むが、これらに限定されない。
【００４７】
固体電解質メモリの基本的特性は次のものを含む。
●    小さな正のバイアス（通例０．１ないし０．５Ｖ）でオンに転換する−メモリを超高抵抗オフ状態から低抵抗オン状態に変換する。バイアスの値は、固体電解質材料と電極材料とによる。
●    小さな負のバイアス（通例−０．１ないし−０．５Ｖ）でオフに転換する−メモリを超低抵抗オン状態から高抵抗オフ状態に転換させる。
【００４８】
ＳＥメモリに伴う主な問題点のうちの１つはリテンションである。これは不揮発性メモリ（ＮＶＭ）にデータを格納するためには問題となり得る。一方、ＳＥを整流器として使用することは、ＳＥメモリがデータを保持することを必要としない。
【００４９】
従って、本発明は、大抵の抵抗性材料の整流のために固体電解質材料および構造を使用するためのアレイ・アーキテクチャ、可能な装置構造、電圧シーケンスおよび可能性を開示する。下記の情報は、また、代表的なメモリ・ノード（材料）としてのＭＥＭと整流素子としての固体電解質とを含むメモリ・スタックのプログラミング速度、アレイ組織、妨害、耐久性などを探求する。
【００５０】
２つの特定の記憶素子が例として示されているけれども、本発明の教示は、非常に広範であって、或る基準が満たされる限りは多数のメモリ・ノードおよび整流素子に応用され得るということに留意するべきである。
【００５１】
Ｉ．  他のメモリのためのダイオードとしてのＳＥ−フル・セレクト・モード（Ｆｕｌｌ−Ｓｅｌｅｃｔ−Ｍｏｄｅ（ＦＳＭ））アーキテクチャ
正バイアスで強くオンに転換し、負バイアスでオフにスイッチングする整流素子はＦＳＭクロスポイント・アーキテクチャにおいて具合よく動作する。図２は、本発明の教示に従うプログラム／消去のためのＦＳＭクロスポイント・アーキテクチャのための電圧例を示す。図中の各円形素子は、整流素子（ＲＥ）と記憶素子（ＭＥ）との組み合わせを表す。ＦＳＭアーキテクチャでは、整流素子は、負バイアスまたは弱い正バイアスで遮断されなければならない。
【００５２】
一実施態様では、図２（および図６ａ−図６ｃおよび図７−図１０）に示されているように、選択されたＷＬはＶ２であり、選択されたビット線（１つまたは複数）は０Ｖである（図２において行１、列１）。図２において、全ての選択されていないワード線は０であり、全ての選択されていないビット線はＶである。電圧の可能な選択肢は（整流器およびメモリ材料の特性により）多数あるが、これは１つの可能な実施態様である。選択されていないワード線は０ボルトであり、選択されていないビット線はＶボルトである。選択されていないビット線は、行（２，３，４）および列（２，３，４）の交点に存するダイオードが選択された記憶素子を一般的にプログラムする／読み出す／消去するために必要とされる時間内にオンに転換するのを防止する任意の電位であり得るので、図２−図３に示されている電圧が単に解説を目的としているに過ぎないことが強調されるべきである。それゆえ、任意の小さな正バイアスまたは任意の負バイアスが容認可能である。この特定の例において、不利なのは、全てのビット線がＶボルトに引き上げられるべきであることである。しかし、消費電力がメモリ・セル消費電力によって支配され、ビット線キャパシタンスまたはワード線キャパシタンスを充電または放電するのに必要な電力によっては決定されない揮発性および不揮発性技術のためには、このことは問題ではないかもしれない。ワード線回路およびビット線回路は、ワード線デコーダおよびドライバ、または列選択およびセンス・アンプ、あるいはその両方により駆動される。これらの回路は、図示されていなくて、アレイの周囲に、または３次元回路においてはアレイの下に、あるいはその両方に、配置され得る。ＦＳＭアーキテクチャにおける電圧の好ましいセットは、プログラムされる素子（１つまたは複数）に正電圧を印加し、ゼロまたは負電圧を全ての選択されていない素子に印加するものであるということに留意するべきである。従って、必要条件は、整流素子がゼロまたは負バイアスであるいはその両方で遮断することである。このアーキテクチャは、本開示のための基礎を形成する整流素子のためには好ましいけれども、選択されたおよび選択されていないワード線およびビット線の電位が異なる他のアレイ・アーキテクチャが採用され得る。
【００５３】
この例のための代表的なシーケンスは次のとおりである。
●    全ビット線（ＢＬ）が０からＶに引かれる。
●    選択されたワード線（ＷＬ）が０からＶ２になる。
●    選択されたＢＬ（１つまたは複数）がＶから０になる。これにより、メモリ・アレイのＢＬ電位およびＷＬ電位は図２に示されている電位のようになる。これは、選択された記憶素子がプログラムされることを可能にする。これは記憶素子をシーケンシャルにプログラムすることをも含むことができ、それは、選択されたＢＬがＶから０に変化し、その後にＶに戻ることを含み得るということに留意するべきである。
●    選択されたＢＬがＶに引き戻される。
●    選択されたＷＬが接地され、続いて全ＢＬがグランドに引き戻され、そしてこれが反復され得る。
【００５４】
この例では、各々の選択されていない素子を通してのリークは次の条件
プログラミングまたは読み出し電流Ｉ＞＞（Ｍ−１）ｘ（Ｍ−１）ｘＩＣＥ（−Ｖ）
を満たすべきであり、ここでＩＣＥ（−Ｖ）は−Ｖでのクロスバー素子（記憶素子（ＭＥ）＋整流素子（ＲＥ）を含む）電流であり、これは整流素子によって遮断される。
【００５５】
図３は、読み出し操作中のＦＳＭアレイの例を示す。ＦＳＭ読み出し中、選択されたＷＬはＶであり、選択されたＢＬ（データが読み出される）は０Ｖであることができる（図示されていない、選択されていないＢＬはＶ以上であり得る）。選択されたＷＬおよびＢＬ＝０上の記憶素子はビット線電位を上昇させる（もしそれらが低抵抗を有するならば）。センス・アンプはセルの状態を検出し、従ってＷＬは０に駆動され、全ての選択されていないＢＬは０Ｖに駆動され得る。
【００５６】
図２−図３および関連する記述は、必ずしも必要とはされない、セルのプログラム／消去／読み出し操作中にプログラムしないダイオード素子を含む理想的クロスバー素子に基づく実例であるということに留意するべきである。
【００５７】
ＩＩ．  対称的抵抗性メモリのためのダイオードとしての固体電解質
図４は、本発明の好ましい実施態様３００を示す。図４は、ビット線３０２とワード線３０４との間に挟まれたクロスバー素子（ＣＥ）３０１を示す。図４に示されている素子の寸法は５ｎｍから５００ｎｍの範囲内であり得る。ＣＥは、メモリ材料（ＭＥ）と整流素子（ＲＥ）とを含む。ＲＥは固体電解質素子として示されているけれども、他の非対称メモリ材料も使用され得る。この概略図は、ワード線とビット線との間の直列スタックを示すように意図されている。クロスバー素子３０８は、少なくとも１つの記憶素子３０１と直列の固体電解質材料３０６（その非網羅的リストが前に提供された）のような非対称的にプログラムされるメモリ材料をさらに含む。記憶素子３０８は、実質的に対称的であるべきであり、一般的に純粋に抵抗性の記憶素子であり得る。この直列スタックは２つの電極（例えば、ビット線３０２とワード線３０４）の間に置かれる−これらは、クロスバー・アレイを形成する２つの垂直線であり得る。前に記載されたように、或る抵抗性記憶素子は高抵抗状態から低抵抗状態に急に戻ることができる。この方式では、“急に戻ることを容易にする”ために使用され得る直列抵抗器のような付加的な素子を直列に含むことも考えられている。該直列抵抗器は、メモリ材料内に、あるいはＴｉｘＮｙ、ＴａｘＮｙ、ＴａｘＳｉｙＮｚ、ＴｉｘＳｉｙＮｚ、非晶質または多結晶シリコンまたはシリサイドのようなほどよい抵抗を有する材料の中に作られ得る。さらに、領域３０６および３０８は互いに接するように示されているけれども、或る場合には熱的絶縁のために該２電極間に障壁層（ＷまたはＴｉＮまたは任意の他の半導体または金属）を置くのが有利であるかもしれない。
【００５８】
本書において対称的抵抗性記憶素子とは、装置の両端間に加えられたゼロ印加バイアスの回りで（プログラミングおよび消去条件を含む）類似のまたは対称的な電流電圧特性を示す素子である。その様な素子は、純粋に線形の特性を示さなくても良い。例えば、その様な装置は同様の振幅の正または負の電圧でプログラムされ得る。
【００５９】
また、本書において実質的に対称的な抵抗性記憶素子とは、ゼロ印加バイアスの回りで不同のまたは完全には対称的でない電流電圧特性を示す素子である。この様な素子も、純粋に線形の特性を示さなくても良い。その様な素子では、プログラム操作および消去操作は、装置の両端間に（非対称的にプログラムされるメモリ材料が必要とする）反対の電圧極性を必要としないが異なる振幅を有する。また、操作の同じセット（プログラムまたは消去）は、どちらの電圧方向でも、ただし異なる振幅および電流で、実行され得る。
【００６０】
非対称的にプログラムされる記憶素子とは、プログラムおよび消去操作のために反対の電圧極性を必要とする素子である。固体電解質記憶素子は、非対称的にプログラムされる記憶素子の例である。
【００６１】
ディスカッション（および便宜）を目的として、記憶素子は２つの異なる抵抗状態を示す単純な抵抗性で且つ対称的なまたは実質的に対称的な記憶素子（ＭＥＭと称される）であると仮定しよう。低い方の抵抗状態は、低い方の振幅電圧（通例１−２Ｖ）をより長い時間（〜１００ｎｓ−１００μｓ）にわたって加えることにより得られ、高い方の抵抗状態は、高い方の電圧をより短い時間（通例１ｎｓ−１μｓ）にわたって加えることにより得られる。さらに、ＭＥＭは、スナップバック（ｓｎａｐ  ｂａｃｋ（急に戻る））効果を示し得るが、それについてはここでは詳述されない。同様の分析（僅かな変更を伴うけれども）が他の任意の抵抗性記憶素子にも適用され得る。殆ど同様に、説明のためにＳＥ材料がダイオードとして用いられているけれども、他の非対称的にプログラムされるメモリ材料が役立ち得る。
【００６２】
ＩＩＩ．  ＭＥＭおよびＳＥの基本動作
図５はＳＥ抵抗対電圧のグラフを示し、これから、ＳＥが、正電圧印加時に低抵抗状態にプログラムし、負電圧印加時に高抵抗にプログラムすることがわかる。図５の２つのカーブは、−１．０から１．０への順方向スイープと１．０から−１．０への逆方向スイープをそれぞれ表す。ＳＥは当初は高抵抗状態であると、すなわちその２つの電極を接続する金属フィラメントが無いと、仮定しよう。一般に、固体電解質は１つの正電圧（ＶＡ）でオンに転換し、１つの負電圧（−ＶＢ）でオフに転換する。ＶＡおよびＶＢは材料、温度、測定条件、などの関数である。ＳＥがオンに転換するとき、オン抵抗はプログラム電流の関数であり（ＲＯＮ＝Ｖｔｈ／ＩＰＲＯＧ）、ここでＶｔｈは電着閾値である。オフ抵抗は、固体電解質材料と、不可侵電極と、温度を含む他の因子との関数である。ＶＥは、指定された時間（ＴＥ）より短い時間の間ＳＥがその電圧で完全にオフに転換するところの電圧である。ＶＥは、ＶＢがそのＤＣ等価量（ＤＣ  ｅｑｕｉｖａｌｅｎｔ）であるという意味においてＶＢとは異なる。また、ＶＥＭはアレイ全体のために＜５０ｎｓターンオフ速度を保証する最大の負のＶＥを指す。
【００６３】
ＭＥＭについて、スイッチング（オフからオンへの）の閾値はＶＴであると仮定しよう。さらに、ＭＥＭは、時間ｔｓにわたって（ＭＥＭの両端間の）Ｖ＝ＶＳでありＩ（ＭＥＭ）＝ＩＳであるときに、その低抵抗にスイッチングする。また、それは、時間ｔＲにわたってＶ（ＭＥＭの両端間の）＝ＶＲでありＩ（ＭＥＭ）＝ＩＲであるときに、高抵抗状態にスイッチングする。ＭＥＭは実質的に対称的であるという仮定がなされ、正電圧および負電圧の両方が対称的装置においてスイッチングを生じさせることができる。
【００６４】
このスタックでは、ＭＥＭ素子をプログラムし、読み出し、また消去することが可能であり、そして操作の終了時にはＳＥを次のアレイ操作のために高抵抗状態に戻すことが可能であるということが示される。
【００６５】
後に見られるように（ＭＥＭ＋ＳＥクロスポイント・アーキテクチャ）は、装置の両端間に印加される電圧のシーケンスを含む次の３つの主要な操作を有する。
（ａ）    ＳＥを高抵抗オフ状態から低抵抗オン状態に転換させる。
（ｂ）    抵抗性記憶素子（ＭＥＭ）をプログラム（セット）する／読み出す／消去（リセット）する。一実施態様では、操作（ａ）および（ｂ）はパルスの１つのセットで生じる。
（ｃ）    ＳＥを低抵抗オン状態から高抵抗オフ状態に消去する。ＭＥＭ消去またはリセット操作のために、（ａ）、（ｂ）および（ｃ）が組み合わされ得る。もしＳＥ装置のリテンションが良くなければ、すなわちＴｒｅｔｅｎｔｉｏｎ＜ステップ（ｂ）および（ｃ）間の時間ならば、ＳＥ消去ステップは不要であり得るということに留意しなければならない。
【００６６】
操作（ａ）および（ｂ）は簡単であるが、操作（ｃ）は、ＭＥＭに格納されているデータを乱すこと無くＳＥが消去されなければならないという事実のために複雑である。それは、（ａ）および（ｂ）の後、ＳＥが低抵抗状態にあるからである。ＳＥを消去するために、負電圧が印加され、これがＭＥＭ＋ＳＥにおいて電流を生じさせる。ＭＥＭ＋ＳＥを通って流れる電流の量は、操作（ａ）および（ｂ）の後のＭＥＭおよびＳＥのオン抵抗の関数である。あるいは、操作（ｃ）においてＭＥＭを所望の状態にするのが有利であるかもしれない。
【００６７】
操作（ｃ）の間は負電流がＭＥＭの中を流れるので、多くが固体電解質素子の比Ｍ＝ＶＥ／Ｖｔｈに左右される（ＳＥ装置のリテンションが良好であると仮定して）。
【００６８】
次のことが当てはまるならば操作（ｃ）は不要であるかもしれない。
（ａ）    ＳＥリテンションが良くない−あるいはＳＥリテンションが良くないように装置構造が設計されている。これは、明白なＳＥ消去操作無しでＳＥが高抵抗状態に戻ることを可能にする。
（ｂ）    高温（＞１００℃）でＳＥリテンションが良くない。これは、もしＭＥＭまたはＳＥにおける熱効果が温度上昇を生じさせるならば、抵抗性メモリのセット操作およびリセット操作の間消去を不要にし得る。
【００６９】
ディスカッションの目的のために、私たちは操作（ａ）、（ｂ）および（ｃ）が必要であると仮定される複雑なケースを論じる。しかし、もし（ｃ）が不要ならば、ＳＥ消去ステップ中ＭＥＭ状態は乱されないので、全体としてのアーキテクチャはより簡単になるだけであるということに留意するべきである。
【００７０】
ＩＶ．  読み出し
読み出し操作から始めよう。代表的な読み出し操作は５０ｎｓほどを必要とし得るが（特に、アレイが大きく、センス・アンプが小さくて密なピッチをなしている場合）、１０−１００μｓと同じくらいの時間が容認できる。下記の数個の（妥当な）仮定が読み出し操作について行われる。
（ａ）    読み出し操作は、ＳＥが定常状態にある（すなわち、固体電解質の両端間のＶがＶｔｈである）ようなタイム・スケールで起こるが、これは必要な条件ではないことに留意するべきである。
（ｂ）    システム内を流れる電流は少なく、システム内のどこでも温度上昇は無い。これは、全てが室温であるという簡単な場合を生じさせるので、好適である。
【００７１】
アレイ・アーキテクチャの機能性はこれらの仮定にはよらなくて、これらは説明の便宜上行われているということに留意するべきである。操作（ａ）および（ｂ）の後、ＳＥは次の抵抗のうちの１つを有する低抵抗状態にある。
ＲＯＮ（ＳＥ）（ＭＥＭ  ｉｎ  ＳＥＴ）＝ＶＲｅａｄ＊ＲＭＥＭ（Ｓ）／Ｖｔｈ
ＲＯＮ（ＳＥ）（ＭＥＭ  ｉｎ  ＲＥＳＥＴ）＝ＶＲｅａｄ＊ＲＭＥＭ（Ｒ）／Ｖｔｈ
ここで、ＲＯＮ（ＳＥ）（ＭＥＭ  ｉｎ  ＳＥＴ）はＭＥＭがセット状態である間の抵抗を指し、ＲＯＮ（ＳＥ）（ＭＥＭ  ｉｎ  ＲＥＳＥＴ）はＭＥＭがリセット状態にあるときの抵抗であり、ＶＲｅａｄは読み出し操作中のＭＥＭの両端間の電圧を指し、ＲＭＥＭ（Ｓ／Ｒ）は、それぞれ、セット状態およびリセット状態におけるＭＥＭの抵抗を意味する。ＳＥは、読み出されるＭＥＭが高抵抗状態にあるときでも、線形領域内になければならない（例えば、フィラメントが単一層より薄ければ、これは問題になり得るけれども、ＭＥＭオフ抵抗設計は、ＭＥＭオフまたはリセット抵抗が余り高くないことを保証することによって、この問題を解決することができる。
【００７２】
ＳＥを消去するために（操作−ｃ）、その両端間の電圧が−ＶＥＭであるように負電圧がＭＥＭ−ＳＥの両端間に印加される。この状態の間ＭＥＭの両端間の電圧は
ＶＭＥＭ（Ｃ）＝−ＶＲＥＡＤ＊（ＶＥＭ／Ｖｔｈ）
であり、ここでＶＲＥＡＤは読み出し操作（ｂ）の間のＭＥＭの両端間の電圧であり、Ｖｔｈは室温での電着閾値である。ゆっくり消去するために、より低い電圧が印加され得る。
【００７３】
ＶＭＥＭ（Ｃ）が＜ＶＳＥＴであることがメモリ・アレイ内の全ビットについて保証される必要がある。普通は、＜０．５−０．８ＶのＶＭＥＭ（Ｃ）がこの条件を満たし得るべきである。
【００７４】
上の方程式から、もしＶＥＭ＜Ｖｔｈであれば、装置はステップ（ｃ）→ＳＥ消去の間に偶然にセットされないであろうから、それは問題ではない。最高の吟味を必要とするケースは、ＶＭＥＭ＞Ｖｔｈであるならば生じるものである。この特別の場合には、アレイ全体について実効ＶＭＥＭ（ｃ）が＜Ｖｓｅｔ（ｍｉｎ）であるという結果をもたらすＶｒｅａｄが選択される。これは読み出しマージンより少し低いかもしれないが、これは、読み出し時間を増大させることによって補償され得る。換言すれば、次のケース
ＶＲＥＡＤ＜ＶＳＥＴ（ｍｉｎ）＊Ｖｔｈ／ＶＥＭ
があてはまる。
【００７５】
これは、セット（ＳＥＴ）と読み出し（ＲＥＡＤ）との間の電圧範囲を最大にし、従って記憶素子とＳＥメモリ材料の変動の補償をするためにＶＳＥＴを１．０Ｖまたはに押し上げるのが有利であろうということを私たちに示す。アレイのための実際の読み出し操作が次に要約される。
【００７６】
各アレイについて、読み出され得るビットの数はワード線およびビット線電流駆動能力（読み出し電圧での）およびアプリケーションの関数である。ワード線ドライバおよびビット線ドライバは少なくとも電流＝Ｉｒｅｓｅｔを駆動する能力を有し、Ｉｒｅｓｅｔは、通例、Ｉｒｅａｄの５−１０Ｘであるので、１操作で少なくとも１０または８ビットが容易に読み出され得る。
【００７７】
ＩＶａ．  読み出し操作−方式１
図６ａ−図６ｃは、ＭＥＭ＋ＳＥアレイ構成のための１つの可能なアレイ電圧シーケンスを用いる読み出し操作の１つのインプリメンテーション（方式１と称される）を示す。この図およびその後の図において、Ｍは、アレイ中の最も遅いＳＥ素子の消去を保証するのに充分な電圧降下を生じさせる倍率を指す。Ｍは、０．０５から５までの任意の値を持つことができて、電着閾値、消去閾値、固体電解質材料のリテンション特性、メモリ材料の特性、およびメモリ・アレイにおける可変性を含む幾つかの因子による。図６ａにおいて、０．５Ｖより大きいと共に選択されたＷＬ上のＶＡより大きい全電圧Ｖ２が印加される。全ての選択されていないＷＬは０であり得る。全ての読み出されるべきＢＬは、始めにグランドまで予備放電させられ得る。全ての選択されていないビット線は、＝Ｖ２またはＶ２＋□２であり得るＶ１であり、ここで□２はハーフ・セレクト（ｈａｌｆ−ｓｅｌｅｃｔ）ＷＬおよびＢＬの両端間の負バイアスである（マージンのため）。これは１つの代表的なシーケンスに過ぎない（ハーフ・セレクト（半選択）されたＷＬ素子およびＢＬ素子の両端間に低い正の電圧がかかっても操作は具合よく行われ得るからである。例えば、ここで、固体電解質材料のターンオン時間がバイアスの指数関数であるという事実を利用することができる。）メモリ・アレイの左上で、一番上のＷＬと左側の２つのビット線との交点の素子が読み出され、対応するビット線は、グランドに留まるかあるいは低抵抗の故に引き上げられる。その後、図６ｂに示されているように、選択されたワード線に負電圧が印加される。全てのビット線は、接地されるかあるいは或る正の電圧（例えばＶ１）である。その負電圧はＳＥ素子を消去する。図６ｃは、次の読み出し操作のためのシーケンスを示す。
【００７８】
これは読み出し操作全体の１つの可能な実施態様であるけれども、ハーフ・セレクト装置に過大な電圧がかかるのを防止するために、ＳＥ消去中、全てのビット線はグランドへ駆動される。これは、ビット線充電／放電電力がこの方式のためにはかなり大きくなり得るということを意味する。同様に具合よくゆくはずの代わりの方式が下に示される。
【００７９】
ＩＶｂ．  読み出し操作−方式２
図７−図１０は、読み出し操作の他の１つのインプリメンテーションを示す（方式２と称される）。図７は、方式２の読み出し操作のパート１を示す。これは、前に記載されたものと類似している。選択されたＷＬはＶ２であり、選択されていないＷＬは０であり、選択されていないＢＬはＶ１であり、選択されたＢＬはグランドまで予備放電される。前そうであったように、もしＭＥＭがセット状態であればＢＬ電位は引き上げられ、もしＭＥＭがリセット状態であればＢＬ電位はグランドに留まる。ＶおよびＶ１に関する条件は、方式１で記載されたものと同様である。
【００８０】
図８は、方式２の読み出し操作のパート２を示す。ＷＬ電圧がＶ２である状態で、“当初に選択された”ビット線はＶ２＊Ｍまで引かれ、ここでＭは、１つの特定の例ではｍａｘ（ＶＥＭ／Ｖｔｈ）に基づくことのできる所定の量である。Ｍは０．０５から５．０までの範囲内にある。選択されたビット線上の選択されていない素子の両端間の最大負電圧の大きさはＶ２＊Ｍであり、他の電圧は変わらないということに留意するべきである。選択されなかったＷＬが（選択されたＢＬからの結合から）０Ｖに戻るまで待つことができる。
【００８１】
図９は、方式２の読み出し操作のパート３を示す。ＢＬがＶ２＊Ｍである状態で、選択されたＷＬは０Ｖに引かれる。これは、読み出されたばかりのＭＥＭ＋ＳＥ素子の両端間に＝−Ｖ２＊Ｍの電圧を生じさせる。選択されていないビット線を横切る他の素子は、その両端間に−Ｖ１を有する。ＭＥＭの両端間の最大電圧は＝Ｍ＊Ｖ２−Ｖ（Ｅ，ＭＩＮ）であり（ここでＶ（Ｅ，ＭＩＮ）は、アレイのための整流素子の最小消去閾値である）、これがＭＥＭのセットのための閾値より小さいことが確実にされる。これは、固体電解質素子に消去を生じさせ、同時に、ＭＥＭが偶然にセットされないことを確実にする。方式１における条件が満たされる限り、ここでの条件も満たされる。さらに、ＭＥＭ＋ＳＥスタックの両端間の最大負電圧は、方式１のそれより低い。
【００８２】
図１０は、方式２の読み出し操作のパート４を示す。ＳＥが消去されたならば、“選択された”ＢＬはＶ１に引き戻される。この時点でアレイは第１ステップと非常に良く似て見え、そして下記のうちの１つが発生する。
（ａ）    同じＷＬ上の他のビットをプログラムするためにワード線（ＷＬ）を再アクティブ化するか
または
（ｂ）    他のビットを読み出すために他のＷＬをアクティブ化する。
【００８３】
方式２は方式１より好ましいということに留意するべきである。それは、最も大きく負にバイアスされるＳＥ素子の両端間により小さな電圧を必要とし、そのことはＳＥの整流比により小さい要求を課すからである。
【００８４】
記憶素子を読むために他の多くの電圧シーケンスが可能であり、それらはメモリ材料および整流器材料の特性による。一般に、選択されたＭＥ＋ＲＥ材料スタックの両端間の電圧がＲＥを程よい時間Ｔ（通例＜１０μｓくらい）のうちにオンに転換させ、一方、ハーフ・セレクト素子および選択されていない素子の両端間のバイアスが、ＲＥがこの時間中オフに留まるようなバイアスであることが望ましい。これは、ハーフ・セレクト素子または選択されていない素子の両端間の低い正電圧で可能であり得、従って固体電解質材料のようなメモリ材料を整流器として使うという思想がフル・セレクト・アーキテクチャだけに適用される必要はないということに留意されたい。
【００８５】
セット操作およびリセット操作の両方について、焦点は方式２に置かれるけれども、選択されたメモリ線および選択されていないメモリ線にかかる電圧の別のセットでこれらの操作を実行することは完全に可能である。また、読み出し操作に関する詳細は、同様の分析が本発明の範囲からの逸脱無しでセット／リセット・パルスにも拡張され得るので、単に例示目的で示されていることに留意するべきである。そのような拡張では、目標は、整流素子をプログラムし、その後に抵抗性記憶素子を読み出し／セットし／消去し、最後に、抵抗性記憶素子の最終状態が望ましい状態であることを確実にすると同時に整流素子を高抵抗状態にすることである。
【００８６】
Ｖ．  セット
セット操作（あるいは操作のシーケンス）は基本的には読み出し操作と同様である。それは、代表的なセット時間が＞＞３０ｎｓだからであり、従ってＳＥはセット・サイクルの終わりにその両端間に電圧Ｖｔｈがかかっていて定常状態になっていると仮定され得るからであるが、これは必要条件ではない。
【００８７】
主要な差異は次のことを含む。
（ａ）    ＭＥＭ＋ＳＥスタックの両端間に印加される最大電圧に留意しなければならない。それはＭＥＭのリセット操作により限定されるからである。すなわち、ＭＥＭはＳＥ消去中に偶然にリセットされるべきではない。
（ｂ）    或る記憶素子では、セットはメモリ領域で比較的に高い温度を必要とすることがある−通例４００℃と５００℃との間（これは必ずしも全てのメモリ材料に当てはまることではない）。これは（熱拡散のために）ＳＥが室温ではない可能性があることを意味する。これは、Ｖｔｈ、ＶＥなどを含むＳＥに関する種々のパラメータに影響を及ぼす。装置がどのように設計されているかにより（装置構造、熱的境界条件など）、ＳＥ内の温度は１２５℃未満に保たれ得る。温度はＳＥに関してＶＡ、ＶｔｈおよびＶＢに影響を及ぼすということに留意するべきである（Ａｇを伴うＧｅＳｅに関して−Ｖｔｈ（ＶＥ）は約１４０℃の温度変化に対して５０（−３０ｍＶ）減少する）。もしＭＥＭのためのセット操作がちょうど１つのパルスを有するならば、メモリおよびＳＥの抵抗／材料可変性に関してセットおよびリセットの間に充分なマージンを与えるために、原則的には可能な最小の電流と可能な最長の時間（たぶん１０μｓもの）にわたるセットとを選択しなければならない。
（ｃ）    電気的および熱的乱れは、どのようなクロスポイント・アーキテクチャにおいても関心事である。クロスポイント・メモリでは乱れは常に問題であることに留意するべきである。そのようなクロスポイント・メモリ（ＭＥＭ＋ＳＥ）では、２種類の乱れ、すなわち電気的乱れおよび熱的乱れ、がある。電気的乱れは、偶然のプログラミングを引き起こすワード線およびビット線から近隣の線への電位の結合から生じる。熱的な乱れは、高電流密度が関係するならばセット操作またはリセット操作あるいはその両方の間にＭＥＭ素子およびＳＥ素子の両方が非常に高温になり得るので、生じる。これらの高温の素子は、（物理的に近いために）前にリセットされていたかもしれない近隣のセルに偶然のセット操作を引き起こし得る。さらに、関係する高温は近隣のセルのＳＥのＶｔｈおよびＶＡの低下をも生じさせる可能性があり、それは偶発的ターンオンを引き起こす可能性がある（特に電気的乱れと結びついたときに）。そのような操作が偶発的なセット操作またはリセット操作という結果をもたらす可能性は非常に小さいけれども、ＳＥが低抵抗状態に変換される可能性は依然としてある。これは、ダイオードにおけるリーク増大の故に、クロスバー・アレイ操作をより難しくする可能性がある。
【００８８】
読み出し操作の場合と同じく、多数のケースが可能であるので、本書ではほんの少数のケースが記載される。セット・シーケンスを決定する１つの重要なパラメータは、ＶＥ／Ｖｔｈの最大値である。もしＭ＝ｍａｘ（ＶＥ／Ｖｔｈ）＜１ならば、問題はあまり厳しくない。このケースでは、パルスの唯一のシーケンスがある。より一般的なケースでは（Ｍ＞１であり、ＭＥＭ装置が装置ごとにかなりの可変性を示すならば）、パルスのシーケンスが加えられる必要がある。次の簡単なケースから始めよう。
【００８９】
Ｖａ．  セット操作−ケース１
図１１はケース１のパート１を示す（ＳＥセット、ＭＥＭセット）。装置（アレイ）は次のようにバイアスされる。選択されたＷＬは“ＶＳ”に（選択されないＷＬは０Ｖに−前記のように、電圧のこの選択は任意であるということに留意するべきである）バイアスされ、選択されたビット線（１つまたは複数）は接地される（選択されなかったＢＬは“Ｖ２”である）。これは、選択された“スタック”（＝ＭＥＭ＋ＳＥ）を順方向にバイアスするという効果を有することに留意されたい。全ての残りのセルは０または負にバイアスされる（原則として小さな正電圧もＯＫである）。ＳＥはオフ状態であるので、０又は負のバイアスを有することは、選択されたもの以外の全てのＳＥ素子を高抵抗状態に保つ（Ｖ＝３では、９０ｘ９０ｎｍ装置のリークは、Ｇｅに富む硫化物については１０ｐＡである）。従って、選択されたＳＥ素子だけが導通し、選択されたノード（１つまたは複数）に存するＳＥは低抵抗状態に変換される。“ＶＳ”は、ＳＥが導通してＭＥＭが高抵抗状態から低抵抗状態に急に変化するときにＭＥＭの両端間の電圧がほぼＶｓｅｔであるように、選択される、ということに留意するべきである。また、選択されたＷＬに接続されているＣＭＯＳドライバが電圧を“ＶＳ”に、電流を“Ｉｓｅｔ”の最大値に制限することができるということに留意するべきである。ほぼ１０−５０ｎｓ以内に（これは通例もっと遥かに大きくなることができて、材料に依存する）、固体電解質記憶素子はＩｓｅｔに対応する定常状態抵抗（すなわち、Ｒ（ＳＥ）＝Ｖｔｈ／Ｉｓｅｔ）に達することができる（これは必要条件ではなくて、これは電圧振幅条件を変えるだけであるけれども）。ＭＥＭの両端間の電圧はＶＳＥＴになって安定し、約１０ｎｓ−１０μｓ（メモリ材料、ＳＥ材料特性および装置構造による）のタイム・スケールでＭＥＭ素子はセットされ得る。
【００９０】
ＳＥが定常状態に達しようとしている（そして金属フィラメントを有する）とき、もし充分な電流がＭＥＭを流れていれば、ＭＥＭ素子は熱くなる（セット中の代表的な温度は１５０℃から５００℃までに及ぶことができる）。セット操作は割合に長いと想定されるので、セットされつつあるＭＥＭ領域の全周辺部は熱くなり得る。もしＳＥが室温でなければ、ＳＥのＶｔｈおよびＶＢがどれほどであるかについて考慮を払う必要がある−例えば、もしその温度がその厚さに沿って可変であるならば）。
【００９１】
図１２はケース１のパート２を示すが（ＳＥ消去、ＭＥＭはセットされた状態に留まる）、これは多くの可能性のうちの１つに過ぎない。このケースでは、ＷＬはグランドに戻され、“選択された”ビット線はＭ＊ＶＳまで引き上げられ、ここでＭ＝ｍａｘ（ＶＥＭ／Ｖｔｈ）である（これは同時に（数ｎｓ以内に）あるいはシーケンシャルに行われ得る）。Ｍ＜＝１ならば、問題はない。セット電流および電圧が適切に選択されれば、たとえＭ＞＝１であっても記憶素子を偶然に消去あるいはリセットしないことが保証され得る。これは少ないセット電流（および長いセット操作）を必要とする。いずれにせよ、この操作の後にＳＥは高抵抗状態になっている。
【００９２】
しかし、別々のセルの間には装置ごとに相当の可変性があり得、その場合にはセット電流またはセット電圧の特定の値を目標にするのは困難であるかもしれない。例えば、ＭＥＭの限界寸法（または抵抗率）が特定の領域でより小さい（より高い）ならば同じ電流が最後にはメモリを偶然にリセットまたは消去するかもしれない。この問題は、Ｍ＞１ならば、より厳しくなる。
【００９３】
これは、装置に別々の電圧を繰り返し（漸減する振幅で）印加する反復技術に対するニーズを必要とする。これは、相変化メモリのための１トランジスタ１抵抗器セルにＳａｍｓｕｎｇ（登録商標）により適用されるマルチプル・ステップダウン・パルス発生器（ＭＳＰＧ）技術に、この場合にはＳＥを高抵抗状態に戻すことにも気を使うということを除いて、非常に良く似ている。
【００９４】
図１３は、Ｓａｍｓｕｎｇ（登録商標）のＭＳＰＧ技術の例を示す。この技術がＦＥＴ＋相変化メモリ（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ（ＰＣＭ））（１Ｔ１Ｒアーキテクチャ）に適用されるとき、パルスのシーケンスが漸減する電圧値で印加される。これは、相当の装置ごとの可変性があっても全セルがセット操作を受けることを保証する。Ｉｓｅｔ（ｍａｘ）、Ｉｓｅｔ（ｍｉｎ）、およびパルスの数は、可変性の程度に依存して選択される。
【００９５】
Ｖｂ．  セット操作−ケース２−シーケンシャル・パルス
図１４は、ＭＥＭ＋ＳＥクロスバー・アーキテクチャのためのセットのための可能なＭＳＰＧ操作を示す。実線のパルスはＷＬパルスを指し、点線のパルスは、選択されたセルの両端間のビット線パルスを指す。Ｍ＜＝１ならば、ビット線パルスがＭＥＭをリセットして終了することはないので、問題はない。この場合、ビット線パルスはワード線パルスと同一であるように選択される。さらに、図１４に関して、Ｖ２＝Ｖ１／Ｍであり、Ｖ３＝Ｖ２／Ｍ（幾何級数）であり、ここでＭは、ＡｇＧｅ−Ｓについては１と１．２５との間にあり、ＣｕＧｅ−Ｓについては１未満である。
【００９６】
より興味深いケースはＭ＞＝１のときである。この場合、ビット線パルスはＷＬパルスより高くなければならない。後にわかるように、ＷＬパルスおよびＢＬパルスが１ｎｓ以内に（あるいは、熱効果が重要であるならば、システムの熱時定数以内に）遷移することを保証することが重要である。例えば、第１パルスについて、ＷＬ電圧がＶ１から０へ落ちるとき、ビット線電圧は０からＭ＊Ｖ１まで増大するべきであり、ここでＭは、消去閾値の電着閾値に対する比、ＳＥのリテンション特性などを含む幾つかの因子に基づいて選択される。各ワード線パルスのための時間は１ｎｓないし１μｓの範囲内である。（ＢＬパルスのための）時間Ｔは１０ｎｓ−１００ｎｓの範囲内である（ＳＥは消去されなければならないので）。合計の時間は１００ｎｓから１０μｓまでにわたるであろう。選択される時間はＳＥ材料のスピードに依存し、メモリ材料は様々であり得る。
【００９７】
次に、例として、複数のパルスを通してのＭＥＭ状態の進化が扱われる。図１５は、非常に低いセット（およびリセット電流）が目標とされるこの特別の場合を示す。第１ＷＬパルスにおいて、ＭＥＭは、それをリセットするのに充分な電流をその中に有し（すなわち＞Ｉｒｅｓｅｔ）、ＳＥは低抵抗状態＝Ｒａになる。Ｖ（ＭＥＭ）／［Ｖ（ＳＥ）＝Ｖｔｈ］は通例２または３より大きいということに留意されたい。今、ＷＬはパルシングされてグランドに戻され、ＢＬはパルシングされてＭ＊Ｖ１まで戻される。該パルスは数ナノ秒より短い立上がり時間および立下がり時間を有する。これは、ＷＬの揺れの間中、熱的境界条件が維持されることが望まれるならば、重要なことであり得る。直列スタックの両端間の負電圧は、ＳＥをオフに転換させる可能性がある。ＳＥがオフに転じると、その抵抗は増大し、ＭＥＭの両端間での電圧降下は減少する。最悪の場合、もしＳＥのオフへの転換がＭＥＭの両端間の電圧をリセットから読み出しへ転換させるならば、ＭＥＭは、速やかにオフに転換されているので、依然としてリセットされたままである。これは、ＭＥＭが最早セット状態ではないので、最悪の場合である−換言すれば、他のどの場合にも、ＭＥＭは部分的にセットされるであろう。ＭＥＭ電圧は少なくとも２Ｘ（この最悪の場合にはリセットから読み出しへ）降下したので、それはＳＥ抵抗が少なくとも２Ｘ上がったことを意味するということに留意するべきである。これはＳＥの両端間の電圧を増大させ、これは、それを完全にオフに転換させる。
【００９８】
この議論は、パルスの上記シーケンスのうちのどのパルスにも適用され得る。上に示された例では、第２ＷＬパルスにおいて、ＭＥＭ素子はセットされる。しかし、それは、その次のＢＬパルス中にリセット状態に戻る。その後のＷＬパルスおよびＢＬパルスはそのセット状態を強化する。加えられなければならないパルスの数は、電圧逓減比（ｖｏｌｔａｇｅ  ｓｔｅｐｄｏｗｎ  ｒａｔｉｏ）とシステムにおける可変性の度合いとの関数である。０．７−０．９の電圧逓減比（すなわち、Ｖ２／Ｖ１＝Ｖ３／Ｖ２＝Ｖ４／Ｖ３）は良好な選択肢である。パルスの具体的な選択は、メモリ素子および整流素子の特性による。
【００９９】
ＶＩ．  ＭＥＭリセット操作
これは、ＭＥＭセット操作に類似し、ＭＥＭをリセットするために１つのＷＬパルスおよび１つのＢＬパルスまたは（振幅が増大する）パルスのシーケンスを必要とし得る。前の場合とは違って、振幅が増大するＷＬパルスのシーケンスが提供され、各ＷＬパルスの次に、対応するＢＬパルス（Ｍのスケール・ファクタで）が続く。パルスの１つのシーケンシャルなセット（１つのＷＬパルス＋１つのＢＬパルスがパルスの１つのセットである）の間に、ＭＥＭがリセットされているか否かを調べるために読み出し操作が行われる。これは記憶素子の耐久性を高めることができる。
【０１００】
この特定の方式がうまくいくためのあり得る必要条件のうちの１つは、ＢＬパルスの間に、ＳＥ素子内の金属フィラメントがＭＥＭクエンチの前にオフに転じて高抵抗状態になることである。もしこれが起こったならば、その抵抗は数桁大きくなり、ＭＥＭ素子は、ＳＥがオフに転じている間リセットされたままである。これは、ＳＥ領域における温度が高ければより容易にされ得る−これは金属フィラメントを容易に切れさせる。この点について、メモリ材料およびＳＥ材料に関しての（例えば高速ＳＥ材料での）装置構造設計が重要である。
【０１０１】
ＶＩＩ．  可能な構造
メモリ材料とＳＥ思想とを組み合わせる幾つかの可能な構造がある。図１６ａ−図１８ｂは、興味ある種々のメモ材料セル構造の代表的な例を示す。
【０１０２】
図１６ａは、ＭＥＭセル構造のマッシュルーム状実施態様を示す。図１６ｂは、ＭＥＭセル構造の凹んだマッシュルーム状実施態様を示す。図１７ａは、ＭＥＭセル構造の柱状セル状のまたはリソグラフィーにより画定されたポア実施態様を示す。図１７ｂは、ＭＥＭセル構造のリソ・ポア（ｌｉｔｈｏ  ｐｏｒｅ）実施態様を示す。図１８ａは、ＭＥＭセル構造のサブリソ・ポア（ｓｕｂｌｉｔｈｏ  ｐｏｒｅ）実施態様を示す。図１８ｂは、ＭＥＭセル構造のリング状実施態様を示す。この場合、ＭＥＭは、任意の、前に記載された一般的メモリ構造を指す。図１６ａ−図１８ｂにおいて、最上層１１０２および底層１１０３は、必要ならばオプションの障壁層を伴う例えばＴｉＮまたはＷまたはＣｕから形成される金属層である。層１１０４はメモリ層であり、層１１０６は例えば酸化物／窒化物／誘電体／シリコンまたはこれらの層の何らかの組み合わせから形成される層であり、層１１０８は例えばＴｉＮまたはＷから形成される金属層である。層１１０５は、誘電体材料の他の１つの層であって、酸化物／窒化物／酸窒化物などであり得る。
【０１０３】
さらに、マッシュルーム（図１６ａ）、凹んだマッシュルーム（図１６ｂ）およびリング状セル（図１８ｂ）については、底電極１１０３（例えば、ＴｉＮまたはＷまたはＣｕから作られる）は通例小面積接点であるが、メモリ材料はライン型または“バイア・フィル（ｖｉａ−ｆｉｌｌ）”型の材料であり得る（すなわち、２次元に対して１次元にパターン化される）。同様に、図１７ｂに示されているリソ・ポア実施態様と、図１８ａに示されているサブリソ・ポア実施態様とについては、底の小面積バイアが２Ｄであるが最上部のポアがライン型またはバイア・フィル型であり得る２つのオプションが可能である。図１７ａに示されている柱実施態様は、両方向において制限されている（すなわち、２Ｄ）。オプションの障壁層、接着層、パッシベーション層およびキャッピング層は便宜上示されていない。
【０１０４】
可能なＳＥオプションのうちの幾つかは次のとおりである。
（ａ）  ポアＳＥ装置−メモリ材料１１０４が固体電解質材料に置き換えられていることを除いて、前に図１７ａ−図１８ａで示されたＭＥＭポアと同様である。
（ｂ）  マッシュルームＳＥ装置−メモリ材料１１０４が固体電解質材料に置き換えられていることを除いて、前に図１６ａ−図１６ｂに示されたマッシュルームＭＥＭ装置と同様である。
（ｃ）  パターン化されていないＳＥ装置−すなわち、一方の電極が不活性の、最上部電極および底部電極との間の連続的な層（例えば、一方の電極がＷ／ＴｉＮ／ＡｌまたはＴｉＮ障壁付きＣｕ／Ａｇで形成され、他方の電極がＡｇ障壁を伴ってＣｕで形成される）。
【０１０５】
図１６ａ−図１８ｂに示されている上で言及された構造の全てについて、少なくとも一方の電極は不活性でなければならず（Ｗ／ＴｉＮ／Ａｌ）他方は酸化可能であり得る（Ａｇ／Ｃｕ）ということに留意するべきである。両方の電極がＣｕで作られなければならないのであれば、そのうちの少なくとも一方は不活性のライナを有しなければならない。
【０１０６】
少なくとも３６の装置構造組み合わせで満足なＭＥＭ＋ＳＥスタックを作るために、ＭＥＭの図１６ａ−図１８ｂに示されているオプションがＳＥのためのオプション（ａ）ないし（ｆ）と組み合わされ得るけれども、本発明の教示に基づいて他の組み合わせが構築され得る。各組み合わせは、多くのプロセス・フローのうちの任意の１つを用いて製造され得る。
【０１０７】
例えば、図１９は、ＭＥＭサブリソ・ポア装置とパターン化されたＳＥとの組み合わせを示す。図１９の構造は、次の層、すなわち、例えばＴｉＮまたはＷまたはＣｕ（障壁層を伴う）から形成された下側金属層１２０１と、誘電体層１２１６の第１のセットと、メモリ層１２１８と（これは、様々な組成のメモリ材料のセットを含み得る）、誘電体層１２１０の第２のセットと、例えばＴｉＮまたはＷから形成された他の１つの金属層１２１４と、Ａｇ／Ｃｕ層１２２０と、ＳＥ層１２０８と、誘電体層１２０６の第３のセットと、例えばＴｉＮまたはＷから形成された上側金属層１２０２と、誘電体層１２０４の第４のセットと、を含む。メモリ層１２１８およびＳＥ層１２０８は、１次元または２次元においてパターン化され得る。
【０１０８】
他の１つの例として、図２０は、ＭＥＭサブリソ・ポア装置とサブリソ・ポアＳＥとの組み合わせを示す。図２０の構造は、ＳＥ層１２０８がサブリソ・ポア構造であり、誘電体層１２０６の第３のセットが側面に置かれているのに加えて、サブリソ・ポア構造１２０８の側面に誘電体層１２２２の第５のセットが置かれていることを除いて、図１９と同様である。
【０１０９】
図２１−図２７に関連して用いられる“下向きのダイオード”および“上向きのダイオード”という句は、基板に関してのダイオードの向きを指す。“下向きのダイオード”は、シリコン基板の方を向いている（あるいは、標準の電流の流れ方向が基板に向かう方向である）ダイオードを指し、“上向きのダイオード”は、ダイオードが基板から遠ざかる方に向いている（あるいは、標準の電流の流れ方向が基板から遠ざかる方向である）ダイオードを指す。
【０１１０】
他の１つの例として、図２１は、サブリソ・ポア・メモリ構造とパターン化されていないダイオードとの組み合わせを示し、パターン化されていないダイオードは、ＣＭＯＳ回路を有するシリコン基板に面している。図２１の構造は、次の層、すなわち、酸化可能な最上部電極１３０２と（これは種々の材料Ａｇ／Ｃｕなどとオプションの障壁層との組み合わせであり得る）、誘電体層１３０４の第１のセットと、パターン化されていないＳＥ材料（あるいはＳＥ材料またはバッファ層などあるいはその両方の組み合わせ）１３０６と、最上部電極１３０８と、メモリ材料１３１０と、誘電体層１３１２の第２のセットと、底部電極（例えば、単一の金属から、または複数の金属の組み合わせから作られる）１３１４とを含む。
【０１１１】
さらに他の１つの例として、図２２はサブリソ・ポア・メモリ構造とパターン化されていないダイオードとの組み合わせを示し、パターン化されていないダイオードは、ＣＭＯＳ回路を有するシリコン基板から遠ざかる方に向いている。図２２の構造は、次の層、すなわち、不活性の最上部電極１４０２と（これは複数の不活性材料の組み合わせであり得る）、誘電体層１４０４の第１のセットと、パターン化されていないＳＥ材料（あるいはＳＥ材料またはバッファ層あるいはその両方の組み合わせ）１４０６と、不活性のライナ１４０９を有する酸化可能な最上部電極１４０８と、メモリ材料１４１０と、誘電体層１４１２の第２のセットと、底部電極（例えば、単一の金属から、または複数の金属の組み合わせから作られる）１４１４と、を含む。
【０１１２】
さらに他の１つの例として、図２３はサブリソ・ポア・メモリ構造とパターン化されたダイオードとの組み合わせを示し、パターン化されたダイオードは、ＣＭＯＳ回路を有するシリコン基板から遠ざかる方に向いている。図２３の構造は、次の層、すなわち、不活性最上部電極１５０２と（これは、複数の不活性材料の組み合わせであり得る）、誘電体層１５０４のセットと、パターン化されたＳＥ材料（あるいはＳＥ材料またはバッファ層あるいはその両方の組み合わせ）１５０６と、不活性ライナ１５０９を有する酸化可能な最上部電極１５０８と、メモリ材料１５１０と、底部電極（例えば単一の金属から、あるいは複数の金属の組み合わせから作られる）１５１４と、を含む。
【０１１３】
さらに他の１つの例として、図２４は凹んだマッシュルーム・メモリ構造とパターン化されていないダイオードとの組み合わせを示し、パターン化されていないダイオードは、ＣＭＯＳ回路を有するシリコン基板に面している。図２４の構造は、次の層、すなわち、酸化可能な最上部電極１６０２と（これは種々の材料とオプションの障壁層との組み合わせであり得る）、誘電体層１６０４の第１のセットと、パターン化されていないＳＥ材料（あるいはＳＥ材料またはバッファ層あるいはその両方の組み合わせ）１６０６と、不活性電極１６０８と、凹んだマッシュルーム・メモリ材料１６１０と、誘電体層１６１２の第２のセットと、底部電極（例えば、単一の金属から、または複数の金属の組み合わせから作られる）１６１４と、を含む。
【０１１４】
さらに他の１つの例として、図２５は凹んだマッシュルーム・メモリ構造とパターン化されたダイオードとの組み合わせを示し、パターン化されたダイオードは、ＣＭＯＳ回路を有するシリコン基板から遠ざかる方に向いている。図２５の構造は、次の層、すなわち、不活性最上部電極１７０２と（これは複数の不活性材料の組み合わせであり得る）、誘電体層１７０４のセットと、パターン化されたＳＥ材料（あるいはＳＥ材料またはバッファ層あるいはその両方の組み合わせ）１７０６と、不活性層１７０９を伴う酸化可能な金属電極１７０８と、凹んだマッシュルーム・メモリ材料１７１０と、底部電極（例えば、単一の金属から、または複数の金属の組み合わせから作られる）１７１４と、を含む。
【０１１５】
さらに他の１つの例として、図２６はリング状メモリ構造とパターン化されていないダイオードとの組み合わせを示し、パターン化されていないダイオードは、ＣＭＯＳ回路を有するシリコン基板に面している。図２６の構造は、次の層、すなわち、酸化可能な最上部電極１８０２と（これは種々の材料とオプションの障壁層との組み合わせであり得る）、誘電体層１８０４の第１のセットと、パターン化されていないＳＥ材料（あるいはＳＥ材料またはバッファ層あるいはその両方の組み合わせ）１８０６と、最上部電極１８０８と、マッシュルーム・メモリ材料１８１０と、誘電体層１８１２の第２のセットと、第３誘電体領域１８１３と、不活性ライナ１８１５と、底部電極（例えば、単一の金属から、または複数の金属の組み合わせから作られる）１８１４と、を含む。
【０１１６】
さらに他の１つの例として、図２７はリング状メモリ構造とパターン化されているダイオードとの組み合わせを示し、パターン化されているダイオードは、ＣＭＯＳ回路を有するシリコン基板から遠ざかる方に向いている。図２７の構造は、次の層、すなわち、不活性最上部電極１９０２と（これは不活性材料の組み合わせであり得る）、誘電体層１９０４のセットと、パターン化されたＳＥ材料（あるいはＳＥ材料またはバッファ層あるいはその両方の組み合わせ）１９０６と、不活性層１９０９を伴う酸化可能な最上部金属電極１９０８と、メモリ材料１９１０と、誘電体１９１３と、不活性ライナ１９１５と、底部電極（例えば、単一の金属から、または複数の金属の組み合わせから作られる）１９１４と、を含む。
【０１１７】
図１６ａ−図２７は単に代表であるに過ぎなくて、これらの図の層は各々複数の層を含み得るということに留意するべきである。例えば、金属を表示する領域は、オプションの障壁層とオプションの接着層とを伴う一連の金属／伝導層を含むことができる。同様にメモリ層は、さまざまな抵抗率または濃度あるいはその両方を有する一連の層を含むことができて、オプションの誘電体層、バッファ層および接着層を含むことができる。誘電体自体は、一連の誘電体層から成ることができる。高抵抗状態から低抵抗状態に急に戻る抵抗性記憶素子の場合（ここで、急に戻るとは、記憶素子が高Ｒ状態から低Ｒ状態に遷移するときの電圧の低下を指す）、付加的な直列抵抗が採用されて伝導層／誘電体層またはメモリ層自体の中に作られることができる（簡単のために、示されていない）。さらに、熱絶縁が重要であるならば、固体電解質材料とメモリ材料とを金属または半導体で分離するのが望ましいかもしれない。また、図１６ａ−図２７のこれらの構造の各々において示されている種々の層の好ましい厚さは、１ｎｍから５０００ｎｍまでに、好ましくは１ｎｍから１μｍまでに及ぶことができる。
【０１１８】
図１６ａ−２７の上記装置構造は在来の半導体処理技術を用いて製造され得るということに留意するべきである。例えば、図１６ａ−図２７に示されている構造の種々の層は、化学蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））、物理蒸着技術（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｔｅｃｈｎｉｑｕｅｓ（ＰＶＤ−例えば、スパッタリング、蒸着など））、スピンオン（ｓｐｉｎ−ｏｎ）技術、原子層蒸着技術（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ  ｔｅｃｈｎｉｑｕｅｓ（ＡＬＤ））などを含む（しかし、これらに限定されない）いろいろな技術を用いて堆積され得る。また、図１６ａ−図２７の特定の特徴は、種々のリソグラフィー技術、エッチング、化学機械研磨、リフトオフ（ｌｉｆｔｏｆｆ）などを用いて画定され得る。これらの構造の各々を製造するために、種々の可能なプロセス・フローが可能である。
【０１１９】
クロスポイントに基づくメモリ・アレイのための整流素子の効率的インプリメンテーションのために上記実施態様においてシステムおよび方法が示されている。種々の好ましい実施態様が示され記述されているけれども、そのような開示によって本発明を限定する意図はなく、添付されている請求項において定義される本発明の範囲内に属する全ての改変を含むことが意図されているということが理解されるであろう。例えば、本発明は、図示された構造によってビット線およびワード線が駆動される特定の電圧値によって限定されるべきではない。
【０１２０】
本開示の範囲は、本書において開示された新規な特徴または特徴の組み合わせを含む。出願人は、これにより、この出願またはこれに基づくそのような更なる出願の遂行中にそのような特徴または特徴の組み合わせに対して新しい請求項が明確に述べられ得ることを通知する。特に、添付されている請求項に関して、従属請求項の特徴は独立請求項のそれと組み合わされることができ、それぞれの独立請求項の特徴は、請求項で示されている特定の組み合わせだけではなくて任意の適切な仕方で組み合わされ得る。
【０１２１】
疑いを避けるために、明細書および請求項の全体において使用される“含む”という用語は“だけから成る”と解されるべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【手続補正書】
【提出日】平成21年11月20日(2009.11.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のビット線およびワード線と、
複数のクロスバー素子とを含むクロスポイント・アレイにおいて、各クロスバー素子はビット線とワード線との間に配置され、各クロスバー素子は、少なくとも、当該記憶素子の両端間のゼロ印加バイアスの回りで実質的に対称的な電流電圧特性を示す抵抗性記憶素子と直列の整流器として使用される固体電解質材料を含み、前記クロスバー素子のうちの１つ以上は、次の電圧、すなわち
前記クロスバー素子内の前記固体電解質をオフ状態からオン状態に遷移させるための第１セットの電圧、
前記抵抗性記憶素子を読み出すかまたはプログラムするための第２セットの電圧、および
固体電解質をオン状態からオフ状態に遷移させるための第３セットの電圧、
に応答する、クロスポイント・アレイ。
【請求項２】
前記固体電解質装置は、前記オン状態では第１の抵抗ＲＯＮを有し、オフ状態では第２の抵抗ＲＯＦＦを有し、ＲＯＦＦ／ＲＯＮ≧１０４である、請求項１に記載のクロスポイント・アレイ。
【請求項３】
前記固体電解質装置は、オン状態では、１０６Ａ／ｃｍ２より大きい電流密度を前記抵抗性記憶素子に供給する、請求項１または２に記載のクロスポイント・アレイ。
【請求項４】
前記固体電解質メモリ材料は次のもの、すなわち、硫化ゲルマニウム（ＧｅｘＳ１−ｘ）、セレン化ゲルマニウム（ＧｅｘＳｅ１−ｘ）、テルル化ゲルマニウム（ＧｅｘＴｅ１−ｘ）、硫化ケイ素（ＳｉｘＳ１−ｘ）、セレン化ケイ素（ＳｉｘＳｅ１−ｘ）、テルル化ケイ素（ＳｉｘＴｅ１−ｘ）、硫化砒素（ＡｓｘＳ１−ｘ）、セレン化砒素（ＡｓｘＳｅ１−ｘ）、テルル化砒素（ＡｓｘＴｅ１−ｘ）、硫化鉛（ＰｂｘＳ１−ｘ）、セレン化鉛（ＰｂｘＳｅ１−ｘ）、テルル化鉛（ＰｂｘＴｅ１−ｘ）、硫化カドミウム（ＣｄｘＳ１−ｘ）、セレン化カドミウム（ＣｄｘＳｅ１−ｘ）、テルル化カドミウム（ＣｄｘＴｅ１−ｘ）、硫化亜鉛（ＺｎｘＳ１−ｘ）、セレン化亜鉛（ＺｎｘＳｅ１−ｘ）、テルル化亜鉛（ＺｎｘＴｅ１−ｘ）、硫化銀（ＡｇｘＳ）、セレン化銀（ＡｇｘＳｅ）、硫化銅（ＣｕｘＳ）、セレン化銅（ＣｕｘＳｅ）、酸化タングステン（ＷＯｘ）、酸化銅（ＣｕｘＯ）、銀（Ａｇ）、銅（Ｃｕ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、および亜鉛（Ｚｎ）のうちの少なくとも１つを含む、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項５】
前記固体電解質メモリ材料は、少なくともその一方が酸化不能である２つの電極の間に配置され、前記電極は次のもの、すなわち、銅（Ｃｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉｘＷｙ）、タンタル−タングステン（ＴａｘＷｙ）、窒化チタン（ＴｉｘＮｙ）、タンタル（Ｔａ）、窒化タンタル（ＴａｘＮｙ）、チタン・シリコン・ニトリド（ｔｉｔａｎｉｕｍ  ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ（ＴｉｘＳｉｙＮｚ）、タンタル・シリコン・ニトリド（ｔａｎｔａｌｕｍ  ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ（ＴａｘＳｉｙＮｚ）、硫化銀（ＡｇｘＳ）、セレン化銀（ＡｇｘＳｅ）、銀−銅合金、硫化銅（ＣｕｘＳ）、およびセレン化銅（ＣｕｘＳｅ）、のうちの少なくとも１つを含む、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項６】
前記メモリ・ノードのプログラム、読み出し、および消去のうちの少なくとも１つの後、前記固体電解質材料の消去が、前記固体電解質を、少なくとも前記消去中、約１００℃より高い温度に保つことによって促進される、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項７】
前記クロスバー素子のうちの１つ以上において、少なくともパルスのセットを前記クロスポイント・アレイに加えることによって、１）前記固体電解質はオフ状態からオン状態にされ、２）前記記憶素子のプログラム、読み出し、または消去操作が実行され、３）前記固体電解質は、低抵抗ＲＯＮのオン状態から高抵抗ＲＯＦＦのオフ状態にされる、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項８】
前記対称的なまたは実質的に対称的な抵抗性メモリは次のもの、すなわち、相変化メモリ（ＰＣＭ）、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、強誘電性ランダム・アクセス・メモリ（ＦｅＲＡＭ）、有機抵抗性メモリ、複合金属酸化物、ペロブスカイト・メモリ、および酸化物抵抗性メモリ、のうちの少なくとも１つである、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項９】
前記対称的なまたは実質的に対称的なメモリは、次の構造、すなわち、マッシュルーム構造、凹んだマッシュルーム構造、柱セル、リソポア構造、サブリソ・ポア構造、およびリング状セル構造、のうちのいずれかとして製造される、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１０】
各クロスバー素子は、前記抵抗性メモリ・ノードおよび前記整流器と直列の統合された抵抗器を含む、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１１】
３次元クロスポイント・アーキテクチャを作るためにクロスポイント素子の複数の層が形成される、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１２】
少なくともパルスのセットを前記クロスポイント・アレイに加えることによって、前記クロスバー素子のうちの１つ以上において、前記固体電解質は最初に高抵抗オフ状態から低抵抗オン状態にされ、前記記憶素子のプログラム、読み出し、または消去操作が実行され、その後に前記固体電解質は低抵抗ＲＯＮを有するオン状態から高抵抗ＲＯＦＦを有するオフ状態にされる、前のいずれかの請求項に記載のクロスポイント・アレイ。
【請求項１３】
基板と、
前のいずれかの請求項に記載のクロスポイント・アレイと、
を含む集積装置。
【請求項１４】
クロスポイント・アレイに用いられる方法であって、前記クロスポイント・アレイは複数のビット線およびワード線および複数のクロスバー素子を含み、各クロスバー素子はビット線とワード線との間に配置され、各クロスバー素子は、少なくとも、当該メモリの両端間のゼロ印加バイアスの回りで対称的な電流電圧特性を示す抵抗性メモリと直列の整流器として使用される固体電解質材料を含み、前記方法は、
前記クロスバー素子内の前記固体電解質をオフ状態からオン状態に遷移させる第１セットの電圧を前記クロスバー素子のうちの１つ以上に印加するステップと、
前記対称的な抵抗性メモリを読み出すかまたはプログラムする第２セットの電圧を前記１つ以上のクロスバー素子に印加するステップと、
固体電解質をオン状態からオフ状態に遷移させる第３セットの電圧を前記クロスバー素子のうちの１つ以上に印加するステップと、
を含む、方法。
【請求項１５】
前記固体電解質装置は、前記オン状態では第１の抵抗ＲＯＮを有し、オフ状態では第２の抵抗ＲＯＦＦを有し、ＲＯＦＦ／ＲＯＮ＝１０４である、請求項１４に記載の方法。
【請求項１６】
前記固体電解質装置は、オン状態では、１０７Ａ／ｃｍ２より大きい超高電流密度を前記抵抗性メモリに供給する、請求項１４または１５に記載の方法。
【請求項１７】
前記記憶素子のプログラム、読み出し、および消去操作のうちの少なくとも１つの後、前記固体電解質の消去が、前記固体電解質を、少なくとも前記消去中、１００℃より高い温度に保つことによって、促進される、請求項１４から１６までのうちのいずれかに記載の方法。
【請求項１８】
前記クロスバー素子のうちの１つ以上において、少なくともパルスのセットを前記クロスポイント・アレイに加えることによって、前記固体電解質は最初に高抵抗オフ状態から低抵抗オン状態にされ、前記記憶素子のプログラム、読み出し、または消去操作が実行され、その後に前記固体電解質は、低抵抗ＲＯＮのオン状態から高抵抗ＲＯＦＦのオフ状態にされる、請求項１４から１７までのうちのいずれかに記載の方法。
【国際調査報告】
2010519762.tif 000030
2010519762.tif 000031
2010519762.tif 000032