(57)【要約】【課題】異なった種類の技術（例、一つの世代のチップ設計と次世代と）の間で、ｘおよびｙ方向双方のスケーリングを整合させて回路設計を移行するのは容易でない。【解決手段】回路設計を新規技術にスケーリングするためのシステムおよび方法は、二次元の設計スケーリングを有する設計スケールされたエレメントを包含する、構成要素の第一セットを指定し、構成要素の第二セットをスケーリングするため、該構成要素の第一セットを不活性状態にするステップを含む。構成要素の第二セットは、ピッチ整合された回路を含む。該構成要素の第二セットがスケールされる。次いで、構成要素の第二セットは、構成要素の第一セットをスケーリングするため、該構成要素の第二セットが不活性状態になるよう指定される。構成要素の第一セットは、設計スケールされたエレメントを基準スケール係数群に従ってスケーリングするステップと、構成要素の第一セット中の他の構成要素を該基準スケール係数群の一つに従ってスケーリングするステップとを含め、複数のスケール係数によってスケールされる。【選択図】図６
2010520562.tif 000002
【特許請求の範囲】
【請求項１】
回路設計を新規技術にスケーリングする方法であって、
該方法は、
二次元に設計されたスケーリングを有する設計スケールされたエレメントを含む構成要素の第一セットを指定して、構成要素の第二セットのスケーリングのため、構成要素の前記第一セットを不活性状態にするステップであって、構成要素の前記第二セットはピッチ整合された回路を含む、前記指定ステップと、
構成要素の前記第二セットをスケーリングするステップと、
構成要素の前記第二セットを指定して、構成要素の前記第一セットのスケーリングのため、構成要素の前記第二セットを不活性状態にするステップと
複数のスケール係数によって構成要素の前記第一セットをスケーリングするステップと、
を含み、
前記第一セットのスケーリング・ステップは、
前記設計スケールされたエレメントを、基準スケール係数群に従ってスケーリングするステップと、
構成要素の前記第一セット中の他の構成要素を、基準スケール係数群の一つに従ってスケーリングするステップと、
を含む、前記方法。
【請求項２】
構成要素の前記第二セットはｙ−ピッチに基づく構成要素を含む、請求項１に記載の方法。
【請求項３】
構成要素の前記第二セットをスケーリングする前記ステップは、構成要素の前記第二セットを前記新規技術のｙ−ピッチに変換するステップを含む、請求項２に記載の方法。
【請求項４】
構成要素の前記第一セットはｘ−ピッチに基づく構成要素を含む、請求項１に記載の方法。
【請求項５】
前記設計スケールされたエレメントを、基準スケール係数群に従ってスケーリングするステップは、ｘ−ピッチおよびｙ−ピッチに基づいて構成要素をスケーリングするステップを含む、請求項１に記載の方法。
【請求項６】
前記基準スケール係数群の一つに従って構成要素の前記第一セット中の他の構成要素をスケーリングするステップは、前記設計スケールされたエレメントの前記ｘ−ピッチおよび前記ｙ−ピッチの一つに基づいて前記他の構成要素をスケーリングするステップを含む、請求項５に記載の方法。
【請求項７】
構成要素の第一セットを指定するステップは、構成要素の前記第一セットを囲い区分するステップを含む、請求項１に記載の方法。
【請求項８】
構成要素の前記第二セットを指定するステップは、構成要素の前記第二セットを囲い区分するステップを含む、請求項１に記載の方法。
【請求項９】
前記新規技術における前記回路設計に対する設計ルールの点検ステップと、レイアウトと回路図との対比点検ステップと、タイミング／機能性の点検ステップとをさらに含む、請求項１に記載の方法。
【請求項１０】
前記回路設計中の回路要素を手動で設定するステップをさらに含む、請求項１に記載の方法。
【請求項１１】
前記回路設計中の回路要素を手動で設定するステップは、デバイス・フィンガ、幅、および未スケールのピッチを設定するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記回路設計は回路形態的に変換され、前記方法は、構成要素記述に従ってパラメータ化セルをスケーリングするステップをさらに含む、請求項１に記載の方法。
【請求項１３】
コンピュータ可読のプログラムを包含するコンピュータ可使用の媒体を含む、回路設計を新規技術にスケーリングするためのコンピュータ・プログラム製品であって、
コンピュータで実行されたとき、前記コンピュータ可読プログラムは、前記コンピュータに、
二次元に設計されたスケーリングを有する設計スケールされたエレメントを含む構成要素の第一セットを指定して、構成要素の第二セットのスケーリングのため、構成要素の前記第一セットを不活性状態にするステップであって、構成要素の前記第二ステップはピッチ整合された回路を含む、前記指定ステップと、
構成要素の前記第二セットをスケーリングするステップと、
構成要素の前記第二セットを指定して、構成要素の前記第一セットのスケーリングのため、構成要素の前記第二セットを不活性状態にするステップと
複数のスケール係数に従って構成要素の前記第一セットをスケーリングするステップと、
を実行させ、
前記第一セットのスケーリング・ステップは、
前記設計スケールされたエレメントを、基準スケール係数群に従ってスケーリングするステップと、
構成要素の前記第一セット中の他の構成要素を、前記基準スケール係数群の一つに従ってスケーリングするステップと、
を含む、前記コンピュータ・プログラム製品。
【請求項１４】
構成要素の前記第二セットはｙ−ピッチに基づく構成要素を含む、請求項１３に記載のコンピュータ・プログラム製品。
【請求項１５】
構成要素の前記第二セットをスケーリングする前記ステップは、構成要素の前記第二セットを前記新規技術のｙ−ピッチに変換するステップを含む、請求項１４に記載のコンピュータ・プログラム製品。
【請求項１６】
構成要素の前記第一セットはｘ−ピッチに基づく構成要素を含む、請求項１３に記載のコンピュータ・プログラム製品。
【請求項１７】
前記設計スケールされたエレメントを、基準スケール係数群に従ってスケーリングするステップは、ｘ−ピッチおよびｙ−ピッチに基づいて構成要素をスケーリングするステップを含む、請求項１３に記載のコンピュータ・プログラム製品。
【請求項１８】
前記基準スケール係数群の一つに従って構成要素の前記第一セット中の他の構成要素をスケーリングするステップは、前記設計スケールされたエレメントの前記ｘ−ピッチおよび前記ｙ−ピッチの一つに基づいて前記他の構成要素をスケーリングするステップを含む、請求項１７に記載のコンピュータ・プログラム製品。
【請求項１９】
構成要素の第一セットを指定するステップは、構成要素の前記第一セットを囲い区分するステップを含む、請求項１３に記載のコンピュータ・プログラム製品。
【請求項２０】
構成要素の前記第二セットを指定するステップは、構成要素の前記第二セットを囲い区分するステップを含む、請求項１３に記載のコンピュータ・プログラム製品。
【請求項２１】
前記新規技術における前記回路設計に対する設計ルールの点検ステップと、レイアウトと回路図との対比点検ステップと、タイミング／機能性の点検ステップとをさらに含む、請求項１３に記載のコンピュータ・プログラム製品。
【請求項２２】
前記回路設計中の回路要素を手動で設定するステップをさらに含む、請求項１３に記載のコンピュータ・プログラム製品。
【請求項２３】
前記回路設計中の回路要素を手動で設定するステップは、デバイス・フィンガ、幅、および未スケールのピッチを設定するステップを含む、請求項２２に記載のコンピュータ・プログラム製品。
【請求項２４】
前記回路設計は回路形態的に変換され、前記方法は、構成要素記述に従ってパラメータ化セルをスケーリングするステップをさらに含む、請求項１３に記載のコンピュータ・プログラム製品。
【請求項２５】
技術と技術との間の変換を行う方法であって、
設計のセルを新規技術に対する新規ライブラリの中にコピーするステップと、
ピッチ整合された回路に対するスケール係数を調えるステップと、
複数のスケール係数を使い、前記新規ライブラリに基づいて前記設計のリーフ・レベルのセルを前記新規技術に変換するステップと、
他のセルをスケールするため、メモリ・セルおよび既に変換済みのリーフ・レベル・セルをブラック・ボックス化するステップと、
前記新規ライブラリに従って前記メモリ・セルをスケーリングするステップと、
前記設計の他の回路要素を更新するステップと、
を含む前記方法。
【請求項２６】
前記メモリ・セルをブラック・ボックス化するステップは、前記メモリ・セルを固定しながら、回路の他の部分をスケーリングするステップを含む、請求項２５に記載の方法。
【請求項２７】
前記設計の他の回路要素を更新するステップは、前記新規技術における前記回路設計に対する設計ルールの点検、レイアウトと回路図との対比点検、およびタイミング／機能性の点検を実施するステップを含む、請求項２５に記載の方法。
【請求項２８】
前記設計の他の回路要素を更新するステップは、前記回路設計中の回路要素を手動で設定するステップを含む、請求項２５に記載の方法。
【請求項２９】
前記回路設計中の回路要素を手動で設定するステップは、デバイス・フィンガ、幅、および未スケールのピッチを設定するステップを含む、請求項２８に記載の方法。
【請求項３０】
前記回路設計は回路形態的に変換され、前記方法は、構成要素記述に従ってパラメータ化セルをスケーリングするステップをさらに含む、請求項２５に記載の方法。
【請求項３１】
コンピュータ可読のプログラムを包含するコンピュータ可使用の媒体を含む、技術と技術との間の変換を行うためのコンピュータ・プログラム製品であって、
コンピュータで実行されたとき、前記コンピュータ可読プログラムは、前記コンピュータに、
設計のセルを新規技術に対する新規ライブラリの中にコピーするステップと、
ピッチ整合された回路に対するスケール係数を調えるステップと、
前記新規ライブラリに基づいて、複数のスケール係数を使い、前記設計のリーフ・レベルのセルを前記新規技術に変換するステップと、
他のセルをスケールするため、メモリ・セルおよび既に変換済みのリーフ・レベル・セルをブラック・ボックス化するステップと、
前記新規ライブラリに従って前記メモリ・セルをスケーリングするステップと、
前記設計の他の回路要素を更新するステップと、
を実行させる、前記コンピュータ・プログラム製品。
【請求項３２】
前記メモリ・セルをブラック・ボックス化するステップは、前記メモリ・セルを固定しながら、回路の他の部分をスケーリングするステップを含む、請求項３１に記載のコンピュータ・プログラム製品。
【請求項３３】
前記設計の他の回路要素を更新するステップは、前記新規技術における前記回路設計に対する設計ルールの点検、レイアウトと回路図との対比点検、およびタイミング／機能性の点検を実施するステップを含む、請求項３１に記載のコンピュータ・プログラム製品。
【請求項３４】
前記設計の他の回路要素を更新するステップは、デバイス・フィンガ、幅、および未スケールのピッチを設定するステップを含め、前記回路設計中の回路要素を手動で設定するステップを包含する、請求項３１に記載のコンピュータ・プログラム製品。
【請求項３５】
前記回路設計は回路形態的に変換され、前記方法は、構成要素記述に従ってパラメータ化セルをスケーリングするステップをさらに含む、請求項３１に記載のコンピュータ・プログラム製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路設計に関し、さらに具体的には、異なる技術に適応させるため、集積回路および構成要素をスケーリングするシステムおよび方法に関する。
【背景技術】
【０００２】
集積回路を使用することにより、多くの用途で改善が見られるようになっている。各種多くのシステムにおいて、集積回路は、コンパクトで信頼性がありコスト効果的な回路実装の方法を提供している。技術の進展とともに、新しい技術を用いて旧来の回路設計を使用できるように、集積回路がスケール（拡大縮小）されることが多くなっている。この回路のスケーリングから生ずる多くの問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
特に難しい例の一つとして、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のスケーリングがある。図１を参照すると、例示的回路１０は、ＳＲＡＭセル１２、ワード・デコーダ１４、およびビット選択回路１６を含む。ＳＲＡＭ回路のレイアウトにおいては、回路のｘ方向のサイズ調整またはスケーリングは、ｙ方向のスケーリングと違っている。このｘとｙとのスケール係数の違いは、パフォーマンスのゲインおよび回路の安定性を達成するためのものである。
【０００４】
ＳＲＡＭセル１２は、ｘ方向ピッチに対しより大きなインパクトを有し、従って、ビット選択回路１６およびバックエンド配線に対するｘ方向ピッチに大きな影響を有する。ワード・デコーダ１４は、ｙ方向ピッチに大きく影響される。ワード・デコーダ１４（および周辺論理素子）は、ポリシリコン・グリッドにより可能な技術（例、半導体処理技術の最小特性（限界）サイズ）に応じてスケールされる。このポリ・グリッドとは、実質的にトランジスタ・サイズを決めているゲートの最小特性サイズに従って間隔取りされた、通常、ラインまたはグリッドに形成されたポリシリコンをいう。通常、該ポリ・グリッドにより、ソースおよびドレインのインプラント部位の的確な間隔が決まり、従ってトランジスタの間隔が決まる。
【０００５】
ビット選択回路１６およびバック・エンド配線のｘ−ピッチは、マイグレーション・ルールに基いてスケーリングされる。マイグレーション・ルールは、チップ・レイアウトの様態を定め、回路または構成要素のいろいろなまたは最適の配置を可能にするための基本的ルールである。図１は、ビットライン（ｂｌｃおよびｂｌｔ）、ワード・ラインＷｌ、ビット選択回路（Ｂｉｔ  ｓｅｌ０〜Ｂｉｔ  ｓｅｌｎ）、領域読取り回路１７、出力ラッチ１９、およびワード・ライン・ドライバ１５を含む従来式の回路を示す。ビット選択回路１６は、ビット・ドライバ、読取り／書込みドライバ、データ・ドライバ、およびリセット・ドライバからの入力端を含む。
【０００６】
ｘおよびｙ方向はいろいろなファクタに影響されるので、ＳＤＲＡＭセル１２をスケーリングするのは極めて困難になる。特に異なった種類の技術（例、一つの世代のチップ設計と次世代と）の間で、ｘおよびｙ双方のスケーリングに従って、ＳＲＡＭセル１２をスケールするのは容易ではない。現時点では、操作ツールは、このＳＲＡＭセル１２のような回路のスケーラビリティ問題を取り扱うには不十分であることが判明している。このようなツールの一つにマイグレーション・アシスタント形状処理技法（ＭＡＳＨ：ｍｉｇｒａｔｉｏｎ  ａｓｓｉｓｔａｎｔ  ｓｈａｐｅｓ  ｈａｎｄｌｅｒ）がある。
【０００７】
図２を参照すると、ＭＡＳＨシステムの基本的処理フローが例示的に示されている。複雑な形状を有する設計５０が入力される。こういった形状が、ゲート、コンタクト、金属ラインなど回路の部分の形成に使われることになる。矢印のブロックにおいて、複雑形状の前処理プロセッサが、設計の中の形状の位置、形、サイズなどを処理し、作業可能なレイアウト５１を生成する。この情報は、モジュール５４からの基本ルールおよび制御項目と一緒に最適化エンジン５２に入力される。エンジン５２は、形状レイアウトを基本ルールおよび他の基準と照合し、これらルールまたは制約事項に対する違反がないことを確実にする。このとき、レイアウト最適化エンジン５２（例、ＥＭＭＡ）を用いて、基本ルールおよび制御項目に従ってこれら形状のサイズおよび位置の最適化が行われる。この最適化の過程では、基本ルールに対する誤謬が是正され、またはバラツキとして許諾され、所望の／最適されたレイアウト５６が提供される。
【０００８】
ＭＡＳＨツールでは、パラメータ化セル（Ｐセル）を用いることができる。設計のデバイスおよびゲート・レベルにおけるＰ−セルは、特に設計の上位レベルにおいて、配線のマイグレーションが生じる可能性がないようにされている。Ｐ−セルは、デバイスまたはゲート・レベルにおいて、カスタムまたはセミカスタムのレイアウトの生成ができるようになっている。デバイスの幅および長さまたは他のデバイスのオプション、あるいはこれらの両方を指定することによって、レイアウト中のデバイス群の接合則に基いて、Ｐ−セルを自動的に配置しルート設定することが可能である。ＭＡＳＨシステムはＰ−セル群の整合性を維持するものでなく、カスタムなＳＲＡＭアレイのスケーリングは行えない。さらに、バック・エンド配線については、特に設計の高レベルにおいて、スケーリングが困難である。
【課題を解決するための手段】
【０００９】
回路設計を新規技術にスケーリングするためのシステムおよび方法は、二次元に設計されたスケーリングを有する設計スケールされたエレメントを包含する構成要素の第一セットを指定し、構成要素の第二セットをスケーリングするため、該構成要素の第一セットを不活性状態にするステップを含む。構成要素の第二セットは、ピッチ整合された回路を含む。構成要素の第二セットがスケールされる。次いで、構成要素の第二セットは、構成要素の第一セットをスケーリングするため、該構成要素の第二セットが不活性状態になるよう指定される。構成要素の第一セットは複数のスケール係数によってスケールされ、これには、設計スケールされたエレメントを、基準スケール係数群によってスケーリングするステップと、構成要素の第一セット中の他の構成要素を、該基準スケール係数群の一つによってスケーリングするステップとが含まれる。
【００１０】
これらおよび他の特質および利点は、以下の例示的実施形態の詳細説明を、添付図面と併せ読むことにより明らかになろう。
【００１１】
以下の図面を参照しながら、以下の好適な実施形態の説明する中で本開示の詳細を提示する。
【図面の簡単な説明】
【００１２】
【図１】従来技術による例示的ＳＲＡＭ回路の概略図である。
【図２】従来技術によるマイグレーション・アシスタント形状処理技法を示す流れ図である。
【図３】本発明の原理に従い、設計またはレイアウトを新規技術に変換またはスケーリングするためのシステム／方法のブロック図／流れ図である。
【図４】本発明の原理に従い、設計またはレイアウトを回路形態的に新規技術に変換またはスケーリングするためのシステム／方法のブロック／流れ図の概略図である。
【図５】本発明の原理に従い、ＳＲＡＭセルおよびｘ−ピッチ回路をブラック・ボックス化することによる、回路図設計（ｓｃｈｅｍａｔｉｃ  ｄｅｓｉｇｎ）の新規技術へのスケーリングを示す概略図である。
【図６】本発明の原理に従い、他の構成要素をブラック・ボックス化することによってＳＲＡＭセルおよびｘ−ピッチ回路をスケールする、図５の回路図設計のスケーリングを示す概略図である。
【発明を実施するための形態】
【００１３】
本明細書の実施形態では、集積回路設計をスケーリングする際の問題を取り扱う。これらの実施形態は、特定の回路が、一方向のスケーリングに第二方向のスケーリングと異なった影響を与える場合に、特に有用である。以下の説明では、本発明の原理による態様を明確化するための例として、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）回路を用いる。しかしながら、これらの実施形態は、スケーリングが問題、またはスケーリングにより問題が生ずる一切の回路を対象としていることを理解すべきである。例えば、応用対象として、プロセッサ、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）、メモリ・セルまたはデバイス（例、ＳＲＡＭ、ＥＤＲＡＭ）、多ポート・セル、および他の設計または構成素子に用いることができる。
【００１４】
本発明の実施形態は、完全なハードウエア実施形態、完全なソフトウエア実施形態、または、ハードウエア要素およびソフトウエア要素の両方を含む実施形態の形をとることができる。好適な実施形態において、本発明は、以下に限らないがファームウエア、常駐ソフトウエア、マイクロコードなどを含む、ソフトウエア中に実装される。
【００１５】
さらに、本発明は、コンピュータまたは任意の命令実行システムによってあるいはこれに関連させて使用されるプログラム・コードを備えた、コンピュータ可使用またはコンピュータ可読の媒体を介してアクセス可能なコンピュータ・プログラム製品の形態をとることができる。この説明の目的の上で、コンピュータ可使用またはコンピュータ可読の媒体は、命令実行システム、装置、またはデバイスによってあるいはこれらに関連させて使用されるプログラムを、包含し、格納し、通信し、伝播し、あるいは転送できる任意の装置とすることができる。これらの媒体は、電子的、磁気的、光学的、電磁気的、赤外的な、または半導体のシステム（あるいは装置またはデバイス）とすることができる。コンピュータ可読の媒体の例には、半導体またはソリッド・ステート・メモリ、磁気テープ、取外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、読出し専用メモリ（ＲＯＭ：ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、剛体磁気ディスク、および光ディスクが含まれる。現存の光ディスクの例には、コンパクト・ディスク−読取り専用メモリ（ＣＤ−ＲＯＭ）、コンパクト・ディスク−読取り／書込み用（ＣＤ−Ｒ／Ｗ）およびＤＶＤが含まれる。
【００１６】
プログラム・コードを格納または実行あるいはその両方を行うのに適したデータ処理システムには、システム・バスを介して直接または間接的にメモリ・エレメントに連結された少なくとも一つのプロセッサを含めることができる。該メモリ・エレメントには、実際にプログラム・コードを実行する過程で用いられるローカル・メモリ、大容量記憶装置、および、実行過程で大容量記憶装置からコードを読取る回数を低減するため、少なくとも一部のプログラム・コードの一時的保存を提供するキャッシュ・メモリを含めることができる。システムには、直接に、あるいは介在するＩ／Ｏコントローラを通して、入力／出力またはＩ／Ｏデバイス（以下に限らないが、キーボード、ディスプレイ、位置決めデバイスなどを含む）を連結することができる。
【００１７】
また、ネットワーク・アダプタをシステムに連結し、データ処理システムが、介在する私的または公衆ネットワークを通して、他のデータ処理システムまたは遠隔のプリンタや記憶デバイスに連結がすることが可能なようにできる。モデム、ケーブル・モデムおよびイーサネット（Ｒ）カードは、現在利用可能なネットワーク・アダプタ中のごく少数の例である。
【００１８】
本明細書に記載する方法は、集積回路チップを設計するための工程の一部とすることができる。該チップ設計は、グラフィカル・コンピュータ・プログラミング言語によって生成し、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、または例えばストレージ・アクセス・ネットワーク中の仮想ハード・ドライブなど）に格納することができる。設計者がチップを製作しない場合、またはチップ製作のためのフォトリソグラフィー・マスクを製作しない場合、該設計者は、得られた設計を、物理的手段によって（例、設計を格納する記憶媒体のコピーを提供することによって）または電子的に（例、インターネットを介して）、直接または間接的に製作を行う事業体に転送する。その後、格納された設計は、フォトリソグラフィー・マスクを製作するための適切なフォーマット（例、グラフィック・データ・システムＩＩ（ＧＤＳＩＩ：Ｇｒａｐｈｉｃ  Ｄａｔａ  Ｓｙｓｔｅｍ  ＩＩ））に変換され、該マスクは、通常、ウエハ上に形成される対象のチップ設計の複数のコピーを含む。フォトリソグラフィー・マスクは、エッチングまたは他の方法で処理されるウエハ（またはその上の層あるいはその両方）の領域を区画するため使われる。本明細書に記載する方法は、望ましくは、集積回路チップの設計および製作に用いられる。
【００１９】
製作者は、製作された集積回路チップを、ベア・ダイとしてウエハのまま（すなわち、複数の未パッケージのチップを有する単一のウエハ）の形、あるいはパッケージされた形態で配送することができる。後者の場合、チップは、単一のチップ・パッケージ（マザーボードに固定されるリードを備えたプラスチック・キャリヤ、または他の高レベルのキャリヤなど）、あるいは、マルチチップ・パッケージ（片面または両面接続端子もしくは埋め込み接続端子を備えたセラミック・キャリヤなど）に搭載される。いずれの場合も、チップは、この後（ａ）マザー・ボードなどの中間製品あるいは（ｂ）最終製品いずれかの一部として、他のチップ、ディスクリート回路エレメント、または他の信号処理デバイスあるいはこれらの全てと統合される。該最終製品は、玩具および他の低価格用途から、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを備えた高度なコンピュータ製品に亘る、集積回路チップを含む任意の製品とすることができる。
【００２０】
次に図面を見ると図面中の同じ番号は同一あるいは類似のエレメントを表しており、最初に図３を参照すると、あるレイアウト中の構成要素および回路をスケーリングするための複数のスケール係数を提供するシステム／方法２００が、一つの実施形態によって例示的に示されている。システム／方法２００は、第一技術から新規技術にスケーリングする際に用いられる。言い換えれば、旧技術による既存の設計が、新規技術（例、異なった、通常は、より小さな最小特性サイズ、但し、他のサイズも同様に対象となる）に変換される。ブロック２０２中の入力には、レイアウト（例、旧来のレイアウト）中の構成要素または回路あるいはその両方とそれらの配置とを記載したネット・リスト、もしくは、他のフォーマット化されたリストを含めることができる。該リストは、グラフィック・データ・システム（ＧＤＳ）またはｇｌ１フォーマットなどの標準フォーマットとするか、あるいはこれに変換することができる。
【００２１】
このシステムは、以下の説明から明らかになるように、トップダウンおよびボトムアップのアプローチを使って作動する。ブロック２０４において、スケール対象の階層回路の選択が行われる。このレベルにおける構成要素のサイズ設定は、例えば、ワード・デコーダ、ドライバ、受信素子、ポリ・グリッドおよび配線ベースの階層など、ｙ−ピッチの影響をより受け易い回路に使われているｙ−ピッチに基いて行うことができ、例えば、ビット選択回路、出力ラッチなど、ｘ−ピッチの影響をより受け易い回路または構成要素の配置およびサイズ設定にはｘ−ピッチを用いることができる。階層中のこれらの回路は、スケーリングの容易さに基づいて選択することができる。これにより、スケール設定の対象となるエレメントの２つ以上のセットを生成することができ、例えば、この例示的ケースでは、スケーリングは、ＳＲＡＭセルのｘ方向とｙ方向との次元に基くことになる。
【００２２】
ブロック２０６において、容易にスケール可能なピッチ整合された回路に適切なスケール係数が適用され、かかる回路および構成要素は、適切な場合新規技術に直接的にスケールされる。例えば、ｙ方向またはｘ方向あるいはその両方にピッチ・サイズが整合している回路が、新規のピッチを使って新規のレイアウトに配置される。これは、ＭＡＳＨシステムを使うかまたはスキル・コードをプログラムし、一つの技術から別の技術への移行を実行して行うことができる。説明目的のため、例えば１のスケール係数を、ｙ−ピッチ・エレメント（ｙ−ピッチまたはレイアウトの最小特性サイズからより大きな影響を受けるエレメント）に適用し、２のスケール係数をｘ−ピッチからより大きな影響を受ける（またはレイアウトのマイグレーション・ルールからより大きい影響を受ける）エレメントに適用することができる。ピッチ整合回路は、容易に新規技術にスケールできる回路である。上記の例では、２つのスケール係数について述べたが、同じ原理を、例えば所定角度またはｚ方向など、多方向にスケールするため適用できることを理解すべきである。さらに、本発明の原理は柔軟性を備えているので、多くのスケール係数を同時に用いることが可能である。
【００２３】
背景として、物理的設計（ＰＤ：ｐｈｙｓｉｃａｌ  ｄｅｓｉｇｎ）またはレイアウトは、所望のＶＬＳＩ回路の論理レベル記述を当初に作成することによって生成しておくことが可能な、ネット・リスト中に表現することができ、該記述には、対象回路により実施される機能を記載した一連の論理ステートメントを含めることができる。しかる後、この論理レベル記述を論理ゲート回路図として合成することができる。しかして回路中のこれらゲートの各々に対応するライブラリ、またはライブラリ登録を呼び出すことができよう。但し、ブロック２０２において入力として供給されるのは、論理回路に対するネット・リストである。プログラム可能ライブラリ・ブック（ＰＬＳ：ｐｒｏｇｒａｍｍａｂｌｅ  ｌｉｂｒａｒｙ  ｂｏｏｋ）セットが作成される。このセットには、例えば、インバータ、ＮＯＲゲート、ＮＡＮＤゲートまたは他の複合ゲートを含めることができる。該ＰＬＢセットは、論理ネット・リストに記載された論理ゲートの各々に対するレイアウトのセットである。これらのレイアウトは、一度に全部を計算する、すなわち最初にライブラリ中の全論理ゲートに対する全レイアウトを計算しておくか、あるいは、レイアウト回路または回路図に対するレイアウトを計算する中で各ゲートに遭遇するごとにそれに対するレイアウトを計算することができる。
【００２４】
技術ファイルまたはテクファイルが備えられる。テクファイルは、使われる技術に対する基本ルールおよび層情報を含む。また、技術ファイルの一部として、設計ルール点検項目も備えられる。ユーザは、検討対象の回路の望ましい行高さ、面積、ＶＤＤ、およびグラウンドに対する入力を提供することができる。
【００２５】
プログラム可能ライブラリ・ブックは、入力されるゲート・ネット・リスト中に包含される可能性のあるさまざまなゲートに対する回路図（ｓｃｈｅｍａｔｉｃ  ｒｅｐｒｅｓｅｎｔａｔｉｏｎｓ）を含むライブラリ・ファイルを参照して生成される。一つのオプションとして、各デバイスまたはゲートの各パワー・レベル（または階層）に対するのハード・コードされたレイアウト・ライブラリを生成することがある。第二のオプションは、オンザフライでライブラリを生成する、すなわち、必要に応じ、ネット・リスト中の対象ゲートの遅延およびタイミング情報に基いて、該ゲートの特定のパワー・レベル（または階層）に対するレイアウトを生成することである。回路図、記号、レイアウト、および概念の全てを生成することができる。
【００２６】
しかる後、新規のレイアウトへの自動配置が実施される。回路図に対するレイアウトが出力される。このレイアウト・ステップにおいて、望ましくない形状は排除され、適切な場合、レイアウト群が一緒に結合される。全ての構造のサイズは、設計、技術および他の要件に応じて変更することができる。デバイス・サイズが大きくなりすぎた場合、それを多数のフィンガに分割することができる。これらフィンガは、ポリ・ゲート配線の抵抗を低減し、拡散容量を低下させる助力となる。これらの概念は、同一出願人による米国特許第５，９２０，４８６号に記載されており、該特許は、参照することにより本明細書に組み込まれる。
【００２７】
ブロック２０８において、ライブラリ（例、アレイまたはアレイ組込みセルフ・テスト（ＡＢＩＳＴ（Ｒ）：ａｒｒａｙ  ｂｕｉｌｔ  ｉｎ  ｓｅｌｆ  ｔｅｓｔ）共通ライブラリ）に定義される階層中の回路および基本セル（またはリーフ・セル）が、新規技術に変換される。本発明の原理によれば、これは、複数のスケール係数を使って、基本セルを新規技術に変換することにより行われる。例えば、レベル１のリーフ・セルは第一スケール係数を必要とし、レベル２のリーフ・セルはこれと同じかまたは異なるスケール係数を必要とすることがある。本発明の実施形態によれば、これらのスケール係数の全部を同時に用いることができる。このことにより、デバイスの幅または長さが、ピッチ整合回路中のものでなくても、これらを所望のレイアウトに適合させることができる。例えば、基本セル群は、これらセルを直ぐ上の階層レベルのレイアウト面積内に収めることができるようにするスケール係数を使って新規技術に変換される。これは、セルが適合できるようにスケール係数を調整することである。セルの一部および構成要素の一部には適切にスケールされないものがあろう。これらのスケール係数を調整する必要がある。これは、ブラック・ボックス化技法、または適切なスキル・コード・プログラミングによって実施することができる。スキル・コード・プログラミングを使って、本明細書に記載した方法のステップをたどるルーティンを用いることができる。こういった場合、回路構成要素は、これら構成要素のスケーリングを可能または無効にするため適切にフラグ付けまたは指定を行うことができるので、実際のブラック・ボックス化は必要ないことになろう。
【００２８】
ブロック２１０において、スケールが困難な、またはｘ−ピッチの影響をより多く受けるセル群または構成要素群（第一セットという）は、これら構成要素が次のステップでスケールされるのを防止するため、指定されてブラック・ボックス内に置かれる（あるいは、例えばコード中などに他の方法で指定される）。次いで、ブロック２１４において、第一セット外の全てのセルは新規技術にスケールされる。このスケーリングには、ワード・デコーダ、ドライバ、ラッチなど、ｙ−ピッチの影響する回路を含めることができる。次に、ブロック２１６において、上記のスケールが困難なおよびｘ−ピッチが影響する回路からブラック・ボックスを除去する。次いで、ブロック２１８で、既にスケール済みの回路がブラック・ボックス化される。次に、ブロック２２０において、ｘ−ピッチの回路が新規技術にスケールされ、スケール困難な回路要素の設計されたスケーリングも実施される。例えば、ＳＲＡＭセルについては、新しいライブラリを参照して、新規技術に対する新規のスケーリング係数を決めることができる。しかる後、スケール困難な構成要素は、ライブラリに格納された参照または指定スケーリングに従ってスケールされる。
【００２９】
ブロック２２４において、新規レイアウトは、デバイス・フィンガ、幅、ベータ比、未スケールのピッチなどを設定するためさらに調整される。これは、手作業で設計を点検するかあるいはレイアウトを定義しているスキル・コードを調整することによって実施することができる。デバイス・フィンガは、デバイス・サイズが大きくなりすぎた場合に用いられる。デバイスを多数のフィンガに分割することができる。該フィンガは、例えばポリ・ゲート配線の抵抗を低減し、拡散容量を低下させる助力となる。ブロック２２６において、設計ルール・チェッカー（ＤＲＣ：ｄｅｓｉｇｎ  ｒｕｌｅ  ｃｈｅｃｋｅｒ）により設計ルールの点検が行われる。ブロック２２８において、レイアウトと回路図との対比（ＬＶＳ（Ｒ）：ｌａｙｏｕｔ  ｖｅｒｓｕｓ  ｓｃｈｅｍａｔｉｃ）が行われ、必要な配線の幅を調整する必要があるかどうかが判定される。ブロック２２４、２２６、および２２８は手作業で実施することができる。
【００３０】
ブロック２３０において、タイミングおよび機能性の点検が行われ、新規のレイアウトがタイミングおよび機能に対する要求事項を満たしているかどうかが判定される。満たしていない場合、プロセスはブロック２２４に戻り、満たしていればこのプロセスは終了する。プロセス２００は必要に応じ繰り返すことができる。これには、異なるツールを使って、設計ルール違反が除去されていることを確実にした後、これらのステップまたはその一部を再実行するステップを含めることができる。なお、ブラック・ボックス化は随意であり、望ましくは、手作業（ユーザ実施）スケーリングが行われる際に用いる。
【００３１】
図４を参照すると、スケールが困難な構成要素を含む、第一技術から第二技術への回路形態的変換（ｓｃｈｅｍａｔｉｃ  ｃｏｎｖｅｒｓｉｏｎ）のためのシステム／方法３００が、例示的に示されている。ブロック３０２において、新規技術への変換対象の回路図の中の構成要素の階層リストが供給される。ブロック３０４では、各階層が精査され（ｔｒａｖｅｒｓｅｄ）、階層中のセルは新規ライブラリの技術ファイル（テクファイル）にコピーされる。技術ファイルは、使用される技術に対する基本ルール（ｇｒｏｕｎｄ  ｒｕｌｅ）および層情報を包含する。また、該技術ファイルの一部として、設計ルール点検項目およびスケーリング・ルールが備えられている。
【００３２】
ブロック３０６において、スケールが容易なピッチ整合された回路に対し適切なスケール係数が適用され、かかる回路および構成要素は、適切な場合新規技術に直接にスケールされる。例えば、ｙ方向またはｘ方向あるいはその両方においてピッチ・サイズが整合する回路は、新しいピッチを使って新規のレイアウト中に配置される。これは、ＭＡＳＨシステムを使うかまたはスキル・コードをプログラムし、一つの技術から別の技術への移行を実行して行うことができる。一つの説明例において、例えば１のスケール係数を、ｙ−ピッチ・エレメント（ｙ−ピッチまたはレイアウトの最小特性サイズからより大きな影響を受けるエレメント）に適用し、２のスケール係数をｘ−ピッチ・エレメント（ｘ−ピッチまたはレイアウトのマイグレーション・ルールからより大きい影響を受けるエレメント）に適用することができる。ピッチ整合された回路は、新規技術に容易にスケールできる回路である。
【００３３】
ブロック３０８において、複数のスケール係数を用いて、リーフ・レベルのセル（アレイおよびＡＢＩＳＴ（Ｒ）共通ライブラリに含めることのできる最小サイズのセル）が新規設計制度における新しい寸法に変換される。基本セルは、これらセルを直ぐ上の階層レベルのレイアウトの面積内に収めることができるようにするスケール係数を使って、新規技術に変換される。これは、セルが適合できるようにスケール係数を調整することである。セルの一部および構成要素の一部には適切にスケールされないものがあろう。これらのスケール係数を調整する必要がある。これは、本明細書に記載したブラック・ボックス化技法、または適切にプログラムされたコードによって実施することができる。
【００３４】
ブロック３１０において、スケールが困難なまたはｘ−ピッチの影響をより大きく受けるセルまたは構成要素（以下第一セットという）は、これら構成要素が次のステップでスケールされるのを防止するため、指定されてブラック・ボックス内に置かれる。次いで、ブロック３１４において、第一セット外の全てのセルは、トップレベルのマクロを使って、新規技術にスケールされる。このスケーリングには、ワード・デコーダ、ドライバ、ラッチなど、ｙ−ピッチが影響する回路を含めることができる。次に、ブロック３１６において、上記のスケールが困難なおよびｘ−ピッチが影響する回路からブラック・ボックスを除外する。次いで、ブロック３１８で、既にスケール済みの回路がブラック・ボックス化される。次に、ブロック３２０において、スケールが困難なおよびｘ−ピッチが影響する回路が、新規のテクファイルを参照して、スケール困難な回路要素の設計スケーリングを使い新規技術にスケールされる。例えば、ＳＲＡＭセルについては、新しいテクファイルを参照して、新規技術に対する新規のスケーリング係数を決めることができる。しかる後、スケール困難な構成要素は、ライブラリに格納された、参照または指定スケーリングに従ってスケールされる。
【００３５】
ブロック３２４において、回路図中のパラメータ化セルまたはｐ−セルは、該ｐ−セルのスケーリングのため、コンポーネント定義フォーマット（ＣＤＦ：ｃｏｍｐｏｎｅｎｔ  ｄｅｓｃｒｉｐｔｉｏｎ  ｆｏｒｍａｔ）を参照する。ＣＤＦは、新規テクファイルの一部とし、新規ライブラリに備えておくこともできよう。このように、ｐ−セルを操作することにより、旧技術制度中の回路図から新規技術制度への変換が可能になる。
【００３６】
ブロック３２６において、新規の回路図は、デバイス・フィンガ、幅、ベータ比、未スケールのピッチなどを設定するためさらに調整される。これは、手作業で設計を点検するかあるいはレイアウトを定義しているスキル・コードを調整することによって実施することができる。ブロック３２８において、レイアウトと回路図との対比（ＬＶＳ（Ｒ））が行われ、物理的設計（ＰＤ）を参照して、必要な配線の幅を調整する必要があるかどうかが判定される。ブロック３２６、および３２８は手作業で実施することができる。
【００３７】
ブロック３３０において、タイミングおよび機能性の点検が行われ、新規のレイアウトがタイミングおよび機能に対する要求事項を満たしているかどうかが判定される。満たしていない場合は、プロセスはブロック３２６に戻り、満たしていれば該プロセスは終了する。プロセス３００は必要に応じ繰り返すことができる。これには、異なるツールを使って、設計ルール違反が除去されていることを確実にした後、これらのステップまたはその一部を再実行するステップを含めることができる。なお、ブラック・ボックス化は随意であり、望ましくは、手作業（ユーザ実施）スケーリングが行われる際に用いる。
【００３８】
また、図３および４は、本発明の原理による、スケーリングのためのシステムを描いたものであることも理解すべきである。システム２００および３００は、回路設計作成または解析パッケージの中に含めることができる。一つの実施形態において、ＭＡＳＨツールを修正して、システム２００および３００のスケーリング機能を該ツールに含めることができる。システム２００と３００とは、同一のデバイスまたはシステムに統合できることをさらに理解すべきである。
【００３９】
図５を参照すると、本発明の原理を説明するための、ＳＲＡＭ回路４００の概略図が例示的に示されている。アレイ・セルＳＲＡＭ４０６は、スケールが困難な構成要素である。図５に示されるように、ＳＲＡＭセル４０６は、“ブラック・ボックス化”されている。すなわち、該回路は、改良ＭＡＳＨツールなどのコンピュータ・ベースのツールにおいて、他の回路４０４および４１４とは異なるスケーリング係数の使用を指定されている。この例において、回路４１４は、ｙ−ピッチ、または回路４００のスケール対象となる新規技術の最小特性サイズの影響を受ける構成要素を含む。さらに、回路４０４は、回路４１４のスケーリングができるように、ブラック・ボックス化されている。一つの実施形態において、複数のブラック・ボックスを用いることができる。さらに、単一のコードまたはプログラムにおいて全てのブラック・ボックス化ステップを実施することができ、一つのステップで、複数スケール係数を同時に設計に適用することができる。
【００４０】
上記のように、ｙ−ピッチの影響をより大きく受ける回路または構成要素には、レース・フリー・クロック４１６、ワード・クロック４１８、ビット・クロック４２０、および読取り／書込みクロック４２２などのクロック回路を含めることができる。ｙ−ピッチが影響する回路４１４に包含される他の構成要素には、レベル１（Ｌ１）およびレベル２（Ｌ２）ラッチ４２４、ワード・デコーダ４２６、ワード・ドライバ４２８、ビット・デコーダ４３０、ビット・ドライバ４３２、読取り／書込みデコーダ４３４、読取り／書込みドライバ４３６、データ入力部４３８、データ・ドライバ４４０、並びにリセット回路４４４が含まれる。
【００４１】
回路４１４の新規技術へのｙ−ピッチ再スケーリングの後、ブラック・ボックス４０２および４０４は、ＳＲＡＭセルと、マイグレーション・ルールの影響をより大きく受ける、回路４０８，４１０、および４１２（ｘ−ピッチが影響する回路群）とから除去される。
【００４２】
図６を参照すると、回路群４１４上には、これら回路のさらなるスケーリングを防止するため、ブラック・ボックス４４６が置かれている。まず、例えば、ビット選択回路４０８、領域読取り回路４１０、および出力ラッチ４１２など、ｘ−ピッチが影響する回路が、ライブラリに格納された新規のテクファイルに従ってスケールされる。ＳＲＡＭセル４０６は、設計され、一旦新規技術に変換されたｘおよびｙ−ピッチを含み、このピッチに影響される他の回路（４０８、４１０、４１２）のスケーリングを可能にする。このように、レイアウトの局部領域をカスタム化して、スケールが困難な構成要素が存在しても新規技術への全面的変換を可能にすることができる。これらの方法を使って、任意のメモリ設計を一つの技術から別の技術に変換することができる。
【００４３】
別の実施形態において、同様な変換プロセスを複数回適用して、「ＤＲＣ」エラーをさらに低減することができる。言い換えれば、該方法を繰り返して、設計中の各種の層に対する設計ルール違反をさらに判定／低減することができる。
【００４４】
本明細書に記載する実施形態は、設計ルール適合（ＤＲＣ：ｄｅｓｉｇｎ  ｒｕｌｅ  ｃｏｍｐｌｉａｎｃｅ）違反を発生させる他のＣＡＤツールと組合わせることができる。例えば、トランジスタへのコンタクト接続を設けたり、または相互接続を生成したりするツールなどである。これら他のツールの適用に起因する違反を、本発明の技法によって低減することができる。本発明の原理によりポリ・グリッドを点検した後、引き続きコンタクト層および金属層を点検し、設計ルール適合を確実にすることができる。例えば、グリッドの上に（ポリシリコンに加え）コンタクト金属を配置することができ、このため追加の調整が必要となることがあり、設計ルール違反を発生させることがある。
サブ６５ｎｍ技術に対しては、かかるＤＲＣ機能が必要となろう。
【００４５】
本発明の原理の利点の一部には、ＳＲＡＭセルの複雑な変換などの主要技術の再マップに対する生産性の向上が含まれる。デバイス／ゲート形状を容易に拡大または縮小することができ、多重的設計ルール点検を実施できるので、基本ルール違反は最少化される。さらに、タイミングおよび機能性規格も点検され適合化される。
【００４６】
なお、回路設計スケーリングのためのシステムおよび方法の好適な実施形態（例示を意図したもので限定ではない）を説明してきたが、当業者は、前述の教示を踏まえて修正および変形を加えることができよう。従って、開示した特定の実施形態に変更を加えることが可能であって、それらは、添付の特許請求の範囲に要約されるように、本発明の範囲および精神内にあることを理解すべきである。本発明の態様を特許法で要求される詳細さと具体性をもって説明してきたが、請求され、特許証による保護が要求される事項は、添付の特許請求の範囲に記載される。
【図１】
2010520562.tif 000003
【図２】
2010520562.tif 000004
【図３】
2010520562.tif 000005
【図４】
2010520562.tif 000006
【図５】
2010520562.tif 000007
【図６】
2010520562.tif 000008
【手続補正書】
【提出日】平成21年12月11日(2009.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
回路設計を新規技術にスケーリングする方法であって、
二次元に設計されたスケーリングを有する設計スケールされたエレメントを含む構成要素の第一セットを指定して、構成要素の第二セットのスケーリングのため、構成要素の前記第一セットを不活性状態にするステップであって、構成要素の前記第二セットはピッチ整合された回路を含む、指定するステップと、
構成要素の前記第二セットをスケーリングするステップと、
構成要素の前記第二セットを指定して、構成要素の前記第一セットのスケーリングのため、構成要素の前記第二セットを不活性状態にするステップと
複数のスケール係数によって構成要素の前記第一セットをスケーリングするステップと、
を含み、
前記第一セットのスケーリング・ステップは、
前記設計スケールされたエレメントを、基準スケール係数群に従ってスケーリングするステップと、
構成要素の前記第一セット中の他の構成要素を、基準スケール係数群の一つに従ってスケーリングするステップと、
を含む、方法。
【請求項２】
構成要素の前記第二セットはｙ−ピッチに基づく構成要素を含む、請求項１に記載の方法。
【請求項３】
構成要素の前記第二セットをスケーリングする前記ステップは、構成要素の前記第二セットを前記新規技術のｙ−ピッチに変換するステップを含む、請求項２に記載の方法。
【請求項４】
構成要素の前記第一セットはｘ−ピッチに基づく構成要素を含む、請求項１に記載の方法。
【請求項５】
前記設計スケールされたエレメントを、基準スケール係数群に従ってスケーリングするステップは、ｘ−ピッチおよびｙ−ピッチに基づいて構成要素をスケーリングするステップを含む、請求項１に記載の方法。
【請求項６】
前記基準スケール係数群の一つに従って構成要素の前記第一セット中の他の構成要素をスケーリングするステップは、前記設計スケールされたエレメントの前記ｘ−ピッチおよび前記ｙ−ピッチの一つに基づいて前記他の構成要素をスケーリングするステップを含む、請求項５に記載の方法。
【請求項７】
構成要素の第一セットを指定するステップは、構成要素の前記第一セットを囲い区分するステップを含む、請求項１に記載の方法。
【請求項８】
構成要素の前記第二セットを指定するステップは、構成要素の前記第二セットを囲い区分するステップを含む、請求項１に記載の方法。
【請求項９】
前記新規技術における前記回路設計に対する設計ルールの点検ステップと、レイアウトと回路図との対比点検ステップと、タイミング／機能性の点検ステップとをさらに含む、請求項１に記載の方法。
【請求項１０】
前記回路設計中の回路要素を手動で設定するステップをさらに含む、請求項１に記載の方法。
【請求項１１】
前記回路設計中の回路要素を手動で設定するステップは、デバイス・フィンガ、幅、および未スケールのピッチを設定するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記回路設計は回路形態的に変換され、前記方法は、構成要素記述に従ってパラメータ化セルをスケーリングするステップをさらに含む、請求項１に記載の方法。
【請求項１３】
回路設計を新規技術にスケーリングするためのプログラムであって、
コンピュータで実行されたとき、前記コンピュータ可読プログラムは、前記コンピュータに、
二次元に設計されたスケーリングを有する設計スケールされたエレメントを含む構成要素の第一セットを指定して、構成要素の第二セットのスケーリングのため、構成要素の前記第一セットを不活性状態にするステップであって、構成要素の前記第二ステップはピッチ整合された回路を含む、前記指定するステップと、
構成要素の前記第二セットをスケーリングするステップと、
構成要素の前記第二セットを指定して、構成要素の前記第一セットのスケーリングのため、構成要素の前記第二セットを不活性状態にするステップと
複数のスケール係数に従って構成要素の前記第一セットをスケーリングするステップと、
を実行させ、
前記第一セットのスケーリング・ステップは、
前記設計スケールされたエレメントを、基準スケール係数群に従ってスケーリングするステップと、
構成要素の前記第一セット中の他の構成要素を、前記基準スケール係数群の一つに従ってスケーリングするステップと、
をコンピュータに実行させるプログラム。
【請求項１４】
技術と技術との間の変換を行う方法であって、
設計のセルを新規技術に対する新規ライブラリの中にコピーするステップと、
ピッチ整合された回路に対するスケール係数を調えるステップと、
複数のスケール係数を使い、前記新規ライブラリに基づいて前記設計のリーフ・レベルのセルを前記新規技術に変換するステップと、
他のセルをスケールするため、メモリ・セルおよび既に変換済みのリーフ・レベル・セルをブラック・ボックス化するステップと、
前記新規ライブラリに従って前記メモリ・セルをスケーリングするステップと、
前記設計の他の回路要素を更新するステップと、
を含む前記方法。
【請求項１５】
前記メモリ・セルをブラック・ボックス化するステップは、前記メモリ・セルを固定しながら、回路の他の部分をスケーリングするステップを含む、請求項１４に記載の方法。
【請求項１６】
前記設計の他の回路要素を更新するステップは、前記新規技術における前記回路設計に対する設計ルールの点検、レイアウトと回路図との対比点検、およびタイミング／機能性の点検を実施するステップを含む、請求項１４に記載の方法。
【請求項１７】
前記設計の他の回路要素を更新するステップは、前記回路設計中の回路要素を手動で設定するステップを含む、請求項１４に記載の方法。
【請求項１８】
前記回路設計中の回路要素を手動で設定するステップは、デバイス・フィンガ、幅、および未スケールのピッチを設定するステップを含む、請求項１７に記載の方法。
【請求項１９】
前記回路設計は回路形態的に変換され、前記方法は、構成要素記述に従ってパラメータ化セルをスケーリングするステップをさらに含む、請求項１４に記載の方法。
【請求項２０】
技術と技術との間の変換を行うためのプログラムであって、
、
設計のセルを新規技術に対する新規ライブラリの中にコピーするステップと、
ピッチ整合された回路に対するスケール係数を調えるステップと、
前記新規ライブラリに基づいて、複数のスケール係数を使い、前記設計のリーフ・レベルのセルを前記新規技術に変換するステップと、
他のセルをスケールするため、メモリ・セルおよび既に変換済みのリーフ・レベル・セルをブラック・ボックス化するステップと、
前記新規ライブラリに従って前記メモリ・セルをスケーリングするステップと、
前記設計の他の回路要素を更新するステップと、
をコンピュータに実行させるプログラム。
【国際調査報告】
2010520562.tif 000009