(57)【要約】  多相ハイブリッドデジタルパルス幅変調器が、スイッチング周期の第１の部分を示すための少なくとも２つの異なる状態数から選択可能なカウンタを備えることができる。非クロック制御論理回路が、スイッチング周期の第２の部分を示すことができる。非クロック制御論理回路は遅延線を含むことができる。【選択図】図２
2010520735.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング周期の第１の部分を示すための少なくとも２つの状態数から選択可能なカウンタと、
前記スイッチング周期の第２の部分を示す、遅延線を含む非クロック制御論理回路と、
を備え、
選択可能な位相数を有し、該選択可能な位相数の１つが３である、
ことを特徴とする多相ハイブリッドデジタルパルス幅変調器。
【請求項２】
前記遅延線内のデジタルプログラマブル遅延セルが、該遅延セル内のトランジスタをオン又はオフにすることにより遅延を調整することができる、
ことを特徴とする請求項１に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項３】
デジタル補正信号が、前記遅延セル内の異なるサイズのトランジスタをオン又はオフにするマルチビット値である、
ことを特徴とする請求項１に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項４】
遅延線レプリカを使用して前記遅延セルの速度を設定する、
ことを特徴とする請求項１に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項５】
数字変換回路を使用してデジタル入力をカウンタ状態値及び遅延線値に変換する、
ことを特徴とする請求項１に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項６】
前記遅延線が、デジタル補正信号により調整可能なデジタルプログラマブル遅延セルを含み、遅延整合回路が、遅延線レプリカを使用して前記デジタル補正信号を生成し、前記第１及び第２の部分から決定されるデューティサイクルにより出力信号が生成される、
ことを特徴とする請求項１に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項７】
前記カウンタが、８の状態と９の状態との間で切り替えを行うことができる、
ことを特徴とする請求項１に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項８】
スイッチング周期の第１の部分を示すためのクロック制御論理回路と、
スイッチング周期の第２の部分を示すための、遅延線を含む非クロック制御論理回路と、
を備え、
プログラマブルカウンタが３で割り切れる数状態を有するように３相を可能にし、数字変換回路を使用してデジタル値をカウンタ状態数及び遅延線値数に変換する、
ことを特徴とする多相ハイブリッドデジタルパルス幅変調器。
【請求項９】
デジタルプログラマブル遅延セルが、該遅延セル内のトランジスタをオン又はオフにすることにより遅延を調整することができる、
ことを特徴とする請求項８に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項１０】
デジタル補正信号が、前記遅延セル内の異なるサイズのトランジスタをオン又はオフにするマルチビット値である、
ことを特徴とする請求項８に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項１１】
遅延線レプリカを使用して前記遅延セルの速度を設定する、
ことを特徴とする請求項８に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項１２】
前記遅延線が、デジタル補正信号により調整可能なデジタルプログラマブル遅延セルを含み、遅延整合回路が、遅延線レプリカを使用して前記デジタル補正信号を生成し、前記第１及び第２の部分から決定されるデューティサイクルにより出力信号が生成される、
ことを特徴とする請求項８に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項１３】
前記カウンタが、８の状態と９の状態との間で切り替えを行うことができる、
ことを特徴とする請求項８に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項１４】
スイッチング周期の第１の部分を示すクロック制御論理回路と、
デジタル補正信号により調整可能なデジタルプログラマブル遅延セルを含む遅延線を含む、前記スイッチング周期の第２の部分を示す非クロック制御論理回路と、
遅延線レプリカを使用して前記デジタル補正信号を生成する遅延整合回路と、
を備え、
前記第１及び第２の部分から決定されるデューティサイクルにより出力信号が生成され、該出力信号は、各々が異なる位相を有する複数の出力信号のうちの１つである、
ことを特徴とする多相ハイブリッドデジタルパルス幅変調器。
【請求項１５】
前記デジタルプログラマブル遅延セルは、該遅延セル内のトランジスタをオン又はオフにすることにより遅延を調整することができる、
ことを特徴とする請求項１４に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項１６】
前記デジタル補正信号が、前記遅延セル内の異なるサイズのトランジスタをオン又はオフにするマルチビット値である、
ことを特徴とする請求項１４に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項１７】
前記遅延線レプリカを使用して前記遅延セルの速度を設定する、
ことを特徴とする請求項１４に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項１８】
前記クロック制御論理回路のプログラマブルカウンタが位相数で割り切れる数状態を有するように奇数個の位相を有する、
ことを特徴とする請求項１４に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項１９】
数字変換回路を使用してデジタル入力をカウンタ状態値及び遅延線値に変換する、
ことを特徴とする請求項１５に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項２０】
前記遅延線が、デジタル補正信号により調整可能なデジタルプログラマブル遅延セルを含み、遅延整合回路が、遅延線レプリカを使用して前記デジタル補正信号を生成し、前記第１及び第２の部分から決定されるデューティサイクルにより出力信号が生成される、
ことを特徴とする請求項１４に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項２１】
前記クロック制御論理回路が、８の状態と９の状態との間で切り替えを行うことができる、
ことを特徴とする請求項１４に記載の多相ハイブリッドデジタルパルス幅変調器。
【請求項２２】
粗い電流バイアス制御と細かい電流バイアス制御とを有する遅延セルであって、該遅延セルを通る信号の遅延を二重バイアスを使用して制御する、
ことを特徴とする遅延セル。
【請求項２３】
前記粗い電流バイアスと細かい電流バイアス制御とを組み合わせてミラー電流を生成する、
ことを特徴とする請求項２２に記載の遅延セル。
【請求項２４】
前記遅延セルを通る伝播時間が前記ミラー電流に反比例する、
ことを特徴とする請求項２３に記載の遅延セル。
【請求項２５】
前記粗い電流バイアスが、前記ミラー電流に対する比例状態が前記細かい電流バイアスよりも大きい、
ことを特徴とする請求項２３に記載の遅延セル。
【請求項２６】
前記細かい電流制御のみを変更することにより、大きな遅延の調整を行うことができる、
ことを特徴とする請求項２２に記載の遅延セル。
【請求項２７】
広範囲にわたる前記遅延セルの伝播時間が存在するが、前記二重バイアスが、高スイッチング周波数における電流消費量を削減する、
ことを特徴とする請求項２２に記載の遅延セル。
【請求項２８】
前記遅延セルが電流不足遅延セルである、
ことを特徴とする請求項２２に記載の遅延セル。
【請求項２９】
電力消費量がスイッチング周波数とともに線形に増加しない多相ＤＰＷＭであって、大幅な省電力を可能にするとともに高周波数で動作する低電力スイッチモード電源の効率を改善し、二重バイアス遅延セルを有する、
ことを特徴とする多相ＤＰＷＭ。
【請求項３０】
前記ＤＰＷＭが多相である、
ことを特徴とする請求項２９に記載のＤＰＷＭ。
【請求項３１】
前記遅延セルが電流不足遅延セルである、
ことを特徴とする請求項２９に記載のＤＰＷＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルデジタルパルス幅変調器（ＤＰＷＭ）に関する。
【０００２】
（優先権の主張）
２００７年２月２８日に出願された、Ａｌｅｋｓａｎｄａｒ  Ｐｒｏｄｉｃ他による「高周波ＤＣ−ＤＣコンバータのための汎用及び耐障害性多相デジタルＰＷＭコントローラ」という名称の米国仮出願第６０／８９２，１０９号（代理人整理番号ＳＩＰＥＸ−０１００８ＵＳ０号）、及び、２００７年７月３日に出願された、Ａｌｅｋｓａｎｄａｒ  Ｐｒｏｄｉｃ他による「高周波ＤＣ−ＤＣコンバータのための汎用及び耐障害性多相デジタルＰＷＭコントローラ」という名称の米国仮出願第１１／７７３，３２４号（代理人整理番号ＳＩＰＥＸ−０１００８ＵＳ１号）。
【０００３】
（関連出願との相互参照）
本出願は、２００７年７月３日に出願された、Ａｌｅｋｓａｎｄａｒ  Ｐｒｏｄｉｃ他による「低電力ＤＣ−ＤＣ  ＳＭＰＳのためのプログラム可能アナログ−デジタルコンバータ」という名称の米国特許出願第１１／７７３，３３０号（代理人整理番号ＳＩＰＥＸ−０１０１６ＵＳ０号）という同時係属中の出願に関連するものである。
【背景技術】
【０００４】
電子機器のための電源として多相コンバータが幅広く使用されている。コンピュータシステムでは、マイクロプロセッサに安定した電圧を供給するために、２個〜６４個の位相で動作するインターリーブ多相トポロジーが用いられる。これらの多相トポロジーは、０．９Ｖから５Ｖの範囲にわたる安定した電圧を供給し、用途によっては１５０Ａに達する大量の電流を供給することができる。最新のテレビ及び家庭用電化製品では、複数のコンバータを使用して様々なシステムブロックに異なる供給電圧を供給する。いくつかのシステムでは並列で動作する多相コンバータも見られ、これらのシステムの電力消費量は時間とともに増加する。例として、コンピュータサーバ及び大規模通信システムが挙げられ、これらの場合、新しいシステムブロック（ユニット）を追加してシステムの配電能力を高めることができる。
【０００５】
伝統的に、これらの電源のためのコントローラは、特定用途向けアナログ回路を使用して実現される。これらのコントローラは、実現に数多くの外部受動素子を必要とし、並列コンバータで動作する際に安定問題を起こし易いことが分かっている。また、これらのコントローラは、きわめて特定の電力段しか制御しないように設計されることが多い。
【０００６】
有用な代替案としてデジタルコントローラを利用することができる。多段コンバータでは、従来のアナログ解法を上回るデジタルコントローラの優位性がより明らかになってきている。潜在的に、デジタルコントローラは、構成要素の数が少ないシステムを実現させ、動的及び適応的電圧調整（ＡＶＳ及びＤＶＳ）などの新規の電力管理及び制御技術の導入を容易にし、大部分がデジタルである他のシステム部品との統合がより容易である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
多相パルス幅変調器のデジタル実現により、複数のパルス幅変調信号の正確な整合、及び／又は位相シフトによる出力電圧リップルの低減などの利点をもたらすことができる。しかしながらアナログ解法と比較すると、多相デジタルパルス幅変調（ＭＤＰＭ）アーキテクチャの多くは、スイッチング周波数とともに線形的に増加する比較的高い電力消費量（数１０ミリワットから数１００ミリワットの）という問題を抱える。この高電力は、既存の電力段よりも１０倍から１００倍高いスイッチング周波数で動作することが予想される、今後登場する低電力コンバータにおける既存のデジタル解法の多くの使用を妨げる可能性が高い。この結果、コンバータ効率の著しい低下を予想することができる。また、デジタル制御の柔軟性の利用は上述の用途に限定されてきた。デジタル制御によって柔軟なアーキテクチャの実現が可能になるとしても、特定の種類の多相コンバータにしか使用できない特定用途向けデジタルアーキテクチャが通常使用される。さらに、提案される解法のいくつかによるＩＣの実現には、比較的広いチップ面積を必要とするためコスト高になるものもある。
【０００８】
低電力スイッチモード電源（ＳＭＰＳ）をデジタル制御することにより、通信システム、家庭用電化製品、携帯機器、及びコンピュータなどの用途で使用される電源システムの特性を著しく向上させることができる。デジタル制御の利点として、柔軟性、外部の影響に対する低感応性、及び少数の外部受動素子による実現が挙げられる。
【０００９】
デジタル実現はまた、電源の実施構成も簡略化する。通常、アナログコントローラは、供給される機器の特性が変更される度に時間のかかる設計変更を必要とし、これが最新の電子機器では頻繁に発生する。一方、自動デジタル設計のための最新ツールは、新しい要件に対応するための短い開発プロセス及び既存の設計の迅速な修正を可能にする。
【００１０】
デジタル実現の利点は知られているものの、低電力用途では、アナログパルス幅変調器（ＰＷＭ）コントローラが主に使用されている。
【００１１】
デジタルコントローラの散発的な使用の主な原因の１つは、全ての電圧モードパルス幅変調コントローラの重要な部分であるデジタルパルス幅変調器（ＤＰＷＭ）のための低電力ハードウェア解法が存在しないことである。ＤＰＷＭは、既存のスイッチングコンバータにおいて１ＭＨｚを超える高スイッチング周波数で動作し、高分解能を有する必要がある。厳しい出力電圧の安定化、及び出力電圧及びインダクタ電流の望ましくないリミットサイクル振動の除去に高分解能が必要となる。
【００１２】
既存のＤＰＷＭ解法では、通常、電力消費量がスイッチング周波数と分解能との積に比例し、場合によっては出力負荷が消費する電力を上回り、デジタルで制御されるＳＭＰＳの全体的効率が悪くなる。
【図面の簡単な説明】
【００１３】
【図１】１つの実施形態のデジタルコントローラのアーキテクチャを示す図である。
【図２】１つの実施形態の多相デジタルパルス幅変調器を示す図である。
【図３Ａ】８の状態を有するカウンタの４相動作を示す図である。
【図３Ｂ】９の状態を有するカウンタの３相動作を示す図である。
【図４】１つの実施形態の数字コンバータの相対的エラー値を示す図である。
【図５】１つの実施形態のデジタルパルス幅変調器の８ビット実施構成を示す図である。
【図６】１つの実施形態のデジタルプログラマブル遅延セルを示す図である。
【図７】１つの実施形態の遅延整合ブロックを示す図である。
【図８】広範囲の動作にわたる伝播時間の正確な調整を行う二重バイアス遅延セルを示す図である。
【図９】発明概念を実際に検証するために開発された実験的なＩＣを示す図である。
【図１０】図９のチップの広範囲のスイッチング周波数にわたる電流消費量を示す図である。
【発明を実施するための形態】
【００１４】
図１は、１つの実施形態の汎用デジタルコントローラのアーキテクチャを示しており、このコントローラは、狭いチップ面積上に実装できるとともに電力消費量が非常に低い。また、この新しいアーキテクチャは、デジタル実現の柔軟性を十分に引き出すことができる。このコントローラは、１個〜４個の位相を有するインターリーブコンバータの動作を安定化させ、及び／又はプログラム可能な出力電圧を有する４個までの異なるコンバータの動作を安定化させることができる。１つの実施形態では、位相数、位相シフト及び出力電圧のプログラム能力により、電力定格、過渡応答、サイズ、及びコストに応じて、様々な用途並びにシステム最適化においてこのシステムを使用できるようになる。インターリーブモードでは、コントローラが、位相の異常を容認できるとともに少ない位相数による動作へと自動的に切り替わり（例えば４個から３個へ）、問題が訂正されるまで連続した動作を可能にする。この特徴はまた、位相数を動的に変更してコンバータの全体的効率を劇的に改善する「位相ドロッピング技術」で動作するコンバータに対しても極めて有用である。このようなコンバータに関しては、実用的なデジタルコンバータの実施構成は提案されていない。さらに、より大きな位相数を有する多相コンバータ、例えば８又は１６相システムによる動作のために、このアーキテクチャを容易に修正することができる。
【００１５】
図１は、４相インターリーブバックコンバータの動作を安定化させる汎用コントローラを示している。このコントローラは、デジタル調整可能な基準を有する４個のアナログ−デジタルコンバータ（ＡＤＣ）１０１、１０２、１０３、及び１０４と、４個のプログラム可能ＰＩＤ補償器１０５、１０６、１０７、及び１０８と、柔軟なＭＤＰＷＭ１１０と、マスター管理ブロック１１２とを備えることができる。引用により組み入れられる特許出願ＳＩＰＥＸ１０１６ＵＳ０号に記載されるように、遅延線又はその他の電圧−時間構造の自然平均化を利用することによりオンチップＤＡＣフィルタのサイズを縮小するように組み合わされた１ビットのシグマ−デルタＤＡＣと遅延線又は電圧制御発振器ベースのＡＤＣとを用いて、これらのアナログ−デジタルコンバータを実現することができる。
【００１６】
マスター管理ブロック１１２は、ＡＤＣの各々を単一の補償器と接続するか、或いはコントローラをインターリーブモードに設定するかのいずれかにより、チップ動作のモードを設定することができる。マスター管理ブロック１１２はまた、外部過電流又は熱保護信号を受信した場合、ＡＤＣコンバータへのクロック信号を生成し、位相シフトの調整を行い、臨界位相を停止することもできる。
【００１７】
図２は、例示的な多相デジタル波長変調器２００を示す図である。
【００１８】
本発明の１つの実施形態は、スイッチング周期の第１の部分を示すためのプログラマブルカウンタ２０２などのクロック制御論理回路と、スイッチング周期の第２の部分を示すための非クロック制御論理回路とを備えた多相ハイブリッドデジタルパルス幅変調器２００である。
【００１９】
非クロック制御論理回路は、デジタル補正信号で調整可能なデジタルプログラマブル遅延セルを含む遅延線２０４を含むことができる。遅延整合回路は、遅延線レプリカ２０６を使用して、外部クロックとの同期及び／又はＤＰＷＭの入力−出力特性の線形化のためのデジタル補正信号を生成することができる。第１及び第２の部分から決定されるデューティサイクルにより出力信号を生成することができる。この出力信号は、各々が異なる位相を有する複数の出力信号のうちの１つであってもよい。
【００２０】
図６に示すように、デジタルプログラマブル遅延セルは、遅延セル内のトランジスタをオン又はオフにすることにより遅延を調整することができる。１つの実施形態ではトランジスタが並行する。デジタル補正信号を、遅延セル内の異なるサイズのトランジスタをオン又はオフにするマルチビット値としてもよく、この方法でセルの伝播時間が変化する。
【００２１】
遅延線レプリカ２０６を使用して遅延セルの速度を設定することができる。遅延線２０４を、第２の部分の後の出力を生成するマルチプレクサに関連付けることができる。ハイブリッドデジタルパルス幅変調器は、クロック制御論理回路のプログラマブルカウンタ２０２が位相数で割り切れる状態数を有するように、奇数個の位相を有することができる。位相数は３であってもよい。数字変換回路２０８を使用して、デジタル入力をカウンタ状態値及び遅延線値に変換することができる。
【００２２】
本発明の１つの実施形態は、プログラマブルカウンタが３で割り切れる数状態を有するように３個の位相を有する多相ハイブリッドデジタルパルス幅変調器である。数字変換回路２０８を使用して、デジタル値をカウンタ状態数及び遅延線値数に変換することができる。
【００２３】
プログラマブルカウンタ２０２は、８の状態及び９の状態から選択可能であってもよい。９の状態は３相動作で使用することができ、８の状態は、１、２、及び４相動作で使用することができる。
【００２４】
数字変換回路２０８は、入力値を出力値に変換するための参照テーブルであってもよい。例えば、８ビットから２５６個の入力を得ることができる。この入力は、８のカウンタ状態×３２個の遅延線状態で実現することができる。９のカウンタ状態を使用する場合は、選択可能な９×３２＝２８８個の値を得ることができる。数字変換回路２０８は、８ビット入力と２８８個の選択可能な出力値との間で変換を行うことができる。
【００２５】
本発明の１つの実施形態は、スイッチング周期の第１の部分を示すための少なくとも２つの状態から選択可能なカウンタ２０２、及びスイッチング周期の第２の部分を示すための非クロック制御論理回路である。非クロック制御論理回路は遅延線１０４を含むことができる。多相ハイブリッドデジタルパルス幅変調器は選択可能な位相数を有することができ、その１つは３であってもよい。
【００２６】
１つの実施形態は、４相デジタルパルス幅変調器ＰＷＭアーキテクチャ、及び１０ＭＨｚまでの周波数で動作するインターリーブマルチ出力並列ｄｃ−ｄｃスイッチングコンバータとともに使用できるコントローラである。コントローラ及び変調器を、あらゆる位相数で動作するようにプログラムできるとともに耐障害性とすることができる。インターリーブモード中、位相の１つに異常が発生した場合、システムは、臨界位相を無効にして残りの位相の角度を調整することにより、少ない位相数による動作に自動的に切り替わることができる。多相デジタルパルス幅変調器（ＭＤＰＷＭ）は、プログラマブルカウンタ及び遅延線、周波数同期及び線形化のためのブロック、並びに数表現を変えることができる論理演算装置で構成することができる。
【００２７】
図２に示すＭＤＰＷＭのアーキテクチャは、引用により本明細書に組み入れられる特許出願第１１／３５９，０４５号に開示される単一相ハイブリッドＤＰＷＭの実現の修正に基づくものであってもよく、このアーキテクチャでは、低分解能カウンタ及び遅延線を使用してパルス幅変調信号を生成する。この場合、全ての位相が同じプログラマブルカウンタ及び同期ブロックを共有することができる。位相の各々は、シグマ−デルタ（Σ−Δ）変調器２１２、プログラマブル遅延線２０４及びこのレプリカ２０６、遅延整合回路、並びに可変論理を有する数字変換ブロック２０８を含むことができる。ＭＤＰＷＭチップの電力消費量を大いに下げるスイッチング周波数の９倍を決して超えない周波数の外部信号により、このシステムをクロック制御することができる。
【００２８】
スイッチングサイクルの開始時に、位相の各々においてＲＳラッチ用のセットパルスを発生させることができ、この継続時間すなわちデューティサイクルを、ラッチをリセットするカウンタ及び遅延線を使用して変更することができる。望ましい１１ビットデューティ比値ｄi［ｎ］のコアステップをカウンタにより設定することができ、遅延線、及びシグマ−デルタ変調器によるさらに細かい遅延線により微調整を行うことができる。
【００２９】
図２に示す実施構成では、カウンタ１０２は、１１ビット入力のうちの３個の最上位ビット（ＭＳＢ）に比例するデューティ比の増分を設定することができ、次の５ビットで遅延線の増分を調整することができ、さらに残りの３個の最下位ビット（３−ＬＳＢ）が、シグマ−デルタ変調器を通じてデューティ比の微調整を行うことができる。
【００３０】
ＭＤＰＷＭ動作のモードは、位相イネーブル信号及び位相角信号に依存することができ、これらは、アクティブな位相の組み合わせ及びこれらの位相間の角度をそれぞれ選択することができる。選択した位相数が１、２、又は４の場合、プログラマブルカウンタを０から７をカウントするように設定することができる（図３ａ）。３個の位相で動作する場合、図３Ｂに示すように、カウンタは、その出力を０から８へと段階的に変更することができる。位相角信号の値に基づいて、同期ブロックは、ｓｐｉと表記されたＳＲラッチのためのセットパルスを発生させることができる。図３Ａ及び図３Ｂは、４個及び３個の位相、すなわちそれぞれ９０°及び１２０°の位相シフトによるインターリーブ動作を示している。
【００３１】
数字変換論理回路は、３相動作が必要な場合、２進数を解釈する方法を変更してデューティ比値の制御を行うことができる。
【００３２】
遅延線レプリカ及びプログラマブル遅延整合回路を使用して、同様のハイブリッドＤＰＷＭ構造に特有の起こり得る非線形性問題を解消するとともに、安定問題に悩まされることが多い遅延固定ループ（ＤＬＬ）及び位相固定ループ（ＰＬＬ）構造の必要性を排除することができる。この場合、遅延線伝播時間の調整を「オフライン」で行うことができ、すなわち、レプリカにおいて起こり得るジッターを認識し、排除することができ、従ってこの問題が遅延線自体に影響を及ぼさなくなるということが利点である。
【００３３】
シグマ−デルタを使用して、ＰＷＭ出力名が、１１ビット入力に関連する平均値とともに徐々に変化するように８ビット出力を時間とともに変化させることができる。
【００３４】
単一位相モード又は偶数の位相による動作時には、８ビット制御入力ｄc［ｎ］（図２を参照）に比例するデューティ比値の生成を単純にすることができる。カウンタが８個のサイクルを通過し、そのステップすなわち値ｒ［ｎ］を制御ワードの３−ＭＳＢで容易に表すことができ、３２セル長の遅延線（図２を参照されたい）を使用するより精密なデューティ比の安定化のために残りの５−ＬＳＢが残される。
【００３５】
３相モードでは、状況はより複雑である。この場合、個々のスイッチングサイクルにおいて、カウンタが９個のステップを通過し、２８８個のデューティ比値、すなわち９個のカウンタ値×３２個の遅延線値をもたらすと考えられる。この数は、考えられる８ビットｄc［ｎ］入力数よりも大きい。この結果、カウンタのための制御信号と遅延線のための制御信号との適当な組み合わせに、入力したｄc［ｎ］を割り当てるという問題が存続する。誤って割り当てた場合、入力値が、非線形の、或いは非単調な入力−出力特性さえももたらす恐れがあり、結果として安定問題が引き起こされる。従って、線形の単調な特性を生むためには、個々の入力値ｄc［ｎ］に対して、カウンタ及び遅延線により発生するデューティ比増分の適切な部分を定める必要がある。
【００３６】
カウンタ及び遅延線の増分をそれぞれΔＤcn＝Ｎcn［ｎ］／９及びΔＤdl＝Ｎdl［ｎ］／２８８と定義し、この場合、図２に示すように、Ｎcn［ｎ］を、遅延線がトリガされる前のカウンタステップ数を制御する４ビット値とし、Ｎdl［ｎ］を、遅延セル数を定義する５ビット値とする。個々のｄc［ｎ］に対してこれらの２つの数を定めるために、最小平均誤差基準を使用する。より正確には、ｄc［ｎ］表現において相対誤差を表す次の関数の最小値を求める。
2010520735.tif 000003
【００３７】
この方程式の解により、図４に示す誤差分散を生じるＮcn［ｎ］とＮdl［ｎ］との２５６個の値の組が得られる。これらの値を２つの参照テーブルに記憶し、３相動作中の適切な増分部分の生成に使用することができる。
【００３８】
１つの例では、デューティ比入力の最上位ビット（ＭＳＢ）部分を、ＭＳＢ値に等しいクロック周期数を計算できるクロック制御論理回路に送信して第１の部分を示す。非クロック制御論理回路は、デューティ比入力の最下位ビット（ＬＳＢ）部分を使用して、クロック信号周期の長さの一部である第２の部分を示すことができる。第１の周期と第２の周期とを組み合わせてＤＰＷＭ出力を生成することができる。
【００３９】
例えば、８ビットのデューティ比入力は、第１の周期の０〜７のクロック周期に対応する３個の最上位ビットを有することができ、５個の最下位ビットは、遅延の第２の周期の０／３２番目から３１／３２番目のクロック周期を示すことができる。
【００４０】
個々の遅延セルは、クロック周期の遅延の１／３２番目を示すことができる。処理及び温度の変化に関わりなく、遅延セルをデジタル調整してほぼ一定の遅延を維持することができる。
【００４１】
遅延整合回路を使用して遅延セルをデジタル調整することができる。１つの実施形態では、遅延線レプリカを使用して、遅延セルが高速稼働しているか、低速稼働しているか、或いは正しい速度付近で稼働しているかをテストすることができる。例えば、遅延線レプリカは、クロック周期、又はクロック信号が正確な５０％のデューティサイクルを有する場合に半クロック周期などの一定の周期を使用して、テスト信号が一定の周期内に何個のデジタルプログラマブル遅延セルを通過するかをテストすることができる。テスト信号が遅延線内で通過する遅延セルが多すぎる場合、デジタル調整可能遅延セルへのデジタル信号を変更して、個々の遅延セルの遅延を低減させる。テスト信号が遅延線レプリカ内で通過するデジタルプログラマブル遅延セルが少なすぎる場合、デジタルプログラマブル遅延セルへのデジタル補正信号を調整して遅延を増大させる。
【００４２】
１つの実施形態では、多くの問題を解消するとともに以下に挙げる特性を有することができる自己較正高周波数デジタルパルス幅変調器（ＤＰＷＭ）について説明する。
＊  単純かつ低電力のデジタルハードウェアで実現することができる。
＊  数ｋＨｚから数ＭＨｚにわたる非常に広範囲の調整可能な一定のスイッチング周波数にわたって安定した動作を有することができる。
＊  線形かつ単調な入力−出力特性を有することができる。
＊  動作条件の全範囲にわたって、一定した高分解能及び最大範囲のデューティ比値、すなわち０から１を有することができる。
【００４３】
本発明のいくつかの実施形態とは異なり、他のＤＰＷＭアーキテクチャは、単一のアーキテクチャにおけるこれらのすべての特性を組み合わせたものではない。従って、他のＤＰＷＭアーキテクチャの各々は、過度の電力消費量、低スイッチング周波数及び／又は分解能、実現に必要な広いチップ面積、可変動作スイッチング周波数、並びに不安定な動作などの１又はそれ以上の問題を抱える。
【００４４】
図５は、１つの実施形態の新しいデジタルパルス幅変調器の１つの実施形態の単一出力８ビット入力実施構成を示すブロック図である。
【００４５】
この例のＤＰＷＭは、４ビットリングカウンタ、デューティ論理回路、遅延線を形成する遅延セルの組、マルチプレクサ、遅延整合回路、及びセット−リセット（ＳＲ）ラッチを含む。パルス幅変調信号ｄ（ｔ）のデューティ比値が８ビットのデューティ比入力ｄ［ｎ］により定められ、その４個の最上位ビット（４−ＭＳＢ）＝ｄmsb［ｎ］がデューティ論理ブロックに接続され、４個の最下位ビット（４−ＬＳＢ）＝ｄlsb［ｎ］がマルチプレクサに関連付けられる。
【００４６】
図５の例は以下のように機能する。個々のスイッチングサイクルの開始時に、望ましいスイッチング周波数の８倍高い周波数にクロック制御された４ビットのダブルエッジトリガカウンタが出力においてゼロを生成する。このゼロ出力がデューティ比論理回路により検出され、デューティ比論理回路がＲＳラッチを設定し、出力信号ｄ（ｔ）がハイになる。ｄmsb［ｎ］クロックサイクル後、カウンタの出力はデューティ論理回路の入力である４−ＭＳＢに等しく、この結果遅延線に渡されるパルスが発生し、この合計遅延時間はカウンタクロック信号の周期に等しく、タップがマルチプレクサに接続される。遅延線を通じて伝播する信号が、入力制御ワードの４−ＬＳＢにより選択されたタップに達すると、マルチプレクサの出力がハイになるとともにＲＳラッチをリセットし、出力ｄ（ｔ）がローになり、入力ｄ［ｎ］に比例する継続時間を有するパルスが生成される。リングカウンタがゼロに達すると新しいスイッチングサイクルが開始し、ＲＳラッチが再度設定される。
【００４７】
遅延整合回路は、セルの遅延を動的に変更して、合計遅延線伝播時間をクロック周期と整合させることができ、この方法でセグメント化ベースの実施構成に特有の非線形性の問題が解消される。
【００４８】
図６は、１つの実施形態の４ビットプログラマブル電流不足遅延セルを示す図である。このセルは、同じバイアス電流を共有するとともに対数法でサイズ決めされた５個の電流ミラーステージ（Ｗ／Ｌ、Ｗ／Ｌ、２Ｗ／Ｌ、４Ｗ／Ｌ、及び８Ｗ／Ｌ）を含む。入力ｉから出力「Ｏｕｔ」へ進むデジタル信号の伝播時間は、ノードＡで見られる等価静電容量を放電する電流量に応じて決まる。並列で動作する電流ミラートランジスタの数を変更し、従って放電電流を変更する遅延制御入力ｔd［３：０］を通じてプログラマブル遅延時間が得られる。この場合、導電トランジスタの数が多ければ、より高速な伝播時間（より短い遅延）が得られる。入力ｒは、遅延セルをリセットする役割を果たす。
【００４９】
遅延線ベースの構造では、遅延セルの伝播時間は一定ではない。通常この時間は、温度及びＩＣ処理の変化によって変化する。本発明並びにセグメント化遅延線ベースのＤＰＷＭでは、この変化が、入力制御信号のデューティ比値の非線形又はさらには非単調な依存性、並びにデジタルコントローラの予測不能な挙動をもたらす恐れがある。
【００５０】
図４に示す遅延整合ブロックは、遅延線の伝播時間を動的に調整して、処理及び温度の変化を補償するとともにＤＰＷＭ特性を線形化する。整合ブロックは、１６個の遅延セルの合計伝播時間をＤＰＷＭクロック信号の周期とほぼ同じになるように設定し（図２を参照）、ｄ［ｎ］の４−ＬＳＢにより定められるデューティ比値の増加が、ｄ［ｎ］の４−ＭＳＢの変化により引き起こされる最小増分よりも常に小さくなることを確実にする。
【００５１】
図４に示すように、このシステムは、遅延線の「半分＋１セル」レプリカ、４エッジトリガＤフリップフロップ、組み合わせ論理回路、及び４ビットレジスタ（アキュムレータ）を含むことができる。本発明で提供するＤＰＷＭを４ビットカウンタ及び１６：１ＭＵＸで構成する場合、遅延線の「半分＋１セル」レプリカは９個の遅延セルしか有さず、これは１６個のセルのＤＰＷＭと全く等しい。外部クロックの立ち上がりエッジでは開始信号が生成され、２エッジトリガフリップフロップに接続された８番目及び９番目のセル（Ｎ／２及びＮ／２＋１）を有する遅延線レプリカを通過する。その後、クロック周期の１／２の後に発生する直後の負のエッジにおいてストローブ信号が生成され、セル８及び９の状態の「スナップショット」が撮られ、単純なデジタル論理回路で処理される。スナップショットフリップフロップの出力における２つのゼロは、より低速な伝播を示し、デジタル論理回路の出力において１を生成する。この結果、遅延制御レジスタｔd［３：０］の値が増加し、これに応じてセルの速度が増加する。デジタル論理回路の入力における２つの１は、遅延セルを通過する信号の伝播が速すぎることを示し、これがｔcの減少を引き起こす。スナップショット値が１０（２進数）であり、周波数レジスタが変更されないままの場合、ＤＰＷＭの半周期と外部クロックとが等しいと想定される。
【００５２】
なお、この場合、デューティ比が正確に５０％の理想的な外部クロックが想定される。非理想的なクロック信号が印加される場合、この回路は小さな修正を必要とする。この場合、遅延線を「全長＋１」レプリカに置き換えることができ、クロック信号の２つの正又は負の連続エッジのいずれかにより開始信号及びストローブ信号を生成する必要がある。
【００５３】
可変位相数での動作についての前述した解決済みの問題に加え、広範囲のスイッチング周波数にわたって動作することが必要な、遅延セルに基づく全てのＤＰＷＭアーキテクチャの一般的な問題点は、この場合も線形性である。
【００５４】
カウンタの最小時間増分と遅延セルの合計伝播時間との間の良好な整合が得られないと、非単調特性が生じる恐れがある。この結果、ある動作点において、局所的な正のフィードバック及び安定問題が生じる恐れがある。この問題を解消するために、遅延固定ループ（ＤＬＬ）ベースの構造を実現することができる。上述のＤＬＬの実施構成は、一定の時間増分を有する遅延セルに中継を行うものであるため、広範囲のプログラマブル周波数にわたる動作のために設計されたものではない。この結果、これらの実施構成を、例えば、１００ｋＨｚと１０ＭＨｚとの間の広範囲のスイッチング周波数にわたる動作が必要なコントローラ構造に使用することはできない。この場合、８ビットの分解能を得るために、セルの遅延ｔd＝１／（２8・ｆclk）ｔpdは、３９０．６ｐｓと３９．０６ｎｓとの間で変化する必要がある。従来の電流不足遅延セルもまた、対象の用途には適していない。従来の実施構成では、遅延線が必要とする電力はスイッチング周波数に比例する。この理由として、高い周波数では、大きなバイアス電流を有するとともにスイッチング周波数に線形に比例する電流源が、短い遅延の生成に必要とされることが挙げられる。つまり、従来のセルを使用する場合、最も高い周波数では、コントローラの電力消費が低周波数よりも１００倍高くなる。
【００５５】
通常は高電力システムよりも高いスイッチング周波数で動作し、効率がコントローラの電力消費量に強く依存する低電源においてこのプログラマブル周波数コントローラを使用できるようにするために、図８に示す電力効率の高い二重バイアス遅延セルを開発した。１つの実施形態では、この二重バイアス遅延セルが、ＣＭＯＳインバータと、ノードａにおいて見られる等価静電容量を放電する二重電流ミラーリング入力段とで構成される。セルに入る信号の伝播時間は、ミラーリング段の瞬間電流ｉ（ｔ）mirroredに反比例する。この電流は、２つの電流源Ｉcoarse、Ｉfineにより生成される電流の基準化した総和として生成される。
i(t)mirrored= Ifine/K1+ Icoarse/K2                                (2)
式中、Ｋ1＞Ｋ2である。
【００５６】
この方法で、高スイッチング周波数において幅広い電流範囲及び高い電力消費量を有する単一の電流源の必要性が排除される。にもかかわらず、Ｉcoarseを高い値に設定することにより、遅延セルの短い伝播時間を確実にする比較的高い電流ｉ（ｔ）mirroredを得ることができる。長い伝播時間が必要な場合、Ｉcoarseを下げればよく、Ｉfineを調整することにより正確な遅延安定化を実現することができる。なお、本出願では、ｉ（ｔ）mirroredは、遅延線の電力消費量に比較的小さな影響しか及ぼさない。この理由として、遅延セル状態が短い過渡期間中にしかｉ（ｔ）mirroredが発生せず、スイッチング周波数の対象範囲内ではその平均値が小さいということが挙げられる。この構造はまた、従来の遅延線に基づくＤＰＷＭ構造よりも精密な遅延時間の安定化及び著しく低い電力消費量を実現する。
【００５７】
長い遅延の場合、従来の電流不足遅延セルは、低バイアス電流の不正確な調整に起因して、遅延時間の安定化が不得意である。この場合、この問題は最小限に抑えられる。電流Ｉcoarse及びＩfineは広範囲にわたって変化しないため、Ｉcoarseを下げてＩfineのみを変更することにより、長い遅延の精密な調整を行うことができる。電流源Ｉcoarse及びＩfineはデジタル的なものであってもよい。
【００５８】
遅延整合制御論理ブロックを図２に示している。このブロックは、３２個の遅延セルを通じた伝播時間δ（ｔ）をＤＰＷＭのクロック周期と比較する。クロック周期が長ければ、遅延セルのバイアス電流が減少し、クロック周期が速ければ、ｉ（ｔ）mirroredが増加する。
【００５９】
本発明で説明した新しい方法及びアーキテクチャの有効性を実験的に検証するために、ＭＤＰＷＭコントローラを、混合信号設計手法を使用して標準０．１８μｍ処理でチップ上に実装した。シリコン面積の８０％を超える、回路の最も大きな部分はデジタルである。Ｖｅｒｉｌｏｇコードから開始する自動設計ツールを使用してこの部分を構築した。この設計のアナログ部分として、ＡＤＣの入力差動段、ＡＤＣ及びＭＤＰＷＭの両方のための遅延線、及びＭＤＰＷＭのためのバイアス回路が挙げられる。図９はチップのレイアウトを示す図であり、表１はその主な特性の概要を示すものである。このレイアウトは、最新のアナログ方式に比べて占めるシリコン面積が比較的狭く、電力消費量が非常に低いことがわかる。
表１
重要なチップパラメータ
2010520735.tif 000004
【００６０】
一定の１．８Ｖ供給電圧及び１００ｋＨｚと１０ＭＨｚとの間のスイッチング周波数の変化に対するチップの電流消費量の測定結果を図１０に示す。これらの結果は、新しい構造を使用することにより電力消費量の著しい低下を実現できることを検証するものである。スイッチング周波数を１００倍高めたが、チップの電流摂取、すなわち電力消費量は、０．１５ｍＡから１．８ｍＡへと１２倍しか増加しなかった。これにより、高電力システムのみならず、コントローラＩＣが必要とする電力がシステムの全体的効率に大きな影響を与え、この電力ができる限り小さいことが望ましい低電力ＳＭＰＳを使用した携帯電子機器においても本発明を使用できるようになる。
【００６１】
例示及び説明を目的として、本発明の好ましい実施形態について上記の説明を行った。この説明は、網羅的であること、又は開示した正確な形に本発明を限定することを意図するものではない。本発明の原理及びその実際の用途を最も良く説明することにより、当業者が、想定される特定の使用に適した様々な修正を含む様々な実施形態のために本発明を理解できるように多くの実施形態を選択し説明した。本発明の範囲は、特許請求の範囲及びこれらの同等物により定められることが意図される。
【符号の説明】
【００６２】
２００  多相デジタル波長変調器
２０２  プログラマブルカウンタ
２０４  遅延線
２０６  遅延線レプリカ
２０８  数字変換回路
２１２  シグマ−デルタ（Σ−Δ）変調器
【図１】
2010520735.tif 000005
【図２】
2010520735.tif 000006
【図３Ａ】
2010520735.tif 000007
【図３Ｂ】
2010520735.tif 000008
【図４】
2010520735.tif 000009
【図５】
2010520735.tif 000010
【図６】
2010520735.tif 000011
【図７】
2010520735.tif 000012
【図８】
2010520735.tif 000013
【図９】
2010520735.tif 000014
【図１０】
2010520735.tif 000015
【国際調査報告】
2010520735.tif 000016
2010520735.tif 000017
2010520735.tif 000018