(57)【要約】  トライゲートアクセストランジスタ（１４５）およびトライゲートコンデンサ（１５５）を含む、オンチップメモリセル。オンチップメモリセルは、既存のトライゲートロジックトランジスタの製造プロセスを完全に使用できる、立体トライゲートトランジスタおよびコンデンサ構造上の混載ＤＲＡＭであってよい。本発明の実施形態は、フィンアスペクト比の高さとトライゲートトランジスタの本質的に優れた表面積とを用いて、反転モードのトライゲートコンデンサを有する汎用ＤＲＡＭの「トレンチ」コンデンサの代替とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
トライゲートアクセストランジスタと、
トライゲートコンデンサと
を備える、オンチップメモリセル。
【請求項２】
前記トライゲートコンデンサは、反転モードトライゲートコンデンサおよび蓄積モードトライゲートコンデンサのいずれかである、請求項１に記載のオンチップメモリセル。
【請求項３】
前記反転モードトライゲートコンデンサは、単位面積当たり少なくとも約２３ｆＦの反転電荷容量および約１ｎＡ未満のゲート漏れ電流を有する、請求項２に記載のオンチップメモリセル。
【請求項４】
前記トライゲートアクセストランジスタおよび前記トライゲートコンデンサは、少なくとも２：１のアスペクト比を有するシリコンフィン状部材をまたぐ、請求項１に記載のオンチップメモリセル。
【請求項５】
前記シリコンフィン状部材は、前記トライゲートアクセストランジスタで第１アスペクト比を有し、前記トライゲートコンデンサで第２アスペクト比を有する、請求項４に記載のオンチップメモリセル。
【請求項６】
前記第１アスペクト比は約２：１から約５：１の間であり、前記第２アスペクト比は少なくとも約４：１である、請求項５に記載のオンチップメモリセル。
【請求項７】
前記トライゲートアクセストランジスタは、前記シリコンフィン状部材に設けられたゲート誘電体層を更に含み、前記ゲート誘電体層は高ｋ誘電体材料を含む、請求項４に記載のオンチップメモリセル。
【請求項８】
基板と、
前記基板に設けられる半導体フィン状部材と、
前記半導体フィンの少なくとも一部に設けられたゲート誘電体層と、
前記ゲート誘電体層上に設けられ、前記半導体フィン状部材をまたぐ第１ゲート電極と、
前記第１ゲート電極の第１側面側にある、前記半導体フィン状部材に設けられる第１ドレイン領域と、
前記ゲート誘電体層上に設けられ、前記半導体フィン状部材をまたぐ第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間で、前記第２ゲート電極の第１側面側にある前記半導体フィン状部材に設けられるソース領域と、
前記第２ゲート電極の第２側面側にある、前記半導体フィン状部材に設けられる第２ドレイン領域と、
を備える、オンチップメモリセル。
【請求項９】
前記オンチップメモリセルはＤＲＡＭセルであり、前記第１ゲート電極は前記ＤＲＡＭセルのアクセストランジスタを有し、前記第２ゲート電極は前記ＤＲＡＭセルのコンデンサを有する、請求項８に記載のオンチップメモリセル。
【請求項１０】
前記ＤＲＡＭセルの前記アクセストランジスタはトライゲートアクセストランジスタを有し、前記ＤＲＡＭセルの前記コンデンサはトライゲートストレージコンデンサを有する、請求項９に記載のオンチップメモリセル。
【請求項１１】
前記トライゲートストレージコンデンサは反転モードコンデンサである、請求項１０に記載のオンチップメモリセル。
【請求項１２】
前記トライゲートストレージコンデンサは、単位面積当たり少なくとも約２３ｆＦの反転電荷容量および約１ｎＡ未満のゲート漏れ電流を有する、請求項１１に記載のオンチップメモリセル。
【請求項１３】
前記ゲート誘電体層は高ｋ誘電体材料を有する、請求項８に記載のオンチップメモリセル。
【請求項１４】
前記半導体フィン状部材はシリコンを含み、前記半導体フィン状部材のアスペクト比は、少なくとも２：１である、請求項８に記載のオンチップメモリセル。
【請求項１５】
前記基板はバルクシリコン基板であり、前記半導体フィン状部材は前記第１ゲート電極で第１の高さを有し、前記第２ゲート電極で第２の高さを有する、請求項１４に記載のオンチップメモリセル。
【請求項１６】
前記第２の高さは前記第１の高さよりも高い、請求項１５に記載のオンチップメモリセル。
【請求項１７】
前記第１ドレイン領域は、前記オンチップメモリセルの列ビット線に電気的に接続されており、前記第１ゲート電極は、前記オンチップメモリセルの行ワード線に電気的に接続されている、請求項８に記載のオンチップメモリセル。
【請求項１８】
オンチップメモリセルを製造する方法であって、
電気的絶縁層が形成された基板を用意する段階と、
前記基板および前記電気的絶縁層に半導体フィン状部材を形成する段階と、
前記半導体フィン状部材の少なくとも一部にゲート誘電体層を形成する段階と、
前記半導体フィン状部材をまたぐように前記ゲート誘電体層上に設けられた第１ゲート電極を形成する段階と、
前記第１ゲート電極の第１側面側で前記半導体フィン状部材内に第１ドレイン領域を形成する段階と、
前記半導体フィン状部材をまたぐように前記ゲート誘電体層上に設けられた第２ゲート電極を形成する段階と、
前記第１ゲート電極と前記第２ゲート電極との間で前記半導体フィン状部材内にソース領域を形成する段階と、
前記第２ゲート電極の第２側面側で前記半導体フィン状部材内に第２ドレイン領域を形成する段階と、
を備える方法。
【請求項１９】
前記ゲート誘電体層を形成する段階は、前記半導体フィン状部材の前記少なくとも一部に高ｋ材料および金属層を形成する段階を有する、請求項１８に記載の方法。
【請求項２０】
前記第１ゲート電極を形成する段階および前記第２ゲート電極を形成する段階は、第１金属ゲート電極を形成する段階と第２金属ゲート電極を形成する段階を有する、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に説明する本発明の実施形態は、概してメモリセルに関する。特にトライゲートベースの混載ＤＲＡＭセルに関する。
【背景技術】
【０００２】
技術が向上し、世代を経る毎にトランジスタ数が増加する中、マイクロプロセッサ業界は、マルチコアプラットフォームへと移行する態勢にある。これは、各自がオンチップで集積された専用のローレベルキャッシュ（Ｌ１／Ｌ２）を持つ、４つ以上のマイクロプロセッサコアを同じダイに有することを示唆する。これにより、並行性が高まり、過剰に電力を浪費することなくマイクロプロセッサの全体的な性能が向上する。しかしながら、度々発生する「キャッシュミス」の状況では、チップ外部の物理的メモリにアクセスする必要があり、これは電力およびパフォーマンスの低下をもたらす。従って、多数のコアが共有する、オンチップで大容量、かつ高密度な物理的メモリが待ち望まれている。レジスタファイルセルおよび六石トランジスタ（６Ｔ）ＳＲＡＭ（スタティックランダムアクセスメモリ）キャッシュは、同速度で動作するロジックトランジスタと共に使用する、最も一般的な混載メモリ素子である。一般的に入手可能なマイクロプロセッサ製品の典型的なＬ２キャッシュの範囲は、２〜４メガバイトであるが、混載ＤＲＡＭ（ダイナミックランダムアクセスメモリ）など、パフォーマンスを向上し得る高帯域で高密度なオンチップメモリブロックがさらに求められている。
【図面の簡単な説明】
【０００３】
本発明の実施形態は、以下の詳細な説明と次の図面を参照することで、より適切に理解され得る。
【０００４】
【図１】本発明の１つの実施形態によるオンチップメモリセルの斜視図である。
【０００５】
【図２】本発明の１つの実施形態における、単位面積当たりの電荷容量とゲート漏れ電流とを示すグラフである。
【図３】本発明の１つの実施形態によるオンチップメモリセルの製造方法を示すフローチャートである。
【０００６】
説明を単純および明確にすべく、図は一般的な構造を示す。本発明の実施形態の説明を不要に不明瞭にしないよう、公知の特徴の説明および詳細は省略されてよい。また、図中の要素は必ずしも正しい縮尺で描かれていない。例えば、本発明の実施形態の理解を促進するため、図中のいくつかの要素は他の要素に比べて寸法が強調されている。また、異なる図における同じ参照番号は、同じ要素を示す。
【０００７】
説明および請求の範囲に「第１」、「第２」、「第３」、「第４」および類似の用語が存在する場合、それらは類似の要素を区別するために使用されており、特定の順番や時系列を示すものであるとは限らない。このように用いられる用語は、適切な状況下では置き換えが可能である。例えば、以下に説明する本発明の実施形態は、以下に図示または説明されたものとは異なる順番で実施可能であると理解されるべきである。同様に、一連の段階を備えた方法が説明されている場合、段階を実行し得る順番は、以下に提示されるこれらの段階の順番に限られない。提示された段階のうちのいくつかを方法から省略してもよいし、以下に示されていない段階を方法に追加してよい。さらに、「備える」、「有する」、「含む」、およびこれらの変形は、非排他的な概念を含み、一連の要素を備えるプロセス、方法、物品、または装置は、それらの要素に限定されるとは限らず、そのようなプロセス、方法、物品、または装置に内在する、あるいは明示的に示されたその他の要素を含んでよい。
【０００８】
説明および請求の範囲に「左」、「右」、「前」、「後」、「上部」、「下部」、「上」、「下」および類似の用語が存在する場合、それらは説明を目的に使用されており、永続的な相対位置を示すものとは限らない。このように用いられる用語は、適切な状況下では置き換えが可能であり、例えば、以下に説明する本発明の実施形態は、以下に図示または説明されたものとは異なる向きで実施可能であると理解されるべきである。以下で使用する「結合している」という用語は、直接または間接的に電気的または非電気的に接続されていると定義する。
【発明を実施するための形態】
【０００９】
本発明の一実施形態では、オンチップメモリセルは、トライゲートアクセストランジスタおよびトライゲートコンデンサを備える。オンチップメモリセルは、既存のトライゲートロジックトランジスタの製造プロセスをと完全に使用できる、立体トライゲートトランジスタおよびコンデンサ構造上の混載ＤＲＡＭであってよい。本発明の実施形態は、フィンアスペクト比の高さとトライゲートトランジスタの本質的に優れた表面積とに基づいて、反転モードのトライゲートコンデンサを有する汎用ＤＲＡＭの「トレンチ」コンデンサの代替とする。トライゲートトランジスタの高い側壁は、小さなセル領域にストレージ容量を提供するに十分な広さで表面積を提供し、ロジックテクノロジープロセスで、大きく高密度な１Ｔ−１Ｃ  ＤＲＡＭメモリ素子を集積化する必要性に対応する。
【００１０】
図１は、本発明の１つの実施形態によるオンチップメモリセル１００の斜視図である。図１が示すように、オンチップメモリセル１００は、基板１１０、基板１１０に設けられた電気的絶縁層１１５、基板１１０に設けられた半導体フィン１２０および電気的絶縁層１１５、半導体フィン１２０の少なくとも一部に設けられた金属層（図示なし）、および金属層に設けられたゲート誘電体層１３０を備える。ゲート電極１４０およびゲート電極１５０は、ゲート誘電体層１３０上で半導体フィン１２０をまたぐ。さらに、オンチップメモリセル１００は、半導体フィン１２０内にドレイン領域１６０、ドレイン領域１７０、およびソース領域１８０を備える。半導体フィン１２０内で、ドレイン領域１６０はゲート電極１４０の側面１４１側に、ドレイン領域１７０はゲート電極１５０の側面１５２側に、ソース領域１８０はゲート電極１４０とゲート電極１５０との間でゲート電極１５０の側面１５１側にある。一実施形態では、ドレイン領域１６０は列ビット線と電気的に接続され、ゲート電極１４０はオンチップメモリセル１００の行ワード線と電気的に接続される。
【００１１】
図１が示すように、オンチップメモリセル１００は、２つの平行ゲート（ゲート電極１４０および１５０）を有する単一フィン（半導体フィン１２０）を備える。ゲート電極１４０が半導体フィン１２０を包み込む場所にＤＲＡＭセルのアクセストランジスタが形成される。第２のデバイスは、ゲート電極１５０が半導体フィン１２０の３つの露出面の全てを包み込む場所にストレージコンデンサを形成する。トランスファーノード（つまり、電荷が格納される物理領域である「ストレージノード」）は、トライゲートアクセストランジスタとトライゲート反転モードコンデンサとが共有する、共有ソース領域１８０である。この構造の利点は、ストレージデバイスの半導体フィン１２０を（全体的または選択的に）高くすることで、ゲート電荷容量（ストレージ容量）を最大化できることである。なお、選択的に高くすることは、（ＳＯＩ（ｓｉｌｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板では不可能）バルクシリコンでのみ可能である。従って、一実施形態に係る基板１１０はバルクシリコン基板であり、半導体フィン１２０はゲート電極１４０では第１の高さ、ゲート電極１５０では第２の高さを有する。ある特定の実施形態では、第２の高さを第１の高さよりも高くして、ストレージ容量を最大化する。
【００１２】
一実施形態では、半導体フィン１２０の材料はシリコンまたはその類似物である。同じまたは別の実施形態では、電気的絶縁層１１５は二酸化ケイ素またはその類似物を含む浅いトレンチ分離層であってよい。同じまたは別の実施形態では、ゲート誘電体層１３０は、酸化ハフニウム、酸化ジルコニウム、ＰＺＴ、あるいは約１０以上の誘電率（ｋ）を有する別の材料など、高ｋ誘電材料を含む。同じまたは別の実施形態では、ゲート電極１４０および１５０はポリシリコン、金属、あるいは別の適切な材料を備えてよい。この点においては、ポリシリコンゲートは、金属ゲートには見られない空乏効果に影響される。このため、本発明の少なくともいくつかの実施形態においては、金属ゲートがより優れていてよい。
【００１３】
例えば、オンチップメモリセル１００は、ゲート電極１４０がＤＲＡＭセルのアクセストランジスタを備え、ゲート電極１５０がＤＲＡＭセルのトライゲートストレージコンデンサを備えた、１Ｔ−１Ｃ  ＤＲＡＭセルであってよい。さらに例として、ゲート電極１４０はトライゲートアクセストランジスタ１４５の一部を形成してよく、ゲート電極１５０はトライゲートストレージコンデンサ１５５（反転モードのトライゲートコンデンサまたは蓄積モードのトライゲートコンデンサであってよい）の一部を形成してよい。
【００１４】
高ｋ／金属ゲートのスタックとトライゲートの高いフィン構造との組み合わせることによって、漏れが非常に少ないストレージコンデンサの作成ができるようになる。例えば、ある特定の実施形態では、反転モードのトライゲートコンデンサは、図２が示すように、単位面積当たり少なくとも約２３ｆＦの反転電荷容量および約１ｎＡ未満のゲート漏れ電流を有する。
【００１５】
より具体的には、図２は、典型的なトライゲートデバイスから取得した、反転電荷容量（トライゲート周辺領域に正規化済）の実験データを示す。また、同じストレージ素子から取得した、領域に正規化したゲート漏れ電流も示す。ゲート漏れは、少なくとも一実施形態ではＤＲＡＭメモリ素子のホールドタイムを決定、あるいはこれに影響を与えることから、非常に重要なメトリックになり得る。前述のように、図２は、単位面積当たり２３ｆＦの反転電荷容量に対してゲート漏れ電流が１ナノアンペア（ｎＡ）未満となることを実証する。「ホールド」条件下の漏れ電流がこの値の場合、２３＊０．１／１＝２．３マイクロ秒でキャパシタンス電圧を１００ｍＶ低下させる。リフレッシュタイムをさらにミリ秒域まで向上させるには、電荷容量を劣化させることなく、ゲート漏れをピコアンペア（ｐＡ）域まで低下させる必要がある。これは、高誘電率の誘電体（例えばＰＺＴ（ペロブスカイト））を用いることで実現可能である。
【００１６】
また、図１が示すように、ゲート電極１４０および１５０は半導体フィン１２０をまたぐ。一実施形態では、半導体フィンは少なくとも２：１のアスペクト比を有する。ストレージコンデンサ１５５のゲート電荷容量（またはストレージ容量）は、その表面積に正比例し、その表面積は、半導体フィン１２０の表面積を大きくすることによって、（所望の面積に）増加する。アスペクト比が２：１以上であると、半導体フィン１２０は比較的大きな表面積を有し、前述のようにストレージ容量が増加する。一実施形態では、半導体フィン１２０はゲート電極１４０で第１のアスペクト比を有し、ゲート電極１５０で第２のアスペクト比を有する。ある特定の実施形態では、第２のアスペクト比は第１のアスペクト比よりも大きい。また別の特定の実施形態では、第１のアスペクト比は約２：１から約５：１の間であり、第２のアスペクト比は少なくとも約４：１である。
【００１７】
図３は、本発明の１つの実施形態によるオンチップメモリセルを製造する方法３００を示すフローチャートである。方法３００の段階３１０では、電気的絶縁層が形成された基板を用意する。例えば、基板は図１の基板１１０と類似であってよく、電気的絶縁層は図１の電気的絶縁層１１５と同様であってよい。
【００１８】
方法３００の段階３２０では、基板に半導体フィンを形成する。例えば、半導体フィンは図１の半導体フィン１２０と同様であってよい。フィンの高さは、二酸化ケイ素またはその他の電気的絶縁層のウェットリセスエッチングの深さを選択して設定する。
【００１９】
方法３００の段階３３０では、半導体フィンの少なくとも一部にゲート誘電体層を形成する。少なくとも一実施形態では、段階３３０は、半導体フィンの３つの露出面全てへのゲート誘電体の極めてコンフォーマルな堆積を含む。例えば、ゲート誘電体層は図１のゲート誘電体層１３０と同様であってよい。一実施形態では、段階３３０は、半導体フィンの少なくとも一部に高ｋ材料および金属層を形成する段階を備える。例えば、金属層は図１を参照して前述した金属層と同様であってよい。
【００２０】
方法３００の段階３４０では、半導体フィンをまたぐように第１ゲート電極をゲート誘電体層に形成する。例えば、第１ゲート電極は図１の第１ゲート電極１４０と同様であってよい。
【００２１】
方法３００の段階３５０では、第１ゲート電極の第１側面側において半導体フィン内に第１ドレイン領域を形成する。例えば、第１ドレイン領域は図１の第１ドレイン領域１６０と同様であってよい。
【００２２】
方法３００の段階３６０では、半導体フィンをまたぐように第２ゲート電極をゲート誘電体層の上に形成する。例えば、第２ゲート電極は図１の第２ゲート電極１５０と同様であってよい。少なくとも１つの実施形態では、段階３６０は段階３４０と同時に実行されてよく、第１ゲート電極と第２ゲート電極とが実質的に同時に形成されてよい。
【００２３】
方法３００の段階３７０では、第１ゲート電極と第２ゲート電極との間において半導体フィン内にソース領域を形成する。例えば、ソース領域は、図１のソース領域１８０と同様であってよい。
【００２４】
方法３００の段階３８０では、第２ゲート電極の第２側面側で半導体フィン内に第２ドレイン領域を形成する。例えば、第２ドレイン領域は、図１の第２ドレイン領域１７０と同様であってよい。
【００２５】
以上、特定の実施形態を参照して本発明を説明したが、本発明の精神または範疇から乖離することなく、様々な変更を行うことが可能なことは、当業者にとって明らかである。従って、本発明の実施形態の開示は、本発明の範囲を説明することを意図しており、限定するものではない。本発明の範囲は、添付の特許請求の範囲によってのみ限定されることを意図する。例えば、ここに説明したオンチップメモリセルおよびこれに関する方法は様々な実施形態で実行することが可能であり、前述の説明が可能性のある全ての実施形態についての完全な説明を表すとは限らないことは、当業者にとって明らかである。
【００２６】
さらに、特定の実施形態に関して、恩恵、その他の利点、および問題の解決方法を説明した。あらゆる恩恵、利点、または解決方法の発生を引き起こす、あるいはそれらがより顕著となる恩恵、利点、問題の解決方法、およびあらゆる要素は、いずれかまたは全ての請求項の必須、必要、または本質的な特徴または要素であると解釈されるべきではない。
【００２７】
また、実施形態および／または限定が（１）請求項で明示的に請求されていない、および（２）均等論に基づいて請求項中の明示的な要素および／または限定の等価物である、または等価物である可能性があるものであれば、ここに開示した実施形態及び限定は、公衆寄与論の下に公衆に寄与されるものではない。
【図１】
2010519781.tif 000003
【図２】
2010519781.tif 000004
【図３】
2010519781.tif 000005
【国際調査報告】
2010519781.tif 000006
2010519781.tif 000007