(57)【要約】いくつかの実施形態は、誘電体材料によって互いにスペーシングされる、垂直に積層される電荷捕獲領域を有するメモリセルを含む。誘電体材料は、高ｋ材料を含み得る。電荷捕獲領域のうちの１つ以上は、金属材料を含み得る。かかる金属材料は、ナノドット等の複数の個別の絶縁されたアイランドとして存在し得る。いくつかの実施形態は、メモリセルの形成方法を含み、トンネル誘電体上に２つの電荷捕獲領域が形成され、当該領域は互いに対して垂直に配置され、トンネル誘電体に最も近い領域は、もう１つの当該領域よりも深いトラップを有する。いくつかの実施形態は、メモリセルを含む電子システムを含む。いくつかの実施形態は、垂直に積層される電荷捕獲領域を有するメモリセルのプログラミング方法を含む。
2010541296.tif 000002
【特許請求の範囲】
【請求項１】
ランタニドと、酸素と、窒素とを含有する、少なくとも１つの誘電体材料を含む領域によって互いにスペーシングされる一組の電荷捕獲領域を含む、メモリセル。
【請求項２】
前記電荷捕獲領域のうちの１つと下層の半導体基板との間にトンネル誘電体をさらに含み、前記トンネル誘電体は、ランタニドと酸素とを含有する少なくとも１つの誘電体材料を含む、請求項１に記載のメモリセル。
【請求項３】
前記の組の前記電荷捕獲領域のうちの少なくとも１つは、複数の個別のアイランドを含む、請求項１に記載のメモリセル。
【請求項４】
前記の組の前記電荷捕獲領域の両方が、複数のナノ粒子を含む、請求項１に記載のメモリセル。
【請求項５】
前記の組の前記電荷捕獲領域の両方が、複数のナノドットを含む、請求項１に記載のメモリセル。
【請求項６】
前記電荷捕獲領域のうちの１つの前記ナノドットは、第１の集団密度を有し、前記電荷捕獲領域のうちのもう１つの前記ナノドットは、前記第１の集団密度と少なくとも１０％異なる第２の集団密度を有する、請求項５に記載のメモリセル。
【請求項７】
前記電荷捕獲領域のうちの１つの前記ナノドットの全ては、第１の平均断面寸法を有する第１の集団を形成し、前記電荷捕獲領域のうちのもう一つの前記ナノドットの全ては、第２の平均断面寸法を有する第２の集団を形成し、前記第１の平均断面寸法は、前記第２の平均断面寸法と少なくとも１０％異なる、請求項５に記載のメモリセル。
【請求項８】
前記電荷捕獲領域は互いに対して垂直に積層され、前記電荷捕獲領域のうちの１つは下部電荷捕獲領域であり、もう１つは上部電荷捕獲領域であり、
前記メモリセルは、前記下部電荷捕獲領域と下層の半導体基板との間にトンネル誘電体をさらに含み、
前記上部電荷捕獲領域の前記ナノドット集団は、前記下部電荷捕獲領域の前記ナノドット集団よりも小さい平均断面寸法を有する、請求項７に記載のメモリセル。
【請求項９】
前記の組の前記電荷捕獲領域は、捕獲エネルギーが互いに異なる、請求項１に記載のメモリセル。
【請求項１０】
前記の組の前記電荷捕獲領域は、組成が互いに同じである、請求項１に記載のメモリセル。
【請求項１１】
メモリセルであって、
トンネル誘電体と、
前記トンネル誘電体上の第１のナノドット領域であって、前記第１のナノドット領域のナノドットは第１の集団密度を有する、第１のナノドット領域と、
前記第１のナノドット領域上の第２のナノドット領域であって、前記第２のナノドット領域のナノドットは、前記第１の集団密度と少なくとも約１０％異なる第２の集団密度を有する、第２のナノドット領域と、
前記第１のナノドット領域と前記第２のナノドット領域との間の少なくとも１つのスペーシング材料と、
前記第２のナノドット領域上の制御ゲートと、を含む、メモリセル。
【請求項１２】
メモリセルであって、
トンネル誘電体と、
前記トンネル誘電体上の第１のナノドット領域であって、前記第１のナノドット領域のナノドットは、第１の平均断面寸法積を有する、第１のナノドット領域と、
前記第１のナノドット領域上の第２のナノドット領域であって、前記第２のナノドット領域のナノドットは、前記第１の平均断面寸法と少なくとも約１０％異なる第２の平均断面寸法を有する、第２のナノドット領域と、
前記第１のナノドット領域と第２のナノドット領域との間の少なくとも１つのスペーシング材料と、
前記第２のナノドット領域上の制御ゲートと、を含む、メモリセル。
【請求項１３】
前記第２の平均的な断面寸法は、前記第１の平均的な断面寸法未満である、請求項１２に記載のメモリセル。
【請求項１４】
前記少なくとも１つのスペーシング材料は、窒化ケイ素、アルミン酸ランタニド、酸化ランタニド、窒酸化ランタニド、ケイ酸ランタニド、酸化ハフニウム、酸化アルミニウム、酸化アルミニウムハフニウム、ケイ酸ハフニウム、窒酸化ハフニウムシリコン、二酸化ケイ素、窒酸化ジルコニウムシリコン、アルミン酸ジルコニウム、ケイ酸ジルコニウム、および酸化ジルコニウムのうちの１つ以上を含む、請求項１２に記載のメモリセル。
【請求項１５】
前記第２のナノドット領域上に、１つ以上のさらなるナノドット領域をさらに含む、請求項１２に記載のメモリセル。
【請求項１６】
前記１つ以上のさらなるナノドット領域のうちの１つは第３のナノドット領域であり、前記第１、第２、および第３のナノドット領域は、トラップ深さが互いに異なる、請求項１５に記載のメモリセル。
【請求項１７】
３〜５個のナノドットの総領域数を含む、請求項１５に記載のメモリセル。
【請求項１８】
電子システムであって、
プロセッサと、
前記プロセッサとデータ通信するメモリであって、前記メモリは、複数のメモリセルを含み、前記個々のメモリセルのうちの少なくともいくつかは、
トンネル誘電体と、
前記トンネル誘電体上の第１の電荷捕獲領域と、
前記第１の電荷捕獲領域上のスペーシング誘電体材料と、
前記スペーシング誘電体材料上の第２の電荷捕獲領域と、
前記第２の電荷捕獲領域上の阻止誘電体と、
前記阻止誘電体上の制御ゲートと、を含む、メモリと、を含み、
前記第１および第２の電荷捕獲領域はそれぞれ、第１および第２のナノ粒子を含み、
前記第１および第２のナノ粒子は、集団密度が互いに異なる第１および第２の集団をそれぞれ形成する、電子システム。
【請求項１９】
前記阻止誘電体は、酸化ハフニウムおよび酸化ジルコニウムのうちの１つまたは両方を含む、請求項１８に記載の電子システム。
【請求項２０】
前記阻止誘電体は、窒酸化ハフニウムシリコン、窒酸化ジルコニウムシリコン、アルミン酸ジルコニウム、二酸化ケイ素、窒酸化シリコンアルミニウム、窒酸化アルミニウムハフニウム、窒酸化シリコンタンタル、および窒酸化アルミニウムタンタルのうちの１つ以上を含む、請求項１８に記載の電子システム。
【請求項２１】
前記個々のメモリセルのうちの前記少なくともいくつかは、前記第１および第２の領域に加えて、少なくとももう１つの電荷捕獲領域を含む、請求項１８に記載の電子システム。
【請求項２２】
前記個々のメモリセルのうちの前記少なくともいくつかは、前記第１および第２の領域に加えて、少なくとももう１つの電荷捕獲領域を含み、前記電荷捕獲領域の全ては、１つ以上のランタニド窒酸化物を含有するスペーシング誘電体材料の介在層によって互いにスペーシングされる、請求項１８に記載の電子システム。
【請求項２３】
前記個々のメモリセルのうちの前記少なくともいくつかは、３〜５個の電荷捕獲の総領域数を含む、請求項２２に記載の電子システム。
【請求項２４】
前記個々のメモリセルのうちの前記少なくともいくつかは、前記第１および第２の領域に加えて、第３の電荷捕獲領域を含み、
前記第３の電荷捕獲領域は、前記第２の電荷捕獲領域上にあり、
前記第１、第２、および第３の電荷捕獲領域は、トラップ深さが互いに異なり、前記第１の電荷捕獲領域は最も深いトラップ深さを有し、前記第３の電荷捕獲領域は最も浅いトラップ深さを有し、前記第２の電荷捕獲領域は、前記第１の電荷捕獲領域の深さと、前記第３の電荷捕獲領域の深さとの中間のトラップ深さを有する、請求項１８に記載の電子システム。
【請求項２５】
それぞれ、３つの垂直に積層される電荷捕獲領域を有する複数のメモリセルをプログラミングする方法であって、
前記メモリセルのうちの少なくとも１つにおいて、あるメモリ状態を実現するために、主として前記電荷捕獲領域のうちの最も低いものだけに、電子を注入するステップと、
前記メモリセルのうちの少なくとも１つにおいて、別のメモリ状態を実現するために、前記電荷捕獲領域のうちの最も低いものを通過し、前記電荷捕獲領域のうちの前記最も低いものの上の電荷捕獲領域に電子を注入するステップと、
前記メモリセルのうちの少なくとも１つにおいて、第３のメモリ状態を実現するために、前記電荷捕獲領域のうちの最も低い２つを通過し、前記電荷捕獲領域のうちの第３の領域に前記電子を注入するステップと、を含む、方法。
【請求項２６】
メモリセルのアレイをプログラミングする方法であって、
誘電体材料によって互いに分離される３つの垂直に積層される分離電荷捕獲領域を含むように、前記アレイの前記個々のメモリセルを提供するステップと、
主として前記３つの電荷捕獲領域のうちの１つのみに電荷を提供することにより、前記メモリセルのうちの少なくとも１つを第１のメモリ状態にプログラミングするステップと、
主として前記３つの電荷捕獲領域のうちの２つのみに電荷を提供することにより、前記メモリセルのうちの少なくとも１つを第２のメモリ状態にプログラミングするステップと、
前記電荷捕獲領域の３つ全てに電荷を提供することにより、前記メモリセルのうちの少なくとも１つを第３のメモリ状態にプログラミングするステップと、を含む、方法。
【請求項２７】
前記誘電体材料は、前記電荷捕獲領域のうちの少なくとも２つの間に高ｋ誘電体材料を含む、請求項２６に記載の方法。
【請求項２８】
前記３つの電荷捕獲領域のうちの少なくとも１つは金属を含む、請求項２６に記載の方法。
【請求項２９】
前記３つの電荷捕獲領域のうちの少なくとも１つはナノ粒子を含む、請求項２６に記載の方法。
【請求項３０】
前記３つの電荷捕獲領域はそれぞれ、ナノ粒子で構成される、請求項２６に記載の方法。
【請求項３１】
メモリセルのアレイをプログラミングする方法であって、
誘電体材料によって互いに分離される３つの分離した電荷捕獲領域を含むように、前記アレイの前記個々のメモリセルを提供するステップと、
最初に第１のメモリ状態になるように前記メモリセルを提供するステップと、
主として前記３つの電荷捕獲領域のうちの１つのみに電荷を注入することにより、前記第１のメモリ状態から第２のメモリ状態へ、前記メモリセルのうちの少なくとも１つのプログラミング状態を高めるステップと、
主として前記３つの電荷捕獲領域のうちの２つのみに電荷を注入することにより、前記第２のメモリ状態から第３のメモリ状態へ、前記メモリセルのうちの少なくとも１つのプログラミング状態を高めるステップと、
前記電荷捕獲領域の３つ全てに電荷を注入することにより、前記第３のメモリ状態から第４のメモリ状態へ、前記メモリセルのうちの少なくとも１つのプログラミング状態を高めるステップと、を含む、方法。
【請求項３２】
前記誘電体材料は、前記電荷捕獲領域のうちの少なくとも２つの間の高ｋ誘電体材料を含む、請求項３１に記載の方法。
【請求項３３】
前記３つの電荷捕獲領域のうちの少なくとも１つは金属を含む、請求項３１に記載の方法。
【請求項３４】
前記３つの電荷捕獲領域のうちの少なくとも１つはナノ粒子を含む、請求項３１に記載の方法。
【請求項３５】
前記３つの電荷捕獲領域はそれぞれ、ナノ粒子で構成される、請求項３１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
メモリセル、電子システム、メモリセルの形成方法、およびメモリセルのプログラミング方法。
【背景技術】
【０００２】
メモリデバイスは、電子システムのデータ格納を行う。メモリの一種類に、フラッシュメモリとして公知の不揮発性メモリがある。フラッシュメモリは、ブロック単位で消去および再プログラム可能なＥＥＰＲＯＭ（電気的消去可能プログラム可能な読み出し専用メモリ）の一種である。多くの現代のパーソナルコンピュータは、フラッシュメモリチップに格納されるＢＩＯＳを有する。こうしたＢＩＯＳは、フラッシュＢＩＯＳと呼ばれることもある。新しい通信プロトコルが標準化すると、製造業者がこれをサポートし、向上された機能のためにデバイスを遠隔的にアップグレードすることを可能にするため、フラッシュメモリは、ワイヤレス電子デバイス内にも用いられている。
【０００３】
典型的なフラッシュメモリは、行および列で配置される多数の不揮発性メモリセルを含む、メモリアレイを含む。セルは、通常、ブロック単位でグループ化される。ブロック内のセルはそれぞれ、フローティングゲートを帯電させることで電気的にプログラムし得る。電荷は、ブロック消去動作によってフローティングゲートから除去し得る。データは、フローティングゲートの電荷としてセルに格納される。
【０００４】
ＮＡＮＤは、フラッシュメモリの基本的な構造である。ＮＡＮＤセルユニットは、メモリセルの直列の組み合わせに、直列で接続される少なくとも１つの選択ゲートを含む（直列の組み合わせは、通常、ＮＡＮＤ列と称される）。ＮＡＮＤ列のゲートは、従来、シングルレベルセル（ＳＬＣ）であったが、製造業者は、ＮＡＮＤ列のゲートでマルチレベルセル（ＭＬＣ）利用に移行しつつある。ＳＬＣは１データビットのみを格納するが、ＭＬＣは複数のデータビットを格納する。従って、メモリアレイ密度は、ＳＬＣからＭＬＣへ移行することによって、少なくとも二倍になり得る。
【０００５】
ＭＬＣは、デバイスのプログラミングにおいてＳＬＣとは異なる。具体的には、デバイスが２つのメモリ状態（０または１）のみを有するようにプログラムされている場合、デバイスはＳＬＣとしてプログラムされてもよく、メモリ状態のうちの１つはフローティングゲートで格納された電荷の１つのレベルに対応し（例えば、完全に帯電したデバイスに対応）、もう１つは、フローティングゲートで格納された電荷の別のレベルに対応する（例えば、完全に放電したデバイスに対応）。あるいは、デバイスは、４つのメモリ状態を有するようにデバイスをプログラムする場合、２ビットのメモリを有するＭＬＣとしてプログラムし得る。メモリ状態は、最も低い格納された（例えば、完全に放電された）電荷から、最も高い格納された（例えば、完全に帯電された）電荷への順序で、１１，０１，００、および１０のメモリ状態として指定し得る。これに従って、１１の状態は最も低い格納された電荷状態に対応し、１０の状態は、最も高い格納された電荷状態、０１および００の状態は、例えば、格納された電荷の第１のおよび第２の中間レベルに対応する。
【０００６】
デバイスをＭＬＣまたはＳＬＣとして利用するかどうかに関係なく、寄生容量結合効果および応力誘起されたゲート漏れを回避し、大きなメモリウィンドウを得るための（メモリウィンドウは、不揮発性セルを帯電させ、所定時間内にセル上で生じる電荷量によって定義することを可能にする電荷ウィンドウである）、解決するべき課題が残っている。大きなメモリウィンドウは、ＭＬＣデバイスの複数のメモリ状態を、互いに明瞭に分離することを可能にし得る。
【０００７】
例えば、金属電荷トラップ（ＭＣＴ）等の電荷捕獲材料は、不揮発性メモリセルにおける利用の可能性を示すが、大きなメモリウィンドウ、不揮発性デバイスによる電荷の良好な保持、およびＮＡＮＤアレイの多数のデバイスにおける均一性を実現する（つまり、セル間のシグマ変調を回避する）上で、まだ課題がある。
【０００８】
上記の課題のうちの１つ以上を緩和または克服するため、および／または、上述の目的の１つ以上を実現するための、構造および製造工程の開発が求められている。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に従う、メモリシステムの簡略化されたブロック図である。
【図２】一実施形態に従う、ＮＡＮＤメモリアレイの概略図である。
【図３】メモリセルの一実施形態を示す、半導体ウエハの一部の断面図である。
【図４】メモリセルの別の実施形態を示す、半導体ウエハの一部の断面図である。
【図５】一実施形態に従う、メモリセルを製造するための工程の種々のステージを示す。
【図６】一実施形態に従う、メモリセルを製造するための工程の種々のステージを示す。
【図７】一実施形態に従う、メモリセルを製造するための工程の種々のステージを示す。
【図８】一実施形態に従う、メモリセルを製造するための工程の種々のステージを示す。
【図９】一実施形態に従う、メモリセルを製造するための工程の種々のステージを示す。
【図１０】一実施形態に従う、メモリセルを製造するための工程の種々のステージを示す。
【図１１】一実施形態に従う、メモリセルを製造するための工程の種々のステージを示す。
【図１２】メモリセルの別の実施形態を示す、半導体ウエハの一部の断面図である。
【図１３】図１２の実施形態の例のエネルギーバンドの図である。
【図１４】メモリセルの別の実施形態を示す、半導体ウエハの一部の断面図である。
【図１５】図１４の実施形態の例のエネルギーバンドの図である。
【図１６】コンピュータの実施形態の図である。
【図１７】図１６のコンピュータの実施形態のマザーボードの特定の特徴を示す、ブロック図である。
【図１８】電子システムの実施形態の高領域のブロック図である。
【図１９】メモリデバイスの実施形態の簡略化されたブロック図である。
【発明を実施するための形態】
【００１０】
＜図示される実施形態の詳細な説明＞
図１は、一実施形態に従う、メモリシステム５００の簡略化されたブロック図である。メモリシステム５００は、フローティングゲートメモリセルのアレイ５０４、アドレスデコーダ５０６、行アクセス回路５０８、列アクセス回路５１０、制御回路５１２、入力／出力（Ｉ／Ｏ）回路５１４、およびアドレスバッファ５１６を含む、集積回路のフラッシュメモリデバイス５０２（例：ＮＡＮＤメモリデバイス）を含む。メモリシステム５００は、外部マイクロプロセッサ５２０、または、電子システムの一部としてアクセスするメモリでメモリデバイス５０２に電気的に接続される、他のメモリコントローラを含む。メモリデバイス５０２は、制御リンク５２２上で、プロセッサ５２０から制御信号を受信する。メモリセルは、データ（ＤＱ）リンク５２４によってアクセスされるデータを格納するために使用される。アドレスリンク５２６を経由してアドレス信号が受信され、メモリアレイ５０４にアクセスするために、アドレスデコーダ５０６でデコードされる。アドレスバッファ回路５１６は、アドレス信号をラッチする。メモリセルは、制御信号およびアドレス信号に応答してアクセスされ得る。
【００１１】
図２は、ＮＡＮＤメモリアレイ２００の概略図である。これらは、図１のメモリアレイ５０４の一部であり得る。メモリアレイ２００は、ワード線２０２１〜２０２Ｎ、および交差するローカルビット線２０４１〜２０４Ｍを含む。ワード線２０２の数およびビット線２０４の数は、それぞれ、２の数乗、例えば、２５６のワード線および４，０９６のビット線にし得る。ローカルビット線２０４は、多対一の関係でグローバルビット線（図示せず）に接続され得る。
【００１２】
メモリアレイ２００は、ＮＡＮＤ列２０６１〜２０６Ｍを含む。各ＮＡＮＤ列は、フローティングゲートトランジスタ２０８１〜２０８Ｎを含む。フローティングゲートトランジスタは、ワード線２０２およびローカルビット線２０４の交差点に位置する。フローティングゲートトランジスタ２０８は、データ格納のための不揮発性メモリセルを表す。各ＮＡＮＤ列２０６のフローティングゲートトランジスタ２０８においては、ソース選択ゲート２１０とドレイン選択ゲート２１２との間で、ドレインとソースとが直列接続される。各ソース選択ゲート２１０は、ローカルビット線２０４およびソース選択線２１４の交差点に位置し、各ドレイン選択ゲート２１２は、ローカルビット線２０４およびドレイン選択線２１５の交差点に位置する。
【００１３】
各ソース選択ゲート２１０のソースは、共通のソース線２１６に接続される。各ソース選択ゲート２１０のドレインは、対応するＮＡＮＤ列２０６の第１のフローティングゲートトランジスタ２０８のソースに接続される。例えば、ソース選択ゲート２１０１のドレインは、対応するＮＡＮＤ列２０６１のフローティングゲートトランジスタ２０８１のソースに接続される。ソース選択ゲート２１０は、ソース選択線２１４に接続される。
【００１４】
各ドレイン選択ゲート２１２のドレインは、ドレインコンタクト２２８において、対応するＮＡＮＤ列のローカルビット線２０４に接続される。例えば、ドレイン選択ゲート２１２１のドレインは、ドレインコンタクト２２８１において、対応するＮＡＮＤ列２０６１のローカルビット線２０４１に接続される。各ドレイン選択ゲート２１２のソースは、対応するＮＡＮＤ列２０６の最後のフローティングゲートトランジスタ２０８のドレインに接続される。例えば、ドレイン選択ゲート２１２１のソースは、対応するＮＡＮＤ列２０６１のフローティングゲートトランジスタ２０８Nのドレインに接続される。
【００１５】
フローティングゲートトランジスタ２０８は、ソース２３０およびドレイン２３２、フローティングゲート２３４、ならびに制御ゲート２３６を含む。フローティングゲートトランジスタ２０８は、ワード線２０２に接続されるその制御ゲート２３６を有する。フローティングゲートトランジスタ２０８の列は、所定のローカルビット線２０４に接続されるこうしたＮＡＮＤ列２０６である。フローティングゲートトランジスタ２０８の行は、所定のワード線２０２と共通で接続されるこれらのトランジスタである。
【００１６】
いくつかの実施形態において、不揮発性メモリセルは電荷捕獲領域の垂直積層を含み、個々の領域は、誘電体材料によって互いに分離される。
【００１７】
個々の電荷捕獲領域は、電荷捕獲材料のうちの１つ以上の層を含んでもよく、いくつかの実施形態において、金属材料を含んでもよい。金属材料は連続する層として形成されてもよく、または、絶縁された個別のアイランドとして形成されてもよい。いくつかの実施形態において、いくつかのアイランドのうちの少なくともいくつかはナノ粒子にしてもよく、ナノ粒子は、最大断面で約１０００ナノメータ以下、多くの場合で、断面は、１０ナノメータ未満、または３ナノメータ未満の構造であると理解される。いくつかの実施形態において、ナノ粒子は、約１ナノメータ〜約１００ナノメータの最大断面寸法を有し得る。ナノ粒子は、約２０電荷以下をトラップするように構成してもよい、および、例えば、約１電荷〜約２０電荷をトラップするように構成してもよい。ナノ粒子はほぼ球形にしてもよく、こうした実施形態において、ナノドットと称されてもよい。
【００１８】
電荷捕獲領域を互いに分離させる誘電体材料の少なくともいくつかは、高ｋ誘電体材料であり得る（『高ｋ』誘電体材料は、二酸化ケイ素よりも大きい誘電率を有する材料）。いくつかの実施形態において、高ｋ誘電体材料のいくつかは電荷捕獲材料（窒化ケイ素等）であるが、他の実施形態において、高ｋ誘電体材料の全てが電荷捕獲材料であるわけではない。高ｋ誘電体材料は、例えば、種々の酸化物および／または窒酸化物で構成し得る（『酸化物』はアルミン酸塩およびケイ酸塩を含む）。例として、高ｋ材料は、アルミニウム、ジルコニウムおよびハフニウムのうちの１つ以上を含む、１つ以上の酸化物または窒酸化物を含み得る。別の例として、高ｋ材料は、１つ以上のランタニドの１つ以上の酸化物または窒酸化物を含み得る（『ランタニド』という用語は、原子番号５７〜７１を有する元素のいずれか、および具体的にはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕのいずれかを指す）。
【００１９】
いくつかの実施形態において、互いに電荷捕獲領域を分離させる誘電体材料のうちのいくつかのみが高ｋ誘電体材料であり、それ以外の誘電体材料は、二酸化ケイ素等のいずれかの適した組成を含み得る。
【００２０】
垂直に積層される電荷捕獲領域を含むメモリセルの例の実施形態が、半導体構成１０の一部である不揮発性メモリセル１５として、図３に図示される。
【００２１】
半導体構成は、ベース１２を含む。ベース１２は、例えば、バックグラウンドｐ型ドーパントで低濃度ドープされる単結晶ケイ素を、含む、これから基本的に構成される、または、これから構成されてもよく、半導体基板、または半導体基板の一部として称され得る。『半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｉｖｅ  ｓｕｂｓｔｒａｔｅ）』および『半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ）』という用語は、（単独の、またはその上の他の材料を含むアセンブリの）半導体ウエハ等のバルク半導体材料、および（単独の、または他の材料を含むアセンブリの）半導体材料層を含むがこれに制限されない、半導体材料（例としてケイ素および／またはゲルマニウム）を含むいずれかの構成を意味するものとして定義される。『基板』という用語は、上記の半導体基板を含むがこれに限定されないいずれかの支持構造を指す。
【００２２】
ゲートスタック１４は、ベース１２によって支持される。ゲートスタックは、第１の電荷捕獲領域上に、トンネル誘電体１６、第１の電荷捕獲領域１８、第１の誘電体材料体２０を、第２の電荷捕獲領域上に、第２の電荷捕獲領域２２、第２の誘電体材料体２４を、第３の電荷捕獲領域上に、第３の電荷捕獲領域２６、阻止誘電体材料２８を、および阻止誘電体材料上に制御ゲート３０を含む。
【００２３】
示される実施形態は、３つの垂直に積層される電荷捕獲領域（１８、２２および２６）を含む。他の実施形態は、３つより多いまたは少ない垂直に積層される電荷捕獲領域を有し得る。ＮＡＮＤメモリアレイの不揮発性メモリセルの例示の実施形態では、２つの垂直に積層される電荷捕獲領域〜５つの垂直に積層される電荷捕獲領域が存在し得る。
【００２４】
示される電荷捕獲領域はそれぞれ、電荷捕獲材料の複数の個別のアイランドを含む（アイランドはそれぞれ、領域１８、２２および２６において、１９、２３および２７とラベルされる）。アイランドは金属等の電気的伝導材料を含むように示されるが、他の実施形態において、アイランドの少なくともいくつかは、電荷捕獲誘電体材料を含み得る。アイランドはいくつかの実施形態において、ナノ粒子（例えば、ナノドット等）に対応し得る。電荷捕獲材料は、金属、伝導的にドープされる半導体材料（例として、伝導的にドープされるケイ素またはゲルマニウム）、誘電体、および／または窒化ケイ素において金属的にドープされる領域を含み得る。金属および／または半導体材料を利用することの利点に、電子でプログラムされるが正孔で消去される窒化ケイ素とは対照的に、これらは、主に電子でプログラムおよび消去されるということがある。正孔による消去は窒化ケイ素を損傷し、さらに、正孔が通過する他の材料を損傷する可能性がある。
【００２５】
電荷捕獲アイランドに金属含有材料が含まれる場合、こうした材料はいずれかの適した形態であってもよく、例えば、金属クラスタ、金属ナノ結晶、ドープ金属含有組成、および／または金属ドープ組成に対応してもよい。いくつかの実施形態において、電荷捕獲アイランドは、Ａｕ、Ａｇ、Ｃｏ、Ｇｅ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ｒｅ、Ｒｕ、Ｓｉ、Ｔａ、Ｔｅ、ＴｉおよびＷのうちの１つ以上を含む、これから基本的に構成される、または、これから構成されてもよい。
【００２６】
領域１８、２２および２６の電荷捕獲材料は、互いに同じ、または異なってもよい。いくつかの実施形態において、１つの領域内の電荷捕獲材料は、サイズ、分布、組成、密度（『密度』は、ナノ粒子の集団密度、および具体的には単位領域毎のナノ粒子数を指す）、および捕獲エネルギー（『捕獲エネルギー』は、トラップのポテンシャルエネルギー深さを指す）のうちの１つ以上において、別の領域内のものとは異なる。いくつかの実施形態において、種々の電荷捕獲領域内の電荷捕獲材料間の違いによって、トンネル誘電体からの種々の領域の距離の違いと共に、領域が、不揮発性メモリデバイスのプログラミング中に互いにかなり異なる挙動を行うことを可能にしてもよい。他の実施形態において、種々の電荷捕獲領域内の電荷捕獲材料間の違いによって、領域が、トンネル誘電体１６からの領域の異なる距離に関わらず、不揮発性メモリデバイスのプログラミング中に互いに同様の挙動を行うことを可能にしてもよい。
【００２７】
いくつかの実施形態において、トンネル誘電体１６に最も近い領域内の電荷トラップ（示される実施形態の領域１８内の電荷トラップ）は、他の領域の電荷トラップに比べて比較的深くしてもよく、トンネル誘電体から最も遠い領域内の電荷トラップ（示される実施形態の領域２６内の電荷トラップ）は、他の領域の電荷トラップに比べて比較的浅くてもよく、トンネル誘電体から中間の距離の領域の電荷トラップ（示される実施形態の領域２２内の電荷トラップ）は、他の領域に比べて中間の深さにしてもよい。これにより、不揮発性メモリセルのプログラミング中に、互いにほぼ等しい領域をレンダリングしてもよく、具体的には、種々の領域への電荷の注入および／または種々の領域からの電荷の転移が、トンネル誘電体からの領域の距離の相違に関わらず、互いにほぼ同様になることを可能にしてもよい。
【００２８】
誘電体材料体２０および２４は、いずれかの適した組成または組成の組み合わせのいずれかを含んでもよく、互いに同じまたは異なっていてもよい。いくつかの実施形態において、誘電体材料２０および２４のうちの少なくとも１つは、高ｋ誘電体材料を含む。高ｋ誘電体材料の少なくとも一部は、窒化ケイ素等の電荷捕獲材料にしてもよく、高ｋ誘電体材料は、このため、電荷捕獲領域の電荷捕獲特性を補完してもよい。電荷捕獲誘電体はさらに、プログラム中のキャリア輸送に役立つものであってもよく、さらに、電子および正孔による全記憶装置スタックへのアクセスのために、異なる電荷捕獲領域間で消去してもよい。
【００２９】
他の実施形態において、誘電体材料２０および２４のうちの少なくとも１つは、電荷捕獲でない高ｋ誘電体材料で構成される。いくつかの実施形態において、トンネル誘電体の最も近くの電荷捕獲領域直上の誘電体材料体（図示された実施形態内の誘電体材料体２０）は、電荷捕獲ではない高ｋ誘電体材料で構成される。例として、こうした誘電体材料は、ランタニド酸化物、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、ＨｆＳｉｐＯｑ、ＺｒＯ２およびその混合物から構成されるグループから選択される１つ以上の酸化物で構成されてもよく、ここで、ｘ、ｙ、ｐおよびｑはゼロよりも大きい。あるいは、またはさらに、誘電体材料２０および２４の少なくとも１つは、例えば、（化学量ではなく構成元素に関して示される）ＰｒＯＮ等の窒酸化ランタニドで構成され得る。ＰｒＯＮは、約４０原子パーセントＰｒ、約１０原子パーセント〜約２０原子パーセントＯ、および約３０原子パーセント〜約５０原子パーセントＮを含み得る。例として、ＰｒＯＮは、約４０原子パーセントＰｒ、約２０原子パーセントＯ、および約４０原子パーセントＮを含み得る。あるいは、またはさらに、こうした高ｋ誘電体材料は、ケイ酸ランタニド（つまり、ランタニド、ケイ素および酸素を含み得る）、またはアルミン酸ランタニド（つまりランタニド、アルミニウムおよび酸素を含み得る）を含み得る。
【００３０】
誘電体材料体は、さらに、またはあるいは、高ｋではない誘電体材料を含んでもよく、例えば、二酸化ケイ素を含む、これから基本的に構成される、または、これから構成されてもよい。しかし、高ｋ誘電体材料の利用により、誘電体材料を特定の所望のパフォーマンス特性に調整できるようにし得る。
【００３１】
誘電体材料体は、約０．５ナノメータ〜約３０ナノメータの厚さに形成し得る。いくつかの実施形態において、本体の誘電体材料体は、約１ナノメータ〜約１０ナノメータの厚さの効率的な二酸化ケイ素厚さに形成してもよく（『効率的な二酸化ケイ素厚さ』という用語は、厚さが、上述の二酸化ケイ素の厚さと等しい誘電キャパシタンスを有することを意味する）、また、いくつかの実施形態において、約１ナノメータ〜約３ナノメータの効率的な二酸化ケイ素厚さに形成してもよい。
【００３２】
いくつかの実施形態において、材料２０および２４は、互いに垂直に配置される電荷捕獲領域をスペーシングすることから、スペーシング材料と考えられ得る。スペーシング材料のうちの少なくとも１つは、１つ以上の窒化ケイ素、酸化ランタニド、窒酸化ランタニド、酸化ハフニウム、酸化アルミニウム、酸化ハフニウムアルミニウム、ケイ酸ハフニウム、窒酸化ハフニウムシリコン、二酸化ケイ素、窒酸化ジルコニウムシリコン、アルミン酸ジルコニウム、ケイ酸ジルコニウム、酸化ジルコニウム、ケイ酸ランタニドおよびアルミン酸ランタニドのうちの１つ以上を含み得る。
【００３３】
トンネル誘電体材料１６は、いずれかの適した組成または組成の組み合わせを含んでもよく、例えば、二酸化ケイ素および種々のランタニド酸化物のうちの１つ以上を含む、これから基本的に構成される、または、これから構成されてもよい。トンネル誘電体材料は、約１ナノメータ〜約７ナノメータの等しい二酸化ケイ素厚さに形成され得る。
【００３４】
阻止誘電体材料２８は、本体の誘電体材料体２０および２４で前述の組成のいずれかを含み得る。従って、阻止誘電体材料は、例えば、酸化アルミニウム、窒酸化ハフニウムシリコン（ＨｆＳｉＯＮであり、化学量ではなく構成元素に関して示される）、酸化ハフニウム、ケイ酸ランタニドおよびアルミン酸ランタニドのうちの１つ以上を含む、種々の高ｋ誘電組成のいずれかを含み得る。阻止誘電体材料は、典型的には、トンネル誘電体材料より高い誘電率を有する。阻止誘電体材料は、約０．５ナノメータ〜約１０ナノメータの効率的な二酸化ケイ素厚さに形成され得る。
【００３５】
制御ゲート３０は、いずれかの適した組成または組成の組み合わせを含み得る。例として、制御ゲートは、種々の金属（例として、タングステン、チタニウム等）、金属含有組成（例として、ケイ化金属、窒化金属等）、および伝導的にドープされる半導体材料（例として、伝導的にドープされるケイ素等）のうちの１つ以上を含み得る。いくつかの実施形態において、制御ゲートは、阻止誘電体材料に対して直接の窒化金属保護層を含んでもよく、窒化金属保護層上に、ドープされた半導体材料を含んでもよい。窒化金属保護は、ドープされた半導体材料から阻止誘電体へドーパントが通過するのを阻止し得る。窒化金属保護層は、例えば、窒化チタニウムまたは窒化タンタルを含み得る。
【００３６】
一組のソース／ドレイン領域３２が、ゲートスタック１４の両側に形成される。示される実施形態において、ソース／ドレイン領域は、ベース１２の半導体材料の伝導的にドープされる領域である。領域３２は、ｎ型またはｐ型で大部分がドープされ得る。
【００３７】
ＳＬＣデバイスまたはＭＬＣデバイスとして、図３の不揮発性メモリセル１５を利用し得る。
【００３８】
いくつかの実施形態において、種々の電荷捕獲領域１８、２２および２６は、単一の電荷捕獲ユニットとして、共にプログラムおよび消去される。具体的には、本体の誘電体材料体および電荷捕獲材料の組み合わせは、領域全てが、適切な所望の電位に帯電されるように調整し得る。例として、種々の領域１８、２２および２６における電荷捕獲深さが、トンネル誘電体材料からの領域の距離の相違を補完するように、調整の一部に、種々の領域内の電荷捕獲材料の利用を含み得る。メモリセル１５のプログラミング中に、垂直に積層される電荷捕獲領域に電子が注入される。領域１８のアイランド１９の間を通過する電子は、領域２２および２４内の電荷捕獲材料によって収集し得る。これにより、単一の電荷捕獲層によって収集されるよりも、より多くの電子がメモリセル１５の種々の垂直積層電荷捕獲層によって収集され得ることから、単一の電荷捕獲層を含有するセルに対して、メモリセル１５のメモリウィンドウを増大できる。メモリセル１５のさらなる電荷捕獲層は、さらに、単一の電荷捕獲層のみを有するメモリセルに対して電荷保持を向上させ得る。こうした向上は、少なくとも一部には、より高い電荷保持容量に起因するものであり得る。
【００３９】
他の実施形態において、種々の電荷捕獲領域１８、２２および２６は、互いに対して異なるプログラミング電圧を受けてもよく、物理的に分離した電荷捕獲領域がＭＬＣデバイスの異なるメモリ状態に対応するように、独立してプログラムしてもよい。ＭＬＣデバイスは、最初、第１のメモリ状態になるように提供される。第１のメモリ状態は、領域１８、２２および２４が帯電されていない状態に対応し得る、または、１つ以上の領域がいくらか電荷を保持するが、この領域は完全には帯電されていない状態に対応し得る。プログラミング電圧は、主に３つの電荷捕獲領域のうちの１つのみに電荷が注入される第１のレベルに印加され（例として、最も低いプログラミングレベルは、物理的により低い電荷捕獲領域１８と対応し得る）、こうした層は、第１のメモリ状態から第２のメモリ状態へとセルのプログラミング状態を高めるために、帯電される。プログラミング電圧は、次に、第２のメモリ状態から第３のメモリ状態へ、メモリセルのプログラミング状態を高めるために、３つの電荷捕獲領域のうちの２つのみ（例として、より低い２つのプログラミングレベルは、物理的により低い２つの電荷捕獲領域１８および２２と対応し得る）を帯電させるために十分なレベルに増大し得る。最後に、プログラミング電圧は、電荷捕獲領域の３つ全てを帯電させ、これによって第３のメモリ状態から第４のメモリ状態へ、メモリセルのプログラミング状態を高めるために十分なレベルに増大し得る。
【００４０】
いくつかの実施形態において、互いに対して異なるメモリ状態にメモリアレイの種々のメモリセルをプログラムするために、上述のＭＬＣプログラミングを利用し得る。より高いメモリ状態へのメモリセルのプログラミングは、上述のように、より低いメモリ状態を通過して逐次的に進行してもよく、あるいは、プログラミング電圧は、単一のプログラミングステップでより高いメモリ状態を取得するために、最初、十分な電圧で提供されてもよい。メモリアレイの複数のメモリセルがプログラムされる実施形態において、不揮発性メモリセル１５は、メモリアレイに組み込まれる多数の同一のセルのうちの１つの例と考え得る。アレイのプログラミングには、セルの１セットを第１のメモリ状態のままにすること、セルの別のセットを第２のメモリ状態へプログラミングすること、セルの別のセットを第３のメモリ状態へプログラミングすること、および、セルのさらに別のセットを第４のメモリ状態へプログラミングすることを含み得る。
【００４１】
図３は、垂直に積層される電荷捕獲領域（または『層』と称されることもある）を有する不揮発性メモリセルの一実施形態を示す。別の実施形態を図４に示す。図４の参照では、適宜、図３の記載において上記で使用されているのと同様の番号が用いられる。
【００４２】
図４は、不揮発性メモリセル４０を含む半導体構成１０を示す。メモリセル４０は、ベース１２上にゲートスタック４２を含む。
【００４３】
ゲートスタック４２は、トンネル誘電体材料１６、第１の電荷捕獲領域１８、本体の誘電体材料体２０、第２の電荷捕獲領域２２、第２の誘電体材料体２４、第３の電荷捕獲領域２６、阻止誘電体材料２８、および制御ゲート３０を含む。
【００４４】
電荷捕獲領域１８、２２および２６は、それぞれ、層４４、４６および４８を含む。こうした層は、いずれかの適した組成または組成の組み合わせを含んでもよく、従って、窒化ケイ素および種々の金属（例として、プラチナ、ルテニウム、チタニウムおよびニッケルから成るグループから選択される金属）のうちの１つ以上を含む、これから基本的に構成される、または、これから構成されてもよい。図４の電荷捕獲層は、図３の非連続電荷捕獲層とは対照的に、図４で示される断面図においてゲート上で連続している。
【００４５】
図４の電荷捕獲層は、図３を参照して上述されるプログラミングと同様にプログラムし得る。
【００４６】
いくつかの実施形態において、図３に示される種類の非連続層に対応するこうした電荷捕獲層のうちの１つ以上、および図４に示される種類の連続層に対応する電荷捕獲層のうちの１つ以上と共に、垂直に積層される電荷捕獲層を有する不揮発性メモリセルを形成し得る。
【００４７】
図３および図４の不揮発性メモリセルを、いずれかの適した処理によって形成し得る。垂直に積層される電荷捕獲層を有する不揮発性メモリセルを形成するための例の工程を、図５〜図１１を参照して説明する。図５〜図１１の参照において、適宜、図３の説明において上記で用いられているものと同様の番号が用いられる。
【００４８】
図５を参照すると、構成１０は、ベース１２においてトンネル誘電体材料１６が形成されている処理段階が示され、トンネル誘電体材料上に金属含有層５０が形成される。
【００４９】
図６を参照すると、金属含有層は、層を複数の個別のアイランド１９に分割するアニールで処理される。アイランド１９は、第１の電荷捕獲層（または領域）１８に対応する。
【００５０】
図７を参照すると、アイランド１９上およびその間に誘電体材料２０が形成され、誘電体材料２０上に金属含有層５２が形成される。
【００５１】
図８を参照すると、金属含有層５２は、層を個別のアイランド２３に分割するアニールで処理される。アイランド２３は、第２の電荷捕獲層（または領域）２２に対応する。
【００５２】
図９を参照すると、アイランド２３の上およびこの間に阻止誘電体材料２８が形成され、誘電体材料上に制御ゲート３０が形成される。誘電体材料１６、２０、２８および３０は、領域１８および２２の制御ゲートおよび電荷捕獲材料と共に、ゲートスタック５４を形成する。ゲートスタック５４は図３のゲートスタック１４と同様であるが、図３に示される３つの電荷捕獲領域の代わりに２つのみの電荷捕獲領域を含む。
【００５３】
図１０を参照すると、ゲートスタック５４がゲートにパターニングされる。こうしたパターニングは、ゲートスタック上にパターニングされたマスク（図示せず）を提供し、マスクからゲートスタックへとパターンを転写し、次にマスクを除去することによって実行し得る。マスクは、例えば、フォトリソグラフィ的にパターニングされたフォトレジストを含み得る。
【００５４】
図１１を参照すると、ソース／ドレイン領域３２は、伝導率増強ドーパントをベース１２に注入することで、ゲートの対向する側に形成される。
【００５５】
図５〜図１１のナノ粒子の形成方法は例示の方法であり、他の実施形態において他の方法を使用し得る。例として、ナノ粒子は、薄膜（具体的には、約１ナノメータ〜約１．２ナノメータの厚さの膜）の堆積の後、電子ビーム蒸発、埋め込み絶縁体による金属の同時スパッタリング、パルス核形成および／またはテンプレート自己集合（図１２を参照して以下で詳述する）により形成され得る。
【００５６】
前述の不揮発性メモリセルは、従来の不揮発性メモリセルに関する多くの利点を提供し得る。例として、垂直に積層される電荷捕獲領域によって提供される電荷の捕獲の可能性が高まり得る。具体的には、トラップの複数の層が存在するために、キャリア捕獲イベントの可能性が高まるため、メモリスタックを通過する弾道電子注入の可能性が低下し得る。別の利点は、トラップの複数の層により、大きなメモリウィンドウを不揮発性メモリセルに関連付け得るということである。これは、（垂直に配分される電荷のために）所定の閾値電圧に対して阻止誘電体における低下した電場によって高められ得る。別の利点に、電荷のより高い保持があり得る。具体的には、捕獲された電荷の垂直分布の性質が、トンネルおよび阻止誘電体における電場低下を、高められたデータ保持につながり得る、データ保持モード（ゼロゲートバイアス）中の低下を可能にし得る。別の利点に、従来の不揮発性メモリセルに対する、閾値電圧における低下されたセル間のシグマ変調があり得る。具体的には、閾値電圧は捕獲中心の数に依存し、個々のデバイス内の捕獲中心の総数を増やすことで、デバイス毎の捕獲中心の総数におけるわずかな変調の統計的な関連性を低下させ得る。捕獲中心の垂直積層によって、個々のメモリセルで利用可能なトラップの総数を増やしてもよいため、トラップの総数に比例して、統計的なシグマが低減する。垂直に積層される捕獲層の種々の利点により、５０ナノメータのノード上のＮＡＮＤフラッシュスケーリングを可能にし得る。
【００５７】
メモリセルの垂直に積層される捕獲層を、特定の応用例に応用し得る。例として、金属電荷トラップの複数の層を、所望のデータ保持特性等の種々の所望のパフォーマンス特性に適合するように調整される種々の層のトラップエネルギーで積層し得る。トンネル誘電体に最も近い捕獲層は、最も深いトラップエネルギーを有してもよく、垂直層内の他の捕獲層は浅いトラップエネルギーを有してもよい（トラップエネルギーは、種々の層の異なる仕事関数を選択することで調整される）。
【００５８】
いくつかの実施形態において、本体の誘電体材料体の１つ以上は、さらに、電荷捕獲材料（例として、窒化ケイ素）を含み得る。こうした電荷捕獲誘電体材料は、メモリセルのプログラミング中に電子を捕捉するために役立つものであり得る。こうした電荷捕獲誘電体材料は、さらに、捕獲領域間の電場の低下および種々の捕獲領域間の電流の低下によって、データ保持に役立つものであり得る。
【００５９】
いくつかの実施形態において、トンネリングおよび阻止誘電体の間の非対称の誘電率を実施してもよい。
【００６０】
図１２は、垂直に積層される電荷捕獲領域を有する不揮発性メモリセルの別の実施形態を示す。具体的には、図１２は、不揮発性メモリセル１０２を含む半導体構成１００を示す。メモリセル１０２は、ベース１２上にゲートスタック１０４を含む。
【００６１】
ゲートスタック１０４は、トンネル誘電体材料１０６、第１の電荷捕獲領域１０８、本体の誘電体材料体１１０、第２の電荷捕獲領域１１２、阻止誘電体材料１１４、および制御ゲート３０を含む。メモリセルはさらに、ソース／ドレイン領域３２を含む。
【００６２】
第１の電荷捕獲領域１０８はナノ粒子１０９を含み、第２の電荷捕獲領域１１２はナノ粒子１１１を含む。ナノ粒子１０９および１１１はナノドットにしてもよいし、互いに、組成、サイズ（具体的には、平均的な断面寸法）および集団密度が同じであってもよいし、または、組成、平均的な断面寸法、または集団密度のうちの１つ以上が異なってもよい。ナノ粒子１０９および１１１は、図３のナノ粒子の前述の組成のいずれかを含んでもよく、これに従って、Ａｕ、Ａｇ、Ｃｏ、伝導的にドープされるＧｅ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ｒｅ、Ｒｕ、伝導的にドープされるＳｉ、Ｔａ、Ｔｅ、ＴｉおよびＷのうちの１つ以上を含む、これから基本的に構成される、または、これから構成されてもよい。
【００６３】
トンネル誘電体１０６は、１つ以上の酸化ランタニド、ケイ酸ランタニドおよび／またはアルミン酸ランタニドを含む、これから基本的に構成される、または、これから構成されてもよく、特定の実施形態において、酸化プラセオジムを含んでもよい。いくつかの実施形態において、酸化ランタニドは、酸素と共に、１つ以上のランタニドから基本的に構成される、または、これから構成されると考えられ得る。特定の実施形態において、トンネル誘電体は、ＰｒおよびＯ、Ｐｒ、ＳｉおよびＯ、またはＰｒ、ＡｌおよびＯを含む、これから基本的に構成される、または、これから構成されてもよい。トンネル誘電体は、約２ナノメータ〜約５ナノメータの等しい酸化物厚さに形成し得る。
【００６４】
ランタニド酸化物、ランタニドケイ酸塩およびランタニドアルミン酸塩は、従来のトンネル誘電体（具体的には、二酸化ケイ素）に対して、少なくとも２である因数により、プログラミング電圧を低下させるという利点を有し得る。さらに、ランタニド酸化物、ランタニドケイ酸塩およびランタニドアルミン酸塩の大きなバンドギャップは、特に、個々のナノ粒子上に複数の電荷が格納されている場合、ナノ粒子上に格納される電荷の保持に役立つものであり得る。
【００６５】
トンネル誘電体がランタニドおよび酸素で構成されている場合、トンネル誘電体は、オゾン、ランタニド含有前駆物質（例として、例えば、Ｐｒ（ｍｍｐ）等のＰｒを含有する有機前駆物質）および水蒸気のパルスを利用する原子層成長法（ＡＬＤ）で形成され得る。下層面に存在するダングリングボンドを急冷するために、オゾンの初期パルスを利用し得る。所望の化学量を維持するために、酸化ランタニドの多層形成中に、高い酸素分圧を維持し得る。Ｏ−ＨおよびＳｉ−Ｈ結合の組み込みを回避し、酸化ランタニド（例としてＰｒ２Ｏ３）を安定化させるために、窒素／酸素混合物において、約８００°Ｃ〜約１０００°Ｃの温度へ、ＡＬＤ中に、断続的な高速熱アニールを実行し得る。
【００６６】
本体の誘電体１１０は、１つ以上のランタニド窒酸化物を含む、これから基本的に構成される、または、これから構成されてもよく、特定の実施形態では、窒酸化プラセオジムで構成されてもよい。窒酸化ランタニドは、ランタニド、酸素および窒素を含有する材料であると考えてもよく、従って、誘電体は、あるいは、酸素および窒素と共に、１つ以上のランタニドを含む、これから基本的に構成される、または、これから構成されるものとして称され得る。特定の実施形態において、本体の誘電体は、Ｐｒ、ＯおよびＮを含む、これから基本的に構成される、または、これから構成されてもよい。本体の誘電体は、約２ナノメータ〜約５ナノメータの等しい酸化物厚さの、第１および第２の電荷捕獲領域１０８および１１２の間の厚さを有し得る。
【００６７】
ランタニド窒酸化物は、特に複数の電荷が個々のナノ粒子上に帯電される場合に、ナノ粒子上に格納される電荷保持に役立つように、適したバンドギャップを有し得る。さらに、窒酸化ランタニドは、以降の処理中に汚染物質の移動を阻止することによって、下層の誘電体材料の組成的な安定を提供し得る。
【００６８】
阻止誘電体１１４は、図３および図４の阻止誘電体２８のために、前述の組成のいずれかを含み得る。いくつかの実施形態において、阻止誘電体１１４は、酸化ハフニウム（ＨｆＯ）、窒酸化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ）、窒酸化シリコンアルミニウム（ＳｉＡｌＯＮ）、窒酸化アルミニウムハフニウム（ＡｌＨｆＯＮ）、窒酸化シリコンタンタル（ＳｉＴａＯＮ）、窒酸化アルミニウムタンタル（ＡｌＴａＯＮ）、窒酸化ジルコニウムシリコン（ＺｒＳｉＯＮ）、窒酸化ランタニドシリコン（例として、ＬａＳｉＯＮ）、および窒酸化ランタニドアルミニウム（例として、ＬａＳｉＯＮ）のうちの１つ以上を含み得る。元素の化学量の関係を示すためではなく、化合物に含まれる元素を示すために、化学式を示す。阻止誘電体は、約３０オングストロームの等価酸化膜厚〜約８０オングストロームの等価酸化膜厚の厚さに形成され得る。
【００６９】
阻止誘電体で窒酸化物含有化合物を利用する利点に、こうした化合物は、制御ゲート１１６に存在し得るドーパントまたは汚染物質の移動を防ぐことができる、ということがあり得る。これにより、ドーパントまたは汚染物質が、阻止誘電体の下の材料に達するのを防ぐことができる。いくつかの実施形態において、阻止誘電体に窒酸化物含有化合物を使用する場合、制御ゲート１１６から窒化金属保護層（図３の制御ゲート３０を参照して前述）を省略し得る。
【００７０】
電荷捕獲領域１０８および１１２は、共に、ナノ粒子を含むように示されているが、他の実施形態では、電荷捕獲領域の１つまたは両方が連続層（例えば、図４を参照して説明される連続層等）を含み得る。
【００７１】
電荷捕獲領域１０８および１１２がナノ粒子を含む実施形態において、こうしたナノ粒子は、いずれかの適した処理で形成され得る。いくつかの実施形態において、ナノ粒子の均一な分布、サイズおよび分離を得るために、ナノ粒子の自己集合の方法を利用し得る。この自己集合には、ポリスチレン（ＰＳ）およびポリ（メチルメタクリレート）（ＰＭＭＡ）の２ブロック共重合体の形成、次に、ＰＳ母材にＰＭＭＡシリンダを生成するためのアニーリングを含み得る。下層の材料上にＰＳを残したまま、ＰＭＭＡを除去し得る。下層の材料はハードマスクを形成するためにエッチングしてもよく、以降、ナノ粒子材料の薄膜（例として、プラチナ）を、ハードマスク上および開口内に形成してもよい。ハードマスクが本体の誘電体の所望の材料を含む場合、余剰のナノ粒子材料を、ナノ粒子を本体の誘電体材料体の開口内に残すように、開口間から除去し得る。ハードマスクが所望の本体の誘電体材料体とは異なる材料を含む場合、ナノ粒子に対してこうした他の材料を選択的に除去し、次に所望の本体の誘電体材料体と取り替えるために、別のステップを組み込み得る。
【００７２】
ＰＭＭＡ／ＰＳ方法に加えて、またはその代わりとして、自己集合周期的開口を形成する他の方法を利用し得る。例として、表面は、自己集合単分子層を形成するために、まずフェニルトリエトキシシラン（ＰＴＳ）で処理してもよく、次に、ＰＴＳの上に整列されたタンパクシリンダのセットを形成するために、シャペロニンタンパク溶液を適用してもよい。ドーナツ型の自己集合タンパクは、次に、下層の材料内の開口の周期パターンを形成するために、下層の材料への選択的エッチングのためのテンプレートとして機能できる。こうした開口を、次に、ナノ粒子の以降の作製に使用し得る。
【００７３】
別の方法では、酸化ランタニドトンネル誘電体の上に直接自己集合ポリマーテンプレートを形成し、核形成中心を増強および生成するために、アルゴンを有する絶縁体の露出されたテンプレート表面にイオン注入し、自己集合ポリマーを除去し、次に、スパッタリングによって、ナノドット材料（例として、プラチナ）および本体の誘電体材料（例として、窒酸化プラセオジム）を共蒸着する。構造を安定化させるために、以降、アニールを実行してもよい。
【００７４】
図１３は、図１２のメモリセルの特定の実施形態のバンドギャップの図を示す。図１３の実施形態は、ＰｒＯのトンネル誘電体１０６（特定の化学量ではなく元素の構成要素によって示される）、ＰｒＯＮの本体の誘電体１１０（特定の化学量ではなく元素の構成要素によって示される）、およびＨｆＳｉＯＮの阻止誘電体１１４（特定の化学量ではなく元素の構成要素によって示される）を利用する。種々の例のエネルギーレベルおよび遷移は、電子ボルト（ｅＶ）で、図１３に示される。トンネル誘電体としてのＰｒＯの組み込みによって非常に低い漏出量としてもよく、これにより、飛躍的に電荷保持を向上し得る。
【００７５】
図１４は、垂直に積層される電荷捕獲領域を有する不揮発性メモリセルの別の実施形態を示す。具体的には、図１４は、不揮発性メモリセル１５２を含む半導体構成１５０を示す。メモリセル１５２は、ベース１２上のゲートスタック１５４を含む。
【００７６】
ゲートスタック１５４は、トンネル誘電体材料１５６、保持材料１６０内に埋め込まれる第１の電荷捕獲領域１５８、スペーサ材料１６２、保持材料１６６内に埋め込まれる第２の電荷捕獲領域１６４、スペーサ材料１６８、保持材料１７２内に埋め込まれる第３の電荷捕獲領域１７０、阻止誘電体材料１７４、および制御ゲート３０を含む。メモリセルはさらに、ソース／ドレイン領域３２を含む。
【００７７】
第１の電荷捕獲領域１５８はナノドット１５９を含み、第２の電荷捕獲領域１６４はナノドット１６１を含み、第３の電荷捕獲領域１７０はナノドット１６３を含む。ナノドット１５９、１６１および１６３は、互いに同じ組成にしてもよい、または組成が異なってもよい。いくつかの実施形態において、ナノドット１５９、１６１および１６３は、Ａｕ、Ａｇ、Ｃｏ、伝導的にドープされるＧｅ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ｒｅ、Ｒｕ、伝導的にドープされるＳｉ、Ｔａ、Ｔｅ、ＴｉおよびＷのうちの１つ以上を含む、これから基本的に構成される、または、これから構成されてもよい。
【００７８】
トンネル誘電体からより遠い電荷捕獲領域内のナノドットは、トンネル誘電体により近い電荷捕獲領域内のものより小さい。具体的には、ナノドット１５９の集団の平均的な断面寸法は、ナノドット１６１の集団のものよりも大きく、ナノドット１６１の集団の平均的な断面寸法は、ナノドット１６３の集団のものよりも大きい。いくつかの実施形態において、ナノドットの平均的な断面寸法は、この上のある電荷捕獲領域から電荷捕獲領域への処理において、少なくとも約１０パーセント減少し得る。このため、ナノドット１６３の集団は、ナノドット１６１の集団より少なくとも約１０パーセント小さい平均的な断面寸法を有してもよく、ナノドット１６１の集団は、ナノドット１５９の少なくとも約１０パーセント小さい集団である平均的な断面寸法を有してもよい。いくつかの実施形態において、ナノドット１５９、１６１および１６３の集団密度は、少なくとも１０％、互いに異なることがあり得る。
【００７９】
個々のナノドットに関連する捕獲エネルギー、個々のナノドット上に保持される電荷量、およびナノドット面の電荷格納密度は、ナノドットのサイズおよび組成に関連するものであり得る。具体的には、より小さいナノドットは、より大きいナノドットよりも浅い電荷トラップを有し、より小さい電荷を保持し、さらに小さいナノドットは、より大きいナノドットと同じ距離でスペーシングされる場合に、より高い平坦電荷密度を提供する。保持される電荷のトラップ深さおよび量の変化は、少なくとも、ナノドットが約１ナノメータ〜約１０ナノメータの直径を有する場合、量子封じ込めおよびクーロンブロッケードによるものであってもよい。
【００８０】
量子封じ込めは、ナノ粒子が十分小さいサイズである場合に、電子的特性（電子が上昇または降下するエネルギーレベルの構造）がどう変化するかを表す。このサイズは、典型的には、１０ナノメータ（ｎｍ）以下である。具体的には、この現象は、『励起子ボーア半径』と呼ばれる臨界量子測定に近づく、ある寸法に縮小される電子および正孔によるものである。粒子サイズがより大きいほど、基底状態は低くなるため、電荷をより長く保持できる。粒子サイズがより小さいほど、電子は、より容易に離脱できるように浅いエネルギーレベルを維持することが容易になる。
【００８１】
クーロンブロッケードは、単一電荷の存在によって生成される対向する静電場による、低バイアスでの電流の抑制をいう。ナノ粒子は、電荷を引き寄せる場合、電荷中心となる。ナノ粒子は複数の電子を捕獲可能である。しかし、電子が捕獲されるたびに、ナノ粒子の周囲の静電場は、他の電子に反発するまでに増大するため、電子の輸送およびストレージを阻害する。こうして、さらなる引き寄せられる電子はより高いエネルギー状態を有して来るため、結果として放出されてしまうことがある。従って、ナノドットによって捕獲される電子が多いほど、電子の一部の電荷保持時間は低下する。
【００８２】
電荷捕獲領域１５８、１６４および１７０の個々のナノドットは、隣接するナノドット間のクロストークを回避するために、少なくとも約３．５ナノメータの間隔で、互いにスペーシングされ得る。隣接するナノドットの間のスペーシングが種々の電荷捕獲領域内でほぼ同じである場合、より小さいナノドットを有する領域は、より大きいナノドットを有する領域よりも、より高いナノドット集団密度を有する。
【００８３】
電荷捕獲領域内にだんだん小さくなるナノドットを配置することにより、電荷捕獲領域はさらにトンネル誘電体からのものであるため、種々の電荷捕獲領域の捕獲特性は互いに一致し得る。具体的には、トンネル誘電体から遠い領域がトンネル誘電体により近い領域と同じ捕獲エネルギーを有する場合、トンネル誘電体から遠い領域では、電子または正孔がその遠い領域に到達するために移動しなければならないさらなる距離のため、トンネル誘電体に近い領域よりも、放電がより困難である。しかし、トンネル誘電体から遠い領域の捕獲エネルギーを低減することにより、こうした領域は、トンネル誘電体により近い領域から放電するために利用されるものと同等のエネルギーで放電できるようになっている。従って、より近い電荷捕獲領域およびより遠い電荷捕獲領域を、同様のエネルギーでプログラムおよび消去できる。より近い電荷捕獲領域およびより遠い電荷捕獲領域は、こうして、電荷を捕獲するためのプログラムおよび消去動作中に共に動作する。これにより、いくつかの電荷トラップのセル間の変調が、個々のセルの全体的なパフォーマンスに対してかなり小さくなるように、各メモリセル内に多数のトラップを提供することで、複数のメモリセルのプログラム電圧の均一性を向上し得る。複数のメモリセルデバイスの均一性の改善は、デバイスの電荷格納状態の分散の低減と言ってもよい。プログラミングおよび消去中における、シングルエンティティとしてのより近い電荷捕獲領域およびより遠い電荷捕獲領域の利用により、個々のメモリセルのメモリウィンドウが大きくなり得る。
【００８４】
トンネル誘電体により近い電荷捕獲領域に対するより遠い電荷捕獲領域の捕獲エネルギーの変化は、トンネル誘電体により近い電荷捕獲領域のナノドットに利用される材料に対する、より遠い電荷捕獲領域のナノドットのより低い仕事関数の材料を利用することで、向上し得る。
【００８５】
トンネル誘電体に近い領域とトンネル誘電体から遠い領域との捕獲エネルギーのマッチングは、ナノドットが埋め込まれる材料、および捕獲領域間に提供されるスペーシング材料によって向上し得る。例として、トンネル誘電体から遠いスペーシング材料は、トンネル誘電体により近いスペーシング材料よりも電子および／または正孔に対してより透過性が高くなるように形成され得る。材料がトンネル誘電体からより離れているため、材料の組成および厚さの一方または両方を変更することで、透過性を変化させ得る。
【００８６】
図１４のゲートスタック１５４で利用してもよい例示の材料および厚さは、以下のとおりである。トンネル誘電体１５６は、約３ナノメータ〜約７ナノメータの厚さに形成される二酸化ケイ素から構成してもよく、約３ナノメータ〜約３．５ナノメータにしてもよい。ナノドット１５９はプラチナまたはルテニウムで構成してもよく、捕獲エネルギーが約５ｅＶとなるように、直径を有する球体にしてもよい。ナノドット１５９が埋め込まれている材料１６０および材料１６２は共に、二酸化ケイ素で構成されてもよく、約２ナノメータ〜約２．５ナノメータのナノドット１５９の最上面上の合計厚さに形成してもよい。ナノドット１６１はタングステンで構成してもよく、捕獲エネルギーが約４．５ｅＶになるように、直径を有する球体にしてもよい。ナノドット１６１が埋め込まれる材料１６６および材料１６８は、共に、窒酸化シリコンで構成してもよく、約２ナノメータのナノドット１６１の最上面上の合計厚さに形成してもよい。ナノドット１６３は、Ａｕ、伝導的にドープされるＧｅまたは伝導的にドープされるＳｉで構成してもよく、捕獲エネルギーが約４ｅＶであるように、直径を有する球体にしてもよい。ナノドット１６３が埋め込まれる材料１７２、および電荷阻止材料１７４は酸化アルミニウムで構成してもよく、ナノドット１６３上で１８ナノメータ（つまり、約８ナノメータの等価酸化膜厚）の厚さを有してもよい。
【００８７】
捕獲エネルギーは、ナノ粒子サイズ、および／または、ナノ粒子材料仕事関数に対する誘電バリアの関係によって、影響され得る。従って、トラップ深さは、ナノ粒子サイズの調整、および／または、ナノ粒子材料／誘電体材料の組み合わせの調整によって、調整し得る。
【００８８】
材料１６６および１６８のための窒酸化ケイ素の利用により、窒酸化ケイ素はそれ自体で電荷捕獲材料であるため、電荷の捕獲を向上させ得る。
【００８９】
前述の特定の材料は、図１４の実施形態のナノドットおよび層の例示の材料である。他の実施形態において、他の材料を、追加または代替として、記載した特定の材料に使用し得る。例として、図１〜図１３に関して前述のスペーシング材料のいずれかを、材料１６０、１６２、１６６、１６８および１７２のうちの１つ以上に使用してもよく、図１〜図１３に関して前述のトンネル誘電体材料のいずれかをトンネル誘電体１５６に使用してもよく、図１〜１３に関して前述の電荷阻止材料のいずれかを電荷阻止材料１７４に使用してもよく、図１〜図１３に関して前述のナノドット材料のいずれかをナノドット１５９、１６１および１６３に使用してもよい。
【００９０】
図１５は、図１４のメモリセルの実施形態の例示のバンドギャップの図を示す。
【００９１】
図１〜図１５で前述のメモリセルはメモリアレイに組み込んでもよく、コンピュータシステム、カメラ、電話、車、時計等の種々の電子システム内のフラッシュメモリとして、こうしたアレイを利用してもよい。
【００９２】
図１６は、コンピュータシステム４００の実施形態を示す。コンピュータシステム４００は、モニタ４０１または他の通信出力デバイス、キーボード４０２または他の通信入力デバイス、およびマザーボード４０４を含む。マザーボード４０４は、マイクロプロセッサ４０６または他のデータプロセッシングユニット、および少なくとも１つのメモリデバイス４０８を搭載できる。メモリデバイス４０８はメモリセルのアレイを含むことができ、こうしたアレイは、アレイ内の個々のメモリセルにアクセスするためにアドレス指定回路に接続できる。さらに、メモリセルアレイは、メモリセルからのデータを読み込むための読み出し回路に接続できる。アドレス指定および読み出し回路は、メモリデバイス４０８およびプロセッサ４０６の間で情報を伝達するために使用可能である。これは、図１７に示されるマザーボード４０４のブロック図に図示される。こうしたブロック図において、アドレス指定回路は４１０として図示され、読み出し回路は４１２として図示される。
【００９３】
プロセッサデバイス４０６はプロセッサモジュールに対応でき、モジュールと共に利用される関連するメモリは、フラッシュ構造を含むことができる。
【００９４】
メモリデバイス４０８はメモリモジュールに対応可能であり、フラッシュメモリを含み得る。
【００９５】
図１８は、電子システム７００の高領域組織の簡略化されたブロック図を示す。システム７００は、例えば、コンピュータシステム、工程制御システム、またはプロセッサおよび関連するメモリを利用するいずれかの他のシステムに対応し得る。電子システム７００は、プロセッサ７０２、制御ユニット７０４、メモリデバイスユニット７０６および入力／出力（Ｉ／Ｏ）デバイス７０８を含む機能エレメントを有する（システムは、種々の実施形態において複数のプロセッサ、制御ユニット、メモリデバイスユニットおよび／またはＩ／Ｏデバイスを有し得ることが理解される）。概して、電子システム７００は、プロセッサ７０２、およびプロセッサ７０２、メモリデバイスユニット７０６およびＩ／Ｏデバイス７０８の間の他の相互作用によって、データ上で実行される動作を指定するネイティブ命令セットを有する。制御ユニット７０４は、命令をメモリデバイス７０６からフェッチし、実行させる動作セットを連続的に繰り返すことで、プロセッサ７０２、メモリデバイス７０６およびＩ／Ｏデバイス７０８の全動作を調整する。メモリデバイス７０６は、フラッシュカード等のフラッシュメモリを含み得る。
【００９６】
図１９は、電子システム８００の簡略化されたブロック図である。システム８００は、メモリセル８０４のアレイを有するメモリデバイス８０２、アドレスデコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作を制御するための読み出し／書き込み制御回路８１２、および入力／出力回路８１４を含む。メモリデバイス８０２はさらに、電力回路８１６、および、メモリセルが低閾値の伝導状態であるか、高閾値の非伝導状態であるかを決定するための電流センサ等のセンサ８２０を含む。図示される電力回路８１６は、電力供給回路８８０、基準電圧を提供するための回路８８２、第１のワード線にパルスを提供するための回路８８４、第２のワード線にパルスを提供するための回路８８６、および、ビット線にパルスを提供するための回路８８８を含む。システム８００はさらに、プロセッサ８２２、またはメモリへのアクセスのためのメモリコントローラを含む。
【００９７】
メモリデバイス８０２は、配線または金属線上のプロセッサ８２２から制御信号を受信する。入出力線によってアクセスされるデータを格納するために、メモリデバイス８０２が使用される。プロセッサ８２２またはメモリデバイス８０２のうちの少なくとも１つは、フラッシュメモリを含むことが可能である。
【００９８】
シングルパッケージプロセッシングユニット、または、単一の半導体チップ上で、プロセッサおよびメモリデバイスの間の通信時間を短縮するために種々の電子システムを作製可能である。
【００９９】
電子システムは、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、およびアプリケーション用のモジュールで使用可能であり、複数の層、マルチチップモジュールを含み得る。
【０１００】
電子システムは、時計、テレビ、携帯電話、パソコン、自動車、工業用制御システム、飛行機等の幅広い範囲のシステムのいずれかであり得る。
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１６】
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【図１７】
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【図１】
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【図１３】
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【図１５】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成22年4月7日(2010.4.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ランタニドと、酸素と、窒素とを含有する、少なくとも１つの誘電体材料を含む領域によって互いにスペーシングされる一組の電荷捕獲領域を含む、メモリセル。
【請求項２】
前記の組の前記電荷捕獲領域の両方が、複数のナノドットを含む、請求項１に記載のメモリセル。
【請求項３】
前記電荷捕獲領域のうちの１つの前記ナノドットの全ては、第１の平均断面寸法を有する第１の集団を形成し、前記電荷捕獲領域のうちのもう一つの前記ナノドットの全ては、第２の平均断面寸法を有する第２の集団を形成し、前記第１の平均断面寸法は、前記第２の平均断面寸法と少なくとも１０％異なる、請求項２に記載のメモリセル。
【請求項４】
前記電荷捕獲領域は互いに対して垂直に積層され、前記電荷捕獲領域のうちの１つは下部電荷捕獲領域であり、もう１つは上部電荷捕獲領域であり、
前記メモリセルは、前記下部電荷捕獲領域と下層の半導体基板との間にトンネル誘電体をさらに含み、
前記上部電荷捕獲領域の前記ナノドット集団は、前記下部電荷捕獲領域の前記ナノドット集団よりも小さい平均断面寸法を有する、請求項３に記載のメモリセル。
【請求項５】
メモリセルであって、
トンネル誘電体と、
前記トンネル誘電体上の第１のナノドット領域であって、前記第１のナノドット領域のナノドットは第１の集団密度を有する、第１のナノドット領域と、
前記第１のナノドット領域上の第２のナノドット領域であって、前記第２のナノドット領域のナノドットは、前記第１の集団密度と少なくとも約１０％異なる第２の集団密度を有する、第２のナノドット領域と、
前記第１のナノドット領域と前記第２のナノドット領域との間の少なくとも１つのスペーシング材料と、
前記第２のナノドット領域上の制御ゲートと、を含む、メモリセル。
【請求項６】
メモリセルであって、
トンネル誘電体と、
前記トンネル誘電体上の第１のナノドット領域であって、前記第１のナノドット領域のナノドットは、第１の平均断面寸法積を有する、第１のナノドット領域と、
前記第１のナノドット領域上の第２のナノドット領域であって、前記第２のナノドット領域のナノドットは、前記第１の平均断面寸法と少なくとも約１０％異なる第２の平均断面寸法を有する、第２のナノドット領域と、
前記第１のナノドット領域と第２のナノドット領域との間の少なくとも１つのスペーシング材料と、
前記第２のナノドット領域上の制御ゲートと、を含む、メモリセル。
【請求項７】
前記第２のナノドット領域上に、１つ以上のさらなるナノドット領域をさらに含む、請求項６に記載のメモリセル。
【請求項８】
前記１つ以上のさらなるナノドット領域のうちの１つは第３のナノドット領域であり、前記第１、第２、および第３のナノドット領域は、トラップ深さが互いに異なる、請求項７に記載のメモリセル。
【請求項９】
３〜５個のナノドットの総領域数を含む、請求項７に記載のメモリセル。
【請求項１０】
電子システムであって、
プロセッサと、
前記プロセッサとデータ通信するメモリであって、前記メモリは、複数のメモリセルを含み、前記個々のメモリセルのうちの少なくともいくつかは、
トンネル誘電体と、
前記トンネル誘電体上の第１の電荷捕獲領域と、
前記第１の電荷捕獲領域上のスペーシング誘電体材料と、
前記スペーシング誘電体材料上の第２の電荷捕獲領域と、
前記第２の電荷捕獲領域上の阻止誘電体と、
前記阻止誘電体上の制御ゲートと、を含む、メモリと、を含み、
前記第１および第２の電荷捕獲領域はそれぞれ、第１および第２のナノ粒子を含み、
前記第１および第２のナノ粒子は、集団密度が互いに異なる第１および第２の集団をそれぞれ形成する、電子システム。
【請求項１１】
前記個々のメモリセルのうちの前記少なくともいくつかは、前記第１および第２の領域に加えて、第３の電荷捕獲領域を含み、
前記第３の電荷捕獲領域は、前記第２の電荷捕獲領域上にあり、
前記第１、第２、および第３の電荷捕獲領域は、トラップ深さが互いに異なり、前記第１の電荷捕獲領域は最も深いトラップ深さを有し、前記第３の電荷捕獲領域は最も浅いトラップ深さを有し、前記第２の電荷捕獲領域は、前記第１の電荷捕獲領域の深さと、前記第３の電荷捕獲領域の深さとの中間のトラップ深さを有する、請求項１０に記載の電子システム。
【請求項１２】
それぞれ、３つの垂直に積層される電荷捕獲領域を有する複数のメモリセルをプログラミングする方法であって、
前記メモリセルのうちの少なくとも１つにおいて、あるメモリ状態を実現するために、主として前記電荷捕獲領域のうちの最も低いものだけに、電子を注入するステップと、
前記メモリセルのうちの少なくとも１つにおいて、別のメモリ状態を実現するために、前記電荷捕獲領域のうちの最も低いものを通過し、前記電荷捕獲領域のうちの前記最も低いものの上の電荷捕獲領域に電子を注入するステップと、
前記メモリセルのうちの少なくとも１つにおいて、第３のメモリ状態を実現するために、前記電荷捕獲領域のうちの最も低い２つを通過し、前記電荷捕獲領域のうちの第３の領域に前記電子を注入するステップと、を含む、方法。
【請求項１３】
メモリセルのアレイをプログラミングする方法であって、
誘電体材料によって互いに分離される３つの垂直に積層される分離電荷捕獲領域を含むように、前記アレイの前記個々のメモリセルを提供するステップと、
主として前記３つの電荷捕獲領域のうちの１つのみに電荷を提供することにより、前記メモリセルのうちの少なくとも１つを第１のメモリ状態にプログラミングするステップと、
主として前記３つの電荷捕獲領域のうちの２つのみに電荷を提供することにより、前記メモリセルのうちの少なくとも１つを第２のメモリ状態にプログラミングするステップと、
前記電荷捕獲領域の３つ全てに電荷を提供することにより、前記メモリセルのうちの少なくとも１つを第３のメモリ状態にプログラミングするステップと、を含む、方法。
【請求項１４】
メモリセルのアレイをプログラミングする方法であって、
誘電体材料によって互いに分離される３つの分離した電荷捕獲領域を含むように、前記アレイの前記個々のメモリセルを提供するステップと、
最初に第１のメモリ状態になるように前記メモリセルを提供するステップと、
主として前記３つの電荷捕獲領域のうちの１つのみに電荷を注入することにより、前記第１のメモリ状態から第２のメモリ状態へ、前記メモリセルのうちの少なくとも１つのプログラミング状態を高めるステップと、
主として前記３つの電荷捕獲領域のうちの２つのみに電荷を注入することにより、前記第２のメモリ状態から第３のメモリ状態へ、前記メモリセルのうちの少なくとも１つのプログラミング状態を高めるステップと、
前記電荷捕獲領域の３つ全てに電荷を注入することにより、前記第３のメモリ状態から第４のメモリ状態へ、前記メモリセルのうちの少なくとも１つのプログラミング状態を高めるステップと、を含む、方法。
【国際調査報告】
2010541296.tif 000023
2010541296.tif 000024