(57)【要約】  無線通信受信機は、無線通信受信機に設けられた増幅段のゲインに関連付けられた多数のＤＣオフセット値を各々が格納した、多数のルックアップテーブルを備える。各ルックアップテーブルのエントリは、キャリブレーションフェーズの段階において推定される。このようなキャリブレーション段階において、増幅段の選択された各ゲインについて、検索ロジックが現在のＤＣオフセット数を推定し、検索ロジックにフィードバックされた前のＤＣオフセットの推定と比較する。現在の推定と前の推定との差が所定のしきい値未満の場合、現在の推定が増幅段の選択されたゲインのＤＣオフセットに関連するとされ、ルックアップテーブルに格納される。この処理は、ルックアップテーブルが埋まるまで、対象の各増幅段の選択された各ゲインについて繰り返される。【選択図】図５Ａ
2010541499.tif 000002
【特許請求の範囲】
【請求項１】
第１増幅段の第１の複数のゲインのうちいずれか１つのゲインに各々が関連付けられている第１の複数のＤＣオフセット値を格納する第１ルックアップテーブルと、
第２増幅段の第２の複数のゲインのうちいずれか１つのゲインに各々が関連付けられている第２の複数のＤＣオフセット値を格納する第２ルックアップテーブルと
を備えるダイレクトコンバージョン受信機。
【請求項２】
ＡＤ変換器（ＡＤＣ）と、
前記ＡＤ変換器に呼応する検索ロジックと、
前記検索ロジックに呼応するフィードバックループと
をさらに備え、
前記検索ロジックは、前記第１増幅段の第１の選択されたゲインとさらに、前回の推定のイタレーションにおいて前記検索ロジックによって推定されたＤＣオフセット値を示すフィードバック信号とに従って、現在のＤＣオフセット値を推定し、
前記フィードバックループは、前記前回のイタレーションにおいて前記検索ロジックによって推定された前記ＤＣオフセット値を供給し、
前記検索ロジックはさらに、前記ＤＣオフセット値の前記現在の推定値と前記オフセット値の前記前回の推定値との差が、所定のしきい値よりも小さい場合に、前記ＤＣオフセット値の前記現在の推定値を前記第１ルックアップテーブルに格納する請求項１に記載のダイレクトコンバージョン受信機。
【請求項３】
前記検索ロジックは、さらに前記第２増幅段の第１の選択されたゲインとさらに、前回の推定のイタレーションにおいて作られた第２のＤＣオフセット値の推定値を示すフィードバック信号とに従って、前記第２のＤＣオフセット値を推定し、
前記検索ロジックは、さらに前記ＤＣオフセットの現在の第２の推定値と前記第２のオフセット値の前回の推定値との差が、前記所定のしきい値よりも小さい場合に、前記ＤＣオフセット値の前記第２の推定値を前記第２ルックアップテーブルに格納する請求項２に記載のダイレクトコンバージョン受信機。
【請求項４】
前記第１ルックアップテーブルから取得された各エントリを、関連付けられた２の補数表現に変換する第１変換ブロックと、
前記第２ルックアップテーブルから取得された各エントリを、関連付けられた２の補数表現に変換する第２変換ブロックと、
前記第１変換ブロックの出力と、前記第２変換ブロックの出力とを合計する加算器と
をさらに備える請求項３に記載のダイレクトコンバージョン受信機。
【請求項５】
前記加算器の出力を飽和させる飽和論理ブロックをさらに備える請求項４に記載のダイレクトコンバージョン受信機。
【請求項６】
前記飽和論理ブロックの出力を符号のないバイナリ数に変換する第３変換ブロックをさらに備える請求項５に記載のダイレクトコンバージョン受信機。
【請求項７】
前記第３変換ブロックに呼応するＤＡ変換器（ＤＡＣ）をさらに備える請求項６に記載のダイレクトコンバージョン受信機。
【請求項８】
前記ＤＡ変換器に呼応するフィルタをさらに備える請求項７に記載のダイレクトコンバージョン受信機。
【請求項９】
前記ＡＤ変換器に呼応する遅延素子をさらに備える請求項８に記載のダイレクトコンバージョン受信機。
【請求項１０】
前記第１増幅段の入力に結合されている第３増幅段と、
前記第１増幅段の出力に結合されている周波数変換モジュールと
をさらに備える請求項９に記載のダイレクトコンバージョン受信機。
【請求項１１】
第１増幅段の第１の複数のゲインのうちの異なるゲインに各々を関連付けて、第１の複数のＤＣオフセット値を格納する段階と、
第２増幅段の第２の複数のゲインのうちの異なるゲインに各々を関連付けて、第２の複数のＤＣオフセット値を格納する段階と
を備えるダイレクトコンバージョン受信機においてＤＣオフセットを推定する方法。
【請求項１２】
前記第１増幅段の第１の選択されたゲインと、さらに第１の推定のイタレーションにおいて推定された第１のＤＣオフセット値を示すフィードバック信号とに従って、第２のＤＣオフセット値を推定する段階と、
前記推定された第２のＤＣオフセット値と前記推定された第１のＤＣオフセット値との差が、所定のしきい値よりも小さい場合に、前記推定された第２のＤＣオフセット値を第１ルックアップテーブルに格納する段階と、
前記推定された第２のＤＣオフセット値と前記推定された第１のＤＣオフセット値との差が、所定のしきい値以上である場合に、第３のＤＣオフセット値を推定する段階と
をさらに備える請求項１１に記載の方法。
【請求項１３】
前記第２増幅段の第１の選択されたゲインと、さらに第１の推定のイタレーションにおいて推定された第４のＤＣオフセット値を示すフィードバック信号とに従って、第５のＤＣオフセット値を推定する段階と、
前記推定された第５のＤＣオフセット値と前記推定された第４のオフセット値との差が、前記所定のしきい値よりも小さい場合に、前記推定された第５のＤＣオフセット値を第２ルックアップテーブルに格納する段階と、
前記推定された第５のＤＣオフセット値と前記推定された第４のＤＣオフセット値との差が前記所定のしきい値以上である場合に、第６のＤＣオフセット値を推定する段階と
をさらに備える請求項１２に記載の方法。
【請求項１４】
前記第１ルックアップテーブルに格納された各エントリを、関連付けられた２の補数表現に変換する段階と、
前記第２ルックアップテーブルに格納された各エントリを、関連付けられた２の補数表現に変換する段階と、
前記第１ルックアップテーブルおよび前記第２ルックアップテーブルに格納されたエントリの前記２の補数表現を加算して合計を生成する段階と
をさらに備える請求項１３に記載の方法。
【請求項１５】
前記合計を飽和する段階をさらに備える請求項１４に記載の方法。
【請求項１６】
前記飽和された合計を符号のないバイナリ数に変換する段階をさらに備える請求項１５に記載の方法。
【請求項１７】
前記符号のないバイナリ数をアナログ信号に変換する段階をさらに備える請求項１６に記載の方法。
【請求項１８】
前記アナログ信号をフィルタする段階をさらに備える請求項１７に記載の方法。
【請求項１９】
前記第２増幅段を用いて前記アナログ信号を増幅する段階と、
前記増幅された信号をデジタル信号に変換する段階と、
前記デジタル信号を遅延する段階と
をさらに備える請求項１８に記載の方法。
【請求項２０】
前記第１増幅段へ供給される前に前記信号を増幅する段階と、
前記第１増幅段の出力を周波数変換する段階と
をさらに備える請求項１９に記載の方法。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、２００７年１０月３日に出願した「変ＤＣゲインを有するダイレクトコンバージョン型システムにおける効率的なＤＣキャリブレーション方法および装置（Ｍｅｔｈｏｄ  Ａｎｄ  Ａｐｐａｒａｔｕｓ  Ｆｏｒ  Ｅｆｆｉｃｉｅｎｔ  ＤＣ  Ｃａｌｉｂｒａｔｉｏｎ  Ｉｎ  Ａ  Ｄｉｒｅｃｔ−Ｃｏｎｖｅｒｓｉｏｎ  Ｓｙｓｔｅｍ  Ｗｉｔｈ  Ｖａｒｉａｂｌｅ  ＤＣ  Ｇａｉｎ）」なる名称の米国仮出願第６０／９７７，２９９号明細書による、米国特許法第３５条１１９（ｅ）に基づく優先権を主張するものであり、その内容の全体を参照により本出願に組み込む。
【背景技術】
【０００２】
典型的なダイレクトコンバージョン受信機は、ミキサ、ベースバンドフィルタ、ベースバンド可変増幅器、ＲＦ可変増幅器、およびＡＤ変換器を備える。ダイレクトコンバージョン受信機とヘテロダイン受信機との主な違いは、ダイレクトコンバージョン受信機が、中間周波数ではなくＤＣを中心とする信号を出力することにある。
【０００３】
図１は、典型的なダイレクトコンバージョン受信機のブロック図である。Ｇ１は、第１ＲＦ増幅器１０のゲインを示す。Ｇ２は、第２ＲＦ増幅器１２のゲインを示す。ミキサ１４は、周波数変換を実施する。ローパスフィルタ１６は、周波数を選択する。Ｇ３は、ベースバンド増幅器１８のゲインを示す。ＡＤ変換器２０は、受信するアナログ信号をデジタル信号へと変換する。
【０００４】
図２が示すように、信号線Ｓ１とＬ１とを十分に分離することができないこと（つまり、物理的な距離間隔）は、ミキサ１４における、ある程度のＬＯリークの原因となる。これは、低い周波数に変換されたベースバンド信号と混合されてミキサ１４の出力として表れる、一般的にセルフミキシングと呼ばれる現象である。従って、ミキサ１４が供給する信号Ｓ３は、低い周波数に変換された受信波形、ＤＣ成分、および高周波数成分の混合である。このような高周波数成分は、フィルタ１６で除去される。
【０００５】
信号Ｓ３のＤＣ成分は、増幅器１２のゲインＧ２に応じて変化してよい。ローパスフィルタ１６も、ゲインに依存するＤＣオフセットをもたらす場合がある。ＡＤ変換器２０が処理可能な電圧振幅には限りがあることから、受信機のＲＦおよびベースバンド部分の両方からの潜在的に大きなＤＣオフセットがＡＤ変換器２０を飽和させる場合がある。このため、ベースバンド復調器へ入力される信号の完全性とダイナミックレンジとを保つには、ＡＤ変換器２０へ到達する以前にＤＣオフセットが最小化される必要がある。公知のとおり、受信機は、アナログフロントエンドおよびベースバンド復調器を備える場合が多い。これは、ＤＣオフセットを低減するべく、信号線Ｓ３などの信号線に補正係数を導入するといった、従来のキャリブレーションテクニックを用いることで実現してよい。この処理は、ＤＣキャリブレーションまたはＤＣオフセット補正と呼ばれることが多い。
【０００６】
しかしながら、ゲインＧ２およびＧ３が変化するにつれて、望ましい補正係数もまた概して変化する。このため、これらのゲインに応じて信号パスが急速に補正係数を調整しない限り、信号に摂動が引き起こされる。これは、異なるゲイン状況に応じた補正係数を予め格納する、ルックアップテーブル（ＬＵＴ）を用いることによって実現できる。
【０００７】
典型的なアプリケーションでは、ＡＤ変換器の前においてＤＣオフセットを低減することが望ましい。テレビの受信に用いられるような典型的な受信機では、ＤＣオフセットの処理に２つの公知のテクニックが用いられている。図３に示す１つめの従来技術によると、Ｇ２とＧ３との間で可能な全てのゲイン分配についてＤＣオフセットが推定され、その結果がルックアップテーブル（ＬＵＴ）２２に格納される。ＬＵＴ２２は、受信機がＧ２またはＧ３のいずれかを変化させる度に参照される。従って、ＬＵＴ２２のエントリ数は、（Ｇ２ＸＧ３）である。このテクニックは、比較的単純ではあるものの、時間がかかり、特にＧ２およびＧ３のゲインレンジが大きくなった場合に長時間にわたってしまう。動作の速度を向上させるべく、ＤＣオフセットの推定値をハードウェアに格納すると、半導体ダイのサイズが増大し、コストが上がる。
【０００８】
図４に示す２つ目の従来技術によると、固定数のＧ２およびＧ３の組み合わせについてＤＣオフセットが推定され、テーブル２４に格納される。このテクニックは、ハードウェアの複雑性を低減するものの、復調器による動的なＤＣオフセットの低減を必要とする。チャネル条件によってＧ２およびＧ３が変化することから、ＤＣオフセットの振幅を最小値に保つＧ２およびＧ３値の適切な組み合わせを選択することは、困難である。また、このテクニックでは、ＤＣオフセット値がゲインに伴って大幅に変化しないことが求められる。
【発明の概要】
【課題を解決するための手段】
【０００９】
本発明のある実施形態によると、ダイレクトコンバージョン受信機は、一部において、第１増幅段の第１の多数のゲインのうちいずれか１つのゲインに各々が関連付けられている第１の複数のＤＣオフセット値を格納する第１ルックアップテーブルと、第２増幅段の第２の複数のゲインのうちいずれか１つのゲインに各々が関連付けられている第２の複数のＤＣオフセット値を格納する第２ルックアップテーブルとを備える。
【００１０】
ある実施形態によると、ダイレクトコンバージョン受信機は、一部において、ＡＤ変換器と、ＡＤ変換器に呼応する検索ロジックと、検索ロジックに呼応するフィードバックループとをさらに備える。検索ロジックは、第１増幅段の第１の選択されたゲインとさらに、前の推定のイタレーションにおいて検索ロジックによって推定されたＤＣオフセット値を示すフィードバック信号とに従って、現在のＤＣオフセット値を推定し、フィードバックループは、前のイタレーションにおいて検索ロジックによって推定されたＤＣオフセット値を供給する。検索ロジックはさらに、推定された現在のＤＣオフセット値と推定された前のオフセット値との差が、所定のしきい値よりも小さい場合に、推定された現在のＤＣオフセット値を第１ルックアップテーブルに格納する。
【００１１】
検索ロジックは、さらに第２増幅段の第１の選択されたゲインとさらに、前の推定のイタレーションにおいて推定された第２のＤＣオフセット値を示すフィードバック信号とに従って、第２のＤＣオフセット値を推定する。検索ロジックは、さらに推定された現在の第２のＤＣオフセット値と推定された前の第２のオフセット値との差が、所定のしきい値よりも小さい場合に、現在の第２のＤＣオフセット値を第２ルックアップテーブルに格納する。
【００１２】
ある実施形態によると、ダイレクトコンバージョン受信機は、一部において、第１ルックアップテーブルから取得された各エントリを、関連付けられた２の補数表現に変換する第１変換ブロックと、第２ルックアップテーブルから取得された各エントリを、関連付けられた２の補数表現に変換する第２変換ブロックと、第１変換ブロックの出力と、第２変換ブロックの出力とを合計する加算器とをさらに備える。ある実施形態によると、ダイレクトコンバージョン受信機は、一部において、加算器の出力を飽和する飽和論理ブロックをさらに備える。ある実施形態によると、ダイレクトコンバージョン受信機は、一部において、飽和論理ブロックの出力を符号のないバイナリ数に変換する第３変換ブロックをさらに備える。ある実施形態によると、ダイレクトコンバージョン受信機は、一部において、第３変換ブロックに呼応するＤＡ変換器（ＤＡＣ）をさらに備える。
【００１３】
ある実施形態によると、ダイレクトコンバージョン受信機は、一部において、ＤＡ変換器に呼応するフィルタと、ＡＤ変換器に呼応する遅延素子と、第１増幅段の入力に結合された第３増幅段と、第１増幅段の出力に結合された周波数変換モジュールとをさらに備える。
【００１４】
本発明のある実施形態によると、ダイレクトコンバージョン受信機においてＤＣオフセットを推定する方法は、一部において、第１増幅段の第１の複数のゲインのうちの異なるゲインに各々を関連付けて、第１の複数のＤＣオフセット値を格納する段階と、第２増幅段の第２の複数のゲインのうちの異なるゲインに各々を関連付けて、第２の複数のＤＣオフセット値を格納する段階とを備える。
【００１５】
ある実施形態によると、方法は、一部において、第１増幅段の第１の選択されたゲインと、さらに第１の推定のイタレーションにおいて推定された第１のＤＣオフセット値を示すフィードバック信号とに従って、第２のＤＣオフセット値を推定する段階と、推定された第２のＤＣオフセット値と推定された第１のＤＣオフセット値との差が、所定のしきい値よりも小さい場合に、推定された第２のＤＣオフセットを第１ルックアップテーブルに格納する段階と、推定された第２のＤＣオフセット値と推定された第１のＤＣオフセット値との差が、所定のしきい値以上である場合に、第３のＤＣオフセット値を推定する段階とをさらに備える。
【００１６】
ある実施形態によると、方法は、第２増幅段の第１の選択されたゲインと、さらに第１の推定のイタレーションにおいて推定された第４のＤＣオフセット値を示すフィードバック信号とに従って、第５のＤＣオフセット値を推定する段階と、推定された第５のＤＣオフセット値と推定された第４のオフセット値との差が、所定のしきい値よりも小さい場合に、推定された第５のＤＣオフセット値を第２ルックアップテーブルに格納する段階と、推定された第５のＤＣオフセット値と推定された第４のＤＣオフセット値との差が所定のしきい値以上の場合に、第６のＤＣオフセット値を推定する段階とをさらに備える。
【００１７】
ある実施形態によると、方法は、第１ルックアップテーブルに格納された各エントリを、関連付けられた２の補数表現に変換する段階と、第２ルックアップテーブルに格納された各エントリを、関連付けられた２の補数表現に変換する段階と、第１ルックアップテーブルおよび前記第２ルックアップテーブルに格納されたエントリの２の補数表現を加算して合計を生成する段階とをさらに備える。
【００１８】
ある実施形態によると、方法は、合計を飽和する段階と、飽和した合計を符号のないバイナリ数に変換する段階と、符号のないバイナリ数をアナログ信号に変換する段階とをさらに備える。ある実施形態によると、方法は、アナログ信号をフィルタする段階と、第２増幅段を用いてアナログ信号を増幅する段階と、増幅された信号をデジタル信号に変換する段階と、デジタル信号を遅延する段階とをさらに備える。ある実施形態によると、方法は、第１増幅段へ供給される前に信号を増幅する段階と、第１増幅段の出力を周波数変換する段階とをさらに備える。
【図面の簡単な説明】
【００１９】
【図１】従来技術で既知である、典型的なダイレクトコンバージョン受信機のブロック図である。
【００２０】
【図２】従来技術で既知である、ダイレクトコンバージョン受信機におけるセルフミキシングの原因となるＬＯリークを示す。
【００２１】
【図３】従来技術で既知である、ルックアップテーブルを設けたダイレクトコンバージョン受信機を示す。
【００２２】
【図４】従来技術で既知である、ルックアップテーブルを設けたダイレクトコンバージョン受信機を示す。
【００２３】
【図５Ａ】本発明のある例示的な実施形態による、キャリブレーションフェーズの第１の部分における第１増幅段に関連付けられたＤＣオフセット値を格納およびキャリブレーションするべく用いられるシステム構成のブロック図である。
【００２４】
【図５Ｂ】本発明の別の例示的な実施形態による、キャリブレーションフェーズの第１の部分における第１増幅段に関連付けられたＤＣオフセット値を格納およびキャリブレーションするべく用いられるシステム構成のブロック図である。
【００２５】
【図６Ａ】本発明のある例示的な実施形態による、キャリブレーションフェーズの第２の部分における第２増幅段に関連付けられたＤＣオフセット値を格納およびキャリブレーションするべく用いられるシステム構成のブロック図である。
【００２６】
【図６Ｂ】本発明の別の例示的な実施形態による、キャリブレーションフェーズの第２の部分における第２増幅段に関連付けられたＤＣオフセット値を格納およびキャリブレーションするべく用いられるシステム構成のブロック図である。
【００２７】
【図７】本発明のある実施形態による、キャリブレーションフェーズ中に多数のルックアップテーブルにＤＣオフセット値を格納すべく実行されるステップのフローチャートである。
【００２８】
【図８】本発明のある実施形態による、無線通信受信機の多数のブロックである。
【発明を実施するための形態】
【００２９】
本発明のある実施形態によると、無線通信システムの２以上の増幅段に関連付けられた、多数のゲインの組み合わせに対応するＤＣオフセットは、効率的に推定され、関連付けられたルックアップテーブルに格納される。その後、受信機の通常動作中に格納された値が用いられる。従って、本発明のある実施形態によると、ゲインのあらゆる組み合わせの各々について、ＤＣオフセットを徹底的に特定する必要がない。例えば、ある一対の増幅段の組み合わせに関連付けられたゲインＧ２およびＧ３をＤＣ補償すると仮定する。本発明のある実施形態によると、Ｇ２＋Ｇ３のイタレーションと格納場所とが必要となる。つまり、実装に要する時間とメモリが大幅に減縮される。一方で、図３に示すように、従来のシステムでは、ＤＣキャリブレーションアルゴリズムのＧ２ＸＧ３のイタレーションとＧ２ＸＧ３の格納要素とが必要となる。
【００３０】
キャリブレーションフェーズでは、受信機に設けられた２以上の増幅段に関連付けられた、対応するＤＣオフセット値がルックアップテーブルに追加される。図５Ａは、本発明のある例示的な実施形態による、キャリブレーションフェーズの第１の部分における増幅段に関連付けられたＤＣオフセット値を格納およびキャリブレーションするべく用いられるシステム構成１００のブロック図である。キャリブレーションフェーズの第１の部分においては、増幅器１２のゲインＧ２に関連付けられたＤＣオフセット値が推定され、ＬＵＴ３４に格納される。キャリブレーションフェーズの第２の部分においては、増幅器１８のゲインＧ３に関連付けられるＤＣオフセット値が推定され、ＬＵＴ４２に格納される。増幅器１０は、ゲインＧ１を有すると想定される。
【００３１】
キャリブレーションフェーズの第１の部分においては、ゲインＧ３およびＧ１は固定値に設定され、ゲインＧ２は、Ｇ２がＬＵＴ３４に追加されるべく所望の範囲で変化する。ある実施形態によると、キャリブレーションフェーズの第１の部分においては、Ｇ２に関連付けられたＤＣオフセット値を推定する間、Ｇ３のＬＵＴ４２は、ＤＡ変換器２０の中間出力に対応する値に初期化されてよい。第１および第２キャリブレーションフェーズの両方において、フロントエンドの低ノイズ増幅器ＬＮＡ１５０は、スイッチＳ１によってシステム１００から分離している。これにより、信号バスＳ１はアンテナ１０２から分離し、いかなるＲＦ受信信号によってもＤＣキャリブレーションが妨害されることを防止する。
【００３２】
図５Ａは、一部にミキサ１４、ローパスフィルタ１６、ＡＤ変換器２０、遅延素子３０、二分検索論理ブロック３２、ＬＵＴ３４、受信したバイナリ数を２の補数表現に変換する第１変換論理ブロック３６、加算器３８、飽和論理ブロック４４、飽和論理ブロック４４の出力を符号のない数値に変換する第２変換論理ブロック４６、ＤＡ変換器４８、およびＬＵＴ４２から受信するＤＣオフセット値を関連した２の補数表現に変換する第３変換論理ブロック４０を含む、システム１００を示す。各々が増幅段と関連付けられたＤＣオフセットゲインを格納および供給する、一対のＬＵＴを参照することで、本発明を説明するが、各々が３以上の増幅段の異なる増幅段に関連するデータを格納および供給する、３以上のＬＵＴが用いられてもよい。
【００３３】
増幅器１２は、増幅器１０から受信する信号を増幅し、増幅した信号を周波数変換モジュール１４へ供給する。周波数変換モジュール１４は、この例示的な実施形態ではミキサとして示されており、受信する信号の周波数を変換する。フィルタ１６は、ミキサ１４から受信する信号のうち、望ましくないスペクトルを除去する。フィルタ１６の出力信号は、増幅器１８によって増幅された後、ＡＤ変換器２０によってデジタル化される。遅延素子３０は、ＡＤ変換器２０の出力を検索ロジック３２へ供給される前にセトリングさせる。検索ロジック３２は、遅延素子３０から受信するバイナリ値に関連する、ＬＵＴ３４の中のエントリを特定する。ＬＵＴ３４の中で特定されたエントリは、第１変換論理ブロック３６によって対応する２の補数表現に変換され、加算器３８へ供給される。ＬＵＴ４２に格納されたＧ３の初期値は、第３変換論理ブロック４０によって対応する２の補数表現に変換され、加算器３８へ供給される。
【００３４】
キャリブレーションフェーズの第１の部分においては、ゲインＧ１およびＧ３は一定に保たれ、新たに選択されたＧ２の各値について、新たなＤＣオフセット値がＬＵＴ３２へ追加される。この処理はＬＵＴ３２が満たされるまで繰り返される。ＬＵＴ３４に追加するべく、検索ロジック３２は、ＡＤ変換器２０によって供給されたバイナリ値を用い、ＤＣオフセット値が変化すると期待される範囲に応じてＤＣオフセット数を推定する。推定されたオフセット数は、第１、第２、および第３論理ブロック３６、４４、４６、加算器３８、およびＤＡ変換器４８を含むフィードバックループを用いて検索ロジック３２へとフィードバックされる。図５のように、ＤＡ変換器４８の出力は、フィルタ１６へ供給される。検索ロジック３２は、推定する値とフィードバックパスから受信する値との差が所定値を下回るまで推定する値を変更し続ける。つまり、各イタレーションにおいて、検索ロジック３０は、前のイタレーションサイクルで推定した値と新たに推定した値とが収束し、これら２つの推定値の差を所定のしきい値未満となるまで最小化しようとする。ある実施形態では、このしきい値がバイナリ値０に設定されてよい。ある例では、推定値とフィードバックされた値との差が所定のしきい値未満となるまでに７〜１０回のイタレーションが必要である。一部の実施形態では、検索ロジック３２は二分検索を実行する。また別の実施形態では、検索ロジック３２は線分検索などを実行する。
【００３５】
ＤＡ変換器４８が真のバイナリＤＡ変換器である場合に、ＬＵＴ３４および４２から供給される数の加算器３８が生成する合計が、ＤＡ変換器４８のビット幅を超過することのないよう、まずＬＵＴ３４および４２によって供給される値がそれらの２の補数表現に変換される。第１変換ブロック３６は、ＬＵＴ３４から受信するバイナリデータを関連付けられた２の補数形式に変換する。同様に、第３変換ブロック４０は、ＬＵＴ３４から受信するバイナリデータを関連付けられた２の補数形式に変換する。加算器３８は、変換ブロック３６および４０の出力を加算し、この合計を飽和ロジック４４へと送る。飽和ロジックが受信する数を超えるビットをバイナリ合計が含まないようにすることによって、飽和ロジック４６は、このバイナリ合計を飽和させる。例えば、変換ブロック３６および４０が各々４ビットの数を供給するとする。これらの２数の合計は、加算器３８によって生成され、４ビットを超える場合があり、ＤＡ変換器４８が正しく動作しない場合がある。これを阻止するべく、飽和ロジック４４は、例えば、加算器３８が生成可能な最大値を制限、あるいはキャリーオーバービットを破棄することで、加算器３８から受信する合計を保持する。例えば、変換ブロック３６および４０の各々が４ビットの論理ブロックである場合、加算器３８によって生成されるこれらの合計は、最大でもバイナリ数１１１１に保たれる。飽和論理ブロック４４の出力は、符号のないバイナリ数に変換され、動作の結果がＤＡ変換器４８によって処理可能となる。
【００３６】
図５Ｂは、本発明の別の例示的な実施形態による、キャリブレーションフェーズの第１の部分における増幅段１２に関連付けられたＤＣオフセット値を格納およびキャリブレーションするべく用いられる、システム構成２００のブロック図である。システム構成２００は、ＤＡ変換器１４８が２の補数ＤＡ変換器タイプである点を除き、システム構成１００に類似する。故に、システム２００は、ＬＵＴ３４および４２に格納されたエントリをそれらの２の補数表現に変換する論理ブロックを含まない。また、システム２００では、符号のあるバイナリ数を符号のないバイナリ数に変換する論理ブロックの必要がない。
【００３７】
図６Ａは、本発明のある例示的な実施形態による、キャリブレーションフェーズの第２の部分における増幅器１８に関連付けられたＤＣオフセット値を格納およびキャリブレーションするべく用いられる、システム構成３００のブロック図である。システム３００は、Ｇ３値を変化させることで取得したＤＣオフセット値をＬＵＴ４２に追加する点を除き、システム１００に類似する。故に、システム３００では、ＬＵＴ４２が検索ロジック３２と第１変換論理ブロック３６との間に結合される。キャリブレーションフェーズの第２の部分においては、ゲインＧ２およびＧ１は固定値に設定され、ゲインＧ３は所望の範囲で変化する。Ｇ２の選択された一定値およびＧ３の選択された多数の値の各々についてＬＵＴ４２にエントリが格納される。ＬＵＴ４２の各エントリは、ゲインＧ３の異なる値に関連付けられたＤＣオフセット補正数に対応する。
【００３８】
図６Ｂは、本発明の別の例示的な実施形態による、キャリブレーションフェーズの第２の部分における増幅器１８に関連付けられたＤＣオフセット値を格納およびキャリブレーションするべく用いられる、システム構成４００のブロック図である。システム構成４００は、ＤＡ変換器１４８が２の補数ＤＡ変換器タイプである点を除き、システム構成３００に類似する。故に、システム構成４００は、ＬＵＴ３４および４２に格納されたエントリをそれらの２の補数表現に変換する論理ブロックを含まない。また、システム構成４００では、符号のあるバイナリ数を符号のないバイナリ数に変換する論理ブロックの必要がない。
【００３９】
上述のように、ゲインＧ３（およびそのＬＵＴ４２のポインタ）が最大ゲイン値などの任意の一定値に保たれた状態で、ＬＵＴ３４には、ゲインＧ２に関連付けられたＤＣオフセット補正数が追加される。その後、ゲインＧ２（およびそのＬＵＴ３４のポインタ）が任意の一定値に保たれた状態で、ＬＵＴ４２には、ゲインＧ３に関連付けられたＤＣオフセット補正数が埋められ追加される。ＬＵＴの３４と４２とがどちらから埋められるかの順序は、変更されてよい。さらには、より多くのテーブルおよびキャリブレーションフェーズを用いて同様にゲイン段をさらに設けてよい。ＤＡ変換器４８で用いられるビットの数は、受信機に存在するＤＣオフセットの大きさなど、様々な要素に依存してよい。
【００４０】
図７は、本発明のある実施形態による、キャリブレーションフェーズ中に多数のルックアップテーブルにＤＣオフセット値を格納すべく実行されるステップのフローチャート７００である。ステップ７０２では、ＬＵＴのエントリは、ＤＡ変換器の中間動作ポイントなどの既知の値に初期化される。ステップ７０４で、増幅（ゲイン）段ｉに関連付けられたＤＣオフセットキャリブレーション値を生成するべく、ステップ７０６では、その他全ての段のゲインが既知の値に設定される。一部の実施形態では、これらの既知の値は、それぞれの段の最大ゲインであってよい。その後、ステップ７０８では、キャリブレートされている増幅段ｉのゲインを、最小値から最大値へと増加的に変化させる。ステップ７１０では、段ｉのゲインの各値についてキャリブレーション処理が実行され、対応するＤＣオフセット値を反復的に推定する。ステップ７１２では、推定されたＤＣオフセット値が所定の条件を満たすと、関連付けられたＬＵＴエントリに格納される。その後、ステップ７１４では、段のゲインが変更され、段ｉの各ゲインについて、関連付けられたＬＵＴｉに１エントリが格納されるまで処理が繰り返される。その後、ステップ７１６では、キャリブレーションが次の段ｉ＋１へと進み、各増幅段の選択された各ゲインに関連付けられたＤＣオフセット値が推定され、対応するＬＵＴエントリに格納されるまで処理が繰り返される。
【００４１】
図８は、本発明のある実施形態による、受信機の一部のブロック図である。ＬＵＴ３４および４２は、それぞれが増幅段１２および１８に関連付けられた、推定されたＤＣオフセット値を含む。上述のとおり、ＬＵＴ３４および４２のエントリはＤＣオフセットのキャリブレーションフェーズにおいて格納される。キャリブレーションフェーズに続き、スイッチＳ１を介してフロントエンドＬＮＡ１５０が増幅器１０に結合される。信号Ａに従って選択された増幅器１２の各ゲインについて、対応するＤＣオフセット値がＬＵＴ３４から取得され、変換論理ブロック４０へ送られる。つまり、信号Ａに応じて増幅器１２のゲインが変化するに伴い、増幅器１２の変化するゲインに起因するＤＣオフセットのあらゆる変化を補償するべく、異なる値がＬＵＴ３４から取得される。同様に、信号Ｂに従って選択された増幅器１８の各ゲインについて、対応するＤＣオフセット値がＬＵＴ４２から取得され、変換論理ブロック３６へ送られる。つまり、信号Ｂに応じて増幅器１８のゲインが変化するに伴い、増幅器１８の変化するゲインに起因するＤＣオフセットのあらゆる変化を補償するべく、異なる値がＬＵＴ４２から取得される。
【００４２】
ＬＵＴ３４から取得されたＤＣオフセット値は、論理変換ブロック４０を用いて２の補数表現に変換される。同様に、ＬＵＴ４２から取得されたＤＣオフセット値は、論理変換ブロック３６を用いて２の補数表現に変換される。加算器３８は、論理ブロック３６および４０の出力を合計し、この合計を飽和ブロック４４へ供給する。飽和ブロック４４によって供給された飽和合計は、符号のないバイナリ数に変換され、ＤＡ変換器４８へ送られる。ＤＡ変換器４８は、受信した符号のない数をアナログ信号に変換し、これをミキサ１４とフィルタ１６とを結合する信号パスＳ３へと供給する。
【００４３】
本発明の上述の実施形態は、例示的であって限定するものではない。様々な代替および等価物が可能である。本発明は、増幅段およびルックアップテーブルの数によって限定されない。本発明は、本開示を配し得る集積回路の種類によって限定されず、また本開示は、本開示の製造に用いられ得る、例えばＣＭＯＳ、バイポーラ、またはＢＩＣＭＯＳなどのいかなる特定の種類のプロセス技術にも限定されない。その他の追加、削除、または変更は、本開示によって自明であり、これらは添付の特許請求の範囲の範疇に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【国際調査報告】
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