(57)【要約】  電荷蓄積フローティングゲート又は電荷蓄積誘電体を含む記憶トランジスタと選択トランジスタとを備えた少なくとも一つのセルを含む２Ｔ  ＮＯＲセルアレイ及び２Ｔ  ＮＯＲセルアレイのデータ処理方法を提供する。２Ｔ  ＮＯＲセルアレイは、選択トランジスタ及び記憶トランジスタを含む。選択トランジスタは、ビットラインに接続された端子と選択信号が印加されるゲート端子とを含む。記憶トランジスタは、選択トランジスタの他の端子に接続された端子と、共通ソースラインに接続された他の端子と、制御電圧が印加されるゲートとを含む。プログラム動作が行われるときに、選択トランジスタ及び記憶トランジスタのバルク領域にバックバイアス電圧が印加されて、記憶トランジスタのゲートとバルク領域との間にはフローティングゲート又は電荷蓄積誘電体が設けられる。
2010514196.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインに接続された端子と、選択信号が印加されるゲート端子とを有する選択トランジスタと、
前記選択トランジスタの他の端子に接続された端子と、共通ソースラインに接続された他の端子と、制御電圧が印加されるゲートとを有する記憶トランジスタとを備え、
プログラム動作が行われるときに前記選択トランジスタ及び前記記憶トランジスタのバルク領域にバックバイアス電圧が印加され、
前記記憶トランジスタのゲートと前記バルク領域との間に、フローティングゲート又は電荷蓄積誘電体が設けられたことを特徴とする２Ｔ（２つのトランジスタ）ＮＯＲ型不揮発性メモリセルアレイ。
【請求項２】
前記電荷蓄積誘電体は、少なくとも１つの酸化膜層及び少なくとも１つの窒化膜層を含む物質又は、テトラヘドラル・アモルファス・カーボン及び少なくとも１つの酸化膜層を含む物質にてなることを特徴とする請求項１に記載の２Ｔ  ＮＯＲ型メモリセルアレイ。
【請求項３】
前記電荷蓄積誘電体は、ＯＮ(酸化膜−窒化膜)層、ＯＮＯ(酸化膜−窒化膜−酸化膜)層及びＴＡＣ−Ｏ(テトラヘドラル・アモルファス・カーボン酸化膜)層のうちの１つであることを特徴とする請求項２に記載の２Ｔ  ＮＯＲ型メモリセルアレイ。
【請求項４】
前記選択トランジスタのゲート誘電体は、単一の酸化膜層であるか、もしくは、前記電荷蓄積誘電体と同一であることを特徴とする請求項１に記載の２Ｔ  ＮＯＲ型メモリセルアレイ。
【請求項５】
第１の電圧ＶＤが印加される端子と、選択信号ＶＳＧが印加されるゲートとを有する選択トランジスタと、
前記選択トランジスタの他の端子に接続された端子と、第２の電圧ＶＳが印加される他の端子と、制御信号ＶＣＧが印加されるゲートとを有する記憶トランジスタとを含むＮＯＲ型不揮発性メモリのデータ処理方法であって、
前記選択トランジスタのバルク領域及び前記記憶トランジスタのバルク領域に第３の電圧ＶＢを印加することと、
ホットキャリア注入方法を用いることによって前記記憶トランジスタにデータを記憶することと、
前記記憶されたデータを読み出すか又は消去することとを備えたこと特徴とする２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【請求項６】
前記第１の電圧、前記第２の電圧、前記第３の電圧及び前記制御信号の電圧レベルのうちの少なくとも１つの電圧レベルを、動作中に変化させることを特徴とする請求項５に記載の２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【請求項７】
前記選択トランジスタ及び前記記憶トランジスタがＮ型のトランジスタでありかつ前記記憶トランジスタにデータが記憶されるとき、
前記第１の電圧の電圧レベルは１Ｖから５Ｖまでの範囲であり、
前記選択信号の電圧レベルは３Ｖから９Ｖまでの範囲であり、
前記制御信号の電圧レベルは−３Ｖから９Ｖまでの範囲であり、
前記第２の電圧の電圧レベルは０Ｖから３Ｖまでの範囲であり、
前記第３の電圧の電圧レベルは−４Ｖから０Ｖまでの範囲であることを特徴とする請求項５に記載の２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【請求項８】
前記制御信号の電圧レベルを初期電圧レベルＶｉから最終電圧レベルＶｆまでの範囲内で変化させてデータを記憶することを特徴とする請求項７に記載の２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【請求項９】
前記初期電圧レベルは−３Ｖから３Ｖまでの範囲であり、前記最終電圧レベルは０Ｖから９Ｖまでの範囲であることを特徴とする請求項８に記載の２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【請求項１０】
前記記憶トランジスタに記憶されたデータが読み出されるとき、
前記第１の電圧の電圧レベルは０．５Ｖから２Ｖまでの範囲であり、
前記選択信号の電圧レベルは１Ｖから５Ｖまでの範囲であり、
前記制御信号の電圧レベルは０Ｖから５Ｖまでの範囲であり、
前記第２の電圧の電圧レベルは０Ｖであり、
前記第３の電圧の電圧レベルは−３Ｖから０Ｖまでの範囲であることを特徴とする請求項５に記載の２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【請求項１１】
前記記憶トランジスタに記憶されたデータが消去されるとき、
前記第１の電圧はフローティング状態にあり、
前記選択信号はフローティング状態にあり、
前記制御信号の電圧レベルは−１６Ｖから０Ｖまでの範囲であり、
前記第２の電圧はフローティング状態にあり、
前記第３の電圧の電圧レベルは０Ｖから２０Ｖまでの範囲であることを特徴とする請求項５に記載の２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【請求項１２】
前記制御信号及び前記第３の電圧のうちの少なくとも１つは初期電圧レベルから最終電圧レベルまでの範囲内で変化させて前記記憶トランジスタに記憶されたデータを消去することを特徴とする請求項１1に記載の２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【請求項１３】
前記制御信号の初期電圧レベルは０Ｖであって、
最終電圧レベルは−４Ｖから−１０Ｖまでの範囲であり、
前記第３の電圧の初期電圧レベルは、電圧Ｖｃｃ(不揮発性メモリ回路の電源電圧である。)から１０Ｖまでの範囲であり、
前記最終電圧レベルは８Ｖから２０Ｖまでの範囲であることを特徴とする請求項１２に記載の２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【請求項１４】
前記制御信号の初期電圧レベルが−１６Ｖから−８Ｖまでの範囲であるとき、前記第３の電圧は０Ｖであることを特徴とする請求項１２に記載の２Ｔ  ＮＯＲ型不揮発性メモリのデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＯＲ型不揮発性メモリに関し、特に、低電流及び低電力でプログラムできるＮＯＲ型不揮発性メモリセル及び前記不揮発性メモリのデータ処理方法に関する。前記不揮発性メモリは、例えば、フラッシュメモリ、ＥＥＰＲＯＭ（Erasable programmable read-only memory）、ＯＴＰ（One-Time Programmable）メモリなどを含む。
【背景技術】
【０００２】
ＮＯＲ型不揮発性メモリの１つの例であるＮＯＲフラッシュメモリのセルアレイでは、１本のビットラインに数百個のセルが並列に接続される。ここで、各セルのドレイン端子はビットラインに接続され、各セルのソース端子は共通ソースラインに接続される。複数のワードラインがビットラインに直交するように所定の間隔で形成され、各ワードラインは各セルのゲートに接続される。
【０００３】
ＮＯＲフラッシュメモリがプログラムされる（書き込まれる）ときはホットキャリア注入方法が用いられ、セルにプログラムされたデータを消去するときは、ファウラー−ノルドハイムトンネリング(Fowler-Nordheim Tunneling（ＦＮトンネリング）)方法が用いられる。
【０００４】
Ｎ型モストランジスタとして実装されたＮＯＲ型のセルをホットキャリア注入方法を用いることによってプログラムするためには、ドレイン電極に４Ｖから５Ｖまでの電圧が印加され、ゲート電極に約９Ｖの電圧が印加され、ソース電極に接地電圧が印加される。ここで、９Ｖの電圧はメモリの特性の観点から、比較的高い電圧レベルである。このとき、電子はソース電極からドレイン電極にチャンネルに沿って移動し、電子は飽和領域に存在する強い電界によって加速されて、これにより高い運動エネルギーを有するようになる。強い電界から高い運動エネルギーを得たホットエレクトロンのうちの一部は、フローティングゲートとチャンネル領域との間のフローティングゲート誘電体の電位障壁を突破してフローティングゲートに注入される。
【０００５】
フローティングゲートに注入された電子を外部の変化がない限り誘電体の電位障壁によって孤立させて、その結果、記憶トランジスタのしきい値電圧は、フローティングゲートの上部に配置された制御ゲートに対して増加し、メモリはプログラムされる。電子などの電荷を蓄積するための物質としてゲート及び基板の間に配置された誘電体を用いてもよい。上述したように、フローティングゲートに電荷が蓄積される場合と同様に、この場合にも記憶トランジスタのしきい値電圧は変化する。
【０００６】
ＦＮトンネリングは、ファウラー(Fowller)とノルドハイム(Nordheim)によって発見された物理現象である。この現象において、２つの電極及びその間の誘電体に高い電圧が印加され、誘電体に高い電界が形成されるとき、誘電体を通り抜けるトンネル電流は電界の指数関数で増加する。電子がフローティングゲートに孤立しているＮＯＲ構造において、電子をバルク領域にトンネリングさせることによって当該電子を消去するように、制御ゲート電極に約−９Ｖの電圧が印加され、バルク電極に約＋８Ｖの電圧が印加される。フローティングゲートに孤立していた電子を取り除くことにより、プログラム動作が行われるときとは異なって、制御ゲートに対するセルトランジスタのしきい値電圧は減少する。
【０００７】
ゲート−バルクトンネリング方法を用いる消去動作が行われるとき、セルのソース又はドレイン拡散領域にバイアス電圧が印加されないので、セルの拡散領域面積又はゲート長は影響を受けない。反対に、ゲートとソースの間又はゲートとドレインとの間にバイアス電圧を印加することによってフローティングゲートに孤立した電子を消去するＦＮトンネリング方法において、拡散領域のサイズもまた増加されるように、ソース又はドレイン拡散領域に非常に高い電圧が印加されなければならない。従って、メモリセルサイズが非常に大きくなるという課題がある。このような方法は、ＥＥＰＲＯＭで主に用いられており、１つのトランジスタを含む初期の１つのトランジスタの（１Ｔ（One-Transistor））ＮＯＲフラッシュメモリでもまた用いられた。
【０００８】
１Ｔ  ＮＯＲセルに用いられるホットキャリア注入方法は、数マイクロ秒から数十マイクロ秒の速いプログラム速度を有するが、数百マイクロアンペアの非常に大きい電流が必要であるという課題を有する。
【０００９】
１個の記憶トランジスタのみを含む１Ｔ  ＮＯＲメモリセルアレイは、過剰消去又はプログラム及び読み出し動作が行われるときのディスターブ現象の問題を有する。
【００１０】
過剰消去の問題は、１本のビットラインに接続された数百個のセルのうちの１つのセルが物理的なエラー又はプログラムエラーによって非意図的にターンオンされるか、又は漏洩電流が流れるときに、対応するビットラインの他のセルから読み出すことができなくなる問題である。フラッシュメモリでは、数十万個以上のセルが同時に消去されるので、数十万個のセルのしきい値電圧を安定して制御することは物理的に不可能であり、消去動作が行われるときのしきい値電圧は統計的な分布を有する。このとき、過剰に消去されるセルを発生させないように、製造及び設計技術を制御しなければならない。
【００１１】
１Ｔ  ＮＯＲフラッシュメモリはこのような過剰消去の問題を有するので、１Ｔ  ＮＯＲフラッシュメモリはいくつかの消去ブロックを同時に消去することができず、１回に１つの消去ブロックを消去しなければならない。従って、１Ｔ  ＮＯＲフラッシュメモリの複数のブロック及びチップ全体を消去するための時間が非常に長いという課題がある。例えば、２５６メガビットの１Ｔ  ＮＯＲフラッシュメモリのブロック消去時間は約０．５秒であり、チップ消去時間は数百秒である。反対に、２つのトランジスタの（２Ｔ（2-transisitor））セル及びＮＡＮＤ型セルフラッシュメモリは、選択トランジスタによって過剰消去の問題を有していない。従って、消去速度は増大し、複数のブロック又はチップ全体を数十ミリ秒以内に消去できる。過剰消去の問題はまた、またチップの回路を複雑にし、テスト時間の増加を引き起こす。
【００１２】
１Ｔ  ＮＯＲセルアレイにおいて、１つのセルをプログラムし又は読み出すとき、そのセルと同一のビットライン上の他の複数のセルのドレイン端子に同一のビットライン電圧が印加されるので、選択されていないセルが影響を受けてデータの変化を引き起こす。この現象はディスターブと呼ばれる。
【００１３】
また、１Ｔ  ＮＯＲセルアレイにおいて、プログラム動作が行われるときに数百マイクロアンペアの非常に大きい電流がビットラインに供給され、４Ｖから５Ｖの高電圧がセルのドレイン端子に印加されるので、１Ｔ  ＮＯＲセルアレイは、チャージポンプ回路の面積を大きくする必要があり、同時にプログラムされるセルの個数が限定されるという課題がある。同時にプログラムされるセルの個数が減少するほど、データのプログラム速度が遅くなり、このような遅いデータのプログラム速度をデータ記憶への応用に適用することはできない。
【００１４】
１Ｔ  ＮＯＲセルのホットキャリア注入方法の高電流特性のために、２Ｔセルにホットキャリア注入方法を適用することは難しい。より具体的には、動作電流が高いときは、選択トランジスタを介して記憶トランジスタにビットライン電圧を伝達することは難しい。
【００１５】
高電流及び高電圧を用いる動作方法は、セルのサイズの縮小及び微細加工を容易に行うことが難しいという課題を有する。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、選択トランジスタと、電荷蓄積フローティングゲート又は電荷蓄積誘電体を含む記憶トランジスタとを含む２トランジスタ（２Ｔ）ＮＯＲ型不揮発性メモリセルアレイを提供する。
【００１７】
本発明はまた、低電流及び低電力のホットキャリア注入方法を用いることによってプログラム動作を行うことができる２Ｔ  ＮＯＲ型不揮発性メモリセルデータ処理方法を提供する。
【課題を解決するための手段】
【００１８】
本発明の１つの様態によれば、少なくとも１つのセルを含む２トランジスタ（２Ｔ）ＮＯＲ型不揮発性メモリセルアレイが提供され、セルは選択トランジスタ及び記憶トランジスタを備える。選択トランジスタは、ビットラインに接続された端子と、選択信号が印加されるゲート端子とを含む。記憶トランジスタは、選択トランジスタの他の端子に接続された端子と、共通ソースラインに接続された他の端子と、制御電圧が印加されるゲートとを含む。選択トランジスタ及び記憶トランジスタのバルク領域には、プログラム動作が行われるときにバックバイアス電圧が印加され、記憶トランジスタのゲートとバルク領域との間にはフローティングゲート又は電荷蓄積誘電体が設けられる。
【００１９】
本発明の他の様態によれば、２Ｔ  ＮＯＲ不揮発性メモリのデータ処理方法が提供される。この方法は、第１の電圧ＶＤが印加される端子と、選択信号が印加されるゲートとを有する選択トランジスタと、選択トランジスタの他の端子に接続された端子と、第２の電圧ＶＳが印加される他の端子と、制御信号が印加されるゲートとを有する記憶トランジスタとを含むＮＯＲ型不揮発性メモリにデータを記憶することを含む。ＮＯＲ不揮発性メモリデータ処理方法において、選択トランジスタのバルク領域及び前記記憶トランジスタのバルク領域に第３の電圧が印加され、ホットキャリア注入方法が用いられる。ここで、第１の電圧、第２の電圧、第３の電圧及び前記制御信号の電圧レベルのうちの少なくとも１つの電圧レベルを変化させてもよい。
【００２０】
本発明の上述した及び他の特徴及び利点は、添付の図面を参照して例示的な実施形態を詳細に記述することによってより明らかになるであろう。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る２Ｔ  ＮＯＲ型不揮発性フラッシュメモリセルアレイの回路図である。
【図２】図１に示された２Ｔ  ＮＯＲ型不揮発性フラッシュメモリセルにデータを記憶するか、又は記憶されたデータを読み出すか、又は消去することに必要とされるバイアス条件を示す。
【発明を実施するための形態】
【００２２】
以下では、本発明の例示的な実施例を、添付の図面を参照して詳しく説明する。
【００２３】
図１は、本発明に係る２Ｔ  ＮＯＲ型不揮発性フラッシュメモリセルアレイの回路図である。
【００２４】
ここで、２Ｔ  ＮＯＲ型フラッシュメモリセルを、ＥＥＰＲＯＭ、ＯＴＰメモリなどの他の不揮発性メモリのセルアレイにも応用できる。
【００２５】
図１を参照すると、２Ｔ  ＮＯＲ型フラッシュメモリセルアレイは、選択トランジスタ及び記憶トランジスタを含む。選択トランジスタの端子はビットラインＶＤに接続され、選択トランジスタのゲートにはワードラインを介して選択信号ＶＳＧが印加される。記憶トランジスタの端子は選択トランジスタの他の端子に接続され、記憶トランジスタの他の端子は共通ソースラインＶＳに接続され、記憶トランジスタのゲートには制御信号ＶＣＧが印加される。選択トランジスタ及び記憶トランジスタの共通バルク領域にはバックバイアスＶＢが印加される。
【００２６】
記憶トランジスタの制御ゲートとチャンネル領域との間には、電荷蓄積フローティングゲート又は電荷蓄積誘電体が存在する。ここで、電荷蓄積誘電体は、少なくとも１つの酸化膜層及び少なくとも１つの窒化膜層を含む物質又は、テトラヘドラル・アモルファス・カーボン及び少なくとも１つの酸化膜層を含む物質にてなる。電荷蓄積誘電体の例は、ＯＮ(酸化膜−窒化膜)層、ＯＮＯ(酸化膜−窒化膜−酸化膜)層及びＴＡＣ-Ｏテトラヘドラル・アモルファス・カーボン酸化膜)層などを含む。
【００２７】
一般に、選択トランジスタのゲート誘電体には、シリコン酸化膜を用いる。図１において、選択トランジスタのゲート誘電体と記憶トランジスタのゲート誘電体は同一であるか、もしくは、互いに異なる。しかしながら、選択トランジスタのゲート誘電体として電荷蓄積誘電体を用いてもよい。
【００２８】
本発明に対する説明において便宜上、図１に示された選択トランジスタ及び記憶トランジスタは、Ｎ型モストランジスタである。しかしながら、この２つのモストランジスタは、Ｎ型モストランジスタに限定されない。
【００２９】
図２は、図１に示された２Ｔ  ＮＯＲ型フラッシュメモリセルにデータを記憶するか、又は記憶されたデータを読み出すか、又は消去することに必要とされるバイアス条件を示す。
【００３０】
図２を参照すると、フラッシュメモリにデータを記憶し(又はプログラムし)、プログラムされたデータを読み出し、プログラムされたデータを消去するために必要とされるビットラインＶＤの電圧レベル、選択信号ＶＳＧの電圧レベル、制御信号ＶＣＧの電圧レベル、共通ソースラインＶＳの電圧レベル及びバックバイアスＶＢの電圧レベルの各範囲が示されている。ビットラインの電圧はビットラインに接続された対応するセルのドレインに印加され、選択信号の電圧は対応するセルの選択トランジスタのゲートに印加され、制御信号の電圧は対応するセルの記憶トランジスタのゲートに印加され、共通ソースラインの電圧レベルは対応するセルのソースに印加される。
【００３１】
選択トランジスタ及び記憶トランジスタがＮ型であるときは、記憶トランジスタにデータをプログラムするための各ノードでの電圧印加条件は以下の通りである。
【００３２】
第１の電圧ＶＤの電圧レベルは１Ｖから５Ｖまでの範囲であり、選択信号ＶＳＧの電圧レベルは３Ｖから９Ｖまでの範囲であり、制御信号ＶＣＧの電圧レベルは−３Ｖから９Ｖまでの範囲であり、第２の電圧ＶＳの電圧レベルは０Ｖから３Ｖまでの範囲であり、第３の電圧ＶＢの電圧レベルは−４Ｖから０Ｖまでの範囲である。
【００３３】
ここで、データをプログラムするために、制御信号ＶＣＧの電圧レベルを、−３Ｖから３Ｖまでの範囲の初期電圧レベルＶｉから、０Ｖから９Ｖまでの範囲の最終電圧レベルＶｆまでの範囲内で変化させてもよい。これは、記憶トランジスタにデータを記憶するためには、制御信号ＶＣＧの初期電圧は初期電圧レベルの−３Ｖから３Ｖまでの範囲内の電圧に設定され、制御信号ＶＣＧの最終電圧は最終電圧レベルの０Ｖから９Ｖまでの範囲内の電圧に設定されることを意味する。例えば、初期電圧が０Ｖに設定され最終電圧が６Ｖに設定されているとき、制御信号ＶＣＧの電圧を、始めに０Ｖの電圧レベルを有し、徐々に増加し、最後に６Ｖの電圧レベルを有するように変化させる。
【００３４】
以下、図１及び図２を参照して、ＮＯＲメモリセルアレイにデータを記憶し、記憶されたデータを読み出し又は消去する動作及びバイアス条件を説明する。
【００３５】
プログラム動作が行われるとき、選択トランジスタ及び記憶トランジスタはターンオンされ、これにより、電流が選択トランジスタのチャンネル領域と記憶トランジスタを通過してソース端子に流れる。ここで、選択トランジスタに印加されるゲート電圧ＶＳＧは、ビットライン電圧が選択トランジスタを通過して記憶トランジスタのドレイン端子に充分に伝達されるように、ビットライン電圧ＶＤ以上である。ここで、記憶トランジスタのドレイン端子とソース端子との間に強い電界が形成され、この電界によってソース端子から供給された電子はドレイン領域の周囲に向けて加速される。加速された電子は、記憶トランジスタのゲートに印加された電圧ＶＣＧによって記憶トランジスタのゲートとバルクとの間に生成された垂直の電界によって、記憶トランジスタのフローティングゲート領域又は電荷蓄積誘電体に注入される。
【００３６】
ここで、バルク領域にバックバイアス電圧ＶＢが印加され、このようなホットエレクトロンの注入効率を大きく高めることができる。具体的には、供給電流であるドレイン電流に対するプログラム電流であるゲート電流の割合が増加し、これにより、同一のゲート電流を得るために必要とされるビットライン供給電流を大きく減らすことができる。また、バックバイアス方法によってプログラム効率が向上するので、ビットラインＶＤの電圧レベルも減らすことができる。
【００３７】
従来は、従来の１トランジスタ（１Ｔ）ＮＯＲセルアレイに、バックバイアス印加を印加する方法を適用することは難しかった。１Ｔ  ＮＯＲアレイ構造では、同一のビットラインに数百個のセルが選択トランジスタによる保護なしに直接的に接続されているので、上述したディスターブ現象が存在する。バックバイアスを印加することによりプログラムの速度又は効率を高めると、これにより、ディスターブの大きさもまた同時に増加するので、１Ｔ  ＮＯＲセルアレイではバックバイアス方法を適用することが難しいという課題がある。本発明によれば、各セルの選択トランジスタは各セルの記憶トランジスタをビットラインから絶縁して記憶トランジスタを保護するので、このような課題は基本的に解決され、効率的なバックバイアス方法を適用できる。
【００３８】
また、記憶トランジスタのゲート端子に印加される制御信号ＶＣＧの電圧を初期電圧レベルＶｉから最終電圧レベルＶｆまで変化させながらホットキャリア注入方法を適用すれば、ホットエレクトロンをフローティングゲート又は電荷蓄積誘電体に低電流及び低電圧で注入できる。モストランジスタのチャンネル電流は、ゲートに印加された電圧とソースに印加された電圧との間の差に比例する。従って、記憶トランジスタのソース電圧をある程度に維持し制御ゲート電圧ＶＣＧを小さくすることにより、チャンネル電流を減らすことができる。
【００３９】
先ず始めに、制御ゲートに印加される電圧を最終プログラムしきい値電圧値より低く調整することにより、プログラム電流を非常に低い電流で制御できる。制御ゲート電圧ＶＣＧが印加されている間にビットライン電圧ＶＤを印加した後にプログラムは進むので、プログラムされたしきい値電圧は増加し、時間が経過すると制御ゲート電圧ＶＣＧ程度又は制御ゲート電圧ＶＣＧより低いか又は少し高い電圧で飽和する。しかしながら、プログラム動作が行われた後に所定の時間だけ制御ゲート電圧が増加されると、より多くのホットエレクトロンが再びフローティングゲート又は電荷蓄積誘電体にさらに速く注入される。従って、目標のプログラムしきい値電圧が得られるまでこの処理を繰り返すことにより、非常に低い電流でしかも高速でホットキャリア注入によるプログラムを達成できる。
【００４０】
ここで、ビットライン電圧をパルス型で印加してもよく、あるいは、線形的に増加させて印加してもよい。制御ゲートの電圧は、階段型、パルス型及び線形的な増加型のうちの１つ又はこれらを混合した形態を有していてもよい。プログラム動作が行われるとき、記憶トランジスタのゲートに印加される初期電圧レベルＶｉ及び最終電圧レベルＶｆを、所望のプログラムしきい値電圧値に従って制御してもよい。初期ゲート電圧Ｖｉは、過剰電流による初期プログラムの問題が発生しないように適切に制御される。
【００４１】
ここで、記憶トランジスタのゲートに印加される制御ゲート電圧ＶＣＧの増加速度は、プログラム動作電流を目標値に制御するように調整される。また、バックバイアス方法が適用されれば、プログラムを低電圧及び低電流でより効率的に実施できる。このような方法で、数十又は数百ナノアンペアの非常に低いドレイン電流を用いて、数十又は数百マイクロ秒以内の高速なプログラム動作を行うことができる。
【００４２】
従って、動作バイアス条件を適切に調整することにより、ＮＯＲ型レベルにおける数マイクロ秒のプログラム時間又はＮＡＮＤ型レベルにおける数十又は数百マイクロ秒のプログラム時間を、非常に低い電流及び非常に低い電圧で実現できる。
【００４３】
この新しいプログラム方法において、各セル(又は、ビットライン)に数十又は数百ナノアンペアの低い電流が流れるので、回路面積の増大及び対応するチャージポンプ回路の電力消費なしに、数千個のセルを同時にプログラムできる。１Ｔ  ＮＯＲセルアレイにおいて、プログラム中には各ビットライン電圧４．５Ｖについて数百マイクロアンペアの高い電流を消費する。この場合、チャージポンプ回路電流の制限により、多くのセルを同時にプログラムできない。一般に、約８個のセルが同時にプログラムされる。一方、本発明に係るアレイでは、約４Ｖ以下のビットライン電圧について各ビットライン当たり数マイクロアンペア又は数十ないし数百ナノアンペアの非常に小さい電流が消費されるので、数千個のセルを同時にプログラムできる。
【００４４】
従って、非常に速いデータ処理速度でプログラム動作を行うことができる。ＮＡＮＤセルはＦＮトンネリングを用いてプログラムされるので、消費電流が非常に低く、高速並列プログラムによってデータ書き込み速度が増加する。本発明によれば、ＮＯＲ型のホットキャリア注入方法を用いることにより、このようなＮＡＮＤレベルにおける高速プログラム動作を行うことができる。
【００４５】
メモリセルアレイにデータがプログラムされるとき、プログラム動作は、バックバイアス電圧ＶＢ又は制御電圧ＶＣＧを印加することにより、又は制御電圧ＶＣＧ及びバックバイアス電圧ＶＢを同時に変化させることにより行われる。この方法により、メモリセルにおいて行われている従来の方法に比較して、本発明は低消費電流及び定電圧で動作を行うことができるという利点を有する。
【００４６】
上述したように、本発明に係るＮＯＲメモリセルアレイは、選択トランジスタを含む構造を有し、この構造に対して定電流及び定電圧のホットキャリア注入プログラム方法を適用することによりセルアレイはプログラムされる。従って、以下の利点がある。
【００４７】
第１に、プログラム動作が行われるときの動作電圧が低くなる。より具体的には、従来技術のようにＦＮトンネリング方法が適用されるとき、セルのゲート又はワードラインの電圧は約１８Ｖであり、拡散領域に印加される電圧は約１８Ｖである。しかしながら、本発明によれば、ＮＯＲメモリセルアレイに対してホットキャリア注入方法が用いられ、これにより、ゲート又はワードラインの電圧は１０Ｖ以下まで減少し、拡散領域に印加される電圧は５Ｖ以下まで減少する。
【００４８】
第２に、プログラム動作が行われるときにゲート電圧は、一定のバックバイアス電圧で低い電圧から増加され、プログラム動作を行うために数マイクロアンペア以下の非常に低いセルプログラム電流が用いられる。また、ゲート電圧の増加速度を制御することにより、セルプログラム電流を数百ナノアンペア以下まで減少させることができる。
【００４９】
第３に、本発明に係るＮＯＲメモリセルアレイは選択トランジスタを含む構造を有するので、従来のＮＯＲセルにおける過剰消去、ビットラインディスターブ、ビットライン漏洩電流などの問題を解決できる。
【００５０】
第４に、低電流及び低電圧を用いる方法が適用されるので、従来のＮＡＮＤフラッシュメモリ及び従来のＮＯＲフラッシュメモリに比較して、周辺回路面積を大きく削減できる。一般に、ＮＯＲフラッシュメモリのチップ全体に対する回路面積の割合は６０％に達する。従って、低電圧及び低電流を用いる方法で回路面積を削減することにより、チップサイズを効率的に削減ができる。
【００５１】
第５に、低電流及び低電圧を用いるホットキャリア注入方法が適用されるので、従来の２Ｔ  ＥＥＰＲＯＭに比較してセルサイズを大きく削減でき、２Ｔセル構造で従来の１Ｔ  ＮＯＲフラッシュメモリレベルの小さなセルサイズを実現できる。
【００５２】
最後に、バックバイアスの効果ならびに低電流及び低電圧の効果によって、リソグラフィーにおける微細化によるセルのスケーラビリティを大きく改善できる。バックバイアスは、チャンネル長の方向では、パンチスルー及びスナップバックを減少させ、チャンネル幅方向では、フィールド領域のサイズを減少させる。従って、セルのスケーラビリティが大きく改善するという利点を有する。
【００５３】
図２を参照すると、セルアレイに記憶されたデータを消去するためには、ビットラインＶＤならびに選択トランジスタのゲートＶＳＧ及びソースＶＳをフローティング状態であってよく、制御ゲートＶＣＧ及びバルクＶＢには適切な負の電圧及び適切な正の電圧がそれぞれ印加され、あるいは制御ゲートＶＣＧに０Ｖの電圧が印加されかつバルク電圧ＶＢに正の電圧が印加される。そうでなければ、バルクに０Ｖの電圧が印加され制御ゲートＶＣＧに負の電圧が印加される。ここで、消去動作が行われるときのしきい値電圧分布を効果的に制御するために、制御ゲート電圧ＶＣＧ又はバルク電圧ＶＢを、消去中に変化させてもよい。
【００５４】
図２に示したように、本発明に係るセルアレイにおいて読み出し動作が行われるとき、ビットラインＶＤに０．５Ｖから２Ｖまでの電圧が印加され、選択トランジスタのゲート電圧ＶＳＧに１Ｖから５Ｖまでの電圧が印加されてビットライン電圧を通過させる。また、制御ゲートＶＣＧに０Ｖから５Ｖまでの電圧が印加され、ソースＶＳに０Ｖの電圧が印加され、バルクＶＢに−３Ｖから０Ｖまでの電圧が印加されて、読み出し動作が行われる。ここで、制御ゲート電圧ＶＣＧは、消去されたセルにドレイン電流が流れることができるように、消去しきい値電圧値に従って適切に制御され印加される。ここで、マルチレベルでプログラムされており複数のしきい値電圧が存在するときは、マルチレベルの各レベルの値に従って複数のゲート電圧を印加してもよい。そうでなければ、１つの制御電圧を印加し、マルチレベル間の差を検出してデータを読みしてもよい。
【００５５】
本発明を具体的に示し例示的な実施形態を参照して記述したが、当業者は、添付の請求項によって定義される本発明の精神及び要旨を逸脱することなく様々な変更及び詳細構造が可能であることを理解できる。
【産業上の利用可能性】
【００５６】
上述したように、本発明に係るＮＯＲメモリセルにデータを記憶し、又は記憶されたデータを読み出し、又は消去するとき、低電流及び低電圧で動作が行われる。従って、より安定した高速読み出し及び書き込みを同時に実現できる。また、選択トランジスタによってセルの信頼性を改善し、回路領域の面積減少によりチップ面積を削減でき、セルのスケーラビリティを改善して微細加工を容易に行うことができるという利点を有する。
【図１】
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【図２】
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【国際調査報告】
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