(57)【要約】  全体的なデバイス性能を得るように、別個のプロセスシーケンスに基づいて異なる種類の内部応力の分離トレンチ（１０２Ａ，１０２Ｂ）を形成することにより、隣接する能動半導体領域（１０５Ａ，１０５Ｂ）の歪み特性が調整されうる。例えば、個々のチャネル領域（１２１Ａ，１２１Ｂ）の電荷キャリヤ移動度を対応して適応させるために、圧縮応力および引張応力を有する高応力印加誘電埋め込み材料（１０７Ａ，１０７Ｂ）が、前記個々の分離トレンチ（１０２Ａ，１０２Ｂ）内に適切に提供されうる。
2010505269.tif 000002
【特許請求の範囲】
【請求項１】
第１の種類の内部応力を有する第１の誘電埋め込み材料（１０７Ａ）を含む第１のトレンチ分離構造（１０２Ａ）によって形成される少なくとも１つの境界を有する第１の能動半導体領域（１０５Ａ）と、
前記第１の種類の内部応力と異なる第２の種類の内部応力を有する第２の誘電埋め込み材料（１０７Ｂ）を含む第２のトレンチ分離構造（１０２Ｂ）によって形成される少なくとも１つの境界を有する第２の能動半導体領域（１０５Ａ）と、を備える半導体デバイス（１００）。
【請求項２】
前記第１のトレンチ分離構造（１０２Ａ）のトレンチ幅は前記第２のトレンチ分離構造（１０２Ｂ）のトレンチ幅よりも狭い請求項１に記載の半導体デバイス（１００）。
【請求項３】
前記第２のトレンチ分離構造の前記内部応力と異なる種類の内部応力を有する第３の誘電埋め込み材料を含み、前記第１のトレンチ幅よりも広い第３のトレンチ幅を有する第３のトレンチ分離構造（１０２Ｃ）を更に備える、請求項２に記載の半導体デバイス（１００）。
【請求項４】
前記第１の能動半導体領域（１０５Ａ）および前記第２の能動半導体領域（１０５Ｂ）の両方に隣接して形成された第３の分離構造（１０２Ｃ）を更に備え、前記第３の分離構造は、前記第１の内部応力および第２の内部応力の量よりも低い量の内部応力を有する第３の誘電埋め込み材料を有する請求項１に記載の半導体デバイス（１００）。
【請求項５】
前記第１の能動半導体領域（１０５Ａ）に形成された第１のトランジスタ（１２０Ａ）と、前記第２の能動半導体領域（１０５Ｂ）に形成された第２のトランジスタ（１２０Ｂ）とを備え、前記第１のトランジスタおよび前記第２のトランジスタ（１０２Ａ，１０２Ｂ）は、導電タイプおよびトランジスタ構成の少なくとも一方が異なる、請求項１に記載の半導体デバイス（１００）。
【請求項６】
前記第２の分離構造（１０５Ｂ）によって形成される前記少なくとも１つの境界に対して直交する、前記第２の能動半導体領域（１０５Ｂ）の更に別の境界を形成するための、更に別の分離トレンチ構造（１０２Ｃ）を更に備え、前記更に別の分離構造（１０２Ｃ）は、前記第２の誘電埋め込み材料と異なる種類の内部応力を有する誘電埋め込み材料を含む、請求項１に記載の半導体デバイス（１００）。
【請求項７】
半導体層（１０２）内に第１の分離トレンチ（１０２Ａ）を形成するステップと、
前記第１の分離トレンチ（１０２Ａ）に、第１の種類の内部応力を有する第１の誘電埋め込み材料（１０７Ａ）を埋め込むステップと、
前記半導体層（１０２）内に第２の分離トレンチ（１０２Ｂ）を形成するステップと、
前記第２の分離トレンチ（１０２Ｂ）に、前記第１の種類の内部応力と異なる第２の種類の内部応力を有する第２の誘電埋め込み材料（１０７Ｂ）を埋め込むステップとを含む方法。
【請求項８】
前記第１の分離トレンチおよび前記第２の分離トレンチ（１０２Ａ，１０２Ｂ）間に第３の分離トレンチ（１０２Ｃ）を形成するステップと、前記第３の分離トレンチ（１０２Ｃ）に、前記第１の内部応力および第２の内部応力の量よりも低い内部応力を有する第３の誘電埋め込み材料を埋め込むステップとを更に含む、請求項７に記載の方法。
【請求項９】
前記第１の分離トレンチ（１０２Ａ）は、前記第２の分離トレンチ（１０２Ｂ）を形成する前に形成され、埋め込まれる、請求項７に記載の方法。
【請求項１０】
前記第１の分離トレンチおよび前記第２の分離トレンチ（１０２Ａ，１０２Ｂ）は、共通のエッチングプロセスで形成される、請求項７に記載の方法。
【請求項１１】
前記第１の分離トレンチおよび前記第２の分離トレンチ（１０２Ａ，１０２Ｂ）は、互いに実質的に直交して配置されている、請求項７に記載の方法。
【請求項１２】
前記第１の分離トレンチ（１０２Ａ）は第１の幅を有し、前記第２の分離トレンチ（１０２Ｂ）は前記第１の幅よりも広い第２の幅を有する、請求項７に記載の方法。
【請求項１３】
前記半導体層（１０２）内に、前記第１の幅よりも広い第３の幅を有する第３の分離トレンチ（１０２Ｃ）を形成するステップと、前記第３の分離トレンチ（１０２Ｃ）に、前記第２の誘電埋め込み材料の前記高い内部応力と異なる種類の高い内部応力を有する第３の誘電埋め込み材料を埋め込むステップとを更に含む、請求項１２に記載の方法。
【請求項１４】
前記第２の分離トレンチおよび前記第３の分離トレンチ（１０２Ａ，１０２Ｂ）を形成するステップは、前記第２の分離トレンチおよび前記第３の分離トレンチ（１０２Ａ，１０２Ｂ）を互いに実質的に直交するように形成するステップを含む、請求項１３に記載の方法。
【請求項１５】
前記第１の分離トレンチまたは前記第２の分離トレンチ（１０２Ａ，１０２Ｂ）の一方は、前記第１の分離トレンチまたは前記第２の分離トレンチ（１０２Ａ，１０２Ｂ）の他方の前に形成および埋め込まれる、請求項１２に記載の方法。
【請求項１６】
前記第２の分離トレンチ（１０２Ｂ）に埋め込むステップは、前記第２の分離トレンチ（１０２Ｂ）の側壁よりも前記トレンチの底部で高い堆積速度が得られるように、非コンフォーマルな堆積プロセスとして前記第２の堆積技術を実施するステップを含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、集積回路の製造に関し、より詳細には、ＭＯＳトランジスタのチャネル領域内で電荷キャリヤ移動度を上げるために、応力印加浅部トレンチ分離（ＳＴＩ）トレンチなどの歪み発生源を用いることによる、歪みチャネル領域を有するトランジスタの形成に関する。
【背景技術】
【０００２】
一般に、複雑な集積回路を製造するために、現在複数のプロセス技術が実施されており、マイクロプロセッサ、記憶装置チップなどの複雑な回路では、ＣＭＯＳ技術は、動作速度および／または消費電力および／またはコスト効率の観点からのその優れた特性により、現在最も有望なアプローチである。ＣＭＯＳ技術を使用して複雑な集積回路を製造する際には、何百万ものトランジスタ（すなわちＮ−チャネルトランジスタとＰ−チャネルトランジスタ）が、結晶性半導体層を有する基板に形成される。ＭＯＳトランジスタは、Ｎ−チャネルトランジスタとＰ−チャネルトランジスタのいずれの場合についてもいわゆるＰＮ接合を有し、これは、高濃度にドープされたドレイン領域およびソース領域と、ドレイン領域とソース領域の間に配置され、逆極性にドープされたチャネル領域との界面によって形成される。
【０００３】
チャネル領域の電気伝導度、すなわち導電チャネルの電流駆動能力は、チャネル領域の近くに形成され、薄い絶縁層によってチャネル領域から絶縁されているゲート電極によって制御される。ゲート電極に適切な制御電圧を印加することにより、導電チャネルが形成された際のチャネル領域の電気伝導度は、ドーパント濃度、多数電荷キャリヤの移動度によって決まり、トランジスタの幅方向におけるチャネル領域の所定の範囲では、ソース領域とドレイン領域間の距離（チャネル長とも呼ばれる）によって決まる。このため、ゲート電極に制御電圧を印加したときに絶縁層の下に速く導電チャネルを形成させる能力と共に、チャネル領域全体の電気伝導度が、ＭＯＳトランジスタの性能を実質的に決定する。このため、チャネル長の減少とこれに関連するチャネルの抵抗の低下のために、チャネル長が、集積回路の動作速度の高速化を達成するための支配的な設計条件となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、トランジスタのディメンジョン（寸法）の絶え間のない微細化は、「短チャネル効果」とも呼ばれるチャネルの制御性の低下など、関連する複数の問題を伴い、ＭＯＳトランジスタのチャネル長を徐々に短くしていくことで得られる利点が過度に相殺されないように、このような問題は対処しなければならない。クリティカルディメンジョン（すなわちトランジスタのゲート長）を絶えず微細化していくには、非常に複雑なプロセス法を適応させ、おそらくこのような技術を新たに開発することが必要となる。例えば、短チャネル効果を補償するために、所定のチャネル長に対し、チャネル領域内での電荷キャリヤ移動度を上げることによって、トランジスタ素子のチャネルの導電率を向上させることが提唱されている。この技術は、将来の技術ノードへの前進に匹敵する性能の向上を実現する可能性を持つと共に、デバイスの微細化に関連するプロセス適応で遭遇する問題の多くを回避するか、少なくとも先延ばしにする。
【０００５】
電荷キャリヤ移動度を増加させる１つの有効な機構として、チャネル領域内の格子構造を変えることがあり、例えば、チャネル領域に対応する歪みを発生させるように、チャネル領域の近くで引張応力および／または圧縮応力を発生させると、この結果、電子およびホールの移動度が変化する。例えば、標準的な結晶配向を有するシリコン層のチャネル領域において、チャネル長方向の圧縮歪みを発生させると、ホール移動度が上がり、これにより、Ｐ型トランジスタの性能を向上させることができる可能性がある。一方、Ｎ−チャネルトランジスタのチャネル領域のチャネル長方向に沿って引張歪みを発生させることで、電子の移動度を上げることができる。集積回路の作製プロセスに応力または歪み技術を導入することは、将来の世代のデバイスのための極めて有望な手法である。この理由は、例えば、歪シリコンは、高価な半導体材料を必要とせずに、高速かつ強力な半導体装置の作製を可能にすると共に、確立された製造技術の多くがまだ使用できる「新しい」タイプの半導体材料であると考えられているからである。
【０００６】
このため、一部のアプローチでは、トランジスタのドレイン領域およびソース領域内に歪シリコン／ゲルマニウム層を形成することにより、ＰＭＯＳトランジスタのホール移動度を上げており、このようなアプローチでは、圧縮応力が印加されたドレイン領域およびソース領域により、隣接するシリコンチャネル領域に歪みが生み出される。同様に、ドレイン領域およびソース領域内で引張歪みを有する格子を形成するために、シリコン格子に炭素原子が導入され、これにより、Ｎ−チャネルトランジスタの性能の向上が実現される。しかし、この場合、性能の向上は、歪シリコン炭素材料の形成に関連するさまざまな問題により、予想よりも小さくなることがある。デバイスの更なる微細化には、短チャネル効果に対処するための性能を低下させる機構が伴うことがあり、これには、チャネル領域におけるドーパント濃度の増大、ゲート絶縁層におけるｈｉｇｈ−ｋ誘電体などがある。しかし、単独で、または上記の方針と組み合わせて使用される、追加の有効な歪み誘発機構を提供することにより、Ｎ−チャネルトランジスタおよびＰ−チャネルトランジスタの電荷キャリヤ移動度を有効に上げることによって、移動度を低下させるこのようなアプローチを、補償するか、または利点が得られるように過度に補償する（over-compensating）有効な技術を提供することが非常に重要である。例えば、個々のトランジスタを囲んでいる層間絶縁膜材料内にコンタクト開口を形成するためのエッチングプロセスの制御に使用される、応力印加コンタクトエッチストップ層などの応力印加層が、チャネル領域内に対応する歪みを発生させうる高い量の内部応力を与えられて形成されうる。
【０００７】
更に、高性能の半導体デバイスでは、個々のトランジスタまたはトランジスタのグループを分離するための分離トレンチが一般に使用されており、このトレンチでは、一般に、絶縁埋め込み材料として二酸化シリコンが使用され、これにより、圧縮応力が印加されたトレンチ構成が得られる。このため、応力印加分離トレンチは、固有のトランジスタの構成の歪み発生源としても使用することができ、この場合、分離トレンチの圧縮応力が有利である。しかし、分離トレンチを形成するための従来のプロセス技術は、Ｐ−チャネルトランジスタとＮ−チャネルトランジスタでは異なるニーズに対処できるほど柔軟ではない。更に、従来のＳＴＩ技術をベースとした歪み誘発機構は、応力印加コンタクトエッチストップ層などのほかの発生源と較べて著しく効果が低いことがある。このため、原理上は、トレンチ分離は、隣接する能動半導体領域において、所望の種類の二軸歪みを与えることができるデバイスの位置としては適切であるものの、従来のＳＴＩ技術では大きな性能向上を得ることができない。
【０００８】
本開示は、上に記載した問題の影響の１つ以上を回避することができるか、少なくとも低減させることができる各種のデバイスおよび方法を対象としている。
【課題を解決するための手段】
【０００９】
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明のすべてを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、後述する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
【００１０】
一般に、本明細書において開示される主題は、個々のトランジスタ素子の性能を向上させるために、デバイス要件に従って歪みが局所的に誘発されるように、分離構造を形成するための技術を対象としている。一部の態様では、トレンチ分離などの分離構造が、高応力印加誘電材料に基づいて形成され、隣接するトランジスタ素子の性能を対応して向上させるために、内部応力の種類または大きさが特に適合されうる。例えば、Ｎ−チャネルトランジスタに所望の種類の歪みを誘発するために、個々の分離トレンチに埋め込むために適切に選択された誘電材料が堆積される一方で、これらのデバイスのホール移動度を対応して上げるために、適切な内部応力を有する同じまたは異なる材料が、Ｐ−チャネルトランジスタに隣接する個々の分離トレンチに形成されうる。この結果、種類の異なるトランジスタの性能が個々に改善され、別の態様では、異なって埋め込まれた分離トレンチによって提供される歪み誘発機構が、歪半導体材料、応力印加オーバーレイヤなどの追加の歪み誘発発生源と有利に組み合わせられうる。
【００１１】
別の態様では、高い埋め込み能を有する十分に確立されたトレンチ埋め込み技術を、対応する（respective）誘電埋め込み材料の高い内部応力を付与することができる別の堆積技術と組み合わせることにより、極めて有効な歪み誘発機構を提供することができる。このようにして、適切な誘電埋め込み材料を選択するために、分離トレンチの設計固有の特性を使用することができる。例えば、狭い分離トレンチに対しては、所望の埋め込み能を与えるための堆積技術が使用される一方、適度に広いトレンチは、対応する（respective）埋め込み材料の高い内部応力を付与することができる技術に基づいて埋め込まれうる。
【００１２】
更に別の態様では、トランジスタの幅方向およびトランジスタの長さ方向に対する個々の分離トレンチの歪み誘発効果を考慮することにより、隣接するトランジスタ素子の個々のチャネル領域に、所望の種類の二軸歪みを局所的に提供するために、二次元の歪み特性が考慮されうる。この結果、本明細書において開示される主題は、追加の歪み発生源を提供する際に高い柔軟性を提供すると同時に、高度に微細化された回路素子を形成するための従来のプロセス技術、あるいは追加の歪み誘発機構を提供するためのほかのプロセス技術と極めて互換性が高い。
【００１３】
本明細書に開示の例示的な一実施形態によれば、半導体デバイスは、第１の誘電埋め込み材料を含む第１のトレンチ分離構造によって形成される少なくとも１つの境界を有する第１の能動半導体領域を有する。前記半導体デバイスは、前記第１の誘電埋め込み材料と異なる第２の誘電埋め込み材料を含む第２のトレンチ分離構造によって形成される少なくとも１つの境界を有する第２の能動半導体領域を更に有する。前記第２の誘電埋め込み材料は、前記第２の能動半導体領域内に歪みを誘発するための内部応力を有する。
【００１４】
本明細書に開示の別の例示的な実施形態によれば、方法は、半導体層内に第１の分離トレンチを形成するステップと、前記第１の分離トレンチに、第１の種類の内部応力を有する第１の誘電埋め込み材料を埋め込むステップと、を有する。更に、前記半導体層に第２の分離トレンチが形成され、前記第１の種類の内部応力と異なる第２の種類の内部応力を有する第２の誘電埋め込み材料が埋め込まれる。
【００１５】
本明細書に開示の更に別の例示的な実施形態によれば、方法は、半導体層内に第１の幅を有する第１の分離トレンチを形成するステップと、高いギャップ埋め込み能を有する第１の堆積技術に基づいて、前記第１の分離トレンチに誘電埋め込み材料を埋め込むステップと、を有する。前記方法は、前記半導体層内に、前記第１の幅よりも広い第２の幅を有する第２の分離トレンチを形成するステップを更に有する。最後に、前記第１の堆積技術以外の第２の堆積技術に基づいて、前記第２の分離トレンチに、高い内部応力を有する第２の誘電埋め込み材料が埋め込まれる。
【図面の簡単な説明】
【００１６】
【図１ａ】個々の異なるトランジスタ素子が形成される、異なる能動半導体領域を含む半導体デバイスの断面図を模式的に示し、例示的な実施形態により、能動領域の回路素子内に関連する（respective）歪みを個々に誘発するように、異なる種類の内部応力を有する個々の分離構造が設けられている。
【図１ｂ】個々の異なるトランジスタ素子が形成される、異なる能動半導体領域を含む半導体デバイスの断面図を模式的に示し、例示的な実施形態により、能動領域の回路素子内に関連する（respective）歪みを個々に誘発するように、異なる種類の内部応力を有する個々の分離構造が設けられている。
【図１ｃ】個々の異なるトランジスタ素子が形成される、異なる能動半導体領域を含む半導体デバイスの断面図を模式的に示し、例示的な実施形態により、能動領域の回路素子内に関連する（respective）歪みを個々に誘発するように、異なる種類の内部応力を有する個々の分離構造が設けられている。
【図１ｄ】個々の異なるトランジスタ素子が形成される、異なる能動半導体領域を含む半導体デバイスの断面図を模式的に示し、例示的な実施形態により、能動領域の回路素子内に関連する（respective）歪みを個々に誘発するように、異なる種類の内部応力を有する個々の分離構造が設けられている。
【図１ｅ】個々の異なるトランジスタ素子が形成される、異なる能動半導体領域を含む半導体デバイスの断面図を模式的に示し、例示的な実施形態により、能動領域の回路素子内に関連する（respective）歪みを個々に誘発するように、異なる種類の内部応力を有する個々の分離構造が設けられている。
【図１ｆ】個々の異なるトランジスタ素子が形成される、異なる能動半導体領域を含む半導体デバイスの断面図を模式的に示し、例示的な実施形態により、能動領域の回路素子内に関連する（respective）歪みを個々に誘発するように、異なる種類の内部応力を有する個々の分離構造が設けられている。
【図１ｇ】個々の異なるトランジスタ素子が形成される、異なる能動半導体領域を含む半導体デバイスの断面図を模式的に示し、例示的な実施形態により、能動領域の回路素子内に関連する（respective）歪みを個々に誘発するように、異なる種類の内部応力を有する個々の分離構造が設けられている。
【図１ｈ】更に別の例示的な実施形態による半導体デバイスの断面図を模式的に示し、異なる能動領域に対してトレンチのパターニングプロセスが共通に実行される。
【図１ｉ】更に別の例示的な実施形態による半導体デバイスの断面図を模式的に示し、異なる能動領域に対してトレンチのパターニングプロセスが共通に実行される。
【図１ｊ】半導体デバイスの断面図を模式的に示し、更に別の例示的な実施形態により、半導体デバイスの能動領域内の個々の歪みを個別に調整するように、３種類の異なる埋め込み材料が使用されうる。
【図２ａ】寸法の異なる分離トレンチを有する半導体デバイスの上面図を模式的に示し、更に別の例示的な実施形態により、個々のトレンチの寸法に従って、誘電埋め込み材料が選択されうる。
【図２ｂ】更に別の例示的な実施形態による、製造の各種段階における図２ａの線Ｉｌｂ−ＩＩｂに沿った断面図。
【図２ｃ】更に別の例示的な実施形態による、製造の各種段階における図２ａの線Ｉｌｂ−ＩＩｂに沿った断面図。
【図２ｄ】更に別の例示的な実施形態による、半導体デバイスの個々の能動領域内に、高度な二軸歪みを提供するために異なる種類のイントラウェルおよびインナーウェル分離トレンチを複数有する半導体デバイスの上面図。
【発明を実施するための形態】
【００１７】
添付の図面と併せて下記の説明を読めば、本開示が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
【００１８】
本明細書に記載の主題は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれるすべての変形例、均等物および代替例を含むことを理解すべきである。
【００１９】
本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴をすべて本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。
【００２０】
添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。しかし、本開示の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
【００２１】
一般に、本明細書において開示される主題は、個々のトランジスタ素子の性能を向上させるために、別の歪み誘発機構に代えて、あるいはこれと併用することができる、効率的な歪み誘発機構を提供するための技術を考察しており、この技術では、半導体デバイスの個々の能動領域に接している個々の分離トレンチ内に、高応力印加誘電埋め込み材料を選択的に提供することができる。個々の分離トレンチ内に所望の種類の埋め込み材料を提供するために、個々の分離トレンチの埋め込み材料の種類の数に応じて、対応する数の製造シーケンスに基づいて分離構造が形成されうる。これにより、分離構造において個々に適合された性能の向上が得られる。特定の分離トレンチに形成する個々の誘電埋め込み材料の選択は、個々の分離構造の構成に固有の事項、個々の分離トレンチの近くに形成されるトランジスタ素子の種類、あるいはこの両方に基づきうる。公知のように、シリコンベースの半導体材料の標準的な結晶構成、すなわち、個々のトランジスタチャネルの長さ方向が＜１１０＞方向に向いている（１００）表面配向では、チャネルの長さ方向の引張歪みとチャネルの幅方向の引張歪みにより、電子移動度が大幅に上がり、これにより、個々のＮ−チャネルトランジスタの電流駆動能力が向上しうる。一方で、この結晶構成では、チャネルの長さ方向の圧縮歪みとチャネルの幅方向の引張歪みにより、Ｐ−チャネルトランジスタのホール移動度が大幅に向上しうる。したがって、Ｎ−チャネルトランジスタを囲んでいる個々の分離トレンチに高い引張応力が存在する場合、Ｎ−チャネルトランジスタの性能を大幅に向上するが、Ｐ−チャネルトランジスタの性能への悪影響はさほど大きくはない。この理由は、チャネルの幅方向の適度に高い引張歪み成分が、Ｐ−チャネルトランジスタのチャネルの長さ方向のそれ自体不必要な引張成分を、少なくとも部分的に補償することができるからである。しかし、Ｐ−チャネルトランジスタでは、Ｐ−チャネルトランジスタへの悪影響を、利点が得られるように過度に補償することができる極めて効率的な歪み誘発機構が利用可能である。
【００２２】
例えば、十分に確立されたプラズマ促進化学気相成長法（ＰＥＣＶＤ）プロセスに基づいて、高い内部応力を有する窒化シリコンを形成できることはよく知られており、このプロセスでは、所定の表面に窒化シリコン材料を堆積する際に、高い引張応力または圧縮応力を得るために、個々のプロセスパラメータが調整されうる。このようなプロセス技術では、公知の技術によって現在得ることができる圧縮応力の大きさは、一般に、引張応力の大きさと比べて格段に大きい。このため、コンタクトエッチストップ層、個々の側壁スペーサなどの対応する（respective）応力印加窒化シリコンオーバーレイヤを提供することによって、Ｐ−チャネルトランジスタの近くに形成される引張分離構造による悪影響を効率的に補償することができる、Ｐ−チャネルトランジスタのための極めて有効な機構を提供することができる。更に、Ｐ−チャネルトランジスタ内に所望の種類の歪みを誘発するための有効な技術が、歪半導体材料（例えばシリコン／ゲルマニウム）の形で提供されてもよく、この技術は、Ｎ−チャネルトランジスタと比べて、同様の歪み誘発機構では現在達成しえないような性能の向上を与える。したがって、従来のプロセス戦略と高い互換性を維持しつつ、対応するトランジスタ素子の少なくとも一部で大きな性能向上を得るために、高い内部応力を付与する堆積技術に基づいて、効率的に埋め込まれうる分離トレンチが、高いギャップ埋め込み能の堆積技術を必要とする分離トレンチと共に提供されうる。
【００２３】
このため、上で説明したように、適度に広い分離トレンチに応力印加埋め込み材料を提供して、Ｎ−チャネルトランジスタの性能を向上させるように歪みを発生させることにより、Ｎ−チャネルトランジスタの大幅な性能向上が可能となり、これにより、歪み誘発機構に関する、現在利用可能なＰ−チャネルトランジスタとＮ−チャネルトランジスタ間の性能向上の不均衡が緩和される。このため、二酸化シリコンをベースとした高密度プラズマ環境に基づく化学気相成長法（ＣＶＤ）プロセスなどの、極めて有効なギャップ埋め込み堆積技術が、クリティカルディメンジョンを有する分離トレンチに使用される一方、窒化シリコンのための十分に確立されたＰＥＣＶＤ技術が、設計寸法がさほどクリティカルではない分離トレンチと、当該トレンチ内に高応力印加埋め込み材料を提供するために併用されうる。更に、所望の性能向上を得るために適した誘電埋め込み材料を選択するために、分離トレンチのほかの設計基準が使用されてもよい。例えば、個々のトランジスタ内に誘起される二軸歪みが、適宜調整されるように、トランジスタの長さ方向と幅方向に延び、誘電埋め込み材料の種類が異なる分離トレンチが提供されうる。
【００２４】
別の場合には、Ｎ−チャネルトランジスタおよびＰ−チャネルトランジスタの性能を個別に向上させるために、適切に応力が印加された埋め込み材料が、個々の分離トレンチ内に提供され、個々のトランジスタ素子の近くの適切に応力が印加された誘電材料が配置されてもよい。また、必要な場合には、個々の埋め込み材料の内部応力の種類が、個々のトランジスタの向きに基づいて選択されてもよい。例えば、上記の標準的な結晶構成では、チャネルの幅方向に引張歪みを誘発する埋め込み材料がＰ−チャネルトランジスタに提供され、トランジスタの長さ方向に実質的に作用しうる個々の応力印加埋め込み材料が、分離トレンチ内に提供されてもよい。その他の結晶構成では、例えば、それぞれのトランジスタの長さ方向が＜１００＞に向いている場合に、応力印加誘電埋め込み材料の提供が、適宜調整されてもよい。
【００２５】
次に、添付の図面を参照して、更に別の例示的な実施形態について説明する。これらの実施形態では、２以上のパターニング段階に基づいて半導体デバイスの分離構造が形成され、個々の分離トレンチに２種類以上の誘電埋め込み材料が提供されうる。
【００２６】
図１ａは、上に半導体層１０２が形成されている基板１０１を含む半導体デバイス１００の断面図を模式的に示す。基板１０１は、上に半導体層１０２を形成することができる適切なキャリヤ材料であれば、どのような材料であってもよい。例えば、基板１０１は、上にシリコンベースの半導体材料が形成されている、シリコン基板などのバルク半導体基板、すなわち、約５０原子百分率以上のシリコンを含む半導体材料であってもよく、ゲルマニウム、炭素などの化学種のほかに、特定のドーパント種が半導体層１０２に取り込まれている。
【００２７】
更に、半導体層１０２を有する基板１０１は、シリコンオンインシュレータ（ＳＯＩ）構成であってもよく、その場合、半導体層１０２を垂直方向に電気的に絶縁するために、埋め込み絶縁層（図示せず）が設けられうる。この点において、「上」、「下」、「横」、「垂直」、「水平」などの位置を表す任意の表現は、相対位置情報であると解釈すべきであり、基板１０１の表面１０１Ｓが「基準」として使用されうる点を理解すべきである。この意味では、半導体層１０２は、基板１０１の「上」に形成されている。同様に、層１０２は「水平な」方向に延びている、つまり、層１０２は表面１０１Ｓと実質的に平行である。
【００２８】
半導体デバイス１００は、個々の開口１０３Ａを有するエッチングマスク１０３も更に有し、個々の開口１０３Ａは、半導体層１０２の第１の部分１０４Ａに形成されている個々の開口１０２Ａに実質的に対応している。開口１０２Ａは個々の分離トレンチであり、部分１０４Ａ内に個々の能動領域１０５Ａを画定するために、適した誘電材料が埋め込まれる。分離トレンチ１０２Ａは、能動領域１０５Ａに所望の歪み特性を付与するために、第１の種類の誘電埋め込み材料を埋め込む必要がある。このため、図１ａに示す実施形態では、エッチングマスク１０３は、半導体層１０２の第２の部分１０４Ｂを完全に覆うように構成されており、部分１０４Ｂには、分離トレンチ１０２Ａと異なる応力特性を有する個々の分離トレンチによって隔てられた第２の能動層が形成される。エッチングマスク１０３に、マスク１０３の形成に必要な、反射防止コーティング（ＡＲＣ）層などの異なる材料層が含まれてもよい点が理解されるべきである。更に、例示的な一実施形態では、この製造段階でストップ層１０６が提供されうる。ストップ層１０６は、後から行うプロセスステップで分離トレンチ１０２Ａに埋め込んだ材料の余りを除去するために、後から行う化学的機械研磨（ＣＭＰ）プロセスの制御に適した材料であれば、どのような材料を含んでもよい。別の例示的な実施形態では、分離トレンチ１０２Ａの個々の露出面部分を覆うように、ストップ層１０６が製造の後の段階で形成されてもよい。
【００２９】
図１ａに示す半導体デバイス１００を形成するための代表的なプロセスフローには、以下のプロセスが含まれうる。上に半導体層１０２が形成されている基板１０１を提供した後に、使用する材料の種類に応じて、例えば任意の適した酸化法および／または堆積法によって、ストップ層１０６が形成されうる。例えば、例示的な一実施形態では、分離トレンチ１０２Ａに、窒化シリコンなどの高応力印加誘電材料が埋め込まれてもよく、この場合、ストップ層１０６は、後に行うＣＭＰプロセスを確実に制御可能なように、二酸化シリコンなどの任意の適した材料から形成されうる。二酸化シリコン材料は、プロセス要件に応じて、堆積または酸化によって形成されうる。別の例示的な実施形態では、分離トレンチ１０２Ａに、高応力印加二酸化シリコンなどのほかの誘電埋め込み材料が使用され、このため、ストップ層１０６には、窒化シリコンなどのほかの適した任意の材料が使用されてもよい。上で説明したように、別の例示的な実施形態では、この製造段階ではストップ層１０６が省略され、その代わりに、任意の適したほかのパッド層が提供されるか、あるいは、エッチングマスク１０３に基づいて、半導体層１０２が直接パターニングされてもよい。次に、例えばフォトリソグラフィ法に基づいてエッチングマスク１０３が形成され、異なる構成および／または異なる埋め込み材料の分離トレンチをその後形成する部分１０４Ｂが、対応する（respective）リソグラフィマスクにより局所的に覆われる。上で説明したように、リソグラフィプロセスは、必要であれば、ＡＲＣ層（図示せず）に基づいて実施されてもよい。別の場合には、エッチングマスク１０３が、ハードマスクの形で提供されてもよく、このハードマスクがパターニングされたレジスト層に基づいてパターニングされ、レジスト層がハードマスク層のパターニング後に除去されうる。次に、部分１０４Ａに開口１０３Ａを形成するように、任意の適した異方性エッチングレシピに基づいてエッチングプロセス１１６が実施され、その際、所望のテーパ角、エッチング深さなどを得るために、個々のエッチングパラメータが適切に制御されうる。上で説明したように、一部の例示的な実施形態では、ＳＯＩ構成が考慮される場合には、分離トレンチ１０２Ａが、埋込み絶縁層（図示せず）の表面に対応する深さにエッチングされてもよい。次に、エッチングマスク１０３が除去され、分離トレンチ１０２Ａを埋め込んで処理が続行されうる。
【００３０】
図１ｂは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。ここで、誘電埋め込み材料１０７Ａが提供される。例示的な一実施形態では、この材料は、高い内部応力（intrinsic stress）を示しうる材料であり、つまり、材料１０７Ａは、所望の内部応力の大きさに応じて、拡張または収縮する傾向が高くなるように、その下にある表面の上に形成されうる。例えば、能動領域１０５Ａの中およびその上に形成される個々のトランジスタ素子の性能を向上させることができる個々の歪みが、能動領域１０５Ａ内に発生するように、誘電埋め込み材料１０７Ａに、高い内部応力が与えられうる。埋め込み材料１０７Ａは、所望の種類および大きさの内部応力の生成が可能な、適した堆積法であれば、どのような方法で形成されてもよい。一部の例示的な実施形態では、図２ａ〜２ｃを参照して更に詳細に説明するように、分離トレンチ１０２Ａは、クリティカルディメンジョン（すなわち、高いギャップ埋め込み能を要する堆積法を必要する適度に狭い幅）を有することがある点を理解すべきである。図１ｂに示す実施形態では、埋め込み材料１０７Ａに適度な高い内部応力、例えば、下に存在する材料に対して拡張する傾向が大きい応力（以降、「引張応力」と呼ぶ）とする。例えば、誘電埋め込み材料１０７Ａは、例えば、約１ギガパスカル（ＧＰａ）、あるいはこれを遙かに上回る高い引張応力を有する窒化シリコンを含んでもよい。上で説明したように、窒化シリコンはＰＥＣＶＤ法によって堆積することができ、その際に、堆積中のイオン衝撃、堆積温度、堆積圧力、キャリヤガスおよび反応ガスの流速などの個々の堆積パラメータが、個々の応力を生成させるように適切に選択されうる。特に、イオン衝撃の大きさは、最終的に得られる内部応力の種類および大きさを制御するための有効なプロセスパラメータとなりうる。別の例示的な例では、誘電埋め込み材料１０７Ａが、所望の大きさの内部応力を得るために、おそらく酸化プロセスと組み合わせた堆積法に基づいて形成することができる二酸化シリコンなどの他の材料の形で提供されてもよい。
【００３１】
また、誘電埋め込み材料１０７Ａの堆積前またはその後に、分離トレンチ１０２Ａの電気的挙動に関する特性を調整するために、追加のプロセス工程が実施されてもよいという点を理解すべきである。例えば、角において個々の電界を適切に低減させるには、このような角をある程度丸めた方が望ましいことがあり、これは酸化プロセス等に基づいて実施されうる。更に、上で説明したように、分離トレンチ１０２Ａを形成した後に、誘電埋め込み材料１０７Ａを堆積する前に、ストップ層１０６が形成されてもよい。この場合、ストップ層１０６は、分離トレンチ１０２Ａの内面も覆いうる。
【００３２】
更に例示的な実施形態では、埋め込み材料１０７Ａを形成するための堆積プロセスが、高い非コンフォーマル性を示すように調整されうる。これは、デバイスの水平な部分（分離トレンチ１０２Ａの底部など）の堆積速度が、デバイスの実質的に垂直な部分（分離トレンチ１０２Ａの側壁など）の堆積速度よりも大幅に高いことであり、これにより、埋め込み能が向上すると共に、実質的に水平な応力成分を有する誘電埋め込み材料を、分離トレンチ１０２Ａ内に多く提供できるようになる。この理由は、関連する（respective）材料が、好ましくは、対応する内部応力成分の「基準」面であると考えられるトレンチの底に堆積されるからである。
【００３３】
図１ｃは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。すなわち、例えばＣＭＰプロセスに基づいて、誘電埋め込み材料１０７Ａの余りの材料が除去されており、その際、除去プロセスを確実に制御するために、ストップ層１０６が使用されうる。例えば、ＣＭＰプロセス中にストップ層１０６の露出量が増えていることが確実に検出され、これにより、対応するプロセスの適切なエンドポイントが示されうる。ＣＭＰプロセス中に、ストップ層１０６の除去速度が材料１０７Ａよりも高い場合には、必要に応じて、材料１０７Ａの残りが、非常に選択的なエッチングプロセスによって除去されてもよい。別の場合には、ＣＭＰプロセス中に、ストップ層１０６の除去速度が非常に低い場合、埋め込み材料１０７Ａの不要な部分が、デバイス１００の水平面部分から実質的にすべて除去されるまで、ＣＭＰプロセスを続けることができる。このため、実質的に平面の構造（topography）が得られる一方、分離トレンチ１０２Ａに、高い内部応力を有しうる埋め込み材料１０７Ａが埋め込まれうる。便宜上、埋め込まれた分離トレンチも、同じ参照符号１０２Ａによって参照する。
【００３４】
図１ｄは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。この段階では、別のマスク１０８が形成され、部分１０４Ａが覆われている一方、部分１０４Ｂ内に個々の分離トレンチ１０２Ｂを形成するために、個々のパターンが設けられている。上でエッチングマスク１０３に関して説明したように、マスク１０８は、任意の適した構成を有することができ、例えば、マスク１０８に、プロセス戦略によって必要なＡＲＣ層および／またはハードマスク材料などが含まれてもよい。更に、半導体層１０２の上にストップ層１０９が形成される。層１０６が前の製造シーケンスで過度の損傷を受けていなければ、ストップ層１０９はストップ層１０６と実質的に同じであってもよい。一方、別の例示的な実施形態では、ストップ層１０６が除去され、個々の分離トレンチ１０２Ｂに埋め込まれる誘電埋め込み材料に対する終点の要件を満たすように、層１０９が任意の適切な材料から形成されてもよい。例えば、ストップ層１０９は、二酸化シリコン、窒化シリコンまたは任意の適したほかの材料を含んでもよい。同様に、ストップ層１０６に関して記載したように、ストップ層１０９が後の段階で形成されてもよい。
【００３５】
エッチングマスク１０８に基づいて分離トレンチ１０２Ｂを形成するためのプロセスシーケンスについては、上でエッチングプロセス１０９に関して説明したのと同じ基準が当てはまる。
【００３６】
図１ｅは、個々の分離トレンチ１０２Ｂを埋め込むための誘電埋め込み材料１０７Ｂを有する半導体デバイス１００を概略的に示す。図の実施形態では、誘電埋め込み材料１０７Ｂは、異なる種類の内部応力を有する埋め込み材料として提供され、例えば、材料１０７Ｂは、下に存在する材料に対して収縮する傾向を（以降、「圧縮応力」と呼ぶ）有しうる。上で説明したように、高い圧縮応力を有する窒化シリコンが堆積され、この大きさは、１．５〜２ＧＰａまたはこれ以上などである。別の例示的な実施形態では、材料１０７Ｂは、高い圧縮応力を有する二酸化シリコン材料であってもよい。一部の例示的な実施形態では、誘電埋め込み材料１０７Ｂは、誘電埋め込み材料１０７Ａと内部応力の種類が異なっているだけではなく、材料組成も異なっていてもよい。更に、材料１０７Ｂは、材料の種類と必要な内部応力に応じて、ＰＥＣＶＤ、高密度プラズマＣＶＤなどの任意の適した堆積法に基づいて形成されうる。更に、一部の例示的な実施形態では、誘電埋め込み材料１０７Ｂは、極めて非コンフォーマルに堆積されうる。すなわち、垂直方向の堆積速度が、水平方向の堆積速度よりも大幅に低くてもよく、これにより、大きな「水平」応力が与えられる。
【００３７】
図１ｆは、材料１０７Ｂの余りの材料の除去後の半導体デバイス１００を概略的に示す。この除去は、ストップ層１０６に関して上で説明したように、除去プロセスを確実に制御するためにストップ層１０９を使用する、ＣＭＰおよび／またはエッチングに基づいて実施されうる。その後、十分に確立された選択的エッチングプロセスに基づいて、ストップ層１０９の残りの部分が除去されうる。この結果、分離トレンチ１０２Ａによって画定される能動領域１０５Ａ内に、対応する（respective）歪み１１０Ａが誘発される一方、個々の分離トレンチ１０２Ｂにより、能動領域１０５Ｂ内に、異なる種類の対応する（respective）歪み１１０Ｂが誘発されうる。例えば、分離トレンチ１０２Ａ，１０２Ｂの内部応力の上記の定義に対して、対応する誘発された歪み１１０Ａは、圧縮歪みとして示されており、この結果、標準的なシリコン結晶構成において、Ｐ−チャネルトランジスタの性能の向上が得られる。すなわち、図１ｆの水平方向はチャネルの長さ方向を表し、対応する「圧縮」歪み１１０Ａが、チャネルの長さ方向に作用し、これにより、能動領域１０５Ａ内のホール移動度が上昇する。同様に、歪み１１０Ｂは引張歪みと呼ばれ、この応力の結果、電子移動度が顕著に上昇しうる。しかし、半導体層１０２の結晶構成が、標準的な構成と異なる場合には、他の歪み「構成」が使用されてもよいことを理解すべきである。
【００３８】
図１ｇは、製造が更に進んだ段階の半導体デバイス１００を模式的に示す。ここで、個々の能動領域１０５Ａ，１０５Ｂの中およびその上に、個々のトランジスタ素子１２０Ａ，１２０Ｂが形成されている。このため、トランジスタ１２０Ａは、チャネル領域１２１Ａにおいて電荷キャリヤ移動度を適切に上昇させるために、実質的に歪み１１０Ａを有するチャネル領域１２１Ａを有する。同様に、トランジスタ１２０Ｂは、チャネル領域１２１Ｂにおいて対応する電荷キャリヤ移動度を上昇させるために、歪み１１０Ｂを有するチャネル領域１２１Ｂを有する。このように、個々の分離トレンチ１０２Ａ，１０２Ｂ内に、種類の異なる応力印加誘電埋め込み材料を提供することによって、トランジスタ１２０Ａ，１２０Ｂの電流駆動能力が個別に調整されうる。トランジスタ１２０Ａおよび／またはトランジスタ１２０Ｂ内の応力分離トレンチ１０２Ａ，１０２Ｂによって提供される歪み誘発機構を、追加の歪み誘発機構で補ってもよいという点を理解すべきである。これは、例えば、デバイス要件に応じて、個々のドレイン領域およびソース領域１２２Ａ，１２２Ｂに、シリコン／ゲルマニウム、シリコン／炭素などの埋め込み歪半導体材料を提供することによって行うことができる。上記に加えて、あるいは上記の代わりに、個々のコンタクトエッチングストップ層１２３Ａ，１２３Ｂの形で示すように、トランジスタ１２０Ａ，１２０Ｂの一方または両方に、対応する応力印加オーバーレイヤが設けられもよい。この層は、個々のコンタクト開口内に、トランジスタ１２０Ａ，１２０Ｂを埋め込むために誘電材料を形成する際に、エッチングストップ層としても使用されうる。
【００３９】
次に、図１ｈを参照して、更に別の例示的な実施形態について記載する。この実施形態では、個々の分離トレンチをパターニングするプロセスが、共通のエッチングプロセスに基づいて実施される一方、個々の分離トレンチに異なる種類の埋め込み材料を提供するように、個々の誘電埋め込み材料が追加のパターニングプロセスに基づいて提供されうる。
【００４０】
図１ｈにおいて、半導体デバイス１００は、誘電材料１０７Ａが埋め込まれている個々の分離トレンチ１０２Ａ，１０２Ｂを有し、個々のトレンチ１０２Ａ，１０２Ｂ内には、後から行う製造プロセス中にエッチングストップ層として機能するように、ストップ層１０６も形成されうる。材料１０７Ａは、上で説明したように、能動領域１０５Ａ内に高い歪み特性を付与するために、高応力印加埋め込み材料として提供されうる。更に、エッチングマスク１１１が設けられ、半導体層１０２の部分１０４Ａに対応する半導体デバイス１００の一部が覆われている一方、半導体部分１０４Ｂに対応する部分は露出されている。
【００４１】
図１ｈに示す半導体デバイス１００は、以下のプロセスに従って形成されうる。上に半導体層１０２が形成されている基板１０１を提供した後に、任意の適したパターニングプロセスによって、分離トレンチ１０２Ａ，１０２Ｂを共通に画定するために、従来のリソグラフィマスクに基づいて、パターニングプロセスが実施されうる。その後、使用する材料の種類に応じて、任意の適した堆積プロセスまたは酸化プロセスによって、ストップ層１０６が形成されうる。例えば、材料１０７Ａが窒化シリコンを実質的に含む場合は、ストップ層１０６は二酸化シリコンを含んでもよい。次に、所望の種類の内部応力を付与するために、任意の適した堆積法に基づいて埋め込み材料１０７Ａが堆積されうる。その後、例えばフォトリソグラフィによって、マスク１１１が形成される。Ｐ−ウェル領域とＮ−ウェル領域で応力印加材料が異なることが望ましい場合には、従来のリソグラフィマスクが、Ｐ−ウェル領域およびＮ−ウェル領域の画定に使用されてもよい。別の例示的な例では、所望のデバイス部分を露出させるようにマスク１１１が形成され、その後、個々の分離トレンチ１０２Ｂに、異なる種類の誘電埋め込み材料が埋め込まれうる。次に、材料１０７Ａの露出部分を除去するために、選択的なエッチングプロセス１１２が実施され、その際に、ストップ層１０６は、有効なエッチストップ層として機能しうる。その後、エッチングマスク１１１が除去され、上で説明したように、分離トレンチ１０２Ｂ内に所望の種類の応力を付与するために、任意の適切な技術に基づいて、埋め込み材料１０７Ｂなどの適切な第２の誘電埋め込み材料が堆積されうる。その後、上で説明したように、第２の種類の材料および材料１０７Ａの余りの材料がＣＭＰおよび／またはエッチングによって除去されうる。この結果、このプロセス方式（regime）では、個々の分離トレンチ１０２Ａ，１０２Ｂに、異種の応力が印加された誘電埋め込み材料を、極めて局所的に提供することもできる。その後、図１ｇを参照して説明したように、更に処理が続行されうる。
【００４２】
次に図１ｉを参照すると、更に別の例示的な実施形態について記載する。この実施形態では、異なる導電型のトランジスタの隣接する能動領域が、隣接する能動領域間の共通の境界にも、異なる種類の応力印加分離トレンチが提供されるように形成される。
【００４３】
図１ｉにおいて、半導体デバイス１００は、隣接する領域の形の能動領域１０５Ａ，１０５Ｂを有する。すなわち、領域１０５Ａ，１０５Ｂは、その間に能動領域が存在しない隣接する能動領域であるとする。このために、上で説明したように、能動領域１０５Ａは、その周辺に分離トレンチ１０２Ａを有し、能動領域１０５Ｂはその周辺に分離トレンチ１０２Ｂを有しうる。更に、「イントラウェル」分離構造と考えることができる、符号１１３で示す内部境界には、分離トレンチ１０２Ａおよび１０２Ｂに対応する内部応力を有する誘電埋め込み材料がそれぞれ埋め込まれている個々の分離トレンチ１０２Ｃ，１０２Ｄが提供されうる。広いイントラウェルトレンチおよび狭いインナーウェルトレンチの対応する構成については、下記の図２ａ〜２ｃを参照して後述する。更に、分離トレンチ１０２Ｃ，１０２Ｄ間に対応する「非能動」領域１１４が形成されており、非能動領域１１４は、プロセス戦略に応じて、半導体層１０２の一部であっても、そのほかの任意の他の適切な材料の形で提供されてもよい。上で説明したように、トレンチ１０２Ａ，１０２Ｃは、共通のプロセスにおいて形成され埋め込まれ、トレンチ１０２Ｄ，１０２Ｂは、共通のプロセスにおいて形成され埋め込まれうる。
【００４４】
別の実施形態では、トレンチ１０２Ａ，１０２Ｂ，１０２Ｃ，１０２Ｄは、共通のエッチングプロセスで形成され、埋め込みが、図１ｈを参照して上で説明したプロセスシーケンスに従って実施されてもよい。したがって、導電型の異なる隣接するトランジスタ素子についても、対応して応力が印加された分離トレンチ１０２Ａ，１０２Ｃおよび１０２Ｂ，１０２Ｄをそれぞれ提供することによって、個々の性能の向上を図ることができる。
【００４５】
図１ｊは、図１ｉの実施形態に似た、更に別の例示的な実施形態による半導体デバイス１００を模式的に示すが、この実施形態では、デバイス１００の１つ以上の分離トレンチ内に、第３の種類の誘電埋め込み材料が提供されうる。図１ｊに示す実施形態では、個々の分離トレンチ１０２Ａ，１０２Ｂが、上記の実施形態のいずれかに記載のように提供されることに加え、１０２Ｅで示され、別の種類の誘電埋め込み材料が埋め込まれうる別の種類の分離トレンチが提供されうる。例示的な一実施形態では、個々の能動領域１０５Ａ，１０５Ｂは、絶縁トレンチ１０２Ｅによって表される内部境界と隣接する能動領域となりうる。能動領域１０５Ａ，１０５Ｂは、分離トレンチ１０２Ａ，１０２Ｂ内に異なる種類の内部応力を必要とするため、トレンチ１０２Ｅは、能動領域１０５Ａおよび能動領域１０５Ｂに過度に悪影響を及ぼさないように、より「中性」に近い誘電埋め込み材料によって提供されうる。例えば、絶縁トレンチ１０２Ｅには、内部応力の低い二酸化シリコン、窒化シリコンなどの適切な誘電媒質が埋め込まれる一方、トレンチ１０２Ａ，１０２Ｂ内には、窒化シリコン、二酸化シリコンなどの高応力印加誘電媒質が形成されうる。このために、絶縁トレンチ１０２Ｅを個別にパターニングするように、例えば、分離トレンチ１０２Ａ，１０２Ｂに関して図１ａ〜１ｇを参照して記載したように、追加のリソグラフィステップが導入されうる。別の場合には、トレンチ１０２Ｅから不要な埋め込み材料を選択的に除去して、最終的に所望の種類の埋め込み材料を提供するために、例えば、図１ｈを参照して説明したように、追加のリソグラフィステップが使用されうる。したがって、共通ウェル領域に形成されるトランジスタ素子に極めて有効な歪み誘発機構が提供される一方で、異なる種類のウェル領域に、異種の応力が印加された分離トレンチが形成されうる。一方、隣接する半導体領域に対する、望ましくない相互の影響を適切に緩和するために、異なる種類の歪みを必要とする隣接する能動半導体領域が、第３の種類の誘電埋め込み材料を有する絶縁トレンチ１０２Ｅによって分離されうる。
【００４６】
次に、図２ａ〜２ｄを参照して、更に別の例示的な実施形態について記載する。これらの実施形態では、上記に加えて、あるいはこれに代えて、個々の分離トレンチに対して特定の種類の応力印加埋め込み材料を選択する際に、分離トレンチの導電率の差のほかに、その向きが考慮されている。上で説明したように、従来のプロセス技術では、高いギャップ埋め込み能を有する効率的な堆積法が利用可能であるものの、誘電埋め込み材料の内部応力を有効に実現することができない。例えば、二酸化シリコンに従来使用されている高密度プラズマ堆積プロセスでは、狭い分離トレンチであっても確実に埋め込まれるものの、得られる応力が、所望の性能向上を提供するためには適さないことがある。
【００４７】
代替的に、あるいは追加的に、個々の分離トレンチに対して、適切な応力印加誘電埋め込み材料を選択する際に、トランジスタの幅方向およびトランジスタの長さ方向に対する分離トレンチの個々の向きが考慮されうる。例えば、標準的な結晶構成、すなわち、（１００）の表面配向を有し、トランジスタの長さ方向が＜１１０＞方向を向いている場合、トランジスタの長さ方向およびトランジスタの幅方向に、異種の応力が印加された分離トレンチを提供することによって、Ｐ−チャネルトランジスタの性能を大幅に向上させることができる。
【００４８】
図２ａは、シリコンベースの層などの半導体層２０２を有する半導体デバイス２００の上面図を模式的に示す。半導体層２００は、複数の能動半導体領域２０５Ａ，２０５Ｂ，２０５Ｃ，２０５Ｄ，２０５Ｅを有し、これらは、個々のトレンチ分離構造２０２Ａ，２０２Ｂによって隔てられうる。例えば、能動領域２０５Ａは、Ｎ−ウェル領域を表し、Ｎ−ウェル領域には、領域２０５Ｃ，２０５Ｄなどの複数の更に別の能動領域も、関連する絶縁トレンチ２０２Ｂに基づいて画定されており、絶縁トレンチ２０２Ｂはインナーウェル絶縁トレンチとみなすことができる。同様に、能動領域２０５Ｂは、例えば、Ｐ−ウェルを表し、Ｐ−ウェルも、領域２０５Ｅなどの、関連するインナーウェル絶縁トレンチ２０２Ｂによって隔てられている１つ以上の小さな能動領域を有しうる。図に示す実施形態においては、分離トレンチ２０２Ｂのトレンチ幅は、図に示す実施形態で能動領域２０５Ａと２０５Ｂ間のイントラウェル境界として機能しうる分離トレンチ２０２Ａのトレンチ幅よりも狭くてもよい。しかし、対応するインナーウェル分離トレンチが、分離トレンチ２０２Ａと同等の広い幅寸法を有してもよいことが理解されるべきである。
【００４９】
上で説明したように、個々のＮ−チャネルトランジスタは、能動領域２０５Ｂ内に形成されなければならず、能動領域２０５Ｂ内の高い引張歪みが、そこに形成される個々のトランジスタの性能を大幅に向上させうる。このため、能動領域２０５Ｂ内に所望の種類の歪みを与えるように、個々の分離トレンチ２０２Ａに、適切に応力が印加された誘電埋め込み材料が埋め込まれうる。上で説明したように、高い内部応力を有する窒化シリコンを形成するために、十分に確立された堆積法が利用可能であるが、現在確立されているＰＥＣＶＤ法は、十分に確立された高い密度プラズマ酸化物堆積プロセスと比べてギャップ充填能力が低いという欠点を有しうる。このため、適度に狭い分離トレンチ２０２Ｂは、高いギャップ充填能力を与える堆積法に基づいて形成され、分離トレンチ２０２Ａは、対応する誘電埋め込み材料に高い内部応力を付与するために、ＰＥＣＶＤプロセスに基づいて形成されうる。
【００５０】
図２ｂは、図２ａのＩＩｂ−ＩＩｂ線での半導体デバイス２００の、初期の製造段階における概略断面図を示しており、対応する分離トレンチ２０２Ｂはまだ形成されていない。この製造段階では、デバイス２００は、基板２０１の上に形成された半導体層２０２を有し、これは、基板１０１に関して記載したものと同様の任意の適したキャリヤ材料であってもよい。更に、能動領域２０５Ａと２０５Ｂを分離するように、半導体層２０２内に分離トレンチ２０２Ａが形成されている。更に、この製造段階では、分離トレンチ２０２Ａを実質的に完全に埋め込むように、半導体層２０２の上に、応力印加誘電埋め込み材料２０７Ｂが形成されうる。半導体層２０２の少なくとも水平面部分にストップ層２０６が形成されており、一部の例示的な実施形態では、ストップ層２０６が、分離トレンチ２０２Ａ内にも形成されうる。例示的な一実施形態では、ストップ層２０６は二酸化シリコンを含み、応力印加誘電埋め込み材料２０７Ｂは窒化シリコンを含んでもよい。
【００５１】
図２ｂに示す半導体デバイス２００を形成するための代表的なプロセスには、上でデバイス１００に関して説明したものと同様のプロセス技術が含まれうる。すなわち、適切なリソグラフィプロセスに基づいて分離トレンチ２０２Ａがパターニングされ、その後、所望の種類の内部応力を得るように、適切なプロセスパラメータにより、ＰＥＣＶＤプロセスなどの適切な堆積プロセスが実施される。図２ａおよび図２ｂに示す実施形態では、能動領域２０５Ｂ内に関連する引張歪みを誘発して、これにより、上で説明したようにＮ−チャネルトランジスタの性能が改善されるように、埋め込み材料２０７Ｂの内部応力が選択される。その後、例えばＣＭＰに基づいて、層２０７Ｂの余りの材料が除去され、その際に、関連する除去プロセスを確実に制御するためにストップ層１０６が使用されうる。その後、寸法の小さい個々の分離トレンチ２０２Ｂを画定するために、適切に選択されたリソグラフィマスクに基づいて、別のパターニングシーケンスが実施されうる。次に、対応する分離トレンチ２０２Ｂに、高密度プラズマに基づくＣＶＤ、ＴＥＯＳ等に基づく準常圧ＣＶＤプロセスなど、高いギャップ埋め込み能を有する堆積法に基づいて形成される二酸化シリコン等の適切な誘電埋め込み材料が埋め込まれうる。その後、関連するストップ層に基づいて、デバイス１００に関して上で説明したように、余りの材料が除去されうる。
【００５２】
図２ｃは、上記のプロセスシーケンスの後の半導体デバイス２００を概略的に示す。このため、デバイス２００は、二酸化シリコンなどの適切な埋め込み材料が、実質的に空洞がない状態で埋め込まれた分離トレンチ２０２Ｂを有する一方、分離トレンチ２０２Ａ内の高応力印加材料は、能動領域２０５Ｂ内に所望の種類の歪みを与える。図に示す実施形態において、能動領域２０５Ｂは、Ｐ−ウェル領域であってもよく、この領域では、引張歪みの結果、能動領域２０５Ｂの中およびその上に形成されるＮ−チャネルトランジスタの電子移動度が向上しうる。上で説明したように、Ｐ−チャネルトランジスタのための極めて有効な歪み誘発機構が使用可能であり、これにより、分離トレンチ２０２Ａの応力が隣接する能動領域２０５Ａに与える悪影響が、利点が得られるように過度に補償されるため、この悪影響はさほど重大ではない。
【００５３】
更に、上記のプロセスシーケンスは、異なる順序において行われてもよく、分離トレンチ２０２Ｂが最初に形成され、その後、高応力印加分離トレンチ２０５Ａが形成されてもよいという点が理解されるべきである。別の例示的な実施形態では、トレンチ２０２Ａ，２０２Ｂが、従来のプロセス戦略と同様に、共通のリソグラフィマスクと共通のエッチングプロセスに基づいてパターニングされ、その後、図１ｈを参照して説明したように、分離トレンチの１つから望ましくない誘電埋め込み材料を選択的に除去するために、個々の誘電埋め込み材料の埋め込みが、追加のリソグラフィステップに基づいて実施されてもよい。
【００５４】
図２ｄは、更に別の例示的な実施形態によるデバイス２００の上面図を概略的に示す。デバイス２００は、個々のＰ−チャネルトランジスタを形成するためのＮ−ウェル領域である複数の能動半導体領域２０５Ａを有しうる。同様に、個々のＮ−チャネルトランジスタを形成するためのＰ−ウェル領域である複数の能動領域２０５Ｂも提供されうる。各種の能動半導体領域２０５Ａ，２０５Ｂは、個々の分離トレンチ２０２Ａ，２０２Ｂ，２０２Ｃによって隔てられており、例えば、幅の狭い分離トレンチは、トレンチ２０２Ｂとして示され、トレンチ２０２Ｂよりも幅の広いトレンチは、トレンチ２０２Ａおよび２０２Ｃとして示されうる。幅の狭いトレンチと幅の広いトレンチの両方の種類のトレンチが、デバイス構成に応じて、インナーウェルまたはイントラウェルの境界として適切に使用されうる。例えば、分離トレンチ２０２Ａは、広いイントラウェルトレンチであり、分離トレンチ２０２Ｃは、広いインナーウェルトレンチであると考えることができる。例示的な一実施形態では、狭い分離トレンチ２０２Ｂには、上で説明したように、高いギャップ充填能力を与える堆積法に基づいて堆積することができる適切な材料が埋め込まれうる。一方、広い分離トレンチ２０２Ａ，２０２Ｃは、高応力印加誘導埋め込み材料を含み、例示的な一実施形態では、トランジスタの長さ方向２３０およびトランジスタの幅方向２３１に対する個々の分離トレンチ２０２Ａ，２０２Ｃの相対向きも考察される。すなわち、図の例では、分離トレンチ２０２Ｃの一方が（Ｈ）で示され、他方が（Ｖ）で示されており、これらに内部応力の異なる材料が埋め込まれうる。例えば、領域２０５Ａは、この中および上にＰ−チャネルトランジスタを形成するためのＮ−ウェル領域であり、方向２３０と方向２３１に対して異なる種類の歪みを必要としうる。例えば、長さ方向２３０が実質的に＜１１０＞の結晶配向を向いている標準的な構成では、圧縮歪みによりホール移動度が大幅に増大される一方で、幅方向２３１に沿った対応する引張歪みも、ホール移動度の増加に寄与しうる。このため、分離トレンチ２０２Ｃ（Ｖ）は、方向２３０に必要な圧縮歪みを発生させる誘電埋め込み材料を含み、分離トレンチ２０２Ｃ（Ｈ）は、異なる種類の内部応力を有する誘電埋め込み材料を含み、この結果、方向２３１に、対応する引張歪み成分が得られる。
【００５５】
一方、このデバイス構成では、個々の分離トレンチ２０２Ａは、長さ方向２３０および幅方向２３１に関連する引張歪み２１０Ｂを発生させる誘電埋め込み材料を有しうる。上で説明したように、Ｐ−チャネルトランジスタにも別の歪み誘発機構が存在するため、引張歪みを誘発する誘電埋め込み材料による水平および垂直の分離トレンチ２０２Ａへの悪影響が許容できる。例えば、Ｎ−ウェル２０５Ａが、トレンチ２０２Ｃなどの１つ以上のインナーウェル分離トレンチを有する場合、個々の分離トレンチ２０２Ｃによって囲まれたＰ−チャネルトランジスタの性能を大幅に向上させるために、水平の分離トレンチ成分および垂直の分離トレンチ成分の個々の構成が、上で説明したように選択されうる。別の場合、Ｐ−チャネルトランジスタの追加の歪み発生源として、高応力印加オーバーレイヤ、歪半導体材料などが使用されてもよい。
【００５６】
対応するトレンチを確実に埋める一方で、実質的に空洞のない埋め込み性を示す適切な堆積法が利用可能であれば、幅の狭いトレンチ２０２Ｂにも、長さ方向２３０および幅方向２３１に向いている分離トレンチに、異なる種類の内部応力を付与するための対応する方式（regime）を適用してもよい点を理解すべきである。
【００５７】
図２ｄに示す半導体デバイス２００は、図２ａ〜２ｃを参照して、上でデバイス１００に関して上で説明したようなプロセス技術に従って形成されうる。しかし、向きの異なる分離トレンチ同士を区別して形成すること（distinguish）が可能となるように、追加のリソグラフィステップが導入されてもよい。例示的な一実施形態では、幅の広いイントラウェル分離トレンチ２０２Ａは、領域２０５Ｂ等の個々の能動領域内に個々の引張歪み２１０Ｂを発生させる、高応力印加埋め込み材料に基づいて形成され、同じプロセスシーケンスで、個々の歪み成分２１０Ｂを提供するためのインナーウェル分離トレンチ２０２Ｃ（Ｈ）も形成されうる。一方で、所望の圧縮歪み成分２１０Ａを与えるために、別個のプロセスシーケンスにおいて、応力の種類が異なる高応力印加誘電埋め込み材料を使用して、インナーウェル分離トレンチ２０２Ｃ（Ｖ）が形成されうる。また、更に別のプロセスシーケンスにおいて、必要なギャップ埋め込み能を与える堆積法に基づいて、幅の狭い分離トレンチ２０２Ｂが形成されうる。異なる種類の分離トレンチ２０２Ａ，２０２Ｂおよび２０２Ｃを形成するための異なるプロセスシーケンスは、分離トレンチの種類ごとに個々にリソグラフィプロセス、エッチングプロセスおよび除去プロセスを含むプロセスシーケンスに基づいて形成されうるという点を理解すべきである。一方で、別の場合には、分離トレンチの１つ以上が、共通のリソグラフィおよびエッチングプロセスにおいて形成され、上で説明したように、応力印加誘電埋め込み材料の対応する埋め込みが、異なるリソグラフィマスクに基づいて実施されうる。更に、さまざまな結晶方向における電荷キャリヤ移動度の対応する結晶特性を考慮するために、個々の分離トレンチ２０２Ａ，２０２Ｂおよび２０２Ｃの応力印加埋め込み材料の種類が、半導体層２０２の所定の結晶構成に基づいて選択されてもよい点にも留意すべきである。同様に、Ｐ−チャネルトランジスタの性能の向上が求められている場合には、長さ方向２３０に高い圧縮歪みを与えるように分離トレンチ２０２Ａが形成される一方、対応する引張歪み成分を発生させるように、幅方向の歪み成分を実質的に引き起こす個々の分離トレンチ２０２Ａが提供されうる。
【００５８】
この結果、本明細書に開示の主題は分離トレンチを形成するための技術を提供し、この分離トレンチは、Ｎ−チャネルトランジスタなどのトランジスタ素子の少なくとも１種類の性能を向上させるように、大きさの異なる内部応力を有しうる。更に、本明細書に開示の主題は、異なる能動半導体領域内に所望の種類の歪みを発生させるために、異なる種類の内部応力を付与することによって、個々の能動半導体領域に接している分離トレンチを個別に適合させる可能性を与える。この目的のため、内部応力の異なる分離トレンチを得るために、パターニングプロセスまたは対応する誘電埋め込み材料の埋め込みプロセスが、局所的に異なる方法で実施されうる。２種類以上の異なる分離トレンチのために、個々の分離トレンチを局所的に形成するための対応するシーケンスが実施され、これにより、個々の能動半導体領域の歪み特性を個別に適応させる際に高い柔軟性が与えられる。この結果、十分に確立されたパターニングおよび堆積法を使用することができるため、従来の技術との高い互換性を実現することができる。更に、本明細書に開示の主題は、製造フローの後の段階で実装される別の歪み誘発機構とも互換性が非常に高い。
【００５９】
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例はすべて本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
【図１ａ】
2010505269.tif 000003
【図１ｂ】
2010505269.tif 000004
【図１ｃ】
2010505269.tif 000005
【図１ｄ】
2010505269.tif 000006
【図１ｅ】
2010505269.tif 000007
【図１ｆ】
2010505269.tif 000008
【図１ｇ】
2010505269.tif 000009
【図１ｈ】
2010505269.tif 000010
【図１ｉ】
2010505269.tif 000011
【図１ｊ】
2010505269.tif 000012
【図２ａ】
2010505269.tif 000013
【図２ｂ】
2010505269.tif 000014
【図２ｃ】
2010505269.tif 000015
【図２ｄ】
2010505269.tif 000016
【手続補正書】
【提出日】平成20年9月12日(2008.9.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層（１０２）内に第１の幅を有する第１の分離トレンチ（２０２Ｂ）を形成するステップと、
高いギャップ充填能力を有する第１の堆積技術に基づいて、前記第１の分離トレンチ（２０２Ｂ）に誘電埋め込み材料を埋め込むステップと、
前記半導体層（２０２）内に、前記第１の幅よりも広い第２の幅を有する第２の分離トレンチ（２０２Ａ）を形成するステップと、
前記第１の堆積技術以外の第２の堆積技術に基づいて、前記第２の分離トレンチ（２０２Ａ）に、高い内部応力を有する第２の誘電埋め込み材料を埋め込むステップと、を含む方法。
【請求項２】
前記第２の分離トレンチに埋め込むステップは、ＰＥＣＶＤ技術を使用して前記第２の分離トレンチに窒化シリコン材料を埋め込むステップを含む、請求項１に記載の方法。
【請求項３】
前記第１の誘電埋め込み材料は二酸化シリコンを含む、請求項２に記載の方法。
【請求項４】
前記第１の分離トレンチに埋め込むステップは、高密度ＰＥＣＶＤプロセスおよび準常圧ＣＶＤプロセスの少なくとも一方を実施するステップを含む、請求項３に記載の方法。
【国際調査報告】
2010505269.tif 000017
2010505269.tif 000018
2010505269.tif 000019