(57)【要約】  集積回路にワイヤー部（１０１、１０２）を形成する方法は、シード材質の層部分（１１、１２）の側面上にワイヤー部をエピタキシャル成長する段階を備える。ワイヤー部の断面寸法はシード材質の層部分の厚さ及び成長段階の継続時間に対応する。その後、シード材質の層部分が選択的に除去され、ワイヤー部が回路上に固定的に保持される。その後、回路を加熱することで、ワイヤー部の断面を丸くすることができる。得られたワイヤー部の直径は、約１０ｎｍとすることができる。この方法は、ショットチャネル効果がないＭＯＳトランジスタのチャネルを形成するのに用いられ得る。
2010541229.tif 000002
【特許請求の範囲】
【請求項１】
集積電子回路が生産される基板であって、
シード材料の層部分（１）と、前記シード材料の層部分（１）のそれぞれの対向する面上に位置する２つのパッシブ材料の層部分（２、３）と、を含む積層体を備え、
前記シード材料の層部分の結晶性部分が、前記パッシブ材料の層部分との境界（Ｂ２、Ｂ３）間において、前記積層体の側面で露出されている基板を形成する第１段階と、
前記パッシブ材料の層部分に対して選択的に前記積層体の前記側面において露出された前記シード材料の層部分上に、ワイヤー材料をエピタキシャル成長して、前記シード材料の層部分の露出された前記結晶性部分上に沿って、且つ該結晶性部分上に延びるワイヤー部（１０ａ〜１０ｃ）を形成する段階であって、前記ワイヤー材料と前記シード材料とがそれぞれに異なる化学組成を有する第２段階と、
前記ワイヤー材料に対して選択的に前記シード材料の層部分（１）を除去し、前記基板上に前記ワイヤー部（１０ａ〜１０ｃ）を固定的に保持する第３段階と、
を備える、集積電子回路にワイヤー部（１０ａ〜１０ｃ）を形成する方法。
【請求項２】
前記シード材料の層部分（１）の厚さが、前記積層体の積層方向（Ｎ）に対して平行に測定したとき、約１０ｎｍ〜３０ｎｍであり、特に２０ｎｍ未満である、請求項１に記載の方法。
【請求項３】
前記積層体の前記側面において露出された前記シード材料の層部分（１）の前記結晶性部分が、前記シード材料の層部分の露出された前記結晶性部分における異なる位置において、前記積層体の積層方向（Ｎ）に平行して測定したとき、前記パッシブ材料の層部分（２、３）との境界（Ｂ２、Ｂ３）間で一様でない厚さ（ｅ１、ｅ２）を有する、請求項１又は２に記載の方法。
【請求項４】
前記ワイヤー部の少なくとも１つの第１部分（１０ａ）が、前記シード材料の層部分（１）の露出された第１厚さ（ｅ１）の結晶性部分上に延びており、前記ワイヤー部の前記第１部分が前記集積電子回路の接続高さ内に電気的に導電性のトラックを形成し、
前記ワイヤー部の少なくとも１つの第２部分（１０ｂ）が、前記シード材料の層部分（１）の露出された前記第１厚さより大きな第２厚さ（ｅ２）の結晶性部分上に延びており、前記ワイヤー部の前記第２部分が前記集積電子回路の前記接続高さに垂直に配向された電気的に導電性のビアを形成する、請求項３に記載の方法。
【請求項５】
前記積層体の前記側面において露出された前記シード材料の層部分（１）の前記結晶性部分が、少なくとも一つの片状セグメントを含む構造を有する、請求項１〜４の何れか一項に記載の方法。
【請求項６】
前記ワイヤー部（１０ａ〜１０ｃ）の前記ワイヤー材料が電気的に導電性を有する、請求項１〜５の何れか一項に記載の方法。
【請求項７】
前記シード材料の層部分（１）の前記シード材料と前記ワイヤー部（１０ａ〜１０ｃ）の前記ワイヤー材料とが、シリコン、ゲルマニウム、シリコン−ゲルマニウムの合金、これらから得られるドープされた材料から選択される、請求項１〜６の何れか一項に記載の方法。
【請求項８】
前記ワイヤー部（１０ａ〜１０ｃ）を加熱して、前記ワイヤー部の断面形状を変更させる第４段階を更に備える、請求項１〜７の何れか一項に記載の方法。
【請求項９】
前記ワイヤー部（１０ａ〜１０ｃ）の外周面における前記ワイヤー材料を酸化させる段階と、
酸化されていない前記ワイヤー材料に対して前記酸化されたワイヤー材料を選択的に除去する段階と、
を更に備える、請求項１〜８の何れか一項に記載の方法。
【請求項１０】
前記積層体の対向する前記側面において露出された前記シード材料の層部分（１）の前記結晶性部分のそれぞれの上に、少なくとも２つのワイヤー部（１０１，１１１）が前記第２段階において形成される、請求項１〜９の何れか一項に記載の方法。
【請求項１１】
前記積層体の互いに対向する前記側面が前記基板上に形成された樹脂マスクを収縮させて画成される、請求項１０に記載の方法。
【請求項１２】
前記第１段階と前記第２段階との間に、
前記積層体の前記側面において露出された前記シード材料の層部分の前記結晶性部分のセグメント（Ｓ１、Ｓ２）を非結晶化させ、該非結晶化されたシード材料のセグメントによって互いに離間する露出された前記シード材料の層部分の２つの結晶性のセグメントを形成する段階を更に行い、
前記第２段階は、前記ワイヤー材料（１０ａ〜１０ｃ）が前記シード材料の層部分の前記非結晶化されたセグメントに対して選択的に前記シード材料の層部分の前記２つの結晶性のセグメントの両方上に成長するように実行される、請求項１〜１１の何れか一項に記載の方法。
【請求項１３】
前記積層体は、パッシブ材料の層部分（２１、２２、３）と交互に積層されたいくつかのシード材料の層部分（１１、１２）を含み、前記シード材料の層部分のそれぞれに対応するシード材料のいくつかの結晶性部分が前記積層体の前記側面において互いに離間して露出されており、
前記ワイヤー材料が前記積層体の前記側面において露出された前記シード材料の前記いくつかの結晶性部分のそれぞれ上に同時に成長され、前記積層体の積層方向（Ｎ）に平行してシフトされた対応のワイヤー部（１０１、１０２）が形成されるように前記第２段階が行われ、
前記第３段階は、前記シード材料の層部分（１１、１２）のそれぞれを除去するように行われる、請求項１〜１２の何れか一項に記載の方法。
【請求項１４】
前記ワイヤー部（１０１、１０２）の周囲面に電気的に絶縁性の層を形成する段階と、
前記ワイヤー部の前記周囲面を囲むゲート部（１０２）を形成する段階と、
を更に備え、
前記ワイヤー部が前記ワイヤー部と前記ゲート部とを備えるＭＯＳトランジスタのチャネルを形成する、請求項１〜１３の何れか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積電子回路にワイヤー部を形成する方法に関する。本発明は、特に約１０ｎｍ〜３０ｎｍの断面直径を有するワイヤー部を形成する方法に関する。
【背景技術】
【０００２】
以下において、そのような直径を有するワイヤーをナノワイヤーと呼ぶ。
【０００３】
ナノワイヤーは、集積回路内のいくつかの用途に用いられることが意図されている。これらの用途のうち一番重要な用途の一つは、ナノワイヤーから構成されるチャネルを有するＭＯＳトランジスタの製造である。そのようなトランジスタは、いわゆるショットチャネル効果を示さず、その結果、チャネルの電気伝導の良好な制御を可能にする。他の用途は、電気的に導電性を有するコネクション、抵抗部の直径によって制御された抵抗値を有する抵抗器、ストレッチセンサー（ｓｔｒｅｔｃｈ−ｓｅｎｓｏｒｓ）等の製造である。
【０００４】
少なくとも３つのプロセスが、ナノワイヤーを製造するために既に行われてきた。
【０００５】
これらのプロセスのうちの第１プロセスによれば、シリカ層上に重ねられたシリコン層を備える積層体が、集積電子回路の基板上に形成される。その後、シリコン層は、積層体の側部における回路の上面からエッチングされ、シリコントラック（ｓｉｌｉｃｏｎ  ｔｒａｃｋ）を形成する。その後、シリカ材料は、シリコントラックの中心部の下方が選択的にエッチングされて、シリコントラックの中央部と直下の基板との間に隙間（ｇａｐ）が現れる。その後、回路が加熱されてシリコントラックの中心部の断面が丸くなる。シリコン材料はトラックの表面において酸化されて、このように形成されたシリカ材料が選択的にエッチングされる。酸化段階及びエッチング段階は交互に繰り返されて、中央部におけるトラックの直径は次第に減少される。
【０００６】
第２プロセスは、ハードマスクを有するスタック構造物を含む。複数のハードマスクのうちの一つは、２つの対向するエッジを有する開口部を有する。その２つの対向するエッジは、シリコンの層部分の下に位置する反対側のエッジより小さな間隔（ｓｅｐａｒａｔｉｏｎ  ｇａｐ）を有して互いに離間する。シリコンの層部分は、マスクの開口部を介してエッチングされ、その結果、マスクのエッジに沿って２つの平行するシリコンワイヤーが生成される。
【０００７】
最後に、第３プロセスは、触媒のナノ粒子、例えば金のナノ粒子を支持するシリコン又はゲルマニウムのシード表面上にエクスシチュ（ｅｘ−ｓｉｔｕ）でナノワイヤーを成長する段階を備えている。このようなシステムを加熱すると、各触媒粒子がシード表面上に液滴を形成し、そのシステムに気体状のシリコン又はゲルマニウムの前駆体が形成される。その後、ナノワイヤーは、各触媒のナノ粒子からシード表面に対して垂直に配向されたナノワイヤーの長手方向に成長する。一度ナノワイヤーが所望の長さに達すると、ナノワイヤーは基板上の所望の位置に運ばれる。成長位置から基板上の最終位置へのナノワイヤーの取り扱いは、原子力顕微鏡のチップに類似するチップを用いて実行され得る。しかし、そのような工程を用いて非常に長いナノワイヤーを形成することは困難であり、ナノワイヤー部の形状が良好に制御されない。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した全てのプロセスは多くの処理段階を備える。そのため、その方法で得られたナノワイヤーを取り入れた集積回路の処理時間は長くなり、製造費も高額になる。
【０００９】
本発明の目的は、製造費の増加を低減しつつ、実用的な方法による少なくとも一つのナノワイヤーを有する集積電子回路を生産することである。
【課題を解決するための手段】
【００１０】
この目的のため、本発明は、集積電子回路にワイヤー部を形成する方法を提供する。その方法は、集積電子回路が生産される基板であって、
・シード材料の層部分と、前記シード材料の層部分のそれぞれの対向する面上に位置する２つのパッシブ材料の層部分と、を含む積層体を備え、前記シード材料の層部分の結晶性部分が前記パッシブ材料の層部分と共に境界間において、前記積層体の側面で露出されている基板を形成する第１段階と、
・前記パッシブ材料の層部分に対して選択的に前記積層体の前記側面において露出された前記シード材料の層部分上に、ワイヤー材料をエピタキシャル成長して、前記シード材料の層部分の露出された前記結晶性部分上に沿って、且つ該結晶性部分上に延びるワイヤー部を形成する段階であって前記ワイヤー材料と前記シード材料とがそれぞれに異なる化学組成を有する第２段階と、
・前記ワイヤー材料に対して選択的に前記シード材料の層部分を除去し、前記基板上に前記ワイヤー部を固定的に保持する第３段階と、
を備える。
【００１１】
このように、本発明によれば、ワイヤー部は、露出された結晶性（ｃｒｙｓｔａｌｌｉｎｅ）のシード材料層から選択的な横方向エピタキシャル成長（ｌａｔｅｒａｌ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ）によってインシチュ（ｉｎ  ｓｉｔｕ）で基板上に成長される。そのため、基板上の最終位置にワイヤー部を運ぶのに、困難であり時間がかかる輸送段階が必要ない。
【００１２】
更に、従来の方法と比べて、本発明に係る方法は、以下のような利点を有する。
・第２段階における形成において、シード材料の層部分によってワイヤー部が長手方向にわたって支持される。そのため、積層体の横方向のエッジから離れた（ｏｕｔ  ｏｆ）配置を通じてワイヤー部の形状が良好に制御される。この配置は、パッシブ材料層との境界間に露出されたシード材料の層部分の厚さ及び基板面に平行している面における横方向のエッジの突起（ｐｒｏｊｅｃｔｉｏｎ）の形状を含む。特に、非常に長いナノワイヤーと、回路基板に対して平行な様々な配向方向を有する幾つかの直線状のセグメントを備えるナノワイヤーとを形成することが容易である。更に、連続する直線のセグメント間で所与の角度を有するように設計されたナノワイヤーは、前記角度において連続している。回路配置の技術分野の当業者の専門語において、本発明はナノワイヤーの２次元的な（ｂｉ−ｄｉｍｅｎｓｉｏｎａｌ）配置と互換性があると言われている。
・ワイヤー部の断面寸法は、パッシブ材料の層部分間に位置するシード材料の層部分の厚さと、第２段階の継続期間とによって決定される。そのため、これらは回路に用いられるリソグラフィー技術のピッチに依存しない。その結果、交互に酸化段階及びエッチング段階を更に行うことでナノワイヤーの断面積を減少させることは必須ではない。
・エピタキシャル成長は良好に制御されるので、ワイヤー部の断面寸法は、ワイヤー材料の一原子層までの正確さで設定され得る。
・本方法では、ナノワイヤーの極小断面寸法を得るために、リソグラフィーの実行において電子ビームを用いることを必要としない。
・本方法の実行は、リソグラフィックピッチに依存しない。換言すると、パッシブ材料の層部分に結合されたシード材料の層部分の側面を生成するために層のエッチングに用いられる初期リソグラフィー段階は、最終的に得られるワイヤーの断面寸法に対して決定的ではない。
【００１３】
本発明を実施するために、シード材料の層部分の全体が結晶性を有することが必須でないことを当業者は理解するであろう。実際に、露出されているシード材料の層部分の一部においてシード材料が結晶性を有すれば十分である。更に、この結晶性の部分は、積層体の側面において露出するすべてのシード材料の層部分に対応しなくても良く、露出されるすべてのシード材料の層部分の一部だけでも良い。特に、シード材料の層部分は、該シード材料の層部分が初期ステージにおいて非晶質であるように第１段階で形成されても良く、積層体の側面に露出されたシード材料の層部分の一部分が、第２段階前の次のステージにおいて選択的に結晶化されても良い。
【００１４】
本発明の次の特徴又は改善が、独立的に又は互いに組み合わせられて、更に実施されても良い。
・前記シード材料の層部分の厚さが、積層方向に対して平行に測定したとき、約１０ｎｍ〜３０ｎｍであっても良く、特に２０ｎｍ未満であっても良い。
・前記積層体の前記側面において露出された前記シード材料の層部分の前記結晶性部分が、前記シード材料の層部分の露出された前記結晶性部分における異なる位置において、前記積層体の積層方向に平行して測定したとき、前記パッシブ材料の層部分との境界間で一様でない厚さを有しても良い。
・前記積層体の前記側面において露出された前記シード材料の層部分の前記結晶性部分が、少なくとも一つの片状セグメント（ｓｔｒｉｐ  ｓｅｇｍｅｎｔ）を含むように設計されても良い。
・前記ワイヤー材料が電気的に導電性を有しても良い。
・前記シード材料と前記ワイヤー材料とが、シリコン、ゲルマニウム、シリコン−ゲルマニウムの合金、これらから得られるドープされた材料から選択されても良い。
・前記方法が、第３段階後に実行される更なる段階を備えても良く、その更なる段階は、前記ワイヤー部を加熱して、前記ワイヤー部の断面形状を変更させる段階を備えている。
・前記積層体の対向する側面において露出された前記シード材料の層部分の前記結晶性部分のそれぞれの上に少なくとも２つのワイヤー部が前記第２段階において形成されても良い。
・前記第１段階と前記第２段階との間に、前記積層体の前記側面において露出された前記シード材料の層部分の前記結晶性部分のセグメントを非結晶化させ、該非結晶化されたシード材料のセグメントによって互いに離間する結晶性シード材料の２つのセグメントを形成する段階を更に更に備えても良い。その後、第２段階は、前記ワイヤー材料が前記シード材料の層部分の前記非結晶化されたセグメントに対して選択的に前記シード材料の層部分の前記２つの結晶性のセグメントの両方の上に成長するように実行される。このように、互いに離間している２つのワイヤー部は、基板のベース表面上の一つの同じ高さ内に、同時に得られる。
・前記積層体は、シード材料の各結晶性部分が前記パッシブ材料の層部分との境界間で前記積層体の前記側面において互いに離間して露出されるように、パッシブ材料の層部分と交互に積層されたいくつかのシード材料の層部分を含んでも良い。前記ワイヤー材料が前記積層体の前記側面において露出された前記シード材料の部分のそれぞれの上に同時に成長されるように前記第２段階が行われ得る。これによって、積層方向に平行してシフトされた複数のワイヤー部が同時に形成される。複数のワイヤー部は、複数のシード材料の層部分に対応する。その後、第３段階が実行されて、各シード材料の層部分が除去される。これによって、３次元のワイヤー配置を得ることが可能である。随意的に、単一の除去段階で同時にすべてのシード材料の層部分を除去するように、第３段階が実行されても良い。
【００１５】
本発明の方法は、ナノワイヤータイプのトランジスタチャネルを有するＭＯＳトランジスタを生産するために用いられても良い。この目的のため、電気的に絶縁性の層は、本発明によって形成されたワイヤー部の周囲面に形成される。次に、トランジスタのゲート部がワイヤー部の周囲面の周りに形成される。そのようなトランジスタはショットチャネル効果を示さない。そのトランジスタは、高電流をサポートすることができ、短いスイッチング時間を有する。
【００１６】
本発明の別の用途は、シングルエレクトロントランジスタの製造である。そのようなトランジスタは、２つの互いに対向する電気的に導電性のナノチップを含む。これらのナノチップは、一のチップから他のチップへの単一の電子の経路が制御されるように適合されている。
【００１７】
本発明の他の説明及び利点は、添付図面を参照して以下において説明される、詳細であり且つ非限定的な実施例から明らかである。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態に係る方法の一段階に対応して製造される集積電子回路の斜視図である。
【図２】本発明の第１実施形態に係る方法の一段階に対応して製造される集積電子回路の斜視図である。
【図３】本発明の第１実施形態に係る方法の一段階に対応して製造される集積電子回路の斜視図である。
【図４】本発明の第１実施形態に係る方法の一段階に対応して製造される集積電子回路の斜視図である。
【図５】本発明の第１実施形態に係る方法の一段階に対応して製造される集積電子回路の斜視図である。
【図６】本発明の第２実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【図７】本発明の第２実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【図８】本発明の第２実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【図９】本発明の第２実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【図１０】本発明の第２実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【図１１】本発明の第３実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【図１２】本発明の第３実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【図１３】本発明の第３実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【図１４】本発明の第３実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【図１５】本発明の第３実施形態に係る方法の一段階に対応して製造される別の集積電子回路の斜視図である。
【発明を実施するための形態】
【００１９】
明確にするために、添付する図において表されている回路部の寸法は、実際の寸法及び実際の寸法の比と関連して示されてはいない。更に、異なる図において表示されている同等の参照番号は、同等の構成要素又は同等の機能を有する構成要素に関係する。回路は、図面の下側の部分に位置しており、上側に向いている活性面（ａｃｔｉｖｅ  ｓｕｒｆａｃｅ）を有する。Ｎは、図面の底面から上面へ向かう垂直方向を示す。以下において用いられる用語「上に（ｏｎ）」、「上方に（ａｂｏｖｅ）」、「下方に（ｂｅｌｏｗ）」、「下層の（ｌｏｗｅｒ）」、及び「上層の（ｕｐｐｅｒ）」は方向Ｎと関連している。
【００２０】
以下、本発明の２つの実施形態を説明する。ここで、回路処理段階は、本発明を再現するように正確な順序で挙げられている。回路製造者にとって公知な処理段階は詳細に記載されていない。当業者は、回路処理ツールのサプライヤによって提供される使用説明書（ｉｎｓｔｒｕｃｔｉｏｎｓ）を含め、入手可能な多数の適切な資料を参照するであろう。
【００２１】
図１を参照すると、集積電子回路用の基板は、ベース部１００と、第１パッシブ層（ｐａｓｓｉｖｅ  ｌａｙｅｒ）２と、結晶性の上部シード材料層（ｕｐｐｅｒ  ｌａｙｅｒ  ｏｆ  ｃｒｙｓｔａｌｌｉｎｅ  ｓｅｅｄ  ｍａｔｅｒｉａｌ）１とを備える。このような基板は、商業的に入手可能なＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）であっても良い。この場合の第１パッシブ層２は、埋め込み酸化層と呼ばれており、シリカ(ＳｉＯ２)からなる。層３は、単結晶シリコンである。
【００２２】
第１パッシブ層１の上面は、上部酸化層３を形成するように、酸化剤（ｏｘｉｄｉｚｉｎｇ  ａｇｅｎｔ）と接触され得る。第１パッシブ層１が酸化剤と接触されると、層３はシリカとなり層３の厚さは、２ｎｍとすることができる。層１の残余シリコンの厚さは、約１０〜１５ｎｍとすることができる。層３は、層１〜３を備える積層体の第２パッシブ層３を形成する。Ｎは積層方向に対応する。
【００２３】
層１及び３は、形成されるべきナノワイヤーの配置に対応したエッジを有するパターンに対応してエッチングされる。マスキング段階、リソグラフィー段階及びエッチング段階は、公知の方法で実行され、層１と層２及び層３（図２参照）それぞれとの境界Ｂ２及びＢ３により画成された層１の側面が露出する。その結果、露出された層１の側面はベース部１００の上面に対して垂直に配向された片状となり、後者の表面に平行して延びる。
【００２４】
本発明は、ここではＳＯＩ基板から始まって説明されているが、図２に示されている構成と同等な構成が回路に形成されている限り、ＳＯＩ基板は必ずしも必要とされない。
【００２５】
随意的に、層１の露出された結晶性の材料からなる選択された片状セグメントに対してイオンビームを照射して、結晶性構造から非結晶構造に変更させ得る。用いられるイオンビームはドーピングイオンを注入するために用いられるものと同様のものでよいが、ここではシリコンイオン、ゲルマニウムイオン、キセノンイオンのような重イオンを用いる。選択されたイオンは、これらのイオンと層１の格子との衝突の間に生じる運動エネルギーの変換によって、強い衝撃が与えられる層１を局所的に非結晶性させるのに好適である。イオンビームは集約されて上方から片状セグメントへ誘導され、非結晶構造に変換させる。イオンビームは、約３０°〜５０°の傾斜角度を有しており、層１の側面上に影響を与える。参照符号Ｓ１及びＳ２は、層１の側面におけるそのような非結晶性のセグメントを示す。代替的に、例えば、酸素、ゲルマニウム等の注入要素が、露出されている層１の結晶性のシード材料の部分を非結晶性させるために用いられても良い。
【００２６】
その後、シリコンとゲルマニウムとの合金(ＳｉｘＧｅｙ)は、層１の露出された結晶性の材料上にエピタキシー成長される。このように、横方向エピタキシー成長が行われるので、本実施形態において単結晶シリコンである層１の結晶性の材料は、シード材料と呼ばれる。例えば、回路は約５５０℃〜７５０℃まで加熱されて、約１０Ｔｏｒｒから１００Ｔｏｒｒの気圧の下、ジクロロシラン分子（ＳｉＨ２Ｃｌ２）と水素化ゲルマニウム分子(ＧｅＨ４)とを含むガス状ストリームと接触される。成長されるエピタキシャル材料はナノワイヤー部１０ａ〜１０ｃを形成する。本実施形態において、シリコン及びゲルマニウムの結晶性合金は、片状セグメントＳ１及びＳ２の非結晶性材料と、層２及び３のパッシブ材料とに対して選択的に、露出された層１の単結晶シリコン上に形成される（図３参照）。ナノワイヤー部１０ａ〜１０ｃは、非結晶性セグメントＳ１及びＳ２の前に位置する隙間によって、積層体のエッジに沿って互いに離間している。
【００２７】
層１の部分におけるシリコンの結晶軸（ｃｒｙｓｔａｌｌｏｇｒａｐｈｉｃ  ａｘｉｓ）［１００］は、通常方向Ｎに平行して配向されている。発明者らは、層１の部分の側面上のナノワイヤーのエピタキシャル成長がファセット形成をもたらすことを観察した。成長したナノワイヤー部１０ａ〜１０ｃは、斜めに傾いて配向された成長面を有すると共に三角形状の断面を有する。特に、ナノワイヤー部１０ａ〜１０ｃの成長面は、通常のＳＯＩ基板が用いられるとき、方向Ｎと５４．１１°の角度をなすように形成され得る。ナノワイヤー部１０ａ〜１０ｃのエピタキシャル成長は、ナノワイヤー部１０ａ〜１０ｃの断面の寸法が約１０ｎｍとなるとき停止され得る。実際に、エピタキシャル成長は、ナノワイヤー部１０ａ〜１０ｃの成長面が境界Ｂ２及びＢ３に至るとき、境界Ｂ２及びＢ３によって制限される。
【００２８】
次に、層１及び３の残部が除去される。例えば、回路は、まずシリカエッチング種（ｅｔｃｈｉｎｇ  ｓｐｅｃｉｅｓ）を含む液体溶液に接触される。エッチング時間は、層２が実質的に変化しない一方、薄い厚さの層３が完全に除去されるように選択される。その後、層１のシリコン材料はナノワイヤー部１０ａ〜１０ｃのシリコン−ゲルマニウムの合金に対して選択的に除去される。その結果、図４において示されている回路の構造が得られる。そのとき、ナノワイヤー部１０ａ〜１０ｃは、層２の上面上に位置する。
【００２９】
その後、本発明の第１実施形態によれば、ナノワイヤーの望ましい最終的な配置によっては、ナノワイヤー部１０ａ〜１０ｃの一部が選択的に除去されても良い。マスクは、回路上に形成されることができ、残すべきナノワイヤー部１０ａ〜１０ｃの一部を保護している。ナノワイヤー部１０ａ〜１０ｃのうちマスクで保護されていない部分は、適切なエッチング工程によって除去される。
【００３０】
その後、ナノワイヤーの形成は、約７００℃〜９００℃の温度で回路を加熱することで完了され得る。そのような温度の下、ナノワイヤー部１０ａ〜１０ｃの表面における毛管力（ｃａｐｉｌｌａｒｙ  ｆｏｒｃｅ）によって、ナノワイヤー部１０ａ〜１０ｃの断面の形状が変形し、より丸くなる（図５）。ナノワイヤー部１０ａ〜１０ｃのそれぞれはナノワイヤーを形成し、ナノワイヤー部１０ａ〜１０ｃは、例えば、集積回路において電流を伝導する構成要素として用いられ得る。
【００３１】
本発明の第２実施形態によれば、ナノワイヤー部１０ａ〜１０ｃのそれぞれの断面の直径を減少させることができ、例えば１０ｎｍ未満の値、又は更に７ｎｍ未満の値までに減少させることができる。この目的のために、回路は、酸化剤、好ましくは気相状の酸化剤と接触され得る。酸化時間は、ナノワイヤー部１０ａ〜１０ｃの表面における極薄層が酸化層に変化するように選択される。次に、酸化層が、選択的に除去されることができ、その結果、金属のシリコン−ゲルマニウムの合金からなる各ナノワイヤー部の直径が減少される。必要によっては、酸化層の酸化工程及びエッチング工程を反復し、ナノワイヤー部１０ａ〜１０ｃの直径を更に減少させても良い。
【００３２】
図６〜図１０は、多重チャネルＭＯＳ電界効果トランジスタ（ｍｕｌｔｉｃｈａｎｎｅｌ  ＭＯＳ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）の生産に用いられる本発明の別の実施形態を示す。図６〜図１０は、図面の正面が断面平面（ｓｅｃｔｉｏｎ  ｐｌａｎｅ）である生産中の回路を部分的に示している。
【００３３】
図６によれば、基板は、付加の第１パッシブ層２１を有するベース部１００を備える。層２１上に配置されている複数の層からなる積層体は、第１シードの層部分1１、第２パッシブの層部分２２、第２シードの層部分１２、及び第３パッシブの層部分３を備える。層部分1１、１２は、単結晶シリコンを含むことができ、層部分２１、２２、３はシリカを含み得る。サポート部１０１も、層２１上に配置され、積層体の各層の部分と固体接触（ｓｏｌｉｄ  ｃｏｎｔａｃｔ）する。
【００３４】
ベース部１００に平行する積層体の幅は、符号ｌとして表されている。それは、リソグラフィー樹脂マスクによって画成され得る。その後、層部分1１、１２はそれぞれ、幅ｌを以って互いに離間し且つ対向する側面を有する。幅ｌは少なくとも用いられたリソグラフィー技術のピッチと同等である。幅ｌは、更に減少されることができ、例えば２５ｎｍ、又は僅か１０ｎｍにまで減少されることができる。これは、例えば、初期の層２１、1１、２２、１２、３が形成された基板上にリソグラフィー技術を用いて樹脂マスクを形成し、その後その樹脂マスクの横方向の収縮を行うことで実現される。そのようなマスク収縮工程は、リソグラフィーのピッチより小さな回路部品を製造する技術分野において公知である。マスク収縮工程は、プラズマにマスクを露出することで基板表面に平行に樹脂マスクを漸次にエッチングすることにより行われる。
【００３５】
シリコン−ゲルマニウムの合金は、シード材料の層部分1１、１２の露出された側面上に成長される。従って、ナノワイヤー部は、層部分1１、１２の側面上に形成され、その結果符号１０１、１１１、１０２及び１１２で表されている４つのナノワイヤー部となる（図７参照）。
【００３６】
サポート部１０１は、保護マスクＭ内に封じ込められてもよく、ナノワイヤー部と共に積層体は保護マスクＭの外側に向かって延びる。マスクＭは、例えばリソグラフィー樹脂で構成され得る。層部分３、１２、２２、及び１１は、層２１の露出された部分と一緒に、シリコン−ゲルマニウムの合金及びマスク材料に対するシリカ及びシリコンの化学的な選択性に基づいて、選択的に除去される。その結果、図８において示されている回路構成が得られる。その回路構成は、マスクＭで覆われているサポート部１０１から外側に向かって延びていると共に、サポート部１０１によって端部で支持されている複数のナノワイヤーを有する。
【００３７】
マスクＭは溶解され、回路は、ナノワイヤー部の断面が丸くなるように７００℃より高い温度で加熱される（図９参照）。
【００３８】
その後、回路は酸化剤と接触され、ナノワイヤー部１０１、１１１、１０２、及び１１２の表面において、またサポート部１０１及びベース部１００の露出された表面上において電気的に絶縁性の酸化層（図示せず）が形成される。最終的に、例えば多結晶シリコン(Ｓｉ−ｐｏｌｙ)からなる周囲部（ｓｕｒｒｏｕｎｄｉｎｇ  ｐｏｒｔｉｏｎ）１０２が、ナノワイヤー部１０１、１１１、１０２、及び１１２の周囲であって、サポート部１０１と斜視図の正面より先に位置すると共にサポート部１０１と対称的に配置された別のサポート部との間に形成される。最終的に得られる集積回路において、両方のサポート部はトランジスタのソース部及びドレイン部を形成し、周囲部１０２はそのトランジスタのゲート部を形成する。ナノワイヤー１０１、１１１、１０２、及び１１２はそれぞれ、平行なチャネルワイヤーを形成する。例えば、ナノワイヤー１０１、１１１、１０２、及び１１２はそれぞれ、直径が１０ｎｍであっても良く、長さが２００ｎｍであっても良く、２５ｎｍ〜１０ｎｍの距離で互いに離間していても良い。
【００３９】
随意的に、複数の層を有する幾つかの同等の積層体が、層２１の表面上において、図の正面に平行したシフト方向を有して互いに離間して配置され得る。これによって、最終的なトランジスタは、４×ｎのナノワイヤーから構成されたチャネルを有することになる。ここで、ｎは積層体の数を示す。
【００４０】
また、積層体の側面で露出された結晶性のシード材料の層部分の一部分の具体的な配置は変更され得る。この設計には、共通の方向又は異なる方向に沿った一以上の片状セグメントが含まれ得る。また、集積回路の特定の配置によっては、別のパターンが生産される。そのような他のパターンは、例えば、非均一の厚さを有するシード層部分から得ることができる。
【００４１】
本発明の第３実施形態が、図１１〜図１５と関連して挙げられている。本実施形態は、基板表面に平行に配向されたワイヤー部と基板表面に垂直に配向されたワイヤー部とを同時に製造するように本発明を実施するためのものである。そのような一実施形態は、３次元のワイヤーデザインをもたらし、集積電気回路の接続高さ（ｃｏｎｎｅｃｔｉｏｎ  ｌｅｖｅｌ）内において有効となり得る。
【００４２】
まず図１１において、回路ベース部１００上には積層体が形成される。積層体は、Ｎ方向に沿って底部から上部へと、第１パッシブ層２、結晶性のシード材料層１ａ、及び第２パッシブ層３ａを備える。層２及び３ａは、シリカであってもよく、層１ａは結晶性のシリコン−ゲルマニウム合金であってもよい。ベース部１００と層２及び１ａとを含む基板は商業的に入手可能である。層３ａは、例えば層３ａのための高密度の材料を得るために、それ自体公知の方法で加えられる。
【００４３】
次に、空洞Ｃ１が層３ａ内に形成される（図１２参照）。空洞Ｃ１は、方向Ｎに沿って層３ａの上面から底面にわたって延びており、層１ａと接触する。従って、層１ａの上面の一部は、空洞Ｃ１内で露出されている。空洞Ｃ１は、層３ａ上に配置されるリソグラフィックマスク（図示せず）を用い、そのマスクの開口部を介して一方向のエッチング工程を行うことで形成することができる。例えば、空洞Ｃ１は、方向Ｎに垂直な平面内にあると共に、この空洞の幅ｙより長い長さＸを有する矩形状であっても良い。その後、リソグラフィックマスクは除去される。
【００４４】
次に、シリコン−ゲルマニウムの合金が空洞Ｃ１内で層１ａの上面の露出された部分からエピタキシャル成長され、空洞Ｃ１を埋める（図１３参照）。この方法で加えられたシリコン−ゲルマニウムの合金の部分には、符号１ｂが付されている。部分１ｂは、層１ａと接触するので、部分１ｂ及び層１ａが一緒に一様ではない厚さを有する単一層の部分を形成すると考えることができる。結果として得られる厚さが一様でない層の部分はシード材料から構成されており、符号１が付されている。部分１は、空洞Ｃ１の位置で総厚さｅ２を有する。総厚さｅ２は、層１ａの厚さｅ１ａと層３ａの厚さｅ３ａとの合計値である。また、ｙ及びＸは、部分１ｂの面内の寸法である。このとき、回路の上面は研磨によって平坦化され得る。
【００４５】
別のパッシブ材料層３ｂは、回路上に形成される。層３ｂは、部分１ｂにわたって連続的であり、シリカ又は窒化ケイ素(Ｓｉ３Ｎ４)で構成されても良い。層３ｂは層３ａと接触しているので、当業者は層３ｂと一緒に層３ａが一様でない厚さを有する単一層の部分を形成すると考えることができる。結果として得られる厚さが一様でないパッシブの層部分には、符号３が付されている。
【００４６】
別の空洞Ｃ２が層３ｂの上面から形成されており（図１４参照）、その形成には、別のリソグラフィックマスク（図示せず）、及び適切な指向性エッチング（ｄｉｒｅｃｔｉｏｎａｌ  ｅｔｃｈｉｎｇ）工程が用いられる。空洞Ｃ２も、方向Ｎに垂直な平面内にある矩形状であり、シリコン−ゲルマニウムの合金の部分１ｂを横切るように位置されている。空洞Ｃ２は、部分１ｂの幅ｙより長い長さＹと、部分１ｂの長さＸより短い幅ｘとを有する。空洞Ｃ２は、層１ａと層２との間の境界に至るまで延びている。層１ａ及び部分１ｂの部分、すなわちシードの層部分１の一部は、空洞Ｃ２内において露出されている。これらは、方向Ｎに平行すると共に、シードの層部分１の露出された各部分を備える空洞Ｃ２の壁面によって厚さｅ１ａ又はｅ２を有している。また、図１４において再度述べると、境界Ｂ２はシードの層部分１の露出された部分と層部分２との境界を示し、境界Ｂ３はシードの層部分１の露出された部分と層部分３との境界を示す。境界Ｂ３は、シードの層部分１の一様でない厚さによって空洞Ｃ２の角において階段状になっている。シードの層部分１の露出された部分は図においてハッチングされている。
【００４７】
次に、シリコンが、露出されたパッシブ材料に対して選択的に空洞Ｃ２内においてシードの層部分１の露出された部分からエピタキシャル成長される。そのような成長は、シリコン前駆体（ｓｉｌｉｃｏｎ  ｐｒｅｃｕｒｓｏｒｓ）が、例えば気相状態で、空洞Ｃ２内に入り、シードの層部分１の露出された部分と反応する際に生じる。複雑な形状を有するシリコンからなるワイヤー部１０は、層１ａ及び部分１ｂの露出された部分に対応する。
【００４８】
その後、層３ａ及び３ｂのパッシブ材料は、適切な選択エッチング工程によって、シリコン材料に対して選択的に除去される。次に、部分１ｂ及び層１ａの露出されたシリコン−ゲルマニウムの合金も、ワイヤー部１０のシリコン材料に対して選択的に除去される。その結果、ワイヤー部１０は、層２上に離間されたままで残される（図１５参照）。ワイヤー部１０は、２つの第１部分１０ａを備える。２つの第１部分１０ａは、シードの層部分１の露出された部分上においてそれぞれ延びている。ここで、シードの層部分１の露出された部分は、厚さｅ１を有する。ワイヤー部１０は、２つの第２部分１０ｂを更に備える。２つの第２部分１０ｂは、シードの層部分１の露出された部分上にそれぞれ延びている。ここで、第２部分１０ｂは、厚さｅ２を有する。結果として得られる回路において、ワイヤー部１０の第１部分１０ａは、回路の接続高さ内において２つの電気的に導電性のトラックを形成してもよく、部分１０ｂは、回路のその接続高さに垂直に配向された２つの電気的に導電性のビア（ｖｉａｓ）を形成することができる。
【００４９】
本発明の実施形態において、ワイヤー部のための横方向エピタキシャル成長を用いることで得られる利点のうち少なくとも幾つかを維持しつつ、上述した実施形態において様々な変更が導入され得ることに注目されたい。特に、言及されてきたこれらの材料は、ワイヤー材料がシード材料の結晶性ネットワークと互換性のある結晶性ネットワークを有するものであれば、異なる材料であっても広い範囲にわたって変更され得る。例えば、純シリコン及び電気的にドープされたシリコン、純ゲルマニウム及び電気的にドープされたゲルマニウム、及び、純シリコン−ゲルマニウムの合金及び電気的にドープされたシリコン−ゲルマニウムの合金から選択された材料の幾つかの組が、ナノワイヤー材料及びシード材料として用いられ得る。例えばガリウム及び砒素の組み合わせをベースにしたＩＩＩ−Ｖ族の半導体材料の組も、シード材料及びワイヤー材料として用いられ得る。
【００５０】
更に、本実施形態によって形成されたワイヤー部は、上述した構成要素の形状及び数に限定されない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成22年5月26日(2010.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積電子回路が生産される基板であって、
シード材料の層部分（１）と、前記シード材料の層部分（１）のそれぞれの対向する面上に位置する２つのパッシブ材料の層部分（２、３）と、を含む積層体を備え、
前記シード材料の層部分の結晶性部分が、前記パッシブ材料の層部分との境界（Ｂ２、Ｂ３）間において、前記積層体の側面で露出されている基板を形成する第１段階と、
前記パッシブ材料の層部分に対して選択的に前記積層体の前記側面において露出された前記シード材料の層部分上に、ワイヤー材料をエピタキシャル成長して、前記シード材料の層部分の露出された前記結晶性部分上に沿って、且つ該結晶性部分上に延びるワイヤー部（１０ａ、１０ｂ）を形成する段階であって、前記ワイヤー材料と前記シード材料とがそれぞれに異なる化学組成を有する第２段階と、
前記ワイヤー材料に対して選択的に前記シード材料の層部分（１）を除去し、前記基板上に前記ワイヤー部（１０ａ、１０ｂ）を固定的に保持する第３段階と、
を備え、
前記積層体の前記側面において露出された前記シード材料の層部分（１）の前記結晶性部分が、前記シード材料の層部分の露出された前記結晶性部分における異なる位置において、前記積層体の積層方向（Ｎ）に平行して測定したとき、前記パッシブ材料の層部分（２、３）との境界（Ｂ２、Ｂ３）間で一様でない厚さ（ｅ１、ｅ２）を有する、集積電子回路にワイヤー部（１０ａ、１０ｂ）を形成する方法。
【請求項２】
前記ワイヤー部の少なくとも１つの第１部分（１０ａ）が、前記シード材料の層部分（１）の露出された第１厚さ（ｅ１）の結晶性部分上に延びており、前記ワイヤー部の前記第１部分が前記集積電子回路の接続高さ内に電気的に導電性のトラックを形成し、
前記ワイヤー部の少なくとも１つの第２部分（１０ｂ）が、前記シード材料の層部分（１）の露出された前記第１厚さより大きな第２厚さ（ｅ２）の結晶性部分上に延びており、前記ワイヤー部の前記第２部分が前記集積電子回路の前記接続高さに垂直に配向された電気的に導電性のビアを形成する、請求項１に記載の方法。
【請求項３】
集積電子回路が生産される基板であって、
パッシブ材料の層部分（２１、２２、３）と交互に積層された複数のシード材料の層部分（１１、１２）を含む積層体を備え、２つの前記パッシブ材料の層部分（２１、２２、３）が各々の前記複数のシード材料の層部分のそれぞれの対向する面上に位置し、
前記複数のシード材料の層部分にそれぞれ対応するシード材料の複数の結晶性部分が、前記パッシブ材料の層部分との境界間において、前記積層体の側面で互いに離間して露出されている基板を形成する第１段階と、
前記パッシブ材料の層部分に対して選択的に前記積層体の前記側面において露出された前記複数のシード材料の層部分上に、ワイヤー材料をエピタキシャル成長して、前記複数のシード材料の層部分の露出された前記複数の結晶性部分上に沿って、且つ該複数の結晶性部分上に延びる複数のワイヤー部（１０１、１０２）を形成する段階であって、前記ワイヤー材料と前記シード材料とがそれぞれに異なる化学組成を有する第２段階と、
前記ワイヤー材料に対して選択的に前記複数のシード材料の層部分（１１、１２）を除去し、前記基板上に前記複数のワイヤー部（１０１、１０２）を固定的に保持する第３段階と、
を備え、
前記ワイヤー材料が前記積層体の前記側面において露出された前記シード材料の前記複数の結晶性部分のそれぞれ上に同時に成長され、前記積層体の積層方向（Ｎ）に平行してシフトされた対応の前記複数のワイヤー部（１０１、１０２）が形成されるように前記第２段階が行われ、
前記第３段階は、前記複数のシード材料の層部分（１１、１２）のそれぞれを除去するように行われる、集積電子回路に複数のワイヤー部（１０１、１０２）を形成する方法。
【請求項４】
各々の前記シード材料の層部分（１；１１、１２）の厚さが、前記積層体の積層方向（Ｎ）に対して平行に測定したとき、約１０ｎｍ〜３０ｎｍであり、特に２０ｎｍ未満である、請求項１〜３の何れか一項に記載の方法。
【請求項５】
前記積層体の前記側面において露出された各々の前記シード材料の層部分（１；１１、１２）の前記結晶性部分が、少なくとも一つの片状セグメントを含む構造を有する、請求項１〜４の何れか一項に記載の方法。
【請求項６】
前記ワイヤー部（１０ａ、１０ｂ；１０１、１０２）の前記ワイヤー材料が電気的に導電性を有する、請求項１〜５の何れか一項に記載の方法。
【請求項７】
前記シード材料の層部分（１；１１、１２）の前記シード材料と前記ワイヤー部（１０ａ、１０ｂ；１０１、１０２）の前記ワイヤー材料とが、シリコン、ゲルマニウム、シリコン−ゲルマニウムの合金、これらから得られるドープされた材料から選択される、請求項１〜６の何れか一項に記載の方法。
【請求項８】
各々の前記ワイヤー部（１０ａ、１０ｂ；１０１、１０２）を加熱して、前記ワイヤー部の断面形状を変更させる第４段階を更に備える、請求項１〜７の何れか一項に記載の方法。
【請求項９】
各々の前記ワイヤー部（１０ａ、１０ｂ；１０１、１０２）の外周面における前記ワイヤー材料を酸化させる段階と、
酸化されていない前記ワイヤー材料に対して前記酸化されたワイヤー材料を選択的に除去する段階と、
を更に備える、請求項１〜８の何れか一項に記載の方法。
【請求項１０】
前記積層体の対向する前記側面において露出された各々の前記シード材料の層部分（１；１１、１２）の前記結晶性部分のそれぞれの上に、少なくとも２つのワイヤー部（１０ａ、１０ｂ；１０１、１１１）が前記第２段階において形成される、請求項１〜９の何れか一項に記載の方法。
【請求項１１】
前記積層体の対向する前記側面が前記基板上に形成された樹脂マスクを収縮させて画成される、請求項１０に記載の方法。
【請求項１２】
前記第１段階と前記第２段階との間に、
前記積層体の前記側面において露出された前記シード材料の層部分の前記結晶性部分のセグメントを非結晶化させ、該非結晶化されたシード材料のセグメントによって互いに離間する露出された前記シード材料の層部分の２つの結晶性のセグメントを形成する段階を更に行い、
前記第２段階は、前記ワイヤー材料が前記シード材料の層部分の前記非結晶化されたセグメントに対して選択的に前記シード材料の層部分の前記２つの結晶性のセグメントの両方上に成長するように実行される、請求項１〜１１の何れか一項に記載の方法。
【請求項１３】
前記ワイヤー部（１０１、１０２）の周囲面に電気的に絶縁性の層を形成する段階と、
前記ワイヤー部の前記周囲面を囲むゲート部（１０２）を形成する段階と、
を更に備え、
前記ワイヤー部が前記ワイヤー部と前記ゲート部とを備えるＭＯＳトランジスタのチャネルを形成する、請求項１〜１２の何れか一項に記載の方法。
【国際調査報告】
2010541229.tif 000018
2010541229.tif 000019
2010541229.tif 000020