(57)【要約】コンタクトの製造中の不整合と、コンタクトの部分間の接触抵抗のうちの一方もしくは両方を最小化しながら、アクティブデバイス領域と導電線との間の小さなピッチを容易にするために、半導体デバイス構造はスタガードコンタクトを含む。一つの行のコンタクトは一つ置きにアクティブデバイス領域と連通し、残りのアクティブデバイス領域と連通する別の行のコンタクトに対してスタガードにされる。各コンタクトは、コンタクトの上位部分のためのコンタクトホールが形成される際に比較的大きな許容誤差を与えるために、比較的大きな上面を持つ比較的大きなコンタクトプラグを含み得る。コンタクトホールは、デュアルダマシンプロセスにおいて、ビット線などの導電性トレースのためのトレンチと実質的に同時に形成され得る。半導体デバイス構造を設計するための方法と同様に、中間構造もまた開示される。
2010503218.tif 000002
【特許請求の範囲】
【請求項１】
第一のピッチを持つ複数のアクティブデバイス領域を持つ基板を含む、半導体デバイス構造と、
前記複数のアクティブデバイス領域の対応するアクティブデバイス領域の上に整列した、二つのほぼ一列に並んだアパーチャのセットを含み、各セットのアパーチャは前記第一のピッチの約2倍である第二のピッチを持つ、エッチング停止層と、
を含む、半導体デバイス構造。
【請求項２】
前記エッチング停止層の上の誘電体層と、
前記エッチング停止層を含む底面を持つ、横方向にのびる複数のトレンチと、
前記エッチング停止層のアパーチャと並び、かつ前記横方向にのびる複数のトレンチのトレンチから前記半導体デバイス構造の中にのびる、複数のコンタクトホールと、
をさらに含む、請求項１の半導体デバイス構造。
【請求項３】
前記複数のコンタクトホールの少なくとも一つのコンタクトホールの中に少なくとも一つのコンタクトをさらに含む、請求項２の半導体デバイス構造。
【請求項４】
前記少なくとも一つのコンタクトが、
下位プラグ部材と、
上位コンタクト部材と、
を含み、
前記下位プラグ部材は、整合を容易にする、もしくは前記上位コンタクト部材との接触抵抗を最小化するように構成された寸法を持つ上面を含む、
請求項３の半導体デバイス構造。
【請求項５】
前記上位コンタクト部材の底の直径が最大で約50 nmである、請求項４の半導体デバイス構造。
【請求項６】
前記上位コンタクト部材の底の直径が少なくとも約30 nmである、請求項４の半導体デバイス構造。
【請求項７】
前記上位コンタクト部材の底の直径が約10 nmである、請求項４の半導体デバイス構造。
【請求項８】
実質的に互いに平行な関係でのび、約前記第一のピッチで間隔の空いた、前記複数のトレンチ内の複数のビット線をさらに含む、請求項１−７のいずれか一項の半導体デバイス構造。
【請求項９】
前記複数のビット線の各ビット線は、前記複数のアクティブデバイス領域の対応するアクティブデバイス領域の上に実質的に位置する、請求項８の半導体デバイス構造。
【請求項１０】
前記エッチング停止層の上の誘電体層と、
前記基板の隣接するアクティブデバイス領域間に整列した細長い固体領域を含む、前記誘電体層の上のハードマスクと、
をさらに含む、請求項１の半導体デバイス構造。
【請求項１１】
前記エッチング停止層の上の誘電体層と、
前記誘電体層の上のハードマスク層と、
前記基板の隣接するアクティブデバイス領域間に整列した細長い固体領域を含む、前記
ハードマスク層の上のスペーサーマスクと、
をさらに含む、請求項１の半導体デバイス構造。
【請求項１２】
前記第一のピッチが最大で約100 nmで、前記第二のピッチが最大で約200 nmである、請求項１−７、１０、および１１のいずれか一項の半導体デバイス構造。
【請求項１３】
前記第一のピッチが約20 nmで、前記第二のピッチが約40 nmである、請求項１−７、１０、および１１のいずれか一項の半導体デバイス構造。
【請求項１４】
半導体基板に、第一のピッチで間隔の空いたアクティブデバイス領域を設けるステップと、
前記半導体基板の上に誘電体層を形成するステップと、
前記アクティブデバイス領域の一つ置きのアクティブデバイス領域の上に、第一の複数のほぼ一列に並んだアパーチャを形成し、前記第一の複数のアパーチャの各アパーチャの少なくとも上位部分の直径は、対応するアクティブデバイス領域の幅を超える、ステップと、
その上に前記第一の複数のアパーチャが位置していないアクティブデバイス領域の上に、前記第一の複数のアパーチャから横方向にずれた、第二の複数のほぼ一列に並んだアパーチャを形成し、前記第二の複数のアパーチャの各アパーチャの少なくとも上位部分の直径は、対応するアクティブデバイス領域の幅を超える、ステップと、
前記第一と第二の複数のアパーチャの各々のアパーチャの中にコンタクトプラグを形成するステップと、
を含む、半導体デバイス構造のコンタクトを製造するための方法。
【請求項１５】
前記第一と第二の複数のほぼ一列に並んだアパーチャを形成するステップは、前記第一のピッチを超える第二のピッチで、前記第一と第二の複数のほぼ一列に並んだアパーチャの各々を形成するステップを含む、請求項１４の方法。
【請求項１６】
前記第一と第二の複数のほぼ一列に並んだアパーチャを形成するステップは、前記第一のピッチの約2倍である第二のピッチで、前記第一と第二の複数のほぼ一列に並んだアパーチャの各々を形成するステップを含む、請求項１４の方法。
【請求項１７】
前記誘電体層と前記コンタクトプラグの上に中間誘電体層を配置するステップと、
前記中間誘電体層の上にエッチング停止層を形成し、前記エッチング停止層は各コンタクトプラグの上に整列したアパーチャを含む、ステップと、
前記エッチング停止層の上に上位誘電体層を配置するステップと、
下にあるアクティブデバイス領域に対応する前記上位誘電体層内の横方向にのびるトレンチと、前記中間誘電体層内のコンタクトホールとを実質的に同時に形成し、その各コンタクトホールはトレンチとコンタクトプラグの間に位置する、ステップと、
をさらに含む、請求項１４−１６のいずれか一項の方法。
【請求項１８】
実質的に同時に形成するステップは、対応する下にあるアクティブデバイス領域と並んだ横方向にのびるトレンチを形成するステップを含む、請求項１７の方法。
【請求項１９】
実質的に同時に形成するステップは、コンタクトプラグの上面を露出するコンタクトホールを形成するステップを含む、請求項１７の方法。
【請求項２０】
前記上位誘電体層の上にマスクを形成し、前記マスクは前記上位誘電体層の領域を露出するアパーチャを含み、実質的に同時に形成するステップの作用の少なくとも一部は前記マスクを通して行われる、ステップをさらに含む、請求項１４−１６のいずれか一項の方
法。
【請求項２１】
実質的に同時に形成するステップは、前記横方向にのびるトレンチを形成するために前記アパーチャを通して前記上位誘電体層の材料を除去するステップと、前記コンタクトホールを形成するために前記中間誘電体層の材料を除去するステップとを含む、請求項２０の方法。
【請求項２２】
前記マスクを形成するステップは、
前記上位誘電体層の上にハードマスク層を配置するステップと、
前記ハードマスク層の上に炭素ベースの材料を含むマスク層を形成するステップと、
前記マスク層の上にフォトマスクをパターニングするステップと、
前記フォトマスクを通して前記マスク層の材料を除去するステップと、
を含む、請求項２０の方法。
【請求項２３】
前記マスク層の残存部分の上に材料層を堆積するステップと、
スペーサーマスクを形成するために前記材料層のスペーサーエッチングを行うステップと、
前記マスク層の前記残存部分を除去するステップと、
ハードマスクを形成するために前記スペーサーマスクを通して前記ハードマスク層の材料を除去するステップと、
をさらに含む、請求項２２の方法。
【請求項２４】
実質的に同時に形成するステップの前記作用の少なくとも一部がそれを通して行われる前記マスクは、前記ハードマスクを通る、請求項２３の方法。
【請求項２５】
前記マスクを形成するステップは、
炭素ベースの材料を含むマスク層を形成するステップと、
前記マスク層の上にフォトマスクをパターニングするステップと、
前記フォトマスクを通して前記マスク層の材料を除去するステップと、
を含む、請求項２０の方法。
【請求項２６】
前記マスク層の残存部分の上に材料層を堆積するステップと、
スペーサーマスクを形成するために前記材料層のスペーサーエッチングを行うステップと、
前記マスク層の前記残存部分を除去するステップと、
をさらに含む、請求項２５の方法。
【請求項２７】
前記コンタクトホールと前記横方向にのびるトレンチの中に導電性材料を導入するステップをさらに含む、請求項１７の方法。
【請求項２８】
導入するステップは、前記コンタクトホールと前記横方向にのびるトレンチの中に導電性材料を実質的に同時に導入するステップを含む、請求項２７の方法。
【請求項２９】
導入するステップは、前記コンタクトホールと前記横方向にのびるトレンチの表面上に障壁層を形成するステップを含む、請求項２７の方法。
【請求項３０】
導入するステップは、前記障壁層上に別の導電性材料を導入するステップをさらに含む、請求項２９の方法。
【請求項３１】
前記横方向にのびるトレンチの各隣接トレンチ内の導電性材料から、前記横方向にのび
るトレンチの各トレンチ内の導電性材料を電気的に分離するステップをさらに含む、請求項２７の方法。
【請求項３２】
電気的に分離するステップは、前記導電性材料を平坦化するステップを含む、請求項３１の方法。
【請求項３３】
前記第一のピッチでアクティブデバイス領域を含むように前記基板を構成するステップと、
アパーチャの少なくとも二つのセットを構成し、前記少なくとも二つのセットの各セットは、前記第一のピッチの約2倍である前記第二のピッチを持ち、前記少なくとも二つのセットの第一のセットのアパーチャは、前記少なくとも二つのセットの第二のセットのアパーチャに対して横方向にずれている、ステップと、
を含む、請求項１に従う半導体デバイス構造を設計するための方法。
【請求項３４】
前記少なくとも二つのセットのアパーチャを構成するステップは、最小接触抵抗を持つコンタクトの形成を容易にするように前記アパーチャを構成するステップを含む、請求項３３の方法。
【請求項３５】
前記少なくとも二つのセットのアパーチャを構成するステップは、コンタクトのアライメントもしくは整合の問題を最小化するように前記アパーチャを構成するステップを含む、請求項３３の方法。
【請求項３６】
構成するステップは、円形、長円形、および細長い形状のうちの少なくとも一つを持つ前記アパーチャを与えるステップを含む、請求項３３の方法。
【請求項３７】
前記アパーチャの上にコンタクトホールを構成するステップをさらに含む、請求項３３の方法。
【請求項３８】
コンタクトホールを構成するステップは、その中に形成される導電性素子と、前記アパーチャ内の下にあるコンタクトとの間の接触抵抗を最小化するようにコンタクトホールを構成するステップを含む、請求項３７の方法。
【請求項３９】
コンタクトホールを構成するステップは、上にある導電性構造と下にある導電性構造との間の電気的干渉を最小化するような高さを持つように前記コンタクトホールを構成するステップを含む、請求項３７の方法。
【請求項４０】
製造プロセス中の異なる時点の最中に、少なくとも三つの異なる機能を果たす材料層を含む、中間半導体デバイス構造。
【請求項４１】
前記材料層は、前記製造プロセス中の異なる時点において、エッチング停止層、ハードマスク、および研磨マスクとして機能する、請求項４０の中間半導体デバイス構造。
【請求項４２】
前記材料層は、ポリシリコン、窒化シリコン、炭化シリコン、SiCN、もしくはAl2O3を含む、請求項４１の中間半導体デバイス構造。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権の主張］
本出願は、2006年8月29日出願の米国特許出願No.11/511,541、“SEMICONDUCTOR DEVICES INCLUDING FINE PITCH ARRAYS WITH STAGGERED CONTACTS AND METHODS FOR DESIGNING AND FABRICATING THE SAME”の出願日の利益を請求する。
【０００２】
［技術分野］
本発明は概してファインピッチアレイを含む半導体デバイスに関し、より具体的には、そのようなアレイのコンタクトのピッチの効果的減少だけでなく、そのようなアレイの密度の増加とピッチの減少を促進するように配列されたコンタクトを含む半導体デバイスに関する。より具体的には、本発明はスタガードコンタクトを持つ半導体デバイスに関する。
【背景技術】
【０００３】
半導体デバイスの多くのフィーチャの寸法は、フィーチャもしくはデバイスの密度の増加を促進するために減少し続けている。フィーチャ寸法のさらなる減少が達成される度に、様々な課題が克服されてきた。
【０００４】
デバイス寸法の減少における現在の課題は、ビット線と、対応する半導体基板内の導電的にドープされたアクティブデバイス領域との間に、導電性結合を構築するために使用される、当該技術分野で“コンタクト”と称される導電性構造の製造によって提起されている。最新技術のエッチングプロセスで実現され得る高さ‐アスペクト比における制限のために、その底に十分な寸法を持つコンタクトホールを形成することができない。結果として、コンタクトホールは二つ以上の処理段階で形成される。最初に、各コンタクトホールの底部が誘電体材料の基層内に製造される。コンタクトホールの底は導電性材料で充填され、コンタクトホール内にいわゆる導電性“プラグ”を形成する。このプラグは下にあるアクティブデバイス領域と電気的に連通する。誘電体材料の一つ以上の上位層が、その後誘電体材料の基層と、その全体に広がる導電性プラグの上に形成される。各コンタクトホールの上部が、その後誘電体材料の一つ以上の上位層を通して形成される。各コンタクトホールの上部をそれに対応するプラグと適切に整列させるために、各コンタクトホールの上部の底にわたる寸法は、導電性プラグの上端にわたる寸法よりも著しく小さくなければならない。各導電性プラグの上面にわたる寸法が小さすぎる場合は、不整合が生じる可能性があり、各コンタクトホールの上部に形成されるコンタクトは、それに対応する導電性プラグと電気的に連通しないか、もしくは十分な電気的連通を構築しない可能性がある。各コンタクトホールの上部の底にわたる寸法が小さすぎる場合は、その中に形成されるコンタクトと導電性プラグとの間の接触抵抗が望ましくなく高くなる可能性がある。
【０００５】
従って、半導体デバイス構造のフィーチャの寸法の継続的減少を促進するコンタクト構造とコンタクト製造プロセスが必要とされる。
【発明の概要】
【０００６】
本発明は、コンタクトの存在によって制限されないフィーチャ密度を持つ半導体デバイス構造を含む。加えて、本発明は半導体デバイス構造を製造するための方法を含む。
【０００７】
一態様では、本発明に従う半導体デバイス構造はスタガード（staggered：交互に配置された）コンタクトを含む。コンタクトをスタガードにする（staggering：スタガ型にす
る）ことによって、そのようなデバイスが製造され得る効率やその信頼性を損なうことなく、アクティブデバイス領域とビット線において、所望の最新技術のピッチが実現もしくは維持され得る。本明細書で使用される“半導体デバイス構造”という用語は、ウェハや他のバルク半導体基板、部分ウェハ、ダイのグループ、および分断されたダイ（singulated dice）を含む。そのような半導体デバイス構造は、製造過程の半導体デバイス構造だけでなく、完全な、パッケージ化された、およびパッケージ化されていない集積回路の両方を含む。
【０００８】
例えば、本発明の教示を組み込む半導体デバイス構造は、構造のアクティブデバイス領域もしくはビット線のピッチに近い、もしくはそれを超える幅を持つ導電性プラグを持つコンタクト含み得る。比較的大きな導電性プラグは、対応するコンタクトの上にある部分がそことずれてしまう可能性を防止する、もしくは排除するような寸法を持つ上面を持ち得る。さらに、もしくは代わりに、導電性プラグの上面の寸法と、対応する各コンタクトホールの上部の底にわたる寸法は、上部内のコンタクトと導電性プラグとの間の好ましくない大量の接触抵抗を防止するために十分な程度の大きさとなり得る。
【０００９】
本発明の別の態様は、半導体デバイス構造のコンタクトを製造するための方法を含む。そのような方法は、半導体デバイス構造の二つ以上の異なる製造レベル、すなわち高度（elevation）にまで及ぶトレンチおよび／またはアパーチャが形成される、いわゆる“デュアルダマシン”法を利用し得る。トレンチおよび／またはアパーチャは、その後導電性材料で充填される。本発明の範囲内にある方法の一例においては、ビット線トレンチは、ビット線トレンチから下にある導電性プラグへのびる、ビット線トレンチと整列したコンタクトホールと同様に形成される。
【００１０】
そのような方法の最中に形成される中間構造もまた本発明の範囲内にある。本発明の範囲を限定することなく、本発明は、多機能を果たす材料層を含む中間半導体デバイス構造を含む。例えば、単一材料層が、製造プロセス中の異なる時点において、エッチング停止層、ハードマスク、および研磨停止層として機能してもよい。
【００１１】
別の態様では、本発明はオフセットコンタクトを持つ半導体デバイス構造を設計するための方法を含む。
【００１２】
本発明の他の特徴と効果は、次の記載、添付の図面および添付の請求項の考察を通して当業者に明らかとなるだろう。
【００１３】
本発明の様々な態様の詳細は、図面を参照して後述される。
【図面の簡単な説明】
【００１４】
図面では、本発明の様々な態様の実施例を図示する。
【図１】導電的にドープされた半導体材料を含むアクティブ領域もしくはアクティブデバイス領域が、半導体基板の少なくとも一部分の上に配列される方法の略図である。
【図２】互いにずれた（offset or staggered）導電性プラグを含み、導電性プラグの行は半導体基板の一連のアクティブデバイス領域の一つ置きのアクティブデバイス領域と連通する、部分的に製造された半導体デバイス構造の部分的な断面図である。
【図３】図２の導電性プラグと、上にあるコンタクトホールと、コンタクトアパーチャがスタガードになり得る方法を図示する半導体デバイス構造の一部分の略図である。
【図４】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図５】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図６】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図７】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図８】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図９Ａ】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図９Ｂ】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１０】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１１】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１２】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１３】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１４】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１５】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１６】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１７】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１８】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図１９】スタガードコンタクトを含む半導体デバイス構造の製造の実施例を図示する。
【図２０】本発明の教示を組み込む半導体デバイス構造の部分断面図である。
【発明を実施するための形態】
【００１５】
図１は、半導体基板10内の、本明細書では“アクティブデバイス領域”とも称されるアクティブ領域12の略図であり、半導体基板10のごく一部のみが示される。本明細書で使用される“半導体基板”という用語は、半導体ダイ、半導体ウェハ、部分ウェハ、および他のバルク半導体基板、ならびにそこから分断されたデバイスおよびデバイスのグループを包含する。図示の通り、アクティブ領域12は半導体基板10の導電的にドープされた領域から構成される細長い素子である。これらの細長い素子は互いに平行に配向され得る。現在の最新技術が組み込まれる半導体デバイスでは、アクティブ領域12は約10 nm程度の小さな幅を持ち得、約50 nm以下（例えば10 nm）程度の小さな距離で互いに離れて間隔をあけられ得る。従って、そのピッチは約60 nm以下（例えば約20 nm）程度に小さくなり得る。勿論、本発明の範囲から逸脱することなく、アクティブ領域12は10 nmよりも広くても狭くてもよいし、互いに離れる間隔が50 nmよりも大きくても小さくてもよい。
【００１６】
図２は半導体デバイスを通る断面図であり、図１の線2-2によって示される大まかな方向で、図１に示される面に垂直な方向の面を図示する。図２では、アクティブ領域12は図の面の中と外 にのびる。加えて、図２はアクティブ領域12と一つ置きに（every other, or every second）連通する、アクティブ領域12の上にあるコンタクトプラグ14を示す。これは、各コンタクトプラグ14はアクティブ領域12のピッチに近い、もしくはそれを超える最大直径を持つが、隣接するコンタクトプラグ14は互いに電気的に分離されなければならないためである。比較的大きなサイズの各コンタクトプラグ14は、コンタクトプラグ14と、それらが電気的に接続されるアクティブ領域12との間の接触抵抗を最小化する。透視図で描かれる、残りのアクティブ領域12のためのコンタクトプラグ14は、図２の面のすぐ後ろもしくはすぐ前にある。
【００１７】
コンタクトプラグ14と、コンタクトプラグ14（図２）より上にあるコンタクトホール16をスタガードにする様が、部分的に製造された半導体デバイス1の上面図である図３に示される。コンタクトホール16とコンタクトプラグ14のピッチはアクティブ領域12のピッチの約2倍となり得る（例えばアクティブ領域のピッチが約100 nmの場合は、コンタクトプラグ14とコンタクトホール16のピッチは約200 nmとなり得、アクティブ領域のピッチが約20 nmの場合は、コンタクトプラグ14とコンタクトホール16のピッチは約40 nmとなり得る）。図示の通り、コンタクトホール16はそれに対応するコンタクトプラグ14と並ぶような方法でスタガード（staggered）になっている。続いて上述の例示的な寸法については、コンタクトホール16はその上端18において直径（例えば直径もしくは幅）約100 nm以上、その底20において直径（例えば直径）約30 nmとなり得、コンタクトプラグ14の上面15（図２）を露出する。コンタクトプラグ14の上面15とコンタクトホール16の底（図２には図
示せず）の相対寸法（例えば対応する底の直径の約2倍もしくは3倍の幅を持つ上面15）は、コンタクトホール16をコンタクトプラグ14と並べる上で比較的多くの許容誤差をもたらし、コンタクトプラグ14と、その後コンタクトホール16の上端の上に形成されるコンタクト（図３には図示せず）との間の接触抵抗を最小化し得る。
【００１８】
長円形のコンタクトホール16が図示されるが、その高さもしくは長さに対して他の断面形状を持つコンタクトホールもまた本発明の範囲内にある。例えば、コンタクトホール16は円形の断面形状を持ってもよく、これは、図２の面に対して垂直方向である、アクティブ領域12がそれに沿ってのびる方向の密度をさらに増加させるために使用され得る。
【００１９】
本発明のいかなる態様の範囲も限定することなく、各コンタクトプラグ14は単一構造から構成されてもよく、もしくは対応するアクティブ領域12と接触する下位部分（図示せず）と、上位部分とを含んでもよい。単一コンタクトプラグ14、もしくはコンタクトプラグ14の少なくとも下位部分を形成するために使用され得る材料の例は、タングステン（W）および導電的にドープされたポリシリコンを含むが、限定はされない。勿論、コンタクトプラグ14の上位部分もまた、タングステン、ならびに、銅、アルミニウム（フロープロセスもしくは堆積プロセスによって導入され得る）、ニッケル、もしくは構造的に安定で、隣接する材料と低い接触抵抗を持つ任意の他の適切な材料（例えば、アクティブ領域12および導電線68（図１８−２０）の一種もしくは複数の材料）を限定されることなく含む、様々な他の材料から形成されてもよい。
【００２０】
ここで図４から１９を見ると、本発明の教示を組み込む半導体デバイス構造を製造するためのプロセスの実施例が図示される。当業者に理解されるように、製造プロセスは、一般的に、多数の半導体デバイスが同時に製造され、本発明の特徴を与えられ得るように、ウェハもしくは他のバルク半導体基板レベルで行われ得る。
【００２１】
図４では、半導体基板10と、隣接する導電性構造（例えばコンタクトプラグ14（図２）など）を互いに電気的に分離する絶縁材料（例えばドープ二酸化シリコン、非ドープ二酸化シリコンなど）を含む、半導体基板10の上に形成された少なくとも一つの構造層32とを含む構造30が図示される。任意の他の適切な従来のプロセス（材料堆積、マスキング、エッチング、研磨、もしくは平坦化などを限定されることなく含む）がコンタクトプラグ14を含む構造に使用されてもよく、そのようなプロセスで使用されるマスクは、コンタクトプラグ14をスタガードにするように構成される。
【００２２】
絶縁層34（例えばドープ二酸化シリコン、非ドープ二酸化シリコン、低k誘電体などを含む層）が構造層32の上に堆積される。絶縁層34は、スピンオンガラス（SOG）などといった堆積法（例えばオルトケイ酸テトラエチル（TEOS）の分解など）を限定されることなく含む、既知のプロセスによって形成され得る。
【００２３】
エッチング停止層36（例えば窒化シリコン膜など）が構造層32の上に位置する。エッチング停止層36は、その後の（例えばデュアルダマシン）エッチングプロセスでエッチング停止層として利用されるので、このように呼ばれる。エッチング停止層36は、形成される一種もしくは複数の材料によって、その後フォトマスク40（図５参照）を形成するために、フォトレジストの層38のパターニングで使用するための反射防止膜（ARC）にもなり得る。随意に、一つ以上の他のARC（図示せず）が、エッチング停止層36の形成前もしくは後に形成されてもよい。
【００２４】
引き続き図４を参照すると、フォトレジストの層38がエッチング停止層36の上に塗付される（例えばスピン（spin-on）法、スプレー（spray-on）法、もしくは任意の他の適切な塗付プロセスによって）。図５に示されるように、そこからフォトマスク40を形成する
ために、フォトレジストの層38をパターニングするために既知のプロセス（例えば露光プロセスや現像プロセスなど）がその後使用される。フォトマスク40は、下にあるエッチング停止層36の特定領域の除去を防止もしくは制御するように（例えば一種以上のエッチャント、溶媒、プラズマなどに特定領域が晒されるのを防止もしくは制限することなどによって）配置され構成された、コンタクトプラグ14のアレイの外側に横方向に配置された固体領域を含む、固体領域42を含む。下にあるエッチング停止層36の他の領域の除去を促進するために、フォトマスク40のアパーチャ44が配置され、構成される。
【００２５】
フォトマスク40もしくは別の適切なマスクがエッチング停止層36の上に形成されると、図６が図示するように、エッチング停止層36の所望の領域（すなわち上記の“他の領域”）が除去され、その中にアパーチャ37を形成し得る。除去は、当該技術分野で既知のように、湿式もしくは乾式のエッチングプロセス、または他のやり方を限定されることなく含む、任意の適切なプロセスによって行われ得る。エッチング停止層36のアパーチャ37は、図３と７に示されるもののように、いくらかスタガード状に配列され得る。本開示の後半部分の考察後によりよく理解されるように、エッチング停止層36は下にある層、膜、もしくは構造の材料が好ましくなく除去されることを防ぐ。
【００２６】
エッチング停止層36がパターニングされた後、図８に示されるように、誘電体層がその上に形成され得る。非限定的な例として、誘電体層46はドープ二酸化シリコン（例えばホウ素リンケイ酸ガラス（BPSG）、リンケイ酸ガラス（PSG）、ホウケイ酸ガラス（BSG）など）、スピンオンガラス（SOG）、低k誘電体などを含んでもよい。誘電体層46の厚さは、様々な目的のために調整され得る。そのような目的とは、その上端と底に所望の寸法を持つコンタクトホール62（図１６）の形成を促進すること、誘電体層46の材料を除去するエッチャントにエッチング停止層36の材料が晒される際に、ポリマーがコンタクトホール62をあまりに早く埋め戻すこと（backfilling）を防ぐこと、誘電体層46の両側に位置する導電性フィーチャ間の電気的干渉を最小化すること、その後の導電性材料のコンタクトホール62への導入を促進すること、および導電線68（図１８−２０）の高さを画定すること、を含むが、限定はされない。
【００２７】
マスク50m（図１０参照）もしくは“マンドレル”が誘電体層46の上に形成され得る。引き続き図８を参照すると、マスク50mは、ハードマスク48と中間マスク層50を、エッチング停止層36と、エッチング停止層36を通して露出された構造層32の領域の上に連続的に形成することによって形成され得る。ハードマスク層48は、ポリシリコン、窒化シリコン、炭化シリコン、SiCN、Al2O3、反射防止絶縁膜（DARC）層、高シリコンの酸化物、窒化物、もしくは酸窒化物などといった、ハードマスクとしての使用に適した任意の材料から構成され得る。わかるように、ハードマスク層48は、その後の除去プロセスのためのエッチング停止層、ハードマスク、および研磨停止層として利用される。中間マスク層50は、炭素ベースの層（例えば透明炭素（TC）、非晶質炭素、いわゆる“スピンオンハードマスク”など）、いわゆる“多層レジスト”、単層レジストなどから構成され得る。シリコンは中間マスク層50の材料の全体に分散されてもされなくてもよい。随意に、一つ以上のARC（図示せず）が中間マスク層50の上および／または下に形成されてもよい。
【００２８】
加えて、図９Ａと９Ｂに示されるように、ハードマスク48の一つ以上の副層と中間マスク層50のパターニングを容易にするために、中間マスク層50の上にフォトマスク52が形成され得る。あるいは、フォトマスク52が誘電体層46（図示せず）の上に直接形成されてもよい。示されるように、フォトマスク52は既知のプロセスによって塗付され、パターニングされている。
【００２９】
フォトマスク52の全体的パターンは、図１０に図示されるように、下にある中間マスク層50に転写され得る。既知のエッチングプロセス（例えばいわゆる“乾式現像”プロセス
、プラズマエッチングプロセス、レジストおよび／または炭素ベース層（例えばTCなど）トリムプロセスなど）を限定されることなく含む、任意の適切なプロセスが、フォトマスク52のパターンを中間マスク層50に実質的に転写するために使用され得る。ハードマスク48は、このパターン転写プロセスのためのエッチング停止層として機能し得る。中間マスク層50はまた、その固体領域50sの寸法を削減および／または精緻化するために、当該技術分野で既知のように“トリム”され得る。その結果得られるマスク50mは、フォトマスク52よりも硬質で、かつ高いエッチング抵抗性を持ち、マスク50mの限界寸法は、フォトマスク52の限界寸法よりも容易に調整され、制御され得る。
【００３０】
フォトマスク52の残余物は、図１１に示されるように、マスク50mが中間マスク層50から形成される際に消費され得る。
【００３１】
次に、図１２に図示されるように、酸化物層54（例えばドープもしくは非ドープの二酸化シリコンなど）が、マスク50mと、マスク50mを通して露出されたハードマスク48の部分との上に形成される。酸化物層は、原子層堆積（ALD）プロセスや別の適切な堆積法といった、低温かつコンフォーマルな堆積法を含むが限定はされない、任意の適切なプロセスによって形成され得る。
【００３２】
酸化物層54が形成された後、図１３に図示されるようにスペーサーエッチングが行われる。当業者が承知のように、スペーサーエッチングは異方性エッチングプロセスである。ハードマスク48はスペーサーエッチングプロセス中のエッチング停止層として機能し得る。スペーサーエッチングプロセスは酸化物層54の比較的薄い部分を除去し、その部分には、マスク50mの固体領域の上にある酸化物層54の部分、ならびに、ネガティブマスク50mの隣接する固体領域間の、ハードマスク48の上にある酸化物層54の部分が含まれる。その結果、図１３に図示される、個別スペーサー56sを含むスペーサーマスク56が得られる。
【００３３】
あるいは、スペーサーマスク56は、ハードマスク48の必要性を打ち消して、誘電体層46と構造層32から材料を除去するために使用される一種もしくは複数のエッチャントに対する十分な抵抗性を持つ材料から形成されてもよい。
【００３４】
スペーサーマスク56を通して露出されるマスク50mの残りの固体領域（図１３）は、図１４に示されるように適切なプロセスによって除去される。使用されるプロセスは勿論、マスク50mが形成される一種もしくは複数の材料によって決まる。例えば、マスク50m（図１２）が炭素ベースの材料（例えばレジスト、スピンオンハードマスク、TC、非晶質炭素など）から形成される場合、適切なプラズマストリップ（例えば酸素プラズマを用いる）もしくはエッチングのプロセスが利用され得る。別の方法として、マスク50mを形成するために多層レジストが利用される場合、その残りの固体領域を除去するために、一種以上の適切なレジストストリッパーが使用され得る。
【００３５】
その後、図１５に図示されるように、下にある誘電体層46の部分を露出するために、スペーサー56sの間に露出された（すなわちスペーサーマスク56を通して露出された）ハードマスク48の領域が除去される。ハードマスク層48の残存部分と上にあるスペーサーマスク56は、合わせてハードマスク58を形成し、それを通して、誘電体層46と下にある構造のパターニングが行われ得る。
【００３６】
ここで図１６を見ると、トレンチ60とコンタクトホール62が実質的に同時に形成され得る。その中に導電線68（図１８）がその後形成され得るトレンチ60は、エッチング停止層36の残存領域36rにまで、誘電体層46の中に下へのびる。その中に導電性コンタクト70（図１８）が後に形成され得るコンタクトホール62は、下方に位置し、対応するトレンチ60と連通し、コンタクトプラグ14の上に位置する。各コンタクトホール62は、エッチング停止層36と同じ面にある誘電体層46の高度の部分を通して（例えばエッチング停止層36内のアパーチャ37を通して）、および絶縁層34を通してのび、構造層32内の導電性構造（例えばコンタクトプラグ14（図３参照））を露出する。
【００３７】
誘電体層46から、および絶縁層34からの材料の除去は、適切なエッチャントもしくはエッチャントの組み合わせで行われ得る。勿論、利用される一種もしくは複数のエッチャントは、一種もしくは複数のエッチャントが、ハードマスク層48の材料と、エッチング停止層36の残存領域36rの材料を除去するよりも速い速度で、もしくはそれよりも選択的に、誘電体層46と絶縁層34の材料を除去する。除去プロセスはまた、スペーサーマスク56の材料を実質的に同時に除去し得る。例えば、誘電体層46と絶縁層34が二酸化シリコンを含む場合は、C4F8／C4F6／O2が、誘電体層46と絶縁層34から材料を除去するために使用され得る。C4F8／C4F6／O2は、ハードマスク層48と、エッチング停止層36の残存領域36rの一方もしくは両方が形成され得る窒化シリコンよりも選択的に二酸化シリコンを除去する。
【００３８】
コンタクトホール62はトレンチ60よりも深くに位置するので、当業者は、トレンチ60が完全に形成されるまでコンタクトホール62の形成が継続し得る（および、場合によっては開始さえしない）ことを容易に理解するだろうが、それでもなおコンタクトホール62は、トレンチ60の形成と実質的に同時に、もしくは実質的に一斉に形成され得る。
【００３９】
各コンタクトホール62の下端にわたる寸法は、各コンタクトホール62内にその後形成される導電性コンタクトと、それに対応するコンタクトプラグ14の上面15との間の接触抵抗を最小化するために十分な大きさとなり得る（例えば約30 nm）。加えて、コンタクトプラグ14の比較的大きな上面15は、上にあるマスク層が、マスク層がその上に形成されるフィーチャとわずかにずれている時でさえも、コンタクトホール62とコンタクトプラグ14とのアライメントもしくは整合（registration）を容易にし得る。
【００４０】
とりわけ、ハードマスク層48は、図１６に示される、その結果得られる構造の上に残存し得る。
【００４１】
ここで図１７を参照すると、一種以上の導電性材料がコンタクトホール62とトレンチ60の中に導入され得る。図示された実施例では、導電性材料の初期膜64が、各コンタクトホール62、各トレンチ60、およびハードマスク層48の露出表面の上に形成される。その後、導電性材料のコンフォーマル層66が、各コンタクトホール62と各トレンチ60を実質的に充填するために、初期膜64の上に形成され得る。あるいは、ハードマスク層48が初期膜64の形成前に除去され得る（例えば適切なエッチングプロセスによって）。
【００４２】
単に非限定的な例として、初期膜64は、コンフォーマル層66の材料（例えば、タングステン、銅、アルミニウム、ニッケルなど）の、コンタクトホール62とトレンチ60の表面への接着を促進する、もしくは容易にし得る、種材料（例えば窒化チタン（TiN）など）の層から構成され得る。あるいは、初期膜64は、コンタクトホール62もしくはトレンチ60の表面の材料と、コンフォーマル層66の材料（例えばアルミニウム（Al）、銅（Cu）など）と間の障壁（例えば拡散もしくは相互拡散を防ぐため、接触抵抗を減らすためなど）として機能する材料（例えばタングステン、窒化タングステン（WN）、金属シリサイド、窒化タンタル（TaN）（銅（Cu）との使用のため）など）から形成され得る。初期膜64で被覆されるコンタクトホール62とトレンチ60の表面の極めて小さな寸法を考慮して、初期膜64は極めて薄くなり得る（例えば約5 nm）。パルス化学気相堆積（CVD）法および原子層堆積（ALD）法を含むが限定はされない既知のプロセスが、初期膜64とコンフォーマル層66を形成するために使用され得る。
【００４３】
各コンタクトホール62内の導電性材料は導電性コンタクト70を形成し、一方各トレンチ
60内の導電性材料は、隣接するトレンチ60内の導電性材料から分離されると、図１８に図示されるように、導電線68を形成する。隣接する導電線68は、ハードマスク層48の残存部分の表面に広がる面の上から導電性材料を除去することによって、互いに物理的かつ電気的に分離され得る。本発明の範囲を限定することなく、そのような除去は、ハードマスク層48の一種もしくは複数の材料よりも少なくともいくらか選択的に（すなわち速い速度で）、一種もしくは複数の導電性材料（例えば初期膜64およびコンフォーマル層66の材料、図１７）を除去する研磨もしくは平坦化プロセス（例えば機械研磨、化学機械研磨など）を用いて行われ得る。あるいは、導電性材料を除去するために（すなわち、ハードマスク層48よりも選択的にコンフォーマル層66と初期膜64を除去）、時限選択的エッチングプロセスが利用され得る。従って、ハードマスク層48は研磨停止層もしくはエッチング停止層としても機能し得る。
【００４４】
導電線68が互いに物理的かつ電気的に分離されると、ハードマスク層48（図１８）がまだある場合は、図１９に図示されるように除去され得る。ハードマスク層48の除去は、さもなければ隣接する導電線68間に電気的短絡や漏出をもたらすことになる、初期膜64もしくはコンフォーマル層66（図１７）からの残余物や残留物を除去し得る。ハードマスク層48は、湿式もしくは乾式のエッチングプロセスを含む、任意の適切なプロセスによって除去され得る。除去プロセスは、導電線68と誘電体層46の材料よりも、ハードマスク層48の材料に選択性を持ち得る。
【００４５】
本発明の教示を組み込む半導体デバイス1の実施例が図２０に示される。半導体デバイス1は、図面の面の中と外にのびる平行なアクティブ領域12を持つ半導体基板10を含む。構造層32の中に含まれるコンタクトプラグ14は、各アクティブ領域12の上に位置し、かつ各アクティブ領域12と電気的に連通する。示されている半導体デバイス1の部分のコンタクトプラグ14の半分のみが図示されるが、ほぼ一列に並んだコンタクトプラグ14の行のコンタクトプラグ14は、アクティブ領域12と一つ置きに対応する。ほぼ一列に並んだコンタクトプラグ14の別の行は、図面の面のすぐ後ろもしくはすぐ前に位置し得る。コンタクトプラグ14は、構造層32の一部でもある絶縁材料33（例えばドープもしくは非ドープの二酸化シリコンなど）によって、横方向に囲まれ、かつ互いに電気的に分離される。
【００４６】
絶縁層34は、各コンタクトプラグ14の上面15が存在する面より上に位置する。その中に導電性コンタクト70が位置するコンタクトホール62は、絶縁層34を通ってのび、各コンタクトホール62の下端20'と、各導電性コンタクト70の対応する部分は、対応するコンタクトプラグ14の上面15に隣接して位置する。示されるように、コンタクトホール62はその上端18'からその下端20へ内側に向かって先細になり得る。
【００４７】
絶縁層34を通ってのびることに加えて、導電性コンタクトは、絶縁層34より上に位置するエッチング停止層36内のアパーチャ37を通ってのびてもよい。誘電体層46はエッチング停止層36の上に位置する。図面の面の中および外にのびるように図示される細長いトレンチ60は、導電線68を備える。図示されるように、各導電線68は、導電性コンタクト70がエッチング停止層36のアパーチャ37を通ってのびる位置で、少なくとも一つの対応する導電性コンタクト70に電気的に接続される。
【００４８】
本発明の教示を組み込むプロセスと構造は、本来なら半導体デバイスで使用することができないようなリソグラフィー装置を、半導体デバイスで使用することを容易にし得る。例えば、リソグラフィー装置は、典型的には利用され得る最小フィーチャサイズの割合もしくはパーセンテージである、アライメント許容限度を持つ（例えば、50 nmの最小フィーチャサイズの3分の1）。しかしながら本発明のプロセスの使用により、リソグラフィー装置がフィーチャの製造に利用され得、もっと小さな寸法とアライメント許容誤差を持つフィーチャを整列させ、リソグラフィー装置のアライメント許容誤差を効果的に増加する。
【００４９】
前述の記載は多くの細目を含むが、これらは本発明の範囲の限定として解釈されるべきではなく、目下好ましい実施形態のいくつかの説明を提供するに過ぎない。同様に、本発明の精神もしくは範囲から逸脱しない、本発明の他の実施形態が考案され得る。異なる実施形態からの特徴は組み合わせて利用されてもよい。従って本発明の範囲は、前述の記載によってではなく、むしろ添付の請求項とその法的均等物のみによって示され、限定される。従って、請求項の意味と範囲内に含まれる、本明細書に開示される本発明への付加、削除、および変更の全てが受け入れられる。
【図１】
2010503218.tif 000003
【図２】
2010503218.tif 000004
【図３】
2010503218.tif 000005
【図４】
2010503218.tif 000006
【図５】
2010503218.tif 000007
【図６】
2010503218.tif 000008
【図７】
2010503218.tif 000009
【図８】
2010503218.tif 000010
【図９Ａ】
2010503218.tif 000011
【図９Ｂ】
2010503218.tif 000012
【図１０】
2010503218.tif 000013
【図１１】
2010503218.tif 000014
【図１２】
2010503218.tif 000015
【図１３】
2010503218.tif 000016
【図１４】
2010503218.tif 000017
【図１５】
2010503218.tif 000018
【図１６】
2010503218.tif 000019
【図１７】
2010503218.tif 000020
【図１８】
2010503218.tif 000021
【図１９】
2010503218.tif 000022
【図２０】
2010503218.tif 000023
【手続補正書】
【提出日】平成21年4月28日(2009.4.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
コンタクトプラグ14と、コンタクトプラグ14（図２）より上にあるコンタクトホール16をスタガードにする様が、部分的に製造された半導体デバイス1の上面図である図３に示される。コンタクトホール16とコンタクトプラグ14のピッチはアクティブ領域12のピッチの約2倍となり得る（例えばアクティブ領域のピッチが約100 nmの場合は、コンタクトプラグ14とコンタクトホール16のピッチは約200 nmとなり得、アクティブ領域のピッチが約20 nmの場合は、コンタクトプラグ14とコンタクトホール16のピッチは約40 nmとなり得る）。図示の通り、コンタクトホール16はそれに対応するコンタクトプラグ14と並ぶような方法でスタガード（staggered）になっている。続いて上述の例示的な寸法については、コンタクトホール16はその上端18において直径（例えば直径もしくは幅）約100 nm以上、その底20において直径（例えば直径）約30 nmとなり得、コンタクトプラグ14の上面15（図２）を露出する。コンタクトプラグ14の上面15とコンタクトホール16の底の相対寸法（例えば対応する底の直径の約2倍もしくは3倍の幅を持つ上面15）は、コンタクトホール16をコンタクトプラグ14と並べる上で比較的多くの許容誤差をもたらし、コンタクトプラグ14と、その後コンタクトホール16の上端の上に形成されるコンタクト（図３には図示せず）との間の接触抵抗を最小化し得る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
引き続き図４を参照すると、フォトレジストの層38がエッチング停止層36の上に塗付される（例えばスピン（spin-on）法、スプレー（spray-on）法、もしくは任意の他の適切な塗付プロセスによって）。図５に示されるように、そこからフォトマスク40を形成するために、フォトレジストの層38をパターニングするために既知のプロセス（例えば露光プロセスや現像プロセスなど）がその後使用される。フォトマスク40は、下にあるエッチング停止層36の特定領域の除去を防止もしくは制御するように（例えば一種以上のエッチャント、溶媒、プラズマなどに特定領域が晒されるのを防止もしくは制限することなどによって）配置され構成された、コンタクトプラグ14（図２）のアレイの外側に横方向に配置された固体領域を含む、固体領域42を含む。下にあるエッチング停止層36の他の領域の除去を促進するために、フォトマスク40のアパーチャ44が配置され、構成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
フォトマスク40もしくは別の適切なマスクがエッチング停止層36の上に形成されると、図６が図示するように、エッチング停止層36の所望の領域（すなわち上記の“他の領域”）が除去され、その中にアパーチャ37を形成し得る。除去は、当該技術分野で既知のように、湿式もしくは乾式のエッチングプロセス、または他のやり方を限定されることなく含む、任意の適切なプロセスによって行われ得る。エッチング停止層36のアパーチャ37は、図６と７に示されるもののように、いくらかスタガード状に配列され得る。本開示の後半部分の考察後によりよく理解されるように、エッチング停止層36は下にある層、膜、もしくは構造の材料が好ましくなく除去されることを防ぐ。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
フォトマスク52の全体的パターンは、図１０に図示されるように、下にある中間マスク層50（図９Ａおよび９Ｂ）に転写され得る。既知のエッチングプロセス（例えばいわゆる“乾式現像”プロセス、プラズマエッチングプロセス、レジストおよび／または炭素ベース層（例えばTCなど）トリムプロセスなど）を限定されることなく含む、任意の適切なプロセスが、フォトマスク52のパターンを中間マスク層50に実質的に転写するために使用され得る。ハードマスク48は、このパターン転写プロセスのためのエッチング停止層として機能し得る。中間マスク層50はまた、その固体領域50sの寸法を削減および／または精緻化するために、当該技術分野で既知のように“トリム”され得る。その結果得られるマスク50mは、フォトマスク52よりも硬質で、かつ高いエッチング抵抗性を持ち、マスク50mの限界寸法は、フォトマスク52の限界寸法よりも容易に調整され、制御され得る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
次に、図１２に図示されるように、酸化物層54（例えばドープもしくは非ドープの二酸化シリコンなど）が、マスク50mと、マスク50mを通して露出されたハードマスク48の部分との上に形成される。酸化物層54は、原子層堆積（ALD）プロセスや別の適切な堆積法といった、低温かつコンフォーマルな堆積法を含むが限定はされない、任意の適切なプロセスによって形成され得る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
酸化物層54が形成された後、図１３に図示されるようにスペーサーエッチングが行われる。当業者が承知のように、スペーサーエッチングは異方性エッチングプロセスである。ハードマスク48はスペーサーエッチングプロセス中のエッチング停止層として機能し得る。スペーサーエッチングプロセスは酸化物層54（図１２）の比較的薄い部分を除去し、その部分には、マスク50mの固体領域の上にある酸化物層54の部分、ならびに、ネガティブマスク50mの隣接する固体領域間の、ハードマスク48の上にある酸化物層54の部分が含まれる。その結果、図１３に図示される、個別スペーサー56sを含むスペーサーマスク56が得られる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
ここで図１６を見ると、トレンチ60とコンタクトホール62が実質的に同時に形成され得る。その中に導電線68（図１８）がその後形成され得るトレンチ60は、エッチング停止層36の残存領域36rにまで、誘電体層46の中に下へのびる。その中に導電性コンタクト70（図１７）が後に形成され得るコンタクトホール62は、下方に位置し、対応するトレンチ60と連通し、コンタクトプラグ14（図２）の上に位置する。各コンタクトホール62は、エッチング停止層36と同じ面にある誘電体層46の高度の部分を通して（例えばエッチング停止層36内のアパーチャ37を通して）、および絶縁層34を通してのび、構造層32内の導電性構造（例えばコンタクトプラグ14（図２参照））を露出する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
各コンタクトホール62の下端にわたる寸法は、各コンタクトホール62内にその後形成される導電性コンタクトと、それに対応するコンタクトプラグ14（図２）の上面15との間の接触抵抗を最小化するために十分な大きさとなり得る（例えば約30 nm）。加えて、コンタクトプラグ14の比較的大きな上面15は、上にあるマスク層が、マスク層がその上に形成されるフィーチャとわずかにずれている時でさえも、コンタクトホール62とコンタクトプラグ14とのアライメントもしくは整合（registration）を容易にし得る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
絶縁層34は、各コンタクトプラグ14の上面15が存在する面より上に位置する。その中に導電性コンタクト70が位置するコンタクトホール62は、絶縁層34を通ってのび、各コンタクトホール62の下端20'と、各導電性コンタクト70の対応する部分は、対応するコンタクトプラグ14の上面15に隣接して位置する。示されるように、コンタクトホール62はその上端18'からその下端20'へ内側に向かって先細になり得る。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
絶縁層34を通ってのびることに加えて、導電性コンタクト70は、絶縁層34より上に位置するエッチング停止層36内のアパーチャ37を通ってのびてもよい。誘電体層46はエッチング停止層36の上に位置する。図面の面の中および外にのびるように図示される細長いトレンチ60は、導電線68を備える。図示されるように、各導電線68は、導電性コンタクト70がエッチング停止層36のアパーチャ37を通ってのびる位置で、少なくとも一つの対応する導電性コンタクト70に電気的に接続される。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2010503218.tif 000024
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2010503218.tif 000025
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2010503218.tif 000026
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2010503218.tif 000027
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図９Ａ
【補正方法】変更
【補正の内容】
【図９Ａ】
2010503218.tif 000028
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2010503218.tif 000029
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2010503218.tif 000030
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2010503218.tif 000031
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2010503218.tif 000032
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正の内容】
【図２０】
2010503218.tif 000033
【国際調査報告】
2010503218.tif 000034
2010503218.tif 000035
2010503218.tif 000036