(57)【要約】  ここで提供されるのは、ノーングッド薄膜箔上焼成キャパシタから作製された単一化キャパシタを含むプリント配線板を含むデバイスである。提供されるのは、プリント配線板のビルドアップ層に単一化キャパシタを組み込んでインピーダンスを最小限にする方法である。単一化キャパシタは、ＩＣの各電力およびグランド端子を、それ自体の単一化キャパシタの電力およびグランド電極にそれぞれ直接接続できるようにするピッチを有する。ノーングッド箔上焼成キャパシタの供給材料を用いることにより、ＰＷＢ歩留まりが改善される。
2010530644.tif 000002
【特許請求の範囲】
【請求項１】
プリント配線板を含むデバイスであって、
前記プリント配線板が、
面積と、
複数のアクティブな電力およびグランド端子と、
複数の信号端子と、
を含む集積回路を支持し、
前記プリント配線板が、
複数のノーングッド（ｋｎｏｗｎ  ｇｏｏｄ）単一化キャパシタを含み、
各ノーングッド単一化キャパシタが、
電力電極およびグランド電極を有し、かつ
ノーングッド薄膜箔上焼成キャパシタから形成され、
前記ノーングッド薄膜箔上焼成キャパシタが、
第１および第２の電極を含み、
前記第２の電極がフットプリントを有し、
各ノーングッド単一化キャパシタが、前記ノーングッド薄膜箔上焼成キャパシタの前記第２の電極のフットプリント内に形成され、かつ前記プリント配線板のビルドアップ層に埋め込まれ、
各ノーングッド単一化キャパシタが、前記ＩＣの真下かつその面積内に前記複数の単一化キャパシタが位置するようなサイズおよびピッチであり、
前記ＩＣの各アクティブな電力およびグランド端子が、ノーングッド単一化キャパシタの対応する電力およびグランド電極にそれぞれ直接接続され、
前記ＩＣの各信号端子が、前記単一化キャパシタから分離されているが、前記ノーングッド箔上焼成キャパシタから同時に形成された信号パッドに直接接続されることを特徴とする、
デバイス。
【請求項２】
各単一化キャパシタの誘電体層が、ＢａＴｉＯ3、ＢａＳｒＴｉＯ3、ＰｂＴｉＯ3、ＣａＴｉＯ3、ＰｂＺｒＯ3、ＢａＺｒＯ3およびＳｒＺｒＯ3またはこれらの混合物の群から選択される一般式ＡＢＯ3を含む材料から選択される高Ｋ薄膜セラミックであることを特徴とする、請求項１に記載のデバイス。
【請求項３】
前記ノーングッド箔上焼成キャパシタの箔が、ニッケル、ニッケル合金、銅、銅合金、銅−インバール−銅、インバール、ニッケル被覆銅およびこれらの任意の組み合わせからなる群から選択されることを特徴とする、請求項１に記載のデバイス。
【請求項４】
前記誘電体層が、保護雰囲気下で高温で焼成されたことを特徴とする、請求項１に記載のデバイス。
【請求項５】
前記プリント配線板が、ノーングッド箔上焼成キャパシタを含む箔からダイシングされた少なくとも１つのノーングッドコンポーネントから形成された単一化キャパシタを含み、前記ノーングッドコンポーネントが、少なくとも１つのノーングッド箔上焼成キャパシタを含むことを特徴とする、請求項１に記載のデバイス。
【請求項６】
前記ノーングッドコンポーネントが、ピック・アンド・プレース（ｐｉｃｋ  ａｎｄ  ｐｌａｃｅ）技術によって、前記プリント配線板のビルドアップ層上に配置されたことを特徴とする、請求項５に記載のデバイス。
【請求項７】
前記ノ−ングッドコンポーネントが、それらの静電容量許容誤差または他の電気特性に従って、前記ビルドアップ層への配置の前に分類されて前記ビルドアップ層上に配置されたことを特徴とする、請求項６に記載のデバイス。
【請求項８】
前記箔上焼成キャパシタを含む箔構造の側面に施されるキャリアフィルムをさらに含むことを特徴とする、請求項１に記載のデバイス。
【請求項９】
プリント配線板を含むデバイスを作製する方法であって、
該方法は、
２つの側面を有する少なくとも１つの箔構造を提供する工程であって、該箔構造が  ノウングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、
誘電体層と、
フットプリントを有する第２の電極層と、
を含むものである工程と、
前記第２の電極を含む前記箔構造の側面に金属を施す工程と、
前記第２の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第１の電極を形成する工程と、
前記箔構造の前記パターニングされた側面をプリント配線板のビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第２の電極を含む前記箔構造の側面をパターニングし、    それによって、前記第２の電極層の前記フットプリント内に複数の第２の電極を形成する工程と、
を含み、
もって、前記複数の第１の電極および前記複数の第２の電極の形成により、各単一化電極がＩＣの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、
前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置するものであることを特徴とする、
方法。
【請求項１０】
プリント配線板を含むデバイスを作製する方法であって、
該方法は、
２つの側面を有する少なくとも１つの箔構造を提供する工程であって、該箔構造がノーングッド薄膜箔上焼成キャパシタを含み、該キャパシタが、  
誘電体層と、
フットプリントを有する第２の電極層と、
を含むものである工程と、
前記第２の電極を含む前記箔構造の側面に金属を施す工程と、
前記第２の電極を含まない前記箔構造の側面をパターニングし、それによって、複数の第１の電極を形成する工程と、
前記箔構造をダイシングして、ノーングッドのダイシングされたコンポーネントを形成する工程であって、前記ノーングッドのダイシングされたコンポーネントが、少なくとも１つの箔上焼成キャパシタを含むものである工程と、
前記コンポーネントの前記パターニングされた側面がビルドアップ層と接触するように、少なくとも１つのダイシングされたコンポーネントを、前記プリント配線板の前記ビルドアップ層上にピック・アンド・プレースする工程と、
少なくとも１つのノーングッドのダイシングされたコンポーネントを前記ビルドアップ層に積層する工程と、
前記箔上焼成キャパシタの前記第２の電極を含む前記箔構造の側面をパターニングし、    それによって、前記第２の電極層の前記フットプリント内に複数の第２の電極を形成する工程と、
を含み、
もって、前記複数の第１の電極および前記複数の第２の電極の形成により、各単一化電極がＩＣの端子に直接装着されるようなサイズおよびピッチの複数の単一化キャパシタが形成され、
前記複数の単一化キャパシタが、前記集積回路の真下かつその面積内に直接位置することを特徴とする、
方法。
【請求項１１】
相互接続が、ビアを形成およびめっきすることを含むことを特徴とする、請求項９に記載の方法。
【請求項１２】
相互接続が、ビアを形成およびめっきすることを含むことを特徴とする、請求項１０に記載の方法。
【請求項１３】
前記誘電体層の全面積が支持されることを特徴とする、請求項９に記載の方法。
【請求項１４】
前記誘電体層の全面積が支持される、請求項１０に記載の方法。
【請求項１５】
前記箔上焼成キャパシタを含まない前記箔構造のエッチングされた側面が、他のＰＷＢ層に積層され、それによって、複数の層が共に一斉に積層される単一積層ステップにおいてか、または各層が個別に積層される複数の積層ステップにおいて、コアレス多層構造を作製することを特徴とする、請求項９に記載の方法。
【請求項１６】
前記箔上焼成キャパシタを含まない前記箔構造の前記エッチングされた側面が、他のＰＷＢ層に積層され、それによって、複数の層が共に一斉に積層される単一積層ステップにおいてか、または各層が個別に積層される複数の積層ステップにおいて、コアレス多層構造を作製することを特徴とする、請求項１０に記載の方法。
【請求項１７】
前記箔上焼成キャパシタを試験し、その静電容量許容誤差および／または他の電気特性によって、それがノーングッド品質を有することを判定する工程をさらに含むことを特徴とする、請求項９に記載の方法。
【請求項１８】
前記箔上焼成キャパシタを試験し、その静電容量許容誤差および／または他の電気特性によって、それがノーングッド品質を有することを判定する工程をさらに含むことを特徴とする、請求項１０に記載の方法。
【請求項１９】
ノーンバッド（ｋｎｏｗｎ  ｂａｄ）箔上焼成キャパシタを識別する工程と、
前記ノーンバッド箔上焼成キャパシタを含む前記プリント配線板にコンポーネントを組み込むことを防ぐ工程と、
をさらに含むことを特徴とする、請求項１６に記載の方法。
【請求項２０】
前記ノーングッド箔上焼成キャパシタから得られた前記ダイシングされたコンポーネントを、その静電容量許容誤差または他の電気特性によって分類する工程と、
前記ダイシングされたコンポーネントを、その静電容量許容誤差または他の電気特性に従って、前記ビルドアップ層に組み込む工程と、
をさらに含むことを特徴とする、請求項１７に記載の方法。
【請求項２１】
パターニングの前に、キャパシタを含む前記箔構造の側面にキャリアフィルムを施す工程をさらに含むことを特徴とする、請求項９に記載の方法。
【請求項２２】
パターニングの前に、キャパシタを含む前記箔構造の側面にキャリアフィルムを施す工程をさらに含むことを特徴とする、請求項１０に記載の方法。
【請求項２３】
請求項９に記載の方法を含むことを特徴とする、プリント配線板を作製する方法。
【請求項２４】
請求項１０に記載の方法を含むことを特徴とする、プリント配線板を作製する方法。
【請求項２５】
請求項９に記載の方法によって作製されたことを特徴とするプリント配線板。
【請求項２６】
請求項１０に記載の方法によって作製されたことを特徴とするプリント配線板。
【請求項２７】
請求項９に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法。
【請求項２８】
請求項１０に記載の方法を含むことを特徴とする、単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法。
【請求項２９】
前記複数の単一化キャパシタが、１００ミクロン未満の長さおよび２０ピコヘンリー未満のインダクタンスを有するビアによって、前記ＩＣの端子に接続されたＰＷＢの少なくとも１つのビルドアップ層に埋め込まれることを特徴とする、請求項１に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、高静電容量を有するデバイスをプリント配線板のビルドアップ層に組み込んで、低インダクタンス電力を半導体デバイスに供給する方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）を含む半導体デバイスは、ますます高くなる周波数およびデータレートでならびにより低い電圧で動作する。より高い動作周波数、すなわちより高いＩＣスイッチング速度は、ＩＣに対する電圧応答時間がより速くなければならないことを意味する。より低い動作電圧は、許容可能な電圧変動（リップル）および雑音がより小さくなることを必要とする。
【０００３】
例えば、マイクロプロセッサＩＣが切り換わって動作を開始するとき、スイッチング回路を支援する電力が必要である。電圧源の応答時間が遅すぎる場合には、マイクロプロセッサは、許容可能なリップル電圧および雑音余裕を超える電圧降下または電力垂下に遭遇し、ＩＣは誤作動することになろう。さらに、ＩＣが出力を上げるにつれて、遅い応答時間は電力オーバーシュートをもたらすことになろう。
【０００４】
したがって、電力およびグランド（帰還）線における雑音の生成、およびより高速な回路スイッチングに適応するための十分な電流を供給する必要性によって、半導体デバイスにおいてますます重要な問題が提起される。
【０００５】
電力垂下およびオーバーシュートを許容限度内に制御し、それによって、ＩＣへの電力供給を安定化させることは、ＩＣに十分に接近して配置されたキャパシタを用いて、適切な応答時間内に電力を供給および吸収することによって達成される。電力分配システムにおける雑音の低下は、インピーダンスを低下させるによって達成される。
【０００６】
従来の回路において、インピーダンスは、並列に相互接続されかつＩＣの周りに集められた追加的な表面実装キャパシタを用いることによって低減される。大きな値のキャパシタは電源の近くに配置され、中間値のキャパシタは、ＩＣと電源との間の位置に配置され、小さな値のキャパシタは、ＩＣのごく近くに配置される。このキャパシタの配分は、電力が電源からＩＣへ移動する際の電圧応答時間を低減するように設計される。周波数が増加し、かつ動作電圧が引き続き低下するにつれて、増加した電力をより高速で供給しなければならず、これは、ますます低いインダクタンスレベルおよびインピーダンスレベルを必要とする。
【０００７】
図１は、ＩＣデバイスおよび電源に対するキャパシタ配置の電気回路図である。示されているのは、電源、ＩＣデバイス、ならびにキャパシタ４、６および８であるが、これらのキャパシタ４、６および８は、上記のように、インピーダンスを低減し、電力垂下を最小限にし、オーバーシュートを抑制するためにそれぞれ用いられる高値、中間値および低値キャパシタを表わす。
【０００８】
図２は、図１によって表わされた電気回路図による、ＰＷＢの代表的な正面断面図であり、かつＰＷＢ基板における電力およびグランド面への、表面実装技術（ＳＭＴ）キャパシタ５０および６０（図１において８として識別されるキャパシタ）ならびにＩＣデバイス４０の先行技術接続を示す。ＩＣデバイス４０は、はんだフィレット４４によってランド４１に接続される。ランド４１は、回路線７２および７３によって、ビア９０および１００のめっきスルーホールビアパッドに接続される。ビアパッドは、一般的に８２で示されている。ビア９０は、導体面１２０に電気的に接続され、ビア１００は、導体面１２２に接続される。導体面１２０および１２２は、電源の電力または電圧側、および電源のグランドまたは帰還側に接続される。同様に、低値キャパシタ５０および６０は、それらがＩＣデバイス４０に並列に電気接続されるような方法で、ビアならびに導体面１２０および１２２に電気的に接続される。モジュール、インターポーザまたはパッケージに配置されたＩＣデバイスの場合には、高値および中間値のキャパシタは、モジュール、インターポーザまたはパッケージが装着されるプリント配線マザーボード上に存在してもよい。
【０００９】
多数のキャパシタを並列に相互接続することは、従来通りに行われており、図１に示すように従来の慣行であり、電力システムのインピーダンスを低減するが、しかしまた複雑な電気的ルーティングを必要とする。これは、回路ループインダクタンスを増加させ、今度はそれが、インピーダンスを増加させ、電流フローを抑制し、表面実装キャパシタを用いる利益を部分的に低減するという不都合な結果をもたらす。周波数が増加し、動作電圧が引き続き低下するにつれて、より多くの電力をより高速で供給しなければならず、ますます低いインダクタンスレベルおよびインピーダンスレベルが必要になる。
【００１０】
インピーダンスを最小限にするために相当な労力が費やされた。Ｈｏｗａｒｄらの米国特許第５，１６１，０８６号明細書では、容量性プリント回路基板が開示されているが、この容量性プリント回路基板は、その多層内にキャパシタ積層板（平面キャパシタ）を配置し、この積層板上に、集積回路などの多数のデバイスが配置されている。これらのデバイスは、１つまたは複数のキャパシタ積層板と動作可能に結合される。Ｈｏｗａｒｄらは、借用または共有静電容量を用いることによって、容量性機能の向上をもたらす。しかしながら、キャパシタ配置に対するこのアプローチは、高静電容量を提供せず、必ずしも電圧応答を改善しない。単にＩＣのより近くにキャパシタ積層板を配置することは、高静電容量を提供する満足な技術的解決法ではない。なぜなら、利用可能な合計静電容量が、適切にインピーダンスを最小限にするためには不十分である可能性があるからである。
【００１１】
Ｃｈａｋｒａｖｏｒｔｙの米国特許第６，６１１，４１９号明細書では、多層セラミック基板における少なくとも１つの埋め込みキャパシタのそれぞれの端子に、集積回路ダイの電源端子を結合できることが開示されている。
【００１２】
Ａｍｅｙらの米国特許出願公開第２００６−０１３８５９１号明細書では、高静電容量キャパシタをプリント配線板のコアに組み込む方法が開示されているが、単に、これらがビルドアップ層に配置可能であることが示唆されている。しかしながら、Ａｍｅｙらは、試験済みのノウングッド（ｋｎｏｗｎ  ｇｏｏｄ）キャパシタをビルドアップ層に配置するための方法は開示も示唆もしていない。さらに、キャパシタを形成するＡｍｅｙらの方法は、箔レベルにおけるキャパシタの試験を教示も熟考もしていない。なぜなら、Ａｍｅｙらのキャパシタは、箔レベルで短絡されるからである。さらに、Ａｍｅｙらは、低いキャパシタ歩留まりの箔全体を廃棄するかまたは試験で悪かった個々のキャパシタを廃棄することによって、最終ＰＷＢ製品の歩留まりにどのように影響することが可能であるかを開示していない。
【００１３】
Ｈｉｒａｔａらは、“Ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  Ｎｏｖｅｌ  Ｔｈｉｎ  Ｍａｔｅｒｉａｌ  ｆｏｒ  Ｄｅｃｏｕｐｌｉｎｇ  Ｃａｐａｃｉｔｏｒｓ  Ｅｍｂｅｄｄｅｄ  ｉｎ  ＰＷＢｓ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  Ｔｅｃｈｎｉｃａｌ  Ｃｏｎｆｅｒｅｎｃｅ，ＩＰＣ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｅｘｐｏ，Ｌｏｓ  Ａｎｇｅｌｅｓ，２００７において、金属／絶縁体／金属（ＭＩＭ）積層構造を形成すること、上部金属層をパターニングおよびエッチングして電極を形成すること、ならびにこの構造を、１ｍｍ2〜１００ｍｍ2サイズの個別の単一化（ｓｉｎｇｕｌａｔｅｄ）キャパシタに切断することを開示している。これらのキャパシタを試験し、接着剤を用いてプリント配線板に装着されるノウングッドキャパシタとすることができる。キャパシタのサイズおよび設計は、多くの電力およびグランド端子を有する、マイクロプロセッサなどのＩＣに電力を供給するためには適していない。Ｈｉｒａｔａらは、本明細書で説明する技術的解決法を提案することができない。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
したがって、現在の問題は、複数のキャパシタをＰＷＢのビルドアップ層に組み込む、すなわち配置する方法を開発することであって、各キャパシタが「ノーングッド（ｋｎｏｗｎ  ｇｏｏｄ）」であり、かつ次のようなサイズおよびピッチを有することである。すなわち、各配置されたキャパシタが、ＩＣの真下かつその寸法内に位置し、マイクロプロセッサなどのＩＣの各電力およびグランド端子が、一意の配置キャパシタの電力およびグランド電極にそれぞれ直接接続され得るサイズおよびピッチを有することである。
【００１５】
本明細書で説明する方法は、次のようにしてこの問題を解決する。すなわち、ノーングッドキャパシタだけを用いて、全てのキャパシタがＩＣの真下かつその寸法内に直接位置できるようにする非常に小さなサイズおよびファインピッチを有する複数の配置キャパシタを形成することによって解決する。Ｈｏｗａｒｄら、Ｃｈａｋｒａｖｏｒｔｙ、Ａｍｅｙら、およびＨｉｒａｔａら、または他の参考文献のどの組み合わせも、本解決法を提案することも、予測可能な結果を構成することもしていない。これらの３つの特徴−「ノ−ングッド」品質ならびにサイズおよびピッチ−を有するキャパシタを作製することによって、ＩＣが有する電力およびグランド端子と同じ数のノ−ングッド単一化キャパシタを、ＩＣの真下かつその寸法内に組み込むことが可能になる。これは、低インピーダンスでＩＣに電力を供給し、かつ適格で信頼できるＰＷＢ製品を作製するのに有効な結果をもたらす。
【課題を解決するための手段】
【００１６】
特許請求される発明は、面積ならびに複数の電力、グランドおよび信号端子を有する集積回路を支持するプリント配線板を含むデバイスに関し、
プリント配線板には、
複数のノーングッド単一化キャパシタであって、そのそれぞれが、電力電極およびグランド電極を有し、かつ第１および第２の電極を有するノウングッド箔上焼成キャパシタから形成され、第２の電極がフットプリントを有する単一化キャパシタが含まれる。各ノーングッド単一化キャパシタは、（１）ノーングッド箔上焼成キャパシタにおける第２の電極のフットプリント内に形成され、かつプリント配線板のビルドアップ層に埋め込まれ、（２）複数の単一化キャパシタがＩＣの真下かつその面積内に位置するようなサイズおよびピッチである。このデバイスにおいて、ＩＣの各アクティブな電力およびグランド端子は、ノーングッド単一化キャパシタの対応する電力およびグランド電極にそれぞれ直接接続される。このデバイスにおいて、ＩＣの各信号端子は、単一化キャパシタから分離された、しかし同時にノーングッド箔上焼成キャパシタから形成された信号パッドに直接接続される。
【００１７】
また、これらのデバイスを作製する方法が提供されるが、これらの方法には、
少なくとも１つの箔構造を提供することであって、この箔構造が、２つの側面およびノーングッド薄膜箔上焼成キャパシタを有し、このキャパシタが、誘電体層と、フットプリントを有する第２の電極層とを有する工程と、
第２の電極を含む箔構造の第２の側面を、金属でスパッタリングしてめっきする工程と、
第２の電極を含まない箔構造の側面をパターニングし、それによって、複数の第１の電極を形成する工程と、
箔構造のパターニングされた側面をプリント配線板のビルドアップ層に積層する工程と、
箔上焼成キャパシタの第２の電極を含む箔構造の側面をパターニングし、それによって、第２の電極層のフットプリント内に複数の第２の電極を形成する工程と、
が含まれる。
これらの方法の全てにおいて、第１および第２の電極の形成によって、あるサイズおよびピッチの複数の単一化キャパシタを形成し、各電極がＩＣのアクティブ端子に直接装着されるようにする。さらに、単一化キャパシタは、集積回路に隣接して存在する。
【００１８】
さらに、いくつかの方法では、誘電体層の全面積が支持される。
【００１９】
さらに、いくつかの方法では、箔構造をダイシングして、少なくとも１つの箔上焼成キャパシタを含むノーングッドコンポーネントを形成してもよい。これらのコンポーネントは、ピックアンドプレース技術によってＰＷＢのビルドアップ層上に配置し、次に、それに積層してもよい。
【００２０】
さらに、これらの方法のいくつかにおいて、コア構造が、ＰＷＢに積層される。代替として、他の方法では、コア構造は用いられない。より正確に言えば、この方法はコアレス構造に帰着するが、この場合には、箔上焼成キャパシタを含まない、箔構造のエッチングされた側面は、他のＰＷＢ層に積層される。これにより、多数の層が共に一斉に積層される単一積層ステップにおいてか、または各層が個別に積層される多数の積層ステップにおいて、コアレス多層構造が作製される。
【００２１】
詳細な説明は以下の図面を参照するが、これらの図面では、同様の数字は同様の要素を指す。
【図面の簡単な説明】
【００２２】
【図１】インピーダンスを低減しかつ電力垂下を最小限にするかまたはオーバーシュートを抑制するためのキャパシタの典型的な配置の電気回路図を示す。
【図２】インピーダンスを低減しかつ電力垂下を最小限にするかまたはオーバーシュートを抑制するために用いられる従来の表面実装技術のキャパシタを有する図１の電気回路図による先行技術プリント配線板を、正面断面図で示す。
【図３Ａ】薄膜箔上焼成キャパシタを作製する方法を示すが、この場合には、箔が、パターニングされて、ノーングッドキャパシタ電極のフットプリント内にアンチパッドを作製する。
【図３Ｂ】薄膜箔上焼成キャパシタを作製する方法を示すが、この場合には、箔が、パターニングされて、ノーングッドキャパシタ電極のフットプリント内にアンチパッドを作製する。
【図３Ｃ】薄膜箔上焼成キャパシタを作製する方法を示すが、この場合には、箔が、パターニングされて、ノーングッドキャパシタ電極のフットプリント内にアンチパッドを作製する。
【図３Ｄ】薄膜箔上焼成キャパシタを作製する方法を示すが、この場合には、箔が、パターニングされて、ノーングッドキャパシタ電極のフットプリント内にアンチパッドを作製する。
【図３Ｅ】薄膜箔上焼成キャパシタを作製する方法を示すが、この場合には、箔が、パターニングされて、ノーングッドキャパシタ電極のフットプリント内にアンチパッドを作製する。
【図３Ｆ】薄膜箔上焼成キャパシタを作製する方法を示すが、この場合には、箔が、パターニングされて、ノーングッドキャパシタ電極のフットプリント内にアンチパッドを作製する。
【図３Ｇ】薄膜箔上焼成キャパシタを作製する方法を示すが、この場合には、箔が、パターニングされて、ノーングッドキャパシタ電極のフットプリント内にアンチパッドを作製する。
【図３Ｈ】薄膜箔上焼成キャパシタを作製する方法を示すが、この場合には、箔が、パターニングされて、ノーングッドキャパシタ電極のフットプリント内にアンチパッドを作製する。
【図４Ａ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法を示す。
【図４Ｂ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法を示す。
【図４Ｃ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法を示す。
【図４Ｄ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む方法を示す。
【図５Ａ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む代替方法を示す。
【図５Ｂ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む代替方法を示す。
【図５Ｃ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む代替方法を示す。
【図５Ｄ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む代替方法を示す。
【図５Ｅ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む代替方法を示す。
【図５Ｆ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む代替方法を示す。
【図５Ｇ】ノーングッドキャパシタから得られた複数の薄膜箔上焼成単一化キャパシタをプリント配線板のビルドアップ層に組み込む代替方法を示す。
【図６】本明細書で説明する方法によって薄膜キャパシタが組み込まれたＰＷＢであって、フリップチップＩＣのバンプに直接接続され、かつはんだ接合部によってプリント配線マザーボードに接続されたＰＷＢを断面図で示す。
【図７】本明細書で説明する方法によってＰＷＢのコアおよびビルドアップ層に組み込まれた５つのキャパシタの位置を断面図で示す。
【図８】図７に示す５つのキャパシタ位置のための、インピーダンス対周波数応答の電気的なシミュレーション結果を示す。
【図９】図７に示す５つのキャパシタ位置のための、共振周波数対半導体デバイスからの距離をプロットする。
【発明を実施するための形態】
【００２３】
詳細な説明は、以下の定義された用語に関連して、請求項に列挙される発明について論じる。
【００２４】
本明細書で用いられているように、用語「組み込む」または「組み込み」は、プリント配線板にキャパシタを埋め込むことを指し、かつプリント配線板内にキャパシタを配置するか、位置付けるか、または統合する概念を含む。
【００２５】
本明細書で用いられているように、「箔上焼成薄膜キャパシタ」は、（１）金属箔上に堆積された誘電体層を高温で焼成して、誘電体を結晶化および焼結させ、誘電体が高誘電率薄膜を形成するようにすること、および（２）誘電体を焼成する前または後に上部電極を堆積することによって形成されるキャパシタを指す。
【００２６】
本明細書で用いられているように、用語「アニーリング」および「焼成」は交換可能であり、かつ高温プロセスを指す。
【００２７】
本明細書で用いられているように、用語「高誘電率」または「高Ｋ薄膜キャパシタ誘電体材料」は、５００を超えるバルク誘電率を有し、かつ一般式ＡＢＯ3を備えたペロブスカイト型強誘電性化合物を含むことができる材料を指す。かかる化合物の例には、ＢａＴｉＯ3、ＢａＳｒＴｉＯ3、ＰｂＴｉＯ3、ＣａＴｉＯ3、ＰｂＺｒＯ3、ＢａＺｒＯ3およびＳｒＺｒＯ3またはこれらの混合物が含まれる。Ｐｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3およびＰｂ（Ｚｎ1/3Ｎｂ2/3）Ｏ3などの他の化合物がまた、代替元素をＡおよび／またはＢの位置へ置き換えることによって可能になる。上述の化合物の混合金属バージョンもまた適切である。
【００２８】
本明細書で用いられているように、用語「プリント配線板」または「プリント配線板デバイス」［ＰＷＢ］は、インターポーザ、マルチチップモジュール、エリアアレイパッケージ、半導体パッケージ、システムオンパッケージ、システムインパッケージ等、またはかかるものとして用いられるデバイスを指す。
【００２９】
本明細書で用いられているように、用語「ＰＷＢコア」または「ＰＷＢ積層コア」は、１つの積層ステップにおいて多数の内層ＰＷＢパネルから形成されるプリント配線板構造を指す。ＰＷＢコアは、典型的には、構築されるかまたはコアに順次的に加えられる追加金属／誘電体層のベースとして用いられる。
【００３０】
本明細書で用いられているように、用語「ビルドアップ−」または「ビルドアップ層」は、ＰＷＢ積層コアの一側または両側に有機誘電体およびパターニングされた銅層を追加することによって構築されるプリント配線板の層を指す。
【００３１】
本明細書で用いられているように、用語「プリント配線マザーボード」または「ＰＷＢマザーボード」は、上記で定義されるようなプリント配線板が、一般的には上に配置され、かつこのプリント配線板が相互接続される大きなプリント配線板を指す。
【００３２】
本明細書で用いられているように、用語「箔」は、一般的な金属層、めっきされた金属、スパッタリングされた金属または当業者に周知の任意の方法で形成または堆積された金属層を指す。
【００３３】
本明細書で用いられているように、用語「良好な−」または、「ノーングッドキャパシタ」は、試験され、所定の仕様内で機能することが知られているキャパシタを指す。
本明細書で用いられているように、用語「ノーングッドキャパシタ電極」は、ノーングッドキャパシタの電極を指す。
【００３４】
本明細書で用いられているように、用語「単一化キャパシタ」は、単一の大きなノーングッド箔上焼成キャパシタを分割することによって形成された複数のキャパシタの１つを指す。単一の大きな箔上焼成キャパシタは、前もって試験され、ノーングッドと判定された。どんな単一化キャパシタも、同じ大きな箔上焼成キャパシタから作製された他の単一化キャパシタと共通の１つまたは両方（上部または底部）の電極を有しても有していなくてもよい。
【００３５】
本明細書で用いられているように、共通電極は、２以上の単一化キャパシタ用に２以上の電極として機能する連続的なキャパシタ電極を指す。
【００３６】
本明細書で用いられているように、用語「ダイシング」は、多数の大きな試験済みの箔上焼成キャパシタを含む箔構造を特定の寸法に切断して、１つまたは複数の大きなキャパシタを含むユニットを形成することを指す。ダイシングは、通常、ダイヤモンドソーを用いて遂行され、箔は、１つまたは複数の大きなキャパシタのキャパシタ誘電体面積より大きくなるように切断される。
【００３７】
本明細書で用いられているように、「ノーングッドコンポーネント」は、各ユニットが１つまたは複数の大きなノーングッドキャパシタを含む、ダイシングされた箔構造を指す。
【００３８】
本明細書で用いられているように、用語「電極フットプリント」は、スパッタリングされたキャパシタ電極の位置および面積を指す。
【００３９】
本明細書で用いられているように、用語「良好な−」または「ノーングッドプリント配線板もしくはＰＷＢ」は、試験され、かつ全ての埋め込みキャパシタおよび回路が所定の仕様内で機能していると知られているプリント配線板を指す。
【００４０】
本明細書で用いられているように、用語「ファインピッチ」は、専門用語であり、２５ミルまたはそれ未満の離隔距離を有するキャパシタを指す。
【００４１】
本明細書で用いられているように、用語「ピック・アンド・プレース」は、専門用語であり、コンポーネントが、回路のアセンブリファイルに従って選択されて特定の位置に配置されるアセンブリプロセスを指す。
【００４２】
本明細書で用いられているように、用語「第１および第２の電極の共通面積」は、第１および第２の電極の両方の一部を含み、かつ式、
Ｃ＝０．８８５ＫＡ／ｔ
から静電容量を計算するために用いられる、キャパシタにおける重複面積を指す。
ここで、
Ｃは、ナノファラド単位の静電容量であり、
０．８８５は定数であり、
Ｋは誘電率であり、
ｔは、マイクロメートル（ミクロン）単位における誘電体層の厚さであり、
Ａは、ｃｍ2単位における、第１および第２の電極の共通面積である。
【００４３】
本明細書で用いられているように、用語「集積回路」（ＩＣ）は、半導体チップ、例えばマイクロプロセッサ、トランジスタセット、論理デバイス等を指す。
【００４４】
本明細書で用いられているように、用語「直接接続される」は、水平面にある導体トレースではなく、ビアによる２つの機構の相互接続を指す。
【００４５】
本明細書で用いられているように、用語「隣接」は、キャパシタが、集積回路の面積、すなわち長さおよび幅寸法の真下かつその内部に配置されるという事実を指す。
【００４６】
本明細書で用いられているように、用語「ａ」は、少なくとも１つを意味する。
【００４７】
本明細書で用いられているように、用語「複数」は、１超を意味する。
【００４８】
本発明は、ノーングッド箔上焼成キャパシタの供給材料を用いて、プリント配線板［ＰＷＢ］を含むデバイスを形成する方法に関する。本明細書で説明する方法はプリント配線板を作製するが、このプリント配線板では、単一の大きなノーングッドキャパシタから形成された複数の単一化キャパシタが、ＰＷＢのビルドアップ層に組み込まれる（換言すれば、配置されるかまたは位置する）。これらの方法は、前もって試験されて良好であると判定された大きな箔上焼成キャパシタの第１および第２の電極を複数の電極に分割して、複数のノーングッド単一化キャパシタを形成するようにする。単一化キャパシタは、一般的には積層によって、プリント配線板のビルドアップ層に装着される。ＰＷＢを形成するためにノーングッドキャパシタだけが用いられるので、ノーングッドＰＷＢだけが作製される。したがって、本発明は、良好なＰＷＢの歩留まりの向上をもたらす。
【００４９】
特に、大きな箔上焼成キャパシタは、箔レベルにおいて「ノーングッド」キャパシタと判定される。これらから形成された複数の単一化キャパシタは、次のようなサイズおよびピッチである。すなわち、（１）全ての単一化キャパシタが、ＩＣの真下かつその寸法内に配置され、（２）マイクロプロセッサなどのＩＣの各アクティブな（すなわち、機能している）電力およびグランド端子が、それ自体の単一化キャパシタの電力およびグランド電極に直接接続可能であるようなサイズおよびピッチである。キャパシタおよびＰＷＢ回路はまた、埋め込みプロセスにおける追加的なポイントで試験してもよい。積極的に試験することによって、箔上焼成キャパシタのノーングッド品質と同様に、それから作製される単一化キャパシタのノーングッド品質も確立される。したがって、単一化キャパシタが埋め込まれるＰＷＢもまた、ノーングッドと確認される。したがって、ＰＷＢへの埋め込みの前にキャパシタを試験することによって、ノーングッドプリント配線板だけへのＩＣおよびコンポーネントの実装が促進され、これによって、最終製品の製造歩留まりが改善される。
【００５０】
埋め込み単一化キャパシタを形成するための２つの一般的な方法
結局、本発明の基礎となるメカニズムは、ＩＣの各アクティブな電力およびグランド端子が、それ自体の単一化キャパシタの電力およびグランド電極に、ビアを用いて直接接続可能であるようなサイズおよびピッチの単一化キャパシタの形成である。インピーダンスを最小限にするために、全ての単一化キャパシタは、ＩＣの真下かつその寸法内に配置される。ノーングッド品質であり、かつこのように配置されるために十分に小さなサイズおよびファインピッチを有する単一化キャパシタの作製は、これまで、キャパシタをＰＷＢに配置する現在および従来の技術を超えていた。したがって、本明細書で説明する方法は、かかる技術から生じる予測可能な結果ではない。
【００５１】
単一化キャパシタの小さなサイズおよびファインピッチによって、ＩＣにある電力およびグランド端子と同じ数のこれらのキャパシタをビルドアップ層に組み込むことが促進され、それによって、各ＩＣ電力およびグランド端子を、異なるかつ一意の単一化キャパシタの電力およびグランド電極に直接接続することが可能になる。各単一化キャパシタのノーングッド品質は、ＩＣ端子への静電容量の供給が信頼できることを保証する。ＰＷＢのビルドアップ層に多数のキャパシタを配置することは、キャパシタからＩＣまでの距離を最小限にすることによって、インピーダンスを低減する。あるサイズおよびピッチであり、かつある歩留まり要件を有する多数のノーングッド単一化キャパシタを作製すること（これは、ＩＣのアクティブ端子の数に対応する）に依拠して、本明細書で説明する方法は、インピーダンスを最小限にしかつ製品歩留まりを改善する、これまでは実行されていない方法で、キャパシタをＰＷＢに組み込んでＰＷＢを形成する。
【００５２】
ＰＷＢに埋め込まれる単一化キャパシタが取り出される元となる箔上焼成キャパシタは、金属箔上に形成される高誘電率（「高Ｋ」）を有するセラミック誘電体を含む様々な材料、および金属電極の薄膜技術によって作製される。
【００５３】
以下は、複数の単一化キャパシタを形成して埋め込む一方法である。第１に、大きな箔上焼成キャパシタが試験され、良好なキャパシタが、「ノーングッド」として指定される。また、ノーングッドキャパシタを識別することによって、不良箔上焼成キャパシタが識別される。この識別は、不良箔上焼成キャパシタを備えたＩＣおよび任意のＳＭＴコンポーネントを伴う最終アセンブリをＰＷＢのために除去することを考慮している。
【００５４】
ここで、追加金属が、箔のキャパシタ側の全体に加えられて、金属箔／誘電体／金属サンドイッチ構造を作製する。大きな箔上焼成キャパシタにおける第１の電極を形成する箔が、ここで、エッチングによってパターニングされ、これによって、各第１の電極から複数の第１の電極が作製される。次に、パターニングされた箔は、積層によって、プリント配線板のビルドアップ層に装着される。次に、箔上焼成キャパシタの第２の電極を含む箔が、エッチングによってパターニングされ、箔内に含まれる各第２の電極から複数の第２の電極を形成する。大きな箔上焼成キャパシタにおける第１および第２の電極のパターニングによって、複数の単一化キャパシタが形成される。エッチングは、単一化キャパシタの位置決めに関してパターニングするための非常に正確なプロセスであり、一辺が７５ミクロンまたはそれ未満などの非常に小さなサイズのキャパシタ電極を生み出すことができ、各単一化キャパシタは、７５ミクロンまたはそれ未満で分離される。今度は、この小さなサイズ、ファインピッチおよび正確な電極パターニングによって、各単一化キャパシタの電力およびグランド電極と、ＩＣの個別の電力およびグランド端子との間の正確で一意なファインピッチ接続が促進される。
【００５５】
サンドブラスティング、レーザアブレーションなどの他の技術、または他の方法を用いて、箔上焼成ノーングッドキャパシタの電極をパターニングし、単一化キャパシタを形成してもよい。
【００５６】
複数の単一化キャパシタを形成して埋め込むための別の方法には、大きな箔上焼成キャパシタを含む箔をダイシングすることが含まれる。前述の方法におけるように、大きな箔上焼成キャパシタが試験され、良好なキャパシタが、「ノーングッド」として指定され、追加金属が、箔のキャパシタ側に加えられ、かつ大きな箔上焼成キャパシタの第１の電極を形成する箔が、エッチングによってパターニングされて、各第１の電極から複数の第１の電極を形成する。次に、（パターニングされた第１の電極を備えた）大きな箔上焼成キャパシタを含む箔が、ダイシング、すなわち切断されてコンポーネントを形成する。不良の大きなキャパシタを含むコンポーネントは、ノーングッドコンポーネントだけを残して廃棄される。
【００５７】
コンポーネントは、大きなノーングッドキャパシタの1つまたはアレイを含み、各キャパシタは、第１の電極をパターニングしてある。このポイントで、全てのコンポーネントは、今やノーングッドである。なぜなら、それらは、大きなノーングッド箔上焼成キャパシタから得られるからである。ノーングッドコンポーネントは、ピック・アンド・プレース技術によって、ＰＷＢのビルドアップ層の特定の位置に配置し、パターニングされた電極側の積層によって、ビルドアップ層に装着してもよい。コンポーネントが、極めて大きいので（例えば１．５ｃｍ×１．５ｃｍ）、ピック・アンド・プレース技術は、コンポーネントを容易に取り扱うことができ、配置精度は非常に高い。
【００５８】
次に、箔上焼成キャパシタの第２の電極を含む箔が、エッチングによってパターニングされ、箔内に含まれる各第２の電極から複数の第２の電極を形成する。複数の単一化キャパシタを形成するのは、第１および第２の電極のパターニングである。
【００５９】
ダイシング方法は、ある利点を有する。ノーングッドコンポーネントへのダイシングは、次の場合に特に有用である。すなわち、８インチ×８インチ［２０ｃｍ×２０ｃｍ］基板などの大きなプリント配線板が、例えば、わずか１つまたは少数のＩＣを有し、複数の埋め込まれる高静電容量のキャパシタを１つまたは少数の特定の位置で必要とする場合に特に有用である。
【００６０】
別の利点は、不良キャパシタを含むダイシングされたコンポーネントが、ビルドアップ層に配置される前に廃棄され得ることである。したがって、ノーングッドコンポーネントだけが、ビルドアップ層に配置され、続いてＩＣ端子に接続される単一化キャパシタの全ての電極は、ノーングッドキャパシタから得られる。
【００６１】
さらに、試験によって、箔上焼成キャパシタ用の「ノーングッド」品質だけでなく、その静電容量許容誤差またはオプションとして他の電気特性、すなわちその品質の基準が判定される。これは、各ダイシングされたコンポーネントの静電容量許容誤差が周知であることを意味する。したがって、ダイシング方法によって、ダイシングされたコンポーネントをビルドアップ層に配置する前に、ダイシングされたコンポーネントを、静電容量許容誤差に従って、例えば目標値から５％、１０％または２０％として分類することが可能になる。これによって、ある許容誤差を有するこれらのダイシングされたコンポーネントを、ビルドアップ層の特定の位置に端的に配置することが可能になり、それによって、特定の位置に対し、または特定の用途のために静電容量が調整される。
【００６２】
ＰＷＢのビルドアップ層への単一化キャパシタの組み込み
以下は、多数のアクティブな電力およびグランド端子を備えたＩＣの必要性に合うようにファインピッチを備えてサイズが小さな単一化キャパシタを正確に配置することを容易にする方法を用いて、大きなノーングッド薄膜箔上焼成キャパシタから得られた複数の単一化キャパシタをＰＷＢのビルドアップ層に組み込む説明である。
【００６３】
図３Ａは、プリント配線板のビルドアップ層に単一化キャパシタを埋め込む第１段階の側面図である。図３Ａでは、金属箔２１０が設けられている。箔２１０は、箔上焼成キャパシタの第１の電極になる。箔２１０は、業界において一般に利用可能なタイプであってもよい。例えば、箔２１０は、銅もしくはその合金、銅−インバール−銅、インバール、ニッケル、ニッケル被覆銅、または薄膜誘電体の焼成温度を超える融点を有する他の金属であってもよい。好ましい箔には、主に銅またはニッケルを含む箔が含まれる。箔２１０の厚さは、例えば、１〜１００ミクロン、好ましくは３〜７５ミクロン、最も好ましくは１２〜３６ミクロンの範囲であってもよい。適切な銅箔の例は、Ｏａｋ−Ｍｉｔｓｕｉから入手可能なＰＬＳＰグレード１オンス（３６ミクロン厚）の銅箔である。適切なニッケル箔の例は、Ａｌｌｆｏｉｌｓから入手可能なＮｉｃｋｅｌ  ｆｏｉｌ２０１である。
【００６４】
図３Ｂにおいて、キャパシタ誘電体材料が、箔２１０上に堆積されて、キャパシタ誘電体層２２０を形成する。キャパシタ誘電体材料は、例えば、適度な高誘電率材料の化学溶液で箔を被覆することによって堆積してもよい。誘電材料をドープして、信頼性および他の望ましい特性を達成してもよい。米国特許出願第１１／１５７８９４号明細書および米国特許出願公開第２００６−０２８７１８８−Ａ１号明細書は、ここで参照により本明細書に援用される。誘電体を堆積する他の方法には、スパッタリングもしくは化学蒸着またはこれらの組み合わせが含まれる。
【００６５】
次に、キャパシタ誘電体層２２０が焼成される。焼成温度は、下にある金属箔の融点および所望の微細構造展開に依存する。焼成温度の範囲は、ちょうどその上では誘電体が結晶し始める温度と、下にある金属箔の融解温度のちょうど下の温度との間とすることができる。例えば、誘電体は、５００〜７００℃の温度範囲での焼成中に結晶する。さらなる加熱は、誘電体の密度を高め、粒成長を促進する。銅用の適切な上限焼成温度は、約１０５０℃であり、ニッケルについて、それは、１４００℃にすることができるが、これは、それぞれの融点に依存する。したがって、焼成温度の範囲は、たいがい７００℃〜１４００℃であるが、しかし上記のパラメータに依存して、これらの限度外に広がってもよい。
【００６６】
焼成は、金属箔を酸化から保護するために、酸素が十分に少ない保護または還元性雰囲気の下で行われる。特定の雰囲気は、温度および下にある金属箔に依存し、かつ出版物“Ｆ．Ｄ．Ｒｉｃｈａｒｄｓｏｎ  ａｎｄ  Ｊ．Ｈ．Ｅ．Ｊｅｆｆｅｓ，Ｊ．Ｉｒｏｎ  Ｓｔｅｅｌ  Ｉｎｓｔ．，１６０，２６１（１９４８）に開示されているように温度計算またはダイアグラムの関数として、酸化物形成の標準自由エネルギから熱力学的に得ることができる。例えば、下にある金属箔として銅を用いると、７００℃、９００℃および１０５０℃における焼成は、酸化から銅を保護するために、それぞれ約４×１０-11、３．７×１０-8および１．６×１０-6未満の酸素分圧（ＰＯ2）雰囲気を必要とすることになろう。
【００６７】
図３Ｃにおいて、第２の電極２３０が、焼成誘電体層２２０上に形成され、例えばスパッタリングまたは他の方法によって箔上焼成（すなわち、大きな）キャパシタを形成する。典型的には、スパッタリングされた第２の電極は、それが設計される対象であるＩＣとほぼ同じサイズであり、例えば、一辺が１．０〜３ｃｍ、厚さが１ミクロン未満であり、その冶金は銅であるが、しかし任意の金属を用いてもよい。
【００６８】
大きな単一キャパシタのサイズが、それが埋め込まれるＰＷＢのサイズに近い場合には、第２の電極層２３０の面積は、一般に、プリント配線板の面積よりわずかに小さくされる。これによって、不正確な誘電体堆積またはスパッタリングによる、箔、誘電体層と電極層との間のどんな位置ずれも対処される。例えば、プリント配線板が２０ｍｍ×２０ｍｍである場合には、第２の電極層２３０は、１９ｍｍ×１９ｍｍなど、わずかに小さくてもよい。
【００６９】
図３Ｄは、図３Ｃの断面図で示した大きな箔上焼成キャパシタの平面図である。箔２１０（誘電体で１００％覆われているため、箔は示されていない）上の誘電体層２２０上に第２の電極２３０をそれぞれが有する２０の大きなキャパシタが示されている。キャパシタサイズ、プリント配線板寸法、および基板当たりのキャパシタ位置に依存して、任意の数の大きなキャパシタを、様々なパターンで箔２１０上に形成できるが、これは、当該技術分野の通常のスキルである。
【００７０】
図３Ｅを参照すると、この段階において、大きな箔上焼成キャパシタは、静電容量用のＬＣＲメータで試験することができる。試験によって、大きなノーングッドキャパシタの位置が識別される。例えば、各箔が碁盤目状の下位区分に分割され、各下位区分が一意のアドレスを有し、それによって、各大きなキャパシタの位置を一意に識別してもよい。試験済みの大きなキャパシタが短絡しているか、そうでなくても欠陥がある場合には、その位置が知られているので、ＩＣおよび任意のＳＭＴ部品を備えた最終アセンブリは除去可能である。箔上の大きなキャパシタの歩留まりが低い場合には、大きな箔上焼成キャパシタを含む箔は、廃棄することができる。これは、最終製品の高歩留まりを考慮している。
【００７１】
図３Ｆにおいて、追加金属が、大きな箔上焼成キャパシタおよび第２の電極２３０を含む箔の側に加えられて、金属層２４０を形成する。これは、シード金属層（一般的には銅）をスパッタリングし、次に、追加の銅で所望の厚さにめっきすることによって達成してもよい。また、追加金属を加えて層２４０を形成する他の方法を実行してもよい。金属層２４０は、構造に追加強度を提供して、続く処理に対処するように設計される。層２４０の厚さは、１５〜３５ミクロンまたは４〜１０ミクロンまたは４〜３０ミクロンとすることができる。明確にするために、図は、引き続き第２の電極２３０を示しているが、実際には、第２の電極２３０は、ここで、層２４０に組み込まれている。
【００７２】
ここで、フォトレジストが、箔２１０施される。また、キャリアフィルムを層２４０に施してもよい。キャリアフィルムは、箔に追加強度を提供し、続く取り扱いおよび処理から層２４０を保護し、またエッチングレジストとして働く。箔２１０に施されたフォトレジストは、撮像および現像され、エッチングされた箔２１０および残りのフォトレジストは、除去される。層２４０は、キャリアフィルムによって保護され、エッチングされないままである。
【００７３】
図３Ｇは、図３Ｆのエッチングされた物品における一セクションの拡大部分を示すが、ここでは、ノーングッドキャパシタの１つの大きな電極２３０だけが示されている。エッチングによって、箔２１０をパターニングし、多数の単一化キャパシタの多数のグランド（第１の）電極として機能する共通の第１の電極２１１を作製する。エッチングによって、また、第２の（上部）電極および上部信号パッドへのビア接続用に、第１の電極２１１にアンチパッド（またはホール）２４５を作製する。各大きなノーングッドキャパシタは、元の第２の電極２３０のフットプリント（または面積）内および第１の電極２１１内において、ＩＣごとに必要な数のアンチパッド２４５を有する。第１の電極２１１は、第２の電極２３０よりわずかに大きくしてもよいが、しかしノーングッドキャパシタ電極の共通面積は、第２の電極２３０によって画定される。
【００７４】
図３Ｈは、図３Ｇのパターニングされた箔２１０の底部側の平面図を示す。ここに示されているのは、ノーングッドキャパシタの第２の電極２３０の元フットプリント内および第１の電極２１１内に作製された６つのアンチパッド２４５である。第２の電極２３０の寸法内および大きなノーングッドキャパシタの電極２１１内に機構２４５を作製することによって、ノーングッド単一化キャパシタを結果として得られることが保証される。ここで、電極２１１は、共通電極であり、３つの単一化キャパシタ用の３つのグランド電極として機能するが、また、個別（分離された）グランド電極を作製してもよい。
【００７５】
図４Ａは、アンチパッド２４５を備えた第１の共通グランド電極２１１が、プリント配線板のビルドアップ層２５２に積層されて構造３００を形成することを断面図で示す。構造３００にはコア積層板２５０が含まれ、このコア積層板２５０には、スルーホールビア２６２、２６３および２６４、ならびにコア積層板２５０の両側における少なくとも１つのビルドアップ層２５２および２５４が含まれる。典型的には、銅箔２６０がまたビルドアップ層２５４に積層され、対称性を提供することによって構造のバランスをよりよく保つ。箔２６０は、キャパシタを含まない箔であっても、含むように意図されていない箔であってもよい。前に層２４０に施された可能性があるどんなキャリアフィルムも削除される。明確にするために、構造３００は、ノーングッドキャパシタの第２の電極２３０の位置を層２４０内で示し、層２４０の後続のパターニングが、第２の電極２３０のフットプリント内に存在する機構をどのように形成するかを観察できるようにする。完成したプリント回路基板のサイズは、第１の電極２１１の面積よりわずかにかまたは著しく大きくてもよい。
【００７６】
ビルドアップ層は、積層コアの周りに対称的または非対称的に配置してもよい。任意の数のビルドアップ層を施してもよく、キャパシタを含む任意の数の箔をビルドアップ層に組み込んでもよい。ビルドアップ層は、誘電体膜として積層するか、液体としてスピンコートもしくはカーテンコートするか、または金属層（例えば銅箔）に被覆された樹脂として、もしくは強化プリプレグ、例えばＢステージ樹脂として施してもよい。
【００７７】
適切な積層条件は、水銀柱２８インチまで排気した真空室内、１８５℃、２０８ｐｓｉｇ、１時間であってもよい。シリコーンゴムプレスパッドおよび滑らかなＰＴＦＥ充填ガラス剥離シートを、箔２４０および２６０と接触させて、ビルドアップ層からのエポキシが積層プレートを共に接着してしまうのを防いでもよい。結果として得られる構造３００は、一側が箔２４０によって、他側が箔２６０によってカプセル化される。
【００７８】
積層後、フォトレジストが、第２の電極２３０を含む箔２４０と、箔２６０とに施される。フォトレジストは撮像および現像され、金属箔はエッチングされる。標準プリント配線板処理条件を用いてフォトレジストを除去し、図４Ｂの物品３２５を形成する。エッチングによって、箔２４０をパターニングし、複数の円形トレンチ２７１を箔に形成する。エッチングによって、また、多数の単一化キャパシタの多数の電力電極として機能する共通の第２の電極２７０を形成する。エッチングによって、また、信号接続用の銅パッド２７２、および底部電極へのビア接続用のパッド２７４を作製する。機構２７０、２７１、２７２および２７４は、大きなノーングッド箔上焼成キャパシタにおける元の第２の電極２３０のフットプリント内にあり、それによって、全ての単一化キャパシタが、大きなノーングッドキャパシタから形成されることを保証する。エッチングで箔２４０をパターニングすることによって、複数の単一化キャパシタの形成が完成する。
【００７９】
図４Ｃは、図３Ｈに示すパターニングされた箔２１０の設計と一致する６つの円形トレンチを有する構造３２５の平面図を示す。ここに示す円形トレンチの数は例示的であり、ＩＣが、図示されているより多くの単一化キャパシタを必要とする場合には、箔２１０は、より多くのアンチパッドでパターニングしてもよく、かつ一致する数の円形トレンチを、箔２４０において、元の第２の電極２３０のフットプリント内に形成してもよい。ここで、電極２７０は、３つの単一化キャパシタ用の３つの電力電極として機能する共通電極である。しかしながら、個別（分離された）電力電極を、箔２４０からパターニングしてもよい。
【００８０】
図４Ｄは、図４Ｂにおける物品３２５の拡大図であるが、この場合には、上部だけが示されている。マイクロビア２８０および２８５が、電極２７０およびパッド２７４をそれぞれ通して形成され、かつめっきされて、上部電極２７０および底部電極２１１をそれぞれ積層コアのスルーホールビア２６４および２６２に相互接続する。マイクロビア２９０もまた、電極２７０および２１１から分離されたパッド２７２を通して形成され、かつめっきされて、信号パッド２７２を積層コアのスルーホールビア２６３に相互接続する。ここで示すような設計は、支持されない誘電体層２２０を有せず、構造的理由で好まれるが、しかし他の設計を用いてもよい。マイクロビア２８０、２８５および２９０は、レーザドリリング、フォトリソグラフィ、または深さを制御されたメカニカルドリリングによって形成することができる。マイクロビアホール壁の最初の金属化は、表面に堆積された触媒、例えばパラジウムによって活性化できる金属シード層、例えば無電解銅を堆積するによって達成される。追加ビルドアップ層は、単一化キャパシタをＰＷＢ内により深く組み込むために施してもよく、最後に、外側回路もまた、例えばニッケルおよび金でめっきして、ＰＷＢを完成してもよい。
【００８１】
図３および４に示すステップのシーケンスは、不変ではなく、調整してもよい。例えば、マイクロビア２８０、２８５および２９０は、箔２４０をパターニングする前に形成してもよい。
【００８２】
ノーングッドコンポーネントを形成するダイシング
図５Ａ−５Ｇは、大きなノーングッドキャパシタから得られる複数の薄膜単一化キャパシタを、プリント配線板のビルドアップ層に組み込む代替方法を示す。本質的には、この方法は、箔上焼成キャパシタを含む箔を、１つまたは複数の大きなキャパシタを含むコンポーネントにダイシングし、大きなノーングッド箔上焼成キャパシタだけを、ＰＷＢのビルドアップ層に装着する。次に、第２の電極が、エッチングによって複数の電極にパターニングされ、それによって、複数の単一化キャパシタを形成する。
【００８３】
図５Ａは、図３Ｇの物品であるが、銅箔上に形成された誘電体層５２０上の金属層５４０内に箔上焼成の３つの第２の電極５３０を備えた物品を示す。箔はパターニングされて、第１の電極５１１およびアンチパッド５４５を形成した。
【００８４】
図５Ａの構造をダイシングすることによって、図５Ｂの側面図および図５Ｃの平面図に示されるような個別のダイシングされたコンポーネント５００が作製される。図５Ｂは、ダイシングして、１つの大きな箔上焼成キャパシタを備えたコンポーネント５００を形成することを示すが、しかし代替方法は、２つ以上のキャパシタを含むコンポーネントに箔をダイシングしてもよい。この代替方法は、２つ以上のＩＣがＰＷＢに装着されることになり、かつ各大きなキャパシタが１つのＩＣにサービスする場合には、有用である。ダイシングは、典型的にはダイヤモンドソーを用いて行われるが、しかし任意の適切な装置または方法を用いてもよい。
【００８５】
ダイシング後に、試験で不良とされたキャパシタを含むコンポーネントが、識別されて廃棄される。大きなノーングッドキャパシタを含むコンポーネントは、それらの前もって試験された静電容量データに従って、それぞれのキャパシタ許容誤差に分類してもよい。
【００８６】
図５Ｃは、第１の電極５１１に形成された６つのアンチパッド５４５だけを示すが、しかしＩＣキャパシタの必要性に依存して、任意の数のこれらの機構を、第１の電極５１１内および元の第２の電極５３０（図５Ａ）のフットプリント内に形成してもよい。図５Ｂおよび５Ｃは、３つのダイシングされたコンポーネントだけを示すが、しかし大きな箔上焼成キャパシタを含む箔構造は、箔における箔上焼成キャパシタの数、およびコンポーネント当たりの望ましいキャパシタの数に依存して、任意の数にコンポーネントにダイシングしてもよい。
【００８７】
図５Ｄは、ＰＷＢのビルドアップ層５５２に組み込まれたノーングッドコンポーネント５００（図５Ｃ）を示す。これは、所望の位置へのピック・アンド・プレース技術と、次にコンポーネントを、そのパターニングされた第１の電極側からビルドアップ層へと積層して構造６００を作製することと、によって行われる。積層は、前述のように行われる。プリント配線板構造６００には、スルーホールビア５６２、５６３および５６４を含むコア積層板５５０と、コア積層板５５０の両側における少なくとも１つのビルドアップ層５５２および５５４と、が含まれる。
【００８８】
典型的には、また、銅箔５６０が、ビルドアップ層５５４に積層され、対称性を提供することによって、構造のバランスをよりよく保つ。前に層５４０に施された可能性があるキャリアフィルムもまた除去される。図５Ｄは、５５２に配置された、かつプリント配線板に組み込まれた１つの単一化キャパシタだけを示すが、任意の数のコンポーネントが、回路設計の必要性およびプリント配線板のサイズに依存して、プリント配線板のビルドアップ層５５２上の任意の特定に位置に配置可能である。
【００８９】
積層後、フォトレジストが箔５４０および５６０に施される。フォトレジストは、撮像および現像され、金属箔はエッチングされる。フォトレジストは、図５Ｅの物品７００を形成するために、標準プリント配線板処理条件を用いて除去される。エッチングによって、箔をパターニングし、底部電極への接続のための複数の円形トレンチ５７１、上部共通（第２の）電極５７０、銅の信号パッド５７２および銅パッド５７４を形成する。機構５７０、５７１、５７２および５７４は、ノーングッドコンポーネントにおける元の第２の電極５３０（図５Ｄ）のフットプリント内にあって、ノーングッドコンポーネントから得られた全ての単一化キャパシタが良好であることを保証する。箔５４０（図５Ｄ）のパターニングによって、複数の単一化キャパシタの形成が完了する。図５Ｆは、６つの円形トレンチを有する構造７００の平面図を示すが、この数は、図５Ｃに示すパターニングされた箔の設計と一致する。しかしながら、ＩＣがより多くの単一化キャパシタを必要とする場合には、箔は、元の第２の電極５３０のフットプリント内において、より多くのアンチパッドおよび円形トレンチでパターニングしてもよい。図示のように、電極５７０は、３つの単一化キャパシタ用の３つの電力電極として機能する共通電極であるが、個別（分離された）電力電極を作製してもよい。
【００９０】
図５Ｇは、図５Ｅの上部の拡大図を示す。マイクロビア５８０および５８５が、形成されめっきされて、上部および底部電極を、それぞれ、積層コアの適切なスルーホールビア５６４および５６２に相互接続する。また、マイクロビア５９０が、形成されめっきされて、信号パッド５７２を、積層コアの適切なスルーホール５６３に相互接続する。前述の例におけるように、この設計では、支持されていない誘電体は存在しない。マイクロビア５８０、５８５および５９０は、レーザドリリング、フォトリソグラフィ、または深さを制御されたメカニカルドリリングによって形成することができる。マイクロビアホール壁の最初の金属化は、金属シード層、例えば無電解銅を堆積するによって達成される。シード層堆積物は、表面に堆積された触媒によって活性化してもよく、例えば一実施形態において、パラジウムを用いてもよい。今度は物品を完成するために、外側回路もまた、例えばニッケルおよび金でめっきしてもよい。前述のように、マイクロビア５８０、５８５および５９０を形成するプロセスは、箔５４０のパターニングに先行してもよい。
【００９１】
図４Ｄおよび５Ｇのプリント回路基板は、フリップチップＩＣのバンプ、およびプリント配線マザーボードに接続してもよい。図６は、フリップチップＩＣに接続された薄膜キャパシタがビルドアップ層に埋め込まれたプリント回路基板の断面図を示す。図４Ｄおよび５Ｇのプリント回路基板は、ＰＷＢの外側金属面を保護し、バンプ６９４の接続面積を画定するために、有機カバーコート６９７で仕上げられた。プリント配線板は、ＩＣとほぼ同じサイズであり、それによって、全ての単一化キャパシタをＩＣの寸法内に有する。ＩＣの信号端子は、コアと相互接続された分離パッドに接続される。半導体の電力端子は、単一化キャパシタの電極に直接接続され、フリップチップＩＣのグランド端子は、もう一方の電極に直接接続される。ＰＷＢへの、フリップチップＩＣ６９６のバンプ６９４の接続は、一般に、高温はんだ付けステップで達成される。次に、ＰＷＢは、より低い温度のはんだ付けステップにおいて、はんだ接合部６９９を介してプリント配線マザーボード６９８に接続される。
【００９２】
コアレス変形
さらに、これらの方法には、図３、４および５に示すステップの変形が含まれる、この変形は、コア構造をもたらさない。特に、ビルドアップ層としても知られている１つまたは複数の外層に薄膜キャパシタを含む構造は、外層が順次的に周りに加えられるコアとして構成する必要はない。より正確に言えば、それは、「コアレス」構造として形成してもよく、この構造は、同時にまたは共同で、並行して個別層を回路化するによって作製することができる。換言すれば、コアレス構造は、単一の積層ステップにおいて個別層を多層構造に積層することによってか、または順次ステップにおいて、前の層の上に一ビルドアップ層を配置することによって形成してもよい。
【００９３】
並行して構築される「コアレス」構造のかかる一例は、（松下から利用可能な）Ａｎｙ  Ｌａｙｅｒ  Ｉｎｔｅｒｓｔｉｔｉａｌ  Ｖｉａ  Ｈｏｌｅ（ＡＬＩＶＨ）プロセスである。ＡＬＩＶＨプロセスはまた、薄膜平面キャパシタを組み込んでもよい。並行して構築される「コアレス」構造の他の例には、Ｎｅｏ  Ｍａｎｈａｔｔａｎ  Ｂｕｍｐ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  （ＮＭＢＩ）（株式会社ノース）およびｐａｔｔｅｒｎｅｄ  ｐｒｅｐｒｅｇ  ｌａｙ−ｕｐ  ｐｒｏｃｅｓｓ  （ＰＡＬＡＰ）（株式会社デンソー）が含まれる。順次的に構築されるコアレス構造の例には、（株式会社東芝から利用可能な）Ｂ2ｉｔ（登録商標）およびＦＶＳＳプロセス「ｆｒｅｅ  ｖｉａ  ｓｔａｃｋｅｄ−ｕｐ  ｓｔｒｕｃｔｕｒｅ」（イビデン株式会社）が含まれ、同様の方法で平面キャパシタを組み込むことができる。
【００９４】
「コアレス構造」の利点は、全ての層におけるマイクロビアの存在である。これにより、スタガード配置されかつ積み重ねられたマイクロビアの組み合わせを用いることによる可能な最短の経路によって、異なる層の２つのポイント間の配線（すなわち相互接続部）が可能になる。対照的に、コア構造は、コアにおいて金属層を接続するめっきスルーホール（ＰＴＨ）を有する。ＰＴＨは、マイクロビアより大きな直径を有し、所与の相互接続用にマイクロビアより多くのスペースを必要とする。したがって、それらは、マイクロビアの高配線密度を達成することができない。さらに、例えば４つの金属層を有するコア構造において、金属層１と２との間の接続部は、２つの接続される層だけでなく、４つの全ての層を通してＰＴＨをあけることを必要とし、これは、接続されない層の面積を無駄にする。さらに、層３および４への不必要な金属接続部、いわゆる「ビアスタブ」は、望ましくない寄生電気効果を生じる。
【００９５】
薄膜キャパシタを備えたプリント配線板が、半導体デバイスより面積が大きい場合には、抵抗器などの追加的な受動コンポーネントをプリント配線板の表面に加えて、埋め込みキャパシタによって与えられない機能を提供してもよい。
【実施例】
【００９６】
実施例１
表１は、図７のビルドアップ半導体プリント配線板パッケージ構造における異なる位置に配置された５つのキャパシタ用の（ミクロン単位の）ビア長さに応じた、観察されたビアインダクタンスデータを示す。ビア長さは、各キャパシタとＩＣ端子との間の接続距離であり、ミクロンで測定される。合計ビアインダクタンスは、ピコヘンリー［ｐＨ］で測定される。インダクタンスデータは、ＰＷＢにおける５つの異なる位置に配置された２ｍｍ平方のキャパシタを有する試験媒体についての回路測定から得られた。
【００９７】
【表１】
2010530644.tif 000003
【００９８】
図７における構造は、コア層および両側ビルドアップ層を有し、一般に２／４／２構成と呼ばれる。これは、キャパシタの位置をはっきりと示すために、（マイクロビア、バンプ等なしに）不完全に示されている。５つのキャパシタのそれぞれの位置は、ケース１〜５と指定されている。ケース１では、キャパシタは、半導体デバイスに最も接近して、上部の２つのビルドアップ層間に配置される。ケース２では、キャパシタは、コア積層板の上部に配置される。ケース３では、キャパシタは、コアＢＴ積層板の内側１００ｕｍに配置される。ケース４では、キャパシタは、コア積層板の中央に配置される。ケース５では、キャパシタは、底部ビルドアップ層における構造の底部に配置される。全てのケースにおいて、マイクロビアの直径は、１００μｍで、それらの間の間隔は、３００μｍだった。
【００９９】
これらのインダクタンス値および長さを用いて、シミュレーションを実施し、インピーダンス低減とダイからのキャパシタ距離との間の関係を示した。シミュレーションは、５つのケースに対して、ダイの真下に配置された４つの２ｍｍ平方のキャパシタに基づいた。シミュレーションに用いられたキャパシタ特性は、５．３１ｐＦ（ピコファラッド）に等しい静電容量、８．５９ミリオームに等しい等価直列抵抗、および２７．１１ｐＨ（ピコヘンリー）に等しいキャパシタの等価直列インダクタンスであった。
【０１００】
図８は、これらのシミュレーション用のインピーダンス対周波数データをプロットし、キャパシタ配置に起因するキャパシタの共振周波数を示す。見て分かるように、ケース１の共振周波数は、１０9ヘルツ（１ＧＨｚ）の周波数に近い。他のケースの共振周波数は、実質的にこの周波数より低い。
【０１０１】
図９は、各ケースに用のＭＨｚ単位での共振周波数対ＩＣからの距離のプロットであり、ＩＣに近いキャパシタ配置からもたらされる共振周波数の増加を示す。共振周波数が高ければ高いほど、キャパシタは、ＩＣに電荷を供給する際により効果的である。
【０１０２】
インダクタンスの増加によって、キャパシタから半導体ＩＣデバイスへの電圧応答が遅くされることは周知である。インダクタンスを低下させ、それによって、キャパシタからのより迅速な電圧応答を可能にするために、キャパシタと半導体との間の距離を短縮することが示されている。
【０１０３】
半導体へのキャパシタの距離を短縮することはまた、キャパシタの共振周波数を上昇させ、それによって、より高い周波数におけるより低いインピーダンスをもたらす。これは、より高い動作周波数におけるより低い雑音に帰着する。
【０１０４】
上記の例は、半導体デバイスに近いプリント配線板のビルドアップ層内に高静電容量薄膜キャパシタを配置するための、本明細書で説明する方法の価値を示す。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
2010530644.tif 000010
【図３Ｆ】
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【図３Ｇ−３Ｈ】
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【図４Ａ】
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【図４Ｂ】
2010530644.tif 000014
【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
2010530644.tif 000018
【図５Ｃ】
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【図５Ｄ】
2010530644.tif 000020
【図５Ｅ】
2010530644.tif 000021
【図５Ｆ】
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【図５Ｇ】
2010530644.tif 000023
【図６】
2010530644.tif 000024
【図７】
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【図８】
2010530644.tif 000026
【図９】
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【国際調査報告】
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