(57)【要約】  トレンチＭＯＳＦＥＴは、ゲートトレンチに隣接する窪んだフィールドプレート（ＲＦＰ）トレンチを包含する。ＲＦＰトレンチは、ＲＦＰトレンチの壁に沿った誘電体層によってダイから絶縁されたＲＦＰ電極を包含する。ゲートトレンチは底に厚い酸化物層を有し、ゲートトレンチおよびＲＦＰのトレンチは同じ処理ステップで好ましくは形成され、実質的に同じ深さである。ＭＯＳＦＥＴが、第３の四分円で（ソース／ボディ−ドレイン接合部が順方向にバイアスされて）に動作するとき、ＲＦＰ電極およびゲート電極の組合わされた効果は、少数キャリア拡散電流および逆回復電荷を著しく減少させる。ＲＦＰ電極はまた窪んだフィールドプレートとして機能し、ＭＯＳＦＥＴのソース／ボディ−ドレイン接合が逆バイアスされるとチャネル領域の電界を減じる。
2010505270.tif 000002
【特許請求の範囲】
【請求項１】
半導体ダイに形成されるＭＯＳＦＥＴであって、
ダイの表面から延在するゲートトレンチを含み、ゲートトレンチはゲート電極を含み、ゲート電極は第１の誘電体層によってダイから分離され、第１の誘電体層は、ゲートトレンチの底に第１の部分を含み、ゲートトレンチの側壁に第２の部分を含み、第１の部分は第２の部分より厚く、さらに
ダイの表面から延在する第１の窪んだフィールドプレート（ＲＦＰ）トレンチを含み、第１のＲＦＰトレンチは第１のＲＦＰ電極を包含し、第１のＲＦＰ電極は第２の誘電体層によってダイから分離され、さらに
ダイの表面から延在する第２のＲＦＰトレンチを含み、第２のＲＦＰ電極は第２のＲＦＰ電極を包含し、第２のＲＦＰトレンチは第３の誘電体層によってダイから分離され、ゲートトレンチは第１および第２のＲＦＰトレンチの間に位置し、
ゲートトレンチと第１のＲＦＰトレンチとの間のダイのメサと、
メサにおけるダイの表面およびゲートトレンチの側壁に隣接した第１の導電型のソース領域と、
ゲートトレンチの側壁およびソース領域に隣接した第１の導電型とは反対の第２の導電型のボディ領域と、
ボディ領域に隣接した第１の導電型のドレイン−ドリフト領域とを含み、
第１および第２のＲＦＰ電極のそれぞれの底は、ゲート電極の底よりも深いレベルまでダイの表面の下に位置し、第１および第２のＲＦＰトレンチの各々の深さはゲートトレンチの深さと実質的に等しい、ＭＯＳＦＥＴ。
【請求項２】
第１および第２のＲＦＰトレンチの各々の深さはゲートトレンチの深さの＋／−１０％以内である、請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
第１および第２のＲＦＰトレンチの各々の深さはゲートトレンチの深さの＋／−５％以内である、請求項１に記載のＭＯＳＦＥＴ。
【請求項４】
第１および第２のＲＦＰ電極はソース領域に電気的に接続される、請求項１に記載のＭＯＳＦＥＴ。
【請求項５】
ダイの表面に重なるソースコンタクト層を含み、ソースコンタクト層は導電材料を含んで第１および第２のＲＦＰ電極およびソース領域に接している、請求項４に記載のＭＯＳＦＥＴ。
【請求項６】
ゲートトレンチは第１および第２のＲＦＰトレンチから等距離である、請求項１に記載のＭＯＳＦＥＴ。
【請求項７】
第１のＲＦＰトレンチとゲートトレンチとの間のエリアのドレイン−ドリフト領域のドーピング濃度は、ゲートトレンチの下のエリアのドレイン−ドリフト領域のドーピング濃度未満である、請求項１に記載のＭＯＳＦＥＴ。
【請求項８】
第１および第２のＲＦＰ電極は第１の導電型のドーパントでドープされたポリシリコンを含む、請求項１に記載のＭＯＳＦＥＴ。
【請求項９】
第１および第２のＲＦＰ電極は第２の導電型のドーパントでドープされたポリシリコンを含む、請求項１に記載のＭＯＳＦＥＴ。
【請求項１０】
ソースコンタクト層はタングステンプラグを含み、タングステンプラグはＲＦＰ電極に
接している、請求項１に記載のＭＯＳＦＥＴ。
【請求項１１】
ダイの表面から延在する第２の導電型の電圧固定領域をさらに含み、電圧固定領域の深さはボディ領域の底とＲＦＰトレンチの底との間のレベルである、請求項１に記載のＭＯＳＦＥＴ。
【請求項１２】
半導体ダイに形成されるＭＯＳＦＥＴであって、
ダイの表面から延在するゲートトレンチを含み、ゲートトレンチはゲート電極を含み、ゲート電極は第１の誘電体層によってダイから分離され、第１の誘電体層はゲートトレンチの底に第１の部分を含み、ゲートトレンチの側壁に第２の部分を含み、第１の部分は第２の部分より厚く、さらに
ダイの表面から延在する窪んだフィールドプレート（ＲＦＰ）トレンチを含み、ＲＦＰトレンチはＲＦＰ電極を包含し、ＲＦＰ電極は第２の誘電体層によってダイから分離され、ＲＦＰ電極の底はゲート電極の底よりもより深いレベルでダイの表面の下に位置し、ＲＦＰ電極はゲート電極から電気的に分離され、さらに
ゲートトレンチとＲＦＰトレンチとの間のダイのメサと、
メサにおけるダイの表面に隣接した第１の導電型のソース領域とを含み、ソース領域はＲＦＰトレンチの側壁とゲートトレンチの側壁と間のメサにわたって延在し、さらに
メサにおいて第１の導電型とは反対の第２の導電型のボディ領域を含み、ボディ領域はソース領域に隣接してＲＦＰトレンチの側壁とゲートトレンチの側壁との間のメサにわたって延在し、さらに
ボディ領域に隣接した第１の導電型のドレイン−ドリフト領域を含む、ＭＯＳＦＥＴ。
【請求項１３】
ボディ領域はＲＦＰトレンチの側壁に隣接するボディコンタクト領域を含み、ボディコンタクト領域は第２の導電型のドーパントでドープされており、ボディ領域の残りの部分のドーピング濃度よりもドーピング濃度が高く、ＭＯＳＦＥＴはさらにソースコンタクト層を含み、ソースコンタクト層は導電材料を含み、ＲＦＰ電極の上面はダイの表面よりも下のレベルまで窪み、その結果ソースコンタクト層はソース領域およびボディコンタクト領域に接している、請求項１２に記載のＭＯＳＦＥＴ。
【請求項１４】
ソースコンタクト層はタングステンプラグを含み、タングステンプラグはボディコンタクト領域に接している、請求項１３に記載のＭＯＳＦＥＴ。
【請求項１５】
ボディコンタクト領域はボディ領域の残りの部分の底よりもより深いレベルまでダイの表面の下に延在する、請求項１３に記載のＭＯＳＦＥＴ。
【請求項１６】
ＲＦＰトレンチの深さはゲートトレンチの深さに実質的に等しい、請求項１２に記載のＭＯＳＦＥＴ。
【請求項１７】
ダイの表面から延在する第２のＲＦＰトレンチを含み、第２のＲＦＰトレンチは第２のＲＦＰ電極を包含し、第２のＲＦＰ電極は第３の誘電体層によってダイから分離され、第２のＲＦＰ電極の底はゲート電極の底よりもより深いレベルでダイの表面の下に位置し、
ゲートトレンチと第２のＲＦＰトレンチとの間のダイの第２のメサと、
第２のメサにおけるダイの表面に隣接した第１の導電型の第２のソース領域とを含み、第２のソース領域は第２のＲＦＰトレンチの側壁とゲートトレンチの第２の側壁と間の第２のメサにわたって延在し、さらに
メサにおいて第２の導電型の第２のボディ領域を含み、第２のボディ領域は第２のソース領域に隣接してＲＦＰトレンチの側壁とゲートトレンチの第２の側壁との間の第２のメサにわたって延在する、請求項１２に記載のＭＯＳＦＥＴ。
【請求項１８】
ＲＦＰトレンチおよび第２のＲＦＰトレンチの各々の深さはゲートトレンチの深さに実質的に等しい、請求項１７に記載のＭＯＳＦＥＴ。
【請求項１９】
半導体ダイに形成されるＭＯＳＦＥＴであって、
ダイの表面から延在するゲートトレンチを含み、ゲートトレンチはゲート電極を含み、ゲート電極は第１の誘電体層によってダイから分離され、第１の誘電体層はゲートトレンチの底に第１の部分を含み、ゲートトレンチの側壁に第２の部分を含み、第１の部分は第２の部分より厚く、さらに
ダイの表面から延在する第１の窪んだフィールドプレート（ＲＦＰ）トレンチを含み、第１のＲＦＰトレンチは第１のＲＦＰ電極を包含し、第１のＲＦＰ電極は第２の誘電体層によってダイから分離され、さらに
ダイの表面から延在する第２のＲＦＰトレンチを含み、第２のＲＦＰトレンチは第２のＲＦＰ電極を包含し、第２のＲＦＰ電極は第３の誘電体層によってダイから分離され、ゲートトレンチは第１および第２のＲＦＰトレンチの間に位置し、さらに
ゲートトレンチと第１のＲＦＰトレンチとの間のダイのメサと、
メサにおけるダイの表面およびゲートトレンチの側壁に隣接した第１の導電型のソース領域と、
ゲートトレンチの側壁およびソース領域に隣接した第１の導電型とは反対の第２の導電型のボディ領域と、
ボディ領域に隣接した第１の導電型のドレイン−ドリフト領域とを含み、
第１および第２のＲＦＰ電極のそれぞれの底はゲート電極の底よりもより深いレベルでダイの表面の下に位置し、第１および第２のＲＦＰトレンチの各々の深さはゲートトレンチの深さの５０％より多く８０％未満の範囲である、ＭＯＳＦＥＴ。
【請求項２０】
ＭＯＳＦＥＴを製造する方法であって、
半導体ダイを与えるステップと、
ゲートトレンチおよび窪んだフィールドプレート（ＲＦＰ）トレンチを形成するためにダイをエッチングするステップとを含み、ゲートトレンチおよびＲＦＰトレンチはダイの表面から延在して実質的に等しい深さであり、さらに
ゲートトレンチの底に絶縁層を形成するステップと、
絶縁層の上のゲートトレンチの側壁にゲート誘電体層を形成するステップと、
ＲＦＰトレンチの壁に沿って第２の誘電体層を形成するステップと、
ゲート電極を形成するためにゲートトレンチに導電材料を導入するステップと、
ＲＦＰ電極を形成するためにＲＦＰトレンチに導電材料を導入するステップと、
ボディ領域を形成するためにゲートトレンチの側壁に隣接するメサにおいて第１の導電型のドーパントを注入するステップと、
ソース領域を形成するためにダイの表面に隣接するメサにおいて第１の導電型とは反対の第２の導電型のドーパントを注入するステップと、
ソース領域に接するダイの表面にソースコンタクト層を堆積させるステップとを含み、ソースコンタクト層は導電材料を含む、方法。
【請求項２１】
ソースコンタクト層がゲート電極に接しないようにゲート電極の上に第３の誘電体層を形成するステップを含む、請求項２０に記載の方法。
【請求項２２】
ソースコンタクト層を堆積させるステップはソースコンタクト層がＲＦＰ電極に接することを引起す、請求項２１に記載の方法。
【請求項２３】
ボディ領域およびＲＦＰトレンチの側壁に隣接するボディコンタクト領域を形成するために第１の導電型のドーパントを注入するステップを含み、方法はさらに、ソースコンタクト層を堆積させるステップが、ソースコンタクト層がボディコンタクト領域に接するこ
とを引起すように、ＲＦＰ電極をＲＦＰトレンチにエッチングするステップを含む、請求項２２に記載の方法。
【請求項２４】
ダイの表面にマスク層を形成するステップと、
３つの開口部を形成するためにマスク層をパターニングするステップとを含み、第１の開口部はＲＦＰトレンチが形成されるべき場所に位置し、第２の開口部はゲートトレンチが位置するべき場所に位置し、第３の開口部は第２のＲＦＰトレンチが位置するべき場所に位置し、第２の開口部は第１および第３の開口部の間に位置してこれらから等距離であり、さらに
ダイをエッチングするステップは、ＲＦＰトレンチ、ゲートトレンチおよび第２のＲＦＰトレンチを形成するために、それぞれ第１、第２および第３の開口部を通ってダイをエッチングするステップを含み、ゲートトレンチはＲＦＰおよび第２のＲＦＰトレンチの間に位置してこれらから等距離である、請求項２０に記載の方法。
【請求項２５】
ダイをエッチングするステップは、ゲートトレンチおよびＲＦＰトレンチのそれぞれの深さが＋／−１０％以内の許容誤差を有するようにする、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
この出願は、２００６年９月２７日に出願された仮出願番号第６０／８４７，５５１号の優先権を主張し、これは引用によってその全体が本願明細書に援用される。
【背景技術】
【０００２】
発明の背景
パワーＭＯＳＦＥＴは、多くの電子用途でスイッチ素子として広く用いられている。電導電力損を最小限にするために、パワーＭＯＳＦＥＴが低い特性オン抵抗（low specific
on-resistance）を有することが望ましい。それは、ＭＯＳＦＥＴのオン抵抗（Ｒｏｎ）にＭＯＳＦＥＴの活性なダイ領域（Ａ）を乗じた積（Ｒｏｎ*Ａ）として規定される。図１のＭＯＳＦＥＴ１０の概略的断面図に示されたようなトレンチ型ＭＯＳＦＥＴは、その高い充填密度、すなわち単位面積あたりのセル数に起因して、低い特性オン抵抗を与える。セル密度が増加するにつれて、ゲート−ソースキャパシタンス（Ｃｇｓ）、ゲート−ドレインキャパシタンス（Ｃｇｄ）、およびドレイン−ソースキャパシタンス（Ｃｄｓ）などの関連付けられたキャパシタンスも増加する。モバイル製品に用いられる同期バック（synchronous buck）ｄｃ−ｄｃコンバータなどの多くのスイッチング用途において、１ＭＨｚに近いスイッチング周波数で動作するために１２〜３０Ｖの範囲の破壊電圧を備えたＭＯＳＦＥＴが必要とされる。したがって、これらのキャパシタンスによって引起されるスイッチングまたは動的な電力損を最小限にすることが望ましい。これらのキャパシタンスの大きさは、ゲート電荷（Ｑｇ）、ゲート−ドレイン電荷（Ｑｇｄ）および出力電荷（Ｑｏｓｓ）に正比例する。さらに、これらの装置が第３のクアドラント（quadrant）において動作するとき、すなわちドレイン−ボディ接合部が順方向にバイアスされる場合、少数キャリア注入の結果として電荷が格納され、この蓄積電荷が装置のスイッチング速度の遅延を引起す。したがって、ＭＯＳＦＥＴスイッチの逆回復電荷（Ｑｒｒ）が低いことが重要である。
【０００３】
図２に示されるように、サップ（Ｓａｐｐ）に対する米国特許番号第６，７１０，４０３号は、Ｒｏｎ、ＣｇｓおよびＣｇｄのレベルを低下させるために、活性なトレンチ２４の両側にポリシリコンで充填された２つのより深いトレンチ２２を備えたデュアルトレンチのパワーＭＯＳＦＥＴを提案する。しかしながら、ＭＯＳＦＥＴ２０は逆回復電荷Ｑｒｒを低下させず、２つの異なる深さを有するトレンチの製造を必要とする。さらに、ＭＯＳＦＥＴ２０では、深いトレンチおよび浅いトレンチは自己整合されておらず、それはメサ幅において、そのため破壊電圧においても変動を引起す。
【０００４】
ＣＰＵ電圧調整器モジュール（ＶＲＭ）などの新しい用途に迫られてスイッチング速度要件が１ＭＨｚ以上にまで増加しているので、パワーＭＯＳＦＥＴはますます十分な効率性能および電力損で動作することができなくなっている。したがって、パワーＭＯＳトランジスタが低い特性オン抵抗（Ｒｏｎ*Ａ）を有することに加えて、低いゲート電荷ＱｇおよびＱｇｄ、低い出力電荷Ｑｏｓｓ、および低い逆回復電荷Ｑｒｒを有することに対して明瞭な需要がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
発明の概略
この発明によるＭＯＳＦＥＴは半導体ダイに形成され、自己整合されたゲートトレンチおよび窪んだフィールドプレート（ＲＦＰ）トレンチを含み、両方のトレンチはダイの表
面から延在してその間にメサを形成する。ゲートトレンチは、ゲートトレンチの底で厚いセクションを有する第１の誘電体層によってダイから分離されたゲート電極を含み、ＲＦＰトレンチと実質的に同じ深さまで延在する。ＲＦＰトレンチは、第２の誘電体層によってダイから分離されるＲＦＰ電極を包含している。ＭＯＳＦＥＴはさらに、ＭＯＳＦＥＴのいくつかのエリアでＲＦＰ電極トレンチに隣接し、ダイの表面およびゲートトレンチの側壁に隣接した第１の導電型のソース領域と、ゲートトレンチの側壁およびソース領域に隣接した第１の導電型とは反対の第２の導電型のボディ領域とを含む。ＭＯＳＦＥＴのいくつかのエリアでは、ｐ＋ボディコンタクト領域はＰボディに横方向に隣接して配置されることができる。ＲＦＰ電極は独立してバイアスされてもよく、またはソース電位でバイアスされてもよい。１つの実施例においては、ゲートトレンチおよびＲＦＰトレンチのそれぞれの深さは実質的に同じである。
【０００６】
この発明はさらに、ＭＯＳＦＥＴを製造する方法を含む。この方法は、半導体ダイを与えるステップと、ゲートトレンチおよび窪んだフィールドプレート（ＲＦＰ）トレンチを形成するためにダイをエッチングするステップとを含み、ゲートトレンチおよびＲＦＰトレンチはダイの表面から延在して実質的に等しい深さであり、さらに、ゲートトレンチの底に絶縁層を形成するステップと、絶縁層の上にゲートトレンチの側壁にゲート誘電体層を形成するステップと、ＲＦＰトレンチの壁に沿って第２の誘電体層を形成するステップと、ゲート電極を形成するためにゲートトレンチに導電材料を導入するステップと、ＲＦＰ電極を形成するためにＲＦＰトレンチに導電材料を導入するステップと、メサにおいてゲートトレンチの側壁に隣接してボディ領域を形成するために第１の導電型とは反対の第２の導電型のドーパントを注入するステップと、メサにおいてダイの表面に隣接してソース領域を形成するために第１の導電型のドーパントを注入するステップと、ソース領域に接するダイの表面にソースコンタクト層を堆積させるステップとを含む。
【図面の簡単な説明】
【０００７】
【図１】従来のトレンチ型ＭＯＳＦＥＴの断面図である。
【図２】公知のデュアルトレンチＭＯＳＦＥＴの断面図である。
【図３Ａ】窪んだフィールドプレート（ＲＦＰ）電極が独立してバイアスされた、この発明による窪んだフィールドプレート（ＲＦＰ）を有するＭＯＳＦＥＴの断面図である。
【図３Ｂ】ＲＦＰ電極がソースと同じ電位でバイアスされた、この発明による窪んだフィールドプレート（ＲＦＰ）を有するＭＯＳＦＥＴの断面図である。
【図４Ａ】図３Ａに示されるＭＯＳＦＥＴの上面図である。
【図４Ｂ】図４Ａの断面４Ｂ−４Ｂで得られた、図３Ａに示されるＭＯＳＦＥＴの断面図である。
【図５Ａ】ＲＦＰ電極がソース領域に接している、代替実施例の断面図である。
【図５Ｂ】図４Ａの断面４Ｂ−４Ｂに対応する断面で得られた、図５ＡのＭＯＳＦＥＴの断面図である。
【図６Ａ】図３Ａに示されるＭＯＳＦＥＴを製造するプロセスを示す図である。
【図６Ｂ】図３Ａに示されるＭＯＳＦＥＴを製造するプロセスを示す図である。
【図６Ｃ】図３Ａに示されるＭＯＳＦＥＴを製造するプロセスを示す図である。
【図６Ｄ】図３Ａに示されるＭＯＳＦＥＴを製造するプロセスを示す図である。
【図６Ｅ】図３Ａに示されるＭＯＳＦＥＴを製造するプロセスを示す図である。
【図６Ｆ】図３Ａに示されるＭＯＳＦＥＴを製造するプロセスを示す図である。
【図６Ｇ】図３Ａに示されるＭＯＳＦＥＴを製造するプロセスを示す図である。
【図６Ｈ】図３Ａに示されるＭＯＳＦＥＴを製造するプロセスを示す図である。
【図７Ａ】図６Ａ−６Ｈに示されるプロセスの部分の代替バージョンを示す図である。
【図７Ｂ】図６Ａ−６Ｈに示されるプロセスの部分の代替バージョンを示す図である。
【図８Ａ】ゲートトレンチの上の絶縁層がソース領域の部分と重なり、ソースコンタクト層がＲＦＰ電極と接触する、この発明によるＭＯＳＦＥＴの断面図である。
【図８Ｂ】ゲートトレンチの上の絶縁層がソース領域の部分と重なり、ソースコンタクト層がＲＦＰ電極と接触する、この発明によるＭＯＳＦＥＴの断面図である。
【図９】ボディコンタクト領域がソース領域に隣接して横方向に形成される、図８Ａおよび図８ＢのＭＯＳＦＥＴに類似のＭＯＳＦＥＴの断面図である。
【図１０】ボディコンタクト領域がソース領域よりも下のレベルまで延在する、図９のＭＯＳＦＥＴに類似のＭＯＳＦＥＴの断面図である。
【図１１】ＲＦＰ電極が窪み、ボディコンタクト領域がボディ領域に隣接して横方向に形成される、この発明によるＭＯＳＦＥＴの断面図である。
【図１２】ボディコンタクト領域がボディ領域よりも下のレベルまで延在する、図１１のＭＯＳＦＥＴに類似のＭＯＳＦＥＴの断面図である。
【図１３】金属プラグがＲＦＰトレンチの上部に形成される、図１２のＭＯＳＦＥＴに類似のＭＯＳＦＥＴの断面図である。
【図１４Ａ】図１０に示されるＭＯＳＦＥＴを製造するプロセスを示す。
【図１４Ｂ】図１０に示されるＭＯＳＦＥＴを製造するプロセスを示す。
【図１４Ｃ】図１０に示されるＭＯＳＦＥＴを製造するプロセスを示す。
【図１４Ｄ】図１０に示されるＭＯＳＦＥＴを製造するプロセスを示す。
【図１４Ｅ】図１０に示されるＭＯＳＦＥＴを製造するプロセスを示す。
【図１４Ｆ】図１０に示されるＭＯＳＦＥＴを製造するプロセスを示す。
【図１４Ｇ】図１０に示されるＭＯＳＦＥＴを製造するプロセスを示す。
【図１４Ｈ】図１０に示されるＭＯＳＦＥＴを製造するプロセスを示す。
【図１５Ａ】図１４Ａ−図１４Ｈに示されるプロセスの変形例を示す。
【図１５Ｂ】図１４Ａ−図１４Ｈに示されるプロセスの変形例を示す。
【図１６Ａ】ＭＯＳＦＥＴの破壊電圧を制限するために深いｐ型領域を包含している、この発明によるＭＯＳＦＥＴの断面図である。
【図１６Ｂ】ＭＯＳＦＥＴの破壊電圧を制限するために深いｐ型領域を包含している、この発明によるＭＯＳＦＥＴの断面図である。
【図１７】ＲＦＰトレンチが底の厚い酸化物層を包含している、この発明によるＭＯＳＦＥＴの断面図である。
【図１８Ａ】ゲートトレンチおよび／またはＲＦＰトレンチに段付き酸化物層を包含しているＭＯＳＦＥＴの断面図である。
【図１８Ｂ】ゲートトレンチおよび／またはＲＦＰトレンチに段付き酸化物層を包含しているＭＯＳＦＥＴの断面図である。
【図１８Ｃ】ゲートトレンチおよび／またはＲＦＰトレンチに段付き酸化物層を包含しているＭＯＳＦＥＴの断面図である。
【図１９】ゲートトレンチがＲＦＰトレンチより深いＭＯＳＦＥＴの断面図である。
【図２０】この発明による疑似垂直のＭＯＳＦＥＴの断面図である。
【発明を実施するための形態】
【０００８】
発明の詳細な説明
この発明によるｎチャネルＭＯＳＦＥＴ３０の基本セルが図３Ａに示される。ＭＯＳＦＥＴ３０は、高ドープされたｎ＋基板３８上に成長するｎ型エピタキシャル層３６を含む半導体ダイに形成される。ＭＯＳＦＥＴ３０は、ｎ型エピタキシャル層３６において、ゲートトレンチ３４の両側に位置する窪んだフィールドプレート（ＲＦＰ）トレンチ３２Ａおよび３２Ｂを含む。図２に示されるＭＯＳＦＥＴ２０のトレンチと異なり、ゲートトレンチ３４の底の厚い酸化物は、ＲＦＰトレンチ３２Ａおよび３２Ｂと実質的に同じ深さまで延在する。さらに、ＲＦＰトレンチ３２Ａおよび３２Ｂならびにゲートトレンチ３４は好ましくは同じ処理ステップで形成され、したがって自己整合しており（すなわち、ＲＦ
Ｐトレンチ３２Ａおよび３２Ｂは、処理および整合の変動にかかわらず、ゲートトレンチ３４から等しく間隔を置かれる）、ＲＦＰトレンチ３２Ａおよび３２Ｂならびにゲートトレンチ３４は深さが等しいか、または実質的に等しい（たとえば、ＲＦＰトレンチ３２Ａおよび３２Ｂのそれぞれの深さはゲートトレンチ３２の深さの＋／−１０％内であり、または好ましくは＋／−５％以内である）。トレンチ間のメサはｎ＋ソース領域３７およびｐボディ領域３９を包含し、ｐボディ領域３９の下には、エピタキシャル層３６のｎ型ドレイン−ドリフト領域４１がある。ドレイン−ドリフト領域４１は、ＲＦＰトレンチ３２Ａおよび３２Ｂとゲートトレンチ３４との間に領域４１Ａを含む。ドレイン−ドリフト領域４１およびｎ＋基板３８は、ともにＭＯＳＦＥＴ３０のドレイン４３を形成する。
【０００９】
図２に示される先行技術のＭＯＳＦＥＴ２０では、ボディ−ドレイン接合部が逆バイアスされると電界強度が減じられ、したがって、主としてゲートトレンチ２４より下のドリフト領域における２つの深いトレンチ２２間の空乏領域の広がりに起因して、破壊電圧が増大する。ＭＯＳＦＥＴ３０では、同じ条件下で電界がさらに減じられる。なぜならば、ゲートトレンチ３４の厚い酸化物とＲＦＰトレンチ３２Ａおよび３２Ｂとの間に位置するドレイン−ドリフト領域４１のうちより狭い領域４１Ａに最初は空乏層が限定されるからである。さらに、先行技術のＭＯＳＦＥＴ２０のトレンチ２２がゲートトレンチ２４より深いのでトレンチ２２の底の電界はより高く、これがトレンチ２２の酸化物層の厚さの下限となる。この制限は、ＭＯＳＦＥＴ２０のチャネルの電界を減じる際にトレンチ２２の効率を劣化させる。
【００１０】
図３Ａを再び参照すると、トレンチ３２Ａおよび３２Ｂの壁が二酸化ケイ素（ＳｉＯ2）などの絶縁材の層３３に内張りされ、トレンチ３２Ａおよび３２ＢはＲＦＰ電極３５を包含し、その各々は、ｎ型またはｐ型のドープしたポリシリコンなどの導電材料の層を含む。酸化物層３３は、ＭＯＳＦＥＴ３０の破壊電圧を超過する破壊電圧を有するのが好ましい。ゲートトレンチ３４は、ｐ−ボディ領域３９とエピタキシャル層３６のドレイン−ドリフト領域４１との間のｐｎ接合のレベルまで、絶縁材の層４０で満たされる。絶縁層４０上にはゲート電極４２がある。ゲート電極４２はｎ型ドープしたポリシリコンから作られ得、ゲート誘電体層４４によってエピタキシャル層３６から分離されている。チャンネル領域４５（鎖線によって表される）はゲート誘電体層４４に隣接するｐ−ボディ領域３９内にある。絶縁層４０の厚さは、ゲート電極４２およびドレイン−ドリフト領域４１の重なりを最小限にするように好ましくは設定される。重なるソースコンタクト層４６はｎ＋ソース領域３７に接し、ドレインコンタクト層３１はｎ＋基板３８に接する。コンタクト層４６および３１は典型的には金属でできているが、別の導電材料からも形成することができる。
【００１１】
ＲＦＰトレンチ３２Ａおよび３２ＢのＲＦＰ電極３５は、エピタキシャル層３６の表面３６Ａの下でゲート電極４２の底よりもさらに深いレベルまで延在する。ＲＦＰ電極３５は独立してバイアスされてもよく、または図３Ｂに示されるように、図面外でｎ＋ソース領域３７に接続されてもよい。
【００１２】
いくつかの実施例では、ＲＦＰトレンチ３２Ａおよび３２Ｂとゲートトレンチ３４との間の領域のドレイン−ドリフト領域４１のドーピング濃度（たとえば５×１０15から１．５×１０16ｃｍ-3）は、ゲートトレンチ３４より下の領域のドレイン−ドリフト領域４１のドーピング濃度（たとえば２×１０16から３×１０16ｃｍ-3）よりも低い。この構造は、ボディ領域３９とドレイン−ドリフト領域４１の間のＰＮ接合部が領域４１Ａの限定された空乏電荷に起因して逆バイアスされる場合、ＲＦＰトレンチ３２Ａおよび３２Ｂとゲートトレンチ３４との間のドレイン−ドリフト領域４１の領域の空乏の広がりを向上させる。これは、たとえば、エピタキシャル層３６が形成されている間にエピタキシャル層３６のドーピングを変えることによりさらに向上することができる。これはさらにチャネル
長がさらに短くなる結果ともなり、そのため、より低いＲｏｎ、より低いゲート−ソースキャパシタンス（ｃｇｓ）、およびより低いゲート−ドレインキャパシタンス（Ｃｇｄ）を与える。
【００１３】
図３Ａおよび図３Ｂに示される実施例には、ｎ＋ソース領域３７がゲートトレンチ３４とＲＦＰトレンチ３２Ａおよび３２Ｂとの間に延在する。代替的に、図４Ａの上面図および図４Ｂの断面図に示されるＭＯＳＦＥＴ５０はＭＯＳＦＥＴ３０に類似しているが、ｎ＋ソース領域３７は選択された領域においてｐ＋ボディコンタクト領域５２によって置換され、スナップバックまたは第２破壊特性を回避する。図４Ａでは、断面３Ａ−３Ａにおける図は図３Ａに示される断面図と同一であり、断面４Ｂ−４Ｂにおける図は図４Ｂに示される。
【００１４】
従来のＮ−チャネルＭＯＳＦＥＴが第３の四分円で動作するとき、そのドレインはそのソース−ボディ電極に対して負にバイアスされ、拡散電流は結果として少数キャリア注入および高いＱｒｒを生じる。ＭＯＳＦＥＴ３０および５０において、ｎ＋ソース領域３７がゲートトレンチ３４とＲＦＰトレンチ３２Ａおよび３２Ｂと間のメサにわたって全体に延在するので、ＲＦＰ電極３５は、従来の構造におけるゲート電極によって与えられるものに加えて、ドレインからソースまで多数キャリヤチャネル電流経路を与える。ＲＦＰ電極とゲート電極との組み合わされた効果は、結果として、従来の構造よりも少数キャリア拡散電流および逆回復電荷Ｑｒｒを著しく減じる。換言すれば、第３の四分円動作では、ＲＦＰ電極は、ゲート−ドレインキャパシタンス（Ｃｇｄ）およびゲート−ソースキャパシタンス（Ｃｇｓ）が追加されるペナルティーのない、追加的なゲートの役割をする。
【００１５】
ＲＦＰ電極３５はまた、窪んだフィールドプレートとして機能して、ＭＯＳＦＥＴ３０および５０が逆バイアスされる場合にはチャネル領域４５の電界を減じる。この効果は、パンチスルー破壊の懸念なくより短いチャネル長の使用を可能にし、これはまた、結果としてより低い特性オン抵抗（Ｒｏｎ*Ａ）およびより低いゲート電荷（Ｑｇ）を生じる。ＭＯＳＦＥＴ２０と異なり、ｐボディ領域３９よりも下のドリフト領域４１Ａは、厚いゲート底酸化物とＲＦＰ電極との間に限定され、したがって、より有効に空乏化される。したがって、同じ逆バイアスボディ−ドレイン接合条件についてより深い空乏層が結果として生じ、より短いチャネルを用いることができ、結果的により低オン抵抗となる。さらに、ゲート−ドレインキャパシタンス（Ｃｇｄ）は与えられたドレイン−ソース電圧Ｖｄｓにおいてより速く低下するので、より低いゲート−ドレイン電荷Ｑｇｄおよびより良いＲｏｎ−Ｑｇｄトレードオフが実現される。換言すれば、ＲＦＰ電極３５の効果と、ゲートトレンチ３４がｐボディ領域３９およびドレイン−ドリフト領域４１の間の接合部まで絶縁層４０で満たされていることとの効果が組合わさった効果として、ＭＯＳＦＥＴ３０および５０がオフ状態にある間にドレイン−ソース電圧Ｖｄｓが増加するので、トレンチ３２Ａ、３２Ｂと３４との間のドレイン−ドリフト領域３６のエリアのより高速の空乏化が助けられる。したがって、ゲート−ドレインキャパシタンス（Ｃｇｄ）が低く、Ｖｄｓの増加に伴うその低下率が速いために、結果としてゲート−ドレイン電荷（Ｑｇｄ）がより低くなる。さらに、ｐボディ領域３９のドーピングは、同じ破壊電圧またはパンチスルー電圧においてより低いしきい電圧を得るよう調整することができる。ｐボディ領域３９が完全に空乏化されるようにｐボディ領域３９のドーピングをさらに調整することができ、これは著しくゲート電荷Ｑｇを減じる。
【００１６】
図３Ａおよび図３Ｂに示されるＭＯＳＦＥＴ３０において、ＲＦＰ電極３５は絶縁層４８によってソースコンタクト層４６から分離される。代替的に、図５Ａおよび図５Ｂに示されるＭＯＳＦＥＴ６０には絶縁層４８はなく、ＲＦＰトレンチ６４Ａおよび６４ＢのＲＦＰ電極６２は上向きに延在してソースコンタクト層４６と電気的に接触する。図５Ａは図４Ａの断面３Ａ−３Ａに対応する断面で得られた図である。図５Ｂは図４Ａの断面４Ｂ
−４Ｂに対応する断面で得られた図である。
【００１７】
図３ＡのＭＯＳＦＥＴ３０を製造する例示的なプロセスは図６Ａ−図６Ｈに示される。図６Ａに示されるように、出発材料は、たとえば燐またはヒ素でドープされ得る、高ドープされたｎ＋基板３８である。ｎ型エピタキシャル層３６がｎ＋基板３８の上に成長する。薄い酸化物層７２がｎ型エピタキシャル層３６の上に成長し、窒化ケイ素層７４が酸化物層７２の上に堆積する。たとえば酸化物層７２は２００−３００Ａの厚さであり得、窒化ケイ素層７４は１０００Ａの厚さであり得る。
【００１８】
図６Ｂに示されるように、フォトレジストマスク（示されない）が用いられて開口部７６を伴って窒化ケイ素層７４および酸化物層７２がパターニングされる。
【００１９】
図６Ｃに示されるように、エピタキシャル層３６が開口部７６を通してエッチングされ、ＲＦＰトレンチ３２Ａおよび３２Ｂならびにゲートトレンチ３４を形成する。トレンチ３２Ａ、３２Ｂおよび３４が例示にすぎないことが理解される。典型的には多数のトレンチが形成される。たとえば３００Ａの厚さの薄い熱酸化物層（示されない）が、トレンチ３２Ａ、３２Ｂおよび３４の壁に成長し、次いでトレンチ３２Ａ、３２Ｂおよび３４が、ＬＴＯもしくはＴＥＯＳまたは高密度プラズマ（ＨＤＰ）酸化物などの堆積した二酸化ケイ素の層７８で満たされる。結果として生じる構造は図６Ｃに示される。
【００２０】
酸化物層７８は、ドライプラズマエッチングまたは化学機械研磨（ＣＭＰ）技術を用いて、窒化ケイ素層７４の上面と同じレベルか僅かに下回るレベルまでエッチバックされる。図６Ｄに示されるように、フォトレジストマスク層８０が堆積され、ＲＦＰトレンチ３２Ａおよび３２Ｂの上に開口部８２を形成するようパターニングされ、次いで、ＲＦＰトレンチ３２Ａおよび３２Ｂにおける酸化物層７８が、ウェットエッチングもしくはドライプラズマエッチングまたはウェットエッチングおよびドライエッチングの組合せによって、開口部８２を通って完全にまたは部分的にエッチングされて、図６Ｄに示される構造を生じる。
【００２１】
フォトレジストマスク層８０が取除かれ、ゲートトレンチに残った酸化物層７８の部分がウェットエッチングによって部分的にエッチングされる。その後、窒化ケイ素層７４を取除くためのエッチングと、酸化物層７２およびＲＦＰトレンチ３２Ａ、３２Ｂの壁に残った酸化物を取除くためのウェット酸化物エッチングが続いて行なわれる。結果として生じる構造は、図６Ｅに示される。
【００２２】
次いで、図６Ｆに示されるように、熱プロセスが行われてＲＦＰトレンチ３２Ａおよび３２Ｂの壁に酸化物層３３を形成し、酸化物層７８の残りの部分の上のゲートトレンチ３４の壁にゲート誘電体層４４が形成される（それはゲートトレンチ３４の底に絶縁層４０を形成する）。このプロセスはまた、エピタキシャル層３６の上面に酸化物層８０を形成する。これらの酸化物層は、たとえば２００Ａから１０００Ａの範囲の厚さを有することができる。次いでポリシリコン層８２が堆積され、次にたとえば燐などのｎ型ドーパントで注入することによりドープされ、続いてプラズマドライエッチングまたはＣＭＰ技術によって酸化物層８０の表面のレベルまで、またはその下のレベルまでエッチバックされる。いくつかのマスキングおよび注入ステップが実行され、ホウ素などのｐ型ドーパントを用いてｐボディ領域３９およびｐ＋ボディコンタクト領域５２が形成され、ヒ素もしくは燐などのｎ型ドーパントまたはその組合せを用いてｎ＋ソース領域３７が形成される。深いｐ層（示されない）もまた、このステップまたはこれより前のプロセスで注入されてもよい。
【００２３】
図６Ｇに示されるように、ポリシリコン層８２はエッチバックされ、酸化物層は堆積さ
れてその後ＲＦＰ電極３５を残してエッチングされ、ゲート電極４２は酸化物層８４によって覆われる。
【００２４】
ソースコンタクト層４６はフォトレジストマスク（示されない）によって堆積され、規定される。ｎ＋基板３８の裏側は薄くなってドレイン金属層３１が堆積され、結果として図３Ａおよび図６Ｈに示されるＭＯＳＦＥＴ３０を生じる。
【００２５】
代替的方法では、図６Ｄに示されたステップの後に、ＲＦＰトレンチ３２Ａおよび３２Ｂならびにゲートトレンチ３４に残った酸化物層７８の部分がエッチングされ、このステップは図７Ａおよび図７Ｂに示される。図７Ａに示されるように、酸化物層７２および窒化物層７４は依然適所にあり、酸化物層３３および４４は、ＲＦＰトレンチ３２Ａ／３２Ｂおよびゲートトレンチ３４の壁に熱によりそれぞれ成長する。ポリシリコン層８５が堆積し、ポリシリコン層８５の表面が窒化物層７４の表面と並ぶかまたはそれよりも下のレベルであるように、エッチングまたはＣＭＰにより部分的に取除かれる。結果として生じる構造は、図７Ａに示される。
【００２６】
ポリシリコン層８５は（たとえば約０．１μｍだけ）エッチングされ、酸化物層８７が堆積し、酸化物層８７の表面が窒化物層７４と並ぶかまたはそれよりも下のレベルであるようにエッチバックされる。窒化物層７４はエッチングにより取除かれ、任意に酸化物層７２が取除かれて犠牲酸化物層（示されない）が再成長してもよい。Ｐボディ領域３９およびｎ＋ソース領域３７が注入される。次いで、図７Ｂに示される構造を残して、ｎ＋ソース領域３７の上の領域から酸化物層８７が取除かれる。次いで、ソースコンタクト層（示されない）が酸化物層８７およびｎ＋ソース領域３７の上に堆積される。
【００２７】
上述のＭＯＳＦＥＴの多数の変形例がこの発明の範囲内にある。図８Ａに示されるＭＯＳＦＥＴ７０では、ゲート電極４２の上の絶縁層９２がエピタキシャル層３６の表面３６Ａの上に延在してｎ＋ソース領域３７を部分的に覆う一方で、ＲＦＰ電極３５は表面３６Ａの下に窪んだままである。ＲＦＰ電極３５がソース電位でバイアスされるように、ソースコンタクト層９４はＲＦＰ電極３５と接触する。図８Ｂは、図４Ａに示される断面４Ｂ−４Ｂと同様の断面で得られるＭＯＳＦＥＴ７０の別の図であり、ｎ＋ソース領域がｐ＋ボディコンタクト領域５２に置き換えられている。
【００２８】
図９に示されるＭＯＳＦＥＴ８０は、ｐ＋ボディコンタクト領域９６がエピタキシャル層３６の表面３６Ａにおいてｎ＋ソース領域９８に隣接して形成され、ソースコンタクト層９４を介してソース−ボディ短絡を与えることを除けば、ＭＯＳＦＥＴ７０に類似する。ＭＯＳＦＥＴ８０では、ソース−ボディ短絡を与えるために、図４Ａに示されるようにｐ＋ボディコンタクト領域５２でｎ＋ソース領域を中断することは必要ではない。図１０に示されるＭＯＳＦＥＴ９０は、ｐ＋ボディコンタクト領域９９がｎ＋ソース領域の底より下のレベルまで延在して、ソースコンタクト層９４との接触のためにＲＦＰトレンチ３２Ａおよび３２Ｂの壁に沿ってより大きな表面を与えることを除けば、ＭＯＳＦＥＴ８０に似ている。
【００２９】
図１１に示されるＭＯＳＦＥＴ１００では、ｐ＋ボディコンタクト領域１０４がｎ＋ソース領域３７よりも下でｐボディ領域１０６に隣接して形成される。ＲＦＰトレンチ１０２Ａおよび１０２Ｂでは、ＲＦＰ電極１１２および酸化物層１１０は、ソースコンタクト層１０８がｐ＋ボディコンタクト領域１０４に接触することを可能にするのに十分に窪み、それによってソース−ボディ短絡を与える。ゲートトレンチ３４では、絶縁層９２はエピタキシャル層３６の表面３６Ａの上に延在し、ｎ＋ソース領域３７を部分的に覆う。ＭＯＳＦＥＴ１００はセル密度をより高く、またそのために特性オン抵抗をよく低くすることができる。図１２に示されるＭＯＳＦＥＴ１１０は、ｐ＋ボディコンタクト領域１１４
がｐ−ボディ領域１０６の底よりも下のレベルまで延在することを除けば、ＭＯＳＦＥＴ１００に類似する。図１３に示されるＭＯＳＦＥＴ１２０は、ＲＦＰトレンチ１１８Ａおよび１１８Ｂがたとえばタングステンを含む金属プラグ１１６を包含し、これがソース領域３７およびｐ＋ボディコンタクト領域１１４の両方に接して、ソース領域３７とｐ＋ボディコンタクト領域１１４との間に極めて低抵抗の電導経路を与えることを除けば、ＭＯＳＦＥＴ１１０に類似している。
【００３０】
図１４Ａ−図１４Ｈは、図１０に示されるＭＯＳＦＥＴ９０を製造するプロセスを示す。このプロセスは、ｎ型エピタキシャル層３６がｎ＋基板３８の上に成長することから始まる。図１４Ａに示されるように、酸化物層１２０（たとえば０．５μｍの厚さ）およびフォトレジストトレンチマスク層１２２がエピタキシャル層３６の上面の上に堆積される。マスク層１２２はパターニングされて開口部を形成し、酸化物層１２０およびエピタキシャル層３６は開口部を通してエッチングされて、ＲＦＰトレンチ３２Ａおよび３２Ｂならびにゲートトレンチ３４を形成する。マスク層１２２および酸化物層１２０は取除かれ、犠牲酸化物層およびパッド酸化物層（示されない）が成長する。
【００３１】
図１４Ｂに示されるように、酸化物層１２４がトレンチ３２Ａ、３２Ｂおよび３４に堆積される。酸化物層１２４は好ましくは高密度プラズマ酸化物などの高品質な酸化物である。活性なマスク（示されない）が堆積され、ダイの活性な領域の上に開口部を伴ってパターニングされ、図１４Ｃに示されるように、酸化物層１２４がトレンチ３２Ａ、３２Ｂおよび３４へと下向きにエッチングされる。活性なマスクは、任意のフィールド終端酸化物（field termination oxide）（示されない）または酸化物層１２４がダイの終端領域でエッチングされるのを妨げる。
【００３２】
フォトレジスト底酸化物（photoresist bottom oxide）（ＢＯＸ）マスク層１２６が堆積され、ＲＦＰトレンチ３２Ａおよび３２Ｂの上に開口部を伴ってパターニングされ、酸化物層１２４はＲＦＰトレンチ３２Ａおよび３２Ｂから取除かれて、（絶縁層４０になる）酸化物層１２４の残りがゲートトレンチ３４の底に残される。結果として生じる構造は図１４Ｄに示される。
【００３３】
図に１４Ｅに示されるように、ＢＯＸマスク層１２６は取除かれ、酸化物層１２８が成長して、結果としてＲＦＰトレンチ３２Ａおよび３２Ｂの壁に酸化物層３３を形成し、絶縁層４０の上のゲートトレンチ３４の壁に酸化物層４４を形成する。ポリシリコン層１３０が（たとえば７０００Ａの厚さに）堆積され、マスク層（示されない）が堆積されてパターニングされ、ポリシリコン層１３０は、ＣＭＰおよび／またはドライエッチプロセスを用いてトレンチ３２Ａ、３２Ｂおよび３４にエッチバックされ、それによりゲートトレンチ３４にゲート電極４２を形成し、ＲＦＰトレンチ３２Ａおよび３２ＢにＲＦＰ電極３５を形成する。ｐ型ドーパントが注入されてｐボディ領域３９を形成する（たとえば５×１０12ｃｍ-2の量のホウ素および１００ｋｅＶのエネルギ）。たとえば迅速な熱アニール（ rapidthermal anneal）（ＲＴＡ）プロセスが１０２５°Ｃの温度で３０秒間実行されて、結果としてｐボディ領域３９について０．５μｍの接合部深さを生じ得る。
【００３４】
図１４Ｆに示されるように、フォトレジストソースマスク層１３２が堆積され、パターニングされて開口部を形成し、ｎ型ドーパントが注入されてゲートトレンチ３４に隣接したエピタキシャル層３６の表面でｎ＋ソース領域９８を形成する。たとえば２×１０15ｃｍ-2の量のヒ素が８０ｋｅＶのエネルギで注入されて、ｎ＋ソース領域９８に０．２μｍの接合部深さおよび０．２５−０．３μｍのチャネル長（Ｌ）を与えることができる。
【００３５】
ソースマスク層１３２が取除かれ、図１４Ｇに示されるように、レベル間誘電体（ＩＬＤ）層１３６、たとえば低温酸化物（ＬＴＯ）および燐化ホウケイ酸（borophosphosilic
ate）ガラス（ＢＰＳＧ）が０．５−１．５μｍの厚さに堆積する。次いでＩＬＤ層１３６の密度が高められ得る。
【００３６】
図１４Ｈに示されるように、コンタクトマスク層（示されない）が堆積され、ＲＦＰトレンチ３２Ａおよび３２Ｂの上に開口部を伴ってパターニングされて、ＩＬＤ層１３６およびＲＦＰ電極３５の部分がコンタクトマスク層の開口部を通してドライエッチングまたはウェットエッチングされる。リフロープロセスがＩＬＤ層１３６に実行されてもよい。ｐ型ドーパントが注入され、ｐ＋ボディコンタクト領域９９を形成する。たとえば、１×１０15ｃｍ-2から４×１０15ｃｍ-2の量のホウ素が２０−６０ｋｅＶのエネルギで注入され、ｐ＋ボディコンタクト領域９９に０．４μｍの接合部深さを生成する。次いで、ソースコンタクト層９４がＲＦＰ電極３５に接して堆積され、結果としてＭＯＳＦＥＴ９０を生じる。任意に、ソースコンタクト層９４が堆積される前に、ＲＦＰトレンチ３２Ａおよび３２Ｂの上部に、ＲＦＰ電極３５に接して、タングステンプラグが形成されてもよい。
【００３７】
プロセスの変形で、図１５Ａに示されるように、ポリシリコン層１３０がコンタクトマスク層の開口部を通してＲＦＰトレンチ３２Ａおよび３２Ｂに対して下向きにエッチングされ、ＲＦＰ電極１１２を形成する。次いで、ホウ素などのｐ型ドーパントが角度をつけて注入され、ｐ＋ボディコンタクト領域１１４を形成する。これはｎ＋ソース領域３７よりも下に位置し、ｐボディ領域１０６の底よりも深くエピタキシャル層３６に延在する。図１５Ｂに示されるように、ソースコンタクト層９４が堆積される前に、たとえばタングステンを含む金属プラグ１１６がＲＦＰトレンチ３２Ａおよび３２Ｂの上部に形成されてもよい。金属プラグ１１６の存在を除けば、ＭＯＳＦＥＴ１３０は、図１２に示されるＭＯＳＦＥＴ１１０に類似している。
【００３８】
多数の他の実施例がこの発明の広い範囲内で可能である。いくつかの実施例では、より深いｐ領域がＭＯＳＦＥＴの選択された領域に形成されて、ＲＦＰトレンチまたは装置における他の点の破壊電圧よりも低い、予め定められた値にその破壊電圧を固定する。図１６Ａに示されるように、ＭＯＳＦＥＴ１５０では、深いｐ＋領域１５２が、ＲＦＰトレンチ３２Ａおよび３２Ｂとトレンチゲート３４との間のエリアの外に位置する。図１６Ｂに示されるように、ＭＯＳＦＥＴ１６０では、深いｐ＋領域１６２が、ＲＦＰトレンチ３２Ａおよび３２Ｂの各々の両側に位置する。Ｐ＋領域１５２および１６２は、ｐボディ領域３９よりも深くエピタキシャル層３６に延在し、ＲＦＰトレンチ３２Ａおよび３２Ｂならびにトレンチゲート３４と同じくらい深くてもよい。図１６Ａおよび図１６Ｂは、ｎ＋ソース領域がない断面で得られる図であることに注意するべきである。
【００３９】
別の実施例では、ＲＦＰトレンチを内張りする絶縁層はトレンチの側面でよりもトレンチの底でより厚い。図１７に示されるように、ＭＯＳＦＥＴ１７０では、ＲＦＰトレンチ３２Ａおよび３２Ｂの壁を内張りする絶縁層１７２はトレンチの底に部分１７２Ｂを含み、この部分はトレンチの側壁に沿った部分１７２Ａよりも厚い。
【００４０】
他の実施例では、エピタキシャル層３６のＮエピタキシャルドレイン−ドリフト領域４１のドーピングは不均一である（図３Ａを参照）。たとえば、ドレイン−ドリフト領域４１のドーピングは不均一で、ドレイン−ドリフト領域４１の領域４１Ａにおけるドーピング濃度が領域４１Ａよりも下のドレイン−ドリフト領域４１の部分におけるドーピング濃度を下回るように、エピタキシャル層３６における深さが増大するにつれてドーピング濃度も増大する。
【００４１】
この新規な構造の他の変形例は、ゲートトレンチおよび／またはＲＦＰトレンチを内張りする段付き酸化物を含む。図１８Ａに示されるように、ＭＯＳＦＥＴ１８０では、ゲートトレンチ３４におけるゲート酸化膜層１８２は、ｐボディ領域３９に隣接しているトレ
ンチ３４の側壁に、厚さｄ1のより薄い部分１８２Ｂを含み、かつ厚さｄ2のより厚い部分１８２Ａをトレンチ３４の低い方の側壁および底に沿って含む。厚さｄ2はトレンチ３４の幅Ｗの半分未満であり、その結果、ゲート酸化膜層１８２は「鍵穴」形状を形成する。ＭＯＳＦＥＴ１８０では、より薄い部分１８２Ｂおよびより厚い部分１８２Ａがｐボディ領域３９とドレイン−ドリフト領域４１との間の接合部に隣接する位置で連結される。
【００４２】
同様に、図１８Ｂに示されるように、ＭＯＳＦＥＴ１９０では、ＲＦＰトレンチ３２Ａおよび３２Ｂの各々の酸化物層１９２は、トレンチ３２Ａおよび３２Ｂの上部側壁に厚さｄ3のより薄い部分１９２Ｂを含み、トレンチ３２Ａおよび３２Ｂの下部側壁および底に沿って厚さｄ4のより厚い部分１９２Ａを含む。厚さｄ4はトレンチ３２Ａおよび３２Ｂの幅Ｗの半分未満であり、その結果、酸化物層１９２は「鍵穴」形状を形成する。
【００４３】
図１８Ｃに示されるように、ＭＯＳＦＥＴ２００では、ゲートトレンチ３４は（上述のような）ゲート酸化膜層１８２を包含し、ＲＦＰトレンチ３２Ａおよび３２Ｂは（上述のような）酸化物層１９２を包含している。
【００４４】
図１９に示されるように、ＭＯＳＦＥＴ２１０では、ゲートトレンチ２１４はＲＦＰトレンチ２１２Ａおよび２１２Ｂよりも深く、ＲＦＰトレンチ２１２Ａおよび２１２Ｂでの電界を減じる一方、ゲート電極２１６はＲＦＰ電極２１５よりも浅い。たとえば、ゲートトレンチ２１４は、ゲートトレンチ２１６の底の絶縁層４０の厚さに起因して、エピタキシャル層３６においてＲＦＰトレンチ２１２Ａおよび２１２Ｂの底よりも深いレベルまで延在し、ＲＦＰ電極２１５はゲート電極２１６よりも深いレベルまで延在する。
【００４５】
この発明の原理は、垂直のＭＯＳＦＥＴと同様に疑似垂直のＭＯＳＦＥＴにも適用可能である。図２０は疑似垂直のＭＯＳＦＥＴ２２０の断面図である。ＭＯＳＦＥＴ２２０は、ゲートトレンチ２２４、ＲＦＰトレンチ２２２Ａおよび２２２Ｂ、ｎ＋ソース領域２２６、ならびにｐボディ領域２２８を含む。ｐ型基板２３６とｎエピタキシャル層２３４との間のインターフェースにおいてｎ埋込層２３０が形成される。Ｎ埋込層２３０は、ｎ＋シンカ領域２３２を介してｎエピタキシャル層２３４の上面から接触される。ＲＦＰトレンチ２２２Ａおよび２２２ＢのＲＦＰ電極２３５はソースコンタクト層２３８に接触される。ＭＯＳＦＥＴ２２０がオンにされると、電流が、ｎ＋ソース領域２２６からｐボディ領域２２８を通ってｎ埋込層２３０へ、そしてｎ＋シンカ領域２３２を介してｎエピタキシャル層２３４の表面にまで戻って流れる。
【００４６】
上述の実施例は例示にすぎず、限定するものではない。この発明の大原則に従う多くの付加的、代替的な実施例が、上記の説明から当業者にとって明らかになる。たとえば、この発明に従う装置は、「ストライプ」および「セル式」レイアウトを含むさまざまなレイアウトで製造され得る。上述の実施例は概してｎチャネルＭＯＳＦＥＴであったが、この発明の原理は、ｐチャネルＭＯＳＦＥＴにも等しく適用可能である。上述の実施例は基板上に成長されたエピタキシャル層を含むが、いくつかの実施例では、エピタキシャル層は省略されてもよい。上記の実施例のさまざまな組み合せを実現することができ、それらはこの開示の範囲内に含まれることにさらに注意されるべきである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
2010505270.tif 000035
【図１５Ａ】
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【図１５Ｂ】
2010505270.tif 000037
【図１６Ａ】
2010505270.tif 000038
【図１６Ｂ】
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【図１７】
2010505270.tif 000040
【図１８Ａ】
2010505270.tif 000041
【図１８Ｂ】
2010505270.tif 000042
【図１８Ｃ】
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【図１９】
2010505270.tif 000044
【図２０】
2010505270.tif 000045
【国際調査報告】
2010505270.tif 000046
2010505270.tif 000047