(57)【要約】  本発明は、交互に配置される誘電体層２と電極層３の積層体を少なくとも１つと、電気的に接続しない電磁遮蔽構造体４と含む基体１を有する電気的な積層素子に関する。【選択図】図２ａ
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【特許請求の範囲】
【請求項１】
交互に配置された誘電体層（２）と電極層（３）との積層体を少なくとも１つ有する基体（１）と、電気的に接続されていない遮蔽構造体（４）とを含む、電気的な積層素子。
【請求項２】
前記基体（１）は、側面方向に互いに並んで配置される複数の電極層（３）積層体を有する、請求項１に記載の電気的な積層素子。
【請求項３】
前記遮蔽構造体（４）は金属層である、請求項１または２に記載の電気的な積層素子。
【請求項４】
前記基体（１）は、少なくとも１つの抵抗構造体（５）を有する、請求項１から３のいずれか１項に記載の電気的な積層素子。
【請求項５】
前記抵抗構造体（５）は、前記基体（１）の表面に配置される、請求項４に記載の電気的な積層素子。
【請求項６】
前記抵抗構造体（６）には、保護層が設けられる、請求項５に記載の電気的な積層素子。
【請求項７】
前記抵抗構造体（５）は、前記基体（１）に組み込まれる、請求項６に記載の電気的な積層素子。
【請求項８】
前記遮蔽構造体（４）は、２つの抵抗構造体（５）間に配置される、請求項４から７のいずれか１項に記載の電気的な積層素子。
【請求項９】
前記抵抗構造体は、次の材料：ＲｂＯ２，Ｂｉ２Ｒｕ２Ｏ７，Ｃ，Ｔｉ２Ｎ，ＬａＢ６の中の少なくとも１つを含む、請求項４から８のいずれか１項に記載の電気的な積層素子。
【請求項１０】
前記遮蔽構造体（４）は、抵抗構造体（５）と電極層（３）との間に配置される、請求項１から９のいずれか１項に記載の電気的な積層素子。
【請求項１１】
前記遮蔽構造体（４）は、２つの電極層（３）間に配置される、請求項１から１０のいずれか１項に記載の電気的な積層素子。
【請求項１２】
前記基体（１）は、接地電極（８）を有する、請求項１から１１のいずれか１項に記載の電気的な積層素子。
【請求項１３】
交互に積層された誘電体層（２）と電極層（３）とによって形成された少なくとも１つの積層コンデンサを有する、請求項１から１２のいずれか１項に記載の電気的な積層素子。
【請求項１４】
交互に積層された誘電体層（２）と電極層（３）とによって形成された少なくとも１つの積層バリスタを有する、請求項１から１３のいずれか１項に記載の電気的な積層素子。
【請求項１５】
少なくとも１つのコンデンサが、誘電体層（２）と電極層（３）とによって形成された組で製造され、低域通過フィルタを形成するため前記抵抗と相互作用する、請求項４から１４のいずれか１項に記載の電気的な積層素子。
【発明の詳細な説明】
【技術分野】
【０００１】
電気的な積層素子、特に、電気的なフィルタ素子を開示する。
【背景技術】
【０００２】
特許文献１は、抵抗構造体を有する積層素子を開示する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】独国特許出願公開第１０２２４５６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
達成すべき課題の１つは、わずかな生産技術の適合と最小可能サイズとの組み合わせとで異なる電気的機能を有し得る電気素子を開示することである。
【０００５】
さらなる達成すべき課題は、最小可能サイズとの組み合わせで、素子に組み込まれた電子回路のスイッチング素子と比較して最大可能集積密度を有する電気素子を開示することである。
【課題を解決するための手段】
【０００６】
交互に配置された誘電体層と電極層とを含む積層体を有する基体を含む電気積層素子が開示される。さらに、これは、電気的に接続されていない遮蔽構造体を有する。好ましくは、この電磁遮蔽構造体は、全体が、すなわち、全ての面が、誘電材料で囲まれる。電磁遮蔽構造体は、外部にも内部にも電気的に接続されないため、特に効果的な遮蔽機能が実現され得る。遮蔽構造体には、金属あるいは金属含有層、特に、遮蔽電極、ないし、フローティング遮蔽電極が考えられる。
【０００７】
電磁遮蔽構造は、積層素子の特定の領域を、例えば積層体を有する基体の領域を、電磁場の影響から守る機能を有する。この場合、遮蔽構造体は、一例として、浮遊容量コンデンサあるいは寄生的な電磁干渉による電磁場の変動を阻害し得る。
【０００８】
電気的な積層素子は、好ましくは、互いに並んで配置される複数の電極層積層体を含む。積層体は、横方向あるいは垂直方向に互いに並んで配置され得る。電極層積層体は、交互に配置された電極層によって形成され、このとき、異なる積層体に属する交互に配置された電極層が、共通の誘電体層上に置かれ得る。結果として、基体は例えば、電極層が横方向に複数の場所に、場合によっては異なる構造体を有しつつ、設けられた連続する誘電体層の単一積層体を含む。
【０００９】
ある実施形態では、積層素子は外部接触を含み、このとき、各外部接触は、共通の電気の極を持つ電極層に接触・接続され得る。この場合、外部接触は、積層素子の異なる外面あるいは側面に配置され得る。そこで、遮蔽構造体を除いて、各電極層は、基体側面から外部へと通じ得る。
【００１０】
一例として、平行六面体の基体の場合、少なくとも１つの外部接触が、基体の４つの側壁のそれぞれに配置され得る。
【００１１】
積層素子は、好ましくは、抵抗構造体を含む。一例として、この抵抗構造体は、基体内に組み込まれ、あるいは、基体外面に置かれ得る。抵抗構造体は、電気的な積層素子に含まれる電気的なフィルタの一部であり得る。特に、抵抗構造体は、ＥＳＤフィルタ、すなわち、静電放電フィルタの一部、あるいは、ＥＭＩフィルタ、すなわち、電磁干渉フィルタの一部、あるいは、フィルタアレイとして実装され得る。
【００１２】
抵抗構造体は、好ましくは、抵抗路によって形成され、このとき、抵抗路は、一例として、曲折して実装され得る。抵抗構造体は、各末端で、好ましくは、外部接触に接触・接続され、このとき、外部接触は、その一部について、少なくとも１つの電極層に接触・接続され得る。
【００１３】
好ましくは、本積層素子のある実施例では、遮蔽構造体は、抵抗構造体と積層方向に隣接する。しかし、遮蔽構造体は、また、複数の層、例えば、誘電体と電極との両方あるいは一方の層によって、抵抗構造体と隔てられてもよい。
【００１４】
好ましくは、遮蔽構造体は、積層素子内に存在する抵抗を積層素子の一部から遮蔽する部分で、積層素子内に配置される。積層素子の前記部分は、一例として、浮遊磁場の、あるいは、電磁場の発生源であり得る。本電気的な積層素子のある実施形態では、電気的な積層素子は複数の抵抗構造体を有する。これら複数の抵抗構造体は、基体外面上に配置され得る。ある代替実施形態では、１つの抵抗構造体のみが基体外面上にあり、別の抵抗構造体が基体内に組み込まれる。さらなる実施形態では、全ての抵抗構造体が、基体内に組み込まれる。複数の抵抗構造体は、積層素子の高さあるいは積層高に渡って異なる平面に分配され得る。複数の抵抗構造体は、それぞれ、積層体の誘電体層に配置され得る。
【００１５】
電磁遮蔽構造体は、好ましくは、積層素子の抵抗構造体と積層方向に隣接する。これには、抵抗構造体から遠い遮蔽電極側面上の領域からのありうる干渉場が、可能な限り広い区域に渡って遮蔽されるという利点がある。しかし、遮蔽電極は、複数の層によって抵抗と隔てられてもよい。
【００１６】
本電気的な積層素子のある実施形態では、遮蔽構造体は、電極層を電磁干渉場から守るように配置される。このとき、同様に、遮蔽構造体は、電極層と積層方向に隣接してよい。
【００１７】
遮蔽構造体は、特に、積層素子の抵抗構造体と電極層との間に配置されるように設けられる。遮蔽構造体は、２つの電極層間に設けられてもよい。
【００１８】
本電気的な積層素子のある実施形態では、電気的な積層素子は、特定の周波数の信号が放電される接地電極を有する。接地電極は、複数の電極層とともに働き得る。
【００１９】
ある実施形態では、電気的な積層素子は、２つの電気的に異なる極性の電極層と介在する誘電体層との間に形成されるコンデンサを有する。
【００２０】
積層素子の誘電体層は、コンデンサセラミックあるいはバリスタセラミックを有し得る。この材料のうち１つの使用に依って、電気的な積層素子は、コンデンサあるいはバリスタを含み得る。複数のコンデンサが複数の電極層と誘電体層との間に作られる場合、積層コンデンサと積層バリスタとの両方あるいは一方がそれぞれ作られ得る。
【００２１】
電気的な積層素子に含まれる積層コンデンサは、交互に配置された誘電体層と電極層との積層体を有する。積層素子は、横方向に、アレイとして好ましくは互いに並んで配置された積層コンデンサを含み、このとき、基体の同じ誘電体層が複数の積層コンデンサのために利用され得る。バリスタセラミックを使用するという点を除いては同様に、積層バリスタ、あるいは、積層バリスタアレイが作られ得る。
【００２２】
本電気的な積層素子のある実施形態では、電気的な積層素子はＥＳＤフィルタとＥＭＩフィルタとの両方あるいは一方を含む。このとき、好ましくは、それぞれが少なくとも１つのコンデンサと少なくとも１つのバリスタとを有する２つのスイッチグループが、信号入力と信号出力との間で並列に接続される。抵抗は、これらスイッチグループ間に接続される。高電圧では、バリスタの抵抗は小さくなり、これらの信号は接地電極を介して放電され得る。
【００２３】
コンデンサ、抵抗、および、バリスタは、既に記載した方法で構成され得る。これらは、Πフィルタとして相互接続され得る。
【００２４】
積層素子の複数のコンデンサは、同じあるいは異なる容量値を有してよい。同じことが、場合によっては存在する、複数の抵抗にも当てはまる。コンデンサと抵抗との間の平衡は、一例としては、適切な材料の選択に基づいて、あるいは、電極層あるいは抵抗構造体の面のそれぞれについての設定に基づいて、達成できるだろう。
【００２５】
以下の例示的実施形態と図面に基づいて、上述の事柄をより詳細に説明する。
【図面の簡単な説明】
【００２６】
【図１ａ】２つの曲折した抵抗構造体を有する積層素子の断面の平面図を示す。
【図１ｂ】別の抵抗構造体を有する積層素子の断面の平面図を示す。
【図１ｃ】遮蔽電極を有する積層素子の断面の平面図を示す。
【図１ｄ】キャパシタとバリスタとの両方あるいは一方を作るための電極を有する積層素子の断面の平面図を示す。
【図１ｅ】接地電極を有する積層素子の断面の平面図を示す。
【図１ｆ】誘電体層を有する積層素子の断面の平面図を示す。
【図２ａ】第１層構成を有する積層素子の断面の側面図を示す。
【図２ｂ】第２層構成を有する積層素子の断面の側面図を示す。
【図３ａ】積層素子のスイッチ部の相互接続を示す回路の模式図を示す。
【図３ｂ】積層素子のスイッチ部の相互接続を示す回路の模式図を示す。
【図３ｃ】積層素子の外部接触の配置を模式的に示す。
【図４】電磁遮蔽構造を組み込んだ場合と組み込まない場合のΠフィルタの異なる挿入損失を示すグラフを示す。
【発明を実施するための形態】
【００２７】
図１ａから１ｆは、複数の電極層３積層体を有する積層素子の異なる層の図を示し、このとき、該積層体は、横方向に互いに並んで配置される。後半の内容は、共通誘電体層２についてもあてはまる。電極層積層体は、誘電体層との相互作用で、並列に接続されたコンデンサを作る。コンデンサは、適切な誘電体材料の使用に依って、積層コンデンサ、あるいは、積層バリスタを形成し得る。
【００２８】
積層素子は、好ましくは、基体１の異なる側面７に配置され得る複数の外部接触６を有する。外部接触６は、基体の外面に置かれた電気伝導性層として実装され得る。ある実施形態によれば、前記外部接触は、基体１の端面の正に縁領域にまで実装されており、基体を取り囲む。しかし、外部接触は、必ずしも層として実装される必要はなく、代わりに、円形あるいは半円形の横断面を有するピン型に実装されてもよい。外部接触は、積層素子の電極層に用いられる材料を含み得る。プリント回路基板へのあるいは実装面へのはんだ付けのため、外部接触６は、基体から遠いそれらの面に、最小の電気接触抵抗でプリント回路基板あるいは実装面にはんだ付けされ得る材料を含む。
【００２９】
図１ａは、誘電体層２が存在する積層素子平面の平面図を示す。両端のそれぞれが外部接触６に接触・接続された２つの曲折した抵抗構造体５が前記誘電体層に置かれる。曲折した抵抗路５は、比較的長路長のため高い抵抗が得られ得るという直線の抵抗路に勝る利点を有する。
【００３０】
図１ｂは、誘電体層２上に２つの面抵抗構造体５’が置かれる積層素子平面の平面図を示す。抵抗構造体は、誘電体層２の縁領域での幅が内側領域での幅よりも広い抵抗路として実装される。抵抗構造体は、幅に比べて先細の部分を有する。こうした構成には、外部接触６と抵抗路５’との間の接触抵抗を可能な限り小さくできるという利点がある。
【００３１】
積層素子の高さに関して、抵抗構造体は、下記のスイッチ部と比べて最上部にある。このとき、抵抗構造体は、基体１表面上に置かれ、あるいは、基体上部に組み込まれ得る。さらに、抵抗構造体は、基体の両端面に置かれてもよい。しかし、抵抗構造体は、基体中の他の平面上に組み込まれてもよい。抵抗構造体には、特に、基体表面上に配置されたとき、１つあるいは複数の保護層が設けられてもよい。保護層は、好ましくは、ガラスを含む。
【００３２】
図１ｃは、好ましくは積層方向に上記の抵抗平面と隣接する積層素子平面の平面図を示す。フローティング遮蔽構造体４が置かれた誘電体層２を示す。この遮蔽構造体は、外部接触への接触・接続がないようにするため、あるいは、どんな電気接触への接触・接続もないようにするため、また、前記の誘電体層と隣接する誘電体層との積層するため、誘電材料で全体を覆われている。遮蔽構造体４は、抵抗あるいは抵抗構造体の、積層素子の残りの部分からの、例えば、それらの下にある層あるいはまた前記層上に置かれた電気的活性構造体からの電磁的非干渉を達成する。
【００３３】
図１ｄは、４つの電極層３が共通の誘電体層２上に配置された積層素子平面の平面図を示す。各電極層３は、一方の端で、基体１長軸面に好ましくは配置された外部接触６に接続される。電極層は、異なる長さと幅を有し得る。基体の反対面上に配置された外部接触と接触・接続する電極層３は、基体内部へ異なる深さで広がっていてもよい。電極層とその間に配置された誘電体層との積層体のそれぞれは、適切な誘電体の使用に依って、積層コンデンサ、あるいは、積層バリスタを形成し得る。このことは、４つの積層コンデンサおよび／またはバリスタを有する積層素子の図からおのおの推測し得る。しかし、この数より多くの積層コンデンサおよび／またはバリスタが形成され得、このとき、共通の誘電体層に配置され得る複数の電極層積層体が、積層素子の長軸方向に互いに並んで配置され得る。
【００３４】
上記のように４つの積層コンデンサを有する積層素子は、３ｍｍ２より、好ましくは、２．５ｍｍ２より薄い端面を有し得る。このとき、好ましくは、積層素子は、２つの抵抗構造体を有する。例えば、８つの積層コンデンサの場合、積層素子は、例えば、６ｍｍ２より、好ましくは、５．２ｍｍ２より薄い。このとき、積層素子が、遮蔽構造体によって互いから遮蔽される４つの抵抗構造体を有する場合、このことが有利であることは明らかである。
【００３５】
このことは、特に、積層素子中に存在する抵抗構造体の数が、積層素子の積層コンデンサおよび／あるいはバリスタの数の半分、あるいは、共通の誘電体層上に置かれる電極層の数の半分に一致する場合、有利である。
【００３６】
図１ｄにおいて破線で示される構造体は、接地電極８を表し、このとき、これは以下の図によってより詳細に記載される。
【００３７】
図１ｅは、誘電体層２に置かれる接地電極８が存在する積層素子平面の平面図を示す。前記接地電極は、両端で外部接触６に接続される。接地電極は、前述の複数の電極層と相互作用し、好ましくは、積層方向にそれらと隣接する。接地電極は、内部から外側に突き出す、特に、十字型の構造を有し得る。接地電極は、複数の積層コンデンサおよび／あるいは積層バリスタと相互作用し得、あるいは、その上の各積層体を貫通し得る。
【００３８】
図１ｆは、唯１つの誘電体層のみが存在する積層素子平面の平面図を示す。誘電積層体は、例えば、構造化された表面を有する誘電体層間に、あるいは、例えば、基体下面に配置されるだろう。
【００３９】
図２ａは、電気的な積層素子のさらなる構成を示し、このとき、抵抗構造体５が基体１の（実装面への積層素子の実装に関して）上端面に配置される。前記抵抗構造体は、縁を含む基体を側面にそって覆いないし囲む外部接触６を接続する。抵抗構造体の下では、第１遮蔽構造体４が、基体に組み込まれ、積層素子の他の電気的活性構造体と、例えば、（誘電体層ではなく）接地電極の電極層と比べて抵抗構造体に隣接している。誘電体層を除いて遮蔽構造体４の下の最も近い場所に位置して、共通の誘電体層上に配置される２つの電極層３がある。接地電極が、積層素子の下層平面上に存在する。前記接地電極下に位置して、電極層３が、またさらに、その上に配置された電極層と同様の配置で存在する。
【００４０】
共通の外部接触に接触・接続し、対極と（この場合は、接地接続と）相互作用する電極層３は、コンデンサセラミックが介在する電極層に使用された場合は第１積層コンデンサを、あるいは、バリスタセラミックが対応する電極層に使用された場合は積層コンデンサを形成する。結果として、この例では既に、互いに反対に載置された２つのコンデンサおよび／あるいは積層バリスタを示す。
【００４１】
図２ｂは、電気的な積層素子の第１層構成を示し、このとき、抵抗構造体５が（実装面への積層素子の実装に関して）最上部で基体に組み込まれる。その下に遮蔽構造体４が配置され、前述の例に関する配置では電極層３がその後に続く。電極層３の下に、接地電極８が対極として配置され、さらなる電極層３がその後に続く。電極層３の最後の組の下では、第２遮蔽構造体５が基体中に組み込まれる。前記第２遮蔽構造体の後に、基体の外面下部を形成する１つあるいは複数の誘電体層２が続く。
【００４２】
遮蔽構造体と少なくとも１つの抵抗とを含む積層素子は、以下の層構成を有し得る。このとき、ｎは整数であり、他の数字は、図の参照番号、あるいは、参照番号で示された積層素子中の物体に対応する。矢印は、層から層への順番を示す。
ａ）  ５→４→３→８→３
ｂ）  ５’→４→３→８→３
ｃ）  ５→４→３→８→３→５
ｄ）  ５→４→３→８→３→４
ｅ）  ５→４→３→８→３→４→５
ｆ）  ｎ×３→５→ｎ×３→４→ｎ×３→ｎ×（３→８→３）
ｇ）  ｆ）＋ｎ×３→４
ｈ）  ｇ）＋ｎ×３→５→ｎ×３
【００４３】
図３ａと３ｂ、および、図３ｂと３ｃは、それぞれともに考慮すべきである。図３ｃは、積層素子の外部接触ＡからＦの配置を模式的に示す。
【００４４】
図３ａは、好ましいＥＳＤおよび／あるいはＥＭＩフィルタの第１部分を形成する第１Ｐｉフィルタの回路図を示す。第１Πフィルタは、
交互に配置され同一の外部接触Ａに接触・接続される電極層３の第１組と、
交互に配置され、電極の第１組と比べて反対に位置する外部接触Ｃに接触・接続される電極層の第２組とを有し、
誘電体層とまた共通の接地電極８とが、交互に配置される電極層の両組の間に配置され、この接地電極は、それぞれ、電極組の対極を形成する。
【００４５】
図３ａでは、外部接触Ａ（同様に図３ｃ参照）は、入力配線であるＩｎ１に接続される。図３ａでは、外部接触Ｃ（同様に図３ｃ参照）は、出力配線であるＯ１に接続される。
【００４６】
フィルタの種類に応じて、各電極組の電極間の誘電体層は、バリスタセラミックあるいはコンデンサセラミックを含む。結果として、電極層の第１組と接地電極との間にキャパシタンスＣ１が生じる。電極層の第２組の間にさらなるキャパシタンスＣ２が生じ、これは第１組の反対に位置する。
【００４７】
外部接触ＡとＣ、あるいは、入力配線Ｉｎ１と出力配線Ｏ１とは、積層素子の基体表面に好ましくは配置される抵抗構造体５によって、互いに接続される。抵抗構造体は、例えば、９０から１１０Ωの間の値を取り得る。
【００４８】
このようにして形成されたΠフィルタは、特定電圧値範囲の電圧がフィルタに印加された場合に、キャパシタンスＣ１とＣ２および抵抗５の相互作用によって、低域通過フィルタとして機能する。低域通過フィルタは、干渉可能性のある高周波数信号成分を除去する。しかし、積層素子への高電圧の印加は、第１および／あるいは第２電極組の電極の間の誘電材料としてバリスタセラミックが使用される場合、バリスタ効果の活性化を招く。このとき、本来は高抵抗値を特徴とする誘電材料は、電気伝導性となり、高電圧を付随する信号を積層素子から接地電極を介して、あるいは、接地電極に接続された外部電極Ｅを介して逃がす。上記の種類のフィルタは、通信信号あるいはノイズ信号を除去するため、および、過電圧を逃がすために使用され得る。このとき、このフィルタ機能を有する電気的な積層素子は、例えば、携帯通信端末および／またはコンピュータのハードウェア・コンポーネントとして使用される。
【００４９】
図３ｂは、好ましいＥＳＤおよび／あるいはＥＭＩフィルタの第１部分を形成し、上記の第１Πフィルタと並列に好ましくは接続される第２Πフィルタの回路図を示す。第２Πフィルタは、
交互に配置され同一の外部接触Ｂに接触・接続される電極層３の第３組と、
交互に配置され、電極の第３組と比べて反対に位置する外部接触Ｄに接触・接続される電極層３の第４組とを有し、
誘電体層とまた共通の接地電極８とが、交互に配置される電極層の両組の間に配置され、この接地電極は、それぞれ、電極組の対極を形成する。
【００５０】
図３ｂでは、外部接触Ｂ（同様に図３ｃ参照）は、別の入力配線であるＩｎ２に接続される。図３ｂでは、外部接触Ｄ（同様に図３ｃ参照）は、別の出力配線であるＯ２に接続される。
【００５１】
入力配線と出力配線とは、プリント基板上の伝導路として実装され得る。
【００５２】
フィルタの種類に応じて、各電極層組の電極層間の誘電体層は、バリスタセラミックあるいはコンデンサセラミックを含む。結果として、電極層の第３組と接地電極との間にキャパシタンスＣ３が生じる。電極層の第４組の間にさらなるキャパシタンスＣ４が生じ、これは第３組の反対に位置する。
【００５３】
外部接触ＢとＤは、積層素子中に含まれる抵抗構造体５によって、互いに接続される。抵抗構造体は、例えば、９０から１１０Ωの間の値を取り得る。
【００５４】
このようにして実装した第２Πフィルタは、図３ａを用いて上述の第１Πフィルタと同様に機能し、このとき、バリスタ効果によって逃がされる信号は、今回は、外部接触Ｅを介してではなく、外部接触Ｆを介して逃がされる。
【００５５】
第１と第３および第２と第４電極組は、横方向に互いに並んで積層素子中に配置され得る。
【００５６】
２つのΠフィルタは、図３ａから３ｃに関しては、接続され単一の積層素子中に既に組み込まれている。使用した電極層と外部接触との数に応じて、より多くのΠフィルタが積層素子に組み込まれ得る。そこで、高集積密度を有する、あるいは、単純に高集積密度の可能性を有する素子が提供される。
【００５７】
その間に配置される対応する対極を有する個々の電極組の代わりに、積層素子の高さに渡ってこのパターンを繰り返しても良い。結果として、積層コンデンサおよび／または積層バリスタが生成され得、このとき、これらの接触・接続は、上記の外部接触によって、外部に対してなおも有効であるだろう。
【００５８】
抵抗構造体は、以下の材料、ＲｂＯ２，Ｂｉ２Ｒｕ２Ｏ７，Ｃ，Ｔｉ２Ｎ，ＬａＢ６を含み得る。
【００５９】
電極層中に含まれる好ましい材料は、Ａｇ，Ｐｄ，Ｐｔ，ＡｇＰｄ合金，ＡｇＰｔ合金，ＣｕあるいはＮｉである。
【００６０】
積層素子の誘電体層は、コンデンサセラミックとして、以下のコンデンサセラミック分類、ＣＯＧ，Ｘ７Ｒ，Ｚ５Ｕ，Ｙ５Ｖ，ＨＱＭから選ばれる材料を含み得る。これらの材料は、電気的な積層素子にＥＭＩフィルタ機能を持たせるとき、特に適している。
【００６１】
積層素子の誘電体層は、バリスタセラミックとして、ＺｎＯ−ＢｉあるいはＺｎＯ−Ｐｒを含み得る。これらの材料は、電気的な積層素子にＥＭＩおよび／あるいはＥＳＤフィルタ機能を持たせるとき、特に適している。
【００６２】
図４は、横軸にＧＨｚ単位で示される送り込まれた信号に対する、積層素子の挿入損失をｄＢ単位で模式的に示す。
【００６３】
曲線Ｋ１は、積層素子が遮蔽構造を有しないときの、Πフィルタ相互接続を有する積層素子の挿入損失を示す。このとき、最大挿入損失は、周波数０．９５ＧＨｚでの約−３５ｄＢである。
【００６４】
曲線Ｋ２は、積層素子が複数の電極層の２つの積層体間に配置された唯１つの遮蔽構造体のみを有するときの、Πフィルタ相互接続を有する積層素子の挿入損失を示す。このとき、最大挿入損失は、周波数１ＧＨｚでの約−５０ｄＢである。
【００６５】
曲線Ｋ３は、積層素子が２つの遮蔽構造体と遮蔽構造体に遮蔽される２つの抵抗構造体を有するときの、Πフィルタ相互接続を有する積層素子の挿入損失を示す。このとき、最大挿入損失は、周波数１ＧＨｚでの約−６０ｄＢである。
【００６６】
追加で組み込まれた各遮蔽構造体によって、１０から２０ｄＢの間の挿入損失の増加が得られた。
【符号の説明】
【００６７】
１  基体
２  誘電体層
３  電極層
４  遮蔽電極
５  抵抗構造体
６  外部接触
７  基体側面
８  接地電極
Ａ〜Ｆ  模式的に示した外部接触
Ｉｎ１  第１入力配線
Ｉｎ２  第２入力配線
Ｏ１  第１出力配線
Ｏ２  第２出力配線
【図１ａ）】
2010526429.tif 000003
【図１ｂ）】
2010526429.tif 000004
【図１ｃ）】
2010526429.tif 000005
【図１ｄ）】
2010526429.tif 000006
【図１ｅ）】
2010526429.tif 000007
【図１ｆ）】
2010526429.tif 000008
【図２ａ）】
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【図２ｂ）】
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【図３ａ）】
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【図３ｂ）】
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【図３ｃ）】
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【図４】
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【国際調査報告】
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