(57)【要約】  小型手持ち式デバイスのパワーマネージメントシステムにおける集積に非常に適した高周波ｄｃ−ｄｃスイッチモード電源（ＳＭＰＳ）のための低電力デジタルパルス幅変調器（ＤＰＷＭ）アーキテクチャを開示する。ＤＰＷＭは、外部クロックなしに独立型モードで作動することができ、かつ他のＤＰＷＭ方式に必要なシリコン面積の一部上で実施することができる。更に、それは、電力消費が低く、他のアーキテクチャに対して特徴的ではない入力対出力特性の良好な線形性をもたらす。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の遅延セルを含む第１の遅延線と、
前記第１の遅延セルよりも低速である第２の遅延セルを含み、前記第１の遅延線と共にリング発振器へと配列される第２の遅延線と、
前記第１の遅延セルの少なくとも一部の出力である入力を有する第１のマルチプレクサと、
前記第２の遅延セルの少なくとも一部の出力である入力を有する第２のマルチプレクサと、
を含み、
前記第１及び第２のマルチプレクサの出力が前記ＤＰＷＭ出力を生成するのに使用されることを特徴とするＤＰＷＭ。
【請求項２】
前記第２の遅延セルは、前記第１の遅延セルよりも整数倍低速であることを特徴とする請求項１に記載のＤＰＷＭ。
【請求項３】
前記整数は、第１の遅延セルの個数に等しいことを特徴とする請求項２に記載のＤＰＷＭ。
【請求項４】
前記整数は、２のべき乗であることを特徴とする請求項２に記載のＤＰＷＭ。
【請求項５】
線形化回路が、前記第２の遅延セルの遅延を前記第１の遅延セルよりも大きい前記整数倍遅延に維持するために用いられることを特徴とする請求項３に記載のＤＰＷＭ。
【請求項６】
前記第１及び第２の遅延セルは、プログラマブルであることを特徴とする請求項１に記載のＤＰＷＭ。
【請求項７】
前記遅延セルは、異なるサイズのトランジスタをオンにすることによってプログラマブルであることを特徴とする請求項６に記載のＤＰＷＭ。
【請求項８】
線形化回路を更に含むことを特徴とする請求項１に記載のＤＰＷＭ。
【請求項９】
前記線形化回路は、複製遅延線を含むことを特徴とする請求項８に記載のＤＰＷＭ。
【請求項１０】
前記複製遅延線を通る信号の伝播が、デジタル制御信号を更新するのに用いられることを特徴とする請求項９に記載のＤＰＷＭ。
【請求項１１】
前記デジタル制御信号は、電流バイアスを調節するために使用されることを特徴とする請求項１０に記載のＤＰＷＭ。
【請求項１２】
前記第１のマルチプレクサの前記出力は、前記ＤＰＷＭ出力をリセットすることを特徴とする請求項１に記載のＤＰＷＭ。
【請求項１３】
前記第２のマルチプレクサの前記出力は、前記ＤＰＷＭ出力を設定することを特徴とする請求項１に記載のＤＰＷＭ。
【請求項１４】
前記第２のマルチプレクサの前記出力は、ＤＰＷＭ出力を高に設定し、
前記リング発振器の信号が、前記第２の遅延線の残りの部分を通って伝播して前記第１の遅延線内に戻った後に、前記第１のマルチプレクサの前記出力は、前記ＤＰＷＭ出力をリセットする、
ことを特徴とする請求項１に記載のＤＰＷＭ。
【請求項１５】
前記第１のマルチプレクサは、ＤＰＷＭデジタル制御信号の最下位ビットを受け取り、前記第２のマルチプレクサは、該ＤＰＷＭデジタル制御信号の最上位ビットを受け取ることを特徴とする請求項１に記載のＤＰＷＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本出願は、２００７年３月１６日出願のＰｒｏｄｉｃ他による「非対称自己発振回路に基づくデジタルパルス幅変調器」という名称の米国特許仮出願第６０／８９５、３７３号（代理人整理番号ＳＩＰＥＸ−０１０１７ＵＳ０）に対する優先権を主張する。
【０００２】
かつ本出願は、２００８年２月２０日出願のＡｌｅｋｓａｎｄａｒ  Ｐｒｏｄｉｃ他による「非対称自己発振回路に基づくデジタルパルス幅変調器」という名称の米国特許出願第１２／０３４、５９３号（代理人整理番号ＳＩＰＥＸ−０１０１７ＵＳ１）に対する優先権を主張する。
【背景技術】
【０００３】
セルラー電話、ＰＤＡ、及びＭＰ３プレーヤのような既存の小型手持ち式デバイスでは、スイッチモード電源（ＳＭＰＳ）を制御するのにほぼ例外なく専用アナログＩＣが用いられる。ＩＣは、非常に低い電力しか消費せず、少ない広帯域幅ノイズという理由から、通常は、可変周波数方式よりも好ましい一定周波数パルス幅変調器（ＰＷＭ）コントローラとして作動する。アナログコントローラは、比較的長い設計工程を必要とし、実施技術が変更される度にほぼ完全に設計し直す必要がある。従って、それらは、携帯デバイスの大部分が依存するめまぐるしく変化するデジタルハードウエアとの一体的な統合には適さない。更に、最新のＣＭＯＳ工程では、非常に限られた供給電圧に起因して、アナログコントローラの全ての機能ブロックを実施することができるわけではない。
【０００４】
低電力ＳＭＰＳのデジタル制御は、より容易なシステム統合化を可能にし、自動設計ツールによる支援を受けて、１つの実施技術から別のものへの設計の迅速な移行を可能にする。更に、デジタル制御は、高度なパワーマネージメント技術の実現を単純化することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許仮出願第６０／８９５、３７３号
【特許文献２】米国特許出願第１２／０３４、５９３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
デジタルコントローラの潜在力は公知であるが、低電力ＳＭＰＳでは、これらは散発的にしか用いられていない。同じＩＣ設計技術で実施された場合、デジタルコントローラは、かなり大きなシリコン面積を要し、より高い電力消費を有し、多くの場合に、より低いスイッチング周波数で作動し、これは、全てのデジタルの利点を無にする低効率及びより大きな電力段をもたらす。
【図面の簡単な説明】
【０００７】
【図１】ＤＰＷＭを用いるデジタル制御式スイッチング変換器の図である。
【図２】一実施形態のＤＰＷＭの図である。
【図３】一実施形態のデジタルプログラマブルカレントスターブド遅延セルの図である。
【図４】一実施形態の周波数調整器ブロックの図である。
【図５】一実施形態の全デジタル遅延セルの図である。
【図６】図２のＤＰＷＭに属するデジタルコントローラレイアウトの一部分を示す図である。
【図７】例示的なＤＰＷＭの動作を示す図である。
【発明を実施するための形態】
【０００８】
図１に示しているような高周波デジタル制御式パルス幅変調式コントローラの実施における１つの問題は、高電力効率の高周波デジタルパルス幅変調器の必要性である。
【０００９】
システムは、出力電圧を調整することができ、以下の通りに作動する。あらゆるスイッチング電力変換器とすることができる電力段の出力電圧は、サンプリングされて望ましい基準値Ｖref［ｎ］と比較される。その結果、出力と望ましい値の間の差に比例するデジタル誤差信号ｅ［ｎ］が形成され、出力電圧が基準よりも高い場合は、誤差は負であり、より低い出力は、正の誤差を生じる。次に、ｅ［ｎ］は、「デジタルパルス幅変調器（ＤＰＷＭ）」のための制御信号ｄ［ｎ］を作成するデジタル補償器によって処理される。殆どの場合、正の誤差は、制御変数の増大、大きいデューティ比の値をもたらし、その結果、出力電圧の上昇をもたらす。ＤＰＷＭの実際の実施は、以下の４つの相反する要件という理由から非常に困難なタスクである。
・ＳＭＰＳのサイズ及び重量を最小にするには、数百ｋＨｚから数ＭＨｚの高いスイッチング周波数で作動することが要求される。
・望ましくない量子化効果、特に基準値付近の望ましくないリミットサイクル振動を排除するには、通常、８と１２ビットの間の範囲の高い分解能が必要である。
・高い全体システム効率を保つためには、ＤＰＷＭの電力消費が小さく、供給負荷電力と比較して無視することができることが必要である。
・経済的に実施可能な実現を可能にするためには、ＤＰＷＭによって占有される全体シリコン面積が小さく、アナログ方式のものと同様の面積上でのコントローラの実施を可能にする必要がある。
【００１０】
更に、コストに敏感な低電力携帯用途では、ＤＰＷＭが、多くの場合に結晶発振器によって発生する外部クロック信号なしに作動することも要求される。従来、モータ駆動用途に用いられているカウンタベースのＤＰＷＭアーキテクチャは、高いスイッチング周波数での作動には適さない。これらの用途は、ＮがＤＰＷＭの分解能、すなわち、その入力ワードのビット数であり、ｆswがスイッチング周波数である場合に、周波数２Nｆswの外部クロックを必要とする。例えば、１ＭＨｚのスイッチング周波数において１０ビットの分解能を得るためには、１．０２４ＧＨｚのクロック信号を必要とするであろう。そのような構造の設計は非常に困難になり、場合によっては供給低電力によって取られる電力を超える大きな電力量を要すると考えられる。その結果、コントローラの全体効率は、非常に低くなるであろう。
【００１１】
より電力効率の高いＤＰＷＭは、リング状に接続した２N＋１個の遅延セル、及び２N：１のマルチプレクサから成るリング発振器ベースのアーキテクチャを用いて得ることができる。このアーキテクチャにおける主な問題は、高分解能を得るために、多数のセル及び過度に大きいシリコン面積を要する巨大なマルチプレクサが要求されることである。
【００１２】
セグメント化遅延線ベースのアーキテクチャは、いくつかのより小さいマルチプレクサ及び対数スケールの伝播時間を有する遅延セルを有する遅延線で構成することができる。このアーキテクチャは、小さいシリコン面積上での実施を可能にし、非常に少量の電力しか要さないが、依然として３つの欠点がある。第１に、このアーキテクチャは、作動するのに外部クロックを必要とする。第２の問題は、一部の場合には、遅延セルの整合が完全でない時に、これらの遅延セルが非単調な入力対出力の特性を生じる可能性があり、望ましくない正のフィードバックを生じ、システム安定性に悪影響を及ぼす場合がある。この問題を排除するのに、遅延ロックループ（ＤＬＬ）を適用することができる。しかし、ＤＬＬは、マルチプレクサが招く付帯的な遅延によって引き起こされる非線形性を完全に排除することができない。
【００１３】
本発明のシステムの実施形態は、非対称自己発振回路に基づく新しいＤＰＷＭアーキテクチャとすることができる。この新しいＤＰＷＭアーキテクチャの実施形態は、上述の問題を持たず、上述の要件の全てを満たすことができる。すなわち、以下の通りである。
１．ＤＰＷＭは、数百ｋＨｚから数十ＭＨｚの範囲にわたる高スイッチング周波数で作動させることができる。
２．ＤＰＷＭは、高分解能を有する。本明細書に含まれる例では、８ビットの実現が明らかにされており、高い分解能を得るための同じ設計原理の使用を制限しない。
３．ＤＰＷＭは、非常に少量の電力しか要さない。例示的に、１．８Ｖの電源から４μＡ／ＭＨｚしか消費しない設計が明らかにされている。
４．ＤＰＷＭは、小さいシリコン面積しか要さない。８ビットの実施では、リング発振器ベースのアーキテクチャに必要な領域の約１／１６しか必要ではない。
５．ＤＰＷＭは、外部クロックが不要な独立型デバイスとして作動させることができる。
【００１４】
本発明の一実施形態は、図２に示しているもののような第１の遅延セルを備えた第１の遅延線２０６、及び第２の遅延セルを備えた第２の遅延線２０８を含むＤＰＷＭ２００である。第２の遅延セルは、第１の遅延セルよりも低速とすることができる。第１及び第２の遅延線２０６及び１０８は、リング発振器へと配列することができる。第１の遅延セルのうちの少なくとも一部の出力は、第１のマルチプレクサ２０２への入力とすることができる。第２の遅延セルのうちの少なくとも一部の出力は、第２のマルチプレクサ２０４への入力とすることができる。第１及び第２のマルチプレクサ２０２及び２０４の出力は、ＤＰＷＭ出力を発生させるのに用いることができる。
【００１５】
一実施形態では、第２のマルチプレクサ１０４の出力は、ＤＰＷＭ出力を高に設定することができる。リング発振器信号が第２の遅延線の残りの部分を通じて伝播し、第１の遅延線内に戻った後に、第１のマルチプレクサの出力は、ＤＰＷＭ出力をリセットすることができる。
【００１６】
第１のマルチプレクサ２０２は、ＤＰＷＭデジタル制御信号の最下位ビットを受け取ることができ、第２のマルチプレクサ２０４は、ＤＰＷＭデジタル制御信号の最上位ビットを受け取ることができる。
【００１７】
第２の遅延セルは、第１の遅延セルよりも整数倍低速とすることができる。例えば、一実施形態では、第２の（低速）遅延セルは、第１の（高速）遅延セルよりも１６倍、又は別の２のべき乗数倍低速とすることができる。
【００１８】
低速遅延セルの遅延は、第１の遅延線の遅延に等しいものとすることができる。第１の遅延セルの遅延に対して第２の遅延セルの遅延を維持するのに、線形化回路を用いることができる。線形化回路は、正しい遅延を維持するのに役立つ複製遅延線(delay line replica)を含むことができる。複製遅延線を通じての信号の伝播は、デジタル制御信号を更新するのに用いることができる。デジタル制御信号は、電流バイアスを調節するのに用いることができる。
【００１９】
第１及び第２の遅延セルは、プログラマブルとすることができる。一実施形態では、遅延セルは、異なるサイズのトランジスタをオンにすることによってプログラマブルである。
【００２０】
図２に示している例示的な８ビットのＤＰＷＭ２００は、セグメント化ＤＰＷＭとリング発振器ベースのアーキテクチャとの組合せに基づいている。この設計は、外部クロックを必要とせず、従来のリング実施に必要な面積の１／１６よりも小さい面積上に実施することができる。このＤＰＷＭサイズは、２５６：１のマルチプレクサ（ＭＵＸ）を２つの１６：１ＭＵＸで置換することによって縮小することができる。
【００２１】
第１の遅延線２０６及び第２の遅延線２０８は、リング発振器の一部として機能することができる。第１及び第２のマルチプレクサ２０２及び２０４は、第１及び第２の遅延線２０６及び２０８に接続することができる。第１及び第２のマルチプレクサ２０２及び２０４は、ＳＲラッチ２１０に接続される出力を有する。第１の遅延線は、１６個の等しい高速遅延セルを含むことができる。第２の線は、１６個の低速セルを含むことができる。低速遅延セルの各々は、第１の線の遅延セルよりも１６倍低速とすることができる。第１の線の中間ノード（タップ）は、第１のマルチプレクサ上に渡すことができ、第２の低速遅延線のタップは、第２のマルチプレクサに接続することができる。
【００２２】
８ビットの入力ｄ［ｎ］は、２つの部分に分割することができる。４個の最上位ビット（ＭＳＢ）は、第２のマルチプレクサへの入力とすることができる。これらの最上位ビットは、パルス幅変調信号ｃ（ｔ）の立ち上がりエッジを定め、そのデューティ比値を粗調節する。第１のマルチプレクサの入力であるｄ［ｎ］の４個の最下位ビットは、ｃ（ｔ）の立ち下がりエッジを定め、デューティ比の微調節を実施する。
【００２３】
セグメント化リングＤＰＷＭ２００の動作は、高低の入力制御デューティ比値における挙動を考察することによって説明することができる。リング発振器を通じて伝播するパルスが存在すると仮定し、ｄ［ｎ］が、デューティ比０．９０６５に対応する例示的２進数「１１１０  １０００」である場合を考察する。パルスがリング発振器を通過している中で、ＳＲラッチ２１０の出力は、このパルスが２進入力ｄ［ｎ］の４ＭＳＢに対応する第２のマルチプレクサ１０４のタップ１４に達した時に高に設定されることになる。ここで、パルスは、１４個の低速セルを通じて進み、次に、８個の高速遅延セルを通過し、その後、第１のマルチプレクサ２０２のタップ８（ｄ［ｎ］の４ＬＳＢに対応する値）に達し、ＳＲラッチ２１０をリセットする。その結果、ｃ（ｔ）は低に設定される。パルスが第２のマルチプレクサ２０４のタップ１４に達するや否や、新しいスイッチングサイクルが始まる。入力が小さく、例えば、ｄ［ｎ］＝０００１の時には、パルスは、ＳＲラッチをＭＵＸ−Ｂのタップ１に設定し、１つの低速遅延セル及び１つの高速遅延セルのみを横断し、次に、第１のマルチプレクサのタップ１において出力をリセットする。それによって低いデューティ比値が生じる。
【００２４】
図３は、例示的なデジタルプログラマブルカレントスターブド(current starved)遅延セル、及びそれに対応する電流バイアス回路を示している。
【００２５】
このセルの遅延は、ノードＡに見られる等価キャパシタンス、及びプログラマブルバイアス回路によってミラーリングされる電流に依存する。この電流は、同時に通電する異なるサイズ（Ｗ／Ｌ、Ｗ／Ｌ、２Ｗ／Ｌ、４Ｗ／Ｌ、及び８Ｗ／Ｌ）のトランジスタの数を変更することによって２進方式でプログラムすることができる。
【００２６】
不均一な遅延セルを有するＤＰＷＭ構造は、非線形性問題に遭遇する可能性がある。一部の場合の高速遅延セルと低速遅延セルの間の不整合は、ＤＰＷＭの特性を非単調にする要因になる可能性がある。その結果、局所的な正のフィードバック、及びシステムの不安定性が発生する可能性がある。
【００２７】
リングベースのセグメント化ＤＰＷＭの線形性を維持するのに、線形化ブロックを用いることができる。図４に示しているブロックは、高速セル及び低速セルの遅延が、低速セルが高速セルの厳密に１６倍低速であるようなものであることを保証することができる。
【００２８】
線形化ブロックは、１６個の高速遅延セルを含む複製遅延線で構成することができる。この遅延は、低速遅延線からのタップによって生成される信号ｆclkに整合させることができる。この信号の周期は、２つの低速遅延セルの遅延に対応するものとすることができる。ｆclkの立ち上がりエッジは、複製遅延線内でのパルス伝播を開始する。負のエッジは、遅延線の各々の中間ノードをラッチすることができる。遅延が完全に整合した場合には、伝播しているパルスはちょうど１５番目のセルに達し、余分のセルの出力は変わらずにゼロになる。従って、複製ブロックの出力は、ｆclkの負のクロックエッジによって「１０」状態をラッチすることになる。しかし、遅延が低速すぎる場合には、この出力は、パルスが十分遠くまで伝播していないことを示す「００」状態をラッチすることになる。それによってレジスタは、別の遅延要素を追加することによって遅延を増加するように命令されることになる。遅延が高速すぎた場合には、この出力は、パルスが過度に遠くまで伝播したことを示す「１１」状態をラッチすることになり、それによってレジスタは、遅延要素を削除することで遅延を減少するように命令される。この手法でセルの整合が保証される。
【００２９】
システムを外部クロックと同期するのにこの同じ構造を用いることができ、これは、一部の場合に電磁干渉を最小にするのに必要とされる。更に、発振器の周波数とクロック周波数を同期するために、付加的な周波数調整ブロック及び１６個の低速遅延セルを含む複製遅延線を用いることができる。
【００３０】
一部の場合に、特定用途向けＩＣ上のＤＰＷＭの実施が可能ではなく、及び／又はＦＰＧＡ内に実施されたデジタル制御方式を必要とする時には、本明細書に提供しているアーキテクチャを新しい実施技術に適合するように容易に修正することができる。更に、図３の特別仕様のデジタルプログラマブルカレントスターブド遅延セルを図５に示している全デジタルプログラマブル遅延セルと置換することができる。
【００３１】
セルを通じての伝播時間は、入力信号ｉが、セルの出力である「出力」に達する前に通過するＤ−フリップフロップの個数に依存するものとすることができる。この伝播は、カレントスターブド遅延セル内に用いられる信号ｆsw［ｎ］に同等な外部信号ｆ［ｎ］を用いて調整することができる。この場合には、ｆ［ｎ］の２個の最上位ビットであるｆms［ｎ］は、信号が、４個のＤ−フリップフロップから成るブロックをいくつ通過するかを定めるのに用いられ、２個の最下位ビットｆls［ｎ］は、１個のＤ−フリップフロップしか持たないブロックを通じての伝播を調整する。
【００３２】
図２のＤＰＷＭは、標準のＣＭＯＳ０．１８μｍ工程において、コントローラの一部としてチップ上に実施される。表Ｉに記載しているチップパラメータは、ＨＳＰＩＣＥシミュレーションによって得られ、そのレイアウトを図６に示す。これらの結果は、僅か４．５μＡ／ＭＨｚという非常に低い電力消費を明らかにしており、新しく発明したアーキテクチャが、実施において０．１ｍｍ2弱しか必要ではないことを示している。
【００３３】
更に、新しいアーキテクチャを利用する図１に示しているＤＰＷＭ及びコントローラは、ＦＰＧＡシステムを用いて実施され、３Ｗ、３．３Ｖの実験降圧スイッチング変換器を用いて試験された。図７の実験波形は、６．２ＭＨｚのスイッチング周波数における作動を示しており、本発明が、最先端アナログ方式のものと同等のスイッチング周波数で作動することができることが確認される。
【００３４】
（表Ｉ）
2010521925.tif 000003
【００３５】
本発明の実施形態は、非常に高い周波数の作動、低電力消費、小さいシリコン面積上への実施、及び独立型作動という要件を満たすデジタルパルス幅変調器（ＤＰＷＭ）のための新しいアーキテクチャを導入する。これらの要件の全ては、最新の携帯デバイスに用いられる低電力スイッチモード電源において非常に望ましいものである。これらの特性を得るために、ＤＰＷＭは、非対称発振器、デジタルプログラマブルカレントスターブド遅延セル、並びにパルス幅変調信号の立ち上がりエッジ及び立ち下がりエッジの可変位置決めを利用することができる。更に、周波数調整ブロックを用いて特性の線形性を保証することができる。
【００３６】
本発明の好ましい実施形態の以上の説明は、例示及び説明の目的で提供したものである。この説明は、網羅的であること又は本発明を開示した厳密な形態に限定するように想定されているものではない。多くの実施形態は、本発明の原理及びその実際の用途を最も適切に説明し、それによって当業者が様々な実施形態における本発明を想定される特定の使用に適する様々な修正と共に理解することを可能にするように選択かつ説明したものである。本発明の範囲は、特許請求の範囲及びその均等物によって規定されるように意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010521925.tif 000009
【図７】
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【国際調査報告】
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