(57)【要約】電子デバイスが少なくとも１の論理関数を実行するために示されている。デバイスは、電子取出器に連結された電子放出式の電極配列を具える。電極配列は、光電陰極と、陽極と、光電陰極と陽極の間に規定され、キャビティのわきに配列された１又はそれ以上のゲートとを具える少なくとも１の基本ユニットを具える。１又はそれ以上のゲートは電圧電源ユニットに接続可能であり、１又はそれ以上の論理値のそれぞれに対応する１又はそれ以上の入力電圧信号によって動作する。陽極は、得られる論理関数の指標であるデバイスの電気出力が読み出される浮遊電極として機能する。陽極は、同じデバイスの別の陰極陽極ユニットの光電陰極に電気的に接続される、又は別の電子デバイスの電極に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１の論理関数を実行する電子デバイスにおいて、当該デバイスが：電子取出器に連結された電子放出式の電極配列を具え、前記電極配列が、光電陰極と、陽極と、前記光電陰極と前記陽極の間に規定され、キャビティのわきに配列された１又はそれ以上のゲートとを具える少なくとも１の基本ユニットを具え、前記１又はそれ以上のゲートは電圧電源ユニットに接続可能であり、１又はそれ以上の論理値のそれぞれに対応する１又はそれ以上の入力電圧信号によって動作し、前記陽極は、得られる論理関数の指標である前記デバイスの電気出力が読み出される浮遊電極として機能し、前記陽極は、以下の：別の陰極陽極ユニットの光電陰極に電気的に接続される、又は別の電子デバイスの電極に接続される構成のうちの１つを具えることを特徴とするデバイス。
【請求項２】
請求項１に記載のデバイスにおいて、前記入力信号が、別の電子デバイスの前記出力であることを特徴とするデバイス。
【請求項３】
請求項１又は２に記載のデバイスにおいて、前記浮遊陽極が、前記電子取出器に曝され追加の陽極に付随する追加の陰極に電気的に接続されていることを特徴とするデバイス。
【請求項４】
請求項３に記載のデバイスにおいて、前記少なくとも１のゲートの前記少なくとも１の入力電圧が、前記追加の陰極からその付随する陽極への電流の流れに作用し、これによって、前記デバイスの出力に作用することを特徴とするデバイス。
【請求項５】
請求項３又は４に記載のデバイスにおいて、前記１又はそれ以上のゲートへの前記１又はそれ以上の入力電圧が前記デバイスによって実行される前記論理関数を決定し、前記論理値「０」及び「１」に対応する前記出力電圧値と同じ論理値に対応する前記入力電圧値が同じであるように、前記追加の陰極及び陽極によって形成されるユニットの構成が前記デバイス出力を決定することを特徴とするデバイス。
【請求項６】
請求項１乃至５のいずれか１項に記載のデバイスにおいて、前記１又はそれ以上の陰極が、前記電子取出器の照明ユニットに連結された光電陰極であることを特徴とするデバイス。
【請求項７】
請求項３乃至６のいずれか１項に記載のデバイスにおいて、電圧が、前記陰極と前記追加の陽極の間で維持されることを特徴とするデバイス。
【請求項８】
請求項３乃至７のいずれか１項に記載のデバイスにおいて、前記電極配列が、トライオード及びダイオード構造を具え、前記トライオード構造は、前記陰極、陽極、及びこれらの間のゲートによって形成され、前記ダイオード構造は、前記追加の陰極と陽極によって形成され、前記デバイスがインバータとして動作可能であることを特徴とするデバイス。
【請求項９】
請求項３乃至８のいずれか１項に記載のデバイスにおいて、前記電極配列が、ここに同じ又は異なる論理状態に対応する同じ又は異なる入力電圧を供給するための２つのゲートを具えることを特徴とするデバイス。
【請求項１０】
請求項９に記載のデバイスにおいて、前記２つのゲートが、ＮＯＲ、ＮＡＮＤ、ＯＲ、及びＡＮＤ論理ゲートのうちのいずれか１つとして前記デバイスの動作を可能とするように、互いに対して及び第１の陰極陽極ユニットに対して配列されていることを特徴とするデバイス。
【請求項１１】
請求項１０に記載のデバイスにおいて、前記ゲートが環状電極であることを特徴とするデバイス。
【請求項１２】
請求項１０に記載のデバイスにおいて、前記ゲートの電極が、第１の陰極とそれに関連する陽極との間の実質的に同じ平面で間隔を空けて位置するハーフリング電極として構成され、前記デバイスがＮＯＲ論理ゲートとして動作可能であることを特徴とするデバイス。
【請求項１３】
請求項３乃至１０のいずれか１項に記載のデバイスにおいて、ここに論理値「０」及び「１」のいずれか１つに対応する電圧値を供給するための基準電極と、第１の陽極側に位置するコレクタ電極とを具え、これによって、第１の陽極に０の電流をもたらす、前記コレクタに向けて前記放出電子の選択的な偏向を提供し、これによって、前記デバイスは、ＯＲ及びＡＮＤ論理ゲートのいずれか１つとして動作することを特徴とするデバイス。
【請求項１４】
請求項３乃至１２のいずれか１項に記載のデバイスが、第１の陽極側に位置するコレクタ電極を具え、これによって、第１の陽極に０の電流をもたらす、前記コレクタに向けて前記放出電子の選択的な偏向を提供することを特徴とするデバイス。
【請求項１５】
請求項１４に記載のデバイスにおいて、前記コレクタ電極が、第１の陽極を囲む環状電極であり、前記デバイスがＸＯＲ論理ゲートとして動作可能であることを特徴とするデバイス。
【請求項１６】
少なくとも１の論理関数を実行する電子デバイスにおいて、当該デバイスが：少なくとも１の陰極、少なくとも１の陽極、及び少なくとも１のゲートを具える第１のユニットと、少なくとも１の陰極及び少なくとも１の陽極を具える第２のユニットとを具える、電子取出器に連結された電子放出式の電極配列を具え；前記少なくとも１のゲートは、電圧電源ユニットに接続可能であり、少なくとも１の論理値のそれぞれに対応する入力電圧によって動作され；第１のユニットの前記陽極及び第２のユニットの前記陰極は、互いに電気的に接続されており、前記デバイスの電気出力が前記印加される少なくとも１の入力電圧に応答して前記デバイスを通る電流の流れの指標として読まれる浮遊電極であることを特徴とするデバイス。
【請求項１７】
複数の論理関数を実行するための電子デバイスにおいて、当該デバイスは、１又はそれ以上の基本ユニットを具え、各々が、電子取出器に連結している光電陰極と、陽極と、前記光電陰極と陽極の間のキャビティの少なくとも１の軸に沿って間隔を空けた関係で配列された複数のゲートを具えるゲート配列とを具え、これによって、結果的に前記キャビティ内の電界に作用する、前記ゲートの入力電圧として印加される複数の異なる組合せの入力信号を可能とし、これにより、前記入力信号のそれぞれの論理関数に対応する前記陽極の電気出力に作用することを特徴とするデバイス。
【請求項１８】
請求項１７に記載のデバイスにおいて、前記陽極が、別の電子デバイスのゲート電極であることを特徴とするデバイス。
【請求項１９】
請求項１７又は１８に記載のデバイスにおいて、前記ゲート配列が、前記キャビティに沿って延在する一次元のゲートアレイを構成することを特徴とするデバイス。
【請求項２０】
請求項１７乃至１９のいずれか１項に記載のデバイスにおいて、前記ゲート配列が、第１の軸に沿って間隔をあけた第１のゲートアレイと、第２の軸に沿って間隔をあけた第２のゲートアレイとを具え、前記第１及び第２の軸が、前記キャビティの軸に実質的に垂直であり、前記ゲート配列が、前記光電陰極から放出される電子のためのデフレクタとして動作し、これにより、前記印加される入力電圧に従って前記電子経路に作用することを特徴とするデバイス。
【請求項２１】
請求項１７乃至２０のいずれか１項に記載のデバイスにおいて、前記陽極が、陽極セグメントの配列を規定するセグメント電極であり、前記ゲートの前記入力電圧に従う前記電子の偏向が、選択された前記１又はそれ以上の陽極セグメントに前記電子を向けることを特徴とするデバイス。
【請求項２２】
請求項２１に記載のデバイスにおいて、前記デバイスの出力は、実装される前記論理関数を表す前記陽極セグメントを接続することによって規定されることを特徴とするデバイス。
【請求項２３】
請求項１７乃至２２のいずれか１項に記載のデバイスにおいて、前記ゲート配列が、前記光電陰極の平面近傍に位置することを特徴とするデバイス。
【請求項２４】
請求項２１に記載のデバイスにおいて、前記陽極セグメントの少なくともいくつかのうちの各々が、複数の前記ゲートに連結されており、前記ゲートは、前記陽極の平面近傍の前記キャビティに沿って延在する少なくとも１のゲートアレイに位置し、前記デバイスによって実行される前記論理関数の多様性及び複雑さを増すことができることを特徴とするデバイス。
【請求項２５】
請求項２１に記載のデバイスにおいて、前記陽極セグメントが、陽極キャビティに沿って延在する対応するゲートアレイを具える少なくとも１の陽極キャビティに付随することを特徴とするデバイス。
【請求項２６】
複数の論理関数を実行するための電子デバイスにおいて、当該デバイスは、電子取出器に連結された陰極を具える偏向デバイスと、光電陰極と陽極の間のキャビティの少なくとも１の軸に沿って間隔を空けて離れた関係で位置する複数のゲートを具えるゲート配列とを具え、これによって、結果的に前記キャビティ内の電界に作用する、前記ゲートの入力電圧として印加される複数の異なる組合せの入力信号を可能とし、セグメント化陽極が、陽極セグメントアレイを規定し、前記ゲートの前記入力電圧に従う前記電子の偏向が、前記電子を選択される前記１又はそれ以上の陽極セグメントに向けることができることを特徴とするデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気回路において論理演算を実行するために用いるデバイスに関する。
【背景技術】
【０００２】
デジタル回路は、デジタルデータを保存し操作するために用いられる。データはバイナリ形式で保存され、その操作は、論理演算を介して実行される。トランジスタやダイオード、デジタル回路の構成要素は、基本的に、電流の流れを妨げるか、許可する「スイッチ」として機能する。バイアス限界で動作すると、このようなスイッチは、実際には電流のない状態であるか、最大電流の状態であるかのいずれかにそれぞれ対応するカットオフ又は飽和のいずれかの状態となりうる。回路はこの特性を利用するように設計されており、トランジスタ又はダイオードは、バイナリビットの物理的な表現として機能する。デジタル回路はしばしば、「論理ゲート」と呼ばれるより小さい電子回路を具える。各論理ゲートは、このような電気的に制御された「スイッチ」配列であり、その入力信号、すなわち、電流および／または電圧にブール論理の関数を適用する。出力は、電流または電圧であり、これ自体が順に他の論理ゲート（複数の論理ゲート）を制御可能なシングルビットの表現である。
【０００３】
いくつか異なる種類の論理ゲートがある。
【０００４】
ダイオード論理（ＤＬ）ゲートは、ＡＮＤ及びＯＲ論理関数を実行するためにダイオードを用いる。これらは単純で安価であるが、これらはデジタル信号を急速に劣化させる傾向があり、ＮＯＴ（反転）関数を実行することができない。
【０００５】
抵抗−トランジスタ論理（ＲＴＬ）ゲートは、複数の入力信号を結合するために動作可能なトランジスタを用いる。これらのトランジスタも、結果として生じる結合信号を増幅し、反転し、そして、追加のトランジスタが、しばしば出力を再反転するために具えられる。この結合は、クリーン出力信号と、必要に応じて反転又は再反転のいずれかを提供する。ＲＴＬゲートは、ほとんどＤＬゲートと同じ程度に単純であり、安価であるが、これらは、各ゲートのための電源からかなりの量の電流を使用する。別の制限は、ＲＴＬゲートが最新のコンピュータに用いる高速でのスイッチが不可能であるということである。
【０００６】
ダイオード−トランジスタ論理（ＤＴＬ）ゲートは、ＡＮＤ又はＯＲ論理関数を行うためにダイオードを用い、トランジスタで結果を増幅する。これらの論理ゲートは、基本的にＤＬゲートを使用し、論理反転を提供し、信号を再生するために出力にトランジスタを追加する。
【０００７】
集積回路構成は、トランジスタを具えるＤＴＬゲートにおいて、入力ダイオードを置換してより効率化する。その結果がトランジスタ−トランジスタ論理（ＴＴＬ）ゲートであり、これは長年にわたり標準になっている。ＴＴＬデバイスは、バイポーラトランジスタスイッチを使用し、０−０．８Ｖ＝「０」，２−５Ｖ＝「１」のようにバイナリ値を規定する。これらは安価であるが、多くの電力を使用し（個々のゲートは、３−４ｍＡを使用しうる）、＋５Ｖの入力電圧が供給されなければならない。ＴＴＬチップの低電力Ｓｃｈｏｔｔｋｙバージョンは、電力の２０％を使用するが、より高価である。
【０００８】
エミッタ結合論理（ＥＣＬ）ゲートは、トランジスタが飽和してそのままにされるときの固有の「遅延」を避けることによって超高速で動作するように構成されている。論理ゲートのトランジスタは、決して完全にカットオフされず又は飽和しないで、常に、これらの活動的な動作領域内にある。その結果、トランジスタは、「電荷蓄積」時間を有さず、従って、かなり早く状態を変えることができる。しかしながら、これらのゲートは、正確に動作するために、かなりの量の電流を要求する。
【０００９】
相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、ＭＯＳＦＥＴから作られる。これらは、ＴＴＬデバイスより所要電力の点でかなり低く、広範囲の供給電圧（例えば、３−１８Ｖ）で動作するが、静電気に極端に敏感である。
【００１０】
ＰＭＯＳ及びＮＭＯＳ（Ｐ−及びＮ−チャネル・金属・酸化物・半導体）デバイスは、ＴＴＬチップより高い構成要素密度を提供するが、ＣＭＯＳのように、放電による損傷に敏感である。この群は、ＣＭＯＳのように多くのＴＴＬチップ均等物を具えず、ＶＬＳＩ大規模集積回路に主に使用される。
【００１１】
本出願の出願人に譲渡されたＷＯ２００６／０７７５９６は、真空中で動く自由電子を用いる論理関数を実装するデバイスを開示している。本技術に従って、このデバイスの出力は、特定の入力フィールドに応じて１又はそれ以上の浮遊電極を充電／放電することによって作られ、出力は、充電／放電した浮遊電極の電位として読まれる。デバイスは、自由な荷電粒子の伝搬のための真空スペースを規定するよう構成された電極の１又はそれ以上の基本ユニットを具え、入力信号を供給するための入力アセンブリと、入力アセンブリの近位側に収容され、出力信号を読み出すように機能する浮遊電極アセンブリとを具える。浮遊電極配列は、少なくとも１の自由荷電粒子ソース、及び荷電粒子を方向付け、入力信号に応答して充電可能及び放電可能でこれによって基本ユニットの出力を作る少なくとも１のターゲットを規定するよう構成される。
【発明の概要】
【００１２】
電子回路に使用する論理デバイスの技術において、陰極からの光又は熱電子放出の使用によって動作を改良でき、例えば、従来の集積技術を用いて、製造を簡単にする必要性がある。
【００１３】
本発明は、陰極からの光又は熱電子放出を使用して、ＮＯＴ、ＮＯＲ、ＮＡＮＤ、ＯＲ、ＡＮＤ、及びＸＯＲ論理ゲートのうちの少なくとも１つとして動作するように構成された新しい論理ゲートデバイスを提供する。本発明のデバイスは、自由空間の電子伝搬（例えば、真空で）を使用しており、電子取出器（照明および／または温度源）及び制御可能に動作する電圧電源に連結した電極配列を具える。
【００１４】
本発明のいくつかの実施例に従って、電極配列は、光電陰極と、陽極と、陰極−陽極キャビティ近傍の１又はそれ以上のゲートとを具える少なくとも１の基本ユニットを具える。陽極は、デバイス出力を読み出す／提供するための浮遊電極である。陽極は、別の陰極陽極ユニットの光電陰極（ゲートを具え又は具えずに）を提供するか、ＣＭＯＳなどの別のトランジスタ構造のゲートであるように構成されても良い。基本ユニットのゲートに関し、これ／これらを用いて、入力信号を供給してもよい。このような入力信号は、別のトランジスタ構造、例えばＣＭＯＳ式構造の出力にしてもよい。
【００１５】
上記実施例のいくつかの例に従って、電極配列は、少なくとも２の陽極それぞれを具える少なくとも２の陰極（例えば光電陰極）と、少なくとも１のゲートとを具える。本書における言葉「ゲート」は、入力電位が印加され、一般的に電流の流れに作用する（例えば、抑制又は偏向する）電極について言及している点に留意する必要がある。この構成は、一方の陰極電極ユニットの陽極と、他方の陰極陽極ユニットの陰極が浮遊電極であり（これらへの外部電圧電源はない）、互いに電気的に接続している。互いに電気接続している浮遊陰極及び陽極は、実際には、同じ陰極電極（共通のプレート）として与えられてもよいが、互いに電気接続された２つの離れた電極を用いることによって、ここからの出力信号の測定を簡単にするというより実際的な解決であることが理解されるべきである。
【００１６】
これらの実施例において、論理デバイスの電極は、第１の陰極とそれに付随する第１の陽極間の第１の電子の伝搬キャビティ、及び第２の陰極とそれに関連する第２の陽極間の第２の電子の伝搬キャビティを規定するために、間隔をあけた関係で配置される。電極は、２つのユニットの垂直又は横の配列で収容されても良い。ゲートは、環状又は離れたストライプ形式の電極にしてもよい。
【００１７】
論理的な「０」および／又は「１」に対応するデバイス入力は、制御可能な電圧電源ユニットから、又は場合によっては、別の電子デバイス（例えばＣＭＯＳ構造）の出力からのいずれかからゲートへの電圧電源として提供される。デバイス出力は、接続された浮遊電極（陰極と陽極）の電位として読まれ、これは、デバイスを通る電流に対応する。
【００１８】
次に、本発明のいくつかの実施例に従って、電極配列は、少なくとも２のユニットを形成することができ、一方は、陰極と、陽極と、少なくとも１のゲートとを具え、他方は、陰極と、陽極とを具える。第１のユニット（例えばトライオード）では、電流の流れは、ゲートの入力電位によって影響を受ける。これは、順に、第２のユニット（ダイオード）における電流の流れに影響を与え、第１のユニットの陽極及び第２のユニットの陰極で読まれる出力電位に影響を及ぼす。
【００１９】
第１のユニットの構成は、デバイスで実行される論理関数に対応し、これを決定する。言い換えると、第１のユニットは、各々が、異なる論理関数又は様々なデバイスの最適化に好適な多くの構成を具える一方、第２のユニット（ダイオード）が応答して、デバイスの出力を部分的に決定するようにしてもよい。
【００２０】
全体のデバイスの構成は、論理値「０」及び「１」に対応する出力電位値と同じ論理値に対応する入力電位値は、同じであるようにしてもよいと理解されるべきである。
【００２１】
いくつかの実施例では、デバイスは、ＮＯＴ論理関数（インバータ）を実行するように、および／またはＮＯＲ論理関数を実行するように構成される。一般的に、他の論理ゲートは、これら２つを用いて構成することができるが、面積の占有と記録密度に関して、各論理演算のためにより小さな、専用の構造を具えることが好適であるようにしてもよい。さらなる実施例は、ＮＡＮＤ、ＯＲ、ＡＮＤ、及びＸＯＲ論理ゲートについて記述される。同じデバイス構成は、多数のゲートおよび／または追加の基準電極を用いて、論理「０」及び「１」に対応する電圧をそれらへ適当に供給することによって、異なる論理ゲートを選択的に実装するために使用できる。
【００２２】
本発明のいくつか他の実施例によると、論理デバイスは、１又はそれ以上の基本ユニットを具え、各々が、陰極（光電陰極）と、陽極と、ゲート配列とを具える。ゲートは、陰極と陽極の間のキャビティに沿って間隔を空けた関係で配列される。陰極は、照明に曝され（直接又は間接）、一定の電圧が陰極と陽極の間に維持され、入力信号は、複数のゲートに供給される。陰極陽極キャビティ内の電界プロフィルは、ゲートへの入力信号に従って変化し、これにより、キャビティを通る電流と陽極の電気出力に影響を与える。基本ユニットの陽極は、ＣＭＯＳトランジスタのゲートを示しても良い。
【００２３】
本発明のさらに他の実施例によると、論理デバイスは、陰極（光電陰極）と、セグメント化（ピクセル化）陽極と、ゲート配列（離れたストライプ形式で）とを具える。後者は、キャビティ軸に沿って互いに間隔を空けて離れた少なくとも２つのゲートと、キャビティにわたって互いに間隔を空けて離れた少なくとも２つのゲートとを具える。この構成では、例えば４つのこのようなゲートに供給される電圧は、陰極から陽極へ電子の１６の異なる経路を提供する。
【００２４】
本発明のいくつか他の実施例では、上記２つの概念が組み合わされている。より具体的には、デバイスは、光電陰極と、２つの垂直軸に沿って互いに間隔を空けて離れたゲートと、セグメント化陽極とを具え、ここで、各陽極セグメントは、陽極平面近傍のキャビティ軸に沿って間隔を空けて離れた関係で配列される別のゲートアレイに付随している。この構成によって、これらを互いにリンクさせるＡＮＤオペレータによって論理関数のより大きな組合せが可能となる。
【００２５】
本発明の一の広い態様に従って、少なくとも１の論理関数を実行する電子デバイスが提供され、デバイスは：電子取出器に連結された電子放出式の電極配列を具え、電極配列が、光電陰極と、陽極と、光電陰極と陽極の間に規定され、キャビティのわきに配列された１又はそれ以上のゲートとを具える少なくとも１の基本ユニットを具え、１又はそれ以上のゲートは電圧電源ユニットに接続可能であり、１又はそれ以上の論理値のそれぞれに対応する１又はそれ以上の入力電圧信号によって動作し、陽極は、得られる論理関数の指標であるデバイスの電気出力が読み出される浮遊電極として機能し、陽極は、以下の：別の陰極陽極ユニットの光電陰極に電気的に接続される、又は別の電子デバイスの電極に接続される構成のうちの１つを具える。
【００２６】
入力信号は別の電子デバイスの出力でもよい。
【００２７】
本発明のいくつかの実施例では、浮遊陽極が、電子取出器に曝され追加の陽極に付随する追加の陰極に電気的に接続されている。これらは、上記に説明したように、トライオード及びダイオード構造にしてもよい。
【００２８】
本発明の別の広い態様によると、少なくとも１の論理関数を実行する電子デバイスを提供し、デバイスは：少なくとも１の陰極、少なくとも１の陽極、及び少なくとも１のゲートを具える第１のユニットと、少なくとも１の陰極及び少なくとも１の陽極を具える第２のユニットとを具える、電子取出器に連結された電子放出式の電極配列を具え；少なくとも１のゲートは、電圧電源ユニットに接続可能であり、少なくとも１の論理値のそれぞれに対応する入力電圧によって動作され；第１のユニットの陽極及び第２のユニットの陰極は、互いに電気的に接続されており、デバイスの電気出力が印加される少なくとも１の入力電圧に応答してデバイスを通る電流の流れの指標として読まれる浮遊電極である。
【００２９】
本発明のさらに別の広い態様に従って、複数の論理関数を実行するための電子デバイスを提供し、デバイスは、１又はそれ以上の基本ユニットを具え、各々が、電子取出器に連結している光電陰極と、陽極と、光電陰極と陽極の間のキャビティの少なくとも１の軸に沿って間隔を空けた関係で配列された複数のゲートを具えるゲート配列とを具え、これによって、結果的にキャビティ内の電界に作用する、ゲートの入力電圧として印加される複数の異なる組合せの入力信号を可能とし、これにより、入力信号のそれぞれの論理関数に対応する陽極の電気出力に作用する。
【００３０】
陽極は、別の電子デバイスのゲート電極にしてもよい。
【００３１】
ゲート配列は、キャビティに沿って延在する一次元のゲートアレイを構成してもよく、又はいくつか他の実施例では、第１の軸に沿って間隔をあけた第１のゲートアレイと、第２の軸に沿って間隔をあけた第２のゲートアレイとを具え、第１及び第２の軸が、キャビティの軸に実質的に垂直である。後者の場合には、ゲートは、光電陰極から放出される電子のためのデフレクタとして動作し、従って、印加される入力電圧に従って電子経路に作用する。陽極が、陽極セグメントの配列を規定するセグメント電極であり、ゲートの入力電圧に従う電子の偏向が、選択された１又はそれ以上の陽極セグメントに電子を向けるようにしてもよい。デバイスの出力は、実装される論理関数を表す陽極セグメントを接続することによって規定されてもよい。ゲート配列が、光電陰極の平面近傍に位置してもよい。いくつかの実施例において、陽極セグメントは、陽極の平面近傍のキャビティに沿って延在する少なくとも１のゲートアレイに配列された複数のゲートに連結されており、デバイスによって実行される論理関数の多様性及び複雑さを増すことができる。
【００３２】
次に、本発明の更なる態様に従って、複数の論理関数を実行するための電子デバイスが提供され、デバイスは、電子取出器に連結された陰極を具える偏向デバイスと、光電陰極と陽極の間のキャビティの少なくとも１の軸に沿って間隔を空けて離れた関係で位置する複数のゲートを具えるゲート配列とを具え、これによって、結果的にキャビティ内の電界に作用する、ゲートの入力電圧として印加される複数の異なる組合せの入力信号を可能とし、セグメント化陽極が、陽極セグメントアレイを規定し、ゲートの入力電圧に従う電子の偏向が、電子を選択される１又はそれ以上の陽極セグメントに向かわせることができる。
【図面の簡単な説明】
【００３３】
本発明を理解し、どのように実際に実施されるかを理解するために、以下の図面を参照して、非限定的な例示として実施例が説明されている。
【図１】図１は、ＮＯＴ論理ゲートとして動作可能な本発明の論理ゲートデバイスの一例の概略図である。
【図２Ａ】図２Ａは、ＮＯＲ論理ゲートとして動作可能な本発明の２つの実施例の概略をそれぞれ示す。
【図２Ｂ】図２Ｂは、ＮＯＲ論理ゲートとして動作可能な本発明の２つの実施例の概略をそれぞれ示す。
【図３】図３は、ＮＡＮＤゲートとして動作可能な本発明のさらに別の実施例の概略図である。
【図４】図４は、ＯＲ又はＡＮＤ論理ゲートとして動作可能な本発明のデバイスを例示している。
【図５】図５は、ＸＯＲ論理ゲートとして動作可能な本発明のデバイスのさらなる例を示す。
【図６】図６は、本発明の別の実施例による論理デバイスを例示している。
【図７】図７は、本発明のさらに別の実施例による論理デバイスを例示している。
【図８】図８は、同様の論理関数を実装するＣＭＯＳ式デバイスの性能と本発明の論理デバイスの性能を比較している。
【発明を実施するための形態】
【００３４】
本発明は、様々な論理関数、例えばＮＯＴ、ＮＯＲ、ＮＡＮＤ、ＯＲ、ＡＮＤ、及びＸＯＲなどを実装するように構成される新しい電子デバイスを提供する。本発明は、光又は熱電子放出可能な、陰極からの電子放出の原理に基づいて自由な電子伝搬（例えば真空で）を用いる。より詳しくは、本発明は、光電陰極を具えて使用され、したがって、この特定の実施に関し、以下に説明しているが、本発明は、この特定の実施に限定されないと理解されるべきである。
【００３５】
本発明のいくつかの実施例によると、電子デバイスは、第１及び第２の陰極陽極ユニットを規定する電極配列と、第１の陰極陽極ユニット内にゲートとを具える。第１のユニットの陽極（１又はそれ以上のゲートを具える）及び第２のユニットの陰極（ダイオード）は、浮遊電極であり（これらへの外部電圧電源を有しない）、互いに電気的に接続している。デバイス入力はゲートに供給され、デバイス出力は浮遊電極で読まれ、これはデバイスを流れる電流の指標となる。
【００３６】
図１を参照すると、上記実施例による本発明の論理ゲートデバイス１００の一例が概略的に示されている。本発明は非限定的な例示に過ぎず、デバイス１００は、実質的に対象的な円筒形状である。本実施例では、デバイス１００は、論理的インバータ（ＮＯＴゲート）として動作するよう構成されている。
【００３７】
デバイス１００は、２つの光電陰極１０１及び１０２と、２つの陽極１１１及び１１２と、光電陰極１０１と陽極１１１の間のゲート１２１（断面が環状の電極）とを具える電極配列を具える。光電陰極１０１及び陽極１１１は、第１の陰極陽極ユニット１００Ａを形成し、光電陰極１０２及びその関連陽極１１２は、第２の陰極陽極ユニット１００Ｂを形成する。ゲート１２１は、第１の陰極陽極ユニット１００Ａに接続している。このように、１のゲートを用いる本実施例において、デバイスはトライオード構造１００Ａ及びダイオード構造１００Ｂによって形成される。本実施例では、電極１０１、１２１、１１１、１０２、及び１１２の全てが垂直に整列しており、間隔をあけて実質的に平行な平面に位置する。陽極１１１及び光電陰極１０２は、浮遊電極であり、これらの間は電気的に接続している。第１および／または第２の陰極陽極ユニットの電極間のスペース内の媒体は、所望の圧力の気体を収容していても又は所望の程度まで減圧してもよいが、電極間の距離が、媒体を移動する荷電粒子の平均自由行程を超えないことが好ましい。
【００３８】
光電陰極１０１と１０２は、照明源１０３からの照明に露出できるようにしてもよい。光電陰極１０２の照明は、その放電を提供すると理解されるべきである。動作中、光電陰極１０２は、常に陽極１１１を放電する。陽極１１１（及び光電陰極１０２）に達する電位は、ゲートの入力電圧によって作られるフィールドにのみ依存する。入力電圧によって、デバイスを通じて電流が流れる場合、浮遊電極の電圧はＶＤＤの約半分にしうるものであり、光電陰極１０１は接地電位であり、陽極１１２は、特定の０以外の電位ＶＤＤである（詳細は後述する）。電子が陽極１１１に達することができない場合、浮遊電極の電位ＶｏｕｔはＶｄｄとなりうる。電流は、デバイスの充電／放電が起こる速度を決定し、それゆえ、デバイスの速度を決定する点に留意する必要がある。電流の強さを決定するパラメータは、ＶＤＤの絶対値と陰極陽極距離と同様に、主に照明源の光出力である。
【００３９】
照明源は、発光ユニット（１又はそれ以上の光エミッタを具える）によって、又は遠隔光エミッタ、例えば光電陰極層を支持する基板で作られた、例えば光学ウインドウに連結された光ガイドユニットによって構成されてもよい。光電陰極の照明は、直射照明（光電陰極１０２に関して実線で図１に示すように）、外面の照明（光電陰極１０１に関して点線で図に示すように、「後照明」）、および／または陽極からの反射（光電陰極１０１に関して点線で図に示すように）を含んでも良い。光電陰極の照明は、ここから電子放出できる。
【００４０】
光電陰極１０１及び陽極１１２は、制御可能な電圧電源（特に示さず）に接続されている。本記述において、光電陰極１０１は接地電位であり、陽極１１２は０以外の特定の電位ＶＤＤである。ゲート電極１２１は電圧電源ユニット１０５から入力電圧Ｖｉｎを供給され、これは、制御ユニット１０９によって操作可能で制御可能な電圧電源か、別のデバイスの出力（特に示さず）によって構成されても良い。デバイス１００の出力は、適当な電気検出器１０７によって読みとられるか、別のデバイスへの入力として機能する、記載された出力電圧ＶＯＵＴである。出力電圧ＶＯＵＴは、接続された浮遊電極の電位として読まれ、ゲートの入力電圧に応答してデバイスを流れる電流からの影響をうける。それゆえ、検出される出力電圧は、入力電圧信号によって影響を受ける、デバイスを通る電流の指標となる。
【００４１】
上述したように、論理的インバータとして動作するように構成されるデバイス１００は、２つのデバイス：トライオード１００Ａ（光電陰極１０１と、陽極１１１と、ゲート１２１とを具える第１の陰極陽極ユニット）と、ダイオード１００Ｂ（光電陰極１０２と、陽極１１２とを具える第２の陰極陽極ユニット）とを具える。ダイオードでは、光電陰極１０２の電界は、光電陰極１０２の所定の照明下における、光電陰極１０２と陽極１１２の間の電位差Ｖｄ、及びこれらの間の距離Ｄｄによって決定される。トライオードでは、その所定の照明の下、光電陰極１０１の電界は、有効電位Ｖｔ＝Ｖｇａｔｅ＋Ｖａｎｏｄｅ／μによって近似され、ここで、Ｖｇａｔｅは、光電陰極１０１の電位に対するゲート１２１の電位、Ｖａｎｏｄｅは、光電陰極１０１の電位に対する陽極１１１の電位、μは、所定の電極幾何学的因子に対してμ＞１で一定である幾何学的因子である。
【００４２】
トライオード及びダイオードデバイスの各々は典型的なＩ／Ｖ特性を有し、この特定の２ポイントは、１の最大電流及び光電陰極陽極の最低電圧（陽極は光電陰極に対して負である）と、１のほぼ０の電流及び高（負）電圧とを規定できる。デバイスの特性は、チャイルドの法則によって、少なくともいくつかの近似で表すことができ、これによって、デバイスを通る電流は、結果として生じる空間電荷によって制限される。従って、ダイオードでは、電流Ｉｄは、Ｖｄ３／２／Ｄｄ２に比例する。トライオードでは、同様の関係が存在し、電流Ｉｔは、Ｖｔ３／２／Ｄｔ２に比例し、ここで、Ｄｔは、陰極１０１、ゲート１２１、及び陽極１１１の間の距離と幾何学的因子μに依存する光電陰極１０１と陽極１１１の間の有効距離である。本実施例において、デバイスは、有効距離Ｄｄ及びＤｔが同じになるように作られる。
【００４３】
電極は、一般的に異なる材料（例えば、ＡｕとＡｌ）で作られ、従って、印加される電位差に加え、接触する各対の電極間に起こる接触電位差が存在する。図１の実施例では、２つの接触電位差：光電陰極１０１と陽極１１１の間の電位差ＶＣＰＤ＿ＰＡと、光電陰極１０１とゲート１２１の間の電位差ＶＣＰＤ＿ＰＧを考慮する。この表記において、ＶＣＰＤが大きくなるほど、電子が陽極に達するのを止める減速電界はより大きくなることに注意すべきである。
【００４４】
続いて、インバータデバイス１００を流れる一定の０ではない電流Ｉ＞０が存在するとき、出力電圧Ｖｏｕｔに対応するように論理的出力「０」は規定され、デバイスを通る電流がない、Ｉ＝０のときに出力電圧Ｖｏｕｔに対応するように論理的出力「１」が規定される。
【００４５】
Ｉ＞０のとき、電流は、トライオード１００Ａとダイオード１００Ｂを共に流れ、空間電荷レジームで動作すると仮定する。空間電荷電流は、上記の関係によって決定され、光子放出電流は、空間電荷レジームで動作するデバイスのためにより大きくなければならない。したがって、照明の強さ（光電陰極の適当な量子収量と仮定する）は、必要な電流を作るのに十分にすべきである。光電陰極陽極の有効距離は両方のデバイスで同様に選択されるので、この場合の出力電圧は、ＶＤＤの約半分である。従って、
2010511342.tif 000003
は、論理出力「０」に対応する。デバイスは、必ずしも空間電荷レジームで動作する必要はないが、空間電荷に限定されないレジームで、又は両方の組合せで動作するようにしてもよいことに留意すべきである。
【００４６】
Ｉ＝０のとき、トライオード１００Ａとダイオード１００Ｂは共に、このように、光電陰極１０１、１０２から放出された電子がそれぞれの陽極１１１、１１２に到達できない関係のある電位状態にある。トライオードの陽極１１１は、ダイオードの光電陰極１０２に電気的に接続されているが、これらの電極は両方とも「浮遊している」（すなわち、電圧源に接続されていない）。浮遊電極の電位は、光電陰極１０１から陽極１１１に達するが、光電陰極１０２から放出されない電子の結果として蓄電される電荷に依存する。この電位は、放出される電子の最大運動エネルギＫｍａｘによって実際に決定され、それぞれの光電陰極に対する陽極の有効電位は約（−Ｋｍａｘ／ｅ）（ここで、ｅは電荷量、Ｋｍａｘは電子ボルトである）であるので、陽極に達するのに十分なエネルギを有する放出電子はない。
【００４７】
ダイオードデバイス１００Ｂにわたる電圧低下Ｖｄが、
2010511342.tif 000004
の条件を満たすとき、電子は光電陰極１０２から出ることができない。
【００４８】
ＶＣＰＤ＿ＰＡ＞Ｋｍａｘ／ｅは０のままであり（放出電子は、陽極に達するのに十分なエネルギを有しないので）、ダイオードにわたる初期の電圧低下が（−Ｋｍａｘ／ｅ＋ＶＣＰＤ＿ＰＡ）より大きい場合、これはＶｄが最終的に達する値であり、電子は出ることができず、Ｉ＝０である。
【００４９】
数値例を示すために、Ｋｍａｘ／ｅ＝０．２５Ｖ及びＶＣＰＤ＿ＰＡ＝１．５Ｖを選択する。はじめに、Ｖｄ＝０の場合、デバイスにわたって１．５Ｖの減速電界を「経験する(sees)」、０．２５ｅＶの運動エネルギを持つ電子は、光電陰極と陽極の間の距離Ｄｄの０．２５／１．５に達し、それから光電陰極に戻りうる。従って、電荷の移動がなく、ダイオードにわたる電圧低下は０のままとなる。しかしながら、陽極が、初期に、光電陰極より正の１．７５Ｖである場合、０．２５ｅＶの運動エネルギを有して放出された電子は、陽極に達する。第１の電子は、１．７５−１．５＋０．２５＝０．５ｅＶの総運動エネルギで陽極に達する。光電陰極から陽極への電子の移動は、より大きい正の光電陰極（又はより小さい正の陽極）をもたらし、従って、ダイオードにわたる電圧低下を減少させる。陽極と光電陰極間の電位差が減少する量は、陽極光電陰極の静電容量に起因する：静電容量がより少ないほど、電位低下はより大きい。放出電子が、運動エネルギ０で陽極に達すると、光電陰極は、電子を損失しなくなる。これが起こると、電子はまったく陽極に達することができない。以下の条件
2010511342.tif 000005
が満たされるときに、これが起こる。
【００５０】
Ｉ＝０、Ｖｄ＝（−Ｋｍａｘ／ｅ）＋ＶＣＰＤ＿ＰＡのとき、ダイオードにわたる電位低下が得られ、出力電圧は、陽極の電位ＶＤＤを足すことによって、決定することができる。それゆえ、Ｉ＝０では、出力電圧は、Ｖｏｕｔ＝ＶＤＤ−Ｖｄ＝ＶＤＤ＋Ｋｍａｘ／ｅ−ＶＣＰＤ＿ＰＡであり、これは論理出力「１」に対応する。
【００５１】
反転を達成するために（すなわちＮＯＴ演算）、入力電圧Ｖｉｎ（ゲート１２１に印加される）が論理「０」に対応するとき、逆に、出力電圧Ｖｏｕｔが論理「１」に対応するように、適当な材料及び光源エネルギ（又は波長）を選択する必要がある。この条件を、以下の表１にまとめる：
表１
2010511342.tif 000006
【００５２】
表１はほとんど正確であるが、ＶＣＰＤ＿ＰＧ、光電陰極１０１とトライオード１００Ａのゲート１２１間の接触電位差の影響を考慮していない。ＶＣＰＤ＿ＰＧの影響は、ゲートと光電陰極の間に印加される電位差のオフセットを作るために必要であり、有効電位差は
2010511342.tif 000007
となり、ここでＶｇａｔｅｅｆｆは、ＶＣＰＤ＿ＰＧが０であった場合に電子が「経験」しうる電位である。
【００５３】
例えば、ＶＣＰＤ＿ＰＧ＝２．５Ｖの場合、＋２．５Ｖの正電圧をゲート１２１に印加することは、ＶＣＰＤ＿ＰＧ＝０のときにゲートに０Ｖを印加することに等しい。これを考慮すると、条件は表２に正確に与えられる。
表２
2010511342.tif 000008
【００５４】
デバイスの特性は、２つの追加的な条件によって選択可能である。
【００５５】
１．Ｉ＞０では、Ｖｉｎｅｆｆ＝−Ｋｍａｘ／ｅである。これは、ゲートに電流を流さない最低のゲート電圧である。この状態において、陽極の電位がＶＣＰＤ＿ＰＡより大きい限り、電流は、トライオードを通って流れると仮定される。
【００５６】
２．トライオードの「オン（ｏｎ）」（電流がトライオードを通って流れる）の状態と「オフ（ｏｆｆ）」（電流が流れない）の状態の間のゲート電圧Ｖｉｎｅｆｆの差は、２・Ｋｍａｘ／ｅである。この因子に関して若干の自由度があり、幾何学的因子μにも関連する。μ＞１であるかぎり、オフの状態で、陽極電圧にかかわらず電流は流れず、陽極電位は、「オン」と「オフ」の場合の両方で同じオーダの大きさであると仮定する。
【００５７】
数自体は、変更又は調整可能であると理解されるべきである。
【００５８】
第１の条件から、Ｉ＞０では、
2010511342.tif 000009
が得られる。
【００５９】
第２の条件から、Ｉ＝０では、
2010511342.tif 000010
が得られる。
【００６０】
これは以下の結果を導く：
2010511342.tif 000011
【００６１】
本発明に従い及び上記関係によるインバータの特性の選択の数値例は、
2010511342.tif 000012
によって得られる。
【００６２】
それゆえ、ゲート材料と陽極材料の仕事関数の差は、１ｅＶであるべきである（例えば、それぞれＡｕ及びＡｌ）。表２にこれらの数値を入れると、表３が得られる。
表３
2010511342.tif 000013
【００６３】
「０」が（＋１．７５）Ｖで規定され、「１」が（＋２．２５）Ｖで規定される場合、表３は、インバータを記述する以下の表４となる。
表４
2010511342.tif 000014
【００６４】
本発明に係る論理デバイスは、高速スイッチングおよび／または低エネルギ消費を最適化するために改良できる点に留意するべきである。本発明に係るデバイスは、光電効果に限定されないことにも留意すべきである。即時の例として、制御された熱放出が使用されても良い。
【００６５】
他の論理関数が、例えば、追加のゲート電極と基準電圧を用いる前述した原理に従って実装されてもよい。
【００６６】
２００Ａ及び２００Ｂそれぞれに設計された論理ＮＯＲゲートデバイスの２つの例を示す図２Ａ及び２Ｂについて述べる。各デバイス２００Ａ及び２００Ｂは、図１のデバイスとほぼ同様に構成されている電極配列を具えており、すなわち、光電陰極、陽極、及びゲート電極が、それぞれ間隔をあけて実質的に平行な平面で垂直に配列されている。各デバイス２００Ａ及び２００Ｂは、２つの光電陰極２０１及び２０２と、２つの陽極電極２１１及び２１２と、２つのゲート電極２２１及び２２２とを具える。図２Ａの実施例では、ゲートは、環状電極であり、図２Ｂの実施例では、各ゲートが、断面を図示するように「環」の半分を形成している。
【００６７】
デバイス２００Ａ及び２００Ｂの動作原理は、各デバイス２００Ａ及び２００Ｂが、２つの入力電圧Ｖｉｎ１及びＶｉｎ２をそれぞれ許容できる２つの電極を具える点を除き、全体として、図１のインバータで記載したものと同様である。ゲートは両方とも、光電陰極２０１と陽極２１１の間のスペースにあり、入力Ｖｉｎ１及びＶｉｎ２の両方が論理「０」と対応するときのみ（すなわち、より低い２つの電圧値が使用される）デバイスに電流が流れず、Ｉ＝０、出力電圧Ｖｏｕｔは論理「１」と対応する（すなわち、より高い値）ように配置される。そうでなければ、Ｖｉｎ１及びＶｉｎ２のうちの１又は両方が「１」に対応する場合、Ｉ＞０であり、Ｖｏｕｔは論理「０」と対応する。これは、以下の表５にまとめられており、ＮＯＲゲートを説明している：
表５
2010511342.tif 000015
【００６８】
図３は、本発明のさらに別の実施例を示している。デバイス３００は、論理ＮＡＮＤゲートとして動作するように構成され示されている。デバイス３００は、垂直に配列された平行な電極（幾何学的円筒形状）の配列を具えており、２つの光電陰極３０１及び３０２と、２つの陽極電極３１１及び３１２と、２つの入力電圧Ｖｉｎ１及びＶｉｎ２それぞれを許容できる２つのゲート電極３２１及び３２２とを具える。ゲートはともに、光電陰極３０１と陽極３１１の間のスペースにある。ゲートは、２つの同心の環状に組み立てられる。入力Ｖｉｎ１及びＶｉｎ２の両方が論理「１」と対応するときのみ（すなわち、より高い２つの電圧値が使用される）、デバイスを通るＩ＞０であり、Ｖｏｕｔは論理「０」と対応する（すなわち、より低い値）。そうでなければ、Ｖｉｎ１及びＶｉｎ２のうちの１又は両方が「０」に対応する場合、Ｉ＝０であり、Ｖｏｕｔは論理「１」と対応する。これは、以下の表６にまとめられており、ＮＡＮＤゲートを説明している：
表６
2010511342.tif 000016
【００６９】
論理的ＯＲゲートまたは論理的ＡＮＤゲートとして動作できる論理的デバイス４００を例示している図４を参照する。デバイスは、垂直に配列された電極の配列を具えており、２つの光電陰極４０１及び４０２と、２つの陽極電極４１１及び４１２と、２つのゲート電極４２１及び４２２と、基準電圧電極（又は電極セット）４３０とを具え、さらに、光電陰極４０１に内部的に接続しても、又は接続してなくてもよい追加のコレクタ電極（「陽極」）４４０を具える。ゲート４２１及び４２２の両方と基準電極４３０は、光電陰極４０１と陽極４１１の間のスペースにあり、ゲートは、基準電極に面して配置される。２つの電極を使用することによって、Ｖｉｎ１及びＶｉｎ２の２つの入力電圧を可能とする。
【００７０】
このデバイスは、前述の実施例と対照的に、放出電子の偏向を使用している点に留意すべきである。したがって、特定の幾何を構成するとき、エネルギーと電子の速度分布、及び光電陰極４０１の放出領域を考慮する必要がある。しかしながら、動作の基本原理は本書に記述しない。
【００７１】
印加される基準電圧Ｖｒｅｆが論理「０」に対応するとき（より低い値）、デバイスは、論理的ＯＲゲートとして機能する。我々は、光電陰極４０１の中央から放出される狭電子ビームを考える。入力電圧Ｖｉｎ１及びＶｉｎ２の両方が論理「０」と対応する場合、放出電子は偏向せずに陽極４１１に達し、一定の電流Ｉ＞０及び論理「０」と対応する出力電圧Ｖｏｕｔがもたらされる。しかし、入力電圧Ｖｉｎ１及びＶｉｎ２のうちの１又は両方のいずれかが「１」である場合、電子は、コレクタ電極４４０の方に偏向されて、結果的に電流は流れずＩ＝０であり、出力電圧Ｖｏｕｔは「１」である。この結果は以下の表７にまとめられており、ＯＲ論理ゲートを説明している：
表７
2010511342.tif 000017
【００７２】
印加される基準電圧Ｖｒｅｆが論理「１」に対応するとき（より高い値）、デバイス４００は、ＡＮＤゲートとして機能する。我々は、光電陰極４０１の中央から放出される狭電子ビームを再び考える。デバイスの動作中、偏向されていない電子は、陽極４１１ではなくコレクタ４３０に達する。従って、Ｖｉｎ１及びＶｉｎ２の両方が「１」である場合、放出電子は偏向されず、Ｉ＝０でありＶｏｕｔは「１」である。しかし、Ｖｉｎ１、Ｖｉｎ２、又はこれらの両方のいずれかが「０」である場合、電子は、陽極４１１の方に偏向されて、結果的にＩ＞０であり、出力Ｖｏｕｔは「０」である。この結果は以下の表８にまとめられており、ＡＮＤゲートを説明している：
表８
2010511342.tif 000018
【００７３】
ＯＲとＡＮＤ論理ゲートとしてのデバイス４００の動作における主な違いは、ＯＲゲートの動作において、（印加される基準電圧Ｖｒｅｆが論理「０」に対応する）偏向されていない電子は、陽極に達するのに対して、ＡＮＤゲートの動作において、（印加される基準電圧Ｖｒｅｆが論理「１」に対応する）偏向されていない電子は、追加のコレクタに達するように構成されていることである。唯一の差は、有意に偏向しない電子が生じることである。従って、ＯＲ又はＡＮＤのいずれかを実行するために同じ物理的デバイスを使用することができ、この機能は、基準電圧Ｖｒｅｆを変化させ、放出電子を陽極又はコレクタのいずれかの方にわずかに偏向するために、追加の電圧を使用することによって変化する。この追加のわずかな電圧をＶｒｅｆに印加することができる。
【００７４】
論理的ＸＯＲゲート５００の一例を示す図５を参照する。デバイスは、２つの光電陰極５０１及び５０２と、２つの陽極電極５１１及び５１２と、２つの入力電圧Ｖｉｎ１及びＶｉｎ２を許容できる２つのゲート電極５２１及び５２２と、電陰極５０１に内部的に接続してもよい追加のコレクタ電極５４０とを具え、両方のゲートは光電陰極５０１と陽極５１１の間のスペースにある。本実施例において、コレクタ５４０は、環状電極であり、陽極５１１は、ディスク形状で、コレクタ環内に配置されている。本デバイスもまた、前述の実施例と同じく放出電子の偏向を利用している。
【００７５】
我々は、光電陰極５０１の中央から放出される狭電子ビームを考える。入力電圧Ｖｉｎ１及びＶｉｎ２の両方が、論理「０」に対応するか、両方が論理「１」に対応する場合、放出電子は偏向されず陽極電極５１１に達し、結果的にＩ＞０でありＶｏｕｔは「０」である。しかし、Ｖｉｎ１及びＶｉｎ２が異なる場合、すなわち、一方が「０」であり、他方が「１」である場合、電子はコレクタ電極５４０の方に偏向されて、結果的にＩ＝０であり、Ｖｏｕｔは「１」である。この結果は以下の表９にまとめられており、ＸＯＲゲートを説明している：
表９
2010511342.tif 000019
【００７６】
本発明は、真空管技術の利点を利用できる論理ゲートデバイスを製造し動作させるための単純な技術を提供していることを示している。本発明のデバイスは、光又は熱放出の原理を用いる電極配列を使用している。照明又は温度源は、論理ゲートデバイスの構造的な一部であっても、そうでなくてもよいことが理解されるべきである。電極配列は、少なくとも２つの陰極、これらのそれぞれの陽極、及び少なくとも１のゲートによって形成される。デバイスを介する電子の伝搬は、デバイスを流れる特定の０ではない電流か、実質的に電流が流れないかのいずれかをもたらす特定の減速電界を選択的に提供するための入力電圧によって；又はいくつかの他の実施例では、陽極の方への経路を形成する電子の偏向を選択的に提供することによって、影響を受ける。
【００７７】
本発明の論理デバイスのいくつか他の実施例では、デバイスは、陽極の電気信号に影響する、複数のゲートの適当な電圧入力によって陰極−陽極キャビティ内の電界を変化するように構成される。
【００７８】
論理デバイス６００のような一例の構成を示す図６について述べる。デバイス６００は、光電陰極６０１と、陽極６１１と、光電陰極と陽極の間のキャビティに沿って間隔を空けた関係で配列された文字Ａ乃至Ｋで示されたゲートアレイとを具える。ゲートは、例えばＬＯＷ及びＨＩＧＨで規定されるように（２つのブール値に対応する）予め規定された電圧を選択的に供給される。
【００７９】
「ＨＩＧＨ電位」と「ＬＯＷ電位」という言葉は、２つのブール値「０」及び「１」に論理的に対応する任意の２つの異なる電位値又は範囲を言及していると理解されるべきである。例えば、本書に記述したいくつかの実施例において、「ＨＩＧＨ電位」は、放出電子の最大運動エネルギーに等しく（例えば、０．２Ｖ）、「ＬＯＷ電位」は、０である。しかしながら、これらは、マイナスの放出の最大運動エネルギー（例えば、（−０．２）Ｖ）として「ＬＯＷ電位」及び０としての「ＨＩＧＨ電位」の定義に基本的に等しい。一般的に、任意の電位が、動作に影響することなく、「ＨＩＧＨ」及び「ＬＯＷ」電位の両方に印加されても良い。これは、電位の絶対値ではなく電位差が対象となるためである。
【００８０】
一般的なＣＭＯＳを用いて大きな「ファンイン（fan-in）」（多くの入力）を報いるゲートを実装することは一般的なゲートの複数のレベルを必要としても良く、各ゲートは入力の限定値を有することを留意すべきである。入力あたり１のトランジスタのみを必要とする、例えば、擬ｎＭＯＳゲートなどの他のゲート構成がある。擬ｎＭＯＳゲートは、ゲートの大きさを小さくすることを可能とし、ゲートの遅延時間（単一レベルの論理関数を実装することによって）の減少、一般的なＣＯＭＳに比較して出力を増加して一般的なＣＭＯＳゲートに対する複雑さの縮小を可能とする。従って、将来的に、ＣＭＯＳを用いることは、複雑さが増すという問題がある。
【００８１】
複数のゲートに印加される入力信号の電圧は、キャビティにおける電界プロフィルに影響を与え、これは順に、キャビティを流れる電流と陽極の電気出力に影響を与える。デバイス１００、２００、３００、４００、５００の第１の陰極陽極ユニットの動作は、一般的にデバイス６００のそれと同様であり、デバイス６００の出力がデバイスが接続されている場所によって規定されないという点で違いがあり、デバイスは、別のダイオード（図１を参照して上述したように）又はＣＭＯＳトランジスタ構造のいずれかに接続することができる。後者の場合、陽極は、計算（論理動作）を行う前に光電陰極と比較して一定の正の電圧に予め充電されるべきである（ＣＭＯＳ式の論理デバイスで用いられる一般的な機構と同様に）。デバイス６００の動作のこのデュアルモードは、上述したデバイス１００乃至５００の第１の陰極陽極ユニットを可能とする、すなわち、第２の陰極陽極ユニットに接続されるかわりに第１の陰極陽極ユニットの陽極がＣＭＯＳ構造に接続されても良いことを留意すべきである。
【００８２】
ここで、本発明のさらなる別の実施例によって全体として７００の論理デバイスを示す図７を参照している。デバイス７００は、光電陰極７０２（照明に曝される）と、ゲート配列と、陽極７１１とを具える。陽極７１１は、陽極セグメントの２次元アレイを規定するセグメントユニットである。ゲート配列は、電子経路に適切に作用するように光電陰極から放出される電子の流れのデフレクタとして機能するように構成される。非限定的な例示において、ゲート配列は、２対のゲート７２１Ａ及び７１１Ｂと７１１Ｃ及び７２１Ｄを具え、各々は、２つの垂直軸のうちの１つに付随しており、４つの入力ビットを可能とする。電子ビームは入力ビットの値に従って偏向される。例えば、すべての入力ビットが「０」の場合、次に、ビームは陽極の左上の角の陽極セグメントに達する。全ての入力ビットが「１」の場合、ビームは陽極の右下の角の陽極セグメントに達する。入力の任意の他の個別の組合せがビームを個別の陽極セグメントそれぞれに偏向しうる。これは、入力（ブール値）の任意の論理関数（例えば、ＡＮＤ、ＸＯＲなど）の形式でデバイス出力を生成することができる。
【００８３】
特定の論理関数を実行するために、「１」を表す全ての陽極セグメントは、出力を形成するように接続されている（配線されている）。例えば、ＡＮＤ関数を行うために、最下の右ピクセルが出力として選択され、なぜなら、全ての入力が「１」の場合ビームがそのピクセルに達するためである。
【００８４】
このように、デバイス７００の出力は、実装されるべき論理関数を表す陽極セグメントと互いに接続されることによって規定される。例えば、以下の関数；ｆ（ａ，ｂ，ｃ，ｄ）＝ａ．ｂ．ｃ．ｄ＋ａ．ｂ．ｃ．！ｄ（ａ＆ｂ＆ｃ＆ｄ）又は（ａ＆ｂ＆ｃ＆(ｎｏｔ ｄ）)が実装される場合、これらの２つのケースにおいてビームの発散（偏向）に対応する２つの陽極セグメント（ピクセル）が互いに接続されるべきであり、この接続から生じる電流が測定されるべきである。電流Ｉが０より大きい場合、計算結果は「１」である。電流Ｉが０に等しい場合、計算結果は「０」である。論理「１」へのＩ＞０の解釈は、任意であり、逆にすることもできる点に留意する必要がある。その方法では、任意の論理関数を実装できる。
【００８５】
また、同じデバイスで互いに計算されるいくつかの関数を表すいくつかの出力セット（すなわち、互いに接続されているいくつかの陽極セット）を有することができる点に留意すべきである。例えば、全てのセグメント（ピクセル）が互いに連結され、角部の一のセグメントがＡＮＤ関数をあらわす場合、ＡＮＤ及びＮＡＮＤ関数を同じデバイスで得ることができる。同じ方法で、より複雑な関数を互いに実装するようにしてもよい。従って、対応する陽極セグメントを適切に配線することによって、本発明のデバイスは、任意の論理関数を実装するようにしてもよい。
【００８６】
また、図７に示すように、陽極セグメントの各々は、キャビティ軸に沿って延在する１又はそれ以上のゲートアレイに追加的に連結するようにしてもよい。これによって、デバイスによって実行できる論理関数の多様性と複雑さを増すことができる。実際には、これは、陽極キャビティを規定するように陽極セグメント基板内に溝を形成することによって実装できる。このような追加の実施例の２つの異なる例は、Ａ１及びＡ２の陽極セグメントに関して図２に概略的に示されている。図示するように、陽極セグメントＡ１は、円形の溝によって形成されており、ゲートアレイＧ１（例えば、環状電極）はそのわきの溝に沿って配列されている。１より多いこのようなゲートを具える溝を陽極セグメントに用いることによって、論理関数の多様性および／または複雑さをより多く可能とする。陽極セグメントＡ２に関して例示されているように、全体としてＲ２に示されるように、１６個のこのような溝が２次元配列で形成されており、各々は、全体としてＧ２のゲートアレイに連結されている。
【００８７】
例えば、関数ｆ１（ａ，ｂ，ｃ，ｄ，ｇ，ｈ）＝（ａ．ｂ．ｃ．ｄ．！（ｇ．ｈ）），ｆ２（ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ）＝（ａ．ｂ．ｃ．！ｄ．！（ｅ＋ｆ＋ｇ＋ｈ））は、両方とも、本発明の単一のデバイスで以下のように実装できる。
【００８８】
一般に、計算に関係するａ，ｂ，ｃ，ｄオペランドは、デバイスの偏向部分（光電陰極及びゲート配列）によって行われ、関数の残りは、第２の部分（セグメント化陽極）によって行われる。第１の関数ｆ１＝（ａ．ｂ．ｃ．ｄ．（ｇ＋ｈ））は以下のように計算される。ａ．ｂ．ｃ．ｄは、偏向段階の出力において、光電陰極の近くのゲート配列の特定のピクセルで計算される。関数！（ｇ．ｈ）は、特定のセグメントの陽極キャビティにおける２つのゲートによって計算され、ここで、ｇ及びｈワイヤはこのゲートに連結されており、これは図４の例と一般的に同様であるが、図７の構成である。これらの２つのゲートの後の陽極の電流は、計算の結果を表す。
【００８９】
第二の関数、ｆ２（ａ．ｂ．ｃ．！ｄ．！（ｅ＋ｆ＋ｇ＋ｈ））は、以下のように計算される：ａ．ｂ．ｃ．！ｄは、偏向段階の出力のデバイスの偏向部分の特定のセグメント（光電陰極及びゲート配列）によって行われる。！（ｅ＋ｆ＋ｇ＋ｈ）は、この特定のセグメントにおいて、キャビティにおける４つのゲート（一般的に、図２Ｂの例と同様）によって計算され、ｅ，ｆ，ｇ及びｈワイヤはゲートに連結されているこれらの４つのゲートの後の陽極の電流は、計算の結果を表す。
【００９０】
発明者は、本発明のデバイスの動作を比較しており、例えば、図１、６、及び７の本発明のデバイスと従来のＣＭＯＳ式ＤＳＰコアＣＰＵである。比較した結果は、以下の表１０に示される。
表１０
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【００９１】
本発明のデバイスは、非常に広いファンイン（＞１０の入力）を実装する。ワイドゲート論理を有するデバイスは、より少ない伝搬段階で計算し、より早く、より良い出力効果である。図８を参照し、本発明のデバイスとＣＭＯＳ式の論理デバイスを比較すると、２つのグラフが、多くの入力信号（ビット）の関数としてデバイス応答における時間遅延を示しており、グラフＰ１は、ＣＭＯＳ式デバイスに対応し、グラフＰ２は、本発明のデバイスに対応する。図に示されているように、ＣＭＯＳ式デバイスのファンインは有限であり、よち複雑さが増すほど（すなわち入力ビットの数が大きくなるほど）、遅延はますます大きくなる。これは、より多くの出力を必要とし、デバイスのより多くのフットプリントと、より高いコストとなることが避けられないだろう。本発明の技術が同じく提供されているが、入力ビットの数にかかわらずデバイス応答において比較的小さな遅延を提供する（従って、小さなフットプリントと必要出力を維持する）。
【００９２】
本発明のデバイスは、相関関係、たたみこみ、リストプロセッシングなどのようなマクロ関数を実行できる。本発明のデバイスと従来のものを比較すると、本発明のデバイスは、出力を減少させ、シリコンの専有面積を減らし、一定の出力のための処理能力を増加させ、時間あたりのより多くの関数のユニットを達成する。合成物は出力において中性で、最新の構造が分析されるときフットプリントにおいて利点である。デバイスは、より複合型の「スーパインストラクション（super instruction）」構造を具える。上記に詳述したように、ＤＳＰ−コア動作の一般的なケースにおいて、デバイスはＣＭＯＳと同様に論理を行い、ＣＭＯＳ式のデバイスのように熱的に制限されない。本発明のデバイスの利点はＣＭＯＳ式のデバイス以上に、より複雑な論理デバイスにおいてより重要であることが理解されるべきである。
【００９３】
添付したクレームによって規定される前述した範囲から外れることなく改良及び変更を本発明の実施例に適用することができることを当業者は容易に理解しうる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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