(57)【要約】【課題】  半導体デバイスと後工程の相互接続体との間の誘電体材料層内にコンタクト構造体を製造する方法を提供すること。【解決手段】  本発明の実施形態は、半導体デバイスと後工程の相互接続体との間の誘電体材料層内にコンタクト構造体を製造する方法を提供する。この方法は、誘電体材料層内に少なくとも１つのコンタクト開口部を作成するステップと、化学気相堆積プロセスによって第１のＴｉＮ膜を形成するステップであって、第１のＴｉＮ膜はコンタクト開口部をライニングする（内側を覆う）ステップと、物理的気相堆積プロセスによって第２のＴｉＮ膜を形成するステップであって、第２のＴｉＮ膜は第１のＴｉＮ膜をライニングするステップとを含む。本発明の実施形態によって製造されるコンタクト構造体も提供される。【選択図】      図７
2010503224.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスと後工程の相互接続体とを接続する構造体であって、
誘電体材料層内の少なくとも１つのコンタクト開口部と、
前記コンタクト開口部に沿って形成された第１のライナであって、化学気相堆積（ＣＶＤ）されたＴｉＮ膜でありＣＶＤ−ＴｉＮ膜の性質を有する第１のライナと、
前記第１のライナの上に形成された第２のライナであって、物理的気相堆積（ＰＶＤ）されたＴｉＮ膜でありＰＶＤ−ＴｉＮ膜の性質を有する第２のライナと
を含む構造体。
【請求項２】
前記第２のライナは、前記コンタクト開口部の底部において１０Åから１５０Åまでの範囲の厚さを有し、前記コンタクト開口部の側壁において５Åから２５Åまでの範囲の厚さを有し、前記第１のライナの上に直接形成され、随意的に、前記第２のライナは、前記第１のライナ上に方向性スパッタリングされた、前記コンタクト開口部の底部において側壁におけるよりも厚い非共形ＴｉＮ膜を含む、請求項１に記載の構造体。
【請求項３】
前記第２のライナは、Ｔｉの層を前記第１のライナの上に堆積し、堆積後プロセスによって前記Ｔｉの層を前記第２のライナに変換することによって形成され、ａ）前記第２のライナは、５−１０原子％のＨ２と９０−９５原子％のＮ２との気体混合物を用いた、５００℃から６５０℃までの温度で１５分間から１時間までにわたるフォーミングガス・アニールである前記堆積後プロセスによって形成されるか、又はｂ）前記第２のライナは、５秒間から３０秒間までにわたる、Ｈ２及びＮ２のフォーミングガス・プラズマである前記堆積後プロセスによって形成されるかのいずれか一方である、請求項１又は請求項２に記載の構造体。
【請求項４】
前記第２のライナの上に充填されてコンタクト・スタッドを形成する、タングステン（Ｗ）材料のコンタクト・プラグをさらに含み、前記コンタクト・スタッドは、前記半導体デバイスの少なくとも１つのコンタクト領域と接触しており、随意的に、前記第１のライナと、前記コンタクト開口部を取り囲む前記誘電体材料層との間に形成されたＴｉライナをさらに含み、前記Ｔｉライナは、２０Åから４００Åまでの厚さを有する、請求項１、請求項２又は請求項３のいずれかに記載の構造体。
【請求項５】
半導体デバイスと後工程の相互接続体との間の誘電体材料層内にコンタクト構造体を製造する方法であって、
前記誘電体材料層内に少なくとも１つのコンタクト開口部を形成するステップと、
化学気相堆積プロセスによって第１のＴｉＮ膜を形成するステップであって、前記第１のＴｉＮ膜は前記コンタクト開口部をライニングするステップと、
物理的気相堆積プロセスによって第２のＴｉＮ膜を形成するステップであって、前記第２のＴｉＮ膜は前記第１のＴｉＮ膜をライニングするステップと
を含む方法。
【請求項６】
前記第２のＴｉＮ膜を形成するステップは、ＴｉＮの層を前記第１のＴｉＮ膜上に方向性スパッタリングするステップを含み、前記ＴｉＮの層は、前記コンタクト開口部の底部において１０Åから１５０Åまでの範囲の厚さを有し、側壁上では５Åから２５Åまでの範囲の厚さを有する、請求項５に記載の方法。
【請求項７】
前記第２のＴｉＮ膜を形成するステップは、Ｔｉの層を前記第１のＴｉＮ膜上に方向性スパッタリングするステップと、続いて、堆積後プロセスによって、前記Ｔｉの層を前記第２のＴｉＮ膜に変換するステップとを含み、ａ）前記堆積後プロセスは、５−１０原子％のＨ２と９０−９５原子％のＮ２との気体混合物を用いた、５００℃から６５０℃までの温度で１５分間から１時間までにわたるフォーミングガス・アニール処理を含むか、又はｂ）前記堆積後プロセスは、５秒間から３０秒間までにわたって実行される、Ｈ２及びＮ２のフォーミングガス・プラズマ・プロセスを含むかのいずれか一方である、請求項５又は請求項６に記載の方法。
【請求項８】
前記第１のＴｉＮ膜を形成する前に、前記コンタクト開口部内にＴｉライナを堆積するステップをさらに含み、前記Ｔｉライナは、２０Åから４００Åまでの範囲の厚さを有する、請求項５、請求項６又は請求項７のいずれかに記載の方法。
【請求項９】
導電性材料、好ましくはタングステン（Ｗ）で前記コンタクト開口部を充填して、コンタクト・スタッドを形成するステップをさらに含み、前記コンタクト・スタッドは、前記半導体デバイスの少なくとも１つのコンタクト領域と接触している、請求項５乃至請求項８のいずれか１項に記載の方法。
【請求項１０】
前記半導体デバイスは、ＦＥＴトランジスタ、バイポーラ・トランジスタ、ダイオード、キャパシタ、又はメモリ・デバイスを含む能動半導体デバイスである、請求項５乃至請求項９のいずれか１項に記載の方法。
【請求項１１】
前記後工程の相互接続体は、ビア及びトレンチを含み、前記ビアのうちの少なくとも１つは、前記コンタクト構造体と接触している、請求項５乃至請求項１０のいずれか１項に記載の方法。
【請求項１２】
半導体構造体を製造する方法であって、
少なくとも１つの半導体デバイスを製造するステップと、
前記半導体デバイスの１つ又は複数のコンタクト領域と接続する、１つ又は複数のスタッド・コンタクト構造体を製造するステップと
を含み、
前記１つ又は複数のスタッド・コンタクト構造体を製造するステップは、
誘電体材料層内に１つ又は複数の開口部を形成するステップと、
化学気相堆積（ＣＶＤ）プロセスを用いて、前記開口部の少なくとも１つの上に第１のＴｉＮライナを形成するステップと、
物理的気相堆積（ＰＶＤ）プロセスを用いて、前記第１のＴｉＮライナの上に第２のＴｉＮライナを形成するステップと、
前記第２のＴｉＮライナの上で、前記少なくとも１つの開口部を導電性材料で充填するステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの製造に関する。具体的には、能動半導体デバイスと上に重なる相互接続体との間を接続（インターフェース）する中間工程（middle-of-the-line）コンタクト構造体、及びその製造に関する。
【背景技術】
【０００２】
半導体産業においては、比較的低抵抗であること、応力が小さいこと、及びエレクトロマイグレーション特性を理由として、中間工程（ＭＯＬ）コンタクト材料としてタングステン（Ｗ）が主に用いられる。ＭＯＬコンタクトは、前工程（front-end-of-the-line、ＦＥＯＬ）と呼ばれることがある能動半導体デバイス（又は集積回路）のコンタクト領域と、その上に重なる、後工程（back-end-of-the-line、ＢＥＯＬ）と呼ばれることがある相互接続体又は相互接続構造体との間の接続部（インターフェース）として作用する、導電性スタッドであり得る。能動半導体デバイスのコンタクト領域は、例えば、シリサイド材料で作ることができる。ＭＯＬコンタクトは、通常、能動半導体デバイスの上に形成された、例えばＳｉＯ２のような誘電体材料層の中に形成される。誘電体材料層は、下にある半導体デバイスのコンタクト領域の表面まで延びる、その中にＭＯＬコンタクトが形成される開口部を有する。
【０００３】
例えば３よりも大きい高アスペクト比（幅に対する深さの比）、及び小さい構造体サイズ（約０．１ミクロン以下のオーダー）のため、誘電体材料内の開口部内にＷを堆積してＭＯＬコンタクトを形成する際に化学気相堆積（ＣＶＤ）プロセスが一般的に適用されることは、当該技術分野では周知である。堆積プロセスは、典型的には、２つ又はそれ以上のステップ、例えば、核生成ステップ及びバルク充填ステップで実行される。
【０００４】
核生成ステップの間に、ＷＦ６、及び、例えばＳｉＨ４等のシランを、前駆体として用いることができる。最近では、Ｂ２Ｈ６がＷＦ６の還元に用いられており、以下のような化学反応が起こり得る。
ＷＦ６（ｇ）＋Ｂ２Ｈ６（ｇ）→Ｗ（ｓ）＋６ＨＦ（ｇ）＋２Ｂ（ｓ）・・・式１
バルク充填ステップの間には、ＷＦ６及びＨ２が用いられ、以下の化学反応が起こり得る。
ＷＦ６（ｇ）＋３Ｈ２（ｇ）→Ｗ（ｓ）＋６ＨＦ（ｇ）・・・式２
上記の式において、反応プロセスの間に用いられるか又は生成される化学物質の状態を表すために、気体を示す（ｇ）及び固体を示す（ｓ）が用いられていることに留意されたい。
【０００５】
上記の化学反応式１及び２から、ＷのＣＶＤ堆積プロセスは、シリコンに対して腐食性であることがよく知られているＨＦを副生成物として生成し得ることが明らかである。シリサイド内部のシリコン（Ｓｉ）を腐食反応から保護するために、ＷのＣＶＤ堆積の前にライナを堆積させることができる。ライナの使用により、シリサイド・コンタクト領域とＣＶＤ堆積されたＷコンタクトとの間の接触抵抗をさらに低減することができ、且つ、ＣＶＤ堆積されたＷと、内部にコンタクト開口部が作成される誘電体材料との間の接着層として機能することができる。
【０００６】
多様な異なる種類のライナが、従来技術において公知である。例えば、広く用いられている１つのライナは、Ｔｉ／ＣＶＤ  ＴｉＮスタックを含むことができる。Ｔｉ（チタン）は、優れた酸素「ゲッタ」である（つまり、Ｔｉは、酸素に対して高い親和性を有する）ことが知られており、従って、Ｔｉ層の適用は、コンタクト開口部の表面酸化物のクリーンアップを助ける。スタックはまた、コンタクト開口部の底部及び隅（コーナー）部の被覆を提供するために、Ｔｉ層の上にＣＶＤ堆積されたＴｉＮの層も含む。ＣＶＤ堆積されたＴｉＮ層は、核生成及び／又はバルク充填ステップの間に露出されたＴｉ及び／又はＳｉとＷＦ６との反応の結果として起こりかねない噴火口様欠陥(volcanodefect)の形成を防止する助けとなる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
Ｔｉ／ＣＶＤ  ＴｉＮスタックのライナは、ソース領域及び／又はドレイン領域及び／又はゲート領域といった半導体デバイスのシリサイド・コンタクト領域が、スタッド・コンタクトのためのＷのＣＶＤ堆積の間に生成される腐食性ＨＦと接触するのを防ぐことができるが、スタック中のＣＶＤ堆積されたＴｉＮの存在は、高い抵抗を有することが知られているベータＷの形成を促進するので、スタッド・コンタクトの全体としての抵抗を増大させてしまう。上記のことを考慮すると、上述のような欠点を克服するＭＯＬコンタクト構造体を開発する必要性がある。
【課題を解決するための手段】
【０００８】
本発明の実施形態は、半導体デバイスと後工程の相互接続体との間の誘電体材料層内にコンタクト構造体を製造する方法を提供する。この方法は、誘電体材料層内に少なくとも１つのコンタクト開口部を作成するステップと、化学気相堆積プロセスによって第１のＴｉＮ膜を形成するステップであって、第１のＴｉＮ膜はコンタクト開口部をライニングする（内側を覆う）ステップと、物理的気相堆積プロセスによって第２のＴｉＮ膜を形成するステップであって、第２のＴｉＮ膜は第１のＴｉＮ膜をライニングステップとを含む。
【０００９】
一実施形態によると、第２のＴｉＮ膜を形成するステップは、ＴｉＮの層を第１のＴｉＮ膜上に方向性スパッタリングするステップを含むことができ、ＴｉＮの層は、コンタクト開口部の底部において約１０Åから約１５０Åまでの範囲の厚さを有し、側壁上では約５Åから約２５Åまでの範囲の厚さを有する。
【００１０】
別の実施形態によると、第２のＴｉＮ膜を形成するステップは、Ｔｉの層を第１のＴｉＮ膜上に方向性スパッタリングするステップと、続いて、堆積後プロセスによってＴｉの層を第２のＴｉＮ膜に変換するステップとを含むことができる。堆積後プロセスは、約５−１０原子％のＨ２と９０−９５原子％のＮ２との気体混合物を用いた、約５００℃から約６５０℃までの温度で約１５分間から約１時間までにわたるフォーミングガス・アニール処理を含むことができる。或いは、堆積後プロセスは、約５秒間から約３０秒間までにわたって実行される、Ｈ２及びＮ２のフォーミングガス・プラズマ・プロセスを含むことができる。
【００１１】
さらに、本発明の実施形態は、第１のＴｉＮ膜を形成する前に、コンタクト開口部内にＴｉライナを堆積する方法もまた提供し、Ｔｉライナは、約２０Åから約４００Åまでの範囲の厚さを有する。本発明の実施形態は、化学気相堆積プロセスによって、導電性材料、好ましくはタングステン（Ｗ）でコンタクト開口部を充填してコンタクト・プラグを形成する方法をさらに提供する。
【００１２】
本発明の実施形態は、半導体デバイスと後工程の相互接続体とを接続する構造体もまた提供する。構造体は、誘電体材料層内の少なくとも１つのコンタクト開口部と、コンタクト開口部に沿って形成された第１のライナであって、化学気相堆積（ＣＶＤ）されたＴｉＮ膜でありＣＶＤ−ＴｉＮ膜の性質を有する第１のライナと、第１のライナの上に形成された第２のライナであって、物理的気相堆積（ＰＶＤ）されたＴｉＮ膜でありＰＶＤ−ＴｉＮ膜の性質を有する第２のライナとを含むことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による、スタッド・コンタクト構造体を形成する方法の略図である。
【図２】本発明の実施形態による、スタッド・コンタクト構造体を形成する方法の略図である。
【図３】本発明の実施形態による、スタッド・コンタクト構造体を形成する方法の略図である。
【図４】本発明の実施形態による、スタッド・コンタクト構造体を形成する方法の略図である。
【図５】本発明の実施形態による、スタッド・コンタクト構造体を形成する方法の略図である。
【図６】本発明の実施形態による、スタッド・コンタクト構造体を形成する方法の略図である。
【図７】本発明の実施形態による、スタッド・コンタクト構造体を形成する方法の略図である。
【図８】従来通りに形成されたスタッド・コンタクト構造体と比較した、本発明の一実施形態によって形成されたスタッド・コンタクト構造体のｘ線回折のサンプル試験結果である。
【発明を実施するための形態】
【００１４】
本発明は、以下の本発明の詳細な説明を添付の図面と組み合わせることによって、もっとよく理解され認識されることになる。
説明を簡単かつ明瞭にするために、図面中に示される要素は、必ずしも一定の縮尺で描かれてはいないことが認識される。例えば、明確にするために、いくつかの要素の寸法は、他の要素と比べて拡大されている場合がある。
【００１５】
本発明を完全に理解してもらうために、以下の説明において、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術といった多数の具体的な細部が記述される。しかしながら、当業者であれば、本発明はこれらの具体的な細部がなくても実行できることを認識するであろう。他の場合には、本発明の説明が分かりにくくなるのを避けるために、周知の構造体又は処理ステップについては詳しく説明していない。
【００１６】
本出願を通して、「半導体」という用語は、その時々に、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含む半導体材料又はそれらの組み合わせを示すために用いることができる。「半導体基板」という用語は、その時々に、例えば、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）等の半導体材料の層状構造体を示すために用いることができる。半導体基板は、ドープ型とするか、非ドープ型とするか、或いはドープ領域及び／又は非ドープ領域をその中に含むものとすることができ、また、歪み型とするか、非歪み型とするか、或いは歪み領域及び／又は非歪み領域をその中に含むものとすることができ、また、その中に単一の結晶方位又は異なる結晶方位の領域を有するものとすることができ、また、その中に配置された、例えば、トレンチ分離領域又はフィールド酸化物分離領域といった１つ又は複数の分離領域を有するものとすることができる。
【００１７】
図１は、半導体デバイス１０の略図であり、この上に、本発明の実施形態に従って、１つ又は複数の中間工程（ＭＯＬ）スタッド・コンタクト構造体を後で形成することができる。半導体デバイス１０は、例えば、電界効果トランジスタ（ＦＥＴ）とすることができる。しかしながら、本発明は、この点に関して限定されるものではなく、例えば、キャパシタ、ダイオード、バイポーラ・トランジスタ、ＢｉＣＭＯＳデバイス、メモリ・デバイス等のような他の半導体デバイスのためのコンタクト構造体の形成に適用することができる。以下、半導体デバイス１０は、言及を容易にするためにＦＥＴ１０と呼ぶことがある。
【００１８】
ＦＥＴ１０は、当該技術分野において周知であり得る任意の従来の半導体処理技術によって製造することができる。例えば、堆積、リソグラフィ、エッチング、及びイオン注入技術を中でも特に用いることができる。ＦＥＴ１０は、ゲート誘電体１８、ゲート導体２０、一対の随意的なオフセット・スペーサ２２、及びソース／ドレイン領域２４を含めて、半導体基板１２上に形成することができる。ＦＥＴ１０はまた、ソース／ドレイン領域２４及び／又はゲート・コンタクト２０の上に形成された１つ又は複数のコンタクト領域１６を含むことができ、この上に、スタッド・コンタクト構造体を形成することができる。コンタクト領域１６は、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ及び／又はＷＳｉｘといったシリサイドを含むことができる。
【００１９】
図２は、ＦＥＴ１０の上に形成された誘電体材料層２６の略図である。誘電体材料層２６は、その中に形成された１つ又は複数のスタッド・コンタクト開口部２８を含むことができる。図２に示されるように、スタッド・コンタクト開口部２８は、シリサイド・コンタクト領域１６の上面まで延びて、それを露出させることができる。スタッド・コンタクト開口部は、反応性イオン・エッチング（ＲＩＥ）プロセス等の周知技術によって形成することができ、実質的に垂直な形状であるか、又は図２に示されるように多少のテーパを有する。スタッド・コンタクト開口部２８は、例えば３よりも大きい、高アスペクト比（幅に対する深さの比）を有することができる。しかしながら、本発明は、この点に関して限定されるものではなく、それよりも高いアスペクト比又は低いアスペクト比の他のスタッド・コンタクト開口部に適用することができる。誘電体材料２６は、多孔質でもよく、又は非多孔質でもよい。誘電体材料２６のいくつかの例は、ＳｉＯ２、ドープ型又は非ドープ型のシリケート・ガラス、Ｓｉ、Ｃ、Ｏ及びＨの原子を含むＣドープ酸化物（即ち、有機シリケート）、熱硬化性ポリアリーレンエーテル、又はそれらの多層、シリコン窒化物、シリコン酸窒化物、又はそれらの多層を含めた任意の組み合わせを含むことができるが、これらに限定されない。他の誘電体材料２６を用いることができる。
【００２０】
本発明の一実施形態によれば、スタッド・コンタクト構造体を形成するこの段階において、シリサイド・コンタクト領域１６の露出された表面並びにコンタクト開口部２８内の壁表面は、その上に存在する可能性があるいずれかの表面酸化物又はエッチング残留物を除去することができる処理プロセスを受けることができる。本発明で用いることができる適切な処理プロセスは、例えば、Ａｒスパッタリング及び／又は化学エッチャントとの接触を含む。本発明のこのステップの間に、コンタクト開口部２８のある程度の無視できる拡幅が起こることがある。
【００２１】
次に、図３に示されるように、「酸素ゲッタ」層３０を、スタッド・コンタクト開口部２８内部で、その露出された壁部分の上、並びにシリサイド・コンタクト領域１６の露出された表面の上に形成することができる。酸素ゲッタ層３０は、Ｔｉ、Ｗ、Ｔａ、又は酸素に対して高い親和性を有する任意の他の材料の薄層とすることができ、一般的にはＴｉが好ましい。酸素ゲッタ層３０は、例えば、物理的気相堆積（ＰＶＤ）プロセスのようなスパッタリング・プロセスを適用することにより堆積することができる。化学気相堆積（ＣＶＤ）プロセスのような他の堆積プロセスを用いてもよい。酸素ゲッタ層３０の厚さは、用いられる堆積プロセス並びに用いられる材料に応じて変えることができる。典型的には、酸素ゲッタ層３０は、約２ｎｍから約４０ｎｍまでの厚さを有し、約５ｎｍから約１０ｎｍまでの厚さがより典型的である。
【００２２】
次に、図４に示されるように、拡散障壁層４０を形成することができる。拡散障壁層４０は、共形とすることができ、スタッド・コンタクト開口部２８内部で酸素ゲッタ層３０の表面上に形成することができる。拡散障壁層４０は、化学気相堆積（ＣＶＤ）プロセスによって堆積することができる。例えば、拡散障壁層４０は、ＴＤＭＡＴ（テトラキス−ジメチルアミドチタン）プロセス、又はＴＤＥＡＴ（テトラキス−ジエチルアミドチタン）プロセスを適用することによって形成することができる。
【００２３】
拡散障壁層４０は、典型的には、約２ｎｍから約１０ｎｍまでの厚さを有することができ、約５ｎｍから約８ｎｍまでの厚さがより典型的である。拡散障壁層４０の形成後に、堆積後フォーミングガス・プラズマ処理を随意的に続けることができる。拡散障壁層４０は、酸素ゲッタ層３０、及びまだ露出されている可能性があるその下のシリコン部分が、その後のＷのＣＶＤ堆積の際の副生成物となることがある、Ｔｉ及びＳｉに対して腐食性のＨＦガスと反応するのを防ぐことができる。
【００２４】
図５は、酸素ゲッタ層３０及び拡散障壁層４０の形成後、本発明の一実施形態によれば、Ｗスタッド・コンタクトが内部に充填される前に、ＴｉＮ層５０をスタッド・コンタクト開口部２８内に形成することができることを示す。下記に詳細に説明されるような本発明の実施形態によるプロセスに従って形成されるＴｉＮ層５０は、Ｗスタッド・コンタクトを形成するプロセスの間のベータＷの生成を低減するか、排除するか、及び／又は防止することができ、従って、ベータＷに関連する接触抵抗を著しく低減することができる。
【００２５】
本発明の一実施形態によると、ＴｉＮ層５０は、ＡｒとＮ２との混合気体の環境下で、スタッド・コンタクト開口部２８上にＴｉを方向性反応性スパッタリングすることによって、拡散障壁層４０の上に形成することができる。つまり、ＴｉＮ層５０は、ＰＶＤ堆積されたＴｉＮ層とすることができ、従って、その時々に、ＰＶＤ  ＴｉＮ層と呼ぶことができる。ＰＶＤ堆積されたＴｉＮ層は、非共形とすることができ、一般的には、スタッド・コンタクト開口部２８の側壁上において、底部におけるよりも薄い膜厚を有することができる。底部における膜厚もまた、スタッド・コンタクト開口部２８上方のフィールド領域における膜厚よりも薄くすることができる。例えば、ＴｉＮ材料を方向性スパッタリングして、スタッド・コンタクト開口部２８の底部においては約１０Åから約１５０Åまでの範囲の厚さを有し、側壁上では約５Åから約２５Åまでの範囲の厚さを有するＴｉＮの膜又は層を生成することができる。
【００２６】
本発明の別の実施形態によれば、ＴｉＮ層５０は、最初にＴｉの層をスタッド・コンタクト開口部２８上に方向性スパッタリングすることによって、拡散障壁層４０の上に形成することができる。Ｔｉの堆積後に、堆積されたＴｉを結果としてＴｉＮに変換する堆積後処理プロセスを行うことができる。一実施形態によると、処理プロセスは、約５−１０原子％のＨ２と９０−９５原子％のＮ２との混合気体を用いるフォーミングガス・アニール・プロセスとすることができるが、本発明はこの点に関して限定されるものではなく、５原子％よりも少ないか又は１０原子％よりも多いＨ２（及び、対応する量のＮ２）を用いても同様の結果を達成することができる。フォーミングガス・アニール・プロセスは、約５００℃から約６５０℃までの温度で、約１５分間から約１時間までの時間にわたって実行することができる。しかしながら、本発明はこの点に関して限定されるものではなく、５００℃より低いか又は６５０℃よりも高い温度、及びもっと長い時間又は短い時間でも、おそらく用いることができる。さらに別の実施形態によると、処理プロセスは、堆積されたＴｉをＴｉＮに変換するために、約５秒から約３０秒までというさらに短い時間で実行される、Ｈ２及びＮ２のフォーミングガス環境下でのプラズマ処理とすることができる。堆積されたＴｉをＴｉＮに変換する他の適切な方法も、同様に用いることができる。
【００２７】
本発明の実施形態によると、スタッド・コンタクト開口部２８内のＰＶＤ−ＴｉＮ層５０の存在は、Ｗスタッド・コンタクト形成における次のステップにおいて、ＷのＣＶＤ堆積プロセスの間のベータＷの生成を低減及び／又は排除することができる。ベータＷは高い抵抗を有することが知られており、デバイスの性能低下をもたらしかねないので、ベータＷの低減及び／又は排除は、Ｗスタッド・コンタクトの性能を向上させることができる。さらに、ＰＶＤ−ＴｉＮ層５０は、ＣＶＤ−ＴｉＮ４０のようなＣＶＤ―ＴｉＮほど変化せず、これが、ライナ／障壁堆積とＷのＣＶＤ堆積との間により長い待機時間ウィンドウ（queue time window）を可能にする。
【００２８】
図６は、スタッド・コンタクト開口部２８が、Ｔｉ／ＣＶＤ−ＴｉＮ／ＰＶＤ−ＴｉＮ層のスタックによってライニングされ（内側を覆い）、次にタングステン（Ｗ）が堆積されて、Ｗスタッド・コンタクト６０を形成することを示す。Ｗの堆積は、例えば、ＣＶＤプロセス等の任意の周知プロセスによるものとすることができる。Ｗの堆積は、スタッド・コンタクト開口部２８を過剰に充填して（overfill）タングステン層６１を形成することができる。堆積は、２つ又はそれ以上のステップ、例えば、式１及び式２と共に上述されたような核生成ステップ及びバルク充填ステップとすることができる。
【００２９】
図７は、本発明の一実施形態による、完成した中間工程スタッド・コンタクト構造体をもつ半導体構造体を示す。図６に示されるような堆積ステップの次に、スタッド・コンタクト開口部２８の上方にありそれを覆う過剰なタングステン６１は、例えば、化学機械的研磨（ＣＭＰ）プロセスのようないずれかの従来の平坦化技術によって除去することができる。次いで、誘電体材料層２６の上にあるＴｉ／ＣＶＤ−ＴｉＮ／ＰＶＤ−ＴｉＮ（即ち、ＰＶＤ−ＴｉＮ層５０、ＣＶＤ−ＴｉＮ層４０、及びＴｉ層３０）のライナ・スタックも、例えば、同様にＣＭＰプロセスを適用することにより、且つＣＭＰプロセスにおいて異なる種類のスラリー（懸濁液）を適用することにより、除去することができる。異なるスラリーは、異なるライナの除去のために適切であり得る。図７はさらに、相互接続構造体の層７０を、誘電体材料２６の上及びスタッド・コンタクト６０上に形成することができることを示す。相互接続構造体７０は、層間誘電体材料７１及び導電性トレンチ及び／又はビア７２を含むことができる。層間誘電体材料７１は、誘電体材料２６と同じか又は異なる誘電体とすることができ、同じであることが好ましい。相互接続構造体７０は、従来のプロセスに従って形成することができる。例えば、従来の、ラインの前にビアを形成する（via-before-line）プロセス又はビアの前にラインを形成する（line-before-via）プロセスを用いることができる。相互接続構造体７０と誘電体材料層２６との間に、誘電体キャッピング層（図示せず）を形成することができる。
【００３０】
図８は、本発明の一実施形態に従って製造された、スタッド・コンタクト構造体に適したコンタクト膜のスタックから測定されたＸ線回折パターン、並びに、従来の方法で製造されたコンタクト膜のスタックから測定されたＸ線回折パターンの試験結果の実例図である。回折パターンは、ＣＶＤ  ＴｉＮ上に直接堆積されたＣＶＤ  Ｗ膜上のベータＷの回折ピークの存在を明らかに示す。しかしながら、ＣＶＤ  Ｗ膜がＰＶＤ  ＴｉＮ上に堆積された場合、ベータＷの明白なピークは検出されず、これは形成されたＷ膜内にベータＷが存在しないことを示し、従って、潜在的な抵抗の低減を示している。
【００３１】
本発明を、特に、その好ましい実施形態に関して示し、説明してきたが、当業者であれば、本発明の精神及び範囲から逸脱することなく形態及び細部における前述の変更及び他の変更を行うことができることを理解するであろう。従って、本発明は、説明され示されたまさにその通りの形態及び細部に限定されるものではなく、添付の特許請求の範囲内にあることが意図される。
【符号の説明】
【００３２】
１０：半導体デバイス
１２：半導体基板
１６：コンタクト領域
１８：ゲート誘電体
２０：ゲート導体
２２：スペーサ
２４：ソース／ドレイン領域
２６：誘電体材料
２８：コンタクト開口部
３０：酸素ゲッタ層
４０：拡散障壁層
５０：ＴｉＮ層
６０：Ｗスタッド・コンタクト
７０：相互接続構造体
７１：層間誘電体材料
７２：導電性トレンチ及び／又はビア
【図１】
2010503224.tif 000003
【図２】
2010503224.tif 000004
【図３】
2010503224.tif 000005
【図４】
2010503224.tif 000006
【図５】
2010503224.tif 000007
【図６】
2010503224.tif 000008
【図７】
2010503224.tif 000009
【図８】
2010503224.tif 000010
【国際調査報告】
2010503224.tif 000011
2010503224.tif 000012
2010503224.tif 000013
2010503224.tif 000014