(57)【要約】  （１）基板上に第１の導体（２０６）を形成するステップと、（２）選択成長プロセスを使用して第１の導体の上に可逆的抵抗スイッチング素子（２０２）を形成するステップと、（３）第１の導体の上にダイオード（２０４）を形成するステップと、（４）クロスポイントメモリデバイスを得るために、ダイオードおよび可逆的抵抗スイッチング素子の上に第２の導体（２０８）を形成するステップと、を含むメモリセルを形成する方法が提供される。スイッチング素子は、ＴＦＴによっても操作することができる。スイッチング素子は、ＴｉＯ2などのエッチングが困難な材料を含み、この材料をエッチングすることなしにＴｉまたはＴｉＮなどの別の材料を酸化することによって形成される。
2010532568.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルであって、
ステアリング素子と、
前記ステアリング素子に接続され、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子と、
を含むメモリセル。
【請求項２】
請求項１記載のメモリセルにおいて、
前記ステアリング素子が、ダイオードを含むメモリセル。
【請求項３】
請求項２記載のメモリセルにおいて、
前記ダイオードが、垂直多結晶ダイオードを含むメモリセル。
【請求項４】
請求項３記載のメモリセルにおいて、
前記垂直多結晶ダイオードが、低抵抗率状態にある多結晶材料を含むメモリセル。
【請求項５】
請求項２記載のメモリセルにおいて、
前記ダイオードが、ｐ−ｎダイオードまたはｐ−ｉ−ｎダイオードを含むメモリセル。
【請求項６】
請求項１記載のメモリセルにおいて、
前記ステアリング素子が、薄膜トランジスタを含むメモリセル。
【請求項７】
請求項６記載のメモリセルにおいて、
前記トランジスタが、薄膜金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むメモリセル。
【請求項８】
請求項１記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含むメモリセル。
【請求項９】
請求項８記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するメモリセル。
【請求項１０】
請求項８記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、約３００オングストローム以下の酸化層厚を有するメモリセル。
【請求項１１】
請求項１記載のメモリセルにおいて、
ＴｉＮ層をさらに含み、前記可逆的抵抗スイッチング素子が前記ＴｉＮ層を酸化することによって形成されるメモリセル。
【請求項１２】
請求項１記載のメモリセルにおいて、
前記ステアリング素子と前記可逆的抵抗スイッチング素子とが直列に接続されるメモリセル。
【請求項１３】
メモリセルであって、
第１の導体と、
前記第１の導体の上に形成される第２の導体と、
前記第１の導体と前記第２の導体との間に形成されるダイオードと、
選択成長プロセスを使用して前記第１の導体と前記第２の導体との間に形成される可逆的抵抗スイッチング素子と、
を含むメモリセル。
【請求項１４】
請求項１３記載のメモリセルにおいて、
前記ダイオードが、垂直多結晶ダイオードを含むメモリセル。
【請求項１５】
請求項１４記載のメモリセルにおいて、
前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域をさらに含むメモリセル。
【請求項１６】
請求項１３記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2、ＴｉＯxおよびＴｉＯxＮyのうちの少なくとも１つを含むメモリセル。
【請求項１７】
請求項１３記載のメモリセルにおいて、
前記第１の導体と前記第２の導体との間に形成されるＴｉＮ層をさらに含み、前記可逆的抵抗スイッチング素子が、前記ＴｉＮ層を酸化することによって形成されるメモリセル。
【請求項１８】
メモリセルであって、
第１の導体と、
前記第１の導体の上に形成される窒化チタン層と、
前記窒化チタン層を酸化することによって選択的に形成される可逆的抵抗スイッチング素子と、
前記可逆的抵抗スイッチング素子の上に形成される垂直多結晶ダイオードと、
前記垂直多結晶ダイオードの上に形成される第２の導体と、
を含むメモリセル。
【請求項１９】
請求項１８記載のメモリセルにおいて、
前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域をさらに含むメモリセル。
【請求項２０】
請求項１８記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含むメモリセル。
【請求項２１】
請求項２０記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するメモリセル。
【請求項２２】
請求項２０記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、約３００オングストローム以下の酸化層厚を有するメモリセル。
【請求項２３】
メモリセルであって、
ソース領域およびドレイン領域を有する薄膜トランジスタと、
前記ソース領域または前記ドレイン領域に接続される第１の導体と、
前記第１の導体の上に形成される窒化チタン層と、
前記窒化チタン層を酸化することによって選択的に形成される可逆的抵抗スイッチング素子と、
前記可逆的抵抗スイッチング素子の上に形成される第２の導体と、
を含むメモリセル。
【請求項２４】
請求項２３記載のメモリセルにおいて、
前記薄膜トランジスタが、ｎチャネルまたはｐチャネル薄膜金属酸化膜半導体電界効果トランジスタを含むメモリセル。
【請求項２５】
請求項２３記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含むメモリセル。
【請求項２６】
請求項２５記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するメモリセル。
【請求項２７】
請求項２５記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、約３００オングストローム以下の酸化層厚を有するメモリセル。
【請求項２８】
複数の不揮発性メモリセルであって、
第１の方向に延びる第１の複数の実質的に平行で実質的に共平面の導体と、
複数のダイオードと、
複数の可逆的抵抗スイッチング素子と、
前記第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に共平面の導体と、を含み、
各メモリセルにおいて、前記ダイオードのうちの１つと前記可逆的抵抗スイッチング素子のうちの１つとが、直列に配列され、前記第１の導体のうちの１つと前記第２の導体のうちの１つとの間に配置され、
各可逆的抵抗スイッチング素子が、選択成長プロセスを使用して形成される複数の不揮発性メモリセル。
【請求項２９】
請求項２８記載の複数のメモリセルにおいて、
各ダイオードは、垂直多結晶ダイオードである複数のメモリセル。
【請求項３０】
請求項２９記載の複数のメモリセルにおいて、
各垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域をさらに含む複数のメモリセル。
【請求項３１】
請求項２８記載の複数のメモリセルにおいて、
各可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含む複数のメモリセル。
【請求項３２】
モノリシックな３次元メモリアレイであって、
基板上に形成される第１のメモリレベルであって、
複数のメモリセルであって、前記第１のメモリレベルの各メモリセルが、
ステアリング素子と、
前記ステアリング素子に接続され、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子と、を含む複数のメモリセルを含む第１のメモリレベルと、
前記第１のメモリレベルの上にモノリシック的に形成される少なくとも第２のメモリレベルと、
を含むモノリシックな３次元メモリアレイ。
【請求項３３】
請求項３２記載のモノリシックな３次元メモリアレイにおいて、
各ステアリング素子が、垂直多結晶ダイオードを含むモノリシックな３次元メモリアレイ。
【請求項３４】
請求項３３記載のモノリシックな３次元メモリアレイにおいて、
各垂直多結晶ダイオードが、垂直ポリシリコンダイオードを含むモノリシックな３次元メモリアレイ。
【請求項３５】
請求項３２記載のモノリシックな３次元メモリアレイにおいて、
各可逆的抵抗スイッチング素子が、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを含むモノリシックな３次元メモリアレイ。
【請求項３６】
請求項３５記載のモノリシックな３次元メモリアレイにおいて、
各可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するモノリシックな３次元メモリアレイ。
【請求項３７】
請求項３６記載のモノリシックな３次元メモリアレイにおいて、
各可逆的抵抗スイッチング素子が、約３００オングストローム以下の酸化層厚を有するモノリシックな３次元メモリアレイ。
【請求項３８】
請求項３２記載のモノリシックな３次元メモリアレイにおいて、
各メモリセル内にＴｉＮ層をさらに含み、各可逆的抵抗スイッチング素子が、各ＴｉＮ層を酸化することによって形成されるモノリシックな３次元メモリアレイ。
【請求項３９】
請求項３２記載のモノリシックな３次元メモリアレイにおいて、
各メモリセルの各ステアリング素子と各可逆的抵抗スイッチング素子とが、直列に接続されるモノリシックな３次元メモリアレイ。
【請求項４０】
請求項１記載のメモリセルにおいて、
前記可逆的抵抗スイッチング素子が、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ａｌ2 Ｏ3 、ＨｆＯ2 、およびＶ2 Ｏ5 のうちの少なくとも１つを含むメモリセル。
【請求項４１】
メモリセルを形成する方法であって、
基板上にステアリング素子を形成するステップと、
選択成長プロセスを使用して前記ステアリング素子に接続される可逆的抵抗スイッチング素子を形成するステップと、
を含む方法。
【請求項４２】
請求項４１記載の方法において、
前記ステアリング素子を形成するステップが、ダイオードを形成するステップを含む方法。
【請求項４３】
請求項４１記載の方法において、
前記ステアリング素子を形成するステップが、多結晶ダイオードを形成するステップを含む方法。
【請求項４４】
請求項４１記載の方法において、
前記ステアリング素子を形成するステップが、垂直多結晶ダイオードを形成するステップを含む方法。
【請求項４５】
請求項４１記載の方法において、
前記ステアリング素子を形成するステップが、低抵抗率状態にある多結晶材料を有する垂直多結晶ダイオードを形成するステップを含む方法。
【請求項４６】
請求項４１記載の方法において、
前記ステアリング素子を形成するステップが、ｐ−ｎダイオードまたはｐ−ｉ−ｎダイオードを形成するステップを含む方法。
【請求項４７】
請求項４１記載の方法において、
前記ステアリング素子を形成するステップが、薄膜トランジスタを形成するステップを含む方法。
【請求項４８】
請求項４１記載の方法において、
前記ステアリング素子を形成するステップが、薄膜金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するステップを含む方法。
【請求項４９】
請求項４１記載の方法において、
前記可逆的抵抗スイッチング素子を形成するステップが、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを形成するステップを含む方法。
【請求項５０】
請求項４９記載の方法において、
前記可逆的抵抗スイッチング素子を形成するステップが、約５００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。
【請求項５１】
請求項５０記載の方法において、
前記可逆的抵抗スイッチング素子を形成するステップが、約３００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。
【請求項５２】
請求項４１記載の方法において、
前記可逆的抵抗スイッチング素子を形成するステップが、
Ｔｉ含有層を形成するステップと、
前記Ｔｉ含有層を酸化するステップと、
を含む方法。
【請求項５３】
請求項５２記載の方法において、
前記Ｔｉ含有層が、ＴｉＮ層を含む方法。
【請求項５４】
請求項４１記載の方法において、
前記ステアリング素子と前記可逆的抵抗スイッチング素子とを直列に接続するステップをさらに含む方法。
【請求項５５】
請求項４１記載の方法を使用して形成されるメモリセル。
【請求項５６】
請求項４９記載の方法を使用して形成されるメモリセル。
【請求項５７】
メモリセルを形成する方法であって、
基板上に第１の導体を形成するステップと、
選択成長プロセスを使用して前記第１の導体の上に可逆的抵抗スイッチング素子を形成するステップと、  前記第１の導体の上にダイオードを形成するステップと、
前記ダイオードおよび前記可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、
を含む方法。
【請求項５８】
請求項５７記載の方法において、
前記ダイオードを形成するステップが、垂直多結晶ダイオードを形成するステップを含む方法。
【請求項５９】
請求項５８記載の方法において、
前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域を形成するステップをさらに含む方法。
【請求項６０】
請求項５７記載の方法において、
前記可逆的抵抗スイッチング素子を形成するステップが、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを選択的に形成するステップを含む方法。
【請求項６１】
請求項５７記載の方法において、
前記可逆的抵抗スイッチング素子を形成するステップが、
Ｔｉ含有層を形成するステップと、
前記Ｔｉ含有層を酸化するステップと、
を含む方法。
【請求項６２】
請求項６１記載の方法において、
前記Ｔｉ含有層が、ＴｉＮ層を含む方法。
【請求項６３】
請求項５７記載の方法を使用して形成されるメモリセル。
【請求項６４】
請求項６０記載の方法を使用して形成されるメモリセル。
【請求項６５】
メモリセルを形成する方法であって、
基板上に第１の導体を形成するステップと、
前記第１の導体の上に窒化チタン層を形成するステップと、
前記窒化チタン層を酸化することによって可逆的抵抗スイッチング素子を選択的に形成するステップと、  前記可逆的抵抗スイッチング素子の上に垂直多結晶ダイオードを形成するステップと、
前記垂直多結晶ダイオードの上に第２の導体を形成するステップと、
を含む方法。
【請求項６６】
請求項６５記載の方法において、
前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域を形成するステップをさらに含む方法。
【請求項６７】
請求項６５記載の方法において、
前記可逆的抵抗スイッチング素子を形成するステップが、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを選択的に形成するステップを含む方法。
【請求項６８】
請求項６５記載の方法において、
前記可逆的抵抗スイッチング素子を選択的に形成するステップが、約３００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。
【請求項６９】
請求項６５記載の方法において、
前記垂直多結晶ダイオードを形成するステップが、垂直ポリシリコンダイオードを形成するステップを含む方法。
【請求項７０】
請求項６５記載の方法を使用して形成されるメモリセル。
【請求項７１】
メモリセルを形成する方法であって、
ソース領域およびドレイン領域を有する薄膜トランジスタを形成するステップと、
前記トランジスタの前記ソース領域または前記ドレイン領域に接続される第１の導体を形成するステップと、
前記第１の導体の上に窒化チタン層を形成するステップと、
前記窒化チタン層を酸化することによって可逆的抵抗スイッチング素子を選択的に形成するステップと、
前記可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、
を含む方法。
【請求項７２】
請求項７１記載の方法において、
前記薄膜トランジスタを形成するステップが、ｎチャネルまたはｐチャネル薄膜金属酸化膜半導体電界効果トランジスタを形成するステップ含む方法。
【請求項７３】
請求項７１記載の方法において、
前記可逆的抵抗スイッチング素子を形成するステップが、ＴｉＯ、ＴｉＯ2 、ＴｉＯx およびＴｉＯx Ｎy のうちの少なくとも１つを選択的に形成するステップ含む方法。
【請求項７４】
請求項７１記載の方法を使用して形成されるメモリセル。
【請求項７５】
請求項４１記載の方法において、
前記可逆的抵抗スイッチング素子を形成するステップが、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ａｌ2 Ｏ3 、ＨｆＯ2 、およびＶ2 Ｏ5 のうちの少なくとも１つを形成するステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、さらに詳細には、選択成長による可逆的抵抗スイッチング素子を使用するメモリセルおよびその形成方法に関する。
【背景技術】
【０００２】
関連出願の相互参照
本願は、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０８２号（代理人整理番号：ＳＤ−ＭＸＤ−０３３５Ｘ）（特許文献１）からの優先権を主張するとともに、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０８８号（代理人整理番号：ＳＤ−ＭＸＤ−０３３５Ｙ）（特許文献２）からの優先権を主張し、どちらもその全体が本願明細書において参照により援用されている。
本願は、以下の特許出願に関連し、各出願は、あらゆる点でその全体が本願明細書において参照により援用されている。以下の特許出願とは、２００７年６月２９日に出願された「METHOD TO FORM A REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTIVITY-SWITCHING GROWN OXIDE 」という米国特許出願第１１／７７２，０８１号（整理番号：ＭＤ−３０４Ｘ）（特許文献３）、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０９０号（整理番号：ＭＸＤ−３３３Ｘ）（特許文献４）、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０８４号（整理番号：ＭＸＤ−３３３Ｙ）（特許文献５）である。
【０００３】
可逆的抵抗スイッチング素子から形成される不揮発性メモリが知られている。あらゆる点でその全体が本願明細書において参照により援用されている、例えば、２００５年５月９日に出願された「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」という米国特許出願第１１／１２５，９３９号（特許文献６）には、金属酸化物または金属窒化物などの可逆的抵抗率スイッチング材料と直列に接続されるダイオードを含む書換可能不揮発性メモリセルが記載されている。
しかし、書換可能抵抗率スイッチング材料からメモリデバイスを製造するのは困難であり、可逆的抵抗率スイッチング材料を使用するメモリデバイスの形成方法を改良することが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願第１１／７７２，０８２号
【特許文献２】米国特許出願第１１／７７２，０８８号
【特許文献３】米国特許出願第１１／７７２，０８１号
【特許文献４】米国特許出願第１１／７７２，０９０号
【特許文献５】米国特許出願第１１／７７２，０８４号
【特許文献６】米国特許出願第１１／１２５，９３９号
【特許文献７】米国特許第６，９５２，０３０号
【特許文献８】米国特許出願第１１／６９２，１５１号
【特許文献９】米国特許第５，９１５，１６７号
【特許文献１０】米国特許出願第１１／２９８，３３１号
【特許文献１１】米国特許第７，１７６，０６４号
【発明の概要】
【０００５】
本発明の第１の態様では、（１）基板上にステアリング素子を形成するステップと、（２）選択成長プロセスを使用してステアリング素子に接続される可逆的抵抗スイッチング素子を形成するステップと、を含むメモリセルを形成する方法が提供される。
【０００６】
本発明の第２の態様では、（１）基板上に第１の導体を形成するステップと、（２）選択成長プロセスを使用して第１の導体の上に可逆的抵抗スイッチング素子を形成するステップと、（３）第１の導体の上にダイオードを形成するステップと、（４）ダイオードおよび可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。
【０００７】
本発明の第３の態様では、（１）基板上に第１の導体を形成するステップと、（２）第１の導体の上に窒化チタン層を形成するステップと、（３）窒化チタン層を酸化することによって可逆的抵抗スイッチング素子を選択的に形成するステップと、（４）可逆的抵抗スイッチング素子の上に垂直多結晶ダイオードを形成するステップと、（５）垂直多結晶ダイオードの上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。
【０００８】
本発明の第４の態様では、（１）ソース領域およびドレイン領域を有する薄膜トランジスタを形成するステップと、（２）トランジスタのソース領域またはドレイン領域に接続される第１の導体を形成するステップと、（３）第１の導体の上に窒化チタン層を形成するステップと、（４）窒化チタン層を酸化することによって可逆的抵抗スイッチング素子を選択的に形成するステップと、（５）可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。
【０００９】
本発明の第５の態様では、（１）ステアリング素子と、（２）ステアリング素子に接続され、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子と、を含むメモリセルが提供される。
【００１０】
本発明の第６の態様では、（１）第１の導体と、（２）第１の導体の上に形成される第２の導体と、（３）第１の導体と第２の導体との間に形成されるダイオードと、（４）選択成長プロセスを使用して第１の導体と第２の導体との間に形成される可逆的抵抗スイッチング素子と、を含むメモリセルが提供される。
【００１１】
本発明の第７の態様では、（１）第１の導体と、（２）第１の導体の上に形成される窒化チタン層と、（３）窒化チタン層を酸化することによって選択的に形成される可逆的抵抗スイッチング素子と、（４）可逆的抵抗スイッチング素子の上に形成される垂直多結晶ダイオードと、（５）垂直多結晶ダイオードの上に形成される第２の導体と、を含むメモリセルが提供される。
【００１２】
本発明の第８の態様では、（１）ソース領域およびドレイン領域を有する薄膜トランジスタと、（２）ソース領域またはドレイン領域に接続される第１の導体と、（３）第１の導体の上に形成される窒化チタン層と、（４）窒化チタン層を酸化することによって選択的に形成される可逆的抵抗スイッチング素子と、（５）可逆的抵抗スイッチング素子の上に形成される第２の導体と、を含むメモリセルが提供される。
【００１３】
本発明の第９の態様では、（１）第１の方向に延びる第１の複数の実質的に平行で実質的に共平面の導体と、（２）複数のダイオードと、（３）複数の可逆的抵抗スイッチング素子と、（４）第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に共平面の導体と、を含む複数の不揮発性メモリセルが提供される。各メモリセルにおいて、ダイオードのうちの１つと可逆的抵抗スイッチング素子のうちの１つとが、直列に配列され、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される。各可逆的抵抗スイッチング素子は、選択成長プロセスを使用して形成される。
【００１４】
本発明の第１０の態様では、基板上に形成され、複数のメモリセルを有する第１のメモリレベルを含むモノリシックな３次元メモリアレイが提供される。第１のメモリレベルの各メモリセルは、（１）ステアリング素子と、（２）ステアリング素子に接続され、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子と、を含む。さらに、モノリシックな３次元メモリアレイは、第１のメモリレベルの上にモノリシック的に形成される少なくとも第２のメモリレベルも含む。他の数多くの態様も提供される。
【００１５】
本発明の他の特徴および態様は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からさらに完全に明白になるであろう。
【図面の簡単な説明】
【００１６】
【図１】本発明に従って提供される例示的なメモリセルを示す概略図である。
【図２Ａ】本発明に従って提供されるメモリセルの第１の実施形態を示す略斜視図である。
【図２Ｂ】複数の図２Ａのメモリセルから形成される第１のメモリレベルの一部を示す略斜視図である。
【図２Ｃ】本発明に従って提供される第１の例示的な３次元メモリアレイの一部を示す略斜視図である。
【図２Ｄ】本発明に従って提供される第２の例示的な３次元メモリアレイの一部を示す略斜視図である。
【図３】図２Ａのメモリセルの例示的な実施形態を示す断面図である。
【図４Ａ】本発明に従って単一のメモリレベルを製造する過程の基板の一部を示す断面図である。
【図４Ｂ】本発明に従って単一のメモリレベルを製造する過程の基板の一部を示す断面図である。
【図４Ｃ】本発明に従って単一のメモリレベルを製造する過程の基板の一部を示す断面図である。
【図４Ｄ】本発明に従って単一のメモリレベルを製造する過程の基板の一部を示す断面図である。
【図５】本発明に従って提供される代替のメモリセルを示す断面図である。
【発明を実施するための形態】
【００１７】
前述したように、書換可能抵抗率スイッチング材料からメモリデバイスを製造するのは困難である。例えば、多くの書換可能抵抗率スイッチング材料は、化学的にエッチングするのが困難なため、集積回路にこれを使用することに関連する製造のコストや複雑さが増大する。
【００１８】
本発明によれば、化学的にエッチングが困難な書換可能抵抗率スイッチング材料は、メモリセル内でエッチングされることなく使用されてもよい。例えば、少なくとも１つの実施形態では、可逆的抵抗率スイッチング材料がメモリセル内でエッチングされることなく使用されるように、選択成長プロセスを使用して形成される可逆的抵抗率スイッチング材料を含むメモリセルが提供される。
【００１９】
１つ以上の例示的な実施形態では、可逆的抵抗スイッチング素子は、可逆的抵抗率スイッチング材料として酸化チタンを使用して形成されてもよい。酸化チタン膜は、例えば、前に援用されている特許文献６で説明されるように、メモリで使用するのに適していることが示されている。
【００２０】
ＴｉＯ、ＴｉＯ2 、ＴｉＯx 、ＴｉＯx Ｎy などの酸化チタン膜は、化学的にエッチングするのが困難である。少なくとも１つの実施形態では、選択成長プロセスを使用することによって、酸化チタン層がエッチングされることなくメモリセルの可逆的抵抗スイッチング素子で酸化チタン層を使用することもできる。例えば、可逆的抵抗スイッチング素子は、酸化チタンよりパターニングおよびエッチングが容易な窒化チタンなどのチタン含有層を酸化することによって形成されてもよい。このように、チタン含有層を酸化する前に、下のチタン含有層（例えば、窒化チタンまたはチタン）のみがパターニングおよび／またはエッチングされ、酸化チタン層には実施されない。
【００２１】
ある実施形態では、酸化チタンは、Ｏ2 、オゾン、その組み合わせなどの酸素雰囲気中で、または他の何らかの適切な酸化種を使用してチタン含有層を急速に熱酸化することによって選択的に形成されてもよい。他の実施形態では、酸化チタンは、オゾンまたは他の酸素源を用いる化学気相付着（ＣＶＤ）炉での酸素拡散を使用して、ガス状または液体オゾン洗浄を使用して、または、他の何らかの適切な酸化プロセスを使用して、チタン含有層を酸化することによって形成されてもよい。何れの場合も、酸化チタン層をエッチングする必要がなくなり、メモリセルの製造を大幅に簡略化することもできる。
【００２２】
他の材料は、本発明に従って選択的に酸化され、メモリセルで使用される可逆的または一度だけプログラム可能な抵抗率スイッチング材料を形成してもよい。Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ａｌ2 Ｏ3 、ＨｆＯ2 、Ｖ2 Ｏ5 などの可逆的抵抗率スイッチング材料を形成するために、例えば、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどの層が、チタン含有層と同様に基板上に付着され、パターニングされ、エッチングされ、および／または酸化されてもよい。
【００２３】
例示的な発明に関するメモリセル
図１は、本発明に従って提供される例示的なメモリセル１００の概略図である。メモリセル１００は、ステアリング素子１０４に接続される可逆的抵抗スイッチング素子１０２を含む。
【００２４】
可逆的抵抗スイッチング素子１０２は、２つ以上の状態の間を可逆的にスイッチングすることもできる抵抗を有する可逆的抵抗率スイッチング材料（個別に図示せず）を含む。例えば、素子１０２の可逆的抵抗率スイッチング材料は、製造時には初期低抵抗率状態であってもよく、この状態は、第１の電圧および／または電流を印加すると高抵抗率状態にスイッチング可能である。第２の電圧および／または電流を印加すると、可逆的抵抗率スイッチング材料は低抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子１０２は、製造時には初期高抵抗率状態であってもよく、この状態は、適切な電圧（単数または複数）および／または電流（単数または複数）を印加すると低抵抗率状態に可逆的にスイッチング可能である。メモリセルに使用される場合、１つの抵抗状態は、２進の「０」を表し、別の抵抗状態は２進の「１」を表してもよいけれども、３つ以上のデータ／抵抗状態が使用されてもよい。例えば、前に援用されている特許文献６には、多くの可逆的抵抗率スイッチング材料および可逆的抵抗スイッチング素子を使用するメモリセルの動作が記載されている。
【００２５】
本発明の少なくとも１つの実施形態では、可逆的抵抗スイッチング素子１０２は、選択成長プロセスを使用して形成される。さらに以下に説明するように、選択成長プロセスを使用することによって、可逆的抵抗率スイッチング材料をエッチングする必要なしに可逆的抵抗スイッチング素子１０２内に可逆的抵抗率スイッチング材料を提供することができる。これにより、可逆的抵抗スイッチング素子１０２の製造が簡略化される。
【００２６】
ステアリング素子１０４は、薄膜トランジスタ、ダイオード、または可逆的抵抗スイッチング素子１０２によって電圧および／または電流を選択的に制限することによって非オーミック伝導を示す別の適切なステアリング素子を含んでもよい。このように、メモリセル１００は、２次元または３次元メモリアレイの一部として使用されてもよく、アレイ内の他のメモリセルの状態に影響を及ぼすことなく、メモリセル１００にデータを書き込んだり、および／またはそこからデータを読み出したりすることもできる。
メモリセル１００、可逆的抵抗スイッチング素子１０２およびステアリング素子１０４の例示的な実施形態を図２Ａ〜図５を参照しながら以下に説明する。
【００２７】
メモリセルの第１の例示的な実施形態
図２Ａは、本発明に従って提供されるメモリセル２００の第１の実施形態の略斜視図である。図２Ａを参照して、メモリセル２００は、第１の導体２０６と第２の導体２０８との間にダイオード２０４と直列に接続される可逆的抵抗スイッチング素子２０２（透視して図に示される）を含む。ある実施形態では、可逆的抵抗スイッチング素子２０２とダイオード２０４との間に、窒化チタン、窒化タンタル、窒化タングステンなどのバリア層２０９が提供されてもよい。
【００２８】
以下にさらに説明するように、可逆的抵抗スイッチング素子２０２は、メモリセル２００の製造を簡略化するように、選択的に形成される。少なくとも１つの実施形態では、可逆的抵抗スイッチング素子２０２は、窒化チタンなどのチタン含有層を酸化することによって形成される酸化チタン層の少なくとも一部を含む。ダイオード２０４の上または下に、例えば、窒化チタン層またはチタンの別の類似形態が付着され、（例えば、第１の導体２０６などと一緒に）パターニングされ、エッチングされてもよい。次に、（例えば、急速熱酸化または別の酸化プロセスを使用して）窒化チタン（または他の）層が酸化されて、酸化チタンを形成してもよい。
【００２９】
図２Ａの実施形態では、窒化チタンまたは類似の層２１０は、第１の導体２０６の上に形成され、第１の導体２０６と一緒にパターニングされエッチングされる。次いで、窒化チタンまたは類似の層２１０は、酸化されて酸化チタン層２１２を形成する。ダイオード２０４と垂直方向に重なりおよび／またはこれと位置合わせされる酸化チタン層２１２の一部は、メモリセル２００のダイオード２０４と第１の導体２０６との間の可逆的抵抗スイッチング素子２０２として機能してもよい。ある実施形態では、可逆的抵抗スイッチング素子２０２の１つ以上のフィラメントなどの部分のみがスイッチングしても、および／またはスイッチング可能であってもよい。酸化チタン層２１２は、例えば、ＴｉＯ、ＴｉＯ2、ＴｉＯx、ＴｉＯxＮyなどを含んでもよい。図２Ａでは、可逆的抵抗スイッチング素子２０２は、ダイオード２０４の下に配置されるように示されるが、当然ながら、代替の実施形態では、可逆的抵抗スイッチング素子２０２は、ダイオード２０４の上に配置されてもよい。可逆的抵抗スイッチング素子２０２に関するさらなる詳細な内容を図３を参照しながら以下に説明する。
【００３０】
ダイオード２０４は、ダイオードのｐ領域の上にｎ領域を有して上を向くか、ダイオードのｎ領域の上にｐ領域を有して下を向くかによらず、垂直多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードを含んでもよい。ダイオード２０４の例示的な実施形態を図３を参照しながら以下に説明する。
【００３１】
第１および／または第２の導体２０６、２０８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図２Ａの実施形態では、第１および／または第２の導体２０６、２０８は、レール状で、（例えば、実質的に互いに直交して）異なる方向に延びる。他の導体形状および／または構造が使用されてもよい。ある実施形態では、第１および／または第２の導体２０６、２０８とともに、バリア層、接着層、反射防止コーティングおよび／またはその類似物（図示せず）が使用され、デバイス性能を改善し、および／またはデバイスの製造に役立てることもできる。
【００３２】
前述したように、他の材料を使用して、可逆的抵抗スイッチング素子２０２を形成してもよい。例えば、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどの材料を、同様に、第１の導体２０６の上に付着し（および／または一緒にパターンニングおよびエッチングし）、次に酸化して、可逆的抵抗スイッチング素子２０２を含む層２１２を形成してもよい。
【００３３】
図２Ｂは、複数の図２Ａのメモリセル２００から形成される第１のメモリレベル２１４の一部の略斜視図である。簡単にするため、チタン含有層２１０および酸化チタン層２１２は、下部導体２０６のうちの１つの上に示されるのみである。メモリアレイ２１４は、（図に示されるように）複数のメモリセルが接続される複数のビット線（第２の導体２０８）およびワード線（第１の導体２０６）を含む「クロスポイント」アレイである。他のメモリアレイ構造が、複数レベルのメモリとして使用されてもよい。例えば、図２Ｃは、第２のメモリレベル２２０の下に配置される第１のメモリレベル２１８を含むモノリシックな３次元アレイ２１６の一部の略斜視図である。図２Ｃの実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイ内に複数のメモリセル２００を含む。当然ながら、第１のメモリレベル２１８と第２のメモリレベル２２０との間に、１つ以上の追加の層（例えば、中間誘電体）が存在してもよいが、簡単にするために図２Ｃでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図２Ｃの実施形態では、すべてのダイオードは、ｐ型領域を有するｐ−ｉ−ｎダイオードがダイオードの下部に使用されるか上部に使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。
【００３４】
ある実施形態では、メモリレベルは、あらゆる点でその全体が本願明細書において参照により援用されている、例えば、「High-density three-dimensional memory cell」という米国特許第６，９５２，０３０号（特許文献７）で説明されるように形成されてもよい。例えば、図２Ｄに示されるように、第１のメモリレベルの上部導体は、第１のメモリレベルの上に位置する第２のメモリレベルの下部導体として用いられてもよい。この実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」という米国特許出願第１１／６９２，１５１号（特許文献８）で説明されるように、隣接するメモリレベル上のダイオードは、反対方向に向くのが好ましい。例えば、第１のメモリレベル２１８のダイオードは、（例えば、ダイオードの下部にｐ領域を有して）矢印Ａ1で示されるように上向きダイオードであってもよく、第２のメモリレベル２２０のダイオードは、（例えば、ダイオードの下部にｎ領域を有して）矢印Ａ2 で示されるように下向きダイオードであってもよく、あるいはその逆であってもよい。
【００３５】
モノリシックな３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存のレベル（単数または複数）の層の上に直接付着または成長される。これに対して、積層メモリは、Leedy による「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献９）の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな３次元メモリアレイではない。
【００３６】
図３は、図２Ａのメモリセル２００の例示的な実施形態の断面図である。図３を参照して、メモリセル２００は、可逆的抵抗スイッチング素子２０２（例えば、可逆的抵抗率スイッチング材料の層の一部、すなわち、この実施形態の酸化チタン層２１２）と、ダイオード２０４と、第１および第２の導体２０６、２０８とを含む。可逆的抵抗スイッチング素子２０２は、ダイオード２０４の上を垂直方向に覆い、および／またはダイオード２０４と重なる酸化チタン層２１２の一部であってもよい。
【００３７】
図３の実施形態では、可逆的抵抗スイッチング素子２０２は、選択成長プロセスによって形成される。例えば、酸化チタン層２１２は、チタン含有層２１０を酸化することによってチタン含有層２１０の上に選択的に形成されてもよい。このように、第１の導体２０６をパターニングおよびエッチングするステップ（単数または複数）などの過程で、チタン含有層２１０のみがエッチングされ、酸化チタン層２１２はエッチングされない。
【００３８】
チタン含有層２１０は、何らかの適切なプロセスによって酸化されてもよい。例えば、チタン含有層２１０は、酸素、オゾン、その組み合わせ、または他の酸素源中の熱酸化を使用して（例えば、急速熱酸化を使用して）酸化されてもよい。その代わりにあるいはそれに加えて、チタン含有層２１０は、オゾンまたは他の酸素源を用いるＣＶＤ炉での酸素拡散を使用して、ガス状または液体オゾン洗浄を使用して、または他の何らかの適切な酸化プロセスを使用して酸化され、酸化チタンを形成してもよい。前述したように、他の可逆的抵抗率スイッチング材料が、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどを酸化することによって同様に形成されてもよい。
【００３９】
１つの例示的な実施形態では、急速熱酸化は、所望の酸化層厚および／または他の特性に応じて、約３００℃から約８００℃の温度で、約１秒から約５分の間、約２ｓｃｃｍから約４０ｓｃｃｍの酸素流量で実施されてもよい。他の酸化種、温度、時間および／または流量が使用されてもよい。
【００４０】
ＣＶＤ炉でのオゾン拡散による酸化は、所望の酸化層厚および／または他の特性に応じて、約３００℃から約８００℃の温度で、さらに好ましくは、約３５０℃から約４５０℃の温度で、約２分から約４時間、さらに好ましくは、約１５から２５分間、約１０から約６０ｓｃｃｍの間などの適切なオゾン流量で実施されてもよい。他の酸化種、温度、時間および／または流量が使用されてもよい。
【００４１】
前述した場合は何れも、チタン含有層２１０のみがパターニングおよびエッチングされ、酸化チタン層をエッチングする必要はなくなる。これによって、メモリセルの製造は大幅に簡略化される。さらに、必要などんな厚さの酸化チタンを製造することもできる。ある実施形態では、可逆的抵抗スイッチング素子２０２に、約５００オングストローム以下、さらに好ましくは、約３００オングストローム以下の厚さの酸化チタン層が使用される（ただし、他の層厚範囲が使用されてもよい）。
【００４２】
前述したように、ダイオード２０４は、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよく、このダイオードは上向きでも下向きでもよい。隣接するメモリレベルが導体を共有する図２Ｄの実施形態では、隣接するメモリレベルは、第１のメモリレベルには下向きのｐ−ｉ−ｎダイオード、隣接する第２のメモリレベルには上向きのｐ−ｉ−ｎダイオード（あるいは、その逆）のように反対方向を向くダイオードを有するのが好ましい。
【００４３】
ある実施形態では、ダイオード２０４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、または他の何らかの適切な材料などの多結晶半導体材料から形成されてもよい。例えば、ダイオード２０４は、高濃度にドープされたｎ＋ポリシリコン領域３０２と、ｎ＋ポリシリコン領域３０２の上の低濃度にドープされたまたは真性（自然にドープされた）ポリシリコン領域３０４と、真性領域３０４の上の高濃度にドープされたｐ＋ポリシリコン領域３０６とを含んでもよい。ある実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、例えば、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」という米国特許出願第１１／２９８，３３１号（特許文献１０）で説明されるように、シリコン−ゲルマニウム合金層を使用する場合、約１０ａｔ％（アトミックパーセント）以上のゲルマニウムを有する薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）をｎ＋ポリシリコン領域３０２上に形成し、ｎ＋ポリシリコン領域３０２から真性領域３０４内へのドーパントの移動を防止および／または低減することもできる。当然ながら、ｎ＋およびｐ＋領域の位置は逆であってもよい。
【００４４】
ある実施形態では、（例えば、ポリシリコン領域内への金属原子の移動を防止および／または低減するために）酸化チタン層２１２とｎ＋領域３０２との間に、窒化チタン、窒化タンタル、窒化タングステンなどのバリア層３０８が形成されてもよい。このような金属バリア層を使用すると、バリア層３０８と酸化チタン層２１２との間に好ましくない整流接触が形成されることもある。したがって、ある実施形態では、（例えば、整流接触の形成を低減または防止するように仕事関数を調整するために）酸化チタン層２１２とバリア層３０８との間に、チタン、ニッケル、他の導電性材料などの薄い導電層（図示せず）が形成されてもよい。
【００４５】
ダイオード２０４が、付着シリコン（例えば、非晶質または多結晶）から形成される場合、ダイオード２０４上にシリサイド層３１０を形成して、付着シリコンを製造時の低抵抗率状態に置いてもよい。この低抵抗率状態によって、付着シリコンを低抵抗率状態に切り換えるのに高い電圧は必要ないため、メモリセル２００のプログラミングを容易にすることができる。例えば、ｐ＋ポリシリコン領域３０６上に、チタンまたはコバルトなどのシリサイド形成金属層３１２が付着されてもよい。ダイオード２０４を形成する付着シリコンを結晶化するのに使用される（以下に説明する）次のアニールステップの過程で、シリサイド形成金属層３１２とダイオード２０４の付着シリコンとが相互に作用してシリサイド層３１０を形成し、これがシリサイド形成金属層３１２のすべてまたは一部を占める。
【００４６】
その全体が本願明細書において参照により援用されている、「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許第７，１７６，０６４号（特許文献１１）に記載されるように、チタンおよびコバルトなどのシリサイド形成材料は、アニール中に付着シリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、付着シリコンが結晶化する場合、隣接する付着シリコンの「結晶化テンプレート」または「シード」として働くこともできる（例えば、シリサイド層３１０は、アニール中にシリコンダイオード２０４の結晶構造を強化する）ようである。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金および／またはゲルマニウムダイオードについても、同様な結果を得ることもできる。
【００４７】
シリサイド形成金属層３１２の形成に続いて、上部導体２０８が形成される。ある実施形態では、導電層３１５を付着する前に１つ以上のバリア層および／または接着層３１４が、シリサイド形成金属層３１２の上に形成されてもよい。導電層３１５、バリア層３１４およびシリサイド形成金属層３１２が、一緒にパターニングおよび／またはエッチングされて上部導体２０８を形成してもよい。
【００４８】
上部導体２０８の形成に続いて、メモリセル２００をアニールして、ダイオード２０４の付着半導体材料を結晶化（および／または、シリサイド層３１０を形成）してもよい。少なくとも１つの実施形態では、アニールは、約１０秒から約２分間、約６００から約８００℃の温度、さらに好ましくは、約６５０から約７５０℃の間の温度の窒素中で実施されてもよい。他のアニール時間、温度および／または雰囲気が使用されてもよい。前述したように、シリサイド層３１０は、アニール中に、ダイオード２０４を形成する下の付着半導体材料の「結晶化テンプレート」または「シード」として働くこともできる。これによって、低抵抗率ダイオード材料が提供される。
【００４９】
本発明に従ってメモリセルを製造する例示的なプロセスを図４Ａ〜図４Ｄを参照しながら以下に説明する。
【００５０】
メモリセルの例示的な製造プロセス
図４Ａ〜図４Ｄは、本発明に従って第１のメモリレベルを製造する過程の基板４００の一部の断面図を示す。以下に説明するように、単一のメモリレベルは、選択成長プロセスを使用して形成される可逆的抵抗スイッチング素子をそれぞれ含む複数のメモリセルを含む。（図２Ｃ〜図２Ｄを参照して前に説明したように）第１のメモリレベルの上には追加のメモリレベルが製造されてもよい。
【００５１】
図４Ａを参照して、基板４００は、幾つかの処理ステップが既に施されたものとして示される。基板４００は、追加回路の有無にかかわらず、シリコン、ゲルマニウム、シリコン−ゲルマニウム、非ドープ、ドープ、バルク、シリコンオンインシュレータ（ＳＯＩ）または他の基板などのどんな適切な基板でもよい。例えば、基板４００は、１つ以上のｎウェルまたはｐウェル領域（図示せず）を含んでもよい。
【００５２】
基板４００の上には、絶縁層４０２が形成される。ある実施形態では、絶縁層４０２は、二酸化シリコン、窒化シリコン、酸窒化シリコン、または他の適切な絶縁層であってもよい。他の実施形態では、絶縁層４０２は、基板４００のトレンチをエッチングし、基板４００上に二酸化シリコン、窒化シリコンまたは別の誘電体などの誘電体を付着させてトレンチを充填し、基板４００を平坦化して基板４００の上面４０３を再び露出させることによって形成される浅いトレンチ分離（ＳＴＩ）領域であってもよい。１つ以上の実施形態では、分離領域を形成する前に基板４００の活性領域（図示せず）の上に、（例えば、活性領域を保護するために）窒化シリコンまたは類似の保護層（図示せず）が形成されてもよい。代替の方法として、局所シリコン酸化（ＬＯＣＯＳ）プロセスまたは他の何らかの適切なプロセスを使用して、絶縁層４０２を定義してもよい。
【００５３】
絶縁層４０２の形成に続いて、（例えば、物理気相付着法または別の方法によって）絶縁層４０２の上に接着層４０４が形成される。例えば、接着層４０４は、約２０から約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、または窒化タンタル、窒化タングステン、１つ以上の接着層の組み合わせ、またはその類似物などの別の適切な接着層であってもよい。他の接着層の材料および／または厚さが使用されてもよい。ある実施形態では、接着層４０４は任意であってもよい。
【００５４】
接着層４０４の形成に続いて、接着層４０４の上に導電層４０６が付着される。導電層４０６は、タングステンまたは別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、または何らかの適切な方法（例えば、化学気相付着、物理気相付着など）によって付着される類似物などの何らかの適切な導電性材料を含んでもよい。少なくとも１つの実施形態では、導電層４０６は、約２００から約２，５００オングストロームのタングステンを含んでもよい。他の導電層の材料および／または厚さが使用されてもよい。
【００５５】
導電層４０６の形成に続いて、導電層４０６の上に（例えば、物理気相付着または別の方法を使用して）窒化チタンなどのチタン含有層４０７が形成される。ある実施形態では、チタン含有層４０７は、約２０から約１，２００オングストロームの窒化チタンを含む。チタン、チタン合金、ＴｉＳｉ2 、ＴｉＷなどの他のチタン含有層の材料および／または厚さが使用されてもよい。
【００５６】
チタン含有層４０７の形成に続いて、接着層４０４、導電層４０６およびチタン含有層４０７がパターニングされエッチングされる。例えば、接着層４０４、導電層４０６およびチタン含有層４０７は、ソフトまたはハードマスク、およびウェットまたはドライエッチングプロセスを用いる従来のリソグラフィ技術を使用してパターニングされエッチングされてもよい。少なくとも１つの実施形態では、接着層４０４、導電層４０６およびチタン含有層４０７は、実質的に平行で実質的に共平面の導体４０８（図４Ａに示す）を形成するように、パターニングされエッチングされる。例示的な導体４０８の幅および／または導体４０８同士の間隔は、約２００から約２，５００オングストロームの範囲であるが、他の導体の幅および／または間隔が使用されてもよい。
【００５７】
導体４０８が形成された後、導体４０８間の隙間を充填するように、基板４００の上に誘電層４１０が付着される。例えば、基板４００上にほぼ３，０００から７，０００オングストロームの二酸化シリコンが付着され、化学的機械的研磨またはエッチバックプロセスを使用して平坦化されて平面４１２を形成してもよい。平面４１２は、図に示されるように、誘電材料４１０によって分離されるチタン含有層材料４０７の露出された個別領域４０７ａ〜４０７ｆを含む。（以下にさらに説明するように）個別のチタン含有層領域４０７ａ〜４０７ｆを使用して、基板４００上に形成されている各メモリセルの酸化チタンによる可逆的抵抗スイッチング素子を選択的に形成してもよい。
【００５８】
窒化シリコン、酸窒化シリコン、低誘電率（ｌｏｗ  Ｋ）誘電体などの他の誘電材料、および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ  Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。
【００５９】
可逆的抵抗スイッチング素子がチタン含有材料以外の材料を酸化することによって形成される場合、チタン含有層４０７は、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどの被酸化材料の層と置き換えられてもよい。
【００６０】
図４Ｂを参照して、平坦化に続いて、各チタン含有層領域４０７ａ〜４０７ｆの上に可逆的抵抗スイッチング素子４１３ａ〜４１３ｆが形成される。例えば、チタン含有層領域４０７ａ〜４０７ｆを酸化することによって、各チタン含有層領域４０７ａ〜４０７ｆの上に酸化チタン層が選択的に形成されてもよい。各チタン含有層領域４０７ａ〜４０７ｆの一部またはすべては、酸化の過程で取り込まれて可逆的抵抗スイッチング素子４１３ａ〜４１３ｆを生成することもできる。前に説明したように、酸素、オゾン、その組み合わせなどの酸素雰囲気中の急速熱酸化、または他の何らかの適切な酸化種を使用する急速熱酸化などの何らかの適切な方法を使用して、チタン含有層領域４０７ａ〜４０７ｆを酸化してもよい。他の実施形態では、オゾンまたは他の酸素源を用いるＣＶＤ炉での酸素拡散を使用して、ガス状または液体オゾン洗浄を使用して、または他の何らかの適切な酸化プロセスを使用してチタン含有層領域を酸化し、酸化チタンを形成してもよい。
【００６１】
図４Ｃを参照して、可逆的抵抗スイッチング素子４１３ａ〜４１３ｆが形成された後、各メモリセルのダイオード構造が形成される。（例えば、仕事関数調整のために）酸化チタン層領域の上に、約１０から約３００オングストロームのチタン、ニッケルなどの任意の薄い導電層（図示せず）が形成されてもよい。ある実施形態では、（例えば、ポリシリコン領域内への金属原子の移動を防止および／または低減するために）ダイオードを形成する前に、酸化チタン層領域の上に窒化チタン、窒化タンタル、窒化タングステンなどのバリア層４１４が同様に形成されてもよい。バリア層４１４は、薄い導電層の上に、これに加えて、またはその代わりに存在してもよく、約２０から約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、あるいは、窒化タンタル、窒化タングステン、１つ以上のバリア層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンの積層などの他の層と組み合わせたバリア層、またはその類似物などの別の適切なバリア層であってもよい。他のバリア層の材料および／または厚さが使用されてもよい。
【００６２】
薄い導電層（使用の場合）および／またはバリア層４１４の付着の後で、各メモリセルのダイオード（例えば、図２Ａ〜図３のダイオード２０４）を形成するのに使用される半導体材料の付着が開始される。各ダイオードは、前に説明したように、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよい。ある実施形態では、各ダイオードは、ポリシリコン、ポリシリコン−ゲルマニウム合金、ゲルマニウムまたは他の何らかの適切な材料から形成される。便宜上、本願明細書では、ポリシリコンによる下向きのダイオードの形成について説明する。当然ながら、他の材料および／またはダイオード構造が使用されてもよい。
【００６３】
図４Ｃを参照して、バリア層４１４の形成に続いて、バリア層４１４上に高濃度にドープされたｎ＋シリコン層４１６が付着される。ある実施形態では、ｎ＋シリコン層４１６は、付着時に非晶質状態にある。他の実施形態では、ｎ＋シリコン層４１６は、付着時に多結晶状態にある。化学気相付着または別の適切なプロセスを使用して、ｎ＋シリコン層４１６を付着してもよい。少なくとも１つの実施形態では、ｎ＋シリコン層４１６は、例えば、約１０21ｃｍ-3のドーピング濃度を有する約１００から約１，０００オングストローム、好ましくは、約１００オングストロームのリンまたはヒ素ドープシリコンから形成されてもよい。他の層厚、ドーパントおよび／またはドーピング濃度が使用されてもよい。ｎ＋シリコン層４１６は、例えば、付着中にドナーガスを流すことによって、その場で(in situ) ドープされてもよい。他のドーピング方法が使用されてもよい（例えば、注入法）。
【００６４】
ｎ＋シリコン層４１６の付着の後で、ｎ＋シリコン層４１６の上に低濃度にドープされた、真性および／または自然にドープされたシリコン層４１８が形成される。ある実施形態では、真性シリコン層４１８は、付着時に非晶質状態にある。他の実施形態では、真性シリコン層４１８は、付着時に多結晶状態にある。化学気相付着または別の適切な付着方法を使用して、真性シリコン層４１８を付着してもよい。少なくとも１つの実施形態では、真性シリコン層４１８は、厚さが約５００から約４，８００オングストローム、好ましくは、約２，５００オングストロームであってもよい。他の真性層厚が使用されてもよい。
【００６５】
（前に援用されている特許文献１０に記載されるように）真性シリコン層４１８を付着する前に、ｎ＋シリコン層４１６の上に薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）を形成して、ｎ＋シリコン層４１６から真性シリコン層４１８内へのドーパントの移動を防止および／または低減してもよい。
【００６６】
ｎ＋シリコン層４１６および真性シリコン層４１８の形成に続いて、（図に示されるように）導体４０８の上にあるシリコンピラー４２０を形成するように、ｎ＋シリコン層４１６、真性シリコン層４１８、バリア層４１４および／または何らかの導電層（使用の場合）がパターニングされエッチングされる。ソフトまたはハードマスク、およびウェットまたはドライエッチングプロセスを用いる従来のリソグラフィ技術を使用して、シリコンピラー４２０を形成してもよい。
【００６７】
シリコンピラー４２０が形成された後、シリコンピラー４２０間の隙間を充填するために誘電層４２２が付着される。例えば、約２００から７，０００オングストロームの二酸化シリコンが付着され、化学的機械的研磨またはエッチバックプロセスを使用して平坦化され、平面４２４を形成してもよい。平面４２４は、図に示されるように、誘電材料４２２によって分離されるシリコンピラー４２０の露出された上面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ  Ｋ誘電体などの他の誘電材料、および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ  Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。
【００６８】
シリコンピラー４２０の形成の後で、シリコンピラー４２０の上面付近の各シリコンピラー４２０内に、ｐ＋シリコン領域４２６が形成される。例えば、ブランケットＰ＋注入を使用して、シリコンピラー４２０内に所定の深さでボロンを注入してもよい。例示的な注入可能分子イオンは、ＢＦ2 、ＢＦ3 、Ｂなどを含む。ある実施形態では、約１〜５×１０15イオン／ｃｍ2 の注入ドーズ量が使用されてもよい。他の注入種および／またはドーズ量が使用されてもよい。さらに、ある実施形態では、拡散プロセスを使用して、シリコンピラー４２０の上部にドープしてもよい。少なくとも１つの実施形態では、Ｐ＋シリコン領域４２６は、約１００から７００オングストロームの深さを有するが、他のＰ＋シリコン領域のサイズが使用されてもよい。（形成されるダイオードが上向きのｐ−ｎまたはｐ−ｉ−ｎダイオードの場合、シリコンピラー４２０の上部はｎ型にドープされることに留意すべきである）。これによって、各シリコンピラー４２０は、下向きのｐ−ｉ−ｎダイオード４２８を含む。
【００６９】
図４Ｄを参照して、ｐ−ｉ−ｎダイオード４２８を完成させた後、基板４００上にシリサイド形成金属層４３０が付着される。例示的なシリサイド形成金属は、スパッタあるいは付着チタンまたはコバルトを含む。ある実施形態では、シリサイド形成金属層４３０は、約１０から約２００オングストローム、好ましくは、約２０から約５０オングストローム、さらに好ましくは、約２０オングストロームの厚さを有する。他のシリサイド形成金属層の材料および／または厚さが使用されてもよい。以下にさらに説明するように、この構造をアニールすることによって、シリサイド形成金属層４３０からの金属とＰ＋シリコン領域４２６からのシリコンとが反応して、各Ｐ＋シリコン領域４２６に隣接してシリサイド領域４３２を形成する。
【００７０】
シリサイド形成金属層４３０の形成に続いて、第２の一連の導体４３６が、下部の一連の導体４０８の形成と同様な方法でダイオード４２８上に形成されてもよい。ある実施形態では、上部の第２の一連の導体４３６を形成するのに使用される導体層４４０を付着させる前に、シリサイド形成金属層４３０の上に１つ以上のバリア層および／または接着層４３８が配置されてもよい。
【００７１】
導電層４４０は、タングステン、別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、または何らかの適切な方法（例えば、化学気相付着、物理気相付着など）によって付着される類似物などの何らかの適切な導電性材料から形成されてもよい。他の導電層材料が使用されてもよい。バリア層および／または接着層４３８は、窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上の層の組み合わせ、または他の何らかの適切な材料（単数または複数）などの別の適切な層を含んでもよい。付着された導電性層４４０、バリアおよび／または接着層４３８、および／またはシリサイド形成金属層４３０は、パターニングおよび／またはエッチングされて第２の一連の導体４３６を形成する。少なくとも１つの実施形態では、上部導体４３６は、下部導体４０８と異なる方向に延びる実質的に平行で実質的に共平面の導体である。
【００７２】
上部導体４３６の形成に続いて、この構造をアニールして、ダイオード４２８の付着半導体材料を結晶化（および／またはシリサイド領域４３２を形成）してもよい。少なくとも１つの実施形態では、アニールは、約６００から８００℃、さらに好ましくは、約６５０から７５０℃の間の温度の窒素中で、約１０秒から約２分間実施されてもよい。他のアニール時間、温度および／または雰囲気が使用されてもよい。シリサイド領域４３２は、アニール中にダイオード４３２を形成する下の付着半導体材料の「結晶化テンプレート」または「シード」として働くこともできる（例えば、何らかの非晶質半導体材料を多結晶半導体材料に変化させる、および／またはダイオード４３２の全体的な結晶特性を改善させる）。これによって、低抵抗率ダイオード材料が提供される。
【００７３】
代替の例示的なメモリセル
図５は、本発明に従って提供される例示的なメモリセル５００の断面図である。メモリセル５００は、基板５０５上に形成される可逆的抵抗スイッチング素子５０４に接続される薄膜金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）５０２などの薄膜トランジスタ（ＴＦＴ）を含む。例えば、ＭＯＳＦＥＴ５０２は、何らかの適切な基板上に形成されるｎチャネルまたはｐチャネル薄膜ＭＯＳＦＥＴであってもよい。図に示される実施形態では、二酸化シリコン、窒化シリコン、酸窒化物などの絶縁領域５０６が基板５０５上に形成され、絶縁領域５０６の上に、付着シリコン、ゲルマニウム、シリコン−ゲルマニウムなどの付着半導体領域５０７が形成される。付着半導体領域５０７内に薄膜ＭＯＳＦＥＴ５０２が形成され、絶縁領域５０６によって基板５０５から分離される。
【００７４】
ＭＯＳＦＥＴ５０２は、ソース／ドレイン領域５０８、５１０およびチャネル領域５１２、ならびにゲート誘電層５１４、ゲート電極５１６およびスペーサ５１８ａ、５１８ｂを含む。少なくとも１つの実施形態では、ソース／ドレイン領域５０８、５１０はｐ型にドープされ、チャネル領域５１２はｎ型にドープされてもよく、他の実施形態では、ソース／ドレイン領域５０８、５１０はｎ型にドープされ、チャネル領域５１２はｐ型にドープされてもよい。薄膜ＭＯＳＦＥＴ５０２には、他の何らかのＭＯＳＦＥＴ構造または何らかの適切な製造技術が使用されてもよい。ある実施形態では、ＭＯＳＦＥＴ５０２は、基板５０６内に形成される（例えば、ＳＴＩ、ＬＯＣＯＳまたは他の類似のプロセスを使用して形成される）絶縁領域（図示せず）によって電気的に分離されてもよい。あるいは、ＭＯＳＦＥＴ５０２のゲート、ソースおよび／またはドレイン領域は、基板５０６上に形成される他のトランジスタ（図示せず）と共有されてもよい。
【００７５】
可逆的抵抗スイッチング素子５０４は、下部導体５２０と、下部導体５２０上に形成されるチタン含有層５２１と、チタン含有層５２１上に選択的に成長される酸化チタン層５２２と、可逆的抵抗率スイッチング材料（酸化チタン層５２２）上に形成される上部導体５２４とを含む。上部および下部導体５２０、５２４は、タングステン、別の金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドまたはその類似物などの何らかの適切な導電性材料を含んでもよい。ある実施形態では、上部および下部導体５２０、５２４と可逆的抵抗率スイッチング材料（酸化チタン層５２２）との間に、１つ以上のバリアおよび／または接着層（図示せず）が提供されてもよい。
【００７６】
少なくとも１つの実施形態では、図１〜図４Ｄの実施形態を参照しながら前に説明した選択成長プロセスを使用して、可逆的抵抗率スイッチング材料（酸化チタン層５２２）が形成される。例えば、酸化チタン層５２２は、Ｏ2、オゾン、その組み合わせなどの酸素雰囲気中の急速熱酸化、または他の何らかの適切な酸化種を使用するチタン含有層５２１の急速熱酸化によって選択的に形成されてもよい。他の実施形態では、酸化チタン層５２２は、オゾンまたは他の酸素源を用いる化学気相付着（ＣＶＤ）炉での酸素拡散を使用して、ガス状または液体オゾン洗浄を使用して、または他の何らかの適切な酸化プロセスを使用してチタン含有層５２１を酸化することによって形成されてもよい。何れの場合も、酸化チタン層をエッチングする必要がなくなり、メモリセルの製造を大幅に簡略化することもできる。他の材料が本発明に従って選択的に酸化され、メモリセル５００に使用される可逆的抵抗率スイッチング材料を形成してもよい（例えば、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなど）。
【００７７】
図５に示されるように、可逆的抵抗スイッチング素子５０４は、第１の導電性プラグ５２６によってＭＯＳＦＥＴ５０２のソース／ドレイン領域５１０に、第２の導電性プラグ５３０によって第１の金属レベル（Ｍ１）線５２８に接続される（これにより誘電層５３２を貫通して延びる）。同様に、第３の導電性プラグ５３４は、ＭＯＳＦＥＴ５０２のソース／ドレイン領域５０８をＭ１線５３６に接続する。導電性プラグおよび／または線は、（バリア層の有無にかかわらず）タングステン、別の金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドまたはその類似物などの何らかの適切な材料から形成されてもよい。ＭＯＳＦＥＴ５０２がｎチャネルデバイスの場合には、領域５０８はＭＯＳＦＥＴ５０２のドレイン、領域５１０はＭＯＳＦＥＴ５０２のソースとして機能し、ＭＯＳＦＥＴ５０２がｐチャネルデバイスの場合には、領域５０８はＭＯＳＦＥＴ５０２のソース、領域５１０はＭＯＳＦＥＴ５０２のドレインとして機能することに留意すべきである。誘電層５３２は、二酸化シリコン、窒化シリコン、酸窒化シリコン、ｌｏｗ  Ｋ誘電体などの何らかの適切な誘電体を含んでもよい。
【００７８】
メモリセル５００で、薄膜ＭＯＳＦＥＴ５０２は、図２Ａ〜図４Ｄのメモリセルで使用されるダイオードのステアリング素子と同様な方法で、印加電圧および／または可逆的抵抗スイッチング素子５０４を通って流れる電流を選択的に制限するステアリング素子として動作する。
【００７９】
少なくとも１つの実施形態では、可逆的抵抗スイッチング素子５０４は、約５００オングストローム以下、さらに好ましくは、約３００オングストローム以下の厚さを有する酸化チタン層を含む。他の酸化チタン層厚が使用されてもよい。
【００８０】
前述した説明は、本発明の例示的な実施形態のみを開示している。本発明の範囲に含まれる上で開示された装置および方法についての変更は、当業者であれば容易に思い当たるであろう。例えば、本発明を主に窒化チタンの選択酸化に関して説明したが、当然ながら、Ｔａ、ＴａＮ、Ｎｂ、ＮｂＮ、Ａｌ、ＡｌＮ、Ｈｆ、ＨｆＮ、Ｖ、ＶＮなどの他の材料が選択的に酸化され、メモリセルに使用される可逆的抵抗率スイッチング材料を形成してもよい。
したがって、本発明は、その例示的な実施形態に関連して開示されたが、当然ながら、他の実施形態が、添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれてもよい。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【国際調査報告】
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