(57)【要約】  リーク電流を最少化する、シリコン−ゲルマニウム合金から形成されるダイオードをアニーリングする方法が開示される。この方法は、シリコンおよびゲルマニウムの合金の半導体の支柱を形成するステップと、支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、その後に合金の第１の温度より高い第２の温度で１２０秒間までにわたって支柱を加熱するステップとを含む。本発明は、複数のＰＩＮダイオードのモノリシックな３次元メモリアレイをさらに含み、ＰＩＮダイオードは、２段階加熱プロセスにさらされたシリコン−ゲルマニウム合金から形成される。
2010530642.tif 000002
【特許請求の範囲】
【請求項１】
接合ダイオードを形成する方法であって、
ａ）シリコンおよびゲルマニウムのアモルファス合金を含む半導体の支柱を形成するステップと、
ｂ）前記支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、
ｃ）前記支柱を、前記第１の温度より高い第２の温度で、約１２０秒またはそれ未満にわたって加熱するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記支柱を第１の温度で加熱するステップは、少なくとも６０分間にわたって行われる方法。
【請求項３】
請求項１記載の方法において、
前記支柱を第１の温度で加熱するステップは、約６７５℃〜約７００℃の温度で行われる方法。
【請求項４】
請求項１記載の方法において、
前記支柱を第１の温度で加熱するステップは、約６７０℃で約６０分間にわたる方法。
【請求項５】
請求項１記載の方法において、
前記支柱を第２の温度で加熱するステップは、約５５０℃〜約８５０℃の温度で約１２０秒間までにわたって行われる方法。
【請求項６】
請求項１記載の方法において、
前記支柱を第２の温度で加熱するステップは、約８００℃で約１０〜約１２０秒間にわたって行われる方法。
【請求項７】
請求項１記載の方法において、
前記合金は、Ｓｉ1-x Ｇｅx を含み、ここでｘは０．０１と０．９９との間にある方法。
【請求項８】
請求項１記載の方法において、
前記合金は、Ｓｉ1-x Ｇｅx であり、ここでｘは約２．０である方法。
【請求項９】
モノリシックな３次元メモリアレイを形成する方法であって、
ａ）ｘが０．０１と０．９９との間にあるＳｉ1-x Ｇｅx を含む半導体の支柱を形成するステップと、
ｂ）前記支柱を約４３０℃から約７００℃までの第１の温度で約６０分間〜約２４時間にわたって加熱するステップと、その後に
ｃ）前記支柱を約５５０℃から約８５０℃までの第２の温度で約１２０秒間までにわたって加熱するステップと、を含み、
前記モノリシックな３次元メモリアレイは、基板より上にモノリシック的に形成された第１のメモリレベルと、前記第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルとを含む方法。
【請求項１０】
請求項９記載の方法において、
前記基板は、単結晶シリコンを含む方法。
【請求項１１】
請求項９記載の方法において、
各々の半導体の支柱は、ＰＩＮダイオードを含む方法。
【請求項１２】
ＰＩＮダイオードを形成する方法であって、次の連続するステップ、すなわち、
ａ）始めに、シリコンおよびゲルマニウムの合金を含むアモルファス半導体の支柱を形成するステップと、
ｂ）その後に、前記支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、
ｃ）その後に、前記支柱を前記第１の温度より高い第２の温度で僅かに１２０秒間にわたって加熱するステップと、
を含む方法。
【請求項１３】
請求項１２記載の方法において、
前記支柱を第１の温度で加熱するステップは、少なくとも６０分間にわたって行われる方法。
【請求項１４】
請求項１３記載の方法において、
前記支柱を第１の温度で加熱するステップは、約２４時間にわたって行われる方法。
【請求項１５】
請求項１３記載の方法において、
前記支柱を第１の温度で加熱するステップは、約３７５℃〜約６２５℃の温度で行われる方法。
【請求項１６】
請求項１３記載の方法において、
前記支柱を第２の温度で加熱するステップは、約５００℃〜約８５０℃の温度で約１２０秒間までにわたって行われる方法。
【請求項１７】
請求項１３記載の方法において、
前記合金は、Ｓｉ1-x Ｇｅx であり、ここでｘは０．０１と０．９９との間にある方法。
【請求項１８】
請求項１３記載の方法において、
前記合金は、およそＳｉ0.8 Ｇｅ0.2 である方法。
【請求項１９】
モノリシックな３次元メモリアレイを形成する方法であって、
ａ）シリコンおよびゲルマニウムの合金を含むアモルファス半導体の支柱を形成するステップと、
ｂ）前記支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、
ｃ）前記支柱を前記合金の前記第１の温度より高い第２の温度で僅かに１２０秒間にわたって加熱するステップと、を含み、
前記モノリシックな３次元メモリアレイは、基板より上にモノリシック的に形成された第１のメモリレベルと、前記第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルとを含む方法。
【請求項２０】
請求項１９記載の方法において、
前記支柱を第１の温度で加熱するステップは、少なくとも６０分間にわたって行われる方法。
【請求項２１】
請求項１９記載の方法において、
前記支柱を第１の温度で加熱するステップは、約３７５℃〜約６７０℃の温度で行われる方法。
【請求項２２】
請求項１９記載の方法において、
前記支柱を第２の温度で加熱するステップは、約５５０℃〜約８５０℃の温度で約１０〜約１２０秒間にわたって行われる方法。
【請求項２３】
請求項１９記載の方法において、
前記合金は、Ｓｉ1-x Ｇｅx であり、ここでｘは０．０１と０．９９との間にある方法。
【請求項２４】
請求項１９記載の方法において、
前記合金は、およそＳｉ0.8 Ｇｅ0.2 である方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体合金を含む接合ダイオードに関する。
【背景技術】
【０００２】
関連出願
本願は、本願明細書において参照により援用されている２００７年６月１９日に出願された米国特許出願第１１／７６５，２５４号（特許文献１）の利益を主張する。本願は、本願明細書において参照により援用されている２００７年６月１９日に出願されたHernerの「Highly Scalable Thin Film Transistor」という米国特許出願第１１／７６５，２６９号（特許文献２）に関連する。
【０００３】
本願明細書において参照により援用されている２００２年１２月１９日に出願されたHernerの「Improved Method for Making High Density Nonvolatile Memory」という米国特許出願第１０／３２６，４７０号（特許文献３）のものなどのいくつかの装置は、垂直指向半導体接合ダイオードを採用している。ドーパントのタイプおよびレベルはダイオード全体にわたって変えられ得るけれども、ダイオード全体は単一の半導体または半導体合金から形成される。
本願は、装置性能を改善するために接合ダイオードを調製する他の方法を追及する。一般的に、シリコン−ゲルマニウムダイオードは特許文献３において教示されている同等のシリコンダイオードより高い順方向電流および逆方向電流を提供することができる。逆方向電流を最少にし、順方向電流を最大にすることが好ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願第１１／７６５，２５４号
【特許文献２】米国特許出願第１１／７６５，２６９号
【特許文献３】米国特許出願第１０／３２６，４７０号
【特許文献４】米国特許第６，９４６，７１９号
【特許文献５】米国特許第７，２２４，０１３号
【特許文献６】米国特許出願第１０／９５５，５４９号
【特許文献７】米国特許出願第１１／１４８，５３０号
【特許文献８】米国特許第５，９１５，１６７号
【発明の概要】
【０００５】
本発明は添付の特許請求の範囲により定義され、このセクションの中のいずれのものも、この特許請求の範囲に対する限定と解されるべきではない。一般的に、本発明は、シリコン−ゲルマニウム合金から形成されるアモルファス膜をアニーリングする方法に向けられている。より具体的には、本発明は、Ｓｉ1-x Ｇｅx のＰＩＮダイオードを作る方法に向けられている。このようなダイオードは、メモリセルにおいて、例えばモノリシックな３次元メモリアレイにおいて使用され得る。
【０００６】
本発明の第１の態様は、接合ダイオードを形成する方法を規定し、この方法は、ａ）シリコンおよびゲルマニウムのアモルファス合金を含む半導体の支柱を形成するステップと、ｂ）支柱を少なくとも３０分間にわたって第１の温度で加熱するステップと、ｃ）支柱を第１の温度より高い第２の温度で約１２０秒間またはそれ未満にわたって加熱するステップとを含む。
本発明の一実施形態は、モノリシックな３次元メモリアレイを形成する方法を規定し、この方法は、ａ）０．０１と０．９９との間にあるｘを有するＳｉ1-x Ｇｅx を含む半導体の支柱を形成するステップと、ｂ）支柱を約４３０℃から約７００℃までの第１の温度で約６０分間〜約２４時間にわたって加熱するステップと、ｃ）支柱を約５５０℃から約８５０℃までの第２の温度で約１２０秒間までにわたって加熱するステップとを含み、モノリシックな３次元メモリアレイは、基板より上にモノリシック的に形成された第１のメモリレベルと、この第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルとを含む。
【０００７】
本発明の他の１つの態様は、ＰＩＮダイオードを形成する方法を規定し、この方法は、次の連続するステップ、すなわち、ａ）始めに、シリコンおよびゲルマニウムの合金を含むアモルファス半導体の支柱を形成するステップと、ｂ）その後に支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、ｃ）その後に支柱を第１の温度より高い第２の温度で僅かに１２０秒間にわたって加熱するステップとを含む。
本発明の他の１つの実施形態は、モノリシックな３次元メモリアレイを形成する方法を規定し、この方法は、ａ）シリコンおよびゲルマニウムの合金を含むアモルファス半導体の支柱を形成するステップと、ｂ）支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、ｃ）支柱を合金の第１の温度より高い第２の温度で僅かに１２０秒間にわたって加熱するステップとを含み、そのモノリシックな３次元メモリアレイは、基板より上にモノリシック的に形成された第１のメモリレベルと、この第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルとを含む。
【０００８】
本願明細書に記載された本発明の態様および実施形態の各々は、単独であるいは互いに組み合わされて使用され得る。
次に、添付図面を参照して好ましい態様および実施形態が記述される。
【図面の簡単な説明】
【０００９】
【図１】頂部導体および底部導体の間に配置された垂直指向接合ダイオードを含むメモリセルの透視図である。
【図２Ａ】接合ダイオードのための可能な電気的構成の横断面図である。
【図２Ｂ】接合ダイオードのための可能な電気的構成の横断面図である。
【図２Ｃ】接合ダイオードのための可能な電気的構成の横断面図である。
【図２Ｄ】接合ダイオードのための可能な電気的構成の横断面図である。
【図３】接合ダイオードの部分の横断面図である。
【図４Ａ】本発明に従うメモリセルの形成を示す横断面図である。
【図４Ｂ】本発明に従うメモリセルの形成を示す横断面図である。
【図５】Ｓｉ1-x Ｇｅx 合金の堆積中の結晶化遷移温度を示すグラフである。
【図６】単一のアニーリングでアモルファスＳｉ1-x Ｇｅx 合金を結晶化させるために必要なアニーリング時間および温度を示すグラフである。
【図７】単一のアニーリング手続きと比較された、本発明のアニーリングシーケンスについての逆方向電流対電圧データを示すチャートである。
【図８】本発明のアニーリングシーケンスを利用するメモリセルにおける電流、および単一のアニーリング手続きだけを利用するメモリセルにおける電流を示す確率プロットである。
【発明を実施するための形態】
【００１０】
例えば、特許文献３に記載されているモノリシックな３次元メモリアレイなどにおいてメモリセルを形成するために、例えばＰＮダイオードまたはＰＩＮダイオードなどの半導体接合ダイオードは誘電体アンチヒューズ層とペアにされている。
「接合ダイオード」という用語は、本願明細書において、１方向には他方の方向よりも容易に電流を伝導するという特性を有し、２つの端子電極を有し、１電極ではｐ型で他方ではｎ型である半導体材料から作られている半導体装置を指すために使用される。例として、接触しているｐ型半導体材料およびｎ型半導体材料を有するＰＮダイオードと、真性（ドープされていない）半導体材料がｐ型半導体材料およびｎ型半導体材料の間に挟まれているＰＩＮダイオードとが含まれる。
【００１１】
本願の１つの好ましいメモリセルは導体と導体との間に配置された垂直指向接合ダイオードを含み、ある実施形態ではセルは接合ダイオードと導体のうちの１つとの間に挟まれた誘電体アンチヒューズ層をさらに有する。本願に従うメモリセル２が図１に示されている。第１の導体２０は、好ましくは、窒化チタン層４とタングステン層６とを含む。接合ダイオード３０は、オプションの窒化チタン障壁層８上に形成されていて、第１の伝導型の強くドープされた半導体層１０と、ドープされていない半導体材料または軽くドープされた半導体材料である層１２と、第２の伝導型の強くドープされた半導体層１４とを含む。薄い二酸化ケイ素アンチヒューズ層１６が接合ダイオード３０の頂部に形成され得る。第２の導体４０は好ましくは窒化チタン層１８とタングステン層２２とを含む。
メモリセル２は、アンチヒューズ層１６が無傷であるときにはプログラムされない。セルをプログラムするためには、アンチヒューズ材料の絶縁破壊を引き起こすのに充分な電圧がアンチヒューズ層１６を横断して印加される。プログラムされていないセルとプログラムされたセルとの間での電流差を最大にするのが有利である。
【００１２】
一般的に、本願のダイオードは、図２Ａ〜２Ｄにおいて描かれている４つの基本的な構成のうちの１つを取ることができる。頂部領域と底部領域とは常に強くドープされていて反対の伝導型を有し、底部領域がＮ＋で頂部領域がＰ＋であるか、あるいは底部領域がＰ＋で頂部領域がＮ＋である。これらの強くドープされた領域は、隣接する導体に良好なオーム接触を提供する。
中間の軽くドープされた領域あるいは真性の領域は、頂部および底部の強くドープされた領域の間に挟まれてそれらの領域と接触している。この領域は、たとえ意図的ドーピングなしで堆積させられたときにも、おそらくは汚染物質または欠陥に起因して、常にあたかも僅かにｎ型またはｐ型であるかのように振る舞う。
ドーパントの型と濃度とにより決まる４つの電気的構成は、底部でＰ＋、中央でＮ−、頂部でＮ＋（図２Ａに示されている）；底部でＰ＋、中央でＰ−、頂部でＮ＋（図２Ｂに示されている）；底部でＮ＋、中央でＮ−、頂部でＰ＋（図２Ｃに示されている）；および底部でＮ＋、中央でＰ−、頂部でＰ＋（図２Ｄに示されている）である。
【００１３】
同じダイオードの変形例が、特許文献３と、本願明細書において参照により援用されているPetti らの「Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide」という米国特許第６，９４６，７１９号（特許文献４）とに記載されている。特許文献３と特許文献４とでは変化のある専門用語が使用され、底部でＰ＋、中央でＮ−、そして頂部でＮ＋であるダイオードが、Ｎ＋オーム接触を有するＰ＋Ｎ−ダイオードとしてまたはＰＩＮダイオード（Ｎ−部分が意図的にドーピングなしで堆積させられている）として記述され得る。ダイオードは同じものであって、違いは純粋に語義上の違いである。「接合ダイオード」という用語は包括的であるべく意図されている。
【００１４】
本願では、シリコン−ゲルマニウム合金がダイオードの３つの領域の全てを形成する。シリコンのゲルマニウムに対する比は、ダイオード全体にわたって一定であることができ、あるいは異なる部分で異なり得る。担体移動度はシリコンよりもゲルマニウムのほうが高い。従って、順方向電流は、同じ電位では、そのようなゲルマニウム合金が使用されるときのほうが大きい。シリコン−ゲルマニウム合金は本願の主題である。
シリコンとゲルマニウムとは完全に混和性であり、どのような割合でも混合され得る。結果として生じる合金の導電特性は純粋なシリコンのものと純粋なゲルマニウムのものとの間にありがちであり、従って、８０原子パーセント（ａｔ％）シリコンおよび２０ａｔ％ＧｅであるＳｉ0.8 Ｇｅ0.2 合金は、純粋なシリコンより幾分高い担体移動度を有する。例えば、Ｓｉ0.5 Ｇｅ0.5 までゲルマニウム含有量を増やせば、担体移動度はさらに改善するけれども、純粋なゲルマニウムのものにはなお及ばない。
【００１５】
半導体の導電率を高めるために、半導体装置に使用される半導体にｎ型およびｐ型のドーパントが通例加えられる。ゲルマニウムを使用するときの付加的な難点は、シリコンに比してゲルマニウムではｎ型ドーパント（例えば、燐）の拡散係数が比較的に高いことである。図３に転じて、例えば軽くドープされたあるいは真性の領域などの、異なるドーパント濃度を有する領域７２に隣接する強くドープされたｎ型領域７０を有するゲルマニウム内にダイオードが形成されるならば、次に高温にさらすと、強くドープされた領域７０内のドーパントが軽くドープされた領域７２の中に拡散して、望ましいドーピング濃度差を実際上緩和して装置をだめにしてしまう危険がある。
【００１６】
ダイオードを形成するために使用されるときに、シリコンとゲルマニウムとの合金は、シリコンより大きな順方向電流および逆方向電流を提供することができる。逆方向電流を最小にし、順方向電流を最大にすることが望ましい。しかし、ダイオードがシリコン−ゲルマニウム合金から形成されるときに逆バイアス下でダイオードを横断するより大きなリーク電流は望ましくない。本発明の２ステップのアニーリングシーケンスは、説明するように、逆バイアス下での逆リーク電流を最小にし、Ｓｉ1-x Ｇｅx ダイオードの順方向電流を最大にするということが見出されている。
【００１７】
本発明のいくつかの実施形態の例が与えられる。材料、プロセスステップおよび寸法に関する詳細な情報が提供されるけれども、結果が本発明の範囲に属する一方でそれらの詳細な情報の多くが改変、追加、あるいは省略され得るということは当業者にとって明らかである。
【００１８】
図解により記載される方法および詳細な情報のいくつかは、特許文献３により充分に記載されている。本願明細書において参照により援用されているHernerらの「Junction Diode Comprising Varying Semiconductor Compositions」という米国特許第７，２２４，０１３号（特許文献５）にも有益な情報が見出される。簡略化のために、特許文献３および特許文献５の詳細な情報の全てを本願明細書では再現しないけれども、これらの特許出願のどの教示も除外されるべく意図されてはいない。
【００１９】
図４Ａに転じて、特許文献３の場合と同じくメモリレベルの形成が始まる。製造は適切な基板（例えば、単結晶シリコン基板）上で始まり、通例、基板の上に誘電体層が形成される。基板および誘電体層は示されていない。ページを横断して伸びて示されている、実質的に平行な導体を形成するために、窒化チタン層２４およびタングステン層２６が堆積させられ、次にパターン化されエッチングされる。導体の間および上に誘電体充填材（図示せず）が堆積させられ、次に、導体のうちのタングステン２６を露出させるために、例えば化学的機械的研磨（ＣＭＰ）またはエッチバックによって平坦化される。
好ましくは窒化チタンの薄い障壁層２８が導体および充填材の隣に任意に形成される。この障壁層は、導体のうちのタングステンと、それより上に堆積させられるべき半導体との間の反応を阻止する。
【００２０】
次に、結局は垂直指向支柱状ダイオードを形成するアモルファス半導体材料が堆積させられる。前述したように、このダイオードは４つの電気的構成のうちの１つをとることができる。簡略化のために、本願明細書では１つだけ、すなわち底部でｎ＋、中央で真性、頂部でｐ＋のものだけを論じる。堆積条件により、いくつかの実施形態では、真性のシリコン−ゲルマニウムは、あたかも軽くｎドープされているかのように振る舞うことがある。適切なドーパント型および濃度を選ぶことによって４つの電気的構成のいずれをも作り得ることが理解される。一般的に、ｐ型ドーパントは結晶化を強める。本発明では、膜が軽くｎ型またはｐ型に、あるいは強くｎ型にドープされるときに、アモルファス半導体膜を堆積させるのに充分に低い堆積温度が選択される。強くｐ型にその場で(in situ) ドープされたシリコン、シリコン−ゲルマニウム、あるいはゲルマニウムは、たとえ低堆積温度でも、堆積時に多結晶質でありがちである。アモルファス状態に堆積される半導体膜は、結晶化を完成させるために、その後に熱的アニーリングを必要とする。この例では、本発明におけるシリコン−ゲルマニウムの第１の層は、アンチモン、ヒ素、または燐などのｎ型ドーパントでドープされる。
【００２１】
この例では、堆積時に完全にあるいは圧倒的にアモルファスであるｎ型シリコン−ゲルマニウム層を形成するために、約１００〜約８００オングストローム、例えば約２００オングストロームの、燐でその場でドープされたＳｉ0.8 Ｇｅ0.2 の第１の層３２が堆積させられる。この第１の層３２は、約１×１０19〜約２×１０21原子／ｃｍ3 、好ましくは約８×１０20原子／ｃｍ3 のドーパント濃度で、好ましくは強くドープされる。例えば、シリコンを提供するためにＳｉＨ4 、Ｓｉ2 Ｈ6 またはジクロロシラン、またゲルマニウムを提供するためにＧｅＨ4 などのシリコン原子およびゲルマニウム原子を提供するために任意の在来のソースガスが流され得る。一般的に、Ｓｉ1-x Ｇｅx 層を調製するときに、正確な組成は、堆積温度およびソースガス濃度の関数である。従って、ＧｅＨ4 ／（ＳｉＨ4 ＋ＧｅＨ4 ）比（１例において）は０．０２から０．５までに及ぶことができ、ソースガスは、本願明細書で論じられる温度範囲で流され得る。当業者は、異なる長さの時間にわたる異なる温度での異なる流量および組成が、成長させられてアニーリングされる層の厚さおよび組成に影響を及ぼすであろうことを認める。層３２をドーピングなしで堆積させることも可能であり、その場合には、それは望みどおりにアモルファスであり、その後にイオン注入によってドープされる。
【００２２】
次に、層３４を形成するために約３，３００オングストロームの真性Ｓｉ0.8 Ｇｅ0.2 が堆積させられる。ダイオードのこの領域は、添加ドーパントなしで堆積させられ、一般的にはあたかも僅かにｎ型であるかのように振る舞う。所望ならば、この領域はｎ型ドーパントで軽くドープされ得る。この例ではＳｉＨ4 およびＧｅＨ4 がソースガスとして使用されるけれども、ゲルマニウム原子を提供するために任意の在来のソースガスが流され得る。
その後の平坦化ステップによって約６００オングストロームまでのシリコン−ゲルマニウムが除去される。
結果は、Ｓｉ0.8 Ｇｅ0.2 スタックである。層３４および３２を含むこのスタックは、ギャップにより分離されて等間隔を置く複数の実質的に垂直の支柱を形成するために在来のフォトリソグラフィ手法およびエッチング手法を用いてパターン化されエッチングされる。各支柱は、実質的に、下にある導体の上に配置される。ある程度の位置ずれは黙許され得る。
【００２３】
支柱同士の間のギャップは、支柱の間および上に堆積させられる誘電体材料３８で埋められる。支柱の頂部を露出させるために、例えばＣＭＰまたはエッチバックによる平坦化が実行される。支柱の頂部のシリコンを強くドープして、約１００〜約８００オングストロームの厚さ、例えば約２００オングストロームの厚さであり得る強くドープされた領域３６を作るために、平坦化後にp型ドーパントでイオン注入が実行される。他の実施形態では、支柱の頂部領域は、注入によってドープされる代わりに堆積中にp型ドーパントでその場でドープされ得る。図４Ａは、この時点での構造を示す。
【００２４】
共に参照により援用されている、２００４年９月２９日に出願されたHernerらの「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献６）、および２００５年１月８日に出願されたHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献７）に記載されているように、今記載されたばかりの半導体ダイオードは、初期高インピーダンス状態の半導体材料から形成される。プログラミング電圧にさらされたときに、ダイオードの半導体材料は低インピーダンス状態に転換される。
【００２５】
ダイオードのシリコン−ゲルマニウムは、結晶化後に形成されたときには、実質的に伝導性ではなく、その後のプログラミングパルスによって低インピーダンス状態に転換される。半導体材料における高インピーダンス状態から低インピーダンス状態へのこの変化は、メモリセルの基礎として役立つことができ、従って誘電体破壊(dielectric rupture)アンチヒューズ層の形成は任意である。底部導体と、なお形成されるべき頂部導体との間へのプログラミング電圧の印加は、アンチヒューズ層（存在するならば）の誘電体破壊を引き起こし、ダイオードの多結晶シリコン−ゲルマニウムを低インピーダンス状態に転換させる。
【００２６】
アンチヒューズが形成されるべきであるならば、この段階で、好ましくはダイオードの領域３２，３４，および３６のシリコン−ゲルマニウムの結晶化を避けるために充分に低い温度での堆積により、形成されるべきである。誘電体破壊アンチヒューズ層は、ＨｆＯ2層などの、堆積された誘電体であり得る。例えば、ＨｆＯ2 は３００℃で堆積させられることができ、それは全ての層をアモルファス状態に保つと共にドーパント拡散を制限し、これにより、ドープされていない領域３４の厚さを維持すると共に逆方向リークを制限する。あるいは、ダイオードを構成するシリコン−ゲルマニウムの堆積の前に、より高い誘電体アンチヒューズ膜が堆積させられる。
図４Ｂに続いて、粘着層４８が堆積させられ、好ましくは２００オングストロームの伝導性材料（例えば、窒化チタン）である。窒化チタンの代わりに窒化タンタル、窒化タングステン、タンタル、またはチタンタングステン(titanium tungsten) が使用され得る。図４Ｂにおいて、オプションの誘電体破壊アンチヒューズ層は示されていない。
【００２７】
適切な厚さ、例えば約１，７００オングストロームのタングステン５０が窒化チタン層４８の上に堆積させられ、その後にタングステン層および窒化チタン層は、実質的に平行で等間隔を置く第２の導体を形成するために、パターン化されエッチングされる。第２の導体は、好ましくは第１の導体に対して実質的に垂直である。接合ダイオードは、好ましくは、それより下の第１の導体およびそれより上の第２の導体の垂直射影の交点に整列させられるが、ある程度の位置ずれは黙許され得る。
【００２８】
第１の（底部）導体、接合ダイオード、および第２の（頂部）導体は第１のメモリレベルを形成する。他の１つのメモリレベルが、この第１のメモリレベルより上にモノリシック的に形成され得る。第２のレベルの接合ダイオードが、例えば第２の導体上に形成され得る。第２のメモリレベルを完成させるために、第２のレベルの接合ダイオードの上に第３の導体が形成され得る。第３の導体は、好ましくは、第１の導体と実質的に同じ方向に伸びる。第２の導体は、第１のメモリレベルの頂部導体として、また第２のメモリレベルの底部導体として作用する。追加のメモリレベルを形成するための製造が採用され得る。
【００２９】
あるいは、他の実施形態では、導体は共有されなくてもよくて、レベル間誘電体が、隣り合うメモリレベル同士を分離することができる。
今記載されたばかりの例では、層３２，３４，および３６のシリコン−ゲルマニウムは実質的にアモルファスに堆積させられ、それを結晶化させるために、より高い温度でアニーリングされなければならない。その結晶化アニーリングは、好ましくは、全てのメモリレベルの製造が完了した後に行われる。
【００３０】
高温アニーリングは、望ましくないドーパント拡散と、加熱され冷却されるときに似ていない材料の、差のある膨張および収縮によって引き起こされる例えば金属または二酸化ケイ素層またはエレメントの剥離とを含む残念な副作用を有することがあり得る。ゲルマニウムまたはシリコン−ゲルマニウム合金領域は、シリコンだけの領域より低い温度で結晶化する。これは図５にグラフ式に示され、ここでシリコン−ゲルマニウム層の堆積時の、アモルファス（ｏ）から部分的結晶質（×）への遷移温度が、Ｓｉ1-x Ｇｅx のゲルマニウム含有量が増大するときに低下するように示されている。図６は、所与の時間にわたってアモルファスＳｉ1-x Ｇｅx の全装置の完全な結晶化を達成するためにアニーリングするときに必要とされる温度が、ゲルマニウム含有量が増大するときに低下することを示している。従って、シリコン−ゲルマニウム合金のゲルマニウム含有量を増やせば、合金の結晶化が生じる温度が低下するということが分かる。しかし、また、ゲルマニウムを加えれば、通例、順方向バイアスおよび逆方向バイアスの両方のもとでダイオードを通る電流が増える。
【００３１】
メモリセルのためには、プログラム済み電流と未プログラム電流との差を最大にすることが好ましい。そのような差は、セルのプログラム済み状態および未プログラム状態を確実に識別可能にすることを可能にすると共に、製造および動作におけるバラツキのためのなるべく広いマージンを提供するのに役立つ。明らかに、プログラム済み電流と未プログラム電流とのより大きな差は、セルの状態の確実な検知を容易にする。大きなアレイをプログラムするときに必要とされる電流を最少にするために、これらのメモリセルのために低い逆方向バイアスリークを有することも非常に望ましい。
【００３２】
本発明の種々の態様は、１ステップのアニーリングに比して逆方向バイアス時の電流が低減するという結果をもたらす２ステップのアニーリングプロセスに配慮している。ＰＩＮダイオードのシリコン−ゲルマニウムはアモルファス状態で堆積させられ、その後にこの２ステップのアニーリングプロセスによって結晶化させられる。ＰＩＮダイオードは第１のより低い温度により長い時間にわたってさらされ、その後により高い温度で短時間にわたって加熱される。１ステップまたは２ステップ結晶化アニーリングを受けた垂直ＳｉＧｅダイオードについての電流電圧曲線が図７に示されている。２ステップアニーリングでアニーリングされたダイオードは、１ステップアニーリング（曲線Ｃ）に比してより低い逆方向電流およびより高い順方向電流（曲線Ｄ）を有するように示されている。Ｃのアニーリングシーケンス（１ステップアニーリング）およびＤ（２ステップアニーリング）を比べて、結果として生じる電流リークが図７において最少化され、順方向電流が最大化されるように示されている。負電圧では（ダイオードは逆方向バイアス下にある）望ましくない逆方向電流Ｄは、本発明の２ステップアニーリングにより結晶化させられたダイオードについてはより低い一方で、正電圧では（ダイオードは順方向バイアス下にある）順方向電流Ｄは２ステップアニーリングにより結晶化させられたダイオードについてはより高いということが分かる。
【００３３】
どの１つの理論にも束縛されたくはないけれども、２ステップアニーリングの第１のアニーリングは、より長時間の、より低い温度での炉アニーリングであって、アモルファスのシリコン−ゲルマニウムをゆっくり結晶化させると考えられる。その結果は、急速結晶化に比して、より大きなシリコン−ゲルマニウム結晶粒である。低速結晶化アニーリングは、核生成サイトがより少なくなるので、核となる粒子は隣の粒子と接触する前により大きく成長することができるという結果をもたらす。粒子境界はダイオードの逆方向リークを増大させ得る欠陥サイトであるので、より大きな粒子のほうがよい。第２のアニーリングは、より短い時間の、より高い温度での炉アニーリングであって、公知の電気的に活性の欠陥であるマイクロツイン(microtwin) などの内部粒子欠陥の密度を減少させる。この２ステップアニーリングは、逆方向リークの２つの誘因、すなわち、ダイオードの逆方向リークを増大させる可能性のある粒子境界と粒子内欠陥とを最小にし、これにより大きな順方向電流を維持しながら逆方向リークを減少させるはずである。
【００３４】
Ｓｉ0.8 Ｇｅ0.2 の支柱から作られた多くのアモルファスダイオードが種々の結晶化アニーリングにさらされ、−６．５ボルトでの逆方向電流と＋２ボルトでの順方向電流とが測定された。図８は、これらの測定値の確率プロットである。サンプル１，２，および３に対して次のアニーリング条件が用いられた。
逆方向電流    順方向電流      アニーリング条件
１．      Ｈ            Ｅ          ７００℃で６０秒間
２．      Ｉ            Ｆ          ６７０℃で６０分間
３．      Ｊ            Ｇ          ６７０℃で６０分間および
８００℃で１５秒間
【００３５】
図８は、２ボルトの読み出し電圧が印加されたときのプログラム済みダイオードについてプロットＥ，Ｆ，およびＧでサンプル１，２，および３について順方向電流を描き、同じ３つのサンプルについて逆方向電流がプロットＨ，Ｉ，およびＪで示されている。見て分かるように、順方向および逆方向の電流の差はサンプル３、すなわち２ステップアニーリングにさらされたダイオードについて最大にされる。図８により示されるように、１ステップアニーリングに比して２ステップアニーリングで逆方向電流は最少にされ順方向電流は最大にされる。
【００３６】
本発明のアニーリングの方法では、Ｓｉ1-x Ｇｅx （ｘは０．０１と０．９９との間にある）の支柱のための初期加熱ステップは、約３５０℃から約６２５℃までで少なくとも３０分間から４８時間までの時間にわたるべきであり、好ましくは１〜２４時間、そして最も好ましくは１時間で５５０℃〜７００℃または２４時間で４５０℃〜６００℃であるべきである。第２の加熱ステップは、約５５０℃から約８５０℃までで、好ましくは約１２０秒間までの時間、好ましくは１秒間〜３０秒間にわたるべきであり、例えば６５０℃〜７５０℃で１０秒間あるいは７００℃〜９００℃で１５秒間であるべきである。好ましいシリコン−ゲルマニウム合金はＳｉ1-x Ｇｅx であり、ここでｘは約０．０１と約０．９９との間に、好ましくは約０．１と約０．５との間にあり、例えばｘは約０．２または約０．４であり得る。
【００３７】
本発明の広さを示すために、Ｓｉ1-x Ｇｅx （ｘ＝０．０１→０．９９）の支柱の組成の好ましい範囲と、各々のための好ましいアニーリングシーケンスとを示す次の例が提示される。
2010530642.tif 000003
【００３８】
この表において前に記載されたアニーリングシーケンスは、より低い温度で割合に長い時間にわたって、すなわちシリコン−ゲルマニウム合金組成に応じて１時間から２４時間まで３５０℃から７００℃までの温度で加熱する第１のステップを含むシーケンスでシリコン−ゲルマニウムダイオードを加熱するように見られ得る。この表で提示された特定のアニーリングシーケンスは単なる例に過ぎない。
第２のステップにおいて、シリコン−ゲルマニウムはより高い温度で割合に短い時間にわたって、すなわち、シリコン−ゲルマニウム合金組成に応じて１０〜１２０秒間、５５０℃から９００℃までの温度でアニーリングされる。
ｘが０．０１と０．３との間にある組成Ｓｉ1-x Ｇｅx を有するダイオードのために１つの加熱シーケンスが好ましく、その加熱シーケンスは、第１のステップとしての２４時間にわたる４８０℃〜５６０℃または１時間にわたる５６５℃〜６７５℃と、第２のステップとしての１０〜１２０秒間にわたる７００℃〜８５０℃とである。
【００３９】
一実施形態では、組成Ｓｉ0.8 Ｇｅ0.2 を有する支柱が６００℃で１時間にわたって、または５００°〜５４０°で２４時間にわたって、そしてその後に７５０℃で１０〜１２０秒間にわたってアニーリングされる。
この２ステップ加熱およびアニーリングシーケンスで、出願人は、単一のアニーリングステップに比して順方向電流を最大にし、また逆方向電流を最少にした。３次元アレイのメモリレベルの全ての製造が完了した後にこの２ステップアニーリングシーケンスが実行されるのであれば、どの製造ステップも、使用されるシリコン−ゲルマニウム合金の結晶化温度より高くなる温度では行われないように、確実に配慮しなければならない。
【００４０】
モノリシックな３次元メモリアレイは、ウェハなどの単一の基板の上に複数のメモリレベルが、介在する基板なしに、形成されるものである。１つのメモリレベルを形成する層は、現存する１つまたは複数のレベルの層の直ぐ上に堆積または成長させられる。対照的に、積層されたメモリは、例えばLeedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献８）の場合のように、メモリレベルを別々の基板上に形成してそれらのメモリレベルを互いの上に接着することによって構築されている。基板は接着の前に薄くされるかあるいはメモリレベルから除去されるけれども、メモリレベルは初めは別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。
【００４１】
基板より上に形成されるモノリシックな３次元メモリアレイは、少なくとも、基板より上の第１の高さに形成される第１のメモリレベルと、第１の高さとは異なる第２の高さに形成される第２のメモリレベルとを含む。このようなマルチレベルアレイでは３，４，８，または実際には任意の数のメモリレベルが基板より上に形成され得る。
【００４２】
前の詳しい記述は、本発明がとることのできる多くの形のうちのほんのいくつかを記述しているに過ぎない。この理由から、この詳しい記述は実例として意図されているのであって、限定として意図されているのではない。本発明の範囲を定めるべく意図されているのは、全ての同等物を含む添付の特許請求の範囲である。
【図１】
2010530642.tif 000004
【図２Ａ】
2010530642.tif 000005
【図２Ｂ】
2010530642.tif 000006
【図２Ｃ】
2010530642.tif 000007
【図２Ｄ】
2010530642.tif 000008
【図３】
2010530642.tif 000009
【図４Ａ】
2010530642.tif 000010
【図４Ｂ】
2010530642.tif 000011
【図５】
2010530642.tif 000012
【図６】
2010530642.tif 000013
【図７】
2010530642.tif 000014
【図８】
2010530642.tif 000015
【国際調査報告】
2010530642.tif 000016
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