(57)【要約】  複数の不揮発性記憶素子に書き込みを行うため、複数の書き込みパルスがそれらの不揮発性記憶素子の制御ゲート（または他の端子）に印加される。書き込みパルスは一定のパルス幅を有し、最大電圧に到達するまで大きさが増加する。その時点で、書き込みパルスの大きさが大きくなることが停止され、書き込みパルスの長さの異なる持続期間を提供するように、検証処理の合間に書き込みパルスが印加される。一実施形態では、例えば、パルスが最大値へ到達した後は、パルス幅が増加される。他の実施形態では、パルスが最大値へ到達した後は、複数の書き込みパルスが検証処理の合間に印加される。
2010530596.tif 000002
【特許請求の範囲】
【請求項１】
書き込み信号を不揮発性記憶素子に印加するステップであって、
１以上のパルスが最大値に到達する前において、一定のパルス幅で前記不揮発性記憶素子に複数の書き込みパルスを印加するステップと、
１以上のパルスが最大値に到達した後に、前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを、検証処理の間に前記不揮発性記憶素子に対して印加するステップと、
を備えることを特徴とする不揮発性記憶装置の書き込み方法。
【請求項２】
前記一定のパルス幅の前記複数の書き込みパルスは、大きさが増加して印加されることを特徴とする請求項１の方法。
【請求項３】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が異なる１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項４】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が増加する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項５】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が一定値で変化する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項６】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が変数値で変化する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項７】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が一定値で増加する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項８】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が変数値で増加する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項９】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
前記最大値を有しパルス幅が増加する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項１０】
複数のカスタマイズ可能なパルス幅パラメータを保持するステップを備え、
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、保持されている前記カスタマイズ可能なパルス幅パラメータに基づいてパルス幅が増加する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項１１】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
検証処理の合間に複数のパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項１２】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
検証処理の合間に前記最大値の複数のパルスを印加するステップを備えることを特徴とする請求項１の方法。
【請求項１３】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
異なった数の書き込みパルスのパルス群を、検証処理の合間において、前記不揮発性記憶素子に対して印加するステップを備えることを特徴とする請求項１の方法。
【請求項１４】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
現在の時間周期において、書き込み−検証の周期が何回実行されたかを測定するステップと、
前記測定するステップの結果に基づいて、複数の書き込みパルスを前記不揮発性記憶素子に対して印加するステップとを備えることを特徴とする請求項１の方法。
【請求項１５】
前記書き込み信号を印加するステップは、
（ａ）前記不揮発性記憶素子の制御ゲートにパルスを印加するステップと、
（ｂ）前記不揮発性記憶素子に対して１以上の検証処理を行うステップと、
（ｃ）前記書き込み信号に最大電圧値が用いられたか否かを判断するステップと、
（ｄ）前記最大電圧値がまだ前記書き込み信号に用いられていない場合には、より大きなパルスでステップ（ａ）−（ｃ）を繰り返すステップと、
（ｅ）前記最大電圧値が前記書き込み信号に用いられている場合には、より長い継続時間を有する１以上のパルスでステップ（ａ）−（ｃ）を繰り返すステップと、
を備えることを特徴とする請求項１の方法。
【請求項１６】
不揮発性記憶素子と、
前記不揮発性記憶素子と通信する１以上の管理回路とを備え、
前記１以上の管理回路は、１以上のパルスが最大値に到達する前において一定のパルス幅で前記不揮発性記憶素子に複数の書き込みパルスを印加するステップと、および、１以上のパルスが最大値に到達した後に、長さが異なる前記書き込み信号の持続時間を提供する１以上の書き込みパルスを、検証処理の間において前記不揮発性記憶素子に対して印加するステップとにより、前記不揮発性記憶素子に書き込みを行うことを特徴とする不揮発性記憶装置システム。
【請求項１７】
前記一定のパルス幅の前記複数の書き込みパルスは、前記１以上の管理回路によって大きさが増加されて印加されることを特徴とする請求項１６の不揮発性記憶装置システム。
【請求項１８】
前記書き込み信号の長さの異なる持続時間を提供すること１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路がパルス幅が異なる１以上の書き込みパルスを印加することを特徴とする請求項１６の不揮発性記憶装置システム。
【請求項１９】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路がパルス幅が増加する１以上の書き込みパルスを印加することを特徴とする請求項１６の不揮発性記憶装置システム。
【請求項２０】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路がパルス幅が一定値で変化する１以上の書き込みパルスを印加することを特徴とする請求項１６の不揮発性記憶装置システム。
【請求項２１】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
前記１以上の管理回路がパルス幅が一定値で増加する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１６の不揮発性記憶装置システム。
【請求項２２】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
前記１以上の管理回路が前記最大値を有しパルス幅が増加する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１６の不揮発性記憶装置システム。
【請求項２３】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路が検証処理の合間に複数のパルスを印加することを特徴とする請求項１６の不揮発性記憶装置システム。
【請求項２４】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路が検証処理の合間に前記最大値の複数のパルスを印加することを特徴とする請求項１６の不揮発性記憶装置システム。
【請求項２５】
前記不揮発性記憶素子はフラッシュメモリ装置であることを特徴とする請求項１６の不揮発性記憶装置システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置のための技術に関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。
【０００３】
ＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートとチャネル領域は、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。トランジスタの閾値電圧は、フローティングゲート上に保持されている電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。従って、フローティングゲートに保持されている電荷量を変化させることにより閾値電圧を変化させることで、メモリセル（メモリセルは一つ以上のトランジスタを備えていてもよい）に書き込み／消去を行うことができる。
【０００４】
各メモリセルは（アナログ又はデジタルの）データを記憶することができる。１ビットのデジタルデータを記憶する場合（バイナリメモリセルと呼ばれる）、メモリセルの可能な閾値電圧の範囲は、２つの範囲に分割され、それぞれの範囲が論理データの「１」と「０」に割り当てられる。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルが消去された後では閾値電圧が負値となり、それは論理「１」と定義される。書き込み後の閾値電圧は正値となり、それは論理「０」と定義される。閾値電圧が負値であり、制御ゲートに０ボルトが印加される読み出しが試みられた場合、メモリセルがオンとなり、これは論理１が記憶されていることを示す。閾値電圧が正値であり、制御ゲートに０ボルトが印加される読み出しが試みられた場合、メモリセルはオンせず、これは論理０が記憶されていることを示す。
【０００５】
一つのメモリセルで、複数レベルの情報を記憶することができる（マルチステートメモリセルと呼ばれる）。複数レベルのデータを記憶する場合には、可能な閾値の範囲は、データのレベルの数に分割される。例えば、４つのレベルの情報を記憶する場合、４つの閾値電圧範囲が存在し、それぞれがデータ値「１１」、「１０」、「０１」、及び「００」に割り当てられる。ＮＡＮＤタイプのメモリの一例では、消去動作の後の閾値電圧は負の値となり、論理「１１」と定義される。正値の閾値電圧群が「１０」、「０１」、「００」というデータ状態に対して用いられる。８つのレベルの情報（又は状態）が記憶される場合（即ち、３ビットのデータ）、データ値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、及び「１１１」に割り当てられる８つの閾値電圧範囲がある。メモリセルに書き込まれるデータとセルの閾値電圧レベルの間の具体的な関係は、セルに採用されるデータ符号化方式によって決まる。例えば、両方ともその全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許出願公開公報第２００４／０２５５０９０号は、マルチステートフラッシュメモリセルのための様々なデータ符号化方式を説明している。一実施形態においては、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に１つのビットだけが影響を受けるように、グレイコード割当を用いてデータ値が閾値電圧範囲に割り当てられる。いくつかの実施形態では、異なるワードラインに対してデータ符号化技法が変更され得ることがある。データ符号化技法は、時間に依存して変更され得ることがある。また、ランダムなワードラインのデータビットは、データパターン感度を低減し、メモリセルのウェアを均一にするために、反転されることがある。また、様々な符号化技法が使用され得ることがある。
【０００６】
ＥＥＰＲＯＭやＮＡＮＤ型フラッシュメモリデバイスなどのフラッシュメモリデバイスに書き込みを行う場合、典型的には、ビットラインが接地されるとともに、制御ゲートに書き込み電圧が加えられる。チャネルからの電子がフローティングゲートへ注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリセルの閾値電圧が上昇し、メモリセルが書き込まれた状態となる。書き込みに関するさらなる情報は、「Source Side Self Boosting Technique for Non-Volatile Memory」と題した米国特許第６，８５９，３９７号、および、「Detecting Over Programmed Memory」と題した米国特許出願公開公報２００５／００２４９３９号に開示されている。これらの両方の文献の内容は、その全体を参照することにより本明細書に組み込まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
通常、書き込み処理において制御ゲートに印加される書き込み電圧は、連続するパルスとして印加される。多くの実装形態では、連続するパルスの各々の大きさが、所定のステップサイズで増加する。
【０００８】
マルチステートメモリセルは複数の有効な閾値電圧範囲を有する。よって、あるメモリセルは、バイナリメモリセルに比して高い閾値電圧で書き込みを行う必要がある場合がある。より高い閾値電圧でメモリセルに書き込みを行うためには、より大きな書き込みパルスが必要である。さらに、テクノロジースケールがより微細化するにつれて、同じカップリング比率を維持することが困難となる可能性がある。それゆえ、同一の書き込み効果を得るために、より大きな電圧の書き込みパルスが要求されている。しかしながら、書き込みパルスの電圧値は、メモリチップに搭載されるチャージポンプの設計や、ジャンクションおよび絶縁膜の絶縁破壊などの多くの要因により、実際的に制限される。
【０００９】
従って、書き込みパルスの高電圧化の必要性がある一方、得られる最大電圧の上限値が存在する。
【課題を解決するための手段】
【００１０】
ここで述べる技術は、メモリセルに印加される書き込みパルスの持続時間を制御するインテリジェント方式に関するものである。例えば、書き込み信号がその最大電圧に達したが書き込みが完了していないメモリセルがまだ存在しているような状況下では、メモリセルが受ける書き込みパルスの持続時間を制御するインテリジェント方式によって、効果的に書き込み動作を継続しうる。メモリセルの書き込みパルスの持続時間を制御するインテリジェント方式の一例には、より広い幅の書き込みパルスを使用することが挙げられる。他の例では、検証処理の合間において、複数の連続した書き込みパルスが用いられる。メモリセルの書き込みパルスの持続時間を制御する、他のインテリジェント方式も使用しうる。加えて、書き込みパルスの持続時間を制御するインテリジェント方式は、上述した状況下以外においても使用されうる。
【００１１】
一実施形態では、書き込み信号を不揮発性記憶素子に印加するステップが含まれる。書き込み信号を不揮発性記憶素子に印加するステップは、１以上のパルスが最大値に到達する前において、一定のパルス幅で不揮発性記憶素子に書き込みパルスを印加するステップ、および、１以上のパルスが最大値に到達した後に、書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを、検証処理の間に不揮発性記憶素子に対して印加するステップを備える。
【００１２】
一実施形態は、書き込み信号を複数のパルスとして複数の不揮発性記憶素子に印加するステップ、および、それら複数の不揮発性記憶素子が適切に書き込まれたかを判断するために１以上の検証処理を行うステップ、を含んでいる。書き込み信号を複数のパルスとして印加するステップは、１以上のパルスが最大値に到達する前において、検証処理の合間に、大きさを増加させながら一定の持続時間でパルスを印加するステップを含む。また、書き込み信号を複数のパルスとして印加するステップは、１以上のパルスが最大値に到達した後の検証処理の間において、書き込み信号の持続時間を異なる長さに変更するステップも含む。
【００１３】
一実施形態は、１以上のパルスが最大値に到達するまで、大きさを増加させながら一定のパルス幅で不揮発性記憶素子にパルスを印加することを含む。また一連の処理は、１以上のパルスが最大値に到達した後に、パルス幅を増加させながら書き込みパルスを不揮発性記憶素子に印加するステップを含む。
【００１４】
一実施形態は、１以上のパルスが最大値に到達するまで、大きさを増加させながら一定のパルス幅で不揮発性記憶素子にパルスを印加するステップを含む。また一連の処理は、１以上のパルスが最大値に到達した後に、異なった数の書き込みパルスからなる１以上のパルス群を不揮発性記憶素子に印加するステップも含む。各々のグループは、検証処理の合間に印加される。
【００１５】
実装形態の一例は、複数の不揮発性記憶素子と、その不揮発性記憶素子と通信する１以上の管理回路を含む。１以上の管理回路は、上記した処理を実行する。
【図面の簡単な説明】
【００１６】
【図１】ＮＡＮＤストリングの平面図である。
【図２】ＮＡＮＤストリングの等価回路図である。
【図３】不揮発性メモリシステムのブロック図である。
【図４】メモリアレイの一実施例を示すブロック図である。
【図５】センスブロックの一実施例を示すブロック図である。
【図６】閾値電圧区分のセットの一例および不揮発性メモリの書き込み処理を説明する図である。
【図７Ａ】様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。
【図７Ｂ】様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。
【図７Ｃ】様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。
【図７Ｄ】様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。
【図７Ｅ】様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。
【図７Ｆ】様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。
【図７Ｇ】様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。
【図７Ｈ】様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。
【図７Ｉ】様々な閾値電圧区分および不揮発性メモリの書き込み処理を説明する図である。
【図８】不揮発性メモリの書き込み順序の一例を説明するテーブルである。
【図９】不揮発性メモリの書き込み処理の一例を説明するフローチャートである。
【図１０】不揮発性素子の書き込み処理の一例を説明するフローチャートである。
【図１１Ａ】書き込み電圧の継続時間を増加させる処理の一例を説明するフローチャートである。
【図１１Ｂ】書き込み電圧の継続時間を増加させる処理の一例を説明するフローチャートである。
【図１１Ｃ】書き込み電圧の継続時間を増加させる処理の一例を説明するフローチャートである。
【図１２】波形の例を説明する図である。
【図１３】波形の例を説明する図である。
【図１４】書き込み信号の一例を与えるテーブルを示す図である。
【図１５】波形の例を説明する図である。
【図１６】波形の例を説明する図である。
【発明を実施するための形態】
【００１７】
フラッシュメモリシステムの一例は、ＮＡＮＤ構造を用いており、２つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１（又はドレイン側）選択ゲート１２０と第２（又はソース側）選択ゲート１２２の間に挟まれている、直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットコンタクト１２６を介してＮＡＮＤストリングをビットラインに接続している。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続している。選択ゲート１２０は、選択ラインＳＧＤに適切な電圧を加えることによって制御される。選択ゲート１２２は、選択ラインＳＧＳに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。
【００１８】
図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、６４個、１２８個などの数のメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するＮＡＮＤストリングにも限定されない。
【００１９】
ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。各ＮＡＮＤストリングは、選択ラインＳＧＳによって制御されるソース選択ゲートによってソースラインに接続されているとともに、選択ラインＳＧＤによって制御されるドレイン選択ゲートによって関連するビットラインに接続されている。各ビットラインとそのビットラインにビットラインコンタクトを介して接続されている夫々のＮＡＮＤストリングは、メモリセルアレイの列を構成する。ビットラインは、複数のＮＡＮＤストリングによって共有されている。典型的には、ビットラインは、ワードラインと直交する方向でＮＡＮＤストリング上を通っており、１以上のセンスアンプと接続されている。
【００２０】
ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作に関連する例は、以下の米国特許／特許出願に記載されており、それらの引用文献は、その全体が参照により本明細書に組み込まれる。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、及び、米国公開公報第ＵＳ２００３／０００２３４８号。本明細書における説明は、他のタイプの不揮発性記憶素子と同様に、ＮＡＮＤを加えた他のタイプのフラッシュメモリにも利用可能である。
【００２１】
ＮＡＮＤフラッシュメモリに加えて、不揮発性記憶装置の他のタイプもまた用いることができる。例えば、基本的に（フローティングゲートの代わりに）窒化物層内に電荷をトラッピングするメモリセルである、いわゆるＴＡＮＯＳ構造（ＴａＮ−Ａｌ２Ｏ３−ＳｉＮ−ＳｉＯ２の積層から構成される構造）にも本発明は適用できる。他のメモリセルが、Chanらによる記事、「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」、IEEE ELECTRON DEVICE Letters、ＥＤＬ−８巻、第３号、１９８７年３月の９３から９５ページに説明されている。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成される三層の誘電体が、メモリセルチャネル上で半導電性基板の表面と導電性制御ゲートとの間に挟まれている。セルは、セルチャネルから窒化物の中に電子を注入することにより書込みが行われ、窒化物内において電子が制限領域内にトラッピングされ蓄積される。この蓄積された電荷は、次に、検出可能な方法で、セルのチャネルの一部の閾値電圧を変更する。セルは、窒化物中にホットホールを注入することによって消去される。Nozakiら、「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」、IEEE Journal of Solid-State Circuits、第２６巻、第４号、１９９１年４月、４９７から５０１ページに、分離した選択トランジスタを形成するためにドーピングされたポリシリコンゲートがメモリセルチャネルの一部に拡がっている分割ゲート構成における同様のセルが説明されている。前記２つの記事は、その全体を参照することにより本明細書に組み込まれる。参照することにより本明細書に組み込まれるWilliam D. Brown及びJoe E. Brewerによって編集された「Nonvolatile Semiconductor Memory Technology」、ＩＥＥＥ出版１９９８年の第１．２項にも、誘電電荷トラップ装置に適用可能である書き込み技法が説明されている。他のタイプのメモリ素子も使用できる。
【００２２】
図３は、複数のメモリセル（例えば、ＮＡＮＤマルチステートフラッシュメモリなど）のページに平行して読み出しおよび書き込みを行うリード／ライト回路を有する記憶デバイス２１０を示している。記憶デバイス２１０は１以上のメモリダイまたはチップ２１２を備えていてもよい。メモリダイ２１２は、メモリセルの（２次元又は３次元の）アレイ２００、制御回路２２０、及び、リード／ライト回路２３０Ａと２３０Ｂを有する。一実施形態では、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。リード／ライト回路２３０Ａ及び２３０Ｂは、複数のセンスブロック３００を有しており、それらのセンスブロック３００によって１ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ２００は、行デコーダ２４０Ａと２４０Ｂを介したワードラインと、列デコーダ２４２Ａと２４２Ｂを介したビットラインによってアドレス指定される。典型的な実施形態では、コントローラ２４４は、１つ以上のメモリダイ２１２のような同じメモリデバイス２１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれる。命令、及びデータは、ライン２３２を介してホストとコントローラ２４４の間で転送され、また、ライン２３４を介してコントローラと１つ以上のメモリダイ２１２の間で転送される。
【００２３】
制御回路２２０は、リード／ライト回路２３０Ａと２３０Ｂと協調して、メモリアレイ２００に対してメモリ動作を実行する。制御回路２２０は、ステートマシン２２２、オンチップアドレスデコーダ２２４、及び電力制御モジュール２２６を有している。ステートマシン２２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ２２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ２４０Ａ、２４０Ｂ、２４２Ａ及び２４２Ｂによって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール２２６は、メモリ動作中のワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール２２６は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。
【００２４】
一実施形態では、制御回路２２０、電力制御回路２２６、デコーダ回路２２４、ステートマシン回路２２２、デコーダ回路２４２Ａ、デコーダ回路２４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路２４０Ｂ、リード／ライト回路２３０Ａ、リード／ライト回路２３０Ｂ、及び／又はコントローラ２４４の一つ又は幾つかの組合せは、１つの管理回路、或いは複数の管理回路群と称されることがある。１以上の管理回路は、本明細書で記述する処理を実行する。
【００２５】
図４は、メモリセルアレイ２００の例示的な構造を示す。一実施形態においては、メモリセルのアレイは、数多くのブロックに分割される（例えば、ブロック０−１０２３や、その他の量など）。フラッシュＥＥＰＲＯＭシステムに一般的であるように、ブロックは消去の単位である。すなわち、各ブロックは共に消去される最小数のメモリセルを含む。
【００２６】
１のブロックは、ビットライン（例えばビットラインＢＬ０−ＢＬ６９６２３）およびワードライン（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）を介してアクセスされるＮＡＮＤストリングのセットを備えている。図４は、直列接続されることでＮＡＮＤストリングを形成している、４つのメモリセルを示している。各々のＮＡＮＤストリングに４つのセルが含まれているが、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい（例えば、ＮＡＮＤストリングによっては、１６個、３２個、６４個、１２８個やその他の数のメモリセルを有していてもよい。）各ＮＡＮＤストリングの一端は、（選択ラインＳＧＤに接続されている）ドレイン選択ゲートを介して対応するビットラインに接続されており、他端は、（選択ラインＳＧＳに接続されている）ソース選択ゲートを介してソースラインに接続されている。
【００２７】
別の実施形態では、ビットラインは偶数のビットラインと奇数のビットラインに分けられる。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿っており奇数ビットラインに接続されたメモリセル群は、同時に書き込みが行われる。これに対し、共通ワードラインに沿っており偶数ビットラインに接続されたメモリセル群は、奇数ビットラインに接続されたメモリセル群の書き込みとは別のタイミングで書き込みが行われる。
【００２８】
各ブロックは、通常、複数のページに分割される。一実施形態においては、ページは書き込みの単位である。通常、１つ又は複数ページのデータが１列のメモリセルに記憶される。例えば、データの１以上のページが、共通ワードラインに接続されたメモリセルに記憶されてもよい。１つのページは、１つ又は複数のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータ（システムデータとも呼ばれる）を含む。オーバヘッドデータは、通常、セクタのユーザデータから算出される誤り訂正符号（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ：ＥＣＣ）とヘッダ情報を含む。コントローラ（または他の構成要素）の一部が、データがアレイに書き込まれているときにＥＣＣを計算し、データがアレイから読み出されているときにＥＣＣのチェックも行う。代わりに、ＥＣＣ及び／又は他のオーバヘッドデータはそれらが関係するユーザデータとは異なるページに記憶され、または異なるブロックに記憶されることがある。ユーザデータのセクタは通常、磁気ディスクドライブ内のセクタサイズに相当する５１２バイトである。例えば８ページから３２、６４、１２８、或いはそれ以上のページまでの多数のページが１ブロックを形成する。異なるサイズのブロックと配置も採用することができる。
【００２９】
図５は、センスモジュール４８０と呼ばれるコア部と共通部４９０に分割された個々のセンスブロック３００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール４８０を用意し、一組の複数センスモジュール４８０に対して一つの共通部４９０を用意してもよい。一例として、１個のセンスブロックは、１個の共通部４９０と８個のセンスモジュール４８０を有している。グループ内の各センスモジュールは、データバス４７２を介して協働する共通部と通信する。さらなる詳細としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報２００６／０１４０００７号を参照されたい。
【００３０】
センスモジュール４８０は、接続されたビットライン内の伝導電流が予め決められた閾値レベルより高いか低いかを判定するセンス回路４７０を備えている。幾つかの実施形態では、センスモジュール４８０は、センスアンプと一般に呼ばれる回路を有する。センスモジュール４８０は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ４８２を有している。例えば、ビットラインラッチ４８２内で予め決められた状態がラッチされることによって、接続されたビットラインを、書き込み禁止を指定する状態（例えば、Ｖｄｄ）に引き上げる（プル）する。
【００３１】
共通部４９０は、プロセッサ４９２、１組のデータラッチ４９４、及び、１組のデータラッチ４９４とデータバス４２０の間を接続するＩ／Ｏインタフェース４９６を備えている。プロセッサ４９２は計算を実行する。例えば、その機能の１つは、センスされたメモリセル内に記憶されているデータを特定し、特定されたデータを一組のデータラッチ内に記憶することである。１組のデータラッチ４９４は、読み出し動作において、プロセッサ４９２によって特定されたデータビット群を記憶するために用いられる。一組のデータラッチ４９４は、書き込み動作において、データバス４２０から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内に書き込む予定のライトデータ（書き込みデータ）を表す。Ｉ／Ｏインタフェース４９６は、データラッチ４９４とデータバス４２０の間のインタフェースを提供する。
【００３２】
読み出し又はセンス中には、システムの動作はステートマシン２２２の制御下にあり、ステートマシン２２２は（電力制御モジュール２２６を用いて）アドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。
メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール４８０はこれらの電圧の１つに遷移し、バス４７２を介してセンスモジュール４８０からプロセッサ４９２に出力が提供される。その時点で、プロセッサ４９２は、センスモジュールの遷移イベントと、ステートマシンから入力ライン４９３を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ４９４に格納する。コア部の別の実施形態では、ビットラインラッチ４８２は、センスモジュール４８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。
【００３３】
当然のことながら、いくつかの実装形態では複数のプロセッサ４９２を有することができる。一実施形態では、各プロセッサ４９２は出力ライン（図５には示されていない）を有し、各出力ラインは共にワイヤードＯＲ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。この構成は、ワイヤードＯＲの結果を受け取るステートマシンが、書き込まれる全てのビットがいつ所望のレベルに到達したかを判断できるので、書き込み処理の完了時点を判定する書き込み検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンは書き込み処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、（いくつかの実施形態において）ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ４９２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。
【００３４】
データラッチスタック４９４は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール４８０毎に３個（或いは４個或いはその他の数の）データラッチが存在する。一実施形態では、ラッチは夫々１ビットである。
【００３５】
書き込み又は検証処理の間、書き込まれるべきデータはデータバス４２０から１組のデータラッチ４９４内に記憶される。検証処理の間、プロセッサ４９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致したとき、プロセッサ４９２は、書き込み禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ４８２を設定する。これにより、たとえ書き込みパルスがその制御ゲートに影響しても、ビットラインに接続したセルがさらに書き込みされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ４８２をロードし、センス回路が検証処理中にそれに禁止値を設定する。
【００３６】
いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス４２０用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、リード／ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード／ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード／ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。
【００３７】
読み出し動作やセンスアンプについてのさらなる情報は次の文献に記載されている。（１）米国特許出願公開２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、２００４年３月２５日公開、（２）米国特許出願公開２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、２００４年６月１０日公開、（３）米国特許出願公開２００５０１６９０８２号、（４）米国特許出願公開２００６／０２２１６９２号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、発明者Ｊｉａｎ  Ｃｈｅｎ、２００５年４月５日出願、及び、（５）米国特許出願第１１／３２１，９５３号、「Reference Sense Amplifier For Non-Volatile Memory」、発明者Ｓｉｕ  Ｌｕｎｇ  Ｃｈａｎ及びＲａｕｌ−Ａｄｒｉａｎ  Ｃｅｒｎｅａ、２００５年１２月２８日出願。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。
【００３８】
成功した（検証を含む）書き込み処理の最後において、メモリセルの閾値電圧は、必要に応じて、書き込まれたメモリセルの１つ又は複数の閾値電圧の区分内、或いは、消去されたメモリセルの閾値電圧の区分内となる。各メモリセルが３ビットデータを記憶する場合における、メモリセルアレイについての閾値電圧区分（或いはデータ状態）の例を図６に示す。この一方で、他の実施形態では、１メモリセルあたり３ビットよりも多い、或いは３ビットよりも少ないデータを記憶するとしてもよい（例えば、１メモリセルあたり４ビット以上のデータを記憶するなど）。
【００３９】
図６の例では、各々のメモリセルは３ビットのデータを保持する。よって、８つの有効なデータ状態Ｓ０−Ｓ７が存在する。一実施形態では、データ状態Ｓ０は０ボルトより低く、データ状態Ｓ１−Ｓ７は０ボルトより高い。他の実施形態として、８つのデータ状態の全てが０ボルトより高い場合や、その他のアレンジが実行可能である。一実施形態では、Ｓ０の閾値電圧区分がＳ１−Ｓ７の区分よりも広い。
【００４０】
各々のデータ状態は、メモリセルに記憶された３ビットデータの固有の値に対応する。一実施形態では、S0=111，S1=110，S2=101，S3=100，S4=011，S5=010，S6=001，S7=000，である。データ状態Ｓ０−Ｓ７の他のマッピングも使用することができる。一実施形態では、１つのメモリセルに記憶されている全てのビットのデータは、同一の論理ページに記憶される。他の実施形態では、１つのメモリセルに記憶されているビットのデータの各々は、異なるページに対応する。従って、３ビットのデータを記憶している１つのメモリセルは、第１ページ、第２ページ、第３ページのデータを含んでいる。いくつかの実施形態では、同一のワードラインに接続された全てのメモリセルが、同一の３ページのデータを記憶するとされる。いくつかの実施形態では、１つのワードラインに接続されたメモリセルが異なるセットのページに分類される（例えば、偶数および奇数ビットライン）。
【００４１】
いくつかの先行技術の装置では、メモリセルが消去されて状態Ｓ０となる。メモリセルは、状態Ｓ０から状態Ｓ１−Ｓ７の何れかへ書き込まれてもよい。一実施形態では、フルシーケンスプログラミングとして知られている、
消去された状態Ｓ０から書き込まれた状態Ｓ１−Ｓ７の何れかに直接に書き込む方法を行うことができる。例えば、メモリセル群内の大多数のメモリセルが消去状態Ｓ０になるように、書き込み対象のメモリセル群が最初に消去されてもよい。あるメモリセルが状態Ｓ０から状態Ｓ１へ書き込まれる間に、他のメモリセルが状態Ｓ０から状態Ｓ２へ、状態Ｓ０から状態Ｓ３へ、状態Ｓ０から状態Ｓ４へ、状態Ｓ０から状態Ｓ５へ、状態Ｓ０から状態Ｓ６へ、状態Ｓ０から状態Ｓ７へ、書き込まれる。フルシーケンスプログラミングは、図６の７つの曲線状の矢印を用いて図示されている。
【００４２】
図７Ａ−７Ｉは、何れの特定のメモリセルについても、前のページの隣接メモリセルに書込みが行われた後で、その特定ページに関連する特定のメモリセルに書き込みを行うことによってフローティングゲート間の結合現象を低減する、不揮発性記憶素子の書込みの他の処理方法を示している。図７Ａ−Ｉの処理は、３つの書き込み処理ステップである。第１ステップに先立ち、状態Ｓ０の消去閾値区分にするために、メモリセルを消去することができる。
【００４３】
図７Ａ−７Ｉの処理では、各々のメモリセルが３ビットのデータを記憶しており、各々のビットは異なるページに属すると仮定する。データの第１ビット（一番左のビット）は、第１ページと関連する。真ん中のビットは、第２ページと関連する。一番右のビットは、第３ページと関連する。データとデータ状態との相関は、以下の通りである：S0=111，S1=110，S2=101，S3=100，S4=011，S5=010，S6=001，S7=000。しかしながら他の実施形態では、他のデータコード化配列も使用可能である。
【００４４】
（図７Ａに示すように）第１ページに書き込む際において、ビットをデータ“１”にする場合には、メモリセルは状態Ｓ０が維持される（閾値電圧区分５０２）。ビットをデータ“０”にする場合には、メモリセルに書き込みが行われ、状態Ｓ４となる（閾値電圧区分５０４）。隣接するメモリセルが書き込まれた後、隣接するフローティングゲート間の容量結合により、図７Ｂに示すように、状態Ｓ４が広くなることがある。状態Ｓ０も広くなることがあるが、Ｓ０とＳ１の間には十分な余裕があるため、その影響を無視できる。フローティングゲート間の結合現象についての詳細は、米国特許第５，８６７，４２９号および米国特許第６，６５７，８９１号に開示されており、両公報は全体を参照することにより本明細書に組み込まれる。
【００４５】
第２ページを書き込む際において（図７Ｃを参照）、メモリセルが状態Ｓ０であり第２ページのビットをデータ“１”にする場合には、メモリセルは状態Ｓ０が維持される。いくつかの実施形態では、第２ページの書き込み処理は閾値電圧区分５０１を狭めて新たなＳ０とすることができる。メモリセルが状態Ｓ０であり第２ページに書き込むデータが“０”である場合には、メモリセルは状態Ｓ０へ移される（閾値電圧区分５０６）。状態Ｓ２は、Ｃ＊の検証ポイント（最低電圧）を有する。メモリセルが状態Ｓ４でありメモリセルに書き込むデータが“１”である場合には、メモリセルは状態Ｓ４が維持される。しかしながら図７Ｃに示すように、状態Ｓ４についてメモリセルを閾値電圧区分５０４から閾値電圧区分５０８へ移動することによって、状態Ｓ４は狭められる。閾値電圧区分５０８は、（閾値電圧区分５０４のＥ＊＊と比較して）Ｅ＊の検証ポイントを有する。メモリセルが状態Ｓ４であり第２ページに書き込むデータが“０”である場合には、メモリセルの閾値電圧は、Ｇ＊の検証ポイントを有する状態Ｓ６（閾値電圧区分５１０）へ移動される。
【００４６】
隣接するメモリセルが書き込まれた後、隣接するフローティングゲート間の結合により、図７Ｄの閾値電圧区分５０６，２０８，５１０に示すように、状態Ｓ２，Ｓ４，Ｓ６が広くされる。時には、状態Ｓ０も広くなる場合がある。
【００４７】
図７Ｅ，７Ｆ，７Ｇおよび７Ｈは、第３ページの書き込みを示している。書き込みを表すために１つの図を用いてもよいが、見やすくするために、処理を４つの図に示す。第２ページが書き込まれた後では、夫々のメモリセルは状態Ｓ０、Ｓ２，Ｓ４、Ｓ６の何れかとなる。図７Ｅは、第３ページに書き込みが行われる、状態Ｓ０のメモリセルを表している。図７Ｆは、第３ページに書き込みが行われる、状態Ｓ２のメモリセルを表している。図７Ｇは、第３ページに書き込みが行われる、状態Ｓ４のメモリセルを表している。図７Ｈは、第３ページに書き込みが行われる、状態Ｓ６のメモリセルを表している。図７Ｉは、メモリセル群に図７Ｅ、７Ｆ、７Ｇ、７Ｈの処理が（一斉に、または連続的に）実行された後における、閾値電圧区分を示している。
【００４８】
メモリセルが状態Ｓ０であり、第３ページのデータが“１”である場合には、メモリセルは状態Ｓ０が維持される。第３ページのデータが“０”である場合には、メモリセルの閾値電圧がＢの検証ポイントを有する状態Ｓ１へ上昇される（図７Ｅ参照）。
【００４９】
メモリセルが状態Ｓ２であり、第３ページに書き込まれるデータが“１”である場合には、メモリセルは状態Ｓ２が維持される（図７Ｆ参照）。しかしながら幾つかの書き込みでは、閾値区分５０６を狭めて、Ｃボルトの検証ポイントを有する新たな状態Ｓ２とすることができる。第３ページに書き込まれるデータが“０”である場合には、メモリセルはＤボルトの検証ポイントを有する状態Ｓ３に書き込まれる。
【００５０】
メモリセルが状態Ｓ４であり、第３ページに書き込まれるデータが“１”である場合には、メモリセルは状態Ｓ４が維持される（図７Ｇ参照）。しかしながら幾つかの書き込みでは、閾値区分５０８を狭めて、Ｅの検証ポイントを有する新たな状態Ｓ４とすることができる。メモリセルが状態Ｓ４であり、第３ページに書き込まれるデータが“０”である場合には、メモリセルの閾値電圧がＦの検証ポイントを有する状態Ｓ５へ上昇される。
【００５１】
メモリセルが状態Ｓ６であり、第３ページに書き込まれるデータが“１”である場合には、メモリセルは状態Ｓ６が維持される（図７Ｈ参照）。しかしながら幾つかの書き込みでは、閾値区分５１０を狭めて、Ｇの検証ポイントを有する新たな状態Ｓ６とすることができる。第３ページのデータが“０”である場合には、メモリセルの閾値電圧がＨの検証ポイントを有する状態Ｓ７へ書き込まれる。第３ページの書き込みが終了すると、メモリセルは図７Ｉに示す８つの状態のうち、何れか１つの状態となる。
【００５２】
図８は、セットまたは複数のメモリセルの(複数の)ページへの書き込み順序の一例を示す図である。このテーブルは、図４の４本のワードライン（ＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３）についての書き込み順序を表している。しかしながら、このテーブルは、４本より多いまたは少ないワードラインについても適用可能である。ＷＬ０に接続されたメモリセルの第１ページが書き込まれ、続いてＷＬ１に接続されたメモリセルの第１ページが書き込まれ、続いてＷＬ０に接続されたメモリセルの第２ページが書き込まれ、続いてＷＬ２に接続されたメモリセルの第１ページが書き込まれ、続いてＷＬ１に接続されたメモリセルの第２ページが書き込まれ、などとなる。
【００５３】
図９は、選択されたワードラインに接続されているメモリセルの書き込み処理を説明するフローチャートである。図９の処理の一の実装形態では、メモリセルの劣化を均一に維持するために、メモリセルには事前書き込みが行われる（ステップ５５０）。一実施形態では、メモリセルは、状態７や、ランダムパターンや、その他のパターンに事前書き込みされる。いくつかの実装形態では、事前書き込みを行う必要がない。
【００５４】
ステップ５５２では、書き込みに先立って、メモリセルが（ブロック単位又は他の単位で）消去される。一実施形態では、ソースとビットラインをフローティング状態にしておきながら、選択されたブロックのワードラインを接地し、十分な時間の間ｐウェルを消去電圧（例えば２０ボルト）にまで上昇させることによってメモリセルが消去される。容量結合のため、非選択ワードライン、ビットライン、選択ライン、及び、ソースもまた、消去電圧のかなりの割合の電圧まで上昇する。そのため、選択されたメモリセルのトンネル酸化物層に強力な電場が加わり、主としてファウラ−ノルドハイムトンネル効果によってフローティングゲートの電子が基板側に放出されて、選択されたメモリセルのデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移動するにつれて、選択されたセルの閾値電圧が低下する。消去は、メモリアレイ全体、別々のブロック、又はセルの他の単位で行うことができる。一実施形態では、メモリセルが消去された後、全ての消去済みのメモリセルが状態Ｓ０となる（図６参照）。
【００５５】
ステップ５５４では、消去されたメモリセルの消去閾値電圧の区分を狭めるために、ソフト書き込みが実行される。いくつかのメモリセルは、消去処理の結果として必要以上に低い消去状態にあってよい。ソフト書き込みにより、消去されたメモリセルの閾値電圧を、消去検証レベルに近づくように移動させることができる。例えば図６に示すように、ステップ５５４は、状態Ｓ０と関連する閾値電圧区分を狭めるステップを含むことがあり得る。ステップ５５６では、本明細書で述べたとおり、ブロックのメモリセルに書き込みが行われる。図９の処理は、上述した多様な回路を用いたステートマシンの指示によって実行されうる。他の実施形態では、上述した多様な回路を用いたコントローラの指示によって実行されうる。図９の処理の実行後に、ブロックのメモリセルは読み出し可能となる。
【００５６】
図１０は共通ワードラインに接続されているメモリセルに書き込みを実行する際のプロセスを表すフローチャートである。図１０のプロセスは、図９のステップ５５６において１回または複数回実施されうる。例えば、図１０の処理は、図６のフルシーケンスプログラミングを実行するために使用することができ、その場合には図１０の処理は各々のワードラインについて１回実行されうる。一実施形態では、書き込みプロセスは、ソースラインの最も近くに位置するワードラインから開始して、ビットライン側へ向かって順番に実施される。図１０のプロセスは、図７Ａ−Ｉの書き込み処理に対して、ワードラインのデータのページに書き込みを行うためにも使用しうる。この場合には、各々のワードラインについて図１０の処理を３回行うことができる。
他の変更形態もまた使用可能である。
【００５７】
通常、書き込み処理において制御ゲートに印加される書き込み電圧は、連続するパルスとして印加される。書き込みパルスの合間には、検証処理を可能とするための複数の検証パルスが存在する。多くの実装形態では、連続するパルスの各々の大きさが、所定のステップサイズで増加する。ステップ６０８では、書き込み電圧（Vpgm）が初期値（例えば、１２ボルトまでの電圧など、その他の適切な値）に初期化されると共に、ステートマシン２２２によって維持される書き込みカウンタＰＣが１に初期化される。ステップ６０８において、書き込み信号Ｖｐｇｍの書き込みパルスが、選択ワードライン（書き込み用に選択されたワードライン）に印加される。非選択ワードラインは、従来知られる昇圧方法を実行することで、１以上の昇圧電圧（例えば、８ボルトまでの電圧）を受ける。メモリセルが書き込まれる場合には、対応するビットラインが接地される。一方、メモリセルが現在のデータ状態を維持する場合には、書き込みを禁止するために、対応するビットラインがＶＤＤに接続される。昇圧方式に関するさらなる情報は、米国特許第６，８５９，３９７号、および、米国特許出願第１１／５５５，８５０号に記載されている。これらの両方の文献の内容は、その全体を参照することにより本明細書に組み込まれる。
【００５８】
ステップ６１２では、適切な一組の目標レベルを使用して、選択されたメモリセルのデータ状態が検証される。選択されたメモリセルの閾値電圧が適切な目標レベルに達していることが検知された場合には、例えばそのメモリセルのビットライン電圧がその後の書き込みパルスの間高められることにより、そのメモリセルは以後の書き込みから除外される。ステップ６１４において、全てのメモリセルが目標閾値電圧に到達したか否かが確認される。到達している場合には、全ての選択されたメモリセルが書き込まれていると共に目標状態が検証されているため、書き込み処理が完了し成功している。ステップ６１６において「合格」ステータスが通知される。ステップ６１４の幾つかの実装形態では、少なくとも予め決められた数のメモリセルが適切に書き込まれたことが検証されたか否かがチェックされることに留意されたい。この予め決められた数は、全メモリセル数よりも少なくてもよく、従って、全メモリセルが適切な検証レベルに到達する前に書き込み処理が終了し得る。書き込みに成功しなかったメモリセルは、読み出し処理におけるエラー訂正によって訂正され得る。
【００５９】
ステップ６１４において、全てのメモリセルが目標閾値電圧に到達しているのではないと判断された場合、書き込み処理は継続する。ステップ６１８では、書き込みカウンタＰＣが書き込み限度値（ＰＬ）に対してチェックされる。書き込み限度値の一例は２０である。しかしながら、様々な実装形態においてこれ以外の値の使用も可能である。書き込みカウンタＰＣが書き込み限度値未満でない場合には、ステップ６３０にて、書き込みに成功していないメモリセルの数が既定数以下かどうかが判定される。書き込みに失敗したメモリセルの数が既定数以下の場合には、ステップ６３２にて、書き込み処理に合格のフラグが立てられ、合格のステータスが通知される。多くの場合、書き込みに失敗したメモリセルは、読み出し処理においてエラー訂正を使って訂正され得る。しかし、書き込みに失敗したメモリセルの数が既定数よりも多い場合には、ステップ６３４にて、書き込み処理に失敗したことを示すフラグが立てられ、失敗ステータスが通知される。
【００６０】
ステップ６１８にて書き込みカウンタＰＣが書き込み制限値未満であると判断された場合には、ステップ６２０においてシステムは、書き込み電圧がその最大値（最大書き込み電圧と呼ばれる）に到達したか否かを判定する。例えば、幾つかのメモリシステムでは、供給電圧から書き込み電圧を生成するためにチャージポンプが用いられる。このチャージポンプが最大電圧値を有する場合や、システムがワードラインに印加可能な最大電圧値を制約する場合がある。選択ワードラインに印加されている書き込み電圧が最大書き込み電圧に未到達である場合には、次のＶｐｇｍパルスの大きさがステップサイズ（例えば、０．２−０．４ボルトのステップサイズ）だけ増加され、書き込みカウンタＰＣがステップ６２２にてインクリメントされる。一実施形態では、ステップ６２２においてパルス幅は変更されない。ステップ６２２の後、処理はステップ６１０にループバックし、次のＶｐｇｍパルスが印加される。
【００６１】
ステップ６２０において、書き込み電圧の大きさが最大書き込み電圧に到達している（または最大書き込み電圧を上回っている）と判定される場合には、書き込み信号Ｖｐｇｍの持続時間を異ならせるために、検証処理の合間に１つ以上の書き込みパルスが印加される（ステップ６２４）。例えば、よりパルス幅の広い書き込みパルスを用いることや、複数の書き込みパルスを用いることによって、検証処理の間（例えば、ステップ６１２の繰り返しの間）に選択メモリセルに印加される書き込み電圧の量が増加される。選択メモリセルに印加される書き込み電圧の量を増加するために複数の書き込みパルスを用いる場合には、システムは、１つのパルス群に属する複数のパルス間に検証処理を行わないとすることができる。より正確には、１つ以上の検証処理が複数パルスのパルス群（ステップ６１２の前の反復）に先立って行われると共に、１つ以上の検証処理が複数パルスのパルス群（ステップ６１２の次の反復）の後に行われるとすることができる。パルス幅の広いパルスを用いる場合、または複数の書き込みパルスを用いる場合の何れにおいても、書き込みパルスの大きさを最大書き込み電圧以下にすることができる。
【００６２】
ステップ６２４の狙いの一つは、書き込まれるメモリセルの閾値電圧の増加を高度に制御することである。所定のステップサイズでパルスの各々の大きさを増加させる一連のパルスを書き込み信号として用いる幾つかの実施形態では、平均して、書き込まれるメモリセルの閾値電圧は、各々のパルスに応じてステップサイズで増加する。一旦書き込みパルスの大きさが最大書き込み電圧に到達すると、書き込まれるメモリセルの閾値電圧の上昇率を維持するために、（パルスの大きさを大きくするのではなく、）パルスのパルス幅を広くすることができる。あるいは、パルス幅を広げることと同一の効果を得るために、複数の書き込みパルスを印加することもできる。いずれにしろ、検証処理の合間に選択されたメモリセルに印加される書き込み電圧の持続期間は増加する。いくつかの実施形態では、閾値電圧の増加率を、最大書き込み電圧に到達する前の増加率と同じに維持するためにステップ６２４が用いられる。
また、この一方で、他の実施形態では、他の方策を用いて閾値電圧の増加率を制御することが試みられている。
【００６３】
ステップ６２４はまた、プログラムカウンタをインクリメントする動作も行う。ステップ６２４の後、ステップ６１２で１回以上の検証処理が行われ、図１０のプロセスが続行される。
【００６４】
図１０のステップ６１２は、１つ以上の検証処理を有している。一般的に、検証処理および読み出し処理の期間では、関連するメモリセルの閾値電圧がそれらのレベルに到達しているか否かを判断するために、選択されたワードラインが電圧に接続され、その電圧レベルが各々の読み出しおよび検証処理において特定される（例えば、図７ＩのＢ，Ｃ，Ｄ，Ｅ，Ｆ，ＧおよびＨを参照）。ワードライン電圧を印加した後に、ワードラインに印加された電圧に応じてメモリセルがターンオンしたか否かを判定するために、メモリセルの伝導電流が測定される。所定値よりも大きい伝導電流が測定される場合には、メモリセルがターンオンしており、ワードラインに印加された電圧がメモリセルの閾値電圧よりも大きいと推定される。所定値よりも大きい伝導電流が測定されない場合には、メモリセルがターンオンしておらず、ワードラインに印加された電圧がメモリセルの閾値電圧よりも大きくないと推定される。
【００６５】
読み出しまたは検証処理において、メモリセルの伝導電流を測定するためには多くの方法がある。一例としては、センスアンプの専用キャパシタへの伝導電流の放電速度または充電速度によって、メモリセルの伝導電流を測定してもよい。別の例としては、選択したメモリセルの伝導電流が、メモリセルを備えるＮＡＮＤストリングの対応するビットラインを放電させる（または放電させない）よう構成してもよい。ビットラインが放電されたか否かを調べるために、一定期間後に、ビットラインの電圧が測定される。
【００６６】
図１１Ａ−Ｃは、書き込み信号の継続時間を増加させるための様々な実施例について記述したフローチャートである。すなわち、図１１Ａ−Ｃの各々のフローチャートは、図１０のステップ６２４の一部として実行される処理の例を示している。
【００６７】
図１１Ａの実施例は、最大書き込み電圧に到達した後に、幅のより広いパルスを用いるステップを含む。図１１Ａのステップ７０２では、次の書き込みパルスのパルス幅は定数に基づいて増加される。その定数は、前のパルス幅の絶対値や割合とすることができる。例えば、パルス幅を、前のパルス幅のＸ倍や、前のパルス幅のＹ％に増加させることができる。ステップ７０２は、書き込みパルスを、新たな幅広のパルス幅で印加するステップを含んでいる。一実施形態では、書き込み電圧は最大書き込み電圧（またはその近傍）の大きさで印加される。他の実施形態では、他の大きさを用いることができる。図１１Ａの処理は、Ｖｐｇｍが最大書き込み電圧に到達した後において、図１０の処理の各ループで繰り返されるステップ６２４の期間に行うことができる。一実施形態では、ステップ７０２はチャージポンプを設定するステップを備えていても良い。
【００６８】
図１２は、図１１Ａの実施形態による書き込み信号の例を図示した図である。書き込みパルス８０２，８０４，８０６，８０８，８１０，８１２，８１４，８１６，８１８，および８２０は、固定されたパルス幅と、固定されたステップサイズで増加する大きさとを備えるパルス群である。パルス８２０の大きさは、最大書き込み電圧とされる。図１０に戻り、パルス８２０の印加前においては、ステップ６２０が常にステップ６２２の前に存在することになるため、パルスの大きさがステップサイズで増加する（そしてパルス幅は一定に維持される）。パルス８２０が印加され検証処理が行われた後においては、ステップ６２０はステップ６２４を実施することでパルス幅が増加する（ステップ７０２）と共に、各々のパルスの大きさが最大書き込み電圧の一定値に維持される。図１２に図示されているように、パルス８２２はパルス８２０よりも広いパルス幅を有し、パルス８２４はパルス８２２よりも広いパルス幅を有し、パルス８２６はパルス８２４よりも広いパルス幅を有し、パルス８２８はパルス８２６よりも広いパルス幅を有している。パルス８２２，８２４，８２６，８２８の全ての大きさは、最大書き込み電圧の大きさとされる。一実施形態では、最大書き込み電圧に到達したパルスの全てが、より大きなパルス幅を有する必要はない。
【００６９】
上述したように、書き込みパルスの合間には、一つ以上の検証パルスが存在する。例えば、B，C，D，E，F，G およびＨボルト（図７Ｉ参照）の７つの大きさの検証パルスが用いられても良い。これらの検証パルスは、図面を見やすくするために図１２には図示していない。しかしながら、図１３では、パルス８１０と８１２の合間、およびパルス８１２と８１４の合間に、７つの検証パルス（従って７つの検証処理も）が存在する書き込みパルス８１０，８１２、８１４の３つが図示されている。
【００７０】
図１４は、図１１Ａの実施形態について、書き込み信号の他の例を示したテーブルである。テーブルは、書き込み信号の大きさおよびパルス幅の例を表している。図１４のテーブルは、消去状態から書き込みが行われるメモリセル群の平均閾値電圧（Ｖｔｈ）を表している。図１４に示されるように、２３．２５ボルトの最大書き込み電圧に到達する前に、０．２５ボルトの固定されたステップサイズで書き込みパルスの大きさが増加され、１０．００（ｕｓ）の一定のパルス幅が保たれることにより、平均閾値電圧が０．２５ボルトずつ増加している。２３．２５ボルトの最大書き込み電圧に到達した後は、書き込みパルスの大きさは２３．２５ボルトに維持される。しかしながら、平均閾値電圧が０．２５ボルトずつ増加し続けるように、書き込み電圧のパルス幅が増加する。
【００７１】
一実施形態では、図１４のパルス＃１が１番目の印加パルスでないことに留意されたい。例えば、１７．００ボルトのパルスで書き込みが定常状態に達した場合など、これ（＃１のパルス）よりも以前に印加されたパルスが存在する可能性がある。
【００７２】
図１１Ｂは、図１０のステップ６２４の実装形態における他の実施形態である。ステップ７１０では、１つ以上のカスタマイズ可能なパラメータが記憶される。これらのパラメータは、最大書き込み電圧に到達した後に使用するパルスのパルス幅サイズを指示するものである。例えば、１つ以上のカスタマイズ可能なパラメータは、パルス幅の増加時のステップサイズを指示するパラメータや、パルス幅の増加率を指示するパラメータを含んでいても良い。他の実施形態では、最大書き込み電圧に到達した後に印加されるパルスの各々についてパラメータが記憶されてもよい。各々のパラメータはそれぞれのパルスのパルス幅を指示する。ステップ７１０が図１１Ｂの他のステップとは異なる時に実施されてもよいことを示すため、図１１Ｂのステップ７１０は点線で図時されている。一例として、カスタマイズ可能なパラメータは、製造段階またはテスト段階で設定されてもよい。他の実施形態として、ユーザがホスト装置を用いて、時を選ばずにパラメータを設定することもできる。
【００７３】
ステップ７１２では、システムは、次に印加されるべき書き込みパルスに関連するパラメータを読み出す。ステップ７１４では、ステップ７１２で読み出されたパラメータに基づいて設定されたパルス幅で、次の書き込みパルスが印加される。一実施形態では、パルス幅を調整するためのチャージポンプ回路を設定するステップを備えていても良い。図１１Ｂの処理は、同一の大きさのパルスを用いることを含む。例えば、最大書き込み電圧に到達した後に印加される全てのパルスの大きさを、最大書き込み電圧に等しくすることが出来る。
【００７４】
図１１Ｃは、図１０のステップ６２４の実装形態における他の実施形態であり、パルス幅を広げることと同様の効果を得るために、複数の書き込みパルスを検証処理の合間に印加する形態である。ステップ７２０において、システムは、最大書き込み電圧に到達したことによって実施されている図１０の書き込みループの繰り返し回数を決定する。ステップ７２２において、ステップ７２０で決定された繰り返し回数に基づいて、１つ以上の書き込みパルスが印加される。例えば、最大書き込み電圧の後では、システムが２つの書き込みパルスからなるセットを最大書き込み電圧で印加し、続いて３つの書き込みパルスからなるセットを最大書き込み電圧で印加し、続いて４つの書き込みパルスからなるセットを最大書き込み電圧で印加する、などが行われる。ステップ７２２では、検証処理間の書き込み電圧の持続期間を増加させる所望の手法を実現するために、追加の書き込みパルスが印加される。各々の書き込みパルスのセットの間には、１以上の検証処理のセットが存在する。書き込みパルスのセット内では、検証処理が行われることなく書き込みパルスが印加される。一実施形態では、いくつの書き込みパルスを印加するかの決定は、最大書き込み電圧に到達した後に、図１０の書き込みループの各々の繰り返しにおいてパルスの数をインクリメントすることで行われる。他の実施形態では、いくつの書き込みパルスを使用するかを特定するために、カスタマイズ可能なパラメータ（図１１Ｂ参照）を用いることもできる。
【００７５】
図１５は、図１１Ｃの実施形態による書き込み信号の例のグラフ表示を示す図である。書き込みパルス８５０，８５２，８５４，８５６，８５８，８６０，８６２，８６４，８６６，および８６８は、固定されたパルス幅と、固定されたステップサイズで増加する大きさとを備えるパルスである。パルス８６８の大きさは、最大書き込み電圧とされる。図１０に戻り、パルス８６８の印加前においては、ステップ６２０が常にステップ６２２の前に存在することになるため、パルスの大きさがステップサイズで増加する（そしてパルス幅は一定に維持される）。パルス８６８が印加され検証処理が行われた後においては、ステップ６２０がステップ６２４を実施することで、システムは２つのパルス８７０および８７２を印加するように自身を設定する。パルス８７０および８７２は共に最大書き込み電圧であり、前のパルスと同一のパルス幅を有する（しかしながら、他のパルス幅や大きさを用いることもできる。）次にステップ６２４が実行されると、システムは３つのパルス８７４，８７６および８７８を印加するように自身を設定する。その次にステップ６２４が実行されると、システムは４つのパルス８８０、８８２，８８４および８８６を印加するように自身を設定する。このような処理が行われる。
【００７６】
複数のセットの書き込みパルスの間（例えば、８７０と８７２で１セットであり、８７４、８７５、８７８で複数のセットを表す）では検証処理が行われ、１セットの書き込みパルス内では検証処理は行われない。それゆえ、この実施形態では、検証処理間で複数の書き込みパルスを使用することで、有効な書込み信号の持続時間をより長くすることができる。例えば、書き込みパルス８６８と書き込みパルス８７０の間では、１つ以上の検証処理が実行される。例えば図１６では、書き込みパルス８６８と書き込みパルス８７０の間で、（７つの検証パルスに応じて）７つの検証処理が行われている。書き込みパルス８７０と書き込みパルス８７２の間では、検証処理は行われない。書き込みパルス８７２と書き込みパルス８７４の間では、１つ以上の検証処理が行われる。例えば図１６では、書き込みパルス８７２と書き込みパルス８７４の間で、（７つの検証パルスに応じて）７つの検証処理が行われている。書き込みパルス８７４，８７６および８７８の間では、検証処理は行われない。また検証処理は、書き込みパルス８５０，８５２，８５４，８５６，８５８，８６０，８６２，８６４，８６６，および８６８の各々の間においても行われる。
【００７７】
図１１Ｃおよび図１５のパルス信号の代替的実施形態では、セットとなるパルスの各々（例えば、８７０と８７２で１セット、８７４，８７５，８７８で１セット）は、  セット内のパルスが結合した持続期間および大きさが書き込みの目標量を与えるように、パルスの大きさを設定することができる。一実施形態では、セットの中のパルス数や、セットの中のパルス群の大きさは、ユーザが設定可能なパラメータ（図１１Ｂ参照）から決定することも可能であるし、及び／または、各々のセットで書き込み量が一定となるように設定することも可能である（さらに、前述の書き込み量は、各パルス８５０−８６８のそれと同一であってもよい）。
【００７８】
上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成22年2月19日(2010.2.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
書き込み信号を不揮発性記憶素子に印加するステップであって、
１以上のパルスが最大値に到達する前において、一定のパルス幅で前記不揮発性記憶素子に複数の書き込みパルスを印加するステップと、
１以上のパルスが最大値に到達した後に、前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを、検証処理の間に前記不揮発性記憶素子に対して印加するステップと、
を備えることを特徴とする不揮発性記憶装置の書き込み方法。
【請求項２】
前記一定のパルス幅の前記複数の書き込みパルスは、大きさが増加して印加されることを特徴とする請求項１の方法。
【請求項３】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が異なる１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１または２の方法。
【請求項４】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が増加する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１ないし３の何れか１項の方法。
【請求項５】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が一定値で変化する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１ないし４の何れか１項の方法。
【請求項６】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
パルス幅が変数値で変化する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１ないし４の何れか１項の方法。
【請求項７】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
前記最大値を有しパルス幅が増加する１以上の書き込みパルスを印加するステップを備えることを特徴とする請求項１ないし６の何れか１項の方法。
【請求項８】
前記書き込み信号を印加するステップは、
（ａ）前記不揮発性記憶素子の制御ゲートにパルスを印加するステップと、
（ｂ）前記不揮発性記憶素子に対して１以上の検証処理を行うステップと、
（ｃ）前記書き込み信号に最大電圧値が用いられたか否かを判断するステップと、
（ｄ）前記最大電圧値がまだ前記書き込み信号に用いられていない場合には、より大きなパルスでステップ（ａ）−（ｃ）を繰り返すステップと、
（ｅ）前記最大電圧値が前記書き込み信号に用いられている場合には、より長い継続時間を有する１以上のパルスでステップ（ａ）−（ｃ）を繰り返すステップと、
を備えることを特徴とする請求項１ないし７の何れか１項の方法。
【請求項９】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
検証処理の合間に複数のパルスを印加するステップを備えることを特徴とする請求項１または２の方法。
【請求項１０】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップは、
検証処理の合間に前記最大値の複数のパルスを印加するステップを備えることを特徴とする請求項９の方法。
【請求項１１】
不揮発性記憶素子と、
前記不揮発性記憶素子と通信する１以上の管理回路とを備え、
前記１以上の管理回路は、１以上のパルスが最大値に到達する前において一定のパルス幅で前記不揮発性記憶素子に複数の書き込みパルスを印加するステップと、および、１以上のパルスが最大値に到達した後に、長さが異なる前記書き込み信号の持続時間を提供する１以上の書き込みパルスを、検証処理の間において前記不揮発性記憶素子に対して印加するステップとにより、前記不揮発性記憶素子に書き込みを行うことを特徴とする不揮発性記憶装置システム。
【請求項１２】
前記一定のパルス幅の前記複数の書き込みパルスは、前記１以上の管理回路によって大きさが増加されて印加されることを特徴とする請求項１１の不揮発性記憶装置システム。
【請求項１３】
前記書き込み信号の長さの異なる持続時間を提供すること１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路がパルス幅が異なる１以上の書き込みパルスを印加することを特徴とする請求項１１または１２の不揮発性記憶装置システム。
【請求項１４】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路がパルス幅が増加する１以上の書き込みパルスを印加することを特徴とする請求項１１ないし１３の何れか１項の不揮発性記憶装置システム。
【請求項１５】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路がパルス幅が一定値で変化する１以上の書き込みパルスを印加することを特徴とする請求項１１ないし１４の何れか１項の不揮発性記憶装置システム。
【請求項１６】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路が検証処理の合間に複数のパルスを印加することを特徴とする請求項１１の不揮発性記憶装置システム。
【請求項１７】
前記書き込み信号の長さの異なる持続時間を提供する１以上の書き込みパルスを前記不揮発性記憶素子に対して印加するステップでは、
前記１以上の管理回路が検証処理の合間に前記最大値の複数のパルスを印加することを特徴とする請求項１１または１６の不揮発性記憶装置システム。
【請求項１８】
前記不揮発性記憶素子はフラッシュメモリ装置であることを特徴とする請求項１１ないし１７の何れか１項の不揮発性記憶装置システム。
【国際調査報告】
2010530596.tif 000029
2010530596.tif 000030