(57)【要約】  フォトダイオードアレイの製造方法は、互いに反対向きの第１および第２主表面を有する半導体基板を用意することを含む。半導体基板は、第１主表面側の第１導電率の第１層と、第２主表面側の第２導電率の第２層を持つ。第１主表面に対する第１深さ位置へ延びるビアを基板に形成する。ビアは第１アスペクト比を持つ。ビアの形成と大体同時に、ビアから間隔をおいて、第１主表面に対する第２深さ位置へ延びる分離溝を基板に形成する。分離溝は第１アスペクト比と異なる第２アスペクト比を持つ。
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【特許請求の範囲】
【請求項１】
フォトダイオードアレイの製造方法であって、
互いに反対向きの第１主表面および第２主表面を有する半導体基板を提供する工程であって、当該半導体基板が、前記第１主表面側の第１導電率の第１層と、前記第２主表面側の第２導電率の第２層を持つ、工程と、
前記第１主表面に対する第１深さ位置へ延び、第１アスペクト比を持つビアを基板に形成する工程と、
前記ビアの形成と同時期に、前記ビアから間隔をおいて、前記第１主表面に対する第２深さ位置へ延びる分離溝を基板に形成する工程であって、当該分離溝が前記第１アスペクト比と異なる第２アスペクト比を持つ、工程と、
を有するフォトダイオードアレイの製造方法。
【請求項２】
前記分離溝と前記ビアが反応性イオンエッチング（ＲＩＥ）で形成される請求項１に記載のフォトダイオードアレイの製造方法。
【請求項３】
前記第１アスペクト比が前記第２アスペクト比より低く、前記第１アスペクト比が、前記ビアが前記分離溝より高速でエッチングされることを可能にする請求項２に記載のフォトダイオードアレイの製造方法。
【請求項４】
前記第１アスペクト比と前記第２アスペクト比とが、前記ビアと前記分離溝のエッチング速度とをそれぞれ少なくとも部分的に決定する請求項２に記載のフォトダイオードアレイの製造方法。
【請求項５】
前記ビアの壁の少なくとも１つと、前記分離溝の壁の少なくとも１つと、前記第１主表面の部分とを誘電材料で覆う工程をさらに含む請求項１に記載のフォトダイオードアレイの製造方法。
【請求項６】
前記ビアの少なくとも一部と、前記分離溝の少なくとも一部とを、ドープされたポリシリコン及び非ドープのポリシリコンの１つで満たす工程をさらに含む請求項５に記載のフォトダイオードアレイの製造方法。
【請求項７】
前記第２主表面の前記ビアの箇所に裏側の接触子を形成する工程をさらに含む請求項６に記載のフォトダイオードアレイの製造方法。
【請求項８】
前記第１深さ位置が前記半導体基板の前記第２主表面の近傍まで延びる請求項１に記載のフォトダイオードアレイの製造方法。
【請求項９】
前記第２深さ位置が前記半導体基板の前記第１層を貫通して部分的に前記半導体基板の前記第２層内へ延びる請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１０】
前記ビアと前記分離溝とを形成する前に前記第１主表面の平坦化、研磨および研削のうち少なくとも１つを行う工程をさらに含む請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１１】
前記ビアと前記分離溝を形成した後で前記第１主表面の平坦化、研磨および研削のうち少なくとも１つを行う工程をさらに含む請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１２】
前記第１導電率が少量ドープされたｎ型であり、前記第２導電率が多量ドープされたｎ型である請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１３】
前記第１導電率が少量ドープされたｐ型であり、前記第２導電率が多量ドープされたｐ型である請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１４】
前記ビアと前記分離溝とが、プラズマ・エッチング、反応性イオンエッチング（ＲＩＥ）、化学エッチングのうちの１つを用いて形成される請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１５】
前記半導体基板の前記第２層がシリコン結晶であり、前記半導体基板の前記第１層が前記第２層上にエピタキシャル層を成長させる、又は付着させることにより形成される請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１６】
前記半導体基板の前記第１層がシリコン結晶であり、前記半導体基板の前記第２層がシリコン結晶であり、前記半導体基板が前記第１層を前記第２層に接合することにより形成される請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１７】
前記半導体基板の前記第１層および前記第２層が、ドーパントを用いてドーピングし、シリコン結晶の１つの表面にドーパントを拡散することにより形成される請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１８】
前記ビアの少なくとも一部と前記分離溝の少なくとも一部をドープされたポリシリコン及び非ドープのポリシリコンの１つで満たす工程をさらに含む請求項１に記載のフォトダイオードアレイの製造方法。
【請求項１９】
前記半導体基板に少なくとも１つの追加的ビアを別途形成する工程をさらに含む請求項１に記載のフォトダイオードアレイの製造方法。
【請求項２０】
請求項１に記載のフォトダイオードアレイの製造方法で形成されたフォトダイオード。
【請求項２１】
フォトダイオードアレイの製造方法であって、
互いに反対向きの第１主表面および第２主表面を有する半導体基板を提供する工程であって、当該半導体基板が、前記第１主表面側の第１導電率の第１層と、前記第２主表面側の第２導電率の第２層を持つ、工程と、
当該フォトダイオードアレイ中の各フォトダイオードについて、前記第１主表面に対する第１深さ位置へ延び、第１加工寸法を持つビアを基板に形成する工程と、
前記ビアの形成と同時期に、当該フォトダイオードアレイ中の各フォトダイオードについて、前記ビアから間隔をおいて、前記第１主表面に対する第２深さ位置へ延びる分離溝を基板に形成する工程であって、当該分離溝が前記第１加工寸法と異なる第２加工寸法を持つ、工程と、
を有するフォトダイオードアレイの製造方法。
【請求項２２】
フォトダイオードアレイの製造方法であって、
互いに反対向きの第１主表面および第２主表面を有する半導体基板を提供する工程であって、当該半導体基板が、前記第１主表面側の第１導電率の第１層と、前記第２主表面側の第２導電率の第２層を持つ、工程と、
前記第１主表面に対する第１深さ位置へ延び、第１アスペクト比を持つビアを基板に形成する工程と、
前記ビアの形成と同時期に、少なくとも１つの分離溝を前記半導体基板に形成する工程であって、少なくとも１つの前記分離溝が、前記ビアから間隔をおいて、前記第１主表面に対する前記第２深さ位置へ延びると共に、前記第１アスペクト比と異なる第２アスペクト比を持つ、工程と、
を有するフォトダイオードアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例はフォトダイオードアレイ、特にウエハ貫通ビアを有するフォトダイオードアレイの製造方法に関する。
【背景技術】
【０００２】
光子検出器または光検出器（さらにフォトダイオードとも呼ばれる）は、放射強度（例えば光）を電流に直接変換する半導体デバイスである。正・真性・負（ＰＩＮ）ダイオードつまりＰＩＮフォトダイオード、および負・真性・正（ＮＩＰ）ダイオードつまりＮＩＰフォトダイオードは、一般に知られている。ＰＩＮ／ＮＩＰダイオードは光検出器の一形態である。ＰＩＮダイオードは、ｐドープおよびｎドープした半導体領域の間にはさまれた、大きく、相互にドープされた真性領域を備えた一種のフォトダイオードである。ＰＩＮダイオードの名称は正、真性、負（つまりＰＩＮ）の材料の層状化から由来する。ＰＩＮダイオードは典型的に、入射放射線の強度、波長および変調速度の関数としてその導電率の増加を示す。
【０００３】
ＰＩＮダイオードは、無線周波数（ＲＦ）およびマイクロ波振動数で可変抵抗器として作動する半導体デバイスでもある。ＰＩＮダイオードの抵抗値は順バイアス直流（ＤＣ）電流によってのみ決定される。ＰＩＮダイオードがゼロまたは逆バイアスである高いＲＦ周波数では、それは逆電圧と本質的に無関係な平行板コンデンサとなる。
【０００４】
感光体またはフォトダイオードアレイは、基板またはウエハ上でともに配列されたＰＩＮ／ＮＩＰダイオードなどのような、複数の光検出器またはフォトダイオードのグループである。多くのフォトダイオードが基板上で配列される場合、表面のフォトダイオードの受光部分の表面積を最大限にするために、裏面の接触子を備えることが望ましい。従って、接触用としてフォトダイオードの陽極／陰極をフォトダイオードアレイの裏側につなぐためにウエハ貫通ビアを備えることが望ましい。さらに、ウエハ貫通ビアを備えたフォトダイオードアレイの製造方法を提供することが望ましい。
【発明の概要】
【０００５】
簡単に述べると、本発明の１実施例は、フォトダイオードアレイの製造方法であり、それは互いに反対向きの第１および第２主表面を有する半導体基板を用意することを含む。半導体基板は、第１主表面側の第１導電率の第１層と、第２主表面側の第２導電率の第２層を持つ。基板にビアを形成し、それは第１主表面に対する第１深さ位置へ延びる。ビアは第１アスペクト比を持つ。ビアの形成とほぼ同時に、ビアから間隔をおいて、分離溝を基板に形成する。分離層は第１主表面に対する第２深さ位置へ延びる。分離溝は第１アスペクト比と異なる第２アスペクト比を持つ。
【０００６】
本発明の他の実施例は、フォトダイオードアレイの製造方法であり、それは互いに反対向きの第１および第２主表面を有する半導体基板を用意することを含む。半導体基板は、第１主表面側の第１導電率の第１層と、第２主表面側の第２導電率の第２層を持つ。アレイ中の各ダイオードについて、基板にビアを形成し、それは第１主表面に対する第１深さ位置へ延びる。ビアは第１加工寸法（パターン寸法）を持つ。ビアの形成とほぼ同時に、アレイ中の各ダイオードについて、ビアから間隔をおいて、分離溝を基板に形成する。分離層は第１主表面に対する第２深さ位置へ延びる。分離溝は第１加工寸法と異なる第２加工寸法を持つ。
【図面の簡単な説明】
【０００７】
上記概要と、発明の好適実施例の以下の詳細な説明は、添付図と併せて読めば一層よく理解されよう。発明を説明するために現在の好適と思われるいくつかの形態が図示されている。しかし、発明が図示されたとおりの構成および方策に限定されるものではないことを理解されたい。
【図１】図１は、本発明の好適実施例に従って製造されたウエハ貫通ビアを有するフォトダイオードアレイの部分的な横断立面図である。
【図２】図２は、図１のフォトダイオードアレイを形成するための半導体基板の部分的な横断立面図である。
【図３】図３は、本発明の好適実施例によるビアと分離溝を示す部分的に形成されたフォトダイオードアレイの部分的な横断立面図である。
【図４】図４は、本発明の好適実施例に従って陽極／陰極領域を形成する任意のドーピングを示す部分的に形成されたフォトダイオードアレイの部分的な横断立面図である。
【図５】図５は、本発明の好適実施例に従って誘電ライニング材の付着示す部分的に形成されたフォトダイオードアレイの部分的な横断立面図である。
【図６】図６は、図１のフォトダイオードアレイの部分的な平面図である。
【発明を実施するための形態】
【０００８】
〔発明の詳細な説明〕
ある用語は以下の説明において便宜的のみに使用され、限定するものではない。「右」、「左」、「下」、「上」という語は、参照される図面中での方向を指す。「内方」、「外方」という語は、説明される対象と指定されたその部分の幾何学的な中心に近づいたり、それから遠ざかったりする方向にそれぞれ言及する。その用語は上記語と、その派生語および同様の意味の語を含む。さらに、クレームと、およびそれに対応する明細書部分で用いられる"a"や"an"は、「少なくとも１つ」を意味する。
【０００９】
本書での使用で、導電率への言及は記載された実施例に限定される。しかし、ｐ型導電率がｎ型導電率と切り替えることができ、それでもデバイスが機能的に正しい（つまり、第１または第２導電型）ことを当業者は理解する。したがって、本書で、ｎまたはｐへの言及は、ｎまたはｐと、ｐおよびｎのいずれかを代用可能であることをも意味する。
【００１０】
更に、ｎ＋およびｐ＋は大量ドープされたｎおよびｐ領域をそれぞれ指し、ｎ＋＋およびｐ＋＋は非常に大量ドープされたｎおよびｐ領域をそれぞれ指し、ｎ-およびｐ-は少量ドープされたｎおよびｐ領域をそれぞれ指し、ｎ--およびｐ--は非常に少量ドープされたｎおよびｐ領域をそれぞれ指す。しかし、そのような相対的なドープの表現は、限定的として解釈されるべきでない。
【００１１】
図面を詳細に参照すると、全体を通して同じ要素に同じ参照番号を付してあるが、図１に本発明の好適実施例によるフォトダイオードアレイ１０が示されている。フォトダイオードアレイ１０は、第１主表面１２ａおよび反対側の第２主表面１２ｂを有する基板１２で形成される。半導体基板１２は、第１主表面１２ａ側の第１導電率（例えばｎ-）の第１層１４と、第２主表面１２ｂ側の第２導電率（例えばｎ＋）の第２層１５とを持つ。フォトダイオードアレイ１０は、第１主表面１２ａから第２主表面の１２ｂへ延びて、ドープされた、あるいは非ドープのポリシリコン（ポリ）などの導電材料２０で満たされたウエハ貫通ビア１６を含む。ウエハ貫通ビア１６は、酸化物または二酸化ケイ素（ＳｉＯ２）などのような誘電材料１８に囲まれる。フォトダイオードアレイ１０は複数のフォトダイオードを含んでいるが、簡単化のために図１では１つのフォトダイオードの一部だけを示している。フォトダイオードアレイ１０は、ある１個のフォトダイオードを囲む分離溝２２をさらに備える。第１層１４を貫通して少なくとも部分的に第２層１５内へ延びる分離溝２２も、ドープされたポリシリコン、あるいは非ドープのポリシリコンなどのような導電材料２６、または多結晶シリコン（ＳＩＰＯＳ）などのような半絶縁材料で満たされる。分離溝は、ＳｉＯ２または窒化ケイ素（ＳｉｘＮｙ）などのような誘電材料で満たされてもよい。また、分離溝は、ＳｉＯ２のような酸化物などの誘電材料２４で覆われる。第１主表面１２ａおよび第２主表面１２ｂも、酸化物などの誘電材料１８、２４で被覆されてもよい。陽極／陰極領域２８が第１主表面１２ａに形成される。裏側の接触子３０が第２主表面１２ｂのビア１６の箇所に形成される。
【００１２】
半導体基板１２は公知の代替手段によって形成されてもよい。例えば、半導体基板１２の第２層１５はシリコン結晶でもよく、半導体基板１２の第１層１４は第２層１５上にエピタキシャル層（「エピ層」）を成長させるか付着させることにより形成することができる。あるいは、半導体基板１２の第１層１４がシリコン結晶でもよく、半導体基板１２の第２層１５もシリコン結晶でよく、半導体基板１２は、半導体基板１２を形成するために第１層１４を第２層１５に接合またはアニールすることにより形成することができる。あるいは、半導体基板１２の第１および第２層１４、１５は、ホウ素またはリンなどのドーパントを使用し、例えばイオン注入、付着および加熱などによってシリコン結晶の１つの表面にドーパントを拡散してドープすることにより形成することができる。少量ドープした（ｎ-）第１層１４と大量ドープした（ｎ＋）層１５として図示しているが、第１層１４および第２層１５はｎまたはｐ型でもよく、他の相対ドープ強さであってもよい。
【００１３】
半導体基板１２はシリコン（Ｓｉ）で形成することが望ましい。しかし、半導体基板１２は、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）などのような他の材料で形成してもよい。
【００１４】
一般に、半導体結晶が不純物を含んでいない場合、存在する唯一の電荷キャリアは共有結合の熱的破壊によって生成されたものであり、伝導特性の純粋な半導体の特徴である。そのような結晶は「真性の」半導体と名付けられる。ＰＩＮまたはＮＩＰのダイオードとの関連で使用される時、技術の慣例的用法は少量ドープした真性エリアを含んでいる。半導体基板または基板／エピタキシャル層に（「真性」として）言及するよう本書で使用されるが、半導体基板が少量ドープされたか、さらに多量ドープされた場合でも、本発明の実施例によるフォトダイオードアレイ１０が非ドープの基板と同等に動作するということを本発明の実施例は認識する。したがって、「真性」という用語は限定として解釈されるべきでなく、本発明の実施例は種々の材料で形成された純粋およびドープされた半導体基板を包含することができる。
【００１５】
図２〜図５は、本発明の好適実施例によるフォトダイオードアレイ１０を製造する１つの可能な方法を示す。その方法は、互いに反対向きの第１および第２主表面１２ａ、１２ｂを有する半導体基板１２を用意することを含む。半導体基板１２は、第１主表面１２ａ側の第１導電率の第１層１４と、第２主表面１２ｂ側の第２導電率の第２層１５とを持つ。基板１２の第１主表面１２ａの少なくとも一部を覆う第１フォトマスク３６（図３中の仮想線）が形成される。第１フォトマスク３６は公知のフォトリトグラフィーあるいは同様のマスキング技術を用いて形成される。ビア１６と分離溝２２を形成するためにフォトマスク３６の一部が取り除かれる。ビア１６が、基板１２を完全に貫通して、第１主表面１２ａに対する第１深さ位置Ｄ１（図３）に延びるよう基板１２に形成される。ビア１６は第１幅Ｗ１および第１アスペクト比Ａ１を持つ。ビア１６の形成と同時期に、分離溝２２がビア１６から間隔をおいて基板１２に形成されるが、それは第１層１４を貫通して、第１主表面１２ａに対する第２深さ位置Ｄ２へと第２層１５の内部へ延びる。分離溝２２は第２幅Ｗ２および第２アスペクト比Ａ２を持つ。第２アスペクト比Ａ２は第１アスペクト比Ａ１と異なる。ウエハ貫通ビア１６用の溝と分離溝２２用の溝とを形成した後、第１フォトマスク３６は基板１２の第１主表面１２ａから取り外される。分離溝２２とビア１６とは、反応性イオンエッチング（ＲＩＥ）で形成することが望ましい。分離溝２２とビア１６は、湿式化学エッチング、乾式化学エッチング、プラズマ・エッチング、スパッターエッチング、気相エッチングなどの他の方法で形成してもよい。分離溝２２とビア１６を形成する前に、あるいは形成した後に、化学機械研磨（ＣＭＰ）あるいは公知の他の技術などのプロセスを用いて、第１主表面１２ａを平坦化、研磨および／または研削してもよい。
【００１６】
必要ならば、次の処理ステップの１つ以上を用いて、半導体基板１２の表面１２ａ、１２ｂを平滑化してもよい。
（i）溝表面からシリコンの薄層（典型的に１００〜１０００オングストローム（Å））を取り除くために等方性プラズマ・エッチングを用いてもよい。
（ii）犠牲の二酸化珪素層を溝表面上で成長させ、次に、緩衝化酸化物エッチングまたは希釈フッ化水素（ＨＦ）酸エッチングなどのエッチングを用いて除去してもよい。
【００１７】
これらの技術のいずれかあるいは両方の使用は、残留応力と望ましくない汚染物を取り除きながら、丸い角を備えた滑らかな溝表面を形成することができる。しかし、垂直の側壁と直角の角を持つことが望まれる場合、上記等方性エッチング工程の代わりに異方性エッチング工程が使用される。一般的に、異方性エッチングは、等方性エッチングとは対照的に、エッチングされる材料の異なる方向の異なるエッチング速度を意味する。
【００１８】
図４は、陽極／陰極領域２８を形成するために、第１主表面１２ａの一部がドープされ得ることを示す。ドーピングはホウ素またはリンを使用するイオン注入でもよい。イオン注入は、約４０キロ電子ボルト（ｋｅＶ）から数メガ電子ボルト（ＭｅＶ）の範囲の高エネルギーレベルであってもよい。エネルギーレベルは約２００ＫｅＶから１ＭｅＶの範囲であることが望ましいが、ドーパントを十分に注入するようエネルギーレベルを選択するべきことを認識するべきである。ドーパントの注入後、ドーパントが第１主表面１２ａの部分内へ十分に拡散されるよう、ドライブイン工程あるいは拡散を約２４時間まで約８００°〜１２００℃の温度で行なわれる。本発明から外れずに、公知の他のドーピング方法を用いてもよい。
【００１９】
図５を参照すると、ビア１６の壁と分離溝２２の壁と、ビア１６と分離溝２２とに近接する第１主表面１２ａの部分とは、誘電材料１８、２４で被覆される。誘電体層１８、２４は、低圧（ＬＰ）化学蒸着法（ＣＶＤ）、テトラエチルオルトケイ酸塩（ＴＥＯＳ）、スピンオンガラス（ＳＯＧ）蒸着あるい他の公知の技術によって形成してもよい。第２主表面１２ｂも誘電体層１８、２４で被覆してもよい。誘電材料は酸化物、ガラスあるいは他の公知の誘電体を含んでもよい。
【００２０】
そして、ビア１６と分離溝２２は、図１に示すように導電材料２０、２６で満たされる。導体材料２０、２６は同じものでもよいし、異なっていてもよい。導電材料２０、２６はドープされているか非ドープのポリまたは金属であることが望ましい。導電材料２０、２６はビア１６と分離溝２２をそれぞれ完全に満たすことが望ましい。補給の後、部分的に形成されたフォトダイオードアレイ１０はＣＭＰあるいは他の公知技術を用いて、平坦化ないし研磨することができる。
【００２１】
図１に示された裏面の接触子３０は、スパッタリング、蒸発および／または電気めっきで形成してもよい。接触子３０は、アルミニウム（Ａｌ）、アルミニウム・シリコン（Ａｌ［％Ｓｉ］）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）などの金属やその組合せでよい。また、接触子３０は、公知のように、ドープされているポリシリコン、又は非ドープのポリシリコン、あるいは異なる金属の層でもよい。
【００２２】
発明から外れずに他の公知の処理ステップを用いてもよい。
【００２３】
図６はフォトダイオードアレイ１０の部分的な平面図である。破線は、アレイ１０中の１つのフォトダイオードの周囲を示す。第１アスペクト比Ａ１はＬ１：Ｗ１であり、第２アスペクト比Ａ２はＬ２：Ｗ２である。第１および第２アスペクト比Ａ１、Ａ２は、ビア１６および分離溝２２のようにエッチングされた加工パターン（feature）の「加工寸法（パターン寸法）」（feature size）を指す。一般に、広い加工パターンは狭い加工パターンより高速でエッチングされる。一次元Ｌ１、Ｌ２の変更はエッチング速度に影響し、二次元Ｗ１、（Ｗ２）の変更もエッチング速度に影響する。したがって、ＲＩＥエッチング遅れは二次元的に重要である。
【００２４】
加工パターンが広いと、より多くのエッチング液が加工パターン（ビア１６、溝２２）にアクセスすることができ、したがって、加工パターン（ビア１６、溝２２）は単位時間当たり速くあるいは深くエッチングされる。分離溝２２はビア１６より加工寸法が小さい。第１アスペクト比Ａ１は第２アスペクト比Ａ２より低いことが望ましい。第１アスペクト比Ａ１は、ＲＩＥ遅れのために、工程条件を十分に調整することにより、ビア１６が分離溝２２より高速でエッチングされることを可能にする。異なるアスペクト比Ａ１、Ａ２により、ビア１６と分離溝２２が異なる速度でエッチングされることになる。大きなビア１６のように低いアスペクト比の加工パターンは、分離溝２２のように高いアスペクト比の加工パターンより速くエッチングされ、したがって、エッチングのプロセスは、低いアスペクト比の加工パターンほど大きな深さＤ１へと基板１２に浸透する。従って、第１アスペクト比Ａ１と第２アスペクト比Ａ２とは、ビア１６および分離溝２２のエントリーをそれぞれ少なくとも部分的に決定する。第１深さ位置Ｄ１は、半導体基板１２の第２主表面１２ｂくらいまで延びることが望ましい。第１ステップ位置Ｄ１は半導体基板１２の第２主表面１２ｂのすぐ手前まで延びていてもよく、ビア１６を形成する溝を露出するためにバックグラインディングまたは研磨を用いることができる。第２深さ位置Ｄ２は、半導体基板１２の第１層１４を貫通して、半導体基板１２の第２層１５の内部へ部分的にのみ延びること、あるいはフォトダイオードアレイ１０のフォトダイオード間のクロストークを最小限にするに十分な深さＤ２に延びることが望ましい。エッチング速度に影響する他の因子は、エッチング時間、リアクター室圧力、プラズマ・パワー、エッチング・パターンの密度および他のエッチング化学／プロセス・パラメータを含む。
【００２５】
随意に、分離溝２２の側壁は表面再結合を防ぐためにドープし、および／または拡散することができる。従って、側壁拡散が必要な場合、アクティブなダイオード・エリアに悪影響を及ばさないように十分な隙間がビア１６と分離溝の間に存在する必要がある。
【００２６】
必要に応じてプロセスのいつでも、追加のビアを基板に形成することができる。例えばＲＩＥなど、ビア形成のための上記技術のどれでも、追加のビアを形成するのに用いることができる。
【００２７】
以上から、本発明の実施例が、ウエハ貫通ビアを有するフォトダイオードアレイを製造する方法に関することが理解されよう。広い発明概念から外れずに、上記実施例に変更を行なうことができることが当業者に認識されよう。したがって、本発明は開示された特定の実施例に限定されず、付加されたクレームに記載された本発明の精神および範囲内での改変に及ぶように意図されることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2010500766.tif 000009