(57)【要約】  消去閾値電圧および少なくとも1つのプログラムされた閾値電圧が消去電圧領域中に位置する、マルチレベルのフラッシュセルのための閾値電圧分布方式。消去電圧領域中の少なくとも1つのプログラムされた閾値電圧を有するので、Vreadの電圧レベルが減少して、読み出し妨害作用が最小限にされ、一方マルチレベルフラッシュセルの寿命が延びる。これは、プログラムされた状態間の閾値電圧の距離が最大にされるからである。消去電圧領域は、0ボルトより低くすることができ、一方プログラム電圧領域は、0ボルトより高い。したがって、プログラムされた閾値電圧が消去電圧領域中およびプログラム電圧領域中にあるマルチレベルフラッシュセルのプログラム確認および読み出しのための回路では、負および正の高電圧が使用される。
2010503944.tif 000002
【特許請求の範囲】
【請求項１】
行と列の形で配置されたメモリセルを有したメモリアレイであって、各メモリセルは、消去電圧領域中の消去閾値電圧を有して消去可能であり、かつ前記消去電圧領域中のプログラム閾値電圧を有してプログラム可能である、メモリアレイと、
プログラム確認および読み出し動作中に正電圧および負電圧の1つを用いて、メモリセルのゲート端子に接続されたワードラインを選択的に駆動するための行制御ロジックとを含む、フラッシュメモリデバイス。
【請求項２】
正電圧を供給するための正電圧発生器と、
負電圧を供給するための負電圧発生器とをさらに含む、請求項1に記載のフラッシュメモリデバイス。
【請求項３】
各メモリセルが、プログラム電圧領域中の前記プログラム閾値電圧を有してプログラム可能である、請求項1に記載のフラッシュメモリデバイス。
【請求項４】
前記消去電圧領域は、負である閾値電圧を含み、
前記プログラム電圧領域は、正である閾値電圧を含む、請求項1に記載のフラッシュメモリデバイス。
【請求項５】
各メモリセルは、第1、第2、第3および第4の閾値電圧に対応した2ビットのデータを格納するようにプログラム可能である、請求項4に記載のフラッシュメモリデバイス。
【請求項６】
前記第1の閾値電圧および前記第2の閾値電圧は、前記消去電圧領域中にあり、
前記第3の閾値電圧および前記第4の閾値電圧は、前記プログラム電圧領域中にある、請求項5に記載のフラッシュメモリデバイス。
【請求項７】
前記第1の閾値電圧は、前記消去閾値電圧に相当する、請求項6に記載のフラッシュメモリデバイス。
【請求項８】
NANDストリング中に構成されたメモリセルの閾値電圧を確認するための方法であって、
前記NANDストリングに結合されたビットラインを第1の電圧レベルまで事前充電するステップと、
前記ビットラインを結合するための前記NANDストリングの消去されたメモリセルに接続されたワードラインのすべてに基準電圧を加えて第2の電圧レベルにするステップと、
前記ビットラインの電圧レベルの変化を検出するステップとを含む、方法。
【請求項９】
前記第1の電圧レベルは、正電圧である、請求項7に記載の方法。
【請求項１０】
前記消去されたメモリセルは、消去電圧領域中の消去された閾値電圧を有し、
前記基準電圧は、前記消去電圧領域中にある、請求項7に記載の方法。
【請求項１１】
前記基準電圧は、前記消去された閾値電圧より高く、かつ前記消去電圧領域中のプログラムされた閾値電圧より低い、請求項10に記載の方法。
【請求項１２】
電圧レベルの変化が前記ビットラインでまったく検出されない場合、前記メモリセルを消去するステップをさらに含む、請求項10に記載の方法。
【請求項１３】
前記メモリセルを消去する前記ステップの後、事前充電し、印加し、検出するステップを繰り返すステップをさらに含む、請求項12に記載の方法。
【請求項１４】
消去電圧領域中の第1の閾値電圧を有した、初期に消去されるフラッシュメモリセルをプログラムするための方法であって、
前記フラッシュメモリセルの前記第1の閾値電圧を第2の閾値電圧に変化させるステップを含み、前記第2の閾値電圧は、前記消去電圧領域中にある、方法。
【請求項１５】
前記変化させるステップは、
前記フラッシュメモリセルに接続されたビットラインにプログラミング電圧レベルまでバイアスを加えるステップと、
所定数のパルスを用いて前記フラッシュメモリセルに接続されたワードラインを駆動するステップであって、各パルスは、所定のステップサイズを有する、ステップとを含む、請求項14に記載の方法。
【請求項１６】
前記第2の閾値電圧を確認するステップと、
前記フラッシュメモリセルが前記第2の閾値電圧を有さない場合、前記変化させるステップを繰り返すステップとをさらに含む、請求項14に記載の方法。
【請求項１７】
前記確認するステップは、
前記フラッシュメモリセルに接続されたビットラインを第1の電圧レベルまで事前充電するステップと、
前記消去電圧領域中の基準電圧を用いて、前記フラッシュメモリセルに接続されたワードラインを駆動するステップと、
前記ビットラインの電圧レベルの変化を検出するステップとを含む、請求項16に記載の方法。
【請求項１８】
前記基準電圧は、前記第1の閾値電圧より高く、かつ前記第2の閾値電圧より低い、請求項17に記載の方法。
【請求項１９】
前記フラッシュメモリセルおよび複数のフラッシュメモリセルがNANDストリングを形成し、
前記駆動するステップは、パス電圧を用いて、前記複数のフラッシュメモリセルに接続されたワードラインを駆動するステップをさらに含む、請求項15に記載の方法。
【請求項２０】
消去電圧領域の閾値電圧またはプログラミング領域の閾値電圧を有してプログラム可能なフラッシュメモリセルを読み出すための方法であって、
前記フラッシュメモリセルのゲート端子に消去電圧領域の基準電圧を加え、前記フラッシュメモリセルに接続されたビットラインの電圧を検出することによって、消去閾値電圧および前記消去電圧領域の閾値電圧の1つを決定するステップと、
消去閾値電圧および前記消去電圧領域の閾値電圧の1つを決定する前記ステップに応じて前記フラッシュメモリセルのロジック状態を記憶するステップと、
前記ゲート端子に別の基準電圧を加え、前記フラッシュメモリセルに接続された前記ビットラインの電圧を検出することによって、前記消去電圧領域の閾値電圧および前記プログラミング領域の閾値電圧の1つを決定するステップと、
前記消去電圧領域の閾値電圧および前記プログラミング領域の閾値電圧の1つを決定する前記ステップに応じて前記ロジック状態を更新するステップとを含む、方法。
【請求項２１】
メモリセルを有したメモリアレイを含み、
各メモリセルは、消去電圧領域中の閾値電圧を有して消去可能であり、かつ
前記消去電圧領域中の少なくとも1つの閾値電圧レベルおよびプログラム電圧領域中の少なくとも1つの他の閾値電圧を有してプログラム可能である、フラッシュメモリデバイス。
【請求項２２】
前記消去電圧領域は、負である閾値電圧を含み、
前記プログラム電圧領域は、正である閾値電圧を含む、請求項21に記載のフラッシュメモリデバイス。
【請求項２３】
各メモリセルは、第1、第2、第3および第4の閾値電圧に対応した複数のビットのデータを格納するようにプログラム可能である、請求項21に記載のフラッシュメモリデバイス。
【請求項２４】
前記第1の閾値電圧および前記第2の閾値電圧は、前記消去電圧領域中に存在し、
前記第3の閾値電圧および前記第4の閾値電圧は、前記プログラム電圧領域中に存在する、請求項23に記載のフラッシュメモリデバイス。
【請求項２５】
前記消去電圧領域は、正である閾値電圧を含み、
前記プログラム電圧領域は、負である閾値電圧を含む、請求項21に記載のフラッシュメモリデバイス。
【請求項２６】
行アドレスに応じて負電圧および正電圧を用いてワードラインを選択的に駆動するための行制御ロジックをさらに含む、請求項21に記載のフラッシュメモリデバイス。
【請求項２７】
前記正電圧を供給するための第1の電圧発生器と、
前記負電圧を供給するための第2の電圧発生器とをさらに含む、請求項26に記載のフラッシュメモリデバイス。
【請求項２８】
前記行制御ロジックは、
前記正電圧および前記負電圧を受け取るための、前記行アドレスに応じて行信号を生成する行デコーダと、
イネーブル信号に応じて前記行信号を送るためのワードラインドライバとをさらに含む、請求項27に記載のフラッシュメモリデバイス。
【請求項２９】
前記行制御ロジックは、ブロックアドレスに応じて前記イネーブル信号を生成するためのブロックデコーダをさらに含み、
前記イネーブル信号は、前記正電圧および前記負電圧の1つを有する、請求項28に記載のフラッシュメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、2006年9月13日出願の米国仮特許出願第60/844,154号の優先権の利益を主張する。
【０００２】
本発明は、一般にフラッシュメモリに関するものである。より詳しくは、本発明は、フラッシュメモリデバイス、フラッシュメモリセルをプログラミングするための方法および閾値電圧を確認するための方法に関するものである。
【背景技術】
【０００３】
多くのタイプの家庭用電化製品は、マイクロコントローラによってコードを実行するために、データまたはソフトウェアを保持するためのある形態の大容量記憶装置に依存している。そのような家電製品は、多数あり、情報端末(PDA: personal digital assistant)、携帯ミュージックプレーヤー、携帯マルチメディアプレーヤー(PMP: portable multimedia player)およびデジタルカメラなどの装置が含まれる。PDAでは、大容量記憶装置がアプリケーションおよびデータを格納するために必要であり、一方携帯ミュージックプレーヤーおよびデジタルカメラは、音楽のファイルデータおよび/または画像データを保持するために、大量の大容量記憶装置が必要である。そのような携帯用電子製品のための大容量記憶装置の問題解決手段は、サイズが小さく消費電力が最小限で、そして高記録密度であることが好ましい。これは、不揮発性形態のメモリを選択することに制限することとなる。その理由は、スタティックランダムアクセスメモリ(SRAM)およびダイナミックランダムアクセスメモリ(DRAM)などの揮発性メモリは、データを保持するために電力を定常的に加えておくことが必要であるからである。当技術分野で知られているように、携帯用電子製品は、電力供給が限られているバッテリーに依存する。したがって、不揮発性メモリは、電力が供給されなくなった後もデータを保持するので、好ましい。
【０００４】
多くの消費者製品では、汎用フラッシュメモリが使用されており、フラッシュメモリは、マイクロプロセッサによる処理機能を備えた携帯電話および装置などの製品で、消費者が間接的に使用している。より具体的には、家庭用電化製品中に通常組み込まれている特定用途向け集積回路(ASIC: application specific integrated circuit)は、ファームウェアを更新することができるように、集積化されたフラッシュメモリを含むことができる。もちろん、フラッシュメモリは、サイズ、記録密度および速度のバランスが最適であるので用途が広く、家庭用電化製品のための好ましい不揮発性大容量記憶装置の解決手段になっている。
【０００５】
図1は、通常のフラッシュメモリデバイスのブロック図である。フラッシュメモリ10は、フラッシュ回路の様々な機能を制御するためのロジック回路と、アドレスおよびデータを格納するためのレジスタと、必要なプログラムおよび消去電圧を生成するための高電圧回路と、フラッシュメモリアレイにアクセスするためのコアメモリ回路とを含む。フラッシュメモリ10の図に示した回路ブロックの機能は、本技術分野でよく知られている。当業者は、図1に示したフラッシュメモリ10が、多くの考えられるフラッシュメモリの構成の中の1つの可能な構成であることを理解することができる。
【０００６】
読み出し動作では、アドレスと呼ばれるメモリアレイの特定の記録域に格納されたデータを比較的直接的にアクセスする。メモリアレイの特定のブロックへの書き込み動作の前には、最初に、高電圧を加えることによってその特定のブロックを消去しなければならない。書き込み動作は、より正確にはプログラム動作と呼ばれ、選択された記憶域に高電圧を注意深く加え、次にデータが適切にプログラムされたことを保証するためにプログラム確認動作を行うことが必要である。さらに、高電圧を使用するので、フラッシュチップは、選択されていないメモリセルが不慮にプログラムされないように、比較的耐性があるように設計しなければならない。
【０００７】
図2は、図1に示すメモリセルアレイ中で使用されるNANDセルストリングを示す回路図である。図2は、2つのNANDメモリセルストリングの回路図である。各NANDメモリセルストリングは、それぞれがそれぞれのワードラインWL0〜WL31に接続された、32個の直列に接続されたフローティングゲートメモリセル50と、ビットライン54と最初のフローティングゲートメモリセル50の間に接続されたストリング選択トランジスタ52と、共通ソースライン(CSL)58と最後のフローティングゲートメモリセル50の間に接続されたグランド選択トランジスタ56とを含む。ストリング選択トランジスタ52のゲートは、ストリング選択信号SSLを受信し、一方、グランド選択トランジスタ56のゲートは、グランド選択信号GSLを受信する。ブロックのNANDメモリセルストリングは、共通ワードライン、ストリング選択SSLおよびグランド選択GSLの信号ラインを共用する。この図に示したNANDメモリストリングの構築および構成は、本技術分野でよく知られている。
【０００８】
前に述べたように、メモリアレイのNANDメモリセルストリングは、本技術分野でよく知られた技術に従って最初に消去される。NANDメモリセルストリングの各ブロックは、選択的に消去することができ、したがって、1つまたは複数のブロックは、同時に消去することができる。成功裏に消去されたとき、消去されたフローティングゲートメモリセル50のすべては、負の閾値電圧を有することになる。実際、すべての消去されたメモリセル50は、たとえばロジック「1」などの初期設定のロジック状態に設定される。プログラムされたメモリセル50は、それらの閾値電圧が正の閾値電圧に変化させられることになり、それによって反対の「0」ロジック状態を表す。
【０００９】
図3は、通常のフラッシュメモリセルの断面図である。そのセルの構造は、本技術分野でよく知られている。一般に、制御ゲート60がワードラインに接続され、一方フローティングゲート62が、酸化物絶縁体61によってすべての他のノードから絶縁されている。電子(電荷担体)が、フローティングゲート62とソース64およびドレイン66を有した基板68の間にある薄いトンネル酸化物63を通して、フローティングゲート62および基板68中に注入され放出される。
【００１０】
図4は、電荷トラップを有した窒化物ROMセルの断面図である。そのセルも、本技術分野で知られている。窒化物ROMセルでは、フローティングゲートが削除されており、データは、制御ゲート70とソース74およびドレイン76を有した基板78の間にある、たとえばシリコン窒化物の非導電性層72の「保持チャンバ」または「電荷トラップ」中に収納される。近年、電荷トラップとしてシリコンナノ結晶も使用されている。
【００１１】
一般に、セルは、そのソースおよびドレイン端子を接地状態に保持しながら、そのゲートに高電圧を加えることによってプログラムされる。高電場は、メモリセルチャネル中の電子にゲートの酸化物を横断させ、フローティングゲート中に埋め込み(ファウラー・ノルドハイム(F-N: Fowler Nordheim)トンネリングとして知られている)、それによってメモリセルの実効閾値電圧を増加させる。
【００１２】
小型化への必要性が常に増加しており、さらにデータの記録密度を高めたいという要望があるので、現在、マルチレベルのフラッシュセルが広く使用されている。その名が示唆するように、マルチレベルのセルは、1セル当たり2つより多いロジック状態が存在する。2ビットの情報を格納する1個のセルは、フローティングゲート(または電荷トラップ)中に格納された電荷レベルの異なるレベルに対応したロジック状態が、4種類ある。一般に、N個のバイナリービットのデータを格納することができるマルチレベルセルは、状態またはロジック状態が2N種類になる。
【００１３】
しかし、各フローティングゲートトランジスタは、実際に動作させることができる閾値電圧の全範囲が一定である。その全範囲は、ある状態と他の状態を明確に区別するための余裕を見込んでメモリセルに対して定義された、いくつかの数の状態に分割される。デバイスの製造工程の変動および経年劣化によって、閾値電圧がシフトする恐れがある。これらのシフトのため、1つの状態が次の状態により接近するように移動させられるので、セルの状態の強さが弱められることになり得る。また、より多くのレベルが、固定された全範囲(たとえば、固定された供給電圧範囲)中に押し込まれるので、これらのシフトに対する許容範囲は、減少させられる。
【００１４】
図5は、マルチレベルのフラッシュメモリセルについて、閾値電圧(Vt)の分布グラフである。中間の基準電圧も示す。この詳しいグラフに、2ビットのデータを格納することができるフラッシュメモリセルの閾値を示す。したがって、各マルチレベルフラッシュメモリセルは、4つの閾値電圧の中の1つを格納しなければならない。この従来技術の方式では、負の閾値電圧によって表された消去された状態が、消去電圧領域中に存在する。すべての消去されたメモリセルは、初期設定で、この負の閾値電圧を有することになる。残された3つの状態は、プログラムされた状態でなければならないとともに、それらの対応する閾値電圧は、値が正になり、プログラム電圧領域中に存在することになる。この実施例では、消去電圧領域は、ゼロより低く、一方プログラム電圧領域は、ゼロボルトより高い。この方式に関する問題は、各状態の分布および状態間の距離に対して厳密性が必要なことである。
【００１５】
プログラミングは、通常、ページ毎に行われ、これは、同じワードラインに接続されたブロック中のメモリセル50のすべてが選択されて、同時に書き込みデータ(ロジック「0」)をプログラムされることを意味する。したがって、残されたメモリセルは、プログラミング中、選択されない。メモリセルは、プログラミングの前に消去された状態(ロジック「1」)から始まるので、ロジック「0」をプログラムされるメモリセルだけを、F-Nトンネリングを促進するために必要な高電場にかけるべきである。しかし、メモリアレイの物理的接続部によって、同じワードラインに沿ったメモリセルのすべてが、同じ高電圧のプログラムレベルを受ける。その結果、消去されたメモリセルでは、それらの閾値電圧が故意でなくシフトされることになる電位が生じる。これは、プログラムディスターブ(program disturb)と言い、フラッシュメモリの分野でよく知られている。この問題は、マルチレベルセルでは、より多くのレベルが固定の電圧範囲中に押し込まれるので、より顕著である。
【００１６】
Vtウィンドウ、Vt距離およびVread距離などのいくつかのパラメータが、図5に示したマルチレベルフラッシュメモリの読み出し/書き込み速度、信頼性および寿命を決定するキーパラメータである。これらの3個のパラメータは、互いに影響し合う。すなわちマルチレベルフラッシュメモリ中のセルVtウィンドウとセルVt距離は、シングルレベルのフラッシュメモリのそれらより遙かに厳密である。というのは、2ビットのセルの場合、Vtが正であるプログラム電圧領域中に、3つのセル状態が存在するからである。セルVtウィンドウがより広い場合、セルVt距離は、より狭くなる。これによって、読み出し検出余裕が減少され、結局は、隣接したセル状態の検出に失敗することになる。言い換えると、隣接したセル状態間でVtが重なる、またはVt距離が最低限になることさえ、デバイス故障に繋がる。
【００１７】
Vt-stateの強さまたは安全余裕は、Vtが隣接した基準電圧間の真ん中にあるとき、もっとも大きくなる。セルVtウィンドウを規定する各Vt-stateの上限値および下限値を指定することができる。たとえば、図5では、セル状態0は、下限値VL0(-3ボルト)と上限値VU0(-2ボルト)の間にある。セル状態1は、下限値VL1(0.3ボルト)と上限値VU1(0.8ボルト)の間にある。通常、マルチレベルフラッシュメモリのセルVtウィンドウは、0.5〜1.0ボルトの範囲内にある。理想的には、セルVtウィンドウが狭いことが、状態をよりよく規定し区別するために、好ましい。
【００１８】
セルVt距離は、あるセル状態の閾値電圧範囲のVtの下限値とその前のセル状態の閾値電圧範囲のVtの上限値の間のVtの差として定義される。たとえば、セル状態2とセル状態1の間のVt距離は、1.5-0.8=0.7ボルトである。通常、マルチレベルフラッシュメモリセル中のセルVt距離は、0.7〜1.0Vの範囲内にある。明らかであるように、セルVt距離がより大きいことが好ましい。
【００１９】
また、読み出しパス電圧と完全にプログラムされた状態の上限値の間の距離であるVread距離が、できるだけ高い値であることが望ましい。たとえば、図5では、Vread距離は、5.5-3.3=1.2ボルトである。しかし、メモリセルの性能が最適であるために、Vreadが高いと妨害を引き起こす恐れがあるので、Vreadがより低いことが好ましい。したがって、Vread距離とVreadの値の間でトレードオフがなされる。さらに、使用できる固定供給電圧範囲によって、最大のVread値が決められることがある。
【００２０】
さらに、再書き込み(消去およびプログラム)サイクル数が増加するにつれて、セルVtウィンドウは、トラップされた電荷によるトンネル酸化物の劣化によって、より広くなる。また、読み出しパス電圧Vreadは、選択されたストリング中の非選択セルに対する読み出し妨害を最小にするために、より低くすべきである。しかし、プログラム電圧領域中の3つのセル状態(2ビットのセル中)を提供するために、Vread距離は、VU3より少なくとも適切に高く保つ必要がある。これによって、Vreadのレベルが増加する。
【００２１】
プログラムされたセルVtを厳密に制御するために、増加するステップ状パルスによるプログラミング(ISPP: incremental step pulse programming)が提案されており、フラッシュメモリでは広く使用されている。図6は、閾値電圧をプログラムするためにワードラインに加えられるプログラムパルス数に対する  各パルスのサイズの間の関係を示すグラフである。一般に、厳密な閾値電圧分布は、各プログラムパルスのステップサイズが小さいとき、得ることができる。しかし、プログラムパルスがさらに多く必要になるので、プログラミング時間がトレードオフとなる。
【００２２】
セルVt分布が上記の従来技術方式によるマルチレベルフラッシュメモリにおける累積プログラム/消去サイクルは、通常、以下に述べるようなよく知られた問題を生じることになる。
【００２３】
繰り返して電荷を転送すると、電子がフローティングゲートおよび誘電体中にトラップされ、それによって、セルのプログラムおよび消去特性が劣化する。その結果、セルは、消去・プログラムサイクル数が増加するにつれて、プログラムおよび消去電圧を徐々に高くすることが必要になり、セルに対する消去・プログラムサイクル数が限定されることになる。
【００２４】
マルチレベルセル中のデータ保持特性は、セルVt距離が小さくなると大幅に劣化することになる。さらに、所与の状態のVt分布が広くなるにつれて、プログラムされたセルの最大Vtがより高くなる。Vtがより高くなると、より高いプログラミング電圧Vpgmが必要になり、そしてトンネル酸化物間の電場がより高くなるので、データ保持特性に悪影響を及ぼす。さらに、マルチレベルセルに必要なVtがより高くなると、より高いVreadが必要になる。これによって、読み出し動作中、選択されたNANDセルストリング中の非選択メモリセルへの読み出し妨害が引き起こされる(すなわち、非選択メモリセルへのVreadがより高くなることによるソフト・プログラム)。
【００２５】
さらに、マルチレベルフラッシュメモリ中の読み出しおよび書き込み動作に求められるより高い電圧の要件は、デバイス寸法のスケーリングに対応しない。これは、メモリセルを含むすべてのトランジスタ間の電場を減少させることができないからである。
【００２６】
したがって、マルチレベルフラッシュメモリセルの寿命は、比較的短く、通常、10,000サイクルだけである。これは、1セル当たり1ビットのフラッシュメモリデバイスに対する100,000サイクルの上限値より著しく短い。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】米国仮特許出願第60/844,154号
【発明の概要】
【発明が解決しようとする課題】
【００２８】
本発明の目的は、従来のマルチレベルのフラッシュメモリセルデバイスの少なくとも1つの欠点を取り除く、または軽減することである。たとえば、本発明によって、消去電圧領域およびプログラム電圧領域中のプログラミング閾値電圧を分布させることによって、フラッシュメモリセルの耐久性を向上させることである。
【課題を解決するための手段】
【００２９】
第1の態様では、本発明によってフラッシュメモリデバイスが提供される。このフラッシュメモリデバイスは、行と列の形で配置されたメモリセルを有したメモリアレイと、行制御ロジックとを含む。メモリアレイは、行と列の形で配置されたメモリセルを有し、各メモリセルは、消去電圧領域中の消去閾値電圧を有して消去可能であり、かつ消去電圧領域中のプログラム閾値電圧を有してプログラム可能である。行制御ロジックは、プログラム確認および読み出し動作中、正電圧および負電圧の1つを用いて、メモリセルのゲート端子に接続されたワードラインを選択的に駆動する。本態様の実施形態では、フラッシュメモリデバイスは、正電圧発生器と、負電圧発生器とをさらに含み、正電圧発生器は、行制御ロジックに正電圧を供給し、負電圧発生器は、行制御ロジックに負電圧を供給する。
【００３０】
本態様の実施形態によれば、各メモリセルは、プログラム電圧領域中のプログラム閾値電圧を有してプログラム可能であり、そして消去電圧領域は、負である閾値電圧を含み、一方プログラム電圧領域は、正である閾値電圧を含む。本実施形態では、各メモリセルは、第1、第2、第3および第4の閾値電圧に対応した2ビットのデータを格納するようにプログラム可能であり、そして第1の閾値電圧および第2の閾値電圧は、消去電圧領域中にあり、第3の閾値電圧および第4の閾値電圧は、プログラム電圧領域中にある。第1の閾値電圧は、消去閾値電圧に相当することができる。
【００３１】
第2の態様では、本発明によって、NANDストリング中に構成された消去されたメモリセルの閾値電圧を確認するための方法が提供される。この方法は、NANDストリングに接続されたビットラインを第1の電圧レベルまで事前充電するステップと、ビットラインを結合するためのNANDストリングの消去されたメモリセルに接続されたワードラインのすべてに基準電圧を加えて第2の電圧レベルにするステップと、ビットラインの電圧レベルの変化を検出するステップとを含む。
【００３２】
本発明の実施形態によれば、第1の電圧レベルは、正電圧であり、消去されたメモリセルは、消去電圧領域中の消去された閾値電圧を有し、一方基準電圧は、消去電圧領域中にある。基準電圧は、消去された閾値電圧より高く、かつ消去電圧領域中のプログラムされた閾値電圧より低くすることができる。本実施形態のさらなる態様では、メモリセルは、電圧レベルの変化がビットラインでまったく検出されない場合、消去され、事前充電するステップ、基準電圧を加えるステップおよび検出するステップによって、メモリセルが消去される。
【００３３】
第3の態様では、本発明によって、消去電圧領域中の第1の閾値電圧を有した、初期に消去されるフラッシュメモリセルをプログラムするための方法が提供される。この方法は、フラッシュメモリセルの第1の閾値電圧を第2の閾値電圧に変化させるステップを含み、第2の閾値電圧は、消去電圧領域中にある。変化させるステップは、フラッシュメモリセルに接続されたビットラインにプログラミング電圧レベルまでバイアスを加えるステップと、次いで所定数のパルスを用いてフラッシュメモリセルに接続されたワードラインを駆動するステップとを含むことができ、各パルスは、所定のステップサイズを有する。
【００３４】
本態様の実施形態によれば、第2の閾値電圧が確認され、フラッシュメモリセルが第2の閾値電圧を有さない場合、変化させるステップが繰り返される。確認する方法は、フラッシュメモリセルに接続されたビットラインを第1の電圧レベルまで事前充電するステップと、消去電圧領域中の基準電圧を用いて、フラッシュメモリセルに接続されたワードラインを駆動するステップと、ビットラインの電圧レベルの変化を検出するステップとを含む。基準電圧は、第1の閾値電圧より高く、かつ第2の閾値電圧より低くすることができる。さらなる実施形態では、フラッシュメモリセルおよび複数のフラッシュメモリセルがNANDストリングを形成し、駆動するステップは、パス電圧を用いて、複数のフラッシュメモリセルに接続されたワードラインを駆動するステップをさらに含む。
【００３５】
第4の態様では、本発明によって、消去電圧領域の閾値電圧またはプログラミング領域の閾値電圧を有してプログラム可能なフラッシュメモリセルを読み出すための方法が提供される。この方法は、フラッシュメモリセルのゲート端子に消去電圧領域の基準電圧を加え、フラッシュメモリセルに接続されたビットラインの電圧を検出することによって、消去閾値電圧および消去電圧領域の閾値電圧の1つを決定するステップと、フラッシュメモリセルのロジック状態を記憶するステップと、ゲート端子に別の基準電圧を加え、フラッシュメモリセルに接続されたビットラインの電圧を検出することによって、消去電圧領域の閾値電圧およびプログラミング領域の閾値電圧の1つを決定するステップと、フラッシュメモリセルに接続されたビットラインの電圧を検出するステップと、ロジック状態を更新するステップとを含む。
【００３６】
第5の態様では、本発明によって、フラッシュメモリデバイスが提供される。このフラッシュメモリデバイスは、メモリセルを有したメモリアレイを含み、各メモリセルは、消去電圧領域中の閾値電圧を有して消去可能であり、かつ消去電圧領域中の少なくとも1つの閾値電圧レベルおよびプログラム電圧領域中の少なくとも１つの他の閾値電圧を有してプログラム可能である。
【００３７】
本態様の実施形態によれば、消去電圧領域は、負である閾値電圧を含み、プログラム電圧領域は、正である閾値電圧を含み、そして各メモリセルは、第1、第2、第3および第4の閾値電圧に対応した複数のビットのデータを格納するようにプログラム可能である。第1の閾値電圧および第2の閾値電圧は、消去電圧領域中に存在し、第3の閾値電圧および第4の閾値電圧は、プログラム電圧領域中に存在することができる。代替の実施形態では、消去電圧領域は、正である閾値電圧を含み、プログラム電圧領域は、負である閾値電圧を含む。
【００３８】
本態様の他の実施形態では、フラッシュメモリデバイスは、行アドレスに応じて負電圧および正電圧を用いてワードラインを選択的に駆動するための行制御ロジックをさらに含む。フラッシュメモリデバイスは、正電圧を供給するための第1の電圧発生器と、負電圧を供給するための第2の電圧発生器とをさらに含むことができる。行制御ロジックは、正電圧および負電圧を受け取るための、行アドレスに応じて行信号を生成する行デコーダと、イネーブル信号に応じて行信号を送るためのワードラインドライバとを含む。また別の実施形態では、行制御ロジックは、ブロックアドレスに応じてイネーブル信号を生成するためのブロックデコーダを含み、イネーブル信号は、正電圧および負電圧の1つを含む。
【００３９】
本発明の他の態様および特徴は、本発明の具体的な実施形態の以下の説明を添付図とともに検討すると、当業者に明らかになる。
【００４０】
次いで、例としてだけで本発明の実施形態を、添付図面を参照して述べる。
【図面の簡単な説明】
【００４１】
【図１】通常のフラッシュメモリデバイスのブロック図である。
【図２】NANDセルストリングの回路図である。
【図３】通常のフラッシュメモリセルの断面図である。
【図４】電荷トラップを有した窒化物ROMセルの断面図である。
【図５】従来技術のマルチレベルのフラッシュメモリセルについて、閾値電圧(Vt)の分布のグラフである。
【図６】閾値電圧をプログラムするためにワードラインに加えられるプログラムパルス数と各パルスのサイズの間の関係を示すグラフである。
【図７】2ビットのデータを格納することができるフラッシュメモリセルのための閾値電圧分布を示す、本発明の例示の実施形態の図である。
【図８】3ビットのデータを格納することができるフラッシュメモリセルのための閾値電圧分布グラフを示す、本発明の代替えの実施形態の図である。
【図９】本発明の実施形態による、マルチレベルフラッシュメモリデバイスのための行回路のブロック図である。
【図１０】図9に示すブロックデコーダとワードラインドライバ回路の回路図である。
【図１１】図9に示す行デコーダ回路の回路図である。
【図１２】消去・確認動作を実施するための方法を示すフローチャートである。
【図１３】本発明の実施形態による、複数の閾値電圧をプログラムするための方法を示すフローチャートである。
【図１４】本発明の実施形態による、プログラム確認方法を示すフローチャートである。
【図１５】本発明の実施形態による、データを読み出すための方法を示すフローチャートである。
【発明を実施するための形態】
【００４２】
一般に、本発明の態様によって、Vtウィンドウが最適でVt距離が最大であり、一方同時にVreadをより低いレベルに維持する、マルチレベルのフラッシュセルのための閾値電圧分布方式が提供される。一実施形態では、これは、消去電圧領域中の少なくとも1つのセル状態でプログラムすることによって(たとえば、負のVt値を用いて)、達成される。
【００４３】
図7は、本発明の例示の実施形態である。図7に、2ビットのデータを格納することができるマルチレベルフラッシュメモリセルのための閾値電圧分布を示す。本実施形態では、消去された状態(セル状態0、データ「11」に対応する)を有した消去された電圧領域中にある1つのプログラム状態(セル状態1、データ「10」に対応する)が存在する。したがって、2つのセル状態が、消去された電圧領域中に存在し、そして2つのセル状態(セル状態2、データ「01」に対応する、およびセル状態3、データ「00」に対応する)が、プログラム電圧領域中に存在する。消去された電圧領域中でこの状態をプログラムすることによって、様々な効果が得られる。第1に、耐久性が、同じVtウィンドウを有した従来技術のデバイスに比べて直接的に高められる。これは、状態間のVt距離が、増加されるからである。第2に、プログラミング速度を犠牲にしてVtウィンドウを最小にすることによって、耐久性がさらに高められる。第3に、Vt距離およびVtウィンドウへの要件が緩和されて、従来技術のデバイスよりプログラミング性能を向上させるが、耐久性は同じである。さらに、非選択セルに対するVread電圧を、たとえば通常の値の5.5ボルトから4.8ボルトに低下させることができる。図7に、例示の値VLおよびVU値を示すが、すべてのVLおよびVUを各状態に設定することができる。
【００４４】
図5を参照して述べた閾値電圧方式などの従来の手法では、セル状態0は、負のVt(消去電圧領域)を有し、一方残された3つのセル状態(状態1、2および3)は、正のVt(プログラム電圧領域)を有する。図7に示すような本実施形態の閾値電圧方式では、セル状態0および1は、負のVtを有し、一方セル状態2および3は、正のVtを有する。消去電圧領域およびプログラム電圧領域中のセル状態の数は、等しく、それゆえ、この方式は、「釣り合った」Vt分布方式という。
【００４５】
この釣り合ったセルVt分布方式によって、少なくとも次の効果が得られる。セル状態の分離によって、各状態のVtウィンドウを広げることができ、したがってプログラム速度を向上させる。セルVt距離が最大にされ、それによってデータの保持力および耐久性が大幅に向上される。この方式は、プログラム電圧Vpgmおよびプログラム・パス電圧Vpassをさらに低下させて、デバイス形状のスケーリングに対応することができる。また、Vread電圧を低下させることができ、その結果、従来の高いVread値によって通常直面する読み出し妨害に、それほど影響されなくなる。図7は、1セル当たり2ビットのデバイスのための例示のVt分布であるが、任意の数のビットを格納するセルは、本発明の実施形態から恩恵を受けることになる。
【００４６】
図8は、本発明の代替えの実施形態である。図8に、3ビットの情報(すなわち、8個の異なる状態)を格納することができるマルチレベルのフラッシュメモリセルのための閾値電圧分布グラフを示す。図8の実施形態では、8個の可能な状態のまさに半分が消去電圧領域中に存在し、一方他の半分がプログラム電圧領域中に存在することに留意すべきである。別の代替えの実施形態では、消去電圧領域中に5個の状態が存在する、または消去電圧領域中に3個の状態が存在する、または消去電圧領域中に少なくとも2つの状態を有した他の組合せが存在することができる。
【００４７】
図6に関して上記に述べたように、ISPP(incremental step pulse programming)が、マルチレベルフラッシュメモリセルの異なる状態に対応した所望の閾値電圧をプログラムするために使用される。すべてのメモリセルが、消去された状態から所望の閾値電圧にプログラムされるとき、ISPPは、消去されたフラッシュメモリセルの負の閾値電圧を、その制御ゲートに加えられる電圧パルスをだんだんと大きくすることによって、徐々にシフトする。増加するステップサイズおよびパルス数によって、プログラムされるフラッシュメモリセルの最終的な閾値電圧が決定される。本発明の実施形態によると、消去電圧領域中のプログラムされる状態は、所望の負の閾値電圧が得られるようにパルス数およびパルスのステップサイズを設定することによって達成される。図6の実施例では、-2ボルトの閾値電圧は、選択されたパルスのステップサイズに応じて2または3個のパルスを使用して得られる。一度消去領域のプログラム状態がプログラムされると、残されたプログラム領域の状態が、知られた技術に従ってプログラムされる。なお、消去領域状態をプログラムするためのステップサイズは、プログラミング速度に影響を及ぼさずに小さくすることができる。これは、消去状態からの閾値電圧のシフトが、比較的小さいからである。
【００４８】
すべてのプログラミング動作の一部分は、プログラム確認動作であり、それは、データが適切にプログラムされたかどうかをチェックするために使用される。たとえば、所望の閾値電圧が、プログラム動作中、設定されていないことがある。したがって、メモリセル(1つまたは複数)は、プログラム確認によってメモリセルが証明されるまで、またはセルが不良であると決定されるまで、再プログラミングを受ける。プログラム確認動作によってメモリセルが一度証明されると、データを読み出すことができる。本発明の実施形態によると、プログラム確認および読み出し動作は、正および負の両方の電圧を用いて実行される。
【００４９】
表1に、図5のセルVt分布方式を使用する従来のマルチレベルフラッシュメモリにおいて、読み出しおよびプログラム確認中、各セルの状態を区別するための選択されたワードラインおよび非選択のワードラインのバイアス条件を示す。表2に、本発明の態様による、消去電圧領域中の少なくとも2つの状態を有したプログラム可能なマルチレベルフラッシュメモリにおいて、プログラム確認および読み出し中の選択されたワードラインおよび非選択のワードラインのバイアス条件を示す。
【００５０】
【表１】
2010503944.tif 000003
【００５１】
表2に、消去電圧領域中の少なくとも2つの状態を有したプログラム可能なマルチレベルフラッシュセルのために使用されるプログラム確認および読み出し動作への例示のバイアス条件を示す。表2に示すように、負のセルVt(すなわち、セル状態0およびセル状態1)を有したセルのための読み出しおよびプログラム確認動作中、負電圧が選択されたワードラインに加えられる。表2中の電圧値が説明する目的だけのものであることに留意すべきである。言い換えると、表2中の電圧値は、プロセス技術およびセル特性に従って変えることができる。
【００５２】
【表２】
2010503944.tif 000004
【００５３】
少なくとも1つのプログラムされたセル状態のVtの消去電圧領域へのシフトによって、選択されたワードラインに加えられるプログラム確認電圧および読み出し電圧は、表2に示すように、従来のプログラム確認および読み出し動作とは異なる。通常、すべてのプログラム確認電圧および読み出し電圧は、正電圧値を用いて実現されている。しかし、ここに述べるマルチレベルフラッシュセルのための閾値電圧分布方式では、プログラム確認および読み出し動作のために正および負の両方の電圧が利用される。このために、ワードライン回路の実現に、以下に述べるような変化が生じることになる。
【００５４】
図9は、本発明の実施形態によるマルチレベルのフラッシュメモリデバイスのための例示の行制御ロジックのブロック図である。行制御ロジック100は、ブロックデコーダ102、行デコーダ回路108およびワードラインドライバ回路110を含む。行制御ロジック100を有したデバイスは、高電圧発生器104および負電圧発生器106を有し、それらは、図9に示されていない他の回路が使用することができる。1メモリブロック当たり1つのブロックデコーダ102が存在し、それは、ブロックアドレスBAを受信し、ワードラインドライバをイネーブルする。行デコーダ108は、すべてのメモリブロック間で共通に共用され、それは、行アドレスRA_b、およびさらに示されていない他の信号を受信し、一般に行信号と言われるソース選択信号SS、ワードライン信号S[0:n]およびグランド選択信号GSを生成する。プログラムされた状態の少なくとも1つは、消去電圧領域中に存在するので(たとえば、負の閾値電圧を用いて)、ブロックデコーダ102および行デコーダ回路108は、選択されたワードライン信号に加えられる1つまたは複数の負電圧を受け取ることになる。有効なブロックアドレスBAおよび行デコーダ信号に応じて、信号SSL、GSLおよびWL0〜WLnが、プログラム、プログラム確認および読み出し動作中、それらの求められる電圧レベルに設定される。例示の電圧が、プログラム確認および読み出し動作について表2に示してある。
【００５５】
図10は、図9のブロックデコーダ102とワードラインドライバ回路110の回路の細部を示す回路図である。ブロックデコーダ102は、1つのメモリブロックと関連付けられ、交差結合反転器ラッチ回路およびレベルシフタ回路を含む。ラッチ回路は、交差結合反転器200および202と、nチャネルリセットトランジスタ204と、nチャネルイネーブルトランジスタ206および208とを含む。ラッチ回路は、ラッチイネーブル信号LTCH_ENおよびブロックアドレスBAが高ロジックレベルにあるとき、イネーブルされる、またはセットされる。反転器200および202のラッチ回路は、信号RST_BDが高ロジックレベルにあるとき、リセットされる。レベルシフタ回路は、1対の交差結合pチャネルトランジスタ210および212を含み、それぞれは、それぞれのnチャネルステアリングトランジスタ214および216に接続される。トランジスタ210および212の共用端子は、高電圧Vhを受け取り、一方トランジスタ214および216の共用端子は、負電圧Vnを受け取る。ノードVhは、正電圧発生器104に接続され、一方ノードVnは、負電圧発生器106に接続される。ステアリングトランジスタ214および216は、それらのゲート端子が反転器200および反転器218の出力に接続され、反転器218の入力は、トランジスタ214のゲートに接続される。反転器200に供給される高電圧電源がVhより低く、一方反転器202に供給される低電圧電源がVnより高いことに留意されたい。レベルシフタ回路の出力(イネーブル信号)BD_outが、ワードラインドライバ110のnチャネルパストランジスタ220のすべてのゲート端子を駆動する。すべてのパストランジスタ220の基板端子がVnに接続される。各パストランジスタは、ソース選択(SS)、ワードライン(S0〜Sn)およびグランド選択(GS)の信号をメモリアレイに選択的に送ることができる。位置設定記号「n」は、任意のゼロでない整数とし、通常フラッシュセルストリング中の最大数のセルに対応することができる。ここで、ブロックデコーダ回路の一般的な動作を述べる。
【００５６】
たとえば、読み出し動作では、1つのメモリブロックが選択され、その間他のブロックは、選択されないままである。言い換えると、1つのメモリブロックがイネーブルされ、その間残されたメモリブロックは、ディスエーブルされる。メモリブロックをイネーブルするために、LTCH_ENおよびBAは、高ロジックレベルになり、それによって高電圧Vhを出力するようにレベルシフタ回路を設定する。したがって、ワードラインドライバ回路110のすべてのパストランジスタ220がオンになる。非選択のワードライン(非選択Si)は、Vread電圧にセットされることになり、一方選択されたワードライン(選択Si)は、所望の電圧にセットされることになる。所望の電圧は、現在の読み出し動作が、たとえばセル状態0とセル状態1を区別するように意図されている場合、-1.5ボルトとすることができる。ディスエーブルされたメモリブロックは、それらの対応するブロックデコーダ回路の出力が、低電圧Vn(たとえば-1.5ボルト)を出力するように設定される。したがって、非選択メモリブロック中のすべてのパストランジスタ220は、たとえSi信号の1つが、たとえば-1.5ボルトのVnである場合でも、オフになる。表3に、読み出し、プログラム、プログラム確認、消去および消去確認の動作のための例示のVhおよびVn電圧を示す。
【００５７】
【表３】
2010503944.tif 000005
【００５８】
図11は、図9の行デコーダ108の1つの行デコーダ回路を示す回路図である。図11に示す回路図は、機能を示すだけのものである。これは、様々な具体的な回路による実施があり得るからである。従来技術の行デコーダ回路では、プログラム電圧領域中の電圧だけが供給される。本発明の実施形態によれば、プログラム電圧領域(すなわち、正電圧)および消去電圧領域(すなわち、負電圧)の両方が、現在図に示す行デコーダ回路によって設けられる。図11に、1つの行信号Siを生成するための1つの回路を示す、ただしiは、0とnの間の整数値とすることができ、信号SSおよびGSを生成するための回路が同様に構成される。行デコーダ回路は、プログラム、プログラム確認、読み出し、消去および消去確認の動作中に使用される電圧のすべてを受け取るためのマルチプレクサ300を含む。これは、たとえば、プログラム確認電圧Vver、読み出し電圧Vread、パス電圧Vpassおよびプログラミング電圧Vpgmを含む。
【００５９】
マルチプレクサ300は、2ビット/セル構成の場合、Vref_rd1、Vref_rd2およびVref_rd3など、読み出しおよびプログラム確認動作に使用される異なる基準電圧をさらに受け取る。本実施形態では、Vref_rd1は、負の消去領域電圧であり、一方Vref_rd2およびVref_rd3は、正のプログラム領域電圧である。マルチプレクサ300に任意の数の電圧を供給することができ、次いでノードSnに選択的に送ることができる。電圧選択信号Vselectが、電圧のいずれか1つを送るために使用される。Vselectは、マルチビット信号になり、その数は、マルチプレクサ300が有するように構成される入力ポートの数に依存することを、当業者は理解されるはずである。行デコーダ回路は、たとえば使用されないとき、または電源オフ動作モード中に回路をディスエーブルするために、ノードSnとグランドの間に接続されたnチャネルディスエーブリングトランジスタ302を含む。
【００６０】
一般的な動作では、信号Snは、アドレスRA_bが低ロジックレベルにあるとき、特定のワードラインをイネーブルするために、選択されたアドレスに応じてイネーブルされる。RA_bは、デコードされた行アドレスまたは予めデコードされた行アドレスとすることができる。Vselectは、実行される動作に依存して、マルチプレクサ300が受け取った電圧の1つをSnノードに送るように設定される。図には示していないが、図9の電圧発生器104および106は、実行される動作に依存して適切な電圧レベルを供給するように制御される。表4に、選択された、および非選択のワードラインSiに対して読み出し動作中に行デコーダ回路によってワードラインに加えられる例示の電圧を示す、ただしiは、0とnの間の整数値である。表5に、選択された、および非選択のワードラインSiに対してプログラム確認動作中に行デコーダ回路によってワードラインに加えられる例示の電圧を示す、ただしiは、0とnの間の整数値である。
【００６１】
【表４】
2010503944.tif 000006
【００６２】
【表５】
2010503944.tif 000007
【００６３】
従来技術のプログラミング方式では、プログラムされるセル状態がプログラム電圧領域に限定される、すなわち正の閾値電圧を有する。現在開示している釣り合った閾値プログラミング方式では、少なくとも1つのプログラムされるセル状態が、消去電圧領域中に存在する。したがって、消去確認アルゴリズムが、消去されたメモリセルのすべてが適切な消去閾値電圧レベルを有していることを保証するために、使用される。図12は、本発明の実施形態による消去確認動作を実施するための方法を示すフローチャートである。プログラムされる状態が消去電圧領域中に存在することになるので、図12の方法によって、すべてのメモリセルは、それらの閾値電圧が、プログラムされた状態について指定された負の閾値電圧範囲内には位置しないように、十分に消去されていることが保証される。
【００６４】
図12の方法は、ステップ400で、メモリアレイの選択されたブロックを消去することから始まる。メモリセルのすべてを消去した後、ステップ402で、選択されたメモリブロックのビットラインのすべてをVDDなどの第1の電圧レベルまで事前充電する。次いで、ステップ404で、メモリブロックのワードラインのすべてに基準電圧を加える。メモリセルは、上記で図2に示したようなNANDセルストリングなどのNANDセルストリングとして構成されていると仮定する。基準電圧は、消去状態にはもっとも高い可能な消去閾値電圧より高いように選択し、かつ隣接したプログラム状態にはもっとも低い可能なプログラム閾値電圧より低いように選択する。一般に、消去領域電圧中であって、消去領域が0ボルトより低いような実施例での基準電圧は、負電圧レベルである。たとえば図7の例示の閾値電圧分布に関し、すべてのメモリセルが適切に消去されている場合、それらの閾値電圧は、-2.9と-2.1ボルトの間にあるはずである。ワードラインに加えられる基準電圧は、約-1.5ボルトになる。すべてのメモリセルが適切に消去されている場合、ワードライン0〜31上の-1.5ボルトのレベルは、トランジスタをオンにし、かつCSLまたはグランドまでビットラインを放電させるには十分である。しかし、NANDセルストリング中のセルのいずれか1つの閾値電圧が-1.5ボルトより高い場合、ビットラインは、グランドまで放電されないことになる。次いでステップ406で、ビットライン電圧を検出する。ステップ408で、ビットライン電圧が最初の事前充電電圧に等しいか、またはそうでないかを決定する。ビットライン電圧が同じである場合、方法は、ステップ400に戻って、セルを再消去し確認するプロセスを繰り返す。そうでない場合、すべてのメモリセルは、適切に消去されており、ステップ410で消去確認方法は、終了する。
【００６５】
すべてのメモリセルが成功裏に消去されたと確認した後、メモリセルへのデータのプログラミングを開始することができる。図13は、本発明の実施形態による、消去電圧領域中の1つのプログラムされる状態をプログラムする方法を示すフローチャートである。方法は、ステップ500で、消去電圧領域中のプログラムされる状態について、パルス毎にプログラムパルス数およびステップサイズなどのISPPパラメータを設定することから始まる。ステップ502で、選択されたフラッシュメモリセルに、消去電圧領域の閾値電圧をプログラムする。上記で言及したように、メモリセルの消去閾値電圧は、ISPP方式に従って所定数のプログラムパルスおよびステップサイズを使用して、所望の消去領域の閾値電圧レベルに事実上シフトされる。ステップ504で、プログラムされた状態が適切にプログラムされたことを保証するために、プログラム確認動作を実行する。より具体的には、プログラム確認は、適切な消去電圧領域の基準電圧を使用して、プログラムされた状態を確認する。本実施例では、プログラム確認の基準電圧は、負電圧レベルになる。プログラム確認動作のさらなる細部は、後で図14に示す。
【００６６】
ステップ506で、少なくとも1つのメモリセルがプログラム確認に失敗したかを決定する。少なくとも1つの失敗があると決定した場合、方法は、ステップ502に戻って、その少なくとも1つのメモリセルを再プログラムする。そうでない場合、すべてのメモリセルは、成功裏にプログラムされたと判断し、方法は、ステップ508に進み、残された状態について、次のプログラミングシーケンスを実行する。残された状態は、消去電圧領域の状態および/またはプログラム電圧領域の状態をさらに含むことができる。異なるISPPパラメータおよびプログラム確認の基準電圧以外、ステップ500〜506に示したのと同じシーケンスに従って、さらなる消去電圧領域の状態をプログラムする。
【００６７】
図14は、消去電圧領域中の状態をプログラムした後、プログラム確認動作を実施するための方法のフローチャートである。方法は、ステップ600で、たとえば正電圧レベルなどの第1の電圧レベルまでビットラインを事前充電することから始まる。ステップ602で、プログラムされたページに対応する選択されたワードラインを消去電圧領域の基準電圧まで駆動し、ステップ604で、非選択ワードラインを読み出し電圧まで駆動する。現在プログラムされた状態の所望の閾値電圧範囲より低いように、しかしより低い閾値電圧範囲を有した隣接した状態より高いように、消去電圧領域の基準電圧を選択する。図7の実施例では、確認されたプログラムされた状態がセル状態1である場合、Vref1-rdより高いように、消去電圧領域の基準電圧を選択する。読み出し電圧は、通常、図7の実施例でのVreadなど、プログラムされた閾値電圧がもっとも高いメモリセルをオンにするのに十分なプログラム電圧領域の電圧である。ステップ606で、ビットラインを検出し、ステップ608で、ビットラインの電圧が変化したかどうか、すなわちNANDセルストリングを通って放電されたかどうかを決定する。ビットライン電圧に変化があった場合、現在のプログラムされた状態の閾値電圧が低すぎ、電流を伝導する。それゆえ、メモリセル(1つまたは複数)が失敗したと見なされ、方法は、ステップ610に進んで、失敗したセル(1つまたは複数)に対してプログラミングを繰り返す。そうでない場合、プログラム確認方法は、すべてのセルが、現在のプログラムされた状態について確認に合格したので、ステップ612で終了する。
【００６８】
データをプログラムし確認した後、メモリアレイからデータを読み出すことができる。1つのマルチレベル検出方式では、4つの可能なロジック状態の1つを表す、2ビットのラッチをたとえば1、1などの初期状態にセットする。読み出しは、繰り返し毎にVre1-rd、Vre2-rdおよびVre3-rdを加えてセルを繰り返し読み出すことによって達成される。選択されたメモリセルの閾値電圧が、その繰り返しで加えられた基準電圧より低いと決定された場合、そのときは、いずれのビット状態も変化していない、または切り替わっていない。選択されたメモリセルの閾値電圧が、その繰り返しで加えられた基準電圧より高いと決定された場合、そのときは、1つのビット状態が変化した、または切り替わっている。切り替えられる特定のビットは、実行される特定の読み出し繰り返しに依存する。これによって、閾値電圧がもっとも低い(すなわち、消去された状態)ビット状態が、その後の繰り返し毎でも変化しないままになることが保証される。それゆえ、2ビットのマルチレベルメモリセルの場合、3回の読み出し繰り返しが、メモリセルの2ビットの状態を決定するために必要である。
【００６９】
図15は、消去電圧領域中の1つのセル状態を読み出すための方法のフローチャートである。方法は、ステップ700で、たとえば正電圧レベルなどの第1の電圧レベルまでビットラインを事前充電することから始まる。ステップ702で、消去電圧領域の基準電圧に選択されたワードラインを駆動し、一方ステップ704で、読み出し電圧まで残された非選択ワードラインを駆動する。現在述べている実施例では、消去電圧領域の基準電圧は、現在プログラムされた状態の所望の閾値電圧範囲より低いが、閾値電圧範囲がそれより低い隣接した状態より高いように、選択する。図8の実施例では、読み出されるプログラム状態がセル状態1である場合、消去電圧領域の基準電圧は、Vref1-rdになるように選択する。読み出し電圧は、通常、図8の実施例のVreadなどのプログラムされた閾値電圧がもっとも高いメモリセルをオンするのに十分なプログラム電圧領域の電圧である。ステップ706で、ビットラインを検出して、セルの閾値電圧がVref1-rdより高いか低いかを決定し、そしてビットの状態を更新する。ステップ708で、残された状態を検出して、メモリセルについて読み出し動作を完了する。残された状態は、さらなる消去電圧領域の状態およびプログラム電圧領域の状態とすることができる。言い換えると、読み出しプロセスは、検出される状態に応じて更新されたパラメータを用いて、すなわちステップ700でVref2-rdに基準電圧をセットして繰り返されることになる。一度、フラッシュメモリセル中に格納される可能な状態のすべてが検出された後、ステップ710で、メモリセル中に格納された閾値レベルに対応したマルチビットのロジック状態が、読み出しパス回路を通して出力される。
【００７０】
したがって、本発明の実施形態によって上記に述べたように消去電圧領域中の少なくとも1つの状態をプログラムすることによって、マルチレベルフラッシュメモリデバイスの信頼性または耐久性が、従来技術のマルチレベルフラッシュメモリデバイスに比べて、最大にされる。これは、セル状態毎のVtウィンドウが最小にされ、一方セル状態間のVt距離が最大にされるからである。あるいは、セル状態毎のVtウィンドウは、緩和させることができ、それによってISPPプログラミング速度が、従来技術のマルチレベルフラッシュメモリデバイスに比べて増加される。これは、ステップサイズが増加され、ステップ数が減少されるからである。VtウィンドウおよびVt距離の最適化が、マルチレベルフラッシュメモリデバイスの具体的な応用に適合されることを、当業者は理解することができる。
【００７１】
本発明の上記に述べた実施形態は、例だけであることを意図している。変形形態、修正形態および変更形態は、本発明の範囲を逸脱せずに当業者が具体的な実施形態に対して実施することができ、本発明の範囲は、本明細書に添付された特許請求の範囲によってのみ規定される。
【００７２】
たとえば、消去電圧領域は、0ボルトより低い電圧であるとして例示の実施形態で述べられており、一方プログラム電圧領域は、0ボルトより高い電圧を含む。代替の実施形態では、閾値電圧分布方式は、消去電圧領域が0ボルトより高い電圧を含み、一方プログラム電圧領域が0ボルトより低い電圧を含むように、反転させることができる。
【００７３】
先の記述では、説明する目的で、本発明の実施形態の完全な理解をもたらすために、多くの細部が述べられている。しかし、これらの具体的な細部が、本発明を実施するためには必要でないことが、当業者に明らかになる。他の例では、本発明を分かりにくくしないように、よく知られた電気的構造および回路が、ブロック図の形で示されている。たとえば、ここに述べられた本発明の実施形態が、ソフトウェアルーチン、ハードウェア回路、ファームウェアまたはそれらの組合せとして実現されるかどうかに関して、具体的な細部を提示していない。
【００７４】
本発明の実施形態は、機械可読媒体(コンピュータ可読媒体、プロセッサ可読媒体、またはコンピュータ可読プログラムコードがその中に実装されたコンピュータ使用可能媒体としても言われる)中に格納されたソフトウェア製品として表すことができる。機械可読媒体は、ディスケット、コンパクトディスクリードオンリーメモリ(CD-ROM)、メモリデバイス(揮発性または不揮発性)または同様な記憶機構を含む、磁気的、光学的または電気的な記憶媒体を含む、すべての適切な実体のある媒体とすることができる。機械可読媒体は、様々なセットのインストラクション、コードシーケンス、構成情報または他のデータを収納することができ、それらは、実行されたとき、本発明の実施形態による方法の中のステップをプロセッサに実施させる。説明した発明を実施するために必要な他のインストラクションおよびオペレーションを機械可読媒体上に格納することもできることを、当業者は理解することができる。機械可読媒体からのソフトウェアの実行によって、回路と連動して説明された仕事を実施することができる。
【００７５】
上記に述べた本発明の実施形態は、例だけであることを意図している。変形形態、修正形態および変更形態は、本発明の範囲を逸脱せずに当業者が具体的な実施形態に対して実施することができ、本発明の範囲は、本明細書に添付された特許請求の範囲によってのみ規定される。
【符号の説明】
【００７６】
10  フラッシュメモリ
50  メモリセル
52  ストリング選択トランジスタ
54  ビットライン
56  グランド選択トランジスタ
58  共通ソースライン(CSL)
60  制御ゲート
61  酸化物絶縁体
62  フローティングゲート
64  ソース
66  ドレイン
68  基板
70  制御ゲート
74  ソース
76  ドレイン
78  基板
100  行制御ロジック
102  ブロックデコーダ
104  高電圧発生器、正電圧発生器
106  負電圧発生器
108  行デコーダ回路
110  ワードラインドライバ回路
200、202  交差結合反転器
204  nチャネルリセットトランジスタ
206、208  nチャネルイネーブルトランジスタ
210、212  1対の交差結合pチャネルトランジスタ
214、216  nチャネルステアリングトランジスタ
218  反転器
220  nチャネルパストランジスタ
300  マルチプレクサ
VL0〜VL7  下限値
VU0〜VU7  上限値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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