(57)【要約】ダブルデータレート（ＤＤＲ）シリアルエンコーダが提供される。ある面において、ＤＤＲシリアルエンコーダは、非グリッチレスなマルチプレクサとグリッチ無しのエンコーダ出力を確実にするためのデジタルロジックとを備える。非グリッチレスなマルチプレクサを用いることで、エンコーダのサイズ及び複雑さは有意に低減される。別の面において、ＤＤＲシリアルエンコーダは、最後のレジスタステージとエンコーダ出力との間に単一の論理層を備えることによって、低減された出力スキュー及び増加されたリンクレートという結果をもたらす。
2010500822.tif 000002
【特許請求の範囲】
【請求項１】
シリアルエンコーダであって、
複数のデータ入力と、複数の選択入力と、出力とを有するマルチプレクサと、
前記マルチプレクサの前記データ入力に結合される複数のデータ入力フリップフロップと、
前記マルチプレクサの前記選択入力に結合される複数の選択入力フリップフロップと、
前記マルチプレクサの前記出力に結合され、前記シリアルエンコーダの出力を供給する同期回路であって、前記同期回路は前記マルチプレクサの前記出力から如何なる出力グリッチも実質的に除去する、同期回路と、
を備える、シリアルエンコーダ。
【請求項２】
前記マルチプレクサは、８つのデータ入力と３つの選択入力とを備える、請求項１記載のエンコーダ。
【請求項３】
前記マルチプレクサは、非グリッチレスなマルチプレクサである、請求項１記載のエンコーダ。
【請求項４】
前記データ入力フリップフロップ及び前記選択入力フリップフロップは、Ｄフリップフロップである、請求項１記載のエンコーダ。
【請求項５】
前記マルチプレクサの前記選択入力は、クロック信号に従ったカウンタによって供給される、請求項１記載のエンコーダ。
【請求項６】
前記マルチプレクサは前記クロック信号のエッジごとにビットを出力する、請求項５記載のエンコーダ。
【請求項７】
前記同期回路は最後のデータレジスタステージを備える、請求項１記載のエンコーダ。
【請求項８】
前記最後のデータレジスタステージはクロック駆動される、請求項７記載のエンコーダ。
【請求項９】
前記最後のデータレジスタは、単一の論理層によって前記シリアルエンコーダの前記出力から分けられ、それによって前記エンコーダの低出力スキューという結果をもたらす、請求項７記載のエンコーダ。
【請求項１０】
前記シリアルエンコーダの前記出力は、前記同期回路の前記最後のデータレジスタステージからの２つの信号によってのみ判定され、それによって、前記エンコーダの低出力スキューという結果をもたらす、請求項７記載のエンコーダ。
【請求項１１】
前記エンコーダはパラレルなデータ入力を受け取り、前記データ入力をシリアルな通信リンクにシリアルに出力する、請求項１記載のエンコーダ。
【請求項１２】
前記シリアルな通信リンクは、モバイルディスプレイデジタルインタフェース（ＭＤＤＩ）リンクである、請求項１１記載のエンコーダ。
【請求項１３】
前記同期回路は、任意のデュアルエッジのフリップフロップを用いて実装される、請求項１記載のエンコーダ。
【請求項１４】
複数のデータ入力ビットを格納する手段と、
複数の選択入力ビットを格納する手段と、
前記複数のデータ入力ビットを、前記複数の選択入力ビットによって生成される入力選択シーケンスに従ってシリアルに出力する手段と、
前記シリアルに出力する手段の出力からグリッチを除去し、それによってグリッチレスなシリアルエンコーダ出力を生成する、グリッチを除去する手段と
を備える、シリアルエンコーダ。
【請求項１５】
前記グリッチを除去する手段は同期回路を備える、請求項１４記載のシリアルエンコーダ。
【請求項１６】
前記シリアルに出力する手段は、クロック信号のエッジごとにビットを出力し、それによって前記シリアルエンコーダをダブルデータレートエンコーダとする、請求項１４記載のシリアルエンコーダ。
【請求項１７】
前記グリッチを除去する手段はクロック駆動のレジスタステージを備える、請求項１４記載のシリアルエンコーダ。
【請求項１８】
前記レジスタステージは単一の論理層によって前記シリアルエンコーダ出力から分けられ、それによって前記エンコーダの低出力スキューという結果をもたらす、請求項１７記載のシリアルエンコーダ。
【請求項１９】
前記シリアルエンコーダ出力は、前記レジスタステージからの２つの信号によってのみ判定され、それによって前記エンコーダの低出力スキューという結果をもたらす、請求項１７記載のシリアルエンコーダ。
【請求項２０】
前記エンコーダはパラレルなデータ入力を受け取り、前記データ入力をシリアルな通信リンクにシリアルに出力する、請求項１４記載のシリアルエンコーダ。
【請求項２１】
前記シリアルな通信リンクは、モバイルディスプレイデジタルインタフェース（ＭＤＤＩ）リンクである、請求項２０記載のシリアルエンコーダ。
【請求項２２】
前記グリッチを除去する手段はデュアルエッジのフリップフロップを備える、請求項１４記載のシリアルエンコーダ。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
本願は、本願の譲受人に譲渡され、その全体が参照することによって本明細書に明白に組み込まれる、２００４年１１月２４日に出願され、”MDDI Host Core Design（MDDIホストコアデザイン）”と題された米国仮出願第６０／６３０，８５３号、２００４年１１月３０日に出願され、”Mobile Display Digital Interface Host Camera Interface Device（モバイルディスプレイデジタルインタフェースホストカメラインタフェース装置）”と題された米国仮出願第６０／６３１，５４９号、２００４年１２月２日に出願され、”Camera MDDI Host Device（カメラMDDIホストデバイス）”と題された米国仮出願第６０／６３２，８２５号、２００４年１２月２日に出願され、”MDDI Overview（MDDIの概要）”と題された米国仮出願第６０／６３３，０７１号、２００４年１２月２日に出願され、”MDDI Host Core Pad Design（MDDIホストコアパッド設計）”と題された米国仮出願第６０／６３３，０８４号、及び２００４年１２月２日に出願され、”Implementation of the MDDI Host Controller（MDDIホストコントローラの導入）”と題された米国仮出願第６０／６３２，８５２号の優先権を主張する、２００５年１１月２３日に出願され、”Double Data Rate Serial Encoder（ダブルデータレートシリアルエンコーダ）”と題された米国出願第１１／２８５，３９７号の優先権を主張する。
【０００２】
本願はまた、２００４年７月６日に発行され、”Generating and Implementing a Communication Protocol and Interface for High Speed Data Transfer（高速データ転送のための通信プロトコル及びインタフェースの生成及び導入）”と題された、同一出願人による米国特許第６，７６０，７７２号Ｂ２にも関連し、その開示は参照することによって本明細書に組み込まれる。
【技術分野】
【０００３】
本発明は一般に、高データレートシリアル通信リンクのためのシリアルエンコーダに関する。特に、本発明は、モバイルディスプレイデジタルインタフェース（ＭＤＤＩ）リンクのためのダブルデータレートシリアルエンコーダに関する。
【背景】
【０００４】
相互接続の技法の分野において、データレートを増加させることに対する需要、特にビデオプレゼンテーションに関連するものは、成長し続けている。
【０００５】
モバイルディスプレイデジタルインタフェース（ＭＤＤＩ）は、費用効果的で、低消費電力で、ホストとクライアントとの間の短距離の通信リンクでの超高速なデータ転送を可能にする転送メカニズムである。ＭＤＤＩは、最小でたった４本の配線と、最大で３．２ギガビット／秒の帯域幅を実現する双方向のデータ転送のための電力を必要とする。
【０００６】
一つの適用において、ＭＤＤＩは、デジタルベースバンドコントローラとＬＣＤディスプレイ及び／又はカメラとの相互接続のためのハンドセットのヒンジに走る配線の数を有意に削減することによって、折り畳み式（clamshell）携帯電話における消費電力を低減し、信頼性を増加させる。この配線の削減はまた、ハンドセットの製造者が、折り畳み式のハンドセットの設計又はスライド式のハンドセットの設計を簡略化することで、開発コストを低減することを可能にする。
【０００７】
ＭＤＤＩはシリアル転送プロトコルであり、そのため、ＭＤＤＩリンクで送信と並行して受信されるデータはシリアル化される（serialized）必要がある。２００５年１１月２３日に出願され、”Double Data Rate Serial Encoder（ダブルデータレートシリアルエンコーダ）”と題された米国特許出願第１１／２８５，３９７号は、グリッチレスな（glitchless）出力を有するＭＤＤＩダブルデータレート（ＤＤＲ）シリアルエンコーダを記載している。グリッチレスな出力シリアルエンコーダは、グレイコード（Gray code）入力選択シーケンスの先験的な知識を用いて設計された、グリッチレスなマルチプレクサの恩恵を受ける。この入力選択シーケンスの先験的な知識は、マルチプレクサのサイズの削減、またその結果、ＤＤＲシリアルエンコーダのサイズの削減を可能にする。
【０００８】
しかしながら、米国特許出願第１１／２８５，３９７号に記載されたＤＤＲシリアルエンコーダの設計に対しては、幾つかの面で改良を行うことができる。ある面において、米国特許出願第１１／２８５，３９７号に記載されたＤＤＲシリアルエンコーダで用いられるグリッチレスなマルチプレクサは、非グリッチレスな（non-glitchless）マルチプレクサよりもサイズの面では依然として大きいことが注目される。別の面において、最後のレジスタステージとエンコーダ出力との間の論理層の数、より大きな出力スキュー及びより低いリンクレートに寄与する要因は、有意に低減することができる。
【０００９】
従って、必要とされているのは、削減されたサイズ、複雑さ、及び出力スキューを有する、ＭＤＤＩのＤＤＲシリアルエンコーダである。
【発明の概要】
【００１０】
ダブルデータレート（ＤＤＲ）シリアルエンコーダが本明細書に提供される。
【００１１】
ある面において、ＤＤＲシリアルエンコーダは、非グリッチレスなマルチプレクサとグリッチがない（glitch-free）エンコーダ出力を確実にするデジタルロジックとを備える。非グリッチレスなマルチプレクサを用いることで、エンコーダのサイズ及び複雑さは有意に低減される。
【００１２】
別の面において、ＤＤＲシリアルエンコーダは、最後のレジスタステージとエンコーダ出力との間に単一の論理層と、最後のレジスタステージからエンコーダ出力への削減された数のパスとを有することで、削減された出力スキューと増加されたリンクレートという結果をもたらす。最後のレジスタステージからエンコーダ出力への削減されたパスの数はまた、出力スキュー分析を簡略化する。
【００１３】
本願発明の種々の実施形態の動作及び構成のみならず、本発明の更なる実施形態、特徴、及び利点は、添付の図面を参照しつつ、以下に詳細に記載される。
【図面の簡単な説明】
【００１４】
【図１】図１は、モバイルディスプレイデジタルインタフェース（ＭＤＤＩ）インタフェースを用いる環境例を例証するブロック図である。
【図２】図２は、図１の例の実施形態に係るＭＤＤＩリンク相互接続を例証するブロック図である。
【図３】図３は、ＭＤＤＩシリアルエンコーダを例証する回路図である。
【図４Ａ】図４Ａは、信号スキューの例を例証する。
【図４Ｂ】図４Ｂは、信号スキューの例を例証する。
【図５】図５は、本発明の一実施形態に係るＭＤＤＩシリアルエンコーダを例証するブロック図である。
【図６】図６は、本発明の別の実施形態に係るＭＤＤＩシリアルエンコーダを例証する回路図である。
【図７】図７は、図６のＭＤＤＩシリアルエンコーダの信号に関連する例示のタイミング図である。
【図８】図８は、本発明の更なる実施形態に係るＭＤＤＩシリアルエンコーダを例証する回路図である。
【図９】図９は、図８のＭＤＤＩシリアルエンコーダの信号に関連する例示のタイミング図である。
【詳細な説明】
【００１５】
添付された図面は、該図面は本願に組み込まれ且つ本明細書の一部を形成するが、本発明を例証し、また、記載と共に、本発明の原理を説明し、関連技術の当業者が本発明を作成及び使用することを可能にすべく、更なる役割を果たす。
【００１６】
本発明は、添付の図面を参照しつつ記載される。エレメントが最初に現れる図面は、通常、対応する参照符号における最も左の数字によって示される。
【００１７】
本明細書は、本発明の特徴を組み込んだ、一つ又は複数の実施形態を開示する。開示される実施形態は本発明を例証するにすぎない。本発明の範囲は、開示される実施形態に限定されない。本発明は添付の特許請求の範囲によって定義される。
【００１８】
記載される実施形態、及び明細書中における「一つの実施形態」、「ある実施形態」、「例示の実施形態」等の言及は、記載される実施形態が特定の特徴、構成、又は特性を備え得ることを示すが、必ずしも全ての実施形態が該特定の特徴、構成、又は特性を備えないことがある。更に、そのような言い回しは、必ずしも同一の実施形態に言及するものではない。また、特定の特徴、構成、又は特性が、ある実施形態に関連して記載されるとき、それは明示的に記載されるか否かに関わらず他の実施形態に関連するそのような特徴、構成、又は特性を成し遂げるための当業者の知識の範囲内であることを提起する。
【００１９】
本発明の実施形態は、ハードウェア、ファームウェア、ソフトウェア、又はこれらの任意の組み合わせによって実施され得る。本発明の実施形態はまた、機械読み取り可能な媒体に格納される命令としても実施され得るが、これは一つ又は複数のプロセッサによって読み出され、実行され得る。機械読み取り可能な媒体は、機械（例えば、コンピューティングデバイス）によって読み取り可能な形式で情報を格納及び送信するための任意のメカニズムを備え得る。例えば、機械読み取り可能な媒体は、読み出し専用メモリ（ＲＯＭ）；ランダムアクセスメモリ（ＲＡＭ）；磁気ディスク記憶媒体；光学記憶媒体；フラッシュメモリデバイス；電気的、光学的、音響の及び他の形式の伝達信号（例えば、搬送波、赤外線信号、デジタル信号等）、及びその他を含み得る。更に、ファームウェア、ソフトウェア、ルーチン、命令は、本明細書において特定の動作を実行するものとして記載され得る。しかしながら、そのような記載は便宜上にすぎないこと、また、そのような動作は、実際には、コンピューティングデバイス、プロセッサ、コントローラ、又はファームウェア、ソフトウェア、ルーチン、命令等を実行する他のデバイスに起因することが認識されるべきである。
【００２０】
モバイルディスプレイデジタルインタフェース（ＭＤＤＩ）  
モバイルディスプレイデジタルインタフェース（ＭＤＤＩ）は、ホストとクライアントとの間の短距離の通信リンクを介した超高速なシリアルデータ転送を可能にする、費用効果的で、低消費電力の転送メカニズムである。
【００２１】
以下において、ＭＤＤＩの例は、携帯電話の上部側のクラムシェル（clamshell）に含まれるカメラモジュールに関して提示されるであろう。しかしながら、カメラモジュールと機能上同等の特徴を有する任意のモジュールは、本発明の種々の実施形態において容易に置換及び使用され得ることは、当業者には明白であろう。
【００２２】
更に、本発明の実施形態によれば、ＭＤＤＩホストは、本発明を用いることから利益を得られる、幾つかのタイプのデバイスのうちの一つを備え得る。例えば、ホストは、ハンドヘルド型、ラップトップ型、又は類似のモバイルコンピューティングデバイスの形態の、携帯可能なコンピュータであり得る。それはまた、パーソナルデジタルアシスタント（ＰＤＡ）、ページングデバイス、又は多くの無線電話若しくはモデムのうちの一つであってもよい。あるいは、ホストは、ポータブルＤＶＤ若しくはＣＤプレーヤ、又はゲーム装置といった、携帯可能なエンターテインメントデバイス又はプレゼンテーションデバイスであってもよい。更に、ホストは、クライアントとの高速の通信リンクが望まれる、種々の他の広く用いられている又は商品化が予定されている製品の制御エレメント又はホストデバイスとして存在することができる。例えば、ホストは、ビデオ録画装置からストレージベースのクライアントへ改良された応答のために、又は高解像度のより大きな画面へプレゼンテーションのために、データを高レートで転送するのに用い得る。他の家庭用装置へのBluetooth（登録商標）接続及び／又はコンピューティングシステム、又は搭載された在庫リストを組み込んだ冷蔵庫といった電気製品は、インターネット又はBluetooth（登録商標）接続モードでの動作時に、改良されたディスプレイ能力を有したり、電子計算機又は制御システム（ホスト）がキャビネットのどこかに存在する状態で、戸口の（in-the-door）ディスプレイ（クライアント）及びキーバッド又はスキャナ（クライアント）の配線のニーズを削減したりし得る。一般的に、当業者は、新たに追加された又は既存のコネクタ又はケーブルで利用可能な、限られた数の導体を利用する情報のより高いデータレート転送を有するより旧式のデバイスに追加導入する能力のみならず、このインタフェースの使用から恩恵を受け得る多種多様な現代の電子デバイス及び電気製品を認識するであろう。同時に、ＭＤＤＩのクライアントは、エンドユーザに情報を提示するのに、又は、ユーザからホストに情報を提示するのに有用な様々なデバイスを備え得る。例えば、ゴーグル又はメガネに組み込まれたマイクロディスプレイ、帽子又はヘルメットに備え付けたプロジェクション装置、窓若しくはフロントガラスといった、車両に組み込まれた小さな画面更にはホログラフィックエレメント、又は、高品質な音声や音楽を表現する種々のスピーカ、ヘッドホン、若しくは音声システムである。他のプレゼンテーション装置は、会議、映画及びテレビ画像の情報を提示する、プロジェクション装置又はプロジェクタを備える。他の例は、ユーザからの音又はタッチ以外には殆ど実際の「入力」がないデバイス又はシステムユーザから有意な量の情報を転送するために要求され得る、タッチパッド又は高感度の装置、音声認識入力装置、セキュリティスキャナその他の使用を含む。また、コンピュータ用のドッキングステーション及びカーキット（car kits）又はデスクトップキット及び携帯電話のホルダは、エンドユーザ又は他の装置及び機器に対するインタフェース装置として動作し、高速のネットワークを含むときには特に、データの転送を支援するためのホスト又はクライ��ント（マウスといった出力若しくは入力装置）を採用し得る。しかしながら、当業者は、本発明がこれらの装置には限定されず、格納及び転送の観点から、又は再生時の提示の観点から、エンドユーザに高品質な画像及び音声を提供することを意図され、使用のために提案される、多くの他の装置が市場に存在していることを容易に認識するであろう。本発明は、所望のユーザ体験を実現するために必要とされる高データレートに適応する種々のエレメント又は装置間でのデータスループットを増加させるのに有用である。
【００２３】
図１は、ＭＤＤＩインタフェースを用いる例示の環境を例証するブロック図である。図１の例において、ＭＤＤＩは、クラムシェル型の電話１００のヒンジを介してモジュールを相互接続するのに用いられる。ここで、本発明の一部の実施形態は、クラムシェル型の電話のＭＤＤＩ相互接続といった、特定の例に照らして記載される一方で、これは例示の目的のためのみになされ、本発明のそのような実施形態に限定すべく用いられるべきではないことに留意されたい。本明細書の教示に基づいて当業者によって理解されるように、本発明の実施形態は、ＭＤＤＩ相互接続を有することから恩恵を受け得る任意の装置を備える他の装置において使用され得る。
【００２４】
図１を参照するに、クラムシェル型の電話１００の下部側のクラムシェル部１０２は、モバイルステーションモデム（ＭＳＭ）ベースバンドチップ１０４を備える。ＭＳＭ１０４はデジタルベースバンドコントローラである。クラムシェル型の電話１００の上部側のクラムシェル部１１４は、液晶ディスプレイ（ＬＣＤ）モジュール１１６とカメラモジュール１１８とを備える。
【００２５】
更に図１を参照するに、ＭＤＤＩリンク１１０は、カメラモジュール１１８をＭＳＭ１０４に接続する。通常、ＭＤＤＩリンクコントローラは、カメラモジュール１１８とＭＳＭ１０４の各々に統合されている。図１の例では、ＭＤＤＩホスト１２２はカメラモジュール１１２に統合される一方で、ＭＤＤＩクライアント１０６はＭＤＤＩリンク１１０のＭＳＭ側に存在する。通常、ＭＤＤＩホストは、ＭＤＤＩリンクのマスタコントローラである。図１の例において、カメラモジュール１１８からのピクセルデータは、ＭＤＤＩリンク１１０に送られる前に、ＭＤＤＩホスト１２２によって受け取られ、ＭＤＤＩパケットにフォーマットされる。ＭＤＤＩクライアント１０６は、ＭＤＤＩパケットを受け取り、それらをカメラモジュール１１８によって生成されたのと同じフォーマットのピクセルデータに再変換する。次いで、ピクセルデータは処理のためにＭＳＭ１０４の適当なブロックに送られる。
【００２６】
更に図１を参照するに、ＭＤＤＩリンク１１２は、ＬＣＤモジュール１１６をＭＳＭ１０４に接続する。図１の例において、ＭＤＤＩリンク１１２は、ＭＳＭ１０４に統合された、ＭＤＤＩホスト１０８と、ＬＣＤモジュール１１６に統合されたＭＤＤＩクライアント１２０とを相互接続する。図１の例において、ＭＳＭ１０４のグラフィックスコントローラによって生成されたディスプレイデータは、ＭＤＤＩリンク１１２に送られる前に、ＭＤＤＩホスト１０８によって受け取られ、ＭＤＤＩパケットにフォーマットされる。ＭＤＤＩクライアント１２０は、ＭＤＤＩパケットを受け取り、それらをＬＣＤモジュール１１６による使用のためにディスプレイデータに再変換する。
【００２７】
図２は、図１の例に係るＭＤＤＩリンク相互接続１１０を例証するブロック図である。上述したように、ＭＤＤＩリンク１１０の機能のうちの一つは、カメラモジュール１１８からのピクセルデータをＭＳＭ１０４に転送することである。従って、図２の実施形態において、フレームインタフェース２０６は、カメラモジュール１１８をＭＤＤＩホスト１２２に接続する。フレームインタフェース２０６は、カメラモジュール１１８からのピクセルデータをＭＤＤＩホスト１２２に転送する役割を果たす。
【００２８】
通常、カメラモジュール１１８は、カメラからパラレルインタフェースを介してピクセルデータを受け取り、当該ピクセルデータを格納し、次いで、それをＭＤＤＩホスト１２２に、当該ホストが準備できたときに転送する。ＭＤＤＩホスト１２２は、受け取ったピクセルデータをＭＤＤＩパケットにカプセル化する（encapsulates）。しかしながら、ＭＤＤＩホスト１２２がピクセルデータをＭＤＤＩリンク１１０に送信できるようにするためには、ＭＤＤＩパケットのシリアル化（serialization）が必要である。
【００２９】
図２の実施形態において、シリアライザモジュール（serializer module）２０２は、ＭＤＤＩホスト１２２内に統合されているが、ＭＤＤＩパケットをＭＤＤＩリンク１１０に直列的にシフトアウトする役割を果たす。ＭＤＤＩリンク１１０のＭＳＭ側において、デシリアライザモジュール（de-serializer module）２０４は、ＭＤＤＩクライアント１０６内に統合されているが、ＭＤＤＩリンク１１０を介して受け取ったシリアルデータからＭＤＤＩパケットを再構成する。ＭＤＤＩクライアント１０６は次いで、ＭＤＤＩカプセル化（encapsulation）を除去し、パラレルピクセルデータをフレームインタフェース２０８を介してＭＳＭ１０４の適当なブロックに転送する。
【００３０】
ＭＤＤＩシリアルエンコーダ  
図３は、ＭＤＤＩシリアルエンコーダ３００を例証する回路図である。ＭＤＤＩシリアルエンコーダ３００は、２００５年１１月２３日に出願され、”Double Data Rate Serial Encoder（ダブルデータレートシリアルエンコーダ）”と題された米国特許出願第１１／２８５，３９７号に、より詳細に記載されている。シリアルエンコーダ３００は、フリップフロップ３２０及び３２２を用いて図示される、最後のデータレジスタステージと、フリップフロップ３１４、３１６、及び３１８を用いて図示される、選択入力レジスタステージと、グリッチレスなマルチプレクサ回路３２４とを備える。
【００３１】
最後のデータレジスタステージのフリップフロップ３２０及び３２２は、それぞれデータ入力信号３０８及び３１０を受け取る。一実施形態において、データ入力信号３０８及び３１０は、各々４ビットである。従って、フリップフロップ３２０及び３２２は、各々４ビットのフリップフロップである。他の実施形態において、フリップフロップ３２０及び３２２は、４個の２ビットのフリップフロップ、又は８個の１ビットのフリップフロップに置換されてもよい。図３に示されるように、フリップフロップ３２０及び３２２はＤフリップフロップであるが、本明細書の教示に基づいて当業者に理解されるように、他のタイプのフリップフロップ又はレジスタが用いられてもよい。フリップフロップ３２０及び３２２は、クロック信号３１２によって制御され、それらの出力をクロック信号３１２の立ち上がりエッジごとに更新する。
【００３２】
選択入力レジスタステージフリップフロップ３１４、３１６、及び３１８は、それぞれ選択入力信号ｓｅｌ（２）３０２、ｓｅｌ（１）３０４、及びｓｅｌ（０）３０６を受け取る。選択入力信号３０２、３０４、及び３０６は、通常、カウンタによって供給され、マルチプレクサ回路３２４の入力を選択するために用いられる。一実施形態において、選択信号３０２、３０４、及び３０６は、グレイコード系列（Gray code sequence）に従って生成されるが、これはマルチプレクサ回路３２４によって先験的に知られており、これによってグリッチレスなマルチプレクサ出力が可能となる。フリップフロップ３１４、３１６、及び３１８はＤフリップフロップであるが、本明細書の教示に基づいて当業者に理解されるように、他のタイプのフリップフロップが用いられてもよい。フリップフロップ３１４、３１６、及び３１８はまた、クロック信号３１２によって制御されるが、フリップフロップ３１８はその出力をクロック信号３１２の立ち上がりエッジで更新し、フリップフロップ３１４及び３１６はこれらの出力をクロック信号３１２の立下りエッジで更新する。
【００３３】
マルチプレクサ回路３２４は、最後のデータレジスタステージからデータ入力信号を、選択入力レジスタステージから入力選択信号を受け取り、シリアルエンコーダ３００の出力３３４を生成する。マルチプレクサ回路３２４は、グリッチレスなエンコーダ出力を、グレイコード入力選択シーケンスの先験的な知識（a priori knowledge）を用いて生成する。マルチプレクサ回路３２４は、最後のデータレジスタステージ（フリップフロップ３２０及び３２２）と選択入力レジスタステージ（フリップフロップ３１８、３２０、及び３２２）をエンコーダ出力３３４から分ける４つの論理層３２６、３２８、３３０、及び３３２とを備える。論理層３２６は、選択入力レジスタステージからエンコーダ出力までの特定のパスにインバータ回路を備える。論理層３２６は、論理層３２８に相互接続（interconnect）を介して結合されるが、これは複数のＡＮＤゲートを備える。同様に、論理層３２８は、論理層３３０に相互接続を介して結合される。論理層３３０は、複数のＯＲゲートを備えるが、これは論理層３３２に入力を供給する。論理層３３２は、シリアルエンコーダの出力３３４を供給するＯＲゲートを備える。
【００３４】
マルチプレクサ回路３２４の４つの論理層３２６、３２８、３３０、及び３３２は、組み合わせ論理に基づいており、クロック信号によって駆動されるのではないことに留意されたい。従って、最後のデータレジスタステージ及び／又は選択入力レジスタステージからエンコーダ出力までの異なるパス上の信号伝播遅延は異なり得る。更に、信号伝播遅延は、エンコーダ回路における温度及び／又は処理の変化に応じて変化し得るので、これらをモニタ及び／又は補正する（compensate）ことが困難になる。
【００３５】
通常、エンコーダ出力へのパス上で異なる信号伝播遅延を有することは、「出力スキュー（output skew）として知られる結果を招き、実際のエンコーダ出力が所望の名目上の出力に関連して変形されたり、歪められたりする。出力スキューはまた、エンコーダ出力に寄与する単独の信号の歪みからも生じ得る。
【００３６】
図４Ａ−図４Ｂは、信号スキューの例を例証する。図４Ａは、例示の信号４００におけるスキューを例証し、立下りエッジ及び／又は立ち上がりエッジが、これらが理想的に発生すべきときよりも早く又は遅く生じ得る。図４Ｂは、２つの信号出力１及び出力２の間のスキューを例証する。出力１及び出力２は、それぞれ例示の回路４１４のパス４０６及び４０８を介して伝播する同期化された入力信号４０２及び４０４から生じるが、パス４０６及び４０８は異なる信号伝播遅延を有する。信号出力１及び出力２との間のスキューは、図４Ｂで”tsk”として示され、信号出力１及び出力２との間の時間差の大きさを表すが、これは理想的には同時に発生する。信号出力１及び信号出力２との間のスキューが、例示の回路４１４の出力４１２における出力スキューという結果を生じ得ることに留意されたい。
【００３７】
場合によっては、出力スキューは、最大のＭＤＤＩリンクレートの削減をもたらすことがある。それ故に、出力スキューを最小限にすべきことは明らかである。
【００３８】
低出力スキューＭＤＤＩシリアルエンコーダ  
本発明によれば、出力スキューは、これに寄与する要因の影響を最小限にすることで削減される。ある面において、出力スキューは、エンコーダ出力に寄与する（最後のデータレジスタステージ及び／又は選択入力レジスタステージからの）各信号の個別のスキューによって影響を受ける。別の面において、出力スキューはこれらの個別の信号スキューの大きさに比例するが、これは、同様に、これらそれぞれの信号パスの長さ（エンコーダ出力に達するまでに連続する論理層の数の関数）に比例する。
【００３９】
従って、出力スキューは、（１）エンコーダ出力に寄与する（最後のデータレジスタステージ及び／又は選択入力レジスタステージからの）信号の数を、及び（２）最後のデータレジスタステージ及び／又は選択入力レジスタステージからエンコーダ出力までの論理層の数を最小限にすることによって削減することができる。
【００４０】
図５は、本発明の一実施形態に係るＭＤＤＩシリアルエンコーダ５００を例証するブロック図である。シリアルエンコーダ５００は、非グリッチレスな（non-glitchless）マルチプレクサ５０６と同期回路（synchronizing circuit）５１０とを備える。
【００４１】
非グリッチレスなマルチプレクサ５０６は、データ入力信号５０４と入力選択信号５０２を受け取り、出力信号５０８を生成する。ある実施形態において、データ入力信号５０４は８ビットの信号を含む。他の実施形態において、データ入力信号５０４は、２つの４ビットの信号、４つの２ビットの信号、又は８つの１ビットの信号を含む。入力選択信号５０２は、マルチプレクサ５０６を制御して、受信されたデータ入力信号のうちの一つをマルチプレクサの出力に結合する。通常、入力選択信号５０２の数、Ｎ、は２Ｎが信号５０４のデータビットの数と等しくなるようにされる。図５において、入力選択信号５０２の数は３であり、マルチプレクサ５０６を８：１マルチプレクサとしている。
【００４２】
マルチプレクサ５０６の出力５０８は、非グリッチレスであり得るので、シリアルエンコーダ５００は有意に簡略化され得る。ある面において、入力信号５０４のデータビットは、これらが出力用に選択されていないときだけでなく、グリッチレスなマルチプレクサにおけるように、いつでもスイッチすることが許可される。別の面において、入力選択信号５０２によって伝えられる入力選択シーケンスは、もはやグレイコードシーケンスに従う必要はない。
【００４３】
従って、グリッチレスなエンコーダ出力を生成するために、同期回路５１０を用いて、出力５０８における如何なるグリッチ（glitches）もエンコーダ出力５１２で除去されることが確実にされる。一実施形態において、同期回路５１０は、エンコーダ出力に寄与する信号が互いに最小限のスキューを有することを可能にする、クロック駆動される最後のデータレジスタステージを備える。また、最後のデータレジスタステージは、エンコーダ出力から非常に少数の論理層だけ離れており、更に出力スキューを低減する。
【００４４】
図６は、本発明の別の実施形態に係るＭＤＤＩシリアルエンコーダ６００を例証する回路図である。
【００４５】
シリアルエンコーダ６００は、フリップフロップ６２０を用いて示される、データレジスタステージと、フリップフロップ６１２、６１４、及び６１６を用いて示される、選択入力レジスタステージと、マルチプレクサ６２２と、同期回路６２６とを備える。
【００４６】
データレジスタステージフリップフロップ６２０は、データ入力信号６１０を受け取る。一実施形態において、データ入力信号６１０は、８ビットの信号を含む。従って、フリップフロップ６２０は、８ビットのフリップフロップである。他の実施形態において、フリップフロップ６２０は、２つの４ビットのフリップフロップ、４つの２ビットのフリップフロップ、又は８つの１ビットのフリップフロップで置換され得る。図６に示されるように、フリップフロップ６２０はＤフリップフロップであるが、本明細書の教示に基づいて当業者に理解されるように、他のタイプのフリップフロップ又はレジスタが用いられてもよい。
【００４７】
選択入力レジスタステージフリップフロップ６１２、６１４、及び６１６は、それぞれ選択入力信号ｓｅｌ（２）６０２、ｓｅｌ（１）６０４、及びｓｅｌ（０）６０６を受け取る。選択入力信号６０２、６０４、及び６０６は、通常、カウンタによって供給され、マルチプレクサ６２２の入力を選択するために用いられる。選択信号６０２、６０４、及び６０６は、例えばグレイコードシーケンスといった、如何なるタイプの入力選択シーケンスに従う必要もない。フリップフロップ６１２、６１４、及び６１６は、Ｄフリップフロップであるが、本明細書の教示に基づいて当業者に理解されるように、他のタイプのフリップフロップが用いられてもよい。
【００４８】
マルチプレクサ６２２は、データ入力信号をデータレジスタステージから、入力選択信号を選択入力レジスタステージから受け取り、出力信号６２４を生成する。一実施形態において、マルチプレクサ６２２は、８：１マルチプレクサである。
【００４９】
マルチプレクサ６２２は、非グリッチレスなマルチプレクサである。換言すれば、グリッチはマルチプレクサ６２２の出力６２４で発生し得る。従って、マルチプレクサ６２２の出力６２４は、同期回路６２６に供給されて、出力６２４の如何なるグリッチもエンコーダ出力６４２で除去されることが確実にされる。
【００５０】
同期回路６２６は、ＸＯＲゲート６２８及び６３０を用いて示される、第１のＸＯＲステージと、フリップフロップ６３２、６３４、６３６、および６３８を用いて示される、最後のデータレジスタステージと、エンコーダ出力６４２を生成するための、ＸＯＲゲート６４０を用いて示される、最後のＸＯＲステージとを備える。
【００５１】
第１のＸＯＲステージゲート６２８及び６３０は、出力信号６２４とそれぞれフリップフロップ６３６及び６３４からフィードバック信号とを受け取る。ＸＯＲゲート６２８及び６３０の出力は、それぞれフリップフロップ６３２、６３４及び６３６、６３８によって受け取られる。フリップフロップ６３２、６３４、６３６、及び６３８は、クロック信号ｃｌｋによって制御され、フリップフロップ６３２及び６３４はクロック信号の立ち上がりエッジで出力を更新し、フリップフロップ６３６及び６３８はクロック信号の立下りエッジで出力を更新する。
【００５２】
フリップフロップ６３４及び６３６は、それらの出力を第１のＸＯＲステージのＸＯＲゲート６２８及び６３０に交差結合させる（cross-coupled）、最後のデータレジスタステージのフィードバックフリップフロップである。他の実施形態において、ＸＯＲゲート６２８及び６３０へのフィードバック信号は、それぞれフリップフロップ６３８及び６３２の出力から供給され、フリップフロップ６３４及び６３６は最後のデータレジスタステージから除去される。しかしながら、より安定した設計は、フリップフロップ６３４及び６３６を用いて、フィードバック信号を第１のＸＯＲステージに供給することによって達成される。これは、フリップフロップ６３２及び６３８の出力の如何なる付加的なルーティングも削減するが、その場合これらは同期回路６２６の最後のＸＯＲステージに入力されることのみを必要とする。
【００５３】
同期回路６２６の最後のＸＯＲステージは、単独のＸＯＲゲート６４０を備えるが、これはフリップフロップ６３２及び６３８の出力を受け取り、エンコーダ出力６４２を出力する。エンコーダ出力６４２は低出力スキューのグリッチレスな出力である。
【００５４】
シリアルエンコーダ６００においては、単一の論理層が、最後のデータレジスタステージをエンコーダ出力から分けることに留意されたい。従って、エンコーダ出力に寄与する信号の個別のスキューは非常に低くとどまる。更に、最後のデータレジスタステージからの２つの信号のみ（フリップフロップ６３２及び６３８の出力）がエンコーダ出力６４２に寄与し、更に出力スキューを低減していることに留意されたい。最後のレジスタステージからエンコーダ出力までのパスの削減された数はまた、出力スキュー分析も簡略化する。
【００５５】
図８は、本発明の別の実施形態に係るＭＤＤＩシリアルエンコーダ８００を例証する回路図である。ＭＤＤＩシリアルエンコーダ８００は、図６のＭＤＤＩシリアルエンコーダ６００と幾つかの面で類似しているが、異なる同期回路実装（implementation）８１２を採用する。実際には、同期回路はデュアルエッジのフリップフロップと同等であり、また従って、デュアルエッジのフリップフロップの如何なる実装又は機能的に同等な回路も、本発明の実施形態に係る同期回路に用い得ることに留意されたい。
【００５６】
図８において、同期回路８１２は、フリップフロップ８０４及び８０６を用いて示される、最後のデータレジスタステージと、マルチプレクサ８０８とを備える。フリップフロップ８０４及び８０６は、マルチプレクサ６２２の出力信号６２４を受け取り、クロック信号８０２によって制御されるが、フリップフロップ８０４はクロック信号８０２の立ち上がりエッジでその出力を更新し、フリップフロップ８０６はクロック信号８０２の立下りエッジでその出力を更新する。フリップフロップ８０４及び８０６の出力は、続いてマルチプレクサ８０８への入力を形成する。マルチプレクサ８０８はまた、クロック信号８０２によって制御されるが、フリップフロップ８０４の出力はクロック信号８０２が高いときにマルチプレクサ８０８から出力され、フリップフロップ８０６の出力はクロック信号８０２が低いときにマルチプレクサ８０８から出力されて、エンコーダ出力８１０を生成する。実施形態８００において、エンコーダ出力８１０はクロック信号８０２と競合条件を有することに留意されたい。この競合条件は、クロック信号８０２の立ち上がり又は立下りエッジの結果であり、マルチプレクサ８０８への現在選択されている入力を変化させる。現在の入力の変化の前に、クロック信号８０２の立ち上がり又は立ち下がりエッジがマルチプレクサ８０８の他の入力をエンコーダ出力８１０として選択した場合のみ、エンコーダ出力８１０はグリッチレスである。一例として、クロック信号８０２が低いとき、フリップフロップ８０６の出力はマルチプレクサ８０８からエンコーダ出力８１０として出力されている。クロック信号８０２の立ち上がりエッジで、フリップフロップ８０６の出力は新たな状態に更新するであろうが、同時に、フリップフロップ８０４の出力はマルチプレクサ８０８の出力としてエンコーダ出力８１０として選択される。エンコーダ出力８１０のグリッチを防止すべく、クロック信号８０２からマルチプレクサ８０８を介したエンコーダ出力８１０への遅延は、クロック信号８０２からフリップフロップ８０４又は８０６を介したマルチプレクサ８０８への遅延よりも少なくなければならない。このタイミング条件が満たされる限り、エンコーダ出力８１０は低出力スキューのグリッチレスな出力である。
【００５７】
シリアルエンコーダ８００においてはまた、単一の論理層が最後のデータレジスタステージをエンコーダ出力から分けており、最後のデータレジスタステージからの２つの信号のみがエンコーダ出力８１０に寄与し、これによって削減された出力スキュー及び簡略化された出力スキュー分析という結果をもたらすことに留意されたい。
【００５８】
例示のタイミング図  
図７は、図６のＭＤＤＩシリアルエンコーダ６００の信号に関連する例示のタイミング図である。この例示の図においては、図７で信号ｓｅｌ［２：０］として示される、選択入力の遷移（transitions）が、グリッチレスなマルチプレクサを有するＭＤＤＩエンコーダに通常要求されるように、グレイコードシーケンスに従っている。従って、図６のマルチプレクサ６２２は、グリッチレスなマルチプレクサと同様に、しかしグリッチ無しの出力要求（glitch free output requirement）無しで、動作する。図７の選択入力シーケンスは例示の一つであり、他の選択入力シーケンスも用い得ることに留意されたい。
【００５９】
図７の信号ｄｉｎ［７：０］は、図６のデータ入力信号６１０に対応する。信号ｄｉｎ［７：０］の例示のシーケンスは図７に提供されている。
【００６０】
信号ｄｉｎ＿ｒｅｇ［７：０］は、図６に示される信号ｄｉｎ＿ｒｅｇ［７：０］に対応し、図７の信号ｄａｔａ＿ｅｎに従って信号ｄｉｎ［７：０］から生成され得る。信号ｄｉｎ＿ｒｅｇ［７：０］の例示のシーケンスは図７に提供されている。
【００６１】
信号ｄｅｓｉｒｅｄ＿ｄａｔａ＿ｏｕｔは、図６の信号６２４に対応する。
【００６２】
信号ｏｕｔ＿ｒｉｓｅ及びｏｕｔ＿ｆａｌｌは、それぞれフリップフロップ６３２及び６３８の出力に対応する。ｏｕｔ＿ｒｉｓｅ＝（ｄｅｓｉｒｅｄ＿ｄａｔａ＿ｏｕｔ  ＸＯＲ  ｏｕｔ＿ｆａｌｌ）であり、ｏｕｔ＿ｆａｌｌ＝（ｄｅｓｉｒｅｄ＿ｄａｔａ＿ｏｕｔ  ＸＯＲ  ｏｕｔ＿ｒｉｓｅ）であることに留意されたい。また、信号ｄｏｕｔ＝ｏｕｔ＿ｒｉｓｅ  ＸＯＲ  ｏｕｔ＿ｆａｌｌであることに留意されたい。従って、２つの最後の出力レジスタのうちのいずれかが、その出力を保持又は反転する（inverting）ことによって、ｄｅｓｉｒｅｄ＿ｄａｔａ＿ｏｕｔ値をｄｏｕｔに駆動することができる。信号ｄｏｕｔは、信号ｄｅｓｉｒｅｄ＿ｄａｔａ＿ｏｕｔと等しいが、１／２クロックサイクル分だけ遅延されている。
【００６３】
図９は、図８のＭＤＤＩシリアルエンコーダ８００の信号に関連する例示のタイミング図である。図７の例示のタイミング図と同様に、図９でｓｅｌ［２：０］として示される、選択入力遷移が、グリッチレスなマルチプレクサを有するＭＤＤＩエンコーダに通常要求されるように、グレイコードシーケンスに従っている。しかしながら、図９に示される選択入力シーケンスは例示にすぎず、他の選択入力シーケンスも用い得ることに留意されたい。
【００６４】
図９の信号ｄｉｎ［７：０］は、図８のデータ入力信号６１０に対応する。信号ｄｉｎ［７：０］の例示のシーケンスは図９に提供されている。
【００６５】
信号ｄｉｎ＿ｒｅｇ［７：０］は、図８のフリップフロップ６２０の出力に対応する。信号ｄｉｎ＿ｒｅｇ［７：０］の例示のシーケンスは図９に提供されている。
【００６６】
信号ｄｅｓｉｒｅｄ＿ｄａｔａ＿ｏｕｔは、図８の信号６２４に対応する。
【００６７】
信号ｐｏｓ＿ｒｅｇ及びｎｅｇ＿ｒｅｇは、それぞれ図８のフリップフロップ８０４の出力及びフリップフロップ８０６の出力に対応する。
【００６８】
信号ｄｏｕｔは、図８のエンコーダ出力ｄｏｕｔ８１０に対応する。ｄｏｕｔは、ｄｅｓｉｒｅｄ＿ｄａｔａ＿ｏｕｔ信号に等しいが、１クロックサイクル分だけ遅延されており、うち１／２クロックサイクルの遅延はフリップフロップ８０４及び８０６に起因し、１／２クロックサイクルの遅延はマルチプレクサ８０８に起因する。
【００６９】
結論  
本発明の種々の実施形態が上述されているが、それらは例示の目的でのみ提示されており、限定する目的ではないことが理解されるべきである。当業者には、本発明の範囲及び精神から逸脱することなく、それらの形態及び詳細において種々の変更が為され得ることが明白であろう。従って、本発明の広さ及び範囲は、上述された例示の実施形態のうちのいずれによっても限定されるべきではないが、添付の特許請求の範囲及びそれらの均等物に従ってのみ定義されるべきである。
【図１】
2010500822.tif 000003
【図２】
2010500822.tif 000004
【図３】
2010500822.tif 000005
【図４Ａ】
2010500822.tif 000006
【図４Ｂ】
2010500822.tif 000007
【図５】
2010500822.tif 000008
【図６】
2010500822.tif 000009
【図７】
2010500822.tif 000010
【図８】
2010500822.tif 000011
【図９】
2010500822.tif 000012
【国際調査報告】
2010500822.tif 000013
2010500822.tif 000014