(57)【要約】方法及びシステムは、複数の低電圧差動信号（ＬＶＤＳ）チャネル（５０）を介してペイロードデータを伝達する。第１装置（１００）は、ペイロードデータ及び同期情報を、ペイロードデータに同期するワードクロックと共に、Ｎ個のＬＶＤＳチャネル（５０）を介して第２装置（１５０）へ送信する。第２装置は、ワードクロックからＭ個のＬＶＤＳ受信クロックを生成する。各ＬＶＤＳ受信クロックは、ワードクロックの周波数のＰ倍である同じ周波数を有し、且つ、異なる位相を有する。第２装置（１５０）のＮ個のＬＶＤＳ受信器（１６０）の夫々は、Ｍ個のＬＶＤＳ受信クロックの夫々について相関値を生成するようＭ個のＬＶＤＳ受信クロックの夫々を用いて同期データを基準ワードと関連付け、最大相関値を生成する選択されたＬＶＤＳ受信クロックを選択し、この選択されたＬＶＤＳ受信クロックにより対応するＬＶＤＳチャネルについてペイロードデータを受信する。
2010503256.tif 000002
【特許請求の範囲】
【請求項１】
複数の低電圧差動信号チャネルを介して第１の装置から第２の装置へペイロードデータを送る方法であって：
Ｎ個の低電圧差動信号チャネルを介して前記第１の装置から前記第２の装置へペイロードデータ及び同期情報を送信する工程；
前記ペイロードデータに同期するワードクロックを前記第１の装置から前記第２の装置へ送信する工程；
前記第２の装置のＮ個の低電圧差動信号受信器のうち対応する１つで前記Ｎ個の低電圧差動信号チャネルの夫々のペイロードデータ及び同期情報を受信する工程；
前記第２の装置で前記ワードクロックを受信する工程；
前記ワードクロックからＭ個の低電圧差動信号受信クロックを生成する工程であって、該Ｍ個の低電圧差動信号受信クロックの夫々は前記ワードクロックの周波数のＰ倍である同じ周波数を有し、該Ｍ個の低電圧差動信号受信クロックの夫々は互いに対して異なる位相を有する工程；及び
前記Ｎ個の低電圧差動信号受信器の夫々で、前記Ｍ個の低電圧差動信号受信クロックの夫々について相関値を生成するよう前記Ｍ個の低電圧差動信号受信クロックの夫々を用いて前記同期情報を基準ワードと関連付け、最大相関値を生成する選択された低電圧差動信号受信クロックを選択し、該選択された低電圧差動信号受信クロックを用いて前記対応する低電圧差動信号受信器について前記ペイロードデータを受信する工程；
を有する方法。
【請求項２】
前記Ｍ個の低電圧差動信号受信クロックの位相は互いから等距離である、請求項１記載の方法。
【請求項３】
前記Ｎ個の低電圧差動信号受信器の夫々は、また、当該低電圧差動信号受信器によって受信されるペイロードデータのブロックに関するパリティチェックワードを受信し、該受信されるペイロードデータのブロックにおいてパリティチェックを実行するために前記パリティワードを使用する、請求項１記載の方法。
【請求項４】
パリティチェックが低電圧差動信号受信器について失敗する場合に、該低電圧差動信号受信器に不具合があることが示される、請求項１記載の方法。
【請求項５】
低電圧差動信号受信器ステータスレジスタに前記不具合のある低電圧差動信号受信器の表示を記憶する工程を更に有する、請求項４記載の方法。
【請求項６】
前記低電圧差動信号受信器のうち１つに不具合がある場合を決定する工程；
前記不具合のある低電圧差動信号受信器を非アクティブにする工程；
（Ｎ＋１）番目の低電圧差動信号受信器をアクティブにする工程；及び
前記（Ｎ＋１）番目の低電圧差動信号受信器に対応する（Ｎ＋１）番目の低電圧差動信号チャネルを介して、前記不具合のある低電圧差動信号受信器に関連する低電圧差動信号チャネルのペイロードデータ及び同期情報を送信する工程；
を更に有する、請求項１記載の方法。
【請求項７】
前記低電圧差動信号受信器のうち１つに不具合がある場合を決定する工程；
前記不具合のある低電圧差動信号受信器を非アクティブにする工程；及び
不具合のない残りの（Ｎ−１）個の低電圧差動信号受信器に対応する（Ｎ−１）個の低電圧差動信号チャネルのうち１又はそれ以上を介して、前記不具合のある低電圧差動信号受信器に関連する低電圧差動信号チャネルのペイロードデータ及び同期情報を送信する工程；
を更に有する、請求項１記載の方法。
【請求項８】
前記Ｍ個の低電圧差動信号受信クロックの周波数を増大させる工程を更に有する、請求項７記載の方法。
【請求項９】
前記ワードクロックの周波数を増大させる工程を更に有する、請求項８記載の方法。
【請求項１０】
前記第２の装置は表示装置であり、
前記Ｎ個の低電圧差動信号チャネルを介して前記第１の装置から前記第２の装置へペイロードデータ及び同期情報を送信する工程は、前記Ｎ個の低電圧差動信号チャネルの夫々を介して、同期ワード、前記表示装置のカラムブロック数、前記ペイロードデータの開始アドレス、前記ペイロードデータの停止アドレス、パリティチェックワード、及びペイロードデータワードの数Ｘを送信する工程を含む、請求項１記載の方法。
【請求項１１】
複数の低電圧差動信号チャネルを介してペイロードデータを受信する装置であって：
ワードクロックを受信し、該ワードクロックからＭ個の低電圧差動信号受信クロックを生成するよう構成されるワードクロック受信器であって、該Ｍ個の低電圧差動信号受信クロックの夫々は前記ワードクロックの周波数のＰ倍である同じ周波数を有し、該Ｍ個の低電圧差動信号受信クロックの夫々は互いに対して異なる位相を有するワードクロック受信器；及び
Ｎ個の低電圧差動信号チャネルのうち対応する１つからデータ及び同期情報を受信するよう夫々構成されるＮ個の低電圧差動信号受信器；
を有し、
前記Ｎ個の低電圧差動信号受信器の夫々は，
前記データ及び前記同期情報を受信するよう構成される差動ライン受信器；
前記Ｍ個の低電圧差動信号受信クロックのうち対応する１つを受信し、その低電圧差動信号受信クロックに同期して前記差動ライン受信器からの前記同期情報を自身に記憶するよう夫々構成されるＭ個のサンプルシフトレジスタ；
前記Ｍ個の低電圧差動信号受信クロックの夫々について相関値を生成するよう前記Ｍ個のサンプルシフトレジスタのうち対応する１つに記憶されている同期情報と基準ワードを関連付けるよう夫々構成されるＭ個の相関器；
前記Ｍ個の相関器の夫々から前記相関値を受信し、最大相関値を生成する前記Ｍ個の低電圧差動信号受信クロックのうち１つを選択するよう構成されるクロックセレクタ；及び
前記選択された低電圧差動信号受信クロックを受信し、その低電圧差動信号受信クロックに同期して前記差動ライン受信器からのペイロードを自身に記憶するよう構成されるデータレジスタ；
を有する装置。
【請求項１２】
前記ワードクロック受信器は位相ロックループを有する、請求項１１記載の装置。
【請求項１３】
前記Ｎ個の低電圧差動信号受信器の夫々が使用可能であるか又は不具合を有するかを示す低電圧差動信号受信器ステータスレジスタを更に有する、請求項１１記載の装置。
【請求項１４】
前記Ｍ個の低電圧差動信号受信クロックの位相は互いから等距離である、請求項１１記載の装置。
【請求項１５】
前記Ｎ個の低電圧差動信号受信器の夫々は、前記低電圧差動信号受信器によって受信されるペイロードデータのブロックに関するパリティチェックワードを用いて該受信されるペイロードデータのブロックにおいてパリティチェックを実行するよう構成されるパリティチェック回路を更に有する、請求項１１記載の装置。
【請求項１６】
前記ペイロードデータを表示する複数の画素を更に有する、請求項１１記載の装置。
【請求項１７】
前記クロックセレクタは：
前記Ｍ個の相関器の夫々から前記相関値を受信し、最大相関値を生成する前記Ｍ個の低電圧差動信号受信クロックのうち１つを決定するよう構成される最大値検出器；及び
前記最大値検出器からの信号及び前記Ｍ個の低電圧差動信号受信クロックの夫々を受信し、該最大値検出器からの信号に応答して前記選択された低電圧差動信号受信クロックを選択し、該選択された低電圧差動信号受信クロックを前記データレジスタへ出力するよう構成される位相選択器；
を有する、請求項１１記載の装置。
【請求項１８】
前記ワードクロック受信器は：
前記ワードクロックを受信するよう構成されるワードクロック差動ライン受信器；
前記Ｍ個の低電圧差動信号受信クロックを生成するよう構成される電圧制御発振器；
フィードバッククロックとして前記Ｍ個の低電圧差動信号受信クロックのうち１つを選択して出力するよう構成されるマルチプレクサ；
前記フィードバッククロックの周波数をＰ個に分割し、分割されたフィードバッククロックを出力するよう構成される分周器；
前記ワードクロック差動ライン受信器から前記ワードクロックを受信し、前記分割されたフィードバッククロックを受信し、前記ワードクロックを前記分割されたフィードバッククロックと比較し、前記ワードクロックと前記分割されたフィードバッククロックとの間の周波数差に従って変化する制御電圧を出力するよう構成される位相検出器；及び
前記制御電圧を低域通過フィルタに通し、該低域通過フィルタを通った制御電圧を前記電圧制御発振器へ供給するよう構成される低域通過フィルタ；
を有する、請求項１１記載の装置。
【請求項１９】
複数の低電圧差動信号チャネルを介してペイロードデータをやり取りするシステムであって、
データ送信装置及びデータ受信装置を有し、
前記データ送信装置は、
Ｎ個の低電圧差動信号チャネルを介してペイロードデータ及び同期情報を送信するよう構成されるＮ個の低電圧差動信号送信器と、
前記ペイロードデータに同期するワードクロック送信するよう構成されるワードクロック送信器とを有し
前記データ受信装置は、前記Ｎ個の低電圧差動信号チャネルによって前記データ送信装置へ接続され、該データ受信装置は、
ワードクロックを受信し、該ワードクロックからＭ個の低電圧差動信号受信クロックを生成するよう構成されるワードクロック受信器であって、該Ｍ個の低電圧差動信号受信クロックの夫々は前記ワードクロックの周波数のＰ倍である同じ周波数を有し、該Ｍ個の低電圧差動信号受信クロックの夫々は互いに対して異なる位相を有するワードクロック受信器と、
Ｎ個の低電圧差動信号チャネルのうち対応する１つからデータ及び同期情報を受信するよう夫々構成されるＮ個の低電圧差動信号受信器とを有し、
前記Ｎ個の低電圧差動信号受信器の夫々は、
前記データ及び前記同期情報を受信するよう構成される差動ライン受信器と、
前記Ｍ個の低電圧差動信号受信クロックのうち対応する１つを受信し、その低電圧差動信号受信クロックに同期して前記差動ライン受信器からの前記同期情報を自身に記憶するよう夫々構成されるＭ個のサンプルシフトレジスタと、
前記Ｍ個の低電圧差動信号受信クロックの夫々について相関値を生成するよう前記Ｍ個のサンプルシフトレジスタのうち対応する１つに記憶されている同期情報と基準ワードを関連付けるよう夫々構成されるＭ個の相関器と、
前記Ｍ個の相関器の夫々から前記相関値を受信し、最大相関値を生成する前記Ｍ個の低電圧差動信号受信クロックのうち１つを選択するよう構成されるクロックセレクタと、
前記選択された低電圧差動信号受信クロックを受信し、その低電圧差動信号受信クロックに同期して前記差動ライン受信器からのペイロードを自身に記憶するよう構成されるデータレジスタとを有する、システム。
【請求項２０】
前記ワードクロックは別個の低電圧差動信号チャネルを介して送信される、請求項１９記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高速データ通信、具体的には、高速低電圧差動信号（ＬＶＤＳ（Low  Voltage  Differential  Signaling））通信のための方法及び装置、より具体的には、ビデオデータを表示装置へ伝送するためのこのような方法に関する。
【背景技術】
【０００２】
低電圧差動信号（ＬＶＤＳ）チャネルは、電磁干渉（ＥＭＩ）が低い高帯域幅データ通信のために幅広く使用されている。ＬＶＤＳ標準規格は、送信クロックを復元して、その周波数にシリアル化係数（serialization  factor）を乗ずることを要求する。チップノイズに関し、ジッター、及び固有遅延制限は、復元されるクロック分配ネットワークの物理的長さを制限し、従って、同じクロックによって駆動され得るＬＶＤＳ受信器の数を制限する。
【０００３】
多様なクロック復元及びクロックスキュー制御のアプローチが、高帯域幅／高クロックレートデータストリーミングのために使用されている。例えば、局所位相ロックループ（ＰＬＬ）、プログラム可能なフィードバックを有する遅延ロックループ（ＤＬＬ）、データストリームからのクロック復元（例えば、マンチェスタ復号化。）及びチューニング可能な遅延ラインがある。
【０００４】
しかし、幾つかのアプローチに関し、このようなクロック復元の解決法は実際的でない。
【０００５】
例えば、プログラム可能な色深み、プログラム可能な原色数、及び低電力要求を有する高解像度ＵＸＧＡ−Ｗ−ＬＣＯＳ（Liquid  Crystal  on  Silicon）デバイスへビデオデータを伝送する場合を考える。ＬＶＤＳチャネルは１．０Ｇｂｐｓで動作することができるとすると、高データレート（１２ビット／色、５つの原色及び１８０Ｈｚフレームレートに関し、２５Ｇｂｐｓデータ入力）のために、全部で２５のＬＶＤＳデータ入力が必要とされる。各ＬＶＤＳ受信器ごとにＰＬＬ／ＤＬＬを有することは、途方もない電力量を引き込みうる。一方で、このような場合に、クロック周波数は、５００ＭＨｚ（２ナノ秒周期）を超えうる。データのセットアップ及びホールド時間は、非常に緊密なマージンの範囲内で制御される必要がある。従って、静的なＬＶＤＳクロックライン分配は、ＬＶＤＳ受信器へのクロック分配ラインに沿った伝播遅延によるクロックスキューが不正確なデータ記録をもたらしうるために、十分でない。従って、このような用途では、固定ＬＶＤＳクロック復元技術は適切な解決法ではない。
【０００６】
更に、幾つかの用途で、伝送されるべき全データレートは極めて変わりやすい。より具体的には、幾つかの条件下で、ＬＶＤＳデータ受信器の全装備は、全データレート必要条件をサポートするために必要であり、一方、他の条件下で、全データレートは、ＬＶＤＳデータ受信器の全装備に満たない装備によってサポートされるように低減され得る。その場合に、より低いデータレート条件下で、より多くのＬＶＤＳデータ受信器が必要とする以上に用いられている。このことは、必要とする以上に多くの電力消費を生じさせる。
【０００７】
更に、時々、おそらく１又はそれ以上のＬＶＤＳ受信器が動作不能であるか又は不具合を有することなりうることが期待され得る。その場合に、全てのペイロードデータは、たとえペイロードデータの全てを伝送することができるほど十分なデータ容量が残りのＬＶＤＳチャネルにあるとしても、適切に伝えられない。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかるに、改善されたクロック復元及びスキュー制御技術を用いる複数のＬＶＤＳチャネルにわたってデータを伝送するためのシステム及び方法を提供することが望まれる。更に、全データレートが全ての利用可能なＬＶＤＳ受信器の使用を必要としないレベルへと低減される場合に電力浪費を削減又は廃止する、複数のＬＶＤＳ受信器を備える装置を提供することが望まれる。更にまた、１又はそれ以上のＬＶＤＳ受信器が動作不能であるかまたは不具合を有することになる場合でさえある条件下で適切にペイロードデータを受信し続けることができる、複数のＬＶＤＳ受信器を備える装置を提供することが望まれる。
【課題を解決するための手段】
【０００９】
本発明の一態様で、複数の低電圧差動信号（ＬＶＤＳ）チャネルを介して第１の装置から第２の装置へペイロードデータを送る方法は：
Ｎ個の低電圧差動信号チャネルを介して前記第１の装置から前記第２の装置へペイロードデータ及び同期情報を送信する工程；
前記ペイロードデータに同期するワードクロックを前記第１の装置から前記第２の装置へ送信する工程；
前記第２の装置のＮ個の低電圧差動信号受信器のうち対応する１つで前記Ｎ個の低電圧差動信号チャネルの夫々のペイロードデータ及び同期情報を受信する工程；
前記第２の装置で前記ワードクロックを受信する工程；
前記ワードクロックからＭ個の低電圧差動信号受信クロックを生成する工程であって、該Ｍ個の低電圧差動信号受信クロックの夫々は前記ワードクロックの周波数のＰ倍である同じ周波数を有し、該Ｍ個の低電圧差動信号受信クロックの夫々は互いに対して異なる位相を有する工程；及び
前記Ｎ個の低電圧差動信号受信器の夫々で、前記Ｍ個の低電圧差動信号受信クロックの夫々について相関値を生成するよう前記Ｍ個の低電圧差動信号受信クロックの夫々を用いて前記同期情報を基準ワードと関連付け、最大相関値を生成する選択された低電圧差動信号受信クロックを選択し、該選択された低電圧差動信号受信クロックを用いて前記対応する低電圧差動信号受信器について前記ペイロードデータを受信する工程；
を有する。
【００１０】
本発明の他の態様で、複数の低電圧差動信号チャネルを介してペイロードデータを受信する装置は：
ワードクロックを受信し、該ワードクロックからＭ個の低電圧差動信号受信クロックを生成するよう構成されるワードクロック受信器であって、該Ｍ個の低電圧差動信号受信クロックの夫々は前記ワードクロックの周波数のＰ倍である同じ周波数を有し、該Ｍ個の低電圧差動信号受信クロックの夫々は互いに対して異なる位相を有するワードクロック受信器；及び
Ｎ個の低電圧差動信号チャネルのうち対応する１つからデータ及び同期情報を受信するよう夫々構成されるＮ個の低電圧差動信号受信器；
を有する。
【００１１】
前記Ｎ個の低電圧差動信号受信器の夫々は，
前記データ及び前記同期情報を受信するよう構成される差動ライン受信器；
前記Ｍ個の低電圧差動信号受信クロックのうち対応する１つを受信し、その低電圧差動信号受信クロックに同期して前記差動ライン受信器からの前記同期情報を自身に記憶するよう夫々構成されるＭ個のサンプルシフトレジスタ；
前記Ｍ個の低電圧差動信号受信クロックの夫々について相関値を生成するよう前記Ｍ個のサンプルシフトレジスタのうち対応する１つに記憶されている同期情報と基準ワードを関連付けるよう夫々構成されるＭ個の相関器；
前記Ｍ個の相関器の夫々から前記相関値を受信し、最大相関値を生成する前記Ｍ個の低電圧差動信号受信クロックのうち１つを選択するよう構成されるクロックセレクタ；及び
前記選択された低電圧差動信号受信クロックを受信し、その低電圧差動信号受信クロックに同期して前記差動ライン受信器からのペイロードを自身に記憶するよう構成されるデータレジスタ；
を有する。
【００１２】
本発明の更なる他の態様で、複数の低電圧差動信号チャネルを介してペイロードデータをやり取りするシステムは、データ送信装置及びデータ受信装置を有する。前記データ送信装置は：
Ｎ個の低電圧差動信号チャネルを介してペイロードデータ及び同期情報を送信するよう構成されるＮ個の低電圧差動信号送信器と、
前記ペイロードデータに同期するワードクロック送信するよう構成されるワードクロック送信器とを有する。前記データ受信装置は、前記Ｎ個の低電圧差動信号チャネルによって前記データ送信装置へ接続され、該データ受信装置は：
ワードクロックを受信し、該ワードクロックからＭ個の低電圧差動信号受信クロックを生成するよう構成されるワードクロック受信器であって、該Ｍ個の低電圧差動信号受信クロックの夫々は前記ワードクロックの周波数のＰ倍である同じ周波数を有し、該Ｍ個の低電圧差動信号受信クロックの夫々は互いに対して異なる位相を有するワードクロック受信器と、
Ｎ個の低電圧差動信号チャネルのうち対応する１つからデータ及び同期情報を受信するよう夫々構成されるＮ個の低電圧差動信号受信器とを有する。前記Ｎ個の低電圧差動信号受信器の夫々は：
前記データ及び前記同期情報を受信するよう構成される差動ライン受信器と、
前記Ｍ個の低電圧差動信号受信クロックのうち対応する１つを受信し、その低電圧差動信号受信クロックに同期して前記差動ライン受信器からの前記同期情報を自身に記憶するよう夫々構成されるＭ個のサンプルシフトレジスタと、
前記Ｍ個の低電圧差動信号受信クロックの夫々について相関値を生成するよう前記Ｍ個のサンプルシフトレジスタのうち対応する１つに記憶されている同期情報と基準ワードを関連付けるよう夫々構成されるＭ個の相関器と、
前記Ｍ個の相関器の夫々から前記相関値を受信し、最大相関値を生成する前記Ｍ個の低電圧差動信号受信クロックのうち１つを選択するよう構成されるクロックセレクタと、
前記選択された低電圧差動信号受信クロックを受信し、その低電圧差動信号受信クロックに同期して前記差動ライン受信器からのペイロードを自身に記憶するよう構成されるデータレジスタとを有する。
【図面の簡単な説明】
【００１３】
【図１】複数のＬＶＤＳ通信チャネルを用いるシステムの一実施例における様々な構成要素を表す簡略化した機能ブロック図である。
【図２】ＬＶＤＳ受信器の一実施例における様々な構成要素を表す簡略化した機能ブロック図である。
【図３】ワードクロック受信器の一実施例における様々な構成要素を表す簡略化した機能ブロック図である。
【図４】複数のＬＶＤＳ受信器を用いる装置におけるデータ処理構造を表す。
【発明を実施するための形態】
【００１４】
以下、本発明について、添付の図面を参照してより詳細に記載する。図面には、本発明の好ましい実施形態が示されている。しかし、本発明は別の形で具現されることもあり、ここに挙げられている実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本発明の例示として与えられている。
【００１５】
ここで用いられているように、“ペイロードデータ”は、１又はそれ以上の通信チャネルを介して伝達されるべきユーザデータ又はアプリケーションデータであり、通信チャネルを設定し、制御し、又は適切に動作させるために用いられる別個のコントロール、シグナリング、フォーマッティング、又は他の幅広く定義される“データ”を含まない。例えば、データが表示装置へ伝達されている場合に、ペイロードデータは、カラムラインを介して表示装置の画素へ供給されるべきビデオデータでありうる。
【００１６】
図１は、複数の低電圧データ信号（ＬＶＤＳ）通信チャネル５０を用いるシステム１０の一実施例における様々な構成要素を表す機能ブロック図である。当業者には明らかであるように、図１に示される様々な“部分（parts）”のうち１又はそれ以上は、ソフトウェア制御されるマイクロプロセッサ、ハードワイヤの論理回路、又はそれらの組み合わせを用いて物理的に実施され得る。また、それらの部分は、説明のために、図１では機能上分離されているが、それらは、何らかの物理的実装において結合されても良い。
【００１７】
システム１０は、第１の装置１００及び第２の装置１５０を有する。第１の装置１００はデータ送信装置であり、第２の装置１５０はデータ受信装置である。一実施例で、第１の装置１００はビデオデータ処理装置を有し、第２の装置１５０は、複数の表示画素を有する表示装置を有する。一実施例で、第２の装置１５０は、高解像度ＵＸＧＡ−Ｗ−ＬＣＯＳ（Liquid  Crystal  on  Silicon）デバイスを有することができる。これは、プログラム可能な色の深み、プログラム可能な原色数、ひいては、プログラム可能な動作パラメータに従って変化しうるデータレートを有することができる。
【００１８】
第１の装置１００は、複数のＬＶＤＳ送信器１１０と、クロック発生回路１２０と、ワードクロック送信器１３０とを有する。有利に、第１の装置１００は、また、ＬＶＤＳ送信器１１０のうち対応する１つと夫々関連付けられている複数のパラレル−シリアル変換器１４０を有する。一方、第２の装置１５０は、複数のＬＶＤＳ受信器１６０と、ワードクロック受信器１７０とを有する。有利に、第２の装置１５０は、また、ＬＶＤＳ受信器１６０のうち対応する１つと夫々関連付けられている複数のシリアル−パラレル変換器１９０を有する。
【００１９】
システム１０で、ＬＶＤＳ送信器１１０は、複数のＬＶＤＳチャネル５０を介してＬＶＤＳ受信器１６０と通信する。各ＬＶＤＳチャネル５０は、バックプレーン送信ライン、同軸接続、又は他の適切な物理層相互接続メディアを有しうる。
【００２０】
動作上、パラレル−シリアル変換器１４０は、夫々、Ｐビットのワイドパラレルデータを受信し、このデータを送信のためにシリアル化する。一方、クロック発生回路１２０は、周波数ＦＬＶＤＳ＿ＷＯＲＤを有するワードクロックを受信し、式（１）：
ＦＬＶＤＳ＿ＴＸ／ＦＬＶＤＳ＿ＷＯＲＤ＝Ｐ          （１）
に従って、周波数ＦＬＶＤＳ＿ＴＸを有するＬＶＤＳ送信クロックを生成する。クロックＦＬＶＤＳ＿ＴＸ及びＦＬＶＤＳ＿ＷＯＲＤはいずれも、パラレル−シリアル変換器１４０へ供給される。
【００２１】
ＬＶＤＳ送信器１１０は、夫々、ＬＶＤＳ送信クロック周波数ＦＬＶＤＳ＿ＴＸで、対応するＬＶＤＳチャネル５０を介して、ペイロードデータを含むシリアルＬＶＤＳデータストリームを送信する。このようにして、ＬＶＤＳシリアルデータストリームは、ワードクロック及びＬＶＤＳ送信クロックの両方に同期する。
【００２２】
また、ワードクロック送信器１３０は、周波数ＦＬＶＤＳ＿ＷＯＲＤを有するワードクロックを送信する。有利に、ワードクロック送信器１３０は、別個のＬＶＤＳチャネル５０を介して第２の装置１５０へワードクロックを送信する。
【００２３】
第２の装置１５０で、ＬＶＤＳ受信器１６０は、夫々、式（２）：
ＦＬＶＤＳ＿ＲＸ／ＦＬＶＤＳ＿ＷＯＲＤ＝Ｐ          （２）
に従うＬＶＤＳ受信クロックＦＬＶＤＳ＿ＲＸで、対応するＬＶＤＳチャネル５０を介して、ペイロードデータを含むシリアルＬＶＤＳデータストリームを受信する。
【００２４】
また、ワードクロック受信器１７０は、ワードクロックを受信し、それから複数（Ｍ個）のＬＶＤＳ受信クロックを生成する。Ｍ個のＬＶＤＳ受信クロックの夫々は、同じ受信クロック周波数ＦＬＶＤＳ＿ＲＸを有する。Ｍ個のＬＶＤＳ受信クロックは全て、互いに対して異なる位相を有する。有利に、Ｍ個のＬＶＤＳ受信クロックの位相は、全て互いから等距離である。その場合に、例えば、Ｍ＝８ならば、ＬＶＤＳ受信クロックは、３６０／８＝４５度だけ位相が互いから離れている。
【００２５】
各シリアル−パラレル変換器１９０は、クロックＦＬＶＤＳ＿ＲＸ及びＦＬＶＤＳ＿ＷＯＲＤとともに、ＬＶＤＳ受信器１６０のうち対応する１つからシリアルデータを受信し、それらからＰビットワイドパラレルデータを生成する。
【００２６】
有利に、１又はそれ以上のＬＶＤＳ送信器１１０は、送信されるべきペイロードデータレートに依存する特定の時点で無効にされ得る。例えば、一実施例で、第１の装置１００は、Ｌ＝２４のＬＶＤＳ送信器１１０を有することができる。この場合に、現在のペイロードデータ帯域幅（レート）要求が１３．９Ｇｂｐｓであり、各ＬＶＤＳチャネル５０及び関連するＬＶＤＳ受信器１６０が９００Ｍｂｐｓのデータレートをサポートすることができる場合を考える。その場合に、アクティブなＬＶＤＳ送信器１１０の数、Ｎは、式（３）：
Ｎ＝上限（ペイロードデータレート／最大チャネルレート）      （３）
から見つけられ得る。すなわち、Ｎ＝上限（１３．９／０．９）＝１６である。従って、この例では、１６個のＬＶＤＳ送信器１１０がアクティブであり、他の１０個のＬＶＤＳ送信器１１０は非アクティブであって、如何なるペイロードデータも送信していない。有利に、このことは、第１の装置１００の電力消費を小さくすることができる。更に、第２の装置１５０が、また、Ｌ＝２４の利用可能なＬＶＤＳ受信器１６０を有するとすると、この例の下で、これらのＬＶＤＳ受信器１６０のうちＮ＝１６個のみがアクティブであり、他の１０個のＬＶＤＳ受信器１６０は非アクティブである。このことは、同じく、第２の装置１５０での電力消費を小さくする。
【００２７】
有利に、第１の装置１００におけるアクティブなＬＶＤＳ送信器１１０の数及び第２の装置１５０におけるアクティブなＬＶＤＳ受信器１６０の数は夫々プログラム可能である。その場合に、第１の装置１００及び第２の装置１５０は、夫々、目下アクティブであるＬＶＤＳチャネルの数を特定する値ＮＬＶＤＳを記憶するレジスタを有することができる。
【００２８】
図２は、ＬＶＤＳ受信器１６０の一実施例における様々な構成要素を表す簡略化した機能ブロック図である。ＬＶＤＳ受信器１６０は、差動ライン受信器２１０と、Ｍ個のサンプルシフトレジスタ２２０と、Ｍ個の相関器２３０と、クロックセレクタ２４０と、データレジスタ２５０とを有する。図２の実施例で、クロックセレクタ２４０は、最大値検出器２４２及び位相選択器２４４を有する。
【００２９】
上述されるように、正確なクロック復元／分配及びクロックスキュー補償は、高いデータレートで動作する多数のＬＶＤＳ受信器を有する先行技術の装置では重要な課題を提示する。例えば、ＬＶＤＳ受信クロックは、５００ＭＨｚ（すなわち、２ナノ秒サイクル時間。）を超える周波数に達することがある。その場合に、セットアップ及びホールド時間は、より一層緊密なマージングの範囲内で制御されるべきである。しかし、あいにく、互いから間隔を開けられている多数のＬＶＤＳ受信器へ分配されるクロック信号の伝播遅延は、容易に２ナノ秒に達しうる。これは、誤ったデータ記録を生じさせうる。
【００３０】
有利に、これらの課題に対処するよう、ＬＶＤＳ受信器１６０は、Ｍ個のサンプル信号を生成するよう、互いに対して異なる位相を有するＭ個のＬＶＤＳ受信クロックにより入力シリアルデータ信号をサンプリングする。各サンプル信号は、先験的にＬＶＤＳ受信器１６０に知られている同期情報を含む。これにより、ＬＶＤＳ受信器１６０は、全てのサンプル信号を、期待される同期情報（例えば、既知の基準ワード。）と関連付けることができる。次いで、ＬＶＤＳ受信器１６０は、Ｍ個のＬＶＤＳ受信クロックのうち１つを選択することができる。この選択された１つについて、サンプル同期情報は、既知の基準ワードとの最大の相関性を実現する。
【００３１】
更に詳細には、ＬＶＤＳ受信器１６０は、以下のように関連部分で動作する。差動ライン受信器２１０は、例えばＬＶＤＳ送信器１１０から、対応するＬＶＤＳチャネル５０を介してペイロードデータ及び同期情報を受信する。
【００３２】
表１は、対応するアクティブなＬＶＤＳ受信器１６０へ対応するＬＶＤＳチャネル５０を介してアクティブなＬＶＤＳ送信器１１０によって送信され得る例となるデータ構造の一実施例を表す。表１のデータ構造は、事実上単なる例であって、幾つかの実施例及び用途では、フィールドのうち１又はそれ以上は、必要に応じて、省略され得る。表１は、第２の装置１５０が、高解像度ＵＸＧＡ−Ｗ−ＬＣＯＳデバイス等の、複数の表示画素を有する表示装置である場合に採用され得る。
【００３３】
【表１】
2010503256.tif 000003
表１のデータ構造は、１２ビット同期ワードと、カラムブロック数と、マッチングチェックと、開始アドレスと、インクリメント値と、停止アドレスと、パリティチェックと、ペイロードデータの７ワード１２ビットワードとを有する。第２の装置１５０が複数の画素を有する表示装置である場合に、カラムブロック数は、ペイロードデータが適用するカラムブロックを特定するために使用される。開始アドレス、インクリメント値及び停止アドレスは、アドレッシングされているカラムブロックに適用する。パリティチェック値は、データ構造がＬＶＤＳ受信器１６０によって正確に受信されているかどうかを決定するために使用され、従って、以下でより詳細に記載されるように、ＬＶＤＳ受信器１６０が不具合を有するか又は動作不能であるかを伝えることができる。
【００３４】
再び図２を参照すると、Ｍ個のサンプルシフトレジスタ２２０は、夫々、Ｍ個のＬＶＤＳ受信クロックのうち対応する１つを受信し、それと同期して、差動ライン受信器２１０から受信される同期情報を自身に記憶する。Ｍ個の相関器２３０は、夫々、Ｍ個のＬＶＤＳ受信クロックの夫々について相関値を生成するよう、Ｍ個のサンプルシフトレジスタ２２０のうち対応する１つに記憶されている同期情報を既知の基準ワードと関連付ける。基準ワードは、ＬＶＤＳ受信器１６０を有する第２の装置１５０にある基準データレジスタに記憶され得る。
【００３５】
クロックセレクタ２４０は、Ｍ個の相関器２３０の夫々から相関値を受信し、最大相関値を生成するＭ個のＬＶＤＳ受信クロックのうち１つを選択する。より具体的に、位相セレクタ２４４は、Ｍ個のＬＶＤＳ受信クロックの全てを受信する。一方、最大値検出器２４２は、Ｍ個の相関器２３０のうちどの１つが最大の相関値を出力したかを検出する。これに応答して、最大値検出器２４２は、選択されたＬＶＤＳ受信クロックとしてその最大の相関値を生成したＭ個のＬＶＤＳ受信クロックのうち１つを選択するよう位相選択器２４４に指示するコマンドを位相選択器２４４へ出力する。
【００３６】
最後に、データレジスタ２５０は、選択されたＬＶＤＳ受信クロックを受信し、それと同期して、差動ライン受信器２１０からのペイロードデータを自身に記憶する。
【００３７】
図３は、Ｍ個のＬＶＤＳ受信クロックを生成するワードクロック受信器１７０の一実施例における様々な構成要素を表す簡略化した機能ブロック図である。
【００３８】
ワードクロック受信器１７０は、ワードクロック差動ライン受信器３１０と、多重位相出力電圧制御発振器３２０と、マルチプレクサ３３０と、分周器３４０と、位相検出器３５０と、低域通過フィルタ３６０とを有する。
【００３９】
動作上、ワードクロック差動ライン受信器３１０は、周波数ＦＬＶＤＳ＿ＷＯＲＤを有する差動ワードクロックを受信し、そのワードクロックを位相検出器３５０へ出力する。一方、電圧制御発振器（ＶＣＯ）３２０は、Ｍ個のＬＶＤＳ受信クロックを生成し、それらのＭ個のＬＶＤＳ受信クロックをマルチプレクサ３３０へ供給する。マルチプレクサ３３０は、フィードバッククロックとしてＭ個のＬＶＤＳ受信クロックのうち１つを選択して出力する。一実施例で、マルチプレクサ３３０は、位相数信号、Ｎｐｈａｓｅを受信し、Ｎｐｈａｓｅの値に対応するＭ個のＬＶＤＳ受信クロックのうち１つを選択し、選択されたＬＶＤＳ受信クロックをフィードバッククロックとして出力する。その場合に、Ｎｐｈａｓｅは、第２の装置１５０にある位相ロックループ（ＰＬＬ）ＬＶＤＳ受信器位相数レジスタに記憶され得る。分周器３４０は、マルチプレクサ３３０からフィードバッククロックを受信し、フィードバッククロックの周波数をＰによって分け、分割されたフィードバッククロックを位相検出器３５０へ出力する。有利に、分周器３４０は、プログラム可能な分周器である。その場合に、分周比Ｐは、第２の装置１５０でＰＬＬ−ＬＶＤＳ受信器分周比レジスタから位相検出器３５０へ供給され得る。位相検出器３５０は、ワードクロック差動ライン受信器３１０からはワードクロックを及び分周器３４０からは分割されたフィードバッククロックを受信して、それらを比較し、ワードクロックと分割されたフィードバッククロックとの間の周波数差に従って変化する制御電圧を出力する。制御電圧は、安定制御ループを生じさせうるフィードバック信号を供給するよう低域通過フィルタ３６０によってフィルタ処理される。次いで、フィルタ処理をされた制御電圧は、その出力周波数、すなわち、Ｍ個のＬＶＤＳ受信クロックの周波数ＦＬＶＤＳ＿ＲＸを調整して、その周波数をワードクロックの周波数ＦＬＶＤＳ＿ＷＯＲＤの厳密にＰ倍にするよう、ＶＣＯ３２０へ供給される。
【００４０】
このようにして、ワードクロック受信器１７０は、ワードクロックの周波数のＰ倍である同じ周波数を全てが有するＭ個のＬＶＤＳ受信クロックを生成する。ＬＶＤＳ受信クロックの夫々は、互いに対して異なる位相を有する。これらのＭ個のＬＶＤＳ受信クロックは、図２に関連して上述されたように、ＬＶＤＳ受信器１６０の夫々へ供給される。
【００４１】
図４は、複数のＬＶＤＳ受信器を用いる第２の（受信）装置１５０におけるデータ処理構造を表す。図４に表されるように、各ＬＶＤＳ受信器１６０の差動ライン受信器２１０は、周波数ＦＬＶＤＳ＿ＲＸで、ペイロードデータ及びヘッダデータを含むシリアルデータストリームを受信する。このシリアルデータストリームは、上述されたように、選択されたＬＶＤＳ受信クロックに従ってデータレジスタ２５０へ入力される。
【００４２】
データは、ワードクロックに応答してＰビットワードでデータレジスタ２５０から出力される。図４の例では、Ｐ＝１２である。各ＬＶＤＳ受信器１６０からのデータは、ワードクロックを用いて、対応するＦＩＦＯレジスタ４１０にＰビットワードでシフトされる。次いで、ＬＶＤＳ受信器１６０の全てについてのＦＩＦＯレジスタ４１０からのデータは、データアセンブラ４５０へ供給される。データアセンブラ４５０は、更なる処理のために、夫々Ｐ（例えば、Ｐ＝１２。）ビットワイドであるＳ（例えば、Ｓ＝５。）個のワードのグループでペイロードデータを出力する。
【００４３】
また、第２の装置１５０が表示装置であって、ペイロードデータが表示装置の画素のカラムに対するビデオデータである場合に、同期情報は同期発生器４２０へ送信される。
【００４４】
一方、データは、また、データレジスタ２５０から、ＬＶＤＳ受信器１６０に対応するヘッダ処理装置４３０（例えば、各ＬＶＤＳ受信器１６０ごとに１つのヘッダ処理装置。）へ供給される。ヘッダ処理装置４３０は、パリティチェッカーを有する。パリティチェッカーは、対応するＬＶＤＳ受信器１６０についての受信データパケットのパリティ値を、第１の装置１００から受信されるパリティ値（例えば、前出の表１を参照。）に対してチェックして、データが正確に受信されたか又はエラーを伴うかどうかを決定する。パリティ値が一致しない場合は、対応するＬＶＤＳ受信器１６０は不具合を有すると判断され得る。
【００４５】
有利に、第２の装置１５０は、対応するＬＶＤＳ受信器１６０が動作可能であるか又は不具合を有するかを示す各ＬＶＤＳ受信器１６０ごとの１又はそれ以上のステータスビットを含むＬＶＤＳ受信器ステータスレジスタを有する。その場合に、パリティチェックに失敗する場合は、対応するＬＶＤＳ１６０ｉに関するステータスビットは、その対応するＬＶＤＳ１６０ｉに不具合があることを示すようＬＶＤＳ受信器ステータスレジスタにおいて変更される。この時点で、第２の装置１５０は、対応するＬＶＤＳ１６０ｉを無効にし、この事実を（例えば、別個のＩ２Ｃ又はマイクロプロセッサバス等を介して）第１の装置１００に通知することができる。
【００４６】
その場合に、第２の装置１５０は、第２の装置１５０にあるＬ個のＬＶＤＳ受信器１６０の全ての間でデータを伝送するために目下使用されていない代替の（Ｎ＋１）番目のＬＶＤＳ受信器１６０ｊをアクティブにすることができる。更に、第２の装置１５０は、同様に、再びこの情報を第１の装置１００へ伝えることができる。その場合に、不具合のあるＬＶＤＳ受信器１６０ｉへＬＶＤＳチャネル５０ｉ介して伝送されたペイロードデータは、代わりに、第１の装置１００によって代替のＬＶＤＳ送信器１１０ｊを通ってＬＶＤＳチャネル５０ｊを介して代替のＬＶＤＳ受信器１６０ｊへ転送される。
【００４７】
代替的に、未使用のＬＶＤＳ受信器又はチャネルがある場合には、ＬＶＤＳ送信及び受信クロックの周波数ＦＬＶＤＳ＿ＴＸ及びＦＬＶＤＳ＿ＲＸ並びにＬＶＤＳ送信及びＬＶＤＳ受信データレートは、ペイロードデータをそのまま保つべく、不具合のあるＬＶＤＳ受信器に対応するＬＶＤＳチャネルによって受信されていたデータがこの場合に残りのＬＶＤＳチャネルの間で分割されるように増大され得る。その場合に、ワードクロックの周波数は、また、第２の装置１５０で増大され得る。
【００４８】
好ましい実施形態がここに開示されているが、本発明の概念及び適用範囲の中にある多数の変形が可能である。このような変形は、本願の明細書、図面及び特許請求の範囲を読むことでいわゆる当業者に明らかとなるであろう。従って、本発明は、添付の特許請求の範囲の精神及び適用範囲の中にある限り限定されない。
【図１】
2010503256.tif 000004
【図２】
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【図３】
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【図４】
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【国際調査報告】
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