(57)【要約】  第１の態様では不揮発性メモリセルを形成する方法が提供される。この方法は、（１）金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックを形成するステップを含み、ＭＩＭアンチヒューズスタックは、（ａ）第１の金属層と、（ｂ）第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、（ｃ）アンチヒューズ層の上に形成される第２の金属層と、を含む。この方法はまた、（２）堆積半導体材料を備える連続ｐ−ｉ−ｎダイオードを、ＭＩＭアンチヒューズスタックの上に形成するステップと、（３）堆積半導体材料に接触するシリサイド、シリサイド−ゲルマニド、またはゲルマニド層を形成するステップと、（４）シリサイド、シリサイド−ゲルマニド、またはゲルマニド層に接触する堆積半導体材料を結晶化するステップと、を含む。このメモリセルは、連続ｐ−ｉ−ｎダイオードと、ＭＩＭスタックと、を備える。これとは別の態様も提供される。
2010541253.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを形成する方法であって、
第１の金属層と、前記第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、前記アンチヒューズ層の上に形成される第２の金属層とを含む金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックを形成するステップと、
堆積半導体材料を備える連続ｐ−ｉ−ｎダイオードを、前記ＭＩＭアンチヒューズスタックの上に形成するステップと、
前記堆積半導体材料に接触するシリサイド、シリサイド−ゲルマニド、またはゲルマニド層を形成するステップと、
前記シリサイド、シリサイド−ゲルマニド、またはゲルマニド層に接触する前記堆積半導体材料を結晶化するステップと、を含み、
前記メモリセルは、前記連続ｐ−ｉ−ｎダイオードと前記ＭＩＭアンチヒューズスタックとを備える方法。
【請求項２】
請求項１記載の方法において、
前記アンチヒューズ層は、原子層堆積法を用いて形成される方法。
【請求項３】
請求項１記載の方法において、
前記アンチヒューズ層は、
前記第１の金属層の上にシリコン層を堆積し、かつ
二酸化シリコンを形成するために、前記シリコン層を酸化することにより形成される方法。
【請求項４】
請求項３記載の方法において、
酸窒化物を形成するために、二酸化シリコンを窒化するステップをさらに含む方法。
【請求項５】
請求項１記載の方法において、
前記アンチヒューズ層は、
前記第１の金属層の上にシリコン層を堆積し、かつ
窒化シリコンを形成するために、前記シリコン層を窒化することにより形成される方法。
【請求項６】
請求項５記載の方法において、
前記窒化シリコンを酸化するステップをさらに含む方法。
【請求項７】
請求項１記載の方法において、
前記アンチヒューズ層は、
前記第１の金属層の上にシリコン層を堆積し、かつ
酸窒化シリコンを形成するために、前記シリコン層を酸窒化することにより形成される方法。
【請求項８】
請求項１記載の方法において、
前記アンチヒューズ層の厚さは、約４０オングストローム以下である方法。
【請求項９】
請求項８記載の方法において、
前記アンチヒューズ層の厚さは、約１８オングストローム以下である方法。
【請求項１０】
請求項１記載の方法において、
前記第１の金属層と前記第２の金属層のうちの少なくとも一方は、窒化チタン、窒化タンタル、または窒化タングステンを含む方法。
【請求項１１】
請求項１記載の方法において、
前記堆積半導体材料は、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金を含む方法。
【請求項１２】
請求項１記載の方法において、
前記シリサイド、シリサイド−ゲルマニド、またはゲルマニドは、チタン・シリサイド、チタン・シリサイド−ゲルマニド、チタン・ゲルマニド、コバルト・シリサイド、コバルト・シリサイド−ゲルマニド、またはコバルト・ゲルマニドである方法。
【請求項１３】
請求項１記載の方法において、
前記連続ｐ−ｉ−ｎダイオードは、上部導体と下部導体との間に配置され、前記ＭＩＭアンチヒューズスタックは、前記連続ｐ−ｉ−ｎダイオードと前記下部導体との間に配置される方法。
【請求項１４】
請求項１記載の方法において、
前記連続ｐ−ｉ−ｎダイオードは、垂直方向を向いている方法。
【請求項１５】
請求項１記載の方法において、
前記堆積半導体材料は、多結晶または単一結晶粒である方法。
【請求項１６】
請求項１記載の方法において、
前記連続ｐ−ｉ−ｎダイオードを形成するステップは、
下部導体を形成するステップと、
前記下部導体を形成した後に、前記下部導体の上に前記ＭＩＭアンチヒューズスタックを形成するステップと、
前記ＭＩＭアンチヒューズスタックを形成した後に、前記ＭＩＭアンチヒューズスタックの上に半導体層スタックを堆積させるステップと、
１回のパターン成形工程でピラーを形成するために、前記半導体層スタックおよびＭＩＭアンチヒューズスタックをパターン成形しかつエッチングするステップと、
前記半導体層スタックおよびＭＩＭアンチヒューズスタックをパターン成形しかつエッチングした後に、前記ピラーの上に第２の導体を形成するステップと、
を含む方法。
【請求項１７】
請求項１６記載の方法において、
前記メモリセルをプログラムするために、前記アンチヒューズ層の一部分を絶縁破壊に晒すステップをさらに含む方法。
【請求項１８】
請求項１７記載の方法において、
前記アンチヒューズ層の一部分を絶縁破壊に晒すステップは、前記第１の導体と前記第２の導体との間にプログラミング電圧を印加するステップを含む方法。
【請求項１９】
請求項１８記載の方法において、
前記プログラミング電圧は、約７ボルトを超過しない方法。
【請求項２０】
請求項１記載の方法により形成されるメモリセル。
【請求項２１】
基板の上に第１のメモリ段をモノリシック的に形成する方法であって、
第１の方向に延在する概ね平行で概ね同一平面上の複数の第１の導体を、前記基板の上に形成するステップと、
第１の金属層と、前記第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、前記アンチヒューズ層の上に形成される第２の金属層とを各々含む複数のＭＩＭアンチヒューズスタックを、前記第１の導体の上に形成するステップと、
シリサイド、シリサイド−ゲルマニド、またはゲルマニド層に接触し結晶化される半導体材料を各々備える複数の垂直な連続ｐ−ｉ−ｎダイオードを、前記ＭＩＭアンチヒューズスタックの上に形成するステップと、
前記第１の方向とは異なる第２の方向に延在する概ね平行で概ね同一平面上の複数の第２の導体を、前記連続ｐ−ｉ−ｎダイオードの上に形成するステップと、を含み、
各連続ｐ−ｉ−ｎダイオードは、前記ＭＩＭアンチヒューズスタックの１つの上に、前記第１の導体の１つと前記第２の導体の１つとの間に垂直に配置される方法。
【請求項２２】
請求項２１記載の方法において、
各ＭＩＭアンチヒューズスタックの前記アンチヒューズ層は、原子層堆積法により形成される方法。
【請求項２３】
請求項２１記載の方法において、
各ＭＩＭアンチヒューズスタックの前記アンチヒューズ層は、
前記第１の金属層の上にシリコン層を堆積し、かつ
二酸化シリコンを形成するために、前記シリコン層を酸化することにより形成される方法。
【請求項２４】
請求項２３記載の方法において、
酸窒化物を形成するために、二酸化シリコンを窒化するステップをさらに含む方法。
【請求項２５】
請求項２１記載の方法において、
前記アンチヒューズ層は、
前記第１の金属層の上にシリコン層を堆積し、かつ
窒化シリコンを形成するために、前記シリコン層を窒化することにより形成される方法。
【請求項２６】
請求項２５記載の方法において、
前記窒化シリコンを酸化するステップをさらに含む方法。
【請求項２７】
請求項２１記載の方法において、
前記アンチヒューズ層は、
前記第１の金属層の上にシリコン層を堆積し、
酸窒化シリコンを形成するために、前記シリコン層を酸窒化することにより形成される方法。
【請求項２８】
請求項２１記載の方法において、
前記半導体材料は、シリコン、ゲルマニウム、およびシリコン−ゲルマニウム合金のうちの少なくとも１つを含む方法。
【請求項２９】
請求項２１記載の方法において、
前記基板は、単結晶シリコンを含む方法。
【請求項３０】
請求項２１記載の方法において、
前記第１のメモリ段の上には、少なくとも第２のメモリ段がモノリシック的に形成される方法。
【請求項３１】
請求項２１記載の方法により形成される第１のメモリ段。
【請求項３２】
基板の上にモノリシックな三次元メモリアレイを形成する方法であって、
（ａ）前記基板の上に第１のメモリ段をモノリシック的に形成するステップと、
（ｂ）前記第１のメモリ段の上に第２のメモリ段をモノリシック的に形成するステップと、を含み、
前記第１のメモリ段は、
（ｉ）第１の方向に延在する概ね平行で概ね同一平面上の複数の第１の導体を形成し、
（ｉｉ）前記第１の方向とは異なる第２の方向に延在する概ね平行で概ね同一平面上の複数の第２の導体を、前記第１の導体の上に形成し、
（ｉｉｉ）シリサイド、シリサイド−ゲルマニド、またはゲルマニド層に接触し結晶化される堆積半導体材料からなり、前記第１の導体の１つと前記第２の導体の１つとの間に垂直に各々配置される複数の垂直な連続ｐ−ｉ−ｎダイオードを形成し、
（ｉｖ）第１の金属層と、前記第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、前記アンチヒューズ層の上に形成される第２の金属層とを各々含む複数の金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックを形成し、かつ
（ｖ）前記ＭＩＭアンチヒューズスタックの１つの上に直列に配置される前記ダイオードの１つを各々備える複数のメモリセルを形成することにより形成される方法。
【請求項３３】
請求項３２記載の方法において、
各ＭＩＭアンチヒューズスタックの前記アンチヒューズ層は、原子層堆積法により形成される方法。
【請求項３４】
請求項３２記載の方法において、
各ＭＩＭアンチヒューズスタックの前記アンチヒューズ層は、
前記第１の金属層の上にシリコン層を堆積し、かつ
二酸化シリコンを形成するために、前記シリコン層を酸化することにより形成される方法。
【請求項３５】
請求項３４記載の方法において、
酸窒化物を形成するために、二酸化シリコンを窒化するステップをさらに含む方法。
【請求項３６】
請求項３２記載の方法において、
各ＭＩＭアンチヒューズスタックの前記アンチヒューズ層は、
前記第１の金属層の上にシリコン層を堆積し、かつ
窒化シリコンを形成するために、前記シリコン層を窒化することにより形成される方法。
【請求項３７】
請求項３６記載の方法において、
前記窒化シリコンを酸化するステップをさらに含む方法。
【請求項３８】
請求項３２記載の方法において、
前記アンチヒューズ層は、
前記第１の金属層の上にシリコン層を堆積し、かつ
酸窒化シリコンを形成するために、前記シリコン層を酸窒化することにより形成される方法。
【請求項３９】
請求項３２記載の方法において、
前記堆積半導体材料は、シリコン、ゲルマニウム、およびシリコン−ゲルマニウム合金のうちの少なくとも１つを含む方法。
【請求項４０】
請求項３２記載の方法において、
前記基板は、単結晶シリコンを含む方法。
【請求項４１】
請求項３２記載の方法により形成されるモノリシックな三次元メモリアレイ。
【請求項４２】
半導体デバイスであって、
第１の金属層と、前記第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、前記アンチヒューズ層の上に形成される第２の金属層とを含む金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックと、
前記ＭＩＭアンチヒューズの上に形成され、かつシリサイド、ゲルマニド、またはシリサイド−ゲルマニド層の近傍で結晶化される堆積半導体材料からなる連続ｐ−ｉ−ｎダイオードと、
を備える半導体デバイス。
【請求項４３】
請求項４２記載の半導体デバイスにおいて、
前記第１および第２の金属層のうちの少なくとも一方は、窒化チタン、窒化タンタル、または窒化タングステンを含む半導体デバイス。
【請求項４４】
請求項４２記載の半導体デバイスにおいて、
前記半導体材料は、多結晶または単一結晶粒である半導体デバイス。
【請求項４５】
請求項４２記載の半導体デバイスにおいて、
前記アンチヒューズ層は、原子層堆積法を用いて形成される半導体デバイス。
【請求項４６】
請求項４２記載の半導体デバイスにおいて、
前記ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、前記シリコン層を酸化することにより形成される二酸化シリコンである半導体デバイス。
【請求項４７】
請求項４２記載の半導体デバイスにおいて、
前記ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は酸窒化物である半導体デバイス。
【請求項４８】
請求項４２記載の半導体デバイスにおいて、
前記ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、前記シリコン層を窒化することにより形成される窒化シリコンである半導体デバイス。
【請求項４９】
請求項４２記載の半導体デバイスにおいて、
前記アンチヒューズ層の厚さは、約４０オングストローム以下である半導体デバイス。
【請求項５０】
請求項４９記載の半導体デバイスにおいて、
前記アンチヒューズ層の厚さは、約１８オングストローム以下である半導体デバイス。
【請求項５１】
請求項４２記載の半導体デバイスにおいて、
前記シリサイド、シリサイド−ゲルマニド、またはゲルマニド層は、チタン・シリサイド、チタン・シリサイド−ゲルマニド、チタン・ゲルマニド、コバルト・シリサイド、コバルト・シリサイド−ゲルマニド、またはコバルト・ゲルマニドである半導体デバイス。
【請求項５２】
請求項４２記載の半導体デバイスにおいて、
前記半導体材料は、シリコン、ゲルマニウム、およびシリコン−ゲルマニウム合金のうちの少なくとも１つを含む半導体デバイス。
【請求項５３】
請求項４２記載の半導体デバイスにおいて、
前記連続ｐ−ｉ−ｎダイオードは、垂直方向を向き、かつ前記連続ｐ−ｉ−ｎダイオードより下の下部導体と前記連続ｐ−ｉ−ｎダイオードより上の上部導体との間に配置され、前記ＭＩＭアンチヒューズスタックは、前記連続ｐ−ｉ−ｎダイオードと前記下部導体との間に配置される半導体デバイス。
【請求項５４】
請求項５３記載の半導体デバイスにおいて、
前記アンチヒューズ層の一部分は絶縁破壊を被り、前記アンチヒューズ層を通じて前記連続ｐ−ｉ−ｎダイオードと前記下部導体との間に導電路を形成する半導体デバイス。
【請求項５５】
請求項５３記載の半導体デバイスにおいて、
前記下部導体、前記連続ｐ−ｉ−ｎダイオード、前記ＭＩＭアンチヒューズスタック、および前記上部導体はいずれも、半導体基板の上に形成される半導体デバイス。
【請求項５６】
請求項５３記載の半導体デバイスにおいて、
前記連続ｐ−ｉ−ｎダイオードおよびＭＩＭアンチヒューズスタックは、ピラー形状である半導体デバイス。
【請求項５７】
請求項４２記載の半導体デバイスにおいて、
前記シリサイド、シリサイド−ゲルマニド、またはゲルマニド層は、完成した前記半導体デバイスには存在しない半導体デバイス。
【請求項５８】
第１のメモリ段であって、
基板の上に形成される概ね平行で概ね同一平面上の複数の第１の導体と、
前記第１の導体の上に形成される概ね平行で概ね同一平面上の複数の第２の導体と、
シリサイド、ゲルマニド、またはシリサイド−ゲルマニド層の近傍で結晶化される半導体材料を備える複数の垂直な連続ｐ−ｉ−ｎダイオードと、
第１の金属層と、前記第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、前記アンチヒューズ層の上に形成される第２の金属層とを各々含み、かつ前記ｐ−ｉ−ｎダイオードの下に位置する複数の金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックと、
前記ｐ−ｉ−ｎダイオードの１つと、前記ＭＩＭアンチヒューズスタックの１つとを各々備える複数のメモリセルと、を備え、
前記連続ｐ−ｉ−ｎダイオードの各々は、前記ＭＩＭアンチヒューズスタックの１つの上に、前記第１の導体の１つと前記第２の導体の１つとの間に配置される第１のメモリ段。
【請求項５９】
請求項５８記載の第１のメモリ段において、
各ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、前記シリコン層を酸化することにより形成される二酸化シリコンである第１のメモリ段。
【請求項６０】
請求項５８記載の第１のメモリ段において、
各ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、酸窒化物である第１のメモリ段。
【請求項６１】
請求項５８記載の第１のメモリ段において、
各ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、前記シリコン層を窒化することにより形成される窒化シリコンである第１のメモリ段。
【請求項６２】
請求項５８記載の第１のメモリ段において、
各ＭＩＭアンチヒューズスタックの前記第１および第２の金属層のうちの少なくとも一方は、窒化チタン、窒化タンタル、または窒化タングステンを含む第１のメモリ段。
【請求項６３】
請求項５８記載の第１のメモリ段において、
前記半導体材料は、シリコン、ゲルマニウム、およびシリコン−ゲルマニウム合金のうちの少なくとも１つを含む第１のメモリ段。
【請求項６４】
請求項５８記載の第１のメモリ段において、
前記シリサイド、シリサイド−ゲルマニド、またはゲルマニド層は、前記連続ｐ−ｉ−ｎダイオードの上に配置される第１のメモリ段。
【請求項６５】
請求項５８記載の第１のメモリ段において、
前記連続ｐ−ｉ−ｎダイオードの各々は、ピラー形状にて前記ＭＩＭアンチヒューズスタックの１つと直列に結合される第１のメモリ段。
【請求項６６】
請求項５８記載の第１のメモリ段において、
前記第１のメモリ段の上には、少なくとも第２のメモリ段がモノリシック的に形成される第１のメモリ段。
【請求項６７】
基板の上に形成されるモノリシックな三次元メモリアレイであって、
（ａ）前記基板の上にモノリシック的に形成される第１のメモリ段と、
（ｂ）前記第１のメモリ段の上にモノリシック的に形成される第２のメモリ段と、を備え、
前記第１のメモリ段は、
（ｉ）第１の方向に延在する概ね平行で概ね同一平面上の複数の第１の導体と、
（ｉｉ）前記第１の導体の上にあって、前記第１の方向とは異なる第２の方向に延在する概ね平行で概ね同一平面上の複数の第２の導体と、
（ｉｉｉ）シリサイド、シリサイド−ゲルマニド、またはゲルマニド層の近傍で結晶化される堆積半導体材料からなり、前記第１の導体の１つと前記第２の導体の１つとの間に垂直に各々配置される複数の垂直な連続ｐ−ｉ−ｎダイオードと、
（ｉｖ）第１の金属層と、前記第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、前記アンチヒューズ層の上に形成される第２の金属層とを各々含み、かつ前記ｐ−ｉ−ｎダイオードの下に位置する複数の金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックと、
（ｖ）直列に配置された前記ダイオードの１つと前記ＭＩＭアンチヒューズスタックの１つとを各々備える複数のメモリセルと、
を備えるモノリシックな三次元メモリアレイ。
【請求項６８】
請求項６７記載のモノリシックな三次元メモリアレイにおいて、
各ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、前記シリコン層を酸化することにより形成される二酸化シリコンであるモノリシックな三次元メモリアレイ。
【請求項６９】
請求項６７記載のモノリシックな三次元メモリアレイにおいて、
各ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、酸窒化物であるモノリシックな三次元メモリアレイ。
【請求項７０】
請求項６７記載のモノリシックな三次元メモリアレイにおいて、
各ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、前記シリコン層を窒化することにより形成される窒化シリコンであるモノリシックな三次元メモリアレイ。
【請求項７１】
請求項６７記載のモノリシックな三次元メモリアレイにおいて、
前記半導体材料は、シリコン、ゲルマニウム、およびシリコン−ゲルマニウム合金のうちの少なくとも１つを備えるモノリシックな三次元メモリアレイ。
【請求項７２】
請求項６７記載のモノリシックな三次元メモリアレイにおいて、
前記基板は、単結晶シリコンを備えるモノリシックな三次元メモリアレイ。
【請求項７３】
デバイスであって、
半導体材料を備える連続ｐ−ｉ−ｎダイオードと、
前記連続ｐ−ｉ−ｎダイオードの前記半導体材料に接触するシリサイドまたはシリサイド−ゲルマニド層と、
第１の金属層と、前記第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、前記アンチヒューズ層の上に形成される第２の金属層とを含み、かつ前記ｐ−ｉ−ｎダイオードの下に位置する金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックと、を備え、
前記連続ｐ−ｉ−ｎダイオードと前記ＭＩＭアンチヒューズスタックは、第１の導体と第２の導体との間で電気的に直列に配置されるデバイス。
【請求項７４】
請求項７３記載のデバイスにおいて、
前記ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、前記シリコン層を酸化することにより形成される二酸化シリコンであるデバイス。
【請求項７５】
請求項７３記載のデバイスにおいて、
前記ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、酸窒化物であるデバイス。
【請求項７６】
請求項７３記載のデバイスにおいて、
前記ＭＩＭアンチヒューズスタックは、前記第１の金属層の上に形成されたシリコン層を含み、前記アンチヒューズ層は、前記シリコン層を窒化することにより形成される窒化シリコンであるデバイス。
【請求項７７】
請求項７３記載のデバイスにおいて、
前記半導体材料は、シリコン、ゲルマニウム、およびシリコン−ゲルマニウム合金のうちの少なくとも１つを備えるデバイス。
【請求項７８】
請求項７３記載のデバイスにおいて、
前記シリサイド、シリサイド−ゲルマニド、またはゲルマニド層は、前記連続ｐ−ｉ−ｎダイオードの上に配置されるデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導体間に電気的に直列に形成されるダイオードと絶縁破壊アンチヒューズとを含む不揮発性メモリセルに関する。通常は、かかるメモリセルのプログラミングに要する電圧を最小限に抑えると有利である。
【背景技術】
【０００２】
本願は、その全体が本願明細書において参照により援用されている２００７年９月２８日に出願された「Vertical Diode Based Memory Cells Having a Lowered Programming Voltage and Methods of Forming the Same」という米国特許出願第１１／８６４，８４８号（特許文献１）（代理人整理番号：ＳＤ−ＭＸＤ−０３４３）に対して優先権を主張する。
【０００３】
関連出願
本願は、本願の出願人により所有されかつその全体が本願明細書において参照により援用されている２００７年９月２８日に出願されたHernerの「Multiple Antifuse Memory Cells and Methods to Form, Program, and Sense the Same 」という米国特許出願第１１／８６４，８７０号（特許文献２）（代理人整理番号：ＭＸＤ−０３４６）に関連する。  本願はまた、本発明の出願人により所有されかつその全体が本願明細書において参照により援用されているPetti らの「Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide」という米国特許第６，９４６，７１９号（特許文献３）の一部継続出願である２００４年９月２９日に出願されたHernerの「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許出願第１０／９５４，５１０号（特許文献４）に関連する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願第１１／８６４，８４８号
【特許文献２】米国特許出願第１１／８６４，８７０号
【特許文献３】米国特許第６，９４６，７１９号
【特許文献４】米国特許出願第１０／９５４，５１０号
【特許文献５】米国特許第６，９５２，０３０号
【特許文献６】米国特許出願第１０／９５５，５４９号
【特許文献７】米国特許出願第１１／１４８，５３０号
【特許文献８】米国特許出願第１１／１２５，６０６号
【特許文献９】米国特許出願第１１／４４４，９３６号
【特許文献１０】米国特許出願第１１／２９８，３３１号
【特許文献１１】米国特許出願第１０／７２８，４３６号
【特許文献１２】米国特許出願第１０／８１５，３１２号
【特許文献１３】米国特許出願第１１／６９２，１５１号
【特許文献１４】米国特許出願第１１／４９６，９８６号
【特許文献１５】米国特許第５，９１５，１６７号
【発明の概要】
【０００５】
第１の態様では不揮発性メモリセルを形成する方法が提供される。この方法は、（１）金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックを形成するステップを含み、ＭＩＭアンチヒューズスタックは、（ａ）第１の金属層と、（ｂ）第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、（ｃ）アンチヒューズ層の上に形成される第２の金属層と、を含む。この方法はまた、（２）堆積半導体材料を備える連続ｐ−ｉ−ｎダイオードを、ＭＩＭアンチヒューズスタックの上に形成するステップと、（３）堆積半導体材料に接触するシリサイド、シリサイド−ゲルマニド、またはゲルマニド層を形成するステップと、（４）シリサイド、シリサイド−ゲルマニド、またはゲルマニド層に接触する堆積半導体材料を結晶化するステップと、を含む。このメモリセルは、連続ｐ−ｉ−ｎダイオードと、ＭＩＭアンチヒューズスタックと、を備える。
【０００６】
本発明の第２の態様では、基板の上に第１のメモリ段をモノリシック的に形成する方法が提供される。この方法は、（１）第１の方向に延在する概ね平行で概ね同一平面上の複数の第１の導体を、基板の上に形成するステップと、（２）複数のＭＩＭアンチヒューズスタックを、第１の導体の上に形成するステップと、を含み、各ＭＩＭアンチヒューズスタックは、（ａ）第１の金属層と、（ｂ）第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、（ｃ）アンチヒューズ層の上に形成される第２の金属層と、を含む。この方法はまた、（３）シリサイド、シリサイド−ゲルマニド、またはゲルマニド層に接触し結晶化される半導体材料を各々備える複数の垂直な連続ｐ−ｉ−ｎダイオードを、ＭＩＭアンチヒューズスタックの上に形成するステップと、（４）第１の方向とは異なる第２の方向に延在する概ね平行で概ね同一平面上の複数の第２の導体を、連続ｐ−ｉ−ｎダイオードの上に形成するステップと、を含み、各連続ｐ−ｉ−ｎダイオードは、ＭＩＭスタックの１つの上に、第１の導体の１つと第２の導体の１つとの間に垂直に配置される。
【０００７】
本発明の第３の態様では、基板の上にモノリシックな三次元メモリアレイを形成する方法が提供される。この方法は、（ａ）基板の上に第１のメモリ段をモノリシック的に形成するステップを含み、第１のメモリ段は、（ｉ）第１の方向に延在する概ね平行で概ね同一平面上の複数の第１の導体を形成し、（ｉｉ）第１の方向とは異なる第２の方向に延在する概ね平行で概ね同一平面上の複数の第２の導体を、第１の導体の上に形成し、（ｉｉｉ）シリサイド、シリサイド−ゲルマニド、またはゲルマニド層に接触し結晶化される堆積半導体材料からなり、第１の導体の１つと第２の導体の１つとの間に垂直に各々配置される複数の垂直な連続ｐ−ｉ−ｎダイオードを形成し、（ｉｖ）複数の金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックを形成し、かつ（ｖ）ＭＩＭアンチヒューズスタックの１つの上に直列に配置されるダイオードの１つを各々備える複数のメモリセルを形成することにより形成される。各々のＭＩＭアンチヒューズスタックは、（１）第１の金属層と、（２）第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、（３）アンチヒューズ層の上に形成される第２の金属層と、を含む。
【０００８】
本発明の第４の態様では、金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックを含む半導体デバイスが提供される。ＭＩＭアンチヒューズスタックは、（ａ）第１の金属層と、（ｂ）第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、（ｃ）アンチヒューズ層の上に形成される第２の金属層と、を含む。この半導体デバイスはまた、ＭＩＭアンチヒューズの上に形成され、かつシリサイド、ゲルマニド、またはシリサイド−ゲルマニド層の近傍で結晶化される堆積半導体材料からなる連続ｐ−ｉ−ｎダイオードを備える。
【０００９】
本発明の第５の態様では第１のメモリ段が提供される。この第１のメモリ段は、（１）基板の上に形成される概ね平行で概ね同一平面上の複数の第１の導体と、（２）第１の導体の上に形成される概ね平行で概ね同一平面上の複数の第２の導体と、（３）シリサイド、シリサイド−ゲルマニド、またはゲルマニド層の近傍で結晶化される半導体材料を備える複数の垂直な連続ｐ−ｉ−ｎダイオードと、（４）ｐ−ｉ−ｎダイオードの下に位置する複数の金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックと、を備え、各ＭＩＭアンチヒューズスタックは、（ａ）第１の金属層と、（ｂ）第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、（ｃ）アンチヒューズ層の上に形成される第２の金属層と、を含む。連続ｐ−ｉ−ｎダイオードの各々は、ＭＩＭアンチヒューズスタックの１つの上に、第１の導体の１つと第２の導体の１つとの間に配置される。第１のメモリ段はまた、複数のメモリセルを含み、各メモリセルは、ｐ−ｉ−ｎダイオードの１つと、ＭＩＭアンチヒューズスタックの１つと、を備える。
【００１０】
本発明の第６の態様では、基板の上にモノリシックな三次元メモリアレイが形成され、このモノリシックな三次元メモリアレイは、基板の上にモノリシック的に形成された第１のメモリ段を含み、第１のメモリ段は、（ｉ）第１の方向に延在する概ね平行で概ね同一平面上の複数の第１の導体と、（ｉｉ）第１の導体の上にあって、第１の方向とは異なる第２の方向に延在する概ね平行で概ね同一平面上の複数の第２の導体と、（ｉｉｉ）シリサイド、シリサイド−ゲルマニド、またはゲルマニド層の近傍で結晶化される堆積半導体材料からなり、第１の導体の１つと第２の導体の１つとの間に垂直に各々配置される複数の垂直な連続ｐ−ｉ−ｎダイオードと、（ｉｖ）ｐ−ｉ−ｎダイオードの下に位置する複数の金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックと、（ｖ）直列に配置されたダイオードの１つとＭＩＭアンチヒューズスタックの１つとを各々備える複数のメモリセルと、を備え、ＭＩＭアンチヒューズスタックは、（ａ）第１の金属層と、（ｂ）第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、（ｃ）アンチヒューズ層の上に形成される第２の金属層と、を各々含む。モノリシックな三次元メモリアレイはまた、第１のメモリ段の上にモノリシック的に形成される第２のメモリ段を含む。
【００１１】
本発明の第７の態様のデバイスは、（１）半導体材料を備える連続ｐ−ｉ−ｎダイオードと、（２）連続ｐ−ｉ−ｎダイオードの半導体材料に接触するシリサイドまたはシリサイド−ゲルマニド層と、（３）ｐ−ｉ−ｎダイオードの下に位置する金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックと、を備える。ＭＩＭアンチヒューズスタックは、（ａ）第１の金属層と、（ｂ）第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、（ｃ）アンチヒューズ層の上に形成される第２の金属層と、を含む。連続ｐ−ｉ−ｎダイオードとＭＩＭアンチヒューズスタックは、第１の導体と第２の導体との間で電気的に直列に配置される。
【００１２】
以下の詳細な説明と、添付の特許請求の範囲と、添付の図面とから、本発明のさらなる特徴および態様がさらに明白となる。
【図面の簡単な説明】
【００１３】
【図１】米国特許第６，９５２，０３０号（特許文献５）のメモリセルの斜視図である。
【図２】メモリセルを備えるメモリ段の斜視図である。
【図３】クロスポイントメモリアレイの中で半選択されたセルＨおよびＦと、選択されていないセルＵとが誤ってプログラムされるのを回避しながら、選択されたセルＳをプログラムするためのバイアス方式を示す回路図である。
【図４】低いプログラミング電圧によりクロスポイントアレイの中で選択されたセルＳと、半選択されたセルＨおよびＦと、選択されていないセルＵとにかかる電圧を示す回路図である。
【図５】本発明の典型的な実施形態に従い形成されたメモリセルの断面図である。
【図６】本発明の代替の実施形態に従い形成されたメモリセルの断面図である。
【図７】本発明の別の代替の実施形態に従い形成されたメモリセルの断面図である。
【図８Ａ】本発明の典型的な実施形態に従い形成されたモノリシックな三次元メモリアレイで第１のメモリ段の形成段階を示す断面図である。
【図８Ｂ】本発明の典型的な実施形態に従い形成されたモノリシックな三次元メモリアレイで第１のメモリ段の形成段階を示す断面図である。
【図８Ｃ】本発明の典型的な実施形態に従い形成されたモノリシックな三次元メモリアレイで第１のメモリ段の形成段階を示す断面図である。
【発明を実施するための形態】
【００１４】
図１は、Hernerらの「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献５）に記載されたメモリセルの一実施形態を示す。この不揮発性メモリセルのピラー１００は、上部導体１０６と下部導体１０８との間に電気的に直列に配置されたダイオード１０２と、絶縁破壊アンチヒューズ１０４と、を含む。このメモリセルの初期状態で上部導体１０６と下部導体１０８との間に読み出し電圧が印加されると、ごく僅かな電流しか流れない。比較的大きいプログラミング電圧の印加により図１のメモリセルは永久的に変化し、プログラミングの後には同じ読み出し電圧で格段に多くの電流が流れるようになる。この同じ印加された読み出し電圧における電流の差により未プログラムセルとプログラム済みセルを区別することができる。例えば、データ「１」とデータ「０」を区別できる。
【００１５】
本発明の出願人により所有されかつその全体が本願明細書において参照により援用されている２００４年９月２９日に出願されたHernerらの「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献６）と、２００５年６月８日に出願されたHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献７）とに記載されているように、ダイオード１０２は半導体材料から形成され、この半導体材料は、初期状態のまだプログラムされていないデバイスにおいて比較的高い抵抗状態にある。ダイオード１０２へのプログラミング電圧の印加により半導体材料は高抵抗状態から低抵抗状態に変化する。
【００１６】
図１に示すようなセルでは、プログラミング電圧が２つの働きをしなければならない。すなわち、ダイオード１０２の半導体材料を高抵抗状態から低抵抗状態に変え、また、絶縁破壊アンチヒューズ１０４の誘電材料で絶縁破壊を起こさなければならない。絶縁破壊のときには、絶縁破壊アンチヒューズ１０４に少なくとも１つの導電路が永久的に形成される。
【００１７】
図２は、図１のようなセルからなる第１のメモリセル段の一部を示すもので、複数のメモリセルがクロスポイントアレイに配置されている。上部導体１０６と下部導体１０８との間にはメモリセルのピラー１００（図１のダイオード１０２と、アンチヒューズ１０４と、を備える）が配置されている。上部導体１０６は下部導体１０８の上にあり、下部導体１０８とは異なる方向、好ましくは下部導体１０８に対して垂直に延在する。かかるメモリ段を２段、３段、４段以上と垂直に積み重ねることで、モノリシックな三次元メモリアレイを形成することができる。
【００１８】
図３は、図２に示すようなクロスポイントメモリアレイでメモリセルのプログラミングに用いるバイアス方式を示す。選択されたセルＳが１０ボルトのプログラミング電圧に晒されると仮定する（ここでの供給電圧は例にすぎない）。選択されたビット線Ｂ０は１０ボルトに設定され、選択されたワード線Ｗ０は０ボルトに設定され、選択されたセルＳには１０ボルトがかかる。選択されたセルＳとビット線Ｂ０を共有するセルＦが誤ってプログラムされるのを防ぐため、選択されていないワード線Ｗ１は９ボルトに設定される。この場合、セルＦにかかる電圧は僅か１ボルトで、これはセルＦのダイオードのターンオン電圧を下回る。同様に、選択されていないビット線Ｂ１が１ボルトに設定されることにより、選択されたセルＳとワード線Ｗ０を共有するセルＨにかかる電圧は僅か１ボルトとなる。選択されていないセルＵは、選択されたセルＳとワード線もビット線も共有しておらず、−８ボルトがかかる。なお、この簡略化された図には、１つのみの選択されていないビット線Ｂ１と、１つのみの選択されていないワード線Ｗ１が示されている。実際には、選択されないワード線とビット線が数多く存在することになる。Ｎ本のビット線とＭ本のワード線からなるアレイならば、Ｎ−１個のＦセルとＭ−１個のＨセルがあり、Ｕセルは（Ｎ−１）×（Ｍ−１）個と数多く存在する。
【００１９】
それぞれのＵセルのダイオードはこれの降伏電圧を下回る電圧で逆バイアス状態にあり、このセルを流れる電流は最小限に抑えられる。（ダイオードは非対称的に電流を伝導し、一方向の電流は反対方向より容易く流れる。）しかし、ある程度の逆方向漏洩電流が必然的に発生し、Ｕセルは数多く存在するため、この逆方向漏洩電流が選択されたセルのプログラミング中にかなりの電力を浪費する。選択されたセルＳのプログラミング中には、プログラムされたＨセルとＦセルの順方向電流も、少量ではあるが、同様に電力を浪費する。また、多くの場合、高プログラミング電圧を発生させること自体困難である。これらの理由から、かかるクロスポイントメモリアレイにおいて、選択されるメモリセルのプログラミングに要する電気パルスの大きさを最小限に抑えるのが望ましい。
【００２０】
形状サイズとは、フォトリソグラフィプロセスで形成できる最小形状のことである。通常、トランジスタのように水平方向のデバイスならば、形状サイズが小さいほど、デバイスの作動に要する電圧も少なくなる。しかし、図１のメモリセルではメモリセルが垂直方向になっているため、概して、ダイオード１０２の半導体材料の変換とアンチヒューズ１０４の破壊に要する電気パルスの大きさは形状サイズにともない減少しない。
【００２１】
特許文献４では、絶縁破壊アンチヒューズにシリコン等の半導体材料から形成された半導体ダイオードを組み合わせる。ダイオードの半導体材料は形成時に低抵抗状態にあり、高抵抗状態から低抵抗状態に変える必要はない。
【００２２】
特許文献５と特許文献６のダイオード形成にあたっては、アモルフォス状態のシリコン等の半導体材料を堆積させ、熱焼きなましによりシリコンを結晶化し、多結晶シリコンまたはポリシリコンダイオードを形成する。特許文献７に記載されているように、二酸化シリコンや窒化チタン等の高格子不整合材のみに接触した状態で堆積アモルフォスシリコンが結晶化されると、多数の結晶欠陥を含むポリシリコンが形成され、抵抗が高くなる。この重度欠陥ポリシリコンの中にプログラミングパルスを印加するとポリシリコンが外見上変化し、抵抗は低くなる。
【００２３】
しかし、チタン・シリサイドやコバルト・シリサイド等の適切なシリサイド層に接触した状態で堆積アモルフォスが結晶化されると、得られた結晶化シリコンの品質は格段に上がり、欠陥が減少し、抵抗が格段に低くなることを見出した。チタン・シリサイドやコバルト・シリサイドの格子間隔はシリコンのものに近似し、適切なシリサイド層と好適な方向で接触した状態でアモルフォスシリコンが結晶化されると、シリサイドがシリコンの結晶成長のテンプレートとなって欠陥形成を最小限に抑えると考えられている。このプロセスにより、シリコンからなる垂直ダイオードでは、特に横方向の寸法が小さいダイオードの場合、単一結晶粒まで粒界形成を抑えることができる。高格子不整合材のみの近傍で結晶化される重度欠陥シリコンと違って、シリサイド層に接触した状態で結晶化された軽度欠陥・低抵抗シリコンでは、大きな電気パルスが印加されても抵抗が著しく変化することはない。
【００２４】
かかる軽度欠陥・低抵抗ダイオードを絶縁破壊アンチヒューズに組み合わせたメモリセルでは、絶縁破壊アンチヒューズを破壊するプログラミングパルスで十分である（ダイオードの半導体材料は初期状態より既に低抵抗であるため、高抵抗−低抵抗変換は必要ない）。
【００２５】
特許文献４の実施形態では、軽度欠陥・低抵抗ダイオードは、このダイオードの上に位置する二酸化シリコン等の従来の誘電材料からなる絶縁破壊アンチヒューズと組み合わせられている。本発明の実施形態では、軽度欠陥・低抵抗ダイオードは、このダイオードの下に位置する、二酸化シリコン、酸窒化物、窒化シリコン等の従来の誘電材料からなる絶縁破壊アンチヒューズ（金属−絶縁体−金属（ＭＩＭ）「アンチヒューズ」スタック等）と組み合わせられている。軽度欠陥・低抵抗ダイオードは、（前述したような）好適な方向および／または格子間隔のシリサイドの近傍で結晶化された堆積半導体材料から形成される。用語「堆積半導体材料」は、デバイスの基礎となる単結晶基板を除く、予め堆積されたシリコン、ゲルマニウム、および／またはシリコン−ゲルマニウム合金等の半導体材料を指す。ここで用いる金属−絶縁体−金属（ＭＩＭ）スタックは、絶縁体を「挟む」２つの金属層のほかに１つ以上の層を含んでもよい。例えば、実施形態によっては、下部金属層の上に形成され酸化および／または窒化により絶縁層を形成するシリコン層を含んでもよい。さらに、この絶縁層の上に上部金属層を形成してもよい。ここでは便宜上そのような構造も（金属−半導体−絶縁体−金属（ＭＳＩＭ）スタックとは呼ばず）ＭＩＭスタックと呼ぶ。
【００２６】
本発明のメモリセルのプログラミングに要する電圧は、絶縁破壊によりアンチヒューズを破壊するための電圧であればよい。
実施形態によっては、シリコン層を堆積させ、これを酸化することによって二酸化シリコンアンチヒューズを形成する。あるいは、アンモニア等の窒化種中でシリコン層を窒化して窒化シリコンアンチヒューズを形成してもよい。実施形態によっては、原子層堆積法（ＡＬＤ）等により二酸化シリコンおよび／または窒化シリコンアンチヒューズを直接堆積させてもよい。
【００２７】
二酸化シリコンアンチヒューズの典型的な厚さは約８〜３０オングストロームとし、堆積シリコン層の酸化により形成される二酸化シリコンアンチヒューズの場合はより好ましくは約１６〜１８オングストロームとし、ＡＬＤによって堆積される二酸化シリコンの場合は約１２〜１４オングストロームとする。（酸化物形成の前、最中、または後に、アンモニアや亜酸化窒素等の窒素源中での焼きなましにより二酸化シリコンアンチヒューズ層を窒化し、酸窒化物アンチヒューズを形成することもできる。）窒化シリコンアンチヒューズの典型的な厚さは約１０〜４０オングストロームとする。これらの薄いアンチヒューズ層は漏洩電流が低く、低い電圧（例えば、約４．５から６ボルト）で破壊できる。
【００２８】
本発明の１つ以上の実施形態では、温度が比較的低いプロセス（例えば、約３００〜７００℃）でアンチヒューズを形成する。例えば、アンチヒューズの形成は、プラズマ支援化学蒸着（ＣＶＤ）等の低温シリコン堆積プロセスを含み、続いて低温高速熱酸化（ＲＴＯ）等の低温酸化プロセスを含んでもよい。同様に、ＡＬＤ等の低温堆積プロセスによって二酸化シリコンを直接的に形成することもできる。概して、複雑な半導体デバイスの製造では、処理温度を下げてドーパントの拡散や剥離等を最小限に抑えると有利である。
【００２９】
ダイオードは非対称的に電流を伝導し、逆方向バイアスより順方向バイアスのほうが伝導し易い。逆方向漏洩電流、すなわち逆バイアス下で流れる電流は、好ましくない。逆方向漏洩電流は、ダイオードにかかる負電圧の減少にともないスーパリニアに減少する。例えば、本発明のように低抵抗半導体材料から形成される形状サイズが０．１５マイクロメートルの典型的なダイオードに−７ボルトのバイアスをかけると、逆方向漏洩電流は−７．５×１０-11 アンペアになった。バイアス電圧が−５．５ボルトのとき、逆方向漏洩電流は−３．０×１０-11 アンペアまで大幅に減少した。バイアス電圧が−４．５ボルトのとき、逆方向漏洩電流は−１．６×１０-11 アンペアまで減少した。前述したように、図２に示すクロスポイントアレイにおいて、選択されたセルＳのプログラミングに要する電圧が低ければ、選択されていないセルＵにかかる負電圧は低くなる。例えば、図４に示すように、選択されたセルＳのプログラミング電圧を僅か５．４ボルトと仮定する。選択されたセルＳが５．４ボルトなので、選択されたビット線Ｂ０の電圧は５．４ボルトになり、選択されたワード線Ｗ０は０ボルトになる。選択されていないビット線Ｂ１が１ボルトに設定され、選択されていないワード線Ｗ１が４．４ボルトに設定された場合、セルＨおよびＦには１ボルトがかかる。選択されていないセルＵには、図３の例のように−８ボルトを大きく下回る−３．４ボルトがかかる。
【００３０】
これまで説明したモノリシックなメモリアレイのダイオード形成にあたっては、概してシリコンが好ましいとしてきた。ゲルマニウムはバンドギャップがシリコンより小さく、シリコンとゲルマニウムとの合金から形成されたダイオードでは、純粋なシリコンダイオードより逆方向漏洩電流が高くなることを見出した。逆方向漏洩電流は僅かのゲルマニウムで増加する。クロスポイントメモリアレイでは、選択されていないセルＵが僅か−３．４ボルトのときに漏洩電流は大幅に減少し、この不利点が緩和される。例えば、メモリセルのプログラミング電圧を低下させることによって、シリコン−ゲルマニウム（ＳｉＧｅ）合金のような「漏れの原因となる」ダイオード材料でも使用できるようになる。ターンオン電圧が低いＳｉＧｅダイオードは小さな読み出し電圧で済む（その結果、メモリアレイで使われる総電圧は減り、大規模電荷ポンプトランジスタの必要性が減少し、ダイの寸法も小さくなる）。本発明の出願人により所有され、その全体が本願明細書において参照により援用されている２００５年５月９日に出願されたHernerらの「High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes 」という米国特許出願第１１／１２５，６０６号（特許文献８）に記載されているように、従来の方法によるシリコン堆積、結晶化の温度は通常、高温に耐えることができないアルミニウムおよび銅の金属化処理と両立しない。特許文献８に記載されているように、ゲルマニウムの含有率が十分に高いシリコン−ゲルマニウム（ＳｉＧｅ）ダイオードの使用により全体的な製造温度は下がり、低抵抗金属の使用が可能となり、デバイス性能が向上する。
【００３１】
図５は、本発明の典型的な実施形態に従い形成されたメモリセルを示す。図５に示すように、下部導体１０８は、好ましくは窒化チタンからなる接着層５０２と、好ましくはタングステンからなる導電層５０４と、を含む。これ以外の接着層材および／またはこれ以外の導電層材を使用することもできる（窒化タンタル、窒化タングステン等の接着層材、タンタル、チタン等の導電層材等）。下部導体１０８の上にはＭＩＭアンチヒューズスタック５０６が形成される。例えば、ＭＩＭアンチヒューズスタック５０６は、下部導体１０８の上に形成された第１の金属層５０８と、第１の金属層５０８の上に形成された絶縁破壊アンチヒューズ５１０と、絶縁破壊アンチヒューズ５１０の上に形成された第２の金属層５１２と、を含んでもよい。少なくとも１つの実施形態において、第１および第２の金属層５０８および５１２は、窒化タンタル、窒化タングステン、窒化チタン等を含む。絶縁破壊アンチヒューズ５１０は、二酸化シリコン（窒化あり／なし）、窒化シリコン（酸化あり／なし）等の従来の誘電体から形成してもよい。既に述べたように、実施形態によっては、ＡＬＤ等の堆積プロセスによりアンチヒューズ５１０を直接的に形成してもよい。実施形態によっては、シリコン層５１４を第１の金属層５０８の上に形成し、酸化および／または窒化し、アンチヒューズ５１０（図５）として機能する二酸化シリコン、酸窒化物、または窒化シリコンを形成してもよい。
【００３２】
ＭＩＭアンチヒューズスタック５０６の上に垂直な連続ｐ−ｉ−ｎダイオード１０２を形成することにより、ピラー１００は、ＭＩＭスアンチヒューズタック５０６とダイオード１０２の両方を含む。シリサイド層５１６は、好ましくはケイ化コバルトまたはケイ化チタンからなり、上部導体１０６の一部をなし、上部導体１０６はさらに導電層、例えば窒化チタン層５１８とタングステン層５２０と、を含む。（後ほど明らかになるように、シリサイドはダイオード１０２のシリコンにシリサイド形成金属が接触する部分にのみ形成される。層５１６の斜線部分５２２は未反応金属であって、シリサイドではない。）下に位置するピラー１００から若干ずれた状態で図に示されている上部導体１０６は、好ましくはレール形で、ページの外まで延在する断面として図に示されている。ダイオード１０２のシリコンは、好ましくはアモルフォス状態で堆積させてから結晶化させる。実施形態によっては、完成したデバイスにシリサイドが存在しないように、ダイオード１０２を結晶化した後にシリサイド５１６を取り除くのが好ましい。障壁層や接着層等の図に示されていない層が存在することもある。実施形態によっては障壁層を部分的に省くこともできる。
【００３３】
図６は、図５のメモリセルの代替の実施形態を示す。下部導体１０８と、ＭＩＭアンチヒューズスタック５０６と、ダイオード１０２とは、図５の実施形態と同様に形成される。しかし、図６の実施形態では、ピラー１００の形成に先立ち（例えば、図８Ａ〜Ｃを参照しながら後述するように、ピラー１００を形成するエッチング工程の前に）、シリサイド形成金属層６０２とメタルハードマスクをダイオード１０２上に形成する。例えば、チタンやコバルト等のシリサイド形成金属層６０２をダイオード１０２の上に形成できる。その後、障壁層６０４および／または導電層６０６をシリサイド形成金属層６０２上に形成する。障壁層６０４は、窒化チタン、窒化タンタル、窒化タングステン等を含み、導電層６０６は、タングステン等の好適な金属層を含む。障壁層６０４および／または導電層６０６は、ダイオード１０２の形成中にハードマスクの役割を果たすことができ、上部導体１０６の形成中のオーバーエッチングを緩和できる（その全体が本願明細書において参照により援用されている２００６年５月１３日に出願された「Conductive Hard Mask to Protect Patterned Features during Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献９）に記載されている）。例えば、障壁層６０４と導電層６０６のパターン成形とエッチングを行い、これをダイオード１０２とＭＩＭアンチヒューズスタック５０６のエッチング中にマスクとして使用できる。導電層６０６と、障壁層６０４と、シリサイド形成金属層６０２と、ダイオード１０２と、ＭＩＭアンチヒューズスタック５０６のエッチングにより、ピラー構造１００が形成される。実施形態によっては、かかるエッチングを１回のエッチング工程で行ってもよい。後述するように、ピラー構造１００を、メモリセルを含むメモリ段上に作製される他のメモリセル（図示せず）の類似するピラー構造から絶縁するために、ピラー構造１００の上部と周囲に誘電材料を堆積させる。次に化学的機械的研磨（ＣＭＰ）工程または誘電体エッチバック工程を実行することで、上部導体１０６の形成に先立ち誘電材料を平坦化する。
【００３４】
上部導体１０６の形成後、メモリセルを焼きなまして、ダイオード１０２の堆積半導体材料を結晶化する（および／またはシリサイド形成金属層６０２とダイオード１０２との相互作用によりシリサイド層を形成する）。少なくとも１つの実施形態において、約６００〜８００℃の温度で、より好ましくは６５０〜７５０℃の温度で、約１０秒〜約２分にわたり窒素中で焼きなましを行う。これとは別の焼きなまし時間、温度、および／または環境を採用することもできる。得られたシリサイド層は、下層のダイオード１０２を形成する堆積半導体材料の焼きなましのときに「結晶化テンプレート」または「シード」の役割を果たす。こうして低抵抗ダイオード材料が提供される。
【００３５】
図７は、図６のメモリセルの代替の実施形態を示す。図７のメモリセルは図６のメモリセルと同様であるが、図７のメモリセルでは、アンチヒューズ層５１０を第１の金属層５０８の上に直接堆積させることによってＭＩＭスタック５０６を形成する。例えば、二酸化シリコン、窒化シリコン、または酸窒化シリコンを、第１の金属層５０８上に堆積させることにより、アンチヒューズ層５１０を形成できる。ＡＬＤ等の任意の適切な堆積プロセスを用いることもできる。このようにして堆積シリコン層５１４は（図に示すように）省くことができる。
【００３６】
これらの実施形態の半導体デバイスは、（１）堆積半導体材料から形成された連続ｐ−ｉ−ｎダイオードと、（２）ダイオードと電気的に直列に配置された絶縁破壊アンチヒューズと、を備え、半導体材料は、シリサイド、ゲルマニド、またはシリサイド−ゲルマニド層の近傍で結晶化される。それぞれの実施形態では、下部導体と上部導体との間に垂直方向のダイオードが配置され、絶縁破壊アンチヒューズは、ダイオードと下部導体との間に配置される。これらの例では上部導体にも下部導体にもシリコン層がない。
【００３７】
用語「連続ｐ−ｉ−ｎダイオード」は、一端に高濃度にドープされたｐ形半導体材料と、他端に高濃度にドープされたｎ形半導体材料とを有し、間に真性または低濃度にドープされた半導体材料を挟む、半導体材料から形成されたダイオードを意味し、アンチヒューズの破壊に先立ちほとんどの電流の流れを阻止する絶縁破壊アンチヒューズは、ｐ形領域とｎ形領域の間に存在しない。逆バイアス下で漏洩電流を最小限に抑えるｐ−ｉ−ｎダイオードは、大規模メモリアレイにおいて好ましい。
【００３８】
これらのセルのいずれかで、アンチヒューズ５１０はプログラミングの前に完全な状態にあり、電流を妨げる。プログラミングのときに上部導体１０６と下部導体１０８との間にプログラミング電圧が供給されると、絶縁破壊アンチヒューズの一部分が絶縁破壊を被り、絶縁破壊アンチヒューズ５１０を介して連続ｐ−ｉ−ｎダイオード１０２と下部導体１０８との間に導電路が形成される。
【００３９】
以下、本発明の実施形態によるモノリシックな三次元メモリアレイの形成の詳細な例について述べる。完全を期すため、具体的な処理条件、寸法、方法、材料について述べる。しかし、これらの詳細に限定されることを意図するものではなく、これらの詳細の多くは変更、省略、拡大でき、かかる変更、省略、拡大の結果もなお本発明の範囲内にあることが理解できるはずである。例えば、特許文献４〜７の詳細を役立てることもできる。本発明が不明瞭になることを避けるために、これら特許文献の詳細は盛り込まれていないが、これら特許文献の教示が排除されるわけではないことも理解できるはずである。
【００４０】
典型的な製造プロセス
図８Ａに示すように、典型的なメモリの形成は基板８００から始まる。この基板８００は当該技術分野で公知のいかなる半導体基板であってもよく、例えば単結晶シリコン、シリコン−ゲルマニウムやシリコン−ゲルマニウム−カーボン等のＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、かかる基板上のエピタキシャル層等の半導体材料であってもよい。基板８００は、一体的に形成された回路を含むことができる。
基板８００上には絶縁層８０２が形成される。絶縁層８０２には、二酸化シリコン、窒化シリコン、Ｓｉ−Ｃ−Ｏ−Ｈ膜等の好適な絶縁材料を用いることができる。
【００４１】
基板８００と絶縁体８０２の上には第１の（下部）導体１０８が形成される。絶縁層８０２に対する導電層５０４の接着を助けるため、絶縁層８０２と導電層５０４との間には接着層５０２を含めることができる。上に位置する導電層５０４がタングステンである場合、窒化チタンが接着層５０２として好ましい。導電層５０４は、タングステン等の当該技術分野で公知の任意の導電性材料、あるいはタンタル、チタン、銅、コバルト、またはこれらの合金を含む材料を備えてもよい。
【００４２】
導体レール１０８を形成する全ての層が堆積されると、任意の適切なマスキングおよびエッチングプロセスにより層のパターン成形とエッチングを行い、図８Ａに断面を示す概ね平行で概ね同一平面上の複数の導体１０８を形成する。導体１０８はページの外まで延在する。一実施形態において、導電層５０４上にフォトレジストを堆積させ、フォトリソグラフィによりパターン成形し、層５０２および５０４をエッチングし、一般的な処理法によりフォトレジストを取り除く。
【００４３】
次に、導体レール１０８の間と上に誘電材料８０４を堆積させる。誘電材料８０４には、二酸化シリコン、窒化シリコン、酸窒化シリコン等の任意の公知の電気絶縁材料を用いることができる。好適な実施形態において、高密度プラズマ法により堆積された二酸化シリコンを誘電材料８０４として使用する。
【００４４】
最後に、導体レール１０８上の余分な誘電材料８０４を取り除き、誘電材料８０４によって隔てられた導体レール１０８の上端を露出させ、概ね平面の表面を残す。得られた構造を図８Ａに示す。この余剰誘電体除去による平面の形成は、ＣＭＰやエッチバック等の当該技術分野で公知の任意のプロセスによって行うことができる。代替の実施形態ではダマシン法によって導体１０８を形成することもできる。
【００４５】
図８Ｂに示すように、下部導体レール１０８の上にはＭＩＭアンチヒューズスタック５０６を形成する。例えば下部導体１０８の上に第１の金属層５０８を形成し、第１の金属層５０８の上に絶縁破壊アンチヒューズ５１０を形成し、絶縁破壊アンチヒューズ５１０の上に第２の金属層５１２を形成する。少なくとも１つの実施形態において、第１および第２の金属層５０８および５１２は、窒化タンタル、窒化タングステン、窒化チタン等を含む。例えば、第１および第２の金属層５０８および５１２は、約１０〜３００オングストローム、より好ましくは約５０オングストロームの窒化チタンを備える（しかし、これとは別の材料および／または厚さを採用してもよい）。
【００４６】
絶縁破壊アンチヒューズ５１０は、二酸化シリコン（窒化あり／なし）、窒化シリコン（酸化あり／なし）等の従来の誘電体から形成できる。既に述べたように、実施形態によっては、ＡＬＤ等の堆積プロセスによりアンチヒューズ５１０を直接的に形成してもよい。実施形態によっては、シリコン層（図５の層５１４等、図８Ｂには示されていない）を第１の金属層５０８の上に形成し、酸化および／または窒化し、（図５に示すように）アンチヒューズ５１０として機能する二酸化シリコン、酸窒化物、または窒化シリコンを形成してもよい。実施形態によっては、シリコン層は約４０〜５００オングストロームの厚さ、より好ましくは約１００オングストロームの厚さを有するが、これ以外の厚さを採用してもよい。
【００４７】
二酸化シリコンアンチヒューズの典型的な厚さは約８〜３０オングストロームとし、堆積シリコン層の酸化により形成される二酸化シリコンアンチヒューズの場合は約１６〜１８オングストロームとし、ＡＬＤによって堆積される堆積二酸化シリコンの場合は約１２〜１４オングストロームとする。（なお、酸化物の形成の前、最中、または後に、アンモニアや亜酸化窒素等の窒素源中で焼きなましにより二酸化シリコンアンチヒューズ層を窒化し、酸窒化物アンチヒューズを形成することもできる。）窒化シリコンアンチヒューズの典型的な厚さは約１０〜４０オングストロームとする。これらの薄いアンチヒューズ層は漏洩電流が低く、低い電圧（例えば、約４．５〜６ボルト）で破壊できる。
【００４８】
本発明の１つ以上の実施形態では、温度が比較的低いプロセス（例えば、約３００〜７００℃）でアンチヒューズを形成する。例えば、アンチヒューズの形成はプラズマ支援ＣＶＤプロセスを含み、その後に低温高速熱酸化（ＲＴＯ）等の低温酸化プロセスが続く。同様に、ＡＬＤ等の低温堆積プロセスによって二酸化シリコンを直接的に形成することもできる。
【００４９】
実施形態によっては、アンチヒューズ層を堆積させることにより直接的に、あるいはシリコンを堆積させた後に堆積シリコンを酸化および／または窒化することにより、アンチヒューズ層５１０を形成する。高品質の膜とは、好ましくは稠密で理論的な密度に可能な限り近く、完璧な被覆率でピンホールがごく僅かまたは皆無で、電気的欠陥密度が低いものである。
【００５０】
次に、ピラー状にパターン成形される半導体材料を堆積させる。この半導体材料には、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金等の適当な半導体または半導体合金を用いることができる。簡潔にするため、この説明ではシリコンとしての半導体材料に言及するが、当業者がシリコン以外の適当な材料を選択できることは理解できるはずである。
【００５１】
高濃度にドープされた下部領域８０６は、当該技術分野で公知の任意の堆積・ドーピング法により形成できる。シリコンを堆積させた後にドーピングを行うこともできるが、好ましくは、シリコンの堆積時に燐等のｎ形ドーパント原子を提供するドナーガスを流して原位置ドーピングを行う。高濃度にドープされた領域８０６の厚さは、好ましくは約１００〜約８００オングストロームであるが、これ以外の厚さを採用することもできる。
【００５２】
真性領域８０８は、当該技術分野で公知の任意の方法で形成できる。領域８０８には、シリコン、ゲルマニウム、あるいはシリコンまたはゲルマニウムの合金を用いることができ、実施形態によっては、約１，１００〜約３，３００オングストローム、好ましくは約２，０００オングストロームの厚さを有する。これ以外の厚さを採用することもできる。高濃度にドープされた領域８０６と真性領域８０８のシリコンは、好ましくは堆積時にアモルフォスである。
【００５３】
その全体が本願明細書において参照により援用されている２００５年１２月９日に出願された「Deposited Semiconductor Structure to Minimize N-Type Dopant Diffusion and Method of Making」という米国特許出願第１１／２９８，３３１号（特許文献１０）等に記載されているように、ｎ＋領域８０６から真性領域８０８へのドーパントの移動を防ぐおよび／または軽減するために、一部の実施形態では薄い（例えば、数百オングストローム以下の）ゲルマニウム層および／または約１０原子％以上のゲルマニウムを含むシリコン−ゲルマニウム合金層（図示せず）を、ｎ＋領域８０６上に形成する。
【００５４】
堆積された半導体領域８０８および８０６とその下に位置するＭＩＭアンチヒューズスタック５０６のパターン成形とエッチングを行い、ピラー１００を形成する。導体１０８の上にピラー１００を形成するために、ピラー１００のピッチと幅は下の導体１０８と略同じにする。ある程度のずれは許容される。
【００５５】
ピラー１００は、任意の適切なマスキングおよびエッチングプロセスで形成できる。例えば、フォトレジストを堆積させ、通常のフォトリソグラフィ法によりパターン成形を行い、ピラー１００をエッチングし、フォトレジストを取り除く。あるいは、二酸化シリコン等の他の何らかの材料からなるハードマスクを半導体層スタックの上に形成し、底部反射防止塗膜（ＢＡＲＣ）を上部に施し、パターン成形とエッチングを行い、これをマスクとして使用しピラー１００をエッチングする。同様に、誘電体反射防止塗膜（ＤＡＲＣ）をハードマスクとして使用することもできる。また、特許文献９に記載されているように、メタルハードマスクをピラー１００のエッチングに使用することもできる。
【００５６】
本発明によるメモリアレイの形成にあたっては、本発明の出願人により所有されかつその全体が本願明細書において参照により援用されている、２００３年１２月５日に出願されたChenの「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献１１）、または２００４年４月１日に出願されたChenの「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献１２）に記載された任意のフォトリソグラフィ工程を有利に利用できる。
【００５７】
ピラー１００の間と上には誘電材料８１０を堆積させ、ピラーの間隙を埋める。誘電材料８１０には、二酸化シリコン、窒化シリコン、酸窒化シリコン等の任意の公知の電気絶縁材料を用いることができる。好適な実施形態において、二酸化シリコンを絶縁材料として使用する。
【００５８】
次に、ピラー１００上の誘電材料を取り除き、誘電材料８１０によって隔てられたピラー１００の上端を露出させ、概ね平面の表面を残す。この余剰誘電体除去による平面形成は、ＣＭＰやエッチバック等の当該技術分野で公知の任意のプロセスによって行うことができる。ＣＭＰまたはエッチバックの後にはイオン注入を行い、高濃度にドープされたｐ形上部領域８１２を形成する。ｐ形ドーパントは、好ましくは例えば２ｋｅＶの注入エネルギーと約３×１０15／ｃｍ2 のドーズ量による浅いホウ素注入である。この注入工程をもってダイオード１０２の形成は完了する。これとは別のドーパントおよび／またはエネルギーを採用することもできる。得られた構造を図８Ｂに示す。このダイオードにおいて、下の高濃度にドープされた領域８０６はｎ形であり、高濃度にドープされた上部領域８１２はｐ形である。ダイオードの極性は反転していてもよい。
【００５９】
要約すると、ピラー１００の形成にあたっては第１の導体１０８の上にＭＩＭアンチヒューズスタック５０６と半導体層スタックとを堆積させ、パターン成形とエッチングによりＭＩＭアンチヒューズスタック５０６と半導体層スタックを１回のパターン成形工程でピラー１００の形にする。完成したデバイスでは、ＭＩＭアンチヒューズスタック５０６と直列の連続ｐ−ｉ−ｎダイオードがそれぞれのピラー１００の中に位置する。
【００６０】
図８Ｃに示すように、ピラー１００の上部に形成された自然酸化物を取り除いた後には、チタンやコバルト等のシリサイド形成金属からなる層８１４を堆積させる。層８１４は、好ましくはチタンまたはコバルトであり、層８１４がチタンである場合、好ましくはその厚さを約１０〜約１００オングストロームとし、最も好ましくは約２０オングストロームとするが、これとは別の厚さを採用することもできる。層８１４の後には障壁および／または接着層５１８（例えば、窒化チタン層）が続く。層５１８は、好ましくは約２０〜約１００オングストロームとし、最も好ましくは約５０オングストロームとする。これとは別の厚さを採用することもできる。次に、タングステン等の導電性材料からなる層５２０を堆積させる。層５２０、５１８、および８１４のパターン成形とエッチングにより、好ましくは下部導体１０８に対して垂直の方向に延在するレール形の上部導体１０６にする。
【００６１】
次に、導体１０６の間と上に誘電材料（図示せず）を堆積させる。この誘電材料には、二酸化シリコン、窒化シリコン、酸窒化シリコン等の任意の公知の電気絶縁材料を用いることができる。好適な実施形態において、この絶縁材料として二酸化シリコンを使用する。
【００６２】
以上、第１のメモリ段の形成を説明した。この第１のメモリ段の上にさらなるメモリ段を形成することで、モノリシックな三次元メモリアレイを形成できる。説明したアレイは一例に過ぎず、図６および図７のメモリセルを盛り込む等して様々に変更することができる。
【００６３】
図８Ｃに示すように、シリサイド形成金属からなる層８１４が高濃度にドープされた上部領域８１２のシリコンに接触していることに留意するべきである。この後の高温工程では、層８１４の金属が高濃度にドープされた領域８１２のシリコンの一部と反応することでシリサイド層（図示せず）が形成される。このシリサイド層は、シリコンの結晶化に要する温度より低い温度で形成されるから、領域８０６、８０８、および８１２がまだ概ねアモルフォスのときに形成される。高濃度にドープされた上部領域８１２にシリコン−ゲルマニウム合金を使用する場合は、コバルト・シリサイド−ゲルマニドやチタン・シリサイド−ゲルマニド等からなるシリサイド−ゲルマニド層を形成できる。
【００６４】
好ましくは全メモリ段が形成された後に、例えば７５０℃で約６０秒間にわたり、単結晶化焼きなましを行い、ダイオード１０２を結晶化する。しかし、メモリ段を形成する過程で焼きなましを行うこともできる。得られたダイオードは概ね多結晶である。これらのダイオードの半導体材料は、格子整合が良好なシリサイド層かシリサイド−ゲルマニド層と接触した状態で結晶化されるため、ダイオード１０２の半導体材料は欠陥が少なく、抵抗が低い。しかし、形状サイズの縮小と粒界密度の減少により単一結晶粒のダイオードを得ることもできる。
【００６５】
その全体が本願明細書において参照により援用されている２００７年３月２７日に出願された「Large Array of Upward Pointing P-I-N Diodes Having Large and Uniform Current」という米国特許出願第１１／６９２，１５１号（特許文献１３）等に記載されているように、実施形態によっては、メモリ段間で導体を共有できる。すなわち、上部導体１０６をその上のメモリ段の下部導体として使うこともできる。実施形態によっては、導体を共有せず、段間誘電体（図示せず）を図８Ｃの第１のメモリ段上に形成し、その表面を平坦化し、平坦化された段間誘電体層の上に第２のメモリ段を構築することもできる。
【００６６】
本発明はプログラミング電圧の低減を可能にする。特許文献５の実施形態において、アレイ内の略全セル（例えば、９９％以上）をプログラムするには、プログラミングの対象となるセルに対して少なくとも８ボルトのパルスを含むプログラミング電圧が必要となる。本発明の実施形態では、ここで説明したアレイのように、プログラミング電圧を下げることができる。例えば、約８ボルト未満、実施形態によっては６ボルト未満、あるいは４．０ボルト未満のプログラミングパルスにより、アレイの略全セルをプログラムできる。
【００６７】
実施形態によっては、逆バイアスでダイオードにプログラミングパルスを印加するのが好ましい。本発明の出願人により所有されかつ本願明細書において参照により援用されている２００６年７月２８日に出願されたKumar らの「Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance 」という米国特許出願第１１／４９６，９８６号（特許文献１４）に記載されているように、これはアレイ内の選択されていないセルで漏れを低減もしくは解消するうえで有利である。
【００６８】
モノリシックな三次元メモリアレイとは、ウェハ等の単一基板上に多数のメモリ段を形成したものであって、段と段の間に基板は介在しない。１メモリ段を形成する層を、既存段の層上に直接堆積もしくは成長させる。これとは対照的に、Leedy の「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献１５）に記載されているように、これまでスタック形メモリの構築にあたってはメモリ段を別々の基板上に形成し、上下のメモリ段を互いに接着していた。接着に先立ち基板を薄くしたりメモリ段から取り除いたりすることもできるが、メモリ段はそもそも別々の基板上に形成されているから、そのようなメモリは真のモノリシックな三次元メモリアレイといえない。
【００６９】
基板上に形成されるモノリシックな三次元メモリアレイは、少なくとも、基板から第１の高さに形成される第１のメモリ段と、第１の高さとは異なる第２の高さに形成される第２のメモリ段と、を備える。かかる多段アレイでは、基板の上に３段、４段、８段、事実上いかなる数のメモリ段をも形成できる。
【００７０】
前に参照により援用されている特許文献９には、ダマシン構築法による導体形成で同様のアレイを形成する代替の方法が記載されている。本発明によるアレイ形成にあたっては特許文献９の方法を用いることもできる。
ここでは詳しい製造方法を説明したが、別の方法で同じ構造を形成することもでき、かかる方法の結果もなお本発明の範囲内にある。
【００７１】
前述した詳細な説明には、本発明が取り得る数多くの形態のほんの一握りしか記載されていない。したがって、この詳細な説明は例示を意図するものであって、限定を意図するものではない。本発明の範囲を規定するものは、添付の特許請求の範囲とこれの同等物だけである。
【図１】
2010541253.tif 000003
【図２】
2010541253.tif 000004
【図３】
2010541253.tif 000005
【図４】
2010541253.tif 000006
【図５】
2010541253.tif 000007
【図６】
2010541253.tif 000008
【図７】
2010541253.tif 000009
【図８Ａ】
2010541253.tif 000010
【図８Ｂ】
2010541253.tif 000011
【図８Ｃ】
2010541253.tif 000012
【手続補正書】
【提出日】平成22年7月20日(2010.7.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の第２の態様では、基板の上に第１のメモリ段をモノリシック的に形成する方法が提供される。この方法は、（１）第１の方向に延在する概ね平行で概ね同一平面上の複数の第１の導体を、基板の上に形成するステップと、（２）複数のＭＩＭアンチヒューズスタックを、第１の導体の上に形成するステップと、を含み、各ＭＩＭアンチヒューズスタックは、（ａ）第１の金属層と、（ｂ）第１の金属層の上に形成される二酸化シリコン、酸窒化物、または窒化シリコンアンチヒューズ層と、（ｃ）アンチヒューズ層の上に形成される第２の金属層と、を含む。この方法はまた、（３）シリサイド、シリサイド−ゲルマニド、またはゲルマニド層に接触し結晶化される半導体材料を各々備える複数の垂直な連続ｐ−ｉ−ｎダイオードを、ＭＩＭアンチヒューズスタックの上に形成するステップと、（４）第１の方向とは異なる第２の方向に延在する概ね平行で概ね同一平面上の複数の第２の導体を、連続ｐ−ｉ−ｎダイオードの上に形成するステップと、を含み、各連続ｐ−ｉ−ｎダイオードは、ＭＩＭアンチヒューズスタックの１つの上に、第１の導体の１つと第２の導体の１つとの間に垂直に配置される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
特許文献４の実施形態では、軽度欠陥・低抵抗ダイオードは、このダイオードの上に位置する二酸化シリコン等の従来の誘電材料からなる絶縁破壊アンチヒューズと組み合わせられている。本発明の実施形態では、軽度欠陥・低抵抗ダイオードは、このダイオードの下に位置する、二酸化シリコン、酸窒化物、窒化シリコン等の従来の誘電材料からなる絶縁破壊アンチヒューズ（金属−絶縁体−金属（ＭＩＭ）「アンチヒューズ」スタック等）と組み合わせられている。軽度欠陥・低抵抗ダイオードは、（前述したような）好適な方向および／または格子間隔のシリサイドの近傍で結晶化された堆積半導体材料から形成される。用語「堆積半導体材料」は、デバイスの基礎となる単結晶基板を除く、予め堆積されたシリコン、ゲルマニウム、および／またはシリコン−ゲルマニウム合金等の半導体材料を指す。ここで用いる金属−絶縁体−金属（ＭＩＭ）アンチヒューズスタックは、絶縁体を「挟む」２つの金属層のほかに１つ以上の層を含んでもよい。例えば、実施形態によっては、下部金属層の上に形成され酸化および／または窒化により絶縁層を形成するシリコン層を含んでもよい。さらに、この絶縁層の上に上部金属層を形成してもよい。ここでは便宜上そのような構造も（金属−半導体−絶縁体−金属（ＭＳＩＭ）アンチヒューズスタックとは呼ばず）ＭＩＭアンチヒューズスタックと呼ぶ。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
図７は、図６のメモリセルの代替の実施形態を示す。図７のメモリセルは図６のメモリセルと同様であるが、図７のメモリセルでは、アンチヒューズ層５１０を第１の金属層５０８の上に直接堆積させることによってＭＩＭアンチヒューズスタック５０６を形成する。例えば、二酸化シリコン、窒化シリコン、または酸窒化シリコンを、第１の金属層５０８上に堆積させることにより、アンチヒューズ層５１０を形成できる。ＡＬＤ等の任意の適切な堆積プロセスを用いることもできる。このようにして堆積シリコン層５１４は（図に示すように）省くことができる。
【国際調査報告】
2010541253.tif 000013
2010541253.tif 000014