(57)【要約】２ビット以上のビットパターンを表すアナログデータ信号を受送信するように構成されたメモリデバイスは、個々のビットを示すデータ信号を通信するデバイスに比べてデータ転送速度の増加を促進する。そのようなメモリデバイスのプログラミングは、最初に、閾値電圧を大きなステップでプログラム状態の近くに移動させるために、コースプログラミングパルスでセルをプログラムすることを含む。隣接するセルはその後コースプログラミングを使用してプログラムされる。そのアルゴリズムは、その後、閾値電圧をより小さなステップで最終のプログラム状態の閾値電圧にゆっくりと移動させる１以上のファインパルスでプログラムされるセルであって、最初にプログラムされたセルを、その後に戻す。
2010530112.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイを含むソリッドステートメモリ内の第１のメモリセルをプログラミングする方法であって、
前記第１のメモリセルにプログラムされるべき状態、及び、前記メモリセルアレイのワード線に沿って前記第１のメモリセルと隣接するメモリセルにプログラムされるべきそれぞれの状態、に応じて決定される初期プログラミング電圧で、前記第１のメモリセルをバイアスすることと、
前記第１のメモリセルがプログラムされるべき前記状態に達するまで、少なくとも１つの後続プログラミング電圧で、前記第１のメモリセルをバイアスすること、を含む
ことを特徴とする方法。
【請求項２】
請求項１に記載の方法において、
前記初期プログラミング電圧は、増加する電圧の第１のセットのうちの１つであり、
前記少なくとも１つの後続プログラミング電圧は、増加する電圧の第２のセットのうちの１つである
ことを特徴とする方法。
【請求項３】
請求項１に記載の方法において、
前記第１のメモリセルは、前記第１のプログラミング電圧より前に、負の閾値電圧から開始する
ことを特徴とする方法。
【請求項４】
請求項１に記載の方法において、
前記第１のメモリセルは、前記第１のプログラミング電圧後に、正の閾値電圧を有する
ことを特徴とする方法。
【請求項５】
請求項１に記載の方法において、
前記後続プログラミング電圧の各々は、実質的に等しい
ことを特徴とする方法。
【請求項６】
請求項１に記載の方法において、さらに、
ワード線に沿って複数のメモリセルのためにセル特性データを決定することと、
初期プログラミング電圧が前記複数のメモリセルの各々をそれぞれの中間の状態にプログラムするように、前記セル特性データ、及び、各メモリセルにプログラムされるべきそれぞれの状態に応じて、前記複数のメモリセルの各々のために前記初期プログラミング電圧を発生させることと、
各メモリセルのそれぞれの中間状態及びプログラム状態に応じて、そのそれぞれの初期プログラミング電圧よりも小さな各後続プログラミング電圧が発生するように、前記複数のメモリセルの各々のために少なくとも１つの後続プログラミング電圧を発生させること、を含む
ことを特徴とする方法。
【請求項７】
請求項６に記載の方法において、
前記セル特性を決定することは、メモリから前記セル特性を読取ることを含む
ことを特徴とする方法。
【請求項８】
請求項６に記載の方法において、さらに、
各々が前記複数のメモリセルの１つのメモリセルに接続される１つのおきのビット線をイネーブル電圧でバイアスし、且つ、残りのビット線を禁止電圧でバイアスすること、を含む
ことを特徴とする方法。
【請求項９】
請求項６に記載の方法において、
前記セル特性データは、隣接するセルの閾値電圧の変化に対するメモリブロックの平均的な応答を示す
ことを特徴とする方法。
【請求項１０】
請求項６に記載の方法において、さらに、
前記初期プログラミング電圧後で、且つ、前記後続プログラミング電圧前に、前記それぞれの中間状態を読取ること、を含む
ことを特徴とする方法。
【請求項１１】
請求項６に記載の方法において、
前記初期プログラミング電圧の各々、及び、前記後続プログラミング電圧の各々は、アナログ電圧を示すディジタルデータ信号から発生する前記アナログ電圧である
ことを特徴とする方法。
【請求項１２】
請求項６に記載の方法において、さらに、
プログラミング電圧を示すディジタルデータ信号を受信することと、
前記初期プログラミング電圧を示すアナログ信号を発生させるために、前記ディジタルデータ信号にディジタル・アナログ変換を実行すること、を含む
ことを特徴とする方法。
【請求項１３】
請求項６に記載の方法において、さらに、
前記初期プログラミング電圧後で、且つ、各後続プログラミング電圧後に、前記複数のメモリセルの各々の中間状態を読取ることと、
前記中間状態に応じて、各後続プログラミング電圧を調整すること、を含む
ことを特徴とする方法。
【請求項１４】
ソリッドステートメモリデバイスであって、
ビット線に接続されたメモリセルの列とワード線に接続されたメモリセルの行とを有する、不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイの制御及びアクセスのための回路であって、プログラムすべきメモリセルに接続された各ワード線を、前記メモリセルにプログラムされるべき状態、及び、前記メモリセルに隣接するメモリセルにプログラムされるべきそれぞれの状態に応じて決定される初期プログラミング電圧で、バイアスすることによって、前記メモリセルアレイのプログラミングを制御するように構成され、さらに、前記メモリセルがプログラムされるべき前記状態に達するまで、前記メモリセルを、各々が前記初期プログラミング電圧よりも小さい少なくとも１つの後続プログラミング電圧で、バイアスするように構成される、制御及びアクセスのための前記回路と、を含む
ことを特徴とするソリッドステートメモリデバイス。
【請求項１５】
請求項１４に記載のソリッドステートメモリデバイスにおいて、
制御及びアクセスのための前記回路は、さらに、プログラミング中の前記メモリセルからのアナログデータ信号を読取り、且つ、読取られた前記アナログデータ信号を示すディジタル閾値電圧信号を発生させるように構成される
ことを特徴とするソリッドステートメモリデバイス。
【請求項１６】
請求項１４に記載のソリッドステートメモリデバイスにおいて、
前記不揮発性メモリセルアレイの制御及びアクセスのための前記回路は、プログラムされたメモリ状態を示すディジタルデータ信号を受信し、且つ、前記ディジタルデータ信号を、前記プログラムされたメモリ状態の閾値電圧を示すアナログデータ信号に変換する、回路、を含む
ことを特徴とするソリッドステートメモリデバイス。
【請求項１７】
請求項１４に記載のソリッドステートメモリデバイスにおいて、
前記不揮発性メモリセルアレイは、NANDアーキテクチャで編成されている
ことを特徴とするソリッドステートメモリデバイス。
【請求項１８】
メモリデバイス内の複数のワード線のうちの１つのワード線に沿って、セルをプログラミングする方法であって、
第１のワード線に沿ってセルを、初期閾値電圧に、増加するプログラミング電圧の第１のセットで、プログラミングすることと、
前記第１のワード線に隣接する第２のワード線に沿ってセルを、前記初期閾値電圧に、プログラミング電圧の前記第１のセットで、プログラミングすることと、
前記第１のワード線に沿って前記セルを、最終閾値電圧に、プログラミング電圧の第２のセットで、プログラミングすること、を含む
ことを特徴とする方法。
【請求項１９】
請求項１８に記載の方法において、さらに、
前記第２のワード線に隣接する第３のワード線に沿ってセルを、前記初期閾値電圧に、プログラミング電圧の前記第１のセットで、プログラムすることと、
前記第２のワード線に沿って前記セルを、最終閾値電圧に、プログラミング電圧の前記第２のセットで、プログラミングすること、を含む
ことを特徴とする方法。
【請求項２０】
請求項１８に記載の方法において、
前記第１のワード線に沿ってプログラミングされた前記セルは、セルからなる複数ページの一部分である
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体メモリに関し、特に、本開示は、ソリッドステート不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
電子デバイスは、一般に、それらに利用可能な一種のバルクストレージデバイスを有している。一般的な例は、ハードディスクドライブ（HDD）である。HDDは、比較的低いコストで大容量にすることが可能であり、１テラバイトを超える容量が利用できる民生用のHDDが、現時点で存在している。
【０００３】
HDDは、通常、回転する磁気メディアまたはプラッタに、データを記憶する。データは、一般に、プラッタ上に磁束反転のパターンとして記憶される。典型的なHDDにデータを書込むためには、プラッタが高速に回転し、プラッタ上方を浮遊する書込ヘッドが一連の磁気パルスを発生させて、そのデータを示すようにプラッタ上に磁気粒子を整列させる。典型的なHDDからデータを読取るためには、磁気抵抗読取ヘッドが高速で回転するプラッタ上方を浮遊しているときに、抵抗変化が磁気抵抗読取ヘッドの内で引き起こされる。実際には、その結果として生じるデータ信号は、アナログ信号であり、信号の山と谷は、データパターンの磁束反転から生じる。パーシャルレスポンス最尤復号（PRML）と呼ばれるディジタル信号処理技術が、その後、アナログデータ信号をサンプリングするために使用され、そのデータ信号の発生に関与する適切なデータパターンが決定される。
【０００４】
HDDは、その機械的な特性に起因して、いくつかの欠点を有している。HDDは、衝撃、振動、または強い磁場によって、損傷または過度の読取／書込エラーを起しやすい。さらに、それらは、ポータブル電子デバイス内で比較的多くの電力を使用する。
【０００５】
バルクストレージデバイスの他の例は、ソリッドステートドライブ（SDD）である。SSDは、回転するメディア上にデータを記憶する代わりに、データを記憶するために半導体メモリデバイスを利用するが、典型的なHDDのように、それらをホストシステムのように見せるインタフェースやフォームファクタを含んでいる。SSDのメモリデバイスは、典型的には、不揮発性フラッシュメモリデバイスである。
【０００６】
フラッシュメモリデバイスは、広範囲の電子用途のための、不揮発性メモリのありふれた供給源にまで発展している。フラッシュメモリデバイスは、典型的には、高メモリ密度、高信頼性、及び低電力消費を可能にさせる、１トランジスタメモリセルを使用する。セルの閾値電圧の変化は、電荷蓄積のプログラミング、または、トラッピング層のプログラミング、または、他の物理現象のプログラミングを通じて、各セルのデータ値を決定する。フラッシュメモリ及び他の不揮発性メモリの一般的な用途は、パーソナルコンピュータ、携帯情報端末（PDA）、ディジタルカメラ、ディジタルメディアプレイヤ、ディジタルレコーダ、ゲーム機、電化製品、車両、無線デバイス、携帯電話、及び、リムーバブルメモリモジュールを含んでいて、不揮発性メモリの用途は、広がりを続けている。
【０００７】
HDDとは異なり、SSDの動作は、通常、そのソリッドステート特性のため、振動、衝撃、または、磁場に関する事項に影響されない。SSDは、同様に可動部がないので、HDDよりも低電力を要求する。しかしながら、現在のところ、SSDは、同じフォームファクタのHDDと比較して、記憶容量が非常に低く、ビット当たりのコストが著しく高い。
【０００８】
上述した理由のため、そして、本明細書を読み理解すると当業者に明らかになるであろう以下に述べる他の理由のため、当分野では、別のバルクストレージの選択肢が必要である。
【図面の簡単な説明】
【０００９】
【図１】図１は、本開示の一実施形態に係るメモリデバイスの簡略化したブロック図である。
【図２】図２は、図１のメモリデバイス内で見られるような、NANDメモリアレイの例の一部分の概略図である。
【図３】図３は、本開示の一実施形態に係るソリッドステートバルクストレージシステムのブロック概略図である。
【図４】図４は、本開示の一実施形態に係る読取／書込チャネルによりメモリデバイスから受信されるような、データ信号を概念的に示す波形の描写である。
【図５】図５は、本開示の一実施形態に係る電子システムのブロック概略図である。
【図６】図６は、本開示のメモリデバイスをプログラミングする方法の一実施形態のフローチャートである。
【図７】図７は、本開示のメモリデバイスをプログラミングする方法の別の実施形態のフローチャートである。
【図８】図８は、図６及び図７のプログラミング方法に係るNANDメモリアレイの一部分の一実施形態の概略図である。
【図９】図９は、フローティングゲート・フローティングゲート結合を示すNANDメモリアレイの一実施形態の概略図である。
【図１０】図１０は、図９の概略図に係る本開示のメモリデバイスをプログラミングする方法の一実施形態のフローチャートである。
【図１１】図１１は、コース(coarse)プログラミングパルスの増加とファイン(fine)プログラミングパルスの増加の一実施形態の図である。
【発明を実施するための形態】
【００１０】
以下の本実施形態の「発明を実施するための形態」では、その一部を形成し、且つ、その中で本実施形態が実施されうる特定の実施形態を説明するために示されている添付の図面について説明する。これらの実施形態は、当業者が本発明を実施できるように、十分に詳細に記載されており、他の実施形態が利用されてもよいこと、及び、本開示の要旨を逸脱しない範囲で、一連の動作、電気的または機械的変更がなされてもよいことは、理解されるべきである。従って、以下の「発明を実施するための形態」は、限定する意味にとられるべきではない。
【００１１】
従来のソリッドステートメモリデバイスは、バイナリ信号の形式でデータをやり取りする。典型的には、接地電位は、１ビットデータの第１の論理レベル、例えば‘０’データ値を表し、一方で、供給電位は、１ビットデータの第２の論理レベル、例えば、‘１’データ値を表す。マルチレベルセル（MLC）には、例えば、各範囲がはっきりと区別できるデータ状態に対応している、それぞれ200mVの範囲からなる４つの異なる閾値電圧（Vt）範囲が割り当てられてもよく、それによって、４つのデータ値またはビットパターンを表す。典型的には、Vt分布が重ならないように、各範囲間に0.2Vから0.4Vのデッドスペースまたはマージンが設けられる。セルのVtが第１の範囲内にあれば、そのセルは、論理１１状態を記憶するとみなすことができ、典型的には、セルの消去状態と判断される。Vtが第２の範囲内にあれば、そのセルは、論理１０状態を記憶するとみなすことができる。Vtが第３の範囲内にあれば、そのセルは、論理００状態を記憶するとみなすことができる。そして、Vtが第４の範囲内にあれば、そのセルは、論理０１状態を記憶するとみなすことができる。
【００１２】
上述したような従来のMLCデバイスをプログラミングするとき、セルは、通常最初に、消去状態に対応するように、１ブロックとして消去される。１ブロックのセルの消去に続いて、必要ならば、各セルの最下位ビット（LSB）がまずプログラムされる。例えば、LSBが１であれば、その場合、プログラミングは不要であるが、LSBが０であれば、その場合、対象メモリセルのVtは、１１論理状態に対応するVt範囲から１０論理状態に対応するVt範囲へ移される。LSBsのプログラミングに続いて、各セルの最上位ビット（MSB）が同じ方法でプログラムされ、必要ならば、Vtをシフトする。従来のメモリデバイスのMLCを読取るとき、通常、１回以上の読取動作によりセルの電圧Vtがどの範囲に入るかが決定される。例えば、第１の読取動作は、対象メモリセルのVtが１であるMSBを示すか、それとも０であるMSBを示すかを決定してもよく、さらに、第２の読取動作は、対象メモリセルのVtが１であるLSBを示すか、それとも０であるLSBを示すかを決定してもよい。しかしながら、各セルに何ビット記憶されているかに関わらず、いずれの場合にも、対象メモリセルの読取動作からは単一のビットが戻される。多重プログラムと読取動作の問題は、各MLCにより多くのビットが記憶されるにつれて、ますます厄介になる。そのようなプログラムまたは読取動作の各々は、バイナリ動作、すなわち、セル当たり情報の単一のビットを各々がプログラムしまたは戻すので、各MLCに多くのビットを記憶することは、より長い動作期間をもたらす。
【００１３】
実例となる実施形態のメモリデバイスは、データを、メモリセル上のVt範囲として、記憶する。しかし、従来のメモリデバイスと対照的に、プログラム及び読取動作は、データ信号を、MLCのデータ値の個々のビットとしてではなく、例えば、全部揃ったビットパターンなど、MLCのデータ値の完全な表現として、利用することができる。例えば、２ビットMLCデバイスでは、セルのLSBをプログラミングし、それに続いて、セルのMSBをプログラミングする代わりに、それらの２ビットのビットパターンを表すように、対象閾値電圧がプログラミングされてもよい。すなわち、一連のプログラムと検証動作は、第１のビットのため第１の閾値電圧にプログラムし、第２のビットのため第２の閾値電圧へシフトする等ではなく、メモリセルが対象閾値電圧を得るまでメモリセルに適用されてもよい。同様に、セルに記憶された各ビットを決定するために多重読取動作を利用する代わりに、セルの閾値電圧が、セルの完全なデータ値またはビットパターンを表す単一の信号として、決定されて受け渡されても良い。さまざまな実施形態のメモリデバイスは、従来のメモリデバイスで行われるような、単にメモリセルがある公称閾値電圧を上回るまたは下回る閾値電圧を有しているかどうかを見るだけではない。代わりに、一連の生じうる閾値電圧の全域でメモリセルの実閾値電圧を表す電圧信号が発生する。このアプローチの利点は、セル当たりのビット数が増加するにつれてより重要になる。例えば、仮にメモリセルが８ビットの情報を記憶するとしたら、単一の読取動作は、８ビットの情報を表す単一のアナログデータ信号を戻すことになる。
【００１４】
図１は、本開示の一実施形態に係るメモリデバイス１０１の簡略化したブロック図である。メモリデバイス１０１は、行と列の形に配置されたメモリセルのアレイ１０４を含む。主にNANDメモリアレイに関連して、さまざまな実施形態が記載されるが、さまざまな実施形態は、メモリアレイ１０４の特定のアーキテクチャに限定されない。本実施形態に適した他のアレイアーキテクチャの幾つかの例は、NORアレイ、ANDアレイ、及び仮想接地アレイを含む。しかしながら、一般に、ここで記載された実施形態は、各メモリセルの閾値電圧を示すデータ信号を発生させることができる任意のアレイアーキテクチャへ適応できる。
【００１５】
行デコード回路１０８及び列デコード回路１１０は、メモリデバイス１０１に供給されるアドレス信号をデコードするために設けられている。アドレス信号は受信されて、メモリアレイ１０４にアクセスするためにデコードされる。メモリデバイス１０１はまた、メモリデバイス１０１へのコマンド、アドレス、及び、データの入力と、メモリデバイス１０１からのデータ及びステータス情報の出力と、を管理するために、入力／出力（I/O）制御回路１１２を含む。アドレスレジスタ１１４は、デコードする前にアドレス信号をラッチするために、I/O制御回路１１２と行デコード回路１０８及び列デコード回路１１０との間に接続される。コマンドレジスタ１２４は、受信コマンドをラッチするために、I/O制御回路１１２と制御論理１１６との間に接続される。制御論理１１６は、コマンドに応答してメモリアレイ１０４へのアクセスを制御し、外部プロセッサ１３０のためのステータス情報を発生させる。制御論理１１６は、アドレスに応答して行デコード回路１０８及び列デコード回路１１０を制御するために、行デコード回路１０８及び列デコード回路１１０に接続される。
【００１６】
制御論理１１６はまた、サンプルホールド回路１１８にも接続される。サンプルホールド回路１１８は、アナログ電圧レベルの形式で、受信又は送信のデータをラッチする。例えば、サンプルホールド回路は、メモリセルに書込まれるべきデータを示す受信電圧信号、又は、メモリセルから検知された閾値電圧を示す送信電圧信号をサンプリングするための、キャパシタまたは他のアナログストレージデバイスを含むことができる。サンプルホールド回路１１８は、さらに、より強いデータ信号を外部デバイスへ提供するために、サンプルされた電圧の増幅及び／またはバッファリングを提供しても良い。  
【００１７】
アナログ電圧信号の取り扱いは、CMOS撮像装置の技術分野でよく知られたアプローチと同様のアプローチを取ってもよく、入射照明に応答して撮像装置のピクセルで発生した電荷レベルがキャパシタに蓄えられる。これらの電荷レベルは、その後、差動増幅器への第２の入力として基準キャパシタを有する、差動増幅器を使用して電圧信号に変換される。差動増幅器の出力は、その後、照明の強度を表すディジタル値を得るために、アナログ・ディジタル変換（ADC）デバイスへ渡される。本実施形態では、メモリセルの読取またはプログラミングそれぞれのために、メモリセルの実閾値電圧または対象閾値電圧を示す電圧レベルへキャパシタを置くことに応答して、電荷がキャパシタに蓄えられてもよい。この電荷は、その後、第２の入力として接地入力または他の基準信号を有する、差動増幅器を使用してアナログ電圧に変換されうる。差動増幅器の出力は、その後、読取動作の場合には、メモリデバイスからの出力のためにI/O制御回路１１２へ渡されてもよく、または、メモリデバイスをプログラミングするときの１回以上の検証動作の間の比較に使用されてもよい。I/O制御回路１１２は、メモリデバイス１０１がアナログまたはディジタルデータインタフェースとの通信に適合するように、読取データをアナログ信号からディジタルビットパターンへ変換し、書込データをディジタルビットパターンからアナログ信号へ変換するための、アナログ・ディジタル変換機能及びディジタル・アナログ（DAC）変換機能を任意に含むことができる。
【００１８】
書込動作の間、Vtレベルが示す電圧がサンプルホールド回路に保持されたレベルに一致するまで、メモリアレイ１０４の対象メモリセルはプログラムされる。これは、一例として、保持された電圧と対象メモリセルの閾値電圧とを比較するために差分検出装置を使用して、達成できる。よく似た従来のメモリプログラミングでは、所望の値に達するかまたは越えるまで閾値電圧を増加させるために、プログラミングパルスを対象メモリセルに印加することができる。読取動作では、対象メモリセルのVtレベルは、ADC/DACの機能がメモリデバイスの外部に設けられているか内部に設けられているかに依存して、直接にアナログ信号として、または、アナログ信号のディジタル化された表現として、（図１では図示しない）外部プロセッサへ転送するために、サンプルホールド回路１１８へ渡される。
【００１９】
セルの閾値電圧は、さまざまな方法で決定されてもよい。例えば、ワード線電圧は、対象メモリセルがアクティブになった時点でサンプルされてもよい。また、ブースト電圧は、対象メモリセルの第１のソース／ドレイン側へ印加されてもよく、閾値電圧は、制御ゲートの電圧と他のソース／ドレイン側の電圧との差とみなされてもよい。電圧をキャパシタへつなぐことで、電荷はサンプルされた電圧を蓄えるためにキャパシタと共有されることになる。ここで留意すべきことは、サンプルされた電圧が閾値電圧と一致する必要はなく、単にその電圧を示せばよいということである。例えば、ブースト電圧をメモリセルの第１のソース／ドレイン側に、既知電圧を制御ゲートに印加する場合であれば、メモリセルの第２のソース／ドレイン側に生じる電圧は、その生じた電圧がメモリセルの閾値電圧を示しているようなデータ信号とみなされる。
【００２０】
サンプルホールド回路１１８は、キャッシング、すなわち、メモリデバイス１０１が、第１のデータ値を外部プロセッサへ渡しながら次のデータ値を読込むことができるように、または、第１のデータ値をメモリアレイ１０４に書込みながら次のデータ値を受信することができるように、各データ値のための複数の記憶場所を含んでもよい。ステータスレジスタ１２２は、外部プロセッサへ出力するためのステータス情報をラッチするために、I/O制御回路１１２と制御論理１１６との間に接続されている。
【００２１】
メモリデバイス１０１は、制御リンク１３２を通じて制御論理１１６で制御信号を受信する。制御信号は、チップイネーブルCE#、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALE、及び書込みイネーブルWE#を含んでもよい。メモリデバイス１０１は、（コマンド信号形式で）コマンド、（アドレス信号形式で）アドレス、及び（データ信号形式で）データを多重化された入力／出力（I/O）バス１３４を通じて外部プロセッサから受信し、データをI/Oバス１３４を通じて外部プロセッサへ出力してもよい。
【００２２】
特定の例では、コマンドは、I/Oバス１３４の入力／出力（I/O）ピン[7:0]を通じて、I/O制御回路１１２で受信され、コマンドレジスタ１２４に書込まれる。アドレスは、バス１３４の入力／出力（I/O）ピン[7:0]を通じて、I/O制御回路１１２で受信され、アドレスレジスタ１１４に書込まれる。データは、８つのパラレル信号を受信できる装置のための入力／出力（I/O）ピン[7:0]、または、１６つのパラレル信号を受信できる装置のための入力／出力（I/O）ピン[15:0]を通じて、I/O制御回路１１２で受信されてもよく、サンプルホールド回路１１８へ転送される。データはまた、８つのパラレル信号を送信できる装置のための入力／出力（I/O）ピン[7:0]、または、１６つのパラレル信号を送信できる装置のための入力／出力（I/O）ピン[15:0]を通じて、出力されてもよい。追加の回路や信号が設けられてもよいこと、及び、図１のメモリデバイスが本開示の実施形態への注視を助けるために簡略化されていることは、当業者には理解されるだろう。さらに、図１のメモリデバイスは、さまざまな信号の受信及び出力の一般的な変換に従って記載されているが、さまざまな実施形態は、ここで明示的に述べられていない限り、記載された特定の信号及びI/Oコンフィグレーションによって制限されないことに留意すべきである。例えば、コマンド及びアドレス信号は、そのデータ信号を受信した信号から分離した入力で受信されてもよく、または、データ信号は、I/Oバス１３４の単一のI/O線を通じてシリアルに送信されてもよい。データ信号が個々のビットの代わりにビットパターンを表すので、８ビットデータ信号のシリアル通信は、個々のビットを表す８つの信号のパラレル通信と同様に効率的でありうる。
【００２３】
図２は、図１のメモリアレイ１０４内で見つけられるような、NANDメモリアレイ２００の例の一部分の概略図である。図２に示されるように、メモリアレイ２００は、ワード線２０２１から２０２Ｎと、交差するビット線２０４１から２０４Ｍを含む。ディジタル環境でのアドレス指定を簡略化するため、ワード線２０２の数とビット線２０４の数は、通常、各々２のべき乗である。
【００２４】
メモリアレイ２００は、NANDストリング２０６１から２０６Ｍを含む。各NANDストリングは、トランジスタ２０８１から２０８Ｎを含み、各トランジスタは、ワード線２０２とビット線２０４の交点に位置する。図２でフローティングゲートトランジスタとして描かれているトランジスタ２０８は、データを記憶するための不揮発性メモリセルを表す。各NANDストリング２０６のフローティングゲートトランジスタ２０８は、例えば、電界効果トランジスタ（FET）である１つ以上のソース選択ゲート２１０と、例えば、FETである１つ以上のドレイン選択ゲート２１２との間で、直列に、ソースからドレインへ接続される。各ソース選択ゲート２１０は、その近くのビット線２０４とソース選択線２１４の交点に位置し、一方、各ドレイン選択ゲート２１２は、近くのビット線２０４とドレイン選択線２１５との交点に位置する。
【００２５】
各ソース選択ゲート２１０のソースは、共通のソース線２１６に接続される。各ソース選択ゲート２１０のドレインは、対応するNANDストリング２０６の第１のフローティングゲートトランジスタ２０８のソースに接続される。例えば、ソース選択ゲート２１０１のドレインは対応するNANDストリング２０６１のフローティングゲートトランジスタ２０８１のソースに接続される。各ソース選択ゲート２１０の制御ゲートは、ソース選択線２１４に接続される。複数のソース選択ゲート２１０が任意のNANDストリング２０６に利用される場合、それらは、共通のソース線２１６とそのNANDストリング２０６の第１のフローティングゲートトランジスタ２０８の間に、直列に接続されることになる。
【００２６】
各ドレイン選択ゲート２１２のドレインは、ドレイン接点において、対応するNANDストリングのための、近くのビット線２０４に接続される。例えば、ドレイン選択ゲート２１２１のドレインは、ドレイン接点において、対応するNANDストリング２０６１のための、近くのビット線２０４１に接続される。各ドレイン選択ゲート２１２のソースは、対応するNANDストリング２０６の最後のフローティングゲートトランジスタ２０８のドレインに接続される。例えば、ドレイン選択ゲート２１２１のソースは、対応するNANDストリング２０６１のフローティングゲートトランジスタ２０８Ｎのドレインに接続される。複数のドレイン選択ゲート２１２が任意のNANDストリング２０６に利用される場合、それらは対応するビット線２０４と、そのNANDストリング２０６の最後のフローティングゲートトランジスタ２０８Ｎとの間に、直列に接続されることになる。
【００２７】
フローティングゲートトランジスタ２０８の典型的な構成は、図２に示されるように、ソース２３０と、ドレイン２３２と、フローティングゲート２３４と、制御ゲート２３６と、を含む。フローティングゲートトランジスタ２０８は、ワード線２０２に接続された制御ゲート２３６を有する。フローティングゲートトランジスタ２０８の列は、任意の近くのビット線２０４に接続されたNANDストリング２０６である。フローティングゲートトランジスタ２０８の行は、任意のワード線２０２に共通して接続されたトランジスタ群である。トランジスタ２０８の他の形式、例えば、NROM、磁気または強誘電体トランジスタ、及び、２以上の閾値電圧範囲のうちの１つを想定してプログラムされることが可能な他のトランジスタなどもまた、本開示の実施形態で利用されてもよい。
【００２８】
さまざまな実施形態のメモリデバイスが、バルクストレージデバイスで有利に使用されてもよい。さまざまな実施形態のために、これらのバルクストレージデバイスは、従来のHDDと同じフォームファクタや通信バスインタフェースを持ってもよく、従って、それらはさまざまな用途でそのようなドライブに取って代わることができる。HDDのためのある共通のフォームファクタとしては、現在パーソナルコンピュータやより大きなディジタルメディアレコーダで一般に使用される、３．５インチ、２．５インチ、及びPCMCIA（Personal Computer Memory Card International Association）のフォームファクタの他に、例えば、携帯電話、携帯情報端末（PDA）、及びディジタルメディアプレイヤなどのより小さなパーソナル機器で一般に使用される１．８インチ及び１インチのフォームファクタが挙げられる。ある共通のバスインタフェースとしては、universal serial bus（USB）、AT attachment interface（ATA）［または、integrated drive electronicsまたはIDEとして知られている。］、シリアルATA（SATA）、small computer systems interface（SCSI）、及び、the Institute of Electrical and Electronics Engineers（IEEE）1394標準が挙げられる。さまざまなフォームファクタ及び通信インタフェースが記載されたが、本実施形態は、特定のフォームファクタまたは通信規格に限定されない。さらに、本実施形態は、HDDのフォームファクタまたは通信インタフェースに準拠する必要もない。図３は、本開示の一実施形態に係るソリッドステートバルクストレージデバイス３００のブロック概略図である。
【００２９】
バルクストレージデバイス３００は、本開示の一実施形態に係るメモリデバイス３０１と、読取／書込チャネル３０５、及び、コントローラ３１０を含む。読取／書込チャネル３０５は、メモリデバイス３０１から受信したデータ信号のアナログ・ディジタル変換の他に、コントローラ３１０から受信したデータ信号のディジタル・アナログ変換も提供する。コントローラ３１０は、バスインタフェース３１５を経由して、バルクストレージデバイス３００と外部プロセッサ（図３では図示しない）の間の通信を提供する。読取／書込チャネル３０５は、破線内のメモリデバイス３０１’によって描かれるような、１つ以上の追加のメモリデバイスを提供してもよいことに留意する。通信のための単一のメモリデバイス３０１の選択は、マルチビットチップイネーブル信号や他の多重化方式を通じて処理されてもよい。
【００３０】
メモリデバイス３０１は、アナログインタフェース３２０及びディジタルインタフェース３２５を経由して読取／書込チャネル３０５に接続される。アナログインタフェース３２０は、メモリデバイス３０１と読取／書込チャネル３０５との間でアナログデータ信号の伝送経路を提供し、一方、ディジタルインタフェース３２５は、読取／書込チャネル３０５からメモリデバイス３０１への、制御信号、コマンド信号、及びアドレス信号の伝送経路を提供する。ディジタルインタフェース３２５は、さらに、メモリデバイス３０１から読取／書込チャネル３０５へのステータス信号の伝送経路を提供してもよい。アナログインタフェース３２０及びディジタルインタフェース３２５は、図１のメモリデバイス１０１に関して記載されたように、信号線を共有してもよい。図３の実施形態は、メモリデバイスに対して二重のアナログ／ディジタルインタフェースを描いているが、図１について述べたように、メモリデバイス３０１が、制御信号、コマンド信号、ステータス信号、アドレス信号、及びデータ信号の伝送経路としてディジタルインタフェースのみを使用してコントローラ３１０と直接通信するように、読取／書込チャネル３０５の機能が、メモリデバイス３０１に選択的に組み込まれてもよい。
【００３１】
読取／書込チャネル３０５は、例えば、データインタフェース３３０及び制御インタフェース３３５など、１つ以上のインタフェースを経由してコントローラ３１０に接続される。データインタフェース３３０は、読取／書込チャネル３０５とコントローラ３１０の間のディジタルデータの伝送経路を提供する。制御インタフェース３３５は、コントローラ３１０から読取／書込チャネル３０５への制御信号、コマンド信号、及びアドレス信号の伝送経路を提供する。制御インタフェース３３５は、さらに、読取／書込チャネル３０５からコントローラ３１０へのステータス信号の伝送経路を提供してもよい。ステータス信号及びコマンド／制御信号は、制御インタフェース３３５をディジタルインタフェース３２５に接続する破線によって描かれるように、コントローラ３１０とメモリデバイス３０１の間で直接受け渡されてもよい。
【００３２】
図３では２つの異なるデバイスとして描かれているが、読取／書込チャネル３０５及びコントローラ３１０の機能は、単一の集積回路デバイスで代わりに実行されてもよい。個別のデバイスとしてメモリデバイス３０１を維持することで、異なるフォームファクタ及び通信インタフェースに対する実施形態の適合のより大きな柔軟性を提供しながら、集積回路デバイスでもあるので、バルクストレージデバイス３００全体は、単一の集積回路として製造することができる。
【００３３】
読取／書込チャネル３０５は、少なくともディジタルデータストリームのアナログデータストリームへの変換及びその逆も同様に提供するように構成された、信号プロセッサである。ディジタルデータストリームは、バイナリ電圧レベルの形式で、すなわち、例えば、０である第１のバイナリデータ値を有するビットを示す第１の電圧レベルと、例えば、１である第２のバイナリデータ値を有するビットを示す第２の電圧レベルとで、データ信号を提供する。アナログデータストリームは、２ビット以上の異なるビットパターンに対応する異なる電圧レベルまたは範囲を持つ２レベル以上を有するアナログ電圧の形式でデータ信号を提供する。例えば、メモリセル当たり２ビットを記憶するように構成されたシステムでは、アナログデータストリームの第１の電圧レベルまたは電圧レベルの範囲は、ビットパターン１１に対応してもよく、アナログデータストリームの第２の電圧レベルまたは電圧レベルの範囲は、ビットパターン１０に対応してもよく、アナログデータストリームの第３の電圧レベルまたは電圧レベルの範囲は、ビットパターン００に対応してもよく、そして、アナログデータストリームの第４の電圧レベルまたは電圧レベルの範囲は、ビットパターン０１に対応してもよい。従って、さまざまな実施形態に係る１つのアナログデータ信号は、２以上のディジタルデータ信号に変換されることになり、その逆も同様である。
【００３４】
実際には、制御信号及びコマンド信号は、コントローラ３１０を経由してメモリデバイス３０１にアクセスするために、バスインタフェース３１５で受信される。例えば、書込、読取、フォーマットなどの、どのような種類のアクセスが望まれているかに依存して、アドレス及びデータ値もまた、バスインタフェース３１５で受信される。共有されたバスシステムでは、バスインタフェース３１５は、さまざまな他のデバイスと一緒にバスに接続されることになる。特定のデバイスと直接通信するために、バス上のデバイスが後続のコマンドで作動すべきであることを示す識別値がバス上に置かれてもよい。識別値がバルクストレージ３００によって採用されている値と一致すると、その後、コントローラ３１０はバスインタフェース３１５で後続のコマンドを受信することになる。識別値が一致しなかった場合は、コントローラ３１０は後続の通信を無視することになる。同様に、バス上での衝突（collision）を避ける為、共有されたバス上のさまざまなデバイスは、それらが個別にバスを制御しながら、他のデバイスに対してアウトバウンド通信を中止するように指示してもよい。バス共有及び衝突防止のためのプロトコルは、既知であるのでここでは詳述しない。コントローラ３１０は、その後、処理のために、コマンド、アドレス、及び、データ信号を読取／書込チャネル３０５へ渡す。ここで、コントローラ３１０から読取／書込チャネル３０５へ渡されたコマンド、アドレス、及び、データ信号は、バスインタフェース３１５で受信した信号と同じである必要はないことに留意する。例えば、バスインタフェース３１５の通信規格は、読取／書込チャネル３０５またはメモリデバイス３０１の通信規格とは異なってもよい。この状況では、コントローラ３１０は、メモリデバイス３０１にアクセスする前に、コマンド及び／またはアドレス指定方法を変換してもよい。さらに、コントローラ３１０は、メモリデバイス３０１の物理アドレスが任意の論理アドレスに経時的に変化しえるように、１つ以上のメモリデバイス内での負荷平準化を提供してもよい。従って、コントローラ３１０は、外部デバイスからの論理アドレスを対象メモリデバイス３０１の物理アドレスにマップすることになる。
【００３５】
書込要求に対して、コントローラ３１０は、コマンド及びアドレス信号に加えて、ディジタルデータ信号を読取／書込チャネル３０５へ渡すことになる。例えば、１６ビットのデータワードのために、コントローラ３１０は、第１のまたは第２のバイナリ論理レベルを有する１６の個別の信号を渡すことになる。読取／書込チャネル３０５は、その後、ディジタルデータ信号を、ディジタルデータ信号のビットパターンを表すアナログデータ信号に変換することになる。前述の例を続けると、読取／書込チャネル３０５は、１６の個別のディジタルデータ信号を所望の１６ビットデータパターンを示す電位レベルを有する単一のアナログ信号に変換するために、ディジタル・アナログ変換を使用することになる。一実施形態では、ディジタルデータ信号のビットパターンを表すアナログデータ信号は、対象メモリセルの所望の閾値電圧を示す。しかしながら、１トランジスタメモリセルのプログラミングでは、隣接するメモリセルのプログラミングが、先にプログラムされたメモリセルの閾値電圧を増加させることがしばしばある。従って、別の実施形態では、読取／書込チャネル３０５は、これらの種類の予想される閾値電圧の変化を考慮し、アナログデータ信号を最終的に望んでいる閾値電圧よりも低い閾値電圧を示すようにアナログデータ信号を調整することができる。コントローラ３１０からのディジタルデータ信号の変換後、その後、読取／書込チャネル３０５は、個々のメモリセルのプログラミングに使用するアナログ信号とともに、書込コマンド及びアドレス信号をメモリデバイス３０１へ渡すことになる。プログラミングは、セルベースで生じうるが、通常、操作当たり１ページのデータが実行される。典型的なメモリアレイアーキテクチャでは、１ページのデータは、１つのワード線に接続される１つおきのメモリセルを含む。
【００３６】
読込要求に対して、コントローラは、コマンド及びアドレス信号を読取／書込チャネル３０５に渡すことになる。読取／書込チャネル３０５は、読取コマンド及びアドレス信号をメモリデバイス３０１に渡すことになる。それに応答して、読取操作を実行後、メモリデバイス３０１は、アドレス信号及び読取コマンドにより定められたメモリセルの閾値電圧を示すアナログデータ信号を返すことになる。メモリデバイス３０１は、そのアナログデータ信号をパラレルまたはシリアルな方法で転送してもよい。
【００３７】
アナログデータ信号はまた、個別の電圧パルスとしてではなく、実質的に連続したアナログ信号のストリームとして、転送されてもよい。この状況では、読取／書込チャネル３０５は、PRMLまたはパーシャルレスポンス最尤復号と呼ばれるHDDアクセスに使用されるものと同様の信号処理を用いてもよい。従来のHDDのPRML処理では、HDDの読取ヘッドは、HDDプラッタの読取操作中に遭遇する磁束反転を表すアナログ信号のストリームを出力する。読取ヘッドが遭遇する磁束反転に応じて生じるこのアナログ信号の正確な山と谷を捉えようとするよりもむしろ、信号パターンのディジタル表現を作り出すために、その信号が周期的にサンプルされる。このディジタル表現は、その後、アナログ信号パターンの発生に関与する磁束反転の適当なパターンを決定するために解析されてもよい。本開示の実施形態で、これと同種の処理が利用されてもよい。メモリデバイス３０１からのアナログ信号をサンプリングすることによって、アナログ信号の発生に関与する閾値電圧の適当なパターンを決定するために、PRML処理を用いることができる。
【００３８】
図４は、本開示の一実施形態に係る読取／書込チャネル３０５によりメモリデバイス３０１から受信されるような、データ信号４５０を概念的に示す波形の描写である。データ信号４５０は、周期的にサンプルすることができ、データ信号４５０のディジタル表現は、サンプルされた閾値電圧の振幅から作り出すことができる。一つの実施形態では、サンプリングがデータ信号４５０の安定状態部分で起こるように、サンプリングはデータ出力と同期させてもよい。このような実施形態は、時刻t1、t2、t3、及び、t4での破線によって示されるようなサンプリングによって描かれる。しかしながら、同期したサンプリングが正しく整列されなくなると、データサンプルの値は、安定状態の値とは著しく異なることになりうる。他の実施形態では、例えば、データサンプルによって示される傾斜の変化を観察することなどによって、安定状態の値が適当に生じる場所を決定できるように、サンプリングレートが増大されてもよい。そのような実施形態は、時刻t5、t6、t7、及び、t8での破線によって示されるようなサンプリングによって描かれ、時刻t6とt7でのデータサンプル間の傾斜は、安定状態の状況を示しうる。そのような実施形態では、サンプリングレートと表現の精度の間にはトレードオフが生じる。高いサンプリングレートはより正確な表現を導くが、処理時間も増加する。サンプリングがデータ出力と同期するか、または、より高頻度のサンプリングが使用されるかに関わらず、その後、どのような入力電圧レベルがアナログ信号パターンの生成に適当に関与したかを予測するために、ディジタル表現が使用されてもよい。同様に、読込み中の個々のメモリセルの適当なデータ値は、入力電圧レベルのこの予期したパターンから予測することができる。
【００３９】
メモリデバイス３０１からのデータ値の読取りでエラーが生じうることを認めて、読取／書込チャネル３０５がエラー訂正を含んでもよい。エラー訂正は、予期されるエラーから回復するために、HDDと同様に、メモリデバイスにおいて一般に使用される。典型的には、メモリデバイスは、位置の第１のセットにユーザデータを、位置の第２のセットにエラー訂正符号（ECC）を記憶してもよい。ユーザデータの読取要求に応答して、ユーザデータとECCの両方が、読取操作中に読み取られる。既知のアルゴリズムを使用して、読取操作から返されたユーザデータは、ECCと比較される。エラーがECCの制限内であれば、エラーを訂正することができる。
【００４０】
図５は、本開示の一実施形態に係る電子システムのブロック概略図である。電子システムの例としては、パーソナルコンピュータ、PDA、ディジタルカメラ、ディジタルメディアプレイヤ、ディジタルレコーダ、電子ゲーム、電化製品、車両、無線デバイス、携帯電話などが挙げられてもよい。
【００４１】
電子システムは、ホストプロセッサ５００を含み、プロセッサ５００の効率を向上させるために、キャッシュメモリ５０２を含んでもよい。プロセッサ５００は、通信バス５０４と接続される。さまざまな他のデバイスが、プロセッサ５００の制御のもと、通信バス５０４と接続されてもよい。例えば、電子システムは、ランダムアクセスメモリ（RAM）５０６と、例えば、キーボード、タッチパッド、ポインティングデバイスなどの１つ以上の入力デバイス５０８と、オーディオコントローラ５１０と、ビデオコントローラ５１２と、１つ以上のバルクストレージデバイス５１４と、を含んでもよい。少なくとも１つのバルクストレージデバイス５１４は、バス５０４との通信のためのディジタルバスインタフェース５１５と、２ビット以上のデータのデータパターンを表すデータ信号の転送のためのアナログインタフェースを有する本開示の一実施形態に係る１つ以上のメモリデバイスと、バスインタフェース５１５から受信したディジタルデータ信号のディジタル・アナログ変換とそのメモリデバイス（群）から受信したアナログデータ信号のアナログ・ディジタル変換とを実行するように構成された信号プロセッサと、を含む。
【００４２】
上述したメモリアレイのプログラミングは、対象セルまたはセル群のみではなく、対象セル（群）に隣接するセルにも影響する。この影響は、通常、技術的には、プログラムディスターブ（program disturb）と呼ばれる。使用されるプログラミング電圧が大きくなるほど、隣接するセルへの影響も大きくなる。例えば、第１の消去されたセルが-3Vの消去閾値電圧（Vt）を有することを前提とすると、プログラム状態が3VのVtを有するようにプログラムされるべきであり、第２の消去されたセルが-1Vを有することを前提とすると、1V状態にプログラムされるべきである。第１のセルのVtは6Vに移動されなければならない一方で、第２のセルが2Vに移動しなければならないだけである。第１のセルの非常に大きな電圧の変動に起因して、第１のセルのプログラミングは、ワード線により大きなプログラム電圧を要求し、従って、第２のセルのプログラミングよりも非常に大きな影響を隣接するセルに及ぼすことになる。
【００４３】
フローティングゲート・フローティングゲート結合（Floating gate-to-floating gate coupling）は、隣接するセルのプログラミングが前のセルまたはセル群でプログラムされたデータに影響を及ぼす、別のメカニズムである。データは、セルのフローティングゲートに蓄えられた電荷を変化させることによってセル内にプログラムされる。しかしながら、隣接するセルのフローティングゲートの電荷が変化すると、先にプログラムされたフローティングゲート（群）に蓄えられた電荷を乱す。これは、隣接するセルのフローティングゲート間の容量結合の結果である。ビット線上の垂直上下にある、ワード線上の水平左右にある、及び、ビット線間の対角にある隣接するセルは含む。
【００４４】
本開示の実施形態は、全体のプログラミング速度を改善するために、粗密プログラミングを通じて、フローティングゲート・フローティングゲート結合の影響を軽減するプログラミングアルゴリズムを提供する。本開示は、プログラム収束速度を減じるため、プログラムディスターブを減らすため、プログラム中のセルで経験されるディスターブに関連したフローティングゲート・フローティングゲート結合を低減するため、コース(coarse)プログラミングステップと、ファイン(fine)プログラミングステップとを提供する。
【００４５】
図６は、粗密(coarse and fine)プログラミングパルスを使用したメモリセルプログラミングの方法の一実施形態のフローチャートを説明する。その方法は、プログラム中のセルまたはセル群の所望のプログラム状態を含むプログラム／書込コマンドの受信から始まる（６０１）。メモリデバイスは外部プロセッサまたは他種の外部コントローラ回路からプログラムコマンドを受信する。図３で以前に記述された読取／書込チャネルは、プログラムされるべき状態の閾値電圧のディジタル表現を受信し、ディジタル信号を閾値電圧のアナログ表現に変換する。別の実施形態では、アナログ電圧がメモリデバイスによって受信され、メモリデバイスのアナログ・ディジタル変換によってディジタル表現に変換される。
【００４６】
メモリデバイス制御論理はその後、プログラム中の各メモリセルに印加されるコースプログラミングパルスの大きさを決定する（６０３）。コースプログラミングパルスは、ワード線に最も大きな電圧を要求する、最初のプログラミングステップである。従って、最大のプログラムディスターブは、第１のプログラミングパルスで生じ、それ以降、隣接するセルの影響はより小さくより少ない妨害プログラミングパルスで固定されうる。
【００４７】
一実施形態では、コースプログラミングパルスの大きさは、対象メモリセル内にプログラムされるべきデータの他に、隣接するメモリセル内でプログラム中のデータにも応じて設定される。プログラミングパルス発生アルゴリズムは、その閾値電圧の一定のパーセントに達することを要求されたプログラミング電圧を決めるために、対象メモリセルの所望の状態（すなわち、閾値電圧）を使用する。このプログラミングパルスは、その後、対象メモリセルにバイアスをかけるために使用される。隣接するメモリセルの閾値電圧は、その後、コースプログラミングパルスの効果を決定するために読み取られる（６０５）。例えば、対象セルの閾値電圧を-3Vから0Vへ移動させるために、プログラミングパルスは16Vであってもよい。このプログラミングパルスの後、隣接するメモリセルは、対象セルのコースプログラミングに起因するプログラムディスターブの影響後の最新の閾値電圧を決定するために読み取られる。隣接するメモリセルのコースプログラミングは、新しい閾値電圧を、隣接するセルのプログラミングの開始点として使用することにより、新しい閾値電圧を考慮する。隣接するセルは、その後、それら独自のそれぞれのコースプログラミング電圧でプログラムされる。
【００４８】
コースプログラミングの完了後、プログラム中のメモリセルの各々は、そのプログラム状態の一定のパーセント以内にある。メモリセルは、その後、ファインプログラミングパルスによってそれらそれぞれの最終状態にプログラムされる（６０７）。より小さく細かいパルスは、各セルのそれぞれの閾値電圧をさらに少しずつ最終状態に移動させる。より小さなプログラミング電圧は隣接するセルにそれほど影響を与えない。例えば、閾値電圧は、ファインプログラミングの間、コースプログラミングと同じかその倍のボルトの増加の代わりに、1/10ボルト以下の増加で移動する。
【００４９】
図７は、本開示の粗密プログラミングの方法の別の実施形態のフローチャートを説明する。その方法は、プログラム中のセルまたはセル群のための所望のプログラム状態を含む、プログラム／書込コマンドの受信から始まる（７０１）。メモリデバイスは、外部プロセッサまたは他種の外部コントローラ回路から、プログラムコマンドを受信する。図３で以前に記載された読取／書込チャネルは、プログラムされるべき状態の閾値電圧のディジタル表現を受信し、そのディジタル信号を閾値電圧のアナログ表現に変換する。
【００５０】
制御論理はその後、メモリに記憶されているセル特性データにアクセスする（７０５）。セル特性データは、隣接するセルの変化に応答したメモリブロックの平均的な振る舞いを表す。別の実施形態は、メモリページの平均的な振る舞いまたはメモリアレイ全体の平均的な振る舞いを使用する。
【００５１】
セル特性データは、コースプログラミングパルスの電圧レベルを決定する際に、プログラミングパルス発生アルゴリズムで使用される。例えば、その特性データが、平均して、セルの閾値電圧がプログラムディスターブの状態に応じて簡単には移動しないことを示すならば、プログラミング電圧は、標準よりも大きく作られうる。その特性データが、平均して、セルの閾値電圧がプログラムディスターブの状態に応じて簡単に移動することを示すならば、プログラミングパルスは、より小さく作られる。これにより、隣接するセルでのプログラムディスターブの状態を軽減する。
【００５２】
プログラミングパルス発生アルゴリズムはその後、対象セルの閾値電圧がプログラム状態の所定パーセントに達するために移動する必要がある間隔を決定する。対象セルの閾値電圧をこの間隔で移動させるために要求されるプログラミングパルス電圧は決定され、その後、特性データに応じて調整される（７０５）。このパルスはその後、対象セルに接続されたワード線にバイアスをかけるために使用される。これが、プログラムされるべきすべてのセルに対して繰り返される。
【００５３】
プログラムされるべきセルがコースプログラミングステップを完了するとすぐに、各セルはその後、ファインプログラミングパルスにより、より小さなステップでプログラムされる（７０７）。前の実施形態の場合と同様に、ワード線上のプログラムディスターブの状態を軽減するために、これらのパルスは、コースプログラミングパルスよりも実質的に小さい。一実施形態では、ファインプログラミングパルスは、閾値電圧を数10分の１ボルトまたはミリボルトステップで移動させ、一方、コースプログラミングパルスは、閾値電圧を単一ステップで１ボルト以上を移動させる。
【００５４】
ファインプログラミングパルスは、閾値電圧をプログラム状態に移動させるために決定された、すべて同じ電圧であってもよい。ファインプログラミングパルスはまた、閾値電圧をプログラム状態に移動させるために、必要に応じて、複数の異なる電圧であってもよい。
【００５５】
図８は、本開示のプログラミング方法を使用してプログラムされるべきNANDメモリアレイの一部分の一実施形態の概略図を説明する。NANDアークテクチャは、メモリセル８００‐８０４の行に接続されたワード線WLを使用する。メモリセルの各々は、選択ゲートトランジスタを貫くビット線BL0-BL4に接続されたメモリセルの直列ストリングの一部である。
【００５６】
この概略図は、粗密プログラミングの実施形態が、どのようにして、ワード線に沿ってプログラムディスターブの影響を軽減しながら、多くの隣接するメモリセルをプログラムするために使用されることになるかの一例を示す。この例は、すべてのセルが負の消去状態から始まり、第１のメモリセル８００が2.3Vの閾値電圧を要求する状態にプログラム中であり、第２のメモリセル８０１が1.6Vの閾値電圧を要求する状態にプログラム中であり、第３のメモリセル８０２が3.7Vの閾値電圧を要求する状態にプログラム中であることを前提としている。
【００５７】
初期のコースプログラミングステップは、第１のセル８００を2.0Vに、第２のセル８０１を1.0Vに、第３のセル８０２を3.0Vにプログラムしてもよい。プログラミングを達成するために、ビット線は、イネーブル電圧または禁止（inhibit）電圧のいずれかにバイアスされ、一実施形態では、セル８００‐８０４は、BL0,BL2及びBL4がまず有効であり、一方BL1及びBL3が禁止されるように、ワード線に沿って交互にプログラムされる。一実施形態では、イネーブル電圧は0Vであり、禁止電圧はVCCである。他の実施形態は、禁止する代わりにプログラミングを単に減速する。そのような実施形態では、0VとVCCの間のビット線バイアス電圧が使用される。コースプログラミングパルスは、図６及び図７の実施形態を参照しながら以前に述べたように、発生する。
【００５８】
コースプログラミングステップ後、メモリデバイスコントローラは、最新のそれぞれの閾値電圧を決定するためにプログラム中のメモリセル８００‐８０２を読込む。これは、大きなプログラミングパルスの影響がワード線WL上のセルの閾値電圧を変化させてから後に、コントローラにファインプログラミングステップの開始点を提供する。ファインプログラミングパルスは、その後、ゆっくりとプログラム中のセル８００‐８０２をそれぞれの最終閾値電圧に移動させるために使用されてもよい。
【００５９】
ファインプログラミングパルスは、閾値電圧をプログラム状態に移動させるために決定された、すべて同じ電圧であってもよい。ファインプログラミングパルスはまた、閾値電圧をプログラム状態に移動させるために、必要に応じて、複数の異なる電圧であってもよい。
【００６０】
図９は、プログラミング中にフローティングゲート・フローティングゲート容量結合を実施する本開示のNANDメモリアレイの一実施形態の概略図を説明する。この図は、ワード線WL1上の中心セル９３０がプログラム中であることを前提としている。この図は、同じワード線上の隣接するセル間の容量結合９００、９０１と、同じビット線に沿って隣接するセル間の容量結合９０５、９０６と、対角線上に隣接するセル間の容量結合９１０‐９１３と、を示す。
【００６１】
図１０は、本開示の粗密プログラミングを使用したフローティングゲート・フローティングゲート容量結合を軽減する方法の一実施形態のフローチャートを説明する。コースプログラミングは、ワード線に沿ってセルを、大きく高い電圧ステップで、初期閾値電圧にプログラムする。ファインプログラミングは、ワード線に沿ってセルを、より小さく高い電圧ステップで、最終閾値電圧にプログラムする。
【００６２】
初期閾値電圧レベルは、一定のデルタ電圧（すなわち、初期Vt  = 最終Vt - ΔVt）だけ、最終のプログラムされた閾値電圧レベルよりも低い電圧である。初期閾値電圧は、コースプログラミングに起因したフローティングゲート・フローティングゲート結合（垂直、水平、及び、対角線上の）及びプログラムディスターブ（同じワード線に沿って）に、十分なマージンを与えるように、選択される。最終閾値電圧は、プログラミングが完了した後のセルの所望の電圧である。
【００６３】
図１０で説明される方法はまず、第１のワード線（すなわち、図９におけるWL1）上のセルを、コースプログラミングを使用して初期Vtにプログラムする（１００１）。第１のワード線上の１ページ以上がプログラムされるべきである場合、プログラムされるべきすべてのページは、次のワード線へ進む前にプログラムされる。
【００６４】
プログラムされるべき第２のワード線（すなわち、図９におけるWL2）上のセルは、その後、コースプログラミング１００３を使用して初期Vtにプログラムされる。このワード線上のプログラムされるべきすべてのページは、このとき、初期Vtにプログラムされる。
【００６５】
第１のワード線上のプログラムされるべきメモリセルの閾値電圧は、その後、ファインプログラミングにより最終Vtに引き上げられる（１００５）。このワード線上のプログラムされるべきすべてのページは、このとき、最終Vtに引き上げられる。
【００６６】
第３のワード線（すなわち、図９におけるWL3）上のプログラムされるべきメモリセルの閾値電圧は、その後、コースプログラミングを使用して初期Vtにプログラムされる（１００７）。このワード線上のプログラムされるべきすべてのページは、このとき、初期Vtにプログラムされる。
【００６７】
第２のワード線上のプログラムされるべきメモリセルの閾値電圧は、その後、ファインプログラミングにより最終Vtに引き上げられる（１００９）。このワード線上のプログラムされるべきすべてのページは、このとき、最終Vtに引き上げられる。
【００６８】
コースプログラミングを使用して初期Vtにプログラムする必要がないことは、当業者に理解されうる。それは、ファインプログラミングを使用して、同様に行なわれてもよい。コースプログラミングは、プログラム時間を節約する好ましい実施形態である。
【００６９】
第３のワード線上のプログラムされるべきメモリセルの閾値電圧は、その後、ファインプログラミングにより最終Vtに引き上げられる（１０１１）。このワード線上のプログラムされるべきすべてのページは、このとき、最終Vtに引き上げられる。この処理は、プログラムされるべきメモリブロック全体で繰り返される。
【００７０】
図１１は、コースプログラミングパルスの増加とファインプログラミングパルスの増加
の比較を説明する。左のパルス１１０１は、コースプログラミングのために使用される一セットの増加する電圧の一実施形態を説明する。これらのパルスは、典型的には、ファインプログラミングの初期パルスよりも大きな初期パルスを有し、また、ファインΔVpgm
よりも大きなΔVpgmを有する。ちなみに、右のパルス１１０３のセットは、ファインプログラミングのために使用される一セットの電圧の一実施形態を説明している。
【００７１】
＜結論＞
さまざまな実施形態は、２ビット以上のビットパターンを表すアナログデータ信号を、受送信するように構成されたメモリデバイスを含む。メモリデバイスは、粗密プログラミングを使用してプログラムされてもよい。セルは、それぞれの閾値電圧を、大きなステップで、それぞれのプログラム状態の近くに移動させるために、各々最初にコースプログラミングでプログラムされる。セルはその後、閾値電圧をより小さなステップで最終のプログラム状態の閾値電圧にゆっくりと移動させる、１以上のファインパルスで、各々プログラムされる。
【００７２】
特定の実施形態がここでは説明され記載されたが、同じ目的を達成するために算出された任意のアレンジメントが示された特定の実施形態を代替しうることは、当業者に理解されるだろう。本開示の多くの翻案は当業者に明らかであろう。従って、この出願は、本開示の任意の翻案または変形に及ぶことを意図している。
【図２】
2010530112.tif 000003
【図８】
2010530112.tif 000004
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成22年2月5日(2010.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルアレイを含むソリッドステートメモリ内の第１のメモリセルをプログラミングする方法であって、
前記第１のメモリセルにプログラムされるべき状態、及び、前記メモリセルアレイのワード線に沿って前記第１のメモリセルと隣接するメモリセルにプログラムされるべきそれぞれの状態、に応じて決定される初期プログラミング電圧で、前記第１のメモリセルをバイアスすることと、
前記第１のメモリセルがプログラムされるべき前記状態に達するまで、少なくとも１つの後続プログラミング電圧で、前記第１のメモリセルをバイアスすること、を含む
ことを特徴とする方法。
【請求項２】
請求項１に記載の方法において、
前記初期プログラミング電圧は、増加する電圧の第１のセットのうちの１つであり、
前記少なくとも１つの後続プログラミング電圧は、増加する電圧の第２のセットのうちの１つである
ことを特徴とする方法。
【請求項３】
請求項１に記載の方法において、
前記第１のメモリセルは、前記初期プログラミング電圧より前に、負の閾値電圧から開始する
ことを特徴とする方法。
【請求項４】
請求項１に記載の方法において、
前記第１のメモリセルは、前記初期プログラミング電圧後に、正の閾値電圧を有する
ことを特徴とする方法。
【請求項５】
請求項１に記載の方法において、
前記後続プログラミング電圧の各々は、実質的に等しい
ことを特徴とする方法。
【請求項６】
請求項１に記載の方法において、さらに、
ワード線に沿って複数のメモリセルのためにセル特性データを決定することと、
初期プログラミング電圧が前記複数のメモリセルの各々をそれぞれの中間の状態にプログラムするように、前記セル特性データ、及び、各メモリセルにプログラムされるべきそれぞれの状態に応じて、前記複数のメモリセルの各々のために前記初期プログラミング電圧を発生させることと、
各メモリセルのそれぞれの中間状態及びプログラム状態に応じて、そのそれぞれの初期プログラミング電圧よりも小さな各後続プログラミング電圧が発生するように、前記複数のメモリセルの各々のために少なくとも１つの後続プログラミング電圧を発生させること、を含む
ことを特徴とする方法。
【請求項７】
請求項６に記載の方法において、
前記セル特性データを決定することは、メモリから前記セル特性データを読取ることを含む
ことを特徴とする方法。
【請求項８】
請求項６に記載の方法において、さらに、
各々が前記複数のメモリセルの１つのメモリセルに接続される１つのおきのビット線をイネーブル電圧でバイアスし、且つ、残りのビット線を禁止電圧でバイアスすること、を含む
ことを特徴とする方法。
【請求項９】
請求項６に記載の方法において、
前記セル特性データは、隣接するセルの閾値電圧の変化に対するメモリブロックの平均的な応答を示す
ことを特徴とする方法。
【請求項１０】
請求項６に記載の方法において、さらに、
前記初期プログラミング電圧後で、且つ、前記後続プログラミング電圧前に、前記それぞれの中間状態を読取ること、を含む
ことを特徴とする方法。
【請求項１１】
請求項６に記載の方法において、
前記初期プログラミング電圧の各々、及び、前記後続プログラミング電圧の各々は、アナログ電圧を示すディジタルデータ信号から発生する前記アナログ電圧である
ことを特徴とする方法。
【請求項１２】
請求項６に記載の方法において、さらに、
プログラミング電圧を示すディジタルデータ信号を受信することと、
前記初期プログラミング電圧を示すアナログ信号を発生させるために、前記ディジタルデータ信号にディジタル・アナログ変換を実行すること、を含む
ことを特徴とする方法。
【請求項１３】
請求項６に記載の方法において、さらに、
前記初期プログラミング電圧後で、且つ、各後続プログラミング電圧後に、前記複数のメモリセルの各々の中間状態を読取ることと、
前記中間状態に応じて、各後続プログラミング電圧を調整すること、を含む
ことを特徴とする方法。
【請求項１４】
ソリッドステートメモリデバイスであって、
ビット線に接続されたメモリセルの列とワード線に接続されたメモリセルの行とを有する、不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイの制御及びアクセスのための回路であって、プログラムすべきメモリセルに接続された各ワード線を、前記メモリセルにプログラムされるべき状態、及び、前記メモリセルに隣接するメモリセルにプログラムされるべきそれぞれの状態に応じて決定される初期プログラミング電圧で、バイアスすることによって、前記メモリセルアレイのプログラミングを制御するように構成され、さらに、前記メモリセルがプログラムされるべき前記状態に達するまで、前記メモリセルを、各々が前記初期プログラミング電圧よりも小さい少なくとも１つの後続プログラミング電圧で、バイアスするように構成される、制御及びアクセスのための前記回路と、を含む
ことを特徴とするソリッドステートメモリデバイス。
【請求項１５】
請求項１４に記載のソリッドステートメモリデバイスにおいて、
制御及びアクセスのための前記回路は、さらに、プログラミング中の前記メモリセルからのアナログデータ信号を読取り、且つ、読取られた前記アナログデータ信号を示すディジタル閾値電圧信号を発生させるように構成される
ことを特徴とするソリッドステートメモリデバイス。
【請求項１６】
請求項１４に記載のソリッドステートメモリデバイスにおいて、
前記不揮発性メモリセルアレイの制御及びアクセスのための前記回路は、プログラムされたメモリ状態を示すディジタルデータ信号を受信し、且つ、前記ディジタルデータ信号を、前記プログラムされたメモリ状態の閾値電圧を示すアナログデータ信号に変換する、回路、を含む
ことを特徴とするソリッドステートメモリデバイス。
【請求項１７】
請求項１４に記載のソリッドステートメモリデバイスにおいて、
前記不揮発性メモリセルアレイは、NANDアーキテクチャで編成されている
ことを特徴とするソリッドステートメモリデバイス。
【請求項１８】
メモリデバイス内の複数のワード線のうちの１つのワード線に沿って、セルをプログラミングする方法であって、
第１のワード線に沿ってセルを、初期閾値電圧に、増加するプログラミング電圧の第１のセットで、プログラミングすることと、
前記第１のワード線に隣接する第２のワード線に沿ってセルを、前記初期閾値電圧に、プログラミング電圧の前記第１のセットで、プログラミングすることと、
前記第１のワード線に沿って前記セルを、最終閾値電圧に、プログラミング電圧の第２のセットで、プログラミングすること、を含む
ことを特徴とする方法。
【請求項１９】
請求項１８に記載の方法において、さらに、
前記第２のワード線に隣接する第３のワード線に沿ってセルを、前記初期閾値電圧に、プログラミング電圧の前記第１のセットで、プログラムすることと、
前記第２のワード線に沿って前記セルを、最終閾値電圧に、プログラミング電圧の前記第２のセットで、プログラミングすること、を含む
ことを特徴とする方法。
【請求項２０】
請求項１８に記載の方法において、
前記第１のワード線に沿ってプログラミングされた前記セルは、セルからなる複数ページの一部分である
ことを特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
各ソース選択ゲート２１０のソースは、共通のソース線２１６に接続される。各ソース選択ゲート２１０のドレインは、対応するNANDストリング２０６の第１のフローティングゲートトランジスタ２０８のソースに接続される。例えば、ソース選択ゲート２１０１のドレインは対応するNANDストリング２０６１のフローティングゲートトランジスタ２０８１のソースに接続される。各ソース選択ゲート２１０の制御ゲートは、ソース選択線２１４に接続される。複数のソース選択ゲート２１０が任意のNANDストリング２０６に利用される場合、それらは、共通のソース線２１６とそのNANDストリング２０６の第１のフローティングゲートトランジスタ２０８の間に、直列に接続されることになる。
【国際調査報告】
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