(57)【要約】  漏えい低減のための局所電力ブロック(408)を有する回路が開示される。その回路は、第1の部分(402)および第2の部分(404、406)を有する。第1の部分(402)は、第2の部分(404、406)の動作周波数よりも実質的により高い動作周波数で動作するように構成される。第2の部分は、第1の部分の性能を犠牲にすることなく、第2の部分に関連する漏えい電流を低減するために、もし第2の部分が活動していないならば、第2の部分を切り離すように構成される局所電力ブロック(408)を有する。
2010532974.tif 000002
【特許請求の範囲】
【請求項１】
第1の部分と、
第2の部分とを含む回路であって、
前記第1の部分は、前記第2の部分の動作周波数よりも実質的により高い動作周波数で動作するように構成され、
前記第2の部分は、もし前記第2の部分が活動していないならば、前記第2の部分を切り離すように構成される局所電力ブロックを含む回路。
【請求項２】
前記局所電力ブロックは、前記第2の部分への制御信号入力に応じて、前記第2の部分を切り離すように構成される請求項1に記載の回路。
【請求項３】
前記制御信号は、前記第2の部分の動作を制御するように構成される既存信号である請求項2に記載の回路。
【請求項４】
前記局所電力ブロックは、局所ヘッダー回路を含む請求項1に記載の回路。
【請求項５】
前記第2の部分は、走査フリップフロップ回路を含み、前記第1の部分は、機能性ラッチ回路を含む請求項4に記載の回路。
【請求項６】
前記局所ヘッダー回路は、前記回路のテスト動作のための走査手順を行うための前記走査フリップフロップ回路に供給される非シフト信号に応じて、前記走査フリップフロップ回路を切り離すように構成される請求項5に記載の回路。
【請求項７】
前記局所電力ブロックは、局所フッター回路を含む請求項1に記載の回路。
【請求項８】
前記第2の部分は、走査フリップフロップ回路を含み、前記第1の部分は、機能性ラッチ回路を含む請求項7に記載の回路。
【請求項９】
前記局所フッター回路は、前記回路のテスト動作のための走査手順を行うための前記走査フリップフロップ回路に供給されるシフト信号に応じて、前記走査フリップフロップ回路を切り離すように構成される請求項8に記載の回路。
【請求項１０】
前記局所電力ブロックは、前記局所電力ブロックとして機能すると共に、前記第2の部分で動作機能も行うように構成される前記回路内の要素である請求項1に記載の回路。
【請求項１１】
順序回路を含む処理装置であって、前記順序回路は、
第1の部分と、
第2の部分とを含み、
前記第2の部分は、前記第2の部分への制御信号入力に応じて、前記第2の部分を切り離すように構成される局所電力ブロックを含み、
前記制御信号は、前記第2の部分の動作を制御するように構成される既存信号である処理装置。
【請求項１２】
前記第1の部分は、前記第2の部分のデューティサイクルよりも実質的により大きいデューティサイクルで動作するように構成される請求項11に記載の処理装置。
【請求項１３】
前記第1の部分は、前記第2の部分の動作周波数よりも実質的により高い動作周波数で動作するように構成される請求項11に記載の処理装置。
【請求項１４】
前記局所電力ブロックは、局所ヘッダー回路を含む請求項11に記載の処理装置。
【請求項１５】
前記第2の部分は、走査フリップフロップ回路を含み、前記第1の部分は、機能性ラッチ回路を含む請求項14に記載の処理装置。
【請求項１６】
前記既存信号は、非シフト信号を含む請求項15に記載の処理装置。
【請求項１７】
前記局所電力ブロックは、局所フッター回路を含む請求項11に記載の処理装置。
【請求項１８】
前記第2の部分は、走査フリップフロップ回路を含み、前記第1の部分は、機能性ラッチ回路を含む請求項17に記載の処理装置。
【請求項１９】
前記既存信号は、シフト信号を含む請求項18に記載の処理装置。
【請求項２０】
前記局所電力ブロックは、前記局所電力ブロックとして機能すると共に、前記第2の部分で動作機能も行うように構成される前記順序回路内の要素である請求項11に記載の処理装置。
【請求項２１】
第1の部分および第2の部分を有する回路での漏えいを低減する方法であって、前記方法は、
もし前記第2の部分が活動していないならば、前記第2の部分を切り離すように構成される局所電力ブロックを提供するステップと、
前記第2の部分への制御信号入力に応じて、前記局所電力ブロックを使用して前記第2の部分への電力を切り離すステップとを含み、
前記制御信号は、前記第2の部分の動作を制御するように構成される既存信号である方法。
【請求項２２】
前記局所電力ブロックは、前記第2の部分への前記電力を切り離すと共に、前記第2の部分で機能的に動作もするデバイスである請求項21に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に回路設計での漏えい電流を低減するための方法およびシステムに関し、さらに明確には、高活動状態にある回路構成の性能を保ちながら低活動状態にある回路構成での漏えい電流を低減するための方法およびシステムに関する。
【背景技術】
【０００２】
回路設計での形体寸法がより小さくなるにつれて、電力漏えいは、順序回路などの回路によって消費される全体の電力のより重要な部分になりつつある。回路設計での電力漏えいは、特に電力漏えいが、ICのための全電力の重要な部分を占めることがあり得るので、重要な問題である。
【０００３】
例えば、図1は、入力a、出力nz、電圧源、および接地を有する従来のデバイス(例えば、インバータ)100を例示する。コンデンサ102は、供給電流Vddによって充電される。理論的には、いったんコンデンサ102が充電されると、回路を通って流れる電流はないであろうし、回路を通る電力漏えいはないであろう。しかしながら、デバイスは漏えいする可能性があるので、このことは、実際には正しくないこともある。たとえデバイスがオフにされるまたは活動していないと予想されても、デバイスを通るいくらかの電流の流れ/漏えいはなおあり得る。従って、デバイスを通る電力漏えいがあるであろう。
【０００４】
この問題は、技術が縮小し、より速くなるにつれて、より広く行き渡るようになる。回路がより小さく、より速く動作するように設計されるほど、漏えいはより大きくなる。それ故に、回路密度が高くなるにつれて、増加したデバイスに起因する漏えいもまた増加する。そのような漏えいは、デバイスが活動を行っているかどうか、またはデバイスの中央演算処理装置(CPU)がオンまたはオフであるかどうかにかかわりなく、その間ずっと生じているので、そのような漏えいを低減することは望ましい。回路に接続される電力供給がある限り、漏えいは生じていることがあり得る。それ故に、漏えいは、活動していない状態であるまたはかなりの数の活動していない回路を持つ集積回路(IC)によって消費される全体の電力の重要な部分を占めることがあり得る。
【０００５】
このことは、動的電力がより大きなときは、活動中はそれほど大きな問題ではない。しかしながら、もし活動が行われていないならば、そのときには動的電力は、より小さい(例えば、それはゼロであることもある)。それ故に、活動していない状態では、漏えい電流が、ICの全電力を支配するであろう。このことは、電力供給が制限される電池駆動デバイスについては特に問題になる。
【０００６】
低電力回路設計では、性能を犠牲にすることなく漏えい電流を最小限にすることが望まれる。例えば、従来は、回路を通る漏えいを制限するまたは低減するために、電圧源から回路への経路、または回路から接地への経路を遮断するデバイスを全体の回路に追加することができる。従来の一システムでは、大域的ヘッダーまたは大域的フッターが、漏えいを制限するために電圧源から回路への電力供給経路内に追加される。言い換えれば、電力源は、回路の活動していない間漏えいを低減するために回路から切り離される。大域的ヘッダーは、Vddと回路の間で結合される分離デバイスであり、一方フッターは、回路とVssの間で結合される分離デバイスである。
【０００７】
しかしながら、従来の大域的ヘッダー/フッターは、大電流を通し、制御するためにおよび回路設計で多数の位置に接続される追加の制御信号を使用するために、拡大縮小されなければならない。そのような設計要件は、例えば、IC上の回路によって占有される面積および増加する経路設定の複雑さの点から見て、コストの増加をもたらす。そのような従来の設計はまた、例えば、以下でさらに詳細に述べられるように、回路の速度を低減し、性能を低下させることによって、ICの性能を低下させる可能性もある。
【０００８】
高しきい電圧(高VT、またはHVT)デバイスは、漏えいを制限するために従来の大域的ヘッダーおよび大域的フッターで使用される。そのような高VTデバイスは、漏えいをゼロにまで削減しない可能性がある。しかしながら、高VTデバイスは、少なくとも漏えいを著しく低減することができる。この漏えいの低減は、ヘッダーまたはフッターによって供給される動作回路で使用されてもよい低しきい電圧(低VT、またはLVT)回路と比較して、特に問題である。従来は、大域的ヘッダーおよび大域的フッターの組合せは、冗長であり、実質的な利益を提供しないので、大域的ヘッダーまたは大域的フッターのどちらかが使用される。また、追加のヘッダー/フッターは、回路の面積およびコストをさらに増加させることもあり得る。
【０００９】
加えて、大域的ヘッダーまたはフッターを使用する従来のシステムは、大域的ヘッダー/フッターが直列抵抗のように振る舞うので、望ましくないことがあり得る。従って、従来の回路が電流を引き込むたびに、電流は、直列抵抗であることと等価であるヘッダー/フッターを通過し、それによって回路の効率および性能を低下させる。それ故に、回路に直接供給されるVdd/Vssを有する代わりに、ヘッダー回路は、オンにされ、充電され、そのことは、大域的ヘッダー/フッターが、大域的ヘッダー/フッターに結合される多くの回路素子によって引き込まれる大電流を供給するように拡大縮小されるので、動作中の全体の電力消費の増加をもたらすことがあり得る。
【００１０】
加えて、大域的ヘッダーまたはフッターを使用する従来のシステムは、回路が電力供給に結合される/切り離されるために必要とされる大きな大域的ヘッダー/フッターをオンにすることに起因する、かなりの電圧/電流スパイクを有する可能性がある。それ故に、ある従来のシステムは、スパイクが生じるのを避けるために大域的ヘッダー/フッターをオンにする異なる方法を使用する。例えば、ある従来のシステムは、VddおよびVVddにおけるスパイクおよび雑音スパイクを避けるために電圧を一定の比率で上昇させるための中間デバイスを使用してヘッダー/フッターをオンにする。このことは、回路構成に応じて数サイクルを要することがあり得るし、全体のシステムの複雑さをさらに増加させる。この従来の方法はまた、この方法に関連する起動時間があるので、望ましくない。
【００１１】
少なくとも先の理由のため、従来の大域的ヘッダーまたはフッターは、実施コストが高く、性能を著しく低下させることがあり得る。2つの電力源(即ち、高VTデバイスのための1つの電力源および低VTデバイスのためのもう1つの電力源)を使用する他の従来のシステムは、例えば、面積、複雑さ、多重電力グリッドを有すること、その他の点から見て、そのような構成が回路設計のコストを劇的に増加させるので、現実的でないまたは望ましくない。
【００１２】
そのようなデバイスは、オンにするために実質的により高い電圧を必要とし、それ故に低VTまたは通常のしきい電圧デバイスよりも漏えいが少ない可能性があるので、他の従来のシステムは、漏えいを制限しようとまたは低減しようと試みるために高VTデバイスを使用する。しかしながら、高VTデバイスの性能は、低VTまたは通常のVTデバイスよりも実質的により低いことがあり得る。しかし、もし性能が特定の応用にとって問題でないならば、高VTデバイスは、適切であり得る。さらに、高VTデバイスは、より高いしきい電圧のために、低電圧ではあまり良好に(即ち、満足に)働かない。いったん電圧が下げられると、デバイスは、たとえ働くとしても、あまり良好に働かない。それ故に、高VTデバイスは、多くの(もしそうでないなら、大部分の)応用において、漏えいを低減するまたは制限するための現実的な代替案ではないことがあり得る。
【００１３】
少なくとも上で説明された理由のため、従来の大域的ヘッダーおよびフッターは、非常に高価であり、回路設計で多数の位置に接続されるべき追加の(または専用の)制御信号を必要とすることがあり得るし、そのことは、例えば、IC上の回路によって占有される面積の点から見て、コストを増加させる。そのような従来の設計はまた、例えば、回路の速度を低下させ、性能を低下させることによって、ICの性能に対してコストを増加させることもあり得る。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従って、回路の性能を保ちながら、漏えいを低減するための方法およびシステムに対する要求がある。
【課題を解決するための手段】
【００１５】
本発明の例となる実施形態は、回路設計で漏えい電流を低減するためのシステムおよび方法に向けられ、さらに明確には、回路の性能を保ちながら、漏えい電流を低減するための方法およびシステムに向けられる。
【００１６】
一実施形態では、漏えいを低減するための回路が開示される。その回路は、第1の部分および第2の部分を含むことができる。第1の部分は、第2の部分の動作周波数よりも実質的により高い動作周波数で動作するように構成できる。第2の部分は、もし第2の部分が活動していないならば、第2の部分を切り離すように構成される局所電力ブロックを含むことができる。
【００１７】
別の実施形態では、回路は、第1の部分および第2の部分を含むことができる。第2の部分は、第2の部分への制御信号入力に応じて、第2の部分を切り離すように構成される局所電力ブロックを含むことができる。制御信号は、第2の部分の動作を制御するように構成される既存信号とすることができる。
【００１８】
別の実施形態では、例えば、第1の部分および第2の部分を有する回路での漏えいを低減する方法が開示される。その方法は、もし第2の部分が活動していないならば、第2の部分を切り離すように構成される局所電力ブロックを提供するステップと、第2の部分への制御信号入力に応じて、局所電力ブロックを使用して第2の部分への電力を切り離すステップとを含むことができる。制御信号は、第2の部分の動作を制御するように構成される既存信号とすることができる。
【００１９】
添付の図面は、本発明の実施形態の説明に役立つように提示され、単に実施形態の例示のために提供され、それの限定のためではない。
【図面の簡単な説明】
【００２０】
【図１】従来のインバータ回路を例示する概略図である。
【図２】低動作周波数で動作する第2の部分を切り離すように構成される局所電力ブロックを有する回路の一実施形態を例示する概略図である。
【図３】低動作周波数で動作する第2の部分を切り離すように構成される局所電力ブロックを有する回路の別の実施形態を例示する概略図である。
【図４】低動作周波数で動作する第2の部分を切り離すように構成される局所電力ブロックを有する回路の別の実施形態を例示する概略図である。
【図５】低動作周波数で動作する第2の部分を切り離すように構成される局所電力ブロックを有する回路の別の実施形態を例示する概略図である。
【図６】回路での漏えいを低減する方法の実施形態を例示する流れ図である。
【発明を実施するための形態】
【００２１】
本発明の態様は、本発明の例となる実施形態に向けられる次の説明および関連する図面で開示される。代替実施形態は、本発明の態様の範囲から逸脱することなく考案されてもよい。加えて、本発明の実施形態の既知の要素は、詳細には述べられずまたは本発明の例となる実施形態の関連する詳細を分かりにくくしないように省略される。
【００２２】
単語「例となる」は、本明細書では「例、事例、または実例として役立つ」を意味するために使用される。本明細書で「例となる」として述べられる任意の実施形態は、他の実施形態よりも望ましいまたは有利であると必ずしも解釈されるべきではない。同様に、術語「実施形態」または「本発明の実施形態」は、本発明のすべての実施形態が、動作の論じられる特徴、利点またはモードを含むことを必要としない。
【００２３】
例となる実施形態は、低動作周波数で動作する回路の部分と高動作周波数で動作する回路の部分との間の区別を認識するおよび/または説明する。例えば、一実施形態は、第1および第2の部分を有する回路を含むことができる。実施形態はさらに、回路のすべての部品のための大域的ヘッダーまたはフッターを有する代わりに、高性能ではない回路のそれらの部分(即ち、低動作周波数で動作するように構成されるまたはより低い活動のために構成される回路の部分)だけを切り離すように構成される局所電力ブロック(例えば、局所ヘッダーまたは局所フッター)を含むことができる。
【００２４】
局所電力ブロックは、低動作周波数で動作するように構成される回路の部分を、それが活動していないとき、例えば、Vddから回路へのまたは回路から接地への経路を遮断することによって切り離すことができる。局所電力ブロックは、例えば、局所ヘッダーもしくは局所フッター、または電圧ブロックを構築するための他のデバイスとすることができる。例えば、局所ヘッダー回路は、Vddと人工的参照(例えば、VVdd)との間の電位を阻止することができ、一方局所フッター回路は、Vssと人工的参照(例えば、VVss)との間の電位を阻止することができる。
【００２５】
図2は、少なくとも第1の部分202および第2の部分204を有する回路200の一実施形態を例示する。第1の部分202は、第2の部分204(例えば、より低い性能部分)の動作周波数よりも実質的により高い動作周波数(例えばより高い性能部分)で動作するように構成できる。第2の部分204は、第2の部分204よりも実質的により高い動作周波数で動作するように構成される第1の部分202の性能を犠牲にすることなく、第2の部分204に関連する漏えい電流を低減するために、もし第2の部分204が活動していないならば、第2の部分204を切り離すように構成される局所電力ブロック208(例えば、局所ヘッダー)を有することができる。
【００２６】
別の実施形態では、回路200は、少なくとも第1の部分202および第2の部分204を有することができる。この実施形態では、第2の部分204は、第2の部分204への制御信号(図示されず)入力に応じて、第2の部分204を切り離すように構成される局所電力ブロック208(例えば、局所ヘッダー)を有することができる。この実施形態では、制御信号は、第2の部分204の動作を制御するように構成される既存信号とすることができる。
【００２７】
図2はまた、低動作周波数で動作するように構成できる、回路の第3の部分206も例として説明する。第3の部分206は、第3の部分206よりも実質的により高い動作周波数で動作するように構成できる第1の部分202の性能を犠牲にすることなく、第3の部分206に関連する漏えい電流を低減するために、もし第3の部分206が活動していないならば、第3の部分206を切り離すように構成される別の局所電力ブロック210(例えば、局所ヘッダー)を有することができる。別の例となる実施形態では、局所電力ブロック(例えば、208または210)は、低動作周波数で動作するように構成される2つ以上の部分(例えば、204、206)の間で共有できる。
【００２８】
別の例として、図3は、少なくとも第1の部分302および第2の部分304を有する回路300の実施形態を例示する。第1の部分302は、第2の部分304の動作周波数よりも実質的により高い動作周波数で動作するように構成できる。第2の部分304は、第2の部分304よりも実質的により高い動作周波数で動作するように構成できる第1の部分302の性能を犠牲にすることなく、第2の部分304に関連する漏えい電流を低減するために、もし第2の部分304が活動していないならば、第2の部分304を切り離すように構成される局所電力ブロック308(例えば、局所フッター)を有することができる。
【００２９】
別の実施形態では、回路300は、少なくとも第1の部分302および第2の部分304を有することができる。この実施形態では、第2の部分304は、第2の部分への制御信号(図示されず)入力に応じて、第2の部分304を切り離すように構成される局所電力ブロック308(例えば、局所フッター)を有することができる。この実施形態では、制御信号は、第2の部分304の動作を制御するように構成される既存信号とすることができる。局所電力ブロックを制御するために既存信号を使用する例は、図4および図5の次の議論で提供される。
【００３０】
図3はまた、低動作周波数で動作するように構成できる、回路の第3の部分306も例示する。第3の部分306は、第3の部分306よりも実質的により高い動作周波数で動作するように構成できる第1の部分302の性能を犠牲にすることなく、第3の部分306に関連する漏えい電流を低減するために、もし第3の部分306が活動していないならば、第3の部分306を切り離すように構成される別の局所電力ブロック310(例えば、局所フッター)を有することができる。別の例となる実施形態では、局所電力ブロック(例えば、308または310)は、低動作周波数で動作するように構成できる2つ以上の部分(例えば、304、306)によって共有できる。
【００３１】
図2および3で例示される実施形態の一態様では、局所電力ブロック(例えば、208、210、308、310)は、第2の部分204、304の動作を制御するための制御信号(図示されず)入力を受け取ることができる。局所電力ブロックは、第2の部分204、304への制御信号入力に応じて、第2の部分204、304および第3の部分206、306を切り離すように構成できる。
【００３２】
別の実施形態では、局所電力ブロックは、第2の部分204、304および/または第3の部分206、306の設計された動作のために、第2の部分204、304および/または第3の部分206、306への既存制御信号(図示されず)入力に応じて、第2の部分204、304および/または第3の部分206、306を切り離すように構成できる。これは、例えば、局所電力ブロックが回路内に存在するかどうかにかかわりなく、第2の部分204、304および/または第3の部分206、306を制御するためにすでに使用されている信号を含むことができる。従って、追加の制御信号が、生成されるまたは送られる必要はないであろう。
【００３３】
実施形態は、図2および図3で例示される配置に限定されない。他の例となる実施形態は、それらに関連する走査に基づく回路構成を有する順序回路、例えば、ラッチまたはフリップフロップのための局所ヘッダー/フッターを含む。これらの実施形態の例は、図4および図5で例示され、以下で述べられる。
【００３４】
図4は、機能性ラッチ部分402、走査フリップフロップ部分404、および走査出力部分406を有するラッチ回路400(例えば、ラッチ)を例示する。図5は、機能性ラッチ部分502、走査フリップフロップ部分504、および走査出力部分506を有する同様のラッチ回路500を例示する。走査フリップフロップ部分404、504および走査出力部分406、506は、デバイスのテスト中に、または走査動作中に使用されてもよい。例えば、走査またはテスト動作は、ファウンドリからの出荷より前にラッチ回路400、500が適切に動作しているかどうかを決定するために、ファウンドリにおいてラッチ回路400、500上で行われる。ラッチ回路400、500が出荷された後は、走査またはテスト動作に関連する回路構成(例えば、走査フリップフロップ部分404、504および走査出力部分406、506)は、もはや使用されなくてもよい。
【００３５】
図4および5の実施形態では、機能性ラッチ部分402、502は、リソースを節約するためにラッチ回路400、500で二重の用途または目的を果たすことができる。機能性ラッチ部分402、502は、入力入口ポート(a)およびデータ出口ポート(q)を有することができる。走査動作に対しては、走査フリップフロップ部分404、504は、マスタ回路とすることができ、機能性ラッチ部分402、502は、スレーブ回路とすることができる。通常動作中は(例えば、テスト/走査モードでない場合は)、走査フリップフロップ部分404、504および走査出力部分406、506は、使用されなくてもよい(即ち、活動しないように構成される)。代わりに、機能性ラッチ部分402、502だけが、動作するように構成されてもよい。
【００３６】
現実的な問題として、走査フリップフロップ部分404、504、機能性ラッチ402、502、および走査出力部分406、506は、これらの部分が活動していない(即ち、オフにされた)ときでさえ、漏えいする可能性がある。回路がテストされ、デバイスがファウンドリから出荷された後は、走査フリップフロップ部分404、504および/または走査出力部分406、506が全く使用されなくてもよい、図4および5で例示される例では、そのような漏えいを低減することは望ましい。即ち、デバイスがファウンドリから出荷された後、走査フリップフロップ部分404、504および走査出力部分406、506は、使用されなくてもよいが、回路が電力を供給されるときはいつでも、回路の走査フリップフロップ部分404、504および走査出力部分406、506は、機能性ラッチ402、502とともに漏えいする可能性がある。それ故に、回路のこれらの部分は、もはや使用されなくてもよいが、走査フリップフロップ部分404、504および走査出力部分406、506を通る漏えいは、かなりの量の電力漏えいをもたらすことがあり得るし、ICによって消費される全体の電力の大きな部分を占めることがあり得る。
【００３７】
デバイスが走査モードでないときは、機能性ラッチ部分402、502は、データポートaからデータを受け取り、データポートqからデータを出力する。機能性ラッチ部分402、502は、この部分が回路の機能を実行するために使用できるので、性能のために最適化できる。例えば、一実施形態は、性能を最大にするために機能性ラッチ部分402、502で低VTデバイスを使用することができる。走査フリップフロップ部分での漏えいを低減するまたは最小限にするために、ある実施形態は、走査フリップフロップ部分404、504で通常VTデバイスを使用することができる。高VTデバイスが、漏えいをさらにもっと最小限にするまたは低減するために使用できるが、これらの高VTデバイスは、低電圧での回路動作を危うくすることがあり得る。
【００３８】
図4の実施形態では、局所フッター408(円で囲まれたデバイス)は、漏えいを低減するために局所電力ブロックとして使用できる。局所フッター408は、Vss供給をオフに切り替えるために走査フリップフロップ部分404に結合されるように構成でき、それによって部分404および406のために使用される仮想Vss(VVss)を生成する。
【００３９】
図4で例示される実施形態は、走査フリップフロップ部分404および走査出力部分406への局所および専用電力ブロック(例えば、局所フッター408)を有することができる。それ故に、走査フリップフロップ部分404および/または走査出力部分406だけを切り離すように構成される単一デバイス408を追加することによって、デバイス408の寸法は、回路400の面積への影響が低減されるように拡大縮小できる。さらに、局所電力ブロック(例えば、局所フッター408)の寸法は、それが大きな負荷を駆動する必要がないので、最小化できる。代わりに、局所電力ブロック(例えば、局所フッター408)は、走査フリップフロップ部分404および/または走査出力部分406にだけ専用化できる。
【００４０】
実施形態は、走査フリップフロップ部分404および走査出力部分406で提供される局所電力ブロック(例えば、局所フッター408)に限定されない。別の実施形態では、第1および第2の局所電力ブロック(例えば、局所フッター-図示されず)は、走査フリップフロップ部分404および走査出力部分406のそれぞれに結合できる。図4で例示される実施形態では、シフト信号(sh)によって制御される局所フッター408は、走査フリップフロップ部分404から電力を切り離すために走査出力部分406(例えば、Sout NANDゲート)で使用できる。しかしながら、本発明の実施形態は、この態様に限定されない。
【００４１】
図4で例示される例では、シフト信号(sh)は、走査動作を制御するために使用できる。シフト信号(sh)は、走査をオンにするために使用される既知の信号である。シフト信号(sh)は、回路のさまざまな部分に使用可能であるIC全体の信号である。シフト信号(sh)は、回路の機能性を決定するためにテストが行われているそれぞれの順序要素で、値を保存するための機会を提供する。シフト信号(sh)は、ラッチ402を通る走査動作を可能にすることができる。走査フリップフロップ部分404は、ラッチのすべてを駆け巡ることを避けるためにエッジトリガーとすることができる。
【００４２】
図4で例示される実施形態は、走査動作を制御するための制御信号として、すでにラッチ回路400への入力であるシフト信号(sh)を利用することができる。実施形態は、回路400の走査フリップフロップ部分404および/または走査出力部分406を切り離すために局所電力ブロック(例えば、局所フッター408)を有することができる。局所フッター408を専用制御信号に結合する代わりに、ある実施形態は、局所フッター408をオンおよびオフにするために、走査出力部分406(例えば、Sout NANDゲート)ですでに使用されているシフト信号(sh)を使用することができる。即ち、局所フッター408は、走査回路構成に供給されるようにすでに構成されているシフト信号(sh)によって制御できる。それ故に、この実施形態は、回路400の走査フリップフロップ部分404および査出力部分406を切り離すことに関連する占有面積を著しく低減することができ、従って、この実施形態は、このデバイスに関連するコストを低減することができる。
【００４３】
それ故に、図4で例示される実施形態は、局所フッター408を制御するために他の(例えば、特別のまたは専用の)回路構成を必要としない。走査フリップフロップ部分404および走査出力部分406は、走査またはテスト動作中使用されるだけであってもよいので、シフト信号(sh)は、走査フリップフロップ部分404および走査出力部分406に電力を供給する(例えば、結合するおよび切り離す)ために使用できる。従来は、フッターは、オンにするおよびオフにするために別個の制御信号を必要とする可能性がある。しかしながら、この実施形態では、もしシフト信号(sh)がオンである(即ち、局所フッター408に供給される)ならば、そのときには走査手順が行われており、走査フリップフロップ部分404および走査出力部分406が局所フッター408を介して電力源に結合されるので、シフト信号(sh)は、局所フッター408をオンおよびオフにするために使用できる。他方では、もしシフト信号(sh)がオフであるならば、そのときには走査手順は行われておらず、走査フリップフロップ部分404および走査出力部分406は、局所フッター408を介して電力源から切り離すことができる。それ故に、局所フッター408は、走査中のみ電源を入れることができ、図4で例示される実施形態は、それを制御するために別の信号を必要としない。
【００４４】
シフト信号(sh)は、走査動作の間ずっと静的信号である(即ち、それは、オンおよびオフされないであろう)。それ故に、局所フッター408は、走査動作中走査フリップフロップ部分404および走査出力部分406を接地に接続するためにオンに切り替えることができる。走査動作が行われていないときは、シフト信号(sh)はオフにでき、それ故に、局所フッター408はオフに切り替えることができ、走査フリップフロップ部分404および走査出力部分406は、接地から切り離すことができ、それによって走査フリップフロップ部分404および走査出力部分406を通るどんな漏えいも低減するまたは制限する。
【００４５】
加えて、シフト信号(sh)は、静的信号である(即ち、シフト信号(sh)は、走査手順中切り替わらない)ので、局所フッター408は、漏えいをさらに最小限にするために、長チャネルデバイス、高VTデバイス、その他とすることができる。走査フリップフロップ部分404および走査出力部分406は、走査手順が行われた後使用されなくてもよいので、走査フリップフロップ部分404および走査出力部分406の性能は、動作性能に影響を与えないであろう。
【００４６】
図4の実施形態はさらに、テストクロックインバータ412を仮想供給ノードVVssに結合することによって漏えいを低減することができる。この構成では、活動していない状態で、フローティングであるよりはむしろ、cktは低であり、ncktは高である。ncktの状態は、安定しているであろうから、回路は、漏えいをなお低減しながら、誤動作することを防止できる。クロックインバータ410は、仮想供給ノードに結合されず、それでクロックインバータ410への影響はない。
【００４７】
図5の実施形態では、局所ヘッダー508(円で囲まれたデバイス)は、漏えいを低減するために局所電力ブロックとして使用できる。図5で例示される実施形態は、Vdd供給をオフに切り替えるために走査フリップフロップ部分504および走査出力部分506に局所および専用電力ブロック(例えば、局所ヘッダー508)を追加することができ、それによって部分504および506のために使用される仮想Vdd(VVdd)を生成する。それ故に、走査フリップフロップ部分504および/または走査出力部分506だけを切り離すように構成される単一デバイス508を追加することによって、デバイス508の寸法は、回路500の面積への影響が低減できるように最小化できる。さらに、局所電力ブロック(例えば、局所ヘッダー508)の寸法は、それが大きな負荷を駆動する必要がないので、最小化できる。代わりに、局所電力ブロック508は、走査フリップフロップ部分504および/または走査出力部分506にだけ専用化できる。
【００４８】
本発明の実施形態は、走査フリップフロップ部分504および走査出力部分506で提供される局所電力ブロック(例えば、局所ヘッダー508)に限定されない。別の実施形態では、第2の局所電力ブロック(例えば、局所ヘッダーまたはフッター-図示されず)が、走査フリップフロップ部分504に結合できる。図5で例示される実施形態では、非シフト(nsh)信号によって制御される局所ヘッダー508は、局所仮想供給ノード(例えば、VVdd)を構築し、走査フリップフロップ部分504および走査出力部分506から電力を切り離すために、Sout NORゲートで使用できる。しかしながら、実施形態は、この態様に限定されない。
【００４９】
図5で例示される実施形態は、走査動作を制御するための制御信号として、すでにラッチ回路500への入力である非シフト(nsh)信号を利用することができる。局所ヘッダー508を専用制御信号に結合する代わりに、実施形態は、局所ヘッダー508をオンおよびオフにするために、Sout NORゲートですでに使用されている非シフト信号(nsh)を使用することができる。即ち、局所ヘッダー508は、すでに走査回路構成に提供されている信号によって制御できる。それ故に、この実施形態は、回路500の走査フリップフロップ部分504および走査出力部分506を切り離すことに関連する占有面積を低減することができ、従って、このデバイスに関連するコストを低減することができる。
【００５０】
図5で例示される実施形態は、局所ヘッダー508を制御するために他の(例えば、特別なまたは専用の)回路構成を必要としなくてもよい。走査フリップフロップ部分504および走査出力部分506は、走査またはテスト動作中使用されるだけでもよいので、非シフト信号(nsh)は、走査フリップフロップ部分504および/または走査出力部分506に電力を供給する(例えば、結合するおよび切り離す)ために使用できる。もし非シフト信号(nsh)がオフであるならば、そのときには走査手順は、行われておらず、走査フリップフロップ部分504および走査出力部分506は、局所ヘッダー508を介して電力源から切り離すことができ、それによって走査フリップフロップ部分504および/または走査出力部分506を通るどんな漏えいも低減するまたは制限する。
【００５１】
図4の実施形態と対照的に、図5で例示される実施形態は、テストクロックインバータ512を仮想電力供給ノードに結合しない。インバータ512への入力(ckt)が、活動していない状態で低ならば、インバータ512の出力はフローティングとなるはずであり、それは、機能性ラッチ502の動作に悪影響を与える可能性があるので、インバータ512は、仮想電力供給ノードに結合されない。さらに、図4でのように、クロックインバータ510は、仮想電力供給に結合されない。
【００５２】
上で述べられたように、ICが適切に動作しているかどうかを決定するためにICがファウンドリから出る前に、走査回路は、ICまたはそれの部分をテストするまたは走査するために使用されるだけでもよい。走査回路は、設計作業のためでなくてもよい。これらの走査回路は、ICがファウンドリから出荷された後に再び使用されなくてもよく、従って、走査またはテスト回路の性能は、回路設計での優先事項ではない。従って、走査回路は、回路の機能性ラッチ部分よりも低い動作周波数で動作するように構成できる。
【００５３】
ある応用では、回路のそれぞれの順序要素は、走査部分を有することができる。走査回路は、IC面積の大きな部分を占めるそれぞれのラッチの寸法の半分とすることができる。例えば、ICは、IC面積の25%を占めることができる数千のラッチを含むことができる。それ故に、この面積の半分は、回路の大きな面積および重要な漏えい源を占めることができるラッチの走査回路とすることができる。それぞれのラッチの走査部分は、現場動作のために使用されなくてもよいが、走査部分は、それらがVDDに結合されるので、漏えいすることがあり得る。即ち、インバータ、カスケード、ゲート付きインバータ、その他は、オフにできるけれども、それらはなお、漏えいすることがあり得る。それ故に、もしラッチの走査部分からの漏えいが、防止できるまたは制限できるならば、ICの全体の漏えいは、著しく低減できる。
【００５４】
言い換えれば、機能性ラッチ402、502、走査フリップフロップ部分404、504、および走査出力部分406、506は、これらの部分が活動していない(即ち、オフにされている)ときでさえ漏えいする可能性がある。回路がテストされ、デバイスがファウンドリから出荷された後は、走査フリップフロップ部分404、504および走査出力部分406、506が全く使用されなくてもよい、図4および図5で例示される例では、そのような漏えいを低減することが望ましい。即ち、デバイスがファウンドリから出荷された後、走査フリップフロップ部分404、504および走査出力部分406、506は、使用されなくてもよい(即ち、動作するように構成されなくてもよい)が、回路が電力を供給されるときはいつでも、回路の走査フリップフロップ部分404、504および走査出力部分406、506は、漏えいすることがあり得る。それ故に、回路のこれらの部分は、もはや使用されなくてもよいが、走査フリップフロップ404、504および走査出力部分406、506を通る漏えいは、かなりの量の電力漏えいをもたらすことがあり得るし、ICによって消費される全体の電力の大きな部分を占めることがあり得る。
【００５５】
図2〜5で例示される実施形態では、局所電力ブロックは、回路の機能性部分(例えば、図2および図3で例示される第1の部分202、302、ならびに図4および図5で例示されるラッチ402、502)への影響を低減するまたは避けるように構成できる。それ故に、実施形態は、第1の部分(即ち、機能性部分)の性能のどんな劣化も低減するまたは制限することができる。他方では、回路の走査部分は、より低い性能(例えば、動作周波数)に合わせて設計できる。それ故に、一実施形態は、回路の走査部分での漏えいを著しく低減するための小さな、長チャネルの、局所電力ブロック(例えば、局所フッター)を有することができる。局所電力ブロックは、大域的ヘッダーまたはフッターと比較して寸法を低減でき、切り離される予定の第2の部分の構成に基づいて最小寸法のデバイス(例えば、トランジスタ)から形成されてさえよい。
【００５６】
別の実施形態は、図6で例として説明されるように、第1の部分(例えば、202、302、402、502)および第2の部分(例えば、204、304、404、504)を有する回路での漏えいを低減する方法600を含むことができる。方法600は、ブロック602で、もし第2の部分が活動していないならば、第2の部分を切り離すように構成される局所電力ブロック(例えば、208、308、408、508)を提供するステップを含むことができる。方法600はさらに、ブロック604で、第2の部分への制御信号(例えば、シフト(sh)、非シフト(nsh))入力に応じて、局所電力ブロックを使用して第2の部分への電力を切り離すステップを含むことができる。一実施形態では、制御信号は、第2の部分の動作を制御するように構成される既存信号とすることができる。さらなる実施形態では、局所電力ブロックは、第2の部分への電力を切り離すのみならず、第2の部分で機能的に動作もするデバイスとすることができる。例えば、NANDゲート406内のトランジスタ408およびNORゲート506内のトランジスタ508は両方とも、局所電力ブロックとしておよびそれぞれのゲートの部品として機能する。従って、追加のデバイスは、それぞれの回路で必要とされない。
【００５７】
上で開示された実施形態のさらなる態様は、図4および図5で例示される例となる実施形態を参照して今から述べられる。例示されるラッチ回路(例えば、400、500)のそれぞれは、回路を形成する11個の部分A、B、C、D、E、F、G、H、I、J、およびKを有することが分かる。図4および図5の実施形態では、それぞれの回路の部分A、B、C、D、E、およびGは、走査動作(例えば、404、406および504、506)を行うことにだけ関連することができ、一方それぞれの回路の4個の部分H、I、J、およびKは、ラッチ部分(例えば、402、502)に関連することができる。
【００５８】
図4および図5で例示される例で分かるように、もし従来の大域的フッターまたは大域的ヘッダーが、回路の11個の部分A、B、C、D、E、F、G、H、I、J、およびKのすべてに電圧供給を結合するまたは切り離すように構成されるならば、かなりの寸法およびかなりの容量の大域的ヘッダー/フッターが、11個の部分すべてのために必要とされるであろう。また、そのような大域的ヘッダーおよびフッターは、回路の性能に影響を及ぼすまたは低下させることもあり得る。代わりに、もし性能への影響が低減されるべきならば、そのときには大域的ヘッダーまたはフッターは使用されず、回路の11個の部分すべては、走査動作が行われた後は(即ち、ICがテストされ、ファウンドリから出荷された後は)使用されるように構成されなくてもよい走査部分を含めて、漏えいする可能性がある。
【００５９】
相対的に、図4および図5で例示されるラッチ回路400、500の例となる実施形態は、回路400、500の全体の性能への漏えいの影響を低減するまたは除去することができる。図4および図5で例示されるラッチ回路400、500では、走査のために使用できる(例えば、走査フリップフロップ404、504および走査出力406、506の部分)、回路400、500の7個の部分A、B、C、D、E、およびG(400では)を通る漏えいは、局所電力ブロック(例えば、局所フッター408、局所ヘッダー508)によってかなり低減できるまたは除去できる。このことは、回路400、500の機能性部分の性能のどんな低下も最小限にしながらまたは避けながら、電流漏えいのかなりの低減をもたらすことができる。ただし、機能性ラッチ402、502に関連する回路400、500の部分G(500では)、H、I、J、およびKは、それらの漏えいが影響されることはないであろう。それ故に、図4および図5で例示されるラッチ回路400、500を通る漏えいは、従来のラッチ回路での漏えいと比較してかなり低減される。
【００６０】
実施形態は、ラッチまたは走査モード回路構成に限定されない。他の実施形態は、1つまたは複数の高性能部分および高性能部分の機能性モードとは相互排他的であってもよい低活動モードのための1つまたは複数の低性能部分を有する任意の回路に応用できる。
【００６１】
回路の高性能と低性能の部分間の差は、いくつかの要因、例えば、含まれる技術、回路の構成、回路が重要な処理経路内であるかどうか、その他に依存してもよい。ある実施形態では、高性能部分は、ICの全体の性能を決定づける回路、例えば、全体のICの速度を制限する重要経路/通過回路に基づいて決定されてもよい。他方では、回路の低性能部分は、通常動作中に全体のICの性能にほとんどもしくは全く影響を与えないまたは活動していないが(例えば、テスト回路)、ICの全体の電力消費にはなお影響を及ぼすことがあり得る、走査回路構成などの、回路のそれらの部分として定義できる。例えば、図4および図5で例示される回路では、機能性ラッチ402、502の動作は、通常動作中の周波数応答/性能に影響を及ぼすことがあり得るし、一方走査部分(例えば、走査フリップフロップ部分404、504および走査出力部分406、506)は、テスト目的のために使用されるだけだが、なおICの電力消費に影響を及ぼすことがあり得る。
【００６２】
実施形態は、図2〜6で例示される配置に限定されない。他の実施形態は、より低い動作周波数で動作するように構成される回路の1つまたは複数の部分よりも高い動作周波数で動作するように構成される回路の1つまたは複数の部分を有することができる。他の実施形態では、局所電力ブロックは、1つまたは複数のより低い性能部分のための1つまたは複数の局所ヘッダー/フッターとすることができる。局所ヘッダーまたは局所フッターの選択は、局所電力ブロックがそれへの電力源を切り離すために使用される予定の回路および/または回路の部分の構成に基づくことができる。
【００６３】
より高い性能経路を有するように構成される(例えば、より高い動作周波数で動作するように構成される)回路では、例えば、漏えいを最小限にするために大域的ヘッダーまたは大域的フッターを使用することに関連する、性能の低下を避けるまたは低減することは、望ましい。しかしながら、回路のより低い性能部分に対する漏えいを低減することが、望ましい。それ故に、実施形態は、回路のより高い性能部分(または複数部分)の性能の低下を最小限にするまたは制限するために、回路のより高い性能部分(または複数部分)を電圧供給に直接接続できるように、回路を構成することができる。回路のより低い性能部分(または複数部分)は、回路のより低い性能部分(または複数部分)からの漏えいを最小限にするために局所電力ブロック(例えば、局所ヘッダーまたは局所フッター)を有することができる。それ故に、実施形態は、回路のすべての部分(例えば、より高い性能部分およびより低い性能部分)に結合される大域的ヘッダーの代わりに、回路のより低い性能部分にだけ結合されるように構成される局所化電力ブロック(例えば、局所ヘッダーまたは局所フッター)を選択的に有することができる。
【００６４】
2つ以上のより低い性能部分を有する実施形態では、それぞれのより低い性能部分は、局所化電力ブロックを有することができるまたは多重部分は、共通局所電力ブロックを共有することができる。多重低性能部分のための共通局所電力ブロックを選択するための設計の検討は、共通局所電力ブロックを起動する/停止するための既存制御信号の利用可能性、局所電力ブロックとして働くための既存デバイス(例えば、図4でのNANDゲートトランジスタ)、切り替えられる全電流およびより低い性能部分の近接性を含むことができる。それ故に、それぞれの局所化電力ブロックは、それが、電力源から切り離すように構成される回路のより低い性能部分(または複数部分)だけに役立つことができるので、それぞれの局所化電力ブロックの物理的寸法および構成は、使用される面積、コストおよび消費される電力を低減するように設計できる。
【００６５】
本発明の実施形態は、例えば、回路のより低い性能部分での漏えいをなお低減しながら、回路のより高い性能部分(または複数部分)への電力を切り離す大域的ヘッダーまたはフッターを使用することに起因する性能変動を低減する。より高い性能部分(または複数部分)は、局所ヘッダーまたは局所フッターを有さないので、回路のより高い性能部分(または複数部分)は、漏えいする可能性がある。しかしながら、回路のより低い性能部分の漏えいは、全体の漏えいの大きな部分を占めることがあり得、それ故に、回路による電力損失のかなりの部分であり得る。
【００６６】
情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてもよいことが理解されるべきである。例えば、上の記述全体にわたって参照されてもよい、データ、指示、命令、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。
【００６７】
先の開示は、本発明の例示的実施形態を示すが、添付のクレームによって定義されるような本発明の範囲から逸脱することなく、さまざまな変更および修正が本明細書で行われることが可能であることに留意すべきである。本明細書で述べられる本発明の実施形態による方法クレームの機能、ステップおよび/または行為は、どんな特定の順番で行われる必要もない。さらに、本発明の要素は、単数形で述べられるまたは請求されることがあるが、単数形への限定が明確に述べられない限り、複数形が意図される。
【符号の説明】
【００６８】
100  従来のデバイス
102  コンデンサ
200  一実施形態の回路
202  第1の部分
204  第2の部分
206  第3の部分
208  局所電力ブロック
210  別の局所電力ブロック
300  別の実施形態の回路
302  第1の部分
304  第2の部分
306  第3の部分
308  局所電力ブロック
310  別の局所電力ブロック
400  ラッチ回路
402  機能性ラッチ部分
404  走査フリップフロップ部分
406  走査出力部分
408  局所電力ブロック、局所フッター
410  クロックインバータ
412  テストクロックインバータ
500  ラッチ回路
502  機能性ラッチ部分
504  走査フリップフロップ部分
506  走査出力部分
508  局所電力ブロック、局所ヘッダー
510  クロックインバータ
512  テストクロックインバータ
600  回路の漏えいを低減する方法
602  局所電力ブロックを提供するステップ
604  局所電力ブロックを使用して第2の部分への電力を切り離すステップ
【図１】
2010532974.tif 000003
【図２】
2010532974.tif 000004
【図３】
2010532974.tif 000005
【図４】
2010532974.tif 000006
【図５】
2010532974.tif 000007
【図６】
2010532974.tif 000008
【国際調査報告】
2010532974.tif 000009
2010532974.tif 000010
2010532974.tif 000011