(57)【要約】【課題】  プロセス・カバレッジ評価によるＩＣチップの機能性速度でのテスト法を提供する。【解決手段】  ＩＣチップ（１３０、２００）を評価する方法、システム及びプログラムが開示される。一実施形態において、本方法は、完全ＩＣチップ設計（１３２）の統計的静的タイミング解析（ＳＳＴＡ）を実行することと、ＩＣチップ（１３０、２００）の機能性速度でのテスト（ＡＦＳＴ）のロバスト・パス（１５６）であって、ＩＣチップ（１３０、２００）のＡＦＳＴロバスト・パスの非網羅的なリストを表すロバスト・パス（１５６）を形成することと、形成されたロバスト・パス（１５６）に基づくＳＳＴＡ遅延モデル構成（１５２）を用いてＳＳＴＡを再実行することとを含む。ＳＳＴＡ実行結果から評価のためのプロセス・カバレッジが計算され、特定のＩＣチップ（１３０、２００）がプロセス・カバレッジに基づいて評価される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）チップを評価する方法であって、
完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行することと、
ＩＣチップの機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスであって、前記ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表す前記ロバスト・パスを形成することと、
前記形成されたロバスト・パスに基づく前記ＳＳＴＡの遅延モデル構成による前記ＳＳＴＡを再実行することと、
前記ＳＳＴＡの実行結果から評価のためのプロセス・カバレッジを計算することと、
前記プロセス・カバレッジに基づいて特定のＩＣチップを評価することと、
を含む方法。
【請求項２】
前記特定のＩＣチップの各クロック・ドメインに対して、前記方法を実施することを更に含む、請求項１に記載の方法。
【請求項３】
前記実行することは、インライン・データに基づくＳＳＴＡ遅延モデル構成を用いて完全チップ目標収率曲線を取得し、
前記再実行することは、前記形成されたロバスト・パスに基づく前記ＳＳＴＡ遅延モデル構成を用いて前記形成されたロバスト・パスの収率曲線を取得する、
請求項１に記載の方法。
【請求項４】
前記評価することは、
前記インライン・データに対してパラメータ化され、前記完全チップ目標収率曲線と前記ロバスト・パスの前記収率曲線との間の差に基づく正準テスト・マージンを決定することと、
前記正準テスト・マージン、前記完全チップ目標収率曲線、及び前記収率曲線から、特定のＩＣチップに対する確定テスト・マージンを、前記特定のＩＣチップに関するインライン・データに基づいて計算することと、
前記確定テスト・マージンを用いて前記特定のＩＣチップを評価することと、
を含む、請求項３に記載の方法。
【請求項５】
前記評価することは、前記特定のＩＣチップに対する目標機能性速度での性能要件に前記確定テスト・マージンを加えることを含む、請求項４に記載の方法。
【請求項６】
前記実行することは、ＩＣチップについての統計的プロセス・モニタ（ＳＰＭ）から前記インライン・データを取得することを含む、請求項４に記載の方法。
【請求項７】
前記実行することは、前記特定のＩＣチップのうちの１つ及び１つのロットから前記インラインＳＰＭデータを取得することを含む、請求項６に記載の方法。
【請求項８】
前記確定テスト・マージンの関数としてテスト電圧を決定することと、前記テスト電圧を前記評価のために用いることとをさらに含む、請求項４に記載の方法。
【請求項９】
前記インライン・データは、前記ＩＣチップが製造された際のプロセス条件及び前記ＩＣチップの性能データを含む、請求項３に記載の方法。
【請求項１０】
前記再実行することは、前記形成されたＡＦＳＴロバスト・パスに基づいてクロック・ドメイン毎の性能分布を計算することを含む、請求項３に記載の方法。
【請求項１１】
前記形成されたロバスト・パスのＳＳＴＡに基づいて、前記ＩＣチップ設計の前記形成されたロバスト・パスを再形成して、全てのプロセス変動に対する前記形成されたロバスト・パスのプロセス・カバレッジを向上させることを更に含む、請求項１に記載の方法。
【請求項１２】
集積回路（ＩＣ）チップを評価するためのシステムであって、
完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行する手段と、
ＩＣチップの機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスであって、前記ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表す前記ロバスト・パスを形成する手段と、
前記形成されたロバスト・パスに基づく前記ＳＳＴＡの遅延モデル構成による前記ＳＳＴＡを再実行する手段と、
前記ＳＳＴＡの実行結果から評価のためのプロセス・カバレッジを計算する手段と、
前記プロセス・カバレッジに基づいて特定のＩＣチップを評価する手段と、
を備えるシステム。
【請求項１３】
前記特定のＩＣチップの各クロック・ドメインが評価される、請求項１２に記載のシステム。
【請求項１４】
前記実行する手段は、インライン・データに基づくＳＳＴＡ遅延モデル構成を用いて完全チップ目標収率曲線を取得し、
前記再実行する手段は、前記形成されたロバスト・パスに基づく前記ＳＳＴＡ遅延モデル構成を用いて前記形成されたロバスト・パスの収率曲線を取得する、
請求項１２に記載のシステム。
【請求項１５】
前記評価する手段は、
前記インライン・データに対してパラメータ化され、前記完全チップ目標収率曲線と前記ロバスト・パスの前記収率曲線との間の差に基づく正準テスト・マージンを決定する手段と、
前記正準テスト・マージン、前記完全チップ目標収率曲線、及び前記収率曲線から、特定のＩＣチップに対する確定テスト・マージンを、前記特定のＩＣチップに関するインライン・データに基づいて計算する手段と、
を含み、
前記評価する手段は、前記確定テスト・マージンを用いて前記特定のＩＣチップを評価する、請求項１４に記載のシステム
【請求項１６】
前記評価する手段は、前記特定のＩＣチップに対する目標機能性速度での性能要件に前記確定テスト・マージンを加える、請求項１５に記載のシステム。
【請求項１７】
前記実行する手段は、ＩＣチップについての統計的プロセス・モニタ（ＳＰＭ）から前記インライン・データを取得する、請求項１５に記載のシステム。
【請求項１８】
前記実行する手段は、前記特定のＩＣチップのうちの１つ及び１つのロットから前記インラインＳＰＭデータを取得する、請求項１７に記載のシステム。
【請求項１９】
前記決定する手段は、前記確定テスト・マージンの関数としてテスト電圧をさらに決定し、前記評価する手段は前記評価のために前記テスト電圧を用いる、請求項１５に記載のシステム。
【請求項２０】
前記インライン・データは、前記ＩＣチップが製造された際のプロセス条件及び前記ＩＣチップの性能データを含む、請求項１４に記載のシステム。
【請求項２１】
前記再実行する手段は、前記形成されたＡＦＳＴロバスト・パスに基づいてクロック・ドメイン毎の性能分布を計算する、請求項１３に記載のシステム。
【請求項２２】
前記形成する手段は、前記形成されたロバスト・パスのＳＳＴＡに基づいて、前記ＩＣチップ設計の前記形成されたロバスト・パスを再形成して、全てのプロセス変動に対する前記形成されたロバスト・パスのプロセス・カバレッジを向上させる、請求項１２に記載のシステム。
【請求項２３】
コンピュータ可読媒体上にストアされ、実行されるとき集積回路（ＩＣ）チップを評価するプログラムであって、プログラム・コードを含み、該プログラム・コードは実行されるとき、
完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行することと、
ＩＣチップの機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスであって、前記ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表す前記ロバスト・パスを形成することと、
前記形成されたロバスト・パスに基づく前記ＳＳＴＡの遅延モデル構成による前記ＳＳＴＡを再実行することと、
前記ＳＳＴＡの実行結果から評価のためのプロセス・カバレッジを計算することと、
前記プロセス・カバレッジに基づいて特定のＩＣチップを評価することと、
を実行する、プログラム。
【請求項２４】
前記実行するプログラム・コードは、インライン・データに基づくＳＳＴＡ遅延モデル構成を用いて、完全チップ目標収率曲線を取得し、
前記再実行するプログラム・コードは、前記形成されたロバスト・パスに基づくＳＳＴＡ遅延モデル構成を用いて、前記形成されたロバスト・パスの収率曲線を取得する、
請求項２３に記載のプログラム。
【請求項２５】
前記評価するプログラム・コードは、
前記インライン・データに対してパラメータ化され、前記完全チップ目標収率曲線と前記ロバスト・パスの前記収率曲線との間の差に基づく正準テスト・マージンを決定することと、
前記正準テスト・マージン、前記完全チップ目標収率曲線、及び前記収率曲線から、特定のＩＣチップに対する確定テスト・マージンを、前記特定のＩＣチップに関するインライン・データに基づいて計算することと、
を実行し、
前記評価することは、前記確定テスト・マージンを用いて前記特定のＩＣチップを評価することを含む、請求項２４に記載のプログラム。
【請求項２６】
前記評価するプログラム・コードは、前記特定のＩＣチップに対する目標機能性速度での性能要件に前記確定テスト・マージンを加える、請求項２５に記載のプログラム。
【請求項２７】
前記実行することは、ＩＣチップについての統計的プロセス・モニタ（ＳＰＭ）からインライン・データを取得することを含む、請求項２５に記載のプログラム。
【請求項２８】
前記実行するプログラム・コートは、前記特定のＩＣチップのうちの１つ及び１つのロットから前記インラインＳＰＭデータを取得する、請求項２７に記載のプログラム。
【請求項２９】
前記形成するプログラム・コードは、前記形成されたロバスト・パスのＳＳＴＡに基づいて、前記ＩＣチップ設計の前記形成されたロバスト・パスを再形成し、全てのプロセス変動に対する前記形成されたロバスト・パスのプロセス・カバレッジを向上させる、請求項２３に記載のプログラム。
【請求項３０】
集積回路（ＩＣ）チップを評価する方法であって、
ＩＣチップ設計の機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスを形成することと、
前記ＩＣチップ設計の前記形成されたロバスト・パスの統計的静的タイミング解析（ＳＳＴＡ）を実行して、前記形成されたロバスト・パスのプロセス変動カバレッジを決定することと、
前記ＩＣチップ設計の前記機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスを、前記形成されたロバスト・パスの前記ＳＳＴＡに基づいて再形成し、全てのプロセス変動に対する前記形成されたロバスト・パスのプロセス・カバレッジを向上させることと、
前記再形成されたロバスト・パスを用いて、前記ＩＣチップ設計を有する特定のＩＣチップを評価することと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路（ＩＣ）チップの評価に関し、より具体的にはプロセス・カバレッジ評価による機能性速度でのテストを用いるＩＣチップ評価に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）チップの機能性速度でのテスト法（at-functional-speed testing）は、製品ＩＣチップの機能性及び性能を検証するのに頻繁に用いられる。ＩＣチップの製造中、プロセス変動がＩＣチップの機能及び／又は実行の仕方を変える可能性がある。さらに製造プロセス・パラメータはＩＣチップ製造ロット毎に、及びロット内で激しく変化する可能性がある。さらに、ＩＣチップ内の動作条件は動作中に変化する。機能性速度でのテストに関する１つの課題は、テストされるＩＣチップが、全体の製造プロセス及びＩＣチップが経験し得る動作条件変動に関する小さなサンプリングのみを表す又は含むことである。しかし、ＩＣチップ製造者にとって、種々の変動に関わらずに将来のＩＣチップの性能を理解することが重要である。各ＩＣチップは変動に関わらずに許容可能な割合で機能し実行する必要がある。従って、機能性速度でのテスト中に達成される計測には、その変動を伴うＩＣチップのモデリングを付随させて、特定のＩＣチップに対する変動の影響を正確に予測できるようにする必要がある。ＩＣチップの機能性速度でのテストの結果はシミュレーションのガイドとなるはずであり、シミュレーションは機能性速度でのテストのガイドとなるはずである。しかしこの機能性は従来技術では得られない。
【０００３】
電圧及び温度のような変動する動作条件でＩＣチップをテストすることは、モデルの正確さを更に向上させることができる（電圧及び温度のような条件を掃引しながらのチップのテストは「シュムーイング（shmooing）」とも呼ばれる）。また、意図的な製造プロセス変動はモデリングの正確さをさらに向上させることができる（意図的な変動はウェハの表面上のストライプに形成され、この手順はハードウェアの「ストライピング（striping）」と呼ばれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００５／００６６２９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この問題に対する１つのアプローチは、ＩＣチップに機能性速度でのテストを適用し、次いで単一のワースト・ケース・プロセス・ポイントのみを用いた静的タイミング・モデルによって得られるタイミングを比較することである。通常、適用される機能性速度でのテストは機能テスト、遷移故障テスト、又はワースト・ケース・パスの静的タイミング解析予測に基づくパス・テストである。他のアプローチは、ＩＣチップの回路へのランダム遷移故障の注入に基づく統計的タイミング・モデルを用いて形成される機能性速度でのロバスト・パス・テストを含む。幾つかのアプローチはまた、統計的タイミングに基づくランダム欠陥の診断のために機能性速度でのテストの結果を用いる。しかし、現在のアプローチのいずれも、一組の機能性速度でのテスト・パターンによりカバーされる変動量を特定せず、またプロセス・カバレッジの見地からの機能性速度でのテストの質を決定することもしない。さらに現在のアプローチは、電圧、周波数又は温度の変化に基づいて、又はプロセス変動に基づいて、製造テスト結果とタイミング・モデルの正確さとを関連付けることをしない。
【課題を解決するための手段】
【０００６】
ＩＣチップを評価する方法、システム及びプログラムを開示する。一実施形態において、この方法は、完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行することと、ＩＣチップの機能性速度でのテスト（ＡＦＳＴ、at-functional-speed test）のロバスト・パスであって、ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表すロバスト・パスを形成することと、形成されたロバスト・パスに基づくＳＳＴＡ遅延モデル構成によるＳＳＴＡを再実行することとを含む。評価のためのプロセス・カバレッジはＳＳＴＡ実行結果から計算され、このプロセス・カバレッジに基づいて特定のＩＣチップが評価される。
【０００７】
本発明の第１の態様は、集積回路（ＩＣ）チップを評価する方法を提供し、この方法は、完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行することと、ＩＣチップの機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスであって、ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表すロバスト・パスを形成することと、形成されたロバスト・パスに基づくＳＳＴＡ遅延モデル構成によるＳＳＴＡを再実行することと、評価のためのプロセス・カバレッジをＳＳＴＡ実行結果から計算することと、プロセス・カバレッジに基づいて特定のＩＣチップを評価することとを含む。
【０００８】
本発明の第２の態様は、集積回路（ＩＣ）チップを評価するためのシステムを提供し、このシステムは、完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行する手段と、ＩＣチップの機能性速度でのテスト（ＡＦＳＴ、at-functional-speed test）のロバスト・パスであって、ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表すロバスト・パスを形成する手段と、形成されたロバスト・パスに基づくＳＳＴＡ遅延モデル構成によるＳＳＴＡを再実行する手段と、評価のためのプロセス・カバレッジをＳＳＴＡ実行結果から計算する手段と、プロセス・カバレッジに基づいて特定のＩＣチップを評価する手段とを備える。
【０００９】
本発明の第３の態様は、コンピュータ可読媒体上にストアされ、実行されるとき集積回路（ＩＣ）チップを評価するプログラムを提供し、このプログラムはプログラム・コードを備え、このプログラム・コードは、実行されるとき、完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行することと、ＩＣチップの機能性速度でのテスト（ＡＦＳＴ、at-functional-speed test）のロバスト・パスであって、ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表すロバスト・パスを形成することと、形成されたロバスト・パスに基づくＳＳＴＡ遅延モデル構成によるＳＳＴＡを再実行することと、評価のためのプロセス・カバレッジをＳＳＴＡ実行結果から計算することと、プロセス・カバレッジに基づいて特定のＩＣチップを評価することとのプロセスを実行する。
【００１０】
本発明の第４の態様は、集積回路（ＩＣ）チップを評価する方法を提供し、この方法は、ＩＣチップ設計の機能性速度でのテスト（ＡＦＳＴ、at-functional-speed test）のロバスト・パスを形成することと、ＩＣチップ設計の形成されたロバスト・パスの統計的静的タイミング解析（ＳＳＴＡ）を実行して形成されたロバスト・パスのプロセス変動カバレッジを決定することと、形成されたロバスト・パスのＳＳＴＡに基づいてＩＣチップ設計の機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスを再形成して全てのプロセス変動に対するロバスト・パスのプロセス・カバレッジを向上させることと、再形成されたロバスト・パスを用いてＩＣチップ設計を有する特定のＩＣチップを評価することとを含む。
【００１１】
本発明の第５の態様は、コンピュータ・インフラストラクチャがＩＣチップを評価することを可能にするコンピュータ・プログラム・コードを含むコンピュータ可読媒体を提供し、このコンピュータ可読媒体は、本発明のプロセスを実行するためのコンピュータ・プログラム・コードを含む。
【００１２】
本発明の第６の態様は、ＩＣチップを評価するためのビジネス方法を提供し、このビジネス方法は、本発明の各プロセスを実行するコンピュータ・インフラストラクチャを管理することと、管理に基づいて支払金を受け取ることとを含む。
【００１３】
本発明の第７の態様は、ＩＣチップを評価するためのシステムを形成する方法を提供し、この方法は、コンピュータ・インフラストラクチャを取得することと、本発明の各プロセスを実行する手段をコンピュータ・インフラストラクチャに配備することとを含む。
【００１４】
本発明の例証的な態様は、本明細書で説明した問題及び／又は論じなかった他の問題を解決するように設計される。
【００１５】
本発明のこれら及び他の特徴は、本発明の種々の実施形態を図示する添付の図面に関連して記述される本発明の種々の態様の以下の詳細な説明からより容易に理解されるであろう。
【図面の簡単な説明】
【００１６】
【図１】本発明による評価システムの実施形態の略図を示す。
【図２】図１のシステムを用いたＩＣ評価の実施形態のフロー図を示す。
【図３】図２のＩＣチップ評価のグラフ表示を示す。
【図４】プロセス・カバレッジを向上させる一実施形態のフロー図を示す。
【図５】図１のシステムの部分を用いたＩＣ評価の代替的な実施形態のフロー図を示す。
【発明を実施するための形態】
【００１７】
本発明の図面は一定尺度で描かれてはいないことに留意されたい。これらの図面は本発明の典型的な態様のみを図示することを意図したものであり、本発明の範囲を限定するものと考えるべきではない。
【００１８】
図面を参照すると、図１は集積回路（ＩＣ）チップ１３０を評価するための例証的な環境１００を示す。この点で、環境１００は、ＩＣチップを評価するための本明細書で説明する種々のプロセス・ステップを実行することができるコンピュータ・インフラストラクチャ１０２を含む。具体的には、コンピュータ・インフラストラクチャ１０２は、評価システム１０６を備えたコンピュータ・デバイス１０４を含むように示され、この評価システム１０６は、コンピュータ・デバイス１０４が本発明のプロセス・ステップを実行してＩＣチップを評価することを可能にする。
【００１９】
図示したように、ＩＣチップ設計１３２が統計的評価のための評価システム１０６に供給される。ＩＣチップ設計１３２は、ＩＣチップ設計１３２に基づいて形成されるＩＣチップ１３０がどのように機能し得るかをモデル化するのに用いることができる。製造後、インライン・データ１３４を含む現実のＩＣチップ１３０が、評価システム１０６により評価される。インライン・データ１３４は、ＩＣチップ１３０が製造された（ある時間フレームにおいて）及びＩＣチップの性能データが計測された際のプロセス条件を含むことができる。インライン・データ１３４は、とりわけ、ＩＣチップが形成された際のプロセス条件、ＩＣチップ１３０の性能データ、及びプロセス条件と性能の相互関係を決定するのに用いることができる。インライン・データ１３４は、多くの方法で取得することができる。一実施形態において、インライン・データ１３４は、ＩＣチップ１３０上の統計的プロセス・モニター（ＳＰＭ）１３６から取得することができる。ＳＰＭ１３６は、例えば、プロセス条件、性能などのデータを記録するＩＣチップ上の任意のマクロ又は回路を含むことができる。ＩＣチップ１３０上のこのＳＰＭ１３６によって計測されるデータは、統計的静的タイミング解析（ＳＳＴＡ）に用いられる様々なパラメータを含むように設計される。それ故に、これはチップ・タイミング遅延公式を特定のＩＣチップ１３０に対して調節することを可能にする。広範囲の製造されたＩＣチップにわたってインライン・データ１３４を収集することはまた、これらＩＣチップの工場製造に関する統計的分布を決定することを可能にする。この情報は次に、調査中のＩＣチップ設計１３２に関して示された製造能力に調節された工場のＩＣチップ収率曲線のシミュレーションを可能にする。別の実施形態において、インライン・データ１３４は切り溝（Kerf）テスト・データから取得することができる。切り溝テスト・データは、チップ間の刻み線内に配置されたテスト回路から取得される。これらの回路は、ウェハが刻み線を入れられるか又は個々のチップに切り分けられる前のウェハ・テスト中に計測される。さらにインライン・データ１３４はまた、ＩＣチップ１３０上にはない他のソースから、例えば、ウェハ・テストから、又はリング発信器計測から、又はインライン電気テスト（ＩＬＥＴ）から取得することができる。
【００２０】
コンピュータ・デバイス１０４は、メモリ１１２、プロセッサ（ＰＵ）１１４、入力／出力（Ｉ／Ｏ）インタフェース１１６、及びバス１１８を含むように示されている。さらに、コンピュータ・デバイス１０４は、外部Ｉ／Ｏデバイス／リソース１２０及び記憶システム１２２と通信するように示される。当技術分野で既知であるように、一般にプロセッサ１１４は、コンピュータ・プログラム・コード、例えば、メモリ１１２及び／又は記憶システム１２２にストアされる評価システム１０６を実行する。コンピュータ・プログラム・コードの実行中、プロセッサ１１４はデータ、例えばＩＣチップのロバスト・データをメモリ１１２、記憶システム１２２、及び／又はＩ／Ｏインタフェース１１６から読出し及び又はそれらに書き込むことができる。バス１１８はコンピュータ・デバイス１０４内の各コンポーネントの間の通信リンクを与える。Ｉ／Ｏデバイス１１６は、ユーザがコンピュータ・デバイス１０４と相互作用することを可能にする任意のデバイス、又はコンピュータ・デバイス１０４が１つ又は複数の他のコンピュータ・デバイスと交信することを可能にする任意のデバイスを含むことができる。入力／出力デバイス（キーボード、ディスプレイ、印刷デバイスなどを含むがそれらに限定されない）は、システムに直接に又は介在するＩ／Ｏコントローラを通して結合することができる。
【００２１】
いずれにしても、コンピュータ・デバイス１０４は、ユーザがインストールしたコンピュータ・プログラム・コードを実行することができる任意の汎用コンピュータ製品（例えば、パーソナル・コンピュータ、サーバ、携帯端末など）を含むことができる。しかし、コンピュータ・デバイス１０４及び評価システム１０６は、本発明の種々のプロセス・ステップ実行することのできる種々の可能な同等のコンピュータ・デバイスの典型に過ぎないことを理解されたい。この点で、他の実施形態においてコンピュータ・デバイス１０４は、特定の機能を実行するハードウェア及び／又はコンピュータ・プログラム・コードを備えた任意の専用コンピュータ製品、或いは、専用及び汎用ハードウェア／ソフトウェアの組合せを備えた任意のコンピュータ製品などを含むことができる。何れの場合にも、プログラム・コード及びハードウェアは、それぞれ標準のプログラミング技法及び工学技法を用いて作成することができる。
【００２２】
同様に、コンピュータ・インフラストラクチャ１０２は、本発明を実施するための種々の型のコンピュータ・インフラストラクチャの例証に過ぎない。例えば、一実施形態において、コンピュータ・インフラストラクチャ１０２は、本発明の種々のプロセス・ステップを実行するための、ネットワークのような任意の型の有線及び／又は無線通信リンク、又は共用メモリなどにより通信する２つ又はそれ以上のコンピュータ・デバイス（例えば、サーバ・クラスタ）を備える。通信リンクがネットワークを含むとき、ネットワークは１つ又は複数の型のネットワーク（例えば、インターネット、広域ネットワーク、ローカル・エリア・ネットワーク、仮想プライベート・ネットワークなど）の任意の組合せを含むことができる。またネットワーク・アダプタをシステムに結合して、データ処理システムが、介在するプライベート又はパブリック・ネットワークを通じて、他のデータ処理システム又は遠隔プリンタ若しくは記憶装置に結合できるようにすることができる。モデム、ケーブル・モデム及びイーサネット・カードは現在利用可能な型のネットワーク・アダプタの幾つかに過ぎない。いずれにしても、コンピュータ・デバイス間の通信には種々の型の通信技法の任意の組合せを用いることができる。
【００２３】
前述し以下でさらに説明するように、評価システム１０６は、コンピュータ・インフラストラクチャ１０２がＩＣチップ１３０を評価することを可能にする。この点で、評価システム１０６は、遅延モデル構成１５２を含む統計的静的タイミング（ＳＳＴ）解析器１５０と、ロバスト・パス・データ１５６を含む機能性速度での（ＡＦＳ）自動テスト・パターン（ＡＴＰ）生成器１５４と、プロセス・カバレッジ計算器１５７と、正準テスト・マージン決定器１５８及び確定テスト・マージン計算器１６０を含む評価器１６２とを含むように示される。これらの機能部の各々の動作は以下でさらに説明する。しかし、図１に示した種々の機能部の幾つかは、独立に、組み合せて実装することができ、及び／又は、コンピュータ・インフラストラクチャ１０２に含まれる１つ又は複数の別々のコンピュータ・デバイスのメモリにストアすることができることを理解されたい。さらに、システム及び／又は機能の幾つかは実施しなくてもよく、又は付加的なシステム及び／又は機能を環境１００の部分として含めることができることを理解されたい。
【００２４】
図１を参照しながら図２を参照して、ＩＣチップ１３０を評価する方法の実施形態をこれから説明する。プロセスＰ１において、ＳＳＴ解析器１５０が完全ＩＣチップ設計１３２の統計的静的タイミング解析（ＳＳＴＡ）を実行する。一実施形態において、ＳＳＴ解析器１５０は、インライン・データ１３４に基づくＳＳＴＡ遅延モデル構成を用いて、完全チップ目標収率曲線１９０（図３）を得ることができる。このプロセスは、製造されたＩＣチップ１３０の個数に関わらず、最終のＩＣチップ設計１３２について一度だけ実行される。この実行はインライン・データ１３４をＳＭＰ１３６又は他のソースから取得することを含むことができる。さらにこの実行は、インライン・データ１３４を特定のＩＣチップ１３０のうちの１つから、或いはロット即ち多数のＩＣチップから取得することを含むことができる。即ち、インライン・データ１３４は、特定のＩＣチップ設計１３２及びその性能分布に関して、或いは大量の工場生産品を評価するために多数のチップ設計１３２に関して取得することができる。
【００２５】
ＳＳＴ解析器１５０は、統計的静的タイミング解析を実施するための任意の既知の又は後に開発されるシステムを含むことができる。例えば、１次のブロック・ベースの統計的静的タイミング解析は、その全体が引用により本明細書に組み入れられる、C. Visweswariahによる「デジタル回路の統計的タイミング解析のためのシステム及び方法」と題する特許文献１（２００３年９月１８日出願）に教示されている。知られているように統計的静的タイミング解析（ＳＳＴＡ）はチップ設計のタイミング特性を確率分布として計算する。上記の特許文献１に教示されているように、遅延、到着時間及び必要時間が、変動源によりパラメータ化された形式で表示され又は計算される。最も簡単な形式において、これらのパラメータ化された表示は、変動源を表すランダム変数の１次の線形結合であり、「正準形式」と呼ばれる。ＳＳＴＡは実際の到着時間、到着に要する時間、及びスラック又はタイミング・マージンを正準形式で計算する。ＳＳＴＡはまた、最遅モードにおける最長遅延であるいわゆるクリティカル・パス、及び最早モードにおける最短遅延を予測する。パラメータの変動のために、クリティカル・パスは一義的ではなく、プロセス変動空間の異なる部分においては異なるパスがクリティカル・パスになり得る。回路を通る全てのパスは潜在的にＳＳＴＡ内に含まれる。
【００２６】
上記のように遅延モデル構成１５２は、プロセスＰ１の間インライン・データ１３４に基づく。上記のようにインライン・データ１３４は、ＳＰＭ１３６、切り溝（Kerf）テスト・データ、又は他のソースから取得することができる。インライン・データ１３４は、ＳＳＴＡで用いられる確率分布の代わりにインライン・データ１３４又はＳＰＭ１３６から計測されたパラメータの特定の値を適用することにより、評価中の特定のＩＣチップ１３０のタイミング特性を予測することができる。
【００２７】
図３は、１つの例証的な完全チップ目標収率曲線１９０を示し、これは期待収率（即ち優良ＩＣチップの割合）をクロック・ドメイン周波数（即ち、スラック又はより正確には性能）に対して関連させる。図示したように、ＩＣチップ設計１３２により達成されるクロック・ドメイン周波数が高い程、そのＩＣチップ設計１３２の収率は低くなる。完全チップ目標収率曲線１９０は、あらゆる種類のプロセス・パラメータ変動による完全ＩＣチップ設計１３２の性能分布（即ち、生産量がプロセス変動の完全な統計を経験するのに十分に大きい場合の全生産量に対する）、及び、それらがクロック・ドメイン周波数、即ちタイミングにどのように影響を及ぼすかを示す。
【００２８】
プロセスＰ２において、機能性速度での（ＡＦＳ）自動テスト・パターン（ＡＴＰ）生成器１５４が、ＩＣチップ設計１３２の機能性速度でのテスト（ＡＦＳＴ）のロバスト・パス１５６（以後「形成されたロバスト・パス」）を形成する。このプロセスは、製造されるチップの数には関わらず、一度だけ実行される。ＡＦＳ  ＡＴＰ生成器１５４には、任意の現在既知の又は将来開発される技法を用いて、ＩＣチップ設計１３２の形成されたロバスト・パス１５６を生成することができる。形成されたロバスト・パス１５６は、ＩＣチップ１３０のＡＦＳＴロバスト・テスト可能なパスの非網羅的なリスト又はサブセットである。即ち、形成されたロバスト・パス１５６は、ＩＣチップ設計１３２に基づく現実のＩＣチップ１３０についてテストすることができる、入力ラッチから出力ラッチまでの例証的なパスである。
【００２９】
代替の実施形態において、プロセスＰ２Ａ‐Ｐ２ＢにおいてＳＳＴ解析器１５０を用いて形成されたロバスト・パス１５６のクリティカル性（テストの質）を保証すること、即ち、それらが入力ラッチ及び出力ラッチの間の可能な限り最長のパスを表すことを保証することができる。この場合、プロセスＰ２ＡにおいてＳＳＴ解析器１５０は、ＩＣチップ設計１３２の形成されたロバスト・パス１５６のＳＳＴＡを実行して、ここで説明するプロセスＰ４により、形成されたロバスト・パス１５６のプロセス変動カバレッジを決定することができる。ＳＳＴ解析器１５０は、解析に含まれる全てのプロセス・パラメータの関数としてパス遅延を計算する。この結果は、種々異なる計算されたロバスト・パスが、最高可能クロック速度に対して失敗するそれらのクリティカル性において、どのように比較されるかを示す。最もクリティカル性の高いパスを用いることができ、クリティカル性がより低いパスは落とすことができる。チップ・カバレッジが不十分なとき、即ち予想されるプロセス変動範囲をカバーしないとき、プロセスＰ２Ｂにおいて、ＡＦＳ  ＡＴＰ生成器１５４はよりクリティカル性の高いテスト・パスを与える。また、プロセス変動カバレッジが不十分なとき、プロセスＰ２Ｂにおいて、ＡＦＳ  ＡＴＰ生成器１５４は、（初めの）形成されたロバスト・パスのＳＳＴＡに基づいてＩＣチップ設計１３２の機能性速度でのテスト（ＡＦＳＴ）のロバスト・パス１５６を再形成して、全てのプロセス変動に関するロバスト・パスのプロセス・カバレッジを向上させることができる。
【００３０】
プロセスＰ３において、ＳＳＴ解析器１５０は、ＩＣチップ設計１３２の統計的静的タイミング解析を、形成されたロバスト・パス１５６（プロセスＰ２による）に基づいて再実行する。一実施形態において、再実行は、同じ遅延モデル構成１５２を用いて形成されたロバスト・パス１５６の収率曲線１９２（図３）を得る。従って、形成されたロバスト・パス１５６に関する収率曲線１９２は、現実のＩＣチップ１３０をテストするのに用いられることになる形成されたロバスト・パスに基づくものである。即ち、プロセス・パラメータの同じ変動が用いられるが、しかし完全チップに対してではなく、ＡＦＳ  ＡＴＰ生成器１５４でテストすることができる形成されたロバスト・パス（即ち、数千万のパスのうちの数千のパス）を含むチップのサブセットに関してのみ考慮される。一実施形態において、再実行は、クロック・ドメイン毎の（即ちＩＣチップ１３０の各クロック・ドメインに対する）性能分布を形成されたロバスト・パス１５６に基づいて計算することを含む。これは、形成されたロバスト・パス１５６、即ちロバスト・パスのサブセットに対するＳＳＴＡを実行して残りのロバスト・パスが存在しないように装うＳＳＴ解析器１５０により完遂される。予想されるように、図３において収率曲線１９０は右にシフトするが、これは完全ＩＣチップの全ての制限は考慮せず、その部分のみを考慮するためである。従って、収率及び達成可能なクロック・ドメイン周波数は完全ＩＣチップに対するものより良好なように現れる。シフトを生じる差異の例は、各曲線に関する異なる電圧、経年変化パラメータの無視、結合ノイズ、及び、ロバストにテスト可能なパスを含む回路のサブセットの選択、を含むことができる。
【００３１】
プロセスＰ４において、プロセス・カバレッジ計算器１５７が、ＩＣチップ１３０の評価のためのプロセス・カバレッジを、遅延モデル構成１５２に等しいか、又は現行のテクノロジ及び工場からの製造プロセス・データに適合させた、パラメータ分布によるＳＳＴＡ実行（プロセスＰ１及びＰ３）を用いて計算する。この結果は、ＩＣチップ１３０のスラック・プロセス分布、及び形成されたロバスト・パス１５６の遅延プロセス分布を与える。チップのスラック・プロセス分布は収率曲線に変換することができる。一実施形態において、プロセス・カバレッジ・メトリックは、形成されたロバスト・パス１５６が機能性速度でのテストに合格すると同時に目標速度要件を満たすＩＣチップの確率として定義することができる。
【００３２】
プロセスＰ５において、評価器１６２が特定のＩＣチップ２００をプロセス・カバレッジに基づいて評価する。この評価は種々の形式をとることができる。
【００３３】
一実施形態において、図３を参照すると、線１９４は完全チップ目標収率曲線１９０と形成されたロバスト・パス１５６に関する収率曲線１９２との間の差を示す。線１９４の長さはプロセス条件の関数であり、ＡＦＳ  ＡＴＰ生成器１５４に基づくシミュレーション（即ち、形成されたロバスト・パス１５６に基づく曲線１９２）と完全チップ・シミュレーション（即ち、曲線１９０）の間の確定テスト・マージン１９６を表す。一実施形態において、確定テスト・マージン１９６は、不必要なＩＣチップ収率損失、即ち、顧客仕様の速度要件は満たすが確定テスト・マージン１９６による機能性速度でのテストには合格しない特定のＩＣチップ２００の確率、を最小にするように計算することができる。即ち、ＩＣチップ２００は、合格するにはテスト結果が曲線１９０より速くなければならず、確定テスト・マージンはどれほど速いかを示す。確定テスト・マージン１９６を決定する１つの方法は、図４のプロセスＰ１４で示すように、正準テスト・マージン（ＣＴＭ）決定器１５８を用いて、インライン・データ１３４にパラメータ化され、完全チップ目標収率曲線１９０と形成されたロバスト・パス１５６の収率曲線１９２との間の差に基づく正準テスト・マージン（即ち、関数）を計算することである。即ち、ＣＴＭ決定器１５８は、曲線１９０と曲線１９２の間の差を評価して、これを、プロセス・パラメータ及び範囲に対する遅延及び感受性を考慮に入れた、性能に対する全プロセス・パラメータの関数として示す。プロセス・パラメータは、例えば、電圧、チャネル長、テスト温度、金属厚、酸化物厚、トランジスタの電気的パラメータなどを含むことができる。
【００３４】
正準テスト・マージン、曲線１９０及び曲線１９２に基づいて、プロセスＰ１５（図４）において、確定テスト・マージン計算器１６０が確定テスト・マージン１９６を計算する。確定テスト・マージン１９６は、全てのＩＣチップに対して同じに、又は特定のＩＣチップ２００に関するインライン・データ２３４を用いることにより異なるチップに対して異なるように決定することができる。上記のように評価のための確定テスト・マージン１９６は、特定のＩＣチップ２００に対してテスター上の付加的な機能性速度でのテスト周波数（例えば、５ＭＨｚ）とすることができる。例えば、特定のＩＣチップ２００をテストするとき、達成されるクロック・ドメイン周波数は、目標機能性速度での性能要件（即ち、線１９８）を確定テスト・マージン１９６だけ超えなければならない。換言すれば、特定のＩＣチップ２００は合格するためには、例えば３００ＭＨｚの目標クロック・ドメイン周波数を５ＭＨｚだけ越えなければならない。この場合、評価することは、チップ特定の確定テスト・マージン１９６を、特定のＩＣチップ２００に対する目標機能性速度での性能要件１９８に加えることを含む。この実施形態の１つの簡単な例は、特定のＩＣチップ２００を電圧１０ｍＶ、チャネル長２００ｎｍ、及びテスト温度１００℃を用いて評価することである。これらの値は、正準テスト・マージンにはめ込むことができ、プロセスＰ１５により確定テスト・マージン１９６は、例えば５ＭＨｚと得ることができる。代替の実施形態において、評価のための確定テスト・マージンは電圧専用（又は任意の他のテスト条件専用）テスト環境とすることができる、即ち全てのチップが同じクロック周波数で、しかし異なるチップ固有の電圧で評価されることになる。
【００３５】
別の実施形態において、確定テスト・マージン１９６は、出荷製品品質損失（ＳＰＱＬ）、即ち、全ての出荷ＩＣチップが確定テスト・マージン１９６で機能性速度でのテストに合格した条件で、顧客に発送されるＩＣチップが顧客仕様速度要件を満たすことができない確率を最小にするように計算することができる。この実施形態において、確定テスト・マージン１９６は、チップ収率解析に用いられた初めのＳＳＴＡ実行（プロセスＰ１）が要求するよりも大きなシグマ値（即ち、標準偏差）に設定される。確定テスト・マージン１９６は、例えば、確率分布関数の５シグマ点で表すことができる。一方、チップのＳＳＴＡタイミングは、製造収率目標に対して実施されて、性能分布の末尾（tail）が削除される。このように、図３の確定テスト・マージン１９６は、完全チップ目標収率曲線１９０と、形成されたロバスト・パス１５６の収率曲線１９２との間の差よりも大きくなる。これは、モデル化チップの機能性速度での性能要件（即ち、線１９８）の変更を伴わないＳＰＱＬの付加的な改善を保証する。
【００３６】
別の実施形態において、評価は、ハードウェア（即ち、ＩＣチップ１３０）相互関係に対するモデルを実行することを含むことができる。この場合、製造チップ・テストは、各々の形成されたロバスト・パス１５６の失敗を観測できるまでテスト周波数を変えることにより実行されることになる。次いで、テスト周波数のさらなる増加は全てのロバスト・パスの失敗周波数に至ることになる。このチップ性能データは次に、これらのクリティカル・パスの新たな特別にシミュレートされた遅延データと比較される。このシミュレーションには、計測されたＩＣチップ１３０についてのＳＰＭ１３６から取得されたインライン・データ１３４によって規定される単一のプロセス・コーナーを用いることができる。プロセス・コーナーはシミュレーションにおける全プロセス・パラメータの特定の値によって規定される。計測された遅延をシミュレートされた遅延と比較することにより、方法の正確さの知識が得られる。多くのパスの結果の相互関係及び回帰は、ハードウェアと最小の相互関係を有するパラメータをさらに正確に示す。従って、これはまたハードウェア比較の診断ツールとみなすことができる。
【００３７】
上記の方法は、特定のＩＣチップ２００の各クロック・ドメインに対して実施することができる。即ち、各々の特定のＩＣチップ２００はその構造体の内部に任意の数のクロック・ドメインを含むことができる。各クロック・ドメインはそれ自体の特定のプロセス・パラメータ結果を表すので、この方法は各クロック・ドメインに対して繰り返すことができる。
【００３８】
図５を参照すると、別の実施形態において、ＩＣチップ１３０を評価する方法は上記の実施形態の部分を含むことができる。この場合、プロセスＰ１０１においてＡＦＳ  ＡＴＰ生成器１５４はＩＣチップ設計１３２の機能性速度でのテスト（ＡＦＳＴ）のロバスト・パス１５６を形成する。プロセスＰ１０２において、ＳＳＴ解析器１５０は、ＩＣチップ設計１３２の形成されたロバスト・パス１５６のＳＳＴＡを実行し、形成されたロバスト・パスのプロセス変動カバレッジのメトリックを決定し、これは、例えば、目標ＳＰＱＬ又は不必要な収率損失、又はそれら両方の組合せに関連付けることができる。プロセスＰ１０３において、ＡＦＳ  ＡＴＰ生成器１５４はＩＣチップ設計１３２の機能性速度でのテスト（ＡＦＳＴ）のロバスト・パス１５６を、（初めの）形成されたロバスト・パスのＳＳＴＡに基づいて再形成し、全てのプロセス変動に対するロバスト・パスのプロセス・カバレッジを向上させる。プロセスＰ１０４において、評価器１６２は、再形成されたロバスト・パスを用いてＩＣチップ設計１３２を有する特定のＩＣチップ２００を評価する。
【００３９】
本明細書で論じるように、種々のシステム及びコンポーネントはデータを「取得する」（例えば、ＡＦＳ  ＡＴＰ生成器１５４を通じてインライン・データ１３４など）ように説明される。対応するデータは任意のソリューションを用いて取得することができることを理解されたい。例えば、対応するシステム／コンポーネントはデータを生成することができ、及び／又は、データを生成し、１つ又は複数のデータ・ストア（例えば、データベース）からデータを引き出し、他のシステム／コンポーネントからデータを受け取るなどのために用いることができる。データが特定のシステム／コンポーネントにより生成されない場合、図示したシステム／コンポーネントに加えて、データを生成して当該システム／コンポーネントに供給する及び／又はデータを当該システム／コンポーネントによるアクセスのためにストアする、別のシステム／コンポーネントを実装することができることを理解されたい。
【００４０】
本明細書においてＩＣチップを評価する方法及びシステムとして示し説明したが、本発明はさらに種々の代替的実施形態を提供することを理解されたい。即ち、本発明は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態、又はハードウェア要素及びソフトウェア要素の両方を含んだ実施形態の形を取ることができる。好ましい実施形態において、本発明は、それに限定されないが、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むソフトウェアにおいて実装される。一実施形態において本発明は、コンピュータ使用可能又はコンピュータ可読媒体からアクセス可能なコンピュータ・プログラムであって、実行されるときコンピュータ・インフラストラクチャがＩＣチップを評価することを可能にする、コンピュータ又は任意の命令実行システムにより又はそれと共に用いるためのプログラム・コードを供給する、コンピュータ・プログラムの形態をとることができる。この説明の目的で、コンピュータ使用可能又はコンピュータ可読媒体は、命令実行システム、装置、又はデバイスにより又はそれらと共に用いるためのプログラムを含み、ストアし、通信し、伝搬し、又は移送することができる任意の装置とすることができる。媒体は、電子、磁気、光、電磁気、赤外線、又は半導体システム（又は装置又はデバイス）、又は伝搬媒体とすることができる。コンピュータ可読媒体の例は、メモリ１２２のような半導体又は固体メモリ、磁気テープ、取外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、テープ、剛性磁気ディスク及び光ディスクを含む。光ディスクの最近の例には、コンパクト・ディスク読出し専用メモリ（ＣＤ−ＲＯＭ）、コンパクト・ディスク読出し／書込み（ＣＤ−Ｒ／Ｗ）及びＤＶＤが含まれる。
【００４１】
プログラム・コードをストアし及び／又は実行するのに適したデータ処理システムは、メモリ要素に直接に又はシステム・バス１１８を介して間接に結合する少なくとも１つの処理ユニット１１４を含む。メモリ要素は、プログラム・コードの実際の実行中に使用されるローカル・メモリ、例えば、メモリ１１２、大容量記憶装置（例えば、記憶システム１２２）、及び、実行中に大容量記憶装置からコードを引き出さなければならない回数を減らすための、少なくとも多少のプログラム・コードの一時記憶を与えるキャッシュ・メモリを含むことができる。
【００４２】
別の実施形態において、本発明はＩＣチップを評価するためのシステムを形成する方法を提供する。この場合、コンピュータ・インフラストラクチャ１０２（図１）のようなコンピュータ・インフラストラクチャを得る（例えば、形成し、維持し、使用可能にするなど）ことができ、本明細書で説明したプロセスを実行するための１つ又は複数のシステムを得て（例えば、形成し、購入し、使用し、修正するなど）コンピュータ・インフラストラクチャに配備することができる。この点で、各システムの配備には、（１）コンピュータ・デバイス１０４（図１）のようなコンピュータ・デバイスに、コンピュータ可読媒体からプログラム・コードをインストールすること、（２）１つ又は複数のコンピュータ・デバイスをコンピュータ・インフラストラクチャに付加すること、及び（３）コンピュータ・インフラストラクチャの１つ又は複数の既存のシステムを組み込み及び／又は修正して、コンピュータ・インフラストラクチャが本発明のプロセス・ステップを実行できるようにすること、のうちの１つ又は複数を含めることができる。
【００４３】
さらに別の実施形態において、本発明は、本明細書で説明したプロセスを、予約金、広告、及び／又は料金に基づいて実行するビジネス方法を提供する。即ち、アプリケーション・サービス・プロバイダのようなサービス・プロバイダが、本明細書で説明したＩＣチップの評価を提供することができる。この場合、サービス・プロバイダは、本明細書で説明したプロセスを１つ又は複数の顧客に対して実行するコンピュータ・インフラストラクチャ１０２（図１）のようなコンピュータ・インフラストラクチャを管理する（例えば、形成し、維持し、支持するなど）ことができる。その見返りとして、サービス・プロバイダは、予約金及び／又は料金契約に基づく顧客からの支払金、１つ又は複数の第３者への広告の販売による支払金などを受け取ることができる。
【００４４】
本明細書で用いられるように、用語「プログラム・コード」及び「コンピュータ・プログラム・コード」は同義語であり、情報処理機能を有するコンピュータ・デバイスに、特定の機能を直接に実行させる、又は（ａ）別の言語、コード又は表記への変換、（ｂ）異なる材料形態における複製、及び／又は（ｃ）解凍、の任意の組合せの後で実行させる、一組の命令の、任意の言語、コード又は表記における任意の表現を意味することを理解されたい。この点で、プログラム・コードは１つ又は複数の型のプログラムとして、例えば、アプリケーション／ソフトウェア・プログラム、コンポーネント・ソフトウェア／関数ライブラリ、オペレーティング・システム、特定のコンピュータ・デバイス及び／又はＩ／Ｏデバイス用の基本Ｉ／Ｏシステム／ドライバなどとして具体化することができる。
【００４５】
本発明の種々の態様の前記の説明は、例証及び説明の目的で提示した。これは網羅的であること又は本発明を開示した通りの形態に限定することを意図したものではなく、明らかに多くの変更及び改変が可能である。当業者には明白となり得る変更及び改変は、添付の特許請求の範囲により規定される本発明の範囲に含まれることが意図されている。
【符号の説明】
【００４６】
１００：環境
１０２：コンピュータ・インフラストラクチャ
１０４：コンピュータ・デバイス
１０６：評価システム
１１２：メモリ
１１４：プロセッサ（ＰＵ）
１１６：入力／出力（Ｉ／Ｏ）インタフェース
１１８：バス
１２０：外部Ｉ／Ｏデバイス／リソース
１２２：記憶システム
１３０、２００：集積回路（ＩＣ）チップ
１３２：ＩＣチップ設計
１３４、２３４：インライン・データ
１３６：統計的プロセス・モニター（ＳＰＭ）
１５０：統計的静的タイミング（ＳＳＴ）解析器
１５２：遅延モデル構成
１５４：機能性速度での（ＡＦＳ）自動テスト・パターン（ＡＴＰ）生成器
１５６：ロバスト・パス（ロバスト・パス・データ）
１５７：プロセス・カバレッジ計算器
１５８：正準テスト・マージン決定器
１６０：確定テスト・マージン計算器
１６２：評価器
１９０：完全チップ目標収率曲線
１９２：形成されたロバスト・パス（１５６）の収率曲線
１９４、１９８：線
１９６：確定テスト・マージン
【図１】
2010530559.tif 000003
【図２】
2010530559.tif 000004
【図３】
2010530559.tif 000005
【図４】
2010530559.tif 000006
【図５】
2010530559.tif 000007
【手続補正書】
【提出日】平成21年11月9日(2009.11.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）チップを評価するためのコンピュータ・システムであって、
完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行する手段と、
ＩＣチップの機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスであって、前記ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表す前記ロバスト・パスを形成する手段と、
前記形成されたロバスト・パスに基づく前記ＳＳＴＡの遅延モデル構成による前記ＳＳＴＡを再実行する手段と、
前記ＳＳＴＡの実行結果から評価のためのプロセス・カバレッジを計算する手段と、
前記プロセス・カバレッジに基づいて特定のＩＣチップを評価する手段と、
を備える前記システム。
【請求項２】
前記特定のＩＣチップの各クロック・ドメインが評価される、請求項１に記載のシステム。
【請求項３】
前記実行する手段は、インライン・データに基づくＳＳＴＡ遅延モデル構成を用いて完全チップ目標収率曲線を取得し、
前記再実行する手段は、前記形成されたロバスト・パスに基づく前記ＳＳＴＡ遅延モデル構成を用いて前記形成されたロバスト・パスの収率曲線を取得する、
請求項１に記載のシステム。
【請求項４】
前記評価する手段は、
前記インライン・データに対してパラメータ化され、前記完全チップ目標収率曲線と前記ロバスト・パスの前記収率曲線との間の差に基づく正準テスト・マージンを決定する手段と、
前記正準テスト・マージン、前記完全チップ目標収率曲線、及び前記収率曲線から、特定のＩＣチップに対する確定テスト・マージンを、前記特定のＩＣチップに関するインライン・データに基づいて計算する手段と、
を含み、
前記評価する手段は、前記確定テスト・マージンを用いて前記特定のＩＣチップを評価する、請求項３に記載のシステム
【請求項５】
前記評価する手段は、前記特定のＩＣチップに対する目標機能性速度での性能要件に前記確定テスト・マージンを加える、請求項４に記載のシステム。
【請求項６】
前記実行する手段は、ＩＣチップについての統計的プロセス・モニタ（ＳＰＭ）から前記インライン・データを取得する、請求項４に記載のシステム。
【請求項７】
前記実行する手段は、前記特定のＩＣチップのうちの１つ及び１つのロットから前記インラインＳＰＭデータを取得する、請求項６に記載のシステム。
【請求項８】
前記決定する手段は、前記確定テスト・マージンの関数としてテスト電圧をさらに決定し、前記評価する手段は前記評価のために前記テスト電圧を用いる、請求項４に記載のシステム。
【請求項９】
前記インライン・データは、前記ＩＣチップが製造された際のプロセス条件及び前記ＩＣチップの性能データを含む、請求項３に記載のシステム。
【請求項１０】
前記再実行する手段は、前記形成されたＡＦＳＴロバスト・パスに基づいてクロック・ドメイン毎の性能分布を計算する、請求項２に記載のシステム。
【請求項１１】
前記形成する手段は、前記形成されたロバスト・パスのＳＳＴＡに基づいて、前記ＩＣチップ設計の前記形成されたロバスト・パスを再形成して、全てのプロセス変動に対する前記形成されたロバスト・パスのプロセス・カバレッジを向上させる、請求項１に記載のシステム。
【請求項１２】
集積回路（ＩＣ）チップを評価するためのコンピュータ・プログラムであって、コンピュータに、
完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行するステップと、
ＩＣチップの機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスであって、前記ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表す前記ロバスト・パスを形成するステップと、
前記形成されたロバスト・パスに基づく前記ＳＳＴＡの遅延モデル構成による前記ＳＳＴＡを再実行するステップと、
前記ＳＳＴＡの実行結果から評価のためのプロセス・カバレッジを計算するステップと、
前記プロセス・カバレッジに基づいて特定のＩＣチップを評価するステップと、
を実行させる、前記プログラム。
【請求項１３】
前記実行するステップは、インライン・データに基づくＳＳＴＡ遅延モデル構成を用いて、完全チップ目標収率曲線を取得し、
前記再実行するステップは、前記形成されたロバスト・パスに基づくＳＳＴＡ遅延モデル構成を用いて、前記形成されたロバスト・パスの収率曲線を取得する、
請求項１２に記載のプログラム。
【請求項１４】
前記評価するステップは、
前記インライン・データに対してパラメータ化され、前記完全チップ目標収率曲線と前記ロバスト・パスの前記収率曲線との間の差に基づく正準テスト・マージンを決定することと、
前記正準テスト・マージン、前記完全チップ目標収率曲線、及び前記収率曲線から、特定のＩＣチップに対する確定テスト・マージンを、前記特定のＩＣチップに関するインライン・データに基づいて計算することと、
を実行し、
前記評価するステップは、前記確定テスト・マージンを用いて前記特定のＩＣチップを評価することを含む、
請求項１３に記載のプログラム。
【請求項１５】
前記評価するステップは、前記特定のＩＣチップに対する目標機能性速度での性能要件に前記確定テスト・マージンを加える、請求項１４に記載のプログラム。
【請求項１６】
前記実行するステップは、ＩＣチップについての統計的プロセス・モニタ（ＳＰＭ）からインライン・データを取得することを含む、請求項１４に記載のプログラム。
【請求項１７】
前記実行するステップは、前記特定のＩＣチップのうちの１つ及び１つのロットから前記インラインＳＰＭデータを取得する、請求項１６に記載のプログラム。
【請求項１８】
前記形成するステップは、前記形成されたロバスト・パスのＳＳＴＡに基づいて、前記ＩＣチップ設計の前記形成されたロバスト・パスを再形成し、全てのプロセス変動に対する前記形成されたロバスト・パスのプロセス・カバレッジを向上させる、請求項１２に記載のプログラム。
【請求項１９】
集積回路（ＩＣ）チップを評価する方法であって、
完全ＩＣチップ設計の統計的静的タイミング解析（ＳＳＴＡ）を実行することと、
ＩＣチップの機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスであって、前記ＩＣチップのＡＦＳＴロバスト・パスの非網羅的なリストを表す前記ロバスト・パスを形成することと、
前記形成されたロバスト・パスに基づく前記ＳＳＴＡの遅延モデル構成による前記ＳＳＴＡを再実行することと、
前記ＳＳＴＡの実行結果から評価のためのプロセス・カバレッジを計算することと、
前記プロセス・カバレッジに基づいて特定のＩＣチップを評価することと、
を含む前記方法。
【請求項２０】
集積回路（ＩＣ）チップを評価する方法であって、
ＩＣチップ設計の機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスを形成することと、
前記ＩＣチップ設計の前記形成されたロバスト・パスの統計的静的タイミング解析（ＳＳＴＡ）を実行して、前記形成されたロバスト・パスのプロセス変動カバレッジを決定することと、
前記ＩＣチップ設計の前記機能性速度でのテスト（ＡＦＳＴ）のロバスト・パスを、前記形成されたロバスト・パスの前記ＳＳＴＡに基づいて再形成し、全てのプロセス変動に対する前記形成されたロバスト・パスのプロセス・カバレッジを向上させることと、
前記再形成されたロバスト・パスを用いて、前記ＩＣチップ設計を有する特定のＩＣチップを評価することと、
を含む前記方法。
【国際調査報告】
2010530559.tif 000008