(57)【要約】  電子なだれ電流装置のための二重抑制回路が提供され、該二重抑制回路は、バイアス電圧に応答して、電子なだれ電流装置をその電子なだれ破壊電圧以上に逆バイアスする第１の端子を有する電子なだれ電流装置を含む。第１の抑制回路は、バイアス電圧に応答し、そして電子なだれ装置を通る電子なだれ電流の量を減少するために電子なだれ装置の第１の端子に結合される。第２の抑制回路は、電子なだれ装置を通る電子なだれ電流の量を減少するために電子なだれ装置の第２の端子に結合される。
2010521825.tif 000002
【特許請求の範囲】
【請求項１】
電子なだれ電流装置のための二重抑制回路であって、
バイアス電圧に応答して、電子なだれ電流装置をその電子なだれ破壊電圧以上に逆バイアスする第１の端子を有する電子なだれ電流装置と、
バイアス電圧に応答し、そして電子なだれ装置を通る電子なだれ電流の量を減少するために電子なだれ装置の第１の端子に結合される第１の抑制回路と、
電子なだれ装置を通る電子なだれ電流の量を減少するために電子なだれ装置の第２の端子に結合される第２の抑制回路と、
を備えた二重抑制回路。
【請求項２】
電子なだれ電流を検出しそれに応答して出力信号を生成するために、電子なだれ電流装置の電子なだれ電流に応答する検出回路、
をさらに備え、前記第２の抑制回路は、電子なだれ装置の第２の端子の電圧を高めるために、そして電子なだれ装置の電子なだれ電流を抑制するよう電子なだれ破壊電圧を減少するために、検出回路の出力信号に応答する能動抑制回路を含む請求項１に記載の二重抑制回路。
【請求項３】
第２の抑制回路は、第２の端子の電圧を高めるために第２の端子に第２の電圧を結合するよう構成されたスイッチを含む請求項２に記載の二重抑制回路。
【請求項４】
検出回路は、第２の端子の電圧を基準電圧と比較し、第２の端子の電圧が基準電圧を超えたときに信号を出力するよう構成された比較器を含む請求項２に記載の二重抑制回路。
【請求項５】
検出回路は、比較器に応答して、第２の抑制回路に与えられる比較器の出力を遅延させるよう構成された遅延回路を含む請求項４に記載の二重抑制回路。
【請求項６】
第１の抑制回路は、受動抑制回路を含む請求項１に記載の二重抑制回路。
【請求項７】
受動抑制回路は、１つまたは２つ以上の抵抗を含む請求項６に記載の二重抑制回路。
【請求項８】
検出回路の出力信号に応答する第１の能動リセット回路をさらに含み、該能動リセット回路は、電子なだれ装置をその電子なだれ破壊電圧以上に再充電して電子なだれ装置をリセットするために第１の端子を電圧源に結合するよう構成されている請求項２に記載の二重抑制回路。
【請求項９】
第１の能動リセット回路は、電圧源と第１の端子との間に接続されたスイッチを含む請求項８に記載の二重抑制回路。
【請求項１０】
スイッチは、トランジスタを含む請求項９に記載の二重抑制回路。
【請求項１１】
検出回路の出力信号に応答して、電子なだれ装置の第２の端子に接続される第２の能動リセット回路をさらに含み、該第２の能動リセット回路は、電子なだれ装置をその電子なだれ破壊電圧以上に再充電して電子なだれ装置をリセットするために第２の端子を第３の電圧に結合するよう構成されている請求項２に記載の二重抑制回路。
【請求項１２】
第３の電圧は接地であり、第２の能動リセット回路は、接地と第２の端子との間に接続されたスイッチを含む請求項１１に記載の二重抑制回路。
【請求項１３】
スイッチは、ＭＯＳＦＥＴトランジスタを含む請求項１２に記載の二重抑制回路。
【請求項１４】
第２の端子、遅延回路及び第２の抑制回路に応答し、第２の端子と、遅延回路及び第２の抑制回路の双方との間で信号を転送するよう構成されたバッファ回路をさらに含む請求項２に記載の二重抑制回路。
【請求項１５】
電子なだれ装置は、アバランシェフォトダイオードである請求項１に記載の二重抑制回路。
【請求項１６】
バイアス電圧は、正の電圧である請求項１に記載の二重抑制回路。
【請求項１７】
アバランシェフォトダイオード（ＡＰＤ）のための二重抑制回路であって、
ＡＰＤをその電子なだれ破壊電圧以上に逆バイアスするようバイアス電圧に応答するカソードを有するアバランシェフォトダイオードと、
電子なだれ電流を検出しそれに応答して出力信号を生成するようＡＰＤの電子なだれ電流に応答する検出回路と、
バイアス電圧に応答し、ＡＰＤを通る電子なだれ電流の量を減少するようにＡＰＤのカソードに結合される受動抑制回路と、
検出回路に応答し、電子なだれ破壊電圧を減少して電子なだれの電子なだれ電流を抑制するようにＡＰＤのアノードに結合される能動抑制回路と、
を備えた二重抑制回路。
【請求項１８】
能動抑制回路は、アノードの電圧を高めるためにアノードに第２の電圧を結合するよう構成されたスイッチを含む請求項１７に記載の二重抑制回路。
【請求項１９】
受動抑制回路は、１つまたは２つ以上の抵抗を含む請求項１８に記載の二重抑制回路。
【請求項２０】
検出回路の出力信号に応答する第１の能動リセット回路をさらに含み、該能動リセット回路は、ＡＰＤをその電子なだれ破壊電圧以上に再充電してＡＰＤをリセットするためにカソードを電圧源に結合するよう構成されている請求項１７に記載の二重抑制回路。
【請求項２１】
第１の能動リセット回路は、電圧源とアノードとの間に接続されたスイッチを含む請求項２０に記載の二重抑制回路。
【請求項２２】
検出回路の出力信号に応答し、電子なだれ装置のアノードに接続される第２の能動リセット回路をさらに含み、該第２の能動リセット回路は、電子なだれ装置をその電子なだれ破壊電圧以上に再充電して電子なだれ装置をリセットするためにアノードを第３の電圧に結合するよう構成されている請求項２０に記載の二重抑制回路。
【請求項２３】
第３の電圧は接地であり、第２の能動リセット回路は、接地とアノードとの間に接続されたスイッチを含む請求項２２に記載の二重抑制回路。
【請求項２４】
アバランシェフォトダイオード（ＡＰＤ）のための二重抑制回路であって、
ＡＰＤをその電子なだれ破壊電圧以上に逆バイアスするようバイアス電圧に応答するカソードを有するアバランシェフォトダイオードと、
電子なだれ電流を検出しそれに応答して出力信号を生成するためにＡＰＤの電子なだれ電流及び基準電圧に応答する比較器を含む検出回路と、
バイアス電圧に応答する１つまたは２つ以上の抵抗を含み、ＡＰＤを通る電子なだれ電流の量を減少するためにＡＰＤのカソードに結合される受動抑制回路と、
検出回路に応答し、電子なだれ破壊電圧を減少して電子なだれの電子なだれ電流を抑制するためにＡＰＤのアノードに結合される能動抑制回路と、
検出回路の出力信号に応答する第１の能動リセット回路であって、ＡＰＤをその電子なだれ破壊電圧以上に再充電してＡＰＤをリセットするためにカソードを電圧源に結合するよう構成された前記第１の能動リセット回路と、
検出回路の出力信号に応答し、電子なだれ装置のアノードに接続される第２の能動リセット回路であって、電子なだれ装置をその電子なだれ破壊電圧以上に再充電して電子なだれ装置をリセットするためにアノードを第３の電圧に結合するよう構成された前記第２の能動リセット回路と、
を備えた二重抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子なだれ電流装置（an avalanche current device）のための二重抑制回路（double quench circuit）に関するものであり、特に、アバランシェ（なだれ）フォトダイオードのための受動及び能動抑制回路に関するものである。
【背景技術】
【０００２】
フォトダイオードは、光を電気に変換し、それ故、光レベルを検出するために用いられ得る。アバランシェフォトダイオード（ＡＰＤ）は、電磁放射の極度に低いレベルを検出することができる半導体装置である。受信される各光子ごとに単一の電子を概して生成するＰＩＮフォトダイオードとは違って、ＡＰＤは、光子によって追い出された電子が、充分な速度及びエネルギでＡＰＤ半導体格子における他の原子に衝突するように構成されており、それにより、追加の正孔（ホール）電子対が衝突によって生成される。代表的には、自由電子は幾つかの正孔電子対を創成し、そしてこれらの対からの電子は、次に、追加の電子を創成し、それにより、「電子なだれもしくはアバランシェ（avalanche）」プロセスを創成する。電子のこの増倍は、ＡＰＤに実効利得を与え、非常に低い光レベルの検出を許容する。
【０００３】
アバランシェフォトダイオードの製造及び性能における進歩は、個々の光子及び他の短期間事象の検出においてそれらを使用することに導いてきた。単一の光子検出応用に用いられるとき、ＡＰＤは、ＡＰＤがその破壊電圧を超えた電圧に逆バイアスされる「ガイガー（Geiger）」モードでしばしば用いられる。ガイガー・モードにおいては、各電子なだれ後にダイオードを通して流れる電流を停止させるもしくは「抑制する（quench）」ために、幾つかの手段が必要である。
【０００４】
電流を抑制するための１つの方法は、電流が電子なだれプロセスの統計的性質に起因して自発的に停止するであろう充分に低いレベルに、受動直列抵抗によって、ダイオードを通して流れる最大電流を制限することである。この回路を用いている間、検出可能な事象間の最小間隔は、いわゆる「デッド・タイム」によって制限され、該デッド・タイムは、ダイオードを完全にターン・オフするために、そして該ダイオード並びにダイオードと関連した何等かの他の寄生もしくは固有容量を、大きいＲＣ時定数に帰結する代表的には大きい電流制限抵抗を介して、再充電するために必要とされる時間である。
【０００５】
いわゆる受動抑制回路は、破壊電圧ＶＢＲに過電圧ΔＶを足したものからなる高い電圧ＶＲＢを、電子なだれデバイス（アバランシェデバイス）を横切って印加することにより、直列抵抗のようなバイアス手段を通して逆バイアスされる。熱力学的に生成される電子または光子の衝突のような事象がアバランシェフォトダイオードの場合において生じるとき、電子なだれ電流が流れ始め、バイアスのための抵抗手段とアバランシェフォトダイオードとの間の接合点は、ΔＶに向かって上昇し、そしてフォトダイオードを横切る電圧は、破壊電圧ＶＢＲに接近する。最終的には、接合点における電圧は、電子なだれ電流を鎮める。放電が完了しそして代表的には長いＲＣ時定数によって規定される時間においてリセットされるときにのみ、システムは、最高感度に達するであろう。
【０００６】
リセット時間を短くするために、能動抑制回路が開発されており、該能動抑制回路は、例えば、単安定回路の動作を通して電子なだれ電流のオンセットを感知するための比較器を用い得、そしてバイアス抵抗及びアバランシェフォトダイオードの接合点にΔＶに過度電圧ＶＸを足した電圧を印加して、それを安全にＶＢＲ以下に駆動し、そして電子なだれ電流を停止させる。そして代表的にはもう１つの単安定回路を通して与えられる短い遅延の後、その接合点から接地に対してスイッチが閉じられて、アバランシェフォトダイオードの固有容量を迅速に再充電する。このことは、受動抑制回路によって経験されるＲＣ時定数の遅延を回避することによって「デッド・タイム」を減少するけれども、それは、寄生または固有容量を導入し得る。この追加の容量は、アバランシェダイオードを通る電荷の流れを増加して、加熱効果にも加わる。さらに、従来の能動抑制回路の使用は、また、それが回路における時間遅延を創成するので、欠点でもあり得る。従って、ＡＰＤのアノード及びカソードの両側上に能動抑制回路を用いることは代表的には望ましいものではない。能動抑制回路の２つの例が、米国特許第５，５３２，４７４号及び第５，９３３，０４２号に示されており、その双方は、参照によりここに組込まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、電子なだれ電流装置のための二重抑制回路を提供することである。
【０００８】
本発明のさらなる目的は、電子なだれ装置の一層迅速なリセットを提供するかかる二重抑制回路を提供することである。
【０００９】
本発明のさらなる目的は、電子なだれ装置のアフタパルス（the after pulsing）を減少するかかる二重抑制回路を提供することである。
【００１０】
本発明のさらなる目的は、電子なだれ電流装置の加熱を減少するかかる二重抑制回路を提供することである。
【００１１】
本発明のさらなる目的は、電子なだれ装置の最大カウント・レート（the maximum count rate）を増加するかかる二重抑制回路を提供することである。
【００１２】
本発明のさらなる目的は、電子なだれ電流の線形性を増加するかかる二重抑制回路を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、装置を一層迅速にリセットし装置によってアフタパルス及び熱の放散を減少する、電子なだれ電流装置のための一層効果的な抑制回路は、装置の高電圧側及び低電圧側の双方に抑制回路を有する二重抑制回路によってもたらされるということを認識することから帰結している。代表的には、電子なだれ電流装置は、アバランシェフォトダイオードである。
【００１４】
本発明は、電子なだれ電流装置のための二重抑制回路であって、バイアス電圧に応答して、電子なだれ電流装置をその電子なだれ破壊電圧以上に逆バイアスする第１の端子を有する電子なだれ電流装置と、バイアス電圧に応答し、そして電子なだれ装置を通る電子なだれ電流の量を減少するために電子なだれ装置の第１の端子に結合される第１の抑制回路と、電子なだれ装置を通る電子なだれ電流の量を減少するために電子なだれ装置の第２の端子に結合される第２の抑制回路と、を備えた二重抑制回路を特徴としている。
【００１５】
好適な実施形態においては、二重抑制回路は、電子なだれ電流を検出しそれに応答して出力信号を生成するために、電子なだれ電流装置の電子なだれ電流に応答する検出回路をさらに含み得、前記第２の抑制回路は、電子なだれ装置の第２の端子の電圧を高めるために、そして電子なだれ装置の電子なだれ電流を抑制するよう電子なだれ破壊電圧を減少するために、検出回路の出力信号に応答する能動抑制回路を含む。第２の抑制回路は、第２の端子の電圧を高めるために第２の端子に第２の電圧を結合するよう構成されたスイッチを含み得る。検出回路は、第２の端子の電圧を基準電圧と比較し、第２の端子の電圧が基準電圧を超えたときに信号を出力するよう構成された比較器を含み得る。検出回路は、比較器に応答して、第２の抑制回路に与えられる比較器の出力を遅延させるよう構成された遅延回路を含み得る。第１の抑制回路は、受動抑制回路を含み得る。受動抑制回路は、１つまたは２つ以上の抵抗を含み得る。二重抑制回路は、検出回路の出力信号に応答する第１の能動リセット回路をさらに含み得、該能動リセット回路は、電子なだれ装置をその電子なだれ破壊電圧以上に再充電して電子なだれ装置をリセットするために第１の端子を電圧源に結合するよう構成されている。第１の能動リセット回路は、電圧源と第１の端子との間に接続されたスイッチを含み得る。スイッチは、トランジスタを含み得る。二重抑制回路は、検出回路の出力信号に応答して、電子なだれ装置の第２の端子に接続される第２の能動リセット回路をさらに含み得、該第２の能動リセット回路は、電子なだれ装置をその電子なだれ破壊電圧以上に再充電して電子なだれ装置をリセットするために第２の端子を第３の電圧に結合するよう構成されている。第３の電圧は接地であり得、第２の能動リセット回路は、接地と第２の端子との間に接続されたスイッチを含み得る。スイッチは、ＭＯＳＦＥＴトランジスタを含み得る。二重抑制回路は、第２の端子、遅延回路及び第２の抑制回路に応答し、第２の端子と、遅延回路及び第２の抑制回路の双方との間で信号を転送するよう構成されたバッファ回路をさらに含み得る。電子なだれ装置は、アバランシェフォトダイオードであり得る。
【００１６】
本発明は、また、アバランシェフォトダイオード（ＡＰＤ）のための二重抑制回路であって、ＡＰＤをその電子なだれ破壊電圧以上に逆バイアスするようバイアス電圧に応答するカソードを有するアバランシェフォトダイオードと、電子なだれ電流を検出しそれに応答して出力信号を生成するようＡＰＤの電子なだれ電流に応答する検出回路と、バイアス電圧に応答し、ＡＰＤを通る電子なだれ電流の量を減少するようにＡＰＤのカソードに結合される受動抑制回路と、検出回路に応答し、電子なだれ破壊電圧を減少して電子なだれの電子なだれ電流を抑制するようにＡＰＤのアノードに結合される能動抑制回路と、
を備えた二重抑制回路をも特徴としている。
【００１７】
好適な実施形態においては、能動抑制回路は、アノードの電圧を高めるためにアノードに第２の電圧を結合するよう構成されたスイッチを含み得る。受動抑制回路は、１つまたは２つ以上の抵抗を含み得る。二重抑制回路は、検出回路の出力信号に応答する第１の能動リセット回路をさらに含み得、該能動リセット回路は、ＡＰＤをその電子なだれ破壊電圧以上に再充電してＡＰＤをリセットするためにカソードを電圧源に結合するよう構成されている。第１の能動リセット回路は、電圧源とアノードとの間に接続されたスイッチを含み得る。二重抑制回路は、検出回路の出力信号に応答し、電子なだれ装置のアノードに接続される第２の能動リセット回路をさらに含み得、該第２の能動リセット回路は、電子なだれ装置をその電子なだれ破壊電圧以上に再充電して電子なだれ装置をリセットするためにアノードを第３の電圧に結合するよう構成されている。第３の電圧は接地であり得、第２の能動リセット回路は、接地とアノードとの間に接続されたスイッチを含み得る。
【００１８】
本発明は、また、アバランシェフォトダイオード（ＡＰＤ）のための二重抑制回路であって、ＡＰＤをその電子なだれ破壊電圧以上に逆バイアスするようバイアス電圧に応答するカソードを有するアバランシェフォトダイオードと、電子なだれ電流を検出しそれに応答して出力信号を生成するためにＡＰＤの電子なだれ電流及び基準電圧に応答する比較器を含む検出回路と、バイアス電圧に応答する１つまたは２つ以上の抵抗を含み、ＡＰＤを通る電子なだれ電流の量を減少するためにＡＰＤのカソードに結合される受動抑制回路と、検出回路に応答し、電子なだれ破壊電圧を減少して電子なだれの電子なだれ電流を抑制するためにＡＰＤのアノードに結合される能動抑制回路と、検出回路の出力信号に応答する第１の能動リセット回路であって、ＡＰＤをその電子なだれ破壊電圧以上に再充電してＡＰＤをリセットするためにカソードを電圧源に結合するよう構成された前記第１の能動リセット回路と、検出回路の出力信号に応答し、電子なだれ装置のアノードに接続される第２の能動リセット回路であって、電子なだれ装置をその電子なだれ破壊電圧以上に再充電して電子なだれ装置をリセットするためにアノードを第３の電圧に結合するよう構成された前記第２の能動リセット回路と、を備えた二重抑制回路をも特徴としている。
【００１９】
しかしながら、本発明は、他の実施形態においては、これらのすべての目的を達成することを必要とせず、その特許請求の範囲は、これらの目的を達成することができる構造もしくは方法に制限されるべきではない。
【００２０】
他の目的、特徴及び利点は、以下の好適な実施形態の説明及び添付図面から当業者には生じるであろう。
【図面の簡単な説明】
【００２１】
【図１】アバランシェフォトダイオードのための従来の受動抑制回路の概略図である。
【図２】図１の回路の電子なだれ及び抑制動作中の特徴的電子なだれ電流を示す図である。
【図３】アバランシェダイオードのための従来の能動抑制回路の概略図である。
【図４】図３の回路の電子なだれ及び抑制動作中の特徴的電子なだれ電流を示すグラフである。
【図５】本発明によるアバランシェフォトダイオードのための二重抑制回路の例を示す概略ブロック図である。
【図６】本発明によるアバランシェフォトダイオードのための二重抑制回路のもう１つの実施形態を示す概略ブロック図である。
【図７】図６の二重抑制回路の一層詳細な概略回路図である。
【図８】図７の二重抑制回路のためのタイミング図である。
【発明を実施するための形態】
【００２２】
以下に開示される好適な実施形態または幾つかの実施形態とは別に、本発明は、種々の方法で実行されるまたは行われる他の実施形態も可能である。従って、本発明は、その応用において、以下の説明に述べられたまたは図面に示された要素の構成及び配列の詳細に制限されるものではないことが理解されるべきである。ここで１つの実施形態だけが述べられている場合、特許請求の範囲は、その実施形態に制限されるべきものではない。さらに、特許請求の範囲は、或る排除、制限、または放棄を明示する明瞭かつ確証的な根拠がない限り、制限的に読まれるべきではない。
【００２３】
図１には、アバランシェダイオード１２及びバイアス抵抗１４を含む従来の１つの受動抑制回路１０が示されている。抵抗１４は、アバランシェデバイス１２のアノードに接合点Ａにおいて接続され、その他端は、接地１６に接続されている。アバランシェ電流デバイスもしくは電子なだれ電流装置１２のカソードは、アバランシェデバイス１２を横切って破壊電圧ＶＢＲを印加する高電圧ＶＨＶに接続されている。アバランシェデバイスもしくは電子なだれ装置１２は、代表的には、電子なだれ電流が光子の衝突または熱エネルギのいずれかによってトリガされ得る、アバランシェダイオードまたはアバランシェフォトダイオードである。
【００２４】
電子なだれ装置１２を横切って印加される電圧は、図２の破壊電圧ＶＢＲにΔＶを足したものの組合せである、逆バイアス電圧Ｖ＋ＨＶである。最初に、電子なだれ装置１２を通ってどんな電流も流れていない。光子の衝突または熱エネルギの導入の導入時に、電子なだれプロセスが開始され、電流は、経路２０に沿って点２まで増加する。この点において、抵抗１４を通って流れる電子なだれ電流は、図１における点Ａの電圧を、接地からΔＶまで増加させており、それにより、電子なだれ装置１２を横切る電圧は、破壊電圧ＶＢＲにある。電子なだれ電流は今や停止し、そして電流は、点３において示されるように、ゼロに行く。電子なだれ電流は今や鎮められ、電流は点３に減少する。システムは、抵抗１４の抵抗値及び電子なだれ装置１２の容量によって決定されるＲＣ定数によって規定される時間間隔において、点３から点１まで戻って経路２２に沿って今やリセットする。この時間中、他のどんな光子の衝突も検出されないであろう。点１から点２までの経路１８は、実際、抵抗１４の大きさに依存する。比較的大きい抵抗の場合、電流は小さく、比較的小さい抵抗の場合、経路１８’に示されるように、電流は大きい。この抵抗が小さすぎる場合、次に、電流は決して停止しない。当該技術において良く知られているこの現象は、ラッチ・アップ効果（the latch up effect）と呼ばれている。
【００２５】
図３の従来の能動抑制回路３０の一例は、基準入力３４に対して、バイアス抵抗１４ａ、１４ａａを介する電圧を感知するために、比較器３２を用いる。電子なだれ電流が流れ始めたということを比較が示すとき、比較器３２は、遅延線３６及び単安定回路３８に出力を提供する。単安定３８は、スイッチ４０を閉じて点Ａに電圧ＶＸ＋ΔＶを印加するための瞬時パルスを提供して、逆バイアス電圧Ｖ＋ＨＶから破壊電圧Ｖ＋ＨＶに及びそれ以下に電圧を迅速に減少する。このことは、電子なだれ電流を鎮め、そして電子なだれプロセスを停止する。一方、短い遅延の後に、遅延回路３６は、単安定回路４２を付勢して、スイッチ４４に瞬時パルスを提供し、回路をリセットすると共にアバランシェダイオード１２ａを再充電する。
【００２６】
この動作サイクルは図４に示されており、それにおいて、回路は点１ａにおいて出発し、印加される電圧は、逆バイアス電圧ＶＢＲである。再度、電子なだれ装置１２ａは、アバランシェフォトダイオードであり、光子がそれに衝突したと仮定すると、電子なだれ電流は、始まって図４の経路１８ａに沿って進む。通常、このことは、経路１８’ａに沿って続くであろうが、この電流が流れ始めたことを比較器３２が検出するとき、それは、単安定バイブレータ３０を付勢して、スイッチ４０を閉じ、接合点ＡにΔＶと過電圧ＶＸとを印加する。このことは、経路がフルラインコース（full line course）を追随するようにし、電圧が量ΔＶを破壊電圧ＶＢＲに降下させるので、点２ａに到達するようにする。動作は続き、そして電流及び電圧は、経路２０ａに沿って点３にそしてそれを超えて点４に減少し、そこで抑制が完了される。この点において、システムは、タイマ３６、単安定回路４２及びスイッチ４４によってリセットされ、それ故、システムは、再度、点１ａに戻る。
【００２７】
電子なだれ装置のリセット時間もしくは「デッド・タイム」を減少するために、本発明によれば、図５の能動抑制回路は、アバランシェダイオードまたはアバランシェフォトダイオード（ＡＰＤ）のような電子なだれ装置１２ｃと、高電圧源ＶＨＶと、第１の抑制回路１０４と、第２の抑制回路１０５とを含んでいる。好ましくは、電子なだれ装置はＡＰＤである。第１の抑制回路１０４は、不活性または受動の抑制回路であって良いが、しかし好ましくは、電圧源１０２及びＡＰＤ１２ｃと直列の１つまたは２つ以上の抵抗を含む受動抑制回路である。第２の抑制回路１０６は、好ましくは、電子なだれ装置を通って流れる電子なだれ電流の量を減少する能動抑制回路である。
【００２８】
抑制回路１０４は、電圧源１０２からのバイアス電圧に応答し、そしてＡＰＤ１２ｃの第１の端子、すなわちカソードに結合される。動作において、光が電子なだれ電流を開始するのに充分にＡＰＤ１２ｃに衝突したとき、抑制回路１０４は、接地にＡＰＤ１２ｃを通して流れる電子なだれ電流の量を減少する。抑制１０６は、ＡＰＤ１２ｃの第２の端子、すなわちアノードに結合され、そしてまた、電子なだれ装置を通して流れる電子なだれ電流の量を減少する。抑制回路１０６が能動抑制回路であるならば、第２の電圧源Ｖｑ１０８に応答し得、電子なだれ電流がＡＰＤを通して流れているときにＡＰＤ１２ｃのアノードに正の電圧を提供し、それにより、ＡＰＤを通る電流の流れに対抗する。好ましくは、抑制回路１０４は受動抑制回路であり、抑制回路１０６は能動抑制回路である。この態様で、ＡＰＤ１２ｃをターン・オフしてそれを再充電するために必要とされる時間は過度ではなく、回路１００に１つ以上の能動抑制回路が使用される場合であり得る、ＡＰＤ１２ｃをリセットする際には相当の遅延がある。
【００２９】
図６の二重抑制回路１００ａは、また、第１及び第２のリセット回路１１０及び１１２を含み得、その双方は、検出及びタイミング回路１１４に応答する。リセット回路１１０は、ＡＰＤ１２ｄをその電子なだれ破壊電圧以上に再充電してＡＰＤをリセットするように、ＡＰＤ１２ｄのカソードを電圧源１０２ａに結合するよう構成されている。リセット回路１１０は、電圧源１０２ａ及びＡＰＤ１２ｄのカソード間に接続されたスイッチであって良い。リセット回路１１２は、ＡＰＤ１２ｄのアノードに接続され、ＡＰＤをその電子なだれ破壊電圧以上に迅速に再充電してＡＰＤをリセットするように、ＡＰＤのアノードを接地のような低電圧に結合するよう構成されている。リセット回路１２２は、また、ＡＰＤ１２ｄのアノードを接地に結合するためのスイッチを含み得る。
【００３０】
検出及びタイミング回路１１４は、ＡＰＤ１２ｄの電子なだれ電流に応答し、そしてＡＰＤのリセットを遅延させるようリセット回路１１０及び１１２にライン１１６上の遅延信号を提供する。検出及びタイミング回路１１４は、また、ＡＰＤの抑制を遅延させるために抑制回路１０６ａにも遅延信号を提供する。好ましいものとして、抑制回路１０４ａが受動であり、抑制回路１０ａが能動であるならば、抑制回路１０４ａは、ＡＰＤ１２ｄを通って流れる電子なだれ電流の最大量を減少するであろうし、能動抑制回路１０６ａは、検出及びタイミング回路１１４によって与えられた遅延の後に、ＡＰＤ１２ｄを通って流れる電子なだれ電流の量を減少するであろう。また、リセット回路１１０及び１１２は、検出及びタイミング回路１１４によって与えられた遅延の後にそれらのリセット回路が付勢されるとき、ＡＰＤ１２ｄのデッド・タイムをさらに減少するであろう。
【００３１】
代表的な例においては、図７の二重抑制回路１００’は、受動抑制回路１０４ｅ、能動抑制回路１０６ｅ、検出及びタイミング回路１１４ｅ、能動リセット回路１１０ｅ及び１１２ｅ、そして信号バッファ１２０を含んでいる。受動抑制回路１０４ｅは、高電圧源１０２ｅからＡＰＤ１２ｅを通る電流の流れの最大量を減少する抵抗１２２及び１２４を含む。
【００３２】
抵抗１２２及び１２４は、リセット回路１１０ｅの部分でもあり、ＰＮＰトランジスタをバイアスして通常オフであるように働く。これを行うために、抵抗１２２の値は、抵抗１２４の値に比較して比較的小さい。例えば、抵抗１２２の値は３００オームであり得、これに対し、抵抗１２４の値は、１００Ｋオームの一層大きい値を有し得る。抵抗のこれらの値は、トランジスタ１２６が通常オン状態にバイアスされるのを阻止するよう、抵抗１２２が充分に低い値の電圧を有するのを確実にする。しかしながら、以下に一層詳細に説明するように、検出及びタイミング・サブ回路１１４ｅがコンデンサ１２５を通してライン１２８上に負の信号を生成するならば、負の電圧がダイオード１３０を逆バイアスし、トランジスタ１２６をオンにするのに充分な電圧を提供し、それにより、高電圧１０２ｅからＡＰＤ１２ｅへの低抵抗経路を創成してＡＰＤをリセットする。
【００３３】
検出及びタイミング回路１１４ｅは、比較器１３０及び遅延回路１３２を含む。比較器１３０は、ＡＰＤ１２ｅのアノードからの電子なだれ電流及びまた基準電圧１３４の双方に応答する。電子なだれ電流がライン１３４上の基準電圧を超えたとき、比較器１３０は、遅延回路１３２に正を信号を出力する。代表的には約５ｎｓであって良い時間遅延の後、１３２の遅延回路は、能動抑制回路１０６ｅに負の信号を出力する。遅延サブ回路もまた、代表的には５ｎｓから５０ｎｓの範囲にある第２の遅延の後にライン１３８上に正の信号を出力する。第２の遅延は、顧客の要件に調節され得るよう可変であるのが好ましい。ライン１３８上の遅延信号は、リセット回路１１２ｅに出力され、そしてまた、リセット回路１１０ｅに負の信号を出力するインバータ１４０によって負の信号を生成するよう反転される。
【００３４】
ＡＰＤ１２ｅのアノードからの電子なだれ電流をバッファリングするために信号バッファ１２０が用いられ、該信号バッファ１２０は、電流利得を提供するためのフォロワ構成におけるトランジスタ１４２と、能動抑制回路１０６ｅからＡＰＤ１２ｅのアノードに正の信号を転送するためのダイオード１４４と、を含む。
【００３５】
能動抑制回路１０６ｅは、ＰＮＰトランジスタ１４６と、抵抗１４８と、ダイオード１５０と、コンデンサ１５２とを含む。抵抗１４８は、通常、トランジスタ１４６がオフ状態にバイアスされるのを保つように構成される。遅延回路１３２がライン１３６上に低の信号を出力するとき、ダイオード１５０は逆バイアスされ、このことは、ＰＮＰトランジスタ１４６をオン状態にバイアスするのに充分な電圧を生成する。トランジスタ１４６がオンにバイアスされるとき、電源Ｖｑ１５４からの電圧は、ダイオード１４４をターン・オンし、電源Ｖｑ１５４からトランジスタ１４６、ダイオード１４４及び抵抗１６４を通して電流が流れ、ＡＰＤ１２ｅのアノードにおける電圧を高めてＡＰＤからの電子なだれ電流を抑制する。
【００３６】
リセット回路１１２ｅも遅延回路１３２に応答し、遅延回路からライン１３８上に遅延信号を受ける。遅延信号に応答して、リセット回路１１２ｅは、２つのＭＯＳＦＥＴトランジスタ１６０及び１６２をターン・オンして、ＡＰＤ１２ｅのアノードと接地との間に低抵抗経路を提供する。トランジスタ１６０及び１６２は、また、電圧源１５４から能動抑制回路１０６ｅを通してもはや電流が流れないように、ダイオード１４４をターン・オフするようにも働く。
【００３７】
遅延回路１３２が、ライン１３８上でリセット回路１１０ｅに正の信号を出力するとき、インバータ１４０は、ライン１２８上に負の信号を生成し、このことは、ダイオード１２７を逆バイアスしてトランジスタ１２６をオン状態にバイアスする。トランジスタ１２６は、オン状態にバイアスされたとき、高電圧源１０２ｅをＡＰＤ１２ｅのカソードに結合して、ＡＰＤをその電子なだれ破壊電圧以上に迅速に再充電してＡＰＤをリセットするように構成されている。
【００３８】
受動抑制抵抗１６４は、さらに、ＡＰＤ１２ｅを通して流れる電子なだれ電流の最大値を抑制し、そしてさらに、トランジスタ１４２をターン・オンするのに充分な電圧を提供し、電子なだれ電流がＡＰＤ１２ｅを通して流れているか否かを決定するための電圧を比較器１３０に提供する。抵抗１６４及び基準電圧１３４の値は、比較器１３０が所望の時刻において正の出力を生成するように選択される。
【００３９】
さて、図７及び８を参照して、二重抑制回路１００’の動作を説明する。図８のＴ０の前に、高電圧源１０２ｅは、ＡＰＤ１２ｅのカソードに、図８の点２００において示される高電圧を生成し、そのアノードに、点２０２において示される低電圧を生成し、その理由は、ＡＰＤが電子なだれ電流を生成するようにオンにバイアスされていないからである。Ｔ０の後、ＡＰＤ１２ｅは、点２０４において示される電子なだれ電流を生成し始める。この時刻において、受動抑制回路１０４ｅにおける抵抗１２２及び１２４並びに抵抗１６４は、最大電子なだれ電流を減少するようＡＰＤの電流を受動的に抑制している。時刻Ｔ１において、比較器１３０は、電子なだれ電流を検出し、点２０６において示される正の信号を出力する。時刻Ｔ２において、遅延回路１３２は、能動抑制回路１０６ｅにライン１３６上で負の信号を出力する。この遅延信号は、図８の点２０８に示される。ライン１３６上の遅延信号に応答して、トランジスタ１４６はオンにバイアスされ、ＡＰＤ１２ｅの低電圧側を高めて、ＡＰＤを破壊電圧以下にバイアスする。時刻Ｔ３及びＴ４の間で、ＡＰＤ１２ｅのバイアス電圧は、破壊電圧以下に保持されてＡＰＤを抑制する。時刻Ｔ４において、遅延回路１３２は、点２１０において示されるライン１３８上の正の信号を生成し、リセット回路１１２ｅを用いてＡＰＤ１２ｅの低電圧側を能動的にリセットする。時刻Ｔ４及びＴ５の間に見られ得るように、ＡＰＤ１２ｅの低電圧側の能動リセットは、点２１２において示されるように、ＡＰＤのアノードの電圧を相当に減少する。インバータ１４０によって引き起される短い遅延の後に、時刻Ｔ５において、低信号がライン１２８上に現れ、能動リセット回路１１０ｅを用いてＡＰＤ１２ｅの高電圧側を能動的にリセットする。点２１４において示される信号の結果は、点２１６において示されるように、ＡＰＤ１２ｅのカソード側上の電圧における大きい増加を生成する。時刻Ｔ６において、ＡＰＤ１２ｅは、今や、その破壊電圧以上の公称バイアス電圧にあり、新しい検出サイクルに対して準備ができている。抑制回路１０４ｅ及び１０６ｅ並びにリセット回路１１０ｅ及び１１２ｅを用いて相当に減少されてきたＡＰＤ１２ｅのデッド・タイムは、時刻Ｔ７を時刻Ｔ０から差し引くことによって計算され得る。
【００４０】
本発明の二重抑制回路及びリセット回路を用いることの利点は、減少されたアフタパルス（after pulsing）、ＡＰＤの減少された加熱、及び従来の抑制回路に対するＡＰＤの増加された最大カウント・レート及び線形性、を含む。また、ＡＰＤの最大入射光子レートが相当に増加される。
【００４１】
幾つかの実施形態において正の電圧であるとして、高いバイアス電圧がここでは説明されたけれども、高いバイアス電圧は、当業者に知られているように、高い正または負の電圧のいずれであっても良い。高いバイアス電圧が負であるという１つのこのような回路は、上述の米国特許第５，５３２，４７４号に開示されている。
【００４２】
本発明の特定の特徴が幾つかの図面に示されかつ他には示されないけれども、このことは、便宜上だけのためであり、各特徴は、本発明に従って他の特徴の幾つかまたはすべてと結合され得る。ここで用いられた語「含む」、「備える」、「有する」及び「と共に」は、広範かつ包括的に解釈されるべきであり、何等かの物理的な相互接続に制限されるものではない。さらに、本願に開示された幾つかの実施形態は、それだけの可能な実施形態として取られるべきではない。他の実施形態も、当業者には生じるであろうし、それらも特許請求の範囲内にある。
【００４３】
さらに、この特許のための特許出願の手続き中に提起される任意の補正は、提出された本願に提起された任意の特許請求の範囲の要素の放棄ではない。当業者は、すべての可能な等価物を文字通り包含するであろう特許請求の範囲を起草することを合理的に予想することができず、多くの等価物は、補正の時点においては予測不可能であり、（もしあるならば）放棄されるべきものの正当な解釈を超えており、補正の基礎をなす理論的根拠は、多くの等価物とわずかな関係以上のものを有し得ず、及び／または、出願人が、補正された任意の特許請求の範囲の要素に対する或る実質のない代替物を記載するよう期待されることができない他の多くの理由がある。
【符号の説明】
【００４４】
１００      回路
１２ｃ      電子なだれ装置
１０２      電圧源
１０４      第１の抑制回路
１０６      第２の抑制回路
１０８      第２の電圧源
１００ａ      二重抑制回路
１２ｄ      ＡＰＤ
１０２ａ      電圧源
１０４ａ      抑制回路
１０６ａ      抑制回路
１１０      第１のリセット回路
１１２      第２のリセット回路
１１４      検出及びタイミング回路
１１０ｅ      高電圧受動抑制／能動リセット回路
１０６ｅ      低電圧能動抑制回路
１１２ｅ      低電圧リセット回路
１２０      信号バッファ
１１４ｅ      検出及びタイミング回路
１３２      遅延サブ回路
１００’      二重抑制回路
１２ｅ      ＡＰＤ
１０２ｅ      高電圧源
１０４ｅ      受動抑制回路
１０６ｅ      能動抑制回路
１１０ｅ      能動リセット回路
１１２ｅ      能動リセット回路
１１４ｅ      検出及びタイミング回路
１２０      信号バッファ
１２２      抵抗
１２４      抵抗
１２５      コンデンサ
１２６      トランジスタ
１３０      比較器
１３２      遅延回路
１４０      インバータ
１４２      トランジスタ
１４４      ダイオード
１４６      ＰＮＰトランジスタ
１４８      抵抗
１５０      ダイオード
１５２      コンデンサ
１５４      電源
１６０      ＭＯＳＦＥＴトランジスタ
１６２      ＭＯＳＦＥＴトランジスタ
１６４      抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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