(57)【要約】  横型トレンチＭＯＳＦＥＴは、装置セグメントとゲートバスセグメントとを含むトレンチを備える。トレンチのゲートバスセグメントは、基板を覆って存在する誘電体層に形成される導電性プラグによってコンタクトされ、これにより従来の表面ポリシリコンブリッジ層が不要となる。導電性プラグは、誘電体層にある実質的に垂直な穴に形成される。ゲートバスセグメントは、トレンチの装置セグメントよりも幅が広くてもよい。この方法は、トレンチ中の導電性材料がエッチングされる間にシャロートレンチアイソレーション（ＳＴＩ）を形成するステップを含む。
2010503209.tif 000002
【特許請求の範囲】
【請求項１】
横型トレンチＭＯＳＦＥＴであって、
半導体基板と、
前記基板に形成されるトレンチとを備え、前記トレンチは、第１の誘電体層で裏打ちされており、導電性材料を含み、前記第１の誘電体層は、前記導電性材料を前記基板から電気的に絶縁しており、前記トレンチは、ＬＴＤＭＯＳセグメントとゲートバスセグメントとを含み、
前記トレンチの前記ＬＴＤＭＯＳセグメントの側壁と当接する第１の導電型のボディ領域と、
前記基板の上面に位置決めされ前記ボディ領域と隣合う第２の導電型のソース領域と、
前記ボディ領域と前記トレンチの前記ＬＴＤＭＯＳセグメントの側壁とに隣接する第２の導電型のドリフト領域と、
前記ドリフト領域に隣接し、前記基板の表面に前記ソース領域から横方向に間隔をおいて離して置かれた場所に位置決めされる第２の導電型のドレイン領域と、
前記基板の上面の上方に配置される第２の誘電体層とをさらに備え、前記トレンチの前記ゲートバスセグメントを覆う前記第２の誘電体層には、コンタクトホールが形成されており、
前記第２の誘電体層の上方にあるゲート金属層をさらに備え、前記ゲート金属層は、前記トレンチの前記ゲートバスセグメント中の前記導電性材料と、前記コンタクトホールを介して電気的にコンタクトしている、横型トレンチＭＯＳＦＥＴ。
【請求項２】
前記コンタクトホールの横方向の寸法は、前記トレンチの前記ゲートバスセグメントの上に全体が位置する、請求項１に記載の横型トレンチＭＯＳＦＥＴ。
【請求項３】
前記コンタクトホールは、前記第２の誘電体層の上面から前記基板の表面に延在する実質的に垂直な側壁を有する、請求項１に記載の横型トレンチＭＯＳＦＥＴ。
【請求項４】
前記トレンチの前記ゲートバスセグメントは、前記トレンチの前記ＬＴＤＭＯＳセグメントよりも幅が広い、請求項１に記載の横型トレンチＭＯＳＦＥＴ。
【請求項５】
前記トレンチ中の前記導電性材料の上面は、前記基板の上面に対して凹んでいる、請求項１に記載の横型トレンチＭＯＳＦＥＴ。
【請求項６】
第３の誘電体層をさらに備え、前記第３の誘電体層は、前記トレンチ中に、前記導電性材料の上面と前記第２の誘電体層の間に位置する、請求項５に記載の横型トレンチＭＯＳＦＥＴ。
【請求項７】
トレンチ半導体装置であって、
半導体基板と、
前記基板に形成されるトレンチとを備え、前記トレンチは、第１の誘電体層で裏打ちされており、導電性材料を含み、前記第１の誘電体層は、前記導電性材料を前記基板から電気的に絶縁しており、前記トレンチは、装置セグメントとゲートバスセグメントとを含み、
前記基板の上面の上方に配置される第２の誘電体層をさらに備え、前記トレンチの前記ゲートバスセグメントを覆う前記第２の誘電体層には、コンタクトホールが形成されており、前記コンタクトホールは、実質的に垂直な側壁を有し、前記側壁は、前記トレンチの前記ゲートバスセグメント中の導電性材料と交わり、
前記第２の誘電体層の上方に配置されるゲート金属層をさらに備え、前記ゲート金属層は、第１の金属を含み、
前記コンタクトホール中に配置される導電性コンタクトプラグをさらに備え、前記コンタクトプラグは、前記ゲート金属層と前記トレンチの前記ゲートバスセグメント中の前記導電性材料との間に電気的コンタクトをもたらし、前記コンタクトプラグは、前記第１の金属とは異なる第２の金属を含む、トレンチ半導体装置。
【請求項８】
前記コンタクトプラグの横方向の寸法は、前記トレンチの前記ゲートバスセグメントの上に全体が位置する、請求項７に記載のトレンチ半導体装置。
【請求項９】
前記トレンチの前記ゲートバスセグメントは、前記トレンチの前記デバイスセグメントよりも幅が広い、請求項７に記載のトレンチ半導体装置。
【請求項１０】
前記トレンチは、線形である、請求項７に記載のトレンチ半導体装置。
【請求項１１】
前記線形トレンチは、前記トレンチに沿って等間隔で配置される複数の前記ゲートバスセグメントを含む、請求項８に記載のトレンチ半導体装置。
【請求項１２】
ゲートバスセグメントは、前記トレンチの各端部に位置する、請求項１１に記載のトレンチ半導体装置。
【請求項１３】
前記トレンチは、閉ループの形状である、請求項７に記載のトレンチ半導体装置。
【請求項１４】
前記トレンチ中の前記導電性材料の上面は、前記基板の上面に対して凹んでいる、請求項７に記載のトレンチ半導体装置。
【請求項１５】
第３の誘電体層をさらに備え、前記第３の誘電体層は、前記トレンチ中に、前記導電性材料の上面と前記第２の誘電体層の間に位置する、請求項１４に記載のトレンチ半導体装置。
【請求項１６】
前記第１の金属は、アルミニウムまたはアルミニウム合金を含む、請求項７に記載のトレンチ半導体装置。
【請求項１７】
前記第２の金属は、タングステンまたはタングステン合金を含む、請求項１６に記載のトレンチ半導体装置。
【請求項１８】
前記トレンチの前記装置セグメントに隣接する横型トレンチＭＯＳＦＥＴをさらに備える、請求項７に記載のトレンチ半導体装置。
【請求項１９】
半導体配置であって、
半導体基板と、
前記基板に形成されるトレンチとを備え、前記トレンチは、第１の誘電体層で裏打ちされており、導電性材料を含み、前記第１の誘電体層は、前記導電性材料を前記基板から電気的に絶縁しており、前記トレンチは、装置セグメントとゲートバスセグメントとを含み、前記トレンチ中の前記導電性材料の上面は、前記基板の上面に対して凹んでおり、
前記トレンチの前記装置セグメントに隣接して位置する第１の半導体装置と、
前記基板の上面の上方に配置される第２の誘電体層とをさらに備え、前記トレンチの前記ゲートバスセグメントを覆う前記第２の誘電体層には、コンタクトホールが形成されており、前記コンタクトホールは、実質的に垂直な側壁を有し、前記側壁は、前記トレンチの前記ゲートバスセグメント中の前記導電性材料と交わり、
前記第２の誘電体層の上方にあるゲート金属層をさらに備え、前記ゲート金属層は、前記トレンチの前記ゲートバスセグメント中の前記導電性材料と前記コンタクトホールを介
して電気的にコンタクトしており、
第３の誘電体層をさらに備え、前記第３の誘電体層は、前記トレンチ中に、前記導電性材料の上面と前記第２の誘電体層の間に位置し、
前記基板に形成される浅い分離トレンチをさらに備え、前記浅い分離トレンチは、前記第３の誘電体層を含む、半導体配置。
【請求項２０】
前記浅い分離トレンチに隣接する第２の半導体装置を備える、請求項１９に記載の半導体配置。
【請求項２１】
前記第１の装置は、横型トレンチＭＯＳＦＥＴを含む、請求項２０に記載の半導体配置。
【請求項２２】
前記第２の装置は、ＣＭＯＳ装置部分を含む、請求項２１に記載の半導体配置。
【請求項２３】
横型トレンチＭＯＳＦＥＴの形成方法であって、
半導体基板にトレンチを形成するステップを備え、前記トレンチは、ＬＴＤＭＯＳセグメントとゲートバスセグメントとを含み、
前記トレンチの壁を誘電体層で裏打ちするステップと、
前記トレンチに第１の導電性材料を導入するステップと、
前記基板に第１の導電型のドーパントを注入し、前記トレンチの前記ＬＴＤＭＯＳセグメントの側壁に隣接してボディ領域を形成するステップと、
前記基板に第２の導電型のドーパントを注入し、前記ボディ領域と前記トレンチの前記ＬＴＤＭＯＳセグメントの前記側壁とに隣接してドリフト領域を形成するステップと、
前記基板に前記第２の導電型のドーパントを注入し、前記基板の上面と前記ボディ領域とに隣接してソース領域を形成するステップと、
前記基板に前記第２の導電型のドーパントを注入し、前記基板の上面に隣接して前記ソース領域から横方向に間隔をおいて離してドレイン領域を形成するステップと、
前記基板の上面を覆って第２の誘電体層を形成するステップと、
前記トレンチの前記ゲートバスセグメントの上方にある前記第２の誘電体層にコンタクトホールを形成するステップとを備え、前記コンタクトホールは、前記トレンチの前記ゲートバスセグメント中の前記導電性材料と交わる実質的に垂直な壁を有し、
前記コンタクトホールを第２の導電性材料で充填し、前記コンタクトホール中にコンタクトプラグを形成するステップと、
前記第２の誘電体層を覆ってゲート金属層を形成するステップとをさらに備え、前記ゲート金属層は、前記コンタクトプラグとコンタクトしている、方法。
【請求項２４】
前記基板の表面と前記第１の導電性材料の表面とを平坦化するステップを備える、請求項２３に記載の方法。
【請求項２５】
前記ソース領域および前記ドレイン領域の形成前に、前記基板を覆って保護層を形成し、除去するステップを備える、請求項２４に記載の方法。
【請求項２６】
前記コンタクトホールを導電性材料で充填するステップは、前記コンタクトホールをタングステンで充填するステップを含む、請求項２３に記載の方法。
【請求項２７】
半導体装置の形成方法であって、
半導体基板の表面を覆って第１のマスク層を形成するステップと、
前記第１のマスク層に第１の開口部を形成するステップと、
前記基板を前記第１の開口部を通ってエッチングし、第１のトレンチを形成するステップと、
前記第１のトレンチの壁を第１の誘電体層で裏打ちするステップと、
前記第１のトレンチに第１の導電性材料を導入するステップと、
前記第１のマスク層を覆って第２のマスク層を形成するステップと、
前記第１および第２のマスク層に第２の開口部を形成するステップと、
前記第２のマスク層を除去するステップと、
エッチャントを導入するステップとを備え、前記エッチャントは、前記第１の導電性材料を前記第１の開口部を通ってエッチングし、前記第１の導電性材料に窪みを形成し、前記エッチャントは、前記基板を前記第２の開口部を通ってエッチングし、前記基板に第２のトレンチを形成し、
前記基板の上面を覆って第２の誘電体層を形成するステップをさらに備え、前記第２の誘電体層は、前記第１の導電性材料にある前記窪みと前記第２のトレンチとを充填し、
前記第２の誘電体層を平坦化するステップをさらに備える、方法。
【請求項２８】
前記第１のトレンチに近接して第１の半導体装置を形成するステップと、
前記第２のトレンチに近接して第２の半導体装置を形成するステップとをさらに備える、請求項２７に記載の方法。
【請求項２９】
前記第１のトレンチは、装置セグメントとゲートバスセグメントとを含み、前記方法は、
前記基板の表面を覆って第３の誘電体層を形成するステップと、
前記第３の誘電体層にコンタクトホールを形成するステップとをさらに備え、前記ホールは、前記第１のトレンチの前記ゲートバスセグメント中の前記第１の導電性材料と交差する垂直な壁を有し、
前記コンタクトホールを第２の導電性材料で充填し、前記コンタクトホールにコンタクトプラグを形成するステップと、
前記第２の誘電体層を覆ってゲート金属層を形成するステップとをさらに備え、前記ゲート金属層は、前記コンタクトプラグとコンタクトしている、請求項２８に記載の方法。
【請求項３０】
前記第１の装置は、横型トレンチＭＯＳＦＥＴを含み、前記方法は、
前記基板に第１の導電型のドーパントを注入し、前記トレンチの装置セグメントの側壁に隣接してボディ領域を形成するステップと、
前記基板に第２の導電型のドーパントを注入し、前記ボディ領域と前記トレンチの前記装置セグメントの前記側壁とに隣接してドリフト領域を形成するステップと、
前記基板に前記第２の導電型のドーパントを注入し、前記基板の上面と前記ボディ領域とに隣接してソース領域を形成するステップと、
前記基板に前記第２の導電型のドーパントを注入し、前記基板の前記上面に隣接して、前記ソース領域から横方向に間隔をおいて離してドレイン領域を形成するステップとをさらに備える、請求項２９に記載の方法。
【請求項３１】
前記第１のマスク層に第２の開口部を形成するステップと、
前記基板を前記第１のマスク層にある前記第２の開口部を通ってエッチングし、前記基板に第３のトレンチを形成するステップと、
前記第３のトレンチの壁を第１の誘電体層で裏打ちするステップと、
前記第３のトレンチに前記第１の導電性材料を導入するステップとをさらに備える、請求項３０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は、パワー半導体装置に関し、特に、横型トレンチＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
発明の背景
横型トレンチＭＯＳＦＥＴ（ＬＴＤＭＯＳ）装置は、制御回路と一体化され、パワーマネージメントＩＣを含む広い範囲の用途において用いられるモノリシックパワー集積回路（ＩＣ）を形成することがあるパワー半導体装置である。ＬＴＤＭＯＳ装置は、酸化されポリシリコン（「ポリ」）で充填される大きなトレンチ領域からなる。このポリは、ＬＴＤＭＯＳのゲート電極を形成し、酸化物層は、ゲート酸化膜を形成し、チャネル領域は、シリコントレンチの側壁上に形成される。電流は、概してチャネル領域を縦に流れ、次にドリフト領域を横に流れる。
【０００３】
ＬＴＤＭＯＳチャネル領域の密度を最大化するためには、トレンチの幅を最小化することが重要である。結果として、トレンチポリは、一般的にメタライゼーション層またはコンタクトプラグによるコンタクトを可能にするほど十分には幅が広くない。先行技術のＬＴＤＭＯＳ装置は、シリコンの表面上（トレンチポリの最上部の上方）に堆積されるポリ部分を使用して、トレンチポリとメタライゼーション層の間にブリッジを設ける。ある先行アプローチは、こういったブリッジ領域を、ポリ窪みエッチング中にマスクし、これによりこのブリッジ領域が表面上に残りコンタクト領域として用いることができるようにするものである。トレンチゲート酸化膜を形成するのと同一の酸化物層を用いて、こういったブリッジ領域を基板から分離する場合、ブリッジ領域の下の酸化膜は非常に薄いものであり、装置の歩留まりおよび信頼性を制限する。別の先行アプローチは、ブリッジ領域にあるトレンチポリの上方に堆積される追加のポリ層に依存するものである。このアプローチは概して、信頼性の向上のために、より厚い酸化物層をポリブリッジの下に設けるが、より複雑度の高いプロセスを必要とし、追加のプロセスステップによって導入されるプロセスマージンの要請が原因で製品の歩留まりを低下させることがある。
【０００４】
その上、表面ポリブリッジ層の使用は、装置の全体的な平面性を劣化させ、他の装置のモノリシック集積化をより困難にする。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、この発明の目的は、先行技術と比較して、処理が簡単で、平面性が高く、弱い酸化物領域が減少された改良されたＬＴＤＭＯＳ装置設計および製造方法を提供することである。
【課題を解決するための手段】
【０００６】
発明の概要
この発明に従うＬＴＤＭＯＳ装置において、ゲートトレンチは、半導体基板に形成され、このゲートトレンチは、ゲート誘電体層で裏打ちされ、導電性材料で充填されている。第１の導電型のボディ領域は、ゲートトレンチの側壁に沿って位置決めされる。第２の導電型のソース領域は、基板の表面にボディ領域に隣接して位置決めされ、第２の導電型のドリフト領域は、ゲートトレンチの側壁に沿ってボディ領域に隣接して位置決めされる。第２の導電型のドレインコンタクト領域は、基板の表面にドリフト領域に隣接して位置決
めされ、ゲートトレンチから横方向に間隔をおいて配置される。
【０００７】
ゲートバストレンチは、基板に形成され、このゲートバストレンチは、ゲートトレンチにある導電性材料と電気的にコンタクトしている導電性材料を含む。
【０００８】
層間誘電体層は、基板の表面を覆って形成される。ゲートコンタクトホールは、ゲートバストレンチを覆う層間誘電体層の中に形成され、導電性ゲートコンタクトプラグは、ゲートコンタクトホールの中に位置決めされる。このゲートコンタクトプラグは、ゲートバストレンチ中の導電性材料とコンタクトするとともに層間誘電体層の上面のゲートメタライゼーション層とコンタクトしている。
【０００９】
この発明は、ＬＴＤＭＯＳ装置を製造するプロセスを含む。ゲートトレンチおよびゲートバストレンチを、基板にエッチングし、ゲート誘電体層で裏打ちし、導電性材料で充填する。ソース、ボディ、ドリフト、およびドレインコンタクト領域を、基板に形成する。層間誘電体層を、基板の表面上に堆積させ、ゲートコンタクトホールを、この層間誘電体層に形成する。このゲートコンタクトホールを、ゲートコンタクトプラグで充填し、ゲートメタライゼーション層を、層間誘電体層の上面上に形成する。
【００１０】
深い分離トレンチを、ゲートトレンチおよびゲートバストレンチを形成するために用いるのと同一のプロセスステップ中に形成してもよい。
【００１１】
代替実施例においては、ゲートバストレンチ中の導電性材料の上面を、基板の表面に対して窪ませ、ゲートバストレンチ中の導電性材料の上方の領域を、第２の誘電体層で充填する。任意選択的に、この窪みを、基板に浅い分離トレンチを形成するために用いるのと同一のプロセスステップ中に形成してもよく、同一の誘電体材料を用いて、浅い分離トレンチとゲートバストレンチにある窪みとを埋めてもよい。その後、第２の誘電体層の上面を、平坦化してもよく、層間誘電体層を基板上に堆積させてもよい。
【００１２】
ソース、ボディ、ドリフト、およびドレインコンタクト領域を形成するために用いる注入を用いて、基板にある他の装置の構成要素を形成してもよい。たとえば、こういった注入を、バイポーラトランジスタのコレクタ、ベース、およびエミッタを形成するために用いてもよく、このバイポーラトランジスタを、ゲートバストレンチおよび／または深い分離トレンチによって分離してもよい。
【図面の簡単な説明】
【００１３】
【図１】ポリブリッジ領域をゲートコンタクトの下に有する先行技術のＬＴＤＭＯＳの断面図である。
【図２】コンタクトプラグを介するダイレクトポリゲートコンタクトを有するＬＴＤＭＯＳの断面図である。
【図３】ゲートコンタクトをポリゲートに接続するポリブリッジ領域を有する先行技術のＬＴＤＭＯＳの上面図である。
【図４】各トレンチゲートフィンガ上にダイレクトポリゲートコンタクトを有するＬＴＤＭＯＳの上面図である。
【図５】１対ずつのトレンチゲートフィンガ上にダイレクトポリゲートコンタクトを有するＬＴＤＭＯＳの上面図である。
【図６Ａ】この発明に従うＬＴＤＭＯＳの製造プロセスを説明する、トレンチのエッチング後の基板の断面図である。
【図６Ｂ】この発明に従うＬＴＤＭＯＳの製造プロセスを説明する、ゲート酸化膜の成長およびゲートポリの堆積後のこの装置の断面図である。
【図６Ｃ】この発明に従うＬＴＤＭＯＳの製造プロセスを説明する、ポリ窪みエッチング、ドリフト領域およびボディ領域の形成、ならびに保護層の堆積後のこの装置の断面図である。
【図６Ｄ】この発明に従うＬＴＤＭＯＳの製造プロセスを説明する、ソース領域およびドレイン領域の形成後の装置の断面図である。
【図６Ｅ】この発明に従うＬＴＤＭＯＳの製造プロセスを説明する、コンタクトの形成およびメタライゼーション後のＬＴＤＭＯＳの断面図である。
【図７Ａ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、パッド酸化物層の成長ならびにパッド窒化物層および酸化膜マスク層の堆積後のこの装置の断面図である。
【図７Ｂ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、マスク層のパターン形成およびトレンチのエッチング後のこの装置の断面図である。
【図７Ｃ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、ゲート酸化物層の成長およびポリの堆積後のこの装置の断面図である。
【図７Ｄ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、ポリの窪みエッチングおよびマスク酸化膜の除去後のこの装置の断面図である。
【図７Ｅ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、フォトレジストマスク層の形成およびシャロートレンチアイソレーション（ＳＴＩ）領域に対する窒化物層のエッチング後のこの装置の断面図である。
【図７Ｆ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、フォトレジストマスク層の除去後のこの装置の断面図である。
【図７Ｇ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、ＳＴＩエッチング後のこの装置の断面図である。
【図７Ｈ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、シャロートレンチアイソレーション酸化物層の堆積後のこの装置の断面図である。
【図７Ｉ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、化学的機械的研磨による平坦化（ＣＭＰ）、窒化物層の除去、およびパッド酸化物層の除去後のこの装置の断面図である。
【図７Ｊ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、ＨＶＮ注入、Ｐボディ注入、Ｐウェル注入、およびＮウェル注入後のこの装置の断面図である。
【図７Ｋ】この発明に従うＬＴＤＭＯＳの代替製造プロセスを説明する、層間誘電体（ＩＬＤ）の形成、コンタクトマスキングおよびエッチング、ならびにメタライゼーション後のこの装置の断面図である。
【発明を実施するための形態】
【００１４】
発明の説明
この発明のＬＴＤＭＯＳ装置は、現時点における最新技術水準のＬＴＤＭＯＳ装置と比較していくつかの利点を提供する。この新しいＬＴＤＭＯＳ装置は、表面ポリブリッジなしで、ゲート金属のトレンチゲートポリへのコンタクトを内部に実装する。酸化物層を下に有する表面ポリ層がないので、ゲート酸化膜全体の完全性の劣化が起こらない。その上、表面ポリ層を完全になくしてしまうことにより、プロセスが簡素化され、装置の平坦性が向上する。これは、他の装置をＬＴＤＭＯＳと同一の基板上に集積することを、より容易にする。その上、ＬＴＤＭＯＳトレンチゲートおよびゲートバスの形成は、集積される他の装置を形成するために用いられる処理から完全に独立していてもよく、ＬＴＤＭＯＳを所与の基準プロセス中に組み込みモジュール化することを、大幅に容易にする（ＬＴＤＭＯＳが含まれているか否かにかかわらず残りの装置の特性は変化しない）。また、この発明のＬＴＤＭＯＳは、トレンチゲートポリおよびトレンチゲート酸化膜が後続処理によって侵食されないように、集積される他の装置の製造中は保護されてもよい。この発明の１つの実施例において、トレンチゲートポリ領域は、シャロートレンチアイソレーション（ＳＴＩ）処理と共通であってもよいエッチングステップを用いて窪まされる。この実施例において、ＬＴＤＭＯＳゲートバスは、シリコン面より下に埋められており、非常に良
好なトレンチゲート分離をもたらす。
【００１５】
図１は、先行技術のＬＴＤＭＯＳ１０の概略断面図を示す。ＬＴＤＭＯＳアレイ（活性領域）１００４にあるトレンチゲート１００２とゲートメタライゼーションへのコンタクトをもたらすトレンチゲート１００６とは幅が同じであり、この幅は、通常狭すぎてゲートメタライゼーションによるダイレクトコンタクトができない。したがって、ゲートポリ１０１０とコンタクトしており、コンタクトプラグ１０１８を通じてゲートメタライゼーション層１０１２へのコンタクトを形成するのに十分大きい表面ポリブリッジ層１００８が形成される。ポリブリッジ層１００８は、基板１００から分離されなければならない。これを行なうために、厚い酸化物層１０１４を図１に示すように用いてもよく、または、トレンチゲート酸化膜として働くのと同一の薄い酸化物層１０１６を用いてもよい。ポリブリッジ層１００８および関連するトレンチゲート１００６は、トレンチゲート１００２から分離されて示されているが、これらは実際にはこの装置の別の平面において接続されている。たとえば、先行技術のＬＴＤＭＯＳ３０の上面図を図３に示す。このレイアウトにおいて、細長いトレンチゲート３００２各々は、各端部でおよび中間部においてポリブリッジ層３００４およびコンタクトプラグ３００６によってコンタクトされる。ポリブリッジ層３００４は、コンタクトプラグ３００６によるコンタクトを考慮に入れて、トレンチゲート３００２よりも相当幅が広い。
【００１６】
図２は、この発明に従うＬＴＤＭＯＳ装置２０の断面図を示す。理解しやすいように、図２のＬＴＤＭＯＳアレイ領域は、トレンチゲート２００２を２つだけ示し、装置のいくつかの詳細（メタライゼーションの複数の層など）は、図示しない。トレンチゲート２００２は、Ｐ型基板２００４への窪みエッチングによって形成される。ＬＴＤＭＯＳトレンチ２００６は、二酸化シリコンなどのゲート誘電体層２００８で裏打ちされ、たとえばドープされたポリシリコンである導電性ゲート材料２０１０で充填される。Ｎ型ドリフト領域２０１２が形成され、ＬＴＤＭＯＳトレンチ２００６をドレインコンタクト領域２０１４に横方向に接続する。ソースコンタクト領域２０１６は、各トレンチゲート２００２に隣接して位置し、Ｐボディ領域２０２０によってドリフト領域２０１２から分離される。ボディコンタクト領域２０２２は、各ソースコンタクト領域２０１６に隣接して示され、ボディコンタクト領域２０２２およびソースコンタクト領域２０１６は、ソースメタライゼーション層２０２４に接続されている。しかしながら、他の実施例においては、ソースコンタクト領域２０１６とボディコンタクト領域２０２２は分離され、異なる電極に接続され得る。
【００１７】
基板２００４の上には、層間誘電体（ＩＬＤ）層２０３４がある。ソースメタライゼーション層２０２４は、ＩＬＤ層２０３４にあるホール内に位置決めされるソースコンタクトプラグ２０３８を介して、ソースコンタクト領域２０１６およびボディコンタクト領域２０２２とコンタクトする。同様に、ドレインメタライゼーション層２０４０は、ＩＬＤ層２０３４にあるホール内に位置決めされるドレインコンタクトプラグ２０４２を介して、ドレインコンタクト領域２０１４とコンタクトする。
【００１８】
ＬＴＤＭＯＳ２０がオフ状態（電流ブロッキング）で動作するとき、トレンチゲート２００２の側壁沿いにはチャネルが無く、高い電圧は、ドリフト領域２０１２、ボディ領域２０２０、および基板２００４の相互空乏によって維持することができる。オン状態においては、電圧は、トレンチゲート２００２に印加され、ボディ領域２０２０中にトレンチゲート２００２の側壁に沿ってチャネルが形成されるようにし、ソースコンタクト領域２０１６から、縦方向にチャネルを通って、横方向にドリフト領域２０１２を通って、ドレインコンタクト領域２０１４へ電流が流れるための通路をもたらす。例として、ＬＴＤＭＯＳ２０は、０．３５μｍの設計基準でプロセスにおいて実現化される約３０Ｖの降伏電圧（ＰＶ）を有し得る。この例においては、主トレンチゲートの幅は、約０．５μｍであ
るかもしれず、この幅は、狭すぎてゲートメタライゼーション層によるコンタクトができない。隣接する主トレンチゲートフィンガ間の間隔は、所与のＬＴＤＭＯＳのための必要なものを支えるために必要とされるドリフト領域によって決まり、約５μｍであり得る。
【００１９】
ＬＴＤＭＯＳ２０のゲートバス部分に形成されるゲートバストレンチ２０２８は、ＬＴＤＭＯＳアレイ領域にあるトレンチゲート２００２よりも幅が広い。ゲートバストレンチ２０２８は、好ましくはゲートメタライゼーション層２０３０によるダイレクトコンタクトを可能にするのに十分に幅が広い。この明細書で示す実施例においては、このコンタクトは、ゲートコンタクトプラグ２０３２を介してなされ、このゲートコンタクトプラグは、タングステンなどの導電性材料で形成されている。ゲートバストレンチ２０２８の幅は、好ましくは、信頼性があり再現可能なコンタクト形成を考慮して必要とされる最小値であり、なぜなら、より幅が広いトレンチは、トレンチポリの堆積およびエッチバックを複雑化する場合があるためである。この例において、コンタクトプラグ２０３２の幅は、約０．４μｍであり、ゲートバストレンチ２０２８の幅は、約１．０μｍである。
【００２０】
一連の線形トレンチを含むＬＴＤＭＯＳ装置２０の１つの実施例の上面図を、図４に示す。１つ以上のコンタクト領域４００２は、ＬＴＤＭＯＳゲート構造の、ある領域に形成され、好ましくは細長いトレンチゲートフィンガ４００４各々の各端部の近くに、および時として各トレンチゲートフィンガ４００４の長さに沿って設けられる。コンタクト領域４００２におけるトレンチ幅は、ゲートメタライゼーション層によるコンタクトプラグ４００６を介した間接的なコンタクトを可能にするのに十分大きい。ＬＴＤＭＯＳ２０については、ゲートフィンガ４００４間の間隔は、各ゲートフィンガ４００４が、拡張し、対応するコンタクト領域４００２を形成することを可能にするのに十分広い。
【００２１】
図５は、ＬＴＤＭＯＳ２０の別の実施例の上面図を示し、この図において主トレンチフィンガ５００２は、幅が広げられたコンタクト領域５００４を有する閉ループで接合されている。コンタクト領域５００４とゲート電極（図示せず）の間の電気的コンタクトは、コンタクトプラグ５００６を介してなされる。当業者は、ダイレクトトレンチコンタクトの利点を提供する可能なＬＴＤＭＯＳレイアウトは他に多くあり、よってこの発明の範囲内であることを理解するであろう。
【００２２】
図６Ａ−図６Ｅは、ＬＴＤＭＯＳ２０の好ましい製造方法における重要なステップ後の断面図を示す。図６Ａは、マスキングおよびエッチングを行ない、シリコン基板２００４にＬＴＤＭＯＳトレンチ２００６およびゲートバストレンチ２０２８を形成した後のこの装置を示す。マスク材料６００２は、好ましくは酸化膜ハードマスクであるが、フォトレジストまたは他の適切な材料も含み得る。トレンチ２００６および２０２８の深さは、ＬＴＤＭＯＳ装置の要請によって決められる。この例においては、トレンチの深さは、約１．５μｍである。ＬＴＤＭＯＳトレンチ２００６の幅は、好ましくは、オン状態でのよりよい性能のためにトレンチ密度を増大させるために、このプロセスによって許容される最小値であり、ＬＴＤＭＯＳトレンチ２００６間の間隔は、この装置のオフ状態（ＢＶ）の要請によって主に定まる。この例においては、ＬＴＤＭＯＳトレンチ２００６の幅は、約０．５μｍであり、トレンチＬＴＤＭＯＳ２００６間の間隔は、約５μｍである。ゲートバストレンチ２０２８は、ＬＴＤＭＯＳセルアレイにあるＬＴＤＭＯＳトレンチ２００６よりも相当幅が広い。ゲートバストレンチ２０２８の幅は、好ましくは、このプロセスにおいて使用される標準のコンタクトプラグによるコンタクトのために必要とされる最小幅である。この例において、ゲートバストレンチ２０２８の幅は、約１μｍである。
【００２３】
図６Ｂは、ゲート誘電体層２００８および導電性ゲート層材料２０１０の形成後のＬＴＤＭＯＳ装置２０を示す。この例におけるゲート誘電体層２００８は、熱成長させた二酸化シリコンであるが、他の適切なゲート材料も用いてもよい。ゲート誘電体層２００８の
厚さは、必要なゲート電圧を維持し、所望されるしきい値電圧を提供するよう選択される。この例においては、ゲート誘電体層２００８の厚さは、約２００Åである。この例における導電性ゲート材料２０１０は、ｉｎ−ｓｉｔｕでドープされたポリシリコンであるが、他の適切なゲート材料も用いてもよい。この例におけるポリシリコンは、高ドープされており、導電性ゲート材料２０１０における低抵抗をもたらす。ポリシリコンは、ゲートバストレンチ２０２８を覆う許容可能な平坦性を保証するのに適切な厚さに堆積されており、たとえば、厚さ１μｍである。
【００２４】
図６Ｃは、導電性ゲート材料２０１０が平坦化され、Ｎドリフト領域２０１２およびＰボディ領域２０２０が形成され、保護層６００４が基板２００４の表面上に形成された後のＬＴＤＭＯＳ装置２０を示す。トレンチゲート２００２および２０２８の平坦化は、エッチバック、ＣＭＰ、または他の適切な処理によってなされる。平坦化処理は、トレンチポリの最上部の、基板２００４の表面に対する正確な整合をもたらすよう最適化されるべきである。平坦化後、ドリフト領域２０１２およびボディ領域２０２０が、好ましくはドーパントを基板２００４に高エネルギ注入することによって、形成される。ドーピング濃度およびドリフト領域２０１２の深さは、オフ状態ＢＶとオン状態抵抗の間のトレードオフを、所与のＬＴＤＭＯＳ用途に対して最適化するよう選択される。この例においては、ドリフト領域２０１２を形成するために用いられる注入のドーズ量は、約３Ｅ１２ｃｍ-2であり、ドリフト領域２０１２の深さは、約１μｍである。ドーピング濃度およびボディ領域２０２０の深さは、オフ状態動作中のパンチスルーを防止し、適切なしきい値電圧を提供するよう選択される。この例においては、ボディ領域２０２０を形成するために用いられる注入のドーズ量は、約５Ｅ１２ｃｍ-2であり、ボディ領域２０２０の深さは、約０．５μｍである。ドリフト領域２０１２およびボディ領域２０２０の形成前または後に、保護層６００４が、表面上に形成され、ゲート誘電体層２００８および導電性ゲート材料２０１０を、基板２００４に形成中の他の装置の後続処理中の損傷から保護する。保護層６００４の材料および厚さは、保護層が受けるであろう処理ステップによるが、十分な保護を与えるよう選択される。たとえば、１０００−５０００Åの範囲の厚さに堆積された二酸化シリコン層を、保護層６００４として用いてもよい。
【００２５】
図６Ｄは、保護層６００４の除去ならびにドーパントを基板２００４に注入することによるＮ＋ソースコンタクト領域２０１６、ドレインコンタクト領域２０１４、およびＰ＋ボディコンタクト領域２０２２の形成後のＬＴＤＭＯＳ装置２０を示す。この例において、保護層６００４は、Ｎ＋ソースコンタクト領域２０１６、ドレインコンタクト領域２０１４、およびＰ＋ボディコンタクト領域２０２２の形成以前に除去されるので、こういったプロセスステップは、基板２００４に形成中のＬＴＤＭＯＳ２０および他の装置によって共有されてもよい。一般的に、保護層６００４の除去は、ゲート誘電体層２００８および／または導電性ゲート材料２０１０を損傷する可能性がある処理の後に行なわれるべきである。
【００２６】
図６Ｅは、ＩＬＤ層２０３４の形成、ＩＬＤ層２０３４におけるコンタクトホールの開口、ソースコンタクトプラグ２０３８、ドレインコンタクトプラグ２０４２、およびゲートコンタクトプラグ２０３２でのコンタクトホールの充填、ならびにソースメタライゼーション層２０２４、ドレインメタライゼーション層２０４０、およびゲートメタライゼーション層２０３０の堆積およびパターン形成後のＬＴＤＭＯＳ２０を示す。図に示すように、ゲートコンタクトプラグ２０３２を保持するコンタクトホール２０３３の壁は、実質的に垂直で、ゲートバストレンチ２０２８中の導電性ゲート材料２０１０と交わる。この例におけるＩＬＤ層２０３４は、厚さ約１．５μｍに堆積された二酸化シリコンであるが、他の適切な誘電体層または厚さを用いてもよい。コンタクトマスキングおよびエッチングは、従来のＩＣ処理におけるように行なわれる。好ましくは、異方性エッチングプロセスを用いて、ホール２０３３の壁が確実に実質的に垂直であるようにする。コンタクトエ
ッチングは、ＬＴＤＭＯＳ２０のソースコンタクト領域２０１６およびドレインコンタクト領域２０１４ならびに基板２００４にモノリシックに集積された他の装置にあるコンタクト領域に加え、ゲートバストレンチ２０２８への適切なコンタクトをもたらすよう最適化される。
【００２７】
好ましくはコンタクトプラグプロセスを用いて、コンタクトホールを充填する。たとえば、タングステン層が化学気相成長法（ＣＶＤ）によって堆積され、その後続いてエッチバックおよび／またはＣＭＰ処理によって平坦化されてもよい。実質的に垂直な側壁を有するコンタクトホールを形成することおよびコンタクトプラグプロセスを用いることによって、ゲートバストレンチ２０２８に必要な幅が最小化される。たとえば、０．４μｍ平方のコンタクトホールを、厚さ１．５μｍのＩＬＤ層にエッチングしてもよく、こういったコンタクトホールを、ＣＶＤタングステンコンタクトプラグで首尾よく充填してもよい。その上、コンタクトプラグを用いることによって、ＬＴＤＭＯＳプロセスが、同一の基板上にあるモノリシックに集積された装置を製造するために使用される標準ＣＭＯＳ処理と互換可能になる。選択的タングステン堆積などこれに代わるコンタクトプラグプロセスも用いてもよく、これは、タングステンをコンタクトホールの露出されたシリコン領域上のみに形成するので、エッチバックプロセスを不要にする。
【００２８】
この発明の別の実施例においては、ゲートメタライゼーション層を用いて、コンタクトプラグなしに、ゲートバストレンチ２０２８中の導電性材料に直接コンタクトしてもよい。しかしながら、コンタクトホールは、概してコンタクトプラグプロセスを用いた場合よりもはるかに大きくなり、したがってより幅の広いゲートバストレンチを必要とし、これによって、上述のようにトレンチエッチングおよび再充填プロセが複雑化する。
【００２９】
ソース、ドレイン、およびゲートメタライゼーション層２０２４、２０４０、および２０３０は、従来のＩＣ処理によって堆積されパターン形成される第１のメタライゼーション層を含む。この例においては、厚さ６０００Åのアルミニウムまたはアルミニウム合金の層が堆積され、フォトレジストによってマスクされ、エッチングされ、別個の電極を形成する。この明細書中では示さないが、追加的なメタライゼーション層、ＩＬＤ層、およびパッシベーション層の形成などの追加的な処理ステップも含まれてもよい。
【００３０】
図７Ａ−図７Ｅは、この発明に従うＬＴＤＭＯＳの第２の製造方法における重要なステップ後の断面図を示す。図７Ａ−図７Ｅは各々、ＬＴＤＭＯＳセルアレイ７００、ＬＴＤＭＯＳゲートバス領域７０２、および従来のシャロートレンチアイソレーション（ＳＴＩ）によって互いに分離され、ディープトレンチアイソレーション（ＤＴＩ）によってＬＴＤＭＯＳから分離された集積装置を含む領域７０４の断面図を含む。以下に説明するように、ＳＴＩおよびＤＴＩは両方とも、ＬＴＤＭＯＳと共通の処理ステップを共有してもよい。
【００３１】
図７Ａは、シリコントレンチエッチングおよび後続処理中に用いるマスク層を、基板７００２上に堆積した後の断面図を示す。この例において、こういった層は、熱成長させたパッド酸化物層７００４、堆積された窒化物層７００６、および堆積された酸化膜マスク層７００８を含む。しかしながら、他の適切な材料で置き換えてもよい。
【００３２】
図７Ｂは、マスキングおよびエッチングし、ＬＴＤＭＯＳゲートトレンチ７０１０、ゲートバストレンチ７０１２、および深い分離トレンチ７０１４を、シリコン基板７００２に形成した後の断面図である。ＬＴＤＭＯＳトレンチ７０１０の深さは、ＬＴＤＭＯＳ装置の要請によって決められる。この例においては、トレンチ７０１０の深さは、約１．５μｍである。トレンチ７０１０の幅は、好ましくは、よりよいオン状態性能のためにトレンチ密度を増大させるために、このプロセスによって許容される最小値であり、トレンチ
７０１０間の間隔は、装置のオフ状態（ＢＶ）の要請によって主に定まる。この例においては、トレンチ７０１０の幅は、約０．５μｍであり、トレンチ７０１０間の間隔は、約５μｍである。ゲートバストレンチ７０１２は、ＬＴＤＭＯＳセルアレイにあるトレンチ７０１０よりも実質的に幅が広く、好ましくはこのプロセスにおいて使用される標準のコンタクトプラグによるコンタクトに必要とされる最小幅である。この例においては、ゲートバストレンチ７０１２の幅は、約１μｍである。
【００３３】
図７Ｃは、ゲート誘電体層７０１６および導電性ゲート層７０１８の形成後の断面図を示す。この例におけるゲート誘電体層７０１６は、熱成長させた二酸化シリコンであるが、他の適切なゲート材料も用いてもよい。ゲート誘電体層７０１６の厚さは、必要なゲート電圧を維持し、所望されるしきい値電圧を提供するよう選択される。この例においては、ゲート誘電体層７０１６の厚さは、約２００Åである。この例における導電性ゲート層７０１８は、ｉｎ−ｓｉｔｕでドープされたポリシリコンであるが、他の適切なゲート材料も用いてもよい。導電性ゲート層７０１８中のポリシリコンは、高ドープされており低抵抗をもたらす。導電性ゲート層７０１８の堆積された厚さは、ゲートバストレンチ７０１２を覆う許容可能な平坦性のために十分なものであり、たとえば厚さ約１μｍである。
【００３４】
図７Ｄは、導電性ゲート層７０１８が平坦化された後の断面図を示す。平坦化は、エッチバック、ＣＭＰ、または他の適切な処理によって行われる。この例においては、エッチバックされた導電性ゲート層７０１８の最上部は、トレンチゲートバストレンチ７０１２を酸化膜マスク層７００８の除去中の損傷から保護するために、窒化物層７００６にある開口部内に収まっている。別の実施例においては、窒化物層７００６上で停止するＣＭＰプロセスを使用してもよい。
【００３５】
図７Ｅは、ＳＴＩマスク層７０２０が堆積された後の断面図を示す。ＳＴＩ領域７０２２は、パターン形成され、マスキング層がエッチングされ、パッド酸化物層７００４の表面を露出させる。図７Ｆは、ＳＴＩマスク層７０２０が除去された後の断面図を示す。ＬＴＤＭＯＳ領域およびＤＴＩ領域にある導電性ゲート層７０１８は、ＳＴＩエッチングプロセスが、ＬＴＤＭＯＳゲートトレンチ７０１０、ゲートバストレンチ７０１２、および深い分離トレンチ７０１４中の導電性ゲート層７０１８に同時にエッチングできるよう露出される。
【００３６】
図７Ｇは、ＳＴＩエッチング後の断面図を示す。ＳＴＩトレンチ７０１９は、基板７００２に形成され、ゲート層７０１８は、ＳＴＩエッチングプロセスと同じエッチングを用いて、追加的なマスクなしに窪まされている。
【００３７】
図７Ｈは、ＳＴＩ誘電体層７０２４の形成後の断面図を示す。この例において、ＳＴＩ誘電体層７０２４は、熱酸化物層および堆積された酸化物層を含む。ＳＴＩ誘電体層７０２４が形成された後に、ゲートバストレンチ７０１２およびＬＴＤＭＯＳゲートトレンチ７０１０中の導電性ゲート層７０１８は、基板７００２の表面の下に埋められ、基板７００２に形成中の他の装置の後続処理中の損傷から、ＳＴＩ誘電体層７０２４によって保護される。
【００３８】
図７Ｉは、ＳＴＩ誘電体層７０２４の平坦化後の断面図を示し、この平坦化は、従来のＩＣ処理技術に従って行ってもよい。この例において、ＣＭＰ処理を用いるが、他の適切なプロセスで代替してもよい。ＬＴＤＭＯＳセルアレイ７００およびＬＴＤＭＯＳゲートバス領域７０２中の導電性ゲート層７０１８は、保護されている。導電性ゲート層７０１８の上面が、基板７００２の表面に対して凹んでおり、ゲート層７０１８が、ＳＴＩ誘電体層７０２４によって覆われているためである。基板７００２の表面と、ＬＴＤＭＯＳセルアレイ７００およびＬＴＤＭＯＳゲートバス領域７０２中のＳＴＩ誘電体層７０２４の
表面とが完全に平坦化されるので、この装置は、他の装置とモノリシックに簡単に集積することができる。ポリで充填されたトレンチも、ＬＴＤＭＯＳと他の装置との間におよび他の装置間にディープトレンチアイソレーションを設けるために用いてもよい。
【００３９】
図７Ｊは、ＬＴＤＭＯＳセルアレイ７００におけるＮドリフト領域７０２６およびＰボディ領域７０２８の形成ならびに他の装置領域におけるウェル拡散領域７０３０の任意選択的な形成後の断面図を示す。ドリフト領域７０２６およびボディ領域７０２８は、高エネルギ注入および短い熱活性化ステップによって形成してもよい。ドリフト領域７０２６のドーピング濃度および深さは、オフ状態ＢＶとオン状態抵抗との間のトレードオフを所与のＬＴＤＭＯＳ用途に対して最適化するよう選択される。この例においては、ドリフト領域７０２６を形成するために用いられる注入のドーズ量は、約３Ｅ１２ｃｍ-2であり、ドリフト領域の７０２６の深さは、約１μｍである。ボディ領域７０２８のドーピング濃度および深さは、オフ状態動作中のパンチスルーを防止し、適切なしきい値電圧を提供するよう選択される。この例においては、ボディ領域７０２８を形成するために用いられる注入のドーズ量は、約５Ｅ１２ｃｍ-2であり、ボディ領域７０２８の深さは、約０．５μｍである。
【００４０】
図７Ｋは、ＩＬＤ層７０３２の形成、コンタクトホールの開口、コンタクトホールのコンタクトプラグでの充填、ならびにメタライゼーション層の堆積およびパターン形成後の断面図を示す。この例におけるＩＬＤ層７０３２は、厚さ約１．５μｍに堆積された二酸化シリコンであるが、他の適切な誘電体層または厚さを用いてもよい。コンタクトマスキングおよびエッチングは、従来のＩＣ処理におけるように行われる。コンタクトエッチングは、ゲートバストレンチ７０１２中の導電性ゲート層７０１８ならびにＬＴＤＭＯＳセルアレイ７００および基板７００２にあるモノリシックに集積された他の装置にあるコンタクト領域への適切なコンタクトをもたらすよう最適化される。従来のコンタクトプラグプロセスを用いて、コンタクトホールを充填する。この例においては、タングステン層が堆積され、エッチバックおよび／またはＣＭＰ処理によって平坦化される。コンタクトプラグプロセスを用いることにより、ゲートバストレンチ７０１２に必要な幅が最小化され、ＬＴＤＭＯＳプロセスが、モノリシックに集積された装置に一般的に用いられる標準ＣＭＯＳ処理と互換可能になる。他の実施例においては、ゲートメタライゼーション層は、ゲートバストレンチ７０１２中の導電性材料７０１８に直接コンタクトしてもよい。第１のメタライゼーション層が、従来のＩＣ処理によって、堆積され、パターン形成される。この例においては、厚さ６０００Åのアルミニウム層が、堆積され、フォトレジストによってマスクされ、エッチングされて別個の電極を形成する。この明細書中では示さないが、追加的なメタライゼーション層、ＩＬＤ層、およびパッシベーション層の形成などの追加的な処理ステップも含まれてもよい。
【００４１】
図７Ｋは、ＬＴＤＭＯＳセルアレイ７００に加えて、深い分離トレンチ７０１４によって分離されるバイポーラトランジスタ７０３４を示し、この深い分離トレンチは、ＬＴＤＭＯＳゲートトレンチ７０１０およびゲートバストレンチ７０１２と同時に形成される。ＣＭＯＳ装置７０３６も、ＳＴＩトレンチ７０１９間に示される。
【００４２】
前述の実施例は、単に例示的なものであり、この発明の広い範囲を限定するものと理解されるべきではない。この発明の多くの代替実施例が、当業者にとって明白であるだろう。
【図１】
2010503209.tif 000003
【図２】
2010503209.tif 000004
【図３】
2010503209.tif 000005
【図４】
2010503209.tif 000006
【図５】
2010503209.tif 000007
【図６Ａ】
2010503209.tif 000008
【図６Ｂ】
2010503209.tif 000009
【図６Ｃ】
2010503209.tif 000010
【図６Ｄ】
2010503209.tif 000011
【図６Ｅ】
2010503209.tif 000012
【図７Ａ】
2010503209.tif 000013
【図７Ｂ】
2010503209.tif 000014
【図７Ｃ】
2010503209.tif 000015
【図７Ｄ】
2010503209.tif 000016
【図７Ｅ】
2010503209.tif 000017
【図７Ｆ】
2010503209.tif 000018
【図７Ｇ】
2010503209.tif 000019
【図７Ｈ】
2010503209.tif 000020
【図７Ｉ】
2010503209.tif 000021
【図７Ｊ】
2010503209.tif 000022
【図７Ｋ】
2010503209.tif 000023
【国際調査報告】
2010503209.tif 000024
2010503209.tif 000025