(57)【要約】  常時オフのＶＪＦＥＴ集積電力スイッチを有するワイドバンドギャップ半導体デバイスが説明される。電力スイッチはモノリシック又はハイブリッドに実行され、シングル又はマルチチップワイドバンドギャップ電力半導体モジュール内に組み立てられた制御回路網と一体化される。デバイスは、高電力、耐高温および／または耐放射線性の電子工学の要素に用いられる。デバイスの作成方法もまた説明される。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１のマスクをｎ型半導体材料の層の上に配置する工程を備える方法であって、前記ｎ型半導体材料の層はｐ型半導体材料の第１の層の上にあり、前記ｐ型半導体材料の第１の層は基板上にあり、
前記方法はまた、
前記ｎ型半導体材料の層を、前記第１のマスクの開口部を介して、エッチされた領域及び前記エッチングされた領域に隣接する側壁を有する隆起した領域を形成するため選択的にエッチングする工程と、
前記第１のマスクを除去する工程と、
ｐ型半導体材料の第２の層を、ｎ型半導体材料の層の前記エッチされた及び隆起した領域上でエピタキシャル成長させる工程と、
前記エッチされた領域上の前記ｐ型半導体材料の第２の層の一部分、及び前記隆起した領域上の前記ｐ型半導体材料の第２の層の一部分を覆う、前記ｐ型半導体材料上の第２のマスクを配置する工程と、
少なくとも一つの隆起したｐ型特性を前記エッチされた領域上に形成する、また、少なくとも一つの隆起したｐ型特性を前記隆起した領域上で形成し、前記隆起したｐ型特性に隣接するように及びその間にある前記ｎ型半導体材料の下位層の一部分を選択的に露出させるため、前記第２のマスクの開口部を介してｐ型半導体材料の第２の層を介して選択的にエッチングする工程と、
任意で、前記エッチされた領域と対向する前記隆起した位置上の前記隆起したｐ型特性に隣接する前記ｎ型半導体材料層の露出した部分上に第３のマスクを配置する工程と、
前記エッチされた領域上に第１の非インプラント領域、前記隆起した領域上に第２の非インプラント領域、及び前記ｎ型半導体材料の層のｎ型インプラント領域を形成するため、前記露出した下位層のｎ型半導体材料内にｐ型ドーパントを選択的にインプラントする工程と、
前記第２のマスクを除去する工程と、
前記隆起したｐ型特性上及び前記ｎ型半導体材料内の前記インプラント領域上にオーミックコンタクトを形成する工程を備えることを特徴とする方法。
【請求項２】
前記ｎ型インプラント領域が５ｘ１０１０ｃｍ−３又はそれ以上のドーパント濃度、及び０．１μｍ又はそれ以上の厚みを有することを特徴とする請求項１記載の方法。
【請求項３】
前記基板が半絶縁の基板であることを特徴とする請求項１記載の方法。
【請求項４】
前記ｎ型半導体材料が０．２乃至１．５μｍの厚みと、注入前５ｘ１０１５乃至２ｘ１７１７ｃｍ−３のドーパント濃度を有することを特徴とする請求項１記載の方法。
【請求項５】
前記ｐ型半導体材料の第２の層がエピタキシャル成長し０．２乃至１．５μｍの厚みを有すると共に５ｘ１８１０ｃｍ−３以上のドーピング濃度を有することを特徴とする請求項１記載の方法。
【請求項６】
前記ｐ型半導体材料の第１の層が０．１μｍ又はそれ以上の厚みと１ｘ１０１５乃至１ｘ１０１７ｃｍ−３のドーパント濃度を有することを特徴とする請求項１記載の方法。
【請求項７】
第１のマスクを基板上にあるｎ型半導体材料の第１の層の上に配置する工程と、
前記第１の層の非インプラント領域に隣接するｐ型インプラント領域を形成するため、前記第１の層のｐ型ドーパントを前記第１のマスクを用いて選択的にインプラントする工程と、
前記第１のマスクを除去する工程と、
ｎ型半導体材料の第３の層を前記第１の層の上でエピタキシャル成長させる工程と、
ｎ型半導体材料の第４の層を前記第３の層の上でエピタキシャル成長させる工程と、
第２のマスクを前記第４の層の上に配置する工程と、
前記第２のマスクの開口部を介して下位の第３の層を露出させることにより、ｎ型半導体材料の隆起した特性を前記第１の層の前記ｐ型インプラント領域上に、及び１又はそれ以上のｎ型半導体材料の隆起した特性を前記第１の層の前記非インプラント領域上に形成するため、前記第４の層を介して選択的にエッチする工程と、
前記第３の層のｐ型インプラント領域を、前記ｎ型半導体材料の隆起した特性間及びそれに隣接するよう形成するため、前記第２のマスクの開口部を介して前記第３の層にｐ型ドーパントをインプラントする工程と、
前記第２のマスクを除去する工程と、
前記隆起した特性及び前記第１の層の前記ｐ型インプラント領域上の前記隆起した特性間の場所を覆い、また、前記第１の層の非インプラント領域上の１又はそれ以上の隆起した特性及びそれと隣接する場所を覆う第３のマスクを配置する工程と、
前記下位の第１の層のｐ型インプラント領域及び非インプラント領域を露出させることにより、第１及び第２の隆起した構造を形成するため、前記第３のマスクを用い、前記第３の層を介して選択的にエッチングする工程と、
前記第３のマスクを除去する工程と、
前記第１及び第２の隆起した構造及び前記第１の隆起した構造に隣接するｐ型のインプラントされた第１の層の領域を覆う第４のマスクを配置する工程と、
前記第１及び第２の隆起した構造に隣接する及びその間にあるｎ型半導体材料の前記第１の層のｐ型インプラント領域を介して、前記第４のマスクを用い、選択的にエッチングする工程と、
前記第４のマスクを除去する工程と、
前記ｎ型半導体材料の隆起した特性の露出した面上、及び露出したｐ型インプラント領域上にオーミックコンタクトを形成する工程を備え、
前記第１の隆起した構造は前記隆起した特性を前記第１の層の前記ｐ型インプラント領域及び前記第１及び第２の隆起した構造の間にある前記第３の層の前記ｐ型インプラント領域上に有し、また前記第２の隆起した構造は前記１又はそれ以上の隆起した特性を前記第１の層の前記非インプラント領域上及びそれに隣接する前記第３の層のｐ型インプラント領域上に有することを特徴とする方法。
【請求項８】
ｎ型半導体材料の第２の層が前記ｎ型半導体材料の第１の層及び前記基板の間にあることを特徴とする請求項７記載の方法。
【請求項９】
請求項７の前記方法によって作られる半導体デバイス。
【請求項１０】
第１のマスクを基板上にあるｎ型半導体材料の第１の層の上に配置する工程と、
前記第１の層の非インプラント領域に隣接するｐ型インプラント領域を形成するため、前記第１のマスクを用いて、前記ｎ型半導体材料の第１の層のｐ型ドーパントを選択的にインプラントする工程と、
前記第１のマスクを除去する工程と、
ｎ型半導体材料の第３の層を前記第１の層の上でエピタキシャル成長させる工程と、
ｎ型半導体材料の第４の層を前記第３の層の上でエピタキシャル成長させる工程と、
第２のマスクを前記第４の層の上に配置する工程と、
前記第２のマスクの開口部を介して下位の第３の層を露出させることにより、ｎ型半導体材料の隆起した特性を前記第１の層の前記ｐ型インプラント領域上に、及び１又はそれ以上のｎ型半導体材料の隆起した特性を前記第１の層の前記非インプラント領域上に形成するため、前記第４の層を介して選択的にエッチングする工程と、
前記第２のマスクを除去する工程と、
前記隆起した特性及び前記第１の層の前記ｐ型インプラント領域上の前記隆起した特性間の場所を覆い、また、前記第１の層の前記非インプラント領域上の隆起した特性を覆う前記第３のマスクを配置する工程と、
前記下位の第１の層のｐ型インプラント領域及び非インプラント領域を露出させることにより、第１及び第２の隆起した構造を形成するため、前記第３のマスクを用い、前記第３の層を介して選択的にエッチングする工程を備え、
前記第３のマスクを除去する工程と、
前記ｎ型半導体材料の隆起した特性の露出した面上、及び前記第１の層の露出したｐ型インプラント領域上にオーミックコンタクトを形成する工程を備え、
前記ｐ型インプラント領域上の前記隆起した特性間の前記第２の層、前記第２の隆起した構造に隣接する前記第１の層の前記非インプラント部分、及び前記第２の隆起した構造の前記側壁上の前記第３の層の材料上に、ショットキーコンタクトを形成する工程を備える方法であって、
前記第１の隆起した構造は前記隆起した特性を前記第１の層の前記ｐ型インプラント領域及び前記第１及び第２の隆起した構造の間にある前記第３の層の前記領域上に有し、また前記第２の隆起した構造は前記１又はそれ以上の隆起した特性を前記第１の層の前記非インプラント領域上及びそれに隣接する前記第３の層のｐ型インプラント領域上に有することを特徴とする方法。
【請求項１１】
ｎ型半導体材料の第２の層が前記ｎ型半導体材料の第１の層及び前記基板の間にあることを特徴とする請求項１０記載の方法。
【請求項１２】
前記ショットキーコンタクトが前記オーミックコンタクトの後に形成されることを特徴とする請求項１０記載の方法。
【請求項１３】
前記ショットキーコンタクトが形成される前に、前記オーミックコンタクトをアニールすることを特徴とする請求項１０記載の方法。
【請求項１４】
請求項１０の前記方法によって作られる半導体装置。
【請求項１５】
ラテラルジャンクション電界効果型トランジスタ及びバーチカルジャンクション電界効果型トランジスタを備えるモノリシック集積回路であって、
前記ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第１の主要面の一部分に形成されたｐ型半導体材料のバッファ層と、
前記バッファ層上にあると共に前記バッファ層と非同一の広がりを持ち、これにより前記バッファ層の一部分が露出されるｎ型半導体材料のチャネル層と、
前記ラテラルジャンクション電界効果型トランジスタはまた、前記チャネル層上で離間した関係にあるｎ型半導体材料の不連続なソース及びドレイン領域と、
前記ソース及びドレイン領域間のチャネル層に形成されると共に、整流ジャンクションを前記チャネル層を用いて形成するｐ型半導体材料ゲート領域と、
前記ソース領域、前記ゲート領域、前記ドレイン領域及び前記バッファ層の前記露出した部分上にオーミックコンタクトを有し、
前記バーチカルジャンクション電界効果型トランジスタは、
前記バッファ層からラテラルに離間する前記ドリフト層の前記第１の主要面上のｎ型半導体材料のチャネル層と、
前記チャネル層上で離間したｎ型半導体材料の１又はそれ以上の不連続なソース領域と、
前記１又はそれ以上の前記ソース領域に隣接する前記チャネル層に形成されると共に、整流ジャンクションを前記チャネル層で形成するｐ型半導体材料のゲート領域と、
前記ゲート及びソース領域上にオーミックコンタクトを有し、
前記ドリフト層は基板の第１の主要面上にあり、
電気的接触は前記基板の前記第１の主要面と対向する前記基板の第２の主要面上にあることを特徴とする集積回路。
【請求項１６】
ｎ型半導体材料のドレイン層が前記ドリフト層及び前記基板の前記第１の主要面の間にあることを特徴とする請求項１５記載の集積回路。
【請求項１７】
前記ラテラルチャネルＪＦＥＴの前記ソース接触及び前記バーチカルチャネルＪＦＥＴの前記ゲート接触間の第１の電気接続と、
前記ラテラルチャネルＪＦＥＴの前記ゲート及びバッファ層接触間の第２の電気接続と、
前記ラテラルチャネルＪＦＥＴの前記ドレイン接触及び前記バーチカルチャネルＪＦＥＴの前記ソース接触間の第３の電気接続をさらに備えることを特徴とする請求項１５記載の集積回路。
【請求項１８】
前記ドリフト層に形成されたｐ型半導体材料の１又はそれ以上のリングをさらに備えると共に前記ラテラルジャンクション電界効果型トランジスタの周囲を囲むことを特徴とする請求項１５記載の集積回路。
【請求項１９】
前記ドリフト層に形成されたｐ型半導体材料の１又はそれ以上のリングをさらに備
えると共に前記バーチカルジャンクション電界効果型トランジスタの周囲を囲むことを特徴とする請求項１５記載の集積回路。
【請求項２０】
ラテラルジャンクション電界効果型トランジスタ及びバーチカルジャンクション電界効果型トランジスタを備えるモノリシック集積回路であって、
前記ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第１の主要面の一部分に形成されたｐ型半導体材料のバッファ層と、
前記バッファ層上にあると共に前記バッファ層と非同一の広がりを持ち、これにより前記バッファ層の一部分が露出されるｎ型半導体材料のチャネル層と、
前記チャネル層上で離間したｎ型半導体材料の不連続のソース及びドレイン領域と、
前記ソース及びドレイン領域間のチャネル層に形成されると共に、金属半導体整流ジャンクションを前記チャネル層で形成する金属半導体と、
前記ソース領域、前記ドレイン領域及び前記バッファ層の前記露出した部分上にオーミックコンタクトを有し、
前記バーチカルジャンクション電界効果型トランジスタは、
前記バッファ層からラテラルに離間する前記ドリフト層の前記第１の主要面上に１又はそれ以上の隆起した領域を有し、該領域の夫々は、前記第１のドリフト層の前記第１の主要面上にあると共に前記ラテラルジャンクション電界効果型トランジスタから離間されるｎ型半導体材料のチャネル領域と、前記チャネル領域上のｎ型半導体材料のソース領域を備え、
またバーチカルジャンクション電界効果型トランジスタは、前記１又はそれ以上の隆起した領域に隣接する前記ドリフト層上に、金属半導体整流ジャンクションを前記ドリフト層及び前記チャネル領域を用いて形成する金属層と、
前記ソース領域上にオーミックコンタクトを有し、
前記ドリフト層は基板の第１の主要面上にあり、
電気的接触は前記基板の前記第１の主要面と対向する前記基板の第２の主要面上にあることを特徴とする集積回路。
【請求項２１】
ｎ型半導体材料のドレイン層が前記ドリフト層及び前記基板の前記第１の主要面の間にあることを特徴とする請求項２０記載の集積回路。
【請求項２２】
前記ラテラルジャンクション電界効果型トランジスタの前記ソース接触及び前記バーチカルジャンクション電界効果型トランジスタの金属層間の第１の電気接続と、
前記ラテラルジャンクション電界効果型トランジスタの金属層及びバッファ接触間の第２の電気接続と、
前記ラテラルジャンクション電界効果型トランジスタの前記ドレイン接触及び前記バーチカルジャンクション電界効果型トランジスタの前記ソース接触間の第３の電気接続を有することを特徴とする請求項２０記載の集積回路。
【請求項２３】
前記ドリフト層に形成されたｐ型半導体材料の１又はそれ以上のリングをさらに備えると共に前記ラテラルチャネルジャンクション電界効果型トランジスタの周囲を囲むことを特徴とする請求項２０記載の集積回路。
【請求項２４】
前記ドリフト層に形成されたｐ型半導体材料の１又はそれ以上のリングをさらに備えると共に前記バーチカルチャネルジャンクション電界効果型トランジスタの周囲を囲むことを特徴とする請求項２０記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、係属中の米国特許出願番号第１１／７８３，２２４号（出願日２００７年４月６日）の一部継続出願である。この一部継続出願は米国特許出願番号第１１／０００，２２２号（出願日：２００４年１２月１日、現在は米国特許第７，２０２，５２８号）の継続出願であって、米国特許出願第６０／５８５，８８１号（出願日：２００４年７月８日）及び米国特許出願第１０／９９９，９５４号（出願日：２００４年１２月１日、現在は米国特許第７，１１９，３８０号）に関連する。上述の各出願は、その全体が本明細書中に参考として援用される。
【背景技術】
【０００２】
本発明は、概括的に電界効果型トランジスタ（ＦＥＴ）に関し、特にワイドバンドギャップ半導体材料で形成されたそのようなトランジスタに関する。さらに、本発明は、低電圧制御回路網を備えているモノリシックおよびハイブリッドな集積回路、および上記トランジスタを用いて組み立てられた電源スイッチに関する。
【０００３】
炭化珪素（ＳｉＣ）またはＩＩＩ属窒素化合物半導体（例えば、ガリウム窒素またはＧａＮ）のようなワイドバンドギャップ半導体材料（ＥＧ＞２ｅＶという条件）は、高電力、耐高温および／または耐放射線性の電子工学における使用にとって非常に魅力的である。シングルまたはマルチチップのワイドバンドギャップパワー半導体モジュール内へのパワートランジスタおよび制御回路網のモノリシックまたはハイブリッドな集積化は、システムの効率性および信頼性を向上させるためにそのようなアプリケーションに対して大変望ましい。
【０００４】
ＳｉＣスマートパワー技術は、近年における議論の話題となっているが、限られた科学的調査しか行われていない。電源スイッチおよび制御回路網の両方の操作に関して提案される解決法に対しては、懐疑的な意見が出されている。
【０００５】
材料の特性および処理技術の基本的な違いのせいで、相補型金属酸化物半導体（ＣＭＯＳ）または直接結合ＦＥＴロジック（ＤＣＦＬ）のような従来のＳｉまたはＧａＡｓ回路（ＩＣ）技術は、多くの場合においてワイドバンドギャップ半導体に簡単には移転され得ない。ＳｉＣ ＮＭＯＳおよびＣＭＯＳのデジタルおよびアナログＩＣ製作に対するいくつかの試みが、過去１０年間に報告されてきた（例えば、非特許文献１、非特許文献２）。ＳｉＣを用いたモノリシックＣＭＯＳ集積デバイスおよび該デバイスの製作方法は、特許文献１に開示される。さらに、ＳｉＣラテラルＤＭＯＳ電界効果型トランジスタ（ＬＤＭＯＳＦＥＴ）に対する最近の開発（例えば、特許文献２、非特許文献３）は、理論的には、スマートパワーエレクトロニクスにおける使用に対し、ＭＯＳＦＥＴベースの制御回路網および電源スイッチのモノリシック集積化を考慮している。しかし、様々な問題が、高温および／または大きな熱を寛容することが要求されるアプリケーションにおけるＭＯＳＦＥＴベースのＳｉＣ集積回路の使用を制限する。そのような最初の問題は、オン状態絶縁体の信頼性であって、ＳｉＯ２に対するＳｉＣの伝導帯オフセットが、珪素の伝導帯オフセットと比較してはるかに小さいという結果による。この問題はさらに、高温および極度の放熱環境においてより重大になる。他の問題は、ＳｉＣ／ＳｉＯ２界面における高界面状態密度による低インバージョンチャネルモビリティ、および界面状態のイオン化による温度を伴った顕著な閾値電圧のシフトを含む。
【０００６】
ＳｉＣスマートパワーエレクトロニクスで使用する別のトランジスタ候補であるＳｉＣバイポーラジャンクショントランジスタ（ＢＪＴ）もまた、低電流ゲインおよび高制御ロスを招く、エミッタとベースとの間の表面上の高再結合速度などの界面関連の問題から障害を受ける。
【０００７】
ＳｉＣスマートパワーエレクトロニクスで使用する別のトランジスタ候補は、金属半導体電界効果型トランジスタ（ＭＥＳＦＥＴ）である。ＳｉＣ ＭＥＳＦＥＴモノリシックマイクロ波集積回路（ＭＭＩＣ）は、最近１０年間に目覚しい発達を遂げたにもかかわらず（例えば、非特許文献４）、ＳｉＣ ＭＥＳＦＥＴロジックおよびアナログ回路を組み立てるための公表された試みは殆んどない（例えば、非特許文献５）。
【０００８】
ＭＯＳＦＥＴおよびＭＥＳＦＥＴによる取り組みの代替案は、（特許文献３に開示されるｎ型およびｐ型チャネルの）相補型またはエンハンスト・デプレーション型（ｎ型チャネル）のいずれかで実装されるラテラルＪＦＥＴベースの集積回路の使用である。ＳｉＣ ＪＦＥＴは、放熱に対して耐性があることが分かっており、温度に伴う閾値電圧シフトは極めて僅かであることを表している。高温常時オンパワーバーチカルジャンクション電界効果型トランジスタ（ＶＪＦＥＴ）の開発に関する有望な結果が、近年公表された（例えば、非特許文献６）。しかし、該トランジスタの優れた電流電導率および電圧ブロッキング能力にもかかわらず、これらのトランジスタの主要な欠点は、該トランジスタは「常時オン」デバイスであるということである。システムレベルにおいて、これはよく、追加の（負の）供給電圧および短絡回路保護を要求する。
【０００９】
常時オフＳｉＣ高電圧ＶＪＦＥＴスイッチを作る数度の試みが、近年報告された。通常、これらのデバイスは、ラテラルおよびバーチカルの両方のチャネル領域を含む（例えば、特許文献４、特許文献５、特許文献６）。しかし、これらのデバイスは、デバイスブロッキング能力と固有オン抵抗との間で大きな矛盾を示す。例えば、７５μｍで７ｘ１０１４ｃｍ−３のｎ型ドリフト領域を有するＶＪＦＥＴは、ゼロのゲート−ソース間電圧で５．５ｋＶを超えるブロックが可能であった（非特許文献７）。同時に、このデバイスは、２００ｍΩ＊ｃｍ３より多い固有オン抵抗（Ｒｓｐ−ｏｎ）を表した。この厚さおよびドーピングから概算されるこのドリフト層の本来の抵抗は、６０ｍΩ＊ｃｍ３を僅かに超えるものであり、オン抵抗の残りは、チャネル領域の寄与によるものである。
【００１０】
ＳｉＣ電力ＶＪＦＥＴの固有オン抵抗を減らすために、これらのデバイスは、高ポジティブゲート−ソース間電圧を印加することによってバイポーラ型で駆動され得る。例えば、上述され、非特許文献７に開示されるデバイスは、５Ｖのゲート−ソース間バイアスが印加されたときには、６６．７ｍΩ＊ｃｍ３のＲｓｐ−ｏｎを表した（非特許文献８）。しかし、この取り組みは、高ゲート電流による重大な電力損失を導き得る。
【００１１】
別の取り組みは、常時オンデバイスが常時オフ型で動作され得るように、常時オンデバイスを制御するための特別な回路および方法を用いることである。高電圧ＪＦＥＴを伴う低電圧制御ＪＦＥＴのカスコード接続は、制御ＪＦＥＴのドレインが高電圧デバイスのソースに接続され、高電圧ＪＦＥＴのゲートが制御ＪＦＥＴのソースに接続されているが、特許文献７に開示される。そのようなカスコード接続をモノリシックに実装するコンパウンド電界効果型トランジスタもまた、特許文献８に開示される。同類タイプのカスコード回路が、特許文献９に開示されており、それは、低電圧常時オフデバイスが、高電圧常時オンデバイスを制御する。より最近において、上記の構成のＳｉ ＭＯＳＦＥＴによって制御される常時オンＳｉＣ ＶＪＦＥＴが、いくつかのグループによって報告される（例えば、非特許文献９）。この集積電力スイッチは、優秀な電圧ブロッキングおよび電流伝導能力、および高スイッチングスピードを証明した。しかし、常時オンＳｉＣ ＶＪＦＥＴにおける電力の制御のためのシリコンＭＯＳＦＥＴの使用は、カスコードの温度範囲および放熱に対する耐性の両方を著しく制限する。従って、一般的に、ワイドバンド常時オフ電源スイッチングデバイス、特にワイドバンドギャップ半導体内に組み立てられた制御回路網と一体化されたそのような電源スイッチに対するニーズが今もある。
【００１２】
【特許文献１】米国特許第６，３４４，６６３号明細書
【特許文献２】米国特許第５，７１０，４５５号明細書
【特許文献３】米国特許第６，５０３，７８２号明細書
【特許文献４】米国特許第６，６００，１９２号明細書
【特許文献５】米国特許第６，６９３，３２２号明細書
【特許文献６】米国特許出願公開第２００３／００８９９３０号明細書
【特許文献７】米国特許第３，７６７，９４６号明細書
【特許文献８】米国特許第４，１０７，７２５号明細書
【特許文献９】米国特許第４，６６３，５４７号明細書
【非特許文献１】Ｗ．Ｘｉｅら、「Ｍｏｎｏｌｉｔｈｉｃ ＮＭＯＳ Ｄｉｇｉｔａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｉｎ ６Ｈ−ＳｉＣ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、１９９４年１１月１１日、第１５巻、第１１号、ｐ．４５５−４５７
【非特許文献２】Ｄ．Ｍ．Ｂｒｏｗｎら、「Ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ ｐｌａｎａｒ ＩＣ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ｆｉｒｓｔ ｍｏｎｏｌｉｔｈｉｃ ＳｉＣ ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ ＩＣ」、Ｔｒａｎｓａｃｔｉｏｎｓ ｏｆ ２ｎｄ Ｉｎｔ． Ｈｉｇｈ−Ｔｅｍｐ． Ｅｌｅｃ． Ｃｏｎｆ．（ＨｉＴＥＣ）、１９９４年、ｐ．ＸＩ−１７−Ｘｉ−２２
【非特許文献３】Ｉ．Ｓａｎｋｉｎら、「Ｏｎ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ６Ｈ−ＳｉＣ ＬＤＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ｓｉｌａｎｅ−ａｍｂｉｅｎｔ ｉｍｐｌａｎｔ ａｎｎｅａｌ」、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、２００１年９月、第４５巻、第９号、ｐ．１６５３−１６５
【非特許文献４】Ｓ．Ｔ．Ｓｈｅｐｐａｒｄら、「Ｈｉｇｈ ｐｏｗｅｒ ｈｙｂｒｉｄ ａｎｄ ＭＭＩＣ ａｍｐｌｉｆｉｅｒｓ ｕｓｉｎｇ ｗｉｄｅ−ｂａｎｄｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ ｏｎ ｓｅｍｉ−ｉｎｓｕｌａｔｉｎｇ ＳｉＣ ｓｕｂｓｔｒａｔｅｓ」、Ｄｉｇｅｓｔ ｏｆ ６０ｔｈ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ、２００２年６月２４〜２６日、ｐ．１７５−１７８
【非特許文献５】Ｍ．Ｐ．Ｌａｍ、「Ｉｏｎ ｉｍｐｌａｎｔ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ６Ｈ−ＳｉＣ ＭＥＳＦＥＴｓ ｄｉｇｉｔａｌ ＩＣｓ」、Ｄｉｇｅｓｔ ｏｆ ５４ｔｈ Ａｎｎｕａｌ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ、１９９６年６月２４〜２６日、ｐ．１５８−１５９
【非特許文献６】Ｊ．Ｎ．Ｍｅｒｒｅｔｔら、「Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｖｅｒｔｉｃａｌ Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ Ｏｐｅｒａｔｅｄ ａｔ Ｊｕｎｃｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅｓ Ｅｘｃｅｅｄｉｎｇ ３００℃」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＭＡＰＳ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ａｎｄ Ｅｘｈｉｂｉｔｉｏｎ ｏｎ Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｅｌｅｃｔｒｏｎｉｃｓ （ＨｉＴＥＣＨ ２００４）、Ｎｅｗ Ｍｅｘｉｃｏ州 Ｓａｎｔａ Ｆｅ、２００４年５月１７〜２０日
【非特許文献７】Ｋ．Ａｓａｎｏら、「５．５ｋＶ ｎｏｒｍａｌｌｙ−ｏｆｆ ｌｏｗ ＲｏｎＳ ４Ｈ−ＳｉＣ ＳＥＪＦＥＴ」、Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ，２００１、ＩＳＰＳＤ ’０１、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １３ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ、２００１年６月４〜７日、ｐ．２３−２６
【非特許文献８】Ｙ．Ｓｕｇａｗａｒａら、「４Ｈ−ＳｉＣ ｈｉｇｈ ｐｏｗｅｒ ＳＩＪＦＥＴ ｍｏｄｕｌｅ」、Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ａｎｄ ＩＣｓ， ２００３、Ｐｒｏｃｅｅｄｉｎｇｓ，ＩＳＰＳＤ ’０３、２００３ ＩＥＥＥ １５ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ、２００３年４月１４〜１７日、ｐ．１２７−１３０
【非特許文献９】Ｐ．Ｆｒｉｅｄｒｉｃｈｓら、「ＳｉＣ ｐｏｗｅｒ ｄｅｖｉｃｅｓ ｗｉｔｈ ｌｏｗ ｏｎ−ｒｅｓｉｓｔａｎｃｅ ｆｏｒ ｆａｓｔ ｓｗｉｔｃｈｉｎｇ ａｐｐｌｉｃａｔｉｏｎｓ」、Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ，２０００、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １２ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ、２０００年５月２２〜２５日、ｐ．２１３−２１６
【発明の開示】
【課題を解決するための手段】
【００１３】
第１のマスクをｎ型半導体材料の層の上に配置する工程を備える方法であって、前記ｎ型半導体材料の層はｐ型半導体材料の第１の層の上にあり、前記ｐ型半導体材料の第１の層は基板上にあり、前記方法はまた、前記ｎ型半導体材料の層を、前記第１のマスクの開口部を介して、エッチされた領域及び前記エッチングされた領域に隣接する側壁を有する隆起した領域を形成するため選択的にエッチングする工程と、前記第１のマスクを除去する工程と、ｐ型半導体材料の第２の層を、ｎ型半導体材料の層の前記エッチされた及び隆起した領域上でエピタキシャル成長させる工程と、前記エッチされた領域上の前記ｐ型半導体材料の第２の層の一部分、及び前記隆起した領域上の前記ｐ型半導体材料の第２の層の一部分を覆う、前記ｐ型半導体材料上の第２のマスクを配置する工程と、少なくとも一つの隆起したｐ型特性を前記エッチされた領域上に形成する、また、少なくとも一つの隆起したｐ型特性を前記隆起した領域上で形成し、前記隆起したｐ型特性に隣接するように及びその間にある前記ｎ型半導体材料の下位層の一部分を選択的に露出させるため、前記第２のマスクの開口部を介してｐ型半導体材料の第２の層を介して選択的にエッチングする工程と、任意で、前記エッチされた領域と対向する前記隆起した位置上の前記隆起したｐ型特性に隣接する前記ｎ型半導体材料層の露出した部分上に第３のマスクを配置する工程と、前記エッチされた領域上に第１の非インプラント領域、前記隆起した領域上に第２の非インプラント領域、及び前記ｎ型半導体材料の層のｎ型インプラント領域を形成するため、前記露出した下位層のｎ型半導体材料内にｐ型ドーパントを選択的にインプラントする工程と、前記第２のマスクを除去する工程と、前記隆起したｐ型特性上及び前記ｎ型半導体材料内の前記インプラント領域上にオーミックコンタクトを形成する工程を備える方法がもたらされる。
【００１４】
第１のマスクを基板上にあるｎ型半導体材料の第１の層の上に配置する工程と、前記第１の層の非インプラント領域に隣接するｐ型インプラント領域を形成するため、前記第１の層のｐ型ドーパントを前記第１のマスクを用いて選択的にインプラントする工程と、前記第１のマスクを除去する工程と、ｎ型半導体材料の第３の層を前記第１の層の上でエピタキシャル成長させる工程と、ｎ型半導体材料の第４の層を前記第３の層の上でエピタキシャル成長させる工程と、第２のマスクを前記第４の層の上に配置する工程と、前記第２のマスクの開口部を介して下位の第３の層を露出させることにより、ｎ型半導体材料の隆起した特性を前記第１の層の前記ｐ型インプラント領域上に、及び１又はそれ以上のｎ型半導体材料の隆起した特性を前記第１の層の前記非インプラント領域上に形成するため、前記第４の層を介して選択的にエッチする工程と、前記第３の層のｐ型インプラント領域を、前記ｎ型半導体材料の隆起した特性間及びそれに隣接するよう形成するため、前記第２のマスクの開口部を介して前記第３の層にｐ型ドーパントをインプラントする工程と、前記第２のマスクを除去する工程と、前記隆起した特性及び前記第１の層の前記ｐ型インプラント領域上の前記隆起した特性間の場所を覆い、また、前記第１の層の非インプラント領域上の１又はそれ以上の隆起した特性及びそれと隣接する場所を覆う第３のマスクを配置する工程と、前記下位の第１の層のｐ型インプラント領域及び非インプラント領域を露出させることにより、第１及び第２の隆起した構造を形成するため、前記第３のマスクを用い、前記第３の層を介して選択的にエッチングする工程と、前記第３のマスクを除去する工程と、前記第１及び第２の隆起した構造及び前記第１の隆起した構造に隣接するｐ型のインプラントされた第１の層の領域を覆う第４のマスクを配置する工程と、前記第１及び第２の隆起した構造に隣接する及びその間にあるｎ型半導体材料の前記第１の層のｐ型インプラント領域を介して、前記第４のマスクを用い、選択的にエッチングする工程と、前記第４のマスクを除去する工程と、前記ｎ型半導体材料の隆起した特性の露出した面上、及び露出したｐ型インプラント領域上にオーミックコンタクトを形成する工程を備え、前記第１の隆起した構造は前記隆起した特性を前記第１の層の前記ｐ型インプラント領域及び前記第１及び第２の隆起した構造の間にある前記第３の層の前記ｐ型インプラント領域上に有し、また前記第２の隆起した構造は前記１又はそれ以上の隆起した特性を前記第１の層の前記非インプラント領域上及びそれに隣接する前記第３の層のｐ型インプラント領域上に有することを特徴とする方法がもたらされる。
【００１５】
第１のマスクを基板上にあるｎ型半導体材料の第１の層の上に配置する工程と、前記第１の層の非インプラント領域に隣接するｐ型インプラント領域を形成するため、前記第１のマスクを用いて、前記ｎ型半導体材料の第１の層のｐ型ドーパントを選択的にインプラントする工程と、前記第１のマスクを除去する工程と、ｎ型半導体材料の第３の層を前記第１の層の上でエピタキシャル成長させる工程と、ｎ型半導体材料の第４の層を前記第３の層の上でエピタキシャル成長させる工程と、第２のマスクを前記第４の層の上に配置する工程と、前記第２のマスクの開口部を介して下位の第３の層を露出させることにより、ｎ型半導体材料の隆起した特性を前記第１の層の前記ｐ型インプラント領域上に、及び１又はそれ以上のｎ型半導体材料の隆起した特性を前記第１の層の前記非インプラント領域上に形成するため、前記第４の層を介して選択的にエッチングする工程と、前記第２のマスクを除去する工程と、前記隆起した特性及び前記第１の層の前記ｐ型インプラント領域上の前記隆起した特性間の場所を覆い、また、前記第１の層の前記非インプラント領域上の隆起した特性を覆う前記第３のマスクを配置する工程と、前記下位の第１の層のｐ型インプラント領域及び非インプラント領域を露出させることにより、第１及び第２の隆起した構造を形成するため、前記第３のマスクを用い、前記第３の層を介して選択的にエッチングする工程を備え、前記第３のマスクを除去する工程と、前記ｎ型半導体材料の隆起した特性の露出した面上、及び前記第１の層の露出したｐ型インプラント領域上にオーミックコンタクトを形成する工程を備え、前記ｐ型インプラント領域上の前記隆起した特性間の前記第２の層、前記第２の隆起した構造に隣接する前記第１の層の前記非インプラント部分、及び前記第２の隆起した構造の前記側壁上の前記第３の層の材料上に、ショットキーコンタクトを形成する工程を備える方法であって、前記第１の隆起した構造は前記隆起した特性を前記第１の層の前記ｐ型インプラント領域及び前記第１及び第２の隆起した構造の間にある前記第３の層の前記領域上に有し、また前記第２の隆起した構造は前記１又はそれ以上の隆起した特性を前記第１の層の前記非インプラント領域上及びそれに隣接する前記第３の層のｐ型インプラント領域上に有することを特徴とする方法がもたらされる。
【００１６】
ラテラルジャンクション電界効果型トランジスタ及びバーチカルジャンクション電界効果型トランジスタを備えるモノリシック集積回路であって、前記ラテラルジャンクション電界効果型トランジスタは、ドリフト層の第１の主要面の一部分に形成されたｐ型半導体材料のバッファ層と、前記バッファ層上にあると共に前記バッファ層と非同一の広がりを持ち、これにより前記バッファ層の一部分が露出されるｎ型半導体材料のチャネル層と、前記ラテラルジャンクション電界効果型トランジスタはまた、前記チャネル層上で離間した関係にあるｎ型半導体材料の不連続なソース及びドレイン領域と、前記ソース及びドレイン領域間のチャネル層に形成されると共に、整流ジャンクションを前記チャネル層を用いて形成するｐ型半導体材料ゲート領域と、前記ソース領域、前記ゲート領域、前記ドレイン領域及び前記バッファ層の前記露出した部分上にオーミックコンタクトを有し、前記バーチカルジャンクション電界効果型トランジスタは、前記バッファ層からラテラルに離間する前記ドリフト層の前記第１の主要面上のｎ型半導体材料のチャネル層と、前記チャネル層上で離間したｎ型半導体材料の１又はそれ以上の不連続なソース領域と、前記１又はそれ以上の前記ソース領域に隣接する前記チャネル層に形成されると共に、整流ジャンクションを前記チャネル層で形成するｐ型半導体材料のゲート領域と、前記ゲート及びソース領域上にオーミックコンタクトを有し、前記ドリフト層は基板の第１の主要面上にあり、電気的接触は前記基板の前記第１の主要面と対向する前記基板の第２の主要面上にあることを特徴とする集積回路がもたらされる。
【００１７】
ラテラルジャンクション電界効果型トランジスタ及びバーチカルジャンクション電界効果型トランジスタを備えるモノリシック集積回路であって、前記ラテラルジャンクション電界効果型トランジスタは、ドリフト層の第１の主要面の一部分に形成されたｐ型半導体材料のバッファ層と、前記バッファ層上にあると共に前記バッファ層と非同一の広がりを持ち、これにより前記バッファ層の一部分が露出されるｎ型半導体材料のチャネル層と、前記チャネル層上で離間したｎ型半導体材料の不連続のソース及びドレイン領域と、前記ソース及びドレイン領域間のチャネル層に形成されると共に、金属半導体整流ジャンクションを前記チャネル層で形成する金属半導体と、前記ソース領域、前記ドレイン領域及び前記バッファ層の前記露出した部分上にオーミックコンタクトを有し、前記バーチカルジャンクション電界効果型トランジスタは、前記バッファ層からラテラルに離間する前記ドリフト層の前記第１の主要面上に１又はそれ以上の隆起した領域を有し、該領域の夫々は、前記第１のドリフト層の前記第１の主要面上にあると共に前記ラテラルジャンクション電界効果型トランジスタから離間されるｎ型半導体材料のチャネル領域と、前記チャネル領域上のｎ型半導体材料のソース領域を備え、
またバーチカルジャンクション電界効果型トランジスタは、前記１又はそれ以上の隆起した領域に隣接する前記ドリフト層上に、金属半導体整流ジャンクションを前記ドリフト層及び前記チャネル領域を用いて形成する金属層と、前記ソース領域上にオーミックコンタクトを有し、前記ドリフト層は基板の第１の主要面上にあり、電気的接触は前記基板の前記第１の主要面と対向する前記基板の第２の主要面上にあることを特徴とする集積回路がもたらされる。
【図面の簡単な説明】
【００１８】
【図１】図１は、エンハンスト・デプレーション型ＬＴＪＦＥＴを備えているモノリシックインバータ回路の概略断面図である。
【図２】図２は、ビルトインＰｉＮダイオードを有するエンハンスト・デプレーション型ＬＴＪＦＥＴを備えている、モノリシック常時オフＪＦＥＴの概略断面図である。
【図３Ａ】図３Ａは、ビルトインＰｉＮダイオードを有するエンハンスト・デプレーション型ＬＴＪＦＥＴを備えている、モノリシック常時オフＪＦＥＴ集積回路の回路表示である。
【図３Ｂ】図３Ｂは、ビルトインＰｉＮダイオードを有するエンハンスト・デプレーション型ＬＴＪＦＥＴを備えている、モノリシック常時オフＪＦＥＴ集積回路の実施例のレイアウトである。
【図４】図４は、ＳＢＤまたはＪＢＳダイオードと一体化となったエンハンスト・デプレーション型ＬＴＪＦＥＴを用いて組み立てられたモノリシック常時オフＪＦＥＴの概略断面図の表示である。
【図５Ａ】図５Ａは、ＳＢＤまたはＪＢＳダイオードと一体化されたエンハンスト・デプレーション型ＬＴＪＦＥＴを備えているモノリシック常時オフＪＦＥＴ集積回路の回路表示である。
【図５Ｂ】図５Ｂは、ＳＢＤまたはＪＢＳダイオードと一体化されたエンハンスト・デプレーション型ＬＴＪＦＥＴを備えるモノリシック常時オフＪＦＥＴ集積回路の実施例のレイアウトである。
【図６】図６は、ビルトインＰｉＮダイオードを有するエンハンスト型ＬＴＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられたハイブリッド常時オフＪＦＥＴの概略断面図である。
【図７】ＳＢＤまたはＪＢＳダイオードと一体化されたエンハンスト型ＬＴＪＦＥＴまたはデプレーション型ＶＪＦＥＴを用いて組み立てられたハイブリッド常時オフＪＦＥＴの概略断面図である。
【図８】図８は、ビルトオンチップ低電圧高電流エンハンストメント型ＬＴＪＦＥＴを駆動し、ディスクリート高電圧常時オン電源ＶＪＦＥＴとカスコードで接続されるモノリシックＬＴＪＦＥＴタイマー回路の回路図である。
【図９】図９は、エンハンスト・デプレーション型過剰成長ゲートＬＪＦＥＴを用いて組み立てられたモノリシックインバータ回路の概略断面図である。
【図１０】図１０は、エンハンスト型過剰成長ゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを備えている、ハイブリッド常時オフＪＦＥＴの概略断面図である。
【図１１】図１１は、低電圧エンハンスト型ＬＪＦＥＴおよび高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを備えている、ハイブリッド常時オフＪＦＥＴ電源スイッチの概略断面図の表示である。
【図１２】エンハンスト・デプレーション型インプラントゲートＬＪＦＥＴを用いて組み立てられたモノリシックインバータ回路の概略断面図の表示である。
【図１３】図１３は、エンハンスト・デプレーション型インプラントゲートＬＪＦＥＴを用いて組み立てられたモノリシック常時オフＪＦＥＴ集積回路の概略断面図の表示である。
【図１４】図１４は、エンハンスト型インプラントゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられたハイブリッド常時オフＪＦＥＴ集積回路の概略断面図である。
【図１５】図１５は、エンハンスト型デュアルゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられたハイブリッド常時オフＪＦＥＴ集積回路の概略断面図であり、ＬＪＦＥＴの底部ゲートは、ドリフト領域にインプラントされている。
【図１６】図１６は、エンハンスト型デュアルゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられるハイブリッドガードリング限界常時オフＪＦＥＴの概略断面図の表示であり、ＬＪＦＥＴの底部ゲートおよびガードリングは、ドリフト領域にインプラントされる。
【図１７】図１７は、ショットキーゲートを有するエンハンスト型デュアルゲートＬＪＦＥＴおよびデプレーション型ＶＪＦＥＴを用いて組み立てられる、ハイブリッドガードリング限界常時オフＪＦＥＴの概略断面図の表示であり、ＬＪＦＥＴの底部ゲートおよびガードリングは、ドリフト領域にインプラントされる。
【図１８Ａ】図１８Ａは、ＳｉＣ ＬＴＪＦＥＴ集積スイッチの模擬のデバイス構造図である。
【図１８Ｂ】図１８Ｂは、ＳｉＣ ＬＴＪＦＥＴ集積スイッチの模擬の概略断面図である。
【図１８Ｃ】図１８Ｃは、ＳｉＣ ＬＴＪＦＥＴ集積スイッチの模擬の出力ＤＣ特性を示すグラフである。
【図１８Ｄ】図１８Ｄは、ＳｉＣ ＬＴＪＦＥＴ集積スイッチの模擬の出力ＤＣ特性を示すグラフである。
【図１９Ａ】図１９Ａは、ハイブリッド常時オフ９００Ｖ電源スイッチの写真である。
【図１９Ｂ】図１９Ｂは、ハイブリッド常時オフ９００Ｖ電源スイッチの回路の表示図である。
【図１９Ｃ】図１９Ｃは、ハイブリッド常時オフ９００Ｖ電源スイッチの測定特性を示すグラフである。
【図１９Ｄ】図１９Ｄは、ハイブリッド常時オフ９００Ｖ電源スイッチの測定特性を示すグラフである。
【図２０Ａ】図２０Ａは、ハイブリッド常時オフ９００Ｖ電源スイッチの回路図である。
【図２０Ｂ】図２０Ｂは、ハイブリッド常時オフ９００Ｖ電源スイッチの測定内部電圧を示すグラフである。
【図２１Ａ】ＬＴＪＦＥＴの分散ドレイン抵抗の概略図である。
【図２１Ｂ】ＶＪＦＥＴの分散ドレイン抵抗の概略図である。
【図２１Ｃ】ラテラルドレイン層の異なるドーピングレベルに対する指の長さの関数として、ＶＪＦＥＴのバーチカルドレインの抵抗に対して正規化されたＬＴＪＦＥＴのラテラルドレイン層の抵抗を示すグラフである。
【図２２】図２２Ａ〜図２２Ｈは、図９および図１０に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２３】図２３Ａ〜図２３Ｈは、図１２および図１３に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２４】図２４Ａ〜図２４Ｊは、図１５に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２５】図２５Ａ〜図２５Ｄは、図１７に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２６】図２６Ａ〜図２６Ｈは、図９に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【図２７】図２７Ａ〜図２７Ｉは、図１０に述べられるようなモノリシック集積回路を作成するための方法を例示する。
【発明を実施するための形態】
【００１９】
本発明は、付随する図面および写真を参照しながら、これよりさらに詳細に記述され、本発明の好ましい実施形態は、実施例として炭化珪素（ＳｉＣ）半導体を用いて記述される。
【００２０】
炭化珪素は非常に多くの（すなわち２００よりも多い）異なる変形（ポリタイプ）で結晶する。最も重要なことは、３Ｃ−ＳｉＣ（立方単位格子、閃亜鉛鉱型）、２Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ（六角形単位格子、ウルツ鉱型）、１５Ｒ−ＳｉＣ（斜方六面体単位格子）である。４Ｈポリタイプは、電源デバイスにとってより魅力的であるが、それは、そのより高い電子移動度による。４Ｈ−ＳｉＣがより好まれるのだが、本発明は、例として、ガリウム窒化物および炭化珪素の他のポリタイプなどの他のワイドバンドギャップ半導体材料（Ｗｉｄｅ ｂａｎｄｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍａｔｅｒｉａｌｓ）から作られる、本明細書中に記述されるデバイスおよび集積回路に適応可能であることが理解される。
【００２１】
図１は、ラテラルトレンチジャンクション電界効果型トランジスタ（Ｌａｔｅｒａｌ Ｔｒｅｎｃｈ Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ）（ＬＴＪＦＥＴ）と呼ばれる、エンハンスト・デプレーション型の半導体デバイス（ｅｎｈａｎｃｅｄ ａｎｄ ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ）の概略断面図、およびモノリシックインバータ回路を形成するために用いられる電気的接続の概略図を示す。示されるように、インバータを形成するために用いられるデバイスは、ワイドバンドギャップ半導体材料基板上（１）に築かれ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を伴うｎ型のいずれかであり得る。図１に示されるように、デバイスは、ドレイン（３）、ドリフト（４）、チャネル（５）およびソース（６）のエピタキシャル成長したｎ型、およびｐ型のインプラントゲート領域（７）を備えている。デバイス構造は、プラズマエッチングおよびイオン注入を用いて規定され得る。図１に示される回路において、ソース、ゲート、およびドレイン領域に対するオーミックコンタクトは、ウェーハの同一側に形成され得、該デバイスがモノリシック集積回路で用いられることを可能にする。上述され図１に示されるデバイスの完全な記述およびこのデバイスに対する例示的な製作方法は、本明細書と同日に出願された、「Ｌａｔｅｒａｌ Ｔｒｅｎｃｈ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ｉｎ Ｗｉｄｅ Ｂａｎｄｇａｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｔｅｒｉａｌｓ， ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ， ａｎｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｉｎｃｏｒｐｏｒａｔｉｎｇ ｔｈｅ Ｔｒａｎｓｉｓｔｏｒｓ」と題する、米国特許出願第１０／９９９，９５４号（現在は米国特許第７，１１９，３８０号）に見られ、該出願は、その全体が本明細書中に参考として援用される。
【００２２】
図２は、シングルフィンガー（ｓｉｎｇｌｅ−ｆｉｎｇｅｒ）エンハンストメント・デプレーション型ＬＴＪＦＥＴを含み、かつビルトインＰｉＮダイオードを有する、モノリシック常時オフＪＦＥＴの概略図である。電気的接続の概略図も、図２に示される。図２に示されるように、該デバイスは、カスコード型の構成で接続されており、それによってエンハンストメント型トランジスタ（「ＥＪＦＥＴ」と参照される）のドレインが、デプレーション型トランジスタ（「ＤＪＦＥＴ」と参照される）のソースに接続され、ＤＪＦＥＴのゲートが、制御ＥＪＦＥＴのソースと接続される。このデバイスのＤＪＦＥＴのゲート領域（７）とドリフト層（４）との間に形成されるｐ−ｎジャンクション部は、アンチパラレルフリーホイーリングＰｉＮダイオードと呼ばれるものを形成する。このダイオードの大きさは、インプラントゲート領域の幅によって規定され得る。
【００２３】
図２は、常時オフＪＦＥＴのシングルフィンガーデバイスの実装を示すが、実際はマルチフィンガーＬＴＪＦＥＴが用いられ得、電源スイッチを形成する。図３Ａおよび３Ｂは、モノリシックマルチフィンガー常時オフ電源スイッチの概略的な回路図（図３Ａ）および例示的なレイアウト設計（図３Ｂ）を示す。
【００２４】
スイッチによる損失を減らすために、図３Ａおよび図３Ｂに示されるＰｉＮダイオードは、ショットキーバリアダイオード（ＳＢＤ）またはジャンクションバリアショットキー（ＪＢＳ）ダイオードと取り替えられ得る。トレンチ構造にショットキーゲートを形成する方法は、２００４年７月８日に出願された、米国特許出願第６０／５８５，８８１号に開示されており、その全体が本明細書中に参考として援用される。図４は、集積フリーホイーリングＳＢＤまたはＪＢＳダイオードを有するモノリシック常時オフＪＦＥＴ電源スイッチの概略断面図を提供し、図５Ａおよび図５Ｂは、マルチフィンガーＬＴＪＦＥＴを用いてモノリシックに形成されるそのようなスイッチの概略的な回路図（図５Ａ）および例示的なレイアウト設計（図５Ｂ）を提供する。
【００２５】
図６および図７は、シングルフィンガー常時オフＪＦＥＴ電源スイッチの概略断面図であり、図中では、エンハンスメントモード低電圧ＬＴＪＦＥＴが、高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを制御する。図６は、ビルトインアンチパラレルＰｉＮダイオードを有するハイブリッドＪＦＥＴ電源スイッチを示し、図７は、高電圧ＶＪＦＥＴとモノリシックに集積したアンチパラレルＳＢＤまたはＪＢＳダイオードを備えているＪＦＥＴ電源スイッチを示す。
【００２６】
上述された技術の例示的な実装が、図８に示される。図８に示されるように、モノリシックＬＴＪＦＥＴタイマー回路は、ディスクリート高電圧常時オン電源ＶＪＦＥＴとカスコードで接続されるビルトオンチップ低電圧高電流エンハンストメント型ＬＴＪＦＥＴを駆動する。
【００２７】
該ＬＴＪＦＥＴの低い固有オン抵抗およびワイドバンドギャップ半導体に共通するトラッピング効果が無いので、高電圧適用においては、バーチカルチャネルマルチフィンガーＬＴＪＦＥＴが好ましいが、代替的なＪＦＥＴ構造（例えば、ラテラルチャネルを有するもの）もまた、常時オフ電源ＪＦＥＴスイッチを形成するために用いられ得る。図９〜図１７は、エンハンストメント・デプレーション型ラテラルトレンチジャンクション電界効果型トランジスタ（ＬＪＦＥＴ）を用いて組み立てられた集積ＪＦＥＴスイッチの様々な例示的実施形態を例証する。
【００２８】
図９は、過剰にエピタキシャル成長したゲートを有するエンハンストメント・デプレーション型ＬＪＦＥＴを含むラテラルチャネルＪＦＥＴ集積回路の電気的な接続の概略断面図である。図９に示されるように、集積回路は、モノリシックインバータ回路を形成する。インバータを形成するために用いられるＬＪＦＥＴは、ワイドバンドギャップ半導体基板（１）上に組み立てられ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を有するｎ型のいずれかであり得る。図９に示されるように、集積回路は、バッファ（２）およびチャネル（５ａ）のエピタキシャル成長したｎ型層、ならびにインプラントされたソースおよびドレイン（６ａ）領域、およびエピタキシャル成長したｐ型ゲート領域（７ａ）を備えている。デバイス構造は、プラズマエッチおよびイオン注入を用いて規定され得る。ソース、ゲートおよびドレイン領域に対するオーミックコンタクト（８）は、ウェーハの同一側に形成され得、モノリシック集積回路における該デバイスの使用を考慮している。
【００２９】
図１０は、過剰成長したゲート領域を有するエンハンストメント・デプレーション型ＬＪＦＥＴを用いて組み立てられる、モノリシック常時オフＪＦＥＴ電源スイッチのピッチの概略図である。電気的な接続の概略図から分かり得るように、該デバイスは、カスコード型の構成で接続されており、それによって低電圧エンハンストメント型ＬＪＦＥＴ（「ＥＬＪＦＥＴ」と参照される）が、高電圧デプレーション型トランジスタ（「ＤＬＪＦＥＴ」と参照される）のソースに接続され、ＤＬＪＦＥＴのゲートが、制御ＥＬＪＦＥＴのソースと接続される。
【００３０】
図１１は、ハイブリッド常時オフＪＦＥＴ電源スイッチの概略断面図を示し、図中において、低電圧ＥＬＪＦＥＴは、高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを制御する。
【００３１】
ソースおよびドレイン領域が、エピタキシャル成長したｎ型層およびゲート領域に形成される、そのような代替的ＬＪＦＥＴ構造もまた、用いられ得る。このタイプのデバイスは、図１２から図１７に示される。
【００３２】
図１２は、エンハンストメント・デプレーション型インプラントゲートＬＪＦＥＴを含むモノリシックインバータ回路の電気的な接続の概略断面図を示す。示されるように、インバータを形成するために用いられるデバイスは、ワイドバンドギャップ半導体基板（１）上に組み立てられ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を有するｎ型のいずれかであり得る。さらに示されるように、該デバイスは、バッファ（２）、チャネル（５ｂ）、ソースおよびドレイン（６）のエピタキシャル成長したｎ型層、ならびにインプラントゲート（７）領域を含む。
【００３３】
図１３は、エンハンストメント・デプレーション型インプラントゲートＬＪＦＥＴを用いて組み立てられたモノリシック常時オフＪＦＥＴ電源スイッチのピッチの概略断面図である。図１３に示されるように、ＤモードＬＪＦＥＴのドレインは、チャネル層（５ｂ）上のゲートからラテラルに間隔を置き、該デバイスの中でラテラルドリフト領域を形成する。
【００３４】
図１４は、常時オフＪＦＥＴ電源スイッチの概略断面図であり、図中において、エンハンストメント型低電圧インプラントゲートＬＪＦＥＴが、高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを制御する。
【００３５】
図１５は、モノリシック常時オフＪＦＥＴ電源スイッチの概略断面図であり、図中において、エンハンストメント型低電圧デュアルゲートＬＪＦＥＴが、高電圧ディスクリート常時オンデプレーション型ＶＪＦＥＴを制御する。図１５に示されるように、ＬＪＦＥＴの底部ゲートは、チャネル領域がドリフト領域（４）上に成長する前に、該領域にインプラントされる。
【００３６】
図１６は、図３Ｄに示されるデバイスの概略断面図であり、図中において、ＬＪＦＥＴの底部ゲートは、ガードリングとともにドリフト領域（４）にインプラントされる。ガードリングは、スイッチの電圧遮断能力を増すために用いられ得る。
【００３７】
図６、図７、図１１、図１４、図１５、図１６及び図１７中のデバイスに示されるエピタキシャル成長したｎ型層（３ａ）は任意である。この層は、エピタキシャル成長したｎ型層（４ａ）品質を向上させるため、基板の上で成長可能である。図６、図７、図１１、図１４、図１５、図１６及び図１７に示されるデバイスは、この層を含んでも含まなくてもよい。
【００３８】
インプラントｐ型ゲートを有するＦＥＴデバイスが上述されているが、ショットキーゲートもまた、常時オフＦＥＴ電源スイッチの製作に用いられ得る。図１７は、図１６に示されるように、デバイスの概略断面図であり、図中において、ＬＪＦＥＴのインプラントｐ型上部ゲートおよびディスクリート常時オンデプレーション型ＶＪＦＥＴのインプラントゲートは、ショットキーゲートと置き換えられる。示されるように、ディスクリート常時オンＦＥＴのショットキーゲートは、集積アンチパラレルフリーホイーリングダイオードとしても適する。
【００３９】
図１８Ａから図１８Ｄは、模擬のデバイス構造（図１８Ａ）、概略断面図（図１８Ｂ）およびＳｉＣ ＬＴＪＦＥＴ集積スイッチの出力ＤＣ特性を示すグラフ（図１８Ｃおよび図１８Ｄ）であり、ＥＪＦＥＴおよびＤＪＦＥＴの両方は、１ｃｍのチャネル外周を有する。
【００４０】
上述されたカスコード型電源スイッチの可能性の立証を行うために、該スイッチのハイブリッドの実施形態が、ディスクリートノンターミネートエンハンストメント・デプレーション型バーチカルＪＦＥＴを用いて構築された。図１９Ａから図１９Ｄは、写真（図１９Ａ）、概略図（図１９Ｂ）およびハイブリッド常時オフ９００Ｖ電源スイッチの計測特性を示すグラフ（図１９Ｃおよび図１９Ｄ）である。図１９Ｃおよび図１９Ｄから分かり得るように、デプレーション型デバイスによって誘導される比較的高い漏れ電流（ＩＤ＝３３０μＡ＠ＶＤＳ＝９００ＶおよびＶＧＳ＝０Ｖ）にもかかわらず、電圧制御ＳｉＣ電源スイッチは、わずか２．７５Ｖで制御された。
【００４１】
該スイッチの基本的な機能は、以下に記述され得る。ＨＩＧＨの制御レベルにおいて（例えばＶＧＳ＝２．７５Ｖ）、エンハンストモードトランジスタ（ＥＪＦＥＴ）が点けられる（ｔｕｒｎｅｄ ｏｎ）。デプレーション型トランジスタ（ＤＪＦＥＴ）のゲートとソースの間では、僅かな電圧降下しか起きず、従ってＤＪＦＥＴもまた点いている。ＥＪＦＥＴがＬＯＷの制御レベル（ＶＧＳ＝０．２５Ｖ）で消される場合には、そのドレインからソースへの電圧は、図２０Ｂに示されるように、４０〜５０Ｖに増える。この電圧は、ＤＪＦＥＴをピンチオフする。
【００４２】
集積スイッチの固有オン抵抗は、以下のように最小化され得る。第１に、ピンチオフ電圧の比率および両方のトランジスタ（例えばＥＪＦＥＴおよびＤＪＦＥＴ）のチャネル周囲は、調整され得、その結果として、該両方のトランジスタは、おおよそ等しいオン抵抗を有し、それゆえにどちらのトランジスタも全体的な電流を制限しない。第２に、デバイスは、ＤＪＦＥＴのゲートからソースへの破壊電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が、ＥＪＦＥＴのドレインからソースへの破壊電圧と同一またはそれよりも高くなるように構成され得る。
【００４３】
さらに、高電流マルチフィンガーＬＴＪＦＥＴの指の長さは、縮小され得、変更できる（ａｌｔｅｒａｌ）ドレイン領域の抵抗を、バーチカルｎ＋基板の抵抗と適合性を持たせた状態にする。図２１Ａおよび図２１Ｂは、ＬＴＪＦＥＴ（図２１Ａ）およびＶＪＦＥＴ（図２１Ｂ）の分散ドレイン抵抗の概略図、および、ラテラルドレイン層の異なるドーピングに対する指の長さの関数として、ＶＪＦＥＴのバーチカルドレインの抵抗に対して正規化されたＬＴＪＦＥＴのラテラルドレイン層の抵抗を示すグラフ（図２１Ｃ）である。図２１Ｃから分かり得るように、多量にドープされた１−μｍ厚のラテラルドレイン層（３）に対して、ＬＴＪＦＥＴの指の長さは、好ましくも１００μｍの長さを超えない。しかし、指の長さは、ドレイン層（３）の厚みおよび／またはドーピングレベルを増すことによって増加し得る。
【００４４】
図２２Ａから図２２Ｈは、図９で述べられたようなデバイスを作成する方法を例証する。図２２Ａは、基板（１）、エピタキシャル成長したｐ型層（２）、およびエピタキシャル成長したｎ型層（５ａ）を含むマルチ層構造を示す。エッチマスク（１０）は、図２２Ｂに示されるように、エピタキシャル成長したｎ型層（５ａ）の露出した表面に置かれる。エピタキシャル成長したｎ型層（５ａ）は、次いで図２２Ｂに示されるように、選択的にエッチされる（１２）。エッチマスク（１０）は、次いで取り除かれ、イオン注入マスク（１４）は、次いで図２２Ｄに示されるように、エピタキシャル成長したｎ型層（５ａ）のエッチされた表面上に配置される。マスク（１４）を介したｎ型ドーパントのイオン注入は、図２２Ｅに示されるように、エピタキシャル成長したｎ型層（５ａ）の中に高度にｎ−ドープされた領域（６ａ）の形成をもたらす。マスク（１４）は、次いで取り除かれ、ｐ型半導体材料（７ａ）の層が、図２２Ｆに示されるように、エピタキシャル成長したｎ型層（５ａ）のエッチおよびインプラントされた表面上に成長する。エッチマスク（１６）が、次いで図２２Ｇに示されるように、層（７ａ）の露出した表面上に置かれる。マスク（１６）を介したエッチングは、図２２Ｇに示されるように、層（７ａ）の選択的な除去および高いｐ型の形状の形成をもたらす。最後に、マスク（１６）が取り除かれ、オーミックコンタクトが、高いｐ型の形状およびインプラント領域（６ａ）の露出した表面上に形成される。
【００４５】
上記に概略を述べた方法はまた、適切なマスクを選択することによって、図１０に示されるような構造を形成するために用いられ得る。
【００４６】
図２３Ａから図２３Ｈは、図１２に示されるような構造を作成する方法を例証する。図２３Ａは、基板（１）、基板（１）上のエピタキシャル成長したｐ型層（２）、および層（２）上のエピタキシャル成長したｎ型層（５ｂ）を示す。図２３Ｂに示されるように、エッチマスク（１８）が、層（５ｂ）の露出した層に置かれる。エッチング（２０）は、図２３Ｃに示されるように、層（５ｂ）からの材料の選択的な除去をもたらす。マスク（１８）の除去の後に、ｎ型のエピタキシャル層（６）は、図２３Ｄに示されるように、層（５ｂ）のエッチされた表面に成長する。エッチマスク（２２）は、図２３Ｅに示されるように、層（６）の露出した表面上に位置し、エッチング（２４）は、図２３Ｆに示されるように、層（６）からの材料の選択的な除去および下位層（５ｂ）の露出をもたらす。マスク（２２）は、次いで層（５ｂ）の露出した表面にｐ型のドナーを選択的にインプラントするために用いられ、図２３Ｇに示されるように、インプラントゲート領域（７）を形成する。オーミックコンタクト（８）は、図２３Ｈに示されるように、インプラントｐ型ゲート領域（７）上にゲート接触を形成するために、かつ、高くしたｎ型領域（６）上にデバイスに対するソースおよびドレイン接触を形成するために、次いで形成される。
【００４７】
上記に概略を述べた方法はまた、適切なマスクを選択することによって、図１３に示されるような構造を形成するために用いられ得る。
【００４８】
図２４Ａから図２４Ｊは、図１５に示されるような構造を作成する方法を例証する。図２４Ａは、ｎ型構造（１ａ）、基板（１ａ）上にエピタキシャル成長したｎ型層（３ａ）、および層（３ａ）上にエピタキシャル成長したｎ型層（４ａ）を示す。イオン注入マスク（２６）もまた、層（４ａ）の露出した表面上に示される。図２４Ｂに示されるように、層（４ａ）は、マスク（２６）を介して選択的にｐ型ドナー原子が注入され、ゲート領域（７）を形成する。マスク（２６）の除去の後に、ｎ型のエピタキシャル層（５）およびｎ型のエピタキシャル層（６）は、図２４Ｃおよび図２４Ｄに示されるように、層（４ａ）のインプラントされた表面の上に連続的に成長する。エッチマスク（３０）は、次いで図２４Ｄに示されるように層（６）の露出した表面上に置かれ、層（６）および部分的に下位層（５）のエッチング（３１）が続いて行われる。層（５）の露出した部分は、次いでマスク（３０）を介してｐ型ドナー原子がインプラントされ、図２４Ｆに示されるように追加のゲート領域（７）が形成される。エッチマスク（３４）は次いで、エッチかつインプラントされた構造の表面上に位置し、エッチング（３６）は、ｐ型のインプラントされたゲート領域を含む、層（５）の選択的な除去をもたらす（図２４Ｈ）。層（４ａ）の露出した部分は、次いで図２４Ｉに示されるように、マスク（３８）を介してエッチされる（４０）。オーミックコンタクト（８）は、次いで図２４Ｊに示されるように、エッチかつインプラントされた構造上に形成され、デバイスを形成する。
【００４９】
図２４に示されるエピタキシャル成長したｎ型層（３ａ）は任意である。この層は、エピタキシャル成長したｎ型層（４ａ）の品質を向上させるため、基板上で成長することができる。
【００５０】
上記に概略を述べた方法もまた、図１６に示されるような構造を形成するために用いられ得る。
【００５１】
図２５Ａから図２５Ｄは、図１７に示されるような構造を作成する方法を例証する。図２５Ａに示されるように、図２４Ｅに示されるような構造は、マスク（４２）を介してエッチされ（４４）、下位層（４ａ）の一部を露出させる（図２５Ｂ）。ショットキーコンタクト（９）は、次いで図２５Ｃに示されるように、エッチされた／インプラントされた構造上に形成される。オーミックコンタクト（８）の形成は、図２５Ｄに示されるようなデバイスをもたらす。
【００５２】
図２５に示されるエピタキシャル成長したｎ型層（３ａ）は任意である。この層は、エピタキシャル成長したｎ型層（４ａ）の品質を向上させるため、基板上で成長することができる。
【００５３】
図２６Ａから図２６Ｈは、図９に記載のデバイスを作成する方法を例証する。図２６Ａは、基板（１）、エピタキシャル成長したｐ型層（２）、およびエピタキシャル成長したｎ型層（５ａ）を有する多層構造を示す。エッチマスク（１０）は、図２６Ｂに示されるようなエピタキシャル成長したｎ型層（５ａ）の露出した表面上に置かれる。図２６Ｃに示されるように、エピタキシャル成長したｎ型層（５ａ）は、マスク（１０）内の開口部を介して選択的にエッチされる（１２）。マスク（１０）の除去の後に、ｐ型層（７ａ）は、図２６Ｄに示されるように、選択的にエッチされたｎ型層上にエピタキシャル成長する。イオン注入マスク（１４）及びエッチマスク（１６）は、次いでｐ型層（７ａ）の上に置かれる。ｐ型層（７ａ）は、次いで図２６Ｆに示されるように下位のｎ型層（５ａ）を露出させるため、マスク（１４、１６）の開口部を介して選択的にエッチされる。マスク（１４，１６）の開口部を介したｎ型ドーパントのイオン注入により、図２６Ｇに示される通り、エピタキシャル成長したｎ型層（５ａ）内の高濃度ｎドープ領域（６ａ）が結果として得られる。マスク（１４、１６）の除去の後に、オーミックコンタクト（８）は、次いで図２６Ｈに示されるように、隆起したｐ型特性（７ａ）及びインプラント領域（６ａ）の露出した表面上に形成される。
【００５４】
図２７Ａから図２７Ｉは、図１０に記載のデバイスを作成する方法を例証する。図２７Ａは、基板（１）、エピタキシャル成長したｐ型層（２）、およびエピタキシャル成長したｎ型層（５ａ）を有する多層構造を示す。エッチマスク（１０）は、図２７Ｂに示されるように、エピタキシャル成長したｎ型層（５ａ）の露出した表面上に置かれる。図２７Ｃに示されるように、エピタキシャル成長したｎ型層（５ａ）は、次いでマスク（１０）内の開口部を介して選択的にエッチされる（１２）。マスク（１０）の除去の後に、ｐ型層（７ａ）は次いで、図２７Ｄに示されるように、選択的にエッチされたｎ型層の上でエピタキシャル成長する。イオン注入マスク（１４）及びエッチマスク（１６）は、図２７Ｅに示されるように、次いでｐ型層（７ａ）の上に置かれる。ｐ型層（７ａ）は、次いで図２７Ｆに示されるように下層のｎ型層（５ａ）を露出させるため、マスク（１４、１６）の開口部を介して選択的にエッチされる。追加的なイオン注入マスク（１８）は次いで、図２７Ｇに示されるような、ｎ型層（５ａ）のエッチされた領域と反対のｎ型層（５ａ）の隆起した領域上の隆起したｐ型特性と隣接するｎ型層（５ａ）上に置かれる。マスク（１４，１６）及びマスク（１８）の開口部を介したｎ型ドーパントのイオン注入により、図２７Ｈに示されるように、エピタキシャル成長したｎ型層（５ａ）内の高濃度ｎドープ領域（６ａ）が結果として得られる。マスク（１４、１６）及びマスク（１８）は除去された後、オーミックコンタクト（８）は、次いで図２７Ｉに示されるように、隆起したｐ型特性（７ａ）及びインプラント領域（６ａ）の露出した表面上に形成される。
【００５５】
例示的な実施形態が上述されたが、他の代替的な実施形態もまた、可能である。例えば、ＧａＮ ｎ型のエピタキシャル層もまた、炭化珪素、サファイア、またはシリコン基板上に成長させられ得、提案されるデバイス構造の製造のための開始材料スタックを形成する。あるいは、半絶縁のエピタキシャル成長したバッファ層を有する導電性ＳｉＣ基板を含む基板材料もまた、２００２年１月３日に出願された米国特許出願第１０／０３３，７８５号（米国特許公開番号第２００２−０１４９０２１号として公開、現在は米国特許第７，００９，２０９号）に開示されるように、用いられ得る。
【００５６】
ＳｉＣ層は、公知の技術を用いてドナーまたはアクセプタの材料で層をドープすることによって、形成され得る。例示的なドナーの材料は、窒素およびリンを含む。窒素は、好ましいドナーの材料である。ＳｉＣのドーピングのための例示的なアクセプタの材料は、ホウ素およびアルミニウムを含む。アルミ二ウムは、好ましいアクセプタの材料である。しかし、上記の材料は単に例示的なものであり、炭化珪素にドープされ得る任意のアクセプタおよびドナーの材料が用いられ得る。本明細書中に記述されるＬＴＪＦＥＴ、ＬＪＦＥＴ、およびＶＪＦＥＴの様々な層のドーピングのレベルおよび厚みは、特定のアプリケーションに対する所望の特性を有するデバイスを生成するために変更され得る。同様に、デバイスの様々な形状の寸法もまた、特定のアプリケーションに対する所望の特性を有するデバイスを生成するために変更され得る。
【００５７】
ＳｉＣ層は、適切な基板上でのエピタキシャル成長によって形成され得る。層は、エピタキシャル成長の間にドープされ得る。
【００５８】
前述の本明細書が、例証の目的のために提供される実施例とともに本発明の原理を教示するが、この開示を読むことによって、形状および詳細の様々な変更が、本発明の真の範囲から逸脱することなくなされ得ることが当業者によって認識される。
【００５９】
（参照数字）
図中において用いられる参照数字は、以下に述べられるように定義される。基板、インプラント領域、およびエピタキシャル成長層に対して、代表的な厚みおよびドーピング濃度もまた、提供される。
2010532920.tif 000003
【図１】
2010532920.tif 000004
【図２】
2010532920.tif 000005
【図３Ａ】
2010532920.tif 000006
【図３Ｂ】
2010532920.tif 000007
【図４】
2010532920.tif 000008
【図５Ａ】
2010532920.tif 000009
【図５Ｂ】
2010532920.tif 000010
【図６】
2010532920.tif 000011
【図７】
2010532920.tif 000012
【図８】
2010532920.tif 000013
【図９】
2010532920.tif 000014
【図１０】
2010532920.tif 000015
【図１１】
2010532920.tif 000016
【図１２】
2010532920.tif 000017
【図１３】
2010532920.tif 000018
【図１４】
2010532920.tif 000019
【図１５】
2010532920.tif 000020
【図１６】
2010532920.tif 000021
【図１７】
2010532920.tif 000022
【図１８Ａ】
2010532920.tif 000023
2010532920.tif 000024
【図１９Ａ】
2010532920.tif 000025
【図１９Ｂ】
2010532920.tif 000026
2010532920.tif 000027
【図２０Ａ】
2010532920.tif 000028
【図２０Ｂ】
2010532920.tif 000029
【図２１Ａ】
2010532920.tif 000030
【図２１Ｂ】
2010532920.tif 000031
【図２１Ｃ】
2010532920.tif 000032
【図２２Ａ】
2010532920.tif 000033
【図２２Ｂ】
2010532920.tif 000034
【図２２Ｃ】
2010532920.tif 000035
【図２２Ｄ】
2010532920.tif 000036
【図２２Ｅ】
2010532920.tif 000037
【図２２Ｆ】
2010532920.tif 000038
【図２２Ｇ】
2010532920.tif 000039
【図２２Ｈ】
2010532920.tif 000040
【図２３Ａ】
2010532920.tif 000041
【図２３Ｂ】
2010532920.tif 000042
【図２３Ｃ】
2010532920.tif 000043
【図２３Ｄ】
2010532920.tif 000044
【図２３Ｅ】
2010532920.tif 000045
【図２３Ｆ】
2010532920.tif 000046
【図２３Ｇ】
2010532920.tif 000047
【図２３Ｈ】
2010532920.tif 000048
【図２４Ａ】
2010532920.tif 000049
【図２４Ｂ】
2010532920.tif 000050
【図２４Ｃ】
2010532920.tif 000051
【図２４Ｄ】
2010532920.tif 000052
【図２４Ｅ】
2010532920.tif 000053
【図２４Ｆ】
2010532920.tif 000054
【図２４Ｇ】
2010532920.tif 000055
【図２４Ｈ】
2010532920.tif 000056
【図２４Ｉ】
2010532920.tif 000057
【図２４Ｊ】
2010532920.tif 000058
【図２５Ａ】
2010532920.tif 000059
【図２５Ｂ】
2010532920.tif 000060
【図２５Ｃ】
2010532920.tif 000061
【図２５Ｄ】
2010532920.tif 000062
【図２６Ａ】
2010532920.tif 000063
【図２６Ｂ】
2010532920.tif 000064
【図２６Ｃ】
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【図２６Ｄ】
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【図２６Ｅ】
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【図２６Ｆ】
2010532920.tif 000068
【図２６Ｇ】
2010532920.tif 000069
【図２６Ｈ】
2010532920.tif 000070
【図２７Ａ】
2010532920.tif 000071
【図２７Ｂ】
2010532920.tif 000072
【図２７Ｃ】
2010532920.tif 000073
【図２７Ｄ】
2010532920.tif 000074
【図２７Ｅ】
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【図２７Ｆ】
2010532920.tif 000076
【図２７Ｇ】
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【図２７Ｈ】
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【図２７Ｉ】
2010532920.tif 000079
【国際調査報告】
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