(57)【要約】  本明細書中で説明する方法及び装置は、シグマデルタ型アナログ−デジタル変換器（ＡＤＣ）の変換フィードバック経路内で使用するためのデジタル−アナログ変換器（ＤＡＣ）を提供する。ＤＡＣは、正確なデジタル変換のために定電荷移動を提供し、かつ、制御された電流パルス波形を有する変換フィードバック信号をＡＤＣの各フィードバックサイクルにおいて生成するため、電流パルス整形を使用する。１つ以上の実施形態において、ＤＡＣは、電荷を蓄積及び移動するためのコンデンサ回路と、電流パルス波形制御のための可変抵抗を有する（直列）抵抗回路とを含む。少なくとも１つの実施形態において、電流パルス制御は、変換フィードバック信号のピーク電流を制限し、それによりＤＣ電力消費、並びにＡＤＣの積分増幅器の利得帯域幅（ＧＢＤ）及びスルーレートを低減し、かつ、各フィードバックサイクルにおいて残留（終了）電流を制限し、それに対応して（フィードバックサイクル）クロックジッタ不感度を増加する。
2010514384.tif 000002
【特許請求の範囲】
【請求項１】
電流パルス生成器として機能し、シグマデルタ型のアナログ−デジタル変換器（ＡＤＣ）において変換フィードバック信号を生成するためのデジタル−アナログ変換器（ＤＡＣ）であって、
前記ＡＤＣのフィードバックサイクル毎に基準電圧に事前充電されるように構成されるコンデンサ回路と、
各フィードバックサイクルにおいて、前記コンデンサ回路と前記ＡＤＣのループフィルタとの間で電荷を移動するための抵抗回路とを備え、
前記抵抗回路は、各フィードバックサイクル中に変換フィードバック信号に対する所望の電流パルス波形に従って抵抗を変更するように構成されることを特徴とするデジタル−アナログ変換器。
【請求項２】
前記所望の電流パルス波形は、各フィードバックサイクルにおいて移動される所望の電荷量と、各フィードバックサイクルにおける変換フィードバック信号に対する所望の最大電流値及び残留電流値と、によって定義されることを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項３】
前記抵抗回路は、フィードバックサイクルの開始時に最大抵抗を示し、かつ、フィードバックサイクル中に抵抗を減少させることにより、前記フィードバックサイクルの終了時に最小抵抗を示すように構成されることを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項４】
前記抵抗回路は、
バイアス信号が前記フィードバックサイクルにわたって変更されるパストランジスタデバイスの１つか、又は、
アクティブに並列接続若しくは直列接続される抵抗器の数が前記フィードバックサイクルにわたって変更される並列抵抗回路網若しくは直列抵抗回路網か、を備えることを特徴とする請求項３に記載のデジタル−アナログ変換器。
【請求項５】
前記抵抗回路は、連続可変抵抗デバイスと、抵抗制御回路とを備え、
前記抵抗制御回路は、各フィードバックサイクル中に前記連続可変抵抗デバイスの抵抗を変更することを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項６】
前記連続可変抵抗デバイスは、パストランジスタを備え、
前記抵抗制御回路は、各フィードバックサイクル中に、前記変換フィードバック信号の前記所望の電流パルス波形に従って、１つ以上のパストランジスタバイアス信号を調整するように構成される動的バイアス制御回路を備えることを特徴とする請求項５に記載のデジタル−アナログ変換器。
【請求項７】
前記抵抗制御回路は、
各フィードバックサイクル中にコンデンサ回路が放電するように、前記抵抗回路の抵抗を減少させることによって、各フィードバックサイクル中に前記連続可変抵抗デバイスの抵抗を制御するように構成されることを特徴とする請求項５に記載のデジタル−アナログ変換器。
【請求項８】
前記抵抗回路は、抵抗制御回路を通じて、前記コンデンサ回路に接続される並列抵抗回路網又は直列抵抗回路網を備え、
前記抵抗制御回路は、各フィードバックサイクル中に、前記コンデンサ回路を前記抵抗回路の出力ノードに接続する並列抵抗器の数を時間の経過に伴って増加させるか、又は、前記コンデンサ回路を前記抵抗回路の前記出力ノードに接続する直列抵抗器の数を時間の経過に伴って減少させるように構成されることを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項９】
前記抵抗制御回路は、各フィードバックサイクル中に、遅延されたスイッチ起動信号を継続して生成するスイッチング遅延回路を備え、
各スイッチ起動信号は、前記コンデンサ回路を前記抵抗回路の前記出力ノードに接続する並列抵抗器の数を増加させるか、又は、前記コンデンサ回路を前記抵抗回路の前記出力ノードに接続する直列抵抗器の数を減少させることを特徴とする請求項８に記載のデジタル−アナログ変換器。
【請求項１０】
前記スイッチング遅延回路は、均一な間隔のスイッチング遅延を有するように構成されることを特徴とする請求項９に記載のデジタル−アナログ変換器。
【請求項１１】
前記スイッチング遅延回路は、不均一な間隔のスイッチング遅延を有するように構成され、
前記スイッチング遅延回路のスイッチング遅延は、各フィードバックサイクルの開始部分と比較して、各フィードバックサイクル中の終了部分においてより狭い間隔となることを特徴とする請求項９に記載のデジタル−アナログ変換器。
【請求項１２】
請求項１に記載のデジタル−アナログ変換器によって駆動される外側変換フィードバック経路と、スイッチド電流源ＤＡＣによって駆動される内側変換フィードバック経路とを含むシグマデルタ型のアナログ−デジタル変換器。
【請求項１３】
請求項１に記載のデジタル−アナログ変換器を有するシグマデルタ型のアナログ−デジタル変換器であって、受信信号のデジタル化のための前記シグマデルタ型のアナログ−デジタル変換器を備える無線通信受信機。
【請求項１４】
シグマデルタ型のアナログ−デジタル変換器（ＡＤＣ）において変換フィードバック信号を生成する方法であって、
コンデンサ回路からの電流パルスとして、前記ＡＤＣの各フィードバックサイクルにおける前記変換フィードバック信号を生成するステップと、
前記変換フィードバック信号に対する所望の電流パルス波形に従って各フィードバックサイクル中に前記コンデンサ回路に関連付けられた直列抵抗を変更するステップと
を含むことを特徴とする方法。
【請求項１５】
各フィードバックサイクルにおいて移動される所望の電荷量と、各フィードバックサイクルにおける変換フィードバック信号に対する所望の最大電流値及び残留電流値と、に基づいて前記所望の電流パルス波形を定義するステップをさらに含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
ループフィルタの利得帯域幅限界に従って前記所望の最大電流値を判定するステップをさらに含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
所望のクロックジッタ不感度のレベルに従って前記所望の残留電流値を判定するステップをさらに含むことを特徴とする請求項１５に記載の方法。
【請求項１８】
前記変換フィードバック信号に対する所望の電流パルス波形に従って各フィードバックサイクル中に前記コンデンサ回路に関連付けられた直列抵抗を変更する前記ステップは、各フィードバックサイクル中に高抵抗から低抵抗に進めるステップを含むことを特徴とする請求項１４に記載の方法。
【請求項１９】
各フィードバックサイクル中に高抵抗から低抵抗に進める前記ステップは、
前記フィードバックサイクルにわたってパストランジスタデバイスのバイアス信号を変更するステップか、又は、
前記フィードバックサイクルにわたって並列抵抗回路網若しくは直列抵抗回路網にアクティブに接続される抵抗器の数を変更するステップか、
の１つのステップを含むことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記変換フィードバック信号に対する所望の電流パルス波形に従って各フィードバックサイクル中に前記コンデンサ回路に関連付けられた直列抵抗を変更する前記ステップは、各フィードバックサイクル中に抵抗制御回路を介して可変抵抗デバイスを制御するステップを含むことを特徴とする請求項１４に記載の方法。
【請求項２１】
前記可変抵抗デバイスは、パストランジスタを備え、
前記抵抗制御回路を介して前記可変抵抗デバイスを制御するステップは、前記抵抗制御回路を介してパストランジスタのバイアス信号を制御するステップを含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記可変抵抗デバイスは、並列抵抗回路網又は直列抵抗回路網を備え、
前記抵抗制御回路を介して前記可変抵抗デバイスを制御するステップは、前記抵抗制御回路を介して並列抵抗回路網又は直列抵抗回路網内で並列に又は直列に接続される抵抗器の数を制御するステップを含むことを特徴とする請求項２０に記載の方法。
【請求項２３】
前記変換フィードバック信号に対する所望の電流パルス波形に従って各フィードバックサイクル中に前記コンデンサ回路に関連付けられた直列抵抗を変更する前記ステップは、各フィードバックサイクル中に前記コンデンサ回路を前記ＡＤＣのループフィルタに接続する並列抵抗器又は直列抵抗器の数を変更するステップを含むことを特徴とする請求項１４に記載の方法。
【請求項２４】
各フィードバックサイクル中に前記コンデンサ回路を前記ＡＤＣのループフィルタに接続する並列抵抗器又は直列抵抗器の数を変更する前記ステップは、
所定のフィードバックサイクル内で、前記コンデンサ回路を前記ループフィルタに接続する前記並列抵抗器の数を時間の経過に伴って増加させるステップ、又は、
前記コンデンサ回路を前記ループフィルタに接続する直列抵抗器の数を時間の経過に伴って減少させるステップを含むことを特徴とする請求項２３に記載の方法。
【請求項２５】
各フィードバックサイクル中に前記コンデンサ回路を前記ＡＤＣのループフィルタに接続する並列抵抗又は直列抵抗の数を変更する前記ステップは、各フィードバックサイクル中に、遅延されたスイッチ起動信号を継続して生成するステップを含み、
各スイッチ起動信号は、前記コンデンサ回路を前記抵抗回路の前記出力ノードに接続する並列抵抗器の数を増加させるか、又は、前記コンデンサ回路を前記抵抗回路の前記出力ノードに接続する直列抵抗器の数を減少させることを特徴とする請求項２３に記載の方法。
【請求項２６】
均一な時間間隔に従ってスイッチング遅延信号を生成するステップをさらに含むことを特徴とする請求項２５に記載の方法。
【請求項２７】
不均一な時間間隔に従ってスイッチング遅延信号を生成するステップをさらに含むことを特徴とする請求項２５に記載の方法。
【請求項２８】
前記変換フィードバック信号に対する所望の電流パルス波形に従って各フィードバックサイクル中に前記コンデンサ回路に関連付けられた直列抵抗を変更する前記ステップは、
前記フィードバックサイクルにわたって、連続的に又は離散的に、可変抵抗素子を調整するステップを含むことを特徴とする請求項１４に記載の方法。
【請求項２９】
前記変換フィードバック信号に対する所望の電流パルス波形に従って各フィードバックサイクル中に前記コンデンサ回路に関連付けられた直列抵抗を変更する前記ステップは、
前記フィードバックサイクルにわたってスイッチド抵抗回路網の構成を変更するステップを含むことを特徴とする請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にシグマデルタ・アナログ−デジタル変換方法及び装置に関し、特に、それらにおける改善されたフィードバック信号生成に関するものである。
【背景技術】
【０００２】
シグマデルタ・アナログ−デジタル変換器（ＡＤＣ）は、精密工業用途及び精密科学用途を含む広範なアナログ−デジタル変換、並びにデジタル通信送受信機等におけるデジタル信号処理に対する最も一般的な選択肢である。それらの利点は、集積回路技術の継続的な進歩に伴う発展性及び量子化雑音の注目周波数範囲外への除去機能を含む。
【０００３】
図１は、周知の構成に係る１次シグマデルタ・アナログ−デジタル変換器（ＡＤＣ）１０の簡単な例を示し、これはループフィルタ１２、量子化器１４、デシメーションフィルタ１６及びデジタル−アナログ変換器（ＤＡＣ）１８を含む。周知の動作によると、ループフィルタ１２はアナログ入力信号ｕを受信し、これをアナログ変換フィードバック信号ｖａと組み合わせ、対応するループフィルタ出力信号ｙを生成する。ここでは単ビット量子化器として示される量子化器１４は、ループフィルタ出力信号ｙが基準値より大きいか小さいかを示すデジタル値、例えば１又は０を出力する。例えば量子化器１４の基準値が０の時、入力が正の場合はデジタル値１を出力し、入力が負の場合はデジタル値０を出力する。量子化器１４により出力されるデジタルストリームｖｄはＤＡＣ１８を駆動し、ＤＡＣ１８はデジタルフィードバックを上述の（アナログ）変換フィードバック信号ｖａに変換する。
【０００４】
図２は、ＡＤＣ１０の更なる詳細を示す。図２において、ループフィルタ１２は、入力信号抵抗２２とフィードバックコンデンサ２４とを有する単一の積分増幅器２０を含む。量子化器１４は、印加されたクロック信号により駆動された時点で入力信号と基準信号とを比較するｎビット量子化回路２６を含む。更に重要な点は、ＤＡＣ１８がスイッチド電流源として構成され、スイッチ３２を介して信号基準（例えば、接地）及び±ＶＲＥＦの一方に切替可能に接続される抵抗器３０を変換フィードバック経路内に含むことである。量子化器１４により生成されたデジタルストリームの１及び０は、スイッチ３２を駆動し、ＡＤＣ１０の各フィードバックサイクルにおいて、＋ＶＲＥＦ又は−ＶＲＥＦが抵抗器３０を介してループフィルタ１２に接続されるかを判定する。
【０００５】
従って、各フィードバックサイクルにおいて、ＤＡＣ１８は、そのサイクルに対して量子化器１４により出力されたデジタルビットの値を反映する正（又は負）の電流パルス（パルス生成に対するスイッチド電流源のバイアスを示すために「ＳＩ」パルスとして示される）を生成する。各フィードバックサイクルにおいて同一量の電荷がＤＡＣ１８とループフィルタ１２との間で移動するように、ＤＡＣ１８が各サイクルにおいて一貫して電流パルスを生成することが重要である。ＤＡＣ１８の電流源構成はこの点に関して適切に動作し、図３は、変換フィードバック信号に対する正極性の電流パルスの一例を示す。しかし、図３に示す波形の表現から、変換フィードバック信号の電流パルスが全パルス幅にわたって最大量を維持し、そのためフィードバックサイクルの終了時の時間ＴＰにおいて信号電流が依然として最大量であることがわかる。
【０００６】
この高電流パルスで終了する状態では、各フィードバックサイクルにおいてＤＡＣ１８により移動される総電荷量Ｑｔｏｔは、パルス幅に非常に依存する。フィードバックサイクルのクロック信号における任意のジッタ、すなわち変換フィードバック信号のパルス幅を確立するクロック信号におけるジッタは、所定のフィードバックサイクルにおいて移動する電荷量を大幅に増加又は減少させ、その結果ＡＤＣ１０の精度が低下する。
【０００７】
図４は、クロックジッタ感度の問題に対処するシグマデルタＡＤＣ１０の別の周知の構成を示す。図４において、ＤＡＣ１８は、各フィードバックサイクルにおいて電荷移動にコンデンサ３４を使用し、この場合コンデンサは±ＶＲＥＦに充電される。図１のＤＡＣ構成とは異なり、図４の構成では、図５に示すように減少する変換フィードバック信号電流が提供され、時間ＴＰまでに任意の低閾値Ｉｒまで減衰する。変換フィードバック信号の電流の大きさがフィードバックサイクルの終了時において相対的に小さいため、フィードバックサイクル中に移動する総電荷量はクロックジッタにより大きく変化しない。しかし、この構成においては相対的に高いピーク電流が許容される必要があり、これらの高いピーク電流の存在は、ＤＣ電力消費を増加し且つループフィルタ１２内の積分増幅器２０に高利得帯域幅（ＧＢＷ）及び高スルーレートを要求する。
【０００８】
このように、上述の例は、高いピーク電流を低減又は除去するがクロックジッタに対して高い感度を示す電流源系ＤＡＣの使用と、適切なクロックジッタ感度を示すが、ピーク電流が高いため積分増幅器に高ＧＢＷ及び高スルーレートを要求し、その結果ＤＣ電流消費が大きくなるコンデンサ系ＤＡＣの使用とを示す。従って、双方の方法においては、シグマデルタＡＤＣの設計と性能とが妥協している。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
シグマデルタ・アナログ−デジタル変換器（ＡＤＣ）は、量子化雑音整形を含む多くの動作利点を提供するが、変換フィードバック経路内で一般に使用されるデジタル−アナログ変換器（ＤＡＣ）の特性及び性能に影響されやすい。そのため、本明細書中で説明する方法及び装置は、シグマデルタＡＤＣの変換フィードバック経路内で使用するための改善されたＤＡＣを提供する。ＤＡＣは、正確なデジタル変換のために定電荷移動を提供し且つ制御された電流パルス波形を有する変換フィードバック信号をＡＤＣの各フィードバックサイクルにおいて生成するため、電流パルス整形を使用する。少なくとも１つの実施形態において、電流パルス制御は、変換フィードバック信号のピーク電流を制限し、それに対応してＤＣ電流消費、並びにＡＤＣの積分増幅器の利得帯域幅（ＧＢＷ）及びスルーレートを低減する。更なる電流パルス制御は、各フィードバックサイクルにおいて残留（終了）電流を制限し、それに対応して連続時間（ＣＴ）シグマデルタＡＤＣに対する（フィードバックサイクル）クロックジッタ不感度を増加する。
【課題を解決するための手段】
【００１０】
一実施形態において、シグマデルタ型ＡＤＣにおいて変換フィードバック信号を生成するためのＤＡＣは、電流パルス発生器として機能し、ＡＤＣのフィードバックサイクル毎に基準電圧に事前充電されるように構成されるコンデンサ回路と、各フィードバックサイクルにおいてコンデンサ回路とＡＤＣのループフィルタとの間で電荷を移動するための抵抗回路とを具備する。抵抗回路は、各フィードバックサイクル中に変換フィードバック信号に対する所望の電流パルス波形に従って抵抗を変更するように構成される。少なくとも１つのそのような実施形態において、所望の電流パルス波形は、各フィードバックサイクルにおいて移動される所望の電荷量、並びに各フィードバックサイクルにおける変換フィードバック信号に対する所望の最大電流値及び残留電流値により定義される。
【００１１】
１つ以上の実施形態において、コンデンサ回路と（ＡＤＣ）ループフィルタとの間の電荷移動に対して直列抵抗を提供する抵抗回路は、連続可変抵抗デバイスと、関連する抵抗制御回路とを具備する。変換フィードバック信号の電流パルス整形は、各フィードバックサイクル中に可変抵抗デバイスの抵抗を変更する抵抗制御回路により各フィードバックサイクルにおいて実現される。限定的ではない例として、連続可変抵抗デバイスはパストランジスタデバイスを具備し、抵抗制御回路は、各フィードバックサイクル中に変換フィードバック信号の所望の電流パルス波形に従ってパストランジスタデバイスの１つ以上のバイアス信号を調整する。当然、そのようなバイアス信号制御は、離散的な時間変化又は連続的な時間変化を示してもよい。
【００１２】
１つ以上の他の実施形態において、抵抗回路は、アクティブに並列接続される抵抗器の数がフィードバックサイクルにわたって変更される並列抵抗回路網を具備する。特に、少なくとも１つの実施形態において、抵抗回路は、スイッチング制御回路を介してコンデンサ回路に接続される並列抵抗回路網を具備する。スイッチング制御回路は、各フィードバックサイクル中、コンデンサ回路を抵抗回路の出力ノードに接続する並列抵抗器の数を時間の経過に伴い増加するように構成される。当然、直列スイッチド抵抗器等の他のスイッチド抵抗回路網構成が使用されてもよく、その場合、フィードバックサイクルにわたるスイッチング制御は、直列抵抗を徐々に減少する。
【００１３】
少なくとも１つのスイッチング実施形態において、スイッチング制御回路は、各フィードバックサイクル中に遅延スイッチ起動信号を継続して生成するスイッチング遅延回路を具備し、その場合、各スイッチ起動信号は、コンデンサ回路を抵抗回路の出力ノードに接続する並列（直列）抵抗器の数を増加（減少）する。スイッチング遅延は、１つ以上の実施形態において均一であり、１つ以上の他の実施形態において不均一である。不均一な遅延間隔は、少なくとも１つの実施形態において変換フィードバック信号の電流ピークを更に減少するために使用される。
【００１４】
別の実施形態において、シグマデルタ型ＡＤＣにおいて変換フィードバック信号を生成する方法は、ＡＤＣの各フィードバックサイクルにおいて変換フィードバック信号をコンデンサ回路からの電流パルスとして生成することと、各フィードバックサイクル中に変換フィードバック信号に対する所望の電流パルス波形に従ってコンデンサ回路と関連する直列抵抗を変更することとから成る。方法は、各フィードバックサイクルにおいて移動される所望の電荷量、並びに各フィードバックサイクルにおける変換フィードバック信号に対する所望の最大電流値及び残留電流値に基づいて所望の電流パルス波形を定義することを含む。例えば方法は、ＤＣ電流消費目標、並びに／又はＡＤＣのループフィルタ内の積分増幅器の利得帯域幅要件及びスルーレート要件に従って所望の最大電流値を判定することと、クロックジッタ不感度の所望のレベルに従って所望の残留電流値を判定することとを含んでもよい。
【００１５】
当然、本発明は上記の特徴及び利点に限定されない。実際、当業者は、以下の詳細な説明を読み且つ添付の図面を見ることにより追加の特徴及び利点を認識するだろう。
【図面の簡単な説明】
【００１６】
【図１】周知のシグマデルタＡＤＣを示すブロック図である。
【図２】図１のＡＤＣにおけるＤＡＣの一実現例を示すブロック図である。
【図３】図２のＡＤＣに対するＤＡＣ出力信号のグラフを示す図である。
【図４】図１のＡＤＣにおけるＤＡＣの別の実現例を示すブロック図である。
【図５】図４のＡＤＣに対するＤＡＣ出力信号のグラフを示す図である。
【図６】適切なクロックジッタ不感度及びそれにより生成される変換フィードバック信号に対して適切に制御された最大電流を有するＤＡＣを含むシグマデルタＡＤＣの一実施形態を示すブロック図である。
【図７】適切なクロックジッタ不感度及び適切に制御された最大電流を有する変換フィードバック信号がＤＡＣにより生成される処理論理の一実施形態を示す論理フローチャートである。
【図８】図６に示すＤＡＣ抵抗回路の一実施形態を示すブロック図である。
【図９】図６又は図８に示すＤＡＣの一実施形態により生成される変換フィードバック信号に対する信号電流、コンデンサ電圧及び対応する直列抵抗を示すグラフである。
【図１０】図６又は図８に示すＤＡＣの一実施形態により生成される変換フィードバック信号に対する信号電流、コンデンサ電圧及び対応する直列抵抗を示すグラフである。
【図１１】図６又は図８に示すＤＡＣの一実施形態により生成される変換フィードバック信号に対する信号電流、コンデンサ電圧及び対応する直列抵抗を示すグラフである。
【図１２】図６のＤＡＣからの変換フィードバック信号に対する所望の電流パルス波形の定義と関連する限界制約の一実施形態を示すグラフである。
【図１３】並列抵抗回路網に基づく図６に示すＤＡＣの別の実施形態を示すブロック図である。
【図１４】図６に示すＤＡＣの差動式の実施形態を示すブロック図である。
【図１５】別の並列抵抗回路網に基づく図６に示すＤＡＣの別の実施形態を示すブロック図である。
【図１６】直列抵抗回路網に基づく図６に示すＤＡＣの別の実施形態を示すブロック図である。
【図１７】図１２に示す限界制約を判定し、それに対応して例えば図１３のＤＡＣを動作する処理論理の一実施形態を示す論理フローチャートである。
【図１８】図１７に示す方法と関連する電流パラメータ及び時間パラメータを示す図である。
【図１９】図１７に示す方法と関連する電流パラメータ及び時間パラメータを示す図である。
【図２０】並列抵抗回路網内の所定の数のスイッチド抵抗器及び均一なスイッチ作動遅延に従って、例えば図１３のＤＡＣに対する変換フィードバック信号の振幅を示すグラフである。
【図２１】並列抵抗回路網内の所定の数のスイッチド抵抗器及び不均一なスイッチ作動遅延に従って、例えば図１３のＤＡＣに対する変換フィードバック信号の振幅を示すグラフである。
【図２２】並列抵抗回路網内の所定の数のスイッチド抵抗器及び不均一なスイッチ作動遅延に従って、例えば図１３のＤＡＣに対する変換フィードバック信号の振幅を示すグラフである。
【図２３】図６に示すＡＤＣの一実施形態を含む無線通信デバイス又はシステムの一例を示すブロック図である。
【発明を実施するための形態】
【００１７】
図６は、例えば無線通信受信機（不図示）内部での信号処理動作において使用されてもよいシグマデルタＡＤＣ４０の一実施形態を示す。例示される実施形態は、ループフィルタ４２、量子化器４４及びデシメーションフィルタ４６を含む連続時間シグマデルタＡＤＣ４０を具備する。デシメーションフィルタ４６自体は、ローパスフィルタリング又は他のデジタルドメインフィルタリングを実現するように構成されるデジタル信号プロセッサの全部又は一部を具備してもよい。１次ＡＤＣが図示されるが、本明細書中の教示が高次ループフィルタを有するデルタシグマＡＤＣに直接当てはまることが当業者には理解されるだろう。
【００１８】
本明細書中の考察に対して特に重要な点は、ＡＤＣ４０が、ループフィルタ４２に対する変換フィードバック信号を生成するためのＤＡＣ５０を含み、ＤＡＣ５０が、電流パルス発生器として機能し且つ１つ以上のコンデンサ５４とコンデンサの事前充電の符号及びタイミングを規定する関連する事前充電スイッチ５６及び５７とを含むコンデンサ回路５２、並びに可変抵抗デバイス６０及び関連する抵抗制御回路６２を含む抵抗回路５８を具備する点である。抵抗回路５８は、コンデンサ回路５２をループフィルタ４２の変換フィードバック信号入力に接続し、それによりＡＤＣ４０の各フィードバックサイクルにおいてコンデンサ回路５２とＡＤＣ４０のループフィルタ４２との間で電荷を移動するための直列抵抗接続を提供する。
【００１９】
特に、図７はＤＡＣ動作の一実施形態を示す。例示される方法は、ＡＤＣ４０の各フィードバックサイクルにおいて、ＤＡＣ５０における変換フィードバック信号をコンデンサ回路５２からの電流パルスとして生成するステップ（ステップ１００）と、各フィードバックサイクル中に変換フィードバック信号に対する所望の電流パルス波形に従って、（抵抗回路５８の）実効直列抵抗を変更すること（ステップ１０２）とから成る。当然、これらの連続して示されるステップは同時に実行されてもよく、すなわち、変換フィードバック信号電流を制御するために直列抵抗が各フィードバックサイクルにわたって変化し、それにより変換フィードバック信号に対する所望の電流パルス波形を生じてもよいことが当業者には認識されるだろう。
【００２０】
図８は、抵抗回路５８のそのような動作を概略的に示す。図８において、抵抗制御回路６２は、ＡＤＣ４０の各フィードバックサイクル中、変換フィードバック信号に対して所望の電流パルス波形に従って可変抵抗デバイス６０の抵抗（値）を変更する。例えば図９は、変換フィードバック信号電流ｉｆｂ（ｔ）に対するある程度方形の定電流パルスを示す。これは、コンデンサ５４が可変抵抗デバイス６０を介して事前充電電圧（＋ＶＲＥＦ又は−ＶＲＥＦ）から放電（又は充電）する際に可変抵抗デバイス６０の直列抵抗を線形に減少する抵抗制御回路６２により取得されてもよい。（尚、ＣＲＥＦは、ＡＤＣ４０のフィードバックサイクル毎に既定の基準電圧レベルに事前充電される。ＤＡＣ５０に入力されるクロック信号はフィードバックサイクル時間を定義し、各フィードバックサイクルにおけるｖｄの値は、コンデンサ５４を＋ＶＲＥＦ又は−ＶＲＥＦのいずれかに事前充電するために使用されてもよい。尚、同一又は別のクロック信号が、同期サンプリングを駆動するために量子化器４４に入力されてもよい）。
【００２１】
特に、図１０に示すように、抵抗制御回路６２は、可変抵抗デバイス６０の直列抵抗をフィードバックサイクルの開始時の初期抵抗Ｒ０から時間ＴＳで示すフィードバックサイクルの終了時の最終又は終了抵抗Ｒ１に線形に減少するように構成される。従って、抵抗回路５８は、フィードバックサイクルの開始時に最大抵抗を示し且つフィードバックサイクル中に抵抗を減少することによりフィードバックサイクルの終了時に最小抵抗を示すように構成される。
【００２２】
図１１に示す減衰するコンデンサ電圧ＶＣと組み合わせたそのような動作は、フィードバックサイクル中に変換フィードバック信号パルスに対して相対的に一定の電流の大きさを維持する一方、サイクルの終了時の急速な電流低下を可能にする。そのため、抵抗回路５８は、コンデンサ回路５２とループフィルタ４２との間に所望の量の電荷移動を提供するが、それと同時に適切なクロックジッタ不感度を示し且つ電流のピークを低減又は除去する。
【００２３】
従って、上述の方法は、（主体ＡＤＣの）各フィードバックサイクルにおいて移動される所望の電荷量、並びに各フィードバックサイクルにおける変換フィードバック信号に対する所望の最大電流値及び残留電流値に基づいて所望の電流パルス波形を定義することを含むか又はそれに依存すると理解されてもよい。例えば、ループフィルタ４２の利得帯域幅限界に従って変換フィードバック信号の所望の最大電流値を判定してもよい。すなわち最大電流は、ＤＣ電流消費要件及び／又はループフィルタ４２内で使用するために選択される積分増幅器のＧＢＷ／スルーレート限界に従って制約されてもよい。更に、変換フィードバック信号の所望の残留電流値をクロックジッタ不感度の所望のレベルに従って判定してもよい。ＧＢＷ／スルーを低減することにより、動作電力の低下及び回路コストの低減が可能であり、クロックジッタ不感度を減少することにより、回路コストの低減、並びに／又は設計要件及びレイアウト要件の緩和が可能となる。
【００２４】
図８を再度参照すると、一実施形態において、可変抵抗デバイス６０はパストランジスタデバイスを具備し、抵抗制御回路６２は、フィードバックサイクルにわたってパストランジスタデバイスの１つ以上のバイアス信号を変更又は調整するように構成される。可変抵抗デバイス６０に対してパストランジスタデバイスを使用することにより、要望に応じて、連続抵抗調整が可能になる。当然、少なくとも１つのそのような実施形態において、バイアス信号は、連続的に調整されるのではなく、パストランジスタデバイスの直列抵抗の離散的時間変化を実現するためにフィードバック信号にわたって段階的に調整されてもよい。
【００２５】
図１２は、実現される特定の抵抗制御に関係なく、ＤＡＣ５０により実現されてもよい電流パルス限界の一実施形態を示す。時間期間ＴＰにわたって、大きさがＩ０である方形電流パルスは、
Ｑｔｏｔ ＝ ＴＰ・Ｉ０        式（１）
式（１）で示す総電荷量に積分される。
【００２６】
変換フィードバック信号ｉｆｂ（ｔ）の電流パルス波形に対する１つの設計境界は、積分された電流が、公称パルス幅タイミングを有する「モデル」方形電流パルスにより導出される総電荷量Ｑｔｏｔに等しい必要があることである。すなわち、
【００２７】
【数１】
2010514384.tif 000003
【００２８】
時間ＴＰにおける電流パルス波形の残留電流レベルＩｒは、ＤＡＣ５０のクロックジッタ感度を判定する。特に、Ｉｒの値が減少するとジッタ感度は低下する。従って、クロックジッタ不感度の所望の程度に対応する最大残留電流閾値Ｉｒｍａｘに従って残留電流値Ｉｒを設定してもよい。更に、上述で導入された総電荷量境界制約の結果、ｉｆｂ（ｔ）のピーク電流ＩＰは、所望の電荷量Ｑｔｏｔを移動する公称方形電流パルスの公称定電流の大きさＩ０より必然的に大きくなる。便宜上、ＤＡＣ５０により生成される整形電流パルスに必要なピーク電流ＩＰと公称電流Ｉ０との間の差分を「過剰」電流と呼んでもよい。これは、
Ｉｅ ＝ ＩＰ − Ｉ０          式（３）
式（３）で与えられる。
【００２９】
過剰電流の結果、ループフィルタ４２における電流消費が増加する（公称定電流パルスの場合と比較して）ため、最大許容過剰電流Ｉｅｍａｘは別の設計境界であり、Ｉｅの設計用値を制約するために使用されてもよい。
【００３０】
上記のことを考慮すると、変換フィードバック信号に対する所望の電流パルス波形を定義する限界制約を次式のように要約してもよい。
【００３１】
【数２】
2010514384.tif 000004
【００３２】
ｉｆｂ（ＴＰ） ＝ Ｉｒ ＜ Ｉｒｍａｘ        式（５）
ｍａｘ［ｉｆｂ（ｔ）］ − Ｉ０ ＝ ＩＰ − Ｉ０ ＜ Ｉｅｍａｘ        式（６）
式中、Ｉｅｍａｘ、Ｉｒｍａｘ及びＱｔｏｔは周知の設計パラメータであると仮定する。
【００３３】
ＤＡＣにより生成された変換フィードバック信号に対する所望の電流パルス整形を実現する１つの方法は、例えば図１３に示すＡＤＣの実施形態に見られる。本実施形態において、ＤＡＣ５０の抵抗回路５８は、各フィードバックサイクル中にコンデンサ回路５２を抵抗回路５８の出力ノード６４に接続する並列抵抗器の数を時間の経過に伴い増加するように構成される抵抗制御回路（スイッチＳ１〜ＳＭ、遅延素子Ｄ１〜ＤＭ−１）を介してコンデンサ回路５２に接続される並列抵抗回路網（Ｒ１〜ＲＭ）を具備する。
【００３４】
特に、本実施形態において、可変抵抗デバイス６０は抵抗器Ｒ１〜ＲＭを具備し、抵抗制御回路６２は、それぞれが抵抗器Ｒ１〜ＲＭのうち対応する抵抗器をコンデンサ回路５２に接続するスイッチＳ１〜ＳＭと、各フィードバックサイクル中に遅延スイッチ起動信号を継続して生成するスイッチング遅延回路（順次遅延素子Ｄ１〜ＤＭ−１）とを具備する。本実施形態では、各スイッチ起動信号がアサートされることにより、コンデンサ回路５２を抵抗回路５８の出力ノード６４に接続する並列抵抗器の数が増加し、それによりＡＤＣ４０の各フィードバックサイクルにわたって抵抗回路５８の直列抵抗を徐々に減少する。
【００３５】
上記構成において、ＤＡＣ５０は実質的には、スイッチドコンデンサ５４と、ＡＤＣ４０の各フィードバックサイクル中の異なる時点でスイッチングするように個別の制御信号を有するＭ個のスイッチド抵抗器とを具備する。そのようなフィードバックサイクル毎に、コンデンサ５４は最初、明確に規定された電荷Ｑ ＝ ＣＲＥＦ・±ＶＲＥＦを蓄積する。第１の抵抗器Ｒ１がスイッチングされると、電流Ｉ１ ＝ ±ＶＲＥＦ／Ｒ１はループフィルタ４２の仮想接地に流れ始める。更に、コンデンサに対する電圧の大きさＶＣは減少し始め、それにより電流の大きさは減少し始める。第１のスイッチング時点での放電速度は、抵抗回路５８の抵抗及びコンデンサ回路５２の静電容量により判定される時定数により制限される。換言すると、時定数τ１ ＝ ＣＲＥＦ・Ｒ１である。
【００３６】
第２の後続のスイッチング時点において、Ｒ２も電流を通し始める。従って、第２のスイッチング時点での変換フィードバック信号の総電流は、ｉｆｂ（ｔ２） ＝ ＶＣ（ｔ２）／（Ｒ１・Ｒ２／（Ｒ１＋Ｒ２））である。Ｒ１及びＲ２の並列接続はＲ１自体より低い抵抗（値）を有するため、ｉｆｂ（ｔ）の大きさは、Ｒ２がＲ１と並列になるようスイッチングされる場合に増加する。並列抵抗器（Ｒ１〜ＲＭ）の抵抗値を適切に選択することにより、最後の抵抗器ＲＭがスイッチＳＭにより並列接続にスイッチングされるまで変換フィードバック信号の電流ｉｆｂ（ｔ）をほぼ一定に維持できる。その後、コンデンサ５４に対する残留電荷は、全並列抵抗器の等価抵抗値を介して放電される。通常この抵抗値は、それ自体がとる最小個別抵抗器よりはるかに低い。その特性により、フィードバックサイクルの終了時にｉｆｂ（ｔ）を所望の残留電流レベル以下に急速に低下できる。
【００３７】
当然、図１３に示す構成は考察のための一例を提供するものであり、本明細書中の教示に関して限定するものではないことが理解されるべきである。例えば図１３は、簡潔にするため、事前充電スイッチ５６を駆動するＣＬＯＣＫｉが図示されるＣＬＯＣＫ信号の逆バージョンを表すシングルエンド構成を示す。原則として、スイッチ５６は基準電圧の符号を選択するために使用される一方、スイッチ５７は、ＤＡＣ５０の放電段階中に基準をコンデンサ５４から切断し且つコンデンサの充電段階中にコンデンサ５４を基準に接続するために使用される。すなわち、スイッチ５７及び可変抵抗デバイス６０のスイッチＳ１〜ＳＭは、異なる段階においてオンである。従って、図は簡略化された表現であり、最適な性能を示すように回路素子を構成する最善の方法を必ずしも表さないと理解されるべきである。
【００３８】
図１４は、ＤＡＣ５０の差動式の実現例に基づく別の回路素子を示す。差動式の実現例を用いる場合、変換フィードバック信号の符号は、コンデンサ５４の事前充電段階中ではなく放電段階において選択される。ＤＡＣ５０が差動式であるため、−１での乗算は、図中のスイッチ５６内に示すような信号接続を単に交差接続することにより実行可能である。あるいは、符号制御のための交差接続は、抵抗回路５８内で可変抵抗デバイス６０の前又は後ろで実行されてもよい。尚、ＤＡＣ５０の差動式の実施形態の場合、ループフィルタ４２内の対応する積分増幅器は差動積分増幅器として構成される。
【００３９】
シングルエンド型の実施形態と差動式の実施形態との比較に加えて、図１３に示す並列抵抗回路網は、実効直列抵抗が制御可能な抵抗回路網の一例であることが理解されるべきである。多くの他の回路構成が、時間の経過に伴い、例えばフィードバックサイクルにわたる離散的時点で抵抗回路５８の実効直列抵抗を変化させるために実現されてもよい。本明細書において、任意の数の抵抗器及びスイッチ、並列抵抗器及び直列抵抗器の組み合わせ、又は所望の抵抗制御範囲を提供する実質的に任意の他の抵抗器／スイッチ回路網を使用して、必要な可変抵抗を実現することが考えられる。例えば図１５は、抵抗回路５８の並列抵抗回路網の実施形態の更に別のスイッチ／抵抗器構成を示す。更に図１６は、抵抗回路５８の更に別の代替抵抗器／スイッチ回路構成を示し、この場合、抵抗回路５８は直列抵抗回路網を具備する。更に、本明細書において、連続可変抵抗素子、例えばバイアス制御トランジスタが、連続的に又は離散的に調整されて使用されてもよいと考えられる。
【００４０】
一般に、抵抗回路５８の並列抵抗回路網の実施形態において、コンデンサ回路５２を積分器４２に接続する並列抵抗器の数はフィードバックサイクル中に増加可能であり、それに対応して、コンデンサ回路５２を積分器４２に接続する変換フィードバック経路の実効直列抵抗を減少する。すなわち、抵抗回路５８の直列抵抗回路網の実施形態において、コンデンサ回路５２を積分器４２に接続する直列抵抗器の数はフィードバックサイクル中、例えば抵抗器バイパススイッチを閉じることにより減少可能であり、それに対応して変換フィードバック経路の直列抵抗を減少する。並列及び直列の双方の実施形態において、時間間隔を空けたスイッチ起動信号は、コンデンサ回路５２を積分器４２に接続する並列抵抗器の数を時間の経過に伴い増加させるために使用されてもよく、又はコンデンサ回路５２を積分器４２に接続する直列抵抗器の数を時間の経過に伴い減少させるために使用されてもよい。
【００４１】
従って、一般的な一実施形態において、各フィードバックサイクル中に変換フィードバック信号に対する所望の電流パルス波形に従ってコンデンサ回路５２と関連する（実効）直列抵抗を変更することは、可変抵抗素子をフィードバックサイクルにわたって連続的又は離散的に調整することを含む。別の一般的な実施形態において、各フィードバックサイクル中に変換フィードバック信号に対する所望の電流パルス波形に従ってコンデンサ回路５２と関連する直列抵抗を変更することは、フィードバックサイクルにわたってスイッチド抵抗回路網の構成を変更することを含む。
【００４２】
図１７は、図１２に示す電流パルス限界制約に従って変換フィードバック信号を生成するためにＤＡＣ５０の上記のスイッチド抵抗器の実施形態を使用するより一般的な方法を示す。この方法により例示される一般的な設計方法論は、１次シグマデルタＡＤＣに対して正確であり且つ高次シグマデルタＡＤＣに対して近似であるが依然としてかなり有用な総（移動）電荷設計境界に関する。一般に、電荷境界方法論は、方形波パルスを近似する電流パルス波形に適用可能である。また、高次システムの場合、ＤＡＣ入力ｖｄからループフィルタ出力ｙへのインパルス応答は、ＡＤＣの量子化器の比較時点での等価ＳＩパルスのインパルス応答と同一であるようにされる必要がある。この条件は、ループフィルタを介して各フィードバック経路のインパルス応答を重ね合わせることにより満たされ、その場合、フィードバック経路の数はループフィルタの次数と等しい。
【００４３】
上記の方法は、コンデンサ回路５２内のコンデンサ５４（ＣＲＥＦ）の値の計算から開始する（ステップ１０４）。ＣＲＥＦの下限は、ｋＴ／Ｃスイッチングノイズにより規定される。次に、最小可能時定数τを計算する（ステップ１０６）。尚、最小時定数は、ＣＲＥＦとＣＲＥＦを放電する最小直列抵抗との積である。トランジスタ、ＭＥＭ等であってもよいスイッチＳ１〜ＳＭの個々のスイッチ抵抗及びループフィルタ４２の入力インピーダンスは、この値の下限を規定する。次に、変換フィードバック信号に対する図１８及び図１９の電流及び振幅波形グラフを参照する。これらは、図１７の設計方法論に関係する時間パラメータ及び電流パラメータをグラフで示す。点（ＴＳ，Ｉｘ）は、設計境界の最初の２つ（Ｑｔｏｔ及びＩｒｍａｘ）を満たす点として判定される。この判定は、ｔ ＝ ０からｔ ＝ ＴＳまでを定電流Ｉｘと仮定し、ｔ ＝ ＴＳからｔ ＝ ＴＰまでを時定数τによる指数関数的減衰と仮定する（ステップ１０８）。より形式的には、方法論は以下の非線形式を解いてもよい。
【００４４】
【数３】
2010514384.tif 000005
【００４５】
次に、最後の設計境界（Ｉｅｍａｘ＋Ｉ０）を満たす最後のスイッチの時間位置ｔＭを求める（ステップ１１０）。開始点は（ＴＳ，Ｉｘ）であり、ここから最大許容電流Ｉｅｍａｘ＋Ｉ０に到達するまで指数関数的減衰を時間軸上で逆戻りして増加する。ここで、リップルレベルをＩｒｉｐｐｌｅ ＝ Ｉｅｍａｘ ＋ Ｉ０ − Ｉｘと定義してもよい。次に、最後の設計境界（Ｉｅｍａｘ＋Ｉ０）を満たす残りのスイッチのスイッチング時点ｔｋが判定される（ステップ１１２）。開始点は（ｔｋ＋１，Ｉｘ−Ｉｒｉｐｐｌｅ）であり、ここから最大許容電流Ｉｒｉｐｐｌｅ＋Ｉｘに到達するまで時定数τｋによる指数関数的減衰を時間軸上で逆戻りして増加する。換言すると、平均電流がＩｘにほぼ等しくなるように、Ｉｘを中心として対称に広がるリップル２Ｉｒｉｐｐｌｅを仮定してもよい。
【００４６】
一般に、指数関数的減衰に使用される時定数τｋは任意の値ではなく、コンデンサＣＲＥＦの両端電圧及びｔ ＝ ｔｋ＋１での電流Ｉｘ−Ｉｅｍａｘにより一意に規定される。すなわち、τｋ ＝ ＲｋＣＲＥＦであり、式中Ｒｋ ＝ ＶＣ（ｔｋ＋１）／（Ｉｘ−Ｉｅｍａｘ）である。尚、この最後の方法ステップは、時間０（ｔ ＝ ０）に到達するか又はそれと交差するまで繰り返される。
【００４７】
図２０〜図２２は、例えば図１３に示す抵抗制御回路６２におけるスイッチＳ１及びＳ２等の動作と関連するスイッチング・リップルを示す。スイッチＳ１〜ＳＭと遅延素子Ｄ１〜ＤＭ−１を具備する遅延線とを含む抵抗制御回路６２のスイッチング遅延回路は、例えば等間隔のスイッチング遅延を有するように構成されてもよい。等間隔のスイッチング遅延を用いる場合、並列接続される抵抗器の数は、等間隔のスイッチング時間に従ってフィードバックサイクルにわたって増加する。図２０は、Ｍ＝１６、すなわち可変抵抗デバイス６０を構成する並列抵抗回路網内に１６個のスイッチド抵抗器が存在する一実施形態の場合のこのような等間隔のスイッチングを示す。
【００４８】
それに対して、図２１は同数のスイッチド抵抗器を示すが、フィードバックサイクルにわたる不均一なスイッチング遅延の使用を示す。例えば遅延素子Ｄ１〜ＤＭ−１の各々は、スイッチング遅延信号のアサートが不均一な時間間隔を有するように異なる遅延値を有するように構成可能である。その特定の方法によるか否かに関わらず、ＤＡＣ５０は等間隔ではないスイッチング遅延を有するように構成されてもよく、特に、スイッチング遅延回路のスイッチング遅延の時間間隔が、各フィードバックサイクルの開始部分と比較して各フィードバックサイクルの終了部分中でより狭いように構成されてもよい。
【００４９】
図２１に示すように、所定のフィードバックサイクル中に時間の経過に伴い間隔がより狭くなるスイッチング遅延は、変換フィードバック信号の振幅リップルを減少し、それにより多くの利点が得られる。実際、図２０及び図２１の双方は並列抵抗回路網内の同数のスイッチド抵抗器を示し、図２１で証明されるリップルの減少は、等間隔ではないスイッチング遅延の使用に完全に起因する。等間隔ではないスイッチング遅延の使用により得られるリップルの減少を更に改善すると、図２２は、並列抵抗回路網内により多くのスイッチド抵抗器、例えばＭ＝３２を使用することにより、図２１と比較してリップルの減少及び放電時間の改善を示す。
【００５０】
当然、図８の考察及び本明細書中の他の部分で示したように、ＤＡＣ５０は、変換フィードバック信号に対する所望の電流パルス整形を実現するために連続的に可変であるか又は離散的に可変である直列抵抗を使用してもよい。例えば、ＤＡＣ５０により提供される直列抵抗は、フィードバックサイクルにわたるパストランジスタデバイスのバイアス信号の変更又はフィードバックサイクルにわたって並列抵抗回路網内でアクティブに接続された抵抗器の数の変更に基づいて、各フィードバックサイクル中に高抵抗から低抵抗に進んでもよい。すなわち、抵抗制御回路６２は、変換フィードバック信号の所望の電流パルス波形に従って、各フィードバックサイクル中にコンデンサ回路５２をループフィルタ４２に接続する可変抵抗デバイス６０を構成する並列抵抗器の数を変更するように構成されてもよい。上述したように、その動作は、各フィードバックサイクル中に遅延スイッチ起動信号を継続して生成することにより達成されてもよく、その場合、各スイッチ起動信号はコンデンサ回路５２をループフィルタ４２に接続する並列抵抗器の数を増加させる。
【００５１】
上述の構成のうち任意の構成において、ＤＡＣ５０を含むＡＤＣ４０は、種々の用途において有用な集積回路デバイスに容易に組み込まれてもよい。限定的ではない例として、図２３はそのような用途の１つを示し、ここで無線通信デバイス又はシステム７０はＡＤＣ４０の一実施形態を含む。特に、例えば無線通信ネットワークにおいて使用するための移動局であってもよい無線通信デバイス７０は、アンテナ７２、スイッチ及び／又は送受切替器７４、受信機７６、送信機７８、システム制御部８０及びユーザインタフェース８２を含む。また、無線通信デバイス７０の所定の用途に応じて、ユーザインタフェース８２はディスプレイ、キーパッド、音声入出力回路等を含んでもよい。
【００５２】
ＡＤＣ４０の一実施形態を受信機７６内に組み込むことにより、アナログ−デジタル変換を含むベースバンド信号処理等の受信機動作では、本明細書中で説明されるようなＤＡＣ５０の使用から得られる低減したクロックジッタ及び減少した最大電流に基づく利点が得られる。当然、他の又は追加のＡＤＣ４０は無線通信デバイス７０内部の他の部分、例えばユーザインタフェース８２内で実現されてもよく、その場合、音声又は他のアナログ入力信号は処理のためにデジタル化されてもよい。
【００５３】
更に、本明細書中で示した１つ以上の説明のための例は１次シグマデルタＡＤＣに関するが、本明細書中の教示は高次デバイスに直接当てはまる。また、本明細書中の教示は、マルチビット量子化器及びＤＡＣに直接当てはまることが理解されるべきである。更に、本考察において使用された任意の「シングルエンド信号」の説明は限定的ではない例であり、本明細書中の教示は差動信号回路の実現例に直接当てはまることが当業者には理解されるだろう。
【００５４】
更に、１つ以上の実施形態において、本明細書中で説明したような変換フィードバック信号パルス整形は、２つ以上の積分増幅器を有するシグマデルタＡＤＣループフィルタ内の積分増幅器のサブセットに対してのみフィードバック信号を生成するために使用されてもよい。例えば、変換フィードバック信号に対する本発明の電流パルス整形方法は、ＡＤＣループフィルタ内の第１の積分増幅器に対する最も外側の変換フィードバック経路に対して使用されてもよい一方、従来のスイッチド電流源技術は、追加の積分増幅器に入る１つ以上の内側の変換フィードバック経路に対する変換フィードバック信号を生成するために使用されてもよい。
【００５５】
従って、本発明は以上の説明及び添付の図面により限定されず、請求の範囲及びその法的等価物によってのみ限定される。
【図１】
2010514384.tif 000006
【図２】
2010514384.tif 000007
【図３】
2010514384.tif 000008
【図４】
2010514384.tif 000009
【図５】
2010514384.tif 000010
【図６】
2010514384.tif 000011
【図７】
2010514384.tif 000012
【図８】
2010514384.tif 000013
【図９】
2010514384.tif 000014
【図１０】
2010514384.tif 000015
【図１１】
2010514384.tif 000016
【図１２】
2010514384.tif 000017
【図１３】
2010514384.tif 000018
【図１４】
2010514384.tif 000019
【図１５】
2010514384.tif 000020
【図１６】
2010514384.tif 000021
【図１７】
2010514384.tif 000022
【図１８】
2010514384.tif 000023
【図１９】
2010514384.tif 000024
【図２０】
2010514384.tif 000025
【図２１】
2010514384.tif 000026
【図２２】
2010514384.tif 000027
【図２３】
2010514384.tif 000028
【国際調査報告】
2010514384.tif 000029
2010514384.tif 000030