(57)【要約】【課題】チップ・パッケージ・モデルを縮小するための、コンピュータ実施方法、データ処理システム、およびコンピュータ使用可能プログラム・コードを提供する。【解決手段】前記チップ・パッケージ・モデルの受け取りに応答して、チップ・パッケージ・モデルのインダクタンスおよび抵抗が測定される。インダクタンスおよび抵抗は、チップ・パッケージ・モデルの外部ノード・セットのみを使用して測定される。縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルは、チップ・パッケージ・モデルのインダクタンスおよび抵抗を使用して作成される。複合縮小ノードのレジスタ対インダクタ・チップ・パッケージ・モデルは、縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルを組み合わせることによって形成される。【選択図】  図４
2010511290.tif 000002
【特許請求の範囲】
【請求項１】
チップ・パッケージ・モデルのインダクタンスを測定するステップであって、前記インダクタンスが前記チップ・パッケージ・モデルの外部ノード・セットのみを使用して測定される、測定するステップと、
前記チップ・パッケージ・モデルの抵抗を測定するステップであって、前記抵抗が前記チップ・パッケージ・モデルの外部ノード・セットのみを使用して測定される、測定するステップと、
前記チップ・パッケージ・モデルの前記インダクタンスおよび前記抵抗を使用して、縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルを作成するステップと、
複合縮小ノードのレジスタ対インダクタ・チップ・パッケージ・モデルを形成するために、前記縮小ノード・レジスタ・モデルおよび前記縮小ノード・インダクタ・モデルを組み合わせるステップと、
を含む、チップ・パッケージ・モデルを縮小するためのコンピュータ実施方法。
【請求項２】
前記チップ・パッケージ・モデルの前記インダクタンスを測定するステップが、
前記チップ・パッケージ・モデルのインダクタンスのみのバージョンを作成するステップと、
前記チップ・パッケージ・モデルの電圧領域のセットに関して、前記外部ノード・セットを識別するステップと、
共通基準ノード・セットを形成するために、前記外部ノード・セット内の前記電圧領域のセットそれぞれにおいて第１の外部ノードを識別するステップと、
単位価ランプ電流源ノードを形成するために、前記外部ノード・セット内の非基準外部ノードに単位価ランプ電流源を印加するステップと、
インダクタンス行列の１つの行または列を作成するために、前記単位価ランプ電流源ノードからすべての残りの非基準外部ノードへの電圧を測定するステップと、
を含む、請求項１に記載の方法。
【請求項３】
前記チップ・パッケージ・モデルの前記抵抗を測定するステップが、
前記チップ・パッケージ・モデルの抵抗のみのバージョンを作成するステップと、
前記チップ・パッケージ・モデルの電圧領域のセットに関して、前記外部ノード・セットを識別するステップと、
共通基準ノード・セットを形成するために、前記外部ノード・セット内の前記電圧領域のセットそれぞれにおいて第１の外部ノードを識別するステップと、
単位価電流源ノードを形成するために、前記外部ノード・セット内の非基準外部ノードに単位価電流源を印加するステップと、
抵抗行列の１つの行または列を作成するために、前記単位価電流源ノードからすべての残りの非基準外部ノードへの電圧を測定するステップと、
を含む、請求項１に記載の方法。
【請求項４】
前記インダクタンス行列を完了するために、前記共通基準ノード・セットを除くすべての前記外部ノード・セットについて、前記印加するステップおよび前記測定するステップを反復するステップをさらに含む、請求項２に記載の方法。
【請求項５】
前記抵抗行列を完了するために、前記共通基準ノード・セットを除くすべての前記外部ノード・セットについて、前記印加するステップおよび前記測定するステップを反復するステップをさらに含む、請求項３に記載の方法。
【請求項６】
前記複合縮小ノードのレジスタ対インダクタ・チップ・パッケージ・モデルを形成するために、前記縮小ノード・レジスタ・モデルおよび前記縮小ノード・インダクタ・モデルを組み合わせるステップが、
第１の縮小ノード回路モデルを形成するために、前記縮小ノード・インダクタ・モデルまたは前記縮小ノード・レジスタ・モデルのうちの１つを選択するステップと、
前記第１の縮小ノード回路モデルを使用して、一連の接続されたレジスタ対インダクタ分岐の下部要素を形成するステップと、
第２の縮小ノード回路モデルを形成するために、他方の縮小ノード・モデルを選択するステップと、
前記第２の縮小ノード回路モデルを使用して、前記一連の接続されたレジスタ対インダクタ分岐の上部要素を形成するステップと、
前記第１の縮小ノード回路モデルの非基準外部ノードを、内部ノード名セットに改名するステップと、
前記第２の縮小ノード回路モデルの共通基準ノードを、前記内部ノード名セットに改名するステップであって、レジスタのセットおよびインダクタのセットが、それぞれの縮小ノード回路モデル内で共通の外部ノード名を共有する場合、前記レジスタのセットおよび前記インダクタのセットが直列に接続される、改名するステップと、
を含む、請求項１に記載の方法。
【請求項７】
前記チップ・パッケージ・モデルが、疎なインダクタンス・チップ・パッケージ・モデルまたは疎な逆インダクタンス・チップ・パッケージ・モデルのうちの少なくとも１つである、請求項１に記載の方法。
【請求項８】
前記チップ・パッケージ・モデルが集積回路チップ・パッケージ・モデルである、請求項１に記載の方法。
【請求項９】
バス・システムと、
前記バス・システムに接続された通信システムと、
前記バス・システムに接続されたメモリであって、前記メモリが命令セットを含む、メモリと、
前記バス・システムに接続された処理ユニットであって、前記処理ユニットが、請求項１から８のいずれか一項に記載のステップを実行するために前記命令セットを実行するように動作可能である、処理ユニットと、
を備える、データ処理システム。
【請求項１０】
チップ・パッケージ・モデルを縮小するためのコンピュータ使用可能プログラム・コードを含むコンピュータ使用可能媒体を備える、コンピュータ・プログラムであって、コンピュータ上で実行された場合、請求項１から８のいずれか一項に記載のステップを前記コンピュータに実行させる、コンピュータ使用可能コードを含む、コンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、集積回路の設計に関する。とりわけ、本発明は一般に、集積回路チップ・パッケージのシミュレーションのための、コンピュータ実施方法、データ処理システム、およびコンピュータ使用可能プログラム・コードに関する。
【背景技術】
【０００２】
電子デバイスは、急速に、家庭や産業界において毎日の生活に不可欠な部分となってきている。これらデバイスの頭脳は、それぞれがデバイスの所望の機能を実行するための何百万というトランジスタを有する、集積回路から構成される。
【０００３】
トランジスタの数が増加するにつれて、およびデバイスの物理サイズが増大するにつれて、集積回路の製造コストも増大してきた。したがって、製造段階への進行に先立って、集積回路の設計が可能な限り誤差なしであることを保証することが、ますます重要になりつつある。チップ・パッケージおよび回路シミュレーションは、この目的を達成する際に重要な役割を果たす。
【０００４】
一般に、チップ・パッケージは、集積回路を基板に結合し、集積回路に電力を供給し、集積回路の信号を基板に提供する。チップ・パッケージは非常に複雑になる可能性があり、２４またはそれ以上の配線レベルを有することは珍しくない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パッケージをシミュレートするための現在の方法は、不正確であるか、または大量の時間、ならびに、計算能力、メモリ、およびストレージなどのリソースを必要とする。
【課題を解決するための手段】
【０００６】
本発明の様々な態様は、チップ・パッケージ・モデルを縮小（reducing）するための、コンピュータ実施方法、データ処理システム、およびコンピュータ使用可能プログラム・コードを提供する。例示的諸実施形態は、チップ・パッケージ・モデルを受け取る。チップ・パッケージ・モデルの受け取りに応答して、例示的諸実施形態は、チップ・パッケージ・モデルのインダクタンス（inductance）および抵抗を測定する。インダクタンスおよび抵抗は、チップ・パッケージ・モデルの外部ノード・セットのみを使用して測定される。例示的諸実施形態は、チップ・パッケージ・モデルのインダクタンスおよび抵抗を使用して、縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルを作成する。例示的諸実施形態は、縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルを組み合わせて、複合縮小ノードのレジスタ対インダクタ・チップ・パッケージ・モデルを形成する。
【０００７】
次に、本発明の諸実施形態について、添付の図面を参照しながら単なる例として説明する。
【図面の簡単な説明】
【０００８】
【図１】例示的諸実施形態が実装可能なデータ処理システムを示す絵画図である。
【図２】例示的諸実施形態が実装可能なデータ処理システムを示すブロック図である。
【図３】例示的実施形態に従った、集積回路チップおよびその関連付けられたチップ・パッケージを示す簡略図である。
【図４】例示的実施形態に従った、チップ・パッケージの配線例を示す図である。
【図５】例示的実施形態に従った、チップ・パッケージ用の縮小プロセスを示す図である。
【図６】例示的実施形態に従った、インダクタンス行列と共に使用された場合のチップ・パッケージに関する実現された誘導回路トポロジを示す図である。
【図７】例示的実施形態に従った、例示的なチップ・パッケージ・インダクタンス行列を示す図である。
【図８】例示的実施形態に従った、例示的な詳細チップ・パッケージ・インダクタンス行列を示す図である。
【図９】例示的実施形態に従った、例示的なチップ・パッケージ用の外部ノード行列に関する回路モデル・トポロジを示す図である。
【図１０】例示的実施形態に従った、チップ・パッケージの複合モデルに関する回路モデル・トポロジを示す図である。
【図１１】例示的実施形態に従った、２つの抵抗および誘導（ＲＬ）抽出ケースを示す図である。
【図１２】例示的実施形態に従った、内部ノードおよび外部ノードの両方を使用する、詳細な複合インダクタンス・パッケージ・モデルおよび抵抗パッケージ・モデルの縮小を示す図である。
【図１３】例示的実施形態に従った、縮小集積回路チップ・パッケージ・モデルを作成するために実行される動作を示す流れ図である。
【図１４】例示的実施形態に従った、詳細なレジスタ対インダクタ・チップ・パッケージ・モデルおよび縮小ノードのレジスタ対インダクタ・チップ・パッケージ・モデルを使用して、２つの集積回路チップ対チップ・パッケージ設計をシミュレートする際の、使用されるメモリと中央処理時間使用量との比較を示す図である。
【図１５】例示的実施形態に従った、詳細分析および縮小ノード分析を使用して、２つのチップ・パッケージをシミュレートする際の、検出された最大および最小のオンチップ過渡電圧偏位の比較を示す図である。
【図１６】例示的実施形態に従った、ケース１のチップ・パッケージに関する詳細分析および縮小ノード分析を使用してシミュレートされた、オンチップのノード間過渡電圧偏位を示すグラフ図である。
【図１７】例示的実施形態に従った、ケース２のチップ・パッケージに関する詳細分析および縮小ノード分析を使用してシミュレートされた、オンチップのノード間過渡電圧偏位を示すグラフ図である。
【発明を実施するための形態】
【０００９】
例示的実施形態は、集積回路チップ・パッケージのシミュレーションを提供する。ここで図面、特に図１を参照すると、例示的諸実施形態が実装可能な、データ処理システムを示す絵画図が示されている。コンピュータ１００は、システム・ユニット１０２、ビデオ・ディスプレイ端末１０４、キーボード１０６、フロッピィ・ドライブおよび他のタイプの永続および取り外し可能ストレージ媒体を含むことが可能なストレージ・デバイス１０８、ならびにマウス１１０を含む。追加の入力デバイスを、パーソナル・コンピュータ１００に含めることができる。追加の入力デバイスの例には、ジョイスティック、タッチパッド、タッチ・スクリーン、トラックボール、マイクロフォンなどが含まれる。
【００１０】
コンピュータ１００は、ＩＢＭ（Ｒ）のｅＳｅｒｖｅｒ（ＴＭ）コンピュータまたはＩｎｔｅｌｌｉＳｔａｔｉｏｎ（Ｒ）コンピュータなどの、任意の好適なコンピュータとすることが可能であり、これらは、ニューヨーク州アーモンクに位置するインターナショナル・ビジネス・マシンズ・コーポレーションの製品である。示された図はパーソナル・コンピュータを示すが、他の諸実施形態を他のタイプのデータ処理システムに実装することができる。たとえば、他の諸実施形態は、ネットワーク・コンピュータに実装することができる。コンピュータ１００は、好ましくは、コンピュータ１００内の動作でコンピュータ読み取り可能媒体に常駐するシステム・ソフトウェアを使用して実装可能な、グラフィカル・ユーザ・インターフェース（ＧＵＩ）も含む。
【００１１】
次に図２は、例示的諸実施形態が実装可能なデータ処理システムのブロック図を示す。データ処理システム２００は、図１のコンピュータ１００などのコンピュータの例であり、例示的諸実施形態のプロセスを実施するコードまたは命令を内部に配置することができる。
【００１２】
示された例では、データ処理システム２００は、北ブリッジおよびメモリ・コントローラ・ハブ（ＭＣＨ）２０２、ならびに南ブリッジおよび入力／出力（Ｉ／Ｏ）コントローラ・ハブ（ＩＣＨ）２０４を含む、ハブ・アーキテクチャを採用する。処理ユニット２０６、メイン・メモリ２０８、およびグラフィクス・プロセッサ２１０は、北ブリッジおよびメモリ・コントローラ・ハブ２０２に結合される。処理ユニット２０６は、１つまたは複数のプロセッサを含むことが可能であり、１つまたは複数の異機種プロセッサ・システムを使用して実装することもできる。グラフィクス・プロセッサ２１０は、たとえば加速グラフィクス・ポート（ＡＧＰ）を解して、ＭＣＨに結合することができる。
【００１３】
示された例では、ローカル・エリア・ネットワーク（ＬＡＮ）アダプタ２１２は、南ブリッジおよびＩ／Ｏコントローラ・ハブ２０４、オーディオ・アダプタ２１６、キーボードおよびマウス・アダプタ２２０、モデム２２２、読み取り専用メモリ（ＲＯＭ）２２４、ユニバーサル・シリアル・バス（ＵＳＢ）ポート、ならびに他の通信ポート２３２に結合される。ＰＣＩ／ＰＣＩｅデバイス２３４は、バス２３８を介して南ブリッジおよびＩ／Ｏコントローラ・ハブ２０４に結合される。ハード・ディスク・ドライブ（ＨＤＤ）２２６およびＣＤ−ＲＯＭドライブ２３０は、バス２４０を介して南ブリッジおよびＩ／Ｏコントローラ・ハブ２０４に結合される。
【００１４】
ＰＣＩ／ＰＣＩｅデバイスは、たとえば、イーサネット・アダプタ、アドイン・カード、およびノートブック・コンピュータ用のＰＣカードを含むことができる。ＰＣＩはカード・バス・コントローラを使用するが、ＰＩＣｅは使用しない。ＲＯＭ  ２２４は、たとえばフラッシュ・バイナリ入力／出力システム（ＢＩＯＳ）とすることができる。ハード・ディスク・ドライブ２２６およびＣＤ−ＲＯＭドライブ２３０は、たとえば、Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）またはＳｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ（ＳＡＴＡ）インターフェースを使用することができる。スーパーＩ／Ｏ（ＳＩＯ）デバイス２３６は、南ブリッジおよびＩ／Ｏコントローラ・ハブ２０４に結合することができる。
【００１５】
オペレーティング・システムは、処理ユニット２０６上で動作する。このオペレーティング・システムは、図２のデータ処理システム２００内の様々な構成要素を調整および制御する。オペレーティング・システムは、Ｍｉｃｒｏｓｏｆｔ（Ｒ）のＷｉｎｄｏｗｓ  ＸＰ（Ｒ）などの市販のオペレーティング・システムとすることができる。（Ｍｉｃｒｏｓｏｆｔ（Ｒ）およびＷｉｎｄｏｗｓ  ＸＰ（Ｒ）は、米国内、諸外国、またはその両方での、Ｍｉｃｒｏｓｏｆｔ  Ｃｏｒｐｏｒａｔｉｏｎの商標である。）Ｊａｖａ（ＴＭ）プログラミング・システムなどのオブジェクト指向プログラミング・システムは、オペレーティング・システムに関連して実行可能であり、データ処理システム２００上で実行中のＪａｖａ（ＴＭ）プログラムまたはアプリケーションからオペレーティング・システムを呼び出す。Ｊａｖａ（ＴＭ）およびすべてのＪａｖａベースの商標は、米国内、諸外国、またはその両方での、Ｓｕｎ  Ｍｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃの商標である。
【００１６】
オペレーティング・システム、オブジェクト指向プログラミング・システム、およびアプリケーションまたはプログラム向けの命令は、ハード・ディスク・ドライブ２２６などのストレージ・デバイス上に配置される。これらの命令は、処理ユニット２０６による実行のために、メイン・メモリ２０８にロードすることができる。例示的諸実施形態のプロセスは、メモリ内に配置可能なコンピュータ実施命令を使用して、処理ユニット２０６によって実行可能である。メモリの例は、メイン・メモリ２０８であるか、読み取り専用メモリ２２４であるか、あるいは、１つまたは複数の周辺デバイス内にある。
【００１７】
図１および図２に示されたハードウェアは、例示された諸実施形態の実装に応じて変更可能である。フラッシュ・メモリ、等価の不揮発性メモリ、または光ディスク・ドライブなどの、他の内部ハードウェアまたは周辺デバイスは、図１および図２に示されたハードウェアに加えて、またはこれらの代わりに使用することができる。加えて、例示的諸実施形態のプロセスは、マルチプロセッサ・データ処理システムに適用可能である。
【００１８】
図２に示されたシステムおよび構成要素は、図示された例とは異なる可能性がある。一部の例では、データ処理システム２００は携帯情報端末（ＰＤＡ）とすることができる。携帯情報端末は、一般に、オペレーティング・システム・ファイルあるいはユーザ生成データまたはその両方を格納するための不揮発性メモリを提供するために、フラッシュ・メモリを備えるように構成される。加えて、データ処理システム２００は、タブレット・コンピュータ、ラップトップ・コンピュータ、または電話デバイスとすることができる。
【００１９】
図２に示された他の構成要素は、図示された例とは異なる可能性がある。たとえばバス・システムは、システム・バス、Ｉ／Ｏバス、およびＰＣＩバスなどの、１つまたは複数のバスから構成することができる。もちろんバス・システムは、ファブリックまたはアーキテクチャに取り付けられた異なる構成要素またはデバイス間でのデータの転送を提供する、任意の好適なタイプの通信ファブリックまたはアーキテクチャを使用して、実装可能である。加えて通信ユニットは、モデムまたはネットワーク・アダプタなどの、データの送受信に使用される１つまたは複数のデバイスを含むことができる。さらにメモリは、たとえばメイン・メモリ２０８、または、北ブリッジおよびメモリ・コントローラ・ハブ２０２内に見られるようなキャッシュとすることができる。また、処理ユニットは、１つまたは複数のプロセッサまたはＣＰＵを含むことができる。
【００２０】
図１および図２に示された例は、アーキテクチャ上の制限を示唆することを意味するものではない。加えて、例示的諸実施形態は、コンピュータ実施方法、データ処理システム、ならびに、ソース・コードをコンパイルするため、およびコードを実行するための、コンピュータ使用可能プログラム・コードを提供する。示された諸実施形態に関して説明される方法は、図１に示されたデータ処理システム１００または図２に示されたデータ処理システム２００などの、データ処理システム内で実行可能である。
【００２１】
チップ・パッケージ電力分散シミュレーションの主な目的は、チップのスイッチング動作に応じて、集積回路内の電位差（ノード間電圧）を観察することである。主として抵抗（Ｒ）要素および誘導（Ｌ）要素によってモデル化可能な、パッケージの電力分散は、通常、多くのシミュレーション全体にわたって一定に保持される。しかしながら、複雑な磁気結合はパッケージの挙動を支配するため、パッケージ・モデルが単純なアプリオリ（a-priori）でない場合、パッケージの電力分散モデルがチップ・パッケージのシミュレーション努力を圧倒する可能性がある。すなわち、誘導モデルの長期結合効果により、主に非結合抵抗（Ｒ）要素および非結合容量（Ｃ）要素によってモデル化可能な、集積回路のモデルよりも緻密な回路モデル（したがって、計算上はより高価なモデル）が製造される。
【００２２】
図３は、例示的実施形態に従った、集積回路チップおよびその関連付けられたチップ・パッケージを示す簡略図である。集積回路チップ３０２およびチップ・パッケージ３０４は、はんだボール３０６を介して互いに結合される。同様に、チップ・パッケージ３０４は、はんだボール３１０を介してプリント回路ボード３０８に結合される。チップ・パッケージ３０４は、集積回路チップ３０２に電力を供給するため、および集積回路チップ３０２の信号をプリント回路ボード３０８に提供するための、責務を負う。チップ・パッケージ３０４は、何層かのワイヤを使用して、集積回路チップ３０２との間で電力および信号を供給する。例示的諸実施形態は、図２のデータ処理システム２００などのデータ処理システムによって実行されるアプリケーションを使用して、チップ・パッケージ３０４のシミュレーションを提供する。
【００２３】
図４は、例示的実施形態に従った、チップ・パッケージの配線例を示す図である。図３のチップ・パッケージ３０４などのチップ・パッケージであるチップ・パッケージ４０２は、２つの電圧領域Ｄ１〜Ｄ２、８つの外部ノードＥ１〜Ｅ８、ならびに、ワイヤ・セグメントがインダクタンスあるいは抵抗またはその両方の抽出のために分割された場合は、４つの内部ノードＩ１〜Ｉ４および１０の分岐Ｂ１〜Ｂ１０を有する。
【００２４】
物理学のみから導出されたチップ・パッケージ回路モデルは、ワイヤ・セグメント（自己および相互）のインダクタンスおよび抵抗を計算する。導出されたチップ・パッケージ回路モデルは、物理トポロジと一致する回路トポロジを使用して、これらの回路要素も接続する。すなわち、各インダクタまたはレジスタは、固有のワイヤ・セグメントにマッピングされる。物理チップ・パッケージ・モデルが集積チップ回路モデルと組み合わされた場合、内部パッケージ・ノードは複合集積回路のチップ対チップ・パッケージ・シミュレーションに含まれなければならない。さらに、誘導効果および抵抗効果の両方が物理ベースのチップ・パッケージ・モデル内で組み合わされた場合、直列インピーダンス、Ｚ＝Ｒ＋ｊωＬを処理するように、内部パッケージ・ノードは倍増する。追加の内部ノードは、分岐レジスタ要素および分岐インダクタ要素を分割する。
【００２５】
疎なインダクタンス近似（sparse inductance approximation）および疎な逆インダクタンス近似(sparse inverse-inductanceapproximation)は、物理チップ・パッケージ・モデルを扱いやすくしてきたが、磁気モデルの複雑さが依然としてシミュレーション努力に勝るため、これらのモデルは依然として実用的ではない。チップ・パッケージ・モデルの縮小は、モデラが集積回路のチップ対チップ・パッケージ・シミュレーションにおけるいかなる内部パッケージ・ノードにも関与していないという事実を、さらに活用しなければならない。
【００２６】
初期のパッケージ・モデル縮小は、純粋に誘導性の物理チップ・パッケージ・モデルから内部ノードを除去することが目的であった。縮小手順は、各電圧領域について基準ノードを定義すること、およびこれらの基準ノードをまとめて短絡させることによって開始され、これらは図４の例示的設計の場合、それぞれ、領域Ｄ１およびＤ２に対する外部ノードＥ６およびＥ８である。次に、ノード間の分岐接続性を記述する、ノード接続行列（Ａ）が生成された。最後に、チップ・パッケージの縮小ノード・モデルを作成するために、ノード接続行列（Ａ）が物理分岐インダクタンス行列（Ｌ）と数学的に組み合わされる。チップ・パッケージ４０２は、単なる例示的なチップ・パッケージであり、すなわち、チップ・パッケージは、通常、何十万という内部ノードおよび何百という外部ノードを有する。
【００２７】
図５は、例示的実施形態に従った、チップ・パッケージ用の縮小プロセスを示す。計算５０２は、誘導縮小プロセスを詳述している。セクション５０４では、内部および外部ノード電圧（Ｖｎ）のベクトルは、ノード接続行列の逆数（Ａ）に物理分岐インダクタンス行列の逆数（Ｌ−１）を乗じ、転置ノード接続行列（ＡＴ）を乗じた結果と、各ノードに印加される電流の１次導関数
【数１】
2010511290.tif 000003
は以降Ｉドットと記載する。
との行列ベクトル積によって、計算される。セクション５０６では、インダクタンス行列５０８は、ノード接続行列の逆数（Ａ）に物理分岐インダクタンス行列の逆数（Ｌ−１）を乗じ、転置ノード接続行列（ＡＴ）を乗じる。
【００２８】
ここでも、物理的に抽出された部分インダクタンス行列を使用する回路モデルでは、あらゆる対角要素が固有のワイヤ・セグメントに対応する。すなわち、基礎となる回路トポロジは物理トポロジと一致する。インダクタンス行列５０８内の対角要素は、もはや固有のワイヤ・セグメントに対応しない。図６は、例示的実施形態に従った、インダクタンス行列５０８と共に使用された場合の、図４のチップ・パッケージ４０２などのチップ・パッケージに関する実現された誘導回路トポロジ６０２を示す。
【００２９】
ここでも、内部パッケージ・ノードは、後続のシミュレーションにおける外部刺激によって監視または駆動されることはない。すなわち、内部ノード電流源（Ｉドットｎi）５１０は、縮小プロセスと、後続の集積回路チップ対チップ・パッケージ・シミュレーションとの両方で、ゼロである。したがって、インダクタンス行列５０８は、図７の行列７００などの外部ノード・インダクタンス行列５１２に縮小することができる。図７は、例示的実施形態に従った、図５のインダクタンス行列５１２などの、例示的なチップ・パッケージ・インダクタンス行列を示す。行列７００は、共通基準ノード（Ｅ６およびＥ８）に対する外部ノードＥ１〜Ｅ５およびＥ７間のインダクタンスを示す。図に示されるように、外部ノードＥ１〜Ｅ５およびＥ７のインダクタンス行列は、より小さな６×６の行列を作成する。したがって、外部ノード電圧（Ｖｎｅ）５１４は、セクション５１８に示されるように、外部ノード・インダクタンス行列５１２に外部電流源（Ｉドットｎｅ）５１６を乗じた、行列ベクトル積によって与えられる。
【００３０】
図８は、例示的実施形態に従った、図５のインダクタンス行列５０８などの、例示的な詳細チップ・パッケージ・インダクタンス行列を示す。行列８００は、共通基準ノード（Ｅ６およびＥ８）に対する外部ノードＥ１〜Ｅ５、Ｅ７および内部ノードＩ１〜Ｉ４の間のインダクタンスを示す。図に示されるように、インダクタンス行列５１２は１０×１０の行列を作成する。
【００３１】
図９は、例示的実施形態に従った、図７の例示的なチップ・パッケージ用の外部ノード行列に関する回路モデル・トポロジ９０２を示す。図７の行列要素は、６つの分岐要素Ｌ１〜Ｌ６間の磁気結合を説明する。
【００３２】
ここでも、以前の作業では、純粋に順序を縮小した誘導モデルの作成に重点を置いた。チップ・パッケージの誘導挙動は依然として重要であるが、チップ・パッケージの抵抗挙動は、直流（ＤＣ）損失の規模が匹敵し、一時的な低下を緩和する、現在の高性能集積回路では無視することはできない。
【００３３】
チップ・パッケージの抵抗挙動および誘導挙動の両方を、以前の作業と同じ様に組み合わせることは、数学的に不可能である。分岐直列インピーダンスは複雑なＺ＝Ｒ＋ｊωＬであるため、結果として生じる式（ＡＺ−１ＡＴ）−１は周波数に依存し、周波数に依存しないレジスタおよびインダクタを生み出すことはない。
【００３４】
しかしながら、別々に縮小された純粋な誘導モデルおよび抵抗モデルを使用して、有用な近似モデルを作成することができる。簡単に言えば、このステップには、第１に、以前の作業と同様に純粋な誘導モデルから内部ノードを除去し、次に、同じく純粋な抵抗モデルから内部ノードを除去し、最後に、縮小された抵抗モデルと縮小された誘導モデルとを組み合わせることが含まれる。図１０は、例示的実施形態に従った、図４の例示的チップ・パッケージ４０２の複合モデルに関する回路モデル・トポロジ１００２を示す。磁気結合は６つの分岐誘導要素Ｌ１〜Ｌ６で表され、抵抗結合は６つの分岐抵抗要素Ｒ１〜Ｒ６で表される。インダクタンスＬ１〜Ｌ６は誘導的に相互に結合され、抵抗Ｒ１〜Ｒ６は抵抗的に相互に結合される。図４の例示的なチップ・パッケージ４０２の場合、レジスタがインダクタに結合されないため、縮小ノード回路行列は１２×１２ブロックの対角行列となる。
【００３５】
図５に戻ると、縮小された純粋な抵抗モデルの作成は、縮小された純粋な誘導モデルの作成と並行し、計算５２０に要約される。純粋な誘導モデルの縮小と同様に、セクション５２２では、ノード電圧（Ｖｎ）のベクトルは、ノード接続行列の逆数（Ａ）に抵抗行列の逆数（Ｒ−１）を乗じ、転置ノード接続行列（ＡＴ）を乗じた結果と、各ノードに印加される電流（Ｉｎ）との、行列ベクトル積によって計算される。セクション５２４では、ノード接続行列の逆数（Ａ）に抵抗行列の逆数（Ｒ−１）を乗じ、転置ノード接続行列（ＡＴ）を乗じた結果が、図８の行列８００などの、すべての外部よび内部ノードの抵抗行列５２６によって表される。
【００３６】
ここでも、内部パッケージ・ノードは、後続のシミュレーションにおける外部刺激によって監視または駆動されることはない。すなわち、内部ノード電流源（Ｉｎｉ）５２８は、縮小プロセスと、後続の集積回路チップ対チップ・パッケージ・シミュレーションとの両方で、ゼロである。したがって、抵抗行列５２６は、図７の行列７００などの外部ノード抵抗行列５３０に縮小することができる。したがって、外部ノード電圧（Ｖｎｅ）５３２は、セクション５３６に示されるように、外部ノード抵抗行列５３０に外部電流源（Ｉｎｅ）５３４を乗じた、行列ベクトル積によって与えられる。
【００３７】
縮小抵抗モデルおよび縮小誘導モデルが、図１０の回路トポロジ１００２に従って組み合わせ可能であることは、動作の周波数制限において明らかである。直流（ＤＣ）電圧が印加された場合、インダクタは短絡回路に縮小し、複合モデルは純粋な抵抗モデルに縮小する。ｊωＬ＞＞Ｒの高周波数では、複合モデルは純粋な誘導モデルに緊密に近似する。
【００３８】
図４のチップ・パッケージ４０２に関して説明された縮小ノードの抵抗および誘導モデルは、どちらも図４のチップ・パッケージ４０２に関して図９に示された回路トポロジ９０２を採用するため、自明に組み合わせることができる。図４のチップ・パッケージ４０２に関して図１０に示された、複合縮小ノードのレジスタ対インダクタ回路モデル・トポロジ１００２は、回路トポロジ９０２内の単一要素分岐を、直列接続されたレジスタ対インダクタ要素からなる分岐に置き換えることによって作成される。
【００３９】
このプロセスは、上部の回路要素を形成するために１つの縮小ノード・モデル（抵抗または誘導）を任意に選択し、下部の回路要素を形成するために他のモデルを選択することによって開始される。図４のチップ・パッケージ４０２の場合、上部回路要素は図１０の外部ノードＥ１〜Ｅ５およびＥ７に接続するインダクタＬ１〜Ｌ６であり、下部回路要素は図１０の基準ノードＥ６およびＥ８に接続するレジスタＲ１〜Ｒ６である。内部ノードＥ１＿Ｉ〜Ｅ５＿ＩおよびＥ７＿Ｉは、上部および下部の回路要素の直列接続を提供する。上部回路要素を複合モデルに刻印する（stamp）ことは、それらの外部ノード名を保持するが、それらの基準ノードは内部ノードに改名することを意味する。下部回路要素を刻印することは、それらの外部ノードをこれらの同じノードに改名するが、それらの領域特有の基準ノード名は保持することを意味する。図１０で使用される接尾部Ｉは、この改名が、上部および下部の回路要素間でどのように一貫性を維持できるかを示すために使用される。
【００４０】
前述のように、チップ・パッケージは、通常、何十万という内部ノードおよび何百という外部ノードを有する。図１１は、例示的実施形態に従った、２つの抵抗および誘導（ＲＬ）抽出ケース１１０２および１１０４を示す。抽出ケース１１０２および１１０４は、図４のチップ・パッケージ４０２などのチップ・パッケージに関するものである。抵抗および誘導（ＲＬ）抽出ケース１１０２は、１６３外部ノードの外部ノード１１０６カウントおよびおよそ２００，０００ノードの合計ノード１１０８カウントを示す。抵抗および誘導（ＲＬ）抽出１１０４は、３８３外部ノードの外部ノード１１０６カウントおよびおよそ３７０，０００ノードの合計ノード１１０８カウントを示す。抵抗および誘導（ＲＬ）抽出ケース１１０２は、２時間３５分の抵抗および誘導（ＲＬ）抽出時間１１１０も示す。抵抗および誘導（ＲＬ）抽出ケース１１０４は、２時間２２分の抵抗および誘導（ＲＬ）抽出時間１１１０も示す。
【００４１】
図１２は、例示的実施形態に従った、内部ノードおよび外部ノードの両方を使用する、詳細な複合インダクタンス・パッケージ・モデルおよび抵抗パッケージ・モデルの縮小を示す。図５のインダクタンス行列５０８などのインダクタンス行列の、図５の外部ノード・インダクタンス行列などの外部ノード・インダクタンス行列への縮小と、図５の抵抗行列５２６などの抵抗行列の、図５の外部ノード抵抗行列などの外部ノード抵抗行列への縮小とに固有の、モデル・サイズの縮小、ならびに、これら２つの縮小モード行列の組み合わせは、図１１の抽出ケース１１０２および１１０４などの２つの抽出ケースの合計ノードおよび外部ノードによって例証される。図１１を参照すると、ケース１の２００，０００の合計ノードを使用して、詳細な複合インダクタンスおよび抵抗パッケージ・モデルは、ケース１の詳細行列１２０２に示されるように２００，０００×２００，０００の行列を形成する。ケース１の１６３の外部ノードのみを使用して、複合縮小ノードのインダクタンスおよび抵抗パッケージ・モデルは、ケース１の縮小ノード行列１２０４に示されるように３２３×３２３の行列を形成する。複合縮小ノードのインダクタンスおよび抵抗行列サイズは、外部ノードの数を２倍した後、電圧領域の数を減じることによって、計算される。たとえば、図１１のケース１１０２を参照すると、１６３の外部ノードおよび３つの電圧領域（ＶＤＤ、ＶＤ２、およびＧＮＤ）があり、結果として（（１６３*２）−３）＝３２３となる。ケース２の３７０，０００の合計ノードの場合、詳細な複合インダクタンスおよび抵抗パッケージ・モデルは、ケース２の詳細行列１２０６に示されるように、３７０，０００×３７０，０００の行列を形成する。ケース２の３８３の外部ノードのみを使用して、複合詳細ノードのインダクタンスおよび抵抗パッケージ・モデルは、ケース２の縮小ノード行列１２０８に示されるように、７６１×７６１の行列を形成する。
【００４２】
図１３は、例示的実施形態に従った、縮小集積回路チップ・パッケージ・モデルを作成するために実行される動作を示す流れ図である。動作が開始されると、シミュレーション・アプリケーションは、図４のチップ・パッケージ４０２などの、すなわち縮小される予定のチップ・パッケージ回路モデルを受け取る（ステップ１３０２）。縮小アプリケーションは、外部ノード・セットを形成するためにチップ・パッケージの外部ノードを識別する（ステップ１３０４）。次に縮小アプリケーションは、各電圧領域について１つの外部ノードを基準ノードとして確立する（ステップ１３０６）。基準ノードの確立は、縮小アプリケーションによって自動的に実行することが可能であるか、または、縮小アプリケーションは基準ノードの識別を外部入力から受け取ることが可能である。次に、縮小アプリケーションは、着信する回路モデルのレジスタのみおよびインダクタのみのバージョンを作成する（ステップ１３０８）。この動作は、前者のケースでは自己インダクタを短絡させることおよび相互インダクタを除去することによって実行され、後者のケースではレジスタを短絡させることによって実行される。どちらのケースでも、存在するいずれのキャパシタも除去される。次に、縮小アプリケーションは、レジスタのみの回路モデルおよびインダクタのみの回路モデルを別々にテストして、縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルを形成する。
【００４３】
レジスタのみの回路モデルの場合、縮小アプリケーションは、外部ノードが基準ノードでなく、以前に電流源が印加されたノードでない限り、単位価（unit valued）電流源を、外部ノードの残りのセットのうちの１つに印加する（ステップ１３１０）。外部ノード電圧が測定され、これらの測定値が縮小ノード・レジスタ行列の適切な列に割り当てられる（ステップ１３１２）。単位価電流源(a unit valued currentsource)が各外部ノードに個々に印加された場合、レジスタのみの回路モデルについての縮小アプリケーション・テストは終了する（ステップ１３１４）。
【００４４】
インダクタのみの回路モデルの場合、縮小アプリケーションは、外部ノードが基準ノードでなく、以前に電流源が印加されたノードでない限り、単位価ランプ（ramp）電流源を、外部ノードの残りのセットのうちの１つに印加する（ステップ１３１６）。
外部ノード電圧が測定され、これらの測定値が縮小ノード・インダクタ行列の適切な列に割り当てられる（ステップ１３１８）。単位価ランプ電流源が各外部ノードに個々に印加された場合、インダクタのみの回路モデルについての縮小アプリケーション・テストは終了する（ステップ１３２０）。
【００４５】
前述のテストにおける電流源は、レジスタ・ケースにおける単位価ＤＣ源、またはインダクタ・ケースにおける単位価ランプ源のいずれかであるため、これらのノード電圧測定の実行により、図５の外部ノード抵抗行列５３０および外部ノード・インダクタンス行列５１２などの、外部ノード抵抗および外部ノード・インダクタンスの行列を作成する。
【００４６】
ステップ１３１４または１３２０で、外部ノードのすべてのセットが適切なランプまたはＤＣ電流源を印加されていなかった場合、動作はそれぞれ１３１０または１３１６に戻る。ステップ１３１４または１３２０で、外部ノードのすべてのセットが適切なランプまたはＤＣ電流源を印加されており、外部ノード測定が実行されている場合、チップ・パッケージ・モデル縮小動作は、縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルを組み合わせて、複合縮小ノードのチップ・パッケージ・モデルを形成するステップ（ステップ１３２２）へと進み、その後、動作は終了する。
【００４７】
図１４は、例示的実施形態に従った、詳細なレジスタ対インダクタ・チップ・パッケージ・モデルおよび縮小ノードのレジスタ対インダクタ・チップ・パッケージ・モデルを使用して、２つの集積回路チップ対チップ・パッケージ設計をシミュレートする際の、使用されるメモリと中央処理時間使用量との比較を示す。ケース１  １４０２およびケース２  １４０４という２つのチップ・パッケージに関する分析が実行されるが、これらは図１１に示されるケース１  １１０２およびケース２  １１０４と同じチップ・パッケージである。ケース１  １４０２の場合、外部および内部のパッケージ・ノードを使用する詳細な分析は、７．６ギガバイトのメモリを使用し、１時間２６分の中央処理ユニット時間を費やした。これに対して、ケース１  １４０２の縮小ノード・チップ・パッケージ・モデルの分析では、使用したメモリは１．２ギガバイトのみであり、費やした中央処理ユニット時間は１６分のみであった。ケース２  １４０４の場合、外部ノードおよび内部ノードを使用する詳細な分析は、１５．６ギガバイトのメモリを使用し、３時間２８分の中央処理ユニット時間を費やした。これに対して、ケース２  １４０４の縮小ノード・チップ・パッケージ・モデルの分析では、使用したメモリは２．５ギガバイトのみであり、費やした中央処理ユニット時間は３３分のみであった。例示のように、集積回路のチップ対チップ・パッケージの電力分散分析において、縮小ノード・チップ・パッケージ・モデルを使用することで、使用されるメモリおよび必要な中央処理ユニット時間を削減しながら、集積回路のチップ対チップ・パッケージ設計の電力分散をシミュレートする、より高速な手段が提供される。
【００４８】
図１５は、例示的実施形態に従った、詳細分析および縮小ノード分析を使用して、２つのチップ・パッケージをシミュレートする際の、検出された最大および最小のオンチップ過渡電圧偏位(transient voltageexcursion)の比較を示す。ケース１  １５０２およびケース２  １５０４という２つのチップ・パッケージに関する分析が実行されるが、これらは図１１に示されるケース１  １１０２およびケース２  １１０４と同じチップ・パッケージである。ケース１  １５０２の場合、外部および内部のパッケージ・ノードを使用する詳細な分析は、１２７．５ミリボルトの最高電圧および６３．２ミリボルトの最低電圧を検出した。これに対して、ケース１  １５０２に関する縮小ノード分析は、１３８．４ミリボルトの最高電圧および６９．５ミリボルトの最低電圧を検出した。ケース２  １５０４の場合、外部ノードおよび内部ノードを使用する詳細な分析は、２８１．０ミリボルトの最高電圧および１５３．１ミリボルトの最低電圧を検出した。これに対して、ケース２  １５０４に関する縮小ノード分析は、２８８．４ミリボルトの最高電圧および１４８．９ミリボルトの最低電圧を検出した。例示のように、縮小ノード分析を使用することで、詳細分析に近い結果を提供しながら、チップ・パッケージの電力分散をシミュレートする、より高速な手段が提供される。
【００４９】
図１６は、例示的実施形態に従った、ケース１のチップ・パッケージに関する詳細分析および縮小ノード分析を使用してシミュレートされた、オンチップのノード間過渡電圧偏位を示すグラフ図である。図示された分析は、図１１に示されたチップ・パッケージ・ケース１  １１０２に関するものである。グラフ１６００は、詳細分析および縮小ノード分析を使用して、１対のチップ電力ノードおよびチップ接地ノードに関して検出されたオンチップのノード間電圧を示す。グラフ１６０２は、外部ノードおよび内部パッケージ・ノードを使用する、５０ナノ秒間にわたる詳細分析を使用したオンチップのノード間電圧を示す。グラフ１６０４は、５０ナノ秒間にわたる縮小ノード分析を使用したオンチップのノード間電圧を示す。図からわかるように、縮小ノード・チップ・パッケージ・モデルを使用することで、使用されるメモリおよび必要な中央処理ユニット時間を削減しながら、集積回路のチップ対チップ・パッケージの電力分散をシミュレートする、より高速な手段が提供される。
【００５０】
例示的実施形態に従った、ケース２のチップ・パッケージに関する詳細分析および縮小ノード分析を使用してシミュレートされた、オンチップのノード間過渡電圧偏位を示すグラフ図である。図示された分析は、図１１に示されたチップ・パッケージ・ケース２  １１０４に関するものである。グラフ１７００は、詳細分析および縮小ノード分析を使用して、１対のチップ電力ノードおよびチップ接地ノードに関して検出されたオンチップのノード間電圧を示す。グラフ１７０２は、外部ノードおよび内部パッケージ・ノードを使用する、５０ナノ秒間にわたる詳細分析を使用したオンチップのノード間電圧を示す。グラフ１７０４は、５０ナノ秒間にわたる縮小ノード分析を使用したオンチップのノード間電圧を示す。図からわかるように、縮小ノード・チップ・パッケージ・モデルを使用することで、使用されるメモリおよび必要な中央処理ユニット時間を削減しながら、集積回路のチップ対チップ・パッケージの電力分散をシミュレートする、より高速な手段が提供される。
【００５１】
したがって例示的諸実施形態は、チップ・パッケージ・モデルを縮小する。チップ・パッケージ・モデルが受け取られ、このチップ・パッケージ・モデルの受け取りに応答して、チップ・パッケージ・モデルのインダクタンスおよび抵抗が測定される。インダクタンスおよび抵抗は、チップ・パッケージ・モデルの外部ノード・セットのみを使用して測定される。縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルは、このチップ・パッケージ・モデルのインダクタンスおよび抵抗を使用して作成される。縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルを組み合わせることによって、複合縮小ノードのレジスタ対インダクタ・チップ・パッケージ・モデルが形成される。
【００５２】
本発明は、完全なハードウェア実施形態、完全なソフトウェア実施形態、またはハードウェア要素およびソフトウェア要素の両方を含む実施形態の形を取ることができる。好ましい実施形態では、本発明は、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むがこれらに限定されない、ソフトウェアに実装される。
【００５３】
さらに本発明は、コンピュータまたは任意の命令実行システムによる使用、あるいはこれらに関連する使用のための、プログラム・コードを提供する、コンピュータ使用可能またはコンピュータ読み取り可能媒体からアクセス可能な、コンピュータ・プログラム製品の形を取ることができる。説明のために、コンピュータ使用可能またはコンピュータ読み取り可能媒体は、命令実行システム、装置、またはデバイスによる使用、あるいはこれらに関連する使用のためのプログラムの、包含、格納、通信、伝播、または移送が可能な、任意の有形装置とすることができる。
【００５４】
媒体は、電子、磁気、光、電磁、赤外線、または半導体のシステム（あるいは装置またはデバイス）、あるいは伝播媒体とすることができる。コンピュータ読み取り可能媒体の例には、半導体またはソリッド・ステート・メモリ、磁気テープ、取り外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、剛性磁気ディスク、および光ディスクが含まれる。光ディスクの現行の例には、コンパクト・ディスク、すなわち読み取り専用メモリ（ＣＤ−ＲＯＭ）、コンパクト・ディスク、すなわち読み取り／書き込み（ＣＤ−Ｒ／Ｗ）、およびＤＶＤが含まれる。
【００５５】
プログラム・コードの格納あるいは実行、またはその両方に好適なデータ処理システムには、システム・バスを介してメモリ要素に直接または間接的に結合された、少なくとも１つのプロセッサが含まれることになる。メモリ要素は、プログラム・コードの実際の実行中に使用されるローカル・メモリ、大容量ストレージ、および、実行中に大容量ストレージからコードを取り出さなければならない回数を削減するために少なくとも一部のプログラム・コードの一時ストレージを提供する、キャッシュ・メモリを含むことができる。
【００５６】
入力／出力またはＩ／Ｏデバイス（キーボード、ディスプレイ、ポインティング・デバイスなどを含むが、これらに限定されない）は、直接、または介在するＩ／Ｏコントローラを介して、システムに結合することができる。
【００５７】
介在する専用ネットワークまたは公衆ネットワークを介して、データ処理システムを他のデータ処理システムあるいはリモート・プリンタまたはストレージ・デバイスに結合できるようにするために、ネットワーク・アダプタをシステムに結合することもできる。モデム、ケーブル・モデム、およびイーサネット・カードは、現在使用可能なネットワーク・アダプタのタイプの一例に過ぎない。
【００５８】
以上、本発明についての記述を、例示および説明の目的で行ってきたが、これは網羅的であるか、または開示された形の本発明に限定することを意図するものではない。当業者であれば、多くの修正および変形が明らかとなろう。実施形態は、本発明の原理、実用的な応用例を最も良く説明するため、および、企図された特定の用途に適した様々な修正を伴う様々な実施形態に関して、他の当業者が本発明を理解できるようにするために、選択および説明された。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成21年8月5日(2009.8.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チップ・パッケージ・モデルのインダクタンスを測定するステップであって、前記インダクタンスが前記チップ・パッケージ・モデルの外部ノード・セットのみを使用して測定される、測定するステップと、
前記チップ・パッケージ・モデルの抵抗を測定するステップであって、前記抵抗が前記チップ・パッケージ・モデルの外部ノード・セットのみを使用して測定される、測定するステップと、
前記チップ・パッケージ・モデルの前記インダクタンスおよび前記抵抗を使用して、縮小ノード・レジスタ・モデルおよび縮小ノード・インダクタ・モデルを作成するステップと、
複合縮小ノードのレジスタ対インダクタ・チップ・パッケージ・モデルを形成するために、前記縮小ノード・レジスタ・モデルおよび前記縮小ノード・インダクタ・モデルを組み合わせるステップと、
を含む、チップ・パッケージ・モデルを縮小するためのコンピュータ実施方法。
【請求項２】
前記チップ・パッケージ・モデルの前記インダクタンスを測定するステップが、
前記チップ・パッケージ・モデルのインダクタンスのみのバージョンを作成するステップと、
前記チップ・パッケージ・モデルの電圧領域のセットに関して、前記外部ノード・セットを識別するステップと、
共通基準ノード・セットを形成するために、前記外部ノード・セット内の前記電圧領域のセットそれぞれにおいて第１の外部ノードを識別するステップと、
単位価ランプ電流源ノードを形成するために、前記外部ノード・セット内の非基準外部ノードに単位価ランプ電流源を印加するステップと、
インダクタンス行列の１つの行または列を作成するために、前記単位価ランプ電流源ノードからすべての残りの非基準外部ノードへの電圧を測定するステップと、
を含む、請求項１に記載の方法。
【請求項３】
前記チップ・パッケージ・モデルの前記抵抗を測定するステップが、
前記チップ・パッケージ・モデルの抵抗のみのバージョンを作成するステップと、
前記チップ・パッケージ・モデルの電圧領域のセットに関して、前記外部ノード・セットを識別するステップと、
共通基準ノード・セットを形成するために、前記外部ノード・セット内の前記電圧領域のセットそれぞれにおいて第１の外部ノードを識別するステップと、
単位価電流源ノードを形成するために、前記外部ノード・セット内の非基準外部ノードに単位価電流源を印加するステップと、
抵抗行列の１つの行または列を作成するために、前記単位価電流源ノードからすべての残りの非基準外部ノードへの電圧を測定するステップと、
を含む、請求項１に記載の方法。
【請求項４】
前記インダクタンス行列を完了するために、前記共通基準ノード・セットを除くすべての前記外部ノード・セットについて、前記印加するステップおよび前記測定するステップを反復するステップをさらに含む、請求項２に記載の方法。
【請求項５】
前記抵抗行列を完了するために、前記共通基準ノード・セットを除くすべての前記外部ノード・セットについて、前記印加するステップおよび前記測定するステップを反復するステップをさらに含む、請求項３に記載の方法。
【請求項６】
前記複合縮小ノードのレジスタ対インダクタ・チップ・パッケージ・モデルを形成するために、前記縮小ノード・レジスタ・モデルおよび前記縮小ノード・インダクタ・モデルを組み合わせるステップが、
第１の縮小ノード回路モデルを形成するために、前記縮小ノード・インダクタ・モデルまたは前記縮小ノード・レジスタ・モデルのうちの１つを選択するステップと、
前記第１の縮小ノード回路モデルを使用して、一連の接続されたレジスタ対インダクタ分岐の下部要素を形成するステップと、
第２の縮小ノード回路モデルを形成するために、他方の縮小ノード・モデルを選択するステップと、
前記第２の縮小ノード回路モデルを使用して、前記一連の接続されたレジスタ対インダクタ分岐の上部要素を形成するステップと、
前記第１の縮小ノード回路モデルの非基準外部ノードを、内部ノード名セットに改名するステップと、
前記第２の縮小ノード回路モデルの共通基準ノードを、前記内部ノード名セットに改名するステップであって、レジスタのセットおよびインダクタのセットが、それぞれの縮小ノード回路モデル内で共通の外部ノード名を共有する場合、前記レジスタのセットおよび前記インダクタのセットが直列に接続される、改名するステップと、
を含む、請求項１に記載の方法。
【請求項７】
前記チップ・パッケージ・モデルが、疎なインダクタンス・チップ・パッケージ・モデルまたは疎な逆インダクタンス・チップ・パッケージ・モデルのうちの少なくとも１つである、請求項１に記載の方法。
【請求項８】
前記チップ・パッケージ・モデルが集積回路チップ・パッケージ・モデルである、請求項１に記載の方法。
【請求項９】
バス・システムと、
前記バス・システムに接続された通信システムと、
前記バス・システムに接続されたメモリであって、前記メモリが命令セットを含む、メモリと、
前記バス・システムに接続された処理ユニットであって、前記処理ユニットが、請求項１から８のいずれか一項に記載のステップを実行するために前記命令セットを実行するように動作可能である、処理ユニットと、
を備える、データ処理システム。
【請求項１０】
チップ・パッケージ・モデルを縮小するためのコンピュータ使用可能プログラム・コードを含むコンピュータ使用可能媒体を備える、コンピュータ・プログラムであって、コンピュータ上で実行された場合、請求項１から８のいずれか一項に記載のステップを前記コンピュータに実行させる、コンピュータ使用可能コードを含む、コンピュータ・プログラム。
【国際調査報告】
2010511290.tif 000021
2010511290.tif 000022
2010511290.tif 000023