(57)【要約】  スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）における読出し障害を少なくするためのシステム、回路及び方法が開示される。読出し電流を制御するため及び読出し障害を制御するために読出し動作時に抵抗要素が使用されうる。書込み動作時に抵抗要素を回路から分離するために分離要素が使用されうる。
2010520577.tif 000002
【特許請求の範囲】
【請求項１】
ビットライン及びソースラインに結合されたビットセル、
及び前記ビットセルと前記ビットラインにおけるセンス増幅器の間に配置された抵抗要素、
を備えるスピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）。
【請求項２】
前記抵抗要素に結合されかつ前記ビットセルと前記センス増幅器の間に配置された分離要素をさらに備え、ここにおいて前記分離要素は、読出し動作時に前記抵抗要素を前記ビットラインに選択的に結合するように構成される請求項１のＳＴＴ−ＭＲＡＭ。
【請求項３】
前記分離要素及び抵抗要素はビットライン内で直列に結合される請求項２のＳＴＴ−ＭＲＡＭ。
【請求項４】
前記分離要素は、トランジスタ、スイッチ、伝送ゲート、又はマルチプレクサのうちの少なくとも１つである請求項１のＳＴＴ−ＭＲＡＭ。
【請求項５】
前記抵抗要素は、ポリ（poly）、アクテイブ（active）、ウエル（well）又はトランジスタ・デバイスのうちの少なくとも１つである請求項１のＳＴＴ−ＭＲＡＭ。
【請求項６】
前記ビットセルは、
磁性トンネル接合（ＭＴＪ）、
及び前記ＭＴＪと直列に結合されたワードライン・トランジスタ、
を備える請求項１のＳＴＴ−ＭＲＡＭ。
【請求項７】
前記抵抗要素に結合された第１のプレチャージ・トランジスタをさらに備え、ここにおいて前記第１のプレチャージ・トランジスタは、読出し動作時に前記ビットラインに正の電圧を供給するように構成される請求項１のＳＴＴ−ＭＲＡＭ。
【請求項８】
前記ビットラインに結合された第２のプレチャージ・トランジスタ、
及び前記ソースラインに結合された第３のプレチャージ・トランジスタ、
をさらに備える請求項７のＳＴＴ−ＭＲＡＭ。
【請求項９】
前記第２のプレチャージ・トランジスタは、前記読出し動作の前に前記ビットラインをデイスチャージさせるように構成され、かつ前記第３のプレチャージ・トランジスタは、前記ソースラインをデイスチャージさせるように構成される請求項８のＳＴＴ−ＭＲＡＭ。
【請求項１０】
前記ビットセルに論理状態を格納するように構成された書込みドライバ、
前記ビットラインと前記ソースラインの間に前記書込みドライバと直列に結合された２つの書込み分離要素、ここにおいて前記書込み分離要素は書込み動作時に前記ビットライン及びソースラインに前記書込みドライバを結合するように構成される、
をさらに備える請求項１のＳＴＴ−ＭＲＡＭ。
【請求項１１】
前記書込みドライバは、前記ビットライン及びソースラインを差動的に駆動するように構成される請求項１０のＳＴＴ−ＭＲＡＭ。
【請求項１２】
前記書込みドライバは、
データ入力と前記ビットラインの間に直列に結合された第１及び第２のインバータ、
及び前記データ入力と前記ソースラインの間に直列に結合された第３のインバータ、
を備える請求項１１のＳＴＴ−ＭＲＡＭ。
【請求項１３】
レファレンス・ソース、
及び前記レファレンス・ソースと前記センス増幅器の間に結合されたレファレンス抵抗要素、
をさらに備える請求項１のＳＴＴ−ＭＲＡＭ。
【請求項１４】
前記ビットライン及びソースラインに結合された複数のビットセルをさらに備え、ここにおいて前記抵抗要素は、前記ビットライン内に前記複数のビットセルと前記センス増幅器の間に配置は位置される請求項１のＳＴＴ−ＭＲＡＭ。
【請求項１５】
スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）における読出し障害を防止するための方法であって、
読出し動作時にビットセルとセンス増幅器の間に抵抗要素を結合すること、
及び書込み動作時に前記抵抗要素を切り離すこと、
を備える方法。
【請求項１６】
前記ビットセルは、ビットライン及びソースラインに結合され、そして前記抵抗要素は前記ビットラインと直列である請求項１５の方法。
【請求項１７】
前記ビットラインを読出す前に前記ビットラインをチャージすること、
前記チャージが安定化された後で前記ビットラインを読出すこと、
及び前記ビットラインを読出す前に前記ソースラインをデイスチャージすること、
をさらに備える請求項１６の方法。
【請求項１８】
前記抵抗要素を結合すること及び切り離すことを制御する読出しイネーブル信号を生成することをさらに備える請求項１５の方法。
【請求項１９】
分離要素が前記読出しイネーブル信号を受け取り、そして読出し動作時に前記抵抗要素を結合しかつ書込み動作時に前記抵抗要素を切り離すように構成される請求項１８の方法。
【請求項２０】
前記ビットセルは、
磁性トンネル接合（ＭＴＪ）、
及び前記ＭＴＪと直列に結合されたワードライン・トランジスタ、
を備える請求項１５の方法。
【請求項２１】
ビットライン・レファレンス・ソースを生成すること、
前記センス増幅器における前記ビットラインと前記レファレンス・ソースの間の差に基づいて前記ビットセルの論理状態を決定すること、ここにおいてレファレンス抵抗要素は前記レファレンス・ソースと前記センス増幅器の間に結合される、
をさらに備える請求項１５の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、ランダムアクセスメモリ（ＲＡＭ）に関する。さらに詳細には、本発明の実施の形態は、スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）におけるワードライン・トランジスタ電圧制御に関する。
【背景技術】
【０００２】
ランダム・アクセス・メモリ（ＲＡＭ）は、現代のデジタル・アーキテクチャのユビキタス・コンポーネント（ubiquitous component）である。
【０００３】
ＲＡＭは、スタンドアローン・デバイスであってもよく、あるいは当業者によって認識されるように、マイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣｓ）、システム・オン・チップ（ＳｏＣ）、及び他の同様のデバイスに集積され又は埋め込まれてもよい。ＲＡＭは揮発性又は不揮発性であってもよい。揮発性ＲＡＭは、電力が除去されると、それの格納情報を失う。不揮発性ＲＡＭは、電力がそのメモリから除去されても、それのメモリ内容を維持することができる。不揮発性ＲＡＭは、電力を印加されることなしに、それの内容を維持する能力において利点を有するが、従来の不揮発性ＲＡＭは揮発性ＲＡＭよりも読出し／書込み時間が遅い。
【０００４】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、揮発性メモリに匹敵するレスポンス（読出し／書込み）時間を有する不揮発性メモリ技術である。データを電荷又は電流として格納する従来のＲＡＭ技術とは対照的に、ＭＲＡＭは磁気的要素を使用する。図１Ａ及び１Ｂに示されているように、磁性トンネル接合（ＭＴＪ）記憶素子１００は、それぞれ磁界を保持することができ、絶縁（トンネル障壁）層２０によって分離された２つの磁性層１１０及び１３０で形成されうる。２つの層のうちの１つ（例えば、固定層１１０）は、特定の極性に設定される。他の層の（例えば、自由層１３０）の極性１３２は、印加されうる外部磁界の極性と一致するように自由に変化できる。自由層１３０の極性の変化は、ＭＴＪ記憶素子１００の抵抗を変化させることになる。例えば、図１Ａのように極性が揃っているときには、低抵抗状態が存在する。図１Ｂのように極性が揃っていないときには、高い抵抗状態が存在する。ＭＴＪ１００の図は図解のために簡略化されており、当業者は、図示された各層は、材料の１つ又は複数の層を備えてもよいことを当業者は認識するであろう。
【０００５】
図２Ａを参照すると、従来のＭＲＡＭのメモリセル２００は、読出し動作について示されている。セル２００は、トランジスタ２１０、ビットライン２２０、デジタルライン２３０及びワードライン２４０を含んでいる。セル２２０は、ＭＴＪ１００の電気抵抗を測定することによって読出すことができる。例えば、特定のＭＴＪ１００は、ビットライン２２０からＭＴＪ１００を通る電流を切り替えることができる関連したトランジスタ２１０を動作させることによって選択できる。トンネル磁気抵抗効果によって、ＭＴＪ１００の電気抵抗は、上述したように、２つの磁性層（例えば、１１０、１３０）における極性の配向に基づいて変化する。任意特定のＭＴＪ１００内の抵抗は、自由層の極性から生ずる電流から決定できる。従来は、固定層１１０及と自由層１３０が同じ極性を有する場合には、抵抗は低く、「０」が読み出される。固定層１１０と自由層１３０が逆極性を有する場合には、抵抗はより高く、「１」が読み出される。
【０００６】
図２Ｂを参照すると、従来のＭＲＡＭのメモリ・セル２００は、書込み動作について図示されている。ＭＲＡＭの書込み動作は、磁性動作である。従って、トランジスタ２１０は、書込み動作時にはオフである。電流がビットライン２２０及びデジットライン２３０を通じて伝播されて、ＭＴＪ１００の自由層の極性及び従ってセル２００の論理状態に影響しうる磁界２５０及び２６０を確立する。従って、データがＭＴＪ１００に書込まれて格納される。
【０００７】
ＭＲＡＭは、高速、高密度（すなわち、小ビットセルサイズ）、低電力消費、及び時間的な劣化無しのような、それをユニバーサル・メモリの候補にするいくつかの望ましい特性を有する。しかし、ＭＲＡＭは、スケーラビリテイ問題（scalability issues）を有する。具体的には、ビットセルが小さくなると、メモリ状態を切り替えるために使用される磁界が増大する。従って、電流密度と電力消費が増大して、より高い磁界を生じ、ＭＲＡＭのスケーラビテイを制限する。
【０００８】
従来のＭＲＡＭとは異なり、スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、薄膜（スピン・フィルタ）を通るとスピン分極される電子を使用する。ＳＴＴ−ＭＲＡＭは、スピン転移トルクＲＡＭ、スピン・トルク転移磁化反転ＲＡＭ（スピンーＲＡＭ）、及びスピン角運動量移動（ＳＭＴ−ＲＡＭ）としても知られている。書込み動作時に、スピン分極電子が自由層にトルクを加え、自由層の極性を切り替えることができる。読出し動作は、上記で論述されたように、抵抗／ＭＴＪ記憶素子の論理状態を検知するために電流が使用される点で、従来のＭＲＡＭと類似している。図３Ａに示されているように、ＳＴＴ−ＭＲＡＭビットセル３００は、ＭＴＪ３０５、トランジスタ３１０、ビットライン３２０及びワードライン３３０を含む。トランジスタ３１０は、読取り及び書込みの両方の動作に対してオンされて電流をＭＴＨ３０５に流れさせ、論理状態が読取り又は書込みできる。
【０００９】
図３Ｂを参照すると、読出し／書込み動作をさらに論述するために、ＳＴＴ−ＭＲＡＭのセル３０１のさらに詳細な図が示されているＭＴＪ３０５、トランジスタ３１０、ビットライン３２０及びワードライン３３０のような前述した要素に加えて、ソースライン３４０、センス増幅器３５０、読出し／書込み回路３６９およびビットライン・レファレンス（bit line reference）３７０が示されている。上述のように、ＳＴＴ−ＭＲＡＭにおいける書込み動作は電気的である。読出し／書込み回路３６０は、ビットライン３２０とソースライン３４０の間に書込み電圧を生成する。ビットライン３２０とソースライン３４０の間の電圧の極性に依存して、ＭＴＪ３０５の自由層の極性が変更されることができ、そしてそれに対応して、論理状態がセル３０１に書込まれることができる。同様に、読出し動作時には、読出し電流が生成され、それがＭＴＪ３０５を通じてビットライン３２０とソースライン３４０の間に流れる。その電流がトランジスタ３１０を経由して流れるように許容される場合、ＭＴＪ３０５の抵抗（論理状態）は、レファレンス３７０と比較され、そしてセンス増幅器３５０によって増幅されるビットライン３２０とソースライン３４０の間の電圧差に基づいて決定されうる。メモリセル３０１の動作及び構成は技術的に知られていることを当業者は認識するであろう。追加的な詳細は、例えば、参照により全体としてここに取り込まれるＩＥＤＭカンファレンス（２００５）の議事録、エム・ホソミ外、スピン転移トルク磁化反転：スピンＲＡＭ（Spin-RAM）を伴う新規の不揮発性メモリに提供されている。
【００１０】
ＳＴＴ−ＭＲＡＭの電気的書込み動作は、ＭＲＡＭにおける磁気的書込み動作に基因するスケーリング問題（scaling problem）を除去する。さらに、回路設計がＳＴＴ−ＭＲＡＭではより複雑でない。しかし、読出し及び書込み動作は両方ともＭＴＪ３０５に電流を通すことによって行なわれるので、読出し動作がＭＴＪ３０５に格納されたデータを乱す可能性がある。例えば、読出し電流の大きさが書込み電流閾値と同様か又はそれより大きい場合には、読出し動作がＭＴＪ３０５の論理状態を乱してメモリの完全性を低下させる実質的な機会がある。
【発明の概要】
【００１１】
本発明の例示的実施の態様は、ＳＴＴ−ＭＲＡＭにおける読出し障害（read disturbances）を減少するためのシステム、回路及び方法に関する。
【００１２】
従って、本発明の１つの実施の形態は、ビットライン及びソースラインに結合されたビットセル、及びビットセルとビットライン内のセンス増幅器との間に配置された抵抗要素を備えたスピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）を含むことができる。
【００１３】
本発明の他の実施の形態は、読出し動作時にビットセルとセンス増幅器の間に抵抗要素を結合すること、及び書込み動作時にその抵抗要素を切り離すことを備える、スピン転移トルク磁気抵抗ランダムアクセスメモリにおける読出し障害を防止するための方法を含むことができる。
【図面の簡単な説明】
【００１４】
添付図面は本発明の実施の形態の説明を助けるために提示され、かつ実施の形態の限定のためではなくて例示のためのみに提供される。
【図１Ａ】図１Ａは、磁性トンネル接合（ＭＴＪ）記憶要素の図である。
【図１Ｂ】図１Ａは、磁性トンネル接合（ＭＴＪ）記憶要素の図である。
【図２Ａ】図２Ａは、読出し動作時の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルの図である。
【図２Ｂ】図２Ｂは、書込み動作時の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルの図である。
【図３Ａ】図３Ａは、スピン転移トルク磁気抵抗ランダムアクセスメモリの図である。
【図３Ｂ】図３Ｂは、スピン転移トルク磁気抵抗ランダムアクセスメモリの図である。
【図４Ａ】図４Ａは、ＳＴＴ−ＭＲＡＭにおける減少された読出し障害のための回路構成の図である。
【図４Ｂ】図４Ｂは、ＳＴＴ−ＭＲＡＭにおける減少された読出し障害のための回路構成の図である。
【図５】図５は、ＳＴＴ−ＭＲＡＭのための書込みドライバの回路構成の図である。
【図６】図６は、ＳＴＴ−ＭＲＡＭの読出し動作時の種々の信号ライン状態を示すグラフである。
【詳細な説明】
【００１５】
本発明の実施の形態の態様が、本発明の特定の実施の形態に関する下記の説明および関連図面に開示される。他の実施の形態が、本発明の範囲から逸脱することなしに考案されうる。さらに、本発明の公知の要素は、詳細には説明されないか、あるいは本発明の該当する詳細を不明瞭にしないように省略されるであろう。
【００１６】
「例示的な」（exemplary）という語は、「実例、事例、又は例示として機能すること」を意味するためにここでは用いられる。「例示的な」としてここに記述される実施の形態はいずれも、必ずしも好ましいものとして又は他の実施の形態よりも有利であるとして解釈されるべきではない。同様に、「本発明の実施の形態」という用語は、本発明のすべての実施の形態が記述される特徴、利益又は動作のモードを含むことを要求しない。
【００１７】
背景において論述されたように、ＳＴＴ−ＭＲＡＭは、各セルに対して低い書込み電流を使用するが、これは、このメモリタイプのＭＲＡＭに対する利点である。しかし、セル読出し電流は、書込み電流閾値に近くづいたいり、あるいはそれより多角なり、無効な書込み動作を生じさせる可能性がある。メモリセルの読出し障害を制御するために、本発明の実施の形態は、読出し動作時に抵抗要素を含む。読出し電流は、その抵抗要素を通じて、無効書込み／読出し障害の確率が最小化される範囲に制御されうる。抵抗要素は、選択的に、読出し動作に対して使用されかつ書込み動作に対してバイパスされうる。抵抗要素は、ポリ（poly）、アクテイブ（active）、ウエル（well）及び/又はトランジスタ・デバイスのような抵抗を有する任意の要素であってもよい。
【００１８】
図４Ａは、ＳＴＴ−ＭＲＡＭにおける減少された読出し障害のための回路構成４００を示す。この回路は、ＭＴＪ４０５及びビットライン４２０とソースライン４４０の間に結合されたトランジスタ４１０を含む上記の開示で論述されたようなビットセル４０１を含む。さらに、トランジスｓタ４１０は、上述のように、ワードライン４３０に結合される。抵抗要素４５０は、読出し電流を制御しかつＭＴＪ４０５の読出し障害を防止するためにビットライン４２０に結合される。上述のように、抵抗要素は、ポリ（poly）、アクテイブ（active）、ウエル（well）及び/又はトランジスタ・デバイスのような抵抗を有する任意のデバイス又はデバイスの組合せであってもよい。抵抗要素は、ＭＴＪの値に比例するサイズとなされうる。上記のように、ＭＴＪは、状態「０」及び状態「１」に対する２つの抵抗値を有するであろう。従って、抵抗要素が読出し障害の可能性を減少するためのサイズとなされるかぎり、抵抗は最大抵抗、最小抵抗又は平均抵抗に基づいてもよい。0.25 to 5.0 times the MTJ resistances.  
例えば、ＭＴＪが２ＫΩ―４ＫΩの抵抗を有すると仮定すると、抵抗の値は、１ＫΩ−１０ＫΩ又はＭＴＪ抵抗の０．２５−５．０倍の範囲内で確立されうるであろう。今度も、上記は一例にすぎず、抵抗値はＭＴＪの抵抗値に基づき、そしてビットセルの読出し障害／性能に影響を及ぼしうるトランジスタ４８０の強度、センス増幅器設計、等のような回路の他の態様を考慮される。従って、ここに示された回路構成は、本発明の実施の形態の態様についての記述を容易にするためにすぎず、図示された要素及び／又は配列に実施の形態を限定することは意図されていない。
【００１９】
図４Ｂは、回路構成４００が分離要素４５２及び関連したシグナリングをさらに含む他の実施の形態を示す。この回路は、ＭＴＪ４０５及びビットライン４２０とソースライン４４０の間に結合されたトランジスタ４１０を含む上記開示で記述されたようなビットセル４０１を含んでいる。さらに、トランジスタ４１０は、上述のように、ワードライン４３０に結合される。抵抗要素４５０及び関連した分離要素４５２は、読出し電流を制御しかつＭＴＪ４０５の読出し障害を防止するために、ビットライン４２０に結合される。上述のように、抵抗要素は、ポリ（poly）、アクテイブ（active）、ウエル（well）及び/又はトランジスタ・デバイスのような抵抗を有する任意のデバイス又はデバイスの組合せであってもよい。同様に、分離要素４５２は、抵抗要素が読出し動作時に読出し電流に影響を及ぼしかつ書込み動作時に抵抗要素４５０を分離するようにさせることができる任意のデバイス又はデバイスの組合せであってもよい。例えば、分離要素は、抵抗要素に直列に結合された伝送ゲートであってもよい。しかし、マルチプレクサ、等のような他のデバイス及び／又はデバイスの組合せが使用されてもよいことを当業者は認識するであろう。さらに、抵抗要素４５０及び／又は分離要素４５２は、同じ機能性を実現するように他の構成で配列されてもよい。例えば、スイッチング・デバイスが、抵抗要素４５０を効果的にパイパスするために、抵抗要素４５０と直列に結合されてもよい。さらに、他のスイッチング・デバイスが、抵抗要素４５０の付加的な分離を提供するために、抵抗要素と直列に結合されてもよい。従って、ここに示された回路構成は、本発明の実施の形態の態様についての説明を容易にするためにすぎず、図示された要素及び／配列に実施の形態を限定することは意図されていないことを当業者は認識するであろう。
【００２０】
図４Ｂに戻って参照すると、分離要素４５２は、抵抗要素４５０を切り替えを読出し動作と調和させるために読出しイネーブル信号（rd_en）を受け取ってもよい。プレチャージ（pre-charge）(pre)が、ビットライン４２０に結合されたプレチャージ・トランジスタ４６０によって受け取られうる。従来、ビットライン４２０当たり１つのプレチャージ・トランジスタ４６０がある。プレチャージ・トランジスタ４６０は、読出し及び書込み動作の両方のために使用されうる。読出しプレチャージ信号（rdpre）は、ソースライン４４０に結合された読出しプレチャージ・トランジスタ４６２によって受け取られうる。他の読出し信号（rdb）は、ビットラインに結合された読出しプレチャージ・トランジスタ４８０によって受け取られうる。トランジスタ４８０は、読出し動作のためにソース（例えば、電源電圧）をビットラインに結合するように構成される。センス増幅器４７０は、ビットラインとレファレンス４７２とに結合され、かつ読出し動作時にBL_SA及びRBL_SAライン間の電圧差又は電流差を増幅することによってビットセル４０１の状態を決定するために使用されうる。レファレンス・ビットラインRBL_SAはまた、ビットラインBL_SAにおける抵抗４５０に対応する基準抵抗要素（図示せず）を有してもよい。信号及び回路動作についての付加的な記述が図６の説明でなされる。
【００２１】
従って、本発明の１つの実施形態は、ビットライン４２０及びソースライン４４０に結合されたビットセル４０１及びビットセルとセンス増幅器４７０の間に配置された抵抗要素４５０を備えたスピン転移トルク磁気抵抗ランダムアクセスメモリを含んでもよい。実施形態は、抵抗要素４５０に結合された分離要素４５２をさらに含んでもよい。分離要素４５２は、読出し動作時にビットライン４２０内から抵抗要素４５０を選択的に結合するように構成され、そしてまた、書込み動作時に抵抗要素を分離するように構成されうる。
【００２２】
書込みドライバ５００及び関連した分離要素５０２及び５０４は、ビットセス４０１へのデータの書込みを可能にするために、ビットライン４２０とソースライン４４０の間に結合される。上述のように、ＳＴＴ−ＭＲＡＭにおいて、ＭＴＪ４０５に電流を流すと、自由層の極性を変更させ、そしてこれがＭＴＪ４０５の抵抗を変化させ、そしてそれがビットセル４０１の論理状態の変化として検知されうる。書込み分離要素５０２及び５０４は、書込みドライバ５００を選択的に結合及び切り離しできる任意のデバイス又はデバイスの組合せであってもよい。例えば、書込み分離要素５０２及び５０４は、書込みドライバ５００に直列に結合された伝送ゲートであってもよい。さらに、書込み分離要素は、書込み動作時に書込みドライバ５００を結合することを調整するために書込みイネーブル信号（図示せず）を受け取ることができる。しかし、書込み分離要素５０２及び５０４は、同じ機能性を実現するために使用できる、マルチプレクサ等のような他のデバイス及び／又はデバイスの組合せであってもよいことを当業者は認識するであろう。図５を参照すると、書込みライン・ドライバ５００の回路構成が例示されている。書込みライン・ドライバ５００は、ビットセルに書込まれる受け取られたデータ入力に基づいてビットライン（ＢＬ）及びソースライン（ＳＬ）を差動的に駆動するように構成された複数のインバータ５１０、５２０及び５３０を含んでもよい。書込み動作は技術的に知られており、ここではこれ以上論述されない。
【００２３】
したがって、本発明の実施の形態は、ビットセル４０１に論理状態を格納するためにビットセル４０１に電気信号を供給するように構成された書込みドライバ５００をさらに含む上述されたＳＴＴ−ＭＲＡＭデバイスを含んでもよい。少なくとも１つの書込み分離要素（例えば、５０２、５０４）が、ビットライン４２０とソースライン４４０の間に書込みドライバ５００と直列に結合される。その書込みドライバは、データ入力とビットライン５２０の間に直列に結合された第１及び第２のインバータ５２０及び５３０、及びデータ入力とソースライン４４０の間に直列に結合された第３のインバータ５１０を含んでもよい。
【００２４】
ＳＴＴ−ＭＲＡＭビットセル４０１の読出し動作時の種々の信号ライン状態を示すグラフが図６に提供されている。読出し動作時には、トランジスタ４６２に供給されるソースライン読出しプレチャージ信号（rdpre）６１０はハイ状態にある。したがって、ソースラインはデイスチャージ（discharged）されるであろう。分離要素４５２に供給される読出しイネーブル（rd_en）信号６２０は、ロー状態からハイ状態に切替わり、そして分離要素４５２は、阻止状態（blocking state）から導通状態（conducting state）に切替わる。例えば、１つの実施の形態では、読出しイネーブル（rd_en）信号６２０は、読出しイネーブルrd_en）信号６２０がハイ状態にあるときに作動される伝送ゲート（例えば、分離要素４５２）におけるＮＭＯＳトランジスタを制御する。トランジスタ４６０に供給されるビットライン・プレチャージ信号（pre）６３０は、ビットラインをチャージさせるためにハイ状態からロー状態に移行する。ビットライン読出しプレチャージ信号（rdb）６４０は、ハイ状態からロー状態に移行する。rdb６４０がＰ−ＭＯＳトランジスタに供給されるので、トランジスタ４８０がオンし、読出し動作のための電流を供給する。トランジスタ４８０は、オン状態にあっても、そのトランジスタ４８０にわたる降下（drop）を有するように設計されてもよい。したがって、ビットラインの電圧／電流は、ＭＴＪの抵抗要素及び抵抗値に基づいて変化し、特定の値（例えば、６５０）に落ち着くであろう。
【００２５】
前記信号移行が落ち着くのに続いて、ビットセル４０１に格納された論理状態に対応するビットライン上の電圧６５０が確立される。例えば、ＷＬ６７０は、ローからハイに移行し、それが、読出されるべきビットセル４０１を選択するためにワードライン・トランジスタ４１０を作動させる。１つだけのビットセルが図示されているが、技術的に知られているように、複数のビットセルが共通のビットラインに結合されてもよいことが認識されるであろう。さらに、技術的に知られているように、ビットセル及び回路は、メモリ・アレイを形成するように構成されてもよい。センス増幅器においてビットライン電圧６５０（BL_SA）が落ち着くと、技術的に知られているように、センス増幅器イネーブル信号６８０（SA_en）に応答して、センス増幅器４７０によって（例えば、時間６６０において）値が読み出される。読出し動作時には抵抗要素は読出し回路内にあるであろうから、信号６２０(rd_en)は、供給されると、分離要素４５２を作動させることができる。上述のように、読出し動作時の電流は、抵抗要素４５０によって制御されることができ、ＭＴＪ４０５の論理状態に対する読出し障害（read disturbance）を生じない。さらに、抵抗要素は、ＭＴＪ４０５の材料及び物理的サイズに基づいて変化しうるｍｔｊ４０５の抵抗状態に従ってサイズを決めることができる。
【００２６】
上記では特定の電圧レベル、移行、論理状態、等について論述したが、これらは、例示の目的のためにのみに提示されたものであり、本発明の実施の形態はこれらの例に限定されないことが認識されるであろう。例えば、ＮＭＯＳトランジスタをオンさせるためには、それのゲートにハイ電圧／論理状態が提供される必要がある。しかし、ＰＭＯＳトランジスタをオンさせるためには、それのゲートにロー電圧／論理レベルが提供される。したがって、信号は、同じ機能動作を得るために反転されてもよい。したがって、ここに記述された機能性は、異なる、シグナリング（signaling）、デバイス、配列（arrangements）を用いて達成されてもよい。しかし、ここに記述された機能性を実現するこれらの変更のそれぞれは、本発明の実施の形態に含まれる。
【００２７】
上記のことを考慮すると、本発明の実施の形態は、ここに記述された動作、機能、ステップ及び／又はアルゴリズムを実行するための方法を含むことが認識されるであろう。したがって、本発明の１つの実施の形態は、スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）デバイスにおける読出し障害を防止するための方法を含むことができる。その方法は、読出し動作時にビットセルとセンス増幅器の間に抵抗要素を結合すること及び書込み動作時にその抵抗要素を切り離すことを含むことができる。その方法は、ビットラインを読み出す前にビットラインをデイスチャージ（discharging）すること（例えば、６３０）、ビットラインを読出す前にビットラインをチャージ（charging）すること（例えば、６４０）、チャージが安定化した後でビットラインを読出すこと（例えば、６６０）、およびビットラインを読出す前及びその間にソースラインをデイスチャージすること（例えば、６１０）をさらに含んでもよい。
【００２８】
上記の開示は本発明の例示の実施の形態を示しているが、添付請求項によって定義される本発明の範囲から逸脱することなしに、種々の変更及び修正がここでなされうることに注目されるべきである。ここに記述された本発明の実施の懈怠による方法の機能、ステップ及び／又は動作は、いかなる特定の順序で実行される必要はない。さらに、本発明の要素は単数で記述され又は請求されてもよいが、単数への限定が明示的に記述されていないかぎり、複数が意図される。
【００２９】
３５Ｕ．Ｓ．Ｃ．１１９に基づく優先権主張
本特許出願は、２００７年３月６日に提出され、本願の譲渡人に譲渡され、ここに参照によって明示的に取り入れらた「スピン転移トルク磁気抵抗ランダムアクセスメモリのための読出し障害軽減回路」という名称の仮出願第６０／８９３２２９号に対する優先権を主張する。
【図１Ａ】
2010520577.tif 000003
【図１Ｂ】
2010520577.tif 000004
【図２Ａ】
2010520577.tif 000005
【図２Ｂ】
2010520577.tif 000006
【図３Ａ】
2010520577.tif 000007
【図３Ｂ】
2010520577.tif 000008
【図４Ａ】
2010520577.tif 000009
【図４Ｂ】
2010520577.tif 000010
【図５】
2010520577.tif 000011
【図６】
2010520577.tif 000012
【国際調査報告】
2010520577.tif 000013
2010520577.tif 000014
2010520577.tif 000015