(57)【要約】  コントロールド・パンチ・スルー半導体デバイス（１）であって、異なる導電性タイプのレイヤを有する４層構造を備え、コレクタ側（２１）にコレクタ（２）を、コレクタ側（２１）の反対側にあるエミッタ側（３１）にエミッタ（３）を有する半導体デバイスが作り出される。この半導体デバイスを製造するためのステップは、以下の順序で実行される：第一の導電性タイプのウエーハ上で、エミッタ側（３１）レイヤを作るためのステップが実行され；次いで、ウエーハがその第二の側で薄くされ；次いで、第一の導電性タイプの粒子が、コレクタ側（２１）で、第一のバッファ・レイヤ（５）を形成するための第一の導電性タイプの粒子のインプランテイションまたは堆積により、ウエーハに付着され、ここで、第一のバッファ・レイヤ（５）は、第一の深さ（５１）に第一のピーク・ドープ濃度（５２）を有し、この濃度は、ウエーハのドープ濃度と比べて高く；次いで、第二の導電性タイプの粒子が、ウエーハの第二の側で、コレクタ・レイヤ（６）を形成するためのインプランテイションまたは堆積により、ウエーハに付着され；次いで、コレクタ・メタライゼイション（７）が、第二の側に形成される。何れのステージにおいても、第一の導電性タイプの粒子が、ウエーハの第二の側で、第二のバッファ・レイヤ（８）を形成するための粒子のインプランテイションにより、ウエーハに付着される。第二のバッファ・レイヤ（８）は、第二の深さ（８１）に、第二のピーク・ドープ濃度（８２）を有し、この濃度は、第一のバッファ・レイヤ（５）の第一のピーク・ドープ濃度（５２）と比べて低いが、ウエーハのドープ濃度と比べて高い。最小ドープ濃度（９２）を有する第三のバッファ・レイヤ（９）が、第一の深さ（５１）と第二の深さ（８１）の間に配置され、この濃度は、第二のバッファ・レイヤ（８）の第二のピーク・ドープ濃度（８２）と比べて低い。粒子を付けるための何れのステージにおいても、第一のバッファ・レイヤ（５）、第二のバッファ・レイヤ（８）および／またはコレクタ・レイヤ（６）を形成するための熱処理が実行される。【選択図】図２
2010541266.tif 000002
【特許請求の範囲】
【請求項１】
コントロールド・パンチ・スルー半導体デバイス（１）を製造するための方法であって：
この半導体デバイスは、異なる導電性タイプのレイヤを備えた４層構造を有し、コレクタ側（２１）にコレクタ（２）を、コレクタ側（２１）の反対側にあるエミッタ側（３１）にエミッタ（３）を有していて、
−  完成後の半導体デバイス（１）においてエミッタ側（３１）になる第一の側、及び第一の側の反対側にある第二の側を有する第一の導電性タイプのウエーハの上で、半導体デバイス（１）のエミッタ側（３１）のレイヤを作るためのステップが実行され、
−  次いで、ウエーハが、その第二の側で薄くされ、
−  次いで、第一の導電性タイプの粒子が、ウエーハの第二の側で、第一の導電性タイプの粒子のインプランテイションまたは堆積によりウエーハに付着され、その粒子は、完成後の半導体デバイス（１）における第一のバッファ・レイヤ（５）を形成し、この第一のバッファ・レイヤ（５）は、第一の深さ（５１）に第一のピーク・ドープ濃度（５２）を有し、この第一のピーク・ドープ濃度（５２）は、ウエーハのドープ濃度と比べて高く、
−  次いで、第二の導電性タイプの粒子が、ウエーハの第二の側で、インプランテイションまたは堆積により、ウエーハに付着され、その粒子は、完成後の半導体デバイス（１）における（in）コレクタ・レイヤ（６）を形成し、
−  次いで、コレクタ・メタライゼイション（７）が、第二の側に形成され、
−  何れのステージにおいても、第一の導電性タイプの粒子が、ウエーハの第二の側で、前記粒子のインプランテイションにより、ウエーハに付着され、その粒子が、完成後の半導体デバイス（１）における第二のバッファ・レイヤ（８）を形成し、第二のバッファ・レイヤ（８）は、第二の深さ（８１）に、第二のピーク・ドープ濃度（８２）を有し、この第二の深さは、第一の深さ（５１）より大きく、その濃度は、第一のバッファ・レイヤ（５）の第一のピーク・ドープ濃度（５２）と比べて低く、且つウエーハのドープ濃度と比べて高く、且つ、第一及び第二のバッファ・レイヤ（５，８）は、最小ドープ濃度（９２）を有する第三のバッファ・レイヤ（９）が、第二の深さ（８１）と第一の深さ（５１）の間に作り出されるように形成され、この最小ドープ濃度は、ウエーハのドープ濃度と比べて高く、且つ、第二のバッファ・レイヤ（８）の第二のピーク・ドープ濃度（８２）と比べて低く、
−  ウエーハに、第一のバッファ・レイヤ（５）、第二のバッファ・レイヤ（８）および／またはコレクタ・レイヤ（６）のための粒子を付けるための何れのステージにおいても、少なくとも一つのウエーハ熱処理が、完成後の半導体デバイス（１）における、第一のバッファ・レイヤ（５）、第二のバッファ・レイヤ（８）および／またはコレクタ・レイヤ（６）を形成するために、実行されること、
を特徴とする方法。
【請求項２】
下記特徴を有する請求項１に記載の半導体デバイス（１）を製造するための方法：
第三のバッファ・レイヤ（９）は、少なくとも５＊１０１４ｃｍ−３、特に７＊１０１４ｃｍ−３、そして特に１＊１０１５ｃｍ−３の、最小ドープ濃度（９２）を、第三のバッファ・レイヤ（９）が有するように、作り出される。
【請求項３】
下記特徴を有する請求項１または２に記載の半導体デバイス（１）を製造するための方法：
粒子の付着及び熱処理は、完成後の半導体デバイス（１）における第一のバッファ・レイヤ（５）の第一のピーク・ドープ濃度（５２）が、０μｍから２μｍまでの間、特に０．８μｍから１．２μｍまでの間、特に０．９μｍから１．１μｍまでの間の、第一の深さ（５１）にあるように実行され、および／または、
完成後の半導体デバイス（１）における第二のバッファ・レイヤ（８）の第二のピーク・ドープ濃度（２）が、３μｍから１０μｍまでの間、特に５μｍから８μｍまでの間の、第二の深さ（８１）にあるように実行され、および／または、
第一深さ（５１）と第二の深さ（８１）の間の距離（９１）が、１μｍと１０μｍの間の範囲内、特に４μｍと７μｍの間の範囲内にあるように実行される。
【請求項４】
下記特徴を有する請求項１または２に記載の半導体デバイス（１）を製造するための方法：
前記熱処理は、３５０℃から５５０℃までの間、特に４００℃から５００℃までの間の範囲内の温度で、実行される。
【請求項５】
下記特徴を有する請求項１から４の何れか１項に記載の半導体デバイス（１）を製造するための方法：
第一のバッファ・レイヤ（５）を形成するための粒子は、燐、砒素、またはアンチモンである。
【請求項６】
下記特徴を有する請求項１から５の何れか１項に記載の半導体デバイス（１）を製造するための方法：
第一のバッファ・レイヤ（５）を形成するための粒子は、１＊１０１２ｃｍ−２から１＊１０１６ｃｍ−２までの間の、ドーズ量の範囲内で付着され、および／または、５０ｋｅＶから６００ｋｅＶまで間の範囲内のエネルギーで付着される。
【請求項７】
下記特徴を有する請求項１から６の何れか１項に記載の半導体デバイス（１）を製造するための方法：
第一のバッファ・レイヤ（５）を形成するための粒子は、熱処理により、０．５μｍから５μｍまでの深さまで、ウエーハの中に送り込まれ、および／または、
前記粒子は、５＊１０１５ｃｍ−３から１＊１０１７ｃｍ−３まで、特に１＊１０１６ｃｍ−３から５＊１０１６ｃｍ−３までの、第一のピーク・ドープ濃度（５２）を有している。
【請求項８】
下記特徴を有する請求項１または２に記載の半導体デバイス（１）を製造するための方法：
第一のバッファ・レイヤ（５）を形成するための粒子は、アモルファス・シリコン・レイヤを堆積することにより、ウエーハの第二の側に付着され、特に、このシリコン・レイヤは、０．５μｍから１０μｍまでの間の範囲内の深さを有し、および／または、
第一のピーク・ドープ濃度（５２）は、１＊１０１５ｃｍ−３と比べて高い。
【請求項９】
下記特徴を有する請求項１から４の何れか１項に記載の半導体デバイス（１）を製造するための方法：
前記コレクタ・レイヤ（６）を形成するための粒子、特に硼素粒子が、注入される。
【請求項１０】
下記特徴を有する請求項９に記載の半導体デバイス（１）を製造するための方法：
前記コレクタ・レイヤ（６）を形成するための粒子を活性化するための熱処理は、レーザ・アニールであり、および／または、
前記コレクタ・レイヤ（６）を形成するための粒子は、１＊１０１３ｃｍ−３から１＊１０１６ｃｍ−３までのピーク・ドープ濃度を有している。
【請求項１１】
下記特徴を有する請求項９に記載の半導体デバイス（１）を製造するための方法：
前記コレクタ・レイヤ（６）を形成するための粒子は、シリコン源からアモルファス・シリコン・レイヤを堆積することにより、ウエーハの第二の側に付着され、このシリコン源は、硼素で予めドープされ、特にシリコン・レイヤは、５ｎｍから１μｍまでの間の範囲内の深さを有し、および／または、ドープ濃度は、１＊１０１５ｃｍ−３と比べて高い。
【請求項１２】
下記特徴を有する請求項１から４の何れか１項に記載の半導体デバイス（１）を製造するための方法：
第二のバッファ・レイヤ（８）を形成するための粒子は、陽子であり、且つ、陽子は、特に、１＊１０１２ｃｍ−２から１＊１０１５ｃｍ−２までの間のドーズ量の範囲で注入され、および／または、２００ｋｅＶから１０００ｋｅＶまでの間の範囲内のエネルギーで注入される。
【請求項１３】
下記特徴を有する請求項１２に記載の半導体デバイス（１）を製造するための方法：
第二のバッファ・レイヤ（８）を形成するための粒子は、熱処理により、２μｍから１５μｍまで、特に２μｍから８μｍまで、特に２μｍから５μｍまでの深さまで、ウエーハの中に送り込まれ、および／または、
完成後の半導体デバイス（１）における（in）第二のバッファ・レイヤ（８）は、１＊１０１５ｃｍ−３から５＊１０１６ｃｍ−３まで、特に５＊１０１５ｃｍ−３から５＊１０１６ｃｍ−３までの範囲内の第二のピーク・ドープ濃度（８２）を有している。
【請求項１４】
下記特徴を有する請求項１から４の何れか１項に記載の半導体デバイス（１）を製造するための方法：
第二のバッファ・レイヤ（８）を形成するための粒子は、ヘリウム、重水素、燐、砒素、またはアンチモンであり、且つ、これらの粒子は、特に、１ＭｅＶを超えるエネルギーで注入される。
【請求項１５】
４層構造を有するコントロールド・パンチ・スルー半導体デバイス（１）であって、
コレクタ側（２１）にコレクタ（２）、及びコレクタ側（２１）の反対側にあるエミッタ側（３１）のエミッタ（３）を有し、エミッタ（３）とコレクタ（２）の間のベース・レイヤ（４）を有し；
第一のバッファ・レイヤ（５）を有し、この第一のバッファ・レイヤは、ベース・レイヤ（４）とコレクタ（２）の間のコレクタ側（２１）にあり、第一のバッファ・レイヤ（５）は、第一の深さ（５１）に、ベース・レイヤ（４）と比べて高い第一のピーク・ドープ濃度（５２）を有し；
第二のバッファ・レイヤ（８）を有し、この第二のバッファ・レイヤは、第一のバッファ・レイヤ（５）とベース・レイヤ（４）の間にあり、第二のバッファ・レイヤ（８）は、第二の深さ（８１）に、第一のバッファ・レイヤ（５）の第一のピーク・ドープ濃度（５２）と比べて低い第二のピーク・ドープ濃度（８２）を有する；
コントロールド・パンチ・スルー半導体デバイスにおいて、
最小ドープ濃度（９２）を有する第三のバッファ・レイヤ（９）が、第二の深さ（８１）と第一の深さ（５１）の間に配置され、この最小ドープ濃度は、ベース・レイヤ（４）のドーピングと比べて高く、且つ、第二のバッファ・レイヤ（８）の第二のピーク・ドープ濃度（８２）と比べて低いこと、を特徴とするコントロールド・パンチ・スルー半導体デバイス。
【請求項１６】
下記特徴を有する請求項１５に記載の半導体デバイス（１）：
第三のバッファ・レイヤ（９）は、少なくとも５＊１０１４ｃｍ−３、特に７＊１０１４ｃｍ−３、特に１＊１０１５ｃｍ−３の最小ドープ濃度（９２）を有している。
【請求項１７】
下記特徴を有する請求項１５または１６に記載の半導体デバイス（１）：
第一のバッファ・レイヤ（５）の第一のピーク・ドープ濃度（５２）は、０μｍから２μｍまでの間、特に０．８μｍから１．２μｍまでの間、特に０．９μｍから１．１μｍまでの間の、第一の深さ（５１）にあり、および／または、
第二のバッファ・レイヤ（８）の第二のピーク・ドープ濃度（８２）は、３μｍから１０μｍまでの間、特に５μｍから８μｍまでの間の、第二の深さ（８１）にあり、
および／または、第一深さ（５１）と第二の深さ（８１）の間の距離（９１）は、１μｍと１０μｍの間、特に４μｍと７μｍの間の範囲内にある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクスの分野に係り、特に、請求項１の前書部分に基づくコントロールド・パンチ・スルー半導体デバイスを製造するための方法、及び請求項１５の前書部分に基づくコントロールド・パンチ・スルー半導体デバイスに係る。
【背景技術】
【０００２】
US 6,482,681 B1 の中に、パンチ・スルー（ＰＴ）絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）が記載されている。そのようなＰＴ−ＩＧＢＴが、図１の中にも概略的に示されている。このデバイスは、ｎドープされたウエーハを用いて作り出され、その上側で、エミッタ側３１（カソード側とも呼ばれる）のレイヤを作り出すための全てのプロセスが終了される。即ち、エミッタ側３１で全ての接合部及びメタライゼイションが作り出される。その後で、ウエーハが薄くされ、水素イオンが、ｎ＋ドープされたバッファ・レイヤ１５を形成するために、ウエーハのコレクタ側２１（アノード側とも呼ばれる）に注入される。次いで、ｐタイプの粒子が、コレクタ・レイヤ６を形成するために注入される。ウエーハは、次いで、エミッタ側３１の構造に損傷を与えることなく、水素イオンを活性化するために、３００℃から４００℃までの温度でアニールされる。
【０００３】
このバッファ・レイヤ１５は、コレクタの方向に増大するドープ濃度を有していて、コレクタの近くにピーク・ドーズ濃度を有する一つのバッファ・レイヤ１５を形成するために、次第に浅くなり且つ次第により高くなるトータル・ドーズ量での、複数の水素注入により形成されることも可能である。バッファ・レイヤ１５の中で、連続的に増大するドープ濃度のために、デバイスの動作の間での電場の減少が、このレイヤの中で増大する。このようにして、バッファ・レイヤ１５が、遮断の場合において、コレクタの前で突然に減速する電場（図１の中で破線によりに示されている）に寄与し、このようにして、それを前記コレクタから遠ざけておくことになる。その理由は、もし、電場がコレクタに到達した場合には、半導体要素が破壊される可能があるからである。
【０００４】
DE 198 29 614 は、ＰＴタイプに基づくソフト・パンチ・スルー電力半導体要素のための製造方法を開示している。この製造方法は、エピタキシー方法を採用することを必要とせずに、比較的薄い半導体要素を製造することを可能にする。この目的のために、電気的に必要とされる厚さと比べて大きい厚さを有するバッファ・レイヤが、軽ドープされたウエーハの中に導入され、半導体要素のカソードのパターンが形成された表面を使用するためのプロセス・ステップが、次いで実行され、それは、研磨または琢磨により、バッファ・レイヤの厚さが、電気的に必要とされるサイズまで減少された後にのみ実行される。このようにして、相対的に厚いウエーハ上で、カソード・プロセス・ステップを実施することが可能であり、それにより、破壊の危険を減少させる。
【０００５】
それにも拘わらず、後続するウエーハを薄くする工程のおかげで、所望の小さい厚さを有する半導体要素が作り出されることが可能である。完成後の半導体要素の最小厚さは、最早、その開始材料に対して実現されることが可能である最小厚さによって制限されることがない。更にまた、好ましいことは、残されたストップ・レイヤのドープ量が比較的低く、それにより、コレクタのドープ量により、エミッタ効率が設定されることが可能になる。
【０００６】
ＪＰ２００４−１９３２１２は、ベース・レイヤと同一のドープ密度を有するレイヤにより分離された、二つのバッファ・レイヤを備えたＰＴ−ＩＧＢＴに係る。より深いバッファ・レイヤは、浅いバッファ・レイヤと比べて低いピーク・ドープ濃度を有している。このようなデバイスは、高いリーク電流及び低いブレークスルー電圧を有している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第 US6,482,681 B1 号明細書
【特許文献２】独国特許出願公開第 DE 198 29 614 号明細書
【特許文献３】特開２００４−１９３２１２号公報
【発明の概要】
【０００８】
本発明の目的は、改良された電気的性質を備えたソフト・コントロールされたパンチ・スルー半導体デバイスを製造するための方法を提供することにあり、このデバイスは、可能な限り薄く、且つ製造することが容易である。
【０００９】
この目的は、請求項１に基づく半導体モジュールを製造するための方法、及び請求項１５に基づくデバイスにより実現される。
【００１０】
本発明の方法によれば、異なる導電性タイプのレイヤを有する４層構造を備え、コレクタ側にコレクタ、及びコレクタ側の反対側にあるエミッタ側にエミッタを有するパンチ・スルー半導体デバイスが、作り出される。この半導体デバイスを製造するためのステップは、以下の順序で実行される：
−  第一の導電性タイプのウエーハは、第一の側（完成後の半導体デバイスにおいてエミッタ側）、及び第一の側の反対側にある第二の側、を有していて、このウエーハの上で、半導体デバイスのエミッタ側のレイヤを作るためのステップが、実行される；
−  次いで、ウエーハが第二の側で薄くされる；
−  次いで、第一の導電性タイプの粒子が、第一の導電性タイプの粒子のインプランテイションまたは堆積により、その第二の側でウエーハに付着され、これらの粒子は、完成後の半導体デバイスにおいて第一のバッファ・レイヤを形成し、第一のバッファ・レイヤは、第一の深さに第一のピーク・ドープ濃度を有し、この第一のピーク・ドープ濃度は、ウエーハのドープ濃度と比べて高い；
−  次いで、インプランテイションまたは堆積により、第二の導電性タイプの粒子が、その第二の側でウエーハに付着され、これらの粒子は、完成後の半導体デバイスにおいてコレクタ・レイヤを形成する；
−  次いで、エミッタ・メタライゼイションが、第二の側に形成される。
【００１１】
何れのステージにおいても、第一の導電性タイプの粒子は、粒子のインプランテイションにより、その第二の側でウエーハに付着され、それらの粒子は、完成後の半導体デバイスにおいて第二のバッファ・レイヤを形成する。第二のバッファ・レイヤは、第二の深さに、第二のピーク・ドープ濃度を有していて、その濃度は、第一のバッファ・レイヤの第一のピーク・ドープ濃度と比べて低く、且つ、ウエーハのドープ濃度と比べて高い。
【００１２】
第二のバッファ・レイヤの第二の深さと第一のバッファ・レイヤの第一の深さの間に、第三のバッファ・レイヤが、最小ドープ濃度を有して作り出され、この最小ドープ濃度は、ウエーハのドープ濃度と比べて高く、且つ、第二及び第一のバッファ・レイヤの第二及び第一のピーク・ドープ濃度と比べて低い。第三のバッファ・レイヤの最小ドープ濃度は、第三のバッファ・レイヤの最も低いドープ濃度の点として、即ち、第一のバッファ・レイヤと第二のバッファ・レイヤの間の最も低いドープ濃度の点として、規定される。
【００１３】
更にまた、ウエーハに、第一のバッファ・レイヤ、第二のバッファ・レイヤ、および／または、コレクタ・レイヤのための粒子を付けた後の何れのステージにおいても、完成後の半導体デバイスにおける、第一のバッファ・レイヤ、第二のバッファ・レイヤ、および／または、コレクタ・レイヤを形成するための、少なくとも一つのウエーハ熱処理が実行される。
【００１４】
本発明の半導体デバイスにおいて、電場が第二のバッファ・レイヤで停止される。第三のバッファ・レイヤの中で、デバイスのバイポーラ・トランジスタの電流ゲイン（コレクタとベース電流の比として規定される）が、減少される。第一のバッファ・レイヤは、バイポーラ電流ゲインを更に減少させ、デバイスを、第二のバッファ・レイヤの深さの変動に対して感受性が無いようにする。第二のバッファ・レイヤの位置に対して感受性が低いデバイスを有することにより、このようなデバイスの製造がシンプルにされ、デバイスのスイッチング特性及び電気的特性が改善される。更にまた、本発明の三つのバッファ・レイヤ構造を有することにより、これらのバッファ・レイヤが、より薄くされることが可能であり、先行技術デバイスと比べて、遥かに低い損失をもたらす。
【００１５】
本発明の主題の更に好ましい実施形態は、従属請求項の中に開示されている。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明に基づく、典型的な先行技術のパンチ・スルー半導体デバイスに対する、半導体モジュールのドープ量プロファイルを示している。
【図２】図２は、本発明に基づく半導体デバイスに対する半導体モジュールのドープ量プロファイルを示している。
【図３】図３は、図２のドープ量プロファイルの詳細を、概略的に示している。
【図４】図４は、本発明に基づく半導体モジュールの断面図を示している。
【図５】図５は、第一のバッファ及び第二のバッファを有する半導体デバイスを、比較のために示している。
【図６】図６は、デバイスの電圧対電流のグラフを示している。
【図７】図７は、デバイスの短絡挙動を示している。
【図８】図８は、図４の線Ａ−Ａに沿った断面の、ベース・レイヤ４及びバッファ・レイヤ８，９，５のドープ濃度を示している。
【発明を実施するための形態】
【００１７】
本発明の主題が、添付図面を参照しながら、以下のテキストにおいて、より詳細に説明される。
【００１８】
図の中で使用されている参照符号及びそれらの意味は、参照符号のリストの中にまとめられている。一般的に、同様な部分または同様に機能する部分は、同じ参照符号が与えられている。ここに記載されている実施形態は、例として意図されたものであって、本発明を限定するものではない。
【００１９】
図４に示されているように、本発明に基づく半導体モジュールは、４層構造を備えたコントロールド・パンチ・スルー半導体デバイス１（典型的にＩＧＢＴ）であって、コレクタ側２１にコレクタ２を有し、コレクタ側２１の反対側にあるエミッタ側３１にエミッタ３を有している。
【００２０】
ベース・レイヤ４は、エミッタ３とコレクタ２の間に配置されている。第二のバッファ・レイヤ８は、ベース・レイヤ４とコレクタ２の間のコレクタ側２１の上にある。このバッファ・レイヤ８は、第二の深さ８１に、第二のピーク・ドープ濃度８２を有していて、その濃度は、ベース・レイヤ４と比べて高い。デバイス１の動作の間、電場が第二のバッファ・レイヤ８の中で停止される。
【００２１】
第一のバッファ・レイヤ５は、第二のバッファ・レイヤ８とコレクタ２の間にある。図３に概略的に示されているように、この第一のバッファ・レイヤ５は、第一の深さ５１（その深さは第二の深さ８１より小さい）に、第二のバッファ・レイヤ８の第二のピーク・ドープ濃度８２と比べて高い第一のピーク・ドープ濃度５２を有している。第一及び第二のバッファ・レイヤ５，８は、第三のバッファ・レイヤ９が、第二の深さ８１と第一の深さ５１の間に、第一及び第二のバッファ・レイヤの第一及び第二のピーク・ドープ濃度５１，８１と比べて低いドープ濃度を有して形成されるように、形成されている。
【００２２】
第三のバッファ・レイヤ９は、最小ドープ濃度９２を有していて、その濃度は、ウエーハのドープ量と比べて高く、好ましくは少なくとも１＊１０１３ｃｍ−３、特に２＊１０１４ｃｍ−３であり、特に最小ドープ濃度９２は、５＊１０１４ｃｍ−３から７＊１０１４ｃｍ−３までの範囲内にある。第一のバッファ・レイヤ５の第一のピーク・ドープ濃度５２は、０μｍから２μｍまでの間、特に０．８μｍから１．２μｍまで、特に０．９μｍから１．１μｍまでの、第一の深さ５１にある。第二のバッファ・レイヤ８の第二のピーク・ドープ濃度８２は、３μｍから１０μｍまで、特に５μｍから８μｍまでの、第二の深さ８１にある。第二の深さ８１と第一の深さ５１の間の距離９１、第二及び第一のバッファ・レイヤの第二及び第一のピーク・ドープ濃度５１，８１の深さは、１μｍと１０μｍの間の範囲内、特に４μｍと７μｍの間の範囲内にある。
【００２３】
本発明のコントロールド・パンチ・スルー半導体デバイス１を作り出すために、半導体デバイスを作るためのステップが、以下の順序で実行される：
−  （ｎ−）ドープされたウエーハは、第一の側（完成後の半導体デバイス１においてエミッタ側３１）、及び第一の側の反対側にある第二の側を有していて、このウエーハの上で、半導体デバイス１のエミッタ側３１のレイヤを作るためのステップが実行され。このようなレイヤは、典型的に、ｐドープされたチャネル領域１０であって、この領域は、ｎドープされたソース領域１１の周りを取り囲んでいる。これらの領域１０，１１は、エミッタ電極１２と電気的に接触した状態にある。ゲート電極１３が、ウエーハの上側に製造され、絶縁レイヤ１４によりレイヤから電気的に絶縁されている。
【００２４】
エミッタ側３１で、このようなステップを実施した後；  
−  ウエーハは、その第二の側（完成後の半導体デバイス１においてコレクタ側２１）で薄くされ、特に、ウエーハは製造の間に、最小のウエーハ厚さまで薄くされる；
−  その後に、ｎタイプの粒子が、その第二の側でウエーハに注入または堆積される。これらの粒子は、完成後の半導体デバイス１において第一のバッファ・レイヤ５を形成することになる。第一のバッファ・レイヤ５は、第一の深さ５１に、第一のピーク・ドープ濃度５２を有していて、この第一のピーク・ドープ濃度５２は、ウエーハのドープ濃度と比べて高い；
−  次いで、ｐタイプの粒子が、コレクタ側２１でウエーハの上に、注入または堆積され、これらの粒子は、完成後の半導体デバイス１においてコレクタ・レイヤ６を形成する；
−  次いで、コレクタ・メタライゼイション７が、第二の側に形成され。
【００２５】
−  何れのステージにおいても、ｎタイプの粒子が、コレクタ側２１でウエーハの上に注入または堆積され、これらの粒子は、完成後の半導体デバイス１において第二のバッファ・レイヤ８を形成する。第二のバッファ・レイヤ８は、第一の深さ５１より深い第二の深さ８１に、第二のピーク・ドープ濃度８２を有していて、その濃度は、第一のバッファ・レイヤ５の第一のピーク・ドープ濃度５２と比べて低く、且つ、ウエーハのドープ濃度と比べて高い。第二のバッファ・レイヤ８は、完成後の半導体デバイスの動作の間に、電場が停止されることが可能であるような深さ８１に配置され、且つ、そのようなドープ量を有している。第二のバッファ・レイヤ８を導入することにより、第三のバッファ・レイヤ９が、第二のバッファ・レイヤ８の第二の深さ８１と第一のバッファ・レイヤ５の第一の深さ５の間に配置される。この第三のバッファ・レイヤ９は、最小ドープ濃度９２を有していて、その濃度は、第一及び第二のバッファ・レイヤ５，８の第一及び第二のピーク・ドープ濃度５１，８１と比べて低い。
【００２６】
−  ウエーハに、第一のバッファ・レイヤ５、第二のバッファ・レイヤ８、および／または、コレクタ・レイヤ６のための粒子を付けるための何れのステージにおいても、第一のバッファ・レイヤ５、第二のバッファ・レイヤ８および／またはコレクタ・レイヤ６を完成させるための、少なくとも一つのウエーハ熱処理が実行される。
【００２７】
完成後の半導体デバイス１における、第二のバッファ・レイヤ８の第二のピーク・ドープ濃度８２は、３μｍから１０μｍまで、特に５μｍから８μｍまでの、第二の深さ８１にある。第一のバッファ・レイヤ５の第一の深さ５の第一のピーク・ドープ濃度５２と第二の深さ８１の間の距離９１は、１μｍと１０μｍの間の範囲内にあり、特に４μｍと７μｍの間の範囲内にある。
【００２８】
好ましい実施形態において、第一のバッファ・レイヤ５、第二のバッファ・レイヤ８またはコレクタ・レイヤ６の内の何れかのための、またはその内の二つのための、または更には全てのレイヤ）ための熱処理は、３５０℃から５５０℃までの間の範囲内の温度で、好ましくは４００℃から５００℃までの間の範囲内の温度で実行される。これが意味するところは、熱処理が、各レイヤに対して順に行われることも、または、熱処理が、二つまたは全てのレイヤに対して同時に行われることも、可能であると言うことである。
【００２９】
第一のバッファ・レイヤ５を形成するための粒子は、５０ｋｅＶから６００ｋｅＶまでの範囲内のエネルギーで注入される。これらの粒子は、１＊１０１２ｃｍ−２から１＊１０１６ｃｍ−２までの間のドーズ量の範囲で、注入される。好ましくは、燐、砒素またはアンチモンが、第一のバッファ・レイヤ５を形成するための粒子として使用される。他の好ましい実施形態において、第一のバッファ・レイヤ５を形成するための粒子は、０．５μｍから５μｍまでの深さまで、熱処理によりウエーハの中に送り込まれ、および／または、これらの粒子は、５＊１０１５ｃｍ−３から１＊１０１７ｃｍ−３まで、特に１＊１０１６ｃｍ−３から５＊１０１６ｃｍ−３までの最大ドープ濃度水準を有している。完成後の半導体デバイスにおける、第一のバッファ・レイヤ５の第一のピーク・ドープ濃度５２は、０μｍから２μｍまでの間、特に０．８μｍから１．２μｍまで、特に０．９μｍから１．１μｍまでの、第一の深さ５１にある。
【００３０】
他の好ましい実施形態において、第一のバッファ・レイヤ５を形成するための粒子が、アモルファス・シリコン・レイヤを堆積することにより、ウエーハの第二の側に付着される。このシリコン・レイヤは、好ましくは、０．５μｍから１０μｍまでの間の範囲内の深さ、および／または、１＊１０１５ｃｍ−３と比べて高いドープ濃度を有している。
【００３１】
他の好ましい実施形態において、コレクタ・レイヤ６を形成するための粒子は、１＊１０１３ｃｍ−３から１＊１０１６ｃｍ−３までの最大ドープ濃度水準で注入される。好ましくは、硼素粒子が使用される。これらの粒子は、低温活性化またはレーザ・アニールのような、熱処理により活性化されることが可能である。
【００３２】
その代わりに、コレクタ・レイヤ６を形成するための粒子が、シリコン源からアモルファス・シリコン・レイヤを堆積することにより、ウエーハの第二の側に付着され、この場合、このシリコン源は、硼素で予めドープされている。シリコン・レイヤは、５ｎｍから１μｍまでの間の範囲内の深さ、および／または、１＊１０１５ｃｍ−３と比べて高いドープ濃度を有している。レイヤ６を堆積する方法を使用することは、粒子が、第一のバッファ・レイヤ５のための粒子が存在する領域の中に侵入しないと言う優位性を有していて、それにより、第一のバッファ・レイヤ５の全厚さが維持されることになる。
【００３３】
更に好ましい実施形態において、第二のバッファ・レイヤ８を形成するための粒子は、陽子であって、それらは、特に１＊１０１２ｃｍ−２から１＊１０１５ｃｍ−２までの間のドーズ量の範囲内で、および／または、２００ｋｅＶから１０００ｋｅＶまでの間の範囲内のエネルギーで注入され。第二のバッファ・レイヤ８を形成するための粒子は、熱処理により、２μｍから１５μｍまで、特に２μｍから８μｍまで、特に２μｍから５μｍまでの深さまで、ウエーハの中に送り込まれる。これらの粒子は、１＊１０１５ｃｍ−３から５＊１０１６ｃｍ−３まで、特に５＊１０１５ｃｍ−３から５＊１０１６ｃｍ−３までの最大ドープ濃度水準を有している。
【００３４】
好ましくはヘリウム、重水素、燐、砒素またはアンチモンが、第二のバッファ・レイヤ８を形成するための粒子として使用される。これらの粒子は、１ＭｅＶを超えるエネルギーで注入される。燐を使用することが好ましい。その理由は、燐は比較的小さい粒子サイズを有しているので、その粒子が、ウエーハの中に深く侵入することが可能であるからである。更にまた、燐が、一回チャージされるのみではなく、二回、三回または更にそれ以上に強くチャージされることも可能であり、それは、より深い位置にあるレイヤを実現することを可能にする。燐をウエーハに付けるときに、特別な対策が必要とされない。第一及び第二のバッファ・レイヤ５，８の両者が燐で作られることが可能になるので、唯一つの種類の粒子材料が必要とされ、このようにして、デバイスの製造を単純にする。
【００３５】
図８は、図４の線Ａ−Ａに沿った断面の、ベース・レイヤ４及びバッファ・レイヤ８，９，５のドープ濃度を示す。図８の中の第三のバッファ・レイヤ９のドープ濃度９２に対する最小値は、第一及び第二のバッファ・レイヤ８及び５に対するｎ−タイプの種の注入、及びそれに続く低温熱アニール（３００℃〜５５０℃）により得られる。図８に示されているように、第三のバッファ・レイヤ９の中で、５＊１０１４ｃｍ−３の、最も低いドープ濃度の点９２が、第一及び第二のバッファ・レイヤ８及び５のｎ−タイプのドープの重複のために実現される。
【００３６】
図５は、第一のバッファ及び第二のバッファを有する半導体デバイスを、比較のために示している。この図の中に、第三のバッファ・レイヤの最小ドープ濃度の影響が示されている。破線９３は、第三のバッファ・レイヤを有していない半導体デバイスの場合を示し、即ち、それぞれ、例えばＪＰ２００４−１９３２１２から知られているように、第一のバッファ・レイヤと第二のバッファ・レイヤの間に、ベース・レイヤ４またはウエーハと同じドーズ濃度を有するレイヤがある場合における半導体デバイスの場合を示している。連続線９５は、第一のバッファ・レイヤ５と第二のバッファ・レイヤ８２のピークの間でドープ濃度の低下がない半導体デバイスの場合を示している。破線線９４は、本発明の半導体デバイスの場合を示していて、この半導体デバイスにおいて、第三のバッファ・レイヤ９は、ベース・レイヤ４のドープ量と比べて高く、且つ第二のバッファ・レイヤの第二のピーク・ドープ濃度８２と比べて低い最小ドープ濃度９２を有している。
【００３７】
図６は、デバイスの電圧対電流のグラフを示している。電流ＩＳはリーク電流であり、Ｖｂｒはブレークスルー電圧である。図７において、デバイスの短絡挙動が、室温（３００Ｋ）で、９００Ｖのライン電圧、ゲート・エミッタ電圧  Ｖｇｅ＝２０Ｖ  に対して示されている。
【００３８】
このデバイスでは、第一のバッファ・レイヤと及び第二のバッファ・レイヤの間のレイヤが、ベース・レイヤ４（破線９３）と同一のドープ濃度を有していて、このデバイスは、  良好な短絡挙動（図７参照）を有しているが、８．８Ａの高いリーク電流、及び１１５２Ｖの低いブレークダウン電圧を有している。
【００３９】
第一のバッファ・レイヤ５と第二のバッファ・レイヤ８２のピークの間に、ドープ濃度の低下が無いデバイスに対して（連続線９５；第二のバッファ・レイヤピーク・ドーズ濃度８２、従ってこの場合にもまた、第三のバッファ・レイヤの最小ドープ濃度９は１＊１０１６ｃｍ−３である）、リーク電流は低く（３．２Ａ）、ブレークスルー電圧はより高い（１２００Ｖ）。しかしながら、図７に示されているように、このようなデバイスに対して、電場がアノードからカソードへ反転し易く、特に、もし、ゲート・エミッタ電圧が僅かに増大された場合に、デバイスの故障をもたらすことになる。
【００４０】
第三のバッファ・レイヤ９（中間バッファ・レイヤ）を備えた本発明の半導体デバイスは、良好な短絡挙動を有していて、即ち、図７に示されているように、電場が低く抑えられることが可能であり、同時に、リーク電流（６．７Ｖ）もまた低く、そして、ブレークダウン電圧が、中間バッファ・レイヤ（図６）を有していないデバイスと比べて増大される（１１６２Ｖ）。
【００４１】
以上の説明の中で、第一の導電性タイプのレイヤの例として、ｎドープされたレイヤが、第二の導電性タイプのレイヤの例として、ｐドープされたレイヤが使用されているが、これらのレイヤは、反対の導電性タイプであることも可能である。
【符号の説明】
【００４２】
１・・・半導体デバイス、２・・・コレクタ、２１・・・コレクタ側、３・・・エミッタ、３１・・・エミッタ側、４・・・ベース・レイヤ、５・・・第一のバッファ・レイヤ、５１・・・第一の深さ、５２・・・第一のピーク・ドープ濃度、６・・・コレクタ・レイヤ、７・・・コレクタ・メタライゼイション、８・・・第二のバッファ・レイヤ、
８１・・・第二の深さ、８２・・・第二のピーク・ドープ濃度、９・・・第三のバッファ・レイヤ、９１・・・距離、９２・・・最小ドープ濃度、１０・・・チャネル領域、１１・・・ソース領域、１２・・・エミッタ電極、１３・・・ゲート電極、１４・・・絶縁レイヤ、１５・・・バッファ・レイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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