(57)【要約】  ディスプレイアレイ１８の行の表示素子を駆動するためのディスプレイドライバ回路１００は、ｍ個の入力部とｍ個のｎビット入力部とを有するマルチプレクサ１０４Ａと、ディジタルアナログコンバータ１３０Ａと、１つの入力部とｍ個の出力部とを有するアナログ出力マルチプレクサ１１２Ａとを含む。クロックソース１２０は、入力マルチプレクサと出力マルチプレクサとをクロックし、もって、出力マルチプレクサのｍ個の出力部はアナログ出力を順次出力し、該アナログ出力の各々は、入力マルチプレクサのｍ個のｎビット入力部への入力の各々に対応する。
2010503008.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイアレイの行における複数の表示素子を駆動するためのディスプレイドライバ回路であって、前記ディスプレイドライバ回路は、
ｍ個の入力部と、
前記ｍ個の入力部と相互接続されているｍ個のｎビット入力部と、前記ｍ個のｎビット入力部のうちの選択された１個のｎビット入力部への入力を出力するためのｎビット出力部と、を有する入力セレクタと、
前記入力セレクタの前記ｎビット出力部からの出力を受け取り、アナログ出力部を備えるｎビットディジタルアナログコンバータと、
前記ｎビットディジタルアナログコンバータの前記アナログ出力部と相互接続されたアナログ入力部と、ｍ個のアナログ出力部と、を有する出力セレクタと、
クロックソースと、
を備え、
前記出力セレクタの前記アナログ入力部への入力は、前記出力セレクタの前記ｍ個のアナログ出力部のうちの選択された１個のアナログ出力部にて出力され、
前記クロックソースは、前記入力セレクタと前記出力セレクタとをクロックし、もって、前記出力セレクタの前記ｍ個のアナログ出力部はアナログ出力を順次出力し、前記アナログ出力の各々は、前記入力セレクタの前記ｍ個のｎビット入力部への入力の各々に対応していることを特徴とするディスプレイドライバ回路。
【請求項２】
前記ｎビットディジタルアナログコンバータはｎビットデコーダを含む請求項１に記載のディスプレイドライバ回路。
【請求項３】
前記ｎビットディジタルアナログコンバータはバッファを含む請求項１または請求項２に記載ディスプレイドライバ回路。
【請求項４】
前記バッファは演算増幅器から成る請求項３に記載のディスプレイドライバ回路。
【請求項５】
前記ディスプレイドライバ回路は、前記ディスプレイアレイ内の行の複数の表示素子をイネーブルにする行セレクタを備える請求項１〜請求項４のうちのいずれか１項に記載のディスプレイドライバ回路。
【請求項６】
前記ディスプレイドライバ回路は、
更なるｍ個の入力部と、
前記更なるｍ個の入力部と相互接続されているｍ個のｎビット入力部と、前記ｍ個のｎビット入力部のうちの選択された１個のｎビット入力部への入力を出力するためのｎビット出力部と、を有する第２の入力セレクタと、
前記第２の入力セレクタの前記ｎビット出力部からの出力を受け取り、第２のアナログ出力部を備える第２のｎビットディジタルアナログコンバータと、
前記第２のｎビットディジタルアナログコンバータの前記第２のアナログ出力部と相互接続されたアナログ入力部と、ｍ個のアナログ出力部と、を有する第２の出力セレクタと、
を備えており、
前記第２の出力セレクタの前記アナログ入力部における信号は、前記第２の出力セレクタの前記ｍ個のアナログ出力部のうちの選択された１個のアナログ出力部から出力され、
前記クロックソースは、前記第２の入力セレクタと前記第２の出力セレクタとをクロックし、もって、前記第２の出力セレクタの前記ｍ個のアナログ出力部はアナログ出力を順次出力し、前記アナログ出力の各々は、前記第２の入力セレクタの前記ｍ個のｎビット入力部への入力の各々に対応している請求項１〜請求項５のうちのいずれか１項に記載のディスプレイドライバ回路。
【請求項７】
前記ディスプレイドライバ回路は、前記ｍ個のアナログ出力部の各々に相互接続されたバッファを備える請求項６に記載のディスプレイドライバ回路。
【請求項８】
前記ディスプレイドライバ回路は、前記出力セレクタの前記ｍ個のアナログ出力部の各々に相互接続された蓄積キャパシタを備える請求項６または請求項７に記載のディスプレイドライバ回路。
【請求項９】
前記ディスプレイドライバ回路は、前記蓄積キャパシタの各々に相互接続されたスイッチを備えており、前記スイッチは、前記蓄積キャパシタに蓄積された電圧が前記ディスプレイアレイに供給される時を制御する請求項８に記載のディスプレイドライバ回路。
【請求項１０】
アナログディスプレイアレイを駆動する方法であって、前記方法は、
前記ディスプレイアレイで表示されるｍ個のピクセルを表すｍ個のディジタル値を受け取ることと、
前記ｍ個のディジタル値を多重化することと、
単一のディジタルアナログコンバータを用いて前記ｍ個のディジタル値を対応するアナログ信号に順次変換して、ｍ個の一連のアナログ値を供給することと、
前記ｍ個の一連のアナログ値を分離してｍ個のアナログ信号を生成し、前記アナログディスプレイアレイの行におけるｍ個の素子を駆動することと、
を含むことを特徴とする方法。
【請求項１１】
前記方法は、前記アナログディスプレイアレイに前記ｍ個のアナログ信号を順次供給することを含む請求項１０に記載の方法。
【請求項１２】
前記方法は、更に、前記アナログディスプレイアレイに前記ｍ個のアナログ信号を同時に供給することをさらに含む請求項１０に記載の方法。
【請求項１３】
前記方法は、更に、前記ｍ個のアナログ信号の各々をバッファリングすることを含む請求項１１に記載の方法。
【請求項１４】
前記方法は、更に、前記ｍ個のディジタル値を多重化することと前記ｍ個の一連のアナログ値を分離することとを同期して行うためにクロック信号を供給することを含む請求項１０〜請求項１３のいずれか１項に記載の方法。
【請求項１５】
前記方法は、更に、前記アナログディスプレイアレイの複数の行が更新されるレートで、前記ｍ個のディジタル値を受け取ることと、前記ｍ個のディジタル値を多重化することと、前記ｍ個のデジタル値を順次変換することと、前記ｍ個の一連のアナログ値を分離することと、を繰り返すことを含む請求項１４に記載の方法。
【請求項１６】
前記クロック信号は、前記アナログディスプレイアレイの複数の行が更新される前記レートの少なくともｍ倍のレートで生成される請求項１５に記載の方法。
【請求項１７】
前記方法は、更に、前記アナログディスプレイアレイに前記ｍ個のアナログ信号を同時に供給する前に、複数のキャパシタに前記ｍ個のアナログ信号で充電することを含む請求項１２に記載の方法。
【請求項１８】
電子装置であって、
複数の行と複数の列とで構成された複数の表示素子を有するディスプレイアレイと、
前記ディスプレイアレイと相互接続された請求項１〜請求項９のいずれか１項に記載のディスプレイドライバ回路と、
を備えることを特徴とする電子装置。
【請求項１９】
前記ディスプレイアレイは、複数の電界効果トランジスタの２次元アレイから成り、前記ディスプレイアレイの前記複数の列の各々における複数の電界効果トランジスタの複数のソースはソース線に相互接続されており、前記ディスプレイアレイの前記複数の行の各々における複数の電界効果トランジスタの複数のゲートはゲート線に接続されており、前記出力セレクタの前記ｍ個のアナログ出力部の各々は前記ディスプレイアレイにおける前記ソース線の各々と通信している請求項１８に記載の電子装置。
【請求項２０】
前記電子装置は、更に、前記ゲート線を行リフレッシュレートで順次駆動するゲートドライバを備える請求項１９に記載の電子装置。
【請求項２１】
前記クロックソースは、前記行リフレッシュレートの少なくともｍ倍のレートでクロックする請求項２０に記載の電子装置。
【請求項２２】
前記表示素子の各々は、前記ディスプレイアレイの全部の行が前記行リフレッシュレートでリフレッシュされるまで前記表示素子の状態を維持するために十分なキャパシタンスを有する請求項２１に記載の電子装置。
【請求項２３】
前記表示素子の各々はＬＣＤ、ＯＬＥＤ、またはＳＥＤ表示素子のうちの１つよりなる請求項１８〜請求項２２のうちのいずれか１項に記載の電子装置。
【請求項２４】
ディスプレイアレイの行における複数の表示素子を駆動するためのディスプレイドライバ回路であって、前記ディスプレイドライバ回路は、
ｍ個の入力部とｍ個のｎビット入力部とを有する入力マルチプレクサと、
前記マルチプレクサからｎビット出力を受け取るディジタルアナログコンバータと、
１つの入力部とｍ個の出力部とを有するアナログ出力マルチプレクサと、
クロックソースと、
を備えており、
前記クロックソースは、前記入力マルチプレクサと前記アナログ出力マルチプレクサとをクロックし、もって、前記アナログ出力マルチプレクサの前記ｍ個の出力部はアナログ出力を順次出力し、前記アナログ出力の各々は、前記入力マルチプレクサの前記ｍ個のｎビット入力部への入力の各々に対応することを特徴とするディスプレイドライバ回路。
【請求項２５】
前記ディジタルアナログコンバータはｎビットデコーダを含む請求項２４に記載のディスプレイドライバ回路。
【請求項２６】
前記ディジタルアナログコンバータはバッファを含む請求項２５に記載のディスプレイドライバ回路。
【請求項２７】
前記ディスプレイドライバ回路は、前記ディスプレイアレイ内の行の複数の表示素子をイネーブルにする行セレクタを備える請求項２５または請求項２６に記載のディスプレイドライバ回路。
【請求項２８】
前記ディスプレイドライバ回路は、前記アナログ出力マルチプレクサの前記ｍ個の出力部の各々に相互接続されたバッファを含む請求項２５〜請求項２７のいずれか１項に記載のディスプレイドライバ回路。
【請求項２９】
前記ディスプレイドライバ回路は、更に、前記アナログ出力マルチプレクサの前記ｍ個の出力部の各々に相互接続された蓄積キャパシタを含む請求項２８に記載のディスプレイドライバ回路。
【請求項３０】
前記ディスプレイドライバ回路は、前記蓄積キャパシタの各々に相互接続されたスイッチを備えており、前記スイッチは、前記蓄積キャパシタに蓄積された電圧が前記ディスプレイアレイに供給される時を制御する請求項２９に記載のディスプレイドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にＬＣＤ／ＬＥＤソースドライバに、より詳しくはＬＣＤ／ＬＥＤまたは類似のディスプレイアレイのためのドライバに関する。
【背景技術】
【０００２】
陰極線管（ＣＲＴ）から形成された従来のアナログディスプレイは廃れつつある。代わりに現代のディスプレイは、一般に、液晶、発光ダイオード（ＬＥＤ）、有機発光ダイオード（ＯＬＥＤ）、表面伝導型電子放出素子ディスプレイ（ＳＥＤ）、プラズマセルなどの形態の発光素子（emissive element）の２次元アレイとして形成されている。
【０００３】
発光素子は２次元アレイで構成される。各々の素子は、アレイにおいて１ピクセルを表現し、１個以上の能動素子を含み得る。例えば、カラー液晶ディスプレイ（ＬＣＤ）は一般に、ピクセル当たり３個の液晶セル（またはサブピクセル）を含み、各セルがピクセルの１つの色成分を表現する。３個のセルは、バックライトとの組合せで、任意の色の１ピクセルを表示するために使用できる発光素子を形成する。
【０００４】
都合のよいことに、これらの新しいディスプレイは従来のＣＲＴディスプレイよりも著しく薄く軽量である。そうしたものとして、それらは小型化され、テレビ、コンピュータモニタ、ディジタルメディアプレーヤ、携帯電話、パーソナルディジタルアシスタント、ＭＰ３プレーヤなどを含む多様な電子装置の一部を形成し得る。
【０００５】
各々のディスプレイは多数の個別の表示素子でできているので、適格な駆動回路が要求される。各表示素子は一般に３個の発色構成要素で形成されるので、駆動回路は一般に各ピクセルについて３個の別個のドライバ素子を含む。高解像度ディスプレイの場合、各表示素子についてＤ／Ａコンバータを伴う多数の構成要素がディスプレイを駆動するために要求される。これは転じて、大量の電力を消費し相当のシリコン面積を要求する駆動回路を必要とする。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、より少ない電子構成要素を有する改良されたディスプレイドライバが望ましい。
【課題を解決するための手段】
【０００７】
本発明の実施形態の例示的なものとして、ディスプレイドライバによって受け取られた複数の（ｍ個の）ディジタル値は、多重化され、単一のディジタルアナログコンバータを用いて対応するアナログ信号に変換される。結果として得られるアナログ信号は、相互接続されたディスプレイを駆動する前に多重分離される。このようにして、ディスプレイドライバの一部を形成するディジタルアナログコンバータの数は低減することができる。
【０００８】
本発明の実施形態によれば、ディスプレイアレイの行の表示素子を駆動するためのディスプレイドライバ回路が提供される。ディスプレイドライバ回路は、ｍ個の入力と、ｍ個のｎビット入力および、ｍ個のｎビット入力のうちの選択された１個を供給するためのｎビット出力を有する入力セレクタと、ｍ個のｎビット入力はｍ個の入力と相互接続されており、セレクタのｎビット出力を受け取り、アナログ出力を供給するｎビットディジタルアナログコンバータと、ディジタルアナログコンバータのアナログ出力と相互接続されたアナログ入力および、ｍ個のアナログ出力のうちの選択された１個でアナログ入力を供給するｍ個のアナログ出力を有する出力セレクタとを備える。クロックソース（クロック源）は、ｍ個のｎビット入力のうちの１個のｎビット入力に対応するアナログ出力が出力セレクタのｍ個のアナログ出力のうちの対応する１個のアナログ出力にて順次供給されるようにするために、入力セレクタおよび出力セレクタをクロックする。
【０００９】
本発明の別の態様によれば、アナログディスプレイアレイを駆動する方法が提供される。方法は、ディスプレイアレイで表示されるｍ個のピクセルを表すｍ個のディジタル値を受け取ることと、ｍ個のディジタル値を多重化することと、ｍ個の一連のアナログ値を供給するために単一のディジタルアナログコンバータを用いてｍ個のディジタル値を対応するアナログ信号に順次変換することと、アナログディスプレイアレイの行のｍ個の素子を駆動するために、ｍ個のアナログ信号を生成するためのｍ個の一連のアナログ値を多重分離することとを含む。
【００１０】
本発明の別の実施形態によれば、行および列で構成された表示素子を有するディスプレイアレイと、ディスプレイアレイと相互接続されたディスプレイドライバ回路とを備える電子装置が提供され、ディスプレイドライバ回路は、ｍ個の入力と、ｍ個のｎビット入力および、ｍ個のｎビット入力のうちの選択された１個を供給するためのｎビット出力を有する入力セレクタと、ｍ個のｎビット入力はｍ個の入力と相互接続されており、セレクタのｎビット出力を受け取り、表示素子を駆動するためのアナログ出力を供給するｎビットディジタルアナログコンバータと、ディジタルアナログコンバータのアナログ出力と相互接続されたアナログ入力および、ｍ個のアナログ出力のうちの選択された１個でアナログ入力を供給するｍ個のアナログ出力を有する出力セレクタとを備える。クロックソースは、ｍ個のｎビット入力のうちの１個のｎビット入力に対応するアナログ出力が出力セレクタのｍ個のアナログ出力のうちの対応する１個のアナログ出力にて順次供給されるようにするために、入力セレクタおよび出力セレクタをクロックする。
【００１１】
本発明のさらに別の実施形態によれば、ディスプレイアレイの行の表示素子を駆動するためのディスプレイドライバ回路が提供される。ディスプレイドライバ回路は、ｍ入力・ｎビット入力マルチプレクサと、ｎビットマルチプレクサからｎビット出力を受け取るディジタルアナログコンバータと、１入力・ｍ出力アナログ出力マルチプレクサとを備える。クロックソースは、ｍ個のｎビット入力のうちの１個のｎビット入力に対応するアナログ出力が出力マルチプレクサのｍ個の出力のうちの対応する１個の出力にて順次供給されるようにするために、入力マルチプレクサおよび出力マルチプレクサをクロックする。
【００１２】
本発明の他の態様および特徴は、添付の図に関連づけて本発明の特定の実施形態の以下の説明を精査すれば当業者には明らかとなるであろう。この添付図面は、本発明の実施例のうちの一例を示すものに過ぎない。
【図面の簡単な説明】
【００１３】
【図１】２次元アレイで構成されたＬＣＤ素子を含むディスプレイを図式的に例示する図である。
【図２】図１のディスプレイを駆動するための従来のＬＣＤドライバのブロック図である。
【図３】図２のＬＣＤドライバにおける信号を例示するタイミング図である。
【図４】本発明の実施形態の例示的なドライバのブロック図である。
【図５】図４のドライバにおける信号を例示するタイミング図である。
【図６】本発明の別の実施形態の例示的な別のドライバのブロック図である。
【図７】図６のＬＣＤドライバにおける信号を例示するタイミング図である。
【図８】図１のディスプレイおよび図４または図６のドライバを含む例示装置のブロック図である。
【発明を実施するための形態】
【００１４】
図１は、ＴＦＴ液晶ディスプレイパネルの形態をとるとしてよい従来のディスプレイ１０の部分回路図である。例示の通り、トランジスタ１４、液晶１６を含む複数の発光セル１２が２次元アレイ１８で構成される。例示実施形態において、アレイ１８はｑ×ｒのサイズを有する。例示トランジスタ１４は薄膜電界効果トランジスタ（ＴＦＴ）である。アレイの列内でのトランジスタ１４のソース線（ＳＯ）は相互接続されている。同様に、行内でのトランジスタ１４のゲート線（ＧＯ）は相互接続されている。各トランジスタ１４は、液晶を通過する特定の色の光の量を変えるために、相互接続された液晶１６の配向を変える信号を供給するためのゲート線制御スイッチとして使用される。より具体的には、現在アクティブな行のソース線（ＳＯ）のアナログ電圧が、関係する液晶１６の状態を変化させる。行はＴＦＴスイッチの対応するゲート線（ＧＯ）をアサートする（すなわちＴＦＴをオンにする）ことによってアクティブにされる。液晶１６は、その固有キャパシタンスＣｌｃおよび液晶１６と並列に接続された付加的な蓄積キャパシタンスＣｓｔの結果、ＴＦＴがＯＦＦである間の有限時間その変更された状態のままである。上述の通り、表示ピクセルは一般に、各セルによって発光される赤、緑および青色の光の量を制御するために各々で１個ずつ、近接する３個の液晶によって形成される。
【００１５】
図２に例示したようなドライバ回路２０が、ディスプレイ１０の行内のｑ個全部のソース線（ＳＯ）を同時に駆動するために使用される。例示の通りドライバ回路２０はｑ個のｎビットロードレジスタ２４を含み、その各々が、２次元画像の行におけるピクセルを表すデータ要素をサンプリングレジスタ（図示せず）から受け取る。各々のｎビットロードレジスタ２４はｎビットレベルシフタ２６に出力を供給し、後者は次いでｎビットデコーダ３２および演算増幅器２８を含むバッファの働きをするディジタルアナログコンバータ３０に出力を供給する。ｎビットデコーダ３２は、相互接続されたディスプレイ１０に適切で、０〜（２ｎ−１）のｎビットデータ入力の値に対応する範囲Ｖ０〜Ｖ２ｎ−１のアナログ出力信号を出力する。演算増幅器２８は、バッファ（電圧フォロワ）の働きをし、アレイ１８の相互接続されたソース線（ＳＯ）を駆動するために使用される孤立アナログ信号を供給する。各々の出力と関係するスイッチ３４が、アナログ出力がソース線に供給される時を制御する。
【００１６】
ゲートドライバ４０は、アレイ１８の行の各々と関係するゲート線（ＧＯ）をアサートすることができ、従ってアクティブ行セレクタの働きをする。ゲート線は所定の電圧を印加することによってアサートされ、それによって関係する行のＴＦＴ／ＦＥＴにおいてソースからドレインへ電流が流れるのを可能にする。そうしたものとして、ゲートドライバ４０はｒ個の出力を有し、各々アクティブの時に一定の出力を供給して、アレイ１８の相互接続されたゲート線（ＧＯｊ）を駆動する。ゲートドライバ４０はクロック入力（ＲＯＷ＿ＣＬＫ）によって制御される。ＲＯＷ＿ＣＬＫのエッジで、アサートされたゲートドライバ４０のｒ個の出力の出力は進む。
【００１７】
動作時、ゲートドライバ４０は単一の行におけるゲート線ＧＯｊをアサートする（図１参照）。ｑ個のデータ要素を有するディスプレイ１０で表現される画像の対応する行が、メモリまたはデータサンプリングレジスタ（図示せず）から読出され、ロードレジスタ２４へ供給される。ｎビットレベルシフタ２６は、ロードレジスタ２４のディジタル出力のレベルを、転じて演算増幅器２８を駆動するｎビットデコーダ３２の入力レンジ許容レベルに移す。演算増幅器２８は、特定の行の全部のソース線についてソース線（ＳＯ１〜ＳＯｑ）を駆動するアナログ出力（Ｄ／Ａ１〜Ｄ／Ａｑ）を供給する。
【００１８】
ゲート線ＧＯ（ＲＯＷ＿ＣＬＫ）およびスイッチ３４（ＳＷ）のほか、ソース線の出力（ＳＯ）に供給される信号のタイミングが図３に例示されている。ソース線出力（ＳＯ）は可変振幅を有するアナログ信号であるが、タイミングをより良好に例示するために、等振幅を有するように例示されている。スイッチ３４は、ゲートドライバ４０を進めるクロック信号（ＲＯＷ＿ＣＬＫ）間の時間の部分にわたり信号ＳＷによってアクティブにされる。データの行が現在アサートされた列のソース線（ＳＯ１〜ＳＯｑ）に供給された後、ｑ個の新しくサンプルされたデータ値がロードレジスタ２４に供給され、後者は転じて、アサートされたゲート線が進められスイッチ３４が再びアクティブにされた後、次の行の表示素子を駆動する。これはディスプレイの全部の行について繰り返される。
【００１９】
各々の液晶１６と関係するキャパシタンスＣｌｃおよびＣｓｔの結果、各々の表示素子１２は、アレイ１８の残りのｒ−１行の素子がディジタルアナログコンバータ３０によってリフレッシュされる間（すなわち、ＲＯＷ＿ＣＬＫのほぼｒサイクル）、その状態を保持する。ここで十分に理解されるように、ドライバ２０は、行の各々の表示素子についてｎビットレベルシフタ、ｎビットデコーダおよび演算増幅器を含む。ｑ列（すなわちｑ×ｒ）のディスプレイの場合、ドライバ２０はそれゆえｑ個のそうしたレベルシフタ、デコーダおよび演算増幅器を含む。
【００２０】
図４は従って、本発明の実施形態の例示的な改良されたソースドライバ１００を例示している。以下で明らかになる理由で、ソースドライバ１００は、ｑ×ｒ＝（ｋ×ｍ）×ｒアレイ列のピクセルを有するアレイ１８を駆動するために適する。
【００２１】
例示の通り、ソースドライバ１００は、（ソースドライバ２０のｑ個のｎビットロードレジスタ２４と同様に）ｋ×ｍ個のｎビットロードレジスタ１０２を含む。しかし、ｋ×ｍ個のロードレジスタ１０２のうちの最初のｍ個は、入力セレクタ１０４ａに供給する。入力セレクタ１０４ａは、ｍ：１のｎビットディジタルセレクタであるとしてよく、ｍ個の入力および１個の出力を含み、その出力での呈示のためにそのｍ個の入力のうちの１個の選択を可能にする。入力セレクタ１０４ａは、例えばディジタルマルチプレクサとして形成することができる。セレクタ１０４ａは、そのｍ個のｎビット入力のうちの選択された１個を受け取り、関係するｎビットレベルシフタ１０６ａに単一のｎビット出力を供給する。セレクタ１０４ａのどの入力がその出力に供給されるかは、例えばクロック入力１１４ａで供給されるクロック信号によって選択可能である。
【００２２】
ｎビットレベルシフタ１０６ａの出力は、ｎビットディジタルアナログコンバータ１３０ａに供給される。ディジタルアナログコンバータ１３０ａは、ｎビットデコーダ１０８ａおよび、演算増幅器１１０ａの形態のバッファを含む。やはりｎビットデコーダ１０８ａは、ｎビットデコーダ１０８ａのｎビット入力に対応するアナログ電圧レベル値を供給する。ｎビットデコーダ１０８ａの出力は、アナログ出力を供給するためにバッファの働きをする演算増幅器１１０ａに供給される。アナログマルチプレクサの形態をとるとしてよい１：ｍアナログ出力セレクタ１１２ａは、単一の入力およびｍ個のアナログ出力を有する。セレクタ１１２ａは、演算増幅器１１０ａのアナログ出力を受け取り、そのｍ個の可能な出力のうちの選択された１個でアナログ出力信号を供給する。出力セレクタ１１２ａのｍ個の出力のうちのどの１個がその単一の入力に相互接続されるかはやはり、例えばクロック入力１１６ａで供給されるクロック信号によって選択可能である。都合のよいことに、単一のディジタルアナログコンバータ１３０ａが入力セレクタ１０４ａを出力セレクタ１１２ａに相互接続する。
【００２３】
ｎビットロードレジスタ１０２ｂのうちの第２のｍ個は、セレクタ１０４ａと同様にして形成され得る第２のｍ：１入力セレクタ１０４ｂに供給される。ｋ×ｍ個のｎビットロードレジスタのうちの各々の連続するｍ個はさらに、セレクタ１０４ａ、１０４ｂおよび１０４ｃと同様に別のセレクタ（図示せず）に供給される。
【００２４】
さらなる同一の入力セレクタ１０４ｂ、ｎビットレベルシフタ１０６ｂ、ディジタルアナログコンバータ１３０ｂ（ｎビットデコーダ１０８ｂおよび演算増幅器１１０ｂを含む）およびアナログ出力セレクタ１１２ｂが、入力セレクタ１０４ａ、ｎビットレベルシフタ１０６ａ、ディジタルアナログコンバータ１３０ａおよびアナログ出力セレクタ１１２ａと同様にして構成される。付加的なｋ−２個の入力セレクタ、ｋ−２個のｎビットレベルシフタ、ｋ−２個のディジタルアナログコンバータ（ｎビットデコーダおよび演算増幅器を含む）およびｋ−２個のアナログ出力セレクタもまた、セレクタ１０４ａ、ｎビットレベルシフタ１０６ａ、ディジタルアナログコンバータ１３０ａおよびアナログ出力セレクタ１１２ａと同様にして構成される。明快さのために、第ｋ番目のセレクタ１０４ｃ、ｎビットレベルシフタ１０６ｃ、ディジタルアナログコンバータ１３０ｃ（ｎビットデコーダ１０８ｃおよび演算増幅器１１０ｃを含む）およびアナログ出力セレクタ１１２ｃだけがさらに例示されている。個別かつ集合的に、入力セレクタ１０４ａ、１０４ｂ、１０４ｃは入力セレクタ１０４と呼び、ｎビットレベルシフタ１０６ａ、１０６ｂ、１０６ｃはｎビットシフタ１０６と呼び、ディジタルアナログコンバータ１３０ａ、１３０ｂ、１３０ｃはディジタルアナログコンバータ１３０と呼び、そして出力セレクタ１１２ａ、１１２ｂ、１１２ｃは出力セレクタ１１２と呼ぶ。
【００２５】
ｋ個の入力セレクタおよび出力セレクタ（例えば入力１１４ａ、１１４ｂ、１１４ｃ、１１６ａ、１１６ｂ、１１６ｃ）へのクロックは、互いに、そして入力セレクタ１０４および出力セレクタ１１２の状態（すなわち入出力相互接続）をそれぞれ制御するためにクロックソース１２０に、相互接続されている。クロック入力（例えばクロック入力１１４ａ、１１４ｂ、１１４ｃ）のクロック信号のエッジで、入力セレクタ１０４のどの入力がその単一の出力に接続されるかが進む。同様に、クロック入力１１６ａ、１１６ｂ、１１６ｃのクロック信号のエッジで、出力セレクタ１１２のｍ個の入力のうちのどの１個がその単一の出力に供給されるかが進む。
【００２６】
図示された実施形態において、クロックソース１２０は、ＲＯＷ＿ＣＬＫ信号から導出される（すなわちフェーズロックループ）。当然、クロックソース１２０は別様に、例えばロードレジスタ１０２の上流でサンプリングレジスタにおいて使用されるデータサンプリングクロックに同期した分周器を用いて生成することもできよう（図示せず）。
【００２７】
ゲートドライバ１４０は、ゲートドライバ４０と同様に、相互接続されたディスプレイ１０のアレイ１８の行の各々でゲート線（ＧＯ）を行ごとにアサートすることができる（図１）。やはりゲート線（ＧＯ）は所定の電圧を印加することによってアサートされ、それによってトランジスタ１４のソースからドレインへ電流が流れるのを可能にする。そうしたものとして、ゲートドライバ１４０はｒ個の出力を有し、その各々がアクティブの時に一定の出力を供給してアレイ１８の相互接続されたゲート線（ＧＯｊ）を駆動する。ゲートドライバ１４０はクロック入力（ＲＯＷ＿ＣＬＫ）によって制御される。ＲＯＷ＿ＣＬＫのエッジで、アサートされたゲートドライバ４０のｒ個の出力の出力は進む。
【００２８】
動作時、ｋ×ｍ個のロードレジスタ１０２が、データの各行について画像の行のピクセルを表すデータを同時にロードされる。ｎビット値がフレームバッファまたはサンプリングレジスタ（図示せず）からロードされ得る。いったんｋ×ｍ個全部のｎビットロードレジスタがロードされると、ｋ×ｍ個のロードレジスタ１０２のうちの単一のものの内容は各入力セレクタ１０４で出力される。これらの出力値は相互接続されたｎビットレベルシフタ１０６、ｎビットデコーダ１０８および演算増幅器１１０に供給されて、演算増幅器１１０の出力（すなわちディジタルアナログコンバータ１３０の出力）でｋ個のアナログ出力を形成する。これらは転じて、相互接続された出力セレクタ１１２の単一の入力に供給され、それぞれのｍ個のアナログ出力の各々のうちの単一の選択された１個において呈示される。
【００２９】
セレクタ１０４、１１２は、それぞれのクロック入力１１４において単一のクロック信号（ＣＯＬＵＭＮ＿ＣＬＫ）によって、そしてクロック入力１１６においてクロックソース１２０によって進められる。セレクタ１０４および１１２の状態は同期される。このようにして、セレクタ１０４の第ｊ入力は、対応するセレクタ１１２の第ｊ出力で対応するアナログ信号に変換される（例えば、セレクタ１０４ｂの第ｊ入力はセレクタ１１２ｂの第ｊ出力に供給される）。このように、セレクタ１１２は順次、クロックソース１２０の各クロックサイクルにおいてｋ個の出力を相互接続されたディスプレイ２０に呈示する。都合のよいことに、クロックソース１２０は、ゲートドライバ１４０のクロックサイクルにおいて、行レートと同じほどの大きさで少なくともｍ＝ｑ／ｋであるレートで、少なくともｍ回クロックされる。クロックソース１２０は、ＲＯＷ＿ＣＬＫの立下がりエッジに続きｍ個のクロックパルスを出力するためにゲートドライバ１４０と同期され得る。
【００３０】
ゲートドライバ１４０を駆動するために使用されるクロック信号（ＲＯＷ＿ＣＬＫ）、クロックソース１２０によって出力されるクロック信号（ＣＯＬＵＭＮ＿ＣＬＫ）、ソース線ＳＯ（ＳＯ１、ＳＯ２．．．ＳＯｍ、ＳＯｍ＋１、ＳＯｍ＋２、ＳＯ２ｍ．．．ＳＯｋｍ）に供給されるＤ／Ａコンバータ１３０の出力の例示タイミングが図５に例示されている。やはりアナログソース線出力（ＳＯ）の振幅は、出力タイミングを例証するためだけに、等しいように表示されている。
【００３１】
各々の入力セレクタ１０４はこのように、相互接続されたディジタルアナログコンバータ１３０によって順次アナログ信号に変換されるｍ個のディジタル信号を時分割多重化する働きをする。これは時分割多重化アナログ信号を生じる。時分割多重化アナログ信号はその後、ソース線ＳＯでの呈示のためにセレクタ１１２によって分離（多重分離）(demultiplexed)される。
【００３２】
都合のよいことに、各々の表示素子１２は、行（それゆえに素子）が再びリフレッシュされるまで印加電圧を充電し保持するために十分な固有キャパシタンスＣｌｃおよび付加的な蓄積キャパシタンスＣｓｔを含む。従ってディスプレイドライバ１００は、ドライバ２０によって要求される同じ時限においてｑ×ｒピクセル画像全体（ｑ＝ｋ×ｍ）を呈示することができる。
【００３３】
有利には、ドライバ１００は、ｋ個のｎビットレベルシフタ１０６およびｋ個のディジタルアナログコンバータ１３０（例えばｋ個の演算増幅器１１０およびｋ個のｎビットデコーダ１０８）だけを含む。当然、ドライバ１００は、ドライバ２０（図２）よりも少ないトランジスタおよび少ない集積回路スペースを用いて形成することができる。また、ドライバ１００の電力消費は、減少したトランジスタカウントの結果として低減する。従ってドライバ１００は、可搬でき主電源によって給電されない小型の電子装置における使用に資する。
【００３４】
特にドライバ１００の場合、全部の出力ＳＯは同一の時間に呈示されないが、代わりに、クロックソース１２０に従って、セレクタ１０４および１１２によって遅延され時分割多重／多重分離される。そのため、線ＳＯｉの信号が特定の表示素子１２のためのキャパシタＣｌｃおよびＣｓｔを充電する時間は、従来のドライバ２０におけるそれよりも短縮される。ほとんどのディスプレイの場合、特に、携帯電話、ディジタルメディアプレーヤ、パーソナルディジタルアシスタント、ＭＰ３プレーヤなどといった小型および中型の大きさのディスプレイの場合、充電時間のこの短縮は完全に許容でき、ＣｌｃおよびＣｓｔはリフレッシュまで十分に保持されるであろう。
【００３５】
図６は、本発明の実施形態の例示的なｑ×ｒ＝（ｋ×ｍ）×ｒ個の素子を有するディスプレイパネル１８を駆動するために適格なさらなるドライバ１００’を図式的に例示している。ドライバ１００’は、ｋ×ｍ個のｎビットロードレジスタ１０２’、ｋ個のｍ：１入力セレクタ１０４’（３個だけが入力セレクタ１０４’ａ、１０４’ｂおよび１０４’ｃとして例示されており、集合的かつ個別に入力セレクタ１０４’とする）、およびｋ個の１：ｍアナログ出力セレクタ１１２’（３個だけが出力セレクタ１１２’ａ、１１２’ｂおよび１１２’ｃとして例示されており、集合的かつ個別に出力セレクタ１１２’とする）を含む。入力セレクタ１０４’の出力は、ｎビットレベルシフタ１０６’およびｎビットデコーダ１０８’を介して出力セレクタ１１２’の入力と相互接続されている。図示された実施形態において、セレクタのロードレジスタ１０２’、セレクタ１０４’、１１２’および、レベルシフタ１０６’およびデコーダ１０８’は、図４のドライバ１００におけるそれぞれの対応するもの（すなわちロードレジスタ１０２、セレクタ１０４、１１２、レベルシフタ１０６およびデコーダ１０８）と機能的に同一である。
【００３６】
単一のクロックソース１２０’が同様にセレクタ１０４’、１１２’の状態を制御し、クロック入力１１４’、１１６’で適格なクロック信号を供給することによって、セレクタ１０４’の第ｊ入力が、対応するセレクタ１１２’の第ｊ出力における対応するアナログ信号に変換されることを保証する（例えば、セレクタ１１２’ｂの第ｊ出力は、セレクタ１０４’ｂの第ｊ入力でのディジタル入力に対応するアナログ信号を供給する）。
【００３７】
ゲートドライバ１４０（図４）と同一のゲートドライバ１４０’が、列線ＧＯをアサートするために使用される。
【００３８】
ドライバ１００と異なり、ドライバ１００’は、ｋ×ｍ個のキャパシタ１３６、ｋ×ｍ個の演算増幅器１３２およびｋ×ｍ個のスイッチ１３４を含む。具体的には、各々の出力セレクタ１１２’は、関係するキャパシタ１３６を充電するクロックソース１２０’の各クロックサイクルにおいて出力を順次呈示する。都合のよいことに、クロックソース１２０’は（クロックソース１２０と同様）行レートのｑ／ｋ回よりも極めて高速なレートでクロックされる。従ってクロックソース１２０’のｍクロックサイクルの最後に、全部のｑ＝ｋ×ｍ個のキャパシタ１３６は、表示素子１２の出力行に供給されるアナログレベルを充電される。キャパシタ１３６は大きい必要はない。ＲＯＷ＿ＣＬＫおよびＣＯＬＵＭＮ＿ＣＬＫ、ＧＯｉおよびキャパシタ１３６に供給されるそれらの信号Ｃｉを含むドライバにおける信号が、図７に例示されている。
【００３９】
スイッチ１３４はその後、このＲＯＷ＿ＣＬＫ時限の残りの時間の間、表示素子１２の現在選択された行を駆動するために並列で同時にアクティブにされ得る。キャパシタ１３６のＣのキャパシタンスが、表示素子１２におけるＣＬＣ＋ＣＳＴのそれよりも相当に小さくなり得るので、充電時間はドライバ１００よりも相当に短くなり得る。駆動され充電されたキャパシタ１３６のようなソース出力（ＳＯ）は、時分割されておらず、ドライバ１００よりも相当に長くアクティブであり得る。このようにして、ドライバ１００’は、ドライバ１００により駆動され得るものよりも各表示素子１２について大きな充電時間を要求するディスプレイで潜在的に使用することができる。従ってドライバ１００’は、ＬＣＤ／ＯＬＥＤテレビ、コンピュータモニタなどといったより大型のディスプレイに好適であるとしてよい。当然、交換条件として、ドライバ１００’はドライバ１００よりも多数の構成要素を含むかもしれない。
【００４０】
図８は、ドライバ１００／１００’およびディスプレイ１０を含む例示装置のブロック図を例示している。例えばプロセッサ、ユーザインタフェース構成要素、メモリなどを含む装置の他の従来の構成要素は例示されていない。
【００４１】
十分に理解されるように、説明した実施形態は液晶ディスプレイのためのディスプレイドライバとして形成されているが、本発明は適格なＬＥＤ、ＳＥＤ、ＯＬＥＤまたは類似のドライバにおいても同様に実施することができる。
【００４２】
当然、上述の実施形態は、決して限定としてではなく、例証としてのみ意図されている。本発明を実施する説明した実施形態は、形態、部分の構成、動作の詳細および順序の多くの修正を受けることができる。本発明はむしろ、クレームによって規定される通り、全部のそのような修正をその範囲内に包含するように意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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