(57)【要約】【課題】電気アンチヒューズ、製造方法およびプログラミング方法を提供する。【解決手段】非シリサイド化半導体材料の領域（１５０）を含むリンク（１２５）を有するアンチヒューズ（１００）は、減少した体積抵抗を有する合金を形成するカソード（１２０）から非シリサイド化半導体材料の領域中への金属またはシリサイドの電気移動によって、減少した電圧および電流で、また減少した熱の生成を伴って、プログラムされ得る。カソード（１２０）およびアノード（１１０）は、好ましくは、そこ（例えば１６０）から、またそこ（例えば、１５０，１１０）へ材料が電気的に移動させられるところの領域を制御するように、形作られる。プログラミング後、（９２５，９６０での）材料の付加的な電気移動は、アンチヒューズを高抵抗状態に戻すことができる。アンチヒューズが製造される方法は、電界効果トランジスタの製造と完全にコンパチブルであり、アンチヒューズは絶縁構造上で有利に形成され得る。【選択図】図１
2010520650.tif 000002
【特許請求の範囲】
【請求項１】
アノード半導体およびアノード・シリサイドを有するアノードと、
カソード半導体およびカソード・シリサイドを有するカソードと、
前記アノードに隣接する、第１リンク半導体および第１シリサイドを含む第１シリサイド化部分、前記カソードに隣接する、第２リンク半導体および第２シリサイドを含む第２シリサイド化部分、および、前記第１リンク半導体および前記第２リンク半導体に隣接する第３リンク半導体を含む非シリサイド化部分を有するリンクと、
を含むアンチヒューズ。
【請求項２】
前記アノード半導体、前記カソード半導体、前記第１リンク半導体、前記第２半導体、および前記第３半導体の各々は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、多結晶シリコン−炭素合金、多結晶シリコン−ゲルマニウム−炭素合金から成るグループから選択された材料を含む、請求項１に記載のアンチヒューズ。
【請求項３】
前記アノード・シリサイド、前記カソード・シリサイド、前記第１シリサイド、および前記第２シリサイドの各々は、金属シリサイド、金属シリサイド−金属ゲルマニウム化合物合金、金属シリサイド−金属カーバイド合金、または金属シリサイド−金属カーバイド−金属ゲルマニウム化合物合金から成るグループから選択された材料を含む、請求項１に記載のアンチヒューズ。
【請求項４】
シャロー・トレンチ・アイソレーションをさらに含み、前記シャロー・トレンチ・アイソレーションは前記カソード、前記アノード、および前記リンクの直下に位置する、請求項１に記載のアンチヒューズ。
【請求項５】
前記第３リンク半導体の上に直接に置かれ、前記第１リンク半導体あるいは前記第２リンク半導体の上に直接には置かれない誘電体材料マスクをさらに含む、請求項１に記載のアンチヒューズ。
【請求項６】
前記非シリサイド化部分は約１．５：１から１２：１までの範囲の長さ対幅比を有する、請求項１に記載のアンチヒューズ。
【請求項７】
前記アノード、前記リンクおよび前記カソードの周囲に側壁スペーサをさらに含む、請求項１に記載のアンチヒューズ。
【請求項８】
少なくとも前記カソード半導体がドーパントでドープされる、請求項１に記載のアンチヒューズ。
【請求項９】
アノードと、カソードと、非シリサイド化部分を含むリンクとを有するアンチヒューズをプログラムする方法であって、
シリサイド含有材料を前記リンクの前記非シリサイド化部分の中に電気移動させるステップと、
前記アンチヒューズの抵抗を減少させるステップと、
を含む方法。
【請求項１０】
前記電気移動中、弱く減損したシリサイド領域が前記カソードに形成され、前記弱く減損したシリサイド領域は前記リンクに隣接し、前記シリサイド含有材料を欠いている、請求項９に記載の方法。
【請求項１１】
前記電気移動は、前記アノードおよび前記カソードを横断する電圧パルスを通して実行される、請求項１０に記載の方法。
【請求項１２】
シリサイドあるいはシリサイド合金を含まなくて半導体材料だけを含む電気移動済み半導体部分を前記リンクに形成するべく材料を前記リンクから前記アノードの方へ電気移動させるさらなるステップを含む、請求項１０に記載の方法。
【請求項１３】
前記アンチヒューズの抵抗は前記リンクから前記アノードの方への材料の前記電気移動の間に増大する、請求項１２に記載の方法。
【請求項１４】
前記弱くシリサイド減損した領域から強くシリサイド減損した領域が形成され、前記強くシリサイド減損した領域は前記弱くシリサイド減損した領域より大きな面積を有する、請求項１２に記載の方法。
【請求項１５】
アンチヒューズを製造する方法であって、
アノードと、カソードと、前記アノードおよび前記カソードを結合させるリンクとを含む形状を形成するべく多結晶シリコン含有材料層をパターン化するステップと、
前記リンクの部分を誘電体材料マスクでマスクするステップと、
前記マスクにより露出された前記形状の部分の上に直接にシリサイド含有材料を形成するステップと、
を含む方法。
【請求項１６】
前記リンク内での材料の電気移動を生じさせるのに充分な電流を運び得る接点を前記アノードおよび前記カソード上に形成するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記カソードの中の少なくとも前記多結晶シリコン含有材料層の中にドーパントを導入するステップをさらに含む、請求項１５に記載の方法。
【請求項１８】
前記形状上に誘電体材料層を形成するステップと、
前記誘電体材料層を形成するために前記誘電体材料層をリソグラフィーによりパターン化するステップと、
をさらに含む、請求項１５に記載の方法。
【請求項１９】
前記リンクの前記部分は長さと幅とを有し、前記長さの幅に対する比は約１．５：１から約１２：１までの範囲にある、請求項１８に記載の方法。
【請求項２０】
前記多結晶シリコン含有材料層の前記パターン化の前にシャロー・トレンチ・アイソレーションを形成することと、
前記アノード、前記リンクおよび前記カソードの周囲に側壁スペーサを形成することと、
前記アノード、前記リンクおよび前記カソードの上にミドル・オブ・ライン誘電体を形成することと、
をさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には電気アンチヒューズに関し、特に、現行のＣＭＯＳ製造プロセスとコンパチブルであって、その電気的特性を容易に検出可能なマージンだけ変更するために容易に、迅速に、高い信頼性をもってプログラムされ得るアンチヒューズに関する。
【背景技術】
【０００２】
集積回路におけるヒューズおよびアンチヒューズの使用は、近年、特に、製造歩留まりを増やすと共に、所要の仕様を満たさないかもしれない集積回路を製造するのに費やされるコストに起因する経済的損失を避けるために欠陥のある回路および回路素子の代わりに予備の回路または回路素子を使用するために一般に普及している。さらに、ヒューズおよびアンチヒューズは、最適の性能を得るべく回路パラメータを調整するために、また、無線周波数（ＲＦ）チップ識別など、チップを電子的に識別するために使用されている。近年、プログラミング中に抵抗が高められるヒューズと、プログラミング中に抵抗が下げられるアンチヒューズは、いわゆる“ライト・ワンス・リード・メニー（ＷＯＲＭ）”型の不揮発性メモリ・セルのために一般的に好まれる構造にも用いられるようになっている。
【０００３】
この後者の用途は、特に、ヒューズおよびアンチヒューズのサイズおよび構造と、そのような構造を製造するプロセスと、そのようなヒューズおよびアンチヒューズがプログラムされ得る仕方とに幾つかの厳しい要件を課している。それは、特に、そのようなアプリケーションが、他の技術に従って形成された、プログラミング・プロセスの態様により（特に当該アレイの部分または全体にわたって所望の速さで実行される場合）犠牲にされることのある回路と統合されるヒューズまたはアンチヒューズあるいはその両方の多数のアレイをしばしば必要とするからである。一般的に、アンチヒューズは、より小さな寸法で製造され得、従って所与のチップ面積においてより多数のアレイの存在を可能にし得るので、ヒューズ構造より好ましいと考えられる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、現状の技術では、アンチヒューズは多数の重大な欠点を有する。例えば、アンチヒューズは、適切に高いプログラミング電圧（例えば、通例６ボルトより高い）により生じた電流によって破壊され得る絶縁層により分離された伝導性材料の２つの領域のサンドイッチとして製造されている。しかし、必要とされる高いプログラミング電圧のレベルと、チップ上の他の回路に対するダメージの可能性と、より低い電圧（例えば約５ボルトあるいはそれ以下）におけるプログラム済みアンチヒューズの確かな動作との間には深刻なトレード・オフが存在する。プログラミング結果の良好な再現性も達成しがたい。さらに、誘電層は、特に多数のプログラムされていないアンチヒューズが単一のワード線またはビット線上に存在する場合に、回路動作を遅くする相当のキャパシタンスをもたらす。さらに、高度に均一な膜組成および厚さで誘電体を堆積させるために必要とされる低圧化学蒸着プロセスは第１金属層におけるいわゆるヒロック（ｈｉｌｌｏｃｋｓ）の形成を誘発することがある。
【０００５】
他の１つのアンチヒューズ構造は、第１および第２の金属層の間に挟まれた（同等のプログラミング電圧について上記の誘電体サンドイッチより約２０倍大きいあるいは多い厚さを有する）アモルファス・シリコンの中間層を含む。しかし、そのような構造は、プログラミングの制御性の深刻な問題、また厳しい記憶時間劣化問題を引き起こすことのある極めて強いリーク電流を有する。また、そのような構造は長い使用期間にわたって亀裂伝播および導通不良を引き起こしがちである。
【０００６】
従って、本発明の目的は、他の技術、特にＣＭＯＳ技術、を使用する他のデバイスの形成と矛盾しないプロセスを使用して小サイズで製造し得て、また弱い熱生成を伴う比較的に低い電圧および電流で迅速にかつ確実にプログラムされ得る簡単なデザインのアンチヒューズ構造を提供することである。
【課題を解決するための手段】
【０００７】
本発明に従ってアンチヒューズが提供され、それは、アノード半導体およびアノード・シリサイドを有するアノードと、カソード半導体およびカソード・シリサイドを有するカソードと、アノードに隣接する、第１リンク半導体および第１リンク・シリサイドを含む第１シリサイド化部分、カソードに隣接する、第２リンク半導体および第２シリサイドを含む第２シリサイド化部分、および、第１リンク半導体および第２リンク半導体に隣接する第３リンク半導体を含む非シリサイド化部分を有するリンクとを含む。
【０００８】
アノード半導体、カソード半導体、第１リンク半導体、第２半導体、および第３半導体の各々は、好ましくは、ポリシリコン、多結晶シリコン−ゲルマニウム合金、多結晶シリコン−炭素合金、多結晶シリコン−ゲルマニウム−炭素合金から成るグループから選択された材料を含む。さらに、アノード・シリサイド、カソード・シリサイド、第１シリサイド、および第２シリサイドの各々は、金属シリサイド、金属シリサイド−金属ゲルマニウム化合物合金、金属シリサイド−金属カーバイド合金、または金属シリサイド−金属カーバイド−金属ゲルマニウム化合物合金から成るグループから選択された材料を含む。
【０００９】
好ましくは、シリコン・オン・インシュレータ（ＳＯＩ）技術において埋め込み酸化物（ＢＯＸ）の上に単結晶シリコンで本発明に従うアンチヒューズを形成するなどの他の可能な構成もあるが、該アンチヒューズはシャロー・トレンチ・アイソレーションをさらに含み、そのシャロー・トレンチ・アイソレーションはカソード、アノード、およびリンクの直下に置かれる。また、好ましくは、アンチヒューズは、第３リンク半導体の上に直接に置かれるが第１リンク半導体あるいは第２リンク半導体の上に直接には置かれない誘電体材料マスクを含む。
【００１０】
非シリサイド化部分は、約１．５：１から１２：１までの範囲の、好ましくは約３：１から８：１までの範囲の、長さ対幅比を有する。アンチヒューズは、アノード、リンク、およびカソードの周囲に側壁スペーサをさらに含む。好ましくは、少なくともカソード半導体がドーパントでドープされる。アノード半導体、第１リンク半導体、第２リンク半導体、および第３リンク半導体はドープされてもされなくても良い。
【００１１】
本発明に従って、アノードと、カソードと、非シリサイド化部分を含むリンクとを有するアンチヒューズをプログラムする方法が提供される。この方法は、シリサイド含有材料をリンクの非シリサイド化部分の中に電気移動させるステップと、アンチヒューズの抵抗を減少させるステップとを含む。
【００１２】
好ましくは、その電気移動中、弱く減損したシリサイド領域がカソードに形成され、その弱く減損したシリサイド領域はリンクに隣接し、シリサイド含有材料を欠いている。電気移動は、好ましくは、アノードとカソードとを横断する電圧パルスを通して実行される。
【００１３】
本発明に従って、該方法は、著しい濃度のシリサイドあるいはシリサイド合金を含まなくて実質的に半導体材料だけを含む電気移動済み半導体部分をリンクに形成するべく材料をリンクからアノードの方へ電気移動させるさらなるステップを含み得る。あるいは、材料は、電気移動済み半導体部分をリンクに形成するべくリンクからカソードの方へ電気移動させられ得る。アンチヒューズの抵抗は、リンクからアノードの方への材料のこのような電気移動中に増大する。好ましくは、弱くシリサイド減損した領域から強くシリサイド減損した領域が形成され、その強くシリサイド減損した領域は、弱くシリサイド減損した領域より大きな面積を有する。
【００１４】
本発明に従って、アンチヒューズを製造する方法は、アノードと、カソードと、そのアノードおよびカソードを結合させるリンクとを含む形状を形成するべく多結晶シリコン含有材料層をパターン化するステップと、リンクの部分を誘電体材料マスクでマスクするステップと、そのマスクにより露出された該形状の部分の上に直接にシリサイド含有材料を形成するステップとを含む。
【００１５】
好ましくは、該方法は、リンク内での材料の電気移動を生じさせるのに充分な電流を運び得る接点をアノードおよびカソード上に形成するステップをさらに含む。また好ましくは、少なくともカソードの中の多結晶シリコン含有材料層の中に原位置ドーピング（ｉｎ−ｓｉｔｕ  ｄｏｐｉｎｇ）によりまたはイオン注入法によりドーパントが導入される。
【００１６】
好ましくは、該方法は、該形状上に誘電体材料層を形成するステップと、誘電体材料層を形成するために誘電体材料層をリソグラフィーによりパターン化するステップとをさらに含む。好ましくは、リンクのその部分は長さと幅とを有し、その長さ対幅の比は約１．５：１から約１２：１までの範囲に、より好ましくは約３：１から８：１までの範囲にある。該方法は、好ましくは、多結晶シリコン含有材料層のパターン化の前にシャロー・トレンチ・アイソレーションを形成することと、アノード、リンクおよびカソードの周囲に側壁スペーサを形成することと、アノード、リンクおよびカソードの上にミドル・オブ・ライン（ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ）誘電体を形成することとをさらに含む。
【００１７】
上記のおよび他の目的、側面および利点は、図面と関連する本発明の好ましい実施態様についての次の詳細な記述からより良く理解されるであろう。
【図面の簡単な説明】
【００１８】
【図１】製造されたままの、すなわちプログラムされていない、本発明に従うアンチヒューズの略平面図である。
【図２】プログラムされた、本発明に従うアンチヒューズの略平面図である。
【図３】図３Ａは、本発明に従うアンチヒューズの製造の初期段階での平面図である。図３Ｂは、本発明に従うアンチヒューズの製造の初期段階での垂直断面図である。図３Ｃは、本発明に従うアンチヒューズの製造の初期段階での垂直断面図である。図３Ｄは、本発明に従うアンチヒューズの製造の初期段階での垂直断面図である。
【図４】図４Ａは、製造の中間段階を示す平面図である。図４Ｂは、製造の中間段階を示す断面図である。図４Ｃは、製造の中間段階を示す断面図である。図４Ｄは、製造の中間段階を示す断面図である。
【図５】図５Ａは、製造の中間段階を示す平面図である。図５Ｂは、製造の中間段階を示す断面図である。図５Ｃは、製造の中間段階を示す断面図である。図５Ｄは、製造の中間段階を示す断面図である。
【図６】図６Ａは、製造の中間段階を示す平面図である。図６Ｂは、製造の中間段階を示す断面図である。図６Ｃは、製造の中間段階を示す断面図である。図６Ｄは、製造の中間段階を示す断面図である。
【図７】図７Ａは図１の完成したアンチヒューズの平面図を示す。図７Ｂは図１の完成したアンチヒューズの断面図を示す。図７Ｃは図１の完成したアンチヒューズの断面図を示す。図７Ｄは図１の完成したアンチヒューズの断面図を示す。（図３Ａ−図７Ｄで、垂直断面図においては、それぞれの断面の平面の後の構造は、明瞭性を得るために省略されている）
【図８】図８Ａは、本発明に従うプログラムされたアンチヒューズについて図３−図７のそれと類似する平面図を示す。図８Ｂは、本発明に従うプログラムされたアンチヒューズについて図３−図７のそれと類似する垂直横断面図を示す。図８Ｃは、本発明に従うプログラムされたアンチヒューズについて図３−図７のそれと類似する垂直横断面図を示す。図８Ｄは、本発明に従うプログラムされたアンチヒューズについて図３−図７のそれと類似する垂直横断面図を示す。
【図９】本発明に従うアンチヒューズをプログラムするための適切な回路の略図である。
【図１０】本発明に従う２回プログラムされたアンチヒューズについて図３−図７のそれと類似する平面図および垂直横断面図を示す。
【図１１】プログラミング・パラメータの２つの異なる代表的セットおよび異なる代表的プログラミング・トランジスタ構造のもとでの本発明に従う第１の代表的アンチヒューズ構造のプログラミングの前および後の抵抗分布のヒストグラムである。
【図１２】プログラミング・パラメータの２つの異なる代表的セットおよび異なる代表的プログラミング・トランジスタ構造のもとでの本発明に従う第１の代表的アンチヒューズ構造のプログラミングの前および後の抵抗分布のヒストグラムである。
【図１３】（例えば、プログラミング・ウィンドウなど）本発明に従うプログラム済みアンチヒューズの状態を判定するためのいろいろな感度のセンス・アンプについてのセンス失敗確率の負対数についての等高線図を提供する。
【発明を実施するための形態】
【００１９】
ここで図を、特に図１を参照すると、本発明に従うアンチヒューズの概略図が平面図で示されている。基本的に、本発明に従うアンチヒューズ１００は、アノード１１０およびカソード１２０と称される２つの拡大した矩形端部を含み、その各々は、好ましくは、多結晶シリコン含有材料層とシリサイド含有層とのスタックを含む。本発明は、例えば、セミコンダクター−オン−インシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）技術における埋め込み酸化物（ＢＯＸ）層上の単結晶層などの他の技術で、あるいは、明瞭性を目的として好ましいポリシリコン構造と関連して提供されるけれども他の技術および材料を含むと解されるべき次の検討の見地から当業者にとっては明らかであろう他の実施態様で、実現されることもできる。
【００２０】
好ましい多結晶シリコン含有材料層は、シャロー・トレンチ・アイソレーションの底に、通例好ましくは上に、置かれ、シリサイド含有層は多結晶シリコン含有材料層上に直接置かれる。多結晶シリコン含有材料層は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、多結晶シリコン−炭素合金、多結晶シリコン−ゲルマニウム−炭素合金、または構造において多結晶質である他のシリコン含有合金を含むことができる。シリサイド含有層はシリサイド含有材料を含み、それは金属シリサイド、金属シリサイド−金属ゲルマニウム化合物合金、金属シリサイド−金属カーバイド合金、または金属シリサイド−金属カーバイド−金属ゲルマニウム化合物合金であり得る。シリサイド含有層の元となる金属はＴａ、Ｔｉ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、他の高融点金属、あるいはそれらの合金であり得る。多結晶シリコン含有材料層およびシリサイド含有層は、Ｂ、Ｇａ、Ｐ、Ａｓ、およびＳｂなどのドーパントでドープされることができ、あるいはドープされなくても良い。従って、アノード１１０およびカソード１２０は、多結晶シリコン含有材料層あるいはシリサイド含有層において同じドーピングを持っても持たなくても良い。以下で示されるように、多少のシリサイドがカソード１２０からリンク１２５の中に電気移動した後も充分な電流を提供するためにカソード１２０内の多結晶シリコン含有材料層に電気的ドーパントを有することが好ましい。
【００２１】
通例、多結晶シリコン含有材料層は、約６０ｎｍから約１５０ｎｍまで、好ましくは約８０ｎｍから約１２０ｎｍまでの厚さを有する。大量にドープされた多結晶シリコン含有層では、対応するシート抵抗は、すなわち正方形の形状を有する構造の抵抗は、スクェアあたりに約６００オームである。
【００２２】
シリコン含有層は、通例、約１０ｎｍから約４０ｎｍまで、好ましくは約１５ｎｍから約２５ｎｍまでの厚さを有する。対応するシート抵抗はスクェアあたりに約１０オームである。
【００２３】
以下でさらに詳しく論じられるように、ダイオード特性あるいは他の非線形伝導特性が示されないが、アノードおよびカソードは、プログラミング中および稼働中の電流の意図された方向に基づいてそのように称される。アノードおよびカソードの形状およびサイズは本発明を首尾よく実施するために特に重要ではないけれども、アノードはカソードより多少小さくてリンクの方向に高いアスペクト比を有し、カソードはアノードより多少大きくてリンクの方向により低いアスペクト比を有するのが好ましい。次の議論から明らかであろうように、これらの特徴は、少なくとも、アンチヒューズ１００のプログラムされた状態およびプログラムされていない状態における所望の抵抗レベルを維持するために有益であり、また、プログラミングの迅速性および信頼性を高めるのに役立つであろう。アノード１１０およびカソード１２０の各々は、図示されている金属充填バイア接点（ＣＡ）などの電気接点も備えており、それらは、好ましいものであって、材料（例えば金属またはシリサイド）の電気移動および合金形成を生じさせるのに充分な電流を運ぶことができる。
【００２４】
アノード１１０とカソード１２０とは、アノード１１０あるいはカソード１２０より狭いリンク１２５により接続される。本発明に従って、リンク１２５は好ましくは３つの部分、すなわち、アノードに隣接する第１シリサイド化部分１３０と、カソード１２０に隣接する第２シリサイド化部分１４０と、第１シリサイド化部分１３０および第２シリサイド化部分１４０の間の非シリサイド化部分１５０と、を含む。再び、寸法は本発明を首尾よく実施するために特に重要ではないけれども、リンク１２５の約６３ｎｍの、あるいは、より小さいとしても、リソグラフィー・ツールの最小の解像可能（あるいはデザイン・ルール）リソグラフィー特徴サイズの、公称幅が、本発明のアンチヒューズを集積回路設計に応用するために好ましい。第１および第２のシリサイド化部分（１３０，１４０）の長さの各々は、好ましくは、シリサイド・ブロッキング・ニトリド層５１０が製造仕様内のマスク・ミスアライメント（すなわち、スペック内オーバーレイ・エラー）に起因してアノード１１０あるいはカソード１２０に接触しないように、後述されるシリサイド・ブロッキング・ニトリド層５１０（図５Ａ−図５Ｄ）を形成するために利用されるマスクのオーバーレイ・エラー許容範囲を上回る。部分１３０および１４０の間の非シリサイド化部分１５０は、好ましくは、非シリサイド化部分１５０と同じ幅のものであり、また非シリサイド化部分１５０の幅の約１．５倍から非シリサイド化部分１５０の幅の約１２倍までの範囲、そして好ましくは非シリサイド化部分１５０の幅の約３倍から非シリサイド化部分１５０の幅の約８倍までの範囲の中の長さのものである。リンク１２５の非シリサイド化部分１５０は、本発明に従うアンチヒューズが電気的にプログラムされて確実に読まれることを可能にする割合に高い抵抗の伝導経路をアノードとカソードとの間に確立するために提供される。シリサイド含有材料をリンク１２５の非シリサイド化部分１５０の中に移動させるためにリンク１２５内で、また好ましくはカソード１２０から、材料の電気移動を生じさせるのに充分な電流を当該接点が運べるように、アノード１１０およびカソード１２０上に接点が形成される。
【００２５】
ここで図２を参照すると、プログラムされたアンチヒューズの構造が図１のそれと類似する平面図で示されている。図１の非シリサイド化部分１５０は、プログラミング・プロセスによってシリサイド化されていて、第２シリサイド化部分１４０と弱くシリサイド減損した領域１６０の領域とからのシリサイド含有層の移動によって領域１３０および１４０と本質的に合併されてシリサイド移動済みリンク１２５’を形成していることが認められるであろう。そのシリサイド移動済みリンクは、シリサイド含有層と同じ材料を含む。金属シリサイドは、通例、大量にドープされた半導体の導電率より約２桁高い導電率を有するので、シリサイド移動済みリンク１２５’の抵抗はプログラムされていないリンク１２５の抵抗より低い。プログラムされていないリンク１２５と比べてシリサイド移動済みリンク１２５’の導電率が高まっているので、同様のバイアス条件化でプログラムされていないリンク１２５を通る電流と比べてアノード１１０からカソード１２０への電流の著しい増加が生じる。弱くシリサイド減損した領域１６０のエリアからのアノードからのシリサイド含有層のロスによってアノードの構造の変化は理想的にはなるべく小さいが、通例、カソードの抵抗の小さな増加が生じる。一般に、弱くシリサイド減損した領域１６０は半円形（または半楕円形）であり、単位面積当たりでカソード１２０の残りのエリアより少ないシリサイド含有層の材料を有する。弱くシリサイド減損した領域１６０の寸法と半円形の形状とは、電気バイアスと、電流の量と、カソード１２０およびリンク１２５の形状寸法とに依存する温度と電場勾配とに依存する電気移動メカニズムにより決定される。
【００２６】
弱く減損したシリサイド化領域１６０は、抵抗が僅かに増大するけれども、アノード１１０とカソード１２０とを横断する同じバイアス電圧のもとでプログラム済みアンチヒューズ構造がプログラムされていないアンチヒューズより多くの電流を通すために充分な導電率を維持するべきである。従って、上で言及されたカソード１２０のドーピングは、領域１６０の充分な導電率が、そこでシリサイドが少し減少しても、維持されることを保証するために、重要である。
【００２７】
本発明に従って、制御可能で一般的に一定の形状寸法と低い体積抵抗とを有する伝導性リンクが電気移動により達成される。これは、電気移動ヒューズで一般的にそうであるように伝導経路をせばめるあるいは無くす従来技術方法とは対照的である。
【００２８】
プログラムされていないアンチヒューズの抵抗は、プログラムされていないリンク１２５の非シリサイド化部分１５０におけるスクェアの数（形状寸法のシート抵抗に対する効果を測る無次元の数であり、これは、例えば、膜の矩形部分の長さの幅に対する比であり得る）に大きく依存する。通例、非シリサイド化部分１５０の形状寸法における各スクェアは約６００オームを生成する。非シリサイド化部分１５０の長さの幅に対する比が１．５であるならば、この非シリサイド化部分の抵抗は約９００オームである。非シリサイド化部分１５０の長さの幅に対する比が３であるならば、その非シリサイド化部分の抵抗は約１，８００オームである。非シリサイド化部分１５０の長さの幅に対する比が８であるならば、その非シリサイド化部分の抵抗は約４，８００オームである。非シリサイド部分１５０の長さの幅に対する比が１２であるならば、その非シリサイド化部分の抵抗は約７，２００オームである。
【００２９】
従って、長さの幅に対する比が約５〜７である代表的構造を使用すれば、約３０００〜４０００オームの未プログラム抵抗と、一般的に１０００オーム未満である減じたプログラム済み抵抗とが達成され得るけれども、以下で詳しく論じられるようにプログラム済み抵抗はプログラミング・パラメータに応じて幾分可変である。アンチヒューズには他のデザインの方がもっと適切であるかもしれないけれども、このような抵抗差は、充分に、現在使用されている公知センス・アンプ・デザインの検出能力のうちにある。
【００３０】
ここで図３Ａ−図７Ｄを参照し、本発明に従うアンチヒューズの製造方法が説明される。図３Ａ−図７Ｄにおいて、図３Ａ−図７Ａは平面図であり、図３Ｂ−図７Ｂ、図３Ｃ−図７Ｃおよび図３Ｄ−図７Ｄは破線で示される切断線Ｂ−Ｂ、Ｃ−ＣおよびＤ−Ｄにそれぞれ沿う垂直横断面図である。
【００３１】
本発明の実施のために重要ではないけれども、半導体基板１０においてシャロー・トレンチ・アイソレーション構造３７０などの絶縁構造上に本発明のアンチヒューズを形成することが好ましい。その様にすれば、チップ上の他の電気的素子のために別様に使用することのできない領域にアンチヒューズを形成することが可能となり、該絶縁構造は働いている時の該ヒューズのための電気的絶縁を提供すると共に、他のときにチップ上に存在しそうな電圧より高い電圧でのプログラミングの間、絶縁破壊に対する付加的な保護手段を提供する。さらに、絶縁構造は、普通は良くない熱伝導率を示す電気絶縁材料から形成され、また絶縁構造は一般的に相当の厚さに形成されるので、絶縁構造によって良好な熱絶縁も提供される。
【００３２】
ヒューズのボディ、すなわちアノード１１０、カソード１２０、およびリンク１２５の多結晶シリコン含有材料層部分は、多結晶シリコン含有材料の層の堆積、フォトレジストの塗布およびリソグラフィック・パターン化、および、エッチングによるそのパターンの多結晶シリコン含有材料層の中への移転などの任意の公知方法によって形成され得る。アノード半導体３１０がアンチヒューズ構造のアノード部分に形成される。カソード半導体３２０がアンチヒューズ構造のカソード部分に形成される。リンク半導体３２５がアンチヒューズ構造のリンク部分に形成される。このようにアノード半導体３１０、カソード半導体３２０、およびリンク半導体３２５はヒューズ・ボディ３００の形状の中に含まれて全体としてその形状を形成する。代表的な多結晶シリコン含有材料層のための材料は上で論じられたとおりである。このプロセス・ステップ、および以下に記述される他のプロセス・ステップは、ＭＯＳまたは他の技術でトランジスタまたは他のデバイスを形成するために必要とされる他の半導体製造処理ステップとは別に、あるいは同時に、実行され得る。例えば、同じ半導体基板１０上で標準的金属酸化物半導体（ＭＯＳ）デバイスのゲート電極と同じ処理ステップの間に本発明のアンチヒューズ構造の両方の多結晶シリコン含有層が形成され得る。
【００３３】
図４Ａ−図４Ｄに示されているように、例えば、絶縁材料層の共形堆積と、それに続く反応イオン・エッチング（ＲＩＥ）などの異方性エッチングとによって、スペーサ４１０が好ましくは形成される。好ましくは、スペーサ４１０は、同じ半導体基板１０上で標準的金属酸化物半導体（ＭＯＳ）デバイスのゲート・スペーサと同じ処理ステップの間に同じ材料で形成される。スペーサ４１０は、側面構造支持をヒューズ・ボディ３００に与え、また、シャロー・トレンチ・アイソレーション３７０およびミドル・オブ・ライン誘電体７００（図７を参照）と共同して、その中で材料が電気移動できるアンチヒューズ構造のボリュームを確定する。
【００３４】
任意選択により、リンク１２５（３２５）およびアノード１１０（３２０）をブロック・マスク４２０でマスクしている間にイオン注入によりカソード１２０（３１０）に不純物が差動的に供給され得る。（あるいは、もしリンク１２５およびアノード１１０の両方においてドーパントが望ましければ、所望の量のドーパントが原位置（ｉｎ−ｓｉｔｕ）ドーピングによりヒューズ・ボディ３００の中に供給され得る。）ｎ型ドーパントまたはｐ型ドーパントのいずれが使用されても良い。それは、その機能が、カソード１２０内の多結晶シリコン含有材料層の伝導率を、プログラミング中に弱くシリサイド減損した領域１６０からシリサイド含有層の一部が減損されるときにプログラム済みアンチヒューズの抵抗が過度に増大しないように、単に高めるだけだからである。イオン注入は、例えば、同じ半導体基板１０上で標準的金属酸化物半導体（ＭＯＳ）デバイスのソース領域およびドレイン領域の形成のための注入と同じ処理ステップの間に、実行され得る。その後、図５Ａ−図５Ｄに示されているように、他の露出された材料まで選択的にエッチングされ得る窒素化合物などの誘電体材料層を堆積させパターン化することによって誘電体材料マスク５１０が形成される。リンク半導体３２５は、誘電体材料マスク５１０の位置によって３つの部分にさらに分割される。第１リンク半導体３３０は、誘電体材料マスク５１０とアノード半導体３１０との間に位置するリンク半導体３２５の部分である。第２リンク半導体３４０は、誘電体材料マスク５１０とカソード半導体３２０との間に位置するリンク半導体３２５の部分である。第３リンク半導体３５０は、第１リンク半導体３３０と第２リンク半導体３４０との間の誘電体材料マスク５１０の直下に位置するリンク半導体３２５の部分である。リンク半導体３２５は、このように、第１リンク半導体３３０、第２リンク半導体３４０、および第３リンク半導体３５０を含む。
【００３５】
誘電体材料マスク５１０は、好ましくは、シリサイド化プロセス中にシリサイド化しないように第３リンク半導体３５０を画定するストライプの形をしている。シリサイド化プロセスは、通例、半導体構造の上面への金属層のブランケット堆積と、これに続く、半導体材料の露出された（例えば、金属堆積に露出された）部分が該金属層と反応してシリサイドを形成するシリサイド化アニールによって実行される。シリサイドを最適化するためにいろいろな処理温度およびいろいろな処理時間を有する複数のアニールが採用され得る。第３リンク半導体３５０などの、誘電体材料マスク５１０で覆われた半導体材料は、シリサイド化プロセス中に該金属層と反応せず、従って誘電体材料マスク５１０の下にはシリサイドは形成されない。反応しなかった金属層はその後に、例えばウェット・エッチングによって除去される。
【００３６】
得られた代表的構造は図６Ａ−図６Ｄに示されている。アノード１１０と、カソード１２０と、リンク１２５の第１シリサイド化部分１３０および第２シリサイド化部分１４０との各々の上にシリサイド含有層が形成される。具体的には、アノード・シリサイド６１０がアノード半導体３１０の直ぐ上に形成され、カソード・シリサイド６２０がカソード半導体３２０の直ぐ上に形成され、第１シリサイド６３０が第１リンク半導体３３０の直ぐ上に形成され、第２シリサイド６４０が第２リンク半導体３４０の直ぐ上に形成される。“アノード・シリサイド”、“カソード・シリサイド”、“第１シリサイド”、および“第２シリサイド”という用語はシリサイド含有層を指し、それが金属ゲルマニウム化合物あるいは金属カーバイドなどの他の材料を含み得るということが特に言及される。従って、上で論じられたように、アノード・シリサイド６１０、カソード・シリサイド６２０、第１シリサイド６３０、および第２シリサイド６４０の各々は、金属シリサイド含有合金であり、従って金属シリサイド、金属シリサイド−金属ゲルマニウム化合物合金、金属シリサイド−金属カーバイド合金、または金属シリサイド−金属ゲルマニウム化合物−金属カーバイド合金を含み得る。好ましくは、該シリサイド化形成は、同じ半導体基板１０上で標準的金属酸化物半導体（ＭＯＳ）デバイスのソースおよびドレイン・シリサイドおよびゲート・シリサイドのためのシリサイド形成と同じ条件で同じ処理ステップ中に実行される。
【００３７】
その後、図７Ａ−図７Ｄに示されているように、ミドル・オブ・ライン誘電体層７００がアンチヒューズ構造の上に堆積させられ、その後に平面化される。ミドル・オブ・ライン誘電体層７００を堆積させるプロセスは、好ましくは同じ半導体基板１０上に形成される標準的金属酸化物半導体（ＭＯＳ）デバイスの他の構造のためにも一般的に共通である。図７Ａ−図７Ｄは、本発明に従う、完成した（図１に描かれている接点構造を除いて）プログラムされていないアンチヒューズ構造を示す。第１リンク半導体３３０と第１シリサイド６３０とは、全体として図１の第１シリサイド化部分１３０を構成する。第２リンク半導体３４０と第２シリサイド６４０とは、全体として図１の第２シリサイド化部分１４０を構成する。第３リンク半導体３５０は、図１の非シリサイド化部分１５０を構成する。
【００３８】
図８Ａ−図８Ｄは、図３Ａ−図７Ｄのそれに対応する本発明に従うプログラムされたアンチヒューズ構造の図を示す。弱くシリサイド減損した領域１６０とシリサイド化移動済みリンク１２５’とが示されている。シリサイド化移動済みリンク１２５’は、移動済みシリサイド・リンク部分８２５だけから成り得、あるいは図８Ａ−図８Ｄに示されているように移動済みシリサイド・リンク部分８２５と非シリサイド化リンク部分８２６とを含み得る。換言すれば、非シリサイド化リンク部分８２６は、シリサイド化移動済みリンク１２５’内での電気移動の特質次第でシリサイド化移動済みリンク１２５’内に存在してもしなくても良い。
【００３９】
また、相当の厚さのドープされた半導体材料（シリサイドが減損されている）が、シリサイド化移動済みリンク１２５’に隣接する弱く減損したシリサイド化領域１６０に残っていることが留意されるべきである。移動させられたシリサイドはアノード半導体３１０に到達するかもしれないし到達しないかもしれない。第１リンク半導体３３０、第２リンク半導体３４０、および第３リンク半導体３５０は、この段階で合併されてシリサイド化移動済みリンク１２５’となる。
【００４０】
上記に鑑み、本発明に従って非常に単純で容易に製造されるアンチヒューズが提供されていることが分かる。以下で論じられるように他のヒューズおよびアンチヒューズ・プログラミング技術と比べて遥かに減じた熱の生成で該アンチヒューズのプログラミングが確実に達成され得る。
【００４１】
上で指摘されたように、本発明に従うアンチヒューズは、リンクの非シリサイド化部分１５０の抵抗を減少させる強いプログラミング電流の使用を通じてリンク１２５内での及びカソード１２０からのシリサイド含有層の電気移動を引き起こすことによってプログラムされる。従って、同じ半導体基板１０上に形成された他の構造がダメージ無しで耐えられる電圧を用いて充分に強い電流を生じさせることを可能にするために、プログラミング前のリンク１２５の抵抗は割合に低くなければならず、それは実際には約１，０００オームから約８，０００オームまでの範囲内にあり得る。
【００４２】
アンチヒューズ・リンク１２５の抵抗は、製造中にも幾分変化することがある。使用され得る抵抗検出装置の感度も大きく変動してコストの割合に大きな変動を呈することがあり、それは感度とは逆に変化する。従って、適切にプログラムされたとみなされ、且つそのようなものとして確実に検出されるためにアンチヒューズにより示されなければならない抵抗の範囲は、必然的に、以下で論じられるように本発明のアンチヒューズの具体的環境およびアプリケーションのために考慮され監視されるべき幾つかの因子、条件およびパラメータに従って程度の差はあるが多少とも限定されるということが理解され得る。確実でかつ確実に検出可能なプログラミングをもたらすそのような因子、条件およびパラメータの組み合わせはプログラミング・ウィンドウと称される。
【００４３】
図９は、本発明に従うアンチヒューズをプログラムし、またアンチヒューズのプログラムされたあるいはプログラムされていない状態を検知するために使用され得る簡単な代表的回路の略図である。プログラミング電圧Ｖａｓ（時にはＶｆｓと称される）のソース９１０が提供され、それにアンチヒューズ１００が接続される。トランジスタ９２０もアンチヒューズ１００と直列に接続され、それはグランドへの結線を形成する。適切な制御ロジック（その詳細は本発明のためにはあまり重要でない）がトランジスタ９２０のゲートまたは制御電極（単数または複数）に接続される。センス回路（その詳細も、本発明を首尾よく実施するためにあまり重要でない）がアンチヒューズ１００とトランジスタ９２０との間のノード９３０に接続される。
【００４４】
しかし、トランジスタ９２０がそのデザインとそれに加えられた制御電圧Ｖｇと（その両方が、プログラミング・ウィンドウを部分的に確定するパラメータである）に依存する有限の“オン”抵抗を示すことを認め理解することが重要である。さらに、センス回路のインプリメンテーションの詳細は本発明を首尾よく実施するために重要ではないが、その感度もプログラミング・ウィンドウを確定するパラメータである。
【００４５】
本発明に従うアンチヒューズをプログラムし、後述されるデータを生産するために、図９に示されているものなどの回路がアンチヒューズ１００に対して用いられる。アンチヒューズ１００をプログラムするために、電圧Ｖａｓは一定値にセットされ、その範囲は約１．０Ｖから約１０．０Ｖまで、好ましくは約２．０Ｖから約５．０Ｖまで、そしてより好ましくは約３．０Ｖから４．０Ｖまでである。プログラミング・パルス時間ＴＰＲＯＧの間にトランジスタ９２０の制御電極に電圧Ｖｇが加えられて、アンチヒューズ１００を通る大電流を生じさせる。この電流は、初めは、トランジスタ９２０の導電率と製造されたアンチヒューズのプログラムされていない導電率との両方の関数である。アンチヒューズへの電流が、シリサイド含有層の材料の電気移動の開始が観察される所与のレベルまで増大すると、非シリサイド化部分１５０の長さの減少に起因してアンチヒューズの導電率が高まり、シリサイド含有層の材料が第２シリサイド化部分１４０から第１シリサイド化部分１３０およびアノード１１０の方へ移動する。シリサイド含有層内の材料が非シリサイド化部分１５０の全長を通って移動したとき、シリサイド移動済みリンク１２５’が形成され、それはシリサイド含有層内の材料を含むが、そのときには非シリサイド化多結晶シリコン含有材料を含まない。
【００４６】
当初の、プログラムされていないときの抵抗の、シリサイド化あるいはプログラムされた後のアンチヒューズ抵抗に対する比は、センス回路を設計するときに使用され、そして種々の検知方式のために必要とされるＶａｓおよびＶｇのプログラミング・ウィンドウを確立するために使用され得るけれども、実際のセンス回路は本発明の範囲の外にある。プログラミングが実行されていないときの図９の回路の通常動作中、トランジスタ９２０はオンにされて小さな基準電圧（例えば、１．０Ｖ未満の、より好ましくは０．５Ｖ未満の大きさの電圧）がプログラミング電圧ソース結線に加えられ、アンチヒューズのプログラムされた後のあるいはプログラムされていないときの抵抗が直接検知されることを可能にする。あるいは、下記のデータを作るために使用されるとき、プログラミング中などに低い値のＶａｓ（例えば０．１Ｖ−０．５Ｖ）と公称Ｖｇとが加えられることができ、アンチヒューズおよびオン状態のプログラミング・トランジスタの抵抗を判定するためにアンチヒューズおよびプログラミング・トランジスタを通る電流が測定される。この抵抗は、アンチヒューズがプログラムされているか否かを判定するためにプリセット値と比較される。より低いＶａｓ電圧は、この抵抗測定中にアンチヒューズのプログラミング（あるいは、いったんプログラムされたならば、リンクの抵抗を高めるかもしれない付加的なプログラミングあるいは過度のプログラミング）が偶然に生じないことを保証するという利点を提供する。それは、そのようなより低い電圧では、電気移動を開始させるそれより少ない電流だけが生じるであろうからである。プログラミング中に使用されるＶａｓおよびＶｇのいろいろな値について前記のように初期アンチヒューズ抵抗測定およびプログラム済みアンチヒューズ抵抗測定が行われた。
【００４７】
図１０を参照し、この点について、本発明に従うアンチヒューズのために“２回書き込み（ｗｒｉｔｅ  ｔｗｉｃｅ）”機能を達成するために過剰プログラミングの可能性を利用できるということに留意するべきである。すなわち、シリサイド移動済みリンク１２５’が形成されるようなリンク１２５における構造的変化を伴ってアンチヒューズの低抵抗状態が得られるアンチヒューズの最初のプログラミングの後の任意の時点で、アノード１１０とカソード１２０とを横断する高いバイアス電圧を加えることによってシリサイド移動済みリンク１２５’からアノード１１０またはカソード１２０の方への付加的電気移動が引き起こされ得る。
【００４８】
図１０は、シリサイド移動済みリンク１２５’からアノード１１０の方への２回目の電気移動が生じるようにアンチヒューズが２回プログラムされた後の構造を示す。第２プログラミング後の構造は強く電気移動したリンク９２５’を含み、これは、有意な濃度のシリサイドあるいはシリサイド合金を含まなくてポリシリコン、シリコン−ゲルマニウム合金、シリコン−炭素合金、あるいはシリコン−炭素−ゲルマニウム合金などの半導体材料だけを実質的に含む電気移動済み半導体部分９２５と、シリサイド含有層からの材料を含む、すなわちシリサイド合金を含む、シリサイド合金リンク部分９２６とを含む。
【００４９】
より多くの材料がカソード・シリサイド６２０から電気移動されるので、第１プログラミングの後の第２プログラミングの前のカソード・シリサイドのサイズと比べてカソード・シリサイド６２０のサイズはさらに小さくなる。これは、弱くシリサイド減損した領域１６０を拡大させて強くシリサイド減損した領域９６０を形成し、それは、弱くシリサイド減損した領域１６０より大きくて、中で半導体材料中により少量のドーパントをしばしば含む。この段階ではカソードはカソード半導体３２０と、カソード・シリサイド６２０と、強くシリサイド減損した領域９６０とを含む。
【００５０】
付加的な電気移動は、材料をシリサイド含有層、すなわちカソード・シリサイド６２０、第１シリサイド６３０、および第２シリサイド６４０、からアノード１１０の方へ移動させ、材料の一部は実際にアノードの中へ移動し得る。電気移動した材料を有するアノードの部分すなわちシリサイド合金アノード部分９１１が、強く電気移動したリンク９２５’に隣接して形成される。第２プログラミング後、電気移動した材料はシリサイド合金リンク部分９２６にあるいはシリサイド合金アノード部分９１１に位置する。
【００５１】
シリサイド化移動済みリンク１２５’からカソード１２０の方への、あるいはより好ましくはアノード１１０の方への、強く電気移動したリンク９２５’を形成する付加的な電気移動は、２回プログラムされたアンチヒューズ構造に検出可能に高い抵抗を生じさせる。本発明に従って、アンチヒューズの抵抗は、シリサイド化移動済みリンク１２５’を形成する第１プログラミング時に約１，０００オームから８，０００オームまでの初期のプログラムされていない抵抗値から、その初期のプログラムされていない抵抗値の約１／２より少ないプログラム済みアンチヒューズ抵抗値まで、減少する。さらに、本発明に従って、プログラム済みアンチヒューズ抵抗の抵抗は、強く電気移動したリンク９２５’を形成するプログラム済みアンチヒューズの２回目のプログラムのときに、通例、約１０，０００オームあるいはそれ以上の強プログラム済みアンチヒューズ抵抗値まで増加する。該構造のエントロピーはプログラミングの各ラウンド時に増大するけれども、強く電気移動したリンク９２５’を形成させる第２プログラミングはリンク１２５の中に遥かに広い非シリサイド化領域、あるいは電気移動済み半導体部分９２５、を生じさせるので、第２プログラミング後の該構造は非シリサイド化部分１５０を復活させない。換言すれば、いったんプログラムされた後、本発明に従うアンチヒューズは、通常の電気ヒューズをプログラムする仕方でもう１回プログラムされ得る。
【００５２】
ここで図１１および図１２を参照すると、本発明に従うアンチヒューズの未プログラム抵抗値およびプログラム済み抵抗値から得られた統計データがヒストグラムの形で示されている。その両方の図のデータは、リンク１２５の非シリサイド化部分１５０の幅が６３ｎｍでリンクの非シリサイド化部分１５０の長さが４００ｎｍのアンチヒューズを利用しており、その結果としての非シリサイド化部分に存するスクェアの数は６．３５に等しかった。図１１に示されているデータは、標準的なＭＯＳトランジスタで可能な値より高いプログラムに必要な電圧に耐える単一のデュアル・ゲート・オキサイドＮＦＥＴ（ＤＧＮＦＥＴ）を用いて得られた。図１１は、Ｖｇが１．０５および１．４０Ｖの間、Ｖａｓが３．５０および４．０Ｖの間というプログラミング条件についてのアンチヒューズのプログラミング結果を示す。未プログラム抵抗値分布は実質的にガウシアンであり、メジアン抵抗は４０９３オームで標準偏差は２４７．３９オームである。プログラミング後、アンチヒューズ抵抗値の分布は、７９９．５オームのメジアンと１３０．１４オームの標準偏差とを有する。
【００５３】
図１２に描かれているデータは、より高いＶａｓに耐える積み重ね標準ＦＥＴ（ｓｔａｃｋｅｄ  ｓｔａｎｄａｒｄ  ＦＥＴ）を用いて引き出された。図１２のデータを生成するために、Ｖｇが１．００Ｖおよび１．４０Ｖの間、Ｖａｓが３．４０Ｖおよび４．０Ｖの間というプログラミング条件が使われた。異なるプログラミング・トランジスタを利用して、プログラム済み抵抗分布は、６９６．４オームというメジアン・プログラム済みアンチヒューズ抵抗と約７９．０オームの標準偏差とを示した。プログラミング後のアンチヒューズ抵抗におけるより低いメジアン抵抗とより小さな標準偏差とはセンス回路のセンス・マージンを増大させる、すなわち、プログラム済みアンチヒューズをプログラム済みアンチヒューズとして正しく検知することが、より高い成功確率を有する。
【００５４】
図１３はプログラム済みアンチヒューズの正しい検知の確率のプログラミング条件に対する依存性を示す。４つのプロットは、本発明に従うプログラム済みアンチヒューズの状態を判定するための、いろいろな感度の４つの仮想的センス・アンプを表す。“センス失敗確率の負対数”と称されるパラメータは、所与のプログラミング条件での、すなわち所与のＶ＿ｇａｔｅおよびＶ＿ｆｓ条件でのセンス失敗確率の対数（底１０）に−１をかけて得られる数として定義される。グラフ中のＶ＿ｇａｔｅは上記のＶｇに対応し、グラフ中のＶ＿ｆｓは上記のＶａｓに対応する。センス失敗確率は、所与のプログラミング条件下でメジアン初期アンチヒューズ抵抗値の１／２、１／３、１／４、および１／５より大きいプログラミング後抵抗値を生じさせたアンチヒューズの数を、その所与プログラミング条件下でプログラムされた全アンチヒューズの数で割ることによって各仮想的センス・アンプについて計算された。例えば、１００個のアンチヒューズのうちの４個のアンチヒューズだけがメジアン初期アンチヒューズ抵抗値の１／３を超える抵抗を生じさせたならば、３Ｘというラベルが付された仮想的センス・アンプについてのセンス失敗確率は４／１００すなわち０．０４である。この場合のセンス失敗確率の負対数は−ｌｏｇ（０．０４）＝〜１．３９７である。もしプリセット比較値を超えるプログラミング後抵抗を生じさせたアンチヒューズが無ければ、センス失敗確率の控えめな推定値を生成するために１という恣意的な失敗カウントが割り当てられた。例えば、２００個のうちのどのアンチヒューズもメジアン初期アンチヒューズ抵抗の１／２を超えるプログラミング後抵抗を持たなかったならば、割り当てられるセンス失敗確率は１／２００すなわち０．００５である。
【００５５】
図１３の等高線プロットは、確実に区別され得る抵抗比に応じて命名される種々の感度の検知装置を用いて（例えば、“２．０Ｘ”検出器は最も鋭敏で、２：１の抵抗比を確実に検出することができる）アンチヒューズのプログラム済み状態あるいはプログラムされていない状態の正しい検出をもたらすＶｇおよびＶａｓの値を示す。最も鋭敏な検出器はＶｇおよびＶａｓの割合に広くて大幅に独立した変化を許容するけれども、遥かに感度の悪い検出器（例えば５．０Ｘ）に関しては小さな範囲のＶｇおよびＶａｓがプログラミング・ウィンドウとして確実に使用可能である。４．０Ｘ感度の検出器を用いて利用することのできる広いプログラミング・ウィンドウは、明らかに、本発明により提供されるプログラミングの一般的確実性と、割合に感度の低い割合に安価な検出器を用いても本発明のアンチヒューズのプログラミングが実行され得る条件およびパラメータの広い許容範囲とを指摘する。さらに、たとえ割合に狭いとしても使用可能なプログラミング・ウィンドウが存在するということは、検出器感度に対応するプログラミング・ウィンドウが観察される限りは確実性を犠牲にせずに広い許容範囲のデザインおよびコストのセンス回路が採用されることを本発明が可能にするということを示す。
【００５６】
上記に鑑み、本発明が簡単な、確実に形成された確実にプログラマブルなアンチヒューズ構造、製造方法およびプログラミング方法を提供するということが分かり、それは、他の広く使用される技術だけでなくＭＯＳトランジスタのための製造プロセスとも完全にコンパチブルであると共にセンス回路において相当の節約と広いデザイン柔軟性とを達成可能にするために充分に容易にかつ確実にプログラムされ得る。従って、本発明は、不揮発性メモリおよびプログラミングを提供するために、半導体製造の分野に産業上の利用可能性を明らかに有する。本発明は、また、セキュリティおよびアクセスの制限を目的とするなどの個人化が望ましい任意の電子装置において、特に熱の生成が集積回路のダメージあるいは劣化を引き起こすかもしれない電子装置において、有益である。
【００５７】
本発明は単一の好ましい実施態様に関して記載されたけれども、当業者は、本発明が添付されている請求項の真意および範囲の中で改変を伴って実施され得ることを認めるであろう。
【図１】
2010520650.tif 000003
【図２】
2010520650.tif 000004
【図３】
2010520650.tif 000005
【図４】
2010520650.tif 000006
【図５】
2010520650.tif 000007
【図６】
2010520650.tif 000008
【図７】
2010520650.tif 000009
【図８】
2010520650.tif 000010
【図９】
2010520650.tif 000011
【図１０】
2010520650.tif 000012
【図１１】
2010520650.tif 000013
【図１２】
2010520650.tif 000014
【図１３】
2010520650.tif 000015
【手続補正書】
【提出日】平成22年1月6日(2010.1.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アノード半導体およびアノード・シリサイドを有するアノードと、
カソード半導体およびカソード・シリサイドを有するカソードと、
前記アノードに隣接する、第１リンク半導体および第１シリサイドを含む第１シリサイド化部分、前記カソードに隣接する、第２リンク半導体および第２シリサイドを含む第２シリサイド化部分、および、前記第１リンク半導体および前記第２リンク半導体に隣接する第３リンク半導体を含む非シリサイド化部分を有するリンクと、
を含むアンチヒューズ。
【請求項２】
前記アノード半導体、前記カソード半導体、前記第１リンク半導体、前記第２リンク半導体、および前記第３リンク半導体の各々は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、多結晶シリコン−炭素合金、多結晶シリコン−ゲルマニウム−炭素合金から成るグループから選択された材料を含む、請求項１に記載のアンチヒューズ。
【請求項３】
前記アノード・シリサイド、前記カソード・シリサイド、前記第１シリサイド、および前記第２シリサイドの各々は、金属シリサイド、金属シリサイド−金属ゲルマニウム化合物合金、金属シリサイド−金属カーバイド合金、または金属シリサイド−金属カーバイド−金属ゲルマニウム化合物合金から成るグループから選択された材料を含む、請求項１に記載のアンチヒューズ。
【請求項４】
シャロー・トレンチ・アイソレーションをさらに含み、前記シャロー・トレンチ・アイソレーションは前記カソード、前記アノード、および前記リンクの直下に位置する、請求項１に記載のアンチヒューズ。
【請求項５】
前記第３リンク半導体の上に直接に置かれ、前記第１リンク半導体あるいは前記第２リンク半導体の上に直接には置かれない誘電体材料マスクをさらに含む、請求項１に記載のアンチヒューズ。
【請求項６】
前記非シリサイド化部分は１．５：１から１２：１までの範囲の長さ対幅比を有する、請求項１に記載のアンチヒューズ。
【請求項７】
前記アノード、前記リンクおよび前記カソードの周囲に側壁スペーサをさらに含む、請求項１に記載のアンチヒューズ。
【請求項８】
少なくとも前記カソード半導体がドーパントでドープされる、請求項１に記載のアンチヒューズ。
【請求項９】
アノードと、カソードと、非シリサイド化部分を含むリンクとを有するアンチヒューズをプログラムする方法であって、
シリサイド含有材料を前記リンクの前記非シリサイド化部分の中に電気移動させるステップと、
前記アンチヒューズの抵抗を減少させるステップと、
を含む方法。
【請求項１０】
前記電気移動中、弱く減損したシリサイド領域が前記カソードに形成され、前記弱く減損したシリサイド領域は前記リンクに隣接し、前記シリサイド含有材料を欠いている、請求項９に記載の方法。
【請求項１１】
前記電気移動は、前記アノードおよび前記カソードを横断する電圧パルスを通して実行される、請求項１０に記載の方法。
【請求項１２】
シリサイドあるいはシリサイド合金を含まなくて半導体材料だけを含む電気移動済み半導体部分を前記リンクに形成するべく材料を前記リンクから前記アノードの方へ電気移動させるさらなるステップを含む、請求項１０に記載の方法。
【請求項１３】
前記アンチヒューズの抵抗は前記リンクから前記アノードの方への材料の前記電気移動の間に増大する、請求項１２に記載の方法。
【請求項１４】
前記弱くシリサイド減損した領域から強くシリサイド減損した領域が形成され、前記強くシリサイド減損した領域は前記弱くシリサイド減損した領域より大きな面積を有する、請求項１２に記載の方法。
【請求項１５】
アンチヒューズを製造する方法であって、
アノードと、カソードと、前記アノードおよび前記カソードを結合させるリンクとを含む形状を形成するべく多結晶シリコン含有材料層をパターン化するステップと、
前記リンクの部分を誘電体材料マスクでマスクするステップと、
前記マスクにより露出された前記形状の部分の上に直接にシリサイド含有材料を形成するステップと、
を含む方法。
【請求項１６】
前記リンク内での材料の電気移動を生じさせるのに充分な電流を運び得る接点を前記アノードおよび前記カソード上に形成するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記カソードの中の少なくとも前記多結晶シリコン含有材料層の中にドーパントを導入するステップをさらに含む、請求項１５に記載の方法。
【請求項１８】
前記形状上に誘電体材料層を形成するステップと、
前記誘電体材料層をリソグラフィーによりパターン化するステップと、
をさらに含む、請求項１５に記載の方法。
【請求項１９】
前記リンクの前記部分は長さと幅とを有し、前記長さの幅に対する比は１．５：１から１２：１までの範囲にある、請求項１８に記載の方法。
【請求項２０】
前記多結晶シリコン含有材料層の前記パターン化の前にシャロー・トレンチ・アイソレーションを形成することと、
前記アノード、前記リンクおよび前記カソードの周囲に側壁スペーサを形成することと、
前記アノード、前記リンクおよび前記カソードの上にミドル・オブ・ライン誘電体を形成することと、
をさらに含む、請求項１９に記載の方法。
【国際調査報告】
2010520650.tif 000016