(57)【要約】  応力増強ＭＯＳトランジスタ（３０）およびその作製方法を提供する。第１の表面（３７）を有する半導体層（３８）を含むセミコンダクタ・オン・インシュレータ構造（３６）が提供される。歪み誘起エピタキシャル層（５０）が、前記第１の表面（３７）上にわたってブランケット堆積され、次いで、前記第１の表面（３７）上を覆うソース領域（５１）およびドレイン領域（５２）を作成するために使用されうる。
2010514159.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス（３０）の作製方法であって、
基板（４２）と、第１の表面（３７）および第２の表面（３９）を有する半導体層（３８）と、前記基板（４２）と前記半導体層（３８）の前記第２の表面（３９）との間に位置する絶縁層とを備えるセミコンダクタ・オン・インシュレータ構造（３６）を設けるステップと、
前記第１の表面（３７）上にわたって歪み誘起エピタキシャル層（５０）をブランケット成長させるステップと、を含む方法。
【請求項２】
前記ブランケット成長ステップが、
前記第１の表面（３７）上に歪み誘起エピタキシャル層（５０）をブランケット成長させるステップを含む、請求項１に記載の方法。
【請求項３】
前記ブランケット成長ステップが、
前記第１の表面（３７）上にわたってシリコンゲルマニウム層をブランケット成長させるステップを含む、請求項１に記載の方法。
【請求項４】
前記第１の表面（３７）上にわたってシリコンゲルマニウム層をブランケット成長させる前記ステップが、
前記第１の表面（３７）上にわたって導電性決定ドーパントでドープされたシリコンゲルマニウム層をブランケット成長させるステップを含む、請求項３に記載の方法。
【請求項５】
前記ブランケット成長ステップが、
前記第１の表面（３７）上にわたってシリコンカーボン層をブランケット成長させるステップを含む、請求項１に記載の方法。
【請求項６】
前記第１の表面（３７）上にわたってシリコンカーボン層をブランケット成長させる前記ステップが、
前記第１の表面（３７）上にわたって導電性決定ドーパントでドープされたシリコンカーボン層をブランケット成長させるステップを含む、請求項５に記載の方法。
【請求項７】
前記歪み誘起エピタキシャル層（５０）上にわたってキャップ層（５５）を堆積するステップと、
前記キャップ層（５５）および前記歪み誘起エピタキシャル層（５０）に側壁（６２）を規定するために、前記キャップ層（５５）および前記歪み誘起エピタキシャル層（５０）をパターニングするステップと、をさらに含む請求項１に記載の方法。
【請求項８】
前記キャップ層（５５）および前記歪み誘起エピタキシャル層（５０）の前記パターニングステップが、
前記キャップ層（５５）および前記歪み誘起エピタキシャル層（５０）に側壁（６２）を規定するために、前記キャップ層（５５）の第１の部分および前記シリコンゲルマニウム層の第１の部分を除去するステップを含み、
第１の絶縁層（５６）を堆積するステップと、
前記側壁（６２）上にわたって絶縁スペーサ（５７）を形成し、前記第１の表面（３７）の露出部分を含む絶縁スペーサ（５７）間に空間を規定するために、前記第１の絶縁層（５６）をエッチングするステップとをさらに含む、請求項７に記載の方法。
【請求項９】
前記第１の表面（３７）の露出部分上にわたって、第２の絶縁層（５８）を形成するステップと、
前記導電性ゲート（６０）の電極層（６０）で前記絶縁スペーサ（５７）間の空間を充填するために、前記キャップ層（５５）の残りの部分（５３、５４）、絶縁スペーサ（５７）、および前記第２の絶縁層（５８）上にわたって、導電性ゲート（６０）の電極層（６０）を堆積するステップと、
前記歪み誘起エピタキシャル層（５０）の残りの部分（５１、５２）上を覆う前記導電性ゲート（６０）の電極層（６０）の部分および前記キャップ層（５５）の残りの部分（５３、５４）とを除去するステップとをさらに含む、請求項８に記載の方法。
【請求項１０】
前記絶縁スペーサ（５７）の下にソース／ドレイン拡張領域（７０、７１）を形成するステップをさらに含み、前記ソース／ドレイン拡張領域（７０、７１）が、前記歪み誘起エピタキシャル層（５０）の残りの部分（５１、５２）と接触した状態にある、請求項８に記載の方法。
【請求項１１】
前記歪み誘起エピタキシャル層（５０）が、ドーパントでその場ドープされ、前記絶縁スペーサ（５７）が、前記ドーパントでその場ドープされ、前記ソース／ドレイン拡張領域（７０、７１）を形成する前記ステップが、
前記絶縁スペーサ（５７）の下にソース／ドレイン拡張領域（７０、７１）を形成するために、前記絶縁スペーサ（５７）から前記ドーパントを拡散するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記半導体層が、第１の厚み（４１）を有し、前記ブランケット成長ステップが、
前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）まで、前記第１の表面（３７）上にわたって歪み誘起エピタキシャル層（５０）をブランケット成長させるステップを含む、請求項１に記載の方法。
【請求項１３】
半導体デバイス（３０）の作製方法であって、
基板（４２）と、第１の表面（３７）および第２の表面（３９）および第１の厚み（４１）を有する半導体層（３８）と、前記基板（４２）と前記半導体層（３８）の前記第２の表面（３９）との間に位置する絶縁層とを備えるセミコンダクタ・オン・インシュレータ構造（３６）を設けるステップと、
前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）まで、前記第１の表面（３７）上に歪み誘起エピタキシャル層（５０）をブランケット成長させるステップと、
前記歪み誘起エピタキシャル層（５０）に側壁（６２）を規定するために、前記歪み誘起エピタキシャル層（５０）の第１の部分をパターニングするステップと、
前記第１の表面（３７）の露出部分を含む前記絶縁スペーサ（５７）間の空間を規定する、前記側壁（６２）上にわたって絶縁スペーサ（５７）を形成するステップと、
前記第１の表面（３７）の露出部分上にわたってゲート誘電体層（５８）を形成するステップと、
前記導電性ゲート（６０）の電極層（６０）で前記絶縁スペーサ（５７）間の空間を充填するために、前記絶縁スペーサ（５７）および前記ゲート誘電体層（５８）の残りの部分上にわたって、導電性ゲート（６０）の電極層（６０）を堆積するステップと、
前記歪み誘起エピタキシャル層（５０）の残りの部分（５１、５２）上を覆う前記導電性ゲート（６０）の電極層（６０）の部分を除去するステップと、を含む方法。
【請求項１４】
前記ブランケット成長ステップが、
前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）まで、導電性決定ドーパントでドープされたシリコンゲルマニウム層を前記第１の表面（３７）上にブランケット成長させるステップを含む、請求項１３に記載の方法。
【請求項１５】
前記ブランケット成長ステップが、
前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）まで、導電性決定ドーパントでドープされたシリコンカーボン層を前記第１の表面（３７）上にブランケット成長させるステップを含む、請求項１３に記載の方法。
【請求項１６】
前記歪み誘起エピタキシャル層（５０）上にわたってキャップ層（５５）を堆積するステップと、
前記キャップ層（５５）に側壁（６２）を規定するために、前記キャップ層（５５）の第１の部分をパターニングするステップとをさらに含み、
前記導電性ゲート（６０）の電極層（６０）を堆積する前記ステップが、
前記キャップ層（５５）の残りの部分（５３、５４）、絶縁スペーサ（５７）、および前記ゲート誘電体層（５８）上にわたって、導電性ゲート（６０）の電極層（６０）を堆積するステップを含み、
前記導電性ゲート（６０）の電極層（６０）の部分をパターニングする前記ステップが、
前記歪み誘起エピタキシャル層（５０）の残りの部分（５１、５２）および前記キャップ層（５５）の前記残りの部分（５３、５４）上を覆う前記導電性ゲート（６０）の電極層（６０）の部分をパターニングするステップを含む、請求項１３に記載の方法。
【請求項１７】
ブランケット成長が、
前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）まで、導電性決定ドーパントでドープされた歪み誘起エピタキシャル層（５０）を前記第１の表面（３７）上にブランケット成長させるステップを含み、
前記絶縁スペーサ（５７）の下にソース／ドレイン拡張領域（７０、７１）を形成するために、前記歪み誘起エピタキシャル層（５０）から前記導電性決定ドーパントを拡散するステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
半導体デバイス（３０）であって、
基板（４２）と、第１の表面（３７）、第２の表面（３９）、および第１の領域を有する半導体層（３８）と、前記基板（４２）と前記半導体層（３８）の前記第２の表面（３９）との間に位置する絶縁層とを備えるセミコンダクタ・オン・インシュレータ構造（３６）と、
前記第１の領域上にあるゲート絶縁層（５８）と、
歪み誘起エピタキシャル層（５０）を備える、前記第１の表面（３７）上にあるソース領域（５１）と、
前記歪み誘起エピタキシャル層（５０）を備える、前記第１の表面（３７）上にあるドレイン領域（５２）と、
前記ゲート絶縁層（５８）上にある導電性ゲート（６０）とを備える、半導体デバイス。
【請求項１９】
前記歪み誘起エピタキシャル層（５０）が、
導電性決定ドーパントでドープされたシリコンゲルマニウム層を備える、請求項１８に記載の半導体デバイス（３０）。
【請求項２０】
前記歪み誘起エピタキシャル層（５０）が、
導電性決定ドーパントでドープされたシリコンカーボン層を備える、請求項１８に記載の半導体デバイス（３０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、トランジスタおよびその作製方法に関し、特に、応力増強トランジスタおよびこのようなトランジスタの作製方法に関する。
【背景技術】
【０００２】
今日の集積回路（ＩＣ）の大多数は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、または単にＭＯＳトランジスタとも呼ばれる、相互接続された複数の電界効果トランジスタ（ＦＥＴ）を使用することによって実現されている。ＭＯＳトランジスタは、制御電極としてゲート電極と、間隔を置いて設けられ、電流が間を流れるソース電極およびドレイン電極とを含む。ゲート電極に印加される制御電圧は、ソース電極とドレイン電極間のチャネルを通る電流の流れを制御する。
【０００３】
ＩＣの複雑性およびＩＣに組み込まれるデバイス数は増大し続けている。ＩＣにおけるデバイス数の増加に伴い、個々のデバイスサイズは縮小化される。ＩＣのデバイスサイズは、通常、最小特徴サイズ、すなわち、回路設計ルールによって許容される最小ライン幅または最小間隔によって表される。半導体業界の最小特徴サイズが、４５ナノメートル（ｎｍ）以下に移行するにつれ、スケーリングによる性能の利得は制限されてくる。新世代の集積回路およびこれらのＩＣの実装に使用されるトランジスタの設計に際し、技術者らは、デバイス性能を増強するために、従来にはない要素に依存せざるをえない。
【０００４】
電流容量によって測定されるＭＯＳトランジスタの性能は、トランジスタチャネルにおける多数キャリアの移動度に比例する。ＭＯＳトランジスタのトランジスタチャネルに適切な縦応力を適用することによって、トランジスタチャネルの多数キャリアの移動度は増大されうる。例えば、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタのチャネルに圧縮縦応力を適用すると、多数キャリアの正孔の移動度が高まる。同様に、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタのチャネルに引張縦応力を適用すると、多数キャリアの電子の移動度が高まる。既知の応力技術の手法は、デバイスサイズおよびデバイス静電容量を増大することなく、デバイスの駆動電流を増大することによって、回路性能を大幅に高める。
【０００５】
ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタにおいて、正孔の移動度を高めるために、トランジスタチャネルに隣接した埋め込みシリコンゲルマニウム（ｅＳｉＧｅ）によって、縦圧縮応力が作られうる。このようなデバイスを作製するために、トレンチまたはリセスが、シリコン基板にエッチングされて、シリコン基板にトレンチを作成する。次に、トレンチは、埋め込みシリコンゲルマニウム（または、「ｅＳｉＧｅ」）領域を生成するために、シリコンゲルマニウムの選択的エピタキシャル成長を用いて充填されうる。次に、ｅＳｉＧｅ領域は、最終的に、ＭＯＳＦＥＴデバイスのソース／ドレイン（Ｓ／Ｄ）エリアまたは領域を作成するために使用されうる。シリコン基板および選択的エピタキシャルプロセスにより成長させたＳｉＧｅ領域の結晶格子が一致しないことで、ＰＭＯＳトランジスタに真性機械応力が生じる。これらの真性機械応力は、ＰＭＯＳトランジスタのシリコンチャネルでの正孔移動度が高まることで、駆動電流が高まり、ひいては、ＰＭＯＳトランジスタの性能が高まる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ｅＳｉＧｅの実装に必要とされる選択的エピタキシャル成長プロセスには、多くの問題がある。これらの問題には、デバイスの故障を招くエピタキシャル結晶欠陥の形成、デバイスパラメータの変動を生じる不均一なＳｉＧｅの厚み、デバイスの性能を低下させるＳｉＧｅの真性応力解放、高コストの選択的エピタキシャルプロセス、およびこのようなｅＳｉＧｅ領域の選択的エピタキシャル成長をＣＭＯＳ作製プロセスに統合させることの複雑性が挙げられる。
【０００７】
ｅＳｉＧｅ膜の厚みは、ＭＯＳＦＥＴデバイスのチャネルに適用されうる応力／歪みを決定する。このように、埋め込みプロセスから実現可能な性能の向上は、トレンチに成長させた埋め込みＳｉＧｅの厚みに比例する。薄いシリコン層が使用される場合、基板に形成されうるトレンチのポテンシャル深さが低減され、ひいては、ｅＳｉＧｅ領域のポテンシャル厚みも低減される。このように、実現可能なｅＳｉＧｅの厚みは、所望のチャネル応力および移動度の利得を達成するには不十分である。例えば、シリコン・オン・インシュレータ(silicon-on-insulator)（ＳＯＩ）での従来のｅＳｉＧｅプロセスにおいて、５０ナノメートル（ｎｍ）〜１００ｎｍの厚みを有する薄いシリコン層にトランジスタが作製され、エッチングされて、ＳｉＧｅで充填されうるトレンチの厚みは、４０〜６０ｎｍに制限される。ｅＳｉＧｅ層の厚みがこの範囲内の厚みに制限される場合、ｅＳｉＧｅソース／ドレインエリアは、適当または適切なチャネル歪み／応力を発生することができない。さらに、厚みが１０ｎｍ以下のシリコン基板を有する極薄シリコン・オン・インシュレータ（ＵＴＳＯＩ）基板が採用される場合、ｅＳｉＧｅ技術を利用可能なように、シリコン基板にトレンチまたはリセスを形成することが、不可能ではなにしろ困難である。
【０００８】
エピタキシャル成長プロセスにおいて、成長材料層が、成長している表面の格子構造を実質的に模倣する。基板表面に汚染やダメージが生じると、エピタキシャル層に成長による欠陥が形成されてしまう。シリコン基板にあるトレンチの側壁は、反応性イオンエッチング（ＲＩＥ）プロセスが使用されているため、このような汚染および／またはダメージを受けやすい。その結果、ｅＳｉＧｅの選択的エピタキシャル領域は、側壁に結晶欠陥がある場合が多い。これらの欠陥は、ｅＳｉＧｅの応力を解放し、デバイスパラメータに変動を生じる。
【０００９】
したがって、応力増強ＭＯＳトランジスタの作製方法を最適化することが望まれる。加えて、従来のトランジスタ作製に付随する問題を回避する最適化された応力増強ＭＯＳトランジスタを提供することが望まれる。さらに、本発明の他の望ましい特徴および特性は、添付の図面および前述した技術分野および技術背景と組み合わせて、以下の詳細な説明および添付の特許請求の範囲から明らかになるであろう。
【課題を解決するための手段】
【００１０】
セミコンダクタ・オン・インシュレータ(semiconductor-on-insulator)構造が設けられ、歪み誘起エピタキシャル層が、セミコンダクタ・オン・インシュレータ構造上にわたってブランケット堆積される半導体デバイスの作製方法が提供される。セミコンダクタ・オン・インシュレータ構造は、基板と、第１の表面および第２の表面を有する半導体層と、基板と半導体層の第１の表面との間に位置する絶縁層とを備える。歪み誘起エピタキシャル層は、第１の表面上にわたってブランケット堆積することができる。
【００１１】
セミコンダクタ・オン・インシュレータ構造と、ゲート絶縁層と、ソース領域と、ドレイン領域と、ゲート絶縁層上の導電性ゲートとを備える半導体デバイスが提供される。セミコンダクタ・オン・インシュレータ構造は、基板と、半導体層と、基板と半導体層との間に位置する絶縁層とを備える。半導体層は、第１の表面と、第２の表面と、第１の領域とを有する。ゲート絶縁層は、第１の領域上を覆い、導電性ゲートは、ゲート絶縁層上にあり、ソース領域およびドレイン領域は、第１の表面上にあり、歪み誘起エピタキシャル層を備える。
【００１２】
以下、本発明は、以下の図面とともに記載され、図面において、同様の参照番号は同様の要素を表す。
【図面の簡単な説明】
【００１３】
【図１】本発明のさまざまな実施形態による、応力印加ＭＯＳトランジスタおよびその作製方法のステップを示す断面図である。
【図２】本発明のさまざまな実施形態による、応力印加ＭＯＳトランジスタおよびその作製方法のステップを示す断面図である。
【図３】本発明のさまざまな実施形態による、応力印加ＭＯＳトランジスタおよびその作製方法のステップを示す断面図である。
【図４】本発明のさまざまな実施形態による、応力印加ＭＯＳトランジスタおよびその作製方法のステップを示す断面図である。
【図５】本発明のさまざまな実施形態による、応力印加ＭＯＳトランジスタおよびその作製方法のステップを示す断面図である。
【図６】本発明のさまざまな実施形態による、応力印加ＭＯＳトランジスタおよびその作製方法のステップを示す断面図である。
【図７】本発明のさまざまな実施形態による、応力印加ＭＯＳトランジスタおよびその作製方法のステップを示す断面図である。
【発明を実施するための形態】
【００１４】
以下の詳細な記載は、本質的に例示的なものにすぎず、本発明またはその応用および本発明の使用を限定することを意図したものではない。本明細書において使用する「例示的」という表現は、「例、実例、または例証として役立つ」という意味合いで使用されている。本明細書において「例示的」に記載される任意の実施形態は、必ずしも、他の実施形態より好ましいまたは有益であるものとして解釈されるべきものではない。以下に記載する実施例はすべて、当業者らが本発明を製造または使用することができるように提供された例示的な実施例であり、特許請求の範囲によって規定される本発明の範囲を限定することを意図したものではない。さらに、前述した技術分野、背景技術、発明の概要、または以下の詳細な記載で提示された任意の表現または示唆された理論により制約されることは意図されていない。
【００１５】
本発明のさまざまな実施形態により、チャネル応力および移動度の利得を最適化する応力増強ＭＯＳトランジスタおよびこのようなデバイスの作製方法が提供される。第１の表面を有する半導体層を含むセミコンダクタ・オン・インシュレータ構造が設けられる。歪み誘起エピタキシャル層は、第１の表面上にわたってブランケット堆積され、第１の表面上にあり、第１の表面の「上方に隆起した」応力増強ソースおよびドレイン領域を作成するために使用されうる。歪み誘起エピタキシャル層は、非選択的に堆積されることで、選択的エピタキシャル成長に関連する問題の一部がなくなる。例えば、応力増強ソースおよびドレイン領域には、選択的エピタキシーに関連する結晶欠陥および形態欠陥がないため、デバイスの信頼性および歩留まりが向上する。さらに、ｅＳｉＧｅ作製に使用されるものと比較して、製造プロセスが比較的単純でコストが低い。歪み誘起エピタキシャル層の厚みは、結果的に得られるＭＯＳトランジスタの電気性能が高まるように制御されうる。歪み誘起エピタキシャル層の厚みは、この層が成長する下側にある半導体層の厚みに制限されないため、歪み誘起エピタキシャル層により、チャネルの応力が増大し、応力が誘起されたデバイスの性能が著しく高まる。加えて、歪み誘起エピタキシャル層は、厚みが１０ｎｍ以下の半導体層の場合のように、極薄セミコンダクタ・オン・インシュレータ（ＵＴＳＯＩ）構造を利用するＭＯＳＦＥＴ製造時に使用されうる。
【００１６】
図１〜図７は、本発明のさまざまな実施形態による応力印加ＭＯＳデバイス３０およびこのような応力印加ＭＯＳデバイス３０の作製方法のステップを示す断面図である。結果的に得られる応力印加ＭＯＳデバイス３０は、結果的に得られる応力印加ＭＯＳデバイス３０のチャネル７２のエリアに歪みを与えて、電荷キャリアの移動度および駆動電流を高める応力増強ソース／ドレインエリアを有する。この例示した実施形態において、応力印加ＭＯＳデバイス３０は、単一のＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタとして示されている。本発明の概念は、以下に説明するようなデバイスタイプに適切な変更を加えてＮＭＯＳ作製技術に関連させて適用されうることを認識されたい。記載する技術は、ＣＭＯＳデバイスを作製するために適切に統合されてもよい。多くの異なる集積回路（ＩＣ）は、デバイス３０などの応力印加ＭＯＳデバイスとともに形成されうる。このようなＩＣは、デバイス３０のような多数のトランジスタを含んでもよく、また、応力印加ＰＭＯＳトランジスタと、応力印加ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタおよび応力印加されていないＮＭＯＳトランジスタも同様に含んでもよい。
【００１７】
ＭＯＳトランジスタを製造するさいのさまざまなステップはよく知られているため、簡潔にするために、多くの従来のステップについては、本明細書において簡潔に言及するか、既知のプロセスの詳細を提供することなく、すべて省略する。「ＭＯＳデバイス」という用語は、適切には、金属ゲート電極および酸化膜ゲート絶縁体を有するデバイスのことを呼ぶが、本明細書において、この用語は、半導体基板（シリコンまたは他の半導体材料）上に位置付けられたゲート絶縁体（酸化物または他の絶縁体）上に位置付けられた導電性ゲート電極（金属または他の導電材料）を含む任意の半導体デバイスを呼ぶためにも使用される。
【００１８】
図１に示すように、本発明の実施形態による応力印加ＭＯＳトランジスタ３０の製造では、まず、このようなトランジスタが作製される半導体構造３６を設ける。ＭＯＳトランジスタ３０の作製の最初のステップは、従来のものであり、詳細には記載されない。半導体構造３６は、キャリアウェハ４２によって支持される埋め込み酸化膜絶縁層４０上に位置する半導体材料３８の少なくとも１つの薄層を備えたセミコンダクタ・オン・インシュレータ構造３６であることが好ましい。
【００１９】
半導体層３８は、第１の表面３７と、第２の表面３９と、第１の表面３７と第２の表面３９との間に規定された第１の厚み４１とを有する。以下、便宜上、非限定的にシリコン基板または半導体基板として、半導体層３８と呼ぶが、当業者であれば、半導体３８は、ゲルマニウム層、ガリウムヒ素層、または他の半導体材料でありうることを認識するであろう。埋め込み酸化膜絶縁層４０は、キャリアウェハ４２と半導体層３８の第２の表面３９との間に位置する。埋め込み酸化膜絶縁層４０は、例えば、好ましくは、約５０〜２００ｎｍの厚みを有する二酸化シリコン層でありうる。一実施形態によれば、第１の厚み４１は、１０〜３０ｎｍである。
【００２０】
ＳＯＩベースの技術は、キャリア基板上を覆う絶縁層上の半導体材料の薄膜を含む。一実施形態によれば、半導体構造３６は、シリコン・オン・インシュレータ（ＳＯＩ）構造を備えてもよく、半導体層３８は、埋め込み酸化膜絶縁層４０上に薄い単結晶シリコン層３８を備える。薄い単結晶シリコン層３８は、（１００）表面結晶方位を有するシリコン基板でありえ、「シリコン基板」という用語は、典型的に、半導体業界で使用される比較的純粋なシリコン材料と、ゲルマニウム、炭素などの少量の他の元素と混合されたシリコンと、ホウ素、燐、およびヒ素などの不純物ドーパント元素とを含む。シリコンは、Ｎ型またはＰ型のいずれかの不純物がドープされうるが、ＰＭＯＳトランジスタ３０が作製されているこの実施例においては、Ｎ型にドープされる。薄いシリコン層３８は、少なくとも約１〜３５オーム／スクエアの抵抗率を有することが好ましい。
【００２１】
図１に示すように、歪み誘起エピタキシャル層５０が、半導体層３８の第１の表面３７上にわたって、「ブランケット」のようにエピタキシャル成長される。一般に、歪み誘起エピタキシャル層５０は、半導体層３８の第１の表面３７上にエピタキシャル成長されうる任意の疑似格子整合(pseudomorphic)する材料を含む。疑似格子整合材料は、半導体層３８の格子定数とは異なる格子定数を有する。成長中、疑似格子整合材料は、この材料が成長される下側にある半導体層３８の格子構造を再現する。２つの並列した材料の格子定数が異なることで、半導体層３８のホスト材料に応力が生じる。
【００２２】
ブランケット成長という用語は、一般に、ウェハ全体にわたった均一な非選択的成長を意味する。本発明の中では、ブランケットウェハのＰチャネルエリア全体またはウェハのＮチャネルエリア全体のいずれかでの非埋め込みエピタキシャル成長を指すために使用される。本発明におけるブランケット成長は、エッチングされたトレンチのような小さなエリアで埋め込み成長が生じる埋め込みプロセスで用いられる選択的エピタキシャル成長とは異なる。ＰチャネルまたはＰＭＯＳデバイスの作製時、ウェハの一部のエリア（例えば、ＮチャネルまたはＮＭＯＳデバイスに相当）は、歪み誘起エピタキシャル層５０が、Ｎチャネル領域上で成長せずに、Ｐチャネル領域上でのみ成長するようにマスクされる。このように、歪み誘起エピタキシャル層５０は、デバイスのＮチャネル領域上にわたって「ブランケット」堆積されない。歪み誘起エピタキシャル層５０は、第１の表面３７の結晶構造を再現するように、第１の表面３７上に堆積される。「上に(superjacent)」という用語は、本明細書において使用する場合、「何かのすぐ上方または上にあるか、または載置した状態」を指し、「上にわたって(overlying)」という用語は、何かの上または上にわたって配置された状態または何かの上にわたってまたは上にある状態」を指す。
【００２３】
歪み誘起エピタキシャル層５０は、半導体ホスト上に非選択的にエピタキシャル成長される。一実施形態において、ブランケット成長は、例えば、エピタキシャルリアクタにおいて化学気相成長（ＣＶＤ）プロセスを用いて起こりうるもので、エピタキシャルリアクタは、ウェハを加熱した後、歪み誘起材料５０と、任意に、導電性決定ドーパントを半導体層３８の第１の表面３７上にわたって含むガス混合物を流すことによって、エピタキシャル層を成長させる。非選択的エピタキシャル成長は、第１の表面３７上に核を形成し、その成長速度は、エピタキシャル成長中の反応物の流量、成長温度、成長圧力など成長条件を調節することによって制御されうる。ガス状分子が第１の表面３７上に堆積すると、半導体層３８の第１の表面３７の結晶構造が引き伸ばされる。歪み誘起エピタキシャル層５０のエピタキシャル成長は、「埋め込み」されていないため、エピタキシャル成長は、核形成面でのみ生じ、Ｎ型とＰ型のデバイスの間の境界でのみ終端する。トレンチの底部およびトレンチの側壁に沿った複数面にｅＳｉＧｅが核形成する埋め込みＳｉＧｅ材料とは対照的に、歪み誘起エピタキシャル層５０は、単一面に沿って核形成し、したがって、埋め込みＳｉＧｅ材料の側壁部分に沿って生じる結晶または形態欠陥に関しては、比較的その影響を受けないものとなっている。
【００２４】
歪み誘起エピタキシャル層５０の材料は、最終的に、半導体層３８の第１の表面３７上にある応力増強ソースおよびドレイン領域を生じるために使用される。歪み誘起エピタキシャル層５０は、半導体層３８の第１の厚み４１より大きく、または第１の厚み４１と同じ第２の厚み４３を有する。例えば、一実施形態によれば、歪み誘起エピタキシャル層５０は、３０ｎｍ〜１００ｎｍである第２の厚み４３を有する。最終的には、歪み誘起エピタキシャル層５０から作製される応力増強ソースおよびドレイン領域の厚みは、半導体構造３６の半導体層３８の第１の厚み４１の厚みによって制限されない。このように、歪み誘起エピタキシャル層５０は、チャネル７２に高い歪みを与えるのに十分な厚みをもたせて作られることで、歪み誘起デバイス性能を著しく高める。
【００２５】
単結晶シリコンは、格子定数、いわゆる、シリコン結晶の寸法によって特徴付けられる。結晶格子にシリコン以外の原子を置換することで、結果的に得られる結晶および格子定数のサイズを変更することもできる。例えば、ゲルマニウム原子などのより大きな置換原子が、シリコン格子に追加されれば、格子定数は大きくなり、格子定数の増大は、置換原子の濃度に比例する。
【００２６】
一実施形態によれば、歪み誘起エピタキシャル層５０は、単結晶シリコンゲルマニウム（ＳｉＧｅ）またはそのドープされた変異などのシリコン合金材料でありうる。単結晶シリコンゲルマニウム（ＳｉＧｅ）は、例えば、約１０〜３５原子パーセントを有し、好ましくは、約２０〜３５原子パーセントゲルマニウムを有しうる。ゲルマニウムは、シリコンより大きな原子であるため、ゲルマニウムをシリコンに添加すると、半導体層３８の格子定数より大きな格子定数を有する結晶材料が生じる。ＳｉＧｅが、半導体材料３８より大きな格子定数を有するため、ＳｉＧｅは、特に、トランジスタチャネル７２に対してホスト半導体材料３８上に圧縮縦応力を生成する。圧縮縦応力は、チャネル７２の正孔の移動度を高め、ひいては、ＰチャネルＭＯＳＦＥＴデバイスの性能を高める。
【００２７】
さらなる実施形態によれば、歪み誘起エピタキシャル層５０は、純粋な単結晶シリコン５０から始まり、第１の表面３７が成長されて、歪み誘起エピタキシャル層５０が成長するにつれてゲルマニウム（Ｇｅ）種の濃度が高くなる傾斜層を備えてもよい。これにより、Ｇｅの濃度が不均一なことにより、濃度歪み誘起エピタキシャル層５０にＧｅ濃度の勾配が存在する歪み誘起エピタキシャル層５０が生成される。これにより、エピタキシャル層５０の欠陥が低減する。
【００２８】
別の実施形態によれば、歪み誘起エピタキシャル層５０は、純ゲルマニウムまたは多数のゲルマニウム系合金の１つでありうる。
【００２９】
別の実施形態によれば、歪み誘起エピタキシャル層５０は、導電性決定ドーパントでその場(in situ)でドープされるＳｉＧｅを備えてもよい。不純物ドーピング元素は、ソースおよびドレイン領域を適切にドープするために、エピタキシャル成長反応物に添加されうる。例えば、一実施形態において、ＳｉＧｅのエピタキシャル成長中に、エピタキシャル成長反応物にホウ素が添加されうる。不純物がドープされたＳｉＧｅは、最終的に、ＭＯＳトランジスタ３０のソース５１およびドレイン５２の領域を形成する。
【００３０】
また、図１にさらに示すように、歪み誘起エピタキシャル層５０上にわたって、保護キャップ層５５が堆積される。保護キャップ層５５は、例えば、ＳｉＯ２層またはＳｉＮ層を備えてもよい。キャップ層がＳｉＮである場合、キャップ層５５は、ＬＰＣＶＤによって堆積されうる。歪み誘起エピタキシャル層５０および保護キャップ層５５とを組み合わせた厚みは、１００ｎｍ〜１５０ｎｍであることが好ましい。
【００３１】
図２に示すように、保護キャップ層５５の部分上にわたって、フォトレジストマスク４８が形成されうる。フォトレジストマスク４８は、第１の領域４９上にわたって開口またはウィンドウ５３を備える。第１の領域の一部分が、最終的に、ＭＯＳトランジスタ３０のチャネル７２を規定する。
【００３２】
保護キャップ層５５および歪み誘起エピタキシャル層５０の被覆部分を保護するためにフォトレジストマスク４８を用いて、保護キャップ層５５および歪み誘起エピタキシャル層５０の露出部分は、図３に示すような側壁６２を規定するようにパターニングされうる。保護キャップ層５５の第１の部分および歪み誘起エピタキシャル層５０の第１の部分が、保護キャップ層５５および歪み誘起エピタキシャル層５０に側壁６２を規定するように除去（例えば、エッチング）されうる。例えば、保護キャップ層５５は、例えば、ＣＨＦ３、ＣＦ４、またはＳＦ６化学物質でのプラズマエッチングにより所望のパターンにエッチング可能であり、歪み誘起エピタキシャル層５０は、例えば、ＣｌまたはＨＢｒ／Ｏ２化学物質でのプラズマエッチングにより所望のパターンにエッチング可能である。矢印で示すように、歪み誘起エピタキシャル層５０の残りの部分５１、５２は、半導体層３８に対して圧縮応力または歪みをかける。
【００３３】
側壁６２間の開口５９は、半導体層３８の第１の表面３７の露出部分を規定する。応力印加ＭＯＳトランジスタ３０のＭＯＳＦＥＴチャネル７２領域は、最終的に、第１の表面３７の露出部分内に規定される。一実施形態によれば、チャネル７２領域の厚みを調節するために、半導体層３８の一部分４９をエッチング除去するために、オーバーエッチングが採用されうる。他の実施形態において、電荷キャリア移動度を高めるために、チャネル７２の材料として使用する第１の表面３７上にわたったエリア内に歪み誘起エピタキシャル層５０の薄層が残るように、歪み誘起エピタキシャル層５０全体が消費される前にエッチングを停止させるために、アンダーエッチングが採用されうる。例えば、ＳｉＧｅの正孔および電子の両方の移動度は、シリコンのものと比較して大きいため、ＳｉＧｅチャネルの電荷キャリア移動度およびデバイス性能を高めることができる。
【００３４】
歪み誘起エピタキシャル層５０および保護キャップ層５５がパターニングされると、マスク４８は、例えば、プラズマアッシングによって除去されうる。エッチング後、図３に示すように、保護キャップ層５５および歪み誘起エピタキシャル層５０は、残りの部分５１、５３および残りの部分５５、５４と呼ぶこともある。歪み誘起エピタキシャル層５０の残りの部分５１、５２は、半導体層３８の第１の表面３７の露出部分に沿って圧縮歪みをかける。圧縮歪みは、半導体層３８の第１の表面３７の材料と、歪み誘起エピタキシャル層５０の材料との間の格子定数が不一致であることにより生じる。
【００３５】
次に、一実施形態によれば、この方法では、図４に示すようなスペーサ材料の絶縁層５６が堆積される。絶縁層５６は、開口５９を充填するのに十分な厚みか、または異なるデバイスアーキテクチャに対してさまざまなものであってもよいスペーサの所望の幅に対応する厚みまで堆積されうる。絶縁層５６は、酸化物、窒化物、またはそれらの組み合わせでありえ、窒化シリコン（ＳｉＮ）層で覆われた薄い二酸化シリコン（ＳｉＯ２）層であることが好ましい。一実施形態によれば、スペーサ形成材料５６の層は、適切な導電性決定ドーパント（例えば、ホウ素）でドープされうる。図７を参照しながら以下に記載するように、導電性決定ドーパントは、ソース／ドレイン拡張領域を形成するために、半導体層３８の第１の表面３７に後で拡散されうる。
【００３６】
次に、一実施形態によれば、この方法では、図５に示すような絶縁スペーサ５７を形成するために、絶縁層５６の異方性エッチングが行われる。スペーサ形成材料５６の層は、例えば、ＣＦ４またはＣＨＦ３化学物質を用いて、プラズマまたは反応性イオンエッチング（ＲＩＥ）によって異方性エッチングされうる。絶縁スペーサ５７は、保護キャップ層５５の残りの部分、歪み誘起エピタキシャル層５０、半導体層３８の露出表面の部分、対向する側壁６２を覆う。図５には図示していないが、第１の表面３７の最初の露出部分の残りの露出部分が、セミコンダクタ・オン・インシュレータ構造３６の第１の領域上にわたって規定され、２０ｎｍ〜５０ｎｍである幅または長手寸法を有することが好ましい。
【００３７】
残りの露出部分は洗浄され、半導体層３８の第１の表面３７の残りの露出部分上にわたってゲート絶縁層５８が形成される。第１の表面３７の残りの露出部分は、応力印加ＭＯＳデバイス３０のチャネル７２を形成し、絶縁層５８は、最終的に、図５に示すようなゲート絶縁層としての役割を果たす。ゲート絶縁層５８は、一般に、１ｎｍ〜１０ｎｍの厚みを有し、約１〜２ｎｍの厚みであることが好ましい。絶縁スペーサ５７は、絶縁層５８が応力印加ＭＯＳデバイス３０の最終的なソースおよびドレイン領域５１、５２から離れるように間隔を空ける。
【００３８】
例えば、一実施形態において、絶縁層５８は、高誘電率（κ）を有する誘電材料層を堆積するために、原子層堆積を用いることによって形成されうる。high-κ誘電材料を堆積するために使用される原子層堆積技術は、例えば、化学気相成長（ＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、準常圧化学気相成長（ＳＡＣＶＤ）、またはプラズマ強化型化学気相成長（ＰＥＣＶＤ）を含む。high-κ誘電材料は、誘電率が３．９より大きい材料であり、例えば、ケイ酸ハフニウムまたはケイ酸ジルコニウム、および酸化ハフニウムまたは酸化ジルコニウムを備えてもよい。
【００３９】
他の形態として、別の実施形態において、絶縁層５８は、二酸化シリコン層を成長させることによって形成されうる。例えば、絶縁層５８は、熱成長される二酸化シリコン層が、半導体層３８の第１の表面３７の露出部分上にのみ成長するように、酸化雰囲気においてシリコン基板を加熱することによって形成された熱成長二酸化シリコンであってもよい。
【００４０】
図６に示すように、ゲート電極形成材料６０（または「導電性ゲート材料」）の層が、保護キャップ層５５の残りの部分５３、５４、絶縁スペーサ５７、およびゲート絶縁層５８上にわたって堆積されうる。
【００４１】
導電性ゲート材料６０は、例えば、シラン（ＳｉＨ４）の水素還元によって、例えば、ＬＰＣＶＤによりゲート絶縁層５８に堆積された多結晶シリコンでありうる。多結晶シリコン層は、非ドープの多結晶シリコンとして堆積されることが好ましく、引き続き、イオン注入により不純物ドープされうる。多結晶シリコン層は、約５０〜２００ｎｍの厚みに堆積され、好ましくは、約１００ｎｍの厚みに堆積されうる。他の形態において、ゲート絶縁層５８および導電性ゲート材料６０が、「high k金属ゲート構造」を備える場合、導電性ゲート材料６０は、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびそれらの合金、およびコンタクト材料として金属の上部のポリシリコンインタフェースなどの金属ゲート電極形成材料でありうる。金属層は、トランジスタの必要なしきい値電圧を設定するために、単独で、または適切な不純物ドーピングとともに堆積されうる。
【００４２】
歪み誘起エピタキシャル層５０の残りの部分５１、５２上を覆う導電性ゲート電極層６０の部分は、図７に示すように、ソース／ドレイン領域５１、５２を露出するために除去されうる。一実施形態によれば、歪み誘起エピタキシャル層５０の残りの部分５１、５２の上部と、絶縁スペーサ５７の上部は、ゲート電極６０とソース／ドレイン領域５１、５２との間が十分に分離されるように除去されうる。絶縁スペーサ５７の初期高さは、１００ｎｍ〜１５０ｎｍであるが、絶縁スペーサ５７の最終高さは、３０ｎｍ〜６０ｎｍまで低減されうる。例えば、一実施形態において、歪み誘起エピタキシャル層５０の残りの部分５１、５２上を覆う導電層の部分を除去するために、および保護キャップ層５５の残りの部分５３、５４を除去するために、化学機械平坦化（ＣＭＰ）プロセスが使用されうる。ＣＭＰ処理の後、図７に示すように、歪み誘起エピタキシャル層５０の残りの部分５１、５２は、応力印加ＭＯＳトランジスタ３０のソース５１およびドレイン５２と、ゲート電極６０とを備える。ゲート電極６０は、ゲート電極の下にある薄いシリコン層３８の表面に該当部分としてチャネル７２領域を規定する。チャネル７２は、トランジスタの電流の流れが［１１０］結晶方向にあるように、［１１０］結晶方向に沿って配向されることが好ましい。［１００］結晶方向は、いくつかのアーキテクチャにおいて、ＮＭＯＳに好ましいものであってもよい。
【００４３】
図７の例示的な実施形態に示すように、ソース／ドレイン領域５１、５２は、歪み誘起エピタキシャル層５０の残りの部分から導電性決定ドーパントを外方拡散させることによって、点線で示す半導体層３８の第１の表面の下方に延在されうる。拡散は、熱アニール、好ましくは、急速熱アニール（ＲＴＡ）によって生じうる。拡散のすべては、必ずしも図７でのみ起こるものではなく、応力印加ＭＯＳトランジスタ３０の作製段階にあるさまざまな加熱ステップで起こるものでありうることを認識されたい。図７に示すさらなる実施形態において、導電性決定ドーパントが、絶縁スペーサ５７の下にあるソース／ドレイン拡張領域７０、７１を形成するために、絶縁スペーサ５７から拡散されうる。拡散が完了すると、ソース／ドレイン拡張領域７０、７１の厚みは、５ｎｍからチャネル７２の厚みまでのものでありうる。
【００４４】
図示していないが、図７に示す応力増強ＭＯＳトランジスタ３０は、従来の方法で完了されうる。従来のステップは、例えば、ソースおよびドレイン領域上に金属シリサイドコンタクトを形成するステップと、層間誘電体層を堆積するステップと、層間誘電体層を平坦化するステップと、誘電体層を通って金属シリサイドコンタクトへコンタクトビアまたは開口をエッチングするステップとを含む。例えば、シリサイド形成金属層が、歪み誘起エピタキシャル層５０上にわたって堆積または形成され、歪み誘起エピタキシャル層５０の露出部分および歪み誘起エピタキシャル層５０の残りの部分５１、５２と金属が反応するように加熱されて、金属シリサイドを形成する。次に、金属シリサイド層（ひいては、ソース５１およびドレイン５２の領域）およびゲート電極６０への電気コンタクトが、コンタクト開口に形成されたコンタクトプラグによって、および配線金属の堆積およびパターニングによって作成できる。
【００４５】
前述した実施形態は、応力増強ＰＭＯＳトランジスタの作製方法に関するものであった。同様のＮＭＯＳ作製技術は、応力増強ＮＭＯＳトランジスタを作製するために使用することもでき、いずれかの構造または両方の構造の作製は、応力を印加したものと印加していないＰＭＯＳおよびＮＭＯＳトランジスタの両方を含むＣＭＯＳ集積回路の作製方法に統合できる。
【００４６】
応力増強ＮＭＯＳトランジスタの作製は、半導体層３８が不純物がドープされたＰ型であり、ソースおよびドレイン領域が、Ｎ型の導電性決定イオンで不純物ドープされたものである以外は、上述した方法に類似している。さらに、応力誘起材料５０は、成長した歪み誘起材料５０の格子定数が、ホスト材料の格子定数より小さくなるように、より小さな置換原子を有する必要がある。より小さな置換原子を歪み誘起材料５０に追加すると、半導体層３８の第１の表面３７にある材料と、歪み誘起エピタキシャル層５０の材料との間の格子定数が不一致になる。これにより、ホスト格子に縦引張応力または歪みが生じる。
【００４７】
例えば、ＮチャネルＭＯＳＦＥＴデバイスの１つの例示的な実施形態において、歪み誘起エピタキシャル層５０は、例えば、シリコンカーボン（Ｓｉ：Ｃ）などの単結晶材料でありうる。Ｓｉ：Ｃは、最大約１５％炭素を含み、好ましくは、約２〜７％炭素を含みうる。シリコンカーボン（Ｓｉ：Ｃ）の格子定数は、半導体層３８の格子定数より小さい。炭素の原子は、シリコンの原子より小さいため、炭素をシリコンに追加すると、結晶材料の格子定数が、半導体層３８のものより小さくなる。ソースおよびドレイン領域５１、５２として使用される歪み誘起エピタキシャル層５０の残りの部分５１、５２は、半導体層３８の第１の表面３７の露出部分に沿って、引張歪み（例えば、引張縦応力）をかける。トランジスタチャネル７２に印加される引張縦応力は、ＮＭＯＳトランジスタのトランジスタチャネル７２において多数キャリア電子の移動度を増大し、ひいては、ＮチャネルＭＯＳＦＥＴデバイスの１つの例示的デバイスの性能を高める。
【００４８】
他の実施形態において、Ｓｉ：Ｃは、ヒ素または燐などの導電性決定ドーパントでその場ドープされうる。不純物ドーピング元素は、ソースおよびドレイン領域を適切にドープするために、エピタキシャル成長反応物に添加されうる。例えば、ヒ素または燐は、Ｓｉ：Ｃのエピタキシャル成長中にエピタキシャル成長反応物に添加されうる。不純物ドープされたＳｉ：Ｃは、最終的に、ＭＯＳトランジスタ３０のソース５１およびドレイン５２の領域を形成する。
【００４９】
前述した詳細な記載において、少なくとも１つの例示的な実施形態を提示してきたが、多数の変形例があることを認識されたい。または、１つまたは複数の例示的な実施形態は例示的なものにすぎず、いずれにしろ、本発明の範囲、応用性、または構成を限定することを意図したものではないことも認識されたい。前述した詳細な記載により、当業者は、１つまたは複数の例示的な実施形態を実施するための有益な指針を得るであろう。添付された特許請求の範囲およびその法的等価物から逸脱することなく、要素の機能および配列にさまざまな変更がなされうることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成20年10月29日(2008.10.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイス（３０）の作製方法であって、
基板（４２）と、第１の表面（３７）および第２の表面（３９）および第１の厚み（４１）を有する半導体層（３８）と、前記基板（４２）と前記半導体層（３８）の前記第２の表面（３９）との間に位置する絶縁層とを備えるセミコンダクタ・オン・インシュレータ構造（３６）を設けるステップと、
前記半導体層（３８）に歪みを誘起するために、前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）まで、前記半導体層（３８）の結晶構造を引き伸ばすように、前記第１の表面（３７）上に歪み誘起エピタキシャル層（５０）をブランケット成長させるステップと、
前記歪み誘起エピタキシャル層（５０）に実質的に垂直方向の側壁（６２）を規定し、前記第１の表面（３７）上にあるソース／ドレイン領域（５１、５２）である歪み誘起エピタキシャル層（５０）の残りの部分（５１、５２）を残すように、前記歪み誘起エピタキシャル層（５０）の第１の部分をパターニングするステップと、
前記第１の表面（３７）の露出部分を含む前記絶縁スペーサ（５７）間の空間を規定する、前記実質的に垂直な側壁（６２）上にわたって絶縁スペーサ（５７）を形成するステップと、
前記絶縁スペーサ（５７）間の規定された前記第１の表面（３７）の露出部分上にわたってゲート誘電体層（５８）を形成するステップと、
前記導電性ゲート（６０）の電極層（６０）で前記絶縁スペーサ（５７）間の空間を充填するために、前記絶縁スペーサ（５７）および前記ゲート誘電体層（５８）の残りの部分上にわたって、導電性ゲート（６０）の電極層（６０）を堆積するステップと、
前記歪み誘起エピタキシャル層（５０）の残りの部分（５１、５２）上を覆う前記導電性ゲート（６０）の電極層（６０）の部分を除去するステップと、を含む方法。
【請求項２】
前記ブランケット成長ステップが、
前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）まで、導電性決定ドーパントでドープされたシリコンゲルマニウム層を前記第１の表面（３７）上にブランケット成長させるステップを含む、請求項１に記載の方法。
【請求項３】
前記ブランケット成長ステップが、
前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）まで、導電性決定ドーパントでドープされたシリコンカーボン層を前記第１の表面（３７）上にブランケット成長させるステップを含む、請求項１に記載の方法。
【請求項４】
前記歪み誘起エピタキシャル層（５０）上にわたってキャップ層（５５）を堆積するステップと、
前記キャップ層（５５）に側壁（６２）を規定するために、前記キャップ層（５５）の第１の部分をパターニングするステップとをさらに含み、
前記導電性ゲート（６０）の電極層（６０）を堆積する前記ステップが、
前記キャップ層（５５）の残りの部分（５３、５４）、絶縁スペーサ（５７）、および前記ゲート誘電体層（５８）上にわたって、導電性ゲート（６０）の電極層（６０）を堆積するステップを含み、
前記導電性ゲート（６０）の電極層（６０）の部分をパターニングする前記ステップが、
前記歪み誘起エピタキシャル層（５０）の残りの部分（５１、５２）および前記キャップ層（５５）の前記残りの部分（５３、５４）の上にある前記導電性ゲート（６０）の電極層（６０）の部分をパターニングするステップを含む、請求項１に記載の方法。
【請求項５】
ブランケット成長が、
前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）まで、導電性決定ドーパントでドープされた歪み誘起エピタキシャル層（５０）を前記第１の表面（３７）上にブランケット成長させるステップを含み、
前記絶縁スペーサ（５７）の下にソース／ドレイン拡張領域（７０、７１）を形成するために、前記歪み誘起エピタキシャル層（５０）から前記導電性決定ドーパントを拡散するステップをさらに含む、請求項４に記載の方法。
【請求項６】
半導体デバイス（３０）であって、
基板（４２）と、第１の表面（３７）、第２の表面（３９）、および第１の領域を有する半導体層（３８）と、前記基板（４２）と前記半導体層（３８）の前記第２の表面（３９）との間に位置する絶縁層とを備えるセミコンダクタ・オン・インシュレータ構造（３６）と、
前記第１の領域上を覆い、前記第１の表面（３７）上にあるゲート絶縁層（５８）と、
前記半導体層（３８）の結晶構造を引き伸ばし、前記第１の厚み（４１）より大きく、または前記第１の厚み（４１）と同じ第２の厚み（４３）を有し、前記半導体層（３８）に歪みを誘起する歪み誘起エピタキシャル層（５０）の部分である、前記第１の表面（３７）上にあるソース領域（５１）と、
前記歪み誘起エピタキシャル層（５０）の別の部分である、前記第１の表面（３７）上にあるドレイン領域（５２）と、
前記ゲート絶縁層（５８）上にある導電性ゲート（６０）とを備える、半導体デバイス。
【請求項７】
前記歪み誘起エピタキシャル層（５０）が、
導電性決定ドーパントでドープされたシリコンゲルマニウム層を備える、請求項６に記載の半導体デバイス（３０）。
【請求項８】
前記歪み誘起エピタキシャル層（５０）が、
導電性決定ドーパントでドープされたシリコンカーボン層を備える、請求項６に記載の半導体デバイス（３０）。
【国際調査報告】
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