(57)【要約】  ゲート領域を用いてチャネル−ウェルＰＮ接合を意図的に短絡させることによって、バックゲートコンタクトを有さず、２倍の相互コンダクタンスを有し、より高速なスイッチング速度を有する接合型電界効果トランジスタが実現される。これは、少なくともゲート領域において、チャネル−ウェルＰＮ接合、又はウェルと電気的に接触した埋込ゲートの下までアクティブ領域の側壁を露出させるよう、アクティブ領域の外側のフィールド酸化物を意図的にエッチング除去することにより達成される。そして、ポリシリコンをトレンチ内に堆積し、高濃度にドープし、且つアニール工程を用いてチャネル領域の頂部及び側壁内に不純物を押し込むことによって、チャネル領域の側壁に沿ってチャネル−ウェルＰＮ接合に達する“包囲型”ゲート領域が形成される。ゲート端子への印加バイアスがウェルにも印加され、ゲート−チャネルＰＮ接合及びチャネル−ウェルＰＮ接合の双方の周りの空乏領域によってチャネルの相互コンダクタンスが変調される。
2010500765.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体によって囲まれた単結晶半導体を有するアクティブ領域；
前記アクティブ領域内の第１導電型にドープされたウェル領域；
前記ウェル領域とＰＮ接合を形成するように配置された、前記アクティブ領域内の第２導電型にドープされたチャネル領域；
前記ＰＮ接合を露出させるように前記アクティブ領域の壁部の少なくとも一部を露出させる、前記絶縁体内に形成されたトレンチ；
第１導電型の導電率増大不純物で高濃度にドープされた、前記トレンチを充填するゲートコンタクトポリシリコン；
第１導電型の不純物でドープされた、前記チャネル領域内のゲート領域であり、前記ＰＮ接合と電気的に接触するように前記アクティブ領域の前記壁部の前記露出された部分に沿って延在するゲート領域；
を有する接合型電界効果トランジスタ。
【請求項２】
前記アクティブ領域の前記単結晶半導体が上に形成された絶縁基板、
を更に有する請求項１に記載のトランジスタ。
【請求項３】
前記アクティブ領域は単結晶半導体基板内に形成され、前記ウェル領域は、前記アクティブ領域の頂面からおよそ４０ｎｍ−５０ｎｍの位置にチャネル−ウェルＰＮ接合を有するように形成されている、請求項１に記載のトランジスタ。
【請求項４】
前記チャネル領域を貫通して前記ウェル領域内まで延在するように形成された、第２導電型の導電率増大不純物でドープされたソース領域及びドレイン領域であり、前記ゲート領域と電気的に接触しないように前記アクティブ領域の前記壁部の前記一部の表面から十分に離れたＰＮ接合を形成するように形成されたソース領域及びドレイン領域、
を更に有する請求項１に記載のトランジスタ。
【請求項５】
前記チャネル領域及び前記ウェル領域を貫通して前記絶縁基板まで延在するように形成された、第２導電型の導電率増大不純物でドープされたソース領域及びドレイン領域、
を更に有する請求項２に記載のトランジスタ。
【請求項６】
前記トレンチは、前記アクティブ領域の外周のうちの反対側の少なくとも２つの異なる場所で、前記チャネル領域と前記ウェル領域との間の前記ＰＮ接合を露出させるよう、前記アクティブ領域の２つの壁部を、前記アクティブ領域の頂面から下方に十分に離れた位置まで露出させるように形成されている、請求項１に記載のトランジスタ。
【請求項７】
前記アクティブ領域の頂面上、及び前記アクティブ領域を定める前記絶縁体上に形成された第１の絶縁材料層；
前記第１の絶縁材料層上に形成された、窒化シリコンを有する第２の絶縁材料層；
前記アクティブ領域上の前記第１及び第２の絶縁材料層内に形成された、ソース、ゲート及びドレイン用の開口であり、前記ソース用の開口は前記ソース領域上にあり、前記ドレイン用の開口は前記ドレイン領域上にあり、前記ゲート用の開口は前記ゲート領域上にある、開口；
前記ソース用の開口及び前記ドレイン用の開口内の、第２導電型の不純物でドープされたポリシリコンであり、前記第２の絶縁材料層と同一平面となるように研磨されたポリシリコン；
を更に有し、
前記ゲートコンタクトポリシリコンは、前記第２の絶縁材料層と同一平面となるように研磨されている、
請求項５に記載のトランジスタ。
【請求項８】
前記ポリシリコンのソース、ドレイン及びゲートコンタクトの各々の頂部に形成されたチタンシリサイド層、
を更に有する請求項７に記載のトランジスタ。
【請求項９】
前記ソース、ドレイン及びゲートコンタクトの各々を露出させるように形成された開口を内部に有する、構造全体上の誘電体層、及び前記ソース、ドレイン及びゲートコンタクトの各々と電気的に接触する金属相互接続、
を更に有する請求項８に記載のトランジスタ。
【請求項１０】
絶縁基板；
前記絶縁基板上に成長され、第１導電型にドープされた単結晶半導体の層であり、アクティブ領域を有し、前記アクティブ領域は該アクティブ領域を囲む絶縁体によって画成されている、単結晶半導体の層；
前記単結晶シリコンの一部を有する、第１導電型にドープされたウェル領域；
前記単結晶半導体の一部を有し、前記ウェル領域に隣接する、第２導電型にドープされたチャネル領域であり、当該チャネル領域及び前記ウェル領域はＰＮ接合を形成する、チャネル領域；
を有する接合型電界効果トランジスタであって：
前記アクティブ領域を画成する前記絶縁体は、その内部に、前記チャネル領域の少なくとも１つの側壁を、少なくとも前記チャネル領域と前記ウェル領域との間の前記ＰＮ接合まで露出させるように、前記アクティブ領域の複数の側面のうちの少なくとも１つに沿って形成されたトレンチを有し；
当該接合型電界効果トランジスタは更に：
前記チャネル領域の上方の前記アクティブ領域の表面上の絶縁層であり、ソース、ドレイン及びゲート用の開口を内部に有し、少なくとも前記ゲート用の開口は前記アクティブ領域の外周の外側まで延在する、絶縁層；
前記ゲート用の開口内の、そして前記トレンチを充填する、第１導電型の導電率増大不純物で高濃度にドープされたポリシリコンで形成されたゲートコンタクト；
前記ゲートコンタクトの下に位置し且つ前記ゲートコンタクトと電気的に接触する、第１導電型にドープされたゲート領域であり、前記ウェル領域と電気的に接触するように、前記チャネル領域の前記少なくとも１つの側壁に沿って延在するゲート領域；
前記ソース用の開口内に位置し、第２導電型の不純物で高濃度にドープされたポリシリコンで形成されたソースコンタクト；
前記ソースコンタクトの下に位置し、前記ゲート領域と電気的に接触するのを防止するのに十分な深さまで前記チャネル領域及び前記ウェル領域内に延在するソース領域；
前記ドレイン用の開口内に位置し、第２導電型の不純物で高濃度にドープされたポリシリコンで形成されたドレインコンタクト；
前記ドレインコンタクトの下に位置し、前記ゲート領域と電気的に接触するのを防止するのに十分な深さまで前記チャネル領域及び前記ウェル領域内に延在するドレイン領域；及び
前記ソース、ゲート及びドレインのポリシリコンコンタクトの各々の表面上に形成されたシリサイドであり、該ポリシリコンコンタクトの各々の抵抗を低下させ、且つＰ型ドープトポリシリコンのＮ型ドープトポリシリコンへの接続により生じるＰＮダイオードを短絡させるシリサイド；
を有する、接合型電界効果トランジスタ。
【請求項１１】
構造全体上に形成され、前記ソース、ゲート及びドレインのコンタクトに接触するように形成された開口を内部に有する誘電体層、及び該コンタクトを回路内の別のノードに接続するように該開口内に形成された複数の金属相互接続、
を更に有する請求項１０に記載のトランジスタ。
【請求項１２】
前記単結晶シリコンはエピタキシャル成長され、前記絶縁体はシャロートレンチアイソレーションであり、前記チャネル領域は、前記アクティブ領域の頂面からおよそ４０ｎｍ−５０ｎｍの位置にチャネル−ウェルＰＮ接合を有するように形成されている、
請求項１１に記載のトランジスタ。
【請求項１３】
前記アクティブ領域は４つの側面を有し、前記トレンチは、前記アクティブ領域の２つの対向する側面で、前記アクティブ領域を画成する前記絶縁体内まで下方にエッチングされ、それにより、前記ゲート領域は、該エッチングによって露出された前記アクティブ領域の両側で、少なくとも前記チャネル−ウェルＰＮ接合との電気的接触が為される箇所まで下方に延在している、
請求項１１に記載のトランジスタ。
【請求項１４】
前記ウェル領域内にあり、且つ前記チャネル−ウェルＰＮ接合の位置における前記ゲートコンタクトの下方にある、第１導電型にドープされた埋め込みゲート、
を更に有する請求項１１に記載のトランジスタ。
【請求項１５】
第１導電型の導電率増大不純物でドープされた半導体基板；
前記半導体基板上に成長され、第１導電型にドープされた単結晶半導体の層であり、長方形又は正方形のアクティブ領域を有し、前記アクティブ領域は該アクティブ領域を囲むシャロートレンチアイソレーションによって画成されている、単結晶半導体の層；
前記単結晶シリコンの一部を有する、第１導電型にドープされたウェル領域；
前記単結晶半導体の一部を有し、前記ウェル領域に隣接する、第２導電型にドープされたチャネル領域であり、当該チャネル領域及び前記ウェル領域は、前記アクティブ領域の頂面からおよそ４０ｎｍ−５０ｎｍの位置にＰＮ接合を形成する、チャネル領域；
前記チャネル−ウェルＰＮ接合の位置で前記ウェル領域内にある、第１導電型にドープされた埋め込みゲート、
を有する接合型電界効果トランジスタであって：
前記アクティブ領域を画成する絶縁体は、その内部に、前記チャネル領域の少なくとも１つの側壁を、少なくとも前記埋め込みゲート又は前記チャネル−ウェルＰＮ接合まで露出させるように、前記アクティブ領域の２つの対向する側面に沿って形成されたトレンチを有し；
当該接合型電界効果トランジスタは更に：
前記チャネル領域の上方の前記アクティブ領域の表面上の絶縁層であり、ソース、ドレイン及びゲート用の開口を内部に有し、少なくとも前記ゲート用の開口は前記アクティブ領域の外周の外側まで延在する、絶縁層；
前記ゲート用の開口内の、そして前記トレンチを充填する、第１導電型の導電率増大不純物で高濃度にドープされたポリシリコンで形成されたゲートコンタクト；
前記ゲートコンタクトの下に位置し且つ前記ゲートコンタクトと電気的に接触する、第１導電型にドープされたゲート領域であり、前記埋め込みゲート又は前記ウェル領域と電気的に接触するように、前記チャネル領域の前記少なくとも１つの側壁に沿って延在するゲート領域；
前記ソース用の開口内に位置し、第２導電型の不純物で高濃度にドープされたポリシリコンで形成されたソースコンタクト；
前記ソースコンタクトの下に位置し、前記ゲート領域と電気的に接触するのを防止するのに十分な深さまで前記チャネル領域及び前記ウェル領域内に延在するソース領域；
前記ドレイン用の開口内に位置し、第２導電型の不純物で高濃度にドープされたポリシリコンで形成されたドレインコンタクト；
前記ドレインコンタクトの下に位置し、前記ゲート領域と電気的に接触するのを防止するのに十分な深さまで前記チャネル領域及び前記ウェル領域内に延在するドレイン領域；及び
前記ソース、ゲート及びドレインのポリシリコンコンタクトの各々の表面上に形成されたシリサイドであり、該ポリシリコンコンタクトの各々の抵抗を低下させ、且つＰ型ドープトポリシリコンのＮ型ドープトポリシリコンへの接続により生じるＰＮダイオードを短絡させるシリサイド；
を有する、接合型電界効果トランジスタ。
【請求項１６】
絶縁基板上に半導体をエピタキシャル成長させ、且つ該半導体を第１導電型の不純物でドープしてウェル領域を形成する工程；
誘電体材料を用いて、前記ウェル領域内にアクティブ領域を画成する工程；
１つ以上のイオン注入を用いて前記ウェル領域内に第２導電型の導電率増大不純物を注入することによりチャネル領域を形成する工程であり、チャネル−ウェルＰＮ接合の深さがおよそ４０ｎｍ−５０ｎｍになりようにエネルギーレベルを設定する工程；
構造全体の頂部に、前記アクティブ領域の表面を覆うように、化学的気相成長法による二酸化シリコン層（以下、ＣＶＤ酸化物層）を堆積する工程；
前記ＣＶＤ酸化物層の頂面上に窒化シリコン層（以下、窒化物層）を形成する工程；
フォトレジストをスピンオン塗布し、マスキングし、且つ前記窒化物層及び前記ＣＶＤ酸化物層をプラズマエッチングすることにより、前記アクティブ領域に達するソース、ドレイン及びゲートのコンタクト開口を形成する工程；
古いフォトレジストを除去し、新たなフォトレジストをスピンオン塗布し、且つ埋め込みゲートを形成するためのイオン注入を行うことを可能にする開口を前記ゲートのコンタクト開口の上に画成するようにマスキングする工程；
イオン注入を用いて、前記ゲートのコンタクト開口の下方且つ前記チャネル−ウェルＰＮ接合のすぐ下に、第１導電型を有する埋め込みゲートを形成する工程；
古いフォトレジストを除去し、新たなフォトレジストをスピンオン塗布し、前記ソース及びドレインのコンタクト用開口を露出させ且つ前記ゲートのコンタクト用開口を露出させないようにマスキングする工程；
１つ以上のイオン注入を用いて、第２導電型の導電率増大不純物でドープされたソース領域及びドレイン領域を形成する工程であり、ゲート領域が形成されるときに短絡されることを防止するのに十分な前記アクティブ領域の頂面に対する深さ、を有するソース−チャネル接合及びドレイン−チャネル接合、を構築するのに十分なエネルギーレベルを使用する工程；
残存したフォトレジストを剥離し、前記アクティブ領域の単結晶シリコンをエッチングすることなく前記アクティブ領域の外側の二酸化シリコンフィールド酸化物をエッチングするよう、前記ソース、ゲート及びドレインのコンタクトコンタクト用開口を介して選択的にプラズマエッチングすることにより、前記アクティブ領域の少なくとも１つの壁部を露出させる工程であり、前記チャネル−ウェルＰＮ接合又は前記埋め込みゲートを露出させるのに十分な長さでエッチングする工程；
前記トレンチ及び前記コンタクト用開口を充填するように、構造全体の表面上にポリシリコンを堆積する工程；
化学的機械的研磨を用いて、余分なポリシリコンを前記窒化物層まで研磨除去することにより、個別のソース、ゲート及びドレインのコンタクトを形成する工程；
新たなフォトレジストをスピンオン塗布し、前記ゲートコンタクトを露出させるようにマスキングする工程；
イオン注入を用いて、前記ゲートコンタクトを第１導電型の導電率増大不純物でドープする工程；
残存したフォトレジストを剥離し、新たなフォトレジストをスピンオン塗布し、前記ソース及びドレインのコンタクトを露出させるようにマスキングする工程；
イオン注入を用いて、前記ソース及びドレインのコンタクトのポリシリコンに第２導電型の導電率増大不純物を注入する工程；
注入された導電率増大不純物を活性化すること、及び、前記ソース、ドレイン及びゲートのコンタクトのポリシリコンから前記アクティブ領域の単結晶シリコン内に導電率増大不純物を拡散させ、前記ソース領域及びドレイン領域と、前記トレンチ内のポリシリコンと接触する前記チャネル領域の前記側壁に沿って下方に延在して前記ウェル領域と直接あるいは前記埋め込みゲートを介して電気的に接触するゲート領域と、にオーミックコンタクトを形成すること、に十分な高さの温度及び十分な長さの期間で構造全体をアニーリングする工程；
前記ソース、ゲート及びドレインのコンタクトの頂面にチタンシリサイドを形成する工程；
構造全体上に誘電体層を堆積し、該誘電体層内に、前記ソース、ゲート及びドレインのコンタクトとの電気的接触を可能にする開口を形成する工程；及び
該開口を充填するように金属を堆積し、マスキングし、前記ソース、ゲート及びドレインのコンタクトへの電気接続を可能にする相互接続を形成するように前記金属をエッチングする工程
を有する、接合型電界効果トランジスタを製造する方法。
【請求項１７】
前記アクティブ領域を画成する工程は、シャロートレンチアイソレーションを使用することを有する、請求項１６に記載の方法。
【請求項１８】
基板層上にウェル領域を形成する工程；
前記ウェル領域上にチャネル領域を形成する工程；
前記チャネル領域上に、前記チャネル領域を囲み且つ前記ウェル領域と接触するゲート領域を形成する工程；
を有する、接合型電界効果トランジスタを製造する方法。
【請求項１９】
前記ゲート領域上にゲートコンタクト領域を形成する工程、
を更に有する請求項１８に記載の方法。
【請求項２０】
前記ゲートコンタクト領域は、前記ゲート領域を囲み且つ前記ウェル領域と接触する、
請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、接合型電界効果トランジスタ（junction  field  effect  transistor；ＪＦＥＴ）に関する。
【背景技術】
【０００２】
接合型電界効果トランジスタ（ＪＦＥＴ）は、半導体基板内の、フィールド酸化物によって囲まれたアクティブ領域に形成される。アクティブ領域内にはウェルと呼ばれる導電性領域が形成され、ウェルはバルク基板とともにＰＮ接合を形成する。このＰＮ接合はバックゲートと呼ばれ、様々な目的のためにバイアスをウェルに印加し得るように、ウェルへの表面コンタクトを形成するのが標準的である。ウェルへのこの別個のコンタクトは、チップ面積を費やし、ウェハ上に形成し得るデバイスの総数を低減してしまう。
【０００３】
ウェル内には導電チャネル領域が形成され、チャネル領域には導電性のソース領域、ドレイン領域及びゲート領域が形成される。これらのソース領域、ドレイン領域及びゲート領域は、チャネル領域とＰＮ接合を形成する。本出願の出願人によって先に出願された特許出願の対象でもある新たな種類のプロセス及び構造においては、これらのソース、ドレイン及びゲートの領域は非常に浅くされる。ソース、ドレイン及びゲートの領域の各々が表面コンタクトを有する。
【０００４】
ＪＦＥＴは、ソースコンタクトとドレインコンタクトとの間の電流を選択的にスイッチするよう機能する。これは、電流が望まれないときにピンチオフを生じさせ、電流が望まれるときにチャネルを開くように、ソース及びドレインに適切な電圧を印加し且つゲートコンタクトにバイアス電圧を印加することによって行われる。ピンチオフは、ゲート−チャネル接合からの空乏領域と、チャネル−基板接合からの空乏領域とが接触し、チャネル内の少数キャリアの欠乏のために電流が遮断される状態である。ｎチャネルのエンハンスメントモードＪＦＥＴにおいては、チャネルを開いて導通させるよう上記の空乏領域を互いに接触させなくするのに十分な正電圧までゲートがバイアスされるとき、電流が流れる。ピンチオフは、ゲートを接地電圧又は負電圧に保持することによって達成される。ソース−ドレイン間バイアスが印加され且つゲート電圧がピンチオフ電圧未満であるときに正常に導通するディプレッションモードデバイスも利用可能である。これらのデバイスにおいて、ゲートは、電流を遮断するようにピンチオフを生じさせるのに適した電圧に駆動されなければならない。
【０００５】
これらのデバイスは全て、設計通りの動作のため、浅いＰＮゲート−チャネル接合の適切な処理を必要とする。この接合が短絡されると、そのデバイスは正常な４端子ＪＦＥＴとして動作しない。
【０００６】
ＪＦＥＴの製造において、アクティブ領域を含む構造全体上に二酸化シリコン層を堆積する種類のプロセスが存在している。ソース、ドレイン、ゲート及びバックゲートの表面コンタクトが形成されることになるところで、この酸化物層内に開口がエッチング形成される。しかし、この層は薄いものであり、開口のエッチングに用いられるプロセスは、オーバーエッチングし、アクティブ領域の端部でフィールド酸化物を浸食し、それによりアクティブ領域の側壁を露出させてしまい得る。このオーバーエッチングが相当に悪いものである場合、ゲート−チャネル接合、ソース−チャネル接合及びドレイン−チャネル接合のＰＮ接合が露出され得る。その後、表面コンタクトを形成するためにこれらの開口内に導電性の多結晶シリコン（以下、ポリシリコン）又は金属を堆積するとき、ゲート−チャネル接合、ソース−チャネル接合及びドレイン−チャネル接合のＰＮ接合は短絡され得る。このことは、デバイスを動作不能にし得るが、バックゲートの表面コンタクトを排除することに弾みをつけるものとしても用いられ得る。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
バックゲートの表面コンタクトを排除し得る接合型電界効果トランジスタ、及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の教示は、ゲート表面コンタクト用の開口をエッチングするときにチャネル−ウェルＰＮ接合を露出させるように、アクティブ領域の外側のフィールド酸化物を意図的にオーバーエッチングし、その後、この開口内にＰ＋ポリシリコンを堆積するものである。Ｐ＋ポリシリコンは、開口を充填するとともに、図１に示すように、アクティブ領域の外側のノッチ（切り込み部）内へと溢れ出る。Ｐ＋ポリシリコンからの導電率増大不純物が、拡散によってチャネル領域内に押し込まれ、Ｐ＋ゲート領域を形成する。オーバーエッチングにより、Ｐ＋ゲート領域は、チャネル領域の露出された側壁に沿って下方に延在し、チャネル−ウェルＰＮ接合に接触する。これにより、チャネル−ウェルＰＮ接合は短絡され、ウェルへの表面コンタクトが不要になる。このように形成されたデバイスにおいては、チャネル−ウェル接合と接触するのに十分な深さまで延在して該接合を短絡させるゲート領域により、ウェルは常にゲートと同一のバイアス電圧を有する。これにより、通常の４端子ＪＦＥＴが３端子デバイスに変化される。
【０００９】
ここで教示するように構築されたＪＦＥＴの場合、ゲート領域がアクティブ領域を超え、フィールド酸化物内にエッチングされたノッチ内に落ち入るときにゲート領域がチャネル領域の側壁に沿って下方に延在するので、ウェルは常にゲート領域と同一のバイアスを有することになる。これによりチャネル−ウェルＰＮ接合が短絡されるので、ウェルはゲートと同一のバイアスを有するようになる。故に、ゲート−チャネルＰＮ接合が順バイアスされるとき、チャネル−ウェルＰＮ接合も順バイアスされる。このことは、エンハンスメントモードデバイスにおいて、これら２つのＰＮ接合の周りの空乏領域が大きさ的に小さくなり、チャネルを通る導電経路を開くことを意味する。一般的に、本発明の教示に従ったデバイスにおいてチャネルを流れる電流は、ゲート−チャネル接合が順バイアスされ且つウェルが接地される通常の４端子エンハンスメントモードＪＦＥＴの場合の約２倍になる。ウェルが接地されるときには、チャネル−ウェルＰＮ接合への効果はなく、その空乏層は、チャネル領域内に広がって少数キャリアのチャネル領域の一部を空乏化してしまう。このチャネル容積部分はソースとドレインとの間の電流を導通しない。ここで教示される３端子デバイスにおいては、ゲート−チャネル接合が順バイアスされるとき、チャネル−ウェル接合も順バイアスされる。これが意味するのは、４端子デバイスにおいてはチャネル−ウェル接合の周りの空乏領域によって費やされるのが通常であるチャネル領域の容積が、３端子デバイスにおいては空乏領域によって費やされず、導通に利用可能になるということである。故に、３端子エンハンスメントＪＦＥＴにおいては、デバイスをピンチオフから抜け出させるのに十分なレベルにゲートがバイアスされるとき、およそ２倍のソース−ドレイン電流が流れ、相互コンダクタンス（ソース−ドレイン電流の変化を、ソース−ドレイン電流の変化を生じさせたゲート電圧の変化で割ったもの）が２倍になる。代替的な一実施形態において、半導体ウェルの下の材料は絶縁体とし得る。これらの実施形態において、絶縁基板から開始し、その上に半導体領域がエピタキシャル成長によって形成される。この半導体領域はウェルを形成するようにドープされ、ウェルの一部をアクティブ領域として画成するようにフィールド酸化物が形成される。本発明の教示に従った構造を形成するプロセスは後述する。ウェル−基板ＰＮ接合の排除により、該接合の寄生容量が排除される。これにより、デバイスは高速化される。
【００１０】
本発明は、バックゲートに付随する寄生容量とともに、バックゲートコンタクトとそれについての全ての設計ルールの許容範囲とによって費やされる面積を排除することを可能にする。バックゲートコンタクトの寄生容量の排除により、本発明の教示に従った構造は、４端子ＪＦＥＴより速いスイッチング速度を有する。これは、Ｐ＋バックゲートコンタクトのＰ−ウェルとの界面に付随する寄生接合容量が本構造により排除されるためである。さらに、絶縁基板上に構築された好適実施形態に係る構造は、Ｐ−ウェルとその下に位置するＮ−ドープされたバルク基板との間の接合の寄生接合容量をも排除し、それによりデバイスの最大スイッチング速度を高速化する。
【図面の簡単な説明】
【００１１】
【図１】本発明の教示に従って構築されたＪＦＥＴを示す断面図であり、Ｎチャネルデバイスのゲートポリシリコンを通り且つその下方でゲート領域、チャネル、Ｐウェル及び基板を通る、図２の切断線Ａ−Ａ’に沿ってとられた断面図である。
【図２】アクティブ領域を示す上面図であり、フィールド酸化物によって囲まれたアクティブ領域の境界を示し、且つゲート、ソース及びドレインのポリシリコン領域がアクティブ領域を横切ってどのように延在するかを示している。
【図３】従来のＪＦＥＴを示す概略図であり、典型的なディプレッションモードデバイスにおいて、電流をソースからドレインにチャネルを介して流すためにゲート及びウェルがどのようにバイアスされるかを示している。
【図４】本発明に係る構造を使用することの、ゲート及びウェル領域の電圧条件への影響を例示する図である。
【図５】様々なソース−ドレイン電流動作条件と、本発明に係る３端子エンハンスメントモードＪＦＥＴデバイスにおいて該条件を生じさせるフロントゲートバイアスとを例示する表である。
【図６】附録Ａの処理工程１−４の結果を示す図であり、図６（Ｄ）はアクティブ領域の上面図、図６（Ａ）は図６（Ｄ）の切断線ＡＡ’に沿った断面図、図６（Ｂ）は図６（Ｄ）の切断線ＢＢ’に沿った断面図、図６（Ｃ）は図６（Ｄ）の切断線ＣＣ’に沿った断面図である。
【図７】処理工程５を実行して、ＣＶＤ酸化物及び窒化物層を堆積し、それを研磨した後の構造の状態を示す図であり、図７（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図７（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。
【図８】処理工程６を実行して、ゲート、ソース及びドレインのコンタクト用の窓を開けた後の構造の状態を示す図であり、図８（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図８（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。
【図９】処理工程７を実行して、マスキング及びイオン注入により埋め込みゲートを形成した後の構造の状態を示す図であり、図９（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図９（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。
【図１０】処理工程９を実行して、マスキング及びイオン注入によりＮ＋ソース及びドレイン領域を形成した後の構造の状態を示す図であり、図１０（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図１０（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。
【図１１】処理工程１１を実行して、フィールド酸化物を選択的にエッチングし、アクティブ領域の単結晶シリコンの側壁を露出させた後の構造の状態を示す図であり、図１１（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含む。
【図１２】処理工程１２を実行して、構造全体上にアンドープのポリシリコンを堆積させた後の構造の状態を示す図であり、図１２（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含む。
【図１３】処理工程１３を実行して、余分なポリシリコンを研磨除去し、分離されたソース、ドレイン及びゲートのコンタクトを画成した後の構造の状態を示す図であり、図１３（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含む。
【図１４】処理工程１４を実行して、フォトレジストをスピンオン塗布し、そのマスキング及び現像を行ってゲートコンタクトのポリシリコンを露出させた後の構造の状態を示す図であり、図１４（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含む。
【図１５】処理工程１５を実行して、ソース及びドレインのポリシリコンコンタクトをＮ＋にドープし、ソース及びドレイン領域を形成した後の構造の状態を示す図であり、図１５（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含む。
【図１６】処理工程１６を実行してデバイスを完成させた後の構造の状態を示す図であり、図１６（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含む。
【発明を実施するための形態】
【００１２】
図１は、本発明の教示に従って構築されたＪＦＥＴを示す断面図であり、Ｎチャネルデバイスのゲートポリシリコン２０を通り且つその下方でゲート領域２８、チャネル領域１８、Ｐウェル１６及び基板１０を通る、図２の切断線Ａ−Ａ’に沿ってとられた断面図である。基板１０は、好ましくは例えばサファイア等の絶縁材料であるが、Ｐ型ドープトシリコンであってもよい。一部の実施形態において、基板１０は＜１００＞Ｎ型ドープトシリコンとし得る。以下において、基板１０は主として、その材料に拘わらず、単に基板と呼ぶ。ウェル１６、チャネル領域１８及びゲート領域２８は半導体でありさえすればよい。絶縁体からなる基板を有することは、ウェル−基板界面におけるＰＮ接合を排除し、それにより、それらに付随する寄生容量が除去されてデバイスが高速化されるので、実際に好ましいことである。
【００１３】
以下では基板を半導体として参照するが、当業者に理解されるように、これは、ウェルより下の基板として絶縁材料を含んでもよい。また、Ｎチャネルデバイスを示すが、本発明の教示はＰチャネルデバイスにも適用される。さらに、本発明の教示はエンハンスメントモードデバイス及びディプレッションモードデバイスの何れにも等しく適用可能である。
【００１４】
Ｎ型にドープされた基板１０は、内部にデバイスを形成するための半導体材料を提供する。この構造において、アクティブ領域１２（図２参照）は、該アクティブ領域を囲むフィールド酸化物１４の領域によって画成される。これは典型的にシャロートレンチアイソレーションである。この基板内には、Ｐ型にドープされたウェル１６（図１）が形成されている。従来のＪＦＥＴにおいては通常、このウェルは、該Ｐウェルが必要な電圧にバイアスされ得るように表面コンタクトを有している。本発明の場合、そのような表面コンタクトは不要である。図１の完全な説明は、フィールド酸化物の切り込み（ノッチング）の概念を十分に理解し得るように図２について簡単に説明した後に行う。
【００１５】
図２は、アクティブ領域の上面図すなわち平面図であり、フィールド酸化物１４によって囲まれたアクティブ領域の境界１２を示し、且つゲート、ソース及びドレインのポリシリコン領域がアクティブ領域を横切ってどのように延在するかを示している。ポリシリコン領域２０はゲートコンタクトを表している。このゲートポリシリコンを通る切断線Ａ−Ａ’が、図１に示した構造を定める切断線である。ゲートポリシリコン２０は、ゲートコンタクトを回路内のその他の端子に接続する相互接続としても使用されるため、アクティブ領域の境界を超えて延在している。このことは問題の一部である。ゲートポリシリコンはアクティブ領域の境界を超えて延在するので、ゲートコンタクト及び相互接続を形成するようにポリシリコンで充填されることになる開口をエッチングすることは、基板の表面に堆積された二酸化シリコン膜を貫通するようにエッチングすることを必要とする。問題となるのは、エッチャントがアクティブ領域の外で基板表面に到達するとき、エッチャントは一層の二酸化シリコンに遭遇し、自動的に停止しないことである。この問題は、本出願の出願人によるその他の発明において、二酸化シリコン膜の堆積前に基板全体上に窒化シリコン層を堆積することによって対処されている。この窒化シリコンはエッチングストッパとして機能する。この窒化シリコン膜を使用しない場合には、本発明を用いないＪＦＥＴ構造におけるオーバーエッチングは、基板表面で停止するようにエッチング時間を調整することによって防止される。エッチング速度は正確には予測できないため、また、エッチングされる膜が極めて薄いため、オーバーエッチングを回避することは困難である。本発明はこの問題を排除する。
【００１６】
ソースポリシリコンコンタクト２２及びドレインポリシリコンコンタクト２４もまた、アクティブ領域の境界を超えて延在している。ソース及びドレインとチャネルとの接合の短絡を防止するため、基板の種類に応じて様々な予防措置がとられる。絶縁基板の場合、図１０（Ａ）及び（Ｂ）に示されるように、ソース及びドレイン領域をアクティブ領域の表面から絶縁基板まで延在させるよう、十分なエネルギーでＮ＋ソース及びドレインのイオン注入を行う。半導体のＮ−基板の場合、Ｎ＋／Ｐ−のソース−チャネル接合（ソースの接合及びドレインの接合の双方に関して）がＰ＋バックゲートの下且つＰ−／Ｎ−のウェル−基板接合の上となり、Ｓ／Ｓ  Ｎ＋ポリ（図１０Ａの層４６及び５０）の下にＮ＋／Ｐ−／Ｎ−層ができるように、十分なエネルギーでＮ＋ソース及びドレインのイオン注入を行う。故に、Ｎ＋／Ｐ−のソース−チャネル接合又はドレイン−チャネル接合は、“包囲（ラップアラウンド）型”ゲート領域によって意図的な短絡が形成されるときに短絡されないように十分に深くなる。
【００１７】
再び図１を参照するに、ゲートコンタクト及び相互接続のための開口が形成されるとき、窒化物エッチングストッパ層は用いられず、エッチングは、チャネル−ウェルＰＮ接合２６を露出させるよう、あるいは少なくともそれと同じ高さとなるよう、フィールド酸化物内まで十分に深く進むことが許容される。このことは重要である。何故なら、こうでないと、チャネル−ウェルＰＮ接合２６をゲート領域と短絡させるという本発明の目的が達成され得ないためである。これを達成するため、ＰＮ接合２６までの、あるいはそれを超えての、下方へのフィールド酸化物のエッチングが達成された後、ゲートコンタクト及びゲート相互接続を形成するＰ＋ドープトポリシリコン２０を、それ用にエッチングされた開口内に堆積する。そして、拡散工程を実行し、Ｐ＋ポリシリコン２０が接触する全ての表面において、Ｐ＋ポリシリコンからＮ−にドープされたチャネル１８に不純物を押し込む。この拡散工程は、チャネル領域１８の露出表面に沿ってＰウェル１６に達するゲート領域を形成し、それによりＰＮ接合２６が短絡される。これにより、Ｐウェル１６は常にゲート領域２８と同一のバイアスを有するようになる。これは、Ｐウェル１６への別個の表面コンタクトを不要にし、該表面コンタクトの大きさと、このＰウェルコンタクト用の表面開口についての設計ルールの許容範囲によって費やされるチップ面積とを節減する。これにより、得られるＪＦＥＴの端子数は４から３に削減される。
【００１８】
図３は、本発明の教示を利用しない従来技術に係るＪＦＥＴを示す概略図である。この図は、典型的なエンハンスメントモードデバイスにおいて、電流をソースからドレインにチャネルを介して流すためにゲート及びウェルがどのようにバイアスされるかを示している。チャネル領域１８は、電流Ｉが流れる領域である。エンハンスメントモードデバイスにおいて、この電流は、ゲート領域２０がソース２２に対して約０．５Ｖ又はそれ未満の電圧だけ正の電圧にバイアスされるときに流れる。Ｐウェル１６は接地され、あるいはソースに対して正の電圧に駆動される。ゲート及びウェルのこの電圧条件により、エンハンスメントモードデバイスにおいて、接合２６及び３４の周りの空乏領域が引き込められ、それにより、デバイスはピンチオフから脱し、ソース２２とドレイン２４との間に、電流Ｉが流れる導電性チャネルが開かれる。これが、エンハンスメントモードＪＦＥＴのオン（ＯＮ）状態である。このエンハンスメントモードデバイスにおいて、ゲート２０及びＰウェルが接地されるとき、チャネル１８はピンチオフする。言い換えると、接合２６及び３４の空乏領域の端部３０及び３２が接触し、接合２６と３４との間に１つの連続した空乏領域を形成する。これが、エンハンスメントモードＪＦＥＴのオフ（ＯＦＦ）状態である。図４は、本発明に係る構造を使用することの、ゲート及びウェル領域の電圧条件への影響を概略的に示している。チャネル−ウェル接合２６と短絡したゲート領域により、ゲート領域２０には常に、ウェル領域と厳密に同一なバイアス電圧が印加されることになる。この短絡は配線３８によって表されている。
【００１９】
図５は、様々なソース−ドレイン電流動作条件と、本発明に係る３端子エンハンスメントモードＪＦＥＴデバイスにおいて該条件を生じさせるフロントゲートバイアスとを例示する表である。ケース１の場合、ＰＮ接合３４によって表されるフロントゲートにゼロバイアスが印加され、ＰＮ接合２６によって表されるバックゲートにもゼロバイアスが印加される。デバイスはエンハンスメントモードＪＦＥＴであるため、この状態においてはピンチオフ条件が成立し、ソース−ドレイン電流ｉはゼロ又はほぼゼロである。
【００２０】
ケース２は図３に示した従来技術の場合を表し、フロントゲートに＋０．５Ｖが印加され、バックゲートは接地されている。この場合、ソース−ドレイン電流はｉである。
【００２１】
ケース３は本発明の教示に従った場合であり、フロントゲートに＋０．５Ｖが印加され、バックゲートにも同一の＋０．５Ｖが自動的に印加されている。図４はこのケースを表している。このケースは２ｉのソース−ドレイン電流を生じさせる。ケース３において電流が２ｉである理由は、フロントゲート及びバックゲートの双方が順バイアスされるからである。これにより、空乏領域は接合２６及び３４の双方の周りで後退あるいは消失する。これは、電流が流れ得るチャネル内の容積を効率的に倍増させ、それに比例して抵抗を低減する。それにより、電流は、バックゲートが接地される従来技術のレベルの２倍まで増大される。当然ながら、従来技術に係る構造においても、バックゲート接合を順バイアスするようにバックゲートの表面コンタクトを用いることによって、２ｉの電流は達成可能である。
【００２２】
続いて、好適なエピ・オン・インシュレータの実施形態の構造及びプロセスを説明する。
【００２３】
附録Ａは、好適実施形態を構築するための処理工程と、工程番号と、その工程の結果を例示した図の番号とを示す表である。
【００２４】
図６は、附録Ａの処理工程１−４の結果を示しており、図６（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図６（Ｄ）はアクティブ領域の上面図である。図６（Ａ）は図６（Ｄ）の切断線ＡＡ’に沿ってとられた断面図である。図６（Ｂ）は図６（Ｄ）の切断線ＢＢ’に沿ってとられた断面図である。図６（Ｃ）は図６（Ｄ）の切断線ＣＣ’に沿ってとられた断面図である。図６は、１）絶縁基板１０上にシリコン（又は、その他の半導体）のＰ−ドープされたエピタキシャル層１６を成長させ；アクティブ領域の周りに、好ましくは当業者にＳＴＩと呼ばれるシャロートレンチアイソレーションによって、浅いトレンチ状のフィールド酸化物１４を形成することにより、アクティブ領域１２（典型的に４０−２０ｎｍ）を定め；且つチャネル領域１８を形成するためにＮチャネル注入を行った；後の好適実施形態の構築状態を示している。Ｎチャネル注入のエネルギーレベルは、得られるチャネル−ウェルＰＮ接合２２の深さがおよそ４０ｎｍになるように設定される。Ｎチャネル注入は、およそ１０１８ドーパント原子／ｃｍ３の濃度を達成するように行われる。注入エネルギーは、チャネル−基板接合８６を約４０−５０ｎｍの位置に構築するように設定される。ピンチオフ及びノーマリーオフ（エンハンスメントモード）動作が達成されるように、後に形成されるゲート領域の深さ及びドーピング濃度に調和される限りにおいて、その他の深さ及びドーピング濃度も選択可能である。チャネル及びゲート領域のドーピングレベルと、ゲート−チャネル接合及びチャネル−ウェル接合の深さとを適切に制御することにより、ディプレッションモードデバイスも形成され得る。典型的なチャネル注入は、ノーマリーオフＮチャネルＪＦＥＴに最適なドーピングプロファイルを達成するように、１５ｋｅＶで１Ｅ１３のドーズ量とした後に、３７ｋｅＶで４Ｅ１１のドーズ量を続けるものである。エピタキシャル層１６はＮチャネルＪＦＥＴのＰウェルとなるものであり、Ｎ型注入領域はＮチャネルＪＦＥＴのチャネル１８を形成するものである。
【００２５】
絶縁基板上にエピタキシャルシリコンを成長させるプロセスは周知である。
【００２６】
シャロートレンチアイソレーションは、アクティブ領域の周りのエピタキシャルシリコン内にトレンチをエッチングし、それをＣＶＤ二酸化シリコン（フィールド酸化物）で充填し、得られた構造を研磨して平坦化することを含む。これは、より正確に小さいアクティブ領域を画成することを可能にする。何故なら、フィールド酸化物が、アクティブ領域の周りのトレンチ内に堆積されるのではなく、アクティブ領域の周りに成長されるときには、酸化物の“バーズピーク”が形成されるが、それによるアクティブ領域内への浸食量の不確定さがないためである。
【００２７】
図７は、処理工程５を実行して、ＣＶＤ酸化物及び窒化物層を堆積し、それを研磨した後の構造の状態を示しており、図７（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図７（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図７（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。プロセスの工程５は絶縁材料４２の層の形成を伴う。絶縁材料４２は好ましくは、およそ５００−１０００ÅのＣＶＤ二酸化シリコン（以下、酸化物）である。酸化物層４２を堆積した後、該ＣＶＤ酸化物層の頂部に窒化物層４４が形成される。窒化物層４４はおよそ５０Åの厚さである。
【００２８】
図８は、処理工程６を実行して、ゲート、ソース及びドレインのコンタクト用の窓を開けた後の構造の状態を示しており、図８（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図８（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図８（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。フォトレジストをスピンオンし、ソース開口４６、ゲート開口４８及びドレイン開口５０が形成されることになるところを定めるマスクを用いて現像する。そして、窒化物層４４及びＣＶＤ酸化物層４２をプラズマエッチングして、下方にアクティブ領域まで、ソース、ドレイン及びゲートの開口を形成する。これらの開口は、ポリシリコンを堆積した後にソース及びドレインの開口内のポリシリコンにＮ＋の導電率増大不純物をイオン注入し且つゲート開口内のポリシリコンにＰ＋の導電率増大不純物をイオン注入することによりソース、ゲート及びドレインのコンタクトが形成されることになるところを画成する。
【００２９】
ソース、ゲート及びドレインの開口のエッチングは、当該エッチング処理がアクティブ領域の外側のフィールド酸化物に到達したときに停止すべきである。ソース−チャネル接合又はドレイン−チャネル接合を短絡させることは望ましくないからである。なお、図８Ｄにおいて、ソース開口４６、ゲート開口４８及びドレイン開口５０は、アクティブ領域の周囲を超えて外側まで延在し、フィールド酸化物１４上に横たわっている。ソース、ゲート及びドレインの開口をエッチングするために用いられるプラズマエッチング処理は、ＣＶＤ二酸化シリコンを貫通するようにエッチングを行うので、引き続きフィールド二酸化シリコン内までエッチングする危険がある。該エッチングは、フィールド酸化物内まで十分に深くエッチングする場合、ソース−チャネル接合又はドレイン−チャネル接合を露出させるのに十分な深さでアクティブ領域の側壁を露出させ、不所望な短絡を生じさせ得る。本発明は、ゲート領域の下でチャネル−ウェル接合を短絡させることを教示するのみである。故に、ソース開口４６、ゲート開口４８及びドレイン開口５０を形成するためのプラズマエッチングは、フィールド酸化物に到達したときに停止されるべきである。これを行うため、エッチング処理により生成されるプラズマ内にシリコン原子が存在することを検知するプラズマエッチャーの能力を用いる。シリコン原子は、エッチング処理がＣＶＤ酸化物を貫通するエッチングを完了してアクティブ領域のシリコンと接触したときに、当該エッチングによって生成される混合プラズマ内に存在する。エッチング処理を停止させるこの処理は瞬間的ではないので、幾らかのオーバーエッチングが生じ得る。このオーバーエッチングがソース−チャネルＰＮ接合又はドレイン−チャネルＰＮ接合を短絡させることを防止するため、ソース−チャネルＰＮ接合又はドレイン−チャネルＰＮ接合は、従来技術に係るＪＦＥＴにおける通常のものより深くされる。
【００３０】
図９は、処理工程７を実行して、マスキング及びイオン注入により埋め込みゲートを形成した後の構造の状態を示しており、図９（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図９（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図９（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。フォトレジスト層５６をスピンオンし、この構造のうちのゲート開口４８の上方の領域を除く全領域をＰ＋イオン注入から保護するように現像する。そして、チャネル１８の直下に埋め込みゲート５４を形成するのに十分なエネルギーレベル及び濃度レベルで、Ｐ＋導電率増大不純物のイオン注入を行う。埋め込みゲート５４は、エンハンスメントモードデバイスにおいてゼロバイアスピンチオフの一層良好な制御を達成するために好ましいものであるが、一部の実施形態においては省略されることも可能である。このＰ＋埋め込みゲートのイオン注入は、チャネル注入の前又は後の何れに行ってもよく、典型的に、Ｐ型不純物の殆どがチャネル−ウェル接合２６の下に置かれるように約５０ｋｅＶ−２００ｋｅＶのエネルギーレベルでの一回又は複数回のイオン注入にて、ボロン又はＢＦ２を注入する。
【００３１】
図１０は、処理工程９を実行して、マスキング及びイオン注入によりＮ＋ソース及びドレイン領域を形成した後の構造の状態を示しており、図１０（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図１０（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図１０（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。フォトレジスト層をスピンオンし、ソース開口４６及びドレイン開口５０をＮ＋導電率増大イオン注入に露出させるようにマスキング及び現像を行う。ドーズ量はＮ＋導電性を確立するように設定される。エネルギーは、好ましくは、ソース領域６２及びドレイン領域６４がウェル１６を貫通して絶縁体１０まで延在するように設定される。これらのイオン注入は、チャネル−ウェル接合が意図的に短絡されたときに短絡することを回避するのに十分な深さを少なくとも有するソース−チャネル接合及びドレイン−チャネル接合を構築するのに十分なエネルギーレベル、又は、ソース及びドレイン領域が絶縁体に達するまで延在するのに十分なエネルギーレベルで行われなければならない。これは、ソース及びドレイン領域内でのフィールド酸化物の如何なる不測のオーバーエッチングもソース−チャネル接合又はドレイン−チャネル接合の短絡を生じさせないことを確実にする予防措置である。ソース及びドレイン領域は、必ずしも絶縁体まで延在する必要はない。しかし、ソース及びドレインのポリシリコンコンタクトがＮ＋導電型にイオン注入され、アニールによりＮ型不純物の一部がチャネル領域に押し込まれるときに、フィールド酸化物内へのＣＶＤ二酸化シリコン層４２のオーバーエッチングの如何なる可能性も、ソース−チャネル接合又はドレイン−チャネル接合の短絡を生じさせないように、ソース及びドレイン領域は十分に深くされるべきである。異なるエネルギーレベルでの複数のイオン注入工程と、短い（０．５秒−１秒）アニール工程とを用いて、不純物を活性化し、ソース及びドレイン領域の半導体格子内に組み込む。典型的には、ソース及びドレインのイオン注入は、ヒ素を用い、２０ｋｅＶ及び１００ｋｅＶでの総ドーズ量１Ｅ１５の複数のイオン注入によって行われる。アニール時間は典型的に、１０００℃にて５秒である。
【００３２】
図１１は、処理工程１１を実行して、フィールド酸化物を選択的にエッチングし、アクティブ領域の単結晶シリコンの側壁を露出させた後の構造の状態を示しており、図１１（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図１１（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図１１（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。図１１の状態に到達するよう、構造上に残存したフォトレジストを剥離する。そして、既知の高選択性プラズマエッチング処理を用い、アクティブ領域のエピタキシャル成長された単結晶シリコンの側壁を露出させるよう、ソース、ゲート及びドレインのコンタクト開口を介して、アクティブ領域の外側の二酸化シリコンフィールド酸化物をエッチングする。このエッチングの深さは、チャネル−Ｐウェル接合を露出させるのに十分でなければならず、典型的に約５０ｎｍである。図１１Ｂに示した例においては、このエッチングは、チャネル−ウェル接合２６だけでなく、Ｐ＋埋め込みゲートとＰウェル１６との間の接合２７をも露出させるのに十分な深さである。しかしながら、このエッチングは、チャネル領域の複数の側壁（又は、少なくとも１つの側壁）を少なくとも埋め込みゲート５４まで露出させるのに十分な深さであることを必要とするのみである。選択性エッチング処理のレシピは、A.A.Chambersの論文「Selectivity/Etch  Rate  Trade  off  in  Deep  and  High  A/R  Oxide  Etching」、Solid  State  Technology、2005年2月によって公開されている。なお、この論文をここに援用する。選択性エッチングは、アクティブ領域の両側にトレンチ６６を残しているが、バックゲートへの表面コンタクトを排除するためにゲート領域とウェル領域との間の内部接続を生じさせることには、チャネル領域の片側の側壁のみを埋め込みゲート又はチャネル領域とウェル領域との間のＰＮ接合まで露出させる選択性エッチングで十分である。
【００３３】
図１２は、処理工程１２を実行して、構造全体上にアンドープのポリシリコンを堆積させた後の構造の状態を示しており、図１２（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図１２（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図１２（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。先行工程にてアクティブ領域の周りにエッチングされたトレンチを、化学的気相成長によって、あるいはポリシリコンを堆積するのに適したその他のプロセスによって、アンドープのポリシリコンで充填する。このポリシリコンは、アクティブ領域の周りのトレンチを充填し、コンタクトホールを充填し、且つ窒化物層４４の上まで延在する厚さに堆積されることのみを必要とする。典型的に約２０００Åの厚さで十分である。
【００３４】
図１３は、処理工程１３を実行して、余分なポリシリコンを研磨除去し、分離されたソース、ドレイン及びゲートのコンタクトを画成した後の構造の状態を示しており、図１３（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図１３（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図１３（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。余分なポリシリコンを除去するために化学的機械的研磨プロセスを用いる。研磨は窒化シリコン研磨ストッパ層４４で停止する。余分なポリシリコンの除去により、分離されたソースコンタクト７０、ゲートコンタクト７２、及びドレインコンタクト７４が作り出される。代替的な実施形態は、ポリシリコンはＣＶＤ堆積中に自身を同じ高さに揃えるので、表面がかなり平坦になるように例えば４０００Åといった十分な厚さのポリシリコン層を堆積することを含む。このポリシリコン堆積の後、プラズマエッチバックを用いて余分なポリシリコンを窒化物層４４まで除去することにより、分離されたソース、ゲート及びドレインのコンタクトを画成する。
【００３５】
図１４は、処理工程１４を実行して、フォトレジストをスピンオンし、そのマスキング及び現像を行ってゲートコンタクトのポリシリコンを露出させた後の構造の状態を示しており、図１４（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図１４（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図１４（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。ゲートポリシリコンコンタクト７２と、アクティブ領域１２、チャネル領域１８及び埋め込みゲート５４を囲む図１４Ｂのポリシリコン６８とを露出させるように、フォトレジスト７６のマスキング及び現像を行う。そして、露出されたポリシリコンにＰ型の導電率増大不純物をイオン注入する。ゲートポリシリコン全体で、特に、アクティブ領域の何れかの側のトレンチ内の、図１４Ｂで８０及び８２で示した領域のポリシリコン全体で、良好な不純物分布を確保するよう、好ましくは、異なるエネルギーレベルの複数回のイオン注入を用いる。典型的な注入エネルギー及びドーズ量は、総ドーズ量５Ｅ１５のＢＦ２イオンを２０ｋｅＶ及び４０ｋｅＶの複数のイオン注入で注入するものである。ドーズ量は、ゲートコンタクトのポリシリコンをＰ＋にドープされた状態に残すように設定される。これは、アクティブ領域の、頂部のゲート領域と、露出されたチャネル領域の側壁のゲート領域の形成段階を設定する。後述の工程１６にて形成されるゲート領域は、下方に、露出されたチャネル領域及び埋め込みゲートの側壁まで延在し、ゲート領域をウェルに短絡させ、バックゲートを不要にする。
【００３６】
図１５は、処理工程１５を実行して、ソース及びドレインのポリシリコンコンタクトをＮ＋にドープし、ソース及びドレイン領域を形成した後の構造の状態を示しており、図１５（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図１５（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図１５（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。先ず、古いフォトレジストを剥離する。新たなフォトレジストをスピンオンし、ソースポリシリコンコンタクト７０及びドレインポリシリコンコンタクト７４を露出させるようにマスキング及び現像を行う。そして、ソース及びドレインのポリシリコンコンタクトをＮ＋にドープするような濃度レベルで、Ｎ型の導電率増大不純物をイオン注入する。このイオン注入は、ソース及びドレインのポリシリコンコンタクト全体で良好な不純物分布を確保するため、異なるエネルギーレベルの複数回のイオン注入で行うことができる。結果として、Ｎ＋ドープトポリシリコンのソースコンタクト７０、及びＮ＋ドープトポリシリコンのドレインコンタクト７４が得られる。
【００３７】
図１６は、処理工程１６を実行して、Ｎ＋及びＰ＋のドープトポリシリコンをアニールし、浅いゲート接合とチャネル−ウェル接合を短絡させるゲート領域とを形成した後の構造の状態を示しており、図１６（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を含んでいる。図１６（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図１６（Ｄ）の平面図内の切断線ＡＡ’、ＢＢ’、ＣＣ’に沿ってとられた該構造の断面図である。工程１４にてゲートポリシリコンコンタクト７２をＰ＋にイオン注入し、ソースポリシリコンコンタクト７０及びドレインポリシリコンコンタクト７４にＮ＋不純物をイオン注入した後、不純物は、活性化して浅いゲート接合と、ゲート領域と、ソース及びドレインのオーミックコンタクトとを形成するようにアニールされなければならない。
【００３８】
ゲート領域と浅いゲート接合とを形成するため、構造は、注入された不純物を活性化するため、１秒又はそれ未満の時間、９００℃でアニールされる。このアニール工程により、ゲートコンタクト７２内のＰ型不純物は、図１６Ａ及び図１に２８で示すように、アクティブ領域の頂部及び露出された側壁のチャネル内に拡散する。このＰ＋ゲート領域は、Ｐ＋埋め込みゲート５４と接触することによってチャネル−ウェル接合２６（図１）を短絡させ、それにより、ゲート電圧が印加されるときに“ボトム”ゲート及び“トップ”ゲート（図１のＰＮ接合３４がトップゲート、図１のＰＮ接合２６がボトムゲートである）の双方がチャネルの相互コンダクタンスを変調するような３端子デバイスが形成される。トップゲート及びボトムゲートは、これらのＰＮ接合３４及び２６の各々を取り囲む空乏領域内にチャネル領域のどれだけがあるかを制御することによって、ソース端子とドレイン端子との間に電流が存在するかを制御する。ＰＮ接合３４及び２６の各々が順バイアスに向けて徐々に正電圧を印加されるとき、各接合の周りの空乏領域の境界は接合の方に移動し、それにより、チャネル１８のうちの一層多くが導通のために解放される。トップゲートに、接合３４を順バイアス状態に向けて変化させるゲート電圧が印加されるとき、ボトムゲート２６も順バイアス状態に向かって変化する。トップゲート及びボトムゲートの何れの周りの空乏領域も縮小し、およそ２倍の大きさのチャネル断面積を電流導通のために開く。それにより、相互コンダクタンスもおよそ２倍になる。
【００３９】
ゲート領域によるチャネル−ウェルＰＮ接合２６の短絡はまた、ウェル１６への表面コンタクトを不要にする。それにより、さもなければウェル１６への表面コンタクトによって費やされるであろう相当の表面積が節減される。
【００４０】
アニール工程はまた、ソース及びドレインのコンタクトからのＮ型導電率増大不純物を、その下のアクティブ領域のソース及びドレイン領域に拡散させ、その領域のオーミックコンタクトを形成する。図１６はまた、ＪＦＥＴデバイスのソース、ゲート及びドレインのコンタクトを回路内の別のノードに結合するＮ＋及びＰ＋のポリシリコン配線の各々の頂部に、シリサイド層８６を形成した後の構造の状態を表している。各ＪＦＥＴのソース、ゲート及びドレインを、回路内の別のノードに接続する処理においては、時々、Ｐ＋ポリシリコン配線がＮ＋ポリシリコン配線に結合されることがある。これは、ダイオード特性とデバイスを低速化し得る接合容量とを有する不所望の寄生素子を形成する。寄生ダイオード及び付随する寄生容量が形成されることを防止するため、各ポリシリコン配線の頂部にシリサイドが形成される。シリサイドは、従来手法においてのように、チタン層を堆積し、該チタン層が下地のポリシリコンと反応してシリサイドを形成するのに十分な時間にわたって該チタン層を約７００℃まで加熱し、そして残存したチタンをディッピングにより除去することによって形成される。
【００４１】
最終工程群は：１）構造全体上にＳｉＯ２又はその他の好適誘電体の厚い層を堆積する工程；２）ポリシリコン配線へのコンタクト開口を形成する工程；３）ウェハ全体上に金属層を堆積する工程；４）回路の相互接続を画成するように金属層をエッチングする工程である。これによりデバイスが完成される。
【００４２】
ここで開示した好適実施形態及び代替実施形態との関連で本発明を開示したが、当業者には、本発明の精神及び範囲を逸脱するものではない、代替実施形態や、ここで開示された教示に対するその他の変更が認識されるであろう。そのような代替実施形態やその他の変更は全て、添付の請求項の範囲に含まれるものである。
【００４３】
【表１】
2010500765.tif 000003
2010500765.tif 000004
2010500765.tif 000005
【図１】
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【図２】
2010500765.tif 000007
【図３】
2010500765.tif 000008
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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2010500765.tif 000023
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