(57)【要約】  無線周波数信号のデジタル−アナログ変換のためのデジタル線形送信器は、無線装置の送信経路において、デルタシグマ（ΔΣ）デジタル−アナログ変換器（ＤＡＣ）と、加重信号デジタル−アナログ変調器と有している。ΔΣ  ＤＡＣは、オーバーサンプリングされた信号の下位ビットを変換するとともに、加重信号デジタル−アナログ変調器は、オーバーサンプリングされた上位ビットを変換する。送信器コアは、オーバーサンプリングされた変調デジタル信号を供給するコンポーネントを有し、次いで、対応するアナログ信号を生成するのに先立って、オーバーサンプリングされた信号の１次オーダーフィルタリングを行う。前記装置および方法は、無線ＲＦ装置の送信器コアアーキテクチャにおいて、アナログコンポーネントを減少させるとともに、デジタルコンポーネントを増加させる。
2010514279.tif 000002
【特許請求の範囲】
【請求項１】
無線周波数（ＲＦ）出力信号を送信する無線装置送信器であって、
前記送信器は、
変調デジタル信号を受信する入力ステージと、
ｉビットのサイズのオーバーサンプリングされた信号を形成するように、前記変調デジタル信号の周波数を増加させるオーバーサンプリングステージと
を具備し、
前記ｉは、１より大きい整数値であり、
前記送信器は、
前記ｉビットのオーバーサンプリングされた信号を受信するデジタル−アナログ変換器（ＤＡＣ）回路
を具備し、
前記ＤＡＣ回路は、オーバーサンプリングされた信号の下位ｊビットの１次オーダーデルタシグマ（ΔΣ）変換を実行するとともに、対応するアナログ信号を生成するように、オーバーサンプリングされた信号の上位ｉ−ｊビットの加重トランジスタ変換を実行し、
前記ｊは、１より大きく、かつ前記ｉよりも小さい整数値であることを特徴とする無線装置送信器。
【請求項２】
前記オーバーサンプリングステージは、少なくともアップサンプリング回路、再構成フィルタ回路、および前記ＤＡＣ回路を駆動する高周波数クロックを生成する、クロック変換器回路を具備することを特徴とする請求項１に記載の無線装置送信器。
【請求項３】
前記高周波数クロックを生成する前記クロック変換器回路は、低周波数を有する入力クロック信号を前記高周波数クロックに変換するように動作可能に配置された、位相同期ループおよびリングオシレータを具備することを特徴とする請求項２に記載の無線装置送信器。
【請求項４】
前記オーバーサンプリングステージは、電圧制御型オシレータ（ＶＣＯ）によって形成されるアナログコンポーネントを具備し、
前記クロック変換器回路は、少なくとも２つのクロック分周器と、レート変換回路とによって形成され、
前記ＶＣＯと、前記クロック変換器回路とは、前記ＶＣＯの出力が前記高周波数クロックを形成するように動作可能に配置されることを特徴とする請求項２に記載の無線装置送信器。
【請求項５】
前記入力ステージと、前記オーバーサンプリングステージとは、デジタル領域において動作することを特徴とする請求項１に記載の無線装置送信器。
【請求項６】
前記ＤＡＣ回路は、
オーバーサンプリングされた信号の下位ｊビットに対応する第１電流を生成するΔΣデジタル−アナログ変換器と、
上位ｉ−ｊビットを受信するとともに、ｉ−ｊ個の対応する電流を生成する加重トランジスタ・デジタル−アナログ変換器と
を具備することを特徴とする請求項１に記載の無線装置送信器。
【請求項７】
前記ＤＡＣ回路は、
第１電流とｉ−ｊ個の対応する電流との総和に対応する最終電流を生成する電流加算エレメントと、
フィルタリングされた最終電流信号を供給するように、最終電流を受信する１次オーダーフィルタリング回路を有する電流ミラー回路と
を具備することを特徴とする請求項６に記載の無線装置送信器。
【請求項８】
前記ＤＡＣ回路は、フィルタリングされた最終電流信号をアップ変換するミキサ回路を具備することを特徴とする請求項７に記載の無線装置送信器。
【請求項９】
無線装置送信器において、無線周波数（ＲＦ）出力信号を処理する方法であって、
前記方法は、
変調デジタル信号を受信するステップと、
ｉビットのサイズのオーバーサンプリングされた信号を得るように、前記変調デジタル信号をオーバーサンプリングするステップと
を具備し、
前記ｉは、１よりも大きい整数値であり、
前記方法は、
第１デジタル−アナログ変換スキームを使用して、ｊビットのオーバーサンプリングされた信号を第１アナログ信号に変換するステップを具備し、
前記ｊは、１よりも大きく、かつ前記ｉよりも小さい整数値であり、
前記方法は、
第２デジタル−アナログ変換スキームを使用して、ｉ−ｊビットのオーバーサンプリングされた信号を少なくとも１つの第２アナログ信号に変換するステップと、
最終アナログ信号を供給するように、第１アナログ信号と、少なくとも１つの第２アナログ信号とを混合するステップと、
前記最終アナログ信号の１次オーダーフィルタリングを実行するステップと
を具備することを特徴とする方法。
【請求項１０】
前記第１デジタル−アナログ変換スキームは、第１アナログ信号を供給するように、前記ｊビットのデルタシグマ（ΔΣ）デジタル−アナログ変換を有していることを特徴とする請求項９に記載の方法。
【請求項１１】
前記第２デジタル−アナログ変換スキームは、ｉ−ｊ個の第２アナログ信号を供給するように、ｉ−ｊビットの加重デジタル−アナログ変換を有していることを特徴とする請求項９に記載の方法。
【請求項１２】
前記第１アナログ信号と、少なくとも１つの第２アナログ信号とは、電流であることを特徴とする請求項９に記載の方法。
【請求項１３】
前記混合するステップは、最終電流を得るように、電流を加算するステップを有し、
前記最終電流は、最終アナログ信号に対応することを特徴とする請求項１２に記載の方法。
【請求項１４】
前記オーバーサンプリングするステップは、低周波数を有する入力クロック信号を高周波数クロックに変換するように動作可能に配置された、位相同期ループおよびリングオシレータを使用して、前記クロック周波数を増加させることによって遂行されることを特徴とする請求項９に記載の方法。
【請求項１５】
前記オーバーサンプリングするステップは、電圧制御型オシレータ（ＶＣＯ）によって形成されるアナログコンポーネントと、少なくとも２つのクロック分周器、およびレート変換回路によって形成されるクロック変換器回路とを使用して、前記クロック周波数を増加させることによって遂行され、
前記ＶＣＯと、前記クロック変換回路とは、前記ＶＣＯの出力が高周波数クロックを形成するように動作可能に配置されていることを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、無線周波数信号のデジタル−アナログ変換を有する無線通信に関する。さらに詳細には、本発明は、無線装置の送信経路におけるデルタシグマ型デジタル−アナログ変換器に関する。
【背景技術】
【０００２】
本出願は、引用により本明細書に組み込まれる、２００６年１２月２２日に提出された米国仮特許出願第６０／８７１，４８９号の優先権の利益を主張する。
【０００３】
長年の間、音声およびデータの移動通信を可能にする、無線装置が使用されている。そのような装置には、たとえば、携帯電話と、無線可能な携帯情報端末（ＰＤＡ）とが含まれる。無線装置は、バッテリ寿命を最大限にするため低電力であるとともに、革新的に縮小しつつあるフォームファクタの装置に納められるように小さいことが好ましい。図１は、そのような無線装置のコアコンポーネントの一般的なブロック図である。無線コア１０は、無線装置の特定用途機能を制御するためとともに、無線周波数（ＲＦ）送受信器チップ１４に対して音声またはデータ信号を供給および受信するための、ベースバンドプロセッサ１２を有している。ＲＦ送受信器チップ１４は、送信信号の周波数アップ変換と、受信信号の周波数ダウン変換とを担っている。ＲＦ送受信器チップ１４は、基地局または他の携帯装置からの送信信号を受信するための、アンテナ１８に接続された受信器コア１６と、アンテナ１８を介して信号を送信するための送信器２０とを有している。図１は、簡素化されたブロック図であるとともに、適切な動作または機能性を可能にするために必要とされ得る、他の機能ブロックを有することができることを、当業者は理解すべきである。
【０００４】
一般に、送信器コア２０は、送信のため、ベースバンドからの電磁信号を高い周波数にアップ変換することを担っているのに対して、受信機コア１６は、上記信号が受信機に到達した場合、その高い周波数を元の周波数帯域に戻すように、ダウン変換することを担っている（これらの処理は、アップ変換およびダウン変換（または、変調および復調）として、それぞれ知られている）。元の（またはベースバンド）信号は、たとえば、データ、音声、または動画であり得る。これらのベースバンド信号は、マイクまたはビデオカメラなどの変換器によって生成される、コンピュータによって生成される、または電子記憶装置から転送され得る。一般に、高い周波数は、ベースバンド信号よりも、広い範囲でかつ高い容量のチャンネルを提供する。さらに、高周波数ＲＦ信号は、空気中を伝播することができるため、ハードワイヤードまたはファイバのチャンネルと同様に、無線送信にも好んで使用される。これらの信号の全ては、一般に、電磁信号であるＲＦ信号と呼ばれる。それは、無線波伝播と通常関連する電磁気スペクトル内の電気および磁気の特性を有する波形である。
【０００５】
図２は、図１に示された送信器コア２０の既知のアーキテクチャを表す図である。図２に示されている、そのような送信器アーキテクチャ５０は、デジタル信号をハンドリングするデータ入力と、アンテナでの送信のためにアナログ信号を生成する出力とを有している。したがって、送信器アーキテクチャ５０は、デジタル回路とアナログ回路との両方を有する。
【０００６】
図２では、送信されるデータは、所定の利用に適した、同相／直交（ＩＱ）変調スキームを使用して、変調器５２によってデジタル変調される。変調器５２の機能は、信号データの直交するI相およびQ相を供給することである。このIQ変調は、周波数偏移変調（ＦＳＫ）、最小偏移変調（ＭＳＫ）、ガウス型最小偏移変調（ＧＭＳＫ）、位相偏移変調（ＰＳＫ）、二位相偏移変調（ＢＰＳＫ）、直交位相偏移変調（ＱＰＳＫ）、オフセット直交位相偏移変調（Ｏ−ＱＰＳＫ）、または他の適切なデジタル変調スキームであってよい。たとえば、広く使用される変調スキームは、移動通信のためのグローバルシステム標準に対する無線時分割多重接続（ＴＤＭＡ）プラットフォームにおける、ＧＭＳＫであるが、変調スキームは、暫定標準９５（ＩＳ−９５）に対する無線符号分割多重接続（ＣＤＭＡ）プラットフォームにおける、ＱＰＳＫまたはＯ−ＱＰＳＫであってもよい。変調器５２によってデジタル変調されると、信号のサンプリングレートは、より高いビットレート信号を供給する、アップサンプラ５４を介して増加する。典型的に、変調データ信号は、約４００ＫＨｚであるとともに、さらなる処理のため、アップサンプリングは、データをより高い周波数（たとえば、２６ＭＨｚ）に増加させる。アップサンプリングされると、データ信号は、低い周波数データ値に対して、データが正確な値になるように、再構成フィルタ５６を通過する。
【０００７】
次に、再構成されたデータ信号は、デジタルアーキテクチャがアナログアーキテクチャに移る時点を表す、デジタル−アナログ変換器（ＤＡＣ）５８を通過する。典型的に、ＤＡＣ５８を通る各エレメント５２は、クロック信号ｃｌｋによって駆動される。低い周波数のデジタル変調器５２は、クロック分周器６０を介してクロックされる（クロックは、Ｎで分周される。ただし、Ｎは、所定の利用、および所定の動作周波数に対して選択された整数値である。）ことを理解するべきである。したがって、ＤＡＣ５８の後のデータ信号は、アナログ信号である。そのようなアナログ信号は、ＤＡＣ５８に起因する雑音（ＤＡＣ５８におけるデジタル−アナログ変換処理で生じる信号の量子化によって発生する）のために、フィルタリングを必要とする。そのようなフィルタリングは、２〜４次オーダーフィルタ６２を介して、遂行されるとともに、典型的に、相互コンダクタンスセル、相互コンダクタンス−コンデンサフィルタ、金属酸化物シリコン−コンデンサ（ＭＯＳ−コンデンサ）フィルタ、抵抗−コンデンサ（ＲＣ）フィルタ、およびすでによく知られた構成で配置されたオペアンプ回路との組み合わせを備えている。そのようなフィルタ６２は、ＤＡＣ５８からの量子化雑音を減少させる役目をする。
【０００８】
次に、フィルタリングされた信号は、アンテナ上に駆動される前に、電圧−電流（Ｖ２Ｉ）変換器６４、ミキサ６６、および増幅器／出力ドライバ６８を順次通過する。この２〜４次オーダーフィルタリング６２を過ぎた後のプロセスは、線形直接変換、または線形アップ変換として知られている。基本的に、クロック（図示せず）は、ミキサで印加され、クロック周波数は、アンテナの外に印加される信号周波数に等しい。たとえば、所望のアンテナ信号が９００ＭＨｚにされるものである場合、ミキサに印加されるクロックは、９００ＭＨｚとなる。そのような線形アップ変換の実行は、典型的に、電圧を使用するよりも電流を使用する方が容易であるため、Ｖ２Ｉ変調器６４が使用される。線形アップ変換を有するいくつかの処理方法は、入力されたアナログ信号を単に使用することを含んでもよいことに留意すべきである。そのような場合、デジタルコンポーネント（すなわち、ＤＡＣおよびそれ以前のものを有するコンポーネント）は、不要である。それにかかわらず、Ｖ２Ｉ変調器６４は、純粋なアナログコンポーネントであるため、信号歪みを発生させる。すなわち、Ｖ２Ｉ変調器６４が電圧を電流に変換する場合、それらは、線形変換に対して正確な線形とはならない。むしろ、それらは、典型的に、そのような変換における、ある程度のレベルの歪みである。
【０００９】
現時点で、上述のフィルタリングおよびＶ２Ｉコンバージョンは、アナログ領域における機能を構成する。これは、それらがアナログ信号処理のために構成され、動作するとともに、典型的なアナログ回路の問題に悩まされるということを意味している。たとえば、回路の伝達関数は、同じチップ情報の同一の回路間で変動するとともに、チップからチップへと変動することがある。伝達関数の変動係数は、たとえば、その位相および通過帯域の形状などの特性に悪影響を及ぼす。さらに、製造コストの観点から、アナログ回路は、各プロセス生成に十分対応しない。一方、デジタル回路は、容易に拡張可能である。
したがって、混合回路は、アナログ回路によってサイズが決定づけられ、不必要に装置の領域を増加させる傾向がある。
【００１０】
したがって、信号品質を向上させるため、デジタル領域回路の数を最大限にするのと同時に、回路領域の消費を減少させる、無線送信器コアアーキテクチャを提供することが望まれている。さらなるデジタル領域回路の使用は、プロセス変動による性能変動を最小限にするのと同時に、拡張性の向上を可能にする。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、アナログ回路エレメントに依存する従来の送信器コアアーキテクチャの少なくとも１つの欠点を除去する、または軽減することである。
【課題を解決するための手段】
【００１２】
第１態様において、本発明は、無線周波数（ＲＦ）出力信号を送信する無線装置送信器を提供する。無線装置送信器は、入力ステージと、オーバーサンプリングステージと、デジタル−アナログ変換器（ＤＡＣ）とを有している。入力ステージは、変調デジタル信号を受信する。オーバーサンプリングステージは、前記変調デジタル信号の周波数を増加させ、ｉビットのサイズのオーバーサンプリングされた信号を形成する（ｉは、１よりも大きい整数値である）。デジタル−アナログ変換器（ＤＡＣ）回路は、前記ｉビットのオーバーサンプリングされた信号を受信し、オーバーサンプリングされた信号の下位ｊビットの１次オーダーデルタシグマ（ΔΣ）変換を実行するとともに、対応するアナログ信号を生成するために、オーバーサンプリングされた信号の上位ｉ―ｊビット加重トランジスタ変換（weighted transistor conversion）を実行する（ｊは、１よりも大きく、かつｉよりも小さい整数値である）。第１態様の実施例において、前記オーバーサンプリングステージは、少なくともアップサンプリング回路、再構成フィルタ回路、およびＤＡＣ回路を駆動する高周波数クロックを生成する、クロック変換器回路を有している。本実施例において、高周波数クロックは、低周波数を有する入力クロック信号を高周波数クロックに変換するように動作可能に配置された、位相同期ループおよびリングオシレータを有している。さらに、オーバーサンプリングステージは、電圧制御型オシレータ（ＶＣＯ）によって形成されるアナログコンポーネントを有するとともに、クロック変換器回路は、少なくとも２つのクロック分周器と、レートコンバージョン回路とによって形成されている。ＶＣＯおよびクロック変調器回路は、前記ＶＣＯの出力が前記高周波数クロックを形成するように動作可能に配置されている。
【００１３】
第１態様の他の実施例によれば、入力ステージおよびオーバーサンプリングステージは、デジタル領域において動作する。第１態様のさらなる実施例において、ＤＡＣ回路は、ΔΣデジタル−アナログ変調器と、加重トランジスタ・デジタル−アナログ変調器とを有している。ΔΣデジタル−アナログ変調器はオーバーサンプリングされた信号の下位ｊビットに対応する第１電流を生成する。加重トランジスタ・デジタル−アナログ変調器は、上位ｉ−ｊビットを受信するとともに、ｉ−ｊ個の対応する電流を生成する。本実施例において、ＤＡＣ回路は、電流加算エレメント、および電流ミラー回路を有している。電流加算エレメントは、第１電流と、ｉ−ｊ個の対応する電流との総和に対応する最終電流を生成する。電流ミラー回路は、フィルタリングされた最終電流信号を供給するために、最終電流を受信する１次オーダーフィルタリング回路を有している。さらに、ＤＡＣ回路は、フィルタリングされた最終電流信号をアップ変換するミキサ回路を有する。
【００１４】
第２態様において、本発明は、無線装置送信器において、無線周波数（ＲＦ）出力信号処理する方法を提供する。前記方法は、変調デジタル信号を受信するステップと、ｉビットのサイズのオーバーサンプリングされた信号を得るために、変調デジタル信号をオーバーサンプリングするステップ（ｉは、１よりも大きい整数値である）と、第１デジタル−アナログ変換スキームを使用して、ｊビットのオーバーサンプリングされた信号を第１アナログ信号に変換するステップ（ｊは、１よりも大きく、かつｉよりも小さい整数値である）と、第２デジタル−アナログ変換スキームを使用して、ｉ−ｊビットのオーバーサンプリングされた信号を少なくとも１つの第２アナログ信号に変換するステップと、最終アナログ信号を供給するために、第１アナログ信号と、少なくとも１つの第２アナログ信号を混合するステップと、前記最終アナログ信号の1次オーダーフィルタリングを実行するステップとを有している。
【００１５】
第２態様の実施例によれば、第１デジタル−アナログ変換スキームは、第１アナログ信号を供給するために、前記ｊビットのデルタシグマ（ΔΣ）デジタル−アナログ変換を有するとともに、第２デジタル−アナログ変換スキームは、ｉ−ｊ第２アナログ信号を供給するために、前記ｉ−ｊビットの加重デジタル−アナログ変換を有している。第２態様のさらなる実施例において、第１アナログ信号と、少なくとも１つの第２アナログ信号とは、電流であるとともに、前記混合するステップは、最終電流を得るために、電流を加算するステップを有し、前記最終電流は、最終アナログ信号に対応する。
【００１６】
さらに他の実施例において、前記オーバーサンプリングするステップは、低周波数を有する入力クロック信号を高周波数に変換するように動作可能に配置された、位相同期ループおよびリングオシレータを使用して、前記クロック周波数を増加させることによって遂行される。代替的に、オーバーサンプリングするステップは、電圧制御型オシレータ（ＶＣＯ）によって形成されるアナログコンポーネントと、少なくとも２つのクロック分周器、およびレート変換回路によって形成されるクロック変換器回路とを使用して、前記クロック周波数を増加させることによって遂行され、前記ＶＣＯ、および前記クロック変調器回路は、前記ＶＣＯの出力が高周波数クロックを形成するように動作可能に配置されている。
【００１７】
本願発明の他の態様および特徴は、添付の図面と併せて、本発明の特定の実施形態の以下の記載を検討することによって、当業者には明らかとなるだろう。
【００１８】
次に、添付の図面を参照しながら、単に例として本発明の実施例を記載する。
【図面の簡単な説明】
【００１９】
【図１】無線装置の既知のコアコンポーネントの一般的なブロック図である。
【図２】図１に示した送信器コアの既知のアーキテクチャを表す図である。
【図３】本発明による送信器コアの実施形態を表す図である。
【図４】本発明による、送信器コアの代替実施形態を表す図である。
【図５】図３および４に示したＤ／Ａ変換器およびミキサブロックのブロック図である。
【図６】図５に示したＤ／Ａ変換器およびミキサブロックをさらに詳細に示すブロックである。
【発明を実施するための形態】
【００２０】
概して、本発明は、無線ＲＦ装置の送信器コアにおけるアナログコンポーネントを減少させるとともに、デジタルコンポーネントを増加させるための装置および方法を提供する。
【００２１】
さらに詳細には、本発明は、図２の従来技術の送信器コアに使用されているＶ２Ｉ変調器および２〜４次オーダーアナログフィルタを除去することを追及する。Ｖ２Ｉ変調器は、送信信号に対して歪みを付加するとともに、チップ上の比較的大きな回路領域を占める。２〜４次オーダーアナログフィルタも、同様に、チップ上の大きな回路である。本発明の実施形態によれば、ＤＡＣにおける量子化ノイズの量を減少させることによって、Ｖ２Ｉ変調器および２〜４次オーダーフィルタを、送信コアから除去することができる。これによって、本発明は、チップサイズの縮小を向上させることにより、関連する製造コストを減少させることができる。
【００２２】
本発明では、用語「オーバーサンプリング」および「アップサンプリング」を使用する。オーバーサンプリングは、サンプリング周波数によって実際に要求される以上の何倍もの周波数で信号をサンプリングすることとして、定義される。アップサンプリングは、デジタル処理に関して定義され、データストリームは、補間を介して、たとえば４００ＫＨｚから２６ＭＨｚに引き上げられる。
【００２３】
ＤＡＣにおける量子化ノイズを減少させるために、本発明は、ＤＡＣのオーバーサンプリングを提供する。そのようなオーバーサンプリングは、デルタシグマ（ΔΣ）ＤＡＣを介して使用されるとともに、デルタシグマＤＡＣが、抽出データとともにより線形に動作するようにする。ΔΣ  ＤＡＣは、ΔΣ変調の既知の技術（本明細書ではさらに詳細には記載しない）を使用する。したがって、そのような量子化ノイズの減少は、さらに、１次オーダーフィルタリングステージのみが必要になるように、フィルタリング要件の低減も提供する。本発明は、さらに、１次オーダーフィルタリングおよびミキサコンポーネントを、ΔΣ  ＤＡＣと一体化させる。すなわち、ΔΣ  ＤＡＣは、オーバーサンプリングされた信号を受信するとともに、対応するアナログ信号の生成に先立ち、オーバーサンプリングされた信号の１次オーダーフィルタリングを実行する。
【００２４】
特に、図３の送信器コア１００を参照すると、図２の先行技術と変更がないコンポーネントには、同じ参照符号が用いられている。具体的には、送信されるデータは、従来通り、所定の利用に対して適した同相／直交（ＩＱ）変調スキームを使用して、変調器５２によりデジタル変調される。ＩＱ変調は、ＦＳＫ、ＭＳＫ、ＧＭＳＫ、ＰＳＫ、ＢＰＳＫ、ＱＰＳＫ、Ｏ−ＱＰＳＫ、または他の適切なデジタル変調スキームを含み得る。デジタル変調されると、信号のサンプリングレートは、アップサンプラ５４を介して増加する。例として、アップサンプリングが、さらなる処理のため、データを高い周波数（たとえば、２６ＭＨｚ）に増加させるように、変調データ信号は、約４００ＫＨｚであることが可能である。
【００２５】
アップサンプリングされると、データ信号は、データを低い周波数データ値に対して正確な値にする再構成フィルタ５６を通過する。再構成されたデータは、アナログ信号に変換されるとともに、ミックスされ、低雑音Ｄ／Ａ変調器およびミキサブロック１０２により、アナログ信号を送信周波数にアップ変換する。以下で詳細に記載されるように、低雑音Ｄ／Ａ変調器およびミキサブロック１０２は、ハイブリッドデジタル−アナログ変調器（ＨＤＡＣ）１０４と、一体型ミキサ１０６とを有する。しかし、本発明によれば、各回路エレメント５４，５６は、次に、クロック信号ｃｌｋ（クロック変換器回路１０８を通過する）によって駆動される。ｃｌｋ周波数においてデータ信号を効果的に受信するアップサンプラ５４に高周波数クロックｈｆ＿ｃｌｋを供給する、クロック変換器回路１０８の組み合わせは、オーバーサンプリングステージを形成する。低周波数デジタル変調器５２は、分周器６０を介してクロックされ（クロックは、Ｎで分周される）、アップサンプラ５４、再構成フィルタ５６、ならびにＤ／Ａ変換器およびミキサブロック１０２は、ｃｌｋよりも高い周波数を有する異なるクロックによって駆動される。
【００２６】
本実施形態のクロック変換器回路１０８は、クロック信号ｃｌｋを増加させるフィードバックループ内に構成された、位相同期回路（ＰＬＬ）１１０およびリングオシレータ１１２によって、形成される。したがって、高周波数クロック信号は、低周波数（たとえば、２６ＭＨｚ）を有する入力クロック信号ｃｌｋを高周波数クロックに変換するように動作可能に配置された、ＰＬＬ１１０およびリングオシレータ１１２によって、生成される。これによって、図２の先行技術の送信コアよりも高いサンプリングレートを可能にする。高周波数クロックは、元のクロック信号の数倍（例として、最初のクロックが、たとえば２６ＭＨｚで供給されたと仮定すると、１ＧＨｚ）となる。ＰＬＬ１１０およびリングオシレータ１１２の利点は、それらが、わずかなチップ領域を占める比較的小さい回路であることである。
【００２７】
クロック変換器回路は、代替的に、図４の代替送信コア２００に示されるように形成してもよい。図４において、クロック変換器回路２０２は、ローカルオシレータまたは電圧制御型オシレータ２０４と、Ｍ回路２０６による分周と、Ｌ回路２０８による分周とを有している。本実施形態において、電圧制御型オシレータ（ＶＣＯ）２０４は、所定の高周波数においてクロック信号ｈｆ＿ｃｌｋを生成して、オーバーサンプリングの適切なレベルを提供するために、使用される。実際は、すでにチップ上の送信ＶＯＣを、ＶＣＯ２０４として使用することができる。しかし、送信ＶＣＯは、クロック周波数ｃｌｋとは異なる周波数を供給する。そのような場合、レート変換器２１０は、変調器５２とアップサンプー５４との間に挿入される。レート変換器２１０は、Ｎで分周されたクロックｃｌｋと、Ｍで分周されたＶＣＯクロック出力とを受信する（Ｍは、０以外の整数値である）。レート変換器は、当該技術において既知であるとともに、あるクロック領域（すなわち、ＶＣＯ領域に対するｃｌｋ領域）から異なるクロック領域に信号を変換するために使用される。アップサンプラ５４と、残りの下流コンポーネントとは、Ｌで分周されたＶＣＯ出力を受信する（Ｌは、Ｍよりも大きい０以外の別の整数である）。図示されているように、信号分周器２０６，２０８と、ＶＣＯ２０４とともに、レート変換器２１０は、図３に示されたオーバーサンプリングステージに類似した、異なる実施を効果的に提供するように、組み合わされている。レート変換器２１０は、信号に雑音を付加し得るが、２ＧＨｚの範囲内で動作周波数が使用される場合、雑音レベルはわずかである。
【００２８】
図３または図４の実施形態のいずれかにおいて、オーバーサンプリングステージによって生成された増加クロック周波数は、同様に、低雑音Ｄ／Ａ変換器およびミキサブロック１０２のハイブリッドデジタル−アナログ変調器（ＨＤＡＣ）１０４を駆動する。ＩＱブロック変調器５２、アップサンプラ５４、および再構成フィルタ５６は、図２の先行技術と同じであるが、図３、４に例示されているように、ＨＤＡＣ１０４と、一体型ミキサ１０６とは、回路レベルで物理的に接続されることにより、一体化されている。この一体化は、図４に関してより詳述したように、低雑音Ｄ／Ａ変換器およびミキサブロック１０２を参照することにより、さらに説明される。低雑音Ｄ／Ａ変調器およびミキサブロック１０２の出力は、図２の先行技術におけるＤＡＣ５８によって生成されるアナログ信号よりも少ない雑音を有する、アナログ信号である。したがって、さらなるアナログフィルタリングの必要性は、除去される。次に、このアナログ信号は、そのまま出力ドライバ６８を通過する。
【００２９】
さらに図５を参照すると、図３および図４の低雑音Ｄ／Ａ変調器およびミキサブロック１０２のさらなる詳細が示されている。概して、ＨＤＡＣ１０４は、データ信号を、上位ビット（ＭＳＢ）部分と下位ビット部分とに分割する（両部分は、互いに独立して処理される）。オーバーサンプリングステージによって生成された増加クロック周波数は、ブロック１０２が、抽出データとともに高い線形性で動作するように、ＨＤＡＣ１０４によって使用される。本発明によれば、図４のＨＤＡＣ１０４は、２つの異なるタイプのデジタル−アナログ変換回路を有している。第１は、加重トランジスタＤＡＣであるとともに、第２は、ΔΣ  ＤＡＣ３０２である。加重トランジスタＤＡＣ３００は、前記データの上位ビット（ＭＳＢ＿ＤＡＴＡと呼ぶ）を各ビットに対応する個別の電流に変換する。ΔΣ  ＤＡＣ３０２は、前記データの下位ビット（ＬＳＢ＿ＤＡＴＡと呼ぶ）を単一の電流に変換する。これらの電流は、対応するアナログ信号を形成するため、一体型ミキサ１０６において共に付加され、次いで、一体型ミキサ１０６のミックス回路によってアップ変換される。データ信号がｉビットであり、かつＬＳＢ＿ＤＡＴＡがｊビットである場合、ＭＳＢ＿ＤＡＴＡはｉ−ｊビットである。
【００３０】
図６は、本発明による、図５に示した低雑音Ｄ／Ａ変換器およびミキサブロック１０２のさらなる詳細を例示するブロック図である。ΔΣ  ＤＡＣ３０２は、ＬＳＢ＿ＤＡＴＡ＿ｊに対応するアナログ信号（データ信号の下位ｊビットである）を供給するデルタシグマ変調器３１０と、ｊビットのＬＳＢ＿ＤＡＴＡ＿ｊに対応する単一の電流を供給する加重トランジスタエレメント３１２とを有している。図示されているように、デルタシグマ変調器３１０と、加重トランジスタエレメント３１２とは、公知に実装されているΔΣ変調技術と、低コストの相補性金属酸化膜半導体（ＣＭＯＳ）プロセスとを使用して、実装される。一般に、ΔΣ変調およびＣＭＯＳ実装の詳細は、半導体技術における当業者にはすでによく知られている。
【００３１】
加重トランジスタＤＡＣ３００は、信号遅延エレメント３１４と、加重トランジスタエレメント３１６とのペアをいくつか有している。各加重トランジスタエレメント３１６は、対応するＭＳＢ＿ＤＡＴＡによって活性化された場合に、その論理的位置に基づいて異なる電流を供給するように、異なるサイズであることが可能である。図６に示されているように、各ペアは、１つのＭＳＢ＿ＤＡＴＡ信号を受信するとともに、１つの電流を一体型ミキサ１０６に供給する。デルタシグマ変調器３１０は、固有の処理遅延を有しているため、信号遅延エレメント３１４は、ＭＳＢ＿ＤＡＴＡ信号の変換をＬＳＢ＿ＤＡＴＡ信号に実質的に一致させるために、に備えられている。この遅延の決定は、実装された回路設計の実験または解析／シミュレーションのいずれかを通して、得ることができる。
【００３２】
一体型ミキサ１０６は、加重トランジスタＤＡＣ３００、およびΔΣ  ＤＡＣ３０２によって、生成された電流を受信および付加して、最終電流を供給する、加算エレメント３２０を有している。加算エレメント３２０は、受信する集合電流に対応する単一の電流を供給することができる、既知の回路であることが可能である。最終電流は、１次オーダーフィルタとともに、図示されているように、トランジスタ３２２，３２４によって形成される電流ミラーによって受信される。１次オーダーフィルタは、抵抗３２６およびコンデンサを備えるＲＣ回路によって、形成されている。次に、フィルタリングされた最終アナログ電流信号が、ミキサエレメント３３０に供給される。図示してはいないが、ミキサエレメント３３０は、既知の受動ミキサまた能動ミキサ回路を用いて実装することができる。
【００３３】
図６に示されている本実施形態の一体型ミキサ１０６は、回路エレメント３２０，３２２，３２４，３２６，３２８，３３０を有している。しかし、一体型ミキサ１０６の任意の一部分は、図５に示されているＨＤＡＣ１０４の一部分として、備えることができることを留意すべきである。したがって、データ信号の下位ビットのみに対してデルタシグマ・デジタル−アナログ変換器を使用することによって、供給される電流の寄与は比較的小さいため、デルタシグマ・デジタル−アナログ変換器によって誘発される雑音は、システムにあまり影響しなくなる。下位ビット数の選択は、全体で所望される分解能と、回路によって誘発される雑音の許容量とに依存する。
【００３４】
図面に示されている実施形態の例示に関して、アップサンプリングビットに対する量子化雑音（すなわち、信号対雑音比（ＳＮＲ））は、非線形であるとともに、信号依存であることが分かる。ここで、ＳＮＲは、式１によって計算することができる。ただし、Ｎはビット数であり、ｆＳはサンプリング周波数であるとともに、ＢＷは信号帯域幅である。
【００３５】
【数１】
2010514279.tif 000003
【００３６】
ＧＳＭ標準に対して、以下の規格が確立されている。１００ＫＨｚの帯域幅に対して２０ＭＨｚにおける雑音フィルタリングを用いると、雑音は、８５ｄＢｍ−１０ｌｏｇ（１００ｋ）＝−１３５ｄＢｍ／Ｈｚよりも小さくなるはずである。３０ｄＢｍの出力に対しては、位相雑音は、−１６５ｄＢｃ／Ｈｚよりも小さくなるはずである。２０ＭＨｚにおけるＳＮＲは、３０−（−８５）＝１１５ｄＢよりも小さくなるはずである。１０ｄＢのマージンを許容すると、ＳＮＲは、ＧＳＭ認可帯域（ＬＢ）における２０ＭＨｚの雑音に対して、１２５ｄＢよりも小さくならないはずである。以下の表１に、１２５ｄＢの目標を満足するための、異なるビットサイズの信号に対するフィルタリング要件を、サンプリング周波数と組み合わせてまとめた。
【００３７】
【表１】
2010514279.tif 000004
【００３８】
２６ＭＨｚのサンプリング周波数を用いる８ビットの信号に対して、ＳＮＲは約７０ｄＢである。したがって、８ビットの信号は、２０ＭＨｚにおいて５５ｄＢのフィルタリング（３次オーダーフィルタリングによって提供される）を必要とする。１ＧＨｚのアップサンプリングを用いる８ビット信号に対して、ＳＮＲは、約８７ｄＢであるため、２０ＭＨｚにおいて３８ｂＢのフィルタリングを必要とする。このタイプのフィルタリングは、2次オーダーフィルタリングによって提供される。１ＧＨｚのサンプリング周波数を用いた１０ビットの信号に対して、ＳＮＲは、約９８ｂＢであるため、２０ＭＨｚにおいて２７ｄＢのフィルタリング（同様に、２次オーダーフィルタリングによって供給される）を必要とする。１ＧＨｚのサンプリング周波数を用いた１１ビットの信号に対して、ＳＮＲは、約１０５ｂＢであるため、２０ＭＨｚにおいて２０ｄＢのフィルタリングを必要とする。これは、１次オーダーフィルタリングによって提供することができる。表１から明らかなように、高周波数におけるオーバーサンプリングと、より多くのビット数によって表現された信号との組み合わせは、前記変換における雑音をより小さくするため、フィルタリング要件を緩和する。１次オーダーフィルタは、３次オーダーフィルタよりも非常に小さいため、その結果、回路領域の節約が顕著に得られる。
【００３９】
さらに図６の特定の例示的な実施形態に関して、ｉ＝１２ビットの信号を使用する例を説明する。１２ビットに対して、ＨＤＡＣ１０４は、８ビットの加重エレメントＤＡＣ３００と、４ビットのΔΣ  ＤＡＣ３０２とを有するように構成されている。したがって、ｊ＝４であるとともに、Δｆの帯域幅に対して、ｆＳ／２における１次オーダーΔΣのΔΣ変調（ＤＳＭ）雑音は、式２によって得られる。
【００４０】
【数２】
2010514279.tif 000005
【００４１】
さらに、ΔΣ変調によるｆＳ／２における雑音のＳＮＲは、式３によって得られる。
【００４２】
【数３】
2010514279.tif 000006
【００４３】
ｉ＝１２およびｊ＝４に対して、式２および式３を適用すると、ＳＮＲは、ｆＳ／２において１２４ｄＢである。第３世代パートナーシッププロジェクト（３ＧＰＰ）の場合、９２ｄＢの要件は、前記標準における最悪な事例であるため、本発明の実施形態は、これを満たす、または上回る。
【００４４】
したがって、本明細書で図示および記載した送信器コアアーキテクチャは、デジタル回路の数を最大化するアーキテクチャを表している。そのような送信器経路の構成は、本明細書でも記載した先行技術よりもアナログコンポーネントが少なくなるため、よりシンプルに実装されることを、当業者は理解するであろう。したがって、本発明は、電流加算のみを有効に使用するＤＡＣにおいてΔΣ変調を使用して、より高いビットレートを得る。これは、Ｖ２Ｉエレメントの必要性を省くとともに、フィルタリング要件を実質的に低減する。
【００４５】
上述の進歩性を有する送信器コアにおけるコンポーネントの記載は、包括的ではないとともに、当業者であれば、特定の構成が、選択された送信器アーキテクチャと、それに対して順守されている通信標準とに依存することを理解するであろう。さらに、本発明の上述の実施形態は、単に例示することを意図している。添付の特許請求の範囲によってのみ定義される本発明の範囲から逸脱しない限り、当業者は、特定の実施形態に対する代替物、変更物、および変形物を得ることができる。
【符号の説明】
【００４６】
５４  アップサンプラ
５６  再構成フィルタ
１００  送信器コア
１０４  ハイブリッドデジタル−アナログ変調器
１０６  一体型ミキサ
１１０  位相同期ループ
１１２  リングオシレータ
２０６，２０８  分周器
３００  加重トランジスタＤＡＣ
３０２  ΔΣ  ＤＡＣ
ｃｌｋ  クロック信号
ＶＣＯ  電圧制御型オシレータ
【図１】
2010514279.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2010514279.tif 000013
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