(57)【要約】  ダイオード等のステアリング素子と２つ以上の誘電アンチヒューズとが直列する多段の一度だけプログラム可能なメモリセルを製造し、プログラムし、かつ検知する方法を説明する。アンチヒューズは厚みが異なる場合と、誘電材料の誘電率が異なる場合と、厚みと誘電率の両方が異なる場合とがある。アンチヒューズとプログラミングパルスの選択にあたっては、セルをプログラムするときにただ１つのアンチヒューズで最大の電圧降下が起こり、他のアンチヒューズではある程度の漏洩電流を許すようにする。実施形態によっては電圧降下が最大のアンチヒューズが降伏し、他のアンチヒューズは原状を保つ。このようにアンチヒューズを個別に降伏させることで、２つ以上のアンチヒューズを備えるメモリで３つ以上の一意なデータ状態を達成することができる。
2010541252.tif 000002
【特許請求の範囲】
【請求項１】
ステアリング素子、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層を備えるメモリセルをプログラムする方法であって、前記ステアリング素子、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層はいずれも、第１の導体と第２の導体との間に直列に配置される方法において、
前記第１の導体と前記第２の導体との間に前記第１の誘電アンチヒューズ層に絶縁破壊を引き起こす第１のプログラミングパルスを印加するステップを方法。
【請求項２】
請求項１記載の方法において、
前記第１のプログラミングパルスは、前記第２の誘電アンチヒューズ層に絶縁破壊を引き起こさない方法。
【請求項３】
請求項１記載の方法において、
前記第２の誘電アンチヒューズ層を降伏させるため、前記第１および第２の導体間に第２のプログラミングパルスを印加するステップをさらに含む方法。
【請求項４】
請求項１記載の方法において、
前記ステアリング素子は、トランジスタである方法。
【請求項５】
請求項１記載の方法において、
前記ステアリング素子は、ダイオードである方法。
【請求項６】
請求項５記載の方法において、
前記メモリセルは、前記第１の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層との間に配置された導電層をさらに備える方法。
【請求項７】
請求項６記載の方法において、
前記第１のプログラミングパルスを印加するステップのときに、前記メモリセルを通る電流に電流制限が適用される方法。
【請求項８】
請求項６記載の方法において、
前記第１の導体と前記第２の導体との間に第１の読み出し電圧を印加するステップと、
前記第１の読み出し電圧を印加するときに、第１の読み出し電流を検知するステップと、をさらに含み、
前記第１の読み出し電流は、前記メモリセルに蓄積される第１の情報データビットに相当する方法。
【請求項９】
請求項８記載の方法において、
前記第１の情報データビットに基づき、より高い電圧値または低い電圧値に設定される第２の読み出し電圧を、前記第１の導体と前記第２の導体との間に印加するステップと、
前記第２の読み出し電圧を印加するステップのときに、第２の読み出し電流を検知するステップと、を含み、
前記第２の読み出し電流は、前記メモリセルに蓄積される第２の情報データビットに相当する方法。
【請求項１０】
請求項６記載の方法において、
前記第１の誘電アンチヒューズ層は、前記第２の誘電アンチヒューズ層より厚い方法。
【請求項１１】
請求項１０記載の方法において、
前記第１の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層は、同じ誘電材料からなる方法。
【請求項１２】
請求項６記載の方法において、
前記第１の誘電アンチヒューズ層は第１の誘電材料を備え、前記第２の誘電アンチヒューズ層は第２の誘電材料を備え、前記第１の誘電材料は前記第２の誘電材料の誘電率とは大幅に異なる誘電率を有する方法。
【請求項１３】
請求項１２記載の方法において、
前記第１および第２の誘電アンチヒューズ層のうちのいずれか一方は、二酸化ケイ素を備える方法。
【請求項１４】
請求項１３記載の方法において、
前記二酸化ケイ素は、成長させられる方法。
【請求項１５】
請求項１２記載の方法において、
前記第１および第２の誘電アンチヒューズ層のうちのいずれか一方は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、Ｔａ2 Ｏ5 、またはこれらの混合物を有する方法。
【請求項１６】
請求項６記載の方法において、
前記第１の誘電アンチヒューズ層または前記第２の誘電アンチヒューズ層は、ＳｉＯ2 、ＳｉＮx 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮ、またはこれらの混合物を有する方法。
【請求項１７】
請求項６記載の方法において、
前記メモリセルは第３の誘電アンチヒューズ層をさらに備え、前記第３の誘電アンチヒューズ層は、前記第１の導体と前記第２の導体との間で、前記ダイオード、前記第１の誘電アンチヒューズ層、および前記第２の誘電アンチヒューズ層に直列に配置される方法。
【請求項１８】
請求項１７記載の方法において、
前記第２の誘電アンチヒューズ層は、前記第１の誘電アンチヒューズ層と前記第３の誘電アンチヒューズ層との間に配置され、前記メモリセルは、前記第２の誘電アンチヒューズ層と前記第３の誘電アンチヒューズ層との間に配置された導電層をさらに備える方法。
【請求項１９】
請求項１７記載の方法において、
前記第１の誘電アンチヒューズ層は、前記第２の誘電アンチヒューズ層とは異なる厚みを有する方法。
【請求項２０】
請求項１９記載の方法において、
前記第１、第２、および第３の誘電アンチヒューズ層は、異なる厚みを有する方法。
【請求項２１】
請求項１７記載の方法において、
前記第１の誘電アンチヒューズ層は第１の誘電材料を備え、前記第２または第３の誘電アンチヒューズ層は第２の誘電材料を備える方法。
【請求項２２】
請求項２１記載の方法において、
前記第１の誘電材料は、前記第２の誘電材料より高い誘電率を有する方法。
【請求項２３】
請求項６記載の方法において、
前記第１のプログラミングパルスは、約４〜約７ボルトの電圧を有する方法。
【請求項２４】
ダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層を備える複数のメモリセルをメモリアレイでプログラムする方法であって、各メモリセルの前記ダイオード、前記第１の誘電アンチヒューズ層、および前記第２の誘電アンチヒューズ層は、前記メモリセルの第１の導体と第２の導体との間に直列に配置される方法において、
第１のメモリセル状態にある第１の複数のメモリセルの第１の導体と第２の導体との間に第１のプログラミングパルスを印加するステップと、
第２の複数のメモリセルの第１の導体と第２の導体との間に第２のプログラミングパルスを印加するステップと、を含み、
前記第１のプログラミングパルスを印加するステップの後に、前記第１の複数のメモリセルは第２のメモリセル状態に変化し、
前記第２のプログラミングパルスを印加するステップの後に、前記第２の複数のメモリセルは第３のメモリセル状態に変化する方法。
【請求項２５】
請求項２４記載の方法において、
前記第２の複数のメモリセルは、前記第１の複数のメモリセルに含まれる方法。
【請求項２６】
請求項２４記載の方法において、
前記第２の複数のメモリセルは、前記第１の複数のメモリセルから独立した少なくともいくつかのセルを含む方法。
【請求項２７】
請求項２４記載の方法において、
第３の複数のメモリセルの第１の導体と第２の導体との間に第３のプログラミングパルスを印加するステップをさらに含み、前記第３のプログラミングパルスを印加するステップの後に、前記第３の複数のメモリセルは第４のメモリセル状態に変化する方法。
【請求項２８】
請求項２４記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層は、各メモリセルの前記第２の誘電アンチヒューズ層より厚い方法。
【請求項２９】
請求項２４記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層は第１の誘電材料を備え、各メモリセルの前記第２の誘電アンチヒューズ層は第２の誘電材料を備え、前記第１の誘電材料は前記第２の誘電材料とは大幅に異なる誘電率を有する方法。
【請求項３０】
請求項２４記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層または前記第２の誘電アンチヒューズ層は、ＳｉＯ2 、ＳｉＮx 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮ、またはこれらの混合物を有する方法。
【請求項３１】
請求項２４記載の方法において、
（ｉ）複数の前記メモリセルの第１の読み出しの実行を、
（ａ）前記メモリセルの前記第１の導体と前記第２の導体との間に第１の読み出し電圧を印加し、
（ｂ）前記メモリセルに蓄積される第１のデータビットに相当する第１の読み出し電流を、前記第１の読み出し電圧を印加するときに検知することによって実行するステップと、
（ｉｉ）前記複数のメモリセルの第２の読み出しの実行を、
（ａ）前記メモリセルの前記第１の導体と前記第２の導体との間に第２の読み出し電圧を印加し、
（ｂ）前記メモリセルに蓄積される第２のデータビットに相当する第２の読み出し電流を、前記第２の読み出し電圧を印加するときに検知することによって実行するステップと、
をさらに含む方法。
【請求項３２】
請求項３１記載の方法において、
前記第２の読み出し電圧は、前記メモリセルの少なくとも一部に対する第１の読み出しの結果に基づき決定される方法。
【請求項３３】
請求項３１記載の方法において、
前記第２の読み出し電圧を印加するときに、前記複数のメモリセル中の前記メモリセルはいずれも状態を変化させない方法。
【請求項３４】
請求項３２記載の方法において、
前記第１の読み出し電流が前記複数のメモリセルの第１の読み出しに用いる基準読み出し電流レベルを下回る場合、前記第２の読み出し電圧は、前記第１の読み出し電圧を下回る方法。
【請求項３５】
請求項２４記載の方法において、
各メモリセルは第３の誘電アンチヒューズ層をさらに備え、
第３の複数のメモリセルの第１の導体と第２の導体との間に第３のプログラミングパルスを印加するステップをさらに含み、前記第３のプログラミングパルスを印加するステップの後に、前記第３の複数のメモリセルの前記第１の誘電アンチヒューズ層、前記第２の誘電アンチヒューズ層、および前記第３の誘電アンチヒューズ層は全て降伏する方法。
【請求項３６】
請求項３５記載の方法において、
複数の読み出し対象のメモリセルを読み出すステップをさらに含み、この読み出しは、
（ｉ）前記複数の読み出し対象のメモリセルの第１の読み出しの実行を、
（ａ）前記複数の読み出し対象のメモリセルの前記第１の導体と前記第２の導体との間に第１の読み出し電圧を印加し、
（ｂ）前記複数の読み出し対象のメモリセルに蓄積される第１のデータビットに相当する第１の読み出し電流を、前記第１の読み出し電圧を印加するときに検知することによって実行し、
（ｉｉ）前記複数の読み出し対象のメモリセルの第２の読み出しの実行を、
（ａ）前記複数の読み出し対象のメモリセルの前記第１の導体と前記第２の導体との間に第２の読み出し電圧を印加し、
（ｂ）前記複数の読み出し対象のメモリセルに蓄積される第２のデータビットに相当する第２の読み出し電流を、前記第２の読み出し電圧を印加するときに検知することによって実行することにより果たされる方法。
【請求項３７】
請求項３６記載の方法において、
前記第２の読み出し電圧は、前記読み出し対象のメモリセルの少なくとも一部に対する第１の読み出しの結果に基づき決定される方法。
【請求項３８】
請求項２４記載の方法において、
各メモリセルの前記ダイオードは、多結晶半導体材料を備える方法。
【請求項３９】
請求項３８記載の方法において、
各メモリセルの前記ダイオードは、垂直ｐ−ｉ−ｎダイオードである方法。
【請求項４０】
請求項３８記載の方法において、
前記メモリセルは基板の上に形成され、前記基板は単結晶シリコンを備える方法。
【請求項４１】
請求項２４記載の方法において、
前記第１の誘電アンチヒューズ層は、原子層堆積法により堆積される方法。
【請求項４２】
メモリアレイで複数のメモリセルをプログラムする方法であって、第１のメモリセル、第２のメモリセル、および第３のメモリセルは、ダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層を各々備え、各メモリセルの前記ダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層は、各メモリセルの第１の導体と第２の導体との間に直列に配置される方法において、
前記第２のメモリセルの前記第１の導体と前記第２の導体との間に第１のプログラミングパルスを印加するステップと、
前記第３のメモリセルの前記第１の導体と前記第２の導体との間に第２のプログラミングパルスを印加するステップと、を含み、
前記第１および第２のプログラミングパルスを印加するステップの後に、前記第１のメモリセルは第１のデータ状態にあり、前記第２のメモリセルは第２のデータ状態にあり、前記第３のメモリセルは第３のデータ状態にあり、
第１のデータ状態は第２のデータ状態と同じではなく、第３のデータ状態は第１のデータ状態または第２のデータ状態と同じではない方法。
【請求項４３】
請求項４２記載の方法において、
前記第１のメモリセルの前記第１の導体と前記第２の導体との間にプログラミングパルスは印加されない方法。
【請求項４４】
請求項４２記載の方法において、
各メモリセルの前記ダイオードは、ｐ−ｉ−ｎダイオードである方法。
【請求項４５】
請求項４４記載の方法において、
各メモリセルの前記ダイオードは、多結晶または単結晶半導体材料を備える方法。
【請求項４６】
請求項４５記載の方法において、
前記多結晶半導体材料は、シリコン、ゲルマニウム、またはシリコン−ゲルマニウムである方法。
【請求項４７】
請求項４２記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層は、各メモリセルの前記第２の誘電アンチヒューズ層より厚い方法。
【請求項４８】
請求項４７記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層は、各メモリセルの前記第２の誘電アンチヒューズ層より少なくとも１０オングストローム厚い方法。
【請求項４９】
請求項４８記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層の厚みは、約３０〜約８０オングストロームである方法。
【請求項５０】
請求項４９記載の方法において、
各メモリセルの前記第２の誘電アンチヒューズ層の厚みは、約１０〜約４０オングストロームである方法。
【請求項５１】
請求項４２記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層は第１の誘電材料を備え、各メモリセルの前記第２の誘電アンチヒューズ層は第２の誘電材料を備え、前記第１の誘電材料は前記第２の誘電材料より低い誘電率を有する方法。
【請求項５２】
請求項４２記載の方法において、
前記第１の誘電アンチヒューズ層または前記第２の誘電アンチヒューズ層は、ＳｉＯ2 、ＳｉＮx 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮ、またはこれらの混合物を有する方法。
【請求項５３】
請求項４２記載の方法において、
前記第１の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層との間には導電層が配置される方法。
【請求項５４】
不揮発性メモリセルを形成する方法であって、
基板の上にレール形の下部導体を形成するステップと、
前記下部導体の上にレール形の上部導体を形成するステップと、
垂直ダイオードを形成するステップと、
第１の誘電アンチヒューズ層を形成ステップと、
第２の誘電アンチヒューズ層を形成ステップと、を含み、
前記ダイオード、前記第１の誘電アンチヒューズ層、および前記第２の誘電アンチヒューズ層は、電気的に直列し、かつ前記下部導体と前記上部導体との間に配置される方法。
【請求項５５】
請求項５４記載の方法において、
前記第１の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層との間に配置される第１の導電層を形成するステップをさらに含む方法。
【請求項５６】
請求項５４記載の方法において、
前記ダイオードは、ｐ−ｉ−ｎダイオードである方法。
【請求項５７】
請求項５６記載の方法において、
前記ダイオードは、ピラーの形をとる方法。
【請求項５８】
請求項５４記載の方法において、
前記第１の誘電アンチヒューズ層を形成するステップは、原子層堆積法により前記誘電アンチヒューズ層を堆積させるステップを含む方法。
【請求項５９】
請求項５４記載の方法において、
前記第１の誘電アンチヒューズ層は、ＳｉＯ2 、ＳｉＮx 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮ、またはこれらの混合物を有する方法。
【請求項６０】
請求項４８記載の方法において、
前記基板は、単結晶シリコンを備える方法。
【請求項６１】
不揮発性メモリアレイのメモリセルを読み出す方法であって、前記メモリセルは、ダイオードと直列する少なくとも２つのアンチヒューズ層と、前記アンチヒューズ層間の導電層とを有し、かつ少なくとも３つの抵抗状態のうちのいずれか１つの状態にある方法において、
前記メモリセルの中に読み出し電流を生成するため、前記メモリセルに読み出し電圧を印加するステップと、
前記読み出し電流に基づき、前記メモリセルが少なくとも３つの抵抗状態のうちのどの状態にあるのかを検出するステップと、
を含む方法。
【請求項６２】
請求項６１記載の方法において、
少なくとも３つの抵抗状態は、
最も高い抵抗状態と、
最も高い抵抗状態より低い抵抗を有し、かつ前記メモリセルに第１のプログラミングパルスを印加することにより生起する第１のプログラム済み抵抗状態と、
前記第１のプログラム済み状態より低い抵抗を有する第２のプログラム済み抵抗状態と、
を含む方法。
【請求項６３】
請求項６２記載の方法において、
前記第２のプログラム済み抵抗状態は、少なくとも前記第１のプログラミングパルスと第２のプログラミングパルスとを含む一連のプログラミングパルスを、前記メモリセルに印加することにより生起する方法。
【請求項６４】
請求項６２記載の方法において、
前記第２のプログラム済み抵抗状態は、前記第１のプログラミングパルスの代わりに、第２のプログラミングパルスを前記メモリセルに印加することにより生起し、前記第２のプログラミングパルスは前記第１のプログラミングパルスとは異なる方法。
【請求項６５】
請求項６２記載の方法において、
前記メモリセルは、少なくとも４つの抵抗状態のうちのいずれか１つの状態にある方法。
【請求項６６】
請求項６５記載の方法において、
第４の抵抗状態は、少なくとも前記第１のプログラミングパルス、前記第２のプログラミングパルス、および第３のプログラミングパルスを含む一連のプログラミングパルスを、前記メモリセルに印加することにより生起する方法。
【請求項６７】
請求項６５記載の方法において、
第４の抵抗状態は、前記第１および第２のプログラミングパルスの代わりに、前記第３のプログラミングパルスを前記メモリセルに印加することにより生起し、前記第３のプログラミングパルスは前記第１のプログラミングパルスと前記第２のプログラミングパルスとは異なる方法。
【請求項６８】
請求項６１記載の方法において、
前記メモリセルに読み出し電圧を印加するステップの前に、前記メモリセルに読み出し前電圧を印加するステップと、
基準電流に比べて、前記メモリセルを通る読み出し前電流を検出するステップと、
前記検出された読み出し前電流に基づき、前記読み出し電圧の電圧値を選択するステップと、
をさらに含む方法。
【請求項６９】
請求項６８記載の方法において、
アンチヒューズ層が降伏していない場合、前記読み出し前電圧より大きい読み出し電圧を使用するステップをさらに含む方法。
【請求項７０】
請求項６８記載の方法において、
少なくとも２つのアンチヒューズ層が降伏している場合に、前記読み出し前電圧より小さい読み出し電圧を使用するステップをさらに含む方法。
【請求項７１】
ダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層を備える複数のメモリセルをメモリアレイでプログラムする方法であって、各メモリセルの前記ダイオード、前記第１の誘電アンチヒューズ層、および前記第２の誘電アンチヒューズ層は、前記メモリセルの第１の導体と第２の導体との間に直列に配置される方法において、
前記メモリアレイの第１のメモリセルの所期のメモリ状態を決定するステップと、
前記第１のメモリセルの所期のメモリ状態が第１のメモリ状態である場合、前記第１のメモリセルの前記第１の導体と前記第２の導体との間に第１のプログラミングパルスを印加するステップと、を含み、
前記第１のプログラミングパルスを印加するステップの後に、前記第１のメモリセルの前記第１の誘電アンチヒューズ層は降伏しているが、前記第１のメモリセルの前記第２の誘電アンチヒューズ層は降伏していない方法。
【請求項７２】
請求項７１記載の方法において、
前記第１のメモリセルの所期のメモリ状態が第２のメモリ状態である場合、前記第１のメモリセルの前記第１の導体と前記第２の導体との間に第２のプログラミングパルスを印加するステップをさらに含み、
前記第２のプログラミングパルスを印加するステップの後に、前記第１のメモリセルの前記第１の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層は両方とも降伏している方法。
【請求項７３】
請求項７１記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層は、各メモリセルの前記第２の誘電アンチヒューズ層より厚い方法。
【請求項７４】
請求項７１記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層は第１の誘電材料を備え、各メモリセルの前記第２の誘電アンチヒューズ層は第２の誘電材料を備え、前記第１の誘電材料は前記第２の誘電材料より高い誘電率を有する方法。
【請求項７５】
請求項７１記載の方法において、
各メモリセルの前記第１の誘電アンチヒューズ層または前記第２の誘電アンチヒューズ層は、ＳｉＯ2 、ＳｉＮx 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮ、またはこれらの混合物を有する方法。
【請求項７６】
請求項３５記載の方法において、
第４の複数のメモリセルの第１の導体と第２の導体との間に第４のプログラミングパルスを印加するステップをさらに含み、
前記第４のプログラミングパルスを印加するステップの後に、前記アンチヒューズのうちの２つのアンチヒューズは降伏しているが、前記アンチヒューズのうちの１つのアンチヒューズは原状を保つ方法。
【請求項７７】
請求項２４記載の方法において、
前記アンチヒューズのうちの少なくとも１つのアンチヒューズは、材料層を堆積させ、かつ前記材料層から前記アンチヒューズを成長させることによって形成される方法。
【請求項７８】
基板の上にモノリシック的に形成される集積回路の第１のメモリ段であって、
概ね平行で概ね同一平面上にある複数の下部導体と、
前記下部導体の上にあって、概ね平行で概ね同一平面上にある複数の上部導体と、
複数の垂直ダイオードと、
複数の第１の誘電アンチヒューズ層と、
複数の第２の誘電アンチヒューズ層と、
複数のメモリセルであって、各メモリセルは、前記下部導体のいずれか１つと前記上部導体のいずれか１つとの間で電気的に直列に配置された、前記ダイオードのいずれか１つと、前記第１の誘電アンチヒューズ層のいずれか１つと、前記第２の誘電アンチヒューズ層のいずれか１つと、を備える複数のメモリセルと、
を備える第１のメモリ段。
【請求項７９】
請求項７８記載の第１のメモリ段において、
各メモリセルの前記第１の誘電アンチヒューズ層は、前記第２の誘電アンチヒューズ層に接触しない第１のメモリ段。
【請求項８０】
請求項７８記載の第１のメモリ段において、
各メモリセルの前記第１の誘電アンチヒューズ層と各メモリセルの前記第２の誘電アンチヒューズ層との間には、導電層が配置される第１のメモリ段。
【請求項８１】
請求項７８記載の第１のメモリ段において、
前記第１の誘電アンチヒューズ層は、前記第２の誘電アンチヒューズ層より厚い第１のメモリ段。
【請求項８２】
請求項８１記載の第１のメモリ段において、
前記第１の誘電アンチヒューズ層の厚みは、約８０オングストローム未満である第１のメモリ段。
【請求項８３】
請求項８２記載の第１のメモリ段において、
前記第１の誘電アンチヒューズ層の厚みは、約３０〜約８０オングストロームである第１のメモリ段。
【請求項８４】
請求項８２記載の第１のメモリ段において、
前記第２の誘電アンチヒューズ層の厚みは、少なくとも５オングストロームである第１のメモリ段。
【請求項８５】
請求項８４記載の第１のメモリ段において、
前記第２の誘電アンチヒューズ層の厚みは、約１０〜約４０オングストロームである第１のメモリ段。
【請求項８６】
請求項８５記載の第１のメモリ段において、
前記第１の誘電アンチヒューズ層の厚みは約３０〜約５０オングストロームであり、前記第２の誘電アンチヒューズ層の厚みは約１０〜約３０オングストロームである第１のメモリ段。
【請求項８７】
請求項７８記載の第１のメモリ段において、
前記第１の誘電アンチヒューズ層は第１の誘電材料を備え、前記第２の誘電アンチヒューズ層は第２の誘電材料を備え、前記第１の誘電材料は前記第２の誘電材料より低い誘電率を有する第１のメモリ段。
【請求項８８】
請求項８７記載の第１のメモリ段において、
前記第１の誘電材料は、二酸化ケイ素である第１のメモリ段。
【請求項８９】
請求項７８記載の第１のメモリ段において、
前記第１の誘電アンチヒューズ層または前記第２の誘電アンチヒューズ層は、ＳｉＯ2 、ＳｉＮx 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮ、またはこれらの混合物を有する第１のメモリ段。
【請求項９０】
請求項７８記載の第１のメモリ段において、
前記ダイオードの各々は、多結晶半導体材料を備える第１のメモリ段。
【請求項９１】
請求項９０記載の第１のメモリ段において、
前記多結晶半導体材料は、チタン・シリサイド、チタン・シリサイド−ゲルマニド、コバルト・シリサイド、またはコバルト−シリサイド・ゲルマニドに接触する第１のメモリ段。
【請求項９２】
請求項７８記載の第１のメモリ段において、
各メモリセルの前記第１の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層はいずれも、前記ダイオードと前記上部導体との間あるいは前記ダイオードと前記メモリセルの前記下部導体との間に配置される第１のメモリ段。
【請求項９３】
請求項７８記載の第１のメモリセルにおいて、
各メモリセルの垂直ダイオードは、ｐ−ｉ−ｎダイオードである第１のメモリセル。
【請求項９４】
請求項７８記載の第１のメモリセルにおいて、
各メモリセルは、前記下部導体のいずれか１つと前記上部導体のいずれか１つとの間に配置された第３の誘電アンチヒューズ層をさらに備え、前記第３の誘電アンチヒューズ層は、前記第１の誘電アンチヒューズ層または前記第２の誘電アンチヒューズ層に接触しない第１のメモリセル。
【請求項９５】
請求項９４記載の第１のメモリセルにおいて、
前記第１の誘電アンチヒューズ層と前記第３の誘電アンチヒューズ層との間には第１の導電層が配置され、前記第３の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層との間には第２の導電層が配置される第１のメモリセル。
【請求項９６】
請求項９４記載の第１のメモリセルにおいて、
前記第３の誘電アンチヒューズ層の厚みは、前記第１の誘電アンチヒューズ層の厚みを下回り、かつ前記第２の誘電アンチヒューズ層の厚みを上回る第１のメモリセル。
【請求項９７】
請求項９４記載の第１のメモリ段において、
前記第１の誘電アンチヒューズ層は第１の誘電材料を備え、前記第２の誘電アンチヒューズ層は第２の誘電材料を備え、前記第３の誘電アンチヒューズ層は第３の誘電材料を備え、前記第１の誘電材料は前記第３の誘電材料より低い誘電率を有し、前記第３の誘電材料は前記第２の誘電材料より低い誘電率を有する第１のメモリ段。
【請求項９８】
請求項７８記載の第１のメモリ段において、
前記第１のメモリ段の上には第２のメモリ段がモノリシック的に形成される第１のメモリ段。
【請求項９９】
請求項７８記載の第１のメモリ段において、
前記基板は、単結晶シリコンを備える第１のメモリ段。
【請求項１００】
モノリシックな三次元メモリアレイであって、
ｉ）基板の上にモノリシック的に形成される第１のメモリ段であって、
ａ）概ね平行で概ね同一平面上にある複数の下部導体と、
ｂ）前記下部導体の上にあって、概ね平行で概ね同一平面上にある複数の上部導体と、
ｃ）複数の垂直ダイオードと、
ｄ）複数の第１の誘電アンチヒューズ層と、
ｅ）複数の第２の誘電アンチヒューズ層と、
ｆ）複数のメモリセルであって、各メモリセルは、前記下部導体のいずれか１つと前記上部導体のいずれか１つとの間で電気的に直列に配置された、前記ダイオードのいずれか１つと、前記第１の誘電アンチヒューズ層のいずれか１つと、前記第２の誘電アンチヒューズ層のいずれか１つとを備え、各メモリセルの前記第１の誘電アンチヒューズ層は前記第２の誘電アンチヒューズ層に接触しない複数のメモリセルと、を備える第１のメモリ段と、
ｉｉ）前記第１のメモリ段の上にモノリシック的に形成される第２のメモリ段と、
を備えるモノリシックな三次元メモリアレイ。
【請求項１０１】
請求項１００記載のモノリシックな三次元メモリアレイにおいて、
前記基板は、単結晶シリコンを備えるモノリシックな三次元メモリアレイ。
【請求項１０２】
請求項１００記載のモノリシックな三次元メモリアレイにおいて、
前記垂直ダイオードは、多結晶半導体材料を備えるモノリシックな三次元メモリアレイ。
【請求項１０３】
請求項１００記載のモノリシックな三次元メモリアレイにおいて、
前記垂直ダイオードは、ｐ−ｉ−ｎダイオードであるモノリシックな三次元メモリアレイ。
【請求項１０４】
請求項１００記載のモノリシックな三次元メモリアレイにおいて、
前記第１の誘電アンチヒューズ層は、前記第２の誘電アンチヒューズ層より厚いモノリシックな三次元メモリアレイ。
【請求項１０５】
請求項１００記載のモノリシックな三次元メモリアレイにおいて、
前記第１の誘電アンチヒューズ層は第１の誘電材料を備え、前記第２の誘電アンチヒューズ層は第２の誘電材料を備え、前記第１の誘電材料は前記第２の誘電材料より低い誘電率を有するモノリシックな三次元メモリアレイ。
【請求項１０６】
不揮発性メモリセルであって、
下部導体と、
前記下部導体の上にある上部導体と、
垂直ダイオードと、
第１の誘電アンチヒューズ層と、
第２の誘電アンチヒューズ層と、を備え、
前記ダイオード、前記第１の誘電アンチヒューズ層、および前記第２の誘電アンチヒューズ層は、前記下部導体と前記上部導体との間で電気的に直列に配置される不揮発性メモリセル。
【請求項１０７】
請求項１０６記載のメモリセルにおいて、
前記第１の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層は直に接触しないメモリセル。
【請求項１０８】
請求項１０６記載のメモリセルにおいて、
前記第１の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層との間には、第１の導電層が配置されるメモリセル。
【請求項１０９】
請求項１０６記載のメモリセルにおいて、
前記ダイオードは、ｐ−ｉ−ｎダイオードであるメモリセル。
【請求項１１０】
請求項１０６記載のメモリセルにおいて、
前記第１の誘電アンチヒューズ層は、前記第２の誘電アンチヒューズ層より厚いメモリセル。
【請求項１１１】
請求項１１０記載のメモリセルにおいて、
前記第１の誘電アンチヒューズ層と前記第２の誘電アンチヒューズ層は、同じ誘電材料を備えるメモリセル。
【請求項１１２】
請求項１１１記載のメモリセルにおいて、
前記誘電材料は、ＳｉＯ2 、ＳｉＮx 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮ、またはこれらの混合物であるメモリセル。
【請求項１１３】
請求項１１２記載のメモリセルにおいて、
前記誘電材料は、ＨｆＯ2 であるメモリセル。
【請求項１１４】
請求項１０６記載のメモリセルにおいて、
前記第１の誘電アンチヒューズ層は第１の誘電材料を備え、前記第２の誘電アンチヒューズ層は第２の誘電材料を備え、前記第１の誘電材料は前記第２の誘電材料より低い誘電率を有するメモリセル。
【請求項１１５】
請求項１１４記載のメモリセルにおいて、
前記第１の誘電材料または前記第２の誘電材料は、ＳｉＯ2 、ＳｉＮx 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮ、またはこれらの混合物であるメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオード等のステアリング素子と２つ以上の誘電アンチヒューズとが直列する多段の一度だけプログラム可能なメモリセルを製造し、プログラムし、かつ検知する方法に関する。
【背景技術】
【０００２】
関連出願
本願は、その全体が本願明細書において参照により援用されている２００７年９月２８日に出願された「Multiple Antifuse Memory Cells and Methods to Form, Program, and Sense the Same 」という米国特許出願第１１／８６４，８７０号（特許文献１）（代理人整理番号：ＳＤ−ＭＸＤ−０３４６）に対して優先権を主張する。
【０００３】
本願は、その全体が本願明細書において参照により援用されている２００７年９月２８日に出願されたHernerの「Vertical Diode Based Memory Cells Having a Lowered Programming Voltage and Methods of Forming the Same」という米国特許出願第１１／８６４，８４８号（特許文献２）（代理人整理番号：ＭＸＤ−０３４３）に関連する。
【０００４】
Johnson らの「Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication」という米国特許第６，０３４，８８２号（特許文献３）と、Hernerらの「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献４）とにあるように、ダイオードとアンチヒューズが直列する不揮発性メモリセルの形成は公知である。ダイオードを垂直に向け、かかるデバイスのメモリ段をウェハ基板上に多数積み重ねると、高密度のメモリアレイを形成できる。
【０００５】
Cleeves の「Memory Cell with High-K Antifuse for Reverse Bias Programming 」という米国特許出願公開第２００７／０００２６０３号（特許文献５）では、単一のアンチヒューズを逆方向バイアスにより降伏させ、順方向バイアスによりトリムすることで、複数の状態を規定する。セルのダイオードにそのような逆方向バイアスをかけるのは困難である。そのような多状態メモリセルを高い歩留まりと信頼性で製造し、プログラムすることも困難である。
【０００６】
適度の生産性を確保するため、ダイオードとアンチヒューズを含む不揮発性メモリセルは２つのデータ状態のいずれか一方、つまりアンチヒューズ層が原状を保つ状態か、または降伏した状態におくことができる。３つ以上のデータ状態が可能であり、セルのプログラミングにあたって逆方向バイアスを必要としないダイオード−アンチヒューズメモリセルを考案し、デバイス密度をさらに高めると有利である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願第１１／８６４，８７０号
【特許文献２】米国特許出願第１１／８６４，８４８号
【特許文献３】米国特許第６，０３４，８８２号
【特許文献４】米国特許第６，９５２，０３０号
【特許文献５】米国特許出願公開第２００７／０００２６０３号
【特許文献６】米国特許出願第１１／５６０，２８３号
【特許文献７】米国特許出願公開第２００６／０２５０８３７号
【特許文献８】米国特許出願第１１／４９６，９８６号
【特許文献９】米国特許出願公開第２００５／０２２６０６７号
【特許文献１０】米国特許第７，１７６，０６４号
【特許文献１１】米国特許出願第１１／６９２，１５１号
【特許文献１２】米国特許出願第１１／２９８，３３１号
【特許文献１３】米国特許出願第１１／４９６，９８６号
【特許文献１４】米国特許出願第１１／４４４，９３６号
【特許文献１５】米国特許出願公開第２００６／０２７３２９８号
【特許文献１６】米国特許第５，９１５，１６７号
【発明の概要】
【０００８】
本発明は添付の特許請求の範囲によって規定され、このセクションの内容の一切はその特許請求の範囲を制限するものではない。本発明は総じて、複数のアンチヒューズメモリセルと、かかるメモリセルを形成し、プログラムし、かつ検知する方法を対象とする。
【０００９】
本発明の第１の態様では、メモリセルをプログラムする方法が提供される。このメモリセルは、ステアリング素子、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層を備える。ステアリング素子、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層はいずれも、第１の導体と第２の導体との間に直列に配置される。この方法は、第１の導体と第２の導体との間に第１のプログラミングパルスを印加するステップを含み、第１のプログラミングパルスは、第１の誘電アンチヒューズ層に絶縁破壊を引き起こす。
【００１０】
本発明の第２の態様では、複数のメモリセルをメモリアレイでプログラムする方法が提供される。各メモリセルは、ダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層を備える。各メモリセルのダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層は、メモリセルの第１の導体と第２の導体との間に直列に配置される。この方法は、（１）第１のメモリセル状態にある第１の複数のメモリセルの第１の導体と第２の導体との間に第１のプログラミングパルスを印加するステップと、（２）第２の複数のメモリセルの第１の導体と第２の導体との間に第２のプログラミングパルスを印加するステップと、を含み、第１のプログラミングパルスを印加するステップの後に、第１の複数のメモリセルは第２のメモリセル状態に変化し、第２のプログラミングパルスを印加するステップの後に、第２の複数のメモリセルは第３のメモリセル状態に変化する。
【００１１】
本発明の第３の態様では、メモリアレイで複数のメモリセルをプログラムする方法が提供される。このメモリセルの第１のメモリセル、第２のメモリセル、および第３のメモリセルは、ダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層を各々備える。各メモリセルのダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層は、メモリセルの第１の導体と第２の導体との間に直列に配置される。この方法は、（１）第２のメモリセルの第１の導体と第２の導体との間に第１のプログラミングパルスを印加するステップと、（２）第３のメモリセルの第１の導体と第２の導体との間に第２のプログラミングパルスを印加するステップと、を含む。第１および第２のプログラミングパルスを印加するステップの後に、第１のメモリセルは第１のデータ状態にあり、第２のメモリセルは第２のデータ状態にあり、第３のメモリセルは第３のデータ状態にある。第１のデータ状態は第２のデータ状態と同じではなく、第３のデータ状態は第１のデータ状態または第２のデータ状態と同じではない。
【００１２】
本発明の第４の態様では、不揮発性メモリセルを形成する方法が提供される。この方法は、（１）基板の上にレール形の下部導体を形成するステップと、（２）下部導体の上にレール形の上部導体を形成するステップと、（３）垂直ダイオードを形成するステップと、（４）第１の誘電アンチヒューズ層を形成するステップと、（５）第２の誘電アンチヒューズ層を形成するステップと、を含む。ダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層は、電気的に直列し、かつ下部導体と上部導体との間に配置される。
【００１３】
本発明の第５の態様では、不揮発性メモリアレイのメモリセルを読み出す方法が提供される。このメモリセルは、ダイオードと直列する少なくとも２つのアンチヒューズ層と、アンチヒューズ層間の導電層と、を有する。メモリセルは、少なくとも３つの抵抗状態のうちのいずれか１つの状態にある。この方法は、（１）メモリセルの中に読み出し電流を生成するため、メモリセルに読み出し電圧を印加するステップと、（２）読み出し電流に基づき、少なくとも３つの抵抗状態のうちのメモリセルがどの状態にあるかを検出するステップと、を含む。
【００１４】
本発明の第６の態様では、メモリアレイで複数のメモリセルをプログラムする方法が提供される。各メモリセルは、ダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層を備える。各メモリセルのダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層は、メモリセルの第１の導体と第２の導体との間に直列に配置される。この方法は、（１）メモリアレイの第１のメモリセルの所期のメモリ状態を決定するステップと、（２）第１のメモリセルの所期のメモリ状態が第１のメモリ状態である場合、第１のメモリセルの第１の導体と第２の導体との間に第１のプログラミングパルスを印加するステップと、を含む。第１のプログラミングパルスを印加するステップの後に、第１のメモリセルの第１の誘電アンチヒューズ層は降伏しているが、第１のメモリセルの第２の誘電アンチヒューズ層は降伏していない。
【００１５】
本発明の第７の態様では、基板の上にモノリシック的に形成される集積回路の第１のメモリ段が提供される。この第１のメモリ段は、（１）概ね平行で概ね同一平面上にある複数の下部導体と、（２）下部導体の上にあって、概ね平行で概ね同一平面上にある複数の上部導体と、（３）複数の垂直ダイオードと、（４）複数の第１の誘電アンチヒューズ層と、（５）複数の第２の誘電アンチヒューズ層と、（６）複数のメモリセルであって、各メモリセルは、下部導体のいずれか１つと上部導体のいずれか１つとの間に配置され電気的に直列に配列された、ダイオードのいずれか１つ、第１の誘電アンチヒューズ層のいずれか１つ、および第２の誘電アンチヒューズ層のいずれか１つを備える複数のメモリセルと、を備える。
【００１６】
本発明の第８の態様では、基板の上にモノリシック的に形成された第１のメモリ段を含むモノリシックな三次元メモリアレイが提供される。この第１のメモリ段は、（１）概ね平行で概ね同一平面上にある複数の下部導体と、（２）下部導体の上にあって、概ね平行で概ね同一平面上にある複数の上部導体と、（３）複数の垂直ダイオードと、（４）複数の第１の誘電アンチヒューズ層と、（５）複数の第２の誘電アンチヒューズ層と、（６）複数のメモリセルと、を備える。各メモリセルは、下部導体のいずれか１つと上部導体のいずれか１つとの間に配置され電気的に直列に配列された、ダイオードのいずれか１つ、第１の誘電アンチヒューズ層のいずれか１つ、および第２の誘電アンチヒューズ層のいずれか１つを備える。各メモリセルの第１の誘電アンチヒューズ層は、第２の誘電アンチヒューズ層に接触しない。このモノリシックな三次元メモリアレイはまた、第１のメモリ段の上にモノリシック的に形成される第２のメモリ段を備える。
【００１７】
本発明の第９の態様では、不揮発性メモリセルが提供される。この不揮発性メモリセルは、（１）下部導体と、（２）下部導体の上にある上部導体と、（３）垂直ダイオードと、（４）第１の誘電アンチヒューズ層と、（５）第２の誘電アンチヒューズ層と、を備える。ダイオード、第１の誘電アンチヒューズ層、および第２の誘電アンチヒューズ層は、下部導体と上部導体との間に配置され、電気的に直列に配列される。これ以外にも数多くの態様が提供される。
【００１８】
本願明細書で説明する本発明の態様と実施形態は単独で使用できるほか、互いに組み合わせて使用できる。
これより添付の図面を参照しながら好適な態様および実施形態を説明する。
【図面の簡単な説明】
【００１９】
【図１】米国特許出願第１１／５６０，２８３号（特許文献６）の一実施形態によるメモリ段の斜視図である。
【図２】本発明の一実施形態の斜視図である。
【図３】本発明の代替の実施形態の斜視図である。
【図４】本発明の代替の実施形態の斜視図である。
【図５】本発明の代替の実施形態の斜視図である。
【図６】本発明の代替の実施形態の斜視図である。
【図７】本発明の第１の誘電アンチヒューズの絶縁破壊と電流制限を示すＩ−Ｖ曲線である。
【図８】典型的な誘電体の破壊電界対厚みを示すグラフである。
【図９】本発明の一実施形態によるメモリセルで単一の読み出し電圧ＶRにより読み出しが行われる場合の様々なデータ状態を表す一連のＩ−Ｖ曲線である。
【図１０】本発明の一実施形態によるメモリセルで２ステップリードが行われる場合のデータ状態を表す一連のＩ−Ｖ曲線である。
【図１１ａ】本発明の一実施形態に従い２つのメモリ段を形成する段階を示す断面図である。
【図１１ｂ】本発明の一実施形態に従い２つのメモリ段を形成する段階を示す断面図である。
【図１１ｃ】本発明の一実施形態に従い２つのメモリ段を形成する段階を示す断面図である。
【図１１ｄ】本発明の一実施形態に従い２つのメモリ段を形成する段階を示す断面図である。
【図１２】本発明の代替の実施形態の断面図である。
【図１３ａ】本発明の代替の実施形態の断面図である。
【図１３ｂ】本発明の代替の実施形態の平面図である。
【図１３ｃ】本発明の代替の実施形態の平面図である。
【発明を実施するための形態】
【００２０】
ダイオードとアンチヒューズが直列するタイプの不揮発性メモリセルは公知である。アンチヒューズの一種に誘電アンチヒューズがある。誘電アンチヒューズは誘電材料から形成され、当初は高抵抗状態で製造される。このアンチヒューズに読み出し電圧が印加されると、電流はごく僅かしか流れないか、全く流れない。しかし、大幅に高いプログラミング電圧が印加されると、アンチヒューズの誘電材料が降伏する。低抵抗の破壊領域が誘電アンチヒューズ中に形成され、アンチヒューズが降伏した後には同じ読み出し電圧でも格段に多くの電流が流れるようになる。アンチヒューズが原状を保つセルとアンチヒューズが降伏したセルとの電流差を、メモリセルのデータ状態に対応付けることができる。
【００２１】
ダイオードはセルを電気的に遮断する非オームデバイスである。ダイオードをアンチヒューズに直列させれば、ある１つのメモリセルをプログラムするときに、共通のビット線またはワード線上にあるセルを誤ってプログラムせずにすむ。高密度のクロスポイントメモリアレイを形成するには、上部導体と下部導体が交差するところに垂直ダイオードとアンチヒューズを直列に配置する。図１にかかるメモリ段を示す。この図では、下部導体２００と上部導体４００間にはダイオード３０２とアンチヒューズ１１８が配置されている。このようなメモリ段を半導体基板の上に２段、３段、４段、あるいはそれ以上と上下に積み重ねることができる。本発明の出願人により所有されかつ本願明細書において参照により援用されている２００６年１１月１５日に出願されたHernerの「Method for Making a P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse」という米国特許出願第１１／５６０，２８３号（特許文献６）には、この種のモノリシックな三次元メモリアレイが記載されている。
【００２２】
半導体デバイスのデバイス密度を上げるには、寸法を小さくし、デバイスを垂直に積み重ねるほか、メモリの場合は、各メモリセル当たりのデータ状態数を増やす。二端子デバイスの多段セルに用いる抵抗切替材料については、本発明の出願人により所有されかつ本願明細書において参照により援用されている、２００６年３月３１日に出願されたHernerらの「Nonvolatile Memory Cell Comprising a Diode and a Resistance-Switching Material」という米国特許出願公開第２００６／０２５０８３７号（特許文献７）に記載された二成分金属酸化物や、２００６年７月３１日に出願されたKumar らの「Method For Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance 」という米国特許出願第１１／４９６，９８６号（特許文献８）に記載された多結晶シリコン（ポリシリコン）等がある。
【００２３】
２つ以上のアンチヒューズをダイオードと直列に配置すれば、アンチヒューズを順次降伏しながらデータ状態を区別し、密度を上げることができる。しかし、同じ電気プログラミングパルスに晒されるアンチヒューズの１つを他の直列なヒューズを降伏することなく確実に降伏するのは現実的に不可能と考えられてきた。
本発明ではアンチヒューズの厚み、質、および／または材料を慎重に選択および管理し、アンチヒューズのプログラミング中に電流を制限することで、セルの導電率を表す３つ以上の安定値を３つ以上のデータ状態として検知するメモリセルを形成できることが分かっている。これはアンチヒューズが個別に順次降伏することを示すものと理解できる。これとは別の説明も可能である。
【００２４】
本発明の一実施形態を図２に示す。望ましくは互いに直交する下部導体２００と上部導体４００との間に、セルが配置されている。これらの導体の間には、第１の導電層１１７と、最も薄い誘電アンチヒューズ層１１８と、第２の導電層１１９と、中間の誘電アンチヒューズ層１２０と、第３の導電層１２１と、最も厚い誘電アンチヒューズ層１２２と、第４の導電層１２３とがある。アンチヒューズ層および／または導電層はこれより少なくても多くてもよい（例えば、２、３、４、５、６、７層等）。誘電アンチヒューズと導電層には垂直ｐ−ｉ−ｎダイオード３０２が直列し、この例のダイオード３０２は、下部の高濃度にドープされたｐ形層１１２と、中間の真性層１１４と、上部の高濃度にドープされたｎ形層１１６とを備えるポリシリコンダイオードである（実施形態によってはｎ形層とｐ形層の位置が反転する）。
【００２５】
第１の誘電アンチヒューズ層が降伏すると、その中に導電性の破壊領域が形成されて電流が集中する。別の誘電アンチヒューズがすぐ近くにあって導電層が介在しなければ、プログラミング中に次の誘電アンチヒューズ層の中まで破壊が続く可能性がある。したがって、層１１８と層１２０または層１２０と層１２２等の近傍のアンチヒューズ層は互いに接触していない状態が望ましい。層１１９および１２１等の介在する導電層には、降伏した層と原状の層との間で電流を拡散させる傾向がある。このような金属−絶縁体−金属構造で導電層の間に誘電アンチヒューズ層をさらに配置すると、降伏がより均一になり制御しやすくなる。したがって、全ての誘電アンチヒューズ層を導電層の間にはさむのが望ましい。誘電体の降伏電圧は厚みに非線形依存する。このため、導電層によって隔てられた誘電体の２つの厚みと、間に層をはさまない２つの誘電体の厚みの和とでは、破壊特性は異なる。これらの導電層は通常、窒化チタン、窒化タンタル等の同じ材料からなり、例えば約２０〜約１００オングストロームや、約５０オングストロームといった同じ厚みとなる。これとはタイプの異なる導電材料および／または厚みを採用できることは理解できるはずである。
【００２６】
本発明の態様に従って形成されるメモリセルは、直列に配置された２つ以上の誘電アンチヒューズ層を含む。誘電アンチヒューズ層は図２の例に見られるように３層でもよく、あるいは２層でも、４層でも、それ以上でもよい。図３に見られる実施形態には２つのアンチヒューズがある。薄い誘電アンチヒューズ層１１８は、例えば１５オングストロームのＨｆＯ2 でもよく、下部導体層１１７上に形成される。アンチヒューズ層１１８は導電層１１９によって第２のアンチヒューズ層１２０から隔てられ、第２のアンチヒューズ層は、例えば３０オングストロームのＨｆＯ2 でもよい。これとは別の厚みをアンチヒューズ層に採用することもできる。図３の実施形態では、導電層１２１によって誘電アンチヒューズ１２０がその上のダイオード３０２から隔てられている。これらの種々の実施形態ではそれぞれ異なる破壊特性を持つ誘電アンチヒューズが選ばれ、一部の実施形態では個別に順次降伏する。選択的な降伏を達成するには、個々のアンチヒューズがそれぞれ異なる条件下で降伏しなければならない。一部の実施形態では誘電アンチヒューズ層が同じ材料からなるが、図２に見られる例のように、厚みは異なる。別の実施形態では誘電アンチヒューズ層が異なる誘電材料からなり、図４のように同じ厚みにすることもあれば、異なる厚みにすることもある。図２の３つの誘電アンチヒューズはいずれもダイオードの下にある。代替の実施形態において、図５に示したように、アンチヒューズがダイオード３０２の上にあり、ダイオード３０２と上部導体４００との間に位置する（この実施形態では下部導体２００とダイオード３０２との間に導電障壁層１１１が配置されている）。あるいは、図６に示したように、１つ以上の誘電アンチヒューズ層がダイオード３０２の上にあり、ダイオード３０２と上部導体４００との間に位置し、さらに１つ以上の誘電アンチヒューズ層がダイオード３０２の下にあり、ダイオード３０２と下部導体２００との間に位置する。図に示された実施形態では導電層１２３および１２５間に誘電アンチヒューズ１２２がある。
【００２７】
本発明の出願人により所有されかつ本願明細書において参照により援用されている２００５年６月８日に出願されたHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願公開第２００５／０２２６０６７号（特許文献９）、Hernerらの「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許第７，１７６，０６４号（特許文献１０）、ならびに前に援用されている特許文献６に記載されているように、シリコン、ゲルマニウム、シリコン−ゲルマニウム等の半導体材料がアモルファス堆積され、窒化チタンや二酸化ケイ素等の高格子不整合材に接触した状態で結晶化されると、多数の結晶欠陥を含むポリシリコン（またはポリゲルマニウム、またはポリシリコン−ポリゲルマニウム）が形成され、抵抗が高くなる。この重度欠陥ポリシリコンの中にプログラミングパルスを印加するとポリシリコンは変化し、抵抗が低くなる。
【００２８】
しかし、チタン・シリサイドやコバルト・シリサイド等の適切なシリサイド層に堆積アモルファスが接触し結晶化されると、できあがった結晶化シリコンの品質は格段に上がり、欠陥は減り、抵抗が格段に低くなることが分かっている。チタン・シリサイドやコバルト・シリサイドの格子間隔はシリコンのものに近似し、適切なシリサイド層と好適な方向で接触してアモルファスシリコンが結晶化されると、シリサイドがシリコンの結晶成長のテンプレートとなって欠陥形成を最小限に抑えると考えられている。高格子不整合材のみの近傍で結晶化される重度欠陥シリコンと違って、シリサイド層に接触して結晶化される軽度欠陥・低抵抗シリコンでは、大きな電気パルスが印加されても抵抗が著しく変化することはない。
【００２９】
本発明の実施形態では、かかる低抵抗多結晶半導体材料から形成されたダイオードを使用すると有利である。このダイオードの半導体材料は形成時に低抵抗状態にあるため、低抵抗状態に変換する必要はない。このため、低いプログラミング電圧を使用でき、概して有利である。図２の実施形態を参照すると、ダイオード３０２と接触するシリサイド層を形成するには、ダイオードの半導体材料をアモルファス状態で堆積させ、チタンやコバルト等の適切なシリサイド形成金属から上部導体４００の下部層１２４を形成する。完成した構造を焼きなますと、層１２４のチタンまたはコバルトがダイオード３０２上部のシリコンと反応し、シリサイド層（図示せず）が形成される。結晶化が始まる温度に達するとシリサイド層がテンプレートの役割を果たし、ダイオード３０２の半導体材料は欠陥がほとんどない状態で結晶化する。
【００３０】
プログラミングと検知
第１の誘電アンチヒューズ層を降伏させながら、それとは別の１つ以上の誘電アンチヒューズ層を原状に保つには、プログラミング条件を慎重にコントロールしなければならない。
メモリセルは、一実施形態において、いずれも同じ材料からなる３つの誘電アンチヒューズ層を含む。アンチヒューズの材料は、ＳｉＯ2 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮ、またはこれらの混合物等の適切な誘電材料である。図２を参照すると、良好な品質と均一性を保証するためには、原子層堆積法（ＡＬＤ）により誘電アンチヒューズ層１１８、１２０、および１２２を堆積させることもできる。図２の実施形態では誘電アンチヒューズ層１１８が最も薄く、誘電アンチヒューズ層１２０はそれよりも厚く、誘電アンチヒューズ層１２２はさらに厚い。一実施形態において、全３層をＨｆＯ2 とし、例えばそれぞれが約２０、約３０、および約４０オングストロームの厚みを持ち、導電層１１７、１１９、１２１、および１２３により互いに隔てられかつ下の下部導体２００と上のダイオード３０２から隔てられ、導電層はいずれも例えば約５０オングストロームの窒化チタンと仮定する。言うまでもなく、これは一例に過ぎず、これ以外の構成も数多く可能である。
【００３１】
薄い誘電体膜には破壊電界ＥBVで誘電体が破壊、すなわち降伏する性質がある。この破壊電界ＥBVは誘電体の厚みに左右される。典型的な誘電体の破壊電界ＥBV対厚みを示す図８を参照すると、膜厚が薄いほどＥBVが高くなることが分かる。ＥBVの違いをもとに降伏電圧が異なるアンチヒューズ層を形成することができる。アンチヒューズ層の降伏電圧に影響を与える誘電体特性はほかにもある。例えば、誘電率や誘電アンチヒューズ層を堆積もしくは成長させる方法も降伏電圧に影響する。破壊特性の異なるアンチヒューズ層を製造するこれらの方法やその他の方法は、本発明の可能な実施形態として理解される。
【００３２】
図７は、図２の第１の誘電アンチヒューズ層１２２の降伏を示すＩ−Ｖ曲線である。誘電アンチヒューズ層１２２が電圧ＶB1で降伏するまでは、電流は電圧の増加にともない徐々に増加する。降伏が起こると、誘電アンチヒューズ層１２２の中に導電性の破壊領域が形成され、この領域とメモリセルの中を流れる電流が急増し、残りのアンチヒューズでは印加電圧が降下する。このときに残りのアンチヒューズが１つ以上破壊することがある。そこで図７に見られるように、通常ならば最初の降伏の後に電流に制限ＩXをかける外部回路が存在する。このようにセルにかかる電圧は最初の降伏後に減少し、電流は下限に維持され、残りのアンチヒューズ１２０および１１８は原状を保つ。印加電圧と電流制限を慎重に選ぶことで、１つ、２つ、または全３つのアンチヒューズを破壊できる。
【００３３】
図２の実施形態でメモリセルが最も厚いアンチヒューズ１２２と、厚みが中間のアンチヒューズ１２０と、薄いアンチヒューズ１１８を含むと仮定し、これ以降、このメモリセルのプログラミング操作を詳述する。上部導体４００と下部導体２００との間に最初のプログラミングパルスが印加される。このパルスの電圧Ｖ1 は、アンチヒューズに発生する電界が最も厚いアンチヒューズ１２２の破壊電界より大きく、中間アンチヒューズ１２０の破壊電界より小さくなるように選択する。プログラミングパルスの電圧は、前に述べた低抵抗ダイオード３０２のターンオン電圧と、３つのアンチヒューズ層１１８、１２０、および１２２にかかる電圧の和である。この電圧は４〜１０ボルトでもよく、望ましくは約７ボルト未満であり、例えば約６．５ボルトである。最も厚いアンチヒューズ１２２は降伏させ、この降伏の後には残りのアンチヒューズ１２０および１１８にとって安全なレベルまでセルの電圧を下げるように電流制限を適用する。この電流制限は１〜１０マイクロアンペアでもよく、例えば約３マイクロアンペアである。これとは別の電流制限を採用することもできる。
【００３４】
最も厚い誘電アンチヒューズ層１２２の降伏後は、中間誘電アンチヒューズ層１２０を降伏させるため、電圧Ｖ2 を有する第２のプログラミングパルスを上部導体４００と下部導体２００との間に印加する。電圧Ｖ2 は第１のプログラミングパルスの電圧Ｖ1より低く、例えば約６ボルトである。ここでもまた、印加電圧により、２つのアンチヒューズにまたがる電界が中間アンチヒューズ１２０の破壊電界より高く、薄いアンチヒューズ１１８の破壊電界より低ければ、中間アンチヒューズ１２０は破壊され、薄いアンチヒューズ１１８は原状を保つ。
【００３５】
厚い誘電アンチヒューズ層１２２が降伏するときに電流が制限される。メモリセルを流れる電流は中間誘電アンチヒューズ層１２０が降伏するときに急激に増加するが、制限までしか増加しないため、薄い誘電アンチヒューズ層１１８の降伏は予防される。一例において、電流を約１５マイクロアンペアまでに制限するが、これとは別の電流制限を採用することもできる。
【００３６】
最後の薄い誘電アンチヒューズ層１１８を降伏させるため、電圧Ｖ3 を有する第３のプログラミングパルスを上部導体４００と下部導体２００との間に印加する。電圧Ｖ3 は、一部の実施形態ではＶ2 またはＶ1 に満たず、例えば約５．５ボルトである。誘電アンチヒューズ層１２２および１２０では、降伏時に形成される導電性の破壊領域を通じてかなりの電流が流れる。薄い誘電アンチヒューズ層１１８の最大電圧降下によって薄い誘電アンチヒューズ層は降伏する。最後の誘電アンチヒューズ層のプログラミング中には保護すべきアンチヒューズ層が残っていないため、電流を制限する必要はないが、当業者ならば別の理由で電流を制限するかもしれない。一実施形態において、約１５０マイクロアンペア等の適切なレベルまで電流を制限してもよい。
【００３７】
説明した例では３つのアンチヒューズを降伏させる際には順次降伏させた。つまり、第１のアンチヒューズが降伏して残りの２つは原状を保ち、次に第２のアンチヒューズが降伏して第３のアンチヒューズは原状を保ち、最後に第３のアンチヒューズが降伏した。しかし、代替の実施形態の多段の一度だけプログラム可能なメモリセルアレイでメモリセルの所期のデータ状態が全アンチヒューズが降伏した状態ならば、１つの高振幅パルスにより全てのアンチヒューズを１ステップで降伏させるのが望ましい。この方法には１セル当たりの書き込みが速くなるという利点がある。しかし、パルスの電圧が高くなり、帯域幅の減少等の不利な点がある。同じメモリアレイの別のセルで１つの誘電アンチヒューズのみを降伏させ、残りの誘電アンチヒューズを原状に保つならば、説明したように、低振幅プログラミングパルスにより最も厚い誘電アンチヒューズを降伏させ、残りの誘電アンチヒューズを原状のまま残す。別の実施形態では、第１のプログラミングパルスでセルのアンチヒューズ層を２つ降伏させ、３番目のアンチヒューズ層を原状に保つ。これらのプログラミングパルスの組み合わせにより、メモリセルアレイを様々なメモリ状態にプログラムできる。所望の最終状態に応じてセルごとにしかるべきパルスを選択できる。このようにして最大１つのプログラミングパルスで４つの読み出し状態のいずれも得ることができる。
【００３８】
別の実施形態では、ここで説明するように導電層によって隔てられた２つ以上の誘電アンチヒューズがステアリング素子と直列するメモリセルアレイを２状態メモリセルアレイとして使用し、プログラムされないセルではアンチヒューズが１つも降伏せず、プログラムされるセルでは全てのアンチヒューズが降伏する。
【００３９】
図２のメモリセルは４通りの状態をとることができる。図９は、４つの状態の典型的なＩ−Ｖ曲線を示す。曲線Ａは、全３つのアンチヒューズが原状にあるメモリセル形成時のＩ−Ｖ曲線である。曲線Ｂは、厚い誘電アンチヒューズ層１２２が降伏し、それより薄い誘電アンチヒューズ層１２０および１１８が原状にあるメモリセルである。曲線Ｃは、厚い誘電アンチヒューズ層１２２および１２０が降伏し、薄い誘電アンチヒューズ層１１８が原状にあるメモリセルであり、曲線Ｄは、全３つの誘電アンチヒューズ層が降伏するメモリセルである。曲線Ａのセルの場合、どの誘電アンチヒューズ層の降伏電圧より低くなるように選択された読み出し電圧ＶR で、全てのアンチヒューズが原状を保つときに上部導体４００と下部導体２００との間を流れる電流はＩA である。曲線Ｂのセルの場合、同じ読み出し電圧ＶR で厚いアンチヒューズだけが降伏する電流はＩB である。曲線Ｃのセルの場合、ＶR で２つのアンチヒューズが降伏し１つのアンチヒューズが原状を保つ電流はＩC である。最後に、曲線Ｄのセルの場合、ＶR で全３つのアンチヒューズが降伏する電流はＩD である。同じ印加読み出し電圧ＶR で異なる４つの電流ＩA 、ＩB 、ＩC 、およびＩD は、このメモリセルがとり得る４通りのデータ状態に相当する。
【００４０】
図９から分かるように、検知電流は読み出し電圧にともない変化する。しかし、読み出し電圧を高くし過ぎることはできない。メモリセルはその耐用年数中に状態を変えることなく多数の読み出しに耐え得るものでなければならない。読み出しのたびに読み出し電圧の印加が必要になる。通常は、メモリセルへのダメージを防ぐにあたって十分に小さい読み出し電圧が選ばれる。２つ以上のアンチヒューズがある本発明のメモリセルの場合、１つ以外のアンチヒューズは全て降伏し、最後の非常に薄い誘電アンチヒューズ層だけが原状をとどめる状態はやや無防備な状態であり、多数の読み出しを経た後にダメージを被ったり意図せず降伏したりするおそれがある。
【００４１】
実施形態によっては２ステップリードが望ましい。図１０は、３つのアンチヒューズを備えるメモリセルの典型的なＩ−Ｖ曲線を示す。図９と同様に、曲線Ａは全てのアンチヒューズが原状にあるメモリセルであり、曲線Ｂではアンチヒューズが１つだけ降伏し、曲線Ｃでは２つのアンチヒューズが降伏し、曲線Ｄでは全てのアンチヒューズが降伏する。これより電圧と電流の例を含む２ステップリードの例を紹介する。この例と電圧および電流の値は説明を明確にするためのものであって、制限するものではない。
【００４２】
回路のセンスアンプは、電流が例えば１００ナノアンペアより上か下かを検知するように調整される。第１のステップでは２ボルトの第１の読み出し電圧を印加する。検知される電流が１００ナノアンペアを上回るならば、メモリセルは曲線Ｃか曲線Ｄ沿いにある。つまり、アンチヒューズが１つ残っているか、あるいは全３つのアンチヒューズが降伏した状態である。検知される電流が１００ナノアンペアを下回るならば、メモリセルは曲線Ａか曲線Ｄ沿いにある。つまり、アンチヒューズが１つだけ降伏しているか、あるいは全３つのアンチヒューズが原状を保つ状態である。１００ナノアンペアを上回る検知電流と１００ナノアンペアを下回る検知電流の区別により、メモリセルの状態について２つの可能性が決定する。つまり、ＣまたはＤ対ＡまたはＢが決定する。この区別は、本願明細書で最上位ビット（ＭＳＢ）と呼ぶ１ビットのバイナリ情報として解釈できる。
第１の読み出しのときの電流が１００ナノアンペアを上回るならば、低い電圧、例えば１ボルトで読み出しを実行する。この例で１ボルトが導体間に印加されると、全てのアンチヒューズが降伏する曲線Ｄ沿いのメモリセルの電流は約１００ナノアンペアになり、１つのアンチヒューズが原状を保つ曲線Ｃ沿いのメモリセルの電流は１００ナノアンペアを下回ることになる。
【００４３】
第１の読み出しのときの電流が１００ナノアンペアを下回るならば、高い電圧、例えば３ボルトで読み出しを実行する。この例で３ボルトが導体間に印加されると、１つのアンチヒューズが降伏する曲線Ｂ沿いのメモリセルの電流は１００ナノアンペアを上回り、全てのアンチヒューズが原状にある曲線Ａ沿いのメモリセルの電流は１００ナノアンペアを下回ることになる。この方法ならば、アンチヒューズが１つしか残っていない最も無防備なメモリセルが３ボルトという高い読み出し電圧に晒されることはない。この例の電圧と電流は説明のためのものであり、別の値を選択してもよいことは理解できるはずである。
【００４４】
要約すると、アレイの各メモリセルを４つの状態のいずれか１つにするには、（ａ）メモリセルの第１の導体と第２の導体との間に読み出し電圧を印加し、（ｂ）読み出し電圧の印加中に読み出し電流を検知することにより、セルを読み出す。このとき、読み出し電流はメモリセルのデータ状態に相当する。４通りのデータ状態で異なる電流により一意なデータ状態を検知できる。一実施形態において、第１の読み出し電圧による第１の読み出しのときの読み出し電流をもとにＭＳＢを決定し、それよりも低いか高い読み出し電圧による第２の読み出し操作のときの読み出し電流をもとに、本願明細書で最下位ビット（ＬＳＢ）と呼ぶ第２の情報ビットを決定する。
【００４５】
これよりモノリシックな三次元メモリアレイで第１のメモリ段を製造する詳しい例を紹介する。この第１のメモリ段は本発明の一実施形態に従って形成される。かかるアレイの製造にあたっては、前に援用されている特許文献６〜１０、ならびに本発明の出願人により所有されかつ本願明細書において参照により援用されている２００７年３月２７日に出願されたHernerの「Method to Form Upward Pointing P-I-N Diodes Having Large and Uniform Current」という米国特許出願第１１／６９２，１５１号（特許文献１１）の詳細を役立てることもできるが、本発明が不明瞭になることを避けるため、それらをことごとく紹介することはしない。ただし、これらの特許出願、特許出願公開、および特許の教示が排除されるわけではないことは理解できるはずである。明確にするため、具体的な材料、厚み、条件、処理ステップを含め、数多くの詳細を紹介する。これらの詳細の多くは変更、省略、増強でき、かかる変更、省略、増強の結果もなお本発明の範囲内にあることは当業者ならば理解できるはずである。
【００４６】
製造例
図１１ａを参照すると、このメモリの形成は基板１００から始まる。この基板１００は当該技術分野で公知の何らかの半導体基板でもよく、例えば単結晶シリコン、シリコン−ゲルマニウムやシリコン−ゲルマニウム−カーボン等のＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、かかる基板上のエピタキシャル層等の何らかの半導体材料でもよい。この基板には集積回路を組み付けることができる。
基板１００上には絶縁層１０２を形成する。絶縁層１０２は、二酸化ケイ素、窒化ケイ素、Ｓｉ−Ｃ−Ｏ−Ｈ膜等の何らかの好適な絶縁材料でもよい。
【００４７】
基板１００と絶縁体１０２の上には第１の導体２００を形成する。絶縁層１０２に対する導電層１０６の接着を助けるため、絶縁層１０２と導電層１０６との間には接着層１０４を含めることができる。上に位置する導電層１０６がタングステンならば、窒化チタンが接着層１０４として好ましい。導電層１０６は、タングステン等の当該技術分野で公知の導電材料、あるいはタンタル、チタン、コバルト、またはこれらの合金を含む材料を備える。
【００４８】
導体レールを形成する層がひととおり堆積されたら、何らかの適切なマスキングおよびエッチング工程により層のパターン成形とエッチングを行い、図１１ａに断面で示された概ね平行で概ね同一平面上にある導体２００を形成する。導体２００はページの外に延在する。一実施形態において、フォトレジストを付着させ、フォトリソグラフィによりパターン成形し、層をエッチングし、通常の処理法によりフォトレジストを取り除く。導体２００は、１３０〜４５ｎｍ以下等の所望のピッチで形成できる。実施形態によっては、導体２００の幅と導体２００間の隙間をほぼ等しくする。
【００４９】
次に、導体レール２００の合間と上に誘電材料１０８を堆積させる。二酸化ケイ素、窒化ケイ素、酸窒化ケイ素等、誘電材料１０８は何らかの公知の電気絶縁材料でもよい。好適な実施形態において、高密度プラズマ法により堆積された二酸化ケイ素を誘電材料１０８として使用する。
最後に、導体レール２００上の余分な誘電材料１０８を取り除き、誘電材料１０８によって隔てられた導体レール２００の上端を露出させ、概ね平坦な表面を残す。図１１ａに見られる構造ができあがる。この余剰誘電体除去による平面形成は、化学的機械的平坦化（ＣＭＰ）やエッチバック等の当該技術分野で公知の何らかの工程によって果たすことができる。代替の実施形態では、代わりにダマシン法を使用して導体２００を形成することができる。
【００５０】
次に、図１１ｂを参照すると、約５０オングストロームの窒化チタン、窒化タンタル等の適切な導体からなる選択可能な導電層１１７により均一の表面を用意し、この上に薄い誘電アンチヒューズ層を堆積させることで、この層の均一性を高めることができる。例えば、摂氏約４５０〜約５５０度、例えば摂氏約５００度の高温ＣＶＤ法により、窒化チタン層１１７を堆積させる。
【００５１】
導電層１１７の上には誘電材料からなる薄い層１１８を形成する。（簡潔を図るため、図１１ｂ以降では基板１１０が省略されているが、存在するものと仮定する。）実施形態によってはこの材料の誘電率値ｋを望ましくは８〜５０とし、最も望ましくは約８〜約２５とする。この層の厚みは少なくとも５オングストロームとし、望ましくは約１０〜約４０オングストロームとし、例えば約１０〜約３０オングストロームとし、例えば約２０オングストロームとする。薄い誘電アンチヒューズ層１１８にとって好適な材料は、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、ＺｒＳｉＡｌＯＮを有する。実施形態によってはこれらの材料の２つ以上を混合する。誘電体層１１８は、一実施形態において、ＨｆＯ2であり、ＡＬＤにより極めて上質の膜を形成する。上質の膜とは、望ましくは稠密で理論的密度に可能な限り近く、完璧な被覆率でピンホールがごく僅かか皆無で、電気的欠陥密度が低いものである。一般的に、膜質が同等の材料では誘電率が高いものを誘電率が低いものより厚くするのが望ましい。ＳｉＯ2 、ＳｉＮx 等の他の低誘電率材を使用することもできる。
【００５２】
アンチヒューズ層１１８の上には導電層１１９を堆積させる。これは何らかのしかるべき導電材料でもよく、望ましくは導電層１１７と同じ材料および厚みとし、この層と同じ方法で形成する。
導電層１１９の上には中間誘電アンチヒューズ層１２０を堆積させる。この例の中間アンチヒューズ層１２０は薄い誘電アンチヒューズ層１１８と同じ材料からなり、ＡＬＤ等のこの層と同じ方法で形成する。中間アンチヒューズ層１２０は薄いアンチヒューズ層１１８より厚く、例えば約２０〜約４０オングストロームとし、例えば約３０オングストロームとする。
アンチヒューズ層１２０の上には導電層１２１を堆積させる。これは何らかのしかるべき導電材料でもよく、望ましくは導電層１１７および１１９と同じ材料および厚みとし、この層と同じ方法で形成する。
【００５３】
導電層１２１の上には厚い誘電アンチヒューズ層１２２を堆積させる。この例の厚いアンチヒューズ層１２２は、薄い誘電アンチヒューズ層１１８および中間誘電アンチヒューズ層１２０と同じ材料からなり、ＡＬＤ等のこの層と同じ方法で形成する。厚いアンチヒューズ層１２２はより薄いアンチヒューズ層１２０より厚く、例えば約８０オングストローム未満とする。１つ以上の実施形態において、厚いアンチヒューズ層１２２を約３０〜約８０オングストロームとし、例えば約４０〜約６０オングストロームとし、例えば約４０オングストロームとする。厚い誘電アンチヒューズ層１２２は、典型的には薄い誘電アンチヒューズ層１１８より１０オングストローム以上厚い。別の実施形態では誘電アンチヒューズの堆積順序を反転させ、最も厚い膜を最初に堆積させ、最も薄い膜を最後に堆積させる。実施形態によっては、誘電アンチヒューズは厚みに関係ない順序で堆積される。  厚いアンチヒューズ層１２２の上には導電層１２３を堆積させる。これは何らかのしかるべき導電材料でもよく、望ましくは導電層１１７、１１９、および１２１と同じ材料および厚みとし、この層と同じ方法で形成する。実施形態によってはこの層を省く。
【００５４】
次に、ダイオードの形にパターン成形される半導体材料を堆積させる。この半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金等の適当な半導体または半導体合金でもよい。簡潔を図るため、この説明ではシリコンとしての半導体材料に言及するが、当業者がシリコン以外の適当な材料を選択し得ることは理解できるはずである。
下部の高濃度にドープされた領域１１２は、当該技術分野で公知の何らかの堆積・ドーピング法により形成できる。シリコンを堆積させた後にドーピングを行うこともできるが、望ましくはシリコンの堆積時にホウ素等のｐ形ドーパント原子を提供するドナーガスを流して原位置ドーピングを行う。好適な実施形態において、このドナーガスをＢＣＩ3とし、望ましくは約１０×１０21原子／ｃｍ3 の濃度までｐ形領域１１２をドープする。高濃度にドープされた領域１１２の厚みは、望ましくは約１００〜約８００オングストロームとし、最も望ましくは約２００オングストロームとする。
【００５５】
次に、当該技術分野で公知の何らかの方法により真性または低濃度にドープされた領域１１４を形成する。領域１１４は望ましくはシリコンとし、厚みは約１，２００〜約４，０００オングストロームとし、望ましくは約３，０００オングストロームとする。通常、ホウ素等のｐ形ドーパントは結晶化を促進するため、高濃度にドープされた領域１１２のシリコンは堆積時に多結晶となる。ただし、真性領域１１４は、望ましくは堆積時にアモルファスとする。
堆積された半導体領域１１４および１１２と、導電層１２３と、厚い誘電アンチヒューズ層１２２と、導電層１２１と、中間誘電アンチヒューズ層１２０と、導電層１１９と、薄い誘電アンチヒューズ層１１８と、導電層１１７のパターン成形とエッチングを行い、ピラー３００を形成する。導体２００の上にピラー３００を形成するため、ピラー３００のピッチと幅は下の導体２００とほぼ同じにする。ある程度のずれは許容される。
【００５６】
ピラー３００は何らかの適切なマスキングおよびエッチング工程で形成できる。例えばフォトレジストを付着させ、通常のフォトリソグラフィ法によりパターン成形し、エッチングし、フォトレジストを取り除く。あるいは、二酸化ケイ素等の他の何らかの材料からなるハードマスクを積層した半導体層上に形成し、底部反射防止塗膜（ＢＡＲＣ）を上部に施し、パターン成形とエッチングを行う。同様に、誘電反射防止塗膜（ＤＡＲＣ）をハードマスクとして使用したり、材料を組み合わせて使用したりすることもできる。
【００５７】
本発明によるメモリアレイの形成時に使用されるフォトリソグラフィのステップの実施にあたっては、本発明の出願人により所有されかつ本願明細書において参照により援用されている２００３年１２月５日に出願されたChenの「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８４３６号、または２００４年４月１日に出願されたChenの「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５３１２号に記載されたフォトリソグラフィ法を有効利用できる。
半導体ピラー３００の合間と上には誘電材料１０８を堆積させ、ピラーの間隙を埋める。誘電材料１０８は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の何らかの公知の電気絶縁材料でもよい。好適な実施形態において、二酸化ケイ素を絶縁材料として使用する。
【００５８】
次に、ピラー３００上の誘電材料を取り除き、誘電材料１０８によって隔てられたピラー３００の上端を露出させ、概ね平坦な表面を残す。この余剰誘電体除去は、ＣＭＰやエッチバック等の当該技術分野で公知の何らかの工程によって果たすことができる。ＣＭＰまたはエッチバックの後にはイオン注入を行い、高濃度にドープされたｎ形上部領域１１６を形成する。ｎ形ドーパントは、望ましくは例えば１０ｋｅＶの注入エネルギーと約３×１０15／ｃｍ2 の注入量による浅いヒ素注入とする。この注入ステップをもってダイオード３０２の形成は完了する。図１１ｂにできあがった構造を示す。この時点でダイオード３０２の高さは約１，５００〜約４，０００オングストロームあり、例えば約２，０００〜約２，５００オングストロームある。
【００５９】
図１１ｃを参照すると、チタンまたはコバルト、クロミウム、タンタル、プラチナ、ニッケル、ニオビウム、パラジウム等のシリサイド形成金属からなる層１２４が堆積されている。層１２４は、望ましくはチタンかコバルトであり、層１２４がチタンならば、その厚みを約１０〜約１００オングストロームとし、例えば約２０オングストロームとする。層１２４の後には窒化チタン層４０４が続く。層１２４および４０４は、約２０〜約１００オングストロームとし、例えば約５０オングストロームとする。次に、タングステン等の導電材料からなる層４０６を堆積させる。層４０６、４０４、および１２４のパターン成形とエッチングにより、望ましくは下部導体２００に対して垂直の方向に延在するレール形の上部導体４００を形成する。
【００６０】
次に、導体４００の合間と上に誘電材料（図示せず）を堆積させる。この誘電材料は酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の何らかの公知の電気絶縁材料でもよい。好適な実施形態において、この絶縁材料として酸化ケイ素を使用する。
以上、第１のメモリ段の形成を説明した。この第１のメモリ段の上にさらなるメモリ段を形成することで、モノリシックな三次元メモリアレイを形成できる。
【００６１】
図１１ｃを参照する際に、シリサイド形成金属からなる層１２４が上部の高濃度にドープされた領域１１６のシリコンに接触していることに留意するべきである。この後の高温ステップで層１２４の金属が高濃度にドープされたｎ形領域１１６のシリコンの一部と反応することで、シリサイド層（図示せず）が形成される。このシリサイド層は、シリコンの結晶化に要する温度より低い温度で形成されるため、領域１１２、１１４、および１１６がまだ概ねアモルファスのときに形成される。上部の高濃度にドープされた領域１１６にシリコン−ゲルマニウム合金を使用する場合、コバルト・シリサイド−ゲルマニドやチタン・シリサイド−ゲルマニド等からなるシリサイド−ゲルマニド層を形成できる。ゲルマニウム上に形成されるゲルマニド層と同様に、このシリサイド−ゲルマニド層から有利な結晶化テンプレートが提供される。
【００６２】
前に説明した例では図１１ｃのダイオード３０２は上向きであり、下部の高濃度にドープされたｐ形領域と、中間真性領域と、上部の高濃度にドープされたｎ形領域とを備える。好適な実施形態において、これの上にモノリシック的に形成される次のメモリ段は、形成済みの第１のメモリ段と導体４００とを共有する。つまり、第１のメモリ段の上部導体４００が第２のメモリ段の下部導体となる。このように導体を共有する場合、望ましくは第２のメモリ段のダイオードが下向きになり、下部の高濃度にドープされたｎ形領域と、中間真性領域と、上部の高濃度にドープされたｐ形領域とを備える。
【００６３】
次のメモリ段を形成するため、ＣＭＰ等の平坦化ステップにより概ね平坦な表面にて導体４００の上端を露出させる。図１１ｄのスタック２１７は、３つの誘電アンチヒューズと、上部、下部、および介在導電層とを含み、望ましくは第１のメモリ段におけるピラー３００の層１１７〜１２３と同じ材料、同じ厚みとし、これら層と同じ方法により形成される。
【００６４】
次にダイオードを形成する。下部の高濃度にドープされた領域２１２は、当該技術分野で公知の何らかの堆積・ドーピング法により形成できる。シリコンを堆積させた後にドーピングを行うこともできるが、望ましくはシリコンの堆積時にリン等のｎ形ドーパント原子を提供するドナーガスを流して原位置ドーピングを行う。高濃度にドープされた領域２１２の厚みは、望ましくは約１００〜約８００オングストロームとし、最も望ましくは約１００〜約２００オングストロームとする。
【００６５】
堆積させる次の半導体領域は、望ましくはドープしない。しかし、リン等のｎ形ドーパントは堆積シリコンで強い界面活性挙動を示し、シリコンの堆積時に表面に向かって移動する傾向がある。ドーパントガスを使用せずに引き続きシリコンを堆積させるが、上に向かって移動するリン原子が表面を求めることで、この領域は意図せずドープされることになる。本願明細書において参照により援用されている２００５年１２月９日に出願されたHernerの「Deposited Semiconductor Structure to Minimize N-Type Dopant Diffusion and Method of Making」という米国特許出願第１１／２９８，３３１号（特許文献１２）に記載されているように、この堆積シリコンにおけるリンの表面活性挙動はゲルマニウムを加えることによって阻止する。望ましくはこの時点で１０％以上のゲルマニウムを含むシリコン・ゲルマニウム合金層、例えば約２００オングストロームのＳｉ0.8 Ｇｅ0.2 をドーピングなしで堆積させ、リンを供給するドーパントガスは使わない。この薄い層は図１１ｄには示されていない。
【００６６】
この薄いシリコン−ゲルマニウム層によって真性領域に至る好ましくないｎ形ドーパントの拡散は最小限に抑えられ、この領域を極力厚くできる。ダイオードに逆バイアスがかかるときの漏洩電流は厚い真性領域によって最小限に抑えられ、電力損を削減する。この方法ならば、ダイオード全体の高さを増やさずに真性領域の厚みを増すことができる。後ほど明らかになるように、ダイオードはピラー状にパターン成形されるが、ダイオードの高さが増すと、ピラーを形成するエッチングステップとピラー間の隙間を充填するステップのアスペクト比が増加する。アスペクト比が増加するほどエッチングと充填は困難になる。
【００６７】
真性領域２１４は当該技術分野で公知の何らかの方法で形成できる。領域２１４は、望ましくはシリコンとし、この厚みは、望ましくは約１，１００〜約３，３００オングストロームとし、望ましくは約１，７００オングストロームとする。高濃度にドープされた領域２１２と真性領域２１４のシリコンは、望ましくは堆積時にアモルファスとする。
堆積させた半導体領域２１４および２１２と、その下に位置するスタック２１７のパターン成形とエッチングにより、ピラー６００を形成する。導体４００の上にピラー６００を形成するため、ピラー６００のピッチと幅は下の導体４００とほぼ同じにする。ある程度のずれは許容される。ピラー６００のパターン成形とエッチングにあたっては、第１のメモリ段のピラー３００と同じ手法を用いることができる。
【００６８】
半導体ピラー６００の合間と上には誘電材料１０８を堆積させ、ピラーの間隙を埋める。第１のメモリ段と同様に、ピラー６００上の誘電材料１０８を取り除き、誘電材料１０８によって隔てられたピラー６００の上端を露出させ、概ね平坦な表面を残す。この平坦化ステップの後にはイオン注入を行い、高濃度にドープされたｐ形上部領域２１６を形成する。このｐ形ドーパントは、望ましくは例えば２ｋｅＶの注入エネルギーと約３×１０15／ｃｍ2 の注入量による浅いホウ素注入とする。この注入ステップをもってダイオード６０２の形成は完了する。ＣＭＰステップのときにシリコンの厚みはある程度失われ、完成したダイオード６０２の高さはダイオード３０２の高さと同程度になる。
【００６９】
導体７００は、第１および第２のメモリ段によって共有される導体４００と同じ材料と同じ方法で形成される。シリサイド形成金属からなる層２２４を堆積させ、その後に窒化チタン層７０４等の障壁層と、タングステン等の導電材料からなる層７０６とが続く。層７０６、７０４、および２２４のパターン成形とエッチングにより、望ましくは導体４００に対して概ね垂直で導体２００に対して概ね平行に延在するレール形の導体７００を形成する。導体７００の合間と上には誘電材料１０８を堆積させる。第１と第２のメモリ段の上に、さらにメモリ段をモノリシック的に形成することができる。
【００７０】
望ましくは全メモリ段が形成された後に、例えば摂氏７５０度で約６０秒間にわたる１回の結晶化焼きなましを行い、ダイオード３０２、６０２と、他の全てのメモリ段のダイオードを結晶化する。ただし、それぞれのメモリ段を形成する過程で焼きなましを行うこともできる。できあがったダイオードは概ね多結晶である。これらのダイオードの半導体材料は、格子整合が良好なシリサイド層かシリサイド−ゲルマニド層と接触した状態で結晶化されるため、ダイオードの半導体材料は欠陥が少なく、抵抗は低い。
【００７１】
この例ではそれぞれのメモリ段で導体を共有している。つまり、上部導体４００が上のメモリ段の下部導体になっている。別の実施形態では導体を共有せず、図１１ｃの第１のメモリ段の上に段間誘電体（図示せず）を形成し、その表面を平坦化し、平坦化された段間誘電体の上に第２のメモリ段を積み上げていく。
実施形態によっては、逆バイアスでダイオードにプログラミングパルスを印加するのが望ましい。本発明の出願人により所有されかつ本願明細書において参照により援用されている２００６年７月２８日に出願されたKumar らの「Method For Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance 」という米国特許出願第１１／４９６，９８６号（特許文献１３）に記載されているように、これはアレイ内の選択されていないセルで漏れを低減もしくは解消するうえで有利である。
【００７２】
本発明の出願人により所有されかつ本願明細書において参照により援用されている２００６年５月３１日に出願されたRadigan らの「Conductive Hard Mask to Protect Patterned Features during Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献１４）には、ダマシン構築法による導体形成で同様のアレイを形成する代替の方法が記載されている。本発明の態様によるアレイ形成にあたっては特許文献１４の方法を役立てることもできる。
ここで説明した詳しい例はもっぱら例示を目的とするものであって、数ある代案の１つに過ぎない。説明したアレイのメモリセルには３つのアンチヒューズがあるが、別の実施形態ではアンチヒューズが２つであったり、４つ以上であったりする。説明した例では最も薄い誘電アンチヒューズ層１１８が一番下に位置し、その上により厚い層１２０が位置し、その上に最も厚い層１２２が位置する。層の順序はこれと異なる場合がある。
【００７３】
メモリセルでデータ状態の分離を最大限確保するには、アンチヒューズを漏洩電流の順に降伏させるのが望ましい（つまり、漏れが最も少ないアンチヒューズを最初に降伏させ、漏れが最も多いアンチヒューズを最後に降伏させる）。複数のアンチヒューズを含む未プログラムメモリセルの電流−電圧（ＩＶ）特性は主に、「漏れが最も少ない」アンチヒューズのＩＶ特性によって決まるからである。したがって、プログラミングのときに漏れが最も少ないアンチヒューズが最初に降伏することで、メモリセルのＩＶ特性は最も大きく変化する。例えば、２つのアンチヒューズ膜があるメモリセルでは、望ましくは漏れが多いアンチヒューズの降伏電圧を、少なくとも漏れが少ないアンチヒューズの降伏電圧より大きくなるように調整する。こうすれば、漏れが少ないアンチヒューズが降伏した後でも漏れが多いアンチヒューズは現状を保つことになる。通常は、メモリセルのアンチヒューズが漏洩電流の順に降伏するように、例えば膜組成、誘電率、厚み、および／またはその他といった誘電体特性を選択する。１つのプログラミングパルスで２つ以上の誘電アンチヒューズを降伏させる場合でも、最も厚い誘電アンチヒューズは、誘電率が同じであるがそれより薄い誘電アンチヒューズより前に降伏する。
【００７４】
前に述べたように、誘電アンチヒューズ層は厚みが異なるものを形成できるほか、異なる誘電材料から形成できる。例えば、誘電率の値ｋが異なる誘電材料から誘電アンチヒューズ層を形成できる。例えば、本発明の一実施形態に従って形成されるメモリセルでは、誘電率が低い二酸化ケイ素からなる第１の誘電アンチヒューズ層と、誘電率が高いＨｆＯ2からなる第２の誘電アンチヒューズ層とをダイオードに直列させる。さらに、漏れが少ない膜が降伏した後に漏れが多い膜が原状を保つように、これらの膜の厚みを選ぶことができる。
【００７５】
メモリセルのアンチヒューズについては数多くの組み合わせを構想できる。例えば、二酸化ケイ素からなる第１の誘電アンチヒューズ層と、第１の厚みを持つＨｆＯ2からなる第２の層と、第１の厚みに満たない第２の厚みを持つＨｆＯ2からなる第３の層とを含むメモリセルを形成できる。別の実施形態では窒化ケイ素や酸窒化ケイ素を誘電アンチヒューズ層の材料として使用してもよい。
【００７６】
図１２を参照すると、一代替の実施形態では下部導体２００を形成し第１の導電層１１７を堆積させた後に、シリコンの層３１０を堆積させている。層３１０は、例えば約２００オングストロームとし、望ましくは高濃度にドープされたｎ形シリコンとし、望ましくは原位置にドープする。次に、シリコン層３１０上に二酸化ケイ素層３１２を高速熱酸化等により熱成長させる。一実施形態において、５リットルのＯ2 と５リットルのＮ2 を６０秒間流し摂氏７５０度で層３１２を成長させる。下に位置する層を部分的に消費しながら層が形成される場合、層を堆積させるとは言わず、層を成長させるという。この層は適度な厚みを持ち、例えば約１６オングストロームとする。代替の実施形態ではシリコン層３１０を省き、ＡＬＤ等により二酸化ケイ素層３１２を導電層１１７上に堆積させることができる。引き続き導電層１１９を堆積させ、さらにＨｆＯ2 等の誘電アンチヒューズ層３１４を堆積させる。層３１４は、例えば約２０〜約３０オングストロームとする。誘電率が高い他のしかるべき材料、例えばＡｌ2 Ｏ3 、ＺｒＯ2 、あるいはＨｆＯ2 、Ａｌ2 Ｏ3 、および／またはＺｒＯ2 の混合物あるいは前述した誘電体のいずれかを使用できる。この例の層３１４は層３１２より厚い。しかし、層３１２の二酸化ケイ素の誘電率ｋは層３１４のＨｆＯ2 の誘電率を大幅に下回るため、たとえアンチヒューズ層３１２がアンチヒューズ層３１４より薄くても、実施形態によっては前述した適切なプログラミングパルスの印加と電流制限により、誘電アンチヒューズ層３１２を先に降伏させ、誘電アンチヒューズ層３１４は原状に保つことができる。導電層１２１を堆積させ、ダイオード３０２と上部導体４００を通常どおり製造する。
【００７７】
実施形態によってはメモリ状態を増やすため、アンチヒューズのほかに１つ以上の抵抗切替素子をメモリセルに追加する。切り替え可能なポリシリコン抵抗器、切り替え可能なポリシリコン・ダイオード、二成分金属酸化物層、カーボンナノチューブ層等が候補となる。
これまで説明した実施形態ではダイオードがステアリング素子として挙動する。ステアリング素子とは非オーム挙動を示すデバイスであり、共通のビット線またはワード線上にあるメモリセルを電気的に遮断する。また、電界効果トランジスタ等のトランジスタもステアリング素子となり得る。本発明の出願人により所有されかつ本願明細書において参照により援用されている２００５年６月２日に出願されたPetti らの「Rewriteable Memory Cell Comprising a Transistor and Resistance-Switching Material in Series 」という米国特許出願公開第２００６／０２７３２９８号（特許文献１５）には、トランジスタと抵抗切替素子をメモリセルに含むメモリアレイが記載されている。
【００７８】
特許文献１５が説明するメモリセルでは、抵抗切替二成分金属酸化物または窒化物層がＭＯＳトランジスタに直列する。特許文献１５の実施形態におけるＭＯＳトランジスタは薄膜トランジスタで、単結晶ウェハ基板ではなく堆積多結晶半導体材料にチャネル層を形成する。図１３ａを参照すると、特許文献１５の好適な実施形態では複数の概ね平行なデータ線１０が形成されている。各データ線１０の上には半導体ピラー１２を形成する。それぞれのピラー１２は、ドレインおよびソース領域として機能する高濃度にドープされた領域１４および１８と、チャネル領域として機能する低濃度にドープされた領域１６とを含む。それぞれのピラー１２をゲート電極２０が取り巻く。
【００７９】
図１３ｂは、図１３ａのセルを上から見たものである。反復パターンにおけるピッチとは、ある１つの形状とこれの次に位置する同一形状との間の距離である。例えば、ピラー１２のピッチは、１ピラーの中心と隣接ピラーの中心との間の距離である。ピラー１２のピッチには、１方向で見た第１のピッチＰ1 と、それとは別の方向で見たピッチＰ2 とがあり、Ｐ2 はＰ1 より大きく、例えばＰ2 はＰ1 より１．５倍大きい。（形状サイズとは、フォトリソグラフィによりデバイスに形成される最小形状または空隙の幅である。換言すると、ピッチＰ1 は形状サイズの２倍にあたり、ピッチＰ2 は形状サイズの３倍にあたる。）図１３ａに見られる小さなピッチＰ1 の方向では、近傍メモリセルのゲート電極２０が結合することで１本の選択線２２が形成される。大きいピッチＰ2 の方向では近傍セルのゲート電極２０は結合せず、近傍の選択線２２が離隔される。図１３ａは図１３ｂの線Ｘ−Ｘ’に沿って構造の断面を示すもので、図１３ｃは図１３ｂの線Ｙ−Ｙ’に沿って構造の断面を示すものである。
【００８０】
図１３ａおよび１３ｃを参照すると、望ましくはデータ線１０に対して直交する基準線２４がピラー１２の上に形成され、１つのデータ線１０と１つの基準線２４との間にピラー１２が垂直に配置されている。それぞれのメモリセルには、例えばソース領域１８と基準線２４との間に、抵抗切替メモリ素子２６を形成する。あるいは、ドレイン領域１４とデータ線１０との間に抵抗切替メモリ素子２６を形成することもできる。本発明の好適な実施形態では、導電層によって隔てられた２つ以上の誘電アンチヒューズが抵抗切替素子２６に取って代わる。
【００８１】
モノリシックな三次元メモリアレイとは、ウェハ等の単一基板上に多数のメモリ段を形成したものであって、段と段の間に基板は介在しない。１メモリ段を形成する層を、既存段の層上に直接堆積もしくは成長させる。これとは対照的に、Leedy の「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献１６）に記載されているように、これまでスタック形メモリの構築にあたってはメモリ段を別々の基板上に形成し、上下のメモリ段を互いに接着していた。接着に先立ち基板を薄くしたりメモリ段から取り除いたりすることもできるが、メモリ段はそもそも別々の基板上に形成されるため、そのようなメモリは真のモノリシックな三次元メモリアレイといえない。
基板上に形成されるモノリシックな三次元メモリアレイは少なくとも、基板から第１の高さに形成される第１のメモリ段と、第１の高さとは異なる第２の高さに形成される第２のメモリ段とを備える。かかる多段アレイでは、基板の上に３段、４段、８段のメモリ段を形成でき、実際には何段でも形成できるのである。
【００８２】
ここでは詳しい製造方法を説明したが、別の方法で同じ構造を形成することもでき、かかる方法の結果もなお本発明の範囲内にある。
前述した詳細な説明には、本発明がとり得る数多くの形態のほんの一握りしか記載されていない。したがって、この詳細な説明は例示を意図するものであって、制限を意図するものではない。本発明の範囲を規定するものは、添付の特許請求の範囲とこれと同等のものだけである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１１ｄ】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【国際調査報告】
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