(57)【要約】  集積回路用の拡張可能なタイミングアーキテクチャを提供する。拡張可能なタイミングアーキテクチャは、異なる操作クロック周波数で使用される金属プログラム可能な部品を提供する。いくつかの実施例において、アーキテクチャは、ダブル・データ・レート・メモリ回路を有するマスタ／スレーブＤＬＬを利用する。
2010503068.tif 000002
【特許請求の範囲】
【請求項１】
基準信号に基づいて、少なくとも１つのクロック信号を生成するように構成されたフェイズ・ロックド・ループ（ＰＬＬ）と；
前記クロック信号の表示を受信し且つ特定の位相オフセットに対応する遅延要素の数を決定するように構成されたディレイ・ロックド・ループ（ＤＬＬ）と；
前記遅延要素の数を示す信号を生成する回路構成と；
前記クロック信号の表示および前記遅延要素の数を示す信号の表示に基づいて、オフセット・クロック信号を生成するように構成された更なるＤＬＬとを含む集積回路。
【請求項２】
前記ＰＬＬは複数のクロック信号を生成するように構成され、前記少なくとも１つのクロック信号は前記複数のクロック信号の１つである、請求項１に記載の集積回路。
【請求項３】
前記ＰＬＬは、異なる周波数のクロック信号を生成するために金属プログラム可能である、請求項２に記載の集積回路。
【請求項４】
前記ＤＬＬおよび前記更なるＤＬＬはそれぞれ遅延要素の遅延鎖を有し、前記更なるＤＬＬ用遅延鎖の遅延要素は、前記ＤＬＬの遅延鎖の遅延要素に対して公知の遅延関係を有している、請求項２に記載の集積回路。
【請求項５】
前記ＤＬＬおよび前記更なるＤＬＬはそれぞれ遅延要素の遅延鎖を有し、前記ＤＬＬの遅延鎖および前記更なるＤＬＬの遅延鎖は同じである、請求項２に記載の集積回路。
【請求項６】
前記ＤＬＬは関連電圧調整回路構成を有し、前記ＤＬＬの関連電圧調整回路構成は、前記ＤＬＬの遅延鎖に調整された電圧を供給する、請求項４に記載の集積回路。
【請求項７】
前記更なるＤＬＬは関連電圧調整回路構成を有し、前記更なるＤＬＬの関連電圧調整回路構成は、前記ＤＬＬの遅延鎖に供給された調整電圧の指示を受信し、且つ前記ＤＬＬの遅延鎖に供給された調整電圧の指示に基づいて、前記更なるＤＬＬの遅延鎖に調整された電圧を供給する、請求項６に記載の集積回路。
【請求項８】
前記ＤＬＬはマスタＤＬＬを含み、且つ前記更なるＤＬＬはスレーブＤＬＬを含んでいる、請求項７に記載の集積回路。
【請求項９】
複数のスレーブＤＬＬをさらに含み、前記スレーブＤＬＬは前記複数のスレーブＤＬＬの１つである、請求項８に記載の集積回路。
【請求項１０】
前記各スレーブＤＬＬは集積回路のＩ／Ｏパッドの近くに配置されている、請求項９に記載の集積回路。
【請求項１１】
前記各スレーブＤＬＬは集積回路の前記各Ｉ／Ｏパッドの一部として構成されている、請求項１０に記載の集積回路。
【請求項１２】
アービトレーション層回路構成と、アプリケーション層回路構成と、メモリ・インタフェース回路構成とをさらに含んでいる、請求項１０に記載の集積回路。
【請求項１３】
前記各スレーブＤＬＬは前記メモリ・インタフェース回路構成の一部である、請求項１２に記載の集積回路。
【請求項１４】
前記メモリ・インタフェース回路構成は複数のストローブ・パッドを含み、前記ストローブ・パッドはそれぞれメモリ用の少なくとも１つのストローブ信号を供給する、請求項１３に記載の集積回路。
【請求項１５】
各ストローブ・パッドは少なくとも１つの関連スレーブＤＬＬを有している、請求項１４に記載の集積回路。
【請求項１６】
各ストローブ・パッドは、前記ストローブ・パッドによって供給された各ストローブ信号用の関連スレーブＤＬＬを有している、請求項１５に記載の集積回路。
【請求項１７】
前記メモリ・インタフェース回路構成は複数のデータ・バンク・インタフェース回路構成をさらに含み、各ストローブ・パッドは関連データ・バンク回路を有している、請求項１６に記載の集積回路。
【請求項１８】
前記オフセット・クロック信号は、前記クロック信号の表示に対して９０度の位相オフセットを有している、請求項１に記載の集積回路。
【請求項１９】
ダイの周囲およびその近辺の複数のＩ／Ｏパッドと；
ダイ上および前記Ｉ／Ｏパッドの少なくともいくつかに近い複数のスレーブ・デジタル・ロックド・ループ（ＤＬＬ）であって、少なくとも１つのスレーブＤＬＬは前記Ｉ／Ｏパッドのいくつかのそれぞれの近傍に設けられ、前記各スレーブＤＬＬのそれぞれは、少なくとも１つのクロック信号および基準信号を受信し且つ少なくとも１つの信号を供給し、前記少なくとも１つのクロック信号からの位相オフセットが前記基準信号に依存している、ＤＬＬと；
ダイ上のマスタＤＬＬであって、このマスタＤＬＬは前記基準信号を供給するように構成されており、前記ダイは前記スレーブＤＬＬのそれぞれに前記基準信号を供給する信号ルーティング要素を含む、マスタＤＬＬと；
前記ダイ上のフェイズ・ロックド・ループ（ＰＬＬ）であって、このＰＬＬは同じ周波数であるが位相が異なる複数の周期信号を生成するように構成され、前記複数の周期信号は前記少なくとも１つのクロック信号を含み、前記ダイは前記マスタＤＬＬに前記周期信号の少なくとも１つを供給する信号ルーティング要素および前記スレーブＤＬＬのそれぞれに前記複数の周期信号を供給する信号ルーティング要素を含んでいる、フェイズ・ロックド・ループ（ＰＬＬ）とを含んでいるダイ。
【請求項２０】
前記マスタＤＬＬはダイの第一角部の近くに設けられ、前記ＰＬＬはダイの第二角部の近くに設けられている、請求項１９に記載のダイ。
【請求項２１】
各スレーブＤＬＬは各Ｉ／Ｏパッドに隣接している、請求項１９に記載のダイ。
【請求項２２】
前記各スレーブＤＬＬは前記各Ｉ／Ｏパッドの一部を形成している、請求項１９に記載のダイ。
【請求項２３】
前記ＰＬＬは、異なる周波数で作動するように金属プログラム可能である、請求項１９に記載のダイ。
【請求項２４】
前記マスタＤＬＬおよび前記各スレーブＤＬＬは、異なる周波数で作動するように金属プログラム可能である、請求項１９に記載のダイ。
【請求項２５】
前記ＰＬＬ、前記マスタＤＬＬおよび前記各スレーブＤＬＬは、異なる周波数で作動するように金属プログラム可能である、請求項１９に記載のダイ。
【請求項２６】
前記マスタＤＬＬおよび前記各スレーブＤＬＬのそれぞれは遅延鎖を含み、前記マスタＤＬＬの遅延鎖の要素および前記各スレーブＤＬＬの遅延鎖の要素は、互いに公知の遅延関係を有している、請求項１９に記載のダイ。
【請求項２７】
前記マスタＤＬＬおよび前記各スレーブＤＬＬのそれぞれは遅延要素を有する遅延鎖を含み、各遅延鎖は同じ遅延要素を含む、請求項１９に記載のダイ。
【請求項２８】
前記ダイはダイの外側のメモリにインタフェース接続するためのメモリ・インタフェース回路構成を含み、前記各スレーブＤＬＬは前記メモリ・インタフェース回路構成の一部である、請求項１９に記載のダイ。
【請求項２９】
前記メモリ回路構成は複数のストローブ・パッドを含み、これらストローブ・パッドのそれぞれは、ストローブ信号線上のメモリ用ストローブ信号を供給するように構成されている、請求項２８に記載のダイ。
【請求項３０】
前記ダイは各ストローブ信号線用の少なくとも１つのスレーブＤＬＬを含む、請求項２９に記載のダイ。
【請求項３１】
前記位相オフセットは９０度である、請求項１９に記載のダイ。
【請求項３２】
前記マスタＤＬＬは関連電圧調整回路構成を有し、この関連電圧調整回路構成は電圧調整信号を供給するように構成されている、請求項１９に記載のダイ。
【請求項３３】
前記ダイは前記電圧調整信号を前記各スレーブＤＬＬへルーティングする前記電圧調整信号用信号ルーティング要素をさらに含む、請求項３２に記載のダイ。
【請求項３４】
各スレーブＤＬＬは、前記電圧調整信号に基づいて前記スレーブＤＬＬの遅延鎖に調整された電圧を供給するように構成された関連電圧調整回路構成を有している、請求項３３に記載のダイ。
【請求項３５】
多数レートの構造化に適用される集積回路構造であって、
異なる周波数範囲における操作のために金属構成可能なフェイズ・ロックド・ループ（ＰＬＬ）であって、このＰＬＬは同じ周波数であるが位相が異なる複数のクロック信号を供給するように構成されている、ＰＬＬと；
異なる周波数範囲における操作のために金属構成可能なマスタ・ディレイ・ロックド・ループ（ＤＬＬ）であって、このＤＬＬは前記複数のクロック信号の少なくとも１つを受信し且つ特定の位相オフセット用遅延要素の数を示す信号を供給するように構成されている、ＤＬＬと；
異なる周波数範囲における操作のために金属構成可能な複数のスレーブＤＬＬであって、これらスレーブＤＬＬのそれぞれは、前記複数のクロック信号の少なくとも１つおよび前記特定の位相オフセット用遅延要素の数を示す信号を受信し且つ信号を供給するように構成され、前記特定の位相オフセットは前記複数のクロック信号の少なくとも１つと比較される、スレーブＤＬＬとを含む、集積回路構造。
【請求項３６】
前記特定の位相オフセットは９０度である、請求項３５に記載の集積回路構造。
【請求項３７】
構築アプローチによって補正を行うアーキテクチャの物理的な実施において、前記アーキテクチャは少なくとも１つの拡張可能なクロック分配体系を画定し、このクロック分配体系は、複数の金属構成可能なデジタル・ロックド・ループ（ＤＬＬｓ）に分配された特定の位相オフセットを示す信号を供給し、これらＤＬＬｓは、集積回路の１つ以上の入出力パッドに接近しており、前記アーキテクチャはまた前記ＤＬＬｓに分配された電力制御信号を供給する電力調整体系を画定する、物理的な実施。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にメモリ・インタフェース回路構成に関し、特に詳しくはダブル・データ・レート・メモリ・アプリケーション用の拡張可能なタイミング回路構成に関する。
【背景技術】
【０００２】
メモリ・インタフェース回路構成は、通常アービトレーション回路構成、アプリケーション特定回路構成および物理層インタフェース回路構成を含んでもよい。この回路構成は、通常メモリとは別の非同期集積回路（ＡＳＩＣ）によって提供される。アービトレーション回路構成は、通常実施特定バス・プロトコルを用いてシステム・バスにアクセスすることに関する機能を実行し、あるいは必要に応じて、送信且つ受信されたデータおよび命令をフォーマット化する。アプリケーション特定回路構成は、通常メモリ・アクセス・コマンドを生成するための制御回路構成およびメモリとの相互作用を通常制御するための回路構成を含む。物理的な（ＰＨＹ）回路構成は、ＡＳＩＣからメモリに信号を送信し且つメモリから信号を受信する。
【０００３】
例えば、ダブル・データ・レート（ＤＤＲ）メモリとインタフェース接続するためのＰＨＹ回路構成の設計は困難である。ＤＤＲメモリは、通常高クロック遷移および低クロック遷移の両方でデータを転送し、それにより有効クロック・レートを効果的に２倍にする。従って、ＤＤＲメモリとインタフェース接続しているＰＨＹ回路構成も、通常他の回路構成のクロック・レートの効果的に２倍のレートでデータを処理できなければならない。さらに、ＤＤＲメモリも双方向データ・ストローブ信号（ＤＱＳ）の使用を要求し、そのタイミングは読み込み操作中のクロック信号の位相から９０度ずれ、且つ書き込み操作中はエッジアラインされており、また通常ＤＤＲメモリもこのメモリに入出力される信号に対して厳しいタイミング制限を加えている。
【０００４】
さらに、クロックおよび信号タイミングは多数の要因によって悪影響を受けることがある。例えば、ＡＳＩＣのポートに供給されるクロック信号のタイミングは、ルーティング依存の伝播遅延および信号ルーティングの長さの両方により、または信号経路の静電容量およびインダクタンスの変動、クロストークまたは近くの信号経路上の信号からの他のノイズにより歪められることがある。クロック生成または再生回路構成も、特に高スイッチング周波数を使用する回路構成と共に使用される時、電力供給電圧変動および電力供給に係るノイズによって悪影響を受けることがある。クロックおよびタイミングも、多くの電力供給ドメインの提供によって過度に影響されることがあり、これらドメインは、電力供給ドメイン、特に大きなサイズのドメイン内またはこれらドメインを横切る電圧勾配によって、また電力供給ドメインを横切る遷移時において、アナログ回路およびデジタル回路に要求されることがある。
【０００５】
さらに、タイミング関連の問題の解決は、それがデータ・アイのひずみ、またはクロック・スキューであっても、困難である。回路設計が適切なタイミング・バジェットを確実に満足するには、しばしば時間のかかる方法であり、各設計に対する熟練した人の採用および複雑な分析を必要とすることがしばしばある。さらに、しばしば回路設計が適切なタイミング・バジェットおよびその他の制約を満足している場合、設計は特別な回路に対してのみ有効であり、この回路は、再設計およびこれに付随する時間のかかる時間バジェットの再検証をすることなく追加のメモリと共に使用するために拡張することができない。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明は例えばメモリに関する回路構成と共に使用される設計および回路構成を提供する。一態様において、本発明は集積回路を提供するもので、この集積回路は、基準信号に基づいて少なくとも１つのクロック信号を生成するように構成されたフェイズ・ロックド・ループ（ＰＬＬ）と；前記クロック信号の表示を受信し且つ特定の位相オフセットに対応する遅延要素の数を決定するように構成されたディレイ・ロックド・ループ（ＤＬＬ）と；前記遅延要素の数を示す信号を生成する回路構成と；前記クロック信号の表示および前記遅延要素の数を示す信号の表示に基づいて、オフセット・クロック信号を生成するように構成された更なるＤＬＬとを含んでいる。本発明の更なる態様において、前記ＰＬＬは、異なる周波数のクロック信号を生成するために金属プログラム可能である。本発明の更なる態様において、前記ＤＬＬおよび前記更なるＤＬＬはそれぞれ遅延要素の遅延鎖を有し、前記更なるＤＬＬ用遅延鎖の遅延要素は、前記ＤＬＬの遅延鎖の遅延要素に対して公知の遅延関係を有する。本発明の更なる態様において、前記ＤＬＬは、関連電圧調整回路構成を有し、前記ＤＬＬの関連電圧調整回路構成は、前記ＤＬＬの遅延鎖に調整された電圧を供給し、前記更なるＤＬＬは関連電圧調整回路構成を有し、前記更なるＤＬＬの関連電圧調整回路構成は、前記ＤＬＬの遅延鎖に供給された調整電圧の指示を受信し且つ前記ＤＬＬの遅延鎖に供給された調整電圧の指示に基づいて、前記更なるＤＬＬの遅延鎖に調整された電圧を供給する。本発明の更なる態様において、両方のＤＬＬｓは、金属プログラム可能であって、特定のデータ・レートに対して最適な分解能を提供し；一組の金属構成可能なインタフェースＩＯｓは、集積論理回路で具体的に画定され、データ・レート変換、クロック再同期化、位相オフセット化および負荷平衡化を可能にする。更なる態様において、本発明は、構築アプローチによって補正を提供するアーキテクチャの物理的な実施を提供するものであって、この実施において、前記アーキテクチャは少なくとも１つの拡張可能なクロック分配体系を画定し、このクロック分配体系は、複数の金属構成可能なデジタル・ロックド・ループ（ＤＬＬｓ）に分配された特定の位相オフセットを示す信号を供給し、これらＤＬＬｓは、集積回路の１つ以上の入出力パッドに接近しており、前記アーキテクチャはまた前記ＤＬＬｓに分配された電力制御信号を供給する電力調整体系を画定する。
【０００７】
本発明のこれらの態様および他の態様は、この開示を検討することでより完全に理解される。
【図面の簡単な説明】
【０００８】
【図１】メモリおよびメモリ制御並びにインタフェース回路のブロック図である。
【図２】メモリ・インタフェース回路の各部分のブロック図である。
【図３】ダブル・データ・レート・メモリ回路とインタフェース接続するための入出力ブロックの各部分のブロック図である。
【図４】ダブル・データ・レート・メモリ回路とインタフェース接続するための入出力ブロックの各部分の更なるブロック図である。
【図５】メモリ制御およびインタフェース回路を提供するＡＳＩＣのブロック・レイアウトを示す。
【図６】本発明の態様によるシングル・エンドおよびダブル・エンド入出力回路のブロック図である。
【図７】本発明の態様による電力分配システムのブロック図である。
【発明を実施するための形態】
【０００９】
図１はメモリ１１１およびメモリ制御装置のブロック図である。メモリは、情報を保持している。システムはこのメモリにアクセスし、メモリ制御装置を経由して読み出すおよび／または書き込む。メモリ制御装置は、物理層（ＰＨＹ）１１７、アプリケーション層１１５およびアービトレーション層１１３と共に図１に示されている。アービトレーション層は、ポートアービトレーション論理、外部バス・フォーマット用データ・フォーマット化論理および他の機能用の論理を含む。図示されているように、アービトレーション層は、バス１１９に接続されているように概念的に示されている。アプリケーション層は、特定のメモリによって使用されるプロトコルに特有の制御情報を生成する。
【００１０】
ＰＨＹは、メモリに信号を送信し且つメモリから信号を受信する。この信号は、通常メモリに書き込まれるデータ信号、メモリから読み出されるデータ信号、メモリに供給された差動クロック信号および双方向データ・ストローブ（ＤＱＳ）信号を含む。ＤＱＳ信号は差動クロック信号と同相でデータ書き込みに基づきＰＨＹによって供給され、且つ差動クロック信号から９０度の位相外れでデータ読み出しに基づきメモリによって供給される。
【００１１】
作動中、アービトレーション層は、メモリへの書き込まれまたはメモリからの読み出されるデータを求めて外部の部品からバスを経て供給される要求を受信する。アービトレーション層は、アプリケーション層にこれらの要求を供給し、アプリケーション層は要求を処理して、特定のメモリ実施によって要求される制御信号を生成する。ＰＨＹは、要求された操作用の適切な信号をメモリに供給する。また、データ読み出しのために、ＰＨＹはメモリからデータを受信し、且つ更なる処理およびフォーマット化のためのデータをアプリケーション層に供給する。アプリケーション層は、必要に応じてフォーマット化されたデータをアービトレーション層に供給する。アービトレーション層は、バスにアクセスし、外部部品にデータを供給する。
【００１２】
図２はＰＨＹの部分を示すブロック図である。フェイズ・ロックド・ループ（ＰＬＬ）２１１は複数の移相クロック信号を生成する。移相クロック信号は複数のＩ／Ｏ論理ブロック２１５ａ〜ｃに供給され、これらのブロックは（図示されていない）メモリ要素とインタフェース接続する。好ましくは、Ｉ／Ｏ論理ブロックはＡＳＩＣのＩ／Ｏパッドにおいてまたはこれらのパッドの近傍に物理的に設けられる。また移相クロック信号の１つはマスタＤＬＬ２１３に送信される。図２の実施例において、ＰＬＬは４つの移相クロック信号を供給し、これらのクロック信号はそれぞれ隣接クロック信号から９０度離れている。しかしながら、他の実施例において、異なる数のクロック信号は異なる相分離度を備えている。例えば、いくつかの実施例において、８つの移相クロック信号が送信され、この場合隣接クロック信号間に４５度の位相分離がある。
【００１３】
ＰＬＬは、例えば、比較器、ループ・フィルタ、発振器および通常分周器を有するループを含む。比較器は、分周器から基準クロック信号およびフィードバック・クロック信号を受信するように構成され、この分周器は、低周波数基準クロック信号の周波数逓倍を可能にするために使用される。比較器はループ・フィルタに位相差の指示を供給し、このループ・フィルタの出力は発振器にアップ／ダウン信号を供給する。発振器は環状発振器または他の構造として実施されて、複数の移相クロック信号を供給する。一例として環状発振器の実施例を使用すると、移相クロック信号のそれぞれは環状発振器の異なる要素間にタップをとることによって供給される。
【００１４】
好ましくは、ＰＬＬは異なる操作範囲用に金属プログラム可能である。いくつかの実施例において、異なる数の発振要素は、金属プログラムによるけれども、一緒に結合され、或る場合にはタップ間に異なる数の発振要素が設けられる。例えば、より高い周波数のクロック信号は、タップ間に低減された数の発振要素を必要とすることがあり、さらに、適正な操作のために異なる数の発振要素の使用を必要とする場合がある。金属プログラム可能なＰＬＬを使用すると、異なる操作周波数のために単一の基本ＰＬＬを再使用することができる。
【００１５】
図２は１つのみ示しているが、少なくとも１つの移相クロック信号は、マスタ・ディレイ・ロックド・ループ（ＤＬＬ）２１３によって受信される。マスタＤＬＬはデジタル遅延鎖を含む。遅延鎖は、例えば、１２８の遅延要素を含んでいてもよい。マスタＤＬＬは、９０度の位相オフセットを示すコードを決定するために遅延鎖を使用する。一般的に、このコードは、９０度の位相オフセットを有するように、マスタＤＬＬによって受信されたクロック信号が通過する遅延要素の数を示す。いくつかの実施例において、このコードは７ビットのコードであり、別の実施例において、コードのビット数は、例えば遅延鎖における遅延要素の数またはクロック信号において９０度の位相オフセットを生成するために必要な遅延要素の最大数に依存して異なる。
【００１６】
いくつかの実施例において、マスタＤＬＬは異なる遅延を有する金属プログラム可能な遅延要素を含む。異なる遅延を有する遅延要素を使用すると、回路の適応性および拡張性を向上させることができる。例えば、相対的に小さな遅延の遅延要素は、より高い周波数のクロック信号と共に使用される場合に、より適切であり、クロック期間の分周の粒状度を増加させる。同様に、相対的に大きな遅延の遅延要素は、より低い周波数のクロック信号と共に使用される場合により適切であり、その結果として、１２８の遅延要素チェーン内に９０度の位相オフセットを設けることができる。このように、異なる遅延鎖は、期待クロック速度によって使用時に金属プログラムされて、クロック周期の分周のほぼ同様の粒状度を得てもよい。
【００１７】
位相オフセットを示すコードはＩ／Ｏ論理ブロックのそれぞれに供給される。また、上述したように、位相オフセット・クロック信号が、Ｉ／Ｏ論理ブロックのそれぞれに送信される。各Ｉ／Ｏ論理ブロックは、対応するメモリ用の情報を送信し且つメモリからの情報を受信する。
【００１８】
図３はサンプルＩ／Ｏ論理ブロックのブロック図である。Ｉ／Ｏ論理ブロックはストローブ／ＤＬＬブロック３１３、クロック・インタフェース・ブロック３１５、ＤＱインタフェース・ブロック３１７およびコマンド・インタフェース・ブロック３１９を含む。クロック・インタフェース・ブロックは差動クロック信号、例えば、図１を参照して述べたようにＰＬＬによって供給されたクロック信号のうちの２つの信号を受信し、これらのクロック信号は互いに１８０度の位相ずれを有する。クロック・インタフェース・ブロックはメモリにクロック信号を供給する。コマンド・インタフェースはメモリにコマンド、アドレスおよびマスク・データを供給し、これらのコマンド、アドレスおよびマスク・データは、クロック・インタフェース・ブロックによって供給されたクロック信号にクロックされる。ＤＱブロックはＤＱバス上に双方向データを調達し且つシンンクする。このＤＱブロックは、データ書き込みに基づきメモリにデータを調達し且つデータ読み出しに基づきメモリからデータをシンンクする。
【００１９】
ストローブ／ＤＬＬブロックはメモリ・ストローブ信号を生成し且つ受信する。メモリ・ストローブ信号は双方向であり、これらのストローブ信号は、読み出し操作に基づきメモリによって生成され且つ書き込み操作に基づきストローブ／ＤＬＬブロックによって生成される。読み出し操作のために、ストローブ信号は、読み出されたデータとエッジアラインされる。書き込み操作のために、ストローブ信号はデータから、アイアラインされ、または９０度の位相オフセットされる。従って、ストローブ／ＤＬＬブロックは９０度の位相オフセットを生成するためのＤＬＬを含む。
【００２０】
ストローブ／ＤＬＬブロックのＤＬＬはＰＬＬから位相オフセット・クロック信号を受信する。また、ストローブ／ＤＬＬブロックのＤＬＬはマスタＤＬＬから９０度の位相オフセットを示すコードを受信する。ストローブ／ＤＬＬブロックのＤＬＬは、９０度の位相オフセットを有するストローブ信号を生成するためにコードを使用する。ストローブ／ＤＬＬブロックのＤＬＬは、便宜上このＤＬＬの操作がマスタＤＬＬの操作に基づいているという点においてスレーブＤＬＬと称されることもある。
【００２１】
殆どの実施例において、スレーブＤＬＬはマスタＤＬＬのデジタル遅延鎖と同じデジタル遅延鎖を含む。このように、マスタＤＬＬが１２８の遅延要素の遅延鎖を含み、各遅延要素が特定の遅延を有する場合、スレーブＤＬＬも特定の遅延を有する１２８の遅延要素の遅延鎖を含む。しかしながら、いくつかの実施例において、遅延鎖は、より多くのまたはより少ない遅延要素を有することがあり、または遅延要素は、マスタＤＬＬの遅延要素に対して公知の関係にある遅延を単に有することもある。しかしながら、好ましくは、スレーブＤＬＬの遅延鎖は、マスタＤＬＬの遅延鎖と同じである。同じ遅延鎖であることは、工程、温度その他の変動が同じ遅延鎖に同様に影響を及ぼしそうであるという利点があり、それにより９０度の位相オフセットのマスタＤＬＬによる決定は、スレーブＤＬＬに適用される場合も、結果として９０度の位相オフセットになるという可能性を増加させる。
【００２２】
図６を参照すると、図６はシングル・エンド・ストローブ用ストローブ／ＤＬＬブロックおよび差動ストローブ用ストローブ／ＤＬＬブロックの実施例を示す。シングル・エンド・ストローブ・ブロックは、ストローブ（ＤＱＳ）信号を調達し且つシンンクするためのストローブ・パッド６１３を含む。スレーブＤＬＬはストローブ・パッド６１３に隣接して示され、好ましくはスレーブＤＬＬは、ストローブ・パッドに物理的に隣接して、例えばルーティングに関するタイミングの問題を低減させ、例えばタイミング・バジェットに影響を及ぼすことがある潜在的な遅延を低減もしくは消去する。スレーブＤＬＬは上述したようにデジタル遅延鎖を含み、遅延要素の数を示す信号を受信し、これらの遅延要素は、書き込み操作で使用される９０度の位相オフセットのクロック信号を生成するために使用される。またスレーブＤＬＬは、位相オフセット・クロック信号を受信し、これらの信号は、例えば、上述したＰＬＬによって供給される。
【００２３】
差動ストローブは、２つのスレーブＤＬＬ６１５ａ、ｂおよび差動ストローブ・パッドを含む。スレーブＤＬＬは、図６において差動ストローブ・パッドのいずれかの側に隣接して示され、物理的実施において、差動ストローブ・パッドのおそらく両側で好ましくは隣接して設けられている。単一のスレーブＤＬＬは、差動ストローブ信号を生成するように使用される可能性があり、いくつかの実施例において、単一のスレーブＤＬＬは、差動ストローブ・パッドと共に使用される。しかしながら、多数のスレーブＤＬＬを使用することは、付随する検証およびタイミング解決の問題と共に、増加した電流ソースまたは電力使用要件に関する潜在的な問題を引き起こすことなく、同様のまたは同じ設計を有するスレーブＤＬＬを使用することができるという利点がある。
【００２４】
図４に戻ると、図４は更なるＩ／Ｏ論理ブロックのブロック図である。このさらなるＩ／Ｏ論理ブロックは、コマンド・インタフェース・ブロック４１７に隣接しているクロック・インタフェース・ブロック４１５を含む。これらのクロック・インタフェース・ブロックおよびコマンド・インタフェース・ブロックのいずれの側にも、ストローブ／ＤＬＬブロック４１１ａ、ｂおよびこれらに対応するＤＱインタフェース・ブロック４１３ａ、ｂがそれぞれ設けられている。このようにストローブ／ＤＬＬブロックはそれぞれＤＱインタフェース・ブロックに隣接している。コマンド・インタフェース・ブロックは、（図示されていない）メモリにアドレスおよびコマンド信号を供給する。ＤＱインタフェース・ブロックは、通常ＤＱバスを渡ってメモリにデータを送信し且つメモリからデータを受信する。ストローブ／ＤＬＬブロックは、メモリにメモリ・ストローブ（ＤＱＳ）信号を送信し且つメモリからこの信号を受信する。ＤＱインタフェース・ブロックに隣接してストローブ／ＤＬＬブロックを設けることは、ＤＱＳおよびデータ信号に対するタイミング制御をより強化することができる。
【００２５】
図５は本発明の態様による集積回路のレイアウトを示す。集積回路はアービトレーション層回路構成およびアプリケーション層回路構成を含む。図示されているように、アービトレーション層回路構成およびアプリケーション層回路構成は、集積回路のダイの中心のほぼ近傍でロックされる。一般的に、タイミングおよびルーティングの問題は、これらの回路要素にとってそれほど重要ではなく、ダイ上の位置も他の回路要素と比較して重大ではない。また、集積回路はＰＬＬ回路構成を含む。ＰＬＬ回路構成は複数の位相オフセット・クロック信号を生成する。位相オフセット・クロック信号の１つはマスタＤＬＬに供給される。マスタＤＬＬは、ＰＬＬからダイの両側に設けられているものとして示されている。マスタＤＬＬは、いくつかの実施例において上述したマスタＤＬＬであってもよい。マスタＤＬＬは遅延要素の数を示すコードの形状で信号を生成し、これらの遅延要素は、ＰＬＬによって供給されたクロック信号から９０度の位相オフセットを有するクロック信号を生成するために使用される。
【００２６】
複数のＩ／Ｏ論理ブロックは集積回路のまわりに設けられている。Ｉ／Ｏ論理ブロックは集積回路のＩ／Ｏパッドと共に設けられることが好ましい。Ｉ／Ｏ論理ブロックは、アプリケーション層からのコマンド情報、ＰＬＬからの位相オフセット信号、およびマスタＤＬＬからの９０度の位相オフセットを有する更なるクロック信号を形成するように使用される遅延要素の数を示す信号を受信する。
【００２７】
また、電力供給の変動はタイミング制御に悪影響を及ぼすことがある。従って、いくつかの実施例において、マスタＤＬＬは電圧調整器を含む。電圧調整器は低域フィルタを含むことが好ましい。いくつかの実施例において、低域フィルタ用遮断周波数は１ＭＨｚと２ＭＨｚとの間にある。さらに、殆どの実施例において、各スレーブＤＬＬも電圧調整器を含む。好ましくは、各スレーブＤＬＬにおける電圧調整器は、スレーブＤＬＬにおける電圧調整がマスタＤＬＬによって供給される電圧設定信号に基づいているという理由で、スレーブ電圧調整器である。
【００２８】
図７に示されているように、マスタＤＬＬ７１１はＶｒｅｇ信号およびＶｍ信号を調達する。ＶｒｅｇおよびＶｍ信号は複数のスレーブＤＬＬ７１７ａ、ｂに供給される。Ｖｒｅｇ信号は調整された電力をスレーブＤＬＬに供給する。Ｖｍ信号は、スレーブＤＬＬにおいてスレーブ電圧調整器によって使用される電圧基準信号を供給する。好ましくは、スレーブ電圧調整器は各スレーブＤＬＬにおける遅延鎖用電力を供給し、各スレーブＤＬＬにおける遅延鎖の制御および他の復号論理は別のＶｄｄ信号によって電力供給され、それによりノイズが影響を与える操作、特にタイミングを低減する。さらに、マスタＤＬＬにおける遅延鎖に供給された電力に基づく各スレーブＤＬＬにおける遅延鎖への電力の調整は、遅延鎖を通じてタイミングの潜在的な変動を低減させる。このことは、自制されたスレーブ調整と共に、全体的な電力分配に影響を及ぼすことなくバンクの数を増加させることができる。さらに、全てのスレーブおよびマスタ調整器のＶREGおよびＶMは、ＤＬＬ間の潜在的な供給勾配を低減または消去し且つノイズ・スペクトル差異を低減させるように接続されることが好ましい。
【００２９】
このように、タイミングの関係は各ブロック内において自制され、ここに説明されたアーキテクチャは、トップ・レベルのクロック分配設計に重大な影響を及ぼすことなく、より広いバス形態に拡張可能であり、いくつかの実施例においては、この広いバス形態に拡張されている。さらに、システム全体の検証および確証の容易さは、自制されたタイミング・バジェットで階層的に構成されたシステムを提供することによって改善される。実際に、いくつかの実施例において、例えば詳述された実施例において、アーキテクチャおよび物理的な実施は構築アプローチによって補正を提供する。
【００３０】
本発明の各態様は、特定の実施例に対して説明されたが、本発明は請求の範囲およびこの開示によって裏付けられた実体のない変形を含むことが認識されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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