(57)【要約】  半導体デバイス（１０）が提供される。第１の層（１２）が第１のドーパント型を有し、第２の層（１４）が第１の層（１２）上に設けられ、第３の層（１６）が第２の層上に設けられる。第３の層（１６）は第１のドーパント型を有する。複数の第１および第２の半導体領域（２２、２４）が第３の層内に存在する。第１の半導体領域（２２）は第１のドーパント型を有し、第２の半導体領域（２４）は第２のドーパント型を有する。第１および第２の半導体領域（２２、２４）は、互いに横方向に交互のパターンで配置されて超接合を形成し、超接合は第２のドーパント型の最後の第２の半導体領域（２４、２４’）において終了する。
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【特許請求の範囲】
【請求項１】
第１のドーパント型を有する第１の層と、
第１の層上に設けられた第２の層と、
第２の層上に設けられた第３の層であって、第１のドーパント型を有する第３の層と、
第３の層内に設けられた複数の第１および第２の半導体領域と、を備え、
第１の半導体領域は第１のドーパント型を有し、第２の半導体領域は第２のドーパント型を有し、第１および第２の半導体領域は互いに対して横方向に交互のパターンで配置されて超接合を形成し、超接合は第２のドーパント型の最後の第２の半導体領域において終了する、半導体デバイス。
【請求項２】
最後の第２の半導体領域は第１の幅を有し、残りの第２の半導体領域はそれぞれ第２の幅を有し、第１の幅は第２の幅とは異なる請求項１に記載の半導体デバイス。
【請求項３】
第１の幅は第２の幅の約半分である請求項２に記載の半導体デバイス。
【請求項４】
第１のドーパント型はＰ型であり、第２のドーパント型はＮ型である請求項１に記載の半導体デバイス。
【請求項５】
第３の層内であって第１および第２の半導体領域の少なくとも一部の上に設けられたドレイン領域をさらに含み、ドレイン領域は、最後の第２の半導体領域の一部の上にのみ延びる請求項１に記載の半導体デバイス。
【請求項６】
第３の層内であって第１および第２の半導体領域の少なくとも一部の上に設けられたドレイン領域をさらに含み、ドレイン領域は、最後の第２の半導体領域上には延びない請求項１に記載の半導体デバイス。
【請求項７】
第２の層は酸化物層である請求項１に記載の半導体デバイス。
【請求項８】
第２の層は、第２のドーパント型を有する埋め込み層である請求項１に記載の半導体デバイス。
【請求項９】
第３の層は、超接合の１つの表面を除く全部の表面を包囲している請求項１に記載の半導体デバイス。
【請求項１０】
第１のドーパント型を有する第１の層と、第１の層上に設けられた第２の層と、第２の層上に設けられ、かつ、第１のドーパント型を有する第３の層と、第３の層内に設けられた複数の第１および第２の半導体領域と、を備え、第１の半導体領域は第１のドーパント型を有し、第２の半導体領域は第２のドーパント型を有し、第１および第２の半導体領域は互いに対して横方向に交互のパターンで配置されて超接合を形成する半導体デバイス内の超接合を終端させる方法であって、
第２のドーパント型の最後の第２の半導体領域を設けることを含む方法。
【請求項１１】
最後の第２の半導体領域を設けるステップには、第１の幅を有する最後の第２の半導体領域と第２の幅を有する残りの第２の半導体領域とを設けることが含まれ、第１の幅は第２の幅よりも狭い請求項１０に記載の方法。
【請求項１２】
第１の幅は第２の幅の半分である請求項１１に記載の方法。
【請求項１３】
第１のドーパント型はＰ型であり第２のドーパント型はＮ型である請求項１０に記載の方法。
【請求項１４】
ドレイン領域を、第３の層内であって第１および第２の半導体領域の少なくとも一部の上に設けることをさらに含み、ドレイン領域は最後の第２の半導体領域の一部の上にのみ延びる請求項１０に記載の方法。
【請求項１５】
ドレイン領域を、第３の層内であって第１および第２の半導体領域の少なくとも一部の上に設けることをさらに含み、ドレイン領域は最後の第２の半導体領域上には延びない請求項１０に記載の方法。
【請求項１６】
第２の層は酸化物層である請求項１０に記載の方法。
【請求項１７】
第２の層は、第２のドーパント型を有する埋め込み層である請求項１０に記載の方法。
【請求項１８】
第３の層は、超接合の１つの表面を除く全部の表面を包囲している請求項１０に記載の方法。
【請求項１９】
半導体デバイスを製造する方法であって、
第１のドーパント型を有する第１の層を用意することと、
第１の層上に第２の層を設けることと、
第２の層上に第１のドーパント型を有する第３の層を設けることと、
第３の層内に第１のドーパント型を有する複数の第１の半導体領域および第２のドーパント型を有する複数の第２の半導体領域を設けることとを含み、
第１および第２の半導体領域は、互いに対して横方向に交互のパターンで配置されて超接合を形成し、超接合は第２のドーパント型の最後の第２の半導体領域において終了する方法。
【請求項２０】
最後の第２の半導体領域は第１の幅を有し、残りの第２の半導体領域はそれぞれ第２の幅を有し、第１の幅は第２の幅よりも狭い請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に、超接合を有する半導体デバイスおよび超接合を有する半導体デバイスの形成方法に関し、より詳細には、超接合デバイスに対する終端構造に関する。
【背景技術】
【０００２】
半導体デバイスは、半導体基板またはウェハ上に形成された集積回路を備えている。次にウェハを切断して、マイクロエレクトロニクス・ダイ（もしくは「ダイス」）すなわち半導体チップにする。各ダイには、対応する集積回路が保持されている。各半導体チップは、パッケージまたはキャリア基板に実装される。パッケージは多くの場合に、マザーボードに実装されて、種々の電子システム内に組み込まれる。
【０００３】
半導体デバイスを伴う電子部品の中には、一部の電力応用において存在する高電流および電圧に対して耐性があるように設計しなければならないものがある。パワー横型二重拡散金属酸化物半導体（ＬＤＭＯＳ）電界効果トランジスタ（ＦＥＴ）デバイス（本明細書においてパワーＬＤＭＯＳデバイスと言う）は、電力応用においてますます一般的になりつつある。
【０００４】
ドレイン・ソース間オン抵抗（「ＲＤＳ．ＯＮ」）は、パワー・デバイスにおいて重要なデバイス・パラメータでり、特にダイ・サイズおよびコストに影響を与える。パワー・デバイスの絶縁破壊電圧とＲＤＳ．ＯＮとの間には、基本的なトレード・オフが存在する。パワー・デバイスの分野において継続的に取り組まれていることの１つは、このトレード・オフを改善して、回路設計者がパワー・デバイスのサイズを小さくできるようにすることである。表面電界緩和（ＲＥＳＵＲＦ）は、パワー・デバイス設計に対する一般的な技術であり、絶縁破壊電圧とＲＤＳ．ＯＮとの間のトレード・オフを改善することができるものである。しかし、絶縁破壊電圧を改善するために行なうデバイス構造のどんな変更も、そのＲＤＳ．ＯＮを劣化させる可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、半導体デバイスとして、その絶縁破壊電圧に悪影響を与えることなく抵抗が低減されたデバイスを提供することが望ましい。
【課題を解決するための手段】
【０００６】
本発明の他の望ましい特徴および特性が、以後の詳細な説明および添付の請求項とともに添付図面ならびに前述の技術分野および背景を参照することによって明らかになる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態による半導体デバイスの一部を示す断面図である。
【図２】図１に示す半導体デバイスを示す部分断面側面図である。
【図３】図１に示す半導体デバイスを示す部分平面図である。
【図４】別の実施形態による半導体デバイスを示す部分断面側面図である。
【図５】一実施形態による半導体デバイスの製造方法を例示するフロー図である。
【発明を実施するための形態】
【０００８】
種々の実施形態を、図面とともに以下に説明する。図において同様の数字は同様の要素を示している。
以下の詳細な説明は、本質的に典型に過ぎず、本発明または本発明の応用および使用を限定することは意図されていない。さらに、本発明の先行する背景技術または以下の本発明の詳細な説明において示される任意の理論によって拘束されることは意図されていない。また、図１〜４は単に例示的なものであり、一定の比率では描かれていない場合があることにも注意されたい。
【０００９】
図１〜３に、一実施形態によるデバイス１０の種々の図を示す。図１に示すように、デバイス１０は、半導体基板１２、たとえば１種または複数種の半導体材料を含む基板を備える。半導体材料は、たとえばガリウム・ヒ素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）である。本明細書においては通常、一般性を失うことなく、基板はシリコン（Ｓｉ）である。基板１２の厚さは、たとえば約３００〜１０００マイクロメータとすることができる。基板１２の半導体材料は、当該技術分野において広く理解されているように、第１の伝導型であっても良いし、または第１のドーパント型がドープされていても良い。図１〜３に例示した例において、基板１２は「Ｐ型」半導体基板であって、ボロン（Ｂ）が、たとえば約１．０ｘ１０１５原子／ｃｍ３の濃度までドープされている。
【００１０】
半導体基板１２は、たとえばシリコン・オン・インシュレータ（ＳＯＩ）またはバルク・シリコン（Ｓｉ）技術を用いて形成された層１４を備えていても良い。層１４の厚さは、たとえば約０．１〜３マイクロメータであっても良い。層１４は、ＳＯＩ技術を用いた場合には、埋め込み酸化物層とすることができる。別の方法では、層１４は、バルクＳｉ技術を用いた場合には、Ｎ型ドープされた埋め込み層とすることができ、約１．０ｘ１０１９原子／ｃｍ３の比較的高い濃度のアンチモン（Ｓｂ）をドープする。
【００１１】
エピタキシャル層１６が層１４上に設けられている。エピタキシャル層１６の厚さは、たとえば０．１〜１０マイクロメータであっても良く、エピタキシャル層１６の半導体材料は、第１の伝導型（すなわち、Ｐ型）であっても良い。本明細書の一実施形態においては、エピタキシャル層１６には、ボロンが、たとえば約１．０ｘ１０１５原子／ｃｍ３の濃度までドープされている。
【００１２】
浅いトレンチ分離（ＳＴＩ）領域１８が、エピタキシャル層１６の上面上にまたは上面内に形成されている。当該技術分野において広く理解されているように、ＳＴＩ領域１８の形成は、エピタキシャル層１６の上面内にトレンチをエッチングして、トレンチに絶縁材料たとえばフィールド酸化膜を充填することによって行なっても良い。ＳＴＩ領域１８の厚さは、たとえば０．３〜１マイクロメータであっても良い。ＳＴＩ領域１８の幅は、広く理解されているように、半導体デバイス１０の要求電圧に応じて適切に調整しても良く、通常０．５〜１００マイクロメータである。ＳＴＩ領域１８は、エピタキシャル層１６に渡って延びていても良い。
【００１３】
複数の高電圧ウェル２０が、ＳＴＩ領域１８に隣接してその下方に存在するエピタキシャル層１６内に形成されている。一実施形態においては、高電圧ウェル２０は、イオン注入を用いて形成され、複数のＰ型領域２２およびＮ型領域２４を備えている。図２に最も良く示されているように、Ｐ型領域２２およびＮ型領域２４は、互いに対して横方向に交互のパターンで配置されている。交互に配置されたＰ型領域２２およびＮ型領域２４によって、「超接合」が形成されている。
【００１４】
Ｐ型領域２２には、たとえばボロンを、たとえば１．０ｘ１０１６原子／ｃｍ３〜５．０ｘ１０１７原子／ｃｍ３の濃度でドープすることができる。Ｐ型領域２２の厚さは約０．５〜１０マイクロメータであっても良い。Ｎ型領域２４には、たとえばリン（Ｐ）を、たとえば１．０ｘ１０１６〜５．０ｘ１０１７原子／ｃｍ３の濃度までドープしても良い。Ｎ型領域２４の厚さは約０．５〜１０マイクロメータであっても良い。
【００１５】
再び図１を参照して、次にエピタキシャル層１６の上面内に本体領域２６が形成されている。本体領域２６は、イオン注入を用いて形成しても良く、第１の伝導型（すなわち、Ｐ型）であっても良い。本体領域２６には、ボロンを、たとえば約１．０ｘ１０１７〜５．０ｘ１０１７原子／ｃｍ３の濃度までドープしても良い。本体領域２６は、厚さが約１．０〜３．０マイクロメータであっても良く、エピタキシャル層１６の上面に渡って本体領域２６と高電圧ウェル２０との間にギャップが存在するように配置される。代替的な実施形態においては、本体領域２６を高電圧ウェル２０のすぐそばに隣接させることができる。
【００１６】
ゲート誘電体２８およびゲート電極３０が、エピタキシャル層１６の上面上に形成されている。ゲート誘電体２８およびゲート電極３０は、明瞭にするために図２からは取り除いてある。ゲート誘電体２８およびゲート電極３０は、本体領域２６と高電圧ウェル２０との間のギャップに渡って位置していても良く、本体領域２６、高電圧ウェル２０、およびＳＴＩ領域１８を部分的に覆っていても良い。ゲート誘電体２８は、絶縁材料たとえば酸化ケイ素で形成されており、厚さはたとえば約１００〜１０００オングストローム（１０〜１００ｎｍ）である。ゲート電極３０は、一実施形態においては、ポリシリコンで形成されており、厚さは約０．２〜１．０マイクロメータである。
【００１７】
ソース領域３２を、本体領域２６内に形成することができる。ソース領域３２の厚さは、たとえば約０．１〜１マイクロメータであっても良い。ソース領域３２は、イオン注入を用いて形成しても良く、Ｎ型伝導性であっても良く、たとえば１．０ｘ１０２０原子／ｃｍ３〜１．０ｘ１０２１原子／ｃｍ３の濃度のリンがドープされている。
【００１８】
ドレイン領域３４を、エピタキシャル層１６上の高電圧ウェル２０に渡って、ＳＴＩ領域１８とゲート電極３０の反対側で隣接するように形成することができる。ドレイン領域３４も、イオン注入を用いて形成しても良く、Ｎ型伝導性であっても良く、たとえば、リン・イオンを約１．０ｘ１０２０〜１．０ｘ１０２１原子／ｃｍ３の濃度で含んでいても良い。
【００１９】
本体コンタクト領域３６を、エピタキシャル層１６の上面内の本体領域２６内であってソース領域３２に隣接する部分に形成することができる。本体コンタクト領域３６の厚さは、ソース領域３２と同様である。本体コンタクト領域３６は、イオン注入を用いて形成しても良く、ボロン・イオンをたとえば約１．０ｘ１０２０原子／ｃｍ３の濃度で含んでいても良い。
【００２０】
付加的に、当該技術分野で知られている他の構成要素を、デバイスを形成する際に含んでも良い。しかしこれについては、図示も詳細な説明もしない。
特に図２に示すように、超接合を形成している横方向に配置された交互のＰ型領域２２およびＮ型領域２４は、終端構造３８において終了する。終端構造３８が適切に設計されていない場合には、デバイス絶縁破壊が、高電圧において超接合デバイスの終端で起こる場合がある。一実施形態の終端構造３８では、交互に配置されたＰ型領域２２およびＮ型領域２４における最後の列はＮ型領域である（図２において２４’と指定する）。Ｎ型領域２４’の幅は、残りのＮ型領域２４の幅と異なるものにすることができる。一例としては、Ｎ型領域２４’は、Ｎ型領域２４の半分の幅にすることができる。エピタキシャル層１６は、最後のＮ型領域２４’から横方向に延びても良い。最後のＮ型領域２４’を越えて延びるエピタキシャル層１６の幅は、比較的広くすることができ、たとえば５〜１５マイクロメータにすることができる。図２に示すように、ドレイン領域３４は、最後のＮ型領域２４’の前で終了することができる。代替案として、図４に、図１〜３の場合と同様の実施形態を示すが。この実施形態では、ドレイン領域３４が部分的に最後のＮ型領域２４’上に延びることができることが異なっている。
【００２１】
ＳＴＩ領域１８が、ドレイン領域３４からトレンチ分離構造４２まで延びている。トレンチ分離構造４２は、多結晶材料（たとえば第１のドーパント型の多結晶シリコン）の列４４が、２つの酸化ケイ素列４６によって囲まれたものから形成される。また本体領域２６を、トレンチ分離構造４２に隣接するように延ばすことができる。
【００２２】
図１に示すように、金属コンタクト５０、５２、５４を、ソース領域３２、ドレイン領域３４、およびゲート領域３０に、それぞれ設けることができる。
デバイス１０の少なくとも１つの代表的な実施形態では、非常に均一な分布の電界が、超接合の終端構造において実現される。また代表的な実施形態において、超接合に対する優位な終端構造として、設計ライブラリ内に容易に取り入れることができ、半導体デバイス内に付加的な層を必要としない終端構造を提供することができる。一実施形態によれば、デバイス１０によって、絶縁破壊電圧およびＲＤＳ．ＯＮのトレード・オフが改善される。
【００２３】
一実施形態においては、終端構造３８は、８０〜１０５Ｖの範囲におけるパワー超接合デバイスにおいて特に優位である。デバイス１０に対する任意的なバイアス方式として、層１４をドレイン領域３４に短絡させること、または層１４をソース領域３２に短絡させることを挙げることができる。デバイス１０において層１４としてＮ型埋め込み層を用いる場合、層１４をソース領域３２に短絡させて、デバイス１０を分離モードで動作させても良い。このような実施形態においては、ドレイン領域３４が誘導負荷スイッチングに起因して負になったときに、電子電流は基板１２には流れない。その代わりに、電流は層１４を通ってソース領域３２へ流れる。層１４をドレイン領域３４に短絡させた場合、デバイス１０は堅固な特性を実現することができる。
【００２４】
種々の実施形態において、異なるドーパントを異なる濃度で用いても良い。前記の説明では、Ｐ型を第１のドーパントおよび伝導型とし、Ｎ型を第２のドーパントおよび伝導型としていたが、当該技術分野において広く理解されるように、種々の領域のドーパント型は取り替えても良いことを理解されたい。
【００２５】
次に図１〜４を参照し、また付加的に図５に例示されるステップを参照して、本発明の実施形態による半導体デバイス１０の形成方法１００について説明する。この説明では、特定の材料および特定の伝導型を有する材料から形成される層および領域を参照するが、これは単に説明を目的としたものである。本発明を、本明細書において参照される特定の材料または物理的なパラメータに限定することは意図されていない。また本発明を、本明細書において説明されるステップの順序によって限定してはならず、また特定の製造または設計プロセスによって限定することもしてはならない。
【００２６】
方法１００のステップ１０５において、第１の伝導型（たとえば、Ｐ型）を有する半導体基板１２を用意する。次にステップ１１０において、層１４を半導体基板１２内に設けることができる。一例としては、層１４は、埋め込み酸化物層またはＮ型ドープされた埋め込み層とすることができる。ステップ１１５において、第１の伝導型を有するエピタキシャル層１６を層１４上に設ける。ステップ１２０において、それぞれ第１および第２の伝導型の交互に配置された複数の第１および第２の半導体領域２２、２４を、エピタキシャル層１６内に設けて超接合を形成する。超接合は、第２の半導体領域２４’において終了する。半導体領域２４’は、残りの第２の半導体領域２４よりも幅が小さい。一例としては、交互に配置された第１および第２の領域２２、２４は、イオン注入を用いて形成されたＰ型領域２２およびＮ型領域２４である。ステップ１２５において、第１の伝導型を有する本体領域２６を、エピタキシャル層１６内に設ける。一例としては、本体領域２６を、エピタキシャル層１６の上面内に、イオン注入を用いて形成する。ステップ１３０において、ゲート誘電体２８およびゲート電極３０を、エピタキシャル層１６の上面上に設ける。ステップ１３５において、ソース領域３２を本体領域２６内に形成する。一例としては、ソース領域３２を本体領域２６内に、イオン注入を用いて形成する。
【００２７】
ステップ１４０において、最後の第２の半導体領域２４’上の部分を越えて延びてはいないドレイン領域３４，３４’を設ける。図２に示すように、ドレイン領域３４は最後の第２の半導体領域２４’の前に終了することができるか、または図４に示すように、ドレイン領域３４’は部分的に最後の第２の半導体領域２４’を越えて延びることができる。一例としては、ドレイン領域３４，３４’は、エピタキシャル層１６上にイオン注入を用いて形成することができる。
【００２８】
ステップ１４５において、トレンチ分離構造４２を設けることができる。一例としては、トレンチ分離構造４２は、多結晶材料たとえば第１のドーパント型の多結晶シリコンの列４４を２つの酸化ケイ素列４６で包囲したものによって、形成することができる。ステップ１５０において、金属コンタクト５０、５２、５４を、ソース領域３２、ドレイン領域３４、およびゲート領域３０において設けることができる。
【００２９】
一実施形態によれば、半導体デバイスが提供される。デバイスは、第１のドーパント型を有する第１の層、第１の層上に設けられた第２の層であって第２のドーパント型を有する第２の層、第２の層上に設けられた第１のドーパント型を有する第３の層、および第３の層内に設けられた複数の第１および第２の半導体領域を備える。第１の半導体領域は第１のドーパント型を有し、第２の半導体領域は第２のドーパント型を有する。第１および第２の半導体領域は、互いに対して横方向に交互のパターンで配置されて超接合を形成し、超接合は第２のドーパント型の最後の第２の半導体領域において終了する。最後の第２の半導体領域は第１の幅を有することができ、残りの第２の半導体領域はそれぞれ第２の幅を有することができ、第１の幅は第２の幅と異なることができる。第１の幅は、第２の幅の半分とすることができる。第１のドーパント型はＰ型とすることができ、第２のドーパント型はＮ型とすることができる。ドレイン領域を、第３の層内であって第１および第２の半導体領域の少なくとも一部の上に設けることができる。ドレイン領域は、最後の第２の半導体領域の一部の上にのみ延びることができるか、またはドレイン領域は、最後の第２の半導体領域上には延びることはできない。第２の層は酸化物層とすることもできるし、第２の層は第２のドーパント型を有する埋め込み層とすることもできる。第３の層は、超接合の１つまたは複数の表面、たとえば超接合の１つの表面を除く全部の表面を包囲することができる。
【００３０】
別の実施形態においては、超接合を終端させる方法が提供される。本方法には、第２のドーパント型の最後の第２の半導体領域を設けることを含むことができる。その第２の半導体領域を設けるステップには、第１の幅を有する最後の第２の半導体領域と、第２の幅を有する残りの第２の半導体領域とを設けることを含むことができ、第１の幅は第２の幅よりも狭くすることができる。第１の幅は、第２の幅の半分とすることができる。第１のドーパント型はＰ型とすることができ、第２のドーパント型はＮ型とすることができる。デバイスはさらに、第３の層内であって第１および第２の半導体領域の少なくとも一部上に設けられたドレイン領域を備えることができる。ドレイン領域は、最後の第２の半導体領域の一部の上にのみ延びることができる。代替的な実施形態においては、ドレイン領域は、最後の第２の半導体領域上には延びない。第２の層は酸化物層とすることもできるし、第２の層は第２のドーパント型を有する埋め込み層とすることもできる。第３の層は、超接合の１つの表面を除く全部の表面を包囲することができる。
【００３１】
別の実施形態においては、半導体デバイスを製造する方法が提供される。本方法には、第１のドーパント型を有する第１の層を用意することと、第１の層上に第２の層を設けることと、第２の層上に第１のドーパント型を有する第３の層を設けることと、第３の層内に第１のドーパント型を有する複数の第１の半導体領域および第２のドーパント型を有する複数の第２の半導体領域を設けることとが含まれる。第１および第２の半導体領域は、互いに対して横方向に交互のパターンで配置されて超接合を形成し、超接合は第２のドーパント型の最後の第２の半導体領域において終了する。最後の第２の半導体領域は第１の幅を有することができ、残りの第２の半導体領域はそれぞれ第２の幅を有することができ、第１の幅は第２の幅よりも狭くすることができる。
【００３２】
前述の本発明の詳細な説明では、少なくとも１つの代表的な実施形態について示してきたが、膨大な数の変形が存在することを理解されたい。代表的な実施形態は単に例に過ぎず、本発明の範囲、適用性、または構成を限定することは決して意図されていないことを理解されたい。むしろ前述の詳細な説明によって、当業者に、本発明の代表的な実施形態を実現するための便利な指針が与えられ、添付の請求項で述べた本発明の範囲およびそれらの合法的な均等物から逸脱することなく、代表的な実施形態において説明した要素の機能および配置において種々の変形を行なっても良いことが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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