(57)【要約】  いくつかの実施形態に係るカーボンナノチューブ電界効果トランジスタを備える論理回路が開示される。【選択図】図１
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【特許請求の範囲】
【請求項１】
高供給基準と低供給基準との間に直列接続される第１のＣＮＴＦＥＴおよび第２のＣＮＴＦＥＴを備え、
前記第１のＣＮＴＦＥＴが論理値Ｈｉｇｈおよび論理値Ｌｏｗを受け取る論理入力を提供するゲートを有し、前記第２のＣＮＴＦＥＴがバイアス電源に結合されるゲートを有することにより、前記第２のＣＮＴＦＥＴが前記第１のＣＮＴＦＥＴに能動負荷を提供し、適切な論理ＨｉｇｈおよびＬｏｗ出力レベルが提供される、
集積回路。
【請求項２】
前記低供給基準のレベルは、論理Ｌｏｗレベルより低い、請求項１に記載の集積回路。
【請求項３】
前記第１のＣＮＴＦＥＴと前記第２のＣＮＴＦＥＴとでインバータゲートを構成する、請求項２に記載の集積回路。
【請求項４】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、電子伝導性よりホール伝導性が強い、請求項３に記載の集積回路。
【請求項５】
前記第１のＣＮＴＦＥＴは、ホールを伝導するようバイアスをかけられ、前記第２のＣＮＴＦＥＴは、電子を伝導するようバイアスをかけられ、前記第１のＣＮＴＦＥＴは、前記第２のＣＮＴＦＥＴより強い、請求項４に記載の集積回路。
【請求項６】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、伝導帯より価電子帯に近いフェルミエネルギーレベルを有する材料によって形成されたドレインおよびソース電極を有する、請求項５に記載の集積回路。
【請求項７】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、１つ以上のカーボンナノチューブを含むチャネルを有し、前記第１のＣＮＴＦＥＴのチャネルが前記第２のＣＮＴＦＥＴのチャネルより多くのカーボンナノチューブを有することにより、前記第１のＣＮＴＦＥＴは、前記第２のＣＮＴＦＥＴより強い伝導性を有する、請求項５に記載の集積回路。
【請求項８】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、内在性カーボンナノチューブにより形成されたチャネルを有する、請求項１に記載の集積回路。
【請求項９】
インバータ回路であって、
前記インバータ回路の第１の供給基準と出力ノードとの間に結合された第１のＣＮＴＦＥＴと、
前記出力ノードと第２の供給基準との間に結合された第２のＣＮＴＦＥＴと、を備え、
前記第１のＣＮＴＦＥＴは、前記インバータ回路に入力を提供し、前記第２のＣＮＴＦＥＴは、前記第１のＣＮＴＦＥＴに能動負荷を提供すべくバイアスがかけられる、インバータ回路。
【請求項１０】
前記第１の供給基準は、前記第２の供給基準より高い、請求項９に記載のインバータ回路。
【請求項１１】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、電子伝導性よりホール伝導性が強い、請求項１０に記載のインバータ回路。
【請求項１２】
前記第１のＣＮＴＦＥＴは、ホールを伝導するようバイアスをかけられ、前記第２のＣＮＴＦＥＴは、電子を伝導するようバイアスをかけられ、前記第１のＣＮＴＦＥＴは、前記第２のＣＮＴＦＥＴより強い、請求項１１に記載のインバータ回路。
【請求項１３】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、伝導帯より価電子帯に近いフェルミエネルギーレベルを有する材料によって形成されたドレインおよびソース電極を有する、請求項１２に記載のインバータ回路。
【請求項１４】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、１つ以上のカーボンナノチューブを含むチャネルを有し、前記第１のＣＮＴＦＥＴのチャネルが前記第２のＣＮＴＦＥＴのチャネルより多くのカーボンナノチューブを有することにより、前記第１のＣＮＴＦＥＴは、前記第２のＣＮＴＦＥＴより強い伝導性を有する、請求項１３に記載のインバータ回路。
【請求項１５】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、内在性カーボンナノチューブにより形成されたチャネルを有する、請求項９に記載のインバータ回路。
【請求項１６】
コンピュータシステムであって、
（ａ）１つ以上のインバータ回路を有するプロセッサと、
（ｂ）前記プロセッサに結合され、前記プロセッサに増設ＲＡＭを提供するメモリチップと、
（ｃ）前記プロセッサに結合され、前記プロセッサと無線ネットワークとを通信可能に接続するアンテナと、
を備え、
前記１つ以上のインバータ回路は、
前記インバータ回路の第１の供給基準と出力ノードとの間に結合された第１のＣＮＴＦＥＴと、
前記出力ノードと第２の供給基準との間に結合された第２のＣＮＴＦＥＴと、を有し、
前記第１のＣＮＴＦＥＴは、前記インバータ回路に入力を提供し、前記第２のＣＮＴＦＥＴは、前記第１のＣＮＴＦＥＴに能動負荷を提供すべくバイアスがかけられる、
コンピュータシステム。
【請求項１７】
前記第１の供給基準は、前記第２の供給基準より大きい、請求項１６に記載のコンピュータシステム。
【請求項１８】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、電子伝導性よりホール伝導性が強い、請求項１７に記載のコンピュータシステム。
【請求項１９】
前記第１のＣＮＴＦＥＴは、ホールを伝導するようバイアスをかけられ、前記第２のＣＮＴＦＥＴは、電子を伝導するようバイアスをかけられ、前記第１のＣＮＴＦＥＴは、前記第２のＣＮＴＦＥＴより強い、請求項１８に記載のコンピュータシステム。
【請求項２０】
前記第１のＣＮＴＦＥＴおよび前記第２のＣＮＴＦＥＴは、伝導帯より価電子帯に近いフェルミエネルギーレベルを有する材料によって形成されたドレインおよびソース電極を有する、請求項１９に記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してカーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）、および、それに関連する集積回路に関する。
【図面の簡単な説明】
【０００２】
以下に本発明の実施形態が例示されるが、限定ではなく、例として示される。添付の図面における同様の参照符号は、同様の構成要素を示す。
【０００３】
【図１】いくつかの実施形態に係るＣＮＴＦＥＴの断面図である。
【０００４】
【図２Ａ】いくつかの実施形態に係るミッドギャップショットキー障壁ＣＮＴＦＥＴについてのホール伝導を示すエネルギー帯図である。
【０００５】
【図２Ｂ】いくつかの実施形態に係るミッドギャップショットキー障壁ＣＮＴＦＥＴについての電子伝導を示すエネルギー帯図である。
【０００６】
【図２Ｃ】いくつかの実施形態に係るミッドギャップショットキー障壁ＣＮＴＦＥＴの伝導特性を示す図である。
【０００７】
【図３】いくつかの実施形態に係る、フラットバンドＶＧＳがシフトしたミッドギャップショットキー障壁ＣＮＴＦＥＴの伝導特性を示す図である。
【０００８】
【図４】いくつかの実施形態に係るショットキー障壁ＣＮＴＦＥＴを用いたインバータの概略図である。
【０００９】
【図５】いくつかの実施形態に係るショットキー障壁ＣＮＴＦＥＴを用いたＮＡＮＤゲートの概略図である。
【００１０】
【図６】いくつかの実施形態に係るショットキー障壁ＣＮＴＦＥＴを用いたＮＯＲゲートの概略図である。
【００１１】
【図７】いくつかの実施形態に係る、電子導電性よりホール導電性が強いショットキー障壁ＣＮＴＦＥＴの伝導特性を示す図である。
【００１２】
【図８】いくつかの実施形態に係る、ホール伝導を促進するソース／ドレイン端子を有するバンドエッジショットキー障壁ＣＮＴＦＥＴのエネルギー帯図である。
【００１３】
【図９】いくつかの実施形態に係る、ＣＮＴＦＥＴデバイスを用いた１つ以上の論理回路を有するマイクロプロセッサを備えたコンピュータシステムのブロック図である。
【発明を実施するための形態】
【００１４】
ＣＮＴＦＥＴ（カーボンナノチューブ電界効果トランジスタ）は、シリコンＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）と類似しているが、シリコンチャネルの代わりに１つ以上のカーボンナノチューブを用いる点が異なる。ＣＮＴは、ホールおよび電子のどちらの伝導も比較的速いので、とりわけＣＭＯＳ回路を用いて従来実装されている相補型論理に適していると言える。
【００１５】
図１は、いくつかの実施形態に係るＣＮＴＦＥＴ（カーボンナノチューブ電界効果トランジスタ）の断面図である。図示されたＣＮＴＦＥＴは、チャネルとして機能するカーボンナノチューブ（ＣＮＴ）１０１を有し、ＣＮＴとゲート電極１０２との間に挟まれるようにゲート絶縁体１０３が配置されている。ＣＮＴは、対向端部に取り付けられたドレイン１０４およびソース１０６（これらは交換可能であり、一般的にどちらがソースでどちらがドレインかの区別はない）も有する。ＣＮＴは、基板１０５の上に取り付けられ、通常、その上に酸化物絶縁体が載置される。これらの構成要素は、いかなる適切な材料によってさまざまな構成で実装されてよいことを理解されたい。しかしながら、以下の章では、説明の便宜上、いくつかの特定の例を採り上げることにする。
【００１６】
ＭＯＳＦＥＴシリコンチャネルと比べ、ナノチューブは、（もしあれば）最小限の懸垂表面結合を有する。したがって、ゲート絶縁体として二酸化ケイ素（ＳｉＯ２）は適切ではあるが、必要ない。誘電率が高い他の結晶質または非結晶質の絶縁体（例えばＨｆＯ２、ＺｒＯ２、または、非酸化物絶縁体を含む他の材料）が代わりに用いられてよい。これによって、超薄ＳｉＯ２ゲート絶縁膜を用いなくともＣＮＴＦＥＴの性能を高めることができる。
【００１７】
いくつかの実施形態では、厚さ２ｎｍの酸化ハフニウム（ＨｆＯ２）ゲート絶縁体を用いてもよい。寄生および／またはフリンジ容量を減らすべく、自己整合配置が実装されてよい。一方では、十分なゲート容量が通常は必要である。ゲート容量は、ゲート電極幅が大きくなるに従い増大する。いくつかの実施形態では、ゲート容量を十分にするには、ゲート絶縁体の厚さの約３倍の幅をもつゲート電極を有することが望ましい場合もある。
【００１８】
ドレイン１０４およびソース１０６の電極は、いかなる適切な材料によって実装されてよい。しかしながら、以下に述べるように、相対的なホール／電子伝導強度にふさわしいようにフェルミエネルギーレベルを定める所望の仕事関数を有する材料の選択（例えば、ＣＭＯＳのような相補デバイスおよび回路、および、多層構造に対して）が望まれる。例えば、いくつかの実施形態では、ホール伝導を良好にすべく、通常は典型的なＣＮＴ価電子帯に傾くフェルミバンドレベルを有するソース／ドレインにはパラジウム（Ｐｄ）のような金属を用いることが望ましいだろう（これについては以下に再び採り上げる）。寸法に関しては、ドレイン／ソース端子幅は、トランジスタのフットプリントを非常に小さくする一方で、所望のパフォーマンスのためにそれらの長さに対する寄生抵抗および容量を最小限にすべく選ばれる必要がある。典型的なＣＮＴＦＥＴでは、ドレイン／ソース電極は、５０ｎｍのトランジスタチャネル（ＣＮＴ）長に対して１５ｎｍ×１５ｎｍの寸法を有する。
【００１９】
図２Ａから２Ｃを参照すると、ＣＮＴチャネルの電気的特性の一例が示されている。ＣＮＴチャネルは、ミッドギャップＳＢカーボンナノチューブと共に実装されるので、両極性である、すなわち、どのようにバイアスをかけられるかによってホールおよび電子両方を伝導することができる。図２Ａおよび２Ｂは、ホール伝導および電子伝導についてのドレイン／ソースフェルミレベル（ＥＦ）に関する伝導（Ｅｃ）および原子価（Ｅｖ）バンドレベルをそれぞれ示す。ゲートが「負」電圧（供給電圧およびトランジスタに印加されるドレインバイアスの半分以下）の方にバイアスをかけられるにつれ、エネルギー帯は、屈曲してシフトする（ドレイン／ソースフェルミレベルに対して）。それによって、図２Ａに示されるようにＣＮＴチャネルまでショットキー障壁を貫通することでホールが伝導され、さらに、端子で集められる（すなわち、図２Ａに示されるように、チャネルからソースまで貫通し、負のバイアスを保持するドレインによって集められることにより注入される）。あるいは、ゲート電圧が正の電圧（供給電圧およびトランジスタに印加されるドレインバイアスの半分以上）に向かうにつれ、エネルギー帯は屈曲してシフトする（ドレイン／ソースフェルミレベルに対して）。それによって、図２Ｂに示されるようにＣＮＴチャネルまで貫通することにより電子が伝導される。
【００２０】
図２Ｃは、直径０．６、１．０、および、１．５ｎｍを有するナノチューブの一例のＩＤ／ＶＧＳ曲線を示す。曲線で示されるように、そのゲート／ソース電圧が「フラットバンド」レベル（この例の曲線ではおよそＶＤＤ／２）にある場合、チャネルは最小電流を伝導する。ＶＧＳがこのレベルを上回る場合、電子は伝導し、この場合、電子電流は、ＶＧＳが上昇するにつれ増大する。一方では、ＶＧＳが当該最小電流を下回ると、電子に代わりホールが伝導し、この場合、ホール電流は、ＶＧＳが低下するにつれ増大する。ホール電流と電子電流とが一致する場合に最小電流ポイントが実現する。
【００２１】
これらの曲線が示すように、チャネル電流は、作製されるナノチューブの直径に影響される。直径が大きくなるにつれ、所定のドレイン／ソース電圧に対する最小チャネル電流（ＩＤ）と最大チャネル電流（ＩＤ）との差は小さくなる。デジタル用途のほとんどでは、オン電流とオフ電流との間には十分な差があることが望ましいので、ＣＮＴの直径は小さいことが要求されるようである。その一方で、直径が小さすぎると、トランジスタの「オン」つまり荷電電流が小さくなり、これは望ましくない。例えば、低い「オフ」電流、および、良好なオン／オフ電流比を有するからといって、望ましいデジタル用途として十分な「オン」電流を有するとは限らない。したがって、これらの競合する要因の間での適切な妥協点が求められる。いくつかの実施形態では、デジタル回路に実装されるには０．５から２．０ｎｍまでの直径を有するＣＮＴが望ましいようである。以下に採り上げる例では、約１ｎｍの直径を有するＣＮＴが用いられる。
【００２２】
図３は、両極性ＳＢ  ＣＮＴのＩＤ／ＶＧＳ曲線を示す。図では、フラットバンド電圧がシフトすることにより、ＶＧＳ軸に沿ったＩＤ／ＶＧＳ曲線もシフトし、その結果、導電はＶＧＳ＝０Ｖで最小になる。いくつかの実施形態では、これは、ＣＮＴトランジスタの低供給側に負のバイアスをかけることによって実現する。フラットバンドＶＧＳが０の場合、ＣＮＴは、低入力電圧は０Ｖ、および、高入力電圧はＶＤＤ（または回路動作における最大電圧振幅のあたり）のデジタルデバイスとして用いられるのに適する。他の実施形態では、選択するゲート電極材料を変更することもでき、例えば、Ｐｄ（パラジウム）またはＡｌ（アルミニウム）を用いて所望の仕事関数を設計し、図３に示すようなトランジスタのＩＤ／ＶＧＳ曲線における適切なシフトを提供してよい。
【００２３】
図４は、第１および第２のＣＮＴＦＥＴ（ＣＦＥＴ１、ＣＦＥＴ２）を有する論理ゲート（インバータ）の一例を示す。それらは、高供給電圧（ＶＤＤ）と低供給基準（ＶＳＳ）との間で直列に連結される（各自のゲートのひし形に注目されたい。これは、ＣＦＥＴ１、ＣＦＥＴ２が必ずしもＮ型またはＰ型デバイスとして機能するよう物理的に形成、例えばドーピングされていないので、トランジスタ自身は、どのようにバイアスをかけられるかによってＮまたはＰ型デバイスとして機能できることを示している）。ホールを伝導するようバイアスをかけられる第１のＣＮＴＦＥＴ（ＣＦＥＴ１）は、ドライバトランジスタとして機能し、そのゲートは、インバータ入力（Ｖｉｎ）を提供する。電子を伝導するようバイアスをかけられる第２のトランジスタＣＮＴＦＥＴ（ＣＦＥＴ２）は、能動負荷を促進するよう機能し、そのゲートは、トランジスタに適切にバイアスをかける電源（ＶＧＧ）に結合されることにより、出力（Ｖｏｕｔ）は、Ｖｉｎが低いときは高出力値を、Ｖｉｎが高いときは低出力価をそれぞれ適切に供給することができる。所望の出力振幅を得るよう、ＶＧＧおよびＶＳＳを調整できることに注目されたい。例えば、ＶＧＧをＶＤＤに近づけ（等しくない場合）、ＶＳＳを接地電圧にすることが一般的に望ましいが、これらの電圧は、所定のＣＮＴＦＥＴの動作に依存する。
【００２４】
いくつかの実施形態によれば、ＣＮＴＦＥＴ（ＣＦＥＴ１、ＣＦＥＴ２）のゲート／ソースフラットバンドレベルは、負の低圧側電源（ＶＳＳ）を用いることにより、約０Ｖの論理Ｌｏｗレベルと、ＶＤＤ（例えば約１．０Ｖ）の論理Ｈｉｇｈ値に対して左にシフトされる。さらに、トランジスタのＩＤ／ＶＧＳ特性は、図７に示すとおりになる。図７は、望ましいＰ型トランジスタ動作を示す。この場合、両極性ＣＮＴＦＥＴにおいて、ホール電流は、電子電流より多くなる。
【００２５】
これは、いくつかの方法で達成できる。ソース／ドレイン材料の仕事関数を変化させること、よって、図８に示されるようなショットキー障壁によって達成できる。例えば、ホール伝導を促すためにＰｄ（パラジウム）が用いられてよい。他の方法は、異なるサイズのトランジスタを実装することである（各トランジスタチャネルに異なる数のカーボンナノチューブを用いる）。例えば、図４の回路を参照すると、ＣＦＥＴ１は、ナノチューブをＣＦＥＴ２より数多く有しているので、ＣＦＥＴ２より強くてよい。しかしながら、単一のチャネルに多数のナノチューブを詰め込むと、単位幅当たりのナノチューブの数と、ナノチューブ毎の容量（および電流）との間にトレードオフが生じることを理解されたい。
【００２６】
図５は、いくつかの実施形態に係る、本願明細書中で採り上げられるＣＮＴＦＥＴを有するＮＡＮＤゲートの一例を示す。ＮＡＮＤゲートは、図に示すように、高供給基準（ＶＤＤ）と、低供給基準ＶＳＳに結合された能動負荷トランジスタＣＦＥＴ３との間で並列結合されているドライバＣＮＴＦＥＴ（ＣＦＥＴ１、ＣＦＥＴ２）を有する。図に示すように、ドライバトランジスタ（ＣＦＥＴ１、ＣＦＥＴ２）のゲートは、第１および第２のＮＡＮＤゲート入力（Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂ）をそれぞれ提供し、ＣＦＥＴ３のドレインにゲート出力が設けられている。いずれかの入力が低い（例えば０Ｖ）場合、出力は高くなる（ＶＤＤに近づく）。逆に言えば、両方の入力が高い（ＶＤＤに近い）場合、出力は低くなるであろう。
【００２７】
図６は、いくつかの実施形態に係る、本願明細書中で採り上げられるＣＮＴＦＥＴを有するＮＯＲゲートの一例を示す。ＮＯＲゲートは、図に示すように、高供給基準（ＶＤＤ）と、低供給基準ＶＳＳに結合された能動負荷トランジスタＣＦＥＴ３との間で並列結合されているドライバＣＮＴＦＥＴ（ＣＦＥＴ１、ＣＦＥＴ２）を有する。図に示すように、ドライバトランジスタ（ＣＦＥＴ１、ＣＦＥＴ２）のゲートは、第１および第２のＮＯＲゲート入力（Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂ）をそれぞれ提供し、ＣＦＥＴ３のドレインにゲート出力が設けられている。両方の入力が低い場合（例えば０Ｖ）、出力は高くなる（ＶＤＤに近づく）。逆に言えば、いずれかまたは両方の入力が高い（ＶＤＤに近い）場合、出力は低くなるであろう。
【００２８】
ゲート、メモリデバイス、クロックトロジックなどの他のタイプのデジタルデバイスも本願明細書中に記載されるＣＮＴＦＥＴを用いて実装されてよい。例えば、当業者であれば、インバータ、ＮＯＲおよびＮＡＮＤゲートは、多くのタイプのさらに複雑な回路のビルディングブロックになりうることが理解できよう。この考えに沿い、いくつかの集積回路は、別々の回路ブロックに、または、ハイブリッド回路に組み合わせてＭＯＳＦＥＴおよびＣＮＴＦＥＴを両方備えてよい。例えば、現在多くのＣＭＯＳ用途では、Ｐ型デバイスは、ＮＭＯＳのものよりかなり伝導するのが遅い（移動が遅い）ので、回路のパフォーマンスを制限してしまう。したがって、回路は、例えば、ホールを伝導してＰ型デバイスとして機能するＣＮＴＦＥＴと、Ｎ型トランジスタとして用いられうるＮＭＯＳデバイス（シリコン、または、ＩＩＩ−ＶまたはＩＩ−ＶＩ族材料のような他の化合物半導体における）とを用いてよい。
【００２９】
図９を参照すると、コンピュータシステムの一例が示されている。図示されたシステムは、通常、電源９０４に接続されたプロセッサ９０２、無線インターフェース９０６、および、メモリ９０８を有する。コンピュータシステムは、電源９０４に接続され、動作中、電源から電力を供給される。無線インターフェース９０６は、アンテナ９１０に接続され、無線インターフェースチップ９０６を介してプロセッサと無線ネットワーク（図示せず）とを通信可能に接続する。マイクロプロセッサ９０２は、本願明細書で採り上げたＣＮＴＦＥＴインバータを用いる１つ以上の論理回路９０３を有する。
【００３０】
図示されたシステムは、異なる形態にも実装されうることに留意されたい。すなわち、単一のチップモジュール、回路基板、または、複数の回路基板を有するシャーシに実装されてよい。同様に、１つ以上の完全なコンピュータを構成するか、または、コンピュータシステム内で役立つ構成部品を構成してもよい。
【００３１】
本発明は、記載された実施形態に制限されず、添付の請求項の趣旨および範囲内での修正および変更を加えて実施されてよい。例えば、本発明は、すべてのタイプの半導体集積回路（"ＩＣ"）チップと共に用いられうることを理解されたい。これらのＩＣチップの例は、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップなどを含むがこれらに限定されない。
【００３２】
さらに、サイズ、モデル、値、範囲の例を挙げたが、本発明は、それらに制限されない。将来、製造技術（フォトリソグラフィなど）がさらに向上すれば、さらに小型のデバイスが製造できるようになると予想される。また、説明の便宜上から、そして、本発明をあいまいにしない目的で、ＩＣチップおよび他の構成要素と接続するよく知られた電源／グラウンドを図示する場合もしない場合もある。さらに、本発明をあいまいにしない目的から、そして、ブロック図の配置構成などの実装に関する詳細は本発明が実装されるべき環境に大いに依存する、すなわち、そのような詳細は、当然当業者の知る範囲であるという観点から、配置構成はブロック図形式で示される場合がある。本発明の例示的実施形態を説明すべく特定の詳細（回路など）が記載される場合、これらの特定の詳細がなくても、または、特定の詳細の変形例によっても本発明が実施できることは、当業者であれば当然理解できよう。したがって、説明は、限定ではなく例示として見なされるべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010514219.tif 000012
【図９】
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【国際調査報告】
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2010514219.tif 000015