(57)【要約】半導体基板（102）の上にあるトンネル誘電体層（104）を含むメモリセル（100）が提供される。メモリセルは、トンネル誘電体層の上にある第一の部分（106）と、第一の部分からのびるナノロッドの形の第二の部分（116）とを持つ浮遊ゲートも含む。加えて、制御ゲート層（122）は、ゲート間誘電体層（120）によって浮遊ゲートから分離される。
2010500752.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上にあるトンネル誘電体層と、
前記トンネル誘電体層の上にある第一の部分と、前記第一の部分からのびるナノロッドの形の第二の部分とを持つ、浮遊ゲートと、
ゲート間誘電体層によって前記浮遊ゲートから分離された制御ゲート層と、
を含むメモリセル。
【請求項２】
前記ナノロッドは、前記トンネル誘電体層に対してほぼ垂直な方向に前記第一の部分からのびる、請求項１のメモリセル。
【請求項３】
前記第二の部分はおよそ5 nmの幅を持つ、請求項１のメモリセル。
【請求項４】
前記第二の部分はおよそ50から200 nmの高さを持つ、請求項１のメモリセル。
【請求項５】
前記第一の部分と前記第二の部分は同じ材料で形成される、請求項１のメモリセル。
【請求項６】
前記浮遊ゲートは70 nmから220 nmの範囲の高さを持つ、請求項２のメモリセル。
【請求項７】
半導体基板の上にあり、第一と第二の分離領域の間に介在するトンネル誘電体層と、
前記トンネル誘電体層の上にある第一の部分と、前記第一の部分からのびるナノロッドの形の第二の部分とを持つ浮遊ゲートであって、前記第一の部分は前記第一と第二の分離領域より上にのびる、浮遊ゲートと、
前記浮遊ゲートの上にあるゲート間誘電体層によって前記浮遊ゲートから分離された制御ゲート層と、
を含むメモリセル。
【請求項８】
前記トンネル誘電体層はおよそ10ナノメートル（nm）以下の厚さを持つ、請求項７のメモリセル。
【請求項９】
前記ナノロッドは、前記第一の部分に対してほぼ垂直な方向に前記第一の部分からのびる、請求項７のメモリセル。
【請求項１０】
前記ナノロッドは50から200 nmの範囲の高さを持つ、請求項９のメモリセル。
【請求項１１】
前記第一の部分は、少なくともおよそ15 nmだけ前記第一と第二の分離領域より上にのびる、請求項７のメモリセル。
【請求項１２】
半導体基板の上にあり、第一と第二の分離領域の間に介在するトンネル誘電体層と、
前記トンネル誘電体層の上にある第一の部分と、前記第一の部分からのびるナノロッドの形の第二の部分とを持つ浮遊ゲートであって、前記第一と第二の分離領域は前記第一の部分より上にのびる、浮遊ゲートと、
ゲート間誘電体層によって前記浮遊ゲートから分離された制御ゲート層と、
を含むメモリセル。
【請求項１３】
前記第一の分離領域と第二の分離領域の側壁に接するスペーサーを含む、請求項１２のメモリセル。
【請求項１４】
前記スペーサーはおよそ15 nmに等しい幅を持つ、請求項１３のメモリセル。
【請求項１５】
前記第一と第二の分離領域は、少なくともおよそ20 nmだけ前記第一の部分より上にのびる、請求項１２のメモリセル。
【請求項１６】
前記第一と第二の分離領域は35 nmにほぼ等しい全高を持つ、請求項１５のメモリセル。
【請求項１７】
前記第一の部分は20 nmにほぼ等しい高さを持つ、請求項１２のメモリセル。
【請求項１８】
半導体基板の上にあるトンネル誘電体層を形成するステップと、
前記トンネル誘電体層の上にある浮遊ゲートの第一の層を形成するステップと、
前記浮遊ゲートの前記第一の層の表面より上にのびる前記半導体基板内の分離領域を形成するステップと、
前記分離領域の側壁に接するスペーサーを形成し、前記第一の層の一部分は前記スペーサー間に露出されたままになる、ステップと、
前記浮遊ゲートの一部として前記第一の層の前記露出された部分の上にナノロッドを形成するステップと、
を含む、浮遊ゲートを製造する方法。
【請求項１９】
分離領域を形成するステップは、シャロウトレンチアイソレーション領域を形成するステップを含む、請求項１８の方法。
【請求項２０】
前記基板の上にあるトンネル誘電体層を形成するステップは、前記基板上に前記トンネル誘電体層を成長させるステップを含む、請求項１９の方法。
【請求項２１】
前記第一の層の前記露出された部分の上に前記ナノロッドを形成するステップは、前記第一の層の前記露出された部分の上に金属を堆積するステップと、前記金属をアニールするステップと、前記金属を、セ氏600度（℃）から800℃の範囲の温度でガスに晒すステップを含む、請求項１９の方法。
【請求項２２】
前記ガスはシランとジクロロシランからなる群から選択される、請求項２１の方法。
【請求項２３】
前記ナノロッドの幅を制御するために、前記分離領域の前記側壁に接する前記スペーサーを用いるステップを含む、請求項１８の方法。
【請求項２４】
半導体基板の上にあるトンネル誘電体層を形成するステップと、
前記トンネル誘電体層の上にある浮遊ゲートの第一の層を形成するステップと、
前記半導体基板内に分離領域を形成するステップと、
前記第一の層の上に複数のナノロッドを形成するステップと、
前記複数のナノロッドの一部分を露出するためにマスク層をパターニングするステップと、
前記複数のナノロッドの露出された部分を除去するステップと、
ゲート間誘電体層によって前記ナノロッドから分離された制御ゲート層を形成するステップと、
を含む、メモリセルを製造する方法。
【請求項２５】
前記第一の層の上に前記複数のナノロッドを形成するステップは、前記第一の層の一部分の上に金属を堆積するステップと、前記金属をアニールするステップと、前記金属を、セ氏600度から750度（℃）の範囲の温度でガスに晒すステップを含む、請求項２４の方法。
【請求項２６】
前記金属はチタンである、請求項２５の方法。
【請求項２７】
前記ガスはシランとジクロロシランからなる群から選択される、請求項２５の方法。
【請求項２８】
シリコンナノロッドを露出するために前記金属をエッチングするステップを含む、請求項２７の方法。
【請求項２９】
前記トンネル誘電体層の上にある第一の層を形成するステップは、前記第一の層を前記分離領域の表面より上にのばすステップを含む、請求項２４の方法。
【請求項３０】
半導体基板の上にあるトンネル誘電体層を形成するステップと、
前記トンネル誘電体層の上にある浮遊ゲートの第一の層を形成するステップと、
前記第一の層の表面より上にのびる、前記半導体基板内の分離領域を形成するステップと、
前記分離領域の側壁に接するスペーサーを形成し、前記第一の層の第一の面は前記スペーサー間に露出されたままになるステップと、
前記第一の面の一部分を露出するためにマスクをパターニングするステップと、
前記第一の層の第二の面を露出するために、前記第一の面の露出された部分を除去するステップと、
前記第一の層の前記露出された第二の面の上にナノロッドを形成するステップと、
ゲート間誘電体層によって前記ナノロッドから分離された制御ゲートを形成するステップと、
を含む、メモリセルを製造する方法。
【請求項３１】
前記第一の面の一部分を露出するためにマスクをパターニングするステップは、ピッチマルチプリケーションを用いるステップを含む、請求項３０の方法。
【請求項３２】
ワード線によって結合された行と、ビット線によって結合された列とに配列されたメモリセルのアレイと、
前記メモリセルのアレイの制御および／またはアクセスのための回路と、
を含み、
前記メモリセルのアレイの少なくとも一つのメモリセルは、
半導体基板の上にあるトンネル誘電体層と、
前記トンネル誘電体層の上にある第一の部分と、前記第一の部分からのびるナノロッドの形の第二の部分とを持つ浮遊ゲートと、
前記浮遊ゲートの上にあるゲート間誘電体層によって前記浮遊ゲートから分離された制御ゲート層と、
を含む、
メモリデバイス。
【請求項３３】
プロセッサと、
前記プロセッサに結合したメモリデバイスとを含み、
前記メモリデバイスは、
メモリセルのアレイと、
前記メモリセルのアレイの制御および／またはアクセスのための回路とを含み、
少なくとも一つのメモリセルは、
半導体基板の上にあるトンネル誘電体層と、
前記トンネル誘電体層の上にある第一の部分と、前記第一の部分からのびるナノロッドの形の第二の部分とを持つ浮遊ゲートと、
前記浮遊ゲートの上にあるゲート間誘電体層によって前記浮遊ゲートから分離された制御ゲート層と、
を含む、電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本文中に技術分野に該当する記載なし。
【背景技術】
【０００２】
メモリデバイスは通常、コンピュータ内の内部記憶領域として提供される。メモリという用語は、集積回路チップの形をとるデータ記憶のことを指す。一般に、メモリデバイスは、データを記憶するためのメモリセルのアレイと、外部アドレスに応じてメモリセルのアレイにアクセスするための、メモリセルのアレイに結合した行および列デコーダ回路とを含む。
【０００３】
メモリの一種としては、フラッシュメモリとして知られる不揮発性メモリがある。フラッシュメモリは、一般にブロック単位で消去と再プログラムが可能なEEPROM（電気的に消去可能なプログラマブルリードオンリーメモリ）の一種である。多くの現代のパーソナルコンピュータ（PC）は、必要ならば容易にアップデートできるように、フラッシュメモリチップ上に記憶されたBIOS（基本入出力システム）を持つ。そのようなBIOSはフラッシュBIOSと呼ばれることもある。フラッシュメモリは、製造業者が、新たな通信プロトコルが標準化されたときにそれをサポートし、遠隔でデバイスに拡張機能をアップグレードすることができるので、無線電子デバイスにおいてもよく知られている。
【０００４】
典型的なフラッシュメモリは、行と列の形式で配列された多数のメモリセルを含むメモリアレイから成る。メモリセルの各々は、電荷を保持することができる浮遊ゲート電界効果トランジスタを含む。セルは通常ブロック単位にグループ化される。一つのブロック内のセルの各々は、浮遊ゲートを帯電させることによって電気的にプログラムすることができる。電荷は、ブロック消去動作によって浮遊ゲートから除去することができる。セル内のデータは、浮遊ゲート内の電荷の有無によって決定される。
【０００５】
フラッシュメモリは通常、NORフラッシュおよびNANDフラッシュとして知られる二つの基本アーキテクチャのうちの一つを利用する。この名称はデバイスの読み取りに使用される論理に由来する。NORフラッシュアーキテクチャでは、メモリセルの列は並列に結合し、各メモリセルがビット線に結合する。NANDフラッシュアーキテクチャでは、メモリセルの列は直列に結合し、列の最初のメモリセルのみがビット線に結合する。
【０００６】
メモリデバイスの製造者らは、性能の向上に努め続けている。しかしながら、隣接する浮遊ゲート間の干渉を最小化しながら、制御ゲートと浮遊ゲート間の結合を増加および／または維持する必要性により、メモリセルのスケーリングは制限される。浮遊ゲートメモリセルの性能を向上させる一つの方法は、制御ゲートの浮遊ゲートへの結合を増加することである。性能を向上させるさらなる方法は、メモリデバイス上の同じ領域もしくはより小さな領域内に、より多くのメモリセルを配置することを含む。あいにく、それぞれの方法はゲートスタックの寄生結合の増加につながる可能性がある。
【発明の概要】
【０００７】
本文中に発明の概要に該当する記載なし。
【図面の簡単な説明】
【０００８】
【図１Ａ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図１Ｂ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図１Ｃ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図１Ｄ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図１Ｅ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図１Ｆ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図１Ｇ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図２Ａ】本開示のメモリアレイの形成で使用するためのピッチマルチプリケーション法に従って形成されたマスクラインの断面図を図示する。
【図２Ｂ】本開示のメモリアレイの形成で使用するためのピッチマルチプリケーション法に従って形成されたマスクラインの断面図を図示する。
【図２Ｃ】本開示のメモリアレイの形成で使用するためのピッチマルチプリケーション法に従って形成されたマスクラインの断面図を図示する。
【図２Ｄ】本開示のメモリアレイの形成で使用するためのピッチマルチプリケーション法に従って形成されたマスクラインの断面図を図示する。
【図２Ｅ】本開示のメモリアレイの形成で使用するためのピッチマルチプリケーション法に従って形成されたマスクラインの断面図を図示する。
【図２Ｆ】本開示のメモリアレイの形成で使用するためのピッチマルチプリケーション法に従って形成されたマスクラインの断面図を図示する。
【図３】本開示の実施形態に従う、一製造段階の最中のメモリアレイの一部分の平面図を図示する。
【図４Ａ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図４Ｂ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図４Ｃ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図４Ｄ】本開示の実施形態に従う、様々な製造段階の最中のメモリアレイの一部分の断面図と平面図を図示する。
【図５】本開示の実施形態に従う、少なくとも一つのメモリデバイスを持つ電子システムの機能ブロック図を図示する。
【発明を実施するための形態】
【０００９】
本開示の一実施形態はメモリセルを提供する。メモリセルは、半導体基板の上にあるトンネル誘電体層、トンネル誘電体層の上にある第一の部分と第一の部分からのびるナノロッドの形の第二の部分とを持つ浮遊ゲート、を含む。メモリセルは、ゲート間誘電体層によって浮遊ゲートから分離された制御ゲート層をさらに含む。
【００１０】
本開示の別の実施形態では、浮遊ゲートメモリセルを製造する方法が提供される。方法は、半導体基板の上にあるトンネル誘電体層を形成するステップと、トンネル誘電体層の上にある浮遊ゲートの第一の層を形成するステップと、第一の層の表面より上にのびる半導体基板内の分離領域を形成するステップとを含む。方法は、分離領域の側壁に接するスペーサーを形成し、第一の層の一部分はスペーサー間に露出されたままになるステップと、浮遊ゲートの一部として第一の層の露出された部分の上にナノロッドを形成するステップとをさらに含む。方法は、ゲート間誘電体層によってナノロッドから分離された制御ゲートを形成するステップをなおもさらに含む。
【００１１】
本明細書で使用されるように、以下の記載で使用される“基板”もしくは“基板アセンブリ”という用語は、露出された半導体表面を持つ多くの半導体ベースの構造を含んでもよい。“構造”とは、シリコン、シリコンオンインシュレータ（SOI）、シリコンオンサファイア（SOS）、ドープ半導体および非ドープ半導体を含むものと理解される。加えて、構造とは、ベース半導体基盤によって支持されるシリコンのエピタキシャル層を含むものと理解される。ベース半導体基盤は、通常はウェハ上のシリコン材料の最下位層、もしくは別の材料の上に堆積されたシリコン層である。
【００１２】
半導体はシリコンベースである必要はない。例えば、半導体はシリコン‐ゲルマニウム、ゲルマニウム、もしくはヒ化ガリウムであってもよい。以下の記載で“基板”について言及する際には、半導体構造および／または基盤の中もしくは上に、領域もしくは接合を形成するために前工程ステップが利用されていてもよい。基板アセンブリについて言及する際には、領域、接合、様々な構造や特徴、および開口部（キャパシタプレートやキャパシタ用の障壁など）を、形成もしくは画定するために、様々な工程ステップが前もって使用されていてもよい。
【００１３】
本明細書で使用される“層”とは、堆積工程を用いて基板上に形成される層をあらわし得る。“層”という用語は、“障壁層”、“誘電体層”、および“導電体層”などの、半導体産業に特有の層を含むことを意味する。“層”という用語は、ガラス上のコーティングなど、半導体技術以外の技術で見られる層を含むことも意味する。
【００１４】
本開示の様々な実施形態は、寄生容量に有意な影響を与えることなく隣接セル間の間隔の減少を促進するために、浮遊ゲートの第一の部分が基板上の層であり、第二の部分が基板上の層からのびるナノロッドである、逆T型浮遊ゲート構造を利用する。本明細書で使用される“ナノロッド”とは、2ナノメートル（nm）から10 nmに及ぶ少なくとも一つの断面寸法を含み、かつ、5:1から100:1に及ぶアスペクト比（長さ：幅）を持つ、細長い材料をあらわす。また、ナノロッドがしばしば言及されるが、本明細書に記載の技術は、ナノワイヤ、ナノチューブ、およびナノリボンにも応用できる。また、ナノロッドは異なる形状を持つように形成することもでき、例えば、ナノロッドは円形、矩形、多角形、もしくは楕円形であってもよい。ナノロッドの他の形状もまた可能である。
【００１５】
ナノロッドの細長い構造のために、ナノロッドを含むように形成された浮遊ゲートは幅よりも長さが大きくなり、その結果、浮遊ゲートと制御ゲートとの間の適切な結合を維持するために十分な表面積がもたらされる。ナノロッド構造を含むことで、隣接するおよび／または付近の浮遊ゲート間の距離も増加するので、寄生容量の減少が促進され、ゲート結合特性が改良される。ナノロッドを使用することで、減少した間隔を持つ浮遊ゲートが形成され得るので、アレイ密度の増加が促進される。
【００１６】
図面では、参照番号の最初の桁は、その参照番号が使用される図をあらわし、参照番号の残りの二桁は、いくつかの図を通して使用される本開示の実施形態（群）の同じもしくは均等な部分をあらわす。図面の縮尺は、本明細書に図示される様々な要素の正確な寸法および／または寸法比をあらわしていない。
【００１７】
図１Ａ−１Ｇは、本開示の一実施形態に従う、メモリアレイもしくはメモリセル100の一部分を形成する方法および構造の両方を図示する。本明細書では単一のメモリセル100が図示され記載されるが、当然のことながらメモリセル100は複数のメモリセル100のアレイの一部として形成される。
【００１８】
図１Ａは、いくつかの処理ステップが行われた後のメモリセル100を図示する。図１Ａに図示された種類の構造の形成は、当業者によって理解されるものであり、本明細書では詳述しない。概して、図１Ａは、その上にトンネル誘電体層104と浮遊ゲートの第一の層106が形成されている基板102を図示する。本明細書で述べるように、基板102は、シリコン、シリコン‐ゲルマニウム、ゲルマニウム、もしくはヒ化ガリウムで形成することができる。他の基板102の材料もまた可能である。
【００１９】
いくつかの実施形態では、トンネル誘電体層104は酸化シリコンであるが、他の誘電材料を含んでもよい。例えば、トンネル誘電体層は、酸化シリコン（SiO/SiO2）、窒化シリコン（SiN/Si2N/Si3N4）、および酸窒化シリコン（SiOxNy）を含むことができる。
【００２０】
一実施形態では、トンネル誘電体層104は基板102の熱酸化によって形成することができる。別の実施形態では、トンネル誘電体層104は、化学気相堆積（CVD）もしくは物理気相堆積（PVD）など、誘電材料のブランケット堆積によって形成することができる。加えて、一実施形態では、トンネル誘電体層104はおよそ50 nm以下の厚さを持つように形成することができる。
【００２１】
いくつかの実施形態では、本明細書で述べるように、第一の層106は浮遊ゲートの第一の部分とも称される。いくつかの実施形態では、第一の層106はポリシリコン層であってもよい。第一の層106は他の材料から形成することもできる。例えば、第一の層106はシリコンゲルマニウム（SiGe）、シリコンオンサファイア、ゲルマニウム、もしくはヒ化ガリウムで形成することができる。
【００２２】
一実施形態では、第一の層106はCVDによって形成することができる。別の実施形態では、第一の層106はPVDによって形成することができる。第一の層106を形成する他の方法もまた可能である。一実施形態では、第一の層106はおよそ20 nm以下の厚さを持つことができる。加えて、本明細書で述べるように、いくつかの実施形態では、第一の層106は、浮遊ゲートメモリセルのための浮遊ゲートの第一の部分を形成するために使用することができる。
【００２３】
図１Ｂを参照すると、一実施形態では、寄生容量および／または隣接浮遊ゲート間のクロストークを減らすために、分離領域108を形成することができる。いくつかの実施形態では、分離領域108は、例えばシャロウトレンチを形成するためのフォトリソグラフィーエッチングによって形成することができる。分離領域108を形成するためにシャロウトレンチアイソレーション（STI）を使用することができ、この方法は当該技術分野で知られており、本明細書ではさらに詳述しない。一実施形態では、分離領域108は、第一の層106の最上面から少なくとも15 nmの深さまでエッチングされる。いくつかの実施形態では、図１Ｂに示すように、STI後、STI充填が行われる。いくつかの実施形態では、STI充填材料は、高密度プラズマ堆積によって築かれる酸化物であってもよい。他の充填材料の使用もまた可能である。化学機械研磨（CMP）ステップ後の平坦化された構造が図１Ｂに示される。
【００２４】
いくつかの実施形態では、分離領域108は、第一の層106の表面111より上にのびる側壁110を持つことができる。一実施形態では、側壁110は、少なくともおよそ20 nmだけ、第一の層106の表面111より上にのびることができる。この実施形態では、分離領域108は、少なくともおよそ35 nmに等しい全高112を持つことができる。
【００２５】
図１Ｂの構造から、本開示のメモリセル100を形成するための異なる選択肢が利用可能である。一実施形態では、間隔層115を第一の層106と分離領域108の上に堆積することができる。間隔層115はいくつかの異なる材料で形成することができ、例えば間隔層115は、ポリシリコン、窒化シリコン、酸窒化シリコン、および二酸化シリコンを含むが限定はされない群から選択される材料で形成することができる。間隔層115用には他の材料もまた可能である。加えて、間隔層115はCVDやPVDなどの様々な方法によって形成することができる。間隔層115を形成する他の方法もまた可能である。
【００２６】
図１Ｃに示される構造を形成するために、間隔層115が除去される。一実施形態では、間隔層115はエッチングによって除去される。例えば、一実施形態では、分離領域108の側壁110に接するスペーサー113を形成するために異方性エッチングを行うことができる。一実施形態では、スペーサー113が第一の層106の露出された部分114によって分離されるように間隔層をエッチングすることができる。そのような実施形態では、スペーサー113は2 nmから7 nmの範囲の幅を持つことができる。いくつかの実施形態では、第一の層106の露出された部分114も2 nmから10 nmの範囲の幅を持つことができる。
【００２７】
一実施形態では、第一の層106の露出されたままの部分114の上にナノロッド116を成長させて、浮遊ゲートの第二の部分を形成することができる。ナノロッド116は、シリコン（Si）、ゲルマニウム（Ge）、リン酸ガリウム（GaP）、ヒ化ガリウム（GaAs）、リン酸インジウム（InP）、金（Au）、銀（Ag）、亜鉛（Zn）、酸化亜鉛（ZnO）、シリコン‐ゲルマニウム（SiGe）、シリコン‐ゲルマニウム‐炭素（SiGeC）、硫化亜鉛（ZnS）、窒化ガリウム（GaN）、ヒ化インジウムガリウム（InGaAs）、および酸化インジウム（In2O3）などの材料から形成することができる。他のナノロッド116の材料もまた可能である。
【００２８】
いくつかの実施形態では、ナノロッド116は、ナノロッド116が基板102の面におよそ垂直であるように成長する。いくつかの実施形態では、ナノロッド116は、ナノロッド116がトンネル誘電体層104に対しておよそ90度の角度で第一の層106から伸びるように成長する。いくつかの実施形態では、ナノロッド116は、気体‐液体‐固体（VLS）メカニズムを用いて形成することができる。そのような実施形態では、ナノロッド116の成長は、金属ナノ粒子に方向付けられた軸方向成長（metal nanoparticle directed axial growth）である可能性があり、金属ナノ粒子は高度に一次元式に成長を方向付ける触媒としてはたらく。本明細書で使用される“ナノ粒子”とは、1 nmから10 nmの範囲の少なくとも一つの断面寸法を含む、およそ1:1のアスペクト比（長さ：幅）を持つ材料をあらわす。一実施形態では、金属ナノ粒子は第一の層106の中に注入することができる。他の実施形態では、金属ナノ粒子は第一の層106の上に堆積させることができる。
【００２９】
概して、また理論に縛られるつもりではないが、金属ナノ粒子触媒は、固体表面と比べて液体の方が付着確率が高いので、反応物質の吸収にとって優先的な部位となることにより、目的のナノロッド116の材料と共に液体合金を形成する。液体合金液滴はナノロッド116の前駆体と過飽和し、結晶化のための核生成部位となる。触媒が液体のままである限り、入ってくる反応物質が、存在する固体／液体界面に優先的に拡散し凝縮することに基づき、一次元の成長が反応物質の存在下で起こり得る。これは、有限体積内での二次核生成事象と比較して、結晶ステップ成長を続けるのに必要なエネルギーが少ないために起こる。
【００３０】
一実施形態では、水素と四塩化シリコン（SiCl4）の混合物を、セ氏950度（℃）の温度で、小さな金（Au）粒子が上に付けられたシリコン基板を含む真空チャンバの中に導入することができる。この実施形態では、核生成が起こる際に、合金液滴が基板102からずれ、成長するナノロッド116の上に“乗る”。他の実施形態では、Au触媒を用いてゲルマニウムナノロッド116を成長させることができる。加えて、ニッケル（Ni）触媒を用いて炭素ナノロッド116を形成することができる。
【００３１】
一実施形態では、シリコンのナノロッド116を、第一の層106の露出されたままの部分114の上に成長させることができる。そのような実施形態では、チタンナノ粒子を、第一の層106の露出されたままの部分114の上に堆積し、その後アニールすることができる。加えて、そのような実施形態では、チタンナノ粒子を、600℃から800℃の範囲の温度でシラン（SiH4）および／またはジクロロシラン（SiH2Cl2）ガスに晒すことができる。チタンおよび第一の層106をSiH4および／またはSiH2Cl2ガスに晒すことによって、シリコンがチタンナノ粒子を通しておよび／またはその周囲に拡散し、析出する。そのような実施形態では、シリコンが析出するにつれて、チタンナノ粒子の下にシリコンのナノロッド116が成長し、ナノロッド116はTiSixの形のチタンチップを持つようになる。チタンチップはその後の工程ステップでエッチングによって除去することができる。
【００３２】
いくつかの実施形態では、ヒ化ガリウム（GaAs）のナノロッド116を、第一の層106の露出されたままの部分114の上に成長させることができる。この実施形態では、ナノロッド116の成長は有機金属気相エピタキシー（MOVPE）システムで行うことができる。さらに、水素（H2）に希釈したトリメチルガリウム（TMG）と20パーセントのアルシン（AsH3）を原料として使用することができ、ナノロッド116の成長は750℃の温度で行うことができる。
【００３３】
図１Ｃは、ナノロッド116を持つメモリアレイ100の一部分の断面図を示す。いくつかの実施形態では、ナノロッド116は50 nmから200 nmに及ぶ高さと、およそ5 nmに等しい幅に成長させることができる。
【００３４】
図１Ｄはメモリセル100の一部分の平面図を示す。図示されるように、第一の層106の部分114のみが露出されたままになるようにスペーサー113が形成される。この実施形態では、ナノロッド116は、スペーサー113によって、第一の層106の露出されたままの部分114の上に成長するように強いられる。本明細書で述べるように、ナノロッド116は、第一の層106の材料と反応ガスとの間の表面反応から成長する。第一の層106の一部分をスペーサー113で覆うことによって、第一の層106の材料と反応ガスとの間の表面反応は、スペーサー113が第一の層106を覆っているところでは妨げられるので、スペーサー113があるところでは第一の層106上のナノロッド116の成長が妨げられる。従って、いくつかの実施形態では、スペーサー113を、ナノロッド116の幅を制御するために形成することができる。加えて、いくつかの実施形態では、スペーサー113を、ナノロッド116の成長の位置を制御するために形成することができる。しかしながら、等間隔のナノロッド116を得るためには、本明細書で述べるようにさらなる処理が必要とされる可能性がある。
【００３５】
図１Ｅは、パターンマスク層118がナノロッド116の第一の部分の上にあるように形成された、メモリセル100の一部分の平面図を示す。その後、ナノロッド116の第一の部分をパターンマスク層118によって覆われたままにしながら、露出されたままのナノロッド116の残りの部分を除去することができる。パターンマスク層118を形成するために、フォトリソグラフィーレジスト材料を、ナノロッド116の上になるように堆積し、UV光などの放射源に晒すことができる。フォトリソグラフィーレジスト材料は、その後、ナノロッド116の第一の部分の上にある領域を画定するために現像することができ、ナノロッド116の残りの部分は除去のために露出されたままである。いくつかの実施形態では、パターンマスク層118によって覆われていないナノロッド116の残りの部分は、ナノロッド116の材料に選択的なエッチングを行うことによって除去することができる。言い換えれば、パターンマスク層118によって覆われていないナノロッド116の残りの部分を除去するエッチングは、その工程が、パターンマスク層118によって覆われているナノロッド116よりも露出されたナノロッド116を積極的にエッチングするように行うことができる。
【００３６】
図１Ｅは、単一のナノロッド116を覆うパターンマスク層118の各部分を示すが、いくつかの実施形態では、パターンマスク層118は一つより多くのナノロッド116の上に形成される。いくつかの実施形態では、パターンマスク層118の部分は、いくつかのナノロッド116および／またはナノロッド116の一部分の上に形成される。さらなる実施形態では、パターンマスク層118の部分は、異なる数のナノロッド116を持つことができる。これらの実施形態では、パターンマスク層118が除去されると、本明細書で述べるように、メモリセル100は元の高さを持つナノロッド116の部分を含むことができるが、ナノロッド116の幅の一部分は除去されていてもよい。
【００３７】
図１Ｆは、ナノロッド116の露出された部分と、パターンマスク層が除去された後のメモリセル100の一部分の平面図を示す。一実施形態では、パターンマスク層のエッチングは、パターンマスク材料の材料に選択的であってよい。この実施例では、パターンマスク層のエッチングは、ナノロッド116および／またはナノロッド116の一部分を除去することなくパターンマスク層を除去するために時間調節することができる。いくつかの実施形態では、スペーサー113の材料に選択的なエッチングを行うことによってスペーサー113を除去することができる。様々な実施形態では、スペーサー113を除去するエッチングは、ナノロッド116よりもスペーサー113が積極的にエッチングされるように行うことができる。
【００３８】
図１Ｇは、ゲート間誘電体層120と制御ゲート層122を含むメモリセル100の一部分の断面図を示す。ゲート間誘電体層120はナノロッド116浮遊ゲートの上になるように形成することができる。ゲート間誘電体層120は誘電材料の一つ以上の層であってよい。例えば、ゲート間誘電体層120は、一般にONO（酸化物‐窒化物‐酸化物）と称される多層誘電材料であってよい。酸化タンタル、チタン酸バリウムストロンチウム、窒化シリコン、および誘電特性をもたらすその他の材料などの、他の誘電材料がONOと置き換えられてもよい。
【００３９】
制御ゲート層122はゲート間誘電体層120の上になるように形成され、メモリデバイスのワード線を画定するためにパターニングされる。制御ゲート層122は導電材料の一つ以上の層であってよい。一実施形態では、制御ゲート層122は導電的にドープされたポリシリコンを含むことができる。さらなる実施形態では、制御ゲート層122は、例えば導電的にドープされたポリシリコン層の上に形成された高融点金属シリサイド層などの、ポリシリコン層の上にある金属含有層を含むことができる。クロム（Cr）、コバルト（Co）、ハフニウム（Hf）、モリブデン（Mo）、ニオブ（Nb）、タンタル（Ta）、チタン（Ti）、タングステン（W）、バナジウム（V）、およびジルコニウム（Zr）といった金属が高融点金属と認められている。別の実施形態では、制御ゲート層122は、例えばゲート間誘電体層120の上にある窒化チタン（TiN）障壁層、障壁層の上にあるチタン接着層、および接着層の上にあるタングステン層などの、多層金属含有層を含むことができる。さらなる処理から制御ゲートを保護し分離するために、絶縁キャップ層（図示せず）が制御ゲート層122の上になるように形成されることが多い。
【００４０】
図１Ａ−１Ｇは、メモリ製造の技術分野でよく理解されている方法で、列方向に違いが現れるように、NOR型メモリデバイスもしくはNAND型メモリデバイスのいずれかを図示し得る。
【００４１】
本明細書で述べるように、図１Ｂに図示された構造から、メモリセル100を形成するための異なる選択肢が可能である。本明細書で述べるように、スペーサー113が分離領域108の側壁110に接して形成されると、ナノロッド116は第一の層106の露出された部分の上に成長することができる。スペーサー113は、ナノロッド116が成長する際にその幅のみを制御するために使用されるので、本明細書で述べるように、個々のメモリセルを形成できるように所望の間隔でナノロッド116を得るためには、マスキング層とエッチングの形のさらなる処理ステップが必要とされる。
【００４２】
しかしながらいくつかの実施形態では、図１Ｄ−１Ｆに関して本明細書で記載されるように、存在するナノロッド116をマスキングしエッチングするステップを除いて、ナノロッド116の成長のための特定の寸法を領域に与えるために、マスキング層および／または間隔層を第一の層106の上にパターニングすることができる。
【００４３】
図１Ｂに示されるように、一実施形態では、フォトリソグラフィーを用いて間隔層113を第一の層106の上にパターニングすることができる。しかしながら、光学および光もしくは放射波長などの要因のために、フォトリソグラフィー技術はそれぞれ最小ピッチを持ち、それを下回るピッチでは、特定のフォトリソグラフィー技術は信頼性のあるフィーチャを形成することができない。従って、フォトリソグラフィー技術の最小ピッチは、ナノロッド116の成長のための領域がどこまで小さくなることができるかを制限する可能性がある。ピッチとは、二つの隣接するフィーチャの同一点間の距離と定義される。これらのフィーチャは、典型的には、絶縁体もしくは導電体などの材料の中の開口部によって画定され、それらの材料によって互いに間隔をあけられる。結果として、ピッチとは、フィーチャの幅と、隣接フィーチャからそのフィーチャを分離している空間の幅との合計と見なすことができる。
【００４４】
“ピッチダブリング”とは、フォトリソグラフィー技術の性能をその最小ピッチを超えて拡張するために提案された方法の一つである。そのような方法は、図２Ａ−２Ｆに図示され、Lowreyらに発行されたU.S. Patent No. 5,328,810に記載されており、その全開示は本明細書に引用により組み込まれる。図２Ａを参照すると、犠牲材料の層226と基板202の上にあるフォトレジスト層にライン224のパターンを形成するために、フォトリソグラフィーが最初に使用される。図２Ｂに示されるように、パターンはその後エッチングステップ（例えば異方性）によって層226に転写され、プレースホルダーもしくはマンドレル228を形成する。図２Ｃに示されるように、フォトレジストのライン224は除去することができ、マンドレル228は、隣接するマンドレル228間の距離を増やすために等方性エッチングすることができる。図２Ｄに示されるように、スペーサー材料の層230がその後マンドレル228の上に堆積される。図２Ｅに示されるように、その後、方向性スペーサーエッチングで水平面234および236からスペーサー材料をエッチングすることによって、マンドレルの側面に接するスペーサー232が形成される。図１ Ｆに示されるように、その後、スペーサー232のみを残して残りのマンドレル228が除去され、スペーサー232はあわせてパターニングのためのマスクとしてはたらく。こうして、以前は一つのフィーチャと一つの空間を画定するパターンが含まれていた所定のピッチには、今や同じ幅に、スペーサー232によって画定される二つのフィーチャと二つの空間が含まれる。結果として、フォトリソグラフィー技術で可能な最小フィーチャサイズが効果的に減少する。
【００４５】
当然のことながら、上述の例ではピッチは実際には半分になるが、このピッチの削減は、従来、ピッチ“ダブリング”、もしくはより一般的にはピッチ“マルチプリケーション”と称される。つまり、従来、ある倍数でのピッチの“マルチプリケーション”とは、実際にはその倍数だけピッチを削減することを含む。本明細書では従来の用語が保持される。スペーサーの上にスペーサーを形成することにより、画定可能なフィーチャサイズをさらに減少させることができることに留意されたい。従って、ピッチマルチプリケーションとは、スペーサー形成工程が利用される回数にかかわらず、一般的にその工程のことをあらわす。
【００４６】
図３は、スペーサー332（例えば第二の形成されたスペーサー）が露出された第一の層306の領域331を形成／画定する、本開示の一実施形態の平面図を示す。この実施形態では、スペーサー313（例えば第一の形成されたスペーサー）によって画定された第一の層306の元々は露出されていた部分314の上にスペーサー332を形成するために、ピッチマルチプリケーションを使用することができる。ピッチマルチプリケーションを用いることによって、露出された第一の層306の領域331が特定の寸法を持つようにスペーサー332を形成することができるので、特定の寸法のナノロッドの成長が可能になる。一実施形態では、露出された第一の層306の領域331は5 nm x 5 nmである。いくつかの実施形態では、スペーサー313は15 nmの幅を持つ。
【００４７】
いくつかの実施形態では、ナノロッドが形成されると、間隔層332を除去することができる。さらに、スペーサー332が除去されると、図１Ｇに示されるようにメモリアレイの一部分を形成するために本明細書で述べられたように、ナノロッド浮遊ゲートの上に誘電体ゲート間層と制御ゲート層を形成することができる。
【００４８】
図４Ａ−４Ｄは、本開示の実施形態に従う、メモリアレイ、もしくはメモリセル400の一部分を形成する方法および構造の両方を図示する。図４Ａはいくつかの処理ステップが行われた後のメモリセル400を図示する。概して、図４Ａはメモリアレイのワード線を形成するいくつかの層のスタックを図示する。スタックは、本明細書で述べるように、トンネル誘電体層404、浮遊ゲートの第一の層もしくは第一の部分406を含む。
【００４９】
図４Ｂは、本開示に従うメモリセルの実施形態に従う、次の一連の処理ステップを示す。一実施形態では、方法は、第一の層406とトンネル誘電体層404の中に開口部を形成するためのドライエッチングを含む。一実施形態では、ドライエッチングは、基板402の中に分離領域408を形成するために続けられる。一実施形態では、分離領域408はシャロウトレンチアイソレーション領域であってよい。
【００５０】
分離領域408のエッチングの後、分離領域408を充填することができる。分離領域408は、二酸化シリコン、リンドープ二酸化シリコンを含む絶縁層、または、ケイ酸塩ガラス、酸化シリコン、シラン、オルトケイ酸テトラエチル（TEOS）、ポリテトラフルオロエチレン（PTFE） 、もしくは窒化シリコンなどの誘電体で充填することができる。図４Ｂでは、マスク層438が第一の層406の上になるように形成され、パターニングされる。その後、分離領域408より上にのびる第一の層406を残して、分離領域408の部分を除去することができる。一実施形態では、第一の層はおよそ20 nmだけ分離領域408より上にのびる。一例として、フォトリソグラフィーレジスト材料は、第一の層406の上になるように堆積され、放射源に晒され、分離領域408の充填材料の一部分を除去するために分離領域408の上にある領域を画定するように現像され得る。図４Ｃに図示されるメモリアレイ400の一部分を得るために、その後マスキング層438を除去することができる。一実施形態では、分離領域充填材料は、トンネル誘電体層404と第一の層406が分離領域408の充填材料より上にのびるようにエッチングされる。一実施形態では、第一の層406はおよそ15 nmから20 nmだけ分離領域408より上にのびる。
【００５１】
一実施形態では、パターニング層を第一の層406の上に形成することができ、その上にナノロッドが成長することになる第一の層406の領域が露出されるように、パターニング層がパターニングされ、現像され、エッチングされる。パターニング層をパターニングするために使用される方法は、本明細書で述べるように、ナノロッドの成長および／またはマスキング層を用いるナノロッドの形成と除去のための特定の寸法を持つ第一の層406の領域を形成するために、ピッチマルチプリケーションを含むことができる。
【００５２】
一実施形態では、ナノロッド416が第一の層406の上に成長すると、本明細書で述べるように、図４Ｄに示されるメモリセル400を形成するために、ゲート間誘電体層420と制御ゲート層422を堆積させることができる。
【００５３】
図５は、本開示の実施形態に従う、電子システム540のブロック図である。電子システム540は、不揮発性メモリセルのアレイ544、アドレスデコーダ546、行アクセス回路548、列アクセス回路550、制御回路552、入力／出力（I/O）回路554、およびアドレスバッファ556を含む、不揮発性メモリデバイス542を含む。
【００５４】
不揮発性メモリセルのアレイ544は、本開示の実施形態に従う不揮発性メモリセル構造を含む。不揮発性メモリセルのアレイ544のメモリセル（図５には示されていない）は、浮遊ゲートメモリセル、NROMセルもしくは他の種類の1トランジスタ不揮発性メモリセルであってもよい。
【００５５】
電子システム542は、メモリアクセスのためにメモリデバイス542に電気的に接続された、例えばメモリコントローラもしくはホストプロセッサなどの外部プロセッサ558を含む。メモリデバイス542は、制御リンク560を介してプロセッサ558から制御信号を受信する。メモリセルはデータを記憶するために使用され、データ（DQ）リンク562を介してアクセスされる。アドレス信号はアドレスリンク564を介して受信され、メモリアレイ544にアクセスするためにアドレスデコーダ546でデコードされる。アドレスバッファ回路556はアドレス信号をラッチする。メモリセルは制御信号とアドレス信号に応じてアクセスされる。
【００５６】
制御リンク560、データリンク562、およびアドレスリンク564は、あわせてアクセスラインと称することができる。追加の回路および制御信号を設けることができ、図５のメモリデバイスの細部は図示を容易にするために省かれていることが、当業者によって理解されるだろう。本明細書で述べるように、基本フラッシュメモリデバイス540は、メモリデバイスの特徴の基本的理解を容易にするために簡略化されている。フラッシュメモリのより詳細な理解は当業者に知られている。周知の通り、そのような基本フラッシュメモリデバイス540は、半導体基板上に集積回路として製造されてもよい。上記のメモリセルは、図５で記載された基本メモリアレイもしくはシステム構造において、様々な実施形態で使用される。
【００５７】
［結論］
ゲート結合特性の改良につながる、結合領域の増加と寄生容量の削減を促進するために、ナノロッド浮遊ゲートを形成することを含むメモリセル構造と製造方法が記載された。
【００５８】
特定の実施形態が本明細書で図示され、記載されているが、同じ効果を実現するように計算された配置を、示された特定の実施形態と置き換えることができることを、当業者は理解するだろう。この開示は、本開示の様々な実施形態の改作もしくは変形を包含することを意図する。当然のことながら、上記の記載は例示的な方法でなされたものであり、限定的なものではない。上記の実施形態の組み合わせ、および本明細書に具体的に記載されていない他の実施形態は、上記の記載を考察することで当業者に明らかとなるだろう。本開示の様々な実施形態の範囲は、上記の構造と方法が使用される他の応用例を含む。従って、本開示の様々な実施形態の範囲は、添付の請求項を参照して、そのような請求項が権利付与される均等物の全範囲と共に、決定されるべきである。
【００５９】
前述の「発明を実施するための形態」では、開示の合理化を目的として、様々な特徴が一つの実施形態にまとめられる。この開示の方法は、本開示の開示された実施形態が、各請求項で明示的に列挙されたもの以上の特徴を用いなければならないという意図を反映するものとは解釈されない。むしろ、以下の請求項が反映するように、発明の主題は、一つの開示された実施形態の全特徴以内にある。従って、以下の請求項は、本明細書において「発明を実施するための形態」に組み込まれ、各請求項は別々の実施形態として独立する。
【図１Ａ】
2010500752.tif 000003
【図１Ｂ】
2010500752.tif 000004
【図１Ｃ】
2010500752.tif 000005
【図１Ｄ】
2010500752.tif 000006
【図１Ｅ】
2010500752.tif 000007
【図１Ｆ】
2010500752.tif 000008
【図１Ｇ】
2010500752.tif 000009
【図２Ａ】
2010500752.tif 000010
【図２Ｂ】
2010500752.tif 000011
【図２Ｃ】
2010500752.tif 000012
【図２Ｄ】
2010500752.tif 000013
【図２Ｅ】
2010500752.tif 000014
【図２Ｆ】
2010500752.tif 000015
【図３】
2010500752.tif 000016
【図４Ａ】
2010500752.tif 000017
【図４Ｂ】
2010500752.tif 000018
【図４Ｃ】
2010500752.tif 000019
【図４Ｄ】
2010500752.tif 000020
【図５】
2010500752.tif 000021
【手続補正書】
【提出日】平成21年4月1日(2009.4.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の上にあるトンネル誘電体層と、
前記トンネル誘電体層の上にある導電性の第一の層と、前記導電性の第一の層からのびる導電性のナノロッドとを持つ、浮遊ゲートと、
ゲート間誘電体層によって前記浮遊ゲートから分離された制御ゲート層と、
を含むメモリセル。
【請求項２】
前記導電性のナノロッドは、前記導電性の第一の層の表面にほぼ平行な面において互いに直角に測定された2から10ナノメートル（nm）の範囲の寸法を持つ、請求項１のメモリセル。
【請求項３】
前記導電性のナノロッドは、前記導電性の第一の層に対してほぼ垂直な方向に前記導電性の第一の層からのびる、請求項１−２のいずれか一項のメモリセル。
【請求項４】
前記導電性のナノロッドは50から200ナノメートル（nm）の範囲の高さを持つ、請求項１−３のいずれか一項のメモリセル。
【請求項５】
前記導電性の第一の層と前記導電性のナノロッドは同じ材料で形成される、請求項１−４のいずれか一項のメモリセル。
【請求項６】
前記トンネル誘電体層は第一と第二の分離領域の間に介在し、前記導電性の第一の層は前記第一と第二の分離領域より上にのびる、請求項１−５のいずれか一項のメモリセル。
【請求項７】
前記導電性の第一の層は、少なくとも15ナノメートル（nm）だけ前記第一と第二の分離領域より上にのびる、請求項６のメモリセル。
【請求項８】
前記トンネル誘電体層は10ナノメートル（nm）以下の厚さを持つ、請求項１−７のいずれか一項のメモリセル。
【請求項９】
前記トンネル誘電体層は第一と第二の分離領域の間に介在し、前記第一と第二の分離領域は前記導電性の第一の層より上にのびる、請求項１−５のいずれか一項のメモリセル。
【請求項１０】
前記第一と第二の分離領域は、少なくとも20ナノメートル（nm）だけ前記導電性の第一の層より上にのびる、請求項９のメモリセル。
【請求項１１】
前記第一と第二の分離領域は少なくとも35ナノメートル（nm）に等しい全高を持つ、請求項６−１０のいずれか一項のメモリセル。
【請求項１２】
前記導電性の第一の層は最大で20ナノメートル（nm）の厚さを持つ、請求項１−１１のいずれか一項のメモリセル。
【請求項１３】
2から10ナノメートル（nm）の範囲の幅を持つ前記導電性の第一の層の露出された部分を残すために、前記第一と第二の分離領域の側壁に接するスペーサーを含む、請求項１−１２のいずれか一項のメモリセル。
【請求項１４】
前記メモリセルは、
ワード線によって結合された行と、ビット線によって結合された列とに配列されたメモリセルのアレイの一部として構成され、
前記メモリセルのアレイは、前記メモリセルのアレイの制御および／またはアクセスのための回路に結合する、
請求項１−１３のいずれか一項のメモリセル。
【請求項１５】
前記メモリセルのアレイは、プロセッサに結合したメモリデバイスの構成要素として電子システム内に構成される、請求項１４のメモリセル。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
図１Ｂに示されるように、一実施形態では、フォトリソグラフィーを用いて間隔層115を第一の層106の上にパターニングすることができる。しかしながら、光学および光もしくは放射波長などの要因のために、フォトリソグラフィー技術はそれぞれ最小ピッチを持ち、それを下回るピッチでは、特定のフォトリソグラフィー技術は信頼性のあるフィーチャを形成することができない。従って、フォトリソグラフィー技術の最小ピッチは、ナノロッド116の成長のための領域がどこまで小さくなることができるかを制限する可能性がある。ピッチとは、二つの隣接するフィーチャの同一点間の距離と定義される。これらのフィーチャは、典型的には、絶縁体もしくは導電体などの材料の中の開口部によって画定され、それらの材料によって互いに間隔をあけられる。結果として、ピッチとは、フィーチャの幅と、隣接フィーチャからそのフィーチャを分離している空間の幅との合計と見なすことができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
“ピッチダブリング”とは、フォトリソグラフィー技術の性能をその最小ピッチを超えて拡張するために提案された方法の一つである。そのような方法は、図２Ａ−２Ｆに図示され、Lowreyらに発行されたU.S. Patent No. 5,328,810に記載されており、その全開示は本明細書に引用により組み込まれる。図２Ａを参照すると、犠牲材料の層226と基板202の上にあるフォトレジスト層にライン224のパターンを形成するために、フォトリソグラフィーが最初に使用される。図２Ｂに示されるように、パターンはその後エッチングステップ（例えば異方性）によって層226に転写され、プレースホルダーもしくはマンドレル228を形成する。図２Ｃに示されるように、フォトレジストのライン224は除去することができ、マンドレル228は、隣接するマンドレル228間の距離を増やすために等方性エッチングすることができる。図２Ｄに示されるように、スペーサー材料の層230がその後マンドレル228の上に堆積される。図２Ｅに示されるように、その後、方向性スペーサーエッチングで水平面234および236からスペーサー材料をエッチングすることによって、マンドレルの側面に接するスペーサー232が形成される。図２Ｆに示されるように、その後、スペーサー232のみを残して残りのマンドレル228が除去され、スペーサー232はあわせてパターニングのためのマスクとしてはたらく。こうして、以前は一つのフィーチャと一つの空間を画定するパターンが含まれていた所定のピッチには、今や同じ幅に、スペーサー232によって画定される二つのフィーチャと二つの空間が含まれる。結果として、フォトリソグラフィー技術で可能な最小フィーチャサイズが効果的に減少する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
電子システム540は、メモリアクセスのためにメモリデバイス542に電気的に接続された、例えばメモリコントローラもしくはホストプロセッサなどの外部プロセッサ558を含む。メモリデバイス542は、制御リンク560を介してプロセッサ558から制御信号を受信する。メモリセルはデータを記憶するために使用され、データ（DQ）リンク562を介してアクセスされる。アドレス信号はアドレスリンク564を介して受信され、メモリアレイ544にアクセスするためにアドレスデコーダ546でデコードされる。アドレスバッファ回路556はアドレス信号をラッチする。メモリセルは制御信号とアドレス信号に応じてアクセスされる。
【国際調査報告】
2010500752.tif 000022
2010500752.tif 000023
2010500752.tif 000024