(57)【要約】  本開示の一の実施例の教示によると、フレキシブルな薄膜プラスチック上に高密度の金属インターコネクトを形成する方法はドライフォトレジスト層を基板へ積層する工程を有する。前記のフォトレジストが積層された基板がベーキングされる。アセンブリが、前記のベーキングされたフォトレジストの積層された基板へプラスチック膜を積層することによって作製される。1層以上の電気伝導性インターコネクト層が、前記の積層されたプラスチック膜上で処理される。前記の1層以上の電気伝導性インターコネクト層の処理はフォトリソグラフィを有する。前記アセンブリはベーキングされ、かつ液体中に浸される。続いて前記の処理されたプラスチック膜は前記基板から分離される。
2010520623.tif 000002
【特許請求の範囲】
【請求項１】
フレキシブルな薄膜プラスチック上に高密度の金属インターコネクトを形成する方法であって：
ドライフォトレジスト層を基板へ積層する工程；
前記のフォトレジストが積層された基板をベーキングする工程；
前記のベーキングされたフォトレジストの積層された基板へプラスチック膜を積層することによってアセンブリを作製する工程；
前記の積層されたプラスチック膜上で1つ以上の電気伝導性インターコネクトを処理する工程であって、該工程はフォトリソグラフィを含む、工程；
前記アセンブリをベーキングする工程；
前記アセンブリを液体中に浸漬する工程；及び
前記の処理されたプラスチック膜を前記基板から分離する工程；
を有する方法。
【請求項２】
前記プラスチック膜が実質的に透明である、請求項1に記載の方法。
【請求項３】
前記プラスチック膜が50μm以下の厚さを有する、請求項1に記載の方法。
【請求項４】
前記の処理された1つ以上の電気伝導性インターコネクトがそれぞれ10μm以下の幅であり、かつ
前記の処理された1つ以上の電気伝導性インターコネクトのうちの少なくとも2つの間のギャップが10μm以下である、
請求項1に記載の方法。
【請求項５】
基板、
該基板に対して外側に設けられた接合剤、及び
該接合剤に対して外側に設けられたプラスチック膜、
を有するプラスチック薄膜回路アセンブリであって、
前記プラスチック膜は該プラスチック膜の第1面に対して外側に設けられた複数の高密度金属インターコネクトを有し、
該複数の高密度金属インターコネクトのうちの少なくとも1つは10μm未満の幅で、かつ
前記プラスチック膜は、前記接合剤によって前記基板と除去可能なように結合する、
プラスチック薄膜回路アセンブリ。
【請求項６】
前記接合剤がドライフォトレジストである、請求項5に記載のプラスチック薄膜回路アセンブリ。
【請求項７】
前記プラスチック膜が、実質的に透明で、かつ50μm以下の厚さを有する、請求項5に記載のプラスチック薄膜回路アセンブリ。
【請求項８】
プラスチック薄膜上に高密度の電子回路を作製する方法であって：
プラスチック膜を第1基板に結合する工程；
フォトリソグラフィを用いて前記プラスチック膜の第1面に1つ以上の電気伝導性インターコネクトを作製する工程；及び
前記第1基板から前記プラスチック膜を分離する工程；
を有する方法。
【請求項９】
前記第1基板にフォトレジスト層を積層する工程、及び
前記のフォトレジスト層が積層された基板をベーキングする工程、
をさらに有する方法であって、
前記プラスチック膜を前記第1基板に結合する工程は、前記の積層されたフォトレジスト層を用いて前記プラスチック膜を前記第1基板に接合する工程をさらに有する、
請求項8に記載の方法。
【請求項１０】
前記のプラスチック膜を前記第1基板に結合する工程は、前記第1基板に対して外側に設けられた接合剤に前記プラスチック膜を積層する工程をさらに有する、請求項8に記載の方法。
【請求項１１】
前記プラスチック膜が1mm未満の厚さである、請求項8に記載の方法。
【請求項１２】
前記プラスチック膜が実質的に透明である、請求項8に記載の方法。
【請求項１３】
前記1つ以上の電気伝導性インターコネクトのうちの少なくとも1つが10μm以下の幅である、請求項8に記載の方法。
【請求項１４】
前記1つ以上の電気伝導性インターコネクトのうちの少なくとも2つの各対応する一部分が互いに、8μm以下の間隔を空けて設けられている、請求項8に記載の方法。
【請求項１５】
前記プラスチック膜を前記第1基板に結合した後に前記第1基板をベーキングする工程をさらに有する、請求項8に記載の方法。
【請求項１６】
前記第1基板から前記プラスチック膜を分離する工程が、前記第1基板を液体に浸漬させる工程を有する、請求項8に記載の方法。
【請求項１７】
前記プラスチック膜の第1面に対して外側に設けられた複数の層の各々の上に1つ以上の電気伝導性インターコネクトを作製する工程をさらに有する、請求項8に記載の方法。
【請求項１８】
前記第1基板に第2基板を結合する工程であって、前記の結合した第1基板と第2基板がアセンブリを形成する、工程；
該アセンブリから前記第1基板を分離することによって、前記プラスチック膜の第2面を露出させる工程；及び、
前記の露出したプラスチック膜の第2面に電気伝導性インターコネクトを作製する工程；
をさらに有する、請求項8に記載の方法。
【請求項１９】
前記プラスチック膜を貫通する伝導性ビアを作製する工程をさらに有する、請求項18に記載の方法。
【請求項２０】
前記のプラスチック膜を貫通する伝導性ビアを作製する工程が、前記プラスチック膜の一部にレーザーアブレーションを行う工程をさらに有する、請求項19に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して電子機器に関し、より詳細には極薄プラスチック膜上に電気回路を作製する方法に関する。
【背景技術】
【０００２】
フォトリソグラフィ（または光リソグラフィ）は、薄膜又は基板のバルクの一部を選択的に除去する半導体微細加工に用いられるプロセスである。フォトリソグラフィは典型的には光を用いて、フォトマスクから基板上の感光性フォトレジストへ幾何学パターンを転写する。続いて一連の化学処理は、露光パターンをフォトレジストの下の材料に刻み込む。たとえば相互型金属-酸化物-半導体(CMOS)のような一部の複雑な集積回路では、半導体ウエハは、50回ものフォトリソグラフィサイクルを経ることになる。フォトリソグラフィを用いて高密度のパターンを作製することは通常、プロセスの要件及び許容度に関する制約により、特別な表面-たとえば高温にも影響されないような極端に平坦な表面-を必要とする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願第60/892678号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は極薄プラスチック膜上に電気回路を作製する方法に関する。
【課題を解決するための手段】
【０００５】
本開示の一の実施例の教示によると、フレキシブルな薄膜プラスチック上に高密度の金属インターコネクトを形成する方法はドライフォトレジスト層を基板へ積層する工程を有する。前記のフォトレジストが積層された基板がベーキングされる。アセンブリが、前記のベーキングされたフォトレジストの積層された基板へプラスチック膜を積層することによって作製される。1層以上の電気伝導性インターコネクト層が、前記の積層されたプラスチック膜上で処理される。前記の1層以上の電気伝導性インターコネクト層の処理はフォトリソグラフィを有する。前記アセンブリはベーキングされ、かつ液体中に浸漬される。続いて前記の処理されたプラスチック膜は前記基板から分離される。
【０００６】
本開示の一部の実施例は、10〜500μmの範囲の厚さを有する透明プラスチック膜上に洗練された電子回路を作製することを可能にする。しかし前記プラスチック膜は任意の適切な厚さを有して良い。それに加えて、一部の実施例の前記のプラスチック膜上に作製される回路は、10〜50μmの範囲の幅を有して良い。ただし任意の適切な幅が用いられても良い。一部の実施例は多層インターコネクトを供して良い。前記多層インターコネクトには、たとえば薄いプラスチック膜の両面上の相互接続した回路が含まれる。一部の実施例では、前記回路は特定の機能-たとえば信号の伝送-を実行することが可能である。それに加えて一部の実施例では、前記電子回路は裸眼では見えないので、完全に処理されたプラスチック膜は実質的に透明となりうる。
【０００７】
本開示の他の利点は、添付の図面、明細書、及び請求項から、当業者にはすぐに明らかとなる。しかも特定の利点が上で列挙されているとはいえ、様々な実施例は、前記の列挙された利点の全てを含んでも良いし、一部を含んでも良いし、又は全く含まなくても良い。
【図面の簡単な説明】
【０００８】
【図１Ａ】一実施例による基板の外側表面に接合剤を塗布した後の基板の一部分の断面図を示している。
【図１Ｂ】結合剤がプラスチック膜を基板へ結合させた後でかつプラスチック膜の表面上に電子回路を作製した後の図1Aの基板の一部分の斜視図を示している。
【図１Ｃ】電子回路がプラスチック膜の表面上で処理された後に前記基板からプラスチック膜を除去するプロセス中での図1Bの基板の一部分の斜視図を示している。
【図２】本開示の一実施例の教示による薄膜上でのインターコネクトの作製方法を表すフローチャートである。
【発明を実施するための形態】
【０００９】
本開示及びその利点をより完全に理解してもらうため、添付の図面と共に以降の説明を参照する。
【００１０】
本開示はプラスチック超薄膜上に電子回路を作製する典型的な方法を供する。概して、ある特定の方法は以下の工程を有する。(i)プラスチック超薄膜が基板に積層される。(ii)高密度回路が、フォトリソグラフィ、金属堆積、及びエッチングを用いることによってプラスチック膜上で微細加工される。そして(iii)プラスチック膜が基板から分離される。本開示の典型的な実施例は、図1A〜図2を参照することによって最も良く理解できる。図中、同様の参照番号は同様及び対応する部品に用いられている。
【００１１】
図1Aは、一実施例による基板100の外側表面へ接合剤102を塗布した後の基板100の一部分の断面図を示している。基板100は一般的に、基板100の表面に結合するプラスチック超薄膜上での電子回路の作製を可能にする任意の表面を指称する。基板100は、任意の適切な材料から作られて良く、かつ任意の適切な大きさを有して良い。たとえば基板100は、直径150mmの酸化シリコンウエハ又は正方形の12×12インチガラス基板であって良い。様々な実施例では、基板100は、特定の用途及び/又は後続の処理の能力に依存して、大きくても又は小さくても良い。
【００１２】
接合剤は一般的に、プラスチック膜を少なくとも一時的に基板100に結合させることのできる任意の材料を指称する。この例では、接合剤102は、基板100への積層が可能なドライフォトレジスト膜である。係る膜の一例はデュポン(Dupont)社が製造するRiston（登録商標）FX900シリーズのフォトレジスト膜である。ドライフォトレジスト膜は通常、光又は元素に対する曝露から下地のフォトレジスト膜を遮蔽するように設計された保護カバー-たとえばマイラー膜-を有する。さらに後述するように、保護カバー104自体は、後続の回路処理のために適切なプラスチック表面を供する。それによりある特定の実施例の処理フローが単純化される。しかし一部の保護カバー104の透明度の大きさが制限されていることは一部の用途にとっては適切ではない。この例では、保護カバー104はさらなる処理のために準備中に除去される。
【００１３】
たとえこの例が積層されたフォトレジスト膜102を用いてプラスチック膜を基板100に結合するとしても、任意の適切な接合剤102又は他の適切な結合力が用いられても良い。たとえば一部の代替実施例では、静電気が、プラスチック薄膜を基板100に十分に結合させることができる。他の代替実施例では、スプレイ・オン若しくはスピン・オンフォトレジスト、又はスピン・オンエポキシが、フォトレジスト膜102の代わりに用いられても良い。一部の種類のスプレイ・オンフォトレジストは、プラスチック膜-たとえばポリエチレン-は、そのプラスチック膜をさらに伸張することなく容易に除去されうる。
【００１４】
この例では、フォトレジストが積層された基板100は、保護カバー104が除去された後に、オーブンで加熱される。オーブンによるベーキングは概して、露光されたフォトレジスト膜102中の一部の溶媒を除去する。さもなければその一部の溶媒は気体として外に飛び出し、かつフォトレジスト表面を曲げるものと思われる。この例での適切なベーキングパラメータは、90℃〜150℃の範囲の温度への約10分間の曝露を含む。しかし如何なる適切なベーキングパラメータが用いられても良い。続いて以降において図1Bを参照しながら説明されるように、プラスチック超薄膜が基板に成膜される。
【００１５】
図1Bは、結合剤102がプラスチック膜106を基板100へ結合させた後でかつプラスチック膜106の表面上に電子回路108を作製した後の図1Aの基板100の一部分の斜視図を示している。プラスチック膜106は一般的に、基板100への結合が可能であって電子回路108を作製するための適切な表面を供する任意のプラスチック材料を指称する。特定の用途に依存して、任意の適切な材料又は成膜プロセスが用いられて良い。
【００１６】
様々な実施例では、プラスチック膜106は、10μm〜50μmの範囲の厚さを有して良い。ただしプラスチック膜106は、プラスチック膜106の表面上での回路108の作製及びそれに続く基板100からのプラスチック膜106の除去を可能にする任意の適切な厚さを有しても良い（たとえば、ある実施例は厚さ10μm未満のプラスチック膜106を有するし、別な実施例は18μm〜50μmの狭い範囲に限定された厚さのプラスチック膜106を有するし、さらに別な実施例は50μm〜500μmの範囲内の厚さのプラスチック膜106を有するし、かつ特別な実施例は、用途に依存して、厚さ1mm以下のプラスチック膜106を有する。）。この例では、基板100をプラスチック膜ラミネータにかけることによって、透明な厚さ18μmのプラスチック膜106が、フォトレジストが積層された基板100に成膜される。この積層工程中、プラスチック膜106はピンと張った状態のまま保持され、ラミネータのローラーは約30℃〜100℃に加熱され、かつ接合層102はプラスチック膜106を基板100に結合する。その結果、フォトレジストが堆積された基板100の滑らかでプラスチックが積層されたコーティングとなる。
【００１７】
この例では、続いてプラスチックが積層された基板100がオーブン内に設けられ、かつ後続の電気回路処理中でのプラスチック膜106の最高曝露温度よりも高い温度に加熱される。このオーブンプロセスはプラスチック膜106を事前に収縮して良い。それにより、後に回路108が作製される前に、プラスチック膜106の条件設定がなされる。プラスチック膜106を基板100に積層した後に、プラスチック膜106を破壊せずに、プラスチック膜106を、その融点よりもわずかに高い温度にまで加熱することが可能である。続いてプラスチックが積層された基板100は電気回路108の処理を受ける。
【００１８】
電気回路108は一般的に、伝導性若しくは抵抗性インターコネクト、インターコネクト層、電気部品、又はプラスチック膜106の表面上に作製される他の構造を指称する。様々な実施例では、電気回路108の処理は、標準的な半導体処理と実質的に同一であって良い。係る電気回路108の処理はたとえば、伝導性若しくは抵抗性膜の成膜、フォトリソグラフィパターニング、エッチング、又はプラスチックが積層された基板100の表面上に回路108を作製するのに用いることが可能な他の適切な処理を含んで良い。たとえ一部の実施例が、現在及び将来の処理手法に対して縮尺が変化しうるとしても、従来の処理手法を用いた一部の実施例は、電気回路108の部品間に約8μmの間隔を有する約6μm幅の電気回路108を有して良い。しかし任意の適切な大きさ及び間隔が用いられても良い。任意の適切な大きさ及び間隔にはたとえば、10μm以下の幅を有する電気回路108、又は約2μm〜50μm以上の範囲（たとえば100μm、500μm等）にある幅を有する電気回路108、及び約2μm以上（たとえば10μm、50μm、100μm等）である電気回路108の部品間の間隔が含まれる。電気回路108の処理が完了すると、プラスチック膜106は、図1Cに図示されているように基板100から分離される。
【００１９】
図1Cは、電子回路108がプラスチック膜106の表面上で処理された後に基板100からプラスチック膜を除去するプロセス中での図1Bの基板100の一部分の斜視図を示している。プラスチック膜106は、様々なプロセスのうちの任意のプロセスを用いることによって、基板100から除去されて良い。たとえば一の方法は、プラスチックが積層された基板100を水中に約1時間浸漬(soak)させる工程、及び基板100からプラスチック膜106を優しく剥離する工程を有する。しかし任意の適切なソーク又は他の除去手法が用いられても良い。この手法には、機械的又は手動による除去も含まれる。特に十分に付着したプラスチック膜106については、ソーク手法は、上記の代わりに又は上記に加えて、基板100からプラスチック膜106を分離するのを助けるための溶媒-たとえばアセトン-を有して良い。基板100からプラスチック膜106を分離した後、溶媒洗浄物が、プラスチック膜106から残留したドライフォトレジスト膜102を除去して良い。その後、空気乾燥が溶媒洗浄物を消散させる。これにより典型的実施例の処理が完了する。
【００２０】
よって本開示の一部実施例の教示によると、複雑な回路が、厚さ50μm以下のフレキシブルなプラスチック超薄膜の（複数の）表面上に作製されて良い。しかし上述したように、プラスチック膜は如何なる適切な厚さ-約1mmも含まれる-を有しても良い。様々な実施例のプロセスは一般に標準的な半導体製造環境にも適用可能である。それに加えて、本明細書に述べたプロセスは、半導体インターコネクト処理における将来のスケール進歩に対しても依然として適用可能である。一部の実施例は多層インターコネクト-たとえばプラスチック薄膜の両面上の相互接続した回路を含む-を供して良い。一部の実施例では、プラスチック薄膜上に作製された回路はまた特定の機能-たとえば信号の伝送-を実行することが可能である。それに加えて一部の実施例では、前記電子回路は裸眼では見えないので、完全に処理されたプラスチック膜は実質的に透明となりうる。薄膜プラスチック104又は106上での電子回路108の処理に関するさらなる詳細は図2を参照しながら説明する。
【００２１】
図2は本開示の一実施例の教示による薄膜上でのインターコネクトの作製方法を表すフローチャートである。一般的に、フローチャート200は以下の工程を有する。(i)プラスチック超薄膜が基板に積層される。(ii)高密度回路が、フォトリソグラフィ、金属堆積、及びエッチングを用いることによってプラスチック膜上で微細加工される。そして(iii)プラスチック膜が基板から分離される。
【００２２】
工程202では、接合剤が基板に塗布される。この例では、接合剤は、マイラー保護カバーを含むネガ型のFX930ドライフォトレジスト膜である。しかし如何なる適切な接合剤が用いられても良い。フォトレジスト膜が基板に積層された後、保護カバーはフォトレジスト膜から除去される。
【００２３】
続いてフォトレジストが積層された基板が工程204においてベーキングされる。ベーキングは概して、露光されたフォトレジスト膜102中の一部の溶媒を除去する。さもなければその一部の溶媒は気体として外に飛び出し、かつフォトレジスト表面を曲げるものと思われる。この例での適切なベーキングパラメータは、90℃〜150℃の範囲の温度への約10分間の曝露を含む。しかし如何なる適切なベーキングパラメータが用いられても良い。
【００２４】
続いて工程206では、プラスチック超薄膜が基板に成膜される。この例では、基板をプラスチック膜ラミネータにかけることによって、透明なプラスチック超薄膜が、フォトレジストが積層された基板に成膜される。この積層工程中、プラスチック膜はピンと張った状態のまま保持され、ラミネータのローラーは約30℃〜100℃に加熱され、かつ接合層はプラスチック膜を基板に結合する。その結果、フォトレジストが堆積された基板の滑らかでプラスチックが積層されたコーティングとなる。
【００２５】
工程208では、続いてプラスチックが積層された基板がオーブン内に設けられ、かつ後続の電気回路処理中でのプラスチック膜の最高曝露温度よりも高い温度に加熱される。このオーブンプロセスはプラスチック膜を事前に収縮して良い。それにより、後に回路が作製される前に、プラスチック膜の条件設定がなされる。プラスチック膜を基板に積層した後に、プラスチック膜を破壊せずに、プラスチック膜を、その融点よりもわずかに高い温度にまで加熱することが可能である。
【００２６】
続いてプラスチックが積層された基板は工程210において電気回路の処理を受ける。この例では、電気回路処理は、半導体集積回路(IC)上に高密度の金属ライン・アンド・スペースを作製するのに用いられる装置及び処理手法と実質的に同様のフォトリソグラフィ装置及び処理手法を用いる。より具体的には、電気回路処理は、伝導性若しくは抵抗性膜の成膜、フォトリソグラフィパターニング、エッチング、又はプラスチックが積層された基板の表面上に回路を作製するのに用いることが可能な他の適切な処理を含んで良い。一部の実施例では、電子回路の一部-たとえばインターコネクト-は、装置の能力及び/又は具体的な回路設計に依存して、10μm以下（たとえば8μm幅）であって良い。それに加えて、係るインターコネクトは互いに、たとえば8μm以下の間隔を空けて設けられて良い。繰り返しになるがその間隔は装置の能力及び/又は具体的な回路設計に依存する。
【００２７】
処理されたプラスチック膜は工程212において、様々なプロセスのうちの任意のプロセスを用いて基板から除去される。この例では、プラスチックが積層された基板は、その基板からプラスチック膜を優しく剥離する前に、約1時間水中に浸漬される。しかし任意の適切なソーク又は他の除去手法が用いられても良い。この手法には、機械的又は手動による除去も含まれる。特に十分に付着したプラスチック膜については、ソーク手法は、上記の代わりに又は上記に加えて、基板からプラスチック膜を分離するのを助けるための溶媒-たとえばアセトン-を有して良い。基板からプラスチック膜を分離した後、溶媒洗浄物が、プラスチック膜から残留したドライフォトレジスト膜を除去して良い。その後、空気乾燥が溶媒洗浄物を実質的に消散させる。工程212の完了後にフローチャート200が終了する。
【００２８】
既に説明したように、様々な実施例がプロセスフローを単純化してきた。たとえばドライフォトレジスト膜の保護犠牲層104を用いる実施例では、ラミネータを用いた基板100への第2プラスチック膜106の成膜に係る工程を省略できる。その代わりに、前述した回路108は、フォトレジスト102に対して外側に設けられている保護膜104の表面上に作製されて良い。
【００２９】
それに加えて、様々な代替実施例が、より複雑なプロセスフローを有しても良い。そのような実施例の中には、プラスチック薄膜の一面又は両面に設けられたマルチレベル回路を用いて良いものがある。たとえばプラスチック薄膜の第1面にマルチレベル回路を設けることは、標準的な半導体プロセスを用いて、インターコネクト層と外側に設けられた誘電層を交互に作製することによって実現されて良い。薄膜の第2面上にインターコネクトを作製するのは、たとえば十分に処理された基板を第2基板に接合することによって実現されて良い。その結果作製されるアセンブリは一般に、第1基板、第1接合剤、薄膜、第2接合剤、及び第2基板を有して良い。よってアセンブリから第1基板と第1接合剤を分離することで、後続の処理のために薄膜の第2面が露出する。一部の地点では、薄膜の第1面と第2面は、様々な方法を用いてその薄膜を貫通するビアを作製することによって相互接続されて良い。一の非限定的実施例では、レーザーアブレーションが所定の位置にビアを作製して良い。
【００３０】
たとえ本開示が複数の実施例によって説明されているとしても、無数の変化型、代替型、変換型、及び修正型が、当業者には示唆されうるし、本開示はそのような変化型、代替型、変換型、及び修正型を、「特許請求の範囲」に記載された請求項の技術的範囲内に含まれるものとして内包するものと解される。
【図１Ａ】
2010520623.tif 000003
【図１Ｂ】
2010520623.tif 000004
【図１Ｃ】
2010520623.tif 000005
【図２】
2010520623.tif 000006
【国際調査報告】
2010520623.tif 000007
2010520623.tif 000008
2010520623.tif 000009