(57)【要約】  抵抗スイッチング装置の抵抗スイッチング層の制御された形成方法を提供する。該方法は、ボトム電極（１０）を有する基板（２）を用意するステップ、抵抗層（１１）を形成するための金属を含む凹部（７）を有する誘電体層（４）を基板上に設けるステップ、凹部の金属を露出させる開口部（８）を有する誘電体層（５）を基板上に設けるステップ、および凹部内および開口部内に抵抗層を形成するステップ、を有する。
2010503195.tif 000002
【特許請求の範囲】
【請求項１】
ボトム電極、トップ電極、および前記ボトム電極および前記トップ電極と接触した抵抗スイッチング材料の層を具える抵抗スイッチング装置を製造する方法において、該方法は、
前記ボトム電極を具える基板を用意するステップ、
前記基板上に前記抵抗層を形成するための金属（以下形成用金属という）を含む凹部を有する第１誘電体層を設けるステップ、
前記基板上に前記凹部の前記金属を露出させる開口部を有する第２誘電体層を設けるステップ、および
前記凹部および前記開口部中に前記抵抗層を形成するステップ、
を具えることを特徴とする抵抗スイッチングデバイスの製造方法。
【請求項２】
前記抵抗層形成プロセスは膨張率によって特徴づけられ、前記開口部の体積に対する前記形成用金属の体積の比をこの膨張率に比例して選択することを特徴とする請求項１に記載の方法。
【請求項３】
前記体積比を、形成された時、前記抵抗スイッチング層の露出表面が前記開口部を具える前記第２誘電体層の露出表面より下になるように選択することを特徴とする請求項２に記載の方法。
【請求項４】
前記第２誘電体層を供給するステップは、
前記第２誘電体層を堆積させるステップ、
前記第２誘電体層中にトレンチを形成するステップ、および
前記トレンチ中に前記金属を露出させる開口部を形成するステップ、
を具えることを特徴とする請求項１に記載の方法。
【請求項５】
前記抵抗層を形成するステップは、前記抵抗層で前記開口部を少なくとも部分的に充填するステップを具え、さらに、
前記少なくとも部分的に充填した開口部中に前記トップ電極を形成するステップ、
を具えることを特徴とする請求項１に記載の方法。
【請求項６】
前記第２誘電体層を形成するステップが、前記金属を露出させる開口部を有する前記第２誘電体層を形成するステップを具え、前記抵抗層が前記開口部の内部に形成される請求項１に記載の方法において、さらに、
前記抵抗層を露出させるトレンチを具える第３誘電体層を形成するステップ、および
少なくとも該トレンチ中に、前記トップ電極を形成するステップ、
を具えることを特徴とする方法。
【請求項７】
前記抵抗層形成ステップは前記抵抗スイッチング材料で前記開口部を部分的に充填するステップを具えることを特徴とする請求項６に記載の方法。
【請求項８】
前記基板が第１金属パターンを具え、前記ボトム電極が前記第１金属パターン中に設けられることを特徴とする請求項１に記載の方法。
【請求項９】
前記基板が第１金属パターンを具え、前記ボトム電極が前記第１金属パターンに接触するビア中に設けられ、さらに、
第２金属パターン中に前記トップ電極を形成するステップ、
を具えることを特徴とする請求項１に記載の方法。
【請求項１０】
前記抵抗スイッチング材料は、電子ドナーおよび電子アクセプタを含む電荷移動錯体であることを特徴とする請求項１に記載の方法。
【請求項１１】
前記抵抗スイッチング材料はパイ電子系を持つ有機化合物であることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記有機化合物はＴＣＮＱまたはＴＣＮＱの誘導体により供給されえることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記電子ドナーは前記形成用金属により供給され、前記金属はＣｕ，ＡｇおよびＫからなる群から選ばれることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記抵抗スイッチング材料は二元金属酸化物であることを特徴とする請求項１に記載の方法。
【請求項１５】
前記ボトム電極は銅を具え、前記二元金属酸化物は銅金属酸化物であることを特徴とする請求項１４に記載の方法。
【請求項１６】
請求項１に記載の方法において、さらに前記トップ電極を形成するステップを具え、該トップ電極を形成するステップは、
前記基板上に金属層を形成するステップ、および
前記開口部の余分な金属を除去するステップ、
を有することを特徴とする方法。
【請求項１７】
前記形成用金属および前記ボトム電極は異なる金属で構成することを特徴とする請求項１に記載の方法。
【請求項１８】
前記抵抗スイッチング装置は不揮発性メモリ装置であることを特徴とする請求項１〜１７の何れかに記載の方法。
【請求項１９】
ボトム電極と、トップ電極と、前記ボトムおよび前記トップ電極と接触した抵抗スイッチング材料の層とを具え、
前記トップ電極および前記抵抗層が誘電体層に形成された開口部に含まれていることを特徴とする装置。
【請求項２０】
前記ボトム電極が第１金属パターン内に形成され、
前記トップ電極が第２金属パターン内に形成され、
前記誘電体層が前記第１および前記第２金属パターンを分離するとともに、前記第１金属パターンおよび前記第２金属パターン間の接続を設けるための開口部を含み、
前記抵抗層が前記開口部に含まれていることを特徴とする請求項１９に記載の装置。
【請求項２１】
前記抵抗スイッチング層が前記第１金属パターンの金属以外の金属から形成されることを特徴とする請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００６年８月３１日に出願された米国暫定特許出願第６０／８４１，６０７号を優先権主張するものである。
【０００２】
本発明は、装置の導電率を装置に印加される電気電圧に応じて可逆的に変化させることができる装置に関する。特に、本発明は、抵抗スイッチング材料として有機金属材料を含むメモリ装置に関する。
【背景技術】
【０００３】
データ蓄積メモリ市場の発展は、ギガバイトから数百ギガバイトまたはテラバイトにまで及ぶ従来よりも大きな容量の必要性の増加を示している。この発展は、中でも、マルチメディアおよびゲームのような新しいデータ消費アプリケーションによって推進されている。電界効果型トランジスタの閾値電圧のシフトが状態ビットを表すフラッシュメモリ技術が、今までのところ、ビット当たりの手ごろなコストを維持しつつ、このスケーリング（微細化）の要求を満足してきた。しかし、フラッシュメモリ技術は、基本的な物理的限界のために４５ｎｍ技術ノードを超える厳しいスケーリング問題に直面すると予想されている。
【０００４】
抵抗スイッチングメモリは代替候補の一角を構成しており、それはその物理スイッチング機構がスケーリングとともに劣化しないからである。この種のメモリは、高および低導電状態に可逆的にプログラミングすることができる抵抗素子を具える。遷移金属酸化物、有機半導体または有機金属半導体のような様々な材料を、このような抵抗素子を製造するために用いることができる。
【０００５】
抵抗スイッチングメモリは、ダイナミックＲＡＭにおいて用いられているような１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）コンセプトから導かれる構造を用いて集積化されている。抵抗スイッチング材料を有する抵抗素子は、ＭＯＳトランジスタの上に積み重ねられ、ビット線を介してアクセスされる。抵抗素子は、通常は集積回路の配線工程（back-end-of-line：ＢＥＯＬ）において、金属配線間に配置される。
【０００６】
チェン（Chen）らは、非特許文献１において、抵抗素子に抵抗スイッチング材料としてＣｕｘＯを用いたメモリアレイを開示している。銅酸化物は、ボトム電極として用いられる銅プラグの上から前方へ成長される。銅酸化物およびトップ電極コンタクト（ＴＥ）層のスタックは両層を形成後にパターニングする必要がある。エッチングは抵抗素子の活性化領域を損傷するので、ＭＲＭ素子と銅プラグとの間の重複を要する。この重複はこのコンセプトのスケーリングの可能性に影響を及ぼす。
【０００７】
Ｒ．ミュラー（R.Muller）らは非特許文献２において、減圧下でのＴＣＮＱ蒸気による銅基板の腐食によってＣｕＴＣＮＱフィルムを製造する方法について開示している。ミュラーらによって確立されたこのプロセスフローは、最初に酸化物層上に銅アイランドを形成するステップから成る。これらの銅アイランドは、ボトム電極として、さらにＣｕＴＣＮＱの成長のための出発材料として用いられる。次いでＣｕＴＣＮＱフィルムがこれら銅アイランドの露出表面上に形成される。また、この銅ＣｕＴＣＮＱは銅を充填したビアホールの上に成長させてもよい。最終的にトップ電極を、銅パターンを覆うアルミナ層を堆積させることによって形成する。この方法は、銅ボトム電極とアルミナトップ電極が直交方向に走る並列配線として形成されるクロスバーメモリアレイの形成に応用可能である。トップおよびボトム電極間の各重複部分がメモリ素子を構成し、この部分では電圧を両電極間においてＣｕＴＣＮＱフィルムに印可することができる。ミュラーらによって示されたこのプロセスフローはＣＭＯＳ配線プロセスとコンパチブルであるが、形成される抵抗素子は、抵抗スイッチング層が制御不良に形成されるという事実に悩まされる。彼らは反応時間および温度を減少させることによってＣｕＴＮＣＱの成長を制限しようとしたが、無駄に終わった。
【０００８】
抵抗スイッチング材料の成長を、全基板にわたって適切に制御できない場合、抵抗スイッチング層の厚さは抵抗素子ごとに変化してしまう。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６，８１５，７３３号明細書
【非特許文献】
【００１０】
【非特許文献１】チェン（Chen）他、「Non-Volatile Resistive Switching for Advanced Memory Applications（先端メモリアプリケーション用の不揮発性抵抗スイッチング）」、ＩＥＤＭ２００５、ワシントンＤＣ、２００５年１２月５日〜７日、
【非特許文献２】Ｒ．ミュラー（R.Muller）他、「Organic CuTCNQ  non-volatile memories for integration in the CMOS back-end-of-line; preparation from gas/solid reaction and downscaling to anarea of 0.25um2 (ＣＭＯＳ配線工程における集積化のための有機ＣｕＴＣＮＱ不揮発性メモリ：気体／固体反応からの生成および０．２５ｕｍ２面積へのダウンスケーリング」、Solid-State Electronics 50(2006) p.601-605
【非特許文献３】Ｒ．Ｓ．ポテンバー（R.S.Potember）他、「ＣｕＴＣＮＱ薄膜における電気スイッチングおよびメモリ現象（Electrical switching and memory phenomena in CuTCNQ thin films）」、Applied Physics letter34(6)、１９７９年３月、第３４巻、第６号
【非特許文献４】Ｒ．ミュラー（R.Muller）他、「ＣＭＯＳ配線工程における集積化のための有機ＣｕＴＣＮＱ不揮発性メモリ：気体／固体反応からの生成および０．２５ｕｍ２面積へのダウンスケーリング（Organic CuTCNQ non-volatile memories for integration in the CMOS backend-of-line:preparation from gas/solid reaction and downscaling to an area of 0.25um2）」、フランス、グルノーブル、proceedings of ESSDERC、p.216
【非特許文献５】Ｚ．フィアン（Z.Fian）他、「銀-テトラシアノキノイドメタン（Ａｇ-ＴＣＮＱ）ナノ構造およびナノデバイス（Silver-tetracyanoquinodimethane(Ag-TCNQ)Nanostructures and Nanodevice）」、IEEE Transactions on Nanotechnology、２００５年３月、第４巻、第２号、p.23814
【非特許文献６】スタンリー．ウルフ（Stanley Wolf）、「ＶＬＳＩ時代のシリコン処理（Silicon Processing for the VLSI ERA）」、２００４年、第４巻、p.674-679
【発明の概要】
【発明が解決しようとする課題】
【００１１】
それゆえ、従来技術の欠点を受けない、特に有機または有機金属半導体の抵抗スイッチング層を具える抵抗素子を形成する方法の必要がある。
【００１２】
ＣＭＯＳコンパチブルプロセスフローにおいて抵抗スイッチング層の制御された形成を可能とする、抵抗スイッチング層として有機または有機金属半導体を具える抵抗素子を形成する方法の必要がある。
【００１３】
ボトム電極の金属と抵抗スイッチング材料を形成するための金属を異なるものにすることができる、抵抗スイッチングとして有機または有機金属半導体を具える抵抗素子を形成する方法の必要がある。
【００１４】
レジスタアレイのさらなるスケーリングを可能とする、特に有機または有機金属半導体の抵抗スイッチング層を具える抵抗素子を形成する方法の必要がある。
【００１５】
個々の抵抗素子を選択する手段及び抵抗アレイを動作させる周辺電子回路を具えた抵抗アレイの集積化を可能とする、特に有機または有機金属半導体の抵抗スイッチング層を具える抵抗素子を形成する方法の必要がある。
【課題を解決するための手段】
【００１６】
本発明の一実施形態においては、ボトム電極、トップ電極および該ボトム電極およびトップ電極と接触した抵抗スイッチング材料の層を具える抵抗スイッチングデバイスを製造する方法を提供する。この方法は、前記ボトム電極を具える基板を用意するステップ、前記抵抗層を形成するための金属（以後形成用金属という）を含有する凹部を具える誘電体層を前記基板上に設けるステップ、前記凹部の金属を露出させる開口部を有する誘電体層を前記基板上に設けるステップ、および前記凹部および開口部内に前記抵抗層を形成するステップを含む。前記抵抗層形成プロセスは膨張率によって特徴づけることができ、前記開口部の体積に対する前記形成用金属の体積の比はこの膨張率に比例して選択する。好適には、この体積比は、形成されたとき、抵抗スイッチング層の露出表面が開口部を具える誘電体層の露出表面より下になるように選択する。
【００１７】
本発明の一実施形態においては、ボトム電極、トップ電極および該ボトム電極およびトップ電極と接触した抵抗スイッチング材料の層を有する抵抗スイッチングデバイスを製造するための方法を開示している。この方法は、前記ボトム電極を具える基板を用意するステップ、前記抵抗層を形成するための金属を含む凹部を具える誘電体層を該基板上に設けるステップ、前記凹部を具える誘電体層上に誘電体層を堆積させるステップ、該誘電体層中にトレンチを形成するステップ、前記形成用金属を露出させる開口部を該トレンチに形成するステップ、および前記凹部および前記開口部内に抵抗層を形成するステップを有する。前記抵抗層形成プロセスは膨張率によって特徴づけることができ、開口部の体積に対する形成用金属の体積の比はこの膨張率に比例して選択する。好適には、この体積比は、形成されたとき、抵抗スイッチング層の露出表面が開口部を具える誘電体層の露出表面より下になるように選択する。
【００１８】
前述の実施形態のいずれにおいても、抵抗層は、抵抗層で開口部を少なくとも部分的に満たすように形成し、その後トップ電極を該部分的に満たした開口部中に形成することができる。
【００１９】
本発明の一実施形態においては、ボトム電極、トップ電極および該ボトム電極およびトップ電極と接触した抵抗スイッチング材料の層を具える抵抗スイッチングデバイスを製造するための方法を開示している。この方法は、ボトム電極を具える基板を用意するステップ、抵抗層を形成するための金属を含む凹部を具える誘電体層を該基板上に設けるステップ、前記形成用金属を露出させる開口部を具える誘電体層を形成するステップ、該開口部の内部に前記抵抗層を形成するステップ、前記抵抗層を露出させるトレンチを具える誘電体層を形成するステップ、およびトップ電極を少なくとも該トレンチ中に形成するステップを有する。前記抵抗層形成プロセスは膨張率によって特徴づけることができ、開口部の体積に対する形成用金属の体積の比をこの膨張率に比例するように選択する。好適には、体積比は、形成されたとき、抵抗スイッチング層の露出表面が開口部を有する誘電体層の露出表面より下になるように選択する。
【００２０】
本発明の一実施形態においては、ボトム電極、トップ電極および該ボトム電極およびトップ電極と接触した抵抗スイッチング材料の層を具える抵抗スイッチングデバイスを製造するための方法を開示しており、この方法は第１金属パターンを具える基板を用意するステップ、ボトム電極を該第１金属パターン中に設けるステップ、抵抗層を形成するための金属を含む凹部を具える誘電体層を該基板上に設けるステップ、該陥凹部の金属を露出させる開口部を有する誘電体層を基板上に設けるステップ、および前記凹部および開口部中に抵抗層を形成するステップを具える。前記抵抗層形成プロセスは膨張率によって特徴づけることができ、開口部の体積に対する形成用金属の体積の比をこの膨張率に比例して選択する。好適には、この体積比は、形成されたとき、抵抗スイッチング層の露出表面が開口部を具える誘電体層の露出表面より下になるように選択する。
【００２１】
本発明の一実施形態においては、ボトム電極、トップ電極および該ボトム電極およびトップ電極と接触した抵抗スイッチング材料の層を具える抵抗スイッチングデバイスを製造するための方法を開示しており、この方法は第１金属パターンを具える基板を用意するステップ、ボトム電極を該第１金属パターンに接触しているビア孔中に設けるステップ、抵抗層を形成するための金属を含む凹部を具える誘電体層を該基板上に設けるステップ、該陥凹部の金属を露出させる開口部を具える誘電体層を基板上に設けるステップ、および前記凹部および開口部中に抵抗層を形成するステップを具える。前記抵抗層形成プロセスは膨張率によって特徴づけることができ、開口部の体積に対する形成用金属の体積の比をこの膨張率に比例して選択する。好適には、この体積比は、形成されたとき、抵抗スイッチング層の露出表面が開口部を具える誘電体層の露出表面より下になるように選択する。
【００２２】
本発明の一実施形態においては、ボトム電極、トップ電極および該ボトム電極およびトップ電極と接触した抵抗スイッチング材料の層を具える抵抗スイッチングデバイスを製造するための方法を開示しており、この方法によれば、トップ電極および抵抗層が誘電体層に形成した開口部に含まれる。抵抗スイッチング層は第１金属パターンの金属以外の金属から形成することができる。
【００２３】
本発明の一実施形態においては、ボトム電極、トップ電極および該ボトム電極およびトップ電極と接触した抵抗スイッチング材料の層を具える抵抗スイッチングデバイスを製造するための方法を開示しており、この方法によれば、ボトム電極が第１金属パターンに形成され、トップ電極が第２金属パターンに形成され、誘電体層が第１および第２金属パターンを分離し、該誘電体層が第１金属パターンおよび第２金属パターン間に接続を与えるための開口部を具え、抵抗層が該開口部内に含まれる。抵抗スイッチング層は第１金属パターンの金属以外の金属から形成することができる。
【００２４】
いずれの実施形態においても、抵抗スイッチング材料は電子ドナーおよび電子アクセプタを含む電荷移動錯体とすることができる。この抵抗スイッチング材料はパイ電子系を有する有機化合物とすることができる。この有機化合物はＴＣＮＱによってまたはＴＣＮＱ誘導体により供給することができ、さらに電子ドナーは形成用金属によって供給し、この金属はＣｕ，ＡｇまたはＫの群から選択することができる。
【００２５】
いずれの実施形態においても、抵抗スイッチング材料は二元金属酸化物とすることができる。
【００２６】
いずれの実施形態においても、形成用金属およびボトム電極は異なる金属で構成できる。
【００２７】
本発明のいずれの実施形態においても、抵抗スイッチングデバイスは不揮発性メモリデバイスとすることができる。
【図面の簡単な説明】
【００２８】
【図１】一実施例による抵抗素子の概略断面図およびその電気記号を示す。
【図２ａ】図１に示す実施例によるデバイスを製造するプロセスフローの一工程を示す。
【図２ｂ】図１に示す実施例によるデバイスを製造するプロセスフローの一工程を示す。
【図２ｃ】図１に示す実施例によるデバイスを製造するプロセスフローの一工程を示す。
【図２ｄ】図１に示す実施例によるデバイスを製造するプロセスフローの一工程を示す。
【図２ｅ】図１に示す実施例によるデバイスを製造するプロセスフローの一程を示す。
【図２ｆ】図１に示す実施例によるデバイスを製造するプロセスフローの一工程を示す。
【図３ａ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図３ｂ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図３ｃ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図３ｄ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図３ｅ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図３ｆ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図３ｇ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図４ａ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図４ｂ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図４ｃ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図４ｄ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図４ｅ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図４ｆ】一実施例による抵抗スイッチングメモリデバイスを製造するプロセスフローの一工程を示す。
【図５ａ】本発明の一実施例による抵抗素子を製造するプロセスフローを概略的に示すフローチャートを示す。
【図５ｂ】本発明の一実施例による抵抗素子を製造するプロセスフローを概略的に示すフローチャートを示す。
【図５ｃ】本発明の一実施例による抵抗素子を製造するプロセスフローを概略的に示すフローチャートを示す。
【図６ａ】好適実施例による装置を製造するプロセスフローの一工程を示す。
【図６ｂ】好適実施例による装置を製造するプロセスフローの一工程を示す。
【図６ｃ】好適実施例による装置を製造するプロセスフローの一工程を示す。
【図６ｄ】好適実施例による装置を製造するプロセスフローの一工程を示す。
【図６ｅ】好適実施例による装置を製造するプロセスフローの一工程を示す。
【図６ｆ】好適実施例による装置を製造するプロセスフローの一工程を示す。
【図６ｇ】好適実施例による装置を製造するプロセスフローの一工程を示す。
【図７】本発明の実施例による選択素子としてトランジスタを具える抵抗スイッチングメモリ装置を示す。
【図８】図７に示す実施例による抵抗スイッチングメモリ装置アレイを示す。
【発明を実施するための形態】
【００２９】
本発明を模範的な実施例について特定の図面を参照しながら説明するが、本発明はこれに限定されない。添付の図面は単に概略図であり、本発明を限定するものではない。図面において、いくつかの素子のサイズは誇張され、説明のために寸法どおりに描かれていない。それゆえ、実際の寸法および相対的寸法は必ずしも本発明実施の実際の縮尺に対応していない。本明細書で開示する実施例および図は、限定に役立つというよりは説明に役立つものと認識されたい。
【００３０】
さらに、明細書及び特許請求の範囲内の第１、第２、第３などの用語は、類似した素子を区別するために用い、必ずしも連続的順番または時間的順番を表すものではない。これらの用語は、適切な状況の下で交換可能であり、本発明の実施例は、本明細書に記載または図示した以外の順序で実行することもできる。
【００３１】
またさらに、明細書及び特許請求の範囲内のトップ、ボトム、上、下などの用語は説明のために用い、必ずしも相対位置を説明するためではない。これらの頻繁に用いる用語は適切な状況の下で交換可能であり、本明細書に記載の本発明の実施例は、本明細書に記載または図示した以外の配置で実行することもできる。例えば素子の「下」および「上」は、この素子の反対側に位置することを示す。
【００３２】
請求項において用いる「具える」という用語は、その後に記載する手段に限定されるものとして解釈すべきではない、つまり他の要素やスッテプを排除しない。この用語は、参照する規定の特徴、整数、ステップまたは構成要素の存在を特定するものとして解釈する必要があるが、１個以上の他の特徴、整数、ステップまたは構成要素、またはその一群の存在または追加を除外しない。従って、「手段ＡおよびＢを具える装置」という表現の範囲は、構成要素ＡおよびＢのみからなる装置に限定されない。同等の素子は同等の数字を用いて参照する。
【００３３】
図１は、一実施例による抵抗素子を具える装置１の概略断面図である。基板２上に、多重誘電体層３，４，５，１４を具えるスタックが設けられ、該多重層内には金属パターン６，９が異なるレベルに埋め込まれる。これらの金属パターン６，９は中間誘電体層４，５によって互いに分離される。これらの中間誘電体層４，５を貫通して、開口部またはビアを形成し、誘電体層スタック内の異なるレベルに位置する金属パターン６，９間またはそれらの一部分間に、電気的接続７，８を設ける。図２ａ-ｆのプロセスフローによって図示されているように、このような構造はダマシン相互接続構造として知られる。これらの誘電体層３，４，５，１４内にトレンチを形成し、該トレンチを導電性材料で充填する。これらのトレンチを用い、金属パターン、またはビアとしても知られる電気的スループット接続金属パターンを形成する。
【００３４】
レベル間接続７，８と金属パターン６，９を個別にまたは組み合わせて形成するかによって、それぞれの相互接続構造はシングルダマシンまたはデュアルダマシンとして示される。
【００３５】
基板２は、その上にこのようなダマシン・スタックを形成することができる、任意の基板とすることができる。このような基板は例えば、ガラスまたは石英基板、セラミックス基板、シリコン基板のような半導体基板、シリコン・オン・インシュレータ基板（ＳＯＩ）、ゲルマニウム基板、ゲルマニウム・オン・インシュレータ基板（ＧＯＩ）とする。好適には、この基板２は、ダイオード、電界効果型トランジスタまたはバイポーラトランジスタのようなトランジスタなどの能動素子１７を有する半導体基板とする。図１に示した相互接続構造は、個々の能動素子間ならびに能動素子と集積デバイスのボンディングパッドとの間に電気的接続を設けるために使用される。
【００３６】
抵抗素子を形成するために、ボトム電極１０、該ボトム電極１０と接触する抵抗スイッチング材料層１１の層および抵抗スイッチング材料１１と接触するトップ電極１２を要する。動作中、電圧をボトム電極１０およびトップ電極１２それぞれに印可することによって、抵抗スイッチング材料層１１に電圧降下が印可される。電流が一方の電極１０，１２から抵抗スイッチング材料を介して他方の電極１２，１０に流れる。この実施例によれば、抵抗スイッチング材料層１１が、２つの金属パターン６，９間またはそれらの一部分間に電気的接続を設ける。誘電体層４，５中に形成したトレンチを抵抗スイッチング材料１１で充填し、充填された抵抗スイッチング材料は一方の端で金属パターン６に、反対側の端で金属パターン９に接触する。抵抗スイッチング材料１１は、中間誘電体層４，５中に形成したトレンチに閉じ込められ、金属パターン６，９を含む誘電体層３，１４間に挟まれる。２つの金属パターン６，９の部分は、それぞれ抵抗素子のボトム電極１０およびトップ電極１２として用いる。両電極は、抵抗スイッチング材料１３を含む電気的接続７，８に少なくともそろえて配置する。誘電体層３および１４中に形成するトレンチの寸法によって、ボトム電極１０および／またはトップ電極１２は必ず電気的接続７，８と重複させる。この状況が図１に示されている。
【００３７】
図２ａ-ｆは図１に示した装置１を製造するためのプロセスフローの概略断面図である。
【００３８】
基板２を用意する。基板２は、その上にこのようなダマシン・スタックを形成することができる、任意の基板とすることができる。このような基板は例えば、ガラスまたは石英基板、セラミックス基板、シリコン基板のような半導体基板、シリコン・オン・インシュレータ基板（ＳＯＩ）、ゲルマニウム基板、ゲルマニウム・オン・インシュレータ基板（ＧＯＩ）とする。好適には、この基板２は、ダイオード、電界効果型トランジスタまたはバイポーラトランジスタのようなトランジスタなどの能動素子１７を有する半導体基板とする。基板２が能動素子を含む場合、これらの能動素子を、抵抗素子アレイ中の個別の抵抗素子を選択するために使用することができる。通常、ダイオードまたはトランジスタのような能動素子は動作可能に抵抗素子と接続され、動作中選択された抵抗素子のみがアドレス指定されるようにする。選択された抵抗素子は、例えば書き込み、消去または読み出しなどの動作をする。基板２が能動素子を含む場合、該基板を覆う誘電体層が形成される。この誘電体層は基板上に形成する相互接続構造から能動素子を分離する。この誘電体層はプリメタル誘電体（ＰＭＤ）として知られている。
【００３９】
図２ａに示すように、この基板２上に第１誘電体層３を設ける。通常、この誘電体層３は相互接続構造から基板２を分離し、この場合この誘電体層２はプリメタル誘電体（ＰＭＤ）として知られている。誘電体層３の材料は、シリコン酸化物、シリコン酸炭化物、多孔性酸化物のようなｌｏｗ-ｋ材料、シリコン窒化物のような半導体処理に用いられる任意の誘電体とすることができる。これらは、例えば化学気相堆積法（ＣＶＤ）のような堆積法によって、または例えばスピン・コーティングのようなコーティングによって形成することができる。
【００４０】
図２ｂに示すように、この誘電体層３に第１金属パターン６を形成する。形成すべき金属パターン６のパターンおよび寸法に従ってヘテロ・トレンチを誘電体層３にエッチングする。第１金属層はパターン化した誘電体層３を覆うように堆積させる。通常、金属層の積層を、少なくとも誘電体層３に形成されたトレンチを充填するように堆積させる。金属パターン６の材料はＣｕ，Ａｌ，Ｗ，ＷＮ，Ｔｉ，ＴｉＮ，Ｔａおよび／またはＴａＮとすることができる。
【００４１】
充填したトレンチ中の金属の余分の金属を、例えば研磨またはエッチバックによって除去する。通常、基板２は、トレンチの外部に存在する全ての金属が除去されるよう研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。こうして形成した金属パターン６が抵抗素子のボトムまたは第１電極１０を供与する。
【００４２】
図２ｃに示すように、第１金属パターン６を覆う第２誘電体層４を形成する。この誘電体層４に、第１金属パターン６に通じる凹部７を形成する。この凹部７は高さｒおよび幅ｄを持つ。凹部７の高さｒは第２誘電体層または積層４の膜厚によって決まり、一方幅ｄはリソグラフィ・パターニング・ステップによって決まる。後のステップで形成すべき抵抗スイッチング層１１の形成の出発材料として選択した金属１３を凹部７中に充填する。好適には、この金属は基板２上に堆積させ、凹部７の余分な全ての金属を、例えば研磨またはエッチバックによって除去する。通常、基板２は凹部７の外部に存在する全ての金属が除去されるよう研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。こうして形成した金属凹部７が抵抗スイッチング層１１を形成するための金属１３を供与する。凹部７を充填するために用いる金属１３は、金属パターン６を形成するために用いる金属と異なるものとすることができる。抵抗スイッチング層１１を形成するための金属は、凹部７中に含まれる金属１３によってのみ供給され、もはやボトム電極１０の金属によって、または下位金属パターン６の金属によって供給されないので、金属１３の体積の決定により抵抗スイッチング層１１の体積が決定される。凹部７内に含まれる全ての金属１３が実質上消費されると、抵抗スイッチング層１１の形成プロセスは停止する。
【００４３】
図２ｄに示すように、金属凹部７を含む誘電体層４を覆う別の誘電体層を形成する。この第３誘電体層５はさらに、順次のレベルに存在する金属パターン６，９を分離し、この場合この誘電体層は金属層間誘電体（ＩＭＤ）として知られている。この誘電体層に、空洞１５を、形成すべき第２金属パターン９のパターンおよび寸法に従って形成する。電気的接続８を順次のレベルに存在する金属パターン６，９間に形成すべき場所において、対応する空洞１５を、第１金属パターン６と接触する充填金属凹部７を露出するまで延長（８）させる。この延長部８はトレンチ１５にそろえて配置し、この場合トレンチ８の直径ｄは実質上トレンチ１５の幅ｗと同じ大きさとする。トレンチ８はトレンチ１５内またはトレンチ１５の周囲内に形成することができ、この場合トレンチ８の直径ｄはトレンチ１５の幅ｗより小さくする。通常、誘電体層の積層５を堆積させる。トレンチ１５は、少なくとも開口部８にそろえて配置し、その場合ｗ≧ｄとし、または開口部８に重複させ、その場合はｗ＞ｄとする。各誘電体層５，１４に、それぞれのトレンチ８，１５を形成する。凹部７に隣接した誘電体層５中のトレンチ８は、後に形成する抵抗スイッチング材料を閉じ込める容器を構成する。層５を覆う層１４中のトレンチ１５は金属で充填し、第２金属パターン９を形成する。
【００４４】
本発明を教示するために、図２に示した実施例においてはトレンチ１５の幅ｗはトレンチ８の直径ｄより大きくする。通常、トレンチ８はトレンチ１５にそろえて配置され、トレンチ１５の幅ｗは実質上トレンチ８の直径ｄに等しいために、トレンチ１５はトレンチ８と重複しないか少しだけ重複するようにする。誘電体層５，１４の材料は、シリコン酸化物、シリコン酸炭化物、多孔性酸化物のようなｌｏｗ-ｋ材料、シリコン窒化物などの半導体処理に用いられる任意の誘電体とすることができる。これらは、例えば化学気相堆積法（ＣＶＤ）のような堆積法によって、または例えばスピン・コーティングのようなコーティングによって形成することができる。
【００４５】
凹部７に隣接するトレンチ８内に、抵抗スイッチング材料１１を、図２ｅに示すように、凹部７に設けられた金属１３から出発して選択的に形成する。抵抗スイッチング材料１１を少なくとも部分的にこのトレンチ８および７に充填する。抵抗スイッチング材料１１はトレンチ８，７に閉じ込め、抵抗スイッチング層１１がトレンチ８を逸脱しないようにする。従って、抵抗スイッチング層１１の膜厚は、第２誘電体層５の膜厚ｔと第１誘電体層４の膜厚ｒとの和に対応するトレンチ８，７の高さ以下にする。利用可能な金属１３の単位体積あたり、その約２０倍以上の体積の抵抗スイッチング材料１１が成長中に形成される。例えばＣｕＴＣＮＱを形成する場合、ＣｕＴＣＮＱの体積は消費される銅１３の体積の約２０倍である。「凹部７の体積に対するトレンチ８の体積」の比は実質上「消費される金属１３の体積に対する形成される抵抗スイッチング材料１１の体積」の比に対応するよう選択する。トレンチ８および凹部７が同一のマスクを用いてリソグラフィでパターニングされる場合、空洞７，８双方は実質上、基板２と平行な同一の断面積を持つ。「第１誘電体層４の膜厚ｒに対する第２誘電体層５の膜厚ｔ」の比は、形成される抵抗スイッチング層１１の体積増加の関数として選択することができる。ＣｕＴＣＮＱの場合、膜厚ｔの値は膜厚rの値より少なくとも２０倍大きい。
【００４６】
抵抗スイッチング層１１の形成プロセスは、既知の体積膨張率、つまり形成プロセス中に消費された金属１３の体積に対する形成された抵抗スイッチング材料１１の体積の比、によって特徴づけられるので、この体積膨張率を用いて凹部７およびトレンチ８の寸法を決定する。凹部７またはトレンチ８の一方の体積を選択する場合、トレンチ８または凹部７の他方の体積は体積膨張率を用いて決定する。ナノワイヤ成長の場合、つまり実質上一方向に優先的成長が生じる場合には、体積膨張率の代わりにむしろ時間成長率または線膨張率を用いることができ、このような１次元構造においては、トレンチ８の寸法は形成される抵抗スイッチング・ナノワイヤ１１の長さにより決まる。このような１次元装置においては、誘電体層４の高さ以下である金属形成層１３の膜厚がナノワイヤの高さを決定し、その比は抵抗スイッチング材料形成プロセスの成長率または変換率に比例する。ＣｕＴＣＮＱの場合、１ｎｍの銅層は約２０ｎｍの長さのナノワイヤを生じる。この成長率は、形成層の化学量論のように、形成される有機金属材料に依存する。
【００４７】
抵抗スイッチング層１１は電子ドナーおよび電子アクセプタを含む電荷移動錯体を有する。電子アクセプタはパイ電子系を持つ有機化合物によって形成される。好適には、有機化合物はＴＣＮＱによってまたＴＣＮＱの誘導体によって供給される。電子ドナーは凹部７中に含まれる金属１３によって供給される。好適には、この金属はＣｕ，ＡｇまたはＫとする。抵抗スイッチング層１１の材料は有機材料および有機金属半導体の群：ロタキサンおよびカテナン、ポリフェニレンエチレン、ＣｕＤＤＱおよびＡｇＤＤＱ（ここで、ＤＤＱは２，３-ジクロロ-５，６-ジシアノ-ｐ-ベンゾキノンを表す）、ＣｕＴＣＮＥおよびＡｇＴＣＮＥ（ここで、ＴＣＮＥはテトラシアノエチレンを表す、ＣｕＴＮＡＰおよびＡｇＴＮＡＰ、但しＴＮＡＰはテトラシアノナフトキノイドメタンを表す）、ならびにＡｇＴＣＮＱおよびＣｕＴＣＮＱ（ここで、ＴＣＮＱは７，７，８，８-テトラシアノ-ｐ-キノイドメタンを表す）：から選択する。
【００４８】
有機半導体の成長方法は従来知られている。例えばＴＣＮＱの場合、成長方法は例えば、
-非特許文献３が、特に金属銅とアセトニトリルに溶解されたＴＣＮＱとの反応によるＣｕＴＣＮＱの形成について
-特許文献１が、特にＡｌ２Ｏ３層上でのＣｕとＴＣＮＱの熱同時体積によるＣｕＴＣＮＱの成長について、
-非特許文献４が、特に減圧下でのＴＣＮＱ蒸気による銅基板の腐食によるＣｕＴＣＮＱの成長について、
-非特許文献５が、Ａｇとアセトニトリルに溶解されたＴＣＮＱとの反応による、または蒸気雰囲気内におけるＡｇとＴＣＮＱの合成による、ＡｇＴＣＮＱの成長について、
開示している。
【００４９】
代案として、双安定抵抗スイッチング二元金属酸化物１１を凹部７の露出した金属１３上に加熱成長させることもできる。銅１３を用いて凹部７を充填する場合、二元酸化物は亜酸化銅ＣｕｘＯｙとすることができる。二元金属酸化物は、チタン酸化物のような遷移金属二元酸化物とすることができる。露出した金属に応じて、アルミ酸化物、タンタル酸化物、チタン酸化物またはニッケル酸化物のような酸化物を成長させることもできる。
【００５０】
抵抗スイッチング層１１を形成するための金属は、このように凹部７に含まれる金属によって供給される。抵抗スイッチング層１１を形成するために利用可能な金属量は、この凹部の寸法の関数となる。それゆえ、形成される抵抗スイッチング層１１の量は、この凹部７の寸法によって制限され、時間や温度のようなプロセスパラメータにはよらない。それゆえ、抵抗スイッチング層１１の成長は、凹部７の形状を選択することによって、より簡単にまたはより良く制御することができる。さらに、凹部７に含まれる金属１３は金属パターン６を形成するために用いる金属と異なるものにすることができるので、適切な金属を選択して凹部７を充填することができる。銅の代わりに別の金属を用いて抵抗スイッチング材料１１を形成する場合、これらの他の材料は、これらの材料を含むダマシンプロセスフローとコンパチブルであるように選択する必要がある。この金属はボトム・コンタクト１０の銅に付着し、研磨またはエッチバックプロセスを用いて除去可能とする必要がある。
【００５１】
形成用金属１３がボトム電極１０の材料と異なる場合、反応は存在する形成用金属１３の量によって制限される。ほぼ全ての形成用金属１３が消費される場合、反応が停止する。ボトム電極１０が形成用金属１３として用いる金属を具える場合、材料系１０および１３双方を層１６によって分離する必要がある。そうしなければ、抵抗スイッチング層形成プロセスは、形成用金属１３を消費した後もさらにボトム電極１０に存在する形成用金属を消費し続けることになる。Ｃｕをボトム電極１０のバルク材料としても、形成用金属１３としても用いる場合には、通常、導電性障壁層１６を両Ｃｕ層間に形成する。この障壁層はＴｉ，ＴｉＮ，Ｔａ，ＴａＮまたはそれらの任意の組み合わせとすることができる。
【００５２】
第２金属層をパターン化した誘電体層４，５を覆うように堆積して少なくとも誘電体層１４中に形成したトレンチ１５を充填する。トレンチ８を抵抗スイッチング材料１１で完全に充填しない場合、この第２金属層はトレンチ８の残りも充填する。通常、金属層の積層をパターン化した誘電体１４上に堆積する。堆積材料はＣｕ，Ａｌ，Ｗ，ＷＮ，Ｔｉ，ＴｉＮ，Ｔａおよび／またはＴａＮとすることができる。
【００５３】
充填トレンチ１５の余分の金属は、例えば研磨またはエッチバックによって除去する。通常、基板２を研磨して、トレンチの外部に存在する全ての金属を除去する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。図２ｆに示したように、こうして形成した第２金属パターンは抵抗素子のトップまたは第２電極１２を供給する。本発明の実施例の利点は、抵抗スイッチング材料１１は誘電体層１４を覆わない点にある。それゆえ、トップ電極１２の金属をこの誘電体層１４上に直接堆積できるので、金属トポグラフィが誘電体層１４およびこの誘電体層を覆う第２金属層の中間に存在する抵抗スイッチング材料１１の残留物によって影響されない。
【００５４】
図２ａ-ｆは、本発明の実施例による抵抗素子を製造するためのプロセスモジュールを示し、抵抗素子はボトム電極１０、抵抗スイッチング層１１およびトップ電極１２を具える。このプロセスモジュールは相互接続構造、特に半導体プロセスの配線工程で製造される相互接続構造を製造するダマシンプロセスとコンパチブルである。抵抗スイッチング層１１およびトップ電極１２は、デュアル・ダマシン相互接続モジュールのビア７，８およびトレンチ１５内に形成され、抵抗スイッチング層１１は少なくとも部分的にビア７，８を充填する。抵抗スイッチング層１１を形成するための金属は、ボトム電極１０の上の誘電体層４に形成された凹部７内の金属１３によって供給される。このプロセスモジュールの利点は、プロセスフローにおいて他のプロセッサモジュールから独立しており、それゆえプロセスフローのさまざまな時点に挿入することができる点にある。任意の実施例による抵抗スイッチング装置を製造する際に、ボトム電極およびトップ電極を製造するために、利用可能なプロセスモジュールをＣＭＯＳ配線工程から用いることによって、本発明はプロセスの複雑性を大幅に軽減できる。
【００５５】
図３ａ-ｅは図１に示した装置１を製造するためのプロセスフローを概略断面図で示す。
【００５６】
基板２を用意する。基板２は、その上にこのようなダマシン・スタックを形成することができる、任意の基板とすることができる。このような基板は例えば、ガラスまたは石英基板、セラミックス基板、シリコン基板のような半導体基板、シリコン・オン・インシュレータ基板（ＳＯＩ）、ゲルマニウム基板、ゲルマニウム・オン・インシュレータ基板（ＧＯＩ）とする。好適には、この基板２は、ダイオード、電界効果型トランジスタまたはバイポーラトランジスタのようなトランジスタなどの能動素子１７を具える半導体基板とする。基板２が能動素子を含む場合、これらの能動素子を用いて抵抗素子アレイ内の個別の抵抗素子を選択することができる。通常、ダイオードまたはトランジスタのような能動素子は動作可能に抵抗素子と接続され、動作中選択された抵抗素子のみがアドレス指定される。選択された抵抗素子は、例えば書き込み、消去または読み出しなどの動作をする。基板２が能動素子を含む場合、基板を覆う誘電体層が形成される。この誘電体層は基板上に形成する相互接続構造から能動素子を分離する。この誘電層はプリメタル誘電体（ＰＭＤ）として知られている。
【００５７】
図３ａに示すように、この基板２上に第１誘電体層３を設ける。通常、この誘電体層３は相互接続構造から基板２を分離し、この場合この誘電体層２はプリメタル誘電体（ＰＭＤ）として知られている。誘電体層３の材料は、シリコン酸化物、シリコン酸炭化物、多孔性酸化物のようなｌｏｗ-ｋ材料、シリコン窒化物のような半導体処理において用いられる任意の誘電体とすることができる。これらは、例えば化学気相堆積法（ＣＶＤ）のような堆積法によって、または例えばスピン・コーティングのようなコーティングによって形成することができる。
【００５８】
図３ｂに示すように、この誘電体層３中に、第１金属パターン６を形成する。形成すべき金属パターン６のパターンおよびサイズに従って、ヘテロ・トレンチを誘電体層３にエッチングする。第１金属層をパターン化した誘電体層３を覆うように堆積させる。通常、金属層の積層を、少なくとも誘電体層３に形成されたトレンチを充填するように堆積させる。金属パターン６の材料はＣｕ，Ａｌ，Ｗ，ＷＮ，Ｔｉ，ＴｉＮ，Ｔａおよび／またはＴａＮとすることができる。
【００５９】
充填したトレンチ中の金属の余分の金属を、例えば研磨またはエッチバックによって除去する。通常、基板２は、トレンチの外部に存在する全ての金属が除去されるよう研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。こうして形成した金属パターン６は、抵抗素子のボトムまたは第１電極１０を供給する。
【００６０】
図３ｃに示すように、第１金属パターン６を覆う第２誘電体層４を形成する。この誘電体層４に、第１金属パターン６に通じる凹部７を形成する。この凹部７は高さｒおよび幅ｄを持つ。凹部７の高さｒは第２誘電体層または積層４の膜厚により決まり、一方幅ｄはリソグラフィ・パターニング・ステップにより決まる。後のステップで形成すべき抵抗スイッチング層１１を形成するための開始材料として選択した金属１３を凹部７中に供給する。好適には、この金属は基板２上に堆積させ、凹部７の余分な全ての金属は、例えば研磨またはエッチバックによって除去する。通常、基板２は凹部７の外部に存在する全ての金属が除去されるよう研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。こうして形成した金属凹部７は抵抗スイッチング層１１を形成するための金属１３を供給する。凹部７を充填するために用いる金属１３は、金属パターン６を形成するために用いる金属と異なるものとすることができる。
【００６１】
図３ｄに示すように、第１金属パターン６を覆う第３誘電体層５を形成する。この誘電体層は膜厚ｔを有する。通常、この第３誘電体層５は多重誘電体層とする。この第２誘電体層５はさらに、順次のレベルに存在する金属パターン６，９を分離し、この場合、この誘電体層は金属層間誘電体（ＩＭＤ）として知られている。誘電体層５の材料は、シリコン酸化物、シリコン酸炭化物、多孔性酸化物のようなｌｏｗ-ｋ材料、シリコン窒化物などの半導体処理において用いられる任意の誘電体とすることができる。これらは例えば化学気相堆積法（ＣＶＤ）のような堆積法によって、またはスピン・コーティングのようなコーティング法によって、形成することができる。この第２誘電体層５にビア８を形成し、凹部７中の金属１３を露出させる。好適には、このビア８は、凹部７をリソグラフィ・パターニングするのに用いるものと同一のマスクを用いてリソグラフィ・パターニングする。凹部７に隣接する誘電体層５中のトレンチ８は、後に形成する抵抗スイッチング材料１１を閉じ込めるための容器を構成する。
【００６２】
図３ｅに示すように、凹部７に隣接するビア８中に抵抗スイッチング材料１１を選択的に形成する。抵抗スッチング材料１１は少なくとも部分的にこのトレンチ８および凹部７を充填する。抵抗スイッチング材料はトレンチ８および凹部７に閉じ込め、抵抗スイッチング材料１１がトレンチ８を逸脱しないようにする。抵抗スイッチング層１１の膜厚は従って、第３誘電体層５の膜厚ｔに対応するトレンチ１２の高さｔと第２誘電体層４の膜厚に対応する凹部７の高さｒとの和に等しいかそれより小さくする。抵抗スイッチング層１１の形成に利用可能な金属１３の量を制限することによって、集積回路の配線工程において、抵抗スイッチング材料層１１が順次の金属レベル６，９を分離する誘電体層４，５に形成された開口部７，８に閉じ込めるように、抵抗スイッチング層１１の体積を制御することができる。抵抗スイッチング層形成プロセス中に消費される金属１３は凹部７に閉じ込める。基本的にボトム電極１０の金属はこの形成工程中に消費されない。
【００６３】
抵抗スイッチング層１１は電子ドナーおよび電子アクセプタを含む電荷移動錯体を有する。電子アクセプタはパイ電子系を持つ有機化合物によって形成する。好適には、有機化合物はＴＣＮＱによってまたＴＣＮＱの誘導体によって供給される。電子ドナーは金属１３によって供給される。好適には、この金属はＣｕ，ＡｇまたはＫとする。抵抗スイッチング層１１の材料は有機材料および有機金属半導体の群：ロタキサンおよびカテナン、ポリフェニレンエチレン、ＣｕＤＤＱおよびＡｇＤＤＱ（ここで、ＤＤＱは２，３-ジクロロ-５，６-ジシアノ-ｐ-ベンゾキノンを表す）、ＣｕＴＣＮＥおよびＡｇＴＣＮＥ（ここで、ＴＣＮＥはテトラシアノエチレンを表す）、ＣｕＴＮＡＰおよびＡｇＴＮＡＰ（ここで、ＴＮＡＰはテトラシアノナフトキノイドメタンを表す）、ならびにＡｇＴＣＮＱおよびＣｕＴＣＮＱ（ここで、ＴＣＮＱは７，７，８，８-テトラシアノ-ｐ-キノイドメタンを表す）：から選択する。
【００６４】
有機半導体の成長方法は従来知られている。例えばＴＣＮＱの場合、成長方法は例えば、
-非特許文献３が、特に金属銅とアセトニトリルに溶解されたＴＣＮＱとの反応によるＣｕＴＣＮＱの形成について
-特許文献１が、特にＡｌ２Ｏ３層上でのＣｕとＴＣＮＱの熱同時体積によるＣｕＴＣＮＱの成長について、
-非特許文献４が、特に減圧下でのＴＣＮＱ蒸気による銅基板の腐食によるＣｕＴＣＮＱの成長について、
-非特許文献５が、Ａｇとアセトニトリルに溶解されたＴＣＮＱとの反応による、または蒸気雰囲気内におけるＡｇとＴＣＮＱの合成による、ＡｇＴＣＮＱの成長について、
開示している。
【００６５】
代案として、双安定抵抗スイッチング二元金属酸化物１１を凹部７の露出金属１３上に加熱成長させることもできる。銅１３を用いて凹部７を充填する場合、二元酸化物は亜酸化銅ＣｕｘＯｙとすることができる。二元金属酸化物は、チタン酸化物のような遷移金属二元酸化物とすることができる。露出金属に応じて、アルミ酸化物、タンタル酸化物、チタン酸化物またはニッケル酸化物のような酸化物を成長させることもできる。
【００６６】
従って、抵抗スイッチング層１１の膜厚は、第２誘電体層５の膜厚ｔと第１誘電体層４の膜厚ｒとの和に対応するトレンチ８，７の高さ以下になる。利用可能な金属１３の単位体積あたり、その約２０倍以上の体積の抵抗スイッチング材料１１が成長中に形成される。例えばＣｕＴＣＮＱを形成する場合、ＣｕＴＣＮＱの体積は消費される銅１３の体積の約２０倍である。「凹部７の体積に対するトレンチ８の体積」の比は実質上「消費される金属１３の体積に対する形成される抵抗スイッチング材料１１の体積」の比に対応するよう選択する。トレンチ８および凹部７が同一のマスクを用いてリソグラフィでパターニングされる場合、空洞７，８双方は実質上、基板２と平行な同一の断面積を持つ。「第１誘電体層４の膜厚ｒに対する第２誘電体層５の膜厚ｔ」の比は、形成される抵抗スイッチング層１１の体積増加の関数として選択することができる。ＣｕＴＣＮＱの場合、膜厚ｔの値は膜厚rの値より少なくとも２０倍大きい。
【００６７】
抵抗スイッチング層１１を形成するための金属は、このように凹部７に含まれる金属によって供給される。抵抗スイッチング層１１を形成するために利用可能な金属量は、この凹部の寸法の関数となる。それゆえ、形成される抵抗スイッチング層１１の量は、この凹部７の寸法によって制限され、時間や温度のようなプロセスパラメータにはよらない。それゆえ、抵抗スイッチング層１１の成長は、凹部７の形状を選択することによって、より簡単にまたはより良く制御することができる。さらに、凹部７に含まれる金属１３は金属パターン６を形成するために用いる金属と異なるものにすることができるので、適切な金属を選択して凹部７を充填することができる。
【００６８】
図３ｆに示すように、第３誘電体層５を覆う第４誘電体層１４を形成する。この第４誘電体層１４は、同一レベルに存在する金属パターンの素子を分離する。通常、誘電体層の積層１４を堆積する。誘電体層１４の材料はシリコン酸化物、シリコン酸炭化物、多孔性酸化物のようなｌｏｗ-ｋ材料、シリコン窒化物などの半導体処理において用いられる任意の誘電体とすることができる。これらは例えば化学気相堆積法（ＣＶＤ）のような堆積法によって、またはスピン・コーティングのようなコーティング法によって、形成することができる。この誘電体層１４に空洞１５を、形成すべき第２金属パターン９のパターンおよび寸法に従って形成する。トレンチ１５はトレンチ８にそろえて配置することができ、この場合トレンチ８の直径ｄは実質上トレンチ１５の幅ｗと同一の大きさとする。本発明を教示するために、トレンチ１５の幅ｗは、図３ｆに示した実施例においては、トレンチ８の直径ｄより大きくする。通常、トレンチ８はトレンチ１５にそろえて配置し、トレンチ１５の幅ｗは実質上トレンチ８の直径ｄと等しくし、トレンチ１５はトレンチ８と重複しないまたは少しだけしか重複しないようにする。
【００６９】
層５を覆う層１４中のトレンチ１５を金属で充填し第２金属パターン９を形成する。トレンチ８を抵抗スイッチング材料１１で完全に充填しない場合、この第２金属層はトレンチ８の残りも充填する。通常、金属層の積層をパター化した誘電体層１４上に堆積させる。金属パターン９の材料はＣｕ，Ａｌ，Ｗ，ＷＮ，Ｔｉ，ＴｉＮ，Ｔａおよび／またはＴａＮとすることができる。充填したトレンチ１５中の金属の余分の金属を、例えば研磨またはエッチバックによって除去する。通常、基板２を、トレンチの外部に存在する全ての金属が除去されるように研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。図３ｇに示すように、こうして形成した金属パターン９は、抵抗素子のトップまたは第２電極１２を供給する。
【００７０】
図３ａ-ｆは、本発明の実施例による抵抗素子を製造するためのプロセスモジュールを示し、抵抗素子はボトム電極１０、抵抗スイッチング層１１およびトップ電極１２を具える。このプロセスモジュールは相互接続構造、特に半導体プロセスの配線工程で製造される相互接続構造を製造するダマシンプロセスとコンパチブルである。抵抗スイッチング層１１およびトップ電極１２は、本質的にシングル・ダマシン相互接続モジュールのビア８内に形成され、抵抗スイッチング層１１は少なくとも部分的にビア８を充填する。このプロセスモジュールの利点は、プロセスフローにおいて他のプロセッサモジュールから独立しており、それゆえプロセスフローのさまざまな時点に挿入することができる点にある。
【００７１】
図４ａ-ｆは図１に示した装置１を製造する代替プロセスフローを概略断面図で示す。
【００７２】
基板２を用意する。基板２は、その上にこのようなダマシン・スタックを形成することができる、任意の基板とすることができる。このような基板は例えば、ガラスまたは石英基板、セラミックス基板、シリコン基板のような半導体基板、シリコン・オン・インシュレータ基板（ＳＯＩ）、ゲルマニウム基板、ゲルマニウム・オン・インシュレータ基板（ＧＯＩ）とする。好適には、この基板２は、ダイオード、電界効果型トランジスタまたはバイポーラトランジスタのようなトランジスタなどの能動素子１７を有する半導体基板とする。基板２が能動素子を含む場合、これらの能動素子を、抵抗素子アレイ中の個別の抵抗素子を選択するために使用することができる。通常、ダイオードまたはトランジスタのような能動素子は動作可能に抵抗素子と接続され、動作中選択された抵抗素子のみがアドレス指定されるようにする。選択された抵抗素子は、例えば書き込み、消去または読み出しなどの動作をする。基板２が能動素子を含む場合、該基板を覆う誘電体層が形成される。この誘電体層は基板上に形成する相互接続構造から能動素子を分離する。この誘電体層はプリメタル誘電体（ＰＭＤ）として知られている。
【００７３】
図４ａに示すように、この基板２上に第１誘電体層３を設ける。通常、この誘電体層３は相互接続構造から基板２を分離し、この場合この誘電体層２はプリメタル誘電体（ＰＭＤ）として知られている。誘電体層３の材料は、シリコン酸化物、シリコン酸炭化物、多孔性酸化物のようなｌｏｗ-ｋ材料、シリコン窒化物などの半導体処理において用いられる任意の誘電体とすることができる。これらは、例えば化学気相堆積法（ＣＶＤ）のような堆積法によって、または例えばスピン・コーティングのようなコーティングによって形成することができる。
【００７４】
図４ｂに示すように、この誘電体層３に第１金属パターン６を形成する。形成すべき金属パターン６のパターンおよび寸法に従って、ヘテロ・トレンチを誘電体層３にエッチングする。第１金属層をパターン化した誘電体層３を覆うように堆積させる。通常、金属層の積層を、少なくとも誘電体層３中に形成されたトレンチを充填するように堆積させる。金属パターン６の材料はＣｕ，Ａｌ，Ｗ，ＷＮ，Ｔｉ，ＴｉＮ，Ｔａおよび／またはＴａＮとすることができる。
【００７５】
充填したトレンチ中の金属の余分の金属を、例えば研磨またはエッチバックによって除去する。通常、基板２は、トレンチの外部に存在する全ての金属が除去されるよう研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。こうして形成した金属パターン６は、抵抗素子のボトムまたは第１電極１０を供給する。
【００７６】
金属パターン６を有する基板の供給後、シングル・ダマシン相互接続プロセスモジュールを用いてビア８を形成する。図４ｃに示すように、第１金属パターン６を覆う第２誘電体層５を形成する。通常、この第２誘電体層５は多重誘電体層とする。この第２誘電体層５は、順次のレベルに存在する金属パターン６，９を分離し、この場合この誘電体層は金属層間誘電体（ＩＭＤ）として知られている。誘電体層５の材料は、シリコン酸化物、シリコン酸炭化物、多孔性酸化物のようなｌｏｗ-ｋ材料、シリコン窒化物などの半導体処理において用いられる任意の誘電体とすることができる。これらは例えば化学気相堆積法（ＣＶＤ）のような堆積法によって、またはスピン・コーティングのようなコーティング法によって、形成することができる。この第２誘電体層５にビア８を形成し、ボトム電極１０を露出させる。
【００７７】
誘電体層６中のビア８を金属で充填し、金属パターン６への電気的接続を形成する。ビア８を充填するために用いる材料はＣｕ，Ａｌ，Ｗ，ＷＮ，Ｔｉ，ＴｉＮ，Ｔａおよび／またはＴａＮとすることができる。充填したトレンチ８中の金属の余分な金属は、例えば研磨またはエッチバックによって除去する。通常、基板２はトレンチの外部に存在する全ての金属が除去されるように研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。図４ｃに示すように、こうして形成したビアパターン８は、抵抗素子のボトムまたは第１電極１０を供給する。
【００７８】
図４ｄに示すようにビア８を有する誘電体層５を覆う第３誘電体層４を形成する。この誘電体層４に、ビア８に通じる凹部７を形成する。この凹部７は高さｒおよび幅ｄを持つ。凹部７の高さｒは第２誘電体層または積層４の膜厚により決まり、一方幅ｄはリソグラフィ・パターニング・ステップにより決まる。後のステップで形成する抵抗スイッチング層１１の形成の開始材料として選択した金属１３を凹部７に供給する。好適には、この金属を基板２上に堆積させ、凹部７の余分な全ての金属は、例えば研磨またはエッチバックによって除去する。通常、基板２は凹部７の外部に存在する全ての金属が除去されるよう研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ：）を用いることができる。こうして形成した金属凹部７は抵抗スイッチング層１１を形成するための金属１３を供給する。凹部１３を充填するために用いる金属１２は、金属パターン６を形成するために用いる金属と異なるものとすることができる。好適には、凹部７は、ビア８のリソグラフィ・パターニングに用いたものと同一のマスクを用いて、リソグラフィ・パターニングする。それゆえ、凹部７およびビア８は実質上そろえることができる。
【００７９】
図４ｅに示すように、第３誘電体層４を覆う第４誘電体層１４を形成する。この第３誘電体層１４は同一レベルに存在する金属パターン９の素子を分離する。通常、誘電体層の積層１４を堆積させる。誘電体層１４の材料はシリコン酸化物、シリコン酸炭化物、多孔性酸化物のようなｌｏｗ-ｋ材料、シリコン窒化物などの半導体処理において用いられる任意の誘電体とすることができる。これらは、例えば化学気相堆積法（ＣＶＤ）のような堆積法によって、または例えばスピン・コーティングのようなコーティングによって形成することができる。この誘電体層１４に、形成すべき第２金属パターン９のパターンおよび寸法に従ってトレンチ１５を形成する。トレンチ１５はトレンチ８にそろえて配置し、この場合トレンチ８の直径ｄは実質上トレンチ１５の幅ｗと同一の大きさとする。本発明を教示するために、トレンチ１５の幅ｗは、図４ｄに示した実施例において、トレンチ８の直径ｄより大きくする。通常、トレンチ８はトレンチ１５にそろえて配置し、トレンチ１５の幅ｗは実質上とレンチ８の直径ｄと等しくし、トレンチ１５がトレンチ８と重複しない、または少ししか重複しないようにする。
【００８０】
図４ｆに示すように、トレンチ１５内において、抵抗スイッチング材料１３を凹部７に充填された材料１３上に選択的に形成する。抵抗スイッチング材料１１はこのトレンチ１５を部分的にのみ充填する。従って、抵抗スイッチング層１１の膜厚は第４誘電体層１４の膜厚ｈに相当するトレンチ１５の高さより小さくする。双安定抵抗スイッチング二元金属酸化物１１、好適には遷移金属二元酸化物、を凹部７の露出金属１３上に加熱成長させることができる。銅１３を用いて凹部７を充填する場合、二元酸化物は亜酸化銅ＣｕｘＯｙとすることができる。露出される金属１３に応じて、アルミ酸化物、タンタル酸化物、チタン酸化物またはニッケル酸化物のような酸化物を成長させることができる。従って、抵抗スイッチング層１１の膜厚は、第４誘電体層１４の膜厚ｈに相当するトレンチ１５の高さより小さくする。利用可能な金属１３の単位体積あたり、その約２０倍以上の体積の抵抗スイッチング材料１１が成長中に形成される。例えばＣｕＴＣＮＱを形成する場合、ＣｕＴＣＮＱの体積は消費される銅１３の体積の約２０倍である。「凹部７の体積に対するトレンチ１５の体積」の比は実質上、「消費された金属１３の体積に対する形成された抵抗スイッチング材料１１の体積」の比に対応するよう選択する。トレンチ１５の幅ｗおよび凹部７の幅ｄが実質上同一の場合、空洞８，１５双方は実質上、基板２と平行な同一の断面積を持つ。「第３誘電体層４の膜厚ｒに対する第４誘電体層１４の膜厚ｈ」の比は、形成すべき抵抗スイッチング層１１の体積増加の関数として選択することができる。ＣｕＴＣＮＱの場合、膜厚ｈの値は膜厚rの値より少なくとも２０倍大きくする。また、固定膜厚を用いる既定のシングル・ダマシンプロセスにおいて、ＣｕＴＣＮＱを形成する場合、凹部７を形成する誘電体層４の高さｒは、シングル・ダマシン・モジュールの膜厚ｈより約２０倍小さくする。
【００８１】
抵抗スイッチング層１１は電子ドナーおよび電子アクセプタを含む電荷移動錯体を有する。電子ドナーは金属１３によって供給される。有機半導体成長の方法は従来知られている。
【００８２】
層４を覆う層１４中のトレンチ１５はさらに金属で充填し、第２金属パターン９を形成する。金属パターン９の材料はＣｕ，Ａｌ，Ｗ，ＷＮ，Ｔｉ，ＴｉＮ，Ｔａおよび／またはＴａＮとすることができる。充填したトレンチ１５中の金属の余分な金属は、例えば研磨またはエッチバックによって除去する。通常、基板２はトレンチの外部に存在する全ての金属が除去されるように研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。図４ｆに示すように、こうして形成した金属パターン９は、抵抗素子のトップまたは第２電極１２を供給する。
【００８３】
図４ａ-ｆは本発明の実施例による抵抗素子を製造するためのプロセスモジュールを示し、該抵抗素子はボトム電極１０、抵抗スイッチング層１１およびトップ電極１２を具える。このプロセスモジュールは相互接続構造、特に半導体プロセスの配線工程で製造される相互接続構造を製造するダマシンプロセスとコンパチブルである。抵抗スイッチング層１１はシングル・ダマシン相互接続モジュールのトレンチ１５内に形成され、抵抗スイッチング層１１は部分的にのみトレンチ１５を充填する。このプロセスモジュールの利点は、プロセスフローにおいて他のプロセッサモジュールから独立しており、それゆえプロセスフローのさまざまな時点に挿入することができる点にある。
【００８４】
図５ａ-ｃは本発明の実施例による抵抗素子製造のためのフローチャートである。
【００８５】
図５ａのフローチャートは抵抗素子製造のためのプロセスモジュールを示す。フローチャートは、基板２上に第１電極１０を形成するステップＳ１、第１電極１０を覆う誘電体層であって、抵抗スイッチング材料１１を形成するための金属１３を含む凹部１７を具える誘電体層４を形成するステップＳ２、充填された凹部７を具える層４を覆う誘電体層であって、凹部７を露出させるとともに抵抗スイッチング材料１１を受容するためのトレンチ８を具える誘電体層５形成するステップＳ３、トレンチ８に抵抗スイッチング材料１１を少なくとも部分的に充填して第１電極１０と接触させるステップＳ４、および抵抗スイッチング材料１１と接触する第２電極１２を形成するステップＳ５、を具える。
【００８６】
図５ｂに示したフローチャートは、抵抗素子と動作可能に接続され該抵抗素子をアドレス指定する能動素子１７を具える基板を用意するステップＳ０、能動素子１７と電気的に接触する第１電極１０を形成するステップＳ１、第１電極１０を覆う誘電体層であって、抵抗スイッチング材料１１を形成するための金属１３を含む凹部１７を具える誘電体層４を形成するステップＳ２、充填された凹部７を有する層４を覆う誘電体層であって、凹部７を露出させるとともに抵抗スイッチング材料１１を受容するためのトレンチ８を具える誘電体層５形成するステップＳ３、トレンチ８に抵抗スイッチング材料１１を少なくとも部分的に充填して第１電極１０と接触させるステップＳ４、および抵抗スイッチング材料１１と接触する第２電極１２を形成するステップＳ５、を具える。
【００８７】
図５ｃに示したフローチャートは、抵抗素子と動作可能に接続され該抵抗素子をアドレス指定する能動素子１７を具える基板を用意するステップＳ０、能動素子１７と電気的に接触する第１電極１０を形成するステップＳ１、第１電極１０を覆う誘電体層であって、抵抗スイッチング材料１１を形成するための金属１３を含む凹部１７を具える誘電体層４を形成するステップＳ２、充填された凹部７を有する層４を覆う誘電体層であって、凹部７を露出させるとともに抵抗スイッチング材料１１を受容するためのトレンチ８を具える誘電体層５形成するステップＳ３、トレンチ８に抵抗スイッチング材料１１を少なくとも部分的に充填して第１電極１０と接触させるステップＳ４、抵抗スイッチング材料１１と接触する第２電極１２を形成するステップＳ５、および抵抗素子をアドレス指定するための相互接続構造を形成するステップＳ６、を具える。
【００８８】
図５ｄに示したフローチャートは、基板上に第１電極１０を形成するステップＳ１、第１電極１０を覆う誘電体層であって、抵抗スイッチング材料９を受容するとともに第１電極１０を露出させるためのトレンチ１２を具える誘電体を形成するステップＳ２、抵抗スイッチング材料９をトレンチ１２に少なくとも部分的に充填して第１電極１０と接触させるステップＳ３、抵抗スイッチング材料９と接触する第２電極１１を形成するステップＳ４、および抵抗素子のアドレス指定のために第２電極と動作可能に接続される能動素子を形成するステップＳ５、を具える。
【００８９】
図６ａ-ｇは本発明の好適実施例を示す。
【００９０】
図６ａに示すように、基板２を用意する。この基板を処理してＣＭＯＳ（相補型金属酸化膜シリコン）装置およびコンタクトを形成する。この基板上には、第１金属パターン６を第１誘電体層３に形成する。該第１誘電体層３はシリコン酸化物層およびシリコン炭化物層の積層とする。この誘電体層３をフォトリソグラフィでパターニングしてコンタクト（図６には示していない）を露出するトレンチを形成する。トレンチのパターンは形成すべき第１金属パターン６のパターンに対応する。次に、銅をパターニングした誘電体層３上に堆積させ、通常この堆積は、まず銅薄膜をスパッタリングし、次にトレンチおよびパターニングした誘電体層が銅で被覆されるまで銅を電気化学メッキ（ＥＣＰ）することによって行われる。この銅層は平坦化して、充填されたトレンチ間のパターニングされた誘電体層３の表面を露出させ、それによって第１金属パターン６を生成する。銅層の平坦化は通常は化学機械研磨（ＣＭＰ）を用いて実行される。
【００９１】
次に、図６ｂに示すように、第１金属パターン６（METAL 1）を含むパターニングされた誘電体層３上に第２誘電体層４を堆積させる。通常、第２誘電体層４は、約５０ｎｍの膜厚ｒを持つ、シリコン酸化物またはシリコン炭化物層とする。この誘電体層４に、第１金属パターン６に通じる凹部７を形成する。この凹部７は、順次の金属レベル６，９間の電気的接続の輪郭形成に用いるものと同一のマスク（VIA 1）を用いるリソグラフィ・パターニングを用いて形成する。この凹部７は高さｒおよび幅ｄを持つ。凹部７の高さｒは第２誘電体層または積層４の膜厚により決まり、一方幅ｄはリソグラフィ・パターニング・ステップにより決まる。図６ｃのように、後のステップで形成すべき抵抗スイッチング層１１の形成の出発材料として選択した金属１３を凹部７中に充填する。好適には、この金属は基板２上に堆積させ、凹部７の余分な全ての金属を、例えば研磨またはエッチバックによって除去する。通常、基板２は凹部７の外部に存在する全ての金属が除去されるよう研磨する。例えば化学研磨（ＣＰ）または化学機械研磨（ＣＭＰ）を用いることができる。こうして形成した金属凹部７が抵抗スイッチング層１１を形成するための金属１３を供給する。凹部７を充填するために用いる金属１３は、金属パターン６を形成するために用いる金属と異なるものとすることができる。通常、凹部７を充填するために金属層の積層を堆積させる。この金属層の積層は、少なくとも凹部７の側壁を被覆するバリア層１８と凹部７を充填するバルク金属１６とで構成することができる。通常、Ｔａを１０ｎｍ堆積させ、次にＴａＮを１５ｎｍ堆積させる。Ｔａ／ＴａＮ金属積層１８はバリアとして用いる。このバリア積層上に、Ｃｕ１６を１８０ｎｍ堆積させる。金属１８，１６は誘電体層４が露出するまで化学機械研磨をする。
【００９２】
次に、図６ｄのように、充填した凹部７を含むパターニングした誘電体層４上に第３誘電体層５，１４を堆積させる。通常、第３誘電体層１４，５はシリコン炭化物層１４ａ，５ａおよびシリコン酸化物層１４ｂ，５ｂの積層とする。
【００９３】
図６ｅに示すように、第３誘電体層は、シリコン炭化物層１４ａ，５ａをエッチング停止層として用いて、２つのステップでパターニングする。さまざまな手法が従来知られており、順次のレベルの金属パターン６，９間に電気的接続を設けるためのトレンチ８および別のレベルの金属パターン９を形成するためのトレンチ１５を形成するのに適用することができる。参考のために援用される非特許文献６には、デュアル・ダマシン相互接続技術が説明されている。一つの手法は、第１パターニングステップにおいて、層１４ｂにトレンチを形成し、それによって層５ｂを露出させることである。このトレンチはトレンチ８の直径と等しい直径ｄを持つ。第２パターニングステップにおいて、幅ｗを持つ別のトレンチ１５を層１４ｂに形成する。トレンチ１５のパターンは形成すべき第２金属パターン９のパターンに対応する。これらのトレンチ１５をエッチングするとき、露出層５ｂをさらにエッチングし、それによってこの層５ｂにトレンチ８を形成する。例えば層１４ｂおよび５ｂの膜厚および組成の違いによるエッチング時間の差は、層５ｂの非露出部分を保護するエッチング停止層として層１４ａを用いることによって、対処する。
【００９４】
図６ｆに示すように、トレンチ８の内部に抵抗スイッチング層１１を形成する。例えばＣｕＴＣＮＱを凹部７の金属を露出するトレンチ８の底部から成長させる。この成長プロセスは気相ＴＣＮＱと金属１３の露出金属銅表面の腐食反応によって生じさせることができ、それによってトレンチ８内で制御されたＣｕＴＣＮＱワイヤ成長を生じさせてトレンチ８を少なくとも部分的に充填する。ＣｕＴＣＮＱワイヤはトレンチ８に閉じ込められ、抵抗スイッチング層１１がトレンチ８を超えて拡張しないようにする。抵抗スイッチング層１１の膜厚はこうして、第２誘電体層５の膜厚ｔに対応するトレンチ８の高さに等しいかそれより小さくする。凹部７の高さが約５０ｎｍで、バリア層１８の膜厚が約（１０＋１５）＝２５ｎｍである場合、膜厚２０ｎｍの銅層が研磨後に凹部７にそのまま残される。ＣｕＴＣＮＱの成長特性を考えると、約４００ｎｍの長さのＣｕＴＣＮＱワイヤが形成される。それゆえビア８の高さは、ＣｕＴＣＮＱ抵抗スイッチング層１１を完全に含めるために、約４００ｎｍとする。
【００９５】
図６ｇに示すように、トップ電極コンタクト１２を第２金属パターン９の一部分として形成する。通常はまず銅薄膜をスパッタリングし、次にトレンチおよびパターニングされた誘電体層が銅で被覆されるまで銅を電気化学メッキ（ＥＣＰ）することによって、銅をパターニングされた誘電体層３上に堆積させる。この銅層を平坦化して、充填されたトレンチ間のパターニングされた誘電体層３の表面を露出させ、第２金属パターン９を得る。銅層の平坦化は通常は化学機械研磨（ＣＭＰ）を用いて実行する。
【００９６】
本発明の実施例による単一の抵抗素子または抵抗素子のアレイを形成することができる。
【００９７】
図７は、ダマシンプロセスを用いて形成される本発明の実施例による抵抗スイッチングメモリ装置を示し、該メモリ装置においては抵抗スイッチング材料がトレンチ中に閉じ込められる。このメモリ装置１は、メモリ装置１と直列に接続されたトランジスタ１７によって選択可能である。
【００９８】
図８は、本発明の任意の実施例による図７に示した構造のメモリ装置１のアレイの一例を示す。該メモリアレイは交差点構造として構成される。第１金属パターン６の金属配線は、第２金属パターン９の金属配線と直角に配列される。これらの金属パターン６，９が異なるレベルに形成されるので、対応する金属配線は互いに交差する。交差点において、２つの金属パターン間に抵抗素子１０-１１-１２と選択素子１７からなる直列接続が形成される。上記の種々の実施例の教示はこのような交差点配列の形成に利用することができる。
【図１】
2010503195.tif 000003
【図２ａ】
2010503195.tif 000004
【図２ｂ】
2010503195.tif 000005
【図２ｃ】
2010503195.tif 000006
【図２ｄ】
2010503195.tif 000007
【図２ｅ】
2010503195.tif 000008
【図２ｆ】
2010503195.tif 000009
【図３ａ】
2010503195.tif 000010
【図３ｂ】
2010503195.tif 000011
【図３ｃ】
2010503195.tif 000012
【図３ｄ】
2010503195.tif 000013
【図３ｅ】
2010503195.tif 000014
【図３ｆ】
2010503195.tif 000015
【図３ｇ】
2010503195.tif 000016
【図４ａ】
2010503195.tif 000017
【図４ｂ】
2010503195.tif 000018
【図４ｃ】
2010503195.tif 000019
【図４ｄ】
2010503195.tif 000020
【図４ｅ】
2010503195.tif 000021
【図４ｆ】
2010503195.tif 000022
【図５ａ】
2010503195.tif 000023
【図５ｂ】
2010503195.tif 000024
【図５ｃ】
2010503195.tif 000025
【図６ａ】
2010503195.tif 000026
【図６ｂ】
2010503195.tif 000027
【図６ｃ】
2010503195.tif 000028
【図６ｄ】
2010503195.tif 000029
【図６ｅ】
2010503195.tif 000030
【図６ｆ】
2010503195.tif 000031
【図６ｇ】
2010503195.tif 000032
【図７】
2010503195.tif 000033
【図８】
2010503195.tif 000034
【国際調査報告】
2010503195.tif 000035
2010503195.tif 000036
2010503195.tif 000037