(57)【要約】【課題】ステッチされる集積回路（ＩＣ）チップ・レイアウトの方法、システム、およびプログラムを提供する。【解決手段】一実施形態での方法は、第２エンティティのフォトリソグラフィ・ツール・フィールドのサイズを超えるＩＣチップ・レイアウトの回路設計を第１エンティティから入手することであって、ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つの領域について、ステッチが行われる少なくとも１つのステッチされる領域の境界を識別する境界識別と、少なくとも１つのステッチされる領域が冗長または独自のうちのどちらであるかを示すタイプ・インジケータとを含む、前記入手することと、第２エンティティで、ＩＣチップ・レイアウトを独自または冗長と示されるステッチされる領域に解体することと、複数のステッチされる領域に基づいて第２エンティティでフォトリソグラフィ・レティクルを生成することであって、フォトリソグラフィ・レティクルが、第２エンティティのフォトリソグラフィ・ツール・フィールドのサイズ内に収まるサイズを有する、前記生成することとを含む。【選択図】図１
2010519595.tif 000002
【特許請求の範囲】
【請求項１】
第２エンティティのフォトリソグラフィ・ツール・フィールドのサイズを超える集積回路（ＩＣ）チップ・レイアウトの回路設計を第１エンティティから入手することであって、前記ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる少なくとも１つのステッチされる領域の境界を識別する境界識別と、前記少なくとも１つのステッチされる領域が冗長または独自のうちのどちらであるかを示すタイプ・インジケータとを含む、前記入手することと、
前記第２エンティティで、前記ＩＣチップ・レイアウトを独自または冗長と示されるステッチされる領域に解体することと、
前記複数のステッチされる領域に基づいて前記第２エンティティでフォトリソグラフィ・レティクルを生成することであって、前記フォトリソグラフィ・レティクルが、前記第２エンティティの前記フォトリソグラフィ・ツール・フィールドの前記サイズ内に収まるサイズを有する、前記生成することと
を含む方法。
【請求項２】
前記第１エンティティで単一パスで前記ＩＣチップ・レイアウトの設計ルール・チェックを実行することをさらに含む、請求項１に記載の方法。
【請求項３】
前記第１エンティティで単一パスで前記ＩＣチップ・レイアウトのステッチ境界チェックを実行することをさらに含む、請求項２に記載の方法。
【請求項４】
前記第２エンティティが、ＩＣチップ・ファウンドリを含み、前記第１エンティティが、前記ファウンドリの顧客を含む、請求項１に記載の方法。
【請求項５】
前記入手することが、少なくとも２つのステッチされる領域を一緒に合わせるのに使用されるステッチ境界領域を入手することをさらに含む、請求項１に記載の方法。
【請求項６】
前記生成することが、前記フォトリソグラフィ・レティクル上の前記ステッチされる領域のうちの少なくとも１つに組み込まれる前記ステッチ境界領域を生成することを含む、請求項５に記載の方法。
【請求項７】
フォトリソグラフィ・レティクルを生成するシステムを生成する方法であって、
コンピュータ・インフラストラクチャを入手することと、
請求項１に記載のプロセスごとに、前記プロセスを実行する手段を前記コンピュータ・インフラストラクチャに展開することと
を含む方法。
【請求項８】
請求項１に記載の方法ステップを実行するコンピュータ・プログラム・コードを含む、コンピュータ・インフラストラクチャがフォトリソグラフィ・レティクルを生成することを可能にするコンピュータ可読媒体。
【請求項９】
ファウンドリのフォトリソグラフィ・ツール・フィールドのサイズを超える集積回路（ＩＣ）チップ・レイアウトの回路設計をファウンドリ顧客から入手する手段であって、前記ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる前記少なくとも１つのステッチされる領域の境界を識別する境界識別と、前記少なくとも１つのステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含む、前記入手する手段と、
前記ファウンドリ顧客で前記ＩＣチップ・レイアウトを独自または冗長として示されるステッチされる領域に解体する手段と、
前記複数のステッチされる領域に基づいて、前記ファウンドリでフォトリソグラフィ・レティクルを生成する手段であって、前記フォトリソグラフィ・レティクルが、前記ファウンドリ顧客で前記フォトリソグラフィ・ツール・フィールドの前記サイズ内に収まるサイズを有する、前記生成する手段と
を含むシステム。
【請求項１０】
前記入手する手段が、さらに、少なくとも２つのステッチされる領域を一緒に合わせるのに使用されるステッチ境界領域を入手する、請求項９に記載のシステム。
【請求項１１】
前記生成する手段が、前記フォトリソグラフィ・レティクル上で前記ステッチされる領域のうちの少なくとも１つに組み込まれる前記ステッチ境界領域を生成する、請求項１０に記載のシステム。
【請求項１２】
実行された時にフォトリソグラフィ・レティクルの生成を助ける、コンピュータ可読媒体に格納されたプログラム製品において、
ファウンドリのフォトリソグラフィ・ツール・フィールドのサイズを超える集積回路（ＩＣ）チップ・レイアウトの回路設計をファウンドリ顧客から入手するプログラム・コードであって、前記ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる前記少なくとも１つのステッチされ領域の境界を識別する境界識別と、前記少なくとも１つのステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含む、プログラム・コードと、
前記ファウンドリ顧客で、前記ＩＣチップ・レイアウトを独自または冗長として示されるステッチされる領域に解体するプログラム・コードと、
前記複数のステッチされる領域に基づいて、前記ファウンドリでフォトリソグラフィ・レティクルを生成するプログラム・コードであって、前記フォトリソグラフィ・レティクルが、前記ファウンドリ顧客の前記フォトリソグラフィ・ツール・フィールドの前記サイズ内に収まるサイズを有する、プログラム・コードと
を含むプログラム製品。
【請求項１３】
前記入手するプログラム・コードが、さらに、少なくとも２つのステッチされる領域を一緒に合わせるのに使用されるステッチ境界領域を入手する、請求項１２に記載のプログラム製品。
【請求項１４】
前記生成するプログラム・コードが、前記フォトリソグラフィ・レティクル上の前記ステッチされる領域のうちの少なくとも１つに組み込まれる前記ステッチ境界領域を生成する、請求項１３に記載のプログラム製品。
【請求項１５】
第１エンティティで完全な集積回路（ＩＣ）チップ・レイアウトの回路設計を入手することであって、前記完全なＩＣチップ・レイアウトが、ファウンドリでのフォトリソグラフィ・ツール・フィールドのサイズを超える、前記入手することと、
前記第１エンティティで前記完全なＩＣチップ・レイアウトの複数のステッチされる領域を識別することであって、前記複数のステッチされる領域が、少なくとも１つの冗長なステッチされる領域と、少なくとも１つの独自のステッチされる領域とを含む、前記識別することと、
ステッチされる領域のそれぞれについて、ステッチが行われる前記ステッチされる領域の境界を識別する境界識別と、前記ステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含むように前記完全なＩＣチップ・レイアウトを変更することと
を含む方法。
【請求項１６】
前記第１エンティティで単一パスで前記変更された完全なＩＣチップ・レイアウトの設計ルール・チェックを実行することをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記第１エンティティで単一パスで前記変更された完全なＩＣチップ・レイアウトのステッチ境界チェックを実行することをさらに含む、請求項１５に記載の方法。
【請求項１８】
前記変更することが、少なくとも２つのステッチされる領域を一緒に合わせるのに使用されるステッチ境界領域を追加することをさらに含む、請求項１５に記載の方法。
【請求項１９】
フォトリソグラフィ・レティクルを生成するシステムを生成する方法であって、
コンピュータ・インフラストラクチャを入手することと、
請求項１５に記載のプロセスのそれぞれについて、前記プロセスを実行する手段を前記コンピュータ・インフラストラクチャに展開することと
を含む方法。
【請求項２０】
請求項１５に記載の方法ステップを実行するコンピュータ・プログラム・コードを含む、コンピュータ・インフラストラクチャがフォトリソグラフィ・レティクルを生成することを可能にするコンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般には集積回路（ＩＣ）チップの製造および設計に関し、より詳細には、ステッチ（stitch）されたＩＣチップ・レイアウトの方法、システム、およびプログラム製品に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）チップ製造産業において、回路は、フォトリソグラフィを使用して半導体基板内に形成される。産業界が直面する１つの課題は、大きい回路設計が、フォトリソグラフィに使用されるレティクル上に全体として配置するには大きすぎることである。この問題に対する１つの救済策は、設計をより小さい独自の解体（dissect）された領域のサブセットに分解するためにＩＣチップ設計内の冗長性を活用することである。複数の領域に分解された時に、解体された領域は、一般に「ステッチ」と称するプロセスによってウェハ上で完成した大きいＩＣチップ設計を形成することができる。ステッチは、解体されたＩＣチップ（ステッチされる）領域をレティクルに配置することと、最終的な全ＩＣチップ・イメージを完成するためにウェハ上で複数の露光を実行することとを含む。
【０００３】
ＩＣチップ製造業者（ファウンドリ）に関して、チップ設計をステッチする一般的な形は、顧客に彼ら自身のＩＣチップ設計をより小さいサブチップ解体された（ステッチされる）領域に分解させ、レティクル上に適当に配置し、一緒に戻してステッチするために、これらのステッチされる領域をファウンドリに公開することである。この手法の短所は、ＩＣチップ全体およびステッチされる領域に必要な設計ルールをチェックすることが難しいことである。具体的に言うと、適当な設計ルール・チェックを、ＩＣチップ全体およびステッチされる領域のすべてについて別々に実行する必要がある。この作業は、ファウンドリの顧客の責任になる。さらに、ステッチされる領域は、ＩＣ全体の設計とは異なるチェックを必要とし、これが、顧客の重荷をさらに増やす。さらに、必要な設計ルール・チェックは、より大きいＩＣチップが解体されることになるステッチされる領域の個数と同程度に、リリース・フェーズおよび設計フェーズを増やす。さらに、設計ルール・チェック以外の他の問題が、ステッチされる領域の境界によって提示される独自の問題に基づいて生じる場合がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ステッチされる集積回路（ＩＣ）チップ・レイアウトの方法、システム、およびプログラム製品を開示することである。
【課題を解決するための手段】
【０００５】
一実施形態で、方法は、第２エンティティのフォトリソグラフィ・ツール・フィールドのサイズを超えるＩＣチップ・レイアウトの回路設計を第１エンティティから入手することであって、ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる少なくとも１つのステッチされる領域の境界を識別する境界識別と、少なくとも１つのステッチされる領域が冗長または独自のうちのどちらであるかを示すタイプ・インジケータとを含む、前記入手することと、第２エンティティで、ＩＣチップ・レイアウトを独自または冗長と示されるステッチされる領域に解体することと、複数のステッチされる領域に基づいて第２エンティティでフォトリソグラフィ・レティクルを生成することであって、フォトリソグラフィ・レティクルが、第２エンティティのフォトリソグラフィ・ツール・フィールドのサイズ内に収まるサイズを有する、前記生成することとを含む。
【０００６】
本開示の第１の態様は、第２エンティティのフォトリソグラフィ・ツール・フィールドのサイズを超える集積回路（ＩＣ）チップ・レイアウトの回路設計を第１エンティティから入手することであって、ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる少なくとも１つのステッチされる領域の境界を識別する境界識別と、少なくとも１つのステッチされる領域が冗長または独自のうちのどちらであるかを示すタイプ・インジケータとを含む、前記入手することと、第２エンティティで、ＩＣチップ・レイアウトを独自または冗長と示されるステッチされる領域に解体することと、複数のステッチされる領域に基づいて第２エンティティでフォトリソグラフィ・レティクルを生成することであって、フォトリソグラフィ・レティクルが、第２エンティティのフォトリソグラフィ・ツール・フィールドのサイズ内に収まるサイズを有する、前記生成することとを含む方法を提供する。
【０００７】
本開示の第２の態様は、ファウンドリのフォトリソグラフィ・ツール・フィールドのサイズを超える集積回路（ＩＣ）チップ・レイアウトの回路設計をファウンドリ顧客から入手する手段であって、ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる少なくとも１つのステッチされる領域の境界を識別する境界識別と、少なくとも１つのステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含む、前記入手する手段と、ファウンドリ顧客でＩＣチップ・レイアウトを独自または冗長として示されるステッチされる領域に解体する手段と、複数のステッチされる領域に基づいて、ファウンドリでフォトリソグラフィ・レティクルを生成する手段であって、フォトリソグラフィ・レティクルが、ファウンドリ顧客でフォトリソグラフィ・ツール・フィールドのサイズ内に収まるサイズを有する、前記生成する手段とを含むシステムを提供する。
【０００８】
本開示の第３の態様は、実行された時にフォトリソグラフィ・レティクルの生成を助ける、コンピュータ可読媒体に格納されたプログラム製品において、ファウンドリ顧客から、ファウンドリのフォトリソグラフィ・ツール・フィールドのサイズを超える集積回路（ＩＣ）チップ・レイアウトの回路設計を入手するプログラム・コードであって、ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる少なくとも１つのステッチされる領域の境界を識別する境界識別と、少なくとも１つのステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含む、プログラム・コードと、ファウンドリ顧客で、ＩＣチップ・レイアウトを独自または冗長として示されるステッチされる領域に解体するプログラム・コードと、複数のステッチされる領域に基づいて、第２エンティティでフォトリソグラフィ・レティクルを生成するプログラム・コードであって、フォトリソグラフィ・レティクルが、ファウンドリ顧客のフォトリソグラフィ・ツール・フィールドのサイズ内のサイズを有する、プログラム・コードとを含むプログラム製品を提供する。
【０００９】
本開示の第４の態様は、第１エンティティで完全な集積回路（ＩＣ）チップ・レイアウトの回路設計を入手することと、第１エンティティで完全なＩＣチップ・レイアウトの複数のステッチされる領域を識別することであって、複数のステッチされる領域が、少なくとも１つの冗長なステッチされる領域と、少なくとも１つの独自のステッチされる領域とを含む、識別することと、ステッチされる領域のそれぞれについて、ステッチが行われるステッチされる領域の境界を識別する境界識別と、ステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含むように完全なＩＣチップ・レイアウトを変更することとを含む方法を提供する。
【００１０】
本開示の第５の態様は、第１エンティティで完全な集積回路（ＩＣ）チップ・レイアウトの回路設計を変更するシステムにおいて、第１エンティティで完全なＩＣチップ・レイアウトの複数のステッチされる領域を入手する手段であって、複数のステッチされる領域が、少なくとも１つの冗長なステッチされる領域と少なくとも１つの独自のステッチされる領域とを含む、前記入手する手段と、ステッチされる領域ごとに、ステッチが行われるステッチされる領域の境界を識別する境界識別とステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含むように完全なＩＣチップ・レイアウトを変更する手段とを含むシステムを提供する。
【００１１】
本開示の第６の態様は、実行された時に完全な集積回路（ＩＣ）チップ・レイアウトを変更する、コンピュータ可読媒体に格納されたプログラム製品において、第１エンティティで完全な集積回路（ＩＣ）チップ・レイアウトの回路設計を入手するプログラム・コードと、第１エンティティで完全なＩＣチップ・レイアウトの複数のステッチされる領域を識別するプログラム・コードであって、複数のステッチされる領域が、少なくとも１つの冗長なステッチされる領域および少なくとも１つの独自のステッチされる領域を含む、プログラム・コードと、ステッチされる領域ごとにステッチが行われるステッチされる領域の境界を識別する境界識別とステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含むように完全なＩＣチップ・レイアウトを変更するプログラム・コードとを含む、プログラム製品を提供する。
【００１２】
本開示の第７の態様は、コンピュータ・インフラストラクチャがフォトリソグラフィ・レティクルを生成し、または完全な集積回路（ＩＣ）チップ・レイアウトを変更し、あるいはその両方を行うのを助けることを可能にするためにコンピュータ・プログラム・コードを含むコンピュータ可読媒体であって、本開示の方法ステップを実行するコンピュータ・プログラム・コードを含むコンピュータ可読媒体を提供する。
【００１３】
本開示の第８の態様は、フォトリソグラフィ・レティクルの生成または完全な集積回路（ＩＣ）チップ・レイアウトの変更あるいはその両方を助けるビジネス方法であって、本開示のステップのそれぞれを実行するコンピュータ・インフラストラクチャを管理することと、管理するステップに基づいて支払いを受け取ることとを含むビジネス方法を提供する。
【００１４】
本開示の第９の態様は、フォトリソグラフィ・レティクルの生成または完全な集積回路（ＩＣ）チップ・レイアウトの変更あるいはその両方を助けるシステムを生成する方法であって、コンピュータ・インフラストラクチャを入手することと、本開示のステップのそれぞれを実行する手段をコンピュータ・インフラストラクチャに展開する手段とを含む方法を提供する。
【００１５】
本開示の例示的態様は、本明細書で説明される問題または述べられない他の問題あるいはその両方を解決するように設計される。
【００１６】
本開示の上記および他の特徴は、本開示のさまざまな実施形態を示す添付図面と共に解釈される本開示のさまざまな態様の次の詳細な説明からより容易に理解されるであろう。
【００１７】
本開示の図面が、原寸通りではないことに留意されたい。図面は、本開示の通常の態様のみを示すことを意図され、したがって、本開示の範囲を限定するものと解釈されてはならない。図面では、類似する符号が、複数の図面を通じて類似する要素を表す。
【図面の簡単な説明】
【００１８】
【図１】コンピュータ・インフラストラクチャ環境の実施形態を示す図である。
【図２】完全なＩＣチップ・レイアウトを変更する方法の実施形態を示す図である。
【図３】フォトリソグラフィ・レティクルを生成するのを助ける方法の実施形態を示す図である。
【図４】フォトリソグラフィ・ツールのフィールドを超えて延びる完全なＩＣチップ・レイアウトの実施形態を示す図である。
【図５】図４の完全なＩＣチップ・レイアウトの冗長部分の実施形態を示す図である。
【図６】フォトリソグラフィ・レティクル上の変更されたＩＣチップ・レイアウトの実施形態を示す図である。
【図７】フォトリソグラフィ・ツールのフィールドと比較した図６の変更されたＩＣチップ・レイアウトの実施形態を示す図である。
【発明を実施するための形態】
【００１９】
上で示したように、本開示は、ステッチされるＩＣチップ・レイアウトの方法、システム、およびプログラム製品を提供する。より具体的には、本開示は、ファウンドリでのフォトリソグラフィ・レティクルの生成またはファウンドリの顧客での完全なＩＣチップ・レイアウトの変更あるいはその両方を助ける機構を提供する。本開示は、大きいＩＣチップを全体として簡単にチェックできると同時に、ステッチされる領域の適切なチェックを可能にするように、ファウンドリ顧客によるチップの設計を可能にする。
【００２０】
図面を参照すると、図１は、ファウンドリ９０でのフォトリソグラフィ・レティクルの生成またはファウンドリ顧客９２での完全な集積回路（ＩＣ）チップ・レイアウト１２６の変更あるいはその両方を助ける例示的な環境１００を示す。ファウンドリは、集積回路（ＩＣ）チップ製造サイトを含み、ファウンドリ顧客は、任意のＩＣチップ設計エンティティを含むことができる。ファウンドリ９０は、ＩＣチップを生成するプロセスの一部として使用される、少なくとも１つのフォトリソグラフィ・ツール９４（たとえば、Ｎｉｋｏｎ  ＤＵＶ  ４ｘ、Ｎｉｋｏｎ  ＭＵＶ  ５ｘ、Ｎｉｋｏｎ  ＭＵＶ  ２．５ｘ、またはＡＳＭＬ  ＤＵＶ  ４ｘツール）を含む。
【００２１】
環境１００は、本明細書に記載のさまざまなプロセス・ステップを実行できるコンピュータ・インフラストラクチャ１０２を含む。具体的に言うと、コンピュータ・インフラストラクチャ１０２は、ファウンドリ・システム１０６を含む第１コンピューティング・デバイス１０４を含んで図示され、ファウンドリ・システム１０６は、第１コンピューティング・デバイス１０４が、本開示のプロセス・ステップを実行することによってフォトリソグラフィ・レティクルの生成を助けることを可能にする。さらに、コンピュータ・インフラストラクチャ１０２は、ファウンドリ顧客システム１３０を含む第２コンピューティング・デバイス１０５を含んで図示され、ファウンドリ顧客システム１３０は、第２コンピューティング・デバイス１０５が、本開示のプロセス・ステップを実行することによってファウンドリ顧客９２で完全なＩＣチップ・レイアウト１２６を変更することを可能にする。本開示の教示を、第１コンピューティング・デバイス１０４および第２コンピューティング・デバイス１０５を使用するエンティティが別々であるかのように説明するが、すべての状況においてそうではない可能性があり、たとえば、ファウンドリ顧客９２をファウンドリ９０の内部とすることができることを理解されたい。
【００２２】
第１コンピューティング・デバイス１０４は、メモリ１１２Ａ、プロセッサ（ＰＵ）１１４、入出力（Ｉ／Ｏ）インターフェース１１６、およびバス１１８を含んで示されている。さらに、第１コンピューティング・デバイス１０４は、外部Ｉ／Ｏデバイス／リソース１２０およびストレージ・システム１２２と通信して示されている。当技術分野で既知のとおり、一般に、プロセッサ１１４は、メモリ１１２Ａまたはストレージ・システム１２２あるいはその両方に格納される、ファウンドリ・システム１０６などのコンピュータ・プログラム・コードを実行する。コンピュータ・プログラム・コードを実行する間に、プロセッサ１１４は、メモリ１１２Ａ、ストレージ・システム１２２、またはＩ／Ｏインターフェース１１６、あるいはそれらのすべてとの間で、レティクル・データ１２１などのデータの読み取り、または書き込み、あるいはその両方を行うことができる。バス１１８は、第１コンピューティング・デバイス１０４内のコンポーネントのそれぞれの間の通信リンクを提供する。外部Ｉ／Ｏデバイス／リソース１２０は、第１コンピューティング・デバイス１０４または第１コンピューティング・デバイス１０４が１つもしくは複数の他のコンピューティング・デバイスと通信することを可能にする任意のデバイスとユーザが対話することを可能にする任意のデバイスを含むことができる。入出力デバイス（キーボード、ディスプレイ、ポインティング・デバイスなどを含むがこれに限定はされない）を、直接にまたは介在するＩ／Ｏコントローラを介してのいずれかでシステムに結合することができる。
【００２３】
どの場合でも、第１コンピューティング・デバイス１０４は、ユーザによってインストールされたコンピュータ・プログラム・コードを実行できる任意の汎用コンピューティング製造品（たとえば、パーソナル・コンピュータ、サーバ、ハンドヘルド・デバイスなど）を含むことができる。しかし、第１コンピューティング・デバイス１０４およびファウンドリ・システム１０６が、本開示のさまざまなプロセス・ステップを実行できるさまざまな可能な同等のコンピューティング・デバイスの代表にすぎないことを理解されたい。この範囲で、他の実施形態では、第１コンピューティング・デバイス１０４は、特定の機能を実行するハードウェアまたはコンピュータ・プログラム・コードあるいはその両方を含む任意の特定目的コンピューティング製造品、特定目的ハードウェア／ソフトウェアと汎用ハードウェア／ソフトウェアとの組合せを含む任意のコンピューティング製造品、あるいは類似物を含むことができる。各場合で、プログラム・コードおよびハードウェアを、それぞれ標準プログラミング技法および標準工学技法を使用して作成することができる。
【００２４】
同様に、コンピュータ・インフラストラクチャ１０２は、本開示を実施するさまざまなタイプのコンピュータ・インフラストラクチャの例示にすぎない。たとえば、一実施形態で、コンピュータ・インフラストラクチャ１０２は、本開示のさまざまなプロセス・ステップを実行するために、ネットワーク、共有メモリ、または類似物などの任意のタイプの有線のまたは無線のあるいはその両方の通信リンクを介して通信する複数のコンピューティング・デバイス（たとえば、第１コンピューティング・デバイス１０４、第２コンピューティング・デバイス１０５）を含む。通信リンクがネットワークを含むときに、そのネットワークは、１つまたは複数のタイプのネットワーク（たとえば、インターネット、広域ネットワーク、ローカル・エリア・ネットワーク、仮想プライベート・ネットワークなど）の任意の組合せを含むことができる。ネットワーク・アダプタをこのシステムに結合して、介在するプライベート・ネットワークまたはパブリック・ネットワークを介してデータ処理システムを他のデータ処理システム、リモート・プリンタ、またはリモート・ストレージ・デバイスに結合することを可能にすることもできる。モデム、ケーブル・モデム、およびイーサネット（Ｒ）・カードが、現在使用可能なタイプのネットワーク・アダプタのうちのごく少数である。それでも、コンピューティング・デバイスの間の通信は、さまざまなタイプの通信技法の任意の組合せを利用することができる。
【００２５】
上で注記したように、コンピュータ・インフラストラクチャ１０２は、ファウンドリ顧客システム１３０を含むことができる。ファウンドリ顧客システム１３０は、通信リンク１３２を介して第１コンピューティング・デバイス１０４と通信して示されている。上で述べたように、通信リンク１３２は、当技術分野で既知のさまざまなタイプの通信リンクの任意の組合せを含むことができる。一実施形態で、ファウンドリ顧客システム１３０は、たとえばインターネットを介して第１コンピューティング・デバイス１０４と通信する第２コンピューティング・デバイス１０５を含む。第２コンピューティング・デバイス１０５が、第１コンピューティング・デバイス１０４について示されたものと同一のコンポーネント（プロセッサ、メモリ１１２Ｂ、Ｉ／Ｏインターフェースなど）を含むことができることを理解されたい。これらのコンポーネントは、説明を簡単にするために、別々には図示されず、述べられない。
【００２６】
前に述べ、下でさらに述べるように、ファウンドリ・システム１０６は、コンピュータ・インフラストラクチャ１０２がフォトリソグラフィ・レティクルを生成するのを助けることを可能にする。この範囲で、ファウンドリ・システム１０６は、変更されたＩＣレイアウト・オブテイナ（obtainer）１４０、レイアウト・ディセクタ（dissector）１４２、レティクル・ジェネレータ１４４、設計ルール・チェッカ（ＤＲＣ）１４６、ステッチ境界チェッカ１４７および他のシステム・コンポーネント１４８を含んで示されている。ファウンドリ顧客システム１３０は、回路設計オブテイナ１５０、ステッチ領域アイデンティファイヤ１５２、モディファイヤ１５４、設計ルール・チェッカ１５６、ステッチ境界チェッカ１５８、および他のシステム・コンポーネント１５９を含んで示されている。これらの機能のそれぞれの動作を、下でさらに述べる。しかし、図１に示されたさまざまなシステムの一部を独立に実装すること、組み合わせること、またはコンピュータ・インフラストラクチャ１０２に含まれる１つもしくは複数の別個のコンピューティング・デバイス用のメモリに格納すること、あるいはそれらのすべてを行うことができることを理解されたい。さらに、機能性の一部を実施しないものとすることができ、あるいは、追加の機能性を環境１００の一部として含めることができることを理解されたい。ファウンドリ・システム１０６、ファウンドリ顧客システム１３０のそれぞれでは、他のシステム・コンポーネント１４８および１５８が、当業者に理解される補助機能、たとえば通信システム、インターフェース・システムなどを含むことができる。
【００２７】
図１と共に図２を参照し、ファウンドリ顧客システム１３０を使用して完全なＩＣチップ・レイアウト１２６を変更する方法の実施形態を、これから説明する。ファウンドリ顧客システム１３０を、ファウンドリ９０によってファウンドリ顧客９２に提供することができ、本明細書で説明する機能をファウンドリ顧客９２によって完了できるようになる。プロセスＰ１０では、回路設計オブテイナ１５０が、ファウンドリ顧客９２で完全なＩＣチップ・レイアウト１２６の回路設計を入手する。本明細書で述べられるように、さまざまなシステムおよびコンポーネントは「入手（オブテイン）」として説明される（たとえば、回路設計オブテイナ１５０、変更されたＩＣレイアウト・オブテイナ１４０など）。対応するデータを、任意の解決策を使用して入手できることを理解されたい。たとえば、対応するシステム／コンポーネントは、データを生成すること、またはデータを生成するのに使用すること、あるいはその両方、１つまたは複数のデータ・ストア（たとえば、データベース）からデータを取り出すこと、別のシステム／コンポーネントから（たとえば、ファウンドリ顧客システム１３０の回路設計システムから、またはファウンドリ顧客システム１３０から、あるいはその両方から）データを受け取ることなどを行うことができる。データが、特定のシステム／コンポーネントによって生成されるのではない場合には、そのデータを生成すること、図示されているシステム／コンポーネントにそのデータを供給すること、またはそのデータをそのシステム／コンポーネントによるアクセスのために格納すること、あるいはそれらのすべてを行う別のシステム／コンポーネントを、図示されているシステム／コンポーネントとは別に実装できることを理解されたい。本明細書で使用される時に、「完全な」は、完全なＩＣチップ・レイアウト１２６が、そのレイアウトから最終的に生成されるすべての回路を有し、したがって、十分に大きいフィールドを有するフォトリソグラフィ・ツールが存在する場合に生成され得ることを示す。しかし、図４に示されているように、完全なＩＣチップ・レイアウト１２６は、ファウンドリ９０（図１）のフォトリソグラフィ・ツール９４（図１）のフィールド９６のサイズを超える。したがって、完全なＩＣチップ・レイアウト１２６をそのままで製造することはできない。
【００２８】
プロセスＰ１２で、ステッチ領域アイデンティファイヤ１５２は、ファウンドリ顧客９２で完全なＩＣチップ・レイアウト１２６の複数のステッチされる領域１６０Ａ〜Ｄ（図５）を識別する。本明細書で使用される時に、「ステッチされる領域」は、フォトリソグラフィ・レティクル上のＩＣレイアウトの隣接部分からセグメント化されたＩＣレイアウトの一部であり、オリジナルの完全なＩＣチップ・レイアウト１２６の関連部分を達成するためにステッチされる領域を隣接部分と一緒に合わせる（ステッチする）ことができるようにレティクルを使用して作ることができる。図４に示されているように、複数のステッチされる領域１６０Ａ〜Ｄは、少なくとも１つの冗長なステッチされる領域１６０Ｂ〜Ｃ（回路２および３を含む）と、少なくとも１つの独自のステッチされる領域１６０Ａおよび１６０Ｄ（回路１および４）とを含む。言い換えると、図５に示されているように、領域１６０Ｂおよび１６０Ｃは、実際には同一（両方が回路２を含む）であり、領域１６０Ａおよび１６０Ｄは、他のどの部分とも同一ではなく、したがって独自である。したがって、図６に示されているように、冗長な領域１６０Ｂおよび１６０Ｃを、ステッチされる領域１６０Ｂおよび１６０Ｃを形成するのに使用されるフォトリソグラフィ・レティクル１７０内で１回形成することができる。また、独自のステッチされる領域１６０Ａおよび１６０Ｄは、フォトリソグラフィ・レティクル１７０上で個別に形成される。もう１つの実施形態では、完全なＩＣチップ・レイアウト１２６は、そのままで製造することはできないが、複数のステッチされる領域に分解し、フォトリソグラフィ・レティクル１７０上で再配置して、冗長なステッチされる領域を一切識別せずにすべての必要な領域を形成することができる。たとえば、一方の方向でのみフォトリソグラフィ・ツール９４（図１）のフィールド９６（図４）のサイズを超え、他方の方向ではフォトリソグラフィ・ツールのフィールドの外に含まれるステッチされる領域をツール・フィールドのどこかに収めるのに十分に小さい、長く狭い完全なＩＣチップ・レイアウト１２６を、その形で再配置することができる。
【００２９】
プロセスＰ１４（図２）では、モディファイヤ１５４（図１）が、図６に示されているように、ステッチされる領域１６０Ａ〜Ｄごとに、ステッチが行われるステッチされる領域１６０Ａ〜Ｄの境界を識別する境界識別１８０と、ステッチされる領域１６０Ａ〜Ｄが冗長または独自のどちらであるかを示すタイプ・インジケータ１８２とを含むように完全なＩＣチップ・レイアウト１２６を変更する。境界識別１８０は、境界を識別するｘ、ｙ座標範囲を区切るデータ・セットを含むことができるが、これに限定はされない。タイプ・インジケータ１８２は、冗長の「Ｒ」および独自の「Ｕ」などのある種のインジケータを含むことができるが、これに限定はされない。境界識別１８０またはタイプ・インジケータ１８２あるいはその両方の他の形も可能である。オプションの実施形態で、モディファイヤ１５４は、少なくとも２つのステッチされる領域（たとえば、１６０Ｂ、１６０Ｃ）を一緒に合わせるのに使用されるステッチ境界領域１８４を追加することもできる。ステッチ境界領域１８４は、別々のエンティティとして設ける（図６および７）か、ステッチされる領域１６０Ａ〜Ｄの少なくとも１つに組み込む（図７の左側のみ。通常、ステッチ境界領域１８４は、１つの位置のみに設けられる）ことができる。後者の場合に、ステッチされる領域１６０Ａ〜Ｄは、ステッチ境界領域１８４が嵌合する構造を許容するように、オーバーラップの形で形成される。異なる隣接するステッチされる領域１６０Ａ〜Ｄが、一緒に合わされるために異なる構造を必要とする場合があり、したがって、任意の個数のステッチ境界領域１８４をモディファイヤ１５４によって追加できることを理解されたい。ステッチされる領域１６０Ａ〜Ｄまたはステッチ境界領域１８４あるいはその両方を、フォトリソグラフィ・レティクル１７０上で形成することができ、このフォトリソグラフィ・レティクル１７０を使用して、完全なＩＣチップ・レイアウト１２６全体を再生することができる。図７に示されているように、すべての領域が、ファウンドリ９０でフォトリソグラフィ・ツール９４（図１）のフィールド１９６内に収まる。
【００３０】
プロセスＰ１６では、ＤＲＣ  １５６（図１）が、ファウンドリ顧客９２で単一パスで今や変更されたＩＣチップ・レイアウト１２８の設計ルール・チェックを実行する。ＤＲＣ  １５６は、任意の現在既知のまたは今後開発される設計ルール・チェック・システムを含むことができる。しかし、変更された完全なＩＣチップ・レイアウト１２８に基づいてファウンドリ顧客９２で単一パスで設計ルール・チェックを完了する能力は、ステッチされる部分を別々に評価する必要がなくなるので、ファウンドリ顧客９２が、チェックする必要があるデータの量を大幅に減らすことを可能にする。これに関して、設計サービスは、分離された片に対してではなく、分解前のチップ全体に対して行われる。これは、ファウンドリ・リリース・チームのある作業を節約する（すなわち、この作業は、２〜９回ではなく１回行われる）。ＤＲＣ（Ｐ１６）の後、解体（Ｐ１１２）の前に、選択／充填処理（図示せず）を設けることもできることに留意されたい。
【００３１】
プロセスＰ１８では、ステッチ境界チェッカ１５８（図１）が、ファウンドリ顧客９２で単一パスで変更されたＩＣチップ・レイアウト１２８のステッチ境界チェックを実行する。ステッチ境界チェッカ１５８は、ステッチ境界設計条件およびルールについて単一パスで変更されたＩＣチップ・レイアウト１２８を評価する（たとえば、ステッチ境界への設計形状スペースおよびステッチ境界を越える設計形状オーバーラップなど、ステッチ境界への設計形状の近接をチェックする）。ファウンドリ顧客９２（図１）で単一パスでステッチ境界チェックを完了する能力は、各ステッチされる領域を別々に評価する必要がなくなるので、チェックする必要があるデータの量を大幅に減らす。単一パス・ステッチ境界チェックは、完全な変更されたＩＣチップ・レイアウト１２８がすべてのステッチ境界制約を満足することの最終的な評価および確認をも可能にする。
【００３２】
図１と共に図３を参照し、ファウンドリ・システム１０６を使用してフォトリソグラフィ・レティクル１７０（図６〜７）を生成するのを助ける方法の実施形態をこれから説明する。他のコンポーネント（図示せず）が、フォトリソグラフィ・レティクル１７０（図６〜７）を最終的に生成するのに使用され、したがって、ファウンドリ・システム１０６が、フォトリソグラフィ・レティクル１７０の生成を「助ける」と言われることを理解されたい。これらのコンポーネントは、当技術分野で理解され、一般に、マスク・ライタまたはフォトリソグラフィ・ツール９４あるいはその両方を含むマスク生成システムの一部である。プロセスＰ１１０で、変更されたＩＣレイアウト・オブテイナ１４０は、ファウンドリ顧客９２から変更されたＩＣチップ・レイアウト１２８の回路設計を入手する。変更されたＩＣチップ・レイアウト１２８は、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域１６０Ａ〜Ｄ（図６）について、ステッチが行われる少なくとも１つのステッチされる領域１６０Ａ〜Ｄの境界を識別する境界識別１８０（図６）およびその少なくとも１つのステッチされる領域１６０Ａ〜Ｄが冗長または独自のどちらであるかを示すタイプ・インジケータ１８２（図６）を含む。さらに、変更されたＩＣチップ・レイアウト・オブテイナ１４０は、少なくとも２つのステッチされる領域１６０Ａ〜Ｄを一緒に合わせるのに使用されるステッチ境界領域１８４をも入手することができる。いくつかの例で、ステッチ境界領域１８４を、隣接するステッチされる領域１６０Ａ〜Ｄの中に含めることができ、ステッチ境界領域１８４が、少なくとも２つの隣接するステッチされる領域に共通する所与の幅のオーバーラップされた領域になる（図７）。ステッチ境界領域１８４は、フォトリソグラフィ・ツール９４（図１）解像機能および特定の半導体テクノロジの設計ルール限度と互換の幅とすることができる（たとえば、１８０ｎｍの幅であるが、これに限定はされない）。
【００３３】
プロセスＰ１１２では、レイアウト・ディセクタ１４２が、ファウンドリ顧客９２で、変更されたＩＣチップ・レイアウト１２８を独自または冗長として示されたステッチされる領域１６０Ａ〜Ｄ（図６）に解体する。一実施形態で、レイアウト・ディセクタ１４２は、まず、変更されたＩＣチップ・レイアウト１２８内でステッチ境界を識別し、その後、チップをそのステッチされる領域１６０Ａ〜Ｄに割る。レイアウト・ディセクタ１４２は、独自であるステッチされる領域を解体し、それらを個別に出力する。次に、レイアウト・ディセクタ１４２は、すべての冗長な領域１６０Ｂ〜Ｃを識別し、変更されたＩＣチップ・レイアウト１２８全体を構成するのに必要な最小の個数のステッチされる領域だけを出力する。レイアウト・ディセクタ１４２の最終出力は、独自のステッチされる領域のすべてであり、すべての冗長領域は破棄される。
【００３４】
プロセスＰ１１４では、レティクル・ジェネレータ１４４が、複数のステッチされる領域１６０Ａ〜Ｄに基づいて、ファウンドリ９０でフォトリソグラフィ・レティクル１７０（図７）を生成する（または生成を助ける）。一実施形態で、レティクル・ジェネレータ１４４は、レイアウト・ディセクタ１４２からの出力を使用して、フォトリソグラフィ・レティクル１７０を生成する。レティクル・ジェネレータ１４４は、ステッチされる領域１６０Ａ〜Ｄをフォトリソグラフィ・レティクル１７０に配置し、ステッチされる領域を一緒に戻して合わせ、基板上で完全なＩＣチップ・レイアウト１２６を形成するために、レティクルを、個々のステッチされる領域１６０Ａ〜Ｄの複数の露光を実行するためにフォトリソグラフィ・ツール９４内で使用できるようにする。ステッチされる領域１６０Ａ〜Ｄは、フォトリソグラフィ・レティクル１７０上で使用可能なフィールドを最大にするために、フォトリソグラフィ・レティクル１７０上で方位を定められる。ステッチされる領域１６０Ａ〜Ｄおよびステッチ境界領域１８４は、ファウンドリ９０のフォトリソグラフィ・ツール９４フィールド１９６（図７）のサイズ内に収まるサイズを有する。ステッチ境界領域１８４は、別々（図６または７）または少なくとも１つのステッチされる領域１６０Ａ〜Ｄの一部（図７左側）として、レティクル・ジェネレータ１４４によって生成することができる。一実施形態で、上で説明し、プロセスＰ１６（図２）に示したように、ファウンドリ顧客９２のＤＲＣ  １５６は、変更されたＩＣチップ・レイアウト１２８の設計ルール・チェックを実行する。しかし、代替実施形態では、プロセス１１６（図３）に示されているように、ファウンドリ９０のＤＲＣ  １４６が、同一のチェックを実行することができる。一実施形態で、上で説明し、プロセスＰ１８（図２）に示したように、ステッチ境界チェッカ１５８が、ファウンドリ顧客９２で単一パスで変更されたＩＣチップ・レイアウト１２８のステッチ境界チェックを実行する。しかし、プロセスＰ１１８（図３）に示された代替実施形態では、ステッチ境界チェッカ１４７が、ファウンドリ９０で単一パスで変更されたＩＣチップ・レイアウト１２８のステッチ境界チェックを実行する。
【００３５】
上で説明した実施形態は、通常、ファウンドリ顧客９２が完全なＩＣチップ・レイアウト１２６全体およびステッチされる領域１６０Ａ〜Ｄのそれぞれに対して別々にＤＲＣを実行する必要があるという点で、ファウンドリ顧客９２の負担を取り除く。この状況を複雑にしているのは、従来、ステッチされる領域１６０Ａ〜Ｄが、完全なＩＣチップ・レイアウト１２６全体とはわずかに異なってチェックされる必要があることである。しかし、上で述べた実施形態は、単一パスで、ステッチされる領域１６０Ａ〜Ｄを含む変更されたＩＣチップ・レイアウト１２８全体に対してＤＲＣを実行することを可能にし、したがって、ファウンドリ９０のためにＩＣチップ・レイアウトを用意する時間の長さを大幅に減らす。デフォルト・ルールならびに適当なステッチ境界条件に関する追加ルールについて一度にチップ設計全体をチェックするのにファウンドリ顧客９２でＤＲＣ  １４６を使用することが、ファウンドリ９０がこれらのステップを実行する必要を緩和する。その結果、ファウンドリ顧客システム１３０（ファウンドリ９０によってファウンドリ顧客９２に提供される）は、ＩＣチップを設計するのに必要な時間の長さを軽減し、大フォーマットＩＣチップの不正な解体に関連する可能性がある複雑化および問題を最小にする、より顧客を知りつくした顧客にとって使いやすいシステムを提供する。さらに、ファウンドリ顧客９２のＩＣチップ設計者は、ステッチが行われる境界を識別するのに境界識別１８０を、または冗長もしくは独自のいずれかとしてステッチされる領域１６０Ａ〜Ｄを示すのにタイプ・インジケータ１８２を、あるいはその両方を使用することができる。この機能性は、プロセス懸念事項について適当にステッチ境界領域１８４を扱いながら、ファウンドリ９０での変更されたＩＣチップ・レイアウト１２８の解体を可能にする。
【００３６】
諸実施形態を、本明細書で方法およびシステムとして図示し、説明したが、本開示が、さらに、さまざまな代替実施形態を提供することを理解されたい。すなわち、本開示は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態、またはハードウェア要素とソフトウェア要素との両方を含む実施形態の形をとることができる。好ましい実施形態では、本開示は、ソフトウェアで実施され、ソフトウェアは、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むがこれらに限定はされない。一実施形態で、本開示は、実行された時にコンピュータ・インフラストラクチャが上に記載の実施形態を実施することを可能にする、コンピュータもしくは任意の命令実行システムによってまたはこれと共に使用されるプログラム・コードを提供するコンピュータ使用可能媒体またはコンピュータ可読媒体からアクセス可能なコンピュータ・プログラム製品の形をとることができる。この説明において、コンピュータ使用可能媒体またはコンピュータ可読媒体は、命令実行システム、装置、もしくはデバイスによってまたはこれと共に使用されるプログラムを含み、格納し、通信し、伝搬し、または搬送することができるすべての装置とすることができる。媒体は、電子システム、磁気システム、光学システム、電磁システム、赤外線システム、もしくは半導体システム（または装置もしくはデバイス）または伝搬媒体とすることができる。コンピュータ可読媒体の例には、メモリ１１２などの半導体メモリまたはソリッド・ステート・メモリ、磁気テープ、取り外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、テープ、リジッド磁気ディスク、および光ディスクが含まれる。光ディスクの現在の例には、コンパクト・ディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、書き換え可能コンパクト・ディスク（ＣＤ−Ｒ／Ｗ）、およびＤＶＤが含まれる。
【００３７】
プログラム・コードを格納し、または実行し、あるいはその両方を行うのに適するデータ処理システムは、メモリ要素に直接にまたはバス１１８を介して間接的に結合された少なくとも１つのプロセッサ１１４を含む。メモリ要素は、プログラム・コードの実際の実行中に使用される、メモリ１１２Ａなどのローカル・メモリ、バルク・ストレージ（たとえば、ストレージ・システム１２２）、および実行中にコードをバルク・ストレージから取り出さなければならない回数を減らすために少なくとも一部のプログラム・コードの一時的ストレージを提供するキャッシュ・メモリを含む。
【００３８】
もう１つの実施形態では、本開示は、フォトリソグラフィ・レティクルの生成または完全な集積回路（ＩＣ）チップ・レイアウトの変更あるいはその両方を助けるシステムを生成する方法を提供する。この場合に、コンピュータ・インフラストラクチャ１０２（図１）などのコンピュータ・インフラストラクチャを入手することができ（たとえば、作成し、維持し、使用可能にさせるなど）、本明細書に記載のプロセスを実行する１つまたは複数のシステムを入手し（たとえば、作成し、購入し、使用し、変更するなど）、コンピュータ・インフラストラクチャに展開することができる。この範囲で、各システムの展開は、（１）コンピューティング・デバイス１０４または１０５あるいはその両方（図１）などのコンピュータ・デバイス上にコンピュータ可読媒体からプログラム・コードをインストールすることと、（２）コンピュータ・インフラストラクチャに１つまたは複数のコンピュータ・デバイスを追加することと、（３）コンピュータ・インフラストラクチャが本開示のプロセス・ステップを実行することを可能にするためにコンピュータ・インフラストラクチャの１つまたは複数の既存システムを組み込むかまたは変更するかその両方を行うこととのうちの１つまたは複数を含むことができる。
【００３９】
もう１つの実施形態で、本開示は、サブスクリプション、広告、または料金、あるいはこれらの組合せを基礎として本明細書に記載のプロセスを実行するビジネス方法を提供する。すなわち、ファウンドリなどのサービス・プロバイダは、本明細書で説明したようにフォトリソグラフィ・レティクルの生成または完全な集積回路（ＩＣ）チップ・レイアウトの変更あるいはその両方を助けることを提供することができる。この場合に、サービス・プロバイダは、コンピュータ・インフラストラクチャ１０２（図１）またはその諸部分など、１人または複数の顧客のために本明細書に記載のプロセスを実行するコンピュータ・インフラストラクチャを管理する（たとえば、作成し、維持し、サポートするなど）ことができる。その見返りに、サービス・プロバイダは、サブスクリプションまたは料金契約あるいはその両方の下で顧客（１人または複数）から支払いを受け取り、１つまたは複数のサード・パーティへの広告の販売から支払いを受け取り、または類似物あるいはこれらの組合せを行うことができる。
【００４０】
本明細書で使用される時に、用語「プログラム・コード」および「コンピュータ・プログラム・コード」は同義であり、（ａ）別の言語、コード、または表記への変換、（ｂ）異なる材料形式での再生、または（ｃ）圧縮解除、あるいはそれらのすべての任意の組合せの後に、または直接に、情報処理機能を有するコンピューティング・デバイスに特定の機能を実行させる命令のセットの任意の言語、コード、または表記でのすべての表現を意味することを理解されたい。この範囲で、プログラム・コードを、アプリケーション／ソフトウェア・プログラム、コンポーネント・ソフトウェア／関数のライブラリ、オペレーティング・システム、特定のコンピューティング・デバイスもしくはＩ／Ｏデバイスまたはその両方の基本Ｉ／Ｏシステム／ドライバ、および類似物など、１つまたは複数のタイプのプログラム製品として実施することができる。さらに、用語「コンポーネント」および「システム」が、本明細書で使用される時に同義であり、いくつかの機能を実行できるハードウェアまたはソフトウェアあるいはその両方の任意の組合せを表すことを理解されたい。
【００４１】
本開示のさまざまな態様の前述の説明は、例示および説明のために提示されたものである。網羅的であることまたは開示された正確な形態に本開示を限定することは、意図されておらず、明らかに、多数の修正形態および変形形態が可能である。当業者に明白である可能性があるそのような修正形態および変形形態は、添付の特許請求の範囲によって定義される本開示の範囲に含まれることが意図されている。
【図１】
2010519595.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成21年9月8日(2009.9.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第２エンティティのフォトリソグラフィ・ツール・フィールドのサイズを超える集積回路（ＩＣ）チップ・レイアウトの回路設計を第１エンティティから入手することであって、前記ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる少なくとも１つのステッチされる領域の境界を識別する境界識別と、前記少なくとも１つのステッチされる領域が冗長または独自のうちのどちらであるかを示すタイプ・インジケータとを含む、前記入手することと、
前記第２エンティティで、前記ＩＣチップ・レイアウトを独自または冗長と示されるステッチされる領域に解体することと、
前記複数のステッチされる領域に基づいて前記第２エンティティでフォトリソグラフィ・レティクルを生成することであって、前記フォトリソグラフィ・レティクルが、前記第２エンティティの前記フォトリソグラフィ・ツール・フィールドの前記サイズ内に収まるサイズを有する、前記生成することと、
を含む方法。
【請求項２】
前記第１エンティティで単一パスで前記ＩＣチップ・レイアウトの設計ルール・チェックを実行することをさらに含む、請求項１に記載の方法。
【請求項３】
前記第１エンティティで単一パスで前記ＩＣチップ・レイアウトのステッチ境界チェックを実行することをさらに含む、請求項２に記載の方法。
【請求項４】
前記第２エンティティが、ＩＣチップ・ファウンドリを含み、前記第１エンティティが、前記ファウンドリの顧客を含む、請求項１に記載の方法。
【請求項５】
前記入手することが、少なくとも２つのステッチされる領域を一緒に合わせるのに使用されるステッチ境界領域を入手することをさらに含む、請求項１に記載の方法。
【請求項６】
前記生成することが、前記フォトリソグラフィ・レティクル上の前記ステッチされる領域のうちの少なくとも１つに組み込まれる前記ステッチ境界領域を生成することを含む、請求項５に記載の方法。
【請求項７】
ファウンドリのフォトリソグラフィ・ツール・フィールドのサイズを超える集積回路（ＩＣ）チップ・レイアウトの回路設計をファウンドリ顧客から入手する手段であって、前記ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる前記少なくとも１つのステッチされる領域の境界を識別する境界識別と、前記少なくとも１つのステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含む、前記入手する手段と、
前記ファウンドリ顧客で前記ＩＣチップ・レイアウトを独自または冗長として示されるステッチされる領域に解体する手段と、
前記複数のステッチされる領域に基づいて、前記ファウンドリでフォトリソグラフィ・レティクルを生成する手段であって、前記フォトリソグラフィ・レティクルが、前記ファウンドリ顧客で前記フォトリソグラフィ・ツール・フィールドの前記サイズ内に収まるサイズを有する、前記生成する手段と、
を含むシステム。
【請求項８】
前記入手する手段が、さらに、少なくとも２つのステッチされる領域を一緒に合わせるのに使用されるステッチ境界領域を入手する、請求項７に記載のシステム。
【請求項９】
前記生成する手段が、前記フォトリソグラフィ・レティクル上で前記ステッチされる領域のうちの少なくとも１つに組み込まれる前記ステッチ境界領域を生成する、請求項８に記載のシステム。
【請求項１０】
コンピュータに、
ファウンドリのフォトリソグラフィ・ツール・フィールドのサイズを超える集積回路（ＩＣ）チップ・レイアウトの回路設計をファウンドリ顧客から入手するステップであって、前記ＩＣチップ・レイアウトが、複数のステッチされる領域のうちの少なくとも１つのステッチされる領域について、ステッチが行われる前記少なくとも１つのステッチされる領域の境界を識別する境界識別と、前記少なくとも１つのステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含む、前記入手するステップと、
前記ファウンドリ顧客で、前記ＩＣチップ・レイアウトを独自または冗長として示されるステッチされる領域に解体するステップと、
前記複数のステッチされる領域に基づいて、前記ファウンドリでフォトリソグラフィ・レティクルを生成するステップであって、前記フォトリソグラフィ・レティクルが、前記ファウンドリ顧客の前記フォトリソグラフィ・ツール・フィールドの前記サイズ内に収まるサイズを有する、前記生成するステップと、
を実行させる、プログラム。
【請求項１１】
前記入手するステップが、さらに、少なくとも２つのステッチされる領域を一緒に合わせるのに使用されるステッチ境界領域を入手する、請求項１０に記載のプログラム。
【請求項１２】
前記生成するステップが、前記フォトリソグラフィ・レティクル上の前記ステッチされる領域のうちの少なくとも１つに組み込まれる前記ステッチ境界領域を生成する、請求項１１に記載のプログラム。
【請求項１３】
第１エンティティで完全な集積回路（ＩＣ）チップ・レイアウトの回路設計を入手することであって、前記完全なＩＣチップ・レイアウトが、ファウンドリでのフォトリソグラフィ・ツール・フィールドのサイズを超える、前記入手することと、
前記第１エンティティで前記完全なＩＣチップ・レイアウトの複数のステッチされる領域を識別することであって、前記複数のステッチされる領域が、少なくとも１つの冗長なステッチされる領域と、少なくとも１つの独自のステッチされる領域とを含む、前記識別することと、
ステッチされる領域のそれぞれについて、ステッチが行われる前記ステッチされる領域の境界を識別する境界識別と、前記ステッチされる領域が冗長および独自のうちのどちらであるかを示すタイプ・インジケータとを含むように前記完全なＩＣチップ・レイアウトを変更することと、
を含む方法。
【請求項１４】
前記第１エンティティで単一パスで前記変更された完全なＩＣチップ・レイアウトの設計ルール・チェックを実行することをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記第１エンティティで単一パスで前記変更された完全なＩＣチップ・レイアウトのステッチ境界チェックを実行することをさらに含む、請求項１３に記載の方法。
【請求項１６】
前記変更することが、少なくとも２つのステッチされる領域を一緒に合わせるのに使用されるステッチ境界領域を追加することをさらに含む、請求項１３に記載の方法。
【国際調査報告】
2010519595.tif 000010