(57)【要約】  本発明は、出力（１０２）と、放射線の関数として、第１の測定電流（ＩＤＰｈ１）を第１の測定サイクル（τＣ）において生成し、第２の測定電流（ＩＤＰｈ２）を第２の測定サイクル（τＣ）において生成するように構成された光センサ（１１０；センサ）と、出力ノード（１０４）と、第１の動作モードにおいて、第１の測定電流（ＩＤＰｈ１）の関数として、電流（ＩＭ１）を蓄電装置（１２０）によって注入することができるように構成されると共に、第２の動作モードにおいて、注入電流を出力ノード（１０４）で検出することができるように、注入された電流（ＩＭ１）を保持するように構成される蓄電装置（１２０；ＳＩ−Ｍｅｍ）と、読出しサイクルにおいて注入電流（ＩＭ１）と出力ノードにおける第２の測定電流（ＩＤＰｈ２）との差分を形成し、出力ノード（１０４）を出力（１０２）に結合するように構成される切り替えユニット（１３０；ＩＯ）とを備えるピクセルセル（１００；ピクセル）である。【選択図】図３９Ａ
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【特許請求の範囲】
【請求項１】
容量性要素（ＣＬ１）の電荷量（ＱＰｉｘ）を決定する装置（３１００）であって、
容量性要素（ＣＬ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較（３１１２）する装置（３１００；Ａ１）と、
容量性要素（ＣＬ１）に供給／から除去（３１２２）する装置（３１２０；ＱＳｒｃ）と、
電荷の供給／除去（３１２２）及び電圧の比較（３１１２）に基づいて、容量性要素（ＣＬ１）の電荷（ＱＰｉｘ）を演算する装置（３１３０；制御機構）とを有する
ことを特徴とする装置。
【請求項２】
電圧を比較する装置（３１００；Ａ１）は、容量性要素（ＣＬ１）の電圧（ＶＰｉｘ）が基準電圧（Ｖｃｏｍｐ）よりも大きいか、それとも小さいかを決定するように設計され、
電荷を供給／除去させる装置（３１２０；ＱＳｒｃ）は、容量性要素（ＣＬ１）の電圧（ＶＰｉｘ）と基準電圧（ＶＣｏｍｐ）との差分が小さくなるように、電荷を容量性要素に供給／から除去するように設計されている
請求項１に記載の装置。
【請求項３】
演算装置（３１３０；制御機構）は、容量性要素（ＣＬ１）の電圧（ＶＰｉｘ）と基準電圧（Ｖｃｏｍｐ）との比較中に、前の比較からの符号変化を検出し、符号変化が検出されるまで、容量性要素に供給／から除去された電荷量に基づいて、容量性要素（ＣＬ１）の電荷量（ＱＰｉｘ）を決定するように設計されている
請求項２に記載の装置。
【請求項４】
電荷を供給／除去する装置（３１２０；ＱＳｒｃ）は、電荷パケットによって電荷を供給／除去させるように設計されている
請求項１ないし３のいずれかに記載の装置。
【請求項５】
電荷パケットの電荷量は、電荷パケットの電流強度及び電荷パケットの持続時間によって定義される
請求項４に記載の装置。
【請求項６】
電荷アナログ／デジタル変換器を実装し、演算装置（３１３０；制御機構）は、容量性要素（ＣＬ１）の電荷に対応するデジタル値（３１３２；Ｄｏｕｔ）を決定するように設計されている
請求項１ないし５のいずれかに記載の装置。
【請求項７】
電荷を供給／除去する装置（３１２０；ＱＳｒｃ）は、一定の電荷量を有する電荷パケットを除去／供給するように設計され、
演算装置（３１３０；制御機構）は、一定電荷量の電荷パケット数をカウントし、電荷パケット数に基づいて容量性要素（ＣＬ１）の電荷量（ＱＰｉｘ）を決定するように設計されている
請求項５または６に記載の装置。
【請求項８】
電荷を供給／除去する装置（３１２０；ＱＳｒｃ）は、可変電荷量を有する電荷パケットを除去／供給するように設計され、
演算装置（３１３０；制御機構）は、電荷パケット数をカウントし、電荷パケット数及び対応する電荷量に基づいて容量性要素（ＣＬ１）の電荷量（ＱＰｉｘ）を決定するように設計されている
請求項７に記載の装置。
【請求項９】
電荷を供給／除去する装置（３１２０；ＱＳｒｃ）は、バイナリステップ電荷量を有する電荷パケットを容量性要素（ＣＬ１）に供給／から除去するように設計されると共に、最高バイナリ電荷量の電荷パケットから開始し、次のステップにおいて、最高バイナリ電荷量の次に高いバイナリ電荷量の電荷パケットを供給／除去するようにも設計され、
演算装置（３１３０；制御機構）は、対応する電荷量に対して対応するデジタル値を加算または減算して、デジタル値（３１３２；容量性要素（ＣＬ１）の電荷に対応するＤｏｕｔ）を決定するように設計されている
請求項８に記載の装置。
【請求項１０】
電荷を供給／除去する装置（３１２０；ＱＳｒｃ）は、演算する装置（３１３０；制御機構）が符号変化を検出するまで、第１の電荷量の電荷パケットを供給／除去し、符号変化が検出されると、第１の電荷量よりも小さな第２の電荷量の電荷パケットを供給／除去するように設計され、電荷を供給／除去する装置は、第１の電荷量の電荷パケットが前に供給された場合、第２の電荷量の電荷パケットを除去するように設計され、また、逆の場合も同様に設計されている
請求項９に記載の装置。
【請求項１１】
電荷を供給／除去する装置（３１２０；ＱＳｒｃ）は、少なくとも１つの電荷ポンプを有する
請求項１ないし１０のいずれかに記載の装置。
【請求項１２】
電荷を供給／除去する装置（３１２０；ＱＳｒｃ）は、少なくとも１つの蓄電セル（ＳＩ−Ｍｅｍ）を有する
請求項１ないし１０のいずれかに記載の装置。
【請求項１３】
ピクセルセル（１００；ピクセル）であって、
出力（１０２）と、
第１の測定サイクル（τＣ）において、放射線の関数として第１の測定電流（ＩＤＰｈ１）を生成し、第２の測定サイクル（τＣ）において、第２の測定電流（ＩＤＰｈ２）を生成するように設計される光センサ（１１０；センサ）と、
出力ノード（１０４）と、
第１の動作モードにおいて、電流（ＩＭ１）を第１の測定電流（ＩＤＰｈ１）の関数として印加することができるように設計された蓄電装置（１２０、ＳＩ−Ｍｅｍ）であって、第２の動作モードにおいて、印加電流（ＩＭ１）を保持し、それにより、印加電流を出力ノード（１０４）に記録できるようにするように設計された蓄電装置（１２０、ＳＩ−Ｍｅｍ）と、
読出しサイクルにおいて、印加電流（ＩＭ１）と第２の測定電流（ＩＤＰｈ２）との差分を出力ノードにおいて形成し、出力ノード（１０４）を出力（１０２）に結合するように設計された切り替えユニット（１３０；ＩＯ）とを備える
ことを特徴とするピクセルセル。
【請求項１４】
光センサ（１１０）は、放射線感応電界効果トランジスタ（ＦＥＴ）を有する
請求項１３に記載のピクセルセル。
【請求項１５】
光センサ（１１０）は、ＣＭＯＳトランジスタ（相補形金属酸化膜半導体）を有する
請求項１３または１４に記載のピクセルセル。
【請求項１６】
放射線感応電界効果トランジスタは、放射線感応トラフ基板ダイオード（ＤＰｈ）を有し、トラフ基板ダイオードに付与された電圧（ＶＰｈ）は、容量性リセット要素（ＣＲｅｓ）によって定義された電圧値（ＶＰｈ，１）にリセットすることが可能である
請求項１４または１５のピクセルセル。
【請求項１７】
光センサ（１１０）は、測定時間（τｉｎｔ）にわたって積分演算モードで、放射線に対応する電荷量を蓄積するように設計され、光センサによって生成される測定電流（ＩＤＰｈ）は、蓄積電荷量に依存する
請求項１３ないし１７のいずれかに記載のピクセルセル。
【請求項１８】
光センサ（１１０）によって生成される測定電流（ＩＤＰｈ）は、電界効果トランジスタの動作点に依存し、ピクセルセルは、動作点を制御する動作点制御機構（４１０）を有する
請求項１４ないし１７のいずれかに記載のピクセルセル。
【請求項１９】
蓄電装置（１２０）は、電流源トランジスタ（ＴＭ）を有する蓄電セル（ＳＩ−Ｍｅｍ）であり、電流源トランジスタ（ＴＭ）のゲートに結合されたストレージキャパシタンス（ＣＭ）は、第１の動作モードにおいて、ストレージキャパシタンス（ＣＭ）が、印加電流（ＩＭ１）が第１の測定電流（ＩＤＰｈ１）として電流源トランジスタ（ＴＭ）を通って流れる電圧値まで荷電させ、第２の動作モードにおいて、ストレージキャパシタンス（ＣＭ）の荷電電圧値が、印加電流（ＩＭ１）を再び電流源トランジスタ（ＴＭ）に流すように設計されている
請求項１３ないし１８のいずれかに記載のピクセルセル。
【請求項２０】
切り替えユニット（１３０）は、出力ノード（１０４）を出力（１０２）に結合する第１のスイッチトランジスタ（ＴＲｄ）と、光センサ（１１０）の測定電流（ＩＤＰｈ１）を出力ノード（１０４）に結合する第２のスイッチトランジスタ（ＴＰｉｘ）とを有する
請求項１３ないし１９のいずれかに記載のピクセルセル。
【請求項２１】
切り替えユニット（１３０）は、蓄電装置（１２０）の印加電流（ＩＭ）を出力ノード（１０４）に結合する第３のスイッチトランジスタ（ＴＳＩ）を有する
請求項１３ないし２０のいずれかに記載のピクセルセル。
【請求項２２】
切り替えユニット（１３０；ＩＯ）は、所定の読出し時間（τｏｕｔ）中、積分演算モードにおいてノード（１０４）を出力（１０２）に結合し、それから再び減結合するように設計されている
請求項２０または２１に記載のピクセルセル。
【請求項２３】
切り替えユニット（１３０；ＩＯ）は、出力ノード（１０４）を基準電圧（ＶＲｅｆＰｉｘ）に結合する第４のスイッチトランジスタ（ＴＲｅｓ）を有する
請求項１３ないし２２のいずれかに記載のピクセルセル。
【請求項２４】
ピクセルセルであって、
出力（１０２）と、
測定サイクルの電圧に応じて測定電流（ＩＤＰｈ）を生成するように設計された光センサ（１１０）と、
出力ノード（１０４）と、
第１の動作モードにおいて、測定電流（ＩＤＰｈ）の関数として電流（ＩＭ）を印加できるように設計された蓄電装置（１２０）であって、第２の動作モードにおいて、印加電流（ＩＭ）を保持し、それにより、印加電流を出力ノード（１０４）に記録できるようにするように設計された蓄電装置（１２０）と、
読出しサイクルにおいて、出力ノード（１０４）において逆の符号を有する印加電流（ＩＭ）を形成し、出力ノードを出力（１０２）に結合するように設計された切り替えユニット（１３０）とを有する
ことを特徴とするピクセルセル。
【請求項２５】
ピクセルセル（１００）の動作方法（１６０）であって、
第１の測定サイクルにおいて、放射線に応じて光センサ（１１０）によって第１の測定電流（ＩＤＰｈ１）を生成するステップ（１６２）、
第１の動作モードにおいて、第１の測定電流（ＩＤＰｈ１）に応じて電流（ＩＭ１）を蓄電装置（１２０；ＳＩ−Ｍｅｍ）に印加するステップ（１６４）であって、それにより、第２の動作モードにおいて、印加電流を出力ノード（１０４）において記憶するステップが可能になるように、印加電流（ＩＭ１）を保持する印加するステップ（１６４）、
第２の測定サイクルにおいて、放射線に応じて光センサ（１１０）によって第２の測定電流（ＩＤＰｈ２）を生成するステップ（１６６）、
蓄電装置（１２０）により、第２の動作モードにおいて印加電流（ＩＭ１）を保持するステップ（１６８）、
読出しサイクル中、出力ノード（１０４）において印加電流（ＩＭ１）と第２の測定電流（ＩＤＰｈ２）との差分を形成するステップ（１７０）、
出力ノードを出力（１０２）に結合するステップ（１７２）とを有する
ことを特徴とする方法。
【請求項２６】
ピクセルセル（１００）の動作方法（１８０）であって、
測定サイクルにおいて、放射線に応じて光センサ（１１０）によって測定電流（ＩＤＰｈ）を生成するステップ（１８２）、
第１の動作モードにおいて、測定電流（ＩＤＰｈ）に応じて電流（ＩＭ１）を蓄電装置（１２０；ＳＩ−Ｍｅｍ）に印加するステップ（１８４）であって、それにより、第２の動作モードにおいて、印加電流（ＩＭ）を出力ノードにおいて記憶するステップが可能になるように、印加電流（ＩＭ）を保持する印加するステップ（１８４）、
読出しサイクル中、出力ノード（１０４）において逆の符号を有する印加電流（ＩＭ）を形成するステップ（１８６）、
出力ノードを出力に結合するステップ（１７２）とを有する
ことを特徴とする方法。
【請求項２７】
アナログ振幅変調信号の包絡線の最大の位置を決定する方法（２００）であって、
振幅変調信号を走査して、アナログ走査値シーケンスを生成するステップ（２０２）、
アナログ差分値シーケンスを生成するステップ（２０４）であって、アナログ差分値シーケンスのうちのアナログ差分値は、アナログ走査値シーケンスのうちの２つの連続したアナログ走査値の差分に基づいて生成するステップ（２０４）、
アナログ差分値をデジタル化するステップ（２０６）であって、デジタル差分値（ＤＰｉｘ）シーケンスを生成するデジタル化のステップ（２０６）、
デジタル差分値（ＤＰｉｘ）シーケンスに基づいて、包絡線の最大の位置を決定するステップ（２０８）とを有する
ことを特徴とする方法。
【請求項２８】
振幅変調信号は時間振幅変調信号であり、走査によってアナログ走査値の時間シーケンスが生成される
請求項２７に記載の方法。
【請求項２９】
振幅変調信号は空間振幅変調信号であり、走査によってアナログ走査値の空間シーケンスが生成される
請求項２７ないし２９のいずれかに記載の方法。
【請求項３０】
最大の位置を決定するステップは、デジタル差分値（ＤＰｉｘ）シーケンスのゼロクロッシング（ＤＳｕｍＺ）シーケンス数の決定に基づいて行われる
請求項２７ないし２９のいずれかに記載の方法。
【請求項３１】
ゼロクロッシング（ＤＳｕｍＺ）の数の決定中、デジタル差分値（ＤＰｉｘ；ＩＰｉｘ）シーケンスのうちの部分のみが考慮され、
最初のデジタル差分値を有するデジタル差分値（ＤＰｉｘ）シーケンスの部分は、値が上限閾値（ＩＳｐ）よりも大きいか、または下限閾値（ＩＳｎ）よりも小さな差分値（ＩＰｉｘ；ＤＰｉｘ）のシーケンスから開始され、
デジタル差分値（ＩＰｉｘ）シーケンスの部分は、値が上限閾値（ＩＳｐ）よりも大きいか、または下限閾値（ＩＳｎ）よりも小さな最後のデジタル値で終わる
請求項３０に記載の方法。
【請求項３２】
包絡線の最大の位置は、ゼロ遷移シーケンスの平均ゼロ遷移の位置として決定される
請求項３０または３１に記載の方法。
【請求項３３】
デジタル化は、
アナログ差分値シーケンスに基づいてデジタル差分値（ＤＰｉｘ）シーケンスを生成するステップであって、
アナログ差分値シーケンスの対応するアナログ差分値またはその事前にデジタル化されたデータ（ＩＰｉｘ）が、上限閾値（ＩＳｐ）よりも小さく、かつ下限閾値（ＩＳｎ）よりも大きい場合、第１の値（「０」）がデジタル差分値（ＤＰｉｘ）シーケンスのデジタル値（ＤＰｉｘ）に割り当てられ、
アナログ差分値シーケンスの対応するアナログ差分値またはその事前にデジタル化されたデータ（ＩＰｉｘ）が、上限閾値（ＩＳｐ）よりも大きい場合、第２の値（「＋１」）がデジタル差分値（ＤＰｉｘ）シーケンスのデジタル値（ＤＰｉｘ）に割り当てられ、
アナログ差分値シーケンスの対応するアナログ差分値またはその事前にデジタル化されたデータ（ＩＰｉｘ）が、下限閾値（ＩＳｎ）よりも小さい場合、第３の値（「−１」）がデジタル差分値（ＤＰｉｘ）シーケンスのデジタル値（ＤＰｉｘ）に割り当てられる生成ステップを有する
請求項２７ないし３２のいずれかに記載の方法。
【請求項３４】
デジタル化は、
アナログ差分値を事前にデジタル化するステップであって、それにより、デジタル差分値（ＩＰｉｘ）の第１のシーケンスを生成する事前デジタル化ステップと、
デジタル差分値（ＩＰｉｘ）の第１のシーケンスに基づいて、デジタル差分値（ＤＰｉｘ）シーケンスとしてデジタル差分値（ＤＰｉｘ）の第２のシーケンス（ＤＰｉｘ）を生成するステップであって、
差分値（ＩＰｉｘ）の第１のシーケンスの対応するデジタル差分値（ＩＰｉｘ）が、デジタル上限閾値（ＩＳｐ）よりも小さく、かつデジタル下限閾値（ＩＳｎ）よりも大きい場合、第１の値（「０」）がデジタル差分値（ＤＰｉｘ）の第２のシーケンスのデジタル値（ＤＰｉｘ）に割り当てられ、
差分値（ＩＰｉｘ）の第１のシーケンスの対応するデジタル差分値（ＩＰｉｘ）が、デジタル上限閾値（ＩＳｐ）よりも大きい場合、第２の値（「＋１」）がデジタル差分値（ＤＰｉｘ）の第２のシーケンスのデジタル値（ＤＰｉｘ）に割り当てられ、
差分値（ＩＰｉｘ）の第１のシーケンスの対応するデジタル差分値（ＩＰｉｘ）が、デジタル下限閾値（ＩＳｎ）よりも小さい場合、第３の値（「−１」）がデジタル差分値（ＤＰｉｘ）の第２のシーケンスのデジタル値（ＤＰｉｘ）に割り当てられる生成ステップとを有する
請求項２７または３３に記載の方法。
【請求項３５】
アナログ振幅変調信号の包絡線の最大の位置を決定する方法であって、
振幅変調信号を走査するステップであって、それにより、アナログ走査値シーケンスを生成する走査ステップ、
デジタル差分値（ＩＰｉｘ）の第１のシーケンスを生成するステップであって、デジタル差分値シーケンスのデジタル差分値（ＩＰｉｘ）は、アナログ値シーケンスのうちの２つの連続するアナログ走査値の差分に基づいて生成するステップ、
デジタル差分値（ＩＰｉｘ）の第１のシーケンスに基づいて、デジタル差分値（ＤＰｉｘ）の第２のシーケンス（ＤＰｉｘ）を生成するステップであって、
差分値（ＩＰｉｘ）の第１のシーケンスの対応するデジタル差分値（ＩＰｉｘ）が、デジタル上限閾値（ＩＳｐ）よりも小さく、かつデジタル下限閾値（ＩＳｎ）よりも大きい場合、第１の値（「０」）がデジタル差分値（ＤＰｉｘ）の第２のシーケンスのデジタル値（ＤＰｉｘ）に割り当てられ、
差分値（ＩＰｉｘ）の第１のシーケンスの対応するデジタル差分値（ＩＰｉｘ）が、デジタル上限閾値（ＩＳｐ）よりも大きい場合、第２の値（「＋１」）がデジタル差分値（ＤＰｉｘ）の第２のシーケンスのデジタル値（ＤＰｉｘ）に割り当てられ、
差分値（ＩＰｉｘ）の第１のシーケンスの対応するデジタル差分値（ＩＰｉｘ）が、デジタル下限閾値（ＩＳｎ）よりも小さい場合、第３の値（「−１」）がデジタル差分値（ＤＰｉｘ）の第２のシーケンスのデジタル値（ＤＰｉｘ）に割り当てられる生成ステップとを有する
ことを特徴とする方法。
【請求項３６】
デジタル差分値（ＤＰｉｘ）の第２のシーケンスに基づいて、デジタルシーケンス値（ＤＰｉｘＭ）の第３のシーケンスを生成するステップを有し、
第１の値（「０」）は、第３のシーケンスの第１のデジタル差分値（ＤＰｉｘＭ）に割り当てられ、
第１の値が第３のシーケンスのデジタル差分値（ＤＰｉｘ（ｋ））に割り当てられなかった（「０」に等しくない）場合、第２のシーケンスのうちのシーケンス内で対応するデジタル差分値（ＤＰｉｘＭ（ｋ））の値は、第３のシーケンスのデジタル差分値（ＤＰｉｘ（ｋ））に割り当てられ、
シーケンス内のデジタル差分値の第３のシーケンスの差分値（ＤＰｉｘＭ（ｋ））に対応するデジタル差分値の第２のシーケンスのデジタル差分値（ＤＰｉｘ（ｋ））が、第１の値（「０」）に割り当てられた場合、第２のシーケンスの前のデジタル差分値（ＤＰｉｘ（ｋ−１））のデジタル差分値の第２のシーケンスのデジタル差分値（ＤＰｉｘ）は、デジタル差分値の第３のシーケンスの第３のシーケンスの差分値（ＤＰｉｘＭ（ｋ））に割り当てられる
請求項３３ないし３５のいずれかに記載の方法。
【請求項３７】
デジタル差分値（ＤＰｉｘＭ）の第３のシーケンス内のゼロクロッシング（ＤＺ＝±１）を決定するステップを有し、ゼロクロッシングは、デジタル差分値（ＤＰｉｘＭ）の第３のシーケンス内で、２つの連続するデジタル差分値（ＤＰｉｘＭ（ｋ−１），ＤＰｉｘＭ（ｋ））が異なる値を有する場合に検出される（ＤＺ＝±１）
請求項３６に記載の方法。
【請求項３８】
ゼロクロッシング（ＤＺ＝±１）が検出された場合、
ゼロクロッシングカウンタ（ＤＳｕｍＺ）を増大させるステップ、
差分値（ＤＰｉｘＭ）の第３のシーケンスの最初のゼロクロッシングと最後のゼロクロッシングとの中間位置にある差分値の第３のシーケンスのデジタル差分値（ＤＰｉｘＭ）を決定するステップ、
中間位置にある差分値の第３のシーケンスのデジタル差分値（ＤＰｉｘＭ）の位置に基づいて、包絡線の最大の位置を決定するステップとを有する
請求項３７に記載の方法。
【請求項３９】
デジタル差分値（ＤＰｉｘ）の第２のシーケンスに基づいて、デジタル差分値（ＤＳ）の第３のシーケンスを生成するステップを有し、
デジタル差分値（ＤＰｉｘ）の第２のシーケンス内において、差分値の第３のシーケンスのデジタル差分値（ＤＳ（ｋ））に対応するデジタル差分値（ＤＰｉｘ（ｋ））と、デジタル差分値（ＤＰｉｘ）の第２のシーケンスのうちの前のデジタル差分値（ＤＰｉｘ（ｋ−１））との差分がゼロよりも大きい場合、第２の値（「＋１」）が差分値の第３のシーケンスのデジタル差分値（ＤＳ（ｋ））に割り当てられ、
シーケンス内の差分値の第３のシーケンスのデジタル差分値（ＤＳ（ｋ））に対応するデジタルシーケンス値（ＤＰｉｘ）の第２のシーケンスのデジタル差分値（ＤＰｉｘ（ｋ））と、デジタル差分値（ＤＰｉｘ）の第２のシーケンスのうちの前のデジタル差分値（ＤＰｉｘ（ｋ−１））との差分がゼロよりも小さい場合、第３の値（「−１」）が差分値の第３のシーケンスのデジタル差分値（ＤＳ（ｋ））に割り当てられ、
シーケンス内の差分値の第３のシーケンスのデジタル差分値（ＤＳ（ｋ））に対応するデジタル差分値（ＤＰｉｘ）の第２のシーケンスのデジタル差分値（ＤＰｉｘ（ｋ））に、デジタル差分値（ＤＰｉｘ）の第２のシーケンスのうちのデジタル差分値（ＤＰｉｘ（ｋ））の前のデジタル差分値（ＤＰｉｘ（ｋ−１））と同じ値が割り当てられている場合、第３のシーケンスのうちの前のデジタル差分値（ＤＳ（ｋ−１））が、デジタル差分値の第３のシーケンスの差分値（ＤＳ（ｋ））に割り当てられる
請求項３３または３４に記載の方法。
【請求項４０】
デジタル差分値（ＤＰｉｘ）の第３のシーケンス内の直接ゼロクロッシング（ＤＺｄ＝１またはＤＺｄ＝−１）を決定するステップであって、直接ゼロクロッシングは、
デジタル差分値（ＤＰｉｘ）の第２のシーケンス内で、２つの連続するデジタル差分値（ＤＰｉｘ（ｋ−１），ＤＰｉｘ（ｋ））が異なる値を有し、かつ第１の値（「０」）が前のデジタル差分値（ＤＰｉｘ（ｋ−１））に割り当てられていない場合に検出される決定ステップ、
デジタル差分値（ＤＳ）の第３のシーケンス内の間接ゼロクロッシング（ＤＺｉ１０＝１またはＤＺｉ１０＝−１）の第１の遷移を決定するステップであって、間接ゼロクロッシングの最初の遷移は、
シーケンス内の差分値の第３のシーケンスのデジタル差分値（ＤＳ（ｋ））に対応するデジタル差分値（ＤＰｉｘ）の第２のシーケンスのデジタル差分値（ＤＰｉｘ（ｋ））に値（「０」）が割り当てられ、かつ同時に、
差分値の第３のシーケンスのこのデジタル差分値（ＤＳ（ｋ））の前のデジタル差分値（ＤＳ（ｋ−１））とシーケンス内のそれに対応する差分値の第２のシーケンスのデジタル差分値（ＤＰｉｘ（ｋ−１））とに同じ値が割り当てられている場合に検出される決定ステップ、
デジタル差分値（ＤＳ）の第３のシーケンス内の間接ゼロクロッシング（ＤＺｉＯ１＝１またはＤＺｉＯ１＝−１）の第２の遷移を決定するステップであって、間接ゼロクロッシングの第２の遷移は、
差分値の第３のシーケンスのデジタル差分値（ＤＳ（ｋ））の前において、差分値の第３のシーケンスのデジタル差分値（ＤＳ（ｋ−１））に対応する差分値の第２のシーケンスのデジタル差分値（ＤＰｉｘ（ｋ−１））に第１の値（「０」）が割り当てられ、かつ同時に、
差分値の第３のシーケンスのこのデジタル差分値（ＤＳ（ｋ））の前のデジタル差分値（ＤＳ（ｋ−１））とシーケンス内のデジタル差分値（ＤＳ（ｋ））に対応する差分値の第２のシーケンスのデジタル差分値（ＤＰｉｘ（ｋ））とに同じ値が割り振られている場合に検出される決定ステップとを有する
請求項３９に記載の方法。
【請求項４１】
直接ゼロクロッシングまたは間接ゼロクロッシングが、２つの連続遷移から検出された場合、カウンタ（ＤＳｕｍＺ）を増大させるステップ、
差分値（ＤＰｉｘ）の第２のシーケンスの最初のゼロクロッシングと最後のゼロクロッシングとの中間位置にある差分値の第２のシーケンスのデジタル差分値（ＤＰｉｘ）を決定するステップ、
中間位置にある差分値の第２のシーケンス（ＤＰｉｘ）のデジタル差分値（ＤＰｉｘ）の位置に基づいて、包絡線の最大の位置を決定するステップとを有する
請求項４０に記載の方法。
【請求項４２】
第１の値は「０」であり、第２の値は「＋１」であり、第３の値は「−１」である
請求項３２ないし４１のいずれかに記載の方法。
【請求項４３】
上限閾値（ＩＳｐ）は正の値であり、下限閾値（ＩＳｎ）は負の値である
請求項３２ないし４２のいずれかに記載の方法。
【請求項４４】
容量性要素（ＣＬ１）の電荷量（ＱＰｉｘ）を決定する方法（３１６０）であって、
容量性要素（ＣＬ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較するステップ（３１６２）、
電荷を容量性要素（ＣＬ１）に供給／から除去（３１２２）させるステップ（３１６４）、
電荷の供給／除去（３１２２）及び電圧の比較（３１１２）に基づいて、容量性要素（ＣＬ１）の電荷（ＱＰｉｘ）を演算するステップ（３１６６）とを有する
ことを特徴とする方法。
【請求項４５】
回路ノード（３２０２、Ｌ２、３４１２、３４２２；Ｌ１、ＣＬ１）を所定の電圧（ＶＰｉｘＲｅｆ）に設定する装置であって、
回路ノード（３２０２、Ｌ２；Ｌ１、ＣＬ１）の電圧を所定の電圧（Ｖｃｏｍｐ）と比較する装置（３１１０；Ａ１）と、
比較（３１１４）により、回路ノードの電圧（３２０４）が所定の電圧（ＶＰｉｘＲｅｆ）に対して所定の関連を有することが示されるまで、電荷を回路ノード（３２０２、Ｌ２；Ｌ１、ＣＬ１）に供給／から除去する装置（３１２０；ＱＳｒｃ）とを有する
ことを特徴とする装置。
【請求項４６】
所定の電圧（ＶＰｉｘＲｅｆ）は、比較する装置（３１１０；Ａ１）によって生じる基準電圧（Ｖｃｏｍｐ）よりも小さいか、または大きなオフセット電圧である
請求項４５に記載の装置。
【請求項４７】
電圧を比較する装置（３１１０；Ａ１）は、回路ノード（３２０２、Ｌ２；Ｌ１、ＣＬ１）の電圧（３２０４）が基準電圧（Ｖｃｏｍｐ）よりも大きいか、それとも小さいかを決定するように設計され、
電荷を供給／除去させる装置（３１２０；ＱＳｒｃ）は、回路（３２０２、Ｌ２；Ｌ１、ＣＬ１）の電圧（３２０４）と基準電圧（Ｖｃｏｍｐ）との差分が平均して小さくなるように、電荷を回路ノード（３２０２、Ｌ２；Ｌ１、ＣＬ１）に供給／から除去するように設計されている
請求項４５または４６に記載の装置。
【請求項４８】
装置（３１２０；ＱＳｒｃ）は、回路ノード（３２０２、Ｌ２；Ｌ１、ＣＬ１）の電圧（ＶＰｉｘ）と基準電圧（Ｖｃｏｍｐ）との比較中、前の比較からの符号変化を検出し、符号変化中、電荷の供給／除去を終了させるように設計されている
請求項４７に記載の装置。
【請求項４９】
電荷を供給／除去する装置（３１２０；ＱＳｒｃ）は、電荷パケットによって電荷を供給／除去させるように設計されている
請求項４５ないし４８のいずれかに記載の装置。
【請求項５０】
回路ノード（３２０２、Ｌ１、３４１２、３４２２）を所定の電圧（ＶＰｉｘＲｅｆ）に設定する方法（３２６０）であって、
回路ノード（３２０２；Ｌ１）の電圧（３２０４）を基準電圧（Ｖｃｏｍｐ）と比較するステップ（３１６２）、
比較（３１１２）により、回路ノードの電圧（３２０４）が所定の電圧（ＶＰｉｘＲｅｆ）に対して所定の関係（３１１４）を有することが示されるまで、電荷を回路ノード（３２０２；Ｌ１）に供給／から除去させるステップ（３２６４）とを有する
ことを特徴とする方法。
【請求項５１】
回路ノード（３２０２、Ｌ２、ＣＬ２、３４１２、３４２２）を所定の電圧（ＶＰｉｘＲｅｆ）に設定する装置であって、
回路ノード（３２０２、Ｌ２、ＤＬ２）の電圧（３２０４）を基準電圧（Ｖｃｏｍｐ）と比較する装置と、
内部容量性要素（３２４０；ＣＬ２’）と、
ドライバ段（３２４２；Ａ２）であって、回路ノード（３２０２、Ｌ２、ＣＬ２）はドライバ段（３２４２；Ａ２）の出力に結合され、内部容量性要素（３２４０；ＣＬ２’）はドライバ段（３２４２；Ａ２）の入力に結合されるドライバ段（３２４２；Ａ２）と、
比較（３１１２）により、回路ノード（３２０２、Ｌ２、ＣＬ２）の電圧（３２０４）が所定の電圧（ＶＰｉｘＲｅｆ）に対して所定の関係（３１１４）を有することが示されるまで、電荷を内部容量性要素（３２４０；ＣＬ２’）に供給／から除去（３１２２）させる装置（３１２０；ＱＳｒｃ）とを有する
ことを特徴とする装置。
【請求項５２】
所定の電圧（ＶＰｉｘＲｅｆ）は、比較する装置（３１１０；Ａ１）によって生じる基準電圧（Ｖｃｏｍｐ）よりも小さいか、または大きなオフセット電圧である
請求項５１に記載の装置。
【請求項５３】
回路ノード（３２０２、Ｌ１、ＣＬ１）がドライバ段（３２４２；Ａ２）の出力に結合され、内部容量性要素（３２４０；ＣＬ２’）がドライバ段（３２４２；Ａ２）の入力に結合される回路ノード（３２０２、３４１２、３４２２；Ｌ１、ＣＬ１）を所定の電圧（ＶＰｉｘＲｅｆ）に設定する方法（３２６０’）であって、
回路ノード（３２０４、Ｌ１、ＣＬ１）の電圧（３２０４）を基準電圧（Ｖｃｏｍｐ）と比較するステップ（３１６２）、
比較により回路ノード（３２０４、Ｌ１、ＣＬ１）の電圧が所定の電圧（ＶＰｉｘＲｅｆ）に対して所定の関係（３１１４）を有することが示されるまで、電荷を内部容量性要素（３２４０；ＣＬ２’）に供給／から除去（３１２２）させるステップ（３２６４’）とを有する
ことを特徴とする方法。
【請求項５４】
容量性要素（ＣＬ１、Ｌ１）の電荷量（ＱＰｉｘ）を決定する装置（３３００）であって、
容量性要素（ＣＬ１、Ｌ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較する装置（３１００；Ａ１）と、
電荷を容量性要素（ＣＬ１、Ｌ１）に供給／から除去（３１２２）させる装置（３１２０；ＱＳｒｃ）と、
電荷の供給／除去（３１２２）及び電圧の比較（３１１２）に基づいて、容量性要素（ＣＬ１）の電荷（ＱＰｉｘ）を演算する装置（３１３０；制御機構）と、
容量性要素（ＣＬ１）を所定の電圧（ＶＰｉｘＲｅｆ）に設定する装置（３２００）であって、
容量性要素（ＣＬ１、Ｌ１）の電圧（３１１２）を基準電圧（Ｖｃｏｍｐ）と比較する装置（３１１０；Ａ１）、
比較（３１１２）により、容量性要素（ＣＬ１、Ｌ１）の電圧（３２０４）が所定の電圧（ＶＰｉｘＲｅｆ）に対して所定の関係を有することが示されるまで、電荷を容量性要素（ＣＬ１）に供給／から除去（３１２２）させる装置（３１２０；ＱＳｒｃ）とを有する設定装置（３２００）とを有する
ことを特徴とする装置。
【請求項５５】
容量性要素（ＣＬ１、Ｌ１）の電荷量（ＱＰｉｘ）を決定する方法（３３６０）であって、電荷量を決定するステップは、
容量性要素（ＣＬ１、Ｌ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較するステップ（３１６２）と、
電荷を容量性要素（ＣＬ１、Ｌ１）に供給／から除去（３１２２）させるステップ（３１６４）と、
電荷の供給／除去（３１２２）及び電圧の比較（３１１２）に基づいて、容量性要素（ＣＬ１、Ｌ１）の電荷を演算するステップ（３１６６）と、
容量性要素（ＣＬ１、Ｌ１）を所定の電圧（ＶＰｉｘＲｅｆ）に設定する方法（３２６０）であって、容量性要素（ＣＬ１、Ｌ１）を設定するステップは、
容量性要素（ＣＬ１、Ｌ１）の電圧（３２０４）を基準電圧（Ｖｃｏｍｐ）と比較するステップ（３１６２）、
比較により容量性要素（ＣＬ１、Ｌ１）の電圧が所定の電圧に対応することが示されるまで、電荷を容量性要素（ＣＬ１、Ｌ１）に供給／から除去させるステップ（３２６４）を含む設定方法（３２６０）とを有する
ことを特徴とする方法。
【請求項５６】
電荷ベースで信号を処理する装置（３４００）であって、
容量性要素（ＣＬ１、Ｌ１）と、
第１の電荷生成器（３４１０）と、
第２の電荷生成器（３４２０）と、
第１の電荷生成器（３４１０）及び／または第２の電荷生成器（３４２０）を容量性要素（ＣＬ１、Ｌ１）に結合する電荷生成器制御機構（３４３０）と、
容量性要素（ＣＬ１、Ｌ１）の電荷量（ＱＰｉｘ）を決定する装置（３１００）とを有し、
電荷量（ＱＰｉｘ）を決定する装置（３１００）は、
容量性要素（ＣＬ１、Ｌ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較する装置（３１１０；Ａ１）と、
電荷を容量性要素（ＣＬ１、Ｌ１）に供給／から除去（３１２２）させる装置（３１２０；ＱＳｒｃ）と、
電荷の供給／除去（３１２２）及び電圧の比較（３１１２）に基づいて、容量性要素（ＣＬ１、Ｌ１）の電荷（ＱＰｉｘ）を演算する装置（３１３０；制御機構）とを有する
ことを特徴とする装置。
【請求項５７】
容量性要素（ＣＬ１、Ｌ１）、第１の電荷生成器（３４１０）、及び第２の電荷生成器（３４２０）を使用して電荷ベースで信号を処理する方法（３５６０）であって、
第１の電荷生成器（３４１０）及び／または第２の電荷生成器（３４２０）を容量性要素（ＣＬ１、Ｌ１）に結合するステップ（３４６２）と、
容量性要素（ＣＬ１、Ｌ１）の電荷量（ＱＰｉｘ）を決定する方法（３１６０）であって、電荷量を決定するステップは、
容量性要素（ＣＬ１、Ｌ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較するステップ（３１６２）、
電荷を容量性要素（ＣＬ１、Ｌ１）に供給／から除去（３１２２）させるステップ（３１６４）、
電荷の供給／除去（３１２２）及び電圧の比較（３１１２）に基づいて、容量性要素（ＣＬ１、Ｌ１）の電荷（ＱＰｉｘ）を演算するステップ（３１６６）を含むステップ（３１６０）とを有する
ことを特徴とする方法。
【請求項５８】
電荷ベースで信号を処理する装置（３５００）であって、
第１のライン（Ｌ１；ＣＬ１）と、
第２のライン（Ｌ２；ＣＬ２）と、
第２のライン（Ｌ２；ＣＬ２）を所定の電圧（ＶＰｉｘＲｅｆ）に設定する装置であって、
第２のライン（Ｌ２）の電圧（３２０４）を基準電圧（Ｖｃｏｍｐ）と比較する装置（３１１０；Ａ１）、
内部容量性要素（３２４０；ＣＬ２’）、
第２のライン（Ｌ２）が出力に結合され、内部容量性要素（ＣＬ２’）が入力に結合されたドライバ段（３２４２；Ａ２）、
比較（３１１２）により、第２のライン（Ｌ２；ＣＬ２）の電圧が所定の電圧（ＶＰｉｘＲｅｆ）に対応することが示されるまで、電荷を容量性要素（ＣＬ２’）に供給／から除去（３１２２）させる装置（３１２０；ＱＳｒｃ）、
出力ノード（３４１２）を有する第１の電荷生成器（３４１０）、
出力ノード（３４２２）を有する第２の電荷生成器（３４２０）、
第１の電荷生成器（３４１０）の出力ノード（３４１２）及び／または第２の電荷生成器（３４２０）の出力ノード（３４２２）を、第１のライン（Ｌ１；ＣＬ１）及び／または第２のライン（Ｌ２；ＣＬ２）に結合する電荷生成器制御機構（３４３０）とを有する設定装置と、
第１のライン（Ｌ１；ＣＬ１）の電荷量（ＱＰｉｘ）を決定する装置（３１００）であって、
第１のライン（Ｌ１；ＣＬ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較する装置（３１１０；Ａ１）、
電荷を第１のライン（Ｌ１；ＣＬ１）に供給／から除去させる装置（３１２０；ＱＳｒｃ）、
電圧の比較（３１１２）及び電荷の供給／除去（３１２２）に基づいて、第１のライン（Ｌ１；ＣＬ１）の電荷（ＱＰｉｘ）を演算する装置（３１３０；制御機構）とを有する決定装置（３１００）とを有し、電荷ベースで信号を処理する
ことを特徴とする装置。
【請求項５９】
第２のライン（Ｌ２；ＣＬ２）がドライバ段（３２４２；Ａ２）の出力に結合され、内部容量性要素（ＣＬ２’）がドライバ段（３２４２；Ａ２）の入力に結合される電荷ベースで信号を処理する方法（３５６０）であって、
第２のライン（Ｌ２；ＣＬ２）を所定の電圧（ＶＰｉｘＲｅｆ）に設定する方法（３２６０）であって、第２のラインを設定するステップは、
第２のライン（Ｌ２；ＣＬ２）の電圧（３２０４）を基準電圧（Ｖｃｏｍｐ）と比較するステップ（３１６２）、
比較により第２のライン（Ｌ２；ＣＬ２）の電圧が所定の電圧（ＶＰｉｘＲｅｆ）に対応することが示されるまで、電荷を内部容量性要素（３２４０；ＣＬ２’）に供給／から除去させるステップ（３２６２）、
第１の電荷生成器（３４１０）の出力ノード（３４１２）及び／または第２の電荷生成器の出力ノード（３４２２）を第１のライン（Ｌ１；ＣＬ１）に結合するステップ（３５６２）とを含むステップ（３２６０）と、
第１のライン（Ｌ１；ＣＬ１）の電荷量（ＶＰｉｘ）を決定するステップ（３１６０）であって、電荷量を決定するステップは、
第１のライン（Ｌ１；ＣＬ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較するステップ（３１６２）、
電荷を第１のライン（Ｌ１；ＣＬ１）に供給／から除去させるステップ（３１６４）、
電圧の比較（３１１２）及び電荷の供給／除去（３１２２）に基づいて、第１のライン（Ｌ１；ＣＬ１）の電荷（ＱＰｉｘ）を演算するステップ（３１６６）とを含むステップ（３１６０）とを有する
ことを特徴とする方法。
【請求項６０】
電荷ベースで信号を処理する装置であって、
第１のライン（Ｌ１；ＣＬ１）と、
第２のライン（Ｌ２；ＣＬ２）と、
出力ノード（３４１２）を有する第１の電荷生成器（３４１０）と、
出力ノード（３４２２）を有する第２の電荷生成器（３４２０）と、
第１の電荷生成器（３４１０）の出力ノード（３４１２）及び／または第２の電荷生成器（３４２０）の出力ノード（３４２２）を、第１のライン（Ｌ１；ＣＬ１）及び／または第２のライン（Ｌ２；ＣＬ２）に結合する電荷生成器制御機構（３４３０）と、
第１のライン（Ｌ１；ＣＬ１）の電荷量（ＱＰｉｘ）を決定する装置（３１００）であって、
第１のライン（Ｌ１；ＣＬ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較する装置、
電荷を第１のライン（Ｌ１；ＣＬ１）に供給／から除去（３１２２）させる装置（３１２０；ＱＳｒｃ）、
電荷の供給／除去（３１２２）及び電圧の比較（３１１２）に基づいて、第１のライン（Ｌ１；ＣＬ１）の電荷（ＱＰｉｘ）を演算する装置（３１３０；制御機構）、
第２のライン（Ｌ２；ＣＬ２）を第１のライン（Ｌ１；ＣＬ１）の電圧に設定する装置とを有する
ことを特徴とする装置。
【請求項６１】
第２のライン（Ｌ２；ＣＬ２）がドライバステーション（３２４２；Ａ２）の出力に結合され、内部容量性要素（ＣＬ２’）がドライバステーション（３２４２；Ａ２）の入力に結合される電荷ベースで信号を処理する方法であって、
第１の電荷生成器（３４１０）の出力ノード（３４１２）及び／または第２の電荷生成器（３４２０）の出力ノード（３４２２）を第１のライン（Ｌ１；ＣＬ１）に結合するステップ（３５６２）と、
第１のライン（Ｌ１；ＣＬ１）の電荷量（ＶＰｉｘ）を決定する方法（３１６０）であって、電荷量を決定するステップは、
第１のライン（Ｌ１；ＣＬ１）の電圧（ＶＰｉｘ）を基準電圧（Ｖｃｏｍｐ）と比較するステップ（３１６２）、
電荷を第１のライン（Ｌ１；ＣＬ１）に供給／から除去させるステップ（３１６４）、
電荷の供給／除去（３１２２）及び電圧の比較（３１１２）に基づいて、第１のライン（Ｌ１；ＣＬ１）を演算するステップ（３１６６）とを含むステップと、
第２のライン（Ｌ２；ＣＬ２）を第１のライン（Ｌ１；ＣＬ１）の電圧に設定するステップとを有する
ことを特徴とする方法。
【請求項６２】
ピクセルセル（４００）であって、
放射線に応じて両端に電圧（ＶＰｈ）を生成するように設計された光センサ（ＤＰｈ）と、
光センサ（ＶＰｈ）内で生成された電圧をゲートキャパシタンス（Ｃ）に付与して、電圧（ＶＰｈ）をゲートキャパシタンス（Ｃ）に蓄えるように設計された第１のトランジスタ（ＴＲｅａｄ）と、
ゲートキャパシタンス（Ｃ）の電圧をリセット電圧にリセットするように設計された第２のトランジスタ（ＴＲｅｓ）と、
ゲートにおいて、ゲートキャパシタンス（Ｃ）が形成される第３のトランジスタ（ＴＳＦ）であって、ゲートキャパシタンス（Ｃ）上の電圧ライン及び第３のトランジスタのソース出力（ＴＳＦ，Ｓ）上のソース電流（ＩＳ）に応じて、電圧（ＶＳＦ，Ｓ）を生成するように設計された第３のトランジスタ（ＴＳＦ）と、
ソース出力（ＶＳＦ，Ｓ）を出力（Ｖｏｕｔ）に結合するように設計された第４のトランジスタ（ＴＳｅｌ）と、
光センサ（ＤＰｈ）を介して電圧（ＶＰｈ）を交互に定義された基準電位にリセットするか、または所定の基準電位から減結合するように設計された第５のトランジスタ（ＴＲｅｓ２）とを有する
ことを特徴とするピクセルセル。
【請求項６３】
放射線に応じて両端に電圧（ＶＰｈ）を生成するように設計された光センサ（ＤＰｈ）と、光センサ内で生成された電圧（ＶＰｈ）をゲートキャパシタンス（Ｃ）に付与して、電圧（ＶＰｈ）をゲートキャパシタンス（Ｃ）に蓄えるように設計された第１のトランジスタ（ＴＲｅａｄ）と、ゲートキャパシタンス（Ｃ）の電圧をリセット電圧にリセットするように設計された第２のトランジスタ（ＴＲｅｓ）と、ゲートにおいて、ゲートキャパシタンス（Ｃ）が形成される第３のトランジスタ（ＴＳＦ）であって、ゲートキャパシタンス（Ｃ）上の電圧ライン及び第３のトランジスタのソース出力（ＴＳＦ，Ｓ）上のソース電流（ＩＳ）に応じて、電圧（ＶＳＦ，Ｓ）を生成するように設計された第３のトランジスタ（ＴＳＦ）と、ソース出力（ＶＳＦ，Ｓ）を出力（Ｖｏｕｔ）に結合するように設計された第４のトランジスタ（ＴＳｅｌ）と、電圧（ＶＰｈ）を交互に定義された基準電位にリセットするか、または所定の基準電位から減結合するように設計された第５のトランジスタ（ＴＲｅｓ２）とを有するピクセルセル（４００）の動作方法であって、
第５のトランジスタ（ＴＲｅｓ２）の光センサ（ＤＰｈ）をリセットするステップ、
第１の測定サイクルにおいて、接続された第１のトランジスタ（ＴＲｅａｄ）が遮断された状態で、放射線に応じて光センサ（ＤＰｈ）の両端に第１の電圧（ＶＰｈ１）を生成するステップ、
第２のトランジスタ（ＴＲｅｓ）によって第３のトランジスタ（ＴＳＦ）のゲートキャパシタンス（Ｃ）の電圧をリセットするステップ、
接続された第１のトランジスタ（ＴＲｅａｄ）が導通している状態で、第１の電圧（ＶＰｈ１）を第３のトランジスタ（ＴＳＦ）のゲートキャパシタンス（Ｃ）に転送するステップであって、それにより、第１の電圧をゲートキャパシタンスに蓄える、転送するステップ、
第１のトランジスタ（ＴＲｅａｄ）を遮断するステップ、
第５のトランジスタ（ＴＲｅｓ２）によってフォトダイオード（ＤＰｈ）をリセットするステップ、
第２の測定サイクルにおいて、接続された第１のトランジスタ（ＴＲｅａｄ）が遮断された状態で、放射線に応じて光センサ（ＤＰｈ）の両端に第２の電圧（ＶＰｈ２）を生成するステップ、
第４のトランジスタ（ＴＳｅｌ）によって第３のトランジスタ（ＴＳＦ）のソース出力（ＴＳＦ，Ｓ）をピクセルセルの出力に結合するステップであって、それにより、電流源（ＩＢｉａｓＳＦ）を通る電流に等しいドレインソース電流（ＩＳＦ）を生成する結合ステップ、
ゲートキャパシタンスに記憶された第１の電圧及びソース電流（ＩＳ）に応じて、第３のトランジスタ（ＴＳＦ）のソース出力（ＴＳＦ，Ｓ）にソース電圧（ＶＳＦ，Ｓ）を生成するステップ、
第４のトランジスタ（ＴＳｅｌ）によって第３のトランジスタ（ＴＳＦ）のソース出力（ＴＳＦ，Ｓ）をピクセルセルの出力に結合するステップにより、ピクセルセルの出力にソース電圧（ＶＳＦ，Ｓ）を出力し、第１の放射線に応じて電圧（ＶＯｕｔ１）を出力するステップ、
第４のトランジスタ（ＴＳｅｌ）を遮断するステップ、
第２のトランジスタ（ＴＲｅｓ）によって第３のトランジスタ（ＴＳＦ）のゲートキャパシタンス（Ｃ）の電圧をリセットするステップ、
接続された第１のトランジスタ（ＴＲｅａｄ）が導通している状態で、第２の電圧（ＶＰｈ２）を第３のトランジスタ（ＴＳＦ）のゲートキャパシタンス（Ｃ）に転送するステップであって、それにより、第２の電圧をゲートキャパシタンスに蓄える転送ステップ、
第４のトランジスタ（ＴＳｅｌ）によって第３のトランジスタ（ＴＳＦ）のソース出力（ＴＳＦ，Ｓ）をピクセルセルの出力に結合するステップであって、それにより、電流源（ＩＢｉａｓＳＦ）に等しいソース電流（ＩＳ）を生成する結合ステップ、
ゲートキャパシタンスに記憶された第１の電圧及びソース電流（ＩＳ）に応じて、第３のトランジスタ（ＴＳＦ）のソース出力（ＴＳＦ，Ｓ）のソース電圧（ＶＳＦ，Ｓ）を生成するステップ、
第４のトランジスタ（ＴＳｅｌ）によって第３のトランジスタ（ＴＳＦ）のソース出力（ＴＳＦ，Ｓ）をピクセルセルの出力に結合するステップにより、ピクセルセルの出力にソース電圧（ＶＳＦ，Ｓ）を出力し、それと共に第２の放射線に応じて電圧（ＶＯｕｔ１）を出力するステップとを有する
ことを特徴とする方法。
【請求項６４】
請求項２５ないし４４、５３、５５、５７、５９、６１、６３のいずれかに記載の方法を実行するプログラムコードを有するコンピュータプログラムであって、コンピュータで実行される
ことを特徴とするコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピクセルセル、ピクセルセルを駆動する方法、アナログ振幅変調信号の包絡線の最大の位置を決定する方法、電荷量を決定する装置、容量性要素の電荷量を決定する装置及び方法、回路ノードを所定の電圧に設定する装置及び方法、電荷ベースでアナログ／デジタル変換する装置及び方法、並びに電荷ベースで信号を処理する装置及び方法に関する。
【背景技術】
【０００２】
画像情報を記録かつ／または処理する際の要件は、画像処理、例えば、物体の表面を測定するマイケルソンによる白色光干渉法では重要である。しかし、センサが大量のデータを生成する他の分野でも、高速かつ効率的な処理が望まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、事前処理が統合された高速ＣＭＯＳイメージセンサ（相補形金属酸化膜半導体）などでの電荷ベースのアナログ／デジタル信号処理を提供する。
【課題を解決するための手段】
【０００４】
本発明は、手短に後述される異なる複数の態様を含む。
【０００５】
本発明の一態様は、出力と、第１の測定サイクルにおいて放射線に応じて第１の測定電流を生成し、第２の測定サイクルにおいて第２の測定電流を生成するように設計された光センサと、出力ノードと、第１の動作モードにおいて、第１の測定電流に応じて蓄電装置によって電流を印加することができるように設計されると共に、第２の動作モードにおいて、印加電流を出力ノードで記録できるように、印加電流を保持するように設計された蓄電装置と、読出しサイクルにおいて、印加電流と第２の測定電流との差を出力ノードで形成し、出力ノードを出力に結合するように設計された切り替えユニットとを有するピクセルセルに関する。
【０００６】
本発明の一態様は、出力と、測定サイクルにおいて放射線に依存せずに測定電流を生成するように設計された光センサと、出力ノードと、第１の動作モードにおいて、蓄電装置によって測定電流に応じて電流を印加できるように設計されると共に、第２の動作モードにおいて、蓄電装置が、印加電流を出力ノードに記録できるように、印加電流を保持するように設計された蓄電装置と、読出しサイクルにおいて出力ノードにおいて逆の符号を有する印加電流を生成し、出力ノードを出力に結合するように設計された切り替えユニットとを有するピクセルセルも生成する。
【０００７】
本発明の一態様は、アナログ振幅変調信号の包絡線の最大の位置を決定する方法であって、振幅変調信号を走査して、アナログ走査値シーケンスを生成すること、アナログ走査値シーケンスのうちの連続した２つのアナログ走査値の差分に基づくアナログ差分値を用いて、アナログ差分値シーケンスを生成すること、アナログ差分値をデジタル化して、デジタル差分値シーケンスを生成すること、デジタル差分値シーケンスに基づいて包絡線の最大の位置を決定することを含む方法にも関する。
【０００８】
本発明の一態様は、容量性要素の電荷量を決定する装置であって、容量性要素の電圧を基準電圧と比較する装置と、電荷を容量性要素に供給／から除去させる装置と、電荷の供給／除去及び電圧の比較に基づいて容量性要素の電荷を演算する装置とを有する装置に関する。
【０００９】
本発明の一態様は、回路ノードを所定の電圧に設定する装置であって、回路ノードの電圧を基準電圧と比較する装置と、比較により、回路ノードの電圧が所定の電圧に対して所定の関係を有することが示されるまで、電荷を回路ノードに供給／から除去する装置とを有する装置にも関する。
【００１０】
本発明の一態様は、回路ノードを所定の電圧に設定する装置であって、回路ノードの電圧を基準電圧と比較する装置と、内部容量性要素と、回路ノードがドライバ段の出力に結合され、内部容量性要素がドライバ段の入力に結合されるドライバ段と、比較により、回路ノードの電圧が所定の電圧に対して所定の関係を有することが示されるまで、電荷を内部容量性要素に供給／から電荷を除去する装置とを有する装置にも関する。
【００１１】
本発明の一態様は、容量性要素の電荷量を決定する装置であって、容量性要素の電圧を基準電圧と比較する装置と、電荷を容量性要素に供給／から除去する電荷生成装置と、電荷の供給／除去及び電圧の比較に基づいて、容量性要素の電荷を演算する装置と、容量性要素を所定の電圧に設定する装置とを有する装置にも関する。
【００１２】
本発明の一態様は、電荷ベースで信号を処理する装置であって、容量性要素と、第１の電荷生成器と、第２の電荷生成器と、第１の電荷生成器及び／または第２の電荷生成器を容量性要素に結合する電荷生成器制御機構と、容量性要素の電荷量を決定する装置とを有する装置に関する。
【００１３】
本発明の一態様は、電荷ベースで信号を処理する装置であって、第１のラインと、第２のラインと、第２のラインを所定の電圧に設定する装置と、出力ノードを有する第１の電荷生成器と、出力ノードを有する第２の電荷生成器と、第１の電荷生成器の出力ノード及び／または第２の電荷生成器の出力ノードを第１のライン及び／または第２のラインに結合する電荷生成器制御機構と、第１のラインの電荷量を決定する装置とを有する装置にも関する。
【００１４】
本発明の一態様は、ピクセルセルであって、放射線の関数として両端に電圧を生成するように設計された光センサと、キャパシタと、光センサにおいて生成された電圧をキャパシタに付与して、キャパシタに電圧を蓄えるように設計された第１のトランジスタと、キャパシタの電圧をリセット電圧にリセットするように設計された第２のトランジスタと、ゲートがキャパシタに結合され、キャパシタに付与された電圧に応じて、第３のトランジスタのドレイン出力においてドレイン電流を生成するように設計された第３のトランジスタと、ドレイン出力を出力に結合するように設計された第４のトランジスタと、光センサの両端の電圧を所与の基準電位にリセットするか、または代替として、光センサを所与の基準電位から減結合するように設計された第５のトランジスタとを有するピクセルセルである。
【００１５】
本発明の上記態様は、単独でまたは組み合わせられて、より効率的なデータの記録及び／またはデータの処理を可能にする。
【００１６】
本発明の実施例及び諸態様について、添付図面を参照して以下にさらに説明する。
【図面の簡単な説明】
【００１７】
【図１】電荷ベースでの信号処理中の信号領域を示す。
【図２】理想的なパルス電流源の回路要素を示す。
【図３】キャパシタの電荷を示す。
【図４】電荷ベースのアナログデータパスを有するイメージセンサの構造概念を示す。
【図５】電荷ベースのアナログデータパスを有するイメージセンサの読出しパスを示す。
【図６】負荷を有するバイポーラパルス電流源の回路図を示す。
【図７】選択されたソースブロックを活性化させる入力ＳＱ、内部キャパシタンスを事前に荷電させる入力ＳＳｅｔ、及び電荷を出力する入力ＳＯｕｔを使用する、結合動作（ａ）及び非結合動作（ｂ）での電荷源の駆動を示す。
【図８】単純な電流ミラーを示す。
【図９】カスコード電流ミラーを示す。
【図１０】電流源、トランジスタスイッチ、及び負荷キャパシタンスを有する構成の等価回路を示す。
【図１１】単純な蓄電セル（ＳＩセル）の回路図を示す。
【図１２】ピクセル内のＳＩセルを示す。
【図１３】電荷比較器の回路（ａ）及び静的伝達関数（ｂ）を示す。
【図１４】電荷ベースの読出しパスのＡＤ部の回路図を示す。
【図１５】比較器のトランジスタ回路を示す。
【図１６】５ビット解像度を有するカウント式ＣＰ−ＡＤＣの変換サイクルのクロック図を示す。
【図１７】逐次近似及びカウントを使用する３段結合ＣＰ−ＡＤＣの変換サイクルのクロック図を示す。
【図１８】連続動作のためのピクセルセルのｐチャネルフォトＦＥＴ（ａ）及びベース回路（ｂ）の断面を示す。
【図１９】トランジスタによりリセット可能なフォトＦＥＴをトラフ内に有するピクセルセルのベース回路を示す。
【図２０】電荷ベースのリセットを使用するピクセルセルのベース回路を示す。
【図２１】ピクセルセルの電荷ベースのリセット中の重要な信号の時間経過のシミュレーションを示す。
【図２２】電荷ベースのリセットプロセスの等価回路を示す。
【図２３】スペックルパターン［Ｗｉｋ０６］の写真を示す。
【図２４】白色光干渉計［Ｈａｕ９１］の概略構造を示す。
【図２５】異なる色温度及び平均波長λ−（可視範囲：３８０ｎｍ〜７６０ｎｍ）を有する完全放射体のスペクトルを示す。
【図２６】測定アーム及び基準アームで等しく減衰されている間のＴ＝６０００Ｌ（λ−＝５８０ｎｍ）並びに位相シフトφ＝π／４を有する完全放射体の場合の干渉変調（オフセットなし）ｙＨ・ｙＴを示す。
【図２７】放射線強度に対応する光電流ＩＰｈの時間関数を示す。
【図２８】放射線感応性ＦＥＴのドレイン電流ＩＤ及び走査時間ｔｋ中に走査周期時間τＣを使用してＳＩセル内に蓄えられる電流ＩＳＩを示す（ＩＳＩ（Ｉｋ）＝ＩＤ（ｔｋ−τＣ）＋δＩ（ｔｋ））。
【図２９】ピクセル出力電流ＩＰｉｘ、ライズ（rise）の符号、並びに説明のための参照点を示す。
【図３０】変曲点のカウンタ状態を示す。
【図３１Ａ】電荷源としてのＦＥＴピクセルセルを示す。
【図３１Ｂ】電流源としての図３１Ａと同様のＦＥＴピクセルセルを示す。
【図３２】ピクセルセル内のアナログデータパスを示す。
【図３３】アナログ部のブロック図を示す。
【図３４】デジタル部のブロック図を示す。
【図３５Ａ】サンプル数（ａ：完全なシーケンス）の関数としての測定信号レベルを示す（ソース［Ｓｃｈ０５］）。
【図３５Ｂ】サンプル数（ｂ：干渉カットアウト（interference  cutout））の関数としての測定信号レベルを示す（ソース［Ｓｃｈ０５］）。
【図３６】光電流ＩＰｈの等価時間関数を示す。
【図３７】ピクセル出力電流ＩＰｉｘのシミュレーション結果を示す。
【図３８】図３７からのＩＰｉｘのゼロクロッシングのカウンタ状態を示す。
【図３９Ａ】光センサと蓄電装置とを有するピクセルセルの一態様のブロック図を示す。
【図３９Ｂ】図３９Ａによるピクセルセルの動作方法の一態様のフローチャートを示す。
【図３９Ｃ】図３９Ａによるピクセルセルの別の動作方法の一態様のフローチャートを示す。
【図４０】アナログ振幅変調信号の包絡線の最大の位置を決定する方法の一態様のフローチャートを示す。
【図４１Ａ】容量性要素の電荷量を決定する装置の一態様のブロック図を示す。
【図４１Ｂ】容量性要素の電荷量を決定する方法の一態様のフローチャートを示す。
【図４１Ｃ】回路ノードを所定の電圧に設定する装置の一態様のブロック図を示す。
【図４１Ｄ】回路ノードを所定の電圧に設定する方法の一態様のフローチャートを示す。
【図４１Ｅ】回路ノードを所定の電圧に設定する装置の別の態様のブロック図を示す。
【図４１Ｆ】回路ノードを所定の電圧に設定する方法の別の態様のフローチャートを示す。
【図４１Ｇ】容量性要素を所定の電圧に設定する装置と組み合わせた、容量性要素の電荷量を決定する装置の一態様のブロック図を示す。
【図４１Ｈ】容量性要素を所定の電圧に設定する方法と組み合わせた、容量性要素の電荷量を決定する別の方法の一態様のフローチャートを示す。
【図４１Ｉ】容量性要素と、第１及び第２の電荷生成器と、第１及び／または第２の電荷生成器を容量性要素に結合する制御機構と、容量性要素の電荷量を決定する装置とを有する、電荷ベースで信号を処理する装置の一態様のブロック図を示す。
【図４１Ｊ】容量性要素と、第１及び第２の電荷生成器と、第１及び／または第２の電荷生成器を容量性要素に結合する制御機構と、容量性要素上の電荷量を決定する装置とによって電荷ベースで信号を処理する方法の一態様のフローチャートを示す。
【図４１Ｋ】第１及び第２のラインと、第２のラインを所定の電圧に設定する装置と、第１及び第２の電荷生成器と、第１及び／または第２のセンサの出力ノードを第１及び／または第２のラインに結合する電荷生成器制御機構と、第１のラインの電荷量を決定する装置とを有する、電荷ベースで信号を処理する装置の一態様のブロック図を示す。
【図４１Ｌ】第２のラインを所定の電圧に設定すること、第１及び／または第２のセンサの出力ノードを第２のラインに結合すること、第１及び／または第２の電荷生成器の出力ノードを第１のラインに結合すること、第１のラインの電荷量を決定することを有する、第１及び第２のライン、第１及び第２の電荷生成器によって電荷ベースで信号を処理する方法のフローチャートを示す。
【図４２】ピクセルセルのフォトダイオード内の電圧電位をリセットする追加のトランジスタを有するＡＰＳピクセルセル（アクティブピクセルセンサ）のブロック図を示す。
【発明を実施するための形態】
【００１８】
同じ参照番号は、同じまたは同様の要素、すなわち、同じまたは同様の機能及び／または特性を有する要素を指す。
【００１９】
表１は、ビット段数の関数としての近似ステップ数を示す。
表２は、典型的な完全放射体または白色ＬＥＤのコヒーレンス長を示す。
表３は、高出力ＬＥＤ（ラクセオンＫ２）のデータ［Ｌｕｘ０５］を示す。
表４は、図２９の図のゼロクロッシングを計算する例を示す。
表５は、（シミュレーションを参照して部分的に演算された）白色光干渉計ＳｏＣのパラメータを示す。
【００２０】
図３９Ａ及び図４２に基づいて、本発明の諸態様についてさらに以下に説明する。
【００２１】
図３９Ａは、出力１０２、光センサ１１０、出力ノード１０４、蓄電装置１２０、及び切り替えユニット１３０を有するピクセルセル１００の一態様のブロック図である。
【００２２】
光センサ１１０は、放射線に応じて測定電流を生成するように設計される。光センサは、電界効果トランジスタ内のフォトダイオード構造または感光性ダイオード構造であってもよく、または一般に感光性ＰＮ接合であってもよい。
【００２３】
光センサの感度及び光センサ内の電荷生成のレベルは、放射線に依存し、ＰＮ接合、フォトダイオード、または電界効果トランジスタの動作点を介して影響され得る。
【００２４】
光センサは、連続動作モードまたは積分動作モードで動作することができる。連続動作モードでは、放射線によって生成される電荷は、光センサ内でリセットされない。したがって、電荷によって影響されるＰＮ接合の光電圧は、放射線の傾向及び放射線から生じる測定電流、例えば、感光性電界効果トランジスタのドレイン電流に応じて連続して変化する。積分動作モードでは、放射線によって生成される電荷ひいてはＰＮ接合にある光電圧も、放射線の測定が行われる前にリセットされる。積分動作モードでは、光センサ内の電荷は、測定時間τｉｎｔにわたって蓄積または積分され、この測定時間の終わりに、蓄積された電荷に対応する測定電流、例えば、感光性電界効果トランジスタのドレイン電流を生成する。感光性電界効果トランジスタまたは感光性ＰＮ接合を有する電界効果トランジスタの態様について、さらに詳細に以下に説明する。
【００２５】
蓄電装置１２０は、インプリントモードまたは蓄積モードとも称され得る第１の動作モードでは、例えば、出力ノード１０４または別の電流パス（破線参照）を介して光センサ１１０の測定電流を受け取るように設計され、第１の動作モードと第２の動作モードとで切り替えることができる。第１の動作モードでは、蓄電装置は、第１の測定電流に応じて、蓄電装置を通して電流を印加できるように設計される。電流、ここでは測定電流の印加は、電流の蓄積とも称される。測定電流の電流強度及び測定電流の電流方向の両方を蓄積することができる。出力モードとも称され得る第２の動作モードでは、蓄電装置１２０は印加電流を保持するように選択される。
【００２６】
蓄電装置の一例は蓄電セルであり、これはＳＩセルと略されもする。蓄電セルは電流源トランジスタを有し、電圧値が荷電され、ソース電流またはドレイン電流は、この電圧値で電流源トランジスタを通って流れ、この電流の電流強度及びフロー方向または符号は、蓄積または事前に印加された電流の電流強度及びフロー方向または符号に対応する。第２の動作モードまたは出力モードでは、ストレージキャパシタまたはストレージキャパシタンスは、荷電電圧、ひいては電流源トランジスタのゲート電位を、蓄積モード中に達した電圧に保持し、ソース電流またはドレイン電流も電流源トランジスタを通って流れるように働き、この電流は、外部から事前に付与または印加された電流に対応する。
【００２７】
光センサ及び特に放射線感応性電界効果トランジスタについて図１８及び図１９を参照してさらに説明し、蓄電セルについて図１１及び図１２を参照してさらに説明する。
【００２８】
図３９Ａに示すピクセルの態様では、光センサ１１０によって生成された測定電流は、第１の動作モードにおいて蓄電装置に印加され、第２の動作モードにおいて、測定電流をオフに切り替えた後であっても、測定電流に対応する印加電流を生成する。
【００２９】
切り替えユニット１３０は、光センサ１１０の測定電流及び蓄電装置１２０によって印加された電流を同時に出力ノード１０４に結合するように設計される。例えば、第１の測定サイクルにおいて、蓄積モードで、光センサ１１０の第１の測定電流ＩＤＰｈ１を蓄電装置１２０に印加することができ、第２の測定サイクルにおいて、光センサ１１０は第２の測定電流ＩＤＰｈ２を生成し、第２の測定電流ＩＤＰｈ２は、第２の測定電流と、第１の測定サイクルの測定電流ＩＤＰｈ１に対応する印加電流ＩＭ１との読出しサイクルにおいて、出力ノード１０４に結合され、それにより、切り替えユニット１３０がさらに出力ノード１０４を出力１０２に結合したとき、２つの電流、すなわち、第１及び第２の測定電流の差分が、出力ノード１０４及び出力１０２において形成される。
【００３０】
代替の態様では、切り替えユニット１３０を、蓄電セルが、結合のタイプに応じて、例えば、同じまたは逆の符号を有する印加電流を出力するように、蓄電装置１２０の印加電流のみを出力ノード１０４に付与するか、またはそれに出力１０２を結合するように設計することができる。
【００３１】
一般的に表現すれば、制御回路１３０を、光センサ１１０の測定電流ＩＤＰｈのみを出力ノード１０４及び出力１０２に結合し、蓄電装置１２０の印加電流ＩＭのみを出力ノード１０４及び出力１０２に結合し、または光センサ１１０の測定電流及び蓄電装置１２０の印加電流の両方を同時にノード１０４に結合し、出力１０２において出力するように設計することができる。結合のタイプに応じて、電流は次に加算または減算される。
【００３２】
図３９Ａに示すピクセルセルは、電流ベース及び電荷ベースで動作することができる。
【００３３】
電流ベースの動作モードまたは電流ベースの信号処理では、特定の遷移プロセスを除き、出力１０２における出力の持続時間は、何の役割も果たさない。これは、出力１０２に送られる電流強度が、測定量または測定情報としてそれ自体さらに処理されるためである。したがって、測定電流及び／または印加電流が出力１０４に結合されたときの出力ノード１０４の電圧電位も、付随的な役割を果たす。これは、測定電流及び印加電流が、出力１０２でのピクセルセルの遷移及び出力後、出力ノード１０４の元の電圧電位から無関係になるため、すなわち、電流または電流強度がこの理由によりわずかにしか影響されないためである。
【００３４】
一方、電荷ベースの動作モードまたは電荷ベースの信号処理では、時間τｏｕｔ中での測定電流及び／または印加電流は、出力ノード１０４及び出力１０２に結合され、情報は、電流強度及び電流フローの持続時間の両方、すなわち電荷にあり、これは、出力において電流によって時間τｏｕｔ以内に出力される。電荷ベースの動作モードでは、測定電流及び／または印加電流を出力モード１０４に結合する前の電圧電位が本質的に重要である。これは、電荷ベースの信号処理中、出力電荷が、光センサ及び／または蓄電装置に結合される前の出力ノード１０４の電位またはそれによるオフセットによって影響されるためである。
【００３５】
電荷ベースの動作中、電流ベースの動作とは対照的に、測定電流及び／または印加電流を出力ノード１０４及び出力１０２に結合する持続時間を変更することにより、信号の重み付け、増幅、または減衰を行うことができる。
【００３６】
したがって、電流ベース及び電荷ベースのピクセルセルという両方の可能性により、ピクセルセルそれ自体内でのアナログ信号処理、例えば、差分の形成または電流もしくは電荷の反転を行うことが可能である。
【００３７】
図３１Ａ及び図３１Ｂにより、図３９Ａによる電荷ベース及び電流ベースのピクセルセルの態様をより完全に後に取り上げる。
【００３８】
図３９Ｂは、図３９Ａによるピクセルの動作方法の一態様のフローチャートを示すものであり、第１の測定サイクルにおける放射線の第１の測定と第２の測定サイクルにおける第２の測定との差分値が形成される。
【００３９】
ピクセルセルの動作方法１６０は、第１の測定サイクルにおいて、放射線に応じて光センサ１１０によって第１の測定電流ＩＤＰｈ１を生成すること（１６２）を含む。蓄電装置１２０に電流ＩＭ１を印加すること（１６４）が、第１の測定電流ＩＤＰｈ１に応じて第１の動作モードで行われて、第２の動作モードにおいて印加電流ＩＭ１が得られる。第１の測定電流の印加（１６４）は、例えば、出力ポイント１０４または別の電流パスを介して行われ、例えば、切り替えユニット１３０または別のユニットを通して制御することができる。第１の測定電流が蓄電装置に蓄積された後、光センサから減結合され、光センサが、第２の測定サイクルにおいて、放射線に応じて第２の測定電流ＩＤＰｈ２を生成すること（１６６）が続く。この間、第２の動作モードでの印加電流は、蓄電装置によって保持されるか、またはさらに蓄積される（１６８）。ステップ１７０において、光センサ１１０及び蓄電装置１２０は、出力ノードに結合されて、出力ノード１０４において、第２の測定電流ＩＤＰｈ２と第１の測定電流ＩＤＰｈ１に対応する印加電流ＩＭ１との差分を形成する。さらに、出力電流１０４は、出力１０２に結合される（１７２）。
【００４０】
図３９Ａによるピクセルセル及び図３９Ｂによるピクセルセルの動作方法の態様により、ピクセルセル内でのピクセルセルの２つの連続した測定値（測定電流）の時間差分の形成または差分の形成が可能である（アナログ差分形成）。動作モード（電流ベースまたは電荷ベース）に応じて、電流の差分は、電流ベースの動作モードで生成されるか、または電流の差分に基づいて、電荷の対応する差分が出力１０２において生成される。
【００４１】
図３９Ｃは、測定サイクルにおいて生成された測定値が、出力ノード及び出力を介して読出しサイクル中に蓄積され解放される、図３９Ａによるピクセルの動作方法の一態様のフローチャートを示す。
【００４２】
方法１８０は、測定サイクルにおいて、放射線に応じて光センサ１１０が測定電流ＩＤＰｈを生成すること（１８２）を含む。ステップ１８４において、電流ＩＭが、動作モードにおいて測定電流ＩＤＰｈに応じて蓄電装置１２０に印加され、第２の動作モードにおいて、印加電流ＩＭを出力ノード１０４に記録できるように、印加電流ＩＭを保持する。ステップ１８４において、蓄電装置１２０は、出力ノード１０４に結合されて、印加電流を出力ノードに供給する。この態様において、印加電流は、出力ノード１０４に対して逆の符号または逆のフロー方向で付与される。最後に、ステップ１８６において、出力ノード１０４は出力１０２に接続される。
【００４３】
図３９Ａによるピクセルセル及び図３９Ｃによるピクセルセルの動作方法の態様により、電流強度及び電流方向を参照して、放射線に応じて測定電流を蓄積すると共に、出力に対して逆の符号、すなわち逆の方向でそれを読出しサイクルにおいて出力することが可能になる。動作モード（電流ベースまたは電荷ベース）に応じて、次に、反転測定曲線が、電流ベースの動作モードで出力され、または対応する反転電荷量が、反転測定曲線に基づいて出力１０２に出力される。
【００４４】
図３９Ａないし図３９Ｃによるさらなる態様を、例えば、図３１Ａ及び図３１Ｂを参照して後述する。
【００４５】
図４０は、アナログ振幅変調信号を使用して包絡線の最大の位置を決定する方法２００の一態様のフローチャートである。
【００４６】
方法２００は、振幅変調信号を走査して、アナログ走査値シーケンスを生成すること（２０２）及びアナログ差分値シーケンスを生成すること（２０４）を含み、アナログ差分値シーケンスのうちのアナログ差分値は、アナログ走査値シーケンスのうちの２つの連続したアナログ走査値の差分に基づく。アナログ差分値は、デジタル化ステップ２１０においてデジタル化されて、デジタル差分値シーケンスを生成する。ステップ２２０において、デジタル差分値シーケンスに基づいて、包絡線の最大の位置が決定される。
【００４７】
方法の一態様では、振幅変調信号は時間的に振幅変調された信号であってよく、これは、例えば、白色光干渉法において、ピクセルセルのピクセル信号、例えば、電流、電荷、または電圧のアナログ時間経過を走査することによって生成される。
【００４８】
方法の別の態様では、振幅変調信号は、空間的に振幅変調された信号であってよく、これは、例えば、いくつかの隣接するピクセルセルのアナログピクセル信号、例えば、電流、電荷、または電圧の同時走査中に生成される。
【００４９】
白色光干渉法についてさらに後述する。そこでは、白色光干渉法中に生成される振幅変調ピクセル信号の包絡線の最大に基づいて、測定中の物体の表面点の高さに関する結論を導き出すことができる白色光干渉法について説明する。
【００５０】
最大の位置を決定する方法２００の一態様によれば、最大の位置の決定は、デジタル差分値シーケンスのゼロクロッシングシーケンス数の決定に基づく。さらなる態様によれば、ゼロクロッシング数の決定中、デジタル差分値シーケンスの部分のみが検討される。デジタル差分値シーケンスのこの部分は、シーケンスのうちの、上限閾値よりも大きいか、または下限閾値よりも小さな値の差分値の第１のデジタル差分値から始まる。ゼロクロッシング数の決定に検討されるデジタル差分値シーケンスの部分の終わりは、上限閾値よりも大きいか、または下限閾値よりも小さな値のデジタル差分値シーケンスのうちの最後のデジタル差分値によって決まる。次に、ゼロクロッシングシーケンスの中間ゼロクロッシングの位置として、包絡線の最大の位置を決定することができる。すなわち、包絡線の最大の位置は、ゼロクロッシングシーケンスの中間ゼロクロッシングの位置に対応する。
【００５１】
上限閾値及び下限閾値は両方とも正または負の値であってよく、または上限閾値が正の閾値であり、かつ下限閾値が負の閾値であってもよい。
【００５２】
方法の一態様によれば、デジタル化は、アナログ差分値シーケンスの対応するアナログ差分値またはそれを事前にデジタル化したものが、上限閾値よりも小さく、かつ下限閾値よりも大きい場合、第１の値（例えば、“０”）がデジタル差分値シーケンスのデジタル値に割り当てられ、アナログ差分値シーケンスの対応するアナログ差分値またはそれを事前にデジタル化したものが、上限閾値よりも大きい場合、第２の値（例えば、“＋１”）がデジタル差分値シーケンスのデジタル値に割り当てられ、アナログ差分値シーケンスの対応するアナログ差分値またはそれを事前にデジタル化したものが下限閾値よりも小さい場合、第３の値（例えば、“−１”）がデジタル差分値シーケンスのデジタル値に割り当てられるように、アナログ差分値シーケンスに基づいてデジタル差分値シーケンスを生成することを含む。
【００５３】
方法の別の態様によれば、デジタル化は、アナログ差分値を事前にデジタル化して、第１のデジタル差分値シーケンスを生成すること、及び第１のデジタル差分値シーケンスに基づいて、デジタル差分値シーケンスとして第２のデジタル差分値シーケンスを生成することを含み、第１の差分値シーケンスの対応するデジタル差分が、上限デジタル閾値よりも小さく、かつ下限デジタル閾値よりも大きい場合、第１の値（例えば、“０”）が第２のデジタル差分値シーケンスのデジタル値に割り当てられ、第１の差分値シーケンスの対応するデジタル差分値が、上限デジタル閾値よりも大きい場合、第２の値（例えば、“＋１”）が第２のデジタル差分値シーケンのデジタル値に割り当てられ、第１の差分値シーケンスの対応するデジタル差分値が下限デジタル閾値よりも小さい場合、第３の値（例えば、“−１”）が第２のデジタル差分値シーケンスのデジタル値に割り当てられる。
【００５４】
一態様によれば、方法は、第２のデジタル差分値シーケンスに基づいて第３のデジタル差分値シーケンスを生成することを含み、第１の値（“０”）が第３のシーケンスの第１のデジタル差分値に割り当てられ、第１の値が第３の差分値シーケンスのデジタル差分値に割り当てられない（“０に等しくない”）場合、第２のシーケンスのシーケンス内の対応するデジタル差分の値が、第３の差分値シーケンスのデジタル差分値に割り当てられ、第１の値（“０”）が、シーケンス内の第３のデジタル差分値シーケンスの差分値に対応する第２のデジタル差分値シーケンスのデジタル差分値に割り当てられた場合、第２のシーケンスの先行するデジタル差分値の第２のデジタル差分値シーケンスのデジタル差分値が、第３のデジタル差分値シーケンスの差分値に割り当てられる。
【００５５】
方法のさらなる態様は、ゼロクロッシング、すなわち直接ゼロクロッシングが検出され、かつ／または２つの連続した間接ゼロクロッシングが検出された場合、第３の差分値シーケンス及びカウンタの増大に基づいて、ゼロクロッシングを直接かつ／または間接的に検出することを含むと共に、第３の差分値シーケンスの最初のゼロクロッシング及び最後のゼロクロッシングを基準にして中間位置を有する第３の差分値シーケンスのデジタル差分値を決定すること、及び中間位置を有する第３の差分値シーケンスのデジタル差分値の位置に基づいて、振幅変調信号の平均の位置を決定することを含む。
【００５６】
包絡線の最大の位置を決定する方法の別の態様によれば、デジタル差分値シーケンスは、アナログ走査値シーケンスから直接形成することもできる。対応する方法は、まず、振幅変調信号を走査して、アナログ走査値シーケンスを生成することを含む。次に、第１のデジタル差分値シーケンスが、アナログ走査値シーケンスから生成され、デジタル差分値シーケンスのうちのデジタル差分値は、２つの連続したアナログ走査値の差分に基づく。第１のデジタル差分値シーケンスに基づいて、次に、第２のデジタル差分値シーケンスが生成され、第２のデジタル差分値シーケンスのデジタル値には、第１の差分値シーケンスの対応するデジタル差分値が上限デジタル閾値よりも小さく、かつ下限デジタル閾値よりも大きい場合、第１の値、例えば“０”が割り当てられ、第１のデジタル差分値シーケンスの対応するデジタル差分値が上限デジタル閾値よりも大きい場合、第２のデジタル差分値シーケンスのデジタル値には、第２の値、例えば“＋１”が割り当てられ、第１のデジタル差分値シーケンスの対応するデジタル差分値が下限デジタル閾値よりも小さい場合、第３の値“−１”が第２のデジタル差分値シーケンスのデジタル値に割り当てられる。
【００５７】
他の態様を参照して述べたように、アナログ走査値シーケンスは、振幅変調信号、例えば、白色干渉法での振幅変調輝度信号のアナログの電流、電荷、または電圧値のシーケンスであり得る。
【００５８】
数ある中でも特に、包絡線の最大の位置を決定する方法２００のさらなる態様について、「変形１」及び「変形２」を参照して後述する。
【００５９】
本発明の一態様によれば、図３９Ａによるピクセルセル１００を使用して、白色干渉法において、振幅変調輝度信号を走査することができる。
【００６０】
ピクセルセルを駆動する方法１６０によれば、振幅変調輝度信号のアナログ差分値シーケンスを生成すること（２０４）は、ピクセルセル１００それ自体内で行うこともできる。すなわち、時間走査及び時間差分形成が行われる。
【００６１】
ピクセルセル１００を駆動する方法１８０によれば、２つの異なる、例えば隣接するピクセルセルのアナログ走査値を記憶し、互いから差し引いて、差分値の空間走査及び空間シーケンスを生成することができる。
【００６２】
図４１Ａは、比較する装置３１１０と、始動させる装置３１２０と、演算する装置３１３０とを有する容量性要素ＣＬ１の電荷量ＱＰｉｘを決定する装置の一態様のブロック図である。
【００６３】
比較する装置３１１０は、容量性要素ＣＬ１の電圧ＶＰｉｘを基準電圧Ｖｃｏｍｐと比較する。基準電圧Ｖｃｏｍｐは、正または負の電圧であってよく、または０Ｖのゼロ電圧であってもよい。
【００６４】
装置３１３０は、電荷を容量性要素ＣＬ１に供給／から除去（３１２２）するように設計される。演算する装置３１３０は、電荷の供給／除去３１２２及び電圧３１１２の比較に基づいて、容量性要素ＣＬ１の電荷ＰＰｉｘを演算または決定するように設計される。
【００６５】
比較する装置３１１０は、容量性要素の電圧ＶＰｉｘ及び基準電圧Ｖｃｏｍｐが入力に付与され、比較に応じて依存性差分信号を出力し、任意選択的に増幅もする（３１１２）、電圧比較器であることができる。
【００６６】
電荷を供給／除去させる装置３１２０は、一定電流強度の電流を出力する電流源、特定の電流強度及び持続時間の電荷パケットを出力するパルス電流源、または電荷ポンプであることができる。これらの可能性について後の説明においてさらに詳細に取り上げる。
【００６７】
装置３１００の一態様によれば、電圧を比較する装置３１１０は、容量性要素の電圧ＶＰｉｘが基準電圧よりも大きいか、それとも小さいかを決定するように設計され、電荷を供給／除去する装置３１３０は、容量性要素ＣＬＩの電圧ＶＰｉｘと基準電圧Ｖｃｏｍｐとの差分がより小さくなるように、いずれの電圧が大きいかの決定に応じて容量性要素ＣＬＩから電荷を除去し／容量性要素ＣＬＩに電荷を供給するように設計される。例えば、容量性要素の電圧ＶＰｉｘが基準電圧Ｖｃｏｍｐよりも大きい場合、始動させる装置３１２０は、負の電荷を供給して、容量性要素ＣＬＩの電圧ＶＰｉｘを低減すると共に、それにより、２つの電圧の差分を低減する。これは、基準電圧が正の電圧電位を有するか、負の電圧電位を有するか、それともゼロ電位を有するかということから独立している。容量性要素の電圧ＶＰｉｘが基準電圧Ｖｃｏｍｐよりも小さい場合、この状況はしかるべくして逆になる。この場合、始動させる装置３１２０は、負の電荷を除去して、容量性要素の電圧ＶＰｉｘを増大させる。これも、基準電圧Ｖｃｏｍｐの電圧電位から独立している。
【００６８】
別の態様によれば、フィードバックする装置が、比較する装置の前の出力信号からの比較する装置の出力信号または比較結果３１１２の符号の変化を検出するように設計される。これは、例えば、差分信号３１１２を連続して辿り、ゼロクロッシングを検出することによってアナログベースで行ってもよく、または前の比較の符号をバイナリもしくはデジタル値として記憶し、それを、これもまたバイナリもしくはデジタル形態で利用可能な実際の比較の符号と比較することによってデジタルベースで行ってもよい。
【００６９】
電荷の供給／除去を始動させる装置３１２０が一定電流強度の連続電流を解放し、フィードバックする装置３１３０が差分信号３１１２の傾向を辿る一態様によれば、容量性要素ＣＬＩに供給される電荷量／容量性要素ＣＬＩから除去される電荷量は、例えば、連続電流の電流強度を介して、電荷供給／除去の開始から差分信号のゼロクロッシングの時間までの時間を測定するタイマによって決定することができる。電荷供給／除去前の容量性要素の電荷量ＱＰｉｘは、供給／除去されるべき合計電荷量３１２２に対応し、符号のみが異なる。容量性要素ＣＬ１の電荷ＱＰｉｘを決定する精度は、ゼロクロッシングから、またはゼロクロッシングの検出から時間測定の計算までの反応時間並びに始動装置の電流強度が決定される精度によって決まる。
【００７０】
始動させる装置３１２０が電荷パケットを生成する、装置３１００の一態様では、装置３１００は、一定の電荷量を有する電荷パケットを除去／供給し、または可変電荷量を有する電荷パケットを除去／供給するように設計される。電荷パケットの電荷量は、すでに説明したように、電荷パケットの電流強度及び電荷パケットの持続時間によって定義される。
【００７１】
一定電荷量の電荷パケットの供給／除去中、例えば、デジタルカウンタによって電荷パルス数をカウントし、電荷パケットの電荷量で乗算することによって容量性要素ＣＬ１の電荷量ＱＰｉｘを決定することができる。このような解決策は、しかるべくして、カウント式アナログ／デジタル変換または増分式アナログ／デジタル変換とも称され得る。
【００７２】
電荷パケットの電荷量が、システム内で決定される基準電荷量または基準電荷量の倍数である場合、このカウント値は、デジタル形態での電荷ＱＰｉｘを表し、例えば、同じ基準電荷量に関する他のデジタルカウント値を使用して、デジタルシステム内でさらに処理し、比較または処理することができる。このような一態様によれば、装置３１００は、フィードバック装置３１３０が、容量性要素ＣＬ１の電荷に対応するデジタル値３１３２を決定するように設計される電荷アナログ／デジタル変換器を提供する。
【００７３】
始動装置３１２０が、可変電荷量で電荷パケットを除去／供給するように設計される装置３１００の代替の態様によれば、フィードバック装置３１３０は、異なる電荷パケットの電荷量及び対応する電荷量で除去／供給される電荷パケット数に基づいて電荷ＱＰｉｘを決定する。ここでも、実際の電荷は、基準電荷量の倍数としてデジタル形態３１３２で生成され、さらなる処理のためにデジタル値３１３２として送信することができる。
【００７４】
装置３１００による別の態様は、バイナリ逐次近似を使用する電荷ベースのアナログ／デジタル変換であり、電荷パケットは、最大の電荷量を有する電荷パケットから始まり、最大の電荷量の次に大きな電荷量を有する電荷パケットの供給／除去に順次続くバイナリステップ電荷量で容量性要素に供給／から除去される。電荷供給／除去の始動装置３１２０も、電荷決定中に、バイナリステップ最高電荷量の電荷パケットから始まり、バイナリステップ最高電荷量の次に大きなバイナリステップ電荷量で次の段の電荷パケットを供給／除去する等のように設計される。フィードバック装置３１３０は、バイナリステップ電荷量に対応するデジタル値を加算または減算して、容量性要素ＣＬ１の電荷に対応するデジタル値３１３２を決定するように設計される。
【００７５】
装置３１００の別の態様によれば、始動装置３１２０は、第１の電荷量の電荷パケットから一般に始まり、符号変化が検出されるまでは同じ電荷量を有する電荷パケットを供給／除去し、符号変化が検出されると、第１の電荷量よりも小さい第２の電荷量の電荷パケットを供給／除去する等のように設計することができる。このような解決策は、しかるべくして「続く／連続したアナログ／デジタル変換の結合または混合」とも称され得る。フィードバック装置３１３０は、電荷量に対応するデジタル値を加算または減算して、容量性要素ＣＬ１の電荷に対応するデジタル値３１３２を決定するように設計される。
【００７６】
「カウント式電荷アナログ／デジタル変換」、「バイナリ連続電荷アナログ／デジタル変換」、及び「カウント／連続結合電荷アナログ／デジタル変換」について、少数の例によって以下に説明する。電荷ＱＰｉｘに対応する３ビットデジタル値３１３２が決定対象である。容量性要素ＣＬ１の電荷ＱＰｉｘは、基準電荷の４．９倍に対応する。以下の例でのよりよい判読性のために、この電荷が基準電荷の２倍または２倍の逆数に対応する場合、電荷“±２”と言う。したがって、この例での電荷ＱＰｉｘは、しかるべくして値“４．９”を有する。
【００７７】
「カウント式電荷アナログ／デジタル変換」の一態様では、始動装置３１２０は、電荷を供給／除去して、電荷パケット“±１”を生成するように設計される。電荷“＋４．９”の符号がまず決定され、この場合、正すなわち「＋」であり、次に、例えば、一定電荷の電荷パケットであり、決定された符号に対して逆の符号を有する電荷パケット“−１”が供給／除去され、デジタルカウンタが対応する値“＋１”だけ増分される。カウンタ状態は“＋１”であり、容量性要素ＣＬ１の残留電荷は“＋３．９”である。したがって、符号の変化は検出されず、次のステップにおいて、同じ符号を有する一定電荷パケット、ここでは“−１”が供給／除去され、デジタルカウンタが対応する値“＋１”だけ増分される。結果として、カウンタ状態は“＋２”になり、容量性要素ＣＬ１の残留電荷は“＋２．９”である。したがって、符号の変化は検出されず、次のステップにおいて、再び、同じ符号を有する一定電荷パケット、ここでは“−１”が供給／除去される。結果として、カウンタ状態は“＋３”になり、容量性要素ＣＬ１の残留電荷は“＋１．９”である。したがって、符号の変化は検出されず、次のステップにおいて、再び、同じ符号を有する一定電荷パケット、ここでは“−１”が供給／除去される。結果として、カウンタ状態は“＋４”になり、容量性要素ＣＬ１の残留電荷は“＋０．９”である。したがって、符号の変化は検出されず、次のステップにおいて、同じ符号を有する一定電荷パケット、ここでは“−１”が供給／除去される。結果として、カウンタ状態は“＋５”になり、容量性要素ＣＬ１の残留電荷は“−０．１”である。したがって、符号の変化が検出され、変換が中断される。すなわち、電荷パケットはこれ以上、供給／除去されない。最後のカウンタ状態“＋５”が、電荷ＱＰｉｘに対応し、電荷ＱＰｉｘを表すデジタル値３１３２である。言い換えれば、決定中の電荷の最後のカウンタ状態に対応する、符号の変化が検出されるまで、同じ符号の一定電荷量が供給／除去される。
【００７８】
「バイナリ連続電荷アナログ／デジタル変換」の一態様では、電荷を供給／除去する装置は、バイナリステップ電荷量、例えば、“±４”、“±２”、及び“±１”で電荷パケットを解放するように設計される。まず、この態様では、電荷ＱＰｉｘの符号は固定され“＋４．９”、最大のバイナリステップ電荷量及び決定された符号とは逆の符号を有する電荷パケット、この場合、“−４”が供給／除去される。それに従って、カウンタが“＋４”だけ増やされる。結果として、カウンタ状態は“＋４”になり、容量性要素ＣＬ１の残留電荷は“＋０．９”である。したがって、符号の変化は検出されず、同じ符号を有する次に低いバイナリ電荷量の電荷パケット、この場合、“−２”が供給／除去され、それに従って、カウンタは“＋２”だけ増やされる。結果として、カウンタ状態は“＋６”になり、容量性要素ＣＬ１の残留電荷は“−１．１”である。したがって、符号の変化が検出され、次のステップにおいて、逆の符号を有する、次に小さな、またはここでは最も小さい電荷量の電荷パケット、この場合、“＋１”が供給／除去され、それに従って、カウンタは“−１”だけ減じられる。結果として、カウンタ状態は“＋５”になり、容量性要素ＣＬ１の残留電荷は“−０．１”である。最小電荷パケットの供給／除去の後、変換は終了する。最後のカウンタスペースが、決定中の電荷ＱＰｉｘのデジタル値３１３２をなし、ここでは“＋５”である。
【００７９】
「カウント／連続結合電荷アナログ／デジタル変換」の一態様では、装置３１２０は、電荷を供給／除去して、例えば、電荷パケット“±４”及び“±１”を生成するように設計される。変換の開始時に、“＋４．９”の電荷ＱＰｉｘの符号が決定され、決定された符号とは逆の符号を有する最大電荷量の電荷パケット、この場合、“−４”が供給／除去され、それに従って、カウンタは“＋４”に増やされる。結果として、カウンタ状態は“＋４”になり、容量性要素ＣＬ１の残留電荷は“＋０．９”である。したがって、符号の変化は検出されず、それに従い、同じ電荷量及び同じ符号の電荷パケット、この場合、“−４”が供給／除去され、それに従ってカウンタが“＋４”だけ上昇する。結果として、カウンタ状態は“＋８”になり、容量性要素ＣＬ１の残留電荷は“−３．１”である。したがって、符号の変化が検出され、次のステップにおいて、逆の符号を有さない、次に小さな電荷量の電荷パケット、この場合、“＋１”が供給／除去され、それに従ってカウンタは“−１”だけ減じられる。結果として、カウンタ状態は“＋７”になり、容量性要素ＣＬ１の残留電荷は“−２．１”である。したがって、符号の変化は検出されず、同じ電荷量及び同じ符号の別の電荷パケット、この場合、“＋１”が供給／除去され、それに従ってカウンタは“−１”だけ減じられる。結果として、カウンタ状態は“＋６”になり、容量性要素ＣＬ１の残留電荷は“−１．１”である。したがって、符号の変化は検出されず、それに従って同じ電荷量及び同じ符号の別の電荷パケット、この場合、“＋１”が供給／除去され、カウンタは“−１”だけ減じられる。結果として、カウンタ状態は“＋５”になり、容量性要素ＣＬ１の残留電荷は“−０．１”である。一態様によれば、４つの電荷パケット“±１”のさらなる電荷供給／除去は、次に高い、または前の電荷ステップ“±４”の電荷量に対応するため、変換はここで終了する。最後のカウンタ状態は、決定中の電荷ＱＰｉｘのデジタル値３１３２、すなわち“＋５”となる。
【００８０】
代替の態様では、同じ電荷量の電荷パケットの供給／除去の数は、次に高い電荷量によって定義される数に制限されず、符号の変化が検出されるまで、電荷パケットはさらに供給される。したがって、この態様によれば、同じ電荷量及び同じ符号の電荷パケット、この場合、“＋１”が供給／除去され、カウンタは“−１”だけ減じられる。結果として、カウンタ状態は“＋４”になり、容量性要素ＣＬ１の残留電荷は“＋０．９”である。ここでも、最後のカウンタ状態は決定中の電荷ＱＰｉｘのデジタル値３１３２をなすが、この場合、“＋４”である。
【００８１】
言い換えれば、デジタル範囲でのアナログ電荷供給／除去に対応する加算または減算により、電荷ＱＰｉｘのデジタル値３１３２が決定される。
【００８２】
容量性要素ＣＬ１の電荷ＱＰｉｘの決定精度は、電荷ＱＰｉｘの決定中に供給／除去される最小電荷量に依存する。最小電荷パケットが小さいほど、容量性要素ＣＬ１の電荷ＱＰｉｘをより精密に決定することができる。
【００８３】
「カウント式電荷アナログ／デジタル変換器」は、電荷の供給／除去に電流源または電荷ポンプのみを必要とし、カウンタを介しての実施が簡単である。しかし、そのため、大きな電荷値、それに対応して多くの電荷パケットひいては電荷供給／除去の多くのステップまたは繰り返しが必要とされ、全体のアナログ／デジタル変換にかかる時間が長くなる。
【００８４】
「バイナリ連続電荷アナログ／デジタル変換」では、必要とされるステップ数は、デジタル電荷値が有する位置の数と同数であるが、それに対応して、対応する電荷量を供給／除去できるように、多くの異なる電荷源も必要とする。
【００８５】
最後に提示された変形では、連続アナログ／デジタル変換に必要とされる異なる電流源はより少ないが、カウント式アナログ／デジタル変換と比較して、異なる電流源の数に応じて、最大ステップの数が大幅に低減される。
【００８６】
容量性要素の電荷量ＱＰｉｘを決定する装置３１００に対するさらなる態様が後のセクションにおいて続けられる。
【００８７】
本発明の別の態様によれば、演算する装置３１３０は、電荷を供給／除去する装置３１２０を制御する（３１３４）ように設計される。容量性要素の電荷ＱＰｉｘが決定される方法に応じて、装置３１３０は、連続した電荷供給／除去を停止させ、それを通して、始動させる装置３１２０が開始され、装置３１２０が電荷パケットを除去するか、それとも供給するか、いつそれを行うか、電荷量電荷パケットが有する電荷量、及びこの電荷パケットが供給されるか、それとも除去されるか、すなわち、電荷パケットがいずれの「符号」を有するかを制御する。
【００８８】
図４１Ｂは、容量性要素ＣＬ１の電荷量ＱＰｉｘを決定する方法３１６０の一態様のフローチャートである。
【００８９】
方法３１６０は、容量性要素ＣＬ１の電圧ＶＰｉｘを基準電圧Ｖｃｏｍｐと比較すること（３１６２）を含み、それにより、図４１Ａによる電荷量を決定する装置３１００を参照してすでにさらに説明したように、電荷３１２２を容量性要素ＣＬ１に供給／から除去させ（３１６４）、電荷供給／除去３１２２及び電圧の比較３１１２に基づいて容量性要素ＣＬ１の電荷ＱＰｉｘを演算する（３１６６）。
【００９０】
図４１Ｃは、比較する装置３１１０及び電荷を供給／除去する装置３１２０を有する、回路ノード３２０２を所定の電圧ＶＰｉｘＲｅｆに設定する装置３２００の一態様を示す。
【００９１】
比較する装置３１１０は、回路ノード３２０２の電圧を基準電圧Ｖｃｏｍｐと比較するように設計される。始動させる装置３１２０は、比較３１１４により、回路ノード３２０２の電圧が所定の電圧ＶＰｉｘＲｅｆに対して所定の関係を有することが示されるまで、電荷を回路ノードに供給／から除去するように設計される。所定の関係を有することが示される場合、ＶＰｉｘＲｅｆまたはＶｃｏｍｐは、図５を参照して後にさらに説明するように、比較装置または設定装置によって生じるオフセット電圧を除いて対応することができる。こういったオフセット電圧を無視して、回路ノード３２０２を所定の電圧に設定する装置３２００の一態様は、回路ノードを基準電圧Ｖｃｏｍｐに設定するように設計される。
【００９２】
ノード３２０２は、容量性要素であってもよく、または容量性要素の電圧ＶＰｉｘが所定の電圧ＶＰｉｘＲｅｆに対して所定の関係を有するまで、容量性要素、容量性要素を所定の電圧ＶＰｉｘＲｅｆに設定するように設計された設定する装置、もしくは電荷を容量性要素に供給／から除去する装置に結合されてもよい。図４１Ａによる態様を参照した説明は、しかるべくして図４１Ｃによる態様に対しても当てはまり、回路ノード３２０２を所定の電圧に設定するために、電荷量ＱＰｉｘが決定される必要がないか、それとも決定されるかという点及びノード３２０２を所定の電圧ＶＰｉｘＲｅｆに設定するために、ノード３２０２の電圧が基準Ｖｃｏｍｐと比較されるという点で異なる。
【００９３】
設定する装置のさらなる態様では、これは、演算装置１３０と同様の制御機構１３０を有することができ、制御機構１３０は、始動装置を制御するが、上述したように、電荷自体を決定しない。容量性要素の電荷量を決定する装置３１００も、容量性要素の電圧を所定の電圧に設定するように設計される。これは、基準電圧Ｖｃｏｍｐとの比較により、容量性要素の電圧が基準電圧に対して所定の関係を有するまで、電圧が電荷の供給／除去によって補償されるためであり、この場合、所定の関係は、電荷供給／除去に使用される最小電荷パケットの電荷量に依存する。
【００９４】
言い換えれば、今説明したように、また図４１Ａに関するコメントにおいて説明したように、第２のノード３２０２の電圧が所定の電圧ＶＰｉｘＲｅｆに設定される精度は、供給／除去される電荷パケットのサイズに依存する。回路ノード３２０２の電圧を所定の電圧に設定することは間接的に、電荷供給及び１つまたは複数の符号の変化の結果として行われる。回路ノードを所定の電圧に設定した結果には、回路ノードの差分と基準電圧Ｖｃｏｍｐとの残余誤差が含まれるが、これは知られているか、定義可能であるか、または最小電荷パケットの最小電荷量によって設定することができる。
【００９５】
図４１Ｄは、回路ノード３２０２を所定の電圧ＶＰｉｘＲｅｆに設定する方法３２６０のフローチャートを示す。方法３２６０は、回路ノード３２０２の電圧３２０４を基準電圧Ｖｃｏｍｐと比較すること（３１６２）及び比較３１１４により、回路ノード３２０２の電圧３２０４が所定の電圧ＶＰｉｘＲｅｆに対して所定の関係を有することが示されるまで、電荷を回路ノード３２０２に供給／から除去すること（３２６４）を含む。
【００９６】
図４１Ｅは、図４１Ｃからの要素を有し、回路ノード３２０２を所定の電圧ＶＰｉｘＲｅｆに設定する装置３２００’の一態様を示し、図４１Ｃとは対照的に、内部容量性要素３２４０及びドライバ段３２４２をさらに有する。
【００９７】
図４１Ｅによれば、回路ノード３２０２はドライバ段３２４２の出力に結合され、容量性要素３２４０はドライバ段３２４２の入力に結合される。始動させる装置３１２０は、電荷３１２２を、ノード３２０２に直接ではなく、容量性要素１２４０に供給／から除去させるように設計される。
【００９８】
図４１Ｅによる装置は、回路ノード３２０２の電圧３２０４を一定に保持すること、または例えば回路ノードを基準電圧トランスデューサとして容量性要素または異なる電圧電位を有するノードに結合する間に起こり得る電荷流出から独立して構成されることを可能にする。
【００９９】
ドライバ段３２４２及び容量性要素３２４０を有する図４１Ｅによる装置の態様について、図５を参照して後にさらに説明する。
【０１００】
図４１Ｆは、回路ノード３２０２を所定の電圧ＶＰｉｘＲｅｆに設定する方法３２６０´の一態様のフローチャートである。
【０１０１】
方法３２６０´は、回路ノード３２０２の電圧３２０４を基準電圧Ｖｃｏｍｐと比較すること（３１６２）を含み、回路ノード３２０２は、ドライバ段３２４２の出力に結合され、容量性要素３２４０は、ドライバ段３２４２の入力に結合される。方法３２６０´は、比較３１１４により、回路ノード３２０２の電圧３２０４が所定の電圧ＶＰｉｘＲｅｆに対して所定の関係を有することが示されるまで、電荷を容量性要素３２４０に供給／から除去するステップ（３２６４´）も含む。
【０１０２】
図４１Ｇは、図４１Ａを参照して説明したような、容量性要素ＣＬ１の電荷量ＱＰｉｘを決定する装置３３００の一態様を示し、図４１Ｃと同様の容量性要素ＣＬ１を所定の電圧ＶＰｉｘＲｅｆに設定する装置３２００をさらに有する。
【０１０３】
装置３３００は、電荷決定モードとも称される第１の動作モードにおいて、図４１Ａ及び１０１Ｂの態様により、容量性要素ＣＬ１の電荷ＱＰｉｘを演算するか、または容量性要素ＣＬ１の電荷ＱＰｉｘをアナログもしくはデジタル値３１３２として出力し、リセットモードとも称される第２の動作モードにおいて、容量性要素ＣＬ１の電圧を所定の電圧ＶｃｏｍｐもしくはＶＰｉｘＲｅｆに設定するように設計される。
【０１０４】
第１の動作モードまたは電荷決定モードでは、容量性要素ＣＬ１の電荷ＱＰｉｘを決定するために、電荷ＱＰｉｘが、すでに説明したように、電荷決定中に供給／除去される最小電荷パケットによって定義される精度以内で決定されるまで、電荷３１２２が供給／除去される。電荷ＱＰｉｘの粗い決定で十分な用途、例えば、１段閾値決定のみが個々の電荷パケットによって行われる用途では、残留電荷は容量性要素ＣＬ１に残り、これは、続く電荷決定を歪ませるか、またはこのような決定にとって無視できないものであり得る。これは、続く電荷決定が粗い電荷決定のみであるか、または細かい電荷決定のみであるかに関係なく当てはまる。
【０１０５】
前のように電荷決定を行うために使用されたものと同じ機能要素により、容量性要素ＣＬ１の電圧が所定の電圧に対応することが示されるまで、電荷を供給／除去装置する装置３１２０を制御する制御機能内の容量性装置３１１０、始動装置１１２０、及び任意選択的に装置３１３０も使用して、容量性要素ＣＬ１の電圧または残留電荷を、定義された電圧または定義された電荷にリセットすることができる。
【０１０６】
電荷の決定による暗黙的なリセットとは対照的に、残留電荷または残留電圧のリセット中、カウンタはもはや必要なく、電荷決定の結果のさらなる信号処理と並列して行うことができる。
【０１０７】
図４１Ｈは、容量性要素ＣＬ１の電荷量ＱＰｉｘを決定する方法３３６０の一態様の電荷フロー、図４１Ｂによる電荷量を決定する方法３１６０のステップ、及び図４１Ｄによるキャパシタ要素を所定の電圧に設定する方法のステップを示す。
【０１０８】
特に、方法３３６０は、容量性要素ＣＬ１の電圧ＶＰｉｘを基準Ｖｃｏｍｐと比較するステップ（３１６２）及び電荷を容量性要素ＣＬ１に供給／から除去するステップ（３１６４）を含む。ステップ３１６６、電荷の供給／除去３１２２及び電圧の比較３１１２に基づいて、容量性要素ＣＬ１の電荷ＱＰｉｘが演算される。さらに、方法３１６０は、比較により、容量性要素ＣＬ１の電圧が所定の電圧に対応することが示されるまで、容量性要素ＣＬ１の電圧を基準電圧Ｖｃｏｍｐと比較すること、及び電荷を容量性要素ＣＬ１に供給／から除去させるステップ（３２６４）により、容量性要素ＣＬ１を所定の電圧ＶＰｉｘＲｅｆに設定することを含む。
【０１０９】
図４１Ｉは、容量性要素ＣＬ１、第１の電荷生成器３４１０、第２の電荷生成器３４２０、電荷生成器制御機構３４３０、及び容量性要素ＣＬ１の電荷量ＱＰｉｘを決定する装置３１００、３３００を有する、電荷ベースで信号を処理する装置３４００の一態様のブロック図を示す。
【０１１０】
第１及び第２のセンサ３４１０、３４２０は第１または第２の電荷量を生成する第１及び第２の装置とも称され得、例えば、図３９Ａによるピクセルセル１００であり得る。さらに可能な電荷生成器は、測定中の量に応じて対応する電荷量を生成する能動センサ及び／または受動センサであり、電荷量は、これら電荷生成器によって出力することができる。
【０１１１】
しかし、電荷生成器は、所与の読出し時間τｏｕｔ中に印加電流を出力する、すなわち、印加電流に応じて電荷を出力する蓄電装置１２０であってもよい。
【０１１２】
この印加電流は、ピクセルセル１００でのように測定電流に端を発することができるが、一般に、装置３４００を使用してさらに処理されるために、印加電流の形態で記憶された情報であってもよい。
【０１１３】
容量性要素ＣＬ１は、ラインＬ１のラインキャパシタンスであってもよく、または追加の容量性要素、例えば、キャパシタであってもよく、この場合、合計キャパシタンスＣＬ１は、ラインＬ１のラインキャパシタンスとキャパシタから得られる。
【０１１４】
電荷生成器制御機構３４３０は、第１のみもしくは第２のみまたは両方を同時にラインＬ１または容量性要素ＣＬ１に結合するように設計することができる。電荷生成器制御機構３４３０は、トランジスタスイッチを有して、第１及び第２の電荷生成器３４１０、３４２０をラインＬ１に結合することができるが、代替の結合要素を有してもよい。
【０１１５】
電荷生成器制御機構３４３０は、第１の結合要素３４３２を有して、第１の電荷生成器３４１０をラインＬ１に結合すると共に、第２の結合要素３４３４を有して、第２の電荷生成器３４２０をラインＬ１に結合する。電荷ベースの信号処理中、第１及び第２の電荷生成器３４１０、３４２０の電荷は、同時に読み出されて、ラインまたは容量性要素ＣＬ１に加えられてもよく、または連続して、もしくは部分的にのみ同時に、すなわち、時間オフセットを有して読み出されて、ラインまたは容量性要素ＣＬ１に加えられてもよい。電荷ベースで信号を処理する装置のさらなる態様は、反転要素を有して、例えば、第１及び／または第２の電荷生成器３４１０、３４２０において逆の符号を有する電荷または対応する電流を出力し、第１の電荷生成器３４１０及び第２の電荷生成器３４２０の電荷の減算を達成することもできる。電荷または電流を反転させる１つの可能性は、図３９Ａを参照してすでに説明した蓄電装置であり、蓄電装置は、蓄電セル３４１０または３４２０の出力と対応する結合中に逆の符号を有する印加電流を出力する。
【０１１６】
読出し時間Ｔｏｕｔを変更することにより、特に、一定電流を生成する電荷生成器３４１０、３４２０において、読出し時間Ｔｏｕｔを２倍にすることにより、２倍の電荷量または信号を達成できるように電荷生成器３４１０、３４２０の出力も重み付けすることができる。
【０１１７】
例えば、ピクセルセル１００が第１及び／または電荷生成器３４１０、３４２０として使用される場合、２つの測定サイクルからの電流または電荷の差分は、ピクセル３４２０、３４３０において直接形成し、結合要素３４３２または３４３４を介してラインに送信し、例えば、決定装置３１００、３３００を介して、ピクセルセルの個々の差分電荷量を決定することができる。しかし、代替として、差分電荷を容量性要素ＣＬ１の他の電荷と共に加算して、対応する合計電荷を決定してもよい。
【０１１８】
容量性要素ＣＬ１の電荷量ＱＰｉｘを決定する装置は、例えば、態様３１００（図４１Ａ参照）または態様３３００（図４１Ｇ参照）に従って実施することができる。
【０１１９】
図４１Ａ及び１０１Ｇを参照して先に説明したように、決定する装置３１００、３３００は、電荷量ＱＰｉｘを表すアナログ値またはデジタル値３１３２を出力するように設計することができる。
【０１２０】
したがって、図４１Ｋによる態様は、ラインＬ１または容量性要素ＣＬ１への別個の結合及び／または共通結合を介して、かつ／または電荷生成器３４１０、３４２０それ自体内で、電荷生成器３４１０、３４２０のアナログ電荷に対してアナログ信号処理を実施する（加算、減算、及び異なる電荷生成器の、例えば、隣接セルの空間差分を形成するための荷電等）。例えば、ピクセル自体内で差分を形成するピクセルセル１００の態様を参照のこと。これは、異なる回路内での２つの連続した電荷または電流の加算または蓄電装置による信号の反転も可能にする。
【０１２１】
電荷量ＱＰｉｘを決定する装置３１００、３３００の実施態様及び電荷が表す値の出力３１３２のタイプ（アナログまたはデジタル）に応じて、図４１Ｉによる態様は、アナログ信号処理またはアナログ／デジタル混合信号処理を実施する。
【０１２２】
これから独立して、信号処理の第１の段階は、アナログ領域においてである：
電荷生成器−並列またはピクセルセル−並列（例えば、電荷生成器内での差分形成または電荷生成器内での反転）あるいはライン−並列（電荷ベースで信号を処理するいくつかの並列装置３４００を有する電荷ベースで信号を処理する装置内でのライン毎の加算、減算、電荷生成器の重み付け）。
【０１２３】
デジタル化は、電荷または情報の全体的な信号処理をより効率的に行うことができるように、第２の処理段階においてのみ行われる。これについては白色光干渉法の例を参照して後述する。
【０１２４】
図４１Ｊは、容量性要素ＣＬ１、第１の電荷生成器３４１０、第２の電荷生成器３４２０を有する電荷ベースで信号を処理する方法３４６０のフローチャートである。
【０１２５】
電荷ベースで信号を処理する方法３４６０では、第１のステップ３４６２において、第１の電荷生成器及び／または第２の電荷生成器は、容量性要素ＣＬ１に結合され、ステップ３１６０において、容量性要素ＣＬ１の電荷量ＱＰｉｘが決定される。電荷量を決定するステップ３１６０は、容量性要素ＣＬ１の電圧ＶＰｉｘを基準電圧Ｖｃｏｍｐと比較するステップ３１６２、電荷を容量性要素ＣＬ１に供給／から除去させるステップ３１６４、及び電荷の供給／除去及び電圧ＶＰｉｘの比較に基づいて容量性要素ＣＬ１の電荷ＱＰｉｘを演算するステップ３１６６を含む。
【０１２６】
図４１Ｋは、出力ノード３４１２を有する第１の電荷生成器３４１０と、出力ノード３４２２を有する第２の電荷生成器３４２０とを有する、電荷ベースで信号を処理する装置３５００の別の態様のブロック図である。第１の電荷生成器及び第２の電荷生成器３４１０、３４２０は、それぞれの出力ノード３４１２、３４２２に、指定された時間中、電荷または電流を出力するように設計される。第１及び／または第２の電荷生成器３４１０、３４２０の一例は、ピクセルセルの出力ノード１０４が出力ノード３４１２または３４２２に対応するピクセルセル１００である。しかし、代替として、電荷ベースで信号を処理する装置３４００を参照して説明したように、他の電荷生成器を使用してもよい。
【０１２７】
装置３５００は、第１のラインＬ１、第２のラインＬ２、及び電荷生成器制御機構３４３０も有して、第１の電荷生成器３４１０の電荷出力ノード３４１２及び／または第２の電荷生成器３４２０の出力ノード３４２２を第１のライン及び／または第２のラインに結合する。
【０１２８】
電荷生成器制御機構３４３０は、第１の電荷生成器３４１０を第１のラインに結合するための第１の回路要素３４３２、第２の電荷生成器３４２０を第１のラインに結合するための第２の回路要素３４３４、第１の電荷生成器３４１０を第２のラインに結合するための第３の回路要素３４３６、及び第２の電荷生成器３４２０を第２のラインＬ２に結合するための第４の回路要素３４３８を有する。
【０１２９】
第１のラインＬ１は、装置３４００を参照して説明したように、第１の容量性要素ＣＬ１を形成するか、または容量性要素ＣＬ１に結合される。第２のラインＬ２は、回路ノード３２００を形成するか、または回路ノード３２００に結合される。
【０１３０】
第５の回路要素３５０２を介して、容量性要素ＣＬ１、Ｌ１、回路ノード３２０２、またはラインＬ２を比較する装置３１１０に結合することができる。装置３１１０は、容量性要素ＣＬ１の電圧ＶＰｉｘを基準電圧Ｖｃｏｍｐを有する第２のラインＬ２の電圧３２０４と比較するように設計される。
【０１３１】
電荷を供給／除去３１２２する装置３１２０は、第６の回路要素３５０４を介して容量性要素ＣＬ１、Ｌ１、第２の容量性要素、または内部容量性要素３２４０に結合して、電荷を容量性要素ＣＬ１または内部容量性要素３２４０に供給するか、または除去することができる。
【０１３２】
電荷決定モードとも称され得る第１の動作モードにおいて、第５の回路要素３５０２は、第１の容量性要素ＣＬ１を比較する装置３１１０に結合し、第６の回路要素３５０４は、電荷を容量性要素ＣＬ１に供給／から除去させる装置３１２０に結合する。この電荷決定モードでは、容量性要素ＣＬ１、比較する装置３１１０、供給／除去する装置３１２０及び演算する装置３１３０が、例えば、図４１Ａを参照して説明したように、容量性要素ＣＬ１の電荷量ＱＰｉｘを決定する装置３１００、３３００を形成する。
【０１３３】
較正モードとも称され得る第２の動作モードでは、第５の回路要素３５０２は、第２のラインＬ２を比較する装置３１１０に結合し、第６の回路要素３５０４は、供給／除去する装置３１２０を内部容量性要素３２４０に結合する。この較正モードでは、第２のラインＬ２または切り替えノード３２０２、比較する装置３１１０、電荷を供給／除去する装置３１２０、内部容量性要素３２４０、及びドライバ段３２４２が、図４１Ｅを参照して説明したように、回路ノードまたはラインＬ２を所定の電圧ＶＰｉｘＲｅｆに設定する装置３２００´を形成する。代替として、回路ノードまたはラインを設定する装置３１００は装置３５００内で使用されてもよい。
【０１３４】
装置３４００に対する装置３５００の特徴及び違いについて、さらに以下に説明する。
【０１３５】
第１及び／または第２の電荷生成器３４１０、３４２０を、電荷生成器回路３４３０または第１及び第２の回路要素３４３２、３４３４を介して第１のラインＬ１または容量性要素ＣＬ１に結合して、第１及び／または第２の電荷生成器３４１０、３４２０の出力ノード３４１２または３４２２に付与された電荷を容量性要素ＣＬ１に出力できることについては、図４１Ｉを参照し、装置３４００を参照してすでに説明した。電荷決定モードでは、装置３５００は、次に、容量性要素ＣＬ１の電荷ＱＰｉｘを決定し、そのアナログまたはデジタル値３１３２を決定するように設計される。
【０１３６】
しかし、装置３５００は、電荷生成器の出力ノードの基準として第２のラインＬ２を所定の電圧ＶＰｉｘＲｅｆに設定するようにさらに設計される。第１の電荷生成器３４１０及び第２の電荷生成器３４２０の出力ノード３４１２、３４２２が、第３及び第４の回路要素３４３６、３４３８を介して第２のラインＬ２に結合される場合、出力ノード３４１２、３４２２も所定の電圧電位ＶＰｉｘＲｅｆに設定される。これは、較正モードまたは電圧リセットモードとも称され得る。
【０１３７】
図３９Ａのピクセルセルを参照して説明したように、ピクセルセルの出力ノードの電圧電位は無視できなかった。これは、さもなければ、電荷の決定精度に悪影響を及ぼす、定義されていない電荷オフセットまたは電圧オフセットが存在するためである。ラインＬ２を所定の電圧に設定する装置は、電荷生成器制御機構３４３０と共に、回路センサまたは回路センサの出力ノードを定義された電圧電位に設定して、電荷ベースの信号処理の精度を増大させることができる。第２のラインＬ２を指定電位ＶＰｉｘＲｅｆに設定することは、例えば、規則正しい間隔で実行して、寄生の影響及びそれに関連する第２のライン上の電圧変化を補償することができる。
【０１３８】
追加の要素である内部容量性要素３２４０及びドライバ段３２４２により、ラインＬ２を所定の電圧電位ＶＰｉｘＲｅｆに設定し、ラインＬ２をこの電圧電位に固定することが可能になる。これは、ドライバ段３２４２が、第２のラインＬ２を電荷生成器の１つまたは複数の出力ノードに結合する間、第２のラインＬ２に接続された電荷フローが、内部容量性要素またはその電圧が略変わらないままであるように、内部容量性要素またはその電圧を変化させない、または影響しないようにするためである。したがって、異なる電荷生成器のいくつかの出力ノードを電圧電位ＶＰｉｘＲｅｆに設定することが可能である。
【０１３９】
図４１Ｋは、電荷決定モードの装置３５００を示し（回路要素３５０２、３５０４の位置を参照）、この場合、第１の電荷生成器３４１０内の電荷を容量性要素ＣＬ２にロードし、それを介して第１の電荷生成器の電荷を決定するために、第１の電荷生成器３４１０の出力ノード３４１２は、第１のラインＬ１に結合され、第２のラインＬ２から減結合されている。第２の電荷生成器３４２０は、図４１Ｋに従って設定される。すなわち、第２の電荷生成器３４２０の出力ノード３４２２の電圧は、第２の回路要素３４３４を第１の電荷の出力ノード３４２２から減結合し、第２のラインＬ２の第４の回路要素３４３８を出力ノード３４２２に結合することによって所定の電位ＶＰｉｘＲｅｆに設定される。したがって、第２の回路要素３４３４（減結合）及び第４の回路要素３４３８（結合）の回路要素位置は、第２の電荷生成器３４２０内のリセットモードとも称され得る。同じことが第１の電荷生成器にも当てはまる。第１の回路要素３４３２（結合）及び第３の回路要素３４３６（減結合）の回路要素位置は、第１の電荷生成器の読出しモードとも称され得、同じことが第２の電荷生成器にも当てはまる。
【０１４０】
１つまたは複数の電荷生成器は、電荷ベースで信号を処理する装置３５００内の第１のラインＬ１に同時に結合することができ、１つまたは複数の電荷生成器を第２のラインＬ２に結合することができる。各電荷生成器またはその出力ノードは通常、リセットモードでは、電荷が電荷生成器の出力モードに送られて、読出しモードで読み出されて処理されるか、または電荷を決定する前に、所定の電圧ＶＰｉｘＲｅｆに設定される。電荷生成器の出力ノードの設定またはリセットは、順次行うことができる。個々の電荷生成器の電荷が個々に決定される信号処理中、電荷生成器、ここでは第１の電荷生成器３４１０から電荷を読出すか、またはその電荷を決定することができ、その間、個々の電荷生成器の電荷シーケンスの方向において次の電荷生成器、図４１Ｋでは、例えば、第２の電荷生成器３４２０を所定の電圧電位に同時に設定して、次のサイクルでの第２の電荷生成器３４２０の電荷の読み出しに対して準備することができる。
【０１４１】
信号処理のタイプ（個々のセルまたはいくつかのセルの電荷の信号処理）に応じて、１つまたは複数の他の電荷生成器が読み出されている間に、個々のまたはいくつかのセルを同時に所定の電圧に設定することができる。
【０１４２】
図４１Ｉを参照して説明したことと同様に、電荷ベースで信号を処理するいくつかの装置３５００を並列で使用して、１つまたは複数の電荷生成器の電荷を並列して決定することができる。電荷ベースの信号処理のいくつかの並列装置に結合可能ないくつかのピクセルセルを有するイメージセンサの一例について、図４において説明する。
【０１４３】
この場合、電荷生成器制御機構３４３０は、別個の回路であってもよく、または電荷生成器内に集積してもよく、例えば、第１の電荷生成器３４１０内の第１の回路要素３４３２及び第３の回路要素３４３６並びに第２の電荷生成器３４２０内の第２の回路要素３４３４及び第４の回路要素３４３８であってもよい。
【０１４４】
電荷ベースで信号を処理する装置３５００の別の態様について、図４及び図５を参照して説明する。
【０１４５】
電荷ベースで電荷を処理する装置３５００を参照する別の態様によれば、第２のラインＬ１の電圧は、第１のラインＬ１または容量性要素ＣＬ１の電圧に連続して設定するか、またはそれを辿ることもできる。第２のラインを第１のラインの電圧に設定する装置により、第１のＬ１または容量性要素ＣＬ１の電荷ＱＰｉｘの電荷変換中の第１のラインＬ１の電圧は、第１のラインＬ１の実際の電圧に連続して調整され、それにより、電荷変換の終了後、第２のラインＬ２は、第１のラインＬ１の電圧に対応する電圧を有し、したがって、電荷生成器の出力ノードも、第１のラインの電圧に対応して設定することができる。第２のラインＬ２を第１のラインＬ１の電圧に設定することは、例えば、高精度オペアンプによって行うことができ、オーバーシュートを回避するために、電荷の第１のラインＬ１または容量性要素ＣＬ１への供給／からの除去よりも高速で行われる。
【０１４６】
図４１Ｌに、第１の電荷生成器３４１０、第２の電荷生成器３４２０、第１のラインＬ１、第２のラインＬ２を有する、電荷ベースで信号を処理する方法３５６０の一態様のフローチャートを示し、第２のラインＬ２はドライバ段３４２４の出力に結合され、内部容量性要素３４２０はドライバ段３４４２の入力に結合される。
【０１４７】
方法３５６０は、第２のラインを所定の電圧ＶＰｉｘＲｅｆに設定する方法３２６０を含み、第２のラインを設定することは、第２のラインＬ２の電圧３２０４を基準電圧Ｖｃｏｍｐと比較するステップ（３１６２）と、比較により、第２のラインの電圧が所定の電圧に対応することが示されるまで、電荷を内部容量性要素３２４０に供給／から除去するステップ（３１６４）を含む。
【０１４８】
さらに、方法３５６０は、第１の電荷生成器３４１０の出力ノード３４１２及び／または第２の電荷生成器３４２０の出力ノード３４２２を第１のライン（Ｌ１：ＣＬ１）に結合して、１つまたは複数の出力ノードまたはライン上の電荷生成器から電荷を出力すること（３５６２）を含む。
【０１４９】
方法３５６０は、第１のラインＬ１の電荷量ＶＰｉｘを決定する方法３１６０も含み、電荷量を決定することは、以下のステップ、すなわち、第１のラインＬ２１の電圧ＶＰｉｘを比較するステップ（３１６２）を含み、電荷量を決定することは、以下のステップ、すなわち、第１のラインＬ１の電圧ＶＰｉｘを基準電圧Ｖｃｏｍｐと比較するステップ（３１６２）と、電荷を第１のラインに供給／から除去させるステップ（３１６４）と、電荷の供給／除去及び電圧の比較に基づいてに電荷ＶＰｉｘを演算するステップ（３１６６）とを含む。
【０１５０】
図４２は、ハーフトーン記憶装置及び電圧出力ＶＯｕｔを有する能動ピクセルセル４００の一態様の回路図を示す。図４２は、普通の４トランジスタＡＰＳピクセルセルに対して、追加の第２のリセットトランジスタＴＲｅｓ２を有する５トランジスタＡＰＳピクセルセル４００を示す。
【０１５１】
図４２は、光センサＤＰｈ、第１のトランジスタかつ読出しトランジスタＴＲｅａｄ、第２のトランジスタかつ第１のリセットトランジスタＴＲｅｓ、第３のトランジスタＴＳＦ、第４のトランジスタ、すなわち選択トランジスタＴＳｅｌ、及びピクセルセルＶＯｕｔの出力を有する５トランジスタＡＰＳピクセルセル４００を示し、ソースフォロアとして接続された第３のトランジスタＴＳＦのゲートは、ゲートキャパシタンスまたはキャパシタンス要素Ｃを形成する。５トランジスタＡＰＳピクセルセル４００は、バイアス電流源ＩＢｉａｓＳＦも有する。光センサは、電荷または電流ベースのピクセルの光センサの場合と同様に説明されたように、感光性の第５のトランジスタＴＲｅｓ２のｐｎ接合であってもよく、例えば、電界効果トランジスタであってもよい。
【０１５２】
フォトダイオードＤＰｈは、放射線に応じて光センサの両端に電圧ＶＰｈを生成するように設計される。フォトダイオードの陰極は、第１のトランジスタＴＲｅａｄを介してゲート接続またはゲートキャパシタンスＣに結合して、光センサの両端の電圧ＶＰｈをゲートキャパシタンスＣに移すことができる。ゲート接続またはゲートキャパシタンスＣは、第１のリセットトランジスタとも称され得る第２のトランジスタＴＲｅｓの陽極にも接続されて、ゲートキャパシタンスの電圧を定義された電圧にリセットできるようにする。第３のトランジスタＴＳＦは、ゲート電圧すなわちゲートキャパシタンスＣの電圧−例えば、ゲートキャパシタンスにあり、測定放射線ＶＰｈに依存する電圧−及び第３のトランジスタ内のソース出力ＴＳＦ，Ｓへのソース電流ＩＳから独立して、電圧ＶＳＦ，Ｓを生成するように設計される。ソース電流ＩＳは一定である、バイアス電流源ＩＢｉａｓＳＦによって定義される。この電流により、第３のトランジスタＴＳＦのゲートソース電圧が設定され、それにより、ソース接続ＴＳＦ，Ｓの電圧ＶＳＦ，Ｓは、ゲート接続の電圧を辿る。ソース接続ＴＳＦ，Ｓは、第４のトランジスタＴＳｅｌを介してピクセルセルの出力に結合して、ゲートキャパシタンスにある電圧、例えば、ＶＰｈに依存し、ひいては放射線の関数としての電圧ＶＯｕｔを出力において生成することができる。第５のトランジスタＴＲｅｓ２のソース接続も、フォトダイオードＤＰｈの陰極に結合され、フォトダイオードの両端の電圧ＶＰｈを定義された基準電圧にリセットできるようにする。
【０１５３】
ピクセルセル４００の動作の態様について以下に取り上げる。まず、第１のトランジスタＴＲｅａｄがブロックされ、第５のトランジスタＴＲｅｓ２のフォトダイオードＤＰｈが、定義されたリセット電圧にリセットされる。第３のトランジスタＴＳＦのゲートキャパシタンスＣの電圧が、第２のトランジスタＴＲｅｓによって定義された電圧にリセットされる。この後、第１の測定サイクルにおいて、第１のトランジスタＴＲｅａｄがブロックモードに切り替えられた状態で、第１の測定サイクルの放射線に応じて、光センサＤＰｈの両端に第１の電圧ＶＰｈ１が生成される。定義された時間の測定または照射後、第１のトランジスタＴＲｅａｄが通じるように接続された状態で、第３のトランジスタＴＳＦのゲートキャパシタンスＣへの第１の電圧ＶＰｈ１の転送が行われて、第１の電圧ＶＰｈ１がゲートキャパシタンスＣに記憶される。第２の測定サイクルに備えて、次に、第１のトランジスタＴＲｅａｄがブロックされ、フォトダイオードＤＰｈが、第５のトランジスタＴＲｅｓ２によってリセットされる。第２の測定サイクルにおいて、第１のトランジスタＴＲｅａｄがブロックモードに切り替えられた状態で、次に、第２の測定サイクル内の放射線に応じて、光センサＤＰｈ両端に第２の電圧ＶＰｈ２が生成される。読出しサイクルにおいて、ゲートキャパシタンスＣに記憶された第１の電圧ＶＰｈ１及び第３のトランジスタのソース出力ＴＳＦのソース電流ＩＳ１に応じて、電圧ＶＳＦ、Ｓ１が生成され、第３のトランジスタＴＳＦのソース出力ＴＳＦ，Ｓが、第４のトランジスタＴＳｅｌを介してピクセルセルの出力に結合されて、ピクセルセルの出力に、第１の放射線または第１の電圧ＶＰｈ１に依存する電圧ＶＯｕｔ１を出力する。電圧ＶＯｕｔ１は、例えば、さらなる処理のために外部キャパシタに記憶することができる。電圧の出力後、第４のトランジスタＴＳｅｌがブロックされる。第２の電圧ＶＰｈ２を第３のトランジスタＴＳＦのゲートキャパシタンスＣに送る前に、第３のトランジスタＴＳＦのゲートキャパシタンスＣの電圧は、第２のトランジスタＴＲｅｓによって定義されたリセット電圧にリセットされる。第３のトランジスタのゲートキャパシタンスＣの第２の電圧ＶＰｈ２をリセットした後、第１のトランジスタＴＲｅａｄが通じるように接続された状態で、ＴＳＦは転送されて、ここで、第２の電圧ＶＰｈ２がゲートキャパシタンスＣに記憶される。第３の測定サイクルに備えて、第１のトランジスタＴＲｅａｄをブロックし、フォトダイオードＤＰｈが、第５のトランジスタＴＲｅｓ２によってリセットされ、第３の測定サイクルにおいて、第１のトランジスタＴＲｅａｄがブロックするように接続された状態で、光センサＤＰｈの両端の第３の電圧ＶＰｈ３を第３の測定サイクルの放射線の関数として生成することができる。読出しサイクルにおいて、これもまたゲートキャパシタンスに記憶された第２の電圧ＶＰｈ２、第３のトランジスタＴＳＦのソース出力ＴＳＦ，Ｓ、及び第３のトランジスタのソース出力ＴＳＦ，Ｓのソース電流ＩＳ２応じて、電圧ＶＳＦ、Ｓ２が生成され、第３のトランジスタ（ＴＳＦ）のソース出力ＴＳＦ，Ｓが、第４のトランジスタＴＳｅｌを介してピクセルセルの出力に結合されて、ピクセルセルの出力に第２の放射線または第２の電圧ＶＰｈ２に依存する電圧ＶＯｕｔ２を送る。電圧ＶＯｕｔ２は、第２のキャパシタの電圧ＶＯｕｔ１と同様に、さらに処理されるために、例えば、差動アナログ／デジタル変換器に付与されて、差分ＶＯｕｔ１及びＶＯｕｔ２のデジタル差分値を生成するために、一時的に記憶することができる。第２の測定サイクルからの第２の電圧ＶＰｈ２の出力が、ゲートキャパシタンスＣに事前に記憶された第１の電圧ＶＰｈ１の出力のように、同じ読出しサイクル、例えば第１の読出しサイクル内で行われる。第２の読出しシステムにおいて、第２の電圧ＶＰｈ２と同様に、ゲートキャパシタンスＣにまだ記憶されており、第３の測定サイクルにおいて生成され、光センサに付与された第３の電圧ＶＰｈ３を使用して、第２及び第３の電圧を連続して読出し、差動アナログ／デジタル変換器で差分ＶＯｕｔ２及びＶＯｕｔ３のデジタル差分値を生成することができる。
【０１５４】
ピクセルセル４００の態様では、１つのみのリセット電圧がピクセルセルの出力ＶＯｕｔにおいて測定されて、ノイズ抑制のために、このリセット電圧がピクセルセルの出力ＶＯｕｔにおいて続けて測定された電圧値から差し引かれる既知のピクセルセルとは対照的に、同じピクセルセルの時間的に互いに前後する２つの電圧測定値を決定し、差動アナログ／デジタル変換器を介してその差分を形成することができる。
【０１５５】
普通の電圧ベースのピクセルセルでは、光センサの測定前の相関付けられた二重走査中に、ピクセルセルはリセットされ、測定電圧ＶＰｈが生成される。測定前にリセット電圧の記憶が行われ、同じ読出しサイクル中の測定値の読出しの直前にその読出しが行われる。次に、測定電圧及びリセット電圧は、差動アナログ／デジタル変換器の入力に付与されて、測定電圧とリセット電圧との差分を形成し、それにより、ノイズの割合を低減する。言い換えれば、普通の電圧ベースのピクセルセル及び電圧ベースのピクセルセルを処理するシステムでは、対応するアナログリセット電圧値がアナログ電圧測定値から減算されて、デジタル電圧測定値シーケンスが生成される。ピクセルセルの２つの連続した電圧測定値の差分形成は、このデジタル測定値シーケンスに基づいて行われる。
【０１５６】
電圧ベースのピクセルセル４００の態様は、第２の測定電圧の電圧値が光センサで生成され、次に、読出しサイクルにおいて、第１及び第２の電圧値が連続して第１及び第２のキャパシタに送信され、２つのアナログ電圧値から差動アナログ／デジタル変換器によってデジタル差分値を直接生成する間、ゲートキャパシタンスに第１の測定の電圧値を一時的に記憶することにより、既知のシステムの改良を可能にする。これは、初期測定サイクルにわたって繰り返して、アナログ電圧値シーケンスからデジタル差分値シーケンスを直接形成することができ、ひいてはデジタルエリアの所要計算パワーを低減することができる。
【０１５７】
したがって、ピクセルセル４００の態様は、白色光干渉法に関して説明したように、アナログ振幅変調信号の包絡線の最大の位置を決定する方法に使用することができる。
【０１５８】
電荷ベースのアナログ／デジタル信号処理のさらなる態様について、高速ＤＭＯＳイメージセンサ、電荷ベースの回路、電荷ベースのデータパス、蓄電セル、電荷ベースのアナログ／デジタル装置、電荷ベースのリセットを使用するピクセルセル、並びに白色光干渉法のイメージセンサの例において以下に説明する。
【０１５９】
本発明の一目的は、情報キャリアとして電荷パケットに基づいたアナログ及びアナログ／デジタル混合の信号処理である。電荷は、電流と全く同じように加え、単純に分配することができる。電荷は、抵抗で制限することができるキャパシタンスの関数としてキャパシタの電圧変化をもたらすため、並列にタップすることも可能である。アナログ電流または電圧レベルに加えて、信号は時間にわたって表すこともできる。デジタル信号表現用のインタフェースは、電荷によって両方向において非常によく実施することができる。電流の積分が行われる時間はデジタル的に定義することもでき、または逆に、電荷を連続して細分化またはサイクル内で細分化してもよく、この場合、このために必要とされるサイクルの時間または数が記録される。
【０１６０】
この信号表現の使用は、多くの応用分野において上手く機能する。複雑性の低い回路の要素を高並列度で使用し、寄生構造を信号処理に含め、タイムクリティカルパスから発振プロセスをなくすことにより、限られた消費電力で表面当たりで非常に高い計算パワーを有するアナログ／デジタル混合システムを実施することができる。
【０１６１】
フォトＦＥＴに基づく新しいピクセルセルでは、電荷は、いくつかの場所において情報キャリアとして使用される。リセットは、アナログ制御パルスの幅及び高さのみに依存する特定の電荷量を「ポンピング」することによって行われる。この場合、電流ＣＭＯＳイメージセンサ内の漏れ電流の重要な原因のうちの１つとしての放射線感応性トラフに接続されたトランジスタの切り替えをなくすことができる。輝度信号の出力は、パルス電流として、または列ラインの寄生容量の電荷として行われる。
【０１６２】
電荷ベースの回路を、以下において取り上げる。
【０１６３】
電荷または電気量も、物質の電磁的相互作用の大きさを説明し、常にキャリアに接続される［Ｗｉｋ０６］。電荷の移動は電流と呼ばれる。電荷は、国際単位系においてクーロン単位で記される（１Ｃ＝１Ａｓ）。
【０１６４】
自由に発生する最小の量子は、素電荷（ｑ＝１．６０２×１０−１９Ｃ）である。２つの逆の素電荷があり、電子が負に荷電し、陽子が正に荷電することが確立されている。この固定された割り当てに基づいて、電荷を生成することはできないが、エネルギーの付与によって分離することができるだけである。このプロセスを以下において、電荷生成と呼ぶ。
【０１６５】
情報の伝送中に情報のキャリアとしての電荷の直接的な使用が既知である。例えば、消費者分野での品質的にハイグレードなイメージセンサでは、ＣＣＤセンサ（電荷結合素子）が長年にわたって一般的である。電荷結合素子：電荷の形態での情報輸送に基づく技術は、特にイメージセンサに使用される。土台をなす技術は、非常に好都合なコストで非常に高い歩留まりを達成する特殊で比較的簡易な製造プロセスを特徴とする。他の電荷ベースの技術（電荷領域素子ＣＤＤ：電荷の輸送、分割、及び結合に基づく回路）は、例えば、フィルタ（ＣＤＦ電荷領域フィルタ：電荷の処理の基づくフィルタ）［ＢＳ８４、ＦＫＢＬ９１、Ｆｏｓ９１］は今までのところ、あまり一般的ではない。これは、ＣＣＤ技術でのトランジスタのような能動素子の実装は、容易には可能ではないためである。電荷／デジタル変換器（電荷／デジタル変換器、ＣＤＣ：電荷を直接デジタル信号に変換する変換器）のようなより複雑な構造の集積が示された［ＰＬ９６］が、未だに受け入れられていない。
【０１６６】
応用の第２の重要な分野は、デジタル情報をメモリセルから読み出すことができるダイナミックメモリ（ＤＲＡＭ）である。通常、キャパシタ及び選択トランジスタからなるこれらセルの可能な限り最小の構造を通してのみ、現在実現可能な非常に高い情報密度が可能である。電荷によるアクセスは、この簡易構造の直接的な結果である。ＣＣＤ技術とは対照的に、コストのかかるアナログ・デジタル回路ブロックも可能であり、ＤＲＡＭ技術において必要である。アクセスの最適化は、この分野での研究開発の重要な目的である。標準的なＣＭＯＳプロセスへのＤＲＡＭセルの埋め込みは、より高いパッケージ密度及びより高いアクセス速度を有するＳｏＣの開発において鍵となる要素である［ＩＫ９９、ＭＨＭ＋０５］。重要な側面は、メモリ容量と速度との矛盾の増大である。近年、容量は３年毎に４倍になっているが、メモリ帯域幅は毎年わずか１０％しか上昇していない。メモリをチップに直接集積することにより、非常に待ち時間の低い高並列度の連続アクセスが可能である［ＫＳＷ０１］。
【０１６７】
電荷は、例えば、物理の実験での電離放射線の記録と併せて、測定技術において重要な役割も果たす。いくつかの構成において、いわゆる電荷読出し集積回路（電荷読出し集積回路、ＣＲＩＣ：入力された情報が電荷の形態で存在する回路）［ＧＳＢ９５、ＢＪＢ＋９８］が、データの記録に使用される。
【０１６８】
特殊なソース内での生成から接続リンクを介して受信器まで、チップの電荷によりアナログ情報を伝送するＣＭＯＳ技術でのシステムソリューションは知られていない。このような構成は、いくつかの技術的な利点を提供する。可能な限り低い静的及び動的なパワーロスで高データレートでのアナログ信号伝送を可能にすることができる。配線のＲＬＣ挙動は、関連する容量性負荷を介して直接的な影響を有してはならず、信号移動時間を増大させてはならず、これは、最小レベルの行程によってのみ達成可能である。全伝送リンク、すなわち送信器側及び受信器側の静的電力需要は、最小化されるべきである。例えば、幾何学的形状（ライン幅、間隔、及び長さ）または電気量（閾値電圧）のパラメータのばらつきが伝送挙動に対して及ぼす影響は、可能な限り小さくあるべきである。仮に必要な場合、構造の拡大よりも較正が選ばれるべきである。利用される回路は、標準のＣＭＯＳ技術で実装されるべきである、他のアナログ・デジタルブロックとの簡易結合を可能にする。これら結合を図１に示す。電荷は、情報キャリアとして中央にある。電荷は、異なる複数の信号領域間の中央接続を表す。個々の各領域内で、信号処理は通常通り行うことができる。
【０１６９】
図１は、電荷ベースの信号処理中の信号領域を示す。
【０１７０】
電流と電荷との関係は、移動する、すなわち時間とともに変化する電荷としての電流Ｉの定義から得られる。
【０１７１】
【数１】
2010519825.tif 000003
【０１７２】
但し、
【０１７３】
【数２】
2010519825.tif 000004
【０１７４】
である。
【０１７５】
時間一定電流源の場合、式は
Ｑ＝Ｉｔ
（３）
に簡略化される。
【０１７６】
無限内部抵抗を有する理想的な電流源ＩＱを使用する際の電荷生成のモデルとして、図２に示すパルス電流源が使用される。そのクランプ挙動から、
【０１７７】
【数３】
2010519825.tif 000005
【０１７８】
である。
ＱＯｕｔ＝ＩＱｔＱ
（５）
の生成電荷は、
ｔＱ＝ｔ２−ｔ１
に関して導出することができる。
【０１７９】
図２は、回路要素「理想的なパルス電流源」を示す。
【０１８０】
このインタフェースは、出力信号として電流を送る回路に適する。電荷の定電流への直接変換は、回路の点で困難であり、本明細書では考慮しない。
【０１８１】
電圧と電荷との関係は、下式：
Ｑ＝ＣＶ
（６）
に従ってキャパシタのキャパシタンスを介して存在する。
【０１８２】
フィールドに蓄積される電気エネルギーは、付与される電圧Ｖ及びキャパシタンスＣに比例する。この関係に基づいて、電荷の蓄積は［Ｗｉｋ０６］に述べられている。「キャパシタンス」なる用語は、キャパシタの同義語として回路において頻繁に使用される。電圧ＶＯｕｔによってＱｉｎを表す基本回路を図３に示す。
【０１８３】
図３は、キャパシタの電荷を示す。
【０１８４】
電荷と電圧との線形関係が問題になる場合、電圧から独立したキャパシタンスを使用しなければならない。この典型的な例は、金属−金属線キャパシタ（metal-metal
line capacitor）である。一方、ＭＯＳトランジスタのゲートキャパシタンスは、強い非線形電流−電圧特性を有する。これは、多くの場合、容量が大きいことから、回路要素として使用される。インタフェースの情報フローの方向は、制御機構のタイプによって決まる。電荷は、キャパシタンス上で抵抗タップ（電荷−電圧変換）されてもよく、または低抵抗によって変更されてもよい（電圧−電荷変換）。電荷ポンプは、切り替えられた電圧に基づく電荷源として使用することができる。
【０１８５】
デジタル情報と電荷との関係について以下に説明する。
【０１８６】
デジタル信号から電荷への変換は、直接には行われず、すでに述べた電荷源の入念な制御により、常にバイパス電圧または電流を介して行われる。電荷パケット（電荷パケット、ＣＰ）に基づくデジタル／アナログ変換器（デジタル／アナログ変換器、ＤＡＣ）（ＣＰ−ＤＡＣ）内の電荷パケットは、１つまたは複数のパルス電流源、接続されたキャパシタンス、または電荷ポンプから累積することができる。未知の電荷のデジタル化は、電荷パケットに基づくアナログ／デジタル変換器（ＡＤＣ）（アナログ／デジタル変換器、ＣＰ−ＡＤＣ）と同様の様式で行われる。電荷はまず、キャパシタンスに転送され、次に、既知のサイズの小さな電荷部分を導入することによって相互作用的に補償される。最小化すべき残留電荷のサイズは、キャパシタンスの電圧を「ヌルポイント電圧」、すなわち、測定中の電荷を導入する前のキャパシタンスの両端の電圧と比較することによって決まる。文献に、本発明者等は、「電荷パケットカウント」（ＣＰＣ：電荷パケットカウント：電荷パケットをカウントすることによるアナログ／デジタル変換）という言葉を見つけた［ＮＹＮ＋８７］。
【０１８７】
前のセクションで概略した概念から開始して、集積信号処理及び高いイメージレートを有するいわゆるシステムオンチップ（ＳｏＣ：システムオンチップ）用のイメージセンサ構造がまず、近代のＣＭＯＳ技術（補形金属酸化膜半導体）において提示される。
【０１８８】
その後、ダイナミックレンジ及び読出しレートに対する要件が高い用途用のフォトＦＥＴに基づく電流出力を有するピクセルセルの設計が続けられる。
【０１８９】
最後に、埋め込み高速イメージセンサを有するＳｏＣが、フォトＦＥＴを有する新しいピクセルセルに基づく白色光干渉システムに対してうまく機能する。構造及び回路に加えて、コレログラムイメージデータを高並列度で評価する新しいアルゴリズムもイメージセンサ上に直接示される。
【０１９０】
電荷ベースのデータパスのシステム設計及び構造概念について以下に取り上げる。
【０１９１】
電荷ベースのアナログデータパスを使用するイメージセンサの構造概念を図４に示す。この概略図により、機能の土台をなす方法について、寄生効果を無視して説明する。
【０１９２】
図４は、電荷ベースのアナログデータパスを有するイメージセンサの構造概念を示すものである。
【０１９３】
センサのコアはピクセルセル（１）のマトリックスであり、ピクセルセルは、Ｘ列及びＹ行に配置される。列ｘのすべての出力ピクセルの電荷は、対応する列ライン（２）に加えられる。結果として得られる合計電荷Ｑｘは、有限ラインキャパシタンスに基づいて電圧オフセットＶＣｍｐ，ｘを生じさせる。以下の考察では、符号ＶＣｍｐ，ｘはＱｘのものに等しく、Ｑｘ→０の場合、ＶＣｍｐ，ｘ→０が適用される。行ｙの出力はデジタル行制御機構（３）によって開始され、この行のすべてのピクセルの出力電流源は、長さτＯｕｔ，ｙのパルス中に電流を送信する。この電流は、各ピクセルセルの特定の状況に依存する。電荷分離による入射放射線によって生成される光電流が、時間τＩｎｔ中に、トラフ−フォトＦＥＴのフォトダイオードとして機能する基板ダイオードのキャパシタンスに蓄積される。行ｙ内のピクセルセルの出力電流のサイズは、このロケーションの放射線強度Ｅｅへの第１の近似として、蓄積時間τＩｎｔ，ｙ及び比例係数Ｋｙに比例する。フォトＦＥＴの動作点は、アナログ行制御機構（４）４１０によって行毎に定義される値Ｋｙに含められる。
【０１９４】
電荷Ｑｘのアナログ／デジタル変換は、すべての列に対して並列して行われる。このために、アナログ／デジタル（ＡＤ）部分（５）及びデジタル／アナログ部分（ＤＡ）（６）がそれぞれ提示される。ＡＤ部は、電圧比較器、サイクルの第１の比較結果の状態メモリ、選択ロジック、及びカウンタからなる。ＤＡブロックは、デジタルワードＤＤＡで直接制御される正及び負の電流の１つまたは複数のパルスソースを含む。すべてのＡＤＣは、コマンド入力ＳＣｔｒｌ及びデータ入力ＤＳｅｌを介して外部デジタルプロセス制御機構によって同時に制御される。変換の開始時に、すべての状態メモリ及びカウンタはリセットされる。各変換ステップの第１の部分において、電圧オフセットＶＣｍｐ，ｘの符号が調べられる。ＶＣｍｐ，ｘが変化しない限り、正のＶＣｍｐ，ｘの場合、第２の部分において、負の電荷ＱＤＡ，ｘが出力され、カウンタＤＣｎｔが増分され、負の符号の場合、正のＱＤＡ，ｘが解放され、ＤＣｎｔが減分される。カウンタステップの量及び出力電荷は、変換全体で同じ比率であり、ＤＳｅｌを介して外部から定義される。ＶＣｍｐ，ｘが変換中に変化した場合、これは状態メモリに確立され、この時点から、電荷は解放されず、カウンタ状態も変更されない。この状態では、すべての列において、変換が終了し、デジタル列結果ＤＯｕｔを出力できる状況が達成されている。
【０１９５】
解像度を増大させるために、状態メモリをより小さなＤＣｎｔでリセットした後、プロセスを繰り返すことができる。カウンタの状態は、このために消去されない。
【０１９６】
センサマトリックスを制御する異なる可能性について、いくつかの例により以下に実証する。
【０１９７】
例１：ハーフトーンイメージの読み出し
Ｋｙ、τＩｎｔ，ｙ、及びτＯｕｔ，ｙがすべてのピクセルに対して等しく選択され、マトリックスが、行ｙ＝０から開始されｙ＝Ｙ−１まで線形に上昇して読み出される場合、マトリックス全体のハーフトーンイメージが得られる。同様に、特定の行または行群にアクセスすることも可能である。
【０１９８】
例２：ハーフトーンイメージのいくつかのセルの平均値形成
例１と同じ設定で、いくつかのラインが同時に選択されるか、または変換が、列ライン上のいくつかのラインの出力後にのみ開始される場合、結果はアクティブ化された行の輝度値の和から得られる。このようにして、簡単な空間ローパスフィルタを実行することが可能である。
【０１９９】
例３：出力中のデジタル値との乗算
例えば、デジタルモノフロップ（monoflop）を通して、出力中に行ｙ内の電流パルスの幅τＯｕｔ，ｙを調整することにより、この行のすべての輝度値はτＯｕｔ，ｙまたは土台をなすデジタル値で乗算される。
【０２００】
例４：任意のコアでのハーフトーンイメージの折り畳み
負の値を出力する可能性がある場合、例２と例３とを組み合わせることにより、いくつかの行の直列または同期してのアクティブ化中に、デジタル値の形態の任意のコアでの折り畳みを実施することができる。特に、最高読み出しレートでの全体イメージの折り畳みは興味深い特徴である。
【０２０１】
例５：いくつかの個々のイメージのフィルタリング
いくつかのイメージのフィルタリング、すなわち、列のキャパシタンスに記憶された値を維持しながらの、個々のまたはすべてのピクセルの中間リセット及び一定または可変のτＩｎｔを使用してのフィルタリングも可能である。
【０２０２】
図４による構造では、ピクセルセル（１）はピクセルセル１００であってよく、列ラインは、図４１Ｋによる第１及び第２のラインＬ１及びＬ２であってよく、アナログ／デジタル変換器（５）及びデジタル／アナログ変換器（６）は、図４１Ａまたは図４１Ｋによる電荷量を決定する装置の一態様であってよく、またはピクセルマトリックス全体は、図４１Ｋによる電荷ベースで信号を処理する装置３５００の一態様であってよい。例えば、アナログ／デジタル変換器（５）は、比較する装置３１１０及び演算する装置３１３０の一態様であってよく、デジタル／アナログ変換器（６）は、演算する装置３１３０によって制御される供給／除去させる装置３１２０の態様であってよい。
【０２０３】
電荷ベースのイメージセンサの構造及び機能方法を紹介した後、基本システムパラメータを、基本回路を設計する基準に沿って以下に提示する。実際のイメージセンサの実施態様について、さらに２つの拡張をしなければならない。
【０２０４】
第１の拡張は、ピクセルセルの基本機能に関する。多くの用途において、輝度値を任意の時間にローカルに記憶することが重要である。この機能は、例えば、完全なイメージをフリーズさせてから、連続して解放する（「スナップショット」モード）か、または実際の輝度値から記憶されたリセット値を減算できるようにするために必要とされる（「相関二重サンプリング」：各ピクセルセル内に、リセット後に輝度値が記憶され、読出し時に輝度値からそれを減算できるようにする、イメージセンサ内の方法）。第２の拡張は、列ラインのヌルポイント電圧の基準の準備に関する。これは、読出し前にピクセルセル内の内部ノードを放電するため、すなわち、「ヌルポイント電圧」まで事前に荷電させるに必要とされる。
【０２０５】
図５は、電荷ベースのアナログデータパス及び追加の基準線を有するイメージセンサの拡張読出しパスを示すものである。これは、以下の実施態様の説明において基準としての役割を果たす。
【０２０６】
異なるアナログ及びデジタルの行ラインＶｙまたはＳｙを介してバイアス回路及び行制御機構に接続されたピクセルセルが、列ｘ及び列ｙですでに説明したように、センサマトリックス内に配置される。ピクセルセルは、２つの列ラインを介して同じ列の電荷ベースのアナログ／デジタル変換器（ＣＰ−ＡＤＣ）にも接続される。ピクセルセルは、負荷キャパシタンスＣＬ１及びＣＬ２を有する。ＣＬ１の電荷のヌルポイントを表す基準電圧ＶＰｉｘＲｅｆの出力は、ドライバＡ２によって制御される列ライン（２）を介して行われる。ピクセルセルの出力回路のリセット後、センサ信号の送信が、ピクセル電荷ＱＰｉｘの形態で高抵抗列ライン（１）のキャパシタンスＣＬ１に対して行われる。次に、電圧は、下式：
【０２０７】
【数４】
2010519825.tif 000006
【０２０８】
に従って変化する。
【０２０９】
電圧は、（１）からタップされ、マルチプレクサＭ１を介して比較器Ａ１に供給される。基準値ＶＣｏｍｐに対するＶＰｉｘの関係により、制御ロジック（制御機構）が電荷源（ＱＳｒｃ）を制御する。これは、ＱＰｉｘを補償し、初期状態の再記憶ＶＰｉｘ，２＝ＶＰｉｘ，０のために、第２のマルチプレクサＭ２を介して電荷をＣＬ１に供給する。供給される電荷部分の量及びサイズは、変換方法に依存する。規則正しい間隔で、キャパシタンスＣＬ２の電圧はまた、Ａ１を介してＶＣｏｍｐを考慮して較正される。電圧フォロアＡ２によって解放されたＶＰｉｘＲｅｆの値は、実際に、開始値または割り込み値に対応する：ＶＰｉｘ，０＝ＶＰｉｘ，２。電荷源ＱＳｒｃには、高精度の蓄電セルを有するパルス電流源が使用される。その量は、すべての列に対して共通の高解像度電流ＤＡＣから規則正しい間隔でリフレッシュされなければならない。
【０２１０】
図５は、図４１Ｋによる電荷ベースで信号を処理する装置の別の態様を示し、電荷生成器は、例えば、図３９Ａによるピクセルセル１００であり、第１の容量性要素ＣＬ１は第１のラインＬ１のラインキャパシタンスであり、マルチプレクサＭ１は、第５の回路要素３５０２に対応し、マルチプレクサＭ２は、第６の回路要素２５０４に対応し、内部キャパシタンスＣＬ２’は、図４１Ｋ内の３２４０に対応し、電圧ドライバＡ２はドライバ段３２４２に対応する。電圧比較器Ａ１は、電圧を比較する装置３１１０の一態様も示し、電荷源（ＱＳｒｃ）は、電荷を供給／除去する装置３１２０の一態様を示し、制御ロジック（制御機構）は、電荷ＱＰｉｘを演算する装置３１３０の一態様を示す。ピクセルセルの電荷ベースのアナログ／デジタル変換器ＣＰ−ＡＤＣ及び信号ラインへの接続を示すために、１つのみの電荷生成器が、列当たりで可能な数の電荷生成器の代表として図５に例として示される。
【０２１１】
６．電荷生成のパルス電流源
パルス電流源は、実装及び用途に関して非常に普遍的な電荷源である。ユニポーラ及びバイポーラで実装することができ、コストは、精度に対する要件に応じて選択することができる。ピクセルセルの部分として、非常に小型で、列ＡＤＣ内で可能な限り高速かつ高精度でなければならない。図６は構成の図を示す。
【０２１２】
図６は、負荷を有するバイポーラパルス電流源の回路図である。
【０２１３】
対称電荷源は、異なる符号を有する電流ＩＱ，ｐ及びＩＱ，ｎを提供する正及び負のパルス電流源（ソースブロックＩＱ，ｐ及びＩＱ，ｎ）からなる。２つのソースの内部抵抗は、Ｒｐ及びＲｎで表され、対応するソースブロックを活性化する入力は、ＳＱ，ｐまたはＳＱ，ｎとして与えられる。
【０２１４】
図７は、選択されたソースブロックを活性化させる入力ＳＱ、内部キャパシタンスを事前に荷電させる入力ＳＳｅｔ、及び電荷を出力する入力ＳＯｕｔを使用する結合動作（ａ）及び非結合動作（ｂ）での電荷の制御を示す。
【０２１５】
電荷源のスイッチを制御する２つの例を図７に示す。結合動作（図７ａ参照）では、ソースブロックの電流源は、事前荷電（ｔ３）の終了前にすでに活性化され、出力の終了までこの状態のままである（ＳＱ＝１）。解放された電荷に対するパルス幅τＱは、出力の活性化（ＳＯｕｔ＝１）前は部分τＱ１からなり、出力の活性化（ＳＯｕｔ＝１）後は部分τＱ２からなる。すなわち、ソースブロック内の電流源の活性化パルス及び電荷ソースの出力パルスは、同一ではない。内部キャパシタンスＣＩｎｔを事前荷電するために、内部合算ノード（１）が、ＳＳｅｔを介して外部基準電圧ＶＲｅｆに接続され、それにより、事前荷電される。非常に小さなキャパシタンスでは、τＱ１は、電圧ＶＩｎｔが、ソースの内部抵抗ＲＱ＝Ｒｐ‖Ｒｎを通して電流誤差ＩＲ＝ＩＲ，ｐ−ＩＲ，ｎが大きくなりすぎる値に達しないようにするために、可能な限り短くあるべきである。τＱ１→０を有する動作のタイプは、サンプリング周期時間τＣに関連して同時最大出力時間τＱ＝τＱ１＋τＱ２を有するコンパクトな内部構造を可能にするため、ピクセルセルに特に適する。
【０２１６】
非結合動作（図７ｂ参照）は、ソースブロックがまず、可能な限り大きな内部キャパシタンスＣＩｎｔのみに電荷を解放することを特徴とする。ＳＱ＝１でのこの周期τＱ中、スイッチＳＳｅｔ及びＳＯｕｔは非活性化されている。これにより、いくつかの並列ソース内での長い蓄積時間での非常に精密な電荷の生成が可能になる。外部キャパシタンスＣＬは、非常に短い時間τＯｕｔのみの間、オンに切り替えられ、それにより、周期τＣ中に異なるソースに連続して短くアクセスすることができる。このタイプの動作により、はるかに高精度の電荷パケットが可能になる。しかし、必要とされる表面使用量により、列並列変換器にのみ使用可能である。
【０２１７】
永久的に活性化された電流源を使用する動作も、スペース節減のために考えることができる。しかし、これは、ピクセルセル内で使用されるだけの静的電力要件が高いため、大きなバイアス電流で特に適する。
【０２１８】
実施中、例えば、ソースのピンチオフにより、非常に大きなＩＱであっても、公称値からの逸脱を最小に抑えるために、τＱ１→０ひいてはτＱ→τＱ２が求められる。両タイプの動作において、解放される合計電荷の値である下式：
【０２１９】
【数５】
2010519825.tif 000007
【０２２０】
は、理想的なソースＩＱの合計曲線の積分と誤差電荷Ｑｅｒｒから得られる。
誤差電荷である下式：
【０２２１】
【数６】
2010519825.tif 000008
【０２２２】
は、３つの部分、すなわちソースの出力抵抗ＲＱを通る電流ＩＲの積分、ＣＩｎｔ上に同時間に存在する電荷ＱＩｎｔ，０、及びスイッチ内でプロセスによって生成される電荷ＱＳからなる。誤差部分の対応するサイズは、異なる境界条件に依存する。
これらは、例えば、
・電荷解放開始時の差分ＶＬ，０−ＶＩｎｔ，０
・２つの関与するキャパシタンスＣＬ及びＣＩｎｔの比率
・ＳＳｅｔ及びＳＯｕｔの制御のタイミングのずれ、
・スイッチでの電圧傾向
を含む。
【０２２３】
電荷ベースの信号処理を使用するイメージセンサでの解釈を支持するために、これら誤差の影響並びに電流源の非理想的な状況の影響について、以下のセクションにおいてより厳密に調べる。
【０２２４】
電流源、例えば、単純なカスコード電流源について以下に説明する。
【０２２５】
図８は、単純な電流ミラーを示すものである。
【０２２６】
ソース回路内のＭＯＳトランジスタは、ＣＭＯＳ技術で利用可能な最も単純な被制御電流源である。図８内のソーストランジスタＴ１は、ＰＭＯＳ電流ミラーの部分として示される。出力電流ＩＯｕｔは、Ｔ１のドレイン電流ＩＤに等しく、出力電圧ＶＯｕｔはドレインソース電圧ＶＤＳに等しい。補遺２７には、Ｅｎｚ、Ｋｒｕｍｍｅｎａｃｈｅｒ、及びＶｉｔｔｏｚ（ＥＫＶ）［ＥＫＶ９５］によるトランジスタモデルを使用するＭＯＳトランジスタのクランプ挙動が示される。飽和動作では、出力伝動エネルギーｇｄｓはＩＤに線形に依存し、これから、図８の回路の出力抵抗である下式：
【０２２７】
【数７】
2010519825.tif 000009
【０２２８】
が得られる。極めて重要な変数は、チャネル長変調係数λである。これは、この作業範囲内でのドレインソース電圧ＶＤＳの増大に伴うチャネル長の影響の短縮を説明している。したがって、大きなｒＯｕｔ１のために、ＭＯＳトランジスタは可能な限り長くなければならない。
【０２２９】
図９は、カスコード電流ミラーを示すものである。
【０２３０】
本質的により高い出力抵抗が、図９に示すカスコード構成によって達成される。ゲート回路内で動作するカスコードトランジスタＴ２は、Ｔ１が飽和したままであり、そのドレイン電圧が可能な限り一定であることを保証する。Ｔ２の出力伝動値ｇｄｓ２の相互コンダクタンスｇｍ２を考慮して、カスコードソースの小さな信号出力抵抗が増大する。
【０２３１】
【数８】
2010519825.tif 000010
【０２３２】
２つのノード（１）及び（２）において、追加のカスケードソースを接続することができる。
【０２３３】
適切な数の個々のトランジスタの並列接続によるこの電流バンク内の２桁での出力トランジスタ（図９内のＴ１）の幅のグラデーションにより、電流ＤＡＣに使用される構成が得られる。６ビットよりも大きな解像度を有する変換器では、上部ソースブロックは、多くの場合、バイナリではなく線形的に重み付けされ、温度計コードを使用して制御される。解像度と共に大まかに指数的に増大する表面に基づいて、その最適化は重要な役割を果たす。個々のトランジスタひいてはＬＳＢ（最下位ビット）の寸法決めは、閾値電圧Ｖ１及びトランジスタ定数βのように、構成要素パラメータの静的な散乱を考慮して行われる。［Ｇｒａ０３］には、このための方法が説明されている。［ＰＶＳ＋９９］には、「Ｑ２ランダムウォーク（Ｑ２  Ｒａｎｄｏｍ  Ｗａｌｋ）」の名称の下、設計方法が説明されている。個々のトランジスタの熟練した空間分布及び上部線形加重チャネルブロックの疑似ランダム選択により、電流源ＤＡＣにこれまでは達成されていなかった、１４ビット精度が達成された。
【０２３４】
すべての最適化が含まれる場合であっても、結果として得られる表面使用量が大きすぎて、意図されるイメージセンサのようなＳｏＣ上では、全体的に１０ビット以上の高い解像度を有する単一の電流ＤＡＣしか実装できない。これは、さらに詳細に以下において検討するように、動的蓄電セルの較正またはリフレッシュに使用される。
【０２３５】
蓄電セル（ＳＩセル）を有する電流源について、以下に説明する。
【０２３６】
すでに上述したように、このためにＳｏＣ上に必要なトランジスタ表面により、一般に１つのみの高精度ＤＡＣが静的電流ミラーに基づいて実装される。それにも関わらず、高精度かつ値の範囲が大きな電流源を列ＡＤＣ内に実装する必要がある。蓄電セル（ＳＩセル）を使用して、比較的限られた表面費用で、これら要件を満たすことが可能である。
【０２３７】
図１１は、単純な蓄電セル（ＳＩセル）の回路図である。
【０２３８】
図１１では、単純な電流源トランジスタＴＭを有するＳＩセルの回路図が示される。機能は２つのモードに分けることができる。２つの伝導スイッチＳ１ａ及びＳ１ｂを使用する記憶モード（１）では、セルはダイオード負荷として動作し、キャパシタンスＣＭは、ＴＭのドレイン電流が供給電流ＩＲｅｆと等しくなる電圧値に荷電する。出力モード（２）では、スイッチＳ２のみが導通し、ＣＭに蓄えられた電荷は、ＴＭのゲート電圧を値ＩＯｕｔ＝ＩＲｅｆに保持する。連続電流ミラーとは対照的に、トランジスタパラメータ（９でのＴＲｅｆ１とＴ１との差分）が出力電流に影響し得ないように、ＴＭは、入力トランジスタ及び出力トランジスタとして交互に動作する。しかし、この正確さに対する余剰分は、サイクル動作による誤差によって補償される。例えば、ストレージキャパシタンスは、スイッチ漏れ電流によってゆっくりと放電され、規則正しい間隔で再び蓄積されなければならない。特に非常に高い精度要件で多くの表面を節減するには、回路費用が必要になる。
【０２３９】
異なる効果及び求められる測定の良好な概要が、例えば、［Ｇｒａ０３］に与えられる。
逸脱の原因としては、
・スイッチトランジスタの漏れ電流、
・記憶及び出力ノードに影響を有する不十分な出力抵抗、
・切り替えプロセスに起因する電荷注入、
・発振に関連する問題、
・部品のノイズ及びそのサイクル動作に対する影響
が挙げられる。
【０２４０】
前のセクションにおいて列挙したポイントに関するコメントは、当然ながら、ＳＩセルに関連しても当てはまる。文献に非常に広範囲にわたって説明され、広範囲の技術においてテストされた構造（例えば、［Ｖｉｔ９４、ＷＶＲ８７、ＬＨＲＰ９７、ＷＡＳ９９、Ｇｅｔ０２］）が関わるため、本明細書では基礎についての詳細な説明を省く。
【０２４１】
ピクセル内のＳＩセルについて、以下に説明する。
【０２４２】
ＳＩセルは、上述したフォトＦＥＴのドレイン電流の形態での実際の輝度値の記憶を行うように機能する。このようにして、例えばＣＤＳ補正の文脈の中でバイアス電流を補償し、または負の出力信号を計算することができる。電圧ベースの能動ピクセルセルとは対照的に、差分形成は、記憶セルの読み出し中にピクセル内で直接行われる。記憶と記憶された値の出力との時間オフセットを低くするために、可能であれば、両方とも２つの連続した半サイクルにおいて、すなわち、最高走査速度５ＭＨｚかつ１００ｎｓ未満で行われるべきである。
【０２４３】
図１２は、ピクセル内のＳＩセルを示すものである。
【０２４４】
ピクセル回路内に、記憶トランジスタＴＭ、そのゲートキャパシタンスＣＭ、２つのダミートランジスタＴＤａ及びＴＤｂ、並びにカスコードと同様にすでに説明したように駆動される出力トランジスタＴＳＩＣを備える図１２に示される標準ＳＩセルが使用される。トランジスタのサイズを選択する際に最も重要な基準は、精度の他に、セルが占有する表面である。パラメータ制御に関する要素の最適化も、条件付きでのみ可能である。
【０２４５】
列ＡＤＣ内のＳＩセルについて、以下に説明する。
【０２４６】
列並列ＡＤＣ内の電荷を生成するＳＩセルは、少なくとも８ビットの精度を有さなければならず、この場合、９番目のビットが予備として追加される。ＡＤＣ内には、４つのＰＭＯＳセルバンク及び４つのＮＭＯＳセルバンクが各列内に配置され、それぞれ、約１０ｍｓ毎にリフレッシュされることになっている。ＳＩセルの数の確立について後述する。１２８列では、１００ｋＨｚを超える合計リフレッシュレートが生み出される。変換器が各測定で再構成されない場合、漏れ電流に起因する電荷損失のみを補償する必要があり、これは、時間挙動にあまり高い要件を課さない。容量的に高い負荷のかかった供給ラインは、複数のバンクのうちの１つから次のバンクに荷電するときのみ、すなわち、合計で８回のみ再荷電される。センサの列数を増大する間、またはＳＩセルバンクの所要リフレッシュレートを増大する間、並列化ユニットに頼ることができる。この解決策では、制御費用が大幅に上昇するが、ＭＨｚ範囲のリフレッシュレートが可能である。
【０２４７】
比較器について、以下に説明する。
【０２４８】
構造概念及び本明細書に提示される電荷の比較器の基本原理をここでいくらか深く取り上げる。このために、図１３内の回路及び静的伝送機能を使用する。
【０２４９】
図１３は、電荷比較器の回路（ａ）及び静的転送機能（ｂ）を示すものである。
【０２５０】
測定プロセスに備えるため、キャパシタンスＣＭｅｓが電圧ＶＭｅｓ，０＝ＶＲｅｆに事前荷電される（ＳＲｅｓ＝１）この電荷と併せて、調査対象のＱＭｅｓが送られる。そうすると、キャパシタンスの両端の電圧は、送信ｔ１の終了時に、下式：
【０２５１】
【数９】
2010519825.tif 000011
【０２５２】
に変化する。次に、ＶＲｅｆとの電圧ＶＭｅｓの比較が行われる。定義された発振時間の過程での比較器の初期レベルＶＯｕｔが、未定義範囲：
ＶＯｕｔ＞Ｖｐ，ｍｉｎ∧ＶＯｕｔ＜Ｖｎ，ｍａｘ
（１４）
の外部の値に達した場合、両電圧値は異なり得る。
【０２５３】
図１３ｂに、静的比較器の決定プロセスを簡易化された様式で示す。
最小量である下式：
【０２５４】
【数１０】
2010519825.tif 000012
【０２５５】
は記録可能な電荷について得られる。
しかし、値ＱＭｅｓ＝０Ｃの電荷の場合、値｜ＱＭｅｓ｜≦Ｑｍｉｎにおいて、目的が未定義状態Ｖｎ，ｍａｘ≦ＶＯｕｔ≦Ｖｐ，ｍｉｎを回避することであると仮定することができる。文献には、この場合も失敗（Ｆａｉｌｕｒｅ）として参照されており、この頻度は失敗率を使用して述べられている（平均故障時間、ＭＴＦ：比較器が発振しない確率を示すもの）。増幅が大きいほど、発振の確率も高くなることが、各比較器について言える。必要なサイクル動作方法と同時に結合することにより、非常に大きな値に到達する。このため、以下のコメントは、双安定ラッチ（ラッチ：Ｌａｔｃｈ）を有する分類の比較器に制限される。中程度の電力損失でのみ、所要解像度に十分な切り替え速度を提供する。
【０２５６】
トランジスタパラメータの変動により、各比較器の切り替え点（ＶＯｕｔ＝ＶＯｕｔ，０）は、厳密にはＶＭｅｓ−ＶＲｅｆ＝０ではなく、オフセット電圧ＶＯＳだけシフトされる。値ＶＯＳは通常、平均自由であり、正規分布する。好ましい動作点及び十分に大きなトランジスタを選択することにより、オフセット電圧を最小に抑えることができる。しかし、多くの場合、例えば、電力損失及び発振時間に関する要件により、最適化に制限が課される。高精度は、追加のステップでの比較器の較正（オートゼロ）によってのみ達成可能である。アナログ回路ブロックを統計的に最適化するのに適した方法が、［Ｇｒａ０３］に提示されている。
【０２５７】
本明細書において提示される変換方法では、開始点での絶対値電圧ＶＭｅｓ，０は従属的な役割しか果たさない。パルス電流源の説明と併せて、念頭に置いておく必要があるのは、作業範囲全体にわたって十分に小さな誤差を有し、オフセット電圧ＶＯＳ１がΔＶＲｅｆ未満であることのみである。基準電圧ＶＰｉｘ，Ｒｅｆはまた、列ライン上の電圧ＶＰｉｘに等しくなければならない。これは、図１４に示される回路によって保証される。これは、図５の列回路のＡＤ部に対応する。
【０２５８】
図１４は、電荷ベースの読出しパスのＡＤ部の概略図である。
【０２５９】
回路は、比較器Ａ１、ＶＰｉｘＲｅｆを駆動する電圧フォロアＡ２、列ラインの外部キャパシタンスＣＬ１、内部較正キャパシタンスＣＬ２’、並びに２つのスイッチＳＣａｌ及びＳＭｅｓ（図５のマルチプレクサＭ１に対応する）からなる。Ａ１及びＡ２のオフセット電圧ＶＯＳ１及びＶＯＳ２も示される。測定プロセスに備えるために、ＶＰｉｘＲｅｆは、ＶＰｉｘＲｅｆ→ＶＣｏｍｐ＋ＶＯＳ１に従い、オフセットを考慮して定義される比較値ＶＣｏｍｐに近似される。これは、繰り返しＶＰｉｘＲｅｆをＶＣｏｍｐと比較し、続けて較正入力ＱＣａｌを介して電荷パケットを結合することにより、デジタル値が記憶されないことを除いてアナログ／デジタル変換と同じ様式で行われる。電荷パケットの精度はあまり主要な役割を果たさず、続くアナログ／デジタル変換に必要なサイズよりもはるかに小さなサイズであることが重要なだけである。スイッチの漏れ電流による放電に対処するために、規則正しい間隔で、ＶＣａｌのリフレッシュを行わなければならない。オフセット電圧ＶＯＳ２もこの手順において補償される。較正ＶＲｅｆ後、ＳＣａｌは非活性化され、ＳＭｅｓを介して正の比較器入力をＣＬ１に接続され、測定を開始することができる。
【０２６０】
電圧フォロアＡ２に高い要件は課されない。ＣＬ２’のリフレッシュサイクル中に比較的低周波の入力信号を辿ることが可能であるべきであり、かつ他の面では、基準電圧ＶＲｅｆＰｉｘを安定した状態に維持可能であるべきである。接続された、電圧フォロアよりも単純な差動増幅器がこれら条件を満たす。比較器Ａ１の選択、機能、及びレイアウトについてより精密に以下に説明する。
【０２６１】
比較器の回路を、図１５に示す。同様のトポロジが［ＡＧＰＳ０２］に説明されている。
【０２６２】
機能決定構成要素は、バイアス源ＴＢ及びカスコードトランジスタＴＣ｛１，２｝を有する差分対ＴＤ｛１，２｝と、双安定ラッチＴＬ｛１．．．４｝スイッチ移動ＴＳ１と、出力に減結合する２つのデジタル反転器Ｉ｛１，２｝である。さらに、最適な動作を確保する回路要素が含まれる。共通してＴＳ１に接続された負荷トランジスタＴＳ｛２，３｝が、比較器の出力におけるデジタル回路が禁止領域で静的に駆動されないように、ラッチの２つの内部ノード（１）及び（２）がリセットされた場合に定義された電位を有することを保証する。２つの反転器ＴＩ｛１，２｝及びＴＩ｛３，４｝のうちの一方を介して、より低い入力電圧を有する異なる段の分岐のカスコードトランジスタは非活性化される。これは、再生成フェーズ後に比較的大きな縦曲線（longitudinal
curve）が差分対を流れて、ノード（３）での電位が急降下しないようにする。
【０２６３】
図１５は、比較器のトランジスタ回路である。
【０２６４】
電荷ベースのアナログ／デジタル変換器（ＣＰ−ＡＤＣ）の異なる態様について、以下に説明する。
【０２６５】
カウント式ＣＰ−ＡＤＣ：
最も単純な場合、測定されている電荷は、既知のサイズの多くの小さな電荷パケットで補償される。電荷パケットの数から、変換結果が得られる。カウントプロセス後のこの変換器のサイクル図を図１６に示す。解像度５ビットの変換器が例として選ばれた。
【０２６６】
図１６は、解像度５ビットを有するカウント式ＣＰ−ＡＤＣの変換サイクルのサイクル図である。
【０２６７】
比較器を駆動する走査信号ＳＳｔｒｏｖｅは、ＡＤＣの時間ベースを表す。５ビット解像度による測定間隔は、２５＝３２個の全サイクルまたは６４個の半サイクル（ｋ＝０〜６３）からなる。次に、間隔（ｋ＝６４．．１２５）が接続され、この間、異なる測定動作が行われる。これらは、デジタル測定結果ＤＣｎｔ（３）の出力、ソース及び読出しパス（２）の較正、並びに測定キャパシタンスＣＬ１（１）に電流ＩＰｉｘを蓄積することよる、測定プロセス後のピクセルセルの出力信号の記録を含む。この間隔の長さは、表面の較正コストまたはＱＰｉｘの所要蓄積時間に関する要件に合わせて調整することができる。続くリセットサイクル（ｋ＝１２６〜１２７）で、ローカル制御機構が初期状態にリセットされ、次の測定サイクルを開始することができる。
【０２６８】
このＡＤＣの実施中、カウンタを配置する設計に２つの可能性がある。列制御機構内にローカルに利用可能であってもよく、またはグローバルにすべての列が一緒に利用可能であってもよい。後者の場合、中央カウンタによって分散されたビットは、ＱＬ１のゼロクロッシングが検出された場合、ＡＤＣのローカルメモリに転送される。両変形ともそれぞれの利点及び欠点を有する。静的カウンタは広い表面を使用するため、文献、例えば［ＫＬＬＥＧ０１］では、静的カウンタを複数個使用することは一般に行われず、第２の変形が好ましい。他方、［ＤＫＫ０３］でのような動的カウンタは、非常にコンパクトに構築することができ、この理由により、並列使用に見事に適する。配線費用及びそれに接続される容量性負荷は、この解決策でははるかに低く、カウンタビット当たりの表面は、フリップフロップの表面と同様である。以下の説明はこの解決策に関する。
【０２６９】
測定キャパシタンスＣＬ１の電荷ＱＬ１の符号は、活性化されているストローブ信号ＳＳｔｒｏｂｅ＝１である間に決定され、比較器ＳＯｕｔ，ｐ及びＳＯｕｔ，ｎの２つの出力を介して解放される。比較器がこの半サイクル内で発振する場合、２つの出力のうちの１つは厳密に１である。図１６でのように、ＱＬ１＞０であり、ひいてはＳＯｕｔ，ｐ＞０の場合、ＣＬ１上の負の電荷Ｑｎが出力され、ＱＬ１がこの値だけ降下する。各変換器サイクルの最初の判断から、測定信号の符号、ここではＳＳｇｎ＝０が、時間ｋ＝１において得られる。図１６において半サイクルｋ＝６２内で極性が最初に変化すると、ＱＬ１のゼロクロッシングひいてはカウントプロセスの終了（ＳＲｕｎ＝０）に到達する。
【０２７０】
逐次近似を使用するＣＰ−ＡＤＣ：
カウンタベースのＡＤＣの欠点は、結果が提示されるまでに多数のサイクルが必要なことからなる。７ビットの解像度では、変換プロセスは１２７サイクルをとる。高速イメージセンサにとって、これは多すぎる。これとは対照的に、逐次近似に基づくＡＤＣが必要とするサイクル数は、解像度と同じ数だけであり、この場合、バイナリステップ数量が比較に使用される。
【０２７１】
電荷ベースの実施態様では、これは、８ビットＡＤＣの場合、各極性に８つずつ、合計で１６個のソースが必要とされることを意味する。この数を低減するために、個々のまたはすべてのソースについて、２ｉのグラデーションが選択される（但し、ｉ＞１）、両変形の組合せが機能する。表１に示されるソースの数、グラデーション、及び変換サイクル数の関係は、これから得られる。
【０２７２】
【表１】
2010519825.tif 000013
【０２７３】
表１は、ビット段数の関数としての近似ステップの数を示す。
【０２７４】
ソース数８から、サイクルを１つ節減すると、２つの電荷ソースが追加されることになることが明らかである。これらは、リフレッシュされなければならないＳＩ記憶セルからなるため、非常に穏やかな加速の値段は大きい。良好は比較は、１変換当たり１２サイクルにおいてグラデーション４（ｉ＝２）によって表される。
【０２７５】
この構成での３段ＣＰ−ＡＤＣのサイクル図を図１７に示す。残りの部分から、５ビットのみの有効解像度を有し、そのため、変換によりＬＳＢが信頼できないことが明らかである。
【０２７６】
図１７は、逐次近似及びカウントを使用する３段結合ＣＰ−ＡＤＣの変換サイクルのサイクル図を示す。
【０２７７】
電荷ベースのリセットを使用するピクセルセルを、以下に取り上げる。
【０２７８】
イメージセンサの応用分野は、今日、非常に多く、携荷電話内の単純で安価なＣＭＯＳカメラチップからハイグレードなイメージセンサ、例えば、鏡反射（mirror
reflex）カメラ、そして産業用途または宇宙空間内での高価でコストのかかる特殊なソリューションまで広がっている。
【０２７９】
センサ特性：
・イメージ点の空間的配置（個々の点、線、マトリックス、六角形、同心）、
・解像度（イメージ点、点の間隔）、
・輝度の範囲及び特性（線形、対数、大きなダイナミックレンジ）、
・スペックル感度（量子効率、カラー値またはグレー値、赤外線、紫外線）、
・イメージ繰り返し速度（蓄積時間、読出し時間）、
・再現性及び非理想性（ばらつき、ノイズ）
に加えて、さらなるシステムコンポーネントオンチップ（ＳｏＣ）の集積が可能なことは、ますます重要な役割を果たす。最も単純な回路構成要素の埋め込みしか可能でなかったＣＣＤ技術とは対照的に、ＣＭＯＳ技術では、放射線感応構造は広いプロセス互換性を有する。実際のセンサマトリックスに加えて、制御からアナログ／デジタル変換からデータ処理までの複雑なシステムを実施することができる。ピクセルセル、列制御機構、及びセンサ制御機構への信号処理のデータパスの分割により、並列度を自由に選択することが可能である。例えば、各ピクセルセル内にアナログ／デジタル変換器を有するイメージセンサが、［ＫＬＬＥＧ０１］に提示された。これらの例の多くは、ますます新しい技術への移行により、ＳｏＣに多くの機会が提供されることを示す。分かるように、ピクセルマトリックスでの高並列アクセスに加えて、高速メモリの集積により、マルチチップソリューションでは実装が困難なアルゴリズムが可能になる。
【０２８０】
光電界効果トランジスタ（ＦＥＴ）をさらに、以下に取り上げる。
【０２８１】
図１８は、連続動作のためのピクセルセルのｐチャネルフォトＦＥＴ（ａ）及びベース回路（ｂ）の断面である。
【０２８２】
図１８は、ｐＭＯＳフォトＦＥＴ並びに対応する回路の均等な回路の断面を示す。極めて重要な放射線感応構造は、トラフ−基板フォトダイオードＤＰｈである。これは光電流ＩＰｈを生成する。その光電気特性は、上述した普通のフォトダイオードの光電気特性に対応する。
フォトＦＥＴは、
ｉＤＰｈ＝ｇｍｂｖＢＳ
（１６）
に従ってバルク−ソース相互コンダクタンスｇｍｂとバルク−ソースの小さな信号電圧ｖＢＳを使用してＶＢＳ−被制御回路ソースとして、第１の近似として説明することができる。
【０２８３】
フォトＦＥＴのピクセルセルの回路を、以下に取り上げる。
【０２８４】
非接触トラフ内の電界効果トランジスタに基づく放射線感応センサを理解するための基礎については上述した。ここで、これらピクセルセルを別様に表現するために、既知の回路実装をいくらかより詳細に取り上げることにする。複雑性により、フォトＦＥＴベースのピクセルセルは、単純なダイオードベースのピクセルセルほどは普及していない。大抵は、感度及びダイナミックレンジに対する要件の高い特殊な用途に見られる。
【０２８５】
放射線感応ＦＥＴ構造を実装する異なる技術的変形から、ピクセルセルの異なる実施態様が開発された。連続した統合動作用の単純なフォトダイオードも検討される。
【０２８６】
専ら連続して動作するフォトＦＥＴを有するピクセルセルの例が［ＳＢＨ＋９７］に見られる。しかし、このようなセルは、以下の検討においてさらなる役割を果たさない。
【０２８７】
リセット可能トラフ内にフォトＦＥＴを有するピクセルセルの利点は、蓄積動作及び連続動作での二重の使用が可能なことからなる。トラフ基板ダイオードのリセットが省かれる場合、フォトＦＥＴは、そのソース−トラフ−ダイオードにより、放射線強度とドレイン電流との略対数的な関係を有して自動的に連続動作に変換される。この構成の一例は［ＢＨＰ＋９８］に見られる。そして、基本は図１９に示されるベース回路であり、これは［ＳＫ９６］及び［ＳＫ９９］に提示されている。リセットトランジスタを放射線感応トラフ内に配置することにより、これは非常にスペースを節減する。
【０２８８】
図１９は、トランジスタによりリセット可能なトラフ内にフォトＦＥＴを有するピクセルセルのベース回路を示す。
【０２８９】
これに基づいて、自己発振ピクセルセル（光周波数変換器）を有する高度に動的な行センサ［ＤＳＳＫ０２、ＤＫＳＳ９９］、ピクセル並列アナログ／デジタル変換、及び可変値解像度が実施された。研究により、リセットトランジスタの直接的なデジタル切り替えが、トラフフォトダイオードの低キャパシタンスのせいで、補償が困難である重要な電荷結合に繋がることが示される。実施された解決策は、リセットのアナログ制御及びダミートランジスタの追加からなる。
【０２９０】
構造寸法のさらなるサイズ低減の過程の中で、トランジスタの漏れ電流も増大し、これは、リセットトランジスタと併せてピクセルセルの感度減少として現れる。リセットトランジスタをこの点においてより好ましい回路で置き換えることが、以下に提示する発展の目的である。
【０２９１】
図１９に示されるリセット回路とは対照的に、リセットトランジスタは、電荷ベースのリセットを使用するピクセルセル内のスイッチとして省かれる。ひいては、それによって生じる追加の漏れ電流もなくなる。ピクセルセルのベース回路を図１９に示す。
【０２９２】
図２０は、電荷ベースのリセットを使用するピクセルセルのベース回路である。
【０２９３】
接点源（ＶＳＰｈ）、ゲートＶＧＰｈ、及びドレイン（ＶＤＰｈ）を有するｐチャネルＦＥＴ  ＴＰｈは、前のｆｏｒとＦＥＴピクセルセルと同様に、非接触ｎトラフ内に配置される。このｎトラフは、ｐ基板と共に、放射線感応ダイオードＤＰｈを形成する。リセットキャパシタンスＣＰＲｅｓもｎトラフ内に配置される。さらに、トランジスタ接続であるソースとドレインとの間、ドレインとｎトラフとの間に２つのダイオードが示され、ソース−バルク−ダイオードＤＳＢＰｈが、リセットプロセスの文脈の中で機能的な重要性を獲得する。これら２つのダイオードの寸法決めは、専ら、蓄積動作中の寄生バイポーラトランジスタの可能な限り信頼性が高い抑制という視点から、従来の一般的な回路でのように行われる。
【０２９４】
ピクセルセルの容量リセットを、以下に取り上げる。
【０２９５】
従来の一般的な回路では、フォトダイオードをリセットするために、陰極は通常、トランジスタ（図１９のＴＲｅｓｅｔ）を介して指定された電位、ここではＶＳＰｈに接続され、特定時間後、この電位に設定される。
【０２９６】
図２１は、ピクセルセルの電荷ベースのリセットにおいて重要な信号の時間経過のシミュレーションを示すものである。
【０２９７】
新しいフォトＦＥＴピクセルセルでは、リセットは電荷ベースである。挙動の説明は、静的及び動的な影響の主要な関与により、比較的複雑である。いくらか単純な構成では、放射線感応トラフのＤＳＢＰｈを通る電流及びその両端の電圧、並びにフォトＩＤＰｈの出力（ドレイン）電流は、制御電圧ＶＳｅｔＣ及び時間の関数として含められるべきである。寄生垂直バイポーラトランジスタの寄与は無視される。
【０２９８】
重要な信号の時間経過の回路シミュレーションの結果を図２１に示す。リセットパルスの幅τＲ＝２０ｎｓ及び周期持続時間τＣ＝２００ｎｓである。幾何学的形状データは、グリッドサイズ１５μｍ及びＣＭＯＳ技術を使用したピクセルセルの幾何学的形状データに対応する。予期される遷移及び速度を説明するために、イメージセンサのリセット及び光電流の蓄積に対して比較的短い時間間隔が選択される。
【０２９９】
図２２は、電荷ベースのリセットプロセスの均等な回路である。
【０３００】
キャパシタンスＣＲｅｓの制御は、制御入力ＶＳｅｔＣでの幅τＲ（図２１のｔ０．．．ｔ１）のＨ−Ｌ−Ｈリセットパルスを通して行われる。レベルＨ及びＬは、ＶＳｅｔＣ，０及びＶＳｅｔＣ，１に対応する。関与する要素の均等な回路を図２２に示す。Ｈ−Ｌ側面で、ノード（１）の電圧ＶＰｈは値ＶＰｈ，ａまで降下し、これは、ソース−バルク−ダイオードＤＳＢＰｈが導通を開始したことを意味する。これは、時間ｔ０でのＩＢＰｈの強い負の電流ピークによって認められる。電流ＩＢＰｈは、リセットサイクル中にリセットキャパシタンスＣＲｅｓを荷電すると共に、キャパシタンスＣＤＰｈをＤＰｈから荷電する。ＶＳｅｔＣ上のＬ−Ｈ側面で、ＶＰｈはＶＰｈ，ｂから始まって上昇し、そこで、ＤＳＢＰｈは遮断され、そして荷電プロセスが終了する。時間ｔ１において、プロセスによってキャパシタンスＣＲｅｓ及びＣＤＰｈに移された電荷は、キャパシタンス比に従って分散し、そして、新しいＶＰｈ＝ＶＰｈ，１が得られる。この時点で、放射線測定サイクルが開始され、これは、電圧ＶＰｈが再び降下することを特徴とする。放射線センサＦＥＴのドレイン電流ＩＤＰｈは、それに従って上昇し、これはピクセルセルの出力信号も表す。時間間隔ｔ＝ｔ１．．．ｔ２において、この信号は記録し処理することができる。リセットサイクルを、以下にいくつか精密に提示する。
【０３０１】
ピクセルセルの動作中、放射線感応トラフ−基板−フォトダイオードＤＮＷＤの電圧ＶＰｈは連続して変化する。連続モードでは発振して、光電流を流し、蓄積モードでは、光電流の量に従って異なる方法で素早く降下する。ＣＤＰｈ及びＣＲｅｓに蓄積された電荷は、ＶＰｈ及びＶＳｅｔＣ並びに対応するキャパシタンス値に密接に関連する。調査される回路の電荷記憶のタイプにより、ダイオード（ＣＤＰｈ）のｐｎ接合及びＦＥＴ（ＣＲｅｓ）のＭＯＳ構造において、キャパシタンスは一定ではなく、クランプ電圧に依存する。
【０３０２】
電荷ベースのリセットは、リセット時間の変動、ひいてはデジタル回路内での制御が困難なパラメータのうちの１つとしてのジッタに対して、非常に堅牢である。
【０３０３】
電流を出力信号として使用して、このピクセルセルは、電荷ベースの回路またはＳＩ回路への埋め込み及び高速イメージセンサシステムでの使用の両方に非常に適する。
【０３０４】
白色光干渉用のイメージセンサの態様を、以下に取り上げる。
【０３０５】
プロフィロメトリ（profilometry）法または３Ｄ表面検査方法は、今日、ますます重要性を増していて、研究、開発、及び製造という様々な分野で使用されている。
・組み立て前のＢＧＡ筐体またはフリップチップの検査（接点ボールの位置測定及び容量測定）、
・組み立て前の回路基板の検査（バルジ、導電トラックの共平面性、粗さ）、
・回路基板に搭載された部品の検査（例えば、はんだ付け後の傾斜角）、
・プロセス制御での厚層抵抗の製造中のインライン測定（断面、長さ、及び抵抗値の決定）、
・はんだペーストプリントでの品質保証中のオフライン測定（高さ測定及び容積測定）、
・マイクロバイアの検査、
・マイクロレンズの製造及び溶融プロセスの制御でのオフライン測定、
・製造または処理中のウェーハの粗さ（例えば、ウェーハ裏面研削）のオフライン測定、
・物体のレーザマーキングの深さ測定
のような電子技術分野における利用から、この傾向は明らかである。測定技術に対する要件は、用途の分野と同じ程多岐にわたる。
【０３０６】
この多様性から、様々な方法が確立されている。本質的な土台をなす測定原理として、
・干渉法、
・三角測量法、
・フォーカスサーチ、
・移動時間測定
が比較される。
粗面の検査中は、可用性及び精度に対して異なる制約が方法に応じて発生する。白色光干渉法はこの文脈の中で特に適する。コヒーレント光を使用する従来の干渉計とは対照的に、位相情報は評価されず、干渉変調の包絡線の最大が評価される。
【０３０７】
光学粗面（粗さの深さＲｚ＜λ／４）では、いわゆるスペックルが、測定の横方向解像度を制限する。スペックルパターンは、これら表面で反射された光からスクリーン上に図で見える光点である（図２３参照）［Ｗｉｋ０６］。この理由により、位相の測定に基づく古典的な干渉法は、様々な改良にも関わらず、これら表面にあまり適さない。
【０３０８】
図２３は、スペックルパターンの写真である［Ｗｉｋ０６］。
【０３０９】
導入部において触れた移動時間測定は、必要な時間解像度σｔにより、当面、精密なプロフィロメトリには適さない。
【０３１０】
【数１１】
2010519825.tif 000014
【０３１１】
白色光干渉法のロケーション解像度は、干渉変調の厳密な調査に本質的に依存する。このために、表面構造の完全な記録中、非常に多くの個々のハーフトーンイメージがとられ、処理される。したがって、３Ｄ  ＳＨＡＰＥ  ＧｍｂＨ  ［ＫＯＲ０６］からのＫＯＲＡＤ３Ｄシステムのような近代の白色光干渉計は、最高で２８μｍ／ｓの測定速度に達する。以下に説明するイメージセンサ及び対応するアルゴリズムは、はるかに高い測定速度を期待できるようにする。
【０３１２】
白色光干渉法の態様を、以下に取り上げる。
【０３１３】
白色光干渉計は、マイケルソンの干渉計の原理に基づく。図２４はこの概略的な構造を示す。可能な限り最も低いコヒーレンス長ｌＣを有する光線（１）（白色光）が、ビームスプリッタ（例えば、半透過ミラー）によって分離される。１つの部分光線は、基準物体上の基準アーム（２）内で反射され、ビームスプリッタに戻る。この場合にカバーされるパス長は、速度ｘｒで基準平面（５）の位置ｘｒを変更することによって変更される。他の光線は、測定物体の表面上の測定アーム（３）内で反射され、次に、基準アームを使用してビームスプリッタ内で重畳される。結果として得られる光線（４）は、テレセントリック光学系を介してイメージセンサ上に投射される。
【０３１４】
2010519825.tif 000015
【０３１５】
この方法の間、基準物体が基準平面ｘｒに対応する仮想基準平面ｘｒ’内の測定対象物体の表面の点ｘ０に達した場合、干渉変調が、この点の投射により観測平面において行われる。
【０３１６】
このために、平均波長λ−及び位相φを加えた支持体（support）の位置関数ｙＴ（ｘｒ）は、下式：
【０３１７】
【数１２】
2010519825.tif 000016
【０３１８】
によって記述することができる。
【０３１９】
この支持体は、完全放射体のガウス包絡線で振幅変調される。
【０３２０】
【数１３】
2010519825.tif 000017
【０３２１】
平均波長λ−は、利用される放射線源のスペクトルから得られる。完全放射体の場合、マックスプランク（Ｍａｘ  Ｐｌａｎｃｋ）は、１９００年に、スペクトル放射線密度についての放射式を記した［ＨＭＳ８９］。
【０３２２】
【数１４】
2010519825.tif 000018
【０３２３】
考慮される空間角Ω０に加えて、真空内の光速ｃ、ボルツマン定数ｋ、及びプランク定数ｈから決定される２つの定数である下式：
【０３２４】
【数１５】
2010519825.tif 000019
【０３２５】
が含められる。異なる温度及び平均波長を有する完全放射体のスペクトルを図２５に示す。
【０３２６】
図２５は、異なる色温度及び平均波長λ−（可視範囲：３８０ｎｍ〜７６０ｎｍ）を有する完全放射体のスペクトルを示す。
【０３２７】
コヒーレンス長ｌＣは、下式：
【０３２８】
【数１６】
2010519825.tif 000020
【０３２９】
に従って干渉波トレインの平均波長λ−及び帯域幅Δλに物理的に対応する。
【０３３０】
特定の放射線源の典型的な値を表２及び表３にまとめる。
【０３３１】
【表２】
2010519825.tif 000021
【０３３２】
表２は、典型的な完全放射体及び白色ＬＥＤのコヒーレンス長を示す。
【０３３３】
【表３】
2010519825.tif 000022
【０３３４】
表３は、高出力ＬＥＤ（ラクセオンＫ２）［Ｌｕｘ０５］のデータを示す。
【０３３５】
コヒーレンス長を短くするために、可能な限り高い色温度を選択しなければならないことは明らかである。
【０３３６】
図２６は、Ｔ＝６０００Ｋ（λ−＝５８０ｎｍ）、測定アーム及び基準アームで同じ減衰、及び位相シフトφ＝π／４を使用しての完全放射体の干渉変調（オフセットなし）ｙＨ・ｙｒを示す。
【０３３７】
図２６は、干渉変調ｙＨ・ｙｒの式９１及び式９２から決定される曲線並びにＴ＝６０００Ｋを有する完全放射体の包絡線を示す。位置ｘｒ−ｘ０＝０において、包絡線ｙＨの最大は、測定基準アームのコヒーレンス重畳の厳密な位置を示す。図では、簡明にするために、測定アーム及び基準アーム内の信号の減衰が等しいものと仮定された。
【０３３８】
白色光干渉計の構造では、示される干渉現象の実際の測定及び観測を可能にするために、いくつかの状況を維持する必要がある［Ｓｃｈ０５］。物体上のコヒーレンスエリアは、照明アパーチャｓｉｎ  ｕｉ及び観測アパーチャｓｉｎ  ｕ０について、下式：
ｓｉｎ  ｕｉ≦ｓｉｎ  ｕ０
（２２）
が当てはまらなければならないように、少なくとも、観測システムの解像度と同じ大きさでなければならない。
【０３３９】
光学的粗面（粗さの平均深さＲＺ＞λ／４）の測定中、反射光線がコヒーレントに重畳されること、すなわち、放射線源のコヒーレンス長について、下式：
【０３４０】
【数１７】
2010519825.tif 000023
【０３４１】
が当てはまることが保証されなければならず、Ｒｑは二次粗さ（quadratic
roughness）（平方二乗偏差）である。
【０３４２】
ピクセルが「暗」、すなわち、干渉変調が行われず、その結果、高さ情報を入手できない確率は非常に高い。スペックルの表面の低減により、こういったエリアの表面の部分を低減することができる。少数のスペックルがピクセル上に撮像される場合、干渉変調を確立することができるが、非常に弱い。イメージ点が厳密にスペックル内にあるという状況が最も好ましい。走査定理によれば、スペックルの直径は、イメージセンサのピクセル間隔の少なくとも２倍でなければならない。
【０３４３】
スペックルサイズは、中央エアリー屈折格子（central
Airy refraction grating）［ＨＭＳ８９］の直径によって計算することができる。したがって、全体のピクセル間隔は、
【０３４４】
【数１８】
2010519825.tif 000024
【０３４５】
であるべきであり、イメージ間隔ｘ０であり、アウトレットダイアフラム（outlet
diaphragm）の直径ｄ０である。
【０３４６】
「暗」ピクセルについての欠落情報は、最終的な高さプロファイル（例えば、中央値）の適切なローカルフィルタリングによって再構築されなければならない。
【０３４７】
スペックルの統計により、最適な干渉コントラストを達成するために、重ね合わせ中、基準アームからの放射線強度を対物アームの約５倍に選択することが示唆される。これに起因する分散からの誤差は、測定アーム内の対応する厚い補償ディスクによって補正することができる［ＤＨＶ９２］。さらに、イメージセンサシステムのダイナミックレンジが、光学システムの全体コントラストを記録するのに十分な大きさを有することが保証されなければならない。
【０３４８】
すでに考察したように、本質的な測定タスクは、最大干渉変調（ｘｒ−ｘ０＝０）のロケーションの位置を決定することからなる。このために、各ピクセルに決定される照明強度の時系列を調べなければならない。考慮されるイメージ点の参照ミラーのロケーションに対する操作時間の割り当てから、空間内の表面点の厳密な位置を決定することができる。ロケーション情報は、ピクセルの信号応答を使用してイメージ位置内で適宜補間されなければならない。
【０３４９】
信号処理と結び付けられた直接並列イメージ記録中に管理されなければならないデータセットについては、異なる構成によって説明される。方法は、異なる態様において、例えば、駆動の種類
・連続、または
・段階的
の点、光学システム内のドライブの位置
・参照ミラー上、
・物体位置を基準にして、または
・両方、例えば、物体位置を基準にして粗く、かつ
・参照ミラー上に細かく
の点、走査点数
・オーバーサンプリング、または
・アンダーサンプリング
の点、並びに、照明の種類の点で異なる。
これらすべての方法及びアルゴリズムの比較はこの研究の目的ではないため、わずか少数の選択された方法及びアルゴリズムが比較のために示される。まず、連続動作する参照ミラー、Ｔ＝６０００Ｋを有する静的照明、及び式９１を参照してオーバーサンプリング係数５を有する実施態様が選択され、これはλ−＝５８０ｎｍ及びΔｘ＝５８ｎｍに対応する。移動パス１ｍｍにおいて、約３５，０００のイメージのシーケンスが得られる。以下の可能な解決策は、イメージ記録の例としての役割を果たす。
−ＰＡＬビデオカメラ及び連続照明に基づくシステム（いくつかの状況下では、画像処理用の集積ＤＳＰを有する）
−光速イメージセンサ及び連続照明に基づくシステム
−変調照明に基づくシステム
【０３５０】
2010519825.tif 000025
【０３５１】
白色光干渉計用のＣＭＯＳイメージセンサの一態様について以下において説明する。
【０３５２】
白色光家干渉法画像情報の高速高並列処理にとっての鍵は、センサにある。データに同時にアクセスするには、ここではある可能性：
・ピクセル並列アナログ、
・列並列アナログ及びデジタル、
・シリアルデジタル
しかない。
【０３５３】
純粋なピクセルデータの伝送は、非常に高いイメージ繰り返し率（１０ｋＨｚ超）で非常にコストが高く、ダウンラインデジタル信号処理にかなりのコンピュータ費用を必然的に伴う。
【０３５４】
原理上、イメージフィルタリングの可能な限り大きな部分を列内のピクセル及び読出し回路で行うことが適切である。高並列度に基づき、処理レートはこれらの箇所ではそれほど大きくする必要がない。ピクセルの機能及び占有率は、センサが光学的要件及び回路要件を均一に満たすように、互いに対して調整される。ピクセルセル内の機能が、排他的に説明された主な用途に向けて適合されず、可能な限り広い適用分野を含むことは重要である。センサチップの恩益／コスト比も、普遍性に伴って増大する。この文脈の中で興味深いのは、
・イメージセンサフィールドの高速読み出しモード
・イメージセンサフィールドの瀬光名読み出し（ＣＤＳ）モード、
・可能な限り大きなダイナミックレンジでの読み出しモード
である。
【０３５５】
しかし、追加の特徴及び動作モードの実施態様は、総費用と呼ばれる許容範囲内に留まらなければならない。
【０３５６】
放射線感応ＦＥＴに基づくピクセルセルを使用することにより、要件を満たすことができる。高い読出しレート及びイメージレートが、各列内のコンパクトなデジタル評価ロジックと結び付けられた、すでに説明した電荷ベースのアナログ／デジタル変換によって達成される。さらなる処理は中央プロセッサにおいて行われ、中央プロセッサ内で、列からの中間結果が組み合わせられ、圧縮され、出力される。
【０３５７】
2010519825.tif 000026
【０３５８】
これは、特定量を超過する光学コヒーレンス信号（図２７参照）のすべての極値のｘ位置（またはｔ位置）を決定することに基づく。各極値は、変調正弦関数の単調増加曲線及び単調減少曲線で囲まれる。その最大の上昇は、非常に小さな量のみを有する極値では非常に小さい。上昇量に対してバリアを確立することにより、より低い上限が包絡線の位置に対して得られる。上昇のすべてのゼロクロッシングの量から、位置が包絡線の最大として計算された平均が選択される。アルゴリズムの技術的実施の正確な手順及び制限について、以下にさらに説明する。
【０３５９】
図２７は、放射線強度による光電流ＩＰｈの時間関数を示す。
【０３６０】
ドレイン電流ＩＤが測定信号として機能するフォトＦＥＴが、放射線感応要素として使用される。互いに直接前後するＩＤの２つの量の差分を計算することにより、時間信号の第１の微分がピクセルセル内で決定される。このプロセスは、発振を含め、
１．ピクセルセルをリセットするステップＩＤ（ｔ０）＝ＩＤ０、
２．光信号を蓄積するステップＩＤ↑、
３．蓄積された光信号を記憶セルに記憶するステップＩＳＩ＝ＩＤ（ｔ０＋τＣ−τｅ１）、
４．ピクセルセルをリセットするステップＩＤ（ｔ０＋τＣ）＝ＩＤ０、
５．光信号を蓄積するステップＩＤ↑、
６．和を出力するステップＩＰｉｘ＝ＩＤ（ｔ０＋２τＣ−τｅ１−τｅ２）−ＩＳＩ、
７．３に飛ぶステップ
において行われる。
【０３６１】
ＩＳＩは、開始時間ｔ０に対して開始値がＩＤ０で与えられるピクセル内の蓄電セルに入るドレイン電流の前駆値である。τＣはサンプリング間隔を示し、ｔ０＋τＣ−τｅ１は、所与の周期での記憶時間である。含まれる時間差τｅ１は、電流メモリセルを制御する時間から得られる。結果として生成される、τｅ２の持続時間中の出力電流ＩＰｉｘは、測定間隔中にピクセルセルによって出力された電荷を決定する。
【０３６２】
合成コヒーレンス変調信号が、図２８〜図３０の実際のピクセルセルの回路に光電流（図２７）として供給され、回路シミュレータによってシミュレーションされる。
【０３６３】
図２８は、放射線感応ＦＥＴのドレイン電流ＩＤ及び走査時間ｔｋに対して走査周期持続時間τＣでＳＩセルに記憶された電流ＩＳＩを示す。
ＩＳＩ（ｔｋ）＝ＩＤ（ｔｋ−τＣ）＋δＩ（ｔｋ）
【０３６４】
図２８は、フォトＦＥＴの走査されたドレイン電流ＩＤ及び蓄電セル内に蓄えられた電流ＩＳＩを示す（破線）。この図は、両量の比較として機能する。誤差δＩは、蓄電セルの非常に単純な実装及びτｅ１及びτｅ２による走査時間のシフトに起因する。
【０３６５】
図２９は、ピクセル出力電流ＩＰｉｘ及びライズの符号、並びに説明の参照点を示す。
【０３６６】
結果として生じるピクセル電流ＩＰｉｘが図２９内でマークされる。走査（サンプルホールド、Ｓ＆Ｈ）図は、この図についても同様に選択された。グレーエリアはチューブ（ＩＳｎ≦ＩＰｉｘ≦ＩＳｐ）をマークし、チューブの外部は、ライズが符号付き調査に使用される。このチューブは、測定精度に著しい制約を課すことなく、ノイズ及び他の誤差が抑制されるように選択されなければならない。デジタル化が、すでに説明したＣＰ−ＡＤＣによって列並列に行われる。各デジタル化ステップにおいて、列ライン及び読出しパスは同時に較正される。電荷パケットのサイズは、計算費用を所望の閾値まで低減するように調整することができる。離散化がデジタル的に行われ、チューブ内の出力値に対しては結果「０」、チューブよりも上の出力値に対しては結果「１」、チューブよりも下の出力値に対しては結果「−１」が得られる。
【０３６７】
ゼロクロッシングの決定は、符号シーケンスの解析によって行われ、いくらかより複雑に３値信号（−１、０、１）に基づいて構成される。間接的な符号変化中の先行ステップの値「０」は、認識に十分ではない。この問題は以下の２つのロジック変形によって解消された。両アルゴリズムの基本は、時間ｔｋでのピクセル電流ＩＰｉｘ（ｔｋ）のデジタル化され量子化された走査値ＤＰｉｘ（ｋ）である。
【０３６８】
【数１９】
2010519825.tif 000027
【０３６９】
変形１：
ゼロクロッシングを検出する第１の変形は、離散化ピクセル値ＤＰｉｘの部分に基づく。値が０と異なる場合、バッファに記憶される。
【０３７０】
【数２０】
2010519825.tif 000028
【０３７１】
ｋ＝０の場合の値０は、定義された開始価値調整するように機能する。ゼロクロッシングは、実際のＤｐｉｘ（ｋ）及び前の先行ステップにおいて、下式：
【０３７２】
【数２１】
2010519825.tif 000029
に従って決定されたＤＰｉｘＭ（ｋ−１）から得られる。
【０３７３】
変形２：
第１の変形は、ライズを用いる。
【０３７４】
【数２２】
2010519825.tif 000030
【０３７５】
並びに、ピクセル値ＤＰｉｘ（ｋ）及びＤＰｉｘ（ｋ−１）を使用する第２のいくらかより要求度の高い変形機能。
直接遷移｛−１→１，１→−１｝
【０３７６】
【数２３】
2010519825.tif 000031
【０３７７】
と、間接遷移｛−１→０，１→０｝
【０３７８】
【数２４】
2010519825.tif 000032
【０３７９】
とを区別することができる。
【０３８０】
第１の変形とは対照的に、ピクセル毎に３ビット、ひいては内部メモリにピクセル当たり１つ多くのビットが必要とされるが、ＤＺｉ１０及びＤＺｉ０１が含まれることにより、ゼロ点の位置をより精密に決定することができる。同じ精度を達成するには、第１の変形を２回、すなわち、参照ミラーのシフトの正及び負の向きを使用して行う必要がある。
【０３８１】
【表４】
2010519825.tif 000033
【０３８２】
表４は、図２９の図のゼロクロッシングの計算例を示す。
【０３８３】
図２９の図について、表４は、２つの変数に対応する数値の例を示す。ＤＺ（上の図２９）値は、図３０の図に使用された。グレーにマークされたエリアは、計算によって決定された包絡線の最大の位置を表す。
【０３８４】
図３０は、感化点（infection  point）のカウンタ状態を示す。
【０３８５】
その決定のために、すべてのゼロクロッシングの和がまず決定される。変形２では、ＤＺｄの他に、ＤＺｉ１０またはＤＺｉ０１のいずれかのみが計算に含められる。走査位置、平均値ｋ２＝（１／２）ｍａｘ（ＤＳｕｍＺ）の位置から、位置ｔｋ２が決定される。包絡線の最大のロケーション座標ｘｋ２は、パスと時間との関係を介して測定位置データから直接決定することができる。
【０３８６】
結果の視覚的評価のために、カウンタ状態ＤＳｕｍＺの曲線を図３０に示し、光曲線（photocurve）ＩＰｈの曲線を図２７に示す。包絡線の最大の位置は、明らかにはっきりと見つけられる。
【０３８７】
言い換えれば、変形１及び変形２の態様は、アナログ振幅変調信号の包絡線の最大の位置が、図４０による方法によって行われる［ｓｉｃ］方法の態様を説明している。そのため、前に示した形態での変形１及び変形２は両方とも、デジタル差分値ＩＰｉｘの第１のシーケンスがアナログ差分値シーケンスから生成され、デジタル差分値ＩＰｉｘの第１のシーケンスに基づいて、デジタル差分値ＤＰｉｘの第２のシーケンスが生成され、再び、デジタル差分値ＤＰｉｘ（または第２の変形ではＤｓ）の第２のシーケンスに基づいて、差分値ＤＰｉｘＭの第３のシーケンスが生成され、このデジタル差分値ＤＰｉｘＭ及びＤｓの第３のシーケンスに基づいて、符号変化ＤＺ（または第２の変形では、直接符号変化ＤＺｄ及び２つの間接符号変化／遷移ＤＺｉ１０及びＤＺｉ０１）が検出され、カウントされる方法を説明している。
【０３８８】
代替の一態様では、デジタル差分値のシーケンス及びデジタル差分値ＤＰｉｘの第２のシーケンスは、アナログ差分値シーケンスから直接生成することができ、３ビット以上を含むアナログ差分値のデジタル表現は、図２９には示されるように形成されないが、閾値ＩＳｐ及びＩＳｎに応じて、第１の値、第２の値、または第３の値、すなわち「０」、「＋１」、または「−１」が割り当てられる。
【０３８９】
差分値ＩＰｉｘの第１のシーケンスを生成し、かつ／または生成しない両手法は、例えば、図３９Ａによるピクセルセル１００及び／または図４１Ｉ及び４１Ｋによる電荷ベースで信号を処理する装置３４００、３５００によって実施することができる。測定サイクルで測定された測定電流及び測定電流によって定義される電荷は、アナログ差分値シーケンスまたは差分値シーケンスの生成の、ピクセルセル１００自体内（時間差）、列ラインＬ１（空間差）のアナログ値及び差分形成に対応する。
【０３９０】
差分値ＩＰｉｘの第１のシーケンスが形成される手法では、電荷ＱＰｉｘを決定する装置が、例えば、図３３（ＡＤＣ  Ｏｕｔ［７：０］）に示されるように、８ビットを有する電荷差を表すデジタル値を決定し、デジタル閾値ＩＳｐまたはＩＳｎによってデジタル値ＤＰｉｘの第２のシーケンスが形成される。電荷の決定は、例えば、図２Ａを参照して説明した態様のうちの１つにより、カウント、連続、またはカウント／連続によって行うことができる。
【０３９１】
差分値ＩＰｉｘの第１のシーケンスを生成しない手法では、閾値ＩＳｐまたはＩＳｎに対応する１つのみの電荷パケットが供給／除去され、符号変化の検出または非検出に基づいて、値「＋１」がアナログ差分値に割り当てられるか（電荷供給／除去前の電圧比較により、正の符号が与えられ、電荷供給後に、符号の変化が起こらなかった場合）、値「−１」が割り当てられるか（事前に負の符号が検出され、電荷供給後に符号が検出されなかった場合）、それとも値「０」が割り当てられるか（符号の変化の検出中）が決定される。この手法では、２つの閾値に基づいてデジタル化を行うため、または差分値ＤＰｉｘの第２のシーケンスを直接生成するために、供給／除去する必要があるのは、１つのみの電荷である。このような手法を使用すれば、必要なのは電荷パケットの供給／除去のみであるデジタル化後、図３Ｇによるキャパシタンス要素の電圧を設定する装置３３００による後続ステップにおいて、電荷または電圧は容量性要素上で定義された電位にリセットされ、次の電荷決定に向けて容量性要素の準備を整える。
【０３９２】
まとめるために、白色光干渉センサ用に設計されたピクセルセルの全体回路を、図３１に示す。
【０３９３】
図３１は、ＦＥＴピクセルセルを電荷源として示す。
【０３９４】
容量リセットを含むセンサの基本機能では、これは、［ＤＧＳ０５］において前に提示した構成に対応する。さらに、ピクセルは蓄電セル（ＳＩ  Ｍｅｍ）及び２本の列ラインにアクセスするスイッチマトリックス（１０）を含む。電荷源としてのピクセルセル及びおその基本回路についてはすでに上述してある。
【０３９５】
図３１Ａは、光センサ（センサ）１１０と、蓄電セル（ＳＩ  Ｍｅｍ）１２０の形態の蓄電装置と、出力ノード（１）１０４及び出力１０２を有する切り替えユニット（ＩＯ）１３０とを有する、電荷源としての（または電荷出力ＱＰｉｘを有する）電界効果トランジスタピクセルセルを示す。図３１Ａに示される電界効果トランジスタ−ピクセルセルは、図４１Ｋによる第１の電荷生成器３４１０の可能な一実施態様でもあり、トランジスタＴＲｄは第１の回路要素３４３２に対応し、トランジスタＴＲｅｓは第３の回路要素３４３６に対応する。言い換えれば、図３１Ａは、電荷生成器制御機構がピクセルまたはスイッチユニット１３０内に統合される変形を示す。
【０３９６】
光センサ１１０については図２０及び前の図を参照して、蓄電セル１２０については図１１及び図１２を参照して詳細に上述してあるため、再考察はしない。
【０３９７】
図３１Ａから明らかなように、スイッチユニット１３０によってピクセルセルを使用して、ドレイン電流ＩＤＰｈのみを出力ノード１０４及び第１のラインＬ１に出力し（例えば、ＴＰｉｘ導通、ＴＲｄ導通、ＴＲｉｓ遮断、及びＴＳＩ遮断）、反転印加電流−ＩＭのみを出力ノード１０４またはラインＬ１に出力し（ＴＰｉｘ遮断、ＴＲｄ導通、ＴＲｅｓ遮断、及びＴＳＩ導通）、または測定電流、ドレイン電流ＩＤＰｈ、及び反転印加電流−ＩＭをすべて同時に出力ノード１０４及び第１のラインＬ１に出力することができ、この場合、差分形成はピクセルセルにおいて実施される。読出し時間τｏｕｔに応じて、結果として出力ノード１０４に生じる電流は、容量性要素ＣＬ１に出力される電荷を表す。
【０３９８】
ピクセルセルによる時間差形成について、図３１Ａを参照して以下において説明する。蓄積τｉｎｔを介する第１の測定サイクルでは、電荷はトラフ−基板フォトダイオードＤＰｈ（蓄積）のトラフに蓄積され、蓄積時間τｉｎｔ後、第１の測定サイクルの対応する測定電流ＩＤＰｈ１が、光センサ１１０から出力される（インデックス１及び２は時間インデックスを表す）。この第１の測定電流は、印加電流ＩＭ１として蓄電セル１２０に印加される（ＴＰｉｘ導通、ＴＲｄ遮断、ＴＲｅｓ遮断、ＴＳＩ導通、及びＴＳｅｔＳＩ導通）。導入後、印加プロセスまたは記憶プロセスが終わり（ＴＳｅｔＳＩ遮断）、光電圧ＶＰｈは、リセット容量ＣＲｅｓを介して出力電圧にリセットされ、トランジスタＴＰｉｘは遮断され、蓄積時間τｉｎｔ中、第２の蓄積・測定サイクルが行われる。電荷ＱＰｉｘの出力前、出力ノード１０４は、定義された電圧電位ＶＲｅｆＰｉｘに設定される（ＴＰｉｘ遮断、ＴＲｉｓ導通、ＴＳＩ遮断）。蓄積時間τｉｎｔ後、第２の測定電流ＩＤＰｈ２がリセット出力ノード１０４に付与され、それと同時に、第１の測定サイクルの印加された測定電流ＩＭ１もリセット出力ノード１０４に付与され、それにより、出力または第１のラインＬ１に、結果として生じる電流が時間τｏｕｔ中に出力され、それにより、電荷ＱＰｉｘが出力される。出力ＴＲｄが遮断された後、ＴＳｅｔＳＩが導通して、第２の測定電流ＩＤＰｈ２を印加電流ＩＭ２として蓄電セルに印加する。すなわち、第３の測定電流ＩＤＰｈ３が第３の測定サイクルで生成される前、印加電流ＩＭ２を記憶する。
【０３９９】
２つのピクセルセル１００のローカル差分形成について以下において説明する。第１の測定サイクルにおいて、両ピクセルセンサは、測定または蓄積時間τｉｎｔ中、荷電したトラフ−基板フォトダイオードＤＰｈａ、ＤＰｈｂに蓄積する。蓄積時間の終わりに、光センサｂは第１の測定電流ＩＤｐｈｂ１を出力し、これは、印加電流ＩＭｂ１として蓄電セル１２０に記憶される。出力サイクルにおいて、光センサａは、第１の測定電流ＩＤＰｈａ１をラインＬ１に出力し、第２の光センサｂは印加電流ＩＭｂ１を出力し、それにより、結果として、電流ＩＤＰｈ１ａ−ＩＭ１ｂが読出し時間τｏｕｔ中にラインに出力される。すなわち、第１のピクセルセルａの電荷と第２のピクセルセルｂの電荷の差分が、同じ測定サイクルからラインＬ１に出力される。光センサ内の電荷はリセットされ、再び、第２の測定サイクル中に蓄積されて、前に説明したように、第２の測定サイクルの空間差分を決定する。
【０４００】
図３１Ｂは、図３１Ａのピクセルセルに対応する、電流出力ＩＯｕｔを有するピクセルセルの一態様のブロック図を示し、すでに説明したように、電流ベースの出力では出力ノード１０４の電圧電位は一般に無視できるため、リセットトランジスタＴＲｅｓのみが図３１Ａからなくなっている。
【０４０１】
センサフィールドの可能な動作モードは、
・スナップショット、
・二重走査（真のＣＤＳ）が相関付けられたロールクロージャ（ｒｏｌｌｉｎｇ  ｃｌｏｓｕｒｅ）
・時間差形成（差分係数（ｄｉｆｆｅｒｅｎｃｅ  ｑｕｏｔｉｅｎｔ））
である。
【０４０２】
本発明によるシミュレーションの結果は、ピクセルセルの実際の挙動を非常によく反映している。制御回路及び読出し回路は、実際のクランプ挙動、例えば、寄生ラインキャパシタンスまたは時間挙動を可能な限りよく反映するモデルで置き換えられた。
【０４０３】
挙動を説明するために、入射放射線強度Ｅｅから電流出力ＩＩＯＰｉｘ１での測定ライン上の出力電荷ｑ０までの「アナログデータパス」及びいくつかの刺激信号を図３２に示す。アルゴリズムの説明に使用されたものと同じ合成データが、これらシミュレーションにも使用された。
【０４０４】
図３２は、以下のセクションまたは機能ブロックを有するピクセルセル内のアナログデータパスを示す。
【０４０５】
１．光学フィルタリング及び発光：
ブロック（１）に示される量子効率は、活性エリア上の層構造のスペクトル透過及び活性エリア内の吸収を含む。良好な光学解像度のために、長波（赤外線）光の割合ひいてはクロストークの割合も可能な限り低くなければならない。完全放射体では、これは、例えば、赤外線遮断フィルタによって達成することができる。反反射コーティングを施すことにより、活性エリア上の層の透過度をさらに改良することができる。この処理段階を有する出力信号は、生成光電流ＩＰｈである。
【０４０６】
２．光電流の蓄積：
電荷の蓄積（２）は、フォトＦＥＴのトラフ−基板フォトダイオード内で行われる。蓄積は、説明した方式に従って行われる。図示の蓄積周期ｔ１＝ｔ０＋τＣ中。電圧ＶＰｈ１は、偏差δＶ（ｔ１）を無視してこの時間中に補間されたトラフ電位である。
【０４０７】
３．電圧−電流変換：
バルク電圧からドレイン電流ＩＤへの変換は、フォトＦＥＴ（３）を通して行われる。ｇｍｂはバルク相互コンダクタンスである。トランジスタ感度の動作点を適宜選択することにより、放射線感応回路及び蓄電セルの発振時間及び精度を設定することができる。
【０４０８】
４．走査：
ＳＩセルにドレイン電流を蓄えるための走査が、ブロック（４）において行われる。部分（２）内でリセットからのロジック分離は当然ながら不可能である。
【０４０９】
５．走査時間の保持：
走査値の保持は、差分ＩＰｉｘ＝ＩＤ（ｋ）−ＩＳＩ（ｋ−１）の計算及び出力後の時間に相対して、ＳＩ記憶セル内の記憶装置（５）によって行われる。誤差δＩＤ（ｋ）に対する演算に必要な時間の影響については、アルゴリズムを説明する際にすでに述べた。
【０４１０】
６．電荷パケットの出力：
処理結果の出力は、出力インタフェース（６）内での生成後、ピクセル電流ＩＰｉｘとしてではなく、電荷パケットｑ０として行われる。積分器は、ＩＯ部によって接続された電流出力ＩＩＯＰｉｘ１と、対応する列ラインのラインキャパシタンスとを有してなる。この出力方法の利点は、アクセス時間が短い（セクション１参照）ことからなる。
【０４１１】
イメージセンサの構造の一態様を、以下に取り上げる。
【０４１２】
図３３は、アナログ部のブロック図である。
【０４１３】
図３３に、イメージセンサの列のアナログ部（上部、グレーで入力）及び対応する制御機構（下部）のブロック図を示す。２つの左側のピンは、対応するピクセルの出力ＩＩＯＰｉｘ１及びＩＩＯＰｉｘ２において列ラインに接続される。この場合、ＩＩＯＰｉｘ１→ＱＰｉｘは出力を表し、ＶＰｉｘＲｅｆ→ＩＩＯＰｉｘ２は、ピクセル回路の基準線を表す。列回路内のＣｌ１及びＣｌ２は、接続された非活性ピクセルインタフェース並びに活性ピクセルの内部キャパシタンスを含む２本の列ラインの寄生容量を表す。１１においてすでに述べたように、Ｃｌ｛１，２｝≒１．．．３ｐＦのオーダの厳密な値は、測定結果に対して影響しない。
【０４１４】
アナログ列回路は、ＳＩセル（ＳＩ＋、ＳＩ−）に基づくバイポーラＤＡＣから供給される２つの電荷源（積分器｛１，２｝）からなる。上部電荷源（積分器１）は、測定電荷ＱＡＤＣを送り、下部（積分器２）により、ピクセルセルをリセットする値ＶＰｉｘＲｅｆが、ＱＲｅｆを介して調整される。比較器（ｃｏｍｐ）及びローカルデジタル制御機構（ＡＤＣ制御機構）は、ＣＰ−ＡＤＣの列蓄積部の共通構成要素である。インタフェースブロック（Ｉ／Ｆ）を介して、アナログ回路に基準電圧及び電流が供給され、デジタルブロックに、グローバル制御機構から信号が供給される。明確にするために、デジタル制御アームは示されていない。
【０４１５】
図３４は、デジタル部のブロック図である。
【０４１６】
列デジタル部のブロック図を図３４に示す。これは、基準値（正及び負のバリア）がローカルにレジスタ（ｔｈｒｅｓｈ）に入力されるデジタル比較器（ｃｏｍｐ）からなる。比較の結果は、このピクセルのローカルＲＡＭから検索された前のステップの値と共に処理され、アクセスタグが設定された状態で再びメモリに書き込まれる。
【０４１７】
ローカルメモリは、二重ポート変形としてレイアウトされる。表面を節減するために、列−外部読出しアクセスは、処理結果の再書き込みと同時に行われる。データインタフェース（Ｉ／Ｆ）において、読出しデータの処理が行われる。関連する列は、設定されたアクセスタグによって識別される。対応するデータセットは圧縮され、共通のタイムスタンプが提供されて出力される。
【０４１８】
さらに、高速インタフェース（ＨＳ−Ｉ／Ｆ）を介して出力される、これもまた圧縮された命令が、未処理ハーフトーンに提供される。
【０４１９】
現実的な条件下でピクセル回路の挙動をテストできるように、実際の白色光干渉計の放射線強度の時間経過の測定値が、以下のシミュレーションでテストされた［Ｎｉｅ０３］。
【０４２０】
図３５は、サンプル数の関数としての測定信号レベルを示す（ａ：完全なシーケンス及びｂ：干渉出力）（ソース：［Ｓｃｈ０５］）。
【０４２１】
このシミュレーションにより、ノイズ及び参照ミラーの進行によるジッタに拘わらず、アルゴリズムがどの程度良好に基準変調の最大を演算することができるかが調べられるものと考えられる。図３５のデジタル化された測定値は、両軸のスケーリングにより、図３６における光電流ＩＰｈの連続時間関数に変換される。放射線源がハロゲンランプ（ＬＴ＝３０００Ｋ）であるとの想定の下、計算により、標準偏差σｖ＝３ｍｍ／秒を有するｖ−＝１０ｍｍ／秒という参照ミラーの速度が得られた。
【０４２２】
図３６は、光電流ＩＰｈの均等な時間関数を示す。
【０４２３】
以下の図３７及び図３８において、所与の時間関数についてのシミュレーション結果を示す。信号傾向は、前に使用された合成データからの著しい逸脱を有するが、包絡線の最大は、誤差Δｘ≒λ−／４を除き、包絡線の最大が突き止められた。
【０４２４】
図３７は、ピクセル出力電流ＩＰｉｘのシミュレーション結果を示す。
【０４２５】
図３８は、図３７からのＩＰｉｘのゼロクロッシングのカウンタ状態を示す。
【０４２６】
白色光干渉計のオリジナルの測定データを使用してのシミュレーションは、センサ回路及びアルゴリズムの両方が、
・進行によるジッタ、
・測定信号のノイズ、
・電流メモリセルの書き込み中の電荷誤差
のように著しく非理想的であるにも拘わらず、２つの極値（（１／４）λ−）の距離の半分の測定不確実性で最大の位置を見つけることを示している。
放射源としてのハロゲンランプ（Ｔ＝３０００Ｋ）では、これは約１５０ｎｍに対応する。この誤差は、利用される放射源の平均波長に直接リンクされるため、解像度は、適切なより短波の放射線源を選択することによって大幅に改良することができる。そして、波長は、放射線感応エリアのスペクトル感度に調整されなければならない。
【０４２７】
放射線感応構造に基づいて、ピクセルには蓄電セルが統合されて開発された。この拡張により、リセット、記憶、及び出力の時間及びシーケンスの間に、いくつかの異なる動作をこのピクセルセル内でローカルに実施することが可能である。これは、普通の純粋なセンサ機能「スナップショット」、すなわち、イメージ全体の各輝度値の同時ローカル記憶、その順次出力、及び実際の輝度値からのリセット値の差分のシリアル出力を伴う、相関付けられた二重走査ＣＤＳを使用する「ロールクロージャ」を含む。このために、本発明では、前のものの実際の輝度値の差分を計算するモードを追加し、それにより、離散時間微分を実施することができると共に、実際の輝度の負の値の出力を実施して、例えば、同じ列内の別のピクセルの輝度値を減算することができる。
【０４２８】
ピクセルセルの利点は、ピクセルセルを電荷ベースの信号処理伝送の文脈の中で使用することによって完全に発揮される。非常に短い電流パルスの形態での電荷の出力及びリセット電荷をラインキャパシタンスに直接結合することによる続くアナログ／デジタル変化により、非常に高速の変換を、信号伝送のエネルギーを最低限に抑えた状態で実施することができる。イメージセンサの読出し中にソースフォロア内を流れる静的電流は必要ない。
【０４２９】
電流パルスの幅のデジタル制御及びいくつかのピクセルセルを同時選択可能なことによって表される柔軟性の著しい獲得。最高伝送レート及び精度での複雑な折り畳み演算を、輝度信号の符号付き出力に関連するデジタル制御の単純な手段を使用して行うことができる。
【０４３０】
最長でＡＤＣのデジタル出力値までピクセルセルのアナログ読出しパスを使用することは、白色干渉計に使用されるイメージデータの概念であった。開発されたアルゴリズムは、センサの列回路内に最低限のロジックを追加するだけで、イメージシーケンス内で干渉変調の評価を行えるようにする。センサから伝送されるべきデータ量は、最大で３桁低減される。ロジック及びアルゴリズムの機能性能は、白色干渉計からの実際の測定データを使用して、回路シミュレーションによって確認することができた。
【０４３１】
本発明の態様は、図８３により、コヒーレント長の短いソースからの光、例えば、白色光に基づき、マイケルソンによる干渉計のイメージデータを評価する方法であって、干渉変調の最大ひいては観測された表面点の高さ情報が、変調された輝度信号のライズから間接的に導出される、方法に関する。次に、変調輝度信号のライズは、ピクセルセルに一時的に記憶された２つの連続した輝度値の差分形成によって決定することができる。差分形成は、ピクセルセル内で行うこともでき、またはラインの読出し中に行なうこともできる。さらに、差分形成は、閾値による評価を含む。輝度極値の位置は、ライズのゼロクロッシングからデジタル的に決定することができ、ゼロクロッシングは、永久メモリ、例えば、各ピクセルのＲＡＭ（ランダムアクセスメモリ−書込み／読出しメモリ）に記憶された２ビットまたは３ビットデジタル値を考慮することで決定され、これらデジタル値は、このピクセルでの前の計算からアルゴリズムによる中間結果を含む。メモリＲＡＭは、行単位で、選択されたピクセルセルと同期して制御することができる。変調信号の時間、ロケーション、または局所輝度極値は記録することができ、それらの発生をカウントすることができ、高さ情報は平均の時間またはロケーションから決定される。
【０４３２】
別の態様は、輝度値のメモリと、２つの連続した輝度値の差分を形成する回路とを有する特別なピクセルセルを有するイメージセンサを有する装置である。さらに、装置は、アナログ／デジタル変換器、アナログまたはデジタル比較器、比較の符号を評価するデジタルロジック、この比較からの各ピクセルの中間差分値のメモリ、メモリの内容を読み出すインタフェース回路、及び／またはセンサに記憶された中間値を評価し、参照ミラーの進行制御からの時間またはロケーションとリンクするセンサ外部ロジックを有する列回路を有することができる。
【０４３３】
本発明の一態様は、ＣＭＯＳイメージセンサ内への信号処理の部分の蓄積の可能性である。これは、複雑性に基づく既知の解決策を使用しては可能ではない。特に、行毎の処理のデジタル中間結果に対するメモリ要件の低減により、システムオンチップの解決策が可能になる。例えば、変形１及び２において説明したように、振幅変調信号の最大を決定する記載のアルゴリズムは、時間分解のみならず、ロケーション分解コレログラム、すなわち、センサ列内の光学手段を使用して撮像されたコレログラムに使用することができ、隣接ピクセルのハーフトーンは、差分の計算と直列して列内のピクセル上でアクセスされる。
【０４３４】
本発明の別の態様は、セルを並列に読出す方法及び装置であって、１つまたは複数の行内のすべてのセルが活性化され、一定または可変の電流パルスが列ラインに出力され、電流パルスの幅は、対応する行回路によって定義することができ、１つまたは複数の電流パルスは合算され、列ラインの回路要素として実装される寄生容量またはキャパシタンスに蓄積され、方法及び装置に関する。マトリックス内のセルは均等にレイアウトされ、静的電流源及び／またはセンサ要素及び／またはアナログもしくはデジタル計算要素及び／またはアナログもしくはデジタルメモリセルを含む。すべての列ラインの電圧は、比較器により、すべての列で等しい基準電圧と１回または複数回比較することができ、プロセスを制御し、例えば比較プロセスを中断させるために、比較結果が変化したかどうかが検出される。正の比較結果中、負の電荷部分が対応する列ラインに結合され、負の比較結果中、正の電荷部分が対応する列ラインに結合され、比較プロセスの中断がない状態では、電荷部分は対応する列ラインに全く結合されない。その場合、例えば、電荷部分のサイズを変更し低減することができる。さらに、補償に使用される電荷部分は、パルス電流源及び／または電荷ポンプ回路によって生成することができ、電荷部分の最大は、列内に存在する量成分、電圧パルス、電流パルス、静的またはローカルに記憶される電圧または電流を介して定義される、外部供給される量成分から得られる。列内に供給される電荷パルスの対応する数及びサイズは、カウンタまたは加算器によってデジタル的に記録または蓄積することができ、パルスの数は、列内の比較演算の結果から定義することができる。デジタル増分のサイズは、電流パルスまたは電荷パケットのサイズに対応する。列ラインの電圧と比較電圧との差分が誤差値またはゼロを下回る場合、読出しプロセスは変更される。列ラインは、スイッチによってリセットすることができる。セルは、二次式のみならず、六角形またはセルに接続された特定の格子になった数本の列ラインを有するような他の形態で配置してもよい。セル内に、メモリまたはカウンタを有するか、または有さない列信号または行信号をリンクする論理演算を含めることができる。
【０４３５】
状況に応じて、本発明による方法の実施例は、ハードウェアまたはソフトウェアで実施することができる。実施態様は、プログラマブルコンピュータシステムと協働して、本発明による方法の実施例のうちの１つが実行されるようにする電子的に可読の制御信号を有するデジタル記憶媒体、特にディスク、ＣＤまたはＤＶＤで行われてもよい。したがって、一般に、本発明の実施例は、ソフトウェアプログラム製品のうちの１つがコンピュータまたはプロセッサで実行された場合、本発明による方法の実施例のうちの１つを実施する、機械可読キャリアに記憶されたプログラムコードを有するソフトウェアプログラム製品及びコンピュータプログラム製品またはプログラム製品からなる。したがって、言い換えれば、本発明の実施例は、プログラムがプロセッサで実行されると、本発明による方法の実施例を実行するプログラムコードを有するコンピュータプログラム、ソフトウェアプログラム、またはプログラムとして実施することができる。
【０４３６】
プロセッサは、本明細書では、コンピュータ、チップカード、デジタル信号プロセッサ、または別の集積回路によって形成することができる。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２】
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【図３３】
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【図３４】
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【図３５Ａ】
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【図３５Ｂ】
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【図３６】
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【図３７】
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【図３８】
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【図３９Ａ】
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【図３９Ｂ】
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【図３９Ｃ】
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【図４０】
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【図４１Ａ】
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【図４１Ｂ】
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【図４１Ｃ】
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【図４１Ｄ】
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【図４１Ｅ】
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【図４１Ｆ】
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【図４１Ｇ】
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【図４１Ｈ】
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【図４１Ｉ】
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【図４１Ｊ】
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【図４１Ｋ】
2010519825.tif 000091
【図４１Ｌ】
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【図４２】
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【国際調査報告】
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