(57)【要約】半導体構造（１０）の形成方法は、第１および第２ウェル領域（１６、１８）を含む半導体層上にチャネル領域層（４０）を形成すること、チャネル領域層上に保護層（８０）を形成すること、第１ウェル領域上に第１ゲート誘電体層（２６）を形成すること、第１ゲート誘電体上に第１メタルゲート電極層（２８）を形成すること、保護層を除去すること、チャネル領域層上に第２ゲート誘電体層（４２）を形成すること、第２ゲート誘電体層上に第２メタルゲート電極層を形成すること、第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層の各々の一部を含む第１ゲートスタック（５８）を形成し、チャネル領域層上に、第２ゲート誘電体層と第２メタルゲート電極層の各々の一部を含む第２ゲートスタック（６６）を形成することを含む。
2010532578.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造の形成方法であって、
半導体層上にチャネル領域層を形成することであって、前記半導体層は第１ウェル領域と第２ウェル領域を備え、前記チャネル領域は前記第２ウェル領域上に形成される、前記チャネル領域を形成すること、
前記チャネル領域層上に保護層を形成すること、
前記第１ウェル領域上に第１ゲート誘電体層を形成すること、
前記第１ゲート誘電体上に第１メタルゲート電極層を形成すること、
前記第１メタルゲート電極層の形成後に前記保護層を除去すること、
前記チャネル領域層上に第２ゲート誘電体層を形成すること、
前記第２ゲート誘電体層上に第２メタルゲート電極層を形成することであって、前記第２メタルゲート電極層は前記第１メタルゲート電極層とは異なる金属である、前記第２メタルゲート電極層を形成すること、
前記第１ゲート誘電体層と前記第１メタルゲート電極層のそれぞれの一部を備えた第１ゲートスタックを前記第１ウェル領域上に形成し、前記第２ゲート誘電体層と前記第２メタルゲート電極層それぞれの一部を備えた第２ゲートスタックを前記チャネル領域層上および前記第２ウェル領域上に形成することを備える方法。
【請求項２】
前記第１ゲートスタックを用いて第１導電性を有する第１デバイスを形成し、前記第２ゲートスタックを用いて、前記第１導電性とは異なる第２導電性を有する第２デバイスを形成することを更に備え、前記第２デバイスのチャネル領域は前記チャネル領域層内に存在する、請求項１に記載の方法。
【請求項３】
前記第１ゲートスタックと前記第２ゲートスタックの形成前に、前記第１メタルゲート電極層と前記第２メタルゲート電極層の各々の上に導電ゲート厚み付け層を形成することを更に備える、請求項１に記載の方法。
【請求項４】
前記チャネル領域層を形成することは、前記半導体層の半導体材料とは異なる半導体金属材料を成長させることを含む、請求項１に記載の方法。
【請求項５】
前記チャネル領域層を形成することは、前記第２ウェル領域の上にケイ素ゲルマニウムをエピタキシャル成長させることを含む、請求項４に記載の方法。
【請求項６】
前記保護層を形成することは、酸化物と窒化物から成る群より選択された材料を堆積させることを含む、請求項１に記載の方法。
【請求項７】
前記第１ゲート誘電体層を形成することは、第１高ｋ誘電体層を形成することを含み、前記第２ゲート誘電体層を形成することは、前記第１高ｋ誘電体層とは異なる高ｋ誘電体を含む第２高ｋ誘電体層を形成することを含む、請求項１に記載の方法。
【請求項８】
半導体構造の形成方法であって、
半導体層上にチャネル領域層を形成することであって、前記半導体層は第１ウェル領域と第２ウェル領域を備え、前記チャネル領域は、前記第１ウェル領域ではなく前記第２ウェル領域の上に形成される、前記チャネル領域層を形成すること、
前記チャネル領域層上に保護層を形成すること、
前記半導体層と前記保護層の上にゲート誘電体層を形成すること、
前記第１ゲート誘電体層上に第１メタルゲート電極層を形成すること、
前記保護層の上にある前記第１ゲート誘電体層と前記第１メタルゲート電極層の各一部を除去すること、
前記保護層を除去すること、
前記第１ゲート電極層と前記チャネル領域層の上に第２ゲート誘電体層を形成すること、
前記第２ゲート誘電体層上に第２メタルゲート電極層を形成することであって、前記第２メタルゲート電極層は前記第１メタルゲート電極層とは異なる金属である、前記第２メタルゲート電極層を形成すること、
前記第１ゲート電極層の上にある前記第２メタルゲート電極層と前記第２ゲート誘電体層の各一部を除去すること、
前記第１ウェル領域上に、前記第１ゲート誘電体層と前記第１メタルゲート電極層の各々の一部を備えた第１ゲートスタックを形成し、前記チャネル領域層上および前記第２ウェル領域上に、前記第２ゲート誘電体層と前記第２メタルゲート電極層の各々の一部を備えた第２ゲートスタックを形成することを備える方法。
【請求項９】
前記保護層を形成することは、酸化物と窒化物から成る群より選択された材料を堆積させることを含む、請求項８に記載の方法。
【請求項１０】
前記第１ゲートスタックを用いて第１導電性を有する第１デバイスを形成し、前記第２ゲートスタックを用いて、前記第１導電性とは異なる第２導電性を有する第２デバイスを形成することを更に備え、
前記第２デバイスのチャネル領域は前記チャネル領域層内に存在する、請求項８に記載の方法。
【請求項１１】
前記チャネル領域層を形成することは、前記半導体層の半導体材料とは異なる半導体材料を成長させることを含む、請求項８に記載の方法。
【請求項１２】
前記チャネル領域層を形成することは、前記第２ウェル領域上にケイ素ゲルマニウムをエピタキシャル成長させることを含む、請求項８に記載の方法。
【請求項１３】
前記第１ゲート誘電体層を形成することは、第１高ｋ誘電体層を形成することを含み、前記第２ゲート誘電体層を形成することは、前記第１高ｋ誘電体層とは異なる高ｋ誘電体を含む第２高ｋ誘電体層を形成することを含む、請求項８に記載の方法。
【請求項１４】
前記第１ゲート電極層の上に導電層を形成することを更に備え、
前記第１ゲート電極層と前記チャネル領域層の上に第２ゲート誘電体層を形成することは、前記導電層と前記チャネル領域層の上に前記第２ゲート誘電体層を形成することを含む、請求項８に記載の方法。
【請求項１５】
前記第１ゲート電極層上にある前記第２メタルゲート電極層と前記第２ゲート誘電体層との各一部を除去することは、前記導電層をエッチング停止層として使用することを含む、請求項１４に記載の方法。
【請求項１６】
前記第２メタルゲート電極層上に導電層を形成することを更に備える、請求項８に記載の方法。
【請求項１７】
半導体構造の形成方法であって、
半導体層上にチャネル領域層を形成することであって、前記半導体層は第１ウェル領域と第２ウェル領域を備え、前記チャネル領域層は前記第２ウェル領域上に形成されている、前記チャネル領域層を形成すること、
前記チャネル領域層上に保護層を形成すること、
前記第１ウェル領域上に第１高ｋゲート誘電体層を形成すること、
前記第１高ｋゲート誘電体の上に第１メタルゲート電極層を形成すること、
前記第１メタルゲート電極層の形成後に前記保護層を除去すること、
前記チャネル領域層上に第２高ｋゲート誘電体層を形成することであって、前記第２高ｋゲート誘電体層は、前記第１高ｋゲート誘電体層とは異なる高ｋ誘電体を有する、前記第２高ｋゲート誘電体層を形成すること、
前記第２高ｋゲート誘電体層上に第２メタルゲート電極層を形成することであって、前記第２メタルゲート電極層は前記第１メタルゲート電極層とは異なる金属である、前記第２メタルゲート電極層を形成すること、
前記第１ウェル領域上に、前記第１高ｋゲート誘電体層と前記第１メタルゲート電極層の各々の一部を備えた第１ゲートスタックを形成し、前記チャネル領域層上および前記第２ウェル領域上に、前記第２高ｋゲート誘電体層と前記第２メタルゲート電極層の各々の一部を備えた第２ゲートスタックを形成すること、
前記第１ゲートスタックを用いて第１導電性を有する第１デバイスを形成し、また、前記第２ゲートスタックを用いて、前記第１導電性とは異なる第２導電性を有する第２デバイスを形成することを含み、前記第２デバイスのチャネル領域は前記チャネル領域層内に存在する、方法。
【請求項１８】
前記第１ゲートスタックと前記第２ゲートスタックの形成前に、前記第１メタルゲート電極層と前記第２メタルゲート電極層の各々の上に導電ゲート厚み付け層を形成することを更に備える、請求項１７に記載の方法。
【請求項１９】
前記チャネル領域層を形成することは、前記半導体層の半導体材料とは異なる半導体材料を成長させることを含む、請求項１７に記載の方法。
【請求項２０】
前記保護層を形成することは、酸化物と窒化物から成る群より選択される材料を堆積させることを含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して半導体処理に関し、より詳細にはデュアルメタルゲート構造の形成方法に関する。
【背景技術】
【０００２】
半導体処理の分野では、ゲート誘電体が徐々に薄くなるに従い、ポリシリコンゲートゲート構造の使用がますます困難になっている。半導体プロセスで、誘電率の高いゲート誘電体（高ｋ（ｈｉｇｈ‐ｋ）誘電体とも呼ばれる）を重視したことで、ゲート誘電体に二酸化ケイ素を使用しなくなるにつれて、ポリシリコンゲートが原因の問題が以前よりも多く生じるようになった。ポリシリコンゲートが原因で生じる問題を克服する１つの解決法として、メタルゲートの使用がある。デュアルメタルゲートプロセスでは、第１金属をＰＭＯＳ（ｐチャネル金属酸化物半導体）デバイス用ゲートの形成に使用し、これとは別の第２金属をＮＭＯＳ（ｎチャネル金属酸化物半導体）デバイスに使用する。異なる金属を使用することで、両タイプのデバイスについて仕事関数を最適化できる。しかし、従来のデュアルメタルゲート集積化では、金属エッチングやハードマスク除去のような処理工程で、デュアルメタルゲート構造の高ｋゲート誘電体が損傷され、デバイス性能が低下してしまう可能性があった。
【図面の簡単な説明】
【０００３】
【図１】一実施形態に従い、半導体層上にチャネル領域層を設けた半導体構造の断面図を示す。
【図２】一実施形態に従い、半導体層上およびチャネル領域層上に保護層を形成し、保護層上にパターン化されたマスキング層を形成した状態の、図１の半導体構造の断面図を示す。
【図３】一実施形態に従い、保護層の露出部分を除去した状態にある、図２の半導体構造の断面図を示す。
【図４】一実施形態に従い、図２で形成したパターン化されたマスキング層を除去した状態にある、図３の半導体構造の断面図を示す。
【図５】一実施形態に従い、半導体層と保護層上にゲート誘電体層を形成し、誘電体層上にゲート電極層を形成し、ゲート電極層上に導電層を形成し、導電層上にパターン化されたマスキング層を形成した状態にある、図４の半導体構造の断面図を示す。
【図６】一実施形態に従い、図５で形成したパターン化されたマスキング層を用いて図５で形成したゲート誘電体層、ゲート電極層、および導電層をパターン化した状態にある、図５の半導体構造の断面図を示す。
【図７】一実施形態に従い、図５で形成したパターン化されたマスキング層を除去した状態にある、図６の半導体構造の断面図を示す。
【図８】一実施形態に従い保護層を除去した状態にある、図７の半導体構造の断面図を示す。
【図９】一実施形態に従い、導電層とチャネル領域層上にゲート誘電体層を形成し、ゲート誘電体層上にゲート電極層を形成し、ゲート電極層上に導電層を形成し、ゲート電極層上にパターン化されたマスキング層を形成した状態にある、図８の半導体構造の断面図を示す。
【図１０】一実施形態に従い、図９で形成した導電層、ゲート電極層、およびゲート誘電体層の各一部を除去した状態にある、図９の半導体構造の断面図を示す。
【図１１】一実施形態に従い、図９で形成したパターン化されたマスキング層を除去し、更に、導電層上にゲート厚み付け層を形成し、ゲート厚み付け層上にパターン化されたマスキング層を形成した状態にある、図１０の半導体構造の断面図を示す。
【図１２】一実施形態に従い、２つのゲートスタックを形成した状態にある、図１１の半導体構造の断面図を示す。
【図１３】一実施形態に従い、この後完了する、図１２のゲートスタックを設けた半導体デバイスを形成した状態にある、図１２の半導体構造の断面図を示す。
【発明を実施するための形態】
【０００４】
本発明は例として図示され、添付の図面によって制限されることはなく、かつ、類似した要素は同様の参照符号で表される。図面中の要素は単純かつ明瞭に図示されているが、必ずしも一定の比率の縮尺で描かれてはいない。
【０００５】
第１金属をＮＭＯＳデバイスとして使用し、これと別の第２メタルゲートをＰＭＯＳデバイスとして使用するデュアルメタルゲート集積を、ポリシリコンゲートに伴う問題を検討するため、また、それぞれのタイプのデバイスについて仕事関数を最適化するために使用することができる。また、デバイスの各チャネル領域に異なる材料を使用すれば、ＰＭＯＳデバイスおよびＮＭＯＳデバイスの性能を更に改善できる。例えば、ＮＭＯＳデバイスは、チャネル領域が１つの半導体材料（例えばシリコン）で形成されている場合に良好に機能でき、ＰＭＯＳデバイスは、チャネル領域を別の半導体材料（例えばシリコンゲルマニウム）で形成することでより良好に機能できる。したがって、以下に示す一実施形態は、異なるタイプのチャネル領域をＮＭＯＳデバイスとＰＭＯＳデバイスに使用することが可能なデュアル金属集積を含む。
【０００６】
図１は、半導体基板１２を設けた半導体構造１０を図示している。半導体基板１２は、埋め込み酸化物層１４とその上の半導体層１３を含む。半導体層１３はＮＭＯＳデバイスの形成に使用されるＮＭＯＳウェル領域１６と、ＰＭＯＳデバイスの形成に使用されるＰＭＯＳウェル領域１８とを含む。半導体層１３は、異なるウェル領域同士を分離するための分離領域２０、２２、２４を含む。それぞれのウェル領域、例えばウェル領域１６、１８の各々を使用して、任意数のデバイスを形成できる点に留意されたい。この図示の実施形態では、半導体基板は、埋め込み酸化物層１４の上に半導体層１３を積層したセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板として図示されている。しかし、別の実施形態では、基板１２は、埋め込み酸化物層１４が表面に現れないバルク半導体基板であってよい。半導体層１３はあらゆる半導体材料を含むことができる。一実施形態では、半導体層１３はシリコン層である。
【０００７】
半導体層１３は、内部に１つまたは複数のＮＭＯＳデバイスが形成されるＮＭＯＳデバイス領域３０と、内部に１つまたは複数のＰＭＯＳデバイスが形成されるＰＭＯＳデバイス領域３２とを含んでいる。ＮＭＯＳデバイス領域３０は、ＮＭＯＳウェル領域１６のようなＮＭＯＳウェル領域を任意数含んでいてよく、ＰＭＯＳデバイス領域３２は、ＰＭＯＳウェル領域１８のようなＰＭＯＳウェル領域を任意数含んでいてよい点に留意されたい。
【０００８】
図１はまた、ＰＭＯＳデバイス領域３２内のＰＭＯＳウェル領域１８の上に形成したチャネル領域層４０を図示している。チャネル領域層４０は、後にＰＭＯＳデバイスのチャネル領域を収容する層である。したがって、チャネル領域４０は、半導体層１３の（あるいはＮＭＯＳウェル領域１６の）半導体材料とは別の半導体材料を含んだ、ＰＭＯＳデバイスに一段と適した層である。これは例えば、引張、バンドギャップ、移動性などに対して、あるいはこれらの任意の組合せに対して影響を与える材料であってよい。例えば一実施形態では、チャネル領域層４０はケイ素ゲルマニウム層であり、この層は、ケイ素使用時よりも改善されたＰＭＯＳデバイスを作成できる。そのため一実施形態では、半導体層１３のウェル領域１６、１８はケイ素であってよく、チャネル領域層４０はケイ素ゲルマニウムであってもよい。一実施形態では、ケイ素ゲルマニウムを約５５０〜７００℃の温度で、厚さ約２〜１５ナノメートルにまでエピタキシャル成長させており、そのゲルマニウム濃度は約１０〜５０％である。
【０００９】
図２は、半導体層１３とチャネル領域層４０との上に保護層８０を形成した状態の半導体構造１０を図示している。一実施形態では、保護層８０は、酸化物を約５〜２０ナノメートルの厚さにブランケット堆積させて形成されている。別の実施形態では、保護層８０はプラズマ増強窒化物を含んでいてよい。図２はまた、ＰＭＯＳデバイス領域３２内の保護層８０の上に形成したパターン化されたマスキング層８２を図示している。一実施形態では、パターン化されたマスキング層８２はフォトレジストを含む。一実施形態では、従来の処理を用いて、パターン化されたマスキング層８２を形成することができる。
【００１０】
図３は、パターン化したマスキング層８２を用いて保護層８０の露出部分を除去した半導体構造１０を図示している。したがって、パターン化されたマスキング層８２を使用すれば、ＮＭＯＳデバイス領域３０内の保護層８０の一部を除去し、半導体層１３のＮＭＯＳウェル領域１６を露出させることができる。一実施形態では、従来のエッチングプロセスと化学薬品を用いて、保護層８０の露出部分を除去することができる。
【００１１】
図４は、パターン化されたマスキング層８２除去後の半導体構造１０を図示している。一実施形態では、従来の処理を用い、パターン化されたマスキング層８２を除去する。
図５は、半導体層１３と保護層８０の上にゲート誘電体層２６を、誘電体層２６の上にゲート電極層２８を、ゲート電極層２８の上に導電層８４を、更にＮＭＯＳ領域３０内の導電層８４の上にパターン化されたマスキング層３４を形成した状態にある半導体構造１０を図示している。一実施形態では、ゲート誘電体層２６は半導体層１３と保護層８０の上にブランケット堆積され、ゲート電極層２８はゲート誘電体層２６の上にブランケット堆積されている。一実施形態では、ゲート誘電体層２６は、例えば酸化ハフニウムまたは酸化ハフニウムジルコニウムを含む高ｋゲート誘電体である。（ここで使用している高ｋ誘電体は、二酸化物ケイ素のものよりも高い誘電率ｋを有する誘電体である点に留意されたい。）更に、ゲート誘電体層２６は、酸化物で覆った高ｋ誘電体層のような層を２層以上含んでいてよい。一実施形態では、ゲート誘電体層２６の厚さは約１〜５ナノメートルであってよい。一実施形態では、ゲート電極層２８は、例えば炭化タンタル、窒化タンタル、窒化チタンなどの金属を含む。一実施形態では、ゲート電極層２８の厚さは約２〜１０ナノメートルである。この図示の実施形態では、ゲート誘電体層２６とゲート電極層２８はそれぞれ、ＮＭＯＳデバイス領域３０内にＮＭＯＳデバイスを形成するために使用されるゲート誘電体層とゲート電極層である点に留意されたい。
【００１２】
更に図５を参照すると、一実施形態では、導電層８４は原位置（ｉｎ−ｓｉｔｕ）ドープした多結晶シリコン層である。一実施形態では、導電層８４は厚さ約２〜２０ナノメートルである。別の実施形態では、導電層８４を設けていない。また、一実施形態では、パターン化されたマスキング層３４はフォトレジストを含んでおり、従来の処理を用いて形成することができる。
【００１３】
図６は、パターン化されたマスキング層３４を用いて、ゲート誘電体層２６、ゲート電極層２８、および導電層８４のそれぞれの露出部分を除去した状態の半導体構造１０を図示している。したがって、パターン化されたマスキング層３４を使用することで、ＰＭＯＳデバイス領域３２内のゲート誘電体層２６、ゲート電極層２８、および導電層８４の各一部分を除去できる点に留意されたい。一実施形態では、乾式エッチングを用いて少なくとも導電層８４を貫通エッチングする一方で、湿式または乾式エッチングを用いてゲート電極層２８とゲート誘電体層２６を貫通エッチングすることができる。図示の実施形態において、保護層８０は、ＰＭＯＳデバイス領域３２内のゲート誘電体層２６、ゲート電極層２８、および導電層８４のエッチング中にチャネル領域４０を保護する点に留意されたい。
【００１４】
図７は、パターン化したマスキング層３４を除去した半導体構造１０を図示する。一実施形態では、パターン化されたマスキング層３４の除去に従来の処理を使用することができる。
【００１５】
図８は保護層８０を除去した状態の半導体構造１０を図示している。一実施形態では、フッ化水素酸（ＨＦ）を使用してＰＭＯＳデバイス領域３２内の保護層８０を除去する。
図９は、ＮＭＯＳデバイス領域３０内の導電層８４の上と、ＰＭＯＳデバイス領域３２内のチャネル領域層４０の上とにゲート誘電体層４２を形成し、ゲート誘電体層４２の上にゲート電極層４４を形成し、ゲート電極層４４の上に導電層９２を形成し、ＰＭＯＳデバイス領域３２内の導電層９２の上にパターン化されたマスキング層４６を形成した状態の半導体構造１０を図示している。一実施形態では、導電層８４、半導体層１３、およびチャネル領域４０の上にゲート誘電体層４２をブランケット堆積させ、ゲート誘電体層４２の上にゲート電極層４４をブランケット堆積させている。一実施形態では、ゲート誘電体層４２は、例えば酸化ハフニウムや酸化ハフニウムジルコニウムを含む高ｋゲート誘電体である。（一実施形態では、ゲート誘電体層４２はゲート誘電体２６の場合と別の高ｋ誘電体を使用して形成されていることに留意されたい。）更に、ゲート誘電体層４２は、例えば酸化物で覆った高ｋ誘電体層のような層を２層以上含むことができる。一実施形態では、ゲート誘電体層４２の厚さは約１〜５ナノメートルであってよい。一実施形態では、ゲート電極層４４は、例えば窒化モリブデン、ルテニウムなどの金属を含んでいる。更に一実施形態では、ゲート電極層４４はゲート電極層２８のものとは別の金属で形成されている。一実施形態では、ゲート電極層４４の厚さは約２〜１０ナノメートルである。図示の実施形態では、ゲート誘電体層４２とゲート電極層４４はそれぞれ、ＰＭＯＳデバイス領域３２内にＰＭＯＳデバイスを形成するために使用されるゲート誘電体層とゲート電極層である点に留意されたい。
【００１６】
更に図９を参照すると、一実施形態では、導電層９２は原位置（ｉｎ−ｓｉｔｕ）ドープした多結晶シリコン層である。一実施形態では、導電層９２の厚さは約３〜１５ナノメートルである。別の実施形態では、導電層９２を設けていない。また、一実施形態では、パターン化されたマスキング層４６はフォトレジストを含んでおり、従来の処理を用いて形成できる。
【００１７】
ＮＭＯＳデバイス領域３０は第１デバイス領域と呼ばれ、同様にＮＭＯＳウェル領域１６は第１ウェル領域と呼ばれ、ＰＭＯＳデバイス領域３２は第２デバイス領域と呼ばれ、同様にＰＭＯＳウェル領域１８は第２ウェル領域と呼ばれる点に留意されたい。更に、極性を反転させて、第１デバイス領域をＰＭＯＳデバイス領域に対応させ、第２デバイス領域をＮＭＯＳデバイス領域に対応させることができる点にも留意されたい。同様に、この実施形態では第１ウェル領域がＰＭＯＳウェル領域に対応し、第２ウェル領域がＮＭＯＳウェル領域に対応している。更にこの場合、ゲート誘電体層２６とゲート電極層２８のそれぞれが、ＰＭＯＳデバイスの形成に使用されるゲート誘電体層とゲート電極層に対応し、ゲート誘電体層４２とゲート電極層４４のそれぞれが、ＮＭＯＳデバイスの形成に使用されるゲート誘電体層とゲート電極層に対応している。
【００１８】
図１０は、パターン化されたマスキング層４６を用いて、ＮＭＯＳデバイス領域３０内の導電層９２、ゲート電極層４４、およびゲート誘電体層４２の露出部分を除去した状態の半導体構造１０を図示している。そのため、パターン化されたマスキング層４６を使用することで、ＮＭＯＳデバイス領域３０内の導電層９２、ゲート電極層４４、およびゲート誘電体層４２の上記一部をエッチングすることができる点に留意されたい。この場合、一実施形態では、導電層８６がエッチング停止層として働き、エッチング中にその下のゲート電極層２８を保護するべく働く。別の実施形態では、導電層８４を設けていない。この別の実施形態では、導電層９２、ゲート電極層４４、およびゲート誘電体層４２のエッチング中に除去されるゲート電極層２８の頂部を厚く設けることもできる。こうすることで、ゲート電極層４４は、頂部が除去された後にもゲート電極として適切に機能できる十分な厚さを維持できる。一実施形態では、導電層９２、ゲート電極層４４、およびゲート誘電体層４２の上記一部の除去に従来の処理を用いてもよい。
【００１９】
図１１は、パターン化されたマスキング層４６除去後の半導体構造を図示する。導電層９２は、パターン化されたマスキング層４６の除去中に、下に存在するゲート電極層４４を保護するように機能することに留意されたい。一実施形態では、アッシュ（ａｓｈ）または「ピラニア（Ｐｉｒａｎｈａ）」洗浄を用いてパターン化されたマスキング層４６を除去できる。この場合、導電保護層９２を設けていないと、アッシュまたは「ピラニア」によってゲート電極層４４が損傷する可能性がある。別の実施形態では、導電層９２は設けなくてもよい。例えば、一実施形態では、パターン化されたマスキング層４６を、その下の層、例えばゲート電極層４４を損傷することのない溶剤によって除去することができる。
【００２０】
図１１はまた、導電層８４、９２の上にゲート厚み付け層４８を形成し、ゲート厚み付け層４８の上にパターン化されたマスキング層５０を形成した状態の半導体構造１０を図示する。導電層８４を設けていない場合には、ゲート電極２８の上にゲート厚み付け層４８が直接形成され、導電層９２を設けていない場合には、ゲート厚み付け層４８がゲート電極４４の上に直接形成される点に留意されたい。一実施形態では、ゲート厚み付け層４８は例えば多結晶シリコンのような導電性材料を含んでいるため、導電ゲート厚み付け層とも呼ばれる。また、ゲート厚み付け層４８は１つまたは複数層の導電性材料を含んでいてよい。一実施形態では、ゲート厚み付け層４８は形成中のデバイスのゲートスタックを厚くするよう働くことで、ソース／ドレイン注入時にゲートスタックが、チャネル領域への注入を阻止できるのに十分な程度に厚くなる。別の実施形態では、ゲート厚み付け層は形成しなくてもよい。パターン化されたマスキング層５０は、形成中のデバイスのゲートスタックに対応する位置を規定する。この実施形態では、パターン化されたマスキング層５０は、ＮＭＯＳデバイス領域３０内におけるゲートスタックの位置と、ＰＭＯＳデバイス領域３２内におけるゲートスタックの位置とを規定する。一実施形態では、パターン化されたマスキング層５０はフォトレジストを含む。一実施形態では、従来の処理を用いて、ゲート厚み付け層４８とパターン化されたマスキング層５０を形成することができる。
【００２１】
図１２は、パターン化されたマスキング層５０を用いてゲートスタック５８、６６を形成し、次に、パターン化されたマスキング層５０を除去した状態の半導体構造１０を図示する。しがたって、パターン化されたマスキング層５０を使用して、ゲート厚み付け層４８の露出部分をデバイス領域３０、３２から除去し、導電層８４、ゲート電極層２８、およびゲート誘電体層２６の該当部分をＮＭＯＳデバイス領域３０から除去し、導電層９２、ゲート電極層４４、およびゲート誘電体層４２の該当部分をＰＭＯＳデバイス領域３２から除去することで、ＮＭＯＳデバイス領域３０内にゲートスタック５８が、ＰＭＯＳデバイス領域３２内にゲートスタック６６が出来上がる。図１３に示す実施形態のエッチング中に、両方のメタルゲート電極層（ゲート電極層２８、４４）が同時にエッチングされる点に留意されたい。一実施形態では、ゲート電極層２８、４４の厚さは、両方の層を同じ合計時間でエッチングするために、その相対エッチング速度に応じて調整できるようになっている。一実施形態では、従来の処理を用い、ゲートスタック５８、６６と、パターン化されたマスキング層５０とを形成することができる。
【００２２】
図１３に図示するように、ゲートスタック５８は、ＮＭＯＳウェル領域１６上のゲート誘電体５２（ゲート誘電体層２６で形成されている）と、ゲート誘電体５２上のゲート電極５４（ゲート電極層２８で形成されている）と、ゲート電極５４上の導電層１００（導電層８４で形成されている）と、ゲート電極５４上のゲート厚み付け部５６（ゲート厚み付け層４８で形成されている）とを含む。ゲートスタック６６は、チャネル領域層４０上のゲート誘電体６０（ゲート誘電体層４２で形成されている）と、ゲート誘電体６０上のゲート電極６２（ゲート電極層４４で形成されている）と、ゲート電極６２上の導電層１０２（導電層９２で形成されている）と、ゲート電極６２上のゲート厚み付け部６４（ゲート厚み付け層４８で形成されている）とを含む。
【００２３】
図１４は、次の段階で完了するＮＭＯＳデバイス６８、およびＰＭＯＳデバイス７０が形成された状態にある半導体構造１０を図示する。ＮＭＯＳデバイス６８は、ＮＭＯＳデバイス領域３０内のゲートスタック５８を用いて形成され、ＰＭＯＳデバイスはＰＭＯＳデバイス領域３２内のゲートスタック６６を用いて形成される。各デバイスについて、従来の処理を使用してスペーサ、およびソース／ドレイン領域を形成することが可能である。チャネル領域は、半導体層１３のＮＭＯＳウェル領域１６内のゲート誘電体５２の下にあたる、ＮＭＯＳデバイス６８のソース／ドレイン領域間に形成される点に留意されたい。しかし、ＰＭＯＳデバイス７０のチャネル領域は、半導体層１３内ではなく、チャネル領域層４０内のゲート誘電体６０の下にあたる、ＰＭＯＳデバイス７０のソース／ドレイン領域間に位置している。こうすることで、ＮＭＯＳデバイス６８とＰＭＯＳデバイス７０が、異なるメタルゲート電極を持ち、更に、チャネル領域に異なる半導体材料を有して形成されることが可能となる。そのため、異なるメタルゲート電極と異なるチャネル領域材料とを選択することにより、ＮＭＯＳデバイスとＰＭＯＳデバイスを別個に最適化することが可能となる。
【００２４】
したがって、保護層８０を使用することで、ゲート電極層２８とゲート誘電体層２６（更に、使用されていれば導電層８４）を、先に形成されたチャネル領域層４０を損傷することなくデバイス領域３２からエッチングできるようになることが理解される。更に、導電層８４、９２を使用することで、その下の層、例えばゲート電極層２８、４４のそれぞれを、デュアルメタルゲート構造の形成に必要な後続の処理中（例えば、上の層の除去中）に保護することができる。こうすることで、デバイス領域３２内に形成中の特定タイプのデバイスに一層適したチャネル領域層を形成できるようになる。
【００２５】
別の実施形態では、チャネル領域層、例えばチャネル領域層４０を、ＰＭＯＳデバイスではなくＮＭＯＳデバイスの形成に使用してもよい。更に別の実施形態では、チャネル領域層、例えばチャネル領域層４０をＮＭＯＳデバイスとＰＭＯＳデバイスの両方を形成するために使用できる。例えば、ゲート誘電体層２６を形成する前に、チャネル領域層をウェル領域１６の上に形成することも可能である。
【００２６】
一実施形態は半導体構造の形成方法に関するものであり、この形成方法は、半導体層上にチャネル領域層を形成することであって、半導体層は第１ウェル領域と第２ウェル領域を含み、チャネル領域は第２ウェル領域上に形成されている、チャネル領域層を形成すること、チャネル領域層上に保護層を形成すること、第１ウェル領域上に第１ゲート誘電体層を形成すること、第１ゲート誘電体上に第１メタルゲート電極層を形成すること、第１メタルゲート電極層の形成後に保護層を除去すること、チャネル領域層上に第２ゲート誘電体層を形成すること、第２ゲート誘電体層上に第２メタルゲート電極層を形成することであって、第２メタルゲート電極層は第１メタルゲート電極層とは異なる金属である、第２メタルゲート電極層を形成すること、第１誘電体層と第１メタルゲート電極層の各一部を含む第１ゲートスタックを第１ウェル領域上に形成し、第２ゲート誘電体層と第２メタルゲート電極層の各一部を含む第２ゲートスタックをチャネル領域層上および第２ウェル領域上に形成することを含む。
【００２７】
別の実施形態では、この方法は、第１ゲートスタックを用いて第１導電性を有する第１デバイスを形成すること、第２ゲートスタックを用いて、第１導電性とは異なる第２導電性を有する第２デバイスを形成することを更に含み、第２デバイスのチャネル領域はチャネル領域層内に存在する。
【００２８】
更に別の実施形態では、この方法は、第１ゲートスタックと第２ゲートスタック形成前に、第１メタルゲート電極層と第２メタルゲート電極層のそれぞれの上に導電ゲート厚み付け層を形成することを更に含む。
【００２９】
又別の実施形態では、チャネル領域層を形成することは、半導体層の半導体材料とは異なる半導体材料を成長させることを含む。更に別の実施形態では、チャネル領域層を形成することは、第２ウェル領域の上にケイ素ゲルマニウムをエピタキシャル成長させることを含む。
【００３０】
又別の実施形態では、保護層を形成することは、酸化物と窒化物から成る群より選択される材料を堆積させることを含む。
更に別の実施形態では、第１ゲート誘電体層を形成することは、第１高ｋ誘電体層を形成することを含み、第２ゲート誘電体層を形成することは、第１高ｋ誘電体層とは異なる高ｋ誘電体を含む第２高ｋ誘電体層を形成することを含む。
【００３１】
別の実施形態では、半導体構造の形成方法は、半導体層上にチャネル領域層を形成することであって、半導体層は第１ウェル領域と第２ウェル領域を含み、チャネル領域は、第１ウェル領域ではなく第２ウェル領域の上に形成される、チャネル領域層を形成すること、チャネル領域層上に保護層を形成すること、半導体層と保護層の上にゲート誘電体層を形成すること、第１ゲート誘電体層上に第１メタルゲート電極層を形成すること、保護層の上にある第１ゲート誘電体層と第１メタルゲート電極層の各一部を除去すること、保護層を除去すること、第１ゲート電極層とチャネル領域層の上に第２ゲート誘電体層を形成すること、第２ゲート誘電体層上に第２メタルゲート電極層を形成することであって、第２メタルゲート電極層は第１メタルゲート電極層とは異なる金属である、第２メタルゲート電極層を形成すること、第１ゲート電極層の上にある第２メタルゲート層と第２ゲート誘電体層の各一部を除去すること、第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層の各々の一部を含む第１ゲートスタックを形成し、チャネル領域層上および第２ウェル領域上に、第２ゲート誘電体層と第２メタルゲート電極層の各々の一部を含む第２ゲートスタックを形成することを含む。
【００３２】
上記別の実施形態の更なる実施形態では、保護層を形成することは、酸化物と窒化物から成る群より選択される材料を堆積させることを含む。
上記別の実施形態の更に別の実施形態では、第１ゲートスタックを用いて、第１導電性を有する第１デバイスを形成すること、第２ゲートスタックを用いて、第１導電性とは異なる第２導電性を有する第２デバイスを形成することであり、この場合、第２デバイスのチャネル領域はチャネル領域層内に存在する。
【００３３】
上記別の実施形態の更に別の実施形態では、チャネル領域層を形成することは、半導体層の半導体材料とは異なる半導体材料を成長させることを含む。更に別の実施形態では、チャネル領域層を形成することは、第２ウェル領域の上にケイ素ゲルマニウムをエピタキシャル成長させることを含む。
【００３４】
上記別の実施形態の更に別の実施形態では、第１ゲート誘電体層を形成することは第１高ｋ誘電体層を形成することを含み、第２ゲート誘電体層を形成することは、第１高ｋ誘電体層とは異なる高ｋ誘電体を含む第２高ｋ誘電体層を形成することを含む。
【００３５】
上記別の実施形態の更に別の実施形態では、この方法は更に、第１ゲート電極層上に導電層を形成することを含み、この場合、第１ゲート電極層とチャネル領域層上に第２ゲート誘電体層を形成することは、導電層とチャネル領域層上に第２ゲート誘電体層を形成することを含む。更に別の実施形態では、第１ゲート電極層上にある第２メタルゲート電極層と第２ゲート誘電体層の各一部を除去することは、導電層をエッチング停止層として使用することを含む。
【００３６】
上記別の実施形態の更に別の実施形態では、この方法は更に、第２メタルゲート電極層の上に導電層を形成することを含む。
更に別の実施形態では、半導体構造の形成方法は、半導体層上にチャネル領域層を形成することであって、半導体層は第１ウェル領域と第２ウェル領域を含み、チャネル領域層は第２ウェル領域上に形成されている、チャネル領域層を形成すること、チャネル領域層上に保護層を形成すること、第１ウェル領域上に第１高ｋゲート誘電体層を形成すること、第１高ｋゲート誘電体の上に第１メタルゲート電極層を形成すること、第１メタルゲート電極層の形成後に保護層を除去すること、チャネル領域層上に第２高ｋゲート誘電体層を形成することであって、第２高ｋゲート誘電体層は、第１高ｋゲート誘電体層とは異なる高ｋ誘電体を有する、第２高ｋゲート誘電体層を形成すること、第２高ｋゲート誘電体層上に第２メタルゲート電極層を形成することであって、第２メタルゲート電極層は第１メタルゲート電極層とは異なる金属である、第２メタルゲート電極層を形成すること、第１ウェル領域上に、第１高ｋゲート誘電体層と第１メタルゲート電極層の各々の一部を含む第１ゲートスタックを形成し、チャネル領域層上および第２ウェル領域上に、第２高ｋゲート誘電体層と第２メタルゲート電極層の各々の一部を含む第２ゲートスタックを形成すること、第１ゲートスタックを用いて第１導電性を有する第１デバイスを形成し、第２ゲートスタックを用いて、第１導電性とは異なる第２導電性を有する第２デバイスを形成することを含み、第２デバイスのチャネル領域はチャネル領域層内に存在する。
【００３７】
上記更に別の実施形態の更なる実施形態では、この方法は、第１ゲートスタックと第２ゲートスタックの形成前に、第１メタルゲート電極層と第２メタルゲート電極層のそれぞれの上に導電ゲート厚み付け層を形成することを更に含む。
【００３８】
上記の更に別の実施形態の又別の実施形態では、チャネル領域層を形成することは、半導体層の半導体材料とは異なる半導体材料を成長させることを含む。
上記又別の実施形態の更に別の実施形態では、保護層を形成することは、酸化物と窒化物の群より選択される材料を堆積させることを含む。
【００３９】
本発明を特定の導電性または電位の極性に関連して説明したが、当業者は導電性と電位の極性とを反転することができることを理解するであろう。
更に、発明の説明と請求項に記載された用語「前」、「後」、「頂部」、「底部」、「上」、「下」などは、これらが使用されている場合、それは説明目的のみで使用されたものであり、必ずしも永久的な相対位置を述べるものではなく、また、このように使用されたこれらの用語は適切な状況下において相互交換が可能であることが理解される。この例として、本明細書で述べた本発明の実施形態が、本明細書で図示または説明している方位とは別の方位へ動作できることなどを挙げる。
【００４０】
本明細書では本発明を特定の実施形態を参照して説明したが、特許請求の範囲で述べている本発明の範囲から逸脱しない限り、様々な改良および変更が可能である。したがって、本願明細書および図面は、限定的なものとしてよりも例証的なものとして捉えられるべきであり、こうした改良は全て本発明の範囲に包含されるものとする。本明細書で特定の実施形態に関連して述べたあらゆる恩典、利点、問題解決方法は、いずれかまたは全ての請求項の重大な、必要な、または必須な特徴・要素と解釈されることを意図したものではない。
【００４１】
特に記載がある場合以外は、「第１」、「第２」という用語は、こうした用語によって説明される要素を任意に区別するために使用されている。したがって、これらの用語がこうした要素の一時的あるいはその他の優先順位を必ずしも意味するとは限らない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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