(57)【要約】  本発明は、高速アナログデジタル変換器に関し、特に、「フラッシュ」タイプの少なくとも１つの変換段を有する高速アナログデジタル変換器に関する。本発明による変換器は、４つの入力部を備えたＮ個の差動増幅器を用いる。ランクｊの増幅器は、変換される入力電圧Ｖｅｐ−Ｖｅｎを２つの第１の入力部で受信し、２つの他の入力部で基準電位差を受信する。基準電位差は、並列で動作する同一の、かつ高電圧源と低電流源との間で電力を供給される抵抗器ネットワークにおける２つのタップ間で得られる。増幅器用のタップは、それぞれ、第１のネットワークにおけるランクｊのタップＰｊおよびおよび第２のネットワークにおけるランクＮ−ｊ＋１のタップＰ’Ｎ−ｊ＋１である。これは、差動増幅器が、抵抗器ネットワークから取り出された入力電流を消費するという事実による一次および二次非線形効果を低減する。非常に高解像度（１２〜１４ビット）の高速変換器に適用される。【選択図】      図３
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【特許請求の範囲】
【請求項１】
ランクｊ＝１〜ＮのＮ個の差動増幅器（Ａ１〜ＡＮ）のネットワークを含むアナログ−デジタル変換器であって、各差動増幅器が４つの入力部を有し、２つの入力部が、変換される差動入力電圧Ｖｅｐ−Ｖｅｎを受信し、第３および第４の入力部が、公称値Ｉ０の電流が横断する、同一公称値Ｒの抵抗器セットから生じる基準電圧を受信し、ランクｊの増幅器が、前記差動入力電圧Ｖｅｐ−Ｖｅｎが電圧Ｋ．Ｒ．Ｉ０に近い場合に、Ｖｅｐ−Ｖｅｎ  −  Ｋ．Ｒ．Ｉ０に比例した電圧を供給するアナログ−デジタル変換器において、
前記抵抗器セットが、一側で電圧源（ＶＨ）に、他側で基準電流源に接続された、直列で値ＲのＮ個の抵抗器（Ｒ１〜ＲＮ）の第１のネットワークであって、前記抵抗器の端部が、ランクｊ＝１〜Ｎにおける、Ｎ個の第１のタップ（Ｐ１〜ＰＮ）を画定する第１のネットワークと、一側で同じ電圧源（ＶＨ）に、他側で基準電流源に接続された、直列で値ＲのＮ個の抵抗器（Ｒ’１〜Ｒ’Ｎ）の第２のネットワークとを含んで、前記２つのネットワークが同一の電流を供給されるようにし、前記第２のネットワークの前記抵抗器が、ランクｊ＝１〜Ｎにおける、Ｎ個の第２のタップ（Ｐ’１〜Ｐ’Ｎ）を画定し、ランクｊの前記増幅器が、前記第１のネットワークにおけるランクｊのタップ（Ｐｊ）および前記第２のネットワークにおけるランクＮ−ｊ＋１のタップＰＮ−ｊ＋１に自身の第３の入力部を連結することを特徴とするアナログ−デジタル変換器。
【請求項２】
値Ｉ０のそれぞれの電流源が、各ネットワークと直列に設けられて、それらを横断する前記電流をかけることを特徴とする、請求項１または２に記載の変換器。
【請求項３】
値２Ｉ０の電流源が、前記２つのネットワークのセットに電力を供給するように設計され、次に、前記ネットワークのそれぞれが、前記電流の半分、すなわち電流Ｉ０によって実質的に横断されることを特徴とする、請求項１または２に記載の変換器。
【請求項４】
変換時にＮ個の有用な出力電圧を生成し、Ｎ個を超える数の増幅器および抵抗器を含むことと、前記追加増幅器および抵抗器が、エッジ効果を回避するためにのみ存在することとを特徴とする、請求項１〜３のいずれか一項に記載の変換器。
【請求項５】
前記抵抗器ネットワークのそれぞれが、各抵抗器が並列の２つの抵抗器から形成されてネットワークの中間に対して対称に配置される構成を有することを特徴とする、請求項１〜４のいずれか一項に記載の変換器。
【請求項６】
減結合キャパシタが、前記ネットワークの各タップと固定電位の端子との間に接続されることを特徴とする、請求項１〜５のいずれか一項に記載の変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速アナログデジタル変換器に関し、特に、「フラッシュ」タイプの少なくとも１つの変換段、すなわち並列構造段を有する高速アナログデジタル変換器に関するが、この並列構造段では、変換される電圧が、一連の基準電圧Ｖｊと同時に比較され、ここでｊは、０からＮまで変化する添え字であり、全ての電位差Ｖｊ＋１−Ｖｊは、同一で、かつ固定された基本基準電圧Ｖｔａｐと等しいと仮定される。
【背景技術】
【０００２】
かかる変換器は、一般に、一定間隔で分配される、値Ｖｔａｐ＝Ｒ．Ｉ０の基準電圧を生成するための、定電流Ｉ０を供給される直列で同一の抵抗器Ｒのネットワークと、入力電圧が、この基準電圧より大きいか小さいかを判定するための、または入力電圧およびこの基準電圧間の差を線形的に増幅するための、それぞれの基準電圧にそれぞれ関連するＮ個の差動増幅器と、を用いる。抵抗器の接合点は、増幅器の入力部に接続される中間タップを構成する。
【０００３】
最も単純な構造は、次の構造である。すなわち、定電流Ｉ０が横断する直列抵抗器Ｒ１〜ＲＮのネットワーク、および差動増幅器または比較器Ａ１〜ＡＮのセットを示す図１に表わされた構造であるが、ランクｊの増幅器Ａｊは、一方では、変換される電圧Ｖｉｎを、他方では抵抗器Ｒｊ＋１および抵抗器Ｒｊの接合点の電圧を受信する。
【０００４】
この構造は、最終アナログ−デジタル変換段用に用いることができ、増幅器は、入力電圧と基準電圧との間の差の向きに依存して、一方向またはもう一方の方向にトグルする。この構造はまた、入力段または中間アナログ−デジタル変換段（他の変換段が続く）として用いることができ、この場合に、各増幅器は、続く段階に向けて、この増幅器に関連した入力電圧Ｖｉｎと基準電圧との間の差に応じて線形的に変化する電圧または電流を供給しなければならない。
【０００５】
さらに高い解像度で正確な変換を実行できるためには、さらに大きな線形性を有する変換器を作製できることが望ましい。例えば、１２または１４ビット解像度を備えた変換器を作製することが求められる。線形誤差は、完全には同一でない値を有する可能性がある抵抗器の不完全性による。これらの誤差はまた、次の事実による。すなわち、たとえ抵抗器が同一であっても、増幅器の入力部が、抵抗器を横断する電流の一部を方向転換させ、その結果、列の上部の抵抗器を横断する電流が、列の底部における抵抗器を横断する電流より高いという事実である。図１は、抵抗器ネットワークに接続された各増幅器入力部へと方向転換される入力電流Ｉｂを概略的に表す。この電流Ｉｂは、実際には、増幅器におけるバイポーラ入力トランジスタのベース電流である。このことから、直列抵抗器ネットワークにおける中間タップの電位は、抵抗器の列における２つの連続中間タップ間において、電圧間隔Ｒ．Ｉ０で規則的には分配されないということになる。全体的な非線形誤差が、増幅器の数Ｎの二乗と、基本抵抗Ｒの値と、各増幅器によって消費される入力電流Ｉｂの値とに比例すると見なしてもよい。
【０００６】
製造精度および電流消費の理由で、ある限度を超えてＲを低減することは不可能である。数Ｎは、段にとって望ましい解像度に依存し、例えば６ビットに対してＮ＝６４である。最小電流Ｉｂが、高速で動作できなければならない差動増幅器の動的性能によってかけられる。低入力電流消費を伴うＭＯＳ技術を用いることが可能であろうが、しかしこれらの技術では、バイポーラ技術によって与えられる性能を得るための十分な製造精度を達成するのは困難である。
【０００７】
電流補償を含む解決法が既に考案されているが、この場合には、値Ｉｂの電流が、抵抗器ラダーの中間タップに注入されて、増幅器への電流Ｉｂの損失を相殺するようにする。これらの解決法は、複雑であり、かつ温度変動、または技術的な製造パラメータにおけるばらつきに非常に影響を受けやすい。これは、次の理由による。すなわち、問題は、差動段における入力トランジスタの電流βにおける利得に直接関連するベース電流を補償することであるが、しかし、電流利得の値が、極めて分散され、温度につれて可変だからである。
【０００８】
恐らく、変換器の速度性能を向上させるために考案された、特許出願の国際公開第２００５／０５５４３１号パンフレットに説明された差動構造から発想を得ることが可能であろう。この構造は、図２で想起されているが、それぞれ４つの入力部を備えた差動増幅器Ａ１〜ＡＮを用いる。ランクｊの増幅器Ａｊは、一方では２つの第１の入力部で、変換される差動電圧Ｖｅｐ−Ｖｅｎを受信し、他方では２つの他の入力部で、直列抵抗器ネットワークのランクｊおよびＮ−ｊ＋１における２つの対称タップからサンプリングされた電圧をそれぞれ受信する。したがって、第１の増幅器Ａ１は、第１の中間タップＰ１および最後のＰＮに連結され、第２の増幅器は、第２のタップＰ２および最後から２番目のＰＮ−２に連結される等である。この構造を用いれば、この電流Ｉｂに対する自然な補償を確立する構造の対称性ゆえに、抵抗器ネットワークの各タップから方向転換されるこの電流Ｉｂによって発生される問題を解決することが可能であろう。実際には、この構造において重要なことは、タップＰ１〜ＰＮの電位の分配における線形性ではなく、それは、ｊが１からＮまで増加する場合に、タップＰｊおよびＰＮ−ｊ＋１間の一連の電位差における線形性である。ここで、ｊが何であっても、タップＰｊおよびＰＮ−ｊ＋１間の電圧降下は、より大きな電流が横断するセットの上部の抵抗器における電圧降下、およびより小さな電流が横断する底部の抵抗器における電圧降下の加算から生じ、その結果、平均では、たとえ抵抗器における平均電流が、望ましいＩ０ではなく、それどころかＩ０＋Ｎ．Ｉｂであっても、電圧降下の分配は規則的なままである。
【０００９】
しかしながら、この補償は、電流Ｉｂが、変換される入力電圧Ｖｅｐ−Ｖｅｎに依存しないという条件でのみ行われる。しかし、これは、該当しない。これが、ネットワークの各タップと、対応する差動増幅器の入力部との間にフォロワ段を挿入することによって該当するように、問題を工夫することが可能であろう。しかしこれは、次の追加的な問題を生じることになろう。すなわち、回路の整合と、温度に応じたばらつきと、追加の電流消費と、フォロワ段によって導入される雑音と、３．３ボルトなどの非常に低電圧の電源で動作することが望ましい場合の、有害な追加ベース−エミッタ電圧降下と、の追加的な問題である。
【００１０】
例として、自身の第１段が８０の差動増幅器を含む１４ビット変換器用の、図２の構成における線形誤差計算シミュレーションは、次の結論に至る。すなわち、変換ラダーにわたる積分非線形誤差は、抵抗器ネットワークへの供給電流が３０ミリアンペアであり、増幅器の差動対が２００マイクロアンペアの電流供給を有し、かつ平均ベース電流が１．７マイクロアンペアである例において、７．５ＬＳＢ（最下位ビット）に達する可能性があるという結論である。積分非線形誤差ＩＮＬは、基準電圧の理論値とそれらの実際値との間の差の合計である。これらの７．５最下位ビットは、大きすぎる誤差を表し、これは、低減することが望ましい。
【００１１】
次のことが注目された。すなわち、図２の抵抗器ネットワークが、高電圧源と低電流源との間ではなく、２つの基準電圧源間で電力を供給された場合には、積分非線形誤差が、ほぼ２．５の比率で分割されたが、これは、かなり大きい。同じ測定条件下では、これは、１４ビット変換器に対して、ピークツーピークで３ＬＳＢの積分非線形誤差につながるが、これは、はるかに満足できるものである。したがって、２つの基準電圧を介した電力供給によって、性能は改善される。
【００１２】
また、２つの基準電圧間で電力を供給される単一ラダーの代わりに、２つの基準電圧間で電力を供給される直列抵抗器の二重ラダーを用いることによって、構造の積分非線形性をさらに改善することが可能かどうかを検証するための試みがなされた。次に、増幅器における入力部の１つが、ラダーの１つにおけるランクｊのタップに接続され、他方で、もう一方の入力部が、もう一方のラダーのランクＮ−ｊ＋１におけるタップに接続される。しかし、結果は、決定的ではない。なぜなら、上記と同じ条件が、４．７ＬＳＢの積分非線形性に至るからである。したがって、抵抗器の二重ラダーは、それが性能を損なうので、積分非線形性の観点からは役に立たない。
【発明の概要】
【課題を解決するための手段】
【００１３】
高解像度アナログデジタル変換、特に１２ビットを超える変換の線形性を改善するために、本発明は、ランクｊ＝１〜ＮのＮ個の差動増幅器のネットワークを含むアナログ−デジタル変換器を提案するが、各差動増幅器が４つの入力部を有し、２つの入力部が、変換される差動入力電圧Ｖｅｐ−Ｖｅｎを受信し、第３および第４の入力部が、公称値Ｉ０の電流が横断する同一公称値Ｒの抵抗器セットから生じる基準電圧を受信し、ランクｊの増幅器が、差動入力電圧Ｖｅｐ−Ｖｅｎが電圧Ｋ．Ｒ．Ｉ０に近い場合に、Ｖｅｐ−Ｖｅｎ  −  Ｋ．Ｒ．Ｉ０（Ｋは整数）に比例する電圧を供給するアナログ−デジタル変換器であって、抵抗器セットが、一側で電圧源に、他側で基準電流源に接続された、直列で値ＲのＮ個の抵抗器の第１のネットワークであって、抵抗器の端部が、ランクｊ＝１〜Ｎにおける、Ｎ個の第１のタップを画定する第１のネットワークと、一側で第１のネットワークと同じ電圧源に、他側で基準電流源に接続された、直列で値ＲのＮ個の抵抗器の第２のネットワークとを含んで、２つのネットワークが同一の電流を供給されるようにし、第２のネットワークの抵抗器が、ランクｊ＝１〜Ｎにおける、Ｎ個の第２のタップを画定し、ランクｊの増幅器が、第１のネットワークにおけるランクｊのタップおよび第２のネットワークにおけるランクＮ−ｊ＋１のタップに自身の第３の入力部を連結することを特徴とするアナログ−デジタル変換器を提案する。
【００１４】
２つのネットワークは、厳密に同一である。それらは、共通電圧源によって電力を供給される。値Ｉ０のそれぞれの電流源を各ネットワークと直列に設けて、ネットワークを横断する電流をかけることができる。しかしながら、２つの（同一）ネットワークに同時に電力を供給する２倍値２Ｉ０の単一共通電流源を設け、次に、ネットワークのそれぞれが、半分の電流、すなわち電流Ｉ０によって横断されるのがより有利である。
【００１５】
変換用にＮ個の差動増幅器を用いることが望ましい場合には、変換器がＮを超える多数の増幅器を含むように準備し、追加増幅器が、エッジ効果を回避するためにのみ存在するようにしてもよい。次に、抵抗器ネットワークには、それぞれ、Ｎを超える抵抗器が含まれる。
【００１６】
このように得られた構造の積分非線形性は、試みられた他の構造で得られた積分非線形性より（結構大きな約３０〜５０の比率で）はるかによいことが分かる。２つの基準電圧の支援で単一ネットワークに電力を供給することは、電圧源および電流源を介して単一ネットワークに電力を供給することより著しくよいことが分かるが、二重ネットワークが２つの基準電圧源間で電力を供給されないという条件で二重ネットワークを用いることによって、桁違いに大きな予想外の改善を得ることが可能であると分かった。
【００１７】
上記と同じ測定条件下で、１４ビット変換器に対して、ピークツーピークで０．１ＬＳＢの積分非線形性が得られた。すなわち、同じ方法で電力を供給される単一ネットワークより７５倍よく、電圧基準によって電力を供給される単一ネットワークより３０倍よく、基準電圧によって電力を供給される二重ネットワークより５０倍よい。
【００１８】
本発明の他の特徴および利点は、添付の図面に関連して提供される、以下の詳細な説明を読むことによって明らかになろう。
【図面の簡単な説明】
【００１９】
【図１】先行技術のフラッシュアナログ−デジタル変換器の原理を表す。
【図２】先行技術の別のフラッシュ変換器の原理を表す。
【図３】本発明によるフラッシュ変換構造を表す。
【図４】本発明による代替構造を表す。
【図５】抵抗器ネットワークの折り返し構造を表す。
【図６】４つの入力部を備えた例示的な差動増幅器の実施形態を表す。
【発明を実施するための形態】
【００２０】
図３における変換器の構造は、図２で使用された入力部に類似した４つの入力部を備えたＮ個の差動増幅器を用いる。ランクｊの各差動増幅器Ａｊは、ｊが１からＮまで変化するが、変換される差動電圧Ｖｅｐ−Ｖｅｎを受信する２つの第１の入力部を有する。したがって、電圧Ｖｅｐは、全ての差動増幅器の第１の入力部に印加され、電圧Ｖｅｎは、全ての差動増幅器の第２の入力部に印加される。
【００２１】
各増幅器にとって異なる基準電位差が、第３および第４の入力部間に印加される。この電位差は、２つの別個の抵抗器ネットワーク、すなわち、第３の入力部への基準電位の印加専用の一ネットワークおよび第４の入力部への別の基準電位の印加専用のもう一方のネットワークのタップに基づいて確立される。図２では、単一基準ネットワークが用いられた。
【００２２】
２つの抵抗器ネットワークは、同一であり、電流源によって画定された同一の電流Ｉ０によって横断される。これらのネットワークには、それぞれ、直列で値Ｒの、少なくともＮ−１の同一抵抗器が含まれ、これらのＮ−１抵抗器の端部が、増幅器の入力部に連結されるように意図されたＮタップを画定する。したがって、ランクｊのタップＰｊは、抵抗器Ｒｊおよび抵抗器Ｒｊ＋１の接合点である。
【００２３】
第１のネットワークに対して、タップは、Ｐ１〜ＰＮと表され、抵抗器は、Ｒ１〜ＲＮと表される。第２のネットワークには、「プライム」符号が用いられる。すなわち、タップＰ’１、Ｐ’２、．．．、Ｐ’Ｎである。
【００２４】
１からＮまでの添え字ｊの増加方向は、ネットワークにおける電流フローの方向に、慣例で取られる。すなわち、図を参照すると、上部から底部へ流れる電流によって両方とも横断される２つのネットワークに対して、添え字は、上部から底部へ増加する（供給電位ＶＨは、底部より上部でより正である）。２つのネットワークは、供給電位ＶＨを画定する電圧源に一側で接続される。他側において、ネットワークは、それらが同一の電流によって横断されるような方法で電流源に接続される。
【００２５】
本発明によれば、第１のネットワークにおけるランクｊのタップＰｊは、増幅器Ａｊの第３の入力部に連結され、第２のネットワークにおけるランクＮ−ｊ＋１のタップＰ’Ｎ−ｊ＋１は、増幅器Ａｊの第４の入力部に連結される。これは、全てのランクｊにとって同様である。これらの２つのタップ間の電位差は、差動増幅器Ａｊ用の基準電圧Ｋ．Ｉ０（Ｋは整数）を構成し、この差動増幅器Ａｊは、入力電圧がこの基準電圧に近い場合に、変換される入力電圧とこの基準電圧との間の差に比例した電圧を、その出力部で供給する。基準電位差Ｋ．Ｉ０は、間隔２Ｒ．Ｉ０で、−（Ｎ−１）Ｒ．Ｉ０と＋（Ｎ−１）Ｒ．Ｉ０との間で規則的に広がる。
【００２６】
整数Ｋは、増幅器Ａｊにとって、実際にはＮ−２ｊ＋１に等しい。
【００２７】
図２と比較すると、図２と同じ解像度および基準電圧の範囲を有するために、図３のネットワークにおいて用いられる抵抗値Ｒは、図２の抵抗値の２倍になり、電流Ｉ０の値は、図２の値の半分になることが注目される。
【００２８】
本発明に従って、次のことが観察された。すなわち、各増幅器入力部によって引き込まれる電流Ｉｂの存在による一次非線形誤差が、図２の場合におけるのと同じ方法で補正されるだけでなく、入力電圧Ｖｅｐ−Ｖｅｎのレベルに従って電流Ｉｂが変化するという事実による二次非線形誤差が、互いに補償する傾向にあるということである。増幅器における全ての第３の入力部の入力電流Ｉｂが、ネットワークの１つから引き込まれる一方で、全ての第４の入力部の電流Ｉｂが、もう一方のネットワークから引き込まれることが注目される。
【００２９】
図２の場合のために上記で示したのと類似のシミュレーションによって、同じ条件の下で０．１ＬＳＢの低さ、すなわち前よりはるかに少ない積分非線形誤差を観察することが可能になった。
【００３０】
図２のレイアウトでは、次のことが検討された。すなわち、２つの抵抗器ネットワークは、ネットワークのフットに配置された、同じ値Ｉ０の２つの異なる電流源によって、フット抵抗器Ｒ０およびＲ’０を介して独立して電力を供給され、ネットワークのヘッドは、同じ供給電圧源ＶＨによって電力を供給されることである。しかしながら、２つのネットワークの両方に並列に電力を供給するために、２倍値２×Ｉ０の単一電流源のための準備を都合よく行ってもよい。ヘッドは、やはり、２つのネットワークに共通の電圧源ＶＨによって電力を供給される。電流は、ネットワークが同一なので、値Ｉ０の２つの等しい部分に分割されるが、しかし二次非線形誤差におけるさらなる改善が観察される。
【００３１】
前述において、Ｎ−１抵抗器のネットワークにおけるＮ電圧タップを備えたＮ増幅器のネットワークが存在したことが検討された。数Ｎは、段によって生成される変換スパンの数を表す。例えば、段が、６高位ビットの変換を確立しなければならない場合には、入力電圧に応じて変化する電圧を伝達するＮ＝６４の増幅器が存在し、この電圧は、後続の変換段で用いられて下位ビットの変換を確立する。これらの後続段は、折り返し増幅器を備えた構造または他のタイプの構造とすることができる。
【００３２】
しかし、たとえ第１の段が、Ｎ変換スパンだけを確立しなければならない場合であっても、図３または４のネットワークを上方および下方へ拡張する、より多くの増幅器およびより多くの抵抗器が存在するための準備をすることは有用であり得る。これらの追加的な抵抗器および増幅器は、変換スパンの端部近くで線形性を損なう傾向があるエッジ効果を回避する役割を果たす。したがって、Ｎ個の有用な抵抗器および増幅器のネットワークの各側部に、数十の増幅器および抵抗器を追加することが可能である。
【００３３】
最後に、抵抗器ネットワークは、集積回路マイクロチップ上でかなり大きな長さ、例えば１ミリメートルにわたって伸びる。さて、かかる距離にわたっては、熱勾配または技術的ばらつきの影響は、それら自体が感じられるようになる可能性がある。これらの条件下では、各抵抗器を並列の２つの抵抗器に分割することが有利だが、これらの２つの抵抗器は、温度勾配が互いを補償するような方法で、ネットワークの中間に対して対称に配置される。図５は、抵抗器ネットワークのかかる構成を表す。前の図の抵抗器Ｒ１、Ｒ２、Ｒ３は、ここではそれぞれ、並列な抵抗器で構成される。Ｒ１ａおよびＲ１ｂは、抵抗器Ｒ１．Ｒ２ａを構成し、Ｒ２ｂは、抵抗器Ｒ２を構成する等である。
【００３４】
本発明の構造が、変換される入力電圧によってではなく、連続電圧および連続電流によって電力を供給される抵抗器ネットワーク（ネットワークに印加されるのが入力電圧である他の動的ラダー構造と異なる、いわゆる、抵抗器の静的ネットワークまたはラダー）を含むとすると、ネットワークのタップとグランド（または固定電位の端子）との間にそれぞれ接続されたキャパシタによって、このネットワークを減結合することは有利である。この減結合によって、動的信号による基準電圧への外乱が回避されるが、これらの動的信号には、サンプルおよび保持モジュールのクロック信号、またはさらには浮遊キャパシタンスによって抵抗器ネットワークに結合可能な、変換される入力信号などがある。追加キャパシタンスは、これらの浮遊信号を短絡する。この減結合によってまた、抵抗器により発生される熱雑音が低減されることが注目される。
【００３５】
図６は、本発明の構造において使用可能な差動増幅器Ａｊの例示的で詳細な構成を表す。増幅器は、変換される入力信号ならびにタップＰｊおよびＰＮ−ｊ＋１に存在する電圧を受信する４つの入力部を有する。この増幅器は、２つの単一差動トランスコンダクタンス増幅器で構成された二重増幅器の形態で作製されるが、その出力は、交差されて、第１の差動トランスコンダクタンス増幅器の入力電圧と第２の差動トランスコンダクタンス増幅器の入力電圧との間の差に比例した電圧を生成する。次に、アセンブリは、電圧Ｖｅｐ−ＶｅｎがＫ．Ｒ．Ｉ０に近い場合に、Ｖｅｐ−Ｖｅｎ  −  Ｋ．Ｒ．Ｉ０に比例した電圧を生成する。項Ｋ．Ｒ．Ｉ０は、タップＰｊおよびＰＮ−ｊ＋１間の電位差を表す。
【００３６】
（左側の）第１の増幅器は、（増幅器Ａｊの第１の入力部である）一入力部において電圧Ｖｅｐを受信し、（Ａｊの第４の入力部である）別の入力部において、タップＰＮ−ｊ＋１に存在する電圧を受信する。（右側の）第２の増幅器は、（増幅器Ａｊの第２の入力部である）一入力部において電圧Ｖｅｎを受信し、（Ａｊの第３の入力部である）別の入力部において、タップＰｊに存在する電圧を受信する。
【００３７】
増幅器の電流出力部は、合算器の役割を果たすように結合される。出力を交差させることによって、差がもたらされ、その結果、出力部は、ペアにされた入力部に印加された電圧差の差を、増幅器の利得に対応する係数で表す差動電圧を供給する。この差は、量を表す。すなわち、以下のとおりである。
Ｖｅｐ−Ｖｅｎ  −  Ｋ．Ｒ．Ｉ０
【００３８】
より正確には、各単一差動増幅器には、単一定電流源の電流を供給される２つの対称ブランチが含まれるが、各ブランチには、負荷抵抗器Ｒｃｈと直列のトランジスタが含まれる。トランジスタのベースは、増幅器の入力部である。第１の増幅器は、第１のトランジスタＴ１のベースでＶｅｐを受信し、第２のトランジスタＴ２のベースでタップＰＮ−ｊ＋１を受け入れる。第２の増幅器は、第１のトランジスタＴ’１のベースでＶｅｎを受信し、第２のトランジスタＴ’２のベースでタップＰｊを受け入れる。出力部は、合算器式に配置されるが、しかし交差される。Ｔ１のコレクタによって構成された出力部は、Ｔ’２のコレクタによって構成された出力部に連結されて、二重差動増幅器の第１の出力部を構成し、逆に、Ｔ’１およびＴ２のコレクタは、連結されて、二重差動増幅器の第２の出力部を構成する。差動増幅器の出力部は、これらの出力部の１つによって、例えば、増幅器の出力部が単一出力部である場合にはＴ１のコレクタ、または増幅器の出力部が差動でなければならない場合には２つの出力部（Ｔ１およびＴ２のコレクタ）によって構成される。電流源の電流は同一であり、レイアウトのトランジスタおよび抵抗器は、全て同一である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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