(57)【要約】  ｄｃ−ｄｃスイッチング変換器のためのデジタルコントローラは、軽負荷条件の下で作動することができる。コントローラは、手持ち式デバイス及び他の低電力電子器械に調整された出力電圧を供給するスイッチモード電源における使用に適するものとすることができる。デジタル論理の伝播時間と比較して長い時間間隔をもたらすために、ＤＰＦＭ／ＤＰＡＭは、２組の遅延セルを有するリング発振器とこのリングを巡ってレースする２つの信号とを用いることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
デジタル変調器であって、
デジタル変調器の出力信号のオン時間を設定する遅延線と、
デジタル変調器の前記出力信号の周期を設定する回路と、
を含み、
前記回路は、発振器を通るパルスの正のエッジを設定するのに用いられる低速遅延セルと発振器を通る該パルスの負のエッジを設定する高速遅延セルとを有して該パルスの幅が時間と共に狭幅化するリング発振器を含む、
ことを特徴とする変調器。
【請求項２】
ＤＰＦＭであることを特徴とする請求項１に記載のデジタル変調器。
【請求項３】
ＤＰＦＭ／ＤＰＡＭであることを特徴とする請求項１に記載のデジタル変調器。
【請求項４】
前記回路は、前記周期の終点を検出してクロック信号を出力するエンド・オブ・レース(end-of-race)検出器を含むことを特徴とする請求項１に記載のデジタル変調器。
【請求項５】
前記リング発振器は、前記高速及び低速遅延セルに接続したＳＲラッチを含むことを特徴とする請求項１に記載のデジタル変調器。
【請求項６】
前記遅延線における遅延は、調節可能であることを特徴とする請求項１に記載のデジタル変調器。
【請求項７】
前記回路は、前記リング発振器に入る初期パルス幅を設定する別の遅延線を含むことを特徴とする請求項１に記載のデジタル変調器。
【請求項８】
別の遅延線における遅延は、調節可能であることを特徴とする請求項７に記載のデジタル変調器。
【請求項９】
カウンタを含まないことを特徴とする請求項１に記載のデジタル変調器。
【請求項１０】
前記リング発振器における前記パルス狭幅化の速度は、前記周期を調節するように調節可能であることを特徴とする請求項１に記載のデジタル変調器。
【請求項１１】
前記低速遅延又は高速遅延セルの少なくとも一方の遅延は、前記周期を調節するように調節可能であることを特徴とする請求項１に記載のデジタル変調器。
【請求項１２】
前記低速遅延セルの遅延は、前記周期を調節するように調節可能であることを特徴とする請求項１に記載のデジタル変調器。
【請求項１３】
リング発振器であって、
リング発振器を通るパルスの正のエッジを設定するのに用いられる低速遅延セルと、
リング発振器を通る前記パルスの負のエッジを設定する高速遅延セルと、
を含み、
前記パルスの幅が、時間と共に徐々に狭幅化する、
ことを特徴とする発振器。
【請求項１４】
周期の終点を検出してｃｌｋ信号を出力するエンド・オブ・レース検出器を更に含むことを特徴とする請求項１３に記載のリング発振器。
【請求項１５】
前記高速及び低速遅延セルに接続したＳＲラッチを更に含むことを特徴とする請求項１３に記載のリング発振器。
【請求項１６】
別の遅延線が、リング発振器に入る初期パルス幅を設定することを特徴とする請求項１３に記載のリング発振器。
【請求項１７】
リング発振器における前記パルス狭幅化の速度は、周期を調節するように調節可能であることを特徴とする請求項１３に記載のリング発振器。
【請求項１８】
前記低速遅延又は高速遅延セルの少なくとも一方の遅延は、周期を調節するように調節可能であることを特徴とする請求項１３に記載のリング発振器。
【請求項１９】
前記低速遅延セルの遅延は、周期を調節するように調節可能であることを特徴とする請求項１３に記載のリング発振器。
【請求項２０】
変調された信号をデジタル的に生成する方法であって、
遅延線を用いて出力信号のオン時間を設定する段階と、
発振器を通るパルスの正のエッジを設定するのに用いられる低速遅延セルと発振器を通る該パルスの負のエッジを設定する高速遅延セルとを有して該パルスの幅が時間と共に狭幅化するリング発振器を用いて、前記出力信号の周期を設定する段階と、
を含むことを特徴とする方法。
【発明の詳細な説明】
【背景技術】
【０００１】
低電力スイッチング変換器のデジタル制御は、デジタル設計ツールを用いる機能、異なるインプリメンテーション技術に移行する柔軟性、及び外部の影響に対する低い感受性を含む数々の恩典を可能にする。
【０００２】
しかしながら、セルラー電話、デジタルスチールカメラ（ＤＳＣ）、及び携帯情報端末（ＰＤＡ）のようなバッテリ給電型の手持ち式デバイスでは、主にアナログ制御式ｄｃ−ｄｃスイッチング変換器が用いられている。成功したデジタルインプリメンテーションに対する主な障害の中には、アナログ方式と比較して低いスイッチング周波数、及びパルス周波数変調（ＰＦＭ）をサポートすることができる低電力デジタルアーキテクチャの欠如がある。ＰＦＭは、スイッチモード電源（ＳＭＰＳ）の出力負荷が軽い時には意味のある効率改善をもたらす。手持ち式デバイスでは、バッテリ寿命を延ばすために、通常は、供給されたデバイスが簡単な処理タスクを実行するか又は待機モードで作動する時にＰＦＭが用いられる。
【０００３】
最近の論文では、デジタルパルス幅変調制御のみをサポートするか、又はデジタルパルス幅変調器（ＤＰＷＭ）とアナログＰＦＭとを組み合わせるかのいずれかであるいくつかの低電力方式が示されている。
【０００４】
優先権の主張
本出願は、本明細書にその全体が組み込まれている現在特許出願中の出願である２００７年３月１６日出願のＡｌｅｋｓａｎｄａｒ  Ｐｒｏｄｉｃ他による「低電力スイッチング電源のためのデジタルパルス周波数／パルス振幅（ＤＰＦＭ／ＤＰＡＭ）コントローラ」という名称の米国特許仮出願第６０／８９５、３８６号（代理人整理番号ＳＩＰＥＸ−０１０１８ＵＳ０）からの優先権を主張するものである。
【０００５】
さらに、本出願は、本明細書にその全体が組み込まれている現在特許出願中の出願である２００８年２月２０日出願のＡｌｅｋｓａｎｄａｒ  Ｐｒｏｄｉｃ他による「低電力スイッチング電源のためのデジタルパルス周波数／パルス振幅（ＤＰＦＭ／ＤＰＡＭ）コントローラ」という名称の米国特許出願第１２／０３４、５７３号（代理人整理番号ＳＩＰＥＸ−０１０１８ＵＳ１）からの優先権を主張するものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許仮出願第６０／８９５、３８６号
【特許文献２】米国特許出願第１２／０３４、５７３号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
アナログインプリメンテーションにおける問題は、アナログコントローラが、比較的長い設計工程を必要とし、インプリメンテーション技術が変更される度に、ほぼ完全に設計し直す必要があるということである。従って、それらは、携帯デバイスの大部分が依存するめまぐるしく変化するデジタルハードウエアとの一体的な統合化には適さない。更に、最新のＣＭＯＳ工程では、非常に限られた供給電圧に起因して、アナログコントローラの全ての機能ブロックをインプリメンテーションすることができるわけではない。
【０００８】
一方、一部のＤＰＦＭも、低電力スイッチング変換器には適さない。多くの場合に短いオンと長いオフ時間間隔で特徴付けられるパルス周波数変調された（ＰＦＭ）信号を作成するために、一部の実現には、高周波クロックが用いられ、電力効率の低いカウンタが採用され、これは、ＳＭＰＳの全体効率がコントローラの電力消費によって大きく影響を受ける低電力用途に対しては不適切である。
【図面の簡単な説明】
【０００９】
【図１】ＤＰＦＭ／ＤＰＡＭコントローラによって調整されるｂｕｃｋコンバータの図である。
【図２】本発明の一実施形態のデジタル変調器の図である。
【図３】本発明の一実施形態のデジタルコントローラの作動の図である。
【図４】本発明の一実施形態のデジタルコントローラの作動の図である。
【図５】本発明の一実施形態のチップレイアウトの図である。
【発明を実施するための形態】
【００１０】
低電力デジタルパルス周波数変調器（ＤＰＦＭ）を設計するのに１つの難題は、非常に高速なデジタル論理を用いた長時間間隔の作成である。ＤＰＦＭにおいて作動するＳＭＰＳのスイッチング周期は、最新のデジタル回路の伝播時間よりも数桁大きいから、ＤＰＷＭアーキテクチャに用いられる方式の直接インプリメンテーションは実際的ではない。従来のリング発振器は、数千個の遅延セル及び巨大なオンチップ面積を必要とするであろう。一方、カウンタベースのＤＰＦＭアーキテクチャは、特に大きい周波数範囲を必要とする時にかなりの量の電力を消費する。
【００１１】
下記に説明する或る実施形態は、上述の問題に対する解法をもたらし、以下の固有の特性を有する低電力デジタルパルス周波数変調／パルス振幅コントローラアーキテクチャを含む。
【００１２】
ＤＰＦＭ／ＤＰＡＭコントローラは、デジタル論理を用いて完全に実現することができ、最新のＣＭＯＳ工程におけるそのインプリメンテーションを可能にする。
【００１３】
ＤＰＦＭ／ＤＰＡＭコントローラは、非常に少量の電力しか要さず、全体ＳＭＰＳ効率に対して無視することができる影響しか持たない。
【００１４】
ＤＰＦＭ／ＤＰＡＭは、非常に小さいシリコン面積上にインプリメンテーションすることができ、コントローラの経済的なインプリメンテーションを可能にする。この特徴は、コストに敏感な携帯用途では極めて重要である。
【００１５】
パルス−周波数変調器としての作動以外に、ＤＰＦＭ／ＤＰＡＭコントローラは、スイッチング周波数とトランジスタのオン時間の両方が同時に変更されて変換器効率を更に最適化するモードでも作動することができる。この特徴は、他の低電力制御方式の特徴とは異なるものである。
【００１６】
ＤＰＦＭ／ＤＰＡＭコントローラによって調整されるｂｕｃｋコンバータを図１に示す。このコントローラは、出力負荷に依存してスイッチング周波数が変化する一方でトランジスタＱ1のオン時間が一定に保たれる従来のＰＦＭシステムとして作動させることができる。非常に軽い負荷では、スイッチング周波数ｆsw＝１／Ｔswは低く、実質的に小さい負荷比値Ｄ＝ｔon／Ｔsw及び入力源から出力へのエネルギの低速移動が生じる。負荷が増大する時に、トランジスタは、より頻繁に切り換わり、負荷に対してより多くのエネルギが供給される。
【００１７】
この特定のインプリメンテーションでは、スイッチング周波数に対する制御は、デジタル方式でインプリメンテーションされる。出力電圧ｖout（ｔ）は、アナログ／デジタル変換器（Ａ／Ｄ）を用いてそのデジタル均等物ｖout［ｎ］へと変換され、望ましい基準Ｖref［ｎ］と比較される。比較結果は、出力が小さい場合は正であり、定電圧が基準を超える時に負である値を有するデジタル誤差信号ｅ［ｎ］である。次に、誤差信号は、補償器によって処理される。このブロックの主なタスクは、以下の離散時間制御の法則に従ってＤＰＦＭ／ＤＰＡＭを通じて変換器のスイッチング周波数を調整するｆsw［ｎ］制御信号を発生させることである。
ｆsw［ｎ］＝ｆsw［ｎ−１］＋ａswｅ［ｎ］          （１）
ここでｆsw［ｎ］は、制御信号の電流値であり、ｆsw［ｎ−１］は、１つ前のスイッチングサイクルの制御信号の前値であり、ａswは、安定した変換器作動をもたらすように選択された定数である。この特定のインプリメンテーションでは、離散時間制御の法則は、ルックアップテーブルを利用する補償器を用いてインプリメンテーションされた。また、乗算器に基づく補償器による実現も可能である。
【００１８】
ｅ［ｎ］の負の値は、スイッチング周波数を低減し、誤差が正の時には、この周波数は増大することが分る。更に、以下の節で説明するように、この構造は、ｔon［ｎ］を通じてトランジスタのオン時間を動的に変更することを可能にし、あらゆる所定の作動点に対して最適なｔon及びｆsw［ｎ］が設定される。ＰＦＭ作動では、ｔonの動的変更は、誘導子電流のピーク値、すなわち、その振幅の動的変化を生じ、従って、振幅及び周波数の両方を変更することができる。この理由から、本明細書に提供しているアーキテクチャをデジタルパルス周波数／パルス振幅変調器と呼ぶ。
【００１９】
本発明の一実施形態は、デジタル変調器２００の出力信号のオン時間を設定する遅延線２０２、及びデジタル変調器２００の出力信号の周期を設定する回路２０４を含むデジタル変調器２００である。この回路は、リング発振器を通じるパルスの正のエッジを設定するのに用いる低速遅延セル２１０、及びリング発振器を通じるパルスの負のエッジを設定する高速遅延セル２１２を有するリング発振器２０６を含むことができる。パルス幅は、周期内で時間と共に狭幅化することができる。
【００２０】
リング発振器は、デジタル変調器において延長出力周期を可能にすることができる。更に、この周期を調節するために、リング発振器２０６におけるパルス狭幅化の速度を調節可能なものとすることができる。例えば、低速遅延が高速遅延に接近する程、出力周期は長くなる。
【００２１】
この周期を調節するのに、低速遅延セル又は高速遅延セルの少なくとも一方の遅延を調節可能にすることができる。一実施形態では、この周期を調節するのに、低速遅延セルの遅延が調節可能である。
【００２２】
遅延線２０２は、デジタル変調器の出力信号のオン時間を調節するために調節可能にすることができる。
【００２３】
回路２０４は、リング発振器２０６内に入る初期パルスの幅を設定することができる別の遅延線２１６を含むことができる。この別の遅延線２１６における遅延は、調節可能にすることができる。
【００２４】
この回路は、周期の終了点を検出し、ｃｌｋ信号を出力するエンド・オブ・レース(end-of-race)検出器２１４を含むことができる。リング発振器２０６は、高速及び低速遅延セル２１２及び２１０に接続したＳＲラッチを含むことができる。
【００２５】
デジタル変調器は、ＤＰＦＭ又はＤＰＦＭ／ＤＰＡＭとすることができる。図２に示している信号レースベースのＤＰＦＭ／ＤＰＡＭアーキテクチャは、高速デジタル論理を用いて非常に長い時間間隔の発生を可能にし、低電力ハードウエアを用いてインプリメンテーションすることができる。ＤＰＦＭの作動は、一方の信号が最初に始まり、若干速く伝播する第２の信号が若干遅れて始まるリング発振器を巡る２つの信号のレースに基づくものとすることができる。高速信号が最初の信号に追い着いた状態で、レースは終了する。ＤＰＦＭ信号の周期は、最初の信号の開始点とレースの終了点の間の時間差によって定めることができる。レースの持続時間、すなわち、スイッチング周期は、２つの信号の間の期間に比例し、２つの信号の速度の差、すなわち、デジタル論理の時間遅延に反比例することに注意すべきである。
【００２６】
一実施形態では、２つのデジタルプログラマブル遅延線２１６及び２０２、「エンド・オブ・レース（(end-of-race)）」検出器２１４（ＥｏＲ）と呼ぶデジタルブロック、ＳＲラッチ２２０、並びに２組の遅延セル２１０及び２１２を含むことができるリング発振器２０６という４つの主要機能ブロックが用いられる。一実施形態では、ＳＲラッチを設定するセル２１０は低速であり、且つプログラム可能であり、逆遅延セル２１２は、低速セルのものよりも短い一定の伝播時間を有する。図２の実施形態は、３つのデジタル入力及び開始信号を有する。入力ｆsw［ｎ］及びｆpf［ｎ］は、それぞれスイッチング周波数及びこの回路が作動する周波数範囲の範囲を変更することができる。第３の入力であるｔon［ｎ］は、トランジスタＱ1のオン時間を制御するのに用いることができる。
【００２７】
例示的回路の例示的作動を下記に説明する。全てのＳＲラッチの初期状態はゼロである。短命な「開始」信号が発生すると、ｆsw［ｎ］に反比例する持続時間を有するプログラマブル遅延線の出力における信号ｐ（ｔ）、及びトランジスタＱ1に対するオン信号として用いられる信号ｃ（ｔ）という２つのパルスが発生する。この信号の持続時間は、制御値ｔon［ｎ］に依存する。
【００２８】
ｐ（ｔ）の正のエッジは、リングの第１のＳＲラッチを高に設定する。次に、第１のＳＲラッチの出力は、第２のＳＲラッチを設定することになり、リング発振器を通じて立ち上がりエッジを移動する工程が続くことになる。これは、図２に上側の軌道上を伝播する正のエッジとして例示している。ｐ（ｔ）の負のエッジが発生すると、第１のラッチは、正のエッジによって先に設定された後にゼロへとリセットされることになる。第１のＳＲラッチの高から低への移行は、第２のラッチの出力をリセットすることになり、同じ方式で第２のラッチは、第３のものをリセットすることになる。負のエッジのこの伝播は、リングを通じて続くことになる。この伝播は、リセット線を伝わる負のエッジとして示している。従って、正及び負のエッジは、ＳＲラッチリングを巡って互いに追尾し始めることになる。セット遅延ブロックの遅延は、若干大きく作られるので、ある程度の時間の後に、負のエッジは、正のエッジに追い着くことになり、全てのＳＲラッチがゼロに設定されることになる。この時間インスタンスは、短いｃｌｋパルスを発生させる「エンド・オブ・レース検出器（ＥｏＲ）」を用いて示される。ｃｌｋパルスは、両方の遅延線を再度起動し、新しいレース円を開始するのに用いられる。
【００２９】
ＤＰＦＭのスイッチング周波数は、ｐ（ｔ）の立ち上がりエッジと立ち下がりエッジの間の時間距離を変更することによって制御することができる。エッジ間の距離が長くなる程、スイッチング周波数は低くなる。スイッチング周波数の付加的な調節を与えるために、ｆpf［ｎ］信号が用いられる。ｆpf［ｎ］信号は、セル間の速度の差を設定し、このようにしてスイッチング周波数の範囲を調整する。伝播時間にわたる差が小さい程、レースは長くなる。このシステムは、遅延線２０２を用いてｔon時間を選択することにより、効率の最適化において用いることができ、それによって常に回路における所定の条件に対してスイッチング損失及び導電損失の最小の合計がもたらされる。
【００３０】
低速デジタルプログラマブル遅延セルは、特定用途向けＩＣ設計により適する全デジタルブロック又はデジタルプログラマブル電流不足遅延セルのような複数の方法でインプリメンテーションすることができる。
【００３１】
図１及び図２に示す図に基づいて、ＦＰＧＡベースの実験的コントローラをｂｕｃｋコンバータの周りに構築した。更に、特定用途向けＩＣを設計してシミュレートした。
【００３２】
図３は、制御信号ｆsw［ｎ］の５個の最上位ビットが低値と高値の間で変化している時の開ループにおけるＤＰＦＭ／ＤＰＡＭの作動を示している。制御変数の変化は、スイッチング周波数を実質的に変更することが分る。図４は、出力負荷が１ｍＡと２ｍＡの間で変化する時のこのシステムの閉ループ作動の結果を示している。コントローラが、制御変数ｆsw［ｎ］を変更することによって負荷変化に対して反応し、次に、スイッチング周波数が高まることが分る。これらの実験結果の両方は、新しい発明の機能を明らかにしている。
【００３３】
低電力消費及び小さいシリコン面積上でのインプリメンテーションの可能性を明らかにするために、特定用途向けＩＣを０．１８ＣＭＯＳ技術で大規模なコントローラＩＣの一部として設計して模擬した。図５及び表１は、ＤＰＦＭ／ＤＰＡＭコントローラの主な特性を示している。ＤＰＦＭ／ＤＰＡＭコントローラは、約０．３ｍｍ2という非常に小さいシリコン面積しか要さず、１．８Ｖ電源に接続した時に５０μＡの電流しか消費しないことが分る。
【００３４】
（表Ｉ）
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【００３５】
本発明の好ましい実施形態の以上の説明は、例示及び説明の目的で提供したものである。この説明は、網羅的であること又は本発明を開示した厳密な形態に限定するように想定されているものではない。多くの実施形態は、本発明の原理及びその実際の用途を最も適切に説明し、それによって当業者が様々な実施形態における本発明を想定される特定の使用に適する様々な修正と共に理解することを可能にするように選択かつ説明したものである。本発明の範囲は、特許請求の範囲及びその均等物によって規定されるように意図している。
【符号の説明】
【００３６】
２００  デジタル変調器
２０４  回路
２２０  ＳＲラッチ
ＥｏＲ  エンド・オブ・レース(end-of-race)検出器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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