(57)【要約】  半導体ウェハアセンブリが誘電体の基部を備える。その上にシリコンの層が積層される。そのシリコン上に金属ハードマスクが積層される。その金属ハードマスク上に誘電体ハードマスクが積層される。その誘電体ハードマスク上にフォトレジストが積層される。これにより、シリコン層から複数の犠牲柱が延在するように、金属ハードマスクの層からフォトレジストまで犠牲柱が形成される。複数の犠牲柱が剥離または剥落してシリコンの層から時期尚早に分離するのを防止することによって、シリコンからの接合ダイオードの形成を最適化するべく、複数の犠牲柱の各々と導電材料の層との間の付着力を高めるために導電材料の層とハードマスクの層との間にインターフェイス層が設けられる。
2010541004.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハアセンブリであって、
誘電体の基部と、
前記誘電体の基部上に積層されるシリコンの層と、
前記シリコンの層上に積層される金属ハードマスク材料の層と、
前記金属ハードマスク材料の層上に積層される誘電体ハードマスク材料の層と、
前記金属ハードマスク材料の層上に積層されるフォトレジストの層であって、これらによって、前記シリコンの層から複数の犠牲柱が延在するように、前記金属ハードマスク材料の層から前記フォトレジストの層まで前記複数の犠牲柱が形成される、フォトレジストの層と、
前記複数の犠牲柱が前記ハードマスク材料の層から分離されるのを防止することによって前記シリコンの層からの接合ダイオードの形成を最適化するべく、前記金属ハードマスクの層と前記誘電体ハードマスク材料の層との間の付着力を高めるために、前記金属ハードマスク材料の層と前記誘電体ハードマスク材料の層との間に設けられるインターフェイス層と、
を備える半導体ウェハアセンブリ。
【請求項２】
請求項１記載の半導体ウェハアセンブリにおいて、
前記複数の犠牲柱の各々が、柱断面領域を規定する半導体ウェハアセンブリ。
【請求項３】
請求項２記載の半導体ウェハアセンブリにおいて、
前記インターフェイス層がエッチングされた後、前記インターフェイス層が前記複数の犠牲柱の各々と同軸のインターフェイス断面領域を規定する半導体ウェハアセンブリ。
【請求項４】
請求項３記載の半導体ウェハアセンブリにおいて、
前記柱断面領域が、前記インターフェイス断面領域に相当する半導体ウェハアセンブリ。
【請求項５】
請求項４記載の半導体ウェハアセンブリにおいて、
前記複数の犠牲柱の各々が、前記インターフェイス断面領域の各々と位置合わせされている半導体ウェハアセンブリ。
【請求項６】
請求項５記載の半導体ウェハアセンブリにおいて、
前記インターフェイス層が、５〜１０ｎｍの範囲の厚みを規定する半導体ウェハアセンブリ。
【請求項７】
請求項６記載の半導体ウェハアセンブリにおいて、
前記インターフェイス層が、タングステンおよび窒素から成る組成物で製作される半導体ウェハアセンブリ。
【請求項８】
請求項７記載の半導体ウェハアセンブリにおいて、
前記インターフェイス層が、チタンおよび窒素から成る組成物で製作される半導体ウェハアセンブリ。
【請求項９】
請求項８記載の半導体ウェハアセンブリにおいて、
前記インターフェイス層におけるチタンと窒素の比が、およそ１：１である半導体ウェハアセンブリ。
【請求項１０】
請求項９記載の半導体ウェハアセンブリにおいて、
前記柱断面領域が、５３〜６９ｎｍの範囲の直径を規定する半導体ウェハアセンブリ。
【請求項１１】
請求項１記載の半導体ウェハアセンブリにおいて、
前記複数の犠牲柱の各々の下に形成される複数の支柱を備える半導体ウェハアセンブリ。
【請求項１２】
半導体ウェハアセンブリであって、
誘電体の基部と、
前記誘電体の基部上に積層されるシリコンの層と、
前記シリコンの層上に積層される金属ハードマスク材料の層と、
前記金属ハードマスク材料の層上に積層される誘電体ハードマスクの層と、
前記誘電体ハードマスク材料の層上に積層されるフォトレジストの層であって、これらによって、前記シリコンの層から複数の犠牲柱が延在するように、前記金属ハードマスク材料の層から前記フォトレジストの層まで前記複数の犠牲柱が形成される、フォトレジストの層と、
前記複数の犠牲柱が前記シリコンの層から分離されるのを防止することによって前記シリコンの層からの接合ダイオードの形成を最適化するべく、前記金属ハードマスク材料の層および前記誘電体ハードマスク材料の層の各々の間の付着力を高めるために、前記金属ハードマスク材料の層と前記誘電体ハードマスク材料の層との間に設けられる５〜１０ｎｍの範囲の厚さを有するインターフェイス層と、
を備える半導体ウェハアセンブリ。
【請求項１３】
請求項１２記載の半導体ウェハアセンブリにおいて、
前記インターフェイス層が、チタンおよび窒素から成る組成物で製作される半導体ウェハアセンブリ。
【請求項１４】
請求項１３記載の半導体ウェハアセンブリにおいて、
前記インターフェイス層におけるチタンと窒素の比が、およそ１：１である半導体ウェハアセンブリ。
【請求項１５】
請求項１４記載の半導体ウェハアセンブリにおいて、
前記柱断面領域が、５３〜６９ｎｍの範囲の直径を規定する半導体ウェハアセンブリ。
【請求項１６】
半導体ウェハアセンブリであって、
誘電体の基部と、
前記誘電体の基部上に積層されるシリコンの層と、
前記シリコンの層上に積層される金属ハードマスク材料の層と、
前記金属ハードマスク材料上に積層される誘電体ハードマスク材料の層と、
前記誘電体ハードマスク材料の層上に積層されるフォトレジストの層であって、これらによって、前記シリコンの層から複数の犠牲柱が延在するように、前記金属ハードマスクの層から前記フォトレジストの層まで前記複数の犠牲柱が形成される、フォトレジストの層と、
前記複数の犠牲柱が前記シリコンの層から分離されるのを防止することによって前記シリコンの層からの接合ダイオードの形成を最適化するために、タングステンおよび窒素から成る組成物で製作され、前記金属ハードマスク材料の層と前記誘電体ハードマスク材料の層との間に設けられるインターフェイス層と、
を備える半導体ウェハアセンブリ。
【請求項１７】
請求項１６記載の半導体ウェハアセンブリにおいて、
前記インターフェイス層が、７２〜８０ｎｍの範囲の直径を規定する半導体ウェハアセンブリ。
【請求項１８】
請求項１７記載の半導体ウェハアセンブリにおいて、
前記犠牲柱の前記各々が、５３〜６９ｎｍの範囲の直径を有する柱断面領域を規定する半導体ウェハアセンブリ。
【請求項１９】
誘電体基部およびそこから延在する複数の支柱を有する半導体ウェハアセンブリを製作する方法であって、
１組の導体上にシリコンの層を積層するステップと、
前記シリコンの層の上に金属ハードマスク材料の層を積層するステップと、
前記金属ハードマスク材料の層上にインターフェイス材料の層を積層するステップと、
前記インターフェイス材料の層上に誘電体ハードマスク材料の層を積層するステップと、
前記誘電体ハードマスク材料の層上にフォトレジストの層を積層するステップと、
前記半導体ウェハアセンブリにフォトマスクを付けるステップと、
前記フォトレジストの一部をエッチング除去してフォトマスクを作るステップと、
前記誘電体ハードマスク材料の一部および前記インターフェイス材料をエッチング除去するステップと、
複数の犠牲柱がタングステンの層から時期尚早に分離することを防止するため、前記金属ハードマスク材料の一部をエッチング除去して、前記金属ハードマスクの層と前記誘電体ハードマスクの層との間に前記インターフェイス材料の層を有する前記複数の犠牲柱を作るステップと、
を含む方法。
【請求項２０】
請求項１９記載の方法において、
前記複数の犠牲柱をマスクパターンとして利用して導体材料の層のエッチングを行うステップを含む方法。
【請求項２１】
請求項２０記載の方法において、
複数の接合ダイオードを形成するために、前記複数の犠牲柱をマスクパターンとして利用して前記シリコンの層のエッチングを行うステップを含む方法。
【請求項２２】
請求項２１記載の方法において、
前記犠牲柱を除去するステップを含む方法。
【請求項２３】
請求項２２記載の方法において、
前記犠牲柱を除去するステップが、前記金属ハードマスク材料の層から前記インターフェイス材料の層を除去することを含む方法。
【請求項２４】
請求項２３記載の方法において、
前記インターフェイス材料の層を積層するステップが、窒化チタンを前記インターフェイス材料として用いることを含む方法。
【請求項２５】
請求項２３記載の方法において、
前記インターフェイス材料の層を積層するステップが、窒化タングステンを前記インターフェイス材料として用いることを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体ウェハ上に形成される素子の完全性向上のために利用される構造に関する。より具体的には、本発明は、半導体ウェハに対して概ね垂直に形成される素子の完全性向上のために利用される構造に関する。
【背景技術】
【０００２】
電気部品およびシステム内のメモリ回路の製作に半導体材料製の素子が利用される。メモリ回路は、そのような素子内にデータおよび命令セットを格納する際のバックボーンである。このような回路を設計する際は、メモリ回路に使われる天然資源の量および空間を最小限に抑えることが第一の課題である。メモリ回路の設計が２次元設計から３次元設計に移行したため、完全性および強度を維持しつつ、構造を構築するために必要な空間を最小限に抑えることがより重視されるようになっている。部品内部の要素が１つでも故障するとその部品を交換しなければならないが、１つの空間に組み込まれる要素が多くなるほど交換のためのコストが増大するため、空間を最小限に抑えることがより重要である。
【０００３】
集積回路の誘電体層と電気部品との間の電気的接続を強くすることが要求される。同様に、電気部品自体も、連続的な製造過程中およびその後の使用期間中の過酷な環境条件に耐えるのに十分強くなければならない。従って、電気部品とウェハとの結合は強くなければならない。
【０００４】
電気部品を相互により小さくよりコンパクトに作るようにとの要求は、強度を重視することとは相反する要求である。サイズ圧縮の要求を受け入れて電気部品が小さくなると、電気部品が弱くなる。そのため、電気部品を半導体ウェハ上に保持する能力が低下し、その結果、故障率が高くなってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６，９５２，０３０号
【特許文献２】米国特許出願第１０／９５５，５４９号
【特許文献３】米国特許出願第１１／１４８，５３０号
【特許文献４】米国特許出願第１１／４４４，９３６号
【発明の概要】
【０００６】
半導体ウェハアセンブリが誘電体の基部を備える。その上にシリコンの層が積層される。そのシリコン上に金属ハードマスクが積層される。その金属ハードマスク上に誘電体ハードマスクが積層される。その誘電体ハードマスク上にフォトレジストが積層される。これにより、シリコン層から複数の犠牲柱が延在するように、金属ハードマスクの層からフォトレジストまで犠牲柱が形成される。複数の犠牲柱がシリコンの層から時期尚早に分離するのを防止することによって、シリコンからの接合ダイオードの形成を最適化するべく、複数の犠牲柱の各々と導電材料の層との間の付着力を高めるために導電材料の層とハードマスクの層との間にインターフェイス層が設けられる。
【０００７】
添付の図面と併せて以下の詳細な説明を参照すれば本発明がよりよく理解でき、本発明の利点が容易に評価されるはずである。
【図面の簡単な説明】
【０００８】
【図１】本発明の構造を有さず、かつ本発明の方法も用いず形成された、先行技術の不揮発性メモリセルの斜視図である。
【図２】図１の第１のメモリセルの一部の斜視図である。
【図３ａ】サブトラクティブ法による導体線路の形成プロセスを示す側面断面図である。
【図３ｂ】サブトラクティブ法による導体線路の形成プロセスを示す側面断面図である。
【図３ｃ】サブトラクティブ法による導体線路の形成プロセスを示す側面断面図である。
【図３ｄ】サブトラクティブ法による導体線路の形成プロセスを示す側面断面図である。
【図４ａ】ダマシン法による導体線路の形成プロセスを示す側面断面図である。
【図４ｂ】ダマシン法による導体線路の形成プロセスを示す側面断面図である。
【図４ｃ】ダマシン法による導体線路の形成プロセスを示す側面断面図である。
【図４ｄ】ダマシン法による導体線路の形成プロセスを示す側面断面図である。
【図５ａ】本発明を用いた要素の形成プロセスに従う半導体ウェハの側面断面図である。
【図５ｂ】本発明を用いた要素の形成プロセスに従う半導体ウェハの側面断面図である。
【図５ｃ】本発明を用いた要素の形成プロセスに従う半導体ウェハの側面断面図である。
【図５ｄ】本発明を用いた要素の形成プロセスに従う半導体ウェハの側面断面図である。
【図５ｅ】本発明を用いた要素の形成プロセスに従う半導体ウェハの側面断面図である。
【図５ｆ】本発明を用いた要素の形成プロセスに従う半導体ウェハの側面断面図である。
【図５ｇ】本発明を用いた要素の形成プロセスに従う半導体ウェハの側面断面図である。
【発明を実施するための形態】
【０００９】
図１を参照すると、本願明細書において参照により援用されているHernerらによる「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献１）に、符号２０で全体が示され、上部導体２６と下部導体２８との間に配置された垂直配向接合ダイオード２２および絶縁破壊アンチヒューズ２４を備える不揮発性メモリセルが開示されている。垂直配向接合ダイオード２２は、第１の導電率型の高濃度にドープされた半導体層３０、ドープされていない半導体材料または低濃度にドープされた半導体材料である中間層３２、および第２の導電率型の高濃度にドープされた半導体層３４を備える。接合ダイオード２２の半導体材料は、一般に、シリコン、ゲルマニウム、あるいはシリコンおよび／またはゲルマニウムの合金である。接合ダイオード２２および絶縁破壊アンチヒューズ２４は、下部導体２８と上部導体２６との間に直列に配置されている。下部導体２８および上部導体２６はタングステン等の金属で形成されていればよい。
【００１０】
本願明細書で用いられる用語、接合ダイオードは、非オーミック導電特性を備え、２つの端子電極を有し、一方の電極側はｐ形で他方はｎ形の半導体材料製の半導体素子を指すものとする。その例として、ｐ形半導体材料とｎ形半導体材料とが接触した、ツェナー・ダイオード等のｐ−ｎダイオードおよびｎ−ｐダイオード、ならびに真性（ドープされていない）半導体材料がｐ形半導体材料とｎ形半導体材料との間に介在するｐ−ｉ−ｎダイオードが挙げられる。
【００１１】
図１のメモリセル２０の初期状態では、上部導体２６と下部導体２８との間に読出し電圧が印加されても、接合ダイオード２２にはほとんど電流が流れない。アンチヒューズ２４が電流の流れを妨げ、さらに、ほとんどの実施形態では、本願明細書において参照により援用されている、２００４年９月２９日にHernerらにより出願された「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献２）、および２００５年６月８日にHernerらにより出願された「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献３）で説明されているように、ダイオード２２の多結晶半導体材料は相対的に高抵抗率状態で形成されている。上部導体２６と下部導体２８との間にプログラム電圧を印加すると、アンチヒューズ材料の絶縁破壊が起こり、アンチヒューズ２４を通じた導電経路が永久的に形成される。ダイオード２２の半導体材料もそれを低抵抗率状態に移行させる変化を受ける。プログラム後に、読み出し電圧が印加されると、上部導体２６と下部導体２８との間に検出容易な電流が流れる。このようにして、プログラム済セルを未プログラムセルと区別することができる。
【００１２】
図２を参照すると、図１のセル２０と同様のメモリセル２０の第１のメモリレベル３６の一部が示されている。このようなメモリレベルについて、これを２、３、４またはそれ以上形成し、レベル同士を積み重ねて、モノリシックな３次元メモリアレイを形成し、好ましくは、単結晶シリコンウェハ等の半導体基板の上方に形成すればよい。これらは、特許文献１〜３に記載されている。
メモリセル２０のような半導体素子内のフィーチャは、一般的に、サブトラクティブ法またはダマシン法のいずれかによって形成される。サブトラクティブ法では、材料が所望の形状にパターン形成されエッチングされる。次に、フィーチャ間の間隙がエッチングされ、誘電体が充填される。ダマシン法では、誘電体内にボイドを形成し、次にそのボイドに導電材料または半導体材料を充填することによってフィーチャが形成される。
【００１３】
例えば、サブトラクティブ法を用いて金属線路状導体を形成するには、図３ａに示すように、金属層４０が積層され、その上にフォトレジストの層４２がスピンコートされる。次に、図３ｂに示すように、フォトリソグラフィによりフォトレジストの層４２が所望の形状にパターン形成される。図３ｃに示すように、エッチングステップでは、既にエッチングされたフォトレジスト層４２で保護されていない金属層４０の部分を除去する。図３ｄに示すように、エッチング後に、フォトレジスト層４２が剥離されると、金属線路４０が後に残る。線路４０間の間隙には誘電体４４を充填することができる。所望の場合は、例えば化学的機械的平坦化（ＣＭＰ）によって、誘電体４４の過剰部分をすべて除去し、平坦化された表面において金属線路４０を露出させることができる。
図３ａ〜図３ｄに示す例と対照させると、図４ａは、ダマシン法を用いた金属線路状導体４６の形成における最初のステップを示している。まず、積層酸化物層５０上にフォトレジストの層４８がスピンコートされる。図４ｂに示すように、フォトレジストの層４８がパターン形成される。次に、エッチングステップによって酸化物層５０内に溝５２を形成する。図４ｃでは、フォトレジスト層４８の除去後に、溝５２を埋めるために金属の層４６が積層され、さらに、図４ｄに示すように、線路４６を形成するために過剰部分が例えばＣＭＰによって除去される。
【００１４】
図１に示す特許文献１の実施形態では、下部導体２８および上部導体２６はサブトラクティブ法によって形成される。実施形態によっては、ダマシン法を用いてこれらの導体を形成することが望ましい場合もある。
接合ダイオード２２は、概ねこの２本の導体２６、２８の間に延びる（接合ダイオード２２と２本の導体２６、２８との間に中間の層がある場合もある）。製作ステップの間にフォトレジスト層またはハードマスク層の一部が接着しなかったり剥離したりすると、接合ダイオード２２の不具合が発生しやすい。このような不具合はエッチングおよび形成ステップの間に起こるおそれがある。図５ａに示す実施形態では、概ねフォトレジストの層５６と金属ハードマスクの層５８との間に誘電体ハードマスクの層５４が存在する。金属ハードマスク５８はタングステンで製作されていればよい。あるいは、タングステン複合材料または合金を用いることもできる。
【００１５】
ハードマスクはエッチングされた層であり、その下部の層（群）のエッチングのパターン形成に役立つ。フォトレジストが全て使い果たされたら、それに代わってハードマスクの層５４、５８がパターンを提供することができる。多孔質ｌｏｗ−ｋ層を用いる場合も、製作する電気部品の寸法を小さくする場合も、金属ハードマスク５８の存在が必要となる。金属ハードマスク５８はレジストポイズニングに対する最良の防御となり、多孔質ｌｏｗ−ｋ薄膜に用いると効果がある。図に示される実施形態では、接合ダイオード２２の製作を容易にするために、反射防止絶縁コーティング６０（ＤＡＲＣ）を用いてもよい。ＤＡＲＣ層６０はフォトレジスト層５６の軸外腐食を防止する。ＤＡＲＣ層６０がなければ、エッチングプロセスにおける光の反射のためにその後の加工ステップの間に軸外腐食が起こってしまう。
【００１６】
金属ハードマスクの層５８の上方にインターフェイス材料の層６２がある。金属ハードマスク層５８、誘電体ハードマスク層５４およびフォトレジスト層５６は複数の製作ステップで必要であるため、接合ダイオード２２に形成中の後述するシリコン層から剥離しがちである。このために、下にある支柱構造の形成に失敗する。インターフェイス層６２は、誘電体ハードマスク層５４および金属ハードマスク層５８との間の構造に用いられる薄い接着材層である。インターフェイス層６２は、エッチングされたハードマスクおよびフォトレジストが金属ハードマスク層５８の層から剥離するのを防止するのに十分な接着力を与える。インターフェイス層６２は、後の製作の間において、誘電体ハードマスク層５４を金属ハードマスク層５８に接着または固着させる。これにより、製造中のメモリ素子の生産性および品質が向上する。インターフェイス層６２は導電性であるので、後の加工ステップの間にインターフェイス層６２を残すことまたは無視することが求められても、インターフェイス層６２および金属ハードマスク層５８が製造中のメモリ素子の性能に影響を及ぼすことなく素子内または素子上に残れる。標準的な反応性ＰＶＤおよび／またはＣＶＤ法を用いて窒化チタンまたは窒化タングステンで製作されるインターフェイス層６２について後でさらに詳しく説明する。
【００１７】
金属ハードマスクの層５８の下方には、金属の層５８と、その金属ハードマスクの層５８の下方に配置されるアンチヒューズ材料の層６６との間の接着を助ける接着材の層６４がある。アンチヒューズ材料の層６６は、前述した絶縁破壊アンチヒューズ２４を形成するために用いられる。多くの実施形態では、金属ハードマスクの層５８とアンチヒューズ材料の層６６との間の接着材の層６４を作るために使用される材料はＴｉＮである。
アンチヒューズ材料の層６６の直下には３層のシリコンの層６８、７０、７２がある。３層のシリコンの層６８、７０、７２には、高濃度にドープされたシリコンの層６８、ドープされていないまたは低濃度にドープされたシリコンの中間層７０、およびもう１層の高濃度にドープされたシリコンの層７２が含まれる。これらの層６８、７０、７２はそれぞれ、高濃度にドープされた半導体層３０、中間層３２および高濃度にドープされた半導体層３４の製作に利用され、これらの層すべてが、前に詳述した垂直配向接合ダイオード２２を形成する。シリコンの層６８、７０、７２の下方に、次の接着材の層７４、典型的にはＴｉＮが積層されている。
【００１８】
素子の底部には導体２８の層が含まれる。導体２８はタングステンまたはその合金で製作され、前述した方法のいずれかを用いて製作される。二酸化シリコン等の不活性物質で作られたスペーサ７８が導体同士を隔離する。導体２８およびスペーサ７８の各々の上方に接着材の底部層７４が延びる場合もあるが、導体２８の層の製作にダマシン法を用いない場合には、通常、接着材の底部層７４は存在しない。
直前の段落で説明した構造は、接合ダイオード２２の形成に利用されることになる構造である。図５ｂに製作プロセスの最初のステップが示されている。このステップでは、マスク８０を作るためにフォトレジストの層５６がパターン形成される。フォトレジストマスク８０は、ハードマスク層５４およびその下方に配置される層のパターン形成に用いられる。
【００１９】
図５ｃを参照すると、構造は、ＤＡＲＣ層６０、誘電体ハードマスク層５４、およびインターフェイス層６２をエッチング除去することによりさらに加工される。これらの層５４、５８、６０、６２の残った部分およびフォトレジストマスク８０が犠牲柱８２を形成して存在し、接合ダイオード２２の形成に利用される。これらの犠牲柱８２が後のエッチングステップ用のマスクパターンを規定する。プロセスの能率を最大限高めるためには、インターフェイス層６２を利用して、犠牲柱８２がもはや必要なくなり除去可能となるときより前に破壊されたり、切り離されたり、剥離したり、剥落したりする犠牲柱８２の数を減らす。犠牲柱８２を必要がなくなるまで保持することによって、製作プロセスの間に所望の接合ダイオード２２が形成される割合が高くなる。後述する例を見れば、インターフェイス層６２を構造内に組み込む効果の説明が分かり易くなる。後の仕上げステップの前にインターフェイス層６２を除去する追加の加工ステップを必要としなくてもよいように、インターフェイス層６２は下側に形成される下部導体２８に干渉しないことが要求される。
【００２０】
犠牲柱８２は最終的に除去されるので、犠牲柱８２を所定の位置に保持するためにインターフェイス層６２を追加することは直観的には受け入れがたい。しかし、どのような理由であれ、除去が早すぎると、支柱または接合ダイオード２２を生産する効果および効率が低下する。インターフェイス層６２のおかげで、後で犠牲柱８２を除去することが可能になると同時に生産効率が上昇する。
【００２１】
例１
インターフェイス層６２の厚みは５ｎｍ以上１０ｎｍ以下の範囲にあればよい。インターフェイス層６２が窒化チタンで製作されている場合、製作プロセスの洗浄部分を終えた後の支柱の幅の範囲は５３ｎｍ〜６９ｎｍであればよい。本発明のこの例に関して、窒化チタンインターフェイス層６２はチタンと窒素の比がおよそ１：１であればよい。ハードマスク層５４から剥落した接合ダイオード２２は一つもなく、剥離は起きなかった。
【００２２】
例２
インターフェイス層６２の厚みは５ｎｍ以上１０ｎｍ以下の範囲にあればよい。インターフェイス層６２が窒化タングステンで製作されている場合、製作プロセスの洗浄部分を終えた後の支柱の幅の範囲は７２ｎｍ〜８０ｎｍであればよい。この例では、４３％の窒素フローが存在した。ハードマスク層５４から剥落した接合ダイオード２２は一つもなく、剥離は起こらなかった。
【００２３】
図５ｄを参照すると、金属ハードマスク５８がエッチングされる。金属ハードマスク５８のエッチング時に必要な化学作用が異なるため、金属ハードマスク５８のエッチングは他の層とは独立したステップで行ってもよい。
金属ハードマスク５８がエッチングされた後、図５ｅに示されるように、接合ダイオード２２が形成される。一度のエッチングステップで絶縁破壊アンチヒューズ２４を形成するとともに、シリコンの層６８、７０、７２の３層すべてを前に詳述した高濃度にドープされた半導体層３０、中間層３２および高濃度にドープされた半導体層３４を有する接合ダイオード２２に変える。
接合ダイオード２２および絶縁破壊アンチヒューズが形成されれば、もはや犠牲柱８２は必要なくなる。これらは従来の灰化法を用いて除去される。図５ｆを参照すると、犠牲柱８２の一部は、接合ダイオード２２の下方に配置された接着材層７４とともに除去される。
【００２４】
図５ｇを参照すると、エッチングされた金属ハードマスク５８と下部導体２８との間に配置される接合ダイオード２２を形成する最終ステップが行われる。接合ダイオード２２とエッチングされた金属ハードマスク５８との間に絶縁破壊アンチヒューズ６６が配置されている。犠牲柱８２の残り（インターフェイス層６２およびハードマスクの層５４の残り）は、化学的機械的平坦化（ＣＭＰ）ステップを用いて除去される。ハードマスクの層５８はＣＭＰプロセスにおけるストッパの役割を果たす。
【００２５】
接合ダイオード２２が支柱の形に（図１および２に示したものと同様に）作られたら、接合ダイオードの周囲の空間はハードマスク５４の材料と同様の材料８５で充填される。この材料は非導電性であり、接合ダイオード２２の使用期間にわたりその構造的支持体となる。次に、前述した上部導体２６と同様の導体線路（図示せず）が接合ダイオード２２の上に形成されて、そこに金属ハードマスクの層５８を通じて電気的に接続される。このステップで接合ダイオード２２の回路およびそれによって作られるメモリセルが完成する。
【００２６】
本願明細書での説明を通じて、ある層が他の層の「上方」または「下方」にあるというように記述した。これらの用語は、層および要素が形成される基板、ほとんどの実施形態において単結晶シリコンウェハ基板に対する層および要素の位置を記述するものであることが理解されるはずである。あるフィーチャが他のフィーチャよりウェハから遠くにある場合は他のフィーチャの上方であり、近くにある場合は下方である。ウェハまたはダイがあらゆる方向に回転可能なことは明らかであるが、ウェハまたはダイ上のフィーチャの相対配向は変化しない。また、図に示される層の幅は原寸に比例するものではなく、本願明細書における例示のためにのみ示すものである。
本発明の譲受人に譲渡され、その全体が本願明細書において参照により援用されている「Conductive Hard Mask to Protect Patterned Features During Trench Etch」という米国特許出願第１１／４４４，９３６号（特許文献４）に導体の形成方法がより詳しく開示されている。
【００２７】
本発明を例示的に説明してきた。使用した用語は限定ではなく説明を意図した性質の言葉であることが理解されるはずである。
前述した教示を踏まえて本発明の多くの修正および変更を行うことが可能である。従って、添付の特許請求の範囲内で、具体的に説明した以外の態様で本発明が実施されてもよい。
【図１】
2010541004.tif 000003
【図２】
2010541004.tif 000004
【図３ａ】
2010541004.tif 000005
【図３ｂ】
2010541004.tif 000006
【図３ｃ】
2010541004.tif 000007
【図３ｄ】
2010541004.tif 000008
【図４ａ】
2010541004.tif 000009
【図４ｂ】
2010541004.tif 000010
【図４ｃ】
2010541004.tif 000011
【図４ｄ】
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【図５ａ】
2010541004.tif 000013
【図５ｂ】
2010541004.tif 000014
【図５ｃ】
2010541004.tif 000015
【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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【図５ｇ】
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【国際調査報告】
2010541004.tif 000020
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