(57)【要約】【解決手段】  不一致に対処するために動的に回路素子を選択するための技術が記述される。一デザインでは、装置は第１回路、第２回路、第３回路を含む。第１回路は入力データを受け取り、入力データに（例えば温度計復号を用いて）基づいて論理的に有効にされる第１信号を提供する。第２回路は第１信号を受け取り、回路素子を選択するために使用される第２信号を提供する。第３回路は、第２回路のためのコントロールを生成し、第２回路は、このコントロールに基づいて第１信号を第２信号にマッピングする。一デザインでは、第２回路は１組のマルチプレクサおよび制御回路を含む。マルチプレクサは、コントロールによって決定された量だけ循環的に回転した第１信号を第２信号として提供する。制御回路は、コントロール・データ（例えば入力データ、偽似乱数データ、または固定値）を現在のコントロール値と累積して新しいコントロール値を得る。【選択図】      図４
2010526519.tif 000002
【特許請求の範囲】
【請求項１】
入力データを受け取り、前記入力データに基づいて論理的に有効にされる複数の第１信号を提供する第１回路と、
前記複数の第１信号を受け取り、複数の回路素子を選択するために使用される複数の第２信号を提供する第２回路と、
前記第２回路のためのコントロールを生成する第３回路と、
を具備し、
前記第２回路は、前記第３回路からの前記コントロールに基づいて前記複数の第１信号を前記複数の第２信号にマッピングする、
装置。
【請求項２】
前記複数の第２信号が、前記複数の回路素子を連続する順序で選択する、
請求項１の装置。
【請求項３】
前記第１回路が前記入力データに基づいて第１信号を論理的に有効にし、
論理的に有効にされた前記第２信号の数は論理的に有効にされた第１信号の数と等しい、
請求項１の装置。
【請求項４】
前記第１回路が前記入力データに対して温度計復号を行ない、前記温度計復号された信号を前記複数の第１信号として提供する、
請求項１の装置。
【請求項５】
前記第２回路が複数のマルチプレクサを具備し、
各マルチプレクサが前記複数の第１信号を相違する順序で受け取り、前記複数の第２信号のうちの１つを提供する、
請求項１の装置。
【請求項６】
前記複数のマルチプレクサが前記第３回路から前記コントロールを受け取り、
前記コントロールによって決定された量だけ循環的に回転した前記複数の第１信号を前記複数の第２信号として提供する、
請求項５の装置。
【請求項７】
前記第３回路が、次の入力データ値について論理的に有効になる次の第２信号を示す値を格納する、
請求項１の装置。
【請求項８】
前記第３回路が、前記コントロールの現在値を格納するためのレジスタと、コントロール・データおよび前記レジスタからの現在値を受け取り且つ合計して前記コントロールの新しい値を前記レジスタに提供する加算器と、を具備する、
請求項１の装置。
【請求項９】
前記コントロール・データが前記入力データである、
請求項８の装置。
【請求項１０】
前記コントロール・データが偽似乱数データ、固定の０でない値、または０の固定値である、
請求項８の装置。
【請求項１１】
前記第３回路が、２つの入力で前記入力データおよび偽似乱数データを受け取り且つ前記コントロール・データを前記加算器に提供するマルチプレクサを具備する、
請求項８の装置。
【請求項１２】
入力データを受け取り、前記入力データに基づいて論理的に有効にされる複数の第１信号を提供する第１回路と、
前記複数の第１信号を受け取り、複数の回路素子を選択するために使用される複数の第２信号を提供する第２回路と、
前記第２回路のためのコントロールを生成する第３回路と、
を具備し、
前記第２回路は、前記第３回路からの前記コントロールに基づいて前記複数の第１信号を前記複数の第２信号にマッピングする、
集積回路。
【請求項１３】
前記第１回路が前記入力データに対して温度計復号を行ない、前記温度計復号された信号を前記複数の第１信号として提供する、
請求項１２の集積回路。
【請求項１４】
前記第２回路が、前記コントロールによって決定された量だけ循環的に回転した前記複数の第１信号を前記複数の第２信号として提供する複数のマルチプレクサを具備する、
請求項１２の集積回路。
【請求項１５】
前記第３回路が、
前記コントロールの現在値を格納するレジスタと、
前記レジスタからの現在値を受け取り且つ前記現在値を前記入力データ、擬似ランダムデータ、または固定値と合計して前記コントロールの新しい値を提供する加算器と、
を具備する、
請求項１２の集積回路。
【請求項１６】
複数の第１信号の０個以上を入力データに基づいて論理的に有効にし、
前記複数の第１信号をコントロールに基づいて複数の第２信号にマッピングし、
複数の回路素子の０個以上を前記複数の第２信号に基づいて選択する、
ことを具備する方法。
【請求項１７】
前記複数の第１信号の０個以上を論理的に有効にすることが、前記複数の第１信号の０個以上を前記入力データの温度計復号に基づいて論理的に有効にすることを具備する、
請求項１６の方法。
【請求項１８】
前記複数の第１信号を前記複数の第２信号にマッピングすることが、前記コントロールによって決定された量だけ循環的に回転した前記複数の第１信号を前記複数の第２信号として提供することを具備する、
請求項１６の方法。
【請求項１９】
前記コントロールの新しい値を得るために前記コントロールの現在値を前記入力データ、偽似乱数データ、または固定値と累積すること、をさらに具備する、
請求項１６の方法。
【請求項２０】
複数の第１信号の０個以上を入力データに基づいて論理的に有効にする手段と、
前記複数の第１信号をコントロールに基づいて複数の第２信号にマッピングする手段と、
複数の回路素子の０個以上を前記複数の第２信号に基づいて選択する手段と、
を具備する装置。
【請求項２１】
前記複数の第１信号の０個以上を論理的に有効にする手段が、前記複数の第１信号の０個以上を前記入力データの温度計復号に基づいて論理的に有効にする手段を具備する、
請求項２０の装置。
【請求項２２】
前記複数の第１信号を前記複数の第２信号にマッピングする手段が、前記コントロールによって決定された量だけ循環的に回転した前記複数の第１信号を前記複数の第２信号として提供する手段を具備する、
請求項２０の装置。
【請求項２３】
前記コントロールの新しい値を得るために前記コントロールの現在値を前記入力データ、偽似乱数データ、または固定値と累積する手段をさらに具備する、
請求項２０の装置。
【請求項２４】
ディジタル入力データをアナログ出力信号へと変換するためのディジタル・アナログ変換器（ＤＡＣ）を具備する装置であって、前記ＤＡＣは、
等しいサイズで、前記アナログ出力信号を生成するために使用される複数の回路素子と、
前記ディジタル入力データを受け取り、複数の第１信号を提供する温度計復号器と、
前記複数の第１信号を受け取り、前記複数の回路素子を選択するための複数の第２信号を提供し、前記複数の第１信号をコントロールに基づいて前記複数の第２信号にマッピングする動的要素整合（ＤＥＭ）ユニットと、
を具備する、
装置。
【請求項２５】
前記ＤＥＭユニットが、
各々が相違する順序で前記複数の第１信号を受け取り且つ前記複数の第２信号のうちの１つを提供する複数のマルチプレクサと、
前記複数のマルチプレクサのための前記コントロールを生成する制御回路と、
を具備する、
請求項２４の装置。
【請求項２６】
前記制御回路が前記ディジタル入力データを前記コントロールの現在値と累積して前記コントロールの新しい値を得、
前記現在値が次の入力データ値について論理的に有効になる次の第２信号を示す、
請求項２５の装置
【請求項２７】
前記複数の回路素子が等しい量の電流を提供する複数の電流源を具備する、
請求項２４の装置。
【請求項２８】
前記複数の回路素子が等しいサイズの複数の抵抗器または複数のキャパシタを具備する、
請求項２４の装置。
【発明の詳細な説明】
【関連出願の表示】
【０００１】
本願は、２００７年５月３日に出願され、譲受人に譲渡された「Zero-position-based Data Weight Average (DWA)」と称する仮特許出願番号６０／９１５，９０６の利益を要求し、参照によって明確に本明細書に包含される。
【技術分野】
【０００２】
本開示は、概して電子回路に関し、より具体的には動的に回路素子を選択するための技術に関する。
【背景技術】
【０００３】
ディジタル・アナログ変換器（ＤＡＣ）は、音声、映像、データ変換などのような様々な適用形態に広く使用される。ＤＡＣはディジタル入力データを受け取り、アナログ出力信号を提供する。ＤＡＣの性能は、様々な動的な規格、例えば総合高調波歪（ＴＨＤ）、スプリアス・フリー・ダイナミック・レンジ（ＳＦＤＲ）、信号対雑音比（ＳＮＲ）によって計られ得る。
【０００４】
ＮビットＤＡＣはＮ個のバイナリ加重（binary weighted）回路素子によって実現され得る。ここで、回路素子は、電流源、キャパシタ、抵抗器などであり得る。バイナリ加重によって、最も小さな回路素子は１ユニットのサイズを有し、次に小さな回路素子は２ユニットのサイズを有し、以下同様であり、また、最大の回路素子は２Ｎ−１ユニットのサイズを有している。各サンプル期間において、Ｎ個の回路素子のうちの０個以上がディジタル入力データ値によって選択され、そのサンプル期間に対するアナログ出力値を生成するために使用され得る。ＤＡＣの性能は、Ｎ個のバイナリ加重回路素子のサイズの精度に依存する。最大の回路素子のサイズが最小の回路素子のサイズの２Ｎ−１倍であるので、正確にこれらの回路素子を一致させることは難しいかもしれない。従って、バイナリ加重ＤＡＣの性能は比較的粗末であり得る。
【０００５】
ＮビットＤＡＣは、等しいサイズの２Ｎ−１個の回路素子によっても実現され得る。各サンプル期間において、ディジタル入力データ値ｘはｘ個の回路素子を選択してそのサンプル期間についてのアナログ出力値を生成する。回路素子が全て同じサイズを有するので、これらの回路素子を一致させる方が簡単であり得る。しかしながら、２Ｎ−１個の回路素子がどれくらい良く一致させられ得るかに対して制限があり得る。従って、典型的には、いくつかの不一致（mismatch）がこれらの回路素子の間に存在する。不一致が存在する状態での性能を改善するために、回路素子は、不一致が原因のエラーが域外で形成され且つ域外へと押し出されるように選択され得る。
【０００６】
したがって、本技術分野において、回路素子不一致が原因の有害な結果を緩和するために回路素子を動的に選択する技術に対する要求がある。
【発明の概要】
【０００７】
回路素子不一致が原因で有害な結果を緩和するために回路素子を動的に選択するための技術が本明細書において記述される。一側面によれば、装置は、第１、第２、および第３回路を含んでいる。第１回路は、入力データを受け取り、また、入力データに基づいて論理的に有効にされる複数の第１信号を提供する。第１回路は、入力データに対して温度計（thermometer）復号（サーモメータ復号）を行い、また、入力データに基づいて多くの第１信号を論理的に有効にし得る。第２回路は、複数の第１信号を受け取り、また、複数の回路素子（例えば電流源、キャパシタ、抵抗器など）を選択するために使用される複数の第２信号を提供する。第３回路は、第２回路のためのコントロールを生成し、第２回路はこのコントロールに基づいて複数の第１信号を複数の第２信号へとマッピングする。
【０００８】
一デザインでは、第２回路は複数のマルチプレクサおよび制御回路を含んでいる。各マルチプレクサは、相違する順序で複数の第１信号を受け取り、複数の第２信号のうちの１つを提供する。複数のマルチプレクサは、コントロールによって決定された量だけ循環的に回転させられた複数の第１信号を複数の第２信号として提供する。制御回路は、コントロール・データをコントロールの現在値と蓄積してコントロールの新しい値を得る。コントロール・データは、入力データ（加重平均のためのデータのための入力データ）、偽似乱数データ、固定の０でない値、０の値などであり得る。
【０００９】
本開示の様々な側面および特徴は、さらに詳細に下に記述されている。
【図面の簡単な説明】
【００１０】
【図１】温度計復号を伴ったＤＡＣのブロック図を示す。
【図２】加重データ平均（ＤＷＡ）を伴ったＤＡＣのブロック図を示す。
【図３Ａ】ＤＷＡユニットのデザインを示す。
【図３Ｂ】図３Ａのセレクト信号生成器のブロック図を示す。
【図４】動的要素整合（ＤＥＭ）を伴ったＤＡＣのブロック図を示す。
【図５Ａ】ＤＥＭユニット内の信号マッピング回路のブロック図を示す。
【図５Ｂ】コントロール値０についての第１信号／復号された信号を第２信号／セレクト信号にマッピングすることを示す。
【図５Ｃ】コントロール値１についての第１信号／復号された信号を第２信号／セレクト信号にマッピングすることを示す。
【図５Ｄ】コントロール値２についての第１信号／復号された信号を第２信号／セレクト信号にマッピングすることを示す。
【図６】ＤＥＭユニット内の制御回路のブロック図を示す。
【図７】動的に回路素子を選択するための処理を示す。
【図８】ＤＥＭを備えたＤＡＣのブロック図を示す。
【図９】無線通信装置のブロック図を示す。
【発明を実施するための形態】
【００１１】
本明細書において記述されている動的要素選択技術は、様々な回路、例えば、ＤＡＣ、シグマ・デルタ（ΣΔ）ＤＡＣ、アナログ・ディジタル変換器（ＡＤＣ）、ΣΔＡＤＣ、フィルタ等に使用され得る。簡潔化のために、以下では、本技術はＤＡＣに対して記述される。
【００１２】
図１は、温度計復号を伴ったＤＡＣ１００のブロック図を示している。ＤＡＣ１００は温度計復号器１１０および出力回路１２０を含んでいる。復号器１１０はＮビットの入力データを受け取り、Ｋ個の選択信号Ｓｅｌ０乃至ＳｅｌＫ−１を提供する。ここで、Ｎ＞１であり、Ｋ＝２Ｎである。用語「信号」、「ライン」、「ワイヤ」などは、大抵の場合可換に使用される。各サンプル期間において、復号器１１０は、入力データ値ｘを受け取り、最初のｘ個の選択信号Ｓｅｌ０乃至Ｓｅｌｘ−１を論理的に有効にし、また残りの選択信号Ｓｅｌｘ乃至ＳｅｌＫ−１を論理的に無効にし得る。各サンプル期間において論理的に有効になる選択信号の数は入力データ値に依存し得る。さらに、選択信号は、最初のｘ個の選択信号が入力データ値ｘについて論理的に有効にされるように所定の順に論理的に有効にされ得る。
【００１３】
出力回路１２０は、Ｋ個の選択信号Ｓｅｌ０乃至ＳｅｌＫ−１をそれぞれ受け取るＫ個の回路素子１２２ａ乃至１２２ｋを含んでいる。各回路素子１２２は、電流源、スイッチ、キャパシタ、抵抗器など、あるいはそのあらゆる組合せを具備し得る。各回路素子１２２は、その選択信号が論理的に有効にされている場合に有効にされ得、その選択信号が論理的に無効にされている場合に無効にされ得る。各回路素子１２２は、有効にされているとき、その出力を加算器１２４に提供する。加算器１２４は、Ｋ個の回路素子１２２ａ乃至１２２ｋ全ての出力を合計し、アナログ出力信号を提供する。
【００１４】
復号器１１０は、入力データに基づいて規則的（systematic）／静的に上記のようにＫ個の選択信号を論理的に有効にし得る。そして、Ｋ個の回路素子１２２ａ乃至１２２ｋは、規則的に選択されるだろう。例えば、入力データ値１は常に回路素子１２２ａを選択し得、入力データ値２は常に回路素子１２２ａおよび１２２ｂを選択し得る。Ｋ個の回路素子に不一致が存在し得るので、これらの回路素子の規則的な選択は性能が劣化したアナログ出力信号、例えば粗末なＴＨＤにつながり得る。
【００１５】
図２は、加重データ平均（ＤＷＡ）を伴ったＤＡＣ２００のブロック図を示す。ＤＡＣ２００はＤＷＡユニット２１０および出力回路２２０を含んでいる。ＤＷＡユニット２１０はＮビットの入力データを受け取り、Ｋ個のセレクト信号Ｓｅｌ０乃至ＳｅｌＫ−１を提供する。各サンプル期間において、ＤＷＡユニット２１０は、入力データ値ｘを受け取り、Ｋ個のセレクト信号のｘを論理的に有効にし得る。各サンプル期間において論理的に有効になるセレクト信号の数は入力データ値に依存し得る。しかしながら、選択信号は、下記に述べられるように、ＤＷＡユニット２１０の現在の状況だけでなく現在の入力データ値にも基づいて相違する順序で論理的に有効にされ得る。出力回路２２０は、Ｋ個の回路素子２２２ａ乃至２２２ｋおよび加算器２２４を含んでいる。Ｋ個の回路素子２２２はＤＷＡユニット２１０からのＫ個の選択信号によって動的に選択され得る。
【００１６】
図３Ａは、Ｎ＝３およびＫ＝８の場合についての図２のＤＷＡユニット２１０のデザインを示している。このデザインでは、ＤＷＡユニット２１０は、８つの選択信号生成器３１０ａ乃至３１０ｈをそれぞれ含んでいる。選択信号生成器３１０ａ乃至３１０ｈは、８つの選択信号Ｓｅｌ０乃至Ｓｅｌ７を生成する。生成器３１０ａ乃至３１０ｈは、それぞれ生成器Ｇ０乃至Ｇ７とも称される。
【００１７】
図３Ｂは、選択信号生成器３１０ａのブロック図を示している。選択信号生成器３１０ａは、３ビット加算器３１２および３ビット・レジスタ３１４を含んでいる。加算器３１２は、３ビットの入力データ値を受け取り、この３ビットの入力データ値をレジスタ３１４からの３ビットの格納されている値と合算し、３ビットの結果をレジスタ３１４に提供する。加算器３１２は、入力データ値を格納されている値と加える際にオーバーフローがある場合は選択信号Ｓｅｌ０を論理的に有効にし、オーバーフローがない場合は選択信号Ｓｅｌ０を論理的に無効にする。
【００１８】
再び図３Ａを参照すると、各生成器Ｇ０乃至Ｇ７は図３Ｂに示されているように実現され得る。生成器Ｇ０乃至Ｇ７内のレジスタは、ライン３２０によって示されているように、７乃至０の次第に減少する値によってそれぞれ初期化され得る。図３Ａにおいて示されている例において、第１入力データ値は４であり、各生成器中のレジスタは４加えられ、生成器Ｇ０乃至Ｇ７についての更新後のレジスタ値は、ライン３２２によって示されている。生成器Ｇ０乃至Ｇ３内のレジスタは、４を加えられた際にオーバーフローし、選択信号Ｓｅｌ０乃至Ｓｅｌ３が論理的に有効にされる。第２入力データ値は２であり、各生成器中のレジスタは２ずつ加えられ、生成器Ｇ０乃至Ｇ７についての更新後のレジスタ値は、ライン３２４によって示されている。生成器Ｇ４およびＧ５内のレジスタは、２を加えられた際にオーバーフローし、選択信号Ｓｅｌ４およびＳｅｌ５が論理的に有効にされる。第３入力データ値は３であり、各生成器中のレジスタは３ずつ加えられ、生成器Ｇ０乃至Ｇ７についての最新のレジスタ値は、ライン３２６によって示されている。生成器Ｇ０、Ｇ６、およびＧ７中のレジスタは、３を加えられた際にオーバーフローし、選択信号Ｓｅｌ０、Ｓｅｌ６、およびＳｅｌ７が論理的に有効にされる。
【００１９】
図３Ａおよび図３Ｂの中のＤＷＡデザインは、８つの回路素子を通して循環し、入力データ値によって示されるのと同じ数の回路素子を選択する。生成器Ｇ０乃至Ｇ７内の８つのレジスタは、ＤＷＡユニット２１０の現在の状態を格納する。論理的に有効にされている最後（または右端の）選択信号は値０を有するレジスタによって示されている。それはゼロ位置と称される。新しい入力データ値が受け取られる際は常に、０個以上の選択信号が、現在のゼロ位置の直ぐ右側の選択信号から開始して論理的に有効にされる。論理的に有効になる選択信号の数、ひいてはゼロ位置へとシフトする位置の数は、入力データ値に依存する。新しいゼロ位置は、前のゼロ位置に現在の入力データ値を加えた位置に等しい。ゼロ位置は入力データ値に基づいて左から右へシフトされ、右端の位置に到着した後に左へラップアラウンド（wrap around）する。
【００２０】
ゼロ位置は８つの生成器Ｇ０乃至Ｇ７に対応する８つの可能な位置のうちの１つに位置し得る。したがって、現在のゼロ位置に応じて、所与の入力データ値を表わすための８つの相違する方法が存在する。どの選択信号を論理的に有効にするか（従ってどの回路素子を選択するか）は、レジスタの状態に基づいて入力データを表わす異なる可能な方法によって擬似ランダム化される。
【００２１】
図３Ａおよび図３Ｂ内のＤＷＡデザインはＮビットＤＡＣのためのＫ個のＮビット加算器およびＫ個のＮビット・レジスタを使用する。レジスタは強いディジタル交換ノイズを生成し得、それは、ＤＡＣの性能に悪影響を与え得る。さらに、ＤＷＡユニットの設定可能度は制限されている。
【００２２】
図４は、動的要素選択を伴ったＤＡＣ４００のデザインのブロック図を示している。これは、動的要素一致（matching）（ＤＥＭ）とも称される。このデザインでは、ＤＡＣ４００は温度計復号器４１０、ＤＥＭユニット４２０、および出力回路４５０を含んでいる。復号器４１０はＮビットの入力データを受け取り、Ｋ個の復号された信号Ｔｈ０乃至ＴｈＫ−１を提供する。復号器４１０は図１内の復号器１１０について上で記載されているように動作し得る。ＤＥＭユニット４２０は、Ｋ個の復号された信号および恐らく入力データを受け取り、また、Ｋ個の選択信号Ｓｅｌ０乃至ＳｅｌＫ−１を提供する。出力回路４５０は、Ｋ個の選択信号を受け取り、１つのアナログ出力信号を生成する。出力回路４５０は、図１内の出力回路１２０について上に記載されているように、Ｋ個の選択信号によって選択され得るＫ個の回路素子を含み得る。
【００２３】
図４に示されているデザインでは、ＤＥＭユニット４２０は信号マッピング回路４３０および制御回路４４０を含んでいる。信号マッピング回路４３０は、復号器４１０からＫ個の復号された信号を受け取り、また、これらの信号を並べ替えて擬似ランダム化を行なう。回路の相違する振る舞いは、Ｋ個の復号された信号を相違するやり方で並べ替えることによって得られ得る。例えば、信号マッピング回路４３０は、下記のようにＫ個の復号された信号を循環的に回転させて、図３Ａ内に示されているＤＷＡの振る舞いを達成詞得る。制御回路４４０は、信号マッピング回路４３０の動作を指揮するコントロール（control）Ｚを生成し、また、Ｋ個の選択信号がどのように生成されるかに影響を与える。制御回路４４０は下記のように、柔軟に多数の動作モードをサポートし得る。
【００２４】
図５Ａは、図４内のＤＥＭユニット４２０内の信号マッピング回路４３０のデザインのブロック図を示している。図５Ａは、Ｎ＝３およびＫ＝８の場合のデザインを示している。温度計復号器４１０は３ビットの入力データＤ０、Ｄ１、およびＤ２を受け取り、８つの復号された信号Ｔｈ０乃至Ｔｈ７を生成する。復号器４１０は、入力データ値に基づいて、復号された信号Ｔｈ０から始めて、復号された信号を所定の順序で論理的に有効にする。表１は、各可能な３ビット入力データ値についての８つの復号された信号Ｔｈ０乃至Ｔｈ７の論理値を与える。表１に示されているように、復号器４１０は入力データ値１についてはただ１つの復号された信号Ｔｈ０を論理的に有効にし、入力データ値２については２つの復号された信号Ｔｈ０およびＴｈ１を論理的に有効にし、入力データ値７については７つの復号された信号Ｔｈ０乃至Ｔｈ６を論理的に有効にする。
【表１】
2010526519.tif 000003
【００２５】
信号マッピング回路４３０は８つの復号された信号Ｔｈ０乃至Ｔｈ７を受け取り、８つの選択信号Ｓｅｌ０乃至Ｓｅｌ７を提供する。図５Ａに示されているデザインでは、信号マッピング回路４３０は８個の８×１マルチプレクサ（Ｍｕｘ）５３０ａ乃至５３０ｈを含んでいる。これらは、それぞれマルチプレクサ０乃至７とも称される。各マルチプレクサは、復号器４１０から８つの復号された信号Ｔｈ０乃至Ｔｈ７全て受け取る８つの入力を有している。しかしながら、８つの復号された信号Ｔｈ０乃至Ｔｈ７は異なる順序でマルチプレクサ０乃至７に提供されて、論理的に有効にされる選択信号の回転を達成する。
【００２６】
８つの復号された信号は、８つの要素セットＴ０＝｛Ｔｈ０、Ｔｈ１、Ｔｈ２、Ｔｈ３、Ｔｈ４、Ｔｈ５、Ｔｈ６、Ｔｈ７｝によって表わされ得る。８つの復号された信号のｍ個の位置による循環的な回転は、セットＴ０において最初のｍ個の要素を取り上げるとともにこれらのｍ個の要素をセットＴ０の最後まで移動させることによって達成されて循環的に回転したセットＴｍを得る。例えば、１位置の循環的な回転は、Ｔ１＝｛Ｔｈ１、Ｔｈ２、Ｔｈ３、Ｔｈ４、Ｔｈ５、Ｔｈ６、Ｔｈ７、Ｔｈ０｝として与えられ得る。８つの復号された信号Ｔｈ０乃至Ｔｈ７は、マルチプレクサ０乃至７の入力０にそれぞれ直接提供される。１位置によって循環的に回転した８つの復号された信号は８つのマルチプレクサの入力１に提供される。一般的に言うと、ｍ個の位置によって循環的に回転した８つの復号された信号は８つのマルチプレクサの入力ｍに提供される。ここで、０≦ｍ≦７である。
【００２７】
表２は、８つの復号された信号の各マルチプレクサの８つの入力へのマッピングを示している。例えば、マルチプレクサ０は、入力０において復号された信号Ｔｈ０を受け取り、入力１において復号された信号Ｔｈ７を受け取り、以下同様にして、入力７において復号された信号Ｔｈ１を受け取る。
【表２】
2010526519.tif 000004
【００２８】
８つのマルチプレクサ０乃至７は全て、３ビットの同じコントロール（control）Ｚを受け取る。コントロールＺは、現在のゼロ位置を示しており、また、以下に記載されているように生成され得る。コントロールＺがｍと等しい場合、マルチプレクサ０乃至７の入力ｍにおける復号された信号は、それぞれ選択信号Ｓｅｌ０乃至Ｓｅｌ７としてそれぞれ提供される。したがって、マルチプレクサ０乃至７は、コントロールＺによって示されている現在のゼロ位置に基づいて、復号された信号Ｔｈ０乃至Ｔｈ７を選択信号Ｓｅｌ０乃至Ｓｅｌ７へとマッピングする。
【００２９】
図５Ｂは、コントロールＺが０に等しい場合の復号された信号の選択信号へのマッピングを示している。表２においてＺ＝０のラインによって示されているように、復号された信号Ｔｈ０乃至Ｔｈ７はそれぞれ選択信号Ｓｅｌ０乃至Ｓｅｌ７としてそのまま提供される。入力データ値１については、選択信号Ｓｅｌ０が論理的に有効にされ、入力データ値２については、選択信号Ｓｅｌ０およびＳｅｌ１が論理的に有効にされ、以下同様である。
【００３０】
図５Ｃは、コントロールＺが１に等しい場合の復号された信号の選択信号へのマッピングを示している。表２においてＺ＝１についてのラインによって示されているように、復号された信号Ｔｈ７、Ｔｈ０、…、Ｔｈ６は、それぞれ選択信号Ｓｅｌ０乃至Ｓｅｌ７として提供される。入力データ値１については、選択信号Ｓｅｌ１が論理的に有効にされ、入力データ値２については、選択信号Ｓｅｌ１およびＳｅｌ２が論理的に有効にされ、以下同様である。
【００３１】
図５Ｄは、コントロールＺが２に等しい場合の復号された信号の選択信号へのマッピングを示している。表２においてＺ＝２のラインによって示されているように、復号された信号Ｔｈ６、Ｔｈ７、Ｔｈ０、…、Ｔｈ５は、それぞれ選択信号Ｓｅｌ０乃至Ｓｅｌ７として提供される。入力データ値１については、選択信号Ｓｅｌ２が論理的に有効にされ、入力データ値２については選択信号Ｓｅｌ２およびＳｅｌ３が論理的に有効にされ、以下同様である。
【００３２】
コントロールＺの他の値についての復号された信号の選択信号へのマッピングは、表２に示されている。異なるコントロールＺ値についての復号された信号Ｔｈ０のシフトする位置によって示されているように、相違する選択信号が最初にコントロールＺの異なる値について論理的に有効にされる。
【００３３】
図５Ａにおいて示されるデザインにおいて、８つの復号された信号Ｔｈ０乃至Ｔｈ７は、信号マッピング回路４３０が図３Ａに示されているＤＷＡデザインを実現できるように、マルチプレクサ０乃至７の入力へとマッピングされる。表２中の復号された信号Ｔｈ０の位置によって示されているように、コントロールＺについての８つの可能な値は図３Ａ内の８つの可能なゼロ位置に相当する。マルチプレクサ０乃至７は、復号された信号を循環的に回転させて選択信号において擬似ランダム化を達成する。
【００３４】
図５Ａは、復号された信号のマルチプレクサの入力へのマッピングの一デザインを示している。復号された信号が何らかの他のマッピングに基づいてマルチプレクサの入力へとマッピングされて異なる出力振る舞いを達成してもよい。例えば、復号された信号は、例えば入力データの符号に基づいて、時計回りまたは逆時計回りが達成され得るようにマッピングされ得る。いずれの場合でも、復号された信号の選択信号へのマッピングは、出力回路４５０内のＫ個の回路素子が動的に選択されてこれらの回路素子内の不一致と対処することを可能にする。
【００３５】
図６は、図４内のＤＥＭユニット４２０内の制御回路４４０のデザインのブロック図を示している。このデザインでは、ＤＥＭユニット４２０は、表３に示されている動作モードをサポートする。
【表３】
2010526519.tif 000005
【００３６】
ＤＷＡモードにおいて、ゼロ位置は入力データに基づいて更新され、また選択信号は現在のゼロ位置での選択信号から開始して論理的に有効にされる。偽似乱数モードにおいては、ゼロ位置は偽似乱数データに基づいて更新され、また選択信号は現在のゼロ位置での選択信号から開始して論理的に有効にされる。ＤＷＡモードおよび偽似乱数モードはゼロ位置がどのように更新されるかにおいて異なる。ゼロ位置は他のやり方で、例えば入力データの一部に基づいて、入力データおよび偽似乱数データの組合せに基づいて、固定の０でない値に基づいて、等で更新されてもよい。バイパス・モードでは、本質的に、選択信号は、ランダム化なしで、温度計復号に基づいて生成される。他の動作モードがサポートされてもよい。例えば、ゼロ位置は、各サンプル期間において固定の０でない値（例えば１、２など）によって更新されても良いし、一定のレートでこのようにシフトされても良い。
【００３７】
ＤＥＭユニット４２０内において、マルチプレクサ６１２は、第１入力において入力データを受け取り、第２入力において擬似乱数（ＰＮ）生成器６１０からの偽似乱数データを受け取り、第３入力において０の値を受け取る。モード選択によって指示されるように、マルチプレクサ６１２は、ＤＷＡモードが選択されている場合は入力データを提供し、偽似乱数モードが選択されている場合は偽似乱数データを提供し、バイパス・モードが選択されている場合は０を提供する。加算器６１４は、マルチプレクサ６１２からのコントロール・データをレジスタ６１６からの現在のコントロール値と加えて、そして最新のコントロール値をレジスタ６１６に提供する。レジスタ６１６は、現在のコントロール値をＮビットのコントロールＺとして信号マッピング回路４３０に提供する。
【００３８】
加算器６１４およびレジスタ６１６は、マルチプレクサ６１２からのコントロール・データに基づいてゼロ位置を更新するラップアラウンド・アキュムレータを実現する。ＤＷＡモードでは、ゼロ位置はマルチプレクサ６１２からの入力データに基づいて更新される。偽似乱数モードでは、ゼロ位置はマルチプレクサ６１２からの偽似乱数データに基づいて更新される。バイパス・モードでは、レジスタ６１６は０に初期化され、またゼロ位置はマルチプレクサ６１２からの０によって更新され、従って変化しない。
【００３９】
ＰＮ発生器６１０はＮを超える長さを有する線形フィードバック・レジスタ（ＬＦＳＲ）によって実現され得る。ＬＦＳＲはあらゆる原始多項式生成器機能も実現し得る。ＬＦＳＲのＮ個の最下位ビット（ＬＳＢ）はＮビットの偽似乱数データとして提供され得る。偽似乱数データは、他のやり方で（例えば参照テーブルを用いて）得られても良い。
【００４０】
図７は、（例えばＤＡＣまたは他の何らかの回路において）動的に回路素子を選択するための処理７００のデザインを示している。複数の第１信号のゼロ個以上が、例えば入力データに対して温度計復号を行なうことによって（ブロック７１２）入力データに基づいて所定の順序で論理的に有効にされ得る。コントロールは、コントロールの現在値をコントロール・データと累積してコントロールの新たな値を得ることによって生成される（ブロック７１４）。コントロール・データは、入力データ、偽似乱数データ、固定の０でない値、０などであり得る。複数の第１信号はコントロールに基づいて、複数の第２信号にマッピングされ得る（ブロック７１６）。コントロールは、次の第２信号が次の入力データ値について論理的に有効になることを示し得る。上記のように、第１および第２信号は、それぞれ復号された信号および選択信号に対応し得る。複数の第１信号は、コントロールによって決定される量だけ循環的に回転し、そして複数の第２信号として提供され得る。複数の回路素子の０個以上が複数の第２信号に基づいて選択され得る（ブロック７１８）。ＤＷＡの場合、複数の第２信号は、最後に選択された回路素子の直後の回路素子から開始して、複数の回路素子を連続する順序で選択し得る。論理的に有効になる第１信号の数、ひいては論理的に有効になる第２信号の数は、入力データによって決定され得る。
【００４１】
図８は、ＤＥＭを伴ったＤＡＣ８００のデザインのブロック図を示している。このデザインでは、ＤＡＣ８００は、Ｋ個の同じ量の参照電流を生成するＫ個の電流源８２２を含んでいる。Ｋ個の参照電流同士の不一致は、Ｋ個の参照電流を動的に選択することによって改善され得る。
【００４２】
ＤＡＣ８００内において、Ｎビット・フリップフロップ８１２はＮビットの入力データを受け取り、クロックによって入力データクロックし（clock)、また各サンプル期間においてＮ個の同期データ・ビットＤ０乃至ＤＮ１を提供する。温度計復号器８１４はＮ個のデータ・ビットを受け取り、Ｋ個の復号された信号Ｔｈ０乃至ＴｈＫ−１を提供する。ＤＥＭユニット８１６はＫ個の復号された信号Ｔｈ０乃至ＴｈＫ−１を受け取り、Ｋ個の選択信号Ｓｅｌ０乃至ＳｅｌＫ−１を提供する。ＤＥＭユニット８１６は図４乃至図６に示されている、ＤＥＭユニット４２０によって実現され得る。
【００４３】
Ｋ個のラッチ／ドライバ８１８はＫ個の選択信号を受け取り、Ｋ個のスイッチ８２０のためのＫ個のコントロール信号を提供する。Ｋ個のスイッチ８２０は、Ｋ個の電流源８２２からＫ個の同じ量の参照電流を受け取る。Ｋ個のスイッチ８２０の各々は、そのコントロール信号に基づいてＯｕｔｐ出力またはＯｕｔｎ出力のいずれかへその参照電流を導く。ラッチ８１８は、ＯｕｔｐまたはＯｕｔｎ信号中のグリッチ・エネルギー（glitch energy）を削減するためにＫ個の参照電流の同期したスイッチングを保証する。バイアス回路８２４は、Ｋ個の電流源８２２のためのバイアス電圧を生成する。
【００４４】
図８は、温度計復号がＮビットの全てについて行なわれるＤＡＣデザインを示している。一般に、ＤＡＣは１つまたは複数の部分によって実現され得る、各部分は温度計復号またはバイナリ復号（binary decoding）によって実現され得る。例えば、ＤＡＣは２つの部分によって実現され得る。全Ｎビットのうちの最上位（ＭＳＢ）Ｍビットのための第１部分、全Ｎビットのうちの最下位Ｌビットのための第２部分である。ここで、Ｎ＝Ｍ＋Ｌである。各部分は上記の温度計復号およびＤＥＭによって実現され得る。
【００４５】
本明細書において記述されている動的要素選択技術はある利点を備え得る。本技術が使用されて、表３に与えられているような異なるモードを柔軟にサポートし得る。本技術は、また、信号マッピング回路および制御回路のデザインにおける柔軟性によって様々なランダム化原理をサポートし得る。さらに、制御回路は、０（バイパス・モードの場合）または任意の値（他のモードの場合）に初期化され得る。このことは、図３Ａに示されているＤＷＡデザインに必要なような特別の初期化回路類の必要を回避する。本技術は、また、より少ない数のシーケンシャル・ロジックの使用によって、スイッチング・ノイズがより少ない。このことは、敏感なアナログ回路についての性能を改善し得る。
【００４６】
本明細書において記述されている技術は、無線通信装置、形態型装置、ゲーム機、演算装置、コンピュータ、ラップトップ型コンピュータ、家電装置などのような様々な電子回路装置に使用され得る。本技術の無線通信装置の典型的な用途が記述される。
【００４７】
図９は、無線通信システム内の無線通信装置９００のデザインのブロック図を示している。無線装置９００は、携帯電話、端末、ハンドセット、携帯情報端末（ＰＤＡ）などであり得る。無線通信システムは、符号分割多重アクセス方式（ＣＤＭＡ）システム、グローバル移動体通信システム（ＧＳＭ）システムなどであり得る。
【００４８】
無線装置９００は受信経路および送信経路によって双方向通信を提供することができる。受信経路において、基地局（図示せず）によって送信された信号が、アンテナ９１２によって受け取られ、受信器（ＲＣＶＲ）９１４に提供される。受信器９１４は、受信信号を調整し、特定用途向け集積回路（ＡＳＩＣ）９２０にアナログ入力信号を提供する。送信経路において、送信器（ＴＭＴＲ）９１６は、ＡＳＩＣ９２０からアナログ出力信号を受け取るとともに調整し、変調された信号を生成する。変調された信号はアンテナ９１２によって基地局へ送信される。
【００４９】
ＡＳＩＣ９２０は様々な処理、インターフェースおよび記憶素子を含み得る。それらは、例えば、受信ＡＤＣ（Ｒｘ  ＡＤＣ）９２２、送信ＤＡＣ（Ｔｘ  ＤＡＣ）９２４、モデム・プロセッサ９２６、縮小命令セット・コンピューティング（ＲＩＳＣ）・プロセッサ９２８、コントローラ／プロセッサ９３０、内部記憶装置９３２、外部バス・インターフェース９３４、入出力（Ｉ／Ｏ）ドライバ９３６、音声ＤＡＣ／ドライバ９３８、また映像ＤＡＣ／ドライバ９４０である。ＲｘＡＤＣ９２２は、受信器９１４からのアナログ入力信号をディジタル化し、モデム・プロセッサ９２６にディジタル・サンプルを提供する。ＴｘＤＡＣ９２４はモデム・プロセッサ９２６からのディジタル出力チップをアナログに変換し、このアナログ出力信号を送信器９１６に提供する。モデム・プロセッサ９２６は、データ送信および受信のための処理、例えば符号化、変調、復調、復号など、を行なう。ＲＩＳＣプロセッサ９２８は無線装置９００用の種々の処理、例えば映像、グラフィックス、より上層のアプリケーションなどのための処理、を実行し得る。コントローラ／プロセッサ９３０はＡＳＩＣ９２０内の様々な処理およびインタフェース・ユニットの動作を指揮し得る。内部記憶装置９３２はＡＳＩＣ９２０の内の種々のユニットのためのデータおよび／または指示を格納する。
【００５０】
ＥＢＩ９３４は、ＡＳＩＣ９２０とメインメモリ９４４との間のデータ転送を容易にする。Ｉ／Ｏドライバ９３６はアナログまたはディジタル・インターフェースによってＩ／Ｏ装置９４６を駆動する。音声ＤＡＣ／ドライバ９３８はオーディオ・デバイス９４８を駆動する。オーディオ・デバイス９４８は、スピーカ、ヘッドセット、受話器などであり得る。映像ＤＡＣ／ドライバ９４０は表示装置９５０を駆動する。表示装置９５０は液晶ディスプレイなど（ＬＣＤ）であり得る。ＲｘＡＤＣ９２２、ＴｘＤＡＣ９２４、音声ＤＡＣ／ドライバ９３８、映像ＤＡＣ／ドライバ９４０、および／または他のユニットは、本明細書において記述されている技術を実現し得る。例えば、ＤＡＣのうちの任意のものが図８に示されているように実現され得る。
【００５１】
本明細書において記述されていた技術は、集積回路（ＩＣ）、ＡＳＩＣ、ディジタル信号プロセッサ（ＤＳＰ）、ディジタル信号処理装置（ＤＳＰＤ）、プログラム可能論理回路（ＰＬＤ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、コントローラ、プロセッサおよび他の電子機器のような様々なハードウェア・ユニットで実現され得る。ハードウェア・ユニットは、相補型金属酸化膜半導体（ＣＭＯＳ）、Ｎチャネル型ＭＯＳ（ＮＭＯＳ）、Ｐチャネル型ＭＯＳ（ＰＭＯＳ）、バイポーラ・ＣＭＯＳ（Ｂｉ−ＣＭＯＳ）、バイポーラなどのような様々なＩＣプロセス技術において製造され得る。ハードウェア・ユニットは、あらゆる装置サイズ技術、例えば１３０ナノメートル（ｎｍ）、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍなどで製造され得る。
【００５２】
本明細書において記述されている技術は、ＴｘＤＡＣ、ΣΔＤＡＣ、音声ＤＡＣ、映像ＤＡＣ、計装（instrumentation）ＤＡＣ、ＲｘＡＤＣ、ΣΔＡＤＣ、フィルタなどのために使用され得る。ＤＡＣとＡＤＣは、Ｐ−ＦＥＴ、Ｎ−ＦＥＴ、バイポーラ接合トランジスタ（ＢＪＴ）、ＧａＡｓトランジスタ、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）、高電子移動度トランジスタなど（ＨＥＭＴ）によって実現され得る。ＤＡＣとＡＤＣも、アナログＩＣ、ディジタルＩＣ、混合信号ＩＣ、無線周波数ＩＣなど（ＲＦＩＣ）のような様々な種類のＩＣ上で作製され得る。
【００５３】
上の本開示の記述は、あらゆる当業者が本開示を実行または使用することを可能にするために提供されている。本開示への様々な修正は当業者に容易に明らかになり、また、本明細書において定義されている包括的な原理は、本開示の思想または範囲から逸脱することなく他の変形体に適用され得る。したがって、本開示は、本明細書に記述されている例およびデザインに制限されることを意図されておらず、本明細書において開示されている原理および新規な特徴と一貫している最も広い範囲と一致するべきである。
【００５４】
本明細書において開示されている実施形態との関連で記述されている様々な説明用の論理ブロック、モジュール、回路は、メインプロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、または本明細書において記述されている機能を行なうように設計されている他のプログラム可能論理回路、ディスクリート型ゲートまたはトランジスタ・ロジック、ディスクリート型ハードウェア構成機器またはそのあらゆる組合せによって実現または実行され得る。メインプロセッサはマイクロプロセッサであり得、または、メインプロセッサはあらゆる従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサは、コンピュータ装置、例えばＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと協働する１つ以上のマイクロプロセッサ、またはあらゆる他のそのような構成、の組合せとして実現され得る。
【００５５】
本明細書において開示されている実施形態との関連で記述されている方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェア・モジュール、またはこれら２つの組合せで直接具現さ得る。ソフトウェア・モジュールは、ランダム・アクセス・メモリ（ＲＡＭ）、フラッシュ・メモリ、読み取り専用メモリ（ＲＯＭ）、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハード・ディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、あるいは当技術において既知の記憶媒体のあらゆる他の形態内に存在し得る。典型的な記憶媒体は、プロセッサがこの記録媒体から情報を読み出し、この記録媒体に情報を書き込めるように、該プロセッサに接続されている。または、記憶媒体はプロセッサと一体化されていてもよい。プロセッサと記憶媒体はＡＳＩＣ内に存在していてもよい。ＡＳＩＣはユーザ端末内に存在し得る。または、プロセッサと記憶媒体はユーザ端末のディスクリート部品として存在し得る。
【００５６】
１つ以上の典型的な実施形態において、記述されている機能は、ハードウェア、ソフトウェア、ファームウェア、またはそのあらゆる組合せにおいて実現され得る。ソフトウェアにおいて実現される場合、機能は１つまたは複数の指示またはコードとして、コンピュータ読取可能媒体上で格納または送信され得る。コンピュータ読取可能媒体は、コンピュータ記憶装置媒体、およびコンピュータ・プログラムのある位置から別の位置への移動を容易にするあらゆる媒体を含む通信媒体、の両方を含んでいる。記憶媒体は、コンピュータによってアクセスされることが可能なあらゆる利用可能な物理的媒体であり得る。限定ではなく例として、そのようなコンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶装置、または命令またはデータ構造の形態の所望のプログラム・コードを運ぶか格納するために使用されることが可能で且つコンピュータによってアクセスされることが可能な他のあらゆる媒体を具備し得る。また、あらゆる接続も当然、コンピュータ読取可能媒体と名付けられる。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、撚線対、ディジタル加入者線（ＤＳＬ）、または赤外線、無線およびマイクロ波のような無線技術を使用して、ウェブサイト、サーバまたは他の遠隔ソースから送信される場合、この同軸ケーブル、光ファイバーケーブル、撚線対、ＤＳＬ、または赤外線、無線およびマイクロ波のような無線技術は、媒体の定義に含まれている。本明細書において使用されているディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、コンパクト・ディスク（ＣＤ）、レーザー・ディスク、光ディスク、ディジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）・ディスクおよびブルーレイ・ディスクを含んでいる。ここで、ディスク（ｄｉｓｋ）は通常磁気的にデータを再生し、他方、ディスク（ｄｉｓｃ）はレーザーでデータを光学的に再生する。上記のものの組合せもコンピュータ読取可能媒体の範囲に含まれるべきである。
【００５７】
上に開示されている典型的な実施形態の記述は、あらゆる当業者が本発明を実行または使用することを可能にするために提供されている。これらの典型的な実施形態への様々な修正は当業者に容易に明らかになり、また、本明細書において定義されている包括的な原理は、発明の思想または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本発明は、本明細書において示されている実施形態に制限されることを意図されておらず、本明細書において開示されている原理および新規な特徴と一貫している最も広い範囲と一致するべきである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
2010526519.tif 000017
【図９】
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【国際調査報告】
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2010526519.tif 000021
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