(57)【要約】  メモリ装置（１００）はメモリアレイ（１０２）及びセンスアンプ（１０８）を有する。メモリアレイ（１０２）は、ビット値を蓄積するように構成されたフローティングボディセル（３２０，４２０）を有する。センスアンプ（１０８）は、ビット値を表す出力電圧を供給するように構成されたビット出力と、基準電圧を供給するように構成された基準源（３０２）を有する。センスアンプ（１０８）はさらに、基準電圧に基づいて第１のフローティングボディセル（３２０，４２０）に電流を供給するように構成されたカレントミラー（３３０，４３０）と、基準電圧及び第１のフローティングボディセル（３２０，４２０）に電流を与えた結果フローティングボディセル（３２０，４２０）の両端にかかる電圧に基づいて、出力電圧を決定するように構成された差動増幅回路（３３２，４３２）を有する。
2010514079.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット値を蓄積するように構成された第１のフローティングボディセル（３２０）を備えたメモリアレイ（１０２）と、
センスアンプ装置（１０８）を備えたメモリ装置（１００）であって、
前記センスアンプ装置（１０８）は、
前記第１のビット値を表す第１の出力電圧を供給するように構成された第１のビット出力と、
基準電圧を供給するように構成された基準源（３０２）と、
前記基準電圧に基づいて前記第１のフローティングボディセル（３２０）に第１の電流を供給するように構成された第１のカレントミラー（３３０）と、
前記基準電圧及び前記第１のフローティングボディセル（３２０）に前記第１の電流を与えた結果前記第１のフローティングボディセル（３２０）の両端にかかる電圧に基づいて、前記第１の出力電圧を決定するように構成された第１の差動増幅回路（３３２）を備えているメモリ装置（１００）。
【請求項２】
前記基準源（３０２）は、前記第１のビット値の補数値である第２のビット値を蓄積するように構成された第２のフローティングボディセルを備えている請求項１記載のメモリ装置（１００）。
【請求項３】
前記第１のカレントミラー（３３０）は前記第２のフローティングボディセル（５１２）に第２の電流を供給するように構成されており、前記第１の電流は前記第２の電流にほぼ等しく、前記基準電圧は、前記第２のフローティングボディセル（５１２）に前記第２の電流を与えた結果前記第２のフローティングボディセル（５１２）の両端に生じる電圧である請求項２記載のメモリ装置（１００）。
【請求項４】
前記基準源（３０２）は並列に結合された第２のフローティングボディセル（５１２）及び第３のフローティングボディセル（５２０）を備えており、前記第２のフローティングボディセル（５１２）は第１のビット値を蓄積するように構成されているとともに、前記第３のフローティングボディセル（５２０）は該第１のビット値の補数値である第２のビット値を蓄積するように構成されている請求項１記載のメモリ装置（１００）。
【請求項５】
前記第１の差動増幅回路（３３２，４３２）は、
第１の電流電極及び第２の電流電極を有する第２のカレントミラー（３３４）と、
第１の電圧基準に結合された第１の電流電極と、前記第１のビット出力に結合されるとともに前記第２のカレントミラー（３３４）の前記第１の電流電極に結合された第２の電流電極と、前記第１のフローティングボディセル（３２０）の電流電極に結合された制御電極を備えた第１のトランジスタ（３１４）と、
前記第１の電圧基準に結合された第１の電流電極と、前記第２のカレントミラー（３３４）の前記第２の電流電極に結合された第２の電流電極と、前記基準源（３０２，３３４）の出力に結合された制御電極を備えた第２のトランジスタ（３１０）を備えている請求項１記載のメモリ装置（１００）。
【請求項６】
さらに、第２のビット値を蓄積するように構成された第２のフローティングボディセル（４２０）を備えており、
前記センスアンプ装置（１０８）はさらに、
前記第２のビット値を表す第２の出力電圧を供給するように構成された第２のビット出力と、
前記基準電圧に基づいて、前記第１の電流にほぼ等しい大きさの第２の電流を、前記第２のフローティングボディセル（４２０）に供給するように構成された第２のカレントミラー（４３０）と、
前記基準電圧及び前記第２のフローティングボディセル（４２０）に前記第２の電流を与えた結果前記第２のフローティングボディセル（４２０）の両端に生じる電圧に基づいて、前記第２の出力電圧を決定するように構成された第２の差動増幅回路（４３２）を備えている請求項１記載のメモリ装置（１００）。
【請求項７】
第１のビット値を蓄積するように構成されたメモリアレイ（１０２）の第１のフローティングボディセル（３２０）に結合可能な第１の入力（３１８）と、
前記第１のビット値を表す第１の出力電圧を供給する第１のビット出力（２２４）と、
第１の電圧基準に結合された第１の電流電極と、基準電圧を受けるように構成された第２の電流電極と、前記第２の電流電極に結合された制御電極を備えた第１のトランジスタ（３０４）と、
前記第１の電圧基準に結合された第１の電流電極と、前記第１のフローティングボディセル（３２０）の電流電極に結合された第２の電流電極と、前記第１のトランジスタ（３０４）の前記制御電極に結合された制御電極を備えた第２のトランジスタ（３１２）と、
前記第１の電圧基準に結合された第１の電流電極と、前記第１のビット出力（２２４）に結合された第２の電流電極と、前記第１のフローティングボディセル（３２０）の前記電流電極に結合された制御電極を備えた第３のトランジスタ（３１４）と、
前記第１のビット出力に結合された第１の電流電極と、第２の電圧基準に結合された第２の電流電極と、制御電極を備えた第４のトランジスタ（３１６）と、
第１の電流電極と、前記第２の電圧基準に結合された第２の電流電極と、前記第１の電流電極に結合されるとともに前記第４のトランジスタ（３１６）の前記制御電極に結合された制御電極を備えた第５のトランジスタ（３０８）と、
前記第１の電圧基準に結合された第１の電流電極と、前記第５のトランジスタ（３０８）の前記第１の電流電極に結合された第２の電流電極と、基準源（３０２）の出力に結合された制御電極を備えた第６のトランジスタ（３１０）を備えたセンスアンプ装置（１０８）。
【請求項８】
さらに、
第２のビット値を蓄積するように構成された前記メモリアレイ（１０２）の第２のフローティングボディセル（４２０）に結合可能な第２の入力（４１８）と、
前記第２のビット値を表す第２の出力電圧を供給する第２のビット出力（２２６）と、
前記第１の電圧基準に結合された第１の電流電極と、前記第２のフローティングボディセル（４２０）の電流電極に結合された第２の電流電極と、前記第１のトランジスタ（３０４）の前記制御電極に結合された制御電極を備えた第７のトランジスタ（４０４）と、
前記第１の電圧基準に結合された第１の電流電極と、前記第２のビット出力（２２６）に結合された第２の電流電極と、前記第２のフローティングボディセル（４２０）の前記電流電極に結合された制御電極を備えた第８のトランジスタ（４０６）と、
前記第２のビット出力に結合された第１の電流電極と、前記第２の電圧基準に結合された第２の電流電極と、前記第５のトランジスタ（３０８）の前記制御電極に結合された制御電極を備えた第９のトランジスタ（４０８）を備えた請求項７記載のセンスアンプ装置（１０８）。
【請求項９】
メモリアレイ（１０２）及びセンスアンプ装置（１０８）を備え、前記メモリアレイ（１０２）はビット値を蓄積するように構成されたフローティングボディセル（３２０）を備え、前記センスアンプ装置（１０８）は、前記第１のフローティングボディセル（３２０）のビット値を表す出力電圧を供給するように構成されたビット出力（２２４）と、基準電圧を供給するように構成された基準源（３０２）と、前記基準電圧に基づいて前記フローティングボディセル（３２０）に電流を供給するように構成されたカレントミラー（３３０）と、前記基準電圧及び前記フローティングボディセル（３２０）に前記電流を与えた結果前記フローティングボディセル（３２０）の両端にかかる電圧に基づいて、前記出力電圧を決定するように構成された差動増幅回路（３３２）を備えているメモリ装置（１００）を準備し、
前記フローティングボディセル（３２０）の前記ビット値を前記センスアンプ装置（１０８）を用いて検出する方法。
【請求項１０】
前記フローティングボディセル（３２０）の前記ビット値の検出は、
前記フローティングボディセル（３２０）に前記電流を与えることによって、前記フローティングボディセル（３２０）の両端にかかる電圧を発生させ、
前記基準電圧と前記フローティングボディセル（３２０）の両端にかかる前記電圧を、前記差動増幅回路（３３２）を用いて比較することにより、前記出力電圧を発生させる請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、全体としてはメモリ装置に関し、詳細にはフローティングボディセルメモリ装置用の検出装置に関する。
【背景技術】
【０００２】
フローティングボディセル（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｃｅｌｌ：ＦＢＣ）メモリ（ゼロキャパシタランダムアクセスメモリ（ｚｅｒｏ−ｃａｐａｃｉｔｏｒ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）もしくはＺ−ＲＡＭ（商標）としても知られている）は、スタティックランダムアクセスメモリ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ＳＲＡＭ）によって実現される高速性と、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ＤＲＡＭ）によって実現される高密度の両方を兼ね備えている。ＦＢＣには通常、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板上に１つ以上のトランジスタが実装されている。ＳＯＩ基板上で動作するトランジスタによって生じる基板浮遊効果を利用することにより、トランジスタを、キャパシタと同様に電荷を蓄積するように構成することができるので、トランジスタに蓄積された電荷量を検出することで、今度はトランジスタが蓄積したビット値を決定することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＦＢＣは一般的に、その物理的特性のために、比較的大きな電流を供給することはできない。ＦＢＣメモリセルに蓄積された値の検出に用いられるセンスアンプは、そのためにＦＢＣの出力の比較的小さな差にも感度が高いように構成されている。しかし、従来のＦＢＣメモリ用センスアンプには一般的に応答時間遅延があり、検出回路内部でのトランジスタの不整合を許容できない。よって、ＦＢＣメモリにおいて蓄積されたビット値を検出する技術の改善は効果的なものとなるであろう。
【課題を解決するための手段】
【０００４】
添付の図面を参照することにより、当業者にとって、本開示がより良く理解できるものとなり、かつ、多数の特徴及び効果が明確なものになり得る。
【０００５】
異なる図面において同じ参照符号を用いているが、これは同様もしくは同一の要素であることを示している。
【図面の簡単な説明】
【０００６】
【図１】図１は、本開示の少なくとも１つの実施形態に従ったフローティングボディセル（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｃｅｌｌ：ＦＢＣ）メモリ装置の一例を示す図である。
【図２】図２は、本開示の少なくとも１つの実施形態に従った図１のＦＢＣメモリ装置のセンスアンプ装置の一例を示す図である。
【図３】図３は、本開示の少なくとも１つの実施形態に従った図２のセンスアンプ装置の一実装例を示す回路図である。
【図４】図４は、本開示の少なくとも１つの実施形態に従った図２のセンスアンプ装置の別の実装例を示す回路図である。
【図５】図５は、本開示の少なくとも１つの実施形態に従った、ツインセル構成を用いた図２のセンスアンプ装置の一実装例を示す回路図である。
【発明を実施するための形態】
【０００７】
本開示の一態様に従って、メモリ装置は、メモリアレイ及びセンスアンプを有する。メモリアレイは、ビット値を蓄積するように構成されたフローティングボディセルを有する。センスアンプは、ビット値を表す出力電圧を供給するように構成されたビット出力、基準電圧を供給するように構成された基準源、基準電圧に基づいて電流をフローティングボディセルに供給するように構成されたカレントミラー、及び、基準電圧及びフローティングボディセルに電流を与えた結果フローティングボディセル両端にかかる電圧に基づいて出力電圧を決定するように構成された差動増幅回路を有する。
【０００８】
本開示の別の態様に従って、センスアンプは、ビット値を蓄積するように構成されたメモリアレイのフローティングボディセルに結合可能な入力、及びビット値を表す出力電圧を供給するビット出力を有する。センスアンプはさらに、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、及び第６のトランジスタを有する。第１のトランジスタは、第１の電圧基準に結合された第１の電流電極、基準電圧を受けるように構成された第２の電流電極、及び第２の電流電極に結合された制御電極を有する。第２のトランジスタは、第１の電圧基準に結合された第１の電流電極、フローティングボディセルの電流電極に結合された第２の電流電極、及び第１のトランジスタの制御電極に結合された制御電極を有する。第３のトランジスタは、第１の電圧基準に結合された第１の電流電極、ビット出力に結合された第２の電流電極、及びフローティングボディセルの電流電極に結合された制御電極を有する。第４のトランジスタは、ビット出力に結合された第１の電流電極、第２の電圧基準に結合された第２の電流電極、及び制御電極を有する。第５のトランジスタは、第１の電流電極、第２の電圧基準に結合された第２の電流電極、及び第１の電流電極に結合されるとともに第４のトランジスタの制御電極に結合された制御電極を有する。第６のトランジスタは、第１の電圧基準に結合された第１の電流電極、第５のトランジスタの第１の電流電極に結合された第２の電流電極、及び基準源の出力に結合された制御電極を有する。
【０００９】
本開示の別の態様に従って、一方法を提供する。本方法は、メモリアレイ及びセンスアンプ装置を有するメモリ装置を準備する。メモリアレイは、ビット値を蓄積するように構成されたフローティングボディセルを有する。センスアンプ装置は、第１のフローティングボディセルのビット値を表す出力電圧を供給するように構成されたビット出力、基準電圧を供給するように構成された基準源、基準電圧に基づいて電流をフローティングボディセルに供給するように構成されたカレントミラー、及び、基準電圧及びフローティングボディセルに電流を与えた結果フローティングボディセル両端にかかる電圧に基づいて出力電圧を決定するように構成された差動増幅回路を有する。本方法はさらに、センスアンプ装置を用いて、フローティングボディセルのビット値を検出する。
【００１０】
図１は、本開示の少なくとも１つの実施形態に従った、フローティングボディセル（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｃｅｌｌ：ＦＢＣ）を用いたメモリ装置１００の一例を示したものである。メモリ装置１００は、例えばプロセッサやマイクロコントローラ等の、種々のデバイスのいずれにおいても使用することができる。メモリ装置１００としては、例えば、プロセッサのキャッシュメモリやオンチップメモリ、情報処理デバイスにおいて用いられるシステムメモリ等を挙げることができる。
【００１１】
この図示された例において、メモリ装置１００は、ＦＢＣメモリアレイ１０２、行／列ドライバ１０４、及びセンスアンプ装置１０８を備えている。ＦＢＣメモリアレイ１０２は、行と列の配列で配置されたフローティングボディセルからなるアレイを備えている。各フローティングボディセルは、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板上に実装された１つ以上のトランジスタを備えており、これにより、フローティングボディセルの各トランジスタを使用してデータのビット値または（例えばツインセル実装において等）その補数値を蓄積する。ある特定の行／列へは、例えばプロセッサのメモリ管理ユニットから得たアドレス（ａｄｄｒｅｓｓ：ＡＤＤＲ）データ及び制御（ｃｏｎｔｒｏｌ：ＣＴＬ）データに基づき、行／列ドライバ１０４を介してアクセスして、読み出し及び書き込みを行うことができる。
【００１２】
センスアンプ装置１０８は、フローティングボディセルのうちの１つ以上において蓄積されているビット値を検出し、その検出された１つ以上のビット値を出力データ値１１０として供給する。より詳細には図２〜５を参照して説明されるように、センスアンプ装置１０８は、一実施形態では、カレントミラー負荷型差動増幅器を用いて、アクセスされたフローティングボディセルに蓄積されている電荷から、読み出し可能な信号を生成する。差動増幅器のカレントミラー負荷には、例えば、基準電圧または基準電流、１つ以上の基準フローティングボディセル、その相補型フローティングボディセル（「ツイン」セルとも称される）を用いたり等といった、様々な手法のいずれででもバイアスをかけることができる。バイアス基準はまた、これもまたカレントミラー負荷型差動増幅器であってもよい増幅の２段目への入力として用いることができる。この増幅の２段目への入力を用いて、２段目にバイアスを設定する。フローティングボディセルの読み出し状態において、初段の基準電流源に負荷をかけることにより、フローティングボディセルの両端に電圧が発生する。フローティングボディセルのインピーダンスは一般的にフローティングボディセルの電荷に比例し、よって、一般的にフローティングボディセルに「蓄積されている」ビット値に比例する。従って、フローティングボディセル両端の電圧を、２段目への入力として用いることができ、ここで２段目では当該電圧を初段のアンプのバイアス基準電圧と比較する。この比較に基づいて、２段目では蓄積されたビット値を表す信号が生成され、この信号はセンスアンプ装置の出力を受けるデジタル部品に使用可能である。
【００１３】
図２は、本開示の少なくとも１つの実施形態に従った図１のセンスアンプ装置１０８の一実装例を示したものである。図示されているように、センスアンプ装置１０８は、基準回路２０２及び１つ以上の検出回路（例えば検出回路２０４，２０６，２０８）を有することが可能である。検出回路２０４，２０６，２０８の各々は、ＦＢＣメモリアレイ１０２の１つ以上の列からなる組にそれぞれ（例えばマルチプレクサを介して）結合可能であり、これによって、検出回路２０４の入力２１４が１番目の列の対応するフローティングボディセルＦＢＣ０の電流電極（例えばドレイン電極）に、検出回路２０６の入力２１６が２番目の列の対応するフローティングボディセルＦＢＣ１の電流電極に、検出回路２０８の入力２１８がｎ番目の列の対応するフローティングボディセルＦＢＣｎの電流電極に、というようにそれぞれ接続されている。さらに、各検出回路は、対応するフローティングボディセルが蓄積するビット値を表す出力電圧を供給するビット出力を有しており、これによって、検出回路２０４はフローティングボディセルＦＢＣ０のビット値に対応するビット出力２２４を、検出回路２０６はフローティングボディセルＦＢＣ１のビット値に対応するビット出力２２６を、そして検出回路２０８はフローティングボディセルＦＢＣｎのビット値に対応するビット出力２２８をそれぞれ有する。
【００１４】
基準回路２０２は、一実施形態では、基準電圧を供給する基準源を有していて、これは、初段のカレントミラーにバイアスをかけるのに使用されるとともに、カレントミラー負荷型差動増幅器への入力としても用いられる。初段のカレントミラーのバイアス部分及びカレントミラー負荷型差動増幅器の一部分は、基準回路２０２において実装されている。初段のカレントミラーの負荷部分及び差動増幅器の残りの部分は、検出回路２０４，２０６，２０８の各々において複製されている。よって、基準回路２０２の初段のカレントミラーのバイアス部分は、バイアス出力２２０を介して、各検出回路２０４，２０６，２０８の初段のカレントミラーの対応する負荷部分に接続されていて、基準回路２０２の差動増幅器のバイアス部分は、バイアス出力２２２を介して、各検出回路２０２，２０４，２０６の対応する差動増幅部分に接続されている。
【００１５】
図２は１つの基準回路２０２を用いて複数の検出回路にバイアス電圧を供給する場合の実施形態を図示しているが、他の実施形態では、複数の基準回路が並列に実装されることにより、センスアンプ装置１０８の性能及び効率を向上させてもよい。さらに、検出回路に対する基準回路の割合は様々であるが、いずれの値も適宜用いてもよい。
【００１６】
図３は、本開示の少なくとも１つの実施形態に従った、基準回路２０２を検出回路２０４と組み合わせて実装した例を示したものである。この図示された実装例を、本開示の範囲から逸脱することなく、追加の検出回路または基準回路を有するように発展させてもよい。
【００１７】
図示されている例において、検出回路２０２は、基準源３０２及びトランジスタ３０４，３０６，３０８を有する。基準源３０２は、基準電圧ＶＲＥＦをノード３１０に供給する出力を有する。トランジスタ３０４は、第１の電圧基準（例えばＶｄｄ）に接続された第１の電流電極、ノード３１０に接続された第２の電流電極、及びノード３１０に接続された制御電極を有するダイオード接続トランジスタである。トランジスタ３０６は、第１の電圧基準に接続された第１の電流電極、第２の電流電極、及びノード３１０に接続された制御電極を有する。トランジスタ３０８は、トランジスタ３０６の第２の電流電極に接続された第１の電流電極、第２の電圧基準（例えばＶｓｓ）に接続された第２の電流電極、及び第１の電流電極に接続された制御電極を有するダイオード接続トランジスタである。
【００１８】
また、図示されているように、検出回路２０４はトランジスタ３１２，３１４，３１６を有する。トランジスタ３１２は、第１の電圧基準に接続された第１の電流電極、ノード３１８に接続された第２の電流電極、及びバイアス出力２２０を介してトランジスタ３０４の制御電極に接続された制御電極を有する。ノード３１８は入力２１４（図２）に接続されており、このようにして検出中のフローティングボディセルＦＢＣ０（図３ではＦＢＣ３２０としている）のトランジスタの電流電極に接続されている。トランジスタ３１４は、第１の電圧基準に接続された第１の電流電極、ビット出力２２４に接続された第２の電流電極、及びノード３１８に接続された制御電極を有する。トランジスタ３１６は、ビット出力２２４に接続された第１の電流電極、第２の電圧基準に接続された第２の電流電極、及びバイアス出力２２４を介してトランジスタ３０８の制御電極に接続された制御電極を有する。
【００１９】
一実施形態において、トランジスタ３０４，３１２は、バイアス部分（例えばトランジスタ３０４）が基準回路２０２に対応するとともに負荷部分（例えばトランジスタ３１２）が各検出回路において複製可能であるようにして、両者で初段のカレントミラー３３０を構成する。トランジスタ３０６，３０８，３１４，３１６は全部で差動増幅回路３３２を構成する。さらに、一実施形態において、差動増幅回路３３２は、トランジスタ３０８とトランジスタ３１６が両者で２段目のカレントミラー３３４を構成するカレントミラー負荷型差動増幅器である。したがって、２段目のカレントミラー３３４のバイアス部分（例えばトランジスタ３０８）を含む差動増幅回路３３２の一部は基準回路２０２に対応することができるとともに、２段目のカレントミラー３３４の負荷部分（例えばトランジスタ３１６）を含む残りの部分は各検出回路に対して複製することができる。
【００２０】
図２の例において、第１の電圧基準は第２の電圧基準よりも電位が高く（例えばＶｄｄ＞Ｖｓｓ）、また、トランジスタ３０４，３０６，３１２，３１４はｐチャネルトランジスタ（例えばｐチャネル電界効果型トランジスタ（ｐ−ｃｈａｎｎｅｌ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：ｐＦＥＴ））として、トランジスタ３０８，３１６はｎチャネルトランジスタ（例えばｎチャネルＦＥＴまたはｎＦＥＴ）として示されている。しかし、他の実装例では、本開示の範囲から逸脱しない適切な変更で、第１の電圧基準は第２の電圧基準よりも低電位であることも可能であり、それにより、トランジスタ３０４，３０６，３１２，３１４がｎチャネルトランジスタとして、トランジスタ３０８，３１６がｐチャネルトランジスタとして実装可能である。さらに、本明細書の教示に従って、ＦＥＴ以外のトランジスタ技術、例えばバイポーラ接合トランジスタ（ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ：ＢＪＴ）を実装してもよい。
【００２１】
回路動作について見ると、電流Ｉ１をトランジスタ３０４を介して供給するように、基準電圧ＶＲＥＦによって初段のカレントミラー３３０にバイアスをかける。その結果、電流Ｉ１にほぼ等価な電流（説明を簡単にするために、こちらも電流Ｉ１で表わされる）がトランジスタ３１２においてミラーリングされる。基準電圧ＶＲＥＦはまた、トランジスタ３０６の制御電極において、差動増幅回路３３２の差動入力のうちの１つにも供給される。初段のカレントミラー３３０にＦＢＣ３２０で負荷をかけることにより、電流Ｉ１をＦＢＣ３２０のトランジスタに与えた結果ＦＢＣ３２０の両端（例えばノード３１８とＶｓｓとの間）に電圧ＶＦＢＣが発生し、よって、電圧ＶＦＢＣは電流Ｉ１とＦＢＣ３２０のインピーダンスＺＦＢＣに基づくものとなっている（つまり、ＶＦＢＣ＝Ｉ１×ＺＦＢＣである）。その結果、インピーダンスＺＦＢＣはＦＢＣ３２０で蓄積された電荷量に基づくものであり、ゆえにＦＢＣ３２０で蓄積されたビット値に基づくものであるから（例えば、ほとんどの場合においてＺＦＢＣは、蓄積されているビット値が「０」の時は比較的高く、蓄積されているビット値が「１」の時は比較的低い）、電圧ＶＦＢＣはＦＢＣ３２０で蓄積されたビット値に基づくものである。したがって、差動増幅器３３２は、ノード３１０において受けた基準電圧ＶＲＥＦをノード３１８で受けた電圧ＶＦＢＣと比較し、電圧ＶＦＢＣの基準電圧ＶＲＥＦに対する大小に基づいて、ビット出力２２４をＶｄｄ近傍（トランジスタ３１４経由）またはＶｓｓ近傍（トランジスタＶｓｓ経由）のいずれかへ引き出す。よって、ビット出力２２４がＶｄｄかＶｄｄ近傍の場合、ＦＢＣ３２０は「１」を蓄積していると解釈し、また、ビット出力２２４がＶｓｓかＶｓｓ近傍の場合、ＦＢＣ３２０は「０」を蓄積していると解釈することができる。また、実装によっては逆の場合もあり得る。
【００２２】
図４は、本開示の少なくとも１つの実施形態に従った、複数の検出回路を有する図２の回路を発展させたものを示している。この図示された例は、基準回路２０２及び検出回路２０４，２０６が描かれている。基準回路２０２及び検出回路２０４は、図３を参照に説明されたように実装されており、基準源３０２及びトランジスタ３０４，３０６，３０８，３１２，３１４，３１６を有する。検出回路２０４と同様に、検出回路２０６はトランジスタ４０４，４０６，４０８を有する。トランジスタ４０４は、第１の電圧基準に接続された第１の電流電極、ノード４１８に接続された第２の電流電極、及びバイアス出力２２０を介してトランジスタ３０４の制御電極に接続された制御電極を有する。ノード４１８は、フローティングボディセルＦＢＣ１（ＦＢＣ４２０とも称される）のトランジスタの電流電極に接続されている。トランジスタ４０６は、第１の電圧基準に接続された第１の電流電極、ビット出力２２６に接続された第２の電流電極、及びノード４１８に接続された制御電極を有する。
【００２３】
基準回路２０２と検出回路２０４を組み合わせて初段のカレントミラー３３０及びカレントミラー負荷型差動増幅回路３３２が得られるので、基準回路２０２と検出回路２０６を組み合わせても同様に、ＦＢＣ４２０にミラーリングされた電流Ｉ１を与えた結果ノード４１８において電圧ＶＦＢＣが発生するようにＦＢＣ４２０に対して同じように動作する初段のカレントミラー４３０及びカレントミラー負荷型差動増幅回路４３２が構成される。このように、追加の検出回路のそれぞれに対して、各検出回路は基準回路２０２（もしくは複数の基準回路２０２を並列に組み合わせたもの）が提供する対応するカレントミラー部及び差動増幅部を共有可能であるので、複製する必要があるのは初段のカレントミラーの一部及び差動増幅回路の一部のみである。
【００２４】
図５は、本開示の少なくとも１つの実施形態に従ったツインセルＦＢＣメモリ構成におけるセンスアンプ装置１０８の実装例を示したものである。ある例では、ＦＢＣメモリアレイ１０２（図１）は、一方がビット値Ｄｎを、他方がその補数値Ｄｎ＊をそれぞれ蓄積する１対のフローティングボディセルによって各ビット位置を表す「ツイン」セルアーキテクチャとして実装されていてもよい。このように、一方のフローティングボディセルが比較的高いインピーダンスを有し他方が比較的低いインピーダンスを有するので、相補型フローティングボディセルを用いてデータフローティングボディセルの蓄積ビット値を検出する基準電圧ＶＲＥＦを発生させることが可能であり、また、逆の場合も同様に可能である。
【００２５】
例えば、センスアンプ回路１０８は基準回路５０２（図２の基準回路２０２に相当する）及び検出回路５０４（図４の検出回路２０４に相当する）を有することができる。これにより、フローティングボディセル（ＦＢＣ）５２０を用いて、基準回路５０２と検出回路５０４が構成する初段のカレントミラー５３０（図３の初段のカレントミラー３３０に相当する）に負荷をかけ、また、対応する相補型フローティングボディセル（ＦＢＣ）５１２を用いて、ミラーリングされた電流Ｉ１をＦＢＣ５１２のトランジスタの電流電極に与えた結果として電圧ＶＲＥＦを発生させることによって初段のカレントミラー５３０にバイアスをかける。このように、ＦＢＣ５１２とＦＢＣ５２０の各インピーダンスにはかなりの差があるので、それぞれにほぼ等しい大きさの電流を初段のカレントミラーを介して与えた結果、ＦＢＣ５１２とＦＢＣ５２０の各両端で得られた電圧は大きく異なる値となり、これを基準回路５０２と検出回路５０４で構成する差動増幅回路５３２（図３の差動増幅回路３３２に相当する）が容易に識別して、「０」ビット値と「１」ビット値のうちの選ばれた１つを供給することができる。
【００２６】
図５は図３の基準源３０２のある特定の実装例を図示したものであるが、本開示の範囲から逸脱せずに他の基準源を用いてもよい。例えば、一実施形態において、「０」ビット値を蓄積するように構成されたフローティングボディセルと「１」ビット値を蓄積するように構成されたフローティングボディセルを、ミラーリングされた電流を与えた結果として相補型フローティングボディセルの各両端に生じた電圧基準ＶＲＥＦが、ミラーリングされた電流を「１」を蓄積するようにプログラムされているフローティングボディセルのみに与えた結果生じる電圧と、ミラーリングされた電流を「０」を蓄積するようにプログラムされているフローティングボディセルのみに与えた結果生じる電圧の間の値になるように短絡させることができる。したがって、実際には、（Ｉ０＋Ｉ１）に等しい値の電流が、初段のカレントミラーを用いてＦＢＣに与えられる。基準源３０２の他の実装例としては、例えば、固定電圧源、固定電流源等が挙げられ得る。
【００２７】
この書類において、「第１の（ｆｉｒｓｔ）」や「第２の（ｓｅｃｏｎｄ）」等の関係語は、ある実体や動作を別の実体や動作と区別するためのみに使用され得るものであり、これらの実体や動作の間には、いかなるこのような実際の関係性や順序も必ず必要としたり暗示したりすることはない。「備えている（ｃｏｍｐｒｉｓｅｓ，ｃｏｍｐｒｉｓｉｎｇ）」という語やこの語の他のいずれの変形も、列挙の構成要素を備えたプロセス、方法、物品、または装置が、その構成要素しか含まないのではなく、明確に列挙されてはいない、もしくはこのようなプロセス、方法、物品、または装置に固有の他の要素を含んでもよいような、非排他的な包含を網羅することを意図している。「〜を備える（ｃｏｍｐｒｉｓｅｓ．．．ａ）」が前に書かれている要素は、より多くの制約を受けることはなく、その要素を備えるプロセス、方法、物品、または装置において、同一の要素がさらに存在することを排除するものではない。
【００２８】
「他の、別の（ａｎｏｔｈｅｒ）」という語は、本明細書で用いられているように、少なくとも第２のものかそれ以上という意味としてとして定義されている。「有する、含む（ｉｎｃｌｕｄｉｎｇ，ｈａｖｉｎｇ）」という語やこれらの語の他のいずれの変形も、本明細書で用いられているように、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」という意味として定義されている。「結合された（ｃｏｕｐｌｅｄ）」という語は、電気光学技術を参照して本明細書で用いられているように、「接続された（ｃｏｎｎｅｃｔｅｄ）」という意味として定義されており、必ずしも直接的に、また機械的に結合する状態を意味するものではない。
【００２９】
「アサートする（ａｓｓｅｒｔ）」や「セットする（ｓｅｔ）」及び「ネゲートする（ｎｅｇａｔｅ）」（あるいは「ディアサートする（ｄｅａｓｓｅｒｔ）」や「クリアする（ｃｌｅａｒ）」）という語は、信号、状態ビット、または同様の装置を論理的に真の状態または論理的に偽の状態にそれぞれすることを言及する場合に用いられている。論理的に真の状態が論理レベル１の場合、論理的に偽の状態は論理レベルゼロである。また、論理的に真の状態が論理レベルゼロの場合、論理的に偽の状態は論理レベル１である。
【００３０】
本明細書で使用されているように、「バス（ｂｕｓ）」という語は、１つ以上の種々のタイプの情報、例えばデータ、アドレス、制御、または状態を伝達するために使用可能な複数の信号や導体を言及するために用いられている。本明細書で説明されているような導体は、単独の導体、複数の導体、単方向の導体、もしくは双方向の導体であることを基準として図示あるいは記述されてもよい。しかし、様々な実施形態によってこの導体の実装例が多様化してもよい。例えば、双方向導体ではなく別個の単方向導体を用いてもよいし、逆の場合も成り立つ。また、複数の導体を、複数の信号を連続的に、または時分割方式で伝達する単独の導体に置き換えてもよい。同様に、複数の信号を担う複数の単独の導体を分割し、これらの信号の部分集合を担う様々な異なる導体にしてもよい。
【００３１】
本開示の他の実施形態、使用法、及び効果は、本明細書に開示された開示の内容及び実践を考慮すると、当業者には明白であろう。開示内容及び図面は単なる例示にすぎないと見なされるべきであり、それ故に、本開示の範囲は、以下の請求項及びその等価物によってのみ限定されることが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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