(57)【要約】  設定可能なＤＣ結合またはＡＣ結合出力を備えるマルチモード増幅器が説明される。一設計では、マルチモード増幅器は、増幅器および少なくとも１つのＤＣレベルシフト回路を含む。増幅器は、入力信号を受信して増幅し、ＤＣ結合モードにおける負荷へのＤＣ結合、ＡＣ結合モードにおける負荷へのＡＣ結合に適する出力信号を提供する。少なくとも１つのＤＣレベルシフト回路は、増幅器の少なくとも１つ（例えば、入力および／または出力）のコモンモード電圧についてＤＣレベルシフトを実行し、増幅器がＤＣ結合で、またはＡＣ結合モードで動作しているかどうかに基づいて制御される。増幅器は、ＤＣ結合モードにおいてＶＤＤとＶＮＥＧ供給との間で、ＡＣ結合モードにおいてＶＤＤとＶＳＳ供給との間で動作する。増幅器は、少なくとも１つの利得段、内部ＤＣレベルシフト回路および出力段を含んでもよい。
2010532640.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅し、ＤＣ結合モードにおける負荷へのＤＣ結合、およびＡＣ結合モードにおける前記負荷へのＡＣ結合に適する出力信号を提供する増幅器と、
前記増幅器に接続され、前記増幅器の少なくとも１つのコモンモード電圧のためにＤＣレベルシフトを実行する少なくとも１つのＤＣレベルシフト回路と、を具備し、
前記少なくとも１つのＤＣレベルシフト回路は、前記増幅器が前記ＤＣ結合モードで、またはＡＣ結合モードで動作しているかどうかに基づいて制御される装置。
【請求項２】
前記少なくとも１つのＤＣレベルシフト回路は、前記ＤＣ結合モードにおいて前記増幅器に第１出力コモンモード電圧を提供し、前記ＡＣ結合モードにおいて前記増幅器に第２出力コモンモード電圧を提供する出力ＤＣレベルシフト回路を具備する請求項１の装置。
【請求項３】
前記出力ＤＣレベルシフト回路は、前記ＤＣ結合モードにおいてオフセット電流を提供する第１電流源と、
前記増幅器の出力での前記オフセット電流を下部電源に取り出す第２電流源と、を具備し、
前記オフセット電流は、フィードバック抵抗を通って前記増幅器の出力へ行く請求項２の装置。
【請求項４】
前記少なくとも１つのＤＣレベルシフト回路は、前記ＤＣ結合モードにおいて前記増幅器に第１入力コモンモード電圧を提供し、前記ＡＣ結合モードにおいて前記増幅器に第２入力コモンモード電圧を提供する入力ＤＣレベルシフト回路を具備する請求項１の装置。
【請求項５】
前記増幅器は、前記ＤＣ結合モードにおいて前記増幅器に第１内部コモンモード電圧を提供し、前記ＡＣ結合モードにおいて前記増幅器に第２内部コモンモード電圧を提供する内部ＤＣレベルシフト回路を具備する請求項１の装置。
【請求項６】
前記増幅器は、前記ＤＣ結合モードにおいて異なる入力および出力コモンモード電圧と、前記ＡＣ結合モードにおいて等しい入力および出力コモンモード電圧と、を有する請求項１の装置。
【請求項７】
前記増幅器は、前記ＤＣ結合およびＡＣ結合モードの両方において等しい内部および出力コモンモード電圧を有する請求項１の装置。
【請求項８】
前記増幅器は、前記ＤＣ結合モードにおいて上部電源と第１下部電源との間で動作し、前記ＡＣ結合モードにおいて前記上部電源と第２下部電源との間で動作する請求項１の装置。
【請求項９】
前記第１下部電源は、負の電圧であり、前記第２下部電源は回路接地である請求項８の装置。
【請求項１０】
前記増幅器は、前記入力信号に関する増幅を提供する少なくとも１つの利得段と、
前記ＤＣ結合モードにおいて第１内部コモンモード電圧を提供し、前記ＡＣ結合モードにおいて第２内部コモンモード電圧を提供する内部ＤＣレベルシフト回路と、
前記出力信号に信号駆動を提供する出力段と、を具備する請求項１の装置。
【請求項１１】
前記増幅器は、前記入力信号を受信して増幅する入力利得段を具備し、前記入力利得段は、前記ＤＣ結合およびＡＣ結合モードの両方のための同じ入力コモンモード電圧を有する請求項１の装置。
【請求項１２】
前記入力利得段は、前記ＤＣ結合およびＡＣ結合モードの両方について上部電源と回路接地との間で動作する請求項１１の装置。
【請求項１３】
前記増幅器は、前記ＤＣ結合およびＡＣ結合モードの両方において、前記出力信号に信号駆動を提供する第１出力駆動部と、
前記第１出力駆動部と並列に接続され、前記出力信号に付加的な信号駆動を提供するために、前記ＤＣ結合モードにおいて無効にされ、前記ＡＣ結合モードにおいて有効にされる第２出力駆動部と、を具備する請求項１の装置。
【請求項１４】
前記増幅器は、第１動作電圧を有する薄い酸化膜トランジスタに実装される少なくとも１つの段と、
前記第１動作電圧よりも高い第２動作電圧を有する厚い酸化膜トランジスタに実装される少なくとも１つの付加的な段と、を具備する請求項１の装置。
【請求項１５】
前記増幅器は、前記増幅器に補償を提供し、前記増幅器が前記ＤＣ結合モードで、または前記ＡＣ結合モードで動作しているかどうかに基づいて制御される少なくとも１つのキャパシタを具備する請求項１の装置。
【請求項１６】
前記増幅器は、ヘッドホン増幅器として操作され、ヘッドホンに前記出力信号を提供する請求項１の装置。
【請求項１７】
入力信号を増幅し、ＤＣ結合モードにおける負荷へのＤＣ結合、およびＡＣ結合モードにおける前記負荷へのＡＣ結合に適する出力信号を提供する増幅器と、
前記増幅器に接続され、前記増幅器の少なくとも１つのコモンモード電圧のためにＤＣレベルシフトを実行する少なくとも１つのＤＣレベルシフト回路と、を具備し、
前記少なくとも１つのＤＣレベルシフト回路は、前記増幅器が前記ＤＣ結合モードで、またはＡＣ結合モードで動作しているかどうかに基づいて制御される集積回路。
【請求項１８】
前記少なくとも１つのＤＣレベルシフト回路は、前記ＤＣ結合モードにおいて前記増幅器に第１出力コモンモード電圧を提供し、前記ＡＣ結合モードにおいて前記増幅器に第２出力コモンモード電圧を提供する出力ＤＣレベルシフト回路を具備する請求項１７の集積回路。
【請求項１９】
前記増幅器は、前記ＤＣ結合モードにおいて前記増幅器に第１内部コモンモード電圧を提供し、前記ＡＣ結合モードにおいて前記増幅器に第２内部コモンモード電圧を提供する内部ＤＣレベルシフト回路を具備する請求項１７の集積回路。
【請求項２０】
前記増幅器は、前記入力信号に増幅を提供する少なくとも１つの利得段と、
前記ＤＣ結合モードにおいて第１内部コモンモード電圧を提供し、前記ＡＣ結合モードにおいて第２内部コモンモード電圧を提供する内部ＤＣレベルシフト回路と、
前記出力信号に信号駆動を提供する出力段と、を具備する請求項１７の集積回路。
【請求項２１】
前記増幅器は、前記ＤＣ結合およびＡＣ結合モードの両方において、前記出力信号に信号駆動を提供する第１出力駆動部と、
前記第１出力駆動部と並列に接続され、前記出力信号に付加的な信号駆動を提供するために、前記ＤＣ結合モードにおいて無効にされ、前記ＡＣ結合モードにおいて有効にされる第２出力駆動部と、を具備する請求項１７の集積回路。
【請求項２２】
入力信号を増幅し、ＤＣ結合モードにおける負荷へのＤＣ結合、およびＡＣ結合モードにおける前記負荷へのＡＣ結合に適する出力信号を提供する増幅器を具備するヘッドホン増幅器と、
前記増幅器に接続され、前記増幅器の少なくとも１つのコモンモード電圧のためにＤＣレベルシフトを実行する少なくとも１つのＤＣレベルシフト回路と、を具備し、
前記少なくとも１つのＤＣレベルシフト回路は、前記増幅器が前記ＤＣ結合モードで、またはＡＣ結合モードで動作しているかどうかに基づいて制御される無線通信デバイス。
【請求項２３】
ＤＣ結合モードにおける負荷へのＤＣ結合、およびＡＣ結合モードにおける前記負荷へのＡＣ結合に適する出力信号を得るために入力信号を増幅し、
前記ＤＣ結合モードにおいて前記出力信号のための第１出力コモンモード電圧を得、前記ＡＣ結合モードにおいて前記出力信号のための第２出力コモンモード電圧を得るために必要に応じてＤＣレベルシフトを実行する方法。
【請求項２４】
前記ＤＣ結合モードにおいて第１内部コモンモード電圧を得、前記ＡＣ結合モードにおいて第２内部コモンモード電圧を得るために必要に応じてＤＣレベルシフトを実行することをさらに具備する請求項２３の方法。
【請求項２５】
ＤＣレベルシフトを実行することは、前記入力信号と前記出力信号との間でＤＣ電圧差を得るためにオフセット電流を生成し、前記オフセット電流が前記出力信号へ移ることを防ぐために下部電源に前記オフセット電流を取り出すことを具備する請求項２３の方法。
【請求項２６】
前記入力信号を増幅することは、前記ＤＣ結合モードにおいて上部電源および第１下部電源を用いて前記入力信号を増幅し、前記ＡＣ結合モードにおいて前記上部電源および第２下部電源を用いて前記入力信号を増幅することを具備する請求項２３の方法。
【請求項２７】
前記入力信号を増幅することは、前記ＤＣ結合およびＡＣ結合モードの両方において、第１出力駆動部で前記出力信号を駆動し、前記ＡＣ結合モードにおいて第２出力駆動部でさらに前記出力信号を駆動することを具備する請求項２３の方法。
【請求項２８】
ＤＣ結合モードにおける負荷へのＤＣ結合、およびＡＣ結合モードにおける前記負荷へのＡＣ結合に適する出力信号を得るために入力信号を増幅する手段と、
前記ＤＣ結合モードにおいて前記出力信号のための第１出力コモンモード電圧を得、前記ＡＣ結合モードにおいて前記出力信号のための第２出力コモンモード電圧を得るために必要に応じてＤＣレベルシフトを実行する手段と、を具備する装置。
【請求項２９】
前記ＤＣ結合モードにおいて第１内部コモンモード電圧を得、前記ＡＣ結合モードにおいて第２内部コモンモード電圧を得るために必要に応じてＤＣレベルシフトを実行する手段をさらに具備する請求項２８の装置。
【請求項３０】
ＤＣレベルシフトを実行する手段は、前記入力信号と前記出力信号との間でＤＣ電圧差を得るためにオフセット電流を生成する手段と、
前記オフセット電流が前記出力信号へ移ることを防ぐために下部電源に前記オフセット電流を取り出す手段と、を具備する請求項２８の装置。
【請求項３１】
前記入力信号を増幅する手段は、前記ＤＣ結合モードにおいて上部電源および第１下部電源を用いて前記入力信号を増幅する手段と、前記ＡＣ結合モードにおいて前記上部電源および第２下部電源を用いて前記入力信号を増幅する手段と、を具備する請求項２８の装置。
【請求項３２】
前記入力信号を増幅する手段は、前記ＤＣ結合およびＡＣ結合モードの両方において前記出力信号を駆動する手段と、前記ＡＣ結合モードにおいて前記出力信号をさらに駆動する手段と、を具備する請求項２８の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的に電子機器に関し、より詳細には増幅器に関する。  
本特許出願は、２００７年６月２９日に出願され、これに関して譲受人に割り当てられ、参照することによりここに明確に組み込まれる、「ＰＲＯＧＲＡＭＭＡＢＬＥ  ＬＥＧＡＣＹ  ＡＮＤ  ＧＲＯＵＮＤ−ＲＥＦＥＲＥＮＣＥＤ  ＣＡＰＬＥＳＳ  ＨＥＡＤＰＨＯＮＥ  ＰＯＷＥＲ  ＡＭＰＬＩＦＩＥＲ」と題された、仮出願番号６０／９４７，３１３の優先権を主張する。
【背景技術】
【０００２】
増幅器は、所望の信号レベルおよび／または信号駆動を得るために、信号をバッファおよび／または増幅するために一般に用いられる。増幅器は、通信、計算、ネットワーキング、家電などのような様々なアプリケーションに広く用いられる。例えば、携帯電話のような無線通信装置では、増幅器は、ヘッドホン、イヤピースなどを駆動するために用いられてもよい。これらの増幅器にとって所望の信号駆動を提供しかつ／または低電力消費を有することが望まれるかもしれない。
【発明の概要】
【０００３】
設定可能なＤＣ結合またはＡＣ結合出力を備えたマルチモード増幅器はここに説明される。ＤＣは直流を表わし、ＡＣは交流を表わす。ＤＣ結合は、直接的な負荷への出力信号の結合をいう。ＡＣ結合は、ＤＣブロックの機能を果たすキャパシタを介した負荷への出力信号の結合をいう。マルチモード増幅器は、ヘッドホン増幅器として、および／または他の出力増幅器として用いられてもよい。
【０００４】
一設計では、マルチモード増幅器は、増幅器および少なくとも１つのＤＣレベルシフト回路を含む。増幅器は、入力信号を受信して増幅し、ＤＣ結合モードにおける負荷へのＤＣ結合、およびＡＣ結合モードにおける負荷へのＡＣ結合に適する出力信号を提供する。少なくとも１つのＤＣレベルシフト回路は、増幅器の少なくとも１つの（例えば、入力および／または出力）コモンモード電圧に関して必要に応じてＤＣレベルシフトを実行する。少なくとも１つのＤＣレベルシフト回路は、増幅器がＤＣ結合モードで、またはＡＣ結合モードで動作しているかどうかに基づいて制御される。
【０００５】
増幅器は、ＤＣ結合モードにおける上部電源ＶＤＤと第１下部電源ＶＮＥＧとの間、ＡＣ結合モードにおける上部電源と第２下部電源ＶＳＳとの間で動作してもよい。増幅器は、増幅を提供するための少なくとも１つの利得段、内部ＤＣレベルシフト回路および出力段を含んでもよい。内部ＤＣレベルシフト回路は、ＤＣ結合モードにおける第１内部コモンモード電圧およびＡＣ結合モードにおける第２内部コモンモード電圧を提供してもよい。出力段は、（１）ＤＣ結合モードおよびＡＣ結合モードの両方において信号駆動を提供する第１出力駆動部、および（２）ＡＣ結合モードにおける付加的な信号駆動を提供する第２出力駆動部を含んでもよい。
【０００６】
以下、この開示の様々な態様および特徴をより詳細に説明する。
【図面の簡単な説明】
【０００７】
【図１】オーディオ回路のブロック図。
【図２Ａ】ＤＣ結合モードにおけるマルチモード増幅器の動作を示す図。
【図２Ｂ】ＡＣ結合モードにおけるマルチモード増幅器の動作を示す図。
【図３】マルチモード増幅器の設計を示す図。
【図４】マルチモード増幅器の別の設計を示す図。
【図５Ａ】マルチモード増幅器の２つの付加的な設計を示す図。
【図５Ｂ】マルチモード増幅器の２つの付加的な設計を示す図。
【図６】マルチモード増幅器内の増幅器の２つの設計を示す図。
【図７】マルチモード増幅器内の増幅器の２つの設計を示す図。
【図８】マルチモード増幅器を構成するプロセスを示す図。
【図９】マルチモード増幅器を動作するプロセスを示す図。
【図１０】無線通信装置のブロック図を示す図。
【発明を実施するための形態】
【０００８】
ここに説明された設定可能なＤＣ結合またはＡＣ結合出力を備えたマルチモード増幅器は、オーディオ、ビデオ、入力／出力（Ｉ／Ｏ）インタフェースなどのような様々なアプリケーションに用いられてもよい。明確にするために、オーディオのためのマルチモード増幅器の使用は以下に説明される。
【０００９】
図１は、携帯電話および他の電子機器デバイスのために用いられてもよいオーディオ回路１００のブロック図を示す。オーディオ回路１００内では、ステレオディジタルアナログ変換器（ＤＡＣ）１１０は、オーディオ情報を受信し、ディジタルからアナログへデータを変換し、左、右およびモノラル用のアナログ信号を提供してもよい。ミキサ／ルータ１２０は、ＤＡＣ１１０およびライン入力信号からアナログ信号を受信し、適切に信号を合成および／または転送し、ヘッドホン増幅器１３０、イヤピース増幅器１３２およびライン出力増幅器１３４に入力信号を提供してもよい。出力増幅器１３０から１３４までは、その入力信号を増幅しおよび／またはバッファし、対応する出力信号を提供してもよい。一般に、任意の数の出力増幅器は、任意の種類の出力デバイスに任意の数の出力信号を提供するために用いられてもよい。
【００１０】
設定可能なＤＣ結合またはＡＣ結合出力を備えるマルチモード増幅器は、ヘッドホン増幅器１３０および／または他の出力増幅器のために用いられてもよい。下記に述べられるように、ＤＣ結合出力またはＡＣ結合出力のどちらかは、マルチモード増幅器用のサポート回路を制御することにより選択されてもよい。
【００１１】
図２Ａは、ＤＣ結合モードにおけるマルチモード増幅器２００の動作を示す。ＤＣ結合モードは、キャップレスモード、グラウンドレファレンスモード、グラウンドレファレンスキャップレスモードなどと呼ばれてもよい。ＤＣ結合モードにおいて、マルチモード増幅器２００は、上部電源ＶＤＤと下部電源ＶＮＥＧとの間で動作してもよく、出力負荷１５０を直接駆動してもよい。ＤＣ結合モードは、増幅器出力でＡＣ結合キャパシタを排除し、コンポーネント数および材料表（ＢＯＭ）を縮小するために用いられてもよい。
【００１２】
図２Ｂは、ＡＣ結合モードにおけるマルチモード増幅器２００の動作を示す。ＡＣ結合モードは、キャパシタ結合モード、レガシーモード、レガシーキャパシタ結合モードなどと呼ばれてもよい。ＡＣ結合モードにおいて、マルチモード増幅器２００は、上部電源ＶＤＤと回路接地ＶＳＳとの間で動作してもよく、ＡＣ結合キャパシタ１４０を経て出力負荷１５０を駆動してもよい。ＡＣ結合モードは、電力消費を削減するために用いられてもよい。
【００１３】
ヘッドホン増幅器１３０および／または他の出力増幅器用のＤＣ結合およびＡＣ結合モードの両方をサポートするためのマルチモード増幅器２００の能力は、いくつかの理由で望まれてもよい。第１に、マルチモード増幅器２００は、より広い顧客基盤によって用いられてもよい。より低い電力消費または削減されるコンポーネント数およびコストに関する顧客の好みに基づいて、各顧客は、ＤＣ結合モードまたはＡＣ結合モードのどちらかにおいてマルチモード増幅器を操作することができる。第２に、マルチモード増幅器２００は、２つの分離出力増幅器（ＤＣ結合出力を備える１つの出力増幅器およびＡＣ結合出力を備える別の出力増幅器）を有する必要性を回避することができる。
【００１４】
マルチモード増幅器２００は、特定の入力コモンモード電圧ＶＣＭ−ＩＮ、特定の内部コモンモード電圧ＶＣＭ−ＩＮＴおよび特定出力コモンモード電圧ＶＣＭ−ＯＵＴを有してもよい。コモンモード電圧は、シングルエンド信号または差動信号のための平均またはＤＣ電圧である。異なる電源電圧および異なるコモンモード電圧は、所望の信号旋回（signal swing）を実現するためにＤＣ結合およびＡＣ結合モードのために用いられてもよい。
【００１５】
図３は、ＤＣ結合およびＡＣ結合モードをサポートするマルチモード増幅器２００ａのブロック図を示す。マルチモード増幅器２００ａは、図２Ａおよび２Ｂにおけるマルチモード増幅器２００の一設計であり、図１におけるヘッドホン増幅器１３０のために用いられてもよい。この設計では、マルチモード増幅器２００ａは、増幅器３１０、入力ＤＣレベルシフト回路３３０および出力ＤＣレベルシフト回路３４０を含む。増幅器３１０は、ＶＤＤと下部電源ＶＥＥとの間で動作する。ここで、ＤＣ結合モードに関してはＶEE＝ＶＮＥＧ、ＡＣ結合モードに関してはＶＥＥ＝ＶＳＳである。回路３３０は、所望の入力コモンモード電圧がＤＣ結合およびＡＣ結合モードのそれぞれに関して得られるようなＤＣレベルシフトを必要に応じて実行してもよい。同様に、回路３４０は、所望の出力コモンモード電圧が各モードに関して得られるようなＤＣレベルシフトを必要に応じて実行してもよい。増幅器３１０は、所望の内部コモンモード電圧が各モードに関して得られるようなＤＣレベルシフトを必要に応じて実行してもよい内部ＤＣレベルシフト回路３２０を含む。
【００１６】
一般に、入力ＤＣレベルシフト回路３３０は、２つのモードに関して異なる入力コモンモード電圧を得るために用いられてもよいし、同じ入力コモンモード電圧が２つのモードに関して用いられる場合は省略されてもよい。出力ＤＣレベルシフト回路３４０は、２つのモードに関して異なる出力コモンモード電圧を得るために用いられてもよいし、同じ出力コモンモード電圧が２つのモードのために用いられる場合は省略されてもよい。内部ＤＣレベルシフト回路３２０は、２つのモードに関して異なる内部コモンモード電圧を得るために用いられてもよいし、同じ内部コモンモード電圧が２つのモードのために用いられる場合は省略されてもよい。
【００１７】
表１は、一設計に従うＤＣ結合およびＡＣ結合モード用のマルチモード増幅器２００ａに関するコモンモード電圧および電源を示す。
【表１】
2010532640.tif 000003
【００１８】
表１に示される設計では、同じ入力コモンモード電圧は、両方のモードのために用いられ、異なる内部および出力コモンモード電圧は２つのモードのために用いられる。この設計では、ＤＣレベルシフト回路３２０および３４０は、２つのモードに関する異なる内部及び出力コモンモード電圧を得るために用いられてもよい。同じ入力コモンモード電圧が２つのモードに用いられるので、ＤＣレベルシフト回路３３０は省略されてもよい。
【００１９】
一般に、ＶＤＤ、ＶＥＥ、ＶＣＭ−ＩＮ、ＶＣＭ−ＩＮＴおよびＶＣＭ−ＯＵＴはそれぞれ、２つのモードに関して異なる値または同じ値かもしれない。さらに、任意の適切な電圧は、各モード用にＶＤＤ、ＶＥＥ、ＶＣＭ−ＩＮ、ＶＣＭ−ＩＮＴおよびＶＣＭ−ＯＵＴに対して用いられてもよい。電圧は、利用可能な電源電圧、所望の出力信号旋回、所望の電力消費、マルチモード増幅器などを組み立てるために用いられる集積回路（ＩＣ）プロセスのような様々な要因に基づいて選択されてもよい。ある特定の設計では、ＶＤＤ＝２．１ボルト（Ｖ）、ＶＮＥＧ＝−１．８Ｖ、ＶＳＳ＝０ＶおよびＶＣＭ＝１．０Ｖである。他の電圧もＶＤＤ、ＶＮＥＧ、ＶＳＳおよびＶＣＭに用いられてもよい。
【００２０】
一設計では、ＤＣ結合モードまたはＡＣ結合モードにおけるマルチモード増幅器２００を操作する決定は、マルチモード増幅器が用いられる電子機器（例えば携帯電話）の設計段階中になされてもよい。増幅器３１０のための下部電源ＶＥＥはその後、選択されたモードに依存して、ＶＮＥＧのためのパワーバスまたは回路接地ＶＳＳのどちらかに直接接続されてもよい。ＶＥＥのこの直接結合は、接続を通した電圧降下を低減し、増幅器３１０のパフォーマンスを向上するかもしれない。別の設計では、増幅器３１０のためのＶＥＥは、選択されたモードに基づいて制御されてもよい電源スイッチを経てＶＳＳまたはＶＮＥＧのどちらかに接続されてもよい。この設計は、ＤＣ結合とＡＣ結合とのモード間で動的スイッチングを許可してもよい。
【００２１】
図４は、ＤＣ結合およびＡＣ結合モードをサポートするマルチモード増幅器２００ｂの概略図を示す。マルチモード増幅器２００ｂは、図２Ａおよび２Ｂにおけるマルチモード増幅器２００の別の設計であり、図１におけるヘッドホン増幅器１３０のために用いられてもよい。この設計では、マルチモード増幅器２００ｂは、増幅部４０２および出力ＤＣレベルシフト回路４４０を含む。増幅部４０２内では、増幅器４１０はＶＤＤとＶＥＥとの間で動作する。ここでＶＥＥは、ＤＣ結合またはＡＣ結合モードが選択されているかどうかに依存する。抵抗４１２は、一方がＶｉｎｎ入力信号を受け取る端、もう一方が増幅器４１０の反転入力に接続される端を有する。抵抗４１４は、一方がＶｉｎｐ入力信号を受け取る端、もう一方が増幅器４１０の非反転入力に接続される端を有する。フィードバック抵抗４１６は、反転入力と増幅器４１０の出力との間で結合される。演算増幅器（オペアンプ）４２２は、ユニティゲインバッファとして結合され、コモンモード電圧ＶＣＭを受け取ってバッファする。抵抗４２４は、オペアンプ４２２の出力と増幅器４１０の非反転入力との間で接続される。
【００２２】
出力ＤＣレベルシフト回路４４０内では、電流源４５０はスイッチ４４８と直列に接続され、組合せはＶＤＤと増幅器４１０の反転入力との間で接続される。スイッチ４５８は、電流源４６０と直列に接続され、組合せは増幅器４１０の出力とＶＮＥＧとの間で接続される。
【００２３】
マルチモード増幅器２００ｂは以下のように動作する。オペアンプ４２２は、増幅器４１０の入力コモンモード電圧をＶＣＭに設定する。増幅器４１０は、ＶｉｎｐおよびＶｉｎｎ信号から成る差動入力信号を受け取り、シングルエンド出力信号Ｖｏｕｔを提供する。ＤＣレベルシフト回路４４０は、ＤＣ結合モードにおいて０Ｖに、およびＡＣ結合モードにおいてＶＣＭに増幅器の出力コモンモード電圧を設定する。ＤＣ結合モードでは、スイッチ４４８および４５８は閉じられ、電流源４５０からのＩＯＳ＝ＶＣＭ／Ｒのオフセット電流は、フィードバック抵抗４１６に流れ、抵抗４１６を通じてＶＣＭの電圧降下を引き起こす。その後、増幅器４１０の出力は０Ｖになる。このＩＯＳ電流が出力信号Ｖｏｕｔに提供されないように、電流源４６０は、増幅器４１０の出力からＶＮＥＧへＩＯＳ電流を取り出す。ＡＣ結合モードにおいて、スイッチ４４８および４５８は開かれ、出力コモンモード電圧は、フィードバック抵抗４１６によって入力コモンモード電圧と等しい。
【００２４】
図５Ａは、図４におけるマルチモード増幅器２００ｂの一設計であるマルチモード増幅器２００ｃの概要図を示す。この設計では、マルチモード増幅器２００ｃは、増幅部４０２および出力ＤＣレベルシフト回路５４０ａを含む。増幅部４０２は、図４で上述される。
【００２５】
出力ＤＣレベルシフト回路５４０ａ内では、オペアンプ５４２は非反転入力でＶＣＭ電圧を受け取る。Ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）５４４は、オペアンプ５４２の出力に接続されるそのゲート、およびオペアンプ５４２の反転入力に接続されるそのソースを有する。抵抗５４６は、Ｎ−ＦＥＴ５４４のソースと回路接地との間で接続される。ＰチャネルＦＥＴ（Ｐ−ＦＥＴ）５５０ａ、５５０ｂおよび５５０ｃは、ＰＭＯＳカレントミラーとして接続され、ＶＤＤに接続されるそれらのソースおよびＰ−ＦＥＴ５５０ａのドレインに一緒に接続されるそれらのゲートを有する。スイッチ５４８ａは、Ｐ−ＦＥＴ５５０ａのドレインとＮ−ＦＥＴ５４４のドレインとの間で接続される。スイッチ５４８ｂは、Ｐ−ＦＥＴ５５０ｂのドレインとオペアンプ４１０の反転入力との間で接続される。Ｎ−ＦＥＴ５６０ａおよび５６０ｂは、ＮＭＯＳカレントミラーとして接続され、ＶＮＥＧに接続されるそれらのソースおよびＮ−ＦＥＴ５６０ｂのドレインに一緒に接続されるそれらのゲートを有する。スイッチ５４８ｃは、Ｐ−ＦＥＴ５５０ｃのドレインとＮ−ＦＥＴ５６０ｂのドレインとの間で接続される。Ｎ−ＦＥＴ５６０ａのドレインは、増幅器４１０の出力に接続される。
【００２６】
ＤＣレベルシフト回路５４０ａは、ＤＣ結合モードにおいて０Ｖに、ＡＣ結合モードにおいてＶＣＭに増幅器４１０の出力コモンモード電圧を設定する。ＤＣ結合モードでは、スイッチ５４８ａ、５４８ｂおよび５４８ｃは閉じられ、ＩＯＳ＝ＶＣＭ／Ｒの電流は抵抗５４６を通して生成され、このＩＯＳ電流は、ＰＭＯＳカレントミラー構成によってＰ−ＦＥＴ５５０ａ、５５０ｂおよび５５０ｃのそれぞれに流れる。Ｐ−ＦＥＴ５５０ｂからのＩＯＳ電流は、フィードバック抵抗４１６に流れ、抵抗４１６を通してＶＣＭの電圧降下を引き起こす。その後、増幅器４１０の出力は０Ｖになる。Ｐ−ＦＥＴ５５０ｃからのＩＯＳ電流は、Ｎ−ＦＥＴ５６０ｂに流れ、ＩＯＳの電流はまた、ＮＭＯＳカレントミラー構成によってＮ−ＦＥＴ５６０ａに流れる。このＩＯＳ電流が出力信号Ｖｏｕｔに提供されないように、Ｎ−ＦＥＴ５６０ａはその後、Ｐ−ＦＥＴ５５０ｂからＶＮＥＧにＩＯＳ電流を取り出す。ＡＣ結合モードでは、スイッチ５４８ａ、５４８ｂおよび５４８ｃは開かれ、出力コモンモード電圧はフィードバック抵抗４１６によって入力コモンモード電圧と等しい。
【００２７】
図５Ｂは、図４におけるマルチモード増幅器２００ｂの別の設計であるマルチモード増幅器２００ｄの概略図を示す。この設計では、マルチモード増幅器２００ｄは、増幅部４０２および出力ＤＣレベルシフト回路５４０ｂを含む。増幅部４０２は、図４で上述されている。ＤＣレベルシフト回路５４０ｂは、いくつかの付加的な回路コンポーネントと同様に、図５ＡでのＤＣレベルシフト回路５４０ａにおける全ての回路コンポーネントを含む。
【００２８】
ＤＣレベルシフト回路５４０ｂ内では、ＰＭＯＳカレントミラーは、Ｐ−ＦＥＴ５５０ｃと並列に接続されるＰ−ＦＥＴ５５０ｄをさらに含む。抵抗５５２ａ、５５２ｂ、５５２ｃおよび５５２ｄは、ＶＤＤとＰ−ＦＥＴ５５０ａ、５５０ｂ、５５０ｃおよび５５０ｄのソースとの間でそれぞれ接続される。Ｐ−ＦＥＴ５５４ｃおよび５５４ｄは、Ｐ−ＦＥＴ５５０ｃおよび５５０ｄのドレインに接続されるソースをそれぞれ有し、それらのゲートは、Ｐ−ＦＥＴ５５４ｃのドレインに一緒に接続される。ＮＭＯＳカレントミラーは、一緒に接続されるゲートを有するＮ−ＦＥＴ５６２ａ、５６２ｂおよび５６２ｃをさらに含む。Ｎ−ＦＥＴ５６２ａは、Ｎ−ＦＥＴ５６０ａのドレインに接続されるそのソースおよび増幅器４１０の出力に接続されるそのドレインを有する。Ｎ−ＦＥＴ５６２ｂは、Ｎ−ＦＥＴ５６０ｂのドレインに接続されるそのソースおよびＮ−ＦＥＴ５６０ａおよび５６０ｂのゲートに接続されるそのドレインを有する。Ｎ−ＦＥＴ５６２ｃは、ＶＮＥＧに接続されるそのソースおよびそのドレインに接続されるそのゲートを有する。スイッチ５４８ｃおよび５４８ｄは、Ｐ−ＦＥＴ５５４ｃおよび５５４ｄのドレインとＮ−ＦＥＴ５６２ｂおよび５６２ｃのドレインとの間でそれぞれ接続される。
【００２９】
抵抗５５２ａから５５２ｄまでは、雑音を低減してもよいソースディジェネレーションを提供する。Ｐ−ＦＥＴ５５４ｃおよび５５４ｄは、Ｐ−ＦＥＴ５５０ｃ、５５０ｄ、５５４ｃおよび５５４ｄを通じてドレインからソースへの電圧Ｖｄｓを減少するために用いられるカスコードトランジスタである。Ｎ−ＦＥＴ５６２ａ、５６２ｂおよび５６２ｃは、より大きなＶｄｓを扱うことができる厚い酸化膜トランジスタである。例えば、Ｖｏｕｔ信号は、＋１．４１４Ｖから−１．４１４Ｖに変わってもよく、Ｎ−ＦＥＴ５６２ａのＶｄｓは、２．２Ｖ以上でもよく、厚い酸化膜の使用は、Ｎ−ＦＥＴ５６２ａにこのさらに大きなＶｄｓを扱うことを可能にしてもよい。一設計では、ＶＤＤ−ＶＮＥＧ＝３．９Ｖであり、厚い酸化膜トランジスタのブレークダウン電圧は、いくつかのマージンを提供するために６Ｖ以上である。図では、厚い酸化膜トランジスタは、それらのゲートでのより濃い縦線によって示される。ＤＣレベルシフト回路５４０ｂにおける付加的なＰ−ＦＥＴおよびＮ−ＦＥＴは、信頼性を高めるかもしれない。
【００３０】
一設計では、スイッチ５４８ｃおよび５４８ｄは、マルチモード増幅器の耐用年数（例えば５年）以上所望の割合（例えば２０％）未満のスレショルド電圧Ｖｔにおけるシフトを保つために、十分な長さ（例えば０．５ｍ以上）のＦＥＴに実装される。スイッチ５４８ｃおよび５４８ｄはまた、ＶＤＤ−ＶＮＥＧ（例えば、４．１Ｖ）より大きいゲートからソースへの電圧ＶｇｓおよびＶｄｓを扱うように設計されてもよい。
【００３１】
図４、５Ａおよび５Ｂは、フィードバック抵抗４１６に流れるＤＣ電流の量を制御することにより、所望の出力コモンモード電圧が得られる設計例を示す。所望の出力コモンモード電圧はまた、他のＤＣレベルシフト回路設計で得られてもよい。
【００３２】
図６は、図４、５Ａおよび５Ｂにおける増幅器４１０の一設計である増幅器４１０ａの概略図を示す。この設計では、増幅器４１０ａは、第１利得段６１０、内部ＤＣレベルシフト回路６２０、第２利得段６３０および出力段６４０を含む。第１利得段６１０は、ＶｉｐとＶｉｎとの入力信号から成る差動入力信号を受け取り、Ｖ１出力信号を提供する。第１利得段６１０は、ＶＤＤとＶＳＳとの間で動作し、ＤＣ結合およびＡＣ結合モードの両方に関するＶＣＭの入力コモンモード電圧を有する。入力コモンモード電圧ＶＣＭは、図４においてオペアンプ４２２によって設定される。
【００３３】
ＤＣレベルシフト回路６２０内では、Ｎ−ＦＥＴ６２２は、第１利得段６１０からＶ１信号を受け取るそのゲート、ＶＤＤに接続されるそのドレイン、およびＶ２出力信号を提供するそのソースを有する。スイッチ６２４および電流源６２６は、直列に接続され、組合せがＮ−ＦＥＴ６２２のソースとＶＮＥＧとの間で接続される。スイッチ６２８は、Ｎ−ＦＥＴ６２２のソースとゲートとの間で接続される。ＤＣ結合モードでは、スイッチ６２４は閉じられ、スイッチ６２８は開かれ、ＤＣレベルシフト回路６２０は、Ｎ−ＦＥＴ６２２を経てＶ１信号のＤＣレベルをＶＳＳへ下げ、またＶ２信号としてＤＣシフトしたＶ１信号を提供する。ＤＣシフトの量は、Ｎ−ＦＥＴ６２２のサイズ、および電流源６２６からのバイアス電流の量に基づいて決定されてもよい。ＡＣ結合モードでは、スイッチ６２４は開かれ、スイッチ６２８は閉じられ、ＤＣレベルシフト回路６２０は、Ｖ２信号としてスイッチ６２８を経てＶ１信号をパスする。
【００３４】
第２利得段６３０は、ＤＣレベルシフト回路６２０からＶ２信号を、スイッチ６３２から内部コモンモード電圧ＶＣＭ−ＩＮＴを受け取り、Ｖ３出力信号を提供する。スイッチ６３２は、ＤＣ結合モードにおいてＶＳＳを提供し、ＡＣ結合モードにおいてＶＣＭを提供する。ＤＣ結合モードでは、第２利得段６３０は、ＶＤＤとＶＮＥＧとの間で動作し、第２利得段６３０の入力でのコモンモード電圧は、スイッチ６３２からのＶＳＳと等しい。ＡＣ結合モードでは、第２利得段６３０は、ＶＤＤとＶＳＳとの間で動作し、第２利得段６３０の入力でのコモンモード電圧は、スイッチ６３２からのＶＣＭと等しい。出力段６４０は、第２利得段６３０からＶ３信号を受け取り、増幅器４１０として出力信号Ｖｏｕｔを提供する。出力段６４０は、ＶＥＥが選択されたモードに依存しながら、ＶＤＤとＶＥＥとの間で動作する。
【００３５】
図６に示される設計では、第２利得段６３０および出力段６４０は、ＤＣ結合モードにおいてＶＤＤとＶＮＥＧとの供給間、ＡＣ結合モードにおいてＶＤＤとＶＳＳとの供給間で動作するのに対して、第１利得段６１０は、ＤＣ結合とＡＣ結合モードの両方について、ＶＳＳとＶＤＤとの同じ供給間で動作する。ＤＣレベルシフト回路６２０は、第２利得段の供給における変更と一致するために、第２利得段６３０の入力でコモンモード電圧を変えるために用いられる。
【００３６】
図７は、図４、５Ａおよび５Ｂにおける増幅器４１０の別の設計である増幅器４１０ｂの概略図を示す。この設計では、増幅器４１０ｂは、第１利得段７１０、内部ＤＣレベルシフト回路７３０、第２利得段７４０、第３利得段７５０、バイアス出力段７７０およびクラスＡＢ出力段７９０を含む。
【００３７】
第１利得段７１０は、オペレーショナルトランスコンダクタンス増幅器（ＯＴＡ）を実装し、差動ペア７１２およびカスコードバッファ７２０を含む。差動ペア７１２内では、Ｐ−ＦＥＴ７１４ａおよび７１４ｂは、ＶｉｎとＶｉｐとの入力信号をそれぞれ受け取るそれらのゲート、および一緒に接続されるそれらのソースを有する。Ｎ−ＦＥＴ７１６ａおよび７１６ｂは、ＶＳＳに接続されるそれらのソース、Ｖｂｎ１バイアス電圧を受け取るそれらのゲート、およびＰ−ＦＥＴ７１４ａおよび７１４ｂのドレインにそれぞれ接続されたそれらのドレインを有する。Ｐ−ＦＥＴ７１８は、ＶＤＤに接続されるそのソース、Ｖｂｐ１バイアス電圧を受け取るそのゲート、およびＰ−ＦＥＴ７１４および７１４ｂのソースに接続されるそのドレインを有する。Ｐ−ＦＥＴ７１８は、電流源として機能する。Ｐ−ＦＥＴ７１４ａおよび７１４ｂは、差動ペアとして動作する。Ｎ−ＦＥＴ７１６ａおよび７１６ｂは、差動ペアのために能動負荷を提供する。
【００３８】
カスコードバッファ７２０内では、Ｎ−ＦＥＴ７２２ａおよび７２２ｂは、Ｎ−ＦＥＴ７１６ａおよび７１６ｂのドレインにそれぞれ結合されたそれらのソース、およびＶｂｎ２バイアス電圧を受け取るそれらのゲートを有する。Ｐ−ＦＥＴ７２４ａおよび７２４ｂは、Ｎ−ＦＥＴ７２２ａおよび７２２ｂのドレインにそれぞれ接続されるそれらのドレイン、およびＶｂｐ２バイアス電圧を受け取るそれらのゲートを有する。Ｐ−ＦＥＴ７２６ａおよび７２６ｂは、ＶＤＤに接続されるそれらのソース、Ｐ−ＦＥＴ７２４ａのドレインに一緒に接続されるそれらのゲート、およびＰ−ＦＥＴ７２４ａおよび７２４ｂのソースにそれぞれ接続されるそれらのドレインを有する。ＦＥＴ７２２ｂおよび７２４ｂのドレインは、第１利得段７１０としてＶ１出力信号を提供する。
【００３９】
ＤＣレベルシフト回路７３０内では、Ｎ−ＦＥＴ７３２、７３４および７３６は、ＶＤＤとＶＮＥＧとの間でスタックされて接続される。Ｎ−ＦＥＴ７３２は、ＶＤＤに接続されるそのドレイン、第１利得段７１０からＶ１信号を受け取るそのゲート、およびＮ−ＦＥＴ７３４のドレインに接続されるそのソースを有する。Ｎ−ＦＥＴ７３４は、ＤＣモード信号を受け取るそのゲート、およびＮ−ＦＥＴ７３６のドレインに接続されるそのソースを有する。Ｎ−ＦＥＴ７３６は、Ｖｂｎ３バイアス電圧を受け取るそのゲート、およびＶＥＥに接続されるそのソースを有する。Ｎ−ＦＥＴ７３８は、Ｎ−ＦＥＴ７３２のゲートに接続されるそのソース、ＡＣモード信号を受け取るそのゲート、およびＮ−ＦＥＴ７３２のソースに接続されるそのドレインを有する。Ｎ−ＦＥＴ７３２は、Ｖ１信号のＤＣレベルシフトを実行する。Ｎ−ＦＥＴ７３４および７３８は、図６において、スイッチ６２４および６２８にそれぞれ対応する。Ｎ−ＦＥＴ７３６は、図６における電流源６２６に対応する。Ｎ−ＦＥＴ７３２のソースは、ＤＣレベルシフト回路７３０にＶ２出力信号を提供する。ＤＣモードおよびＡＣモード信号は、ＶＤＤとＶＥＥとの間の動作に関して設計されてもよく、レベルシフトディジタル制御信号によって得られてもよい。
【００４０】
第２利得段７４０は、第１利得段におけるＰ−ＦＥＴ７１４ａ、７１４ｂ、７１８およびＮ−ＦＥＴ７１６ａおよび７１６ｂと同じような方法で接続されるＰ−ＦＥＴ７４４ａ、７４４ｂ、７４８およびＮ−ＦＥＴ７４６ａおよび７４６ｂを含む。Ｐ−ＦＥＴ７４４ａはそのゲートでＶ２信号を受け取り、Ｐ−ＦＥＴ７４４ｂはそのゲートでＶＣＭ−ＩＮＴ電圧を受け取り、Ｐ−ＦＥＴ７４８はそのゲートでＶｂｐ３バイアス電圧を受け取る。ＦＥＴ７４４ｂおよび７４６ｂのドレインは、第２利得段７４０にＶ３出力信号を提供する。
【００４１】
第３利得段７５０内では、Ｎ−ＦＥＴ７５２は、ＶＥＥに接続されるそのソースおよびＶ３信号を受け取るそのゲートを有する。Ｎ−ＦＥＴ７５４は、Ｎ−ＦＥＴ７５２のドレインに接続されるそのソース、Ｖｂｎ４バイアス電圧を受け取るそのゲート、およびＰ−ＦＥＴ７５６ａのドレインに接続されるそのドレインを有する。Ｐ−ＦＥＴ７５６ａおよび７５６ｂは、ＶＤＤに接続されるそれらのソース、およびＰ−ＦＥＴ７５６ａのドレインに一緒に連結されるそれらのゲートを有する。Ｐ−ＦＥＴ７５６ｂのドレインは、Ｖ４信号を提供する。Ｎ−ＦＥＴ７５８は、ＶＥＥに接続されるそのソース、Ｖｂｎ３バイアス電圧を受け取るそのゲート、およびＶ５信号を提供するそのドレインを有する。Ｎ−ＦＥＴ７６０は、Ｎ−ＦＥＴ７５８のドレインに接続されるそのソース、Ｖｂｎ４バイアス電圧を受け取るそのゲート、およびＰ−ＦＥＴ７５６ｂのドレインに接続されるそのドレインを有する。Ｐ−ＦＥＴ７６２は、Ｐ−ＦＥＴ７５６ｂのドレインに接続されるそのソース、Ｖｂｐ４バイアス電圧を受け取るそのゲート、およびＮ−ＦＥＴ７５８のドレインに接続されるそのドレインを有する。Ｎ−ＦＥＴ７５２は、共通のソース増幅器として動作する。Ｎ−ＦＥＴ７５４は、カスコードバッファとして機能する。Ｐ−ＦＥＴ７５６ａおよび７５６ｂは、ＰＭＯＳカレントミラー負荷として動作する。Ｎ−ＦＥＴ７６０およびＰ−ＦＥＴ７６２は、出力段７９０を駆動させるためにＶ４およびＶ５の信号を提供するフローティング電源である。
【００４２】
バイアス出力段７７０内では、ＦＥＴ７７２、７７４および７７６は、ＶＤＤとＶＥＥとの間でスタックされて接続される。Ｎ−ＦＥＴ７７２は、ＶＥＥに接続されるそのソース、およびそのドレインに接続されるそのゲートを有する。Ｎ−ＦＥＴ７７４は、Ｎ−ＦＥＴ７７２のドレインに接続されるそのソース、およびＶｂｎ４バイアス電圧を提供するそのドレインに接続されるそのゲートを有する。Ｐ−ＦＥＴ７７６は、ＶＤＤに接続されるそのソース、Ｖｂｐ３バイアス電圧を受け取るそのゲート、およびＮ−ＦＥＴ７７４のドレインに接続されるそのドレインを有する。Ｎ−ＦＥＴ７８２は、ＶＥＥに接続されるそのソース、およびＶｂｎ３バイアス電圧を受け取るそのゲートを有する。Ｐ−ＦＥＴ７８４は、Ｎ−ＦＥＴ７８２のドレインに接続されるドレインおよびそのゲート、およびＶｂｐ４バイアス電圧を提供するそのドレインを有する。Ｐ−ＦＥＴ７８６は、ＶＤＤに接続されるそのソース、そのドレインに接続されるそのゲート、およびＰ−ＦＥＴ７８４のソースに接続されるそのドレインを有する。バイアス出力段７７０内のＦＥＴは、第３利得段７５０のためにＶｂｎ４およびＶｂｐ４のバイアス電圧を提供する。
【００４３】
クラスＡＢ出力段７９０内では、Ｎ−ＦＥＴ７９２ａおよび７９２ｂは、ＶＥＥに接続されるそれらのソース、および出力信号Ｖｏｕｔを提供する出力ノードに接続されるそれらのドレインを有する。Ｎ−ＦＥＴ７９２ｂのゲートは、スイッチ７９６ａを経てＶ５信号を受け取るのに対し、Ｎ−ＦＥＴ７９２ａのゲートは、Ｖ５信号を直接受け取る。スイッチ７９８ａは、ＶＥＥとＮ−ＦＥＴ７９２ｂのゲートとの間で接続される。Ｐ−ＦＥＴ７９４ａおよび７９２ｂは、ＶＤＤに接続されるそれらのソースおよび出力ノードに接続されるそれらのドレインを有する。Ｐ−ＦＥＴ７９４ｂのゲートは、スイッチ７９６ｂを経てＶ４信号を受け取るのに対し、Ｐ−ＦＥＴ７９４ａのゲートは、Ｖ４信号を直接受け取る。スイッチ７９８ｂは、ＶＤＤとＰ−ＦＥＴ７９４ｂのゲートとの間で接続される。ＦＥＴ７９２および７９４の各ペアは、Ｖｏｕｔ信号に信号駆動を提供する出力駆動部を形成する。
【００４４】
図７に示される設計では、異なる数の出力駆動部は、ＤＣ結合およびＡＣ結合モードのために用いられる。ＤＣ結合モードでは、出力段７９０はＶＤＤとＶＥＥとの間でより大きな供給で動作する。ＦＥＴ７９２ａおよび７９４ａのトランスコンダクタンスｇｍはより高く、ＦＥＴ７９２ａおよび７９４ａは、所望の出力駆動を提供することができる。ＦＥＴ７９２ｂおよび７９４ｂは、スイッチ７９６ａおよび７９６ｂを開き、スイッチ７９８ａおよび７９８ｂを閉じることによって無効にされてもよい。ＡＣ結合モードでは、出力段７９０はＶＤＤとＶＳＳとの間のより小さな供給で動作する。ＦＥＴ７９２ａおよび７９４ａのトランスコンダクタンスはより小さく、ＦＥＴ７９２ｂおよび７９４ｂのほかにＦＥＴ７９２ａおよび７９４ａもまた、所望の出力駆動を提供するために用いられる。７９２ｂと７９４ｂが、スイッチ７９６ａおよび７９６ｂを閉じ、スイッチ７９８ａおよび７９８ｂを開くことによって有効にされてもよい。一般に、任意の数の出力駆動部についての任意の数のＦＥＴペアは、ＤＣ結合およびＡＣ結合モードのそれぞれに所望の信号駆動を提供するために用いられてもよい。
【００４５】
キャパシタ７０２、７０４、７０６および７０８は増幅器４１０ｂの安定を保証するために用いられる補償キャパシタである。キャパシタ７０２は、Ｎ−ＦＥＴ７９２ａのドレインとゲートとの間で接続される。キャパシタ７０４は、Ｐ−ＦＥＴ７９４ａのドレインとゲートとの間で接続される。キャパシタ７０６は、Ｎ−ＦＥＴ７３２のゲートと出力ノードとの間で接続される。キャパシタ７０８は、Ｎ−ＦＥＴ７５２のゲートと出力ノードとの間で接続される。補償は、ＤＣ結合およびＡＣ結合モードの両方における所望の利得および位相マージンを得るために、利得段のそれぞれから十分に遠く離れた極に分けることを試みてもよい。加えて、ある段のための補償キャパシタ（例えば、第３利得段７５０のキャパシタ７０８）は、２つのモード間で切り替えられてもよい。
【００４６】
一設計では、第１利得段７１０は、ＶＤＤ＝２．１ＶとＶＳＳ＝０Ｖとの間で動作し、薄い酸化膜ＦＥＴに実装される。後段は、ＶＤＤ＝２．１ＶとＶＮＥＧ＝−１．８Ｖとの間で動作し、薄い酸化膜ＦＥＴより高い動作電圧を有する厚い酸化膜ＦＥＴに実装される。厚い酸化膜ＦＥＴは、それらのゲートでより濃い縦線で示される。ＶＮＥＧに接続されるＮ−ＦＥＴは、ディープＮ−ｗｅｌｌを用いて、基板から分離されてもよい。厚い酸化膜ＦＥＴ（例えば、Ｎ−ＦＥＴ７６０およびＰ−ＦＥＴ７６２）のうちのいくつかは、ＡＣ結合モードにおいてバルク効果に対抗するためにそれらのソースに結びつけられるそれらのバルクを有してもよい。
【００４７】
一設計では、増幅器４１０ａおよび４１０ｂは、ＤＣ結合モードにおいてＶＤＤ＝２．１ＶとＶＮＥＧ＝−１．８Ｖとの間で動作し、１６オーム（Ω）の負荷の中へ、ＶＣＭの出力コモンモード電圧で１Ｖｒｍｓの最大出力信号旋回を供給することができる。一設計では、増幅器４１０ａおよび４１０ｂは、ＡＣ結合モードにおいてＶＤＤ＝２．１ＶとＶＳＳ＝０Ｖとの間で動作し、１６Ωの負荷の中へ、ＶＣＭ＝１Ｖの出力コモンモード電圧で０．５８Ｖｒｍｓの最大出力信号旋回を供給することができる。増幅器４１０ａおよび４１０ｂはまた、他のＶＤＤとＶＥＥとの電圧に操作され、ＤＣ結合およびＡＣ結合モードのための他の出力信号レベルを提供することができてもよい。
【００４８】
図６および７は、ＤＣ結合およびＡＣ結合モードをサポートできる２つの増幅器４１０ａおよび４１０ｂの設計例を示す。これらの２つのモードをサポートする増幅器はまた、他の設計で実装されてもよい。一般に、増幅器は任意の数の利得段を有してもよい。ある段は、ＤＣ結合およびＡＣ結合モードの両方に関して同じ供給（例えば、ＶＤＤとＶＳＳ）で、２つのモードに関して異なる供給（例えば、ＤＣ結合モードについてＶＤＤおよびＶＮＥＧ、ＡＣ結合モードについてＶＤＤおよびＶＳＳ）で動作してもよい。増幅器は、内部ＤＣレベルシフト回路を用いてもよいし、用いなくてもよい。もし用いられれば、内部ＤＣレベルシフト回路は、異なる供給が２つのモードについて用いられるときに、コモンモード電圧を集中させるために用いられてもよい。
【００４９】
図８は、マルチモード増幅器、例えば図３、４、５Ａまたは５Ｂにおけるマルチモード増幅器２００ａ、２００ｂ、２００ｃまたは２００ｄをそれぞれ構成するプロセス８００の設計を示す。増幅器がＤＣ結合またはＡＣ結合モードで操作されるかどうかの決定がなされる（ブロック８１０）。増幅器がＤＣ結合モードで操作される場合、その後増幅器用の電源は、ＶＤＤおよびＶＮＥＧに設定されてもよい（ブロック８１２）。出力ＤＣレベルシフト回路は、ＶＳＳの出力コモンモード電圧を得ることができてもよい（ブロック８１４）。
【００５０】
内部ＤＣレベルシフト回路はまた、ＶＳＳの内部コモンモード電圧を得ることができてもよい（ブロック８１６）。十分な数の出力駆動部（Ｎ１）は、ＤＣ結合モードにおいて所望の信号駆動を得ることができてもよい（ブロック８１８）。
【００５１】
増幅器がＡＣ結合モードで操作される場合、その後増幅器用の電源は、ＶＤＤおよびＶＳＳに設定されてもよい（ブロック８２２）。出力ＤＣレベルシフト回路は、ＶＣＭの出力コモンモード電圧を得ることができなくてもよい（ブロック８２４）。内部ＤＣレベルシフト回路はまた、ＶＣＭの内部コモンモード電圧を得ることができなくてもよい（ブロック８２６）。十分な数の出力駆動部（Ｎ２）は、ＡＣ結合モードにおいて所望の信号駆動を得ることができてもよい。ここで、Ｎ２は、ＤＣ結合モード用のＮ１より大きくてもよい（ブロック８２８）。
【００５２】
図８は、ＤＣ結合またはＡＣ結合モードのどちらかにおけるマルチモード増幅器を構成する詳細設計を示す。同じ内部コモンモード電圧が両方のモードのために用いられる場合、内部ＤＣレベルシフト回路は省略されてもよい。異なるおよび／または付加的な回路はまた、２つのモードについて構成されてもよい。例えば、入力ＤＣレベルシフト回路は、２つのモードについて異なる入力コモンモード電圧を得るために用いられてもよく、補償キャパシタは２つのモード間で切り替えられてもよいなどである。
【００５３】
図９は、マルチモード増幅器、例えば図３、４、５Ａまたは５Ｂにおける２００ｄマルチモード増幅器２００ａ、２００ｂ、２００ｃをそれぞれ動作するプロセス９００の設計を示す。入力信号は、ＤＣ結合モードにおける負荷へのＤＣ結合、およびＡＣ結合モードにおける負荷へのＡＣ結合に適する出力信号を得るために増幅されてもよい（ブロック９１２）。ブロック９１２については、入力信号は、（１）ＤＣ結合モードにおいて第１下部電源ＶＮＥＧおよび上部電源ＶＤＤ、および（２）ＡＣ結合モードにおいて第２下部電源ＶＳＳおよび上部電源を用いて増幅されてもよい。出力信号は、（１）ＤＣ結合およびＡＣ結合モードの両方において第１出力駆動部で、さらに（２）ＡＣ結合モードにおいて第２出力駆動部で駆動されてもよい。
【００５４】
ＤＣレベルシフトは、ＤＣ結合モードにおける出力信号のために第１出力コモンモード電圧（例えば、ＶＳＳ）を得るために、およびＡＣ結合モードにおける出力信号のために第２出力コモンモード電圧（例えば、ＶＣＭ）を得るために必要に応じて実行されてもよい（ブロック９１４）。ブロック９１４については、オフセット電流は、入力信号と出力信号との間のＤＣ電圧差を得るために生成されてもよい。オフセット電流が出力信号へ移ることを防ぐために、オフセット電流は下部電源へ取り出されてもよい。ＤＣレベルシフトも、ＤＣ結合モードにおける第１内部コモンモード電圧（例えば、ＶＳＳ）を得るために、およびＡＣ結合モードにおける第２内部コモンモード電圧（例えば、ＶＣＭ）を得るために必要に応じて実行されてもよい（ブロック９１６）。
【００５５】
ここで説明されたマルチモード増幅器は、通信、計算、ネットワーキング、個人の電子機器などのような様々なアプリケーションのために用いられてもよい。例えば、マルチモード増幅器は、無線通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ゲームデバイス、コンピュータデバイス、ラップトップコンピュータ、家電デバイス、パーソナルコンピュータ、コードレスホンなどのために用いられてもよい。無線通信デバイスにおいてマルチモード増幅器の使用例が下記に説明される。
【００５６】
図１０は、無線通信システムのための無線通信装置１０００の設計のブロック図を示す。無線装置１０００は、携帯電話、端末、ハンドセット、無線モデムなどである可能性がある。無線通信システムは、符号分割多元接続（ＣＤＭＡ）システム、グローバル移動体通信システム（ＧＳＭ）システムなどである可能性がある。
【００５７】
無線装置１０００は、受信パスおよび送信パスを介して双方向通信を提供することが可能である。受信パスにおいては、基地局によって送信された信号は、アンテナ１０１２によって受信され、受信機（ＲＣＶＲ）１０１４に提供されてもよい。受信機１０１４は、受信信号を調整してディジタル化し、さらなる処理のために部１０２０にサンプルを提供してもよい。送信パスにおいては、送信機（ＴＭＴＲ）１０１６は、部１０２０から送信されるべきデータを受信し、データを処理および調整し、基地局からアンテナ１０１２を介して送信されてもよい変調信号を生成するかもしれない。
【００５８】
受信機１０１４および送信機１０１６は、ＣＤＭＡ、ＧＳＭなどをサポートしてもよい。
【００５９】
部１０２０は、例えば、モデムプロセッサ１０２２、縮小命令セットコンピュータ／ディジタル信号プロセッサ（ＲＩＳＣ／ＤＳＰ）１０２４、コントローラ／プロセッサ１０２６、メモリ１０２８、オーディオプロセッサ１０３０、オーディオドライバ１０３２、外部デバイスドライバ１０３４およびディスプレイドライバ１０３６のような様々な処理、インタフェース、および記憶のユニットを含む。モデムプロセッサ１０２２は、データ送受信（例えば、エンコーディング、変調、復調、復号）などの処理を実行してもよく、ＲＩＳＣ／ＤＳＰ１０２４は、無線装置１０００のための一般的かつ特定化された処理を実行してもよい。コントローラ／プロセッサ１０２６は、部１０２０内の様々なユニットの動作を指示してもよい。メモリ１０２８は、部１０２０内の様々なユニットに関するデータおよび／または命令を記憶してもよい。
【００６０】
オーディオプロセッサ１０３０は、マイクロホン１０４０および／または他のオーディオ源からの入力信号についてエンコーディングを実行してもよい。オーディオプロセッサ１０３０はまた、符号化されたオーディオデータについてデコーディングを実行してもよく、オーディオドライバ１０３２にオーディオ信号を提供してもよい。オーディオドライバ１０３２は、ライン出力デバイス１０４２、ヘッドホン１０４４、イヤピース１０４６および／または他のオーディオデバイスを駆動してもよい。オーディオドライバ１０３２は、図１におけるオーディオ回路１００を含んでもよい。外部デバイスドライバ１０３４は、外部デバイス１０４８を駆動してもよく、および／または外部デバイスから信号を受信してもよい。ディスプレイドライバ１０３６は、ディスプレイユニット１０５０を駆動してもよい。
【００６１】
図１０に示すように、マルチモード増幅器は、ＤＣまたはＡＣ結合のどちらかが所望である様々なブロックにおいて用いられてもよい。例えば、マルチモード増幅器は、オーディオドライバ１０３２、外部デバイスドライバ１０３４、ディスプレイドライバ１０３６などにおいて用いられてもよい。具体例として、図３、４、５Ａまたは５Ｂにおけるマルチモード増幅器２００ａ、２００ｂ、２００ｃまたは２００ｄはそれぞれ、ヘッドホン１０４４を駆動するためのオーディオドライバ１０３２におけるヘッドホン増幅器として用いられてもよい。
【００６２】
ここで説明されたマルチモード増幅器は、ＩＣ、アナログＩＣ、無線周波数ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、プリント基板（ＰＣＢ）、電子デバイスなどに実装されてもよい。マルチモード増幅器はまた、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）などのような様々なＩＣプロセス技術で製造されてもよい。
【００６３】
ここで説明されたマルチモード増幅器を実装する装置は、スタンドアロンのデバイスでもよいし、または大型装置の一部でもよい。デバイスは、（１）スタンドアロンのＩＣ、（２）データおよび／または命令を記憶するためのメモリＩＣを含んでもよい１以上のＩＣのセット、（３）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（４）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（５）他のデバイス内に組み込まれてもよいモジュール、（６）受信機、携帯電話、無線装置、ハンドセット、または移動ユニット、（７）その他でもよい。
【００６４】
本開示の上記の説明は、あらゆる当業者に対し、本開示を用いるまたは行うことを可能にするために提供される。本開示への様々な変更は、当業者に即座に明白になるだろうし、ここに定義された総括的な原理は、この開示の範囲から逸脱せずに、他のバリエーションに適用されてもよい。それゆえ、本開示は、ここで説明された設計および例に限定されることは意図されず、ここに開示された原理および新規な特徴に相応しい最も広い範囲を与えられることが意図されている。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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