(57)【要約】  現場における実際の動作デバイスおよびパッケージ上にあるはんだ接合網９１における、現場の不良または不良の前触れを検出する低電力回路１００および方法。ゲート接地トランジスタによって設けられるような増幅検出器１０２が、電流を監視網９０に供給して、信号電圧および基準電圧を発生する。基準電圧は、網の他方側に印加される低電圧に感応する。この自己調節基準電圧の発生により、比較器１０４は網低電圧に対して不感応となる。差動増幅器を追加して固定バイアス点を設定し、レベル・シフタを追加してノイズを相殺することによって、一層の電力節約および性能利得向上を得ることができる。選択した監視はんだ接合網９０において検出した不良または前触れは、パッケージ内、ＰＷＢ上またはＰＷＢ間における他の動作はんだ接合網９１の完全性の指標となる。【選択図】      図４
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【特許請求の範囲】
【請求項１】
動作はんだ接合網（９１）の完全性の現場監視を行う異常検出回路（１００）であって、
複数の動作はんだ接合網（９１）であって、低電圧に保持した少なくとも１つの指定された監視はんだ接合網（９０）を含む、複数の動作はんだ接合網と、
アナログはんだ接合電圧を生成するために、負荷電流を前記監視はんだ接合網に供給する電流源（１０８）と、
アナログ出力電圧を生成するために前記アナログはんだ接合電圧を増幅する小信号利得を与える増幅器（１１２）と、
アナログ基準電圧を生成するために、前記出力電圧を濾波するフィルタ（１１４）と、
前記アナログ出力電圧を前記アナログ基準電圧と比較し、前記監視はんだ接合網（９０）において異常が発生したときに、前記動作はんだ接合網（９１）の完全性の指標として、論理異常信号を切り換える比較器（１０４）と、
を備えた、異常検出回路。
【請求項２】
請求項１記載の異常検出回路において、前記比較器（１０４）は、網抵抗の少なくとも１００オームの大きさの増大に対して、前記論理異常信号を、前記監視はんだ接合網（９０）における不良の指標として出力する、異常検出回路。
【請求項３】
請求項２記載の異常検出回路において、前記負荷電流は定電流であり、前記フィルタは、前記アナログ出力電圧の定常状態レベルにほぼ等しい定常状態電圧を有する前記基準出力電圧を生成する、異常検出回路。
【請求項４】
請求項１記載の異常検出回路において、前記増幅器は、ドレイン端子と、ゲート端子と、ソース端子とを有するゲート接地トランジスタ（１２２）を備えており、前記監視はんだ接合網は前記ソース端子に接続され、前記負荷電流は前記トランジスタを通じて前記監視はんだ接合網（９０）に流入して、前記トランジスタのドレイン端子において前記アナログ出力電圧を生成し、前記フィルタ（１４０、１４２）は、前記ゲート接地トランジスタにバイアスをかけ前記ゲート端子において前記基準電圧を生成するために、前記ドレイン端子と利得端子との間に接続された、異常検出回路。
【請求項５】
請求項１記載の異常検出回路において、前記比較器は、
シングル・エンド・アナログ電圧を生成するために、前記アナログ出力電圧および基準電圧を差動的に増幅する差動比較器（１１６）と、
前記監視はんだ接合網に対して前記論理異常信号を出力するために、前記シングル・エンド・アナログ電圧によって論理レベル０および１の間で駆動される第１出力バッファ（１１８）と、
を含む、異常検出回路。
【請求項６】
請求項５記載の異常検出回路において、前記比較器は、更に、
正および負の電圧信号を生成するめに、前記アナログ出力電圧および基準電圧を差動的に増幅する差動増幅器（１７０）を備えており、前記正および負電圧信号は、各々、前記はんだ接合網に印加する前記低電圧の定常状態成分には不感応である固定定常状態電圧上に重畳し、前記固定定常状態電圧上の前記正および負電圧信号は前記差動比較器（１１６）に入力される、異常検出回路。
【請求項７】
請求項６記載の異常検出回路において、ＳＮＲを増大させるために、前記固定定常状態電圧を最大基準電圧よりも上にシフトし、前記差動比較器の好ましいバイアス点に設定する、異常検出回路。
【請求項８】
請求項６記載の異常検出回路であって、更に、
前記シングル・エンド・アナログ電圧のＳＮＲを向上させるために、前記正電圧信号または前記負電圧信号を前記差動比較器（１１６）に入力する前に、前記正電圧信号または前記負電圧信号のいずれかをシフトするレベル・シフタ（１７２）を備えた、異常検出回路。
【請求項９】
請求項８記載の異常検出回路において、前記レベル・シフタは、前記検出回路に対し設計した特定のノイズしきい値だけ、前記電圧信号をシフトする、異常検出回路。
【請求項１０】
請求項１記載の異常検出回路であって、更に、
前記監視はんだ接合網（９０）において開放異常が発生したときに、前記動作はんだ接合網（９１）の完全性の指標として、開放異常信号を出力するために、前記基準電圧によって論理レベル０および１の間で駆動される第２出力バッファ（１０６）を備えた、異常検出回路。
【請求項１１】
請求項１０記載の異常検出回路において、前記開放異常は、少なくとも１５マイクロ秒の間少なくとも１０キロオームの網抵抗となって現れる、異常検出回路。
【請求項１２】
請求項１記載の異常検出回路であって、更に、前記監視はんだ接合網を前記低電圧に保持するライト・ロジック出力バッファ（５０）を備えた、異常検出回路。
【請求項１３】
請求項１記載の異常検出回路であって、更に、
外部はんだ接合接続のアレイを形成するように構成されたピン（２６）と内部に実装されたダイ（１６）とを含むディジタル電子パッケージ（１０）を備えており、前記ダイは電気コンポーネントを含み、該電気コンポーネントは、前記それぞれの動作はんだ接合網（９１）を形成するために動作ピンを介して前記外部はんだ接合の異なるものに電気的に結合された内部機械的接続を用いて構成され、合わさって前記動作ディジタル電子パッケージを構成し、前記ダイは、当該ダイ上で前記低電圧に保持された前記監視はんだ接合網（９０）を形成するために、監視ピン（２６）を介して前記外部はんだ接合の１つに電気的に結合された内部機械的接続を含む、異常検出回路。
【請求項１４】
請求項１記載の異常検出回路であって、更に、
外部はんだ接合（２６）のアレイとその中に実装したダイ（１６）とを形成するように構成されたディジタル電子パッケージ（１０）を備えており、前記ダイは、前記動作はんだ接合網（９１）を形成するそれぞれの外部はんだ接合（２６）に、Ｉ／Ｏコンタクト（５４）を介して接続された動作バッファ回路（４０）のアレイを含み、１つのバッファ回路は、その出力をローに引き下げることによって前記監視動作はんだ接合網（９０）が前記ダイ上において低電圧に保持された監視回路として指定される、異常検出回路。
【請求項１５】
請求項１４記載の異常検出回路において、当該異常検出回路および前記ディジタル電子パッケージは、接地電位の高電源電圧と負電位の低電源電圧とを有し、前記パッケージの監視動作バッファ回路は、前記低電源電圧とＩ／Ｏコンタクト（５４）との間に静電放電（ＥＳＤ）保護回路（６４）を備えており、前記パッケージへの電力を遮断すると、前記負の電位によって、負の負荷電流が前記Ｉ／Ｏコンタクトから前記はんだ接合網（９０）を通過して、前記異常検出回路が異常を検出することを可能とする、異常検出回路。
【請求項１６】
請求項１記載の異常検出回路において、前記動作はんだ接合網および監視はんだ接合網は、印刷配線ボード（３０）上に接続を提供する、異常検出回路。
【請求項１７】
請求項１記載の異常検出回路において、前記動作はんだ接合網および監視はんだ接合網は、第１および第２印刷配線ボード（３０）間に接続を提供する、異常検出回路。
【請求項１８】
動作はんだ接合網（９１）の完全性の現場監視を行う異常検出回路（１００）であって、
外部はんだ接合（２６）のアレイとその中に実装したダイ（１６）とを形成するように構成されたディジタル電子パッケージ（１０）であって、前記ダイは、前記動作はんだ接合網（９１）を形成するそれぞれの外部はんだ接合（２６）にＩ／Ｏコンタクト（５０）を介して接続された動作バッファ回路（４０）のアレイを含み、１つの動作バッファ回路は、その出力をローに引き下げることによって前記監視はんだ接合網（９０）が前記ダイ上において低電圧に保持された監視回路として指定される、ディジタル電子パッケージと、
ゲート端子と、ドレイン端子と、ソース端子とを有するゲート接地トランジスタ（２２）であって、前記監視はんだ接合網（９０）が前記ソース端子と前記低電圧との間に直列に接続された、ゲート接地トランジスタと、
前記トランジスタを通って前記監視はんだ接合網に流入する負荷電流を供給する定電流源（１２８）であって、前記トランジスタは、そのドレイン端子上にアナログ出力電圧を生成するために、前記はんだ接合網上において小信号電圧を増幅する、定電流源と、
前記トランジスタのドレイン端子とゲート端子との間にあり、前記トランジスタにバイアスをかけ、前記ゲート端子に基準出力電圧を生成する濾波フィードバック回路（１４０、１４２）であって、前記基準出力電圧が、前記アナログ出力電圧の定常状態レベルにほぼ等しい定常状態電圧を有する、濾波フィードバック回路（１４０、１４２）と、
前記アナログ出力電圧を前記アナログ基準電圧と比較し、前記監視はんだ接合網（９０）において異常が発生したときに、前記動作はんだ接合網（９１）の完全性の指標として、論理異常信号を切り換える比較器（１０４）と、
を備えた、異常検出回路。
【請求項１９】
請求項１８記載の異常検出回路において、前記比較器は、
正および負の電圧信号を生成するめに、前記アナログ出力電圧および基準電圧を差動的に増幅する差動増幅器（１７０）であって、前記正および負の電圧信号は、各々、前記はんだ接合網に印加する前記低電圧の定常状態成分には不感応である固定定常状態電圧上に重畳する、差動増幅器と、
シングル・エンド・アナログ電圧を生成するために、前記固定定常状態電圧上の前記正電圧信号および負電圧信号を差動的に増幅する差動比較器（１１６）と、
前記監視はんだ接合網に対して前記論理異常信号を出力するために、前記シングル・エンド・アナログ電圧によって論理レベル０および１の間で駆動される出力バッファ（１１８）と、
を含む、異常検出回路。
【請求項２０】
請求項１９記載の異常検出回路であって、更に、
前記シングル・エンド・アナログ電圧のＳＮＲを向上させるために、前記正電圧信号または前記負電圧信号を前記差動比較器（１１６）に入力する前に、前記正電圧信号または前記負電圧信号のいずれかをシフトするレベル・シフタ（１７２）を備えた、異常検出回路。
【請求項２１】
請求項１８記載の異常検出回路であって、更に、
前記監視はんだ接合網（９０）において開放異常が発生したときに、前記動作はんだ接合網（９１）の完全性の別の指標として、開放異常信号を出力するために、前記基準電圧によって論理レベル０および１の間で駆動される第２出力バッファ（１０６）を備えた、異常検出回路。
【請求項２２】
動作はんだ接合網の完全性を現場で監視する方法であって、
複数の動作はんだ接合網（９１）を有するデバイスを設けるステップと、
指定した監視はんだ接合網（９０）の一方側を低電圧に保持するステップと、
アナログはんだ接合電圧を生成するために、前記監視はんだ接合網を通る定電流を供給するステップ（１０８）と、
アナログ出力電圧を生成するために前記アナログはんだ接合電圧を増幅するステップ（１１２）と、
前記アナログ出力電圧の定常状態レベルにほぼ等しい定常状態電圧を有する基準電圧を生成するために前記アナログ出力電圧を濾波するステップ（１１４）と、
前記監視はんだ接合網に異常が発生したときに、前記動作はんだ接合網の完全性の指標として、論理異常信号を切り換えるために、前記アナログ出力電圧および基準電圧を比較するステップ（１０４）と、
を備えた、方法。
【請求項２３】
請求項２２記載の方法において、前記はんだ接合網にソース端子が接続されたゲート接地トランジスタ（１２２）を通じて前記電流を供給して、前記トランジスタのドレイン端子において前記アナログ出力電圧を生成し、前記アナログ出力電圧を濾波して前記ゲート接地トランジスタにバイアスをかけ、そのゲート端子に前記基準電圧を生成する、方法。
【請求項２４】
請求項２２記載の方法において、前記比較ステップは、
正および負の電圧信号を生成するめに、前記アナログ出力電圧および基準電圧を差動的に増幅するステップ（１７０）であって、前記正および負の電圧信号は、各々、前記はんだ接合網に印加する前記低電圧の定常状態成分には不感応である固定定常状態電圧上に重畳する、ステップと、
シングル・エンド・アナログ電圧を生成するために、前記固定定常状態電圧上の前記正電圧信号および負電圧信号を差動的に増幅するステップ（１１６）と、
前記論理異常信号を論理レベル０および１の間で駆動するために、前記シングル・エンド・アナログ電圧をしきい値と比較するステップ（１１８）と、
を備えた、方法。
【請求項２５】
請求項２４記載の方法であって、更に、
前記シングル・エンド・アナログ電圧のＳＮＲを向上させるために、前記正電圧信号または前記負電圧信号を差動的に増幅する前に、前記正電圧信号または前記負電圧信号のいずれかのレベルをシフトするステップ（１７２）を備えた、方法。
【請求項２６】
請求項２２記載の方法であって、更に、
前記監視はんだ接合網において開放異常が発生したときに、前記動作はんだ接合網の完全性の別の指標として、論理開放信号を切り換えるために、前記基準電圧をしきい値と比較するステップ（１０６）を備えた、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
政府の権利
本発明は、Naval Air Warfare Center AD（海軍航空戦闘局ＡＤ） (LKE)によって裁定された契約Ｎ６８３３５−０６−Ｃ−０３４６の下で政府の支援によって行われた。政府は、本発明においてある種の権利を有する。
関連出願に対する相互引用
【０００２】
本願は、"Method and circuit for the detection of solder-joint failures in digital electronic packages in a manner which is insensitive to the steady-state voltage level to the monitored solder-joint network and which suppresses both random and common-mode noise"（監視対象はんだ接合網への定常状態電圧レベルには不感応でありランダム・ノイズおよび共通モード・ノイズ双方を抑制するように、ディジタル電子パッケージにおけるはんだ接合異常を検出する方法および回路）と題し、２００６年１２月１９日に出願された米国仮特許出願第６０／８７５，５８４号、および"Method and circuit for low-power detection of solder-joint failures in digital electronic packages in a manner which is insensitive to the steady-stage voltage level of the monitored solder joint networks and which suppresses noise"（監視対象はんだ接合網の定常状態電圧レベルには不感応でありノイズを抑制するように、ディジタル電子パッケージにおけるはんだ接合異常を低電力で検出する方法および回路）と題し、２００７年１月１０日に出願された米国仮特許出願第６０／８７９，５１８号の優先権を、３５Ｕ．Ｓ．Ｃ．１１９（ｅ）に基づいて主張する。これらの内容全体は、ここで引用したことにより、本願にも含まれるものとする。
発明の背景
【０００３】
本発明は、はんだ接合網における不良の低電力検出方法および回路に関する。
【従来技術】
【０００４】
はんだ接合による接続は、電子パッケージングにおける主要な信頼性の問題である。一般に、はんだ接合網は、能動回路コンポーネント、ワイヤ、接続点、１つ以上のパッド、１つ以上のはんだボール、ならびに電力および接地接続の組み合わせを含み、これらのいずれもがまたは全てが集積回路ダイ（チップ）または印刷配線ボード（ＰＷＢ）の上およびその外の双方に位置する。
【０００５】
はんだ接合網は、印刷配線ボード（ＰＷＢ）上における１つのはんだ接合接続というような単純な場合もある。網は、ＦＰＧＡまたは異なるＰＷＢ上にあるマイクロコントローラのような、ディジタル電子パッケージ間の接続によって定めることができる。即ち、コネクタおよびケーブル・ハーネスによって設けられる接続は、破損またはコネクタとケーブル・ハーネス・ピンとの間におけるような高抵抗接触のために、接続不良を起こす可能性が高い。特に関心があるのは、ダイとディジタル電子パッケージとの間にある多数の機械的接続および内部はんだ接合接続を通じ、更にＰＷＢ上の回路への外部はんだ接合接続を通じた、ダイ上にあるディジタル・ロジックの内部にある機械的接続間に定められる網である。近年のボール・グリッド・アレイ（ＢＧＡ）パッケージでは、１０００本を超えるピンを有し、これらのパッケージ上のピン数は、集積回路チップの密度が高くなるに連れて増大する。パッケージ上のピン数増大は、増々進む回路の複雑さを支援するためには必要であるが、この増大による欠点の１つに信頼性低下がある。
【０００６】
図１に示すように、例示のＦＰＧＡ１０は、少なくとも１つのフリップ・チップ１２を備えている。フリップ・チップ１２は、ＢＧＡパッケージ２２のキャビティ１４内部に実装されているダイ・マウント１８およびダイ１６を含む。ＦＰＧＡは、動作Ｉ／Ｏポートのアレイを含み、各ポートはダイ上にあるＩ／Ｏパッドに接続されている。フリップ・チップ１２は、はんだボール２０（はんだバンプとも呼ぶ）がダイ１６上にあるそれぞれのＩ／Ｏパッドに接触するように、ＢＧＡパッケージ２２の内側に配置されている。各はんだボール２０は、パッケージ２２の底面における内面においてビア３６に取り付けられて、内部はんだ接合接続を形成する。ビア３６の他端は、外部ボール制限メタルルジ（ＢＬＭ）２４に取り付けられており、外部ボール制限メタルルジ２４は、主はんだボール２６に取り付けられて、Ｉ／Ｏピンを構成しＦＰＧＡ１０を完成する。ＦＰＧＡは、主ＢＧＡはんだボール２６がＰＷＢ３０上において金属ランド２８上に配置されているはんだペーストと接触するように配置されている。組み立てられたＰＷＢは加熱され、はんだボール２６およびはんだペーストは溶融し、リフローして金属ランド２８に接着し、外部はんだ接合接続を形成する。ＰＷＢは、金属ランドがビア３８および配線３２を通じて、ＰＷＢ上の外部回路のための１つ以上のノード３４に接続するように構成されている。コネクタおよびハーネスを設けて、ＦＰＧＡを異なるＰＷＢ上にある別のパッケージに接続することもできる。
【０００７】
図２は、ＦＰＧＡにおける動作Ｉ／Ｏポート４０の簡略化した図を示す。Ｉ／Ｏポート４０は、入力バッファ４４に接続されているリード入力ロジック４２を含む。入力バッファ４４は、配線４６によって制御されるトランジスタ回路を備えている。また、Ｉ／Ｏポート４０はライト・ロジック(write logic)４８も含み、ライト・ロジック４８は、配線５２によって制御されるライト出力バッファ５０に接続されている。リード入力バッファ４４およびライト出力バッファ５０は、配線５６および接続５８によって、Ｉ／Ｏパッド５４に接続されている。また、Ｉ／Ｏポート４０は、静電放電（ＥＳＤ）回路も含む。この回路は複雑な場合も単純な場合もあり得る。単純なＥＳＤ回路は、電源６０、保護ダイオード６２および６４、ならびに共通基準即ち接地６６を含む。
【０００８】
図３に示すように、外部はんだ接合の完全性(integrity)は、「二線」または「四線」技法を用いると、評価することができる。ワイヤ・セグメント７０がＢＧＡパッケージ７４内部のビア７２に接続し、ＰＷＢ配線７６がＰＷＢ７９上にあるパッド７８を、ボール制限メタルルジ（ＢＬＭ）８２に取り付けられている主はんだボール８０に、主ＢＧＡから「デイジー・チェーン」式に接続する。メータ８４が、電圧を印加して電流を測定することによって、またはその逆によって、デイジー・チェーンの抵抗を同時に直接測定する。メータは、通例、正しく規制された低ノイズ電圧または電流を印加する。あるいは、ワイヤ・セグメントおよびＰＷＢは、１度に２つのはんだボール８０間の抵抗を測定するように構成することもできるので、破損による抵抗増加を監視することができる。デイジー・チェーンの接続抵抗の変化度合いによって、欠陥を判定する。
【０００９】
はんだ接合抵抗の直接測定のためのこれらの「二線」および／または「四線」技法には、多数の欠点がある。ＢＧＡパッケージは、通例、「未完成品」または「ダミー」パッケージであり、例えば、ピンは、ＦＰＧＡの動作Ｉ／Ｏポートを構成する、動作ロジック・ゲート、バッファ、および内部はんだ接合接続を含まない。したがって、検査は外部はんだ接合接続に限定され、ディジタル電子パッケージについてのはんだ接合網全体の検査を行うことはできない。ＢＧＡパッケージの製造業者は未完成パッケージの信頼性を評価することができるが、エンド・ユーザは、マイクロコントローラ・パッケージのＦＰＧＡ完成品の信頼性を評価する能力を有していない。更に、これらの検査は、実験室において非動作デバイスに対して行われ、パッケージに関する情報を収集する。これらの検査は、現場における動作パッケージのはんだ接合網の正常／異常状態(health)を実際に監視することはできない。
【００１０】
Dishongh et al.に２００２年９月１７日に発行された米国特許第６，４５２，５０２号Ｂ１では、ＰＷＢ上で特殊配線したピンの小集合と、動作パッケージ上にある非動作内部接続ピンの別の小集合とを配置する。ＰＷＢ上のピンは、図２における検査回路の配線７６およびパッド７８を擬態する。パッケージ上の非動作ピンは、図２における検査回路の配線７０、ビア７２、ＢＬＭ８２、およびはんだボール８０を擬態する。これらが一体となって、現場に設置し(fielded)動作するデバイスにおけるデイジー・チェーンを形成する。Dishonghは、完全に配線されたデイジー・チェーンと直列なラッチ・アップ回路を用いて、パッケージ内部およびＰＷＢ外部における複数の(multitude of)デイジー・チェーン・ダミーＩ／Ｏピンならびにそれらの相互接続チェーン状配線における第１開放不良をいかなる場所においても検出する。一旦電源の半分以上の電圧変化を生ずるのに十分な開放が発生したなら、ラッチ・アップ回路はオンとなり、開放回路がもはや存在しなくなった後でも、オンのままであり続ける。Dishonghは、現場に配置した動作デバイスにおけるはんだ接合接続を監視するためのそれなりの能力を提供するが、彼の手法もＢＧＡパッケージの外部はんだ接合接続のみに限定される。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下に示すのは、本発明の態様の一部の基本的な理解を得るための、本発明の摘要である。この摘要は、本発明の主要な要素や必須の要素を特定することも、本発明の範囲を明確に叙述することも意図してはいない。その唯一の目的は、更に詳細な説明、および後に呈示する定義請求項(defining claims)に対する序文として、簡略化した形態で本発明の概念の一部を呈示することである。
【００１２】
本発明は、現場における実際の動作デバイスおよびパッケージ上における動作はんだ接合網における現場不良または不良の前触れ(precursor)を信頼性高く検出するための低電力回路および方法を提供する。この回路は、内部および外部はんだ接合接続を含むディジタル電子パッケージのために、はんだ接合網全体を監視することができる。選択した監視はんだ接合網において検出した不良または前触れは、ＰＷＢ上またはＰＷＢ間における、パッケージ内部のその他の動作はんだ接合網の完全性の指標となる。
【課題を解決するための手段】
【００１３】
これを遂行するには、最初に、ダイ上にあるライト・ロジック出力バッファをローにしかるべく引き下げることによって、指定した監視はんだ接合網の一方側を、定常状態成分およびノイズを含む低電圧に保持する。定常状態低電圧は、未知の異なる出力バッファが生成する異なる値である場合もあり、負荷電流と共に変動する場合もあり、更に同じパッケージまたはボード上にある異なる監視網間でも変動する場合もあり得る。この検出回路は、定常状態低電圧における変動及び変化に不感応となるように設計してある。この設計によって、検出回路は小さな電流を用いて網における小さな抵抗変化を検出し、低電力で動作することが可能になる。
【００１４】
異常検出回路を、はんだ接合網の他方側に接続する。増幅検出器が、網を通じて少量の負荷電流を供給し、低電圧上に重畳する小信号電圧（ノイズしきい値よりも高い）を確立し、この電圧を増幅し濾波して、アナログ出力電圧を生成する。アナログ出力電圧は、増幅した定常状態信号（異常があるとき）、ならびにノイズ成分、および増幅定常状態成分のみを含むアナログ基準電圧を含む。比較器は、差動増幅器を含む。差動増幅器は、アナログ出力電圧をアナログ基準電圧と比較して、増幅シングル・エンド・アナログ信号を発生する。増幅シングル・エンド・アナログ信号は、出力バッファを論理レベル０および１の間で駆動して、他のはんだ接合網の完全性の指標である監視はんだ接合網に合わせて、論理「異常」信号を切り換える。第２出力バッファは、基準電圧に応答して、他のはんだ接合網の完全性の別の指標として、監視はんだ接合網に合わせて論理「開放」信号を切り換える。異常信号は、網内におけるいずれの異常発生をも示し、一方開放信号は大きくしかも継続する異常の発生を示す。
【００１５】
別の実施形態では、増幅検出器は、増幅を行うゲート接地トランジスタを含む。負過電流は、トランジスタを通過して、はんだ接合網に流入する。ゲート接地トランジスタは、そのドレイン端子においてアナログ出力電圧を生成する。ドレイン端子とゲート端子との間にフィルタを接続して、トランジスタにバイアスをかけ、基準電圧を生成する。この手法により、電流源と網との間に増幅器を接続しなくて済むことになったため、これに給電することが必要となるはずであった別個のドレイン電流が不要となり、総電流および電力消費が低減する。
【００１６】
別の実施形態では、比較器は差動増幅段を含む。差動増幅段は、出力電圧および基準電圧を差動的に増幅し、増幅した信号および増幅したノイズが、はんだ接合網における低電圧入力に不感応な固定定常状態電圧上に重畳するようにする。この段の出力は、正信号が固定定常状態電圧上に重畳し、負信号が固定定常状態電圧上に重畳した差動信号である。次いで、これらの電圧を比較器に入力する。差動増幅器の使用によって、網上の低電圧には不感応な、信頼性の高い定常状態電圧即ちバイアスを、差動比較器の中に確立する。このバイアス点は、ＳＮＲを向上させるために、ノイズと比較して信号電圧に所望の非線形増幅が行われるように選択する。
【００１７】
別の実施形態では、比較器は、レベル・シフト段も含む。レベル・シフト段は、例えば、ノイズに対して設計したしきい値だけ、差動増幅段の出力の１つのレベルをシフトさせる。その結果、差動比較器はノイズを相殺し、これによってＳＮＲを更に向上させる。負荷電流を更に小さくすることができ、同一の性能または一層高い性能が得られるという利点がある。あるいは、レベル・シフト段は、差動増幅器の前に位置付けてもよい。
【００１８】
本発明のこれらおよびその他の特徴や利点は、以下の好適な実施形態の詳細な説明を添付図面と合わせて検討することにより、当業者には明白となろう。
【図面の簡単な説明】
【００１９】
【図１】図１は、前述のように、典型的なディジタル電子パッケージにおいてはんだ接合網を内蔵するＦＰＧＡの一例を示す図である。
【図２】図２は、前述のように、ＦＰＧＡにおける動作Ｉ／Ｏポートの簡略図である。
【図３】図３は、前述のように、未完成ＢＧＡパッケージの主ＢＧＡとＰＷＢとの間に形成されたはんだ接合の完全性を評価するための従来の直接抵抗測定の図である。
【図４】図４は、本発明による、監視はんだ接合網に接続されているはんだ接合不良検出器のブロック図である。
【図５】図５は、出力電圧および基準電圧を生成するために、監視はんだ接合網に電流を給電する増幅検出器の模式図である。
【図６ａ】図６ｂは、異なる種類の網異常についての、はんだ接合電圧信号、ドレイン電圧信号、ゲート電圧信号、異常電圧信号、および開放電圧信号のプロットである。
【図６ｂ】図６ｂは、異なる種類の網異常についての、はんだ接合電圧信号、ドレイン電圧信号、ゲート電圧信号、異常電圧信号、および開放電圧信号のプロットである。
【図６ｃ】図６ｃは、異なる種類の網異常についての、はんだ接合電圧信号、ドレイン電圧信号、ゲート電圧信号、異常電圧信号、および開放電圧信号のプロットである。
【図６ｄ】図６ｄは、異なる種類の網異常についての、はんだ接合電圧信号、ドレイン電圧信号、ゲート電圧信号、異常電圧信号、および開放電圧信号のプロットである。
【図７】図７は、差動増幅器およびレベル・シフタ段を含む比較器の代替実施形態のブロック図である。
【図８】図８は、差動増幅器の模式図である。
【図９】図９は、レベル・シフタの模式図である。
【図１０】図１０は、基準電圧には不感応であるシングル・エンド・アナログ電圧出力を生成する差動比較器の模式図である。
【図１１】図１１は、はんだ接合網の出力における電圧信号のグラフである。
【図１２】図１２は、増幅検出器の出力における電圧信号のグラフである。
【図１３】図１３は、差動増幅器の出力における電圧信号のグラフである。
【図１４】図１４は、レベル・シフタの出力における電圧信号のグラフである。
【図１５】図１５は、差動比較器の出力における電圧信号のグラフである。
【図１６】図１６は、出力バッファの出力における電圧信号のグラフである。
【図１７】図１７は、検出器が出力する異常信号および開放論理信号のプロットである。
【発明を実施するための形態】
【００２０】
本発明は、現場における実際の動作デバイスおよびパッケージ上におけるはんだ接合網内の現場不良または不良の前触れを検出するための低電力回路および方法を提供する。この回路は、現場における実際の動作デバイスおよびパッケージ内のＰＷＢ上にある回路接続への内部および外部はんだ接合接続を通じて、ＦＰＧＡまたはマイクロコントローラの第の内側にあるロジックから定められるはんだ接合網における不良を検出することができる。監視用に選択したはんだ接合網において検出した不良または前触れは、ＰＷＢ上またはＰＷＢ間におけるパッケージ内のその他の動作はんだ接合網の完全性の指標となる。
【００２１】
これを遂行するには、最初に、監視用に指定したはんだ接合網の一方側を、定常状態成分およびノイズを含む低電圧に保持する。その際、ダイ上のライト・ロジック出力バッファをしかるべくローに引き下げる。ＦＰＧＡＩ／Ｏポートに用いられるバッファのように、トランジスタ出力バッファの定常状態低電圧（電圧−低）間には大きなばらつきがある。デバイスＡの出力バッファは、負荷電流が２．５ｍＡの場合、３２０ｍＶであっても、デバイスＢの出力バッファは、同じ負荷電流においても、１００ｍＶとなる場合もあり得る。更に、引き下げた出力バッファの電圧−低は、通例、負荷電流に直接比例する。例えば、デバイスＡの出力バッファの負荷電流を２．５ｍＡから１００μＡに低下させると、２５対１の低下となり、電圧−低も同様に、３２０ｍＶから１２．８ｍＶに低下する。デバイスＢについては、電圧−低は、１００ｍＶから４ｍＶに低下する（２５：１の低下）。
【００２２】
電圧−低の差（３２０ｍＶに対して２ｍＶ）は、はんだ接合網に取り付ける検出器においては、いずれにおいてもその設計において考慮しなければならない。この場合、低電圧は既知の範囲内ではあるが、その範囲内では未定である。可能な解決策の１つは、複数の検出器を設計し用いることであり、各実施形態を特定の動作点における特定のデバイス集合に合わせて調整する。第２の可能な解決策は、特定のデバイスおよび動作点に合わせて「調整」した検出器を設けることである。第３の可能な解決策は、最近発行された米国特許第７，１９６，２９４号に記載されているように、監視している電圧が基準電圧以上になるまでは検出器がオンにならないように、固定基準電圧を用いることである。固定基準電圧は、検出器によって強要される負荷電圧に対して、電子デバイスの集合およびそれらの出力バッファの、少なくとも、ノイズを含む最大電圧−低としなければならない。これは、はんだ接合網における不良を検出するためには、単純で効果的な回路である。しかしながら、網の抵抗の小さな変化を検出するために必要な負荷電流は、抵抗変化による信号電圧が最大電圧−低を超過することを補償するためには、比較的高くなる。その結果、検出回路は比較的高電力となり、例えば、監視するピンが８本の場合、４０ｍｗを超えてしまう。
【００２３】
本発明は、低電圧には不感応な、現場設置の動作デバイスの現場検出回路および方法を提供する。結果的に、負荷電流量は、ノイズに対して適当な余裕を設けることができる程度であればよい。例えば、同じ検出感度を得るためには、電流検出システムは１００から１５０μＡだけで済み、一方７，１９６，２９４特許の回路では、最大低電圧の検出を確保するためには２．５ｍＡが必要となり、少なくとも１５対１の低下となり、かなりの電力節約となる。その結果、検出回路は低電力となる。例えば、TSMC American Semiconductorの０．２５ミクロン・プロセス・ノードでは、検出回路のシミュレーションから、多くても５．２ｍｗ、通常は４ｍＷ、そして監視するピンが８本の典型的なパッケージでは２．８ｍｗという低い推定値が得られた。ＴＳＭＣ  ＩＢＭの０．１３ミクロン・プロセス・ノードについてのシミュレーションでは、電力定格が約半分に低下する。反面、電力検出回路は余分な回路を含むという犠牲を払うことになる。
【００２４】
図４を参照すると、各監視はんだ接合網が、記号９０で表されており、はんだ接合不良検出器１００に接続されている。ＰＷＢ上の外部機械的接続に対する、ＦＰＧＡまたはマイクロコントローラのようなディジタル電子パッケージにおけるダイ上の内部機械的接続にまで及ぶはんだ接合網の場合、記号９０は少なくとも図２に示すライト・ロジック出力バッファ５０、Ｉ／Ｏパッド５４、配線５６、内部接続５８、内部はんだボール２０、ビア３６、ボール制限メタルルジ２４、外部はんだボール２６、および金属ランド２８を表す。パッケージの内部または外部の網には、余分な接続が含まれてもよい。また、記号９０はＰＷＢ上の網またはＰＷＢ間の網も表すことができる。はんだ接合網９０は、一方側９２においてロー（Ｖｌｏｗ）に引き下げられると、その有効抵抗は、低電圧およびはんだ接合網９０を通過する負荷電流に応じて、約２０から３００オームとなる。この有効抵抗の内、数ミリオームの抵抗のみが良好なはんだ接合接続に寄与するに過ぎない。
【００２５】
網における異常(fault)自体は、抵抗増加となって現れる。開放不良(failure)は、比較的長く大きな抵抗の増大となって現れる。検出器は、出力９４および９６において、それぞれFAULT論理信号およびOPEN論理信号を、パッケージにおけるその他の動作はんだ接合網９１の完全性の指標として切り換える。検出器は、基準動作および基準電源電圧、ならびに監視する網毎の基準／最大電力消費に合わせて設計されている。検出器は、規定した最少量、例えば、１００オームよりも大きな抵抗増大が生じたときに、FAULT論理信号を発生することを保証するように設計されている。この規定量は、負荷電流つまり電力消費の増大を犠牲にすれば、約１オームまで任意に小さくすることもできる。検出器は、もっと小さな抵抗増大、例えば、２０オームよりも大きな増大に対して、FAULT論理信号を発生することもできる。これらのFAULT信号は、擬陽性ではなく、たとえ小さくても、網における異常の真の指標であることを注記するのは重要である。異常に起因しない網抵抗の変動は非常に小さく（＜１オーム）擬陽性を誘起しない。また、検出器は、抵抗の増大および異常の持続期間の組み合わせによって、規定量よりも高い電圧、例えば、１／２Ｖｄｄが生成されたときに、OPEN論理信号を発生してバッファを切り換えることを保証するように設計されている。例えば、検出器は、１０キロオームよりも大きく、１５マイクロ秒よりも長い持続期間の異常を検出するように設計することができる。
【００２６】
はんだ接合不良検出器１００は、負荷電流Ｉｌｏａｄをはんだ接合網に給電してアナログ出力電圧Ｖｏｕｔおよびアナログ基準電圧Ｖｒｅｆを発生する増幅検出器１０２と、ＶｏｕｔをＶｒｅｆと比較して出力９４においてFAULT論理信号ＶＦを切り換える比較器１０４と、Ｖｒｅｆに応答して出力９６においてOPEN論理信号Ｖ０を切り換える出力バッファ１０６とを含む。FAULT論理信号は、非常に短く、非常に小さい抵抗異常または永続的な大きな抵抗異常であっても、はんだ接合網９０におけるいかなる異常の発生をも示す。OPEN論理信号は、永続的な大きい抵抗異常の発生を示す。更に、OPEN論理信号は、ほぼ開放異常の持続期間だけ、オンに切り替わったままとなっている。
【００２７】
増幅検出器１０２は、はんだ接合網９０の他方側に一定負荷電流Ｉｌｏａｄを給電する電流源１０８と、網上の電圧ＶＳＪＮを増幅してアナログ出力信号Ｖｏｕｔを生成する増幅器１１２と、出力電圧を濾波してアナログ基準電圧Ｖｒｅｆを生成するフィルタ１１４とを含む。フィルタ１１４は、あらゆる信号またはノイズ成分を除去し、Ｖｌｏｗの増幅定常状態成分を残す。増幅器１１２は、動作し所望利得を与えるためにはドレイン電流ＩＤを必要とする。この機能構成図に示すように、ＩｌｏａｄおよびＩＤは、おおまかには同じ値の別個の電流である。その結果、全電流つまり電力消費はこの２つの電流によって決定されることになる。以下で説明するが、好適な実施形態では、増幅器１１２は、負荷電流に直列に設けられたゲート接地トランジスタであり、こうして別個の電流の必要性を排除し、更に電力消費を削減する。
【００２８】
ＶｒｅｆはＶｏｕｔの実際の定常状態成分に追従し、ＶｏｕｔはＶｌｏｗに感応するので、検出回路は、所与のパッケージ、ピン、または負荷電流に対して、Ｖｌｏｗの特定の値には不感応である。その結果、Ｉｌｏａｄは、網における異常によって、Ｖｌｏｗのノイズに対して設計されたしきい値よりも大きな適当な初期ノイズ・マージンがある信号電圧を１１０において生成するのに十分な大きさであればよい。この回路を設計するために、検出されることを保証する異常に対する最少抵抗変化量を定めなければならない。例えば、ノイズしきい値が２．５ｍｖであるとすると、１００オームの異常によって負荷電流が５０マイクロ・アンペアになると、５ｍｖの信号が生じて、２：１の初期ＳＮＲが得られる。先に論じたように、網における異常が小さくなると、検出される場合もされない場合もある。比較器１０４を信頼性高く切り換えるためには、信号を増幅してＳＮＲを高める必要がある。増幅器１１２は、信号およびノイズを増幅する小信号利得と、網上の定常状態電圧を増幅する大信号利得とを備えている。例えば、増幅器は、３０の基準小信号利得を与える。増幅器は、その非線形領域において動作するようにしかるべくバイアスされているので、信号の実際の利得はノイズの利得よりも大きくなり、これによって増幅器の出力におけるＳＮＲを、例えば、３：１に向上させる。本例では、Ｖｏｕｔの増幅信号成分は１５０ｍｖであり、増幅ノイズ成分は５０ｍｖとすることができる。フィルタ１１４は、Ｖｏｕｔから信号成分およびノイズ成分双方を除去し、増幅した定常状態成分のみをＶｒｅｆとして残す。
【００２９】
比較器１０４は、差動比較器１１６を含む。差動比較器１１６は、アナログ出力電圧および基準電圧を差動的に増幅して、シングル・エンド・アナログ電圧Ｖｃｏｍｐを生成する。Ｖｃｏｍｐは、出力バッファ１１８を切り換えて、監視はんだ接合網に対してFAULT論理信号ＶＦを、他のはんだ接合網の完全性の指標として生成する。差動比較器１１６は、付加的な小信号利得を与え、ＶｃｏｍｐのＳＮＲを更に向上させるようにバイアスされていることが好ましい。増幅器１１２および１１６の負荷電流および小信号利得の値は、少なくとも規定の最少量の抵抗増大となって現れる異常があれば、そのいずれもが出力バッファ１１８を切り換えるのに十分な大きさであるＶｃｏｍｐの値を生成することを保証し、更に異常が全くない場合、ノイズに対して設計したしきい値が、出力バッファを切り換える程大きくならないように設計されている。更に小さい異常の場合、FAULT信号を出力してもしなくてもよい。バッファは、通例、その電源電圧Ｖｄｄの約半分において切り替わる。例えば、出力バッファ１１８への電源電圧Ｖｄｄが３ボルトで、バッファへのＳＮＲが６：１であると仮定する。最小異常によって２．５Ｖの信号が生じた場合、２．５Ｖ＞１．５Ｖであるので、FAULT論理信号はハイに切り替わり、異常の発生を示す。逆に、ＳＮＲが６：１であり、ノイズが０．５Ｖ未満であると、FAULT論理信号は切り替わらず、したがって擬陽性を生じない。この例では、５０または６０オームの異常では、バッファのFAULT論理信号をハイに切り換えても切り換えなくてもよい。
【００３０】
はんだ接合異常検出器１００において、図４に示した形式の「縮小」比較回路１０４および図７に示した形式の「最大」比較回路１２０双方について、更に詳しく説明する。最大回路の方が低い電力でＳＮＲの向上が得られるが、余分な入力段回路が必要となる。説明する実施形態では、検出器およびはんだ接合網が共有する高電源電圧Ｖｄｄは正電圧であり、低電源電圧Ｖｓｓは接地基準電位である。
【００３１】
同じ検出回路技術および動作原理は、高電源Ｖｄｄを接地基準電位に保持し、低電源Ｖｓｓを負電圧とする、相補的な検出器の形態にも該当する。この構成では、Ｎ−チャネル入力をＰ−チャネル入力に、そしてその逆に変更する。Ｎ−チャネル能動負荷（ダイオード接続したトランジスタ）をＰ−チャネル能動負荷に、そしてその逆に変更し、Ｎ−チャネル・カレント・ミラーをＰ−チャネル・カレント・ミラーに変更し、正ＤＣレベルは負ＤＣレベルとなり、正に向かうパルスを負に向かうパルスに、そしてその逆に変更する。
【００３２】
輸送中または格納中のミサイルが典型的な事例であるが、電源を切っているＦＰＧＡのようなディジタル電子パッケージにおけるはんだ接合異常を検出するために、相補検出器を用いることができる。動作ＦＰＧＡのＩ／Ｏポートの全ては少なくとも１種類の静電的静電気放電（ＥＳＤ）保護回路、人体モデル（ＨＢＭ）を内蔵する。最新のＦＰＧＡでは、特に１３０ｎｍ以下のＣＭＯＳプロセス・ノードを用いて製造するものでは、第２ＥＳＤ保護回路、電荷デバイス・モデル（ＤＣＭ：Charge Device Model）を含む。これらの双方のいずれにとっても最も慣例的なＥＳＤ保護回路は、逆バイアス保護ダイオードを採用している。図２におけるダイオード６４および６２によって示されるように、接地とポートとの間に１つ以上のダイオードがあり、カソードがポート接続側となっている。Ｖｄｄとポートとの間に１つ以上のダイオードがあり、カソードがＶＤＤ接続側となっている。したがって、電源を遮断し負電圧がかかると、電流は接地から１つ以上のダイオードを通過して流れ、ポートから出て、負のＩｌｏａｄ電流が流れる経路を設ける。
【００３３】
図５に示すように、増幅検出器１０２は、増幅を行うゲート接地トランジスタ１２２を含む。負荷電流Ｉｌｏａｄは、このトランジスタを通過して、はんだ接合網９０に流入する。ゲート接地トランジスタは、そのドレイン端子にアナログ出力電圧Ｖｏｕｔを生成する。フィルタ１１４が、ドレイン端子およびゲート端子の間に接続されており、トランジスタにバイアスをかけ、更に基準電圧Ｖｒｅｆを生成する。この手法により、増幅器に給電する必要があったはずの別個のドレイン電流を不要となる。増幅器が電流源１０８とはんだ接合網との間に接続されていないので、総電流および電力消費が削減される。
【００３４】
はんだ接合網９０の出力ピンは、図２におけるＩ／Ｏポート５０の出力バッファ５０をしかるべくローに引き下げることによって、ダイ上の低電圧に保持されている。はんだ接合網の低電圧は、配線を経由して増幅検出器１０２の入力１２４に接続され、トランジスタ１２２のソース端子１２６に達する。カレント・ミラー１２８は、定電流シンク１３０とダイオード接続トランジスタ１３１とを含む。ダイオード接続トランジスタ１３１は、トランジスタ１３２にバイアスをかけ、定電流シンクと同じ電流量を引き出し、低い値の一定負荷電流Ｉｌｏａｄを供給する(source)。この定電流は、トランジスタ１２２を通過して、大値分流抵抗器１３４とはんだ接合網９０の有効低値抵抗とを含む並列回路に流入する。分流抵抗は、トランジスタ１２２をバイアスし「開放」異常を検出するためにが含まれることが相応しいが、「異常」検出のためには必要ではない。はんだ接合網において抵抗スパイクが発生した場合、抵抗スパイクを流れる定電流が、入力１２４において電圧変化を引き起こす。例えば、５０μＡという低値の定電流が、はんだ接合網９０において１００Ωの有効抵抗スパイクを通過すると、その結果、トランジスタ１２２のソース端子１２６に、約５ｍＶの非常に小さい変化が生ずる。
【００３５】
入力１２４における、例えば、５ｍＶのような小さな電圧変化は、比較器または論理ゲートにおけるターン・オフまたはターン・オン状態を変化させるには不十分であるので、入力１２４における小さな電圧変化は増幅しなければならない。はんだ接合網９０の有効抵抗は、トランジスタ１２２の共通ゲート構成の供給回路(source circuit)にあるので、入力１２２における電圧スパイクを増幅する。この小さな電圧変化に、トランジスタ１２２のドレイン端子１３６の有効負荷抵抗の値にトランジスタ１２２の伝達コンダクタンスを掛けた値を乗算する。有効負荷抵抗は、抵抗器１４０、トランジスタ１３２の出力抵抗、およびトランジスタ１２２の出力抵抗の並列の組み合わせによっておおまかに決まる。ＡＣでは、トランジスタの出力抵抗が、メガオームの範囲で、非常に大きいと仮定すると、負荷抵抗は抵抗器１４０の抵抗よりも多少小さくなる。ＤＣでは、キャパシタ１４２は事実上開放なので、大信号出力抵抗は、トランジスタの出力抵抗の並列の組み合わせとなる。この小信号利得、およびゲート接地トランジスタにかけるバイアスによって決定される大信号利得から、トランジスタのドレイン端子１３６においてアナログ出力電圧Ｖｏｕｔが発生する。アナログ出力信号Ｖｏｕｔは、出力１３８における増幅定常状態信号成分（網異常）およびノイズ成分を含む。増幅した定常状態成分は、はんだ接合網の他方側における低電圧に感応する。
【００３６】
抵抗器１４０およびキャパシタ１４２は、トランジスタ１２２のドレイン端子１３６からゲート端子１４４までの濾波後のフィードバック回路を定める。このフィードバック回路は、トランジスタ１２２にバイアスをかけ、出力１４６において基準電圧Ｖｒｅｆを生成する。濾波フィードバックによって、Ｖｒｅｆは、Ｖｏｕｔの定常状態電圧レベルに等しい定常状態電圧を有することになり、入力１２４における定常状態低電圧の緩やかな変化は、ＶｏｕｔおよびＶｒｅｆ双方の定常状態電圧の緩やかな変化となる。こうして、自動調節電圧基準が得られる。抵抗器１４０の回路値、電流源１３０のバイアシング回路の値、ならびにトランジスタ１２２、１３１、および１３２の幅および長さは、１００オーム（以下）というような低い抵抗変化や開放というような高い抵抗変化によって生ずる電圧変化に対して、２００μＡよりも低く通例１００から１５０μＡの定電流を用いて、検出器が応答するように設計されている。ノイズおよび不良による混乱も増幅されるが、ノイズ抑制が行われる。何故なら、出力信号対ノイズ比が２未満から約３に、非線形小信号利得によって増大するからである。
【００３７】
抵抗器１３４は、オームの１０００ｓの１０ｓの高値分流抵抗である。はんだ接合網９０の有効抵抗が非常に高くなったとすると、トランジスタ１２２のソースにおけるこの時点では非常に高い抵抗を通過する電流によって、出力１４６における定常状態電圧値が、長期継続、高値抵抗を事実上の開放回路状態として検出するために用いることができる程に高くなる。図４におけるディジタル出力バッファ１０６は、事実上開放しているはんだ接合の検出を通知するために用いられる。増幅検出器１０２は、低値一定電流１３８、高電源Ｖｄｄ、および接地基準として示されている低電源Ｖｓｓを有する。
【００３８】
図６ａから図６ｄまでは、４つの異なる網異常の場合についてシミュレーションしたときの、はんだ接合網電圧信号１５０、ドレイン（Ｖｏｕｔ）電圧信号１５２、ゲート（Ｖｒｅｆ）電圧信号１５４、異常電圧信号１５６、および開放電圧信号１５８のプロットである。４つの場合とは、短／小（１μ秒、１００オーム）、長／小（１００μ秒、１００オーム）、短／大（１μ秒、開放）、および長／大（１００μ秒、開放）である。図６ａに示すように、短／小異常によって、１．２５Ｖのバイアス点と比較して数ｍｖという、殆ど検出不可能な上昇が網電圧１５０に生ずる。この異常を増幅すると、ドレイン端末においてＶｏｕｔ１５２の上昇となって現れる。これをフィルタの時定数で放出する。Ｖｒｅｆは、実際には上昇するが、この上昇は短／短異常では気付かれない。ＶｏｕｔおよびＶｒｅｆ１５４間の差によって、異常論理電圧１５６がハイに切り替わる。この差が過度に小さくなると、電圧１５６は再度ローに切り替わる。Ｖｒｅｆは本質的に不変であるので、開放論理電圧１５８はローのまま変化しない。図６ｂおよび図６ｃに示すように、電圧応答および出力は、長／小異常および短／大異常については同様である。図６ｄに示すように、長／大異常では、網電圧１５０に別個のスパイクが発生し、異常の持続期間にわたって増大し続ける（ＲＦフィルタを充電する）。ドレイン電圧Ｖｏｕｔ１５２も同様にスパイクして、異常論理電圧１５６をハイに切り換える。異常の大きさおよび持続期間のために、抵抗変化は定常状態成分として現れ始める。ゲート電圧Ｖｒｅｆ１５４は、その異常の持続期間の間、充電されて大きくなる。Ｖｒｅｆが１／２Ｖｄｄ（この例では１．５Ｖ）に到達すると、開放論理電圧１５８がハイに切り替わる。開放論理電圧１５８は、Ｖｒｅｆが非異常定常状態レベルに戻るまで、ハイに留まる。異常の開始からはずれるが、「開放」論理信号の持続期間は「開放」異常の持続期間に近似する。
【００３９】
前述のように、はんだ接合異常検出器の性能は、比較器において信号コンディショニングを行う入力段を追加することによって、改善することができ、電力消費を削減することができる。「最大回路」の比較器１２０は、差動増幅器１７０とレベル・シフタ１７２とを含む。差動増幅器は、出力電圧Ｖｏｕｔおよび基準電圧Ｖｒｅｆを差動的に増幅し、増幅した信号および増幅したノイズが、固定の定常状態電圧に重畳するようにする。定常状態電圧は、増幅器のバイアス状態によって決定され、はんだ接合網における低電圧入力には不感応である。この段の出力は差動信号であり、この差動信号においては、正信号Ｖ＋が固定定常状態電圧上に重畳しており、負信号Ｖ−が固定定常状態電圧上に重畳している。差動増幅器の使用によって、網上の低電圧には不感応な、信頼性の高い定常状態電圧即ちバイアスを、差動比較器１１６の中に確立する。このバイアス点は、ＳＮＲを向上させるために、ノイズに比較して信号電圧の所望の非線形増幅が行われるように選択する。レベル・シフト段１７２は、差動増幅段の出力Ｖ＋またはＶ−の一方のレベルを、例えば、差動比較器への入力Ｖ＋（shift）およびＶ−に対してノイズに設計したしきい値だけシフトする。その結果、差動比較器１１６はノイズを相殺することにより、更にＳＮＲが向上する。負荷電流を更に小さくすることができ、同一の性能または一層高い性能が得られるという利点がある。あるいは、レベル・シフト段は、差動増幅器の前に位置付けてもよいが、信号およびノイズの振幅のため、こちらの方が難しい。あるいは、差動増幅器１７０は、レベル・シフタなしで用いてもよい。
【００４０】
図８に示すように、典型的な差動増幅器１７０は、ダイオード接続に接続されている入力トランジスタ１８０および１８２と、Ｖｄｄに接続されている電流源負荷トランジスタ１８４および１８６とを含む。接地基準に接続されている低値定電流シンク１８８が、電流を増幅器に供給する。電圧ＶｏｕｔおよびＶｒｅｆは、それぞれ、入力１９０および１９２に印加される。Ｖｏｕｔの小信号部分（信号およびノイズ）を増幅し反転して出力信号Ｖ−を、更に増幅して出力信号Ｖ＋を、それぞれ、出力９４および１９６に生成する。これら双方の信号は、増幅器のバイアス状態によって決定される固定定常状態電圧上に重畳する。ＳＮＲ比は、例えば、３から４に増加し、定常状態電圧は上昇するため、小信号成分は、はんだ接合網に印加する定電圧の定常状態成分の正確な値には感応し難くなる。
【００４１】
図９を参照すると、差動増幅器１１０からの非反転信号Ｖ＋は、入力２００においてレベル・シフタ１７２に入力され、出力２０２において更に低い定常状態電圧レベルＶ＋（shift）にシフトされる。シフトされた信号は、自己調節した浮動電圧基準であり、差動比較器１１６に入力される。電圧レベルが浮動するのは、Ｖｏｕｔの定常状態電圧レベルとは無関係に、常に同じ大きさだけシフトされるからである。このレベル・シフトによって、比較器１１６は差動入力Ｖ−およびＶ＋（shift）上のノイズを抑制する。電圧シフトの大きさは、抵抗器２０４の値とトランジスタ２０６および２０８を通過する電流の大きさによって決まる。電流の大きさは、トランジスタ２１０で構成されるカレント・ミラー、バイアス電流２１２、および電源Ｖｄｄと接地との間に接続されているトランジスタ２１４によって設定する。電圧シフトの大きさは、ノイズ用に設計したしきい値(designed for noise threshold)にほぼ等しくなるように（回路においてこの点に増幅した場合に）、しかるべく設計されている。例えば、入力１２４におけるはんだ接合網上の２．５ｍＶのノイズを７５ｍｖのノイズに増幅して、差動比較器に入力する。レベル・シフトを行うためには、他の回路構成を用いることもできる。
【００４２】
図１０を参照すると、差動比較器１１６は、二段演算トランス・コンダクタンス増幅器（ＯＴＡ）として構成されており、入力２２０および２２２におけるそれぞれの電圧Ｖ−およびＶ＋（shift）を比較して、出力２２４にシングル・エンド増幅アナログ信号Ｖｃｏｍｐを出力する。第１段は差動入力、シングル・エンド出力増幅器であり、入力トランジスタ２２６および２２８、ダイオード接続の電流源負荷トランジスタ２３０および２３２、ならびに電流シンク・トランジスタ２３４で構成されている。第２段は、共通ソース出力増幅器であり、トランジスタ２３６および電流シンク・トランジスタ２３８で構成されている。定電流源２４０およびトランジスタ２４２を含む定電流シンクが、双方の段に電流を供給する。ＶおよびＶ＋（shift）間の差を増幅し、正のパルス電圧信号Ｖｃｏｍｐとして出力する。信号対ノイズ比は、例えば、入力２２０および２２０上における約４から、出力２２４上における１６以上に増大する。
【００４３】
ディジタル出力バッファ１０６および１１８は、２つのＣＭＯＳインバータ副回路によって構成することが適している。第１ＣＭＯＳインバータは、差動増幅器を出力トランス・コンダクタンス増幅器から演算増幅器に変換する。第２ＣＭＯＳインバータは、演算増幅器からのアナログ出力をディジタル出力ＶＦまたはＶ０に変換し、信号対ノイズ比は６０００以上となる。ＣＭＯＳインバータは、１対のトランジスタを含み、反転出力がＶｄｄおよび接地基準の間に直列に接続されている。
【００４４】
「最大」比較器を含むはんだ接合検出器の各段において発生したアナログ電圧および論理信号を、２００オーム、０．１マイクロ秒の（小／短）異常の場合について、図１１から図１６に示す。はんだ接合網の電圧ＶＳＪＮ２５０の定常状態電圧２５２は１６０ｍＶであり、振幅のノイズ摂動２５４および２５６は２．５ｍＶであり、振幅のはんだ接合不良(failure)摂動２５８は、負荷電流が５０μＡの場合５マイクロ秒の時点で１０ｍＶとなる。定常状態電圧２５２は、ＦＰＧＡのライト・ロジック出力バッファのような網の他方側に定電圧を印加する回路、および負荷電流の関数である。この定常状態成分は、ここに示す１６０ｍＶよりも遥かに高い電圧から数ｍＶまたは接地電位までの範囲を取る場合もあり、検出器の性能や電力消費にはさほど影響を及ぼさない。
【００４５】
図１２に示すように、増幅検出器は、ＶＳＪＮ２５０を増幅し濾波して、増幅アナログ出力電圧Ｖｏｕｔ２６０および基準電圧Ｖｒｅｆ２６２を生成する。Ｖｏｕｔは、網低電圧および検出器のバイアス状態の関数である約０．５１の定常状態成分２６４と、増幅ノイズ摂動２６６および２６８と、増幅信号２７０とを含む。この信号は、１０ｍＶから３３４ｍＶに、約３０倍に増幅されている。ノイズはいくらか少な目に増幅されており、ＳＮＲは４よりも多少大きめに増大する。Ｖｒｅｆは、Ｖｏｕｔの定常状態成分のみを有する。
【００４６】
図１３に示すように、差動増幅器はＶｏｕｔおよびＶｒｅｆを差動的に増幅して、正パルス電圧信号Ｖ＋２７２および負パルス電圧信号Ｖ−２７４を生成する。これらは、固定バイアス電圧２７６に重畳する。固定バイアス電圧２７６は、網低電圧には不感応であり、差動増幅器への０．５Ｖと比較して、約２．３７Ｖに増大することが好ましい。正パルスは約４０５ｍＶであり、負パルスは約２４５ｍＶである。差動増幅器は、ＳＮＲを約２から３以上に向上させる。図１４に示すように、レベル・シフタは、負パルス電圧信号２７４に対して固定量Ｖｓｈｉｆｔだけ、正パルス電圧信号２７２を下方にレベル・シフトしている。固定量は、ノイズ用に設計したしきい値に等しいことが適しており、この例では、このしきい値は実際のノイズの約１６０ｍＶとほぼ一致する。
【００４７】
図１５に示すように、差動比較器は、正および負パルス信号を差動的に比較し増幅して、シングル・エンド・アナログ電圧信号Ｖｃｏｍｐ２８０を生成する。シングル・エンド・アナログ電圧信号Ｖｃｏｍｐ２８０は、信号成分２８２（網不良）ならびにノイズ成分２８４および２８６を含む。信号成分２８２は約２．８Ｖであり、ノイズ成分は、ＳＮＲが約１０の場合、約０．２８Ｖ未満となる。ＳＮＲは、レベル・シフタによって備えられるノイズ相殺によって１だけ向上し、差動増幅器が供給する固定定常状態電圧を差動比較器に入力することによって２だけ向上する。既に論じたように、増幅段はその非線形領域において動作して、信号成分に与える利得を増大させ、ノイズに与える利得を減少させるようにバイアスすることが好ましい。信頼性高くＳＮＲを向上させる要点は、段に入力する定常状態電圧を固定することである。
【００４８】
図１６を参照すると、出力バッファが発生した異常論理信号２９０は、異常の発生までロー状態２９２に留まっており、異常の発生時にハイ状態２９４に切り替わる。ノイズ摂動は、大きさが２．９９ボルトの不良摂動と比較して、その大きさが１ｍＶ未満に抑制されている。
【００４９】
図１７を参照すると、網において大／長（開放、３１０マイクロ秒）の異常が０マイクロ秒に発生する。FAULT論理信号３００は、数マイクロ秒以内にハイに切り替わり、異常の発生を示して、５０マイクロ秒の時点で終了する。OPEN論理信号３０２は、約２０マイクロ秒においてハイに切り替わり、開放異常の発生を示し、開放異常が終わるまでオフになり始まらない。FAULTおよびOPEN論理信号双方の使用によって、一過性の不良および長期継続高値抵抗不良双方に、常時対応することが可能となる。検出回路を修正することもでき、あるいは追加の検出回路を設けて、短／小、短／大、または長／小というような他の異常の特定的な発生を検出することもできる。この場合も、本発明の範囲から逸脱することにはならない。
【００５０】
以上、本発明の例示的な実施形態についていくつか示し説明したが、当業者には多数の変形や代替実施形態が想起されよう。このような変形や代替実施形態も想定しており、添付した特許請求の範囲において規定する本発明の主旨および範囲から逸脱することなく実施することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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