(57)【要約】  応力印加電界効果トランジスタ（４０）およびその製造方法が提供される。前記電界効果トランジスタ（４０）は、シリコン基板（４４）を有し、前記シリコン基板を覆うゲート絶縁物（５４）を有する。前記ゲート絶縁物をゲート電極（６２）が覆っており、前記ゲート電極の下の前記シリコン基板内にチャネル領域（６８）を画定する。前記シリコン基板に第１の厚さの第１のシリコンゲルマニウム領域（７６）が埋め込まれており、前記チャネル領域と接している。前記シリコン基板には、前記第１の厚さよりも厚い第２の厚さを有し、前記チャネル領域から離れている第２のシリコンゲルマニウム領域（８２）も埋め込まれている。
2010505267.tif 000002
【特許請求の範囲】
【請求項１】
応力印加電界効果トランジスタ［４０］であって、
シリコン基板［４４］と、
前記シリコン基板を覆うゲート絶縁物［５４］と、
前記ゲート絶縁物を覆うゲート電極［６２］と、
前記シリコン基板内に存在し、前記ゲート電極の下にあるチャネル領域［６８］と、
前記チャネル領域と接している第１の厚みの第１の埋め込みシリコンゲルマニウム領域［７６］と、
前記第１の厚みよりも厚い第２の厚みを有し、前記チャネル領域から離れている第２の埋め込みシリコンゲルマニウム領域［８２］と、を有する応力印加電界効果トランジスタ。
【請求項２】
前記第１の埋め込みシリコンゲルマニウム領域［７６］は、ドープされていないシリコンゲルマニウムのエピタキシャル成長層を含む請求項１に記載の応力印加電界効果トランジスタ。
【請求項３】
前記第２の埋め込みシリコンゲルマニウム領域［８２］は、不純物がドープされたシリコンゲルマニウムのエピタキシャル成長層を含む請求項２に記載の応力印加電界効果トランジスタ。
【請求項４】
単結晶シリコン基板［４４］が含まれる応力印加電界効果トランジスタ［４０］の製造方法であって、
前記ゲート電極の下にある前記シリコン基板内にチャネル領域［６８］を画定するゲート電極［６２］を形成するために、前記シリコン基板の上を覆う多結晶シリコンの層［５８］を堆積してパターニングするステップと、
前記ゲート電極を覆う第１のスペーサ形成材料の層［７０］を堆積するステップと、
前記ゲート電極に第１の側壁スペーサ［７２］を形成するために、前記第１の層を異方性エッチングするステップと、
前記ゲート電極および前記側壁スペーサをエッチングマスクとして使用して、前記シリコン基板に第１の凹部［７４］をエッチングにより形成するステップと、
前記第１の凹部に第１の埋め込みシリコンゲルマニウム層［７６］をエピタキシャル成長させるステップと、
前記第１の側壁スペーサに第２の側壁スペーサ［７８］を形成するステップと、
前記ゲート電極および前記第２の側壁スペーサをエッチングマスクとして使用して、前記シリコン基板に第２の凹部［８０］をエッチングにより形成するステップと、
前記第２の凹部に第２の埋め込みシリコンゲルマニウム層［８２］をエピタキシャル成長させるステップと、
前記ゲート電極および前記第２の埋め込みシリコンゲルマニウム層への電気的コンタクト［９６，９７，９８］を形成するステップとを含む方法。
【請求項５】
第１の埋め込みシリコンゲルマニウム層［７６］をエピタキシャル成長させる前記ステップは、第１のドープされていない埋め込みシリコンゲルマニウム層をエピタキシャル成長させるステップを含み、第２の埋め込みシリコンゲルマニウム層［８２］をエピタキシャル成長させる前記ステップは、不純物がドープされた埋め込みシリコンゲルマニウム層をエピタキシャル成長させるステップを含む、請求項４に記載の方法。
【請求項６】
第１の埋め込みシリコンゲルマニウム層［７６］をエピタキシャル成長させる前記ステップは、前記チャネル領域と接する第１の埋め込みシリコンゲルマニウム層をエピタキシャル成長させるステップを含む、請求項４に記載の方法。
【請求項７】
第２の埋め込みシリコンゲルマニウム層［８２］をエピタキシャル成長させる前記ステップは、前記チャネル領域から離れている埋め込みシリコンゲルマニウム層をエピタキシャル成長させるステップを含む、請求項６に記載の方法。
【請求項８】
第１の埋め込みシリコンゲルマニウム層［７６］をエピタキシャル成長させる前記ステップは、第１の厚さの第１の埋め込みシリコンゲルマニウム層をエピタキシャル成長させるステップを含み、第２の埋め込みシリコンゲルマニウム層［８２］をエピタキシャル成長させる前記ステップは、前記第１の厚さよりも厚い第２の厚さのシリコンゲルマニウム層をエピタキシャル成長させるステップを含む、請求項４に記載の方法。
【請求項９】
応力印加電界効果トランジスタ［４０，１４０］の製造方法であって、
シリコン基板［４８］上の絶縁物の層［４６］上にシリコンの層［４４］を有するシリコンオンインシュレータ基板［４２］を作製するステップと、
前記シリコンの層を覆うゲート電極［６２］を形成するステップと、
前記シリコン層に埋め込まれ、前記ゲート電極と整合されている第１のドープされていないシリコンゲルマニウム層［７６，１８２］をエピタキシャル成長させるステップと、
前記シリコン層に埋め込まれ、前記ゲート電極から離れている第２の不純物ドープされたシリコンゲルマニウム層［８２，１７６］をエピタキシャル成長させるステップとを含む方法。
【請求項１０】
第１のドープされていないシリコンゲルマニウム層［１８２］をエピタキシャル成長させる前記ステップは、前記シリコン層と前記第２の不純物ドープされたシリコンゲルマニウム層［１７６］の一部とに埋め込まれた、第１のドープされていないシリコンゲルマニウム層をエピタキシャル成長させるステップを含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、応力印加電界効果トランジスタおよびその製造方法に関し、より詳細には、埋め込みシリコンゲルマニウム応力印加電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
今日の集積回路（ＩＣ）の大半は、複数の相互接続された電界効果トランジスタ（ＦＥＴ）（酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または単にＭＯＳトランジスタとも呼ばれる）を使用して実装されているＦＥＴは、制御電極としてのゲート電極と、離れて設けられており、この間を電流が流れることができるソース電極およびドレイン電極を有する。ゲート電極に印加される制御電圧が、ソース電極とドレイン電極間のチャネルを流れる電流を制御する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＦＥＴのゲインは、一般に、相互コンダクタンス（ｇｍ）によって定義されており、トランジスタチャネルにおける多数キャリアの移動度に比例する。ＭＯＳトランジスタの電流容量（current carrying capacity）は、相互コンダクタンスに、チャネルの幅をチャネルの長さで除した値を掛けた値（ｇｍＷ／ｌ）に比例する。ＦＥＴは、一般に、（１００）の結晶表面配向を有するシリコン基板に製造され、これはシリコン技術で通常行われている。この配向や多くの他の配向においては、チャネルに長手方向の圧縮応力を印加することによって、Ｐ−チャネルＦＥＴ（ＰＦＥＴ）の多数キャリアであるホールの移動度を上げることができる。長手方向の圧縮応力は、トランジスタチャネルの端においてシリコン基板に擬似格子整合（pseudomorphic）ＳｉＧｅなどの膨張材料を埋め込むことで、ＦＥＴのチャネルに印加することができる（例えば、IEEE Electron Device Letters v. 25, No. 4, p. 191, 2004参照）。シリコンゲルマニウム（ＳｉＧｅ）結晶は、シリコン結晶の格子定数よりも格子定数が大きく、したがって、埋め込みＳｉＧｅが存在すると、シリコンマトリックスが変形を受け、これがチャネル領域のシリコンを圧縮する。ＰＦＥＴにおいて多数キャリアのホールの移動度を上げるためにＳｉＧｅを埋め込む多くの技術が知られてはいるものの、埋め込みシリコンゲルマニウムによって潜在的に実現可能な移動度の向上は、まだ得られていない。
【０００４】
したがって、多数キャリアのチャネル移動度が向上されている電界効果トランジスタを提供することが望ましい。また、ホールの移動度が向上されているＰ−チャネル電界効果トランジスタを製造するための方法を提供することが望ましい。更に、本発明のほかの望ましい特徴および性質は、添付の図面と上記の技術分野と背景技術を併せて読めば、下記の詳細な説明と添付の特許請求の範囲から明らかとなるであろう。
【課題を解決するための手段】
【０００５】
多数キャリアの移動度が向上されている応力印加電界効果トランジスタが提供される。前記応力印加電界効果トランジスタは、シリコン基板を有し、前記シリコン基板を覆うゲート絶縁物を有する。前記ゲート絶縁物をゲート電極が覆っており、前記ゲート電極の下の前記シリコン基板内にチャネル領域を画定する。前記シリコン基板に第１の厚さの第１のシリコンゲルマニウム領域が埋め込まれており、前記チャネル領域と接している。前記シリコン基板には、前記第１の厚さよりも厚い第２の厚さを有し、前記チャネル領域から離れている第２のシリコンゲルマニウム領域も埋め込まれている。
【０００６】
多数キャリアの移動度が向上されている応力印加電界効果トランジスタの製造方法が提供される。前記方法は、シリコン基板上の絶縁物の層上にシリコンの層を有するシリコンオンインシュレータ基板を作製するステップを有する。前記シリコンの層の上を覆うゲート電極が形成される。前記シリコン層に埋め込まれ、前記ゲート電極と整合されている第１のドープされていないシリコンゲルマニウム層がエピタキシャル成長される。前記シリコン層に埋め込まれ、前記ゲート電極から離れている第２の不純物がドープされたシリコンゲルマニウム層がエピタキシャル成長される。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係る電界効果トランジスタの断面図。
【図２】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図３】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図４】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図５】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図６】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図７】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図８】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図９】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１０】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１１】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１２】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１３】本発明の一実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１４】本発明の更に別の実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１５】本発明の更に別の実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１６】本発明の更に別の実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１７】本発明の更に別の実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１８】本発明の更に別の実施形態に係る、応力印加電界効果トランジスタの製造方法の工程を示す断面図。
【図１９】本発明の更に別の実施形態に係る、応力印加Ｐ−チャネル電界効果トランジスタの製造方法の工程を示す断面図。
【図２０】本発明の更に別の実施形態に係る、応力印加Ｐ−チャネル電界効果トランジスタの製造方法の工程を示す断面図。
【図２１】本発明の更に別の実施形態に係る、応力印加Ｐ−チャネル電界効果トランジスタの製造方法の工程を示す断面図。
【図２２】本発明の更に別の実施形態に係る、応力印加Ｐ−チャネル電界効果トランジスタの製造方法の工程を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明を記載する。図面において同じ参照符号は類似する要素を参照している。
【０００９】
以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図するものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論のいずれかにより拘束されることを意図するものではない。
【００１０】
図１は、本発明の一実施形態に係る電界効果トランジスタ（ＦＥＴ）２０、詳細にはＰ−チャネルＦＥＴ（ＰＦＥＴ）の断面を模式的に示す。ＦＥＴ２０にはシリコン基板２２が含まれ、基板表面にゲート絶縁物２３が形成されている。ゲート絶縁物をゲート電極２４が覆っている。ゲート電極は、基板表面および下のゲート電極において、トランジスタチャネル２６の位置を画定する。トランジスタチャネルの端の近くのシリコン基板に、好ましくはドープされていないシリコンゲルマニウム（ＳｉＧｅ）の浅い領域２８が埋め込まれている。チャネル領域から更に離れた位置には、好ましくは不純物がインサイチュでドープされているＳｉＧｅの深い領域３０がシリコン基板に埋め込まれている。２つの埋め込みＳｉＧｅ領域は、矢印３２によって示すように、協働して、チャネルにおける多数キャリアのホールの移動度を向上させる単軸の圧縮応力をチャネル領域２６に与える。浅い埋め込みシリコンゲルマニウム領域により、チャネル領域の近くに応力誘起材料が配置されるが、このＳｉＧｅ領域はドープされていないため、ボロンドーパントが延長部に侵入し、このためデバイスの短チャネル性能を損なうという悪影響が生じない。深い埋め込みシリコンゲルマニウム領域は、チャネル領域に応力を与えるのに有効であり、不純物のドープがチャネルから離れているため、チャネルへの侵入が回避され、不純物のドープは、トランジスタのソース３４およびドレイン３６の形成に寄与する。インサイチュで（例えばエピタキシャル成長のための反応物にジボランなどの不純物ドープガスを添加することにより）ボロンがドープされているエピタキシャルＳｉＧｅを、選択的に成長させることにより、イオン注入工程を省略することができる。インサイチュの不純物のドープによって処理工程を省略することができるが、インサイチュドーピングの更に重要な利点は、歪みの保持にある。歪みＳｉＧｅ領域のイオン注入には、ＳｉＧｅ領域の歪みを緩和させてしまうという悪影響を及ぼす。埋め込み領域における歪みの緩和は、埋め込み歪み誘起領域によって得られる移動度の向上を低下させてしまう。ソース領域およびドレイン領域のインサイチュドーピングによって、これらの領域のイオン注入が不要となり、埋め込み領域に関連する歪みが保持される。本発明の一実施形態によれば、ゲート電極と整合されて配置されている、浅く近いドープされていないＳｉＧｅ領域と、ソース／ドレインのイオン注入によって緩和されていない深いインサイチュドープＳｉＧｅ領域との相乗効果によって、ＰＦＥＴのチャネルにおいてキャリアの移動度が改善される。下で更に詳しく説明するように、ＰＦＥＴ２０は、バルクのシリコン領域に、シリコン薄層オンインシュレータ（ＳＯＩ）、あるいはＳＯＩを支持している基板に形成することができる。
【００１１】
図２〜１３は、本発明の一実施形態による、応力印加Ｐ−チャネル電界効果トランジスタ４０の製造方法の工程の断面を模式的に示す。電界効果トランジスタの製造における各種の工程が公知であるため、簡潔を期するために、従来の工程の多くは、本明細書で簡潔に触れるにとどめるか、あるいは、公知のプロセスについては詳しく記載せずに完全に省略する。ＰＦＥＴ４０は、多数のＰＦＥＴのほかにＮ−チャネルＦＥＴ（ＮＦＥＴ）を含む集積回路の一部であってもよいが、この例示的な実施形態では１つの電界効果トランジスタのみを示す。集積回路に使用される他のトランジスタには、応力印加トランジスタのほか、非応力印加トランジスタが含まれてもよい。
【００１２】
図２に示すように、本発明の実施形態による応力印加ＦＥＴ４０の製造は、半導体基板４２を提供することから開始する。半導体基板は、好ましくは単結晶シリコン基板であり、「シリコン基板」との用語は、本明細書では、半導体産業において一般に使用される比較的純粋なシリコン材料を含むように使用される。シリコン基板４２はバルクシリコンウェハでも、あるいは、ここに図示されるように、シリコンキャリアウェハ４８によって支持される絶縁層４６上にシリコンの薄層４４を含むＳＯＩウェハでもよいが、これに限定されない。好ましくは、シリコンウェハは、（１００）または（１１０）の配向を有する。薄層４４の膜厚は、実装される集積回路のタイプによって決まり、例えば、約５０〜１２ナノメートル（ｎｍ）などである。シリコンの薄層４４の図示された部分５０に、Ｎ型不純物ドーパントがドープされる。部分５０は、例えば、イオン注入によって、適切な導電率にドープされうる。個々のデバイスを相互に電気的に分離するために、浅部トレンチアイソレーション（ＳＴＩ）５２が形成される。公知のように、ＳＴＩの形成に使用できるプロセスが数多く存在するため、プロセスについてはここで詳細を記載する必要はない。一般に、ＳＴＩは、半導体基板の表面にエッチングされた浅いトレンチを有し、そこに後から絶縁体が埋め込まれている。ＳＴＩは、好ましくは、シリコン薄層の厚みを貫通して、その下の絶縁物４６まで延びている。トレンチに絶縁材料を埋め込んだのち、通常は、例えば化学機械平坦化（ＣＭＰ）によって表面が平坦化される。
【００１３】
図３に示すように本方法が続行し、本発明の一実施形態により、シリコン層４４の表面５６にゲート絶縁物５４が形成される。ゲート絶縁物５４は、酸化シリコン、高誘電率の誘電材料などであり、膜厚は、例えば、約１〜５ｎｍなどであるが、デバイスによっては、ゲート絶縁物の膜厚がこの値から増減させる必要があったり、同じ材料または異種の材料の複数の層から形成されたゲート絶縁物が必要となったり、この両方が必要となることもある。好ましくは、ゲート絶縁物５４は、シリコン層４４の熱酸化によって形成される二酸化シリコンである。別の実施形態では、ゲート絶縁物５４が、化学気相成長法（ＣＶＤ）、または低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）などの化学気相成長法の種類の１つによって形成されてもよい。ゲート絶縁体層の形成後に、ゲート電極形成材料の層５８およびキャップ層６０の成膜が行われる。好ましくは、ゲート電極形成材料は、ＣＶＤによって約１００ｎｍの厚さに堆積される非ドープの多結晶シリコンであり、キャップ層は、ＬＰＣＶＤによって約３０ｎｍの膜厚に堆積される窒化シリコンである。多結晶シリコンは、例えば、シラン（ＳｉＨ４）の還元によって堆積することができ、窒化シリコンは、例えば、二塩化シラン（ＳｉＨ２Ｃｌ２）とアンモニアの反応によって堆積することができる。
【００１４】
本方法が続行し、図４に示すように、ゲート電極形成材料５８およびキャップ層６０の層をパターニングして、ゲート電極６２が形成される。この２つの層は、従来のフォトリトグラフィ法とエッチング法を使用してパターニングおよびエッチングされうる。多結晶シリコン層は、例えば、ＣｌまたはＨＢｒ／Ｏ２の化学物質を使用してプラズマエッチングによってエッチングされ、窒化シリコンはＣＨＦ３、ＣＦ４またはＳＦ６の化学物質を使用してプラズマエッチングされうる。ゲート電極６２の側壁６４とシリコンの薄層４４の露出された表面が熱酸化され、二酸化シリコンの薄層６６が成長される。二酸化シリコンの薄層は、膜厚が３〜４ｎｍなどであり、ゲート電極６２の基部で薄いゲート酸化物の端を保護し、後続の工程で堆積される層から多結晶シリコンを分離する役割を果たす。ゲート電極６２は、ＦＥＴのチャネル領域６８を、ゲート電極の下にあるシリコンの薄層４４の一部として画定する。
【００１５】
本発明の一実施形態による方法は図５に示すように続行し、ゲート電極６２の側壁６４上に仮の側壁スペーサが形成される。側壁スペーサは、窒化シリコンの層などの側壁形成材料の層７０を堆積させることによって、ゲート電極６２上に形成される。窒化シリコンは、例えばＬＰＣＶＤによって、約８〜１８ｎｍの膜厚に堆積されてもよく、残りのキャップ層６０および二酸化シリコンの薄層６６上に堆積される。
【００１６】
図６に示すように、反応性イオンエッチング（ＲＩＥ）によって層７０を異方性エッチングすることにより、仮の側壁スペーサ７２が形成される。ＲＩＥにより、ゲート電極６２の側面に、側壁スペーサ７２が約７〜１５ｎｍの厚さで残される。側壁スペーサ、キャップ層６０およびＳＴＩ５２をエッチングマスクとして使用して、シリコンの薄層４４の表面に凹部７４がエッチングにより形成される。凹部は、ＨＢｒ／Ｏ２およびＣｌの化学物質を使用するプラズマエッチングによって、約４０ｎｍの深さにエッチングされる。凹部は、電界効果トランジスタのソース領域とおよびドレイン領域となる領域にエッチングにより形成される。凹部は、ゲート電極に自己整合されており、チャネル領域６８の端の近くに存在している。凹部を形成しない集積回路の他の部分は、プラズマエッチング中は、パターニングされたフォトレジストの層（図示なし）によってマスクされうる。
【００１７】
図７に示すように、凹部７４にドープされていない応力誘起材料の層７６が埋め込まれる。応力誘起材料は、シリコンの格子定数とは異なる格子定数で、シリコン層上に成長させることができる擬似格子整合材料であれば、どのような材料でもよい。２つの並べて配置された材料の格子定数の差により、ホスト材料内に応力が生じる。応力誘起材料は、例えば、約１０〜３５原子百分率、好ましくは約２０〜３５原子百分率のゲルマニウムを含む単結晶シリコンゲルマニウム（ＳｉＧｅ）などである。好ましくは、応力誘起材料は、選択的な成長プロセスによって、凹部を埋めるのに充分な厚さにエピタキシャル成長される。これらの材料をシリコンホスト上に選択的にエピタキシャル成長させるための方法は公知であり、本明細書に記載する必要はない。ＳｉＧｅはシリコンよりも格子定数が大きく、トランジスタチャネルに長手方向の圧縮応力が印加される。長手方向の圧縮応力は、チャネル内のホールの移動度を増大させ、このため、Ｐ−チャネル電界効果トランジスタの性能を向上させる。
【００１８】
ゲート電極構造と、前に成長させたシリコンゲルマニウム領域７６を覆って、窒化シリコンの層などの仮の側壁スペーサ材（図示なし）の第２の層がブランケット堆積される。この第２の層が異方性エッチングされ、図８に示すように、側壁スペーサ７２を覆う第２の仮の側壁スペーサ７８が形成される。側壁スペーサ７２と側壁スペーサ７８の合計の膜厚は、好ましくは約２０〜３０ｎｍである。キャップ層６０、側壁スペーサ７８およびＳＴＩ５２をエッチングマスクとして使用し、シリコン層４４とＳｉＧｅ領域７６に第２の凹部８０がプラズマエッチングにより形成される。前と同様に、凹部を形成しない集積回路の他の部分は、プラズマエッチング中は、パターニングされたフォトレジストの層（図示なし）によってマスクされうる。プラズマエッチングは凹部が少なくとも約８０〜１００ｎｍの深さに達するまで続けられるが、凹部が、シリコンの薄層４４の厚みを貫通して、下の絶縁体層４６に完全に達する前に中断される。凹部の底に、シリコン層４４の少なくとも薄い部分が残される。下で説明するように、残された薄い部分は、後から行う応力誘起材料の成長のための核形成層として作用する。このため、凹部８０は、自己整合されるものの、ゲート電極６２とチャネル領域６８から離れている。
【００１９】
図９に示すように、本発明の一実施形態により、凹部８０に応力誘起材料８２が埋め込まれる。応力誘起材料７６と同様に、応力誘起材料８２は、シリコンの格子定数とは異なる格子定数で、シリコン層上に成長することができる擬似格子整合材料であれば、どのような材料でもよい。好ましくは、この応力誘起材料は、応力誘起材料７６と同じであり、同様に成長される。応力誘起材料８２は、例えば、約１０〜３５原子百分率、好ましくは約２０〜３５原子百分率のゲルマニウムを含む単結晶シリコンゲルマニウム（ＳｉＧｅ）であってもよい。ＳｉＧｅは、少なくとも凹部８０を埋めるのに充分な厚さに成長され、好ましくは、ボロンにより約１〜３×１０２０ｃｍ−３の範囲のドーピング濃度に不純物ドープされる。
【００２０】
ＳｉＧｅ材料８２を選択的に成長させた後、図１０に示すように、側壁スペーサ７２および７８とキャップ層６０がデバイスから除去される。ゲート電極６２およびＳＴＩ５２をイオン注入マスクとして使用して、ボロンイオンが、シリコンの薄層４４の露出部分、ＳｉＧｅ領域７６およびＳｉＧｅ領域８２に注入され、ソース延長部とドレイン延長部、およびＨＡＬＯ注入部８４が形成される。注入部は、シリコンおよびシリコンゲルマニウム領域の表面近くで、浅い不純物ドープ領域を形成する。ボロンイオンを注入しない集積回路の部分（例えばＩＣのＮＦＥＴ部分）は、パターニングされたフォトレジスト層（図示なし）によってマスクされうる。
【００２１】
図１１に示すように、ゲート電極６２、ＳＴＩの表面、シリコン薄層およびＳｉＧｅエピタキシャル領域の上に、窒化シリコンまたは他の側壁スペーサ形成誘電材料の更に別の層（図示なし）がブランケット堆積される。例えば、側壁スペーサ形成材料の更に別の層が、反応性イオンエッチングによって異方性エッチングされ、ゲート電極６２の側壁６６に恒久的な側壁スペーサ８６が形成される。恒久的な側壁スペーサとＳＴＩ５２は、ＳｉＧｅ領域８２に追加のＰ型不純物ドーパントイオンを注入するためのイオン注入マスクとして使用されうる。この場合も、追加のＰ型不純物イオンを注入しないＩＣの部分は、パターニングされたフォトレジストの層によってマスクされうる。このような注入が使用された場合には、追加のイオン注入の後に、デバイスに対して熱アニール（好ましくは高速熱アニール（ＲＴＡ））が行われる。ＲＴＡは、実施されたイオン注入を活性化させ、インサイチュドープされたＳｉＧｅ領域８２からドーパント不純物を外方拡散（out diffusion）させて、ソース領域９０とドレイン領域９２を形成させる。
【００２２】
側壁スペーサ８６は、さまざまなデバイス領域に電気的コンタクトを提供する最初の段階として、ソース領域、ドレイン領域およびゲート電極と接する自己整合シリサイド（silicide）領域を形成するためにも使用されうる。図１１のデバイス構造の表面の上に、図１２に示すように、コバルト、ニッケル、チタンなどのシリサイド形成金属の層９４が堆積される。金属を下層のシリコンまたはシリコンゲルマニウムと反応させるために、シリサイド形成金属の層が加熱され、図１３に示すように、ソース領域、ドレイン領域およびゲート電極への金属シリサイド電気的コンタクト９６，９７，９８が形成される。ＳＴＩ５２または側壁スペーサ８６の上の金属など、シリコンまたはシリコンゲルマニウムと接触していない金属は反応せず、Ｈ２Ｏ２／Ｈ２ＳＯ４またはＨＮＯ３／ＨＣｌ溶液で洗浄することにより、後から除去されうる。
【００２３】
上の説明では、凹部７４をエッチングし、浅い埋め込みＳｉＧｅ領域７６を成長させてから凹部８０をエッチングし、深い不純物ドープ埋め込みＳｉＧｅ領域を成長させた。図１４〜１８の断面に示すように、本発明の別の実施形態により、これらの方法の工程の順序を逆にすることができる。本発明の本実施形態によれば、ＰＦＥＴ１４０を製造するための方法は、図２〜４と同様に開始する。図１４に示すように、図４の構造に、窒化シリコンの層などの側壁スペーサ形成材料の層１７０が堆積される。窒化シリコンの層の膜厚は、約２０〜３０ｎｍである必要がある。
【００２４】
図１５に示すように、層１７０が異方性エッチングされ、ゲート電極６２の端に側壁スペーサ１７２が形成される。側壁スペーサ１７２は、ＳＴＩ５２およびキャップ層６０と共に、エッチングマスクとして使用され、シリコンの薄層４４の表面に凹部１７４がプラズマエッチングにより形成される。凹部１７４は少なくとも約８０〜１００ｎｍの深さを有してもよく、凹部が、シリコンの薄層４４の厚みを貫通して、下の絶縁体層４６に完全に達する前にプラズマエッチングが中断される。凹部の底に、シリコン層４４の少なくとも薄い部分が残される。凹部１７４は、ゲート電極６２およびチャネル領域６８と自己整合されるが、これらから離れており、その距離は、側壁スペーサ１７２の幅によって決まる。
【００２５】
ＳｉＧｅの層１７６などの応力誘起材料の埋め込みエピタキシャル層を選択的に成長させることにより、図１６に示すように、凹部１７４が埋め込まれる。好ましくは、ＳｉＧｅは、約１０〜３５原子百分率のゲルマニウムを含み、最も好ましくは約２０〜３５原子百分率のゲルマニウムを含む。また、ＳｉＧｅには、ボロンにより、好ましくは約１〜３×１０２０ｃｍ−３の濃度に、インサイチュで不純物がドープされる。層１７６は、例えば、ＳｉＧｅのエピタキシャル成長中に反応物のフローにジボランを添加することによって、インサイチュでドープされうる。
【００２６】
ＳｉＧｅ層１７６を選択的にエピタキシャル成長させた後に、側壁スペーサ１７２が除去され、ゲート電極６２の側壁に、側壁スペーサ１７２よりも薄い新しい側壁スペーサ１７８が形成される。側壁スペーサ１７８は、上で説明した側壁スペーサ７２と同様に形成される。側壁スペーサ１７８は、窒化シリコンまたは他の誘電材料から形成され、好ましくは約７〜１５ｎｍの膜厚を有しうる。側壁スペーサ１７８、キャップ層６０およびＳＴＩ５２をエッチングマスクとして使用して、図１７に示すように、ＳｉＧｅの層１７６の表面に浅い凹部１８０がプラズマエッチングにより形成される。凹部１８０の深さは、好ましくは約４０ｎｍである。
【００２７】
ＳｉＧｅの層１８２などのドープされていない応力誘起材料の埋め込みエピタキシャル層を選択的に成長させることにより、図１８に示すように、凹部１８０が埋め込まれる。好ましくは、ＳｉＧｅは、約１０〜３５原子百分率のゲルマニウムを含み、最も好ましくは約２０〜３５原子百分率のゲルマニウムを含む。ドープされていないＳｉＧｅは、ゲート電極に自己整合され、チャネル領域６８の端の近くにある。ＰＦＥＴ１４０のその後の処理は、図１０〜１３に示した処理と同様に進む。
【００２８】
図１９〜２２は、本発明の更に別の実施形態に係る、応力印加ＰＥＦＴ２４０の製造方法の工程を断面で示す。本発明の本実施形態によれば、応力印加ＰＦＥＴ２４０は、シリコンオンインシュレータ（ＳＯＩ）半導体基板の支持基板内に形成される。ＰＦＥＴ２４０の製造方法は、半導体基板２４２を提供することから開始する。図１９に示すように、半導体基板２４２は、単結晶シリコン基板２４８の上を覆う絶縁体層２４６を覆っているシリコン薄層２４４を有する。シリコン層２４４とシリコン基板２４８は、（１００）または（１１０）のいずれの結晶配向を有してもよいが、好ましくは、シリコン層２４４は（１００）の結晶配向を有し、シリコン基板２４８は（１１０）の結晶配向を有する。ホールの移動度は、（１００）配向のシリコンよりも（１１０）配向のシリコンのほうが大きく、電子の移動度はこの逆で、（１１０）配向のシリコンよりも（１００）配向のシリコンのほうが大きい。シリコン薄層に浅部トレンチアイソレーション２５２の領域が形成され、好ましくは層２４の厚みを貫通して、絶縁物２４６まで延びる。ＳＴＩは、図２の説明で述べた方法と同様に形成されうる。
【００２９】
図２０に示すように、ＳＴＩ領域のうちの１つおよび絶縁体層２４６を貫通して、凹部２５４がエッチングにより形成され、シリコン基板２４８の部分２５６が露出される。エッチングされる領域を画定するエッチングマスクとして、パターニングされたフォトレジストの層（図示なし）が使用されうる。図２〜１３または図１４〜１８において上で説明した方法に従って露出部分２５６に応力印加ＰＦＥＴを作製することができるものの、図２１に示すように、エピタキシャルシリコン層２５８を選択的に成長させて、凹部２５４を埋め込むことが好ましい。シリコン層２５８は、露出部分２５６を、シリコン基板２４８と同じ結晶配向を有する単結晶を成長させるための核として使用して、当業者に公知の技術により選択的に成長させることができる。凹部２５４にエピタキシャルシリコンを埋め込むことで、その後、エピタキシャルシリコンと残りのシリコン層２４４の両方に、トランジスタを形成するための実質的に平坦な表面２６０が得られる。シリコン層２５８は事実上シリコン基板２４８の延長となり、同じ結晶配向、好ましくは（１１０）結晶シリコン配向を有する。（１１０）基板または基板延長部を有することにより、ハイブリッド配向トランジスタ（ＨＯＴ）であるＰＦＥＴの形成が可能となる。ＨＯＴデバイスでは、（１１０）基板で得られるＰＦＥＴにおけるホールの移動度の向上の利点を利用しつつ、（１００）の結晶配向を有するシリコン薄層に、電子の移動度が比較的高いＮＦＥＴが形成される。
【００３０】
図２２に示すように、本発明の一実施形態により、シリコン層２５８にＰ−チャネルＨＯＴ２９０が形成される。ＨＯＴ２９０は、図２〜１３に示す方法、あるいは図１４〜１８に示す方法に従って形成することができる。ＨＯＴ２９０は、ゲート絶縁物の層２９４、ゲート絶縁物上に形成されたゲート電極２９６、ゲート電極２９６の下にあるチャネル領域２９７、凹部３００に成長された第１の埋め込み非ドープエピタキシャルシリコンゲルマニウム層２９８、および第２の凹部３０４に形成された第２の不純物ドープ埋め込みエピタキシャルシリコンゲルマニウム層３０２を有する。更に、本発明の別の実施形態によれば、図２〜１３に示す方法、あるいは図１４〜１８に示す方法に従って、シリコン薄層２４４に応力印加ＰＦＥＴ２９２が形成されうる。また、図示されてはいないが、所望の集積回路機能を実装するために、シリコン薄層２４４に、必要に応じて、応力印加または非応力印加の他のＰＦＥＴおよびＮＦＥＴが形成されてもよい。
【００３１】
上記の詳細な説明において、少なくとも１つの代表的な実施形態を示したが、数多くの変形例が存在することを理解されたい。また、この少なくとも１つの例示的な実施形態は例に過ぎず、いかなる形であれ本発明の範囲、利用可能性または構成を限定することを意図するものではないことも理解されたい。上記の詳細な説明は、当業者にとって、少なくとも１つの例示的な実施形態を実装するうえで有用な道標となる。添付の特許請求の範囲とその法的均等物に規定されている本発明の範囲から逸脱することなく、各種要素の機能および構成を様々に変更することができることを理解すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成20年8月28日(2008.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
応力印加電界効果トランジスタ［４０］であって、
シリコン基板［４４］と、
前記シリコン基板を覆うゲート絶縁物［５４］と、
前記ゲート絶縁物を覆うゲート電極［６２］と、
前記シリコン基板内に存在し、前記ゲート電極の下にあるチャネル領域［６８］と、
前記チャネル領域と接している第１の厚みの第１の埋め込みシリコンゲルマニウム領域［７６］と、  前記第１の厚みよりも厚い第２の厚みを有し、前記チャネル領域から離れている第２の埋め込みシリコンゲルマニウム領域［８２］とを備え、前記第１の埋め込みシリコンゲルマニウム領域［７６］はドープされていないシリコンゲルマニウムのエピタキシャル成長層を含み、前記第２の埋め込みシリコンゲルマニウム領域［８２］はインサイチュで不純物がドープされたシリコンゲルマニウムのエピタキシャル成長層を含む、応力印加電界効果トランジスタ。
【請求項２】
単結晶シリコン基板［４４］が含まれる応力印加電界効果トランジスタ［４０］の製造方法であって、
ゲート電極の下にある前記シリコン基板内にチャネル領域［６８］を画定するゲート電極［６２］を形成するために、前記シリコン基板の上を覆う多結晶シリコンの層［５８］を堆積してパターニングするステップと、
前記ゲート電極を覆う第１のスペーサ形成材料の層［７０］を堆積するステップと、
前記ゲート電極に第１の側壁スペーサ［７２］を形成するために、前記第１の層を異方性エッチングするステップと、
前記ゲート電極および前記側壁スペーサをエッチングマスクとして使用して、前記シリコン基板に第１の凹部［７４］をエッチングにより形成するステップと、
チャネル領域と接する第１の凹部に、前記第１の厚さのドープされていない埋め込みシリコンゲルマニウム層［７６］をエピタキシャル成長させるステップと、
前記第１の側壁スペーサに第２の側壁スペーサ［７８］を形成するステップと、
前記ゲート電極および前記第２の側壁スペーサをエッチングマスクとして使用して、前記シリコン基板に第２の凹部［８０］をエッチングにより形成するステップと、
前記チャネル領域から離れている前記第２の凹部に、前記第１の厚みよりも厚い第２の厚みを有する、インサイチュでドープされた埋め込みシリコンゲルマニウム領域［８２］をエピタキシャル成長させるステップと、
前記ゲート電極および前記第２の埋め込みシリコンゲルマニウム層への電気的コンタクト［９６，９７，９８］を形成するステップとを含む方法。
【請求項３】
応力印加電界効果トランジスタ［４０，１４０］の製造方法であって、
シリコン基板［４８］上の絶縁物の層［４６］上にシリコンの層［４４］を有するシリコンオンインシュレータ基板［４２］を作製するステップと、
前記シリコンの層を覆うゲート電極［６２］を形成するステップと、
前記シリコン層に埋め込まれ、前記ゲート電極と整合されている第１のドープされていないシリコンゲルマニウム層［７６，１８２］をエピタキシャル成長させるステップと、
前記シリコン層に埋め込まれ、前記ゲート電極から離れているインサイチュで不純物がドープされたシリコンゲルマニウム層［８２，１７６］をエピタキシャル成長させるステップとを含む方法。
【請求項４】
第１のドープされていないシリコンゲルマニウム層［１８２］をエピタキシャル成長させる前記ステップは、前記シリコン層とインサイチュで不純物がドープされたシリコンゲルマニウム層［１７６］の一部とに埋め込まれた、第１のドープされていないシリコンゲルマニウム層をエピタキシャル成長させるステップを含む請求項９に記載の方法。
【国際調査報告】
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2010505267.tif 000026
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