(57)【要約】反転可変抵抗メモリセルおよびその作製方法。メモリセルは、半導体基板上に堆積される絶縁層内に開口を形成し、実質的に半球形状を有するように開口の先端部をエッチングし、開口内に金属層を形成し、金属層上を可変抵抗材料で覆うことによって作製される。
2010526451.tif 000002
【特許請求の範囲】
【請求項１】
相変化メモリセルであって、
先端部および底辺部を有する開口を有する第一の絶縁層と、
前記開口上に形成される第一の導電層であって、前記第一の導電層は前記先端部の複数の側壁に沿って実質的に均一な厚さを有し、実質的に前記底辺部を満たすような、第一の導電層と、
前記第一の導電層上に形成される相変化材料層と、
を含むことを特徴とする相変化メモリセル。
【請求項２】
前記第一の絶縁層、前記第一の導電層、および前記相変化材料層上に形成され、開口を有する第二の絶縁層と、
前記第二の絶縁層上に形成され、前記第二の絶縁層の前記開口を実質的に満たす第二の導電層と、
をさらに含む、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項３】
前記第二の絶縁層は、ボロンリン添加シリコン酸化膜を含む材料から形成される、
ことを特徴とする請求項２に記載の相変化メモリセル。
【請求項４】
前記相変化材料層は、Ｇｅ２Ｓｂ２Ｔｅ５を含む材料から形成される、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項５】
前記第一の絶縁層内の前記開口の前記先端部は、実質的に半球状である、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項６】
前記第一の絶縁層内の前記開口の前記底辺部は、実質的に垂直な複数の側壁を有する、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項７】
前記第一の導電層は、タングステン、窒化チタン、および窒化tantunumを含む導電性材料から形成される、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項８】
前記第一の絶縁層はボロンリン添加シリコン酸化膜を含む材料から形成される、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項９】
可変抵抗メモリセルであって、
基板上に形成される、第一の絶縁層と、
前記第一の絶縁層を介してビアとして配置される第一の電極と、
前記第一の電極上に形成される、可変抵抗層と、
前記第一の絶縁層、前記第一の電極、および前記可変抵抗層上に形成される、第二の絶縁層と、
前記第二の絶縁層を介してビアとして配置される第二の電極と、
を含むことを特徴とする可変抵抗メモリセル。
【請求項１０】
前記可変抵抗層は実質的に半球状である、
ことを特徴とする請求項９に記載の可変抵抗メモリセル。
【請求項１１】
前記第一の電極の先端部は一般的に半球状である、
ことを特徴とする請求項９に記載の可変抵抗メモリセル。
【請求項１２】
前記第一の電極および前記第二の電極は、窒化チタン、銀、およびタングステンを含む材料から形成される、
ことを特徴とする請求項９に記載の可変抵抗メモリセル。
【請求項１３】
前記可変抵抗層は、ドープされたカルコゲニドガラス、ペロブスカイト材料、ドープされた非結晶性シリコンおよびカーボンプラスチックポリマーを含む材料から形成される、
ことを特徴とする請求項９に記載の可変抵抗メモリセル。
【請求項１４】
相変化メモリビット構造であって、
アクセスデバイスと、
セル選択線と、
ビット線と、
ワード線と、
相変化メモリセルと、を含み、前記相変化メモリセルは、
開口の先端部が一般的に半球状である、前記開口を有する第一の絶縁層と、
前記先端部の複数の側壁に沿って実質的に均一な厚さを有し、前記開口の底辺部を実質的に満たし、前記開口上に形成される第一の導電層と、
前記第一の導電層上に形成される相変化材料層と、
前記第一の絶縁層、前記第一の導電層、および前記相変化材料層上に形成され、開口を有する第二の絶縁層と、
前記第二の絶縁層の前記開口を実質的に満たし、前記第二の絶縁層上に形成される第二の導電層と、
を含み、
前記相変化メモリセルは、前記セル選択線へと接続され、かつ、前記ワード線によってゲートされる前記アクセスデバイスを介して前記ビット線へと結合される、
ことを特徴とする相変化メモリビット構造。
【請求項１５】
メモリデバイスであって、
相変化メモリアレイと、
基板上に形成され、前記相変化メモリアレイへと電気的に接続される周辺回路と、
を含み、前記相変化メモリアレイは、
複数のワード線と、
複数のセル選択線と、
複数のビット線と、
複数のメモリビット構造と、を含み、
前記メモリビット構造の各々は、アクセスデバイスおよび相変化メモリセルを含み、前記相変化メモリセルは、前記複数のセル選択線のうちの一つに接続され、かつ、前記複数のワード線のうちの一つによってゲートされる前記アクセスデバイスを介して前記複数のビット線のうちの一つに結合され、前記相変化メモリセルは、
開口を有する第一の絶縁層と、
前記開口の先端部の複数の側壁に沿って実質的に均一な厚さを有し、前記開口の底辺部を実質的に満たし、前記開口上に形成される第一の金属層と、
前記第一の金属層上に形成される相変化材料層と、
前記第一の絶縁層、前記第一の金属層、および前記相変化材料層上に形成され、開口を有する第二の絶縁層と、
前記第二の絶縁層上に形成される第二の金属層と、
を含む、
ことを特徴とするメモリデバイス。
【請求項１６】
相変化メモリセルを作製する方法であって、
第一の絶縁層内にビアを形成するステップと、
実質的に半球形状の部分を形成するために前記ビアの先端部をエッチングするステップと、
前記ビア上に第一の導電層を形成するステップであって、前記第一の導電層は前記先端部の複数の側壁に沿って実質的に均一な厚さを有し、前記ビアの底辺部を実質的に満たす、ステップと、
前記第一の導電層上に相変化材料層を形成するステップと、
を含む方法。
【請求項１７】
前記第一の絶縁層、前記第一の導電層および前記相変化材料層上に形成される、第二の絶縁層を提供するステップと、
前記第二の絶縁層内にビアを形成するステップと、
前記第二の絶縁層上に第二の導電層を形成するステップと、
をさらに含む、
ことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記第二の絶縁層内にビアを形成する前記ステップは、
前記第二の絶縁層上の開口でマスキング材料をパターン化するステップと、
前記ビアを形成するために前記第二の絶縁層のマスクされていない部分を除去するためにエッチングするステップと、
をさらに含む、
ことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記第一および第二の絶縁層は、スパッタリング、化学気相成長、プラズマ化学気相成長および物理気相成長を含む堆積方法によって形成される、
ことを特徴とする請求項１７に記載の方法。
【請求項２０】
前記第一の絶縁層上にビアを形成する前記ステップは、
前記第一の絶縁層上の開口でマスキング材料をパターン化するステップと、
前記ビアを形成するために前記第一の絶縁層のマスクされていない部分を除去するためにエッチングするステップと、
をさらに含む、
ことを特徴とする請求項１６に記載の方法。
【請求項２１】
化学機械平坦化を使用して前記相変化材料層を形成する前に、前記第一の導電層を平坦化するステップをさらに含む、
ことを特徴とする請求項１６に記載の方法。
【請求項２２】
化学機械平坦化を使用して前記相変化材料層を平坦化するステップを、前記層を形成する後に、さらに含む、
ことを特徴とする請求項１６に記載の方法。
【請求項２３】
相変化メモリセルを作製する方法であって、
第一の絶縁層を形成するステップと、
前記第一の絶縁層上の開口でマスキング材料をパターン化するステップと、
前記第一の絶縁層内の第一のビアを形成するために前記第一の絶縁層のマスクされていない部分を除去するためにエッチングするステップと、
実質的に半球形状の部分を形成するため、前記第一のビアの先端部をエッチングするステップと、
前記第一のビア上に第一の導電層を形成するステップであって、前記第一の導電層は前記先端部の複数の側壁に沿って実質的に均一な厚さを有し、前記第一のビアの底辺部を実質的に満たすような、ステップと、
前記第一の絶縁層の上表面へ向かって前記第一の導電層を平坦化するステップと、
前記第一の導電層上に相変化材料層を形成するステップと、
前記第一の絶縁層の前記上表面へ向かって前記相変化材料層を平坦化するステップと、
前記第一の絶縁層、前記第一の導電層、および前記相変化材料層上に第二の絶縁層を形成するステップと、
前記第二の絶縁層上の開口でマスキング材料をパターン化するステップと、
第二のビアを形成するため、前記第二の絶縁層のマスクされていない部分を除去するためにエッチングするステップと、
前記第二の絶縁層上に第二の導電層を形成するステップであって、前記第二の導電層は前記第二のビアを実質的に満たす、ステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施形態は、一般的にはメモリデバイスおよびメモリデバイスの作製方法に関し、より詳細には、反転可変抵抗メモリセルおよびその作製方法に関する。
【背景技術】
【０００２】
半導体メモリデバイスは電子システムおよびコンピュータにおいて、バイナリデータ形式で情報を格納するために広く使用されている。これらのメモリデバイスは、揮発性メモリ（電源が切れるか除去された場合に格納されたデータが失われる）か、不揮発性メモリ（電力供給の中断間にも格納されたデータが保持される）のどちらかに特徴づけられうる。しかしながら、従来の不揮発性メモリデバイスは、大きな空間を占め、かつ大量の電力を消費するため、携帯用デバイス内での使用、もしくは頻繁にアクセスされる揮発性メモリデバイスの代用品としての使用には適していない。一方、揮発性メモリデバイスは、不揮発性メモリデバイスより大きな記憶容量およびプログラミングオプションを提供する傾向がある。揮発性メモリデバイスは、一般的には不揮発性デバイスよりもより少ない電力を消費するという特徴もある。
【０００３】
不揮発性ランダムアクセスメモリデバイスの例は、可変抵抗メモリデバイスである。可変抵抗メモリデバイスは、磁気材料、ドープされたカルコゲ二ド材料、相変化材料などを含む多くのタイプの抵抗変化材料を含む。
【０００４】
不揮発性ランダムアクセスメモリデバイス内で使用される可変抵抗変化材料の一種は、磁気材料である。これらのデバイスは、磁気抵抗効果を利用してメモリ状態を格納し、典型的には磁気抵抗材料の層の磁化配向を使用してバイナリ状態を表し、格納する。例えば、ある方向における磁化配向は論理“０”として定義されうるが、別の方向における磁化配向は論理“１”として定義されうる。
【０００５】
格納されたバイナリ状態を読み出す能力は、磁気抵抗効果の結果である。この効果は、磁気抵抗材料の複数の層の抵抗における変化によって特徴づけられ、その層の相対的な磁化配向に依存する。このように、磁気抵抗メモリセルは典型的にはお互いに対して配向を変化しうる二つの磁気層を有する。磁化ベクトルの方向が同一方向を向く場合、その層はパラレル配向にあると称され、磁化ベクトルが逆方向を向く場合、その層はアンチパラレルに配向されていると称される。実際には、典型的に一方の層、つまり自由な（free）もしくは“ソフトな”磁気層は配向を変化することができるが、他方の層、つまり固定された（pinned）もしくは“ハードな”磁気層は磁化配向を固定され、自由な磁気層の配向のリファレンス（基準）を提供する。二つの層の磁化配向は、その後メモリセルの相対的な電気抵抗を決定することによって検出されうる。その磁気層の磁化配向が実質的にパラレルである場合、メモリセルは典型的には低抵抗状態にある。対照的に、その磁気層の磁化配向が実質的にアンチパラレルである場合、メモリセルは典型的には高抵抗状態にある。このように、理想的には、典型的な磁気抵抗メモリにおいては、バイナリ論理状態は磁気抵抗材料におけるバイナリ磁化配向として格納され、磁気抵抗材料を含む磁気抵抗メモリセルのバイナリ抵抗状態として読み出される。
【０００６】
巨大磁気抵抗（ＧＭＲ）およびトンネル磁気抵抗（ＴＭＲ）メモリセルは、この抵抗の挙動を利用する二つの一般的な種類のメモリセルである。ＧＭＲセルにおいては、自由な磁気層と固定された磁気層との間に位置する導体を通る電子の流れが、導体のいずれかの側の磁気層の相対的な磁化配向に依存して変化させられる。自由な磁気層の磁化配向を切り替えることによって、導体を通る電子の流れが変化し、導体の実効抵抗が変化する。
【０００７】
ＴＭＲセルにおいては、自由な磁気層と固定された磁気層との間には、導体ではなく電子障壁層が位置する。電荷量子は無意識に障壁層を通ってトンネルする。トンネル効果のスピン依存特性によって、障壁のいずれかの側における二つの磁気層の相対的な磁化配向とともに障壁を通過する電荷量が変化する。したがって、ＴＭＲセルの実測抵抗は、自由な磁気層の磁化配向を切り替えることによって切り替えられうる。
【０００８】
磁気抵抗メモリの幾つかの例は、U.S. Patent Nos. 7,200,035; 7,196,882; 7,189,583; 7,072,209; 7,038,286;および6,982,450に開示されている。これらはMicron Technology Inc.に割り当てられており、参照によって本明細書に組み込まれる。
【０００９】
不揮発性ランダムアクセスメモリデバイスにおいて使用される別の種の可変抵抗変化材料は、ドープされたカルコゲニド材料である。カルコゲニドは、テルルもしくはセレンなどの、周期表のＶＩ族元素の合金である。このようなデバイスにおいては、カルコゲニド−金属イオンなどの高速イオン伝導体、および、電気伝導性材料を有し、かつ高速イオン伝導体表面に配置された少なくとも二つの電極（例えば、陽極および陰極）がお互いに離れた距離をおいて設置される。ドープされたカルコゲニドの特定の実施例は、銀イオンを有するセレン化ゲルマニウムである。典型的には、セレン化ゲルマニウム材料内の銀イオンを提供するために、セレン化ゲルマニウムは化学気相成長を使用して第一の電極上に堆積される。その後、銀の薄膜が、例えば物理気相成長もしくは別の技術によってガラス上に堆積される。その後、銀の層は、紫外線放射で照射される。堆積された銀薄膜の特性によって、エネルギーが銀を介して銀／ガラス界面へと通過することを可能にし、銀をカルコゲニド材料へと拡散させる。層中の至るところにおいて銀の均質な分布が最終的に達成されるように、印加されたエネルギーと上部を覆う銀によって、ガラス層へと銀を移動させる。
【００１０】
電圧が陽極および陰極へと印加されるとき、不揮発性金属デンドライトは陰極から陽極へと向かって高速イオン伝導体表面に沿って急速に成長する。デンドライトの成長速度は、印加電圧および時間の関数であり、デンドライトの成長は、電圧の除去によって停止しうるか、または、電圧極性を陽極および陰極において反転させることによって、デンドライトは、陰極に向かって縮小するかもしくは分解されることさえありうる。デンドライトの長さおよび幅における変化は、可変抵抗メモリデバイスの抵抗および容量に影響を与える。
【００１１】
可変抵抗メモリデバイスおよびそのようなデバイスを製造する方法の幾つかの例は、U.S. Patent Nos. 7,149,100; 7,064,970; 6,348,365; および6,930,909、ならびに、U.S. Publication Nos. 2006/0099822;および2004/0238918に開示されている。これらはMicron Technology Inc.に割り当てられており、参照によって本明細書に組み込まれる。上述された刊行物において開示された方法を使用して製造されたメモリセルは、カルコゲニド材料層の上に平面電極 をもたらし、不均一な電界とその結果として生じる信号のインテグリティに関する問題点をもたらす。
【００１２】
不揮発性ランダムアクセスメモリデバイスで使用される、さらに別の種の可変抵抗変化材料は、相変化材料である。書き換え可能なコンパクトディスク（“ＣＤ−ＲＷｓ”）で現在使用される特定のカルコゲニドは、Ｇｅ２Ｓｂ２Ｔｅ５である。ＣＤ−ＲＷディスクで使用される有益な光学特性を有するのに加えて、Ｇｅ２Ｓｂ２Ｔｅ５は、可変抵抗材料として所望の物理的特性をも有する。Ｇｅ、ＳｂおよびＴｅの種々の組み合わせが、可変抵抗材料として使用されうるが、それらは本明細書では集合的にＧＳＴ材料と称される。特に、ＧＳＴは、非結晶相と二つの結晶相との間で構造相を変化させうる。非結晶相の抵抗（“ａ−ＧＳＴ”）と、立方晶相と六方晶相の抵抗（それぞれ“ｃ−ＧＳＴ”および“ｈ−ＧＳＴ”）は、著しく異なりうる。非結晶ＧＳＴの抵抗は、立方晶ＧＳＴもしくは六方晶ＧＳＴのいずれの抵抗よりも大きく、立方晶ＧＳＴと六方晶ＧＳＴの抵抗はお互いに類似している。このように、種々の相のＧＳＴの抵抗を比較すると、ＧＳＴは二状態の材料（非結晶ＧＳＴと結晶ＧＳＴ）と考えられ、それぞれの状態が、対応するバイナリ状態と同等であるとみなされうる、異なる抵抗を有する。その材料相に従って抵抗を変化させるＧＳＴなどの可変抵抗材料は、相変化材料と称される。
【００１３】
あるＧＳＴ相から別の相への遷移は、ＧＳＴ材料の温度変化に応じて生じる。図１に示されるように、ＧＳＴ材料は融解温度Ｔｍと結晶温度Ｔｘを有する。結晶温度Ｔｘは融解温度Ｔｍよりも低い。結晶温度Ｔｘと融解温度Ｔｍの両方とも室温より高い。図１には二つの曲線が示されており、一方の曲線はａ−ＧＳＴを、他方はｃ−ＧＳＴ、ｈ−ＧＳＴを表す。ＧＳＴ材料が融解温度Ｔｍより高温まで加熱されたとき、ＧＳＴ材料はその結晶構造を失う。その後、ＧＳＴ材料が室温まで急速に冷却された場合、ＧＳＴ材料は非結晶状態へと形成される。つまり、冷却があまりにも急速に生じると、結晶構造が成長することができない。一方、ＧＳＴ材料が、結晶温度Ｔｘよりも高温だが、融解温度Ｔｍよりは低温まで温められた場合、結晶構造は成長することが可能である。いったん結晶構造へと転換されると、ＧＳＴ材料は再び融解温度Ｔｍより高温に加熱されるまで結晶構造のままである。言い換えると、室温において、ＧＳＴ材料は非結晶相もしくは結晶相いずれにおいても安定している。
【００１４】
相変化メモリセルにおいては、ＧＳＴ材料を介して流れる電流強度を変化させることによって、加熱及び冷却が生じうる。ＧＳＴ材料は、ＧＳＴ材料を介して結晶電流を流し、それによってＧＳＴ材料を結晶構造が成長しうる温度まで温めることによって結晶状態におかれる。ＧＳＴ材料を融解させて、続いて非結晶状態へと冷却するためにより強い融解電流が使用される。典型的な相変化メモリセルは、ある論理値、例えばバイナリ“１”を表すために結晶状態を使用し、別の論理値、例えばバイナリ“０”を表すために非結晶状態を使用する。結晶電流はセット電流ＩＳＥＴと称され、融解電流は消去、もしくはリセット電流ＩＲＳＴと称される。しかしながら、ＧＳＴ状態のバイナリ値に対する割り当ては所望の場合には切り替えられてもよいことが当業者には理解されるだろう。
【００１５】
ＧＳＴ材料の状態は小さい読み出し電圧Ｖｒを、二電極間に印加して、結果として生じる読み出し電流Ｉｒを測定することによって決定される。より低い読み出し電流Ｉｒは、より高い抵抗に対応する。したがって、相対的に低い読み出し電流Ｉｒは、ＧＳＴ材料が非結晶状態にあることを意味し、相対的に高い読み出し電流Ｉｒは、ＧＳＴ材料が結晶状態にあることを意味する。
【００１６】
相変化電流は、ＧＳＴ材料層の境界を示す電極を介してＧＳＴ材料へと印加される。本製造プロセスはＧＳＴ層の上に平面電極をもたらす。二電極の表面領域とＧＳＴ層との境界を示す構造 のため、ＧＳＴ材料内の電流密度は、均一に分布しない。
【００１７】
したがって、電流密度および電界が均一に分布し、その結果として均一な信号インテグリティをもたらすような方法及び構造の必要性が存在する。
【図面の簡単な説明】
【００１８】
【図１】図１は、ＧＳＴ材料の相遷移を示す。
【図２】図２は、プロセスの初期段階における、半導体基板を示す、本明細書で記述される第一の実施形態の断面図である。
【図３】図３は、図２に示されたのに続く作製段階中の第一の実施形態の断面図である。
【図４】図４は、図３に示されたのに続く作製段階中の第一の実施形態の断面図である。
【図５】図５は、図４に示されたのに続く作製段階中の第一の実施形態の断面図である。
【図６】図６は、図５に示されたのに続く作製段階中の第一の実施形態の断面図である。
【図７】図７は、図６に示されたのに続く作製段階中の第一の実施形態の断面図である。
【図８】図８は、図７に示されたのに続く作製段階中の第一の実施形態の断面図である。
【図９】図９は、図８に示されたのに続く作製段階中の第一の実施形態の断面図である。
【図１０】図１０は、本明細書で記述される実施形態を含む相変化メモリビット構造を示す。
【図１１】図１１は、本明細書で記述される実施形態を含む相変化メモリビット構造のアレイを示す。
【図１２】図１２は、本明細書で記述される実施形態を含む集積回路パッケージを示す。
【図１３】図１３は、本明細書で記述される実施形態を含むプロセッシングシステムを示す。
【発明を実施するための形態】
【００１９】
開示される実施形態は、反転可変抵抗メモリセルとその作製方法に関する。
【００２０】
以下の記述で使用される“基板”という用語は、露出された基板表面を有する半導体基板を含むあらゆる支持構造を含みうるが、それに限定はされない。半導体基板は、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープされた、およびドープされていない半導体、ベース半導体基板によって支持されたシリコンエピタキシャル層、および他の半導体構造を含むと理解されたい。以下の記述において、半導体基板もしくはウェーハに対する言及がなされる場合、ベース半導体もしくは基板の中、またはその上に、領域もしくは接合を形成するために、事前のプロセスステップが使用されてもよい。基板は、半導体ベースである必要はないが、集積回路を支持するために適切な何らかの支持構造でありうる。
【００２１】
“可変抵抗材料”という用語は、以下のものを含むと意図される。それは、U.S. Patent No. 5,541,869でRoseらによって開示されているＶ、Ｃｏ、Ｎｉ、Ｐｄ、ＦｅおよびＭｎでドープされた非結晶性シリコンと、U.S. Patent No. 6,473,332でIgnatievらによって開示されている、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ（１−ｘ）ＣａｘＭｎＯ３（ＬＣＭＯ）、ＬａＳｒＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）などのペロブスカイト材料と、U.S. Patent No. 6,881,623および6,888,155でCampbellら、およびCampbellによってそれぞれ開示されている、ＡｘＢｙの化学式のドープされたカルコゲニドガラス（ここで“Ｂ”はＳ、Ｓｅ、およびＴｅ並びにその混合物から選択され、“Ａ”は周期表のＩＩＩ−Ｂ族（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ）、ＩＶ−Ｂ族（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ）、Ｖ−Ｂ族（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）、もしくはＶＩＩ−Ｂ族（Ｆ、Ｃｌ、Ｂｒ、Ｉ、Ａｔ）由来の少なくとも一つの元素を含み、ドーパントはＡｇ、Ａｕ、Ｐｔ、Ｃｕ、Ｃｄ、Ｉｒ、Ｒｕ、Ｃｏ、Ｃｒ、ＭｎもしくはＮｉを含む貴金属および遷移金属から選択される）と、U.S. Patent No. 6,072,716でJacobsonらによって開示されるような、例えばプラスチックポリマーへと混合されたカーボンブラック粒子もしくはグラファイトを含む炭素重合体フィルムと、を含む。
【００２２】
“カルコゲニドガラス”という用語は、周期表のＶＩＡ族（もしくは１６族）由来の元素を含むガラスを含むよう意図される。ＶＩＡ族元素はカルコゲンとも称されるが、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、ポロニウム（Ｐｏ）、および酸素（Ｏ）を含む。
【００２３】
“相変化材料”という用語は、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）、ＧｅＳｂＴｅ、ＧｅＴｅ−Ｓｂ２Ｔｅ３およびＡｇＩｎＳｂＴｅなどの種々の相変化材料を含むよう意図される。
【００２４】
図２に関しては、作製の第一段階での相変化メモリセル１００が示される。半導体基板１０は、望ましくは約１０００Åから３０００Åの厚さのシリコンウェーハなどであるが、メモリセル１００にアクセスするための（図示されていない）トランジスタを含み、そのトランジスタは基板１０内にソース／ドレイン活性領域を有する。第一の絶縁層１１は例えば、ボロンリン添加シリコン酸化膜（ＢＰＳＧ）層であるが、基板１０及び基板１０に付随する（図示されていない）あらゆるトランジスタゲートスタック上に形成される。第一の絶縁層１１は、例えば、スパッタリング、化学気相成長（ＣＶＤ）、プラズマ化学的気相成長（ＰＥＣＶＤ）、もしくは物理気相成長（ＰＶＤ）などのあらゆる堆積方法によって形成されうる。第一の絶縁層１１は、望ましくは３０００Åから６０００Åの範囲の厚さである。
【００２５】
第一の絶縁層１１は、従来の絶縁窒化物、酸化物もしくは他のあらゆる絶縁性もしくは誘電性材料から形成されうる。第一の絶縁層１１は、例えば、シリコンもしくはシリコン窒化物などのシリコンベースでありうる。（図示されていない）導電性プラグはポリシリコンから形成されうるが、第一の絶縁層１１内に形成されて、基板１０内のトランジスタのソースドレイン領域へと接続する。必要な開口を有するようにパターン化されたマスキング材料１２は第一の絶縁層１１上に形成される。
【００２６】
図３に関して、第一の絶縁層１１は、ビア１４を形成するためにエッチングされる。エッチングはマスキング材料１２（図２）および関連する開口１３（図２）を使用してなされる。エッチングは実質的な垂直側壁１４ａを有するビア１４を形成するために、第一の絶縁層１１のマスクされていない部分を除去する。
【００２７】
続いて、ファセットエッチングが、図４に示されるように実質的に均一な半球状の先端部１５を形成するために、ビア１４の先端部における外形を平滑化するために実施される。ファセットエッチングの実施に続いて、ビア１４の底辺部は実質的な垂直側壁１５ｂを有し、ビア１４の先端部１５は実質的に均一な半球形状の側壁１５ａを有する。垂直側壁１５ｂ間の間隔は、望ましくは約３００Åである。先端部１５の半球形状の側壁１５ａは、望ましくは約１５００Åの半径を有する。
【００２８】
次に図５に関して、ビア１４部分は、例えばタングステン、プラチナ、窒化チタン（ＴｉＮ）、窒化tantunum、もしくは窒化チタンアルミニウムなどの導電性材料で満たされ、第一の導電層１６を形成する。第一の導電層１６は、先端部１５の側壁１５ａ（図４）に沿って望ましくは１５０Åの、実質的に均一な厚さを有し、ビア１４の底辺部を実質的に完全に満たす。第一の導電層１６は、その後、例えば化学機械平坦化（ＣＭＰ）などの研磨平坦化エッチング技術を使用することによって、第一の絶縁層１１の上表面へ向かって平坦化される。第一の導電層１６は、メモリセル１００の第一の電極としての役割を果たす。
【００２９】
図６に関して、相変化材料は第一の導電層１６上に堆積し、相変化材料層１７を形成する。相変化材料は、例えば、スパッタリング、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）もしくは物理気相成長（ＰＶＤ）などのあらゆる堆積方法によって堆積されうる。相変化材料層１７は、その後、例えば化学機械平坦化（ＣＭＰ）などの研磨平坦化エッチング技術を使用することによって、第一の絶縁層１１の上表面へ向かって平坦化される。このように相変化材料層１７はビア１４（図４）内にのみ残される。
【００３０】
動作においては、相変化材料層１７の実質的な半球形状によって、相変化材料へと均一な電界を印加することが容易になるであろう。より均一に分布した電界は、より均一で、かつ、完全に変形された半球状非結晶性領域をもたらし、それによって所望の信号インテグリティをもたらす。
【００３１】
相変化材料層１７は、他の可変抵抗材料もしくはカルコゲニドガラスからも形成されうる。実質的に均一な半球形状の相変化材料層１７によって、可変抵抗材料もしくはカルコゲニドガラスに対して均一な電界を印加することが容易になりうる。
【００３２】
図７−図８に関して、第二の絶縁層１８は相変化材料層１７、第一の導電層１６、および第一の絶縁層１１の上に形成される。第二の絶縁層１８は、ボロンリン添加シリコン酸化膜（ＢＰＳＧ）、従来の絶縁性窒化物、酸化物、または他のあらゆる絶縁性もしくは誘電性材料から形成されてもよい。第二の絶縁層１８は、例えば、スパッタリング、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）もしくは物理気相成長（ＰＶＤ）などのいかなる堆積方法によって形成されてもよい。第二の絶縁層１８は、１００Åから５０００Åの範囲の厚さでありうる。
【００３３】
マスキング材料層１９は第二の絶縁層１８上に形成される。マスキング材料層１９は、適切な位置に開口を備えてパターン化される。第二の絶縁層１８は、マスキング材料層１９（図７）を使用してビア２１（図８）を形成するためにエッチングされる。エッチングは、ビア２１（図８）を形成するために第二の絶縁層１８のマスクされていない部分を除去する。
【００３４】
図９に関して、第二の導電層２０が第二の絶縁層１８上に形成され、実質的にビア２１（図８）を満たす。第二の導電層２０は、例えば窒化チタン（ＴｉＮ）もしくは銀などの材料から形成されうる。第二の導電層２０は、メモリセル１００の第二の電極の役割を果たす。第二の導電層２０は、３００Åから２０００Åの範囲の厚さである。
【００３５】
反転相変化メモリセル１００は、図２−図９で示されるように作製されるが、相変化材料層１７において均一な電界をもたらす。作製プロセスの更なる利点は、あらゆる電位の反応性イオンエッチング（ＲＩＥ）による相変化材料層１７に対する損傷を最小限化することであり、それによって相変化材料層１７上にあらゆる不均一な表面を形成することを防ぎ、結果として均一な電界をもたらす。
【００３６】
相変化メモリセル１００は、図１０に示されるような、メモリビット構造１００１へと配置されうる。メモリセル１００は、セルの第一の電極もしくは第二の電極を介して、セル選択線１００２へと接続される。反対側の電極は、アクセストランジスタなどのアクセスデバイス１００３のソース／ドレイン端子へと接続される。アクセスデバイス１００３は、ワード線１００４によってゲートされる。アクセスデバイス１００３がワード線１００４上の信号によって活性化されるとき、ビット線１００５はアクセスデバイス１００３へとソースを提供し、メモリセル１００へと接続される。
【００３７】
図１０のメモリビット構造１００１は、図１１に示されるようにメモリビット構造のアレイに配置されうる。図１１においては、メモリデバイス１１００は、メモリビット構造１００１ａ−１００１ｐのアレイを含む。メモリビット構造１００１ａ−１００１ｐは、行および列で配置される。行および列は、部分的に互い違いに配置されるか、または、図１１に示すような単純な平行グリッドとして配置されうる。あらゆる任意のセル選択線１１２０ａ−１１２０ｄに沿ったメモリビット構造１００１ａ−１００１ｐは、共通のワード線１１３０ａ−１１３０ｄを共有しない。さらには、あらゆる任意のセル選択線１１２０ａ−１１２０ｄに沿ったメモリビット構造１００１ａ−１００１ｐは、共通のビット線１１４０ａ−１１４０ｄを共有しない。この方法においては、各メモリビット構造は、メモリセルアクセスデバイスのゲートが接続されるワード線、およびメモリセルが接続されるセル選択線の両者の選択によって、一意的に同定される。
【００３８】
各ワード線１１３０ａ−１１３０ｄは、アクセス動作のために各々のワード線を選択するための行デコーダ１１６０の形式でワード線ドライバへ接続される。同様に、各セル選択線１１２０ａ−１１２０ｄは、列デコーダ１１５０の形式でドライバへ結合される。選択されたメモリビット構造１００１ａ−１００１ｐを介して流れる電流は、各々がセル選択線１１２０ａ−１１２０ｄへと接続された、センス増幅器１１７０ａ、１１７０ｄによって測定される。
【００３９】
簡便性のために、図１１は、４本のセル選択線１１２０ａ−１１２０ｄ上の４行のメモリビット構造１００１、および、４本のワード線１１３０ａ−１１３０ｄ上の４列のメモリビット構造１００１のみを有するメモリアレイを示す。しかしながら、実際の用途においては、メモリデバイス１１００はアレイ内に非常に多くのメモリビット構造を有することを理解されたい。例えば、実際のメモリデバイスは多くのサブアレイに配置された何百万ものメモリビット構造１００１を含みうる。
【００４０】
図１１では単一のメモリデバイス１１００として示されているが、メモリデバイス１１００は、メモリアレイの一部として作製され、メモリ素子アクセス回路とともに動作してもよく、アクセス回路はニッケルキャップを有する銅ボンドパッドを含む。
【００４１】
図１２は、メモリデバイス１１００（図１１）が集積回路メモリパッケージ１２００で使用されうることを示す。メモリデバイス１１００（図１１）は、適切な取り付け材料を使用してマウント基板１２０３上に物理的にマウントされる。ボンド配線１２０５は、集積チップボンドパッド１２０１、１２０２とマウント基板ボンドパッド１２０４との間、および／もしくは、集積チップボンドパッド１２０１、１２０２とパッケージ１２００の（図示されていない）外部の周辺回路へとダイ１２０６を接続するリード配線との間に電気的接続を提供するために使用される。周辺回路は、メモリデバイス１１００（図１１）へデータを格納し、そこからデータを読み出すための回路とともに、メモリデバイス１１００（図１１）をアドレッシングするための回路を含みうる。周辺回路は、メモリデバイス１１００（図１１）の適切な機能を制御するか、さもなければ保証するために使用される他の回路をも含みうる。
【００４２】
図１３は、プロセッシングシステム９００が図２−図１１で上述されたように構成された、相変化メモリセル１００（図１０）のアレイを含むメモリデバイス１１００を使用することを示す。プロセッシングシステム９００は、ローカルバス９０４へと結合された１つ以上のプロセッサ９０１を含む。メモリコントローラ９０２およびプライマリバスブリッジ９０３もまた、ローカルバス９０４へと結合される。プロセッシングシステム９００は、複数のメモリコントローラ９０２および／もしくは複数のプライマリバスブリッジ９０３を含みうる。メモリコントローラ９０２およびプライマリバスブリッジ９０３は、単一デバイス９０６として統合されてもよい。
【００４３】
メモリコントローラ９０２は、一つ以上のメモリバス９０７にも結合される。各メモリバスは、メモリ素子９０８に対応し、メモリ素子９０８は少なくとも一つのメモリデバイス１１００を含む。または、簡略化されたシステムにおいては、メモリコントローラ９０２は省略され、メモリ素子は一つ以上のプロセッサ９０１へと直接結合される。メモリ素子９０８は、メモリカードもしくはメモリモジュールであってもよい。メモリ素子９０８は、一つ以上の追加デバイス９０９を含みうる。例えば、追加デバイス９０９は、コンフィギュレーションメモリであってもよい。メモリコントローラ９０２は、キャッシュメモリ９０５へと結合されてもよい。キャッシュメモリ９０５は、プロセッシングシステム内での唯一のキャッシュメモリでありうる。または、他のデバイス例えばプロセッサ９０１は、キャッシュメモリをも含んでもよいが、それはキャッシュメモリ９０５とキャッシュ階層を形成しうる。プロセッシングシステム９００が、バスマスターであるかもしくはダイレクトメモリアクセス（ＤＭＡ）をサポートするような周辺機器、またはコントローラを含む場合、メモリコントローラ９０２はキャッシュコヒーレンシープロトコルを実装してもよい。メモリコントローラ９０２が複数のメモリバス９０７へと結合される場合、各メモリバス９０７は並行して動作してもよいし、もしくは異なるアドレスレンジが異なるメモリバス９０７へとマップされてもよい。
【００４４】
プライマリバスブリッジ９０３は、少なくとも１つの周辺バス９１０へと結合される。周辺機器もしくは追加バスブリッジなどの種々のデバイスは周辺バス９１０へと結合されうる。これらのデバイスは、ストレージコントローラ９１１、種々のＩ／Ｏデバイス９１４、セカンダリバスブリッジ９１５、マルチメディアプロセッサ９１８、レガシーデバイスインターフェイス９２０、フロッピーディスクドライブ、およびコンパクトディスクＲＯＭドライブを含みうる。プライマリバスブリッジ９０３は、一つ以上の特殊用途高速ポート９２２へと結合されてもよい。パーソナルコンピュータにおいては、特殊用途ポートは、例えば、プロセッシングシステム９００へと高性能ビデオカードを結合するために使用されるアクセラレーテッドグラフィックスポート（ＡＧＰ）であってもよい。
【００４５】
ストレージコントローラ９１１は、一つ以上のストレージデバイス９１３を、ストレージバス９１２を介して、周辺バス９１０へと結合する。例えば、ストレージコントローラ９１１は、ＳＣＳＩコントローラであってもよく、ストレージデバイス９１３はＳＣＳＩディスクであってもよい。Ｉ／Ｏデバイス９１４は、あらゆる種類の周辺機器であってもよい。例えば、Ｉ／Ｏデバイス９１４は、イーサネットカードもしくはリムーバブルメディアデバイスなどのローカルエリアネットワークインターフェイスであってもよい。セカンダリバスブリッジは、追加デバイスを別のバスを介してプロセッシングシステムへとインターフェイスで接続するために使用されてもよい。例えば、セカンダリバスブリッジは、ＵＳＢデバイス９１７をプロセッシングシステム９００へと結合するために使用される、ユニバーサルシリアルバス（ＵＳＢ）コントローラであってもよい。マルチメディアプロセッサ９１８は、サウンドカード、ビデオキャプチャーカード、もしくは他のいかなる種類のメディアインターフェイスであってもよく、スピーカ９１９などの追加デバイスへと結合されてもよい。レガシーデバイスインターフェイス９２０は、レガシーデバイス９２１（例えば、旧式キーボードおよびマウス）をプロセッシングシステム９００へと結合するために使用される。
【００４６】
図１３は、パーソナルコンピュータもしくはワークステーションなどの汎用コンピュータに特に適したプロセッシングアーキテクチャを示すが、種々のアプリケーションにおける使用により適したものになるよう、プロセッシングシステム９００を構成するために既知の改変がなされうることを理解されたい。例えば、プロセッシングを必要とする多くの電子デバイスは、メモリ素子９０８および／もしくはメモリデバイス１１００に結合されたＣＰＵ９０１に依存するより単純なアーキテクチャを使用して実装されうる。これらの電子デバイスは、オーディオ／ビデオプロセッサおよびレコーダ、ゲーム機、デジタルテレビセット、有線もしくはワイヤレス電話、ナビゲーションデバイス（グローバルポジショニングシステム（ＧＰＳ）および／もしくは慣性ナビゲーションに基づくシステムを含む）、ならびにデジタルカメラおよび／もしくはレコーダを含みうるが、そのいずれにも限定はされない。改変は、例えば、不必要な素子の排除、特殊デバイスもしくは回路の追加、および／もしくは複数のデバイスの統合を含みうる。
【００４７】
種々の実施形態が、例示的な可変抵抗材料として相変化材料を使用するものとして説明されてきたことを理解されたい。本発明は、電流密度および電界が均一に分布し、それによって結果として均一な信号インテグリティがもたらされるような構造を作製するため、他のタイプの可変抵抗材料を使用する不揮発性メモリデバイスにおいて使用されてもよい。
【００４８】
種々の実施形態が上述されてきたが、それらは例示の目的で示されたもので、限定する目的ではないことを理解されたい。当業者にとって、形式および詳細における種々の変更がなされうることが明らかであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１２】
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【図１０】
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【図１１】
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【図１３】
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【手続補正書】
【提出日】平成21年12月25日(2009.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
相変化メモリセルであって、
先端部および底辺部を有する開口を有する第一の絶縁層と、
前記開口上に形成される第一の導電層であって、前記第一の導電層は前記先端部の複数の側壁に沿って実質的に均一な厚さを有し、実質的に前記底辺部を満たすような、第一の導電層と、
前記第一の導電層上に形成される相変化材料層と、
を含むことを特徴とする相変化メモリセル。
【請求項２】
前記第一の絶縁層、前記第一の導電層、および前記相変化材料層上に形成され、開口を有する第二の絶縁層と、
前記第二の絶縁層上に形成され、前記第二の絶縁層の前記開口を実質的に満たす第二の導電層と、
をさらに含む、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項３】
前記第二の絶縁層は、ボロンリン添加シリコン酸化膜を含む材料から形成される、
ことを特徴とする請求項２に記載の相変化メモリセル。
【請求項４】
前記相変化材料層は、Ｇｅ２Ｓｂ２Ｔｅ５を含む材料から形成される、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項５】
前記第一の絶縁層内の前記開口の前記先端部は、実質的に半球状である、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項６】
前記第一の絶縁層内の前記開口の前記底辺部は、実質的に垂直な複数の側壁を有する、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項７】
前記第一の導電層は、タングステン、窒化チタン、および窒化タンタルを含む導電性材料から形成される、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項８】
前記第一の絶縁層はボロンリン添加シリコン酸化膜を含む材料から形成される、
ことを特徴とする請求項１に記載の相変化メモリセル。
【請求項９】
可変抵抗メモリセルであって、
基板上に形成される、第一の絶縁層と、
前記第一の絶縁層を介してビアとして配置される第一の電極と、
前記第一の電極上に形成される、可変抵抗層と、
前記第一の絶縁層、前記第一の電極、および前記可変抵抗層上に形成される、第二の絶縁層と、
前記第二の絶縁層を介してビアとして配置される第二の電極と、
を含むことを特徴とする可変抵抗メモリセル。
【請求項１０】
前記可変抵抗層は実質的に半球状である、
ことを特徴とする請求項９に記載の可変抵抗メモリセル。
【請求項１１】
前記第一の電極の先端部は一般的に半球状である、
ことを特徴とする請求項９に記載の可変抵抗メモリセル。
【請求項１２】
前記第一の電極および前記第二の電極は、窒化チタン、銀、およびタングステンを含む材料から形成される、
ことを特徴とする請求項９に記載の可変抵抗メモリセル。
【請求項１３】
前記可変抵抗層は、ドープされたカルコゲニドガラス、ペロブスカイト材料、ドープされた非結晶性シリコンおよびカーボンプラスチックポリマーを含む材料から形成される、
ことを特徴とする請求項９に記載の可変抵抗メモリセル。
【請求項１４】
相変化メモリビット構造であって、
アクセスデバイスと、
セル選択線と、
ビット線と、
ワード線と、
相変化メモリセルと、を含み、前記相変化メモリセルは、
開口の先端部が一般的に半球状である、前記開口を有する第一の絶縁層と、
前記先端部の複数の側壁に沿って実質的に均一な厚さを有し、前記開口の底辺部を実質的に満たし、前記開口上に形成される第一の導電層と、
前記第一の導電層上に形成される相変化材料層と、
前記第一の絶縁層、前記第一の導電層、および前記相変化材料層上に形成され、開口を有する第二の絶縁層と、
前記第二の絶縁層の前記開口を実質的に満たし、前記第二の絶縁層上に形成される第二の導電層と、
を含み、
前記相変化メモリセルは、前記セル選択線へと接続され、かつ、前記ワード線によってゲートされる前記アクセスデバイスを介して前記ビット線へと結合される、
ことを特徴とする相変化メモリビット構造。
【請求項１５】
メモリデバイスであって、
相変化メモリアレイと、
基板上に形成され、前記相変化メモリアレイへと電気的に接続される周辺回路と、
を含み、前記相変化メモリアレイは、
複数のワード線と、
複数のセル選択線と、
複数のビット線と、
複数のメモリビット構造と、を含み、
前記メモリビット構造の各々は、アクセスデバイスおよび相変化メモリセルを含み、前記相変化メモリセルは、前記複数のセル選択線のうちの一つに接続され、かつ、前記複数のワード線のうちの一つによってゲートされる前記アクセスデバイスを介して前記複数のビット線のうちの一つに結合され、前記相変化メモリセルは、
開口を有する第一の絶縁層と、
前記開口の先端部の複数の側壁に沿って実質的に均一な厚さを有し、前記開口の底辺部を実質的に満たし、前記開口上に形成される第一の金属層と、
前記第一の金属層上に形成される相変化材料層と、
前記第一の絶縁層、前記第一の金属層、および前記相変化材料層上に形成され、開口を有する第二の絶縁層と、
前記第二の絶縁層上に形成される第二の金属層と、
を含む、
ことを特徴とするメモリデバイス。
【請求項１６】
相変化メモリセルを作製する方法であって、
第一の絶縁層内にビアを形成するステップと、
実質的に半球形状の部分を形成するために前記ビアの先端部をエッチングするステップと、
前記ビア上に第一の導電層を形成するステップであって、前記第一の導電層は前記先端部の複数の側壁に沿って実質的に均一な厚さを有し、前記ビアの底辺部を実質的に満たす、ステップと、
前記第一の導電層上に相変化材料層を形成するステップと、
を含む方法。
【請求項１７】
前記第一の絶縁層、前記第一の導電層および前記相変化材料層上に形成される、第二の絶縁層を提供するステップと、
前記第二の絶縁層内にビアを形成するステップと、
前記第二の絶縁層上に第二の導電層を形成するステップと、
をさらに含む、
ことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記第二の絶縁層内にビアを形成する前記ステップは、
前記第二の絶縁層上の開口でマスキング材料をパターン化するステップと、
前記ビアを形成するために前記第二の絶縁層のマスクされていない部分を除去するためにエッチングするステップと、
をさらに含む、
ことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記第一および第二の絶縁層は、スパッタリング、化学気相成長、プラズマ化学気相成長および物理気相成長を含む堆積方法によって形成される、
ことを特徴とする請求項１７に記載の方法。
【請求項２０】
前記第一の絶縁層上にビアを形成する前記ステップは、
前記第一の絶縁層上の開口でマスキング材料をパターン化するステップと、
前記ビアを形成するために前記第一の絶縁層のマスクされていない部分を除去するためにエッチングするステップと、
をさらに含む、
ことを特徴とする請求項１６に記載の方法。
【請求項２１】
化学機械平坦化を使用して前記相変化材料層を形成する前に、前記第一の導電層を平坦化するステップをさらに含む、
ことを特徴とする請求項１６に記載の方法。
【請求項２２】
化学機械平坦化を使用して前記相変化材料層を平坦化するステップを、前記層を形成する後に、さらに含む、
ことを特徴とする請求項１６に記載の方法。
【請求項２３】
相変化メモリセルを作製する方法であって、
第一の絶縁層を形成するステップと、
前記第一の絶縁層上の開口でマスキング材料をパターン化するステップと、
前記第一の絶縁層内の第一のビアを形成するために前記第一の絶縁層のマスクされていない部分を除去するためにエッチングするステップと、
実質的に半球形状の部分を形成するため、前記第一のビアの先端部をエッチングするステップと、
前記第一のビア上に第一の導電層を形成するステップであって、前記第一の導電層は前記先端部の複数の側壁に沿って実質的に均一な厚さを有し、前記第一のビアの底辺部を実質的に満たすような、ステップと、
前記第一の絶縁層の上表面へ向かって前記第一の導電層を平坦化するステップと、
前記第一の導電層上に相変化材料層を形成するステップと、
前記第一の絶縁層の前記上表面へ向かって前記相変化材料層を平坦化するステップと、
前記第一の絶縁層、前記第一の導電層、および前記相変化材料層上に第二の絶縁層を形成するステップと、
前記第二の絶縁層上の開口でマスキング材料をパターン化するステップと、
第二のビアを形成するため、前記第二の絶縁層のマスクされていない部分を除去するためにエッチングするステップと、
前記第二の絶縁層上に第二の導電層を形成するステップであって、前記第二の導電層は前記第二のビアを実質的に満たす、ステップと、
を含む方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
相変化電流は、ＧＳＴ材料層に結合する電極を介してＧＳＴ材料へと印加される。本製造プロセスはＧＳＴ層の上に平面電極をもたらす。二電極の表面領域とＧＳＴ層とを結合する構造のため、ＧＳＴ材料内の電流密度は、均一に分布しない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
次に図５に関して、ビア１４部分は、例えばタングステン、プラチナ、窒化チタン（ＴｉＮ）、窒化タンタル、もしくは窒化チタンアルミニウムなどの導電性材料で満たされ、第一の導電層１６を形成する。第一の導電層１６は、先端部１５の側壁１５ａ（図４）に沿って望ましくは１５０Åの、実質的に均一な厚さを有し、ビア１４の底辺部を実質的に完全に満たす。第一の導電層１６は、その後、例えば化学機械平坦化（ＣＭＰ）などの研磨平坦化エッチング技術を使用することによって、第一の絶縁層１１の上表面へ向かって平坦化される。第一の導電層１６は、メモリセル１００の第一の電極としての役割を果たす。
【国際調査報告】
2010526451.tif 000016
2010526451.tif 000017