(57)【要約】高速シリアルインタフェースが提供されている。一態様において、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化するために、３相変調を使用する。したがって、インタフェースの受信エンドにおいて回路をデスキューする必要性は、削除され、減らされたリンクスタートアップ時間(reduced link start-up time)と、改善されたリンク効率及び電力消費(improved link efficiency and power consumption)と、を結果としてもたらす。一実施形態においては、高速シリアルインタフェースは、データ及びクロック情報についての別々のコンダクタを有している従来システムよりも、より少ない信号コンダクタを使用する。別の実施形態においては、シリアルインタフェースは、データが、送信データレートのプライア知識を有している受信エンドなしに、いずれの速度で送信されることを可能にする。別の態様においては、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化するために、極性符号化された３相変調を使用する。このことは、１以上のビットがいずれの単一のボーインターバルにおいて送信されることを可能にすることによって、シリアルインタフェースのリンクキャパシティを増大させる。
2010520715.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１コンダクタ、第２コンダクタ、及び第３コンダクタのうちの２つの間で、第１の信号を送信することと、
（ｂ）前記第１コンダクタ、前記第２コンダクタ、及び前記第３コンダクタのうちの２つの間で、第２の信号を送信することと、
を備えており、
ステップ（ａ）は、第１のデータ符号化状態を定義し、
ステップ（ｂ）は、第２のデータ符号化状態を定義し、
ステップ（ａ）及びステップ（ｂ）の連続的な発生は、データ符号化状態図における状態遷移を定義し、前記状態遷移は、ロジックデータ符号化を表す、
データ符号化のための方法。
【請求項２】
前記データ符号化状態図は、環状の状態図である、請求項１に記載の方法。
【請求項３】
前記データ符号化状態図のいずれの２つのデータ符号化状態の間の遷移も、中間データ符号化状態をトラバースすることなく、単一のステップにおいて生じる、請求項１に記載の方法。
【請求項４】
ステップ（ａ）は、前記第１コンダクタと前記第２コンダクタとの間で前記第１の信号を送信することを備え、ステップ（ｂ）は、前記第２コンダクタと前記第３コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項５】
前記状態遷移は、ロジック１を表す、請求項４に記載の方法。
【請求項６】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック１１を表す、請求項４に記載の方法。
【請求項７】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック１０を表す、請求項４に記載の方法。
【請求項８】
ステップ（ａ）は、前記第２コンダクタと前記第３コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第３コンダクタと前記第１コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項９】
前記状態遷移はロジック１を表す、請求項８に記載の方法。
【請求項１０】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック１１を表す、請求項８に記載の方法。
【請求項１１】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック１０を表す、請求項８に記載の方法。
【請求項１２】
ステップ（ａ）は、前記第３コンダクタと前記第１コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第１コンダクタと前記第２コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項１３】
前記状態遷移は、ロジック１を表す、請求項１２に記載の方法。
【請求項１４】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック１１を表す、請求項１２に記載の方法。
【請求項１５】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック１０を表す、請求項１２に記載の方法。
【請求項１６】
ステップ（ａ）は、前記第１コンダクタと前記第２コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第３コンダクタと前記第１コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項１７】
前記状態遷移は、ロジック０を表す、請求項１６に記載の方法。
【請求項１８】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック０１を表す、請求項１６に記載の方法。
【請求項１９】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック００を表す、請求項１６に記載の方法。
【請求項２０】
ステップ（ａ）は、前記第３コンダクタと前記第１コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第３コンダクタと前記第２コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項２１】
前記状態遷移は、ロジック０を表す、請求項２０に記載の方法。
【請求項２２】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック０１を表す、請求項２０に記載の方法。
【請求項２３】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック００を表す、請求項２０に記載の方法。
【請求項２４】
ステップ（ａ）は、前記第２コンダクタと前記第３コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第１コンダクタと前記第２コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項２５】
前記状態遷移は、ロジック０を表す、請求項２４に記載の方法。
【請求項２６】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック０１を表す、請求項２４に記載の方法。
【請求項２７】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック００を表す、請求項２４に記載の方法。
【請求項２８】
単一のデータビットの情報は、ボーインターバルごとに送信される、請求項１に記載の方法。
【請求項２９】
２つのデータビットの情報は、ボーインターバルごとに送信される、請求項１に記載の方法。
【請求項３０】
ステップ（ａ）とステップ（ｂ）は、シリアルインタフェースを横切って、データ信号及びクロック信号を共同で送信することを備えており、その結果、前記のシリアルインタフェースの前記受信エンドのデータ回復回路におけるスキューを減らす、請求項１に記載の方法。
【請求項３１】
シリアルインタフェース送信機回路は、
第１のエンド及び第２のエンドをそれぞれ有している、第１コンダクタ、第２コンダクタ、及び第３コンダクタと、
複数の電流ソースと、
前記第１コンダクタの前記第１のエンド、前記第２コンダクタの前記第１のエンド、及び前記第３コンダクタの前記第１のエンドに前記電流ソースを選択的に結合する複数のスイッチと、
前記第１コンダクタの前記第２のエンド、前記第２コンダクタの前記第２のエンド、及び前記第３コンダクタの前記第２のエンドを一緒に結合する複数のインピーダンスと、
を備えており、
前記回路における電流は、いずれのときにおいても、前記第１コンダクタ、前記第２コンダクタ、及び前記第３コンダクタのうちのまさに２つの間で、流れており、その結果、前記送信機回路のデータ送信状態を生成する、
シリアルインタフェース送信機回路。
【請求項３２】
前記送信機回路は、モバイルデジタルディスプレイインタフェース（ＭＤＤＩ）で使用されている、請求項３１に記載のシリアルインタフェース送信機回路。
【発明の詳細な説明】
【背景】
【０００１】
（分野）
本発明は、一般に高速シリアル通信(high speed serial communication)に関する。より具体的には、本発明は、高速シリアル通信のための３相変調データ符号化スキーム(three phase modulation data encoding schemes)に関する。
【０００２】
（背景）
高速シリアル通信の分野において、絶え間なく増加するデータレート(ever increasing data rates)に関する需要は増し続けている。
【０００３】
多くの従来の高速シリアルインタフェースシステム(high speed serial interface systems)は、別のデータ及びクロック信号(separate data and clock signals)を用いて、非ゼロ復帰(non-return to zero)（ＮＲＺ）データ符号化を使用している。しかしながら、このデータ及びクロック信号の分離(separation)は、インタフェースの最大可能リンクデータレートを制限して、２つの信号間のスキュー(skew)を典型的に結果としてもたらす。
【０００４】
典型的には、データとクロック信号との間のスキューを削除する(eliminate)ためにシリアルインタフェースの受信エンド(receiving end)において、デスキューイング回路構成(de-skewing circuitry)が使用されている。結果、シリアルインタフェースのリンクスタートアップ時間及び不動産の必要要件(the real estate requirements and the link start-up time of the serial interface)の双方は増大し、後者は、システム電力消費を最小化するために、インタフェースが低い負荷サイクル(low duty cycle)で断続的に(intermittently)使用されているときに不利益となる。
【０００５】
他の従来のシリアルインタフェースシステムは、データ信号及びストローブ信号を使用することによるスキューの影響をあまり受けないが(more immune to skew)、高速で動作するときに、スキュー問題に苦しむ。
【０００６】
さらに、ある統合された受信機デバイス(integrated receiver devices)は、高電圧を駆動するためにより大きい特徴サイズ(feature sizes)を有しているので、典型的により遅いロジックで作られている。これは、例えば、ＬＣＤパネルを駆動するために使用される、統合されたＬＣＤコントローラドライバ回路(integrated LCD Controller-Driver circuits)のケースである。そのため、従来システムを使用しているそのようなデバイスにとって、高速シリアルインタフェースをインプリメントすることは難しいであろう。
【０００７】
したがって、従来のシリアルインタフェースシステムの上記で説明された問題を解決する、高速シリアルインタフェースが必要とされている。さらに、従来のシステムと比較して、増大したキャパシティ及び低減された電力消費を備えた高速シリアルインタフェースが必要とされている。
【発明の概要】
【０００８】
高速シリアルインタフェースは、ここにおいて提供されている。
【０００９】
一態様においては、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化する(jointly encoding)ために、３相変調データ符号化スキーム(a three phase modulation data encoding scheme)を使用する。したがって、インタフェースの受信エンドにおいて回路構成をデスキューする(de-skewing)必要性は削除され、縮小されたリンクスタートアップ時間と改善されたリンク効率と電力消費、を結果としてもたらす。一実施形態においては、高速シリアルインタフェースは、データ及びクロック情報のための別々のコンダクタを備えた従来システムよりも、少ない信号コンダクタ(signal conductors)を使用する。別の実施形態においては、シリアルインタフェースは、データが、送信データレートのいかなる予備知識を有している受信エンドなしに、いずれの速度において送信されることを可能にする。
【００１０】
別の態様においては、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化する、極性符号化された３相変調データ符号化スキーム(polarity encoded three phase modulation data encoding scheme)を使用する。上記説明された利益に加えて、このことは、１以上のビットが、いずれの単一のボーインターバル(baud interval)において送信されることを可能にすることによって、シリアルインタフェースのリンクキャパシティをさらに増大させる。
【００１１】
さらなる態様においては、極性符号化された３相変調データ符号化スキームは、より遅いロジック回路を備えたある受信機ドライバ(certain receiver drivers with slower logic circuits)のための高速シリアルインタフェースをインプリメントするために使用されている。インタフェース上で遷移ごとに少なくとも２ビット(at least two bits per transition)を符号化することによって、符号化スキームは、データ遷移レートが、通常のシリアルデータレートの半分となることを可能にする。
【００１２】
ここにおいて提供されている３相変調データ符号化スキームを使用している高速インタフェースは、同じドライバを使用している他の高速インタフェースとして電流の半分を消費する。これは、一般に、他のシリアルインタフェース（例、データ及びクロック、あるいはデータ及びストロボ）におけるケースとして、２つの同時アクティブ出力を有する代わりに、１つのドライバ出力だけが一度において(at one time)アクティブ状態であるためである。この電力消費の縮小は、他のシリアルインタフェースのレートの少なくとも２倍でデータを送るために、３相変調データ符号化スキームを利用している高速インタフェースの機能と結合される。
【００１３】
本発明のさらなる実施形態、特徴、及び利益は、本発明の様々な実施形態の構造及びオペレーションと同様に、添付図面を参照して下記で詳細に説明されている。
【図面の簡単な説明】
【００１４】
【図１】図１は、スキームにしたがって３レベルの異なるデータ符号化スキームにおける例示的な遷移を図示する。
【図２】図２は、環状状態図(circular state diagram)を図示する。
【図３】図３は、３相変調データ符号化スキームを図示する一例である。
【図４】図４は、３相変調データ符号化スキームをインプリメントするためのシリアルインタフェース送信機を図示する。
【図５】図５は、３相変調データ符号化スキームにしたがって、符号化状態に対応する電流のフローシナリオを図示する。
【図６】図６は、３相変調データ符号化スキームのためのデータ回復回路の一例を図示する。
【図７】図７は、図３の３相変調データ符号化スキーム上のタイミングオフセットの影響(impact)を図示する。
【図８】図８は、極性符号化された３相変調データ符号化スキームの状態の表(state table)の一例である。
【図９】図９は、図８の状態図にしたがった、極性符号化された３相変調データ符号化スキームを図示する一例である。
【図１０】図１０は、３相変調データ符号化スキームをイネーブルするための、プリント配線板(printed wiring board)上の信号コンダクタのインプリメンテーションの一例を図示する。
【図１１】図１１は、３相変調データ符号化スキームをイネーブルするための、ケーブルにおける信号コンダクタのインプリメンテーションの一例を図示する。
【図１２】図１２は、極性符号化された３相変調データ符号化スキームの状態図の一例を図示する。
【図１３】図１３は、極性符号化された３相変調データ符号化スキームのためのデータ回復回路の一例を図示する。
【図１４】図１４は、図１３の例示的なデータ回復回路の追加の回路構成を図示する。
【図１５】図１５は、図１３及び図１４のデータ回復回路の出力を復号するためのデータデコーダの一例を図示する。
【詳細な説明】
【００１５】
ここにおいて組み込まれており、明細書の一部分を形成する添付図面は、詳細な説明と一緒に本発明を図示しており、本発明の原理を説明すること、関連技術において熟練している人(a person skilled in the pertinent art)が本発明を行ない使用することをできるようにすること、にさらに役に立つ。
【００１６】
本発明は、添付図面を参照して説明されるであろう。エレメントが最初に現れる図面は、対応する参照数字における一番左のデジット（単数または複数）によって、典型的に示されている。
【００１７】
本明細書は、本発明の特徴を組み込む１つまたは複数の実施形態を開示する。開示された実施形態（単数または複数）は、発明を単に例示する。本発明の範囲は、開示された実施形態（単数または複数）に制限されていない。本発明は、ここに添付された請求項(claims)によって定義されている。
【００１８】
説明された実施形態（単数または複数）、また「一実施形態(one embodiment)」、「実施形態(an embodiment)」、「実施形態の一例(an example embodiment)」等に対する明細書における参照は、記載された実施形態（単数または複数）は特定の特徴、構造、あるいは特性(characteristic)を含むことができるということを示しているが、すべての実施形態はかならずしも特定の特徴、構造、あるいは特性を含まなくてもよい。さらに、そのような言いまわし(phrase)は必ずしも同じ実施形態を指していない。さらに、特定の特徴、構造、あるいは特性が一実施形態に関連して説明されているとき、明示的に説明されているかどうかに関わらず、他の実施形態に関連して、当業者の知識(knowledge)内で、そのような特徴、構造、あるいは特性に影響を及ぼす、ということが提示されている(submitted)。
【００１９】
本発明の実施形態はハードウェア、ファームウェア、ソフトウェア、あるいはそれらのいずれの組み合わせにおいてインプリメントされることができる。本発明の実施形態はまた、マシン可読媒体(machine-readable medium)上で保存されたインストラクション(instructions)としてインプリメントされることができ、そしてそれは、１つまたは複数のプロセッサによって読み取られ、実行されることができる。マシン可読媒体は、マシン（例、コンピューティングデバイス）によって読み取られることができる形式で情報を保存するためにあるいは送信するために、いずれのメカニズムも含むことができる。例えば、マシン可読媒体は、読み取り専用メモリ（ＲＯＭ）；ランダムアクセスメモリ（ＲＡＭ）；磁気ディスクストレージ媒体；光学ストレージ媒体；フラッシュメモリデバイス；電子、光学、可聴あるいは他の形態の、伝播信号（例、キャリア波、赤外線信号、デジタル信号等）及び他のものを含むことができる。さらに、ファームウェア、ソフトウェア、ルーチン、インストラクションは、ある動作(certain actions)を実行するものとしてここにおいて説明されることができる。しかしながら、そのような記載は、単なる便宜のためであるということと、そのような動作はコンピューティングデバイス、プロセッサ、コントローラ、あるいはファームウェア、ソフトウェア、ルーチン、インストラクション等を実行する他のデバイスに実際には帰因するということ、が理解されるべきである。
【００２０】
埋め込まれたタイミング情報を備えたデータ符号化(Data Encoding with Embedded Timing Information)
上記で説明されるように、データとクロック信号との間のスキューを削除するために、あるいは、シリアルインタフェースにおいて回路構成をデスキューする必要性のために、データ及びクロック情報（あるいはデータ信号においてタイミング情報を埋め込む）を連帯的に符号化することが望ましい。それを実現するための１つの共通技術は、異なるデータ符号化スキームを使用することによるものであり、それによって、データ及びクロック情報は、単一信号の状態遷移(state transitions)において連帯的に符号化される。
【００２１】
異なるデータ符号化スキームの大部分は、レベルの異なるスキームであり、それによって、状態遷移は、データ及びクロック信号(the data and clock signal)のレベル（大きさ）における変更の点において定義されている。
【００２２】
図１は、３レベルの異なるデータ符号化スキームにおける遷移の例を図示している。図１のスキームによると、−Ｖから０の信号レベル（電圧）遷移はロジック０であり、−Ｖから＋Ｖの信号レベル（電圧）遷移はロジック１であり、０から−Ｖの信号レベル（電圧）遷移はロジック０であり、０から＋Ｖの信号レベル（電圧）遷移はロジック１であり、＋Ｖから０の信号レベル（電圧）遷移はロジック１であり、＋Ｖから−Ｖの信号レベル（電圧）遷移はロジック０である。
【００２３】
遷移１０２及び遷移１０４の例は、信号のレベルが−Ｖから＋Ｖへと変わることによって、２つの信号レベル遷移を図示している。遷移１０２は、０１データシーケンスを送信するために、０から＋Ｖへの第２の遷移が続く−Ｖから０への第１の遷移を含んでいる。遷移１０４は、ロジック１を送信するために、−Ｖから＋Ｖへの単一の遷移を含んでいる。
【００２４】
しかしながら、図１に示されているように、受信エンドにおけるデータ回復回路構成のレスポンス時間と比較して遅い信号スリュ−レート(signal slew rate)に帰因して、両方の遷移１０２及び１０４は、同一に見られ、回復回路構成によって０１と解釈される。同様の遷移復号の問題は、図１で図示されるケースの＋Ｖから−Ｖの遷移の際、あるいは、スリューレートがデータ回復回路のレスポンス時間よりも早いときに、生じる。
【００２５】
復号状態遷移におけるこの曖昧さは、望ましい状態に到達するために、中間状態を通じて受け渡さなければならない遷移を有することに帰因している。したがって、「環状(circular)」状態遷移を備えた異なるデータ符号化スキームは、異なるデータ符号化スキームにおける曖昧な状態遷移を解決するために必要とされている。
【００２６】
環状状態遷移を備えた異なるデータ符号化(Differential Data Encoding with Circular State Transitions)
図２は、環状状態図２００を図示しており、異なるデータ符号化スキームの状態遷移を定義するために使用されることができる。状態図２００によると、データは、３つの状態ａ、ｂ、及びｃの間の遷移に基づいて符号化されている。いずれの２つの状態（ａからｂ、ｂからａ、ｂからｃ、ｃからｂ、ａからｃ、及びｃからａ）の間の遷移も、中間状態をトラバースすることなく単一のステップにおいて生じるということに注意してください。そのため、上記で議論されているように、状態図２００に基づいた異なるデータ符号化スキームは、状態遷移の復号問題を解消するであろう。
【００２７】
図３は、図２の循環状態図２００に基づいた、３相変調データ符号化スキーム３００を図示している。データ符号化スキーム３００にしたがって、２つの方角で回転する(rotates)３相信号は、３つのコンダクタＡ、コンダクタＢ、及びコンダクタＣを使用して送信される。３相信号を構成する３つの信号（コンダクタＡ、コンダクタＢ、及びコンダクタＣによって搬送される）は独立しており、各信号は、残りの２つと比較して、１２０度の位相の不一致(120 degrees out of phase)である。
【００２８】
いずれのときにおいても、コンダクタＡ、コンダクタＢ、及びコンダクタＣのうちまさに２つは、信号を搬送しており、データ符号化状態は、コンダクタ間の信号フローの点において定義されている。一実施形態において、３つの状態（図２の状態ａ、状態ｂ、状態ｃにそれぞれ対応している）は、ＡからＢ(A to B)、ＢからＣ(B to C)、及びＣからＡ(C to A)と、信号フローで定義されている。３つの状態の間の遷移は、そのあとで、環状状態遷移を確実にするために状態図２００にしたがって、定義される。一実施形態において、（ＡからＢ）から（ＢからＣ）のクロックワイズ遷移(clockwise transitions)、（ＢからＣ）から（ＣからＡ）のクロックワイズ遷移、及び（ＣからＡ）から（ＡからＢ）のクロックワイズ遷移は、ロジック１を送信するために使用されているが、（ＢからＣ）から（ＡからＢ）の逆クロックワイズ遷移(counter-clockwise transitions)、（ＡからＢ）から（ＣからＡ）への逆クロックワイズ遷移、及び（ＣからＡ）から（ＢからＣ）の逆クロックワイズ遷移は、ロジック０を送信するために使用されている。
【００２９】
図３に戻って参照すると、３相変調スキームを使用しているデータ符号化の一例が示されている。信号３０２、信号３０４、及び信号３０６は、コンダクタＡ、コンダクタＢ、及びコンダクタＣ、それぞれに適用された電圧信号を図示している。いずれのときにおいても、第１コンダクタは正の電圧（例えば、＋Ｖ）に結合されており、第２コンダクタは、負の電圧（例えば−Ｖ）に結合されている一方で、残りの第３コンダクタは、開路されている(open circuited)。そのため、符号化状態は、第１コンダクタと第２コンダクタとの間の電流フローによって決定される。状態（ＡからＢ）、状態（ＢからＣ）、及び状態（ＣからＡ）のうち１つは、信号３０８（Ａ＞Ｂ）、信号３１０（Ｂ＞Ｃ）、及び信号３１２（ＣからＡ）によって図示されるように、いずれのときにおいても真であることができ(can be true at any time)、クロックワイズ状態遷移は、ロジック１を送信するために使用され、逆クロックワイズ状態遷移は、ロジック０を送信するために使用される。一実施形態においては、信号３０８、信号３１０、及び信号３１２は、コンダクタＡ、コンダクタＢ、及びコンダクタＣにわたる電圧を比較する比較器(comparators)を使用して、生成される。
【００３０】
図４は、図３の３相変調データ符号化スキーム３００をインプリメントするためのシリアルインタフェース送信機回路４００を図示する。回路４００は、電流ドライバ回路構成(current driver circuitry)を使用してインプリメントされる。他の回路のインプリメンテーションはまた、ここにおける教示に基づいて当業者によって理解されることができるように、存在する。
【００３１】
回路４００は、コンダクタＡの第１のエンド、コンダクタＢの第１のエンド、及びコンダクタＣの第１のエンドに対して、スイッチ４０４ａ−ｆを使用して結合されることができる複数の電流ソース４０２ａ−ｆを含んでいる。コンダクタＡの第２のエンド、コンダクタＢの第２のエンド、及びコンダクタＣの第２のエンドは、終了インピーダンス(termination impedances)４０６ａ−ｃを使用して一緒に結合されている。一実施形態においては、コンダクタＡ、コンダクタＢ、及びコンダクタＣのそれぞれは、値Ｚ０のナチュラルインピーダンスを有しており、終了インピーダンス４０６ａ−ｃは、それぞれ３Ｚ０のインピーダンス値を有している。
【００３２】
いずれのときにおいても、スイッチ４０４ａ−ｆのうちまさに２つは、コンダクタＡ、コンダクタＢ、及びコンダクタＣのうちまさに２つの間で電流フローを引き起こすように閉じている。そのため、単一の電流パスは、回路において、いずれのときにおいても存在する。さらに、符号化スキーム３００にしたがって、電流は、コンダクタＡからコンダクタＢへ、コンダクタＢからコンダクタＣへ、あるいはコンダクタＣからコンダクタＡへと、のみ流れることを許可されている。これらの３つの電流フローのシナリオは、データ符号化スキーム３００の３つの有効符号化状態のみに対応しており、送信回路４００について図５で図示されている。
【００３３】
データ回復回路(Data Recovery Circuit)
シリアルインタフェースの受信エンドにおいて、データ回復回路は、送信機回路によって送信されたデータを復号するように使用されている。一実施形態においては、送信機回路４００における終了抵抗器４０６ａ−ｂにわたる電圧は、状態遷移を検出するようにモニタされる。例えば、図３の信号Ａ＞Ｂ ３０８、信号Ｂ＞Ｃ ３１０、及び信号Ｃ＞Ａ ３１２に似た信号が生成されており、それによって、いずれのときにおいても、これらの信号のうち確実に１つは高く、電流符号化状態を示している。
【００３４】
図６は、３相変調データ符号化スキームにしたがって送信されたデータを復号するために使用されることができるデータ回復回路６００の例を図示している。他のデータ回復回路のインプリメンテーションはまた、ここにおける教示に基づいて当業者によって理解されるように、使用されることができる。
【００３５】
データ回復回路６００は、Ｄフリップフロップの第１層６１０、第２層６２４、及び第３層６３８、及びマルチプレクサ回路６４６、を含んでいる。
【００３６】
データ回復回路６００は、入力信号Ａ−ｔｏ−Ｂ６０２、入力信号Ｂ−ｔｏ−Ｃ６０４、及び入力信号Ｃ−ｔｏ−Ａ６０６を受信する。いずれのときにおいても、信号６０２、６０４、及び６０６のうちちょうど１つは高く、電流符号化状態が送信されているということを示している。信号６０２、信号６０４、及び信号６０６は、第１層のＤフリップフロップ６１２、６１４、及び６１６へとそれぞれ、入力される。
【００３７】
第１層のＤフリップフロップ６１２、６１４、及び６１６は、信号６０２、６０４、及び６０６によって示されているように、最新の状態遷移(most recent state transition)をキャプチャする(capture)。Ｄフリップフロップ６１２、６１４、及び６１６のそれぞれは、ロジック１に結合されたそのＤデータ入力を有しており、また、そのそれぞれのクロック入力６０２、６０４、あるいは６０６がライジングエッジの遷移(rising edge transition)を経験するときにはいつでも設定されている、ということに注意してください。さらにＤフリップフロップ６１２、６１４、及び６１６のうちの１つが設定されるときにはいつでも、それは、他の２つの第１層のＤフリップフロップをアシンクロナスで(asynchronously)リセットするということにも注意してください。一実施形態において、これは、他の２つの第１層のＤフリップフロップのリセット入力に、ライジングエッジのトリガーされたパルス回路を通じて、各第１層のＤフリップフロップのＱ出力を結合することによってなされる。例えば、図６の実施形態においては、Ｄフリップフロップ６１２のＱ出力は、Ｄフリップフロップ６１４及び６１６のリセット入力に、それぞれ、ＯＲゲート６２０及び６２２を通じて、結合される。一実施形態において、Ｄフリップフロップ６１２、６１４、及び６１６は、非各自の状態(non-respective state)が生じるときにのみ瞬間的にリセットされ、Ｄフリップフロップ６１２、６１４、及び６１６のＱ出力は、回路構成を通じてＯＲゲート６１８、６２０、及び６２２に結合され、ＯＲゲート６１８、６２０、及び６２２は、値１の継続信号(continuous signal)ではなく、狭い正パルス(a narrow positive pulse)のみを提供することを確実にする。例えば、Ｄフリップフロップ６１２のＱ出力は、ＡＮＤゲートを通じて、ＯＲゲート６２０及び６２２に結合され、入力として、前記Ｑ出力及びそれの遅延された反転バージョン(a delayed inverted version thereof)を受信する。
【００３８】
第２層のＤフリップフロップ６２６、６２８、及び６３０は、それらのＤ入力に接続されたそれらのＱ＿ｂａｒ出力を備えたトグルフリップフロップ(toggle flip flops)として構成されている。したがって、第２層フリップフロップ６２６、６２８、及び６３０は、それらのそれぞれのクロック入力信号６０２、６０４、及び６０６のライジングエッジ(rising edges)においてトグルする(toggle)。信号６０２、６０４、及び６０６におけるライジングエッジは、データ符号化スキームにおける状態遷移に対応するということに注意してください。そのため、ちょうど１つの状態遷移がいずれのときにおいて生じることができるので、第２層のＤフリップフロップ６２６、６２８、６３０のうちの１つのみがいずれのときにおいてトグルする。フリップフロップ６２６、６２８、及び６３０のＱ＿ｂａｒ出力は、受信機のクロックＲｘ＿Ｃｌｋ６３６を生成するために、３つの入力ＸＯＲゲート６３２へと入力される。受信機６３６は、フリップフロップ６２６、６２８、及び６３０のＱ＿ｂａｒ出力のうちいずれか１つがトグルするたびにトグルするであろう、その結果、ハーフレートのクロック(half rate clock)を生成する。
【００３９】
第３層のＤフリップフロップ６４０、６４２、及び６４４は、それぞれ、信号Ａ−ｔｏ−Ｂ６０２によって駆動されるクロック入力、信号Ｂ−ｔｏ−Ｃ６０４によって駆動されるクロック入力、及び信号Ｃ−ｔｏ−Ａ６０６によって駆動されるクロック入力を有する。それらのＤ入力は、第１層のフリップフロップ６１６のＱ出力がフリップフロップ６４０のＤ入力に結合されるように第１層のＱ出力に相互結合され、第１層のフリップフロップ６１２のＱ出力は、フリップフロップ６４２のＤ入力に結合され、第１層フリップフロップ６１４のＱ出力は、フリップフロップ６４４のＤ入力に結合される。
【００４０】
そのため、第３層のフリップフロップ６４０、６４２、及び６４４は、それぞれ、Ｃ−ｔｏ−Ａ状態の発生、Ａ−ｔｏ−Ｂ状態の発生、及びＢ−ｔｏ−Ｃ状態の発生、そして、（Ｃ−ｔｏ−Ａ）から（Ａ−ｔｏ−Ｂ）の遷移、（Ａ−ｔｏ−Ｂ）から（Ｂ−ｔｏ−Ｃ）の遷移、及び（Ｂ−ｔｏ−Ｃ）から（Ｃ−ｔｏ−Ａ）の遷移についてはそれぞれ出力ロジック１、をキャプチャする。これらの遷移は、図３に関して上記で説明されているように、クロックワイズ遷移である。逆クロックワイズ遷移については、フリップフロップ６４０、６４２、及び６４４は、ロジック０をすべて出力する。ちょうど１つの状態遷移がいずれのときにおいて生じることができるので、フリップフロップ６４０、６４２、及び６４４のＱ出力のうち１つのみは、いずれのときにおいても、ロジック１であることができることに注意してください。
【００４１】
フリップフロップ６４０、６４２、及び６４４のＱ出力は、マルチプレクサ回路６４６へと入力され、第１フリップフロップ層６１０からのＱ出力は、マルチプレクサの選択入力を供給する。一実施形態においては、マルチプレクサ６４６は、３つの入力ＯＲゲート６５４が続くＡＮＤゲート６４８、６５０、及び６５２を含んでいる。ＡＮＤゲート６４８、６５０、及び６５２は、ＯＲゲート６５４の入力を供給しており、データ回復回路６００の出力信号６５６を供給する。ＡＮＤゲート６４８、６５０、及び６５２のうちいずれか１つがロジック１を出力するときにはいつでも、出力信号６５６がロジック１であり、上記で説明されているように、クロックワイズ状態遷移のときにのみ生じるということに注意してください。したがって、出力信号６５６は、クロックワイズ状態遷移についてはロジック１であり、逆クロックワイズ状態遷移についてはロジック０であり、その結果、３相変調スキームにしたがって符号化された情報を回復する能力を有する。
【００４２】
３相変調上のタイミングオフセットの影響(Impact of Timing Offset on Three Phase Modulation)
図７は、３相変調データ符号化スキーム上のタイミングオフセットの影響を図示する、例７００である。図７に示されているように、３相データ及びクロック信号(the 3-phase data and clock signal)の信号Ａ７０２、信号Ｂ７０４、及び信号Ｃ７０６間のタイミングオフセットは、３相信号において、位相オーバーラップ(phase overlaps)をもたらす。典型的には、このタイミングオフセットは、コンダクタＡ、コンダクタＢ、及びコンダクタＣの間の信号遅延の差に帰因することができる。結果、曖昧な条件は、信号Ａ＞Ｂ７０８、信号Ｂ＞Ｃ７１０、及び信号Ｃ＞Ａ７１２において表されており、データ回復回路の入力を表す。しかしながら幸運なことに、これらの曖昧な条件は、信号７１４、信号７１６、及び信号７１８において図示されているように、電圧あるいは電流オフセットを加えることで解決されることができる。
【００４３】
極性符号化された３相変調(Polarity Encoded Three Phase Modulation)
上記に説明されているように、３相変調データ符号化スキームは、複数のロジック１(logic ones)を送信するクロックワイズ状態遷移を使用し、複数のロジック０(logic zeros)を送信する逆クロックワイズ状態遷移を使用する。そのため、ちょうど１つのデータビットは、クロックワイズであろうが逆クロックワイズであろうが、各状態遷移の間に送信される。
【００４４】
しかしながら、３相変調データ符号化スキームのキャパシティは、状態遷移の指向性(directionality)に加えて、符号化状態の極性を利用することによりさらに増加されることができる。例えば、図５に戻って参照すると、電流フローの極性は、Ａ−ｔｏ−Ｂの正(A-to-B positive)、Ａ−ｔｏ−Ｂの負(A-to-B negative)、Ｂ−ｔｏ−Ｃの正(B-to-C positive)、Ｂ−ｔｏ−Ｃの負(B-to-C negative)、Ｃ−ｔｏ−Ａの正(C-to-A positive)、及びＣ−ｔｏ−Ａの負(C-to-A negative)、のような追加符号化状態を生成するために使用されることができる。
【００４５】
符号化状態の数の二倍にすることで、状態遷移の数、及び引き続いて、各状態遷移の間に符号化されることができるデータビットの数は、増大されることができる。この符号化スキームは、極性符号化された３相変調と呼ばれる。
【００４６】
図８は、一例の、極性符号化された３相変調データ符号化スキームの、状態の表８００を図示している。ここにおける教示に基づいて当業者によって理解されるように、他の状態図はまた、様々だが、送信されたビットへの状態遷移の均等なマッピング、が可能である。
【００４７】
状態の表８００によると、２つのデータビットは各状態遷移の間に送信されており、図３のデータ符号化スキームのキャパシティの倍増を結果としてもたらす。また、状態の表８００の状態遷移はまだ、図２の状態図２００で図示されているように環状であるように適合させるということにも注意してください。
【００４８】
他の実施形態においては、状態の表８００における状態遷移は、追加の遷移を生成するためにさらに分けられることができ、結果、符号化スキームのキャパシティにおけるさらなる増加を可能にする。例えば、状態遷移（Ａ−ｔｏ−Ｂの正あるいは負、から、Ｂ−ｔｏ−Ｃの正）は、２つの遷移（Ａ−ｔｏ−Ｂの正、から、Ｂ−ｔｏ−Ｃの正）と、（Ａ−ｔｏ−Ｂの負、から、Ｂ−ｔｏ−Ｃの正）と、に分けられることができる。例えば、状態Ａ−ｔｏ−Ｂの正から、次の状態は、次の５つの状態：Ａ−ｔｏ−Ｂの負、Ｂ−ｔｏ−Ｃの正、Ｂ−ｔｏ−Ｃの負、Ｃ−ｔｏ−Ａの正、あるいは、Ｃ−ｔｏ−Ａの負、のうちのいずれか１つであることができる。これは、ｌｏｇ２（５）あるいはおよそ２．３２１６ビットの情報が単一の状態遷移に符号化されることを可能にする。この技術を使用して、７連続の状態遷移において１６ビットの情報を符号化することが可能である。
【００４９】
図１２は、極性符号化された３相変調データ符号化スキームに基づいた状態図１２００の一例を図示しており、異なる符号化状態の間ですべての可能のある状態遷移を示している。
【００５０】
図９は、図８の状態図８００にしたがって、極性符号化された３相変調データ符号化スキームを図示する一例９００である。
【００５１】
２方向において回転する３相信号は、３つのコンダクタＡ、コンダクタＢ、及びコンダクタＣを使用して送信される。３相信号を構成する３つの信号９０２、９０４、及び９０６（コンダクタＡ、コンダクタＢ、及びコンダクタＣによって搬送される）は、独立しており、各信号は、残りの２つと比較して、１２０度の位相の不一致である。
【００５２】
いずれのときにおいても、コンダクタＡ、コンダクタＢ、及びコンダクタＣのうちまさに２つは、信号を搬送しており、データ符号化状態は、コンダクタ間の信号フローと前記信号フローの極性との両方の点において定義されている。データ符号化は、状態図８００で定義されるように、状態遷移にしたがって、なされている。一実施形態においては、クロックワイズ状態遷移（Ａ−ｔｏ−ＢからＢ−ｔｏ−Ｃ、Ｂ−ｔｏ−ＣからＣ−ｔｏ−Ａ、及びＣ−ｔｏ−ＡからＡ−ｔｏ−Ｂ）は、ロジック１で始まるデータシーケンス（１０及び１１）を送信するために使用され、また逆クロックワイズ状態（Ａ−ｔｏ−ＢからＣ−ｔｏ−Ａ、Ｂ−ｔｏ−ＣからＡ−ｔｏ−Ｂ、及びＣ−ｔｏ−ＡからＢ−ｔｏ−Ｃ）は、ロジック０で始まるデータシーケンス（００及び０１）を送信するために使用される。
【００５３】
図１３は、極性符号化された３相変調データ符号化スキームにしたがって送信されるデータを複合するために使用されることができる、データ回復回路の一例１３００を図示する。他のデータ回復回路インプリメンテーションはまた、ここにおける教示に基づいた当業者によって理解されるように、使用されることができる。回復回路１３００のオペレーションが下記で述べられている。
【００５４】
回復回路１３００は、前述のアナログ回路から、入力信号１３０２、１３０４、１３０６、１３０８、１３１０、及び１３１２を受信する。いずれのときにおいても、信号１３０２、１３０４、１３０６、１３０８、１３１０、及び１３１２のうちの１つだけが、符号化状態がすぐ起きたことに依存して、１の値(a value of one)を有することができる。インプリメンテーションにおいて、信号間のオーバーラップあるいはギャップが生じる可能性がある。入力信号１３０２、１３０４、１３０６、１３０８、１３１０、及び１３１２は、それぞれ、Ｄフリップフロップ１１−１６のクロック入力に結合される。Ｄフリップフロップ１１−１６のそれぞれは、ロジック１に結合されたそのＤデータ入力を有しており、そのそれぞれのクロック入力がライジングエッジ遷移を経験するときにはいつでも、Ｑ出力が１の値を有させる。例えば、Ｄフリップフロップ１１は、入力信号１３０２がライジングエッジ遷移を経験するときにはいつでも、あるいは、均等的に、状態Ａ−to−Ｂの正が生じるときにはいつでも、１のＱ出力(a Q output of one)を有するであろう。そのために、Ｄフリップフロップ１１−１６は、それらのそれぞれのＱ出力１３２２、１３２４、１３２６、１３２８、１３３０、１３３２によって示されるように、６状態のうちどれがすぐに起きたかをキャプチャする。ただ１つの状態だけがいずれのときにおいても生じることができるので、出力１３２２、１３２４、１３２６、１３２８、１３３０、１３３２のうちの１つだけが、いずれのときにおいても１の値を有し続けることができる。下記でさらに説明されるように、フリップフロップをリセットするための遅延の持続時間の間に１の値を両方有している現在の状態及び新しい状態に対応するＱ出力で新しい状態が生じるときにはいつでも、ショートオーバーラップ(a short overlap)があるであろう。
【００５５】
状態のうちのいずれかがＤフリップフロップ１１−１６のうちの１つによってキャプチャされるとき、他のフリップフロップはリセットされるであろう。回路１３００においては、これはＯＲゲート１−６を使用して達成され、そしてそれは、それぞれのＤフリップフロップ１１−１６のためのリセット信号を生成する。ＯＲゲート１−６は、そのそれぞれのＤフリップフロップのＱ出力及びリセット信号１３１４以外で、Ｄフリップフロップ１１−１６のＱ出力上でライジングエッジによって引き起こされた入力パルスとしてそれぞれ受信する。例えば、ＯＲゲート１は、リセット信号１３１４と、Ｄフリップフロップ１２−１６のＱ出力１３２４、１３２６、１３２８、１３３０、及び１３３０（ただし、そのそれぞれのＤフリップフロップ１１のＱ出力１３２２ではない）上でライジングエッジによって引き起こされたパルスを受信する。したがって、ＯＲゲート１の出力は、Ａ−ｔｏ−Ｂの正以外のいずれの状態が生じるときにはいつでも、あるいは、リセット信号１３１４がアサートされる(asserted)場合には、１であろう。反対に(One the other hand)、状態Ａ−ｔｏ−Ｂの正が生じ、またリセット信号１３４１がアサートされないとき、ＯＲゲート１は、０の値を出力するであろう。
【００５６】
一実施形態においては、非各自の状態が生じるときにＤフリップフロップ１１−１６は瞬間的にリセットされるということを確実にするために、Ｄフリップフロップ１１−１６のＱ出力は回路構成を通じてＯＲゲート１−６に結合されており、ＯＲゲート１−６は、値１の継続信号ではなく、パルスのみを提供する。例えば、Ｄフリップフロップ１１のＱ出力１３２２は、ＡＮＤゲート７１を通じてＯＲゲート２−６に結合される。ＡＮＤゲート７１は、入力として、Ｑ出力１３２２と、Ｑ出力１３２２の遅延された反転バージョンとを受信する。Ｄフリップフロップ１１がＡ−ｔｏ−Ｂの正状態の発生をキャプチャする前に、Ｑ出力１３２２は０であるので（Ｄフリップフロップ１１は以前にリセットされたであろう）ＡＮＤゲート７１の出力は０であるということに注意してください。他方で、Ｑの遅延された反転バージョンは、１値を有している。Ａ−ｔｏ−Ｂの正の入力(A-to-B positive input)が生じるとき、Ｑ出力１３２２は、１に変わる。Ｑの遅延された反転バージョンは、０に変わる前に、遅延（図示されているように遅延素子によって生成される）の持続時間の間、１の値を保持する。したがって、遅延の持続期間の間、ＡＮＤゲート７１は、フリップフロップ１２−１６をリセットするパルスを作って、１の値を出力するであろう。
【００５７】
Ｄフリップフロップ２１−２６は、ダブルデータレートクロック信号Ｒｘ＿ｃｌｋ１３１６を生成するために使用されており、新しい入力が提示されるときにはいつでも遷移する。Ｄフリップフロップ２１−２６は、クロック入力として、入力信号１３０２、１３０４、１３０６、１３０８、１３１０、及び１３１２をそれぞれ受信する。Ｄフリップフロップ２１−２６はまた、リセット信号１３１４を受信する。図１３に示されているように、Ｄフリップフロップ２１−２６のそれぞれは、そのＤデータ入力にフィードバックされる、そのＱ＿ｂａｒ出力を有している。そのため、Ｄフリップフロップ２１−２６のそれぞれについては、そのそれぞれの入力クロック信号がライジングエッジ遷移を経験するときにはいつでも、そのＱ＿ｂａｒ出力は、１から０へと、あるいは、０から１へとトグルするであろう。Ｄフリップフロップ２１−２６のＱ＿ｂａｒ出力は、図１３において図示されているように、ＸＯＲゲート３５及び３６を通じて、一緒に入力される。ＸＯＲゲート３５及び３６の出力は、順番に、ＸＯＲゲート３７を通じて一緒に入力される。ＸＯＲゲート３７は、Ｄフリップフロップ２１−２６のＱ＿ｂａｒ出力の奇数が１の値を有するときにはいつでも、１の値を出力するであろう。他が同じ値を保持している一方でＤフリップフロップ２１−２６のＱ＿ｂａｒ出力のうちの１つだけが常に(at any one time)トグルするので、ＸＯＲ３７の出力は、入力１３０２、１３０４、１３０６、１３０８、１３１０、及び１３１２の各変更についてトグルするであろう。これは、ダブルデータレートのクロック信号Ｒｘ＿Ｃｌｋ１３１６を生成する。一実施形態においては、遅延素子６２は、Ｒｘ＿Ｃｌｋ信号がデータ回復回路１３００によって出力される他の信号ときちんと同期しないということを確実にするために使用される。
【００５８】
ＯＲゲート３１は、Ｒｘ＿Ｄａｔａ＿Ｐｏｌａｒｉｔｙ信号１３１８を生成しており、すぐに生じた状態が＋あるいは−の極性であるかどうかを示している。ＯＲゲート３１は、Ｄフリップフロップ１１−１３のＱ出力１３２２、１３２４、及び１３２６をそれぞれ入力として受信する。そのため、ＯＲゲート３１は、正の極性（Ａ−ｔｏ−Ｂの正、Ｂ−ｔｏ−Ｃ正、あるいはＣ−ｔｏ−Ａの正）入力が生じるときはいつでも、１の値を出力する。他方で、−の極性状態が生じるとき、Ｒｘ＿Ｄａｔａ＿Ｐｏｌａｒｉｔｙ信号１３１８は、０の値を有するであろう。
【００５９】
ＯＲゲート３２、３３、及び３４は、Ｃ−ｔｏ−Ａ状態（正あるいは負の極性）、Ａ−ｔｏ−Ｂ状態（正あるいは負の極性）、及びＢ−ｔｏ−Ｃ状態（正あるいは負の極性）が極性に関わらず生じるとき、それぞれ、キャプチャするために使用されている。例えば、ＯＲゲート３２は、入力として、Ｄフリップフロップ１３及び１６のＱ＿ｏｕｔｐｕｔｓ１３２６及び１３３２をそれぞれ受信する。そのため、ＯＲゲート３２は、Ｃ−ｔｏ−Ａの正あるいはＣ−ｔｏ−Ａの負が生じるときにはいつでも１つの値を出力する。
【００６０】
ＯＲゲート３２−３４の出力は、図１３に図示されているように、Ｄフリップフロップ４１−４６のＤデータ入力に結合されている。ＯＲゲート３２の出力は、Ｄフリップフロップ４１及び４４のＤ入力に結合される。同様に、ＯＲゲート３３の出力は、Ｄフリップフロップ４２及び４５のＤ入力に結合されており、ＯＲゲート３４の出力は、Ｄフリップフロップ４３及び４６のＤ入力に結合されている。同時に、Ｄフリップフロップ４１−４６のクロック入力は、入力１３０２、１３０４、１３０６、１３０８、１３１０、及び１３１２に、それぞれ結合される。したがって、例えば、Ｄフリップフロップ４１は、前の状態がＣ−ｔｏ−Ａ（極性に関わらず）であり、現在の状態がＡ−ｔｏ−Ｂの正であるときにはいつでも、値１の出力(a Q output of value one)を有するであろう。図１２を参照すると、このことは、状態Ｃ−ｔｏ−Ａの正あるいはＣ−ｔｏ−Ａの負のうちいずれから、状態Ａ−ｔｏ−Ｂの正へのクロックワイズ遷移に対応する。同様に、Ｄフリップフロップ４４は、以前の状態がＣ−ｔｏ−Ａ（極性は問わない）であり、また、現在の状態がＡ−ｔｏ−Ｂの負であるときにはいつでも、値１のＱ出力を有するであろう。図１２を参照すると、これは、状態Ｃ−ｔｏ−Ａの正あるいは状態Ｃ−ｔｏ−Ａの負のうちいずれかからＡ−ｔｏ−Ｂの負へのクロックワイズ遷移に対応する。したがって、Ｄフリップフロップ４１−４６は、図１２の状態図１２００における６つのクロックワイズ遷移のうちの１つをそれぞれキャプチャする。
【００６１】
Ｄフリップフロップ４１−４６のＱ出力は、図１３に図示されているように、Dフリップフロップ１１−１６のそれぞれのＱ出力と一緒に、それぞれのＡＮＤゲート５１−５６へと入力される。例えば、Ｄフリップフロップ４１のＱ出力は、Ｄフリップフロップ１１のＱ出力１３２２と一緒にＡＮＤゲート５１へと入力される。ＡＮＤゲート５１−５６は、６つのクロックワイズ遷移のうちの１つのみがいずれのときにおいて反映されるということを確実にするために使用される。言いかえれば、ＡＮＤゲート５１−５６の出力のうちの１つだけが、いずれのときにおいても１の値を有することができる。ＡＮＤゲート５１−５６の出力は、Ｒｘ＿Ｄａｔａ＿Ｐｈａｓｅ１３２０を生成するために、ＯＲゲート６１へと一緒に入力される。したがって、Ｒｘ＿Ｄａｔａ＿Ｐｈａｓｅ１３２０は、クロックワイズ位相遷移が生じるときにはいつでも１の値を有しており、また、そうでないときには０の値を有する。逆クロックワイズ遷移あるいは極性のみ（同じ位相の遷移：例、Ａ−ｔｏ−Ｂの正からＡ−ｔｏ−Ｂの負）の遷移が生じる場合には、Ｒｘ＿Ｄａｔａ＿Ｐｈａｓｅ１３２０は、０の値を有することができる。例えば、現在の状態がＡ−ｔｏ−Ｂの正である場合には、回復回路１３００は、次の状態がＣ−ｔｏ−Ａの負あるいはＡ−ｔｏ−Ｂの負である場合には、Ｒｘ＿Ｄａｔａ＿ｐｏｌａｒｉｔｙ１３１８及びＲｘ＿Ｄａｔａ＿ｐｈａｓｅ１３２０について同じ値を出力するであろう。したがって、追加の回路構成は、これらのタイプの遷移間で区別することが必要とされている。
【００６２】
図１４は、極性のみの遷移をキャプチャするための追加の回路構成１４００を図示している。回路構成１４００に対する入力は、入力信号１３０２、１３０４、１３０６、１３０８、１３１０、１３１２、Ｄフリップフロップ１１−１６のＱ出力１３２２、１３２４、１３２６、１３２８、１３３０、及び１３３２を含んでいる。回路構成１４００は、Ｄフリップフロップ７１−７６を含んでおり、極性のみの遷移をキャプチャするために使用されている。例えば、Ｄフリップフロップ７１は、クロック入力として入力信号１３０２と、Ｄデータ入力としてＱ出力信号１３２８と、を受信し、そしてＡ−ｔｏ−Ｂの負からＡ−ｔｏ−Ｂの正への遷移をキャプチャするために使用される。Ａ−ｔｏ−Ｂの負が生じるとき、Ｑ出力１３２８は、１の値を有するであろうということに注意してください。引き続いて、Ａ−ｔｏ−Ｂの正が生じるときには、Ｑ出力１３２８は、Ｑ出力１３２２が値を１に変更するときの時間とフリップフロップ１２−１６がリセットされるときの時間との間の遅延の持続時間の間、１の値を有し続けるであろう。遅延持続時間の間、入力信号１３０２及びＱ出力１３２８の両方は、１の値を有するであろう、そして、Ｄフリップフロップ７１のＱ出力が１の値に変更することをもたらす。これはまた、ＡＮＤゲート８１の出力が１の値を有することをもたらす。Ｄフリップフロップ７２−７６及びそれぞれのＡＮＤゲート８２−８６のオペレーションは同様である。
【００６３】
ＡＮＤゲート８１−８６の出力は、ＯＲゲート８７へと一緒に入力され、出力信号Ｒｘ＿Ｄａｔａ＿ｓａｍｅ＿ｐｈａｓｅ１４０２を生成する。したがって、出力信号Ｒｘ＿Ｄａｔａ＿ｓａｍｅ＿ｐｈａｓｅ１４０２は、６つの可能な極性のみの状態遷移のうちのいずれか１つが生じるときにはいつでも、１の値を有する。そのため、Ｒｘ＿Ｄａｔａ＿ｓａｍｅ＿ｐｈａｓｅ１４０２は、回路構成１３００のＲｘ＿Ｄａｔａ＿ｐｈａｓｅ１３２０が０の値を有するときにはいつでも、遷移が極性のみあるいは逆クロックワイズであるかどうかを決定するために使用されることができる。
【００６４】
回路構成１４００は、図１３のデータ回復回路１３００と一緒に動作可能である。言いかえれば、回路構成１４００の出力Ｒｘ＿Ｄａｔａ＿ｓａｍｅ＿ｐｈａｓｅ１４０２は、下記でさらに図示されているように、復号のための後続デコーダステージ(subsequent decoder stage)へ、回路１３００の出力Ｒｘ＿Ｃｌｋ１３１６、出力Ｒｘ＿Ｄａｔａ＿ｐｏｌａｒｉｔｙ１３１８、及び出力Ｒｘ＿Ｄａｔａ＿ｐｈａｓｅ１３２０を一緒に提供される。
【００６５】
図１５は、図１３及び１４において図示されたデータ回復回路によって生成された出力を復号するために使用されることができるデコーダ１５０２の実施形態１５００の一例である。デコーダ１５０２は、７つの入力セット１５０４、１５０６、１５０８、１５１０、１５１２、及び１５１６を受信する。例示的な実施形態１５００においては、各入力セットは、図１３及び１４において図示されたデータ回復回路のＲｘ＿Ｄａｔａ＿ｐｈａｓｅ出力、Ｒｘ＿Ｄａｔａ＿ｐｏｌａｒｉｔｙ出力、及びＲｘ＿Ｄａｔａ＿ｓａｍｅ＿ｐｈａｓｅ出力のそれぞれの１ビットを備えた、３ビット入力である。デコーダ１５０２は、１６ビットデータ出力１５１８を生成するために、受信された７つの３ビット入力セットを復号する。デコーダ１５０２の他の変更もまた、当業者によって理解されることができるように、可能である。例えば、デコーダ１５０２は、７つの入力セットよりも多いあるいは少なく受信すること、及び／または、異なる長さのデータ出力１５１８を生成すること、ができる。
【００６６】
シリアルインタフェースのインプリメンテーションの例(Example Serial Interface Implementations)
図１０及び１１は、本発明の３相変調データ符号化スキームを使用している、シリアルインタフェースのインプリメンテーションの例を図示している。図１０は、プリント配線板に関するインプリメンテーション１０００の例を図示している。示されているように、３つのコンダクタＡ、Ｂ、及びＣは、下層のグラウンドからそれらを分離して、誘電コア（dielectric core）を備えた上層のグラウンドでインターリーブされる。一実施形態においては、グラウンドに対するいずれのコンダクタからのインピーダンスは値Ｚ０を有している。図１１は、ツイストされたトリオケーブル(twisted trio cable)を使用しているインプリメンテーション１１００の一例を図示している。
【００６７】
モバイルディスプレイデジタルインタフェース（ＭＤＤＩ）のための３相変調(Three Phase Modulation for Mobile Display Digital Interface (MDDI))
モバイルディスプレイデジタルインタフェース(Mobile Display Digital Interface)（ＭＤＤＩ）は、ホストとクライアントとの間の短距離通信リンクにわたる超高速スピードシリアルデータ転送(very-high-speed serial data transfer)を可能にする、コストエフェクティブ(cost-effective)で、低電力消費の転送メカニズムである。ある実施形態においては、ＭＤＤＩインタフェースは、本発明の３相変調データ符号化スキームを使用することから、利益を得ることができる。
【００６８】
一態様においては、ＭＤＤＩホストは、本発明のデータ符号化スキームを使用することから利益を得ることができるいくつかのタイプのデバイスのうちの１つを備えることができる。例えば、ホストは、ハンドヘルド、ラップトップあるいは同様のモバイルコンピューティングデバイスの形態におけるポータブルコンピュータであることができる。また、パーソナルデータアシスタント(Personal Data Assistant)（ＰＤＡ）、ページングデバイス、あるいはワイヤレス電話あるいはモデムのうちの１つであることもできる。代替的に、ホストは、ポータブルＤＶＤあるいはＣＤプレーヤー、あるいはゲームプレイイングデバイス(game playing device)のような、ポータブルエンタテイメントあるいはプレゼンテーションデバイスであることができる。さらに、ホストは、クライアントを備えた高速通信リンクが望まれる、様々な他の広く使用される、あるいは、計画された、商業製品において、ホストデバイスあるいは制御エレメントとして常駐することができる。例えば、ホストは、ビデオ記録デバイスから、改善されたレスポンスのためにストレージベースのクライアントに対して、あるいはプレゼンテーション(presentations)のために高い解像度のより大きなスクリーンに対して、高いレートでデータを転送するために使用されることができる。一般に、当業者は、新しく加えられたあるいは既存の、コネクタあるいはケーブルにおいて利用可能な限定された数のコンダクタを使用して、情報のより高いデータレートのトランスポート(transport)で、より古いデバイスを組み込む(retrofit)能力同様に、このインタフェースの使用から利益を得ることができる広範囲のモダン電子デバイス及び器具(appliances)、を理解するであろう。同時に、ＭＤＤＩクライアントは、エンドユーザに対して情報を提示すること、あるいは、ユーザからホストへ情報を提示すること、に便利な様々なデバイスを備えることができる。例えば、ゴーグルあるいは眼鏡に組み込まれたマイクロディスプレイ、帽子あるいはヘルメットに組み込まれたプロジェクションデバイス、例えば、ウィンドウあるいはウィンドシールドのような乗り物に組み込まれた小さなスクリーンあるいはホログラフィックエレメント、あるいは、高品質の音声あるいは音楽を提示するための様々なスピーカー、ヘッドホン、あるいは音声システム、がある。他のプレゼンテーションデバイスは、ミーティングのための、あるいは、映画及びテレビ画像のための、情報を提示するために使用されるプロジェクタあるいはプロジェクションデバイスを含む。他の例は、ユーザからのタッチあるいは音のほかに、少しの実際の「入力(input)」でデバイスあるいはシステムのユーザからかなりの量を転送することを要求することができる、タッチパッドあるいは感度の高いデバイス(sensitive devices)、音声認識入力デバイス、セキュリティスキャナ、等の使用を含む。さらに、コンピュータのためのドッキングステーション、無線電話のためのカーキットあるいはデスクトップキット及びホルダー(docking stations for computers and car kits or desk-top kits and holders for wireless telephones)は、エンドユーザに対して、あるいは他のデバイスおよび機器に対して、インタフェースデバイスとして作用し、そして、データの転送、特に高���ネットワークが含まれているデータの転送、を援助するためにクライアント（マイスのような出力デバイスあるいは入力デバイス）あるいはホストのいずれかを利用することができる。しかしながら、当業者は、本発明がこれらのデバイスに限定されないということを容易に認識するであろう、また、市場には多くの他のデバイスがあり、使用を提唱するために(proposed for use)、ストレージ及びトランスポートの点において、あるいは、プレイバックにおけるプレゼンテーションの点において、のいずれかで、エンドユーザに、高品質の画像及び音を提供するように意図されている。本発明は、望ましいユーザ体験を実現するために必要とされる高いデータレートに適応するために、様々なエレメントあるいはデバイス間のデータスループットを増加することにおいて便利である。
【００６９】
結び(Conclusion)
本発明の様々な実施形態は上記で説明されてきたが、それは、制限するものとしてではなく、例としてのみ提示されたということが理解されるべきである。詳細および形式における様々な変更が本発明の精神及び範囲から逸脱することなく、ここにおいてなされることができるということは、関連技術の当業者にとって明白であろう。したがって、本発明の幅及び範囲は、上記で説明される例示的な実施形態のいずれによって制限されるべきではないが、下記の特許請求の範囲及びそれらの均等物にしたがってのみ定義されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成21年12月9日(2009.12.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）第１コンダクタ、第２コンダクタ、及び第３コンダクタのうちの２つの間で、第１の信号を送信することと、
（ｂ）前記第１の信号が送信される前記２つのコンダクタ間の前記２つと同じ２つではない、前記第１コンダクタ、前記第２コンダクタ、及び前記第３コンダクタのうちの２つの間で、第２の信号を送信することと、
を備えており、
ステップ（ａ）は、第１のデータ符号化状態を定義し、
ステップ（ｂ）は、第２のデータ符号化状態を定義し、
ステップ（ａ）及びステップ（ｂ）の連続的な発生は、データ符号化状態図における状態遷移を定義し、前記状態遷移は、ロジックデータ符号化を表す、
データ符号化のための方法。
【請求項２】
前記データ符号化状態図は、環状の状態図である、請求項１に記載の方法。
【請求項３】
前記データ符号化状態図のいずれの２つのデータ符号化状態の間の遷移も、中間データ符号化状態をトラバースすることなく、単一のステップにおいて生じる、請求項１に記載の方法。
【請求項４】
ステップ（ａ）は、前記第１コンダクタと前記第２コンダクタとの間で前記第１の信号を送信することを備え、ステップ（ｂ）は、前記第２コンダクタと前記第３コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項５】
前記状態遷移は、ロジック１を表す、請求項４に記載の方法。
【請求項６】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック１１を表す、請求項４に記載の方法。
【請求項７】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック１０を表す、請求項４に記載の方法。
【請求項８】
ステップ（ａ）は、前記第２コンダクタと前記第３コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第３コンダクタと前記第１コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項９】
前記状態遷移はロジック１を表す、請求項８に記載の方法。
【請求項１０】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック１１を表す、請求項８に記載の方法。
【請求項１１】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック１０を表す、請求項８に記載の方法。
【請求項１２】
ステップ（ａ）は、前記第３コンダクタと前記第１コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第１コンダクタと前記第２コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項１３】
前記状態遷移は、ロジック１を表す、請求項１２に記載の方法。
【請求項１４】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック１１を表す、請求項１２に記載の方法。
【請求項１５】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック１０を表す、請求項１２に記載の方法。
【請求項１６】
ステップ（ａ）は、前記第１コンダクタと前記第２コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第３コンダクタと前記第１コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項１７】
前記状態遷移は、ロジック０を表す、請求項１６に記載の方法。
【請求項１８】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック０１を表す、請求項１６に記載の方法。
【請求項１９】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック００を表す、請求項１６に記載の方法。
【請求項２０】
ステップ（ａ）は、前記第３コンダクタと前記第１コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第３コンダクタと前記第２コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項２１】
前記状態遷移は、ロジック０を表す、請求項２０に記載の方法。
【請求項２２】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック０１を表す、請求項２０に記載の方法。
【請求項２３】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック００を表す、請求項２０に記載の方法。
【請求項２４】
ステップ（ａ）は、前記第２コンダクタと前記第３コンダクタとの間で前記第１の信号を送信することを備えており、ステップ（ｂ）は、前記第１コンダクタと前記第２コンダクタとの間で前記第２の信号を送信することを備えている、請求項１に記載の方法。
【請求項２５】
前記状態遷移は、ロジック０を表す、請求項２４に記載の方法。
【請求項２６】
前記第２の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック０１を表す、請求項２４に記載の方法。
【請求項２７】
前記第２の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック００を表す、請求項２４に記載の方法。
【請求項２８】
単一のデータビットの情報は、ボーインターバルごとに送信される、請求項１に記載の方法。
【請求項２９】
２つのデータビットの情報は、ボーインターバルごとに送信される、請求項１に記載の方法。
【請求項３０】
ステップ（ａ）とステップ（ｂ）は、シリアルインタフェースを横切って、データ信号及びクロック信号を共同で送信することを備えており、その結果、前記のシリアルインタフェースの前記受信エンドのデータ回復回路におけるスキューを減らす、請求項１に記載の方法。
【請求項３１】
シリアルインタフェース送信機回路は、
第１のエンド及び第２のエンドをそれぞれ有している、第１コンダクタ、第２コンダクタ、及び第３コンダクタと、
複数の電流ソースと、
前記第１コンダクタの前記第１のエンド、前記第２コンダクタの前記第１のエンド、及び前記第３コンダクタの前記第１のエンドに前記電流ソースを選択的に結合する複数のスイッチと、
前記第１コンダクタの前記第２のエンド、前記第２コンダクタの前記第２のエンド、及び前記第３コンダクタの前記第２のエンドを一緒に結合する複数のインピーダンスと、
を備えており、
前記回路における電流は、いずれのときにおいても、前記第１コンダクタ、前記第２コンダクタ、及び前記第３コンダクタのうちのまさに２つの間で、流れており、その結果、前記送信機回路のデータ送信状態を生成する、
シリアルインタフェース送信機回路。
【請求項３２】
前記送信機回路は、モバイルデジタルディスプレイインタフェース（ＭＤＤＩ）で使用されている、請求項３１に記載のシリアルインタフェース送信機回路。
【国際調査報告】
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