(57)【要約】  スイッチング増幅器は、パルス発生器を含む変調器を含む。パルス発生器は、入力信号に応答して、正及び負のパルスを発生し、負のパルスの周波数は、正のパルスの周波数とは独立して制御される。正のパルス及び負のパルスは、複合パルスストリームを形成するように合成され、その複合パルスストリームは、フィルタ出力が入力信号の増幅形となるようにローパスフィルタリングされる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
スイッチング増幅器に使用する変調器であって、
複合パルスストリームを供給するパルス発生器を備え、
前記複合パルスストリームが、
正の平均振幅を有し、制御可能な第１のパルス周波数を有する正のパルスと、
負の平均振幅を有し、前記第１のパルス周波数とは独立して制御可能な第２のパルス周波数を有する負のパルスと、
を含む、変調器。
【請求項２】
入力信号を受け取る入力部と、
前記第１のパルス周波数と前記第２のパルス周波数との差により定まるパルス周波数差が希望の平均パルス振幅を生成するように、前記入力信号の振幅に基づいて前記パルス発生器を制御する手段と、
を備える、請求項１に記載の変調器。
【請求項３】
前記パルス発生器を制御する手段は、前記複合パルスストリームがローパスフィルタに加えられる時、前記入力信号の歪みを許容レベルに維持しながら、前記第１のパルス周波数及び前記第２のパルス周波数によって定まる平均パルス周波数が最小とされるように動作する、請求項２に記載の変調器。
【請求項４】
入力信号を受け取る手段と、
平均パルス周波数信号を受け取る手段と、
前記入力信号と前記平均パルス周波数信号との和及び差を形成する手段と、
前記和及び前記差を積分する手段と、
前記積分された和が個々の所定のしきい値に達する時に、正のパルストリガ信号を発生する手段と、
前記積分された差が個々の所定のしきい値に達する時に、負のパルストリガ信号を発生する手段と、
を備える、請求項３に記載の変調器。
【請求項５】
入力信号を受け取る手段と、
平均パルス周波数信号を受け取る手段と、
前記入力信号及び前記平均パルス周波数信号を積分する手段と、
前記積分された入力信号と前記積分された平均パルス周波数信号との和及び差を形成する手段と、
前記和が個々の所定のしきい値に達する時に、正のパルストリガ信号を発生する手段と、
前記差が個々の所定のしきい値に達する時に、負のパルストリガ信号を発生する手段と、
を備える、請求項３に記載の変調器。
【請求項６】
入力信号を受け取る手段と、
平均パルス周波数信号を受け取る手段と、
前記入力信号と前記平均パルス周波数信号との和及び差を形成する手段と、
前記和及び前記差の値を累算する手段と、
前記和の前記累算された値に基づいて正のパルストリガ信号を発生するための時間を決定する手段と、
前記差の前記累算された値に基づいて負のパルストリガ信号を発生するための時間を決定する手段と、
前記正及び負のパルストリガ信号を発生する手段と、
を備える、請求項３に記載の変調器。
【請求項７】
入力信号を受け取る手段と、
平均パルス周波数信号を受け取る手段と、
前記入力信号及び前記平均パルス周波数信号を累算する手段と、
前記累算された入力信号と前記累算された平均パルス周波数信号との和及び差を形成する手段と、
前記和に基づいて正のパルストリガ信号を発生する時間を決定する手段と、
前記差に基づいて負のパルストリガ信号を発生する時間を決定する手段と、
前記正及び負のパルストリガ信号を発生する手段と、
を備える、請求項３に記載の変調器。
【請求項８】
前記正のパルスと前記負のパルスとが重なり合わないように、前記正のパルストリガ及び前記負のパルストリガを発生する時間を決定するためのパルス重なり回避装置を更に備える、請求項６又は７に記載の変調器。
【請求項９】
前記正のパルストリガ及び前記負のパルストリガを発生するための時間を決定する手段は、しきい値が交差する時間を決定するため、供給されたサンプル間の直線補間を使用する、請求項６又は７に記載の変調器。
【請求項１０】
前記正のパルス及び前記負のパルスは、矩形パルスである、請求項１に記載の変調器。
【請求項１１】
前記正のパルス及び前記負のパルスを形成するため準共振変換を使用する手段を備える、請求項１に記載の変調器。
【請求項１２】
正の平均振幅を有し、制御可能な第１のパルス周波数を有する正のパルスと、負の平均振幅を有し、前記第１のパルス周波数とは独立して制御可能な第２のパルス周波数を有する負のパルスとを含む複合パルスストリームを供給するためのパルス発生器を含み、入力信号を受け取るための変調器と、
フィルタと、
を備え、前記複合パルスストリームは、前記フィルタの出力信号が前記入力信号の増幅形となるように前記フィルタに加えられる、スイッチング増幅器。
【請求項１３】
前記変調器は、前記第１のパルス周波数と前記第２のパルス周波数との差により定まるパルス周波数差が前記フィルタの出力で希望の振幅を生成するように、前記パルス発生器を制御する手段を備える、請求項１２に記載のスイッチング増幅器。
【請求項１４】
前記パルス発生器を制御する手段は、前記入力信号の前記増幅形の歪みを許容レベルに維持しながら、前記第１のパルス周波数及び前記第２のパルス周波数によって定まる平均パルス周波数が最小とされるように動作する、請求項１３に記載のスイッチング増幅器。
【請求項１５】
スイッチング増幅器を動作させる方法であって、
入力信号に応答して、
正の平均振幅を有し、制御可能な第１のパルス周波数を有する正のパルスを発生するステップと、
負の平均振幅を有し、前記第１のパルス周波数とは独立して制御可能な第２のパルス周波数を有する負のパルスを発生するステップと、
複合パルスストリームを形成するように前記正のパルス及び前記負のパルスを合成して、複合パルスストリームを形成するステップと、
前記複合パルスストリームをローパスフィルタに加え、前記フィルタの出力が前記入力信号の増幅形となるようにするステップと、
を含む方法。
【請求項１６】
前記第１のパルス周波数と前記第２のパルス周波数との間の差により定まるパルス周波数差が前記フィルタ出力に希望の振幅を生成するように前記第１のパルス周波数及び前記第２のパルス周波数を設定するステップを含む、請求項１５に記載の方法。
【請求項１７】
前記フィルタの出力が許容レベルの歪みでもって前記入力信号の増幅形を形成する間、前記第１のパルス周波数及び前記第２のパルス周波数によって定まる平均パルス周波数が最小とされるように、前記第１のパルス周波数及び前記第２のパルス周波数を設定するステップを含む、請求項１５に記載の方法。
【請求項１８】
歪みは、所望の信号の電力に対する望まれない周波数成分の電力に関して測定される、請求項１７に記載の方法。
【請求項１９】
基本周波数を設定するステップと、
前記第１のパルス周波数及び前記第２のパルス周波数のうちの一方を、前記基本周波数に等しいように設定するステップと、
前記第１のパルス周波数及び前記第２のパルス周波数のうちの他方を、前記第１のパルス周波数及び前記第２のパルス周波数のうちの前記一方よりも、前記パルス周波数差だけ大きいように設定するステップと、
を含む請求項１６に記載の方法。
【請求項２０】
前記基本周波数は、固定である、請求項１９に記載の方法。
【請求項２１】
前記基本周波数は、可変である、請求項１９に記載の方法。
【請求項２２】
前記平均パルス周波数が希望の搬送波周波数に等しいように前記第１のパルス周波数及び前記第２のパルス周波数を設定し、前記希望のパルス周波数差を維持するため、前記第１のパルス周波数及び前記第２のパルス周波数を逆位相にて変化させるステップを含む、請求項１６に記載の方法。
【請求項２３】
前記搬送波周波数は、固定である、請求項２２に記載の方法。
【請求項２４】
前記搬送波周波数は、可変である、請求項２２に記載の方法。
【請求項２５】
入力信号の振幅及び前記入力信号の周波数成分のうちの少なくとも一方の尺度を形成するステップと、
前記入力信号の振幅の前記尺度及び／又は前記入力信号の周波数成分の前記尺度に基づいて前記希望の搬送波周波数を決定するステップと、
を含む請求項２４に記載の方法。
【請求項２６】
前記入力信号の振幅の尺度は、前の時間期間内の前記入力信号のピーク振幅の尺度から形成され、
前記入力信号の周波数成分の尺度は、ハイパスフィルタリングされた入力信号のピークを検出することにより形成され、
前記希望の搬送波周波数は、前記入力信号の振幅の尺度に基づいて且つ前記入力信号の周波数成分の尺度に基づいて、決定される、
請求項２５に記載の方法。
【請求項２７】
高速フーリエ変換を用いて、前記入力信号の振幅の尺度を形成し、前記入力信号の周波数成分の尺度を形成するステップを含む、請求項２５に記載の方法。
【請求項２８】
前記入力信号を微分することにより、前記入力信号の振幅の尺度を形成し、前記入力信号の周波数成分の尺度を形成するステップを含む、請求項２５に記載の方法。
【請求項２９】
前記正のパルス及び前記負のパルスを、前記増幅器が休止状態にあるとき、それらが実質的に一致するように、位相調整するステップを含む、請求項１５に記載の方法。
【請求項３０】
サンプル値のシーケンスによって表される信号がしきい値と交差する時間を決定する方法であって、
a.  多数の連続する入力サンプルが直線の形に十分に近いか否か判断するステップと、
b.  前記連続する入力サンプルが前記直線の形に十分に近い場合に、前記しきい値が交差された時間を決定するように直線補間を行うステップ、又は
c.  前記連続する入力サンプルが直線の形に十分に近くない場合に、前記しきい値交差点の辺りに１つ以上の新しいサンプル点を生成するように、より正確な形の補間を行い、ステップａに戻るステップと、
を含む方法。
【請求項３１】
ステップａは、
前記供給されたサンプルの１つ以上に基づいた１つ以上の２階微分値が特定のしきい値を越えるか決定し、超える場合には、前記連続する入力サンプルが前記直線の形に十分に近くないと判断するステップを含む、請求項３０に記載の方法。
【請求項３２】
前記より正確な形の補間は、シンク関数補間である、請求項３０に記載の方法。
【請求項３３】
ステップａにおいて、前記連続する入力サンプルは、第１、第２、第３及び第４の相続くサンプルを含み、
前記しきい値が前記第２のサンプル及び前記第３のサンプルにより境界付けられているか決定し、境界付けられていない場合には、アルゴリズムを終了して、しきい値交差時間を生ぜず、
ステップｃにおいて、前記より正確な形の補間は、前記第２のサンプルと前記第３のサンプルとの間の中央点に１つの新しいサンプル点を生成し、
前記しきい値交差が前記新しいサンプル点と前記第３のサンプルとにより境界付けられているか決定し、境界付けられていない場合には、前記より正確な形の補間は、前記第３のサンプルと前記第４のサンプルとの間の中央点に第２の新しいサンプル点を生成し、ステップａに戻るための４つの連続するサンプルを生じ、さもなければ、前記より正確な形の補間は、前記第１のサンプルと前記第２のサンプルとの間の中央点に第２の新しいサンプル点を生成し、ステップａに戻るための４つの連続するサンプルを生ずる、
請求項３０に記載の方法。
【請求項３４】
ステップｃにて生成された前記新しいサンプル点は、後続のサンプルのための再計算を避けるため維持される、請求項３０に記載の方法。
【請求項３５】
それぞれ、ｙ−３、ｙ−１、ｙ＋１及びｙ＋３である４つの連続する供給サンプルを使用して、次のように、３つの１階微分値ｙ’-2、ｙ’0及びｙ’+2を計算し、
ｙ’-2＝ｙ−１−ｙ−３
ｙ’0＝ｙ＋１−ｙ−１
ｙ’+2＝ｙ＋３−ｙ＋１
そして、これら３つの微分値を使用して、次のように、２階微分値ｙ’’-1及びｙ’’+1を計算する、
ｙ’’-1＝ｙ’0−ｙ’-2
ｙ’’+1＝ｙ’2−ｙ’0
請求項３１に記載の方法。
【請求項３６】
前記１階微分値及び前記２階微分値は、後続のサンプルのための再計算を避けるため維持される、請求項３５に記載の方法。
【請求項３７】
前記正のパルストリガ信号を発生するための時間を決定する手段及び前記負のパルストリガ信号を発生するための時間を決定する手段は、請求項３０〜３６のいずれか一項に記載の方法に従って動作する、請求項６又は７に記載の方法。
【請求項３８】
入力としてデジタル時間値を取り、前記時間でトリガ事象を出力するデジタルタイマーであって、
より遅いクロックで動作するより低い精度のタイマーと、
より速いクロックで動作するより高い精度のタイマーと、
を備え、
前記より低い精度のタイマーは、常に作動され、前記出力トリガ事象の前の時間のより長い部分を計時し、前記より高い精度のタイマーは、前記出力トリガ事象の前の時間のより短い部分のみの間、前記より低い精度のタイマーにより作動され、前記より高い精度のタイマーが前記トリガ事象を出力するように構成されている、デジタルタイマー。
【請求項３９】
前記より速いクロックを生成する回路は、前記出力トリガ事象の前の短い時間の間のみ前記より低い精度のタイマーにより作動される、請求項３８に記載のデジタルタイマー。
【請求項４０】
前記より速いクロックの周波数は、前記より遅いクロックに対して、周期的に測定され、前記より高い精度のタイマーが作動されるより速いクロックサイクルの数を決定するのに、前記入力デジタル時間値と共に使用される、請求項３８に記載のデジタルタイマー。
【請求項４１】
前記出力トリガ事象は、前記より高い精度のタイマーを動作停止する、請求項３８に記載のデジタルタイマー。
【請求項４２】
前記より低い精度のタイマーは、前記出力トリガ事象の直前に始動する前記より低い精度のタイマーのクロックサイクル期間においてのみ前記より高い精度のタイマーを作動させる、請求項３８に記載のデジタルタイマー。
【請求項４３】
前記より低い精度のタイマーは、前記出力トリガ事象の直前に始動する前記より低い精度のタイマーの半クロックサイクル期間においてのみ前記より高い精度のタイマーを作動させる、請求項３８に記載のデジタルタイマー。
【請求項４４】
前記入力デジタル時間値は、前記より低い精度のタイマーが前記より高い精度のタイマーを作動させるまでは、前記値のビットの上位数（上位ビットフィールド）が前記時間を決定するのに使用されるように、処理され、前記より高い精度のタイマーのタイミングを決定するのに、前記値のビットの他の下位数（下位ビットフィールド）が使用される、請求項３８に記載のデジタルタイマー。
【請求項４５】
前記上位ビットフィールドは、前記より低い精度のタイマーが前記より高い精度のタイマーを作動させるまでは、より遅いクロックサイクルの数を直接に特定する、請求項４４に記載のデジタルタイマー。
【請求項４６】
前記より速いクロックは、前記より遅いクロックの周波数の全二乗の倍数である周波数で動作し、前記下位ビットフィールドは、前記より高い精度のタイマーが前記トリガ事象を出力するまでは、より速いクロックサイクルの数を直接に特定する、請求項４５に記載のデジタルタイマー。
【請求項４７】
前記より速いクロックは、前記より遅いクロックの周波数の任意の定倍数である周波数で動作し、前記下位ビットフィールドは、前記より速いクロック周波数と前記より遅いクロック周波数との間の比を考慮に入れる必要のため、一定値により乗算される、請求項４５に記載のデジタルタイマー。
【請求項４８】
前記より速いクロックと前記より遅いクロックとは同期化されておらず、前記より速いクロックの周波数は、前記より遅いクロックに対して周期的に測定され、前記下位ビットフィールドは、前記より速いクロック周波数と前記より遅いクロック周波数との間の比を考慮に入れる必要のため、ある値により乗算される、請求項４５に記載のデジタルタイマー。
【請求項４９】
前記より速いクロックの周波数は、前記より遅いクロックに対して、前記より遅いクロックの１サイクルにおいて生ずるより速いクロックサイクルの数を計数することにより、測定される、請求項４０に記載のデジタルタイマー。
【請求項５０】
前記より速いクロックを生成する回路は、位相固定ループ（ＰＬＬ）である、請求項３８〜４９のいずれか一項に記載のデジタルタイマー。
【請求項５１】
前記より速いクロックを生成する回路は、リング発振器である、請求項３８〜４９のいずれか一項に記載のデジタルタイマー。
【請求項５２】
全クロックサイクルの数を特定するのでなく、代わりに、半クロックサイクルの数が特定される、請求項４５又は４６に記載のデジタルタイマー。
【請求項５３】
前記より低い精度のタイマー又はより高い精度のタイマーは、カウンタ及び比較器を備える、請求項３８〜５２のいずれか一項に記載のデジタルタイマー。
【請求項５４】
入力としてデジタル時間値を取り、前記時間でトリガ事象を出力するデジタルタイマーであって、
奇数個の反転素子を有するリング発振器と、
前記リング発振器によりクロックされるクロックタイマーと、
前記リング発振器における前記反転素子のある数の出力からマルチプレクサへの接続と、
このタイマーの出力を形成するため、前記クロックタイマーからのトリガ及び前記マルチプレクサの出力を合成する手段と、
前記クロックタイマーのトリガ時間及び前記マルチプレクサ入力選択を前記デジタル時間値入力に従って設定する手段と、
を備えるデジタルタイマー。
【請求項５５】
ゲーティング素子が、前記リング発振器に加えられ、その発振を開始し停止するようにする、請求項５４に記載のデジタルタイマー。
【請求項５６】
前記リング発振器により駆動される反転素子のチェーンを更に備え、前記リング発振器における前記反転素子のある数の出力からマルチプレクサへの接続は、前記チェーンにおける前記反転素子のある数から前記マルチプレクサへの接続を含む、請求項５４に記載のデジタルタイマー。
【請求項５７】
反転素子の数は、２ｓ＋１であり、ここで、ｓは整数であり、これら反転素子のうちの２ｓ個は、前記マルチプレクサへの接続を有し、前記デジタル時間値の下位ｓビットは、前記マルチプレクサ入力選択を設定するのに使用される、請求項５４に記載のデジタルタイマー。
【請求項５８】
２ｓ＋１個の反転素子を有することと、前記マルチプレクサへの接続が２ｓ個のみであることとの不一致により生ずるタイミングギャップは、前記マルチプレクサへの前記接続に適当な遅延手段を挿入することにより、修正される、請求項５７に記載のデジタルタイマー。
【請求項５９】
２ｓ＋１個の反転素子を有することと、前記マルチプレクサへの前記接続が２ｓ個のみであることとの不一致により生ずる計時ギャップは、反転素子のチェーンを加え、これら反転素子の各々へ適当な遅延手段を加えることにより、修正される、請求項５７に記載のデジタルタイマー。
【請求項６０】
前記クロック素子は、単一エッジクロッキングを使用する、請求項５４に記載のデジタルタイマー。
【請求項６１】
前記クロック素子は、ダブルエッジクロッキングを使用する、請求項５４に記載のデジタルタイマー。
【請求項６２】
前記クロックタイマーは、カウンタ及び比較器を備える、請求項５４に記載のデジタルタイマー。
【請求項６３】
前記より高い精度のタイマーは、請求項５４から６２のいずれかに記載のタイマーを備える、請求項３８〜５３のいずれか一項に記載のデジタルタイマー。
【請求項６４】
前記正及び負のパルストリガ信号を生成する手段は、請求項３８〜６３のいずれか一項に記載のデジタルタイマーを備える、請求項６又は７に記載の変調器。
【請求項６５】
スイッチング増幅器において使用する変調器であって、
入力信号を受け取る入力部と、
搬送波周波数と変調周波数との和である制御可能なパルス周波数を有するパルスストリームを供給するためのパルス発生器と、
前記増幅器が希望の平均パルス振幅を生成するように、前記入力信号の振幅に基づいて前記変調周波数を制御する手段と、
前記パルスストリームがローパスフィルタに加えられるとき、前記搬送波周波数を制御して、前記入力信号の歪みを許容レベルに維持しながらその値を最小とするようにする手段と、
を備える変調器。
【請求項６６】
前記パルスを形成するため準共振変換を使用する手段を更に備える、請求項６５に記載の変調器。
【請求項６７】
スイッチング増幅器において使用する変調器であって、
入力信号を受け取る入力部と、
搬送波周波数と変調周波数との和である制御可能なパルス周波数を有するパルスストリームを供給するためのパルス発生器と、
前記増幅器が希望の平均パルス振幅を生成するように、前記入力信号の振幅に基づいて前記変調周波数を制御する手段と、
前記パルスを形成するため準共振変換を使用する手段と、
を備える変調器。
【請求項６８】
入力信号を受け取る手段と、
搬送波周波数信号を受け取る手段と、
前記入力信号と前記搬送波周波数信号との和を形成する手段と、
前記和を積分する手段と、
前記積分された和が個々の所定のしきい値に達する時に、パルストリガ信号を発生する手段と、
を備える、請求項６５〜６７のいずれか一項に記載の変調器。
【請求項６９】
入力信号を受け取る手段と、
搬送波周波数信号を受け取る手段と、
前記入力信号及び前記搬送波周波数信号を積分する手段と、
前記積分された入力信号と前記積分された搬送波周波数信号との和を形成する手段と、
前記和が個々の所定のしきい値に達する時に、パルストリガ信号を発生する手段と、
を備える、請求項６５〜６７のいずれか一項に記載の変調器。
【請求項７０】
入力信号を受け取る手段と、
搬送波周波数信号を受け取る手段と、
前記入力信号と前記搬送波周波数信号との和を形成する手段と、
前記和の値を累算する手段と、
前記和の累算された値に基づいてパルストリガ信号を発生するための時間を決定する手段と、
前記パルストリガ信号を発生する手段と、
を備える、請求項６５〜６７のいずれか一項に記載の変調器。
【請求項７１】
入力信号を受け取る手段と、
搬送波周波数信号を受け取る手段と、
前記入力信号及び前記搬送波周波数信号を累算する手段と、
前記累算された入力信号と前記累算された搬送波周波数信号との和を形成する手段と、
前記和に基づいてパルストリガ信号を発生するための時間を決定する手段と、
前記パルストリガ信号を発生する手段と、
を備える、請求項６５〜６７のいずれか一項に記載の変調器。
【請求項７２】
前記パルストリガを発生するための時間を決定する手段は、しきい値が交差される時間を決定するため、供給されたサンプル間の直線補間を使用する、請求項７０又は７１に記載の変調器。
【請求項７３】
前記変調器により出力されるパルスストリームは、最小振幅と最大振幅との間の範囲に亘り、
前記パルスストリームは、２端子負荷の一方の端子に供給され、
前記２端子負荷の他方の端子は、前記最小振幅と前記最大振幅との間の振幅に保持される、請求項６５〜６７のいずれか一項に記載の変調器。
【請求項７４】
ブリッジ出力段を有し、
前記ブリッジは、前記変調器からの前記パルスストリームを受け取り、２つの出力の間の差振幅が正の値又は負の値となるように前記２つの出力を発生し、
前記ブリッジの前記出力のうちの一方は、２端子負荷の一方の端子に加えられ、
前記ブリッジの他方の出力は、前記２端子負荷の他方の端子に加えられる、
請求項６５〜６７のいずれか一項に記載の変調器。
【請求項７５】
負荷からの前記パルスストリームをＡＣデカップリングする手段を有する、請求項６５〜６７のいずれか一項に記載の変調器。
【請求項７６】
請求項６５〜７５のいずれか一項に記載の変調器と、
フィルタと、
を備え、前記フィルタの出力が前記入力信号の増幅形であるように前記パルスストリームが前記フィルタに加えられる、
スイッチング増幅器。
【請求項７７】
スイッチング増幅器を動作させる方法であって、
入力信号に応答して、
搬送波周波数と変調周波数との和である制御可能なパルス周波数を有するパルスを発生するステップと、
前記増幅器が希望の平均パルス振幅を生成するように、前記入力信号の振幅に基づいて前記変調周波数を制御するステップと、
前記搬送波周波数を制御して、前記パルスストリームがローパスフィルタに加えられる時、前記入力信号の歪みを許容レベルに維持しながら、その値を最小とするようにするステップと、
前記パルスストリームをローパスフィルタに加え、前記フィルタの出力が前記入力信号の増幅形となるようにするステップと、
を含む方法。
【請求項７８】
歪みは、所望の信号の電力に対する望まない周波数成分の電力に関して測定される、請求項７７に記載の方法。
【請求項７９】
入力信号の振幅及び前記入力信号の周波数成分のうちの少なくとも１つの尺度を形成するステップと、
前記入力信号の振幅の尺度及び／又は前記入力信号の周波数成分の尺度に基づいて望ましい搬送波周波数を決定するステップと、
を含む請求項７７に記載の方法。
【請求項８０】
前記入力信号の振幅の尺度は、前の時間期間内の前記入力信号のピーク振幅の尺度から形成され、
前記入力信号の周波数成分の尺度は、ハイパスフィルタリングされた入力信号のピークを検出することにより形成され、
前記望ましい搬送波周波数は、前記入力信号の振幅の尺度に基づき且つ前記入力信号の周波数成分の尺度に基づいて決定される、
請求項７９に記載の方法。
【請求項８１】
高速フーリエ変換を用いて、前記入力信号の振幅の尺度を形成し、前記入力信号の周波数成分の尺度を形成するステップを含む、請求項７９に記載の方法。
【請求項８２】
前記入力信号を微分することにより、前記入力信号の振幅の尺度を形成し、前記入力信号の周波数成分の尺度を形成するステップを含む、請求項７９に記載の方法。
【請求項８３】
前記パルストリガ信号を発生するための時間を決定する手段は、請求項３０から３６のいずれかに記載の方法に従って動作する、請求項７０又は７１に記載の変調器。
【請求項８４】
前記パルストリガ信号を発生する手段は、請求項３８〜６３のいずれか一項に記載のデジタルタイマーを備える、請求項７０又は７１に記載の変調器。
【発明の詳細な説明】
【背景技術】
【０００１】
スイッチング増幅器は、Ｄ級増幅器としても知られているもので、それらが電力効率の点で従来の直線増幅器アーキテクチャーに対して実質的に優る効果を有することから、関心が高まり開発が益々進められてきている。特に、スイッチング増幅器は、伝統的な直線増幅器の場合のようにオンとオフとの間の途中というのでなく、オン又はオフにあるときに増幅器のトランジスタの電力浪費が最も少ないという十分に確立された原理を利用しているバイナリーデジタル解決法を使用するものである。このスイッチング増幅器は、スイッチモード電力源（ＳＭＰＳ）の発展形である。
【０００２】
知られているように、スイッチング増幅器においては、一連のパルスが発生され、ローパスフィルタに加えられ、そのフィルタリングされたパルスシーケンスが、入力信号の増幅形を形成するようにしている。このような単純な原義内において、多くのタイプのオン−オフパルスパターンが使用されている。しかしながら、既存のスイッチング増幅器設計の大多数は、パルス幅変調（ＰＷＭ）を使用しており、このパルス幅変調では、固定周波数の矩形パルスのストリームが発生され、それらパルスのオン−オフデューティーサイクルが、必要とされる平均振幅を達成するように変えられている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
スイッチング増幅器は、それらのトランジスタが完全にスイッチオン又は完全にスイッチオフされているときに、電力浪費が少ししかないものであることは本当であるが、既存の設計では、オン状態とオフ状態との間のスイッチングによる効率の問題が生じてきている。スイッチング遷移間隔において、トランジスタは、非零電圧電位を通して非零電流を通電するので、熱を消散させてしまい、その瞬時浪費電力は、その電流と電圧との積である。これらのスイッチング損失は、ＰＷＭ増幅器及び他の既存のスイッチング増幅器における浪費電力の主たる要因である。これらの損失は、スイッチングされる電圧が大きいことが多いという事実により増大されてしまう。
【０００４】
オン−オフスイッチングパターンを生成するための別の方法は、パルス密度変調（ＳＤＭ）としても知られているシグマデルタ変調（ＳＤＭ）である。しかしながら、ＳＤＭは、ＰＷＭよりも遥かに高いスイッチングレートを必要とし、従って、遥かに高いスイッチング電力損失を生じてしまう。これらの損失は、通常、増幅器適用例においては受け入れ難いものであり、従って、ＳＤＭの適用例は、主として、デジタル−アナログ変換器（ＤＡＣ）の如き非電力適用例に見られる。ＳＤＭのスイッチング電力損失に抗する試みとして、準共振変換（ＱＲＣ）を利用する増幅器アーキテクチャーが提案されている。ＱＲＣは、パルス当たりのスイッチングエネルギー損失を大きく減少させるＳＭＰ技法である。ＱＲＣは、矩形パルスでなく、固定幅正弦波（又は近正弦波）パルスを生成し、それらのスイッチング素子は、それらを通る電流が零に近いとき、又はそれらの端の電圧が零に近いとき、にのみでしか切り換えられず、従って、パルス当たりのスイッチング損失は零に近い、という事実により電力節約がなされる。
【０００５】
しかしながら、ＱＲＣは、ＳＤＭに対しては効率的に適用できない。その固定幅パルスは、パルスストリームの基本クロック間隔毎に１つのパルスが必要であることを、要求している。例えば、３つの基本クロックサイクルの間に続く通常のＳＤＭスイッチング波形における「オン」期間は、３つの連続する正のＱＲＣパルスによって表される。このため、ＳＤＭ  ＱＲＣ実施のスイッチングレートは、標準のＳＤＭの既に高い速度よりも高くさえある。この結果として、ＱＲＣのパルス当たりの効率の利点よりも、この非常により高いスイッチングレートの方が問題となってくることがある。
【０００６】
要するに、既存のスイッチング増幅器は、１つの形又は別の形における実質的なスイッチング電力損失を被るものである。これらのことは、引用されているような「見出し的」な高い増幅器効率を示す数値からは明らかでないことが多い。何故ならば、これらは、フルスケールに近いテスト信号を使用して測定されていることが多いからである。しかし、信号の振幅が減少するにつれて、スイッチング損失は、急速に、負荷に分配される電力に比して大きなものとなっていく。これは、オーディオ信号の如き、ピーク対平均電力比（ＰＡＰＲ）が高い信号の場合に特に問題となり、特に、増幅信号がオーディオボリュームコントロールの如き可変利得段によって前処理される場合に問題となる。このような信号に対する既存の増幅器の長期間平均効率は、低く、電池により電力供給を行うような適用例においては動作寿命が短くなってしまい、又、電力構成部分及び熱除去システムのためのコスト及びサイズオーバーヘッドに繋がってしまう。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によれば、スイッチング増幅器に使用する変調器において、
複合パルスストリームを供給するためのパルス発生器を備え、前記複合パルスストリームが、
正の平均振幅を有し且つ制御できる第１のパルス周波数を有する正のパルスと、
負の平均振幅を有し且つ前記第１のパルス周波数とは独立して制御できる第２のパルス周波数を有する負のパルスと、
を含む、変調器が提供される。
【０００８】
本発明の第２の態様によれば、スイッチング増幅器において、
本発明の前記第１の態様による変調器と、フィルタと、を備え、前記複合パルスストリームが前記フィルタに加えられ、前記フィルタの出力信号が前記入力信号の増幅形となるようにする、スイッチング増幅器が提供される。
【０００９】
本発明の第３の態様によれば、スイッチング増幅器を動作する方法において、入力信号に応答して、
正の平均振幅を有し且つ制御できる第１のパルス周波数を有する正のパルスを発生するステップと、
負の平均振幅を有し且つ前記第１のパルス周波数とは独立して制御できる第２のパルス周波数を有する負のパルスを発生するステップと、
複合パルスストリームを形成するように前記正のパルス及び前記負のパルスを合成するステップと、
前記複合パルスストリームをローパスフィルタに加え、前記フィルタの出力が前記入力信号の増幅形となるようにするステップと、
を含む方法が提供される。
【００１０】
本発明の第４の態様によれば、サンプル値のシーケンスによって表される信号がしきい値と交差する時間を決定するための方法において、
a.  多数の連続する入力サンプルが直線の形に十分に近いか否か判断するステップと、
b.  前記連続する入力サンプルが前記直線の形に十分に近い場合に、前記しきい値が交差された時間を決定するように直線補間を行うステップ、又は
c.  前記連続する入力サンプルが直線の形に十分に近くない場合に、前記しきい値交差点の辺りに１つ以上の新しいサンプル点を生成するようにより正確な形の補間を行い、ステップａに戻るステップと、
を含む方法が提供される。
【００１１】
本発明の第５の態様によれば、入力としてデジタル時間値を取り、前記時間でトリガ事象を出力するデジタルタイマーにおいて、
より遅いクロックで動作するより低い精度のタイマーと、
より速いクロックで動作するより高い精度のタイマーと、
を備え、
前記より低い精度のタイマーは、常に作動され、前記出力トリガ事象の前の時間のより長い部分を計時し、前記より高い精度のタイマーは、前記出力トリガ事象の前の時間のより短い部分のみの間、前記より低い精度のタイマーにより作動され、前記より高い精度のタイマーが前記トリガ事象を出力するよう構成される、デジタルタイマーが提供される。
【００１２】
従って、本発明者等は、バイポーラパルスを使用する新規なパルス周波数変調（ＰＦＭ）システム、バイポーラＰＦＭ（ＢＰＦＭ）と称する技法を提示する。ＢＰＦＭによれば、高いＰＡＰＲ入力信号に対して、ＰＷＭと同程度に低い又はそれよりも低い平均スイッチング速度を達成することができる。その上、このスキームは、固定幅パルスを使用するので、前述したようにＱＲＣパルスの連続ランに頼らずに、ＱＲＣ技法に直接的に且つ効率的に適用することができる。これにより、ＢＰＦＭを使用するスイッチング増幅器は、パルス当たりのスイッチング損失をほとんど完全に排除でき、又、矩形パルス方法に比べて電磁干渉（ＥＭＩ）を大きく減少させることができることを含めて、ＱＲＣの効果を享受することが可能とされる。
【００１３】
更に又、本発明者等は、標準のデジタルシステムクロックで可能なよりも、遥かに高い計時精度を与えるような高精度低電力タイマーのための新規なスキームを提案する。本ＢＰＦＭ適用例の場合、これにより、そのＰＦＭパルスの計時が遥かに正確なものとされ、信号対雑音比（ＳＮＲ）を増大させ、全高調波歪み（ＴＨＤ）を減少させることにより、信号忠実度が改善される。
【００１４】
本発明の第６の態様によれば、スイッチング増幅器において使用するための変調器において、
入力信号を受け取るための入力部と、
搬送波周波数と変調周波数との和である制御できるパルス周波数を有するパルスストリームを供給するためのパルス発生器と、
前記増幅器が希望の平均パルス振幅を生成するように、前記入力信号の振幅に基づいて前記変調周波数を制御するための手段と、
前記パルスストリームがローパスフィルタに加えられるとき、前記搬送波周波数を制御して、前記入力信号の歪みを許容レベルに維持しながらその値を最小とするようにする手段と、
を備える変調器が提供される。
【００１５】
本発明の第７の態様によれば、スイッチング増幅器において使用するための変調器において、
入力信号を受け取るための入力部と、
搬送波周波数と変調周波数との和である制御できるパルス周波数を有するパルスストリームを供給するためのパルス発生器と、
前記増幅器が希望の平均パルス振幅を生成するように、前記入力信号の振幅に基づいて前記変調周波数を制御するための手段と、
前記パルスを形成するため準共振変換を使用するための手段と、
を備える変調器が提供される。
【発明の効果】
【００１６】
かくして、許容できる低いスイッチングレート及び歪みレベルにてパルス周波数変調の使用を可能とするようなシステムが提供される。
【００１７】
本発明の理解をより良くし、且つ本発明がどのようにして実施できるかを示すため、添付図面を参照して、以下に実施形態として説明する。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様による増幅器の概略ブロック図である。
【図２】本発明の増幅器の説明のためパルスシーケンスを例示する。
【図３】本発明の増幅器の説明のため更に別のパルスシーケンスを例示する。
【図４】本発明の増幅器の構成部分を例示する概略ブロック図である。
【図５】本発明の増幅器の更に別の構成部分を例示する概略ブロック図である。
【図６】本発明の増幅器の更に別の構成部分を例示する概略ブロック図である。
【図７】本発明の増幅器の更に別の構成部分を例示する概略ブロック図である。
【図８】本発明の増幅器の更に別の構成部分を例示する概略ブロック図である。
【図９】本発明の別の実施形態による増幅器の更に別の構成部分を例示する概略ブロック図である。
【図１０】本発明の別の実施形態による増幅器の更に別の構成部分を例示する概略ブロック図である。
【図１１】本発明の別の実施形態による増幅器の更に別の構成部分を例示する概略ブロック図である。
【図１２】本発明の増幅器の更に別の構成部分を例示する概略ブロック図である。
【図１３】本発明の増幅器の更に別の構成部分を例示する概略ブロック図である。
【図１４】本発明の増幅器の更に別の構成部分を例示する概略ブロック図である。
【発明を実施するための形態】
【００１９】
図１は、本発明の一実施形態による増幅器配置５を例示している。増幅しようとする入力信号は、コントローラ１０へ加えられる。以下により詳細に説明するように、コントローラ１０は、入力信号が効率的に且つ正確に増幅されるように増幅器配置５を制御するためのスキームを決定し、コントローラ出力信号を生成する。
【００２０】
そのコントローラ出力信号は、コントローラ１０により決定されたスキームに従ってパルスを発生するための電力パルス発生器２０へ加えられる。コントローラ１０及び電力パルス発生器２０は、一緒にして、変調器と考えることができる。電力パルス発生器２０により出力されるパルスは、ローパスフィルタ３０へ通される。本発明のある実施形態では、電力パルス発生器２０は、固定幅正弦波（又は近正弦波）パルスを生成する準共振変換器である。いずれにしても、この電力パルス発生器の詳細構成については、一般的には、従来のものでよいので、ここではこれ以上説明しない。フィルタ３０自体は、一般的には、従来のものであり、ここではこれ以上説明しない。フィルタ３０は、ここでは、別の構成部分として示しているのであるが、このような構成部分とする必要がないこともある。例えば、出力信号が適当なフィルタリング特性を有する負荷へ加えられるべきであるような場合には、電力パルス発生器２０により発生されたパルスは、その負荷へ直接的に加えることができる。例えば、増幅器５がオーディオ増幅器として使用されるような場合には、誘導性ラウドスピーカーコイルの形の負荷が適当なローパスフィルタリングを行うことができ、それらパルスをその負荷へ直接に加えることが可能となる。
【００２１】
この増幅器配置５の動作原理について、図２を参照して説明する。図２及びそれに続く図は、矩形パルスを示していることに注意されたい。しかしながら、前述したように、正弦波パルスを生成する準共振変換器の形の電力パルス発生器２０を使用することが好ましい場合もある。従って、矩形パルスストリームに関して説明するのは、例示を簡単なものとするためだけのことである。より一般的には、任意のパルスストリームを平均化フィルタへ供給することができ、その平均化フィルタの出力は、そのパルスストリームの平均振幅に直線的に依存する。従って、例えば、図２においては、１００％オン−オフデューティーサイクルであると、フィルタ後にフルスケール正出力となり、０％オン−オフデューティーサイクルであると、フルスケール負出力となり、５０％オン−オフデューティーサイクルであると、零出力となる。
【００２２】
従って、入力信号に応答して適当なパルスストリームを発生することにより、平均化フィルタの出力が、その入力信号の増幅形となるようにすることができる。
【００２３】
図３は、増幅器配置５におけるコントローラ１０及び電力パルス発生器２０の動作を例示している。詳述するに、図３は、第１の正のＰＦＭパルスストリーム４０を例示しており、この第１の正のＰＦＭパルスストリーム４０は、図３に示されるように、パルス４２ａ、４２ｂ、４２ｃ、４２ｄ等からなり、固定幅パルス周期τｐを有しており、従って、固定パルス周波数ｆｐ＝１／τｐを有する。この図に示した特定のパルスは、矩形であるが、ここに提示する技法のすべては、パルスの繰り返し毎に同じ幅及び振幅であるとして、任意の形状のパルスを有する繰り返しパルスストリームに対して適用できるものであることに注意されたい。特に、パルス４２ａ、４２ｂ、４２ｃ、４２ｄは、正のパルスとして説明しているのであるが、正の平均振幅を有する任意のパルスを、正のパルスと見なすことができる。
【００２４】
図３は、第２の負のＰＦＭパルスストリーム４４も示しており、この第２の負のＰＦＭパルスストリーム４４は、図３に示されるように、パルス４６ａ、４６ｂ、４６ｃ等からなり、固定パルス周期τｎを有しており、従って、固定パルス周波数ｆｎ＝１／τｎを有している。これら負のパルスは、正のパルスストリームにおけるパルスと同一であるがその反転形であると仮定することができる。
【００２５】
更に又、図３は、第１のパルスストリーム４０のパルス４２ａ、４２ｂ、４２ｃ、４２ｄと、第２のパルスストリーム４４のパルス４６ａ、４６ｂ、４６ｃを加え合わせることにより形成される複合パルスストリーム４８を示している。
【００２６】
増幅器５において複合パルスストリーム４８を発生することによる結果は、ローパスフィルタ３０の如きフィルタにその複合パルスストリーム４８を加えることによる結果を考えることにより、理解されよう。例示を容易とするため、遮断周波数ｆｘを有する理想ローパスフィルタであると仮定することができる。ここで、ｆｘ＜ｆｐ及びｆｘ＜ｆｎである。即ち、そのフィルタは、ｆｘより低い周波数成分に対して単位利得を有し、ｆｘより高い周波数成分に対して零利得を有すると仮定することができる。
【００２７】
差分周波数ｆdiffを（ｆｐ−ｆｎ）として定義することができる。この時、理想フィルタ出力信号の振幅ａは、パルスストリーム信号の平均振幅に等しい。次の式のようになる。
ａ＝ｋ.ｆdiff    ここで、ｋは、正の定数である。
【００２８】
又、共通モード周波数fcｍを次の式のように定義することができる。
fcｍ＝（ｆｐ＋ｆｎ）／２
【００２９】
ａは、fcｍとは無関係であることに注意されたい。しかしながら、実際のパルス周波数変調器又はその変調器により駆動される電力パルス形成段においては、平均パルスレート、即ち、fcｍに比例した電力損失の大きな部分がある。これは、パルス当たりのエネルギー損失によるものであり、このパルス当たりのエネルギー損失は、典型的には、オン状態とオフ状態との間でスイッチング構成部分が遷移するときのスイッチング損失と、パルス形成時に電流を通電する構成部分における伝導損との組み合わせたものである。従って、電力損失を最少とするためには、fcｍをできるだけ低く保つことが望ましい。
【００３０】
しかしながら、元の信号を忠実に再現するためには、パルス周波数変調処理により生成されるｆｘより低い派生周波数成分を最少とすることが重要である。これらの望まない成分の全電力と所望の信号の電力との比は、全側波帯歪み（ＴＳＤ）と称する。ＤＣの場合には、ｆｃｍ＞ｆｘを暗示する、ｆｐ＞ｆｘ及びｆｎ＞ｆｘを維持するだけでよいことを知ることはささいなことであり、理想フィルタは、すべてのパルス調波を除去し、所望のＤＣ値のみを残し、即ち、バイポーラパルス周波数変調器（ＢＰＦＭ）は、零ＴＳＤを生ずる。
【００３１】
ＡＣの場合は、分析するのがより難しいが、以下のように考えられる。ＡＣの場合を考察できるようにするため、幾つかの変数が時間の関数となるものとすることができる。詳述すると、ａ、ｆｃｍ、ｆdiff、ｆｎ及びｆｐは、それぞれ、ａ（ｔ）、ｆｃｍ（ｔ）、ｆdiff（ｔ）、ｆｎ（ｔ）及びｆｐ（ｔ）となる。
【００３２】
前述したように、増幅すべき入力信号ｘ（ｔ）が小さい時にはいつでも、ｆｃｍ（ｔ）を低い値に維持して、従って、高いＰＡＰＲ信号に対して高い電力効率をもたらすようにすることが望ましいが、低いＴＳＤを維持することも望ましい。
【００３３】
セミスタチック(semi-static)方法と称される１つの方法では、ｆｐ（ｔ）又はｆｎ（ｔ）によって取られる最低値をセットする固定基本周波数ｆｂを選択する。この固定基本周波数ｆｂは、フィルタ遮断周波数ｆｘよりもわずかに高いように選択される。ｘ（ｔ）の符号に従って、正のパルスストリーム又は負のパルスストリームのうちの一方の周波数が、ｆｂに保持される。他方のパルスストリームの周波数は、ｆdiff（ｔ）、従って、ａ（ｔ）を必要とされる値にセットするため、ｆｂよりも高い値へと変えられる。
【００３４】
従って、ｘ（ｔ）≧０の場合には、次のようにセットする。
ｆｐ（ｔ）＝ｆｂ＋ｍ.ｘ（ｔ）      ここで、ｍは、正の定数である。そして、
ｆｎ（ｔ）＝ｆｂ
【００３５】
ｘ（ｔ）＜０の場合には、次のようにセットする。
ｆｐ（ｔ）＝ｆｂ、そして
ｆｎ（ｔ）＝ｆｂ−ｍ.ｘ（ｔ）
【００３６】
従って、必要に応じて、各場合において、次のようになる。
ｆdiff（ｔ）＝ｍ.ｘ（ｔ）
【００３７】
明らかなように、ＤＣの場合には、全てのパルス調波が理想フィルタにより除去される。何故ならば、ｆｐ（ｔ）≧ｆｂ＞ｆｘ及びｆｎ（ｔ）≧ｆｂ＞ｆｘであるからである。従って、ＤＣの場合には、次のようになる。
ａ（ｔ）＝ｋ.ｆdiff（ｔ）＝ｋ.ｍ.ｘ（ｔ）
【００３８】
このＤＣモデルは、又、信号帯域幅又は振幅が増大するにつれて（ｆｂ−ｆｘ）のより高い値が必要とされるような低帯域幅又は小ＡＣ信号に対する良好な近似モデルともなる。
【００３９】
前述したように、基本周波数ｆｂは、固定である。しかしながら、本発明のある実施形態では、この基本周波数ｆｂは、例えば、信号帯域幅及び／又は振幅の測定値に基づいて、動的に調整することができる。
【００４０】
小信号の場合には、ｆｃｍ（ｔ）は、低い周波数ｆｂに近いままであり、従って、パルス当たりの損失により消費される電力は、小さい。
【００４１】
バランス型方法と称される別の方法では、２つのパルスストリームの周波数ｆｐ（ｔ）及びｆｎ（ｔ）は、その共通モード周波数ｆｃｍ（ｔ）を希望の搬送波周波数ｆｃ（ｔ）に等しく保つように、逆位相にて変えられる。
【００４２】
従って、次のようになる。
ｆｐ（ｔ）＝ｆｃ（ｔ）＋ｍ.ｘ（ｔ）／２
ｆｎ（ｔ）＝ｆｃ（ｔ）−ｍ.ｘ（ｔ）／２
【００４３】
従って、必要に応じて、次のようになる。
ｆdiff（ｔ）＝ｍ.ｘ（ｔ）
【００４４】
搬送波周波数ｆｃ（ｔ）は、全てのｔに対して固定値に保たれてもよいし、又は、許容ＴＳＤを維持しながらその値をできるだけ低く保つように時間につれて変化されてもよい。明らかなように、その第１のオプションは、最も簡単である。しかしながら、電力損失を最少とするためには、その第２のオプションの方が好ましい場合がある。
【００４５】
このバランス型ＢＰＦＭの場合には、通常、アナログＦＭ通信システムに適用される伝統的な正弦波周波数変調（ＦＭ）解析を拡張することができる。このような解析により、ｆｃ（ｔ）の低い値と低いＴＳＤとの間の最適な妥協点を見つけ出すように、ｘ（ｔ）の振幅及び周波数成分に基づいて、ｆｃ（ｔ）を適応させるための一般的な方法を導き出すことができる。このような方法は、適応ＢＰＦＭ（ＡＢＰＦＭ）と称する。
【００４６】
伝統的なＦＭ解析においては、周波数ｆｃの正弦波が、周波数ｆｍ及びピーク周波数偏差Δｆの正弦波によって変調される。この変調により、ｆｃの両側でｆｃからｆｍの整数倍の間隔をおいて無数の一連の側波帯周波数成分が生じることが見出されている。これら側波帯成分の振幅は、ベッセル関数により整形され、側波帯電力は、特定の点を越えると非常に急速に降下させられる。従って、理論的には、側波帯成分は、無限の帯域幅に亘って広がると記述されるが、実際には、そのＦＭ信号は、有限な帯域幅を占めるものと考えることができる。本発明の目的のために重要な特性は、ＦＭ信号の実効帯域幅がΔｆにより表される変調振幅又は変調周波数ｆｍの増大につれて増大するということである。例えば、通信システムにおいて、実効帯域幅Ｗは、ある場合には、カールソンのルールにより次のように近似される。
Ｗ≒２.（Δｆ＋ｆｍ）
【００４７】
重ね合わせは、ＦＭには適用できず、従って、数学的な観点からは、正弦波変調信号に対してこのような結果を厳密には取ることができず、任意の変調信号に対する一般結果を加算的に合成することはできないことに注意されたい。しかしながら、実際には、側波帯電力を推定する目的のためには、このような方法により、良好な近似を行うことができ、このような方法は、しばしば使用される。従って、例えば、アナログＦＭラジオの場合には、必要とされる実効帯域幅を決定するのは、オーディオ成分の高振幅及び高周波数の成分であることが分かる。
【００４８】
搬送波波形が、連続正弦波でなく、任意の形状の繰り返しパルスを有するようなパルスストリーム（パルスの各繰り返しについて同じパルス幅及び振幅であると仮定）であるとして、その伝統的な正弦波ＦＭ解析を拡張することができる。それから、ここで考察しているバランス型ＢＰＦＭの場合に対してそのような解析を更に拡張することができる。それらの結果は、正弦波搬送波の場合に幾分類似していることが見出されている。ＰＦＭ処理のため、パルスストリームの各調波は、実効的には、周波数変調及び振幅変調の両方を受けることになる（振幅変調効果は、固定パルス幅ＰＦＭにおいて生ずるデューティーサイクルの変化によるものである）。従って、ＦＭ状の側波帯成分が、パルスストリームの各元の調波の各側に生成される。しかしながら、ｆｘより下の望ましくない側波帯電力は、ほとんど全部、パルスストリームの第１調波のより低い側波帯のみによるものであることに注意されたい。
【００４９】
入力信号ｘ（ｔ）が零の時に、ＢＰＦＭの正のパルス及び負のパルスが一致して、従って、相殺されるようにそれを位相整列させることにより、相当の効果が得られることにも注意されたい。直ぐに分かることは、これにより、変調器が「休止」であるときに零パルス出力となり、このこと自体も効果のあることであるが、より重要なことに、このような位相関係により、ｘ（ｔ）が非零のときでも、側波帯成分の半分（偶数番の成分）が永久に消去されるということである。最も重要なことは、これにより、元のパルス調波自体が消去されるということである。パルス調波は、既存のスイッチング増幅器における実質的な問題点であり、出力フィルタ及び負荷における調波電力損失に繋がり、ＥＭＩ問題としても認識されるようになってしまうものである。ここに説明した位相整列技法によれば、これらの問題を避けることができ、出力フィルタを省略して低コスト実施することが可能となる。その上、信号忠実度に関しても、側波帯成分の半分が消去されることにより、ＴＳＤの減少を２倍とすることができる。ある実施においては、正のパルス位相と負のパルス位相（後述参照）を厳密に整列させることができないとしても、それらがほぼ厳密に整列されるならば、特に、第１調波の消去に関しては、その効果のほとんどの部分を依然として得ることができることに注意されたい。何故ならば、第１調波は、調波損失について最も問題となっているものであり、そして、この第１調波の消去は、それらパルス位相のずれに対して、最も影響されないものであるからである。
【００５０】
伝統的な正弦波搬送波ＦＭ解析の場合のように、バランス型ＢＰＦＭの場合には、各パルス調波の側波帯の実効帯域幅は、変調振幅又は変調周波数が増大するにつれて増大することが見出されている。ここでも、重ね合わせは、厳密には適用できないのであるが、側波帯電力推定のためには良好な近似を行うことができ、アナログＦＭラジオの場合には、任意信号ｘ（ｔ）について、実効側波帯帯域幅、従って、特定の最大ＴＳＤに対して許容されるｆｃ（ｔ）の最低値を決定するのは、ｘ（ｔ）の高振幅及び高周波数成分であることが分かる。
【００５１】
これにより、搬送波周波数に適応するための一般方法が導き出される。しかしながら、第１に、搬送波周波数はあまり急速に変化してはならないことに注意されたい。前述の解析は、搬送波周波数が固定であるとの仮定に基づいているのである。例えば、搬送波周波数を変化すると、そのことにより、側波帯が生成されることがある。しかしながら、もし、ｆｃ（ｔ）がｆdiff（ｔ）に比べてゆっくりと変化するようにするならば、その時には、固定搬送波解析は十分に有効であり、例えば、ｆｃ（ｔ）によるどの側波帯も、既に供されているｆdiff（ｔ）による側波帯により抑制されることが見出されている。
【００５２】
図４は、これらの考察の全てに基づく搬送波周波数に適応するための方法を実施するシステムを示している。入力信号ｘ（ｔ）は、時間遅延Ｔｄだけその信号を遅延させる遅延装置６０に加えられる。その時間遅延Ｔｄは、後述するように、入力信号ｘ（ｔ）に対する測定がなされ処理されるための時間を与えるに十分な長さに選択されている。詳述するに、入力信号ｘ（ｔ）は、このｘ（ｔ）の振幅を測定する振幅測定ブロック６２及びその周波数成分、特に、その高周波数成分を測定する周波数測定ブロック６４にも加えられる。
【００５３】
それから、これらの測定値は、搬送波周波数についての値を計算する搬送波周波数計算装置６６へ供給される。ｘ（ｔ）の振幅が大きくなればなるほど、又は、ｘ（ｔ）の高周波数成分が大きくなればなるほど、その装置によって出力される値は大きくなる。最後に、搬送波周波数の変化があまり速くならないようにするため、それらの値は、ローパスフィルタ６８へ通される。後での便宜のため、搬送波周波数は、ｃ（ｔ）の形にて出力される。
ここで、
ｆｃ（ｔ）＝ｍ.ｃ（ｔ）
【００５４】
このような一般的スキームの中で、多くの特定の実施オプションを使用することができる。
【００５５】
一実施形態として、振幅測定ブロック６２は、ある最近の時間間隔において生じたピーク絶対振幅を測定するものであり、周波数測定ブロック６４は、ある時間間隔に亘って測定を行う別のピーク検出器が後続するハイパスフィルタであってよい。搬送波周波数計算装置は、正単調であり且つ必要とされる最大ＴＳＤ目標に合う２つの測定値の関数を生ずるテーブルルックアップ又は計算であってよい。
【００５６】
別の実施形態としては、振幅測定ブロック６２は及び周波数測定ブロック６４は、単一高速フーリエ変換（ＦＦＴ）装置と置き換えてもよい。この時、これらのＦＦＴ周波数ビン出力の絶対値又は平方（即ち、電力）に重み付けを行うため、乗法タップを使用することができ、この場合において、より高い周波数のビンにはより高い重みが与えられる。最後に、これらの結果を加算することができる。このようなスキームによれば、振幅につれて、より高い周波数成分に対してより大きく増大する値が生ぜしめられ、従って、搬送波周波数を計算するための方法が構成される。
【００５７】
更に別の実施形態として、振幅測定ブロック６２及び周波数測定ブロック６４は、微分器に置き換えることができる。（離散時間実施においては、これは、単に、ｘ（ｔ）の現在のサンプルからｘ（ｔ）の前のサンプルを減算するだけのことである。）このような装置により、その入力での振幅又は周波数が増大するときに、増大する出力が与えられ、搬送波周波数を計算するための基礎が与えられる。
【００５８】
これらは、ほんの幾つかの実施形態である。明らかなように、これらの実施に対して多くの変形又は代替が可能である。
【００５９】
実際に、２００ｄＢより低いＴＳＤを達成することができ、これは、実際に達成可能な熱雑音フロアより十分に低いものであり、従って、全ての実用目的に対して、今概要を説明したバランス型ＢＰＦＭを使用して、零側波帯歪みとすることができる。
【００６０】
バランス型ＢＰＦＭは、零交差歪みのある多くの既存のバイポーラ増幅器に優る利点を有しており、それは、正の振幅出力と負の振幅出力との間にモードの変化がないからであることに注意されたい。
【００６１】
ＰＷＭ又はＳＤＭに基づく従来のバイナリスイッチング増幅器に比較して、ＢＰＭＦ、特に、ＡＢＰＭＦは、例えば、電力レールが全時間のうちの小さな部分の間しか出力へと切り換えられないので、バイナリＰＷＭ及びＳＤＭ増幅器よりも、電力源ノイズによる影響を実質的に少ししか受けないという利点を有している。
【００６２】
こうして、入力信号に基づいて、任意の形状の正のパルス及び負のパルスを直接的に出力するシステムとして、このようなバイポーラパルス周波数変調器を提示している。図１に示されるように、この変調器は、別の電力パルス発生器２０におけるパルス発生をトリガするための制御信号を生成するためのコントローラ１０を含むことができる。これらの制御信号は、その電力パルス発生器がそれ自身のアクティブパルス期間を計時できる場合には、その電力パルス発生器２０における各パルスの開始点のみをトリガし、又は、電力パルス発生器がそのような独立したアクティブパルス期間計時能力を有していない場合には、それら制御信号は、そのアクティブパルス期間の終了点をも付加的に指示することができる。後者の場合において、実施形態としての制御信号フォーマットは、正の縁部がそのパルスの開始点を示し、負の縁部がそのパルスの終了点を示すようなバイナリ信号である。前述した概念は、このような形式の変調器に十分に適用できることが分かっている。
【００６３】
バランス型バイポーラパルス周波数変調器の部分を構成するコントローラ１０の種々な実施について以下説明する。これらの実施においては、ｃ（ｔ）の形にて表される搬送波周波数は、固定値に保持されても良いし、又は、例えば、前述したスキームを使用して適応されるものとしても良い。従って、ここに提示する実施では、整形パルスを直接には出力せず、後段の装置におけるパルス発生をトリガするための制御信号を出力する。
【００６４】
図５は、例えば、アナログ電子構成部分を使用して実施される可能な連続時間実施を示している。必要とされる搬送波周波数ｃ（ｔ）は、加算器８０及び減算器８２のそれぞれの第１の入力に加えられ、一方、入力信号ｘ（ｔ）は、加算器８０及び減算器８２のそれぞれの第２の入力に加えられる。従って、加算器８０は、正のパルスストリームの周波数を計算し、減算器８２は、負のパルスストリームの周波数を計算する。
【００６５】
加算器８０の出力は、第１の積分器８４へ通され、一方、減算器８２の出力は、第２の積分器８６へと通される。これら２つの積分器８４、８６は、周波数−位相変換を行う。これらは、伝統的な正弦波周波数変調器に見られる周波数−位相積分器の等価物である。これら積分器８４、８６の出力は、時間につれて正単調であることに注意されたい。
【００６６】
最後に、これら２つの積分器８４、８６の出力は、それぞれ第１及び第２のステップ型しきい値検出器（ＳＴＤ）８８、９０へ通される。それら検出器８８、９０は、各積分器の位相出力が一連の等間隔位相しきい値において次のものを越えるとき、を検出するものである。２つの連続する位相しきい値の間の差は、１つの全パルスサイクル、即ち、位相の３６０度を表している。各連続する位相しきい値が越えられるとき、新しいパルスがトリガされ、即ち、正のパルスは、第１のＳＴＤ８８によりトリガされ、負のパルスは、第２のＳＴＤ９０によりトリガされる。
【００６７】
図５における２つの積分器８４、８６が同じ初期状態で開始されるならば（即ち、それらが同じ積分定数を有しているならば）、その時には、正のパルスと負のパルスとは、前述したように、最適に整列させられる。その上、その時には、図８に示した等価システムを実施することができる。
【００６８】
図６に示すシステムにおいては、必要とされる搬送波周波数ｃ（ｔ）は、第１の積分器１００に加えられ、その積分された搬送波周波数信号は、加算器１０２及び減算器１０４のそれぞれの第１の入力へ加えられ、一方、入力信号ｘ（ｔ）は、第２の積分器１０６へ加えられ、その積分された入力信号は、加算器１０２及び減算器１０４のそれぞれの第２の入力へ加えられる。従って、それら積分器１００、１０６が周波数−位相変換を行う場合には、加算器１０２は、正のパルスストリームの位相を計算し、減算器１０４は、負のパルスストリームの位相を計算する。
【００６９】
加算器１０２及び減算器１０４の出力は、それぞれ第１及び第２のステップ型しきい値検出器（ＳＴＤ）１０８、１１０へ通される。
【００７０】
図５及び図６のシステムの１つの問題点は、積分された結果の少なくともあるものが連続して大きくなっていってしまうことであり、即ち、ｘ（ｔ）が零ＤＣを有さない限り、図５における両方の積分器８４、８６、図６における第１の積分器１００、及び図６における第２の積分器１０６の出力が連続して大きくなっていってしまうということである。実際のシステムでは、これらの積分器は、結局は限界に達し、従って、このシステムは、それら積分器から周期的に既知の量を減算して、ＳＴＤにおいてこれを考慮に入れる。
【００７１】
図７には、デジタル離散時間実施が示されている。図８におけるアナログ加算器、減算器及び積分器が、このようなアナログ−デジタルシステム変換のために慣用されているように、単純に、それぞれデジタル加算器、減算器及び累算器に置き換えられている。図５に示すシステムにおけるアナログ構成部分を同様に置き換えることにより、代替的デジタル離散時間実施を得ることができることは、明らかであろう。
【００７２】
従って、必要とされる搬送波周波数ｃ（ｔ）は、第１の累算器１２０へ加えられ、この累算された搬送波周波数信号は、加算器１２２及び減算器１２４のそれぞれの第１の入力に加えられ、一方、入力信号ｘ（ｔ）は、第２の累算器１２６へ加えられ、その累算された入力信号は、加算器１２２及び減算器１２４のそれぞれの第２の入力へ加えられる。
【００７３】
加算器１２２及び減算器１２４の出力は、それぞれの第１及び第２のパルス時間計算器１２８、１３０に通される。
【００７４】
図７において、累算器１２０、加算器１２２及び減算器１２４は、単に、ｘ（ｔ）のサンプルレートで作動する。しかしながら、ＢＰＦＭパルスレートは、頻繁に、ｘ（ｔ）のサンプルレートよりも高くなり、従って、許容できる信号忠実度とするため、このシステムは、ｘ（ｔ）のサンプル周期よりもはるかに高い精度でパルスのトリガ時間を計算しなければならない。従って、このシステムは、加算器１２２及び減算器１２４の後のサンプルを次の位相しきい値と単に直接に比較して、そのしきい値を越えたときにパルスをトリガすることはできない。むしろ、必要とされる平均計算の複雑さを低く抑え、従って、電力消費を低く抑えながら、パルストリガ時間のためのデジタル値をより精密に計算するのが好ましい。
【００７５】
図７に示す実施形態では、第１及び第２のパルス時間計算器１２８、１３０が、パルストリガ時間のための値を十分な精度で計算し、それら値を、各タイマー１３２、１３４へと通す。それらタイマー１３２、１３４は、正確な瞬時にパルストリガを生成するものである。
【００７６】
ここで考察しているデジタル実施の場合には、最も簡単な計時方法は、単に、各トリガ事象の間の主デジタルシステムクロックのサイクルの適当な数を計数するためのデジタルカウンタを使用することである。この主システムクロックは、通常、ｘ（ｔ）のサンプルレートよりも相当に高い周波数で動作する。意図する適用例に従って、このクロック周波数は、必要とされる精度を与えるに十分に高いものとされるか、又は、以下により詳細に説明するように、より精密なタイマーが必要とされる。
【００７７】
図７の周波数−位相累算器１２０、１２６は、それらタイマーから得られるよりも高い精度を有するように選定しておくことができることに注意されたい。そうすることにより、出力フィルタの後の最終信号の精度を増大することができる。何故ならば、それらタイマーの精度がより低い精度であることによるパルスジッタが、図１に示す増幅器における出力フィルタ３０によって平均化されるからである。極限して言えば、累算器の精度を必要に応じて増大することにより、任意の選定された精度の長期間平均出力パルスを達成することができる。
【００７８】
これらの離散時間実施においては、パルス周波数エラーは、そのパルス周波数が低い時に、最も低いということに注意されたい。このことは、前述したセミスタチック及び適応バランス型技法の如き、共通モード周波数を低く維持する方法のもう１つ別の利点である。
【００７９】
連続時間実施の場合のように、実際のデジタル実施においては、それら累算器における値が、使用できる数範囲を超えて大きくなってしまうことを防止することが必要である。ここでも、これは、累算器から既知の値を周期的に減算し、それをパルス時間計算器において考慮に入れることにより、達成される。
【００８０】
ある場合においては、変調器により駆動されるパルス形成回路が、正のパルスと負のパルスとが重なり合うことを許さない場合がある。このような場合には、重なり合いが生じないようにするため、パルス時間計算器の後で特別な処理が必要とされる。
【００８１】
図８は、これを考慮に入れた本発明の実施形態を例示している。従って、図８においては、必要とされる搬送波周波数ｃ（ｔ）が第１の累算器１４０へ加えられ、その累算された搬送波周波数信号が加算器１４２及び減算器１４４のそれぞれの第１の入力へ加えられ、一方、入力信号ｘ（ｔ）が第２の累算器１４６へ加えられ、その累算された入力信号が加算器１４２及び減算器１４４のそれぞれの第２の入力へ加えられる。
【００８２】
加算器１４２及び減算器１４４の出力は、図７に関して前述したように、各パルス時間計算器１４８、１５０に通され、それら計算されたパルス時間は、以下により詳細に説明するように、パルス重なり回避ブロック１５２へ通される。
【００８３】
それから、パルス重なり回避ブロック１５２からの出力は、各タイマー１５４、１５６へ通される。それらタイマー１５４、１５６は、正確な瞬時にパルストリガを生成するものである。
【００８４】
パルス重なり回避ブロック１５２は、それら正のパルス及び負のパルスの固定幅に関する以前の情報を使用して、先ず、重なりが起きるかを決定し、もし、起きると決定した場合に、それらパルスがもはや重ならないように、それら正のパルス及び／又は負のパルスのタイミングを調整する。１つのオプションとして、正のパルス及び負のパルスのタイミングを調整して、その調整後それら２つのパルスが同じ「重心」を有するようにすることがあり、換言するならば、それら２つのパルスの平均時間が不変のままとすることがある。これは、単に、第１のパルスを時間Ｔｏだけ進め、第２のパルスを同じ時間Ｔｏだけ遅らせることにより、達成される。これら２つのパルスの互いに対する全時間変位、即ち、２.Ｔｏは、それらパルスの重なりを避けるように選定される。このような技法により信号に導入されるエラーは最小であることが見出されている。
【００８５】
スイッチング増幅器は、他のタイプの増幅器でも普通のように、出力エラーを減少させるため負のフィードバックを使用することがある。このような負のフィードバック技法は、広く知られている。他の増幅器の場合のように、負のフィードバックを、今説明したバイポーラパルス周波数変調器に適用することができ、又は、変調器が一部分を構成している増幅器に適用することもできることが理解されよう。
【００８６】
ＢＰＦＭの負のパルスは、正のパルスと同一であるがその反転形であると仮定してきている。しかしながら、そうでなくて、正のパルスと負のパルスとが異なる平均振幅を有する場合、最も重要な影響は、その最終出力波形におけるＤＣオフセットである。これは、入力信号に相補的ＤＣ項を加えることにより修正することができ、負のフィードバックは、こうするための１つの方法であることは明らかである。
【００８７】
ＢＰＦＭは、２つのパルスストリームのうちの一方を負荷の一方の端子に加え、他方のパルスストリームをその負荷の他方の端子へと加えるようにするブリッジ型構成にて実施することができることに注意されたい。こうすることにより、負荷端に振れる最大振幅が増大されているようなより高い最大電力出力が可能となる。
【００８８】
ＢＰＦＭ方法は、２つのＰＦＭパルスストリーム（前述したように、１つの正と１つの負）だけでなく、一緒に加算される任意数の正及び負のＰＭＦパルスストリームを含むように拡張することができることも分かろう。この場合には、差分周波数の定義は、それら正のパルス周波数の和と、それら負のパルス周波数の和との差として一般化することができる。
【００８９】
更に又、ここまでに説明した実施形態は、少なくとも１つの正のパルスストリーム及び少なくとも１つの負のパルスストリームを発生する変調器に関するものであったが、この増幅器の代替形として、１つのＰＦＭパルスストリーム出力だけとするものがありうる。
【００９０】
従って、図２に戻ってこれを参照するに、変調器は、入力信号の振幅に依存した周波数にて単一パルスストリームを生成する。ここでも、それらパルスは、正弦波であることができ、そのパルス発生器２０は、ＱＲＣ技法を使用することができる。
【００９１】
ＰＭＦパルスストリームにおけるパルスの周波数は、入力信号における正の振幅及び負の振幅に応答した正の周波数偏倚及び負の周波数偏倚がなされるように、搬送波周波数にその中心をおくようにする必要がある。従って、ＰＦＭパルスストリームにおけるパルスの周波数は、入力信号の振幅に依存した変調周波数とこの搬送波周波数との和として見なすことができる。
【００９２】
図９は、例えば、アナログ電子構成部分を使用して実施されるような可能な連続時間実施を示している。必要とされる搬送波周波数ｃ（ｔ）が加算器２８０の第１の入力に加えられ、一方、入力信号ｘ（ｔ）がその加算器２８０の第２の入力に加えられる。従って、加算器２８０は、出力パルスストリームの周波数を計算する。
【００９３】
加算器２８０の出力は、積分器２８４へ通される。積分器２８４は、周波数−位相変換を行う。積分器２８４の出力は、ステップ型しきい値検出器２８８へ通され、このステップ型しきい値検出器２８８は、その積分器の位相出力が一連の等間隔位相しきい値における次のものを越えるときを検出するものである。２つの連続する位相しきい値の間の差は、１つの全パルスサイクル、即ち、位相の３６０度を表している。各連続する位相しきい値が越えられるときに、新しいパルスがトリガされる。
【００９４】
図１０に示すシステムにおいては、必要とされる搬送波周波数ｃ（ｔ）が積分器３００に加えられ、その積分された搬送波周波数信号が加算器３０２の第１の入力に加えられ、一方、入力信号ｘ（ｔ）が第２の積分器３０６に加えられ、その積分された入力信号が加算器３０２の第２の入力へ加えられる。従って、それら積分器３００、３０６が周波数−位相変換を行う場合には、加算器３０２は、そのパルスストリームの位相を計算する。
【００９５】
加算器３０２の出力は、ステップ型しきい値検出器３０８へ通される。
【００９６】
図９及び図１０のシステムにおける１つの問題点は、積分された結果の少なくともあるものが大きくなり続けてしまうことである。これらの積分器は、最終的には、限界に達してしまうので、このシステムは、それら積分器から既知の量を周期的に減算して、ステップ型しきい値検出器においてそれを考慮に入れなければならい。
【００９７】
図１１に、デジタル離散時間実施を示している。図１０におけるアナログ加算器及び積分器が、このようなアナログ−デジタルシステム変換のために慣用されているように、それぞれ、デジタル加算器及び累算器と、単に置き換えられている。図９に示すシステムにおけるアナログ構成部分を同様に置き換えることにより、代替的デジタル離散時間実施を得ることができることは明らかであろう。
【００９８】
従って、必要とされる搬送波周波数ｃ（ｔ）が第１の累算器３２０へ加えられ、その累算された搬送波周波数信号が加算器３２２の第１の入力に加えられ、一方、入力信号ｘ（ｔ）が第２の累算器３２６へ加えられ、その累算された入力信号がその加算器３２２の第２の入力へ加えられる。
【００９９】
加算器３２２の出力は、パルス時間計算器３２８へ通される。このパルス時間計算器３２８は、十分な精度でパルストリガ時間のための値を計算し、それらをタイマー３３２へ通す。タイマー３３２は、正確な瞬時にパルストリガを生成する。
【０１００】
搬送波の存在は、望まれる信号による周波数成分に加えて、ＰＦＭパルスストリームにその結果生ずるＤＣ成分があることを意味している。多くの適用例（例えば、可動コイル式ラウドスピーカーを駆動するオーディオ増幅器）においては、このＤＣ成分は、負荷へ加えられる前に、除去されねばならない。
【０１０１】
このＤＣ成分を除去するために、電力パルス発生器は、負のＤＣオフセットを有するＰＦＭパルスストリームを出力するように設計することができ、即ち、パルスの間において、負電圧が生成され、パルス中において、正電圧が生成されるように設計される。この負のＤＣオフセットは、搬送波による正のＤＣオフセットを厳密に消去するように配列される。この詳細設計は、当業者には明らかであろう。この時、このような交互極性のパルスストリームが、負荷の一方の端子に加えられ、一方、その他方の端子は、零振幅（「接地」）に保持される。
【０１０２】
代替物として、ブリッジ型出力段を使用することができる。これは、負荷の２つの端子の一方を各々が駆動する２つの出力を有する。１つの形式では、例えば、第１の出力は、既に説明したような電力パルスを加え、第２の出力は、同一であるが反転された振幅を有する電力パルスを加える。これにより、正及び負の差分振幅の両方を負荷端に加えることができることが分かろう。従って、搬送波周波数ｆｃを適当に選択することにより、ＤＣを排除することができる。更に又、この時、この増幅器は、前述のブリッジ型のＢＰＭＦについても既に指摘したように、ブリッジ型設計にて得られるような最大電力出力の利点を得ることができる。
【０１０３】
更に別の代替物として、ＤＣを阻止するための手段、例えば、（増幅器の電子的実施において）増幅器の出力と直列とするキャパシタを使用することができる。しかしながら、実際には、こうするには、大きな値の容量を有し且つ負極性及び正極性の両方の電圧を許容することのできるキャパシタが必要となってくる。
【０１０４】
増幅器からのありうる最も大きい正及び負の出力振幅を許容するためには、搬送波周波数ｆｃは、零と変調器が扱うことのできる最大パルス周波数Ｆmaxとの間の中間近くに設定されねばならず、即ち、ｆｃは、Ｆmax／２にほぼ等しくされねばならない。（例えば、選定されたパルス幅Ｔｗは、１／Ｔｗのパルス周波数の上限を設定する。）こうすると、高い平均スイッチングレートとなってしまい、従って、高いスイッチング損失が生じてしまうことがある。
【０１０５】
このような高いスイッチングレートの問題を克服するため、増幅器の入力でのより小さな信号に対してｆｃのより低い値が使用されるように、ｆｃを動的に適応させる手段を使用することができる。これは、図４のスキーム又はこのスキームの動作に関して既に述べた技法のうちのいずれかを含むことができる。しかしながら、ｆｃが変化すると、それがゆっくりであっても、前述のＤＣ阻止の考え方が複雑となってくる。何故ならば、それは、最早、阻止する必要のあるＤＣでは実際にはなくなってきて、低周波数成分となるからである。この前述したキャパシタベースのスキームを使用することはできるのであるが、その実効周波数遮断により、ｆｃが変化できるレートに付加的な制約が課せられる。別の仕方として、前述した他の方法において対抗ＤＣオフセットを変化させるため動的手段を使用することができる。
【０１０６】
前述したように、図７、図８及び図１１のデジタルシステムにおいて、そのシステムは、ｘ（ｔ）のサンプル周期よりもはるかに高い分解能でもって高精度にパルストリガ時間を計算する必要がある。図５、図６、図９及び図１０のアナログシステムにおいては、パルストリガを計時することは、単に、アナログ位相信号が固定位相しきい値を越えるまでシステムが待つ事である。システムの連続時間特性は、トリガが発生される精度に制限を加えない。しかしながら、デジタルの場合には、位相しきい値が越えられる時間のための高精度及び高正確度のデジタル値を決定することは、相当により難しいことである。
【０１０７】
１つのオプションとして、よく知られた補間技法を使用して、高いサンプルレートで信号を単にアップサンプリングすることがある。この時、システムは、これらの補間されたサンプルの各々を位相しきい値と比較して、そのしきい値が越えられるときに、システムは、その新しいサンプル周期の精度でパルストリガ時間を決定する。しかしながら、このような方法は、大量の計算オーバーヘッド、従って、余分な電力消費を伴うものである。このようなブルートフォース式アップサンプリングは、必要とされない多くの値を計算してしまうものである。何故ならば、しきい値交差点を境界付けるのに必要なのは、２つの補間サンプルだけでよいからである。更に又、低エラー補間のために、最適な技法は、よく知られたシンク関数補間法であるが、これは、出力サンプル毎に多数の乗算オペレーションを必要とし、必要とされる計算を増してしまう。
【０１０８】
本発明の好ましい実施形態では、パルス時間計算器１２８、１３０（図７の実施形態における）、又はパルス時間計算器１４８、１５０（図８の実施形態における）又はパルス時間計算器３２８（図１１の実施形態における）は、高精度且つ高正確度にてパルストリガ時間を計算するように動作し、しかも、今説明したブルートフォース式シンク補間法よりも必要とされる計算量ははるかに少ない。これらは、反復方法を使用するもので、この反復方法は、直線補間により、十分に良好な近似（即ち、それが対応するシンク関数結果に対して許容し得る程度に近いこと）が与えられ、その点で直線補間が行われ、そのアルゴリズムを終了することができると、そのアルゴリズムが判定するまで、シンク補間サンプルを更に続けて「補間する」ように可変数の反復を行うものである。従って、この方法は、シンク関数の高正確度という利点及び直線補間の高精度という利点を享受するものである。その曲線がその局部領域においてどの程度「真っ直ぐ」であるかの尺度として、その曲線の２階微分値が使用され、また、それは、直線補間を適用し終了する時を判断するのに使用される。
【０１０９】
説明をし易くするために、パルストリガのための位相しきい値が零であると仮定して、以下の説明を行う。しかしながら、この方法は、例えば、全ての入力サンプルに一定値を加えることにより、任意の値の位相しきい値について動作するように容易に拡張することができることは理解されよう。
【０１１０】
パルス時間計算器に入る連続するサンプルについて考察する。それらサンプルを順に次のように称することとする。
ｙ−３、ｙ−１、ｙ＋１、ｙ＋３
【０１１１】
先ず、システムは、ｙ−１とｙ＋１との間に零交差があるか、即ち、ｙ−１及びｙ＋１が反対符号であるかをチェックする。もし、そうでない場合には、システムは、そのアルゴリズムを終了し、４つのサンプルの次のセットを処理するため１つのサンプルを移動させる。即ち、ｙ−１がｙ−３となり、ｙ＋１がｙ−１となり、ｙ＋３がｙ＋１となり、そして、次の新しいサンプルがｙ＋３として使用される。
【０１１２】
しかしながら、もし、ｙ−１及びｙ＋１が反対符号である場合には、システムは、３つの１階微分値を次のようにして計算する。
ｙ’-2＝ｙ−１−ｙ−３
ｙ’0＝ｙ＋１−ｙ−１
ｙ’+2＝ｙ＋３−ｙ＋１
【０１１３】
このようなアルゴリズムの本適用においては、実際には、前述の計算を省略することができることに注意されたい。何故ならば、これらの微分値は、図７、図８及び図１１における積分器へ供給される値と等しく、従って、本特定のシステムは、それらの値を代わりに使用することができるからである。それから、このシステムは、２つの２階微分値を次のようにして計算する。
ｙ’’-1＝ｙ’0−ｙ’-2
ｙ’’+1＝ｙ’2−ｙ’0
【０１１４】
もし、これらの値の両者が所定のしきい値ｙthreshより低い場合には、システムは、その曲線が直線補間を使用するに十分に局部的に「真っ直ぐ」であると判断し、そのアルゴリズムを終了する。この場合において、最終動作は、直線補間計算を次のようにして行うことである。
ｔoffset＝−ｙ−１／ｙ’0
ここで、ｔoffsetは、検討している期間の中心（即ち、ｙ−１とｙ＋１との中間点）からのパルストリガ時間をサンプル周期の端数として表したものである。
【０１１５】
さもなければ、即ち、もし、いずれかの２階微分値がｙthreshより低くない場合には、システムは、次のように、そのアルゴリズムを繰り返す準備をする。システムは、ｙ０と称されるｙ−１とｙ＋１との間の中間点での値を補間するためシンク関数補間を適用する。（許容できる結果を得るためには、そのシンク関数補間計算は、典型的には、現在検討している４つのサンプルだけでなくより多くの入力サンプルを必要とし、従って、これら入力サンプルがそのアルゴリズムにて利用できるものとされなければならない。）この時、もし、零交差がｙ０とｙ＋１との間にあると、システムが（例えば、前述したように反対符号であるかについてのテストをすることにより）見出す場合には、このシステムは、ｙ＋２と称されるｙ＋１とｙ＋３との間の中間点での値をシンク関数補間する。もし、そうでない場合には、零交差は、ｙ−１とｙ０との間になければならず、この場合において、システムは、ｙ−２と称されるｙ−１とｙ−３との間の中間点での値をシンク関数補間する。いずれの場合においても、元のサンプル周期の半分の間隔を置いた４つの連続するサンプル（元のサンプルとシンク関数補間されたサンプルとの混合）を取り扱う。その時、これら４つのサンプルは、そのアルゴリズムの新しい繰り返しを開始するのに使用され、即ち、それらは、前述の元のサンプル{ｙ−３、ｙ−１、ｙ＋１、ｙ＋３}の代わりに使用され、そのアルゴリズムが再始動される。
【０１１６】
そのアルゴリズムは、必要に応じて何回でも繰り返すことができることは、理解されよう。しかしながら、そのアルゴリズムが、特定の回数繰り返した後も、それ自身の承諾により終了しない場合には、強制終了させることができる。
【０１１７】
そのアルゴリズムが終了する時、システムがそれらの計算した微分値及びシンク関数補間結果を維持するのが有効である。何故ならば、それらを、次のパルス時間計算に再使用することができ、平均計算負荷を更に節約し、従って、電力消費を節約することができるからである。
【０１１８】
現在検討しているデジタル実施の場合には、タイマー１３２、１３４（図７の実施形態における）又はタイマー１５４、１５６（図８の実施形態における）又はタイマー３３２（図１１の実施形態における）は、最も簡単な場合において、各トリガ事象の間の主デジタルシステムクロックのサイクルの適当な数を計数するデジタルカウンタを単に使用することができる。その主システムクロックは、通常、ｘ（ｔ）のサンプルレートよりも相当に高い周波数で動作している。しかしながら、オーディオの如き、ある適用例では、この主システムクロック周波数は、特に、低システム電力消費とする要求のため、主システムクロックとして選定される周波数を低減する傾向にある場合のように、希望の信号忠実度を達成するに必要とされる計時精度を与えるに十分高くないことがある。
【０１１９】
従って、好ましい実施形態では、タイマー１３２、１３４（図７の実施形態における）又はタイマー１５４、１５６（図８の実施形態における）又はタイマー３３２（図１１の実施形態における）は、次のようなスキームに従って動作する。このスキームによれば、主デジタルシステムクロックから典型的に利用できるよりもはるかに高い計時精度を与えて、これら需要適用例における忠実度要求が満足されるようにする高精度低電力タイマーが準備される。
【０１２０】
従って、主デジタルシステムクロックのサイクル周期よりも高い分解能でもって高精度デジタル時間値を入力として低電力デジタル事象タイマーについて、以下説明する。このタイマーは、現在検討しているＢＰＦＭ変調器にそのまま適用できるものであるが、これは、そのような高精度事象タイマーを必要とする任意のデジタルシステムにおいて適用できるより一般的な方法でもある。例えば、１つの適用例としては、デジタルＰＷＭ変調器又はデジタルＰＷＭ切換え型増幅器に対するものがあり、この場合には、このタイマーは、普通に使用される主デジタルシステムクロックよりも高い精度で基本パルス幅計時を行うことができ、最終出力でのエラーをより低くすることができる。
【０１２１】
図１２は、この好ましい実施形態によるタイマーを示している。この基本的概念は、主システムクロックにより動作するカウンタで事象間の間隔のほとんどを計時して、「粗」計時を行い、この粗計時に対する微調整をなすためより速いクロックにより駆動されるカウンタを使用することにある。このより速いクロックのためのクロック発生器及びそれに関連したカウンタは、必要とされるときにイネーブルされるだけであり、全タイマー回路の平均クロックライン及びデータライントグルレートを最小として、従って、消費電力を最少とすることができる。任意的な校正スキームを用いることにより、高速クロックと主システムクロックとの間の同期の欠如又はドリフトを許容することができる。最後に、非常に高い精度及び低い電力消費を与える高速タイマーについてのスキームが提示される。
【０１２２】
図１２において、外部（ｐ＋ｑ）ビット２進値ｔeventが、入力としてタイマー１６０へ供給される。このタイマーは、又、低速クロックカウンタ１６２への入力として主システムクロックslow_clockを受け取る。
【０１２３】
外部２進値ｔeventの上位ｐビットは、比較器に供給される。この比較器は、低速クロックカウンタ１６２の出力も受け取る。
【０１２４】
比較器１６４が外部２進値ｔeventの上位ｐビットと低速クロックカウンタ１６２の出力との一致を検出する時、バイナリ信号fast_timer_enableが高速タイマー１６６へ送られる。
【０１２５】
高速タイマー１６６は、高速クロック信号を発生する高速クロック発生器１６８を含む。その高速クロック信号は、高速クロックカウンタ１７０へ供給され、その高速クロックカウンタ１７０の出力は、別の比較器１７２の第１の入力へ加えられる。
【０１２６】
外部２進値ｔeventの下位ｑビットは、高速タイマー１６６の同期化器１７６の一部を構成する乗算器１７４へ供給される。高速クロックカウンタ１７０の出力は、同期化器１７６の校正ブロック１７８へも供給される。乗算器１７４の出力は、その別の比較器１７２の第２の入力へ供給される。
【０１２７】
この別の比較器１７２が、高速クロックカウンタ１７０の出力と乗算器１７４の出力との一致を検出する時、バイナリ信号event_triggerがタイマー１６０の出力として与えられる。
【０１２８】
タイマー１６０の使用において、外部２進値ｔeventは、事象トリガが発せられるべき時間を与える。ｔeventの上位ｐビットは、主システムクロックslow_clockの全サイクルの数の形にての時間を与える。説明の便宜上、タイマーに関する限り、これを、時間の整数成分と見なす。同様に、ｔeventの下位ｑビットを、時間の端数成分、即ち、slow_clockの１クロック周期よりも短い部分を表す成分と見なす。ｔeventの下位ｑビットは、上位ｐビットの通常の固定小数点バイナリ拡張を構成し、即ち、それらは、値δを表している。ここで、０≦δ＜１である。図９のスキームにおいて、低速クロックカウンタ１６２は、ｔeventの整数部分のためのタイミングを与え、高速クロックカウンタは、端数部分のためのタイミングを与える。
【０１２９】
低速クロック信号は、連続的に動作するものであると仮定されている。低速クロックカウンタ１６２も又連続的に動作し、カウンタの通常の挙動のように、slow_clockの各サイクルに１だけインクリメントし、その最も高い値に達した後零に戻る。バイナリ信号fast_timer_enableが通常状態である低く保持されている時、高速タイマー回路１６６は、ディセーブルされ、インアクティブ状態に保持される。これは、単に、高速クロック発生器１６８をインアクティブ状態に保持することにより達成することができる。
【０１３０】
低速クロックカウンタ１６２は、整数時間を計数するｐビット２進数ｔintegerを出力する。デジタル比較器１６４は、ｔintegerがｔeventの上位ｐビットにより表される値に等しい時を検出する。もし、それらが等しい場合には、その比較器１６４は、slow_clockの１クロック周期に対してバイナリ信号fast_timer_enableを生ずる。これにより、高速タイマー１６６がイネーブルされる。
【０１３１】
高速タイマー１６６がイネーブルされる時、高速クロック発生器１６８は、高速クロックカウンタ１７０を駆動する高い周波数の矩形波信号fast_clockを生成し始める。このカウンタは、零（例えば、低とされるfast_timer_enableによりリセットされている）から開始され、fast_clockの各サイクル毎に１だけインクリメントされる。しかしながら、このカウンタは、その計数範囲又はラップの終わりに決して達しない。何故ならば、そのビット幅ｒは、それがその間アクティブであるslow_clockの単一サイクル期間内にこのようなことが起きないように選択されているからである。高速クロックカウンタ１７０は、別の比較器１７２へ供給されるｒビット２進数ｔfracを出力する。この別の比較器１７２は、ｔfracが事象トリガを発するための正確な瞬時を示す値ｔevent_fracに達する時を検出し、この点で、この比較器１７２は、そのバイナリ信号event_triggerの移行でもってその事象をシグナリングする。電力を節約するため、高速タイマー回路は、この時、インアクティブ状態へ戻される。
【０１３２】
今概要を説明した方法は、slow_clockの１クロックサイクルまでの間高速タイマー１６６を動作させるということに基づいている。別の仕方として、この方法は、例えば、「ダブルエッジ」トリガカウンタ、即ち、fast_clockの各正のエッジ及び負のエッジ毎に１だけインクリメントするカウンタを使用することにより、slow_clockの半サイクル期間で動作するように、単に変更することができることは理解されよう。しかしながら、この場合には、slow_clockのデューティーサイクルが５０パーセントに近いようにしなければならない。ｔevent_fracの値及びそれのｔeventからの導出方法については、システム構成に依存している。
【０１３３】
最も簡単なシステム構成では、高速クロック発生器１６８は、fast_clockがslow_clockの周波数の２ｑ倍であるように、slow_clockに同期される。この場合において、乗算器１７４及び校正装置１７８を含む同期化器１７６は、省略することができ、ｔevent_fracは、単に、ｔeventの下位ｑビットに等しい。このシステムは、必要に応じて、ｔeventの全分解能で計時することができることは理解されよう。
【０１３４】
第２のシステム構成では、slow_clockとfast_clockとの間に２ｑ周波数倍数の関係は必要とされない。しかしながら、このような構成の場合には、依然として、それら２つのクロックレジメは同期化されており、fast_clockは、slow_clockの周波数のｋｆｓ倍で動作すると仮定している。この場合において、校正装置１７８は、省略できるが、乗算器１７４は、必要に応じて、ｔevent_fracを生ずるように、ｔeventの下位ｑビットに次の定数を乗ずることにより非２乗関係を修正するのに必要とされる。
ｋｆｓ／２ｑ
これらの同期化構成の場合には、高速クロック発生器１６８に適した１つのタイプの回路は、位相固定ループ（ＰＬＬ）であろう。ＰＬＬのように、あるタイプの高速クロック発生器回路は、動作され安定状態に達して高速クロックカウンタ１７０を駆動するのに使用できるようになるまでに、余分な時間を要するものである。このような場合において、高速クロック発生器１７０がslow_clockの１つ以上のサイクルだけ早期に動作されるが、高速クロックカウンタ１７０は、前述したような通常のアクティブサイクルまではインアクティブに保持されるように、構成するのが簡単である。
【０１３５】
第３のシステム構成では、slow_clockとfast_clockとは同期化されず、周波数倍数ｋｆｓにおける低速変動（「ドリフト」）がある。この場合において、動作の開始時にｋｆｓを動的にセットし、ドリフトを考慮してそれを周期的に更新するような、校正スキームを使用することができる。このようなスキームは、次のように動作する。始動時に、fast_timer_enable信号がslow_clock  の１クロックサイクルのために生ぜしめられる。高速クロックカウンタ１７０は、その全サイクルの間動作し、その終わりにて、ｋｆｓの実験上の尺度であるその値が、図１２の校正装置１７８に記憶させられる。この時、その校正装置１７８は、ｔevent_fracの必要とされる値を生ずるため、乗算器１７４へ値ｋｆｓ／２ｑを与える。この校正処理は、ｋｆｓのドリフトを追跡するため、周期的に実施される。この校正サイクル中には、event_triggerは、発生されない（例えば、ｔevent_fracを、生ずることができない高い値にセットすることで）。
【０１３６】
このような非同期化の場合のため、図１３は、高速クロック発生器１６８のための１つの可能な回路配置を示している。詳述すると、この高速クロック発生器１６８は、リング発振器、即ち、リング状に配列された奇数個のインバータ１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ等とその発振を開始させ停止させるためのゲート素子１９２とからなる既知の発振回路の形とされている。図示したゲート素子は、否定的論理積ゲート１９２であり、これは、fast_timer_enable信号を受け取ることにより発振を開始させたり停止させたりするためのゲート及びそのリングにおける１つのインバータの両者として動作するものである。しかしながら、信号反転を十分に考慮に入れて、代わりにゲーティングを行うために、多くの他のタイプの２入力論理ゲートを使用できることに、注意されたい。
【０１３７】
もし、リング発振器におけるインバータの数を（総数が奇数であることを維持して）減少する場合には、発振周波数が増大され、従って、タイマーの精度が増大されることに注意されたい。しかしながら、こうすると、高速クロックカウンタ１７０における電力消費がそれに比例してより高くなってしまい、これは、望ましくないことがある。その上、カウンタが動作する周波数に上限がある。最も高速の可能なリング発振器は、１つのみ反転素子（例えば、図１３における否定的論理積ゲートのみ）を備え、これは、単一反転素子の伝搬時間ｔinvまでの非常に高いタイミング分解能をもたらすことが可能である。しかしながら、その周波数１／ｔinvは、実際のバイナリカウンタが動作するには高過ぎる。リング発振器によって消費される電力は、近似を良好にすると、反転素子の数とは無関係であることに注意されたい。何故ならば、その回路の全トグルレートは、素子の数が幾つであっても、１／ｔinvのままであるからである。
【０１３８】
図１４は、図１２に示した実施形態における高速タイマー１６６の代替実施形態を例示している。この高速タイマー１９６においては、図１３におけるように、fast_timer_enable信号が、インバータ２００ａ、２００ｂ、２００ｃ、２００ｄ等から形成されるリング発振器の部分を形成する否定的論理積ゲート１９８に加えられる。Fast_clock信号が、否定的論理積ゲート１９８の出力に与えられ、カウンタ２０２に加えられ、カウンタ２０２の出力は、比較器２０４に加えられる。
【０１３９】
外部２進値ｔeventの下位ｑビットは、高速タイマー１９６における同期化器２０８の部分を形成する乗算器２０６へ供給される。カウンタ２０２の出力は、同期化器２０８における校正ブロック２１０にも供給される。乗算器２０６の出力は、ｒビット２進数であり、その上位（ｒ−ｓ）ビットが比較器２０４の第２の入力へ加えられる。
【０１４０】
否定的論理積ゲート１９８の出力及びインバータ２００ａ、２００ｂ、２００ｃ、２００ｄ等の出力は、マルチプレクサ２１２のそれぞれの入力へ加えられ、このマルチプレクサ２１２は、乗算器２０６の出力の下位ｓビットを選択入力として受け取ってもいる。乗算器２０６の出力の最下位ビット及びマルチプレクサ２１２の出力は、排他的論理和ゲート２１４へ加えられる。
【０１４１】
fast_clock信号、及び比較器２０４及び排他的論理和ゲート２１４の出力は、トリガ合成装置２１６へ加えられ、このトリガ合成装置２１６は、出力event_trigger信号を与えることができる。
【０１４２】
図１４の高速タイマー１９６について、説明を容易とするため、カウンタ２０２が「ダブルエッジ」トリガされると仮定し、即ち、fast_clockの各正及び負のエッジ毎に１だけインクリメントされると仮定して、以下説明する。リング発振器は、任意の奇数個の反転素子１９８、２００ａ、２００ｂ、２００ｃ、２００ｄ等を有することができるのであるが、それが２ｓ＋１個の素子を有すると仮定して説明する。ここで、ｓは、整数である。反転素子の数が多ければ多いほど、カウンタはより低速にてクロックされるようになり、従って、全タイマー回路により消費される電力はより低くなる。このことは、回路の電力消費対物理的サイズに関する選択を行うための手段となる。反転素子の数は、ｔinvであるタイマーの分解能に影響を与えない。
【０１４３】
図１４において、校正装置２１０、乗算器２０６、カウンタ２０２及び比較器２０４は、図１２の高速タイマー１６６におけるそれぞれ対応するものと、本質的には、同じように動作するものであり、違いは、ｔevent_fracの上位ｒ−ｓビットのみが比較器２０４により使用されるということにある。回路のこの部分は、ｔinv.(２ｓ＋１)の粒度で計時を行い、カウンタがｔevent_fracの上位ｒ−ｓビットの値に達した時、信号coarse_triggerを生ずる。
【０１４４】
ｔevent_fracの下位ｓビットは、マルチプレクサ２１２の選択入力へ供給され、これは任意的なものであるが、図示されるように、ｔevent_fracの最下位ビットは、排他的論理和ゲート２１４にも供給することができる。マルチプレクサ２１２の目的は、ｔinvの粒度で計時されたfast_clockの最後の遷移の後の適当に遅延された遷移を観測するように、リング発振器のインバータチェーンにおける信号点を「タップオフ」することである。マルチプレクサの入力は、マルチプレクサの選択入力の同じ値に対応して、図１４に示すように、０から２ｓ−１まで列挙される。
【０１４５】
排他的論理和ゲート２１４の目的は、インバータチェーンに沿って移動する出力の交互の反転を補償することである。従って、fast_clockの立上りエッジは、常に、排他的論理和ゲート２１４の出力fine_triggerの適当に遅延された立上りエッジと対応し、同様に、fast_clockの立下りエッジは、常に、fine_triggerの適当に遅延された立下りエッジに対応する。別の仕方として、排他的論理和ゲート２１４は、省略し、後段のトリガ合成装置２１６に機能的に等価なものとして含ませることができる。
【０１４６】
図１４におけるトリガ合成装置２１６の目的は、coarse_trigger信号とfine_trigger信号とを合成して、正確な瞬時にevent_triggerの単一遷移として最終合成トリガを出力することである。このトリガ合成装置２１６は、又、必要に応じて実際の回路伝搬遅延を考慮に入れなければならい。
【０１４７】
より詳述すると、トリガ合成装置２１６は、３つの事象、即ち、（１）coarse_triggerの立上りエッジ、（２）fast_clockの後続エッジ、（３）fine_triggerの後続エッジが続いて観測されたときに、event_triggerの遷移を出力する。このような挙動を実現できる多くの特定の回路がある。特定の実施形態については、ここでは示さないが、適当な回路ソルーションについては、当業者には明らかであろう。ステップ（２）は、カウンタ及び比較器の伝搬遅延と、現在の半サイクルにおいて関連するfine_triggerエッジを見逃したかもしれないことがあるという事実と、のために必要とされている。ステップ（２）及びステップ（３）のタイミングを取り扱うには注意が必要とされ、トリガ合成装置２１６は、fine_triggerのエッジを遅過ぎも早過ぎもせずに検出するように用意しなければならないが、これは、単に、回路遅延のための工学的技術の問題であり、当業者には明らかな仕方で行うことができることである。
【０１４８】
今提示しているスキームにおいては、リング発振器に２ｓ＋１個のインバータ遅延素子があることにより、使用できるトリガ時間に「ギャップ」があるが、マルチプレクサは、それらのうちの２ｓ個のインバータ遅延素子のみにしかアクセスしないということに注意されたい。この問題は、許容できるか（ｓが増大するにつれてそのエラーは小さくなる）、又は、この問題は、インバータ出力とマルチプレクサ２１２との間に、各連続して番号付けされたマルチプレクサ入力の順に増大していくような適当な遅延を加えることにより完全に修正することができる。例えば、各インバータ出力とマルチプレクサ２１２の対応する入力との間にバッファを加えることができる。この時、各バッファの遅延は、例えば、その出力に適当な容量を負荷することにより、必要に応じて設定することができる。
【０１４９】
別の仕方として、このギャップ問題は、２ｓ個のマルチプレクサ入力を駆動するため、リング発振器自体のインバータでなく、２ｓ個のインバータの別のチェーンを使用することにより、修正することができる。この時、このチェーンにおけるインバータは、各々が、計時ギャップ問題を解決するよう、リング発振器におけるインバータよりも（２Ｓ＋１）／２Ｓだけ僅かにより長い遅延を有するように構成される。この場合にも、インバータ遅延は、例えば、適当な容量負荷により設定することができる。
【０１５０】
前述したように、これまでに説明したシステムは、ダブルエッジクロッキングスキームを使用している。しかしながら、単一エッジクロッキングを使用するようにシステムを変更することができる。この場合において、この問題を次のように取り扱う必要がある。カウンタの各インクリメント毎にリング発振器を巡って、１つでなく、２つの遷移が伝搬し、即ち、fast_clockの各立上りエッジ毎に１つの「正」遷移がそのリングを巡り、その各立下りエッジ毎に１つの「負」遷移がそのリングを巡るようにする必要がある。従って、カウンタの各周期毎に、リング発振器内に考慮するべき２倍多くの遷移があり、従って、第１の変更は、fast_clockを生成する回路へ、ｓでなく、ｓ＋１ビットを供給することである。ここで、余分のビットを取り扱うように回路を変更するための２つの方法を提示する。第１の方法は、マルチプレクサへの切換え入力の数を２ｓから２ｓ＋１へと倍とし、選択入力にｔevent_fracの下位ｓ＋１ビットを供給し、前述したような適当なタイミングにて２ｓ＋１個のインバータの別のチェーンでそれら切換え入力を駆動するようにすることである。第２の方法は、マルチプレクサは変更せずに、同じ２ｓ個の入力が図１４に示すようにリング発振器インバータにより依然として駆動され、その選択入力がｔevent_fracの下位ｓビットにより依然として駆動されるようにするが、トリガ合成装置２１６を変更して、そのトリガ合成装置が、次の３つの事象、即ち、coarse_triggerの立上りエッジ、fast_clockの後続の立上りエッジ（アクティブクロックエッジが立上りエッジであると仮定して）、（３）ｔevent_fracのビットｓ（０から数えて）がそれぞれ０又は１であるかに依存してfine_triggerの立上りエッジ又は立下りエッジを待つようにすることである。
【０１５１】
説明の便宜上、図１４のスキームは、リング発振器に２ｓ＋１個のインバータを必要とするものとして提示されている。しかしながら、もし、ｔevent_fracの下位ｓビット（又は単一エッジクロッキングの場合にはｓ＋１ビット）が、図１２の換算乗算器と同じようにして、先ず、ある定数で乗算される場合には、任意の奇数個の反転素子を使用することができる。
【０１５２】
他の可能な変更も直ぐに明らかとなろう。例えば、粗計時分解能とする場合には、マルチプレクサに対するタップを１つ置きに省略することができる。同様に、ここに提示したいずれのスキームにおけるカウンタは、カウントアップするのでなく、カウントダウンするものでも、同じ効果を達成することができる。単純な計数シーケンス以外の種々なものを使用することができ、例えば、直線フィードバックシフトレジスタ（ＬＦＳＲ）の基づくシーケンス、ガロアフィールド又はグレイコードのようなものを使用することができる。これらの変更のどれもここで提示した本質的な概念を変えるものではないことは理解されよう。
【０１５３】
図１４のスキームは、図１２の高速タイマーのために可能な方法として提示されているのであるが、このスキームは、このような高精度事象タイマーを必要とする任意のデジタルシステムに適用するに適した独立高精度タイマーとしてそれだけで使用することができるものでもある。従って、前述した変調器の場合には、計時されるべき事象は、図７及び図８のシステムにより出力される正パルス及び負パルス開始トリガ及び図１１のシステムにより出力されるパルス開始トリガである。更に又、もし、後のパルス発生器がそのアクティブパルス幅を独立して計時することができない場合には、その時には、そのタイマーが、パルス停止瞬時を計時することもできる。しかしながら、このタイマーは、汎用事象タイマーとして使用することができ、その時には、その事象は、バイナリ信号によりトリガされる任意の事象であることができる。
【０１５４】
前述した変調器においては、パルス時間計算器（図７、図８及び図１１参照）は、slow_clock信号以外の計時領域に関してパルストリガ時間を計算することができる。例えば、前述したパルス時間計算器１２８、１３０、１４８、１５０、３２８は、ｘ（ｔ）のサンプル周期に対してパルストリガ時間を計算する。これらのトリガ時間値をslow_clockの周期へ変換するため、このシステムは、単に、それら値に、slow_clock周波数とｘ（ｔ）サンプルクロック周波数との比を乗ずるだけでよいことが理解されよう。
【産業上の利用可能性】
【０１５５】
かくして、バイポーラパルス周波数変調器のための一般的スキームが記述されている。この変調器は、電力パルス形成のための準共振変換器に使用するのに特に適しているのであるが、任意の希望の形式の電力パルス発生器を有するスイッチング増幅器に使用することができる。しかしながら、この変調器は、非ＱＲＣ電力段を含むこともできる。
【０１５６】
同様に、本発明の好ましい実施形態は、スイッチング増幅器に使用するための変調器であり、パルス時間計算器及び事象タイマーを含むものであるが、これらパルス時間計算器及び事象タイマーは、他のタイプの変調器、又は切換え型増幅器、又は実際に全く関連のない適用例においても使用できるものである。
【符号の説明】
【０１５７】
５・・・増幅器配置、１０・・・コントローラ、２０・・・電力パルス発生器、３０・・・ローパスフィルタ、４０・・・第１の正のＰＦＭパルスストリーム、４２ａ・・・パルス、４２ｂ・・・パルス、４２ｃ・・・パルス、４２ｄ・・・パルス、４４・・・第２の負のＰＦＭパルスストリーム、４６ａ・・・パルス、４６ｂ・・・パルス、４６ｃ・・・パルス、４８・・・複合パルスストリーム、６０・・・遅延装置、６２・・・振幅測定ブロック、６４・・・周波数測定ブロック、６６・・・搬送波周波数計算装置、６８・・・ローパスフィルタ、８０・・・加算器、８２・・・減算器、８４・・・第１の積分器、８６・・・第２の積分器、８８・・・第１のステップ型しきい値検出器（ＳＴＤ）、９０・・・第２のステップ型しきい値検出器（ＳＴＤ）、１００・・・第１の積分器、１０２・・・加算器、１０４・・・減算器、１０６・・・第２の積分器、１０８・・・第１のステップ型しきい値検出器（ＳＴＤ）、１１０・・・第２のステップ型しきい値検出器（ＳＴＤ）、１２０・・・第１の累算器、１２２・・・加算器、１２４・・・減算器、１２６・・・第２の累算器、１２８・・・第１のパルス時間計算器、１３０・・・第２のパルス時間計算器、１３２・・・タイマー、１３４・・・タイマー、１４０・・・第１の累算器、１４２・・・加算器、１４４・・・減算器、１４６・・・第２の累算器、１４８・・・パルス時間計算器、１５０・・・パルス時間計算器、１５２・・・パルス重なり回避ブロック、１５４・・・タイマー、１５６・・・タイマー、１６０・・・タイマー、１６２・・・低速クロックカウンタ、１６４・・・比較器、１６６・・・高速タイマー、１６８・・・高速クロック発生器、１７０・・・高速クロックカウンタ、１７２・・・比較器、１７４・・・乗算器、１７６・・・同期化器、１７８・・・校正ブロック、１９０ａ・・・インバータ、１９０ｂ・・・インバータ、１９０ｃ・・・インバータ、１９０ｄ・・・インバータ、１９２・・・ゲート素子、１９６・・・否定的論理積ゲート、２００ａ・・・インバータ、２００ｂ・・・インバータ、２００ｃ・・・インバータ、２００ｄ・・・インバータ、２０２・・・カウンタ、２０４・・・比較器、２０６・・・乗算器、２０８・・・同期化器、２１０・・・校正ブロック、２１２・・・マルチプレクサ、２１４・・・排他的論理和ゲート、２１６・・・トリガ合成装置、２８０・・・加算器、２８４・・・積分器、２８８・・・ステップ型しきい値検出器、３００・・・積分器、３０２・・・加算器、３０６・・・第２の積分器、３０８・・・ステップ型しきい値検出器、３２０・・・第１の累算器、３２２・・・加算器、３２６・・・第２の累算器、３２８・・・パルス時間計算器、３３２・・・タイマー
【図１】
2010503302.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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