(57)【要約】積層された半導体デバイス、半導体アセンブリ、積層された半導体デバイスを製造する方法、半導体アセンブリを製造する方法。半導体アセンブリ（１００）の一実施形態は、一時的なキャリア（１３０）へと取外し可能なように接着された活性化面、裏面および、活性化面における複数の第一のダイを有する薄層化された半導体ウェーハ（１１０）を含む。個々の第一のダイは、集積回路、集積回路へと電気的に接続された第一のスルーダイ相互接続（１２５）、およびウェーハの裏面において露出された相互接続接点（１２６）を有する。アセンブリは、対応する第一のダイの裏面へと接着された前面を有する複数の分離された第二のダイをさらに含み、個々の第二のダイは、集積回路、集積回路および裏面における接点（１４８）へと電気的に接続されたスルーダイ相互接続（１４７）を有する。個々の第二のダイは約１００ミクロンより小さい厚さを有する。
2010530138.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の半導体アセンブリを製造するための方法であって、
半導体ウェーハを一時的なキャリアへとマウントするステップであって、前記ウェーハは、前記ウェーハ上のダイパターンに配置された複数の第一のダイを有する、ステップと、
前記ウェーハを薄層化するステップと、
複数の単一化された第二のダイを、対応する複数の第一のダイへと接着するステップであって、前記複数の第二のダイは、前記ダイパターンに配置され、かつ、複数の間隙によってお互いに間隔をあけて配置される、ステップと、
前記複数の第二のダイ間の前記複数の間隙内にカプセル化材料を配置するステップと、
前記複数の第二のダイを前記複数の第一のダイへと接着した後に、前記複数の第二のダイを薄層化するステップと、
を含む、
ことを特徴とする方法。
【請求項２】
前記複数の第二のダイを薄層化するステップは、前記複数の第二のダイの裏面を研削するステップを含む、
ことを特徴とする請求項１に記載の方法。
【請求項３】
前記複数の間隙内の前記カプセル化材料を通して切断するステップと、第一のダイと対応する第二のダイを有する積層された複数のマイクロエレクトロニクスデバイスを単一化するために前記ウェーハを切断するステップとを、さらに含む、
ことを特徴とする請求項１に記載の方法。
【請求項４】
個々の複数の第一および第二のダイは、集積回路および前記集積回路へと電気的に結合された端子を含み、
前記一時的なキャリアへと前記ウェーハをマウントするステップの前に、前記方法は、前記端子と電気的に接触する前記複数の個々の第一のダイのうちの少なくとも一部内に相互接続を形成するステップを含み、
前記ウェーハを薄層化するステップは、複数の外部接点を画定する前記ウェーハの裏面における複数の第一のダイ相互接続を同時に露出するステップを含み、
前記複数の第二のダイを前記複数の第一のダイへと接着するステップは、前記ウェーハの前記裏面における対応する複数の外部接点へと、前記複数の第二のダイの複数の前面端子を電気的に結合するステップをさらに含む、
ことを特徴とする請求項１に記載の方法。
【請求項５】
前記複数の第二のダイを、対応する複数の第一のダイへと接着するステップの前に、前記方法は、既知の良品の複数の第一のダイ、既知の良品の複数の第二のダイ、既知の不良品の複数の第一のダイ、および既知の不良品の複数の第二のダイを決定するために、個々の複数の第一のダイおよび個々の複数の第二のダイを試験するステップをさらに含み、
前記複数の第二のダイを対応する複数の第一のダイへと接着するステップは、複数の既知の良品の積層されたデバイスと、複数の既知の不良品の積層されたデバイスを形成するために、既知の良品の複数の第二のダイを既知の良品の複数の第一のダイへと接着するステップと、既知の不良品の複数の第二のダイを既知の不良品の複数の第一のダイへと接着するステップとを含む、
ことを特徴とする請求項１に記載の方法。
【請求項６】
複数の第三のダイが複数の間隙によってお互いに間隔をあけて配置されるように、単一化された前記複数の第三のダイを対応する複数の第二のダイへと接着するステップと、
前記複数の第三のダイ間の前記複数の間隙内にさらなるカプセル化材料を配置するステップと、
前記複数の第三のダイ間の前記複数の間隙内に前記カプセル化材料を配置した後、前記複数の第三のダイの裏面から材料を除去するステップと、
をさらに含む、
ことを特徴とする請求項１に記載の方法。
【請求項７】
前記複数の第二のダイが前記複数の第一のダイへと接着されるとき、前記個々の複数の第二のダイは、処理厚さを有し、前記複数の第二のダイを薄層化するステップは、前記複数の第二のダイの前記厚さを、約２０−１５０ミクロンへと減少させるステップを含む、
ことを特徴とする請求項１に記載の方法。
【請求項８】
前記複数の第二のダイが前記複数の第一のダイへと接着されるとき、前記個々の複数の第二のダイは、処理厚さを有し、前記複数の第二のダイを薄層化するステップは、前記複数の第二のダイの前記厚さを、１００ミクロンよりも小さく減少させるステップを含む、
ことを特徴とする請求項１に記載の方法。
【請求項９】
前記ウェーハは、薄層化の前に約７００−１０００ミクロンの初期厚さを有し、前記ウェーハを薄層化するステップは、前記厚さを約５０ミクロンよりも小さく減少させるステップを含み、前記複数の第二のダイが前記複数の第一のダイへと接着されるとき、前記個々の複数の第二のダイは、１５０ミクロンよりも大きい処理厚さを有し、前記複数の第二のダイを薄層化するステップは、前記複数の第二のダイの前記厚さを、約２０−１５０ミクロンへと減少させるステップを含む、
ことを特徴とする請求項１に記載の方法。
【請求項１０】
複数の半導体ワークピースを製造するための方法であって、
ウェーハの前面と前記ウェーハの裏面間の前記半導体ウェーハの初期厚さを減少させるステップであって、前記ウェーハは複数の第一のダイと複数の第一の相互接続とを有する、ステップと、
複数の積層されたマイクロエレクトロニクスデバイスを形成するために、複数の分離された第二のダイを対応する複数の第一のダイへと、積層された構造でマウントするステップであって、個々の複数の第二のダイは、前記第二のダイの前面上の複数の端子へと接続され、かつ、前記複数の第二の相互接続が、前記第一の面とは逆の前記第二のダイの第二の面上に露出されないように、中間レベルへと伸長する複数の第二の相互接続を有する、ステップと、
前記複数の積層されたデバイスを、少なくとも部分的にカプセル化するステップと、
前記複数の第二のダイを薄層化するステップと、前記複数の積層されたデバイスを少なくとも部分的にカプセル化した後、前記第二の面上に前記複数の第二の相互接続を露出するステップと、
を含む、
ことを特徴とする方法。
【請求項１１】
前記半導体ウェーハの前記初期厚さを減少させるステップは、前記前面と前記裏面間の前記初期厚さを、約１００ミクロンよりも小さく減少させるステップを含み、前記複数の第二のダイを薄層化するステップは、前記第一および第二の面間の第二のダイの厚さを約３００ミクロンよりも小さく減少させるステップを含む、
ことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記複数の第二のダイを対応する複数の第一のダイへとマウントするステップの前に、前記方法は、既知の良品の複数の第一のダイ、既知の良品の複数の第二のダイ、既知の不良品の複数の第一のダイ、および既知の不良品の複数の第二のダイを決定するために、個々の複数の第一のダイおよび個々の複数の第二のダイを試験するステップをさらに含み、
前記複数の第二のダイを対応する複数の第一のダイへとマウントするステップは、複数の既知の良品の積層されたデバイスと既知の不良品の積層されたデバイスを形成するために、既知の良品の複数の第二のダイを、積層された構造で配置された既知の良品の複数の第一のダイへとマウントするステップと、既知の不良品の複数の第二のダイを、積層された構造で配置された既知の不良品の複数の第一のダイへとマウントするステップとを含む、
ことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記複数の第二のダイを薄層化するステップは、約３００ミクロンよりも小さい、前記第一および第二の面間の厚さへと、前記複数の第二のダイを同時に薄層化するステップを含む、
ことを特徴とする請求項１０に記載の方法。
【請求項１４】
前記複数の積層されたデバイスをカプセル化するステップの前に、前記方法は、前記複数の第二のダイと前記ウェーハ間にアンダーフィル材料を供給するステップをさらに含み、
前記複数の第二のダイを薄層化するステップは、積層された構造で、前記複数の第二のダイの前記複数の第二の面を研削するステップを含む、
ことを特徴とする請求項１０に記載の方法。
【請求項１５】
前記半導体ウェーハの前記初期厚さは、約５００−１０００ミクロンであり、前記第二のダイは、前記マウントする段階後で前記薄層化段階の前には、約５００−１０００ミクロンの厚さを有する、
ことを特徴とする請求項１１に記載の方法。
【請求項１６】
複数の半導体アセンブリを製造するための方法であって、
複数の前面、前記複数の前面とは逆の複数の裏面、およびダイパターンに配置された前記複数の前面におけるダイのアレイを有する第一および第二の半導体ウェーハを形成するステップであって、前記複数の個々のダイは、集積回路および前記集積回路へと電気的に結合された端子を含む、ステップと、
前記第一および第二の複数のウェーハ上の前記複数のダイ端子と電気的に接触する、複数の相互接続を形成するステップと、
前記第一のウェーハの前記前面へとキャリア基板を接着するステップと、
露出された複数の相互接続スタッドを有する薄層化されたベースウェーハを形成するため、前記第一のウェーハの前記裏面を処理するステップと、
単一化された複数の第二のダイを形成するために、前記第二のウェーハを分割するステップと、
前記ダイパターンに積層された複数の半導体デバイスのアレイを形成するため、単一化された複数の第二のダイと前記複数の第一のダイを装着するステップであって、前記複数の第二のダイの前記前面上の前記複数の端子は、前記複数の第一のダイの前記対応する複数の相互接続スタッドと電気的に結合される、ステップと、
前記積層された複数のデバイスを少なくとも部分的にカプセル化するステップと、
前記積層された複数のデバイスをカプセル化した後に、前記複数の第二のダイの前記裏面を研削するステップと、
を含む、
ことを特徴とする方法。
【請求項１７】
前記複数の第一のダイを、前記複数の第二のダイと装着するステップの前に、前記方法は、既知の良品の第一の複数のダイ、既知の良品の第二の複数のダイ、既知の不良品の第一の複数のダイ、既知の不良品の第二の複数のダイを決定するために、個々の複数の第一のダイおよび個々の複数の第二のダイを試験するステップをさらに含み、
前記複数の第一のダイを複数の第二のダイと装着するステップは、複数の既知の良品の積層されたデバイスと、複数の既知の不良品の積層されたデバイスを形成するために、既知の良品の複数の第二のダイを、積層された構造で配置される、既知の良品の第一の複数のダイへと接着するステップと、既知の不良品の第二の複数のダイを、積層された構造で配置される、既知の不良品の第一の複数のダイへと接着するステップとを含む、
ことを特徴とする請求項１６に記載の方法。
【請求項１８】
半導体アセンブリであって、
活性化面、前記活性化面とは逆の裏面、および前記活性化面におけるダイパターンに配置された複数の第一のダイを有する薄層化された半導体ウェーハであって、個々の複数の第一のダイは、集積回路および、前記集積回路へと電気的に結合された複数の第一のスルーダイ相互接続を有し、前記複数の第一のスルーダイ相互接続は、前記ウェーハの前記裏面において露出された複数の相互接続接点を有する、半導体ウェーハと、
前記薄層化された半導体ウェーハに対して前記ダイパターンに配置され、お互いに間隔をあけて配置された複数の分離された第二のダイと、を含み、
個々の複数の第二のダイは、第二の活性化面、第二の裏面、第二の集積回路および、前記第二の集積回路へと前記第二の活性化面上で電気的に結合された第二の端子を有し、前記個々の複数の第二のダイは、約１５０ミクロンよりも小さい厚さを有する、
ことを特徴とするアセンブリ。
【請求項１９】
前記複数の第一および第二のダイ間に堆積されたアンダーフィルをさらに含む、
ことを特徴とする請求項１８に記載のアセンブリ。
【請求項２０】
前記複数の第二のダイの前記厚さは、前記薄層化された半導体ウェーハにわたって実質的に均一である、
ことを特徴とする請求項１８に記載のアセンブリ。
【請求項２１】
前記薄層化された半導体ウェーハは、約１００ミクロンよりも小さい厚さを有する、
ことを特徴とする請求項１８に記載のアセンブリ。
【請求項２２】
前記薄層化された半導体ウェーハは、約５０ミクロンよりも小さいウェーハ厚さを有し、前記第二のダイの前記厚さは約５０ミクロンよりも小さい、
ことを特徴とする請求項１８に記載のアセンブリ。
【請求項２３】
前記薄層化された半導体ウェーハに対して前記ダイパターンに配置され、お互いに間隔をあけて配置された複数の分離された第三のダイをさらに含み、個々の複数の第三のダイは、第三の活性化面、第三の裏面、第三の集積回路、前記第三の集積回路へと前記第三の活性化面上で電気的に結合された第三の端子を有し、前記第三のダイは、約１００ミクロンよりも小さい厚さを有する、
ことを特徴とする請求項１８に記載のアセンブリ。
【請求項２４】
中間積層された半導体アセンブリであって、
活性化面、ダイパターンに配置された複数の第一のダイ、前記活性化面から前記ウェーハの裏面へと伸長する複数の第一のスルーダイ相互接続を有する薄層化された半導体ウェーハと、
対応する複数の第一のダイへとマウントされた複数の単一化された第二のダイであって、前記個々の複数の第二のダイは、複数の間隙によってお互いに間隔をあけて配置され、前記複数の第二のダイは、第一の面、処理厚さの分だけ、前記第一の面から間隔をあけて配置された第二の面、および第二の複数の相互接続が前記複数の第二のダイの前記第二の面上に露出されないように、前記第二のダイ内に中間深度まで前記第一の面から伸長する前記第二の相互接続とを有する、第二のダイと、
前記複数の間隙内のカプセル化材と、を含む、
ことを特徴とするアセンブリ。
【請求項２５】
前記個々の複数の第二のダイは、約３００ミクロンよりも大きい処理厚さを有する、
ことを特徴とする請求項２４に記載のアセンブリ。
【請求項２６】
前記薄層化された半導体ウェーハは、約５０ミクロンよりも小さい最終的な厚さを有する、
ことを特徴とする請求項２４に記載のアセンブリ。
【請求項２７】
半導体アセンブリであって、
複数の既知の良品の第一のダイと、複数の既知の不良品の第一のダイを含むウェーハと、
対応する既知の良品の複数の第一のダイへと接着された、複数の分離された既知の良品の第二のダイと、対応する既知の不良品の複数の第一のダイへと接着された、複数の分離された既知の不良品の第二のダイと、
複数の間隙内のカプセル化材料と、
を含み、
前記第二の複数のダイは、前記複数の間隙によってお互いに間隔をあけて配置される、
ことを特徴とする半導体アセンブリ。
【請求項２８】
前記ウェーハは、約１００ミクロンよりも小さい厚さを有する、
ことを特徴とする請求項２７に記載のアセンブリ。
【請求項２９】
前記分離された複数の第二のダイは、約１００ミクロンよりも小さい厚さを有する、
ことを特徴とする請求項２７に記載のアセンブリ。
【請求項３０】
既知の良品の複数の第一のダイは、第一の端子およびスルーダイ相互接続へと電気的に結合された第一の集積回路を個々に含み、既知の良品の複数の第二のダイは、第二の集積回路および前記対応するスルーダイ相互接続の相互接続接触点へと電気的に結合された第二の端子を個々に含む、
ことを特徴とする請求項２７に記載のアセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された半導体デバイスおよび積層された半導体デバイスを製造するための方法に関する。
【背景技術】
【０００２】
パッケージされた半導体デバイスは、携帯電話、ポケットベル、携帯情報端末、コンピュータ、および他の多種の電子消費者製品、もしくは電子工業製品において使用される。マイクロエレクトロニクス製造業者は、より小さいサイズで、さらに高性能なデバイスを開発している。現在の設計基準を満たすために、半導体コンポーネントは、プリント基板上の縮小された“フットプリント” （すなわち、プリント基板上にデバイスが占める高さおよび表面面積）内に、高密度の入力／出力端子のアレイを次第に有するようになっている。
【０００３】
半導体デバイスは、典型的には、多数のダイ（すなわちチップ）を同時に処理する方法を使用する半導体ウェーハもしくは他のタイプのワークピース上に作製される。マイクロエレクトロニクスデバイスは、一般的には、高密度の非常に小さなコンポーネントを有する集積回路を含むダイを有する。ダイは、典型的には、集積回路とやり取りする供給電圧、信号などを伝送するためのボンドパッドもしくは他の外部電子端子のアレイを含む。ボンドパッドは、通常非常に小さく、ボンドパッド間に微細なピッチを有する高密度アレイ内に集められる。
【０００４】
任意のフットプリント内のマイクロエレクトロニクスデバイスの密度を増加させるための一技術は、あるマイクロエレクトロニクスダイを別のダイの上部に積層することである。上側のダイのボンドパッドが下側ダイの裏面接点へと電気的に結合されうるように、基板を介する相互接続は、例えば、下側ダイの裏面における接点と、下側ダイの前面におけるボンドパッドとを電気的に接続しうる。このようなダイを積層するための既存の処理は、（１）ダイの裏面上の相互接続接点を露出するために、（２）ダイの厚さを減少させるために、ウェーハの裏面から材料を除去することによって第一のウェーハ、および第二のウェーハを薄層化することを含む。第二のウェーハは、一般的には、少なくとも３００ミクロンへと薄層化される。薄層化した後、第二のウェーハは、単一化（すなわち切断）され、第二のウェーハから分離されたダイは、第一のウェーハ上のダイ上に積層される。カプセル化材は続いて、個々の第二のダイ間に配置され、第一のウェーハおよびカプセル化材は切断されて、積層デバイスを分離する。
【図面の簡単な説明】
【０００５】
【図１】図１は、本発明の一実施形態に係る、積層された半導体デバイスを概略的に示す断面図である。
【図２Ａ】図２Ａは、半導体アセンブリの製造方法の段階を概略的に示す断面図である。
【図２Ｂ】図２Ｂは、半導体アセンブリの製造方法の段階を概略的に示す断面図である。
【図２Ｃ】図２Ｃは、半導体アセンブリの製造方法の段階を概略的に示す断面図である。
【図２Ｄ】図２Ｄは、半導体アセンブリの製造方法の段階を概略的に示す断面図である。
【図２Ｅ】図２Ｅは、半導体アセンブリの製造方法の段階を概略的に示す断面図である。
【図２Ｆ】図２Ｆは、半導体アセンブリの製造方法の段階を概略的に示す断面図である。
【図３】図３は、３つの積層されたマイクロエレクトロニクスダイを示す、図２Ｆに示されるような積層されたデバイスの一部の断面図である。
【図４】図４は、積層されたダイ半導体アセンブリの製造方法を示すフローチャートである。
【図５】図５は、積層されたダイ半導体アセンブリの別の製造方法を示すフローチャートである。
【図６】図６は、積層された半導体デバイスを包含するシステムの概略図である。
【発明を実施するための形態】
【０００６】
本開示の幾つかの実施形態の詳細が、半導体アセンブリ、積層された半導体デバイス、半導体アセンブリの製造方法、および積層された半導体デバイスの形成方法に関して、以下に記述される。デバイスは、マイクロエレクトロニクスデバイス、マイクロ機械デバイス、データ記憶素子、光学、読み出し／書き込みコンポーネント、および他の機構がその上および／もしくはその中に作製される基板を含みうる半導体ウェーハ上に製造される。例えば、ＳＲＡＭ、ＤＲＡＭ（例えば、ＤＤＲ／ＳＤＲＡＭ）、フラッシュメモリ（例えば、ＮＡＮＤ／メモリ）、プロセッサ、イメージャ、および他の種のデバイスは、半導体ウェーハ上に構成されうる。多くの実施形態が、以下に半導体ウェーハに関して記述されているが、他のタイプの基板（例えば、誘電性もしくは導電性基板）上に製造された他のタイプのデバイスは、本発明の範囲内でありうる。さらには、本発明の幾つかの他の実施形態は、この節で以下に記述されるものとは異なる構成、コンポーネント、もしくは手順を有しうる。したがって、当業者には、本発明の他の実施形態は、追加の構成要素を有してもよいし、または、さらに多くの実施形態が、図１−図６に関連して以下に示され記述される機構および構成要素のうちの幾つかを有しなくてもよいことを理解されたい。
【０００７】
図１は、半導体アセンブリ１００を概略的に示す断面図である。本実施形態においては、半導体アセンブリ１００は、複数の第一のマイクロエレクトロニクスダイ１２０（参照番号１２０ａおよび１２０ｂによって各々同定される）を有する半導体ウェーハ１１０、ウェーハ１１０の活性化面１１２へと取外し可能なように接着された一時的キャリア１３０、および複数の単一化された第二のマイクロエレクトロニクスダイ１４０（参照番号１４０ａおよび１４０ｂによって各々同定される）を含む。個々の第二のダイ１４０ａおよび１４０ｂは、各々、第一のダイ１２０ａおよび１２０ｂの配置に対応するダイパターンの、ウェーハ１１０の裏面１１４へと接着される。積層された第一／第二のダイ１２０ａ／１４０ａおよび１２０ｂ／１４０ｂは、各々積層されたマイクロエレクトロニクスデバイス１５０ａおよび１５０ｂを形成する。粘着性フィルム、エポキシ、テープ、ペーストもしくは処理中に定位置にあるウェーハ１１０を保護する他の適切な材料などの、粘着性層１３２を使用して、一時的なキャリア１３０（例えばキャリア基板）へと、ウェーハ１１０は、取り外し可能なように接着されうる。粘着性層１３２は、単一化に続くウェーハ１１０からの、および／もしくは積層されたマイクロエレクトロニクスデバイス１５０からのキャリア１３０の除去のための、適切な取外し特性を有するべきである。
【０００８】
アセンブリ１００の示される実施形態においては、第一のダイ１２０は、ウェーハ１１０の活性化面１１２に存在する。個々の第一のダイ１２０は、（概略的に示される）第一の集積回路１２２と、第一の集積回路１２２へと電気的に結合された複数の第一の端子１２４（例えばボンドパッド）とを含み、ウェーハ１１０の活性化面１１２において露出される。示される特定の実施形態においては、第一の端子１２４は、粘着性層１３２と接触している。しかしながら、他の配置においては、個々の第一のダイ１２０は、第一の端子１２４と粘着性層１３２とを媒介する再分配構造を含みうる。個々の第一のダイ１２０は、対応する第一の裏面接点１２６へと第一の端子１２４を電気的に結合する、第一のスルーダイ相互接続１２５をさらに含む。例えば、複数の第一のダイ１２０は、第一の端子１２４の少なくとも一部と一直線上に、ウェーハ基板１１０の最終的な厚さＴ１を通して伸長する、第一のビア１２７を有しうる。第一のビア１２７は、その後、銅などの導電性材料で少なくとも部分的に満たされ、第一のスルーダイ相互接続１２５を形成する。したがって、第一の相互接続１２５は、第一の端子１２４と第一の接点１２６間の電気信号および電力を伝送しうる。幾つかの実施形態においては、第一のダイ１２０は、ウェーハ１１０の活性化面１１２へと一時的なキャリア１３０を接着する前に、個々に試験されうる。試験から、複数の既知の良品の第一のダイ１２０ａと複数の既知の不良品の第一のダイ１２０ｂが決定され、参照のために標識されうる。
【０００９】
図１に示される実施形態においては、ウェーハ１１０は、裏面研削、化学機械平坦化、研磨などの適切な処理ステップを介して、最終的な厚さＴ１まで薄層化されうる。ウェーハ１１０の裏面１１４から材料を除去するステップは、第一の裏面接点１２６を露出し、エッチングもしくは他のさらなる処理は、露出された接点１２６がウェーハ１１０の裏面１１４を超えて突出するように、ウェーハ１１０の裏面１１４からさらに材料を除去しうる。幾つかの実施形態においては、ウェーハ１１０を薄層化するステップは、結果として約１００ミクロンよりも小さい最終的なウェーハ厚さＴ１をもたらしうる。他の実施形態においては、ウェーハ厚さＴ１は、約５０ミクロンよりも小さく、さらに他の実施形態においては、ウェーハ１１０は、約２０から１５０ミクロンの厚さＴ１を有しうる。
【００１０】
図１に示される特定の実施形態においては、第二のダイ１４０は第一のダイ１２０と同一でありうるか、または、第二のダイ１４０は、第一のダイ１２０とは異なりうる。個々の第二のダイ１４０は、第二の活性化面１４２、第二の裏面１４４、第二の集積回路１４５、および、第二の集積回路１４５へと電気的に結合される、第二の活性化面１４２における第二の端子１４６を含みうる。分離された第二のダイ１４０は、第二の活性化面１４２における第二の端子１４６から、第二の裏面１４４における第二の裏面接点１４８へと、第二のビア１４９を介して伸長する、複数の第二のスルーダイ相互接続１４７をさらに含みうる。
【００１１】
複数の第二のダイ１４０は、最終的なダイの厚さＴ２を有しうる。示されるように、個々の第二のダイ１４０の最終的なダイの厚さＴ２は、均一である。さらには、第二のスルーダイ相互接続１４７の導電性材料は、厚さＴ２を超えて伸長し、第二のダイ１４０の第二の裏面１４４において、スタッド（鋲）型の第二の接点１４８を提供する。第二のダイの厚さＴ２は、約１００ミクロンより小さくなりうる。しかしながら、他の実施形態においては、最終的な第二のダイの厚さＴ２は、約５０ミクロンより小さくなりうる。さらに他の実施形態においては、複数の第二のダイ１４０は、約２０から１５０ミクロンの最終的な厚さＴ２を有しうる。
【００１２】
第二の端子１４６がウェーハ１１０の裏面１１４において第一の端子１２６へと電気的に結合されるように、第二のダイ１４０は、対応する第一のダイ１２０へと接着される。第二のダイ１４０をマウントする前に、アルミニウムを伴うニッケルなどの、可鍛性金属が、アンダーバンプ冶金（ＵＢＭ）処理を通してメッキされ、第二のダイ１４０の第二の活性化面１４２において、メッキされたパッド１５２を形成する。ＵＢＭアルミニウムメッキパッド１５２は、銅および使用される他の導電性材料と適切な電気的接続を形成し、第一および第二のスルーダイ相互接続１２５、１４７を形成する。ＵＢＭメッキパッド１５２は、スタッド型の第一の接点１２６と組み合わせられて、ウェーハ１１０の裏面１１４から、分離される高さの分だけ間隔をあけて第二のダイ１４０を配置する。アンダーフィル材料１５４は、ウェーハ１１０の裏面１１４と、複数の積層された第二のダイ１４０との間に配置され、分離された空間を満たし、積層された第二のダイ１４０のための支持を提供する。
【００１３】
第二のダイ１４０を第一のダイ１２０上に積層する前に、第二のダイ１４０は、個々に試験もされて、既知の良品の第二のダイ１４０ａと既知の不良品の第二のダイ１４０ｂを決定する。図１に示されるように、既知の良品の第二のダイ１４０ａは、対応する既知の良品の第一のダイ１２０ａへとマウントされ、複数の既知の良品の積層されたデバイス１５０ａを形成する。同様に、既知の不良品の第二のダイ１４０ｂは、対応する既知の不良品の第一のダイ１２０ｂへとマウントされ、既知の不良品の積層されたデバイス１５０ｂを形成する。
【００１４】
単一化された第二のダイ１４０は、お互いに間隔をあけて配置されて、複数の間隙１５６を生成する。示される実施形他においては、カプセル化材料１５８（例えばエポキシ）は、第二のダイ１４０間の間隙１５６内に配置される。個々の積層されたマイクロエレクトロニクスデバイス１５０は、介在する間隙１５６内のカプセル化材料１５８を通って、かつ、直線Ａ−Ａに沿ってウェーハ１１０を通って切断されることによってお互いに分離されうる。単一化の後、既知の不良品の積層されたデバイス１５０ｂは廃棄されうる。
【００１５】
図１に示される積層されたデバイス１５０の実施形態は、個々の積層されたダイ１２０および１４０両方の薄層化された最終的な厚さＴ１およびＴ２によって可能になった、極薄の外形を有する。前述されたように、半導体製造業者には、半導体コンポーネントの“フットプリント”および高さを縮小させるという傾向が絶えず存在する。従来のデバイスにおいては、裏面研削、および他の薄層化技術中に構造的支持を提供するための一時的なキャリアを使用して、第一のダイおよび第二のダイ両方が、ウェーハレベルにおける最終的な厚さにまで十分に薄層化される。従来のデバイスにおいては、十分に薄層化された第二のダイは、適宜単一化され、その最終的な厚さにおいて、対応する第一のダイ上に積層される。本発明者は、薄層化された個々の第二のダイは、脆弱で破壊されやすいため、薄層化および単一化後の第二のダイの扱いは、難易度が高いことを認識している。したがって、従来の第二もしくは上部のダイは、３００ミクロンよりも小さい最終的な厚さまで薄層化されない。この問題点の発見および従来技術の限界に従って、本発明者は、実質的に３００ミクロン厚よりも小さい上部ダイを有する、積層されたダイアセンブリ１００を形成するための新規のプロセスを開発した。
【００１６】
図２Ａ−図２Ｆは、半導体アセンブリ１００を製造するための方法の特定の実施形態の段階を示す。図２Ａは、本方法の、ウェーハ１１０の前面１１２が、粘着性層１３２によって一時的なキャリア１３０へと取外し可能なように接着される段階を示す。この段階においては、ウェーハ１１０は、前面１１２と裏面１１４との間に初期厚さＴｉを有する。ウェーハ１１０の初期厚さＴｉは、約５００から１０００ミクロン（例えばあらゆる薄層化前の完全な厚さ）でありうる。他の実施形態においては、ウェーハ１１０は、キャリア基板１３０へと接着される前に、部分的に薄層化されてもよい（例えば、Ｔｉは約３００から７００ミクロン）。スルーダイ相互接続１２５のための導電性材料は、処理のこの段階においては、中間深度Ｄ１でウェーハ１１０の基板内に埋め込まれうる。
【００１７】
図２Ｂは、ウェーハ１１０が初期厚さＴｉから所望の厚さＴ１へと薄層化された後の段階を示す。例えば、材料は、一時的なキャリア１３０およびウェーハ１１０が研削機械内にマウントされる、適切な裏面研削処理を使用して、ウェーハ１１０の裏面１１４から除去されうる。図２Ｂに示される実施形態においては、材料は、ウェーハ１１０の裏面１１４から少なくとも中間深度Ｄ１まで除去され、スルーダイ相互接続１２５の第一の裏面接点１２６を露出する。図１に関連して上述されたように、厚さＴ１は、約１５０ミクロン、１００ミクロンもしくは約５０ミクロンよりも小さくなりうる。例えば、厚さＴ１は、約２０−１５０ミクロンでありうる。エッチングなどのさらなる処理は、第一の接点１２６が、基板表面を超えて突出し、隆起したスタッド形状を有するように、ウェーハ１１０の裏面１１４からさらに材料を除去しうる。幾つかの実施形態においては、第一の接点１２６は、ウェーハ１１０の裏面１１４の表面を超えて、５から１０ミクロン突出しうる。
【００１８】
続いて図２Ｃに関連して、複数の単一化された第二のダイ１４０は、ウェーハ１１０の裏面１１４上に積層され、第二のダイ１４０が、第一のダイ１２０のダイパターンに配置されるように、介在する間隙１５６によってお互いに間隔をあけて配置される。この段階においては、個々の第二のダイ１４０は、第一の面１４２（例えば、図１の第二の活性化面１４２）と、第一の面１４２とは逆の第二の面１４４（例えば、図１の第二の裏面１４４）間に処理厚さＴｈを有する。第二のダイ１４０は、ウェーハ１１０へと接着されるときに完全な厚さでありうる。しかしながら、幾つかの配置においては、第二のダイ１４０は、ウェーハ１１０へ接着されるときに部分的に薄層化されうる。例えば、処理厚さＴｈは、約３００ミクロンよりも大きくなりうる。他の実施形態においては、処理厚さＴｈは、約５００から１０００ミクロンでありうる。第二のダイ１４０の処理厚さＴｈは、一般的には、以下のようになりうる。つまり、第二のダイ１４０が第一のダイ１２０上に積層されるときに第二の面１４４上に露出されないような中間深度Ｄ２に、第二のスルーダイ相互接続１４７の第二の接点１４８が配置される。
【００１９】
第二のダイ１４０は、対応する第一の端子１２６と接触する重ね合わせメッキパッド１５２と第二の端子１４６を配置することによって、かつ、第二のダイ１４０を対応する第一のダイ１２０へと電気的に、かつ、物理的に結合するリフロー処理、もしくは他の熱的加熱処理を使用して、対応する第一のダイ１２０へと接着されうる。前述されたように、第二のダイ１４０は、個々に試験され、既知の良品の第二のダイ１４０ａが既知の良品の第一のダイ１２０ａへと接着されて既知の良品の積層されたデバイス１５０ａを形成し、かつ、既知の不良品の第二のダイ１４０ｂが既知の不良品の第一のダイ１２０ｂへと接着されて既知の不良品の積層されたデバイス１５０ｂを形成することを確認する。
【００２０】
図２Ｄは、本方法の、アンダーフィル材料１５４が薄層化されたウェーハ１１０と複数の積層された第二のダイ１４０間に施行された、次の段階を示す。続いて、図２Ｅに関連して、カプセル化材料１５８は積層された第二のダイ１４０間の間隙１５６内に堆積され、積層されたマイクロエレクトロニクスデバイス１５０を少なくとも部分的にカプセル化する。カプセル化材料１５８は、針状ディスペンサー、ステンシリング、モールディング、小滴型ディスペンシング処理、もしくは他の適切な技術を使用して、間隙１５６内に堆積されうる。カプセル化材料１５８は、一般的には重合体もしくは、積層されたデバイス１５０を保護する他の適切な材料である。カプセル化材料１５８が一般的には、第二のダイ１４０の第二の面１４４と同一平面もしくはその下になる程度まで、カプセル化材料１５８は、間隙１５６を満たしうる。しかしながら、カプセル化材料１５８が、その後の裏面研削／薄層化処理を妨げない範囲で、カプセル化材料１５８の上表面は、第二の面１４４上へと突出しうる。
【００２１】
図２Ｆは、本方法の、第二のダイ１４０が処理厚さＴｈから所望の厚さＴ２まで薄層化された後の段階を示す。半導体アセンブリ１００は研削機械内にマウントされ、同時に第二のダイ１４０の第二の面１４４は、裏面研削、化学機械平坦化、もしくは他の適切な処理を使用して、所望の厚さＴ２まで薄層化されうる。したがって、第二のダイ１４０は、それらが第一のダイ１２０へとマウントされた後に薄層化される。裏面研削処理を介して、第二のダイ１４０の第二の面１４４から材料を除去するステップは、複数の第二のダイ１４０にわたって均一な厚さＴ２を生じさせ、アンダーフィル１５４およびカプセル化材料１５８は、積層された第一および第二のダイ１２０、１４０を支持し、研削処理中の下向きの力から保護しうる。
【００２２】
示されるように、第二のダイ１４０は、少なくとも深度Ｄ２まで薄層化され、第二のスルーダイ相互接続１４７の第二の接点１４８を露出する。図１に関連して上述されたように、厚さＴ２は、約１５０ミクロン、１００ミクロンよりも小さくなりうる。または、幾つかの実施形態においては、約５０ミクロンよりも小さい。例えば、厚さＴ２は、約２０から１５０ミクロンでありうる。
【００２３】
半導体アセンブリ１００を形成した後、一時的なキャリア１３０は、ウェーハ１１０の活性化面１１２から除去され、積層されたマイクロエレクトロニクスデバイス１５０は、カプセル化材料１５８を通って、および直線Ａ−Ａに沿ってウェーハ１１０を通って切断することによって、お互いに分離されうる。または、一時的なキャリア１３０は、積層されたデバイス１５０の分離に続いて、直線Ａ−Ａに沿って切断され、積層されたデバイス１５０から除去されることもありうる。さらには、既知の不良品の積層されたデバイス１５０ｂは、分離処理に続いて廃棄されうる。
【００２４】
（示されていない）さらなる複数のダイが第二のダイ１４０上にマウントされ、上述されたような同時の薄層化処理が後に続くように、第二の接点１４８も、さらに積層されたダイのための電気的接続を提供しうる。例えば、図３は、第二のダイ１４０の第二の面１４４へと接着された第三のダイ３０２を備える（図２Ｆにおいて破線で示される）半導体アセンブリ１００の一部を示す。図３は、メッキパッド１５２へと接着された第一の接点１２６へとウェーハ１１０を介して伸長する、第一のスルーダイ相互接続１２５の拡張部分を示す。電力および信号は、続いて、第二の端子１４６および第二のスルーダイ相互接続１４７を介して、第二の接点１４８へと伝送されうる。第二の接点１４８は、続いて、第三の端子３０６および第三のスルーダイ相互接続３０８へと電気的に接続された、第二のメッキパッド３０４へと接着されうる。
【００２５】
示される実施形態においては、第三のスルーダイ相互接続３０８は、第三のダイ３０２の前面３１０から、第三のダイ３０２の裏面３１２へと伸長し、第三のダイ３０２の裏面３１２上の第三の接点３１４に達する。さらなるアンダーフィル材料３１６は、第二のダイ１４０および第三のダイ３０２間に分散されうる。さらには、第三のダイ３０２が第二のダイ１４０へと接着された後、第三のダイ３０２は、裏面研削処理を通して、所望の厚さＴ３まで薄層化されうる（図示されていない）初期厚さを有しうる。一実施形態においては、所望の厚さＴ３は、約１５０ミクロン、１００ミクロン、もしくは５０ミクロンよりも小さい。したがって、厚さＴ３は、約２０から１５０ミクロンでありうる。
【００２６】
図４は、積層された半導体アセンブリを製造するための方法４００の一実施形態のフローチャートである。方法４００は、半導体ウェーハを一時的なキャリアへとマウントするステップ（ブロック４１０）を含みうる。ウェーハは、ウェーハ上のダイパターンに配置された複数の第一のダイを有しうる。方法４００は、ウェーハを薄層化するステップ（ブロック４２０）をさらに含みうる。さらには、方法４００は、複数の単一化された第二のダイを、対応する第一のダイへと接着するステップを含み、第二のダイは、ダイパターンに配置され、間隙によってお互いに間隔をあけて配置される（ブロック４３０）。第二のダイを第一のダイへと接着した後、方法４００は、第二のダイ間の間隙内にカプセル化材料を配置するステップ（ブロック４４０）と、第二のダイを薄層化するステップ（ブロック４５０）とをさらに含みうる。
【００２７】
図５は、積層された半導体アセンブリを製造するための方法５００の別の実施形態のフローチャートである。方法５００は、既知の良品の第一のダイと既知の不良品の第一のダイを決定するために、複数の第一のダイを試験するステップ（ブロック５１０）を含みうる。方法５００は、既知の良品の第二のダイと既知の不良品の第二のダイを決定するために、複数の第二のダイを試験するステップ（ブロック５２０）をも含みうる。さらには、方法５００は、複数の良品の積層されたデバイスを形成するために、既知の良品の第二のダイを既知の良品の第一のダイへと接着するステップ（ブロック５３０）を含みうる。さらには、方法５００は、複数の不良品の積層されたデバイスを形成するために、既知の不良品の第二のダイを既知の不良品の第一のダイへと接着するステップ（ブロック５４０）を含みうる。
【００２８】
積層された第一および第二のダイ１２０、１４０の示される実施形態は、従来のダイ積層技術を使用して製造されるデバイスよりも、非常に大幅に薄層化されうる。例えば、第二のダイ１４０を第一のダイ１２０へと積層することによって、第二のダイ１４０は破壊されることなく処理されるほど十分な厚さを有し、その後引き続いて第二のダイ１４０を薄層化するが、第一のダイ１２０および第二のダイ１４０の両方が、最終的なデバイスにおいては、３００ミクロンよりも小さく薄層化されうる（例えば２０−１５０ミクロン）。さらには、幾つかの配置においては、ダイの幾つかの層は、頑強な厚さで追加され、その後薄層化されうる。積層されたダイは極度に薄層であるために、ダイの幾つかの層（例えば３、４、５層など）は積層されて、薄型パッケージにおいては、多層に積層されたマイクロエレクトロニクスデバイスを形成する。
【００２９】
第一のダイ１２０および第二のダイ１４０の各々は、ダイを積層する前に試験もされうる。全ての欠陥積層デバイス１５０ｂが廃棄されうるように、欠陥のダイ（既知の不良品のダイ）は、検出されて一緒に積層される。同様に、単一化された既知の不良品の第二のダイ１４０ｂを、既知の不良品の第一のダイ１２０ｂ上に積層することによって、第二の既知の不良品のダイ１４０ｂは、研磨もしくは研削パッドを支持し、第二のダイ１４０を第一のダイ１２０上に積層した後のウェーハレベルでの薄層化を可能にする。良品の積層されたデバイス１５０ａのスループットは、したがって、増加する。なぜなら、個々の既知の良品のダイは、他の既知の良品のダイのみを装着するからである。
【００３０】
マイクロエレクトロニクスデバイス１５０の示される実施形態は、種々の適切なアンダーフィル材料１５４を含む、製造プロセス間に使用されうる、種々のマウンティングパラメータをも可能にする。第一の接点１２６とメッキパッド１５２との間の電気的接続は、前もって薄層化された第二のダイの積層から形成された接続と比較して、高められうる。例えば、処理厚さＴｈが大きいため、第二のダイ１４０は極めて強固で、厚みのある第二のダイ１４０を、対応する第一のダイ１２０へとマウントするときの、大きな下向きの力に耐えうる。さらには、第二のダイ１４０の薄層化の際に及ぼされる下向きの力は、第一のダイ１２０に反する方向に第二のダイ１４０を押圧もする。大きな下向きの力は、より良い接続を生成し、望ましくない接続不良を回避する。
【００３１】
図６は、図１−図５に関連して上述されたような、積層された半導体デバイスを含むシステム６００を示す。さらに詳細には、図１−図５に関連して上述されたような積層された半導体デバイスは、多種多様な、より大きいおよび／もしくはより複雑なあらゆるシステムへと組み入れられる可能性があり、システム６００は、そのようなシステムの単なる代表的なサンプルにすぎない。システム６００は、プロセッサ６０１、メモリ６０２（例えば、ＳＲＡＭ、ＤＲＡＭ、フラッシュ、もしくは他のメモリデバイス）、入力／出力デバイス６０３、ならびに／またはサブシステムおよび他のコンポーネント６０４を含みうる。積層された半導体デバイスは、図６内に示されるいずれのコンポーネントに含まれてもよい。結果として生じるシステム６００は、種々のコンピューティング、プロセッシング、ストレージ、センシング、イメージングおよび／もしくは他の機能のうちのいずれをも実施しうる。したがって、システム６００は、コンピュータ、および／もしくは他のデータプロセッサ（例えば、デスクトップコンピュータ、ラップトップコンピュータ、インターネット装置、携帯用デバイス、マルチプロセッサシステム、プロセッサに基づく、もしくはプログラマブルコンシューマー電子機器、ネットワークコンピュータ、および／もしくはミニコンピュータ）でありうるが、そのいずれにも限定はされない。これらのシステムに適切な携帯用デバイスは、パームタイプコンピュータ、ウェアラブルコンピュータ、携帯電話、携帯情報端末などを含みうる。システム６００は、さらに、カメラ、光もしくは他の放射センサ、サーバ、および関連付けられたサーバサブシステム、および／もしくはあらゆるディスプレイデバイスでありうる。このようなシステムにおいては、個々のダイは、ＣＭＯＳイメージャなどのイメージアレイを含みうる。システム６００のコンポーネントは、単一のユニットに格納されてもよく、または、複数の相互接続されたユニットにわたって（例えば、通信ネットワークを介して）分配されてもよい。システム６００のコンポーネントは、したがって、ローカルの、および／もしくはリモートメモリストレージデバイス、ならびに、種々のあらゆるコンピュータで読み出し可能なメディアを含みうる。
【００３２】
本明細書においては、本発明の特定の実施形態が例示の目的のために説明されてきたが、本発明の趣旨および範囲から逸脱することなく、種々の改変がなされてもよいことを前述のことから、理解されたい。例えば、前述の実施形態のうちのいずれの特定の要素も、他の実施形態における要素と結合されうるか、またはそれらによって置換されうる。したがって、本発明は、付随する請求項以外では限定されることはない。
【図１】
2010530138.tif 000003
【図２Ａ】
2010530138.tif 000004
【図２Ｂ】
2010530138.tif 000005
【図２Ｃ】
2010530138.tif 000006
【図２Ｄ】
2010530138.tif 000007
【図２Ｅ】
2010530138.tif 000008
【図２Ｆ】
2010530138.tif 000009
【図３】
2010530138.tif 000010
【図４】
2010530138.tif 000011
【図５】
2010530138.tif 000012
【図６】
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【国際調査報告】
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