(57)【要約】信号処理システムには、デューティサイクル変調器を備えたアナログ・デジタルのデルタシグマ変調器、およびデルタシグマ変調器のメインループフィードバック経路内の有限インパルス応答（ＦＩＲ）フィルターが含まれる。デューティサイクル変調器およびＦＩＲフィルターにより、メインループフィードバック経路内での高性能フィルタリングが提供できる。デューティサイクル変調器およびＦＩＲフィルターに起因するメインループの不安定性を防止するために、デルタシグマ変調器には安定器ループも含まれる。メインループおよび安定器ループの伝達関数が組み合わさり、アナログ・デジタルのデルタシグマ変調器の安定した動作を提供するためのアナログ・デジタルのデルタシグマ変調器用のターゲット伝達関数が達成される。少なくとも１つの実施例において、安定器ループには、メインループフィルターの積分回路に出力データを直接供給する安定器経路が含まれる。
2010526496.tif 000002
【特許請求の範囲】
【請求項１】
アナログ・デジタル変換器で構成され、そのアナログ・デジタル変換器が以下で構成される信号処理システム：
伝達関数ＨＭＡＩＮを持つメインループフィルターで、そのメインループフィルターは以下で構成される：
入力信号を受信するための信号入力、
量子化器、
量子化器に接続された第一のデジタル・アナログ変換器で、その第一のデジタル・アナログ変換器がデューティサイクル変調器から成るもの、
第一のデジタル・アナログ変換器に接続された有限インパルス応答フィルター、
信号入力、有限インパルス応答フィルターの出力、また量子化器の入力に接続された、第一の積分回路、
第一の積分回路および量子化器の間に接続された第二の積分回路、および
伝達関数ＨＳＴを持つ安定器ループで、ここでその安定器ループには、安定器経路が含まれ、またその安定器経路には、（ｉ）量子化器の出力に接続された入力および（ｉｉ）第二の積分回路の入力に直接接続された出力が含まれる。
ここで、アナログ・デジタル変換器のターゲット伝達関数はＨＴであり、また伝達関数ＨＴは、ＨＭＡＩＮおよびＨＳＴの組み合わせで構成される。
【請求項２】
ＨＭＡＩＮおよびＨＳＴの組み合わせがＨＭＡＩＮ  ＋  ＨＳＴで構成される請求項１の信号処理システム。
【請求項３】
請求項１の信号処理システムで：
そのメインループフィルターがさらに有限インパルス応答フィルターに接続された第二のデジタル・アナログ変換器で構成され、かつ
その安定器経路が以下で構成される：
安定器経路の入力に接続された第三のデジタル・アナログ変換器、および
第二のデジタル・アナログ変換器および第二の積分回路の入力に接続された電荷移動素子。
【請求項４】
電荷移動素子が少なくとも１つのコンデンサから構成される、請求項３の信号処理システム。
【請求項５】
第二のデジタル・アナログ変換器および第三のデジタル・アナログ変換器が単一のデジタル・アナログ変換器であり、その単一のデジタル・アナログ変換器により、メインループフィルター用の第一のデジタル・アナログ出力信号、および安定器経路用の別個の第二のデジタル・アナログ出力信号で構成される、請求項３の信号処理システム。
【請求項６】
第一および第二のデジタル・アナログ変換器が電流デジタル・アナログ変換器である、請求項３の信号処理システム。
【請求項７】
デューティサイクル変調器がパルス幅変調器から構成される、請求項１の信号処理システム。
【請求項８】
ターゲット伝達関数ＨＴに、雑音伝達関数および信号伝達関数が含まれ、およびその雑音伝達関数（ＮＴＦ）が次の一般的形態を持つ、請求項１の信号処理システム：
【化１】
2010526496.tif 000019
【請求項９】
入力信号が音声信号から構成される、請求項１の信号処理システム。
【請求項１０】
デルタシグマ変調器およびフィルターが、メモリ内に保存された符号を用いて実施され、またプロセッサにより実行可能な、請求項１の信号処理システム。
【請求項１１】
ターゲット伝達関数ＨＴを持つアナログ・デジタル変換器で構成され、そのアナログ・デジタル変換器が以下で構成される信号処理システム：
以下から構成されるデルタシグマ変調器：
量子化器出力データを生成するための量子化器、
伝達関数ＨＭＡＩＮに従い、入力データおよび量子化フィードバックデータを処理するためのメインループフィルターで、そのメインループフィルターが以下のコンポーネントで構成されるもの：
入力データの受信、
（ｉ）パルス幅変調出力データを生成するためのパルス幅変調、および（ｉｉ）パルス幅変調出力データの有限インパルス応答フィルタリングを使用した、量子化器出力データからの量子化フィードバックデータの生成、
入力信号を量子化フィードバックデータと組み合わせることによる入力＿フィードバック信号の生成、および
少なくとも１つの積分回路を使用した入力＿フィードバック信号の処理、
量子化器に接続された積分回路、および
伝達関数ＨＳＴを持つ安定器ループで、その安定器ループに量子化器出力データを処理するための積分回路に接続された安定器経路が含まれ、またその安定器経路が以下のためのコンポーネントで構成される：
安定器経路出力データを生成するための量子化器出力データの受信、および
安定器経路出力データの積分回路への直接的な供給、
ターゲット伝達関数ＨＴは、伝達関数ＨＭＡＩＮおよびＨＳＴの組み合わせから構成される。
【請求項１２】
伝達関数ＨＭＡＩＮおよびＨＳＴの組み合わせがＨＭＡＩＮ  ＋  ＨＳＴで構成される、請求項１１の信号処理システム。
【請求項１３】
安定器経路が以下のためのコンポーネントで構成される、請求項１１の信号処理システム：
メインループフィルターの雑音伝達関数において高い周波数利得を提供する少なくとも１つの電荷移動素子を使用した、量子化器出力データのデジタルデータからアナログデータへの変換。
【請求項１４】
電荷移動素子が少なくとも１つのコンデンサから構成される、請求項１３の信号処理システム。
【請求項１５】
ターゲット伝達関数ＨＴに、雑音伝達関数および信号伝達関数が含まれ、またその雑音伝達関数（ＮＴＦ）に次の一般形態がある、請求項１１の信号処理システム：
【化２】
2010526496.tif 000020
【請求項１６】
入力信号を量子化フィードバックデータと組み合わせて、入力＿フィードバック信号を生成するコンポーネントが、量子化フィードバックデータと入力＿フィードバック信号の間の差異を決定するためのコンポーネントから構成される、請求項１１の信号処理システム。
【請求項１７】
アナログ入力信号をデジタル出力信号に変換するための方法で、その方法が以下から構成されるもの：
ターゲット伝達関数ＨＴを持つデルタシグマ変調器を使用したアナログ入力信号のデジタル出力信号への変換で、そのデルタシグマ変調器には伝達関数ＨＭＡＩＮを持つメインループと、伝達関数ＨＳＴを持つ安定器ループが含まれ、またそのターゲット伝達関数ＨＴが、伝達関数ＨＭＡＩＮおよびＨＳＴの組み合わせから構成され、ここでアナログ入力信号の変換が以下から構成されるもの：
デルタシグマ変調器のメインループを使用したアナログ入力信号からの第一の信号の決定で、ここでメインループには、（ｉ）第一の有限インパルス応答フィルターに結合されたデューティサイクル変調器から構成される量子化器のフィードバック経路、および（ｉｉ）積分回路から構成される信号経路が含まれる、
デルタシグマ変調器の安定器ループを使用した安定器信号の決定で、ここで安定器ループには、デルタシグマ変調器の量子化器をはさんで結合された安定器経路が含まれ、また安定器経路には、デジタル・アナログ変換器およびメインループの積分回路に直接接続された出力が含まれる、
第一の信号および安定器信号からの量子化器入力信号の生成、および
量子化器入力信号の量子化。
【請求項１８】
伝達関数ＨＭＡＩＮおよびＨＳＴの組み合わせがＨＭＡＩＮ  ＋  ＨＳＴから構成される、請求項１７の方法。
【請求項１９】
アナログ信号をデジタル信号に変換する方法で、その方法が以下から構成されるもの：
入力信号の受信、
ターゲット伝達関数ＨＴに従い、デルタシグマ変調を用いた入力信号の処理で、そのターゲット伝達関数ＨＴが、メインループ伝達関数ＨＭＡＩＮおよび安定器ループ伝達関数ＨＳＴの関数であり、ここでデルタシグマ変調を用いてターゲット伝達関数ＨＴに従う入力信号の処理がさらに以下で構成されるもの：
デルタシグマ変調器のメインループにおいて：
量子化器出力データからの量子化フィードバックデータの生成、ここで量子化器出力データからの量子化フィードバックデータの生成は、以下で構成される：
量子化器出力データを変調してパルス幅変調出力データを生成するデューティサイクル、および
パルス幅変調出力データの有限インパルス応答フィルターによるフィルタリング、
入力信号を量子化フィードバックデータと組み合わせることによる入力＿フィードバック信号の生成、および
少なくとも１つの積分回路を使用した入力＿フィードバック信号の処理によるメインループ出力信号の生成、
デルタシグマ変調器の安定器ループにおいて：
デジタル・アナログ変換器を使用した量子化器出力データの処理による安定器経路出力信号の生成、および
メインループの積分回路への直接的な安定器経路出力信号の供給、および
メインループ出力信号と安定器経路出力信号を組み合わせたメインループ＿安定器信号の生成、および
メインループ＿安定器信号を使用した量子化出力信号の生成。
【請求項２０】
メインループ出力信号および安定器フィードバック信号の組み合わせが、メインループ出力信号および安定器フィードバック信号の加算から構成される、請求項１９の方法。
【請求項２１】
デジタル・アナログ変換器を用いて安定器フィードバック信号を生成するための量子化器出力データの処理が以下から構成される、請求項１９の方法：
量子化器出力データのデジタルデータからアナログデータへの変換、および
安定器フィードバック信号としてのアナログデータのメインループの積分回路への直接的な供給。
【請求項２２】
入力データが音声信号で構成される請求項１９の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
背景技術
発明の分野
本発明は、一般に情報処理の分野に関連し、またより具体的には、ループフィルター接続の積分回路への直接出力を持つ内部安定器経路を使用したアナログからデジタルへの変換器のデルタシグマ変調器を安定化するためのシステムおよび方法に関連する。
【背景技術】
【０００２】
関連技術の説明
数多くの電子システムで、アナログ信号、デジタル信号、またはアナログ信号とデジタル信号の混合を処理するための信号処理技術が採用されている。音声アプリケーションでは、アナログからデジタルへの変換プロセスには、信号のオーバーサンプリング、信号の量子化に伴う雑音の整形のためのデルタシグマ変調器を用いた信号の変調、およびデジタルフィルターによるデルタシグマ変調器出力のフィルタリングが関与することがよくある。フィルタリングされた出力信号は、デジタルデータとして保存される、送信される、またはその後にスピーカーなどの負荷の駆動に適したアナログ信号を生成するために使用されるなど、さまざまな方法で使用されてきた。
【０００３】
デルタシグマ変調器は、入力信号を受取り、その信号を入力信号に比例した時間に対して平均した振幅を持つ一連の低分解能パルスに変換する。変調された出力信号を生成する過程において、デルタシグマ変調器により、変調された入力信号に量子化雑音が持ち込まれることになる。ところが、量子化雑音は、好都合にも、関心の周波数コンポーネントが存在する音声ベースバンドの外側、すなわち約０  Ｈｚから約２０〜２５  ｋＨｚまでの間に存在する。こうして、音声関係では、「帯域内」は、０  Ｈｚから約２０〜２５  ｋＨｚまでの周波数を意味し、帯域外周波数は最大帯域内周波数を超える周波数を意味する。また一般に、「デルタシグマ変調器」は、「シグマデルタ変調器」、「デルタシグマコンバーター」、「シグマデルタコンバーター」、「データコンバーター」、「雑音整形器」といったその他の置換え可能な用語のほか、これらの用語の全面的および部分的な組み合わせも含めた使用を意味する。
【０００４】
図１は、入力信号Ｖｉｎをデジタル出力信号Ｄに変換するアナログ・デジタル変換器（ＡＤＣ）１００の従来的なトポロジーを描写する。ＡＤＣデルタシグマ変調器１０１の量子化器１０８は、ループフィルター１０６の出力信号Ｌ（ｚ）を量子化して、入力信号Ｖｉｎに対応するＭビット量子化器の出力信号Ｙを生成する。「Ｍ」は、ゼロよりも大きな整数で、量子化器１０８によってループフィルター１０６の出力信号Ｌ（ｚ）を量子化するために使用されるビット数を表す。ＡＤＣデルタシグマ変調器１００は、一連の低分解能パルスとしての出力信号Ｙを表し、その時間に対する平均値はデルタシグマ変調器の入力信号Ｖｉｎを意味する。１ビットデルタシグマ変調器では、量子化器１０８によってフィルター１０６の出力信号が論理的な＋１または−１のいずれかとして量子化され、またマルチビット量子化器では、マルチビットを使用してフィルター１０６の出力信号が量子化される。デルタシグマ変調器１００には、入力信号Ｖｉｎをアナログのフィードバック信号Ｖｆｂの負の値に加算する加算器１０２が含まれる。デルタシグマ変調器１００には、フィードバックループ内で出力信号Ｙ・ｚ−１（時間領域のＹ（ｎ−１））をＤＡＣ  １０４にフィードバックするｚ−１で表現される遅延要素が含まれる。アナログのフィードバック信号Ｖｆｂは、デジタル・アナログ変換器（ＤＡＣ）１０４の出力を表す。加算器１０２では、Ｖｉｎと（−Ｖｆｂ）を加算して、差信号Ｖｄｉｆｆ、すなわち、Ｖｄｉｆｆ  ＝  Ｖｉｎ  −  Ｖｆｂを決定する。少なくとも１つの実施例において、加算器１０２は、入力信号Ｖｉｎおよびフィードバック信号［Ｖｆｂ］を受信する並列の抵抗器アレイに接続されたループフィルター１０６のノードである。伝達関数Ｈ（ｚ）を持つループフィルター１０６は、差信号Ｖｄｉｆｆのフィルタリングを行い、ベースバンドから発生した量子化雑音信号を、例えば、音声アプリケーションについては０  Ｈｚ〜２０  ｋＨｚにシフトする。一実施例において、フィルター１０６には、Ｎ、直列接続の積分回路およびフィードフォワード加算器が含まれ、ここでＮは１よりも大きいかまたは等しい整数である。デジタルフィルター１１０は、出力信号Ｙを処理して、帯域外の雑音をフィルタリングにより除去することで、ＡＤＣデルタシグマ変調器１００の動作レートよりも低いレートでのマルチビット出力を提供する。
【０００５】
量子化器１０８は、量子化誤差Ｅ（ｚ）を生成するが、これはデルタシグマ変調器１００により生成された雑音を表す。Ｎ次のデルタシグマ変調器の出力信号Ｙは、次のｚ領域での等式［１］で示すとおり、入力信号Ｖｉｎおよび量子化誤差Ｅ（ｚ）、ＳＴＦ、およびＮＴＦによって定義しうる。
【０００６】
【数１−１】
2010526496.tif 000003
デルタシグマ変調器は、Ｄｅｌｔａ  Ｓｉｇｍａ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ  -  Ｔｈｅｏｒｙ，  Ｄｅｓｉｇｎ，  ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ，  Ｎｏｒｓｗｏｒｔｈｙ，  Ｓｃｈｒｅｉｅｒ，  ａｎｄ  Ｔｅｍｅｓ，  ＩＥＥＥ  Ｐｒｅｓｓ（１９９７）およびＵｎｄｅｒｓｔａｎｄｉｎｇ  Ｄｅｌｔａ−Ｓｉｇｍａ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ，  Ｓｃｈｒｅｉｅｒ  ａｎｄ  Ｔｅｍｅｓ，  ＩＥＥＥ  Ｐｒｅｓｓ（２００５）などの文献で広範囲にわたりよく考察されている、非常に多数の構成で実施しうる。
【０００７】
図２は、同一発明者Ｊｏｈｎ  Ｌ．  Ｍｅｌａｎｓｏｎにより「デジタル的にフィルタリングされたパルス幅変調出力段階を持つデータ変換器およびそれを用いた方法およびシステム（Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ  ｗｉｔｈ  Ｄｉｇｉｔａｌｌｙ  Ｆｉｌｔｅｒｅｄ  Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ  Ｏｕｔｐｕｔ  Ｓｔａｇｅｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  Ｕｓｉｎｇ  ｔｈｅ  Ｓａｍｅ）」という名称で出願された、同一出願人による米国特許第６，７２７，８３２号に説明されているデジタル・アナログ変換器（ＤＡＣ）の信号処理システム２００を描写する。ＤＡＣ信号処理システム２００は、信号源２０４により生成された入力信号２０２を出力信号２０８に変換する。信号源２０４は、コンパクトディスクプレーヤー、デジタル多用途ディスクプレーヤー、およびその他の音声信号源など、どのようなデータ信号源でもよい。入力信号２０２は、一般にプリプロセッサ２０６による前処理を受ける。音声システムの場合に、デルタシグマ変調器２１０による処理の準備として、前処理には一般に入力信号２０２のオーバーサンプリングが関与する。こうして、４８  ｋＨｚで、オーバーサンプリング比１２８：１でサンプリングされた音声信号について、プリプロセッサ２０６により、サンプリング周波数６．１４４  ＭＨｚを持つ入力信号ｘ（ｎ）（ｚ領域での「Ｘ（ｚ）」）が生成される。
【０００８】
デルタシグマ変調器２００には、ループフィルター２１４の出力信号Ｌ（ｚ）を量子化するＭビット量子化器２１２が含まれ、出力信号Ｙ（ｚ）が生成される。また、デルタシグマ変調器２１０には、出力信号Ｙ（ｚ）・ｚ−１および入力信号Ｘ（ｚ）を処理するための信号伝達関数（ＳＴＦ）と雑音伝達関数（ＮＴＦ）がある。「ｚ−１」は、ｚ領域における１クロックサイクルの遅延を表す。出力信号Ｙ（ｚ）は、一般に等式［１］のとおりに入力信号Ｘ（ｚ）および量子化誤差Ｅ（ｚ）に関連し、便宜上、同式を次に記載する。
【０００９】
【数１−２】
2010526496.tif 000004
ポストプロセッサ２１６には、帯域外の雑音を低レベルにするためのパルス幅変調器２１８および低域通過の有限インパルス応答（ＦＩＲ）フィルター２２０が含まれる。少なくとも１つの実施例において、ＦＩＲフィルター２２０は、櫛型フィルターまたは２つ以上の櫛型フィルターの畳み込みである。パルス幅変調器２１８およびＦＩＲフィルター２２０の組み合わせの少なくとも１つの実施例は、米国特許第６，７２７，８３２号、第６，１５０，９６９号、および第５，８１５，１０２号（発明者Ｊｏｈｎ  Ｌ．  Ｍｅｌａｎｓｏｎ）に記載されており、参照によりその全文が本願に組み込まれる。少なくとも１つの実施例において、ＦＩＲフィルター２２０の伝達関数は、些細ではない振幅を持つ帯域外周波数についてゼロを供給する低域フィルターとして設計される。例えば、少なくとも１つの実施例において、ＦＩＲフィルター２２０の伝達関数により、動作周波数に対応する周波数、およびパルス幅変調器２１８の対応する調和周波数でゼロが供給される。パルス幅変調器２１８およびＦＩＲフィルター２２０の組み合わせにより、高い精度および低い帯域外の雑音を持つ出力信号１１６が生成される。こうして、出力信号１１６は、ジッターに対して、またシステム雑音との畳み込みに対して低感度となる。
【００１０】
図１のＤＡＣ  １０４の出力信号をフィルタリングするために、ＡＤＣデルタシグマ変調器のフィードバックループ内に、パルス幅変調器２１８とＦＩＲフィルター２２０の組み合わせのフィルタリング能力が含まれることが望ましい。ところが、デジタル・アナログ変換器（ＤＡＣ）のデルタシグマ変調器の数多くの機能では、アナログ・デジタル変換器のデルタシグマ変調器に必ずしもうまく変換されていない。例えば、パルス幅変調器２１８およびＦＩＲフィルター２２０の組み合わせには、パルス幅変調器２１８の応答の長さによる遅延や、ＦＩＲフィルター２２０に固有の遅延などの遅延が含まれる。こうした遅延は、ＡＤＣデルタシグマ変調器が不安定になる原因となる。
【発明の概要】
【課題を解決するための手段】
【００１１】
発明の要約
本発明の一実施例において、信号処理システムには、アナログ・デジタル変換器が含まれる。アナログ・デジタル変換器には、伝達関数ＨＭＡＩＮを持つメインループフィルターが含まれる。メインループフィルターには、入力信号を受信する信号入力、量子化器、およびデューティサイクル変調器から構成される第一のデジタル・アナログ変換器である量子化器の出力に結合された、第一のデジタル・アナログ変換器が含まれる。メインループフィルターには、第一のデジタル・アナログ変換器の出力ならびに信号入力に結合された積分回路、有限インパルス応答フィルターの出力、および量子化器の入力に結合された有限インパルス応答フィルターも含まれる。アナログ・デジタル変換器には、第一の積分回路と量子化器の間に結合された第二の積分回路、および安定器ループも含まれる。安定器ループには、伝達関数ＨＳＴがあり、また安定器ループには、安定器経路が含まれる。安定器経路には、量子化器の出力に結合され、伝達関数ＨＳＴを持つ安定器経路である第二の積分回路の入力に直接接続された出力を持つ入力が含まれる。アナログ・デジタル変換器のターゲット伝達関数はＨＴであり、また伝達関数ＨＴは、伝達関数ＨＭＡＩＮおよびＨＳＴの組み合わせで構成される。
【００１２】
本発明の別の実施例において、信号処理システムには、ターゲット伝達関数ＨＴを持つアナログ・デジタル変換器が含まれる。アナログ・デジタル変換器には、デルタシグマ変調器が含まれる。デルタシグマ変調器には、量子化器出力データを生成する量子化器、および伝達関数ＨＭＡＩＮに従い入力データおよび量子化フィードバックデータを処理するメインループフィルターが含まれる。メインループフィルターには、入力データを受信し、（ｉ）パルス幅変調出力データを生成するパルス幅変調および（ｉｉ）パルス幅変調出力データの有限インパルス応答フィルタリングを用いて、量子化器出力データから量子化フィードバックデータを生成し、量子化フィードバックデータを持つ入力信号を組み合わせて入力＿フィードバック信号を生成し、かつ少なくとも１つの積分回路を使用して入力＿フィードバック信号を処理するコンポーネントが含まれる。また、デルタシグマ変調器には、量子化器に結合された積分回路、および伝達関数ＨＳＴを持つ安定器ループが含まれる。安定器ループには、安定器経路が含まれる。安定器経路は、量子化器出力データを処理するために積分回路に接続されている。安定器経路には、量子化器出力データを受信し、安定器経路出力データを生成して安定器経路出力データを積分回路に直接供給するコンポーネントが含まれる。ターゲット伝達関数ＨＴは、伝達関数ＨＭＡＩＮおよびＨＳＴの組み合わせから構成される。
【００１３】
本発明のさらなる実施例において、アナログ入力信号をデジタル信号に変換するための方法には、ターゲット伝達関数ＨＴを持つデルタシグマ変調器を使用したアナログ入力信号のデジタル出力信号への変換が含まれ、ここでデルタシグマ変調器には、伝達関数ＨＭＡＩＮを持つメインループと、伝達関数ＨＳＴを持つ安定器経路が含まれる。ターゲット伝達関数ＨＴには、伝達関数ＨＭＡＩＮおよびＨＳＴの組み合わせが含まれる。アナログ入力信号の変換には、デルタシグマ変調器のメインループを使用したアナログ入力信号からの第一の信号の決定が含まれ、ここでメインループには、（ｉ）第一の有限インパルス応答フィルターに結合されたデューティサイクル変調器から構成される量子化器のフィードバック経路、および（ｉｉ）積分回路から構成される信号経路が含まれる。アナログ入力信号の変換にはさらに、デルタシグマ変調器の安定器ループを使用した安定器信号の決定が含まれ、ここで安定器ループには、デルタシグマ変調器の量子化器をはさんで結合された安定器経路が含まれ、また安定器経路には、デジタル・アナログ変換器およびメインループの積分回路に直接接続された出力が含まれる。アナログ入力信号の変換には、第一の信号からの量子化器の入力信号および安定器信号の生成、ならびに量子化器の入力信号の量子化も含まれる。
【００１４】
本発明の別の実施例において、アナログ信号をデジタル信号に変換する方法には、入力信号の受信およびターゲット伝達関数ＨＴに従いデルタシグマ変調を使用した入力信号の処理が含まれる。ターゲット伝達関数ＨＴは、メインループ伝達関数ＨＭＡＩＮおよび安定器ループ伝達関数ＨＳＴの関数である。ターゲット伝達関数ＨＴに従いデルタシグマ変調を使用した入力信号の処理にはさらに、以下が含まれる：
デルタシグマ変調器のメインループにおいて：
量子化器出力データからの量子化フィードバックデータの生成、ここで量子化器出力データからの量子化フィードバックデータの生成は、以下で構成される：
量子化器出力データを変調してパルス幅変調出力データを生成するデューティサイクル、および
パルス幅変調出力データの有限インパルス応答フィルターによるフィルタリング、
入力信号を量子化フィードバックデータと組み合わせることによる入力＿フィードバック信号の生成、および
少なくとも１つの積分回路を使用した入力＿フィードバック信号の処理によるメインループ出力信号の生成、
デルタシグマ変調器の安定器ループにおいて：
デジタル・アナログ変換器を使用した量子化器出力データの処理による安定器経路出力信号の生成、および
メインループの積分回路への直接的な安定器経路出力信号の供給。
ターゲット伝達関数ＨＴに従い、デルタシグマ変調を使用した入力信号の処理には、さらにメインループ＿安定器信号を生成するためのメインループの出力信号および安定器経路出力信号の組み合わせ、ならびにメインループ＿安定器信号を使用した量子化出力信号の生成が含まれる。
【図面の簡単な説明】
【００１５】
図面の簡単な説明
本発明は、添付図面を参照することによって、よりよく理解しうるものであり、またその多数の目的、機能および利点は、当業者にとって明らかである。複数の図全体を通して同一の参照番号を使用することは、同様または類似した要素を示す。
【図１】図１（従来の技術）は、アナログ・デジタルのデルタシグマ変調器を示す。
【図２】図２（従来の技術）は、パルス幅変調器およびＦＩＲフィルターの後処理フィルタリングの組み合わせのあるデジタル・アナログのデルタシグマ変調器の信号処理システムを示す。
【図３】図３は、メインループおよび安定器ループを持つアナログ・デジタルのデルタシグマ変調器の信号処理システムを示す。
【図４】図４は、メインループの伝達関数および安定器ループの伝達関数の関数としてのターゲット伝達関数の周波数応答を示す。
【図５】図５は、図３のアナログ・デジタルのデルタシグマ変調器のためのメインループフィルターおよび安定器フィルターを示す。
【図６】図６は、アナログ・デジタルのデルタシグマ変調器のメインループおよび安定器ループの設計プロセスを示す。
【図７】図７は、メインループの調節動作を示す。
【図８】図８は、安定器ループの調節動作を示す。
【図９】図９は、メインループおよび安定器ループを持つ２次アナログ・デジタルのデルタシグマ変調器を示す。
【図１０】図１０は、ＡＤＣデルタシグマ変調器のメインループフィードバック経路からの８タップＦＩＲフィルターおよびデジタル・アナログ変換器を示す。
【図１１】図１１は、メインループフィルター積分回路への直接出力を持つメインループフィルターおよび安定器経路があるアナログ・デジタルのデルタシグマ変調器を示す。
【図１２】図１２は、図１１のデルタシグマ変調器のためのメインループフィルターおよび安定器ループを示す。
【図１３】図１３は、電流デジタル・アナログ変換器を示す。
【発明を実施するための形態】
【００１６】
詳細な説明
信号処理システムには、デューティサイクル変調器を備えたアナログ・デジタルのデルタシグマ変調器、およびデルタシグマ変調器のメインループフィードバック経路内の有限インパルス応答（ＦＩＲ）フィルターが含まれる。デューティサイクル変調器およびＦＩＲフィルターにより、メインループフィードバック経路内での高性能フィルタリングが提供できる。デューティサイクル変調器およびＦＩＲフィルターに起因するメインループの不安定性を防止するために、デルタシグマ変調器には安定器ループも含まれる。メインループおよび安定器ループの伝達関数が組み合わさり、アナログ・デジタルのデルタシグマ変調器の安定した動作を提供するためのアナログ・デジタルのデルタシグマ変調器用のターゲット伝達関数が達成される。
【００１７】
少なくとも１つの実施例において、メインループフィルターには、いくらかの処理の遅延の原因となるデューティサイクル変調器などの要素が含まれる。安定器ループは、メインループフィルターによる比較的遅いレートの処理を補正するレートで、デルタシグマ変調器の量子化器出力データを処理する。安定器ループの処理レートを増加させるために、少なくとも１つの実施例において、安定器ループには、メインループフィルターの積分回路に出力データを直接供給する安定器経路が含まれる。加算器などの中間コンポーネントを使用しないことにより、安定器ループは、データをより高速に処理でき、導入コストも低減されうる。
【００１８】
図３は、メインループ３０４および安定器ループ３０６を持つアナログ・デジタルのデルタシグマ変調器３０２のある信号処理システム３００を示す。信号源３０８は、マイクロフォンなど、どのようなアナログ信号源でもよい。少なくとも１つの実施例において、信号源３０８は、変動する電圧としての入力信号を供給する。デルタシグマ変調器の入力信号Ｘは、信号帯域ナイキスト周波数を超える周波数でオーバーサンプリングされる。音声入力信号については、帯域内周波数は一般に０  Ｈｚ〜２０  ｋＨｚである。さまざまなサンプリング周波数およびオーバーサンプリング比が使用されうる。少なくとも１つの実施例において、オーバーサンプリング比１２８：１およびサンプリング周波数ｆｓが４８  ｋＨｚに等しいとき、デルタシグマ変調器３０２は、クロック周波数６．１４４  ＭＨｚで動作する。
【００１９】
ループフィルター３１０により、フィードバック信号Ｖｆｂに存在する有意な量の帯域内雑音エネルギーを帯域外周波数に移動することによって、デルタシグマ変調器３０２用の雑音整形が提供される。ループフィルター３１０の実施は設計の選択の問題であり、希望するデルタシグマ変調器３０２の雑音整形の特性に部分的に依存する。続いて、ループフィルター３１０の実施例を詳しく記述する。
【００２０】
デルタシグマ変調器３０２は、量子化器３１２の出力信号Ｙ（ｚ）からフィードバック信号Ｖｆｂを生成する。量子化器３１２はＭビット量子化器を表し、ここで「Ｍ」はゼロよりも大きな整数で、量子化器３１２によってループフィルター３１０の出力信号Ｌ（ｚ）を量子化するために使用されるビット数を表す。量子化器３１２は、時間に対してサンプリングされた入力信号Ｘ（ｚ）に比例した平均振幅を持つ一連の低分解能パルスを生成する。量子化器の出力信号Ｙ（ｚ）は、１クロックサイクル遅延ｚ−１  ３１４を経て、デューティサイクル変調器３１５にフィードバックされる。一実施例において、デューティサイクル変調器３１５はパルス幅変調器である。ＦＩＲフィルターは、デューティサイクル変調器３１５の出力をフィルタリングする。一実施例において、ＦＩＲフィルター３１８は、「ボックスカー」フィルター（周波数ドメインの見地からは「櫛型」フィルターともいわれる）として実施された１個のＦＩＲフィルターである。別の実施例において、ＦＩＲフィルター３１８は、「トライアングル」フィルターで、例えば、同一または異なる次数の２個のボックスカーフィルターの畳み込みである。デューティサイクル変調器３１５、ＦＩＲフィルター３１８、およびＤＡＣ  ３１６は、信号Ｙ（ｚ）・ｚ−１（時間領域では「ｙ（ｎ−１）」）をアナログ信号に変換する。Ｖｆｂは、帯域外周波数内で高い精度および高度に減衰されたエネルギーを持つ。
【００２１】
デューティサイクル変調器３１５およびＦＩＲフィルター３１８により、メインループ３０４のフィードバック経路に遅延がもたらされ、その結果、不十分な帯域外周波数利得となり、これは従来のＡＤＣデルタシグマ変調器の不安定性と不適切な雑音整形の原因となりうる。主な遅延の発生源は、ＦＩＲフィルター３１８の持つ固有の遅延から生じる。別の遅延の発生源は、フィルター３１８の応答の長さである。
【００２２】
メインループ伝達関数ＨＭＡＩＮには、雑音伝達関数（ＮＴＦ）および信号伝達関数（ＳＴＦ）が含まれる。理想的には、ｚ領域でのデルタシグマ変調器３０２のＮＴＦ（「ＮＴＦ（ｚ）」）は、等式［２］で表現される。
【００２３】
【数２】
2010526496.tif 000005
ところが、等式［２］は、メインループ３０４のフィードバック経路でのデューティサイクル変調器３１５およびＦＩＲフィルター３１８には当てはまらない。
【００２４】
少なくとも１つの実施例において、デルタシグマ変調器３０２には、等式［３］により表現されるターゲットＮＴＦを達成する伝達関数ＨＳＴを持つ安定器ループ３０６が含まれる。
【００２５】
【数３】
2010526496.tif 000006
ここで、伝達関数ＨＴは、等式［４］に従って、メインループ伝達関数ＨＭＡＩＮおよび安定器ループ伝達関数ＨＳＴとの関連を持つターゲット伝達関数である。
【００２６】
【数４】
2010526496.tif 000007
安定器ループ３０６により、伝達関数ＨＭＡＩＮの不十分な帯域外周波数利得を補正するためにデルタシグマ変調器３０２のＮＴＦの帯域外周波数のための利得が提供される。こうして、安定器ループ３０６によって、デルタシグマ変調器３０２は、ＤＡＣ  ３１６およびＦＩＲフィルター３１８の望ましいフィルタリング特性を実施し、また動作中の安定性を維持することができるようになる。安定器ループ３０６は、メインループ３０４と並列して動作する。量子化器の出力信号Ｙ（ｚ）は、１クロックサイクル遅延ｚ−１  ３２０を経てＤＡＣ  ３２２にフィードバックされる。少なくとも１つの実施例において、ＤＡＣ  ３２２は、従来のデジタル・アナログ変換器である。フィルター３２４はＹ（ｚ）・ｚ−１のフィルタリングを行い、またＤＡＣ  ３２２は、フィルター３２４の出力をアナログ信号ＬＳＴに変換する。結合ノード３２６は、ループフィルター３１０の出力信号ＬＭＡＩＮ（ｚ）をＤＡＣ  ３２２の出力信号ＬＳＴと組み合わせる。一実施例において、出力信号ＬＭＡＩＮ（ｚ）およびＬＳＴの極性は、結合ノード３２６によって出力信号ＬＭＡＩＮ（ｚ）および−ＬＳＴが加算されて量子化器入力信号Ｕ（ｚ）が生成されるものとなる。ポストプロセッサ３２８（図３の「ポストプロセッサ」としてのラベルブロック３２８）により、さらに希望の形式でのデジタル信号を生成する量子化器の出力信号Ｙ（ｚ）が処理される。ポストプロセッサ３２８には一般に、ＡＤＣデルタシグマ変調器３０２の動作レートよりも低いレートでマルチビット出力を供給するデジタルフィルターが含まれる。少なくとも１つのその他の実施例において、安定器ループ３０６は、出力信号ＬＳＴによりデルタシグマ変調器３０２に対する安定性が提供されるような、デジタル出力信号ＬＳＴまたは組み合わせアナログおよびデジタル信号を生成する。さらに、安定器ループ３０６は、デルタシグマ変調器３０２に対する安定性を提供するために、量子化器３１２の後、または量子化器３１２の前と後に実施することができる。
【００２７】
図４は、メインループの伝達関数ＨＭＡＩＮおよび安定器ループの伝達関数ＨＳＴの関数としてのターゲット伝達関数ＨＴの周波数応答４００を示す。少なくとも１つの実施例において、伝達関数ＨＭＡＩＮは、０  Ｈｚでの無限利得および高い帯域内利得を持ち、また利得はベースバンド周波数ｆｂ（例えば２０  ｋＨｚ）で急激に低下する。斜行平行の部分４０４によって示すとおり、伝達関数ＨＭＡＩＮの周波数応答４０２により、帯域外周波数（すなわち、ベースバンド周波数ｆｂ程度の周波数）で比較的小さな利得が提供される。音声の場合には、ベースバンド周波数ｆｂはおよそ２０  ｋＨｚである。安定器ループ伝達関数ＨＳＴは、帯域外周波数領域で高めの利得を持つことにより、メインループ伝達関数ＨＭＡＩＮの低い帯域外周波数利得を補正する。伝達関数ＨＭＡＩＮおよびＨＳＴの一次結合により、例えば等式［４］に示すようなターゲット伝達関数ＨＴが達成される。
【００２８】
図５は、ループフィルター５０２および安定器ループ５０４を示すが、これはメインループフィルター３１０および安定器ループフィルター３０６のそれぞれの実施例を表す。ループフィルター５０２には、５個の積分回路５０６．０、５０６．１、…、５０６．Ｎ−１が含まれ、ここでＮは整数で、またループフィルター５０２の次数を表す。希望のＳＴＦおよびＮＴＦを得るためのフィルター係数ｃｉを、例えば、フィードバックループに含めることができる。フィードバック信号Ｖｆｂは加算器５０３にフィードバックされ、アナログ入力信号Ｘと組み合わされて、差信号Ｖｄｉｆｆが生成される。積分回路５０６．０は、差信号Ｖｄｉｆｆを積分する。積分回路５０６．１および５０６．Ｎ−１は、それぞれの前の積分回路５０６．０および５０６．Ｎ−２の出力を積分する。メインループ５０２には、ターゲット伝達関数ＨＴの近似値を達成するようメインループ伝達関数ＨＭＡＩＮを調節する１つ以上のフィードフォワード係数ｃ０、ｃ１、…、ｃＮ−１も含まれる。係数ｃ０、ｃ１、…、ｃＮ−１の値の決定については、詳しく後述する。
【００２９】
安定器ループ５０４には、Ｙ（ｚ）・ｚ−１をアナログ信号に変換するＤＡＣ  ３２２が含まれる。少なくとも１つの実施例において、ＤＡＣ  ３２２はパルス幅変調器である。少なくとも１つの実施例において、フィルター３２４は利得ｄ０により表現されうる１次フィルターである。利得ｄ０の値は、安定器ループ５０４によりターゲット伝達関数ＨＴを達成するための帯域外補償利得が提供されるように設定される。少なくとも１つの実施例において、メインループフィルター出力信号ＬＭＡＩＮ（ｚ）およびフィルター３２４の出力信号ＬＳＴ（ｚ）は、加算ノード５１０により加算される。
【００３０】
図３、図５、および図６を参照しながら、アナログ・デジタルのデルタシグマ変調器のメインループおよび安定器ループの設計プロセス６００を考察する。設計プロセス６００は、メインループ３０４および安定器ループ３０２に適用されるが、メインループ５０２および安定器ループ５０４の場合について説明する。演算６０２により、例えば、各積分回路５０６．０〜５０６．Ｎ−１のインパルス応答を決定し、係数ｃ０〜ｃＮ−１を調節して、ターゲットＳＴＦおよびＮＴＦの近似値であるＳＴＦおよびＮＴＦを達成することにより、メインループ伝達関数ＨＭＡＩＮが決定される。
【００３１】
演算６０２は、メインループ伝達関数ＨＭＡＩＮを調節して、ターゲット伝達関数ＨＴの近似値を求める。ＤＡＣ  ３１６およびＦＩＲフィルター３１８の特性により、伝達関数ＨＭＡＩＮがターゲット伝達関数ＨＴと正確に一致することが避けられる。ところが、少なくとも１つの実施例において、係数ｃ０、ｃ１、…、ｃＮ−１は、ＨＭＡＩＮのインパルス応答が、ｔ  ＞  ｎ１についてのＨＴのインパルス応答とできる限り近似するものとなるように選択され、ここでｎ１は、櫛型ＦＩＲフィルター５０２の長さである。
【００３２】
図７は、演算６０２の１つの実施例を表すメインループ調節動作７００を表す。メインループ調節動作７００を、ループフィルター５０２に関連して考察する。演算７０２により、各積分回路５０６．０〜５０６．Ｎ−１のインパルス応答と、ターゲット伝達関数ＨＴのターゲットインパルス応答の間のそれぞれの差異が決定される。演算７０４により、各積分回路５０６．０〜５０６．Ｎ−１のインパルス応答とターゲット伝達関数ＨＴのターゲットインパルス応答との間の差異が最小化される利得計数ｇ０が決定される。
【００３３】
図６を参照すると、伝達関数ＨＭＡＩＮおよびＨＳＴの組み合わせが、ターゲット伝達関数ＨＴと近似した、あるいは好ましくは正確に一致するように、演算６０４により安定器ループ伝達関数ＨＳＴが設計される。
【００３４】
図８は、演算６０４の１つの実施例を表す安定器ループ調節動作８００を表す。安定器ループ調節動作８００について、安定器ループ５０４に関連して考察する。演算８０２により、フィルター３２４のインパルス応答が決定される。安定器ループ５０４について、インパルス応答は利得ｄ０である。演算８０４により、安定器ループ５０４のインパルス応答とループフィルター５０２のインパルス応答の和がターゲット伝達関数ＨＴと近似するか、好ましくは正確に一致するように、利得ｄ０の値が決定される。
【００３５】
図９は、メインループ９０２および安定器ループ９０４を持つ２次アナログ・デジタルのデルタシグマ変調器９００を示す。デルタシグマ変調器９００は、デルタシグマ変調器３０２の１つの実施例を表す。デルタシグマ変調器９００のループフィルターは、２つの積分回路９０８および９１０を持つ２次フィルターである。アナログ入力信号ＸおよびＦＩＲ／ＤＡＣ９２６およびＦＩＲ／ＤＡＣ  ９２８の組み合わせアナログ出力信号−Ｖｆｂが、ノード９１８で加算される。積分回路９０８には、ＦＩＲ／ＤＡＣ  ９２６およびＦＩＲ／ＤＡＣ  ９２８のフィードバックコンデンサ９２２、抵抗器９１６、および抵抗器アレイ（または例えば電流源アレイ）（図１０を参照）の積分回路として設定された演算増幅器９１２が含まれる。一般に、ＦＩＲ／ＤＡＣ  ９２６およびＦＩＲ／ＤＡＣ  ９２８のそれぞれのタップは、それぞれの抵抗器または電流源に接続されている。積分回路９１０は、積分回路９０８の出力を積分するために積分回路９０８と同様に設定される。３ステートパルス幅変調器９２４により、それぞれの出力信号がＦＩＲ／ＤＡＣ  ９２６およびＦＩＲ／ＤＡＣ  ９２８に供給される。少なくとも１つの実施例において、パルス幅変調器９２４は、可変パルス幅０〜８を持たせて実施される。パルス幅変調器９２４とＦＩＲ／ＤＡＣ  ９２６およびＦＩＲ／ＤＡＣ  ９２８の組み合わせにより、帯域外エネルギーの優れた減衰が提供される。３ステートパルス幅変調器９２４の少なくとも１つの実施例が、同一出願人による米国特許第６，８８５，３３０号に説明されており、参照によりその全文が本願に組み込まれる。遅延９３０および９３２は、１クロックサイクルだけの量子化器の出力信号Ｙ（ｚ）の遅延を生じさせるラッチにより実施できる。フィルター９３５は、１次ＦＩＲフィルターである。
【００３６】
図１０は、ＦＩＲ／ＤＡＣ  ９２６の１つの実施例およびＦＩＲ／ＤＡＣ  ９２８の１つの実施例を表す８タップ式のＦＩＲフィルター／デジタル・アナログ変換器１０００を表す。ＦＩＲフィルター／デジタル・アナログ変換器１０００には、出力Ｑまたはフリップフロップ１００２．０  …  １００２．６がフリップフロップ１００２．１…、１００２．７のそれぞれのＤ入力に接続されるように、直列接続された８個のＤフリップフロップ１００２．０、１００２．１、…、１００２．７が含まれる。パルス幅変調器９２４の出力信号により、入力信号が、フリップフロップ１００２．０のＤ入力へ供給される。フリップフロップは、デルタシグマ変調器９００のサンプリング周波数の８倍の周波数を持つクロック信号ＣＬＫにより同期が行われる。クロック信号ＣＬＫにより、パルス幅変調器９２４のための動作クロックも提供される。ＦＩＲ／ＤＡＣ  ９２６およびＦＩＲ／ＤＡＣ  ９２８の少なくとも１つの実施例のＤＡＣ部分は、それぞれのフリップフロップ１００２．０、１００２．１、…、１００２．７のＱ出力および共通の出力ノード１００６に接続された抵抗器１００４．０、１００４．１、…、１００４．７から成る並列接続された抵抗器アレイにより実施される。ＦＩＲ／ＤＡＣ  ９２６およびＦＩＲ／ＤＡＣ  ９２８の出力信号Ｖｏｕｔは、図９の入力信号Ｘと組み合わされ、演算増幅器９１２への差信号Ｖｄｉｆｆ入力を形成する。
【００３７】
図６、図７、図８、および図９を参照すると、下記は、デルタシグマ変調器９００でターゲット伝達関数ＨＴが得られるようになる係数値−ｃ０およびｃ１を決定するための模範的な説明である。１つの実施例において、２次のデルタシグマ変調器９００のターゲット伝達関数は：
【００３８】
【数５】
2010526496.tif 000008
【００３９】
【数６】
2010526496.tif 000009
ターゲット伝達関数ＨＴは次のベクトルのインパルス応答を持つ：
【００４０】
【数７】
2010526496.tif 000010
−ｃ０およびｃ１を１に設定することなく、演算６０２により積分回路９０８のインパルス応答が次のベクトル：
【００４１】
【数８】
2010526496.tif 000011
となり、また積分回路９１０のインパルス応答が次のベクトルとなるように決定される：
【００４２】
【数９】
2010526496.tif 000012
メインループ伝達関数ＨＭＡＩＮ（ｚ）インパルス応答ベクトルは次のとおりである：
【００４３】
【数１０】
2010526496.tif 000013
ｃ０  ＝  ｃ１  ＝  １として、ＨＭＡＩＮ（ｚ）のインパルス応答は次のとおりである：
【００４４】
【数１１】
2010526496.tif 000014
演算７０２から：
【００４５】
【数１２】
2010526496.tif 000015
演算７０４によりｃ０  ＝  １．９３７５であるかどうかが判断され、次に以下の式で表される：
【００４６】
【数１３】
2010526496.tif 000016
演算８０２により、安定器ループ９０４のインパルス応答が次のベクトルとなるよう決定される：
【００４７】
【数１４】
2010526496.tif 000017
演算８０４によりｄ０ ＝ ０．７５が設定され、ゆえに：
【００４８】
【数１５】
2010526496.tif 000018
となり、これにより、ターゲット伝達関数ＨＴのインパルス応答と近似する。
【００４９】
こうして、メインループ３０４のフィードバック経路のＤＡＣ  ３１６およびＦＩＲフィルター３１８に起因するメインループ３０４の不安定性を防止するために、デルタシグマ変調器３０２には安定器ループ３０６が含まれる。それぞれのメインループ３０４および安定器ループ３０６の伝達関数ＨＭＡＩＮおよびＨＳＴが組み合わさり、アナログ・デジタルのデルタシグマ変調器３０２の安定した動作を提供するためのアナログ・デジタルのデルタシグマ変調器３０２用のターゲット伝達関数ＨＴが達成される。
【００５０】
図１１は、信号処理システム１１００を表す。信号処理システム１１００には、メインループ１１０２および安定器ループ１１０４を持つアナログ・デジタルのデルタシグマ変調器１１０１が含まれる。メインループ１１０２には、メインループ１１０２の処理レートを低下させ、メインループ１１０２内の潜在的な不安定性の一因となる多数の遅延が含まれる。例えば、少なくとも１つの実施例において、デューティサイクル変調器３１５は、量子化器３１２のデジタル出力ｙ（ｎ）に比例したアナログのパルス幅変調信号を供給する。デューティサイクル変調器３１５は、処理の遅延の１つの発生源を表す。さらに、各積分回路５０６．０、５０６．１、…、５０６．Ｎ−１には、さらなる処理の遅延が含まれる。
【００５１】
遅延、また従って低い区域外の信号利得の補正における、デルタシグマ変調器１１０１の性能は、安定器ループ１１０４の処理速度を増大させることで改善できる。加算コンポーネントを使用することなく、メインループ信号と直接組み合わせができる出力信号を供給することにより、安定器ループ１１０４の処理速度を増大させることができ、また全体的なコンポーネントのコストを低減できる。安定器ループ１１０４には、安定器経路１１０６が含まれる。少なくとも１つの実施例において、安定器経路１１０６は、量子化器３１２の出力で開始され、ＤＡＣ  １１０８の出力で終了する。ＤＡＣ  １１０８により、遅延のあるデジタル量子化器出力信号ｙ（ｎ−１）に比例したアナログ出力信号ｉＳＴ（ｔ）が生成される。ＤＡＣ  １１０８により、加算ノード５１０で表される加算器などの加算器を使用することなく、出力信号ｉＳＴ（ｔ）がメインループ１１０２の積分回路５０６．Ｎ−１に直接供給される。その他の実施例において、安定器経路１１０６の出力信号ｉＳＴ（ｔ）は、積分回路５０６．Ｎ−１以外の、あるいはそれに加えて、メインループ１１０２の１つ以上の積分回路に供給される。加算ノード５１０をなくすことで、安定器ループ１１０４の処理速度が増大し、デルタシグマ変調器１１０１の全体的なコンポーネントのコストが低減される。
【００５２】
図１２は、デルタシグマ変調器１１０１の１つの実施例を表すデルタシグマ変調器１２００を表す。デルタシグマ変調器１２００には安定器ループ１２０２が含まれ、また安定器ループ１２０２には安定器経路１２０４が含まれる。少なくとも１つの実施例において、安定器経路１２０４は量子化器３１２の出力により開始し、電荷デジタル・アナログ変換器（ｑＤＡＣ）１２０６の出力により終了する。ｑＤＡＣ  １２０６（図１３にさらに詳しく説明）により、遅延のあるデジタル量子化器出力信号ｙ（ｎ−１）が、量子化器出力信号ｙ（ｎ−１）のデジタル値と比例したアナログ電圧規模を持つ電荷に直接変換される。ｑＤＡＣ  １２０６のデジタル・アナログの変換レートは、メインループ１２１０の量子化器出力信号フィードバック経路１２０８のデジタル・アナログ変換レートと比べて非常に高速である。
【００５３】
安定器ループ１２０２の速度性能をさらに改善するために、ｑＤＡＣ  １２０６の出力が積分回路１２１２の入力に直接接続される。積分回路１２１２は、図５の加算ノード５１０などの加算ノードなしに、安定器ループ１２０２およびメインループ１２１０からの信号を直接処理するよう設定される。デルタシグマ変調器１２００の実施例において、積分回路１２１２および１２１４は、演算増幅器１２１６および１２１８のそれぞれの反転ターミナル（「−」としてラベル表示）に接続されたそれぞれの演算増幅器１２１６および１２１８ならびにそれぞれのフィードバックコンデンサ１２２０および１２２２を使用して設定される。非反転ターミナル（「＋」としてラベル表示）は、接地される。積分回路１２１２は、安定器１２０２の出力への直接接続ができ、図５の加算ノード５１０などの加算ノードを省略しうる何らかの方法で再構成しうる。抵抗器１２２８および１２３０により、入力信号ｘ（ｔ）およびメインループフィードバック信号Ｖｆｂへの入力抵抗が提供され、積分回路１２１４により差信号ｘ（ｔ）−Ｖｆｂが積分される。差信号ｘ（ｔ）−Ｖｆｂは、メインループ安定器信号を表す。少なくとも１つの実施例において、メインループフィードバック信号Ｖｆｂは、積分回路１２１２の入力にもフィードバックされる。
【００５４】
デルタシグマ変調器１２００は、並列接続された抵抗器／コンデンサ対Ｒ／Ｃを使用してメインループフィルターの係数ｃ０を実施する。抵抗器／コンデンサＲ／Ｃの組み合わせの値により、係数ｃ０の値が決定される。演算６００および７００は、抵抗器／コンデンサＲ／Ｃ対の値を調節して、演算７０４（図７）に関連して考察した各積分回路のインパルス応答とターゲットインパルス応答の間の差異を最小化する利得計数を決定することにより、抵抗器／コンデンサＲ／Ｃ対の値の決定に使用できる。少なくとも１つの実施例において、デルタシグマ変調器１２００の次数は、積分回路および抵抗器／コンデンサ対を追加し、抵抗器／コンデンサ対の値を演算６００および７００に従い決定することで、増大させることができる。
【００５５】
こうして、安定器ループ１２０２は、図４に例示的に図示したとおり高い周波数利得を提供することができる。安定器ループ１２０２により、デルタシグマ変調器１２００のための安定性も提供でき、またメインループ１２１０にデューティサイクル変調器３１５およびＦＩＲフィルター３１８を含めることができる。
【００５６】
図１３は、ｑＤＡＣ  １２０６の１つの実施例を表すｑＤＡＣ  １３００を表す。ｑＤＡＣへの入力信号ｙ（ｎ−１）は、量子化器３１２の遅延のあるデジタル出力信号である。入力信号ｙ（ｎ−１）は、ｎビット信号であり、およびｎは、正の整数である。例えば、量子化器３１２が２ビット出力であればｎは２で、量子化器３１２が３ビットであればｎは３という具合である。少なくとも１つの実施例において、ｑＤＡＣ  １３００は、２進数加重のデジタル・アナログ変換器である。こうして、ｑＤＡＣ  １３００には、入力信号ｙ（ｎ−１）のそれぞれ最下位ビット（ＬＳＢ）、次のＬＳＢ、…、および最上位ビット（ＭＳＢ）を表すｎ個のスイッチ１３０２．０、１３０２．１、…、１３０３．ｎ−１が含まれる。スイッチ１３０２．０、１３０２．１、…、１３０３．ｎ−１は、論理１の電圧または論理０の電圧のどちらかをそれぞれのコンデンサ１３０４．０、１３０４．１、…、１３０４．ｎ−１に接続する。論理値はそれぞれ入力信号ｙ（ｎ−１）のＬＳＢ、次のＬＳＢ、…、およびＭＳＢの論理値と相関関係にある各コンデンサ１３０４．０、１３０４．１、…、１３０４．ｎ−１に接続される。少なくとも１つの実施例において、量子化器３１２、コンデンサ１３０４．０、１３０４．１、…、１３０４．ｎ−１の各サイクルは、各コンデンサの両方のターミナルを接地することで放電される。
【００５７】
時間ｔでのコンデンサ１３０４．０、１３０４．１、…、１３０４．ｎ−１の総電荷  ｑＳＴ（ｔ）は、入力信号ｙ（ｎ−１）のデジタル値と比例したノード１３０６でのアナログ電圧を表す。総電荷ｑＳＴ（ｔ）にメインループフィルター抵抗器／コンデンサ対Ｒ／Ｃの出力電圧ＶＭ（ｔ）を加え、それにフィードバック電圧Ｖｆｂを加えたものが、加算器を使用することなく、積分回路１２１２への入力電圧として検出される。コンデンサ１３０４．０、１３０４．１、…、１３０４．ｎ−１の値は、設計の選択の問題である。ｑＤＡＣ  １３００の具体的な設計も、設計の選択の問題である。例えば、ｑＤＡＣ  １３００は、温度計コード化デジタル・アナログ変換器、セグメント化デジタル・アナログ変換器などとしての設計が可能である。
【００５８】
少なくとも１つの実施例において、ＤＡＣ  ３１６は、ｑＤＡＣ  １３００と同一のトポロジーを持つ電流デジタル・アナログ変換器でもある。少なくとも１つの実施例において、単一の電流デジタル・アナログ変換器は、ＤＡＣ  ３１６およびｑＤＡＣ  １３００の機能を実行する。ＦＩＲフィルター３１８の入力信号ｙ（ｎ−１）および出力信号は、多重化して単一のｑＤＡＣに送信でき、また単一のｑＤＡＣは、出力信号ｉＳＴ（ｔ）およびＶｆｂの両方を供給できる。
【００５９】
本発明を詳しく説明してきたが、添付した請求の範囲で定義するとおり、本発明の精神および範囲から逸脱することなく、これに対するさまざまな変更、置換および改造が可能であることが理解される。
【図１】
2010526496.tif 000021
【図２】
2010526496.tif 000022
【図３】
2010526496.tif 000023
【図４】
2010526496.tif 000024
【図５】
2010526496.tif 000025
【図６】
2010526496.tif 000026
【図７】
2010526496.tif 000027
【図８】
2010526496.tif 000028
【図９】
2010526496.tif 000029
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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