(57)【要約】方法は、第１ウェル領域（１６）と第２ウェル領域（１８）を有する半導体層（１３）上に、第１ゲート誘電体層（２６）を形成することと；第１ゲート誘電体層上に第１メタルゲート電極層（２８）を形成することと；第１メタルゲート電極層上と、第１ゲート誘電体層の側壁と第１メタルゲート電極層の側壁とに、側壁保護層（３６）を形成することと；第２ウェル領域上にチャネル領域層（４０）を形成することと；チャネル領域層上に第２ゲート誘電体層（４２）を形成することと；第２ゲート電極層（４４）を形成することと；第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層それぞれの一部を含む第１ゲートスタック（５８）を形成することと；チャネル領域層上と第２ウェル領域上に、第２ゲート誘電体層と第２メタルゲート電極層それぞれの一部を含む第２ゲートスタック（６６）を形成することとを含む。
2010532579.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造の形成方法であって、前記形成方法は：
第１ウェル領域と第２ウェル領域を有する半導体層上に、第１ゲート誘電体層を形成する第１ゲート誘電体層形成ステップと；
前記第１ゲート誘電体層上に、第１メタルゲート電極層を形成する第１メタルゲート電極層形成ステップと；
前記第１メタルゲート電極層上に、前記第１ゲート誘電体層の誘電体層側壁と前記第１メタルゲート電極層の電極層側壁とに隣接する側壁保護層を形成する側壁保護層形成ステップと；
前記側壁保護層を形成後に、前記第２ウェル領域上にチャネル領域層を形成するチャネル領域層形成ステップと；
前記チャネル領域層上に、第２ゲート誘電体層を形成する第２ゲート誘電体層形成ステップと；
前記第２ゲート誘電体層上に、前記第１メタルゲート電極層とは異なる第２メタルゲート電極層を形成する第２メタルゲート電極層形成ステップと；
前記第１ウェル領域上に位置する前記第１ゲート誘電体層と前記第１メタルゲート電極層それぞれの部分を有する第１ゲートスタックを形成し、且つ前記チャネル領域上と前記第２ウェル領域上に位置する前記第２ゲート誘電体層と前記第２メタルゲート電極層それぞれの部分を有する第２ゲートスタックを形成するゲートスタック形成ステップと
を備えることを特徴とする、半導体構造の形成方法。
【請求項２】
前記形成方法は更に、
第１伝導型を有する第１デバイスを、前記第１ゲートスタックを用いて形成することと；
前記第１伝導型とは異なる第２伝導型を有する第２デバイスを、前記第２ゲートスタックを用いて形成することと
を備え、
前記第２デバイスのチャネル領域は、前記チャネル領域層に位置する、請求項１記載の形成方法。
【請求項３】
前記形成方法は更に、前記ゲートスタック形成ステップの前に、前記第１メタルゲート電極層と前記第２メタルゲート電極層にそれぞれ物理的接触する伝導ゲート厚膜化層を、前記第１メタルゲート電極層上と前記第２メタルゲート電極層上に形成するステップを備える、請求項１記載の形成方法。
【請求項４】
前記チャネル領域層形成ステップは、前記半導体層の半導体材料とは異なる半導体材料を成長させる、請求項１記載の形成方法。
【請求項５】
前記チャネル領域層形成ステップは、前記第２ウェル領域上にシリコンゲルマニウムをエピタキシャル成長させる、請求項４記載の形成方法。
【請求項６】
前記形成方法は更に、前記チャネル領域層形成ステップの後に、前記側壁保護層を除去するステップを備える、請求項１記載の形成方法。
【請求項７】
前記側壁保護層形成ステップは、酸化膜と窒化膜のうちから選択した材料を堆積させる、請求項１記載の形成方法。
【請求項８】
前記第１ゲート誘電体層形成ステップは、第１ｈｉｇｈ−ｋ誘電体層を形成し、
前記第２ゲート誘電体層形成ステップは、前記第１ｈｉｇｈ−ｋ誘電体層とは異なるｈｉｇｈ−ｋ誘電体を有する第２ｈｉｇｈ−ｋ誘電体層を形成し、
これらｈｉｇｈ−ｋ誘電体の誘電率は二酸化シリコンの誘電率よりも大きい、請求項１記載の形成方法。
【請求項９】
半導体構造の形成方法であって、前記形成方法は：
第１ウェル領域と第２ウェル領域を有する半導体層上に、第１ゲート誘電体層を形成する第１ゲート誘電体層形成ステップと；
前記第１ゲート誘電体層上に、第１メタルゲート電極層を形成する第１メタルゲート電極層形成ステップと；
前記第２ウェル領域上に位置する前記第１ゲート誘電体層と前記第１メタルゲート電極層の部分を除去する第１ゲート除去ステップと；
前記第１ゲート誘電体層の側壁と前記第１メタルゲート電極層の側壁とに隣接する側壁保護層を、前記第１メタルゲート電極層上と前記第２ウェル領域上とに形成する側壁保護層形成ステップと；
前記第２ウェル領域上に位置する前記側壁保護層の部分を除去することによって、前記第２ウェル領域を露出させる第２ウェル領域露出ステップと；
前記第２ウェル領域上に、チャネル領域層を形成するチャネル領域層形成ステップと；
前記側壁保護層上と前記チャネル領域層上とに、第２ゲート誘電体層を形成するステップと；
前記第２ゲート誘電体層上に、前記第１メタルゲート電極層とは異なる金属である第２メタルゲート電極層を形成する第２メタルゲート電極層形成ステップと；
前記側壁保護層の上に位置する前記第２メタルゲート電極層と前記第２ゲート誘電体層の部分を除去する第２ゲート除去ステップと；
前記第１ウェル領域上に位置する前記第１ゲート誘電体層と前記第１メタルゲート電極層それぞれの部分を有する第１ゲートスタックを形成し、前記チャネル領域層上と前記第２ウェル領域上に位置する前記第２ゲート誘電体層と前記第２メタルゲート電極層それぞれの部分を有する第２ゲートスタックを形成するゲートスタック形成ステップと
を備えることを特徴とする、半導体構造の形成方法。
【請求項１０】
前記形成方法は更に、
第１伝導型を有する第１デバイスを、前記第１ゲートスタックを用いて形成するステップと；
前記第１伝導型とは異なる第２伝導型を有する第２デバイスを、前記第２ゲートスタックを用いて形成するステップと
を備え、
前記第２デバイスのチャネル領域は、前記チャネル領域層に位置する、請求項９記載の形成方法。
【請求項１１】
前記形成方法は更に、
前記ゲートスタック形成ステップの前に、前記側壁保護層を除去するステップと；
前記第１メタルゲート電極層と前記第２メタルゲート電極層にそれぞれ物理的接触する伝導ゲート厚膜化層を、前記第１メタルゲート電極層上と前記第２メタルゲート電極層上に形成するステップと
を備える、請求項９記載の形成方法。
【請求項１２】
前記チャネル領域層形成ステップは、前記半導体層の半導体材料とは異なる半導体材料を成長させる、請求項９記載の形成方法。
【請求項１３】
前記チャネル領域層形成ステップは、前記第２ウェル領域上にシリコンゲルマニウムをエピタキシャル成長させる、請求項１２記載の形成方法。
【請求項１４】
前記形成方法は更に、前記第２ゲート除去ステップの後に、前記側壁保護層を除去するステップを備える、請求項９記載の形成方法。
【請求項１５】
前記側壁保護層形成ステップは、酸化膜と窒化膜のうちから選択した材料を堆積させる、請求項９記載の形成方法。
【請求項１６】
前記第１ゲート誘電体層形成ステップは、第１ｈｉｇｈ−ｋ誘電体層を形成し、
前記第２ゲート誘電体層形成ステップは、前記第１ｈｉｇｈ−ｋ誘電体層とは異なるｈｉｇｈ−ｋ誘電体を有する第２ｈｉｇｈ−ｋ誘電体層を形成し、
これらｈｉｇｈ−ｋ誘電体の誘電率は二酸化シリコンの誘電率よりも大きい、請求項９記載の形成方法。
【請求項１７】
半導体構造の形成方法であって、前記形成方法は：
第１ウェル領域と第２ウェル領域を有する半導体層上に、第１ｈｉｇｈ−ｋ誘電体層を形成する第１誘電体層形成ステップと；
前記第１ｈｉｇｈ−ｋ誘電体層上に、第１メタルゲート電極層を形成する第１メタルゲート電極層形成ステップと；
前記第１ｈｉｇｈ−ｋ誘電体層の側壁と前記第１メタルゲート電極層の側壁とに隣接する側壁保護層を、前記第１メタルゲート電極層上に形成する側壁保護層形成ステップと；
前記側壁保護層形成ステップの後に、前記第２ウェル領域上にチャネル領域層を形成するチャネル領域層形成ステップと；
前記チャネル領域層上に、前記第１ｈｉｇｈ−ｋ誘電体層とは異なるｈｉｇｈ−ｋ誘電体を有する第２ｈｉｇｈ−ｋ誘電体層を形成する第２誘電体層形成ステップであって、これらｈｉｇｈ−ｋ誘電体の誘電率は二酸化シリコンの誘電率よりも大きいことと；
前記第２ｈｉｇｈ−ｋ誘電体層上に、前記第１メタルゲート電極層とは異なる金属である第２メタルゲート電極層を形成する第２メタルゲート電極層形成ステップと；
前記第１ウェル領域上に位置する前記第１ｈｉｇｈ−ｋ誘電体層と前記第１メタルゲート電極層それぞれの部分を有する第１ゲートスタックを形成し、前記チャネル領域層上と前記第２ウェル領域上に位置する前記第２ｈｉｇｈ−ｋ誘電体層と前記第２メタルゲート電極層それぞれ部分を有する第２ゲートスタックを形成するゲートスタック形成ステップと；
第１伝導型を有する第１デバイスを前記第１ゲートスタックを用いて形成し、前記第１伝導型とは異なる第２伝導型を有する第２デバイスを前記第２ゲートスタックを用いて形成するデバイス形成ステップであって、前記第２デバイスのチャネル領域は前記チャネル領域層に位置することと
を備えることを特徴とする、半導体構造の形成方法。
【請求項１８】
前記形成方法は更に、前記ゲートスタック形成ステップの前に、前記第１メタルゲート電極層と前記第２メタルゲート電極層にそれぞれ物理的接触する伝導ゲート厚膜化層を、前記第１メタルゲート電極層上と前記第２メタルゲート電極層上に形成するステップを備える、請求項１７記載の形成方法。
【請求項１９】
前記チャネル領域層形成ステップは、前記半導体層の半導体材料とは異なる半導体材料を成長させる、請求項１７記載の形成方法。
【請求項２０】
前記形成方法は更に、前記チャネル領域層形成ステップの後に、前記側壁保護層を除去するステップを備える、請求項１７記載の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、概して半導体プロセスに関する。より具体的には、デュアルメタルゲート構造の形成方法に関する。
【背景技術】
【０００２】
半導体プロセスの分野において、ゲート誘電体の厚さが徐々に小さくなるにつれて、ポリシリコンゲート構造は、適さなくなってきている。高誘電率を有する誘電体層（ｈｉｇｈ−ｋ誘電体とも呼ばれる）が好まれ、半導体プロセスがゲート誘電体としての二酸化シリコンの使用から離れるにつれて、ポリシリコンゲートは更に問題となる。ポリシリコンゲートによって生ずるいくつかの問題を解決する一つの解は、メタルゲートを使用することである。デュアルメタルゲートプロセスにおいて、第１金属は、ＰＭＯＳ（ｐチャネル金属酸化物半導体）デバイスのゲートを形成すべく使用され、第１金属とは異なる第２金属は、ＮＭＯＳ（ｎチャネル金属酸化物半導体）を形成すべく使用される。互いに異なる金属の使用を通じて、仕事関数は、デバイスの各タイプ（Ｐ型またはＮ型）用に最適化されうる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のデュアルメタルゲート集積化において、金属エッチングやハードマスク除去といったいくつかのプロセスステップは、デュアルメタルゲート構造のゲート誘電体にダメージを与えるおそれがあり、したがってデバイス性能を劣化させうる。
【課題を解決するための手段】
【０００４】
一実施形態は、第１ウェル領域と第２ウェル領域を有する半導体層上に第１ゲート誘電体層を形成するステップと；第１ゲート誘電体上に第１メタルゲート電極層を形成するステップと；第１ゲート誘電体層の側壁と第１メタルゲート電極層の側壁とに隣接する側壁保護層を、第１メタルゲート電極層上に形成するステップと；側壁保護層形成後に第２ウェル領域上にチャネル領域層を形成するステップと；チャネル領域層上に第２ゲート誘電体層を形成するステップと；第１メタルゲート電極層とは異なる金属である第２メタルゲート電極層を第２ゲート誘電体層上に形成するステップと；第１ウェル領域上に位置する第１ゲート誘電体層と第１メタルゲート電極層それぞれの部分を含む第１ゲートスタックを形成するステップと；チャネル領域層上と第２ウェル領域上に位置する第２ゲート誘電体層と第２メタルゲート電極層それぞれの部分を含む第２ゲートスタックを形成するステップとを含む、半導体構造を形成する方法に関する。
【０００５】
更なる実施形態において、方法は更に、第１ゲートスタックを用いて、第１伝導型を有する第１デバイスを形成するステップと；第２ゲートスタックを用いて、第１伝導型とは異なる第２伝導型を有する第２デバイスを形成するステップとを含む。ここで、第２デバイスのチャネル領域は、チャネル領域層に位置する。
【０００６】
他の更なる実施形態において、方法は更に、第１ゲートスタックと第２ゲートスタックの形成前に、第１メタルゲート電極層と第２メタルゲート電極層にそれぞれ物理的接触するように、第１メタルゲート電極層上と第２メタルゲート電極層上に、伝導ゲート厚膜化層を形成するステップを含む。
【０００７】
他の更なる実施形態において、チャネル領域層を形成するステップは、半導体層の半導体材料とは異なる半導体材料を成長させる。他の実施形態の更なる実施例において、チャネル領域層を形成するステップは、第２ウェル領域上にシリコンゲルマニウムをエピタキシャル成長させる。
【０００８】
他の更なる実施形態において、方法は更に、チャネル領域層の形成後に、側壁保護層を除去するステップを含む。
他の更なる実施形態において、側壁保護層の形成ステップは、酸化物と窒化物から選択された材料を堆積させる。
【０００９】
他の更なる実施形態において、第１ゲート誘電体層を形成するステップは、第１ｈｉｇｈ−ｋ誘電体層を形成するステップを含み、第２ゲート誘電体層を形成するステップは、第１ｈｉｇｈ−ｋ誘電体層とは異なるｈｉｇｈ−ｋ誘電体層を含む第２ｈｉｇｈ−ｋ誘電体層を形成するステップを含む。
【００１０】
他の実施形態において、半導体構造の形成方法は、第１ウェル領域と第２ウェル領域を含む半導体層上に、第１ゲート誘電体層を形成するステップと；第１ゲート誘電体層上に第１メタルゲート電極層を形成するステップと；第２ウェル領域上に位置する第１ゲート誘電体層と第１メタルゲート電極層の部分を除去するステップと；第１ゲート誘電体層の側壁と第１メタルゲート電極層の側壁とに隣接する側壁保護層を、第１メタルゲート電極層上と第２ウェル領域上とに形成するステップと；側壁保護層を形成後に、第２ウェル領域上にチャネル領域層を形成するステップと；側壁保護層上とチャネル領域層上とに第２ゲート誘電体層を形成するステップと；第１メタルゲート電極層とは異なる第２メタルゲート電極層を、第２ゲート誘電体層上に形成するステップと；側壁保護層上に位置する第２メタルゲート電極層と第２ゲート誘電体層の部分を除去するステップと；第１ウェル領域上に位置する第１ゲート誘電体層と第１メタルゲート電極層それぞれの部分を有する第１ゲートスタックを形成するステップと；チャネル領域層上と第２ウェル領域上に位置する第２ゲート誘電体層と第２メタルゲート電極層それぞれの部分を有する第２ゲートスタックを形成するステップとを含む。
【００１１】
他の実施形態の更なる実施例において、方法は更に、第１ゲートスタックを用いて、第１伝導型を有する第１デバイスを形成するステップと；第２ゲートスタックを用いて、第１伝導型とは異なる第２伝導型を有する第２デバイスを形成するステップとを含む。ここで、第２デバイスのチャネル領域は、チャネル領域層に位置する。
【００１２】
他の実施形態の更なる他の実施例において、第１ゲートスタックと第２ゲートスタックとを形成する前に、方法は更に、側壁保護層を除去するステップと；第１メタルゲート電極層と第２メタルゲート電極層とにそれぞれ接触する伝導ゲート厚膜化層を、第１メタルゲート電極層上と第２メタルゲート電極層上に形成するステップとを含む。
【００１３】
他の実施形態の他の更なる実施例において、チャネル領域層を形成するステップは、半導体層の半導体材料とは異なる半導体材料を成長させるステップを含む。他の更なる実施形態の更なる実施例において、チャネル領域層を形成するステップは、第２ウェル領域上にシリコンゲルマニウムをエピタキシャル成長させるステップを含む。
【００１４】
他の実施形態の他の更なる実施例において、方法は更に、側壁保護層上に位置する第２メタルゲート電極層と第２ゲート誘電体層の部分を除去した後に、側壁保護層を除去するステップを含む。
【００１５】
他の実施形態の他の更なる実施例において、側壁保護層を形成するステップは、酸化膜と窒化膜のうちから選択された材料を堆積させるステップを含む。
他の実施形態の他の更なる実施例において、第１ゲート誘電体層を形成するステップは、第１ｈｉｇｈ−ｋ誘電体層を形成するステップを含み、第２ゲート誘電体層を形成するステップは、第１ｈｉｇｈ−ｋ誘電体層とは異なるｈｉｇｈ−ｋ誘電体を含む第２ｈｉｇｈ−ｋ誘電体層を形成するステップを含む。
【００１６】
更に他の実施形態において、半導体構造の形成方法は、第１ウェル領域と第２ウェル領域を含む半導体層上に、第１ｈｉｇｈ−ｋゲート誘電体層を形成するステップと；第１ｈｉｇ−ｋゲート誘電体層上に第１メタルゲート電極層を形成するステップと；第１ゲート誘電体層の側壁と第１ゲート電極層の側壁とに隣接する側壁保護層を、第１メタルゲート電極層上に堆積するステップと；側壁保護層の形成後に、第２ウェル領域上にチャネル領域層を形成するステップと；第１ｈｉｇｈ−ｋゲート誘電体層とは異なるｈｉｇｈ−ｋ誘電体を有する第２ｈｉｇｈ−ｋゲート誘電体層を、チャネル領域層上に形成するステップと；第１メタルゲート電極層とは異なる第２メタルゲート電極層を、第２ゲート誘電体層上に形成するステップと；第１ウェル領域上に位置する第１ｈｉｇｈ−ｋゲート誘電体層と第１メタルゲート電極層それぞれ部分を含む第１ゲートスタックを形成するステップと；チャネル領域上と第２ウェル領域上に位置する第２ｈｉｇｈ−ｋゲート誘電体層と第２メタルゲート電極層それぞれの部分を含む第２ゲートスタックを形成するステップと；第１ゲートスタックを用いて、第１伝導型を有する第１デバイスを形成するステップと；第２ゲートスタックを用いて、第１伝導型とは異なる第２伝導型を有する第２デバイスを形成するステップであって、第２デバイスのチャネル領域は、チャネル領域層に位置することとを含む。
【００１７】
他の更なる実施形態の更なる実施例において、第１ゲートスタックと第２ゲートスタックを形成する前に、方法は更に、第１メタルゲート電極層と第２メタルゲート電極層とにそれぞれ物理的接触する伝導ゲート厚膜化層を、第１メタルゲート電極層上と第２メタルゲート電極層上に形成するステップを含む。
【００１８】
他の更なる実施形態の他の更なる実施例において、チャネル領域層を形成するステップは、半導体層の半導体材料とは異なる半導体材料を成長させるステップを含む。
他の更なる実施形態の他の更なる実施例において、方法は更に、チャネル領域層を形成した後に、側壁保護層を除去するステップを含む。
【００１９】
本発明は、特定の伝導型またはポテンシャルの極性に関して記載されているが、伝導型とポテンシャルの極性は、逆でも良いことを、当業者は理解する。
ＮＭＯＳデバイスには第１メタルゲートが使用され、且つＰＭＯＳデバイスには第１メタルゲートとは異なる第２メタルゲートが使用されるデュアルメタルゲート集積化は、ポリシリコンゲートに関連する問題に取り込むべく使用されうる。デュアルメタルゲート集積化は、デバイスの各タイプ用に仕事関数が最適化されることを可能にする。また、デバイスの各チャネル領域に、互いに異なる材料を使用することを通じて、ＰＭＯＳデバイスとＮＭＯＳデバイスの性能は、更に改善されうる。例えばＮＭＯＳデバイスは、チャネル領域が（シリコンのような）或る半導体材料に形成された場合に、良い性能となりうる。一方、ＰＭＯＳデバイスは、ＮＭＯＳデバイスの半導体材料とは異なる半導体材料（シリコンゲルマニウムのような）にチャネル領域が形成された場合に、より良い性能となりうる。したがって、以下に記述される一実施形態は、ＮＭＯＳデバイスとＰＭＯＳデバイスの互いに異なるチャネル領域を可能にするデュアルメタルゲート集積化を含む。
【００２０】
本発明は、例によって説明されるが、付随の図面によって制限されない。図面では、参照記号が同様の要素を示す。図面中の要素は、簡単と明瞭のために説明されるが、必ずしも縮尺通りではない。
【図面の簡単な説明】
【００２１】
【図１】一実施形態にしたがって、半導体層１３上の第１ゲート誘電体層２６と、第１ゲート誘電体層２６上の第１ゲート電極層２８とを有する半導体構造１０の断面図を示す。
【図２】一実施形態にしたがって、第１ゲート電極層２８上に、パターン化された第１マスク層３４を形成後の図１の半導体構造の断面図を示す。
【図３】一実施形態にしたがって、第１ゲート電極層２８と第１ゲート誘電体層２６の露光部分を除去した後の、図２の半導体構造１０の断面図を示す。
【図４】一実施形態にしたがって、図２において形成されたパターン化された第１マスク層３４上と半導体層１３上に側壁保護層３６を形成し、そして側壁保護層３６上にパターン化された第２マスク層３８を形成した後の、図３の半導体構造１０の断面図を示す。
【図５】一実施形態にしたがって、図４において形成されたパターン化された第２マスク層３８を用いて、側壁保護層３６をパターン化した後の、図４の半導体構造１０の断面図を示す。
【図６】一実施形態にしたがって、チャネル領域層４０を形成した後の図５の半導体構造１０の断面図を示す。
【図７】一実施形態にしたがって、チャネル領域層４０上と側壁保護層３６上に第２ゲート誘電体層４２を形成し、そして第２ゲート誘電体層４２上に第２ゲート電極層４４を形成した後の、図６の半導体構造１０の断面図を示す。
【図８】一実施形態にしたがって、図７において形成された第２ゲート電極層４４上に、パターン化された第３マスク層４６を形成した後の、図７の半導体構造１０の断面図を示す。
【図９】一実施形態にしたがって、図７において形成された第２ゲート電極層４４と第２ゲート誘電体層４２の一部を除去し、そして側壁保護層３６を除去した後の、図８の半導体構造１０の断面図を示す。
【図１０】一実施形態にしたがって、図８において形成されたパターン化された第３マスク層４６を除去した後の、図９の半導体構造１０の断面図を示す。
【図１１】一実施形態にしたがって、図２において形成されたパターン化された第１マスク層３４を除去した後の、図１０の半導体構造１０の断面図を示す。
【図１２】一実施形態にしたがって、第１ゲート電極層２８上と第２ゲート電極層４４上にゲート厚膜化層４８を形成し、そしてゲート厚膜化層４８上に、パターン化された第４マスク層５０を形成した後の、図１１の半導体構造１０の断面図を示す。
【図１３】一実施形態にしたがって、第１ゲートスタック５８と第２ゲートスタック６６を形成した後の、図１２の半導体構造１０の断面図を示す。
【図１４】一実施形態にしたがって、図１３の第１ゲートスタック５８と第２ゲートスタック６６を備えた実質的に完全な半導体デバイス６８、７０を形成した後の、図１３の半導体構造１０の断面図を示す
【発明を実施するための形態】
【００２２】
図１は、半導体基板１２を有する半導体構造１０を示す。半導体基板１２は、埋込酸化層１４と、埋込酸化層１４上の半導体層１３とを有する。半導体層１３は、ＮＭＯＳデバイスを形成すべく使用されるＮＭＯＳウェル領域１６と、ＰＭＯＳデバイスを形成すべく使用されるＰＭＯＳウェル領域１８とを有する。半導体層１３はまた、ＮＭＯＳウェル領域１６とＰＭＯＳウェル領域１８をそれぞれ孤立させる孤立領域２０、２２、２４を有する。ＮＭＯＳウェル領域１６とＰＭＯＳウェル領域１８のような各ウェル領域は、任意の数のデバイスを形成すべく使用されうることを記す。図示された実施形態において、半導体基板１２は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板として示される。ＳＯＩ基板には、半導体層１３は埋込酸化層１４の上に位置する。しかしながら、代替実施形態において、半導体基板１２は、埋込酸化層１４の上が存在しないバルク半導体基板になりうる。半導体層１３は、任意の半導体材料を有しうる。一実施形態において、半導体層１３は、シリコン層である。
【００２３】
半導体層１３は、１以上のＮＭＯＳデバイスが形成されるＮＭＯＳデバイス形成領域３０と、１以上のＰＭＯＳデバイスが形成されるＰＭＯＳデバイス形成領域３２とを有する。
【００２４】
ＮＭＯＳデバイス形成領域３０は、ＮＭＯＳウェル領域１６のような任意の数のＮＭＯＳウェル領域と、ＰＭＯＳウェル領域１８のような任意の数のＰＭＯＳウェル領域とを有してもよい。
【００２５】
図１はまた、半導体層１３上の第１ゲート誘電体層２６と、第１ゲート誘電体層２６上の第１ゲート電極層２８とを示す。一実施形態において、第１ゲート誘電体層２６は半導体層１３上に堆積されたベタ膜であり、第１ゲート電極層２８は、第１ゲート誘電体層２６上に堆積されたベタ膜である。一実施形態において、第１ゲート誘電体層２６は、例えば、ハフニウム酸化物またはハフニウムジルコニウム酸化物を有するｈｉｇｈ−ｋ誘電体である（ここで使用されるように、ｈｉｇｈ−ｋは、誘電率ｋが二酸化シリコンの誘電率よりも大きい誘電体を指す）。更に、第１ゲート誘電体層２６は、酸化膜でキャップされたｈｉｇｈ−ｋ誘電体層のような１以上の層を有しうる。一実施形態において、第１ゲート誘電体層２６は、約１ナノメートルから約５ナノメートルの範囲の厚さを有しうる。一実施形態において、第１ゲート電極層２８は、例えば、炭化タンタル、窒化タンタル、窒化チタンといった金属を有する。一実施形態において、第１ゲート電極層２８は、約２ナノメートルから約１０ナノメートルの範囲の厚さを有する。図示された実施形態において、第１ゲート誘電体層２６と第１ゲート電極層２８は、ＮＭＯＳデバイス形成領域３０にＮＭＯＳデバイスを形成すべく使用される。
【００２６】
図２は、ＮＭＯＳデバイス形成領域３０において第１ゲート電極層２８上にパターン化された第１マスク層３４を形成した後の、半導体構造１０を示す。一実施形態において、パターン化された第１マスク層３４は、例えば、プラズマ援用（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ）窒化物またはプラズマ援用酸化物を有するハードマスクである。代替的に、パターン化された第１マスク層３４は、フォトレジストを有しうる。一実施形態において、従来のプロセスが、パターン化された第１マスク層３４を形成すべく使用されてもよい。
【００２７】
図３は、パターン化された第１マスク層３４を用いて、第１ゲート電極層２８と第１ゲート誘電体層２６の露光部分を除去した後の、半導体構造１０を示す。したがって、パターン化された第１マスク層３４の使用を通じて、ＰＭＯＳデバイス形成領域３２の第１ゲート電極層２８と第１ゲート誘電体層２６のこれらの露光部分は、半導体層１３のＰＭＯＳウェル領域１８を露光すべく除去されうることを記す。一実施形態において、従来のエッチングプロセスと化学物質が、第１ゲート電極層２８と第１ゲート誘電体層２６の露光部分を除去すべく使用されうる。
【００２８】
図４は、パターン化された第１マスク層３４上と半導体層１３の露光部分上に、側壁保護層３６を形成した後の、半導体構造１０を示す。側壁保護層３６は、パターン化された第１マスク層３４上に形成され、且つ第１ゲート電極層２８と第１ゲート誘電体層２６の側壁に隣接して形成されることを記す。また、パターン化された第１マスク層３４と、第１ゲート電極層２８と、第１ゲート誘電体層２６とは、図３に関連して記述されたこれらの層のエッチング中に露光されたことを記す。一実施形態において、側壁保護層３６は、ベタ膜として堆積される。また、一実施形態において、側壁保護層３６は、第１ゲート電極層２８と第１ゲート誘電体層２６の側壁に物理的接触する。一実施形態において、側壁保護層３６は、例えば、約５ナノメートルから約１０ナノメートルの範囲の厚さを有する、酸化層または窒化層でありうる。図４はまた、ＮＭＯＳデバイス形成領域３０において、側壁保護層３６上に形成されたパターン化された第２マスク層３８の形成を含む。一実施形態において、パターン化された第２マスク層３８は、フォトレジストを有し、そしてパターン化された第２マスク層３８は、従来のプロセスを用いて形成されうる。
【００２９】
図５は、パターン化された第２マスク層３８を用いて側壁保護層３６の露光部分を除去した後の、半導体構造１０である。したがって、パターン化された第２マスク層３８の使用を通じて、ＰＭＯＳデバイス形成領域３２の側壁保護層３６の露光部分は、半導体層１３のＰＭＯＳウェル領域１８を露光すべく除去されうることを記す。この間、ＮＭＯＳデバイス形成領域３０における第１ゲート電極層２８と第１ゲート誘電体層２６の側壁は覆われ、つまり保護されることが可能となる。次に、パターン化された第２マスク層３８は、図５に示されるように、除去されうる。一実施形態において、従来のプロセスが、側壁保護層３６をエッチすべく、且つパターン化された第２マスク層３８を除去すべく、使用されうる。
【００３０】
図６は、ＰＭＯＳデバイス形成領域３２のＰＭＯＳウェル領域１８上にチャネル領域層４０を形成した後の、半導体構造１０を示す。チャネル領域層４０は、ＰＭＯＳデバイスのチャネル領域を有する層である。したがって、チャネル領域層４０は、半導体層１３（またはＮＭＯＳウェル領域１６）の半導体材料とは異なる半導体材料を有する層でありうる。この異なる半導体材料は、ＰＭＯＳデバイスに、より適していてもよい。例えば、半導体材料は、歪み、バンドギャップ、移動度等に影響する材料、または、歪みとバンドギャップと移動度とのうちの任意の組み合わせに影響する材料でありうる。例えば、一実施形態において、チャネル領域層４０は、シリコンと比較してＰＭＯＳデバイスの性能を改善するシリコンゲルマニウム層である。したがって、一実施形態において、チャネル領域層４０はシリコンゲルマニウムでありうる一方、半導体層１３のＮＭＯＳウェル領域１６とＰＭＯＳウェル領域１８は、シリコンでありうる。一実施形態において、シリコンゲルマニウムは、摂氏約５５０度から摂氏約７００度の範囲の温度において、約２ナノメートルから約１５ナノメートルの範囲の厚さにエピタキシャル成長され、約１０から約５０パーセント（原子パーセント）の範囲のゲルマニウム濃度を有する。チャネル領域層４０を形成中に、第１ゲート電極層２８と第１ゲート誘電体層２６の側壁は、側壁保護層３６によって保護されることを記す。例えば、チャネル領域層４０が、側壁保護層３６なしにエピタキシャル成長される場合、第１ゲート電極層２８と第１ゲート誘電体層２６の側壁は、チャネル領域層４０の形成中に影響されうる。この側壁への影響は、ＮＭＯＳデバイスの形成またはＮＭＯＳデバイスの性能に悪影響を与えうる。
【００３１】
図７は、ＮＭＯＳデバイス形成領域３０における側壁保護層３６上と、ＰＭＯＳデバイス形成領域３２におけるチャネル領域層４０上とに第２ゲート誘電体層４２を形成し、そして第２ゲート誘電体層４２上にＰＭＯＳゲート電極４４を形成した後の、半導体構造１０を示す。一実施形態において、第２ゲート誘電体層４２は、側壁保護層３６と、半導体層１３と、チャネル領域層４０との上に堆積されたベタ膜であり、第２ゲート電極層４４は、第２ゲート誘電体層４２上に堆積されたベタ膜である。一実施形態において、第２ゲート誘電体層４２は、例えば、ハフニウム酸化物またはハフニウムジルコニウム酸化物を有するｈｉｇｈ−ｋゲート誘電体である。（一実施形態において、第２ゲート誘電体層４２は、第１ゲート誘電体層２６とは異なるｈｉｇｈ−ｋを用いて形成されることを記す。）更に、第２ゲート誘電体層４２は、酸化膜でキャップされたｈｉｇｈ−ｋ層のような１以上の層を含みうる。一実施形態において、第２ゲート誘電体層４２は、約１ナノメートルから約５ナノメートルの範囲の厚さを有しうる。一実施形態において、第２ゲート電極層４４は、例えば、窒化モリブデン、ルテニウムといった金属を含みうる。また、一実施形態において、第２ゲート電極層４４は、第１ゲート電極層２８の金属とは異なる金属で形成される。一実施形態において、第２ゲート電極層４４は、約２ナノメートルから約１０ナノメートルの範囲の厚さを有する。図示された実施形態において、第２ゲート誘電体層４２と第２ゲート電極層４４は、ＰＭＯＳデバイス形成領域３２においてＰＭＯＳデバイスを形成すべく使用されることとを記す。
【００３２】
ＮＭＯＳデバイス形成領域３０は、第１デバイス領域と呼ばれうることと、そして同様に、ＮＭＯＳウェル領域１６は、第１ウェル領域と呼ばれうることと、そしてＰＭＯＳデバイス形成領域３２は、第２デバイス領域と呼ばれうることと、そして同様に、ＰＭＯＳウェル領域１８は、第２ウェル領域と呼ばれうることとを記す。また、第１デバイス領域がＰＭＯＳデバイス形成領域に対応し、且つ第２デバイス領域は、ＮＭＯＳデバイス形成領域に対応するように、極性が逆になりうることを記す。同様に、本実施形態において、第１ウェル領域は、ＰＭＯＳウェル領域に対応し、第２ウェル領域は、ＮＭＯＳウェル領域に対応する。また、この場合において、第１ゲート誘電体層２６は、ＰＭＯＳデバイスの形成に使用されるゲート誘電体層に対応し、第１ゲート電極層２８は、ＰＭＯＳデバイスの形成に使用されるゲート電極層に対応しうる。一方で、第２ゲート誘電体層４２は、ＮＭＯＳデバイスが形成デバイスの形成に使用されるゲート誘電体層に対応し、第２ゲート電極層４４は、ＮＭＯＳデバイスが形成デバイスの形成に使用されるゲート電極層に対応しうる。
【００３３】
図８は、ＰＭＯＳデバイス形成領域３２における第２ゲート電極層４４上に、パターン化された第３マスク層４６を形成した後の、半導体構造１０を示す。一実施形態において、パターン化された第３マスク層４６は、フォトレジストを用いて形成される。一実施形態において、従来のプロセスが、パターン化された第３マスク層４６を形成すべく使用されうる。
【００３４】
図９は、パターン化された第３マスク層４６を用いて、第２ゲート電極層４４と、第２ゲート誘電体層４２と、側壁保護層３６との露光部分を除去した後の、半導体構造１０を示す。したがって、パターン化された第３マスク層４６の使用を通じて、ＮＭＯＳデバイス形成領域３０に第２ゲート電極層４４と、第２ゲート誘電体層４２と、側壁保護層３６との露光部分がエッチされうることを記す。ここで、一実施形態において、パターン化された第１マスク層３４は、エッチングのためのエッチストップ層として作用することを記す。一実施形態において、従来のエッチングが、第２ゲート電極層４４と、第２ゲート誘電体層４２と、側壁保護層３６との露光部分を除去すべく使用されうる。
【００３５】
図１０は、パターン化された第３マスク層４６を除去した後の、半導体構造１０を示す。従来のプロセスが、パターン化された第３マスク層４６を除去すべく使用されうる。
図１１は、パターン化された第１マスク層３４を除去した後の、半導体構造１０を示す。一実施形態において、フッ酸のようなウェットエッチが、パターン化された第１マスク層３４を除去すべく使用されうる（パターン化された第１マスク層３４は、上記において議論したように、プラズマ援用（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ）窒化物またはプラズマ援用酸化物である）。
【００３６】
図１２は、第１ゲート電極層２８と第２ゲート電極層４４上にゲート厚膜化層４８を形成し、そしてゲート厚膜化層４８上にパターン化された第４マスク層５０を形成した後の、半導体構造１０を示す。一実施形態において、ゲート厚膜化層４８は、例えば、ポリシリコンのような伝導材料を有し、したがって、伝導ゲート厚膜化層と呼ばれうる。また、ゲート厚膜化層４８は、伝導材料の１以上の層を含みうる。一実施形態において、ソースとドレイン注入が実施されるときにチャネル領域への注入を防ぐのに十分なほどゲートスタックが厚くなるように、ゲート厚膜化層４８は、形成されるデバイスのゲートスタックを厚くする働きをする。代替の実施形態において、ゲート厚膜化層４８は形成されなくてもよい。パターン化された第４マスク層５０は、形成されるデバイスのゲートスタックに対応する場所を明示する。図示された実施形態において、パターン化された第４マスク層５０は、ＮＭＯＳデバイス形成領域３０におけるゲートスタック位置と、ＰＭＯＳデバイス形成領域３２におけるゲートスタック位置とを明示する。一実施形態において、パターン化された第４マスク層５０は、フォトレジストを含む。一実施形態において、従来のプロセスが、ゲート厚膜化層４８とパターン化された第４マスク層５０を形成すべく使用されうる。
【００３７】
図１３は、パターン化された第４マスク層５０を用いて第１ゲートスタック５８と第２ゲートスタック６６を形成し、そしてパターン化された第４マスク層５０を除去した後の、半導体構造１０を示す。したがって、パターン化された第４マスク層５０を用いて、ゲート厚膜化層４８の露光部分は、ＮＭＯＳデバイス形成領域３０とＰＭＯＳデバイス形成領域３２から除去され、第１ゲート電極層２８と第１ゲート誘電体層２６は、ＮＭＯＳデバイス形成領域３０から除去され、第２ゲート電極層４４と第２ゲート誘電体層４２の露光部分は、ＰＭＯＳデバイス形成領域３２から除去され、したがって、ＮＭＯＳデバイス形成領域３０における第１ゲートスタック５８と、ＰＭＯＳデバイス形成領域３２における第２ゲートスタック６６とをもたらす。図１３の実施形態のエッチング中に、両方のゲート電極層（第１ゲート電極層２８と第２ゲート電極層４４）は同時にエッチングされることを記す。一実施形態において、従来のプロセスが、第１ゲートスタック５８と、第２ゲートスタック６６と、パターン化された第４マスク層５０とを形成すべく使用されうる。
【００３８】
図１３に示すように、第１ゲートスタック５８は、ＮＭＯＳウェル領域１６上の（第１ゲート誘電体層２６から形成された）第１ゲート誘電体５２と、第１ゲート誘電体５２上の（第１ゲート電極層２８から形成された）第１ゲート電極５４と、第１ゲート電極５４上の（ゲート厚膜化層４８から形成された）第１ゲート厚膜化部５６とを有する。第２ゲートスタック６６は、チャネル領域層４０上の（第２ゲート誘電体層４２から形成された）第２ゲート誘電体６０と、第２ゲート誘電体６０上の（第２ゲート電極層４４から形成された）第２ゲート電極６２と、第２ゲート電極６２上の（ゲート厚膜化層４８から形成された）第２ゲート厚膜化部６４とを有する。
【００３９】
図１４は、実質的に完成したＮＭＯＳデバイス６８と、実質的に完成したＰＭＯＳデバイス７０とを形成した後の、半導体構造１０を示す。ＮＭＯＳデバイス６８は、ＮＭＯＳデバイス形成領域３０における第１ゲートスタック５８を用いて形成され、ＰＭＯＳデバイス７０は、ＰＭＯＳデバイス形成領域３２における第２ゲートスタック６６を用いて形成される。各デバイスでは、従来のプロセスが、スペーサとソース／ドレイン領域を形成すべく使用されうる。ＮＭＯＳデバイス６８のチャネル領域は、第１ゲート誘電体５２の下の半導体層１３のＮＭＯＳウェル領域１６の部分に位置することと、且つＮＭＯＳデバイス６８のソース領域とＮＭＯＳデバイス６８のドレイン領域との間に形成されることとを記す。しかしながら、ＰＭＯＳデバイス７０のチャネル領域は、半導体層１３の部分に位置するのではなく、第２ゲート誘電体６０の下のチャネル領域層４０の部分に位置し、且つＰＭＯＳデバイス７０のソース領域とＰＭＯＳデバイス７０のドレイン領域との間に位置する。このように、ＮＭＯＳデバイス６８とＰＭＯＳデバイス７０は、互いに異なるゲート電極を有し、チャネル領域に互いに異なる半導体材料を有しつつ形成されうる。したがって、ＮＭＯＳデバイス６８とＰＭＯＳデバイス７０は、互いに異なるメタルゲート電極の選択と互いに異なるチャネル領域材料の選択を通じて、別々に最適化されうる。
【００４０】
したがって、前もってパターン化された第１ゲート電極層２８の露出された側壁と、すでにパターン化された第１ゲート誘電体層２６の露出された側壁とに損傷を与えることなく、側壁保護層３６の使用を通じてチャネル領域層４０が形成されうることが理解されるであろう。更に、第１ゲート電極層２８と第１ゲート誘電体層２６が前もってパターン化されているため、メタルゲート電極層は、チャネル領域層４０上のＰＭＯＳデバイス形成領域３２から続いてエッチングされる必要がない。このように、チャネル領域層４０の形成後に、上に位置するメタルゲート電極層の続いてのエッチングは必要ではない。この続いてのエッチングは、第２ゲート誘電体層４２とチャネル領域層４０のいずれにも損傷を与えるおそれがある。したがって、本実施形態によれば、チャネル領域／ゲート誘電体界面に損傷を与えないデュアルメタルゲート集積化を可能にしつつ、デバイス領域３２において形成されるデバイスの特定の型に、更に適切なチャネル領域層４０が、（デバイスがＰＭＯＳであるかＮＭＯＳであるかにかかわらず）形成されうる。
【００４１】
代替の実施形態において、チャネル領域層４０のようなチャネル領域層は、ＰＭＯＳデバイスが形成デバイスではなく、ＮＭＯＳデバイスを形成するために使用されうることを記す。更に他の実施形態において、チャネル領域層４０のようなチャネル領域層は、ＮＭＯＳデバイスとＰＭＯＳデバイスの両方を形成するために使用されうる。例えば、チャネル領域層はまた、第１ゲート誘電体層２６の形成前に、ＮＭＯＳウェル領域１６上に形成されうる。
【００４２】
本発明は、特定の実施形態に関連して記述されているが、以下の請求項に記載の本発明の範囲から逸脱することなく、様々な修正と様々な変化がなされうる。したがって、明細書と図面は、限定的な意味よりむしろ図示的な意味と見なされるべきである。そして、素全てのそのような修正は、本発明の範囲内に含まれるべく意図される。詳細な実施形態に関して、ここで記述されたいかなる利益、優位性、または問題に対する解は、重大な、必要とされる、または本質的な特徴として、または任意の要素として、または全ての請求項として、解釈されるよう意図されない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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