(57)【要約】  集積回路構造をカモフラージュしてリバースエンジニアリングに対するその抵抗力を強化するための技法と構造。半導体基板には複数のトランジスタが形成され、これらのトランジスタの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプである。トランジスタは不明確な相互接続特徴要素によってプログラム可能に相互接続され、これらの不明確な相互接続特徴要素の各々は、好適にはＬＤＤ領域と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルを有し、また電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの選択されたチャネルを有する、半導体基板に形成されたチャネルを備える。
2010505279.tif 000002
【特許請求の範囲】
【請求項１】
リバースエンジニアリングに対する抵抗力を強化するように半導体チップを設計する方法であって：
ａ．複数のトランジスタのうちの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプであって、前記複数のトランジスタの少なくとも一部は活性領域を有しており、また前記複数のトランジスタのうちの一部のトランジスタの前記活性領域の少なくとも一部は前記複数のトランジスタのうちの他のトランジスタの隣接活性領域付近に配置される、半導体基板に形成される複数のトランジスタを画定する工程と；
ｂ．ＬＤＤ領域として共通のドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルを有し、また電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの他の選択されたチャネルを有する、前記半導体基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素によって隣接活性領域に前記少なくとも一部の活性領域をプログラム可能に相互接続する工程と；
を備える方法。
【請求項２】
前記複数のトランジスタが真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、請求項１に記載の方法。
【請求項３】
リバースエンジニアリングに対して改善された抵抗力を有する半導体チップを製造する方法であって：
ａ．複数のトランジスタはサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有し、また活性領域を有し、前記複数のトランジスタのうちのある幾つかのトランジスタの前記活性領域の少なくとも一部は前記複数のトランジスタのうちの他のトランジスタの隣接活性領域付近に配置され、前記ＬＤＤ領域のドーパント密度は前記活性領域のドーパント密度より小さい、複数のトランジスタを半導体基板に形成する工程と；
ｂ．前記ＬＤＤ領域のドーパント密度と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプを有するチャネルのうちの選択されたチャネルを有し、また隣接活性領域間の電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの他の選択されたチャネルを有する、半導体基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素によって隣接活性領域に少なくとも一部の活性領域をプログラム可能に相互接続する工程と；
を備える方法。
【請求項４】
前記複数のトランジスタが真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、請求項３に記載の方法。
【請求項５】
前記複数のトランジスタがｎ型およびｐ型ＭＯＳトランジスタの両方を含む、請求項３または４に記載の方法。
【請求項６】
前記複数のトランジスタがＣＭＯＳデバイスを形成する、請求項３、４または５に記載の方法。
【請求項７】
リバースエンジニアリングに対して改善された抵抗力を有する半導体チップであって：
ａ．基板と；
ｂ．複数のトランジスタはサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有し、また活性領域を有し、ある幾つかのトランジスタの前記活性領域の少なくとも一部はある他の幾つかのトランジスタの隣接活性領域付近に配置される、前期基板内または上に画定された複数のトランジスタと；
ｃ．前記活性領域のドーパント密度より小さい前記ＬＤＤ領域のドーパント密度と；
ｄ．前記ＬＤＤ領域のドーパント密度と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプを有するチャネルのうちの選択されたチャネルを有し、また隣接活性領域間の電気通信を抑止している導電性タイプで形成されたチャネルのうちの他の選択されたチャネルを有する、前記基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素によって隣接活性領域に前記少なくとも一部の活性領域を相互接続するための不明確な相互接続特徴要素と；
を備える半導体チップ。
【請求項８】
前記複数のトランジスタが真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、請求項７に記載の半導体チップ。
【請求項９】
前記複数のトランジスタがｎ型およびｐ型トランジスタの両方を含む、請求項７または８に記載の半導体チップ。
【請求項１０】
前記複数のトランジスタがＣＭＯＳデバイスを形成する、請求項７、８または９に記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路（ＩＣ）と半導体デバイスとに関し、また半導体デバイスがどのように機能するかをリバースエンジニアが認識するのを困難にするカモフラージュ技法を集積回路と半導体デバイスとが使用する集積回路と半導体デバイスの製造方法に関する。本明細書は、リバースエンジニアを混乱させるために不明確な特徴を使用して集積回路における活性領域のプログラム可能な接続と絶縁とを開示する。
[関連出願への相互参照]
【０００２】
本出願は、J. P. Baukus, Lap Wai Chow and W. C. Clarkによって２００１年１月１１日に出願された「２重ポリシリコン層ＣＭＯＳプロセスを使用して実現された回路保護」（Circuit Protection Implemented Using a Double Polysilicon Layer CMOS Process）と題する同時係属中の米国特許出願第０９／７５８，７９２号に関する。
【０００３】
本出願はまた、その開示内容が引例によってここに組み込まれている、Lap Wai Chow, W. C. Clark, J. P. Baukus and G. Harbisonによって２００３年８月７日に出願された「擬似(false)トランジスタをカモフラージュするためのシリコンブロックプロセスステップの使用」(Use of Silicon Block Process Step to Camouflage a False Transistor）と題する同時係属中の米国特許出願第１０／６３７，８４８号（２００５年１２月２７日に発行された現米国特許第６，９７９，６０６号）に関する。
【背景技術】
【０００４】
本発明は、本発明者等と同じ発明者等の一部の者によって下記の米国特許に関係付けられる：
（１）米国特許第５，８６６，９３３号、５，７８３，３７５号および６，２９４，８１６号は、トランジスタ間の注入（したがって隠されて埋め込まれた）ライン(implanted line)によってＣＭＯＳ回路内のトランジスタを接続することを教示している。注入ラインは、ｐ＋およびｎ＋ソース／ドレインマスクを修正することによって形成される。これらの注入相互接続部は、３入力ＡＮＤまたはＯＲ回路をリバースエンジニアに実質的に同じに見えるようにするために使用される。また相互接続は、トランジスタ間の接続を、したがってトランジスタの機能を解明しようとするためにリバースエンジニアにＩＣをより深く調査することを余儀なくさせる。
【０００５】
（２）米国特許第５，７８３，８４６号、５，９３０，６６３号および６，０６４，１１０号は、トランジスタ間の注入接続ラインにギャップを与えるためにソース／ドレイン注入マスクを修正することを教示している。ギャップの長さは、使用されるＣＭＯＳ技術のほぼ最小特徴要素サイズである。このギャップが１種の注入で「満たされて」いれば、ラインは導通しているが、このギャップが別の１種の注入で「満たされて」いればラインは導通しない。意図的なギャップは、「チャネルブロック」と呼ばれる。リバースエンジニアは、使用されているＣＭＯＳプロセスの最小特徴要素サイズにおける注入タイプを解明することに基づいて接続を決定することを余儀なくされる。
【０００６】
（３）米国特許第６，１１７，７６２号は、リバースエンジニアリングから半導体集積回路を保護するための方法と装置とを教示している。半導体活性領域は基板上に形成され、またシリサイド層は、半導体活性領域の少なくとも１つの活性領域上と選択された基板領域上に形成される。シリサイド層は少なくとも１つの活性領域をもう１つの活性領域に接続する。
【０００７】
複雑な集積回路と半導体デバイスの製造は、このようなデバイスを設計することに関係する洗練された技術的才能の多くの時間のために高価な事業になる可能性がある。更に集積回路は、ファームウエアの形のソフトウエアが符号化されたリードオンリーメモリ（および／またはＥＥＰＲＯＭを含み得る。更に集積回路は、情報の暗号化を含むアプリケーションにしばしば使用される。暗号化された情報を機密にしておくために、デバイスはリバースエンジニアリングされることから保護されるべきである。このように、集積回路と他の半導体デバイスとをリバースエンジニアリングされることから保護するための種々の理由が存在し得る。
【０００８】
リバースエンジニアを寄せ付けないために、当分野では集積回路をリバースエンジニアにとってより困難にするための種々の技法が知られている。１つの技法は、各トランジスタ（特にＣＭＯＳデバイスのための各ＣＭＯＳトランジスタペア）の慎重な分析を実行することをリバースエンジニアに余儀なくさせて、集積回路をリバースエンジニアリングするために自動回路・パターン認識技法を使用する試みを妨げて、トランジスタ間の接続を決定し困難にすることである。集積回路は何十万、何百万というトランジスタを有する可能性があるので、１デバイス内の各トランジスタを慎重に分析することをリバースエンジニアに余儀なくさせることは、デバイスを首尾よくリバースエンジニアリングするためのリバースエンジニアの能力を事実上、妨げ得る。
【０００９】
導電層、例えばシリサイドは、半導体デバイスの製造時にしばしば使用される。特に０．５μｍ未満の最小特徴要素サイズを有する最新のＣＭＯＳプロセスでは、シリサイド層はゲート、ソースおよびドレイン接続部の導電性を改善するために使用される。典型的なデザインルールによれば、ソース／ドレイン領域という結果を生じる如何なる活性領域もしばしばシリサイド化される。
【００１０】
１つのリバースエンジニアリング技法は、化学機械研磨（ＣＭＰ）または他のエッチングプロセスによって、完成されたＩＣを層分離（de-layer）することを含む。エッチングプロセスは、ある条件下で、シリサイドが基板上に形成された場所と形成されていない場所との間の領域を、すなわちシリサイドブロックマスクステップとシリサイド層が基板上に堆積するのを構造体、例えばポリシリコンゲートが防止する領域とによって画定された領域を明らかにし得る。これらの領域は、ある種のエッチングの下でシリサイド化シリコン対非シリサイド化シリコンに関する異なるエッチング速度のために観察可能なトポロジー的差異が存在するので、明らかにされ得る。リバースエンジニアは、シリサイド化領域対非シリサイド化領域に着目することによって、デバイスの機能に関して想定を行ない得る。それからこの情報は、他の類似のデバイスの自動分類のためにデータベースに記憶され得る。
【００１１】
リバースエンジニアリングに対して保護する幾つかの方法は、幾つかのリバースエンジニアリング技法、例えば化学機械研磨（ＣＭＰ）または他のエッチング技法の下で発見され易い可能性がある。例えば図１Ａは、米国特許出願第０９／７５８，７９２号にしたがって作られた擬似トランジスタＦＴのエッチング後の可能な上面図を示す。擬似トランジスタの製造時に、また通常のデザインルールにしたがって、シリサイドブロックマスクは、シリサイド層１５（図１Ｂを参照のこと）が基板２２の活性領域１２、１６の上に完全に、またゲート層１４の上に任意選択的に配置されることを可能にする。ゲート層１４はポリシリコン層であり得る。ＣＭＰリバースエンジニアリングプロセスの間、ゲート層１４は除去され、それによって図１Ａに示されるような上下面図のようになる。図示のようにシリサイド層エッジ１８は、ゲートエッジ１１、１３に整列しており、したがってリバースエンジニアはゲートエッジ１１、１３に沿った１本のラインを見るだけである。
【００１２】
擬似トランジスタの上下面図は真正(true)トランジスタの上下面図とは異なっており、そのようなものとしてこの差異はトランジスタが真正トランジスタではないというサインであり得る。
【００１３】
機能的または真正トランジスタの場合図２Ａ、２Ｂに示されルように、シリサイド層エッジ１８’はゲート層１４に隣接して形成されたサイドウォールスペーサ１９の存在のためにポリシリコンゲート層１４からずれている。軽ドープド密度（ＬＤＤ）注入部(implant)１０は典型的には、ゲート層１４の形成後でサイドウォールスペーサの形成前に形成される。典型的には、サイドウォールスペーサ１９が形成された後に活性領域１２、１６が基板に形成される。活性領域１２、１６の形成は、サイドウォールスペーサ１９の下に在るＬＤＤ注入部１０の部分だけが効果的に留まるように、ＬＤＤ注入部の大部分を飽和させる。導電層、例えばシリサイド１５は典型的には、活性領域１２、１６の上とゲート層１４の上に配置される。サイドウォールスペーサ１９は、これらの領域における露出された基板の上にシリサイドが堆積するのを防止する。こうしてアーチファクト（仮構）エッジ１８’は真正トランジスタＴＴのゲート層１４のエッジ１１、１３から間隔をあけてほぼ平行に存在する。したがって図１Ａ、２Ａの上下面図の調査からリバースエンジニアは、この領域に元から配置されている構造体が実際には、（ｉ）ポリシリコンゲート１４のエッジ１１、１３から間隔をあけてほぼ平行になっているアーチファクトエッジ１８’の欠如によってリバースエンジニアを混乱させるように意図された擬似トランジスタＦＴ、または（ｉｉ）真正トランジスタＴＴであったと決定できる可能性がある。それからリバースエンジニアは、単一の集積回路デバイスまたはチップ上に形成された複数の真正トランジスタＴＴの間の擬似トランジスタＦＴの目印としてゲート層１４のエッジ１１、１３から離れてほぼ並行に存在するシリサイド層のアーチファクトエッジ１８’の欠如を認識するためのコンピュータソフトウエアをプログラムすることができる。
【００１４】
図１Ｂはゲート層１４に隣接する活性領域１２、１６を示し、また図２Ｂはゲート層１４に隣接するＬＤＤ注入部１０を示しているが、リバースエンジニアがＬＤＤ注入部１０と活性領域１２、１６との間のドーピングレベルとドーピングタイプ（ｎまたはｐ）の両方における差異を決定することが不可能ではないにしても極めて困難であることは理解されるべきである。
【００１５】
本発明者らの米国特許出願第１０／６３７，８４８号は、リバースエンジニアを混乱させるためにアーチファクトエッジを使用する半導体デバイスと半導体デバイスを製造する方法とを教示している。形成された実際のデバイスを表さないアーチファクトエッジを設けることは、リバースエンジニアを更に混乱させ、したがって、デバイスの実際の構成また機能に関する誤ったを招く。
【００１６】
本発明者らは更に、ＬＤＤ注入部が好適にはシリサイド層の賢明なパターン化と組み合わせて、リバースエンジニアを極めて混乱させ易い方法で異なるトランジスタの活性領域を相互接続する（または相互接続しない）ことを可能にするために、これらの教示を開発してきた。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許出願第０９／７５８，７９２号
【特許文献２】米国特許出願第１０／６３７，８４８号(現米国特許第６，９７９，６０６号）
【特許文献３】米国特許第５，８６６，９３３号
【特許文献４】米国特許第５，７８３，３７５号
【特許文献５】米国特許第６，２９４，８１６号
【特許文献６】米国特許第５，７８３，８４６号
【特許文献７】米国特許第５，９３０，６６３号
【特許文献８】米国特許第６，０６４，１１０号
【特許文献９】米国特許第６，１１７，７６２号
【発明の概要】
【課題を解決するための手段】
【００１８】
ＣＭＯＳ論理回路におけるトランジスタ間の（より具体的にはトランジスタが形成された注入活性領域(implanted active area)間の）接続部が、リバースエンジニアによる観察が困難であるような方法で生成される技法が説明される。実際に接続が影響される構造体は活性領域間の軽ドープド密度（ＬＤＤ）注入領域であって、リバースエンジニアにとっての困難さは本発明の２つの態様と下記の構造体から生じる。第１に、接続または切離しは、活性領域のために使用されるドーパントのタイプ（ｎまたはｐ）に依存して「正しい(right)」ＬＤＤ注入部または「誤った(wrong)」ＬＤＤ注入部のいずれかを選択することによって同じ構造体によって行われ得る。ＬＤＤのドーパント密度は非常に小さいのでリバースエンジニアは、注入部が基板にいつ存在しているか、注入部の極性が何であるかを決定するために典型的なリバースエンジニアリング技法を使用できない。第２に、接続部はリバースエンジニアに明瞭に見える基板上の金属配線によっては作られず、その結果、表面へのエッチングが必要となる。通常のソースまたはドレイン活性領域に使用される注入部と比較してＬＤＤ注入部の比較的小さい密度のために、作られた接続部は導電性金属配線による、またはより重度の注入部による接続部より抵抗が大きい。その結果、この技法は好適には、信号電力を搬送しないで、むしろ回路の論理性能のために必要となるトランジスタを接続するために使用される。典型的なＩＣには多くのこのような接続部が存在し、したがって本発明を使用すれば、これらの「接続部」の全部または一部がリバースエンジニアには機能的に不明瞭に見えるように作られることが可能である。
【００１９】
もう１つの態様において本発明は、集積回路構造をカモフラージュしてリバースエンジニアリングに対するその抵抗力を強化するための方法と構造とを提供する。１つの半導体基板には複数のトランジスタが形成され、これらのトランジスタの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプのものである。トランジスタは不明瞭な相互接続特徴要素とプログラム可能に相互接続され、これらの不明瞭な相互接続特徴要素の各々は、好適にはＬＤＤ領域と同じドーパント密度と、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルと、電気通信を抑制しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの他の選択されたチャネルと、を有する半導体基板に形成されたチャネルを備える。
【図面の簡単な説明】
【００２０】
【図１Ａ】すべての金属層と酸化物層が擬似トランジスタから除去された後にリバースエンジニアが見ることのできるシリサイド層のアーチファクトエッジを示す図である。
【図１Ｂ】図１Ａの擬似トランジスタの横断面図である。
【図２Ａ】すべての金属層と酸化物層が真正トランジスタから除去された後にリバースエンジニアが見ることのできるシリサイド層のアーチファクトエッジを示す図である。
【図２Ｂ】図２Ａの従来技術の真正トランジスタの横断面図である。
【図３】この図上の活性領域によって示された２つの間隔をあけて配置された活性領域間にプログラム可能な接続または絶縁を与えるための構造を示す図である。
【図４】トランジスタの活性領域間のプログラム可能な接続または絶縁を有する、半導体チップ上に形成された複数のトランジスタを略図的に示す半導体チップの一部分の平面図である。
【図５Ａ】トランジスタの注入活性領域（この図のＮ＋活性領域）とＶｓｓとの間に接続または絶縁を与える構造を示す図である。
【図５Ｂ】図４Ａの実施形態に類似しているが、本実施形態ではトランジスタの注入活性領域（この図のＰ＋活性領域）とＶｄｄとの間に接続または絶縁を与える構造を示す図である。
【発明を実施するための形態】
【００２１】
以下、本明細書は、本発明の２つの実施形態が示されている付属図面を参照しながら下記に、より十分に説明される。本発明は、多くの異なる形で具現化されることが可能であって、本明細書に説明される実施形態に限定されると解釈されるべきはでない。
【００２２】
当分野では半導体デバイスを製造する多くの方法が周知である。下記の論議は、リバースエンジニアを混乱させるために半導体デバイスの製造時に使用される導電層ブロックマスクを修正することに焦点を合わせている。本論議は、当分野において周知である半導体製造の詳細事項のすべてを与えるようには意図されていない。更に下記の詳細な説明は、半導体基板における注入領域の形成を論じている。当業者は、半導体基板にドーパントを加えることによって形成される半導体基板における領域が注入と拡散とを含む多くの技法によって形成され得ることを認める。本開示の観点から注入は好適な技法であるが、当業者は、所望であれば代替として他の領域形成技法も使用され得ることを理解すべきである。
【００２３】
リバースエンジニアを混乱させるために、リバースエンジニアが他のリバースエンジニアリング探知防止技法で製造されたデバイスを調査するときに見られるシリサイド層のアーチファクトエッジの配置は、前に言及された特許出願に記載されているように変えられ得る。リバースエンジニアリング探知防止技法では、真正あるいは動作可能トランジスタと共に擬似あるいは動作不可能トランジスタが使用され得る。幾つかの擬似トランジスタは図１Ｂに見られるようにサイドウォールスペーサなしで製造されるが、対応する真正トランジスタは図２Ｂに示されたようにサイドウォールスペーサ１９を有する。デバイスの注入ソースおよびドレインの導電性タイプに依存して、当分野で周知のように井戸２０が形成され得る。サイドウォールスペーサ１９の下のドープド領域１０は、ドーピングのレベルがソースおよびドレイン領域１２、１６のドーピングレベルと比較してかなり軽いので軽ドープド密度（ＬＤＤ）領域と呼ばれる。上下面図から、また大抵のリバースエンジニアリング技法が使用されるとき、これらの擬似トランジスタは動作可能なトランジスタと同じに見える。しかしながら、幾つかのリバースエンジニアリング技法、例えば化学機械研磨（ＣＭＰ）または他のエッチングプロセスを使用すると、シリサイド層のアーチファクトエッジは露出させられ、これによって利用されているリバースエンジニアリング探知防止技法を暴露する可能性がある（すなわちリバースエンジニアは擬似トランジスタの存在を探知する方法を発見する）。図１Ａに示されるように、幾つかの擬似トランジスタに関して、シリサイド層１５のアーチファクトエッジ１８は、ゲート層１４のエッジ１１、１３と一致する。しかしながら、図２Ａに示されるような動作可能なトランジスタでは、シリサイド層１５のアーチファクトエッジ１８’はゲート層１４のエッジ１１、１３からサイドウォールスペーサ１９の幅だけずれている。
【００２４】
動作不能トランジスタがリバースエンジニアには動作可能トランジスタに見えるように動作不能トランジスタ上にアーチファクトエッジを配置するための技法は、前に論じられた本発明者らの同時係属中の米国特許出願第１０／６３７，８４８号に論じられている。
【００２５】
現在開示されている技法はまた、接続部がリバースエンジニアによる観察が困難であるような方法でＣＭＯＳ論理回路内のトランジスタ間の（より具体的にはトランジスタが形成された注入活性領域間の）接続部が形成されることを可能にする。図３、５Ａ、５Ｂには２つの活性領域１２’、１６が描かれている。各活性領域１２’、１６は、異なるトランジスタに関連している。ここでは、活性領域１６は、機能的トランジスタまたは非機能的トランジスタデバイス、例えば図１Ｂ、２Ｂに示されたトランジスタのいずれかの活性領域に対応することが想定されている。図３は図１Ｂまたは２Ｂの線Ａ−Ａに沿って取られた断面図に対応する。他の活性領域１２’は、動作可能（したがって真正トランジスタ）または動作不能（したがって擬似トランジスタ）いずれかの第２のトランジスタの活性領域である。各トランジスタは、図１Ｂに示された（擬似トランジスタが利用される場合）、あるいは図２Ｂに示された（真正トランジスタが利用される場合）それ自身のゲート領域を有する。ゲート領域は図３の断面図に示された基板の主要面の上および／または下に方向付けされ得るか、あるいはゲート領域は所望であればフィールド酸化膜（ＦＯ）が現在示されている場所の活性領域の外に配置され得る。当業者は、図示されたように、あるいは説明されたように図示の活性領域１２、１６に隣接してゲート領域を適当に位置付けることができるはずである。
【００２６】
２つの活性領域間で接続が達成される構造体は、活性領域１２’、１６間に配置された軽ドープド密度（ＬＤＤ）領域またはチャネル２１である。チャネル２１は好適には、半導体注入技法を使用して形成されるが、その代わりに領域またはチャネル２１を形成するために、また実に活性領域１２’、１６も同様に形成するために、当業者に公知の他の周知の半導体製造技法が使用され得る。
【００２７】
軽ドープド密度（ＬＤＤ）領域またはチャネル２１は、好適には領域またはチャネル２１、例えば注入を形成するために使用される同じ製造技法によって形成されるＬＤＤ領域１０と同時にまた同じドーパント濃度およびドーパント深さで形成されるが、その極性は（ｉ）ｎ型または（ｉｉ）ｐ型トランジスタのＬＤＤ領域１０と同時に形成されるかどうかに依存する。そのようなものとして、（ｉ）ｎ型および（ｉｉ）ｐ型トランジスタの両方のＬＤＤ領域１０はＣＭＯＳデバイスを製造するときに形成されるので、この技術を実行するために従来のＣＭＯＳプロセスに更なるプロセスが追加されることが必要とされるべきではない。したがって領域またはチャネル２１の極性は、領域またはチャネル２１がｎ型またはｐ型ドーピングを有するかどうかを選択することによって所望どおりにプログラムされ得る。
【００２８】
リバースエンジニアにとっての困難さは、本発明の２つの態様と本構造から生じる。第１に、接続または切離しは、接続された活性領域のために使用されたドーパントのタイプ（ｎまたはｐ）に依存して「正しい」ＬＤＤ注入導電性タイプまたは「誤った」ＬＤＤ注入導電性タイプのいずれかを選択することによって同じ構造体２１によって行われ得る。例えば、活性領域１２’、１６がｎ型であれば、これらの活性領域を相互接続するｎ型ＬＤＤチャネル２１は領域１２’、１６間に導電経路を形成するが、活性領域１２’、１６が再びｎ型であって領域２１がｐ型導電性を創生するドーパントを使用して形成されるのであれば、領域１２’、１６間に導電チャネルは形成されない。ＬＤＤのドーパント密度はソースおよび／またはドレイン活性領域に通常使用される投与量と比較して十分に小さいので、リバースエンジニアは（ｉ）ＬＤＤ領域および／またはチャネル２１が基板のどこに生じるか、また（ｉｉ）それらの導電性タイプは何であるかの両方を決定するためにリバースエンジニアの従来のリバースエンジニアリング技法を容易に使用することはできない。チャネル２１は他のＬＤＤ領域１０が形成されるときに形成されるので、チャネル２１は同じ比較的低いドーパント密度を有し、リバースエンジニアはチャネル２１が存在知るかどうかを決定する際にある程度の困難さを有し、チャネル２１が導電性または非導電性であるかどうかを決定する際により大きな困難さを有する。第２に、領域１２’、１６間の接続部は、基板上の従来の金属層（リバースエンジニアに明瞭に見える）によっては作られず、したがってチャネル２１によって形成された接続部を「見る」ために表面のエッチングがリバースエンジニアによって必要とされる。チャネル２１は好適にはＬＤＤドーピングレベルを有するので、これらはエッチング技法を使用しても見ることが困難である。またチャネル２１は好適にはＬＤＤドーピングレベルを有するので、それらの極性（ｎ型またはｐ型）は決定されることがより困難である。またリバースエンジニアが所与のチップ上の数千個のチャネル２１を見つけ出してそれらの極性を決定しようとしなくてはならないとすれば、リバースエンジニアは解決すべき多大の時間を要する問題を有することになる。
【００２９】
典型的なソースまたはドレイン活性領域で使用される不純物投与量と比較してＬＤＤ不純物投与量（ＬＤＤ領域をｎ型またはｐ型にするために使用される）の好適な比較的小さな濃度のために、作られた接続部２１（これらが接続している活性領域と同じ導電性タイプであるとき）導電性金属配線またはより高いドーパント濃度によるよりも高抵抗である。その結果、この技法は好適には、（例えばＲＦ電力トランジスタのように）信号電力を搬送しないトランジスタの活性領域を接続するために使用されるが、むしろ好適には例えば意図された回路の論理動作に使用される低電力トランジスタを相互接続するために使用される。典型的なＩＣには多くのこのような低電力接続部が存在し、したがって本発明を使用すれば、これらの「接続部」の全部または一部はリバースエンジニアには機能的に曖昧に見えるように作られることが可能である。
【００３０】
領域またはチャネル２１を利用する設計者は下記のオプションを有する：
（ｉ）２つのＮ＋領域１２’、１６間に接続部を作るために、注入部２１はｎ型ＬＤＤ注入部である。
（ｉｉ）その代わりに２つのＮ＋領域１２’、１６を絶縁するために、その代わり利用されるプロセスの詳細と注入レベルとに依存して、チャネル２１を設けずにｐ井戸２０に依存するか、あるいはｐ型ＬＤＤ投与をチャネル２１に与えることができる。
【００３１】
Ｌ１とＬ２とに関する設計の制約条件は下記の通りである：
（ｉ）隣接トランジスタの活性領域間の距離であるＬ１（図３を参照のこと）は好適には、合理的に可能な限り小さくすべきであり（チャネル２１の抵抗を減らすために）、Ｌ１の値は典型的には使用されるＣＭＯＳ製造プロセスに関するデザインルールによって指定される。
（ｉｉ）Ｌ２は、マスクの位置合わせ誤差による、この場合あり得るような、シリサイド１５からチャネル２１、基板２２または井戸２０への短絡が存在しないことを保証するために最小シリサイドブロックオーバーラップＳ／Ｄ注入部（すなわちこの図における注入部１２’、１６）である。
【００３２】
チャネル２１が擬似非導電性チャネルであるように意図されているならば、このチャネルが非導電性であることが望まれる時にはシリサイドがこれをオーバーレイすることを可能にする（これが活性領域１２’、１６に接触する点で）ことがチャネル２１を導電性にする。チャネル２１が導電性であると想定されるならば、シリサイドがオーバーレイすることを可能にすることはその導電性に悪影響を与えることはなく、また所望はリバースエンジニアを混乱させることであるから、シリサイドは好適には、導電性チャネル２１と非導電性チャネル２１の両方が、上を覆っているシリサイド層の構成とは反対にチャネル２１の導電性タイプの関数として導電性または非導電性であるように（上を覆っているシリサイド層の構成はチャネル２１の存在および導電性タイプ−極性−より容易にリバースエンジニアによって探知されるので）、このチャネルの少なくとも一端においてチャネル２１から間隔をあけて配置される（導電性チャネルと非導電性チャネルの両方に関して）。
【００３３】
距離Ｌ２は通常、典型的なサイドウォールスペーサの厚さより大きい。
【００３４】
図３に関する上記の論議は、ｐ型井戸２０を有するｎ型構造を参照している。ｐ型構造は反対の導電性タイプ（使用されるのであればソース、ドレインおよびそれらの関連ＬＤＤ領域に関してｎ型）のドーピングを使用するが、そうでなければ同じ構造配置が適用される。基板２２における井戸２０の使用は、当分野では周知であるように任意選択的であり得る。また活性領域１２’、１６および井戸領域２０は好適には注入技法を使用して形成されるが、半導体材料にドーパントを加えるために他の技法も使用され得るので、本発明がこれらの領域または図示された領域およびチャネルのいずれを形成するためにも注入技法の使用を必ずしも必要としないことは理解される。基板は典型的にはシリコンであり得るが、本明細書に開示された技法はシリコン系半導体材料技術に限定されない。
【００３５】
図４は、本技術がリバースエンジニアリングに対して抵抗力のある半導体チップを設計および／または製造する際に使用され得ることを示している。図４は、基板２２の中または上に形成された複数の真正トランジスタＴＴを示す。これらの真正トランジスタはＣＭＯＳデバイスを形成し得る、すなわちこれらはＮ型真正トランジスタとＰ型真正トランジスタの両方を備え得る。前述の米国特許出願第０９／７５８，７９２号によって教示されたようにリバースエンジニアを混乱させようとするために、基板２２上または内に任意選択的に擬似トランジスタＦＴが形成され得る。トランジスタ（ＴＴおよび利用されるのであればＦＴも）は動作回路を形成するために相互接続される。相互接続部は、真正トランジスタの近隣または隣接活性領域を（使用されるのであれば擬似トランジスタの活性領域とも）接続するために前述のチャネル２１を利用することによって形成される。前述のようにチャネル２１は、導電性または非導電性であり得る。導電性チャネル２１Ｃと真正トランジスタＴＴは、前述の動作回路の形成を助けるために使用される。非導電性チャネル２１ＮＣ（および利用される場合には擬似トランジスタＦＴ）は、これらの更なるチャネル（および使用される場合には更なるトランジスタ）が実際には非導電性であり、したがって回路の正しい動作に悪影響を与えないときに、更なる機能的導電性チャネル２１（とおそらくは更なる機能的トランジスタと）が存在するようにリバースエンジニアに見せることによってリバースエンジニアを混乱させるために使用される。無論、リバースエンジニアが導電性チャネル２１Ｃと非導電性チャネル２１ＮＣとを容易に区別できなければ、特にチップが極めて多くの導電性チャネル接続部２１を有する何千あるいは何百万という真正トランジスタＴＴを有する場合には、リバースエンジニアは回路がどのように機能するかを解明する際に恐ろしく困難な問題を突き付けられることになる。その場合幾つかの任意選択的擬似トランジスタをこの混合構成に加えると、結果は極めて混乱したリバースエンジニアを生じさせる。
【００３６】
図４では１個のチップ基板２２上に単に１０個のトランジスタが示されており、これらは純粋に任意の方法でチャネル２１に接続されているように示されている。導電性チャネル２１Ｃは実線で表され、好適には動作回路を形成する。非導電性チャネル２１ＮＣは破線で示されており、リバースエンジニアを混乱させるだけのために存在する。
【００３７】
回路を真に動作可能にするために、多くのトランジスタ相互接続を行わなければならない可能性があり、トポロジー的制約のために相互接続の一部は従来の映像化される金属層によって与えられる。しかしながらトランジスタ相互接続のための従来の映像化金属層の使用は、半導体チップ上のこのような金属相互接続部をリバースエンジニアが解明することがかなり容易な仕事になるので、好適には最小限にされるべきである。その代わりに、上下面図でチップを見るリバースエンジニアにとってチャネル２１はすべて同じに見えるので、どのチャネル２１が導電性（したがって真正）であって、どのチャネル２１が非導電性（したがって擬似）であるかを解明しようと、リバースエンジニアは苦労する。
【００３８】
前述の実施形態は、間隔をあけて配置されたトランジスタの活性領域間の相互接続部に不明確さを与えるための１つの技法を示している。この技術は、他の接続実施形態、例えばＶｓｓまたはＶｄｄいずれかとの活性領域の接続に使用され得る。
【００３９】
チャネル２１は、注目されるように望ましい不明確さを与え、また類似の構造体は、例えばＶｓｓまたはＶｄｄいずれかとの接続または絶縁の不明確さをもって製造され得る。図５Ａ、５Ｂを参照のこと。これらの図は、ＬＤＤドープド領域またはチャネル２１が：
（ｉ）図５Ａに示されたｎ型構造におけるＶｓｓに活性領域１２、１６を接続するためのＮ型ＬＤＤ（ＮＬＤＤ）ドープドチャネルであり得るか、または
（ｉｉ）その反対、すなわち図５Ｂに示されたＶＤＤから活性領域１２、１６を絶縁するためのＰ型ＬＤＤ（ＰＬＤＤ）ドープドチャネルであり得ることを示す。
【００４０】
製造プロセスのためのデザインルールは、下記の寸法を決定する、すなわち
（ｉ）Ｌ３＝漏洩を防止する活性領域内の１つの部分と、距離が利用されたプロセスに関する可能性のあるマスク整合誤差である活性領域外のもう１つの部分と、からなる最小シリサイドブロック開口部；
（ｉｉ）Ｌ４＝活性領域の同じ領域内のＮ＋，Ｐ＋間最小隔離距離、すなわち絶縁破壊配慮事項；
（ｉｉｉ）Ｌ２＝活性領域（Ｎ＋型であり得る）が井戸（この場合ｐ−型である）と短絡（ショート）しないことを保証するためにマスク整合誤差を指定する。
【００４１】
上記のように、リバースエンジニアはドープド領域の極性を弁別しようと試みるためにエッチングプロセスを使用するが、より正確にはエッチングプロセスは２つの異なるドープド領域間のエッジを決定するのを助ける。この差異は、濃度または極性いずれかにあり得る（例えばＰ型井戸または他のＬＤＤ領域と比較されたＮ＋活性領域）。この差は、異なるようにドープされた領域間のエッチング速度の差によって見られる。ＬＤＤ注入部は活性領域注入部と比較して密度が比較的低いので、これら２つの領域間のエッジはエッチングに現れる。すなわち図３の構造は、構造形成体が真正接続部あるいは擬似接続部（ｎ型構造の場合にはｎ型またはｐ型ＬＤＤドーパントのいずれかでドープされたチャネル２１を有する）であるかどうかとは独立の類似のエッチング後の映像を有する。したがって回路に図３の構造を使用することは、特に一部は導電性チャネルを形成するために「正しい」導電性タイプを有し、一部はリバースエンジニアには真正導電性チャネルのように見えるが導電性ではない擬似非導電性チャネルを形成するために「誤った」導電性タイプを有する、図３に示された構造体の多くの事例を有するデバイス上に導電性および非導電性ＬＤＤチャネル２１の混合体が形成される場合に、リバースエンジニアがチャネル２１の真正接続を決定することを困難にし得る。
【００４２】
チャネル２１にＬＤＤドーピングレベルを使用することは、前に論じられた接続の不明確さを与える。対照的にチャネル２１に最高密度ドーピングを使用することは、領域の導電性タイプと、より低密度の投与量とを決定しようとするリバースエンジニアによって染み（stain）が使用され得るエッチングが染みに、より弱い応答を与えた後にＬＤＤ領域がより不明確になり、またしたがって最高密度Ｎ＋およびＰ＋領域を弁別することと比較してｐ型ＬＤＤ領域からｎ型ＬＤＤ領域を区別することがより困難であるという理由で、リバースエンジニアを寄せ付けない極めて望ましい不明確さを与えることはない。また互いに接合された最高密度領域は、図３の実施形態において活性領域と非導電性ＬＤＤチャネル２１との間で行われる最高密度・ＬＤＤ接合と比較してダイオード接合部はよくない（より低い絶縁破壊電圧を有する）ので、よくない絶縁を与える。したがって最高密度チャネルの使用は、これらのチャネルの機能（または機能の欠如）がリバースエンジニアによってより容易に発見され得るばかりでなく、これらが可能性のある絶縁破壊問題を引き起こし得るという理由から望ましくない。
【００４３】
コンセプト
要約として本明細書は下記を開示している：
コンセプト１：リバースエンジニアリングに対する抵抗力を強化するように半導体チップを設計する方法であって：
ａ．複数のトランジスタのうちの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプであって、前記複数のトランジスタの少なくとも一部は活性領域を有しており、また前記複数のトランジスタのうちの一部のトランジスタの前記活性領域の少なくとも一部は前記複数のトランジスタのうちの他のトランジスタの隣接活性領域付近に配置される、半導体基板に形成されるべき複数のトランジスタを画定することと；
ｂ．ＬＤＤ領域として共通のドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルを有し、また電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの他の選択されたチャネルを有する、前記半導体基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素を有する隣接活性領域に前記少なくとも一部の活性領域をプログラム可能に相互接続することと；
を備える方法。
【００４４】
コンセプト２：前記複数のトランジスタは真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、コンセプト１に記載の方法。
【００４５】
コンセプト３：リバースエンジニアリングに対して改善された抵抗力を有する半導体チップを製造する方法であって：
ａ．複数のトランジスタはサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有し、また活性領域を有し、前記複数のトランジスタのうちのある幾つかのトランジスタの前記活性領域の少なくとも一部は前記複数のトランジスタのうちの他のトランジスタの隣接活性領域付近に配置され、前記ＬＤＤ領域のドーパント密度は前記活性領域のドーパント密度より小さい、複数のトランジスタを半導体基板に形成することと；
ｂ．前記ＬＤＤ領域のドーパント密度と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプを有するチャネルのうちの選択されたチャネルを有し、また隣接活性領域間の電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの他の選択されたチャネルを有する、半導体基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素を有する隣接活性領域に少なくとも一部の活性領域をプログラム可能に相互接続することと；
を備える方法。
【００４６】
コンセプト４：前記複数のトランジスタは真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、コンセプト２に記載の方法。
【００４７】
コンセプト５：前記複数のトランジスタはｎ型およびｐ型ＭＯＳトランジスタの両方を含む、コンセプト２に記載の方法。
【００４８】
コンセプト６：前記複数のトランジスタはＣＭＯＳデバイスを形成する、コンセプト２に記載の方法。
【００４９】
コンセプト７：リバースエンジニアリングに対して改善された抵抗力を有する半導体チップであって：
ａ．基板と；
ｂ．複数のトランジスタはサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有し、また活性領域を有し、ある幾つかのトランジスタの前記活性領域の少なくとも一部はある他の幾つかのトランジスタの隣接活性領域付近に配置される、半導体基板内または上に画定された複数のトランジスタと；
ｃ．前記活性領域のドーパント密度より小さい前記ＬＤＤ領域のドーパント密度と；
ｄ．前記ＬＤＤ領域のドーパント密度と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプを有するチャネルのうちの選択されたチャネルを有し、また隣接活性領域間の電気通信を抑止している導電性タイプで形成されたチャネルのうちの他の選択されたチャネルを有する、前記基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素を有する隣接活性領域に前記少なくとも一部の活性領域を相互接続するための不明確な相互接続特徴要素と；を備える半導体チップ。
【００５０】
コンセプト８：前記複数のトランジスタは真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、コンセプト７に記載の半導体チップ。
【００５１】
コンセプト９：前記複数のトランジスタはｎ型およびｐ型トランジスタの両方を含む、コンセプト７に記載の半導体チップ。
【００５２】
コンセプト１０：前記複数のトランジスタはＣＭＯＳデバイスを形成する、コンセプト７に記載の半導体チップ。
【００５３】
本明細書は少なくとも、集積回路構造をカモフラージュしてリバースエンジニアリングに対するその抵抗力を強化するための技法と構造とを大まかに開示している。半導体基板には複数のトランジスタが形成され、これらのトランジスタの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプである。トランジスタは不明確な相互接続特徴要素によってプログラム可能に相互接続され、これらの不明確な相互接続特徴要素の各々は、好適にはＬＤＤ領域と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルを有し、また電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの選択されたチャネルを有する、半導体基板に形成されたチャネルを備える。
【００５４】
本発明のある幾つかの好ましい実施形態に関連して本発明を説明してきたが、今や修正が当業者に修正自身を確実に示唆している。そのようなものとして本発明は、添付の請求項によって具体的に要求されていることを除いて、開示された実施形態に限定されるべきではない。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
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