(57)【要約】  エラー制御コード装置およびその方法を開示する。本発明の一実施形態に係るエラー制御コード装置は、ＭＬＣ方式のメモリに適用されるエラー制御コード装置であって、バイパス制御信号を生成するバイパス制御信号生成部と、２つ以上のＥＣＣデコードブロックを含み、バイパス制御信号に基づいて２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣデコードを実行するＥＣＣ実行部とを備える。また、本発明の他の一実施形態に係るエラー制御コード装置は、上記のＥＣＣ実行部に加え、または上記のＥＣＣ実行部の代わりに、２つ以上のＥＣＣデコードブロックを含み、バイパス制御信号に基づいて２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣエンコードを実行するＥＣＣ実行部を備えることができる。
2010526365.tif 000002
【特許請求の範囲】
【請求項１】
ＭＬＣ方式のメモリに適用されるエラー制御コード装置であって、
バイパス制御信号を生成するバイパス制御信号生成部と、
２つ以上のＥＣＣデコードブロックを含み、前記バイパス制御信号に基づいて前記２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣデコードを実行するＥＣＣ実行部と、
を備えるエラー制御コード装置。
【請求項２】
前記バイパス制御信号生成部は、
チャネル情報に基づいて前記バイパス制御信号を生成することを特徴とする請求項１に記載のエラー制御コード装置。
【請求項３】
前記チャネル情報は、
チャネル側ビットエラー率であることを特徴とする請求項２に記載のエラー制御コード装置。
【請求項４】
前記バイパス制御信号生成部は、
前記チャネル側ビットエラー率と基準ビットエラー率とを比べ、前記チャネル側ビットエラー率と前記基準ビットエラー率の比較に基づいて前記２つ以上のＥＣＣデコードブロックのうちの一部をバイパスせずにＥＣＣデコードを実行するようにするバイパス制御信号を第１信号として生成したり、または前記２つ以上のＥＣＣデコードブロックのうちの一部をバイパスしてＥＣＣデコードを実行するようにするバイパス制御信号を第２信号として生成することを特徴とする請求項３に記載のエラー制御コード装置。
【請求項５】
前記ＥＣＣデコードブロックは、
前記バイパス制御信号を受信し、電力モードを前記受信したバイパス制御信号に相応する電力モードに転換することを特徴とする請求項１に記載のエラー制御コード装置。
【請求項６】
前記ＥＣＣデコードブロックは、
前記受信したバイパス制御信号が前記ＥＣＣデコードブロックをバイパスするバイパス制御信号である場合、前記電力モードを低電力モードに転換することを特徴とする請求項５に記載のエラー制御コード装置。
【請求項７】
前記ＥＣＣ実行部は、
前記ＥＣＣ実行部に入力されたデータをＥＣＣデコードする第１ＥＣＣデコードブロックと、
前記第１ＥＣＣデコードブロックの出力データをＥＣＣデコードする第２ＥＣＣデコードブロックと、
前記第１ＥＣＣデコードブロックの出力データおよび前記第２ＥＣＣデコードブロックの出力データを受信し、前記バイパス制御信号に基づいて前記第１ＥＣＣデコードブロックの出力データまたは前記第２ＥＣＣデコードブロックの出力データのうちのいずれか１つを出力するバイパス決定部と、
を含むことを特徴とする請求項１に記載のエラー制御コード装置。
【請求項８】
前記バイパス決定部は、
前記バイパス制御信号を選択信号し、前記バイパス制御信号に基づいて前記第１ＥＣＣデコードブロックの出力データまたは前記第２ＥＣＣデコードブロックの出力データのうちのいずれか１つを選択して出力するマルチプレクサであることを特徴とする請求項７に記載のエラー制御コード装置。
【請求項９】
前記ＥＣＣ実行部は、
前記ＥＣＣ実行部に入力されたデータをＥＣＣデコードする第１ＥＣＣデコードブロックと、
前記ＥＣＣ実行部に入力されたデータおよび前記第１ＥＣＣデコードブロックの出力データを受信し、前記バイパス制御信号に基づいて前記ＥＣＣ実行部に入力されたデータまたは前記第１ＥＣＣデコードブロックの出力データのうちのいずれか１つを出力するバイパス決定部と、
前記バイパス決定部の出力データをＥＣＣデコードする第２ＥＣＣデコードブロックと、
を含むことを特徴とする請求項１に記載のエラー制御コード装置。
【請求項１０】
前記チャネル情報は、
チャネル側受信信号強度であることを特徴とする請求項２に記載のエラー制御コード装置。
【請求項１１】
前記チャネル情報は、
ユーザから入力されたユーザ入力信号であることを特徴とする請求項２に記載のエラー制御コード装置。
【請求項１２】
前記チャネル情報は、
メモリに対するチャネル情報であることを特徴とする請求項２に記載のエラー制御コード装置。
【請求項１３】
ＭＬＣ方式のメモリに適用されるエラー制御コード装置であって、
バイパス制御信号を生成するバイパス制御信号生成部と、
２つ以上のＥＣＣエンコードブロックを含み、前記バイパス制御信号に基づいて前記２つ以上のＥＣＣエンコードブロックのうちの一部のバイパス可否を決定してＥＣＣエンコードを実行するＥＣＣ実行部と、
を備えるエラー制御コード装置。
【請求項１４】
前記バイパス制御信号生成部は、
チャネル情報に基づいて前記バイパス制御信号を生成することを特徴とする請求項１３に記載のエラー制御コード装置。
【請求項１５】
前記チャネル情報は、
チャネル側ビットエラー率であることを特徴とする請求項１４に記載のエラー制御コード装置。
【請求項１６】
前記バイパス制御信号生成部は、
前記チャネル側ビットエラー率と基準ビットエラー率とを比べ、前記チャネル側ビットエラー率と前記基準ビットエラー率の比較に基づいて前記２つ以上のＥＣＣエンコードブロックのうちの一部をバイパスせずにＥＣＣエンコードを実行するようにするバイパス制御信号を第１信号として生成したり、または前記２つ以上のＥＣＣエンコードブロックのうちの一部をバイパスしてＥＣＣエンコードを実行するようにするバイパス制御信号を第２信号として生成することを特徴とする請求項１５に記載のエラー制御コード装置。
【請求項１７】
前記ＥＣＣエンコードブロックは、
前記バイパス制御信号を受信し、電力モードを前記受信したバイパス制御信号に相応する電力モードに転換することを特徴とする請求項１３に記載のエラー制御コード装置。
【請求項１８】
前記ＥＣＣエンコードブロックは、
前記受信したバイパス制御信号が前記ＥＣＣエンコードブロックをバイパスするバイパス制御信号である場合、前記電力モードを低電力モードに転換することを特徴とする請求項１７に記載のエラー制御コード装置。
【請求項１９】
前記ＥＣＣ実行部は、
前記ＥＣＣ実行部に入力されたデータをＥＣＣエンコードする第１ＥＣＣエンコードブロックと、
前記第１ＥＣＣエンコードブロックの出力データをＥＣＣエンコードする第２ＥＣＣエンコードブロックと、
前記第１ＥＣＣエンコードブロックの出力データおよび前記第２ＥＣＣエンコードブロックの出力データを受信し、前記バイパス制御信号に基づいて前記第１ＥＣＣエンコードブロックの出力データまたは前記第２ＥＣＣエンコードブロックの出力データのうちのいずれか１つを出力するバイパス決定部と、
を含むことを特徴とする請求項１３に記載のエラー制御コード装置。
【請求項２０】
前記バイパス決定部は、
前記バイパス制御信号を選択信号とし、前記バイパス制御信号に基づいて前記第１ＥＣＣエンコードブロックの出力データまたは前記第２ＥＣＣエンコードブロックの出力データのうちのいずれか１つを選択して出力するマルチプレクサであることを特徴とする請求項１９に記載のエラー制御コード装置。
【請求項２１】
前記ＥＣＣ実行部は、
前記ＥＣＣ実行部に入力されたデータをＥＣＣエンコードする第１ＥＣＣエンコードブロックと、
前記ＥＣＣ実行部に入力されたデータおよび前記第１ＥＣＣエンコードブロックの出力データを受信し、前記バイパス制御信号に基づいて前記ＥＣＣ実行部に入力されたデータまたは前記第１ＥＣＣエンコードブロックの出力データのうちのいずれか１つを出力するバイパス決定部と、
前記バイパス決定部の前記出力データをＥＣＣエンコードする第２ＥＣＣエンコードブロックと、
を含むことを特徴とする請求項１３に記載のエラー制御コード装置。
【請求項２２】
前記チャネル情報は、
チャネル側受信信号強度であることを特徴とする請求項１４に記載のエラー制御コード装置。
【請求項２３】
前記チャネル情報は、
ユーザから入力されたユーザ入力信号であることを特徴とする請求項１４に記載のエラー制御コード装置。
【請求項２４】
前記チャネル情報は、
メモリに対するチャネル情報であることを特徴とする請求項１４に記載のエラー制御コード装置。
【請求項２５】
前記ＥＣＣ実行部は、
２つ以上のＥＣＣデコードブロックをさらに含み、前記バイパス制御信号に基づいて前記２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣデコードを実行することを特徴とする請求項１３に記載のエラー制御コード装置。
【請求項２６】
ＭＬＣ方式のメモリに適用されるエラー制御コード方法であって、
バイパス制御信号を生成するステップと、
前記バイパス制御信号に基づいて２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣデコードを実行するステップと、
を含むエラー制御コード方法。
【請求項２７】
ＭＬＣ方式のメモリに適用されるエラー制御コード方法であって、
バイパス制御信号を生成するステップと、
前記バイパス制御信号に基づいて２つ以上のＥＣＣエンコードブロックのうちの一部のバイパス可否を決定するステップと、
ＥＣＣエンコードを実行するステップと、
を含むエラー制御コード方法。
【請求項２８】
ＭＬＣ方式のメモリに適用されるエラー制御コード方法であって、
バイパス制御信号を生成するステップと、
前記バイパス制御信号に基づいて２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定するステップと、
ＥＣＣデコードを実行するステップと、
を含むエラー制御コード方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項２９】
ＭＬＣ方式のメモリに適用されるエラー制御コード方法であって、
バイパス制御信号を生成するステップと、
前記バイパス制御信号に基づいて２つ以上のＥＣＣエンコードブロックのうちの一部のバイパス可否を決定するステップと、
ＥＣＣエンコードを実行するステップと、
を含むエラー制御コード方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エラー制御コード（ＥＣＣ：ｅｒｒｏｒ  ｃｏｎｔｒｏｌ  ｃｏｄｅ）に関し、より詳細には、チャネルで発生するエラーレベルに応じてＥＣＣブロックのうちの一部のバイパス可否を決定し、ＥＣＣ性能を調節することができるエラー制御コード装置およびその方法に関する。
【背景技術】
【０００２】
一般的に、チャネルで発生するエラーレベルが異なる場合、エラーレベルに応じて最適化したＥＣＣ構造を実現する。
【０００３】
すなわち、チャネルで発生するエラーレベルが低い場合、１つのＥＣＣブロックを用いてエラーレベルを訂正することができる。勿論、チャネルで発生するエラーレベルが高い場合にも１つのＥＣＣブロックを用いてエラーレベルを訂正することはできるが、この場合、１つのＥＣＣブロックで高い水準のエラー訂正能力を実行しなければならないため、高い水準の複雑度（ｃｏｍｐｌｅｘｉｔｙ）を有するＥＣＣ構造が必要となる。
【０００４】
したがって、チャネルで発生するエラーレベルが高い場合には、一般的に１つのＥＣＣブロックを用いることに比べ、低い複雑度を持ちながらも同等な性能を実行することができる連接（ｃｏｎｃａｔｅｎａｔｅｄ）ＥＣＣ構造を用いる。
【０００５】
しかしながら、連接ＥＣＣ構造のみを用いる場合には、状況によって異なるチャネル側のエラーレベルとは関係なく、すべてのＥＣＣブロックを用いてＥＣＣ演算を実行するため、状況によってチャネル側のエラーレベルが低くなる場合、不必要にレイテンシ（ｌａｔｅｎｃｙ）が長くなり、不必要な電力消耗が発生するようになり、不必要な追加データ（ｒｅｄｕｎｄａｎｃｙ  ｄａｔａ）の送信が要求されることにより、全体コードの長さに対する情報量の比率、すなわちコード効率（ｃｏｄｅ  ｒａｔｅ）が不必要に減少するようになる。
【０００６】
勿論、チャネル側で発生するエラーレベルが低い場合には１つのＥＣＣブロックで構成されたＥＣＣ構造を用い、チャネル側で発生するエラーレベルが高い場合には連接ＥＣＣ構造を用いることができるように２つの構造を共に構成することもできるが、このような場合には回路の複雑度が高くなる。
【０００７】
したがって、複雑度を減らすと同時に、チャネルで発生したエラーレベルに応じてＥＣＣ性能を調節することができる装置が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、上述したような従来技術の問題点を解決するために案出されたものであって、チャネルで発生したエラーレベルに応じてＥＣＣ性能を調節できると同時に、複雑度が低いＥＣＣ構造を提供することを目的とする。
【０００９】
また、本発明の実施形態は、チャネルで発生したエラーレベルが予め設定された値よりも低い場合、ＥＣＣブロックのうちの一部をバイパスしてレイテンシを減らすことを目的とする。
【００１０】
また、本発明の実施形態は、ＥＣＣブロックのうちのバイパスするＥＣＣブロックの電力モードをＥＣＣ演算を実行しない低電力モードに転換し、不必要な電力消耗を減らすことを目的とする。
【００１１】
また、本発明の実施形態は、ＥＣＣブロックのうちの一部をバイパスすることによってＥＣＣ過程において必要な追加データの量を減らし、全体コードの長さに対するコード効率を向上させることを目的とする。
【００１２】
また、本発明の実施形態は、製品の反復使用回数によってチャネル側のエラーレベルが変わる場合、エラーレベルの変化に応じてＥＣＣ性能を調節することができる最適のＥＣＣ構造を提供することを目的とする。
【００１３】
また、本発明の実施形態は、製品の使用時間によってチャネル側のエラーレベルが変わる場合、エラーレベルの変化に応じてＥＣＣ性能を調節することができる最適のＥＣＣ構造を提供することを目的とする。
【００１４】
また、本発明の実施形態は、チャネルとしてメモリが用いられる場合、メモリセルのＳＬＣ（ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）およびＭＬＣ（ｍｕｌｔｉ  ｌｅｖｅｌ  ｃｅｌｌ）動作方式によるチャネルエラーレベルの変化に応じてＥＣＣ性能を調節することができる最適のＥＣＣ構造を提供することを目的とする。
【００１５】
また、本発明の実施形態は、チャネルとしてＭＬＣ動作方式のメモリが用いられる場合、ＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）およびＭＳＢ（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）などの格納ビットによるチャネルエラーレベルの変化に応じてＥＣＣ性能を調節することができる最適のＥＣＣ構造を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した目的を達成し、従来技術の問題点を解決するために、本発明の一実施形態に係るエラー制御コード装置は、ＭＬＣ方式のメモリに適用されるエラー制御コード装置であって、バイパス制御信号を生成するバイパス制御信号生成部と、２つ以上のＥＣＣデコードブロックを含み、前記バイパス制御信号に基づいて前記２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣデコードを実行するＥＣＣ実行部とを備える。
【００１７】
本発明の他の一実施形態に係るエラー制御コード装置は、ＭＬＣ方式のメモリに適用されるエラー制御コード装置であって、バイパス制御信号を生成するバイパス制御信号生成部と、２つ以上のＥＣＣエンコードブロックを含み、前記バイパス制御信号に基づいて前記２つ以上のＥＣＣエンコードブロックのうちの一部のバイパス可否を決定してＥＣＣエンコードを実行するＥＣＣ実行部とを備える。
【００１８】
本発明の一実施形態に係るエラー制御コード方法は、ＭＬＣ方式のメモリに適用されるエラー制御コード方法であって、バイパス制御信号を生成するステップと、前記バイパス制御信号に基づいて２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣデコードを実行するステップとを含む。
【００１９】
本発明の他の一実施形態に係るエラー制御コード方法は、ＭＬＣ方式のメモリに適用されるエラー制御コード方法であって、バイパス制御信号を生成するステップと、前記バイパス制御信号に基づいて２つ以上のＥＣＣエンコードブロックのうちの一部のバイパス可否を決定してＥＣＣエンコードを実行するステップとを含む。
【００２０】
本発明の一実施形態に係るコンピュータ読み取り可能な記録媒体は、ＭＬＣ方式のメモリに適用されるエラー制御コード方法であって、バイパス制御信号を生成するステップと、前記バイパス制御信号に基づいて２つ以上のＥＣＣデコードブロックのうちの一部のバイパス可否を決定してＥＣＣデコードを実行するステップとを含むエラー制御コード方法を実行するプログラムを収録する。
【００２１】
本発明の他の一実施形態に係るコンピュータ読み取り可能な記録媒体は、ＭＬＣ方式のメモリに適用されるエラー制御コード方法であって、バイパス制御信号を生成するステップと、前記バイパス制御信号に基づいて２つ以上のＥＣＣエンコードブロックのうちの一部のバイパス可否を決定してＥＣＣエンコードを実行するステップとを含むエラー制御コード方法を実行するプログラムを収録する。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係るエラー制御コード装置に対するブロック図である。
【図２】図１に示すＥＣＣ実行部に対する一例を示す図である。
【図３】図１に示すＥＣＣ実行部に対する他の一例を示す図である。
【図４】本発明の一実施形態に係るエラー制御コード方法に対するフローチャートである。
【図５】図４に示すステップＳ４１０に対するフローチャートである。
【図６】本発明のエラー制御コード方法においてバイパスするＥＣＣブロックの電力モードを転換するフローチャートである。
【発明を実施するための形態】
【００２３】
以下、本発明に係る好ましい実施形態について、添付の図面を参照しながら詳細に説明する。
一部実施形態が下記の図面を参照しながら詳しく説明されるが、本発明はこのような一部実施形態に限定されて解釈されてはならず、本技術分野において通常の知識に属する範囲内で多様に変形して応用できることは当然であり、このような変形や応用は本発明の権利範囲を逸脱しない。下記の図面において、理解を助けるために、一部の文字や線を太く表示した。
【００２４】
また、下記の明細書の説明内に、「〜に（ｏｎ）」、「連結する（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」、「電気的に連結する（ｅｌｅｃｔｒｉｃａｌｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」、または「結合する」などの表現がある場合、ある構成が他の構成に連結するものと理解されることができる。２つ以上の単語が「および／または」という用語で連結される場合、連結する各単語の単独使用と２つの単語の結合すべてを含む。
【００２５】
また、明細書内の「第１」、「第２」、または「第３」などの単語は、単に識別のためのものであり、連結順序や動作順序を示すものとして理解されてはならない。
【００２６】
さらに、「下」、「上」などの単語は、図で示すものと結合して理解しやすいように採択されたものであり、相対的な位置は見る角度によって相違して理解されることができるため、本発明がこのような表現によって制限的に解釈されてはならない。
【００２７】
その他、明細書内で用いられる「含む」のような単語も、本発明の権利を制限的に解釈する根拠とはならず、本発明の権利範囲は、特許請求の範囲の記載に基づいて解釈されなければならない。
【００２８】
図１は、本発明の一実施形態に係るエラー制御コード装置に対するブロック図である。
図１を参照すれば、エラー制御コード装置は、バイパス制御信号生成部１１０と、ＥＣＣ実行部１２０とを備える。
【００２９】
バイパス制御信号生成部１１０は、バイパス制御信号Ｓｂを生成する。
このとき、バイパス制御信号生成部１１０は、２つ以上のＥＣＣブロックのうちの一部をバイパスするバイパス制御信号を生成したり、２つ以上のＥＣＣブロックのうちの一部をバイパスしないバイパス制御信号を生成することができる。
このとき、バイパス制御信号生成部１１０は、チャネルから入力されたチャネル情報に基づいてバイパス制御信号を生成することができる。
【００３０】
ここで、チャネル情報は、チャネルから入力されたビットエラー率（ＢＥＲ：ｂｉｔ  ｅｒｒｏｒ  ｒａｔｅ）、受信信号強度（ＲＳＳＩ：Ｒｅｃｅｉｖｅｄ  Ｓｉｇｎａｌ  Ｓｔｒｅｎｇｔｈ  Ｉｎｄｉｃａｔｉｏｎ）を含むチャネルモニタリング結果およびユーザから入力されたユーザ入力信号などとすることができるが、チャネル情報は、ＢＥＲ、ＲＳＳＩ、およびユーザ入力信号に限定されるものではなく、チャネル側のエラーレベルを判断することができるすべての情報を含む。
【００３１】
ここで、チャネルは、通信チャネルおよびストレージチャネルなどとすることができるが、チャネルに対する一例としては、無線区間、ハードディスク（ＨＤＤ）、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）、およびメモリなどとすることができ、本発明のエラー制御コード装置におけるチャネルは、メモリであることが好ましい。
【００３２】
このとき、メモリは、ＳＬＣ方式のメモリおよびＭＬＣ方式のメモリを含むことができる。
【００３３】
一例として、チャネルとしてデータ格納装置が用いられる場合、チャネル情報は、格納装置の耐久性（ｅｎｄｕｒａｎｃｅ）および格納されているデータの持続性（ｒｅｔｅｎｔｉｏｎ）などの信頼性（ｒｅｌｉａｂｉｌｉｔｙ）とすることができる。
【００３４】
他の一例として、チャネルとしてメモリが用いられる場合、チャネル情報は、単位メモリセルに格納することができるデータの量に応じて、ＳＬＣ方式のメモリであるかまたはＭＬＣ方式のメモリであるかなどを含む。
【００３５】
さらに他の一例として、チャネルとしてＭＬＣ方式のメモリが用いられる場合、チャネル情報は、メモリに格納されるデータのビット（ｂｉｔ）情報とすることができる。ここで、ＭＬＣメモリに格納されるデータのビット情報は、ＭＳＢまたはＬＳＢなどを含む。
【００３６】
また、バイパス制御信号生成部１１０は、チャネル情報に基づいて得られたチャネル側ＢＥＲおよび基準ＢＥＲに基づいてバイパス制御信号を生成することができる。ここで、基準ＢＥＲは、２つ以上のＥＣＣブロック、すなわち、２つ以上のＥＣＣエンコードブロックまたは２つ以上のＥＣＣデコードブロックのうちの一部をバイパスしたとき、ＥＣＣデコードブロックを経てターゲット側に出力されるデータのＢＥＲが目標ＢＥＲよりも小さいか同じとなるチャネル側ＢＥＲである。基準ＢＥＲは、どのＥＣＣエンコードブロックおよびデコードブロックがバイパスするかによって異なることがある。
【００３７】
すなわち、バイパス制御信号生成部１１０は、チャネル側ＢＥＲおよび基準ＢＥＲを比べ、チャネル側ＢＥＲが基準ＢＥＲよりも大きければ、２つ以上のＥＣＣブロックのうちの一部をバイパスせずにＥＣＣエンコードまたはＥＣＣデコードを実行するバイパス制御信号を生成する。一方、チャネル側ＢＥＲが基準ＢＥＲ以下であれば、２つ以上のＥＣＣブロックのうちの一部をバイパスしてＥＣＣエンコードまたはＥＣＣデコードを実行するバイパス制御信号を生成する。
【００３８】
このとき、バイパスするＥＣＣブロックは、基準ＢＥＲによって異なることがある。
【００３９】
ＥＣＣ実行部１２０は、バイパス制御信号生成部１１０によって生成されたバイパス制御信号に基づいて２つ以上のＥＣＣブロックのうちの一部のバイパス可否を決定し、ＥＣＣエンコードまたはＥＣＣデコードを実行する。
【００４０】
すなわち、ＥＣＣ実行部１２０は、ＥＣＣエンコードを実行する２つ以上のＥＣＣエンコードブロックおよびＥＣＣデコードを実行する２つ以上のＥＣＣデコードブロックを含み、バイパス制御信号に応答してＥＣＣエンコードブロックのうちの一部およびＥＣＣデコードブロックのうちの一部をバイパスしたり、ＥＣＣエンコードブロックのうちの一部およびＥＣＣデコードブロックのうちの一部をバイパスしない状態でＥＣＣエンコードまたはＥＣＣデコードを実行する。
【００４１】
このとき、ＥＣＣ実行部１２０に含まれたＥＣＣブロックのうちのバイパスするＥＣＣブロックは、バイパス制御信号を受信し、受信したバイパス制御信号に相応する電力モードに転換することができる。
【００４２】
すなわち、バイパスするＥＣＣブロックの不必要な電力消耗を減らすために、ＥＣＣブロックは、ＥＣＣブロックをバイパスするバイパス制御信号が受信されれば、ＥＣＣ演算を実行しない電力モード、例えば、予め設定された低電力モードに転換し、低電力モード状態でＥＣＣブロックを用いる。すなわち、ＥＣＣブロックをバイパスしないバイパス制御信号が受信されれば、ＥＣＣ演算を実行する電力モード、例えば、アクティブモードに転換する。
【００４３】
このように、本発明に係るエラー制御コード装置は、チャネルで発生したエラーレベルに応じて２つ以上のＥＣＣブロックのうちの用いられるＥＣＣブロックの数を制御するため、多様なエラーレベルに対するＥＣＣ性能を実行することができる。例えば、本発明に係るエラー制御コード装置は、ページによってエラーレベルが異なるＭＬＣフラッシュメモリに適用することができる。
【００４４】
図２は、図１に示すＥＣＣ実行部に対する一例を示す図であり、ＥＣＣ実行部１２０が２つのＥＣＣエンコードブロックおよび２つのＥＣＣデコードブロックを含む場合に対するものである。
【００４５】
図２を参照すれば、ＥＣＣ実行部１２０は、第１、第２ＥＣＣエンコードブロック２１０、２２０と、第１、第２デコードブロック２４０、２６０と、第１、第２バイパス決定部２３０、２５０とを含む。
【００４６】
第１ＥＣＣエンコードブロック２１０は、ターゲット側から入力されたデータをＥＣＣエンコードする。
【００４７】
第２ＥＣＣエンコードブロック２２０は、第１ＥＣＣエンコードブロック２１０から入力されたデータをＥＣＣエンコードする。
【００４８】
ここで、第２ＥＣＣエンコードブロック２２０は、バイパス制御信号Ｓｂを受信し、受信したバイパス制御信号に相応する電力モードに転換する。
【００４９】
すなわち、第２ＥＣＣエンコードブロック２２０は、受信したバイパス制御信号Ｓｂがブロックをバイパスするバイパス制御信号である場合、電力モードを予め設定された低電力モードに転換する。勿論、第２ＥＣＣエンコードブロック２２０は、受信したバイパス制御信号Ｓｂがブロックをバイパスしないバイパス制御信号である場合、電力モードをアクティブモードに転換する。
【００５０】
第１バイパス決定部２３０は、バイパス制御信号生成部１１０から受信したバイパス制御信号Ｓｂに基づいて第１経路（１）（経路を示すために図面では数字１を丸で囲んで示したものを明細書では（１）と記す。同様に、経路を示すために図面では数字２、３または４を丸で囲んで示したものを明細書では以下においてそれぞれ（２）、（３）または（４）と記す。）および第２経路（２）のうちのいずれか１つの経路を決定し、第１、第２ＥＣＣエンコードブロック２１０、２２０によってエンコードされたデータ、または第１ＥＣＣエンコードブロック２１０によってエンコードされたデータをチャネル側に出力する。
【００５１】
このとき、第１バイパス決定部２３０は、２つの入力のうちのいずれか１つを選択的に出力する２×１マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）とすることができる。すなわち、第１バイパス決定部２３０は、バイパス制御信号を選択信号とし、第１、第２ＥＣＣエンコードブロック２１０、２２０を通過して入力されたＥＣＣエンコードされたデータ、および第１ＥＣＣエンコードブロック２１０のみを通過して入力されたＥＣＣエンコードされたデータのうちのいずれか１つを選択してチャネル側に出力する。
【００５２】
このとき、第１バイパス決定部２３０は、受信したバイパス制御信号Ｓｂが第２ＥＣＣエンコードブロック２２０をバイパスしないバイパス制御信号である場合には、チャネル側に出力される経路を第１経路（１）として決定し、受信したバイパス制御信号Ｓｂが第２ＥＣＣエンコードブロック２２０をバイパスするバイパス制御信号である場合には、チャネル側に出力される経路を第２経路（２）として決定することができる。
【００５３】
すなわち、チャネルで発生したエラーレベルが高くてチャネル情報から得られたチャネル側ＢＥＲが基準ＢＥＲよりも高い場合には、ＥＣＣ性能が高くなければならないため、第１、第２ＥＣＣエンコードブロック２１０、２２０すべてを用いてＥＣＣエンコードを実行し、チャネルで発生したエラーレベルが低くてチャネル情報から得られたチャネル側ＢＥＲが基準ＢＥＲ以下である場合には、ＥＣＣ性能が低くても良いため、第１ＥＣＣエンコードブロック２１０のみを用いてＥＣＣエンコードを実行する。
【００５４】
第１デコードブロック２４０は、第２バイパス決定部２５０から入力されたデータをＥＣＣデコードする。
【００５５】
第２デコードブロック２６０は、チャネルから入力されたデータをＥＣＣデコードする。
【００５６】
ここで、第２ＥＣＣデコードブロック２６０は、バイパス制御信号Ｓｂを受信し、受信したバイパス制御信号に相応する電力モードに転換する。
【００５７】
すなわち、第２ＥＣＣデコードブロック２６０は、受信したバイパス制御信号Ｓｂがブロックをバイパスするバイパス制御信号である場合には電力モードを低電力モードに転換し、受信したバイパス制御信号Ｓｂがブロックをバイパスしないバイパス制御信号である場合には電力モードをアクティブモードに転換する。
【００５８】
第２バイパス決定部２５０は、バイパス制御信号生成部１１０から受信したバイパス制御信号Ｓｂに基づいて第１経路（３）および第２経路（４）のうちのいずれか１つの経路を決定し、第２ＥＣＣデコードブロック２６０によってデコードされたデータまたはチャネル側から入力された低（ｒａｗ）データを第１ＥＣＣデコードブロック２４０に出力する。
【００５９】
このとき、第２バイパス決定部２５０は、２つの入力のうちのいずれか１つを選択的に出力する２×１マルチプレクサとすることができる。
【００６０】
このとき、第２バイパス決定部２５０は、受信したバイパス制御信号Ｓｂが第２ＥＣＣデコードブロック２６０をバイパスしないバイパス制御信号である場合には、第１ＥＣＣデコードブロック２４０に出力される経路を第１経路（３）として決定し、受信したバイパス制御信号Ｓｂが第２ＥＣＣデコードブロック２６０をバイパスするバイパス制御信号である場合には、第１ＥＣＣデコードブロック２４０に出力される経路を第２経路（４）として決定することができる。
【００６１】
勿論、２つ以上のＥＣＣエンコードブロックまたは２つ以上のＥＣＣデコードブロックのうちの一部がバイパスしたとき、バイパスしないＥＣＣエンコードブロックおよびＥＣＣデコードブロックは、ターゲット側に出力するデータのＢＥＲが目標ＢＥＲ水準まで低くなるように、チャネル側から受信したデータのエラーを訂正できなければならない。
【００６２】
図２に示すように、第２エンコードブロック２２０および第２デコードブロック２６０は、バイパス制御信号に応じて電力モードを制御するため、本発明に係るエラー制御コード装置の不必要な電力消耗を減らすことができる。
【００６３】
また、第１、第２バイパス決定部２３０、２５０は、エラーレベルに応じて第１経路および第２経路のうちのいずれか１つを選択するため、各場合に対するブロックをそれぞれ実現することに比べ、ブロックの複雑度を減らすことができる。
【００６４】
また、エラーレベルが低い場合、ＥＣＣブロックのうちの一部をバイパスするため、レイテンシを減らすことができる。
【００６５】
さらに、エラーレベルが高い場合には、ＥＣＣブロックのうちの一部をバイパスせずにすべてのＥＣＣブロックを用いるため、コード効率が低いコードを用いるようになるが、エラーレベルが低い場合には、ＥＣＣブロックのうちの一部をバイパスするためコード効率が高いコードを用いることができるため、全体的にコード効率を高めることができる。
【００６６】
図３は、図１に示すＥＣＣ実行部に対する他の一例を示す図である。
図３を参照すれば、ＥＣＣ実行部１２０は、第１、第２ＥＣＣエンコードブロック３１０、３３０と、第１、第２デコードブロック３５０、３６０と、第３、第４バイパス決定部３２０、３４０とを備える。
【００６７】
図３に示すように、図３は、図２の第１、第２バイパス決定部２３０、２５０と比較し、第３、第４バイパス決定部３２０、３４０の位置およびバイパスするブロックが異なることが分かる。
【００６８】
したがって、図３では、第１ＥＣＣエンコードブロック３１０、第１ＥＣＣデコードブロック３５０、第３、第４バイパス決定部３２０、３４０に対してのみ説明する。
【００６９】
第１ＥＣＣエンコードブロック３１０および第１ＥＣＣデコードブロック３５０は、バイパス制御信号Ｓｂを受信し、受信したバイパス制御信号に相応する電力モードに転換する。
【００７０】
すなわち、第１ＥＣＣエンコードブロック３１０および第１ＥＣＣデコードブロック３５０それぞれは、受信したバイパス制御信号Ｓｂがブロックをバイパスするバイパス制御信号である場合には電力モードを低電力モードに転換し、受信したバイパス制御信号Ｓｂがブロックをバイパスしないバイパス制御信号である場合には電力モードをアクティブモードに転換する。
【００７１】
第３バイパス決定部３２０は、バイパス制御信号生成部１１０から受信したバイパス制御信号Ｓｂに基づいて第１経路（１）および第２経路（２）のうちのいずれか１つの経路を決定し、第１ＥＣＣエンコードブロック３１０によってエンコードされたデータまたはターゲット側から入力されたローデータを第２ＥＣＣエンコードブロック３３０に出力する。
【００７２】
第４バイパス決定部３４０は、バイパス制御信号生成部１１０から受信したバイパス制御信号Ｓｂに基づいて第１経路（３）および第２経路（４）のうちのいずれか１つの経路を決定し、第１、第２ＥＣＣデコードブロック３５０、３６０によってデコードされたデータまたは第２ＥＣＣデコードブロック３６０によってデコードされたデータをターゲット側に出力する。
【００７３】
図４は、本発明の一実施形態に係るエラー制御コード方法に対するフローチャートである。
図４を参照すれば、エラー制御コード方法は、チャネルモニタリング結果またはユーザ入力信号から得られたチャネル情報に基づいてバイパス制御信号を生成する（Ｓ４１０）。
【００７４】
ここで、チャネルは、通信チャネルおよびストレージチャネルなどとすることができるが、チャネルに対する一例としては、無線区間、ハードディスク、コンパクトディスク、デジタルビデオディスク、およびメモリなどとすることができ、本発明のエラー制御コード方法におけるチャネルは、メモリであることが望ましい。
【００７５】
このとき、バイパス制御信号は、チャネル情報から取得したチャネル側ＢＥＲに基づいて生成することができる。
【００７６】
このとき、バイパス制御信号は、チャネル情報から取得したチャネル側ＲＳＳＩに基づいて生成することができる。
【００７７】
このとき、バイパス制御信号は、チャネルモニタリング結果またはユーザ入力信号から得られた装置の耐久性および格納されているデータの持続性などの信頼性に関係する信号とすることができる。
【００７８】
このとき、バイパス制御信号は、チャネルモニタリング結果またはユーザ入力信号から得られたチャネルがＳＬＣ方式のメモリであるかまたはＭＬＣ方式のメモリであるかなどの情報を含む。
【００７９】
このとき、バイパス制御信号は、チャネルモニタリング結果またはユーザ入力信号から得られたメモリに格納されるデータのビット情報とすることができる。
【００８０】
このとき、生成されたバイパス制御信号は、２つ以上のＥＣＣブロックのうちの一部をバイパスするバイパス制御信号とすることができ、２つ以上のＥＣＣブロックのうちの一部をバイパスしないバイパス制御信号とすることができる。
【００８１】
この後、生成されたバイパス制御信号が２つ以上のＥＣＣブロックのうちの一部をバイパスするバイパス制御信号であるかを判断する（Ｓ４２０）。
【００８２】
ステップＳ４２０の判断の結果、生成されたバイパス制御信号がＥＣＣブロックのうちの一部をバイパスするバイパス制御信号であれば、ＥＣＣブロックのうちの一部をバイパスし、バイパスしなかった少なくとも１つ以上のＥＣＣブロックを用いてＥＣＣエンコードまたはＥＣＣデコードを実行する（Ｓ４３０、Ｓ４４０）。
【００８３】
一方、ステップＳ４２０の判断の結果、生成されたバイパス制御信号がＥＣＣブロックのうちの一部をバイパスしないバイパス制御信号であれば、ＥＣＣブロックのうちの一部をバイパスせずにＥＣＣエンコードまたはＥＣＣデコードを実行する（Ｓ４５０、Ｓ４４０）。
【００８４】
このとき、バイパスしたＥＣＣブロックそれぞれは、バイパス制御信号を受信し、この受信したバイパス制御信号に基づいて電力モードを低電力モードまたはアクティブモードに転換することができる。
【００８５】
図５は、図４に示すステップＳ４１０に対するフローチャートである。
ここで、図５は、チャネル情報から得られたチャネル側ＢＥＲに基づいてバイパス制御信号を生成するフローチャートである。
【００８６】
図５を参照すれば、バイパス制御信号を生成するステップは、チャネルモニタリング結果またはユーザ入力信号から得られたチャネル情報に基づいてチャネル側ＢＥＲを取得する（Ｓ５１０）。
【００８７】
チャネル側ＢＥＲが予め設定された基準ＢＥＲよりも大きいかを判断し、判断の結果、チャネル側ＢＥＲが基準ＢＥＲよりも大きければ、ＥＣＣブロックのうちの一部をバイパスしないバイパス制御信号を生成する（Ｓ５２０、Ｓ５３０）。
【００８８】
一方、ステップＳ５２０の判断の結果、ＢＥＲが基準ＢＥＲ以下であれば、ＥＣＣブロックのうちの一部をバイパスするバイパス制御信号を生成する（Ｓ５４０）。
【００８９】
すなわち、チャネルで発生したエラーレベルが基準ＢＥＲよりも高い場合には、ＥＣＣ性能が高くなければならないため、ＥＣＣブロックのうちの一部をバイパスしないバイパス制御信号を生成し、チャネルで発生したエラーレベルが基準ＢＥＲ以下である場合には、ＥＣＣ性能が低くても良いため、ＥＣＣブロックのうちの一部をバイパスするバイパス制御信号を生成する。
【００９０】
図６は、本発明のエラー制御コード方法においてバイパスするＥＣＣブロックの電力モードを転換するフローチャートである。
図６を参照すれば、ＥＣＣブロックは、チャネルモニタリング結果またはユーザ入力信号から得られたチャネル情報に基づいて生成されたバイパス制御信号を受信する（Ｓ６１０）。
【００９１】
ＥＣＣブロックは、受信したバイパス制御信号がＥＣＣブロックをバイパスするバイパス制御信号であるかを判断する（Ｓ６２０）。
【００９２】
ステップＳ６２０の判断の結果、受信したバイパス制御信号がＥＣＣブロックをバイパスするバイパス制御信号であれば、電力モードをＥＣＣ演算を実行しない低電力モードに転換する（Ｓ６３０）。すなわち、ＥＣＣブロックがバイパスするため、ＥＣＣ演算を実行する必要がない。
【００９３】
一方、ステップＳ６２０の判断の結果、受信したバイパス制御信号がＥＣＣブロックをバイパスしないバイパス制御信号であれば、すなわち、ＥＣＣブロックを用いるバイパス制御信号であれば、電力モードをＥＣＣ演算を実行するアクティブモードに転換する（Ｓ６４０）。
【００９４】
このように、本発明は、ＥＣＣブロックのバイパス可否によって電力モードを転換させるため、不必要な電力消耗を減らすことができる。
【００９５】
なお、本発明に係るエラー制御コード方法は、コンピュータにより実現される多様な動作を実行するためのプログラム命令を含むコンピュータ読取可能な記録媒体を含む。当該記録媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて含むこともでき、記録媒体およびプログラム命令は、本発明の目的のために特別に設計されて構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知であり使用可能なものであってもよい。コンピュータ読取可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気−光媒体、およびＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置が含まれる。また、記録媒体は、プログラム命令、データ構造などを保存する信号を送信する搬送波を含む光または金属線、導波管などの送信媒体でもある。プログラム命令の例としては、コンパイラによって生成されるような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行され得る高級言語コードを含む。前記したハードウェア要素は、本発明の動作を実行するために一以上のソフトウェアモジュールとして作動するように構成することができ、その逆もできる。
【００９６】
上述したように、本発明の好ましい実施形態を参照して説明したが、該当の技術分野において熟練した当業者にとっては、特許請求の範囲に記載された本発明の思想および領域から逸脱しない範囲内で、本発明を多様に修正および変更させることができることを理解することができるであろう。すなわち、本発明の技術的範囲は、特許請求の範囲に基づいて定められ、発明を実施するための最良の形態により制限されるものではない。
【産業上の利用可能性】
【００９７】
本発明の一実施形態に係るエラー制御コード装置およびその方法は、チャネルで発生したエラーレベルに応じてＥＣＣ性能を調節することができると同時に、複雑度が低いＥＣＣ構造を提供することができる。
【００９８】
また、本発明は、チャネルで発生したエラーレベルが予め設定された値よりも低い場合、ＥＣＣブロックのうちの一部をバイパスしてレイテンシを減らすことができる。
【００９９】
また、本発明は、ＥＣＣブロックのうちのバイパスするＥＣＣブロックの電力モードをＥＣＣ演算を実行しない低電力モードに転換し、不必要な電力消耗を減らすことができる。
【０１００】
また、本発明は、ＥＣＣブロックのうちの一部をバイパスすることによってＥＣＣ過程において必要な追加データの量を減らし、全体コードの長さに対するコード効率を向上させることができる。
【０１０１】
また、本発明は、製品の反復使用回数によってチャネル側のエラーレベルが変わる場合、エラーレベルの変化に応じてＥＣＣ性能を調節することができる最適のＥＣＣ構造を提供することができる。
【０１０２】
また、本発明は、製品の使用時間によってチャネル側のエラーレベルが変わる場合、エラーレベルの変化に応じてＥＣＣ性能を調節することができる最適のＥＣＣ構造を提供することができる。
【０１０３】
また、本発明は、チャネルとしてメモリが用いられる場合、メモリセルのＳＬＣおよびＭＬＣ動作方式によるチャネルエラーレベルの変化に応じてＥＣＣ性能を調節することができる最適のＥＣＣ構造を提供することができる。
【０１０４】
さらに、本発明は、チャネルとしてＭＬＣ動作方式のメモリが用いられる場合、ＬＳＢおよびＭＳＢなどの格納ビットによるチャネルエラーレベルの変化に応じてＥＣＣ性能を調節することができる最適のＥＣＣ構造を提供することができる。
【符号の説明】
【０１０５】
１１０      バイパス制御信号生成部
１２０      ＥＣＣ実行部
２１０      第１ＥＣＣエンコードブロック
２２０      第２ＥＣＣエンコードブロック
２３０      第１バイパス決定部
２４０      第１デコードブロック
２５０      第２バイパス決定部
２６０      第２デコードブロック
３１０      第１ＥＣＣエンコードブロック
３２０      第３バイパス決定部
３３０      第２ＥＣＣエンコードブロック
３４０      第４バイパス決定部
３５０      第１デコードブロック
３６０      第２デコードブロック
【図１】
2010526365.tif 000003
【図２】
2010526365.tif 000004
【図３】
2010526365.tif 000005
【図４】
2010526365.tif 000006
【図５】
2010526365.tif 000007
【図６】
2010526365.tif 000008
【国際調査報告】
2010526365.tif 000009
2010526365.tif 000010