(57)【要約】  （ａ）ゲート（２０９）と、前記ゲートに関連するチャネル領域とを備える半導体構造を提供する半導体構造ステップと；（ｂ）前記半導体構造上に、第１ストレッサ材料の第１サブ層（２３１）を堆積することによって、前記半導体構造に引張応力を印加する第１サブ層堆積ステップであって、前記第１ストレッサ材料はシリコン−窒素結合を含むことと；（ｃ）放射源に露出することによって、前記第１ストレッサ材料をキュアする第１キュアステップと；（ｄ）前記第１サブ層上に、第２ストレッサ材料の第２サブ層（２３３）を堆積することによって、前記半導体構造に引張応力を印加する第２サブ層堆積ステップであって、前記第２ストレッサ材料はシリコン−窒素結合を含むことと；（ｅ）放射源に露出することによって、前記第２サブ層をキュアする第２キュアステップとを有する、半導体デバイスの製造方法を提供する。
2010531537.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、前記製造方法は、
ゲートを備える半導体構造を提供する半導体構造提供ステップであって、前記半導体構造は前記ゲートに関連するチャネル領域を有することと；
前記ゲートと前記チャネル領域上に、第１ストレッサ材料の第１サブ層を堆積する第１サブ層堆積ステップであって、前記第１ストレッサ材料はシリコン−窒素結合を有することと；
放射源に露出させることによって前記第１ストレッサ材料をキュアし、その結果、第１キュアサブ層を形成する第１キュアステップと；
前記第１キュアサブ層上に、第２ストレッサ材料の第２サブ層を堆積する第２サブ層堆積ステップであって、前記第２ストレッサ材料はシリコン−窒素結合を有することと；
放射源に露出させることによって前記第２ストレッサ材料をキュアし、その結果、第２キュアサブ層を形成する第２キュアステップと
を備えることを特徴とする、半導体デバイスの製造方法。
【請求項２】
前記第１ストレッサ材料と前記第２ストレッサ材料は、前記半導体構造に引張応力を与える、請求項１記載の製造方法。
【請求項３】
前記第１ストレッサ材料と前記第２ストレッサ材料は、互いに同じである、請求項１記載の製造方法。
【請求項４】
前記第１ストレッサ材料と前記第２ストレッサ材料は、互いに異なる、請求項１記載の製造方法。
【請求項５】
前記放射源は、ＵＶ放射源である、請求項１記載の製造方法。
【請求項６】
前記放射源は、電子ビーム放射源である、請求項１記載の製造方法。
【請求項７】
前記第１サブ層と前記第２サブ層は、プラズマ化学気相成長によって形成される、請求項１記載の製造方法。
【請求項８】
前記第１サブ層と前記第２サブ層は、それぞれ２５０オングストローム未満の厚さである、請求項１記載の製造方法。
【請求項９】
前記第１サブ層と前記第２サブ層は、それぞれ２００オングストロームから２５０オングストロームの範囲の厚さである、請求項１記載の製造方法。
【請求項１０】
前記放射源はＵＶ放射源であり、
前記第１キュアステップは、前記ＵＶ放射源への１０分未満の露出を伴い、
前記第２キュアステップは、前記ＵＶ放射源への１０分未満の露出を伴う、請求項１記載の製造方法。
【請求項１１】
前記放射源はＵＶ放射源であり、
前記第１ストレッサ材料と前記第２ストレッサ材料は、それぞれ５分から１０分の期間のＵＶ放射への露出によってキュアされる、請求項１記載の製造方法。
【請求項１２】
前記放射源はＵＶ放射源であり、前記製造方法は更に、
第１ゲート構造と第２ゲート構造を跨ぐように第３ストレッサ材料の第３サブ層を堆積する第３サブ層堆積ステップであって、前記第３サブ層は前記第２サブ層に接触することと；
ＵＶ放射に露出することによって、前記第３サブ層をキュアする第３キュアステップと
を備える、請求項１記載の製造方法。
【請求項１３】
前記第１サブ層、前記第２サブ層、および前記第３サブ層は、それぞれ２５０オングストローム未満の厚さである、請求項１２記載の製造方法。
【請求項１４】
前記第１サブ層、前記第２サブ層、および前記第３サブ層は、それぞれ２００オングストロームから２５０オングストロームの範囲内の厚さである、請求項１２記載の製造方法。
【請求項１５】
前記第１キュアステップ、前記第２キュアステップ、および前記第３キュアステップのそれぞれは、１０分未満のＵＶ放射への露出を伴う、請求項１２記載の製造方法。
【請求項１６】
前記第１キュアステップ、前記第２キュアステップ、および前記第３キュアステップのそれぞれは、５分から１０分のＵＶ放射への露出を伴う、請求項１２記載の製造方法。
【請求項１７】
前記製造方法は更に、前記第１キュアサブ層と第２キュアサブ層を、それぞれ更にキュアスするキュアステップを備える、請求項１記載の製造方法。
【請求項１８】
前記半導体デバイスはＣＭＯＳデバイスであり、
前記第１サブ層と前記第２サブ層は、前記ＣＭＯＳデバイスのＮＭＯＳ領域上に配置されるが、前記ＣＭＯＳデバイスのＰＭＯＳ領域上には配置されない、請求項１記載の製造方法。
【請求項１９】
前記半導体デバイスはシリサイド層を有し、
前記第１サブ層と前記第２サブ層は、前記シリサイド層上に配置される、請求項１記載の製造方法。
【請求項２０】
前記製造方法は更に、
第１ゲート構造と第２ゲート構造を跨ぐように、第３ストレッサ材料の第３サブ層を堆積する第３サブ層堆積ステップであって、前記第３サブ層は前記第２サブ層に接触することと；
ＵＶ放射に露出することによって、前記第３サブ層をキュアする第３キュアステップと；
前記第１ゲート構造と前記第２ゲート構造を跨ぐように、第４ストレッサ材料の第４サブ層を堆積する第４サブ層堆積ステップであって、前記第４サブ層は前記第３サブ層に接触することと；
ＵＶ放射に露出することによって、前記第４サブ層をキュアする第４キュアステップと
を備える、請求項１記載の製造方法。
【請求項２１】
前記第１サブ層と前記第２サブ層は、それぞれ少なくとも１．２ＧＰａの引張応力を有するストレッサ膜を形成する、請求項１記載の製造方法。
【請求項２２】
前記第１サブ層と前記第２サブ層は、それぞれ少なくとも１．４ＧＰａの引張応力を有するストレッサ膜を形成する、請求項１記載の製造方法。
【請求項２３】
前記第１サブ層と前記第２サブ層は、それぞれ少なくとも１．５ＧＰａの引張応力を有するストレッサ膜を形成する、請求項１記載の製造方法。
【請求項２４】
半導体デバイスの製造方法であって、前記製造方法は、
ゲートを備える半導体構造を提供する半導体構造提供ステップであって、前記半導体構造は、前記ゲートに関連するチャネル領域を有することと； 
前記ゲートと前記チャネル領域上に、第１ストレッサ材料の第１サブ層を堆積することによって、前記半導体構造に引張応力を与える第１サブ層堆積ステップであって、前記第１ストレッサ材料はシリコン−窒素結合を含むことと；
ＵＶ放射源に露出することによって、前記第１サブ層をキュアする第１キュアステップと；
前記第１サブ層上に、前記ストレッサ材料の第２サブ層を堆積する第２サブ層堆積ステップと；
ＵＶ放射源に露出することによって、前記第２サブ層をキュアする第２キュアステップと
を備えることを特徴とする、半導体デバイスの製造方法。
【請求項２５】
半導体構造と、前記半導体構造上に配置されるストレッサ層とを備える半導体デバイスであって、
前記半導体構造は、ゲートと、前記ゲートに関連するチャネル領域とを有し、
前記ストレッサ層は、シリコン−窒素結合を含むストレッサ材料からそれぞれなる第１サブ層と第２サブ層を有することを特徴とする、半導体デバイス。
【請求項２６】
前記ストレッサ層は、前記半導体構造に引張応力を与える、請求項２５記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体デバイスに関連し、より詳細には、エッチストップ層（ＥＳＬ）ストレッサ構造を有する半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスのチャネル層における歪シリコン薄層の使用は、ＣＭＯＳデバイスの特性を改善することが知られている。チャネル層中の歪みの存在は、歪みのない材料の場合よりも、チャネル層内の個々のシリコン原子を、格子構造において更に遠ざけたり、接近させたりする。より大きいあるいはより小さい格子間隔は、電子バンド構造の違いをもたらし、電流キャリア（つまり、電子とホール）がチャネル内でより高い移動度を有し、よってトランジスタの高い電流（ｈｉｇｈｅｒ  ｃｕｒｒｅｎｔｓ）と、より速い回路速度をもたらす。
【０００３】
ＣＭＯＳデバイスでは、歪みチャネル層は、デバイスに局所的機械的応力を印加することによって実現されうる。電子移動度、つまりＮＭＯＳ性能は、電流の流れ方向に沿って（すなわち電流の流れ方向に平行に）引張応力を与えることによって、あるいは電流の流れ方向に直交して引張応力を与えることによって、改善されうる。一方、ホール移動度、つまりＰＭＯＳ性能は、電流の流れ方向に平行に圧縮応力を印加することによって、あるいは電流の流れ方向に垂直に引張応力を印加することによって、拡張されうる。
【０００４】
コンタクトエッチストップ層（ＥＳＬ）膜は、局所的機械的応力、特に引張応力あるいは圧縮応力を、ＮＭＯＳあるいはＰＭＯＳデバイスのチャネル層に印加するために使用されうる。したがって引張応力は、引張エッチストップ膜を適用することによってＮＭＯＳチャネルに印加されうるし、圧縮応力は、圧縮エッチストップ膜を適用することによってＰＭＯＳチャネルに印加されうる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＭＯＳデバイスにおけるコンタクトエッチストップ層（ＥＳＬ）ストレッサ膜の使用は、いくつかの注目に値する長所がある一方で、これらのＥＳＬ膜を使用する現在の半導体プロセスは、疑う余地のない課題がある。特にこれらのＥＳＬ膜の有する望ましい特性のために、シリコン窒化膜（ＥＳＬ）ストレッサ膜は、ＣＭＯＳ製造において広く使用されている。しかしながら、半導体デバイス製造用に開発されてきた従来のＰＥＣＶＤ（プラズマ化学気相成長）膜堆積法は、ＳｉＮ膜中で達成される引張応力を、典型的には約１．２ＧＰａに限定してしまうことがわかっている。ＮＭＯＳデバイス、特にデュアルＥＳＬストレッサ集積（Ｉｎｔｅｇｒａｔｉｏｎ）においては、駆動電流の更なる改善を達成するために、より高い引張応力レベルが現在これらのＥＳＬ膜に望まれている。
【０００６】
（１．５ＧＰａを超える）高い引張応力のＥＳＬ膜を製造する１つの知られた方法は、低応力、かつ高い水素含有ＳｉＮ膜のＵＶキュアを含む。しかしながら、この方法は、得られた膜中の堆積継ぎ目の方向に沿うクラッキングがしばしば生じることが分かっている。理論に束縛されることを望まずに言うと、この問題は膜の収縮によって発生すると信じられ、従って、このプロセスによって、そうでなければ達成されていたかもしれない性能改善が縮減する虞がある。
【課題を解決するための手段】
【０００７】
一実施形態によれば、（ａ）ゲートと、ゲートに関連するチャネル領域とを有する半導体構造を提供する半導体構造提供ステップと；（ｂ）チャネル領域上に、第１ストレッサ材料の第１サブ層を堆積することによって、半導体構造に引張応力を印加する第１サブ層堆積ステップであって、第１ストレッサ材料はシリコン−窒素結合を含むことと；（ｃ）放射源に露出を通じて第１ストレッサ材料をキュアするステップと；（ｄ）第１サブ層上に、第２ストレッサ材料の第２サブ層を堆積することによって、半導体構造に引張応力を印加する第２サブ層堆積ステップであって、第２ストレッサ材料はシリコン−窒素結合を含むことと；そして（ｅ）放射源に露出することによって、第２サブ層をキュアする第２キュアステップとを有する、半導体デバイスの製造方法が提供される。
【０００８】
別の実施形態によれば、（ａ）ゲートと、ゲートに関連するチャネル領域とを有する半導体構造を提供する半導体構造提供ステップと；（ｂ）半導体構造に、ストレッサ材料の第１サブ層を堆積する第１サブ層堆積ステップであって、ストレッサ材料はシリコン−窒素結合を含むことと；（ｃ）ＵＶ放射源に露出することによって、第１ストレッサ材料をキュアする第１キュアステップと；（ｄ）第１サブ層上に、ストレッサ材料の第２サブ層を堆積する第２サブ層堆積ステップと；（ｅ）ＵＶ放射源に露出することによって、第２サブ層をキュアする第２キュアステップとを備える、半導体デバイスの製造方法が提供される。
【０００９】
更なる実施形態によれば、（ａ）ゲートと、ゲートに関連するチャネル領域とを有する半導体構造と；（ｂ）半導体構造上に配置されるストレッサ層とを備える半導体デバイスが提供される。ストレッサ層は、シリコン−窒素結合を含むストレッサ材料からそれぞれなる少なくとも第１サブ層と第２サブ層を有する。ストレッサ層は、好ましくは半導体構造に引張応力を印加する。
【００１０】
上記欠陥は、ＥＳＬストレッサ膜を、目的の全膜厚に到達するまで、マルチステップにおいて、つまり多重薄膜あるいはサブ層として堆積することによって、解決しうることが分かる。好ましくは各薄膜堆積はまた、放射源への露出を伴い、好ましくはＵＶ源への露出を伴う各サブ層へのＵＶキュアは、モノリシックストレッサ膜の堆積において典型的に使用されるシングルＵＶキュアよりも、短い。ＥＳＬストレッサ膜は、特にシリコン−窒素結合を含む、シリコン窒化物の引張応力膜であり、高い引張応力を有し、クラッキングに対して改善された耐性を示すように形成される。
【００１１】
一例では、１つの存在するデュアルＥＳＬストレッサ集積は、厚い（８００オングストローム〜９５０オングストローム）シリコン窒化膜堆積、および長時間（１５分〜２５分）のＵＶキュアを使用する。ここで開示された方法論に従って、この膜堆積は多層の、より薄い膜堆積（２００オングストローム〜２５０オングストロームずつ）に分離しうる。この堆積は、集合体となることによって所望の膜厚を満たし、これらのより薄い膜のそれぞれには、より短いキュア時間（５分〜１０分ずつ）が課せられうる。最終的な長時間（１５分〜２５分）のＵＶキュアは、獲得できる膜中の引張応力を最大化するように用いられ得る。
【図面の簡単な説明】
【００１２】
【図１】従来の製造方法における、デュアルストレッサ構造のステップ。
【図２】従来の製造方法における、デュアルストレッサ構造のステップ。
【図３】従来の製造方法における、デュアルストレッサ構造のステップ。
【図４】従来の製造方法における、デュアルストレッサ構造のステップ。
【図５】従来の製造方法における、デュアルストレッサ構造のステップ。
【図６】従来の製造方法における、デュアルストレッサ構造のステップ。
【図７】従来の製造方法における、デュアルストレッサ構造のステップ。
【図８】従来の製造方法における、デュアルストレッサ構造のステップ。
【図９】従来の製造方法における、デュアルストレッサ構造のステップ。
【図１０】本発明の教示に従った、デュアルストレッサ構造の製造方法のステップ。
【図１１】本発明の教示に従った、デュアルストレッサ構造の製造方法のステップ。
【図１２】本発明の教示に従った、デュアルストレッサ構造の製造方法のステップ。
【図１３】本発明の教示に従った、デュアルストレッサ構造の製造方法のステップ。
【図１４】本発明の教示に従った、デュアルストレッサ構造の製造方法のステップ。
【図１５】本発明の教示に従った、デュアルストレッサ構造の製造方法のステップ。
【図１６】本発明の方法論に従った、ＳｉＮ膜を堆積するのに使用されうるプラズマ化学気相成長（ＰＥＣＶＤ）堆積チャンバの模式図。
【図１７】適切なエネルギビーム源にシリコン窒化材料を露出させるための適切な、露出チャンバの模式図。
【図１８】本発明の教示に従った、５ステージ薄膜製造方法における各ステージ中のＥＳＬストレッサ膜中の引張応力を示すグラフ。
【発明を実施するための形態】
【００１３】
ここで開示される方法論は、図１〜図９で描写された先行技術の文脈中で理解されうる。ここで描写されたプロセスは、デュアルＥＳＬストレッサ集積のＭＯＳＦＥＴデバイス製造のための既知のプロセスである。このプロセスにおいて、引張膜は、選択的にＣＭＯＳのＮＭＯＳ領域に適用され、圧縮膜はＣＭＯＳのＰＭＯＳ領域に適用される。これらの図中（続く図１０〜図１３においてだけでなく）に描写される構造は、説明を簡単かつ明確にするために、単純化されていることを記しておく。従って、たとえば図には示されていないが、半導体デバイス中のＮＭＯＳ領域とＰＭＯＳ領域は、典型的には１つ以上のトレンチ分離構造によって互いに孤立しているであろうことが理解されるであろう。
【００１４】
図１に示すように、基板１０３を有する構造１０１が提供され、基板１０３上には、ＣＭＯＳデバイスのＮＭＯＳ領域に対応する第１ゲート構造１０５と、ＰＭＯＳ領域に対応する第２ゲート構造１０７とが区画形成される。第１ゲート構造１０５と第２ゲート構造１０７の各々は、ゲート電極１０９と、隣接するスペーサ構造１１１とを有する。シリサイド層１１３は、ゲート電極１０９上と、ゲート電極１０９に隣接する基板１０３の部分上とに存在している。
【００１５】
ここで、図２を参照すると、圧縮ストレッサ層１１５が、構造１０１上に堆積される。圧縮ストレッサ層１１５は、均一な層として堆積される。図３に示すように、第１層のフォトレジスト１１７は、それから構造１０１上に堆積され、第１ゲート構造１０５を含む構造領域が露光され、第２ゲート構造１０７を含む構造領域がマスクされるようにパターニングされる。圧縮ストレッサ層１１５の露光された部分は、図４に示すようにドライエッチによってデバイスから除去される。第１層のフォトレジスト１１７は、それから図５に示すように除去され、その後、図６に示すように構造１０１上に、均一な引張ストレッサ層１１９が堆積される。
【００１６】
ここで図７を参照すると、第２層のフォトレジスト１２１が、構造１０１上に堆積され、第２ゲート構造１０７を含む構造領域が露光され、第１ゲート構造１０５を含む構造領域がマスクされるようにパターン化される。図８に示すように、引張ストレッサ層１１９は、それから適切なエッチャントで露光された領域から除去される。第２層のフォトレジスト１２１は、その結果として除去され、図９に示す構造となる。図９に描写された構造は、デバイスのＮＭＯＳ領域１０７上に配置された引張ストレッサ膜１１９と、デバイスのＰＭＯＳ領域１０５上に配置された圧縮ストレッサ膜１１５とを有する。
【００１７】
図１０〜図１５は、本発明の教示に従うＥＳＬストレッサ膜の製造プロセスの、第１の詳細な、非限定の実施例を示す。そのプロセスは、図１〜図９中に描写された一般的な形のデュアルＥＳＬプロセスの文脈中に説明される。このプロセスは、シングルＥＳＬプロセスを含むストレッサ膜を使用する様々な他の製造プロセスへと挿入されうることは理解されるであろう。従って、ここで開示された方法論は、図１〜図９に描写されたプロセス型への適用に限定されるものではない。
【００１８】
図１０〜図１５に描写された詳細な実施例は、図１〜図９に描写されたプロセスと同じ一般的な方法論に従うものの、２つの重要な違いがある。まず第１に、下記に詳細に説明するように、図１０〜図１５のプロセスにおいて、引張ストレッサ層は、ＵＶ源、電子ビームソース、あるいは他の適切な放射源への露出によって介在キュアされ、マルチステッププロセスにおいて堆積される。
【００１９】
第２に、放射源への圧縮ストレッサ層の露出は、圧縮ストレッサ層の物理的性質に不利に影響する虞がある（たとえば圧縮ストレッサ層の応力緩和を誘引する）ため、引張ストレッサ層を先に形成し、引張ストレッサ層のキュアを一旦終えてから、圧縮ストレッサ層を堆積することが好ましい。もちろん、圧縮ストレッサ層が引張ストレッサ層のキュアに使用される放射源から適切にシールドされうる実施例や、あるいは引張ストレッサ層のキュアに使用される放射源への圧縮ストレッサ層の露出が許容されうるような状況にある実施例においてのような、いくつかの実施例においては、圧縮ストレッサは先に形成されても良い。
【００２０】
ここで、図１０を参照すると、基板２０３を有する構造２０１が提供され、基板２０３上には、ＣＭＯＳデバイスのＮＭＯＳに対応する第１ゲート構造２０５と、ＰＭＯＳ領域に対応する第２ゲート構造２０７とが区画形成される。第１ゲート構造２０５と第２ゲート構造２０７の各々は、ゲート電極２０９と、隣接するスペーサ構造２１１とを有する。シリサイド層２１３は、ゲート電極２０９上と、ゲート電極２０９に隣接する基板２０３の部分上とに存在する。
【００２１】
図１１に見られるように、第１引張ストレッササブ層２１９ａは、均一な層として構造２０１上に堆積される。第１引張ストレッササブ層２１９ａ（２３１）は、それから図１２に示すようにＵＶ源に露出される。図１１と図１２に描写されるステップは、図１３に示すように引張ストレッサ層２１９の所望の膜厚が得られるまで、繰返される。描写された詳細な実施例において、これらのステップは３回繰返され、得られた引張ストレッサ層２１９は、第１引張ストレッササブ層２３１、第２引張ストレッササブ層２３３、第３引張ストレッササブ層２３５、および第４引張ストレッササブ層２３７を有し、サブ層のそれぞれは別々に堆積され、適切なＵＶ源に露出される。得られた引張ストレッサ層２１９は、図１４に示すように最終的なＵＶキュアに晒される。図３〜図９に描写されたプロセスステップと同様に、適切なマスキングとエッチングステップが使用されることによって、デバイスのＮＭＯＳ領域２０５上に配置された引張ストレッサ層２１９と、デバイスのＰＭＯＳ領域２０７上に配置された圧縮ストレッサ層２１５とを有する、図１５に描写された構造が導出されうる。
【００２２】
前記プロセスにおけるパラメータは、変化しうる。好ましくはＵＶ源が放射源として使用された際に、各ストレッササブ層のＵＶ照射期間は、約１５分未満であり、更に好ましくは約５分から約１５分の範囲内にあり、最も好ましくは約５分から約１０分の範囲内にある。最終的な引張ストレッサ層には、好ましくは少なくとも１０分の期間を有する最終的なＵＶ照射が課せられ、より好ましくは約１０分から約６０分の範囲内にあり、最も好ましくは約１５分から約２５分の範囲内である。介在ＵＶ照射と最終的ＵＶ照射は、典型的には約３００°Ｃから約５００°Ｃの温度で実施され、好ましくは約３２５°Ｃから約４７５°Ｃの範囲内で実施され、より好ましくは約３５０°Ｃから約４５０°Ｃの範囲内で実施され、最も好ましくは３７５°Ｃから４２５°Ｃの範囲内で実施される。
【００２３】
最終的な引張ストレッサ層は、好ましくは少なくとも２つのサブ層を有し、より好ましくは少なくとも３つのサブ層を有し、最も好ましくは少なくとも４つのサブ層を有する。最終的な引張ストレッサ層はまた、好ましくは少なくとも１．２ＧＰａの引張応力を有し、より好ましくは少なくとも１．３ＧＰａの引張応力を有し、更により好ましくは少なくとも１．４ＧＰａの引張応力を有し、最も好ましくは少なくとも１．５ＧＰａの引張応力を有する。
【００２４】
最終的な引張ストレッサ層（すなわち、全てのサブ層の組合せによって形成された層）は、典型的には約２００オングストロームから約１５００オングストロームの範囲内にある厚さを有し、好ましくは約５００オングストロームから約１２００オングストロームの範囲内にある厚さを有し、更に好ましくは約７００オングストロームから約１０５０オングストロームの範囲内にある厚さを有し、最も好ましくは約８００オングストロームから約９５０オングストロームの範囲内にある厚さを有する。それぞれの引張ストレッササブ層は、典型的には約５０オングストロームから約５００オングストロームの範囲内の厚さを有し、好ましくは約１００オングストロームから約４００オングストロームの範囲内の厚さを有し、より好ましくは約１５０オングストロームから約３００オングストロームの範囲内の厚さを有し、最も好ましくは約２００オングストロームから約２５０オングストロームの範囲内の厚さを有している。
【００２５】
様々な基板プロセスチャンバが、ここで記述された方法論、特に堆積ステップを実行するのに使用されうる（ここでは放射露出ステップは、同じプロセスチャンバ内、あるいは異なるチャンバ、またはツール内で実施されうることを記しておく）。１つの詳細な、非限定の、この目的で使用されうる基板プロセスチャンバ３８０のような実施例が、図１６に描写される。ここで描写された詳細な基板プロセスチャンバ３８０は、シリコンウェハのような半導体基板３３２を処理するのに適切な、プラズマ化学気相成長（ＰＥＣＶＤ）チャンバである。基板プロセスチャンバ３８０は包囲壁３８４を有し、包囲壁３８４は、プロセスゾーン４００を囲む天井３８８、側壁３９２（４９２）、および底壁３９６を有する。
【００２６】
典型的なプロセスサイクル中に、基板支持体４０４は下がり、そして基板３３２は、入口ポート４１０を通過して、ロボットアームあるいは他の適切な基板移送機構２０６（４０６）によって基板支持体４０４上に配置される。基板支持体２０６（４０６）は、ローディング用とアンローディング用の低位置と、基板３３２の処理用の高位置との間で、移動するように構成されている。
【００２７】
基板支持体４０４は、基板プロセスチャンバ３８０内に導入されるプロセスガス流からプラズマを生成するために、包囲電極としての第１電極４０５を有しても良い。基板支持体４０４はまた、ヒータ４０７を典型的には備え、ヒータ４０７は、詳細な実施例に描写されるように、電気抵抗の高い発熱体である。基板支持体４０４は、セラミック構造を典型的には有し、セラミック構造は、基板３３２を受取るための受取表面を有し、第１電極４０５とヒータ４０７をチャンバ環境から保護する。使用時に、高周波（ＲＦ）電圧が第１電極４０５に印加され、直流（ＤＣ）電圧がヒータ４０７に適用される。
【００２８】
基板３３２が基板支持体４０４上にロードされると、基板支持体４０４は、ガス分配器４０８に関して所望の空間ギャップ距離ｄｓが得られるように、適切なプロセス位置まで上昇させられる。空間ギャップ距離ｄｓは、典型的には約２ｍｍから約１２ｍｍである。ガス分配器４０８は、プロセスゾーン４００上に配置され、プロセスガス流を基板３３２に均一に分散するよう構成される。ガス分配器４０８はまた、互いに独立した第１プロセスガスと第２プロセスガスを、プロセスゾーン４００へのガス導入前にガス流を混合させることなく、プロセスゾーン４００に別々に供給しうる。またガス分配器４０８は、プロセスゾーン４００へのガスの導入前に、第１プロセスガスと第２プロセスガスを予め混合するよう構成されても良い。
【００２９】
ガス分配器４０８は、複数の穴４１２を有するフェースプレート４１１を有し、穴４１２はそれぞれプロセスガス流を通過させる。基板プロセスチャンバ３８０はまた、ガス分配器４０８に第１ガスと第２ガスを供給するために、第１ガス供給器と第２ガス供給器を有する。第１ガス供給器４２４ａは、第１ガス源（第１ガスソース）４２８ａ、１つ以上の第１ガス管４３２ａ、および１つ以上の第１ガス弁４４４ａを有する。同様に第２ガス供給器４２４ｂは、第２ガス源４２８ｂ、１つ以上の第２ガス管４３２ｂ、および１つ以上の第２ガス弁４４４ｂを有する。
【００３０】
プロセスガス流は、高周波電圧エネルギのような電磁エネルギをプロセスガスに結びつけることよってプラズマを形成するように、励起されても良い。第１プロセスガスを励起するために、電圧は、（ｉ）基板支持体４０４内の第１電極４０５と、（ｉｉ）ガス分配器４０８、天井３８８、あるいはチャンバ側壁３９２のうちの何れでもよく配置された第２電極４０９との間に印加される。第１電極４０５と第２電極４０９の間に印加された電圧は、エネルギを、プロセスゾーン内のプロセスガスに結びつける。
【００３１】
典型的には第１電極４０５と第２電極４０９の間に印加される電圧は、約３ｋＨｚから３００ＧＨｚの範囲内の高周波である。選択された高周波電圧は、約１０Ｗから約１０００Ｗの電力レベルで第１電極４０５に印加され、第２電極４０９は典型的には接地される。しかしながら、使用された詳細な高周波領域、そして印加電圧の電力レベルは、堆積されるストレッサ材料の詳細に依存しても良い。
【００３２】
基板プロセスチャンバ３８０はまた、消費されたプロセスガスと、副生成物とを基板プロセスチャンバ３８０から除去し、プロセスゾーン４００内のプロセスガスの規定圧力を維持するために、ガス排気部４８２を備える。描写された詳細な装置において、ガス排気部４８２は、プロセスゾーン４００の消費済プロセスガスを受取るポンピングチャネル４８４と；排気ポート４８５と；スロットル弁４８６と；基板プロセスチャンバ３８０内のプロセスガスを圧力制御する１つ以上の排気ポンプ４８８とを有する。
【００３３】
コントローラ４９６はまた、基板プロセスチャンバ３８０の動作パラメータと操作パラメータを制御するために提供される。コントローラ４９６は、たとえばプロセッサとメモリを有しても良い。プロセッサは、典型的にはメモリ内に記憶されたコンピュータプログラムのようなチャンバ制御ソフトウェアを実行するように構成されている。チャンバ制御ソフトウェアは、典型的にはタイミング、ガス混合、チャンバ圧力、チャンバ温度、マイクロ波パワーレベル、高周波パワーレベル、支持位置、および詳細なプロセスのその他のパラメータを決定する一連の命令を有する。
【００３４】
基板プロセスチャンバ３８０はまた、たとえば基板支持体４０４中の第１電極４０５と、チャンバ内の第２電極４０９といった様々なチャンバ構成要素に電力供給するための電力源４９８を有する。それぞれチャンバ電極である第１電極４０５と第２電極４０９に電力を供給するために、電力源４９８は、選択された高周波と、所望の選択された電力レベルとを有する電圧を供給する高周波電圧源を有する。
【００３５】
電圧源４９８は、単一高周波電圧源、あるいは高周波と低周波を供給する多重電圧源を有しても良い。電力源４９８はまた、ＲＦマッチング回路を有する。電力源４９８は更に、静電電荷を電極、しばしば基板支持体４０４中の静電チャックに供給するために、静電電荷源を有しても良い。
【００３６】
基板プロセスチャンバ３８０はまた、基板プロセスチャンバ３８０内の構成要素の表面や、基板３３２の表面などの表面温度を検出するために、サーモカップルあるいは干渉計のような温度センサ（図示略）を有しても良い。温度センサは、典型的には収集したデータを、コントローラ４９６に中継するよう構成されても良い。コントローラ４９６は温度データを使用して、たとえば基板支持体４０４中の抵抗発熱体を制御することによって、基板プロセスチャンバ３８０の温度を制御しても良い。
【００３７】
上述したように、例となる基板プロセスチャンバ３８０は、シリコン窒化物ＥＳＬストレッサ膜を堆積するのに使用されうる。化学的性質と化学量論の変化したシリコン窒化物膜が、これらのプロセスにおいて使用されても良い。そのような材料は、シリコン−窒素（Ｓｉ−Ｎ）結合量の変化を含むであろうし、シリコン窒化物、シリコン酸窒化物、シリコン−酸素―水素―窒素、及びシリコン、窒素、酸素、水素、炭素の少なくとも１つのその他の化学量論的あるいは非化学量論的組合せのような材料を含んでも良い。
【００３８】
高い応力値を有するシリコン窒化物ストレッサ材料は、堆積されたシリコン窒化物材料中の水素含有量、あるいはシリコン−水素結合（Ｓｉ−Ｈ結合）量を増加させることによって、得られることが知られている。いくつかの異なる堆積プロセスパラメータ、堆積材料の処理、あるいはそれらの組合せは、堆積材料中のより低い水素含有量を達成するために使用されても良い。
【００３９】
引張応力のシリコン窒化物材料を堆積するために、基板プロセスチャンバ３８０内に導入されるプロセスガスは、シリコン含有ガスを含む第１構成要素と、窒素含有ガスを含む第２構成要素とを有する。シリコン含有ガスは、たとえばシラン、ジシラン、トリメチルシリル（ＴＭＳ）、トリス・ジメチルアミノ・シラン（ＴＤＭＡＳ）、ビス・ターシャリーブチルアミノ・シラン（ＢＴＢＡＳ）、ジクロロシラン（ＤＣＳ）、およびそれらの組合せでありうる。一例として、適切なシラン流量は、約５ｓｃｃｍから約１００ｓｃｃｍの間でありうる。
【００４０】
窒素含有ガスは、たとえばアンモニア、窒素、及びそれらの組合せであっても良い。一例として、適切なアンモニア流量は、約１０ｓｃｃｍから約２００ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｍ２／ｍｉｎｉｔｅ）の間でありうる。プロセスガスはまた、反応性ガス成分よりも大きな体積として提供される希釈ガスを含んでいても良い。希釈ガスはまた希釈剤として、そして少なくとも部分的には、反応性窒素含有ガスの両方としての役目を果たす。従って、たとえば窒素ガスは、約５０００ｓｃｃｍから約３０，０００ｓｃｃｍの間の流量では、希釈ガスとして使用されうる。
【００４１】
シリコン酸窒化物材料を堆積する際、プロセスはまた、酸素あるいは酸素含有ガスのような追加ガスを含んでいても良い。これらのプロセスにおける典型的なガス圧は、約３Ｔｏｒｒから約１０Ｔｏｒｒである；基板温度は、約３００°Ｃから６００°Ｃである；電極空間は、約５ｍｍ（２００ｍｉｌｓ）から約１２ｍｍ（６００ｍｉｌｓ）である（１ｍｉｌｓ＝１／１０００ｉｎｃｈ＝２５．４μｍ）；そしてＲＦパワーレベルは、５ワットから５００ワットである。
【００４２】
いくつかの実施例において、アズデポ（ａｓ−ｄｅｐｏｓｉｔｅｄ、堆積直後）のシリコン窒化物材料の引張応力は、堆積された材料を、紫外線照射あるいは電子ビームのような適切なエネルギ源に露出することによって、更に増加されうる。エネルギビーム照射は、ＣＶＤチャンバ内自身で実行されて良いし、あるいは別のチャンバ内で実行されても良い。
【００４３】
たとえば堆積されたストレッサ材料を有する基板３３２は、ＣＶＤプロセスチャンバとしての基板プロセスチャンバ３８０内で紫外線放射あるいは電子ビーム放射に晒されても良い。紫外線あるいは電子ビームは、その場でＣＶＤ堆積チャンバ中において、基板３３２に適用されても良いし、あるいはストレッサ材料を堆積するためのＣＶＤ反応中に適用されても良い。
【００４４】
図１７は、照射チャンバ５００の１つの実施例を示す。照射チャンバ５００は、本発明の教示に従って、基板３３２に、紫外線放射あるいは電子ビーム処理に晒すために使用されうる。描写された詳細な実施例において、照射チャンバ５００は、放射源５０４から遠い開放位置と、放射源５０４に最も近いリフト位置との間で動作可能な基板支持体４０４を有する。基板支持体４０４は、照射チャンバ５００内で基板３３２を支持する。照射チャンバ５００への基板３３２の挿入と搬出中において、基板支持体４０４は、ローディング位置（開放位置）まで動きうる。その後、基板３３２の照射中に、基板支持体４０４は、照射レベルを最大化するようリフト位置へと上昇しても良い。照射チャンバ５００は更に、基板３３２を照射中に所望の温度に加熱するために用いられうる抵抗体あるいは放射熱源のようなヒータ５０６を有する。ガス注入口５０８は、ガスを照射チャンバ５００に導入するために提供され、ガス排気口５１０は、照射チャンバ５００からガスを排気するために提供されている。
【００４５】
照射チャンバ５００は更に、紫外線放射あるいは電子ビーム照射のような適切なエネルギビームを提供する放射源５０４を有する。放射源５０４がＵＶ放射源の場合、ＵＶ放射源は、単一の紫外線波長を放射しうるＵＶ放射源、あるいは紫外線波長の広帯域を放射しうる適切なＵＶ放射源を有しても良い。適切な単一波長紫外線源は、１７２ｎｍあるいは２２２ｎｍの単一紫外線波長を提供するエキシマ紫外線源を有しても良い。約２００ｎｍから約４００ｎｍの間の波長を有する紫外線放射を生成するよう構成された適切な広帯域源も、使用されうる。
【００４６】
ストレッサ材料は、電気的に刺激された際に特有の波長で放射するガスを含むランプによってアーク生成される他の波長を有する紫外線放射に、晒されても良い。たとえば適切な紫外線ランプは、１７２ｎｍの波長を有する紫外線放射を生成するＸｅガスを有しても良い。その他の実施例では、ランプは、異なる対応波長を有する他のガスを有しても良い。従って、たとえば水銀ランプは２４３ｎｍの波長で放射し、重水素放電管は１４０ｎｍの波長で放射し、そしてＫｒＣｌ２ランプは２２２ｎｍの波長で放射する。
【００４７】
堆積されたストレッサ材料中の応力値を修正するために特別に仕立てられた紫外線放射の生成はまた、ランプに混合ガスを導入することを付随しても良く、混合ガス中の各ガスは、励起に対して特有の波長を放射できる。ガスの相対的濃度比を変えることによって、放射源からの出力の波長の中身は、同時に全ての所望の波長を照射するように選択されても良く、従って必要な照射時間を最小にできる。紫外線放射の波長と強度は、堆積されたストレッサ材料（好ましくはシリコン窒化物）中の所定の引張応力値を得るように、選択されても良い。
【００４８】
ＣＶＤ堆積チャンバとしての基板プロセスチャンバ３８０と、照射チャンバ５００とはまた、シングルロボットアームによって動作するマルチチャンバプロセスのプラットフォーム（図示略）上に一緒に統合されても良い。基板支持体４０４、モータ、弁あるいは流量コントローラ、ガス供給システム、スロットル弁、高周波電源、およびヒータ５０６を有する、放射源５０４と照射チャンバ５００の支持体、そしてＣＶＤ堆積チャンバとしての基板プロセスチャンバ３８０の構成要素、及び統合されたプロセスシステムのロボットアームは、適切な制御ライン上のシステムコントローラによって全て制御されても良い。システムコントローラは、コントローラの制御下で適切なモータによって動作するストッロル弁や、基板支持体４０４のような可動機械的アセンブリの位置を決定するために、光学センサからのフィードバックに依存する。
【００４９】
記述された照射チャンバ５００中での照射処理では、上にストレッサ材料を有する基板３３２が、照射チャンバ５００に挿入され、低位置にある基板支持体４０４上に配置される。基板支持体４０４は、リフト位置まで上昇し、基板支持体４０４中の選択ヒータとしてのヒータ５０６の電源がオンされ、放射源５０４が動作する。照射中は、基板３３２と基板支持体４０４の間の熱伝導レートを改善すべく、ヘリウムあるいは窒素といったガスが照射チャンバ５００に循環されても良い。その他のガスもまた、使用されうる。放射露出期間後、放射源５０４は非動作状態となり、基板支持体４０４は、開放位置へと下げられる。照射されたシリコン窒化物ストレッサ材料を有する基板３３２は、照射チャンバ５００から搬出される。
【００５０】
図１８は、ＵＶランプを放射源として用いた、図１０〜図１５で描写されたタイプの５ステージプロセスにおける各ステージで観測された応力レベルを説明している。このデータが関連する詳細な実施例において、シリコン窒化膜中の応力レベルは、それぞれの追加ＳｉＮ層の堆積とともに、減少することが観測されている。しかしながら、各ステージにおいて引張応力レベルは、１０分間のＵＶキュアが課せられたデバイス中では、５分間のＵＶキュアとは対照的に、より高くなっている。最終的な膜中の引張応力は、２０分間の最終的なＵＶキュア後では、１０分間と５分間のＵＶキュアの両方の場合において増加しているが、間欠的なステップ中に１０分間のＵＶキュアを使用した場合は、５分間のＵＶキュアを使用した場合よりも高くなっている。従ってこのデータは、いくつかの適用例において、間欠的ＵＶキュアの長さは、最終的な膜中において所望の引張応力値を達成するための重要なパラメータであるということを示している。このデータはまた、最終的なＵＶキュアは、膜の引張応力に影響しうるという重要性を示している。もちろん、ここで記述されたプロセスを商業的に実行するにおいて、ＵＶキュア時間を選択するために、製造スループットのような様々な他の要素が考慮されうることを当業者は理解するであろう。
【００５１】
本発明の少なくともいくつかの実施例による上述の記載は、一例であり、限定するよう意図されたものではない。従って、様々な追加、代替、および修正が、請求の範囲から離れることなく上述の実施例になされうることが理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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