(57)【要約】  半導体デバイス１０１が半導体層１０７により形成される。半導体層１０７の上方に第１のゲート誘電体層１０９が形成される。第１のゲート誘電体１０９の上方に第１の導体層１１１が形成される。第１の導体層の上方に第１の分離層１１３が形成される。第１のメサ２０１および第２のメサ２０３を分離するために半導体層１０７にトレンチ２０５が形成される。トレンチ２０５は第１の導体層１１１の上面を越える高さまで絶縁材料４０１で充填される。第２のメサ２０３から第１の導体層１１１が除去される。第１のメサ２０３の第１の分離層１１３の上方および第２のメサ２０３の上方に第２の導体層７０３が形成される。平坦化エッチングによって第１のメサ２０１の上方から第２の導体層７０３が除去される。第１のメサ２０１において第１の種類の第１のトランジスタ１２０１が形成され第２のメサ２０３において第２の種類の第２のトランジスタ１２０３が形成される。
2010525609.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
半導体層の上方に第１のゲート誘電体層を形成する工程と、
第１のゲート誘電体層の上方に第１の導体層を形成する工程と、
第１の導体層の上方に第１の分離層を形成する工程と、
第１の分離層を形成する工程の後に、半導体層において、第１のメサと第２のメサとを分離するトレンチを形成する工程と、第１のメサおよび第２のメサは各々、第１のゲート誘電体層の一部、第１の導体層の一部、第１の分離層の一部、および半導体層の一部を含むことと、
絶縁材料を用いて、第１の導体層の上面を越える高さまでトレンチを充填する工程と、
第２のメサから第１の導体層の前記一部を除去する工程と、
第２のメサから第１の導体層の前記一部を除去する工程の後に、第１のメサの第１の分離層の前記一部の上方および第２のメサの上方に第２の導体層を形成する工程と、
平坦化を行って、第１のメサの上方から第２の導体層を除去する工程と、
第１のメサにおける第１の種類の第１のトランジスタおよび第２のメサにおける第２の種類の第２のトランジスタを形成する工程と、からなる方法。
【請求項２】
第１の導体層を形成する工程において、第１の導体層は金属を含む請求項１に記載の方法。
【請求項３】
第２の導体層を形成する工程において、第２の導体層は金属を含む請求項１に記載の方法。
【請求項４】
第１の導体層を形成する工程において、第１の導体層は第２の導体層の金属とは異なる種類の金属を含む請求項３に記載の方法。
【請求項５】
第２の導体層を形成する工程より前に、第２のメサからゲート誘電体層の前記一部を除去する工程と、
第２のメサからゲート誘電体層の前記一部を除去する工程の後、かつ、第２の導体層を形成する工程より前に、第２のメサの上に第２の半導体層をエピタキシャル成長によって成長させる工程と、を含む請求項１に記載の方法。
【請求項６】
第１のメサの周囲に第１の側壁スペーサを形成する工程と、
第２のメサの周囲に第２の側壁スペーサを形成する工程と、を含む請求項１に記載の方法。
【請求項７】
第２のメサから第１の導体層の前記一部を除去する工程の後、かつ、第２の導体層を形成する工程より前に、アニール処理を行う工程を含む請求項１に記載の方法。
【請求項８】
第２のメサから第１の導体層の前記一部を除去する工程の後に、第２のメサの第１のゲート誘電体層の前記一部の上に第２のゲート誘電体層を形成する工程を含む請求項１に記載の方法。
【請求項９】
第１のメサの半導体層の前記一部が第２のメサの半導体層の前記一部とは異なる導電型を有するように、選択的に半導体層のドーピングを行う工程を含む請求項１に記載の方法。
【請求項１０】
第２のメサから第１のゲート誘電体層の前記一部を除去する工程と、
第２のメサから第１のゲート誘電体層の前記一部を除去する工程の後に、第２のメサの上に第２のゲート誘電体層を形成する工程と、を含む請求項１に記載の方法。
【請求項１１】
第１のゲート誘電体層を形成する工程において、第１のゲート誘電体層は金属および酸素を含む請求項１に記載の方法。
【請求項１２】
第１の分離層を形成する工程において、第１の分離層は窒化物を含む請求項１に記載の方法。
【請求項１３】
トレンチを充填する工程の後、かつ、第２のメサから第１の導体層の前記一部を除去する工程の前に、化学機械研磨を行う工程を含む請求項１に記載の方法。
【請求項１４】
半導体デバイスを形成する方法であって、
半導体層の上方に誘電体層を形成する工程と、
誘電体層の上方に第１の金属層を形成する工程と、
第１の金属層の上方に分離層を形成する工程と、
半導体層の第１の部分、誘電体層の第１の部分、第１の金属層の第１の部分、および分離層の第１の部分を、半導体層の第２の部分、誘電体層の第２の部分、第１の金属層の第２の部分、および分離層の第２の部分から分離する絶縁材料を形成する工程と、絶縁材料は第１の金属層の上面を越える高さを有することと、
第１の金属層の第２の部分を除去する工程と、
第１の金属層の第２の部分を除去する工程の後に、分離層の第１の部分および半導体層の第２の部分の上方に第２の金属層を形成する工程と、
平坦化を行って、分離層の第１の部分の上方から第２の金属層を除去する工程と、
半導体層の第１の部分における第１の種類の第１のトランジスタの一部を形成する工程と、第１のトランジスタのゲート電極は第１の金属層の第１の部分の一部を含むことと、
半導体層の第２の部分における第２の種類の第２のトランジスタの一部を形成する工程と、第２のトランジスタのゲート電極は第２の金属層の一部を含むことと、からなる方法。
【請求項１５】
第２の金属層を形成する工程において、第２の金属層は第１の金属層とは異なる種類の金属である請求項１４に記載の方法。
【請求項１６】
誘電体層の第２の部分を除去する工程と、
誘電体層の第２の部分を除去する工程の後に、半導体層の第２の部分の上方にゲート誘電体を形成する工程と、を含む請求項１４に記載の方法。
【請求項１７】
誘電体層の第２の部分を除去する工程の後に、半導体層の第２の部分の上に第２の半導体層を成長させる工程を含む請求項１６に記載の方法。
【請求項１８】
半導体デバイス構造を製造する方法であって、
絶縁領域によって分離された第１のスタックおよび第２のスタックを形成する工程と、
第１のスタックは、第１の半導体層の第１の部分、第１の半導体層の第１の部分の上方の第１のゲート誘電体層の第１の部分、第１のゲート誘電体層の第１の部分の上方の第１の金属層の第１の部分、および第１の金属層の第１の部分の上方の分離層の第１の部分を含むことと、
第２のスタックは、第１の半導体層の第２の部分、第１の半導体層の第２の部分の上方の第１のゲート誘電体層の第２の部分、第１のゲート誘電体層の第２の部分の上方の第１の金属層の第２の部分、および第１の金属層の第２の部分の上方の分離層の第２の部分を含むことと、
絶縁領域は第１の金属層の上面を越える高さを有することと、
第１の金属層の第２の部分を除去する工程と、
第２の金属層の第１の部分が分離層の第１の部分の上方にあり、第２の金属層の第２の部分が半導体層の第２の部分の上方にあるように、第２の金属層を堆積させる工程と、
第２の金属層の第２の部分を残したまま、第２の金属層の第１の部分を除去する工程と、からなる方法。
【請求項１９】
第１のトランジスタおよび第２のトランジスタを形成する工程と、
第１のトランジスタは、半導体層の第１の部分において形成される電流端子領域と、第１の金属層の第１の部分から形成されるゲート電極とを含むことと、
第２のトランジスタは、半導体層の第２の部分において形成される電流端子領域と、第２の金属層の第２の部分から形成されるゲート電極とを含むことと、を含む請求項１８に記載の方法。
【請求項２０】
第１の金属層の第２の部分を除去する工程の後、かつ、第２の金属層を堆積させる工程より前に、半導体層の第２の部分の上方に第２の半導体層を形成する工程と、
第２の半導体層において第２のトランジスタの電流端子領域も形成されることと、を含む請求項１９に記載の方法。
【請求項２１】
第２の金属層の第１の部分を除去する工程は、化学機械研磨を行うことを含む請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体デバイスに関し、より詳細には、別個に形成される層による半導体デバイスの形成に関する。
【背景技術】
【０００２】
一部の集積回路では、異なる時間、異なる材料またはその両方において、異なるデバイスの対応する層を形成することが所望される。一例は、１つの集積回路における、Ｐ−チャネル型トランジスタおよびＮ−チャネル型トランジスタのゲートの形成である。Ｐ−チャネル型トランジスタのゲートを１つの材料とし、Ｎ−チャネル型トランジスタのゲートを別の材料として、各トランジスタに異なる閾値電圧を提供することが所望される場合がある。
【０００３】
しかしながら、従来の方法によりそうした構造を形成することには、困難が存在する。異なる材料からなる対応する構造を備えた集積回路を形成するための改良された技術が所望される。
【図面の簡単な説明】
【０００４】
【図１】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図２】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図３】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図４】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図５】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図６】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図７】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図８】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図９】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図１０】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図１１】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【図１２】本発明の一実施形態による、その製造の異なる段階における一段階のウエハの側断面図。
【発明を実施するための形態】
【０００５】
図１〜１２は、本発明の一実施形態による、異なる材料のゲートを備えたトランジスタを有する集積回路の形成に用いられる様々な段階のウエハの側断面図である。
図１には、ウエハ１０１の側断面図を示す。示した実施形態では、ウエハ１０１は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構成を有する。示した実施形態では、ウエハ１０１は、基板層１０３（例えば、シリコン、シリコンゲルマニウムからなる）、層１０３の上に配置された絶縁体層１０５（例えば、二酸化シリコン）、絶縁体層１０５の上に配置された半導体層１０７（例えば、単結晶シリコン）、および層１０７の上に配置されたゲート誘電体層１０９を備える。一実施形態では、ゲート誘電体層１０９は、酸化プロセスによって層１０７から成長させられる。他の実施形態では、誘電体層１０９は、誘電体（例えば、ハフニウム酸化物または他の金属酸化物などの高ｋ誘電体）を堆積させた層である場合がある。ウエハ１０１は、ゲート誘電体層１０９の上に配置された導体ゲート電極層１１１を含む。一実施形態では、層１１１は導体金属材料である（例えば、タンタル炭化物、チタン炭化物、タンタルマグネシウム炭化物、チタンマグネシウム炭化物、チタンランタン炭化物、タンタルランタン炭化物、チタンシリコン窒化物、タンタルシリコン窒化物、タンタル窒化物、タンタルシリコン窒化物、チタン窒化物、またはモリブデン窒化物）。一実施形態では、層１１１は５〜１０ｎｍ（５０〜１００オングストローム）の範囲の厚みを有するが、他の実施形態では他の厚みを有する場合がある。層１１３は層１１１の上に配置される。一実施形態では、層１１３は後に分離層および研磨停止層として利用される。一実施形態では、層１１３は、１０〜１５ｎｍ（１００〜１５０オングストローム）の範囲の厚みを有し、窒化物からなるが、他の実施形態では他の厚みを有するか、他の材料からなるか、またはその両方である場合がある。
【０００６】
一実施形態では、半導体層１０７は、後にウエハ１０１の上に形成されるトランジスタに対するウェルドーパントを含む場合がある。一実施形態では、層１０７の１つの部分はｎ型のドーパント（リン、ヒ素、アンチモン）によりドーピングが行われ、他の部分はｐ型のドーパント（ホウ素、インジウム）によりドーピングが行われる。
【０００７】
図２は、ウエハ１０１にメサ２０１，２０３が形成された後の、ウエハ１０１の側断面図である。一実施形態では、メサ２０１，２０１は、ウエハ１０１の上方にパターン形成マスク（例えば、フォトレジスト（図示せず））を形成し、マスク外の層１１３，１１１，１０９，１０７の材料を除去してトレンチ２０５を形成することによって形成される。一実施形態では、それらの層の材料は、それらの材料を除去するのに適切なエッチング剤により材料のエッチングを行うことによって除去される。その後、マスクは除去される。
【０００８】
図３には、メサ２０１，２０３の側壁上にそれぞれスペーサ３０１，３０３が形成された後の、ウエハ１０１の側断面図を示す。一実施形態では、スペーサ３０１，３０３はシリコン窒化物からなる。一実施形態では、スペーサ３０１，３０３は、ウエハ１０１の上方に等角の層の材料を堆積させ、次いで、その層の異方性エッチングを行うことによって形成される。一実施形態では、スペーサ３０１，３０３を形成するための層は、２０〜３０ｎｍ（２００〜３００オングストローム）の範囲の厚みを有するが、他の実施形態では他の厚みを有するか、他の材料からなるか、またはその両方である場合がある。スペーサ３０１，３０３は、続くプロセス中、少なくとも層１１１および保護層１１１の側壁を覆う。
【０００９】
図４は、メサ２０１，２０３の周囲のトレンチ２０５に絶縁材料４０１が形成された後の、ウエハ１０１の側断面図である。一実施形態では、絶縁材料４０１は誘電体材料（例えば、二酸化シリコン）からなる。一実施形態では、誘電体材料は、トレンチを充填するのに充分な厚みでウエハ１０１の上方に等角に形成される。ウエハ１０１は、次いで、メサの上方のトレンチ充填材料を除去するように平坦化される（例えば、化学機械研磨（ＣＭＰ）プロセスによって）。層１１３は、化学機械研磨における研磨停止として用いられる。
【００１０】
図５には、層１１３、ゲート電極層１１１、および誘電体層１０９の材料がメサ２０３から除去された後の、ウエハ１０１の側面図を示す。一実施形態では、この材料はメサ２０１の上方に選択的にマスク、例えば、フォトレジスト（図示せず）を形成し、メサ２０３を露出したままとすることによって除去される。メサ２０３の露出した層は、次いで、それらの層をそれらの層の除去に適切なエッチング剤にさらすことによって除去される。例えば、層１１３がシリコン窒化物である場合、メサ２０３におけるその層を除去するために、熱リン酸の化学エッチングまたは含フッ素ガスによるドライエッチングを用いることができる。層１１１がタンタル炭化物またはチタン窒化物である実施例では、水酸化アンモニウム、過酸化水素および水による化学エッチングを用いることができる。一例では、ＨＣｌガス雰囲気におけるアニール処理を用いて、ゲート誘電体層１０９を除去することができる。
【００１１】
図５の実施形態では、メサ２０３の誘電体層１０９は除去される。しかしながら、他の実施形態では、誘電体層１０９は除去されない。それらの実施形態のうちの一部では、メサ２０３の誘電体層１０９は、層１１１の除去によるダメージを修復するために、含酸素雰囲気においてアニール処理を行う。このアニール中、メサ２０１の層１１１は、層１１３およびスペーサ３０１によってアニール処理の酸化効果から保護される。
【００１２】
図６には、シリコンゲルマニウムの層６０１がメサ２０３の層１０７の上に形成された後の、ウエハ１０１の側断面図を示す。一実施形態では、シリコンゲルマニウム層６０１は、２．５〜１０ｎｍ（２５〜１００オングストローム）の範囲の厚みを有するが、他の実施形態では他の厚みである場合がある。層１０７がシリコンである一実施形態では、層６０１は層１０７の上にエピタキシャル成長によって成長させられる。一実施形態では、シリコンゲルマニウム層は、シリコンゲルマニウム層の成長中に組み込まれる、ホウ素ドーピングを含有する。シリコンゲルマニウム層６０１は、後にメサ２０３に形成されるＰ−チャネルトランジスタの閾値電圧を変更するために利用される。
【００１３】
本明細書に記載のプロセスの１つの利点は、メサ２０３のトランジスタが、メサ２０１のトランジスタから分離して形成された半導体層を有することが可能となることであり、この分離して形成される半導体層は、ゲート電極層１１１の形成の後に形成される。
【００１４】
一部の実施形態では、誘電体層１０９および層１１１の形成より前に、メサ２０３が形成される領域の層１０７の上にシリコンゲルマニウム層が形成され、メサ２０１が形成される領域には形成されない。さらに他の実施形態では、Ｐ−チャネルトランジスタの活性領域はシリコンゲルマニウム層を含まず、完全に層１０７から形成される。さらに他の実施形態では、層６０１は他の材料からなる（例えば、炭素をドープしたシリコン、ゲルマニウム、ヒ化ガリウム、ドーピングシリコン）。
【００１５】
図７には、ウエハ１０１の上方にゲート誘電体層７０１およびゲート電極層７０３が形成された後の、ウエハ１０１の側断面図を示す。一実施形態では、ゲート誘電体層７０１はハフニウム酸化物からなり、１〜６ｎｍ（１０〜６０オングストローム）の範囲の厚みを有するが、他の実施形態では他の厚みを有するか、他のゲート誘電体材料からなるか、またはその両方である場合がある。一実施形態では、誘電体層７０１は誘電体層１０９とは異なる材料からなる。ゲート誘電体層１０９がメサ２０３から除去されない一部の実施形態では、誘電体層７０１（例えば、アルミニウム酸化物、ランタン酸化物）はメサ２０３における層１０９の上に形成される。層１０９が除去されない実施形態では、層７０１の厚みは０．２〜１．５ｎｍ（２〜１５オングストローム）の範囲にある。メサ２０３において層１０９が除去されない他の実施形態では、ゲート誘電体層７０１は形成されない。
【００１６】
層７０３は、後にメサ２０３に形成されるトランジスタに適切な仕事関数を提供する材料からなる。Ｐ−チャネルトランジスタが形成される複数の実施形態では、層７０３は、例えば、モリブデン窒化物またはチタン窒化物からなる。層７０３は、化学蒸着もしくは物理蒸着法、または原子層堆積プロセスによって堆積されるが、他の実施形態では他の方法によって堆積されてよい。
【００１７】
Ｎ−チャネルトランジスタがメサ２０１に形成され、Ｐ−チャネルトランジスタがメサ２０３に形成される複数の実施形態では、層１１１および層７０３は異なる材料からなってよい。例えば、層１１１はタンタル炭化物からなり、層７０３はモリブデン窒化物からなる。一部の実施形態では、層１１１および層７０３の両方がチタン窒化物からなるが、各層の窒素の濃度は異なる。さらに他の実施形態では、層１１１および７０３は同じ材料からなる。
【００１８】
図８には、メサ２０１の上方の層７０３の材料および層７０１の材料を除去するためにウエハ１０１が平坦化（例えば、ＣＭＰ）プロセスにさらされた後の、ウエハ１０１の側断面図を示す。示した実施形態では、層１１３は平坦化停止として用いられる。平坦化プロセスを利用することによって、メサ２０１の上方からゲート電極層７０３の材料を除去することが、マスクを用いることなく可能となる。
【００１９】
図９には、メサ２０１から層１１３の材料が除去された後の、ウエハ１０１の側断面図を示す。一実施形態では、層１１３の窒化物は、メサ２０３がマスク（図示せず）によって覆われているウエハ１０１にエッチングを行うことによって除去される。
【００２０】
図１０には、メサ２０１，２０３の上方を含むウエハ１０１の上方に相互接続材料（例えば、ドープしたポリシリコンまたは他の種類の導体材料）の等角の層１００１が形成された後の、ウエハ１０１の側断面図を示す。
【００２１】
図１１には、ゲートスタック１１０１，１１０３が形成された後の、ウエハ１０１の側断面図を示す。ゲートスタック１１０１は、メサ２０１における層１００１および層１１１のパターニングを行うことによって形成される。ゲートスタック１１０３は、メサ２０３における層１００１および層７０３のパターニングを行うことによって形成される。また、層１００１からは、絶縁材料４０１の上の相互接続構造１１０５も形成される。一実施形態では、相互接続構造１１０５は、２つのゲートを電気的に接続する。
【００２２】
一実施形態では、ゲートスタック１１０１，１１０３、および相互接続構造１１０５は、ウエハ１０１の上方にマスク（例えば、フォトレジスト）を形成し、層１００１のエッチングを行うことによって形成される。
【００２３】
また、一実施形態では、層１１１，７０３は同じエッチング剤により共にエッチングされる。例えば、層１１１がタンタル炭化物からなり、層７０３がモリブデン窒化物からなる場合、塩素系またはフッ素系の化学的なプラズマエッチングにより両方の層のエッチングを行うことができる。
【００２４】
本明細書に記載のプロセスがもたらすことのできる１つの利点は、ゲート電極層１１１，７０３を異なる厚みとし、それらの層の異なる材料の異なるエッチング速度を補償することを可能とすることである。例えば、層１１１がタンタル炭化物からなり、層７０３がモリブデン窒化物からなる場合、塩素系およびフッ素系の化学的なプラズマエッチングのいずれにおいても、モリブデン窒化物のエッチングが速く進行する。したがって、本明細書に記載のプロセスを用いて、このエッチング速度の差を補償するように、層７０３を層１１１より厚く形成することが可能である。エッチング速度の差を補償するように層７０３をより厚く形成することが可能であるので、層１１１，７０３をエッチングするために用いられるエッチング液による誘電体層７０１（および場合によっては層６０１）のエッチングは有意ではなく、層１１１，７０３がほぼ同時に除去される。
【００２５】
他の実施形態では、メサ２０１，２０３のエッチングが異なる時に行われ、ゲートスタック１１０１，１１０３を形成する。
図１２には、ソース／ドレイン領域（ＭＯＳＦＥＴ用の電流端子領域）が形成された後の、ウエハ１０１の側断面図を示す。それらの領域へドーパントを注入することによって、メサ２０１にはソース／ドレイン領域１２０９，１２１１が形成され、メサ２０３にはソース／ドレイン領域１２１３，１２１５が形成される。例えば、トランジスタ１２０１がＮ−チャネルトランジスタであり、トランジスタ１２０３がＰ−チャネルトランジスタである場合、メサ２０１の層１０７におけるソース／ドレイン領域１２０９，１２１１にはｎ型のドーパント（例えば、リン、ヒ素）が注入され、メサ２０３の層１０７，６０１のソース／ドレイン領域１２１３，１２１５にはｐ型のドーパント（例えば、ホウ素）が注入される。
【００２６】
スペーサ１２０５がゲートスタック１１０１の上に形成され、スペーサ１２０７がゲートスタック１１０３の上に形成される。一実施形態では、ソース／ドレイン領域の軽いドーピングの行われた延伸部は、スペーサの後に形成される重いドーピングの行われたソース／ドレイン領域によるスペーサ１２０５，１２０７の形成より前に、形成される。一実施形態では、スペーサは示すように多重スペーサを含む。また、図１２に示すように、ソース／ドレイン領域１２０９，１２１１の上にそれぞれスーサイド構造１２１７，１２１９が形成され、ソース／ドレイン領域１２１３，１２１５の上にスーサイド構造１２２５，１２２７がそれぞれ形成される。メサ２０１，２０３の層１００１の部分の上に、それぞれスーサイド構造１２２１，１２２３が形成される。相互接続構造１１０５の上にスーサイド構造１２２９が形成される。
【００２７】
続くプロセスでは、図１２に示す段階に続いて、ウエハ１０１の上に他の構造が形成されてもよい。例えば、ウエハ１０１の上に他の層間誘電体、導体相互接続構造、および導体ビアが形成されてもよい。後に、外部導体構造（例えば、ボンドパッド）が形成されてもよい。続いて、様々な集積回路へとウエハ１０１のシンギュレーションが行われてもよい。各集積回路は、図１２に示すように多重トランジスタを備えることができる。
【００２８】
示した実施形態では、Ｎ−チャネルトランジスタ１２０１用のゲート電極層（層１１１）を最初に形成したが、他の実施形態では、Ｐ−チャネルトランジスタ用のゲート電極層を最初に形成することができる。ゲート電極のこの部分はＮ−チャネルメサから除去される。また、ウエハ１０１がバルクシリコンウエハである一部の実施形態では、メサを絶縁するために用いられるトレンチは、浅いウェルドーピングよりも深い。また、層１１１，７０３が両方とも金属材料からなるように記載したが、他の実施形態では、これらの層のうちの一方または両方は、他の種類の導体材料（例えば、ドープしたポリシリコン）からなってよい。
【００２９】
上述の通り、上述の本明細書に記載の技術によって、有利には、異なる種類のトランジスタ（例えば、異なる導電型のトランジスタ）からなる構造を別個に形成することが可能である。したがって、集積回路のＮ−チャネルおよびＰ−チャネルトランジスタについて、ゲート、ゲート誘電体、および活性層の一部のうちの１つ以上などの構造を別個に形成することができる。これによって、集積回路の設計および製造においてより多くの柔軟性が可能となる。
【００３０】
一実施形態では、半導体デバイスを形成する方法は、半導体層の上方に第１のゲート誘電体層を形成する工程と、第１のゲート誘電体層の上方に第１の導体層を形成する工程と、第１の導体層の上方に第１の分離層を形成する工程とを含む。また、この方法は、第１の分離層を形成する工程の後に、半導体層において、第１のメサと第２のメサとを分離するトレンチを形成する工程も含む。第１のメサおよび第２のメサは各々、第１のゲート誘電体層の一部、第１の導体層の一部、第１の分離層の一部、および半導体層の一部を含む。また、この方法は、絶縁材料を用いて、第１の導体層の上面を越える高さまでトレンチを充填する工程と、第２のメサから第１の導体層の前記一部を除去する工程と、第２のメサから第１の導体層の前記一部を除去する工程の後に、第１のメサの第１の分離層の前記一部の上方および第２のメサの上方に第２の導体層を形成する工程も含む。また、この方法は、平坦化を行って、第１のメサの上方から第２の導体層を除去する工程と、第１のメサにおける第１の種類の第１のトランジスタおよび第２のメサにおける第２の種類の第２のトランジスタを形成する工程も含む。
【００３１】
別の実施形態では、半導体デバイスを形成する方法は、半導体層の上方に誘電体層を形成する工程と、誘電体層の上方に第１の金属層を形成する工程と、第１の金属層の上方に分離層を形成する工程と、半導体層の第１の部分、誘電体層の第１の部分、第１の金属層の第１の部分、および分離層の第１の部分を、半導体層の第２の部分、誘電体層の第２の部分、第１の金属層の第２の部分、および分離層の第２の部分から分離する絶縁材料を形成する工程とを含む。絶縁材料は第１の金属層の上面を越える高さを有する。また、この方法は、第１の金属層の第２の部分を除去する工程と、第１の金属層の第２の部分を除去する工程の後に、分離層の第１の部分および半導体層の第２の部分の上方に第２の金属層を形成する工程も含む。この方法は、さらに、平坦化を行って、分離層の第１の部分の上方から第２の導体層を除去する工程と、半導体層の第１の部分における第１の種類の第１のトランジスタの部分を形成する工程と、を含む。第１のトランジスタのゲート電極は、第１の金属層の第１の部分の一部を含む。この方法は、半導体層の第２の部分における第２の種類の第２のトランジスタの部分を形成する工程を含む。第２のトランジスタのゲート電極は、第２の金属層の部分を含む。
【００３２】
一実施形態では、半導体デバイス構造を製造する方法は、絶縁領域によって分離された第１のスタックおよび第２のスタックを形成する工程を含む。第１のスタックは、第１の半導体層の第１の部分、第１の半導体層の第１の部分の上方の第１のゲート誘電体層の第１の部分、第１のゲート誘電体層の第１の部分の上方の第１の金属層の第１の部分、および第１の金属層の第１の部分の上方の分離層の第１の部分を含む。第２のスタックは、第１の半導体層の第２の部分、第１の半導体層の第２の部分の上方の第１のゲート誘電体層の第２の部分、第１のゲート誘電体層の第２の部分の上方の第１の金属層の第２の部分、および第１の金属層の第１の部分の上方の分離層の第１の部分を含む。絶縁領域は第１の金属層の上面を越える高さを有する。また、この方法は、第１の金属層の第２の部分を除去する工程と、第２の金属層の第１の部分が分離層の第１の部分の上方にあり、第２の金属層の第２の部分が半導体層の第２の部分の上方にあるように、第２の金属層を堆積させる工程も含む。また、この方法は、第２の金属層の第２の部分を残したまま、第２の金属層の第１の部分を除去する工程も含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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