(57)【要約】  本発明は、エレクトロニクス又はオプトエレクトロニクス用の構造を処理する方法に関し、前記構造は、バルク基板と、酸化層と、半導体層とを順に備える。前記方法は、前記半導体層上に所望のパターンを定めるためのマスク手段を設けることと、前記所望のパターンに対応する前記酸化層の複数の領域内において制御された厚さの酸化物を除去するための熱処理を行うこととを含む。
2010522425.tif 000002
【特許請求の範囲】
【請求項１】
エレクトロニクス又はオプトエレクトロニクス用の構造（５０）を処理する方法であって、
前記構造は、
バルク基板（２０）と、
酸化層（３０）と、
半導体層（１０）と、
を順に備え、
前記方法は、
前記半導体層（１０）上に所望のパターンを定めるためのマスク手段を設けることと、
前記所望のパターンに対応する前記酸化層（３０）の複数の領域（３２）内において制御された厚さの酸化物を除去するための熱処理を行うことと、
を含むことを特徴とする方法。
【請求項２】
前記制御された厚さは、少なくともいくつかの前記領域（３２）において、前記酸化層全体の厚さであることを特徴とする請求項１に記載の方法。
【請求項３】
前記制御された厚さは、全ての前記領域（３２）において、前記酸化層全体の厚さであることを特徴とする請求項１又は２に記載の方法。
【請求項４】
前記所望のパターンに対応する前記半導体層（１０）の前記領域（１２）は、制御された厚さを有することを特徴とする請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記半導体層（１０）の前記領域（１２）の前記制御された厚さは、２５０から５０００オングストロームであることを特徴とする請求項４に記載の方法。
【請求項６】
前記半導体層（１０）の前記領域（１２）の前記制御された厚さは、１０００オングストロームよりも薄いことを特徴とする請求項５に記載の方法。
【請求項７】
前記マスク手段は、前記所望のパターンに対して相補的なパターンにより前記半導体層（１０）を覆うマスク（８０）であることを特徴とする請求項１から６のいずれか１項に記載の方法。
【請求項８】
前記マスク（８０）は、前記半導体層（１０）の熱酸化により形成されることを特徴とする請求項７に記載の方法。
【請求項９】
前記マスク（８０）は、前記半導体層（１０）上への窒化物又は酸化物の堆積により形成されることを特徴とする請求項７に記載の方法。
【請求項１０】
前記マスク手段は、前記半導体層（１０）の複数のマスク領域（１１）により形成され、前記複数のマスク領域（１１）は、前記所望のパターンに対応する前記半導体層の前記領域（１２）よりも厚いことを特徴とする請求項１から６のいずれか１項に記載の方法。
【請求項１１】
前記マスク領域（１１）は、前記所望のパターンに対応する前記半導体層の前記領域（１２）よりも、少なくとも１．５倍厚いことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記熱処理は、不活性雰囲気又は還元雰囲気中で、制御された温度及び制御された継続時間にて行われ、
前記半導体層の前記領域（１２）の前記制御された厚さ、前記制御された温度、及び前記制御された継続時間は、前記所望のパターンに対応する前記酸化層の前記領域（３２）において制御された厚さの酸化物を分解するよう選択される、
ことを特徴とする請求項１から１１のいずれか１項に記載の方法。
【請求項１３】
前記制御された温度は、１１００℃から１３００℃の間であり、前記制御された継続時間は、５分から５時間の間であることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記半導体層（１０）の前記領域（１２）の前記制御された厚さ、及び前記制御された温度は、前記酸化層の平均除去速度が少なくとも０．５オングストローム／分となるよう選択されることを特徴とする請求項１２又は１３に記載の方法。
【請求項１５】
前記熱処理前の前記酸化層（３０）の厚さは、１００から１０００オングストロームであることを特徴とする請求項１から１４のいずれか１項に記載の方法。
【請求項１６】
エレクトロニクス又はオプトエレクトロニクス用の構造（５０）を製造する方法であって、
前記構造は、
バルク層（２０）と、酸化層（３０）と、半導体層（１０）とを順に備え、
前記方法は、
（ａ）半導体層（１０）を設けるステップと、
（ｂ）酸化層（３０）が結合界面に形成されるよう前記半導体層（１０）をバルク基板（２０）と結合させ、前記基板（２０）、酸化層（３０）、及び半導体層（１０）を順に備える構造（５０）を形成するステップと、
（ｃ）前記半導体層（１０）上に所望のパターンを定めるためのマスク手段を設けるステップと、
（ｄ）前記所望のパターンに対応する前記酸化層の複数の領域（３２）内において制御された厚さの酸化物を除去するための熱処理を行うステップと、
を含むことを特徴とする方法。
【請求項１７】
前記制御された厚さは、少なくともいくつかの前記領域（３２）において、前記酸化層全体の厚さであることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記制御された厚さは、全ての前記領域（３２）において、前記酸化層全体の厚さであることを特徴とする請求項１６又は１７に記載の方法。
【請求項１９】
前記半導体層（１０）は、前記所望のパターンに対応する前記領域（１２）において、制御された厚さを有することを特徴とする請求項１６から１８のいずれか１項に記載の方法。
【請求項２０】
前記所望のパターンに対応する前記半導体層（１０）の前記領域（１２）の前記制御された厚さは、２５０から５０００オングストロームであることを特徴とする請求項１９に記載の方法。
【請求項２１】
前記所望のパターンに対応する前記半導体層（１０）の前記領域（１２）の前記制御された厚さは、１０００オングストロームよりも薄いことを特徴とする請求項２０に記載の方法。
【請求項２２】
ステップ（ｃ）は、前記所望のパターンに対して相補的なパターンにより、前記半導体層（１０）上にマスク（８０）を形成することを含むことを特徴とする請求項１６から２１のいずれか１項に記載の方法。
【請求項２３】
ステップ（ｃ）は、前記所望のパターンにより前記半導体層（１０）をエッチングして、前記所望のパターンに対応する前記領域（１２）よりも厚い複数のマスク領域（１１）を形成することを含むことを特徴とする請求項１６から２１のいずれか１項に記載の方法。
【請求項２４】
前記マスク領域（１１）は、前記所望のパターンに対応する前記領域（１２）よりも、少なくとも１．５倍厚いことを特徴とする請求項２３に記載の方法。
【請求項２５】
前記熱処理は、不活性雰囲気又は還元雰囲気中で、制御された温度及び制御された継続時間にて行われ、
前記半導体層の前記領域（１２）の前記制御された厚さ、前記制御された温度、及び前記制御された継続時間は、前記所望のパターンに対応する前記酸化層の前記領域（３２）において制御された厚さの酸化物を分解するよう選択される、
ことを特徴とする請求項１６から２４のいずれか１項に記載の方法。
【請求項２６】
前記制御された温度は、１１００℃から１３００℃の間であり、前記制御された継続時間は、５分から５時間の間であることを特徴とする請求項２５に記載の方法。
【請求項２７】
前記熱処理前の前記酸化層（３０）の厚さは、１００から１０００オングストロームであることを特徴とする請求項２５又は２６に記載の方法。
【請求項２８】
バルク基板（２０）と、酸化層（３０）と、半導体層（１０）とを順に備える、エレクトロニクス又はオプトエレクトロニクス用の構造であって、
前記酸化層は、厚さが選択的に制御された複数の領域（３１，３２）を有することを特徴とする構造。
【請求項２９】
前記酸化層は、第１の厚さを有する複数の領域（３１）と、第２のより薄い厚さを有する複数の領域（３２）とを有することを特徴とする請求項２８に記載の構造。
【請求項３０】
前記酸化層は、酸化物を有さない複数の領域（３２）を有することを特徴とする請求項２８又は２９に記載の構造。
【請求項３１】
前記半導体層の厚さは、２５０から５０００オングストロームであることを特徴とする請求項２８から３０のいずれか１項に記載の構造。
【請求項３２】
前記酸化層（３０）の厚さは、１００から１０００オングストロームであることを特徴とする請求項２８から３１のいずれか１項に記載の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターニングされた埋め込み酸化層を備えた絶縁体上半導体構造（ＳｅＯＩ：Semiconductor on insulator）を作製するプロセスに関する。本方法は、受容支持体（receiving support）上への半導体層の転写に続いて、マスキングステップと、ＳｅＯｉ構造内部の複数の絶縁領域の選択的分解（selective dissolution）のために行われる特別な熱処理とに向けられる。
【背景技術】
【０００２】
混合構造（mixed structure）、即ち、バルク領域と素子分離領域との交互の繰り返しを有する構造への関心が高まっている。実際、同一構造の内部におけるバルク領域と素子分離領域との交互の繰り返しによって、例えば次のように、同一ウェハ上に種々のコンポーネントを作製することが可能になる。
−  ウェハの背面と表面との間の導電性を利用した、バルク領域上のコンポーネント、例えば、縦型コンポーネント。
−  完全に互いに分離され、且つ、基板と分離されたＳＯＩ（silicon on insulator）領域上のコンポーネント、例えば、ＭＯＳコンポーネント、ＭＥＭＳシステム、ＭＯＥＭＳシステム。
【０００３】
図１は、このような混合構造の一例を示す。ただし、Ｂはバルク領域を表し、ＳＯＩはＳＯＩ領域を表す。
【０００４】
種々の技術が、混合構造の作製用に存在している。例えば、ＳＩＭＯＸプロセスは、シリコンウェハの表面下への酸素注入により実現される。高温での熱処理が、注入領域を二酸化シリコンに変質させるよう適用される。混合構造の作製用に、米国特許第６８４６７２７号公報は、基板内に局所的にイオンを注入して、対応する素子分離層を形成するために、マスクを使用することを開示している。
【０００５】
しかしながら、最終的な構造の表面が、酸化シリコンの体積増大による均一性の悪さを示してしまう。
【０００６】
混合構造の作製用のその他のプロセスは、シリコンの局所的酸化がなされた第１の基板と、第２の基板との分子結合を利用する。フランス特許第２８４７０７７号公報は、そのような方法を開示している。しかしながら、分子結合には、欠陥（defect）のない完全な表面が必要となる。よって、結合の前に、例えば、化学機械平坦化（ＣＭＰ）、熱・プラズマ処理、及び／又は機械研磨を利用した、特別な表面クリーニングが必要となる。
【０００７】
第１の基板の表面に混合エリア（即ち、シリコンエリア及び酸化膜エリア）が存在するため、研磨は重要（critical）なステップとなる。
【０００８】
実際、シリコンと二酸化シリコンは、同じスピードによっても同じレートでは研磨されず、同じ表面上で両方の材料について良好な平坦性を得るのは困難である。
【０００９】
特に、図２に示すように、研磨後にはディッシング（dishing）が観測される。このディッシングは、酸化膜領域及びバルク領域のサイズに応じて約１０ナノメートルに達し、分子結合に関し、界面の質の悪さや歩留まりの低さをもたらす。
【００１０】
米国特許５６９１２３１号公報は、混合界面の平坦化を良好にし、結合性を向上させるための方法を開示している。この方法は、基板内に酸化膜を有する領域を形成した後、表面に多結晶シリコン層を堆積することからなる。実際、多結晶シリコン層は、極度に平坦な表面が得られるよう非常に精細に研磨することが可能である。その後、用意された基板を、第２の基板と結合することができる。界面の質が高いため、良好な結合が得られる。その後、第２の基板の他方の表面がエッチング及び研磨され、所望の厚さのＳＯＩが得られる。
【００１１】
しかしながら、この方法で混合界面の平坦化を改善すると、前記多結晶シリコン層を堆積するプロセスにおいて、追加のステップが必要となってしまう。
【００１２】
ＷＯ２００４／０５９７１１に開示されている別の技術は、２つの基板を分子吸着（molecular adhesion）により結合することからなり、一方の基板は、いくつかの絶縁領域を有する。本方法は、質の高い界面を得るための複数の不純物トラップを形成することを開示している。当該トラップは、それら自体が絶縁領域となり得るものであり、最大距離が２つの連続する絶縁領域間に存在するよう配置される。これらの絶縁領域は、結合界面の強化用に採用された熱処理の間に生じる不純物を、トラップ及び吸着する。この方法では、不純物のトラップが、質の高い界面を得るために利用される。
【００１３】
しかしながら、存在する全ての方法は、混合界面が形成された基板上への、分子結合による層転写に基づいており、不十分な結合が生じ得る。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の一つの目的は、構造表面の均一性の良い混合構造を形成することである。本発明の別の目的は、質の高い結合を確保するよう、混合界面を結合することなく混合構造を作製するプロセスを提供することである。
【課題を解決するための手段】
【００１５】
これらの目的を達成し、先行技術の欠点を克服するために、本発明は、第１の態様によれば、エレクトロニクス又はオプトエレクトロニクス用の構造を処理する方法（process）であって、前記構造は、バルク基板と、酸化層と、半導体層（１０）と、を底部から順に表面上に形成し、前記方法は、前記半導体層上に所望のパターンを定めるためのマスク手段を設けることと、前記所望のパターンに対応する前記酸化層の複数の領域内において制御された厚さの酸化物を除去するための熱処理を行うことと、を含むことを特徴とする方法を提供する。
【００１６】
この構造を処理する方法のその他の特徴は、次の通りである。
【００１７】
前記制御された厚さは、前記所望のパターンに対応する少なくともいくつかの前記領域において、又は全ての前記領域において、前記酸化層全体の厚さである。
【００１８】
前記所望のパターンに対応する前記半導体層の前記領域は、制御された厚さを有する。
【００１９】
前記所望のパターンに対応する前記半導体層の前記領域の前記制御された厚さは、２５０から５０００オングストローム、好ましくは２５０から１０００オングストロームである。
【００２０】
前記マスク手段は、前記所望のパターンに対して相補的（complementary）なパターンにより前記半導体層を覆うマスクである。
【００２１】
前記マスクは、前記半導体層の熱酸化により形成される、又は前記半導体層上への窒化物又は酸化物の堆積により形成される。
【００２２】
前記マスク手段は、前記半導体層の複数のマスク領域により形成され、前記複数のマスク領域は、前記所望のパターンに対応する前記半導体層の前記領域よりも厚い。
【００２３】
前記マスク領域は、好ましくは、前記所望のパターンに対応する前記半導体層の前記領域よりも、少なくとも１．５倍厚い。
【００２４】
前記熱処理は、不活性雰囲気（inert atmosphere）又は還元雰囲気（reducing atmoshpere）中で、制御された温度及び制御された継続時間にて行われ、前記半導体層の前記領域の前記制御された厚さ、前記制御された温度、及び前記制御された継続時間は、前記所望のパターンに対応する前記酸化層の前記領域において制御された厚さの酸化物を分解するよう選択される。
【００２５】
前記制御された温度は、好ましくは１１００℃から１３００℃の間であり、前記制御された継続時間は、５分から５時間の間である。
【００２６】
前記半導体層の前記領域の前記制御された厚さ、及び前記制御された温度は、前記酸化層の平均除去速度（mean reduction rate）が少なくとも０．５オングストローム／分となるよう選択される。
【００２７】
前記熱処理前の前記酸化層の厚さは、１００から１０００オングストロームである。
【００２８】
第２の態様では、本発明は、エレクトロニクス又はオプトエレクトロニクス用の構造を製造する方法（process）であって、前記構造は、バルク層と、酸化層と、半導体層とを底部から順に形成し、前記方法は、（ａ）半導体層を設けるステップと、（ｂ）酸化層が結合界面に形成されるよう前記半導体層をバルク基板と結合させ、前記基板、酸化層、及び半導体層を順に備える構造を形成するステップと、（ｃ）前記半導体層上に所望のパターンを定めるためのマスク手段を設けるステップと、（ｄ）前記所望のパターンに対応する前記酸化層の複数の領域内において制御された厚さの酸化物を除去するための熱処理を行うステップと、を含むことを特徴とする方法を提供する。
【００２９】
この構造を製造する方法のその他の特徴は、次の通りである。
【００３０】
前記制御された厚さは、前記所望のパターンに対応する少なくともいくつかの前記領域において、又は全ての前記領域において、前記酸化層全体の厚さである。
【００３１】
前記所望のパターンに対応する前記半導体層の前記領域は、制御された厚さを有する。
【００３２】
前記所望のパターンに対応する前記半導体層の前記領域の前記制御された厚さは、２５０から５０００オングストローム、好ましくは２５０から１０００オングストロームである。
【００３３】
ステップ（ｃ）は、前記所望のパターンに対して相補的なパターンにより、前記半導体層上にマスクを形成することを含む。
【００３４】
ステップ（ｃ）は、前記所望のパターンにより前記半導体層をエッチングして、前記所望のパターンに対応する前記領域よりも厚い複数のマスク領域（１１）を形成することを含む。
【００３５】
前記マスク領域は、好ましくは、前記所望のパターンに対応する前記領域よりも、少なくとも１．５倍厚い。
【００３６】
前記熱処理は、不活性雰囲気又は還元雰囲気中で、制御された温度及び制御された継続時間にて行われ、前記半導体層の前記領域の前記制御された厚さ、前記制御された温度、及び前記制御された継続時間は、前記所望のパターンに対応する前記酸化層の前記領域において制御された厚さの酸化物を分解するよう選択される。
【００３７】
前記制御された温度は、１１００℃から１３００℃の間であり、前記制御された継続時間は、５分から５時間の間である。
【００３８】
前記熱処理前の前記酸化層の厚さは、１００から１０００オングストロームである。
【００３９】
第３の態様では、本発明は、バルク基板と、酸化層と、半導体層とを順に備える、エレクトロニクス又はオプトエレクトロニクス用の構造であって、前記酸化層は、厚さが選択的に制御された複数の領域を有することを特徴とする構造を提案する。
【００４０】
当該構造のその他の特徴は、次の通りである。
【００４１】
前記酸化層は、第１の厚さを有する複数の領域と、第２のより薄い厚さを有する複数の領域とを有する。
【００４２】
前記酸化層は、酸化物を有さない複数の領域を有する。
【００４３】
前記半導体層の厚さは、望ましくは２５０から５０００オングストロームであり、好ましくは２５０から１０００オングストロームである。
【００４４】
前記酸化層の厚さは、１００から１０００オングストロームである。
【００４５】
本発明のその他の特徴、目的、及び利点は、以下の図面により例証された以下の説明を読むことで明らかになろう。
【図面の簡単な説明】
【００４６】
【図１】バルク領域及びＳＯＩ領域を有する混合構造を示した図である。
【図２】混合領域を有する基板の研磨中に起こるディッシング現象を示した図である。
【図３】本発明による処理が行われるＳＯＩ構造の概略的な断面を示した図である。
【図４Ａ】前記ＳＯＩ構造を製造するプロセスのステップを示した図である。
【図４Ｂ】前記ＳＯＩ構造を製造するプロセスのステップを示した図である。
【図４Ｃ】前記ＳＯＩ構造を製造するプロセスのステップを示した図である。
【図５】拡散現象を示した、ＳＯＩ構造の概略的な断面図である。
【図６】拡散現象を示した、ＳＯＩ構造の概略的な断面図である。
【図７】酸化層の部分的な分解後における前記ＳＯＩ構造の内部の酸素の分布を示したグラフである。
【図８Ａ】第１実施形態による構造を処理するプロセスのステップを示した図である。
【図８Ｂ】第１実施形態による構造を処理するプロセスのステップを示した図である。
【図８Ｃ】第１実施形態による構造を処理するプロセスのステップを示した図である。
【図８Ｄ】第１実施形態による構造を処理するプロセスのステップを示した図である。
【図９Ａ】第２実施形態による構造を処理するプロセスのステップを示した図である。
【図９Ｂ】第２実施形態による構造を処理するプロセスのステップを示した図である。
【図９Ｃ】第２実施形態による構造を処理するプロセスのステップを示した図である。
【図９Ｄ】第２実施形態による構造を処理するプロセスのステップを示した図である。
【図１０Ａ】第３実施形態による構造を処理するプロセスのステップを示した図である。
【図１０Ｂ】第３実施形態による構造を処理するプロセスのステップを示した図である。
【図１０Ｃ】第３実施形態による構造を処理するプロセスのステップを示した図である。
【図１１】上記の処理プロセスにより得ることのできる構造の別の実施形態を示した図である。
【発明を実施するための形態】
【００４７】
本発明は、混合構造を作製するために、標準的なＳＯＩ構造を処理するプロセスを開示する。本プロセスは、所望のパターンを定めるために半導体層の表面にマスク手段を設けることと、酸化層における所望の複数の領域を選択的に除去するための熱処理を行うこととを含んでいる。
【００４８】
本明細書において、「所望のパターンを定める」とは、マスク手段が、半導体層の表面に配置されることを意味し、当該表面の決められたエリアのみに配置され、その表面が所望のパターンを表し、その結果、いくつかのエリアが開放されることを意味する。別言すれば、マスク手段は、表面が所望のパターンに対して相補的なパターンを示すエリアのみにおいて、半導体層の表面を覆う。
【００４９】
本明細書において、用語「エリア」は、半導体層の表面の一部分（即ち、２次元面）を意味するのに対し、用語「領域（region）」は、層の一部分を意味する。
【００５０】
本明細書において、「領域」とは、酸化層（それぞれ半導体層）の表面を横切る領域を意味する。別言すれば、図３を参照し、構造に関連付けられた座標系（ｘ，ｙ，ｚ）において、酸化層（それぞれ半導体層）を、「水平」面（酸化層（それぞれ半導体層）が横たわる面）を表すｘ及びｙと、「垂直」方向（層の厚さ方向）を表すｚにより、３次元体積として見る場合には、領域はｘ及びｙ座標により定められる。
【００５１】
所望の領域は、所望のパターンに対応する酸化層の領域である。本明細書において、「対応する」とは、酸化層の所望の領域と、半導体層上のパターンにより定められる領域が、平行面に対面（face-to-face）して配置されていることを意味する。別言すれば、所望の領域は、面（ｘ，ｙ）において同じ位置に配置されている、即ち、これら所望の領域は、所望のパターンにより定められる半導体層上の領域と同じｘ及びｙ座標を有しており、これら所望の領域は、所望のパターンにより定められる領域の表面と同じ表面を有している。その結果、酸化層の所望の領域は、上記構造の表面に垂直な方向における、酸化層上での所望のパターンの投影と言うことができる。
【００５２】
半導体層を参照すると、所望のパターンに対応する半導体層の領域は、マスク手段から開放された半導体層の領域となっている。
【００５３】
上記方法については、スマートカット（商標）技術により実現されるＳＯＩ初期構造により説明されるが、ＳＩＭＯＸ、ＢＥＳＯＩ、Ｅｌｔｒａｎ（登録商標）構造のようなその他の構造も使用可能である。
【００５４】
図３を参照するに、本発明による処理が行われるＳＯＩ初期構造５０が示されている。
【００５５】
構造５０は、バルク基板２０と、酸化層３０と、半導体層１０とを備える。
【００５６】
バルク基板２０は、構造５０全体に強度を与えている。この目的のために、バルク基板２０は、十分な厚さ、典型的には数１００マイクロメートルの厚さを有している。バルク基板２０は、Ｓｉ、Ｇｅ、ＳｉＣ、ＧｅＣ、ＧａＮ、サファイア、ガラス、石英、又はその他の材料のような単一のバルク材料で形成されている。あるいは、バルク基板２０は、一方が他方の上に積層された少なくとも２つの材料で形成される。
【００５７】
半導体層１０は、少なくとも１つの半導体材料からなる。半導体層１０は、Ｓｉ、又はＳｉＧｅでもよい。あるいは、半導体層１０は、少なくともこれら２つの材料の組み合わせ（combination）又は重ね合わせ（superposition）、及び／又はいくつかのサブレイヤーの重ね合わせでもよい。
【００５８】
半導体材料は、単結晶、多結晶、又はアモルファスである。半導体材料は、ドーピングがなされていてもいなくてもよいし、多孔質であってもなくてもよい。
【００５９】
半導体層１０は、好適には、エレクトロニック・コンポーネント又はオプトエレクトロニック・コンポーネントを受容するのに適用される。
【００６０】
半導体層１０は、好適には、薄くなっている。半導体層１０の厚さは、好適には、約５０００オングストロームよりも薄く、特に、２５００オングストロームよりも薄い。例えば、半導体層１０は、２５０オングストロームから２５００オングストロームの間、又は２５０オングストロームから１０００オングストロームの間の厚さを有する。
【００６１】
前述した酸化層３０は、構造５０内に埋め込まれており、バルク基板２０と半導体層１０との間に配置されている。
【００６２】
この構造５０の製造は、図４Ａ、４Ｂ、及び４Ｃに示すように、ウェハ結合技術により行うことが可能である。
【００６３】
当該製造は特に、最初に、半導体層１０を有するウェハ７０を用意することで実施することが可能であり、半導体層１０は、ウェハ７０の表面（surface）に配され、ウェハ７０の背面部分６０上に前面層を定める。
【００６４】
ウェハ７０は、単一のバルク材料でもよく、半導体層１０はその場合、バルク材料内に存在する、又はバルク材料上に成膜される。代わりに、ウェハ７０は、保持基板と多層構造（図示せず）を備える混成ウェハ（composite wafer）でもよい。特に、ウェハ７０は、保持基板と半導体層１０との間に、これら２つの要素間の格子パラメータの調整用、及び／又は欠陥制限用に配置されたバッファ構造を備えていてもよい。例えば、ウェハ７０は、Ｓｉ保持基板と、Ｇｅ濃度が支持基板からの厚さに応じて連続的に増大するＳｉＧｅバッファ層と、その上のＳｉＧｅ又はＧｅ及び／又はひずみＳｉ半導体層１０とを備える。
【００６５】
好適には、半導体層１０は、エピタキシャル成長により成膜される。エピタキシャル層の結晶成長は、ＬＰＤ、ＣＶＤ、及びＭＢＥ（それぞれ低パワー堆積、化学気層堆積、及び分子ビームエピタキシ）といった公知の技術を使用して行ってもよい。
【００６６】
次のステップでは、半導体層１０が結合界面に隣接するよう、ウェハ７０をバルク基板２０に結合させる。
【００６７】
当該結合は好適には、最初に、よく知られた結合技術により実施される（より詳細には例えば、Q. -Y. Tong and U. Goseleによる「Semiconductor Wafer Bonding Science and Technology」、Wiley Interscience publication、Johnson Wiley & Sons, Incを参照）。これにより、例えば、親水面又は親水性のままの面の分子結合をなし得る。よく知られたクリーニングステップを、結合の直前に実施してもよい。
【００６８】
任意に、結合対象の２つの表面の一方及び／又は他方のプラズマ処理が行われる。
【００６９】
結合前に、酸化層３０が、半導体層１０上、及び場合によっては基板２０上に形成される。酸化層３０を、結合後に結合界面に埋め込むためである。
【００７０】
一の実施形態では、この酸化層３０は、自然酸化層（native oxide layer）を形成するために、半導体層１０の表面、及び場合によっては基板２０の表面の自然酸化（natural oxidation）のみにより形成される。
【００７１】
この自然酸化により、半導体層１０の表面に、酸化物の凝集物（precipitate）及びアイランド（island）が形成され得る。
【００７２】
例えば、半導体層１０がＳｉ又はＳｉＧｅからなる場合、表面のＳｉ原子と、雰囲気中又は水分子中の酸素原子とが反応し、表面にＳｉＯ２自然層２０が形成される。基板２０が、表面にシリコンを備える場合、それは更に、自然ＳｉＯ２超薄膜層（ultra-thin layer）により覆われる。
【００７３】
この自然酸化は特に、（基板２０と半導体層１０とを）結合して親水結合を行うのに、上記要素の表面に水分子が必要となるため、避けられない。
【００７４】
埋め込み自然酸化層３０の厚さは、結合前に用いられた表面処理に応じて、約１０から約５０オングストロームまで変わり得る。
【００７５】
第２実施形態では、この酸化層３０は、特別な手段により、半導体層上及び／又は基板２０上に付加的に形成される。
【００７６】
この酸化層形成の目的は、所定の厚さの誘電体層（dielectric layer）を形成して、結合後に、絶縁体上半導体（ＳｅＯＩ）構造を製造することにある。この構造の絶縁体は、酸化層３０である。
【００７７】
酸化層３０は、半導体層１０及び／又は基板２０の酸化により形成してもよい。
【００７８】
例えば、半導体層１０が、Ｓｉ又はＳｉＧｅからなる場合、ＳｉＯ２層２０は、表面に酸化により形成してもよい。基板２０が、表面にシリコンを備える場合には、ＳｉＯ２層はまた、熱酸化により形成してもよい。
【００７９】
代わりに、酸化層３０は、酸化物材料で構成される凝集体（aggregate）の堆積により形成してもよい。例えば、ＳｉＯ２凝集体を堆積してもよい。
【００８０】
酸化膜の形成のパラメータは、酸化層３０が、半導体層１０と基板２０との間で誘電体バリアとなる所定の厚さを有するように制御される。
【００８１】
好適には、酸化層３０は、薄膜又は超薄膜である。例えば、酸化層３０は、結合後、約５０オングストロームから約１０００オングストロームの間、好ましくは、１００から２５０オングストロームの間の厚さを有する。
【００８２】
図４Ｂを参照するに、基板２０とウェハ７０は、上述のように、酸化層３０が界面に配置されるように結合される。
【００８３】
任意に、少なくとも１回の加熱ステップが、界面の結合を強化するために追加で実施される。
【００８４】
図４Ｃを参照するに、ウェハ７０の厚さはその後、全背面部分６０が除去されるよう減少される。半導体層１０のみが残される。
【００８５】
ウェハ減少（wafer reduction）の技術としては、ケミカルエッチング技術、ラッピング後研磨（lapping then polishing）、本質的に当業者に知られたスマートカット（登録商標）技術（例えば、「Kluwer Academic Publishers」のJean-Pierre Colingeからの「Silicon-On-Insulator Technology : Materials to VLSI, 2nd Edition」、第５０及び５１ページを参照）のような技術が、単独又は組み合わせで使用可能である。
【００８６】
特に、スマートカット（登録商標）技術を使用する場合、ウェハ７０に対しては、結合前に、半導体層１０の厚さに近い深さで弱くなるゾーンを生成するよう選択されたエネルギー及び注入量で、原子種（水素、ヘリウム、又はこれら２つの組み合わせ、及び／又はその他の原子種）の注入が行われる。注入は、薄い酸化層３０の形成前に行ってもよいし、形成後に行ってもよい。最後に、結合が実行された場合、スマートカット（登録商標）技術は、（熱エネルギー及び／又は機械的エネルギーのような）適切なエネルギーを供給して弱いゾーンで結合を分裂させることと、これにより背面部分６０を半導体層１０から切り離すこととを含んでいる。
【００８７】
任意の仕上げステップ（研磨、ＣＭＰ、クリーニング、熱処理、、、による）を、滑らかで均一な半導体層１０を有するために、減少ステップ後に実施してもよい。この仕上げステップは、上述の熱処理の前に実施しても後に実施してもよい。
【００８８】
更に、その他のステップを行ってもよく、本発明において制限されることはない。
【００８９】
その結果、得られるＳＯＩ構造５０は、その底部からその表面にかけて、バルク基板２０と、酸化層３０と、半導体層１０とを順に備える。
【００９０】
本発明によるプロセスは、上記構造内部の酸化層３０の所望の領域を選択的に除去するための熱処理（詳細は後述）を行うことを含む。前記所望の領域は、所望のパターンに対応している。
【００９１】
好ましい実施形態では、熱処理は、前記所望の領域内の酸化層３０を分解することを含む。
【００９２】
この目的のために、熱処理は、酸化層３０の酸素を、半導体層１０を通じて拡散及び蒸発させ、その結果、酸化層３０の厚さは、酸化物が完全に除去されるまで減少する。
【００９３】
後述のように、半導体層１０の厚さは、酸素の拡散及び蒸発に影響を及ぼす。当該層が薄いほど、分解速度（dissolution rate）が速くなる。そのため、半導体層１０の厚さは、好適には、２５０から５０００オングストロームとなり、好ましくは１０００オングストロームとなる。
【００９４】
逆に、半導体層が、厚い場合（特に２５００オングストロームよりも厚い場合）、又は別の材料の層により覆われている場合には、酸素の拡散及び蒸発は、起こり得るが、よりずっとゆっくりとである。
【００９５】
そのため、酸化層３０の分解の選択性を確保すべく、マスク手段が、所定のパターンに対して相補的なパターンに対応する半導体層の複数の領域からの酸素の拡散及び蒸発を防止するために設けられる。
【００９６】
図８Ａを参照するに、第１実施形態では、半導体層１０は、２５０から５０００オングストロームの制御された厚さを有しており、マスク手段は、マスク８０となっており、マスク８０は、前述した所望のパターンに対して相補的なパターンにより半導体層１０を覆っており、所望のパターンに対応する複数の領域１２を開放したままにしている。好適には、マスク８０は、半導体層１０の複数の領域１１からの酸素の拡散及び蒸発を防止し、半導体層１０は、１００から５００オングストロームよりも厚い厚さを少なくとも有するマスクにより覆われている。
【００９７】
或いは、図１０Ａを参照するに、マスク手段は、半導体層そのものであり、ここでは、厚い半導体層が、前記所望のパターンに対応する複数の薄い領域１２を形成するために、エッチングされている。
【００９８】
複数のより厚いマスク領域１１は、これらの領域を通じた酸素の拡散及び蒸発を防止又は制限するのに十分な厚さとなっており、その結果、酸素の拡散及び蒸発は主に、薄い領域１２内で起こる。
【００９９】
典型的には、厚い領域と薄い領域との間の厚さの比は、１．５よりも高くなり、好ましくは、２よりも高くなる。
【０１００】
よって、酸素の拡散は主に、上記構造のパターニングされた開放部分（即ち、マスクされていない部分、又は適切な厚さを有する半導体層の部分）で起こり、その結果、酸化層の分解は、同じ所望のパターンに応じて起こる。
【０１０１】
ここで、所望の領域内の酸化層３０を分解するために実行される熱処理について説明する。
【０１０２】
熱処理は、アルゴン雰囲気、水素雰囲気、又はこれらの混合雰囲気のような、不活性雰囲気又は還元性雰囲気内で実施される。
【０１０３】
熱処理は、所望の領域において、酸化層３０の厚さが半導体層１０を介した酸素拡散により減少するよう行われる。
【０１０４】
酸素拡散による酸化層３０の減少について図示すべく、図５及び図６はそれぞれ、拡散中及び拡散後の構造５０の断面を示している。
【０１０５】
構造５０は、２つの拡散ドメイン、即ち、
−  左側（上端半導体層１０）及び
−  右側（バルク基板２０）
を含み、これらは、厚さｄOXを有する酸化層３０により分離されている。
【０１０６】
酸素の拡散は、１次元であると想定される。拡散方程式は、次の通りである。
【数１】
2010522425.tif 000003
ここで、ｚ軸は、層面を横断するよう伸びており、酸化層３０の中心に原点を有し、半導体層１０内に正の値がとられ、バルク基板２０内に負の値がとられている。
Ｃ（ｚ，ｔ）は、時間ｔ、及びｚにおける酸素濃度である。
Ｄ（Ｔ）は、半導体層内における酸素の拡散係数（単位：ｃｍ２／ｓ）である。
【０１０７】
図６は、熱処理後の上記構造内における酸素の分布を概略的に示す。
【０１０８】
酸化膜分解速度（oxide dissolution rate）は、酸化膜界面における、半導体層１０を介した左側の酸素フラックス（図５の大きい矢印）と、バルク基板２０を介した右側の酸素フラックス（図５の小さい矢印）との差である。
【０１０９】
上端半導体層１０が十分に薄い場合には、酸化層３０の一部の酸素が、酸化層３０を通じて拡散し、酸化層３０の表面において雰囲気中に蒸発する。
【０１１０】
この拡散は、境界条件から推測できるように、雰囲気が不活性に選ばれることで促進される。
【０１１１】
特に、不活性雰囲気が水素を含み、上記の層がシリコン中にある場合には、以下の反応が半導体層１０の表面で起こる。
【数２】
2010522425.tif 000004
不活性雰囲気がアルゴンを含む場合には、反応は次の通りである。
【数３】
2010522425.tif 000005
【０１１２】
この拡散の効率を高めるために、半導体層１０の表面を前もって還元してもよい。
【０１１３】
バルク基板２０が非常に厚い場合には、酸化層３０の酸素は、バルク基板２０の開放表面（free surface）に到達できない。
【０１１４】
しかしながら、バルク基板２０内に存在可能な一部の孤立した酸素が、バルク基板２０から酸化層３０に拡散する。
【０１１５】
従って、以下のように、左側の拡散と右側の拡散との競合が存在する。
−  左側のフラックスが、右側のフラックスよりも大きいと（図５の大きい矢印）、酸化層３０の分解をもたらす。
−  右側のフラックスが、左側のフラックスよりも大きいと（図５の小さい矢印）、酸化膜３０の成長をもたらす。
【０１１６】
本出願人は、半導体層１０が十分に薄く、雰囲気が不活性である場合に、以下のことに気がついた。
−  熱処理の非常に早い段階において、酸化層３０の厚さは増大する（バルク基板２０からの右側の拡散が、半導体層１０を通じた左側の拡散よりも多くなる）。
−  その後、一般的には数秒後、酸化膜分解が始まる（バルク基板２０からの右側の拡散が、半導体層１０を通じた左側の拡散よりも少なくなる）。
【０１１７】
例えば、本出願人は、約１１００℃の温度で、約１０００オングストロームの厚さを有するＳｉ層１０において、酸化膜分解が、約１０秒で始まることに気がついた。
【０１１８】
その後、決められた時間の後、半導体層１０の厚さが、酸素拡散長（Ｄ*ｔ）１／２に比べ小さい場合において、本出願人は、左側の拡散が、酸化膜からの概ね全てのフラックスをもたらすことを算出した。そして、右側の拡散は、この決められた時間では重要ではない。この最後のケースでは、決められた時間は、約１２００℃において、約１００秒である。このような条件において、定常的（steady）なフラックスは、次のように定められる。
【数４】
2010522425.tif 000006
ここで、ｄSeは、半導体層１０の厚さである。
また、Ｃ0（Ｔ）は、アニール温度における半導体内の平衡酸素分解度（equilibrium oxygen solubility）である。
【０１１９】
酸化層３０の厚さｄOXを、制御された値ΔｄOXだけ減少させる酸化膜分解時間は、次の通りである。
【数５】
2010522425.tif 000007
ここで、Ｎは、酸化膜内の酸素原子の濃度である。
【０１２０】
例えば、半導体層１０が単結晶Ｓｉからなり、Ｎ＝４．２２ｅ２２であり、酸化層３０がＳｉＯ２からなり、ｄSe＝１０００オングストロームであり、ΔｄOX＝２０オングストロームである場合には、酸化膜分解時間は、次のようになる。
【数６】
2010522425.tif 000008
【０１２１】
本出願人は、当該時間に影響する主なパラメータが、アニール温度と、上端半導体層１０の厚さであることを明らかにした。
【０１２２】
また、当該結果は、バルク基板２０内の酸素濃度に依存していない。
【０１２３】
例えば、数値シミュレーションに基づくと、Ａｒ又はＨ２雰囲気中で、１０００オングストロームの上端Ｓｉ層を有する２０オングストロームの界面ＳｉＯ２を分解するための最小アニール条件は、次の通りである。
−  １１００℃で２時間、又は
−  １２００℃で１０分、又は
−  １３００℃で４分。
【０１２４】
そして、熱処理の温度及び継続時間は、酸化層３０の酸素を刺激して、バルク基板２０内よりも半導体層１０を通じて拡散させるように選択される。
【０１２５】
その後、酸化層３０の厚さは減少し、酸化物を、所望の領域において完全に除去することができる。
【０１２６】
加えて、半導体層２０の厚さもまた、その形成時において、前記拡散を刺激するように選択しておいてもよい。
【０１２７】
特に、半導体層１０の厚さ、及び熱処理の温度は、酸化層３０の平均除去速度を決定する。厚さが増すほど、速度が減少する。温度が高まるほど、速度が増大する。
【０１２８】
例えば、前記厚さ及び温度は、酸化層３０の平均除去速度が少なくとも約０．５オングストローム／分に達するように制御してもよい。この目的のために、約１２００℃の温度で、Ｓｉ単結晶層１０の厚さが、２５００オングストロームより薄く選択される。
【０１２９】
この場合には、熱処理の継続時間のみを、酸化層３０から制御された厚さの酸化物を正確に除去するために、制御する必要がある。
【０１３０】
或いは、半導体層１０の厚さは、制御された継続時間及び制御された温度にて熱処理を実施することで、制御された厚さの酸化物が除去されるよう選択される。
【０１３１】
制御された温度は、約１１００℃から１３００℃、特に、約１１００℃又は１２００℃に選択してもよい。
【０１３２】
半導体層１０の厚さは、２５０オングストロームから１０００オングストロームの間でもよいし、制御された温度は約１２００℃であり、制御された継続時間は約５分から５時間の間である。
【０１３３】
ここで、本発明の３つの具体的な実施例について説明する。
【実施例】
【０１３４】
第１実施例では、図８Ａから図８Ｄを参照するに、標準的なＳＯＩ構造５０が、薄膜又は超薄膜の酸化層３０、即ち、１００から１０００オングストロームの厚さ、好ましくは、２５０から５００オングストロームの厚さを有する酸化層３０と、薄膜の半導体層１０、即ち、２５０から５０００オングストロームの厚さ、好ましくは、２５０から１０００オングストロームの厚さを有する半導体層１０と、を有するよう用意される。
【０１３５】
次に、図８Ａを参照するに、マスク８０が、構造５０の半導体層１０の表面に熱酸化により形成される。マスク８０は、半導体層１０の決められた複数の領域１１のみを覆い、その結果、所望のパターンに対応する複数の領域１２は、開放されたままとなる。
【０１３６】
次のステップは、図８Ｂ及び図８Ｃに示すように、１２００℃における２時間の熱処理である。これにより、マスク８０で覆われていない半導体層の領域１２に対応する領域内の埋め込み酸化層３０が分解される。図８Ｂは、熱処理中の中間的な構造を示す。酸化層の厚さは、酸化層の上端から減少し始め、その結果、領域３２が形成される。領域３２は、マスク８０により保護された酸化層のその他の領域３１よりも、厚さが薄くなっている。図８Ｃは、所望のパターンに対応する領域３２内の酸化層が完全に分解された後の構造を示す。
【０１３７】
次に、図８Ｄを参照するに、仕上げステップ（例えば、薄膜化又はＣＭＰを含む）が行われ、これにより、マスク８０が除去され、且つ、良好な均一性及び所望の粗さが得られ、その上に更に構築されるコンポーネントの質が確保される。
【０１３８】
マスク８０が熱酸化により形成される本実施例では、半導体層１０は、所定オングストローム、好ましくは、３０から２００オングストローム消費される。マスクされない領域と比べた厚さの差は、酸化膜分解に適用される熱処理の間に起こるシリコン及び／又は酸素の蒸発により相殺（compensate）される。
【０１３９】
第２実施例では、図９Ａから図９Ｄを参照するに、標準的なＳＯＩ構造５０が、薄膜又は超薄膜の酸化層３０（即ち、１００から１０００オングストロームの厚さ、好ましくは、２５０から５００オングストロームの厚さを有する酸化層３０）を有するよう用意される。
【０１４０】
次に、図９Ａを参照するに、マスク８０が、半導体層１０の表面への窒化物又は酸化物の堆積により形成される。
【０１４１】
次のステップは、図９Ｂ及び図９Ｃに示すように、埋め込み酸化層３０を局所的に分解するための、１２００℃における３時間の熱処理である。
【０１４２】
本実施例では、マスク８０の堆積によって、半導体層１０の厚さは消費されない。よって、埋め込み酸化層の選択的分解の間、半導体層の小さなディッシングが、マスクのない表面に生じる。マスクにより保護された領域と比べた高さの差は、仕上げステップ（例えばＣＭＰによる）の間に減少又は消滅する。
【０１４３】
第３実施例では、図１０Ａから図１０Ｃを参照するに、ＳＯＩ構造が、２００から５００オングストロームの厚さを有する酸化層３０を有するよう形成される。
【０１４４】
半導体層１０は、所望のパターンに対応する領域１２内において２５０から１０００オングストロームの厚さを有し、且つ、その他の領域ではより厚いマスク領域１１を有するよう選択的にエッチングされる。半導体層のマスク領域１１は、酸素が当該領域１１を通じて拡散するのを防ぎ、これにより先行実施例のマスク８０と同じ役割を果たすよう、十分に厚くなっており、少なくとも２５００オングストロームとなっている。
【０１４５】
その後、１２００℃における１時間から３時間の熱処理が、所望のパターンに対応する酸化層３０の領域３２内の酸化物を分解するよう行われる。薄膜化又はＣＭＰを含む仕上げステップ（図示せず）により、質の良い表面が得られる。
【０１４６】
これにより、本発明による混合構造は、その底部からその表面へと、バルク基板、パターニングされた酸化層、及び半導体層を備えるＳＯＩ構造となる。パターニングされた酸化層とは、酸化層が、所望のパターンに応じて、上記構造の表面に平行な面内に広がっていることを意味する。相補的なパターンは、バルク基板の材料により形成される。酸化層の厚さは、１００から１０００オングストローム、好ましくは２５０から５００オングストロームであり、一方、半導体層の厚さは、２５０から５０００オングストローム、好ましくは２５０から１０００オングストロームである。
【０１４７】
本発明による混合構造は、バルク領域とＳＯＩ領域との交互の繰り返しを有する構造と言うこともできる。前記バルク領域及びＳＯＩ領域はそれぞれ、上記構造の表面に平行な面内において所望のパターン及び相補的なパターンを定めている。
【０１４８】
バルク領域の厚さは、構造全体の厚さであり、バルク領域は、半導体材料により形成される。
【０１４９】
ＳＯＩ領域は、その底部から表面へと、
バルク基板と、
厚さが、１００から１０００オングストローム、好ましくは、２５０から５００オングストロームである酸化層と、
厚さが、２５０から５０００オングストローム、好ましくは、２５０から１０００オングストロームである半導体層と、
を備えている。
【０１５０】
上述の実施例では、熱処理が、バルク領域及びＳＯＩ領域を有する混合構造を形成するために、酸化膜が所望の領域内において完全に分解されるまで行われる。
【０１５１】
しかしながら、熱処理は、酸化膜の厚さが異なる領域を保持するために、酸化物の完全な分解前に（図８Ｂ、９Ｂ、１０Ｂに示す中間ステップで）停止することも可能である。これにより、図１１に示す構造を作製することが可能となる。図１１では、酸化層は、第１の厚さを有する複数の領域３１と、第２のより薄い厚さを有する複数の領域３２とを有している。実際、熱処理は、所望の領域内において制御された厚さの酸化物を除去するのに使用可能である。
【０１５２】
例えば、酸化物除去速度が一定である場合には、熱処理の継続時間のみを、制御された厚さの酸化物を除去するために調整する必要がある。
【０１５３】
別の可能性としては、酸化層の異なる領域の厚さを選択的に制御するために、異なるマスク手段を使用することである。例えば、初期厚さを有する複数の領域と、より薄い複数の領域と、酸化物のない複数の領域とを有する構造を製造することが可能である。これを製造するには、２つ以上のステップのプロセスが用いられる。第１のステップでは、第１のマスクが、半導体層上に形成され、第１のパターンが定められる。次に、第１の熱処理が、第１のパターンに対応する領域内において制御された厚さの酸化層を除去するために適用される。第２のステップでは、第２のマスクが、第１のパターンの一部分上に形成され、これにより第１のパターン内に含まれる第２のパターンが定められる。次に、第２の熱処理が、第２のパターンに対応する領域内において酸化物を完全に除去するために適用される。しかし、第２のマスクは、第１の熱処理の間に薄膜化され、且つ、現時点でマスクにより覆われている領域内の酸化物の分解を防ぐ。その結果、得られる構造は、初期厚さを有する領域（第１のマスクで覆われた領域内にある）と、より薄い厚さを有する領域（第２のマスクで覆われた領域内にある）と、酸化物のない領域（第２のパターンに対応する領域）とを有する。
【０１５４】
これにより、本実施例では、異なる厚さの埋め込み酸化層を有するＳＯＩ構造を製造することが可能となる。このようなＳＯＩ構造は、メモリのような用途で非常に興味深い。
【０１５５】
本発明によるプロセスの利点は、質の良い標準的なＳＯＩ構造に適用されることにある。なぜならば、それは、良い結果をもたらす結合技術を用いて製造されているからである。本発明によるプロセスには、混合領域の研磨は含まれず、そのため、研磨にまつわる諸問題（特にディッシング）が回避される。
【０１５６】
その上、埋め込み酸化層は、熱酸化又は酸化膜堆積のいずれかにより形成することが可能である。
【０１５７】
更に、シリコン上端層は、種々の結晶配向領域（crystalline orientation region）又はシリコン領域からの種々のドーピング（doping from silicon region）を有することが可能である。結合界面は、表面に近接している。ｎ−シリコン上のｎ＋ドープ層を統合することが可能である。このような配置では、いくつかのコンポーネントが、作製プロセスの間にドーピングの修正なしに実現可能である。応用形態の例としては、ダイオードの作製がある。
【０１５８】
好適には、シリコン領域は、質の高い結晶性を有し、コンポーネントは、シリコンのこれらの部分上にダイレクトに構築可能である。更に、転写されたシリコン層は、コンポーネントをダイレクトに形成可能な、質の高い結晶性を有するシリコンを有することが可能である。
【０１５９】
その上、シリコン転写層は、ＨＯＴ（Hybrid Orientation Technology）技法により、様々な結晶配向性を有することが可能である。
【図１】
2010522425.tif 000009
【図２】
2010522425.tif 000010
【図３】
2010522425.tif 000011
【図４Ａ】
2010522425.tif 000012
【図４Ｂ】
2010522425.tif 000013
【図４Ｃ】
2010522425.tif 000014
【図５】
2010522425.tif 000015
【図６】
2010522425.tif 000016
【図７】
2010522425.tif 000017
【図８Ａ】
2010522425.tif 000018
【図８Ｂ】
2010522425.tif 000019
【図８Ｃ】
2010522425.tif 000020
【図８Ｄ】
2010522425.tif 000021
【図９Ａ】
2010522425.tif 000022
【図９Ｂ】
2010522425.tif 000023
【図９Ｃ】
2010522425.tif 000024
【図９Ｄ】
2010522425.tif 000025
【図１０Ａ】
2010522425.tif 000026
【図１０Ｂ】
2010522425.tif 000027
【図１０Ｃ】
2010522425.tif 000028
【図１１】
2010522425.tif 000029
【国際調査報告】
2010522425.tif 000030
2010522425.tif 000031