(57)【要約】【課題】  埋設シリコン・ゲルマニウム合金及びシリコン炭素合金は、特に応力エンジニアリングによってＭＯＳＦＥＴの移動度を向上させるために、多くの有用な用途を提供するが、これらの表面上の合金化シリサイドの形成はデバイス性能を低下させる。【解決手段】  本発明は、半導体基板上に配置されたそのようなシリコン合金表面上に非合金化シリサイドを設けるための構造体及び方法を提供する。これにより、同じ半導体基板上の埋設ＳｉＧｅによって移動度が高められたＰＦＥＴ及び埋設Ｓｉ：Ｃによって移動度が高められたＮＦＥＴの両方に対して、低抵抗コンタクトの形成が可能になる。さらに、本発明は、トランジスタ・デバイスのチャネル上の応力を増大させるために、ゲート誘電体のレベルを上回る厚いエピタキシャル・シリコン合金、特に厚いエピタキシャルＳｉ：Ｃ合金についての方法を提供する。【選択図】      図１２
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【特許請求の範囲】
【請求項１】
半導体トランジスタであって、
単結晶シリコン・チャネル（１２０、２２０）と、
前記単結晶シリコン・チャネルの上にゲート（３０、３２、８８）と、
前記単結晶シリコン・チャネルの両側にソース（１６２、１６２’、１９０、１８６、２６２、２６２’、２９０、２８６）及びドレイン（１６２、１６２’、１９０、１８６、２６２、２６２’、２９０、２８６）と
を備え、
前記ソース及び前記ドレインのうちの少なくとも１つが、非合金化金属シリサイド（１８６、２８６）、エピタキシャル・シリコン層（１９０、２９０）、及びエピタキシャル・シリコン合金層（１６２’、２６２’）を備えたスタックを含み、前記エピタキシャル・シリコン合金層が、シリコン・ゲルマニウム合金、シリコン炭素合金、及びシリコン・ゲルマニウム炭素合金からなる群から選択される、半導体トランジスタ。
【請求項２】
前記エピタキシャル・シリコン合金層が、前記単結晶シリコン・チャネルに対してエピタキシャルに整合する、請求項１に記載の半導体トランジスタ。
【請求項３】
前記エピタキシャル・シリコン層が、前記エピタキシャル・シリコン合金層に対してエピタキシャルに整合する、請求項２に記載の半導体トランジスタ。
【請求項４】
前記ソース及び前記ドレインの前記少なくとも１つが前記チャネルに応力をかける、請求項１に記載の半導体トランジスタ。
【請求項５】
前記エピタキシャル・シリコン合金層が、０％よりも多く４０％よりも少ないゲルマニウム含量を有するシリコン・ゲルマニウム合金である、請求項１に記載の半導体トランジスタ。
【請求項６】
前記エピタキシャル・シリコン合金層が、０％よりも多く１０％よりも少ない炭素含量を有するシリコン炭素合金である、請求項１に記載の半導体トランジスタ。
【請求項７】
前記スタック内の前記エピタキシャル・シリコン層の上部の高さが前記ゲートよりも高い、請求項１に記載の半導体トランジスタ。
【請求項８】
前記非合金化金属シリサイドが、ニッケル・シリサイド、ニッケル白金シリサイド、コバルト・シリサイド、タンタル・シリサイド、タングステン・シリサイド、モリブデン・シリサイド、及びチタン・シリサイドから選択される、請求項１に記載の半導体トランジスタ。
【請求項９】
半導体トランジスタであって、
チャネル（１２０、２２０）と、
前記チャネルの上にゲート（３０、３２、８８）と、
前記チャネルの両側にソース（１６２、１６２’、１８６、２６２、２６２’、２８６）及びドレイン（１６２、１６２’、１８６、２６２、２６２’、２８６）と
を備え、
前記ソース及び前記ドレインのうちの少なくとも１つが、非合金化金属シリサイド（１８６、２８６）及びエピタキシャル・シリコン合金層（１６２’、２６２’）を備えたスタックを含み、前記エピタキシャル・シリコン合金層が、シリコン・ゲルマニウム合金、シリコン炭素合金、及びシリコン・ゲルマニウム炭素合金からなる群から選択される、半導体トランジスタ。
【請求項１０】
前記エピタキシャル・シリコン合金層が、前記チャネルに対してエピタキシャルに整合する、請求項９に記載の半導体トランジスタ。
【請求項１１】
前記ソース及び前記ドレインの前記少なくとも１つが前記チャネルに応力をかける、請求項９に記載の半導体トランジスタ。
【請求項１２】
前記エピタキシャル・シリコン合金層が、０％よりも多く４０％よりも少ないゲルマニウム含量を有するシリコン・ゲルマニウム合金である、請求項９に記載の半導体トランジスタ。
【請求項１３】
前記エピタキシャル・シリコン合金層が、０％よりも多く１０％よりも少ない炭素含量を有するシリコン炭素合金である、請求項９に記載の半導体トランジスタ。
【請求項１４】
前記スタック内の前記エピタキシャル・シリコン合金層の上部の高さが前記ゲートよりも高い、請求項９に記載の半導体トランジスタ。
【請求項１５】
前記非合金化金属シリサイドが、ニッケル・シリサイド、ニッケル白金シリサイド、コバルト・シリサイド、タンタル・シリサイド、タングステン・シリサイド、モリブデン・シリサイド、及びチタン・シリサイドから選択される、請求項９に記載の半導体トランジスタ。
【請求項１６】
半導体構造体を製造する方法であって、
ＰＦＥＴ領域（３０１）及びＮＦＥＴ領域（４０１）を有する半導体基板を準備するステップと、
前記ＰＦＥＴ領域をマスク（１７５）でマスキングするステップと、
前記ＮＦＥＴ領域のソース及びドレイン領域内に埋設シリコン炭素合金（２６１’）を形成するステップと、
シリコン材料の選択的堆積によって前記ＰＦＥＴ領域及びＮＦＥＴ領域内でシリコン層（１７０、２７０）を成長させるステップであって、前記シリコン層が本質的に炭素及びゲルマニウムを含まないステップと、
前記シリコン層上に金属（８０）を堆積するステップと、
前記シリコン層を前記金属と反応させてコンタクト材料（１８６、２８６）を形成するステップと、
を含む方法。
【請求項１７】
前記シリコン層の一部が消費されて金属シリサイド（１８６、２８６）を形成する一方で、前記シリコン層の残りの部分（１９０、２９０）は前記コンタクト材料の形成中に消費されない、請求項１６に記載の方法。
【請求項１８】
前記コンタクト材料の形成中に前記シリコン層のすべてが消費されて金属シリサイド（１８６、２８６）を形成する、請求項１６に記載の方法。
【請求項１９】
前記ＮＦＥＴ領域のソース及びドレイン領域内に埋設シリコン炭素合金を形成するステップが、
前記ＮＦＥＴ領域の前記ソース及びドレイン領域に炭素を注入するステップと、
固相エピタキシによって前記ＮＦＥＴ領域の前記ソース及びドレイン領域内でシリコン炭素合金を再成長させるステップと、
をさらに含む、請求項１６に記載の方法。
【請求項２０】
前記固相エピタキシが、レーザ・アニール・プロセスによって行われ、ピーク温度は７００℃から１４２８℃までの間である、請求項１９に記載の方法。
【請求項２１】
前記シリコンの選択的堆積が、シリコンの選択的エピタキシによって行われる、請求項１６に記載の方法。
【請求項２２】
前記ＰＦＥＴ領域及び前記ＮＦＥＴ領域を有する前記半導体基板を準備する前記ステップの後で、かつ前記ＰＦＥＴ領域を前記マスクでマスキングする前記ステップの前に、前記ＰＦＥＴ領域の前記ソース及びドレイン領域並びに前記ＮＦＥＴ領域の前記ソース及びドレイン領域のうちの少なくとも１つにドーパントを注入するステップをさらに含む、請求項１６に記載の方法。
【請求項２３】
前記ＮＦＥＴ領域の前記ソース及びドレイン領域内に前記埋設シリコン炭素合金を形成する前記ステップの後で、かつ前記シリコン材料の選択的堆積によって前記ＰＦＥＴ領域及びＮＦＥＴ領域内で前記シリコン層を成長させるステップであって、前記シリコン層が本質的に炭素及びゲルマニウムを含まない前記ステップの前に、前記ＰＦＥＴ領域の前記ソース及びドレイン領域並びに前記ＮＦＥＴ領域の前記ソース及びドレイン領域のうちの少なくとも１つにドーパントを注入するステップをさらに含む、請求項１６に記載の方法。
【請求項２４】
前記シリコン材料の選択的堆積によって前記ＰＦＥＴ領域及びＮＦＥＴ領域内で前記シリコン層を成長させる前記ステップであって、前記シリコン層が本質的に炭素及びゲルマニウムを含まないステップの後で、かつ前記シリコン層上に前記金属を堆積する前記ステップの前に、前記ＰＦＥＴ領域の前記ソース及びドレイン領域並びに前記ＮＦＥＴ領域の前記ソース及びドレイン領域のうちの少なくとも１つにドーパントを注入するステップをさらに含む、請求項１６に記載の方法。
【請求項２５】
半導体構造体を製造する方法であって、
ＰＦＥＴ領域（３０１）及びＮＦＥＴ領域（４０１）を有する半導体基板を準備するステップと、
シリコン材料の選択的堆積によって前記ＰＦＥＴ領域及びＮＦＥＴ領域内でシリコン層（７７０、８７０）を成長させるステップであって、前記シリコン層が本質的に炭素及びゲルマニウムを含まないステップと、
前記ＰＦＥＴ領域をマスク（９７５）でマスキングするステップと、
前記ＮＦＥＴ領域のソース及びドレイン領域内に埋設シリコン炭素合金（１０６０’）を形成するステップと、
前記シリコン層上に金属（８０）を堆積するステップと、
前記シリコン層を前記金属と反応させてコンタクト材料（１８６、２８６）を形成するステップと、
を含む方法。
【請求項２６】
前記シリコン層の一部が消費されて金属シリサイド（１８６、２８６）を形成する一方で、前記シリコン層の残りの部分（１９０、２９０）は前記コンタクト材料の形成中に消費されない、請求項２５に記載の方法。
【請求項２７】
前記コンタクト材料の形成中に前記シリコン層のすべてが消費されて金属シリサイド（１８６、２８６）を形成する、請求項２５に記載の方法。
【請求項２８】
前記ＮＦＥＴ領域のソース及びドレイン領域内に埋設シリコン炭素合金を形成するステップが、
前記ＮＦＥＴ領域の前記ソース及びドレイン領域に炭素を注入するステップと、
固相エピタキシによって前記ＮＦＥＴ領域の前記ソース及びドレイン領域内でシリコン炭素合金を再成長させるステップと、
をさらに含む、請求項２５に記載の方法。
【請求項２９】
前記固相エピタキシが、レーザ・アニール・プロセスによって行われ、ピーク温度は７００℃から１４２８℃までの間である、請求項２８に記載の方法。
【請求項３０】
前記シリコンの選択的堆積が、シリコンの選択的エピタキシによって行われる、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造方法に関し、特に、チャネル内に応力を有する相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタに関する。
【背景技術】
【０００２】
半導体技術が新世代になるたびに、より高い性能が、半導体デバイス、特にＣＭＯＳトランジスタの性能に対して要求される。トランジスタ性能の１つの重要な測定基準は、単位幅あたりのトランジスタのオン電流であり、典型的にはチャネル幅、又は一般的に言えば「ゲート幅」１ミクロンあたりの百マイクロアンペアで測定される。ＣＭＯＳトランジスタの、すなわちＰＦＥＴ（少数キャリアが、ｐ型キャリアである正孔であるトランジスタ）及びＮＦＥＴ（少数キャリアが、ｎ型キャリアである電子であるトランジスタ）の両方のオン電流を高めるために、種々の方法が検討され実践されてきた。とりわけ、チャネル内の少数キャリアの移動度を改善することが、ＣＭＯＳトランジスタのオン電流を高める最も一般的な方法である。これらの方法の幾つかは、半導体結晶の異なる結晶方位に沿ったキャリア移動度の固有の差異を利用するものであり、他方、その他の方法の幾つかは、チャネル平面内の応力の下でのキャリア移動度の変化を利用するものである。
【０００３】
ＣＭＯＳトランジスタのチャネル内の応力を変化させる後者の事例には、幾つかの異なる手法が存在する。第１の手法によれば、半導体格子に、同様の電子特性を有するが格子定数が異なる原子が注入される。シリコン、ゲルマニウム及び炭素はすべて、同一の電子外殻と同じ結晶構造、すなわち「ダイアモンド構造」を有し、その室温での格子定数はそれぞれ０．５４３１ｎｍ、０．５６５ｎｍ及び０．３５７ｎｍである。１種類の原子からなる結晶内の幾つかの原子を異なる原子種で置換することにより、元の結晶の自然格子定数（natural lattice constant）から変更された自然格子定数を有する結晶が作り出される。自然格子定数は、ここでは、外部から応力がかからないときの材料の格子定数のことをいう。シリコン・ベースの半導体デバイスのためには、置換部位に少量の割合の炭素又はゲルマニウムを含むシリコン結晶が一般に用いられる。このような材料の置換合金がシリコン基板上にエピタキシャルに配置された場合、合金はそれ自体の自然格子定数ではなくその下にあるシリコンと同じ格子定数を持つように強いられるため、材料に応力がかかる。しかしながら、非特許文献１の図９に示されるように、合金内の置換原子は散乱中心として働き、実際には移動度を低下させる。シリコンとゲルマニウムの置換合金でも同様の問題に直面する。
【０００４】
第２の手法は、シリコンの格子定数とは異なる変更された格子定数を有する結晶シリコン合金上にエピタキシャルに堆積されたシリコン層上にＣＭＯＳトランジスタのチャネルを形成することである。具体的には、このシリコン層は、必要に応じて低レベルの電気的ドーピングを有するが、第１の手法の問題点を回避するためにシリコン炭素合金又はシリコン・ゲルマニウム合金を含まず、本質的にシリコンで構成される。しかしながら、基板自体は変更された格子定数を有する。例えば、シリコンを少量の割合の、例えば原子濃度で０％から１０％までの間の炭素と合金化することによって、シリコンの格子定数と比べてより小さい格子定数が達成される。この合金においては、炭素原子は、侵入型、すなわち元のシリコン原子が依然として占有している部位の間に配置されるのではなく、置換型で、すなわち結晶構造からシリコン原子を置き換えて配置される。別の例において、シリコンを例えば原子濃度で０％から４０％までの間のゲルマニウムと合金化することによって、シリコンの格子定数と比べてより大きい格子定数が達成される。これらのデバイスの製造プロセスでは、変更された格子定数を有する基板が最初に形成され、次に、シリコンのエピタキシャル堆積により、歪みシリコン層が形成される。非特許文献２は、ＰＦＥＴの性能が改善される、このような手法の例を示す。
【０００５】
第２の手法はたしかに性能が改善されたデバイスをもたらすが、このような手法は、変更された格子パラメータを有する結晶構造の形成が、シリコンとゲルマニウムの合金であれ、シリコンと炭素の合金であれ、エピタキシャル成長した合金材料の、厚膜内の結晶欠陥であるミスフィット転位の発生による構造的緩和に一般に依存するという点で、幾つかの困難がある。膜が薄い場合には、下にあるシリコン基板に対する合金のエピタキシャルな整合（alignment）が保持され、したがって、エピタキシャル成長面の格子定数は下にあるシリコン基板と全く同じに保たれる。合金がより厚くなった場合にのみ、合金は緩和し、その格子定数はその合金についての自然値に近づく。典型的には、完全な緩和、及び合金内の結晶欠陥を許容可能なレベルまで低減させるのに必要とされる厚さは、１０００ｎｍのオーダーである。膜の品質を高める方法もまた当該技術分野で公知である。
【０００６】
シリコン・チャネルを有するように構築されるＣＭＯＳトランジスタの性能に関する限り、ＮＦＥＴ及びＰＦＥＴは反対の種類の応力を必要とする。特に、ＰＦＥＴにおける正孔移動度は、正孔の移動方向、すなわちソースとドレインとを結ぶラインの方向に沿ってチャネルに圧縮応力がかかる場合に高められる。しかしながら、ＮＦＥＴにおける電子移動度は、電子の移動方向に沿ってチャネルに引張応力がかかる場合に高められる。したがって、応力のエンジニアリングによって移動度が高められたＰＦＥＴ及びＮＦＥＴの両方を同じ基板上に製造することは、変更された格子パラメータを有する２つのタイプの基板領域を製作する必要があるという課題を生み出す。そうした方法は、従来技術、例えば特許文献１及び特許文献２に開示されている。しかしながら、そのようなプロセスの全般的な複雑さは依然として課題のまま残されている。
【０００７】
第３のタイプの手法は、シリコンと炭素又はシリコンとゲルマニウムのエピタキシャル合金をトランジスタのソース及びドレイン領域内に埋設することによって、チャネル内に応力を生じさせる。したがって、それらは埋設エピタキシャル合金と呼ばれる。材料の最も一般的な選択肢は、シリコン基板上のエピタキシャル・シリコン・ゲルマニウム合金及びエピタキシャル・シリコン炭素合金（Ｓｉ：Ｃ）を含む。この手法によれば、ソース及びドレイン内の合金材料の垂直方向の寸法は、合金がミスフィット転位及び緩和を発生させるのに必要とされる寸法よりもかなり小さい。そのため、ソース及びドレイン内の合金材料は、下にあるシリコン基板に対するエピタキシャルな整合を維持する。エピタキシャル整合の平面は、チャネルが位置する平面と同じであり、そのエピタキシャル整合の平面における格子定数は下にあるシリコン基板の格子定数と同一のままである。ソース及びドレイン内の合金はその合金の自然格子定数とは異なる格子定数を有するため、合金自体に応力が及ぼされ、この合金が今度は周囲の構造体に応力を及ぼす。その結果として、ソースとドレインとの間に位置するトランジスタ・チャネルに応力がかかる。
【０００８】
前述のように、所望の応力のタイプは、ＮＦＥＴチャネルとＰＦＥＴチャネルとで異なる。ＰＦＥＴの場合、所望の応力は、ソースとドレインとを結ぶラインの方向に沿った圧縮応力である。ソース及びドレイン内のシリコンとゲルマニウムのエピタキシャル合金は、チャネルに対してこのような一軸応力を及ぼす。非特許文献３は、ＰＦＥＴ性能の改善のためのこの技術の実現の成功を報告している。同様に、ＮＦＥＴは、ソースとドレインとを結ぶラインの方向に沿った引張応力を必要とする。ソース及びドレイン内のシリコンと炭素のエピタキシャル合金は、チャネルに対してこのような応力を及ぼす。非特許文献４は、この技術の使用による改善されたＮＦＥＴ性能を報告している。
【０００９】
前述の第２の手法の場合と同様に、同じシリコン基板に対する応力のエンジニアリングによって、移動度が高められたＰＦＥＴ及びＮＦＥＴの両方を実現することを成功させるには、処理ステップの複雑な統合を必要とする。特許文献３は、応力エンジニアリングによって移動度が高められたＰＦＥＴ及びＮＦＥＴの特定のバージョンを実現する方法及び構造体を開示する。要約すれば、ＣＭＯＳトランジスタの各々のタイプについて、トランジスタのソース及びドレイン領域をエッチングし、エッチングされた領域内でシリコン合金をエピタキシャル成長させる。一方のタイプのトランジスタのマスキングと他方のタイプのトランジスタのエッチングとが、順次行われる。また、トランジスタの各々のタイプのためのシリコン合金材料は、トランジスタのチャネルに対して及ぼされる応力がチャネル内の少数キャリアの移動度を高めるように適宜選択される。
【００１０】
本発明に至る研究の間に、非特許文献２に開示されているような移動度が高められたトランジスタの製造における、幾つかの問題が見いだされている。第１の問題は、ＳｉＧｅ合金上のコンタクト抵抗の劣化である。ゲルマニウム含有量が増加するのに伴って、ソース及びドレインに対するコンタクト抵抗も増加する傾向があり、ソース及びドレインに埋設されたＳｉＧｅ合金を有するＰＦＥＴの性能が劣化する。その理由は、コンタクト形成プロセスの際に、シリコン及びゲルマニウムを含むソース及びドレイン上に金属を堆積させ、その構造体をアニーリングすることによって形成される、金属シリサイドと金属ゲルマニウム化物との合金が、非合金化金属シリサイド、すなわち金属ゲルマニウム化物が全く混入していない金属シリサイドよりも劣ったコンタクト抵抗を有するためである。ニッケルとＳｉ０．７５Ｇｅ０．２５との合金における７００℃を上回るアニール後の、凝集が引き金となるシリサイドとゲルマニウム化物との合金のシート抵抗の増加の例が、非特許文献５に報告されている。
【００１１】
本発明に至る研究の過程で、Ｓｉ：Ｃ合金の選択的なエピタキシャル成長が多数の小面を有する非常に粗い面を生じさせることも見出されている。そのような面上に形成された金属シリサイドは、炭素を含まない平坦な面上に形成された通常のシリサイドと比べて性能が劣る。この劣化の機構がどのようなものであろうとも、現在工業的に利用可能な選択的Ｓｉ：Ｃエピタキシャル成長プロセスは、炭素を含まない平坦なシリコン表面と比べてより高いコンタクト抵抗を有する劣ったシリサイドを生じさせるＳｉ：Ｃ合金面を生成する。
【００１２】
さらに、Ｓｉ：Ｃ選択的エピタキシ・プロセスの反応速度が非常に遅いだけでなく、現在工業的に利用可能な選択的エピタキシ・プロセスによって成長させることができるＳｉ：Ｃ膜の厚さにも限界があることが見出されている。明らかに、シリコン中への炭素の混和は、通常のシリコン・エピタキシの反応機構を幾分変化させ、エピタキシャル成長したＳｉ：Ｃ膜の厚さを時間とともに飽和させることになる。このことは、Ｓｉ：Ｃ選択的エピタキシの使用によるソース及びドレインの高さの増大には限界が有ること、及びＳｉ：Ｃ選択的エピタキシは、ゲート誘電体の高さに対して高く隆起したソース及びドレインを有するＮＦＥＴ構造体の製造にはつながらないことを意味する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許出願公開第２００５／０１０４１３１  Ａ１号明細書
【特許文献２】米国特許出願公開第２００５／０１３０３５８  Ａ１号明細書
【特許文献３】米国特許出願公開第２００５／００８２６１６  Ａ１号明細書
【非特許文献】
【００１４】
【非特許文献１】Ernst他、「Fabrication of a novel strained SiGe:C-channelplanar 55nm n-MOSFET for High-Performance CMOS」、VLSISymp.、２００２年、ｐｐ．９２−９３
【非特許文献２】Cheng他、「Electron MobilityEnhancement in Strained-Si n-MOSFETs Fabricated on SiGe-onInsulator(SGOI)Substrates」、IEEE Electron Device Letters、第２２巻、第７号、２００１年７月
【非特許文献３】Ghani他、「A 90nmhigh Volume manufacturing Logic Technology Featuring Novel 45nm Gate LengthStrained Silicon CMOS Transistors」、Proc.IEDM、ｐｐ．９７８−９８０、２００３年
【非特許文献４】Ang他、「Thin BodySilicon-on-insulator N-MOSFET with Silicon-Carbon Source and drain regions forPerformance Enhancement」、IEEE International ElectronDevice Meeting 2005、２００５年１２月、ｐｐ．５０３−５０６
【非特許文献５】Pey他、「ThermalReaction of nickel and Si0.75Ge0.25alloy」、J.Vac.Sci.Technol.A20(6)、２００２年１１月／１２月号、ｐｐ．１９０３−１９１０
【発明の概要】
【発明が解決しようとする課題】
【００１５】
したがって、ＳｉＧｅ合金表面上に安定な低いコンタクト抵抗を生成する、半導体構造体及び方法に対する要求がある。
【００１６】
Ｓｉ：Ｃ合金表面上に安定な低いコンタクト抵抗を生成する、半導体構造体及び方法に対する別の要求がある。
【００１７】
また、ゲート誘電体のレベルを上回る厚いエピタキシャル・シリコン合金、特に厚いエピタキシャルＳｉ：Ｃ合金を生成する、半導体構造体及び方法に対する要求がある。
【００１８】
最後に、同じ半導体基板上の埋設ＳｉＧｅを有する移動度が高められたＰＦＥＴと埋設Ｓｉ：Ｃを有する移動度が高められたＮＦＥＴの両方に対して安定な低抵抗コンタクトを提供する、半導体構造体及び方法に対する要求がある。
【課題を解決するための手段】
【００１９】
本発明は、ＳｉＧｅ合金表面及びＳｉ：Ｃ合金表面上に安定な低いコンタクト抵抗をもたらす構造体及び方法を提供することによって、前述の要求に対処する。
【００２０】
具体的には、本発明は、ＰＦＥＴのためのシリコン・ゲルマニウム合金であれ、ＮＦＥＴのためのＳｉ：Ｃ合金であれ、トランジスタのソース及びドレイン領域に埋設されたエピタキシャル成長したシリコン合金の上に、エピタキシャル成長したシリコン層を設けることによって前述の要求に対処する。このエピタキシャル成長したシリコン層は、本質的にゲルマニウム又は炭素を含まず、いかなる金属ゲルマニウム化物も金属炭化物も含まない非合金化シリサイドを生成する。
【００２１】
本発明はまた、ゲート誘電体のレベルを上回る厚いエピタキシャル・シリコン合金、特に、厚いエピタキシャルＳｉ：Ｃ合金の製造を可能にする。
【００２２】
さらに、本発明は、同じ基板上の両方のタイプのトランジスタに対して移動度の向上を提供すると同時に、安定な低いコンタクト抵抗をもたらす、半導体構造体及び方法を提供する。
【００２３】
本発明はシリコン・オン・インシュレータ（ＳＯＩ）基板について説明されるが、本発明は、バルク基板、基板の上にＳｉ１−ｘＧｅｘ層、Ｓｉ１−ｘＣｘ層、又はＳｉ１−ｘ−ｙＧｅｘＣｙ層として厚く堆積され緩和された材料層を有するシリコン基板上でも、ある程度修正した上で同等に良好に実施することができることを認識されたい。ほとんどの場合、調節は、エピタキシャル成長されるソース及びドレインの形成の際に炭素含有量又はゲルマニウム含有量のいずれかを増加又は減少させることを伴う。炭素濃度又はゲルマニウム濃度のいずれかがゼロに近づき、シリコン炭素合金が純シリコンで置き換えられるか、又はシリコン・ゲルマニウム合金が純シリコンで置き換えられる限定的な事例においても、本発明は、どちらかのタイプのＦＥＴのソース及びドレインの少なくとも１つの部分に１つのシリコン合金が存在する限り、適用可能である。
【００２４】
半導体産業において現在普及しているコンタクト形成方法は、ニッケル、ニッケル白金合金、コバルト、タンタル、タングステン、モリブデン及びチタンのような金属のブランケット堆積を利用する。この後に続けて、少なくとも１つの熱アニール・プロセスを行って、堆積された金属と、トランジスタのソース領域及びドレイン領域内の半導体材料を含めた、半導体材料との反応を促進させる。応力エンジニアリングによりキャリア移動度が高められるトランジスタの形成における従来技術は、トランジスタのソース領域及びドレイン領域に埋設されたシリコン・ゲルマニウム合金又はシリコン炭素合金を準備する。従来技術によれば、コンタクトの形成のためにソース領域及びドレイン領域上に堆積された金属は、そのシリコン・ゲルマニウム合金又はシリコン炭素合金と反応する。
【００２５】
シリコン合金と金属との相互作用は、炭素又はゲルマニウムのようなシリコン以外のその他の半導体材料の導入が原因でコンタクト内の材料の組成を変化させる。シリコン炭素合金が金属と相互作用する場合、炭素の存在がシリサイド形成プロセスを妨害する。反応後に結果として得られる材料は、金属シリサイドと金属炭化物との混合物、金属シリサイドと炭素との混合物、又は金属シリサイドと炭素と金属炭化物との混合物である。金属シリサイド以外の他の材料の存在と、その結果として金属シリサイドの結晶粒度が小さくなることは、コンタクト材料の導電率の低下、すなわち抵抗率の増大の一因になる。シリコン・ゲルマニウム合金の場合は、ゲルマニウムの存在によって金属ゲルマニウム化物がコンタクト材料内に導入される。シリコン炭素合金の場合と同様に、金属シリサイドと金属ゲルマニウム化物との混合物がコンタクト材料の導電率を低下させる。
【００２６】
前述の要求は、シリサイドの形成前にソース及びドレイン領域の表面上にシリコン材料を設けることを含む本発明の方法及び構造体によって対処される。
【００２７】
本発明の第１のグループの実施形態によれば、最初にシリコン・ゲルマニウム合金及びシリコン炭素合金がトランジスタのソース及びドレイン領域内に形成される。好ましくは、エピタキシャル・シリコン・ゲルマニウム合金がＰＦＥＴ内に埋設され、エピタキシャル・シリコン炭素合金がＮＦＥＴ内に埋設される。一般に、シリコン基板へのシリコン・ゲルマニウム合金材料の組み入れは、シリコン炭素合金材料の組み入れに先行する。好ましくは、エピタキシャル・シリコン・ゲルマニウム合金は、０％よりも多く４０％よりも少ないゲルマニウム含有量を有する。しかしながら、第１グループにおける本発明の第３から第６までの実施形態は、以下で説明されるようにこの順番を逆転させてもよい。
【００２８】
エピタキシャル・シリコン炭素合金を形成するためのシリコン材料への炭素の組み入れは、非特許文献２に記載されているような炭素ドーピングを伴う従来のシリコンの選択的エピタキシによって行うことができ、あるいは、炭素注入とその後に続くアニールによって行うこともできる。処理方法が容易かつ単純なので、後者が好ましい。どちらの場合でも、シリコン炭素合金の形成が所望されない領域は、望まれないシリコン炭化物合金を防ぐためにマスクされる。炭素注入プロセスの後、炭素原子は、アニールの間に置換部位の中へと移動しながら既存の結晶構造の中に組み入れられて、Ｓｉ：Ｃ合金を形成する。好ましくは、エピタキシャル・シリコン炭素合金は、合金のエピタキシャル構造を確実にすることを助長するために、０％よりも多く１０％よりも少ない炭素含有量を有する。また、好ましくは、炭素を置換部位に組み入れるためのアニール・プロセスは、ピーク温度が７００℃から１４２８℃までの間のレーザ・アニールである。
【００２９】
埋設シリコン炭素合金及び埋設シリコン・ゲルマニウム合金がトランジスタの構造体に導入された後で、選択的シリコン堆積プロセスによって、本質的に炭素又はゲルマニウムを含有しないシリコン材料が、ソース領域及びドレイン領域内のシリコン合金を含めたシリコン合金の上に堆積される。好ましくは、選択的シリコン堆積プロセスは、新しいシリコン材料が下にある結晶構造体に対してエピタキシャルに整合する有利な性質のため、選択的シリコン・エピタキシである。したがって、本発明は、選択的シリコン・エピタキシを用いて説明される。しかしながら、選択的シリコン・エピタキシではない代替的なシリコン堆積プロセスもまた、ここでは意図されている。
【００３０】
ＰＦＥＴ及びＮＦＥＴの両方のためのソース及びドレインのドーピングは、埋設シリコン・ゲルマニウム合金の形成後、かつコンタクト形成のための金属堆積の前の任意の時点で行うことができる。この点は、以下の、発明を実施するための形態においてさらに説明される。
【００３１】
その後、金属がＰＦＥＴ及びＮＦＥＴの両方のソース及びドレイン領域の表面上に堆積される。このときこれらの表面のすべては、ホウ素、アンチモン、リン及びヒ素のような従来の電気的ドーパントがドープされているか、又は非ドープであって純シリコン材料として存在しているかに関わらず、シリコン材料を含む。ソース及びドレイン領域内のシリコン材料は、従来の電気的ドーパントがドープされているかどうかに関わらず、シリコン炭素合金又はシリコン・ゲルマニウム合金のような従来技術におけるどのようなシリコン合金材料とも対照的なはずである。従来技術は、ソース及びドレイン領域内に埋設シリコン・ゲルマニウム合金を有するトランジスタ上のコンタクト形成のために、シリコン合金表面を提供する。本発明の第１のグループの実施形態によれば、コンタクト形成のために堆積された金属と接触することになるすべての半導体表面は、本質的に炭素又はゲルマニウムを含まない。
【００３２】
本発明の第１のグループの実施形態によれば、新しく形成されたシリコン層は、コンタクト形成プロセスの間に純金属シリサイドを生成する。この金属シリサイドは、炭素、金属炭化物又は金属ゲルマニウム化物のようなその他のいずれの材料とも合金化されていない。コンタクトの導電率に悪影響を及ぼし得るその他の材料を除外しているので、本発明の第１グループの実施形態に係るシリサイド材料をここでは「非合金化シリサイド」と呼ぶ。上記の除外は、シリコンを電気的にドープしてその導電率を高めるために半導体産業において長らく用いられてきた、ホウ素、アンチモン、リン及びヒ素のような従来の電気的ドーパントの除外を意味するのではないことを理解されたい。この除外は、コンタクト抵抗に悪影響を及ぼす、金属ゲルマニウム化物、金属炭化物及び炭素のようなその他のコンタクト材料のことを指す。新しく形成されたシリコン層内のシリコン材料には、上で列挙された従来の電気的ドーパントがドープされることも可能である。しかしながら、新しく形成されたシリコン層は、炭素、金属炭化物又は金属ゲルマニウム化物を本質的に含まない。
【００３３】
前述のように、選択的シリコン堆積のために、選択的シリコン・エピタキシが用いられることが好ましい。本発明の第１グループに従って得られる構造体は、以下の通りである。シリサイド形成プロセスの間に堆積される金属が、新しく形成されたシリコン層内のすべてのシリコン材料を消費しない場合には、ソース及びドレイン領域の各々について、得られる構造体は、非合金化金属シリサイド、エピタキシャル・シリコン層及びエピタキシャル・シリコン合金層を備えたスタックを含む。シリサイド形成プロセスの間に堆積される金属が、新しく形成されたシリコン層内のすべてのシリコン材料を消費する場合には、ソース及びドレイン領域の各々について、得られる構造体は、非合金化金属シリサイド及びエピタキシャル・シリコン合金層を備えたスタックを含む。エピタキシャル・シリコン合金層は、トランジスタ構造体の本体内に埋設される。
【００３４】
本発明の第２のグループの実施形態によれば、前述の要求は、シリサイドの形成前にソース領域及びドレイン領域の表面上にシリコン材料を設けることによっても対処される。仮にそうであるとしても、この場合、埋設シリコン・ゲルマニウム合金がトランジスタのソース及びドレイン領域に導入されなければならない。好ましくは、埋設シリコンゲルマニウム・エピタキシャル合金は、ＰＦＥＴのソース及びドレイン領域に埋設され、一方、ＮＦＥＴのソース及びドレイン領域はこの時点ではシリコンのみを含む。
【００３５】
その後、本質的に炭素又はゲルマニウムを含まないシリコン材料が、選択的シリコン堆積プロセスによってシリコン及びシリコン・ゲルマニウム合金上に堆積されて、新しいシリコン層が形成される。この時点まではどのトランジスタのソース及びドレイン領域にも炭素が意図的に導入されていることはないため、新しく形成されたシリコン層はこの時点では完全に炭素を含まない。また、シリコン選択的エピタキシ・プロセスにおける反応物は既存のシリコン合金表面上にシリコン材料のみを付与するので、新しく形成されたシリコン層内のシリコン材料は「本質的に」ゲルマニウムを含まない。また、エピタキシ・プロセスの成功の場合に生じるはずの表面拡散速度と比べて、シリコン選択的エピタキシの典型的な温度におけるゲルマニウムのバルク拡散速度は非常に低く、したがって、シリコン・ゲルマニウム合金層と新しいシリコン層との間の界面を通って新しく形成されたシリコン層の中へと拡散するのは、ほんの少量の、しばしば微量のゲルマニウムにすぎない。選択的シリコン・エピタキシによって新しく形成されたシリコン層内のその他の材料はいずれも極微量にすぎず、したがって、シリコン層はこの時点では本質的に炭素又はゲルマニウムを含まないものと見なすことができる。
【００３６】
本発明の第２グループの実施形態によれば、その後、非特許文献２に記載された炭素ドーピングを伴う従来のシリコンの選択的エピタキシによって、あるいは、炭素注入とその後に続くアニールの実行によって、Ｓｉ：Ｃ合金が形成される。プロセスが容易かつ単純なので、後者が好ましい。シリコン炭素合金の形成のためのプロセス方法の詳細は、第１グループの実施形態に係る同じ目的のための前述の方法と同一である。
【００３７】
第１グループの実施形態と同様に、ＰＦＥＴ及びＮＦＥＴの両方のためのソース及びドレイン領域のドーピングは、埋設シリコン・ゲルマニウム合金の形成後、かつコンタクト形成のための金属堆積の前の任意の時点で行うことができる。
【００３８】
その後、ＰＦＥＴ及びＮＦＥＴの両方のソース及びドレイン領域の表面上に金属が堆積される。第１グループの実施形態とは対照的に、この時点で２種類の半導体表面が存在する。第１の種類の表面は、ホウ素、アンチモン、リン及びヒ素のような従来の電気的ドーパントがドープされているか、又は非ドープであって純シリコン材料として存在しているかに関わらず、シリコン・ゲルマニウム合金上に堆積されたシリコン層の表面である。これは、従来の電気的ドーパントがドープされているかどうかに関わらず、シリコン炭素合金又はシリコン・ゲルマニウム合金のようなシリコン合金材料とは対照的である。好ましくは、第１の種類の表面はＰＦＥＴ領域に形成される。第２の種類の表面は、ホウ素、アンチモン、リン及びヒ素のような通常の電気的ドーパントがドープされているか、又は非ドープであって純シリコン材料として存在しているかに関わらず、Ｓｉ：Ｃ合金の表面であり、コンタクト形成のためにその上に金属が堆積される。第２の種類の表面は炭素を含む。好ましくは、第２の種類の表面はＮＦＥＴ領域に形成される。
【００３９】
第２グループの実施形態は、シリコン・ゲルマニウム合金上にのみ非合金化シリサイドを設け、Ｓｉ：Ｃ合金上には設けない。第１グループの実施形態と同様に、第２グループの実施形態も、コンタクト材料と半導体材料との間の界面によって画定されるソース及びドレインの高さを、プロセス・フロー中に選択的シリコン堆積を用いない等価な構造体よりもかなり高く増大させる。しかしながら、第２の種類の表面の下では、選択的シリコン堆積によって堆積されたすべての材料がシリコン炭素合金になるため、新しく成長したシリコン層の厚さが同じであれば、ゲート誘電体の上のシリコン炭素合金の量は、第２グループの実施形態による量の方が第１グループの実施形態に係る対応する量よりも多い。したがって、応力の向上は、第２グループの実施形態に係る埋設シリコン炭素合金を有するデバイス上の方が大きい。
【００４０】
前述のように、選択的シリコン堆積のために、選択的シリコン・エピタキシが用いられることが好ましい。本発明の第２グループによって得られる構造体は、以下の通りである。シリサイド形成プロセスの間に堆積される金属が、新しく形成されたシリコン層内のすべてのシリコン材料を消費しない場合には、埋設シリコン・ゲルマニウム合金で形成されたソース及びドレイン領域について、得られる構造体は、非合金化金属シリサイド、エピタキシャル・シリコン層及びエピタキシャル・シリコン・ゲルマニウム合金層を備えたスタックを含む。シリサイド形成プロセスの間に堆積される金属が新しく形成されたシリコン層内のシリコン材料を消費する場合には、埋設シリコン・ゲルマニウム合金で形成されたソース及びドレイン領域について、得られる構造体は、非合金化金属シリサイド及びエピタキシャル・シリコン合金層を備えたスタックを含む。
【図面の簡単な説明】
【００４１】
【図１】ソース及びドレイン領域におけるエピタキシャル成長シリコン炭素材料の高さの関数として、チャネル内の応力のシミュレーション結果を示すグラフである。
【図２】本発明の第１から第１２までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図３】本発明の第１から第１２までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図４】本発明の第１から第１２までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図５】本発明の第１から第１２までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図６】本発明の第１から第１２までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図７】本発明の第１から第１２までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図８】本発明の第１、第２、第１１、及び第１２実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図９】本発明の第１及び第２実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図１０】本発明の第１及び第２実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図であり、第１１及び第１２実施形態の特徴も示す。
【図１１】本発明の第１及び第２実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図１２】本発明の第１実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図であり、第３、第５、第７、第９及び第１１実施形態の特徴も示す。
【図１３】本発明の第２実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図であり、第４、第６、第８、第１０及び第１２実施形態の特徴も示す。
【図１４】本発明の第３から第６までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図１５】本発明の第３及び第４実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図１６】本発明の第３及び第４実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図であり、第５及び第６実施形態の特徴も示す。
【図１７】本発明の第７から第１０までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図１８】本発明の第７及び第８実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図であり、第１１及び第１２実施形態の特徴も示す。
【図１９】本発明の第７及び第８実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図２０】本発明の第７実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図２１】本発明の第８実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの垂直断面図である。
【図２２】本発明の第９から第１２までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの一連の垂直断面図である。
【図２３】本発明の第９から第１２までの実施形態に係る一対のＮＦＥＴ及びＰＦＥＴを製作するステップの一連の垂直断面図である。
【発明を実施するための形態】
【００４２】
本発明を詳細に説明する前に、ソース及びドレインの高さを増加させることの利点について考察する。ソース及びドレインの高さは、コンタクト材料と半導体材料の界面と、ゲート誘電体とチャネル間の界面との間の、垂直方向の距離として画定される。図１は、ソース及びドレイン内に埋設エピタキシャル・シリコン炭素を有するＮＦＥＴのチャネルの方向に沿った一軸応力をソース及びドレインの高さＺの関数としてプロットしたシミュレーションの結果である。Ｚについての正の数は、ソース及びドレインにおける金属シリサイド、炭素及び金属炭化物を含むコンタクト材料と埋設シリコン炭素合金との間の界面が、ゲート誘電体とチャネルとの間の界面よりも高いことを示す。Ｚについての負の数はその反対のことを示す。シミュレーション結果から明らかなように、シリコン炭素合金とコンタクト材料との間の界面が高くなるほど、応力はより高くなり、それゆえ、電子移動度の向上の度合いがより高くなる。
【００４３】
このポイントは、より高い正のＺを生じる構造体、すなわちコンタクト材料がチャネルよりも高く、より離れて位置する構造体が電子移動度の向上のために有利であるという点で、本発明に関連する。後述するように、本発明は２つのグループに分類することができ、どちらのグループもこの利点を達成する。
【００４４】
本発明はまた、少なくとも１２の異なる実施形態で提示することができる。これらの実施形態はすべて、幾つかの共通のプロセス及び特徴を共有する。したがって、他の実施形態も種々の図面で例証的に示すことができるが、本発明は第１の実施形態について詳細に説明される。その後、本発明の異なる実施形態間の差異を比較し、説明する。
【００４５】
典型的なＣＭＯＳ処理において、半導体基板の表面の幾つかの領域が、ＰＦＥＴ構造体を構築するために用いられる。これらの領域を、ここではまとめて「ＰＦＥＴ領域」と呼ぶ。同様に、半導体基板の表面の他の幾つかの領域が、ＮＦＥＴ構造体を構築するために用いられる。それらを、ここではまとめて「ＮＦＥＴ領域」と呼ぶ。本発明を記述するために、製造シーケンスの種々の段階での、ＰＦＥＴ領域における例示的なＰＦＥＴ構造体及びＮＦＥＴ領域における例示的なＮＦＥＴ構造体をここで説明する。
【００４６】
図２−図１２を参照すると、本発明の第１の実施形態に係る構造体が種々の製造段階で順次示されている。図２は、リソグラフィ及びエッチングによるゲート・パターンの形成直後の、ＰＦＥＴ構造体３０１及びＮＦＥＴ構造体４０１の概略的な垂直断面図を示す。基板は、半導体基板１０、埋設酸化物層１２、ＰＦＥＴ構造体３０１の本体１２０、ＮＦＥＴ構造体４０１の本体２２０、ＰＦＥＴ延長注入部（extension implant）１４０を有する領域、ＮＦＥＴ延長注入部２４０を有する領域、及びＰＦＥＴ構造体３０１とＮＦＥＴ構造体４０１とを分離するシャロー・トレンチ分離部（ＳＴＩ）２２からなる。ゲート誘電体３０、ゲート・ポリシリコン３２、ゲート・キャップ酸化物３４、及びゲート窒化物層３６を含むゲート・スタックもまた、ＰＦＥＴ構造体３０１及びＮＦＥＴ構造体４０１の各々の中に設けられる。当該技術分野で公知のように、ゲート・スタックの正確な組成は、トランジスタ性能を最適化するために変更することができる。ＰＦＥＴ領域３０１又はＮＦＥＴ領域４０１とＳＴＩ２２との外見的な重なりは付帯的なものであり、トランジスタの本体の全体を明確に各トランジスタ構造体内に描くことのみを目的とする。ＳＴＩは、ＰＦＥＴ構造体３０１又はＮＦＥＴ構造体４０１のいずれにも属さない。
【００４７】
ＰＦＥＴ構造体３０１の本体１２０及びＰＦＥＴ延長注入部１４０を有する領域は、ＳＴＩ２２によって分離されない限り隣接する要素間で連続した単一結晶構造を維持する結晶シリコンから構成される。同様に、ＮＦＥＴ構造体４０１の本体２２０及びＮＦＥＴ延長注入部２４０を有する領域もまた、ＳＴＩ２２によって分離されない限り隣接する要素間で連続した単一結晶構造を維持する結晶シリコンから構成される。
【００４８】
図３は、ゲート・スタックの壁上に第１スペーサ３８を形成し、その後、第２スペーサ・スタック５５をブランケット堆積した後の、ＰＦＥＴ構造体３０２及びＮＦＥＴ構造体４０２の概略的な垂直断面図を示す。第１の実施形態の好ましいバージョンにおいて、第２スペーサ・スタック５５は、酸化物層５１と窒化物層５３のスタックを含む。しかしながら、第２スペーサ・スタック５５のための１つの酸化物層、１つの窒化物層、及び２つよりも多い誘電体層を含むスタックの使用も、ここでは意図されている。
【００４９】
次に、第１フォトレジストが第２スペーサ・スタック５５上に施され、ＰＦＥＴ領域上の第２スペーサ・スタック５５の一部を露出する一方で、ＮＦＥＴ領域上の第２スペーサ・スタック５５の一部を覆うように、パターン形成される。第２スペーサ・スタック５５から第２ＰＦＥＴスペーサ１５４を形成するために、第１の反応性イオン・エッチング（ＲＩＥ）が行われる。第１の実施形態の好ましいバージョンにおいて、第２ＰＦＥＴスペーサ１５４は、ＰＦＥＴスペーサ酸化物層１５０及びＰＦＥＴスペーサ窒化物層１５２を含む。第１反応性イオン・エッチングは、図３のＰＦＥＴ構造体３０２の少なくともシリコン表面が露出されるまで続く。好ましくは、図４のＰＦＥＴ構造体３０３で示されるように、ソース／ドレイン領域における露出されたシリコン表面の高さがゲート誘電体３０の高さよりも低くなるように、第１のＲＩＥは、さらにＰＦＥＴ構造体３０２の本体１２０の中へと続く。第１のＲＩＥはＰＦＥＴ延長注入部１４０を有する領域の一部を除去するが、ゲート・スタックの下のＰＦＥＴ延長注入部１４０を有する領域の残りはシリコン基板上に保持される。これを、以下、「中間ＰＦＥＴ延長部」１４２と呼ぶ。第１のＲＩＥの間、ＮＦＥＴ構造体４０３は第１フォトレジスト層５７で覆われ、ＮＦＥＴ延長注入部２４０を有する領域内の材料のいかなるエッチングも防止される。第１のＲＩＥは、露出されたソース／ドレイン領域におけるエッチング・プロセスによって埋設酸化物層１２の上のすべてのシリコン材料が消費されるまえに停止する。
【００５０】
次に、第１フォトレジスト層５７が、ＮＦＥＴ領域内のＮＦＥＴ構造体４０３の上の第２スペーサ・スタック５５を残して剥離される。これは、典型的なレジスト材料はシリコン・ゲルマニウム合金堆積のための選択的エピタキシ・プロセスの際の比較的高い温度に耐えることができないためである。湿式洗浄のような適切な表面前処理の後、シリコン・ゲルマニウム合金の選択的エピタキシが行われ、ＰＦＥＴ領域のソース及びドレイン領域において埋設シリコン・ゲルマニウム合金１６０’を成長させる。埋設シリコン・ゲルマニウム合金１６０’は、ＰＦＥＴの本体１２０、中間ＰＦＥＴ延長部１４２及び埋設シリコン・ゲルマニウム合金１６０’が、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造体を形成するように、ＰＦＥＴの本体１２０とエピタキシャルに整合する。
【００５１】
次に、第２フォトレジスト層５９が施され、図５に示されるように、ＰＦＥＴ領域を覆い、かつＮＦＥＴ領域を露出するようにリソグラフィによりパターン形成される。この時点で、ＰＦＥＴ構造体３０４はパターン形成された第２フォトレジスト５９によって覆われ、ＮＦＥＴ構造体４０４は第２スペーサ・スタック５５によって覆われている。第２スペーサ・スタック５５から第２ＮＦＥＴスペーサ２５４を形成するために、第２のＲＩＥが行われる。第１の実施形態の好ましいバージョンにおいて、第２ＮＦＥＴスペーサ２５４は、ＮＦＥＴスペーサ酸化物層２５０及びＮＦＥＴスペーサ窒化物層２５２を含む。図６は、第２のＲＩＥが完了した後のＰＦＥＴ構造体３０５及びＮＦＥＴ構造体４０５を示す。
【００５２】
次に、第２フォトレジスト層５９が除去される。図７は、フォトレジスト５９を除去した後のＰＦＥＴ構造体３０６及びＮＦＥＴ構造体４０６を示す。
【００５３】
ＰＦＥＴ領域及びＮＦＥＴ領域に対するソース及びドレイン領域の電気的ドーピングは、従来のリソグラフィ法及びイオン注入法を用いて、この段階で行われる。所望であれば、アニールによる電気的ドーパントの活性化は、イオン注入ステップの直後に行うことができ、又はプロセス・フローにおけるもっと後の段階まで延期することもできる。当該技術分野で公知の従来の電気的ドーパントは、ホウ素、リン、ヒ素及びアンチモンを含む。図８のＰＦＥＴ構造体３０７は、ソース及びドレイン領域内にＰドープ・シリコン１６２及びＰドープ・シリコン・ゲルマニウム合金１６２’を含む。「ＰＦＥＴ延長部」１４４は、ソース及びドレイン領域の電気的ドーピングの間に余分なドーパントを受け取らなかった中間ＰＦＥＴ延長部１４２の一部である。図８のＮＦＥＴ構造体４０７は、ソース及びドレイン領域の各々の中に「中間Ｎドープ・シリコン２６１」を含む。「ＮＦＥＴ延長部」２４４は、ソース及びドレイン領域の電気的ドーピングの間に余分なドーパントを受け取らなかったＮＦＥＴ延長注入部２４０を有する領域の一部である。ＰＦＥＴの本体１２０、ＰＦＥＴ延長部１４４、Ｐドープ・シリコン１６２、及びＰドープ・シリコン・ゲルマニウム合金１６２’は、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造体を形成する。同様に、ＮＦＥＴの本体２２０、ＮＦＥＴ延長部２４４、及び中間Ｎドープ・シリコン２６１は、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造体を形成する。
【００５４】
ゲルマニウムは電気的ドーパントではないが、ソース及びドレイン領域のドーピングを改善する目的で電気的ドーピング・プロセスの一部としてゲルマニウムを用いるアモルファス化注入が当該技術分野で公知である。しかしながら、この方法に係るゲルマニウムの量は、典型的には原子濃度でソース／ドレイン領域内の材料の１％未満に制限される。典型的には、原子濃度で１％を超える炭素又はゲルマニウムは、ソース及びドレイン領域の従来の電気的ドーピングの一部であるとはみなされない。これらの基準は、これらのドーパントがソース及びドレイン領域において応力をなんらかの実質的な方法で変化させる能力に基づく。本発明の第１の実施形態に係るソース及びドレイン領域の電気的ドーピングの際に、ソース及びドレイン領域内に有意な応力は発生しない。
【００５５】
次に、第３フォトレジスト層１７５が施され、図９に示されるように、ＰＦＥＴ領域を覆うようにリソグラフィによりパターン形成される。図９に示されるように、ＮＦＥＴ構造体４０８のソース及びドレイン領域にドープするために、ＮＦＥＴ領域内に炭素が注入される。ＰＦＥＴ構造体３０８は、第３フォトレジスト層１７５によって炭素注入から保護される。ＮＦＥＴ領域への炭素の注入は、中間Ｎドープ・シリコン２６１の各々を２つの部分、すなわちＮドープ・シリコン炭素合金２６１’及びＮドープ・シリコン２６２に変化させる。その後、フォトレジスト１７５が除去される。
【００５６】
注入された炭素は、注入直後は結晶構造内の置換部位を必ずしも占有しない。注入の結果として、Ｎドープ・シリコン２６２は、この時点でわずかな欠陥をもつ結晶構造を有し、Ｎドープ・シリコン炭素合金２６１’はアモルファスである。この時点で基板を高温でアニールすることによって、Ｎドープされた単結晶シリコン炭素合金である「ＮドープＳｉ：Ｃ合金」２６２’が、Ｎドープ・シリコン２６２をエピタキシャル・テンプレートとして、Ｎドープ・シリコン炭素合金２６１’内でエピタキシャルに再成長する。このプロセスは、「固相エピタキシ」（ＳＰＥ）と呼ばれ、固相エピタキシを行う方法は当該技術分野で公知である。本質において、Ｎドープ・シリコン炭素合金２６１’内のシリコン及び炭素原子は、Ｎドープ・シリコン２６２と当初のＮドープ・シリコン炭素合金２６１’との間の界面から開始して、下にある格子構造に対してエピタキシャルに自己整合する。ＳＰＥの間に、Ｓｉ：Ｃの１つの原子層がその下にある単結晶格子に対してエピタキシャルに整合した後、次のＳｉ：Ｃ原子層が形成される。このプロセスは、当初のＮドープ・シリコン炭素合金２６１’内のすべての材料が単結晶構造体に組み込まれてＳｉ：Ｃ合金を形成するまで、層から層へと続く。当初のＮドープ・シリコン炭素合金２６１’はＮ型ドーパントを含むので、Ｎ型ドーパントもまたＳｉ：Ｃ構造体にエピタキシャルに組み込まれ、ＮドープＳｉ：Ｃ合金２６２’を形成する。
【００５７】
ＳＰＥのための任意の公知のプロセスを用いて本発明を実施することができる。好ましくは、アニール・プロセスは、ピーク温度が７００℃から１４２８℃までのレーザ・アニールである。ＮＦＥＴ領域のソース及びドレイン領域内にＮドープＳｉ：Ｃ合金２６２’が形成されると、ＮＦＥＴの本体２２０、ＮＦＥＴ延長部２４４、ＮドープＳｉ：Ｃ合金２６２’及びＮドープ・シリコン２６２は、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造を形成する。
【００５８】
その後、ＰＦＥＴ領域及びＮＦＥＴ領域上で選択的シリコン堆積が行われる。選択的シリコン堆積の間に、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２又はＳｉＨ３Ｃｌのようなシリコンのためのソース材料を含む反応物が、半導体基板をＨＣｌ又はＮＨ４Ｃｌのようなエッチャント及びＨ２のようなキャリア・ガスと共に含むプロセス・チャンバ内に導入される。ときには、適切な条件の下で、水素に対して高い原子比の塩素含む反応物をプロセス・チャンバ内で分解して、それ自体によって十分なエッチャントを供給することもできる。半導体基板は、２つのタイプの表面、すなわち、半導体表面及び誘電体表面を含む。シリコン又はシリコン合金の表面は半導体表面である。酸化シリコン、窒化シリコンのような誘電体膜の表面は誘電体表面である。反応物の中にエッチャントが存在するため、選択的シリコン堆積の際に、堆積プロセスはエッチング・プロセスと競合する。シリコン原子の核生成はいずれもエッチャントによりすぐにエッチングされるので、誘電体表面上では新しいシリコン材料の堆積は起こらない。したがって、新しいシリコン材料の堆積は、シリコン表面又はシリコン合金表面上でのみ起こる。典型的なトランジスタ構造において、シリコン合金材料又はシリコン材料の各領域は、それがソース領域又はドレイン領域のいずれであろうとも、ＳＴＩのような誘電体材料によって囲まれているので、したがって、シリコンを含有し、選択的シリコン堆積によってエピタキシャルに成長した、以下「シリコン層」と呼ばれる新しい層もまた、誘電体材料によって囲まれる。
【００５９】
シリコン原子の移動度及びプロセス・チャンバ内の周囲ガス流中の不純物レベルに応じて、新しいシリコン層は、その下にあるシリコン又はシリコン合金に対してエピタキシャルに自己整合することができ、又はポリシリコン、微結晶性シリコン若しくはアモルファス・シリコンでさえ形成することができる。本発明の第１の実施形態の好ましいバージョンにおいて、選択的シリコン堆積プロセスは選択的シリコン・エピタキシであり、新しいシリコン層はその下にあるシリコン又はシリコン合金に対してエピタキシャルに整合する。このプロセスにおいて、基板は典型的には、反応ガス流中のシリコン前駆体から生じて成長面上に吸着するシリコン原子に対して十分な表面移動度を与えるのに足りるほど高い温度である。また、ガス流中の不純物レベルは、不純物が成長面上に着地して結晶構造に欠陥をもたらすのを防止するために低く保たれる。
【００６０】
ポリシリコン、微結晶性シリコン、アモルファス・シリコン、及び下にある単結晶シリコンに対するエピタキシャルな整合を失ったシリコン材料の場合、どんな粒界又は結晶欠陥も散乱中心として働き、キャリア移動度を低下させるので、下にあるシリコン合金に対するシリコン層のエピタキシャルな整合はトランジスタ性能に関して有利である。シリコン層中のシリコン材料のうちの一部がコンタクト形成中に反応しなかった場合、残りのシリコン材料は多くの結晶欠陥を有し、欠陥における電子又は正孔の散乱は、ソース又はドレイン領域の電導性を低下させる。この問題は、シリコン層内のすべてのシリコン材料が金属シリサイド形成のために堆積された金属と反応することにより、コンタクトの形成中に消費された場合にのみ回避することができる。シリコン層内のエピタキシャルに整合したシリコンは、シリコン層内のすべてのシリコン材料が金属と反応しない場合であっても、コンタクト抵抗にいかなる負の影響も及ぼさない。シリコン層の下にある結晶構造に対するエピタキシャルな整合によって提供されるこの利点のために、第１実施形態を含む本発明のすべての実施形態は、選択的シリコン堆積について選択的シリコン・エピタキシ・プロセスを用いて説明される。
【００６１】
図１０は、選択的シリコン・エピタキシ・プロセスの後のＰＦＥＴ構造体３０９及びＮＦＥＴ構造体４０９を示す。ここで、ＰＦＥＴ構造体３０９は、Ｐドープ・シリコン・ゲルマニウム合金１６２’上にシリコン層１７０を含み、Ｐドープ・シリコン・ゲルマニウム合金１６２’は、Ｐドープ・シリコン１６２上に配置される。ＮＦＥＴ構造体４０９は、ＮドープＳｉ：Ｃ合金２６２’上にシリコン層２７０を含み、ＮドープＳｉ：Ｃ合金２６２’は、Ｎドープ・シリコン２６２上に配置される。選択的シリコン・エピタキシ・プロセスにおける反応物は既存のシリコン合金表面上にシリコン原子のみを付与するので、新しく形成されたシリコン層内のシリコン材料は、本質的に炭素又はゲルマニウムを含まない。また、エピタキシ・プロセスの成功の場合に生じるはずの表面拡散速度と比べて、シリコン選択的エピタキシの温度におけるゲルマニウム又は炭素についてのバルク拡散速度は非常に低く、したがって、シリコン合金層と新しいシリコン層との間の界面を通って新しく形成されたシリコン層の中へと拡散するのは、ほんの少量の、しばしば微量の炭素又はゲルマニウムにすぎない。選択的シリコン・エピタキシによって新しく形成されたシリコン層内のその他の材料はいずれも、極微量にすぎず、したがって、シリコン層は本質的に炭素又はゲルマニウムを含まないものと見なすことができる。
【００６２】
この時点で、ＰＦＥＴの本体１２０、ＰＦＥＴ延長部１４４、Ｐドープ・シリコン１６２、Ｐドープ・シリコン・ゲルマニウム合金１６２’、及びＰドープ・シリコン・ゲルマニウム合金１６２’上のシリコン層１７０は、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造を形成する。同様に、ＮＦＥＴの本体２２０、ＮＦＥＴ延長部２４４、Ｎドープ・シリコン２６２、ＮドープＳｉ：Ｃ合金２６２’、及びＮドープＳｉ：Ｃ合金２６２’上のシリコン層２７０は、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造を形成する。
【００６３】
その後、ゲート・キャップ酸化物３４及びゲート窒化物層３６が除去される。次に、物理的気相堆積（ＰＶＤ）によって超高真空チャンバ内でシリコン基板上に金属８０が堆積される。図１１は、そのような金属堆積後のＰＦＥＴ構造体３１０及びＮＦＥＴ構造体４１０を示す。堆積された金属は、ソース及びドレイン領域において下にあるシリコン層のシリコンと反応し、ゲート・スタック内のポリシリコンとも反応する。本発明の第１の実施形態によれば、シリコン層の一部のみが消費されて金属シリサイドを形成し、一方、シリコン層の残りの部分はこのコンタクト材料の形成中に消費されない。選択的シリコン堆積、好ましくは選択的シリコン・エピタキシによって堆積されたシリコン層は本質的に炭素又はゲルマニウムを含まないため、コンタクト材料は、金属シリサイドと、金属ゲルマニウム化物、金属炭化物、又はそれどころか炭素のようなその他の材料との混合物又は合金ではない。コンタクト材料は、図１２のＰＦＥＴ構造体３１１及びＮＦＥＴ構造体４１１の両方において、非合金化金属シリサイドである。
【００６４】
本発明の第１の実施形態に係るトランジスタの最終構造体において、ＰＦＥＴの本体１２０、ＰＦＥＴ延長部１４４、Ｐドープ・シリコン１６２、Ｐドープ・シリコン・ゲルマニウム合金１６２’、及びＰドープ・シリコン・ゲルマニウム合金１６２’上の未反応シリコン層１９０が、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造を形成する。同様に、ＮＦＥＴの本体２２０、ＮＦＥＴ延長部２４４、Ｎドープ・シリコン２６２、ＮドープＳｉ：Ｃ合金２６２’、及びＮドープＳｉ：Ｃ合金２６２’上の未反応シリコン層２９０が、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造を形成する。
【００６５】
本発明に係る図１２のＰドープ・シリコン・ゲルマニウム合金１６２’上の未反応シリコン層１９０の中、又はＮドープＳｉ：Ｃ合金２６２’上の未反応シリコン層２９０の中には、電気的ドーパントは存在しないが、当業者は、中程度のアニールによって電気的ドーパントの短距離の拡散は容易に達成可能であるという事実を認識している。したがって、アニールによって下にあるＮドープＳｉ：Ｃ層又はＰドープ・シリコン・ゲルマニウム合金層から電気的ドーパントを拡散させて、ソース及びドレイン領域のコンタクト抵抗を減少させることは、本発明の明らかな応用である。他方、Ｎ型及びＰ型ドーパントを、Ｓｉ：Ｃ及びＳｉＧｅ上の上部Ｓｉ層にそれぞれ注入することができる。
【００６６】
本発明の第１の実施形態がシリコン・ゲルマニウム合金及びシリコン炭素合金の両方の上に非合金化シリサイドを設けるという事実により、ソース及びドレイン領域内に埋設シリコン合金を有するデバイスに対して低いコンタクト抵抗が可能になる。さらに、コンタクト材料と半導体材料との間の界面によって画定されるソース及びドレインの高さは、プロセス・フローの間に選択的シリコン堆積を用いない同等の構造体よりもかなり高い。ソース及びドレインの高さの増加は、埋設シリコン合金を有するトランジスタのチャネル上の応力を増大させる。
【００６７】
本発明の第１の実施形態を、プロセス・フローの各段階におけるリソグラフィ・ステップを用いて説明してきたが、当業者であれば、連続的なプロセスに対して共通のリソ・マスクが許容されるときにはそれを用いることによりプロセス・フローのある程度の簡素化が可能であることを認識するであろう。また、本発明の重要ではない要素を同様の特性を有する公知の材料で置き換えることも同様に認識されるであろう。
【００６８】
本発明の第２の実施形態によれば、すべてのプロセス・ステップ及び構造は、図１１に示されるようにコンタクト形成の目的のための金属８０の堆積が完了するまでは、本発明の第１の実施形態と同一である。金属８０と、その下にある、シリコン・ゲルマニウム合金１６２’上のシリコン層１７０との反応、及びその下にある、ＮドープＳｉ：Ｃ合金２６２’上のシリコン層２７０との反応の間に、金属８０は、選択的シリコン堆積の間に堆積されたすべてのシリコン材料と反応する。ＰＦＥＴ３２１について得られる構造体及びＮＦＥＴ４２１について得られる構造体を、図１３に示す。ＰＦＥＴについてのソース及びドレイン領域の各々は、非合金化金属シリサイド１８６及び電気的にドープされたエピタキシャル・シリコン・ゲルマニウム合金層１６２’のスタックを含む。ＮＦＥＴについてのソース及びドレイン領域の各々は、非合金化金属シリサイド２８６及びＮドープＳｉ：Ｃ合金２６２’のスタックを含む。金属の反応により、その下にあるドープされたシリコン・ゲルマニウム合金１６２’の一部、又はその下にあるＮドープＳｉ：Ｃ合金２６２’の一部が消費されることができることも、ここでは意図されている。
【００６９】
本発明の第３から第１２までの実施形態は、特定の変更を伴って本発明の第１及び第２実施形態の構成要素を使用する。最初にこれらの実施形態の説明を、本発明の種々の実施形態間の違いを比較することによって行い、次に、各実施形態の特定の特徴及び派生する効果を説明する。
【００７０】
１２の実施形態は、２つの実施形態のグループに分類される。第１の実施形態グループは第１から第６までの実施形態を含む。第２の実施形態グループは第７から第１２までの実施形態を含む。第１グループの実施形態においては、ＮＦＥＴ領域のソース及びドレイン領域における埋設シリコン炭素合金の形成が、ＰＦＥＴ領域及びＮＦＥＴ領域におけるシリコン層内のシリコン材料の選択的堆積による成長に先立つ。第２グループの実施形態においては、ＰＦＥＴ領域及びＮＦＥＴ領域におけるシリコン層内のシリコン材料の選択的堆積による成長が、ＮＦＥＴ領域のソース及びドレイン領域における埋設シリコン炭素合金の形成に先立つ。
【００７１】
１２の実施形態のすべてに、埋設シリコン・ゲルマニウム合金の形成、電気的ドーピングのためのソース及びドレイン注入、埋設シリコン炭素合金の形成、及び選択的シリコン堆積、並びにコンタクト材料の形成が含まれる。処理方法の順序及び詳細と、その結果得られる構造体は、どの実施形態が実行されるかに応じて異なる。大部分の場合、Ｓｉ：Ｃ合金の形成よりもＳｉＧｅ合金の形成の方が先行するが、第３から第６までの実施形態では、２つのプロセス間のプロセス順序の逆転も可能である。種々の実施形態間のプロセス・フローの順序の違いのまとめを表１に示す。
【００７２】
【表１】
2010516045.tif 000003
【００７３】
表１のプロセス・フローにおいて同じ順序を共有する２つの実施形態の対の各々は、図１１におけるような金属８０の反応が選択的シリコン・エピタキシの間に堆積されたシリコン層の一部のみを消費する１つの実施形態（奇数の実施形態）、及び図１１におけるような金属８０の反応が選択的シリコン・エピタキシの間に堆積されたシリコン層のすべてを消費するもう１つの実施形態（偶数の実施形態）を含む。この結果として、ＰＦＥＴ及びＮＦＥＴの最終構造に違いが生じる。
【００７４】
プロセス・フローにおける順序と、金属８０とその下にある層との反応度との組み合わせによって、構造体のソース及びドレイン領域の種々の部分の組成及びドーピングの違いが生じる。本発明の種々の実施形態に係る、埋設シリコン・ゲルマニウム合金を有するＰＦＥＴのソース及びドレイン領域におけるこれらの違いを表２に表す。Ｎ／Ａは、「該当なし」を意味し、関連する対象が存在しない状態のことをいう。
【００７５】
【表２】
2010516045.tif 000004
【００７６】
同様に、本発明の種々の実施形態に係る埋設シリコン炭素合金を有するＮＦＥＴのソース及びドレイン領域における違いを表３に表す。第１及び第２実施形態と同様に、シリコン層の未反応部分の電気的ドーピングの状態が最初は電気的ドーパントを含まないことがあるとはいえ、中程度のアニールによって電気的ドーパントの短距離の拡散が容易に達成可能である。したがって、アニールによって下にあるＮドープＳｉ：Ｃ層又はＰドープ・シリコン・ゲルマニウム合金層から電気的ドーパントを拡散させて、ソース及びドレイン領域のコンタクト抵抗を減少させることは、本発明の明らかな応用である。
【００７７】
【表３】
2010516045.tif 000005
【００７８】
第１及び第２実施形態に対する、本発明の第３から第１２までの実施形態に係る構造体の注目すべき違いを、プロセス・フローの本質的な違いに従って以下に説明する。種々の実施形態において、同様の構造体には、構造及び機能が前の実施形態で説明されたものと同一であることを示すために図面内で同じ参照番号が付される。番号が異なる場合であっても、同一の構造的及び機能的均等性を有する構成要素には、本発明の種々の実施形態において同じ名称が付される。しばしば、番号の違いは、異なる番号を有する要素が導入されるステップに先だって異なる中間構造体が存在することを示唆する。
【００７９】
本発明の第３及び第４実施形態によれば、図１４に示されるように、ＰＦＥＴ構造体５０７における埋設シリコン・ゲルマニウム合金１６０’及びＮＦＥＴ構造体６０７における埋設Ｓｉ：Ｃ合金６６０’は、ソース及びドレイン領域の電気的ドーピングの前に形成される。本発明の第３及び第４実施形態の好ましいバージョンによれば、埋設シリコン・ゲルマニウム合金１６０’は、図７に対応する処理ステップまでは第１及び第２実施形態と同じ方法で形成される。
【００８０】
次に、図１４のように、ＰＦＥＴ構造体５０７は第４フォトレジスト５７５で覆われ、ＮＦＥＴ構造体６０７に炭素が注入される。第４フォトレジスト５７５が除去され、シリコン基板にアニール・プロセスが行われて、炭素を有するソース及びドレイン領域内にＳｉ：Ｃが形成される。第１及び第２実施形態と同一のプロセスを用いて、非ドープ埋設Ｓｉ：Ｃ合金６６０’が形成される。しかしながら、非ドープ埋設Ｓｉ：Ｃ合金６６０’は、本発明の第１及び第２実施形態に係る処理のいずれの段階でも存在しない。第３及び第４実施形態に係る処理を続けると、ソース及びドレイン領域の電気的ドーピングが行われ、それにより、図１５に示されるＮＦＥＴ構造体６０８内のＮドープＳｉ：Ｃ合金６６２’及びＮドープ・シリコン６６２が生成される。これらの構造体は、図１０におけるＮドープＳｉ：Ｃ合金２６２’及びＮドープ・シリコン２６２と同一である。その後、選択的シリコン堆積が行われる。ここでも、本発明を説明する目的で、選択的シリコン・エピタキシが想定される。図１６のＰＦＥＴ構造体５０９及びＮＦＥＴ構造体６０９は、その処理段階の前にのみ異なる構造体が存在することを意味する符号以外は、図１０におけるそれらの対応物と同一である。
【００８１】
選択的シリコン・エピタキシ・プロセスからは、第１実施形態と第３実施形態との間で構造体及びプロセスは同一である。同じことは、第２実施形態と第４実施形態との間でも当てはまる。明らかに、これらの関係性は最終構造体の間にも同様に当てはまる。
【００８２】
本発明の第５及び第６実施形態によれば、埋設Ｓｉ：Ｃ合金の形成が最初に行われ、次に、選択的シリコン堆積プロセス、その後、ソース及びドレイン領域の電気的ドーピングが行われる。ここでもまた、これらの実施形態も選択的シリコン・エピタキシ想定している。本発明の第３及び第４実施形態のように、図１４と同じ方法でＰＦＥＴ構造体５０７の埋設シリコン・ゲルマニウム合金１６０’及びＮＦＥＴ構造体６０７の埋設Ｓｉ：Ｃ合金６６０’が形成された後で、埋設シリコン・ゲルマニウム合金１６０’及び埋設Ｓｉ：Ｃ合金６６０’上に直接にシリコン層が形成されて、図１６に示されたのと同様の構造体を形成する。しかしながら、図１６の構造体とは異なり、ソース／ドレイン領域はこの時点ではドープされていない。言い換えれば、図１６におけるＰドープ・シリコン１６２及びＮドープ・シリコン６６２は存在せず、第５及び第６実施形態によれば、ＰＦＥＴの本体１２０及びＮＦＥＴの本体２２０が、まだ形成されていないＰドープ・シリコン１６２及びＮドープ・シリコン６６２をそれぞれ占有している。同様に、第５及び第６実施形態によれば、図１６のＰドープ・シリコン・ゲルマニウム合金１６２’及びＮドープＳｉ：Ｃ合金６６２’は、この段階では、ソース／ドレイン・ドーピングでドープされていない。
【００８３】
これらの実施形態は図面で説明されていないが、ソース及びドレイン領域の電気的ドーピングの前のすべての中間構造体がドーパントでドープされていないことは明らかである。その後、適切なマスクを用いてソース／ドレイン・ドーピングが行われる。得られる構造体は、図１６に示された構造体と同様であるが、本発明の第５及び第６実施形態によれば、第３及び第４実施形態における図１６のシリコン層１７０がＰドープ・シリコン層で置き換えられ、第３及び第４実施形態における図１６のシリコン層２７０がＮドープ・シリコン層で置き換えられるという違いがある。ＰＦＥＴ及びＮＦＥＴの電気的ドーピングは金属の堆積の直前に行われるため、シリコン層内にエピタキシャルに堆積されたシリコン材料は電気的ドーパントでドープされる。しかしながら、それらはシリコン・ゲルマニウム合金及びＳｉ：Ｃ合金の形成後に堆積されるため、エピタキシャルに堆積されたシリコン層内に炭素又はゲルマニウムは存在しない。そのため、最終構造体は、表２及び表３に示されるように、電気的にドープされたシリコン層上に非合金化金属シリサイドを含む。
【００８４】
本発明の第７及び第８の実施形態によれば、プロセス・ステップは、第２のＮＦＥＴスペーサ２５４が図７に示されるように形成されるまでは、第１及び第２の実施形態によるプロセス・ステップと同一である。ソース及びドレイン領域の電気的ドーピングの代わりに、図１７に示されるように、直後に選択的シリコン堆積が行われる。ＰＦＥＴ構造体７０７は、埋設シリコン・ゲルマニウム合金１６０’上に新しく成長したシリコン層７７０を含み、ＮＦＥＴ構造体８０７は、ＮＦＥＴ延長注入部２４０を有する領域上に新しく成長したシリコン層８７０を含む。
【００８５】
ＰＦＥＴ及びＮＦＥＴのソース及びドレイン領域の電気的ドーピングがその後で行われる。図１８は、その結果得られる構造体を示す。ここで、ＰＦＥＴ構造体７０８は、Ｐドープ・シリコン７６２、Ｐドープ・シリコン・ゲルマニウム合金７６２’、及びＰドープ・シリコン層７７２を含む。ＮＦＥＴ構造体８０８は、中間Ｎドープ・シリコン８６１及びＮドープ・シリコン層８７２を含む。Ｐドープ・シリコン層７７２及びＮドープ・シリコン層８７２の存在が、第１及び第２実施形態と比べて異なる第７及び第８実施形態の特徴である。ＮドープＳｉ：Ｃ合金層８７２’は、本発明の第１及び第２実施形態と比べて異なる第７及び第８実施形態の特徴である。
【００８６】
次に、図１９に示されるように、ＰＦＥＴ構造体７０９は第５フォトレジスト７７５で覆われ、ＮＦＥＴ構造体８０９に炭素が注入される。第５フォトレジスト７７５が除去され、シリコン基板にアニール・プロセスが行われて、炭素を有するソース及びドレイン領域内にＮドープＳｉ：Ｃ合金８６２’が形成される。炭素注入及びＳＰＥによって、図１８のＮドープ・シリコン層８７２が図１９のＮドープＳｉ：Ｃ合金層８７２’に変換される。Ｎ−ドープＳｉ：Ｃ合金層８７２’が、第１及び第２実施形態と比べて異なる第７及び第８実施形態の特徴である。第５フォトレジスト７７５の除去後に、金属８０を図１１に示されたのと同じ方法で堆積させ、次に、その下にあるＮドープＳｉ：Ｃ合金層８７２’及びＰドープ・シリコン層と反応させる。
【００８７】
本発明の第７の実施形態によれば、金属８０の反応は、コンタクト形成プロセスがＮドープＳｉ：Ｃ合金層８７２’及びＰドープ・シリコン層の一部のみを消費するように制御される。この段階のＰＦＥＴ構造体７１１及びＮＦＥＴ構造体８１１を図２０に示す。ＰＦＥＴの本体１２０、ＰＦＥＴ延長部１４４、Ｐドープ・シリコン７６２、Ｐドープ・シリコン・ゲルマニウム合金７６２’、及び未反応Ｐドープ・シリコン層７７２が、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造体を形成する。同様に、ＮＦＥＴの本体２２０、ＮＦＥＴ延長部２４４、Ｎドープ・シリコン８６２、ＮドープＳｉ：Ｃ合金８６２’、及び未反応Ｎドープ・シリコン層８７４’が、ＳＴＩ２２によって囲まれた各領域内で連続的な単結晶構造体を形成する。
【００８８】
本発明の第８の実施形態によれば、金属８０の反応は、コンタクト形成プロセスがＮドープＳｉ：Ｃ合金層８７２’及びＰドープ・シリコン層のすべてを消費するように制御される。この段階のＰＦＥＴ構造体７２１及びＮＦＥＴ構造体８２１を図２１に示す。これらの構造体は、第７の実施形態に係る図２０の対応する構造体と同様であるが、未反応Ｐドープ・シリコン層７７２及び未反応Ｎドープ・シリコン層８７４’は存在しない。
【００８９】
第７及び第８実施形態の両方において、Ｐドープ・シリコン層７７２はゲルマニウム又は炭素のいずれも含まないため、ＰＦＥＴ領域上に形成されるコンタクト材料は、第１から第６までの実施形態の場合と同様に、非合金化金属シリサイド７８６であり、すなわち、金属ゲルマニウム化物、金属炭化物又は炭素のいずれも含まない。しかしながら、Ｓｉ：Ｃ合金層８７２’内に炭素が存在するため、ＮＦＥＴ領域上に形成されるコンタクト材料８８６は、炭素及び金属炭化物を含まないわけではないので、したがって、上記の定義に従えば「非合金化金属シリサイド」ではない。その代わりこれは、金属シリサイド、金属炭化物及び炭素の合金である。金属炭化物と炭素の相対的含量は、プロセスの詳細に応じて制御することができる。
【００９０】
本発明の第９及び第１０の実施形態によれば、プロセス・ステップは、図１７に示される選択的シリコン堆積までは、第７及び第８の実施形態に係るプロセス・ステップと同一である。その後、ソース及びドレイン領域の電気的ドーピングの代わりに、代わりとしてＳｉ：Ｃ合金の形成が行われる。第７及び第８の実施形態と同一の処理方法が用いられる。
【００９１】
図２２に示されるように、ＰＦＥＴ構造体９０８は第６のフォトレジスト９７５で覆われ、ＮＦＥＴ構造体１００８に炭素が注入される。これは、炭素を、エピタキシャル成長シリコン層並びに基板由来のシリコン材料の中に導入する。次に、第６のフォトレジスト９７５が除去され、シリコン基板にアニール・プロセスが行われる。アニール・プロセスの間のＳＰＥが、ＮＦＥＴ構造体１００８においてＳｉ：Ｃ合金１０６０’及びＳｉ：Ｃ層１０７０’を生成する。第９及び第１０の実施形態におけるＳｉ：Ｃ層１０７０’のドーピングの欠如は、前の実施形態では見られなかった新しい特徴である。ＳＰＥ後にレジスト９７５が除去される。
【００９２】
その後、ＰＦＥＴ及びＮＦＥＴのソース及びドレイン領域の電気的ドーピングが行われる。図２３は、その結果得られる構造体を示す。ここで、ＰＦＥＴ構造体９０９は、Ｐドープ・シリコン７６２、Ｐドープ・シリコン・ゲルマニウム合金７６２’、及びＰドープ・シリコン層７７２を含む。ＮＦＥＴ構造体１００９は、Ｎドープ・シリコン１０６２、ＮドープＳｉ：Ｃ合金１０６２’、及びＮドープＳｉ：Ｃ合金１０７２’を含む。この段階で、第９及び第１０の実施形態に係るＰＦＥＴ構造体９０９及びＮＦＥＴ構造体１００９は、本発明の第７及び第８の実施形態に係るＳＰＥの後で得られる構造体と同一である。その後のプロセスも同様に同一である。
【００９３】
第９の実施形態によれば、金属とその下にある半導体材料との反応は第７の実施形態に係る方法と同一の方法で制御され、したがって最終的には同一の構造体が得られる。第８の実施形態と第１０の実施形態との間にも同じ関係があてはまる。
【００９４】
第１１及び第１２の実施形態によれば、ソース及びドレイン領域の電気的ドーピングはシリコン・ゲルマニウム合金の形成の後で行われる。この結果として、本発明の第１及び第２実施形態に係る図８に示される構造体と同じ構造体が得られる。埋設Ｓｉ：Ｃの形成の代わりに、ソース／ドレイン領域上のシリコン層の選択的エピタキシャル成長がその後で行われる。その結果得られる構造体は、図１０に示される構造体と同様であるが、埋設Ｓｉ：Ｃを含まない。第１及び第２実施形態に係る図１０と比べて、第１１及び第１２の実施形態に係る構造体は、図１０のＮドープＳｉ：Ｃ合金２６２’の代わりに、図１８に示される中間Ｎドープ・シリコン８６１を有する。しかしながら、この構造体は、第７及び第８の実施形態に係る図１８に示された構造体とは異なる。第７及び第８の実施形態に係る図１８と比べて、第１１及び第１２の実施形態に係る構造体は、Ｐドープ・シリコン層７７２及びＮドープ・シリコン層８７２の代わりに非ドープ・シリコン層１７０、２７０を有する。
【００９５】
これらの実施形態は図面で説明されていないが、選択的エピタキシはソース／ドレイン注入後に行われるため、エピタキシャル成長シリコン層１７０、２７０はドープされていないこと、及びＳｉ：Ｃ形成前のすべての中間構造体は埋設Ｓｉ：Ｃ構造体を含まないことは明らかである。その後、前述の方法を用いてＳｉ：Ｃ形成が行われる。その結果得られる構造体は、図１０に示された構造体と同様のものであるが、第１及び第２実施形態の図１０のシリコン層２７０が非ドープＳｉ：Ｃシリコン層で置き換えられるという違いがある。非ドープＳｉ：Ｃ層のためのシリコン材料は、選択的エピタキシ・プロセスの反応物によって提供され、炭素材料はＳｉ：Ｃ形成プロセスの間に提供された。その後、金属８０がメタライゼーションのために堆積され、第１１実施形態に従って部分的に反応し、又は第１２実施形態に従って完全に反応する。その結果得られる構造体は、本発明の第７から第１０までの実施形態で生成されるコンタクト材料と同じであり、唯一の違いはコンタクト材料の導電性ドーパントが少ないことであるが、これはコンタクト材料の性能にとって重要ではない。
【００９６】
本発明を特定の実施形態に関して説明してきたが、上記の説明に照らせば、多くの変更、改変及びバリエーションが当業者には明らかであることは明白である。したがって、本発明は、本発明の範囲及び精神並びに特許請求の範囲内のそのような変更、改変及びバリエーションの全てを包含することが意図されている。
【符号の説明】
【００９７】
１０：半導体基板
１２：埋設酸化物層
２２：シャロー・トレンチ分離部（ＳＴＩ）
３０：ゲート誘電体
３２：ゲート・ポリシリコン
３８、５５、１５４、２５４：スペーサ
５７、５９、１７５、５７５、７７５、９７５：フォトレジスト層
８０：金属
８８：ゲート
１２０、２２０：ＰＦＥＴ構造体又はＮＦＥＴ構造体の本体（シリコン・チャネル）
１４０、１４２、１４４、２４０、２４４：ＰＦＥＴ又はＮＦＥＴの延長注入部又は延長部
１６０’：埋設シリコン・ゲルマニウム合金
１６２、２６２、６６２、７６２、８６２、１０６２：Ｐドープ又はＮドープ・シリコン
１６２’、７６２’：Ｐドープ・シリコン・ゲルマニウム合金
１７０、２７０、７７０、８７０：シリコン層
１８６、２８６、７８６：非合金化金属シリサイド
１９０、２９０：未反応シリコン層
２６１、８６１：中間Ｎドープ・シリコン
２６１’：Ｎドープ・シリコン炭素合金（アモルファス）
２６２’、６６２’、８６２’、１０６２’：ＮドープＳｉ：Ｃ合金（単結晶）
３０１、３０２、３０３、３０４、３０５、３０６、３０７、３０８、３０９、３１０、３１１、３２１、５０７、５０８、５０９、７０７、７０８、７０９、７１１、７２１、９０８、９０９：ＰＦＥＴ構造体
４０１、４０２、４０３、４０４、４０５、４０６、４０７、４０８、４０９、４１０、４１１、４２１、６０７、６０８、６０９、８０７、８０８、８０９、８１１、８２１、１００８、１００９：ＮＦＥＴ構造体
６６０’、１０６０’：非ドープ埋設Ｓｉ：Ｃ合金
７７２、８７２：Ｐドープ又はＮドープ・シリコン層
８７２’、１０７２’：ＮドープＳｉ：Ｃ合金層
１０７０’：Ｓｉ：Ｃ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成21年8月3日(2009.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体トランジスタであって、
単結晶シリコン・チャネル（１２０、２２０）と、
前記単結晶シリコン・チャネルの上にゲート（３０、３２、８８）と、
前記単結晶シリコン・チャネルの両側にソース（１６２、１６２’、１９０、１８６、２６２、２６２’、２９０、２８６）及びドレイン（１６２、１６２’、１９０、１８６、２６２、２６２’、２９０、２８６）と
を備え、
前記ソース及び前記ドレインのうちの少なくとも１つが、非合金化金属シリサイド（１８６、２８６）、エピタキシャル・シリコン層（１９０、２９０）、及びエピタキシャル・シリコン合金層（１６２’、２６２’）を備えたスタックを含み、前記エピタキシャル・シリコン合金層が、シリコン・ゲルマニウム合金、シリコン炭素合金、及びシリコン・ゲルマニウム炭素合金からなる群から選択される、半導体トランジスタ。
【請求項２】
前記エピタキシャル・シリコン合金層が、前記単結晶シリコン・チャネルに対してエピタキシャルに整合する、請求項１に記載の半導体トランジスタ。
【請求項３】
前記エピタキシャル・シリコン層が、前記エピタキシャル・シリコン合金層に対してエピタキシャルに整合する、請求項２に記載の半導体トランジスタ。
【請求項４】
前記スタック内の前記エピタキシャル・シリコン層の上部の高さが前記ゲートの位置よりも高い、請求項１に記載の半導体トランジスタ。
【請求項５】
半導体トランジスタであって、
チャネル（１２０、２２０）と、
前記チャネルの上にゲート（３０、３２、８８）と、
前記チャネルの両側にソース（１６２、１６２’、１８６、２６２、２６２’、２８６）及びドレイン（１６２、１６２’、１８６、２６２、２６２’、２８６）と
を備え、
前記ソース及び前記ドレインのうちの少なくとも１つが、非合金化金属シリサイド（１８６、２８６）及びエピタキシャル・シリコン合金層（１６２’、２６２’）を備えたスタックを含み、前記エピタキシャル・シリコン合金層が、シリコン・ゲルマニウム合金、シリコン炭素合金、及びシリコン・ゲルマニウム炭素合金からなる群から選択される、半導体トランジスタ。
【請求項６】
前記エピタキシャル・シリコン合金層が、前記チャネルに対してエピタキシャルに整合する、請求項５に記載の半導体トランジスタ。
【請求項７】
前記スタック内の前記エピタキシャル・シリコン合金層の上部の高さが前記ゲートよりも高い、請求項５に記載の半導体トランジスタ。
【請求項８】
前記ソース及び前記ドレインの前記少なくとも１つが前記チャネルに応力をかける、請求項１又は５に記載の半導体トランジスタ。
【請求項９】
前記エピタキシャル・シリコン合金層が、０％よりも多く４０％よりも少ないゲルマニウム含量を有するシリコン・ゲルマニウム合金である、請求項１又は５に記載の半導体トランジスタ。
【請求項１０】
前記エピタキシャル・シリコン合金層が、０％よりも多く１０％よりも少ない炭素含量を有するシリコン炭素合金である、請求項１又は５に記載の半導体トランジスタ。
【請求項１１】
前記非合金化金属シリサイドが、ニッケル・シリサイド、ニッケル白金シリサイド、コバルト・シリサイド、タンタル・シリサイド、タングステン・シリサイド、モリブデン・シリサイド、及びチタン・シリサイドから選択される、請求項１又は５に記載の半導体トランジスタ。
【請求項１２】
半導体構造体を製造する方法であって、
ＰＦＥＴ領域（３０１）及びＮＦＥＴ領域（４０１）を有する半導体基板を準備するステップと、
前記ＰＦＥＴ領域をマスク（１７５）でマスキングするステップと、
前記ＮＦＥＴ領域のソース及びドレイン領域内に埋設シリコン炭素合金（２６１’）を形成するステップと、
シリコン材料の選択的堆積によって前記ＰＦＥＴ領域及びＮＦＥＴ領域内でシリコン層（１７０、２７０）を成長させるステップであって、前記シリコン層が本質的に炭素及びゲルマニウムを含まない、前記成長させるステップと、
前記シリコン層上に金属（８０）を堆積するステップと、
前記シリコン層を前記金属と反応させてコンタクト材料（１８６、２８６）を形成するステップと、
を含む前記方法。
【請求項１３】
前記ＰＦＥＴ領域及び前記ＮＦＥＴ領域を有する前記半導体基板を準備する前記ステップの後で、かつ前記ＰＦＥＴ領域を前記マスクでマスキングする前記ステップの前に、前記ＰＦＥＴ領域の前記ソース及びドレイン領域並びに前記ＮＦＥＴ領域の前記ソース及びドレイン領域のうちの少なくとも１つにドーパントを注入するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記ＮＦＥＴ領域の前記ソース及びドレイン領域内に前記埋設シリコン炭素合金を形成する前記ステップの後で、かつ前記シリコン材料の選択的堆積によって前記ＰＦＥＴ領域及びＮＦＥＴ領域内で前記シリコン層を成長させるステップであって、前記シリコン層が本質的に炭素及びゲルマニウムを含まない、前記成長させるステップの前に、前記ＰＦＥＴ領域の前記ソース及びドレイン領域並びに前記ＮＦＥＴ領域の前記ソース及びドレイン領域のうちの少なくとも１つにドーパントを注入するステップをさらに含む、請求項１２に記載の方法。
【請求項１５】
前記シリコン材料の選択的堆積によって前記ＰＦＥＴ領域及びＮＦＥＴ領域内で前記シリコン層を成長させるステップであって、前記シリコン層が本質的に炭素及びゲルマニウムを含まない、前記成長させるステップの後で、かつ前記シリコン層上に前記金属を堆積するステップの前に、前記ＰＦＥＴ領域の前記ソース及びドレイン領域並びに前記ＮＦＥＴ領域の前記ソース及びドレイン領域のうちの少なくとも１つにドーパントを注入するステップをさらに含む、請求項１２に記載の方法。
【請求項１６】
半導体構造体を製造する方法であって、
ＰＦＥＴ領域（３０１）及びＮＦＥＴ領域（４０１）を有する半導体基板を準備するステップと、
シリコン材料の選択的堆積によって前記ＰＦＥＴ領域及びＮＦＥＴ領域内でシリコン層（７７０、８７０）を成長させるステップであって、前記シリコン層が本質的に炭素及びゲルマニウムを含まない、前記成長させるステップと、
前記ＰＦＥＴ領域をマスク（９７５）でマスキングするステップと、
前記ＮＦＥＴ領域のソース及びドレイン領域内に埋設シリコン炭素合金（１０６０’）を形成するステップと、
前記シリコン層上に金属（８０）を堆積するステップと、
前記シリコン層を前記金属と反応させてコンタクト材料（１８６、２８６）を形成するステップと、
を含む前記方法。
【請求項１７】
前記シリコン層の一部が消費されて金属シリサイド（１８６、２８６）を形成する一方で、前記シリコン層の残りの部分（１９０、２９０）は前記コンタクト材料の形成中に消費されない、請求項１２又は１６に記載の方法。
【請求項１８】
前記コンタクト材料の形成中に前記シリコン層のすべてが消費されて金属シリサイド（１８６、２８６）を形成する、請求項１２又は１６に記載の方法。
【請求項１９】
前記ＮＦＥＴ領域のソース及びドレイン領域内に埋設シリコン炭素合金を形成するステップが、
前記ＮＦＥＴ領域の前記ソース及びドレイン領域に炭素を注入するステップと、
固相エピタキシによって前記ＮＦＥＴ領域の前記ソース及びドレイン領域内でシリコン炭素合金を再成長させるステップと、
をさらに含む、請求項１２又は１６に記載の方法。
【請求項２０】
前記固相エピタキシが、レーザ・アニール・プロセスによって行われ、ピーク温度は７００℃から１４２８℃までの間である、請求項１９に記載の方法。
【請求項２１】
前記シリコンの選択的堆積が、シリコンの選択的エピタキシによって行われる、請求項１２又は１６に記載の方法。
【国際調査報告】
2010516045.tif 000029
2010516045.tif 000030
2010516045.tif 000031