(57)【要約】  本特許出願は、電流源に接続されるキャパシタと、キャパシタの正端子をＤＡＣ回路の正入力端子に電気的に接続する第１のスイッチに接続されるキャパシタの正端子と、キャパシタの負端子をＤＡＣ回路の負入力端子に電気的に接続する第２のスイッチに接続されるキャパシタの負端子とを具備する、デジタル−アナログ変換器基準回路を備える。別の例において、本特許出願は、基準電圧レベルまで貯蔵キャパシタを充電することと、貯蔵キャパシタからＤＡＣフィードバックキャパシタへ保存された電荷を移動させることと、ＤＡＣフィードバックキャパシタからＤＡＣ出力端子へ保存された電荷を移動させることとを具備する、デジタルコードをアナログ信号に変換するための方法を備える。
2010525751.tif 000002
【特許請求の範囲】
【請求項１】
電流源に接続されるキャパシタと、
第１のスイッチに接続される前記キャパシタの正端子と、
第２のスイッチに接続される前記キャパシタの負端子と
を具備し、
前記第１のスイッチは前記キャパシタの前記正端子をＤＡＣ回路の正入力端子に電気的に接続し、
前記第２のスイッチは前記キャパシタの前記負端子を前記ＤＡＣ回路の負入力端子に電気的に接続する、
装置。
【請求項２】
並列で動作可能に接続される複数の前記ＤＡＣ回路を具備する、請求項１の装置。
【請求項３】
前記電流源はシングルエンド電流源である、請求項１の装置。
【請求項４】
前記電流源は差動電流源である、請求項１の装置。
【請求項５】
前記電流源はシングルエンドＭＯＳＦＥＴカレントミラー回路である、請求項３の装置。
【請求項６】
前記電流源は、
ゲート、ドレイン及びソース端子を備え、前記ドレイン端子が正電源に接続され、前記ゲート端子が基準電圧に接続され、前記ソース端子が前記キャパシタの前記正端子に接続される低ＶＴ  ＮＦＥＴトランジスタ
を備える低ＶＴ  ＮＦＥＴソースフォロワ回路である、請求項３の装置。
【請求項７】
前記電流源は差動ＭＯＳＦＥＴカレントミラー回路である、請求項４の装置。
【請求項８】
前記電流源は、
ゲート、ドレイン及びソース端子を備え、前記ドレイン端子は正電源に接続され、前記ゲート端子は第１の基準電圧に接続され、前記ソース端子は前記キャパシタの前記正端子に接続される第１の低ＶＴ  ＮＦＥＴトランジスタと、
ゲート、ドレイン及びソース端子を備え、前記ドレイン端子は前記キャパシタの前記負端子に接続され、前記ゲート端子は第２の基準電圧に接続され、前記ソース端子は負電源に接続される第２の低ＶＴ  ＮＦＥＴトランジスタと
を備える差動低ＶＴ  ＮＦＥＴソースフォロワ回路である、請求項４の装置。
【請求項９】
前記第１の低ＶＴ  ＮＦＥＴトランジスタのトランスコンダクタンスは、前記第２の低ＶＴ  ＮＦＥＴトランジスタのドレイン−ソースコンダクタンスに整合する、請求項８の装置。
【請求項１０】
スローフィードバック回路が前記第１の低ＶＴ  ＮＦＥＴソースフォロワ回路の前記ゲート端子に接続され、
前記スローフィードバック回路は差動差分増幅器回路を備え、
前記差動差分増幅器回路は、反転入力及び非反転入力を備え、一方の入力が前記キャパシタを横切る電圧を測定するように構成され、他方の入力が基準電圧を測定するように構成される、
請求項８の装置。
【請求項１１】
前記差動差分増幅器の出力は補償キャパシタの正端子に接続され、
前記補償キャパシタは信号接地ノードに接続される負端子を更に備える、
請求項１０の装置。
【請求項１２】
貯蔵キャパシタを基準電圧レベルまで充電することと、
前記貯蔵キャパシタからＤＡＣフィードバックキャパシタへ保存された電荷を移動させることと、
前記ＤＡＣフィードバックキャパシタからＤＡＣ出力端子へ前記保存された電荷を移動させることと
を具備する、デジタルコードをアナログ信号に変換するための方法。
【請求項１３】
前記ＤＡＣフィードバックキャパシタから前記ＤＡＣ出力端子へ前記保存された電荷を移動させる前記ステップは、前記ＤＡＣフィードバックキャパシタを前記ＤＡＣ出力端子に負方向で接続することを備える、請求項１２のデジタルコードをアナログ信号に変換する方法。
【請求項１４】
前記ＤＡＣフィードバックキャパシタから前記ＤＡＣ出力端子へ前記保存された電荷を移動させる前記ステップは、前記ＤＡＣフィードバックキャパシタを前記ＤＡＣ出力端子に正方向で接続することを備える、請求項１２のデジタルコードをアナログ信号に変換する方法。
【請求項１５】
前記貯蔵キャパシタにおける電荷の連続的な補充を更に具備する、請求項１２の方法。
【請求項１６】
前記ＤＡＣフィードバックキャパシタから前記ＤＡＣ出力端子へ前記保存された電荷を移動させる前記ステップは、
前記ＤＡＣフィードバックキャパシタを前記ＤＡＣ出力端子に正方向で接続することと、
前記ＤＡＣフィードバックキャパシタを前記ＤＡＣ出力端子に負方向で接続することと
を備える、
請求項１３のデジタルコードをアナログ信号に変換する方法。
【請求項１７】
並列に接続された前記デジタル−アナログ変換器によって、前記デジタルコードをアナログ信号へ変換する前記方法を２よりも多くのＤＡＣレベルに拡張すること
を更に具備する、請求項１６のデジタルコードをアナログ信号に変換する方法。
【請求項１８】
前記貯蔵キャパシタにおける電荷を連続的に補充することを更に具備する、請求項１６の方法。
【請求項１９】
前記貯蔵キャパシタをＤＡＣフィードバックキャパシタに接続することと、
前記ＤＡＣフィードバックキャパシタから前記貯蔵キャパシタを切断することと、
前記ＤＡＣ出力端子に前記ＤＡＣフィードバックキャパシタを接続することと、
前記ＤＡＣ出力端子から前記ＤＡＣフィードバックキャパシタを切断することと
を更に具備する、請求項１６のデジタルコードをアナログ信号に変換する方法。
【請求項２０】
基準電圧レベルまで貯蔵キャパシタを充電するための手段と、
前記貯蔵キャパシタからＤＡＣフィードバックキャパシタへ保存された電荷を移動させるための手段と、
前記ＤＡＣフィードバックキャパシタからＤＡＣ出力端子へ前記保存された電荷を移動させるための手段と
を具備する、デジタルコードをアナログ信号に変換するための手段。
【請求項２１】
前記ＤＡＣフィードバックキャパシタから前記ＤＡＣ出力端子へ前記保存された電荷を移動させるための前記手段は、
前記ＤＡＣフィードバックキャパシタを前記ＤＡＣ出力端子に正方向または負方向で接続するための手段
を備える、請求項２０のデジタルコードをアナログ信号に変換するための手段。
【請求項２２】
前記貯蔵キャパシタを補充することを更に具備する、請求項２０のデジタルコードをアナログ信号に変換するための手段。
【請求項２３】
前記ＤＡＣフィードバックキャパシタから前記ＤＡＣ出力端子へ前記保存された電荷を移動させるための手段は、
前記ＤＡＣフィードバックキャパシタを前記ＤＡＣ出力端子に正方向で接続させるための手段と、
前記ＤＡＣフィードバックキャパシタを前記ＤＡＣ出力端子に負方向で接続させるための手段と
を備える、請求項２１のデジタルコードをアナログ信号に変換するための手段。
【請求項２４】
前記貯蔵キャパシタを補充するための手段を更に具備する、請求項２３のデジタルコードをアナログ信号に変換するための手段。
【請求項２５】
前記貯蔵キャパシタをＤＡＣフィードバックキャパシタに接続するための手段と、
前記ＤＡＣフィードバックキャパシタから前記貯蔵キャパシタを切断するための手段と、
ＤＡＣ出力端子へ前記ＤＡＣフィードバックキャパシタを接続するための手段と、
前記ＤＡＣ出力端子から前記ＤＡＣフィードバックキャパシタを切断するための手段と
を更に具備する、請求項２４のデジタルコードをアナログ信号に変換するための手段。
【発明の詳細な説明】
【技術分野】
【０００１】
（米国特許法第１１９の下の優先権の主張）  
本特許出願は、両方とも本願の譲受人に譲渡され、参照によって本願明細書に明示的に組み込まれる、「デルタシグマＡＤＣにおける使用のための、低電力、小ノイズなＤＡＣ基準回路("Low Power, Low Noise DAC Reference Circuit for use in a Delta Sigma ADC")」と題され、２００７年６月２０日に出願された米国仮特許出願第６０／９４５，３０９号及び「デルタシグマＡＤＣにおける使用のためのＤＡＣ基準回路("DAC Reference Circuit for use in a Delta Sigma ADC")」と題され、２００７年４月２３日に出願された米国仮特許出願第６０／９１３，４９９号の優先権を主張する。
【０００２】
本願は、一般的にはデジタル−アナログ変換器（ＤＡＣ）回路に関し、より具体的には低電力、小ノイズなデジタル−アナログ変換器基準回路に関する。
【背景技術】
【０００３】
デジタル−アナログ変換器は、多くの現代的な通信システムにおいて利用されている。例えば、デルタシグマ変調器及びパイプラインアナログ−デジタル変換器などの種々の回路が、フィードバックパスにおいてデジタル−アナログ変換器（ＤＡＣまたはＤ−ｔｏ−Ａ）を含むだろう。ＤＡＣ回路は、高速な線形動作を達成するために、動作中に大量の電力を消費するかもしれない。新たなマルチスタンダードの準拠要求が課されるにつれ、第３世代（３Ｇ）標準（例えば、ＥＤＧＥ（Enhanced Data rates for GSM Evolution）、ＷＣＤＭＡ(Wideband Code Division Multiple Access)、ＣＤＭＡ(Code Division Multiple Access)、ＣＤＭＡ２０００(Code Division Multiple Access)及びＵＭＴＳ(Universal Mobile Telecommunications System)）などにおいて、無線周波数（ＲＦ）及びベースバンドデバイスの持つ複雑度、サイズ及び電力消費が著しく増大している。ＲＦ及びベースバンド信号をデジタルドメインで処理するためには、受信アンテナのなるべく近くで到来アナログ信号をデジタル信号に変換する必要がある。しかしながら、小さな所望信号が妨害波(blockers)及び干渉波(interferers)と区別されるためには、高ダイナミックレンジを持つアナログ−デジタル変換器（ＡＤＣ）が必要とされる。
【０００４】
現代的なモバイル通信デバイスにおいて、電力消費の増大はモバイルデバイスの電池寿命の低減を引き起こすため、電力消費は関心事である。ノイズ性能もまた、信頼できる品質の通信を保証するための現代的なモバイル通信デバイスにおける関心事である。故に、デジタル−アナログ変換器回路における使用のための低電力、小ノイズなデジタル−アナログ変換器基準回路の必要性がある。
【発明の概要】
【０００５】
上記を考慮して、記述される本発明の特徴は、一般に、データ通信デバイスのための１つまたは複数の改良されたシステム、方法及び／または装置に関する。一実施形態において、本特許出願は、小ノイズ、低電力消費なデジタル−アナログ変換器基準回路を実装するための方法及び装置を備える。
【０００６】
本方法及び装置の適用性の更なる範囲は、以下の詳細な説明、請求項及び図面から明らかとなるだろう。しかしながら、本発明の精神及び範囲の中での様々な変更及び修正が当業者に明らかとなるだろうから、詳細な説明及び特定の実施例は、本発明の好ましい実施形態を示しているものの、説明の目的でのみ与えられていることが理解されるべきである。
【０００７】
本特許出願は、電流源に接続されるキャパシタと、キャパシタの正端子をＤＡＣ回路の正入力端子に電気的に接続する第１のスイッチに接続されるキャパシタの正端子と、キャパシタの負端子をＤＡＣ回路の負入力端子に電気的に接続する第２のスイッチに接続されるキャパシタの負端子とを具備する、デジタル−アナログ変換器基準回路を備える。
【０００８】
別の例において、本特許出願は、基準電圧レベルまで貯蔵キャパシタを充電することと、貯蔵キャパシタからデジタル−アナログ変換器（ＤＡＣ）フィードバックキャパシタへ保存された電荷を移動させることと、ＤＡＣフィードバックキャパシタからＤＡＣ出力端子へ保存された電荷を移動させることとを具備する、デジタルコードをアナログ信号に変換するための方法を備える。
【０００９】
まもなく開示される方法及び装置の特徴、目的及び利点は、同様の参照文字が対応して終始同じになる図面と併せて取り入れられるならば、以下に記述される詳細な説明から更に明白となるだろう。
【図面の簡単な説明】
【００１０】
【図１】図１は、アナログ−デジタル変換器１１の入力へのフィードバックを提供するためにデジタル−アナログ変換器回路２０９を利用する典型的なデルタシグマ変調器を示す。
【図２】図２は、デルタシグマＡＤＣ回路における第１段であってよい、典型的なスイッチトキャパシタ積分器を示す。
【図３】図３は、直列抵抗の網に接続される差動電流源を備える基準ＤＡＣ回路を示す。
【図４】図４は、直列抵抗の網に接続される、フィードバックの２つのオペアンプを備える基準ＤＡＣ回路を示す。
【図５】図５は、「貯蔵」キャパシタＣｂｉｇを備えるデルタシグマＡＤＣにおける使用のための基準ＤＡＣ回路を実装するための、改良された方法及び装置を示す。
【図６】図６は、スイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎのための典型的なスイッチ制御クロック信号を示す。
【図７】図７は、フェーズ１の始まりにおける電荷共有イベントの間の「貯蔵」キャパシタＣｂｉｇからキャパシタＣｄａｃｐ及びＣｄａｃｎへの電流フローを示す。
【図８】電荷共有イベントの後のフェーズ１の残りの間の、電流源ＩoからキャパシタＣｂｉｇからキャパシタＣｄａｃｐ及びＣｄａｃｎへの電流フローを示す。
【図９】フェーズ２の間に差動電流源Ｉoによって「貯蔵」キャパシタＣｂｉｇを「補充("refilling")」または再充電することと、フェーズ２の間でのスイッチＣ２＿Ｐを通じた積分ＯＴＡ６０１の回路へのキャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷の正方向の積分とを示す。
【図１０】フェーズ２の間に、差動電流源Ｉoによって「貯蔵」キャパシタＣｂｉｇを「補充」または再充電することと、スイッチＣ２＿Ｎを通じた積分ＯＴＡ６０１の回路へのキャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷の負方向の積分とを示す。
【図１１】貯蔵キャパシタＣｂｉｇ及びキャパシタＣｄａｃｐ及びＣｄａｃｎの充電及び放電シーケンスが描かれたグラフを示す。
【図１２】Ｉo直流基準源に関するシングルエンドカレントミラー構成を示す。
【図１３】Ｉo直流基準源に関する差動カレントミラー構成を示す。
【図１４】出力インピーダンスが大きくなり、かつ、事実上電流源としての役目を務めるように、非常に少量のバイアス電流を用いてバイアスされる、ゼロ−ＶＴ  ＮＦＥＴトランジスタソースフォロワを示す。
【図１５】スローフィードバックループを備えるデルタシグマＡＤＣにおける使用のためのＤＡＣ基準回路内の電流源を実装するための改良された方法及び装置を示す。
【図１６】フィードバック値が＋１である時のＤＡＣ基準回路の動作のフローチャート。
【図１７】フィードバック値が＋１である時のＤＡＣ基準回路の動作のミーンズプラスファンクションフローチャート。
【図１８】フィードバック値が−１である時のＤＡＣ基準回路の動作のフローチャート。
【図１９】フィードバック値が−１である時のＤＡＣ基準回路の動作のミーンズプラスファンクションフローチャート。
【発明を実施するための形態】
【００１１】
「典型的("exemplary")」という用語は、「例、事例または実例として役立つ("serving as an example, instance, or illustration")」を意味するように本願明細書において使用される。「典型的("exemplary")」として本願明細書において記述される任意の実施形態は、必ずしもその他の実施形態よりも好適または有利であるとして解釈されない。
【００１２】
添付図面に関連して以下に説明される詳細な説明は、本発明の典型的な実施形態の説明として意図されており、本発明が実施され得る無比の実施形態を表すことを意図されていない。この説明の至る所で使用される「典型的("exemplary")」という用語は、「例、事例または実例として役立つ("serving as an example, instance, or illustration")」を意味しており、必ずしもその他の実施形態よりも好適または有利であるとして解釈されるべきでない。詳細な説明は、本発明の徹底的な理解を提供するための具体的な細目を含む。しかしながら、本発明がこれらの具体的な細目を超えて実施されてよいことは、技術分野における当業者にとって明らかとなるだろう。一部の事例において、本発明の概念を曖昧することを回避するために、よく知られた構造及びデバイスがブロック図形式で示される。
【００１３】
図１は、フィードバックパスにおいてＤＡＣ回路を利用するデルタシグマアナログ−デジタル変換器を示す。デジタル−アナログ変換器回路は、デルタシグマ変調器の入力へフィードバックを提供するために、デルタシグマアナログ−デジタル変換器（ＡＤＣ）において使用されてよい。しかしながら、技術分野における当業者が、ＤＡＣ基準回路を実装するための改良された方法及び装置が任意のＤＡＣ回路において使用され得ることを理解するであろうことに注意されたい。
【００１４】
デジタル−アナログ変換器（ＤＡＣまたはＤ−ｔｏ−Ａ）は、デジタル（通常はバイナリ）コードをアナログ信号に変換するために使用される。アナログ信号は、電流、電圧または電荷の形式をとるかもしれない。デジタル−アナログ変換器回路は、基準回路及び演算トランスコンダクタンス増幅器（ＯＴＡ）６０１を使用するかもしれない。ＤＡＣ基準回路は、ＤＡＣキャパシタの完全かつ正確な充電を提供するために大量の電力を消費するかもしれない。故に、小ノイズ、低電力消費なデジタル−アナログ変換器基準回路を実装する必要がある。
【００１５】
本実施形態は、小ノイズ、低電力消費なデジタル−アナログ変換器基準回路を実装するための様々な設計技術を提供する。
【００１６】
図２は、図１に示されるデルタシグマＡＤＣ回路における第１段であってよい、典型的なスイッチトキャパシタ積分器回路を示す。
【００１７】
図３は、直列抵抗の網に接続される差動電流源を備える基準ＤＡＣ回路を示す。図３に示されるＯＴＡ回路６０１は、図２に示される完全な積分器回路２０２の単純化された表現であることに注意されたい。複数の例において、電流源は図１４−１６において示されるようにＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いて実装されるかもしれない。電流源は、直列抵抗器Ｒ１及びＲ２を通り抜けて流れる直流（ＤＣ）を供給する。その電流が通り抜ける抵抗値を乗じられた電流は、抵抗器を横切る電圧降下である。抵抗器Ｒ１及びＲ２は、基準電圧Ｖrefp、Ｖrefmid及びＶrefnの間の電圧差を作り出す。例えば、Ｒ１を横切って作り出される、固定された基準電圧はＶｒｅｆｐ−Ｖｒｅｆｍｉｄであって、次のように表されてよい。
【数１】
2010525751.tif 000003
【００１８】
同様に、Ｒ２を横切って作り出される基準電圧はＶｒｅｆｍｉｄ−Ｖｒｅｆｎであって、次のように表されてよい。  
【数２】
2010525751.tif 000004
【００１９】
スイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは、キャパシタＣｄａｃｐ及びＣｄａｃｎに電荷を最初に適用するために利用される。一度フィードバックＤＡＣキャパシタＣｄａｃｐ及びＣｄａｃｎが十分に充電されると、スイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは、ユニットＤＡＣの出力に接続される１／ｇｍ抵抗器及びオフセット電圧源の使用によりモデル化されるＯＴＡ６０１の使用により積分キャパシタへ保存された電荷を供給するために利用される。図３に示されるように、この積分は、スイッチＣ２＿Ｐを閉じ、スイッチＣ２＿Ｎを開くことにより積分ＯＴＡ６０１に正方向で適用され得る。或いは、この積分は、スイッチＣ２＿Ｎを閉じ、スイッチＣ２＿Ｐを開くことにより積分ＯＴＡ６０１に負方向で適用され得る。キャパシタＣｄａｃｐ及びＣｄａｃｎは、ユニットＤＡＣの出力端子で測定されるキャパシタンスＣｄａｃが単一のフィードバックキャパシタの値の１／２となるように、同一のキャパシタンス値を持ってよい。図３に示される回路構成は、２レベルＤＡＣを実装する。
【００２０】
技術分野における当業者は、異なるＣ２＿Ｐ及びＣ２＿Ｎクロックによって制御される追加的なユニットＤＡＣを並列に接続することにより、この回路構成がより多くのＤＡＣレベルに拡張され得ることを理解するであろう。
【００２１】
図３のスイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎのためのスイッチ制御クロック信号が、量子化器回路２０５からの＋１、−１、−１のデジタルフィードバックシーケンスに基づき図１４に示される。スイッチ制御信号チャートでの高信号は、対応するスイッチが電気的に接続された状態であること、または一般に「閉」と参照されることを表示する。スイッチ制御信号チャートでの低信号は、対応するスイッチが電気的に切断された状態であること、または一般に「開」と参照されることを表示する。
【００２２】
フィードバックが＋１である第１のサンプル周期のフェーズ１の間が図１４に示されている。このフェーズの間、スイッチＣ１及びＣ１ｄは閉じられ、スイッチＣ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは開かれる。このスイッチング構成は、キャパシタＣｄａｃｐ及びＣｄａｃｎを充電する。キャパシタＣｄａｃｐ及びＣｄａｃｎが十分に充電される第１のサンプリング周期の第２のフェーズにおいて、スイッチＣ１及びＣ１ｄは開かれ、スイッチＣ２ｄ及びＣ２＿Ｐは閉じられる。このスイッチング構成は、キャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷を積分ＯＴＡ６０１の回路へ正方向で適用する。
【００２３】
フィードバック値が−１であるときの第２のサンプリング周期のフェーズ１の間が図１４に示されている。このフェーズの間、スイッチＣ１及びＣ１ｄは閉じられ、スイッチＣ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは開かれる。このスイッチング構成は、キャパシタＣｄａｃｐ及びＣｄａｃｎを充電する。キャパシタＣｄａｃｐ及びＣｄａｃｎが十分に充電される第２のサンプリング周期の第２のフェーズにおいて、スイッチＣ１及びＣ１ｄは開かれ、スイッチＣ２ｄ及びＣ２＿Ｎは閉じられる。このスイッチング構成は、キャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷を積分ＯＴＡ６０１の回路へ負方向で適用する。このスイッチングのシーケンスは、第３の周期の間のデジタルフィードバック信号もまた−１なので、この周期において繰り返される。
【００２４】
高ダイナミックレンジＡＤＣは、大量の電荷を素早く供給するために、大きなフィードバックキャパシタＣｄａｃｐ及びＣｄａｃｎを持つかもしれない。大きなフィードバックキャパシタＣｄａｃｐ及びＣｄａｃｎは、大きなＲＣ時定数をもたらすだろうから、ＡＤＣ回路のサンプリングレートを制限する。ＲＣ時定数を低減させるために、非常に低い抵抗値の抵抗器がＲ１及びＲ２のために使用されるかもしれない。しかしながら、低い抵抗値の使用は、ＡＤＣ回路に、電力消費の増大及びノイズ性能の劣化を被らせるかもしれない。例えば、抵抗値が１０倍だけ減少されるなら、同じ基準電圧Ｖｒｅｆｐを維持するために、電流基準は１０倍だけ増加されるだろう。抵抗値、電流及び電力消費の間の関係は、次のように表されてよい。  
【数３】
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【００２５】
故に、抵抗値における１０％の減少を補うために、電流が１０％だけ増加するならば、全体の電力消費は約９％だけ増加するだろう。更に、基準電流の増加は、基準回路に当該回路への追加的なノイズを注入させるだろうから、当該回路のノイズ性能を低減させる。
【００２６】
図４は、直列抵抗の網に接続される２つの電圧源を備える基準ＤＡＣ回路を示す。電圧源は、電圧フォロワ構成を使用して正基準電圧Ｖｒｅｆｐ及び負基準電圧Ｖｒｅｆｎを設定する。抵抗器Ｒ１及びＲ２は、両方の基準電圧電源の間に直列に接続される。ＤＣ電流が、抵抗器Ｒ１及びＲ２を通じて誘導され、次のように表される。
【数４】
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【００２７】
抵抗値を乗じられた電流である、抵抗器Ｒ１及びＲ２を横切る電圧降下は、基準電圧Ｖrefp、Ｖrefmid及びＶrefnの間の電圧差を作り出す。例えば、Ｒ１を横切って作り出される基準電圧はＶｒｅｆｐ−Ｖｒｅｆｍｉｄであり、これは次のように表される。
【数５】
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【００２８】
同様に、例えば、Ｒ２を横切って作り出される基準電圧はＶｒｅｆｍｉｄ−Ｖｒｅｆｎであり、これは次のように表される。  
【数６】
2010525751.tif 000008
【００２９】
スイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは、キャパシタＣｄａｃｐ及びＣｄａｃｎに電荷を最初に適用するために利用される。一度キャパシタＣｄａｃｐ及びＣｄａｃｎが十分に充電されると、スイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは、ユニットＤＡＣの出力に接続される１／ｇｍ抵抗器及びオフセット電圧源の使用によりモデル化されるＯＴＡ６０１の使用により積分キャパシタへ保存された電荷を供給するために利用される。図４に示されるように、この積分は、スイッチＣ２＿Ｐを閉じ、スイッチＣ２＿Ｎを開くことにより積分ＯＴＡ６０１に正方向で適用され得る。或いは、この積分は、スイッチＣ２＿Ｎを閉じ、スイッチＣ２＿Ｐを開くことにより積分ＯＴＡ６０１に負方向で適用され得る。キャパシタＣｄａｃｐ及びＣｄａｃｎは、ユニットＤＡＣの出力端子で測定されるキャパシタンスＣｄａｃが単一のフィードバックキャパシタの値の１／２となるように、同一のキャパシタンス値を持ってよい。
【００３０】
この回路構成は、２レベルＤＡＣを実装する。技術分野における当業者は、この回路構成は、異なるＣ２＿Ｐ及びＣ２＿Ｎクロックによって制御される、より多くのユニットＤＡＣを並列に接続することにより、より多くのＤＡＣレベルへ拡張され得ることを理解するだろう。
【００３１】
図４のスイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎのためのスイッチ制御クロック信号が、図１に示される量子化器回路２０５からの［＋１，−１，−１］のデジタルフィードバックシーケンスに基づき図１４に示される。スイッチ制御信号チャートでの高信号は、対応するスイッチが電気的に接続された状態であること、または一般に「閉」と参照されることを表示する。スイッチ制御信号チャートでの低信号は、対応するスイッチが電気的に切断された状態であること、または一般に「開」と参照されることを表示する。
【００３２】
フィードバックが＋１である第１のサンプル周期のフェーズ１の間が図１４に示されている。このフェーズの間、スイッチＣ１及びＣ１ｄは閉じられ、スイッチＣ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは開かれる。このスイッチング構成は、キャパシタＣｄａｃｐ及びＣｄａｃｎを充電する。キャパシタＣｄａｃｐ及びＣｄａｃｎが十分に充電される第１のサンプリング周期の第２のフェーズにおいて、スイッチＣ１及びＣ１ｄは開かれ、スイッチＣ２ｄ及びＣ２＿Ｐは閉じられる。このスイッチング構成は、キャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷を積分ＯＴＡ６０１の回路へ正方向で適用する。
【００３３】
フィードバック値が−１であるときの第２のサンプリング周期のフェーズ１の間が図１４に示されている。このフェーズの間、スイッチＣ１及びＣ１ｄは閉じられ、スイッチＣ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは開かれる。このスイッチング構成は、キャパシタＣｄａｃｐ及びＣｄａｃｎを充電する。キャパシタＣｄａｃｐ及びＣｄａｃｎが十分に充電される第２のサンプリング周期の第２のフェーズにおいて、スイッチＣ１及びＣ１ｄは開かれ、スイッチＣ２ｄ及びＣ２＿Ｎは閉じられる。このスイッチング構成は、キャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷を積分ＯＴＡ６０１の回路へ負方向で適用する。このスイッチングのシーケンスは、第３の周期の間のデジタルフィードバック信号もまた−１なので、この周期において繰り返される。
【００３４】
図５は、「貯蔵キャパシタ("reservoir capacitor")」Ｃｂｉｇを備えるデルタシグマＡＤＣにおける使用のためのＤＡＣ基準回路を実装するための、改良された方法及び装置を開示する。Ｃｂｉｇは電荷の貯蔵庫の役目を務めるので、このキャパシタは本願明細書において「貯蔵キャパシタ("reservoir capacitor")」として参照される。貯蔵キャパシタは、所望の時に短期間で大量の電荷を供給できるように充電される。このイベントは、「電荷共有("charge sharing")」として本願明細書において参照される。本特許出願において、電荷共有は、貯蔵キャパシタＣｂｉｇからキャパシタＣｄａｃｐ及びＣｄａｃｎへ電荷を供給するために使用される。この改良された方法及び装置は、直列抵抗の網が貯蔵キャパシタＣｂｉｇに置き換えられるので、図３及び図４に示される抵抗による解法に比較して電力消費及びノイズフロアの両方を低減させるという利点を提供するだろう。
【００３５】
貯蔵キャパシタＣｂｉｇは、それがＣｂｉｇを横切る電圧の大幅な低下を被ることなく両方のキャパシタＣｄａｃｐ及びＣｄａｃｎを充電するために必要とされる電荷を供給するに十分な電荷を保存できることを確実にするために、フィードバックキャパシタよりも大きくてよい。キャパシタＣｄａｃｐ及びＣｄａｃｎは直列に結合し、ユニットＤＡＣの出力キャパシタンス値Ｃｄａｃを形成する。貯蔵キャパシタＣｂｉｇは、差動ＤＣ電流源Ｉoによって所望の電圧レベルまで連続的に充電される。貯蔵キャパシタＣｂｉｇを横切る平均電圧が所望の値で維持されることを確実にするために、スローフィードバック回路６０６、６０７が、基準電圧Ｖｒｅｆｐ及びＶｒｅｆｎに基づき、差動電流源Ｉoを調節するために使用されてよい。基準電圧は次のように計算されてよい。  
V(nT−) = 電荷共有イベントの直前でのＣbigを横切る電圧  
V(nT＋) = 電荷共有イベントの直後でのＣbigを横切る電圧  
V(nT+T/2) = クロックフェーズ１の後であるがクロックフェーズ２の前でのＣbigを横切る電圧  
V(nT+T−) = 次の周期における電荷共有イベントの直前でのＣbigを横切る電圧  
V(nT＋) = V(nT−)*(CＢＩＧ/(CＢＩＧ+ＣＤＡＣ))  （クロックフェーズ１の始まりにおける電荷共有式）  
V(nT+T/2) = V(nT＋)+(I０/(CＢＩＧ+ＣＤＡＣ))*(T/2)  （クロックフェーズ１の間の両方のキャパシタのゆるやかな充電）  
V(nT+T−) = V(nT+T/2)+ (I０/CＢＩＧ)*(T/2)  （クロックフェーズ２の間のＣbigのゆるやかな充電）  
V(nT+T−) = V(nT−)  （これは、定常状態解析のために、必ず真であるだろう）  
４つの未知数を持つ４つの方程式がある。V(nT+T/2)は、ＣＤＡＣによってサンプルされる電圧レベルである。V(nT+T/2)に関して方程式の組を解くことは、次の数式をもたらす。  
Ｖref = V(nT+T/2) = I０/(FＳ*ＣＤＡＣ)  （ここで、FＳ = 1/Tはサンプルレートである）  
スイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎが開かれるとき、貯蔵キャパシタＣｂｉｇは基準電圧まで充電され、これは次のように表されてよい。  
【数７】
2010525751.tif 000009
【００３６】
Ｃｂｉｇが所望の基準電圧レベルまで充電されると、スイッチは貯蔵キャパシタＣｂｉｇに保存されている電荷をキャパシタＣｄａｃｐ及びＣｄａｃｎへ移動させるために使用されてよい。貯蔵キャパシタＣｂｉｇは電荷共有イベントの前、間及び後に連続的に充電されることに注意されたい。一度キャパシタＣｄａｃｐ及びＣｄａｃｎが十分に充電されると、スイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎが、ユニットＤＡＣの出力に接続されるオフセット電圧源に直列の１／ｇｍ抵抗器を用いてモデル化されるＯＴＡ６０１の使用により積分キャパシタへ保存された電荷を供給するために利用される。図５に示されるように、この積分は、スイッチＣ２＿Ｐを閉じ、スイッチＣ２＿Ｎを開くことにより積分ＯＴＡ６０１へ正方向で適用され得る。或いは、この積分は、スイッチＣ２＿Ｎを閉じ、スイッチＣ２＿Ｐを開くことにより積分ＯＴＡ６０１へ負方向で適用され得る。この回路構成は、２レベルＤＡＣを実装する。技術分野における当業者は、この回路構成が、異なるＣ２＿Ｐ及びＣ２＿Ｎクロックによって制御される、より多くのユニットＤＡＣを並列に接続することにより、更なるＤＡＣレベルに拡張されてよいことを理解するだろう。
【００３７】
キャパシタＣｄａｃｐ及びＣｄａｃｎは、ユニットＤＡＣの出力端子で測定されるキャパシタンス、Ｃｄａｃが単一のフィードバックキャパシタの値の１／２となるように、両方とも同じキャパシタンス値を持ってよい。故に、Ｃｄａｃｐ及びＣｄａｃｎが同じキャパシタンス値となるように選択されるならば、Ｃｄａｃｐ、Ｃｄａｃｎ及びＣｄａｃの間の関係は次のように表されてよい。
【数８】
2010525751.tif 000010
【００３８】
図６は、図１に示される量子化器回路２０５からの［＋１，−１，−１］という典型的なデジタルフィードバックシーケンスに基づく、図５に示されるスイッチＣ１、Ｃ１ｄ、Ｃ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎのためのスイッチ制御クロック信号を示す。スイッチ制御信号図での高信号は、対応するスイッチが電気的に接続された状態であること、または一般に「閉」と参照されることを表示する。スイッチ制御信号図での低信号は、対応するスイッチが電気的に切断された状態であること、または一般に「開」と参照されることを表示する。
【００３９】
図７は、フィードバック値が＋１であるときのフェーズ１の間の電荷フローの方向を示す。フェーズ１の間、スイッチＣ１及びＣ１ｄは閉じられ、スイッチＣ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは開かれている。このスイッチング構成は、貯蔵キャパシタＣｂｉｇからキャパシタＣｄａｃｐ及びＣｄａｃｎへのフローに電荷を供給する。このスイッチング構成は、電流源ＩoからキャパシタＣｄａｃｐ及びＣｄａｃｎへのフローにも電荷を供給する。このフェーズの始まりでの貯蔵キャパシタＣｂｉｇからキャパシタＣｄａｃｐ及びＣｄａｃｎへの電荷フローは、図７において強調表示されている。フェーズ１の始まり、電荷共有イベントの間では、大量の電荷が短期間にＣｂｉｇから移動され、キャパシタＣｄａｃｐ及びＣｄａｃｎへ適用される。これは、何らの外部電源の使用なくキャパシタＣｄａｃｐ及びＣｄａｃｎの急速充電を提供し、完全な受動回路の使用によるノイズフロアを低下させるかもしれない。
【００４０】
図８は、電荷共有イベントが完了した後のフェーズ１の間の電荷フローを示す。電荷は、このフェーズの残りの間に電流源ＩoからキャパシタＣｂｉｇ、Ｃｄａｃｐ及びＣｄａｃｎへ流れる。フェーズ１の残りの間、電荷共有イベントの後、少量の電流が、キャパシタＣｄａｃｐ及びＣｄａｃｎへ更なる電荷を供給するだけでなくＣｂｉｇの電荷をゆるやかに補充するために供給される。
【００４１】
図９は、フィードバック値が＋１である第１のサンプリング周期のフェーズ２の間の電荷フローを示す。キャパシタＣｄａｃｐ及びＣｄａｃｎが充電された電荷共有イベントの後の第１のサンプリング周期のフェーズ２において、スイッチＣ１及びＣ１ｄは開かれ、スイッチＣ２ｄ及びＣ２＿Ｐは閉じられ、スイッチＣ２＿Ｎは開いたままである。２つの回路動作が、このスイッチングフェーズの間に行われる。第１に、「貯蔵」キャパシタＣｂｉｇは、差動電流源Ｉoによって更に「補充され("refilled")」または再充電される。第２に、キャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷は、スイッチＣ２＿Ｐを通じて積分ＯＴＡ６０１の回路に正方向で適用される。フェーズ２の間に差動電流源Ｉoによって貯蔵キャパシタＣｂｉｇを「補充すること」または再充電することは、図９に示されている。図９は、フェーズ２の間の、スイッチＣ２＿Ｐを通じての積分ＯＴＡ６０１の回路への、キャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷の正方向の適用も示す。フェーズ２の期間中、キャパシタＣｂｉｇは、Ｉo／Ｃｂｉｇのレートで差動電流源Ｉoによってゆるやかに補充される。一方では、フェーズ２の間に、キャパシタＣｄａｃｐ及びＣｄａｃｎは、スイッチＣ２＿Ｐを通じて、ユニットＤＡＣの出力に接続される積分ＯＴＡ６０１の回路へと正方向で放電される。
【００４２】
フィードバック値が−１である第２のサンプリング周期のフェーズ１の間、スイッチＣ１及びＣ１ｄは閉じられ、スイッチＣ２ｄ、Ｃ２＿Ｐ及びＣ２＿Ｎは開かれる。このスイッチング構成は、ＣｂｉｇからキャパシタＣｄａｃｐ及びＣｄａｃｎへのフローに電荷を供給し、図７に示されるような電荷フローを提供する。フェーズ１の始まり、電流共有イベントの間、大量の電流がＣｂｉｇから短期間で供給され、キャパシタＣｄａｃｐ及びＣｄａｃｎへ適用される。フェーズ１の残りの間、電流共有イベントの後、少量の電流が、図８に示されるようにキャパシタＣｄａｃｐ及びＣｄａｃｎへ電荷を供給するだけでなくＣｂｉｇの電荷をゆるやかに補充するために供給される。
【００４３】
図１０は、フィードバック値が−１である第２のサンプリング周期の間のフェーズ２の間の電荷フローを示す。図６に示される第２のサンプリング周期のフェーズ２において、キャパシタＣｄａｃｐ及びＣｄａｃｎが充電された後、スイッチＣ１及びＣ１ｄは開かれ、スイッチＣ２ｄ及びＣ２＿Ｎは閉じられ、スイッチＣ２＿Ｐは開いたままである。２つの回路動作が、このスイッチングフェーズの間に行われる。第１に、貯蔵キャパシタＣｂｉｇが、差動電流源Ｉoによって補充される。第２に、キャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷が、信号Ｃ２＿Ｎによって制御されるスイッチを通じて積分ＯＴＡ６０１の回路へ負方向で適用される。フェーズ２の間に差動電流源Ｉoによって貯蔵キャパシタＣｂｉｇを「補充すること」または再充電することは、図１０に示されている。図１０は、スイッチＣ２＿Ｎを通じての、ユニットＤＡＣの出力に接続される積分ＯＴＡ６０１の回路への、キャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷の負方向の適用もまた示す。フェーズ２の期間中、キャパシタＣｂｉｇは、Ｉo／Ｃｂｉｇのレートで差動電流源Ｉoによってゆるやかに補充される。一方では、フェーズ２の間、キャパシタＣｄａｃｐ及びＣｄａｃｎは、スイッチＣ２＿Ｎを通じて、ユニットＤＡＣの出力に接続される積分ＯＴＡ６０１の回路へと負方向で放電される。
【００４４】
図６に示される−１というフィードバック値がある第３の周期は、−１というフィードバック値がある第２のサンプリング周期に関して前述したものと同じスイッチングシーケンスに終わるだろう。
【００４５】
図１１は、前述のスイッチシーケンスの間にキャパシタＣｂｉｇ及びＣｄａｃを横切って作られる電圧の波形を示す。貯蔵キャパシタＣｂｉｇを横切る電圧は、Ｉo／Ｃｂｉｇのレートで補充される。一度スイッチＣ１が閉じると電荷共有イベントが始まり、Ｃｂｉｇに保存されている電荷の一部が、Ｃｄａｃを形成するために直列に結合するキャパシタＣｄａｃｐ及びＣｄａｃｎへ移動される。電荷共有イベントが終わると、キャパシタＣｄａｃｐ及びＣｄａｃｎはそれらの充電状態を維持し、ＣｂｉｇはＩo／Ｃのレートで補充し始める。それからスイッチＣ２が閉じると、キャパシタＣｄａｃｐ及びＣｄａｃｎに保存された電荷が積分ＯＴＡ６０１の出力回路へ放電され、貯蔵キャパシタＣｂｉｇは更なる電荷を用いて補充し続ける。
【００４６】
図１２は、図５におけるＩo電流源を実装するための、シングルエンドＭＯＳＦＥＴカレントミラー回路の一設計の概略図を示す。ＤＣ基準電流、Ｉoは、カレントミラー入力へ供給される。ＤＣ基準電流は、電圧−電流変換器回路と併せてバンドギャップ電圧回路を使用することにより作られてよい。このシングルエンドカレントミラー構成は、シングルエンド電流フローを供給するために利用されてよい。
【００４７】
図１３は、図５に示されるＩo電流源を実装するための、差動ＭＯＳＦＥＴカレントミラー回路の一設計の概略図を示す。ＤＣ基準電流、Ｉoは、カレントミラー入力へ供給される。ＤＣ基準電流は、電圧−電流変換器回路と併せてバンドギャップ電圧回路を使用することにより作られてよい。このシングルエンドカレントミラー構成は、シングルエンド電流フローを供給するために利用されて良い。この差動カレントミラー構成は、電流対称性を提供するかもしれない。電流対称性を獲得することは、差動ノイズに変換される同相ノイズからの改善された耐性などの、改善されたノイズ耐性を提供する。
【００４８】
図１４は、ＤＡＣ基準回路内の電流源を実装するための、改良された方法及び装置を開示する。非常に低い（またはいわゆる「ゼロ」）ＶＴ  ＮＦＥＴ（n-type field effect transistor）ソースフォロワＭ0が、電流フローを供給するために使用されてよい。「ゼロ−Ｖｔ」ＮＦＥＴは、多くのＣＭＯＳプロセス技術において利用可能であり、標準的なＮＦＥＴと比較して、デバイスをＯＮにする（及びチャネルを形成する）ために必要とされるゲート電圧（ＶＴ）がより低くできるように異なるチャネル埋め込み拡散を持つ。このより低いＶＴ要求は、貯蔵キャパシタＣｂｉｇを横切る電圧に関して、更なるヘッドルームを提供する。
【００４９】
電圧Ｖｒｅｆは、バンドギャップ電圧回路を使用して生成されてよい。ソースフォロワトランジスタＭ０は、常に電流源の役目を務められるように、その出力インピーダンス（１／ｇｍ）が適度に高いままであるように、非常に低い電流を用いてバイアスされてよい。別の同様の類型のゼロ−ＶＴ  ＮＥＦＴの両端子のインピーダンスを整合させるために、Ｍ１が使用され、Ｍ1のｇｄｓがＭ0のｇｍに整合するようなサイズであってよく、ここでｇｍはトランジスタＭ0のトランスコンダクタンスであってｇｄｓはトランジスタＭ1のドレイン−ソースコンダクタンスである。
【００５０】
図１５は、スローフィードバックループの追加を持つ、図１４に描かれる基準回路の一設計の概略図を示す。差動差分増幅器（ＤＤＡ）は、実際及び所望の基準電流の間の差分を極小値に至らせるために使用されてよい。ＤＤＡ増幅器は、入力間の差分に等しい出力を生ずるために、１の利得を持つ両方の反転及び非反転入力を使用してよい。ＤＤＡは、Ｖｒｅｆ及びＶｓｓだけでなくＣｂｉｇの端子を横切って存在する両方の電圧を測定する。「ゼロ」ＶＴ  ＮＦＥＴソースフォロワＭ0のゲートに接続されるＤＤＡの出力ノードに存在する不要なノイズ信号の追加的な低域通過型フィルタリングを提供するために、追加的な補償キャパシタＣｃｏｍｐがＤＤＡの出力からＶｓｓへ接続されてよい。
【００５１】
図１６は、＋１のフィードバック値の存在下でのＤＡＣ基準回路の動作に関するフロー図を示す。まず、貯蔵キャパシタが基準電圧レベルまで充電され、ＤＡＣフィードバックキャパシタに接続される（ブロック５１０及び５２０）。貯蔵キャパシタに保存された電荷は、ＤＡＣフィードバックキャパシタへ移動される（ブロック５３０）。一度電荷が貯蔵キャパシタからＤＡＣフィードバックキャパシタに移動されると、貯蔵キャパシタはＤＡＣフィードバックキャパシタから切断される（ブロック５４０）。ＤＡＣフィードバックキャパシタは、ＤＡＣ出力端子に正方向で接続される（ブロック５５０）。ＤＡＣフィードバックキャパシタに保存された電荷は、ＤＡＣ出力端子へ正方向で移動される（ブロック５６０）。
【００５２】
図１７は、＋１のフィードバック値の存在下でのＤＡＣ基準回路の動作に関するミーンズプラスファンクションフロー図を示す。
【００５３】
図１８は、−１のフィードバック値の存在下でのＤＡＣ基準回路の動作に関するフロー図を示す。まず、貯蔵キャパシタが基準電圧レベルまで充電され、ＤＡＣフィードバックキャパシタに接続される（ブロック８１０及び８２０）。貯蔵キャパシタに保存された電荷は、ＤＡＣフィードバックキャパシタへ移動される（ブロック８３０）。一度電荷が貯蔵キャパシタからＤＡＣフィードバックキャパシタに移動されると、貯蔵キャパシタはＤＡＣフィードバックキャパシタから切断される（ブロック８４０）。ＤＡＣフィードバックキャパシタは、ＤＡＣ出力端子に負方向で接続される（ブロック８５０）。ＤＡＣフィードバックキャパシタに保存された電荷は、ＤＡＣ出力端子へ負方向で移動される（ブロック８６０）。
【００５４】
図１９は、−１のフィードバック値の存在下でのＤＡＣ基準回路の動作に関するミーンズプラスファンクション図を示す。
【００５５】
ＤＡＣ基準回路を提供するための、前述の改良された方法及び装置の使用によって多くの利益が実現される。例えば、高ダイナミックレンジＤＡＣは、大量の電荷を素早く供給するために大きなフィードバックキャパシタＣｄａｃｐ及びＣｄａｃｎを必要とするかもしれない。図３及び図４に示されるような、抵抗のＤＡＣ基準回路の使用は、大きなフィードバックキャパシタが使用されるときに大きなＲＣ時定数をもたらすだろう。しかしながら、本願に記述されるような、貯蔵キャパシタＣｂｉｇの使用は、抵抗の要素の使用を最小化することにより、ＤＡＣ回路のＲＣ時定数の制限を効率的に低減させる。より小さなスイッチの「オン抵抗」を提供して電力消費における何らの不利益を被ることなく時定数の制限を更に改良するために、より大きなスイッチが使用されてよいことに注意されたい。故に、本願の改良されたＤＡＣ基準回路は、ＲＣ時定数の不利益を被ることなく、より高いダイナミックレンジのＤＡＣを提供するだろう。
【００５６】
電力消費の減少は、本願において記述されるようなＤＡＣ基準回路を提供するための改良された方法及び装置の利用から実現されるかもしれない、別の利益である。例えば、図３及び図４に示されるような、抵抗器網を利用するＤＡＣ基準回路は、ユニットＤＡＣ入力へ所望の基準電圧を提供するために、小さな抵抗値を持つ抵抗の使用が必要となるかもしれない。小さな抵抗値を持つ抵抗の使用は、その小さな抵抗値の回路を横切る固定供給電圧の適用に起因する高い供給電流をもたらすかもしれない。しかしながら、電流消費は、本願に記述されるような貯蔵キャパシタの使用により低減されるだろう。貯蔵キャパシタを利用する、改善されたＤＡＣ基準回路は、ＤＡＣフィードバックキャパシタを補充するために必要とされる電荷を単にまとめることにより、使用される供給電流を制限する。故に、ＤＡＣフィードバックキャパシタを充電するために必要とされる電力の最小量に向かって、電力消費が低減される。
【００５７】
固有の低域通過型フィルタリングは、本願において記述されるようなＤＡＣ基準回路を提供するための、改良された方法及び装置の利用から実現されるかもしれない別の利益である。本願に記述されるような貯蔵キャパシタは、本質的に、ユニットＤＡＣ回路の正及び負入力に接続される低域通過型フィルタとしての役割を務める。この構成は、ユニットＤＡＣ回路の入力に存在するノイズ信号を除去するという追加の利益を提供するだろう。集積回路には、低域通過型フィルタリングによって低減され得る多くのノイズ信号がある。例えば、電源ノイズ、グラウンドプレーンノイズ、基板ノイズ、近隣の回路構成からのスイッチングノイズなどがあるかもしれない。開示された貯蔵キャパシタの固有の低域通過型フィルタリング特性は、これらのノイズ源の影響を除去及び低減することにより全体のＤＡＣの性能を改善するだろう。
【００５８】
高速能動回路を必要とせずに高ダイナミックレンジＤＡＣを達成する能力は、本願に記述されるＤＡＣ基準回路を提供するための改良された方法及び装置の利用により実現されるかもしれない別の利益である。高速能動回路は、ＤＡＣ回路への追加的なノイズの注入によりＤＡＣのノイズ性能を劣化させるかもしれない。しかしながら、本願に開示される改良された方法及び装置の使用は、高速能動回路の使用の必要性を取り除くので、ＤＡＣ回路の全体のノイズ性能を改善するだろう。
【００５９】
１／ｆノイズまたは「ピンクノイズ」の低減は、本願に記述されるようなＤＡＣ基準回路を提供するための改良された方法及び装置の利用から実現されるかもしれない別の利点である。１／ｆノイズまたは「ピンクノイズ」は、ＤＡＣ基準回路によって利用されるＤＣ電流の削減により低減されるかもしれない。電流源は、通過するＤＣ動作電流に釣り合った１／ｆノイズを示すＭＯＳＦＥＴトランジスタを使用して実現されるかもしれない。故に、本願において開示される改良されたＤＡＣ基準回路によって利用される供給電流の減少は、ＤＡＣ回路内の電流源を作るために利用されるＭＯＳＦＥＴトランジスタで作られる１／ｆノイズの低減ももたらすかもしれない。１／ｆノイズの低減は、より小さな回路ノイズをもたらし、故に改善されたＤＡＣ回路のノイズ性能をもたらすだろう。
【００６０】
本願明細書において記述される低電力、小ノイズなデジタル−アナログ変換器基準回路は、ＩＣ、及びＲＦ  ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、ＡＳＩＣ（application specific integrated circuit）、ＰＣＢ（printed circuit board）、電子デバイスなどで実装されてよい。プログラマブルゲイン回路もまた、ＣＭＯＳ（complementary metal oxide semiconductor）、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、ＢＪＴ（bipolar junction transistor）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）などの種々のＩＣプロセス技術を用いて作られてよい。
【００６１】
本願に記述される低電力、小雑音なデジタル−アナログ変換器基準回路を実装する装置は、独立のデバイスであってもよいし、より大きなデバイスの一部であってもよい。デバイスは、(i)独立したＩＣ、(ii)データ及び／または命令を保存するためのメモリＩＣを含んでよい１または複数のＩＣのセット、(iii)ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）などのＲＦＩＣ、(iv)ＭＳＭ（mobile station modem）などのＡＳＩＣ、(v)その他のデバイス内に組み込まれてよいモジュール、(vi)受信機、セルラフォン、無線デバイス、ハンドセット、またはモバイルユニット、(vii)その他であってよい。
【００６２】
開示された実施形態の前の記述は、技術分野における任意の当業者が本発明を製造または使用することを可能にするために提供される。これらの実施形態への種々の変形は、技術分野における当業者にとって直ちに明らかとなるだろうし、本願明細書に定められる総括的原理は本発明の精神または範囲から逸脱することなくその他の実施形態に適用されてよい。故に、本発明は、本願明細書において示される実施形態に限定されることを意図されておらず、本願明細書において開示される原理及び新規な特徴に一致する最も広い範囲が与えられるべきである。
【図１】
2010525751.tif 000011
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2010525751.tif 000024
【図１５】
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【図１６】
2010525751.tif 000026
【図１７】
2010525751.tif 000027
【図１８】
2010525751.tif 000028
【図１９】
2010525751.tif 000029
【国際調査報告】
2010525751.tif 000030
2010525751.tif 000031