(57)【要約】渦巻き状(curled)半導体トランジスタが多数の同心状の渦巻き(curled)層を有する渦巻き状（coiled）半導体基板から構成される。ソース領域及びドレイン領域が前記渦巻き状半導体基板の一部に形成され、かつ、ゲート誘電体が前記ソース領域とドレイン領域の間に配置される。第１のセットの金属性コンタクトが前記渦巻き状半導体基板上の前記ソース領域に電気的に結合され、かつ、第２のセットの金属性コンタクトが前記渦巻き状半導体基板上の前記ドレイン領域に電気的に結合される。
2010522992.tif 000002
【特許請求の範囲】
【請求項１】
多数の同心状の渦巻き層を有する渦巻き状半導体基板と、
前記渦巻き状半導体基板の一部の上に構成されたソース及びドレイン領域と、
前記ソース及びドレイン領域の間に配置されたゲート誘電体と、
前記渦巻き状半導体基板上の前記ソース領域に電気的に結合された第１のセットの金属性コンタクトと、
前記渦巻き状半導体基板上の前記ドレイン領域に電気的に結合された第２のセットの金属性コンタクトと、
により構成されることを特徴とする渦巻き状半導体トランジスタ。
【請求項２】
前記トランジスタの非渦巻き状デバイスの厚さは、50Åから10,000 Åの範囲である請求項１に記載の渦巻き状半導体トランジスタ。
【請求項３】
前記渦巻き状トランジスタは、０.1ミクロンメータから1000ミクロンメータの範囲の外側直径で構成される請求項１に記載の渦巻き状半導体トランジスタ。
【請求項４】
前記渦巻き状トランジスタは、０．２５ミクロンメータから１センチメータの範囲の外側長さで構成される請求項１に記載の渦巻き状半導体トランジスタ。
【請求項５】
前記渦巻き状トランジスタのなかで、前記第１のセットの金属性コンタクトは、相互に電気的に結合され、
前記第２のセットの金属性コンタクトは、相互に電気的に結合される、請求項１に記載の渦巻き状半導体トランジスタ。
【請求項６】
前記第１のセットの金属性コンタクト及び前記第２のセットの金属性コンタクトは、相互に絶縁されている請求項１に記載の渦巻き状半導体トランジスタ。
【請求項７】
前記第１のセットの金属性コンタクトは、前記渦巻き状トランジスタのための共通のソースコンタクトを形成するように相互に電気的に結合されている請求項１に記載の渦巻き状半導体トランジスタ。
【請求項８】
前記第２のセットの金属性コンタクトは、前記渦巻き状トランジスタのための共通のドレインコンタクトを形成するように相互に電気的に結合されている請求項１に記載の渦巻き状半導体トランジスタ。
【請求項９】
第１のセットの隆起した外側の金属性バンプを更に備え、
前記第１のセットの外側の金属性バンプが第１のセットの金属性コンタクトの一部を構成し、
前記第１のセットの外側の金属性バンプが、前記第１のセットの金属性コンタクトを、前記渦巻き状トランジスタにおいて相互に電気的に結合させている請求項１に記載の渦巻き状半導体トランジスタ。
【請求項１０】
第２のセットの隆起した外側の金属性バンプを更に備え、
前記第２のセットの外側の金属性バンプは、第２のセットの金属性コンタクトの一部を構成し、
前記第２のセットの外側の金属性バンプは、前記第２のセットの金属性コンタクトを、前記渦巻き状トランジスタにおいて相互に電気的に結合させている請求項１に記載の渦巻き状半導体トランジスタ。
【請求項１１】
前記ゲート誘電体の一部の上かつ前記第１及び第２のセットの金属性コンタクトの部分の上に形成された、応力の加えられた窒化物層を更に備え、
応力の加えられた前記窒化物層が、前記半導体基板を渦巻き状にさせるものである請求項１に記載の渦巻き状半導体トランジスタ。
【請求項１２】
前記第１及び第２の金属性コンタクトは、金、アルミニウム、クロム、タングステン、チタニウム及び銅から構成されるグループから選択された請求項１に記載の渦巻き状半導体トランジスタ。
【請求項１３】
前記半導体基板は、単結晶シリコンから構成される請求項１に記載の渦巻き状半導体トランジスタ。
【請求項１４】
前記半導体基板は、多結晶シリコンから構成される請求項１に記載の渦巻き状半導体トランジスタ。
【請求項１５】
多数の同心状の渦巻き層を有する渦巻き状半導体基板と、
前記渦巻き状半導体基板上のソース領域に電気的に結合された第１のセットの金属性コンタクトと、
前記渦巻き状半導体基板上のドレイン領域に電気的に結合された第２のセットの金属性コンタクトと、
により構成され、
前記渦巻き状トランジスタにおいて、前記第１のセットの金属性コンタクトが相互に電気的に結合され、かつ、前記第２のセットの金属性コンタクトが相互に電気的に結合されることを特徴とする渦巻き状半導体トランジスタ。
【請求項１６】
前記トランジスタの非渦巻き状デバイスの厚さが50 Åから10,000 Åの範囲である請求項１５に記載の渦巻き状半導体トランジスタ。
【請求項１７】
前記渦巻き状トランジスタが０.1ミクロンメータから1000ミクロンメータの範囲の外側直径で構成される請求項１５に記載の渦巻き状半導体トランジスタ。
【請求項１８】
前記渦巻き状トランジスタが０．２５ミクロンメータから１センチメータの範囲の外側長さで構成される請求項１５に記載の渦巻き状半導体トランジスタ。
【請求項１９】
前記半導体基板が単結晶シリコンから構成される請求項１５に記載の渦巻き状半導体トランジスタ。
【請求項２０】
前記半導体基板が多結晶シリコンから構成される請求項１５に記載の渦巻き状半導体トランジスタ。
【請求項２１】
前記ソース及びドレイン領域の上かつ前記第１と第２のセットの金属性コンタクトの部分の上に形成された、応力の加えられた窒化物層を更に備え、
応力の加えられた前記窒化物層が、前記半導体基板を渦巻き状にさせる内部的変形応力を含む請求項１５に記載の渦巻き状半導体トランジスタ。
【請求項２２】
多数の同心状の渦巻き層を有する、第１の渦巻き状トランジスタと、
多数の同心状の渦巻き層を有する、第２の渦巻き状トランジスタと、
前記第１及び第２の渦巻き状トランジスタに結合された第１のマイクロストリップとを備え、前記第１のマイクロストリップが前記第１及び第２のトランジスタに対するソースを与えることを特徴とする渦巻き状スイッチ。
【請求項２３】
多数の同心状の渦巻き層を有する第３の渦巻き状トランジスタと、
多数の同心状の渦巻き層を有する第４の渦巻き状トランジスタと、
前記第１及び第３の渦巻き状トランジスタに結合された第２のマイクロストリップと、
前記第２及び第４の渦巻き状トランジスタに結合された第３のマイクロストリップと、
前記第３及び第４の渦巻き状トランジスタに結合された第４のマイクロストリップと、
を更に備える請求項２２に記載の渦巻き状スイッチ。
【請求項２４】
前記第４のマイクロストリップが接地されている請求項２２に記載の渦巻き状スイッチ。
【請求項２５】
前記渦巻き状スイッチが２入力２出力スイッチから構成される請求項２２に記載の渦巻き状半導体スイッチ。
【請求項２６】
ウエハー上に存在する半導体基板の上にソース及びドレイン領域が構成され、
前記半導体基板上に形成された前記ソース領域と結合する第１の金属コンタクトを、前記半導体基板上に形成された前記ドレイン領域と結合する第２の金属コンタクトを取り付け、
前記ドレイン及びソース領域と前記第１及び前記第２の金属コンタクトの部分とに応力を加えられた層を塗布する一方、前記第１の金属コンタクトの一部分と前記第２の金属コンタクトの一部分とには応力を加えられた前記層を塗布せず、
前記ソース及びドレイン領域を形成された前記半導体基板と前記第１及び第２の金属コンタクトとを酸化物によりウエハーから分離し、
前記半導体基板が分離された場合に、前記半導体基板の渦巻きが同心円状の層を有する渦巻き状トランジスタを形成することを特徴とする渦巻き状半導体トランジスタを形成する方法。
【請求項２７】
複数の連続的な層の上の前記第１の金属コンタクトは、単一で共通のソースコンタクトを形成するように相互に結合し、かつ、複数の連続的な層の上の前記第２の金属コンタクトは、単一で共通のドレインコンタクトを形成するように相互に結合する請求項２６に記載の渦巻き状半導体トランジスタを形成する方法。
【請求項２８】
更に、前記単一で共通のソースコンタクトに結合された外部のソースコンタクトと前記単一で共通のドレインコンタクトに結合された外部のドレインコンタクトとを取り付ける請求項２６に記載の渦巻き状半導体トランジスタを形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、電子デバイスに関し、特に、渦巻き状(curled)半導体トランジスタ、及び、その製造方法に関する。
【背景技術】
【０００２】
[関連出願への相互参照]
この米国出願は、米国において、２００３年６月３日に仮出願された仮出願(U.S. Provisional Application)番号60/476,200及び、２００３年１２月２４日に仮出願された仮出願番号60/532,175について、米国特許法第１１９条(e)項に基づく優先権を主張して出願された米国出願番号10/861,885、名称"渦巻き状回路デバイス及びその製造方法"、出願日２００４年６月７日を基礎にした米国特許法第１２０条に基づく一部継続出願(continuation-in-part)であり、これらの全ての出願の内容はその全体を、本明細書に引用して援用する。
【０００３】
ＲＦ(radio frequency)トランジスタは、ステレオ増幅器、無線送信機、テレビジョンモニター及びその他のデバイスのような高い電力の高周波（ＲＦ）信号を取り扱うように設計されたデバイスである。ＲＦトランジスタは、反対の型の２層に挟まれたＮ型又はＰ型層から構成される。他の半導体デバイスと同様に、ＲＦトランジスタは、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）等の半導体材料からなり、電気的特性に変化を生じさせる不純物でドープされたものであり、半導体部分の間の接合が弱い入力を増幅する。トランジスタのゲートとソースとの間の電流を変化させることで、ソースとドレインとの間における電流の流れを変化させる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ウエハー上に製造された、電力用金属酸化物半導体（ＭＯＳ）、又は、バイポーラートランジスタスイッチ、又は、増幅器は、広い周辺、又は、表面積を有する。広い周辺は、高いデバイス電流、及び、"オン"状態デバイスの低いインピーダンスを維持するために必要である。デバイスのソースとドレインのコンタクトは、低い抵抗で接触するための合理的な幅を有すべきであるから、そのような広い周辺を持ったデバイスは、基板との重要な共通の領域を有することが可能である。この広い周辺のために、シリコン・ファウンドリーの基板、特に高度にドープされた基板領域の上に集積化された場合、寄生容量によりＲＦトランジスタが損失を被る。前記基板への広範な領域が、損失となるシリコンにドープされた材料を含み、接地面(ground plane)への高い結合を生じさせる。前記容量損失は、ＲＦ電力最大周波数（Ｆｍａｘ）パーフォーマンスのようなＲＦパーフォーマンスにおける低下に導く恐れがある。
【課題を解決するための手段】
【０００５】
渦巻き状(curled)半導体トランジスタが、多数の同心状の渦巻き(curled)層を有する渦巻き状（coiled）半導体基板から構成される。ソース領域及びドレイン領域が、前記渦巻き状半導体基板の一部に形成され、かつ、ゲート誘電体が、前記ソース領域とドレイン領域の間に配置される。第１のセットの金属性コンタクトが、前記渦巻き状半導体基板上の前記ソース領域に電気的に結合され、かつ、第２のセットの金属性コンタクトが、前記渦巻き状半導体基板上の前記ドレイン領域に電気的に結合される。
【図面の簡単な説明】
【０００６】
【図１】一実施例による、ナノコイルに基づく渦巻き状トランジスタを示す図である。
【図２】渦巻き状トランジスタの渦巻き状部分の断面部分を示す図である。
【図３】基板上の非渦巻き状トランジスタデバイスと渦巻き状トランジスタデバイスを示す図である。
【図４】一実施例による渦巻き状トランジスタの構成を示す図である。
【図５】一実施例による４個の渦巻き状トランジスタを組み込むＲＦスイッチ構造を示す図である。
【図６】一実施例による並列トランジスタ構成を示す図である。
【図７】単一の並列トランジスタ構成の、ＭＥＭＳスイッチとのフットプリントの比較を示す図である。
【図８】一実施例による渦巻き状トランジスタにて構成された３ビット回路を示す図である。
【図９】一実施例による渦巻き状トランジスタにて構成された６ビット回路を示す図である。
【図１０】一実施例による渦巻き状トランジスタを含むＲＦシステムにおける受信素子のモノリシック・アレイの代表的なレイアウトを示す図である。
【図１１】一実施例による渦巻き状トランジスタを含むフル機能アンテナを示す図である。
【図１２】一実施例によるナノコイル渦巻き状トランジスタを製造するプロセスを示す図である。
【図１３】一実施例によるナノコイル渦巻き状トランジスタを製造するプロセスを示す図である。
【図１４】一実施例による渦巻き状ＭＯＳＦＥＴ電力用トランジスタの構成を示す図である。
【図１５】一実施例によるナノコイル渦巻き状トランジスタの場合の熱インピーダンスを示す図である。
【図１６】一実施例による渦巻き状トランジスタの構成を示す図である。
【発明を実施するための形態】
【０００７】
一実施例によれば、長い平坦なＭＯＳトランジスタデバイスが、アンダーカット・エッチング、又は、他の分離技術により、基板から分離されえる。前記トランジスタデバイス部分の頂上にある窒化物層の収縮変形応力(stress)のために、前記トランジスタデバイスは、硬く巻かれたチューブやシリンダー（例えば、トランジスタあたり、数ミクロンの直径と、及び、数ミクロンから数百ミクロンの長さを有する）へと自分自身で渦巻き状になることができる。ソース、ドレイン及びゲートへの集積回路（ＩＣ）に対する接続が基板に平坦に接触されたままで行うことができる。場合によっては、前記渦巻き状デバイスの連続的に包み込まれた層の間の、増加した電気的及び熱的接続を与えるように、金属バンプ又はコンタクトが、それぞれの金属のソースコンタクト/ドレインコンタクトの間に配置される。場合によっては、又は、付加的には、前記デバイスのゲートにおけるバンプを通じての給電を利用した類似の技術により、ゲート渦巻きを最も外側のゲートコンタクトの巻きに短絡させて半径方向のゲートコンタクトを確実にしてもよい。このようにして、前記ソースコンタクト、前記ゲートコンタクト、及び、前記ドレインコンタクトの全てが、シリコンICの表面上のそれぞれの平坦なパッドと電気的に接続される。前記終端のコンタクトは、単一の小さな準固体のソースコンタクトと及びドレインコンタクトとを形成することができ、それらのコンタクトは前記デバイスの熱による電力消失を熱的接地(ground)に閉じ込めるように使用されることが可能である。ナノコイルの、渦巻き状にされた(curled、即ち、coiled)にされたトランジスタは、本明細書に述べる方法によって製造されえる。前記渦巻き状トランジスタは、RFトランジスタ及び電力用トランジスタへの応用のような、多くのものに応用できる。
【０００８】
ナノコイルとは、記憶デバイスとその他の回路を含む、渦巻き状にされた(coiled)回路である。ナノコイルは、体積比に対する、ナノコイルの莫大な表面蓄積(storage)及び周辺領域によって、超高密度記憶と電力用FETへの応用の大きな可能性を有する。以前には、従来のプレーナー技術を超える表面積/体積比で１００倍の改良が、多結晶シリコン渦巻きを強制的に同心状に渦巻きさせるための、応力を加える隆起部を利用することによって、実験的に実現されてきた。
【０００９】
本明細書に記載するように、微細電気機械システム（microscopic electro-mechanical system:"MEMS"）の静電(electrostatic)スイッチ及び高周波(radio-frequency: "RF")デバイスの領域における従来の技術は、ナノコイルの渦巻き状トランジスタを利用するにより改良されえる。プレーナー・メモリーに対して示された改良と同様に、従来のMEMS静電スイッチとRFデバイスの技術も劇的に改良されえる。
【００１０】
図１は、一実施例による、ナノコイルに基づく渦巻き状トランジスタを示す図である。前記トランジスタは、電力用金属酸化膜半導体の電界強度トランジスタ（MOSFET）、バイポーラートランジスタ又はその他のタイプのトランジスタであってもよい。前記トランジスタは、N型又はP型であってもよい。図１は、非渦巻き状 (uncoiled、即ち、uncurled)のナノコイルに基づくトランジスタ１１０Aの一部分を示す。図１には、渦巻きされつつある状態１１０Ｂのものと、最終的な渦巻き状態１１０Cにおける、ナノコイルに基づく渦巻き状トランジスタも示す。
【００１１】
ナノコイル・トランジスタ１１０Ａの非渦巻き状(uncoiled)部分に見られるように、前記トランジスタは、ソース領域１１２と、ドレイン領域１１３と、及び、前記ソース領域１１２と前記ドレイン領域１１３とに、それぞれ結合されたコンタクト終端部分１１５、１１６とを含む。前記トランジスタの前記ソース領域と前記ドレイン領域を含む前記トランジスタの全体は、例えば、渦巻き(curling、即ち、coiling)動作を開始する、応力を加えられた窒化物層（図１２と図１３に示すように）の下部に配置される。非渦巻き状(uncoiled) ナノコイル・トランジスタの部分１１０Aは、応力を加えられた前記窒化物層の下部に更に存在するシリコンゲート１１９も示す。代替的には、窒化物以外の応力を加えられた別の層も渦巻きを開始するために使用してもよい[例えば、シリコンゲルマニウム、チタニウム窒化物（TiN）、タンググテン（W）、及び、ポリイミド（Pi）]。前記非渦巻き状(uncoiled) ナノコイル・トランジスタデバイスの厚さは、５０オングストーム（Å）から１０、０００オングストーム（Å）の範囲であればよい。１１０Bに図示されたように、前記部分１１０Aが渦巻きしている間に、それは、前記渦巻き状トランジスタ１１０Cにより図示されたように、固い同心状の渦巻き状を形成する。外側の、ソースコンタクト１２０、ドレインコンタクト１２３及びゲートコンタクト１２２が設けられる。
【００１２】
ナノコイル・トランジスタにおける、渦巻き(curls、即ち、coils)の巻数は、渦巻き状ナノコイル・トランジスタの所望の特性に依存しえる。例えば、非渦巻き状トランジスタの面積と材料に加える応力と及び選択された材料とが、その電気的パーフォーマンスと同様にナノコイル・トランジスタにおける渦巻きの巻数を決定することができる。本明細書に記載した渦巻き状(curled)型トランジスタは、渦巻き状(curled)、即ち、ロール状(rolled)トランジスタに言及することができる。
【００１３】
図２は、"応力を加えられて曲げられた"渦巻き状トランジスタである渦巻き状トランジスタ２０１の切断面２００を示す図である。一例として、切断面２００は、図１に示された前記ナノコイル・トランジスタの特徴を含むことができる前記渦巻き状トランジスタ２０１の４個の層２１０、２１１、２１２及び２１３の側面図である。層２１０は、前記渦巻き状トランジスタ２０１の各層を構成する種々のコンポーネントを示す。層２１０は、基礎になっている半導体基板２３０を含む。前記半導体基板２３０は、例えば、酸化膜上の単結晶シリコン（ＳＯＩ）、多結晶シリコン又は他の材料であってもよい。前記半導体基板２３０は、ソース領域２３３及びドレイン領域２３５を含むことができる。ゲート酸化膜２３４は、図示されたように、前記ソース、前記ドレイン及び前記基板の部分の上に、形成されえる。ゲート誘電体２３１は、図示されたように、前記ソース領域と前記ドレイン領域の間に配置されえる。前記ゲート誘電体は、薄膜ゲート酸化膜２３４の部分の上に形成されたポリシリコンゲートであってもよい。金属コンタクト２５０と２５２は、前記ソース領域２３３と前記ドレイン領域２３５にそれぞれ電気的に接続されえる。前記金属コンタクト２５０、２５２は、金（Ａｕ）であってもよく、又は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）及びこれらの種々の合金又はこれらの組み合わせのような、他の材料であってもよい。
【００１４】
一実施例によれば、前記渦巻き状トランジスタの前記ソース領域２３３と前記ドレイン領域２３５の間で層と層との接触を改善するために、前記非渦巻き状トランジスタデバイスの長さに沿って、蒸着又はメッキによって、隆起した金属性の外側バンプ２５３と２５２が、インターバルを置いて設けられてもよい。隆起した金属性の前記外側バンプ２５３、２５４は、前記金属コンタクト２５０、２５２の中に製造されてもよく、又は、後に設けられてもよい。一実施例によれば、隆起した前記外側バンプは、約２００Åから５００Åの高さ（例えば、前記金属コンタクト２５０と２５２の上で）であればよく、かつ、上記された金属を含んでもよい。図２に示されたように、前記ソース２３３と前記ドレイン２３５とのコンタクト領域において、前記金属コンタクト２５０、２５２を介して、層と層との間の電気的接触を生じる、前記渦巻き状トランジスタデバイスの周辺の周りで、隆起した金属性の前記外側バンプ２５３、２５４は、圧力ポイントの拡張を与えることができる。シリコン窒化物の応力の加えられた層２６０が、前記渦巻き状トランジスタ２０１の、１又は複数の層の上に形成されることができる。シリコン窒化物の応力の加えられた前記層２６０は、渦巻き動作２６０を開始できる。前記外側バンプ２５３、２５４が"覗き見"をし、よって、非渦巻きトランジスタ構造（例えば、１１０Ａ）を内部的な原子の変形応力により渦巻き状にさせる領域を除いて、前記シリコン窒化物の応力の加えられた層が至るところに存在してもよい。前記外側バンプ２５３、２５４は、前記半導体基板２３０のような層（例えば、層２１０から２１３）の間に熱的な伝導性を与えるように構成されてもよい。
【００１５】
これらのデバイスは、周辺が１０ｕm-1の面積比(area ratio)を出力するように設計されている。この値はＲＦスイッチとしてすばらしい値であり、かつ、高ＦＣＯスイッチングとして考えられる他の半導体ファウンドリーのＭＯＳデバイスよりも、おそらく１０倍から２０倍の要因(factor)でより優れている。この高いＰ/Ａの値は、例えば電力用ＦＥＴとしての構造の出力バンド幅を最大にもする。
【００１６】
図３は、基板３３０上の、非渦巻き状トランジスタデバイス３６０と渦巻き状トランジスタデバイス３７０を示す図である。前記トランジスタデバイスは、基板３３０の上に、製造することができる。この基板は、頂上シリコン層の１０００Åの厚さの下部に１０００Åの埋め込み酸化膜を有する、約５オームｃｍの抵抗率を持った、Ｐ型絶縁層上シリコン（ＳＯＩ）基板であってもよい。
【００１７】
図３に示すように、前記非渦巻き状トランジスタデバイス３６０は、デバイス長さＷ、デバイス厚さＴ及び幅Lcoilを有する。前記渦巻き状トランジスタデバイス３７０は半径Ｒｏで直径Ｄを有する。前記非渦巻き状トランジスタデバイス３６０は広い周辺を有し、よって、前記基板３３０との著しい共通の面積（Lcoil × Ｗ）を有する。前記非渦巻き状デバイスの幅(Lcoil)[即ち、前記渦巻き状デバイスの長さLcoil]は、前記ソースの長さと前記ソースコンタクトの長さと前記ドレインの長さと前記ドレインコンタクトの長さと及び前記ゲートの長さとを含んでもよい。前記渦巻きと関連するこれらの長さの測定値は、渦巻きと直角の方向に測定される。
【００１８】
前記非渦巻き状デバイス３６０の長い周辺は、前記基板３３０への容量(capacitance)を通じて、大きな給電量(feed)を与えるという結果になる。付加的には、前記非渦巻き状トランジスタデバイス３６０のソースコンタクトからドレインコンタクトへの容量が、高い誘電定数のシリコン基板の存在によって拡大される。これらの効果は、複数のトランジスタデバイスが複数のシリコン基板の上に集積される場合に容量を増大させる。前記非渦巻き状デバイス３６０の、デバイスと基板との容量は、前記渦巻き状デバイス３７０のそれの,２５倍を超えることが可能である。追加して、前記非渦巻き状デバイス３７０のソースからドレインとの抵抗は、前記非渦巻き状デバイス３６０の場合におけるそれの約１００倍も少ない。よって、本明細書で記載したように、渦巻き状トランジスタは、非渦巻き状、即ち、従来のトランジスタを超える著しい利点を提供する。
【００１９】
本発明の一実施例によって製造された前記渦巻き状トランジスタは極めて小さく、かつ、渦巻き状トランジスタは、複雑な構造に適合させて容易に製造することが可能である。例えば、図４は、渦巻き状トランジスタの構成４００を示し、この構成は、ＲＦマイクロ波・ツルー・タイム・デイレー（True Time Delay:ＴＴＤ）アレーの場合の直列/短絡高絶縁スイッチングに適合させた電気的構成を備えることができる。図示されたように、前記渦巻き状トランジスタの構成４００は、ゲート４８１、４８２、４８３及び４８４をそれぞれ備える、４個の渦巻き状トランジスタ４１０、４１１、４１２及び４１３を含む。理解されるように、渦巻き状トランジスタ４１０、４１２のソースコンタクトは、共通のソース４３０として結合されえる。渦巻き状トランジスタ４１１、４１３のドレインコンタクトは、共通のドレイン４２０として結合されえる。トランジスタ４１０と４１１のそれぞれのドレインコンタクトとソースコンタクトは、前記スイッチ構成４００の入力として結合されえる。トランジスタ４１２と４１３のそれぞれのドレインコンタクトとソースコンタクトは、前記渦巻き状トランジスタ構成４００の出力として、結合されえる。図4に示されたように、図の４９０は、前記スイッチ構成４００と等価な回路構成を示す。
【００２０】
前記構成４００のような、４個のトランジスタ構成は、4 × 1000 μm × 43 μm  = 172000 μm2の非渦巻き状ＭＯＳのフットプリント(footprint)を有する。この４個のトランジスタ構成は、コンタクトと、及び、上記に記載したような約４３ミクロンの活性領域幅とを有し、４個の１０００μｍの長さ（非渦巻き細片の長さ）であるＭＯＳＦＥＴからモノリシックに製造される。比較してみると、図４に示された渦巻き状の４個のスイッチ構成４００は、約4 × 12.2 μm × 43 μm = 2100 μm2の基板へのデバイスフットプリントを有する。これは、非渦巻き状４個のスイッチデバイス構成（図示せず）と比較して、８３の要因(factor)で、より小さいフットプリントである。前記渦巻き状構造は、著しく減少した、接地に対する共通モード容量に導き、よって、著しく減少したＲＦ損失をもたらすに導くことができる。
【００２１】
一実施例によれば、前記渦巻き状トランジスタ構成は、他の構造を含むことができ、かつ、いかなる数の渦巻き状トランジスタも含むことができる。
【００２２】
図５は、４個の渦巻き状トランジスタ５２１、５３１、５４１及び５５１を含むことができる、ＲＦスイッチ構造５００を示す。図５は、渦巻き状トランジスタ５２１と５３０における２個の非渦巻きフットプリント５２０、５３０もそれぞれ示す。前記ＲＦスイッチ５００は、ウエハーの上に製造され、その後前記渦巻き状トランジスタを形成するように分離されることが可能である。前記渦巻き状トランジスタ５５１と５４１は、便利なように拡大されて図示されている。図示されたように、前記渦巻き状トランジスタ５２１、５３１、５４１及び５５１は、マイクロ波細片線（マイクロストリップ）５０１、５０２、５０３及び５０４に結合されている。前記渦巻き状トランジスタは、それらのソースコンタクトとドレインコンタクトを介して前記マイクロストリップに結合されている。前記マイクロストリップ５０２は、前記スイッチ構造５００のための入力であり、そして、前記マイクロストリップ５０１と５０３は、絶縁された出力である。マイクロストリップ５０４は、接地コンタクト５６０に結合されている。前記渦巻き状トランジスタ５２１、５３１、５４１及び５５１は、それぞれゲートコンタクト５２２、５３２、５４２及び５５２を含む。
【００２３】
図５に図示された前記ＲＦスイッチ構造５００において、前記マイクロ波細片線５０１、５０２、５０３及び５０４に結合されている前記４個の別個のトランジスタ５２１、５３１、５４１及び５５１は、図４に図示された前記渦巻き状トランジスタ構成と同じ回路機能を実行できる。
【００２４】
図５において、前記ＲＦスイッチ構造５００は、例えば、デジタル・ツルー・タイム・デイレー（True Time Delay:ＴＴＤ）ユニットに用いられるＲＦ２入力２出力スイッチ (ＲＦ double pole double throw switch)を代表することができる。前記ＲＦスイッチ構造は、前記マイクロストリップ５０２に沿って移動するＲＦ入力信号を取り込み、前記マイクロストリップ５０４が最大の信号絶縁のために接地されている状態で、その信号を前記マイクロストリップ出力５０１か５０３に向ける。動作的には、もし、マイクロストリップ５０２からのＲＦ信号がマイクロストリップ５０１に向けられたものであれば、渦巻き状トランジスタ５５１と５３１は、"オン"に切替えられ、渦巻き状トランジスタ５２１と５４１は"オフ"に切替えられる。よって、５０２からの信号は、トランジスタ５５１を通過して、マイクロストリップ５０１に達する。マイクロストリップ５０３は、渦巻き状トランジスタ５３１を介して、接地マイクロストリップ５０４に結合されている。この例においては、渦巻き状トランジスタ５２１と５４１は、"オフ"に切替えられ、マイクロストリップ５０２をマイクロストリップ５０３から絶縁し、マイクロストリップ５０１をマイクロストリップ５０４から絶縁する。
【００２５】
他方において、もし、マイクロストリップ５０２からの前記ＲＦ信号がマイクロストリップ５０３に向けられたものであれば、渦巻き状トランジスタ５２１と５４１は"オン"に切替えられ、渦巻き状トランジスタ５５１と５３１は"オフ"に切替えられる。よって、５０２からの信号は、トランジスタ５４１を通過して、マイクロストリップ５０３に達する。マイクロストリップ５０１は、渦巻き状トランジスタ５２１を介して接地マイクロストリップ５０４に結合されている。この例においては、渦巻き状トランジスタ５３１と５５１は、"オフ"に切替えられ、マイクロストリップ５０３をマイクロストリップ５０４から絶縁し、マイクロストリップ５０１をマイクロストリップ５０２から絶縁する。
【００２６】
図５の前記回路は、前記構造の前記直列/短絡特性により特に高度な絶縁性を有する、ＴＴＤ、又は、位相シフト・ビット回路の、半分を与える。
【００２７】
一実施例によれば、並列構造が、前記非渦巻き状トランジスタの、１次元でのフットプリントを減少するために使用され、より大きな周辺のデバイスを可能にしている。一方、それは、回路の動作的な周波数の要求により生じる、寸法上の束縛（例えば、使用されている最大の周波数の４分の１の波長よりも大きな寸法は、存在することができない）を満たしている。例えば、図６に図示されたトランジスタ６００は、相互に隣接して又は相互に上に積層された４個の並列層として、構成されている。この場合には、前記４層のトランジスタ６００の前記フットプリントは、長いトランジスタとして構成されたデバイスと比較した場合、４倍までも小さくできる。例えば、１０００μｍの長さ（非渦巻き長さ）のデバイスは、並列デバイスとして構成された場合、２５０μｍの長さのデバイスに、縮小することが可能である。図示されたように、トランジスタ６００は、ソースコンタクト６１０において結合される４層のソース、ドレインコンタクト６２０において結合される４層のドレイン、及び、４層化されたゲート６５０を含む。トランジスタ構造６００は、図２に示された前記外側バンプと同様に、ソース領域とドレイン領域の内側に、外側バンプ６８０を含み、その外側バンプは、前記渦巻きの終端までのその経路に沿う、抵抗を最小にするように、これら内部的な並列のソースとドレインの細片（ストリップ）を、それら自身に結び付ける。前記並列トランジスタ構造６００は、前記ソースコンタクトと前記ドレインコンタクトを介して、ホール６９０を含むことができて、そのホールは、特に、より広いトランジスタのために、アンダーカット・リリース・エッチング(undercut release etching)をアシストすることができる。４層（例えば、２５０μｍの長さ）のデバイスを示す、前記並列トランジスタ構造６００は、より小さいデバイスを必要とする、５ビット・２０ＧｈｚのＴＴＤ素子のために構成されることができる。より高い周波数のＴＴＤ（例えば、２０ＧＨｚよりも高い）素子は、最も短く最も高いビット・セグメントと一致したサイズに適合するように、より大きな数の並列の経路さえ、必要としてもよい。
【００２８】
図７は、標準の容量性ＭＥＭＳ(microscopic electro-mechanical system)スイッチ７５０のフットプリントを製図するための、４×２５０μｍの長さの渦巻き状ＭＯＳＦＥＴ７１０における単一のスイッチの、側面側からのフットプリントを示す。前記渦巻き状ＭＯＳＦＥＴ７１０とＭＥＭＳスイッチ７５０は、集積回路上に略同一のフットプリントで構成できることが理解される。
【００２９】
前記ナノコイルＭＯＳＦＥＴの大きな、周辺からの出力面積比(periphery-to-output area ratio)（約１０ｕm-1）により、ある周辺のための前記ナノコイルのオフ容量は非常に小さい。前記ナノコイルデバイスのカットオフ周波数（Ｆｃｏ）は、最適化された場合[Fco = 1/(2πRonCoff)]には、５から１０ＴＨｚに近づけることができ、ＲＦスイッチとして期待されるパーフォマンスに関連してくる。一実施例によれば、前記渦巻き状トランジスタは、高絶縁性とビットあたり低ＲＦ損失とを必要とする回路のためのデバイス・パーフォマンスをもたらすことができる。
【００３０】
図８に、モノリシック回路とコンパチブルなように構成され、直列/短絡構造におけるナノコイルＭＯＳＦＥＴを用いて構成された３ビットのツルー・タイム・デイレー（True Time Delay）回路８００を示す。図示されたように、回路８００は、前記マイクロ波ストリップ線８２０と接地バイアス８３０とに結合された非渦巻き状トランジスタ８１０を示している。前記ナノコイル渦巻き状ＭＯＳＲＦスイッチへの直流制御接続線は図示されていない（前記ナノコイル渦巻き状ＭＯＳＲＦスイッチは図８に示されている）。前記回路８００は、高絶縁性（例えば、＞６０ｄｂ）でかつビットあたりの損失（例えば、〜０．２５ｄｂ）が低いスイッチ・パーフォマンスを与えることができる。前記"オン"抵抗Ｒｏｎの値は、略２．５オームであると計算でき、前記"オフ"容量Ｃｏｆｆの値は、理論的なカットオフ周波数がＦｃｏ＝１０ＴＨｚである場合、略０．００６ｐＦであろう。０．００６ｐＦという非常に低い理想的な前記"オン"容量は、図８に図示された構造による予測された高いＦｃｏの直接の結果である。
【００３１】
図８の構造においては、前記１０００μｍの周辺のＭＯＳデバイスにおける最小シート抵抗率は５０００オーム/平方(square)と仮定される。３ビットを超える位相シフト回路のためのシリコン駆動回路(silicon drive circuitry)は、ウエハーの上に共通して製造できる。付加的な４や５ビットのサイズは、図８において点線として図示した。
【００３２】
図８における回路８００は、仮にマイクロストリップ・デレイ線における過剰な損失が避けられるのであれば、高抵抗率のシリコン又はサファイアの上のＳＯＩのような高抵抗率の基板材料（＞１０００オームｃｍ、又は、それ以上）の上に形成されえる。
【００３３】
図９に、ナノコイル高Ｆｃｏスイッチ９１０を利用した６ビット位相シフト回路のレイアウトを示す。上記に記載したように、高抵抗率の基板は、ＴＴＤデレイ線による回路構造のために利用されうる。例えば、本明細書に記載した低損失電力用ナノコイルＦＥＴとＲＦスイッチと及び低損失マイクロストリップとを利用したシリコンゲルマニウム（ＳｉＧｅ）ＢｉＣＭＯＳプロセスと共同して、高抵抗率のシリコン基板が、ＲＦデバイスの場合においてフル・ロジックの計算と送信/受信の集積化のために使用されうる。図９に、モノリシック・シリコン・デコーダー/コントローラー９５０を有する、前記６ビット位相シフト回路のレイアウトを示す。
【００３４】
図１０に、ワイドバンド受信アレイを達成するための受信素子のモノリシック・アレイ１０００の代表的なレイアウトを示す。ブロック図１０１０は、アクテイブ結合器(active combiner)１０３０として機能する、低ノイズＲＦ増幅器への４個のツルー・タイム・デレイ(True Time Delay)給電装置(feed)１０２０を示すものである。ファウンドリーにおいて備わっている（２５０ＧＨｚに達するＦＴ値を有する）典型的なヘテロ接合バイポーラートランジスタ（ＨＢＴ）を利用したＳｉＧｅバイポーラー技術によって、前記アクテイブ結合器１０３０が製造されうる。このアレイにおいて、前記４個のＴＴＤ１０１１は、ＴＴＤユニットを介して、アクテイブ結合器１０１３に接続されて、前記アクテイブ結合器の出力の４個は、個別に調整可能なデレイ回路を介して、次のアクテイブ結合器に接続されている。前記アクテイブ結合器の出力は、その後、セントラル集合装置(central manifold)１０１５に供給される。全体で６ｃｍ×６ｃｍの前記素子からの前記４個の出力１０１３は、前記受信器集合装置１０１５に、例えば、デジタル的に、組み合わせられる。
【００３５】
図１１に、図１０の前記回路構造１０００をベースにしたフル機能アンテナ・アレイ１１１０を示す。アンテナ・アレイ１１１０は１６素子アレイである。アンテナ・アレイ１１１０において、４ビットＴＤＵ素子１１１６、１１１７、１１１８及び１１１９が利用でき、そして、ＴＤＵデレイ素子（各々、従来の素子の２倍の長さである）の３個のレベルがチップ上にある。追加して、アクテイブ結合器１１３０、１１３１（共に、第１と第２のレベルにある）のための領域が含まれえる。アクテイブ結合器１１３１は、結合ポイント１１３５に供給されえる。一実施例によれば、レイアウト１１１０が、より大きいアンテナ・アレイ・アッセンブリーのために組み合わされてもよい。例えば、４個のアンテナ・アレイ１０００は、６４素子アッセンブリーに組み合わされてもよい。これらの見積もり可能な１６素子アレイは、モノリシックな形式で大量に製造することができ、そして、６４素子サブアレイ（図示せず）を形成するように一緒にマシーンでアッセンブリーできる。１６素子アレイは、６７２個の渦巻き状トランジスタスイッチ[即ち、各ビットが８個のスイッチを含み、そして、各送信アンテナ(radiator)が４ビットを含み、よって、１６素子アレイチップが２１×４×８＝６７２個のスイッチを含む]を含む。６４素子アレイなら、２６８８個のスイッチ（４×６７２）を含むことになる。図１１に図示された６７２個のスイッチ・レイアウトは、本明細書に記載した前記ナノコイル渦巻き状トランジスタの前記小さいフットプリントの上に基礎を置く。
【００３６】
図１２と１３に、一実施例による、ナノコイル渦巻き状トランジスタを製造するためのプロセスを示す。便利なように、製造されている前記トランジスタ又は他のデバイスのためのデジタル・コントロール回路は、所望であれば、ウエハー上に共通して製造されえる。この例において、１又は複数の前記ナノコイル渦巻き状トランジスタ、及び、コントロール回路を製造するために、ＳｉＧｅのＢｉＣＭＯＳプロセスを利用したＳｉベースのウエハーが用いられる。図１２と１３に、一実施例による、製造後の分離(release),及び、渦巻きプロセスも示す。
【００３７】
図１２及び図１３に、上面図１２９１、側面図１２５１、及び、後側面図１２２１を示す。前記製造プロセス・ステップは、１２８０―１２８５として参照されている。シリコン・オン・絶縁体（ＳＯＩ）ウエハー部分１２３１は、プロセス・ステップ１２８０で設けたように、薄膜半導体基板層１２３２、二酸化シリコン層１２３３及び基板層１２３４を含む。前記半導体基板層１２３２は、単結晶シリコン、又は多結晶シリコンの薄膜であってもよい。前記半導体基板層１２３２の厚さは、２５０Åから２０００Åの範囲であってもよい。前記半導体基板層１２３２は、この厚さであっても、その電気的特性を維持する。前記基板１２３４は、低ドープのＳｉ又は他の高抵抗率の基板であってもよい。前記高抵抗率の基板は、接地に対して低容量を与える。前記ＳＯＩウエハー１２３１は、コントロール回路の製造と同様に、所望であれば、前記トランジスタデバイスの製造のために、使用してもよい。この例において、前記半導体基板層１２３２は、略１０００Åかそれ以上の厚さであればよい。前記半導体基板層１２３２と基板層１２３４との間に埋め込まれた二酸化シリコン層１２３３は、例えば略５００Åの厚さであってもよく、一方、前記基板層１２３４は、略７００μｍの厚さであってもよい。本明細書に記載された測定値は、一例としてのみ与えられたものであって、これらの測定値は、所望の値に変更することができる。例えば、前記シリコン層は、２５ｎｍから２００ｎｍの範囲とすることができ、前記酸化層は、５０ｎｍから２００ｎｍの範囲とすることができる。そして、前記基板層は、１００μｍから８００μｍの範囲とすることができる。
【００３８】
プロセス・ステップ１２８１において示されたように、前記シリコン層は、エッチングされ、渦巻き状トランジスタ領域（例えば、ＲＦＭＯＳトランジスタ）１２６５、及び、コントロール回路領域１２６９を形成する。上面図１２９１は、ウエハー１２３１上に製造された、４個の渦巻き状トランジスタ１２６１−１２６４及びコントロール回路１２６９を示す。プロセス・ステップ１２８２において示されたように、前記渦巻き状トランジスタの、ソース１２７２、ゲート１２７６、ドレイン１２７３、コンタクト１２７４、１２７７[外部バンプ（図示せず）の有無を問わず]及び薄膜ゲート酸化膜１２７５が製造される。前記コントロール回路１２６９のコンポーネントも製造される。
【００３９】
図１３のプロセス・ステップ１２８３において示されたように、応力を加えられた窒化物層１２９２が前記デバイス領域の上側に形成される。プロセス・ステップ１２８４（上面図１２９１）において示されたように、マイクロ波ストリップ１２９３がウエハー１２３１の上に形成される。前記マイクロ波ストリップ１２９３は、クロニューム（Ｃｒ）、金（Ａｕ）、他の金属、又は、これらの組み合わせを含んでもよい。前記マイクロ波ストリップ１２９３は、前記デバイスの長さに沿って、バイアスを介して、トランジスタ（例えば、１２６１−１２６４）のドレインとソースに対するコンタクトとなるように形成される。前記非渦巻き状トランジスタ（例えば、１２６１−１２６４）は、基礎になっている基板１２３４から分離され、応力を加えられた前記窒化物層１２９２による内部的変形応力のために、前記トランジスタは、プロセス・ステップ１２８５に示されたように渦巻き状になる。トランジスタ１２６１−１２６２のような前記渦巻き状トランジスタを図１３に示す。前記トランジスタは、例えば、ＸｅＦ2を利用した、ウエット分離プロセス又はドライ・プロセスを利用して分離できる。前記ウエット分離プロセスは、狭いデバイス構造（例えば、有する幅＜１００ｕｍ）の場合に利用でき、ＨＦ酸を利用した等方性のウエット・エッチング(isotropic wet etch)を利用して実行できる。代替的には、パッシベーション(passivation)によってデバイス下部の上の埋め込み酸化膜を保持しながら前記トランジスタの渦巻きを分離するように、ドライＤＲＩＥ(deep reactive ion etching)背面エッチング技術を用いることができる。他のドライ・プロセスも、ＸｅＦ２を利用して渦巻きしている領域の下層をエッチングするように、関与できる可能性がある。この場合は、分離の前に、二酸化シリコンにある分離領域を保護することと組み合わせて、二酸化シリコン上のシリコンをエッチングするというＸｅＦ２の非常に高い選択性を活用できる。
【００４０】
他の分離技術が、基礎になっているウエハーから前記非渦巻き状トランジスタを分離するように使用されてもよい。例えば、親の米国出願に開示された技術がトランジスタを分離し、渦巻き状にさせるように用いられてもよい。追加的には、米国出願番号11/524,245、名称" 微細電気―機械システム、ナノコイルとそのための渦巻きピッチ制御技術を利用した高周波デバイス"；米国出願番号11/524,246、名称"ナノコイルを製造する方法"；及び、米国出願番号11/524,244、名称"改良されたナノコイル、ナノコイルを製造する方法"が、ナノコイルを製造し分離し、渦巻き状にさせるために用いる付加的な技術を開示している。これら全ての出願の内容はその全体を、本明細書に引用して援用する。
【００４１】
一旦、前記基板から分離されると、前記デバイス層は、上側で引っ張っている応力が加えられた前記窒化物層により生じる内部的な前記変形応力(stress)によって、前記基板から、渦巻き状にされて解放される。一実施例によれば、デバイス１２６１のような前記デバイスの端に、付加的な金属（例えば、金）をメッキすることにより、金属終端での短絡（例えば、金から金へ）が行うことができる。
【００４２】
本発明の一実施例によれば、例えば、ＲＦスイッチングのために利用されうるＭＯＳトランジスタのような渦巻き状(coiled、即ち、curled)のトランジスタを提供できる。前記渦巻き状トランジスタは、基板に対して、ソースからドレインへ、かつ、ソース/ドレイン間で、ユニット周辺あたり低容量を有し、それにより、所望の絶縁性と低"オン"抵抗を有するＲＦスイッチへと導くことができる。
【００４３】
図１４は、一実施例に係る渦巻き状ＭＯＳＦＥＴ電力用トランジスタ１４００を示す。図示されたように、前記渦巻き状ＭＯＳＦＥＴ電力用トランジスタ１４００は、直列に結合された４個のトランジスタ１４１０、１４２０、１４３０及び１４４０を含む。複数の連続的なトランジスタのソースとドレインは、前記渦巻き状電力用トランジスタ１４００を構成するように結合されうる。複数の前記渦巻き状トランジスタの複数のゲートは、図示されたように接続できる。前記渦巻き状ＭＯＳＦＥＴ電力用トランジスタ１４００は、ソース１４６０、ドレイン１４７０及びゲート入力１４５０を有する。従来のＭＯＳデバイスは６ボルトの破壊電圧であるが、Ｎ＝４である前記渦巻き状ＭＯＳＦＥＴ電力用トランジスタ１４００は、Ｎ×６ボルト、即ち、２４ボルトの破壊電圧と計算される。前記渦巻き状電力用トランジスタ１４００の場合のような、より高い前記破壊電圧は、より大きいバンド幅とより低い整合(matching)損失のために、より高い出力インピーダンスにおける電力を提供する。追加的には、複数の前記渦巻き状トランジスタによって与えられるような、前記基板に対する低い容量は、Ｎ個が直列接続されたものにおいて望ましい。いかなる数の渦巻き状トランジスタも、渦巻き状電力用トランジスタを与えるように、直列に結合できる。
【００４４】
図１５に、ナノコイル渦巻き状トランジスタの場合の熱インピーダンスを示す。図１５は、５個のパーツに分解することが可能な、前記ナノコイルの熱を表にしたテーブルを含む。前記テーブルに示されたように、前記熱インピーダンスは、１）薄いシリコン導電経路（１５１０）；２）シリコン端部から渦巻きした金属（例えば、金）の終端キャップへの軸に沿った金の熱的経路（１５２０）；３）ＭＯＳＦＥＴの下部にあるシリコン酸化膜と接触している、キャップの底部への半径方向の熱的経路（１５３０）；４）酸化膜絶縁体の熱インピーダンス（１５４０）；及び、５）基板に対しシリコンが放散する熱抵抗（１５５０）；に分類される。図示された例のように、前記テーブルは、Ｎシリーズのアレイの各素子の場合の、７５ミリワットのＲＦ出力のワット数のための、前記５個の素子の各々の前記熱インピーダンスと温度上昇を表にしている。回路構造１５８０に示された長さLAUのために使用される値は、２．５と５ｕｍである。ある点までは、複数のより長いLAU値が前記Ｎシリーズのデバイスのトータルのデバイス長さを犠牲にして熱をよりよく接地に分散することに留意する。
【００４５】
一例によれば、LAUの値を５ｕｍと仮定すると、７５ミリワットのデバイスの接地に対するトータルの熱Ｚは約900°C/ワットであり、この値は、前記表において１５６０において示されたように、接地に対して６７℃の温度上昇に相当する。シリコンは、１２５℃まで十分に動作することが可能である。半径方向の金ZTGが熱の低下に最も寄与することに留意する。固体の終端キャップの半径方向の電導率約３３％は、上記の熱インピーダンスの計算値を求めるため仮定した。この値は、各外部バンプ上に、積層されたハンダ合金からなる内部層を追加することで改善でき、また、前記温度上昇を２倍かそれ以上の要因(factor)で低下させるように、ポスト・プロセス・熱フラッシュ(post-process thermal flash)を利用することにより、改善できる。これにより、より短かい終端キャップが可能となり、よって、より短かいＮシリーズのデバイスが可能になる。
【００４６】
図１６に、１０ＧＨｚの範囲で約４５０ミリワットの出力パワーを持ち、６個の渦巻き状トランジスタ（即ち、Ｎ＝６）を有する渦巻き状ナノコイルＭＯＳＦＥＴ１６００を示す。前記６個のトランジスタデバイス１６００は、トランジスタ１６１０、１６２０、１６３０、１６４０、１６５０及び１６６０を含む。前記デバイス１６００は、３６ボルト（６＊６ボルト）の破壊電圧を有することができ、４アンペア/ｃｍ×２５０μｍ、即ち、１００ｍＡの直列の電流で動作する。計算によれば、前記デバイスは、３６ボルト/０．１アンペア、即ち、３６０オームの実際の負荷インピーダンスで動作できて、これは、代表的には、３７７オームのインピーダンスを有する配列放射アンテナ(array radiating antenna)への簡単な広帯域結合を可能にする。この例において、前記渦巻き状ナノコイルＭＯＳＦＥＴ１６００の長さが約１００μｍの長さであることができる。前記渦巻き状ナノコイルＭＯＳＦＥＴ１６００は、約１００μｍのマイクロストリップを有するマイクロ波デレイ線、又は、送信線に利用されうる。約10Å×100Åの長さの渦巻き状デバイスの前記フットプリントへのパワー密度は、約0.450 ワット/(10Å×100Å)、即ち、45000 ワット/cm2である。
【００４７】
本発明の幾つかの実施例を、本明細書にて、具体的に図示し、及び/又は、記載した。しかしながら、本発明の修正と変更が、本発明の精神と意図した範囲から遊離することなく、上記の技術によって包含され、添付する特許請求の範囲の全範囲内に包含されることを認識されるべきである。
【符号の説明】
【００４８】
１１０Ａ  非渦巻き状ナノコイル・トランジスタ部分
１１０Ｂ  渦巻きされつつある状態の渦巻き状トランジスタ
１１０Ｃ  最終的な渦巻き状態のナノコイル渦巻き状トランジスタ
１１２  ソース領域
１１３  ドレイン領域
１１５、１１６  コンタクト終端部分
１２０  ソースコンタクト
１２３  ドレインコンタクト
１２２  ゲートコンタクト
２０１  渦巻き状トランジスタ
２１０、２１１、２１２、２１３  層
２３０  半導体基板
２３３  ソース領域
２３５  ドレイン領域２３５
２３４  ゲート酸化膜
２３１  ゲート誘電体
２３４  薄膜ゲート酸化膜
２５０、２５２  金属コンタクト
２５２、２５３  外側バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
2010522992.tif 000019
2010522992.tif 000020