(57)【要約】  所定数のフラッシュメモリセルアレイによって占められる集積回路領域を低減するために、フローティングゲート電荷蓄積素子（１０３、１０５、１１１、１１３）が、基板トレンチ（６０、６１）の側壁に沿って配置され、ドープされたポリシリコンスペーサから形成されていることが好ましい。デュアルフローティングゲートメモリセルアレイが、一例としてこの構造を有するセルを含む。メモリセルのＮＡＮＤアレイが、このセル構造の用途の他の例である。メモリセルおよびアレイ構造は、具体的に様々なＮＯＲおよびＮＡＮＤメモリセルアレイアーキテクチャに対する広い用途を有している。
2010504644.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された不揮発性メモリであって、
基板の表面にわたって、互いに直角である第１の方向および第２の方向に沿って基板の表面に形成されたトレンチの長方形アレイであって、個々のトレンチは、基板表面に実質的に垂直であるととともに、基板表面に実質的に平行な底面によってトレンチの底で結合された対向する側壁を含む第１の方向に断面形状を有する、トレンチの長方形アレイと、
対向する側壁を越えて第１の方向にトレンチの外側に延在することなく、第１の方向にスペースをもたせて、個々のトレンチの対向する側壁に沿ってスペーサとして形成された電荷蓄積素子と、
トレンチ内で電荷蓄積素子の少なくとも１つと個々にフィールド結合されるように、第１の方向に電荷蓄積素子間のトレンチ内に配置されるとともに、第２の方向に延在する第１の導電性制御線に接続された少なくとも第１の導電性コントロールゲートと、
少なくとも個々のトレンチの底に、基板内に配置されたソース領域およびドレイン領域と、
を備える不揮発性メモリ。
【請求項２】
請求項１記載の不揮発性メモリにおいて、
第１の方向にトレンチ間の基板の領域にわたって配置されるとともに、第２の制御線と接続された第２の導電性コントロールゲートをさらに備える不揮発性メモリ。
【請求項３】
請求項２記載の不揮発性メモリにおいて、
前記第２のコントロールゲートは、基板の前記領域とフィールド結合されて、第１の方向にトレンチ間に選択トランジスタを形成し、第２の制御線は、第１の方向に延在する不揮発性メモリ。
【請求項４】
請求項１記載の不揮発性メモリにおいて、
第１のコントロールゲートは、個々のトレンチ内の電荷蓄積素子のうちの１つとフィールド結合されているが、他の電荷蓄積素子とは結合されておらず、前記不揮発性メモリは、トレンチ内の他の電荷蓄積素子と個々にフィールド結合されているが電荷蓄積素子の１つとは結合されないように、第１の方向に電荷蓄積素子間でトレンチ内に配置されるとともに、第２の方向に延在する第２の導電性制御線に接続された第２の導電性コントロールゲートをさらに備える不揮発性メモリ。
【請求項５】
請求項１記載の不揮発性メモリにおいて、
電荷蓄積素子は、導電性フローティングゲートを含む不揮発性メモリ。
【請求項６】
請求項１記載の不揮発性メモリにおいて、
電荷蓄積素子は、基板表面でまたは基板表面下のトレンチ内に含まれる不揮発性メモリ。
【請求項７】
請求項２記載の不揮発性メモリにおいて、
電荷蓄積素子は、第２のコントロールゲートとフィールド結合されるように基板表面にわたってトレンチから延在する不揮発性メモリ。
【請求項８】
請求項７記載の不揮発性メモリにおいて、
前記第２のコントロールゲートも、基板の前記領域とフィールド結合されて、第１の方向にトレンチ間に選択トランジスタを形成し、第２の制御線は、第１の方向に延在する不揮発性メモリ。
【請求項９】
請求項１記載の不揮発性メモリにおいて、
第２の方向に、隣接するトレンチ間で基板内に配置されるとともに、基板上を通るように配置された第１の制御線と電気的に接続されたシールドをさらに備える不揮発性メモリ。
【請求項１０】
半導体基板上に形成された不揮発性メモリであって、
基板の表面にわたって、互いに直角である第１の方向および第２の方向に沿って基板の表面に形成されたトレンチの長方形アレイであって、個々のトレンチは、略平底面によって底で結合された、対向する略平面側壁の第１の方向に断面形状を有する、トレンチの長方形アレイと、
前記対向する側壁に沿って、誘電体の第１の層をそれらの間に備えた状態で、個々のトレンチ内に、第１の方向に、対向する側壁を超えてトレンチの外側に延在することなく配置された２つのフローティングゲートと、
第１の方向に、２つのフローティングゲート間で、誘電体の第２の層を間に備えた状態で、個々のトレンチ内に配置されたコントロールゲートと、
第２の方向に延在するとともに、第２の方向に沿ってコントロールゲートと接続された長さを有する第１の導電性線のセットと、
個々のトレンチの底で基板内に配置されたソース領域およびドレイン領域と、
第１の方向に、隣接するトレンチ間で、誘電体の第３の層をそれらの間に備えた状態で、基板の表面にわたって配置された選択ゲートと、
第１の方向に延在するとともに、第１の方向に沿って選択ゲートと接続された長さを有する第２の導電性線のセットと、を備え、
それによって、個々のメモリセルアレイは、隣接する各トレンチ内の１つのフローティングゲートおよび選択ゲートに対向する領域をそれらの間に含む、第１の方向に隣接するトレンチのソース領域とドレイン領域との間で基板内を延在するチャネル領域を有する不揮発性メモリ。
【請求項１１】
請求項１０記載の不揮発性メモリにおいて、
前記フローティングゲートは、スペーサとして、導電性にドープされたポリシリコンから形成される不揮発性メモリ。
【請求項１２】
請求項１０記載の不揮発性メモリにおいて、
前記フローティングゲートおよびコントロールゲートは、基板表面と実質的に同一の外延を有するトレンチ内に含まれる不揮発性メモリ。
【請求項１３】
請求項１０記載の不揮発性メモリにおいて、
前記フローティングゲートおよびコントロールゲートは、フローティングゲートが選択ゲートとフィールド結合されるための十分な距離で、基板表面上をトレンチから延在する不揮発性メモリ。
【請求項１４】
請求項１３記載の不揮発性メモリにおいて、
前記フローティングゲートは、トレンチから選択ゲート上の距離を延在する不揮発性メモリ。
【請求項１５】
請求項１０記載の不揮発性メモリにおいて、
誘電体の第４の層をそれらの間に備えるとともに、導電性シールドと電気的に接続した状態で、トレンチのアレイと実質的に同一の外延の深さに、第２の方向にトレンチ間でかつ基板内に配置された導電性シールドをさらに備え、それによって、第２の方向にフローティングゲート間に静電遮蔽がもたらされる不揮発性メモリ。
【請求項１６】
請求項１５記載の不揮発性メモリにおいて、
導電性シールドとの電気的接続は、導電性シールドにわたるとともに接触して延在する第１の導電性線のセットを含む不揮発性メモリ。
【請求項１７】
請求項１０記載の不揮発性メモリにおいて、
第２の方向に延在するとともに第１の方向に隔置された長さを有する、基板表面内の連続トレンチをさらに備え、前記トレンチは、それらの間に配置された絶縁誘電体によってトレンチの長さに沿って連続トレンチ内に形成される不揮発性メモリ。
【請求項１８】
請求項１４記載の不揮発性メモリにおいて、
前記選択ゲートは、フローティングゲートが基板表面上を延在する距離に沿って、実質的に全体的に延在する第２の導電性線のセットの一体部分である不揮発性メモリ。
【請求項１９】
請求項１４記載の不揮発性メモリにおいて、
前記選択ゲートは、フローティングゲートが基板表面上を延在する距離よりも著しく小さい厚みを有するとともに、断面積が第１の方向にフローティングゲート間の距離よりも著しく小さい状態で、フローティングゲートが基板表面上を延在する距離で延在する導体によって第２の導電性線のセットに接続される不揮発性メモリ。
【請求項２０】
請求項１９記載の不揮発性メモリにおいて、
前記選択ゲートと第２の導電性線のセットとの間の導体は、表面が基板表面上を延在するフローティングゲートの上端部に対向して配置された状態で形成され、前記表面は、基板表面と鋭角を形成する不揮発性メモリ。
【請求項２１】
半導体基板上に形成された不揮発性メモリであって、
基板の表面にわたって、互いに直角である第１の方向および第２の方向に沿って基板の表面に形成されたトレンチの長方形アレイであって、個々のトレンチは、略平底面によって底で結合された、対向する略平面側壁の第１の方向に断面形状を有する、トレンチの長方形アレイと、
対向する側壁を越えて第１の方向にトレンチの外側に延在することなく、前記対向する側壁に沿って個々のトレンチ内に配置された２つの電荷蓄積素子と、
第１の方向に、２つの電荷蓄積素子間で個々のトレンチ内に配置された第１のコントロールゲートおよび第２のコントロールゲートであって、前記第１のコントロールゲートは、個々のトレンチ内で電荷蓄積素子のうちの１つとフィールド結合され、前記第２のコントロールゲートは、トレンチ内で電荷蓄積素子のうちのもう１つとフィールド結合される、第１のコントロールゲートおよび第２のコントロールゲートと、
第２の方向に延在するとともに、第２の方向に沿って第１のコントロールゲートと接続された長さを有する第１の導電性線のセットと、
第２の方向に延在するとともに、第２の方向に沿って第２のコントロールゲートと接続された長さを有する第２の導電性線のセットと、
個々のトレンチの底で基板内に、第１の方向にトレンチ間で基板の表面に沿って配置されたソース領域およびドレイン領域と、
を備える不揮発性メモリ。
【請求項２２】
請求項２１記載の不揮発性メモリにおいて、
電荷蓄積素子は、導電性フローティングゲートである不揮発性メモリ。
【請求項２３】
請求項２１記載の不揮発性メモリにおいて、
電荷蓄積素子は、基板表面下のトレンチ内に実質的に全体的に配置される不揮発性メモリ。
【請求項２４】
請求項２１記載の不揮発性メモリにおいて、
電荷蓄積素子は、スペーサの形態である不揮発性メモリ。
【請求項２５】
半導体基板上に不揮発性メモリセルアレイを作製する方法であって、
基板表面にわたって第１の方向に隔置されるとともに第２の方向に隔置された基板の表面に第１のトレンチのセットを形成するステップであって、前記第１の方向および第２の方向は互いに直角であるステップと、
第１のトレンチのセットの少なくとも底面に、トレンチの長さに沿ってソース領域およびドレイン領域を形成するステップと、
第１のトレンチのセット上および第１のトレンチのセット内に第１の材料を等方的に成膜するステップと、
第１のトレンチのセットの対向する側壁に沿って、第１の方向に側壁の間にスペースをもたせてスペーサを残すように、成膜された第１の材料を異方的に取り除くステップであって、前記スペーサは、メモリセルアレイの電荷蓄積素子になるステップと、
第１の導電性コントロールゲート線が電気的に接続される第１のコントロールゲート上を第２の方向に延在する第１の導電性コントロールゲート線とともに、第１の方向にスペーサ間で第１のトレンチのセット内のスペース内に第１の導電性コントロールゲートを形成するステップと、
を含む方法。
【請求項２６】
請求項２５記載の方法において、
第２の方向に第１のトレンチのセット間で基板内に導電性シールドを形成するステップをさらに含み、前記導電性コントロールゲート線を形成するステップは、シールド上に、かつシールドと電気的に接触して、前記線を形成するステップを含む方法。
【請求項２７】
請求項２６記載の方法において、
前記導電性シールドを形成するステップは、第２の方向に第１のトレンチ間で基板の表面に第２のトレンチのセットを形成し、その後、第２のトレンチのセット内に導電性シールドを形成するステップを含む方法。
【請求項２８】
請求項２５記載の方法において、
第１の材料を成膜する前に、少なくとも第１の方向にトレンチ間に第２の材料を形成するステップと、
その後、第２の材料上に、および第１のトレンチのセット上および第１のトレンチのセット内に第１の材料を成膜するステップと、
トレンチの対向する側壁およびトレンチ上の第２の材料の壁に沿ってスペーサを残すように、成膜された第１の材料を異方的に取り除くステップと、
その後、成膜された第２の材料を取り除き、それによって、基板の表面上の距離を延在するスペーサを残すステップと、
をさらに含む方法。
【請求項２９】
請求項２８記載の方法において、
第２のコントロールゲート線が電気的に接続される第２のコントロールゲート上を第１の方向に延在する第２のコントロールゲート線に沿って、第１の方向にトレンチ間でスペース内に第２の導電性コントロールゲートを形成するステップをさらに含み、第２のコントロールゲートは、第１の方向にトレンチ間の基板表面と、基板の表面上の距離を延在する電荷蓄積素子との両方とフィールド結合されるように形成される方法。
【請求項３０】
請求項２９記載の方法において、
前記第２のコントロールゲートおよび第２のコントロールゲート線は、共通のプロセスによって単一構造として形成される方法。
【請求項３１】
請求項２５記載の方法において、
前記第１の材料を成膜するステップは、ポリシリコンを成膜するステップを含み、ポリシリコンの結果生じる電荷蓄積素子スペーサは、導電性フローティングゲートになる方法。
【請求項３２】
半導体基板上に不揮発性メモリセルアレイを作製する方法であって、
基板の表面内に、第１の方向に隔置されるとともに基板表面にわたって第２の方向に延長されたトレンチを形成するステップであって、前記第１の方向および第２の方向は互いに直角であるステップと、
トレンチの少なくとも底面にトレンチの長さに沿ってソース領域およびドレイン領域を形成するステップと、
基板にわたるとともに、第１のトレンチのセット内に第１のポリシリコン材料を成膜するステップと、
トレンチの対向する側壁に沿って、第１の方向にそれらの間にスペースをもたせて、導電性スペーサを残すように、成膜された第１のポリシリコン材料を異方的に取り除くステップと、
スペーサ間のスペース内にコントロールゲートを形成するステップと、
スペーサをフローティングゲートに分離するステップと、
第１の方向にトレンチ間で基板表面上に選択ゲートを形成し、選択ゲートを第１の方向に延長するとともに第２の方向に隔置させたワード線に接続するステップと、
を含む方法。
【請求項３３】
半導体基板上に不揮発性メモリセルアレイを作製する方法であって、
基板の表面内に、第１の方向に隔置されるとともに基板表面にわたって第２の方向に延長された第１のトレンチのセットを形成するステップであって、前記第１の方向および第２の方向は互いに直角であるステップと、
第１のトレンチのセットの少なくとも底面にトレンチの長さに沿ってソース領域およびドレイン領域を形成するステップと、
基板にわたるとともに、第１のトレンチのセット内に第１のポリシリコン材料を成膜するステップと、
対向する側壁に沿って、第１の方向にトレンチの外側に延在しないが、第１の方向にポリシリコン領域間にスペースを残す第１のトレンチのセット内に領域を残すように、成膜された第１のポリシリコン材料を異方的に取り除くステップと、
第１のトレンチのセット内のスペース内に第２のポリシリコン材料を形成するステップと、
基板表面および第１の方向に延長されるとともに第２の方向に隔置された第１のポリシリコン材料および第２のポリシリコン材料に第２のトレンチのセットを形成するステップであって、前記第２のトレンチのセットの深さは、第１のトレンチのセットの深さと実質的に等しく、それによって、第１のポリシリコンの側壁領域を個々のフローティングゲートに分離するステップと、
第２の方向にフローティングゲート間で第２のトレンチのセット内に導体材料を形成するステップと、
第２の方向に延長されるとともに第１の方向に隔置された導体材料のストリップを形成して、第１のトレンチのセット内の第２のポリシリコン材料および第２のトレンチのセット内の導体材料上を通るとともに接触するステップと、
第１の方向に第１のトレンチのセット間で基板表面上に選択ゲートを形成するステップであって、前記選択ゲートを第１の方向に延長するとともに第２の方向に隔置させたワード線に接続するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に不揮発性フラッシュメモリシステムに関し、特に、基板トレンチを利用するメモリセルアレイを形成してアレイ全体の大きさを低減する構造およびプロセスに関する。
【背景技術】
【０００２】
商業的に成功を収めた多数の不揮発性メモリ製品が存在し、特に、小型形状のファクタカードの形で今日使用されるこれらのメモリ製品ではフラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）セルアレイが用いられている。ＮＯＲまたはＮＡＮＤアーキテクチャを有するアレイが、一般に使用されている。メモリセルアレイを含む１つまたは複数の集積回路チップが、一般にコントローラチップと組み合わされて、完成したメモリシステムを形成する。前述したものとは別に、コントローラ機能の一部またはすべてを、メモリセルアレイのすべてまたは一部を含む同じチップ上で実行することができる。
【０００３】
１つのタイプのＮＯＲアレイでは、各メモリセルは、ソース拡散部とドレイン拡散部との間に「分割チャネル」を有する。セルのフローティングゲートが一方のチャネル部にわたって配置され、ワード線（コントロールゲートとも呼ばれている）がフローティングゲートにわたると共に他方のチャネル部にわたって配置されている。この配置によって、２つの直列トランジスタを備える１つのセルが効果的に形成され、一方のトランジスタ（メモリトランジスタ）は、チャネルのトランジスタ部分の中を流れることができる電流量を制御するフローティングゲートの電荷量とワード線の電圧とを組み合わされたものであり、他方のトランジスタ（選択トランジスタ）は、トランジスタのゲートとして機能するワード線を有する。ワード線は、フローティングゲートの行にわたって延在する。このようなセル、メモリシステムにおけるそれらセルの利用およびそれらセルの製造方法の例が、米国特許第５，０７０，０３２号（特許文献１）、第５，０９５，３４４号（特許文献２）、第５，３１５，５４１号（特許文献３）、第５，３４３，０６３号（特許文献４）、第５，６６１，０５３号（特許文献５）、および第６，２８１，０７５号（特許文献６）に記載されている。
【０００４】
この分割チャネルフラッシュＥＥＰＲＯＭセルの変更によって、フローティングゲートとワード線との間に配置されたステアリングゲートが追加される。１つのアレイの個々のステアリングゲートが、ワード線に対して垂直にフローティングゲートの１つの列にわたって延在する。この結果、１つの選択セルの読み出しまたはプログラミングを行う際に、２つの機能を同時に実行する必要があるワード線の負担が軽減される。これら２つの機能として、（１）選択トランジスタのゲートとしての機能があり、したがって、選択トランジスタのオン／オフを行うための適切な電圧が必要となり、（２）ワード線とフローティングゲートとの間で電界（容量性）結合を介して所望のレベルに合わせてフローティングゲートの電圧を駆動する機能がある。これらの機能の双方を単一の電圧で最適に実行することは困難である場合が多い。ステアリングゲートの追加によって、この追加されたステアリングゲートが機能（２）を実行する一方で、ワード線は機能（１）のみを実行する必要がある。１つのフラッシュＥＥＰＲＯＭアレイにおけるステアリングゲートの使用が、例えば、米国特許第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に記載されている。
【０００５】
集積回路領域を効率的に利用する１つの具体的なタイプのメモリセルには、２つのフローティングゲートが含まれ、各フローティングゲートは、２進（フローティングゲート当たり１ビット）または多数のプログラミング状態（フローティングゲート当たり２ビット以上）で処理することができる。ソース拡散部とドレイン拡散部との間の基板チャネルにわたって２つのフローティングゲートが配置され、ソース拡散部とドレイン拡散部との間に選択トランジスタが配置されている。フローティングゲートの個々の列に沿って１つのステアリングゲートが設けられ、フローティングゲートの個々の行に沿って１つのワード線がステアリングゲート上にわたって設けられている。読み出しまたはプログラミングを行うために所定のフローティングゲートにアクセスする場合、たとえどのような電荷レベルが一方のフローティングゲートに存在していても、関心対象のフローティングゲートを含むセルの他方のフローティングゲートにわたるステアリングゲートは、その他方のフローティングゲートの下でチャネルをオンに転換するのに十分に高くなるまで上げられる。この動作によって、同一のメモリセル内の関心対象のフローティングゲートの読み出しまたはプログラミングを行う際に、１つのファクタとしての他方のフローティングゲートが効果的に除去される。例えば、セル状態の読み出しに使用することができるセル中を流れる電流量は、この場合、関心対象のフローティングゲート上の電荷量の関数となるが、同一セル内の他方のフローティングゲートの電荷量の関数とはならない。
【０００６】
したがって、デュアルフローティングゲートメモリセルを有するアレイおよび動作技術の例が、米国特許第５，７１２，１８０号（特許文献９）、第６，１０３，５７３号（特許文献１０）、および第６，１５１，２４８号（特許文献１１）に記載されている。デュアルフローティングゲートメモリセルアレイは、通常、半導体基板の表面全体に形成される。しかし、米国特許第６，１５１，２４８号（特許文献１１）は、さらに、主として図６および図７について、基板表面のトレンチ内に、トレンチに隣接する基板の表面領域に沿って形成されたメモリセルについて説明している。米国特許第６，９３６，８８７号（特許文献１２）は、また、基板トレンチ内に部分的に形成されたメモリセルアレイについて説明している。
【０００７】
ＮＡＮＤアレイでは、１６や３２などの３つ以上のメモリセルの連続列が、個々のビット線と基準電位との間で１つまたは複数の選択トランジスタと接続されてセル列を形成する。多数のこれらの列にわたって、行方向にセルにわたってワード線が延在する。プログラミング中、列内の残りのセルを強くオンに転換することによって列内の個々のセルの読み出しとベリファイとが行われるので、列中を流れる電流はアドレス指定されたセルに格納された電荷レベルに依存する。メモリシステムの一部としてのＮＡＮＤアーキテクチャのアレイおよびその動作の例が、米国特許第５，５７０，３１５号（特許文献１３）、第５，７７４，３９７号（特許文献１４）、第６，０４６，９３５号（特許文献１５）、第６，５２２，５８０号（特許文献１６）、第６，８８８，７５５号（特許文献１７）、および第６，９２５，００７号（特許文献１８）において見出される。
【０００８】
ゲート誘電体を介してフローティングゲート上に基板から電子を注入する種々のプログラミング技術が存在する。最も通常に行われるプログラミングメカニズムが、ブラウンとブリュワーにより編集された本「不揮発性半導体メモリ技術」、ＩＥＥＥプレス、第１．２節、９〜２５ページ（１９９８年）(a book edited by Brown and Brewer, "Nonvolatile Semiconductor Memory Technology," IEEE Press, section 1.2, page 9-25 (1998)) （非特許文献１）に記載されている。「ファウラー−ノードハイムトンネリング」(Fowler-Nordheim tunneling) （第１．２．１節）と呼ばれている１つの技術によって、コントロールゲートと基板チャネルとの間の電圧差により確立される高い電界の影響下で、電子が、フローティングゲート誘電体のトンネルの中を通される。他の技術、一般に「熱電子注入」（第１．２．３節）と呼ばれるドレイン領域でのチャネル熱電子注入によって、セルのドレインに隣接するフローティングゲートの領域内にセルのチャネルから電子が注入される。「ソース側注入」（第１．２．４節）と呼ばれているさらに他の技術では、ドレインからチャネル領域で電子注入を行う条件をつくりだすように、メモリセルチャネルの長さに沿って基板面の電位が制御される。ソース側注入については、カミヤらの論文「高いゲート注入効率を有するＥＰＲＯＭセル」，ＩＥＤＭ技術ダイジェスト，１９８２年，７４１〜７４４ページ(Kamiya et al., "EPROM Cell with High Gate Injection Efficiency," IEDM Technical Digest, 1982, pages 741-744) （非特許文献２）と、米国特許第４，６２２，６５６号（特許文献１９）および第５，３１３，４２１号（特許文献７）にも記載がある。オグラらによる「ＥＥＰＲＯＭ／フラッシュのためのバリスティック直接注入による低圧、低電流、高速プログラムステップ分割ゲートセル」，ＩＥＤＭ，１９９８年，９８７〜９９０ページ(Ogura et al., "Low Voltage, Low Current, High Speed Program Step Split Gate Cell with Ballistic Direct Injection for EEPROM/Flash", IEDM 1998, pages 987-990)（非特許文献３）に記載されているように、「バリスティック注入」と呼ばれている他のプログラミング技術では、短いチャネル内に高い電界が生成され、電荷蓄積素子上へ直接電子が加速される。
【０００９】
フローティングゲート電荷蓄積素子から電荷を除去してメモリセルを消去する２つの技術のうちの１つが、主として、前述した２つのタイプのメモリセルアレイの双方で用いられている。一方の技術は、ソース、ドレイン、基板およびフローティングゲートと基板との間の誘電体層の一部を貫通して電子にトンネリングを生じさせる他のゲートに適正な電圧を印加することによって基板に対する消去を行うものである。
【００１０】
もう一方の消去技術は、フローティングゲートから別のゲートへこれらゲート間に配置されたトンネル誘電体層を貫通して電子を移動するものである。前述した第１のタイプのセルでは、その目的のために第３のゲートが設けられる。ステアリングゲートの利用に起因して３つのゲートをすでに有する前述した第２のタイプのセルでは、第４のゲートを追加する必要なく、ワード線のレベルに合わせてフローティングゲートは消去される。この後者の技術は、ワード線が実行する第２の機能を元に戻して追加するものではあるが、これらの機能は異なる時点に実行されるため、この２つの機能に起因して妥協を行う必要が回避されることになる。いずれの消去技術を利用する場合にも、１回の「フラッシュ」で同時消去される最小数のセルのブロックに、多数のメモリセルが一体にグループ化される。１つのアプローチでは、１ディスクセクタに格納されるユーザデータ量、すなわち５１２バイトとともに若干のオーバーヘッドデータの格納に十分なメモリセルが個々のブロックに含まれる。一度に多くのブロックの消去、欠陥の管理、および他のフラッシュＥＥＰＲＯＭシステムの特徴が、米国特許第５，２９７，１４８号（特許文献２０）に記載されている。他のアプローチでは、個々にプログラミングおよび読み出しの実行が可能である８、１６またはそれより多いホストセクタに相当するデータに等しい数千バイトのユーザデータの保持に十分なセルが個々のグループに含まれる。そのような大きなブロックメモリを動作する例が、米国特許第６，９６８，４２１号（特許文献２１）に記載されている。
【００１１】
電気的に導電性のフローティングゲートの代わりに、いくつかのフラッシュメモリが、電子を捕獲する非導電性誘電体材料を利用している。いずれの場合も、個々のメモリセルは、１つまたは複数の電荷蓄積素子を含む。誘電体の使用例は、前述した米国特許第６，９２５，００７号（特許文献１８）およびその中で参照された文献で説明されている。誘電体トラップ電荷メモリセルの場合には、２つ以上の電荷蓄積素子が、隔置された誘電体の１つの連続層の２つ以上の領域として形成され得る。適切な電荷蓄積誘電体材料の１つの例は、３層酸化物−窒化物−酸化物（ＯＮＯ）の複合材料である。他の例は、シリコンリッチ二酸化ケイ素材料の１つの層である。ほとんどすべての集積回路用アプリケーションの場合のように、フラッシュＥＥＰＲＯＭシステムの場合にも、何らかの集積回路機能の実現に必要なシリコン基板面積の縮小に対する圧力が存在する。所定の大きさのメモリカードと他のタイプのパッケージとの記憶容量を増加するために、シリコン基板の所定の面積に格納することができるデジタルデータ量の増加、あるいは容量の増加と大きさの減少の双方が絶えず求められている。データの記憶密度を高める他の方法として、メモリセル当たり２つ以上のビットデータを格納する方法がある。この方法は、メモリセルしきい値電圧範囲のウィンドウを３以上の状態に分割することにより達成される。このような４状態を使用することにより、個々の電荷蓄積素子が、電荷蓄積素子当たり２ビットのデータ、３ビットのデータを格納する８状態等の格納が可能となる。多状態フラッシュＥＥＰＲＯＭの構造と動作が、米国特許第５，０４３，９４０号（特許文献２２）および第５，１７２，３３８号（特許文献２３）に例として記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第５，０７０，０３２号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，３１５，５４１号
【特許文献４】米国特許第５，３４３，０６３号
【特許文献５】米国特許第５，６６１，０５３号
【特許文献６】米国特許第６，２８１，０７５号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，７１２，１８０号
【特許文献１０】米国特許第６，１０３，５７３号
【特許文献１１】米国特許第６，１５１，２４８号
【特許文献１２】米国特許第６，９３６，８８７号
【特許文献１３】米国特許第５，５７０，３１５号
【特許文献１４】米国特許第５，７７４，３９７号
【特許文献１５】米国特許第６，０４６，９３５号
【特許文献１６】米国特許第６，５２２，５８０号
【特許文献１７】米国特許第６，８８８，７５５号
【特許文献１８】米国特許第６，９２５，００７号
【特許文献１９】米国特許第４，６２２，６５６号
【特許文献２０】米国特許第５，２９７，１４８号
【特許文献２１】米国特許第６，９６８，４２１号
【特許文献２２】米国特許第５，０４３，９４０号
【特許文献２３】米国特許第５，１７２，３３８号
【特許文献２４】米国特許第６，７３８，２８９号
【特許文献２５】米国特許第６，８５０，４４１号
【非特許文献】
【００１３】
【非特許文献１】a book edited by Brown and Brewer, "Nonvolatile Semiconductor Memory Technology," IEEE Press, section 1.2, page 9-25 (1998)
【非特許文献２】Kamiya et al., "EPROM Cell with High Gate Injection Efficiency," IEDM Technical Digest, 1982, pages 741-744
【非特許文献３】Ogura et al., "Low Voltage, Low Current, High Speed Program Step Split Gate Cell with Ballistic Direct Injection for EEPROM/Flash", IEDM 1998, pages 987-990
【発明の概要】
【００１４】
フローティングゲート電荷蓄積素子メモリセルアレイが、トレンチに隣接する基板表面に重なることなく、フローティングゲートがゲート誘電体をそれらの間に有して、側壁に沿って配置されたトレンチまたは空洞を使用して形成される。すなわち、フローティングゲートは、平面図でトレンチの領域内に残る。これは、フローティングゲートとしてスペーサを利用することによってなされることが好ましく、導電性にドープされたポリシリコンなどのフローティングゲート材料の層を、アレイ上およびトレンチ内に等方的に成膜し、次いで、トレンチ側壁に沿って残るスペーサを除いて、成膜されたフローティングゲート材料をすべて異方的にエッチングする。このとき、導電性コントロールゲートをフローティングゲートスペーサ間でトレンチ内に形成することができ、および／またはメモリセルに所望の正確な構成に依存して、選択トランジスタをトレンチに隣接する基板表面領域に配置することができる。
【００１５】
この構造の全体的な利点として、基板表面領域を効率的に使用することが挙げられる。メモリセルチャネル長の大部分をトレンチ壁に沿って垂直に置き、それにより、各メモリセルに必要な基板表面領域の量を低減する。ソース領域およびドレイン領域は、フローティングゲート間のトレンチの底に注入されてもよい。このフローティングゲート構造、およびフローティングゲートを形成する方法は、フラッシュメモリアレイの種々様々なタイプで使用されてもよい。そのような各セルが、デュアルフローティングゲートメモリセルのＮＯＲアレイを形成するために使用されるならば、例えば、隣接するトレンチの側壁に沿って２つのフローティングゲートから形成し、選択トランジスタを基板表面内で側壁間に形成する。メモリセルトランジスタの連続列を、ＮＡＮＤアレイを形成するために使用するならば、接続拡散部がフローティングゲート間でトレンチの底に、また隣接するトレンチ間で基板表面に沿った状態で、トレンチ側壁に沿って形成する。
【００１６】
基板トレンチの壁に沿ったフローティングゲートのこの位置決めの具体的な１つの利点は、メモリアーキテクチャでは、適切な場合に、フローティングゲートを、効率を高めてバリスティック注入によってプログラムすることができるということである。すなわち、電子を、トレンチ間の基板チャネル長に沿って、および直接線経路でフローティングゲート上に基板表面に平行に加速して、基板トレンチ側壁と、フローティングゲートと側壁との間にはさまれたトンネル誘電体との間の界面に垂直またはほぼ垂直の角度で衝突することができる。したがって、散乱メカニズムによって電子の方向を変える必要はなく、より通常のソース側注入および熱電子注入プログラムメカニズムを使用する間に散乱が生じる。トレンチから、および基板表面に沿ってフローティングゲートを包まないようにすることによって、また選択ゲートのＶＴよりわずかに高い選択ゲートに電圧を印加することによって、トンネル酸化物バリアを克服するのに十分な運動エネルギーにチャネル電子を加速する高い横電場を生成する。これらの熱電子の多くは、熱電子の運動量の方向を変えるために、最初に散乱する必要なしに、トンネル酸化物に影響を及ぼす。フローティングゲートにかかる高電圧は、また、電子がチャネル領域を横断する場合、フローティングゲートへの経路に沿って電子の加速を促進することができる。フローティングゲートを形成するトレンチの壁は、基板表面に垂直とすることができ、それは、バリスティック注入による効率的なプログラミングに最適であり、メモリセルの大きさを最小限にすることを可能にするが、これは必要条件ではない。基板表面に異方的にエッチングすることによって、垂直側壁を有する基板トレンチを都合よく形成する。
【００１７】
メモリセル電荷蓄積素子としてフローティングゲートを形成するより、誘電性電荷トラップ材料を代用してもよい。例えば、同じスペーサ技術を使用して、ＯＮＯの中央窒化物層を成膜することができる。窒化物スペーサの両側にあるように酸化物の一定の厚みの層を形成して、ＯＮＯ構造をもたらす。前述したのとは別に、シリコンリッチ二酸化ケイ素のスペーサを導電性フローティングゲートと同様に形成することができ、フローティングゲートの両側に設けられた誘電体層を、そのような誘電性スペーサ上に形成する必要はない。
【００１８】
本発明の追加の態様、利点、実施形態および特徴は、本発明の例示の実施例についての以下の説明に含まれ、添付図面と関連してこの説明を行うべきである。
【００１９】
本願明細書で参照される全ての特許、特許出願、論文、本の一部、他の出版物、文献および事物は、すべての目的のためにその全体が本願明細書において参照により援用されている。援用される出版物、文献または事物と本願明細書との間での用語の定義または使用における、いずれの矛盾または抵触の範囲では本願明細書のものが有効である。
【図面の簡単な説明】
【００２０】
【図１】本発明の種々の態様が実行可能なフラッシュＥＥＰＲＯＭシステムをブロック図の形態で示す。
【図２】部分的に構成されたデュアルフローティングゲートメモリセルアレイの平面図である。
【図３Ａ】断面Ａ−Ａに沿って切り取られた図２の構造の１つの実施形態の断面図である。
【図３Ｂ】断面Ｂ−Ｂに沿って切り取られた図２の構造の１つの実施形態の断面図である。
【図４】図２、図３Ａ、図３Ｂのアレイのデュアルフローティングゲートメモリセルの等価回路図である。
【図５】断面Ａ−Ａに沿って切り取られた図２の構造の他の実施形態の断面図である。
【図６】断面Ａ−Ａに沿って切り取られた図２の構造の断面図であり、図５の実施形態の改変例を示す。
【図７】断面Ａ−Ａに沿って切り取られた図２の構造の断面図であり、図５の実施形態の改変例を示す。
【図８】ＮＡＮＤアレイにおいてメモリセルの列に沿って切り取られた他の実施形態の断面図である。
【図９】図８のＮＡＮＤ列の等価回路である。
【発明を実施するための形態】
【００２１】
メモリシステム
本発明の種々の態様を具現化するメモリシステムの例を図１のブロック図により一般的に示す。多数の個々にアドレス指定可能なメモリセル１１が、行と列とからなるピッチが等しいアレイに配置されているが、セルの他の物理的配置構成も確かに可能である。本願明細書でセルアレイ１１の列に沿って延在するように示されているビット線は、線１５を介してビット線デコーダおよびドライバ回路１３と電気的に接続される。この説明ではセルアレイ１１の行に沿って延在するように示されているワード線は、線１７を介してワード線デコーダおよびドライバ回路１９と電気的に接続される。ステアリングゲートは、アレイ１１のメモリセルの列に沿って延在し、線２３を介してステアリングゲートデコーダおよびドライバ回路２１と電気的に接続される。デコーダ１３、１９，２１の各々は、メモリコントローラ２７からバス２５を介してメモリセルアドレスを受ける。デコーダおよびドライバ回路も、それぞれの制御信号線および状態信号線２９、３１、３３を介してコントローラ２７と接続される。ステアリングゲートとビット線とに印加される電圧は、デコーダとドライバ回路１３および２１とを互いに接続するバス２２を介して調整される。
【００２２】
コントローラ２７は、線３５を介してホスト装置（図示せず）と接続可能である。このホスト装置は、パーソナルコンピュータ、ノートブック形コンピュータ、デジタルカメラ、オーディオプレイヤ、その他の種々の手持式電子装置などであってもよい。図１のメモリシステムは、ＰＣＭＣＩＡ、コンパクトフラッシュ（登録商標）協会、ＭＭＣ（登録商標）協会、ＳＤグループなどから出されているいくつかの現行の物理規格および電気規格のうちの１つの規格に準拠するカードの形で一般に実装される。カードフォーマットの形で実装されるとき、線３５は、ホスト装置の相補型コネクタとインターフェイスを行うカード上のコネクタで終端する。多くのカードの電気的インターフェイスは、ＡＴＡ規格に準拠しているが、その場合、メモリシステムは、あたかも磁気ディスク駆動装置でもあるかのようにホストには見える。その他のメモリカード用インターフェイス規格も存在する。カードフォーマットの１つの代替例として、図１に示すタイプのメモリシステムをホスト装置内に永久に埋設する。
【００２３】
バス２５を介してアドレス指定されたとき、デコーダおよびドライバ回路１３、１９、２１は、それぞれの制御線および状態線２９、３１、３３の制御信号に従って、アレイ１１のそれぞれの線に適正な電圧を発生させ、プログラミング機能、読み出し機能および消去機能を実行する。電圧レベルと他のアレイのパラメータとを含むいずれの状態信号も、同じ制御線および状態線２９、３１、３３を介してアレイ１１によりコントローラ２７へ出力される。回路１３内の複数のセンス増幅器は、アレイ１１内でアドレス指定されたメモリセルの状態を示す電流レベルまたは電圧レベルを受け、読み出し動作中に線４１を介してこれらの状態に関する情報をコントローラ２７に提供する。多数のメモリセルの状態を同時に読み出すことを可能にするために通常多数のセンス増幅器が使用される。読み出し動作中およびプログラム動作中、１行のセルが、回路１３、２１によって選択されるアドレス指定された行内の複数のセルにアクセスするように通常、回路１９を介して一度にアドレス指定される。一般に、多くの各行内のすべてのセルは、消去動作中、同時消去されるように１つのブロックとして一括してアドレス指定される。
【００２４】
ビット線デコーダおよびドライバ回路１３は、線１５を介してグローバルビット線に接続され、グローバルビット線は、アレイのソース領域およびドレイン領域に選択的に接続される。個々のメモリセルの列のソースおよびドレインは、バス２５を介して供給されるアドレスおよび線１９を介して供給される制御信号に応じて、読み出しまたはプログラミング用の適切なプログラミング電圧に接続される。
【００２５】
ステアリング線デコーダおよびドライバ回路２１は、線２３を介してステアリングゲートに接続され、ステアリング線を個々に選択し、バス２５でもたらされるアドレス、線３３の制御信号、およびドライバおよびセンス増幅器１３からのデータに応じて、ステアリング線の電圧を制御することができる。
【００２６】
選択ゲートデコーダおよびドライバ回路１９は、個々に１行のセルアレイを選択するために、ワード線に接続される。そのとき、選択された行内の個々のセルは、ビット線、ステアリングゲートデコーダ、およびドライバ回路１３、２１による読み出しまたは書き込みが可能とされる。
【００２７】
図１に示すようなメモリシステムの動作については、前述した背景技術の欄で特定した特許および本願の譲受人であるサンディスク  コーポレイションへ譲渡された他の特許に記載されている。さらに、米国特許第６，７３８，２８９号（特許文献２４）は、例示のデータプログラミング方法について説明する。
【００２８】
デュアルフローティングゲートメモリセルアレイの例示的な実施形態
スペーサ技術によって形成されたフローティングゲートを有する１つの集積回路チップ上に形成された例示のＮＯＲメモリアレイの構造を図２、３Ａ、３Ｂに示し、この結果生じるメモリセルの等価回路を図４に記載している。主に図２の平面図を参照して、トレンチ５１〜６６の二次元アレイが、好ましくは、最初に長い平行トレンチをエッチングし、次いで、トレンチ内に短くされたトレンチ５１〜６６を画定することにより、半導体基板５０の表面４９に形成される。これらのトレンチは、２組の電気的に導電性のコントロールゲート線、ｘ方向に延在する長さを有するワード線６９〜７２、および直交配向したｙ方向に延在する長さを有するステアリングゲート線７５〜７８によって横断される。オプションではあるが、好ましくは、導電性シールド８１〜９２のアレイは、ｙ方向にトレンチ５１〜６６の隣接するものの間で基板５０の表面４９に凹に形成される。各シールドは、シールドを通過するステアリング線７５〜７８の１つに電気的に接続される。これらの導電性シールドおよび周囲の誘電体は、最初に形成された細長いトレンチに沿って周期的に配置されて、フローティングゲートが配置される画定された長さのトレンチ５１〜６６を形成する。
【００２９】
トレンチ５１〜６６に形成される構成要素が、図３Ａ、図３Ｂに示され、それぞれ、直交配向した断面Ａ−Ａ、Ｂ−Ｂに沿った図２の切り取られた図である。各トレンチ５１〜６６は、メモリセルフローティングゲート、選択ゲート、および誘電体の層を含む。トレンチ６１を代表にとると、誘電体材料の層１０１は、トレンチの壁および底面を覆う。層１０１は、二酸化ケイ素（例えば、ＳｉＯ2 ）からなることが好ましい。２つの導電性フローティングゲート１０３、１０５が、ｘ方向にトレンチの対向する側壁に沿ってスペーサとして形成される。十分なスペースが、誘電体の層１０７用のフローティングゲートと、このスペースを満たすステアリングゲート１０９との間にｘ方向に残される。誘電体層１０７は、一般に「ＯＮＯ」と称する構造において、３つの層、窒化ケイ素（例えば、Ｓｉ3 Ｎ4 ）の層の対向する側部上の二酸化ケイ素の２つの層からなることが好ましい。ＯＮＯ層は、フローティングゲートとステアリングゲートとの間の領域に閉じ込められ、チャネル領域を回避することに留意するべきである。これは、メモリセルの耐久性を向上し、ノイズを低減し、時間と共にその窒化物層のトラップ電荷によって引き起こされる可能性がある現象を妨げる。
【００３０】
ゲート１０３、１０５、１０９、側壁に沿った誘電体層１０１、および中間誘電体層１０７は、ともにｘ方向においてトレンチ６１を満たす。埋設Ｎ＋拡散部１１０は、ｙ方向に延長され、トレンチ５３、５７、６１、６５の下に配置されて、メモリセルのための、一部であるソース領域およびドレイン領域をもたらす。残りのトレンチは、同じ構造および形態を含む。以下での使用のための特定として、隣接するトレンチ６０は、トレンチ６１と同様に配置されたフローティングゲート１１１、１１３、ステアリングゲート１１５、および誘電体層を含む。埋設拡散部１１７は、同じ列においてトレンチ６０および他のトレンチ下に存在する。
【００３１】
フローティングゲートは、トレンチ内に含めるように形成されるメモリセルアレイ全体にわたってポリシリコン材料を成膜し、次いでフローティングゲートスペーサ１０３、１０５などのスペーサがトレンチ内に残るまで、その層を異方的にエッチングすることによって形成されることが好ましい。基板表面４９上に残る可能性があるフローティングゲートスペーサ材料のいかなる部分も取り除くために、化学的機械的研磨（ＣＭＰ）ステップを行ってもよい。この実施形態では、結果生じるフローティングゲートは、基板表面４９の下で、全体的にそれぞれのトレンチ内に配置される。ステアリングゲート１０９、１１５も、都合よく、全体的に基板表面４９の下でそれらステアリングゲートのトレンチ内に配置される。
【００３２】
導電性コントロールゲート線は、基板表面４９上に、トレンチにわたって配置されている。ステアリングゲート線７５〜７８は、ｙ方向にトレンチにわたって延在し、トレンチのステアリングゲートおよびトレンチ間の導電性シールドと接触する。線７７は、例えば、中間導電性シールド８３、８７、９１と接触するとともに、ステアリングゲート１０９およびその列の他のステアリングゲートにわたって延在するとともに電気的に接触する。誘電体の絶縁層（図示せず）は、ステアリングゲート線と、それらの線が横断する基板表面４９のいずれかの部分との間に配置されている。誘電体材料は、ステアリングゲート線を囲む。線７７は、例えば、２つの誘電体層１２１、１２３を有し、誘電体層１２１、１２３は、線７７の上面に配置されるとともにその表面と同一の外延を持つ。層１２１は、二酸化ケイ素からなることが好ましく、層１２３は、窒化ケイ素からなることが好ましい。スペーサ１２５、１２７は、導電性の線７７、および導電性の線７７上の誘電性ストリップ１２１、１２３のｘ方向に側壁に沿って形成されている。
【００３３】
ワード線６９〜７２は、誘電体で囲まれたステアリングゲート線にわたって、ステアリングゲート線に垂直に配置されている。中間誘電体の厚みのために、ワード線とステアリングゲート線との間には結合がほとんどないか、あるいはまったくない。さらに、ワード線は、ゲート誘電体、好ましくは二酸化ケイ素の層１２９によって、ｘ方向にトレンチ間で基板表面から分離されている。ゲート誘電体１２９に隣接するワード線の領域は、メモリセルの選択ゲートを形成する。選択トランジスタのチャネル領域は、トレンチ間でゲート誘電体層１２９の対向する側で基板表面４９内に存在する。
【００３４】
シールドは、ｙ方向に一方の側にフローティングゲートの端縁部からそれを分離するシールド９１の側壁に沿う層１３１、１３２、およびシールド９１の底面と基板表面４９との間の層１３３などの誘電体によって囲まれる。底の層１３３は、比較的厚くされて、シールド９１と基板表面４９との間の結合を最小限にする。他方、側面層１３１、１３２は、比較的薄くされて、シールド９１とシールドの一方側のフローティングゲートの端縁部との間の結合を最大限にする。シールド９１は、ステアリングゲート線７７と電気的に接続されているので、これは、各ステアリングゲートと、ステアリングゲートと同じ列のフローティングゲートとの間の結合が増加した領域をもたらす。増加した結合比を有するメモリセルは、ステアリングゲートにかかる電圧のより大きな割合を、容量結合されるフローティングゲートに結合する。同時に、ｘ方向の薄いフローティングゲートのために、図３Ａから分かるように、フローティングゲートと埋設ビット線拡散部との間の結合は、小さくしておくことができる。
【００３５】
図２、図３Ａ、図３Ｂのアレイのための１つの具体例の構成は、互いに交差するｘ方向およびｙ方向の両方に基板内に形成された連続トレンチを含んでいる。フローティングゲートおよびステアリングゲートは、ｘ方向のトレンチ間で、ｙ方向に延長されたトレンチ内に配置されている。シールド素子は、シールド素子がｙ方向のトレンチと交差するｘ方向に延長されたトレンチ内に配置されている。このとき、適切な電界誘電体材料は、シールド素子間でｘ方向のトレンチを満たす。
【００３６】
図２、図３Ａ、図３Ｂの例示の構造は、プロセスにおける異なるポイントで、材料の５つの個々の堆積物から形成された、ドープされたポリシリコンまたは他の適切な導体材料を利用する。以下に説明するプロセスの実施形態では、フローティングゲートは、導体材料の第１の堆積物から形成され、ステアリングゲートは、第２の堆積物から形成され、シールド素子は、第３の堆積物から形成され、ステアリングゲート線は、第４の堆積物から形成され、ワード線は、第５の堆積物から形成されている。ポリシリコンは、成膜される間にドープされてもよく、前述したのとは別に、ドープすることなく成膜され、次いで成膜後にイオン注入されてもよい。ワード線が形成されるポリシリコンの最後の層は、結果生じるワード線の抵抗を低減するためにケイ化されてもよく、またはこの目的のために、その上面に結合された金属を有していてもよい。前述したのとは別に、ワード線は、第５の層として全体的に金属から形成されていてもよい。
【００３７】
図４は、図３Ａ、図３Ｂの１つのメモリセルの等価回路であり、同じ参照番号がプライム記号（’）を付して使用される。３つのトランジスタが、埋設ビット線拡散部１１０’、１１７’との間で直列に接続されている。左側の記憶トランジスタは、フローティングゲート１１３’を含み、右側の記憶トランジスタは、フローティングゲート１０３’を含む。これらの記憶トランジスタ間で、選択トランジスタは、コントロールゲート７１’を有する。本願明細書に示されるメモリセルアレイは、前述した米国特許第６，１５１，２４８号（特許文献１１）のデュアルフローティングゲートメモリセルアレイと実質的に同様に処理されてもよい。
【００３８】
図３Ａに示すように、この１つのメモリセルの基板チャネルは、３つのセグメントに分割されている。１つのセグメント（Ｔ１−左）は、拡散部１１７と基板表面４９との間で、フローティングゲート１１３に隣接するトレンチ６０の垂直側壁に沿っている。これは、説明されるメモリセルの左側の記憶トランジスタの一部である。隣のセグメント（Ｔ２）は、隣接するトレンチ６０、６１の壁間の基板表面４９に沿っている。第３のセグメント（Ｔ１−右）は、トレンチ６１の垂直側壁に沿っている。処理が可能な限り、トレンチは、基板表面にわたってｘ次元およびｙ次元で小さなものとして形成されていてもよい。この結果、基板表面にわたってｘ方向に非常にコンパクトなメモリセルアレイが得られる。このように、メモリセルあたりの集積回路領域の量は、非常に小さくされる。メモリセルの密度は、同じ処理規模と仮定すると、フローティングゲートが基板表面にわたって配置される場合の２倍になる可能性がある。同時に、選択ゲートチャネル長（Ｔ１距離）は、わずかに増加してもよく、フローティングゲートチャネル長（Ｔ１）は、著しく増加してもよい。
【００３９】
図３Ａ、図３Ｂに示すメモリセル用の好ましいプログラミングメカニズムは、バリスティックプログラミングである。すなわち、電子は、ワード線、選択ゲート線、埋設ビット線拡散部および基板にかけられた適切な電圧によって、基板表面４９に実質的に平行な方向にチャネルのＴ２領域内で加速される。高速電子の経路は、どのフローティングゲートがプログラムされているかに依存して、その広い平面に対して実質的に垂直にフローティングゲート１０３または１１３の１つにあたる。プログラミング効率は、より標準のソース側注入より桁が高い可能性がある。フローティングゲートの一部が、Ｔ２領域で基板表面４９に重ならないことが好ましく、それによって、この直接高エネルギー電子経路を妨害する可能性がある電界効果のＴ２領域を解放する。図３Ａに示すようなトレンチの側壁は、最も効率的なバリスティックプログラミングのために示すように、垂直（基板表面４９に垂直）であることが好ましいが、前述したのとは別に、他の理由でより便利であるならば、多少傾斜していてもよい。
【００４０】
メモリセルを消去するために、フローティングゲートから電荷を取り除く可能性がいくつかあり、それらのうちの３つを本願明細書に記載する。１つは、電子を、フローティングゲートの比較的鋭い先端から、隣接するワード線７１まで選択ゲート誘電体１２９中を貫通させることである。高い消去電圧は、このためにワード線にかけられる。前述したのとは別に、フローティングゲートは、トレンチの垂直面に沿ってフローティング誘電体層を介して、その垂直チャネル部に消去されてもよい。これについて、０〜−０．５Ｖの範囲の電圧がビット線に加えられ（前述したのとは別に、ビット線は、ビット線に対する消去の可能性も防止するために、浮遊することが可能となる）、０Ｖが基板に印加され、−２０Ｖ以内がステアリングゲート上にかけられる。他の可能性としては、トレンチの底でフローティングゲート誘電体層を介して、フローティングゲートの底とトレンチの底下の埋設拡散部ビット線との間で消去することである。例示の電圧として、ビット線にかけられる５Ｖ、基板にかけられる０Ｖ、ステアリングゲートにかけられる−１５Ｖ以内が挙げられる。この最後の選択肢は、フローティングゲートまたは選択ゲート誘電体層を介して消去しないという利点を有し、したがって、プログラミングおよび読み出しに通常影響する多くの消去動作から、時間と共にこれらの層でトラップ電荷を回避する。
【００４１】
図２、図３Ａ、図３Ｂのメモリセルアレイが、ｘ方向およびｙ方向の両方に、隣接するフローティングゲート間でシールドをもたらすことに留意するべきである。ステアリングゲートが、同じトレンチ内でフローティングゲート間をトレンチの底まで延在するので、ステアリングゲートはｘ方向にシールドをもたらす。ｙ方向において、シールド素子８１〜９２はそのような絶縁をもたらす。隣接するフローティングゲートに対する１つのフローティングゲート上の電荷のフィールド結合は、読み出しエラーのソースであり得るが、それによって著しく低減される。
【００４２】
デュアルフローティングゲートメモリセルアレイを作製するプロセス
図２、図３Ａ、図３Ｂのメモリセルアレイを作製するための１セットのプロセスステップ（製法）を以下に説明する。初期ステップは、アレイが形成される表面からブランク基板に、ホウ素などのイオンの注入を行うことである。様々なエネルギーおよび照射量のさまざまな注入は、結果生じる垂直チャネル部Ｔ１に沿ったドーピングレベルの制御を可能にする。チャネルのフローティングゲート部の垂直配向は、チャネル長に沿ったそのような選択的ドーピングが、相対的に容易にかつ信頼できる結果でなされることを可能にする。例えば、フローティングゲートチャネル長Ｔ１に沿って中間点と一致する深さで、最も高いイオン濃度をもたらすことが望ましい可能性がある。これは、チャネル長Ｔ１に沿った任意の他の点と比較して、しきい値電圧ＶT を中間点で最も高くし、埋設ビット線拡散部または選択ゲートによってではなく、フローティングゲートによって、より強く制御されるボトルネック点を形成する。ボトルネック点がメモリセルの挙動を規定するという程度まで、Ｔ１の中間点にボトルネック点を配置することは、ボトルネック点を、バリスティック電子注入が生じる上領域と、埋設ビット線拡散部への貫通が、消去のために選択される可能性がある下領域との両方から離す。
【００４３】
深さの増加に伴うマイナスイオン勾配は、基板表面近傍に導入されてもよく、プログラミングの間に使用される熱電子の生成の向上のために有利である。さらに、選択ゲートとフローティングゲートとの間にギャップが存在するチャネルの角でのドーピングレベルの制御は、ギャップがメモリセルの挙動を決定づけないことをもたらす。
【００４４】
注入後に、薄いシリコン酸化層を、アレイが形成されている基板表面の領域にわたって成長させる。これは、酸化層上に次に成膜される窒化ケイ素の層のためのバッファとして機能する。次いで、窒化物層がマスクされ、好ましくは、リソグラフィおよび特有のプロセスの他の態様を使用する状態で、できるだけｘ方向にストリップの間で最小の幅および間隔で、ｙ方向に延在する長さを有するストリップのパターンにエッチングする。次いで、窒化物ストリップ間の基板表面および薄い酸化層の領域を、窒化物ストリップがマスクとして機能する状態で異方的にエッチングする。実質的に垂直な壁を有するトレンチを、所望のフローティングゲート垂直チャネル長Ｔ１よりわずかに大きな深さに、このエッチングステップによって基板内に形成する。トレンチ５１〜６６（図２）の各列を、これらのトレンチの１つに最終的に形成する。
【００４５】
次いで、酸化物の厚い層を、窒化物ストリップ上およびトレンチ内のアレイの全領域上に等方的に成膜する。次いで、この酸化層を異方的にエッチングして、トレンチの共通の側壁および窒化物ストリップに沿って酸化物スペーサを残す。成膜された酸化層およびエッチングの厚みを選択して、ｘ方向にスペーサ間に狭いスペースを残す。これらのスペーサおよび窒化物ストリップは注入マスクとして使用される。様々なエネルギーの例えばヒ素を使用する埋設Ｎ＋注入は、スペーサ間にこのマスクを介してトレンチの底になされる。このように、ビット線拡散部を、ｙ方向にトレンチの底に沿って延在するストリップとして形成する。注入されたイオンは、後に、高温でのさらなる処理ステップの結果、ｘ方向外側に拡散し、図３Ａ、図３Ｂに示すビット線拡散部１１０、１１７などを形成する。
【００４６】
酸化物スペーサ、窒化物ストリップおよびそれらの下の酸化物を、次いですべてエッチングする。次いで、酸化層を８ｎｍ〜１０ｎｍの厚みにメモリアレイ領域全体にわたって成長させ、基板表面の階段状の輪郭に従わせる。トレンチ内のこの層の部分は、最終的に、図３Ａ、３Ｂの酸化層１０１になる。第１のポリシリコン層（Ｐｏｌｙ１）を、次いで、１０ｎｍ〜２０ｎｍの厚みでアレイ領域にわたって等方的に成膜する。次いで、この層を異方的にエッチバックして、ｙ方向にトレンチ側壁に沿って連続的に延在するとともに、トレンチ内のｘ方向に隔置されたスペーサストリップを残す。後に、これらのポリシリコンストリップの長さの一部を取り除いて、アレイのスペーサフローティングゲートを残す。
【００４７】
ＯＮＯ層をアレイ領域にわたって形成し、フローティングゲートとして残るポリシリコンスペーサストリップにわたる一部が、図３Ａ、図３Ｂのポリ間誘電体層１０７を形成する。ＯＮＯ層を形成するために、５〜６ｎｍの厚みの酸化層を、最初に成膜または成長させるか、またはその両方を行う。次いで、５〜７ｎｍの窒化物層を酸化層上に成膜する。次いで、最終の５〜６ｎｍの厚みの酸化層を窒化物層上に成長または成膜させるか、またはその両方を行う。高温酸化物高密度化ステップは、各酸化層を形成した後に行ってもよい。前述したのとは別に、後の高温アニールステップが高密度化タスクも行なうため、高温アニールステップがプロセスに含まれる場合には、これは省略してもよい。
【００４８】
ポリシリコン（Ｐｏｌｙ２）の第２の層を、Ｐｏｌｙ１のＯＮＯ被覆ストリップ間にトレンチを完全に満たすのに十分な厚みに、アレイ領域上に等方的に成膜する。次いで、基板表面まで下方へ材料をすべて取り除くためにＣＭＰステップを行う。これによって、ｙ方向に延在するＰｏｌｙ２のストリップが残り、その後、分離されると、図３Ａ、図３Ｂのステアリングゲート１０９、１１５などを形成する。
【００４９】
次のいくつかのステップは、窒化物マスクを形成し、そのマスクを使用してＰｏｌｙ１およびＰｏｌｙ２ストリップをエッチングし、誘電体層は、それらを囲み、ストリップ内の基板は、ｘ方向に延在する長さを有する。結果生じるｘ方向のトレンチの深さは、前のフローティングゲートトレンチエッチングと同じであることが好ましい。Ｐｏｌｙ１、Ｐｏｌｙ２のそれぞれ、酸化層、ＯＮＯ層、およびシリコン基板をほぼ同じ割合でエッチングするように、非選択的エッチングが好ましい。シールド素子５１〜６６（図２）を後に形成するのは、これらのトレンチ内である。このエッチングは、図３Ａ、図３Ｂに示すように、Ｐｏｌｙ１およびＰｏｌｙ２ストリップを分離する。結果生じるステアリングゲートをｙ方向に互いに絶縁するので、ステアリングゲート線７５〜７８（図２、図３Ａ、図３Ｂ）を後で形成して、列内で線をともに接続する。
【００５０】
次に、酸化層を成長させるとともに等方的に酸化物を成膜するなどによって、誘電体層をアレイ領域上に形成して、ｘ方向のトレンチ内で不均等の厚みの誘電体層１３１、１３２、１３３（図３Ｂ）をもたらす。次いで、ポリシリコン（Ｐｏｌｙ３）の第３の層を、ｘ方向のトレンチ内にこの酸化物上に成膜する。次いで、領域を再びＣＭＰにさらして、基板表面まで下方へポリシリコンおよび酸化物を取り除く。残留物は、全体的にｘ方向のトレンチ内で、ｘ方向に延在するＰｏｌｙ３のストリップ、および基板トレンチの壁からＰｏｌｙ３ストリップを分離する酸化物である。これらのＰｏｌｙ３ストリップが後で分離されて、シールド８１〜９２が残る。
【００５１】
確かに、次の一連のステップでは、この分離を行なう。図２の平面図の場合のように、ｘ方向に結果生じるシールドの長さは、隣接するトレンチ５１〜６６の幅より大きいことが好ましいが、シールドの長さは、前述したのとは別に、同じ大きさとすることも可能である。そのようにすることは、使用されるプロセスの線幅より小さいＰｏｌｙ３ストリップのセグメントを取り除く必要があることを意味する。したがって、まず、取り除かれるＰｏｌｙ３ストリップの領域上に並べられたプロセスの線幅にしたがって、開口を有するアレイ領域上に、エッチングマスクを形成する。次いで、スペーサがｙ方向に少なくともこれらの開口の縁部に沿って形成されて、開口を狭くする。これらの限定された開口を介して露出するＰｏｌｙ３ストリップの一部を、異方性エッチングステップによって取り除き、それによって、個々のシールド８１〜９２が残る。
【００５２】
次の一連のステップは、ステアリングゲート線７５〜７８を形成する。ポリシリコン（Ｐｏｌｙ４）の第４の層をアレイの領域上に成膜する。次いで、エッチングマスクを、ｙ方向に延在するストリップの形態でＰｏｌｙ４層上に形成して、残留するとともに線７５〜７８となる層の一部を覆う。このマスクは、予め形成された他の素子と並べられないので、残留Ｐｏｌｙ４ストリップの幅をプロセスの線幅より狭くすることが望ましい。ｘ方向のある程度の位置ずれは、そのとき許容することができる。
【００５３】
これらの狭いマスク開口は、使用されるプロセスの最小線幅に等しいｘ方向に、ストリップが幅およびストリップの間にスペースを有する状態で、Ｐｏｌｙ４層上に酸化物マスクを最初に形成することによって得られてもよい。次いで、酸化物材料のスペーサを、開口の縁部に沿って形成して、開口を狭くする。次いで、窒化物層を、酸化物スペーサ間の狭くなった開口を介して、酸化物材料上およびＰｏｌｙ４層上に成膜する。次いで、この構造は、酸化物材料まで下方へＣＭＰにさらし、それによって、所望のステアリングゲート線の幅で、ｙ方向に延在する窒化物ストリップが残る。窒化物ストリップ間の酸化物材料を選択的エッチングによって取り除く。次いで、Ｐｏｌｙ４層を、結果生じる窒化物マスクを介して異方的にエッチングして、窒化物ストリップが存在する場所以外のＰｏｌｙ４層から材料を取り除く。この結果、ステアリングゲート線７５〜７８が得られる。
【００５４】
図３Ａ、図３Ｂに示すように、窒化物マスク用ストリップを、Ｐｏｌｙ４ストリップ上に適所に残すことが好ましい。次いで、Ｐｏｌｙ４ストリップ（ステアリングゲート線）とＰｏｌｙ４ストリップ上に形成されるワード線との間に十分な絶縁性をもたらすために、酸化物スペーサをＰｏｌｙ４ストリップおよび窒化物ストリップのスタックの側面に沿って形成する。窒化物層によってもたらされるスタックへの加えられる高さは、スペーサ（図３Ａの１２５、１２７など）をもたらし、Ｐｏｌｙ４ストリップの領域（図３Ａのステアリングゲート線７７など）が十分な厚みに達する。
【００５５】
次に、基板の露出表面上に選択ゲート誘電体層１２９（図３Ａ）を形成するために、酸化物の層を成長または成膜させるか、またはその両方を行う。次いで、ポリシリコン（Ｐｏｌｙ５）の第５の層を、ワード線６９〜７２が形成されるアレイ領域上に成膜する。Ｐｏｌｙ５層は、Ｐｏｌｙ４層から狭いステアリングゲート線７５〜７８を形成するために、前述したのと同様にして使用される処理の最小線幅より狭いワード線に分離されてもよい。このマスクは、もちろん、ｘ方向に延在するそのストリップで置かれる。結果生じるポリシリコンストリップの幅を狭くするこのプロセスは、ｙ方向に、結果生じるＰｏｌｙ５線の多少の位置ずれを許容する。
【００５６】
さらなるステップ（図示せず）は、ポリシリコンステアリングゲート線７５〜７８にそれらの長さに沿って周期的に接続される誘電体層によって分離された第１の金属線のセット、および標準処理技術によってワード線６９〜７２の長さに沿って接続された第２の金属線のセットを形成することを含む。
【００５７】
デュアルフローティングゲートメモリセルアレイの他の実施形態
前述したアーキテクチャおよびプロセスになされることが可能な多くの改変例があり、それらの利点を保持し、他の利点をもたらす。１つの改変例は、図３Ａ、図３Ｂに示すより浅い基板内にトレンチを作製し、次いで、基板表面および基板表面上に形成された任意のコントロールゲート誘電体材料上の距離で、トレンチからフローティングおよびステアリングゲート構造を延在することである。そのようなメモリセルアレイを図５に示し、それは前述した実施形態のために図３Ａに対応する断面図である。図５に示される同一または実質的に同一である構造の素子が、図３Ａと同じ参照番号によって特定され、素子の対応する部分と同じ参照番号を有する異なる素子は、２重プライム記号（”）が付加されている。
【００５８】
図５の実施形態の主要な利点は、ゲートが同じ大きさのままならば、フローティングゲートとステアリングゲートとの間の結合領域を低減することなく、メモリセルのフローティングゲートに対向する基板チャネル部Ｔ１−左およびＴ１−右の長さが低減されるということである。これは、各フローティングゲートと基板との間の容量結合量が比率の分母にあり、フローティングゲートとステアリングゲートとの間の結合レベルが分子にあるので、セルのフローティングゲートをステアリングゲートの結合比に望ましく増加させる。選択トランジスタチャネル長Ｔ２は、影響される必要はない。
【００５９】
図５の構造の他の利点は、各フローティングゲートとワード線との間で重なりが増加するということである。フローティングゲート１１３のより多くの領域が、例えば、ワード線７１”に対向して位置する。これは、フローティングゲートとワード線との間の結合を、それらの間の誘電体の性質および厚みに依存して増加することを可能にする。これは、埋設ビット線拡散部または基板チャネルへの消去の間に、フローティングゲートに電圧をかけるためにワード線を使用することを可能にし、それによって、消去を向上させる。ワード線の行でフローティングゲートのプログラミングを開始するのに必要な最小フローティングゲート電圧をもたらすなどによって、プログラミングの間にフローティングゲートの電圧を制御することを支援するためにワード線を使用してもよい。
【００６０】
さらに、ワード線とワード線の行におけるフローティングゲートとの間の結合が増加すると、ワード線が、ノイズを低減するために、ワード線の行において読み出し動作とベリファイ動作とを行う間に、交流電流（ＡＣ）信号で駆動されることが可能となる。この技術は、米国特許第６，８５０，４４１号（特許文献２５）で説明されている。
【００６１】
図３Ａ、図３Ｂの実施形態に類似して、図５から、線７６などのステアリングゲート線が、ステアリングゲート１１５を含むトレンチ６０（図５の６０”）のどちらかの側面に、ステアリングゲート１１５およびシールド素子８６、９０（図２）などの、線が交差するステアリングゲートおよび中間シールド素子と電気的に接触して、ｙ方向にアレイにわたって延在していることに留意するべきである。シールド素子は、上面が基板表面４９（図３Ｂ参照）でまたはその下にある状態で形成され、図５のゲート構造が高くなると、ステアリングゲート線７６などがステアリングゲート１１５などの上に乗りあげられ、それから、ｙ方向にステアリングゲートの両側面に降ろされて、シールド素子９０などと電気的に接触する。
【００６２】
図５の改変されたアレイは、図２、図３Ａ、図３Ｂのアレイについて前述したプロセスによって、ある改変例で作製されてもよい。フローティングゲートおよびステアリングゲートが基板表面上を延在するために、第１のポリシリコン層（Ｐｏｌｙ１）を成膜する場合、基板表面上に初期ステップで形成された窒化物マスクを適所に残す。この窒化物マスクは、シリコン表面内にトレンチをエッチングするために使用され、この改変例ではトレンチは、従来ほど深くされない。窒化物マスクストリップは、ｙ方向に延在するとともにメモリセルの選択ゲート領域を覆い、その厚みは、寸法ｈ、フローティング／ステアリングゲート構造の最上部と基板表面４９との間の所望の距離に等しくなるように制御される。次いで、Ｐｏｌｙ１を、窒化物マスクストリップ上、および基板トレンチおよび窒化物ストリップによって形成された基板トレンチの垂直延長部内に成膜する。Ｐｏｌｙ１層の異方性エッチングに起因するフローティングゲートスペーサは、距離ｈだけ基板表面上に、窒化物ストリップ上に延在する。窒化物マスクストリップを後に取り除く。
【００６３】
窒化物マスクストリップが、フローティングゲートスペーサが形成された後残るので、埋設ビット線拡散部は、このときに、注入マスクとして窒化物ストリップおよびフローティングゲートを使用して注入されてもよい。フローティングゲートは、イオンが注入されるトレンチの幅を狭くするので、Ｐｏｌｙ１が成膜される前に図３Ａ、図３Ｂのプロセスの前述したような説明で形成された酸化物スペーサは必要ではない。それらの酸化物スペーサを形成し取り除くために必要なさらなるステップは、そのとき省略することができる。
【００６４】
ステアリング−フローティングゲート結合比を増加するが、ワード線（選択ゲート）−フローティングゲート結合比を低く維持することが望ましいならば、図５に示すワード線およびその選択ゲート構造を変更してもよい。フローティングゲートを有する結合領域を低減する選択ゲート構造の３つの異なる例が、図６、図７に示され、図５に示すものと同一または実質的に同一の素子が、同じ参照番号によって特定される。フローティングゲートとの結合を低減しながら、選択ゲートチャネル長Ｔ２を低減する必要はない。
【００６５】
図６をまず参照して、ゲート１３５、１３７などの選択ゲートを、ドープされたポリシリコンなどの導体材料から個々に形成する。次いで、これらの選択ゲートを、メモリセルの行に沿ったｘ方向に延在する水平ワード線導体１３９、および個々の選択ゲートと接触し下方に延在する導体１４１、１４３によってともに接続する。薄い選択ゲートを形成することができるので、選択ゲートの垂直縁部に沿うフローティングゲートとの結合領域を小さくしておくことができる。水平部１３９が、金属からなる一方、垂直部１４１、１４３等もドープされたポリシリコンからなることができる。前述したのとは別に、ワード線部１３９、１４１、１４３等のすべては、金属からなることができる。
【００６６】
図７は、薄い選択ゲート１４７、１４９を形成したさらなる改変例を示し、図６のように、その後、この断面で三角形状を有する第２の層１５１、１５３を別々に形成する。三角形の部分は、表面がフローティングゲートの上狭縁部に隣接し、誘電体の薄層をそれらの間にある状態で置かれ、薄層は、選択ゲートに対するフローティングゲートの消去を促進する。しかし、同時に、選択ゲートとフローティングゲートとの間の結合を最小限にする。次いで、個々の選択ゲート構造はワード線１５５などの導電性ワード線によって接続され、ワード線１５５は、選択ゲート構造と接触するように下方に降下する部分を含む金属であることが好ましい。
【００６７】
図２〜図７の実施形態を、具体的な例として、ＮＯＲアーキテクチャにおいて接続されるデュアルゲートメモリセルを利用するように記載するが、説明したトレンチゲート構造は、他のメモリセルアレイ構成で利用されてもよいことが理解される。
【００６８】
ＮＡＮＤメモリセルアレイの実施形態
トレンチ内にフローティングゲートを形成するための前述したスペーサ技術の使用を、ＮＡＮＤアーキテクチャを有するメモリセルアレイを形成するために使用することもできる。１つのＮＡＮＤの実施形態を、図８に直列接続されたメモリセルのＮＡＮＤ列の部分を通る断面で示す。一連のトレンチ１６３、１６５、１６７、１６９が、半導体基板１６１の表面１５９内に形成されている。誘電体層をトレンチの側壁および底上に形成した後、前述するように、２つのフローティングゲートを、（Ｐｏｌｙ１からの）ドープされたポリシリコン材料のスペーサの各トレンチ内に形成する。そのような８つのフローティングゲート１７１〜１７８を、図８の説明図に含む。スペーサフローティングゲートの形成後、ソース拡散部およびドレイン拡散部１８１〜１８９を、イオン注入によって形成する。前述したのとは別に、フローティングゲートを成膜する前ではあるが、トレンチを形成した後に、イオン注入を行ってもよい。
【００６９】
誘電体層を、フローティングゲート１７１〜１７８の露出表面上およびトレンチ間の基板表面１５９上に形成した後、ワード線コントロールゲートを、メモリセル列に垂直な方向に、アレイにわたって延在するように形成する。確かに、アレイは、ワード線がメモリセルの行に沿って列にわたって延在する状態で、平行列内にそのような多くの列から構成されている。各フローティングゲートと交差する別個のワード線があるので、前述した実施形態の単一ステアリングゲートではなく、各トレンチ１６３、１６５、１６７、１６９にそのような２つのワード線を形成する必要がある。
【００７０】
したがって、ワード線は、順に成膜されるとともにエッチングされるポリシリコンの２つの層から形成されている。ポリシリコン（Ｐｏｌｙ２）の第１のワード線層は、フローティングゲート間でトレンチに延在しているアレイ全体を覆う。Ｐｏｌｙ２層にわたって形成されたマスクは、ワード線１９１〜１９４の第１のセット、メモリセル列に沿った他の全てのワード線を残すパターンでマスクの除去を可能にする。これらのワード線の露出表面を誘電体で覆った後、ポリシリコン（Ｐｏｌｙ３）の隣の層を、トレンチの残りのスペースを含めて、アレイにわたって成膜する。次いで、Ｐｏｌｙ３層を覆い、エッチングして、アレイの残留するワード線であるワード線１９７〜２０１の第２のセットが残る。ワード線は、列の他の構成要素と自己整合せず、各トレンチが、ポリシリコンの４つの層および誘電体の５つの層を含むので、列に沿った方向のトレンチの大きさは、ある場合には、使用されるプロセスの最も小さな分解素子より大きい必要がある。
【００７１】
図８のＮＡＮＤメモリセル列の電気等価回路を図９として挙げ、対応する素子には、プライム記号（’）が付加された同じ参照番号が付与される。各列の端部には、そのグローバルビット線および接地などの参照電位に列を選択的に接続するための、典型的にはスイッチングトランジスタ２０５、２０７がある。
【００７２】
結論
本発明の種々の態様についてその例示的な実施形態と関連して説明してきたが、本発明は添付の特許請求の範囲の最大の範囲内においてその権利が保護されるべきであることが理解されよう。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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