(57)【要約】  メモリプレーンにまたがるワード線沿いの時間定数の変化に起因するプログラミング効果の変化は、メモリプレーンにわたってビット線電圧を調整してプログラミングレートを修正することによって補償される。これにより、ワード線へ結合された１グループのメモリセルのプログラミング中にプログラミング効果の変化は大幅に低減する。その結果、メモリセルグループのプログラミングを均一に最適化でき、メモリセルグループのプログラミングに要するプログラミングパルス数は減り、性能が向上する。一実施形態において、プログラミング中にワード線電圧源に近いメモリプレーンの第１の半分に位置するビット線が第１の電圧シフタによって第１の電圧に設定され、ワード線電圧源から遠いメモリプレーンの第２の半分に位置するビット線は、第２の電圧シフタによって第２の電圧に設定される。
2010522951.tif 000002
【特許請求の範囲】
【請求項１】
ワード線へ結合された１グループのメモリセルを含み、ビット線によりグループの各メモリセルにアクセスできる不揮発性メモリで、グループのメモリセルを並行してプログラムする方法であって、
ワード線にプログラミング電圧を印加するアクセスノードを提供するステップであって、グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく、アクセスノードを提供するステップと、
グループの各メモリセルのビット線電圧を各メモリセルの距離の関数として設定するステップと、
アクセスノードにプログラミング電圧を印加することによってグループのメモリセルを並行してプログラムするステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
グループの各メモリセルのビット線電圧は、各メモリセルの距離の単調関数として減少する方法。
【請求項３】
請求項１記載の方法において、
プログラミング電圧は、一連の電圧パルスを備える方法。
【請求項４】
請求項３記載の方法において、
電圧パルスは、パルスごとに振幅が増す方法。
【請求項５】
請求項３記載の方法において、
グループの各メモリセルは、アクセスノードを基準とするワード線沿いの距離によって決まるＲＣ網を通じてアクセスノードからプログラミング電圧を受け取る方法。
【請求項６】
請求項５記載の方法において、
各メモリセルによって受け取られるプログラミング電圧のプログラミング効果は、ＲＣ網に基づく有限充電および放電時間により変化し、
前記グループの各メモリセルのビット線電圧を各メモリセルの距離の関数として設定するステップは、変化したプログラミング効果を補償する方法。
【請求項７】
請求項１記載の方法において、
ワード線は半々に二分され、第１の半分はアクセスノードに近く、第２の半分はアクセスノードから遠く、
関数は、ワード線の第１の半分に結合されたメモリセルのための第１のビット線電圧を生成し、かつ第２の半分に結合されたメモリセルのための第２のビット線電圧を生成する方法。
【請求項８】
請求項７記載の方法において、
第２のビット線電圧は、接地電位である方法。
【請求項９】
請求項１記載の方法において、
ワード線は多数の部分に分割され、
関数は、ワード線の各部分に結合されたメモリセルのための別々のビット線電圧を生成する方法。
【請求項１０】
請求項１記載の方法において、
不揮発性メモリは、フラッシュＥＥＰＲＯＭである方法。
【請求項１１】
請求項１記載の方法において、
不揮発性メモリは、ＮＡＮＤ構造を有する方法。
【請求項１２】
請求項１記載の方法において、
不揮発性メモリは、取り外し可能メモリカード上にある方法。
【請求項１３】
請求項１記載の方法において、
不揮発性メモリは、フローティングゲート構造を持つメモリセルを有する方法。
【請求項１４】
請求項１記載の方法において、
不揮発性メモリは、誘電体層構造を持つメモリセルを備える方法。
【請求項１５】
請求項１〜１４のいずれか記載の方法において、
不揮発性メモリは、１ビットのデータを個別に蓄積するメモリセルを有する方法。
【請求項１６】
請求項１〜１４のいずれか記載の方法において、
不揮発性メモリは、２ビット以上のデータを個別に蓄積するメモリセルを有する方法。
【請求項１７】
不揮発性メモリであって、
メモリプレーン内のメモリセルアレイと、
メモリプレーンにまたがるワード線へ結合された１グループのメモリセルであって、グループの各メモリセルはメモリプレーンの列沿いのビット線によりアクセスできる、１グループのメモリセルと、
ワード線にプログラミング電圧を印加するアクセスノードであって、グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく、アクセスノードと、
複数の列状部分に区画されたメモリプレーンであって、各部分が１セットのビット線を含む、メモリプレーンと、
ビット線のセットごとにアクセスノードからの距離の関数としてビット線電圧を供給する個別電圧源と、
を備える不揮発性メモリ。
【請求項１８】
請求項１７記載の不揮発性メモリにおいて、
グループの各メモリセルのビット線電圧は、各メモリセルの距離の単調関数として減少する不揮発性メモリ。
【請求項１９】
請求項１７記載の不揮発性メモリにおいて、
プログラミング電圧は、一連の電圧パルスを備える不揮発性メモリ。
【請求項２０】
請求項１９記載の不揮発性メモリにおいて、
電圧パルスは、パルスごとに振幅が増す不揮発性メモリ。
【請求項２１】
請求項１９記載の不揮発性メモリにおいて、
グループの各メモリセルは、アクセスノードを基準とするワード線沿いの距離によって決まるＲＣ網を通じてアクセスノードからプログラミング電圧を受け取る不揮発性メモリ。
【請求項２２】
請求項２１記載の不揮発性メモリにおいて、
各メモリセルによって受け取られるプログラミング電圧のプログラミング効果は、ＲＣ網に基づく有限充電および放電時間により変化し、
前記ビット線のセットごとにアクセスノードからの距離の関数としてビット線電圧を供給する個別電圧源は、変化したプログラミング効果を補償する不揮発性メモリ。
【請求項２３】
請求項１７記載の不揮発性メモリにおいて、
ワード線は半々に二分され、第１の半分はアクセスノードに近く、第２の半分はアクセスノードから遠く、
関数は、ワード線の第１の半分に結合されたメモリセルのための第１のビット線電圧を生成し、第２の半分に結合されたメモリセルのための第２のビット線電圧を生成する不揮発性メモリ。
【請求項２４】
請求項２３記載の不揮発性メモリにおいて、
第２のビット線電圧は、接地電位である不揮発性メモリ。
【請求項２５】
請求項１７記載の不揮発性メモリにおいて、
ワード線は多数の部分に分割され、
関数は、ワード線の各部分に結合されたメモリセルのための別々のビット線電圧を生成する不揮発性メモリ。
【請求項２６】
請求項１７記載の不揮発性メモリにおいて、
不揮発性メモリは、フラッシュＥＥＰＲＯＭである不揮発性メモリ。
【請求項２７】
請求項１７記載の不揮発性メモリにおいて、
不揮発性メモリは、ＮＡＮＤ構造を有する不揮発性メモリ。
【請求項２８】
請求項１７記載の不揮発性メモリにおいて、
不揮発性メモリは、取り外し可能なメモリカード上にある不揮発性メモリ。
【請求項２９】
請求項１７記載の不揮発性メモリにおいて、
不揮発性メモリは、フローティングゲート構造を持つメモリセルを有する不揮発性メモリ。
【請求項３０】
請求項１７記載の不揮発性メモリにおいて、
不揮発性メモリは、誘電体層構造を持つメモリセルを備える不揮発性メモリ。
【請求項３１】
不揮発性メモリであって、
メモリプレーン内のメモリセルアレイと、
メモリプレーンにまたがるワード線へ結合された１グループのメモリセルであって、グループの各メモリセルはメモリプレーンの列沿いのビット線によりアクセスできる、１グループのメモリセルと、
ワード線にプログラミング電圧を印加するアクセスノードであって、グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく、アクセスノードと、
複数の列状部分に区画されたメモリプレーンであって、各部分が１セットのビット線を含む、メモリプレーンと、
ビット線のセットごとにアクセスノードからの距離の関数としてビット線電圧を供給する個別電圧源と、
アクセスノードにプログラミング電圧を印加することによってグループのメモリセルを並行してプログラムする手段と、
を備える不揮発性メモリ。
【請求項３２】
請求項１７〜３１のいずれか記載の不揮発性メモリにおいて、
不揮発性メモリは、１ビットのデータを個別に蓄積するメモリセルを有する不揮発性メモリ。
【請求項３３】
請求項１７〜３１のいずれか記載の不揮発性メモリにおいて、
不揮発性メモリは、２ビット以上のデータを個別に蓄積するメモリセルを有する不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）やフラッシュＥＥＰＲＯＭ等の不揮発性半導体メモリに関し、具体的にはワード線沿いの変化を適切なビット線電圧によって補償するメモリ操作に関する。
【背景技術】
【０００２】
不揮発性電荷蓄積が可能なソリッドステートメモリ、特に形状因子が小さいカードにパッケージされたＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭの形をとるものは最近、情報家電や家庭用電化製品を中心に様々なモバイルおよびハンドヘルド装置の蓄積装置として盛んに選ばれている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）と違って、フラッシュメモリは不揮発性であって、電源を切った後にも蓄積されたデータは残る。フラッシュメモリはコストが高くつくにもかかわらず、大容量蓄積装置の用途に使われることが多くなっている。ハードドライブやフロッピーディスク等の回転する磁気媒体を基礎とする従来の大容量蓄積装置は、モバイル／ハンドヘルド環境に不向きである。というのも、ディスクドライブは多くの場合かさばり、機械的な故障が起きやすく、待ち時間が長く、電力を食う。このような望ましくない属性を持つディスク方式の蓄積装置は、ほとんどのモバイル／ポータブル用途にとって実用的でない。他方、埋め込み型や取り外し可能なカードの形をとるフラッシュメモリは、その小さなサイズと、低消費電力と、高速度と、高い信頼性ゆえにモバイル／ハンドヘルド環境に理想的にマッチする。
【０００３】
ＥＥＰＲＯＭと電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去可能でそのメモリセルに新しいデータを書き込める、すなわち「プログラム」できる不揮発性メモリである。いずれも、半導体基板のソース領域とドレイン領域との間のチャネル領域上に配置された電界効果トランジスタ構造による浮遊（非接続）導電性ゲートを利用する。さらにこのフローティングゲートの上にコントロールゲートを設ける。トランジスタのしきい値電圧特性はフローティングゲート上に保持される電荷の量によって制御される。つまり、フローティングゲート上の一定レベルの電荷に応じてコントロールゲートに印加すべき電圧（しきい値）があり、これが印加されることによりトランジスタは「オン」に切り替わり、ソース領域とドレイン領域との導通が可能となる。
【０００４】
フローティングゲートは一定範囲の電荷を保持でき、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルまでプログラムできる。しきい値電圧ウィンドウのサイズは装置の最小しきい値レベルと最大しきい値レベルによって決まり、これはフローティングゲートにプログラムできる電荷の範囲に相当する。しきい値ウィンドウは一般的に、メモリ装置の特性と、作動条件と、来歴とに左右される。基本的には、ウィンドウ内の個々の分解可能なしきい値電圧レベル範囲によってセルのメモリ状態が決まる。しきい値電圧を２つの個別領域に分割する場合は、各メモリセルに１ビットのデータを蓄積できる。同様に、しきい値電圧ウィンドウを３つ以上の個別領域に分割する場合は、各メモリセルに２ビット以上のデータを蓄積できる。
【０００５】
通常の２状態ＥＥＰＲＯＭセルでは、少なくとも１つの電流区切りレベルを設定して伝導ウィンドウを２つの領域に分割する。予め決められた一定の電圧を印加することによってセルを読み出すときには、そのソース／ドレイン電流を区切りレベル（または基準電流ＩＲＥＦ）と比較することによってメモリ状態が決定する。読み出される電流が区切りレベルの電流より高ければ、セルはひとつの論理状態（例えば、「０」状態）にあると判断する。他方、電流が区切りレベルの電流に満たなければ、セルはもうひとつの論理状態（例えば、「１」状態）にあると判断する。このような２状態セルは１ビットのデジタル情報を蓄積する。基準電流源は通常ならばメモリシステムの一部として用意され、外部からプログラムでき、区切りレベル電流を生成する。
【０００６】
メモリ容量を増やすため、フラッシュＥＥＰＲＯＭ装置の実装密度は半導体技術の進歩にともない益々高くなっている。各メモリセルで３状態以上を蓄積することによって蓄積容量を増やす方法もある。
【０００７】
多状態またはマルチレベルのＥＥＰＲＯＭメモリセルの場合は、伝導ウィンドウを２つ以上の区切り点で３つ以上の領域に分割し、各セルで２ビット以上のデータを蓄積できるようにする。したがって、ＥＥＰＲＯＭアレイで蓄積できる情報は、各セルに蓄積できる状態数にともない増加する。米国特許第５，１７２，３３８号（特許文献１）には、多状態またはマルチレベルメモリセルを備えるＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが記載されている。
【０００８】
メモリセルとして機能するトランジスタは通常、２通りの方法のいずれか一方によって「プログラム済み」状態までプログラムされる。「ホットエレクトロン注入法」では、ドレインに印加される高電圧によって基板チャネル領域上の電子が加速する。同時に、コントロールゲートに印加される高電圧は、薄いゲート誘電体を通じてフローティングゲートまでホットエレクトロンを引き寄せる。「トンネル注入法」では、基板に比べて高い電圧をコントロールゲートに印加する。こうして電子は基板から介在するフローティングゲートへ引き寄せられる。
【０００９】
メモリ装置の消去にはいくつか方法がある。ＥＰＲＯＭの場合は、紫外線によってフローティングゲートから電荷を取り除くことによってメモリをまとめて消去できる。ＥＥＰＲＯＭの場合は、コントロールゲートに比べて高い電圧を基板に印加し、フローティングゲートの電子を薄い酸化物を通じて基板チャネル領域まで誘導することによってメモリセルを電気的に消去できる（すなわちファウラー・ノルドハイム・トンネリング）。通常、ＥＥＰＲＯＭはバイト単位で消去可能である。フラッシュＥＥＰＲＯＭの場合は、メモリが一度にまとめて電気的に消去されるか、一度に１ブロック以上が電気的に消去され、このブロックは５１２バイト以上のメモリで構成されうる。
【００１０】
メモリ装置は通常、１つ以上のメモリチップをカード上に実装する。それぞれのメモリチップは、デコーダや消去回路、書き込み回路、および読み出し回路等の周辺回路によって支援されるメモリセルアレイを備える。より精緻なメモリ装置は外部メモリコントローラと連動し、これが知的で高度なメモリ操作とインターフェイスを実行する。
【００１１】
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置にはフラッシュＥＥＰＲＯＭのほかに、タイプの異なる不揮発性メモリセルを採用するものがある。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）には、フラッシュメモリの例とこれを製造するシステムおよび方法が記載されている。特に米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）は、ＮＡＮＤストリング構造を持つフラッシュメモリ装置を説明している。不揮発性メモリ装置はまた、電荷蓄積のための誘電体層を備えるメモリセルから製造される。前述した導電性フローティングゲート素子の代わりに誘電体層が使われる。誘電体蓄積素子を利用するこのようなメモリ装置は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545（非特許文献１）で説明されている。ソースおよびドレイン拡散間のチャネルにわたってＯＮＯ誘電体層が延在する。１データビットの電荷はドレインに近接する誘電体層に局在し、他のデータビットの電荷はソースに近接する誘電体層に局在する。例えば米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化シリコン層にトラッピング誘電体を挟んだ不揮発性メモリセルを開示している。多状態のデータ蓄積は、誘電体の中で空間的に分離した電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現する。
【００１２】
読み出しとプログラミングの性能を上げるには、アレイの中にある複数の電荷蓄積素子またはメモリトランジスタの読み出しやプログラミングを並行して行う。つまり、「１ページ」のメモリ素子で読み出しやプログラミングを一斉に行う。既存のメモリアーキテクチャでは通常、１行の中にいくつかの交互ページを含むか、あるいは１行で１ページを構成する。１ページの全メモリ素子で読み出しやプログラミングを一斉に行う。
【００１３】
典型的なメモリアーキテクチャでは１行のメモリ素子で共通のワード線を共有する。しかし、メモリ素子の小型化とメモリチップの高集積化が進むにつれワイヤは細くなり、ワイヤの抵抗は増す。このため、ワード線等に見られるワイヤＲＣ遅延が顕著になる。例えば、行デコーダに近いメモリ素子と行デコーダから遠く離れたメモリ素子とでプログラムしきい値（ＶＴ）の差が０．４Ｖにもなることがわかっている。この差に対処するにはページのプログラミング中に追加のプログラミングパルスが必要となるため、性能が落ちてしまう。
【００１４】
したがって、高容量・高性能不揮発性メモリが一般的に求められている。特に、大規模ブロックにおけるメモリ操作を高い性能で実行できる高容量不揮発性メモリが求められている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５９５，９２４号
【特許文献１５】米国特許出願第１１／３２３，５９６号
【非特許文献】
【００１６】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545
【発明の概要】
【００１７】
本発明の一般的な態様によると、メモリプレーンにまたがるワード線沿いの時間定数の変化に起因するプログラミング効果の変化は、メモリプレーンにわたってビット線電圧を調整してプログラミングレートを修正することによって補償される。これにより、ワード線へ結合された１グループのメモリセルのプログラミング中にプログラミング効果の変化は大幅に低減する。
その結果、メモリセルグループのプログラミングに要するプログラミングパルス数は減り、性能が向上する。
【００１８】
一実施形態において、プログラミング中にワード線電圧源に近いメモリプレーンの第１の半分に位置するビット線が第１の電圧に設定され、ワード線電圧源から遠いメモリプレーンの第２の半分に位置するビット線は第２の電圧に設定される。具体的には第１の電圧を第２の電圧より大きくすることで、２つの半分におけるプログラミング効果の変化を大幅に抑える。
【００１９】
本発明の別の実施形態によると、ビット線電圧はそれぞれのビット線電圧シフタによって駆動される。例えば、メモリプレーンの第１の半分に位置するビット線は第１の電圧シフタに結合されて第１の電圧まで駆動され、メモリプレーンの第２の半分に位置するビット線は第２の電圧シフタに結合されて第２の電圧まで駆動される。
一般的には、行デコーダ等のワード線電圧源からの距離に基づき３通り以上のビット線電圧を実施できる。
【００２０】
本発明のさらなる特徴と利点は、この後に続く本発明の好適な実施形態の説明を添付の図面と併せて解釈することで理解される。
【図面の簡単な説明】
【００２１】
【図１】本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。
【図２】不揮発性メモリセルを概略的に示す。
【図３】フローティングゲートが随時一度に選択的に蓄積できる４通りの電荷Ｑ１〜Ｑ４でソース−ドレイン電流ＩDとコントロールゲート電圧ＶCGとの関係を示す。
【図４】ＮＯＲメモリセルアレイの一例を示す。
【図５Ａ】ＮＡＮＤストリングの形に編成されたメモリセルストリングを概略的に示す。
【図５Ｂ】図５Ａに示されているＮＡＮＤストリング５０等のＮＡＮＤストリングからなるＮＡＮＤメモリセルアレイ２００の一例を示す。
【図６】選択されたワード線に印加される一連の階段波形プログラミング電圧パルスを示す。
【図７】図７における（Ａ）は複数のメモリセルへ結合されたワード線を示し、（Ｂ）はアクセスノードを基準とするワード線沿いの一区分における抵抗と静電容量との積を示し、（Ｃ）はアクセスノードから始まる各所のプログラミングパルス応答を示し、（Ｄ）はプログラミング中にワード線沿いのＲＣ変化を補償する本発明の一般的な手法を示す。
【図８】図８における（Ａ）は複数のメモリセルへ結合されたワード線を示し、（Ｂ）はプログラミング中にワード線沿いのＲＣ変化を補償する本発明の一般的な手法を示し、（Ｃ）は好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示し、（Ｄ）は別の好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示す。
【図９】図８（Ｃ）のビット線電圧プロファイルに従いメモリプレーンの中でビット線電圧を印加する一実施例を示す。
【図１０】ビット線電圧を設定する好適なセンスモジュールをより詳細に示す。
【図１１】図９および図１０に示されているＶＢＬシフタの一実施形態を示す。
【図１２】本発明の一般的な手法に従いワード線沿いのビット線補償プログラミングを示す流れ図である。
【発明を実施するための形態】
【００２２】
メモリシステム
図１〜図５は、本発明の様々な態様を実施できる例示的なメモリシステムを示す。
図６〜図１２は、本発明のワード線補償手法および装置の実施形態を示す。
【００２３】
図１は、本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ１００は、二次元のメモリセルアレイ２００と、制御回路２１０と、デコーダ、読み出し／書き込み回路、マルチプレクサ等の周辺回路とを含む。
メモリアレイ２００は、行デコーダ２３０（２３０Ａ、２３０Ｂに分割）を介してワード線により、そして列デコーダ２６０（２６０Ａ、２６０Ｂに分割）を介してビット線により、アドレスできる（図４および図５も参照されたい）。読み出し／書き込み回路２７０（２７０Ａ、２７０Ｂに分割）により、１ページのメモリセルの読み出しまたはプログラミングは並行して行うことができる。読み出し／書き込み回路２７０にはデータＩ／Ｏバス２３１が結合されている。
好適な実施形態において、同じワード線を共有する一連のメモリセル行からページが構成される。メモリセル行を複数のページに区分する別の実施形態において、個々のページに向けて読み出し／書き込み回路２７０を多重化するためにページマルチプレクサ２５０（２５０Ａ、２５０Ｂに分割）を設ける。例えば、奇数および偶数メモリセル列によってそれぞれ形成される２つのページを読み出し／書き込み回路に向けて多重化する。
【００２４】
図１は好適な構成を示すものであり、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で相称的に行われるため、アクセス線と回路の密度はそれぞれの側で半分に減る。行デコーダは行デコーダ２３０Ａおよび２３０Ｂに分かれ、列デコーダは列デコーダ２６０Ａおよび２６０Ｂに分かれている。メモリセル行を多数のページに分割する実施形態では、ページマルチプレクサ２５０をページマルチプレクサ２５０Ａおよび２５０Ｂに分割する。同様に、読み出し／書き込み回路２７０は、アレイ２００の下からビット線へ接続する読み出し／書き込み回路２７０Ａと、上からビット線へ接続する読み出し／書き込み回路２７０Ｂとに分割する。その結果、読み出し／書き込みモジュールの密度とセンスモジュール３８０の密度は、基本的には２分の１になる。
【００２５】
制御回路１１０は、読み出し／書き込み回路２７０と協働しながらメモリアレイ２００でメモリ操作を実行するオンチップコントローラである。通常、制御回路１１０は状態マシン１１２を含むほか、オンチップアドレスデコーダや電力制御モジュール（明示せず）等のその他の回路を含む。状態マシン１１２はチップレベルのメモリ動作制御を提供する。制御回路は外部メモリコントローラを経由してホストと通信する。
メモリアレイ２００は通常、行および列に配列されてワード線およびビット線によりアドレスされる二次元のメモリセルアレイとして編成される。アレイは、ＮＯＲタイプのアーキテクチャかＮＡＮＤタイプのアーキテクチャに従って形成できる。
【００２６】
図２は、不揮発性メモリセルを概略的に示す。メモリセル１０は、フローティングゲートや誘電体層等の電荷蓄積単位２０を有する電界効果トランジスタによって実装できる。メモリセル１０はまた、ソース１４と、ドレイン１６と、コントロールゲート３０とを含む。
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置には様々なタイプのメモリセルが採用され、各種のメモリセルは１つ以上の電荷蓄積素子を具備する。
【００２７】
典型的な不揮発性メモリセルにはＥＥＰＲＯＭとフラッシュＥＥＰＲＯＭがある。米国特許第５，５９５，９２４号（特許文献１４）にはＥＥＰＲＯＭセルの例とその製造方法が記載されている。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）にはフラッシュＥＥＰＲＯＭセルの例と、メモリシステムにおけるその運用と、その製造方法が記載されている。特に米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）には、ＮＡＮＤセル構造を持つメモリ装置の例が記載されている。また、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545（非特許文献１）と、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）には、誘電体蓄積素子を利用するメモリ装置の例が記載されている。
【００２８】
実際には、コントロールゲートに基準電圧が印加されるときにセルのソース電極とドレイン電極にかけて伝導電流を感知することによってセルのメモリ状態を読み出すのが普通である。この場合は、セルのフローティングゲート上の各電荷につき一定の基準コントロールゲート電圧に対する伝導電流を検出できる。同様に、しきい値電圧ウィンドウや伝導電流ウィンドウはフローティングゲートにプログラムできる電荷の範囲によって決まる。
【００２９】
分割された電流ウィンドウの中で伝導電流を検出する代わりに、コントロールゲートで検査の対象となる特定のメモリ状態に対してしきい値電圧を設定し、伝導電流がしきい値電流より低いか高いかを検出することも可能である。一実施形態において、ビット線の静電容量を通じて放電する伝導電流の割合を調べることによってしきい値電流に対する伝導電流の検出を果たす。
【００３０】
図３は、フローティングゲートが随時一度に選択的に蓄積できる４通りの電荷Ｑ１〜Ｑ４でソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの関係を示すものである。実線で描かれた４本のＩD 対ＶCG曲線はメモリセルのフローティングゲートにプログラムできる４通りの電荷レベルを表し、４通りのメモリ状態にそれぞれ相当する。一例として、セル集団のしきい値電圧ウィンドウ範囲は０．５Ｖから３．５Ｖに及ぶ。しきい値ウィンドウをそれぞれ０．５Ｖ間隔で５つの領域に分割することにより、１つの消去済み状態と６つのプログラム済み状態とにそれぞれ相当する７通りのメモリ状態「Ｇｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」に区切ることができる。例えば、図に示されているように２μＡの基準電流ＩＲＥＦを使用するなら、Ｑ１でプログラムされるセルは、その曲線がＶＣＧ＝０．５Ｖおよび１．０Ｖで区切られたしきい値ウィンドウの領域内でＩREF と交差するため、メモリ状態「Ａ」にあるとみなされる。同様に、Ｑ４はメモリ状態「Ｅ」にある。
前の説明から分かるように、メモリセルで蓄積する状態が多ければ多いほどしきい値ウィンドウはより細かく分割される。この場合に所要の分解能を達成するのに、プログラミング操作と読み出し操作の精度を上げる必要がある。
【００３１】
図４は、ＮＯＲメモリセルアレイの一例を示す。メモリアレイ２００の各メモリセル行は、それぞれのソース１４とドレイン１６とによってデイジーチェーン方式で接続される。この設計は仮想接地設計と呼ばれることがある。行内のセル１０のコントロールゲート３０はワード線４２等のワード線へ接続する。列内のセルのソースおよびドレインは、ビット線３４および３６等の選択されたビット線へそれぞれ接続する。
【００３２】
図５Ａは、ＮＡＮＤストリングの形に編成されたメモリセルストリングを概略的に示す。ＮＡＮＤストリング５０は、ソースおよびドレインによってデイジーチェーン方式で接続された一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えば、ｎ＝４、８、１６以上）からなる。１対の選択トランジスタＳ１、Ｓ２は、ＮＡＮＤストリングのソース端子５４とドレイン端子５６とを通じて外部に至るメモリトランジスタチェーンの接続を制御する。メモリアレイでソース選択トランジスタＳ１がオンになると、ソース端子はソース線へ結合される（図５Ｂ参照）。同様に、ドレイン選択トランジスタＳ２がオンになると、ＮＡＮＤストリングのドレイン端子はメモリアレイのビット線へ結合される。チェーンの中の各メモリトランジスタ１０はメモリセルの働きをする。各メモリトランジスタは、一定量の電荷を蓄積して目的のメモリ状態を表現する電荷蓄積素子２０を具備する。各メモリトランジスタのコントロールゲート３０は読み出し操作と書き込み操作を制御する。図５Ｂに示されているように、ＮＡＮＤストリング行沿いのメモリトランジスタのコントロールゲート３０はいずれも同じワード線へ接続する。同様に、選択トランジスタＳ１、Ｓ２のコントロールゲート３２は、それぞれのソース端子５４とドレイン端子５６を介したＮＡＮＤストリングへのアクセスを制御する。同様に、ＮＡＮＤストリング行沿いの選択トランジスタのコントロールゲート３２はいずれも同じ選択線へ接続する。
【００３３】
ＮＡＮＤストリングの中でアドレスされたメモリトランジスタ１０を読み出したりプログラミング中にベリファイしたりするときには、そのコントロールゲート３０にしかるべき電圧を供給する。同時に、ＮＡＮＤストリング５０の中でアドレスされていない残りのメモリトランジスタは、それぞれのコントロールゲートに十分な電圧が印加されることによって完全にオンになる。このようにして個々のメモリトランジスタのソースからＮＡＮＤストリングのソース端子５４にかけて導電経路ができあがり、個々のメモリトランジスタのドレインからセルのドレイン端子５６にかけても同様である。米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）には、そのようなＮＡＮＤストリング構造を持つメモリ装置が記載されている。
【００３４】
図５Ｂは、図５Ａに示されているＮＡＮＤストリング５０等のＮＡＮＤストリングからなるＮＡＮＤメモリセルアレイ２００の一例を示す。ビット線、例えばビット線３６は、ＮＡＮＤストリングの列に沿って各ＮＡＮＤストリングのドレイン端子５６へ結合する。ソース線、例えばソース線３４は、ＮＡＮＤストリングのバンクに沿って各ＮＡＮＤストリングのソース端子５４へ結合する。また、１バンクのＮＡＮＤストリングでメモリセル行沿いのコントロールゲートは、ワード線、例えばワード線４２に接続する。１バンクのＮＡＮＤストリングで選択トランジスタ行沿いのコントロールゲートは、選択線、例えば選択線４４に接続する。ＮＡＮＤストリングバンクのワード線と選択線へのしかるべき電圧により、ＮＡＮＤストリングバンクのメモリセル行全体をアドレスできる。ＮＡＮＤストリングの中であるひとつのメモリトランジスタを読み出すときには、ストリングの中にある残りのメモリトランジスタがそれぞれのワード線を通じてハードオンになるため、ストリングの中を流れる電流は基本的に、読み出し対象セルに蓄積される電荷レベルに左右される。
【００３５】
メモリ操作中のワード線沿いの変化補償
典型的なメモリアーキテクチャでは、１行のメモリ素子で共通のワード線を共有する。例えば、メモリセル行のコントロールゲートはワード線に結合する。しかし、メモリ素子の小型化とメモリチップの高集積化が進むにつれワイヤは細くなり、ワイヤの抵抗は増している。このため、ワード線等に見られるワイヤＲＣ遅延が顕著になる。例えば、行デコーダに近いメモリ素子と行デコーダから遠く離れたメモリ素子とでプログラムしきい値（ＶＴ）の差が０．４Ｖにもなることがわかっている。この差に対処するにはページのプログラミング中に追加のプログラミングパルスが必要となるため、性能が落ちてしまう。
【００３６】
これを解決するため、抵抗が少ない材料をワード線に使用することによってメモリチップの製造工程を改善する方法が考えられる。しかし、工程変更の実施は困難であり、たとえ可能であっても最終的には限界に達する。
本発明の一態様によると、メモリプレーンにまたがるワード線沿いの時間定数の変化に起因するプログラミング効果の変化は、メモリプレーンにわたってビット線電圧を調整してプログラミングレートを修正することによって補償される。これにより、ワード線へ結合された１グループのメモリセルのプログラミング中にプログラミング効果の変化は大幅に抑えられる。
【００３７】
図６は、選択されたワード線に印加される一連の階段波形プログラミング電圧パルスを示す。特定の状態までプログラムされるセルは相継ぐプログラミング電圧パルスに晒され、その都度フローティングゲートには電荷が加わる。プログラミングパルスの合間にセルを読み出すかベリファイして、区切りレベルに対するソース−ドレイン電流を確認する。セルが所望の状態に達したことが確認されるとプログラミングは停止する。メモリセルの電荷蓄積単位にプログラムされて蓄積していく電子に対処するため、使用するプログラミングパルストレインの周期または振幅を上げることができる。通常、プログラミング回路は選択されたワード線に一連のプログラミングパルスを印加する。このため、コントロールゲートを通じてワード線に接続する１ページのメモリセルはまとめてプログラムできる。ページの１メモリセルが目標状態までプログラムされるとプログラム禁止になり、このページの全セルがプログラム−ベリファイ済みとなるまで残りのセルのプログラミングは続く。
【００３８】
図７（Ａ）〜図７（Ｄ）は、本発明の一般的な実施形態に従い、ワード線にかかる様々な作動電圧の変化を概略的に示す。
図７（Ａ）は、複数のメモリセルへ結合されたワード線を示す。メモリセル１０は、メモリアーキテクチャの種類に応じて図４に示されているようなＮＯＲセルか、図５Ａに示されているようなＮＡＮＤストリング５０である。一実施形態において、片側のワード線デコーダ２３０へ結合されたアクセスノード４６からワード線ＷＬ４２にアクセスする。メモリ操作中には、ワード線デコーダからアクセスノード４６へ作動ワード線電圧が供給される。したがって、アクセスノード４６はワード線電圧源とみなすことができる。ワード線ＷＬ４２はメモリアレイ内の１メモリセル行によって共有される。各メモリセル１０のコントロールゲート３０は、アクセスノード４６から始まるＷＬ４２沿いの各所に結合する。
【００３９】
図７（Ｂ）は、アクセスノードを基準とするワード線沿いの一区分における抵抗と静電容量との積を示す。ワード線ＷＬ４２は有限抵抗を持つ導体から形成される。ワード線沿いの一区分における抵抗は区分の長さに比例する。他方、一区分の静電容量は実質的に区分の長さに左右されない。したがって、ワード線沿いの一区分におけるＲＣ積は、アクセスノードを基準とする区分の長さの関数として直線的に増加する。
【００４０】
図７（Ｃ）は、アクセスノードから始まる各所のプログラミングパルス応答を示す。ワード線へ向けてアクセスノードに供給される個々のプログラミングパルス（図６参照）は、基本的にはＲＣ回路に遭遇する。一般にアクセスノードから見た位置ｒにおけるＲＣの値はＲＣ（ｒ）によって与えられる。その位置の電圧ＶWL（ｒ）は、ワード線沿いのｒまでの区分の入力プログラミングパルスに対する応答である。この応答はワード線の一部分を充電するもので、時間定数はＲＣ（ｒ）によって与えられる。位置ｒと時間ｔにおける充電電圧はＶWL（ｒ，ｔ）＝ＶWL（ｒ＝０）［１−ＥＸＰ（−ｔ／ＲＣ（ｒ））］である。位置ｒと時間ｔにおける放電電圧はＶWL（ｒ，ｔ）＝ＶWL（ｒ＝０）ＥＸＰ（−ｔ／ＲＣ（ｒ））である。つまり積ＲＣ（ｒ）は、位置ｒでワード線を充電または放電する割合を決定づける時間定数である。ワード線は１単位の時間定数の後に６３．２％まで充電される。ワード線は２単位の時間定数の後に８６．５％まで充電される。したがって、ＲＣが大きいほど充電と放電は遅くなる。矩形のプログラミングパルスならワード線はパルスの立上がりで充電し、パルスの立下りで放電する。
【００４１】
ワード線沿いのＲＣ変化のため、行デコーダからセルが遠ざかるほどＲＣ遅延は大きくなり、プログラミングパルスの効果は減少する。この現象は５６ｎｍ技術を使用する集積回路チップに顕著に見られる。例えば、行デコーダに近いセルと行デコーダから遠く離れたセルとでプログラムＶＴ値の差が０．４Ｖにもなることがわかっている（プログラムパルス数は同じ）。このプログラムＶＴ値の差のため、行デコーダから最も離れたセルで同じＶＴに到達するには追加のプログラミングパルスが必要となることがある。
【００４２】
図７（Ｄ）は、プログラミング中にワード線沿いのＲＣ変化を補償する本発明の一般的な手法を示す。基本的には、アクセスノード４６または行デコーダ２３０から各セルの距離に応じてプログラミング中にビット線電圧を調整する。通常、プログラミング中のプログラミング効果はコントロールゲートと基板との電界、あるいはコントロールゲートとビット線との電位差に左右される。通常、従来のプログラミングではビット線電圧がＶＢＬ＝０と最低限に保たれる。ビット線電圧が高くなると、基板からフローティングゲートにかけて電子のトンネリングを果たすための電界が減少するため、プログラミング効果は低下する。速くプログラムされる行デコーダ寄りのセルのプログラミングには高いビット線電圧を適用し、行デコーダから遠く離れたセルに比べて近いセルのプログラミングを遅くする。その結果、同数のプログラミングパルスによりワード線沿いの全セルをほぼ同じＶＴまでプログラムできる。
【００４３】
図８（Ａ）〜図８（Ｄ）は、本発明の好適な実施形態に従いワード線沿いの種々の作動電圧の変化を概略的に示す。ワード線ＷＬは４つの部分に分割され、部分１はアクセスノード４６または行デコーダ２３０に最も近く、部分４は最も遠い。比較を簡単に行えるようにするため、図８（Ａ）は図７（Ａ）と同じであり、図８（Ｂ）は図７（Ｄ）と同じである。
【００４４】
図８（Ｃ）は、好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示す。配線と回路を簡素化するため、ワード線にまたがるビット線電圧は基本的には有限数の値に量子化される。図８（Ｃ）ではワード線が横切るプレーンが半々に二分されている。行デコーダに最も近いプレーンの左半分にはワード線の部分１および２があり、行デコーダから離れたプレーンの右半分にはワード線の部分３および４がある。ビット線電圧はプレーンの左半分でＶBL（ｒ）＝Ｖ1 であり、プレーンの右半分でＶBL（ｒ）＝Ｖ0 である。Ｖ1 およびＶ0 の最適値はメモリ装置次第で決まり、テストを行うことで特定できる。ほとんどの場合はＶ0 ＝０である。
【００４５】
図８（Ｄ）は、別の好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示す。この実施形態では、ワード線が横切るプレーンが、ワード線の部分１〜４に対応する４つの部分に分れている。部分１、２、３、および４のビット線電圧はそれぞれＶBL（ｒ）＝Ｖ11、Ｖ10、Ｖ01、およびＶ00である。
【００４６】
図９は、図８（Ｃ）のビット線電圧プロファイルに従いメモリプレーンの中でビット線電圧を印加する一実施例を示す。一例として、メモリプレーンによってメモリアレイ２００全体が形成され、ワード線は行方向にメモリアレイをまたぎ、ビット線は列方向にメモリアレイをまたいでいる。選択されたワード線、例えばＷＬ４２には、行デコーダ２３０のアクセスノード４６を通じてワード線電圧が供給される。ビット線は、読み出し／書き込み回路２７０（図１では読み出し／書き込み回路２７０Ａおよび２７０Ｂに分散）のセンスモジュールへ個別に結合する。それぞれのセンスモジュールにはノードＡがあって、結合されたビット線を接地電位か所定のビット線電圧に設定できる。図８（Ｃ）に示されている２進の実施形態の場合、図９でプレーンの左半分に位置するビット線はどれもノードＡ−１  ７０１−１へ結合され、これはＶＢＬシフタ７００を用いて所定の電圧Ｖ1 に設定される。他方、プレーンの右半分に位置するビット線はどれもノードＡ−０  ７０１−０へ結合され、こちらは所定の電圧Ｖ0 （例えば、接地電位）に設定される。
【００４７】
図１０は、ビット線電圧を設定する好適なセンスモジュールをより詳細に示す。センスモジュール４８０は、ノードＳＥＮ２  ４８１で電流を感知するセンス増幅器６００を含む。ノードＳＥＮ２  ４８１は、電圧クランプ６１０と絶縁トランジスタ４８２とを通じてビット線３６とメモリセル１０または読み出しバス４９９へと選択的に結合できる。しかし、センス増幅器６００と電圧クランプ６１０はプログラミング中に無効になる。基本的に、ビット線電圧はノードＡ  ７０１で設定される。信号ＢＬＳにより絶縁トランジスタがオンになるとビット線はノード６１３へ結合され、さらにノード６１３は、プルダウン回路４８６（信号ＩＮＶにより有効）やプルダウン絶縁トランジスタ５５０（信号ＧＲＳにより有効）等のいくつかの回路段を介してノードＡ  ７０１へ結合される。プログラミング中にノードＡ  ７０１でビット線電圧を設定するときには、トランジスタ４８２、５５０とプルダウン回路４８６がすべてオンになることでビット線３６はノードＡ  ７０１へ結合される。
【００４８】
図９との関係で説明したように、メモリプレーンの左半分のセンスモジュールのノードＡ  ７０１はノードＡ−１  ７０１−１へ結合され、このノードはＶＢＬシフタ７００によって電圧Ｖ１まで駆動される。同様に、メモリプレーンの右半分のセンスモジュールのノードＡ  ７０１はノードＡ−０  ７０１−０へ結合され、このノードは接地電位に設定される。
【００４９】
これまで図８（Ｃ）の２進の実施形態について説明してきたが、プレーンが多数の部分に分割される場合でも、各部分のビット線のノードＡが所定の電圧に結合されることは明白である。行デコーダから最も離れた部分の所定電圧は接地電位に設定される。その他の部分の所定電圧はそれぞれのＶＢＬシフタによって設定される。
【００５０】
図１１は、図９および図１０に示されているＶＢＬシフタの一実施形態を示す。ＶＢＬシフタ７００は、個々のセンスモジュールのノードＡと接地との間に挿入される。具体的には、２つの直列抵抗器Ｒ１およびＲ２によって形成される分圧器がノードＡと接地との間に挿入される。一実施形態において、ＤＡＣ制御回路によって抵抗器Ｒ２をデジタル調整する。ノードＡを駆動するために差動増幅器７２０を使用する。差動増幅器７２０は２つの差動入力７２２および７２４を持つ。入力７２２には基準電圧ＶＲＥＦが接続され、Ｒ１とＲ２の間から出る電圧は入力７２４へ接続される。こうしてＲ２の値を調整することによりノードＡの電圧を所望の値に設定できる。
【００５１】
図１２の流れ図は、本発明の一般的な手法に従いワード線沿いのビット線補償プログラミングを示す。
ステップ８００：ワード線へ結合された１グループのメモリセルを含み、ビット線によりグループの各メモリセルにアクセスできる不揮発性メモリを提供する。
ステップ８１０：ワード線にプログラミング電圧を印加するアクセスノードを提供する。グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく。例えば、アクセスノードは行デコーダ２３０（図８（Ａ）参照）のアクセスノードである。
ステップ８２０：グループの各メモリセルのビット線電圧を各メモリセルの距離の関数として設定する。例えば、図８（Ｃ）または図８（Ｄ）のビット線電圧プロファイルを適用できる。
ステップ８３０：アクセスノードにプログラミング電圧を印加することによってグループのメモリセルを並行してプログラムする。
【００５２】
クイックパス書き込みの実施例
別の好適な実施形態では「クイックパス書き込み」（「ＱＰＷ」）プログラミング手法も実施する。セルのプログラミングがベリファイ区切り点に近づくと、ビット線電圧の適切なバイアスまたはプログラミングパルスの修正により、プログラミングはより遅い（より細かい）モードに切り替わる。このように、最初は大きいプログラミングステップを使って速やかに収束し、目標状態を通り越す危険はない。「ＱＰＷ」プログラミングアルゴリズムは２００５年１２月２９日に出願された「Methods for Improved Program-Verify Operations in Non-Volatile Memories 」という米国特許出願第１１／３２３，５９６号（特許文献１５）に開示され、その全体が本願明細書において参照により援用されている。
【００５３】
この補償手法にＱＰＷプログラミング手法を組み合わせることができる。２つの手法はいずれも、ビット線電圧を調整することによってそれぞれの目的を果たす。ＱＰＷ手法は特定の時間にビット線電圧を調整するが、ワード線変化補償では行デコーダからのセル位置の関数としてビット線電圧を調整する。したがって、２つの調整は直線的に適用でき、互いを損ねることはない。例えば図８（Ｃ）に示されているような２進プロファイルを持つビット線電圧の場合には、プレーンの左半分のビット線が０．３５Ｖに設定され、右半分は０Ｖに保たれる。ＱＰＷを実施する場合の初期ビット線電圧は図８（Ｃ）と同じである。ある特定のセルのプログラミングが区切り点に近づくと、このセルのビット線は例えば０．７Ｖ増加し、プログラミングは区切り点の近くで遅くなる。プレーンの左半分のセルならビット線電圧は１．０５Ｖになり、プレーンの右半分のセルならビット線電圧は０．７Ｖになる。
【００５４】
本発明の別の実施例ではプレーンの左半分でもＱＰＷを実施するが、プレーンの右半分にはＱＰＷを使用しない。
これまでプログラミングの間ワード線にわたって２進（図８（Ｃ））または４進プロファイル（図８（Ｄ））を持つビット線電圧についての例を紹介してきたが、ほかのプロファイルも可能である。理想的には、アクセスポイントまたは行デコーダから遠ざかるにつれビット線電圧をアナログ的に減少させることで（図８（Ｂ））プログラミング効果の低下を補償する。
【００５５】
本願明細書で参照する特許、特許出願、記事、書籍、仕様書、その他の出版物、文書、事物はどれも、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている出版物、文書、または事物のいずれかと本願明細書の本文との間で用語の定義または使用に矛盾や食い違いがある場合は、本願明細書における用語の定義または使用が優先するものとする。
これまで本発明の様々な態様を特定の実施形態との関係で説明してきたが、本発明が添付の特許請求の範囲内で保護を受ける権利があることが理解される。
【図１】
2010522951.tif 000003
【図２】
2010522951.tif 000004
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010522951.tif 000014
【図１２】
2010522951.tif 000015
【手続補正書】
【提出日】平成22年1月19日(2010.1.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
図１は好適な構成を示すものであり、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で相称的に行われるため、アクセス線と回路の密度はそれぞれの側で半分に減る。行デコーダは行デコーダ２３０Ａおよび２３０Ｂに分かれ、列デコーダは列デコーダ２６０Ａおよび２６０Ｂに分かれている。メモリセル行を多数のページに分割する実施形態では、ページマルチプレクサ２５０をページマルチプレクサ２５０Ａおよび２５０Ｂに分割する。同様に、読み出し／書き込み回路２７０は、アレイ２００の下からビット線へ接続する読み出し／書き込み回路２７０Ａと、上からビット線へ接続する読み出し／書き込み回路２７０Ｂとに分割する。その結果、読み出し／書き込みモジュールの密度と（後で図１０に示されている）センスモジュール４８０の密度は、基本的には２分の１になる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2010522951.tif 000016
【国際調査報告】
2010522951.tif 000017
2010522951.tif 000018
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