(57)【特許請求の範囲】
【請求項１】
第１のパターン層、第２のパターン層及び外部電極層を含む電子部品であって、
前記第１のパターン層は、
第１の１次コイルパターン、第１の２次コイルパターン、前記第１の１次コイルパターンの一端に電気的に接続される第１の１次パッド、前記第１の２次コイルパターンの一端に電気的に接続される第１の２次パッド、前記第１の１次コイルパターンの他端に電気的に接続される第１の１次内部端子及び前記第１の２次コイルパターンの他端に電気的に接続される第１の２次内部端子を有する第１のコイルパターン部と、
前記第１の１次パッドに隣接して設けられる第１の１次サブパッド、その一端が前記第１の１次サブパッドに電気的に接続される第１の放電パターン及び前記第１の放電パターンとの間で予め決められたギャップをおいて設けられる第１の放電端子を有する第１の放電パターン部とを含み、
前記第２のパターン層は、
第２の１次コイルパターン、第２の２次コイルパターン、前記第２の１次コイルパターンの一端に電気的に接続される第２の１次パッド、前記第２の２次コイルパターンの一端に電気的に接続される第２の２次パッド、前記第２の１次コイルパターンの他端に電気的に接続される第２の１次内部端子、前記第２の２次コイルパターンの他端に電気的に接続される第２の２次内部端子及び前記第１の１次パッドに電気的に接続される第２の１次ダミーパッドを有する第２のコイルパターン部と、
前記第１の放電端子に電気的に接続される第１の追加放電端子及び前記第２の１次ダミーパッドに隣接し前記第１の１次サブパッドに電気的に接続される第２の１次ダミーサブパッドを有する第２の放電パターン部とを含み、
前記外部電極層は、
前記第１の１次コイルパターンと前記第２の１次コイルパターンとが接続されてなされる１次コイルパターンの一端に電気的に接続される第１の１次外部電極、前記１次コイルパターンの他端に電気的に接続される第２の１次外部電極、前記第１の２次コイルパターンと前記第２の２次コイルパターンとが接続されてなされる２次コイルパターンの一端に電気的に接続される第１の２次外部電極、前記２次コイルパターンの他端に電気的に接続される第２の２次外部電極を有するコイル電極部と、
前記第１の追加放電端子に電気的に接続される第１の放電電極を有する放電電極部とを含み、
前記第２の１次ダミーサブパッドは、前記第１の１次外部電極に電気的に接続される電子部品。
【請求項２】
前記第１のコイルパターン部は、前記第２の１次パッドに電気的に接続される第１の１次ダミーパッドをさらに含み、
前記第１の放電パターン部は、
前記第１の１次ダミーパッドに隣接し前記第２の１次外部電極に電気的に接続される第１の１次ダミーサブパッドと、
前記第１の１次ダミーサブパッドに電気的に接続される第１のダミー放電パターンと、
前記第１のダミー放電パターンとの間で予め決められたギャップをおいて設けられる第２の放電端子とをさらに含み、
前記第２の放電パターン部は、
前記第２の１次コイルパターンの一端に電気的に接続される第２の１次パッドと、前記第２の１次パッドに隣接し前記第１の１次ダミーサブパッドに電気的に接続される第２の１次サブパッドと、
前記第２の放電端子に電気的に接続される第２の追加放電端子とをさらに含み、
前記第２の１次サブパッドは、前記第２の１次外部電極に電気的に接続され、
前記外部電極層は、前記第２の追加放電端子に電気的に接続される第２の放電電極をさらに含む請求項１に記載の電子部品。
【請求項３】
前記第１のコイルパターン部は、前記第２の１次パッドに電気的に接続される第１の１次ダミーパッドをさらに含み、
前記第１の放電パターン部は、
前記第１の１次ダミーパッドに隣接し前記第２の１次外部電極に電気的に接続される第１の１次ダミーサブパッドと、
第２の放電端子とをさらに含み、
前記第２の放電パターン部は、
前記第２の１次コイルパターンの一端に電気的に接続される第２の１次パッドと、
前記第２の１次パッドに隣接し前記第１の１次ダミーサブパッドに電気的に接続される第２の１次サブパッドと、
前記第２の１次サブパッドに電気的に接続される第１のダミー放電パターンと、
前記第１のダミー放電パターンとの間で予め決められたギャップをおいて前記第２の放電端子に電気的に接続される第２の追加放電端子とをさらに含み、
前記第２の１次サブパッドは、前記第２の１次外部電極に電気的に接続され、
前記外部電極層は、前記第２の追加放電端子に電気的に接続される第２の放電電極をさらに含む請求項１に記載の電子部品。
【請求項４】
第１のパターン層、第２のパターン層及び外部電極層を含む電子部品であって、
前記第１のパターン層は、
第１の１次コイルパターン、第１の２次コイルパターン、前記第１の１次コイルパターンの一端に電気的に接続される第１の１次パッド、前記第１の２次コイルパターンの一端に電気的に接続される第１の２次パッド、前記第１の１次コイルパターンの他端に電気的に接続される第１の１次内部端子及び前記第１の２次コイルパターンの他端に電気的に接続される第１の２次内部端子を含む第１のコイルパターン部と、
前記第１の２次パッドに隣接して設けられる第１の２次サブパッド、その一端が前記第１の２次サブパッドに電気的に接続される第２の放電パターン及び前記第２の放電パターンとの間で予め決められたギャップをおいて設けられる第２の放電端子を有する第１の放電パターン部とを含み、
前記第２のパターン層は、
第２の１次コイルパターン、第２の２次コイルパターン、前記第２の１次コイルパターンの一端に電気的に接続される第２の１次パッド、前記第２の２次コイルパターンの一端に電気的に接続される第２の２次パッド、前記第２の１次コイルパターンの他端に電気的に接続される第２の１次内部端子、前記第２の２次コイルパターンの他端に電気的に接続される第２の２次内部端子及び前記第１の２次パッドに電気的に接続される第２の２次ダミーパッドを有する第２のコイルパターン部と、
前記第２の放電端子に電気的に接続される第２の追加放電端子及び前記第２の２次ダミーパッドに隣接し前記第１の２次サブパッドに電気的に接続される第２の２次ダミーサブパッドを有する第２の放電パターン部とを含み、
前記外部電極層は、
前記第１の１次コイルパターンと前記第２の１次コイルパターンとが接続されてなされる１次コイルパターンの一端に電気的に接続される第１の１次外部電極、前記１次コイルパターンの他端に電気的に接続される第２の１次外部電極、前記第１の２次コイルパターンと前記第２の２次コイルパターンとが接続されてなされる２次コイルパターンの一端に電気的に接続される第１の２次外部電極、前記２次コイルパターンの他端に電気的に接続される第２の２次外部電極を有するコイル電極部と、
前記第２の追加放電端子に電気的に接続される第２の放電電極を有する放電電極部とを含み、
前記第２の２次ダミーサブパッドは、前記第１の２次外部電極に電気的に接続される電子部品。
【請求項５】
前記第１のコイルパターン部は、前記第２の２次パッドに電気的に接続される第１の２次ダミーパッドをさらに含み、
前記第１の放電パターン部は、
前記第１の２次ダミーパッドに隣接し前記第２の２次外部電極に電気的に接続される第１の２次ダミーサブパッドと、
前記第１の２次ダミーサブパッドに電気的に接続される第２のダミー放電パターンと、
前記第２のダミー放電パターンとの間で予め決められたギャップをおいて設けられる第１の放電端子をさらに含み、
前記第２の放電パターン部は、
前記第２の２次コイルパターンの一端に電気的に接続される第２の２次パッドと、
前記第２の２次パッドに隣接し前記第１の２次ダミーサブパッドに電気的に接続される第２の２次サブパッドと、
前記第１の放電端子に電気的に接続される第１の追加放電端子とをさらに含み、
前記第２の２次サブパッドは、前記第２の２次外部電極に電気的に接続され、
前記外部電極層は、前記第１の追加放電端子に電気的に接続される第１の放電電極をさらに含む請求項４に記載の電子部品。
【請求項６】
前記第１のコイルパターン部は、前記第２の２次パッドに電気的に接続される第１の２次ダミーパッドをさらに含み、
前記第１の放電パターン部は、
前記第１の２次ダミーパッドに隣接し前記第２の２次外部電極に電気的に接続される第１の２次ダミーサブパッドと、
第１の放電端子と、をさらに含み、
前記第２の放電パターン部は、
前記第２の２次コイルパターンの一端に電気的に接続される第２の２次パッドと、
前記第２の２次パッドに隣接し前記第１の２次ダミーサブパッドに電気的に接続される第２の２次サブパッドと、
前記第２の２次サブパッドに電気的に接続される第２のダミー放電パターンと、
前記第２のダミー放電パターンとの間で予め決められたギャップをおいて前記第１の放電端子に電気的に接続される第１の追加放電端子とをさらに含み、
前記第２の２次サブパッドは、前記第２の２次外部電極に電気的に接続され、
前記外部電極層は、前記第１の追加放電端子に電気的に接続される第１の放電電極をさらに含む請求項４に記載の電子部品。
【請求項７】
前記ギャップは、１〜１０μｍの範囲内で決まる請求項４に記載の電子部品。
【請求項８】
請求項１の電子部品をフォトレジスト工法で製造する方法において、
前記第１のコイルパターン部及び前記第１の放電パターン部が形成される領域を露出させる第１のフォトレジストパターンを用いて前記第１のパターン層を形成するステップと、
前記第１のパターン層の上面に絶縁体または誘電体を塗布して第１の絶縁層を形成するステップと、
前記第２のコイルパターン部及び前記第２の放電パターン部が形成される領域を露出させる第２のフォトレジストパターンを用いて、前記第１の絶縁層の上面に前記第２のパターン層を形成するステップと、
前記コイル電極部及び前記放電電極部が形成される領域を露出させる第３のフォトレジストパターンを用いて、前記第２のパターン層の上面に前記外部電極層を形成するステップ
とを含む電子部品製造方法。
【請求項９】
前記ギャップは、１〜１０μｍの範囲内で決まる請求項８に記載の電子部品製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品及び電子部品製造方法に関し、特に、静電気などによって電子部品に過電圧または過電流が印加される場合、これを放電させることができる手段を具備した電子部品及び電子部品製造方法に関する。
【背景技術】
【０００２】
共通モードフィルター（Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｆｉｌｔｅｒ：ＣＭＦ）は、各種の電子機器において共通モードノイズをとり除くために広く使われている電子部品である。
【０００３】
最近、電子製品の小型化、スリム化及び高機能化に伴って、ノイズの除去性能を向上させると共に、小型化及び薄膜化が可能な共通モードフィルターの研究が持続している。
【０００４】
また、共通モードフィルターのインダクタンス及び直流抵抗などの特性を向上させるため、多様な研究及び試みが進められている。一例として、特許文献１に示されているように、カットオフ周波数を上昇させ、インピーダンス特性を向上させる共通モードフィルターが挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許出願第１０−２０１１−００８２６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一方、このような電子部品の適用された各種電子機器には、入力電源の不安定や静電気などによって許容範囲を脱した過電圧または過電流が印加される場合が頻繁に発生している。
【０００７】
従来の一般的な電子部品では、このような過電圧または過電流が印加されて電子部品を劣化させるか、製品の機能不全をもたらすなどの問題を防止するために、電子部品の外部に静電気防止手段を備えている。しかしながら、電子部品の外部に別途の静電気防止手段を備えると、電子機器の小型化に限界があるという問題があった。
【０００８】
本発明は上記の問題点に鑑みて成されたものであって、電子部品内に放電端子を有する静電気防止手段を備え、過電圧または過電流による問題を解決することができる、電子部品及び電子部品製造方法を提供することにその目的がある。
【０００９】
また、本発明の他の目的は、静電気防止手段を電子部品の内に備えることによって、厚さの増加や大きさの増加を最小化できる、電子部品及び電子部品製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を解決するために、本発明の一実施形態による電子部品は、誘電体及び絶縁体のうちの少なくともいずれか一つを介して１次コイルパターン及び２次コイルパターンが備えられる電子部品であって、前記１次コイルパターンまたは前記２次コイルパターンに印加される過電圧または過電流を放電させる少なくとも一つの放電端子を含む。
【００１１】
前記１次コイルパターンの一端には第１の１次外部電極が電気的に接続され、前記１次コイルパターンの他端には第２の１次外部電極が電気的に接続され、前記２次コイルパターンの一端には第１の２次外部電極が電気的に接続され、前記２次コイルパターンの他端には第２の２次外部電極が電気的に接続される。前記放電端子には放電電極が電気的に接続され、前記第１の１次外部電極、前記第２の１次外部電極、前記第１の２次外部電極及び前記第２の２次外部電極のうちの少なくともいずれか一つに電気的に接続される。前記放電端子との間で予め決められたギャップをおいて設けられる放電パターンをさらに含む。
【００１２】
また、前記ギャップは、１〜１０μｍの範囲内で決まるのが望ましい。また、本発明の他の実施形態による電子部品は、第１のパターン層、第２のパターン層及び外部電極層を含む電子部品であって、前記第１のパターン層は、第１の１次コイルパターン、第１の２次コイルパターン、前記第１の１次コイルパターンの一端に電気的に接続される第１の１次パッド、前記第１の２次コイルパターンの一端に電気的に接続される第１の２次パッド、前記第１の１次コイルパターンの他端に電気的に接続される第１の１次内部端子及び前記第１の２次コイルパターンの他端に電気的に接続される第１の２次内部端子を含む第１のコイルパターン部と、前記第１の１次パッドに隣接して設けられる第１の１次サブパッド、その一端が前記第１の１次サブパッドに電気的に接続される第１の放電パターン及び前記第１の放電パターンとの間で予め決められたギャップをおいて設けられる第１の放電端子を含む第１の放電パターン部と、を含む。前記第２のパターン層は、第２の１次コイルパターン、第２の２次コイルパターン、前記第２の１次コイルパターンの一端に電気的に接続される第２の１次パッド、前記第２の２次コイルパターンの一端に電気的に接続される第２の２次パッド、前記第２の１次コイルパターンの他端に電気的に接続される第２の１次内部端子、前記第２の２次コイルパターンの他端に電気的に接続される第２の２次内部端子及び前記第１の１次パッドに電気的に接続される第２の１次ダミーパッドを含む第２のコイルパターン部と、前記第１の放電端子に電気的に接続される第１の追加放電端子及び前記第２の１次ダミーパッドに隣接し前記第１の１次サブパッドに電気的に接続される第２の１次ダミーサブパッドを含む第２の放電パターン部とを含む。前記外部電極層は、前記第１の１次コイルパターンと第２の１次コイルパターンとが接続されてなされる１次コイルパターンの一端に電気的に接続される第１の１次外部電極、前記１次コイルパターンの他端に電気的に接続される第２の１次外部電極、前記第１の２次コイルパターンと第２の２次コイルパターンとが接続されてなされる２次コイルパターンの一端に電気的に接続される第１の２次外部電極、前記２次コイルパターンの他端に電気的に接続される第２の２次外部電極を含むコイル電極部と、前記第１の追加放電端子に電気的に接続される第１の放電電極を含む放電電極部とを含む。前記第２の１次ダミーサブパッドは、前記第１の１次外部電極に電気的に接続される。
【００１３】
前記第１のコイルパターン部は、前記第２の１次パッドに電気的に接続される第１の１次ダミーパッドをさらに含み、前記第１の放電パターン部は、前記第１の１次ダミーパッドに隣接し前記第２の１次外部電極に電気的に接続される第１の１次ダミーサブパッドと、前記第１の１次ダミーサブパッドに電気的に接続される第１のダミー放電パターンと、前記第１のダミー放電パターンとの間で予め決められたギャップをおいて設けられる第２の放電端子をさらに含み、前記第２の放電パターン部は、前記第２の１次コイルパターンの一端に電気的に接続される第２の１次パッドと、前記第２の１次パッドに隣接し前記第１の１次ダミーサブパッドに電気的に接続される第２の１次サブパッドと、前記第２の放電端子に電気的に接続される第２の追加放電端子をさらに含み、前記第２の１次サブパッドは前記第２の１次外部電極に電気的に接続され、前記外部電極層は前記第２の追加放電端子に電気的に接続される第２の放電電極をさらに含む。
【００１４】
また、前記第１のコイルパターン部は、前記第２の１次パッドに電気的に接続される第１の１次ダミーパッドをさらに含み、前記第１の放電パターン部は、前記第１の１次ダミーパッドに隣接し前記第２の１次外部電極に電気的に接続される第１の１次ダミーサブパッドと、第２の放電端子と、をさらに含み、前記第２の放電パターン部は、前記第２の１次コイルパターンの一端に電気的に接続される第２の１次パッドと、前記第２の１次パッドに隣接し前記第１の１次ダミーサブパッドに電気的に接続される第２の１次サブパッドと、前記第２の１次サブパッドに電気的に接続される第１のダミー放電パターンと、前記第１のダミー放電パターンとの間で予め決められたギャップをおいて前記第２の放電端子に電気的に接続される第２の追加放電端子と、をさらに含み、前記第２の１次サブパッドは前記第２の１次外部電極に電気的に接続され、前記外部電極層は前記第２の追加放電端子に電気的に接続される第２の放電電極をさらに含む。
【００１５】
また、本発明の他の実施形態による電子部品は、２次コイルパターンの一側または両側に放電のための手段が具備されてもよい。
【００１６】
本発明のさらに他の実施形態による電子部品製造方法は、誘電体及び絶縁体のうちの少なくともいずれか一つを介して１次コイルパターンと２次コイルパターンとが設けられ、前記１次コイルパターンまたは前記２次コイルパターンに印加される過電圧または過電流を放電させる少なくとも一つの放電端子を含む電子部品をフォトレジスト工法で製造する方法であって、前記１次コイルパターン及び前記２次コイルパターンがめっきされるべき領域を露出させるフォトレジストパターンが前記放電端子が形成される領域も露出させる。
【００１７】
前記１次コイルパターン及び前記２次コイルパターンの両端に各々電気的に接続される４個の外部電極のうちの少なくともいずれか一つに一端が接続され、他端は前記放電端子から予め決められたギャップだけ離間された放電パターンがさらに形成されることが望ましい。
【００１８】
また、前記ギャップは、１〜１０μｍの範囲内で決まるのが望ましい。
【００１９】
また、本発明のさらに他の実施形態による電子部品製造方法は、前述による電子部品をフォトレジスト工法で製造するための方法であって、前記第１のコイルパターン部及び第１の放電パターン部が形成される領域を露出させる第１のフォトレジストパターンを用いて前記第１のパターン層を形成するステップと、前記第１のパターン層の上面に絶縁体または誘電体を塗布して第１の絶縁膚を形成するステップと、前記第２のコイルパターン部及び第２の放電パターン部が形成される領域を露出させる第２のフォトレジストパターンを用いて、前記第１の絶縁層の上面に前記第２のパターン層を形成するステップと、前記コイル電極部及び前記放電電極部が形成される領域を露出させる第３のフォトレジストパターンを用いて、前記第２のパターン層の上面に前記外部電極層を形成するステップと、を含む。
【発明の効果】
【００２０】
前述のように構成された本発明の一実施形態によれば、電子部品に印加される過電圧または過電流を効率よく放電させ、電子部品自らの寿命が延びると共に、該電子部品が採用された各種電子機器の信頼性を向上することができるという効果が奏する。
【００２１】
また、電子部品の面積や厚さが増加させることなく、静電気を放電させることができる構造が電子部品内に搭載されることによって、小型化に有利であるという効果が奏する。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態による電子部品を概略的に例示した斜視図である。
【図２】図１の分解斜視図である。
【図３ａ】図１のI−I'線に沿う断面を概略的に例示した断面図である。
【図３ｂ】図１のII−II'線に沿う断面を概略的に例示した断面図である。
【図４】本発明の一実施形態による電子部品の第１のパターン層を概略的に例示した平面図である。
【図５ａ】図４のI−I'線に沿う断面を概略的に例示した断面図である。
【図５ｂ】図４のII−II'線に沿う断面を概略的に例示した断面図である。
【図６】本発明の一実施形態による電子部品の第２のパターン層を概略的に例示した平面図である。
【図７ａ】図６のI−I'線に沿う断面を概略的に例示した断面図である。
【図７ｂ】図６のII−II'線に沿う断面を概略的に例示した断面図である。
【図８】本発明の一実施形態による電子部品の外部電極層を概略的に例示した平面図である。
【図９ａ】図８のI−I'線に沿う断面を概略的に例示した断面図である。
【図９ｂ】図８のII−II'線に沿う断面を概略的に例示した断面図である。
【図１０】本発明の一実施形態による電子部品の回路図である。
【図１１】本発明の一実施形態による電子部品製造方法を概略的に例示した順序図である。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施の形態は図面を参考にして詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下示している各実施の形態に限定されることなく他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは便宜上誇張して表現されることができる。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
【００２４】
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は文句で特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は素子は、一つ以上の他の構成要素、ステップ、動作及び／又は素子の存在または追加を排除しないことに理解されたい。
【００２５】
以下、添付図面を参照して、本発明の構成及び作用効果について詳しく説明する。
【００２６】
図１は、本発明の一実施形態による電子部品を概略的に例示した斜視図で、図２は図１の分解斜視図であり、図３ａは図１のI−I'線に沿う断面を概略的に例示した断面図で、図３ｂは図１のII−II'線に沿う断面を概略的に例示した断面図である。
【００２７】
図１〜図３ｂを参照して、本発明の一実施形態による電子部品は、誘電体６０または絶縁体を介して１次コイルパターンと２次コイルパターンとを含む一般的な電子部品に放電端子が追加で具備される。
【００２８】
また、放電端子には放電電極が電気的に接続され、１次コイルパターンの両端または２次コイルパターンの両端に電気的に接続される４個の外部電極のうちのいずれか一つから延在する放電パターンが放電端子との間で所定の間隔をおいて設けられる。
【００２９】
説明の便宜上、放電端子と放電パターンとの間の間隔をギャップＧと称すことにする。
【００３０】
導電材料と他の導電材料の間にギャップＧが形成されると、該ギャップＧの幅によって放電が始まる電圧の大きさが変わることになる。例えば、ギャップＧが１μｍの場合、ギャップＧ両端の電圧差が約十万ボルト位である時放電現象が発生する。
【００３１】
一方、各種電子機器において静電気によって過度に印加される電圧は略十万ボルト〜百万ボルト位の範囲なので、本発明の一実施形態による電子部品において、放電パターンと放電端子との間のギャップＧは１〜１０μｍ範囲で決まることができる。
【００３２】
詳しくは、図１〜図３ｂに示すように、本発明の一実施形態による電子部品は、基板４０、第１のパターン層１０、第２のパターン層２０及び外部電極層３０を含む。
【００３３】
基板４０は、フェライト（Ｆｅｒｒｉｔｅ）などの磁性体から成る。この場合、基板４０とコイルパターンとの間の絶縁性の確保のために酸化膜（ｐａｓｓｉｖｅ  ｌａｙｅｒ）５０が表面に形成された状態で第１のパターン層１０が形成されてもよい。
【００３４】
第１のパターン層１０は、第１のコイルパターン部と第１の放電パターン部とを備える。第２のパターン層２０は、第２のコイルパターン部と第２の放電パターン部とを備える。
【００３５】
第１のコイルパターン部及び第２のコイルパターン部は、コイルパターンが複数設けられたコイル部品、フィルター部品などの電子部品と同様に形成されてもよい。また、第１の放電パターン部は、第１のコイルパターン部の形成された層と同じ層に設けられる。磁束の流れや電子部品の全体面積の最小化のために第１のコイルパターン部の外郭領域に形成されることが望ましい。
【００３６】
また、第２の放電パターン部は、第２のコイルパターン部が形成された層と同じ層に設けられ、同様に、第２のコイルパターン部の外郭領域に形成されることが望ましい。
【００３７】
また、説明の便宜上、電子部品を第１のパターン層１０、第２のパターン層２０及び外部電極層３０に区分し、図２ではこれらの層を分けて分解斜視図として例示したが、これに限定するものではない。即ち、本発明の一実施形態による電子部品が積層型に形成される場合のみを限定することではない。
【００３８】
図４は、本発明の一実施形態による電子部品の第１のパターン層１０を概略的に例示した平面図で、図５ａは図４のI−I'線に沿う断面を概略的に例示した断面図であり、図５ｂは図４のII−II'線に沿う断面を概略的に例示した断面図である。
【００３９】
図４を参照して、第１のパターン層１０は大きく、第１のコイルパターン部と第１の放電パターン部とを含む。
【００４０】
まず、第１のコイルパターン部は、第１の１次コイルパターン１Ｃ−１、第１の２次コイルパターン２Ｃ−１、第１の１次パッド１Ｐ−１、第１の２次パッド２Ｐ−１、第１の１次内部端子１ＩＴ−１及び第１の２次内部端子２ＩＴ−１を備える。
【００４１】
第１の１次コイルパターン１Ｃ−１と第１の２次コイルパターン２Ｃ−１との間は電気的に絶縁され、磁気的に結合されている。
【００４２】
第１の１次コイルパターン１Ｃ−１の一端には第１の１次パッド１Ｐ−１が電気的に接続され、他端には第１の１次内部端子１ＩＴ−１が電気的に接続される。
【００４３】
第１の２次コイルパターン２Ｃ−１の一端には第１の２次パッド２Ｐ−１が電気的に接続され、他端には第１の２次内部端子２ＩＴ−１が電気的に接続される。
【００４４】
第１の１次パッド１Ｐ−１及び第１の２次パッド２Ｐ−１は、後述する第２のパターン層２０を通じて外部電極に電気的に接続される。第１の１次内部端子１ＩＴ−１及び第１の２次内部端子２ＩＴ−１は、後述する第２のパターン層２０の第２の１次内部端子１ＩＴ−２及び第２の２次内部端子２ＩＴ−２に各々ビア１Ｖ、２Ｖを通じて接続される。
【００４５】
外部電極の容易な接続のために、第１の１次ダミーパッド１ＤＰ−１及び第１の２次ダミーパッド２ＤＰ−１が第１の１次パッド１Ｐ−１及び第１の２次パッド２Ｐ−１と対称されるように反対側にさらに設けられてもよい。
【００４６】
次に、第１の放電パターン部は、第１の放電端子Ｄ１−１、第１の放電パターンＤＣ１−１及び第１の１次サブパッド１ＳＰ−１を備える。
【００４７】
第１の１次サブパッド１ＳＰ−１は、第１の１次パッド１Ｐ−１と接するが直接接
触されない。
【００４８】
第１の放電パターンＤＣ１−１は、第１の１次サブパッド１ＳＰ−１に電気的に接続され、第１の放電端子Ｄ１−１の方へ延在する。
【００４９】
第１の放電端子Ｄ１−１は、第１の放電パターンＤＣ１−１と所定のギャップＧをおいて設けられる。該ギャップＧの範囲は１〜１０μｍ範囲で決まることが望ましい。
【００５０】
一方、第１の放電端子Ｄ１−１、第１の放電パターンＤＣ１−１及び第１の１次サブパッド１ＳＰ−１の代わりに、第２の放電端子Ｄ２−１、第２の放電パターンＤＣ２−１及び第１の２次サブパッド２ＳＰ−１を設けてもよい。
【００５１】
ただ、このような構成は、電子部品に印加される過電圧または過電流が第１の１次パッド１Ｐ−１よりは、第２の１次パッド１Ｐ−２の方に流込される場合に有効である。
【００５２】
また、第１のコイルパターン部に第１の１次ダミーパッド１ＤＰ−１が設けられた場合、第１の１次ダミーサブパッド１ＤＳＰ−１、第１のダミー放電パターンＤＣ１−２及び第２の放電電極ＥＤ２を設けてもよく、第１の２次ダミーパッド２ＤＰ−１が設けられた場合は、第１の２次ダミーサブパッド２ＤＳＰ−１、第２のダミー放電パターンＤＣ２−２及び第１の放電電極ＥＤ１を設けてもよい。
【００５３】
図６は、本発明の一実施形態による電子部品の第２のパターン層２０を概略的に例示した平面図で、図７ａは図６のI−I'線に沿う断面を概略的に例示した断面図であり、図７ｂは図６のII−II'線に沿う断面を概略的に例示した断面図である。
【００５４】
図６〜図７ｂに示すように、第２のパターン層２０は大きく、第２のコイルパターン部と第２の放電パターン部とを備え、前述の図５の第１のパターン層１０が上下反転された形態と類似なことを分かる。
【００５５】
まず、第２のコイルパターン部は、第２の１次コイルパターン１Ｃ−２、第２の２次コイルパターン２Ｃ−２、第２の１次パッド１Ｐ−２、第２の２次パッド２Ｐ−２、第２の１次内部端子１ＩＴ−２及び第２の２次内部端子２ＩＴ−２を備える。
【００５６】
第２の１次コイルパターン１Ｃ−２と第２の２次コイルパターン２Ｃ−２との間は電気的に絶縁され、磁気的に結合されている。
【００５７】
第２の１次コイルパターン１Ｃ−２の一端には第２の１次パッド１Ｐ−２が電気的に接続され、他端には第２の１次内部端子１ＩＴ−２が電気的に接続される。
【００５８】
第２の２次コイルパターン２Ｃ−２の一端には第２の２次パッド２Ｐ−２が電気的に接続され、他端には第２の２次内部端子２ＩＴ−２が電気的に接続される。
【００５９】
第２の１次パッド１Ｐ−２と第２の２次パッド２Ｐ−２とは、後述する外部電極層３０の外部電極に電気的に接続され、第２の１次内部端子１ＩＴ−２と第２の２次内部端子２ＩＴ−２とは、前述の第１のパターン層１０の第１の１次内部端子１ＩＴ−１及び第１の２次内部端子２ＩＴ−１に各々ビア１Ｖ、２Ｖを通じて接続される。
【００６０】
一実施形態によれば、外部電極の容易な接続のために、第２の１次ダミーパッド１ＤＰ−２及び第２の２次ダミーパッド２ＤＰ−２が第２の１次パッド１Ｐ−２及び第２の２次パッド２Ｐ−２に対称されるように反対側にさらに設けられてもよい。
【００６１】
次に、第２の放電パターン部は、第１の追加放電端子Ｄ１−２及び第２の１次ダミーサブパッド１ＤＳＰ−２を備える。
【００６２】
第２の１次ダミーサブパッド１ＤＳＰ−２は、第２の１次ダミーパッド１ＤＰ−２に接するが、直接接触されない。
【００６３】
第１の追加放電端子Ｄ１−２は、第１の放電端子Ｄ１−１に電気的に接続される。
【００６４】
一方、前述の第１のパターン層１０の変形例によって、第１の追加放電端子Ｄ１−２の代わりに、第２の追加放電端子Ｄ２−２が設けられてもよい。
【００６５】
また、第１のパターン層１０に第１のダミー放電パターンＤＣ１−２を設ける代わり、第１のダミー放電パターンＤＣ１−２と類似な構成を第２のパターン層２０に設けてもよい。
【００６６】
すなわち、示されていないが、第２の１次パッド１Ｐ−２に接する第２の１次サブパッド１ＳＰ−２から第２の追加放電端子Ｄ２−２の方へ延設されるダミー放電パターンをさらに設け、該ダミー放電パターンと該第２の追加放電端子Ｄ２−２との間にギャップＧを確保してもよい。
【００６７】
図８は、本発明の一実施形態による電子部品の外部電極層３０を概略的に例示した平面図で、図９ａは図８のI−I'線に沿う断面を概略的に例示した断面図であり、図９ｂは図８のＩＩ−ＩＩ'線に沿う断面を概略的に例示した断面図である。
【００６８】
図８〜図９ｂに示すように、外部電極層３０は大きく、コイル電極部と放電電極部とに区分される。
【００６９】
まず、コイル電極部は、第１の１次外部電極１Ｅ、第２の１次外部電極２Ｅ−２、第１の２次外部電極２Ｅ、第２の２次外部電極２Ｅ−１を備え、放電電極部は第１の放電電極ＥＤ１を備える。
【００７０】
また、放電電極部には、第２の放電電極ＥＤ２がさらに設けられてもよい。
【００７１】
第１の１次外部電極１Ｅは、第２の１次ダミーパッド１ＤＰ−２及び第２の１次ダミーサブパッド１ＤＳＰ−２に電気的に接続される。よって、第２の１次ダミーパッド１ＤＰ−２に電気的に接続される第１の１次パッド１Ｐ−１及び第１の１次パッド１Ｐ−１に電気的に接続される第１の１次コイルパターン１Ｃ−１の一端が、第１の１次外部電極１Ｅに接続できる。また、第２の１次ダミーサブパッド１ＤＳＰ−２に電気的に接続される第１の１次サブパッド１ＳＰ−１を通じて第１の放電パターンＤＣ１−１までが第１の１次外部電極１Ｅに電気的に接続される。
【００７２】
第２の１次外部電極２Ｅ−２は、第２の１次パッド１Ｐ−２及び第２の１次サブパッド１ＳＰ−２に電気的に接続される。よって、第２の１次パッド１Ｐ−２に電気的に接続される第２の１次コイルパターン１Ｃ−２の一端が第２の１次外部電極２Ｅ−２に接続される。また、第２の１次サブパッド１ＳＰ−２に電気的に接続される第１の１次ダミーサブパッド１ＤＳＰ−１を通じて第１のダミー放電パターンＤＣ１−２までが第２の１次外部電極２Ｅ−２に電気的に接続される。
【００７３】
第１の２次外部電極２Ｅは、第２の２次ダミーパッド２ＤＰ−２及び第２の２次ダミーサブパッド２ＤＳＰ−２に電気的に接続される。よって、第２の２次ダミーパッド２ＤＰ−２に電気的に接続される第１の２次パッド２Ｐ−１及び第１の２次パッド２Ｐ−１に電気的に接続される第１の２次コイルパターン２Ｃ−１の一端が第１の２次外部電極２Ｅに接続される。また、第２の２次ダミーサブパッド２ＤＳＰ−２に電気的に接続される第１の２次サブパッド２ＳＰ−１を通じて第２の放電パターンＤＣ２−１までが第１の２次外部電極２Ｅに電気的に接続される。
【００７４】
第２の２次外部電極２Ｅ−１は、第２の２次パッド２Ｐ−２及び第２の２次サブパッド２ＳＰ−２に電気的に接続される。よって、第２の２次パッド２Ｐ−２に電気的に接続される第２の２次コイルパターン２Ｃ−２の一端が第２の２次外部電極２Ｅ−１に接続される。また、第２の２次サブパッド２ＳＰ−２に電気的に接続される第１の２次ダミーサブパッド２ＤＳＰ−１を通じて第２のダミー放電パターンＤＣ２−２までが第２の２次外部電極２Ｅ−１に電気的に接続される。
【００７５】
一方、第１の放電電極ＥＤ１は、第１の追加放電端子Ｄ１−２を通じて第１の放電端子Ｄ１−１に電気的に接続され、第２の放電電極ＥＤ２は、第２追加放電端子Ｄ２−２を通じて第２の放電端子Ｄ２−１に電気的に接続される。
【００７６】
これによって、正常信号が第１の１次外部電極１Ｅに印加される場合、第１の１次コイルパターン１Ｃ−１へ流れ、電子部品が正常に動作するようになる。一方、異常信号が第１の１次外部電極１Ｅに印加されると、過電圧または過電流が第１の１次サブパッド１ＳＰ−１及び第１の放電パターンＤＣ１−１へ誘導され、第１の放電端子Ｄ１−１へと放電するため、第１の１次コイルパターン１Ｃ−１を含む電子部品の他の構成要素の劣化現象を防止することができる。
【００７７】
また、外部信号が印加されるか静電気が電子部品内に流込される端子の位置によって、前述の多様な実施形態で説明したように、第１の放電パターン部、第２の放電パターン部、放電電極部は必要によって適宜変形して適用してもよい。
【００７８】
図１０は、本発明の一実施形態による電子部品の回路図である。
【００７９】
図１０を参照して、第１の１次外部電極１Ｅに過電圧または過電流が印加された場合、第１の放電電極ＥＤ１を通じて放電可能で、第１の１次外部電極１Ｅに正常信号が印加された場合は、第１の放電電極ＥＤ１と第１の１次外部電極１Ｅとの間はギャップＧによって絶縁性が確保された状態になり、正常的な経路を経って信号が流れて電子部品が作動することになる。
【００８０】
第２の１次外部電極２Ｅ−２、第１の２次外部電極２Ｅ及び第２の２次外部電極２Ｅ−１の場合にも前述のようであるため、重複する説明は略することにする。
【００８１】
図１１は、本発明の一実施形態による電子部品製造方法を概略的に例示した順序図である。
【００８２】
図１〜図１１を参照して、本発明の一実施形態による電子部品製造方法は、第１のコイルパターン部と第１の放電パターン部とが形成される領域を露出させる第１のフォトレジストパターンを用いて、第１のパターン層１０を形成するステップ（Ｓ１１０）と、該第１のパターン層１０の上面に絶縁体または誘電体６０を塗布して第１の絶縁層を形成するステップ（Ｓ１２０）と、該第２のコイルパターン部と第２の放電パターン部とが形成される領域を露出させる第２のフォトレジストパターンを用いて、第１の絶縁層の上面に第２のパターン層２０を形成するステップ（Ｓ１３０）と、コイル電極部及び放電電極部が形成される領域を露出させる第３のフォトレジストパターンを用いて、第２のパターン層２０の上面に外部電極層３０を形成するステップ（Ｓ１４０）とを含む。
【００８３】
これによって、第１の放電パターン部、第２の放電パターン部及び放電電極部などを形成するために別途の工程を追加する必要がなく、各々第１のコイルパターン部、第２のコイルパターン部及びコイル電極部が形成された同じ層に、放電のための手段が設けられることができるようになる。
【００８４】
また、前述のギャップＧは１〜１０μｍ範囲で決まるのが望ましい。印刷工法で導電パターンを形成する方法などを適用する場合には、該ギャップＧを１０μｍ以下に形成しにくく、ギャップＧの均一性を確保することが難しくなる。
【００８５】
これに対して、本発明では、フォトレジスト工法を適用してギャップＧを含む放電手段を設けるため、該ギャップＧを求められる範囲で精徽で且つ一様に形成することができる。
【００８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８７】
１０  第１のパターン層
２０  第２のパターン層
３０  外部電極層
４０  基板
５０  酸化膜
６０  誘電体
７０、８０、９０  絶縁体
１Ｃ−１  第１の１次コイルパターン
２Ｃ−１  第１の２次コイルパターン
１Ｐ−１  第１の１次パッド
２Ｐ−１  第１の２次パッド
１ＳＰ−１  第１の１次サブパッド
２ＳＰ−１  第１の２次サブパッド
１ＤＰ−１  第１の１次ダミーパッド
２ＤＰー１  第１の２次ダミーパッド
１ＤＳＰ−１  第１の１次ダミーサブパッド
２ＤＳＰ−１  第１の２次ダミーサブパッド
Ｄ１−１  第１の放電端子
Ｄ２−１  第２の放電端子
ＤＣ１−１  第１の放電パターン
ＤＣ２−１  第２の放電パターン
１ＩＴ−１  第１の１次内部端子
２ＩＴ−１  第１の２次内部端子
１Ｖ  １次ビア
２Ｖ  ２次ビア
１Ｃ−２  第２の１次コイルパターン
２Ｃ−２  第２の２次コイルパターン
１Ｐ−２  第２の１次パッド
２Ｐ−２  第２の２次パッド
１ＳＰ−２  第２の１次サブパッド
２ＳＰ−２  第２の２次サブパッド
１ＤＰ−２  第２の１次ダミーパッド
２ＤＰ−２  第２の２次ダミーパッド
１ＤＳＰ−２  第２の１次ダミーサブパッド
２ＤＳＰ−２  第２の２次ダミーサブパッド
Ｄ１−２  第１の追加放電端子
Ｄ２−２  第２の追加放電端子
ＤＣ１−２  第１のダミー放電パターン
ＤＣ２−２  第２のダミー放電パターン
１ＩＴ−２  第２の１次内部端子
２ＩＴ−２  第２の２次内部端子
Ｇ  ギャップ
１Ｅ  第１の１次外部電極
１Ｅ−I  第２の１次外部電極
２Ｅ  第１の２次外部電極
２Ｅ−I  第２の２次外部電極
ＥＤ１  第１の放電電極
ＥＤ２  第２の放電電極
【図１】
0006293419.tif 000002
【図２】
0006293419.tif 000003
【図３ａ】
0006293419.tif 000004
【図３ｂ】
0006293419.tif 000005
【図４】
0006293419.tif 000006
【図５ａ】
0006293419.tif 000007
【図５ｂ】
0006293419.tif 000008
【図６】
0006293419.tif 000009
【図７ａ】
0006293419.tif 000010
【図７ｂ】
0006293419.tif 000011
【図８】
0006293419.tif 000012
【図９ａ】
0006293419.tif 000013
【図９ｂ】
0006293419.tif 000014
【図１０】
0006293419.tif 000015
【図１１】
0006293419.tif 000016