(57)【要約】  入力によって指示された特定の時間にパルスを発生する装置。この装置は、入力に応じてオフセット電圧を発生するオフセット電圧発生器、電流を発生する電流発生器、オフセット電圧に応じた初期値及び電流に応じた傾きを有するランプ電圧を発生するランプ電圧発生器と、ランプ電圧が閾値に到達したことに応答してパルスを発生するパルス発生器とを備えてもよい。この構成を用いて、パルスが発生される時間は入力によって制御される。この装置はトランシーバで使用されてもよく、送信時間及び受信時間を制御してもよい。そのような時間は、他のデバイスと通信するための通信チャネル、例えば超広帯域（ＵＷＢ）通信路をセットアップするために使用されてもよい。
2010525747.tif 000002
【特許請求の範囲】
【請求項１】
入力に基づいて少なくとも１つのパルスを発生する装置であって、
前記入力に応じてオフセット電圧を発生するように適応された第１の発生器と、
電流を発生するように適応された第２の発生器と、
前記オフセット電圧に応じた初期値及び前記電流に応じた傾きを有するランプ電圧を発生するように適応された第３の発生器と、
前記ランプ電圧が閾値電圧へ実質的に到達したことに応答して前記少なくとも１つのパルスを発生するように適応された第４の発生器とを備え、
前記ランプ電圧が前記閾値へ到達する時間は前記オフセット電圧に依存する、装置。
【請求項２】
前記ランプ電圧の前記傾きは、正、負、線形、又は非線形である、請求項１に記載の装置。
【請求項３】
前記第１の発生器はディジタル／アナログ変換器（ＤＡＣ）を備え、更に前記入力はディジタルワードを備える、請求項１に記載の装置。
【請求項４】
前記オフセット電圧を校正して前記入力を前記少なくとも１つのパルスの前記発生に相関づけるように適応された校正回路を更に備える、請求項１に記載の装置。
【請求項５】
前記第２の発生器は電流モードディジタル／アナログ変換器（ＤＡＣ）を備える、請求項１に記載の装置。
【請求項６】
前記電流を校正して前記入力を前記少なくとも１つのパルスの前記発生に相関づけるように適応された校正回路を更に備える、請求項１に記載の装置。
【請求項７】
前記第３の発生器は、前記電流を積分して前記ランプ電圧を発生するように適応された積分デバイスを備える、請求項１に記載の装置。
【請求項８】
前記積分デバイスは容量素子を備える、請求項７に記載の装置。
【請求項９】
前記第４の発生器は、直列に結合された複数のインバータを備える、請求項１に記載の装置。
【請求項１０】
前記少なくとも１つのパルスの後縁の前記発生を起動するリセット信号を発生するように適応されたリセット回路を更に備える、請求項１に記載の装置。
【請求項１１】
前記少なくとも１つのパルスが発生される時間区間を定義するように適応されたクロック源を更に備える、請求項１に記載の装置。
【請求項１２】
前記クロック源は、前記少なくとも１つのパルスの前記発生を起動するように適応される、請求項１１に記載の装置。
【請求項１３】
トランシーバを更に備え、前記少なくとも１つのパルスが前記第４の発生器によって発生されたことに応答して、前記トランシーバはパルス分割多元接続を使用して他の装置との少なくとも１つの超広帯域通信チャネルを確立するように適応される、請求項１に記載の装置。
【請求項１４】
各々の超広帯域チャネルが、２０％以上のオーダで比帯域を有するか、５００ＭＨｚ以上のオーダで帯域幅を有するか、又は２０％以上のオーダで比帯域を有すると共に５００ＭＨｚ以上のオーダで帯域幅を有する、請求項１３に記載の装置。
【請求項１５】
入力に基づいて少なくとも１つのパルスを発生する方法であって、
前記入力に応じてオフセット電圧を発生することと、
電流を発生することと、
前記オフセット電圧に応じた初期値及び前記電流に応じた傾きを有するランプ電圧を発生することと、
前記ランプ電圧が閾値電圧へ実質的に到達したことに応答して前記少なくとも１つのパルスを発生することとを備え、
前記ランプ電圧が前記閾値へ到達する時間は前記オフセット電圧に依存する、方法。
【請求項１６】
前記ランプ電圧の前記傾きは、正、負、線形、又は非線形である、請求項１５に記載の方法。
【請求項１７】
前記ランプ電圧の前記初期値は前記オフセット電圧と実質的に等しい、請求項１５に記載の方法。
【請求項１８】
前記オフセット電圧を発生することは、ディジタルワードを前記オフセット電圧へ変換することを備え、更に、前記ディジタルワードは前記入力の関数であるか前記入力と同じである、請求項１５に記載の方法。
【請求項１９】
前記オフセット電圧を校正して前記入力を前記少なくとも１つのパルスの前記発生に相関づけることを更に備える、請求項１５に記載の方法。
【請求項２０】
前記電流を発生することは、ディジタル情報を前記電流へ変換することを備える、請求項１５に記載の方法。
【請求項２１】
前記電流を校正して前記入力を前記少なくとも１つのパルスの前記発生に相関づけることを更に備える、請求項１５に記載の方法。
【請求項２２】
前記ランプ電圧を発生することは、前記電流を積分することを備える、請求項１５に記載の方法。
【請求項２３】
前記電流を積分することは、容量素子を採用して前記電流を積分することを備える、請求項２２に記載の方法。
【請求項２４】
前記少なくとも１つのパルスを発生することは、直列に結合された少なくとも１対のインバータを採用して前記少なくとも１つのパルスを発生することを備える、請求項１５に記載の方法。
【請求項２５】
前記少なくとも１つのパルスが発生される時間区間を定義するクロックを発生することを更に備える、請求項１５に記載の方法。
【請求項２６】
クロックを発生して前記少なくとも１つのパルスの前記発生を起動することを更に備える、請求項１５に記載の方法。
【請求項２７】
前記少なくとも１つのパルスを用いてトランシーバを制御し、パルス分割多元接続を使用して少なくとも１つの超広帯域通信チャネルを確立することを更に備える、請求項１５に記載の方法。
【請求項２８】
各々の超広帯域チャネルが、２０％以上のオーダで比帯域を有するか、５００ＭＨｚ以上のオーダで帯域幅を有するか、又は２０％以上のオーダで比帯域を有すると共に５００ＭＨｚ以上のオーダで帯域幅を有する、請求項２７に記載の方法。
【請求項２９】
入力に基づいて少なくとも１つのパルスを発生する装置であって、
前記入力に応じてオフセット電圧を発生する手段と、
電流を発生する手段と、
前記オフセット電圧に応じた初期値及び前記電流に応じた傾きを有するランプ電圧を発生する手段と、
前記ランプ電圧が閾値電圧へ実質的に到達したことに応答して前記少なくとも１つのパルスを発生する手段とを備え、
前記ランプ電圧が前記閾値へ到達する時間は前記オフセット電圧に依存する、装置。
【請求項３０】
前記ランプ電圧の前記傾きは、正、負、線形、又は非線形である、請求項２９に記載の装置。
【請求項３１】
前記オフセット電圧を発生する前記手段はディジタル／アナログ変換器を備え、更に、前記入力はディジタルワードを備える、請求項２９に記載の装置。
【請求項３２】
前記オフセット電圧を校正して前記入力を前記少なくとも１つのパルスの前記発生に相関づける手段を更に備える、請求項２９に記載の装置。
【請求項３３】
前記オフセット電圧を校正する前記手段は、
前記少なくとも１つのパルスが発生された時点で前記オフセット電圧が前記ランプ電圧よりも大きいかどうかを表示する出力を発生するように適応された比較器と、
前記比較器の前記出力から新しいオフセット電圧を決定するように適応されたデバイスと、
を備え、
前記新しいオフセット電圧は、前記少なくとも１つのパルスが発生された時点における前記ランプ電圧の、現在の前記オフセット電圧よりも近い近似である、請求項３２に記載の装置。
【請求項３４】
前記電流を発生する前記手段は電流モードディジタル／アナログ変換器（ＤＡＣ）を備える、請求項２９に記載の装置。
【請求項３５】
前記電流を校正して前記入力を前記少なくとも１つのパルスの前記発生に相関づける手段を更に備える、請求項２９に記載の装置。
【請求項３６】
前記電流を校正する前記手段は位相及び周波数検出器を備える、請求項３５に記載の装置。
【請求項３７】
前記ランプ電圧を発生する前記手段は容量素子を備える、請求項２９に記載の装置。
【請求項３８】
前記少なくとも１つのパルスを発生する前記手段は、直列に結合された複数のインバータを備える、請求項２９に記載の装置。
【請求項３９】
前記少なくとも１つのパルスが発生される時間区間を定義するように適応されたクロックを発生する手段を更に備える、請求項２９に記載の装置。
【請求項４０】
クロックを発生して前記少なくとも１つのパルスの前記発生を起動する手段を更に備える、請求項２９に記載の装置。
【請求項４１】
前記少なくとも１つのパルスを使用して少なくとも１つの超広帯域通信チャネルを確立する手段を更に備える、請求項２９に記載の装置。
【請求項４２】
各々の超広帯域チャネルが、２０％以上のオーダで比帯域を有するか、５００ＭＨｚ以上のオーダで帯域幅を有するか、又は２０％以上のオーダで比帯域を有すると共に５００ＭＨｚ以上のオーダで帯域幅を有する、請求項４１に記載の装置。
【請求項４３】
入力に基づいて少なくとも１つのパルスを発生するコンピュータ・プログラムプロダクトであって、
コンピュータ読み取り可能メディアを備え、前記コンピュータ読み取り可能メディアは、
前記入力に応じてオフセット電圧を発生し、
電流を発生し、
前記オフセット電圧に応じた初期値及び前記電流に応じた傾きを有するランプ電圧を発生し、
前記ランプ電圧が閾値電圧へ実質的に到達したことに応答して前記少なくとも１つのパルスを発生する
ための少なくとも１つのコンピュータによって実行可能なコードを備え、
前記ランプ電圧が前記閾値へ到達する時間は前記オフセット電圧に依存する、コンピュータ・プログラムプロダクト。
【請求項４４】
無線通信用のヘッドセットであって、
入力に応じてオフセット電圧を発生するように適応された第１の発生器と、
電流を発生するように適応された第２の発生器と、
前記オフセット電圧に応じた初期値及び前記電流に応じた傾きを有するランプ電圧を発生するように適応された第３の発生器と、
前記ランプ電圧が閾値電圧へ実質的に到達したことに応答して少なくとも１つのパルスを発生するように適応された第４の発生器と、
センスデータを発生するように適応されたトランスデューサと、
前記少なくとも１つのパルスが前記第４の発生器によって発生されたことに応答して前記センスデータを送信するように適応された送信機とを備え、
前記ランプ電圧が前記閾値へ到達する時間は前記オフセット電圧に依存する、ヘッドセット。
【請求項４５】
無線通信用の腕時計であって、
入力に応じてオフセット電圧を発生するように適応された第１の発生器と、
電流を発生するように適応された第２の発生器と、
前記オフセット電圧に応じた初期値及び前記電流に応じた傾きを有するランプ電圧を発生するように適応された第３の発生器と、
前記ランプ電圧が閾値電圧へ実質的に到達したことに応答して前記少なくとも１つのパルスを発生するように適応された第４の発生器と、
前記少なくとも１つのパルスが前記第４の発生器によって発生されたことに応答して信号を受け取るように適応された受信機と、
前記信号に基づいて可視出力を提供するように適応されたディスプレイとを備え、
前記ランプ電圧が前記閾値へ到達する時間は前記オフセット電圧に依存する、腕時計。
【請求項４６】
無線通信用の医用デバイスであって、
入力に応じてオフセット電圧を発生するように適応された第１の発生器と、
電流を発生するように適応された第２の発生器と、
前記オフセット電圧に応じた初期値及び前記電流に応じた傾きを有するランプ電圧を発生するように適応された第３の発生器と、
前記ランプ電圧が閾値電圧へ実質的に到達したことに応答して少なくとも１つのパルスを発生するように適応された第４の発生器と、
センスデータを発生するように適応されたセンサと、
前記少なくとも１つのパルスが前記第４の発生器によって発生されたことに応答して前記センスデータを送信するように適応された送信機とを備え、
前記ランプ電圧が前記閾値へ到達する時間は前記オフセット電圧に依存する、医用デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
［分野］
本出願は、一般的には、粗タイミング源、例えば周期性クロックから、微細タイミング（例えばパルス）を発生する装置及び方法に関する。
【背景技術】
【０００２】
［背景］
これまでの通信システムは、典型的には、電力的に非効率な技術を使用している。これらのシステムは、典型的には、送信機及び受信機が通信を送信又は受信していない時間中でも連続電力を要求する送信機及び受信機を採用している。電力を消費している間にアイドルのままであるそのようなシステムは、一般的に、電力の観点から非効率的である。
【０００３】
幾つかの応用において、そのような電力的に非効率な通信システムは、拡張されたシステム使用に関して制限を与える。例えば、バッテリ電力に頼る持ち運び可能通信デバイスは、一般的に、それらデバイスのバッテリが交換又は再充電される必要があるまでの連続動作寿命が比較的短い。幾つかの状態において、これは不利な結果、例えば、データ損失、通信の遅延、セッションのドロップ、及びダウンタイムを生じる。
【０００４】
他方、アイドル時間中の電力消費が実質的に低い通信システムは、一般的に、制限された電力源を用いて長い期間にわたり動作することができる。このように、信号が送信されるべきときにのみ送信機をオンにする通信システムは、一般的に、連続的にオンにされている送信機よりも少ない電力を消費する。同様に、信号が受信されるべきときにのみ受信機をオンにする通信システムは、一般的に、連続的にオンにされている受信機よりも少ない電力を消費する。
【発明の概要】
【０００５】
［概要］
次に、本開示の例示的態様の概要を示す。便宜上、本開示の１つ又は複数の態様は、本明細書において単に「幾つかの態様」と呼ぶ。
【０００６】
本開示の幾つかの態様は、入力に基づいてパルスを発生する装置に関する。装置は、入力に応じてオフセット電圧を発生する第１の発生器、電流を発生する第２の発生器、オフセット電圧に応じた初期値及び電流に応じた傾きを有するランプ電圧を発生する第３の発生器、及びランプ電圧が閾値電圧に到達したことに応答してパルスを発生する第４の発生器を備える。
【０００７】
入力が、閾値電圧に近いオフセット電圧を指示する場合、ランプ電圧は、比較的短い時間区間で閾値電圧に到達し、パルスは比較的早く発生される結果となる。他方、入力が閾値電圧から遠いオフセット電圧を指示する場合、ランプ電圧は比較的長い時間区間で閾値電圧に到達し、パルスは比較的遅く発生される結果となる。このように、パルスが発生される時間は、入力によって制御される。このことを使用して、パルスの持続時間中に信号の送信及び受信時間を送信機及び受信機に制御させることができる。そのような時間は、他のデバイスと通信するための通信チャネルを確立するために使用されてもよい。
【０００８】
幾つかの態様において、ランプ電圧の初期値は、オフセット電圧と実質的に同じであるか、オフセット電圧に関係づけられてもよい。オフセット電圧は、ディジタル／アナログ変換器（ＤＡＣ）によって発生されてもよい。校正回路が採用され、オフセット電圧を校正して入力をパルスの発生に相関づけてもよい。更に具体的には、校正回路は、オフセット電圧の上限、例えば、パルス発生器の閾値電圧に応答するＤＡＣのディジタル入力ワードを決定してもよい。ＤＡＣのオフセット電圧の下限に対応するＤＡＣのディジタル入力ワードは、予め定義されてもよい。上限と下限の間のオフセット電圧に対応するＤＡＣの入力ワードは、補間によって決定されてもよい。
【０００９】
幾つかの態様において、電流並びにランプ電圧の傾きは、正、負、線形、又は非線形であってもよい。電流は、電流モードディジタル／アナログ変換器（ＤＡＣ）によって発生されてもよい。校正回路が採用され、電流を校正して入力をパルスの発生に相関づけてもよい。更に具体的には、オフセット電圧の下限へ設定されたオフセット電圧を用いて、電流校正回路は、ランプ電圧がパルス発生の上限時間に閾値電圧へ到達する結果となる電流を決定する。周期性クロック源が使用され、パルスが発生されるべき区間を定義してもよい。
【００１０】
幾つかの態様において、装置は通信デバイスとして構成されるか、通信デバイスの中で使用されてもよく、例えば、パルス分割多元接続（ＰＤＭＡ）技術を使用して他のデバイスと通信するための１つ又は複数の超広帯域（ＵＷＢ;ultra-wide band）通信路を確立してもよい。ＵＷＢ通信路は２０％以上のオーダで比帯域を有するか、５００ＭＨｚ以上のオーダで帯域幅を有するか、又はこれらの両方を有してもよい。
【００１１】
幾つかの態様において、装置は、ヘッドセット、医用デバイス、マイクロホン、バイオメトリックセンサ、心拍数モニタ、歩数計、心電図デバイス、ユーザ入出力デバイス、腕時計、リモートコントロール、スイッチ、タイヤ圧力モニタ、娯楽デバイス、コンピュータ、ポイントオブセールデバイス、補聴器、セットトップボックス、携帯電話、又は何らかの形態の無線シグナリング能力を有するデバイスとして実現されるか、又はこれらの中で実現されてもよい。幾つかの態様において、装置は、通信システム用のアクセスデバイス（例えば、ＷｉＦｉアクセスポイント）の中で実現されるか、これを備えてもよい。例えば、装置は、有線又は無線通信リンクを経由して他のネットワーク（例えば、インターネットのような広域ネットワーク）への接続性を提供してもよい。
【００１２】
本開示の他の態様、利点、及び新規な特質は、添付の図面と連係して考察されるとき、本開示の以下の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１Ａ】本開示の幾つかの態様に従ってパルスを発生する例示的装置のそれぞれのブロック図を示す。
【図１Ｂ】本開示の幾つかの態様に従ってパルスを発生する例示的装置のそれぞれのブロック図を示す。
【図１Ｃ】本開示の幾つかの態様に従ってパルスを発生する例示的方法の流れ図を示す。
【図２Ａ】本開示の幾つかの態様に従ってパルスを発生する例示的装置によって発生された例示的信号のグラフを示す。
【図２Ｂ】本開示の幾つかの態様に従ってパルスを発生する例示的装置によって発生された例示的信号のグラフを示す。
【図３】本開示の幾つかの態様に従ってパルスを発生する例示的装置の概略図を示す。
【図４Ａ】本開示の幾つかの態様に従ってパルスを発生する例示的装置によって発生された例示的信号のグラフを示す。
【図４Ｂ】本開示の幾つかの態様に従ってパルスを発生する例示的装置によって発生された例示的信号のグラフを示す。
【図５Ａ】本開示の幾つかの態様に従ってパルスを発生する例示的装置によって発生された電流を校正する例示的方法の流れ図を示す。
【図５Ｂ】本開示の幾つかの態様に従って校正手順の間にパルスを発生する例示的装置によって発生された様々な信号のグラフを示す。
【図５Ｃ】本開示の幾つかの態様に従って校正手順の間にパルスを発生する例示的装置によって発生された様々な信号のグラフを示す。
【図６】本開示の幾つかの態様に従ってパルスを発生する例示的装置によって発生されたオフセット電圧を校正する例示的方法の流れ図を示す。
【図７】本開示の幾つかの態様に従った例示的通信装置のブロック図を示す。
【図８Ａ】本開示の幾つかの態様に従った様々なパルス分割多元接続（ＰＤＭＡ）変調技術のタイミング図を示す。
【図８Ｂ】本開示の幾つかの態様に従った様々なパルス分割多元接続（ＰＤＭＡ）変調技術のタイミング図を示す。
【図８Ｃ】本開示の幾つかの態様に従った様々なパルス分割多元接続（ＰＤＭＡ）変調技術のタイミング図を示す。
【図９】本開示の幾つかの態様に従って様々な通信路を経由して相互に通信する様々な通信デバイスのブロック図を示す。
【発明を実施するための形態】
【００１４】
［詳細な説明］
以下に、本開示の様々な態様を説明する。本明細書における教示内容は、多様な形態で体現されてもよいこと、及び本明細書に開示されている特定の構造、機能、又はこれらの両方は単なる代表例であることは明らかである。本明細書に開示された態様が他の態様から独立して実現されてもよいこと、及びこれらの態様の２つ以上が様々な方法で組み合わされてもよいことは、当業者には本明細書の教示に基づいて理解される。例えば、本明細書に記載された任意の数の態様を使用して装置が実現されてもよく、又は方法が実施されてもよい。さらに、他の構造、機能性で、あるいは、本明細書に記載される１つ又は複数の態様に加えて、又はこれらの態様を除く構造及び機能性を使用するこのような装置が実現されてもよく、又はこのような方法が実施されてもよい。
【００１５】
上記の概念の幾つかの例として、幾つかの態様では、パルス発生装置は、入力に応じてオフセット電圧を発生する発生器と、電流を発生する発生器と、オフセット電圧に応じた初期値及び電流に応じた傾きを有するランプ電圧を発生する発生器と、ランプ電圧が閾値に到達したことに応答してパルスを発生する発生器とを備える。他の態様では、装置は、入力に応じてランプ電圧を発生する発生器と、ランプ電圧が閾値電圧に到達したときタイミング事象を発生する発生器とを備える。
【００１６】
図１Ａは、本開示の幾つかの態様に従ってパルスを発生する例示的装置１００のブロック図を示す。装置１００は、タイミング事象発生器の単なる一例であることが理解される。装置１００は、パルス位置入力によって指示された特定の時間にパルスを発生する。以下に更に詳細に述べるように、装置１００は、送信機が信号を送信し、及び／又は受信機が信号を受信することを可能にするために使用されてもよい。このようにして、１つ又は複数の通信チャネルが、パルス変調技術、例えばパルス分割多元接続（ＰＤＭＡ）によって確立されてもよい。
【００１７】
要約すると、装置１００は、入力に応じた初期オフセット電圧及び電流に応じた傾きを有するランプ電圧を発生する。ランプ電圧が閾値電圧に到達したとき、装置１００はパルスを発生する。入力に応じてオフセット電圧を変動させることによって、ランプ電圧が閾値電圧に到達する時間が異なる。このように、パルスの発生時間は入力によって制御され得る。
【００１８】
更に具体的には、装置１００は、オフセット電圧発生器１０２、電流発生器１０４、ランプ電圧発生器１０６、及びパルス発生器１０８を備える。オフセット電圧発生器１０２は、入力、例えば、ディジタルワードを受け取り、対応するオフセット電圧を発生する。電流発生器１０４は電流を発生する。この電流は、実質的に一定であってもよく、又は時間と共に線形に変動してもよく、又は時間と共に非線形に変動してもよい。幾つかの態様において、電流は電流発生器１０４からランプ電圧発生器１０６へ流れてもよい。幾つかの他の態様において、電流はランプ電圧発生器１０６から電流発生器１０４へ流れてもよい。
【００１９】
ランプ電圧発生器１０６は、オフセット電圧発生器１０２から受け取られたオフセット電圧及び電流発生器１０４から受け取られた電流から、ランプ電圧を発生する。幾つかの態様において、ランプ電圧発生器１０６はオフセット電圧を使用して、ランプ電圧のために初期値を設定する。幾つかの態様において、ランプ電圧発生器１０６は電流を使用して、ランプ電圧の傾きを制御する。例として、ランプ電圧発生器１０６は電流を積分して、ランプ電圧を発生する。
【００２０】
パルス発生器１０８は、予め定義された閾値電圧へランプ電圧が到達したとき、パルスを発生する。前述したように、入力は、ランプ電圧の初期値であるオフセット電圧を設定する。このように、オフセット電圧を変動させることによって、ランプ電圧は、入力に依存した異なる時間に閾値電圧へ到達する。このように、パルスの発生タイミングは入力によって制御される。このことは、次の例を参照して更に十分に説明される。
【００２１】
図２Ａは、本開示の幾つかの態様に従って、例示的装置１００によって発生された例示的信号のグラフを示す。この例において、電流発生器１０４によって発生された電流は、実質的に一定であって電流発生器１０４からランプ電圧発生器１０６へ流れる。グラフの垂直軸はランプ電圧を表し、水平軸は時間を表す。閾値電圧はグラフのトップの近くに示される。前述したように、ランプ電圧が閾値電圧に到達したとき、パルス発生器１０８はパルスを発生する。
【００２２】
グラフが示すように、ランプが閾値に到達する時間はオフセット電圧に依存する。例えば、入力に基づいて、オフセット電圧発生器１０２が４００ミリボルト（ｍＶ）のオフセット電圧を発生する場合、ランプ電圧は１００ナノ秒（ｎｓ）の時間に閾値へ到達する。他の例として、入力に基づいて、オフセット電圧発生器１０２が１２００ｍＶのオフセット電圧を発生する場合、ランプ電圧は６０ナノ秒（ｎｓ）の時間に閾値へ到達する。なお他の例として、入力に基づいて、オフセット電圧発生器１０２が２０００ｍＶのオフセット電圧を発生する場合、ランプ電圧は２０ナノ秒（ｎｓ）の時間に閾値へ到達する。このように、入力は、パルスが発生される１００ｎｓ区間内の時間を制御する。
【００２３】
図２Ｂは、本開示の幾つかの態様に従って、例示的装置１００によって発生される例示的信号のグラフを示す。この例において、電流発生器１０４によって発生された電流は、実質的に一定であってランプ電圧発生器１０６から電流発生器１０４へ流れる。ここでも、グラフの垂直軸はランプ電圧を表し、水平軸は時間を表す。閾値電圧は、グラフのボトムの近くに示される。前述したように、ランプ電圧が閾値に到達したとき、パルス発生器１０８はパルスを発生する。
【００２４】
グラフが示すように、ランプが閾値に到達する時間はオフセット電圧に依存する。例えば、入力に基づいて、オフセット電圧発生器１０２が２０００ｍＶのオフセット電圧を発生する場合、ランプ電圧は１００ナノ秒（ｎｓ）の時間に閾値へ到達する。他の例として、入力に依存して、オフセット電圧発生器１０２が１２００ｍＶのオフセット電圧を発生する場合、ランプ電圧は６０ナノ秒（ｎｓ）の時間に閾値へ到達する。なお他の例として、入力に基づいて、オフセット電圧発生器１０２が４００ｍＶのオフセット電圧を発生する場合、ランプ電圧は２０ナノ秒（ｎｓ）の時間に閾値へ到達する。このように、入力は、パルスが発生される１００ｎｓ区間内の時間を制御する。
【００２５】
先行する例において、入力は、パルスが時間区間内でいつ発生されるかを制御する。この例において、時間区間は１００ｎｓである。時間区間は、異なる時間長であってもよいことが理解される。さらに、時間区間は、実質的に一定の周波数クロック源に応答して連続的に繰り返されてもよい。例えば、１０ＭＨｚクロックが使用され、１００ｎｓ時間区間を繰り返し起動してもよい。各時間区間用の新しい入力は、パルスが区間内の特定時間に発生されることを引き起こす。以下に更に詳細に述べるように、時間区間内の１つ又は複数のパルスの位置は、他の通信デバイスとの１つ又は複数の同時発生通信チャネルをセットアップするために使用されてもよい。
【００２６】
図１Ｂは、入力に応じてパルスを発生する例示的装置１５０のブロック図を示す。装置１５０は１つ又は複数の集積回路（ＩＣ）として実現されてもよい。この例において、ＩＣ１５２、１５４、１５６、及び１５８は、前に説明された同じやり方で、オフセット電圧、電流、ランプ電圧、及びパルスを発生する手段として使用される。
【００２７】
図１Ｃは、本開示の他の態様に従ってパルスを発生する例示的方法１７０の流れ図を示す。方法１７０によれば、入力、例えば、入力ディジタルワードに応じたオフセット電圧が発生される（ブロック１７２）。更に、電流が発生される（ブロック１７４）。更に、オフセット電圧に応じた初期値及び電流に応じた傾きを有するランプ電圧が発生される（ブロック１７６）。次いで、ランプ電圧が閾値電圧に到達したときパルスが発生される（ブロック１７８）。
【００２８】
図３は、本開示の幾つかの態様に従ってパルスを発生する例示的装置３００の概略図を示す。装置３００は、前述した装置１００及び１５０の詳細な実現の一例である。前の態様と同じように、装置３００は、入力によって指示された特定の時間にパルスを発生する。通信デバイスと関連して以下に述べるように、装置３００は、特定の型のパルス変調、例えばＰＤＭＡを使用して１つ又は複数の同時発生通信チャネルをセットアップするために使用されてもよい。
【００２９】
具体的には、装置３００は、オフセット電圧発生器３０２、電流発生器３２０、リセット回路３４０、ランプ電圧発生器３６０、及びパルス発生器３８０を備える。オフセット電圧発生器３０２は、入力に応じてオフセット電圧を発生する。電流発生器３２０は、実質的に一定の電流を発生する。ランプ電圧発生器３６０は、オフセット電圧に応じた初期値及び電流に応じた傾きを有するランプ電圧を発生する。これらの例示的態様において、ランプ電圧の初期値はオフセット電圧と実質的に同じである。加えて、ランプ電圧発生器３６０は、電流発生器３２０から受け取られた電流を実質的に積分することによってランプ電圧を発生する。
【００３０】
パルス発生器３８０は、ランプ電圧が閾値電圧に到達したときパルスを発生する。リセット回路３４０は、パルスの前縁に応答してランプ電圧発生器３６０の積分器を放電し、積分器電圧がパルス発生器３８０の閾値の下へ降下したときパルスの後縁を生成する。リセット回路３４０は、パルスの後縁を起動して、発生されるパルス用の特定のパルス幅を達成するように構成されてもよい。
【００３１】
オフセット電圧発生器３０２は校正回路も含み、オフセット電圧を校正して、入力をパルス発生の特定時間に相関づける。更に具体的には、オフセット電圧校正回路は、パルス発生器３８０の閾値電圧と実質的に等しいオフセット電圧を発生する入力を決定する。さらに、電流発生器３２０も校正回路を含み、電流を校正して入力をパルス発生の特定時間に相関づける。更に具体的には、電流校正回路はランプ電圧を発生する電流を発生し、前記ランプ電圧は、時間区間内の最も早いパルス位置に対応するオフセット電圧の時間区間のほぼ終わりにパルス発生器３８０の閾値電圧に到達する。以下に更に詳細に述べるように、リセット回路３４０は電流校正を補助する。
【００３２】
更に詳細には、オフセット電圧発生器３０２は、状態機械３０４、ディジタル／アナログ（ＤＡＣ）変換器３１０、伝達ゲート３１６、遅延素子３１８、差動増幅器３１４、閾値検出器３１２、ラッチ３０８、及びＡＮＤゲート３０６を備える。ＤＡＣ３１０は、入力に応答してオフセット電圧を発生する。入力は、この例では、８ビット・ディジタルワードであってもよい。伝達ゲート３１６は、クロック信号Ｃｌｋの遅延縁に応答してオフセット電圧をランプ電圧発生器３６０へ伝達する。クロック信号Ｃｌｋの周期は時間区間を定義する。残りのデバイス、即ち、状態機械３０４、差動増幅器３１４、閾値検出器３１２、ラッチ３０８、及びＡＮＤゲート３０６は、以下に更に詳細に述べるように、オフセット電圧を校正するために使用される。
【００３３】
電流発生器３２０は、位相及び周波数検出器（ＰＦＤ）３２２、ロック検出器３２４、及び電流モードＤＡＣ３２６を備える。電流モードＤＡＣ３２６は実質的に一定の電流を発生し、この電流はランプ電圧発生器３６０へ印加される。ＰＦＤ３２２及びロック検出器３２４は、以下に更に詳細に述べるように、電流を校正するために使用される。
【００３４】
ランプ電圧発生器３６０は、容量素子Ｃ及びトランジスタ３６２を備える。容量素子Ｃは、オフセット電圧をオフセット電圧発生器３０２から最初に受け取るために役立ち、ランプ電圧発生器３６０によって発生されたランプ電圧が、オフセット電圧と実質的に等しい初期値を有するようにする。容量素子Ｃは積分器としても役立ち、電流発生器３２０から受け取られた電流を実質的に積分してランプ電圧を発生する。したがって、ランプ電圧は、オフセット電圧に応じた初期値及び電流に応じた傾きを有する。トランジスタ３６２は、リセット回路３４０によって発生されたリセット信号に応答し、以下に更に詳細に説明されるように、起動されているパルスに応答して容量素子Ｃを放電する。
【００３５】
パルス発生器３８０は、直列に接続された１対のインバータ３８２及び３８４を備える。第１のインバータ３８２の入力は、ランプ電圧発生器３６０からランプ電圧を受け取る。第２のインバータ３８４の出力はパルスを発生する。第２のインバータ３８４の出力は、リセット回路３４０へもフィードバックされる。これはリセット回路３４０がリセット信号を発生し、このリセット信号が容量素子Ｃの放電を引き起こすためである。このように、ランプ電圧がインバータ３８２の閾値電圧に到達したとき、インバータ３８２の出力は論理高電圧から論理低電圧へ変化し、これは続いてインバータ３８４の出力が論理低電圧から論理高電圧へ変化することを引き起こす。このことはパルスの前縁を生成する。
【００３６】
パルスの前縁はリセット回路３４０へフィードバックされ、このフィードバックはリセット回路３４０がリセット信号を発生することを引き起こす。リセット信号はトランジスタ３６２をオンにし、これはキャパシタ上の電圧をグラウンド電位へ強制する。これは続いて第１のインバータ３８２の出力が論理低電圧から論理高電圧へ変化することを引き起こし、これは続いて第２のインバータ３８４の出力が論理高電圧から論理低電圧へ変化することを引き起こす。これはパルスの後縁を生成する。
【００３７】
リセット回路３４０は、ＡＮＤゲート３５０、ラッチ３４８、インバータ３４２、３入力ＡＮＤゲート３４４、及びＯＲゲート３４６を備える。前に言及されたように、リセット回路３４０はリセット信号を発生し、パルス発生器３８０によって発生されたパルスの前縁に応答して容量素子Ｃの放電を引き起こす。リセット回路３４０は、以下に更に詳細に述べるように、電流発生器３２０によって発生された電流の校正にも使用される。正常な動作において、校正信号ＣＡＬは論理低レベルへ設定される。校正モードにおいて、校正信号ＣＡＬは論理高レベルへ設定される。
【００３８】
正常な動作において、ＡＮＤゲート３５０はフィードバック信号をラッチ３４８のクロック入力へ伝搬する。というのは、反転された校正信号は論理的に高だからである。このように、パルスの前縁（例えば、立ち上がり縁）を生成しているパルス発生器３８０に応答して、ＡＮＤゲート３５０は立ち上がり縁を生成し、この立ち上がり縁はラッチ３４８のクロック入力へ印加される。立ち上がり縁は、論理高の電圧ＶＤＤへ連結されたラッチ３４８のデータ（Ｄ）入力における電圧が、ラッチ３４８のＱ出力へ伝搬することを引き起こす。ＯＲゲート３４６は、続いて、ラッチ３４８のＱ出力における論理高電圧を、ランプ電圧発生器３６０のトランジスタ３６２のゲートへ伝搬する。これはトランジスタ３６２をオンにし、これによって容量素子Ｃをグラウンドする。このように、ランプ電圧は急激に論理低電圧になり、このことは、第１のインバータ３８２が論理低電圧から論理高電圧へ遷移することを引き起こす。これは、続いて、第２のインバータ３８４が論理高電圧から論理低電圧へ遷移することを引き起こす。これはパルスの後縁を生成する。
【００３９】
新しい時間区間の始まりにおいて、ラッチ３４８はクロック源Ｃｌｋの立ち上がり縁によってリセットされる。これは、ラッチ３４８のＱ出力が論理低電圧へ遷移することを引き起こす。前記論理低電圧はＯＲゲート３４６によってトランジスタ３６２へ伝搬される。これはトランジスタ３６２がオフになることを引き起こし、これによって容量素子Ｃが新しいオフセット電圧及び電流を受け取ってランプ電圧を発生することを可能にする。
【００４０】
リセット回路３４０の残りの素子、即ちインバータ３４２及び３入力ＡＮＤゲート３４４は、更に以下に詳細に述べるように、電流校正手順で排他的に使用される。装置３００の正常な動作は、図４Ａ〜図４Ｂを参照して以下に更に詳細に述べる。
【００４１】
図４Ａ〜図４Ｂは、本開示の幾つかの態様に従って、例示的パルス位置変調器３００によって発生された時間に関係する例示的ランプ電圧及びパルスのグラフを示す。この例において、時間ゼロ（０）、１００ｎｓ、２００ｎｓ、及び３００ｎｓは、異なる時間区間の始まりを表す。これらの時間区間は、時間ゼロ（０）に対応する実線の垂直線を例外として、それぞれの垂直ダッシュ線としてグラフ内で描かれている。例えば、１０ＭＨｚの周波数を有するクロック信号Ｃｌｋは、１００ｎｓ時間区間を定義するために使用されてもよい。
【００４２】
図３を更に参照すると、時間ゼロ（０）において、パルス発生器３８０の出力は論理低電圧にある。この理由は、容量素子Ｃを横切る電圧も論理低電圧（例えば、〜０Ｖ）にあり、これはパルス発生器３８０の第１のインバータ３８２が論理高電圧を発生することを引き起こし、これは続いてパルス発生器３８０の第２のインバータ３８４が論理低電圧を発生することを引き起こすからである。
【００４３】
前述したように、クロック信号Ｃｌｋの縁（例えば立ち上がり縁）は、時間区間を起動する。このように、時間ゼロ（０）において、クロック信号Ｃｌｋの立ち上がり縁は、リセット回路３４０のラッチ３４８がリセットすることを引き起こす。これに応答して、ラッチ３４８は、このＱ出力に論理低電圧を発生し、これはＯＲゲート３４６によってトランジスタ３６２のゲートへ伝達され、これによってトランジスタ３６２をオフにする。これは、容量素子Ｃが、オフセット電圧をオフセット電圧発生器３０２から受け取り、電流を電流発生器３２０から受け取ることを可能にする。更に、時間ゼロ（０）において、入力に応答するＤＡＣ３１０によって発生されたオフセット電圧は、クロック信号Ｃｌｋの遅延立ち上がり縁に応答する伝達ゲート３１６によって容量素子Ｃへ伝達される。
【００４４】
図４Ａで示されるように、この例において、オフセット電圧は電圧範囲の中央の少し上に設定される。時間ゼロ（０）において、容量素子Ｃは電流発生器３２０からの電流を積分して、増加するランプ電圧を発生し始める。ランプ電圧がパルス発生器３８０の第１のインバータ３８２の閾値電圧に到達したとき、第１のインバータ３８２の出力は論理高電圧から論理低電圧へ遷移する。これは、パルス発生器３８０の第２のインバータ３８４の出力が論理低電圧から論理高電圧へ遷移することを引き起こす。これは約６０ｎｓでパルスの立ち上がり縁を生成する。
【００４５】
パルスの立ち上がり縁はＡＮＤゲート３５０の入力へフィードバックされ、これはＡＮＤゲート３５０の出力が論理低電圧から論理高電圧へ遷移することを引き起こす。この遷移は、ラッチ３４８がＤ入力における論理高電圧をＱ出力へ伝搬することを引き起こす。ＯＲゲート３４６は、続いて、ラッチＱ出力における論理高電圧をトランジスタ３６２のゲートへ伝搬し、これによってトランジスタ３６２をオンにする。トランジスタ３６２のオンは、容量素子Ｃがグラウンドへ分路することを引き起こし、これによって図４Ａで示されるようにランプ電圧を急激に低減する。この遷移は、第１のインバータ３８２の出力が論理高電圧から論理低電圧へ遷移することを引き起こす。この遷移は、続いて、第２のインバータ３８４が論理高電圧から論理低電圧へ遷移することを引き起こし、これによって図４Ｂで示されるようにパルスの後縁を生成する。パルス発生器３８０の出力とランプ電圧発生器３６０の入力との間の、リセット回路３４０を経由するフィードバック・ループは、予め定義された幅（例えば１ｎｓ）を有するパルスを発生するように構成されてもよい。
【００４６】
第１の時間区間の完了後、クロック源Ｃｌｋは時間１００ｎｓで始まる第２の時間区間を起動する。第２の時間区間において、ＤＡＣ３１０は新しい入力に応答して新しいオフセット電圧を発生する。この例において、新しいオフセット電圧は電圧範囲に関して比較的低へ設定される。このように、図４で示されるように、新しいオフセット電圧は低いので、ランプ電圧が閾値電圧へ到達することは多くの時間を取る。結果として、パルスは第２の時間区間内で比較的遅く発生される。図４Ｂで示されるように、パルスは１００から２００ｎｓ時間区間内の約１９０ｎｓで発生された。
【００４７】
同様に、第２の時間区間の完了後、クロック源Ｃｌｋは時間２００ｎｓで始まる第３の時間区間を起動する。第３の時間区間において、ＤＡＣ３１０は新しい入力に応答して新しいオフセット電圧を発生する。この例において、新しいオフセット電圧は電圧範囲に関して比較的高く設定される。このように、図４Ａで示されるように、新しいオフセット電圧は比較的高に設定されるので、ランプ電圧が閾値電圧に到達することは少ない時間を取る。結果として、パルスは第３の時間区間内で比較的早く発生される。図４Ｂで示されるように、パルスは２００から３００ｎｓ時間区間内の約２３０ｎｓで発生された。
【００４８】
同様にここでも、第４の時間区間について新しい入力に応答してＤＡＣ３１０によって発生された低い中間範囲オフセット電圧は、例えば、３００から４００ｎｓ内の３７０ｎｓでパルスが発生される結果となる。
【００４９】
装置３００は、パルス発生のために予め定義された時間分解能を提供するように構成されてもよい。例えば、装置変調器３００は、１００ｎｓ時間区間内の１００の利用可能な時間スロットの中の選択された時間スロット（入力によって指示される）でパルスを発生するように構成されてもよい。例えば、入力は１０｛２進数２｝のステップで進む０００１１１０｛２進数２８｝から１１１００１０｛２進数２２８｝までの範囲であって、時間区間内のタイムスロット１〜１００ｎｓに対応してもよい。さらに、前述したように、パルス発生器３８０の出力からリセット回路３４０を経由してランプ電圧発生器３６０へ達するフィードバック・ループは、例えば、１（１）ｎｓパルス幅を発生するように構成されてもよい。このように、各パルスは、入力によって指示される時間区間内の一意及び実質的にオーバラップしないタイムスロットで発生されてもよい。
【００５０】
図５Ａは、本開示の幾つかの態様に従って、例示的装置３００によって発生される電流を校正する例示的方法５００の流れ図を示す。電流校正方法５００はオフセット電圧を電圧範囲の最低値に設定し、時間区間の最後のタイムスロットに対応するようにする。次いで、継続的な校正区間を起動し、ランプ電圧が時間区間の最後のタイムスロットの始まりで閾値電圧と交差するまで、各区間について電流を調節する。
【００５１】
図３及び図５Ａの両方を参照すると、現在の校正方法５００に従って、校正信号Ｃａｌが高論理レベルへ設定される（ブロック５０２）。これはＡＮＤゲート３５０を動作不能にし、これによってフィードバック（ＦＢ）信号がランプ電圧発生器３６０のトランジスタ３６２をオンにすることを妨げる。これは３入力ＡＮＤゲート３４４を更に動作可能にし、クロック源Ｃｌｋが校正区間の始まりで容量素子Ｃを放電することを可能にする。更に、現在の校正方法５００に従って、ＤＡＣ３１０は電圧範囲の最低値に対応するオフセット電圧を発生するように構成される（ブロック５０４）。この例において、最低オフセット電圧は２００ｍＶであってもよい。次に、校正方法５００に従って、電流モードＤＡＣ３２６が設定され、初期電流を発生する（ブロック５０６）。
【００５２】
次いで、現在の校正方法５００に従って、校正区間が起動される（ブロック５０８）。例えば、クロック信号Ｃｌｋの立ち上がり縁が使用され、校正区間を起動してもよい。この点に関して、立ち上がり縁は、リセット回路３４０が、比較的低いデューティサイクル・パルスを有するリセット信号を発生して、容量素子Ｃに残存する電荷を除去することを引き起こす。これは、クロック信号Ｃｌｋが論理高レベルへ遷移した直後に、ＡＮＤゲート３４４の３つの入力が論理高レベルになることによって達成される。これはパルスの立ち上がり縁を生成し、この立ち上がり縁はトランジスタ３６２が導通して容量素子Ｃを放電することを引き起こす。インバータ３４２が論理高レベルを論理低レベルへ反転するとき、ＡＮＤゲート３４４は論理低レベルを発生し、これによってリセットパルスの後縁を生成する。このように、リセットパルスの遅延は、論理高レベルへ遷移するクロック信号に応答して論理低レベルを発生するときのインバータ３４２の遅延と実質的に等しい。
【００５３】
クロック信号の立ち上がり縁は、遅延素子３１８によって生成された遅延の後に伝達ゲート３１６がオフセット電圧を容量素子Ｃへ伝達することを引き起こす。前記遅延はインバータ３４２の遅延と実質的に等しい。遅延素子３１８は、トランジスタ３６２がオンにされたときオフセット電圧が容量素子Ｃへゲートされることを妨げる。実質的に同じ時間に、容量素子Ｃは電流モードＤＡＣ３２６によって発生された初期電流を積分してランプ電圧を展開することを始める。この校正区間の間、ＰＦＤ３２２はフィードバック信号（ＦＢ）を監視し、パルスが区間中に発生されたかどうかを判定する（ブロック５１０）。この点に関して、ＰＦＤ３２２が、クロック信号Ｃｌｋの立ち上がり縁の到着をＲＥＦ入力で検出し、パルスの立ち上がり縁をＦＢ入力で検出しない場合、パルスは校正区間中に発生されなかった。他方、ＰＦＤ３２２が、クロック信号Ｃｌｋの立ち上がり縁をＲＥＦ入力で検出する前にパルスの到着をＦＢ入力で検出する場合、パルスは校正区間中に発生された。
【００５４】
ＰＦＤ３２２が、パルスが発生されたことを判定する場合（ブロック５１２）、ＰＦＤは論理高信号をＤＥＣ出力で発生し論理低信号をＩＮＣ出力で発生することによって、電流モードＤＡＣ３２６によって発生された電流を減分する（ブロック５１４）。これは、初期電流が校正電流の上に設定されたことを意味する。他方、ＰＦＤ３２２が、パルスが発生されなかったことを判定する場合（ブロック５１２）、ＰＦＤ３２２は、論理高信号をＩＮＣ出力で発生し論理低信号をＤＥＣ出力で発生することによって、電流モードＤＡＣ３２６によって発生された電流を増分する（ブロック５１６）。
【００５５】
次いで、ロック検出器３２４が、前の３つ以上の電流変化がトグルしたかどうかを判定する（ブロック５１８）。前の電流変化がトグルした場合、これは電流モードＤＡＣ３２６によって発生された電流が１つのＬＳＢの中へ校正されることを意味する。このように、ロック検出器３２４が、前の電流変化がトグルしたことを判定する場合（ブロック５２０）、ロック検出器３２４は信号を電流モードＤＡＣ３２６へ送って、電流モードＤＡＣ３２６を電流設定にロックする（ブロック５２２）。好ましくは、ロック検出器３２４は、パルスの発生を引き起こす最低電流設定に電流モードＤＡＣ３２６をロックする。他方、ロック検出器３２４が、前の電流変化がトグルしたことを判定しない場合、ブロック５０８によって新しい校正区間が開始される。一度、電流モードＤＡＣ３２６が校正されると、校正信号ＣＡＬが論理低レベルへ設定される（ブロック５２４）。
【００５６】
図５Ｂ〜図５Ｃは、本開示の幾つかの態様に従って、校正手順中に装置３００によって発生される様々な信号のグラフを示す。図５Ｂは、電流モードＤＡＣ３２６によって発生された初期電流が校正電流よりも低い状態を取り扱う。これに対して、図５Ｃは、電流モードＤＡＣ３２６によって発生された初期電流が校正電流よりも高い状態を取り扱う。
【００５７】
図５Ｂが示すように、最初の校正区間において、ランプ電圧はクロック信号Ｃｌｋの次の立ち上がり縁の前に閾値電圧に到達しない。結果として、パルスは第１の校正区間で発生されない。これは、電流モードＤＡＣ３２６によって発生された初期電流が校正電流よりも低いことを意味する。前述したように、これに応答して、ＰＦＤ３２２は、電流モードＤＡＣ３２６によって発生された電流を増加する。第２の校正区間において、ランプ電圧はクロック信号Ｃｌｋの次の立ち上がり縁の前に閾値電圧へ依然として到達しないが、最初の校正区間のランプ電圧よりも近い。結果として、パルスは第２の校正区間で発生されない。これは、電流モードＤＡＣ３２６によって発生された電流が、依然として校正電流の下にあることを意味する。ここでも、これに応答して、ＰＦＤ３２２は、電流モードＤＡＣ３２６によって発生された電流を増加する。
【００５８】
第３の校正区間において、ランプ電圧は、クロック信号Ｃｌｋの次の立ち上がり縁の前に閾値電圧に到達する。結果として、パルスは、示されるように第３の校正区間で発生される。これは、電流モードＤＡＣ３２６によって発生された電流が校正されたか校正電流の上にあることを意味する。これに応答して、ＰＦＤ３２２は、電流モードＤＡＣ３２６によって発生された電流を減少する。第４の校正区間において、ランプ電圧は、クロック信号Ｃｌｋの次の立ち上がり縁の前に閾値電圧へ到達しない。ロック検出器３２４は、前の３つの電流変化がトグルしたことを検出し、故にパルスを発生する最低電流に電流モードＤＡＣ３２６をロックする。
【００５９】
同様に、図５Ｃが示すように、第１の校正区間で、ランプ電圧はクロック信号Ｃｌｋの次の立ち上がり縁の前に閾値電圧へ到達する。結果として、パルスは第１の校正区間で発生される。これは、電流モードＤＡＣ３２６によって発生された初期電流が校正電流の上にあることを意味する。これに応答して、ＰＦＤ３２２は電流モードＤＡＣ３２６によって発生された電流を減少する。第２の校正区間では、ランプ電圧は依然としてクロック信号Ｃｌｋの次の立ち上がり縁の前に閾値電圧へ到達する。結果として、パルスは第２の校正区間で発生される。これは、電流モードＤＡＣ３２６によって発生された電流が、依然として校正電流の上にあることを意味する。ここでも、これに応答して、ＰＦＤ３２２は電流モードＤＡＣ３２６によって発生された電流を減少する。
【００６０】
第３の校正区間では、ランプ電圧はクロック信号Ｃｌｋの次の立ち上がり縁の前に閾値電圧へ到達しない。結果として、パルスは第３の校正区間で発生されない。これは、電流モードＤＡＣ３２６によって発生された電流が校正されたか、校正電流の少し下にあることを意味する。これに応答して、ＰＦＤ３２２は電流モードＤＡＣ３２６によって発生された電流を増加する。第４の校正区間では、ランプ電圧は確かにクロック信号Ｃｌｋの次の立ち上がり縁の前に閾値電圧へ到達する。ロック検出器３２４は、前の３つの電流変化がトグルしたことを検出し、故にパルスを発生する最低電流に電流モードＤＡＣ３２６をロックする。
【００６１】
図６は、本開示の幾つかの態様に従って、装置３００によって発生されたオフセット電圧を校正する例示的方法６００の流れ図を示す。オフセット電圧校正方法６００は、パルス発生器３８０の閾値電圧に対応するオフセット電圧を発生するＤＡＣ３１０のための入力ワードを決定する。この例において、これは最初にＤＡＣ３１０のための入力ワードを中間範囲へ設定することによって達成される。次いで、継続近似プロセスによって、ＤＡＣ３１０のための入力ワードは継続的に変更され、オフセット電圧が閾値電圧に到達するまで、閾値電圧へ継続的に近くなるオフセット電圧を発生する。
【００６２】
図６の凡例で示されるように、ＤＡＣ３１０のための入力ワードの最上位ビット（ＭＳＢ）は、Ｎ−１ビットとして表される。ここで、ＮはＤＡＣ入力ワードの中のビットの数である。ＤＡＣ３１０のための入力ワードの最下位ビット（ＬＳＢ）は、ゼロ（０）ビットとして表される。ＤＡＣ３１０のための入力ワードのｋ番目のビットはビット索引であり、ビット索引の値は、ＤＡＣ３１０のための最後の入力ワードが、パルス発生器３８０の閾値と実質的に等しいオフセット電圧を生じるように決定されるべきである。
【００６３】
図３及び図６の両方を参照すると、オフセット校正方法６００が起動されたとき、保持信号は論理高レベルへ設定される（ブロック６０２）。これはＡＮＤゲート３０６を動作可能にし、以下に更に詳細に述べるように、フィードバック（ＦＢ）信号がラッチ３０８をトリガすることを可能にする。次いで、状態機械３０４がビット索引ｋをＤＡＣ３１０のための入力ワードのＭＳＢ（Ｎ−１）へ設定する（ブロック６０４）。この理由は、ＤＡＣ入力ワードのＭＳＢが、決定されるべき最初のビットだからである。オフセット電圧の校正中に、伝達ゲート３１６が動作不能にされる（ブロック６０６）。これは、ランプ電圧発生器３６０によって発生されたランプ電圧が、校正中にゼロ（０）ボルトに近い初期値を有するランプ電圧を発生することを引き起こす。これは、校正サイクルの始まりでランプ電圧がＤＡＣ電圧よりも常に低いことを確実にする。
【００６４】
次いで、状態機械３０４は、論理１（１）に等しいビット索引ｋ、論理ゼロ（０）に等しいゼロ（０）からｋ−１番目のビット、及び適用可能であれば、前に決定されたようなビットｋ＋１からＮ−１を有する入力ワードを用いて、ＤＡＣ３１０を起動する（ブロック６０８）。例として８ビットＤＡＣワードを取ると、状態機械３０４は最初に７番目のビット（ＭＳＢ）を論理１へ設定し、ゼロ（０）から６番目までのビットを論理ゼロ（０）へ設定する。ビットｋ＋１からＮ−１までは適用可能ではない。というのは、ビット索引ｋはＭＳＢへ現在設定されているからである。このように、最初のＤＡＣワードは１００００００であり、これはＤＡＣワードの範囲の中間である。
【００６５】
次いで、校正区間が起動される（ブロック６１０）。この例において、校正区間はクロック信号Ｃｌｋの立ち上がり縁によって起動され、これはリセット回路３４０のラッチ３４８がリセットすることを引き起こし、トランジスタ３６２がオフになって、容量素子Ｃが、電流発生器３２０によって発生された電流によって充電され得ることを引き起こす。
【００６６】
校正区間の間、差動増幅器３１４及び閾値検出器３１２は、ランプ電圧がＤＡＣ電圧よりも大きいかどうかを表示する出力を発生する。ランプ電圧がパルス発生器３８０の閾値電圧に到達したとき、フィードバック（ＦＢ）信号は論理高レベルへ遷移する。これは、ラッチ３０８がＤＡＣ電圧に対する閾値電圧の比較の結果を状態機械３０４へ出力することを引き起こす（ブロック６１２）。次いで状態機械３０４は、閾値電圧がＤＡＣ電圧よりも大きいかどうかを判定する（ブロック６１４）。状態機械３０４が、閾値電圧がＤＡＣ電圧よりも大きいことを判定する場合、状態機械３０４はビット索引ｋを論理１（１）へ割り当てる（ブロック６１８）。そうでなければ、状態機械３０４はビット索引ｋを論理ゼロ（０）へ割り当てる（ブロック６１６）。
【００６７】
次いで状態機械３０４は、ビット索引ｋを減分し、それが入力ＤＡＣワードの次のビットへ設定されるようにする（ブロック６２０）。この例において、ビット索引ｋはＤＡＣ３１０の入力ワードの６番目のビットになる。次いで状態機械６２０は、ビット索引ｋがゼロ（０）よりも小さいかどうかを判定する。小さくない場合、動作６０８から６２０が再び繰り返され、新しいビット索引ｋについて値を決定する。状態機械３０４が、ビット索引ｋがゼロ（０）よりも小さいことを判定する場合、これはＤＡＣワードの全ビットが決定されたことを意味し、状態機械３０４はＤＡＣワードをメモリの中に記憶し（ブロック６２４）、次いで伝達ゲート３１６は動作可能にされ、保持信号は論理低レベルへ設定されて、プログラム可能オフセット電圧発生器３０２を動作モードへ構成する（ブロック６２６）。
【００６８】
電流及びオフセット電圧が校正された後、入力とパルス発生時間との相関が知られる。例えば、最低オフセット電圧を生じるＤＡＣワードが知られ、パルスについて最も早いタイムスロットに相関づけられる。更に、パルス発生器の閾値電圧を生じるＤＡＣワードも知られ、パルスについて最も遅いタイムスロットに相関づけられる。最も早いタイムスロットと最も遅いタイムスロットとの間のタイムスロットに対するＤＡＣワードは、補間によって決定され得る。
【００６９】
図７は、本開示の幾つかの態様に従って、パルス発生装置を使用する例示的通信デバイス７００のブロック図を示す。通信デバイス７００は、受信機７０２、アンテナ７０４、スイッチ７０６、パルス発生装置７０８、通信路コントローラ７１０、ベースバンドユニット７１２、及び送信機７１４を備える。送信機７１４は、他の通信デバイスへ情報を送信するため、通信路、例えば超広帯域（ＵＷＢ）通信路を確立するように構成される。受信機７０２は、他の通信デバイスからの情報を受け取るため、通信路、例えば超広帯域（ＵＷＢ）通信路を確立するように構成される。送信及び受信通信路は、同時発生的に確立されてもよい。超広帯域チャネル（ultra-wide band channel）は、２０％以上のオーダで比帯域を有する通信路として定義されてもよく、５００ＭＨｚ以上のオーダで帯域幅を有し、又は２０％以上のオーダで比帯域を有すると共に５００ＭＨｚ以上のオーダで帯域幅を有する。比帯域は、デバイスの中心周波数で割られてデバイスに関連づけられた特定の帯域幅である。例えば、本開示に従ったデバイスは、８．１２５ＧＨｚの中心周波数と共に１．７５ＧＨｚの帯域幅を有してもよく、故にデバイスの比帯域は１．７５／８．１２５すなわち２１．５％である。
【００７０】
通信デバイス７００が、無線デバイス、例えば、ＩＥＥＥ８０２．１１又は８０２．１５に関連した無線デバイスとして構成される場合、アンテナ７０４は、無線で、他の無線デバイスへ情報を送信し、他の無線デバイスから情報を受信するため、無線メディアへのインタフェースとして役立つ。通信路コントローラ７１０の制御のもとで、スイッチ７０６は、通信デバイス７００が送信中であるとき、受信機７０２を送信機７１４から実質的に絶縁する。ベースバンドユニット７１２は、受信機７０２から受け取られたベースバンド信号を処理し、送信機７１４によって送信されるベースバンド信号を処理する。
【００７１】
通信デバイス７００のパルス発生装置７０８は、本明細書で前に説明された例示的態様の任意のものであってもよい。通信路コントローラ７１０の制御のもとで、装置７０８が使用され、信号を送信及び受信するためパルス幅によって定義された異なる区間で送信機及び受信機を動作可能にする。そのような構成では、様々なパルス分割多元接続（ＰＤＭＡ）変調スキームを使用することによって、通信チャネルが確立されてもよい。そのようなＰＤＭＡ変調スキームは、送信及び受信の時間区間を支配するパルスの位置に基づいて通信路をセットアップする。ＰＤＭＡ変調スキームの例は、以下に説明されるように、パルス繰り返し周波数（ＰＲＦ）変調、パルス位置又はオフセット変調、及び時間ホッピング変調を含む。送信機が送信中でなく、受信機が受信中でないときの時間には、これらのデバイスは低又は無電力モードで動作され、電力、例えば、バッテリによって提供される電力を保存してもよい。
【００７２】
図８Ａは、異なるパルス繰り返し周波数で定義された異なる通信路（通信路１及び２）を示す。具体的には、通信路１のパルスは、パルス間遅延周期８０２に対応するパルス繰り返し周波数（ＰＲＦ）を有する。逆に、通信路２のパルスは、パルス間遅延周期８０４に対応するパルス繰り返し周波数（ＰＲＦ）を有する。このように、この技術は疑似直交通信路を定義するために使用されてもよく、２つの通信路間で比較的低い尤度のパルス衝突を有する。特に、パルスのために低いデューティサイクルを使用することによって、低い尤度のパルス衝突が達成されてもよい。例えば、パルス繰り返し周波数（ＰＲＦ）を適当に選択することによって、所与の通信路の実質的に全てのパルスが、他の通信路のパルスとは異なる時間に送信されてもよい。通信路コントローラ７１０及びパルス発生装置７０８は、パルス繰り返し周波数（ＰＲＦ）変調をセットアップするように構成されてもよい。
【００７３】
所与の通信路のために定義されたパルス繰り返し周波数（ＰＲＦ）は、この通信路によってサポートされるデータレートに依存してもよい。例えば、非常に低いデータレート（例えば、秒当たり数キロビット又はＫｂｐｓのオーダ）をサポートする通信路は、対応する低いパルス繰り返し周波数（ＰＲＦ）を採用してもよい。逆に、比較的高いデータレート（例えば、秒当たり数メガビット又はＭｂｐｓのオーダ）をサポートする通信路は、対応する高いパルス繰り返し周波数（ＰＲＦ）を採用してもよい。
【００７４】
図８Ｂは、異なるパルス位置又はオフセットを用いて定義された異なる通信路（通信路１及び２）を示す。通信路１のパルスは、第１のパルスオフセット（例えば、図示されないが、所与の時点に関して）に従って、線８０６によって表される時点に発生される。逆に、通信路２のパルスは、第２のパルスオフセットに従って、線８０８によって表される時点に発生される。パルス間のパルスオフセット差が与えられるとすれば（矢印８１０によって表されるように）、この技術は、２つの通信路間のパルス衝突の尤度を低減するために使用されてもよい。通信路について定義される他のシグナリングパラメータ及びデバイス間のタイミングの精度（例えば、相対クロックドリフト）に依存して、異なるパルスオフセットが使用され、直交又は疑似直交通信路を提供してもよい。通信路コントローラ７１０及びパルス発生装置７０８は、位置又はオフセット変調をセットアップするように構成されてもよい。
【００７５】
図８Ｃは、異なる時間ホッピング系列を用いて定義された異なる通信路（通信路１及び２）を示す。例えば、通信路１のパルス８１２は、１つの時間ホッピング系列に従った時間に発生されてもよく、通信路２のパルス８１４は他の時間ホッピング系列に従った時間に発生されてもよい。使用される特定の系列及びデバイス間のタイミングの精度に依存して、この技術は、直交又は疑似直交通信路を提供するために使用されてもよい。例えば、時間ホッピングされたパルス位置は周期的でなくてもよく、近隣通信路からの繰り返しパルス衝突の可能性を低減する。通信路コントローラ７１０及びパルス発生装置７０８は、時間ホッピング変調をセットアップするように構成されてもよい。
【００７６】
他の技術を用いて、ＰＤＭＡスキームに従った通信路を定義してもよいことは理解される。例えば、通信路は、異なる拡散疑似乱数系列、又は或る他の適切なパラメータに基づいて定義されてもよい。更に、通信路は２つ以上のパラメータの組み合わせに基づいて定義されてもよい。
【００７７】
図９は、本開示の幾つかの態様に従って、様々な通信路を経由して相互に通信している様々な超広帯域（ＵＷＢ）通信デバイスのブロック図を示す。例えば、ＵＷＢデバイス１  ９０２は、２つの同時発生ＵＷＢ通信路１及び２を経由してＵＷＢデバイス２  ９０４と通信している。ＵＷＢデバイス９０２は、単一の通信路３を経由してＵＷＢデバイス３  ９０６と通信している。及び、ＵＷＢデバイス３  ９０６は、続いて、単一の通信路４を経由してＵＷＢデバイス４  ９０８と通信している。他の構成も可能である。
【００７８】
本明細書で説明されたこれらの装置の中の任意の装置が、様々な形態を取ってもよい。例えば、幾つかの態様において、装置は、電話（例えば、携帯電話）、パーソナル・データ・アシスタント（「ＰＤＡ」）、ヘッドセット（例えば、ヘッドホン、イヤホンなど）、マイクロホン、医用デバイス、バイオメトリックセンサ、心拍数モニタ、歩数計、心電図デバイス、ユーザ入出力デバイス、腕時計、リモートコントロール、スイッチ、照明スイッチ、キーボード、マウス、タイヤ圧力モニタ、娯楽デバイス、コンピュータ、ポイントオブセールデバイス、補聴器、セットトップボックス、又は或る形態の無線シグナリング能力を有するデバイスの中で実現されるか、これらのものを備えてもよい。更に、これらの装置は異なる電力及びデータ要件を有してもよい。幾つかの態様において、本明細書で説明される装置は、低電力応用での使用に適応されてもよく（例えば、パルス・ベース・シグナリング・スキーム及び低デューティサイクルモードの使用によって）、比較的高いデータレートを含む多様なデータレートをサポートしてもよい（例えば、高帯域幅パルスの使用によって）。幾つかの態様において、本明細書で説明された装置の中の任意の装置が、アクセスポイント、例えばＷｉＦｉノードの中で実現されるか、これを備えてもよい。例えば、そのような装置は有線又は無線通信リンクを経由して他のネットワーク（例えば、インターネットのような広域ネットワーク）への接続性を提供してもよい。
【００７９】
これらの装置の中の任意の装置が、無線通信リンクを経由して送信又は受信される信号に基づいて機能を遂行する様々なコンポーネントを含んでもよい。例えば、ヘッドセットはトランスデューサを含み、このトランスデューサは信号に基づいて可聴出力を提供するように適応され、前記信号は、本明細書で説明された任意のパルス発生装置に応答する受信機によって確立された無線通信リンクを経由して受け取られる。そのようなヘッドセットは送信機も含んでもよく、この送信機は、トランスデューサによって発生されたオーディオ出力を含む無線信号を送信するため、本明細書で説明された任意のパルス発生装置に応答する。腕時計はディスプレイを含んでもよく、このディスプレイは信号に基づいて可視出力を提供するように適応され、前記信号は本明細書で説明された任意のパルス発生装置に応答する受信機によって無線通信リンクを経由して受け取られる。医用デバイスはセンサを含んでもよく、このセンサは、本明細書で説明された任意のパルス発生装置に応答する送信機によって無線通信リンクを経由して送信されるべきセンス信号を発生するように適応される。
【００８０】
本明細書に開示された態様と関連して説明され図示された様々な論理ブロック、モジュール、及び回路は、集積回路（「ＩＣ」）、アクセス端末、又はアクセスポイントの中で実現されるか、これらによって遂行されてもよい。ＩＣは、汎用プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、特定用途集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、又は他のプログラマブル論理デバイス、離散的ゲート又はトランジスタ論理、離散的ハードウェアコンポーネント、電気コンポーネント、光学コンポーネント、機械コンポーネント、又は本明細書で説明された機能を遂行するように設計されたこれらの任意の組み合わせを備えてもよく、ＩＣの内部、ＩＣの外部、又はこれらの両方に存在するコード又は命令を実行してもよい。汎用プロセッサはマイクロプロセッサであってもよいが、代替として、プロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、又は状態機械であってもよい。プロセッサはコンピューティング・デバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせられた１つ又は複数のマイクロプロセッサ、又は他のそのような構成として実現されてもよい。
【００８１】
本開示の様々な態様が上記で説明された。本明細書の教示は、多様な形態で体現されてもよいこと、及び本明細書に開示されている特定の構造、機能、又はこれらの両方は単なる代表例であることは明らかである。本明細書の教示に基づいて、当業者には、本明細書に開示された態様が他の態様から独立して実現されてもよいこと、及びこれらの態様の２つ以上が様々な方法で組み合わせられてもよいことが理解される。例えば、本明細書に記載された態様を任意の数だけ使用して、装置が実現されてもよく、又は方法が実施されてもよい。更に、本明細書に記載された１つ又は複数の態様を加えるか加えない他の構造、機能性、又は構造及び機能性を使用して、そのような装置が実現され、又はそのような方法が実施されてもよい。幾つかの上記の概念の例として、幾つかの態様では、パルス繰り返し周波数に基づいて同時発生通信路が確立されてもよい。幾つかの態様では、パルス位置又はオフセットに基づいて、同時発生通信路が確立されてもよい。幾つかの態様では、時間ホッピング系列に基づいて、同時発生通信路が確立されてもよい。幾つかの態様では、パルス繰り返し周波数、パルス位置又はオフセット、及び時間ホッピング系列に基づいて、同時発生通信路が確立されてもよい。
【００８２】
当業者は、多様な異なるテクノロジ及び技術の任意のものを使用して情報及び信号が表されてもよいことを理解するであろう。例えば、上記の説明の全体にわたって参照されてもよいデータ、命令、コマンド、情報、信号、ビット、記号、及びチップは、電圧、電流、電磁波、磁気場又は粒子、光場又は粒子、又はこれらの任意の組み合わせによって表されてもよい。
【００８３】
当業者には、更に、本明細書に開示された態様と関連して説明され図示された様々な論理ブロック、モジュール、プロセッサ、手段、回路、及びアルゴリズムステップが、電子ハードウェア（例えば、ソースコーディング又は或る他の技術を使用して設計されるディジタル実現、アナログ実現、又はこれらの２つの組み合わせ）、命令を組み込んでいる様々な形態のプログラム又は設計コード（これらは、本明細書では、便宜上、「ソフトウェア」又は「ソフトウェアモジュール」と呼ばれる）、又はこれらの両方の組み合わせとして実現されてもよいことが理解される。ハードウェア及びソフトウェアのこの相互交換可能性を明瞭に示すため、図示された様々なコンポーネント、ブロック、モジュール、回路、及びステップは、これらの機能性の観点から上記で一般的に説明された。そのような機能性がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の応用及びシステム全体に課された設計制約に依存する。当業者は、説明された機能性を、各々の特定の応用について様々な方法で実現するかも知れないが、そのような実現の意思決定は、本開示の範囲からの逸脱を引き起こすと解釈されてはならない。
【００８４】
開示されたプロセスにおけるステップの特定の順序又は階層は、例示的アプローチの例であることが理解される。設計の選好に基づいて、プロセスにおけるステップの特定の順序又は階層は再配列されてもよく、本開示の範囲の中に留まることが理解される。添付の方法クレームは、例示的順序における様々なステップの要素を提示し、提示された特定の順序又は階層への限定を意味しない。
【００８５】
本明細書に開示された態様に関連して説明された方法又はアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、又はこれらの２つの組み合わせとして直接体現されてもよい。ソフトウェアモジュール（例えば、実行可能命令及び関連データを含む）及び他のデータは、データメモリ、例えば、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能ディスク、ＣＤ−ＲＯＭ、又は技術分野で知られた他の形態のコンピュータ読み取り可能記憶メディアの中に存在してもよい。例示的記憶メディアは、機械、例えばコンピュータ／プロセッサ（これらは、本明細書では、便宜上、「プロセッサ」と呼ばれる）へ結合されてもよく、プロセッサは記憶メディアから情報（例えば、コード）を読み取り、情報を書き込むことができる。例示的記憶メディアはプロセッサと一体化されてもよい。プロセッサ及び記憶メディアはＡＳＩＣの中に存在してもよい。ＡＳＩＣはユーザ機器の中に存在してもよい。代替として、プロセッサ及び記憶メディアはユーザ機器内の離散的コンポーネントとして存在してもよい。更に、幾つかの態様では、適切なコンピュータ・プログラムプロダクトがコンピュータ読み取り可能メディアを備え、このコンピュータ読み取り可能メディアは、本開示の態様の１つ又は複数に関係するコードを備える。幾つかの態様において、コンピュータ・プログラムプロダクトはパッケージング資料を備えてもよい。
【００８６】
本開示の態様が、様々な態様に関して説明されたが、これらの態様は更に変更することができることが理解される。本出願は、本開示の様々な態様の変形、使用、又は適応をカバーすることが意図される。これらの変形、使用、又は適応は、一般的に、本開示の原理に従い、本開示が属する技術分野で既知及び慣例的実施の中に入るような、本開示からの逸脱を含む。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
2010525747.tif 000006
【図２Ｂ】
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【図３】
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【図４Ａ】
2010525747.tif 000009
【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【国際調査報告】
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