(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に設けられた半導体層であって、
第１部分と、前記半導体基板と前記半導体層との積層方向に対して垂直な第１方向において前記第１部分と並ぶ第２部分と、を有する第１領域と、
前記第１部分の表面に設けられた第１導電形を有した第２領域と、
前記第１部分の表面において前記第２部分と前記第２領域との間に設けられ、前記第２部分及び前記第２領域と離間し、前記第１導電形と異なる第２導電形を有した第３領域と、
前記第１部分の表面において前記第２部分と前記第３領域との間に設けられ、前記第２部分と隣接する前記第１導電形を有した第４領域と、
前記第４領域の表面に設けられた前記第２導電形を有した第５領域と、
を有する半導体層と、
前記半導体層上において前記第５領域と前記第２部分との間に設けられた第１電極と、
前記半導体層と前記第１電極との間に設けられた第１絶縁膜と、
を備え、
前記第１領域は、前記第２導電形を有し、
前記第２領域と前記第３領域との間、及び前記第４領域と前記第３領域との間に電圧を印加することで、ダイオードとして機能する半導体素子。
【請求項２】
前記第２部分の表面に設けられた素子分離部をさらに備え、
前記第１電極は、前記第５領域と前記素子分離部との間に跨って設けられている請求項１記載の半導体素子。
【請求項３】
前記第３領域、前記第４領域、前記第１絶縁膜及び前記第１電極のそれぞれは、前記第２領域を囲むように形成されている請求項１記載の半導体素子。
【請求項４】
第２絶縁膜と第２電極とをさらに備え、
前記半導体層は、
前記第２部分の表面に設けられた第１導電形を有した第１不純物領域と、
前記第１不純物領域の表面に設けられた前記第２導電形を有した第２不純物領域と、
をさらに有し、
前記第１電極は、前記第５領域と前記第２不純物領域との間に設けられ、
前記第２電極は、一端を前記第１不純物領域に位置させ、前記半導体層上に前記第１電極と前記第１方向に並んで設けられ、
前記第２絶縁膜は、前記半導体層と前記第２電極との間に設けられる請求項１又は３に記載の半導体素子。
【請求項５】
半導体基板と、
前記半導体基板の上に設けられた半導体層であって、
第１部分と、前記半導体基板と前記半導体層との積層方向に対して垂直な第１方向において前記第１部分と並ぶ第２部分と、を有し、第１導電形及び前記第１導電形と異なる第２導電形のいずれか一方を有した第１領域と、
前記第１部分の表面に設けられた前記第１導電形を有した第２領域と、
前記第１部分の表面において前記第２部分と前記第２領域との間に設けられ、前記第２部分と隣接する前記第２導電形を有した第３領域と、
前記第２領域の表面に設けられた前記第２導電形を有したソース領域と、
前記第３領域の表面に設けられた前記第２導電形を有したドレイン領域と、
前記第３領域の表面において、前記ソース領域と前記ドレイン領域との間に、前記ドレイン領域に隣接して設けられた絶縁部と、
を有する半導体層と、
前記半導体層上であって、前記ソース領域と前記絶縁部との間に跨って形成された制御電極と、
前記制御電極と前記半導体層との間に形成された制御絶縁膜と、
前記半導体層上において、前記ドレイン領域と前記第２部分との間に設けられた第１電極と、
前記半導体層と前記第１電極との間に設けられた第１絶縁膜と、
を備え、
前記第１電極は、電気的にフローティングの状態である半導体素子。
【請求項６】
前記第１電極は、電気的にフローティングの状態である請求項１〜４のいずれか１つに記載の半導体素子。
【請求項７】
前記第１電極は、前記第２領域及び前記第４領域と電気的に接続されている請求項１〜４記載の半導体素子。
【請求項８】
半導体基板と、
前記半導体基板の上に設けられた半導体層であって、
第１部分と、前記半導体基板と前記半導体層との積層方向に対して垂直な第１方向において前記第１部分と並ぶ第２部分と、を有し、第１導電形及び前記第１導電形と異なる第２導電形のいずれか一方を有した第１領域と、
前記第１部分の表面に設けられた前記第１導電形を有した第２領域と、
前記第１部分の表面において前記第２部分と前記第２領域との間に設けられ、前記第２部分と隣接する前記第２導電形を有した第３領域と、
前記第２領域の表面に設けられた前記第２導電形を有したソース領域と、
前記第３領域の表面に設けられた前記第２導電形を有したドレイン領域と、
前記第３領域の表面において、前記ソース領域と前記ドレイン領域との間に、前記ドレイン領域に隣接して設けられた絶縁部と、
を有する半導体層と、
前記半導体層上であって、前記ソース領域と前記絶縁部との間に跨って形成された制御電極と、
前記制御電極と前記半導体層との間に形成された制御絶縁膜と、
前記半導体層上において、前記ドレイン領域と前記第２部分との間に設けられた第１電極と、
前記半導体層と前記第１電極との間に設けられた第１絶縁膜と、
を備え、
前記第１電極は、前記制御電極と電気的に接続されている半導体素子。
【請求項９】
埋め込み層と、素子分離部と、をさらに備え、
前記埋め込み層は、前記半導体基板と前記半導体層との間に設けられ、
前記素子分離部は、前記埋め込み層の上に設けられ、前記埋め込み層の外縁に沿い、
前記埋め込み層の導電形及び前記素子分離部の導電形は、前記第１領域の導電形と異なり、
前記第１領域は、前記埋め込み層の上に設けられ、前記第１方向において前記素子分離部と並ぶ請求項１〜８のいずれか１つに記載の半導体素子。
【請求項１０】
前記素子分離部は、前記第１領域を囲むように形成されている請求項９記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体素子に関する。
【背景技術】
【０００２】
半導体素子において、素子部を流れる電流の一部が、素子部の外側に漏れ出てしまうことがある。こうした電流は、例えば、漏れ電流と呼ばれる。漏れ電流は、半導体素子の消費電力を増加させる要因になる。また、半導体基板上に複数の素子部が設けられている場合には、漏れ電流が、隣接する他の素子部に流れ込み、他の素子部の誤動作や他の素子部に流れる信号のノイズの要因になる。このため、半導体素子では、漏れ電流の抑制が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２７８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、漏れ電流を抑制した半導体素子を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体基板と、半導体層と、第１絶縁膜と、第１電極と、を備えた半導体素子が提供される。前記半導体層は、前記半導体基板の上に設けられる。前記半導体層は、第１領域、第２領域、第３領域、第４領域及び第５領域を有する。前記第１領域は、第１部分と、前記半導体基板と前記半導体層との積層方向に対して垂直な第１方向において前記第１部分と並ぶ第２部分と、を有する。前記第２領域は、前記第１部分の表面に設けられ、第１導電形を有する。前記第３領域は、前記第１部分の表面において前記第２部分と前記第２領域との間に設けられ、前記第２部分及び前記第２領域と離間し、前記第１導電形と異なる第２導電形を有する。前記第４領域は、前記第１部分の表面において前記第２部分と前記第３領域との間に設けられ、前記第２部分と隣接し、前記第１導電形を有する。前記第５領域は、前記第４領域の表面に設けられ前記第２導電形を有する。前記第１電極は、前記半導体層上において前記第５領域と前記第２部分との間に設けられる。前記第１絶縁膜は、前記半導体層と前記第１電極との間に設けられる。前記第１領域は、前記第２導電形を有する。前記半導体素子は、前記第２領域と前記第３領域との間、及び前記第４領域と前記第３領域との間に電圧を印加することで、ダイオードとして機能する。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体素子の一部を示す模式図である。
【図２】図２（ａ）及び図２（ｂ）は、第１の実施形態の変形例を示す模式的断面図である。
【図３】図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体素子の特性の一例を示すグラフ図である。
【図４】第１の実施形態の変形例を示す模式的断面図である。
【図５】図５（ａ）及び図５（ｂ）は、第２の実施形態に係る半導体素子の一部を示す模式図である。
【図６】第２の実施形態の変形例を示す模式的断面図である。
【図７】図７（ａ）及び図７（ｂ）は、第２の実施形態の変形例を示す模式図である。
【図８】図８（ａ）及び図８（ｂ）は、第３の実施形態に係る半導体素子の一部を示す模式図である。
【図９】図９（ａ）及び図９（ｂ）は、第３の実施形態の変形例を示す模式図である。
【図１０】第４の実施形態に係る半導体素子の一部を示す模式的平面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体素子の一部を示す模式図である。  
図１（ａ）は、半導体素子１０の模式的平面図である。図１（ｂ）は、半導体素子１０の模式的断面図である。図１（ｂ）は、図１（ａ）のＡ１−Ａ２線断面を模式的に表す。
【０００９】
図１（ａ）及び図１（ｂ）に示すように、半導体素子１０は、半導体基板１１と、半導体層１２と、外縁電極１４（第１電極）と、絶縁膜１５（第１絶縁膜）と、を備える。
【００１０】
半導体基板１１は、ｐ形である。半導体基板１１は、例えば、ｐ形のシリコン基板である。半導体層１２は、半導体基板１１の上に設けられる。半導体層１２は、ｐ形である。半導体層１２は、ｐ形のエピタキシャル層である。半導体層１２は、ｐ形のウェル層でもよい。半導体基板１１及び半導体層１２は、ｎ形でもよい。すなわち、半導体層１２は、ｎ形のエピタキシャル層又はｎ形のウェル層でもよい。ここで、半導体基板１１と半導体層１２との積層方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
【００１１】
半導体素子１０は、埋め込み層２０と、素子分離部２１、２２と、をさらに備える。埋め込み層２０は、半導体基板１１と半導体層１２との間に設けられている。埋め込み層２０は、ｎ形である。埋め込み層２０は、いわゆるＮＢＬ（N＋−type buried layer）である。
【００１２】
素子分離部２１は、埋め込み層２０の上に設けられる。素子分離部２１は、埋め込み層２０の外縁に沿う。素子分離部２１は、ｎ形である。素子分離部２１は、例えば、イオン注入と拡散処理とによって形成される。素子分離部２１は、いわゆるＮＩＳＯ（N-Isolation）である。素子分離部２１は、例えば、ＤＴＩ（Deep Trench Isolation）でもよい。
【００１３】
素子分離部２２は、素子分離部２１の上に設けられる。素子分離部２２には、例えば、シリコン酸化膜などの絶縁材料が用いられる。素子分離部２２は、いわゆるＳＴＩ（Shallow Trench Isolation）である。
【００１４】
素子分離部２１、２２は、埋め込み層２０の外縁に沿う環状に形成されている。素子分離部２１、２２は、Ｚ軸方向を軸とする軸周りに半導体層１２の一部を囲む。これにより、半導体層１２には、埋め込み層２０及び各素子分離部２１、２２で囲まれた島部１２ａが設けられる。埋め込み層２０及び素子分離部２１は、半導体層１２とのｐｎ接合の逆バイアスにより、島部１２ａからの漏れ電流を抑制する。半導体基板１１及び半導体層１２がｎ形である場合、埋め込み層２０及び素子分離部２１は、ｐ形にする。すなわち、埋め込み層２０の導電形及び素子分離部２１の導電形は、半導体層１２の導電形と異なる。この例において、素子分離部２１、２２及び島部１２ａをＸ−Ｙ平面に投影した平面形状（Ｚ軸方向に見た形状）は、四角形状である。素子分離部２１、２２及び島部１２ａの平面形状は、これに限ることなく、円形状や他の多角形状などでもよい。本願明細書において、「環状」には、平面形状が円形状である場合の他に、平面形状が多角形状の場合も含むものとする。
【００１５】
素子分離部２１、２２は、必ずしも半導体層１２の一部を囲まなくてもよい。素子分離部２１、２２の一部は、途切れていてもよい。例えば、複数の素子分離部２１、２２を埋め込み層２０の外縁に沿って環状に配置してもよい。なお、埋め込み層２０、素子分離部２１、２２は、必要に応じて設けられ、省略可能である。
【００１６】
島部１２ａは、ダイオードとして機能する。すなわち、この例において、半導体素子１０は、ダイオードである。
【００１７】
島部１２ａは、ｐ層３０（第１領域）と、第１カソード領域３１と、第２カソード領域３２と、アノード領域３４と、を有する。ｐ層３０は、ｐ形のエピタキシャル層である。カソード領域の数及びアノード領域の数は、上記に限ることなく、任意でよい。
【００１８】
ｐ層３０は、第１部分３０ａと、第２部分３０ｂと、を有する。第２部分３０ｂは、Ｚ軸方向に対して垂直な方向において第１部分３０ａと並ぶ。第２部分３０ｂは、例えば、Ｘ軸方向において第１部分３０ａと並ぶ。第２部分３０ｂの並ぶ方向は、Ｚ軸方向に対して垂直な任意の方向でよい。素子分離部２１が設けられている場合、第２部分３０ｂは、第１部分３０ａと素子分離部２１との間の部分である。第２部分３０ｂは、Ｚ軸方向を軸とする軸周りに第１部分３０ａを囲む。第２部分３０ｂは、第１部分３０ａを囲む環状である。第２部分３０ｂは、必ずしも環状でなくてもよい。
【００１９】
第１カソード領域３１は、ｐ層３０の第１部分３０ａの表面（上面）に設けられている。第１カソード領域３１は、Ｙ軸方向に延びる線状である。第１カソード領域３１は、ｎ領域３１ａと、ｎ領域３１ａの上に設けられたｎ＋領域３１ｂと、を有する。ｎ＋領域３１ｂに含まれるｎ形の不純物の濃度は、ｎ領域３１ａに含まれるｎ形の不純物の濃度よりも高い。
【００２０】
アノード領域３４は、第１部分３０ａの表面において第１カソード領域３１と第２部分３０ｂとの間に設けられる。アノード領域３４は、Ｘ軸方向において第１カソード領域３１と並ぶ。アノード領域３４は、Ｚ軸方向を軸とする軸周りに第１カソード領域３１を囲む環状に形成されている。
【００２１】
アノード領域３４は、ｐ領域３４ａと、ｐ領域３４ａの上に設けられたｐ＋領域３４ｂと、を有する。ｐ＋領域３４ｂに含まれるｐ形の不純物の濃度は、ｐ領域３４ａに含まれるｐ形の不純物の濃度よりも高い。
【００２２】
第２カソード領域３２は、第１部分３０ａの表面においてアノード領域３４と第２部分３０ｂとの間に設けられる。第２カソード領域３２は、第２部分３０ｂに隣接する。第２カソード領域３２は、Ｘ軸方向においてアノード領域３４と並ぶ。第２カソード領域３２は、Ｚ軸方向を軸とする軸周りにアノード領域３４を囲む環状に形成されている。第１カソード領域３１、第２カソード領域３２及びアノード領域３４の並ぶ方向は、Ｘ軸方向に限ることなく、Ｚ軸方向に対して垂直な任意の方向でよい。
【００２３】
第２カソード領域３２は、ｎ領域３２ａと、ｎ領域３２ａの上に設けられたｎ＋領域３２ｂと、を有する。ｎ＋領域３２ｂに含まれるｎ形の不純物の濃度は、ｎ領域３２ａに含まれるｎ形の不純物の濃度よりも高い。
【００２４】
島部１２ａでは、第２カソード領域３２及びアノード領域３４が環状に形成されている。このため、島部１２ａでは、Ａ１−Ａ２線断面において、一対のアノード領域３４が、一対の第２カソード領域３２の間に設けられ、第１カソード領域３１が、一対のアノード領域３４の間に設けられる。
【００２５】
第１カソード領域３１とアノード領域３４との間には、素子分離部３５が設けられる。アノード領域３４と第２カソード領域３２との間には、素子分離部３６が設けられる。素子分離部３５は、第１カソード領域３１を囲む環状に形成されている。素子分離部３６は、アノード領域３４を囲む環状に形成されている。素子分離部３５、３６は、いわゆるＳＴＩである。なお、素子分離部２２、３５、３６は、ＬＯＣＯＳ等の他の構造であってもよい。
【００２６】
また、島部１２ａでは、第１カソード領域３１とアノード領域３４との間、及び、アノード領域３４と第２カソード領域３２との間に、ｐ層３０が延在している。これにより、第１カソード領域３１とｐ層３０とのｐｎ接合、及び、第２カソード領域３２とｐ層３０とのｐｎ接合により、ダイオードが形成される。
【００２７】
第２カソード領域３２は、ｐ＋領域３２ｃと、ｐ領域３２ｄと、をさらに有する。ｐ＋領域３２ｃは、ｎ＋領域３２ｂと第２部分３０ｂとの間に設けられる。ｐ領域３２ｄは、ｐ＋領域３２ｃと第２部分３０ｂとの間に設けられる。ｐ＋領域３２ｃに含まれるｐ形の不純物の濃度は、ｐ領域３２ｄに含まれるｐ形の不純物の濃度よりも高い。また、ｎ領域３２ａは、ｐ領域３２ｄと第２部分３０ｂとの間に延在した延在部を有する。
【００２８】
この例では、第１カソード領域３１が、第１部分３０ａの表面に設けられた第２領域である。アノード領域３４が、第３領域である。アノード領域３４は、第１部分３０ａの表面において第２部分３０ｂと第１カソード領域３１との間に設けられ、第２部分３０ｂ及び第１カソード領域３１と離間する。第２カソード領域３２が、第４領域である。第２カソード領域３２は、第１部分３０ａの表面において第２部分３０ｂとアノード領域３４との間に設けられ、第２部分３０ｂと隣接する。そして、ｐ＋領域３２ｃが、第５領域である。
【００２９】
絶縁膜１５は、半導体層１２上に設けられる。外縁電極１４は、絶縁膜１５上に形成され、第２カソード領域３２の上及び第２部分３０ｂの上に配置される。より詳しくは、外縁電極１４は、ｎ領域３２ａの延在部の上に配置される。外縁電極１４は、半導体層１２上において、少なくともｐ＋領域３２ｃと第２部分３０ｂとの間に設けられる。外縁電極１４は、半導体層１２上においてｐ＋領域３２ｃと素子分離部２２との間に跨って設けられる。実施例では、外縁電極１４のＸ軸方向の端部１４ａは、素子分離部２２の上に位置するが、これに限定されない。例えば、端部１４ａは第２部分３０ｂ上にあってもよい。外縁電極１４は、ｐ＋領域３２ｃの外縁に沿う環状に形成されている。外縁電極１４は、必ずしも環状でなくてもよい。例えば、ｐ＋領域３２ｃの外縁に沿って複数の外縁電極１４を設けてもよい。
【００３０】
半導体層１２の上には、絶縁層４０が設けられている。絶縁層４０の上には、メタル配線４１、４２、４４、４６が設けられている。なお、図１（ａ）では、便宜的に、絶縁層４０及び各メタル配線４１、４２、４４、４６などの図示を省略している。
【００３１】
メタル配線４１は、ピラー及びコンタクトメタル４１ａを介して第１カソード領域３１と電気的に接続される。メタル配線４１に接続されたコンタクトメタル４１ａは、ｎ＋領域３１ｂにオーミック接触する。
【００３２】
メタル配線４２は、ピラー及びコンタクトメタル４２ａ（導電部）を介して第２カソード領域３２と電気的に接続される。メタル配線４２に接続されたコンタクトメタル４２ａは、ｎ＋領域３２ｂ及びｐ＋領域３２ｃにオーミック接触する。
【００３３】
メタル配線４４は、ピラー及びコンタクトメタル４４ａ（導電部）を介してアノード領域３４と電気的に接続される。メタル配線４４に接続されたコンタクトメタル４４ａは、ｐ＋領域３４ｂにオーミック接触する。
【００３４】
メタル配線４６は、ピラー及びコンタクトメタルを介して外縁電極１４と電気的に接続される。また、外縁電極１４は、メタル配線４６や図示を省略した配線などを介してメタル配線４１、４２と電気的に接続される。外縁電極１４は、第１カソード領域３１及び第２カソード領域３２と電気的に接続される。換言すれば、外縁電極１４の電位は、カソード電極（例えば、メタル配線４１、４２）の電位と実質的に同じである。外縁電極１４の電位は、カソード電極の電位と異なってもよい。
【００３５】
第２部分３０ｂに含まれるｐ形の不純物の濃度は、ｐ＋領域３２ｃに含まれるｐ形の不純物の濃度よりも低い。第２部分３０ｂに含まれるｐ形の不純物の濃度は、ｐ領域３２ｄに含まれるｐ形の不純物の濃度よりも低い。また、第２部分３０ｂに含まれるｎ形の不純物の濃度は、第２カソード領域３２に含まれるｎ形の不純物の濃度よりも低い。すなわち、第２部分３０ｂに含まれる不純物の濃度は、第２カソード領域３２に含まれる不純物の濃度よりも低い。
【００３６】
この例では、第１領域をｐ層３０とし、第２領域を第１カソード領域３１とし、第３領域をアノード領域３４とし、第４領域を第２カソード領域３２とし、第５領域をｐ＋領域３２ｃとしている。第２及び第４領域は第１導電形、第３及び第５領域は第２導電形である。実施形態では、第１導電形はｎ形、第２導電形はｐ形であったが、これらの関係が逆であってもよい。
【００３７】
半導体素子１０では、ｐ＋領域３２ｃとｐ層３０との間に、ｎ領域３２ａが設けられる。そして、ｐ＋領域３２ｃとｐ層３０との間のｎ領域３２ａの上に、絶縁膜１５を介して外縁電極１４が設けられる。また、半導体素子１０では、第２部分３０ｂの上には、半導体層１２とオーミック接触する電極がない。これにより、半導体素子１０では、第１部分３０ａ上のダイオードなどのアクティブ素子と第２部分３０ｂとの間にｐチャネル形のＭＯＳ（Metal Oxide Semiconductor）構造に似た構造が形成される。なお、「電極」とは、配線などを介して外部の機器と電気的に接続される導電性の部材である。「電極」は、電気的にフローティングの状態にある導電性の部材でもよい。「オーミック接触する電極」には、例えば、コンタクトメタルなども含むものとする。
【００３８】
例えば、各カソード領域３１、３２とアノード領域３４との間に電圧を印加し、半導体素子１０をダイオードとして機能させた状態において、外縁電極１４の電位を各カソード領域３１、３２と実質的に同じ電位に設定する。これにより、外縁電極１４の下のｎ領域３２ａの表面に、チャネルＣＨが形成される。
【００３９】
半導体素子１０では、第２部分３０ｂに漏れた正孔（キャリア）が、チャネルＣＨ、ｐ領域３２ｄ及びｐ＋領域３２ｃを介して第１部分３０ａに戻すことができる。これは、外縁電極１４、ｐ＋領域３２ｃ、ｐ領域３２ｄ及びｎ領域３２ａがＭＯＳＦＥＴ構造に似た構成になっているからである。詳しくは、外縁電極１４がゲート電極として、ｐ＋領域３２ｃ及びｐ領域３２ｄがドレイン、ｎ領域３２ａがチャネル領域のように機能する。ｐ＋領域３２ｃ及びｐ領域３２ｄは、いわゆるＬＤＤ（Lightly Doped Drain）を構成する。ｐ領域３２ｄは、必要に応じて設けられ、省略可能である。ＬＤＤの構成は、必須ではない。
【００４０】
外縁電極１４の構造を仮にＭＯＳトランジスタのゲートとみなすとすれば、第２カソード領域３２中の外縁電極１４の下の表面部分をチャネルＣＨ、ｐ＋領域３２ｃをドレイン、アノード領域３４をソースとみなすＰｃｈＭＯＳトランジスタと考えることができる。このトランジスタは、アノード〜カソード間に電流が流れる本来の素子動作部分とは異なる場所に存在しており、所謂寄生素子と呼ぶべきものである。しかし、一般にＭＯＳトランジスタとは、ゲート及びチャネルは、ウェーハ平面から見て、ソースとドレインとの間に位置するのが普通で、本構造はそれから逸脱していることが判る。すなわち、ドレインとソースとの中間位置にゲートがあるのではなく、ゲートから深部を介してソースに電気的に接続される構造となり、一般的なＭＯＳトランジスタの構造と大きくかけ離れている。そこで、この構造をＭＯＳトランジスタと定義せず、ＭＯＳトランジスタに類似した構造と考えることにする。
【００４１】
外縁電極１４は、ｎ領域３２ａの表面にチャネルＣＨを形成する。従って、この例において、外縁電極１４は、少なくともｐ＋領域３２ｃとｐ層３０との間のｎ領域３２ａの上に設けられていればよい。外縁電極１４の端部１４ａは、例えば、第２部分３０ｂの上に位置してもよい。
【００４２】
半導体素子では、例えば、複数の素子部が、半導体基板上に並べて設けられる。素子部から漏れた電流が、隣接する別の素子部に流れ込むと、別の素子部の誤動作などの要因となる。この例において、素子部は、例えば、第２カソード領域３２に囲まれた部分である。素子部は、第１部分３０ａと実質的に同じである。
【００４３】
本実施形態に係る半導体素子１０では、外縁電極１４を設け、第１部分３０ａから第２部分３０ｂに漏れる電流（キャリア）を第１部分３０ａに戻すことができる。従って、半導体素子１０では、漏れ電流を抑制することができる。例えば、複数の素子部が並べて設けられている場合にも、各素子部における誤動作を抑制できる。さらには、漏れ電流を抑制することにより、消費電力を抑えることもできる。例えば、外縁電極１４を第１部分３０ａであって、第２部分３０ｂとの境界に沿う環状に形成する。これにより、電流の漏れる経路を少なくし、漏れ電流をより抑制することができる。
【００４４】
また、半導体素子では、埋め込み層（ＮＢＬ）及び素子分離部（ＮＩＳＯ）によって島部を設け、島部内に素子部を設けることにより、漏れ電流を抑制することも行われている。ＮＩＳＯの形成には、イオン注入と拡散処理とが用いられる。このため、ＮＩＳＯでは、不純物の濃度が十分に高くなかったり、部分的に濃度の低い部分が存在していたりする場合がある。この場合、島部からの漏れ電流が大きくなる可能性がある。例えば、ＮＩＳＯを寄生バイポーラトランジスタと見なした場合、ＮＩＳＯの不純物濃度の低い部分の直流電流増幅率ｈＦＥは、不純物濃度の高い部分に比べて高くなる。このため、比較的大きな電流が流れ、漏れ電流となる。また、ＮＩＳＯの電位が固定できていない場合、ｐ形の島部の電位に影響を受けて寄生バイポーラトランジスタが動作し易い状態になる。これも、漏れ電流を大きくする原因になる。また、島部の電位がｐ形の半導体基板の電位に対して高い場合も、寄生バイポーラトランジスタが動作し易い状態になる。
【００４５】
本実施形態に係る半導体素子１０では、埋め込み層２０及び素子分離部２１によって島部１２ａを形成する。これにより、例えば、島部１２ａを形成しない場合に比べて、漏れ電流をより抑えることができる。また、素子分離部２１の一部に濃度の低い部分が存在する場合にも、素子分離部２１がバイポーラトランジスタとして動作してしまうことを抑制することができる。
【００４６】
現状においては、漏れ電流を抑制するために、素子部と素子分離部との間の距離を長くしたり、素子分離部の幅を広くしたりする必要がある。本実施形態に係る半導体素子１０では、外縁電極１４を設けていない場合に比べて、素子部と素子分離部２１との間の距離を短くしても漏れ電流を抑制することができる。素子分離部２１のＸ軸方向の幅を狭くすることができる。半導体素子１０では、例えば、外縁電極１４を設けていない場合に比べて、漏れ電流を抑制しつつ、素子サイズが小さくなる可能性がある。
【００４７】
図２（ａ）及び図２（ｂ）は、第１の実施形態の変形例を示す模式的断面図である。  
図２（ａ）に示すように、半導体素子６０は、中間電極６２をさらに備える。また、半導体素子６０の半導体層１２は、不純物領域６３をさらに有する。なお、上記実施形態と機能・構成上実質的に同じものについては、同符号を付し、詳細な説明を省略する。
【００４８】
不純物領域６３は、第２部分３０ｂの表面に設けられる。不純物領域６３は、Ｘ軸方向において第２カソード領域３２と並ぶ。不純物領域６３は、Ｚ軸方向を軸とする軸周りに第２カソード領域３２を囲む環状に形成されている。この例においても、素子部は、第２カソード領域３２に囲まれた部分である。
【００４９】
不純物領域６３は、ｎ領域６３ａと、ｐ＋領域６３ｂと、ｐ領域６３ｃと、ｐ領域６３ｄと、を有する。ｎ領域６３ａは、ｐ層３０の表面に設けられる。ｐ＋領域６３ｂは、ｎ領域６３ａの表面に設けられる。ｐ領域６３ｃは、ｐ＋領域６３ｂと第２カソード領域３２との間に設けられる。ｐ領域６３ｄは、ｐ＋領域６３ｂと素子分離部２２との間に設けられる。
【００５０】
また、不純物領域６３では、ｐ領域６３ｃと第２カソード領域３２との間にｎ領域６３ａが延在している。ｐ領域６３ｄと素子分離部２２との間にｎ領域６３ａが延在している。
【００５１】
ｐ＋領域６３ｂに含まれるｐ形の不純物の濃度は、ｐ領域６３ｃに含まれるｐ形の不純物の濃度よりも高い。ｐ＋領域６３ｂに含まれるｐ形の不純物の濃度は、ｐ領域６３ｄに含まれるｐ形の不純物の濃度よりも高い。なお、ｐ領域６３ｃ、６３ｄの構成は、必須ではない。また、第２部分３０ｂに含まれるｐ形の不純物の濃度の最大値は、不純物領域６３に含まれるｐ形の不純物の濃度の最大値よりも低い。
【００５２】
半導体素子６０において、外縁電極１４は、一端を不純物領域６３に位置させ、半導体層１２上において中間電極６２とＸ軸方向に並んで設けられる。
【００５３】
中間電極６２は、ｐ＋領域３２ｃと不純物領域６３との間に設けられる。中間電極６２は、第２カソード領域３２の上及び不純物領域６３の上に跨って設けられる。中間電極６２は、ｐ領域３２ｄと不純物領域６３との間のｎ領域３２ａの上に配置される。中間電極６２は、ｐ領域６３ｃと第２カソード領域３２との間のｎ領域６３ａの上に配置される。中間電極６２と半導体層１２との間には、絶縁膜６６が設けられる。この絶縁膜６６は、例えば、絶縁膜１５と一体化していてもよい。換言すれば、絶縁膜１５が、中間電極６２と半導体層１２との間に延在していてもよい。
【００５４】
この例では、不純物領域６３が、第１不純物領域である。ｐ＋領域６３ｂが、第２不純物領域である。中間電極６２が、第１電極である。外縁電極１４が、第２電極である。
【００５５】
絶縁層４０の上には、メタル配線６４、６５がさらに設けられる。メタル配線６４は、ピラー及びコンタクトメタルを介して中間電極６２と電気的に接続される。中間電極６２は、メタル配線４６、６４などを介して外縁電極１４と電気的に接続される。中間電極６２の電位は、外縁電極１４の電位と実質的に同じである。中間電極６２の電位は、外縁電極１４の電位と異なってもよい。
【００５６】
メタル配線６５は、ピラー及びコンタクトメタル６５ａを介して不純物領域６３と電気的に接続される。メタル配線６５に接続されたコンタクトメタル６５ａは、ｐ＋領域６３ｂにオーミック接触する。第２カソード領域３２は、メタル配線４２、６５などを介して不純物領域６３と電気的に接続される。
【００５７】
半導体素子６０において、例えば、各カソード領域３１、３２とアノード領域３４との間に電圧を印加し、半導体素子６０をダイオードとして機能させた状態において、外縁電極１４の電位及び中間電極６２の電位を各カソード領域３１、３２と実質的に同じ電位に設定する。これにより、半導体素子６０では、外縁電極１４の下のｎ領域６３ａの表面、中間電極６２の下のｎ領域６３ａの表面、及び、中間電極６２の下のｎ領域３２ａの表面の３箇所に、チャネルＣＨが形成される。
【００５８】
このように、第１部分３０ａの外縁付近において、複数のチャネルＣＨを形成する。これにより、チャネルＣＨが１つの場合に比べて、漏れ電流をより抑制することができる。
【００５９】
図２（ｂ）に示すように、半導体素子７０は、中間電極７２をさらに備える。また、半導体素子７０の半導体層１２は、不純物領域７４をさらに有する。
【００６０】
不純物領域７４は、第２部分３０ｂの表面に設けられ、Ｘ軸方向において不純物領域６３と並ぶ。不純物領域７４は、不純物領域６３と素子分離部２２との間に設けられる。不純物領域７４は、ｎ領域７４ａと、ｐ＋領域７４ｂと、ｐ領域７４ｃと、ｐ領域７４ｄと、を有する。不純物領域７４は、不純物領域６３と同様であるから、詳細な説明は省略する。
【００６１】
半導体素子７０において、外縁電極１４は、不純物領域７４の上及び第２部分３０ｂの上に配置される。外縁電極１４は、ｐ領域７４ｄとｐ層３０との間のｎ領域７４ａの上に配置される。
【００６２】
中間電極７２は、不純物領域６３の上及び不純物領域７４の上に跨って設けられる。中間電極７２は、ｐ領域６３ｄと不純物領域７４との間のｎ領域６３ａの上に配置される。中間電極７２は、ｐ領域７４ｃと不純物領域６３との間のｎ領域７４ａの上に配置される。中間電極７２と半導体層１２との間には、絶縁膜が設けられる。この絶縁膜は、例えば、絶縁膜１５と一体化していてもよい。換言すれば、絶縁膜１５が、中間電極７２と半導体層１２との間に延在していてもよい。
【００６３】
絶縁層４０の上には、メタル配線７５、７６がさらに設けられる。メタル配線７５は、ピラー及びコンタクトメタルを介して中間電極７２と電気的に接続される。中間電極７２は、メタル配線４６、７５などを介して外縁電極１４と電気的に接続される。中間電極７２の電位は、外縁電極１４の電位と実質的に同じである。中間電極７２の電位は、外縁電極１４の電位と異なってもよい。
【００６４】
メタル配線７６は、ピラー及びコンタクトメタルを介して不純物領域７４と電気的に接続される。メタル配線７６に接続されたコンタクトメタルは、ｐ＋領域７４ｂにオーミック接触する。第２カソード領域３２は、メタル配線４２、７６などを介して不純物領域７４と電気的に接続される。
【００６５】
半導体素子７０において、例えば、各カソード領域３１、３２とアノード領域３４との間に電圧を印加し、半導体素子７０をダイオードとして機能させた状態において、外縁電極１４及び各中間電極６２、７２の電位を各カソード領域３１、３２と実質的に同じ電位に設定する。
【００６６】
これにより、半導体素子７０では、外縁電極１４の下のｎ領域７４ａの表面、中間電極６２の下のｎ領域６３ａの表面、中間電極６２の下のｎ領域３２ａの表面、中間電極７２の下のｎ領域６３ａの表面、及び、中間電極７２の下のｎ領域７４ａの表面の５箇所に、チャネルＣＨが形成される。
【００６７】
このように、５箇所にチャネルＣＨを形成する。これにより、例えば、３箇所の場合に比べて、漏れ電流をより抑制することができる。形成するチャネルＣＨの数は、１つでもよいし、複数でもよい。
【００６８】
図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体素子の特性の一例を示すグラフ図である。  
図３（ａ）は、外縁電極１４を設けていない参考例の半導体素子の特性を示す。図３（ｂ）は、本実施形態に係る半導体素子１０、６０、７０の特性を示す。
【００６９】
図３（ａ）において、ＩＡは、アノード電流の一例である。ＩＫは、カソード電流の一例である。ＩＬは、漏れ電流の一例である。ＲＡは、アノード電流と漏れ電流との比率の絶対値（｜ＩＬ／ＩＡ｜）の一例である。電流は、素子に流入する方向を「＋」、素子から流出する方向を「−」として測定する。このため、この例では、アノード電流ＩＡが「＋」、カソード電流ＩＫが「−」になっている。漏れ電流ＩＬは、換言すれば、アノード電流ＩＡの絶対値とカソード電流ＩＫの絶対値との差（｜ＩＫ｜−｜ＩＡ｜）である。
【００７０】
図３（ｂ）において、ＩＡ１、ＩＡ２は、半導体素子１０のアノード電流の一例である。ＩＬ１、ＩＬ２は、半導体素子１０の漏れ電流の一例である。ＲＡ１、ＲＡ２は、半導体素子１０のアノード電流と漏れ電流との比率の一例である。ＩＡ３は、半導体素子６０のアノード電流の一例である。ＩＬ３は、半導体素子６０の漏れ電流の一例である。ＲＡ３は、半導体素子６０のアノード電流と漏れ電流との比率の一例である。ＩＡ４は、半導体素子７０のアノード電流の一例である。ＩＬ４は、半導体素子７０の漏れ電流の一例である。ＲＡ４は、半導体素子７０のアノード電流と漏れ電流との比率の一例である。比率ＲＡ１〜ＲＡ４は、すなわち、全電流に対する漏れ電流の割合を表す。
【００７１】
また、ＩＡ１、ＩＬ１、ＲＡ１は、半導体素子１０において外縁電極１４に電圧を印加していない状態における特性の一例である。換言すれば、チャネルＣＨを形成する動作を行っていない時の特性の一例である。一方、ＩＡ２、ＩＬ２、ＲＡ２は、半導体素子１０において外縁電極１４に電圧を印加している状態における特性の一例である。換言すれば、チャネルＣＨを形成する動作を行っている時の特性の一例である。
【００７２】
図３（ａ）及び図３（ｂ）の横軸は、アノード−カソード間の順方向電圧（Ｖ）である。図３（ａ）及び図３（ｂ）の左側の縦軸は、Ｙ軸方向の１μｍの長さ当たりの電流（Ａ／μｍ）である。図３（ａ）及び図３（ｂ）の右側の縦軸は、アノード電流と漏れ電流との比率（％）である。
【００７３】
図３（ａ）に示すように、外縁電極１４を設けていない参考例の半導体素子において、比率ＲＡの最大値は、約３２％である。図３（ｂ）に示すように、半導体素子１０の比率ＲＡ１の最大値は、約１８％である。半導体素子１０の比率ＲＡ２の最大値は、約１２％である。半導体素子６０の比率ＲＡ３の最大値は、約５％である。半導体素子７０の比率ＲＡ４の最大値は、約３％である。
【００７４】
このように、外縁電極１４を設けることにより、漏れ電流を抑制することができる。そして、外縁電極１４に電圧を印加し、外縁電極１４の下にチャネルＣＨを形成することにより、チャネルＣＨを形成しない場合よりも漏れ電流をより抑制することができる。中間電極６２をさらに設け、形成するチャネルＣＨの数を３つにすることにより、漏れ電流をさらに抑制できる。中間電極７２をさらに設け、チャネルＣＨの数を３つから５つにすることにより、漏れ電流をさらに抑制できる。
【００７５】
但し、チャネルＣＨを３つから５つにした場合の漏れ電流の低減の割合は、チャネルＣＨを１つから３つにした場合の漏れ電流の低減の割合に比べて小さい。従って、チャネルＣＨの数は、３つ程度にするとよい。これにより、漏れ電流を抑制しつつ、５つ以上のチャネルＣＨを形成する場合に比べて、半導体素子の大型化を抑えることができる。
【００７６】
図４は、第１の実施形態の変形例を示す模式的断面図である。  
図４に示すように、半導体素子８０では、外縁電極１４上のメタル配線が省略されている。半導体素子８０において、外縁電極１４は、電気的にフローティングの状態である。このように、外縁電極１４は、第２カソード領域３２などと必ずしも電気的に接続されていなくてもよい。
【００７７】
チャネルＣＨを形成するための閾値電圧は、低い程よい。外縁電極１４の擬似ＭＯＳ構造は、デプレッションタイプであることが好ましい。すなわち、外縁電極１４に電圧を印加していない状態においても、チャネルＣＨが形成されることが好ましい。これにより、半導体素子８０のように外縁電極１４を電気的にフローティングの状態にした場合でも、漏れ電流を抑制することができる。
【００７８】
例えば、チャネルＣＨのＸ軸方向の長さを短くする。ｎ領域３２ａ（チャネルＣＨの形成される領域）の不純物の濃度を低くする。これにより、閾値電圧を低くすることができる。これにより、外縁電極１４のＭＯＳ構造をデプレッションタイプとすることができる。
【００７９】
（第２の実施形態）  
図５（ａ）及び図５（ｂ）は、第２の実施形態に係る半導体素子の一部を示す模式図である。  
図５（ａ）は、半導体素子１００の模式的平面図である。図５（ｂ）は、半導体素子１００の模式的断面図である。図５（ｂ）は、図５（ａ）のＢ１−Ｂ２線断面を模式的に表す。上記第１の実施形態と同様に、図５（ａ）では、絶縁層４０などの図示を便宜的に省略している。
【００８０】
図５（ａ）及び図５（ｂ）に示すように、半導体素子１００の半導体層１２は、ｐエピタキシャル層１０２（第１領域）と、ソース領域１０４と、ドレイン領域１０６と、を有する。ｐエピタキシャル層１０２は、島部１２ａに設けられる。ｐエピタキシャル層１０２は、第１部分１０２ａと、第２部分１０２ｂと、を有する。第２部分１０２ｂは、Ｘ軸方向において第１部分１０２ａと並ぶ。第２部分１０２ｂは、第１部分１０２ａと素子分離部２１との間に設けられる。ソース領域１０４及びドレイン領域１０６は、ｐエピタキシャル層１０２の第１部分１０２ａの表面に設けられる。この例おいて、半導体層１２は、複数のソース領域１０４と複数のドレイン領域１０６とを有する。各ソース領域１０４及び各ドレイン領域１０６は、Ｘ軸方向に交互に並ぶ。この例では、Ｘ軸方向の最外部にドレイン領域１０６が配置されている。これとは反対に、最外部には、ソース領域１０４を配置してもよい。ソース領域１０４及びドレイン領域１０６は、それぞれ１つずつでもよい。
【００８１】
ソース領域１０４は、ｐウェル領域１０４ａと、ｐ＋領域１０４ｂと、ｎ＋領域１０４ｃと、ｎ領域１０４ｄと、を有する。ｐウェル領域１０４ａに含まれるｐ形の不純物の濃度は、ｐエピタキシャル層１０２に含まれるｐ形の不純物の濃度よりも高い。ｐ＋領域１０４ｂは、ｐウェル領域１０４ａの表面に設けられる。ｐ＋領域１０４ｂに含まれるｐ形の不純物の濃度は、ｐウェル領域１０４ａに含まれるｐ形の不純物の濃度よりも高い。ｎ＋領域１０４ｃは、ｐ＋領域１０４ｂとドレイン領域１０６との間に設けられる。ｎ領域１０４ｄは、ｎ＋領域１０４ｃとドレイン領域１０６との間に設けられる。ｎ領域１０４ｄは、ｎ＋領域１０４ｃとともにＬＤＤの構成を形成する。ｎ領域１０４ｄは、必要に応じて設けられ、省略可能である。また、この例では、ｐウェル領域１０４ａが、ｎ領域１０４ｄとドレイン領域１０６との間に延在している。
【００８２】
ドレイン領域１０６は、ｎ領域１０６ａと、ｎ＋領域１０６ｂと、絶縁部１０６ｃと、を有する。ｎ＋領域１０６ｂは、ｎ領域１０６ａの上に設けられる。ｎ＋領域１０６ｂに含まれるｎ形の不純物の濃度は、ｎ領域１０６ａに含まれるｎ形の不純物の濃度よりも高い。絶縁部１０６ｃは、ｎ＋領域１０６ｂとソース領域１０６ｃとの間に設けられる。絶縁部１０６ｃは、いわゆるＳＴＩである。絶縁部１０６ｃと半導体基板１１との間の距離は、ｎ＋領域１０６ｂと半導体基板１１との間の距離よりも短い。換言すれば、半導体層１２において、絶縁部１０６ｃの下端の位置は、ｎ＋領域１０６ｂの下端の位置よりも深い。
【００８３】
半導体素子１００は、複数のゲート電極１０８（制御電極）と、複数のゲート絶縁膜１１０（制御絶縁膜）と、を有する。ゲート電極１０８は、ｐ＋領域１０４ｂと絶縁部１０６ｂとに跨って形成される。すなわち、ｐウェル領域１０４ａの上に設けられる。ゲート絶縁膜１１０は、ｐエピタキシャル層１０２とゲート電極１０８との間に設けられる。ゲート電極１０８の数及びゲート絶縁膜１１０の数は、ソース領域１０４の数及びドレイン領域１０６の数に応じて設定される。ゲート電極１０８及びゲート絶縁膜１１０は、それぞれ１つずつでもよい。
【００８４】
半導体素子１００では、ソース領域１０４のｎ＋領域１０４ｃ、ドレイン領域１０６のｎ＋領域１０６ｂ、及び、ｎ＋領域１０４ｃとｎ＋領域１０６ｂとの間のｐウェル領域１０４ａによって、ｎチャネル形のＭＯＳ構造が形成される。
【００８５】
半導体素子１００は、いわゆるｎチャネル形のＬＤＭＯＳ（Lateral double Diffused MOSFET）として機能する。すなわち、この例において、半導体素子１００は、ＬＤＭＯＳである。
【００８６】
半導体素子１００は、中間電極６２と、ｎ領域１１２と、をさらに有する。ｎ領域１１２は、第１部分１０２ａのＸ軸方向の最外部に位置するドレイン領域１０６ｓと、第２部分１０２ｂと、の間に設けられる。ｎ領域１１２は、ｎ領域１１２ａと、ｎ領域１１２ａの上に設けられたｎ＋領域１１２ｂと、を有する。ｎ＋領域１１２ｂは、ドレイン領域１０６のｎ＋領域１０６ｂと電気的に接続される。
【００８７】
半導体素子１００では、ソース領域１０４が、第２領域である。ドレイン領域１０６が、第３領域である。
【００８８】
中間電極６２は、最外部のドレイン領域１０６ｓの上及びｎ領域１１２の上に跨って設けられる。中間電極６２とｐエピタキシャル層１０２との間には、絶縁膜が設けられる。
【００８９】
外縁電極１４は、ｎ領域１１２の上及び第２部分１０２ｂの上に跨って配置される。この例において、外縁電極１４は、ゲート電極１０８と電気的に接続される。外縁電極１４は、電気的にフローティングの状態でもよい。
【００９０】
絶縁層４０の上には、メタル配線１１３、１１４、１１５が設けられている。メタル配線１１３は、ピラー及びコンタクトメタル１１３ａを介してソース領域１０４と電気的に接続される。コンタクトメタル１１３ａは、ｐ＋領域１０４ｂ及びｎ＋領域１０４ｃにオーミック接触する。メタル配線１１４は、ピラー及びコンタクトメタル１１４ａを介してドレイン領域１０６と電気的に接続される。コンタクトメタル１１４ａは、ｎ＋領域１０６ｂにオーミック接触する。メタル配線１１５は、ピラー及びコンタクトメタル１１５ａを介してｎ領域１１２と電気的に接続される。コンタクトメタル１１５ａは、ｎ＋領域１１２ｂにオーミック接触する。
【００９１】
例えば、各ソース領域１０４と各ドレイン領域１０６との間に電圧を印加するとともに、各ゲート電極１０８に電圧を印加してソース−ドレイン間に電流を流した状態において、外縁電極１４の電位及び中間電極６２の電位を各ゲート電極１０８と実質的に同じ電位に設定する。これにより、半導体素子１００では、外縁電極１４の下のｎ領域１１２ａの表面、中間電極６２の下のｎ領域１１２ａの表面、及び、中間電極６２の下のｎ領域１０６ａの表面の３箇所に、チャネルＣＨが形成される。これにより、ｎチャネル形のＬＤＭＯＳである半導体素子１００においても、上記第１の実施形態と同様に、漏れ電流が抑制される。
【００９２】
ＬＤＭＯＳでは、ソース−ドレイン間に比較的大きな電圧が印加され、漏れ電流が大きくなる傾向にある。このような半導体素子（例えば高耐圧型の素子）において、外縁電極１４や中間電極６２を設けた場合には、素子に設定される電圧が低い場合に比べて、漏れ電流の抑制の度合いが高くなる。
【００９３】
また、ＬＤＭＯＳなどの半導体素子においては、第１部分１０２ａの外縁にダミーのゲート電極を形成することが行われる場合がある。これにより、ゲート電極１０８を形成する際のレジストの変形を抑制し、ゲート電極１０８の形成精度を高めることができる。半導体素子１００では、ダミーの電極などを設ける必要が無く、外縁電極１４によってレジストの変形を抑制することができる。例えば、外縁電極１４及びゲート電極１０８を高精度に形成することができる。半導体素子１００において、例えば、素子分離部２２の上に、ダミーの電極を設けてもよい。この場合、ダミーの電極は、半導体層１２とオーミック接触しない。このように、半導体素子１００においても、外縁電極１４よりも外側の部分には、半導体層１２とオーミック接触する電極が設けられない。
【００９４】
図６は、第２の実施形態の変形例を示す模式的断面図である。  
図６に示すように、半導体素子１２０では、中間電極６２及びｎ領域１１２が省略されている。
【００９５】
半導体素子１２０では、最外部のドレイン領域１０６ｓが、第２部分１０２ｂに隣接する。半導体素子１２０では、ドレイン領域１０６ｓが、第３領域である。ソース領域１０４が、第２領域である。外縁電極１４は、最外部のドレイン領域１０６ｓの上及び第２部分１０２ｂの上に跨って配置される。
【００９６】
例えば、各ソース領域１０４と各ドレイン領域１０６との間に電圧を印加するとともに、各ゲート電極１０８に電圧を印加してソース−ドレイン間に電流を流した状態において、外縁電極１４の電位を各ゲート電極１０８と実質的に同じ電位に設定する。これにより、半導体素子１２０では、外縁電極１４の下のｎ領域１０６ａの表面に、チャネルＣＨが形成される。
【００９７】
このように、ｎチャネル形のＬＤＭＯＳである半導体素子１２０において、形成するチャネルＣＨの数は、１つでもよい。また、ｎチャネル形のＬＤＭＯＳである半導体素子１２０において、形成するチャネルＣＨの数は、４つ以上でもよい。
【００９８】
図７（ａ）及び図７（ｂ）は、第２の実施形態の変形例を示す模式図である。  
図７（ａ）は、半導体素子１３０の模式的平面図である。図７（ｂ）は、半導体素子１３０の模式的断面図である。図７（ｂ）は、図７（ａ）のＣ１−Ｃ２線断面を模式的に表す。図７（ａ）では、絶縁層４０などの図示を便宜的に省略している。
【００９９】
図７（ａ）及び図７（ｂ）に示すように、半導体素子１３０では、ソース領域１０４において、上記半導体素子１２０のｐウェル領域１０４ａが、ｎウェル領域１０４ｅに置き換えられている。ｐ＋領域１０４ｂが、ｎ＋領域１０４ｆに置き換えられている。ｎ＋領域１０４ｃが、ｐ＋領域１０４ｇに置き換えられている。ｎ領域１０４ｄが、ｐ領域１０４ｈに置き換えられている。ｐ領域１０４ｈは、ｐ＋領域１０４ｇとともにＬＤＤの構成を形成する。ｐ領域１０４ｈは、必要に応じて設けられ、省略可能である。
【０１００】
また、半導体素子１３０では、ドレイン領域１０６において、上記半導体素子１２０のｎ領域１０６ａが、ｐ領域１０６ｄに置き換えられている。ｎ＋領域１０６ｂが、ｐ＋領域１０６ｅに置き換えられている。
【０１０１】
さらに、半導体素子１３０では、ｎ領域１１２において、上記半導体素子１２０のｎ領域１１２ａが、ｐ領域１１２ｃに置き換えられている。ｎ＋領域１１２ｂが、ｐ＋領域１１２ｄに置き換えられている。
【０１０２】
半導体素子１３０の半導体層１２は、ｎ領域１３２、１３４をさらに有する。ｎ領域１３２は、最外部のドレイン領域１０６ｓとｎ領域１１２との間に設けられる。ｎ領域１３４は、ｎ領域１１２と素子分離部２２との間に設けられる。
【０１０３】
ｎ領域１３４は、第２部分１０２ｂに配置されている。ｎ領域１３４に含まれるｎ形の不純物の濃度は、ｎ領域１１２のｐ＋領域１１２ｄに含まれるｐ形の不純物の濃度よりも低い。従って、第２部分１０２ｂに含まれる不純物の濃度は、ｎ領域１１２に含まれる不純物の濃度よりも低い。
【０１０４】
半導体素子１３０では、ソース領域１０４のｐ＋領域１０４ｇ、ドレイン領域１０６のｐ＋領域１０６ｅ、及び、ｐ＋領域１０４ｇとｐ＋領域１０６ｅとの間のｎウェル領域１０４ｅによって、ｐチャネル形のＭＯＳ構造が形成される。半導体素子１３０は、ｐチャネル形のＬＤＭＯＳとして機能する。この例において、半導体素子１３０は、ｐチャネル形のＬＤＭＯＳである。
【０１０５】
例えば、各ソース領域１０４と各ドレイン領域１０６との間に電圧を印加するとともに、各ゲート電極１０８に電圧を印加してソース−ドレイン間に電流を流した状態において、外縁電極１４の電位及び中間電極６２の電位を各ゲート電極１０８と実質的に同じ電位に設定する。これにより、半導体素子１３０では、外縁電極１４の下のｐ領域１１２ｃの表面、中間電極６２の下のｐ領域１１２ｃの表面、及び、中間電極６２の下のｐ領域１０６ｄの表面の３箇所に、チャネルＣＨが形成される。これにより、ｐチャネル形のＬＤＭＯＳである半導体素子１３０においても、漏れ電流が抑制される。
【０１０６】
このように、半導体素子１３０は、ｐチャネル形のＬＤＭＯＳでもよい。なお、上記の半導体素子１２０と同様に、ｐチャネル形のＬＤＭＯＳである半導体素子においても、中間電極６２及びｎ領域１１２は省略可能である。すなわち、ｐチャネル形のＬＤＭＯＳである半導体素子において、形成するチャネルＣＨの数は、１つでもよい。ｐチャネル形のＬＤＭＯＳである半導体素子において、形成するチャネルＣＨの数は、４つ以上でもよい。半導体素子１３０においても、外縁電極１４よりも外側の部分には、半導体層１２とオーミック接触する電極がない。
【０１０７】
（第３の実施形態）  
図８（ａ）及び図８（ｂ）は、第３の実施形態に係る半導体素子の一部を示す模式図である。  
図８（ａ）は、半導体素子１４０の模式的平面図である。図８（ｂ）は、半導体素子１４０の模式的断面図である。図８（ｂ）は、図８（ａ）のＤ１−Ｄ２線断面を模式的に表す。上記各実施形態と同様に、図８（ａ）では、絶縁層４０などの図示を便宜的に省略している。
【０１０８】
図８（ａ）及び図８（ｂ）に示すように、半導体素子１４０の半導体層１２は、ｐエピタキシャル層１４１と、ｐウェル領域１４２（第１領域）と、ｎ＋領域１４３（第２領域）と、ｎ＋領域１４４（第３領域）と、ゲート電極１４５（制御電極）と、ゲート絶縁膜１４６（制御絶縁膜）と、を有する。
【０１０９】
ｐエピタキシャル層１４１は、半導体基板１１の上に設けられる。ｐウェル領域１４２は、ｐエピタキシャル層１４１の上に設けられる。ｐウェル領域１４２は、第１部分１４２ａと、第２部分１４２ｂと、を有する。第２部分１４２ｂは、例えば、Ｘ軸方向において第１部分１４２ａと並ぶ。第２部分１４２ｂの並ぶ方向は、Ｚ軸方向に対して垂直な任意の方向でよい。ｎ＋領域１４３は、ｐウェル領域１４２の第１部分１４２ａの表面に設けられる。ｎ＋領域１４４は、ｐウェル領域１４２の第１部分１４２ａの表面に設けられる。ｎ＋領域１４４は、ｎ＋領域１４３と第２部分１４２ｂとの間に設けられ、第２部分１４２ｂに隣接する。また、ｎ＋領域１４４は、ｎ＋領域１４３と離間して配置される。
【０１１０】
第１部分１４２ａは、例えば、ｐウェル領域１４２のうちのｎ＋領域１４３の端部とｎ＋領域１４４の端部との間の部分である。第２部分１４２ｂは、例えば、第１部分１４２ａと素子分離部２２との間の部分である。半導体層１２に複数の素子が設けられ、かつ、各素子間に素子分離部２２が設けられていない場合、第２部分１４２ｂは、例えば、第１部分１４２ａと、隣の素子の第１部分１４２ａと、の間の部分である。
【０１１１】
ｐウェル領域１４２は、ｎ＋領域１４３とｎ＋領域１４４との間に延在するチャネル部１４２ｃを有する。ゲート電極１４５は、チャネル部１４２ｃの上に設けられる。ゲート絶縁膜１４６は、チャネル部１４２ｃとゲート電極１４５との間に設けられる。
【０１１２】
半導体素子１４０の半導体層１２は、ｎ領域１５１、１５２、１５３をさらに有する。ｎ領域１５１は、ｎ＋領域１４３とチャネル部１４２ｃとの間に設けられる。ｎ領域１５２は、ｎ＋領域１４４とチャネル部１４２ｃとの間に設けられる。ｎ領域１５３は、ｎ＋領域１４３と第２部分１４２ｂとの間に設けられる。各ｎ領域１５１、１５２、１５３に含まれるｎ形の不純物の濃度は、各ｎ＋領域１４３、１４４に含まれるｎ形の不純物の濃度よりも低い。
【０１１３】
絶縁膜１５は、第２部分１４２ｂの上にｎ＋領域１４４と隣接して設けられる。外縁電極１４は、絶縁膜１５の上に設けられる。外縁電極１４は、ゲート電極１４５と電気的に接続される。外縁電極１４は、電気的にフローティングの状態でもよい。なお、半導体素子１４０においても、外縁電極１４よりも外側の部分には、半導体層１２とオーミック接触する電極がない。
【０１１４】
半導体素子１４０では、ｎ＋領域１４３、ｎ＋領域１４４、及び、ｎ＋領域１４３とｎ＋領域１４４との間のｐウェル領域１４２（チャネル部１４２ｃ）によって、ｎチャネル形のＭＯＳ構造が形成される。すなわち、この例において、半導体素子１４０は、ｎチャネル形のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。ｎ＋領域１４３は、ソース領域であり、ｎ＋領域１４４は、ドレイン領域である。ｎ＋領域１４３をドレイン領域とし、ｎ＋領域１４４をソース領域としてもよい。各ｎ領域１５１、１５２は、ｎ＋領域１４３、１４４とともに、ＬＤＤを構成する。各ｎ領域１５１、１５２は、必要に応じて設けられ、省略可能である。
【０１１５】
絶縁層４０の上には、メタル配線１４７、１４８が設けられている。メタル配線１４７は、ピラー及びコンタクトメタル１４７ａを介してｎ＋領域１４３と電気的に接続される。コンタクトメタル１４７ａは、ｎ＋領域１４３にオーミック接触する。メタル配線１４８は、ピラー及びコンタクトメタル１４８ａを介してｎ＋領域１４４と電気的に接続される。コンタクトメタル１４８ａは、ｎ＋領域１４４にオーミック接触する。
【０１１６】
例えば、各ｎ＋領域１４３、１４４の間に電圧を印加するとともに、ゲート電極１４５に電圧を印加してソース−ドレイン間に電流を流した状態において、外縁電極１４の電位をゲート電極１４５と実質的に同じ電位に設定する。これにより、半導体素子１４０では、外縁電極１４の下のｐウェル領域１４２の表面に、チャネルＣＨが形成される。なお、ｎ領域１５３は、なくてもよい。これにより、ｎチャネル形のＭＯＳＦＥＴである半導体素子１４０においても、上記各実施形態と同様に、漏れ電流が抑制される。ｎチャネル形のＭＯＳＦＥＴである半導体素子１４０において、形成するチャネルＣＨの数は、２つ以上でもよい。
【０１１７】
図９（ａ）及び図９（ｂ）は、第３の実施形態の変形例を示す模式図である。  
図９（ａ）は、半導体素子１６０の模式的平面図である。図９（ｂ）は、半導体素子１６０の模式的断面図である。図９（ｂ）は、図９（ａ）のＥ１−Ｅ２線断面を模式的に表す。上記各実施形態と同様に、図９（ａ）では、絶縁層４０などの図示を便宜的に省略している。
【０１１８】
図９（ａ）及び図９（ｂ）に示すように、半導体素子１６０の半導体層１２は、ｎウェル領域１６１（第１領域）を有している。ｎウェル領域１６１は、ｐエピタキシャル層１４１の上に設けられている。ｎウェル領域１６１は、第１部分１６１ａと、第２部分１６１ｂと、を有する。第２部分１６１ｂは、例えば、Ｘ軸方向において第１部分１６１ａと並ぶ。第２部分１６１ｂの並ぶ方向は、Ｚ軸方向に対して垂直な任意の方向でよい。
【０１１９】
そして、半導体素子１６０では、上記半導体素子１４０のｎ＋領域１４３が、ｐ＋領域１６２に置き換えられている。ｎ＋領域１４４が、ｐ＋領域１６３に置き換えられている。各ｎ領域１５１、１５２、１５３のそれぞれが、ｐ領域１６４、１６５、１６６に置き換えられている。各ｐ領域１６４、１６５は、各ｐ＋領域１６２、１６３とともに、ＬＤＤの構成を形成する。各ｐ領域１６４、１６５は、必要に応じて設けられ、省略可能である。
【０１２０】
ｎウェル領域１６１は、ｐ＋領域１６２とｐ＋領域１６３との間に延在するチャネル部１６１ｃを有する。ゲート電極１４５は、チャネル部１６１ｃの上に設けられる。ゲート絶縁膜１４６は、チャネル部１６１ｃとゲート電極１４５との間に設けられる。
【０１２１】
半導体素子１６０では、ｐ＋領域１６２、ｐ＋領域１６３、及び、ｐ＋領域１６２とｐ＋領域１６３との間のｎウェル領域１６１（チャネル部１６１ｃ）によって、ｐチャネル形のＭＯＳ構造が形成される。すなわち、この例において、半導体素子１６０は、ｐチャネル形のＭＯＳＦＥＴである。
【０１２２】
例えば、各ｐ＋領域１６２、１６３の間に電圧を印加するとともに、ゲート電極１４５に電圧を印加してソース−ドレイン間に電流を流した状態において、外縁電極１４の電位をゲート電極１４５と実質的に同じ電位に設定する。これにより、半導体素子１６０では、外縁電極１４の下のｎウェル領域１６１の表面に、チャネルＣＨが形成される。なお、ｐ領域１６６はなくてもよい。これにより、ｐチャネル形のＭＯＳＦＥＴである半導体素子１６０においても、上記各実施形態と同様に、漏れ電流が抑制される。このように、半導体素子１６０は、ｐチャネル形のＭＯＳＦＥＴでもよい。なお、半導体素子１６０においても、外縁電極１４よりも外側の部分には、半導体層１２とオーミック接触する電極がない。
【０１２３】
（第４の実施形態）  
図１０は、第４の実施形態に係る半導体素子の一部を示す模式的平面図である。  
図１０に示すように、半導体素子１８０では、複数の素子部１２ｄが、半導体層１２に設けられている。素子部１２ｄとは、半導体素子において、１つの素子として機能する部分である。例えば、半導体素子１０、６０、７０、８０において、素子部１２ｄは、第２カソード領域３２よりも内側の部分である。半導体素子１００、１２０、１３０において、素子部１２ｄは、最外部のドレイン領域１０６ｓよりも内側の部分である。半導体素子１４０、１６０において、素子部１２ｄは、ソース−ドレインの間の部分である。半導体素子１８０では、複数の素子部１２ｄが、島部１２ａ内に設けられる。複数の素子部１２ｄは、第１領域の第１部分（例えば、上記各実施形態の第１部分３０ａ、１０２ａ、１４２ａ、１６１ａ）に設けられる。
【０１２４】
この例では、Ｘ軸方向に並ぶ３つの素子部１２ｄを示している。半導体層１２に設けられる複数の素子部１２ｄの数は、３つに限ることなく、２つでもよいし、４つ以上でもよい。複数の素子部１２ｄの配置は、上記に限ることなく、任意でよい。例えば、複数の素子部１２ｄを二次元マトリクス状に配置してもよい。
【０１２５】
島部１２ａ内に設けられる複数の素子部１２ｄは、ダイオードでもよいし、ＬＤＭＯＳでもよいし、ＭＯＳＦＥＴでもよい。島部１２ａ内に設けられる複数の素子部１２ｄは、同一種類の素子のみでもよいし、異なる種類の素子でもよい。
【０１２６】
外縁電極１４は、複数の素子部１２ｄが設けられた第１部分の外縁に沿う環状に形成されている。外縁電極１４は、必ずしも環状でなくてもよい。
【０１２７】
このように、半導体層１２には、複数の素子部１２ｄを設けてもよい。複数の素子部１２ｄを設ける場合、例えば、複数の外縁電極１４を設け、複数の素子部１２ｄのそれぞれを外縁電極１４で囲んでもよい。
【０１２８】
上記各実施形態では、半導体素子として、ダイオード、ＬＤＭＯＳ、及び、ＭＯＳＦＥＴを示している。半導体素子は、これらに限ることなく、例えば、バイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、または、サイリスタなどでもよい。半導体素子は、上記に限ることなく、任意の素子でよい。
【０１２９】
実施形態によれば、漏れ電流を抑制した半導体素子が提供される。
【０１３０】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体素子に含まれる、半導体層、第１電極と、第１絶縁膜と、第１領域と、第２領域、第３領域、第４領域、第５領域、第１部分、第２部分、第２電極、第２絶縁膜、第１中間領域、第２中間領域、絶縁部、制御電極、制御絶縁膜、埋め込み層、及び、素子分離部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１３１】
その他、本発明の実施の形態として上述した半導体素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体素子も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１３２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３４】
１０、６０、７０、８０、１００、１２０、１３０、１４０、１６０、１８０…半導体素子、  １１…半導体基板、  １２…半導体層、  １２ｄ…素子部、  １４…外縁電極（第１電極）、  １５…絶縁膜（第１絶縁膜）、  ２０…埋め込み層、  ２１、２２…素子分離部、  ３０…ｐ層、  ３１…第１カソード領域、  ３２…第２カソード領域、  ３４…アノード領域、  ３５、３６…素子分離部、  ４０…絶縁層、  ４１、４２、４４、４６、１１３、１１４、１１５、１４７、１４８…メタル配線、  ６２…中間電極（第２電極）、  ６３…第３カソード領域、  ６４、６５…メタル配線、  ６６…絶縁膜（第２絶縁膜）、  ７２…中間電極、  ７４…不純物領域、  ７５、７６…メタル配線、  １０２…ｐエピタキシャル層、  １０４…ソース領域、  １０６…ドレイン領域、  １０８…ゲート電極、  １１０…ゲート絶縁膜、  １１２…ｎ領域、  １３２、１３４…ｎ領域、  １４１…ｐエピタキシャル層、  １４２…ｐウェル領域、  １４３…ｎ＋領域、  １４４…ｎ＋領域、  １４５…ゲート電極、  １４６…ゲート絶縁膜、  １５１、１５２、１５３…ｎ領域、  １６１…ｎウェル領域、  １６２…ｐ＋領域、  １６３…ｐ＋領域、  １６４、１６５、１６６…ｐ領域
【図１】
0006285831.tif 000002
【図２】
0006285831.tif 000003
【図３】
0006285831.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0006285831.tif 000008
【図８】
0006285831.tif 000009
【図９】
0006285831.tif 000010
【図１０】
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