(57)【要約】メモリ・デバイスは、メモリ・アレイと、そのメモリ・アレイに結合されたエラー訂正回路とを含む。メモリ・デバイスは、少なくともパーシャル・ワード書き込み動作と読み出し動作とを実行するように構成され、このパーシャル・ワード書き込み動作は、読み出しフェーズと書き込みフェーズとを含む。パーシャル・ワード書き込み動作の書き込みフェーズは、例えば、メモリ・アレイのビット線をクロック・サイクル中に、パーシャル・ワード書き込み動作の書き込みフェーズと読み出し動作との間で時分割多重化することにより、メモリ・デバイスの読み出し動作と同じクロック・サイクルで発生する。したがって、パーシャル・ワード書き込み動作は、このメモリ・デバイスを組み込むかあるいは使用するより高レベルのシステムに対しては、その動作が、メモリ・デバイスの単一クロック・サイクルだけを必要とするかのように見える。
2010525502.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイと、
前記メモリ・アレイに結合され、前記メモリ・アレイから取り出されたデータを処理して訂正されたデータを生成するように構成されたエラー訂正回路とを備えるメモリ・デバイスであって、少なくともパーシャル・ワード書き込み動作と読み出し動作とを実行するように構成され、前記パーシャル・ワード書き込み動作が読み出しフェーズと書き込みフェーズとを含み、前記パーシャル・ワード書き込み動作の前記書き込みフェーズがメモリ・デバイスの前記読み出し動作と同じクロック・サイクルで発生する、メモリ・デバイス。
【請求項２】
前記パーシャル・ワード書き込み動作が、バイト書き込み動作およびビット書き込み動作のうちの少なくとも１つを含む、請求項１に記載のメモリ・デバイス。
【請求項３】
前記パーシャル・ワード書き込み動作の前記書き込みフェーズが、前記読み出し動作と実質的に同時に発生する、請求項１に記載のメモリ・デバイス。
【請求項４】
前記読み出し動作が、別のパーシャル・ワード書き込み動作の読み出しフェーズを含む、請求項１に記載のメモリ・デバイス。
【請求項５】
前記メモリ・アレイのビット線が、前記クロック・サイクル中に、前記パーシャル・ワード書き込み動作の前記書き込みフェーズと前記読み出し動作との間で時分割多重化される、請求項１に記載のメモリ・デバイス。
【請求項６】
前記クロック・サイクルの第１の部分の間、前記パーシャル・ワード書き込み動作の一部として前記メモリ・セルのうちの第１のメモリ・セルに書き込まれるべき書き込みデータが、前記メモリ・アレイの所与の１本のビット線により伝送され、前記クロック・サイクルの第２の部分の間、前記読み出し動作の一部として前記メモリ・セルのうちの第２のメモリ・セルから読み出された読み出しデータが、同様に、前記所与のビット線により伝送される、請求項１に記載のメモリ・デバイス。
【請求項７】
前記メモリ・セルが、ローカル・ビット線のそれぞれのセットを有する複数の副ブロックの中に配置され、前記ローカル・ビット線が、前記複数の副ブロックにより共有されるグローバル・ビット線の１セットに結合される、請求項１に記載のメモリ・デバイス。
【請求項８】
前記グローバル・ビット線が、前記クロック・サイクル内に、前記パーシャル・ワード書き込み動作の前記書き込みフェーズと前記読み出し動作との間で時分割多重化される、請求項７に記載のメモリ・デバイス。
【請求項９】
前記グローバル・ビット線の前記時分割多重化が、前記パーシャル・ワード書き込み動作の前記書き込みフェーズの一部として、データ入力からの書き込みデータを、ラッチするために、前記副ブロックのうちの第１の副ブロックのローカル・ビット線の第１セットの個々のビット線に結合されたローカル感度増幅器の第１セットに移動させるために、前記クロック・サイクルの中で前記グローバル・ビット線が最初に使用され、前記書き込みデータがローカル感度増幅器の前記第１セット内にラッチされた後、前記読み出し動作の一部として、前記副ブロックのうちの第２の副ブロックのローカル・ビット線の第２セットの個々のビット線に結合されたローカル感度増幅器の第２セット内に前にラッチされた読み出しデータを前記エラー訂正回路に移動させるために、前記グローバル・ビット線が続いて使用されるように構成される、請求項８に記載のメモリ・デバイス。
【請求項１０】
前記クロック・サイクルの第１の部分の間、前記グローバル・ビット線が前記パーシャル・ワード書き込み動作のための書き込みデータ用に割り当てられ、前記クロック・サイクルの第２の部分の間、前記グローバル・ビット線が前記読み出し動作のための読み出しデータ用に割り当てられる、請求項７に記載のメモリ・デバイス。
【請求項１１】
独立型メモリ・デバイスを含む、請求項１に記載のメモリ・デバイス。
【請求項１２】
埋め込みメモリ・デバイスを含む、請求項１に記載のメモリ・デバイス。
【請求項１３】
メモリ・デバイスと、前記メモリ・デバイスに結合された追加の回路とを含む集積回路であって、前記メモリ・デバイスが、
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイと、
前記メモリ・アレイに結合され、前記メモリ・アレイから取り出されたデータを処理して訂正されたデータを生成するように構成されたエラー訂正回路とを含み、
前記メモリ・デバイスが、少なくともパーシャル・ワード書き込み動作と読み出し動作とを実行するように構成され、前記パーシャル・ワード書き込み動作が読み出しフェーズと書き込みフェーズとを含み、前記パーシャル・ワード書き込み動作の前記書き込みフェーズが前記メモリ・デバイスの前記読み出し動作と同じクロック・サイクルで発生する、集積回路。
【請求項１４】
前記追加の回路がプロセッサを含む、請求項１３に記載の集積回路。
【請求項１５】
前記メモリ・アレイのビット線が、前記クロック・サイクル中に、前記パーシャル・ワード書き込み動作の前記書き込みフェーズと前記読み出し動作との間で時分割多重化される、請求項１３に記載の集積回路。
【請求項１６】
前記クロック・サイクルの第１の部分の間、前記パーシャル・ワード書き込み動作の一部として前記メモリ・セルのうちの第１のメモリ・セルに書き込まれるべき書き込みデータが、前記メモリ・アレイの所与の１本のビット線により伝送され、前記クロック・サイクルの第２の部分の間、前記読み出し動作の一部として前記メモリ・セルのうちの第２のメモリ・セルから読み出された読み出しデータが、同様に、前記所与のビット線により伝送される、請求項１３に記載の集積回路。
【請求項１７】
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイを含むメモリ・デバイス内で使用するための方法であって、前記メモリ・デバイスが、前記メモリ・アレイに結合され、かつ前記メモリ・アレイから取り出されたデータを処理して訂正されたデータを生成するように構成されたエラー訂正回路をさらに含み、前記方法が、
読み出しフェーズと書き込みフェーズとを含むパーシャル・ワード書き込み動作を実行するステップと、
読み出し動作を実行するステップとを含み、
前記パーシャル・ワード書き込み動作の前記書き込みフェーズが前記メモリ・デバイスの前記読み出し動作と同じクロック・サイクルで発生する、方法。
【請求項１８】
前記実行するステップが、前記メモリ・アレイのビット線を、前記クロック・サイクル中に前記パーシャル・ワード書き込み動作の前記書き込みフェーズと前記読み出し動作との間で時分割多重化するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記クロック・サイクルの第１の部分の間、前記パーシャル・ワード書き込み動作の一部として前記メモリ・セルのうちの第１のメモリ・セルに書き込まれるべき書き込みデータが、前記メモリ・アレイの所与の１本のビット線により伝送され、前記クロック・サイクルの第２の部分の間、前記読み出し動作の一部として前記メモリ・セルのうちの第２のメモリ・セルから読み出された読み出しデータが、同様に、前記所与のビット線により伝送される、請求項１７に記載の方法。
【請求項２０】
前記メモリ・セルが、ローカル・ビット線のそれぞれのセットを有する複数の副ブロックの中に配置され、前記ローカル・ビット線が、前記複数の副ブロックにより共有されるグローバル・ビット線の１セットに結合され、さらに前記グローバル・ビット線が、前記クロック・サイクル中に前記パーシャル・ワード書き込み動作の前記書き込みフェーズと前記読み出し動作との間で時分割多重化される、請求項１７に記載の方法。
【請求項２１】
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイを含み、少なくとも書き込み動作と読み出し動作とを実行するように構成されたメモリ・デバイスであって、
前記アレイの前記メモリ・セルに関連する複数のビット線を含み、前記ビット線が、前記メモリ・デバイスの所与のクロック・サイクルの１つの部分の間、書き込みデータを転送するために使用され、前記所与のクロック・サイクルの異なる部分の間、読み出しデータを転送するために使用される、メモリ・デバイス。
【請求項２２】
前記書き込み動作がパーシャル・ワード書き込み動作を含む、請求項２１に記載のメモリ・デバイス。
【請求項２３】
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイを含むメモリ・デバイス内で使用される方法であって、前記メモリ・デバイスが、少なくとも書き込み動作と読み出し動作とを実行するように構成され、前記方法が、
前記メモリ・デバイスの所与のクロック・サイクルの１つの部分の間、書き込みデータを転送するために、前記アレイの前記メモリ・セルに関連する複数のビット線を使用するステップと、
前記所与のクロック・サイクルの異なる部分の間、読み出しデータを転送するために、前記複数のビット線を使用するステップとを含む、方法。
【請求項２４】
前記書き込み動作がパーシャル・ワード書き込み動作を含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体メモリ・デバイスに関し、より詳細には、エラー訂正機能を組み込むメモリ・デバイスに関する。
【背景技術】
【０００２】
半導体メモリ・デバイスは、いくつかのメモリ・セルに正しくないデータの読み出しを生じさせる可能性のある欠陥の影響を受ける。一般に、このような欠陥は、集積回路メモリ・デバイスの製造後検査中に発見される。欠陥のあるメモリ・デバイスは廃棄されなければならない可能性があり、それにより集積回路製造工程の歩留まりを低下させて、欠陥のないデバイスの正味の製造コストを増加させる。
【０００３】
欠陥があるのになお動作できる状態を維持するようにメモリ・デバイスを構成するための、多くの技術が知られている。そのような技術の１つは、デバイスの中に冗長なセルの縦列、横列またはブロックを組み込むことを伴う。これにより、欠陥のあるセルを有する縦列、横列、またはブロックを、対応する無欠陥の冗長要素に置き換えることができる。この置き換えを実施するために、揮発性または不揮発性のスイッチング要素を使用することができる。
【０００４】
メモリ・デバイス内の欠陥を処理するための別の技術は、エラー訂正コーディング（ＥＣＣ）を使用して欠陥によるデータ・エラーを訂正することを伴う。このタイプの手法の例が、本願と同一譲受人に譲渡された「Built-In Self Test for Memory Arrays Using Error Correction Coding」という名称の米国特許出願公開第２００６／００４８０３１号に開示されており、同文献を参照により本明細書に組み込む。
【０００５】
一般に、エラー訂正機能を含むメモリ・デバイスに対して、パーシャル・ワード書き込み動作をサポートすることが望ましい。パーシャル・ワード書き込み動作は、データワード中の１または複数であるが全部ではないビットが書き込まれる場合に発生する。そのデータワード中の残りのビットは変化せず、それらの以前の値のままである。パーシャル・ワード書き込み動作の例は、バイト書き込み動作およびビット書き込み動作を含む。
【０００６】
ＥＣＣを組み込むメモリ・デバイスは、１つのパーシャル・ワード書き込み動作を実行するために、典型的には、外部クロックの２つのサイクル、すなわちパーシャル・ワード書き込み動作の読み出しフェーズのための第１サイクルおよびパーシャル・ワード書き込み動作の書き込みフェーズのための第２サイクルを必要とする。２つのクロック・サイクルを必要とすることは、それによりメモリ・デバイスと、そのデバイスを組み込むかまたは使用するより高レベルのシステムとの間のデータ転送速度が遅くなるため不利である。例えば、メモリ・デバイスに対する外部サイクル・タイム仕様、したがってその外部クロック周波数は、そのデバイスに対して内部的に２サイクル分の時間が発生することを許容するために、２分の１に低下する可能性がある。不利なことに、この手法はデータ転送速度を２分の１に遅くする。別法として、２外部サイクルを、所与のパーシャル・ワード書き込み動作を実行するために使用することができる。しかし、この手法もまた、パーシャル・ワード書き込み動作を起動するサイクルに続くノーオペレーション（ＮＯＯＰ）・サイクルを必要とすることにより、データ転送速度を２分の１に遅くする。
【０００７】
ＥＣＣを組み込むメモリ・デバイス内で、パーシャル・ワード書き込み動作を実行するために必要な時間を短縮するために、多くの技術が当技術分野で知られている。一般に、これらの技術により、パーシャル・ワード書き込み動作の書き込みフェーズは、フル・サイクルよりもいくぶん短い時間内に完遂することができ、したがって、パーシャル・ワード書き込み動作は、２サイクルよりいくぶん短い時間内に実行することができる。
【０００８】
そのような技術の１つが「Transparent Error Correcting Memory That Supports Partial-Word Write」という名称の米国特許出願公開第２００６／０１１２３２１号に開示されており、同文献を参照により本明細書に組み込む。この技術は、読み出しフェーズから書き込みフェーズを通して、メモリ・デバイスの特定の感度増幅器および横列をアクティブに保つことを伴うが、通常は、それらは読み出しフェーズの終了時に非アクティブ化されており、書き込みフェーズの開始時に再びアクティブ化されている。
【０００９】
パーシャル・ワード書き込み動作を実行するために必要な時間を短縮するための別の技術は予測的ＥＣＣと呼ばれ、「Predictive Error Correction Code Generation Facilitating High-Speed Byte-Write in a Semiconductor Memory」という名称の米国特許出願公開第２００６／０１２３３２２号に記載されており、同文献を参照により本明細書に組み込む。この技術により、読み出されたデータワードのＥＣＣデコードを、書き込まれるべきデータワードのＥＣＣエンコードと同時に実行することが可能になり、それによりパーシャル・ワード書き込み動作を完了するのに必要な総時間が短縮される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００６／００４８０３１号
【特許文献２】米国特許出願公開第２００６／０１１２３２１号
【特許文献３】米国特許出願公開第２００６／０１２３３２２号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、これらの両技術は、やはり、パーシャル・ワード書き込み動作を完了するために、１クロック・サイクルよりも相当長い経過時間を必要とする。
【００１２】
したがって、エラー訂正機能を有するメモリ・デバイス内でのパーシャル・ワード書き込み動作の実行に対する改良された手法が必要である。
【課題を解決するための手段】
【００１３】
本発明は、１つまたは複数の例示的な実施形態において、エラー訂正機能を有するメモリ・デバイス内でのパーシャル・ワード書き込み動作の効率を改善するための技術を提供する。
【００１４】
本発明の一態様によれば、メモリ・デバイスは、メモリ・アレイと、このメモリ・アレイに結合されたエラー訂正回路とを含む。メモリ・デバイスは、少なくともパーシャル・ワード書き込み動作と読み出し動作とを実行するように構成されており、パーシャル・ワード書き込み動作は読み出しフェーズと書き込みフェーズとを含む。パーシャル・ワード書き込み動作の書き込みフェーズは、例えば、メモリ・アレイのビット線を、クロック・サイクル中にパーシャル・ワード書き込み動作の書き込みフェーズと読み出し動作との間で時分割多重化することにより、メモリ・デバイスの、読み出し動作と同じクロック・サイクルで発生する。より具体的には、クロック・サイクルの第１の部分の間に、パーシャル・ワード書き込み動作の一部としてメモリ・セルのうちの第１のメモリ・セルに書き込まれるべき書き込みデータが、メモリ・アレイの所与の１本のビット線によって伝送され、クロック・サイクルの第２の部分の間に、読み出し動作の一部としてメモリ・セルのうちの第２のメモリ・セルから読み出された読み出しデータもまた、この所与のビット線によって伝送される。この読み出し動作は、例えば、別のパーシャル・ワード書き込み動作の読み出しフェーズでよい。
【００１５】
例示的な一実施形態では、メモリ・セルは、ローカル・ビット線のそれぞれのセットを有する複数の副ブロックの中に配置され、これらのローカル・ビット線は、これら複数の副ブロックにより共有されるグローバル・ビット線の１セットに結合される。グローバル・ビット線は、クロック・サイクル中に、パーシャル・ワード書き込み動作の書き込みフェーズと読み出し動作との間で時分割多重化される。例えば、クロック・サイクルの第１の部分の間に、グローバル・ビット線は、パーシャル・ワード書き込み動作のための書き込みデータ用に割り当てられ、クロック・サイクルの第２の部分の間に、グローバル・ビット線は、読み出し動作のための読み出しデータ用に割り当てられる。
【００１６】
より具体的な例として、パーシャル・ワード書き込み動作の書き込みフェーズの一部として、データ入力からの書き込みデータを、ラッチするために、副ブロックのうちの第１の副ブロックのローカル・ビット線の第１セットの個々のビット線に結合されたローカル感度増幅器の第１セットに移動させるために、クロック・サイクルの中でグローバル・ビット線が最初に使用されるように、グローバル・ビット線の時分割多重化を構成することができる。書き込みデータがローカル感度増幅器の第１セットの中にラッチされた後、読み出し動作の一部として、副ブロックのうちの第２の副ブロックのローカル・ビット線の第２セットの個々のビット線に結合されたローカル感度増幅器の第２セット中に前にラッチされた読み出しデータをエラー訂正回路に移動させるために、グローバル・ビット線が続いて使用される。
【００１７】
本発明によるメモリ・デバイスは、例えば、パッケージ型集積回路など、独立型メモリ・デバイスとして、あるいは、プロセッサまたは他のデバイスの中の埋め込みメモリとして実施することができる。
【００１８】
有利には、例示的な実施形態でのパーシャル・ワード書き込み動作は、このメモリ・デバイスを組み込むかまたは使用するより高レベルのシステムに対して、それらの動作が、それぞれ、メモリ・デバイスの単一クロック・サイクルのみを必要とするかのように見える。したがって、メモリ・デバイスのデータ転送速度は、例えば、パーシャル・ワード書き込み動作を次の読み出し動作と組み合わせて使用する場合にも、低下することはない。
【図面の簡単な説明】
【００１９】
【図１】本発明の例示的な一実施形態におけるエラー訂正回路を有する半導体メモリ・デバイスを示す図である。
【図２】図１の半導体メモリ・デバイスのメモリ・アレイの１つの可能な実施形態の、より詳細な図である。
【図３】図１の半導体メモリ・デバイス内で実施することができるパーシャル・ワード書き込み動作のフロー図である。
【図４】図１の半導体メモリ・デバイス内で実施することができるパーシャル・ワード書き込み動作のフロー図である。
【図５】本発明の例示的な一実施形態において、パーシャル・ワード書き込み動作の書き込みフェーズが読み出し動作と同じサイクルで発生するパーシャル・ワード書き込み動作を示す図である。
【図６】図１の半導体メモリ・デバイスにおける複数のサイクルにまたがる動作の例示的なシーケンスを示す図である。
【発明を実施するための形態】
【００２０】
本発明は、例示的な半導体メモリ・デバイスおよび関連するエラー訂正回路と共に、本明細書の中で説明される。しかし、本発明は任意の半導体メモリ・デバイスに対してより一般的に応用することができ、例示的な実施形態と共に具体的に示されるエラー訂正回路以外のものを使用して実施できることを理解されたい。
【００２１】
図１は、本発明の例示的な一実施形態によるメモリ・デバイス１００の簡略化された図を示す。メモリ・デバイス１００は、メモリ・アレイ１０２とこのメモリ・アレイに結合されたエラー訂正回路１０４とを含む。メモリ・アレイは、データを記憶するように構成された複数のメモリ・セル１０５を含む。メモリ・セルは、それぞれ、１ビットのデータを記憶するように構成することができ、このようなメモリ・セルは、本明細書では、ビット・セルとも呼ばれる。セル１０５のそれぞれは、対応する行すなわちワード線１１５および列すなわちビット線１２０に結合される。適切な行および列アドレスをそれぞれ行デコーダ１２５および列デコーダ１３０に加えることにより、セルのうちの特定の１つ１つを、そこからのデータの読み出しまたは書き込みのためにアクティブ化することができる。メモリ・デバイス１００の他の要素には、ゲート制御および感度増幅器の要素１３５、入力データ・バッファ１４０、および出力データ・バッファ１４５が含まれる。データがアレイのセル１０５に書き込まれ、かつセル１０５から読み出されることが可能な方式は、当技術分野において周知であり、本明細書では詳細に説明しない。
【００２２】
メモリ・アレイ１０２は、セル１０５ならびにそれらに関連するワード線１１５およびビット線１２０を含むことが、図１で確認されるが、本明細書で使用される「メモリ・アレイ」という用語は広義に解釈されるように意図されており、入力または出力データ・バッファ、列または行デコーダ、ゲート制御要素、感度増幅器など、１つまたは複数の関連要素を包含することができる。例えば、図２に示すように、メモリ・アレイ１０２の所与の実施形態は、要素１３５が、図１に示すように個別の要素として構成されるのではなく、アレイ全体にわたって分布するように、ローカルおよびグローバル感度増幅器を含むことができる。
【００２３】
メモリ・デバイス１００は、スタティックまたはダイナミック・ランダム・アクセス・メモリ（ＳＲＡＭまたはＤＲＡＭ）、電気的消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、磁気ＲＡＭ（ＭＲＡＭ）、強誘電ＲＡＭ（ＦＲＡＭ），相変化型メモリなどを含む、多くのタイプの独立型メモリまたは埋め込みメモリを含むことができることに留意されたい。したがって、本発明は、メモリ・デバイス内で使用される特定の記憶機構またはアクセス機構だけに限定されない。
【００２４】
本実施形態でのエラー訂正回路１０４は、従来型のＥＣＣを使用してエラーの検出および訂正を実行する。図示のエラー訂正回路は、出力データ・バッファ１４５から出力データを受ける。この出力データは、例えば、行および列アドレスを含む適切な読み出しアドレスを、それぞれ行デコーダ１２５および列デコーダ１３０に加えることにより取り出された、１つまたは複数の記憶されたコード・ワードを含むことができる。所与の一実施形態で使用される特定のタイプのＥＣＣは不可欠なものではなく、多種多様な周知のタイプのＥＣＣのうちのいずれかを、本発明の実施に使用することができる。入力データからコード・ワードを生成する回路は明示されていないが、従来の方式で実施できることは、当業者には理解されよう。
【００２５】
メモリ・デバイス１００は図１に示すように、具体的に図示されたそれらの要素に加えて、またはそれらの要素の代わりに、そのようなメモリ・デバイスの従来の実施形態において一般的に見出されるタイプの１つまたは複数の要素を含む他の要素を含むことができる。上記および他の従来の要素は当業者には周知であり、本明細書では詳細には説明しない。また、図１に示す要素の特定の構成は、単に例示的な例として提示されていることを理解されたい。より具体的には、上述のように、本発明は多くのタイプのメモリを使用して実施することができ、いかなる特定のメモリ・デバイス構成にも限定されない。多種多様な他のメモリ・デバイス構成が、本発明の実施に使用できることは、当業者なら理解できよう。
【００２６】
例示的な実施形態におけるメモリ・デバイス１００は、読み出し動作、フル・ワード書き込み動作、パーシャル・ワード書き込み動作およびノーオペレーション（ＮＯＯＰ）を含む複数の動作をサポートするように構成されている。他のタイプの動作は、本発明の代替実施形態においてサポートすることができる。
【００２７】
前に示したように、従来型のメモリ・デバイスは、そのようなデバイスが、一般にパーシャル・ワード書き込み動作を完了するために１クロック・サイクルよりも相当長い経過時間を必要とするという点で不完全である。例示的な実施形態は、メモリ・デバイス内でパーシャル・ワード書き込み動作の書き込みフェーズが、メモリ・デバイス内で読み出し動作と同じクロック・サイクルで発生するようにメモリを構成することにより、従来技術におけるこの不完全性を克服する。したがって、パーシャル・ワード書き込み動作の書き込みフェーズは、実質的に読み出し動作と同時に発生する。このことは、例示的な実施形態において、グローバル・ビット線をパーシャル・ワード書き込み動作の書き込みフェーズと読み出し動作との間で時分割多重化することにより達成される。
【００２８】
読み出し動作は、例えば、別のパーシャル・ワード書き込み動作の読み出しフェーズを含むことができ、したがって、本明細書で使用される「読み出し動作」という用語は広義に解釈されることが意図されていることに留意されたい。
【００２９】
このビット線多重化技術を使用することにより、メモリ・デバイスの各クロック・サイクルは、パーシャル・ワード書き込み動作が、実質上、単一のクロック・サイクルのみを費やすように、新しい動作を起動することができる。このメモリ・デバイスを組み込むかまたは使用するより高レベルのシステムに対して、パーシャル・ワード書き込み動作はフル・ワード書き込み動作と同じサイクル時間の中で実行することができ、その結果データ転送速度はパーシャル・ワード書き込み動作中に低下しないように見える。
【００３０】
メモリ・デバイス１００がパーシャル・ワード書き込み動作を実施する方式は、本明細書の中で図２〜図６を参照して説明される。導入として、メモリ・デバイス１００内の例示的なＥＣＣならびに関連する読み出し動作および書き込み動作の様々な態様が最初に説明される。
【００３１】
例示的な実施形態におけるメモリ・デバイス１００は、包括的にＥＣＣワードと呼ばれるある一定の数のパリティ・ビットをそれぞれのフル・データワードと連結することにより、ＥＣＣに基づくエラー訂正を組み込む。例えば、３２ビットのデータワードは、１ビットのエラー検出および訂正（ＳＥＣ）のために追加の６ＥＣＣビットを、または２ビットのエラー検出を伴う１ビットのエラー訂正（ＳＥＣＤＥＤ）のために追加の７ＥＣＣビットを有することができる。３２ビットのデータワードと６または７ＥＣＣワードが結合されて、３８または３９ビットのコード・ワードになる。前に示したように、多くの代替ＥＣＣ構成を、他の実施形態の中で使用することができる。
【００３２】
メモリ・デバイス１００は、外部クロック信号の制御のもとで動作する。そのようなクロック信号は、より高レベルのシステムから、または別の好適なクロック信号源からメモリ・デバイスに供給することができる。そのようなクロック信号は、メモリ・デバイス内部の供給源から供給することも可能である。本実施形態では、このクロック信号の各サイクルは、読み出し動作、書き込み動作、またはＮＯＯＰ動作など、特定のメモリ動作を起動しかつ完了するものと見なされる。通常、クロック・サイクルは絶え間なく順次発生し、本明細書において「外部サイクル」または単に「サイクル」とも呼ばれる。そのようなサイクルはすべて、その用語が本明細書の中で使われる限り、一般的な用語「メモリ・デバイスのクロック・サイクル」の範囲内にあるとみなされる。
【００３３】
読み出し動作の間、データワードとＥＣＣワードが結合したものを含むコード・ワードは、読み出しアドレスで示されるメモリロケーションから読み出される。コード・ワードは、次に、エラー訂正回路１０４に供給される。エラー訂正回路はエラーの検出および訂正を実行し、訂正された出力データワードをもたらす。一般に、訂正は、エラーのある１コード・ワード・ビットに限定される。したがって、コード・ワードの中にエラーのあるビットが２以上ない場合は、有効データがメモリ・デバイスから出力される。コード・ワードの中にエラーのあるビットが２以上ある場合は、無効データが出力される。読み出し動作は、メモリ動作の１フル・クロック・サイクルを占有する。
【００３４】
フル・ワード書き込み動作の間、ＥＣＣワードがデータワードから生成される。ＥＣＣワードは、例えば図１には明示されていないＥＣＣワード・カルキュレータ（ＥＣＣＷＣ）内で生成することができる。データワードとＥＣＣワードは結合されてコード・ワードとなり、それは、次に、書き込みアドレスで示されるメモリロケーションに書き込まれる。読み出し動作と同様に、フル・ワード書き込み動作はメモリ・デバイス動作の１フル・サイクルを占有する。
【００３５】
前に示したように、パーシャル・ワード書き込みは、データワード中の１または複数であるがすべてではないビットが書き込まれる場合である。データワード中の残りのビットは変更されず、それらの以前の値のままである。ＥＣＣをもたないメモリ・デバイスでは、パーシャル・ワード書き込みは、それが単一サイクルの中で完遂されるという点で、フル・ワード書き込みとよく似ているが、データワード・ビットのうちのいくつかだけが書き込まれる。ＥＣＣを含むメモリ・デバイスでは、パーシャル・ワード書き込み動作は、通常、２サイクルを要する。第１サイクルは、読み出し動作のための、既に存在する上述のコード・ワードの読み出しおよび訂正である。この読み出しが、書き込みのために選択されたビットにより修正される、訂正されたデータワードをもたらす。この修正されたデータワードは、新しいデータワードである。第２サイクルは、新しいデータワードに関連する新しいＥＣＣワードの計算と新しいコード・ワードの書き込みとを含む。新しいデータワードは、本来の読み出し動作からの１または複数のビット、および書き込まれるべきパーシャル・ワードを表す１または複数の新しいビットを含む。新しいコード・ワードは、新しいデータワードと新しいＥＣＣワードが結合したものである。ＥＣＣを有するメモリ・デバイス内での典型的なパーシャル・ワード書き込み動作の２つのサイクルは、本明細書ではより一般的に、それぞれパーシャル・ワード書き込み動作の読み出しフェーズおよび書き込みフェーズと呼ばれる。
【００３６】
次に図２を参照すると、メモリ・アレイ１０２の１つの可能な実施の一例が示されている。図示のメモリ・アレイの部分は、コード・ワードのメモリ・セルならびにそれらに関連するビット線およびデータ経路をクローズアップしている。この実施では、メモリ・アレイは、複数のメモリ副ブロック２００−１、２００−２、．．．２００−Ｋに分割される。それぞれの副ブロックは、メモリ・セル１０２ならびにそれらに関連するワード線１１５およびビット線１２０の１セットを包括的に含む。ビット線１２０の部分は、ローカル・ビット線１２０Ｌまたはグローバル・ビット線１２０Ｇにさらに分類される。より具体的には、Ｋ個の副ブロックのうちのｋ番目の副ブロックに関連するＮ本のローカル・ビット線は、１２０Ｌ−１，ｋ、  １２０Ｌ−２，ｋ、  ．．．  １２０Ｌ−Ｎ，ｋと表される。したがって、図２の第１の副ブロック２００−１に対して、そのＮ本のローカル・ビット線は、１２０Ｌ−１，１、  １２０Ｌ−１，２、  ．．．  １２０Ｌ−１，Ｎと表される。グローバル・ビット線は、副ブロック２００−１〜２００−Ｋのすべてのセットに対してグローバルであり、１２０Ｇ−１、１２０Ｇ−２、．．．１２０Ｇ−Ｎと表される。
【００３７】
また、副ブロック２００は、ローカル感度増幅器のそれぞれのセットを含み、個々の増幅器は所与の副ブロックの各ローカル・ビット線に結合されている。したがって、副ブロック２００−１は、その副ブロックのビット線のうちのそれぞれの１本ずつに結合されたローカル感度増幅器１３５Ｌ−１、１３５Ｌ−２、．．．１３５Ｌ−Ｎを含む。
【００３８】
グローバル・ビット線１２０Ｇ−１、１２０Ｇ−２、．．．１２０Ｇ−Ｎのそれぞれは、グローバル感度増幅器１３５Ｇ−１、１３５Ｇ−２、．．．１３５Ｇ−Ｎの１セットのうちの対応する１つに結合される。グローバル感度増幅器は、それらが接続されているそれぞれのグローバル・ビット線に入力データを供給し、かつそれぞれのグローバル・ビット線から出力データを受ける。
【００３９】
この図は説明のために簡略化されており、データ・バッファおよびアドレス・デコーダなど、他のメモリ・デバイス構成要素を示していないことに留意されたい。上述のＥＣＣＷＣおよびエラー訂正回路１０４など、ＥＣＣに関連する回路もまた、この図から省略されている。
【００４０】
読み出し動作の間、特定の行１１５がアクティブ化され、それに対応するメモリ・セル１０５がそれらのローカル・ビット線１２０Ｌのそれぞれに結合され、セルの状態がローカル・ビット線上に転送させられる。次に、これらの状態すなわちローカル・ビット線信号は、関連するグローバル・ビット線１２０Ｇ上に転送される前に、ローカル感度増幅器１３５Ｌによって検出され増幅される。グローバル・ビット線信号は、エラー訂正回路１０４など、他の回路に転送される前に、グローバル感度増幅器１３５Ｇによって検出され増幅される。多くの副ブロックを、グローバル・ビット線の所与の１セットと関連づけることができることに留意されたい。しかし、任意の所与のサイクルの間、選択された１副ブロックの中では１つの行のみがアクティブであり、言い換えれば、グローバル・ビット線の１セット全体にわたって１つの行のみがアクティブである。
【００４１】
書き込み動作の間、入力データが、グローバル感度増幅器１３５Ｇを介してグローバル・ビット線１２０Ｇに与えられる。グローバル・ビット線から、入力データは、ローカル感度増幅器１３５Ｌを介してローカル・ビット線１２０Ｌに転送される。次に、選択された副ブロック２００中の選択された行１１５がアクティブ化され、それにより、データを受けかつ記憶するために、セルがそれらのローカル・ビット線それぞれに結合される。
【００４２】
例示的な実施形態では、メモリ・デバイス１００は、外からは、パーシャル・ワード書き込み動作のために１クロック・サイクルしか必要としないように見える。内部的には、パーシャル・ワード書き込み動作は、やはり２サイクルを占有しており、その読み出しフェーズは第１サイクルの間に発生し、その書き込みフェーズは第２サイクルの間に発生する。しかし、書き込みフェーズはユーザからは見えず、そのために、メモリ・デバイスの外部からは認識できない。上述のように、このことは、例示的な実施形態の中で、グローバル・ビット線をパーシャル・ワード書き込み動作の書き込みフェーズと読み出し動作との間で時分割多重化することにより達成され、そこでは、読み出し動作は、別のパーシャル・ワード書き込み動作の読み出しフェーズであってよい。
【００４３】
メモリ・デバイス１００が、上述の読み出し動作、フル・ワード書き込み動作、パーシャル・ワード書き込み動作、およびＮＯＯＰだけを実施するものと仮定すると、もう１つの動作が後続するパーシャル・ワード書き込み動作の可能な組合せは４つある、
１．読み出しが後続するパーシャル・ワード書き込み
２．書き込みが後続するパーシャル・ワード書き込み
３．もう１つのパーシャル・ワード書き込みが後続するパーシャル・ワード書き込み
４．ＮＯＯＰが後続するパーシャル・ワード書き込み
【００４４】
任意の所与の単一サイクルの間に副ブロック２００内で、１つの動作だけが発生することができるので、パーシャル・ワード書き込みは、それに続く読み出し動作、書き込み動作、またはパーシャル・ワード書き込み動作とは異なる副ブロック内で発生しなければならない。メモリ・デバイスが、パーシャル・ワード書き込みとそれに続く動作の両方に対して同じ副ブロックにアクセスすることを要求される場合は、メモリ・デバイスは、ＮＯＯＰサイクルの挿入を要求する出力フラグをアサートすることにより、それに続く動作を遅延させることができる。一般に、このようなＮＯＯＰサイクルは、このメモリ・デバイスが組み込まれるかまたは使用されるより高レベルのシステムによって、適切に受けられる。ＮＯＯＰ要求をアサートすることは、副ブロックの数を最大にし、かつ順次アドレス指定が副ブロックから副ブロックにジャンプするようにアドレスをスクランブルすることなど、当技術分野において周知の他の技術を使用して最小にすることができる。
【００４５】
上述のように、パーシャル・ワード書き込み動作は、一般に、２つの異なるフェーズ、すなわち読み出しフェーズおよび書き込みフェーズを含む。
【００４６】
図３および図４は、メモリ・デバイス１００内で実施可能なパーシャル・ワード書き込み動作の２つの例を示す。それぞれは読み出しフェーズと書き込みフェーズを含み、これらのフェーズは、メモリ・デバイスの第１および第２クロック・サイクルそれぞれに対応づけられている。上述のように、パーシャル・ワード書き込み動作の第１サイクルすなわち読み出しフェーズは、部分的にリライトされるコード・ワードの読み出しおよび訂正である。第２サイクルすなわち書き込みフェーズは、新しいＥＣＣワードの計算および新しいコード・ワードの書き込みである。これらの図では、ローカルおよびグローバル・ビット線は、それぞれＬＢＬおよびＧＢＬと表され、ローカルおよびグローバル感度増幅器は、それぞれＬＳＡおよびＧＳＡと表される。
【００４７】
まず図３を参照すると、本例でのパーシャル・ワード書き込み動作の読み出しフェーズは、アドレスをデコードすること、行をアクティブ化すること、ＬＢＬ信号の発生、データをＬＳＡ内にラッチすること、読み出しデータをＧＢＬ上に転送しかつ行を非アクティブ化すること、ＧＢＬ信号の発生、データをＧＳＡ内にラッチすること、プリチャージしかつ均等化すること、およびＥＣＣをデコードしかつ訂正することの諸ステップを含む。プリチャージしかつ均等化することは、ローカル・ビット線、ローカル感度増幅器、グローバル・ビット線およびグローバル感度増幅器をプリセット電圧レベルにリセットすることを伴う。図３に示すように、パーシャル・ワード書き込み動作の書き込みフェーズは、ＥＣＣをエンコードすること、書き込みデータをＧＢＬ上へ、書き込みデータをＬＳＡ内にラッチしかつ行をアクティブ化すること、書き込みデータをビット・セル内へ、行を非アクティブ化すること、およびプリチャージしかつ均等化することの諸ステップを含む。
【００４８】
パーシャル・ワード書き込み動作は、図４に示すように、図３のそれと類似しているが、その行は第１サイクルの終わりに非アクティブ化されず、第２サイクルの中までアクティブのままであり、第１サイクルと第２サイクルの間でプリチャージおよび均等化は発生しない。
【００４９】
図３および図４で示す特定のパーシャル・ワード書き込み動作は、単に例示的な例として提示されていることを理解されたい。本発明は、読み出しフェーズおよび書き込みフェーズを含む他のタイプのパーシャル・ワード書き込み動作を使用して実施することができる。
【００５０】
図５は、図４のパーシャル・ワード書き込み動作の書き込みフェーズが、読み出し動作と同じサイクルの中で実行することができる方式を示す。前に示したように、メモリ・アレイ１０２のグローバル・ビット線１２０Ｇは、パーシャル・ワード書き込み動作の書き込みフェーズと読み出し動作との間で時分割多重化される。
【００５１】
区分５０２に対応する期間の間、グローバル・ビット線は、図で示すように、パーシャル・ワード書き込み動作のための書き込みデータに割り当てられる。したがって、第２サイクルの開始時に、書き込みデータはグローバル・ビット線上に転送され、パーシャル・ワード書き込みを処理中の副ブロック２００内のローカル感度増幅器１３５Ｌ内にラッチされる。書き込みデータがローカル感度増幅器内にラッチされた後、パーシャル・ワード書き込み動作の書き込みフェーズは、グローバル・ビット線および関連するグローバル感度増幅器１３５Ｇへのアクセスから解放される。
【００５２】
区分５０４に対応する期間の間、グローバル・ビット線１２０Ｇは、読み出し動作のための読み出しデータに割り当てられる。したがって、読み出し動作は、第２サイクルの第２の半サイクルの間、グローバル・ビット線および関連するグローバル感度増幅器１３５Ｇへのアクセスを有する。第２サイクルの第１の半サイクルの間、読み出し動作は、ビット・セルからの信号をローカル・ビット線１２０Ｌ上に転送し、これらの信号を、グローバル・ビット線が使用可能になるのを待っているローカル感度増幅器１３５Ｌ内にラッチする。グローバル・ビット線が利用可能になると、データはローカル感度増幅器からグローバル・ビット線上に、そしてグローバル感度増幅器内に転送される。データは次に、エラー訂正回路１０４に転送される。
【００５３】
図６は、例示的な実施形態でのメモリ・デバイス１００内で発生することができる動作の種々のシーケンスを示す。これらのシーケンスは、それらが、このメモリ・デバイスを組み込むかまたは使用するより高レベルのシステムに対しているように図示されている。いくつかのケースに対して、特定の動作またはその一部と特定の外部サイクルとの間の、メモリ・デバイス内の内部的対応関係もまた、外部サイクル１、外部サイクル２などで表される外部サイクルに関連して示されている。
【００５４】
ケース１は、図５と関連して上述された状況に相当し、そこでは、読み出しフェーズと書き込みフェーズを含むパーシャル・ワード書き込み動作の後に読み出し動作が続く。このメモリ・デバイスに対して外からは、パーシャル・ワード書き込み動作および読み出し動作は、それぞれ連続した単一サイクルで発生するように見えるが、内部的には、パーシャル・ワード書き込み動作の書き込みフェーズが、図５で示す方式で読み出し動作と多重化されている。
【００５５】
ケース２は、書き込み動作が後続するパーシャル・ワード書き込み動作に相当する。書き込み動作は、もう１つの書き込み動作または書き込みフェーズと同時に発生することはできない。このため、パーシャル・ワード書き込み動作の第２サイクルの中で要求された書き込み動作は、本例の中の第３サイクルにあたる後続のクロック・サイクルまで遅延されなければならない。読み出し動作が第３サイクルに対して要求されている場合は、この書き込み動作は第３サイクルの間に、読み出し動作と同時に発生する。パーシャル・ワード書き込み動作が第３サイクルに対して要求される場合は、この書き込み動作はパーシャル・ワード書き込み動作の読み出しフェーズと同時に発生する。もう１つの書き込み動作が第３サイクルとして要求される場合は、この新しい書き込み動作は第４サイクルまで遅延される。
【００５６】
ケース３は、パーシャル・ワード書き込み動作の後に、もう１つのパーシャル・ワード書き込み動作が続く状況に相当する。読み出しフェーズはパーシャル・ワード書き込み動作の第１フェーズであるので、もう１つのパーシャル・ワード書き込み動作が後続するパーシャル・ワード書き込み動作は、読み出し動作が後続するパーシャル・ワード書き込み動作によく似ている。したがって、この状況は図５で示す状況に類似しており、その読み出し動作は第２のパーシャル・ワード書き込みの読み出しフェーズで置き換えられる。
【００５７】
ケース４は、パーシャル・ワード書き込み動作の後にＮＯＯＰが続く状況に相当する。ＮＯＯＰは、読み出し動作、書き込み動作、またはパーシャル・ワード書き込み動作が要求されていないクロック・サイクルであるので、ＮＯＯＰと任意の他のサイクルとの間の衝突はない。ＮＯＯＰは、パーシャル・ワード書き込み動作の書き込みフェーズと同時に発生することができる。
【００５８】
上記の例示的な実施形態は、従来型の実施に比べて多くの利点をもたらす。例えば、上述の方式でグローバル・ビット線を多重化することにより、メモリ・デバイスの外部サイクル時間仕様を引き下げることなく、あるいはメモリ・デバイスとより高レベルのシステムとの間のデータ転送速度を低下させることなく、メモリがパーシャル・ワード書き込み動作を実行することが可能になる。パーシャル・ワード書き込み動作をこのメモリ・デバイス内で実行することができる速度は、このより高レベルのシステムに対しては、それが、読み出し動作またはフル・ワード書き込み動作に対する速度と同じであるかのように見える。
【００５９】
本発明により構成された所与のメモリ・デバイスは、独立型メモリ・デバイス、例えば、より高レベルの回路ボードまたは他のシステムへの組込みに適した、パッケージ型集積回路メモリ・デバイスとして実施することができる。埋め込みメモリ・デバイスなど、他のタイプの実施が可能であり、そこでは例えば、メモリ・デバイスに結合された追加の回路を含むプロセッサまたは他のタイプの集積回路デバイスの中に、メモリを埋め込むことができる。より詳細には、本明細書で説明するメモリ・デバイスは、マイクロプロセッサ、中央演算処理装置（ＣＰＵ）、ディジタル信号処理装置（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、あるいは他のタイプのプロセッサまたは集積回路デバイスの埋め込みメモリを含むことができる。
【００６０】
本発明の集積回路の実施では、複数の集積回路のダイは、典型的にはウェーハ面上に繰り返しのパターンで形成される。そのようなダイのそれぞれは、本明細書で説明するデバイスを含むことができ、また他の構造または回路を含むことができる。ダイはウェーハから切断され、またはさいの目に切られ、その後集積回路として外装される。いかにして、ウェーハをさいの目に切り、ダイを外装してパッケージ型集積回路を製作するかは、当業者には周知であろう。そのようにして製作された集積回路を、本発明の一部とみなす。
【００６１】
再び、上述の本発明の実施形態は、例示のためだけを意図していることを強調する。例えば、他の実施形態は、説明した機能を実施するために、異なるタイプおよび構成のメモリ・アレイ、エラー訂正回路、ならびに関連する論理要素および構造要素を使用することができる。より特殊な例としては、入力データを、それぞれのグローバル感度増幅器を介して加えるのではなく、グローバル・ビット線に直接加えることができる。したがって、メモリ・デバイス内で信号の配送および制御機能を実施するために使用される特定の回路は、他の実施形態の中で変更することができる。また、所与のパーシャル・ワード書き込み動作に関連する特定のステップは、所与の応用例の要求に適合させるために変更することができる。添付の特許請求の範囲の中の上記ならびに多くの他の代替実施形態は、当業者には明らかであろう。
【図１】
2010525502.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成22年4月13日(2010.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ・デバイスであって、
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイと、
前記メモリ・アレイに結合され、前記メモリ・アレイから取り出されたデータを処理して訂正されたデータを生成するように構成されたエラー訂正回路とを備え、
前記メモリ・デバイスは、少なくともパーシャル・ワード書き込み動作と読み出し動作とを実行するように構成され、前記パーシャル・ワード書き込み動作が読み出しフェーズと書き込みフェーズとを含み、前記パーシャル・ワード書き込み動作の前記書き込みフェーズがメモリ・デバイスの前記読み出し動作と同じクロック・サイクルで発生する、メモリ・デバイス。
【請求項２】
前記メモリ・アレイのビット線が、前記クロック・サイクル中に、前記パーシャル・ワード書き込み動作の前記書き込みフェーズと前記読み出し動作との間で時分割多重化される、請求項１に記載のメモリ・デバイス。
【請求項３】
前記クロック・サイクルの第１の部分の間、前記パーシャル・ワード書き込み動作の一部として前記メモリ・セルのうちの第１のメモリ・セルに書き込まれるべき書き込みデータが、前記メモリ・アレイの所与のビット線により伝送され、前記クロック・サイクルの第２の部分の間、前記読み出し動作の一部として前記メモリ・セルのうちの第２のメモリ・セルから読み出された読み出しデータもまた、前記所与のビット線により伝送される、請求項１に記載のメモリ・デバイス。
【請求項４】
前記メモリ・セルが、ローカル・ビット線のそれぞれのセットを有する複数の副ブロックの中に配置され、前記ローカル・ビット線が、前記複数の副ブロックにより共有されるグローバル・ビット線の１セットに結合される、請求項１に記載のメモリ・デバイス。
【請求項５】
前記グローバル・ビット線が、前記クロック・サイクル内に、前記パーシャル・ワード書き込み動作の前記書き込みフェーズと前記読み出し動作との間で時分割多重化される、請求項４に記載のメモリ・デバイス。
【請求項６】
前記クロック・サイクルにおいて前記グローバル・ビット線を最初に使用して、前記パーシャル・ワード書き込み動作の前記書き込みフェーズの一部としてラッチするためにデータ入力からの書き込みデータを前記副ブロックのうちの第１の副ブロックのローカル・ビット線の第１セットの個々のビット線に結合されたローカル感度増幅器の第１セットに移動させ、そして、前記書き込みデータがローカル感度増幅器の前記第１セット内にラッチされた後、前記グローバル・ビット線を使用して、前記副ブロックのうちの第２の副ブロックのローカル・ビット線の第２セットの個々のビット線に結合されたローカル感度増幅器の第２セット内に前にラッチされた読み出しデータを、前記読み出し動作の一部として、前記エラー訂正回路に移動させるよう、前記グローバル・ビット線の前記時分割多重化が構成される、請求項５に記載のメモリ・デバイス。
【請求項７】
前記クロック・サイクルの第１の部分の間、前記グローバル・ビット線が前記パーシャル・ワード書き込み動作のための書き込みデータ用に割り当てられ、前記クロック・サイクルの第２の部分の間、前記グローバル・ビット線が前記読み出し動作のための読み出しデータ用に割り当てられる、請求項４に記載のメモリ・デバイス。
【請求項８】
メモリ・デバイスと、前記メモリ・デバイスに結合された追加の回路とを含む集積回路であって、前記メモリ・デバイスが、
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイと、
前記メモリ・アレイに結合され、前記メモリ・アレイから取り出されたデータを処理して訂正されたデータを生成するように構成されたエラー訂正回路とを含み、
前記メモリ・デバイスが、少なくともパーシャル・ワード書き込み動作と読み出し動作とを実行するように構成され、前記パーシャル・ワード書き込み動作が読み出しフェーズと書き込みフェーズとを含み、前記パーシャル・ワード書き込み動作の前記書き込みフェーズが前記メモリ・デバイスの前記読み出し動作と同じクロック・サイクルで発生する、集積回路。
【請求項９】
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイを含むメモリ・デバイス内で使用する方法であって、前記メモリ・デバイスが、前記メモリ・アレイに結合され、かつ前記メモリ・アレイから取り出されたデータを処理して訂正されたデータを生成するように構成されたエラー訂正回路をさらに含み、前記方法が、
読み出しフェーズと書き込みフェーズとを含むパーシャル・ワード書き込み動作を実行するステップと、
読み出し動作を実行するステップとを含み、
前記パーシャル・ワード書き込み動作の前記書き込みフェーズが前記メモリ・デバイスの前記読み出し動作と同じクロック・サイクルで発生する、方法。
【請求項１０】
メモリデバイスであって、
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイを含み、
前記メモリデバイスは、少なくとも書き込み動作と読み出し動作とを実行するように構成され、
前記メモリデバイスは、前記アレイの前記メモリ・セルに関連する複数のビット線を含み、前記ビット線が、前記メモリ・デバイスの所与のクロック・サイクルの１つの部分の間、書き込みデータを転送するために使用され、前記所与のクロック・サイクルの異なる部分の間、読み出しデータを転送するために使用される、メモリ・デバイス。
【請求項１１】
データを記憶するように構成された複数のメモリ・セルを有するメモリ・アレイを含むメモリ・デバイス内で使用される方法であって、前記メモリ・デバイスが、少なくとも書き込み動作と読み出し動作とを実行するように構成され、前記方法が、
前記メモリ・デバイスの所与のクロック・サイクルの１つの部分の間、書き込みデータを転送するために、前記アレイの前記メモリ・セルに関連する複数のビット線を使用するステップと、
前記所与のクロック・サイクルの異なる部分の間、読み出しデータを転送するために、前記複数のビット線を使用するステップとを含む、方法。
【国際調査報告】
2010525502.tif 000009
2010525502.tif 000010