(57)【特許請求の範囲】
【請求項１】
外部から電圧信号または電流信号として入力される入力信号を、電源から供給される電源電圧を用いて増幅して外部負荷に出力する電流変換装置と、前記電源とを備えた電流出力装置であって、
前記電流変換装置は、
前記電源から供給される前記電源電圧を降圧するように制御し、降圧された電圧を出力する電圧制御部と、
トランジスタを有し、前記入力信号を、前記トランジスタのコレクタ端子に入力される前記降圧された電圧を用いて増幅し、前記外部負荷に負荷電流を出力する電流制御部と、
ソース端子に前記降圧された電圧が入力されるとともにゲート端子に前記トランジスタのエミッタ端子の電圧が入力され、ゲート−ソース間電圧が閾値電圧を超えたときにオン状態となってドレイン端子にドレイン電流を出力するＦＥＴと、
前記降圧された電圧および前記ドレイン電流に比例する基準電圧を生成して前記電圧制御部に出力する電圧検出部と、
を有し、
前記電圧制御部は、前記電圧検出部が出力する前記基準電圧が一定に保持されるように前記降圧された電圧を制御する
電流出力装置。
【請求項２】
前記電流制御部は、
（＋）端子に入力される前記入力信号と（−）端子に入力されるフィードバック信号との差分信号を、前記トランジスタのベース端子に出力する差動増幅器を有し、
前記トランジスタは、ベース端子に入力される前記差分信号を、コレクタ端子に入力される前記降圧された電圧を用いて増幅し、エミッタ端子に接続された前記外部負荷に対して負荷電流を出力し、
前記外部負荷の一端は、前記トランジスタのエミッタ端子に接続され、前記外部負荷の他端は、第１の電流検出抵抗部を介して前記電源のグランドに接地されるとともに、前記差動増幅器の（−）端子にフィードバック信号線として接続される
請求項１に記載の電流出力装置。
【請求項３】
前記電圧検出部は、
抵抗部Ｒａおよび抵抗部Ｒｂを備え、前記抵抗部Ｒａは、前記ＦＥＴのドレイン端子と前記ＦＥＴのソース端子間に接続され、前記抵抗部Ｒｂは、前記ＦＥＴのドレイン端子と前記電源のグランド間に接続され、
前記降圧された電圧をＶｃ、前記ドレイン電流をＩＤ、前記抵抗部Ｒａ、前記抵抗部Ｒｂのそれぞれの抵抗値をＲａａ、Ｒｂｂ、とした場合に、前記基準電圧として、前記ＦＥＴのドレイン端子の電圧値＝Ｒｂｂ／（Ｒａａ＋Ｒｂｂ）×Ｖｃ＋（Ｒａａ×Ｒｂｂ）／（Ｒａａ＋Ｒｂｂ）×ＩＤを、前記電圧制御部に出力する
請求項１または２に記載の電流出力装置。
【請求項４】
前記電圧制御部は、降圧型または昇降圧型のスイッチングレギュレータを用いて構成され、昇降圧型のスイッチングレギュレータを用いる場合には、前記電圧制御部から出力される電圧は降圧だけで無く昇圧することもできる
請求項１から３のいずれか１項に記載の電流出力装置。
【請求項５】
入力端子と前記電流制御部との間に設けられ、外部から入力される前記入力信号を絶縁したうえで前記電流制御部に出力する絶縁部を更に有し、
前記電流変換装置は、前記絶縁部を介して前記入力信号を入力する
請求項１から４のいずれか１項に記載の電流出力装置。
【請求項６】
前記電流変換装置と、
前記電流変換装置に異なった、または同一の複数の電源電圧を供給する前記電源と、
入力信号を絶縁したうえで前記電流変換装置に出力する前記絶縁部と、
を備えて構成される電流変換ユニットを複数有する
請求項５に記載の電流出力装置。
【請求項７】
外部から電圧信号または電流信号として入力される入力信号を、電源から供給される電源電圧を用いて増幅して外部負荷に出力する電流出力方法であって、
前記電源から供給される前記電源電圧を降圧するように制御し、降圧された電圧を出力する電圧制御ステップと、
トランジスタのコレクタ端子に前記降圧された電圧を入力させることで、前記入力信号を前記トランジスタを用いて増幅し、前記外部負荷に負荷電流を出力する電流制御ステップと、
ソース端子に前記降圧された電圧が入力され、前記外部負荷が接続されたゲート端子に前記トランジスタのエミッタ端子の電圧が入力され、ゲート−ソース間電圧が閾値電圧を超えたときにオン状態となってドレイン端子にドレイン電流を出力するＦＥＴを用いて、前記降圧された電圧および前記ドレイン電流に比例する基準電圧を生成して前記電圧制御ステップに出力する電圧検出ステップと、
を有し、
前記電圧制御ステップは、前記電圧検出ステップが出力する前記基準電圧が一定に保持されるように前記降圧された電圧を制御し、
前記電圧検出ステップは、前記ゲート−ソース間電圧が閾値電圧を超えない場合は、前記降圧された電圧に基づいて前記基準電圧を生成し、前記ゲート−ソース間電圧が閾値電圧を超えた場合は、前記降圧された電圧および前記ドレイン電流に基づいて前記基準電圧を生成する
電流出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を増幅して外部負荷に電流を出力する電流出力装置および電流出力方法に関するものである。
【背景技術】
【０００２】
電流出力装置は、外部から入力される入力信号を増幅して外部負荷に電流を出力する装置であり、主にプログラマブルコントローラや信号変換装置等のＦＡ（Ｆａｃｔｏｒｙ  Ａｕｔｏｍａｔｉｏｎ）機器に使用される。
【０００３】
電流出力装置は、外部から入力される入力信号を増幅するための増幅用トランジスタを備えており、外部から入力される入力信号を増幅して外部負荷に電流を出力する装置である。ここで、トランジスタの消費電力は、ほぼトランジスタのコレクタ−エミッタ間電圧と外部負荷に流れる電流の積で表されるが、入力信号の値が大きくて外部負荷の抵抗値が小さい場合には、トランジスタのコレクタ−エミッタ間電圧が上昇し、かつコレクタ−エミッタ間電流が大きくなるので、トランジスタの消費電力が増大してしまう。
【０００４】
このような課題を解決するための従来の電流出力装置として、電源から供給される電源電圧を降圧してからトランジスタのコレクタ端子に出力するスイッチングレギュレータ等の電圧制御部を備えるものがある（例えば、特許文献１−３参照）。これにより、入力信号の値が大きくて外部負荷の抵抗値が小さい場合でも、トランジスタのコレクタ−エミッタ間電圧が大きくならないように、トランジスタのコレクタ電圧を制御することができる。
【０００５】
例えば、特許文献１では、新たに別のオペアンプを用意し、このオペアンプを用いてトランジスタのコレクタ−エミッタ間電圧を検出するとともに、トランジスタのコレクタ電圧を制御することで、トランジスタのコレクタ−エミッタ間電圧を一定に保持している。
【０００６】
また、特許文献２では、新たに別の電源である電圧発生器と別の加算器とを用意し、この電圧発生器の出力信号に、トランジスタのコレクタ−エミッタ間電圧を加算器で加算して、トランジスタに供給される電源電圧とすることで、トランジスタのコレクタ−エミッタ間電圧を一定に保持している。
【０００７】
また、特許文献３では、新たに別のオペアンプおよび直流電源を用意し、この直流電源の電圧をトランジスタのエミッタ電圧に加算した値と、トランジスタのコレクタ−エミッタ間電圧の値とを、オペアンプにより比較してトランジスタのコレクタ電圧を制御することにより、トランジスタのコレクタ−エミッタ間電圧を一定に保持している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６２−１５２２０３号公報
【特許文献２】実開平４−１３５０１０号公報
【特許文献３】特開２０００−２５２７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来技術には、以下のような課題がある。
特許文献１−３では、トランジスタのコレクタ電圧を制御するために、新たに別の電源、加算器、またはオペアンプを追加する必要があるので、電流出力装置の回路が複雑化し高コスト化してしまうという課題があった。
【００１０】
また、特許文献３では、既存の回路内電源が供給する電源電圧を分圧抵抗で分圧した分圧電圧とトランジスタのコレクタ−エミッタ間電圧とを、オペアンプにより比較している。このため、たとえ入力信号が０であったとしても、トランジスタのエミッタ側に分圧抵抗を通って電流が流れてしまうので、トランジスタがオフしている時でも外部負荷に電流が流れてしまうという課題があった。
【００１１】
本発明は、上記のような課題を解決するためになされたものであり、従来のように、新たに別の電源、加算器、またはオペアンプを追加することによって、増幅用トランジスタのコレクタ−エミッタ間電圧を一定に保持するのではなく、より簡素な構成によって、増幅用トランジスタのコレクタ−エミッタ間電圧の上昇を抑制することができる電流出力装置および電流出力方法を得ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る電流出力装置は、外部から電圧信号または電流信号として入力される入力信号を、電源から供給される電源電圧を用いて増幅して外部負荷に出力する電流変換装置と、電源とを備えた電流出力装置であって、電流変換装置は、電源から供給される電源電圧を降圧するように制御し、降圧された電圧を出力する電圧制御部と、トランジスタを有し、入力信号を、トランジスタのコレクタ端子に入力される降圧された電圧を用いて増幅し、外部負荷に負荷電流を出力する電流制御部と、ソース端子に降圧された電圧が入力されるとともにゲート端子にトランジスタのエミッタ端子の電圧が入力され、ゲート−ソース間電圧が閾値電圧を超えたときにオン状態となってドレイン端子にドレイン電流を出力するＦＥＴと、降圧された電圧およびドレイン電流に比例する基準電圧を生成して電圧制御部に出力する電圧検出部と、を有し、電圧制御部は、電圧検出部が出力する基準電圧が一定に保持されるように降圧された電圧を制御するものである。
【００１３】
また、本発明に係る電流出力方法は、外部から電圧信号または電流信号として入力される入力信号を、電源から供給される電源電圧を用いて増幅して外部負荷に出力する電流出力方法であって、電源から供給される電源電圧を降圧するように制御し、降圧された電圧を出力する電圧制御ステップと、トランジスタのコレクタ端子に降圧された電圧を入力させることで、入力信号をトランジスタを用いて増幅し、外部負荷に負荷電流を出力する電流制御ステップと、ソース端子に降圧された電圧が入力され、外部負荷が接続されたゲート端子にトランジスタのエミッタ端子の電圧が入力され、ゲート−ソース間電圧が閾値電圧を超えたときにオン状態となってドレイン端子にドレイン電流を出力するＦＥＴを用いて、降圧された電圧およびドレイン電流に比例する基準電圧を生成して電圧制御ステップに出力する電圧検出ステップと、を有し、電圧制御ステップは、電圧検出ステップが出力する基準電圧が一定に保持されるように降圧された電圧を制御し、電圧検出ステップは、ゲート−ソース間電圧が閾値電圧を超えない場合は、降圧された電圧に基づいて基準電圧を生成し、ゲート−ソース間電圧が閾値電圧を超えた場合は、降圧された電圧およびドレイン電流に基づいて基準電圧を生成するものである。
【発明の効果】
【００１４】
本発明では、入力信号を増幅して外部負荷に電流を出力する電流出力装置において、電源から供給される電源電圧を降圧して増幅用トランジスタに出力する電圧制御部と、増幅用トランジスタのコレクタ−エミッタ間にソース及びゲート端子が接続され、増幅用トランジスタのコレクタ−エミッタ間電圧がゲート−ソース間の閾値電圧を超えたときにオン状態となりドレイン電流を出力するＦＥＴと、降圧された電圧およびドレイン電流に比例する基準電圧を生成して電圧制御部に出力する電圧検出部とを有し、電圧制御部は、電圧検出部が出力する基準電圧が一定に保持されるように降圧された電圧を制御している。
【００１５】
この結果、増幅用トランジスタのコレクタ−エミッタ間電圧の上昇を抑制して消費電力を低減できる簡素で低コストな電流出力装置および電流出力方法を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】従来の電流出力装置の構成を示す概略図である。
【図２】本発明の実施の形態１に係る電流出力装置の構成を示す概略図である。
【図３】本発明の実施の形態１に係る電流出力装置における、ＦＥＴのドレイン電流ＩＤとゲート−ソース間電圧の関係を示す図である。
【図４】本発明の実施の形態２に係る電流出力装置における電流制御部および電圧検出部の内部構成を示す概略図である。
【図５】本発明の実施の形態２に係る電流出力装置における、降圧された電圧Ｖｃおよびトランジスタ消費電力の負荷電流ＩＬに対する関係を示す図である。
【図６】本発明の実施の形態３に係る電流出力装置の構成を示す概略図である。
【図７】本発明の実施の形態４に係る電流出力装置の構成を示す概略図である。
【図８】本発明の実施の形態５に係る電流出力装置の構成を示す概略図である。
【発明を実施するための形態】
【００１７】
以下、本発明における、電流出力装置および電流出力方法の好適な実施の形態について図面を用いて説明する。なお、各図において同一、または相当する部分については、同一符号を付して説明する。
【００１８】
実施の形態１．
図１は、従来の電流出力装置１Ａの構成を示す概略図である。図１に示す電流出力装置１Ａは、電流変換装置２Ａおよび電源３を備えて構成される。
【００１９】
電流変換装置２Ａは、外部から入力される入力信号Ｖｓを、電源３から供給される電源電圧Ｖｄｄを用いて増幅して外部負荷ＲＬに出力するものである。図１に示す従来の電流変換装置２Ａは、差動増幅器８およびトランジスタ９を備えて構成される。以下、従来の電流変換装置２Ａの各構成要素の機能について説明する。
【００２０】
差動増幅器８は、（＋）端子に入力される入力信号Ｖｓと（−）端子に入力されるフィードバック信号との差分信号を、トランジスタ９のベース端子に出力する。
【００２１】
トランジスタ９は、ベース端子に入力される差分信号を、コレクタ端子に入力される電源電圧Ｖｄｄを用いて増幅し、エミッタ端子に接続された外部負荷ＲＬに対して負荷電流ＩＬを出力する。この結果、トランジスタ９のエミッタ端子の電圧は負荷電圧ＶＬとなる。
【００２２】
外部負荷ＲＬの一端は、トランジスタ９のエミッタ端子に接続され、外部負荷ＲＬの他端は、第１の電流検出抵抗部Ｒｓ１を介して電源３のグランドに接地されるとともに、差動増幅器８の（−）端子にフィードバック信号線として接続される。
【００２３】
しかしながら、図１に示す従来の電流出力装置１Ａは、電源３から供給される電源電圧Ｖｄｄを降圧したうえで電流制御部４に出力するスイッチングレギュレータ等を備えていないので、前述のように、入力信号Ｖｓが大きくて外部負荷ＲＬの抵抗値が小さい場合には、トランジスタ９のコレクタ−エミッタ間電圧Ｖｃｅが上昇して、且つ負荷に流れる電流ＩＬが増加するため、Ｖｃｅ×ＩＬで計算されるトランジスタ９の消費電力が増大してしまう。
【００２４】
具体的に図１に示す従来の電流出力装置１Ａでは、トランジスタ９のコレクタ−エミッタ間電圧Ｖｃｅは、電源電圧Ｖｄｄから外部負荷ＲＬおよび第１の電流検出抵抗部Ｒｓ１に発生する電圧を差し引いたＶｃｅ＝Ｖｄｄ−ＶＬで表される電圧値となる。
【００２５】
このため、従来の電流出力装置１Ａでは、トランジスタ９の表面積を大きくして放熱しやすくしたり、トランジスタ９に発生する熱を冷却するためのフィン等を設けたりする必要があり、電流出力装置１Ａが大きくなってしまうという課題があった。
【００２６】
図２は、本発明の実施の形態１に係る電流出力装置１の構成を示す概略図である。図２に示す本実施の形態１の電流出力装置１は、電流変換装置２および電源３を備えて構成される。また、電流変換装置２は、電流制御部４、電圧制御部５、電圧検出部６、およびＦＥＴ７を備えて構成される。以下、本実施の形態１の電流変換装置２の各構成要素の機能について説明する。
【００２７】
電圧制御部５は、電源３から供給される電源電圧Ｖｄｄを降圧し、降圧された電圧Ｖｃとして電流制御部４に出力する。このとき、電圧制御部５は、後述の電圧検出部６が出力する基準電圧Ｖｒｅｆの値が一定に保持されるように、予め定めた最低電圧から電源電圧Ｖｄｄまでの範囲で降圧された電圧Ｖｃを制御する。
【００２８】
電流制御部４は、増幅用トランジスタを有し、外部から（＋）端子に入力される入力信号Ｖｓと（−）端子に入力されるフィードバック信号との差分信号を、増幅用トランジスタのコレクタ端子に入力される降圧された電圧Ｖｃを用いて増幅し、外部負荷ＲＬに負荷電流ＩＬを出力する。この結果、トランジスタ９のエミッタ端子の電圧は負荷電圧ＶＬとなる。
【００２９】
ＦＥＴ７は、ソース端子に降圧された電圧Ｖｃが入力されるとともにゲート端子に負荷電圧ＶＬが入力される。そして、ゲート−ソース間電圧がＦＥＴ７の閾値電圧Ｖｔｈを超えたときにオン状態となり、ドレイン端子に接続された電圧検出部６に対してドレイン電流ＩＤを出力する。ＦＥＴ７としては、例えば、ＰチャンネルＭＯＳＦＥＴを用いることができる。
【００３０】
図３は、本発明の実施の形態１に係る電流出力装置１における、ＦＥＴ７のドレイン電流ＩＤとゲート−ソース間電圧の関係を示す図である。なお、図３は、縦軸が対数表示で示される片対数グラフとなっている。
【００３１】
ＦＥＴ７は、図３に示すように、ゲート−ソース間電圧が閾値電圧Ｖｔｈを超えたときにオン状態となり、ドレイン電流ＩＤを出力する。このドレイン電流ＩＤは、ゲート−ソース間電圧がマイナス方向に大きくなるに従って増加する。
【００３２】
電圧検出部６は、電圧制御部５が出力する降圧された電圧Ｖｃと、ＦＥＴ７が出力するドレイン電流ＩＤとの両方に比例する（１）式で表される基準電圧Ｖｒｅｆを生成して電圧制御部５に出力する。
【００３３】
Ｖｒｅｆ＝α×Ｖｃ＋β×ＩＤ                                  ・・・（１）
【００３４】
ここで、α、βは比例定数である。例えば、電源電圧Ｖｄｄが１５（Ｖ）であるとして、ＦＥＴ７がオフ状態（すなわちＩＤ＝０）で基準電圧Ｖｒｅｆ＝１（Ｖ）であるときに、ちょうど降圧された電圧Ｖｃが電源電圧Ｖｄｄ＝１５（Ｖ）となるように、基準電圧Ｖｒｅｆと降圧された電圧Ｖｃの関係を設定したい場合には、α＝１／１５と設定すればよい。また、βについても同様にして、ＦＥＴ７がオン状態（すなわちＩＤ≠０）時のドレイン電流ＩＤに対する基準電圧Ｖｒｅｆの比例定数βを設定できる。
【００３５】
（１）式によれば、電流制御部４の増幅用トランジスタのコレクタ−エミッタ間電圧Ｖｃｅ＝Ｖｃ−ＶＬが大きくなると、この電位差Ｖｃ−ＶＬと大きさが等しいＦＥＴ７のゲート−ソース間電圧が、閾値電圧Ｖｔｈを超えるとドレイン電流ＩＤが流れるので、基準電圧Ｖｒｅｆが大きくなる。
【００３６】
一方で、電圧制御部５は、前述のように、基準電圧Ｖｒｅｆの値が一定に保持されるように降圧された電圧Ｖｃを制御するので、ドレイン電流ＩＤが流れると、（１）式において、降圧された電圧Ｖｃがβ／α×ＩＤだけ減少することにより、電流制御部４の両端の電位差Ｖｃ−ＶＬの上昇が抑制される。
【００３７】
具体的には、例えば、図１に示す従来の構成において、トランジスタ９のコレクタ−エミッタ間電圧ＶｃｅがΔＶ増加するような場合でも、図３に示す本実施の形態１の構成では、コレクタ−エミッタ間電圧Ｖｃｅは単純にΔＶ増加するのではなく、ΔＶ−β／α×ΔＩに増加幅が抑制される。ここで、ＦＥＴ７は、ゲート−ソース間電圧がΔＶ増加したときにドレイン電流がΔＩ増加するものを用いるとした。
【００３８】
このように、本実施の形態１の電流出力装置１によれば、入力信号Ｖｓが大きくて外部負荷ＲＬが小さい場合でも、トランジスタ９のコレクタ−エミッタ間電圧Ｖｃｅ＝Ｖｃ−ＶＬの上昇が抑制されるので、（Ｖｃ−ＶＬ）×ＩＬで表される電流制御部４の消費電力を低減することができる。
【００３９】
また、本実施の形態１の電流出力装置１では、電圧制御部５は、電圧検出部６が出力する基準電圧Ｖｒｅｆの値が一定に保持されるように、降圧された電圧Ｖｃを制御するだけなので、増幅用トランジスタのコレクタ−エミッタ間電圧Ｖｃｅとの比較電圧を生成するために電源、および比較用のオペアンプを別に用意する必要がなく、簡素で低コストに電流出力装置１を構成することができる。
【００４０】
以上のように、実施の形態１では、入力信号を増幅して外部負荷に電流を出力する電流出力装置において、電源から供給される電源電圧を降圧して増幅用トランジスタに出力する電圧制御部と、増幅用トランジスタのコレクタ−エミッタ間にソース及びゲート端子が接続され、増幅用トランジスタのコレクタ−エミッタ間電圧がゲート−ソース間の閾値電圧を超えたときにオン状態となりドレイン電流を出力するＦＥＴと、降圧された電圧Ｖｃとドレイン電流ＩＤの値を基に、α、βを比例定数として、基準電圧Ｖｒｅｆ＝α×Ｖｃ＋β×ＩＤを生成して電圧制御部に出力する電圧検出部とを有し、電圧制御部は、電圧検出部が出力する基準電圧が一定に保持されるように降圧された電圧を制御している。
【００４１】
この結果、増幅用トランジスタのコレクタ−エミッタ間電圧の上昇を抑制して消費電力を低減できる簡素で低コストな電流出力装置および電流出力方法を得ることができる。
【００４２】
また、本実施の形態１では、オフ状態のＦＥＴ７が出力するドレイン電流ＩＤは１（μＡ）程度であり、入力信号Ｖｓが０である場合のトランジスタ９のコレクタ−エミッタ間漏れ電流は数百（ｎＡ）程度なので、入力信号Ｖｓが０である場合には、外部負荷ＲＬに流れる負荷電流ＩＬをほぼ０にすることができる。
【００４３】
実施の形態２．
図４は、本発明の実施の形態２に係る電流出力装置１における電流制御部４および電圧検出部６の内部構成を示す概略図である。以下、図４を用いて、より具体的な電流制御部４および電圧検出部６の構成について説明する。
【００４４】
本実施の形態２の電圧制御部５は、降圧型のスイッチングレギュレータを用いて構成される。このように、電圧制御部５として降圧型のスイッチングレギュレータを用いることで、電源３から供給される電源電圧Ｖｄｄを降圧するように制御することができる。
【００４５】
なお、電圧制御部５として、降圧形のスイッチングレギュレータを電圧制御部５として用いる替わりに、降圧および昇圧の両方の機能を有する昇降圧型スイッチングレギュレータを用いてもよい。これにより、電源３の電圧が低い場合や外部負荷ＲＬの抵抗値が大きい場合でも入力信号Ｖｓに見合った負荷電流ＩＬを、電圧制御部５の出力電圧を昇圧させて流すことができる。
【００４６】
本実施の形態２の電流制御部４は、差動増幅器８およびトランジスタ９を備えて構成される。
【００４７】
差動増幅器８は、（＋）端子に入力される入力信号Ｖｓと（−）端子に入力されるフィードバック信号との差分信号を、トランジスタ９のベース端子に出力する。
【００４８】
トランジスタ９は、ベース端子に入力される差分信号を、コレクタ端子に入力される降圧された電圧Ｖｃを用いて増幅し、エミッタ端子に接続された外部負荷ＲＬに対して負荷電流ＩＬを出力する。この結果、トランジスタ９のエミッタ端子の電圧は負荷電圧ＶＬとなる。
【００４９】
外部負荷ＲＬの一端は、トランジスタ９のコレクタ端子に接続され、外部負荷ＲＬの他端は、第１の電流検出抵抗部Ｒｓ１を介して電源３のグランドに接地されるとともに、差動増幅器８の（−）端子に、フィードバック信号線として接続される。
【００５０】
本実施の形態２の電圧検出部６は、抵抗部Ｒａおよび抵抗部Ｒｂを備えて構成される。具体的には、図４に示すように、抵抗部Ｒａは、ＦＥＴ７のドレイン端子とＦＥＴ７のソース端子間に接続され、抵抗部Ｒｂは、ＦＥＴ７のドレイン端子と電源３のグランド間に接続される。そして、ＦＥＴ７のドレイン端子の電圧値が、基準電圧Ｖｒｅｆとして電圧制御部５に対して出力される。
【００５１】
まず、ＦＥＴ７がオフ状態の場合、すなわちＦＥＴ７のゲート−ソース間電圧が、閾値電圧Ｖｔｈを超えていない場合には、ＦＥＴ７が出力するドレイン電流ＩＤは１μＡ程度で極めて小さく無視できる。従って、このときの基準電圧Ｖｒｅｆは、抵抗部Ｒａ、抵抗部Ｒｂの抵抗値をそれぞれＲａａ、Ｒｂｂとすると、（２）式で表される。
【００５２】
Ｖｒｅｆ＝Ｒｂｂ／（Ｒａａ＋Ｒｂｂ）×Ｖｃ                      ・・・（２）
【００５３】
一方、ＦＥＴ７がオン状態の場合、すなわちＦＥＴ７のゲート−ソース間電圧が、閾値電圧Ｖｔｈを超えている場合には、ＦＥＴ７のドレイン電流ＩＤが抵抗部Ｒｂに流れる。従って、このときの基準電圧Ｖｒｅｆは、抵抗部Ｒａ、抵抗部Ｒｂに流れる電流値をそれぞれＩａ、Ｉｂとすると、（３）式で表される。
【００５４】
Ｖｒｅｆ＝Ｒｂｂ×Ｉｂ＝Ｒｂｂ×（Ｉａ＋ＩＤ）                    ・・（３）
【００５５】
ここで、図４より、
Ｉａ＝（Ｖｃ−Ｖｒｅｆ）／Ｒａａ                                ・・・（４）
【００５６】
であるので、（３）式および（４）式からＩａおよびＩｂを消去することにより、（５）式が得られる。
Ｖｒｅｆ＝Ｒｂｂ／（Ｒａａ＋Ｒｂｂ）×Ｖｃ＋（Ｒａａ×Ｒｂｂ）／（Ｒａａ＋Ｒｂｂ）×ＩＤ
・・・（５）
【００５７】
（２）式と（５）式とを比較することにより、ＦＥＴ７がオン状態においては、ＦＥＴ７のドレイン電流ＩＤに比例する（５）式の第２項が現れることが分かる。また、（１）式と（５）式とを比較することにより、本実施の形態２の基準電圧Ｖｒｅｆは、先の実施の形態１の基準電圧Ｖｒｅｆにおいて、αおよびβを、
【００５８】
α＝Ｒｂｂ／（Ｒａａ＋Ｒｂｂ）
β＝（Ｒａａ×Ｒｂｂ）／（Ｒａａ＋Ｒｂｂ）                      ・・（６）
【００５９】
としたものとなっていることが分かる。すなわち、本実施の形態２においては、基準電圧Ｖｒｅｆの比例定数αおよびβは、抵抗部Ｒａ、抵抗部Ｒｂの抵抗値Ｒａａ、Ｒｂｂにより設定される。
【００６０】
例えば、Ｒａａ＝１４（ｋΩ）、Ｒｂｂ＝１（ｋΩ）と設定して、α＝１／１５、β＝１４／１５（ｋΩ）とすることにより、前述のように、ＦＥＴ７がオフ状態（すなわちＩＤ＝０）で基準電圧Ｖｒｅｆ＝１（Ｖ）であるときに、ちょうど降圧された電圧Ｖｃが電源電圧Ｖｄｄ＝１５（Ｖ）となるように基準電圧Ｖｒｅｆと降圧された電圧Ｖｃの関係を設定することができる。
【００６１】
このように、本実施の形態２の電流出力装置１では、電圧検出部６は抵抗部Ｒａおよび抵抗部Ｒｂを用いて構成され、電圧制御部５はスイッチングレギュレータを用いて構成されるので、従来の電流出力装置１のように、増幅用トランジスタのコレクタ−エミッタ間電圧Ｖｃｅとの比較電圧を生成するための電源、および比較用のオペアンプを別に用意する必要がなく、簡素で低コストに電流出力装置１を構成することができる。
【００６２】
図５は、本発明の実施の形態２に係る電流出力装置１における、降圧された電圧Ｖｃおよびトランジスタ９消費電力の負荷電流ＩＬに対する関係を示す図である。図５は、電源電圧Ｖｄｄ＝１５（Ｖ）、外部負荷ＲＬ＝１００（Ω）である場合に、外部負荷ＲＬに流す負荷電流ＩＬを０（ｍＡ）から２０（ｍＡ）の範囲で変化させた場合の図である。
【００６３】
本実施の形態２における電流出力装置１では、図５（ａ）に示すように、電圧制御部５が出力される降圧された電圧Ｖｃが、負荷電流ＩＬに対して比例して上昇するものの、降圧された電圧Ｖｃの上昇値が抑制されるので、図５（ｂ）の実線に示すように、一点鎖線で示す電圧制御部５を備えない従来の構成と比較して、トランジスタ９の消費電力を低減することができる。
【００６４】
なお、図５には示していないが、トランジスタ９の消費電力は、更に負荷電流ＩＬが大きくなると、ピ−クを持った曲線を描くことになるので、実際には、トランジスタ９の消費電力は、負荷電流ＩＬの増加に対して単調増加するわけではなく上限値が存在する。従って、トランジスタ９の消費電力は、この上限値を上限とする一定範囲に抑制される。
【００６５】
以上のように、実施の形態２では、電流制御部は、トランジスタのベース端子に入力される入力信号とフィードバック信号との差分信号を、コレクタ端子に入力される降圧された電圧を用いて増幅し、外部負荷に対して負荷電圧および負荷電流として出力している。
また、電圧検出部は、抵抗部Ｒａおよび抵抗部Ｒｂを備え、抵抗部Ｒａは、ＦＥＴのドレイン端子とＦＥＴのソース端子間に接続され、抵抗部Ｒｂは、ＦＥＴのドレイン端子と電源のグランド間に接続され、基準電圧として、ＦＥＴのドレイン端子の電圧値であるＲｂｂ／（Ｒａａ＋Ｒｂｂ）×Ｖｃ＋（Ｒａａ×Ｒｂｂ）／（Ｒａａ＋Ｒｂｂ）×ＩＤを、電圧制御部に出力している。
また、電圧制御部は、降圧型または昇降圧型のスイッチングレギュレータを用いて構成される。
【００６６】
この結果、増幅用トランジスタのコレクタ−エミッタ間電圧の上昇を抑制して消費電力を低減できる簡素で低コストな電流出力装置および電流出力方法を得ることができる。
【００６７】
実施の形態３．
先の実施の形態１、２では、外部から入力電圧信号Ｖｓが電圧信号として入力される構成を示したが、本実施の形態３では、外部から入力電流信号Ｉｓが電流信号として入力される構成について説明する。
【００６８】
図６は、本発明の実施の形態３に係る電流出力装置１の構成を示す概略図である。図６に示す本実施の形態３の電流出力装置１は、先の実施の形態２の図４と比較して、外部から入力される入力電流信号Ｉｓを電圧信号に変換するための第２の電流検出抵抗部Ｒｓ２を、入力端子と電源３のグランド間に更に備えている点が異なっている。
【００６９】
このような本実施の形態３の構成によれば、外部からの入力信号として、入力電圧信号Ｖｓの替わりに入力電流信号Ｉｓが入力される場合でも、入力電流信号Ｉｓと電流検出抵抗部Ｒｓ２の抵抗値Ｒｓ２ａで表される電圧信号として扱うことができるので、先の実施の形態１、２と同様の効果を得ることができる。
【００７０】
実施の形態４．
先の実施の形態１−３では、外部から接続線を介して、入力信号Ｖｓが入力される構成を示したが、本実施の形態４では、外部から絶縁部２０を介して、入力信号Ｖｓが入力される構成について説明する。
【００７１】
図７は、本発明の実施の形態４に係る電流出力装置１の構成を示す概略図である。図７に示す本実施の形態４の電流出力装置１は、先の実施の形態２の図４と比較して、外部からの入力信号Ｖｓを絶縁して電流制御部４に出力する絶縁部２０を、入力端子と電流制御部４との間に更に備えている点が異なっている。このような絶縁部２０としては、例えば、パルストランスを使用した変調、復調回路や絶縁型ＤＣ−ＤＣコンバータ等を用いることができる。
【００７２】
このような本実施の形態４の構成によれば、外部から入力される入力信号Ｖｓと電流変換装置２内の信号とを絶縁できるので、入力側の装置と電流出力装置１のグランド電位を考慮する必要がなく、より簡素で低コストに電流出力装置１を構成することができる。
【００７３】
実施の形態５．
先の実施の形態４では、電流出力装置１がただ１つの電流変換装置２を備える構成を示したが、本実施の形態５では、電流出力装置１が複数の電流変換装置２ａ、２ｂを備える構成について説明する。
【００７４】
図８は、本発明の実施の形態５に係る電流出力装置１の構成を示す概略図である。図８に示す本実施の形態５の電流出力装置１は、先の実施の形態４の図７と比較して、電流変換装置２と、電源３と、絶縁部２０とを備えて構成される電流変換ユニットを複数有している点が異なっている。
【００７５】
このような本実施の形態５の構成によれば、外部から入力される複数の入力信号Ｖｓａ、Ｖｓｂと電流変換装置２ａ、２ｂ内の信号とを絶縁できるので、複数の入力側の装置と電流出力装置１とのグランド電位を考慮する必要がなく、より簡素で低コストに電流出力装置１を構成することができる。更に、電源３の電圧値Ｖｄｄも３ａと３ｂで同一、または異なる電圧なるようにしておけば、電流変換装置毎に外部負荷に見合った電圧値とすることができる。
【００７６】
なお、以上の実施の形態１−５の説明では、トランジスタ９はＮＰＮ型としたが、ＰＮＰ型でもよく、ＰＮＰ型の場合は、例えば、図４の差動増幅器８の（＋）端子と（−）端子とを逆に接続すればよい。
【００７７】
また、差動増幅器８の出力電流容量が小さくてトランジスタ９を駆動できないような場合には、差動増幅器８とトランジスタ９との間に別のトランジスタをダーリントン接続すればよい。一方、差動増幅器８の出力電流容量に余裕がある場合には、トランジスタ９と同等の電流増幅率を有する別のトランジスタをトランジスタ９と並列に接続してもよい。
【００７８】
また、外部負荷ＲＬは抵抗でもよいし、抵抗以外のランプやコイル等の誘導負荷等でもよい。また、差動増幅器８は通常のオペアンプを用いてもよい。
【符号の説明】
【００７９】
１、１Ａ  電流出力装置、２、２Ａ  電流変換装置、３  電源、４  電流制御部、５  電圧制御部、６  電圧検出部、７  ＦＥＴ、８  差動増幅器、９  トランジスタ、２０  絶縁部。
【図１】
0006257536.tif 000002
【図２】
0006257536.tif 000003
【図３】
0006257536.tif 000004
【図４】
0006257536.tif 000005
【図５】
0006257536.tif 000006
【図６】
0006257536.tif 000007
【図７】
0006257536.tif 000008
【図８】
0006257536.tif 000009