(57)【要約】  本発明は、薄膜トランジスタおよびその製造方法に関する。具体的に、本発明は、薄膜トランジスタにおいて、ソース電極およびドレイン電極としてＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系（ＺｎＯ系列）電極を用いる薄膜トランジスタおよびその製造方法に関する。また、本発明は、記ソース電極およびドレイン電極を形成する工程のうち、エッチング工程でフッ素系ガスを用いてドライエッチング工程を経る薄膜トランジスタの製造方法に関する。さらに、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記ソース電極およびドレイン電極は、Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極である薄膜トランジスタに関する。
2010525603.tif 000002
【特許請求の範囲】
【請求項１】
１）基板にゲート電極を形成するゲート電極形成ステップ；
２）前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ；
３）前記絶縁層上に半導体層を形成する半導体層形成ステップ；および
４）前記半導体層に連結するようにＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極材料を用いてソース電極およびドレイン電極を形成するソース電極およびドレイン電極形成ステップ；
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記４）のソース電極およびドレイン電極形成ステップは、前記絶縁層及び前記半導体層が共にカバーされるように、前記絶縁層および前記半導体層上にＳｉ、Ｍｏ、またはＷのうちの１種以上を含む酸化亜鉛系電極材料を用いた導電性物質層形成ステップ、および前記導電性物質をパターニングする電極パターン形成ステップを含む方法、または前記絶縁層および前記半導体層上にＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極を直接印刷してパターニングする方法によって実行されることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記４）ソース電極およびドレイン電極形成ステップのＳｉ、Ｍｏ、またはＷのうちの１種以上を含む酸化亜鉛系電極は、ＩＳＺＯ（Ｉｎｄｉｕｍ  Ｓｉｌｌｉｃｏｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＭＺＯ（Ｉｎｄｉｕｍ  ｍｏｌｙｂｄｅｎｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、またはＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｕｎｇｓｔｅｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）の酸化物形態で蒸着されて形成されることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項４】
前記４）ソース電極およびドレイン電極形成ステップのＳｉ、Ｍｏ、またはＷのうちの１種以上を含む酸化亜鉛系電極は、Ｉｎ２Ｏ３／ＺｎＯ／ＳｉＯ（１：１：１ｍｏｌ％）、Ｉｎ２Ｏ３／ＺｎＯ／ＭｏＯ３（１：１：１ｍｏｌ％）、またはＩｎ２Ｏ３／ＺｎＯ／ＷＯ３（１：１：１ｍｏｌ％）の含量範囲を有することを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項５】
前記４）ソース電極およびドレイン電極形成ステップのソース電極およびドレイン電極の比抵抗値は、０超過１０−３ｏｈｍ・ｃｍ以下であることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項６】
前記４）ソース電極およびドレイン電極形成ステップにおいてエッチング工程が実行され、前記エッチング工程は、フッ素系ガスを用いてドライエッチング工程を経ることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項７】
前記フッ素系ガスは、ＣＦ４、ＮＦ３、またはＳＦ６であることを特徴とする、請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記４）ソース電極およびドレイン電極形成ステップのソース電極およびドレイン電極の厚さは、５０ｎｍ以上４００ｎｍ以下であることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項９】
前記１）ゲート電極形成ステップの基板は、ガラス、半導体ウエハ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｗａｆｅｒ）、金属酸化物、セラミック物質、およびプラスチックからなる群から選択されることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記１）のゲート電極形成ステップは、基板上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法、または基板上に導電性物質を直接印刷してパターニングする方法によって実行されることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記３）の半導体層形成ステップは、ＺｎＯと、Ｉｎ、Ｇａ、Ｓｎ、およびＡｌのうちの１種以上と、を含む複合酸化物を用いることを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記３）半導体層形成ステップの複合酸化物は、ＺＴＯ（Ｚｉｎｃ  Ｔｉｎ  Ｏｘｉｄｅ）、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺＡＯ（Ｚｉｎｃ  Ａｌｕｍｉｎｕｍ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、およびＺｎＯ（Ｚｉｎｃ  Ｏｘｉｄｅ）からなる群から選択されることを特徴とする、請求項１１に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記３）半導体層形成ステップの複合酸化物のＺｎ：Ｓｎのモル比は１：１または２：１、Ｚｎ：Ａｌのモル比は１：１または２：１、Ｚｎ：Ｉｎのモル比は１：１または２：１、またはＺｎ：Ｉｎ：Ｇａのモル比は１：１：１または２：１：１であることを特徴とする、請求項１１に記載の薄膜トランジスタの製造方法。
【請求項１４】
基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタであって、前記ソース電極およびドレイン電極は、Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極を用いる薄膜トランジスタ。
【請求項１５】
前記Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極は、ＩＳＺＯ（Ｉｎｄｉｕｍ  Ｓｉｌｌｉｃｏｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＭＺＯ（Ｉｎｄｉｕｍ  ｍｏｌｙｂｄｅｎｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、またはＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｕｎｇｓｔｅｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）の酸化物を用いることを特徴とする、請求項１４に記載の薄膜トランジスタ。
【請求項１６】
前記Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極は、Ｉｎ２Ｏ３／ＺｎＯ／ＳｉＯ（１：１：１ｍｏｌ％）、Ｉｎ２Ｏ３／ＺｎＯ／ＭｏＯ３（１：１：１ｍｏｌ％）、またはＩｎ２Ｏ３／ＺｎＯ／ＷＯ３（１：１：１ｍｏｌ％）の含量範囲を有することを特徴とする、請求項１４に記載の薄膜トランジスタ。
【請求項１７】
前記Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極の比抵抗値は、０超過１０−３ｏｈｍ・ｃｍ以下であることを特徴とする、請求項１４に記載の薄膜トランジスタ。
【請求項１８】
前記Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極は、フッ素系ガスを用いたドライエッチング工程を経て形成されることを特徴とする、請求項１４に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法に関する。具体的に、本発明は、薄膜トランジスタにおいて、ソース電極およびドレイン電極としてＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系（ＺｎＯ系列）電極を用いる薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
一般的に、薄膜トランジスタは、ソース（ｓｏｕｒｓｅ）電極、ドレイン（ｄｒａｉｎ）電極、ゲート（ｇａｔｅ）電極、半導体層、絶縁層、基板などからなる。
【０００３】
既存の透明薄膜トランジスタの製造方法は、ＩＴＯまたはＩＺＯのゲート電極にＺｎＯ、ＺｎＯ：Ａｌ、ＩｎＺｎＯ、ＺｎＯ：Ｓｎ、ＺｎＯ：Ｇａ：Ｉｎなどの半導体層チャネル物質を用い、ソース／ドレイン電極の形成時には、前記チャネル物質または電極物質を蒸着して用いていた。しかしながら、前記物質は、薄膜トランジスタの製造方法において、エッチング工程時に用いられるウェットエッチング時に酸にエッチングが優れてなされ、特に非晶質形態であるＩＺＯは、より高いエッチング量を示すという特徴を有している。したがって、ＩＺＯをソース／ドレイン電極として用いる場合には、薄膜トランジスタの製造のエッチング工程において、ウェットエッチング時に電極と半導体層チャネルのエッチング選択比がほぼないため、多くの問題が生じるようになり、したがって、このような薄膜トランジスタの製造は、リフトオフ（ｌｉｆｔ−ｏｆｆ）工程を用いて主に製造された。
【０００４】
しかしながら、前記リフトオフ工程は、２回のフォト（Ｐｈｏｔｏ）工程によるオーバーハング（ｏｖｅｒｈａｎｇ）構造の異常、フォトレジストが存在する状態での蒸着工程による不純物の発生、追加されるフォト（Ｐｈｏｔｏ）工程による量産単価の増加などの深刻な問題を抱えているため、薄膜トランジスタの量産工程には適用がほぼ不可能な極めて不適切な工程であるといえる。
【０００５】
上述した一般的な薄膜トランジスタの製造工程の他に、半導体層上にＳｉＮチャネル保護層を追加で蒸着する方法があるが、これはチャネルフォトマスクを追加で１枚さらに用いなければならないため、薄膜トランジスタの製造工程単価を上昇させるという問題がある。また、エッチング工程時にエッチング選択比なくエッチング時間のみを調節し、単にエッチング量によってソース／ドレイン電極のエッチングを実施する方法があるが、エッチング選択比がなくてエッチング調節が極めて困難であるという問題があるため、適切な薄膜トランジスタの製造方法とすることができずにいる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した問題点を解決するために、本発明者は、薄膜トランジスタにおいて半導体層のチャネル物質とソース電極およびドレイン電極を選択的にエッチングすることができる薄膜トランジスタの製造方法を開発した。
【０００７】
本発明は、薄膜トランジスタの製造方法において、ソース電極およびドレイン電極としてＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極を用いる薄膜トランジスタの製造方法を提供する。
【０００８】
また、本発明は、薄膜トランジスタの製造方法において、前記ソース電極およびドレイン電極を形成する工程のうち、エッチング工程でフッ素系ガスを用いてドライエッチング工程を経る薄膜トランジスタの製造方法を提供する。
【０００９】
さらに、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記ソース電極およびドレイン電極は、Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極である薄膜トランジスタを提供する。
【課題を解決するための手段】
【００１０】
本発明は、
１）基板にゲート電極を形成するゲート電極形成ステップ；
２）前記基板および前記ゲート電極上に絶縁層を形成する絶縁層形成ステップ；
３）前記絶縁層上に半導体層を形成する半導体層形成ステップ；および
４）前記半導体層に連結するようにＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極材料を用いてソース電極およびドレイン電極を形成するソース電極およびドレイン電極形成ステップ；
を含む薄膜トランジスタの製造方法を提供する。
【００１１】
また、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記ソース電極およびドレイン電極は、Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極である薄膜トランジスタを提供する。
【発明の効果】
【００１２】
本発明は、薄膜トランジスタの製造方法において、ソース電極およびドレイン電極としてＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極を用いる薄膜トランジスタの製造方法および前記ソース電極およびドレイン電極を形成する工程のうち、エッチング工程時にフッ素系ガスを用いてドライエッチング工程を経る薄膜トランジスタの製造方法を用いることにより、半導体層のチャネル物質とソース電極およびドレイン電極が選択的にエッチング可能となり、薄膜トランジスタの製造工程を単純化することができ、薄膜トランジスタの信頼性を確保することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例に係る薄膜トランジスタの断面を概略的に示す図である。
【図２】従来のリフトオフ工程の薄膜トランジスタの製造工程を示す図である。
【図３】本発明の一実施例に係る薄膜トランジスタの製造工程を示す図である。
【図４】本発明の実施例１に係る薄膜トランジスタのソース電極およびドレイン電極の各厚さ別の透過特性を示す図である。
【図５】本発明の実施例１に係る薄膜トランジスタのソース電極およびドレイン電極の各厚さ別の面抵抗特性を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明について詳細に説明する。
本発明に係る薄膜トランジスタの製造方法において、前記１）ゲート電極形成ステップの基板は、薄膜トランジスタのための熱力学的および機械的要求事項を満たすことができるガラス、半導体ウエハ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｗａｆｅｒ）、金属酸化物、セラミック物質、プラスチックなどを用いることができる。特に、前記基板は、ガラスまたはプラスチックであることが好ましいが、これにのみ限定されるものではない。
【００１５】
前記１）のゲート電極形成ステップは、基板上に導電性物質を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法によって実行することができる。また、前記１）のゲート電極形成ステップは、基板上に導電性物質を直接印刷してパターニングする方法によっても実行することができる。
【００１６】
前記１）ゲート電極形成ステップの導電性物質は、炭素、アルミニウム、バナジウム、クロム、銅、亜鉛、銀、金、マグネシウム、カルシウム、ナトリウム、カリウム、チタニウム、インジウム、イットリウム、リチウム、ガドリニウム、スズ、鉛、類似金属（ｓｉｍｉｌａｒ  ｍｅｔａｌｓ）、およびこれらの合金；ｐ−またはｎ−ドーピングされた（ｄｏｐｅｄ）シリコン；酸化亜鉛、酸化インジウム、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛、類似スズ酸化物（ｓｉｍｉｌａｒ  ｔｉｎ  ｏｘｉｄｅ）、およびスズ酸化物インジウム系複合化合物（ｔｉｎ  ｏｘｉｄｅ  ｉｎｄｉｕｍ−ｂａｓｅｄ  ｃｏｍｐｌｅｘ  ｃｏｍｐｏｕｎｄｓ）；ＺｎＯ：Ａｌ、ＳｎＯ２：Ｓｂのような酸化物と金属の混合物；ポリ（３−メチルチオフェン）（ｐｏｌｙ（３−ｍｅｔｈｙｌ  ｔｈｉｏｐｈｅｎｅ））、ポリ［３，４−（エチレン−１，２−ジオキシ）チオフェン］（ｐｏｌｙ［３，４−（ｅｔｈｙｌｅｎｅ−１，２−ｄｉｏｘｙ）ｔｈｉｏｐｈｅｎｅ］）、ポリピロール（ｐｏｌｙｐｙｒｒｏｌｅ）、およびポリアニリンのような導電性高分子などがあるが、これにのみ限定されるものではない。
【００１７】
前記１）ゲート電極形成ステップの導電性物質層形成ステップでは、化学蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍ  ｅｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ  ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。導電性物質層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の導電性物質層形成方法をすべて適用することができる。
【００１８】
前記１）ゲート電極形成ステップの電極パターン形成ステップでは、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、およびシャドーマスク（Ｓｈａｄｏｗ  Ｍａｓｋ）を用いた方法のうちから選択される方法を用いることができる。
【００１９】
前記１）ゲート電極形成ステップのゲート電極の厚さは、５０ｎｍ以上４００ｎｍ以下で用いられ、好ましくは２００ｎｍが適当である。
【００２０】
本発明に係る薄膜トランジスタの製造方法において、前記２）絶縁層形成ステップの絶縁層としては、シリコン酸化物、シリコン窒化物、ポリイミド、ポリ（２−ビニルピリジン）、ポリ（４−ビニルフェノール）、ポリメチルメタクリレートのようなプラスチック絶縁体などがあるが、これにのみ限定されるものではない。
【００２１】
前記２）の絶縁層形成ステップでは、化学蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍ  ｅｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ  ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。絶縁層形成方法は、これにのみ限定されるものではなく、当技術分野に周知の絶縁層形成方法をすべて適用することができる。
【００２２】
前記２）絶縁層形成ステップの絶縁層の厚さは、１００ｎｍ以上５００ｎｍ以下で用いられ、好ましくは３００ｎｍが適当である。
【００２３】
本発明に係る薄膜トランジスタの製造方法において、前記３）半導体層形成ステップの半導体層は、ＺｎＯと、Ｉｎ、Ｇａ、Ｓｎ、およびＡｌのうちの１種以上と、を含む複合酸化物を用いて形成することができる。
【００２４】
ゲート絶縁膜上に、亜鉛酸化膜は、ＺＴＯ（Ｚｉｎｃ  Ｔｉｎ  Ｏｘｉｄｅ）、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺＡＯ（Ｚｉｎｃ  Ａｌｕｍｉｎｕｍ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、およびＺｎＯ（Ｚｉｎｃ  Ｏｘｉｄｅ）のような複合酸化物でなされることができ、Ｚｎ：Ｓｎのモル比は１：１または２：１、Ｚｎ：Ａｌのモル比は１：１または２：１、Ｚｎ：Ｉｎのモル比は１：１または２：１、Ｚｎ：Ｉｎ：Ｇａのモル比は１：１：１または２：１：１が適当である。
【００２５】
前記３）半導体層形成ステップの半導体層は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）方法、化学蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、原子層蒸着法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、電子ビーム蒸着法（Ｅ−ｂｅａｍｅ  ｖａｐｏｒａｔｉｏｎ）、イオンビーム蒸着法（Ｉｏｎ−ｂｅａｍｅ  ｖａｐｏｒａｔｉｏｎ）などの方法を用いて形成することができる。
【００２６】
前記３）半導体層形成ステップの半導体層の厚さは、１０ｎｍ以上２００ｎｍ以下で使用が可能であり、好ましくは１０ｎｍ以上１００ｎｍ以下が適当である。
【００２７】
本発明に係る薄膜トランジスタの製造方法において、前記４）のソース電極およびドレイン電極形成ステップは、前記絶縁層と半導体層が共にカバーされるように、前記絶縁層および前記半導体層上にＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極材料を用いた導電性物質層形成ステップおよび前記導電性物質層をパターニングする電極パターン形成ステップを含む方法によって実行することができる。また、前記４）のソース電極およびドレイン電極形成ステップは、絶縁層および半導体層上にＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極材料を直接印刷してパターニングする方法によっても実行することができる。
【００２８】
前記４）ソース電極およびドレイン電極形成ステップのソース電極およびドレイン電極は、ＩＳＺＯ（Ｉｎｄｉｕｍ  Ｓｉｌｌｉｃｏｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＭＺＯ（Ｉｎｄｉｕｍ  ｍｏｌｙｂｄｅｎｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｕｎｇｓｔｅｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）の酸化物形態で蒸着することができ、好ましい含量は、Ｉｎ２Ｏ３／ＺｎＯ／ＳｉＯ（１：１：１ｍｏｌ％）、Ｉｎ２Ｏ３／ＺｎＯ／ＭｏＯ３（１：１：１ｍｏｌ％）、Ｉｎ２Ｏ３／ＺｎＯ／ＷＯ３（１：１：１ｍｏｌ％）であり、１ｍｏｌ％以下のＳｉＯ、ＭｏＯ３、ＷＯ３含量がより好ましい。
【００２９】
前記４）ソース電極およびドレイン電極形成ステップの電極形成ステップでは、化学蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍｅ  ｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ  ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（Ｌａｓｅｒ  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザ蒸着法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。電極形成方法は、これにのみ限定されるものではなく、当技術分野に周知の電極形成方法をすべて適用することができる。
【００３０】
前記４）ソース電極およびドレイン電極形成ステップの電極パターン形成ステップでは、フォトリソグラフィ法、シャドーマスク法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法などを用いることができるが、これにのみ限定されるものではない。
【００３１】
前記４）ソース電極およびドレイン電極形成ステップにおいて、ソース電極およびドレイン電極は、電極としての伝導度が優先的に確保されることが重要である。前記ソース電極およびドレイン電極は、０超過１０−３ｏｈｍ・ｃｍ以下の比抵抗値を有することが好ましいが、これにのみ限定されるものではない。前記ソース電極およびドレイン電極が適切な比抵抗値を有することができるように、Ｓｉ、Ｍｏ、またはＷの含量を調節することができる。
【００３２】
前記４）ソース電極およびドレイン電極形成ステップのソース電極およびドレイン電極の厚さは、５０ｎｍ以上４００ｎｍ以下で使用が可能であり、好ましくは２００ｎｍが適当である。
【００３３】
また、本発明は、追加的に、前記４）ソース電極およびドレイン電極形成ステップにおいてエッチング工程を実行し、前記エッチング工程は、フッ素系ガスを用いてドライエッチング工程を経る薄膜トランジスタの製造方法を提供する。
【００３４】
前記ドライエッチング工程は、当技術分野において周知の一般的な方法を用いることができる。
【００３５】
前記ドライエッチング工程時にフッ素系ガスを用いることによってＳｉ、Ｍｏ、およびＷをエッチングすることができ、Ｓｉ、Ｍｏ、またはＷを含む酸化亜鉛系ソース電極およびドレイン電極もエッチングすることができる。また、半導体層のチャネル物質とソース電極およびドレイン電極を選択的にエッチングすることができる。前記選択的エッチングは、フッ素系ガスのフッ素がＳｉ、Ｗ、Ｍｏなどとは揮発性がある（ｖｏｌａｔｉｌｅ）結合をなして容易にエッチングがなされ、Ｚｎとは容易に揮発性がある結合をなすことができず、容易にエッチングがなされないという特性によって実行することができる。
【００３６】
前記フッ素系ガスは、ＣＦ４、ＮＦ３、ＳＦ６などが好ましいが、これにのみ限定されるものではない。
【００３７】
前記ドライエッチング工程の具体的な一実施例としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）電力  ４００Ｗ、バイアス電力  ２０Ｗ、ＣＦ４  ４５ｓｃｃｍ、Ｏ２  ５ｓｃｃｍ、工程圧力５ｍＴｏｒｒなどのエッチング条件でドライエッチング工程を実行することができる。
【００３８】
また、本発明は、基板、ゲート電極、絶縁層、半導体層、ソース電極、およびドレイン電極を含む薄膜トランジスタにおいて、前記ソース電極およびドレイン電極は、Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極を用いる薄膜トランジスタを提供する。
【００３９】
前記Ｓｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極は、薄膜トランジスタの製造方法で記述したように、ＩＳＺＯ（Ｉｎｄｉｕｍ  Ｓｉｌｌｉｃｏｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＭＺＯ（Ｉｎｄｉｕｍ  ｍｏｌｙｂｄｅｎｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｕｎｇｓｔｅｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）の酸化物形態で蒸着することができ、好ましい含量は、Ｉｎ２Ｏ３／ＺｎＯ／ＳｉＯ（１：１：１ｍｏｌ％）、Ｉｎ２Ｏ３／ＺｎＯ／ＭｏＯ３（１：１：１ｍｏｌ％）、Ｉｎ２Ｏ３／ＺｎＯ／ＷＯ３（１：１：１ｍｏｌ％）であり、１ｍｏｌ％以下のＳｉＯ、ＭｏＯ３、ＷＯ３含量がより好ましいが、これにのみ限定されるものではない。
【００４０】
以下、本発明の理解を助けるために、好ましい実施例を提示する。しかしながら、下記の実施例は、本発明をより容易に理解するために提供されるものに過ぎず、これによって本発明の内容が限定されるものではない。
【００４１】
本発明の一実施例に係る薄膜トランジスタ製造方法は、１）基板１０にゲート電極２０を形成するゲート電極形成ステップ；２）前記基板および前記ゲート電極２０上に絶縁層３０を形成する絶縁層形成ステップ；３）前記絶縁層３０上に半導体層４０を形成する半導体層形成ステップ；および４）前記半導体層４０に連結するようにＳｉ、Ｍｏ、およびＷのうちの１種以上を含む酸化亜鉛系電極を用いてソース電極５０およびドレイン電極６０を形成するソース電極およびドレイン電極形成ステップを含む。
【実施例１】
【００４２】
１）ステップでは、スパッタリング法でガラス基板１０上に酸化インジウムスズ（ＩＴＯ）を蒸着した後、フォトリソグラフィ法を用いてパターニングし、複数のゲート配線とゲート電極２０を形成した。
２）ステップでは、スパッタリング方法でゲート電極配線を形成し、ＰＥＣＶＤ法を用いてゲート電極２０が形成されたガラス基板１０の上部面に絶縁層３０を形成した。ここで、ゲート絶縁層３０は、ＳｉＮｘで形成した。
３）ステップでは、ＩＺＯを用いてスパッタリング法で半導体層４０を形成した。
４）ステップでは、スパッタリング法で半導体層４０の上部と絶縁層３０の上部にＳｉを含むＺｎＯ層を蒸着した後、フォトリソグラフィ法でパターニングしてゲート配線と交差する方向にデータ配線を形成し、ソース電極５０とドレイン電極６０を形成した。
【００４３】
前記実施例１に係る薄膜トランジスタのソース電極およびドレイン電極の各厚さ別の透過特性および面抵抗特性を、図４および図５に示した。
【００４４】
図４は、薄膜トランジスタのソース電極およびトランジスタ電極の各厚さ別の透過特性を示すものであり、可視光線帯で８０％以上の透明な特性を示し、厚さが増加するほど透過度が低下することが分かる。
【００４５】
また、図５は、薄膜トランジスタのソース電極およびドレイン電極の各厚さ別の面抵抗特性を示すものであり、本発明に係るソース電極およびドレイン電極の使用時、抵抗に大きな問題がないことが分かる。
【符号の説明】
【００４６】
１０：基板
２０：ゲート電極
３０：絶縁層
４０：半導体層
５０：ソース電極
６０：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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