(57)【要約】  従来のＣＭＯＳスイッチの代わりにＰ型トランジスタスイッチとＮ型トランジスタスイッチを使用して、ｎビットＤ／Ａデコーダが形成される。各Ｐ型スイッチとＮ型スイッチは、ＣＭＯＳスイッチの形成に使用するよりもトランジスタ数を減らして形成することができ、総トランジスタ数が削減される。前記デコーダは、デジタル値を、非線形ガンマ補正されたアナログ出力電圧にデコードするために使用することができる。
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【特許請求の範囲】
【請求項１】
ｎビットのデジタル入力信号をアナログ出力信号に変換する方法であって、
複数のｐ型トランジスタスイッチを使用して、前記ｎビットのデジタル入力信号に応じて、第１のしきい値よりも高いアナログ電圧から第１のアナログ電圧を選択するステップと、
複数のｎ型トランジスタスイッチを使用して、前記ｎビットのデジタル入力信号に応じて、前記第１のしきい値よりも高い第２のしきい値よりも低いアナログ電圧から第２のアナログ電圧を選択するステップと、
前記ｎビットのデジタル入力信号に応じて、前記第１のアナログ電圧および前記第２のアナログ電圧の一方を前記アナログ出力として選択するステップと、を有する方法。
【請求項２】
前記ｐ型トランジスタスイッチのそれぞれは、ＰＭＯＳトランジスタスイッチとして形成され、前記ｎ型トランジスタスイッチのそれぞれは、ＮＭＯＳトランジスタスイッチとして形成される請求項１に記載の方法。
【請求項３】
前記ｐ型トランジスタスイッチのそれぞれは、１つのＰＭＯＳトランジスタを使用して形成され、前記ｎ型トランジスタスイッチのそれぞれは、１つのＮＭＯＳトランジスタを使用して形成される請求項２に記載の方法。
【請求項４】
前記第１のアナログ電圧および前記第２のアナログ電圧は、それぞれ、前記ｎビットのデジタル入力信号のｎ−１ビットを使用して選択される請求項１乃至３のいずれか一項に記載の方法。
【請求項５】
前記第１のアナログ電圧および前記第２のアナログ電圧の一方は、前記ｎビットのデジタル入力信号の１ビットを使用して選択される請求項４に記載の方法。
【請求項６】
クロック信号に応じて、前記第１のしきい値よりも高い前記アナログ電圧、前記第２のしきい値よりも低い前記アナログ電圧を周期的に変更するステップを更に有する請求項１乃至５のいずれか一項に記載の方法。
【請求項７】
前記第１のしきい値よりも高い前記アナログ電圧および前記第２のしきい値よりも低い前記アナログ電圧は分圧器を使用して供給され、前記クロック信号に応じて前記分圧器に印加される電圧が変更される請求項６に記載の方法。
【請求項８】
前記アナログ出力信号はディスプレイの素子を駆動する請求項１乃至７のいずれか一項に記載の方法。
【請求項９】
デジタル値をアナログ出力信号に変換する方法であって、
前記デジタル値をｎビットとして受け取るステップと、
しきい値電圧よりも高い値のアナログＰＭＯＳデコーダ出力信号を供給するために、ｎ−１ビットＰＭＯＳデコーダを使用して前記ビットのｎ−１をデコードするステップと、
前記しきい値よりも低い値を有するＮＭＯＳデコーダ出力信号を供給するために、ｎ−１ビットＮＭＯＳデコーダを使用して前記ビットのｎ−１をデコードするステップと、
前記アナログ出力信号を供給するために、前記ＮＭＯＳデコーダ出力信号および前記ＰＭＯＳデコーダ出力信号の一方を選択するステップとを含む方法。
【請求項１０】
デジタル−アナログデコーダであって、
ｎビットのデジタル入力を受け取るためのｎ個の入力と、
しきい値電圧よりも高い値のアナログＰＭＯＳデコーダ出力信号を供給するために、前記デジタル入力のｎ−１をデコードするｎ−１ビットＰＭＯＳデコーダと、
前記しきい値電圧よりも低い値のアナログＮＭＯＳデコーダ出力信号を供給するために、前記デジタル入力のｎ−１をデコードするｎ−１ビットＮＭＯＳデコーダと、
前記アナログ出力信号を供給するために、前記ＮＭＯＳデコーダ出力信号および前記ＰＭＯＳデコーダ出力信号の一方を選択するセレクタとを備えるデジタル−アナログデコーダ。
【請求項１１】
前記ｎ−１ビットＰＭＯＳデコーダは２ｎ−２個のＰＭＯＳトランジスタスイッチを有し、前記ｎ−１ビットＮＭＯＳデコーダは２ｎ−２個のＮＭＯＳトランジスタスイッチを有する請求項１０に記載のデジタル−アナログデコーダ。
【請求項１２】
前記セレクタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタスイッチとして形成される請求項１０または１１に記載のデジタル−アナログデコーダ。
【請求項１３】
前記ｎ−１ビットＮＭＯＳデコーダは前記ｎ−１ビットＮＭＯＳデコーダを実質的にパワーダウンするための制御入力を有し、前記ｎ−１ビットＰＭＯＳデコーダは前記ｎ−１ビットＰＭＯＳデコーダを実質的にパワーダウンするための制御入力を有し、前記制御入力は、請求項１０乃至１２のいずれか一項に記載のデジタル−アナログデコーダ。
【請求項１４】
前記アナログ出力信号を供給していない前記ＮＭＯＳデコーダおよび前記ＰＭＯＳデコーダの一方を実質的にパワーダウンするために、前記制御入力が前記ｎ入力の１つによって制御される請求項１３に記載のデジタル−アナログデコーダ。
【請求項１５】
ｐ型トランジスタスイッチおよびｎ型トランジスタスイッチを有するデジタル−アナログデコーダであって、
ｎビットのデジタル入力を受け取るためのｎ個の入力と、
前記ｎビットのデジタル入力信号に応じて、第１のしきい値よりも高いアナログ電圧から第１のアナログ電圧を選択するための複数のｐ型トランジスタスイッチと、
前記ｎビットのデジタル入力信号に応じて、前記第１のしきい値よりも高い第２のしきい値よりも低いアナログ電圧から第１のアナログ電圧を選択するための複数のｎ型トランジスタスイッチと、
前記アナログ出力信号を供給するために、前記第１のアナログ電圧と第２のアナログ電圧の一方を選択するためのセレクタとを備えるデジタル−アナログデコーダ。
【請求項１６】
前記しきい値よりも高く、かつ前記しきい値よりも低い前記アナログ電圧を受け取るための２ｎ個のアナログ入力を有する請求項１５に記載のデジタル−アナログデコーダ。
【請求項１７】
前記アナログ入力の２ｎ−１は、前記しきい値よりも高い前記アナログ電圧を受け取るためのものであり、前記アナログ入力の２ｎ−１は、前記しきい値よりも低い前記アナログ電圧を受け取るためのものである請求項１６に記載のデジタル−アナログデコーダ。
【請求項１８】
前記ｐ型トランジスタスイッチのそれぞれは、ＰＭＯＳトランジスタスイッチとして形成され、前記ｎ型トランジスタスイッチのそれぞれは、ＮＭＯＳトランジスタスイッチとして形成される請求項１５乃至１７のいずれか一項に記載のデジタル−アナログデコーダ。
【請求項１９】
前記ｐ型トランジスタスイッチのそれぞれは、１つのＰＭＯＳトランジスタを使用して形成され、前記ｎ型トランジスタスイッチのそれぞれは、１つのＮＭＯＳトランジスタを使用して形成される請求項１８に記載のデジタル−アナログデコーダ。
【請求項２０】
前記セレクタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタスイッチとして形成される請求項１５乃至１９のいずれか一項に記載のデジタル−アナログデコーダ。
【請求項２１】
前記ｐ型トランジスタは、ｎ−１ビットｐ型デコーダを形成するために相互接続されており、前記ｎ−１ビットｐ型デコーダに供給されるアナログ信号が、前記ｐ型トランジスタスイッチを介して前記ｎ−１ビットｐ型デコーダの出力に伝達されるのを阻止するために、前記複数のｐ型トランジスタスイッチの少なくとも一部に相互接続された制御入力を更に有する請求項１５乃至２０のいずれか一項に記載のデジタル−アナログデコーダ。
【請求項２２】
前記ｐ型トランジスタは列に構成され、前記制御入力は、前記アナログ入力の２ｎ−１を受信している列の前記ｐ型トランジスタをオフにする請求項２１に記載のデジタル−アナログデコーダ。
【請求項２３】
前記ｎ型トランジスタは、ｎ−１ビットｎ型デコーダを形成するために相互接続されており、前記ｎ−１ビットｎ型デコーダに供給されるアナログ信号が、前記ｎ型トランジスタスイッチを介して前記ｎ−１ビットｎ型デコーダの出力に伝達されるのを阻止するために、前記複数のｎ型トランジスタスイッチの少なくとも一部に相互接続された制御入力を更に有する請求項１５乃至２２のいずれか一項に記載のデジタル−アナログデコーダ。
【請求項２４】
前記ｎ型トランジスタは列に構成され、前記制御入力は、前記アナログ入力の２ｎ−１を受信している列の前記ｎ型トランジスタをオフにする請求項２３に記載のデジタル−アナログデコーダ。
【請求項２５】
デジタル−アナログ変換デコーダ回路であって、
請求項１５乃至２４のいずれか一項に記載のデジタル−アナログデコーダと、
印加クロックの交互のクロックサイクルにおいて、前記アナログ入力に印加されるアナログ電圧を変更する少なくとも１つのマルチプレクサとを備えるデジタル−アナログ変換デコーダ回路。
【請求項２６】
前記アナログ入力に印加される前記アナログ電圧を供給するための抵抗回路網を有する請求項２５に記載のデジタル−アナログ変換デコーダ回路。
【請求項２７】
前記印加クロックの交互のクロックサイクルにおいて、前記デジタル入力に与えられるデジタルデータを変更するデータ条件を有する請求項２６に記載のデジタル−アナログ変換デコーダ回路。
【請求項２８】
前記データ条件部は、前記印加クロックの交互のクロックサイクルにおいて、前記ｎビットを反転させるためのインバータを有する請求項２７に記載のデジタル−アナログ変換デコーダ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、デジタル−アナログ（Ｄ／Ａ）コンバータに関し、より詳細には、ＬＣＤ／ＬＥＤまたは同様のディスプレイアレイ用のドライバで使用することができるＰ型デコーダおよびＮ型デコーダを利用したデジタル／アナログデコーダに関する。
【背景技術】
【０００２】
Ｄ／Ａコンバータ／デコーダは、最新の電子機器においてさまざまな用途を有する。通常、Ｄ／Ａコンバータは、デジタル入力に対応するアナログ出力を供給する。
【０００３】
最新のディスプレイの表示素子は、例えば、通常は液晶、発光ダイオード（ＬＥＤ）、有機発光ダイオード（ＯＬＥＤ）、プラズマセル等、表面伝導型電子放出素子ディスプレイ（ＳＥＤ）の形で、放射素子の二次元のアレイとして形成される。放射素子は、二次元のアレイに配置される。各素子はアレイ内で１ピクセルを表しており、１つ以上の能動素子を有しうる。例えば、カラー液晶ディスプレイ（ＬＣＤ）は、通常は１画素につき、それぞれが画素の１色成分を表している結晶を少なくとも３つ有する。３つの結晶は、バックライトと組み合わされて、任意の色の画素の表示に使用できる放射素子を形成している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
各ディスプレイが多くの個々の表示素子から形成されているため、適切な駆動回路が必要となる。各表示素子は、通常、３色の発光成分によって形成されているため、駆動回路は、通常、各画素に対して３つの別個の駆動素子を有する。駆動回路は、通常、複数のＤ／Ａコンバータを有し、そのそれぞれが、個々の表示素子を駆動するための適切なアナログの駆動電圧または電流を出力するのに使用されるデジタルデコーダを有する。代表的なＤ／Ａデコーダは、デコード対象のデジタル値に応じて選択される出力アナログ電圧を供給するために、多数のトランジスタスイッチを使用して形成されている。このような設計の１つは相補型金属酸化膜（ＣＭＯＳ）スイッチを使用しており、１つのスイッチにつき少なくとも２つのトランジスタが必要となる。
【０００５】
最新のディスプレイは、従来のＣＲＴディスプレイに比べて遙かに薄型かつ軽量であるため、これらは、小型化されて、テレビジョン、コンピュータモニタ、およびデジタルメディアプレーヤ、携帯電話、ＰＤＡ、ＭＰ３プレーヤ等の携帯が容易な装置などのさまざまな電子装置に組み込まれることがある。トランジスタ数を減らせば消費電力を低減できるため、このような装置でトランジスタ数を減らすことが望ましい。
【０００６】
更に一般化すると、トランジスタ数の少ない集積回路、およびこのような集積回路の機能ブロックは、電力消費が少なく、専有面積が少なくなるように製造することができる。
【０００７】
したがって、電子部品の数を減らしたデジタル−アナログデコーダが望ましい。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、従来のＣＭＯＳスイッチの代わりにＰ型トランジスタスイッチとＮ型トランジスタスイッチを使用して、ｎビットＤ／Ａデコーダが形成される。各Ｐ型スイッチとＮ型スイッチは、ＣＭＯＳスイッチの形成に使用するよりもトランジスタ数を減らして形成することができ、総トランジスタ数が削減される。
【０００９】
一実施形態では、ｎビットＤ／Ａデコーダは、第１のしきい値よりも高い出力電圧を供給するためのｐチャネル金属酸化膜シリコントランジスタ（ＰＭＯＳ）などのＰ型トランジスタを使用して形成されたｎ−１ビットデコーダと、第２のしきい値よりも低い出力電圧を供給するｎチャネル金属酸化膜シリコントランジスタ（ＮＭＯＳ）などのＮ型トランジスタを使用して形成されたｎ−１ビットデコーダを有する。前記第２のしきい値は前記第１のしきい値よりも高い値であってもよい。前記ＰＭＯＳデコーダと前記ＮＭＯＳデコーダに、デコーダ入力のｎ−１ビットが供給される。前記デコーダの残りのビットによって制御されているスイッチが、デコーダ出力を、前記ＰＭＯＳデコーダまたは前記ＮＭＯＳデコーダのいずれかから選択する。前記ＮＭＯＳデコーダおよび前記ＰＭＯＳデコーダへのアナログ入力は、前記しきい値よりも高くかつしきい値よりも低い値に選択され、この結果、ＰＭＯＳスイッチのみを使用して前記ＰＭＯＳデコーダを、ＮＭＯＳスイッチのみを使用して前記ＮＭＯＳデコーダをそれぞれ形成することができる。ＣＭＯＳスイッチと比較して、トランジスタ数が大幅に削減される。
【００１０】
任意選択で、前記第２のしきい値よりも大きなアナログ電圧を生成するデジタル値が前記ＮＭＯＳデコーダによってデコードされ、前記第１のしきい値よりも低いアナログ電圧を生成するデジタル値が前記ＰＭＯＳデコーダによってデコードされるように保証するために、デコード対象のｎビットの入力が条件付け（すなわち操作）されてもよい。前記第２としきい値間（between the second and the threshold）の電圧は、前記ＮＭＯＳデコーダまたは前記ＰＭＯＳデコーダによってデコードされうる。一実施形態では、Ｄ／Ａデコーダは、任意のデジタル入力に対して、交互のクロックサイクルで、前記第１のしきい値よりも高い値と、前記第２のしきい値よりも低い値とを出力する。入力デジタルデータは、この１つおきのクロックサイクルで、インバータによって条件付けされる。任意選択で、異なる（が同じ極性の）アナログ電圧が、１つおきのサイクルで前記Ｄ／Ａデコーダに供給される。
【００１１】
本発明の一態様によれば、ｎビットのデジタル入力信号をアナログ出力信号に変換する方法が提供され、前記方法は、複数のｐ型トランジスタスイッチを使用して、前記ｎビットのデジタル入力信号に応じて、第１のしきい値よりも高いアナログ電圧から第１のアナログ電圧を選択するステップと、複数のｎ型トランジスタスイッチを使用して、前記ｎビットのデジタル入力信号に応じて、前記第１のしきい値よりも高い第２のしきい値よりも低いアナログ電圧から第２のアナログ電圧を選択するステップと、前記ｎビットのデジタル入力信号に応じて、前記第１のアナログ電圧および前記第２のアナログ電圧の一方を前記アナログ出力として選択するステップとを有する。
【００１２】
本発明の別の態様によれば、デジタル値をアナログ出力信号に変換する方法が提供され、前記方法は、前記デジタル値をｎビットとして受け取るステップと、しきい値電圧よりも高い値のアナログＰＭＯＳデコーダ出力信号を供給するために、ｎ−１ビットＰＭＯＳデコーダを使用して前記ビットのｎ−１をデコードするステップと、前記しきい値よりも低い値を有するＮＭＯＳデコーダ出力信号を供給するために、ｎ−１ビットＮＭＯＳデコーダを使用して前記ビットのｎ−１をデコードするステップと、前記アナログ出力信号を供給するために、前記ＮＭＯＳデコーダ出力信号および前記ＰＭＯＳデコーダ出力信号の一方を選択するステップとを有する。
【００１３】
本発明の別の態様によれば、デジタル−アナログデコーダが提供され、前記デジタル−アナログデコーダは、ｎビットのデジタル入力を受け取るためのｎ個の入力と、しきい値電圧よりも高い値のアナログＰＭＯＳデコーダ出力信号を供給するために、前記デジタル入力のｎ−１をデコードするｎ−１ビットＰＭＯＳデコーダと、前記しきい値電圧よりも低い値のアナログＮＭＯＳデコーダ出力信号を供給するために、前記デジタル入力のｎ−１をデコードするｎ−１ビットＮＭＯＳデコーダと、
前記アナログ出力信号を供給するために、前記ＮＭＯＳデコーダ出力信号および前記ＰＭＯＳデコーダ出力信号の一方を選択するセレクタと、を有する。
【００１４】
本発明の別の態様によれば、ｐ型トランジスタスイッチおよびｎ型トランジスタスイッチを有するデジタル−アナログデコーダが提供され、前記デジタル−アナログデコーダは、ｎビットのデジタル入力を受け取るためのｎ個の入力と、前記ｎビットのデジタル入力信号に応じて、第１のしきい値よりも高いアナログ電圧から第１のアナログ電圧を選択するための複数のｐ型トランジスタスイッチと、前記ｎビットのデジタル入力信号に応じて、前記第１のしきい値よりも高い第２のしきい値よりも低いアナログ電圧から第１のアナログ電圧を選択するための複数のｎ型トランジスタスイッチと、前記アナログ出力信号を供給するために、前記第１のアナログ電圧と第２のアナログ電圧の一方を選択するためのセレクタとを有する。
【００１５】
本発明のほかの態様および特徴は、添付の図面を参照して、以下の本発明の特定の実施形態の説明を検討すれば、当業者にとって明らかとなるであろう。
【００１６】
図面において、本発明の実施形態を、例示のみを目的として図示する。
【図面の簡単な説明】
【００１７】
【図１】二次元のアレイに配置されたＬＣＤ素子を有するディスプレイの模式図。
【図２】図１のディスプレイを駆動するための従来のＬＣＤドライバのブロック図。
【図３】図２のＬＣＤドライバに使用されている従来のｎビットＤ／Ａデコーダのブロック図。
【図４】図３のＤ／ＡデコーダのＣＭＯＳトランジスタスイッチの概略図。
【図５】図３のｎビットデコーダにｍレベルのガンマ補正を行い、２ｎのアナログ電圧レベルを供給するために使用される抵抗回路網の概略図。
【図６】本発明の実施態様を例示するｎビットＤ／Ａデコーダのブロック図。
【図７】図６のデコーダのＮＭＯＳトランジスタスイッチの概略図。
【図８】図６のデコーダのＰＭＯＳトランジスタスイッチの概略図。
【図９】図４，７，８のトランジスタスイッチを作動させるためのしきい値電圧を示す図。
【図１０】本発明の実施態様を例示する、図１のディスプレイと同様のディスプレイを駆動するためのＬＣＤドライバの一部の概略ブロック図。
【図１１】本発明の別の実施態様を例示する更に別のｎビットＤ／Ａデコーダのブロック図。
【図１２】図１０のＤ／Ａデコーダで使用されるデータビット用の制御ロジックの概略ブロック図。
【図１３】本発明の実施態様を例示する、代替のＤ／Ａデコーダの概略ブロック図。
【図１４】本発明の実施態様を例示する、代替のＤ／Ａデコーダの概略ブロック図。
【発明を実施するための形態】
【００１８】
図１は、液晶表示（ＬＣＤ）パネルの形をとることができる従来のディスプレイ１０の部分概略図である。図に示すように、それぞれ薄膜トランジスタ（ＴＦＴ）１４と液晶１６を備えた複数の放射素子１２が、二次元のアレイ１８に構成されている。本例の実施形態では、アレイ１８のサイズはｑ×ｒである。本例のトランジスタ１４は、電界効果トランジスタ（ＦＥＴ）である。アレイ１８の１列内でそれぞれ素子１２を形成しているトランジスタのソース線（ＳＯ）が相互接続されている。同様に、１行内のトランジスタのゲート線（ＧＯ）が相互接続されている。各トランジスタは、相互接続された液晶１６の配向を変更して、結晶を透過する特定の色の光の量を変化させるために使用される。より詳細には、現在アクティブになっている（active）行のソース線（ＳＯ）のアナログ電圧が、関連する液晶１６の状態を変える。行は、その行に共通のゲート線（ＧＯ）をアサートすることによってアクティブになる。液晶１６は、自身の固有キャパシタンスＣＩcおよび記憶キャパシタＣｓｔにより、ある限られた期間、その変更された状態を保持する。必要に応じて、液晶１６がその状態を保持する時間を延長するために、Ｃｓｔは、更に液晶１６と並列に接続されている。上で説明したように、表示画素は、通常、近くの３つの液晶によって形成されており、そのそれぞれは、各素子が発する赤、緑、青の光の量を制御している。
【００１９】
ドライバ２０は、図２に示すように、ディスプレイ１０の１行内のｑ本のソース線（ＳＯ）のすべてを同時に駆動するのに使用されうる。図に示すように、駆動回路２０は、ｑ個のｎビットロードレジスタ２４を有し、そのおのおのは、サンプリングレジスタ（不図示）から、二次元画像の行にある画素を表しているデータ要素を受け取る。各ｎビットロードレジスタ２４は、ｎビットレベルシフタ２６に出力を供給し、ｎビットレベルシフタ２６は、ｎビットデコーダ３２と、バッファとして機能するオペアンプ２８を有するデジタル−アナログコンバータ３０に出力する。レベルシフタ２６は、レジスタ２４の信号のデジタル電圧レベルを、ｎビットデコーダ３２と互換のレベルにシフトする。ｎビットデコーダ３２は、ｎビット入力の値に対応するＶ０〜Ｖ２ｎ−１の範囲のアナログ出力信号を出力する。明らかなように、Ｖ０〜Ｖ２ｎ−１は、非線形ガンマ補正された基準電圧を供給するために選択されうる。ガンマ補正は、一般に、インターネット上でｗｗｗ.ｐｏｖｎｔｏｎ.ｃｏｍ／ＧａｍｍＦＡＱ.ｈｔｍｌから入手可能なＣｈａｒｌｅｓ  Ｐｏｙｎｔｏｎ’ｓ  Ｇａｍｍａ  ＦＡＱに記載されており、同文献の内容を参照により本明細書に援用する。
【００２０】
オペアンプ２８は、バッファとして機能し、アレイ１８の相互接続されたソース線（ＳＯ）を駆動するために使用される分離された（isolated）アナログ信号を供給する。各出力に関連するスイッチ３４は、アナログ出力がソース線に供給されるタイミングを制御する。ゲートドライバ４０は、アレイ１８の各行に関連するゲート線（ＧＯ）をアサートすることができ、行セレクタとして機能する。ゲート線は所定の電圧を印加することによってアサートされ、これにより、関連する行のＦＥＴのソースからドレインに電流が流れるようになる。このように、ゲートドライバ４０は、ｒ個の出力を有し、そのおのおのは、アクティブ時に、アレイ２８の相互接続されたゲート線（ＧＯｋ）を駆動するための固定の出力を供給する。ゲートドライバ４０はクロック入力（ＲＯＷ＿ＣＬＫ）によって制御されている。ＲＯＷ＿ＣＬＫのエッジで、アサートされているゲートドライバ４０のｒ個の出力が先に進む（that is asseted advances）。
【００２１】
動作時に、ゲートドライバ４０は、１つの行のゲート線ＧＯｊをアサートする（図１参照）。ディスプレイ１０に表現しようとしている画像の、ｑ個のデータ要素を有する対応する行が、メモリ（不図示）から読み出され、ロードレジスタ２２に供給される。ｎビットレベルシフタ２６は、ロードレジスタ２２内のデータをシフトして、シフトされたデータをｎビットデコーダ３２に供給し、ｎビットデコーダ３２は、オペアンプ２８を駆動して、特定の行に存在する全てのソース線（ソース線ＳＯ１〜ＳＯｑ）に対して、ソース線を駆動するアナログ出力（Ｄ／Ａ１〜Ｄ／Ａｑ）を供給する。データの行が現在アサートされている列のソース線（ＳＯ１〜ＳＯｑ）に供給されると、ｑ個の新しいサンプルが、ロードレジスタ２２に供給され、ロードレジスタ２２は、アサートされているゲート線が先に進み、スイッチ３４が再びアクティブになってから、表示素子の次の行を駆動する。上で説明した動作がディスプレイの全行について繰り返される。
【００２２】
各液晶１６に関連するキャパシタンスＣＩＣおよびＣｓｔにより、各表示素子１２は自身の状態を保持し、アレイ１８の残るｒ−１行の素子は（すなわち、ＲＯＷ＿ＣＬＫの約ｒサイクルに）デジタル−アナログコンバータ３０によってリフレッシュされる。理解されるように、ドライバ２０は、行内の各表示素子について、ｎビットレベルシフタ、ｎビットデコーダおよびオペアンプを有する。このため、ドライバ２０は、ｑ列（すなわちｑ×ｒ）のディスプレイを駆動するためには、このようなレベルシフタ、デコーダおよびオペアンプをｑ個有する。
【００２３】
図３は、図１のディスプレイ１０の素子１２などの表示素子の駆動に用いられうる従来のｎビットデジタル−アナログデコーダ３２を示す。図に示すように、Ｄ／Ａデコーダ３２は、入力Ｉ０，Ｉ１，…，
【数１】
2010516067.tif 000003
において、ｎビットのデジタル入力Ｄ（Ｄ０，Ｄ１，Ｄ２，…，Ｄｎ−１）と２ｎのアナログ入力を受ける。デコーダ３２は、２（２ｎ−１）のアナログスイッチ５４を有し、これがｎ個の列に配列されている。各スイッチ５４は、アナログ入力（ＩＮ）と出力（ＯＵＴ）を有する。制御入力（ＣＯＮ）およびその逆制御入力（ＢＣＯＮ）が、ＩＮＰＵＴでの信号をその出力に与えるかどうかを制御する。各列内の隣接するアナログスイッチ５４（例えばスイッチ５４ａ，５４ｂ）は、制御入力ＣＯＮとＢＣＯＮが相補的に相互接続されており（スイッチ５４ａの制御入力ＣＯＮがスイッチ５４ｂの逆制御入力に接続されている）、その出力が並列に接続されている。このようにして、２つの隣接するスイッチ（例えばスイッチ５４ａ，５４ｂ）がセレクタとして機能し、出力ＯＵＴに与えられる信号が、２つのトランジスタスイッチの一方の入力にある信号となる。例えば、スイッチ５４ａ，５４ｂの制御入力ＣＯＮ（およびその逆のＢＣＯＮ）に応じて、スイッチ５４ａに供給されるＩ０またはスイッチ５４ｂに供給されるＩ１のいずれかが、スイッチ５４ａ，５４ｂのセレクタの出力に与えられる。
【００２４】
ｎビットデジタルデータＤの１ビット（Ｄ０，Ｄ１，…，Ｄｎ−１）を受け取るために、各列の１つおきのトランジスタスイッチ５４の制御入力（ＣＯＮ）が相互接続されうる。ｎビットデジタルデータＢＤのビット補数の１ビット（ＢＤ０，ＢＤ１，ＢＤｎ−１）を受け取るために、各列の残りのトランジスタスイッチ５４の制御入力（ＣＯＮ）が相互接続されうる。ＢＤは、適切なｎビットインバータ（不図示）を使用して作成することができる。
【００２５】
ある列内の４つのスイッチ５４の出力が、次の列の２つのスイッチ５４に入力を供給しており、セレクタとして機能する。このようにして、ｎ個の制御入力によって、デコーダ３２のＤ／Ａコンバータ出力Ｄ／Ａｏｕｔにおいて、入力
【数２】
2010516067.tif 000004
に与えられた２ｎ個の入力電圧
【数３】
2010516067.tif 000005
のいずれか１つが選択される。
【００２６】
各スイッチ５４が２つの相補的な制御入力（ＣＯＮおよびＢＣＯＮ）によって制御されるため、制御入力ＣＯＮ＝１（ＶＨ）およびＢＣＯＮ＝０（ＶＬ）の場合にスイッチ５４がオンになり、制御入力ＣＯＮ＝０（ＶＬ）およびＢＣＯＮ＝１（ＶＨ）の場合にスイッチ５４がオフになる。電圧ＶＨとＶＬは、それぞれ、ハイとローの論理レベルを表している。例えば、ＶＨは電源電圧であり、ＶＬはグラウンドなどである。
【００２７】
各スイッチ５４はトランジスタスイッチとして作製されうる。一般に、このようなトランジスタスイッチは、金属酸化膜半導体（ＭＯＳ）トランジスタを使用して作製される。スイッチ５４として使用される適切なＭＯＳスイッチが、図４に示されている。図に示すように、各スイッチ５４は２つのＭＯＳトランジスタ５６，５８を有し、そのうちの１つはＰ−チャネルＭＯＳ（ＰＭＯＳ）トランジスタ５６であり、もう１つはＮ−チャネルＭＯＳ（ＮＭＯＳ）トランジスタ５８であり、各トランジスタ５６，５８のソースが、もう一方のトランジスタ５６，５８のドレインに接続され、背中合わせ（back to back）に配置されている。このようなトランジスタ相互接続は、相補型金属酸化膜（（ＣＭＯＳ）スイッチ５４を提供する。ＣＭＯＳおよび他のＭＯＳトランジスタスイッチは、CMOS Analog Design，P. E. Allen, et al.，Oxford University Press，米国；第２版（２００２年１月１５日）に詳しく説明されており、その内容が参照により本明細書に援用される。
【００２８】
ＣＭＯＳスイッチ５４は、スイッチ５４の正常動作範囲内で、入力（ゲート）電圧を制御するためのスイッチ入力（ソース）に制限がないことを保証するために使用される。詳細には、当業者が理解しているように、スイッチとして接続されているＰＭＯＳトランジスタ５８は、ゲート−ソース電圧が所定の電圧（ＶＴＰ）よりも低い場合にのみ完全に導通となる。（すなわちＶＧＳ＜ＶＴＰ、拡張ＰＭＯＳ（for enhancement PMOS）：ＶＴＰ＜０）。ＶＧ＝ＶＬの場合、導通となるにはソース電圧が第１のしきい値を越えていなければならない。すなわち、ＶＳ＞ＶＬ＋｜ＶＴＰ｜。ＮＭＯＳトランジスタ（スイッチとして接続される）は、ゲート−ソース電圧が所定の電圧（ＶＴＰ）よりも高い場合にのみ完全に導通となる（すなわちＶＧＳ＞ＶＴＮ、拡張ＮＭＯＳ（for enhancement NMOS）：ＶＴＮ＞０）。ＶＧ＝ＶＨの場合、ソース電圧が第２のしきい値よりも低くなければならない。すなわち、ＶＳ＜ＶＨ−ＶＴＮ。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ５６，５８をソース−ドレイン間で接続することにより、ＶＣＯＮ＝ＶＨおよびＶＢＣＯＮ＝ＶＬが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ５６，５８のゲートに印加されたときに、２つのトランジスタ５６，５８の少なくとも一方が、ＶＩＮ＝ＶＬ〜ＶＨの全入力範囲に対して導通となることが保証される。特に、第２のしきい値電圧ＶＳ＝ＶＨ−ＶＴＮは、通常、第１のしきい値電圧ＶＳ＝ＶＬ＋｜ＶＴＰ｜よりも高い（またはこれと等しい）ため、トランジスタ５６，５８の動作電圧が重複する範囲が生まれる可能性がある。しきい値電圧ＶＳ＝ＶＨ−ＶＴＮおよびＶＳ＝ＶＬ＋｜ＶＴＰ｜と、ＶＬおよびＶＨとの関係を図９に示す。
【００２９】
個々のスイッチ５４の電圧に対する制約がないため、スイッチ５４の正常動作電圧範囲内（例えば、ＶＬ〜ＶＨ）で、デコーダ３２（図３）の電圧入力
【数４】
2010516067.tif 000006
に対する制約もない。しかし、スイッチ５４はそれぞれ２つのトランジスタ５６，５８を必要とするため、ｎビットデコーダ３２は、通常、少なくとも４（２ｎ−１）個のトランジスタを必要とする。このため、６ビットＤ／Ａコンバータ／デコーダでは、デコーダ３２などのＤ／Ａデコーダを形成するために合計で少なくとも２５２個のトランジスタが使用される。実際、以下で詳しく説明するように、デコーダ３２の省面積設計では、通常は、この数よりも多くのトランジスタが必要となる。
【００３０】
図６に示すように、本発明の一実施形態を例示するＤ／Ａデコーダ１００は、主にＰ型（例えばＰＭＯＳ）トランジスタスイッチ１０２とＮ形（例えばＮＭＯＳ）トランジスタスイッチ１０４によって形成される。図６のデコーダのＮＭＯＳトランジスタスイッチとＰＭＯＳトランジスタスイッチが、図７と図８にそれぞれ示されている。図９に示すように、ＰＭＯＳトランジスタスイッチ１０２は、第１のしきい値（ＶＳ＝ＶＬ＋｜ＶＴＰ｜）と等しいかこれよりも高い値の電圧しか切り替えることができず、ＮＭＯＳトランジスタスイッチ１０２は、スイッチ電圧が第２のしきい値（ＶＳ＝ＶＨ−ＶＴＮ）よりも低い値の電圧しか切り替えることができない。
【００３１】
図６に示すように、ＰＭＯＳスイッチ１０２は、ＶＬ＋｜ＶＴＰ｜よりも高いレベルのアナログ入力
【数５】
2010516067.tif 000007
に対して機能する２ｎ−１ビットＰＭＯＳ  Ｄ／Ａデコーダ１２０を形成している。同様に、ＮＭＯＳスイッチ１０４は、ＶＨ−ＶＴＮよりもレベルが低いアナログ入力
【数６】
2010516067.tif 000008
に対して機能する２ｎ−１ビットＮＭＯＳ  Ｄ／Ａデコーダ１２２を形成している。デコーダ１２０の出力とデコーダ１２２の出力は、ＰＭＯＳスイッチ１２４とＮＭＯＳスイッチ１２６で形成されたセレクタを使用して結合されうる。
【００３２】
明らかなように、Ｄ／Ａデコーダ１００は、ＶＬ＋｜ＶＴＰ｜よりも高い２ｎ−１のアナログ出力電圧（２ｎ−１の一意のデジタル入力に対応する）、およびＶＨ−ＶＴＮよりも低い２ｎ−１のアナログ電圧（残りの２ｎ−１の一意のデジタル入力に対応する）を供給するのに最も適している。ＶＬ＋｜ＶＴＰ｜よりも高い入力電圧はＰＭＯＳデコーダ１２０によってデコードされ、ＶＨ−ＶＴＮよりも低い電圧はＮＭＯＳデコーダ１２２によってデコードされうる。
【００３３】
ＬＣＤ表示素子１２の焼付きを防止するために、各液晶に印加される電圧が定期的に変更される。すなわち、同じ入力デジタルデータＤに対して、ソース線出力のレベルを変えて液晶１６を充電する必要がある。このために、デジタル値Ｄに対して、２つの電圧のいずれを印加するかが極性制御信号ＰＯＬ＿ＣＬＫによって制御されうる。例えば、必要に応じて、ＰＯＬ＿ＣＬＫ＝０の場合、ソース線出力Ｖ＋（Ｄ）および全素子１２の共通電極がＶＣＯＭ＝ＶＣＯＭＬにセットされ、ＰＯＬ＿ＣＬＫ＝１の場合、ソース線出力Ｖ―（Ｄ）および全素子１２の共通電極がＶＣＯＭ＝ＶＣＯＭＨにセットされ、このとき、Ｖ＋（Ｄ）−ＶＣＯＭＬ＝ＶＣＯＭＨ−Ｖ−（Ｄ）である。
【００３４】
従来のＬＣＤドライバ（図３）の場合は、一般に、図５に示すように、ガンマ補正された入力電圧の組｛Ｖ＋ＧＡＭＭＡ｝＝｛Ｖ＋ＧＡＭＭＡ１，Ｖ＋ＧＡＭＭＡ２，…，Ｖ＋ＧＡＭＭＡｍ｝または｛Ｖ−ＧＡＭＭＡ｝＝｛Ｖ−ＧＡＭＭＡ１，Ｖ−ＧＡＭＭＡ２，…，Ｖ−ＧＡＭＭＡｍ｝を抵抗回路網６２に印加することによって、Ｄ／Ａデコーダ３２を使用して、電圧
【数７】
2010516067.tif 000009
がディスプレイに供給される。複数の抵抗６４は、回路網６２内で、
【数８】
2010516067.tif 000010
をデコーダ３２に供給するための分圧器として機能する。ガンマ補正された２組の入力電圧｛Ｖ＋ＧＡＭＭＡ｝または｛Ｖ−ＧＡＭＭＡ｝が供給され、この結果、値が振動する（oscillating）電圧
【数９】
2010516067.tif 000011
が素子１２の各結晶１６（図１）に印加されうる。
【００３５】
印加電圧の電圧は、極性クロック信号（ＰＯＬ＿ＣＬＫ）のレベルに応じて振動する。詳細には、ＰＯＬ＿ＣＬＫ＝０の場合｛Ｖ＋ＧＡＭＭＡ｝が印加され、ＰＯＬ＿ＣＬＫ＝１の場合｛Ｖ−ＧＡＭＭＡ｝が印加される。このため、コンバータ５２の入力Ｄ０〜ＤＮ−１（Ｄ）に印加される各デジタル値は、Ｄ／ＡＯＵＴにおいて、特定の極性クロックサイクルに応じて２種類の異なる電圧Ｖ＋（Ｄ）／Ｖ−（Ｄ）を生成しうる。留意点として、各Ｖ＋／Ｖ−対は同じ色／強度に対応しているため、Ｖ＋ＧＡＭＭＡ１＞Ｖ＋ＧＡＭＭＡ２，…，＞Ｖ＋ＧＡＭＭＡｍ、かつＶ−ＧＡＭＭＡ１＜Ｖ−ＧＡＭＭＡ２，…，＜Ｖ−ＧＡＭＭＡｍである。Ｖ＋ＧＡＭＭＡｍとＶ−ＧＡＭＭＡｍには、Ｖ＋ＧＡＭＭＡｍ＋ＶＣＯＭＬ＝ＶＣＯＭＨ−Ｖ−ＧＡＭＭＡｍという関係がある。図の実施形態では、Ｖ＋ＧＡＭＭＡｊ＋ＶＣＯＭＬ＝ＶＣＯＭＨ−Ｖ−ＧＡＭＭＡｊである。｛Ｖ＋ＧＡＭＭＡ｝と｛Ｖ−ＧＡＭＭＡ｝の値を変更することで、Ｖ＋（Ｄ）−ＶＣＯＭＬ＝ＶＣＯＭＨ−Ｖ−（Ｄ）により、Ｄ／Ａコンバータの非線形性が調整される。
【００３６】
このため、Ｄ／Ａデコーダ１００は、ディスプレイ１０の駆動に使用する一部のアナログ電圧を生成するのに非常に適しており、当業者が理解する他の多くの用途も有することができる。しかし、上で説明したように、従来のＬＣＤ配列を駆動するために、各データ入力Ｄは、現在の極性クロック（ＰＯＬ＿ＣＬＫ）サイクルに応じて、２つの異なる電圧に対応している。このため、デコーダ１００を、デコーダ３２の代用として使用することはできない。
【００３７】
すなわち、入力
【数１０】
2010516067.tif 000012
に印加する電圧はＶＬ＋｜ＶＴＰ｜よりも高くなければならず、入力
【数１１】
2010516067.tif 000013
に印加する電圧はＶＨ−ＶＴＮよりも低くなければならないため、図５の回路網６２を使用して、図３のデコーダ３２に単に電圧Ｖ＋／Ｖ−を印加するだけでは正常に動作しない。
【００３８】
したがって、本発明の実施形態の例示では、デコーダ１００の入力
【数１２】
2010516067.tif 000014
において
【数１３】
2010516067.tif 000015
を生成するために、Ｖ＋ＧＡＭＭＡ１＞Ｖ＋ＧＡＭＭＡ２，…，＞Ｖ＋ＧＡＭＭＡｍおよびＶ−ＧＡＭＭＡ１＞Ｖ−ＧＡＭＭＡ２，…，＞Ｖ−ＧＡＭＭＡｍを満たす｛Ｖ＋ＧＡＭＭＡ｝＝｛Ｖ＋ＧＡＭＭＡ１，Ｖ＋ＧＡＭＭＡ２，…，Ｖ＋ＧＡＭＭＡｍ｝または｛Ｖ−ＧＡＭＭＡ｝＝｛Ｖ−ＧＡＭＭＡ１，Ｖ−ＧＡＭＭＡ２，…，Ｖ−ＧＡＭＭＡｍ｝が選択され、極性クロック（ＰＯＬ＿ＣＬＫ）の交互のサイクルにおいて抵抗器ラダーに印加される。同時に、必要に応じて、ＶＬ＋｜ＶＴＰ｜よりも高い出力電圧を供給するデジタル入力がＰＭＯＳデコーダ１２０によって常にデコードされ、ＶＨ−ＶＴＮよりも低い出力電圧を供給するデジタル入力がＮＭＯＳデコーダ１２２によってデコードされるように保証するために、データがクロック１３０の交代極性クロックサイクルにおいて条件付けされてもよい。
【００３９】
図の実施形態では、組｛Ｖ＋’ＧＡＭＭＡ｝と｛Ｖ−’ＧＡＭＭＡ｝を切り替えるための論理を有する回路１５０が、図１０に示される。図に示すように、ｍ個のマルチプレクサ１５２は、｛Ｖ＋’ＧＡＭＭＡ｝または｛Ｖ−’ＧＡＭＭＡ｝の電圧を選択して、これらを抵抗回路網１５４（図５の抵抗回路網６０と同様）のｍ個の入力に供給するために使用されており、分圧器として機能する。回路網１５４は、組
【数１４】
2010516067.tif 000016
をデコーダ１００のアナログ入力
【数１５】
2010516067.tif 000017
にそれぞれ供給する。
【００４０】
更に別のマルチプレクサ１５６が、Ｄかそのビット補数
【数１６】
2010516067.tif 000018
（インバータ１５８によって出力される）かを選択し、これを、（図２のロードレジスタ２４およびレベルシフタ２６のなどの、サンプリングレジスタ、ロードレジスタおよびレベルシフタによって）コンバータ１００のデジタル入力に供給する。マルチプレクサ１５２，１５６は、極性クロック信号ＰＯＬ＿ＣＬＫをクロック供給される。
【００４１】
ＰＯＬ＿ＣＬＫ＝０の場合、マルチプレクサ１５２は、｛Ｖ＋ＧＡＭＭＡ｝を自身の出力として選択し、
【数１７】
2010516067.tif 000019
を自身の出力として選択し、その結果、デコーダ１００のデータビット入力が
【数１８】
2010516067.tif 000020
となり、デコーダ１００のアナログ入力
【数１９】
2010516067.tif 000021
として
【数２０】
2010516067.tif 000022
となる。ＰＯＬ＿ＣＬＫ＝１の場合、マルチプレクサ１５２は、｛Ｖ-ＧＡＭＭＡ｝を自身の出力として選択し、Ｄを自身の出力として選択し、その結果、デコーダ１００のデータビット入力がＤとなり、
【数２１】
2010516067.tif 000023
として
【数２２】
2010516067.tif 000024
となる。このため、入力データＤについて、ＰＯＬ＿ＣＬＫ＝０の場合、デコーダの出力はＶ＋ｍであり、このとき、ｍ＝
【数２３】
2010516067.tif 000025
およびＶＣＯＭ＝ＶＣＯＭＬであり、ＰＯＬ＿ＣＬＫ＝１の場合、デコーダの出力はＶ−ｍであり、このとき、ｍ＝ＤおよびＶＣＯＭ＝ＶＣＯＭＨである。このため、
【数２４】
2010516067.tif 000026
であっても、Ｖ＋（Ｄ）−ＶＣＯＭＬ＝ＶＣＯＭＨ−Ｖ−（Ｄ）を実現しうる。このようにして、データＤのビットを反転させることによって、ＶＬ＋ＶＴＰよりも高い出力電圧（組｛Ｖ＋ＧＡＭＭＡ｝または｛Ｖ−ＧＡＭＭＡ｝に対する）をデコーダ１２０によって切り替えることができ、ＶＨ−ＶＴＮよりも低い出力電圧をデコーダ１２２によって切り替えることができる。
【００４２】
実際、ＶＬ＋｜ＶＴＰ｜よりも高く、ＶＨ−ＶＴＮよりも低い電圧は、範囲が重複している（図９に示す）。ＶＬ〜ＶＨのアナログ出力範囲に対する０〜２ｎ−１の範囲のデジタルデータをデコードするために、２組のアナログ入力電圧が、ＰＭＯＳデコーダの入力とＮＭＯＳデコーダの入力に供給され、ＶＨ−ＶＴＮよりも高い出力電圧を供給するデジタル入力がＰＭＯＳデコーダ１２０によって常にデコードされ、ＶＬ＋｜ＶＴＰ｜よりも低い出力電圧を供給するデジタル入力がＮＭＯＳデコーダ１２２によって常にデコードされ、ＶＬ＋｜ＶＴＰ｜とＶＨ−ＶＴＮの間の出力電圧を供給するデジタル入力が、ＰＭＯＳデコーダ１２０またはＮＭＯＳデコーダ１２２によってデコードされることが保証される。
【００４３】
回路網６０（または回路網１５４）の電圧出力が、図５に更に示される。図に示すように、回路網１５４のｉ番目の出力は、組｛Ｖ＋ＧＡＭＭＡ｝の印加後は、ＰＯＬ＿ＣＬＫ＝０の正サイクルに対応するアナログ電圧Ｖ＋ｉであり、組｛Ｖ−ＧＡＭＭＡ｝の印加後は、ラダー１５４のｉ番目の出力は、ＰＯＬ＿ＣＬＫ＝１の負サイクルに対応するアナログ電圧Ｖ−ｉに対応する。｛Ｖ＋ＧＡＭＭＡ｝と｛Ｖ−ＧＡＭＭＡ｝は、ガンマ曲線に対応する、固有のガンマ補正された非線形デジタル−アナログ変換のための基準レベルであり、特定のディスプレイに適合させるために選択されうる。
【００４４】
理解されるように、上で説明したデコーダは、開示のディスプレイドライバ、他のディスプレイドライバ、非線形デジタル−アナログ変換を含むデジタル−アナログ変換を必要とする他の回路／デバイスなど、多くの用途を有する。他の適切な動作しきい値電圧およびＶＴＰ値，ＶＴＮ値によって動作するコンバータを容易に作製することができる。
【００４５】
ＰＭＯＳデコーダまたはＮＭＯＳデコーダを未使用時に効果的にパワーダウンすることによって、電力消費が少なくなるように更にデコーダ１００を変更してもよい。図１１は、Ｎ型Ｄ／Ａデコーダ１２０’（デコーダ１２０と同様）の第１列にあるスイッチ１０２’、またはＰ型デコーダ１２２’（デコーダ１２２と同様）にある第１列のスイッチ１０４’のすべてを、１つ以上の追加の制御入力を使用してオフにできる変更例のデコーダ１００’を示す。詳細には、Ｎ型デコーダ１２０’およびＰ型デコーダ１２２’の第１列にあるスイッチ１０２’を制御するために、ビットＤ０（およびその補数（ＢＤ０））を使用する代わりに、４つの制御入力Ｄ００，Ｄ０１、Ｄ０２およびＤ０４が使用される。制御入力Ｄ００およびＤ０１はＮ型デコーダ１２０’の制御に使用され、制御入力Ｄ０２およびＤ０３はＰ型デコーダ１２２’の制御に使用される。制御入力Ｄ００およびＤ０１は、Ｎ型デコーダ１２０’の第１列にあるトランジスタ１０２’のシャットオフに、またはアナログ電圧の切り替えに使用することができ、便利である。同様に、制御入力Ｄ０２およびＤ０３は、Ｐ型デコーダ１２２’の第１列にあるトランジスタ１０４‘のシャットオフに、またはアナログ電圧の切り替えに使用することができる。このため、制御入力Ｄ００，Ｄ０１は、デコーダ１２０’を実質的にパワーダウンするために使用され、制御入力Ｄ０２，Ｄ０３は、デコーダ１２２’を実質的にパワーダウンするために使用されうる。各デコーダ１０２’，１０４’の第１列にあるトランジスタ１０２’は、デコード中のデータＤの最上位ビット（ＭＳＢ）に応じてシャットオフでき、便利である。このようにして、現在使用されていないｎ−１ビットデコーダ１２０’または１２２’が効果的にシャットダウンされる。シャットオフされたデコーダ１２０’または１２２’の入力における印加電圧と関連する電流が、適宜、トランジスタ１０２’または１０４’の第１列を越えて伝達されることはない。
【００４６】
データＤのＭＳＢおよび最下位ビット（ＬＳＢ）をデコードするために使用されうる論理回路１６０が図１２に示されており、これは、その後、制御入力Ｄ０１、Ｄ０２，Ｄ０３およびＤ０４の駆動に使用されうる。表１に示すＬＳＢ、ＤＯおよびＭＳＢ、Ｄｎ−１をデコードするために、図に示すように、２つのＮＡＮＤゲート１６２，１６４、２つのＮＯＲゲート１６６，１６８および３つのインバータ１７０，１７２，１７４が設けられている。
【表１】
2010516067.tif 000027
【００４７】
例に示したデコーダ１００および１００’は、２１＋２２＋，…，＋２ｎ個のトランジスタスイッチを有する。多くの他のスイッチ／列の構成も可能である。例えば、面積を節約し、トランジスタのファンアウトを減らし、駆動強度を提供するために、４ビットデコーダを、図１３に示すように、２３（１＋１＋１＋２１）個のスイッチで構成するか、図１４に示すように、２２（１＋１＋２１＋２２）のスイッチで構成することができる。留意点として、Ｐ型とＮ型の（ｎ−１）ビットデコーダとを選択するために使用されるセレクタは複数のｐ型スイッチとｎ型スイッチで形成される。図１３の例えば、Ｄ３によって駆動されるセレクタは、４つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタを使用して形成される。図１４のＤ３によって駆動されるセレクタは、２つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタを使用して形成される。ｎ−１ビットセレクタを形成するための他のトランジスタスイッチ構成が、当業者に明らかであろう。
【００４８】
ここで、デコーダ１００，１００’の開示の実施形態は、ＰＭＯＳおよびＮＭＯＳトランジスタ／スイッチを利用するが、本発明を実施する同様のデコーダを、他のｐ型／ｎ型トランジスタを使用して形成することができることを理解されたい。例えば、バイポーラ接合トランジスタ（例えばＰＮＰ／ＮＰＮ）トランジスタスイッチを使用するデコーダを形成してもよい。
【００４９】
当然、上記の実施形態は、例示のみを目的としており、限定を意図するものではない。本発明を実施する記載した実施形態は、形状、構成要素の配置、操作の詳細および順序がさまざまに変更される。むしろ、本発明は、請求の範囲によって規定される範囲に、このような変更のすべてを含むことを意図する。
【図１】
2010516067.tif 000028
【図２】
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【図３】
2010516067.tif 000030
【図４】
2010516067.tif 000031
【図５】
2010516067.tif 000032
【図６】
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【図７】
2010516067.tif 000034
【図８】
2010516067.tif 000035
【図９】
2010516067.tif 000036
【図１０】
2010516067.tif 000037
【図１１】
2010516067.tif 000038
【図１２】
2010516067.tif 000039
【図１３】
2010516067.tif 000040
【図１４】
2010516067.tif 000041
【国際調査報告】
2010516067.tif 000042
2010516067.tif 000043
2010516067.tif 000044