(57)【要約】  ビット（ＢＬ）センス線及びビットノット（ＢＬＮ）センス線と、ランダムアクセスメモリ（ＲＡＭ）ワード線（５０）及びリードオンリメモリ（ＲＯＭ）ワード線（５２）を有するメモリセル（３０）である。メモリセルは、スタティックＲＡＭ（ＳＲＡＭ）ビットセル（３２）及びＲＯＭビットセルを有する。ＳＲＡＭビットセルは、ビット及びビットノットセンス線の間で結合されていると共に、ＲＡＭワード線上で信号に応答する。ＲＯＭビットセルはまた、ビット及びビットノットセンス線の間で結合されると共に、ＲＯＭワード線上で信号に応答する。ＲＯＭビットセルは、第１及び第２のＲＯＭパストランジスタ（３８ａ）及び（３８ｂ）と、第１のノード及び第２のノード（４４）を有し、第１のノードは第１のパストランジスタの電圧線又は接地線のいずれかへの接続を永久的にプログラミングし、第２のノード（４４）は第２のＲＯＭパストランジスタの電圧線又は接地線のいずれかへ一方への接続を永久的にプログラミングする。【選択図】図２
2010516014.tif 000002
【特許請求の範囲】
【請求項１】
ビットセンス線及びビットノットセンス線と、
ランダムアクセスメモリ（ＲＡＭ）ワード線及びリードオンリメモリ（ＲＯＭ）ワード線と、
前記ビットセンス線及び前記ビットノットセンス線の間で結合されると共にＲＡＭワード線上で信号に応答するスタティックＲＡＭ（ＳＲＡＭ）ビットセルと、
前記ビットセンス線及び前記ビットノットセンス線の間で結合されると共にＲＯＭワード線上で信号に応答するＲＯＭビットセルとを備えるメモリセルであって、
前記ＲＯＭビットセルは、第１のＲＯＭパストランジスタ、第２のＲＯＭパストランジスタ、第１のノード及び第２のノードを備え、
前記第１のノードは前記第１のＲＯＭパストランジスタの電圧線及び接地線への接続を永久にプログラミングし、
前記第２のノードは前記第２のＲＯＭパストランジスタの前記電圧線及び前記接地線への接続を永久にプログラミングすることを特徴とするメモリセル。
【請求項２】
前記ＳＲＡＭのビット記憶装置が、ラッチ、第１のＲＡＭパストランジスタ及び第２のＲＡＭパストランジスタを有することを特徴とする請求項１記載のメモリセル。
【請求項３】
前記第１のＲＡＭパストランジスタ、前記第２のＲＡＭパストランジスタ、前記第１のＲＯＭパストランジスタ及び前記第２のＲＯＭパストランジスタが略同一のものであることを特徴とする請求項２記載のメモリセル。
【請求項４】
前記第１のＲＡＭパストランジスタ、前記第２のＲＡＭパストランジスタ、前記第１のＲＯＭパストランジスタ及び前記第２のＲＯＭパストランジスタが共通のウェル領域を共有することを特徴とする請求項３記載のメモリセル。
【請求項５】
前記第１のＲＡＭパストランジスタ及び前記第１のＲＯＭパストランジスタが、前記ビットセンス線への共通の第１端子接続部を共有し、
また、前記第２のＲＡＭパストランジスタ及び前記第２のＲＯＭパストランジスタが、前記ビットノットセンス線への共通の第２端子接続部を共有することを特徴とする請求項４記載のメモリセル。
【請求項６】
前記第１のＲＡＭパストランジスタ、前記第２のＲＡＭパストランジスタ、前記第１のＲＯＭパストランジスタ及び前記第２のＲＯＭパストランジスタがｎ型金属酸化物半導体（ｎＭＯＳ）装置であって、
前記ウェル領域がｐ型材料のｐ型ウェル領域又はｐ型基板領域であって、及び
前記第１端子接続部が、第１のＲＡＭパストランジスタのドレイン及び前記第１のＲＯＭパストランジスタのドレインに接続し、及び
前記第２端子接続部が、第２のＲＡＭパストランジスタのドレイン及び前記第２のＲＯＭパストランジスタのドレインに接続することを特徴とする請求項５記載のメモリセル。
【請求項７】
前記第１のノードが第１ビアを備え、該第１ビアは前記第１のＲＯＭパストランジスタを前記電圧線及び前記接地線のうちのどちらか一方に接続するようプログラムで追加され、
前記第２のノードが第２ビアを備え、該第２ビアは前記第２のＲＯＭパストランジスタを前記電圧線及び前記接地線のうちのどちらか一方に接続するようプログラムで追加され、
前記第１のノードが前記電圧線に接続すると共に第２のノードが前記接地線に接続して、前記ＲＯＭビットセルを第１の有効メモリ状態でプログラムし、或いは、前記第１のノードが前記接地線に接続すると共に第２のノードが前記電圧線に接続して、前記ＲＯＭビットセルを第２の有効メモリ状態でプログラムすることを特徴とする請求項１記載のメモリセル。
【請求項８】
前記第１のＲＯＭパストランジスタ及び前記第２のＲＯＭパストランジスタがｎ型金属酸化物半導体（ｎＭＯＳ）装置であって、
前記第１のＲＯＭパストランジスタの前記端子がソースであり、前記第２のＲＯＭパストランジスタの前記端子がソースであることを特徴とする請求項７記載のメモリセル。
【請求項９】
前記第１のノードが第１の導電性の配線を備え、該第１の導電性の配線は前記第１のＲＯＭパストランジスタを前記電圧線及び前記接地線のうちのどちらか一方に接続するようプログラムで追加され、
前記第２のノードが第２の導電性の配線を備え、該第２の導電性の配線は前記第２のＲＯＭパストランジスタを前記電圧線及び前記接地線のうちのどちらか一方に接続するようプログラムで追加され、
前記第１のノードが前記電圧線に接続すると共に第２のノードが前記接地線に接続して、前記ＲＯＭビットセルを第１の有効メモリ状態でプログラムし、或いは、前記第１のノードが前記接地線に接続すると共に第２のノードが前記電圧線に接続して、前記ＲＯＭビットセルを第２の有効メモリ状態でプログラムすることを特徴とする請求項１記載のメモリセル。
【請求項１０】
前記第１のＲＯＭパストランジスタ及び前記第２のＲＯＭパストランジスタがｎ型金属酸化物半導体（ｎＭＯＳ）装置であって、
前記第１のＲＯＭパストランジスタの前記端子がソースであり、前記第２のＲＯＭパストランジスタの前記端子がソースであることを特徴とする請求項９記載のメモリセル。
【請求項１１】
複数のメモリセルを有する請求項１から１０いずれかに記載のメモリデバイス。
【請求項１２】
前記メモリセルのＮ個のブロックが単一のビットセンス線及び単一のビットノットセンス線を共通で有すると共にＮ個のＲＡＭワード線の夫々及びＮ個のＲＯＭワード線の夫々を有することを特徴とする請求項１１記載のメモリデバイス。
【請求項１３】
複数のブロックを有し、各ブロックはＮ個の前記メモリセルを有し、Ｎ個のセルのブロックの夫々は単一のビットセンス線及び単一のビットノットセンス線を共通で有すると共にＮ個のＲＡＭワード線の夫々及びＮ個のＲＯＭワード線の夫々を有し、前記Ｎ個のＲＯＭワード線及び前記Ｎ個のＲＡＭワード線は前記ブロックの全てに共通していることを特徴とする請求項１１記載のメモリデバイス。
【請求項１４】
請求項１３記載のメモリデバイスと、各ブロックのセンス増幅器及び前記ＲＡＭ及びＲＯＭワード線に接続されたアドレスデコーダを有する情報保存検索システム。
【請求項１５】
前記ＲＡＭビットセル及び前記ＲＯＭビットセルの両方に共通のタイミング回路を有することを特徴とする請求項１４記載の情報保存検索システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリセル、このようなセルを複数有するメモリデバイス及び情報保存検索システムに関する。
【背景技術】
【０００２】
一般に、現在のメモリの設計は、スタティックランダムアクセスメモリ（ＳＲＡＭ）ブロック及びリードオンリメモリ（ＲＯＭ）ブロックを、完全に別々の配列に配置する。そのため、これらの配列は物理的に互いに近接していないと共に、同じ基本セルのレイアウトを共有しない。この結果として、このようなＳＲＡＭブロック及びＲＯＭブロックは、典型的に別々のアドレスデコード回路、出力検出及び多重化回路、及びタイミング回路を有する。これにおいてよく見られるいくつかの悪影響は、回路全体の複雑性、設置面積及び電力消費及び浪費の増加である。
【０００３】
設計は今や、ＳＲＡＭ及びＲＯＭブロックが共通のアドレスデコード回路又は共有のセンス増幅器のどちらかを用いるかというところに及んでいる。比較的最近、２，３の設計がＳＲＡＭ及びＲＯＭブロックを、同じ基本セルのレイアウトにおいて物理的に近接するよう統合する。しかし、これらの統合された設計はまだ多数の欠点を有する。
【０００４】
例えば、特許文献１は、７トランジスタＲＯＭを基本的に従来の６トランジスタＳＲＡＭ回路に追加する結合セルを教示する。残念なことに、ここにおける結果は多数の制限を有する。つまり、生じたメモリセルは単一のワード線、ＳＲＡＭ機能のためのビット線及びビットノット線を有する（すなわち従来とは異なる配列である）。またさらに、生じたメモリセルはＲＯＭ機能のための第３のビット線を有する。特許文献１の単一のワード線が使用可能な場合、ＳＲＡＭ及びＲＯＭ機能の両方は共にアクセスされ、またそれら両方の保存状態は３つのビット線にわたって現われる。その後、ダウンストリーム回路へ向かっていく。ダウンストリーム回路は、本明細書においてＲＡＭ又はＲＯＭが読み出されたかを選別するため必然的にもたらされると共に利用される。
【０００５】
統合されたビットセルの設計の他の例は、特許文献２において示される。これは、基本的に従来の６トランジスタＳＲＡＭ回路及び４トランジスタＲＯＭ回路を備えるハイブリッドメモリデバイスを教示する。（特許文献２はまた、６トランジスタＳＲＡＭセル、及び本明細書には関係のない６トランジスタ２ｘＲＯＭセルを教示する。）慣習に従い、またこのように特許文献１とは異なり、特許文献２は、ＳＲＡＭ及びＲＯＭ機能の両方に異なるビット及びビットノット線の配置のみを用いる。ＳＲＡＭ機能のために、特許文献２はＲＡＭワード線を用いるが、ＲＯＭ機能のためにはＲＯＭワード線及びＲＯＭアクティベーション線両方を用いる。したがって、特許文献２は、従来の２トランジスタＲＯＭセルにおいて用いられる少なくとも２倍のトランジスタを用いる。また、このタイプのセルの使用は、複雑な「アップストリーム」アドレスデコード回路を必要とする。
【０００６】
したがって、別々のＳＲＡＭ／ＲＯＭセルソリューションのトランジスタの数以上にトランジスタの数を増やさずに、同一の基本セルレイアウトに効果的に物理的に統合され、また単純で基本的に従来のビット及びワード線配列を利用する統合されたＳＲＡＭ／ＲＯＭセルへの必要性が、尚存在する。
【０００７】
【特許文献１】米国特許第６，８２６，０７３号（Ｌｉａｗ他）
【特許文献２】米国特許第６，１２８，２１８号（Ｙｏｕ他）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的はＳＲＡＭ／ＲＯＭ統合ビットセルを提供することである。
【課題を解決するための手段】
【０００９】
本発明のある態様は、ビットセンス線及びビットノットセンス線と、ランダムアクセスメモリ（ＲＡＭ）ワード線及びリードオンリメモリ（ＲＯＭ）ワード線と、前記ビットセンス線及び前記ビットノットセンス線の間で結合されると共にＲＡＭワード線上で信号に応答するスタティックＲＡＭ（ＳＲＡＭ）ビットセルと、前記ビットセンス線及び前記ビットノットセンス線の間で結合されると共にＲＯＭワード線上で信号に応答するＲＯＭビットセルとを備えるメモリセルであって、前記ＲＯＭビットセルは、第１のＲＯＭパストランジスタ、第２のＲＯＭパストランジスタ、第１のノード及び第２のノードを備え、前記第１のノードは前記第１のＲＯＭパストランジスタの電圧線及び接地線への接続を永久にプログラミングし、前記第２のノードは前記第２のＲＯＭパストランジスタの前記電圧線及び前記接地線への接続を永久にプログラミングすることを特徴とするメモリセルを提供する。
【００１０】
つまり、本発明の実施形態は統合されたメモリセルである。ビット及びビットノットセンス線、及びランダムアクセスメモリ（ＲＡＭ）ワード線及びリードオンリメモリ（ＲＯＭ）ワード線が提供される。統合されたメモリセルは、スタティックＲＡＭ（ＳＲＡＭ）ビットセル及びＲＯＭビットセルを統合する。ＳＲＡＭビットセルは、ビットセンス線及び前記ビットノットセンス線の間で結合されると共にＲＯＭワード線上で信号に応答する。ＲＯＭビットセルもまた、ビットセンス線及び前記ビットノットセンス線の間で結合されると共にＲＯＭワード線上で信号に応答する。ＲＯＭビットセルは特に、第１のＲＯＭパストランジスタ及び第１のノードを備え、第１のノードはこの第１のＲＯＭパストランジスタの電圧線及び接地線いずれかへの接続を永久にプログラミングする。ＲＯＭビットセルはさらに、第２のＲＯＭパストランジスタ及び第２のノードを備え、第２のノードはこの第２のＲＯＭパストランジスタの前記電圧線及び前記接地線いずれかへの接続を永久にプログラミングする。
【００１１】
本発明の他の態様は、メモリセルのメモリ状態を異なって検出するためのビット検出手段及びビットノット検出手段と、メモリセルのＲＡＭビット記憶装置にアクセスするためのランダムアクセスメモリ（ＲＡＭ）アクセス手段と、メモリセルのＲＯＭビット記憶装置にアクセスするためのリードオンリメモリ（ＲＯＭ）アクセス手段と、メモリセルの前記ＲＡＭビット記憶装置をもたらすスタティックＲＡＭ（ＳＲＡＭ）記憶装置と、メモリセルの前記ＲＯＭビット記憶装置をもたらすＲＯＭビット保存手段を有するメモリセルを提供し、前記ＳＲＡＭビット記憶装置は、前記ビット検出手段及び前記ビットノット検出手段の間で結合されると共に前記ＲＡＭアクセス手段に応答し、前記ＲＯＭビット記憶装置は前記ビット検出手段及び前記ビットノット検出手段の間で結合されると共に前記ＲＡＭアクセス手段に応答する。前記ＲＯＭビット記憶装置は第１のＲＯＭパストランジスタ、第２のＲＯＭパストランジスタ、前記第１のＲＯＭパストランジスタの電圧線及び接地線の一つへの接続を永久にプログラミングするための第１プログラミング手段、及び前記第２のＲＯＭパストランジスタの電圧線及び接地線の一つへの接続を永久にプログラミングするための第２プログラミング手段を備える。
【００１２】
前記ＳＲＡＭビット記憶装置は従来の６トランジスタ型ＲＡＭ回路を有することができる。
【００１３】
前記ＳＲＡＭビット記憶装置は、第１のＲＡＭパストランジスタ及び第２のＲＡＭパストランジスタを有することができ、前記第１のＲＡＭパストランジスタ、前記第２のＲＡＭパストランジスタ、前記第１のＲＯＭパストランジスタ及び前記第２のＲＯＭパストランジスタは略同一のものである
【００１４】
前記第１のＲＡＭパストランジスタ、前記第２のＲＡＭパストランジスタ、前記第１のＲＯＭパストランジスタ及び前記第２のＲＯＭパストランジスタは共通のウェル領域を共有することができる。前記第１のＲＡＭパストランジスタ及び前記第１のＲＯＭパストランジスタが、前記ビットセンス線に接続する共通の第１接続手段を共有可能であり、また、前記第２のＲＡＭパストランジスタ及び前記第２のＲＯＭパストランジスタが、前記ビットノットセンス線に接続する共通の第２接続手段を共有可能である。実施形態において、前記第１のＲＡＭパストランジスタ、前記第２のＲＡＭパストランジスタ、前記第１のＲＯＭパストランジスタ、及び第２のＲＯＭパストランジスタはｎ型金属酸化物半導体（ｎＭＯＳ）装置であり、前記ウェル領域はｐ型材料のｐ型ウェル領域又はｐ型基板領域であって、及び前記第１接続手段が、第１のＲＡＭパストランジスタのドレイン及び前記第１のＲＯＭパストランジスタのドレインに接続し、及び前記第２接続手段が、第２のＲＡＭパストランジスタのドレイン及び前記第２のＲＯＭパストランジスタのドレインに接続する。
【００１５】
実施形態において、前記第１のプログラミング手段が第１ビアを備え、該第１ビアは前記第１のＲＯＭパストランジスタを前記電圧線及び前記接地線のうちのどちらか一方に接続するようプログラムで追加され、前記第２のプログラミング手段が第２ビアを備え、該第２ビアは前記第２のＲＯＭパストランジスタを前記電圧線及び前記接地線のうちのどちらか一方に接続するようプログラムで追加され、そして前記第１のプログラミング手段が前記ＲＯＭパストランジスタを前記電圧線に接続すると共に、第２のプログラミング手段が前記第２のＲＯＭパストランジスタを前記接地線に接続して、前記ＲＯＭビット記憶装置を第１の有効メモリ状態でプログラムする。或いは、前記第１のプログラミング手段が前記第１のＲＯＭパストランジスタを前記接地線に接続すると共に、前記第２のプログラミング手段は前記第２のＲＯＭパストランジスタを前記電圧線に接続して、前記ＲＯＭビット記憶装置を第２の有効メモリ状態でプログラムする。前記第１のＲＯＭパストランジスタ、及び第２のＲＯＭパストランジスタはｎ型金属酸化物半導体（ｎＭＯＳ）装置であり、前記第１のＲＯＭパストランジスタの前記端子はソースであり、また前記第２のＲＯＭパストランジスタの前記端子はソースである。
【００１６】
実施形態において、前記第１のプログラミング手段は第１の導電性の配線を備え、該第１の導電性の配線は、前記第１のＲＯＭパストランジスタの端子を前記電圧線及び前記接地線のうちのどちらか一方に接続するようにプログラムで追加され、前記第２のプログラミング手段が第２の導電性の配線を備え、該第２の導電性の配線は前記第２のＲＯＭパストランジスタの端子を前記電圧線及び前記接地線のうちのどちらか一方に接続するようにプログラムで追加され、前記第１のプログラミング手段が前記第１のＲＯＭパストランジスタを前記電圧線に接続すると共に、前記第２のプログラミング手段が前記第２のＲＯＭパストランジスタを前記接地線に接続して、前記ＲＯＭビット記憶装置を第１の有効メモリ状態でプログラムし、或いは、前記第１のプログラム手段が前記第１のＲＯＭパストランジスタを前記接地線に接続すると共に、前記第２のプログラミング手段が前記第２のＲＯＭパストランジスタを前記電圧線に接続して、前記ＲＯＭビット記憶装置を第２の有効メモリ状態でプログラムする。前記第１のＲＯＭパストランジスタ及び前記第２のＲＯＭパストランジスタは、ｎ型金属酸化物半導体（ｎＭＯＳ）装置であってよく、前記第１のＲＯＭパストランジスタの前記端子がソースであり、また前記第２のＲＯＭパストランジスタの前記端子がソースである。
【００１７】
本発明はまた、複数のメモリセルを有するメモリデバイスを提供する。各セルは、ビットセンス線及びビットノットセンス線と、ランダムアクセスメモリ（ＲＡＭ）ワード線及びリードオンリメモリ（ＲＯＭ）ワード線と、前記ビットセンス線及び前記ビットノットセンス線の間で結合されると共にＲＡＭワード線上の信号に応答するスタティックＲＡＭ（ＳＲＡＭ）ビットセルと、前記ビットセンス線及び前記ビットノットセンス線の間で結合されると共にＲＯＭワード線上の信号に応答するＲＯＭビットセルとを備えるメモリセルであって、前記ＲＯＭビットセルは、第１のＲＯＭパストランジスタ、第２のＲＯＭパストランジスタ、第１のノード及び第２のノードを備え、前記第１のノードは前記第１のＲＯＭパストランジスタの電圧線及び接地線への接続を永久にプログラミングし、前記第２のノードは前記第２のＲＯＭパストランジスタの前記電圧線及び前記接地線への接続を永久にプログラミングする。実施形態において、前記メモリセルのＮ個のブロックが単一のビットセンス線及び単一のビットノットセンス線を共通で有すると共にＮ個のＲＡＭワード線夫々及びＮ個のＲＯＭワード線夫々を有することができる。
【００１８】
メモリデバイスの実施形態は、複数のブロックを有し、各ブロックはＮ個の前記メモリセルを有し、Ｎ個の各メモリセルのブロックは単一のビットセンス線及び単一のビットノット線を共通で有すると共にＮ個のＲＡＭワード線夫々及びＮ個のＲＯＭワード線夫々を有し、前記Ｎ個のＲＯＭワード線及び前記Ｎ個のＲＡＭワード線は前記ブロックの全てに共通している。
【００１９】
本発明はまた情報保存検索システムを提供し、該情報保存検索システムは、各ブロックの前記メモリデバイスのセンス増幅器及び前記ＲＡＭ及びＲＯＭワード線に接続されたデコーダを有する。前記情報保存検索システムは、前記ＲＡＭビットセル及び前記ＲＯＭビットセルの両方に共通のタイミング回路を有する。
【００２０】
本発明のこれら及び他の目的及び利点は、本発明を実施するための現在周知の最良の形態の説明、本明細書に記載の好適な実施形態の産業上の利用可能性を考慮して、及び図面の図に説明されるように、通常の知識を有する当業者にとって明らかなものになる。
【図面の簡単な説明】
【００２１】
【図１】本発明によるリードオンリランダムアクセスメモリ（ＲＯＲＡＭ）を図示するブロック図であって、例示的な一体化された回路応用においてマイクロプロセッサによって用いられている。
【図２】本発明によるＳＲＡＭ／ＲＯＭビットセルを図示する概略図であって、つまり、図１のＲＯＲＡＭで用いられるセルを図示したものである。
【図３】本発明による図２のＳＲＡＭ／ＲＯＭビットセルの他の概略図であって、この図においてより詳細を示すと共に発明者の現在の好適な実施形態を表す。
【図４】図３に示すＳＲＡＭ／ＲＯＭビットセルの実施形態の物理的なレイアウトを示す図である。
【図５】図２の複数のＳＲＡＭ／ＲＯＭビットセルを有するＮｘ６配列を図示する概略図である。
【図６】図５の３つのＮｘ６配列及び共通の周辺回路を有するＮｘ１８ブロックを図示する概略図である。
【図７】４つの６４ｘ１８ブロック（その夫々は図６の一式の４つのＮｘ１８ブロックを有する。Ｎ＝６４）を有する５１２ｘ１８メモリを図示する概略図である。
【００２２】
図面中の様々な図において、同等の参照番号が、同一又は類似の要素又は段階を意味するのに用いられる。
【発明を実施するための形態】
【００２３】
本発明の目的及び利点は、添付の図面に関連した以下の詳細な説明より明らかとなる。
【００２４】
本発明の好適な実施形態は、ＣＭＯＳのＳＲＡＭ／ＲＯＭ統合ビットセルである。本明細書において様々な図面で説明される通り、また特に図２から４を考慮して、本発明の好適な実施形態は通常参照番号（３０）で示される。
【００２５】
背景として、図１は本発明によるリードオンリランダムアクセスメモリ（ＲＯＲＡＭ）（１０）を図示するブロック図であって、例示的な一体化された回路応用（１４）においてマイクロプロセッサ（１２）によって用いられている。ＲＯＲＡＭ（１０）及びマイクロプロセッサ（１２）は、制御信号バス（１６）、データ信号バス（１８）及びアドレス信号バス（２０）を介して通信する。
【００２６】
図２は本発明によるＳＲＡＭ／ＲＯＭビットセル（３０）を図示する概略図であって、つまり、図１のＲＯＲＡＭ（１０）で用いられるセルを図示したものである。ＳＲＡＭ／ＲＯＭビットセル（３０）はＳＲＡＭビットセル（３２）を有し、これは一般に従来の６トランジスタ型であってよい（図３及び４も参照）。ＳＲＡＭ／ＲＯＭビットセル（３０）はさらにＲＯＭビットセル（３４）を有し、これは本図（また図３及び４）に示す通り、従来の２トランジスタ型であってよい。
【００２７】
ＳＲＡＭビットセル（３２）は特にパストランジスタ（３６ａ）から（３６ｂ）（図示の通り）を有し、またＲＯＭビットセル（３４）は特にパストランジスタ（３８ａ）から（３８ｂ）（図示の通り）を有する。図２のパストランジスタ（３６ａ）から（３６ｂ）及び（３８ａ）から（３８ｂ）は基本的に同一のものであるが、ＲＯＭビットセル（３４）のパストランジスタ（３８ａ）から（３８ｂ）は、ビットプログラミング用のプログラミングノード（４４）において、Ｖｄｄ／Ｖｓｓ（４０）又は接地（４２）に固定されている。ＳＲＡＭビットセル（３２）及びＲＯＭビットセル（３４）の物理的レイアウトはこのように略同じである。図示の通り、ＳＲＡＭビットセル（３２）及びＲＯＭビットセル（３４）は、一般にビットセンス線（４６）（ＢＬ）及びビットノットセンス線（４８）（ＢＬＮ）に接続され、また、一つのＲＡＭワード線（５０）及び一つのＲＯＭワード線（５２）がもたらされる。
【００２８】
背景技術の項で述べた通り、上記の、ＲＡＭ型のメモリは昔からこのような周辺回路を必要に応じて有しており、またＲＯＭ型メモリはこのような周辺回路を必要に応じて別々に有していた。これは過剰量に対処するには非論理的であり、しばしば非常に、例えば回路の設置面積、材料、電力及び設計資源の無駄であるということは、本発明の発明者達の見解である。
【００２９】
図３はＳＲＡＭ／ＲＯＭビットセル（３０）の他の概略図である。図３に示されるのは、さらなる詳細と共に発明者の現在の好適な実施形態である。図３の概略図は、図２の概略図を真っ直ぐに拡張したものであると当業者は理解しうる。破線のブロックは、ＳＲＡＭ／ＲＯＭビットセル（３０）、ＳＲＡＭビットセル（３２）及びＲＯＭビットセル（３４）を示す。この場合もやはり、スタティックランダムアクセスメモリビットセル（ＳＲＡＭビットセル（３２））は、リードオンリメモリビットセル（ＲＯＭビットセル（３４））と結合されており、これらのセルは、共通のデータビット線（ビットセンス線（４６）（ＢＬ））及びその相補的なデータビットノット線（ビットノットセンス線（４８）（ＢＬＮ））を共有する。ビットセンス線（４６）及びビットノットセンス線（４８）は異なるビットラインを形成する。ＳＲＡＭ／ＲＯＭビットセル（３０）が、ＲＡＭワード線（５０）又はＲＯＭワード線（５２）のどちらかを有効にすることにより読み込まれた場合、ビットセンス線（４６）における高電圧量及びビットノットセンス線（４８）における低電圧量は２進法の１の値を示し、また反対に、ビットセンス線（４６）における低電圧量及びビットノットセンス線（４８）における高電圧量は２進法の０の値を示す。２進法の１の値及び２進法の０の値はまた、ビットセンス線（４６）の低電圧量及びビットノットセンス線（４８）の高電圧量により示され、２進法の１の値を示すことが可能である。反対に、ビットセンス線（４６）の高電圧量及びビットノットセンス線（４８）の低電圧量により２進法の０の値を示すことができる。
【００３０】
図４は図３に示すＳＲＡＭ／ＲＯＭビットセル（３０）の実施形態の物理的なレイアウトを示す図である。図４では、実線のブロックはＳＲＡＭ／ＲＯＭビットセル（３０）、ＳＲＡＭビットセル（３２）及びＲＯＭビットセル（３４）、また共通のｐ型基盤領域又はｐ型ウェル領域（６０）が示される。ｐ型ウェル領域（６０）は、パストランジスタ（３６ａ）及び（３８ａ）のｎＭＯＳインスタンスを有する。このｎＭＯＳインスタンスは、ビットセンス線（４６）に接続する共通のドレイン（６２）を共有する。ｐ型領域（６０）はまた、パストランジスタ（３６ｂ）及び（３８ｂ）のｎＭＯＳインスタンスを有する。このｎＭＯＳインスタンスは、ビットノットセンス線（４８）に接続する共通のドレイン（６４）を共有する。ビットセル（３２）、（３４）をこの配置において結合させると、より小さい物理メモリレイアウトが結果としてもたらされる。
【００３１】
ｎＭＯＳトランジスタ（６６）、（６８）及びｐＭＯＳトランジスタ（７０）、（７２）は、ＳＲＡＭビットセル（３２）のラッチを備える。ｎＭＯＳパストランジスタ（３６ａ）、（３６ｂ）は、ＳＲＡＭビットセル（３２）が読み込まれたり或いは書き込まれたりする場合、ＳＲＡＭビットセル（３２）をビットセンス線（４６）及びビットノットセンス線（４８）に接続するのに用いられるパストランジスタである。トランジスタ（３６ａ）から（３６ｂ）、（６６）、（６８）、（７０）、（７２）のこの構成は、典型的な６トランジスタ（「６Ｔ」）スタティックランダムアクセスメモリ（「ＳＲＡＭ」）ビットセルである。
【００３２】
ＳＲＡＭ／ＲＯＭビットセル（３０）のＳＲＡＭビットセル（３２）は、ポリシリコンＲＡＭワード線（５０）に電圧を印加することにより、マイクロプロセッサ（１２）（図１）により読み込まれる。これにより、ビットセンス線（４６）を電圧値（ｎＭＯＳトランジスタ（６６）又はｐＭＯＳトランジスタ（７０）のどちらかにより駆動されるＳＲＡＭビットセル（３２）（トランジスタ（６６）、（６８）、（７０）、（７２））中に存在する）を用いて動かすｎＭＯＳパストランジスタ（３６ａ）を作動させ、また、電圧値（ｎＭＯＳトランジスタ（６８）又はｐＭＯＳトランジスタ（７２）のどちらかにより駆動されるＳＲＡＭビットセル（３２）（トランジスタ（６６）、（６８）、（７０）、（７２））中に存在する）を用いて動かすｎＭＯＳトランジスタ（３６ｂ）を作動させる。
【００３３】
ＳＲＡＭ／ＲＯＭビットセル（３０）のＲＯＭビットセル（３４）は、ポリシリコンＲＯＭワード線（５２）に電圧を印加することにより、マイクロプロセッサ（１２）（図１）によって読み込まれる。これにより、ビットセンス線（４６）をＶｄｄ／Ｖｓｓ（４０）又は接地（４２）のどちらかの電圧値を用いて駆動されるｎＭＯＳパストランジスタ（３８ａ）を作動させ、また、ビットノットセンス線（４８）を、接地（４２）又はＶｄｄ／Ｖｓｓ（４０）どちらかの電力値を用いて駆動されるｎＭＯＳパストランジスタを作動させる。この電圧値は、ビットセンス線（４６）上で作動されるものの逆数である。
【００３４】
ＲＯＭビットセル（３４）を特定のデータ値にプログラミングする１つのアプローチは、ビアを用いて、ｎＭＯＳパストランジスタ（３８ａ）から（３８ｂ）のソースから物理的なレイアウト内に既にもたらされたメタルストラップをＶｄｄ／Ｖｓｓ（４０）及び接地（４２）に接続することである。例えば、ＲＯＭビットセル（３４）が１のデータ値にプログラムされる場合、ｎＭＯＳパストランジスタ（３８ａ）のソース（７４）はメタルストラップ（７６）に接続される。これにより、ビア（７８）はメタルストラップ（７６）をＶｄｄ／Ｖｓｓ（４０）に接続するために追加される。同様に、ｎＭＯＳパストランジスタ（３８ｂ）のソース（８０）はメタルストラップ（８２）に接続し、これによりビア（８４）はメタルストラップ（８２）を接地（４２）へ接続するため追加される。反対に、ＲＯＭビットセル（３４）が０のデータ値にプログラムされる場合、ソース（７４）もメタルストラップ（８６）に接続される。これにより、ビア（８８）はメタルストラップ（８６）を接地（４２）に接続するため追加される。また同様に、ｎＭＯＳパストランジスタ（３８ｂ）のソース（８０）もメタルストラップ（９０）に接続し、これによりビア（９２）はメタルストラップ（９０）をＶｄｄ／Ｖｓｓ（４０）に接続するため追加される。
【００３５】
ＲＯＭビットセル（３４）をデータ値にプログラミングする別のアプローチとして、特定のメタルストラップ（７６）、（８２）、（８６）、（９０）を、既に物理レイアウトに存在しているビア（７８）、（８４）、（８８）、（９２）のインスタンスを用いた挿入を利用することが可能である。例えば、ＲＯＭビットセル（３４）が１のデータ値にプログラムされた場合、メタルストラップ（７６）はｎＭＯＳパストランジスタ（３８ａ）のソース（７４）をＶｄｄ／Ｖｓｓ（４０）に接続するため挿入される。また、メタルストラップ（８２）は、ｎＭＯＳパストランジスタ（３８ｂ）のソース（８０）を接地（４２）に接続するために挿入される。
【００３６】
図５は、図２の複数のＳＲＡＭ／ＲＯＭビットセル（３０）を複数有するＮｘ６配列（１００）を図示する概略図である。この図で見られるように、発明のＳＲＡＭ／ＲＯＭビットセル（３０）により構築されたメモリにおける主要な利点は、各ＳＲＡＭビットセル（３２）及びＲＯＭビットセル（３４）が周辺回路を共有可能であることである。この図におけるＮｘ６配列（１００）は、共通のアドレスデコーダ（１０２）及び共通のセンス増幅器（１０４）を共有する。
【００３７】
図６は、図５で既出の３つのＮｘ６配列（１００）と共通のアドレスデコーダ（１０２）に、さらに及び３つのセンス増幅器ブロック（１３２）（ＳＡ）（例：夫々は図５の一組の６つのセンス増幅器（１０４）を備える）を有するＮｘ１８ブロック（１３０）を図示する概略図である。
【００３８】
図６はさらに、回路の冗長性の削減を示す。同一の物理ＳＲＡＭ／ＲＯＭビットセル（３０）内にＳＲＡＭビットセル（３２）及びＲＯＭビットセル（３４）を有することにより、制御回路をその他の点において簡略化することができる。例えば、ＳＲＡＭビットセル（３２）及びＲＯＭビットセル（３４）両方の読み込みアクセス時間は同一であるので、その両方をもたらすタイミング回路が１つのみ必要とされる（すなわちこの図面における共通のアドレスデコーダ（１０２）において）。従来技術のアプローチとは異なり、発明のＳＲＡＭ／ＲＯＭビットセル（３０）が用いられる場合、メモリアクセス結果は、アレイバス（１３４）及びブロックバス（１３６）上で本質的に同期化されて現われる。
【００３９】
図７は、５１２ｘ１８メモリ（１６０）を図示する概略図である。５１２ｘ１８メモリ（１６０）は、４つの６４ｘ１８ブロック（１６２）（その夫々は図６の４つのＮｘ１８ブロックを一式備える。Ｎ＝６４）、２つのアドレスデコーダ（１６４）、及び各６４ｘ１８ブロック（１６２）が夫々備えるセンス増幅器ユニット（１６６）とｙ−ｍｕｘ回路（１６８）を有する。本図の要点は、大きいメモリが容易にＳＲＡＭ／ＲＯＭビットセル（３０）を用いて構築可能であることである。この構築は、発明のＳＲＡＭ／ＲＯＭビットセル（３０）が提供する回路の複雑性、設置面積及び電力消費等を削減するための利点を用いてなされる。
【００４０】
様々な実施形態が上記で説明されてきたが、これらはほんの一例として提示されるのみであり、発明の範囲は上記のいかなる例示的な実施形態により制限されるものではないが、代わりとして付随する請求項及びその同等物にしたがってのみ定義されるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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