(57)【特許請求の範囲】
【請求項１】
ヘテロ接合を有するＧaＮ系積層体と、
上記ＧaＮ系積層体上に形成されると共に、フィンガー状に延在して成るドレイン電極と、
上記ＧaＮ系積層体上にフィンガー状に延在して形成されると共に、上記ドレイン電極の延在方向である長手方向と交差する方向に上記ドレイン電極と隣り合うように配列されて、上記長手方向に延在しているソース電極と、
上記ドレイン電極とソース電極との間に形成されたゲート電極と、
上記ドレイン電極上およびソース電極上に形成された絶縁膜と、
上記絶縁膜上に形成されたドレイン電極パッドと、
上記絶縁膜に形成されると共に、上記ドレイン電極と上記ドレイン電極パッドとを電気的に接続するドレイン側ビアホールと、
上記絶縁膜上に形成されたソース電極パッドと、
上記絶縁膜に形成されると共に、上記ソース電極と上記ソース電極パッドとを電気的に接続するソース側ビアホールと
を備え、
上記絶縁膜における上記ドレイン電極上および上記ソース電極上の箇所に、上記ドレイン電極および上記ソース電極への応力を緩和するための空間を有する孔を設けた
ことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記ドレイン側ビアホールは、上記ドレイン電極の端から５０μm以内に開口部を有し、
上記ソース側ビアホールは、上記ソース電極の端から５０μm以内に開口部を有する
ことを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または請求項２に記載の電界効果トランジスタにおいて、
上記ドレイン側ビアホールと、上記応力を緩和する空間を有する孔との間隔、および、上記ソース側ビアホールと、上記応力を緩和する空間を有する孔との間隔は、等間隔である
ことを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＧaＮ系の電界効果トランジスタに関する。
【背景技術】
【０００２】
ＧaＮ系の電界効果トランジスタは、Ｓi系電界効果トランジスタとは異なり、ＡlＧaＮ層とＧaＮ層とのヘテロ接合部分にピエゾ分極と自発分極とによって発生する２次元電子ガスをキャリアとして使用する。したがって、トランジスタ構造に起因する応力が発生すると、その応力発生箇所でピエゾ分極効果が変化し、その結果２次元電子ガス濃度が変化してしまう。
【０００３】
また、上記応力によって、上記ＡlＧaＮ層やＧaＮ層、または、その上部に形成された絶縁膜、および、絶縁膜界面に歪みが生じ、トラップ準位密度が増加する。
【０００４】
したがって、上述の２次元電子ガス濃度の変化やトラップ準位密度の増加によって、オン抵抗の不均一化や、電界集中によるドレイン電極またはドレイン電極近傍の絶縁破壊や、オン抵抗の変動等の問題が生ずることになる。
【０００５】
このように、Ｓi系電界効果トランジスタでは問題とはならなかった応力に対しても、ＧaＮ系電界効果トランジスタでは問題となるために、応力を緩和するデバイス構造が必要となる。
【０００６】
従来、Ｓi系の電界効果トランジスタとして、特開２０１０‐２１９５０４号公報(特許文献１)に開示された半導体装置がある。この半導体装置においては、メタル配線上に複数のビアホールを設け、上記ビアホールの配置数を調節することによって、マルチフィンガー全体でサージ等の伝播スピードの均一化を図るようにしている。
【０００７】
しかしながら、上記半導体装置においては、上記応力の緩和については、一切考慮されてはいない。
【０００８】
また、寄生容量を低減させるＧaＮ系の電界効果トランジスタとして、ＷＯ２０１４/０７３２９５号公報(特許文献２)に開示された電界効果トランジスタがある。この電界効果トランジスタにおいては、ソース電極上に形成されると共に、ソース電極に電気的に接続されたソース電極パッドには、ドレイン電極との間の寄生容量を低減する切り欠きを設ける。また、ドレイン電極上に形成されると共に、ドレイン電極に電気的に接続されたドレイン電極パッドには、ソース電極との間の寄生容量を低減する切り欠きを設けている。その際に、ソース電極パッドをソース電極に電気的に接続するためのビアホールと、ドレイン電極パッドをドレイン電極に電気的に接続するためのビアホールとを、上記各パッドの長手方向両端部に設けることによって集電効率を向上させるようにしている。
【０００９】
しかしながら、上記構造の電界効果トランジスタでは、上記ビアホールは、フィンガー状の上記ドレイン電極またはフィンガー状の上記ソース電極の１本当たり、夫々２箇所にしか接続されてはいない。そのために、フィンガー状の上記両電極上の上記ビアホールが形成された絶縁膜によって生ずる応力を、十分に緩和することができていないという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０‐２１９５０４号公報
【特許文献２】ＷＯ２０１４/０７３２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の課題は、フィンガー状電極における応力集中を緩和することによって、高電圧印加時におけるドレイン電極またはゲート電極への電界集中を防止でき、信頼性の高い電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、この発明の電界効果トランジスタは、
ヘテロ接合を有するＧaＮ系積層体と、
上記ＧaＮ系積層体上に形成されると共に、フィンガー状に延在して成るドレイン電極と、
上記ＧaＮ系積層体上にフィンガー状に延在して形成されると共に、上記ドレイン電極の延在方向である長手方向と交差する方向に上記ドレイン電極と隣り合うように配列されて、上記長手方向に延在しているソース電極と、
上記ドレイン電極とソース電極との間に形成されたゲート電極と、
上記ドレイン電極上およびソース電極上に形成された絶縁膜と、
上記絶縁膜上に形成されたドレイン電極パッドと、
上記絶縁膜に形成されると共に、上記ドレイン電極と上記ドレイン電極パッドとを電気的に接続するドレイン側ビアホールと、
上記絶縁膜上に形成されたソース電極パッドと、
上記絶縁膜に形成されると共に、上記ソース電極と上記ソース電極パッドとを電気的に接続するソース側ビアホールと
を備え、
上記絶縁膜における上記ドレイン電極上および上記ソース電極上の箇所に、上記ドレイン電極および上記ソース電極への応力を緩和するための空間を有する孔を設けた
ことを特徴としている。
【００１４】
また、一実施の形態の電界効果トランジスタでは、
上記ドレイン側ビアホールは、上記ドレイン電極の端から５０μm以内に開口部を有し、
上記ソース側ビアホールは、上記ソース電極の端から５０μm以内に開口部を有している。
【００１５】
また、一実施の形態の電界効果トランジスタでは、
上記ドレイン側ビアホールと、上記応力を緩和する空間を有する孔との間隔、および、上記ソース側ビアホールと、上記応力を緩和する空間を有する孔との間隔は、等間隔である。
【発明の効果】
【００１６】
以上より明らかなように、この発明の電界効果トランジスタは、上記絶縁膜における上記ドレイン電極上および上記ソース電極上の箇所に、上記ドレイン電極および上記ソース電極への応力を緩和するための孔が設けられている。
【００１７】
このように、集電効率を向上させるための上記ドレイン側ビアホールおよび上記ソース側ビアホールに加えて、上記フィンガー状のドレイン電極およびソース電極への上記絶縁膜による応力を緩和するための孔が配置されることによって、上記絶縁膜から上記両ビアホール内の金属への材質の変化に加えて、上記絶縁膜から上記孔の空間への材質の変化により、上記絶縁膜によって生ずる内部応力を分断することができる。
【００１８】
したがって、上記フィンガー状のドレイン電極およびソース電極への応力を緩和することができ、高電圧印加時において、ドレイン電極若しくはソース電極または上記両電極近傍のゲート電極における絶縁破壊や特性変動が発生し難い信頼性の高い電界効果トランジスタを提供することができる。
【００１９】
ここで、上記ドレイン側ビアホールおよび上記ソース側ビアホールの数を増やしても、絶縁膜によって生ずる応力をより緩和することが可能ではある。しかしながら、上記絶縁膜から上記孔の空間への変化の方が、上記絶縁膜から上記両ビアホール内の金属への変化よりも内部応力の分断機能に優れている。そのために、ビアホールの数を増やすよりも応力緩和用の孔を設ける方が、より効果的に内部応力を分断することができるのである。
【図面の簡単な説明】
【００２０】
【図１】この発明の電界効果トランジスタにおける平面構造を示す模式図である。
【図２】図１におけるＡ‐Ａ'矢視断面図である。
【図３】図１とは異なる電界効果トランジスタの平面構造を示す模式図である。
【発明を実施するための形態】
【００２１】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２２】
・第１実施の形態
図１は、本第１実施の形態の電界効果トランジスタにおける平面構造を示す模式図である。また、図２は、図１におけるＡ‐Ａ'矢視断面図である。本第１実施の形態の電界効果トランジスタは、ＧaＮ ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)である。
【００２３】
図２に示すように、本実施の形態においては、Ｓi基板１上に、アンドープＧaＮ層２,アンドープＡlＧaＮ層３を順に形成している。そして、アンドープＧaＮ層２とアンドープＡlＧaＮ層３とで、ヘテロ接合を形成するＧaＮ系積層体を構成している。ここで、アンドープＧaＮ層２とアンドープＡlＧaＮ層３との界面に、２ＤＥＧ(２次元電子ガス)４が発生する。
【００２４】
また、上記ＧaＮ系積層体上には、保護膜５および層間絶縁膜６が、順次形成されている。保護膜５の材料としては、本実施の形態においてはＳiＮを用いているが、ＳiＯ2,Ａl2Ｏ3等を用いてもよい。尚、本実施の形態においては、ＳiＮ保護膜５の膜厚を１５０nmとしているが、２０nm〜２５０nmの範囲内であれば他の値に設定してもよい。また、層間絶縁膜６の材料としては、本実施の形態においてはＳiＮ膜を用いているが、ＳiＯ2膜やＳiＮ膜とＳiＯ2膜との積層構造としてもよい。
【００２５】
その際に、上記ＧaＮ系積層体およびその上に形成された保護膜５には、アンドープＧaＮ層２に達するリセスが形成され、このリセス内に、オーミック電極を成すドレイン電極基部７が形成されている。さらに、保護膜５には、同様に、アンドープＧaＮ層２に達するリセスが形成され、このリセス内に、オーミック電極を成すソース電極基部８が形成されている。このドレイン電極基部７とソース電極基部８とは、本実施の形態においては、Ｔi層,Ａl層,ＴiＮ層が順に積層されて成るＴi/Ａl/ＴiＮ電極としている。
【００２６】
そして、上記ドレイン電極基部７上には、ドレイン電極基部７と同様の材料で、ドレイン電極９が形成されている。また、ソース電極基部８上には、ソース電極基部８と同様の材料で、ソース電極１０が形成されている。
【００２７】
上記保護膜５には開口が形成され、この開口にゲート電極１１が形成されている。このゲート電極１１は、本実施の形態においてはＴiＮで形成されており、アンドープＡlＧaＮ層３とショットキー接合するショットキー電極を成している。
【００２８】
ここで、上記ドレイン電極９およびソース電極１０の夫々は複数存在し、図１に示すように、平行に配列されてフィンガー状を成している。そして、各ソース電極１０と各ドレイン電極９とは、上記フィンガー状の延在方向である長手方向と交差する方向に、交互に配列されている。
【００２９】
そして、図１および図２に示すように、上記層間絶縁膜６上に、ドレイン電極パッド１２とソース電極パッド１３とが、上記長手方向と交差する方向に延在し、且つ上記長手方向に並列して形成されている。
【００３０】
上記ドレイン電極パッド１２およびドレイン電極９は、両者の間の層間絶縁膜６(図２参照)に開口されたドレイン側ビアホール１４を介して、電気的に接続されている。同様に、ソース電極パッド１３およびソース電極１０は、両者の間の層間絶縁膜６(図２参照)に開口されたソース側ビアホール１５を介して、電気的に接続されている。ここで、ドレイン側ビアホール１４およびソース側ビアホール１５は、層間絶縁膜６に穿たれた貫通孔にＴi/Ａl/ＴiＮ等の金属を充填して形成されている。ここで、上記貫通孔に充填する金属は、Ｔi/Ａlや、Ｈf/Ａlや、Ｔi/ＡlＣu/ＴiＮであってもよく、Ｔi/ＡlＳi/ＴiＮであってもよい。尚、図１には図示されていないが、ゲート電極１１は、ゲート電極接続配線によって、ゲート電極パッドに接続されている。
【００３１】
上記構成を有する本実施の形態のＧaＮ ＨＦＥＴは、ノーマリーオンタイプであり、ゲート電極１１に負電圧を印加することによってオフされる。
【００３２】
図１に示すように、上記ドレイン側ビアホール１４は、本実施の形態においては、１本のドレイン電極９上に２箇所形成しているが、２箇所以上形成しても差し支えない。そして、２箇所以上配置された各ドレイン側ビアホール１４の間において、層間絶縁膜６におけるドレイン電極９上に開口を設けて、応力を緩和させる孔１６としている。尚、孔１６は、１本のドレイン電極９当たり１個または複数個設ける。
【００３３】
尚、この孔１６は、上記層間絶縁膜６によるドレイン電極９への応力を分断するためのものである。したがって、孔１６は、層間絶縁膜６をドレイン電極９の表面まで完全に開口して形成する必要は無く、上記応力を分断できる深さであればよいのである。
【００３４】
また、上記ソース側ビアホール１５は、本実施の形態においては、１本のソース電極１０上に２箇所形成しているが、２箇所以上形成しても差し支えない。そして、２箇所以上配置された各ソース側ビアホール１５の間において、層間絶縁膜６におけるソース電極１０上に開口を設けて、応力を緩和させる孔１７としている。尚、孔１７は、１本のソース電極１０当たり１個または複数個設ける。
【００３５】
尚、この孔１７は、上記層間絶縁膜６によるソース電極１０への応力を分断するためのものである。したがって、孔１７は、層間絶縁膜６をソース電極１０の表面まで完全に開口して形成する必要は無く、上記応力を分断できる深さであればよいのである。
【００３６】
上述したように、本実施の形態によれば、上記ドレイン電極９およびソース電極１０上に形成された層間絶縁膜６におけるドレイン電極パッド１２およびソース電極パッド１３の位置において、層間絶縁膜６に形成された複数のドレイン側ビアホール１４の間と複数のソース側ビアホール１５の間とに、応力を緩和させるための孔１６,１７を形成している。
【００３７】
したがって、上述のような応力緩和用の孔１６,１７の配置により、ドレイン側ビアホール１４およびソース側ビアホール１５の上記金属と層間絶縁膜６との材質の変化に加えて、上記応力緩和用の孔１６,１７の空間と層間絶縁膜６との材質の変化によって、ドレイン電極９およびソース電極１０に対して層間絶縁膜６によって生ずる内部応力を分断して緩和することができ、ドレイン電極９およびソース電極１０で成るフィンガー部における２次元電子ガス濃度の増加を抑制することができる。
【００３８】
そのため、高電圧印加時において、ドレイン電極９若しくはソース電極１０、または、当該ドレイン電極９近傍のゲート電極１１、または、当該ソース電極１０近傍のゲート電極１１への電界集中を抑制することができ、絶縁破壊や特性変動を防止できる信頼性の高い電界効果トランジスタを形成することができるのである。
【００３９】
ここで、上記ドレイン側ビアホール１４およびソース側ビアホール１５の数を増やしても、層間絶縁膜６によって生ずる応力をより緩和することが可能ではある。ところが、層間絶縁膜６から孔１６,１７の空間への変化の方が、層間絶縁膜６から両ビアホール１４,１５内の上記金属への変化よりも内部応力の分断機能に優れている。そのため、ビアホール１４,１５の数を増やすよりも応力緩和用の孔１６,１７を設ける方が、より効果的に内部応力を分断することができるのである。
【００４０】
尚、上記実施の形態においては、複数のドレイン側ビアホール１４の間と、複数のソース側ビアホール１５の間とに、応力を緩和させるための孔１６,１７を形成している、しかしながら、この発明における上記応力を緩和させるための孔の形成箇所は各ビアホール１４,１５の間に限定されるものではなく、ドレイン電極９の端またはソース電極１０の端に形成しても差し支えない。
【００４１】
・第２実施の形態
本第２実施の形態の電界効果トランジスタは、上記第１実施の形態のＧaＮ ＨＦＥＴにおいて、上記応力分断用(応力緩和用)孔に、上記電極パッドと上記電極とを電気的に接続するビアホールの機能を持たせたものである。
【００４２】
本第２実施の形態におけるＧaＮ ＨＦＥＴの基本構造は、上記第１実施の形態におけるＧaＮ ＨＦＥＴと同様である。そこで、上記第１実施の形態の場合と同じ部材については同じ番号を用いて、詳細な説明は省略する。以下、本実施の形態に特有の構成について説明する。
【００４３】
すなわち、本実施の形態におけるＧaＮ ＨＦＥＴにおいては、上記応力分断用(応力緩和用)の孔１６は、ドレイン電極パッド１２とドレイン電極９とを電気的に接続するビアホールを兼ねている。また、応力分断用(応力緩和用)の孔１７は、ソース電極パッド１３とソース電極１０とを電気的に接続するビアホールを兼ねている。
【００４４】
ここで、本実施の形態においては、上記応力分断用の孔１６と孔１７とには、ドレイン側ビアホール１４およびソース側ビアホール１５の場合と同様に、Ｔi/Ａl/ＴiＮ等の金属が充填されている。したがって、各電極９,１０への応力を分断する機能と、各電極パッド１２,１３と各電極９,１０とを電気的に接続する機能とを、兼ね備えることができるのである。
【００４５】
したがって、本実施の形態においては、上記ビアホールとして機能する応力緩和用の孔１６および孔１７を、ドレイン側ビアホール１４およびソース側ビアホール１５の上記貫通孔と同時に形成することができる。そのため、工程を増やすことなく、ドレイン電極９またはソース電極１０に対して層間絶縁膜６によって生ずる内部応力を緩和することができ、ドレイン電極９およびソース電極１０で成るフィンガー部における２次元電子ガス濃度の増加を抑制することができる。
【００４６】
そのため、高電圧印加時において、ドレイン電極９若しくはソース電極１０、または、当該ドレイン電極９近傍のゲート電極１１、または、当該ソース電極１０近傍のゲート電極１１への電界集中を抑制することができ、絶縁破壊や特性変動を防止できる信頼性の高い電界効果トランジスタを形成することができるのである。
【００４７】
また、使用環境によっては、負荷短絡耐量が求められる場合がある。負荷短絡時において、トランジスタには高電圧および高電流状態のストレスが印加され、トランジスタ内に不均一動作がある場合には、ホットスポットが発生して短絡耐量が低下するという問題が発生する。負荷短絡の実験を行った結果、負荷短絡時の絶縁破壊はドレイン電極９近傍の熱破壊であることが判明した。そこで、短絡耐量を改善するためには、ドレイン電極９近傍の発熱を抑制する、または、放熱性を向上させることが有効となる。
【００４８】
特に、Ｓi基板を使用したＧaＮ ＨＦＥＴでは、ＳiとＧaＮとの境界にバッファ層(超格子層)が設けられる場合がある。その場合には、上記超格子層の熱抵抗がＧaＮの熱抵抗に比較して１０倍程度高いため、Ｓi基板の延在方向の放熱性が極めて悪い。したがって、ドレイン側ビアホール１４を通してドレイン電極パッド１２で成るメタルに向けての放熱性が重要となる。
【００４９】
本実施の形態においては、上記ドレイン電極９の箇所への電界集中を抑制することができるため、局所的な「電圧×電流」で表される発熱量が抑制される。さらに、ドレイン側ビアホール１４に加えて、応力分断用の孔１６をビアホールとして機能させることによって、ドレイン電極９近傍の放熱性も向上させることができるため、大きな短絡耐量改善効果が期待される。
【００５０】
・第３実施の形態
本第３実施の形態の電界効果トランジスタは、上記第１実施の形態のＧaＮ ＨＦＥＴにおいて、上記両電極の端部側に位置するビアホールの該当電極の端からの距離を規定するものである。
【００５１】
図３は、本第３実施の形態のＧaＮ ＨＦＥＴにおける平面構造を示す模式図である。本実施の形態におけるＧaＮ ＨＦＥＴの基本構造は、上記第１実施の形態におけるＧaＮ ＨＦＥＴと同様である。そこで、上記第１実施の形態の場合と同じ部材については同じ番号を付して、詳細な説明は省略する。以下、本実施の形態に特有の構成について説明する。
【００５２】
すなわち、本実施の形態におけるＧaＮ ＨＦＥＴにおいては、ドレイン電極９の端側に位置するドレイン側ビアホール１４aにおけるビアホール開口部分の少なくとも一部の、ドレイン電極９の端からの距離Ｌ1を、５０μm以内に設定する。一方、ソース電極１０の端側に位置するソース側ビアホール１５aにおけるビアホール開口部分の少なくとも一部の、ソース電極１０の端からの距離Ｌ2を、５０μm以内に設定する。
【００５３】
以上のごとく、本実施の形態においては、応力が集中し易いドレイン電極９の端から５０μm以内およびソース電極１０の端から５０μm以内に、ドレイン側ビアホール１４aおよびソース側ビアホール１５aにおけるビアホール開口の少なくとも一部を設定するようにしている。したがって、応力が集中し易いドレイン電極９の端およびソース電極１０の端への応力をドレイン側ビアホール１４aおよびソース側ビアホール１５aで分断することができる。
【００５４】
その結果、さらに、上記ドレイン電極９の端およびソース電極１０の端への内部応力の集中を緩和することができ、より絶縁破壊や特性変動が生じ難い信頼性の高い電界効果トランジスタを形成することができるのである。
【００５５】
尚、上記本実施の形態においては、上記ドレイン電極９の端側に位置する総てのドレイン側ビアホール１４a、および、ソース電極１０の端側に位置する総てのソース側ビアホール１５aにおいて、ビアホール開口部分の少なくとも一部をドレイン電極９またはソース電極１０の端から５０μm以内に設定している。
【００５６】
しかしながら、この発明は、これに限定されるものではなく、上記第２実施の形態におけるＧaＮ ＨＦＥＴにおいて、ドレイン側ビアホール１４または応力を緩和する孔１６で成るビアホールのうちの少なくとも一つが、ドレイン電極９の端から５０μm以内に位置し、ソース側ビアホール１５または応力を緩和する孔１７で成るビアホールのうちの少なくとも一つが、ソース電極１０の端から５０μm以内に位置していればよいのである。
【００５７】
したがって、上記ドレイン電極９の最端に位置する応力を緩和する孔１６で成るビアホール、および、ソース電極１０の最端に位置する応力を緩和する孔１７で成るビアホールが、各電極９,１０の端から５０μm以内に位置していても差し支えない。また、ドレイン電極９の最端に位置するドレイン側ビアホール１４aと、それに隣接する応力を緩和する孔１６で成るビアホール、および、ソース電極１０の最端に位置するソース側ビアホール１５aと、それに隣接する応力を緩和する孔１７で成るビアホールが、各電極９,１０の端から５０μm以内に位置している場合もあり得る。
【００５８】
尚、上記各実施の形態においては、上記ドレイン側ビアホール１４と上記応力を緩和する孔１６との間隔や、ドレイン側ビアホール１４と上記ドレイン側のビアホールとして機能する上記応力を緩和する孔との間隔、および、ソース側ビアホール１５と上記応力を緩和する孔１７との間隔や、ソース側ビアホール１５と上記ソース側のビアホールとして機能する上記応力を緩和する孔との間隔を、等間隔に設定するのが望ましい。
【００５９】
このように、上記層間絶縁膜６による応力を分断する機能を有する、ビアホール１４,１５や、孔１６,１７や、上記ビアホールとして機能する孔を、層間絶縁膜６に略均等に配置することによって、フィンガー状のドレイン電極９およびフィンガー状のソース電極１０への上記応力が、層間絶縁膜６における如何なる箇所で発生しても、効果的に分断することが可能になるのである。
【００６０】
また、上記各実施の形態においては、ＧaＮ層とＡlＧaＮ層とをＳi基板上に順に積層したＧaＮ ＨＦＥＴを例に挙げて説明したが、以下のような変形例であっても上述の効果を奏することができ、本願発明に該当するものである。
【００６１】
すなわち、上記基板として、サファイヤ基板やＳiＣ基板を用いて、上記サファイヤ基板や上記ＳiＣ基板上に窒化物半導体層を成長させてもよい。また、ＧaＮ基板にＡlＧaＮ層を成長させる等のように、窒化物半導体からなる基板を用いて、この窒化物半導体基板上に窒化物半導体層を成長させてもよい。また、適宜、基板と各層との間にバッファ層を形成してもよい。また、アンドープＧaＮ層２とアンドープＡlＧaＮ層３との間に、ＡlＮによってヘテロ改善層を形成してもよい。また、アンドープＡlＧaＮ層３上にＧaＮキャップ層を形成してもよい。
【００６２】
また、上記各実施の形態においては、上記ドレイン電極９およびソース電極１０を夫々複数有するフィンガータイプのＨＦＥＴについて説明したが、この発明の電界効果トランジスタはこれに限定されるものではない。例えば、この発明を、ゲート電極とソース電極とドレイン電極とを１組有する電界効果トランジスタに適用してもよい。
【００６３】
また、上記各実施の形態においては、上記アンドープＧaＮ層２に達するリセスを形成し、このリセス内にドレイン電極９とソース電極１０をオーミック電極として形成している。しかしながら、これに限定されるものではない。例えば、上記リセスを形成することなく、アンドープＧaＮ層２上のアンドープＡlＧaＮ層３の層厚を薄くし、この層厚の薄いアンドープＡlＧaＮ層３上にドレイン電極とソース電極とを直接形成して、ドレイン電極とソース電極とがオーミック電極になるようにしてもよい。
【００６４】
また、上記各実施の形態においては、上記ゲート電極１１をＴiＮで形成しているが、ＷＮで形成してもよいし、Ｔi/ＡuやＮi/Ａuで形成してもよい。さらに、ドレイン電極９およびソース電極１０をＴi/Ａl/ＴiＮで形成しているが、Ｔi/Ａlや、Ｈｆ/Ａlや、Ｔi/ＡlＣｕ/ＴiＮで形成してもよく、Ｔi/ＡlＳi/ＴiＮで形成してもよい。また、ドレイン電極９およびソース電極１０としては、Ｔi/ＡlまたはＨｆ/Ａl上にＮi/Ａuを積層して形成してもよく、Ｔi/ＡlまたはＨｆ/Ａl上にＰt/Ａuを積層して形成してもよく、Ｔi/ＡlまたはＨｆ/Ａl上にＡuを積層して形成してもよい。
【００６５】
また、上記各実施の形態においては、上記保護膜５をＳiＮで形成しているが、ＳiＯ2やＡl2Ｏ3等で形成してもよく、ＳiＮ膜上にＳiＯ2膜を積層した積層膜としてもよい。
【００６６】
また、上記各実施の形態においては、上記ＧaＮ系積層体を、ＡlXＧa1-XＮ(０≦Ｘ＜１)で構成しているが、ＡlXＩnYＧa1-X-YＮ(Ｘ≧０,Ｙ≧０,０≦Ｘ＋Ｙ＜１)で表されるＧaＮ系半導体層であってもよい。すなわち、ＧaＮ系積層体は、ＡlＧaＮや、ＧaＮや、ＩｎＧaＮ等を含んでいてもよい。
【００６７】
また、上記各実施の形態においては、ノーマリーオンタイプのＨＦＥＴについて説明したが、ノーマリーオフタイプのＨＦＥＴにこの発明を適用してもよい。
【００６８】
以上においては、この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではない。この発明の範囲内で種々変更して実施することができる。
【００６９】
以下、この発明を纏めると、この発明の電界効果トランジスタは、
ヘテロ接合を有するＧaＮ系積層体２,３と、
上記ＧaＮ系積層体２,３上に形成されると共に、フィンガー状に延在して成るドレイン電極９と、
上記ＧaＮ系積層体２,３上にフィンガー状に延在して形成されると共に、上記ドレイン電極９の延在方向である長手方向と交差する方向に上記ドレイン電極９と隣り合うように配列されて、上記長手方向に延在しているソース電極１０と、
上記ドレイン電極９とソース電極１０との間に形成されたゲート電極１１と、
上記ドレイン電極９上およびソース電極１０上に形成された絶縁膜６と、
上記絶縁膜６上に形成されたドレイン電極パッド１２と、
上記絶縁膜６に形成されると共に、上記ドレイン電極９と上記ドレイン電極パッド１２とを電気的に接続するドレイン側ビアホール１４と、
上記絶縁膜６上に形成されたソース電極パッド１３と、
上記絶縁膜６に形成されると共に、上記ソース電極１０と上記ソース電極パッド１３とを電気的に接続するソース側ビアホール１５と
を備え、
上記絶縁膜６における上記ドレイン電極９上および上記ソース電極１０上の箇所に、上記ドレイン電極９および上記ソース電極１０への応力を緩和するための孔１６,１７を設けた
ことを特徴としている。
【００７０】
上記構成によれば、上記絶縁膜６における上記ドレイン電極９上および上記ソース電極１０上の箇所に、上記ドレイン電極９および上記ソース電極１０への応力を緩和するための孔１６,１７が設けられている。このように、上記ドレイン側ビアホール１４および上記ソース側ビアホール１５に加えて、上記フィンガー状のドレイン電極９およびソース電極１０への上記絶縁膜６による応力を緩和するための孔１６,１７が配置されることによって、上記絶縁膜６から上記両ビアホール１４,１５内の金属への材質の変化に加えて、上記絶縁膜６から上記孔１６,１７の空間への材質の変化により、上記絶縁膜６によって生ずる内部応力を分断することができる。
【００７１】
したがって、上記フィンガー状のドレイン電極９およびソース電極１０への応力を緩和することができ、絶縁破壊や特性変動が発生し難い信頼性の高い電界効果トランジスタを提供することができる。
【００７２】
また、一実施の形態の電界効果トランジスタでは、
上記応力を緩和する孔１６,１７は、上記ドレイン電極９と上記ドレイン電極パッド１２とを電気的に接続するビアホール、および、上記ソース電極１０と上記ソース電極パッド１３とを電気的に接続するビアホールとして機能する。
【００７３】
この実施の形態によれば、上記フィンガー状のドレイン電極９およびソース電極１０への上記絶縁膜６による応力を緩和する上記孔１６,１７を、上記ビアホールとして機能させるので、上記ビアホールとして機能する応力緩和用の孔１６,１７を上記両ビアホール１４,１５の上記貫通孔の形成時に形成することができる。そのため、工程を増やすことなく、上記ビアホールとして機能する上記応力を緩和する孔を形成することができる。
【００７４】
また、一実施の形態の電界効果トランジスタでは、
上記ドレイン側ビアホール１４および上記ドレイン側のビアホールとして機能する上記応力を緩和する孔のうちの少なくとも一つは、上記ドレイン電極９の端から５０μm以内に開口部を有し、
上記ソース側ビアホール１５および上記ソース側のビアホールとして機能する上記応力を緩和する孔のうちの少なくとも一つは、上記ソース電極１０の端から５０μm以内に開口部を有している。
【００７５】
この実施の形態によれば、上記絶縁膜６による応力が集中し易い上記フィンガー状のドレイン電極９およびソース電極１０の端部から近い位置に、上記応力を分断することができる、上記ドレイン側ビアホール１４または上記ドレイン側のビアホールとして機能する上記応力を緩和する孔、および、上記ソース側ビアホール１５または上記ソース側のビアホールとして機能する上記応力を緩和する孔を設けている。したがって、応力が集中し易い上記ドレイン電極９の端および上記ソース電極１０の端への応力を、上記両ビアホール１４,１５または上記ビアホールとして機能する上記応力を緩和する孔によって分断することができる。
【００７６】
その結果、上記フィンガー状のドレイン電極９およびソース電極１０への応力をさらに緩和でき、より絶縁破壊や特性変動が発生し難い電界効果トランジスタを提供することができる。
【００７７】
また、一実施の形態の電界効果トランジスタでは、
上記ドレイン側ビアホール１４と、上記応力を緩和する孔１６または上記ドレイン側のビアホールとして機能する上記応力を緩和する孔との間隔、および、上記ソース側ビアホール１５と、上記応力を緩和する孔１７または上記ソース側のビアホールとして機能する上記応力を緩和する孔との間隔は、等間隔である。
【００７８】
この実施の形態によれば、上記絶縁膜６による応力を分断する機能を有する、上記両ビアホール１４,１５や、上記孔１６,１７や、上記ビアホールとして機能する孔を、上記絶縁膜６に略均等に配置することができる。
【００７９】
したがって、上記フィンガー状のドレイン電極９およびフィンガー状のソース電極１０への上記応力が、上記絶縁膜６における如何なる箇所で発生しても、効果的に分断することが可能になる。
【符号の説明】
【００８０】
１…Ｓi基板
２…アンドープＧaＮ層
３…アンドープＡlＧaＮ層
４…２ＤＥＧ
５…保護膜
６…層間絶縁膜
７…ドレイン電極基部
８…ソース電極基部
９…ドレイン電極
１０…ソース電極
１１…ゲート電極
１２…ドレイン電極パッド
１３…ソース電極パッド
１４…ドレイン側ビアホール
１５…ソース側ビアホール
１６,１７…応力緩和用の孔
【図１】
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【図２】
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【図３】
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