(57)【要約】  ナノワイヤ回路構造物を提示する。この技術は、ナノワイヤトランジスタ（８、９）と、オープションのナノワイヤコンデンサ（１２）およびナノワイヤ抵抗体（１１）とを含み、２つの相互接続（１、２）だけの２レベルを使用して一体化されている。ナノワイヤ回路構造物中で、リング発振器、サンプル保持回路、比較器を実現することができる。各回路中のナノワイヤトランジスタ接続と回路入力と回路出力とは、２つの相互接続（１、２）の２レベルで提供される。
2010525557.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１ナノワイヤトランジスタ（８）を含むナノワイヤ回路であって、
前記第１ナノワイヤトランジスタ（８）は、
基板（４）から突き出ており、その長さの一部の周囲に配置されている第１ラップゲート電極（２３）を有する第１ナノワイヤ（５）を有し、
２つの相互接続レベル（１、２）が使用され、その１つは、前記基板（４）上に配置された第１相互接続レベル（１）であり、前記第１ナノワイヤ（５）の１つの端部に接続された電極（１５）を提供し、
前記第１ナノワイヤ（５）の前記第１ラップゲート電極（２３）が、前記２つの相互接続レベル（１、２）の１つに提供されることを特徴とするナノワイヤ回路。
【請求項２】
前記ナノワイヤ回路は、前記基板（４）から突き出ている第２ナノワイヤ（６）を含む第２の垂直なナノワイヤトランジスタ（９）を含み、
前記第２ナノワイヤ（６）は、その長さの一部の周囲に配置されている第２ラップゲート電極（２４）を有し、
前記第１ナノワイヤ（５）と前記第２ナノワイヤ（６）とは、同じ電荷キャリヤタイプを有することを特徴とする請求項１に記載のナノワイヤ回路。
【請求項３】
前記第１ナノワイヤ（５）と前記第２ナノワイヤ（６）とは、前記第１相互接続レベル（１）の前記電極（１５）上に配置されることを特徴とする請求項１または請求項２に記載のナノワイヤ回路。
【請求項４】
前記第１ナノワイヤ（５）と前記第２ナノワイヤ（６）のそれぞれの一方の端部は、前記２つの相互接続レベル（１、２）の一方で、共通のソース/ドレイン電極に接続され、前記第１ナノワイヤ（５）と前記第２ナノワイヤ（６）のそれぞれの他方の端部は、前記２つの相互接続レベル（１、２）の他方で、個別の電極に接続されてトランジスタペアを形成していることを特徴とする請求項２または請求項３に記載のナノワイヤ回路。
【請求項５】
前記第１ナノワイヤ（５）と前記第２ナノワイヤ（６）のそれぞれの一方の端部は、前記第１相互接続レベル（１）で共通のソース/ドレイン電極（１５）に接続され、前記第１ナノワイヤ（５）と前記第２ナノワイヤ（６）のそれぞれの他方の端部は、前記第２相互接続レベル（２）中で、個別の電極（１９，２０）に接続されていることを特徴とする請求項４に記載のナノワイヤ回路。
【請求項６】
前記第１ラップゲート電極（２３）は電圧入力端子に接続され、前記第２ラップゲート電極（２４）は共通のソース/ドレイン電極（１５）に接続されていることを特徴とする請求項２乃至請求項４のいずれか１項に記載のナノワイヤ回路。
【請求項７】
前記ナノワイヤ回路は、複数のナノワイヤ抵抗体（１１）を含むことを特徴とする請求項１乃至請求項６のいずれか１項に記載のナノワイヤ回路。
【請求項８】
前記ナノワイヤ回路は、前記２つの相互接続レベル（１、２）のうちの１つ中に供給される第３ラップゲート電極を有して、その長さの一部の周囲に前記第３ラップゲート電極が配置されているナノワイヤコンデンサ（１２）を有することを特徴とする請求項１乃至請求項７のいずれか１項に記載のナノワイヤ回路。
【請求項９】
入力と出力とをそれぞれ有する複数のトランジスタペアが、リング発振器を形成するために１つのトランジスタペアの出口が別のトランジスタペアの入口に直列に接続されていることを特徴とする請求項４乃至請求項８のいずれか１項に記載のナノワイヤ回路。
【請求項１０】
前記第１ナノワイヤ（５）と前記第２ナノワイヤ（６）とは、異なる電荷キャリヤタイプを有し、前記１つのトランジスタペアの第１ナノワイヤトランジスタと第２の垂直なナノワイヤトランジスタ間の結合点（ノード）からの出力が前記別のトランジスタペアの第１ゲート電極（２３）および第２ゲート電極（２４）に接続されていることを特徴とする請求項９に記載のナノワイヤ回路。
【請求項１１】
前記第１ナノワイヤトランジスタ（８）と前記第２の垂直なナノワイヤトランジスタ（９）は、異なる閾値電圧を有し、前記１つのトランジスタペアの第１ナノワイヤトランジスタ（８）と前記第２の垂直なナノワイヤトランジスタ（９）間の結合点（ノード）からの出力が前記別のトランジスタペアの第１ゲート電極（２３）および第２ゲート電極（２４）に接続されていることを特徴とする請求項９に記載のナノワイヤ回路。
【請求項１２】
前記ナノワイヤ回路は、サンプルホールド回路への応用のために、あるいは比較器として使用されるために適合していることを特徴とする請求項１乃至請求項１１のいずれか１項に記載のナノワイヤ回路。
【請求項１３】
前記第１ナノワイヤ（５）と前記第２ナノワイヤ（６）とは、III−Ｖ族半導体物質から作られていることを特徴とする請求項１乃至請求項１２のいずれか１項に記載のナノワイヤ回路。
【請求項１４】
前記基板は、III−Ｖ族半導体物質から作られていることを特徴とする請求項１乃至請求項１３のいずれか１項に記載のナノワイヤ回路。
【請求項１５】
前記第１相互接続レベル（１）の電極（１５）は、巻き付け式配置で前記ナノワイヤに接続されていることを特徴とする請求項１または請求項２に記載のナノワイヤ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノワイヤトランジスタと、オプションのナノワイヤ抵抗体およびコンデンサと、を含む回路構造物に関する。特に本発明は、ラップゲート電極を有するナノワイヤトランジスタ、すなわち、いわゆるＷＩＧＦＥＴに関する。
【背景技術】
【０００２】
消費電力と速度は、所与の半導体技術に対して本質的に関連づけられる。接触抵抗と輸送特性とは、電流レベルと駆動電圧に影響を与える半導体のバンドギャップに関連する。例えば、無線通信などの電力消費を抑えてある主要な回路の性能を向上させるために、シリコン（Ｓｉ）と異なる材質で回路を作ることは魅力的である。
【０００３】
半導体ナノワイヤトランジスタは、ポストＣＭＯＳエレクトロニクス時代における候補の１つとみなされている。特に、垂直なナノワイヤ構成物は、ナノワイヤの内側の静電位を効率的に制御するラップゲートの形成を可能にする。ラップゲートの形成は、トランスコンダクタンを増強し、サブしきい値の傾きを減少させる。ナノワイヤの成長はヘテロ構造設計における新しい可能性を提供する。この理由は、半径方向の歪みの緩和が広範囲な新しい組成物の製造を可能するからである。例えば、本発明と同じ出願人によって米国特許第７，３３５，９０８号公報または米国特許出願公開第２００４/００７５４６４号で記載されたように、ＩｎＡｓ上に欠陥なしでＩｎＰを成長させることができる。また、ナノワイヤに格子適合していない基板を使用することもまた可能であり、これにより多くの設計の融通性が提供され、Ｓｉ上にIII−Ｖ族半導体を一体化するための道が開かれる。
【０００４】
この文脈において、半導体ナノワイヤは、２００ｎｍ未満の直径と数μｍの長さを有するロッド形状構造物として画定される。半導体ナノワイヤの成長は、種々の方法で行うことができる、例えば、米国特許出願第２００４/００７５４６４号Ａ１で開示されるように、異方性の成長を促進する金属粒子を使用する気相エピタキシー（Vapor Phase Epitaxi）によって行うことができる。
【０００５】
ＦＥＴ（電界効果トランジスター）のナノワイヤの幾何学的形状では、ゲートは狭いナノワイヤを囲んで良好なゲートカップリングを提供し、ヘテロ構造は、国際特許出願公開第２００６/０５０２０号で記載されたように、電流流路中に配置することができ、ソースドレイン電流がヘテロ構造界面を通過するのを強要する。これはデバイス特性を改良する可能性を与える。
【０００６】
図１に先行技術のＩｎＡｓナノワイヤラップゲートトランジスタのデータを示す。このトランジスタのような個別のナノワイヤを有するトランジスタの駆動電流レベルは、通常は１００μＡ以下に制限され、この駆動電流レベルは、ほとんどのアナログと混合モードの回路の応用に対しては低く過ぎるものである。また、ディジタル応用においても電流レベルは重要である。この問題は、複数のナノワイヤを一列にまたはマトリクスに配置し、同時にすべてのナノワイヤにアドレッシングすることによって解決され得る。パターン化された基板は、ソース/ドレイン接触の１つとして使用され、その上で、複数のナノワイヤは制御された核生成によって成長し、一方、ソース/ドレイン接触の他方は、ナノワイヤの頂部に形成される。ゲートレベルの金属化は、基板と頂部接触との間で相互接続レベルで形成される。
【０００７】
トランジスタペア（ＣＭＯＳにおけるＮＭＯＳとＰＭＯＳ、および直接結合したフィールドロジック（ＤＣＦＬ）の異なる変形におけるエンハンスメント形（ノーマリーオフ形）ＦＥＴとデプレッション形（ノーマリーオン形）ＦＥＴ）は、デジタル、アナログ、および混合モードの応用のための基本的な構成要素（ビルディングブロック）である。ナノワイヤ回路構造物を使用すると、相補機能を持つトランジスタは、垂直に積み重ねられた構成物に配置され、ナノワイヤの中央領域へのオーム接触が出力結合点（ノード）として作用する。リング発振器などの多くの応用では、この出力結合点は、次のステージの両方のゲートに接続されるべきであり、このことは、ゲートだけに対して３レベルの相互接続の金属化（metallization）スキームを必要とする。様々な相互接続レベル間の相互接続がさらに必要である。
【０００８】
トランジスタに加えて、抵抗体やコンデンサなどの受動素子は、サンプルホールド回路と比較器を含む広い範囲の回路を可能にするために加える必要がある。このことは、回路の相互接続の複雑さを増加させる。抵抗体、コンデンサ、およびトランジスタを統合すると、サンプルホールド回路と比較器とを含む広範囲の回路を可能にする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第７，３３５，９０８号公報
【特許文献２】米国特許出願公開第２００４/００７５４６４号公報
【特許文献３】国際特許出願公開第２００６/０５０２０号公報
【特許文献３】国際特許出願公開第２００６/１３５３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
明らかに、先行技術は、ナノワイヤ回路構造物中で作られる基本回路を提供することに関して欠点を有する。
【００１１】
本発明の目的は、先行技術の欠点を克服することである。これは、独立クレームで画定されるようなナノワイヤ回路によって達成される。
【課題を解決するための手段】
【００１２】
要約
本発明に基づくナノワイヤ回路は、基板から突き出ている第１ナノワイヤを含む少なくとも第１の垂直なナノワイヤトランジスタを含む。第１ナノワイヤは、その長さの一部の周囲に配置されている第１ラップゲート電極を有する。たった２つの相互接続レベルが使用され、その１つは、基板上に配置された第１相互接続レベルであり、第１ナノワイヤの１つの端部に接続された電極を提供する。また、第１ナノワイヤの第１ラップゲート電極は２つの相互接続レベルの１つに提供される。
【００１３】
ナノワイヤ回路は、第２ナノワイヤを有する第２ナノワイヤトランジスタを含み、第２ナノワイヤは、その長さの一部の周囲に配置されている第２ラップゲート電極を有し、第１ナノワイヤと第２ナノワイヤは、同じ電荷キャリヤタイプを有する。異なる閾値電圧を持つことによって、相補形のエンハンスメント形とデプレッション形のＷＩＧＦＥＴを結合することができる。
【００１４】
１つの実施例では、本発明のナノワイヤ回路は、複数の抵抗体を含み、複数の抵抗体は非ゲート形ナノワイヤである。
【００１５】
別の実施例では、本発明のナノワイヤ回路は、ナノワイヤ構成物中に複数のコンデンサを含み、ナノワイヤの大きさと数は、容量値を設定するために使用される。
【００１６】
本発明により、相互接続の２レベルだけを使用する簡単な構造物でナノワイヤ回路を形成することが可能であり、ラップゲート電極は、この構造物の相互接続の２レベルの１つに供給され、この構造は、製造を簡素化し、基本回路の信頼性と性能を向上させる。また、寄生キャパシタンスを減少することができる。
【００１７】
本発明の更なる利点は、たった２レベルの相互接続が複数のラップゲートトランジスタと、オープションのナノワイヤ抵抗体および/またはナノワイヤコンデンサとを含む状態のナノワイヤ回路構造物に基づいて、インバータ、リング発振器、サンプルホールド回路、および比較器を含む基本回路を提供することである。これらは、アナログ−ディジタル変換器構造物のための主要なサブ回路であるが、また、他の応用では、より広い使用もまた見つることができる。本発明に基づく基本回路の利益は、例えば、リング発振器のクロック周波数の増加やサンプルホールド回路の解像度の増加である。
【００１８】
本発明の好適な実施例は、添付図面を参照して説明される。
【図面の簡単な説明】
【００１９】
【図１】先行技術のナノワイヤラップゲートトランジスタ（ＷＩＧＦＥＴ）（ＩＶ）特性を示す図である。
【図２ａ】、
【図２ｂ】本発明のインバータの概略図である。
【図３】本発明の相補的なナノワイヤトランジスタを使用するリング発振器の概略図である。
【図４】本発明のエンハンスメント形とデプレッション形のナノワイヤトランジスタを使用するリング発振器の概略図である。
【図５】本発明のサンプルホールド回路の概略図である。
【図６】本発明の比較器の概略図である。
【発明を実施するための形態】
【００２０】
本発明は、基板から突き出ている複数のナノワイヤに基づいており、このナノワイヤはしばしば垂直ナノワイヤと呼ばれる。垂直ナノワイヤは、ナノワイヤ回路中のビルディングブロック（構成要素）として使用され、例えば、ナノワイヤＷＩＧＦＥＴ（ラップゲートトランジスタまたはラップ絶縁体ゲート電界効果トランジスタ）を形成する。本発明のナノワイヤは、Ｓｉ、Ｇｅ、ＳｉＧｅ、III-Ｖ属（例えば、ＡｌＡｓ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＡｓ、ＩｎＳｂまたはそれらの合金）、または窒化物（ＧａＮ、ＩｎＮ、ＡｌＮまたはそれらの合金）のグループから選択された物質を含み得る。しかしながら、当業者は、より多くの可能な物質の例があることを知っている。ナノワイヤは、さらに、その長さに沿って分布した、および/または、半径方向に配置されたヘテロ構造を含み得る。
【００２１】
本発明のナノワイヤトランジスタは、マトリックス構造物中の複数の垂直ナノワイヤ（通常は１〜５００）に基づいており、そこでは金属電極が複数の垂直ナノワイヤの周囲に巻きつけられてゲート電極を形成する。そのようなナノワイヤトランジスタのレイアウトおよび処理は、文献（Bryllert他,IEEE Electron Device Lett,vol.27,No.5,p.323,2006）および他の国際特許出願(Wernersson他、第2006135336号)に記載されている。
【００２２】
回路構造物は、複数のナノワイヤを能動素子（トランジスタ）に加えて抵抗体やコンデンサなどの受動素子を形成するために使用できるという事実によって簡素化することができる。
【００２３】
本発明のナノワイヤ抵抗体は、ナノワイヤトランジスタと同じ幾何学的形状で使うが、ナノワイヤにゲートが無いという相違がある。抵抗は、ナノワイヤの幾何学的形状と伝導率と抵抗体の長さによって設定され得る。また、ナノワイヤの数は、抵抗体を設計するために調整され得る。したがって、ナノワイヤ抵抗体は、ナノワイヤ抵抗体を形成するために平行に配置された５〜２００ｎｍの直径を有する複数の垂直ナノワイヤ（通常１〜５００）からなる。また、エレメントの抵抗体を増加させるためにナノワイヤの直列接続が使用される。また、ナノワイヤトランジスタ自体は、代替の実施において抵抗体として使用され得る。ナノワイヤアプローチの１つの利益は、この構成物における抵抗体は基本的にゲートが無いトランジスタであり、この抵抗体はトランジスタと同様の方法で製造することができることである。
【００２４】
本発明のナノワイヤコンデンサは、トランジスタの幾何学的形状と類似の垂直な幾何学的形状の多数（通常は、１〜５００）のナノワイヤから成る。巻き付け(wrap around）金属が形成され、この金属は一方のコンデンサ電極として使用され、ナノワイヤは他方のコンデンサ電極として使用される。基本的に、ナノワイヤコンデンサは、拡張されたゲート長さを有するナノワイヤトランジスタとして製造される。ナノワイヤは基板側からまたはトップ側からまたは両側から接触され得る。代替の実施では、金属はナノワイヤの先端を被覆し、ナノワイヤは１つの側からのみ接触される。コンデンサのキャパシタンス（静電容量）は、コンデンサ中のナノワイヤの数と、ナノワイヤの直径と、巻き付け式（wrap around）ゲートの長さ（１０〜３０００ｎｍ）および厚さと、誘電体層の誘電率と、によって設定される。誘電体層は、高ｋ物質、例えば、ＡｌＯ３、ＨｆＯ２、ＴｉＯ２、ＳｉＮｘ、ＳｉＯ２またはそれらの組合せなどである。
【００２５】
本発明のナノワイヤ回路は、上記説明されたナノワイヤエレメントの選択を含む。本発明によると、トランジスタの幾何学的形状は、ゲート電極がソースあるいはドレイン電極と同じ相互接続レベルで形成され、かつサブ回路は２つだけの相互接続レベルを使用して形成される。用語「相互接続（interconnect）」は、本出願において回路内の電気接続と解釈する、例えば、ナノワイヤに接続する端子、２つのナノワイヤ間の接続、入力端子などの電気接続である。「相互接続レベル（interconnect level）」は、通常は、横方向のレベルに分散された複数の電気接続を含む。
【００２６】
本発明は、本発明の異なる実施例を示す異なる回路の例によって更に例示される。これらの回路は、限定的されない実施例とみなすべきである。本発明の概念は、本明細書の記載に基づいて当業者が設計することができる他の回路中でも利用することができる。全ての実施例において、２レベルの相互接続が使用され、２レベルの相互接続のうちの１つのレベルにゲートアクセスが提供される。
【００２７】
図２ａと図２ｂを参照すると、本発明のナノワイヤ回路は、基板４から突き出ている第１ナノワイヤ５を含む少なくとも第１ナノワイヤトランジスタ８を含んでいる。第１ナノワイヤ５は、その長さの一部の周囲に配置された第１ラップゲート電極２３を含む。相互接続１と相互接続２の２つのレベルは、ナノワイヤトランジスタ８のソース接触と、ドレイン接触と、ラップゲート電極２３とを実現するために使用される。相互接続のうちの１つは、基板４上に配置された第１相互接続レベル１であり、第１ナノワイヤ８の基部の端部に接続された電極１５を提供する。第１ナノワイヤ８の第１ラップゲート電極２３は、２つの相互接続１と相互接続２のうちの１つに提供される。
【００２８】
図２ａと図２ｂは、さらに、インバータ回路を形成する本発明の１つの実施例を例示する。インバータは、基板４から並んで突き出ている第１ナノワイヤ５および第２ナノワイヤ６を含む。入力電極１６と出力電極１５は、基板４上に配置された第１の相互接続レベル１中に形成される。第１ナノワイヤ５および第２ナノワイヤ６は、出力電極１５上に配置される。個別の電極１９、電極２０は、各ナノワイヤ５、ナノワイヤ６の頂部上に形成される。第１ナノワイヤ５および第２ナノワイヤ６は、それぞれその長さの一部に沿って配置されたゲート電極２３、ゲート電極２４を含む。第１ラップゲート電極２３は、入力電極１６に接続され、第２ラップゲート電極２４は出力電極１５に接続される。両方のラップゲート電極２３とラップゲート電極２４は、相互接続レベル１の第１レベル中に提供されているが、この方法に限定されるものではない。第１ナノワイヤ５および第２ナノワイヤ６の配置は、相補的なＷＩＧＦＥＴのエンハンスメント形８とデプレッション形９をそれぞれ形成する。この実施例によると、ナノワイヤ５、ナノワイヤ６は、同じ電荷キャリヤタイプを有する、すなわち、ナノワイヤ５、ナノワイヤ６は、ｎ形またはｐ形のどちらかであるが、異なった敷居値を持つ。したがって、ナノワイヤトランジスタは、ユニポーラ（単極性）トランジスターと見なすことができる。しかしながら、ナノワイヤトランジスタは、ＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスター）のようなｐｎｐ領域やｎｐｎ領域なしで作ることができる。
【００２９】
本発明の１つの実施例では、基板に配置された第１の相互接続レベル１の出力電極１５、入力電極１６は、巻き付け式構成物のナノワイヤ５、ナノワイヤ６に接続する。
【００３０】
図３は、ｎ形ナノワイヤトランジスタ８とｐ形ナノワイヤトランジスタ９の両方の使用に基づく、本発明のＣＭＯＳリング発振器の概略的な側面図と平面図である。基本的な機能は、ゲート２３、ゲート２４に対して同じ入力を持つ各タイプの１つのナノワイヤトランジスタ８、ナノワイヤトランジスタ９の１つに直列接続を持つインバータであり、ここで、出力１５は、２つのナノワイヤトランジスタ８、９間の結合点（node）からである。固定電位がナノワイヤトランジスタペア８、９に対して印加され、リング発振器は、１つのインバータの出力１５をトランジスタペアの奇数の次のインバータの入力１６に接続することによって形成される。垂直ナノワイヤ技術では、インバータのペアは、２タイプのナノワイヤトランジスタ８とナノワイヤトランジスタ９を平行に配置することによって、かつ、基板電極１５と頂部電極１９、頂部電極２０をパターニングすることによって、形成される。基板電極１５は、インバータの出力ノード（結合点）を形成し、２つのナノワイヤトランジスタ８、９は、この基板電極１５上に配置されるが、一方、ナノワイヤトランジスタ８、ナノワイヤトランジスタ９は、個別の頂部電極（アース（GRD））１９と駆動電圧（Vdd）２０とをそれぞれ有する。これらのナノワイヤトランジスタは、リング発振器中の前のステージの出力電極１５（基板電極）に順に接続されている、同じゲート電極２３、ゲート電極２４（入力）に接続される。最後のステージの出力１５を、例えば、基板電極のパターニングを介して第１のステージへ直列に接続することによって、リング発振器が形成される。パターニングは、基板電極に沿って交互にＰ形井戸の領域とＮ形井戸の領域を与えることができる。Ｐ形井戸の領域とＮ形井戸の領域は、Ｎ／Ｐ井戸領域の頂部上に配置されたオーム接触によって接続される。代替の実施例では、基板１５と頂部電極１９、頂部電極２０は、対抗する幾何学的形状を有する。この技術の１つの利益は、リング発振器がたった２層の相互接続１、２だけを使用することで形成されることである。
【００３１】
図４に、異なる閾値電圧８、９を有する複数のナノワイヤトランジスタの使用に基づく本発明のＤＣＦＬリング発振器の側面図と平面図を示す。基本機能は、各タイプのナノワイヤトランジスタの直列接続を有するインバータであり、そこでは、入力が１つのナノワイヤトランジスタに提供され（他のものは出力に接続されたゲートを有する負荷として作用する）、そこでは、出力１５は、２つのナノワイヤトランジスタ８、９間のノード（結合点）からでる。固定電位がトランジスタペアに対して印加され、リング発振器が１つのインバータの出力をトランジスタペアの奇数の次の入力１６に接続することによって形成される。垂直ナノワイヤ技術では、インバータのペアは、２種のナノワイヤトランジスタ８、ナノワイヤトランジスタ９を平行に配置することによって、かつ基板電極１５と頂部電極１９、頂部電極２０をパターニングすることによって形成され得る。基板電極１５はインバータの出力ノード（結合点）を形成し、２つのナノワイヤトランジスタ８、９は、この基板電極１５上に配置されるが、一方、ナノワイヤトランジスタ８、９は、個別の頂部電極（それぞれ、アース（GRD）１９と駆動電圧（Vdd）２０）を有する。駆動トランジスタは、リング発振器の前のステージの出力電極１５（基板電極）に順に接続されている、ゲート電極２３（入力）に接続される。最後のステージの出力を、例えば、基板電極のパターニングを介して第１のステージに直列に接続することによって、リング発振器が形成される。代替の実施では、基板と頂部電極は、対抗する幾何学的形状を有する。この技術の主要な利益は、リング発振器がたった２つの相互接続層だけを使用して形成されることである。
【００３２】
図５は、本発明のサンプルホールド回路を示す。サンプルホールド回路の基本的なビルディングブロック（構成要素）は、１つのナノワイヤトランジスタ８と１つのナノワイヤコンデンサ１２の直列接続から成る。ナノワイヤトランジスタ８とナノワイヤコンデンサ１２は、第２の相互接続レベル２の頂部電極に接続され、頂部電極は、また回路の出力を形成する。他のコンデンサ電極は、アースに接続されるが、一方、入力は、他のナノワイヤトランジスタの抵抗電極に提供される。ゲートは、ナノワイヤトランジスタ８を計数（clock）するためとサンプルホールド機能を形成するために使用される。サンプルホールド回路のレイアウトは、２層の電極だけ、すなわち、２レベルの相互接続１、２で実施される。入力とゲートバイヤスとアースレベルは、基板上のパターニングされた電極によって提供されるが、一方出力は、第２の相互接続レベル上のパターニングされた電極によって提供される。これら２つの層のパターンは、オーバレイキャパシタンス（静電容量）を低減するためにある角度で形成される。この実施の主要な利益は、相互接続のレベルだけを使用することである。数個のサンプルホールド回路は、平行に形成されてアナログ−デジタル変換器を形成する。また、サンプルホールド回路は、連続した比較器に基準電圧を供給するナノワイヤ抵抗体はしご（resistive ladder）と結合される。抵抗体はしごの場合に、ナノワイヤ抵抗体１１はペアで形成され、ペア中で電流は、サンプルホールド回路の出力に接続される、維持された対称性を持つ２つの相互接続層の間を流れる。
【００３３】
図６は、異なる方法でナノワイヤトランジスタ８とナノワイヤ抵抗体１１を結合することにより形成される、本発明の比較器（コンパレータ）回路を示す。計数（clocked）された差動比較器は、２つのナノワイヤ抵抗体１１と７つのナノワイヤトランジスタ８とから成り、そこでは、２レベルの相互接続を用いて、すなわち、２レベルの電極を用いて、統一（integration）がなされる。２つのナノワイヤ抵抗体/トランジスタのペアが差動増幅器を形成するために使用され、残りのナノワイヤトランジスタは、比較器の計数（clock）するためと出力を緩衝（バッファ）するために使用される。本発明の比較器の主要な利益は、２層の相互接続を使用して形成することができることであり、そこでは寄生容量を減少させ回路内で信号を移送するためにある角度を形成する。また、２つの異なる方向は、回路にアクセスするためと入力とクロック信号を提供するために使用することができる。
【００３４】
実施例は基板から突き出ているナノワイヤに対して記載されているが、当業者は、基板がナノワイヤと基板との間に中間層を提供できることを理解することができる。
【００３５】
一般に、特許請求の範囲で使用される用語は、本明細書で明らかに定義されていない場合には、その技術分野における普通の意味に基づくものと解釈される。
【００３６】
本発明は、最も実用的で好ましい実施態様であると現在考えられているものに関連して説明してきたが、本発明は、開示された実施態様に限定されるべきではなく、それとは逆に、添付する特許請求の範囲内の多様な変形と均等な構成物を包むことが意図されるものと理解すべきである。
【図１】
2010525557.tif 000003
【図２ａ】
2010525557.tif 000004
【図２ｂ】
2010525557.tif 000005
【図３】
2010525557.tif 000006
【図４】
2010525557.tif 000007
【図５】
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【図６】
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【国際調査報告】
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