(57)【要約】  不揮発性メモリ素子などの電子素子用の方法および装置が記載されている。メモリ素子は、２層または３層などの多層制御誘電体を含む。多層制御誘電体は、酸化アルミニウム（Ａｌ2 Ｏ3 ）、酸化ハフニウム（ＨｆＯ2 ）などの高ｋ誘電体材料の組み合わせ、および／または酸化ハフニウムアルミニウムのハイブリッド膜を含む。多層制御誘電体は、単一または多状態（例えば、２、３または４ビット）操作に対する実行可能性と共に、電荷保持の増大、メモリプログラム／消去ウィンドウの向上、信頼性および安定性の改善を含む、向上した特性をもたらす。
2010531048.tif 000002
【特許請求の範囲】
【請求項１】
メモリ素子のゲートスタックであって、
誘電体層上の電荷蓄積層と、
前記電荷蓄積層上の第１の誘電体層と、
前記第１の誘電体層上の高ｋ誘電体材料を含む第２の誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項２】
請求項１記載のゲートスタックにおいて、
前記電荷蓄積層は、局部性電荷蓄積層を備えるゲートスタック。
【請求項３】
請求項２記載のゲートスタックにおいて、
前記局部性電荷蓄積層は、複数のナノ結晶を含むゲートスタック。
【請求項４】
請求項２記載のゲートスタックにおいて、
前記局部性電荷蓄積層は、窒化物層を備えるゲートスタック。
【請求項５】
請求項１記載のゲートスタックにおいて、
前記第２の誘電体層は、前記第１の誘電体層の誘電率より高い誘電率を有するゲートスタック。
【請求項６】
請求項５記載のゲートスタックにおいて、
前記第１の誘電体層の厚さは、約１５ｎｍ以下であり、前記第２の誘電体層の厚さは、約１０ｎｍ以下であるゲートスタック。
【請求項７】
請求項１記載のゲートスタックにおいて、
前記第２の誘電体層は、ハフニウムを含むゲートスタック。
【請求項８】
請求項７記載のゲートスタックにおいて、
前記第２の誘電体層は、ＨｆＯ2 、ＨｆＡｌＯ3 、ＨｆＳｉＯ2 、Ｈｆ1-x Ａｌx Ｏy 、Ｈｆ1-x Ｓｉx Ｏy 、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy から構成される群から選択されたハフニウム含有化合物を含み、式中、ｘは０〜１の正数であり、ｙは正数であるゲートスタック。
【請求項９】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層は、Ａｌ2 Ｏ3 を含み、前記第２の誘電体層は、ＨｆＯ2 を含むゲートスタック。
【請求項１０】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層は、ＳｉＯ2 を含み、前記第２の誘電体層は、ＨｆＯ2 を含むゲートスタック。
【請求項１１】
請求項１記載のゲートスタックにおいて、
前記第２の誘電体層の誘電体材料の少なくとも第１の成分の量は、その厚さにわたって所定の方法で変化するゲートスタック。
【請求項１２】
請求項１１記載のゲートスタックにおいて、
前記誘電体材料は、第１の成分と第２の成分とを含み、前記第１の成分と前記第２の成分との比は、前記第２の誘電体層の厚さにわたって所定の方法で変化するゲートスタック。
【請求項１３】
請求項１記載のゲートスタックにおいて、
前記第２の誘電体層は、複数の層を備えるゲートスタック。
【請求項１４】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層に隣接する第３の誘電体層をさらに備え、
前記第１の誘電体層は、前記第２の誘電体層と前記第３の誘電体層との間に配置されるゲートスタック。
【請求項１５】
請求項１４記載のゲートスタックにおいて、
前記第３の誘電体層の誘電率は、前記第１の誘電体層の誘電率より大きいゲートスタック。
【請求項１６】
請求項１４記載のゲートスタックにおいて、
前記第３の誘電体層は、前記第１の誘電体層と前記電荷蓄積層との間に配置されるゲートスタック。
【請求項１７】
請求項１６記載のゲートスタックにおいて、
前記第３の誘電体層は、ハフニウムを含むゲートスタック。
【請求項１８】
請求項１７記載のゲートスタックにおいて、
前記第３の誘電体層は、ＨｆＯ2 、ＨｆＡｌＯ3 、ＨｆＳｉＯ2 、Ｈｆ1-x Ａｌx Ｏy 、Ｈｆ1-x Ｓｉx Ｏy 、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy から構成される群から選択されたハフニウム含有化合物を含み、式中、ｘは０〜１の正数、ｙは正数であるゲートスタック。
【請求項１９】
請求項１６記載のゲートスタックにおいて、
前記電荷蓄積層は、複数のナノ結晶を含むゲートスタック。
【請求項２０】
請求項１６記載のゲートスタックにおいて、
前記メモリ素子は、約８ボルトより大きなプログラム／消去ウィンドウを有するゲートスタック。
【請求項２１】
請求項２０記載のゲートスタックにおいて、
前記メモリ素子は、約９ボルトより大きなプログラム／消去ウィンドウを有するゲートスタック。
【請求項２２】
請求項２１記載のゲートスタックにおいて、
前記メモリ素子は、約１０ボルトより大きなプログラム／消去ウィンドウを有するゲートスタック。
【請求項２３】
請求項１６記載のゲートスタックにおいて、
前記第１の誘電体層は、Ａｌ2 Ｏ3 を含み、前記第２の誘電体層および前記第３の誘電体層は、ＨｆＯ2 を含むゲートスタック。
【請求項２４】
請求項１６記載のゲートスタックにおいて、
前記第１の誘電体層は、ＳｉＯ2 を含み、前記第２の誘電体層および前記第３の誘電体層は、ＨｆＯ2 を含むゲートスタック。
【請求項２５】
請求項１記載のゲートスタックにおいて、
前記第２の誘電体層は、前記第１の誘電体層と前記メモリ素子のゲートコンタクトとの間に配置されるゲートスタック。
【請求項２６】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層の厚さは、前記第２の誘電体層の厚さの約２００％以下であるゲートスタック。
【請求項２７】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層を通るトンネル電流は、ＳｉＯ2 における２．５×１０7 Ｖ／ｃｍの電界強度と等しい電界強度で約１０-4Ａ／ｃｍ2 未満であるゲートスタック。
【請求項２８】
請求項１記載のゲートスタックにおいて、
前記第２の誘電体層上の金属を含むゲートコンタクトをさらに備えるゲートスタック。
【請求項２９】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接し、ハフニウム含有化合物を含む電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項３０】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接する誘電体材料を含む誘電体層であって、前記誘電体材料の少なくとも第１の成分の量は、前記誘電体層の厚さにわたって所定の方法で変化するものである誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項３１】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の、厚さが約５ｎｍ以下である電荷蓄積層と、
前記制御誘電体層に隣接し、誘電体材料を含む電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項３２】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接し、誘電体材料を備える電荷ブロック層と、を備え、
前記制御誘電体層の厚さは、前記電荷ブロック層の厚さの約２００％以下であるメモリ素子のゲートスタック。
【請求項３３】
メモリ素子であって、
ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、基板上のゲートスタックであって、
前記コントロールゲートに隣接する第１の誘電体層と、
前記第１の誘電体層とトンネル誘電体層との間の電荷蓄積層と、
前記第１の誘電体層に隣接する誘電体材料を含む第２の誘電体層であって、前記誘電体材料の少なくとも第１の成分の量は、前記第２の誘電体層の厚さにわたって所定の方法で変化するものである第２の誘電体層と、を備えるゲートスタックと、
を備えるメモリ素子。
【請求項３４】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、ＳｉＯ2 を含む制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接する高ｋ誘電体材料を含む高ｋ誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項３５】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
第１の誘電率を有する第１の誘電体材料を含む前記電荷蓄積層に隣接する第１の誘電体層と、
第２の誘電率を有する第２の誘電体材料を含む第１の誘電体層に隣接する第２の誘電体層と、
第３の誘電率を有する第３の誘電体材料を含む前記第２の誘電体層に隣接する第３の誘電体層と、を備え、
前記第１の誘電率および前記第３の誘電率は、前記第２の誘電率より大きいメモリ素子のゲートスタック。
【請求項３６】
メモリ素子用のゲートスタックを作製する方法であって、
トンネル誘電体層上に電荷蓄積層を形成するステップと、
電荷蓄積層上に制御誘電体層を形成するステップと、
前記制御誘電体層上に誘電体材料を含む電荷ブロック層を形成し、前記電荷ブロック層の厚さにわたって前記誘電体材料の少なくとも第１の成分の量を変化させるステップと、
を含む方法。
【請求項３７】
メモリ素子であって、
基板と、
前記基板のソース領域と、
前記基板のドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャンネル領域と、
前記チャンネル領域上のトンネル誘電体層と、
前記トンネル誘電体層上の窒化物層と、
前記窒化物層上の制御誘電体層と、
前記制御誘電体層上の電荷ブロック層と、
前記電荷ブロック層上のコントロールゲートと、
を備えるメモリ素子。
【請求項３８】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、
前記トンネル誘電体層上の窒化物層と、
前記窒化物層上の制御誘電体層と、
前記制御誘電体層上の電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項３９】
メモリ素子を形成する方法であって、
基板上にトンネル誘電体層を形成するステップと、
前記トンネル誘電体層上に窒化物層を形成するステップと、
前記窒化物層上に制御誘電体層を形成するステップと、
前記制御誘電体層上に電荷ブロック層を形成するステップと、
前記電荷ブロック層上にコントロールゲートを形成するステップと、
を含む方法。
【請求項４０】
フラッシュメモリ素子のメモリセルであって、
電荷蓄積層と、
前記電荷蓄積層に隣接する第１の誘電体層と、
前記第１の誘電体層に隣接する第２の誘電体層と、を備え、
前記メモリセルが、約８ボルトより大きいプログラム／消去ウィンドウを有するフラッシュメモリ素子のメモリセル。
【請求項４１】
メモリ素子であって、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、前記基板上のゲートスタックであって、
前記コントロールゲートと前記制御誘電体層との間の電荷ブロック層と、
前記制御誘電体層とトンネル誘電体層との間の電荷蓄積層と、を備えるゲートスタックと、
を備えるメモリ素子。
【請求項４２】
メモリ素子であって、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、前記基板上のゲートスタックであって、
前記コントロールゲートと誘電体層との間のハフニウム含有化合物を含む層と、
前記誘電体層と第２の誘電体層との間の窒化物層と、を備えるゲートスタックと、
を備えるメモリ素子。
【請求項４３】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の窒化物層と、
制御誘電体層に隣接する電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項４４】
マルチビットメモリセル用のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の窒化物層と、
前記制御誘電体層に隣接する電荷ブロック層と、を備え、
少なくとも２つの物理的に異なる電荷蓄積領域内の窒化物層内に電荷が蓄積されるマルチビットメモリセル用のゲートスタック。
【請求項４５】
メモリ素子であって、
基板と、
前記基板のソース領域と、
前記基板のドレイン領域と、
前記ソース領域と、前記ドレイン領域との間のチャンネル領域と、
前記チャンネル領域に隣接する基板を覆うトンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
前記電荷蓄積層を覆う電荷ブロック層と、
前記電荷ブロック層を覆う制御誘電体層と、
前記制御誘電体層を覆うコントロールゲートと、
を備えるメモリ素子。
【請求項４６】
メモリ素子のゲートスタックであって、
メモリ素子の基板を覆うトンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
前記電荷蓄積層を覆う電荷ブロック層と、
前記電荷ブロック層を覆う制御誘電体層と、を備え、
コントロールゲートは、前記制御誘電体層を覆うメモリ素子のゲートスタック。
【請求項４７】
メモリ素子を形成する方法であって、
基板を覆ってトンネル誘電体層を形成するステップと、
前記トンネル誘電体層を覆って電荷蓄積層を形成するステップと、
前記電荷蓄積層を覆って電荷ブロック層を形成するステップと、
前記電荷ブロック層を覆って制御誘電体層を形成するステップと、
前記制御誘電体層を覆ってコントロールゲートを形成するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、メモリ素子に関し、より詳細には、フラッシュメモリ素子に関する。
【背景技術】
【０００２】
（関連出願への相互参照）
本願は、２００７年５月１日に出願された米国特許出願第１１／７４３，０８５号（特許文献１）に基づく優先権を主張し、これは、２００７年３月１９日に出願された米国特許出願第１１／６８８，０８７号（特許文献２）の一部継続であり、これは、２００６年１２月２０日に出願された米国特許出願第１１／６４１，９５６号（特許文献３）の一部継続であり、その全体が本願明細書において参照により援用されている。また、本願は、２００７年５月２３日に出願された米国仮特許出願第６０／９３１，４８８号（特許文献４）に基づく優先権を主張する。
【０００３】
フラッシュメモリ素子などの不揮発性メモリ素子は、電力が供給されない場合であっても情報を保存することができるメモリ素子である。フラッシュメモリ素子は、「コントロールゲート」から離れた電荷蓄積層に情報を保存する。コントロールゲートに電圧が印加されて、電子が電荷蓄積層に蓄積され、電荷蓄積層から放出されることによって、メモリ素子をプログラムし、消去する。
【０００４】
電荷蓄積層からコントロールゲートを絶縁するために制御誘電体が使用される。制御誘電体は、電荷蓄積層とコントロールゲートとの間で電荷フローをブロックすることが望ましい。効率的な電荷ブロック層として高ｋ誘電体材料が役立つことができる。高ｋ誘電体材料は、サムスンのＴＡＮＯＳ素子などのフラッシュメモリ素子用の制御誘電体層として使用されて、フラッシュメモリ素子を４０ｎｍ未満にダウンスケーリングすることを可能にする。制御誘電体層は、通常で、２０ｎｍ未満の厚さを有するＡｌ2 Ｏ3 の単一層であってもよい。しかし、Ａｌ2 Ｏ3 は、完全には電荷移動をブロックせず、低電位ウィンドウでプログラムおよび消去飽和をもたらす。
【０００５】
改善された電荷ブロック特性を有する、改善された、より長い耐久性を有する不揮発性メモリ素子が必要である。さらに、多状態メモリ素子が存在し、それらは、メモリセルあたり２ビット以上の情報を保存することができる。操作の比較的大きなプログラム／消去電位ウィンドウを有する、セルあたりマルチビットを蓄積することができる改善された多状態メモリ素子が必要である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願第１１／７４３，０８５号
【特許文献２】米国特許出願第１１／６８８，０８７号
【特許文献３】米国特許出願第１１／６４１，９５６号
【特許文献４】米国仮特許出願第６０／９３１，４８８号
【特許文献５】米国特許第６，５８６，７８５号
【特許文献６】米国特許出願第１１／１４７，６７０号
【特許文献７】米国特許出願第１１／４９５，１８８号
【特許文献８】米国特許第５，７６８，１９２号
【特許文献９】米国特許出願第１１／５０６，７６９号
【特許文献１０】米国特許第６，２９７，０９５号
【特許文献１１】米国特許第５，５８３，８１２号
【特許文献１２】米国公開特許出願第２００４／０１３０９４１号
【発明の概要】
【０００７】
既存の装置および方法に対する利点をもたらすことができる、不揮発性メモリ素子およびメモリ素子を作製する方法が本願明細書に記載されている。
１つの実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に電荷蓄積層を含み、誘電体材料を含む誘電体層（例えば、電荷ブロック層）は、制御誘電体層に隣接している。誘電体材料の少なくとも第１の成分の量は、誘電体層の厚さにわたって所定の方法で変化する。
【０００８】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に、厚さが約５ｎｍ以下である電荷蓄積層を含み、誘電体材料を含む電荷ブロック層は、制御誘電体層に隣接している。
【０００９】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に電荷蓄積層を含み、誘電体材料を含む電荷ブロック層は、制御誘電体層に隣接している。制御誘電体層の厚さは、電荷ブロック層の厚さの約２００％以下である。
【００１０】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層とＳｉＯ2 を含む制御誘電体層との間の電荷蓄積層と、制御誘電体層に隣接する第１の高ｋ誘電体材料を含む第１の高ｋ誘電体層と、を含む。
【００１１】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と、トンネル誘電体層を覆う電荷蓄積層と、第１の誘電率を有する第１の誘電体材料を含む電荷蓄積層に隣接する第１の誘電体層と、第２の誘電率を有する第２の誘電体材料を含む第１の誘電体層に隣接する第２の誘電体層と、第３の誘電率を有する第３の誘電体材料を含む第２の誘電体層に隣接する第３の誘電体層と、を備え、第１の誘電率および第３の誘電率は、第２の誘電率より大きい。
【００１２】
１つの実施形態によれば、メモリ素子は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャンネル領域と、を備える基板と、コントロールゲートに隣接する基板上のゲートスタックと、を備える。ゲートスタックは、コントロールゲートに隣接する第１の誘電体層と、第１の誘電体層と第２の誘電体層との間の電荷蓄積層と、第１の誘電体層に隣接する誘電体材料を含む電荷ブロック層と、を備える。誘電体材料の少なくとも第１の成分の量は、電荷ブロック層の厚さにわたって所定の方法で変化する。
【００１３】
１つの実施形態によれば、メモリ素子用ゲートスタックを作製する方法は、トンネル誘電体層上に電荷蓄積層を形成するステップと、電荷蓄積層上に制御誘電体層を形成するステップと、制御誘電体層上に誘電体材料を含む電荷ブロック層を形成するステップと、電荷ブロック層の厚さにわたって誘電体材料の少なくとも第１の成分の量を変化させるステップと、を含む。
【図面の簡単な説明】
【００１４】
【図１】メモリ素子の断面図を示す。
【図２】実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図３】実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図４Ａ】いくつかの実施形態による誘電体層によってもたらされた電子トンネリングに対するエネルギーバリアを示す概略図である。
【図４Ｂ】いくつかの実施形態による誘電体層によってもたらされた電子トンネリングに対するエネルギーバリアを示す概略図である。
【図５】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図６】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図７】１つの実施形態による接触電荷蓄積層を示す。
【図８】他の実施形態による非接触電荷蓄積層を示す。
【図９Ａ】様々な実施形態による組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図９Ｂ】様々な実施形態による組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図１０Ａ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１０Ｂ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１０Ｃ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１１Ａ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１１Ｂ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１１Ｃ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１１Ｄ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１２】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図１３】電荷トラップ層として窒化物層を使用し、１つ以上の電荷ブロック層がない従来のゲートスタックと、電荷ブロック層を有する改善されたゲートスタックとを比較する消去時間（Ｘ軸）対ゲートスタックについてのフラットバンド電圧（Ｙ軸）のプロットを示す。
【図１４】図１３の改善されたゲートスタックを使用するプログラムおよび消去サイクルの数（Ｘ軸）対フラットバンド電圧（Ｙ軸）のプロットを示す。
【図１５】図１３の改善されたゲートスタックを使用する室温電荷保持マッピング時間（ｘ軸）対フラットバンド電圧（Ｙ軸）のグラフを示す。
【図１６Ａ】いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図１６Ｂ】いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図１７Ａ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１７Ｂ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１７Ｃ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１８】いくつかの実施形態による、組成傾斜を有する電荷ブロック層と関するシミュレーションプロットを示す。
【図１９Ａ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１９Ｂ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１９Ｃ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１９Ｄ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図２０】１つの実施形態による、メモリ素子などの電子素子を形成する方法のフローチャートを示す。
【００１５】
図面において、同じ参照番号は、同一または機能的に同じ要素を示す。さらに、参照番号の一番左の数字は、概して、その参照番号が最初に表れる図面を示している。
【発明を実施するための形態】
【００１６】
序論
当然のことながら、本願明細書に示され記載された特定の実施は例示であり、またさもなくば、決して本発明の範囲を限定することを意図しない。実際には、簡潔さのために、半導体装置を製造する従来のエレクトロニクスおよびシステム（およびシステムの個々の操作要素のうちの要素）の他の機能的な態様は、本願明細書に詳細に記載されていない場合もある。
【００１７】
当然のことながら、本願明細書でなされる空間的な説明（例えば、「上に」、「下に」「上に向かう」「下に向かう」「上部」、「下部」など）は、例示の目的のみであり、本願明細書に記載された装置は、任意の方向にまたは任意の方法で空間的に配置することができる。
用語「隣接する」、「上」、「を覆って」および「上に横たわる」が、１つの層と他の層との関係について記載するために本願明細書で使用され、互いに直接に接触した層、および１つ以上の中間層によって別々に隔離された層を含むように広く解釈されるように意図される。同様に、用語「間」は、２つの他の層間に直接ある層、または２つの他の層から一定間隔で離されるが２つの層の間に介在する層を含むように広く解釈されることが意図される。
【００１８】
メモリ素子の実施形態
本発明の実施形態は、フラッシュメモリ素子を含む不揮発性メモリ素子などの電子素子について以下の小区分でもたらされる。さらに、多状態メモリ素子などのメモリ素子の向上についての実施形態が記載されている。これらの実施形態は、例示の目的でもたらされるものであり、限定ではない。本願明細書に記載された実施形態は、いかなる方法によって組み合わせられてもよい。さらなる操作可能で、構造的な実施形態は、本願明細書の記載から当業者に明らかとなる。これらの追加の実施形態は、本発明の範囲および趣旨の範囲内である。
【００１９】
従来の電荷蓄積層のメモリセルまたは構造が、適切な期間の間、メモリ構造のソース、ドレインおよびコントロールゲートノードに適切な電圧を加えることによりプログラムされる。それによって、チャンネル領域から電荷蓄積層に電子がトンネル、または注入され（例えば、チャンネルホットエレクトロンを介して）、それによって「帯電」される。電荷蓄積層に蓄積された電荷は、メモリトランジスタを論理「１」または「０」に設定する。メモリ構造がエンハンスメントトランジスタ構造またはデプレッショントランジスタ構造を含むかどうかによって、電荷蓄積層が正に帯電されるか、または電子（負電荷）を含む場合、メモリセルは、読み出し中に伝導するか、または伝導しない。電荷蓄積層が中性（または正に帯電される）または負電荷を欠く場合、メモリセルは、ゲート電圧の適切な選択によって読み出し中に伝導する。伝導状態または非伝導状態は、適切な論理レベルとして出力される。「消去」は、電荷蓄積層（または電荷蓄積層へのホール）（つまり、電荷トラップ層）から電子を移動するプロセスである。「プログラミング」は、電荷蓄積層上に電子を移動するプロセスである。
【００２０】
金属または半導体ナノ結晶（化学気相蒸着法や物理的気相成長法などのプロセスを使用して形成されたコロイド量子ドットまたは量子ドットなど）または高ｋ誘電体マトリックスに埋め込まれた非導電性窒化物系電荷トラップ層を使用する不揮発性メモリ素子の性能と電荷保持特性の向上は、５０ｎｍの技術ノードを超えて、従来の不揮発性メモリのスケーリング制限を克服し、かつ信頼できるマルチビット操作を完全に可能にするために重要であり得る。
【００２１】
図１は、例示的な実施形態によるメモリ素子１００の詳細な断面図を示す。図１に示すように、メモリ素子１００は、基板１０２上に形成されている。メモリ素子１００は、ソース領域１１２、チャンネル領域１１４、ドレイン領域１１６、コントロールゲートまたはゲートコンタクト１１８、ゲートスタック１２０、ソースコンタクト１０４、ドレインコンタクト１０６を含む。ソース領域１１２、チャンネル領域１１４およびドレイン領域１１６は、トランジスタ構造に概して類似に構成されている。ゲートスタック１２０は、チャンネル領域１１４上に形成されている。ゲートコンタクト１１８は、コントロールゲートまたはゲート電極と代わりに称してもよく、ゲートスタック１２０上に形成されている。
【００２２】
メモリ素子１００は、電荷蓄積層を有する従来のメモリに使用されて、一般的に前述したように作動する。しかし、電荷蓄積層メモリ素子１００は、ゲートスタック１２０を含む。ゲートスタック１２０は、メモリ素子１００に電荷蓄積層を設け、さらに後で記載されるようにさらなる特徴を有する。メモリ素子１００がプログラムされる場合、ゲートスタック１２０の電荷蓄積層によって電子が移動され蓄積される。ゲートスタック１２０は、任意のタイプの電荷蓄積層または電荷蓄積媒体を含んでいてもよい。例示的な電荷蓄積層が後で記載される。
【００２３】
この実施形態では、基板１０２は半導体型基板であり、少なくともチャンネル領域１１４にｐ型またはＮ型伝導性を有するように形成されている。ゲートコンタクト１１８、ソースコンタクト１０４およびドレインコンタクト１０６は、メモリ素子１００に電気的接続性をもたらす。ソースコンタクト１０４は、ソース領域１１２に接して形成されている。ドレインコンタクト１０６は、ドレイン領域１１６に接して形成されている。ソース領域１１２およびドレイン領域１１６は、通常、チャンネル領域１１４とは異なる伝導性を有する基板１０２のドープされた領域である。
図１に示すように、ソースコンタクト１０４は、接地電位などの電位に結合されている。ドレインコンタクト１０６は、他の信号に結合されている。ソース領域１１２およびドレイン領域１１６は交換可能であり、それらの相互接続は逆にされてもよいことに留意するべきである。
【００２４】
図２は、１つの例示的な実施形態によるゲートスタック１２０の断面図を示す。図２において、ゲートスタック１２０は、トンネル誘電体層２０２と、電荷蓄積層２０４と、電荷ブロック層２０６と、制御誘電体層２０８と、を備える。図２の実施例では、トンネル誘電体層２０２は、メモリ素子１００の基板１０２のチャンネル領域１１４上に形成されている。電荷蓄積層２０４は、トンネル誘電体層２０２上に形成されている。電荷ブロック層２０６は、電荷蓄積層２０４上に形成されている。制御誘電体層２０８は、電荷ブロック層２０６上に形成されている。図２に示すように、ゲートコンタクト１１８は、制御誘電体層２０８上に形成されている。または、電荷ブロック層２０６は、制御誘電体層２０８上に形成されてもよく、およびゲートコンタクト１１８は、図１１に示すように、電荷ブロック層２０６上に形成されてもよい。例示的な実施形態では、１つ以上のさらなる材料の層が、ゲートスタック１２０の層を分離してもよく、および／または、基板１０２および／またはゲートコンタクト１１８からゲートスタック１２０を分離してもよいことに留意するべきである。
【００２５】
電荷蓄積層２０４は、正電荷または負電荷を蓄積して、前述したように、メモリ素子１００のプログラムされた状態を示す。電荷蓄積層２０４は、材料または別の公知の材料を含んでいてもよい。プログラミング中に、ゲートコンタクト１１８に印加される電圧は、トンネル誘電体層２０２を介して、チャンネル領域１１４から電荷蓄積層２０４に、電子をトンネルする（例えば、またはホットエレクトロン注入する）電場を生成する。電荷蓄積層２０４に蓄積されて結果生じる負電荷は、メモリ素子１００のしきい値電圧を変える。電圧がゲートコンタクト１１８から取り除かれた後でさえ、電荷は、電荷蓄積層２０４に残る。消去プロセス中に、逆帯電した電圧がゲートコンタクト１１８に印加されて、電子をトンネル誘電体層２０２を介して電荷蓄積層２０４から基板１０２に放出してもよく、チャンネル１１４からホールを取り出して、電荷蓄積層２０４にトンネル誘電体層２０２を介して（またはチャンネルホットホールを介して）トンネルする。制御誘電体層２０８は、電荷ブロック層２０６からゲートコンタクト１１８を絶縁する。
【００２６】
ゲートコンタクト１１８は、導体材料から形成されることが好ましい。例えば、ゲートコンタクト１１８は、多結晶シリコン（ポリシリコン）から形成されていてもよい。他の実施例において、ゲートコンタクト１１８は、例えば、１つ以上の遷移金属などの１つ以上の金属を含む金属または材料から形成されていてもよい。ゲートコンタクト１１８に適することができる例示的な遷移金属として、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、ＡｕおよびＨｇが挙げられるが、それらに限定されない。１つの例示的な実施形態によれば、ゲートコンタクト１１８は、ＴａＮから形成されていてもよい。
【００２７】
一般的に、ゲートコンタクト１１８の厚さは、約５ｎｍ〜約５，０００ｎｍの範囲にある。その厚さは、約１０ｎｍ〜約５００ｎｍの範囲にあることが好ましい。１つの例示的な実施形態によれば、ゲートコンタクト１１８は、複数のサブ層を含んでいてもよい。各サブ層は、異なる導体材料から形成されていてもよい。
ゲートコンタクト１１８は、当該技術分野で公知の蒸着法によって形成されてもよい。スパッタリングや熱蒸発などの物理的気相成長法（ＰＶＤ）技術、化学気相蒸着法（ＣＶＤ）または原子層成長法（ＡＬＤ）が、ゲートコンタクト１１８の蒸着に適することができる。
【００２８】
電荷蓄積層２０４は、任意のタイプの電荷蓄積媒体を含んでいてもよい。電荷蓄積層２０４は、複数の個別の電荷蓄積素子を含む局部性電荷蓄積層 (localized charge storage layer) であることが好ましい。個別の電荷蓄積素子は、窒化物層内に見られるものなどの１つ以上の局部的電荷トラップ、または半導体ナノ粒子、金属ナノ粒子、または誘電体ナノ粒子（量子ドット）であってもよい。例えば、電荷蓄積層２０４は、ルテニウム（Ｒｕ）などの高い仕事関数（例えば、４．５ｅＶより大きい）の金属から形成され、好ましくは約５ｎｍ未満のサイズを有するナノ結晶を含んでいてもよい。そのようなナノ結晶は、当該技術分野で公知のように、化学気相蒸着法（ＣＶＤ）、原子層成長法（ＡＬＤ）または物理的気相成長法（ＰＶＤ）などの様々なプロセスによって、トンネル誘電体層２０２上に堆積されてもよい。電荷蓄積層２０４は、また、トンネル誘電体層２０２に堆積された、あらかじめ形成されたコロイド金属または半導体または誘電体量子ドット（ナノ結晶）を含んでいてもよい。例えば、そのような材料は、その全体が本願明細書において参照により援用されている、米国特許第６，５８６，７８５号（特許文献５）、米国特許出願第１１／１４７，６７０号（特許文献６）、米国特許出願第１１／４９５，１８８号（特許文献７）に記載されるなどのスピンコーティング、スプレーコーティング、印刷、化学アセンブリ、ポリマー自己集合を使用するナノインプリントなどの方法によって蒸着されてもよい。電荷蓄積層２０４は、さらに、接触金属または半導体導電層、非接触金属または半導体導電層、非導電性窒化物系または他のタイプの絶縁電荷トラップ層、導電性エレメント（例えば、ＳｉＯ2 ）が配置された非導電性酸化物層（例えば、シリコンアイランド）、ドープされた酸化物層などを含んでいてもよい。窒化物を含む電荷蓄積層のさらなる説明のために、その全体が本願明細書において参照により援用されている米国特許第５，７６８，１９２号（特許文献８）を参照されたい。１つの例示的な実施形態によれば、メモリセルのワード線方向の断面で見た場合、電荷蓄積層はＵ字形状を有していてもよい。
【００２９】
ルテニウム（または他の金属または合金）などの金属量子ドットが電荷蓄積材料に使用される場合、トンネル誘電体層２０２（「トンネル誘電体層」とも称する）の表面を変更して、金属移動に対する改善されたバリアを設けることができる。例えば、図３に示すように、ゲートスタック１２０’は、トンネル誘電体層２０２と電荷蓄積層２０４との間でトンネル誘電体層２０２上に形成されたバリア層３０２を含んでいてもよい。バリア層３０２は、例えば、窒化物（Ｓｉ3 Ｎ4 ）または酸窒化ケイ素（ＳｉＯx Ｎy 、式中ｘおよびｙは正数、０．８、１．５などである）などの窒素含有化合物、アルミナ（Ａｌ2 Ｏ3 ）などの他の適切なバリア層を含むことができる。バリア層３０２は、金属移動効果が最小限にされるようにトンネル誘電体層２０２の表層構造を変える。バリア層３０２が窒素化合物から形成される場合、窒素含有層は、トンネル誘電体層２０２（例えば、ＳｉＯ2 であってもよい）に、窒素または「窒素含有」化合物を添加すること（例えば、「窒化」）によって形成されてもよい。例示的な実施形態では、窒素または窒素含有化合物は、低圧ＣＶＤ（ＬＰＣＶＤ）または超高真空ＣＶＤ（ＵＨＶＣＶＤ）などの化学気相蒸着法（ＣＶＤ）プロセスを使用して、トンネル誘電体層２０２上に蒸着されてもよい。窒素含有層は、トンネル誘電体層２０２と直接接触していてもよい。
【００３０】
ＵＨＶＣＶＤは一般的によりゆっくり生じるので、バリア層３０２のＵＨＶＣＶＤは、ＬＰＣＶＤより制御可能であり、したがって、成長率をより厳密に制御することができる。窒素含有層は、シラン（または、ジクロロシランやジシランなどの他のシリコン源前駆体）およびアンモニア（または、プラズマイオン化窒素、Ｎ2 ＯまたはＮＯなどの他の窒素種）などのガスの反応からの蒸着の結果、またはアンモニア（または、プラズマイオン化窒素、Ｎ2 ＯまたはＮＯなどの他の窒素種）などの反応ガスに対する表面反応の結果として形成されてもよい。ある不活性ガスおよび酸素含有ガスの共流と組み合わせて、ジクロロシランおよびアンモニアガスを窒素含有層の成長に使用してもよい。バリア層３０２は、トンネル誘電体層２０２に電荷蓄積層２０４の金属ナノ粒子／量子ドットが浸透することを妨げ、その結果、漏出をもたらす可能性があるトンネル誘電体層２０２の汚染が回避される。
【００３１】
バリア層３０２の厚さは、窒化物構造に含まれたキャリアトラップが、形成される半導体素子の電荷蓄積態様を決定しないことを確保するように構成されることが好ましい。例示的な実施形態では、バリア層３０２の所望の厚さは、約１０オングストローム未満である。さらなる実施形態では、所望の厚さは、約５オングストローム以下であってもよい。トンネル誘電体層２０２とバリア層３０２との相対的な厚さは、電気的性能および金属移動バリア機能を最適化するために調整することができる。バリア層３０２の厚さは、少なくとも、バリア層３０２によってトンネル誘電体層２０２の一般的には一定の被覆率を確保することが要求される厚さである。バリア層３０２の厚さは、少なくとも約１オングストロームであることが好ましい。酸窒化ケイ素がバリア層３０２として利用される例示的な実施形態では、酸窒化ケイ素内の窒素濃度は、例えば、約５％より大きくてもよい。酸窒化ケイ素に含まれる窒素の百分率濃度は、金属量子ドット（電荷蓄積層２０４内にある場合）から金属移動に対する窒素層のバリア機能と、窒化物濃度によるトラップの含有との間のトレードオフが調整されるように制御することができる。
【００３２】
例示的な実施形態では、トンネル誘電体層２０２はＳｉＯ2 であり、基板１０２はシリコンである。制御誘電体層２０８は、例えば、Ａｌ2 Ｏ3 やＳｉＯ2 などの単一成分の酸化物から形成されてもよい。ＳｉＯ2 は、電子トンネリングに高エネルギーバリアをもたらすので、制御誘電体層２０８として有利であると考えられる（例えば、図４Ｂ参照）。さらに、ＳｉＯ2 は、電荷トラップをほとんど含んでおらず、層内に存在するこれらの電荷トラップは、十分に深いので、素子の電荷保持を妨げないと考えられる。別の実施形態によれば、制御誘電体層２０８は、多成分酸化物などの多成分材料から形成されていてもよい。
【００３３】
制御誘電体層２０８の厚さは、約２０ｎｍ以下であることが好ましい。制御誘電体層の厚さは、より小さな水平寸法に対する次世代のメモリ素子のスケーリングにより重要であると考えられる。メモリセルのチャンネル長および素子幅が約３０ｎｍ未満に低減するので、コントロールゲートが電荷蓄積層への結合を維持することができるように、誘電体層の厚さをチャンネル長未満に低減することが望ましい。例示的な実施形態によれば、制御誘電体層２０８は、厚さが約１５ｎｍ以下である。制御誘電体層２０８は、また、厚さが約１０ｎｍ以下であってもよい。好ましい実施形態によれば、制御誘電体層２０８の厚さは、約５ｎｍ以下である。例えば、制御誘電体層２０８は、厚さが約４ｎｍ以下、厚さが約３ｎｍ以下、厚さが約２ｎｍ以下、または厚さが約１ｎｍ以下であってもよい。また、制御誘電体層２０８の厚さが、少なくとも、下部層の一定の被覆率を一般的に確保することが要求される厚さであることが好ましい。従って、制御誘電体層２０８の厚さは、少なくとも、約０．１ｎｍであることが好ましい。
【００３４】
好ましくは、制御誘電体層２０８の厚さは、電荷ブロック層２０６の厚さの約２００％以下である。より好ましくは、制御誘電体層２０８の厚さは、電荷ブロック層２０６の厚さの約１５０％以下である。例えば、１つの例示的な実施形態によれば、電荷ブロック層２０６の厚さは、約４ｎｍであり、制御誘電体層２０８の厚さは、約５ｎｍであり、または電荷ブロック層２０６の厚さの約１２５％である。他の例示的な実施形態では、制御誘電体層２０８の厚さは、電荷ブロック層２０６の厚さの約１２５％以下であり、電荷ブロック層２０６の厚さの約１００％以下である。さらに、制御誘電体層２０８の厚さが電荷ブロック層２０６の厚さ未満であってもよいと考えられる。
【００３５】
例示的な実施形態では、電荷ブロック層２０６は、高ｋ誘電体材料から形成される。この開示のために、高ｋ誘電体材料は、ＳｉＯ2 より高い誘電率（例えば、３．９）を有する。電荷ブロック層２０６の高ｋ誘電体材料は、例えば、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＨｆＳｉＯ2 、ＺｒＯ2 、Ｈｆ1-x Ａｌx Ｏy （ここで、ｘは０〜１の正数で、ｙは正数である）、ＨｆＡｌＯ3 等などであってもよく、好ましくは、ＨｆＯ2 またはＨｆ1-x Ａｌx Ｏy （ｘは０〜１の正数で、ｙは正数である）、例えば、ＨｆＡｌＯ3 であってもよい。さらなる実施形態では、電荷ブロック層２０６は、例えば、Ｇｄ2 Ｏ3 、Ｙｂ2 Ｏ3 、Ｄｙ2 Ｏ3 、Ｎｂ2 Ｏ5 、Ｙ2 Ｏ3 、Ｌａ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｔａ2 Ｏ5 、ＳｒＴｉＯ3 、Ｂａx Ｓｒ1-x ＴｉＯ3 、Ｚｒx Ｓｉ1-x Ｏy 、ＨｆＳｉ1-x Ｏy 、Ａｌx Ｚｒ1-x Ｏ2 またはＰｒ2 Ｏなどの他の高ｋ誘電体材料から形成されてもよい。
【００３６】
例示的な実施形態では、電荷ブロック層２０６は、制御誘電体層２０８より高い誘電率を有する。例えば、１つの実施形態では、制御誘電体層２０８はＡｌ2 Ｏ3 であり、およそ９の誘電率を有し、電荷ブロック層２０６はＨｆＯ2 であり、蒸着された場合、約２５未満、例えば、約２２の誘電率を有する。他の実施形態では、制御誘電体層２０８はＳｉＯ2 であり、約４の誘電率を有する一方で、電荷ブロック層はＨｆＯ2 である。
【００３７】
図４Ａ〜４Ｃは、低誘電率の誘電体層（例えば、制御誘電体層２０８）に隣接するより高い誘電率の誘電体層（例えば、電荷ブロック層２０６）を含むことは、トンネル抵抗をどのように改善するかを概略的に示すプロット４００、４１０、４２０を含む。図４Ａのプロット４００は、より高い誘電率（例えば、ＨｆＯ2 ）を有する誘電体層のエネルギーバリア（ｅＶ）を単独で示し、図４Ｂのプロット４１０は、低誘電率（例えば、ＳｉＯ2 ）を有する誘電体層のエネルギーバリアを単独で示す。低ｋ誘電体材料（ＳｉＯ2 ）は、高ｋ誘電体材料（ＨｆＯ2 ）よりトンネリングに対してより高いエネルギーバリアをもたらすが、高ｋ誘電体層（ＨｆＯ2 ）は、より広いバリアをもたらす。図４Ｃのプロット４２０は、高ｋ誘電体材料（例えば、ＨｆＯ2 ）が低ｋ誘電体層（例えば、ＳｉＯ2 ）に隣接して配置される場合、トンネルバリアの大きさの改善を示す。従って、トンネル電流を低減してもよい。高ｋ誘電体および低ｋ誘電体のいずれの組み合わせも、電荷ブロック層２０６および制御誘電体層２０８に適切とすることができる。好ましくは、前述したように、電荷ブロック層２０６は、より高い誘電率（例えば、より低いバリア高さ）を有し、制御誘電体層２０８は、より低誘電率（例えば、より高いバリア高さ）を有する。
【００３８】
例示的な実施形態では、電荷ブロック層２０６は、電荷ブロック層２０６の厚さにわたって、組成、バンドギャップ値および／または誘電率の傾斜を含んでいてもよい。傾斜は、電荷ブロック層２０６の第１の表面（例えば、電荷蓄積層２０４に隣接した電荷ブロック層２０６の表面）から電荷ブロック層２０６の第２の表面（例えば、制御誘電体層２０８に隣接する電荷ブロック層２０６の表面）に増減してもよい。
【００３９】
組成の傾斜を有する電荷ブロック層２０６は、例えば、誘電体材料を含んでいてもよく、誘電体材料の少なくとも１つの成分の量は、電荷ブロック層２０６の厚さにわたって変化してもよい。好ましくは、誘電体材料は、高ｋ誘電体材料である。成分の量は、電荷ブロック層２０６の厚さにわたって直線的、非線形的、または段階的に変化してもよい。好ましくは、成分の量は、制御誘電体層２０８付近で最小であり、電荷ブロック層２０６の厚さにわたって増加する。成分は、元素または化合物であってもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。例示的な実施形態によれば、組成の傾斜を有する電荷ブロック層２０６は、多成分誘電体材料から形成される。例えば、電荷ブロック層２０６は、ＨｆＡｌ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏy ，ＺｒＳｉ1-x Ｏy 、Ｂａx Ｓｒ1-x Ｔｉy またはＡｌx Ｚｒ1-x Ｏy などの多成分酸化物から形成されてもよい。多成分誘電体材料は、前述した成分（例えば、ハフニウム）および第２の成分を含んでいてもよく、前述した成分と第２の成分との比は、例示的な実施形態に従って、電荷ブロック層２０６の厚さにわたって変化してもよい。多成分誘電体は、窒素を含んでいてもよい。例えば、多成分誘電体材料は、例示的な実施形態に従って、Ｈｆx Ｓｉ1-x Ｏ2-y Ｎy であってもよい。組成の傾斜を有する電荷ブロック層２０６は、電荷蓄積層２０４と制御誘電体層２０８との間、または、制御誘電体層２０８とメモリ素子１００のゲートコンタクト１１８との間に配置されていてもよい。
【００４０】
他の例示的な実施形態では、電荷ブロック層２０６は、複数の材料の層を含む。図５は、例えば、３層を含む電荷ブロック層２０６を示す。この例示的な実施形態によれば、電荷ブロック層２０６は、電荷蓄積層２０４に最も近い第１の層２１０と、第２の（中間）層２１２と、第３の層２１４（電荷蓄積層２０４から最も遠い）と、を含む。１つの実施形態によれば、電荷蓄積層２０４に最も近い層は、比較的高いバンドギャップ材料から形成される一方で、電荷蓄積層２０４から遠い層は、次第に低くなるバンドギャップを有する材料から形成される。これは、比較的より高いバンドギャップ材料が、より低いバンドギャップ材料より、粒子間のより少ないトンネル現象を可能にするので、電荷蓄積層２０４が絶縁粒子（例えば、ナノ粒子、量子ドット）を含む場合に望ましい。ＳｉＯ2 、Ａｌ2 Ｏ3 、ＨｆＡｌＯ3 は、比較的高いバンドギャップを有する例示的な材料である。当業者は認識するように、別の実施形態は、電荷蓄積層２０４に最も近く、比較的低いバンドギャップ材料から形成される層と、電荷蓄積層２０４から遠く、次第により高くなるバンドギャップを有する材料から形成される層と、を含む。
【００４１】
電荷ブロック層２０６についての例示的な３層の実施形態によれば、第１の層２１０はＡｌ2 Ｏ3 であってもよく、第２の（中間）層２１２はＨｆＡｌＯ3 であってもよく、第３の層２１４はＨｆＯ2 （比較的低いバンドギャップを有する）であってもよい。電荷ブロック層２０６についての例示的な２層の実施形態では、第１の層（電荷蓄積層２０４に最も近い）はＳｉＯ2 であってもよく、第２の層はＨｆＯ2 であってもよく、比較的高い誘電率（効果的な電荷ブロックのために）および低いバンドギャップを有する。前述したように、制御誘電体層２０８は、Ａｌ2 Ｏ3 またはＳｉＯ2 などの材料であってもよい。
【００４２】
例示的な実施形態では、電荷ブロック層２０６はドープされていてもよい。例えば、電荷ブロック層２０６は、希土類金属、遷移金属、シリコン、酸素または窒素などのドーパントでドープされてもよい。１つの例示的な実施形態によれば、電荷ブロック層２０６は、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy であってもよい。窒素は、ポスト蒸着窒化物形成処理によって導入されてもよい。例えば、Ｈｆ1-x Ｓｉx Ｏ2 層は、ＮＨ3 、Ｎ2 ＯまたはＮＯを含む環境でアニールされて、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy 層を形成してもよい。
【００４３】
例示的な実施形態では、電荷ブロック層２０６を、約１０ｎｍ未満、例えば、約５ｎｍ、例えば、約２ｎｍ未満など比較的薄く形成して、電荷ブロック層２０６の高い誘電体材料によって電子のトラップを低減する。好ましくは、電荷ブロック層２０６は、下部層の一定の被覆率を一般的に確保するのに十分な厚さを有する。例えば、電荷ブロック層２０６は、厚さが少なくとも０．１ｎｍであってもよい。好ましくは、電荷ブロック層２０６は、厚さが少なくとも０．５ｎｍである。
【００４４】
図６は、例示的な実施形態によるゲートスタック１２０’’の他の断面図を示す。図６のゲートスタック１２０’’の構成は、図６において、ゲートスタック１２０’’が、さらに、制御誘電体層２０８上に形成された第２の電荷ブロック層４０２を含む以外、概して図２に類似している。図６において、ゲートコンタクト１１８は、第２の電荷ブロック層４０２上に形成されている。例示的な実施形態において、第２の電荷ブロック層４０２は、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、Ｈｆ1-x Ａｌx Ｏy （ここで、ｘは０〜１の正数、ｙは正数である）、例えば、ＨｆＡｌＯ3 、Ｈｆ1-x Ｓｉx Ｏ2 、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy など、好ましくはＨｆＯ2 などの高ｋ誘電体材料から形成される。第２の電荷ブロック層４０２は、第１の電荷ブロック層２０６のための前述した材料のいずれかから形成されてもよく、単一の層構成（材料の均一性または傾斜）または多層構成でのように、同様に構成されていてもよい。
【００４５】
第２の電荷ブロック層４０２が組成の傾斜を含む例示的な実施形態によれば、第２の電荷ブロック層４０２は、誘電体材料を含んでいてもよく、誘電体材料の少なくとも１つの成分の量は、電荷ブロック層４０２の厚さにわたって変化していてもよい。好ましくは、誘電体材料は、高ｋ誘電体材料である。成分の量は、第２の電荷ブロック層４０２の厚さにわたって、直線的、非線形的、または、段階的に変化していてもよい。好ましくは、成分の量は、制御誘電体層２０８近くで最小であり、第２の電荷ブロック層４０２の厚さにわたって増加する。成分は、元素または化合物であってもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。
【００４６】
例示的な実施形態によれば、組成の傾斜を有する第２の電荷ブロック層４０２は、多成分誘電体材料から形成される。例えば、第２の電荷ブロック層４０２は、Ｈｆx Ａｌ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏy 、Ｚｒx Ｓｉ1-x Ｏy 、Ｂａx Ｓｒ1-x ＴｉＯy またはＡｌx Ｚｒ1-x Ｏy などの多成分酸化物から形成されてもよい。多成分誘電体材料は、前述した成分（例えば、Ｈｆ）および第２の成分を含んでいてもよく、前述した成分と第２の成分との比は、例示的な実施形態によれば、第２の電荷ブロック層４０２の厚さにわたって変化していてもよい。多成分誘電体材料は、窒素を含んでいてもよい。例えば、多成分誘電体材料は、例示的な実施形態によれば、Ｈｆx Ｓｉ1-x Ｏ2-y Ｎy であってもよい。組成の傾斜を有する第２の電荷ブロック層４０２は、制御誘電体層２０８とメモリ素子１００のゲートコンタクト１１８との間、または電荷蓄積層２０４と制御誘電体層２０８との間に配置されてもよい。
【００４７】
電荷ブロック層２０６、４０２は、制御誘電体層２０８を挟み、制御誘電体層２０８を介しての電荷移動を効率的にブロックすることができる。例えば、第１の電荷ブロック層２０６（例えば、ＨｆＯ2 ）は、プログラミング操作中に、電荷蓄積層２０４からゲートコンタクト１１８への電子電流をブロックすることができる。第２の電荷ブロック層４０２（例えば、ＨｆＯ2 ）は、消去操作中にゲートコンタクト１１８から電荷蓄積層４０２への電子電流をブロックすることができる。さらに、第１の電荷ブロック層２０６および／または第２の電荷ブロック層４０２は、他の機能を有していてもよい。例示的な実施形態では、第１の電荷ブロック層２０６および第２の電荷ブロック層４０２の厚さは、１０ｎｍ未満、例えば、５ｎｍ未満など薄い。
【００４８】
第１の電荷ブロック層２０６および第２の電荷ブロック層４０２の他の利点は、高ｋ誘電体層が、それら自体トラップを有することができるが、第１の電荷ブロック層２０６および第２の電荷ブロック層４０２を、約４ｎｍ未満、例えば、２ｎｍ未満などに非常に薄くして、電流フローを効率的にブロックしながら、電荷トラップの合計量を低減することができるということである。さらに、第２の電荷ブロック層４０２は、ゲートコンタクト１１８に隣接して位置する。このように、比較的大量の電荷が第２の電荷ブロック層４０２内にトラップされても、フラットバンド電圧に対する影響は、第２の電荷ブロック層４０２とゲートコンタクト１１８との距離に比例し最小である（それらは互いに直接隣接（接触）してもよい）。
【００４９】
第１の電荷ブロック層２０６および第２の電荷ブロック層４０２がＨｆＯ2 であり、制御誘電体層２０８がＡｌ2 Ｏ3 である図６の実施形態のいくつかのさらなる例示的な利点としては、次のものが挙げられる。
（１）メモリプログラム／消去ウィンドウの向上を達成することができる。本願明細書で使用されるように、プログラム／消去（Ｐ／Ｅ）ウィンドウは、プログラム状態のしきい値状態と消去状態のしきい値状態との電圧差である。ゲートスタック１２０’’で、メモリ素子１００は、１２．８Ｖ以上のＰ／Ｅウィンドウで消去することができる（例えば、−６Ｖまで）。例示的な実施形態では、Ｐ／Ｅウィンドウは、約８Ｖから約１６Ｖの範囲である（例えば、約９Ｖ〜約１４Ｖ、約１０Ｖ〜約１３Ｖの範囲、または約９Ｖ、約１０Ｖ、約１１Ｖ、約１２Ｖまたは約１３Ｖの値を有する）。Ｐ／Ｅウィンドウは、＋／−２０ＶのＰ／Ｅ制限で、トンネル誘電体層２０２の６ｎｍへのスケーリングで、１４．２Ｖの大きさであってもよく、３ビットまたは４ビットのメモリセル用などの多状態メモリ電圧要件に近づく。
（２）Ｐ／Ｅウィンドウは、１００，０００Ｐ／Ｅサイクル後に顕著なドリフトを示さなくてもよい。
（３）電荷は、１２ＶのＰ／Ｅウィンドウで電荷蓄積層２０４内に保持されてもよく、より重要なことには、１００，０００Ｐ／Ｅサイクルは、電荷保持特性を低下しなくてもよい。
【００５０】
メモリ素子１００のいくつかの例示的な実施形態では、電荷蓄積層２０４は、単一の連続領域である。例えば、図７は、平面の連続的構成を有する電荷蓄積層２０４の平面図を示す。例えば、シリコン（または、ポリシリコン）、金属などの連続膜から電荷蓄積層２０４は形成されていてもよい。そのような構成において、連続領域の単一地点が故障し、電荷を失い始めるなら、全領域はその電荷を失って、メモリ素子１００にそのプログラム状態を失わせることができる。しかし、実施形態によっては、この問題からのいくつかの防御をもたらすことができる。例えば、図８は、例示的な実施形態による不連続構成を有する電荷蓄積層２０４の平面図を示す。図８の実施例では、電荷蓄積層２０４は、複数のナノ粒子８０２を含む。電荷蓄積層２０４の各ナノ粒子８０２は、別々に電荷を蓄積し、互いに絶縁されるので、単一のナノ粒子が電荷を失っても、恐らく電荷蓄積層２０４の残りのナノ粒子に影響しない。局部的電荷トラップ領域に電荷を蓄積する非導電性窒化物系電荷蓄積層で同じ利点を得ることができる。このように、この開示による電荷蓄積層２０４を組み込むメモリ素子は、従来のメモリ素子より、はるかに長時間にわたって一定のプログラムされた状態を維持することができる。
【００５１】
例示的な実施形態では、ナノ粒子８０２は、電気的に絶縁されたナノ結晶である。ナノ結晶は、互いに電気的に絶縁された導体材料の小さなクラスタまたは結晶である。一般的に、ナノ結晶は、およそ１００ｎｍ以下の微結晶サイズを有する。ナノ結晶を電荷蓄積層２０４に使用する１つの利点は、ナノ結晶が連続膜を形成せず、したがって、ナノ結晶から形成される電荷蓄積層は自己絶縁しているということである。ナノ結晶は、不連続膜を形成するので、真上または真下（つまり、垂直に隣接する）に位置する隣接するセルの電荷蓄積媒体に対する１セルレベルの電荷蓄積媒体の不足に対する懸念なしで、電荷蓄積層が形成されていてもよい。しかし、電荷蓄積層用のナノ結晶の使用のさらに１つの利点は、電荷蓄積層は、連続膜電荷蓄積層より少ない電荷漏出を受けることができることである。
【００５２】
ナノ結晶は、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、テルル（Ｔｅ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）、鉄プラチナ合金（ＦｅＰｔ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）などの導体材料から形成することができる。そのような材料は、一般的に、シリコンなどの多くの半導体より高い仕事関数（例えば、約４．５ｅＶ以上）を有し、多重電子蓄積に望ましい。それらの材料は、さらに、より高い融点（より高いサーマルバジェットを可能にする）を有していてもよく、より長い保持時間を有していてもよく、正負の電荷蓄積の両方のための状態の高密度を有していてもよい。
【００５３】
ナノ結晶を形成する方法は、例えば、２００６年８月１８日に出願された米国特許出願第１１／５０６，７６９号（特許文献９）に開示するように当該技術分野で周知であり、その開示は、その全体が本願明細書において参照により援用されている。金属ナノ結晶電荷蓄積層は、物理的気相成長法（ＰＶＤ）、または基板の表面上に薄膜を最初に蒸着し（例えば、ＰＶＤを使用するスパッタ法）、次いで、高温（例えば、約９００℃以上）で短時間（例えば、約１０秒）アニールしてナノスケール寸法の金属粒子を融合する原子層成長法（ＡＬＤ）によって形成することができる。金属粒子の均一性およびサイズは、スパッタリングされた金属層の厚さ、アニール温度およびアニール時間、圧力および雰囲気ガス種などを変化することによって制御することができる。シリコンナノ結晶が、電荷蓄積層２０４内で使用される場合、シリコンナノ結晶は、例えば、その全体が本願明細書において参照により援用されている米国特許第６，２９７，０９５号（特許文献１０）に記載されているように、ＣＶＤなどのプロセスによって形成されてもよい。電荷蓄積層２０４は、スピンコーティング、スプレーコーティング、印刷、化学的自己集合等の方法によってトンネル誘電体層２０２上に蒸着され、あらかじめ形成されたコロイド金属または半導体量子ドットを含んでいてもよい。例えば、そのようなプロセスは、米国特許第６，５８６，７８５号（特許文献５）、米国特許出願第１１／１４７，６７０号（特許文献６）、米国特許出願第１１／４９５，１８８号（特許文献７）に記載され、それぞれ、その全体が本願明細書において参照により援用されている。
【００５４】
さらに、メモリ素子１００内での電荷蓄積のための誘電体絶縁電荷蓄積層を含む代わりに、ゲートスタックの誘電体スタック内に形成された非導電性トラップ層を使用してもよい。例えば、電荷蓄積媒体は、チャネル領域１１４に隣接する第１の酸化物層（例えば、トンネル誘電体層２０２）と、第１の酸化物層に隣接する非導電性窒化物層と、窒化物層に隣接するとともにゲートコンタクト１１８に隣接する第２の酸化物層と、を含む誘電体スタックとすることができる。そのような誘電体スタックを、ＯＮＯスタック（つまり、酸化物−窒化物−酸化物）スタックと称することもある。第２の酸化物層は、ゲートスタック１２０、１２０’、１２０’’のうちの１つと置換して、従来のＯＮＯスタックの性能を改善することができる。酸化膜を含む、Ｈ＋などの他の適切な電荷トラップ誘電体膜を必要に応じて使用することができる。
【００５５】
例示的な実施形態
例示的な実施形態では、電荷蓄積層２０４は金属ドットを含み、電荷ブロック層２０６はＨｆＯ2 であり、制御誘電体層２０８はＡｌ2 Ｏ3 である。図９Ａは、エネルギー（ｅＶ）対電荷ブロック層２０６（ＨｆＯ2 ）および制御誘電体層２０８（Ａｌ2 Ｏ3 ）の組み合わせ制御誘電体についての厚さ（ｎｍ）のシミュレーションプロット９００を示す。図９Ｂは、電流（Ａ／ｃｍ2 ）対電場（Ｖ／ｃｍ）のシミュレーションプロット９２０を示す。プロットは、ＨｆＯ2 のみを含む組み合わせ制御誘電体についてのプロット線９０２、Ａｌ2 Ｏ3 のみを含む組み合わせ制御誘電体についてのプロット線９０４を含む。プロット線９０２、９０４の両方について、バリアの低下は示されていない。図９Ａ、９Ｂのデータは、金属とＡｌ2 Ｏ3 の界面でＨｆＯ2 の薄い層を含むことが、桁違いに電子トンネル電流を低減することができることを示す。これは、ＨｆＯ2 層の厚さが１ｎｍ未満であっても当てはまる。
図１０Ａ〜１０Ｃは、図２に示すゲートスタック１２０に類似する例示的なゲートスタックに関するプロット１０００、１０１０、１０２０を示す。図１０Ｂに示すように、消去電圧は、ほぼ−３．７Ｖであり、プログラミング電圧は、１３ＶのＰ／Ｅウィンドウの合計に対しておよそ９．３Ｖである。
【００５６】
図１１Ａ、１１Ｂは、図６で示されるゲートスタック１２０’’に類似する例示的なゲートスタックについてのプログラミング電圧および消去電圧のプロット１１００、１１２０を示す。この実施例において、電荷蓄積層２０４は量子ドットから形成され、第１の電荷ブロック層２０６は、厚さが４ｎｍであるＨｆＯ2 から形成され、制御誘電体層２０８は、１２ｎｍの厚さのＡｌ2 Ｏ3 から形成され、第２の電荷ブロック層４０２は、４ｎｍの厚さでＨｆＯ2 から形成される。図１１Ａ、１１Ｂのデータによって示すように、Ｐ／Ｅ直線形ウィンドウは、およそ１１．３９Ｖである。
【００５７】
図１１Ｃ、１１Ｄは、それぞれ、図６に示すゲートスタック１２０’’に類似する例示的なゲートスタックについてのプログラミング電圧および消去電圧のプロット１１３０、１１４０を示す。この実施例において、電荷蓄積層２０４は量子ドットから形成され、第１の電荷ブロック層２０６は厚さが４ｎｍであるＨｆＯ2から形成され、制御誘電体層２０８は１２ｎｍの厚さのＡｌ2 Ｏ3 から形成され、第２の電荷ブロック層４０２は８ｎｍの厚さでＨｆＯ2 から形成される。図１１Ｃ、１１Ｄにおいてデータによって示すように、Ｐ／Ｅ直線形ウィンドウは、およそ１２．７６Ｖである。
【００５８】
他の例示的な実施形態では、メモリ素子のゲートスタックは、電荷蓄積層としての窒化物層と、制御誘電体層としてのＡｌ2Ｏ3層と、電荷ブロック層としてのＨｆＯ2などのハフニウム含有化合物と、を含んでいてもよい。図１２に示すように、電荷ブロック層２０６は、この実施形態によれば、制御誘電体層２０８を覆ってコントロールゲート１１８に隣接して形成してもよい。ゲートスタックは、前に述べたように、制御誘電体層下の窒化物層に隣接する電荷ブロック層などの、１つの（または１つ以上の）他の電荷ブロック層を含んでいてもよい。図１３は、電荷トラップ層として窒化物層を使用し、制御誘電体層（例えば、Ａｌ2 Ｏ3 ）に隣接して形成された電荷ブロック層（例えば、ＨｆＯ2 ）を使用する前述した改善されたゲートスタック（参照符号１３０２）に対して、１つ（または１つ以上の）電荷ブロック層がない従来のゲートスタック（参照符号１３０４）を比較する消去時間（Ｘ軸）対フラットバンド電圧（Ｙ軸）のグラフ１３００を示す。図１４は、図１３で参照数字１３０２によって表された改善されたゲートスタックを使用して、プログラムおよび消去サイクルの数（Ｘ軸）対フラットバンド電圧（Ｙ軸）を比較するグラフ１４００を示す。図１４は、改善されたゲートスタックを使用して、室温電荷保持マッピング時間（Ｘ軸）対フラットバンド電圧（Ｙ軸）のグラフを示す。
【００５９】
図１３に最初に示すように、窒化物電荷トラップ層を備えた制御誘電体層（例えば、Ａｌ2 Ｏ3 ）を覆って形成された電荷ブロック層（例えば、ＨｆＯ2 ）を含む改善されたゲートスタック１３０２の使用は、電荷ブロック層がないＡｌ2 Ｏ3 制御誘電体層のみを含む従来のゲートスタック１３０４に比較して、メモリＰ／Ｅウィンドウ（例えば、約２ボルト以上のオーダーで）の向上を示す。改善されたゲートスタックを備えたそのようなメモリ素子は、約８ボルトより大きなトータルＰ／Ｅウィンドウを有し、それは、電荷トラップ層として窒化物層を使用する今日まで、文献で報告された最も高いＰ／Ｅウィンドウであると考えられる。さらに、図１４のプロット１４００に示すように、Ｐ／Ｅウィンドウは、改善されたゲートスタックの実施形態を使用して、１００，０００Ｐ／Ｅサイクル後に顕著なドリフトを示さない。図１５のプロット１５００に示すように、改善されたゲートスタックを使用する８Ｖより大きなＰ／Ｅウィンドウで電荷が保持され、１００，０００Ｐ／Ｅサイクルは、メモリ素子の電荷保持特性を低下しない。
【００６０】
他の例示的な実施形態では、電荷ブロック層２０６はＨｆＯ2 であり、制御誘電体層２０８はＳｉＯ2 である。図１６Ａは、ＳｉＯ2 を単独で（データ線１６０２）、ＨｆＯ2 を単独で（データ線１６０４）、およびＨｆＯ2 とＳｉＯ2 との組み合わせ（データ線１６０６、１６０８、１６１２、１６１４）を含めて、エネルギー（ｅＶ）対様々な誘電体層についての厚さ（ｎｍ）のシミュレーションプロット１６００を示す。図１６Ｂは、同じ誘電体層についてのファウラーノルドハイムトンネル電流密度（Ａ／ｃｍ2 ）対電場（Ｖ／ｃｍ）のシミュレーションプロット１６１０を示す。計算データは、導体（例えば、４．８ｅＶの仕事関数を有する金属）とＳｉＯ2との界面にＨｆＯ2 の薄い層を含むことは、電子トンネリングを桁違いに低減することができることを示す。
【００６１】
他の例示的な実施形態では、図１７Ａのプロット１７００に示すように、電荷ブロック層２０６はＨｆx Ｓｉ1-x Ｏ2 であり、Ｈｆの量（ｘ）は、電荷ブロック層の厚さ（ｚ）にわたって変化する。この図では、Ｈｆの量は、非線形に界面（ｚ＝０）から離れて減少する。電子トンネリングを抑制するために電荷ブロック層の最適な組成および厚さは、電界強度に依存する。データは、２０ｍＶ／ｃｍの電界強度（ＥSiO2）用に最適化された。図１７Ｂは、ＨｆＯ2 層およびＳｉＯ2 層についてのバリア高さと比較して、バリア高さ（ｅＶ）対Ｈｆ含有量を変化するＨｆx Ｓｉ1-x Ｏ2 層についての界面からの距離（ｚ）のシミュレーションプロット１７１０を示す。同様に、図１７Ｃは、Ｈｆ含有量を変化するＨｆx Ｓｉ1-x Ｏ2 層について層（ｚ）にわたって誘電率（ε）の変化のシミュレーションプロット１７２０を示す。ＨｆＯ2 層およびＳｉＯ2 層の誘電率も示される。Ｈｆx Ｓｉ1-x Ｏ2 、ＨｆＯ2 およびＳｉＯ2 についてのデータ線は、それぞれ、参照符号１７０２、１７０４、１７０６によって表わされる。
【００６２】
図１８のプロット１８００は、所定の電界強度についての電圧の関数として、Ｈｆx Ｓｉ1-x Ｏ2 層の最適Ｈｆ含有量（ｘ）がどのように変化するかを示す。
図１９Ａのプロット１９００は、Ｈｆx Ｓｉ1-x Ｏ2 ／ＳｉＯ2 ／Ｈｆx Ｓｉ1-x Ｏ2 の組成の電荷ブロック層／制御誘電体層／電荷ブロック層の構造にわたって、様々な電界強度について最適のＨｆ含有量（ｘ）を示す。データ線１９０２、１９０４、１９０６、１９０８は、それぞれ、１５ｍＶ／ｃｍ、２０ｍＶ／ｃｍ、２５ｍＶ／ｃｍ、３０ｍＶ／ｃｍの電界強度に相当する。７ｎｍの対応する酸化物の厚さ（ＥＯＴ）について、最適膜組成は、２０ｍＶ／ｃｍの電界強度で、概略で、Ｈｆ2/3 Ｓｉ1/3 Ｏ2 （４．５ｎｍ）／ＳｉＯ2 （５ｎｍ）／Ｈｆ2/3 Ｓｉ1/3 Ｏ2 （４．５ｎｍ）である。
【００６３】
図１９Ｂのプロット１９１０は、図１９Ａと同じ層構造および組成について、また、ＳｉＯ2 、ＨｆＯ2 について、およびＨｆＯ2 （４ｎｍ）／ＳｉＯ2 （５．４ｎｍ）／ＨｆＯ2 （４ｎｍ）（それぞれ、データ線１９１２、１９１４、１９１６）についての電界強度の関数としてファウラーノルドハイムトンネル電流密度を示す。トンネル電流は、電荷ブロック層として組成的に段階的な誘電体を使用することによって２桁を超えて低減することができる。データは、ＳｉＯ2 内に２．５×１０7 Ｖ／ｃｍの電界強度と等しい電界強度で約１０-4Ａ／ｃｍ2 未満でトンネル電流が維持されることができることを示す。従って、メモリ素子の全動的線形範囲は、最適化された電荷ブロック層を使用して、Ｖｇ〜±２５Ｖで±１０Ｖまで広げることができる。
【００６４】
図１９Ｃ、１９Ｄのプロット１９２０、１９３０は、それぞれ、前述した層構造および組成に関して様々な電界強度について計算されたエネルギーバンド図を示す。
【００６５】
2010531048.tif 000003
【００６６】
前述した計算手順は、本願明細書に記載された誘電体層、ゲートスタックおよび／またはメモリ素子の挙動を予測するために役立つと考えられる。しかし、この計算手順は、本発明の範囲を制限するために使用されるべきではない。
【００６７】
多状態メモリの実施形態
メモリ素子は、任意の数のメモリセルを有していてもよい。従来のシングルビットメモリセルでは、メモリセルは、２つの情報蓄積状態のうちの１つを、「オン」状態または「オフ」状態と仮定する。「オン」または「オフ」の二値状態は、１ビットの情報を定義する。その結果、ｎビットのデータを蓄積することができる従来のメモリ素子は、（ｎ）個の別個のメモリセルを必要とする。
【００６８】
セルメモリ素子あたりシングルビットを使用して蓄積することができるビットの数は、メモリセルの数に依存する。したがって、メモリ容量を増大させることは、より多くのメモリセルを含む、またはより小さなメモリセルを作製するために改善されたフォトリソグラフィ技術を使用するより大きなダイサイズを必要とする。より小さなメモリセルは、より多くのメモリセルが、単一のダイの所与の領域内に設置されることを可能にする。
【００６９】
シングルビットメモリセルの代わりは、マルチビットまたは多状態メモリセルであり、１ビット以上のデータを蓄積することができる。マルチビットまたは多状態フラッシュメモリセルは、例えば、その全体が本願明細書において参照により援用されている米国特許第５，５８３，８１２号（特許文献１１）に記載されているように、多数の別個のしきい値電圧レベルＶt1-nでメモリセルを作製することによって製造してもよい。個々の別個のしきい値電圧レベルＶt1-nは、ビット数が多状態メモリセルに蓄積することができるデータの量を表わす状態で、１セットのデータビットの値に一致する。したがって、バイナリデータのマルチビットは、同じメモリセル内に蓄積することができる。
【００７０】
多状態メモリセルに蓄積することができる各バイナリデータ値は、しきい値電圧値または多状態メモリセルが電流を導く値の範囲に相当する。多状態メモリセルのレベルを明確な方法でプログラムまたは消去することができるように、多状態メモリセルの多重しきい値電圧レベルは、十分な量で互いに分離される。メモリセルにプログラムされたデータとセルのしきい値電圧レベルとの特定の関係は、多状態メモリセルに採用されたデータ符号化スキームに依存する。
【００７１】
多状態メモリセルをプログラムする際に、プログラミング電圧が十分な時間印加されて、電荷蓄積層に十分な電荷を蓄積し、多状態メモリセルのしきい値電圧を所望レベルに移動する。このレベルは、多状態メモリセルの状態を表し、多状態メモリセルにプログラムされたデータの符号化に対応する。
様々な例示的な実施形態によれば、多状態メモリセル／素子についての多重しきい値電圧レベルは、電気的に絶縁されたナノ粒子（図８に示すなどの）または例えば図７に示す接触または非接触金属（または、シリコン）層によって、電荷蓄積層２０４内に設けられてもよい。
【００７２】
マルチビットメモリセルの他の実施形態では、例えば、その全体が本願明細書において参照により援用されている米国特許第５，７６８，１９２号（特許文献８）に記載されているように、電荷は、素子のソース領域およびドレイン領域の近くのメモリセルの対辺上の２つの物理的に異なる領域、非導電性電荷トラップ層（例えば、窒化物層）内に蓄積される。セル内で対称で交換可能なソース領域およびドレイン領域を成長させることによって、各領域がメモリアレイおよび各セルに直接マッピングされた１ビットの情報を物理的に表し、それによって２ビットの情報を含む状態で、２つの非対話型の物理的に異なる電荷蓄積領域が作成される。電荷が電荷トラップ材料内に非対称的にトラップされ、ゲートのしきい値電圧が所定のレベルに達するまで電荷が注入されるように、セルのプログラミングは、十分な時間、ホットエレクトロン注入を利用してゲート内で電荷トラップ材料に電荷を注入することを含む順方向に行なわれる。セルは、次いで、それが、プログラムされた逆方向に読み出される。このタイプのマルチビットメモリセルも、例えば、その全体が本願明細書において参照により援用されている米国公開特許出願第２００４／０１３０９４１号（特許文献１２）に記載されているように、電荷蓄積媒体として個別の金属ナノ結晶を使用して電荷蓄積層メモリ素子に拡張することができる。
【００７３】
本発明者らは、コロイド金属ナノ結晶（例えば、米国特許第６，５８６，７８５号（特許文献５）および米国特許出願第１１／１４７，６７０号（特許文献６）および第１１／４９５，１８８号（特許文献７））を使用して、前述したような非対称電荷蓄積を使用するマルチビット蓄積を達成することができることがさらに分かった。そのようなコロイド金属ドット（例えば、ＰＶＤまたはＣＶＤを使用する他の蒸着されたナノ結晶を覆って）のサイズおよび均一性をより厳しく制御すると、素子のソースおよび／またはドレインの近くのナノ結晶のほんの一部を選択的に帯電して電荷非対称を生成する場合、隣接ドット間で水平電荷伝導を最小限にすることによって広げられたしきい値への要件を緩和する利点を有する。
【００７４】
本願明細書に記載された装置および方法の使用の重要な特徴は、装置および方法が、例えば、本願明細書に記載されたような多状態メモリを生成するための従来の技術のいずれかを使用する単一素子において、マルチビットの信頼できる蓄積を可能にするということである。マルチレベルアプローチなどの前述した方法によって達成されたマルチビット蓄積を使用する従来のフラッシュメモリは、しきい値拡大の制御における厳格な要件を受ける。しかし、この例示的な実施形態は、大きなプログラム／消去ウィンドウ（例えば、８ボルト以上、または１２ボルト以上のオーダーで）、向上したプログラミング／消去速度および良好な電荷保持をもたらすことによって、従来のフラッシュメモリ素子の制限の多くを克服することができる。これは、明白な方法で多状態メモリセルのレベルをプログラムまたは消去することができるように、様々なしきい値電圧状態間で互いからのより大きな分離を可能とする。
【００７５】
さらにこの実施形態も、例えば、電荷蓄積層内の２つの異なる各蓄積位置に電荷を蓄積し、さらに、例えば前述したような多重電圧しきい値レベルを使用する２つの各位置に異なる量または電荷状態を蓄積する能力を加えることによって、セル当たり３ビット以上（例えば、４）などのマルチビットの蓄積を可能とする。電荷蓄積層は、前述したように、例えば、ナノ結晶層または非導電性窒化物層であってもよい。各位置に４つの異なる多量の電荷を蓄積することによって、メモリ素子は、それによって、セル当たり４ビット相当をもたらす４×４＝１６の電荷の異なる組み合わせを蓄積することができる。電荷保持を危うくすることなく、本願明細書に記載された教示によってもたらされるプログラム／消去ウィンドウの向上は、さらに、蓄積媒体での電荷の注入および検知のより大きな柔軟性およびしきい値拡大への緩和された要件をもたらすことによって、マルチビット蓄積能力を可能にする。
【００７６】
本願明細書に記載された例示的な実施形態は、周知の半導体製造技術によって組み立てられてもよい。図２０は、メモリ素子などの電子素子を形成するための例示的な手順をもたらすフローチャート２０００を示す。フローチャート２０００は、例示を目的としてもたらされるが、限定を意図しない。さらなる構造的で使用可能な実施形態は、以下の考察に基づいて関連技術の熟練者に明らかとなる。フローチャート２０００の手順は、必ずしも示された順に従う必要はない。
【００７７】
フローチャート２０００は、基板２００２内のソース領域の形成から開始する。例えば、図１に示すように、ソース領域１１２は、基板１０２内に形成されてもよい。ソース領域１１２は、従来のドーピング技術または他の技術によって形成されてもよい。さらに、例示的な実施形態では、ソースコンタクト１０４は、従来の蒸着技術または他の技術によってソース領域１１２上に形成されてもよい。
【００７８】
次に、ドレイン領域は、基板２００４内に形成されてもよい。例えば、図１に示すように、ドレイン領域１１６は、基板１０２内に形成されてもよい。ドレイン領域１１６は、従来のドーピング技術または他の技術によって形成されてもよい。さらに、１つの実施形態では、ドレインコンタクト１０６は、従来の蒸着技術または他の技術によってドレイン領域１１６上に形成されてもよい。
【００７９】
トンネル誘電体層は、基板２００６上に形成されてもよい。例えば、図２、６に示すように、トンネル誘電体層２０２は、基板１０２のチャンネル領域１１４上に形成されてもよい。トンネル誘電体層２０２は、従来の酸化物成長技術または他の技術によって形成されてもよい。
電荷蓄積層は、トンネル誘電体層２００８上に形成されてもよい。例えば、図２、６に示すように、トンネル誘電体層２０２を覆って電荷蓄積層２０４が形成されてもよい。例示的な実施形態では、トンネル誘電体層２０２上に電荷蓄積層２０４が直接形成される。他の実施形態では、図３に示すバリア層３０２などの、トンネル誘電体層２０２上に形成された中間層上に電荷蓄積層２０４が形成されている。
【００８０】
電荷蓄積層２０４は、例えばさらに前述した、金属または半導体材料層（連続または非連続）または粒子の層であってもよい。電荷蓄積層２０４は、物理的気相成長法（ＰＶＤ）、化学気相蒸着法（ＣＶＤ）、電気化学気相蒸着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、原子層成長法（ＡＬＤ）または本願明細書の他の場所に記載されるか、またはそうでなければ公知の他の技術などの蒸着技術によって形成されてもよい。
【００８１】
電荷ブロック層は電荷蓄積層２０１０上に形成されてもよい。例えば、図２、６に示すように、電荷ブロック層２０６は、電荷蓄積層２０４を覆って形成されている。電荷ブロック層２０６は、原子層成長法などの、本願明細書の他の場所に記載されるか、またはそうでなければ公知の任意の蒸着技術によって形成されてもよい。１つの例示的な実施形態において、前述したように、電荷ブロック層２０６はドープされてもよい。さらに、他の例示的な実施形態において、前述したように、電荷ブロック層２０６は傾斜を有するように、または多数の層を有するように形成されてもよい。
【００８２】
原子層成長法は、組成傾斜または多数の層を含む電荷ブロック層２０６を形成するために特に適切であり得る。例えば、電荷ブロック層２０６の厚さにわたって濃度が変化する成分を有する誘電体材料から構成される電荷ブロック層２０６を形成するために、誘電体材料の１つ以上の第１の単分子層が、第１の化学構造の第１の前駆体を使用して蒸着されてもよく、次いで、誘電体材料の１つ以上の第２の単分子層が、第２の化学構造の第２の前駆体を使用して蒸着されてもよく、次いで、誘電体材料の１つ以上の第３の単分子層が、第３の化学構造の第３の前駆体を使用して蒸着されてもよい。言いかえれば、１つ以上の単分子層の連続蒸着は、組成傾斜または多数の層のいずれかを含む電荷ブロック層２０６を形成するために異なる前駆体を使用して実行されてもよい。また、均一組成の電荷ブロック層２０６が最初に蒸着されてもよく、次いで、急速加熱アニール（ＲＴＡ）が組成的に段階的な層の効果を達成するために使用されてもよいことが想定される。
【００８３】
制御誘電体層は、電荷ブロック層２０１２上に形成されてもよい。例えば、図２、６に示すように、制御誘電体層２０８は、電荷ブロック層２０６を覆って形成されている。制御誘電体層２０８は、原子層成長法などの、本願明細書の他の場所に記載されるか、またはそうでなければ公知の任意の蒸着技術によって形成されてもよい。
【００８４】
第２の電荷ブロック層は、制御誘電体層２０１４を覆って形成されてもよい。図６に示すように、第２の電荷ブロック層４０２は、制御誘電体層２０８を覆って形成されている。第２の電荷ブロック層４０２は、原子層成長法などの、本願明細書の他の場所に記載されるか、またはそうでなければ公知の任意の蒸着技術によって形成されてもよい。１つの実施形態では、第１の電荷ブロック層２０６と同様の方法で、第２の電荷ブロック層４０２がドープされてもよい。さらに、１つの実施形態では、第１の電荷ブロック層２０６と同様の方法で、第２の電荷ブロック層４０２は傾斜して、または多数の層を有するように形成されてもよい。
【００８５】
第２の電荷ブロック層４０２は、すべての実施形態において必ずしも形成されない。例えば、図２は、第２の電荷ブロック層を含まないゲートスタック１２０を示す。他の実施例において、図１１に示すように、ゲートスタック１２０は、制御誘電体層２０８上に電荷ブロック層２０６を含んでいてもよく、第２の電荷ブロック層は形成されなくてもよい。
コントロールゲートはゲートスタック２０１６を覆って形成されてもよい。例えば、図２に示すように、ゲートコンタクト１１８は、ゲートスタック１２０の制御誘電体層２０８を覆って形成されている。図６に示すように、ゲートコンタクト１１８は、ゲートスタック１２０’’の第２の電荷ブロック層４０２を覆って形成されている。ゲートコンタクト１１８は、従来の蒸着技術または他の技術によってゲートスタック１２０、１２０’’上に形成されてもよい。
【００８６】
単一または多状態（例えば、２、３または４ビット）操作用の実行可能性で、増大された電荷保持、向上されたメモリプログラム／消去ウィンドウ、改善された信頼性および安定性を含めて、向上された特性を有するメモリ素子などの改善された電子素子用の方法、システムおよび装置が、本願明細書に記載されている。
不揮発性メモリ素子内の２層または３層制御誘電体などの多層制御誘電体を使用することが開示されている。多層制御誘電体は、酸化アルミニウム（Ａｌ2 Ｏ3 ）、酸化ハフニウム（ＨｆＯ2 ）などの高ｋ誘電体材料の組み合わせ、および／または酸化ハフニウムアルミニウム（ＨｆＡｌＯx ）のハイブリッド膜を含んでいてもよく、式中、ｘは、正の整数、例えば、１、２、３、４などである。
【００８７】
メモリ素子用の２層制御誘電体層は、例えば、Ａｌ2 Ｏ3 の制御誘電体層、およびＨｆＯ2 （またはＨｆ1-x Ａｌx Ｏy 、式中、ｘは０〜１の正数で、ｙは正数であり、例えば、ＨｆＡｌＯ3 である）、の電荷ブロック層を含めて説明されている。ＨｆＯ2 の層は、メモリ素子のプログラミング操作中に、効率的な電荷ブロック層をもたらして、電荷蓄積層からコントロールゲートへの電子電流フローをブロックすることができる。
例えば、Ａｌ2 Ｏ3 の制御誘電体層および制御誘電体層とコントロールゲートとの間のＨｆＯ2 などのハフニウム含有化合物層を含むメモリ素子用の２層制御誘電体層が、開示されている。ＨｆＯ2 の層は、大きな過度の消去電圧をもたらす可能性がある消去操作の間、メモリ素子のコントロールゲートからトンネル電流を抑制することができる。
例えば、Ａｌ2 Ｏ3 の制御誘電体層および制御誘電体と電荷蓄積層との間のＨｆＯ2 などのハフニウム含有化合物層を含むメモリ素子用の２層制御誘電体層が開示されている。ＨｆＯ2 の層は、操作プログラミング中に、メモリ素子の電荷蓄積層からコントロールゲートへのトンネル電流を抑制することができる。
【００８８】
メモリ素子用の３層制御誘電体層も記載されている。例えば、３層制御誘電体層は、素子の電荷蓄積層に隣接するＨｆＯ2 （またはＨｆ1-x Ａｌx Ｏy 、式中、ｘは０〜１の正数、ｙは正数であり、例えば、ＨｆＡｌＯ3 である）などのハフニウム含有化合物の第１の層と、メモリ素子のコントロールゲートに隣接するＨｆＯ2 などのハフニウム含有化合物の第２の層と、ＨｆＯ2 の第１の層と第２の層との間のＡｌ2 Ｏ3 の層と、を含んでいてもよい。ＨｆＯ2 の第２の層は、メモリ素子の消去操作中に、コントロールゲートから電荷蓄積層への電子電流をブロックすることができる。
【００８９】
電荷ブロック層の単一層または２重層の厚さは、電流フローを効率的にブロックしながら、非常に薄くすることができる。例えば、１つの実施形態では、その厚さは、約１０ｎｍ未満、例えば、約５ｎｍ未満、例えば、約４ｎｍ未満である。他の例示的な実施形態では、その厚さは約２ｎｍ未満である。好ましくは、その厚さは約０．１ｎｍより大きい。
【００９０】
そのような２層制御誘電体または３層制御誘電体を使用すると、良好な電荷保持およびプログラミング／消去速度をもたらしながら、非常に大きなプログラム／消去ウィンドウ（例えば、少なくとも８ボルト以上のオーダーで、例えば、約９ボルト、例えば、約１０ボルト、例えば、約１１ボルト、例えば、約１２ボルト以上）を達成する予期しない結果をもたらすことができ、これは、より小さなノードサイズに対するスケーリングで、信頼性の高いマルチビット／セルメモリ素子を作製する際に重要である。さらに、電荷ブロック層は、プログラミング、消去、読み出し操作の間、制御誘電体を流れる電流の量を劇的に低減することができ、操作電圧において著しいドリフトを起こさずに多数のプログラム／消去サイクルに耐えることができるフラッシュメモリ素子を可能にする。
例示的な実施形態では、例えば、Ｇｄ2 Ｏ3 、Ｙｂ2 Ｏ3 、Ｄｙ2 Ｏ3 、Ｎｂ2 Ｏ5 、Ｙ2 Ｏ3 、Ｌａ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｔａ2 Ｏ5 、ＳｒＴｉＯ3 、Ｂａx Ｓｒ1-x ＴｉＯ3 、Ｚｒx Ｓｉ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏ2-y Ｎy 、Ａｌx Ｚｒ1-x Ｏ2 またはＰｒ2 Ｏなどの様々な高ｋ誘電体材料が電荷ブロック層に使用されてもよい。
【００９１】
電荷ブロック層の厚さにわたって組成傾斜を含む電荷ブロック層も本願明細書に記載されている。例えば、電荷ブロック層は、誘電体材料から形成されてもよく、誘電体材料の少なくとも１つの成分の量は、電荷ブロック層の厚さにわたって変化してもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。例示的な実施形態によれば、組成傾斜を有する電荷ブロック層は、例えば、Ｈｆx Ａｌ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏy 、Ｚｒx Ｓｉ1-x Ｏy 、Ｂａx Ｓｒ1-x ＴｉＯy 、Ａｌx Ｚｒ1-x Ｏy などの多成分酸化物から形成されていてもよい。多成分酸化物は、例示的な実施形態によれば、窒素（例えば、Ｈｆx Ｓｉ1-x Ｏ2-y Ｎy ）を含んでいてもよい。組成傾斜を有する電荷ブロック層は、電荷蓄積層と制御誘電体層との間、または制御誘電体層とメモリ素子のゲートコンタクトとの間に配置されていてもよい。いくつかの例示的な実施形態によれば、ゲートスタックは、第１の電荷ブロック層および第２の電荷ブロック層の両方を含んでいてもよい。１つまたは両方の電荷ブロック層は、本願明細書に記載されたように組成傾斜を有していてもよい。
【００９２】
結論
本発明の様々な実施形態を前述したが、当然のことながら、これらは例示のみの目的で提示されるものであり限定ではない。当該技術分野の当業者にとっては、本発明の精神および範囲を逸脱することなく、形状および細部において種々の変更をなし得ることは自明である。したがって、本発明の広さおよび範囲は、前述したいずれの例示の実施形態によっても限定されず、後述する特許請求の範囲およびその均等物によってのみ規定されるものである。
【図１】
2010531048.tif 000004
【図２】
2010531048.tif 000005
【図３】
2010531048.tif 000006
【図４Ａ】
2010531048.tif 000007
【図４Ｂ】
2010531048.tif 000008
【図４Ｃ】
2010531048.tif 000009
【図５】
2010531048.tif 000010
【図６】
2010531048.tif 000011
【図７】
2010531048.tif 000012
【図８】
2010531048.tif 000013
【図９Ａ】
2010531048.tif 000014
【図９Ｂ】
2010531048.tif 000015
【図１０Ａ】
2010531048.tif 000016
【図１０Ｂ】
2010531048.tif 000017
【図１０Ｃ】
2010531048.tif 000018
【図１１Ａ】
2010531048.tif 000019
【図１１Ｂ】
2010531048.tif 000020
【図１１Ｃ】
2010531048.tif 000021
【図１１Ｄ】
2010531048.tif 000022
【図１２】
2010531048.tif 000023
【図１３】
2010531048.tif 000024
【図１４】
2010531048.tif 000025
【図１５】
2010531048.tif 000026
【図１６Ａ】
2010531048.tif 000027
【図１６Ｂ】
2010531048.tif 000028
【図１７Ａ】
2010531048.tif 000029
【図１７Ｂ】
2010531048.tif 000030
【図１７Ｃ】
2010531048.tif 000031
【図１８】
2010531048.tif 000032
【図１９Ａ】
2010531048.tif 000033
【図１９Ｂ】
2010531048.tif 000034
【図１９Ｃ】
2010531048.tif 000035
【図１９Ｄ】
2010531048.tif 000036
【図２０】
2010531048.tif 000037
【手続補正書】
【提出日】平成20年7月18日(2008.7.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ素子のゲートスタックであって、
トンネル誘電体層上の局部的電荷トラップを含む電荷蓄積層と、
前記電荷蓄積層上の第１の誘電率を有する第１の誘電体層と、
前記第１の誘電体層上の、前記第１の誘電率より高い第２の誘電率を有し、メモリ素子のゲートコンタクトに隣接して配置された第２の誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項２】
請求項１記載のゲートスタックにおいて、
前記電荷蓄積層は、窒化物層を備えるゲートスタック。
【請求項３】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層の厚さは、約１５ｎｍ以下であり、前記第２の誘電体層の厚さは、約１０ｎｍ以下であるゲートスタック。
【請求項４】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層の厚さは、前記第２の誘電体層の厚さの約２００％以下であるゲートスタック。
【請求項５】
請求項１記載のゲートスタックにおいて、
前記第２の誘電体層は、ハフニウムを含むゲートスタック。
【請求項６】
請求項５記載のゲートスタックにおいて、
前記第２の誘電体層は、ＨｆＯ2 、ＨｆＡｌＯ3 、ＨｆＳｉＯ2 、Ｈｆ1-x Ａｌx Ｏy 、Ｈｆ1-x Ｓｉx Ｏy 、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy から構成される群から選択されたハフニウム含有化合物を含み、式中、ｘは０〜１の正数であり、ｙは正数であるゲートスタック。
【請求項７】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層は、Ａｌ2 Ｏ3 を含み、前記第２の誘電体層は、ＨｆＯ2 を含むゲートスタック。
【請求項８】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層は、ＳｉＯ2 を含み、前記第２の誘電体層は、ＨｆＯ2 を含むゲートスタック。
【請求項９】
請求項１記載のゲートスタックにおいて、
前記第２の誘電体層の第２の誘電体材料の少なくとも第１の成分の量は、その厚さにわたって所定の方法で変化するゲートスタック。
【請求項１０】
請求項９記載のゲートスタックにおいて、
前記第２の誘電体材料は、第１の成分と第２の成分とを含み、前記第１の成分と前記第２の成分との比は、前記第２の誘電体層の厚さにわたって所定の方法で変化するゲートスタック。
【請求項１１】
請求項１記載のゲートスタックにおいて、
前記第２の誘電体層は、複数の層を備えるゲートスタック。
【請求項１２】
請求項１記載のゲートスタックにおいて、
前記ゲートコンタクトは、金属を含むゲートスタック。
【請求項１３】
請求項１２記載のゲートスタックにおいて、
前記ゲートコンタクトは、ＴａＮを含むゲートスタック。
【請求項１４】
請求項１記載のゲートスタックにおいて、
前記メモリ素子は、約８ボルトより大きなプログラム／消去ウィンドウを有するゲートスタック。
【請求項１５】
請求項１４記載のゲートスタックにおいて、
前記メモリ素子は、約９ボルトより大きなプログラム／消去ウィンドウを有するゲートスタック。
【請求項１６】
請求項１５記載のゲートスタックにおいて、
前記メモリ素子は、約１０ボルトより大きなプログラム／消去ウィンドウを有するゲートスタック。
【請求項１７】
請求項１記載のゲートスタックにおいて、
前記第１の誘電体層を通るトンネル電流は、ＳｉＯ2 における２．５×１０7 Ｖ／ｃｍの電界強度と等しい電界強度で約１０-4Ａ／ｃｍ2 未満であるゲートスタック。
【請求項１８】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、
前記トンネル誘電体層上の複数のナノ結晶を含む電荷蓄積層と、
前記電荷蓄積層上の第１の誘電率を有する第１の誘電体材料を含む第１の誘電体層と、
前記第１の誘電体層上の第２の誘電率を有する第２の誘電体材料を含む第２の誘電体層と、
前記第２の誘電体層上の第３の誘電率を有する第３の誘電体材料を含む第３の誘電体層と、を備え、
前記第１の誘電率および前記第３の誘電率は、前記第２の誘電率より大きいメモリ素子のゲートスタック。
【請求項１９】
請求項１８記載のゲートスタックにおいて、
前記第１の誘電体層は、ハフニウムを含むゲートスタック。
【請求項２０】
請求項１９記載のゲートスタックにおいて、
前記第１の誘電体層は、ＨｆＯ2 、ＨｆＡｌＯ3 、ＨｆＳｉＯ2 、Ｈｆ1-x Ａｌx Ｏy 、Ｈｆ1-x Ｓｉx Ｏy 、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy から構成される群から選択されたハフニウム含有化合物を含み、式中、ｘは０〜１の正数であり、ｙは正数であるゲートスタック。
【請求項２１】
請求項１８記載のゲートスタックにおいて、
前記第２の誘電体層は、Ａｌ2 Ｏ3 およびＳｉＯ2 のうちの１つを含むゲートスタック。
【請求項２２】
請求項１８記載のゲートスタックにおいて、
前記第３の誘電体層は、ハフニウムを含むゲートスタック。
【請求項２３】
請求項２２記載のゲートスタックにおいて、
前記第３の誘電体層は、ＨｆＯ2 、ＨｆＡｌＯ3 、ＨｆＳｉＯ2 、Ｈｆ1-x Ａｌx Ｏy 、Ｈｆ1-x Ｓｉx Ｏy 、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy から構成される群から選択されたハフニウム含有化合物を含み、式中、ｘは０〜１の正数であり、ｙは正数であるゲートスタック。
【請求項２４】
請求項１８記載のゲートスタックにおいて、
前記第２の誘電体層は、Ａｌ2 Ｏ3 を含み、前記第１の誘電体層および前記第３の誘電体層は、ＨｆＯ2 を含むゲートスタック。
【請求項２５】
請求項１８記載のゲートスタックにおいて、
前記第２の誘電体層は、ＳｉＯ2 を含み、前記第１の誘電体層および前記第３の誘電体層は、ＨｆＯ2 を含むゲートスタック。
【請求項２６】
請求項１８記載のゲートスタックにおいて、
前記第１の誘電体層の第１の誘電体材料の少なくとも第１の成分の量は、その厚さにわたって所定の方法で変化するゲートスタック。
【請求項２７】
請求項２６記載のゲートスタックにおいて、
前記第１の誘電体材料は、第１の成分と第２の成分とを含み、前記第１の成分と前記第２の成分との比は、前記第２の誘電体層の厚さにわたって所定の方法で変化するゲートスタック。
【請求項２８】
請求項１８記載のゲートスタックにおいて、
前記第３の誘電体層の第３の誘電体材料の少なくとも第１の成分の量は、その厚さにわたって所定の方法で変化するゲートスタック。
【請求項２９】
請求項２８記載のゲートスタックにおいて、
前記第３の誘電体材料は、第１の成分と第２の成分とを含み、前記第１の成分と前記第２の成分との比は、前記第３の誘電体層の厚さにわたって所定の方法で変化するゲートスタック。
【請求項３０】
請求項１８記載のゲートスタックにおいて、
前記第２の誘電体層の厚さは、前記第１の誘電体層および前記第３の誘電体層のそれぞれの厚さの約２００％以下であるゲートスタック。
【請求項３１】
請求項１８記載のゲートスタックにおいて、
前記第３の誘電体層上の金属を含むゲートコンタクトをさらに備えるゲートスタック。
【請求項３２】
請求項３１記載のゲートスタックにおいて、
前記ゲートコンタクトは、ＴａＮを含むゲートスタック。
【請求項３３】
請求項１８記載のゲートスタックにおいて、
前記メモリ素子は、約８ボルトより大きなプログラム／消去ウィンドウを有するゲートスタック。
【請求項３４】
請求項１８記載のゲートスタックにおいて、
前記メモリ素子は、約９ボルトより大きなプログラム／消去ウィンドウを有するゲートスタック。
【請求項３５】
請求項３４記載のゲートスタックにおいて、
前記メモリ素子は、約１０ボルトより大きなプログラム／消去ウィンドウを有するゲートスタック。
【請求項３６】
請求項１８記載のゲートスタックにおいて、
前記第１の誘電体層を通るトンネル電流は、ＳｉＯ2 における２．５×１０7 Ｖ／ｃｍの電界強度と等しい電界強度で約１０-4Ａ／ｃｍ2 未満であるゲートスタック。
【請求項３７】
請求項１８記載のゲートスタックにおいて、
前記ナノ結晶は、金属を含むゲートスタック。
【請求項３８】
請求項３７記載のゲートスタックにおいて、
前記ナノ結晶は、ルテニウム、ニッケル、プラチナおよびパラジウムから構成される群から選択された金属を含むゲートスタック。
【請求項３９】
メモリ素子を形成する方法であって、
基板を覆ってトンネル誘電体層を形成するステップと、
前記トンネル誘電体層を覆って局部的電荷トラップを含む電荷蓄積層を形成するステップと、
前記電荷蓄積層を覆って第１の誘電率を有する第１の誘電体層を形成するステップと、
前記第１の誘電体層を覆って第１の誘電率より高い第２の誘電率を有する第２の誘電体層を形成するステップと、
前記第２の誘電体層を覆ってゲートコンタクトを形成するステップと、
を含む方法。
【請求項４０】
メモリ素子を形成する方法であって、
基板を覆ってトンネル誘電体層を形成するステップと、
前記トンネル誘電体層を覆って複数のナノ結晶を含む電荷蓄積層を形成するステップと、
前記電荷蓄積層を覆って第１の誘電率を有する第１の誘電体層を形成するステップと、  前記第１の誘電体層を覆って第２の誘電率を有する第２の誘電体層を形成するステップと、
前記第２の誘電体層を覆って第３の誘電率を有する第３の誘電体層を形成し、第１の誘電率および第３の誘電率は、第２の誘電率より大きいステップと、
前記第３の誘電体層を覆ってゲートコンタクトを形成するステップと、
を含む方法。
【手続補正書】
【提出日】平成21年10月20日(2009.10.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【００１４】
【図１】メモリ素子の断面図を示す。
【図２】実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図３】実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図４Ａ】いくつかの実施形態による誘電体層によってもたらされた電子トンネリングに対するエネルギーバリアを示す概略図である。
【図４Ｂ】いくつかの実施形態による誘電体層によってもたらされた電子トンネリングに対するエネルギーバリアを示す概略図である。
【図４Ｃ】いくつかの実施形態による誘電体層によってもたらされた電子トンネリングに対するエネルギーバリアを示す概略図である。
【図５】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図６】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図７】１つの実施形態による接触電荷蓄積層を示す。
【図８】他の実施形態による非接触電荷蓄積層を示す。
【図９Ａ】様々な実施形態による組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図９Ｂ】様々な実施形態による組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図１０Ａ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１０Ｂ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１０Ｃ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１１Ａ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１１Ｂ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１１Ｃ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１１Ｄ】様々な実施形態による、２つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。
【図１２】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図１３】電荷トラップ層として窒化物層を使用し、１つ以上の電荷ブロック層がない従来のゲートスタックと、電荷ブロック層を有する改善されたゲートスタックとを比較する消去時間（Ｘ軸）対ゲートスタックについてのフラットバンド電圧（Ｙ軸）のプロットを示す。
【図１４】図１３の改善されたゲートスタックを使用するプログラムおよび消去サイ
クルの数（Ｘ軸）対フラットバンド電圧（Ｙ軸）のプロットを示す。
【図１５】図１３の改善されたゲートスタックを使用する室温電荷保持マッピング時間（ｘ軸）対フラットバンド電圧（Ｙ軸）のグラフを示す。
【図１６Ａ】いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図１６Ｂ】いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図１７Ａ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１７Ｂ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１７Ｃ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１８】いくつかの実施形態による、組成傾斜を有する電荷ブロック層と関するシミュレーションプロットを示す。
【図１９Ａ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１９Ｂ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１９Ｃ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図１９Ｄ】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図２０】１つの実施形態による、メモリ素子などの電子素子を形成する方法のフローチャートを示す。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2010531048.tif 000038
【図２】
2010531048.tif 000039
【図３】
2010531048.tif 000040
【図４Ａ】
2010531048.tif 000041
【図４Ｂ】
2010531048.tif 000042
【図４Ｃ】
2010531048.tif 000043
【図５】
2010531048.tif 000044
【図６】
2010531048.tif 000045
【図７】
2010531048.tif 000046
【図８】
2010531048.tif 000047
【図９Ａ】
2010531048.tif 000048
【図９Ｂ】
2010531048.tif 000049
【図１０Ａ】
2010531048.tif 000050
【図１０Ｂ】
2010531048.tif 000051
【図１０Ｃ】
2010531048.tif 000052
【図１１Ａ】
2010531048.tif 000053
【図１１Ｂ】
2010531048.tif 000054
【図１１Ｃ】
2010531048.tif 000055
【図１１Ｄ】
2010531048.tif 000056
【図１２】
2010531048.tif 000057
【図１３】
2010531048.tif 000058
【図１４】
2010531048.tif 000059
【図１５】
2010531048.tif 000060
【図１６Ａ】
2010531048.tif 000061
【図１６Ｂ】
2010531048.tif 000062
【図１７Ａ】
2010531048.tif 000063
【図１７Ｂ】
2010531048.tif 000064
【図１７Ｃ】
2010531048.tif 000065
【図１８】
2010531048.tif 000066
【図１９Ａ】
2010531048.tif 000067
【図１９Ｂ】
2010531048.tif 000068
【図１９Ｃ】
2010531048.tif 000069
【図１９Ｄ】
2010531048.tif 000070
【図２０】
2010531048.tif 000071
【国際調査報告】
2010531048.tif 000072