(57)【特許請求の範囲】
【請求項１】
平面視において、第１領域と第２領域とを含む主面を有する半導体基板、
前記第１領域に形成された不揮発性メモリセル、
前記第２領域に形成された電界効果トランジスタ、
を備え、
前記不揮発性メモリセルは、
前記半導体基板内に形成されたウェル、
前記ウェル内に形成されたソース領域、
前記ソース領域と離間して前記ウェル内に形成されたドレイン領域、
前記ソース領域と前記ドレイン領域で挟まれたチャネル領域、
前記チャネル領域上に形成された第１絶縁膜、
前記第１絶縁膜上に形成された電荷蓄積膜、
前記電荷蓄積膜上に形成された第２絶縁膜、
前記第２絶縁膜上に形成された第１ゲート電極、
を含み、
前記ソース領域および前記ドレイン領域のそれぞれは、
第１不純物濃度の第１半導体領域、
を含む、半導体装置の製造方法であって、
（ａ）前記半導体基板上に絶縁膜を形成する工程、
（ｂ）前記絶縁膜上に第１導体膜を形成する工程、
（ｃ）前記第１領域を露出し、かつ、前記第２領域を覆う第１マスクを使用して、前記第１領域から前記第１導体膜を除去する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上および前記第１導体膜上に前記第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に前記電荷蓄積膜を形成する工程、
（ｆ）前記電荷蓄積膜上に前記第２絶縁膜を形成する工程、
（ｇ）前記第２絶縁膜上に第２導体膜を形成する工程、
（ｈ）前記第１領域の第１ゲート電極形成領域を覆い、かつ、前記第２領域を露出する第２マスクを使用して、前記第２導体膜をパターニングすることにより、前記第１領域に前記第１ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１ゲート電極の両側に導電型不純物を導入することにより、前記半導体基板内に前記第１半導体領域を形成する工程、
（ｊ）前記（ｉ）工程後、前記第２領域の第２ゲート電極形成領域を覆い、かつ、前記第１領域を覆う第３マスクを使用して、前記第１導体膜をパターニングすることにより、前記第２領域に前記電界効果トランジスタの第２ゲート電極を形成する工程、
を備え、
前記半導体装置の製造方法は、さらに、
前記（ｈ）工程と前記（ｉ）工程との間に、
（ｋ）前記第２マスクを除去する工程、
（ｌ）前記（ｋ）工程後、前記第１ゲート電極から露出する前記第２絶縁膜を除去する工程、
（ｍ）前記（ｌ）工程後、前記第１ゲート電極の露出面を酸化する工程、
（ｎ）前記（ｍ）工程後、前記第１ゲート電極から露出する前記電荷蓄積膜を除去する工程、
を備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｌ）工程は、ウェットエッチングを使用し、
前記（ｎ）工程は、ウェットエッチングを使用する、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
さらに、前記（ｉ）工程と前記（ｎ）工程との間に、
（ｏ）ウェットエッチングを使用することにより、前記第１ゲート電極から露出する前記第１絶縁膜を除去する工程、
を備える、半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記電荷蓄積膜は、窒化シリコン膜であり、
前記（ｎ）工程は、熱リン酸を使用する、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記（ｉ）工程は、前記第１絶縁膜と前記電荷蓄積膜と前記第２絶縁膜とからなる積層絶縁膜であって、前記第１ゲート電極から露出する前記積層絶縁膜を介して、前記半導体基板内に前記第１半導体領域を形成する、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記第２導体膜は、ポリシリコン膜であり、
前記（ｍ）工程によって、前記第１ゲート電極の前記露出面には、酸化シリコン膜が形成され、
前記第１ゲート電極の前記露出面に形成された前記酸化シリコン膜は、前記（ｉ）工程を実施する際のオフセットスペーサとして機能する、半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記第１領域と前記第２領域との間に境界領域が存在する、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記（ｊ）工程後において、
前記境界領域に残渣パターンが形成されている、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記残渣パターンは、
前記第１導体膜の残渣である第１残渣部、
前記第１絶縁膜と前記電荷蓄積膜と前記第２絶縁膜とからなる積層絶縁膜の残渣である第２残渣部、
前記第２導体膜の残渣である第３残渣部、
を有し、
前記第３残渣部は、前記第２残渣部を介して、前記第１残渣部の側面にサイドウォール形状で形成されている、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記残渣パターンの高さは、前記電界効果トランジスタの前記第２ゲート電極の高さ以下である、半導体装置の製造方法。
【請求項１１】
請求項１に記載の半導体装置の製造方法において、
前記不揮発性メモリセルは、電子ヒューズとして機能する、半導体装置の製造方法。
【請求項１２】
請求項１に記載の半導体装置の製造方法において、
前記不揮発性メモリセルは、前記半導体装置のトリミング情報を記憶する記憶部として機能する、半導体装置の製造方法。
【請求項１３】
請求項１に記載の半導体装置の製造方法において、
前記電界効果トランジスタは、パワートランジスタである、半導体装置の製造方法。
【請求項１４】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記電荷蓄積膜は、窒化シリコン膜であり、
前記第２絶縁膜は、酸化シリコン膜であり、
前記第１導体膜は、ポリシリコン膜であり、
前記第２導体膜は、ポリシリコン膜である、半導体装置の製造方法。
【請求項１５】
請求項１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、さらに、
前記（ｃ）工程と前記（ｄ）工程との間に、
（ｐ）イオン注入法により、前記第１領域に前記ウェルを形成する工程、
を備える、半導体装置の製造方法。
【請求項１６】
請求項１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、さらに、
（ｑ）前記（ｊ）工程後、前記第１ゲート電極の両側と前記第２ゲート電極の両側に導電型不純物を導入することにより、前記半導体基板内に、前記第１不純物濃度よりも高濃度の第２半導体領域を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、例えば、電界効果トランジスタを含む主回路
に付加されるアドオン回路としての不揮発性メモリを混載する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００７−２３４８６１号公報（特許文献１）には、電界効果トランジスタのゲート電極と不揮発性メモリセルのゲート電極とを別工程で形成する半導体装置の製造技術において、電界効果トランジスタと不揮発性メモリセルの信頼性向上を図ることができる技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２３４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、電界効果トランジスタを含む主回路が形成された半導体装置においては、半導体装置のメイン機能を実現する主回路とは別に、主回路に付加される付加回路（アドオン回路）が形成されることがある。例えば、付加回路の一例としては、主回路のトリミングや救済に使用される電子ヒューズやトリミング情報を記憶するメモリなどを挙げることができる。
【０００５】
ここで、現在では、電子ヒューズとして、ポリシリコン膜に大電流を流して、物理的に溶断させることにより、「０」／「１」を実現するＯＴＰ（One Time Program）型の電子ヒューズが主流であるが、近年、書き換え可能な不揮発性メモリを使用して、何度も調整可能なＭＴＰ（Multi Time Program）型の電子ヒューズに対するニーズが高まっている。
【０００６】
また、現在では、トリミング情報を記憶するメモリとして、主回路に含まれる電界効果トランジスタとの混載に適した浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）が使用されているが、メモリセルのサイズが大きくなることから、メモリセルのサイズを縮小できる不揮発性メモリへの転換が検討されている。
【０００７】
このような状況から、近年では、付加回路として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造の不揮発性メモリを使用することが検討されている。ただし、付加回路として、ＭＯＮＯＳ構造の不揮発性メモリを使用する場合、電界効果トランジスタを含む主回路の製造工程に、ＭＯＮＯＳ構造の不揮発性メモリの製造工程を組み込む必要があり、半導体装置の製造コストが上昇することが懸念される。具体的には、ＭＯＮＯＳ構造の不揮発性メモリを主回路の電界効果トランジスタと混載することにより、マスクの枚数が増加するため、なるべく追加するマスクの枚数を削減して、半導体装置の製造コストを削減することが望まれている。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態における半導体装置の製造方法では、メモリ形成領域のゲート電極形成領域を覆い、かつ、ＭＩＳＦＥＴ形成領域（電界効果トランジスタ形成領域）を露出するマスクを使用して、導体膜をパターニングすることにより、メモリ形成領域に不揮発性メモリセルのゲート電極を形成する。その後、上述したマスクをそのまま使用したイオン注入法により、半導体基板内に不揮発性メモリセルのｎ−型半導体領域を形成する。
【００１０】
また、一実施の形態における半導体装置の製造方法では、メモリ形成領域のゲート電極形成領域を覆い、かつ、ＭＩＳＦＥＴ形成領域を露出するマスクを使用して、導体膜をパターニングすることにより、メモリ形成領域に不揮発性メモリセルのゲート電極を形成する。その後、上述したマスクを除去することによって露出する不揮発性メモリセルのゲート電極をマスクとして使用したイオン注入法により、半導体基板内に不揮発性メモリセルのｎ−型半導体領域を形成する。
【発明の効果】
【００１１】
一実施の形態によれば、不揮発性メモリセルと電界効果トランジスタとを混載した半導体装置のコストを削減できる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１における半導体チップのレイアウト構成例を示す図である。
【図２】不揮発性メモリの回路ブロック構成の一例を示す図である。
【図３】実施の形態１における半導体チップのデバイス構造例を示す断面図である。
【図４】不揮発性メモリのメモリアレイ構造と動作条件の一例を示す説明図である。
【図５】関連技術における半導体装置の製造工程の流れを示すフローチャートである。
【図６】実施の形態１における半導体装置の製造工程の流れを示すフローチャートである。
【図７】実施の形態１における半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】（ａ）は、実施の形態１において、境界領域に形成される残渣パターンを示す図であり、（ｂ）は、境界領域にレジスト膜を残存させて意図的にサイズの大きな残渣パターンを形成する技術を示す図である。
【図２２】変形例１における半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】変形例２における半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】変形例３における半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】実施の形態２における半導体チップのレイアウト構成例を示す図である。
【図３４】実施の形態２における半導体チップのデバイス構造例を示す図である。
【図３５】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】図４３に続く半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】実施の形態３における半導体チップのデバイス構造例を示す図である。
【図４９】関連技術における半導体装置の製造工程の流れを示すフローチャートである。
【図５０】実施の形態３における半導体装置の製造工程の流れを示すフローチャートである。
【図５１】実施の形態３における半導体装置の製造工程を示す断面図である。
【図５２】図５１に続く半導体装置の製造工程を示す断面図である。
【図５３】図５２に続く半導体装置の製造工程を示す断面図である。
【図５４】図５３に続く半導体装置の製造工程を示す断面図である。
【図５５】図５４に続く半導体装置の製造工程を示す断面図である。
【図５６】図５５に続く半導体装置の製造工程を示す断面図である。
【図５７】図５６に続く半導体装置の製造工程を示す断面図である。
【図５８】図５７に続く半導体装置の製造工程を示す断面図である。
【図５９】図５８に続く半導体装置の製造工程を示す断面図である。
【図６０】図５９に続く半導体装置の製造工程を示す断面図である。
【図６１】図６０に続く半導体装置の製造工程を示す断面図である。
【図６２】図６１に続く半導体装置の製造工程を示す断面図である。
【図６３】図６２に続く半導体装置の製造工程を示す断面図である。
【図６４】変形例における半導体装置の製造工程を示す断面図である。
【図６５】図６４に続く半導体装置の製造工程を示す断面図である。
【図６６】図６５に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態１）
本実施の形態１における技術的思想は、同一の半導体チップに、半導体チップのメイン機能を実現する主回路と、主回路に付加されるアドオン回路と呼ばれる付加回路とを含む半導体装置であって、アドオン回路をＭＯＮＯＳ型の書き換え可能な不揮発性メモリから構成する半導体装置に関する技術的思想である。
【００１９】
例えば、ＳＯＣ（System On Chip）を例に挙げると、主回路としては、ＤＲＡＭ（Dynamic Random Access Memory）もしくはＳＲＡＭ（Static Random Access Memory）などのようなメモリ回路、ＣＰＵ（Central Processing Unit）もしくはＭＰＵ（Micro Processing Unit）などのような論理回路、または、これらのメモリ回路および論理回路の混在回路等を挙げることができる。一方、アドオン回路としては、主回路に関する比較的小容量の情報を記憶する記憶回路や、回路の救済に使用される電子ヒューズなどを挙げることができる。例えば、比較的小容量の情報としては、半導体チップ内のトリミングの際に使用する素子の配置アドレス情報、メモリ回路の救済の際に使用するメモリセルの配置アドレス情報、半導体装置の製造番号などを挙げることができる。また、半導体チップがＬＣＤ（Liquid Crystal Display）ドライバである場合、比較的小容量の情報としては、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報を挙げることができる。
【００２０】
＜半導体チップのレイアウト構成例＞
以下に示す本実施の形態１では、メイン機能を実現するシステムが形成された半導体チップを例に挙げて説明する。本実施の形態１における半導体チップは、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴと、書き換え可能な不揮発性メモリセルとを含んでいる。
【００２１】
ここで、ＭＩＳＦＥＴにおいて、耐圧とは、ＭＩＳＦＥＴを構成するソース領域と半導体基板（ウェル）やドレイン領域と半導体基板（ウェル）との境界に生じるｐｎ接合耐圧や、ゲート絶縁膜の絶縁耐圧をいい、本実施の形態１では、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴと相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが半導体基板に形成されている。
【００２２】
図１は、本実施の形態１における半導体チップＣＨＰ１のレイアウト構成例を示す図である。図１において、半導体チップＣＨＰ１は、ＣＰＵ１、ＲＯＭ（Read Only Memory）２、ＲＡＭ３、アナログ回路４、不揮発性メモリ５、Ｉ／Ｏ（Input/Output）回路６を有する。
【００２３】
ＣＰＵ１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴには、半導体チップＣＨＰ１に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、ＣＰＵ１は、低耐圧ＭＩＳＦＥＴから構成される。
【００２４】
ＲＯＭ２は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ２の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ２も動作の高速性が要求されるため、ＲＯＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち、ＲＯＭ２は、低耐圧ＭＩＳＦＥＴから構成される。
【００２５】
ＲＡＭ３は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭ３には、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ３も動作の高速性が要求されるため、ＲＡＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち、ＲＡＭ３は、低耐圧ＭＩＳＦＥＴから構成される。
【００２６】
アナログ回路４は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路４は、半導体チップＣＨＰ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００２７】
不揮発性メモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。本実施の形態１では、この不揮発性メモリ５は、ＭＯＮＯＳ型トランジスタから構成される。ＭＯＮＯＳ型トランジスタの書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象が利用される。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
【００２８】
不揮発性メモリ５の書き込み動作時などには、ＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）を印加するため、ＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００２９】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ１内から半導体チップＣＨＰ１の外部に接続された機器へのデータの出力や、半導体チップＣＨＰ１の外部に接続された機器から半導体チップＣＨＰ１内へのデータの入力を行なうための回路である。このＩ／Ｏ回路６は、相対的に高耐圧の高耐圧ＭＩＳＦＥＴから構成される。
【００３０】
ここで、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３およびアナログ回路４によって主回路が構成され、不揮発性メモリ５によってアドオン回路が構成されている。すなわち、本実施の形態１における半導体チップＣＨＰ１には、メイン機能を実現する主回路と、主回路に付加されるアドオン回路とが形成されている。そして、本実施の形態１では、このアドオン回路にＭＯＮＯＳ型トランジスタを適用する点に従来技術からの変更点があり、この変更点によって、以下に示す利点を得ることができる。
【００３１】
例えば、アドオン回路が電子ヒューズを含んでおり、この電子ヒューズを書き換え可能な不揮発性メモリであるＭＯＮＯＳ型トランジスタから構成することにより、ウェハ状態やパッケージ状態で何度も調整可能なＭＴＰ（Multi Time Program）型の電子ヒューズを実現することができる（第１利点）。
【００３２】
また、例えば、トリミング情報を記憶するメモリとして、主回路に含まれる電界効果トランジスタとの混載に適した浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）が使用されているが、メモリセルのサイズが大きくなる。この点に関し、浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）に替えて、ＭＯＮＯＳ型トランジスタを適用することにより、メモリセルのサイズを縮小できる利点が得られる。さらに、ＭＯＮＯＳ型トランジスタでは、データの書き換えにＦＮトンネリング電流を使用するため、定電流でのデータの書き換えが可能となり低消費電力を図ることができる。
【００３３】
このように、本実施の形態１の変更点は、主回路とアドオン回路とを含む半導体装置において、アドオン回路にＭＯＮＯＳ型トランジスタを適用する点にあり、この半導体装置の構成を実現するにあたって、半導体装置の製造技術に工夫を施している。すなわち、本実施の形態１における工夫点は、主回路の構成要素である低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとともに、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタを混載する製造技術での工夫点にあるが、この工夫点については後述する。
【００３４】
＜不揮発性メモリの回路ブロック構成＞
次に、図２は、不揮発性メモリ５の回路ブロック構成の一例を示す図である。図２において、不揮発性メモリ５は、メモリアレイ１０とメモリアレイ１０を駆動するための駆動回路としてメモリアレイ１０の直接周辺回路部１１および間接周辺回路部１２を有している。
【００３５】
メモリアレイ１０は、不揮発性メモリ５の記憶部にあたり、メモリセルが縦と横の２次元状（アレイ状）に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタより構成されている。
【００３６】
駆動回路は、メモリアレイ１０を駆動するための回路であり、直接周辺回路部１１としては、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウアドレスデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有している。これら直接周辺回路部１１を構成するＭＩＳＦＥＴは、半導体チップＣＨＰ１に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧ＭＩＳＦＥＴより形成されている。
【００３７】
また、間接周辺回路部１２としてはメモリアレイの書換え制御回路として形成されており、設定回路、通常用書換えクロック生成部、高速用書換えクロック生成部および書換えタイミング制御部等を有する回路からなる。これら間接周辺回路部１２を構成するＭＩＳＦＥＴは、半導体チップＣＨＰ１に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳＦＥＴより形成されている。
【００３８】
＜半導体チップのデバイス構造＞
図３は、本実施の形態１における半導体チップＣＨＰ１のデバイス構造例を示す断面図である。図３には、メモリ形成領域ＭＲ、主回路形成領域ＡＲ、メモリ形成領域ＭＲと主回路形成領域ＡＲとで挟まれた境界領域ＢＲが示されており、主回路形成領域ＡＲは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＲから構成されている。
【００３９】
ここで、メモリ形成領域ＭＲには、図１に示す不揮発性メモリ５のメモリセルが形成されており、このメモリセルは、ＭＯＮＯＳ型トランジスタＭＣから形成されている。低耐圧ＭＩＳＦＥＴ形成領域ＬＲには、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴＱ１が形成されている。このような低耐圧ＭＩＳＦＥＴＱ１が形成される領域としては、例えば、ＣＰＵ１やＲＯＭ２やＲＡＭ３の形成領域などが考えられる。この低耐圧ＭＩＳＦＥＴＱ１は、例えば、１．５Ｖ程度の電源電圧で動作する。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲは、高耐圧ＭＩＳＦＥＴＱ２が形成されている。このような高耐圧ＭＩＳＦＥＴＱ２が形成される領域としては、例えば、アナログ回路４の形成領域やＩ／Ｏ回路６が形成されている領域などが考えられる。この高耐圧ＭＩＳＦＥＴＱ２は、例えば、５Ｖ程度の電源電圧で動作する。
【００４０】
図３に示すように、半導体基板１Ｓには、素子を分離する素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩによって分離された活性領域が、それぞれメモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲとなっている。メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲの半導体基板１Ｓ内には、ウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にウェルが形成されている。例えば、メモリ形成領域ＭＲにおいては、ウェル分離層ＮＩＳＯ上にｐ型ウェルＭＰＷが形成されている。同様に、低耐圧ＭＩＳＦＥＴ形成領域ＬＲには、ウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷが形成されており、高耐圧ＭＩＳＦＥＴ形成領域ＨＲには、ウェル分離層ＮＩＳＯ上にｐ型ウェルＨＰＷが形成されている。なお、境界領域ＢＲには、ウェル分離層ＮＩＳＯ上に分離層ＨＮＷが形成されている。
【００４１】
なお、本実施の形態１では、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲに形成されているＭＩＳＦＥＴとしてｎチャネル型ＭＩＳＦＥＴを図示して説明するが、それぞれの領域にはｐチャネル型ＭＩＳＦＥＴも形成されている。
【００４２】
次に、図３に示すＭＯＮＯＳ型トランジスタＭＣの構成について説明する。
【００４３】
まず、メモリ形成領域ＭＲ内に形成されたＭＯＮＯＳ型トランジスタＭＣは、以下に示す構成をしている。すなわち、半導体基板１Ｓ内に形成されたｐ型ウェルＭＰＷ上に絶縁膜（電位障壁膜）ＩＦ１が形成されており、この絶縁膜ＩＦ１上に電荷蓄積膜ＥＣが形成されている。そして、この電荷蓄積膜ＥＣ上に絶縁膜（電位障壁膜）ＩＦ２が形成され、絶縁膜ＩＦ２上に導電膜からなるゲート電極ＣＧが形成されている。ゲート電極ＣＧは、低抵抗化を図るため、例えばポリシリコン膜ＰＦ２とシリサイド膜ＣＳの積層膜から構成されており、ゲート電極ＣＧの両側の側壁にはＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば、絶縁膜からなるサイドウォールＳＷが形成されている。
【００４４】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、ｎ−型半導体領域ＭＬＤおよびｎ＋型半導体領域ＮＤＦが形成されている。また、絶縁膜ＩＦ１の直下のｐ型ウェルＭＰＷ内には、チャネル領域が形成されている。
【００４５】
このように構成されたＭＯＮＯＳ型トランジスタＭＣにおいて、ゲート絶縁膜として機能する絶縁膜ＩＦ１は、例えば、酸化シリコン膜より形成されており、トンネル絶縁膜としての機能も有する。このＭＯＮＯＳ型トランジスタＭＣは、半導体基板１Ｓから絶縁膜ＩＦ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに蓄積した電子を半導体基板１Ｓへ放出したりしてデータの記憶や消去を行なうため、絶縁膜ＩＦ１は、トンネル絶縁膜として機能する。
【００４６】
電荷蓄積膜ＥＣは、データ記憶に寄与する電荷を蓄積するために設けられた膜であり、例えば、窒化シリコン膜より形成されている。
【００４７】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００４８】
そこで、上述したように電荷蓄積膜ＥＣとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００４９】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性向上を図ることができる。
【００５０】
サイドウォールＳＷは、ＭＯＮＯＳ型トランジスタＭＣの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＭＣのソース領域およびドレイン領域は、ｎ−型半導体領域ＭＬＤおよびｎ＋型半導体領域ＮＤＦより形成されている。このとき、ゲート電極ＣＧ下のソース領域およびドレイン領域をｎ−型半導体領域ＭＬＤとすることで、ゲート電極ＣＧの端部下における電界集中を抑制することができる。
【００５１】
次に、低耐圧ＭＩＳＦＥＴＱ１の構成について説明する。低耐圧ＭＩＳＦＥＴＱ１においては、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷ上にゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１は、低抵抗化のため、例えば、ポリシリコン膜ＰＦ１およびシリサイド膜ＣＳの積層膜から形成されている。ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、ｎ−型半導体領域ＬＮＬＤおよびｎ＋型半導体領域ＮＤＦが形成されている。また、ゲート絶縁膜ＧＯＸ１の直下のｐ型ウェルＰＷ内には、チャネル領域が形成されている。
【００５２】
続いて、高耐圧ＭＩＳＦＥＴＱ２の構成について説明する。高耐圧ＭＩＳＦＥＴＱ２は、半導体基板１Ｓ内に形成されたｐ型ウェルＨＰＷ上にゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ２は、低抵抗化のため、例えば、ポリシリコン膜ＰＦ１とシリサイド膜ＣＳとの積層膜から形成されている。
【００５３】
ゲート電極Ｇ２の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、ｎ−型半導体領域ＨＮＬＤおよびｎ＋型半導体領域ＮＤＦが形成されている。また、ゲート絶縁膜ＧＯＸ２直下のｐ型ウェルＨＰＷ内には、チャネル領域が形成されている。
【００５４】
次に、低耐圧ＭＩＳＦＥＴＱ１と高耐圧ＭＩＳＦＥＴＱ２の相違点について説明する。高耐圧ＭＩＳＦＥＴＱ２におけるゲート電極Ｇ２のゲート長は、低耐圧ＭＩＳＦＥＴＱ１におけるゲート電極Ｇ１のゲート長に比べて長くなっている。低耐圧ＭＩＳＦＥＴＱ１では、ゲート電極Ｇ１のゲート長を短くすることにより、ソース領域とドレイン領域との間の抵抗を低減し、電流駆動力を向上させる必要があるからである。一方、高耐圧ＭＩＳＦＥＴＱ２では、比較的高い電位が印加されるため、ゲート長を短くすると、ソース領域とドレイン領域との間でパンチスルーが発生してしまうからである。
【００５５】
さらに、高耐圧ＭＩＳＦＥＴＱ２は、低耐圧ＭＩＳＦＥＴＱ１に比べて高い電圧が印加されるため、そのゲート絶縁膜ＧＯＸ２は、低耐圧ＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＯＸ１に比べて厚くなっている。これにより、高耐圧ＭＩＳＦＥＴＱ２のゲート絶縁膜ＧＯＸ２の絶縁耐性を向上させている。
【００５６】
なお、境界領域ＢＲには、製造工程の痕跡である残渣パターンＬＦＴが形成されている。具体的に、本実施の形態１における残渣パターンＬＦＴは、図３に示すように、ポリシリコン膜ＰＦ２の残渣である残渣部ＬＦＴ３と、絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２とからなる積層絶縁膜の残渣である残渣部ＬＦＴ２と、ポリシリコン膜ＰＦ１の残渣である残渣部ＬＦＴ１から形成されている。このとき、残渣部ＬＦＴ３は、残渣部ＬＦＴ２を介して、残渣部ＬＦＴ１の側面にサイドウォール形状で形成されている。
【００５７】
＜不揮発性メモリの動作＞
本実施の形態１における半導体装置は上記のように構成されており、以下に、この半導体装置に含まれるメモリセル（不揮発性メモリセル）の動作について説明する。
【００５８】
図４は、図１に示す不揮発性メモリ５のメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図４において、セルトランジスタＣＴ１〜８のそれぞれは、図３に示すＭＯＮＯＳ型トランジスタＭＣから構成されるメモリセルに対応している。セルトランジスタＣＴ１〜８のゲート電極は、ワード線ＷＬ１〜２に接続され、ソース領域はソース線ＳＬ１〜４に接続されている。また、ドレイン領域はデータ線ＤＬ１〜４に接続されている。さらに、セルトランジスタＣＴ１〜２、ＣＴ５〜６のバックゲートは、ウェルＷＥ１に接続され、セルトランジスタＣＴ３〜４、ＣＴ７〜８のバックゲートは、ウェルＷＥ２に接続されている。
【００５９】
図４では、説明を簡単にするため、メモリセルが２行４列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図４において、例えばセルトランジスタＣＴ１〜２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行なわれる。
【００６０】
次に、図４を用いて、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【００６１】
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１〜２に蓄積されたデータを消去する場合を考える。選択されたウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１〜２の電位を１．５Ｖ、データ線ＤＬ１〜２をフローティングにする。すると、セルトランジスタＣＴ１〜２の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。また、消去を行なわない他のメモリセル（非選択メモリセル）ＣＴ３〜８については、選択しないウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３〜４の電位を１．５Ｖ、データ線ＤＬ３〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ３〜８の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
【００６２】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。選択されたウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにする。すると、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入され、データの書き込みが行なわれる。このとき、書き込みを行なわない他のセルトランジスタ（非選択メモリセル）ＣＴ２〜８については、選択しないウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜４の電位を１．５Ｖ、データ線ＤＬ２〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ２〜８の電荷蓄積膜に電荷が注入されないようにする。
【００６３】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１にデータ“１”が書き込まれトランジスタのしきい値電圧が高くなっており、セルトランジスタＣＴ２がデータ“０”となってトランジスタのしきい値電圧が低くなっているとする。セルトランジスタＣＴ１〜２のデータを読み出す場合、選択されたウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１〜２の電位を０Ｖ、データ線ＤＬ１〜２の電位を１Ｖにする。これにより、セルトランジスタＣＴ１〜２のデータを読み出す。この場合、セルトランジスタＣＴ１のしきい値電圧は高く、セルトランジスタＣＴ２のしきい値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。また、読み出しを行なわない他のメモリセルＣＴ３〜８については、選択しないウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３〜４の電位を０Ｖ、データ線ＤＬ３〜４の電位を０Ｖにして、セルトランジスタＣＴ３〜８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
【００６４】
＜改善の余地＞
本実施の形態１における半導体装置には、メイン機能を実現する主回路と、主回路に付加されるアドオン回路とが形成されている。そして、本実施の形態１では、このアドオン回路へのＭＴＰ型の電子ヒューズの組み込みや不揮発性メモリセルのサイズの縮小化を実現する観点から、アドオン回路にＭＯＮＯＳ型トランジスタを適用している。
【００６５】
ただし、アドオン回路として、ＭＯＮＯＳ型トランジスタを使用する場合、電界効果トランジスタを含む主回路の製造工程に、ＭＯＮＯＳ構造の不揮発性メモリの製造工程を組み込む必要があり、半導体装置の製造コストが上昇することが懸念される。すなわち、主回路が形成されているベース製品の製造プロセスの変更を最小限に留めながら、アドオン回路としてのＭＯＮＯＳ型トランジスタを混載する製造プロセスが望まれている。具体的には、ＭＯＮＯＳ型トランジスタを主回路の電界効果トランジスタと混載することにより、マスクの枚数が増加するため、なるべく追加するマスクの枚数を削減して、半導体装置の製造コストを削減することが望まれている。そこで、まず、主回路の構成要素である電界効果トランジスタと、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタとを混載する関連技術について説明し、その後、この関連技術に対する改善の余地を説明する。
【００６６】
図５は、関連技術において、主回路の構成要素である電界効果トランジスタと、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタとを混載する製造工程の流れを示すフローチャートである。図５に示すフローチャートにおいて、ＭＯＮＯＳ型トランジスタを混載することによって、追加マスクが必要となる工程を破線で囲んでいる。
【００６７】
図５に示すように、まず、主回路形成領域にウェルを形成する（Ｓ１００１）。その後、メモリ形成領域にウェルを形成する（Ｓ１００２）このとき、主回路形成領域を覆い、かつ、メモリ形成領域を露出する追加マスクＭＳＫ１が使用される。すなわち、メモリ形成領域にＭＯＮＯＳ型トランジスタのウェルを形成するために、追加マスクＭＳＫ１が必要となる。
【００６８】
続いて、メモリ形成領域にゲート電極を形成する（Ｓ１００３）。このときも、メモリ形成領域にＭＯＮＯＳ型トランジスタのゲート電極を形成するために、追加マスクＭＳＫ２が必要となる。その後、主回路形成領域に電界効果トランジスタのゲート電極を形成する（Ｓ１００４）。
【００６９】
次に、メモリ形成領域にｎ−型半導体領域（エクステンション領域）を形成する（Ｓ１００５）。このときも、メモリ形成領域にＭＯＮＯＳ型トランジスタのｎ−型半導体領域を形成するために、追加マスクＭＳＫ３が必要となる。続いて、主回路形成領域に電界効果トランジスタのｎ−型半導体領域を形成する（Ｓ１００６）。
【００７０】
その後、ＭＯＮＯＳ型トランジスタのゲート電極の側壁、および、電界効果トランジスタのゲート電極の側壁に、それぞれ、サイドウォールスペーサを形成する（Ｓ１００７）そして、メモリ形成領域にｎ＋型半導体領域（拡散層）を形成する（Ｓ１００８）。このときも、メモリ形成領域にＭＯＮＯＳ型トランジスタのｎ＋型半導体領域を形成するために、追加マスクＭＳＫ４が必要となる。続いて、主回路形成領域に電界効果トランジスタのｎ＋型半導体領域を形成する（Ｓ１００９）。
【００７１】
その後の工程では、追加マスクを必要とする工程は存在しないため、省略する。このようにして、関連技術において、主回路の構成要素である電界効果トランジスタと、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタとを混載することができる。ここで、図５に示すように、関連技術における半導体装置の製造工程では、ベース製品（主回路）にＭＯＮＯＳ型トランジスタ（アドオン回路）を混載することによって、４枚の追加マスクＭＳＫ１〜ＭＳＫ４が必要となる。この点に関し、ＭＯＮＯＳ型トランジスタを混載することによって追加されるマスクの枚数を削減して、半導体装置の製造コストを削減することが望まれており、関連技術で使用する追加マスクの枚数（４枚）をさらに削減することが望まれている。そこで、本実施の形態１では、ＭＯＮＯＳ型トランジスタを混載することによって追加されるマスクの枚数を関連技術よりも削減する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。
【００７２】
＜実施の形態１における基本思想＞
図６は、本実施の形態１において、主回路の構成要素である電界効果トランジスタと、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタとを混載する製造工程の流れを示すフローチャートである。図６に示すフローチャートにおいて、ＭＯＮＯＳ型トランジスタを混載することによって、追加マスクが必要となる工程を破線で囲んでいる。
【００７３】
図６に示すように、主回路形成領域にウェルを形成する（Ｓ１０１）。その後、メモリ形成領域にウェルを形成する（Ｓ１０２）このとき、主回路形成領域を覆い、かつ、メモリ形成領域を露出する追加マスクＭＳＫ１が使用される。すなわち、メモリ形成領域にＭＯＮＯＳ型トランジスタのウェルを形成するために、追加マスクＭＳＫ１が必要となる。
【００７４】
続いて、メモリ形成領域にゲート電極を形成する（Ｓ１０３）。このときも、メモリ形成領域にＭＯＮＯＳ型トランジスタのゲート電極を形成するために、追加マスクＭＳＫ２が必要となる。ここで、本実施の形態１では、メモリ形成領域にＭＯＮＯＳ型トランジスタのゲート電極を形成する際の追加マスクをそのまま使用することにより、メモリ形成領域にｎ−型半導体領域（エクステンション領域）を形成する（Ｓ１０４）。つまり、本実施の形態１では、ＭＯＮＯＳ型トランジスタのゲート電極を形成する際のパターニングに使用される追加マスクをそのまま使用したイオン注入法により、ＭＯＮＯＳ型トランジスタのゲート電極に整合したｎ−型半導体領域を形成する。すなわち、本実施の形態１では、ＭＯＮＯＳ型トランジスタのゲート電極を加工する際に使用されるマスクと、ＭＯＮＯＳ型トランジスタのゲート電極に整合したｎ−型半導体領域を形成するイオン注入に使用されるマスクを共用する。これにより、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる（第１のマスク削減効果）。
【００７５】
次に、主回路形成領域に電界効果トランジスタのゲート電極を形成する（Ｓ１０５）。そして、主回路形成領域に電界効果トランジスタのｎ−型半導体領域を形成する（Ｓ１０６）。その後、ＭＯＮＯＳ型トランジスタのゲート電極の側壁、および、電界効果トランジスタのゲート電極の側壁に、それぞれ、サイドウォールスペーサを形成する（Ｓ１０７）そして、メモリ形成領域にＭＯＮＯＳ型トランジスタのｎ＋型半導体領域（拡散層）を形成し、かつ、主回路形成領域に電界効果トランジスタのｎ＋型半導体領域（拡散層）を形成する（Ｓ１０８）。すなわち、本実施の形態１では、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域と電界効果トランジスタのｎ＋型半導体領域とを一緒に形成する。つまり、本実施の形態１では、１枚の共用マスクによるイオン注入法により、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域と電界効果トランジスタのｎ＋型半導体領域とを同時に形成する。
【００７６】
この結果、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域を新たに形成するための追加マスクが不要となる。したがって、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる（第２のマスク削減効果）。
【００７７】
以上のことから、本実施の形態１によれば、上述した第１のマスク削減効果と第２のマスク削減効果により、関連技術に比べて、ＭＯＮＯＳ型トランジスタを混載することによって追加されるマスクの枚数を削減することができる。具体的に、関連技術においては、ベース製品（主回路）にＭＯＮＯＳ型トランジスタ（アドオン回路）を混載することによって、４枚の追加マスクＭＳＫ１〜ＭＳＫ４が必要となるのに対し、本実施の形態１では、２枚の追加マスクＭＳＫ１〜ＭＳＫ２で、ベース製品（主回路）にＭＯＮＯＳ型トランジスタ（アドオン回路）を混載することができる。これにより、本実施の形態１における半導体装置によれば、主回路が形成されているベース製品の製造プロセスの変更を最小限に留めながら、主回路に付加されるアドオン回路として、ＭＯＮＯＳ型トランジスタを混載することができ、これによって、半導体装置の製造コストを削減できる。
【００７８】
＜実施の形態１における半導体装置の製造方法＞（ＭＯＮＯＳ  ＬＡＳＴ）
以下では、具体的に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。本実施の形態１における半導体装置の製造方法は、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法である。この「ＭＯＮＯＳ  ＬＡＳＴ」とは、主回路の構成要素となる電界効果トランジスタのゲート電極に加工される導体膜（第１導体膜）を先に形成し、その後、アドオン回路の構成要素となるＭＯＮＯＳ型トランジスタのゲート電極に加工される導体膜（第２導体膜）を形成する製造方法である。「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法では、アドオン回路のＭＯＮＯＳ型トランジスタに対して、主回路の電界効果トランジスタを形成する際の熱負荷の影響が及ぶことを抑制できる利点を有している。このことから、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法は、特に、ＭＯＮＯＳ型トランジスタに対して過剰な熱負荷が印加されることを抑制することによって、アドオン回路の構成要素となるＭＯＮＯＳ型トランジスタの特性変動を低減する観点から有用な製造方法である。
【００７９】
まず、図７に示すように、ボロン（ホウ素）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に絶縁膜（酸化シリコン膜等）を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ絶縁膜（酸化シリコン膜等）を埋め込んだ素子分離領域ＳＴＩを形成することができる。これにより、図７に示すように、素子分離領域ＳＴＩによって、メモリ形成領域ＭＲと主回路形成領域ＡＲとが境界領域ＢＲを介して区画され、主回路形成領域ＡＲは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＲとに区画されることになる。
【００８０】
その後、半導体基板１Ｓにリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、半導体基板１Ｓ内にｎ型半導体領域からなるウェル分離層ＮＩＳＯを形成する。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲの半導体基板１Ｓ内にｐ型ウェルＰＷを形成し、高耐圧ＭＩＳＦＥＴ形成領域ＨＲの半導体基板１Ｓ内にｐ型ウェルＨＰＷを形成する。なお、境界領域ＢＲに形成されている素子分離領域ＳＴＩの下層には、分離層ＨＮＷを形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域ＬＲにおいては、低耐圧ＭＩＳＦＥＴのしきい値電圧を調整するために、イオン注入法により、ｐ型ウェルＰＷ内のチャネル領域に導電型不純物を導入する。同様に、高耐圧ＭＩＳＦＥＴ形成領域ＨＲにおいては、高耐圧ＭＩＳＦＥＴのしきい値電圧を調整するために、イオン注入法により、ｐ型ウェルＨＰＷ内のチャネル領域に導電型不純物を導入する。
【００８１】
次に、半導体基板１Ｓの表面を希フッ酸等で洗浄した後、半導体基板１Ｓの低耐圧ＭＩＳＦＥＴ形成領域ＬＲ上にゲート絶縁膜ＧＯＸ１を形成し、半導体基板１Ｓの高耐圧ＭＩＳＦＥＴ形成領域ＨＲ上およびメモリ形成領域ＭＲ上にゲート絶縁膜ＧＯＸ２を形成する。このとき、ゲート絶縁膜ＧＯＸ１およびゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート絶縁膜ＧＯＸ１の膜厚は、ゲート絶縁膜ＧＯＸ２の膜厚よりも薄く形成される。
【００８２】
続いて、半導体基板１Ｓの主面の全面にポリシリコン膜（多結晶シリコン膜）ＰＦ１を形成する。そして、図８に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＰＲ１を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１をパターニングする。レジスト膜ＰＲ１のパターニングは、主回路形成領域ＡＲを覆い、かつ、メモリ形成領域ＭＲを露出するように行なわれる。このパターニングされたレジスト膜ＰＲ１が、図６のフローチャートに示す追加マスクＭＳＫ１となる。そして、パターニングされたレジスト膜ＰＲ１をマスクとしたエッチング技術により、メモリ形成領域ＭＲに形成されているポリシリコン膜ＰＦ１およびゲート絶縁膜ＧＯＸ２を除去する。その後、パターニングされたレジスト膜ＰＲ１をマスクにしたイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内にｐ型ウェルＭＰＷを形成する。さらに、メモリ形成領域ＭＲにおいては、ＭＯＮＯＳ型トランジスタのしきい値電圧を調整するために、イオン注入法により、ｐ型ウェルＭＰＷ内のチャネル領域に導電型不純物を導入する。
【００８３】
次に、図９に示すように、半導体基板１Ｓ上およびポリシリコン膜ＰＦ１上に絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上に電荷蓄積膜ＥＣを形成する。そして、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２を形成し、この絶縁膜ＩＦ２上にポリシリコン膜ＰＦ２を形成する。例えば、絶縁膜ＩＦ１は酸化シリコン膜から形成されており、緻密で良質な膜質の酸化シリコン膜を形成することができるＩＳＳＧ酸化法を使用することができる。この絶縁膜ＩＦ１の膜厚は、４ｎｍ程度である。また、電荷蓄積膜ＥＣは、窒化シリコン膜から形成されており、例えば、ＣＶＤ法を使用して形成することができる。この電荷蓄積膜ＥＣの膜厚は、１０ｎｍ程度である。さらに、絶縁膜ＩＦ２は、酸化シリコン膜から形成されており、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるＨＴＯ（High Temperature Oxide）法を使用することができる。この絶縁膜ＩＦ２の膜厚は、５ｎｍ程度である。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。以上のようにして、緻密で絶縁耐性に優れた良質な膜質の積層絶縁膜（ＯＮＯ膜）を形成することができる。
【００８４】
続いて、図１０に示すように、ポリシリコン膜ＰＦ２上にレジスト膜ＰＲ２を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ２をパターニングする。レジスト膜ＰＲ２のパターニングは、メモリ形成領域ＭＲのゲート電極形成領域を覆い、かつ、主回路形成領域ＡＲを露出するように行なわれる。このパターニングされたレジスト膜ＰＲ２が、図６のフローチャートに示す追加マスクＭＳＫ２となる。そして、パターニングされたレジスト膜ＰＲ２をマスクとしたエッチング技術を使用して、ポリシリコン膜ＰＦ２をパターニングすることにより、メモリ形成領域ＭＲにゲート電極ＣＧを形成する。このとき、図１０に示すように、境界領域ＢＲにおいては、ポリシリコン膜ＰＦ２の残渣部ＬＦＴ３がサイドウォール形状に形成される。その後、図１１に示すように、例えば、ドライエッチング技術を使用することにより、露出する絶縁膜ＩＦ２と電荷蓄積膜ＥＣと絶縁膜ＩＦ１とを除去する。この結果、メモリ形成領域ＭＲに形成されているゲート電極ＣＧの下層に絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２とからなる積層絶縁膜が残存するとともに、境界領域ＢＲにおいては、残渣部ＬＦＴ３で覆われた部分に、絶縁膜ＩＦ２と電荷蓄積膜ＥＣと絶縁膜ＩＦ１からなる残渣部ＬＦＴ２が形成されることになる。
【００８５】
引き続き、図１２に示すように、パターニングされたレジスト膜ＰＲ２からなるマスクをそのまま使用したイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内に、ゲート電極ＣＧに整合したｎ−型半導体領域（エクステンション領域、低濃度不純物拡散領域）ＭＬＤを形成する。つまり、本実施の形態１では、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧを加工する際に使用されるマスクと、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成するイオン注入に使用されるマスクを共用する。これにより、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【００８６】
なお、図１２に示すイオン注入工程では、主回路形成領域ＡＲに形成されているポリシリコン膜ＰＦ１が露出しているため、このポリシリコン膜ＰＦ１内にもｎ型不純物が導入される。ただし、この場合であっても、イオン注入工程における注入エネルギーを調整することにより、ポリシリコン膜ＰＦ１を突き抜けて、主回路形成領域ＡＲの半導体基板１Ｓ内にｎ型不純物が導入されることを防止できる。
【００８７】
また、ポリシリコン膜ＰＦ１内には、ポリシリコン膜ＰＦ１の導電性を確保するため、図１２に示すイオン注入工程よりも数桁高い濃度でｎ型不純物が導入されているため、図１２に示すイオン注入工程で、ポリシリコン膜ＰＦ１内にｎ型不純物が導入されても問題とならない。また、主回路形成領域ＡＲには、ｎチャネル型電界効果トランジスタだけでなく、ｐチャネル型電界効果トランジスタも形成され、ｐチャネル型電界効果トランジスタ形成領域のポリシリコン膜ＰＦ１には、ｐ型不純物が導入されるが、このｐ型不純物の濃度も高濃度であるため、図１２に示すイオン注入工程でｎ型不純物が導入されても問題はない。
【００８８】
次に、図１３に示すように、パターニングされたレジスト膜ＰＲ２を除去した後、メモリ形成領域ＭＲから主回路形成領域ＡＲにわたってレジスト膜ＰＲ３を塗布する。具体的には、メモリ形成領域ＭＲに形成されているゲート電極ＣＧを覆い、かつ、主回路形成領域ＡＲに形成されているポリシリコン膜ＰＦ１上にわたってレジスト膜ＰＲ３を塗布する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ３をパターニングする。レジスト膜ＰＲ３のパターニングは、メモリ形成領域ＭＲを覆い、かつ、主回路形成領域ＡＲのうちのゲート電極形成領域を覆うように行なわれる。そして、パターニングされたレジスト膜ＰＲ３をマスクにしたエッチングにより、ポリシリコン膜ＰＦ１を加工して、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲにゲート電極Ｇ１を形成し、主回路形成領域ＡＲの高耐圧ＭＩＳＦＥＴ形成領域ＨＲにゲート電極Ｇ２を形成する。このとき、境界領域ＢＲには、ポリシリコン膜ＰＦ１の残渣である残渣部ＬＦＴ１が形成されることになる。この結果、境界領域ＢＲには、残渣部ＬＦＴ１の側壁に残渣部ＬＦＴ２を介して残渣部ＬＦＴ３が形成された構造の残渣パターンＬＦＴが残存する。
【００８９】
続いて、図１４に示すように、パターニングされたレジスト膜ＰＲ３を除去した後、半導体基板１Ｓ上にレジスト膜ＰＲ４を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ４をパターニングする。レジスト膜ＰＲ４のパターニングは、メモリ形成領域ＭＲと境界領域ＢＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＲとを覆う一方、高耐圧ＭＩＳＦＥＴ形成領域ＨＲを露出するように行なわれる。その後、パターニングされたレジスト膜ＰＲ４をマスクにしたイオン注入法により、高耐圧ＭＩＳＦＥＴ形成領域ＨＲの半導体基板１Ｓ内に、ゲート電極Ｇ２に整合したｎ−型半導体領域ＨＮＬＤを形成する。
【００９０】
次に、図１５に示すように、パターニングされたレジスト膜ＰＲ４を除去した後、半導体基板１Ｓ上にレジスト膜ＰＲ５を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ５をパターニングする。レジスト膜ＰＲ５のパターニングは、メモリ形成領域ＭＲと境界領域ＢＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＲとを覆う一方、低耐圧ＭＩＳＦＥＴ形成領域ＬＲを露出するように行なわれる。その後、パターニングされたレジスト膜ＰＲ５をマスクにしたイオン注入法により、低耐圧ＭＩＳＦＥＴ形成領域ＬＲの半導体基板１Ｓ内に、ゲート電極Ｇ１に整合したｎ−型半導体領域ＬＮＬＤを形成する。
【００９１】
続いて、パターニングされたレジスト膜ＰＲ５を除去した後、図１６に示すように、半導体基板１Ｓ上に酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層膜を形成する。このとき、酸化シリコン膜や窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、積層膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。具体的に、メモリ形成領域ＭＲにおいては、ゲート電極ＣＧ（積層構造体：ゲート電極ＣＧ＋ＯＮＯ膜）の両側の側壁にサイドウォールＳＷが形成される。一方、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲにおいては、ゲート電極Ｇ１の両側の側壁にサイドウォールＳＷが形成され、主回路形成領域ＡＲの高耐圧ＭＩＳＦＥＴ形成領域ＨＲにおいては、ゲート電極Ｇ２の両側の側壁にサイドウォールＳＷが形成される。なお、境界領域ＢＲにおいても、残渣パターンＬＦＴの側壁にサイドウォールＳＷが形成されることになる。
【００９２】
次に、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリ形成領域ＭＲにサイドウォールＳＷに整合したｎ＋型半導体領域（拡散層、高濃度不純物拡散領域）ＮＤＦを形成する。ｎ＋型半導体領域ＮＤＦは、リンや砒素などのｎ型不純物を導入した半導体領域である。このｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＭＬＤとによってＭＯＮＯＳ型トランジスタのソース領域あるいはドレイン領域が形成される。このように、ＭＯＮＯＳ型トランジスタのソース領域とドレイン領域のそれぞれをｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＭＬＤから形成することにより、ＭＯＮＯＳ型トランジスタのソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００９３】
同様のイオン注入工程によって、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲにおいても、サイドウォールＳＷに整合したｎ＋型半導体領域ＮＤＦを形成する。このｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＬＮＬＤによって、低耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このように、低耐圧ＭＩＳＦＥＴにおいても、ソース領域とドレイン領域をｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＬＮＬＤから形成することにより、低耐圧ＭＩＳＦＥＴのソース領域およびドレイン領域をＬＤＤ構造とすることができる。
【００９４】
また、同様のイオン注入工程によって、主回路形成領域ＡＲの高耐圧ＭＩＳＦＥＴ形成領域ＨＲにおいても、サイドウォールＳＷに整合したｎ＋型半導体領域ＮＤＦを形成する。このｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＨＮＬＤによって、高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このように、高耐圧ＭＩＳＦＥＴにおいても、ソース領域とドレイン領域をｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＨＮＬＤから形成することにより、高耐圧ＭＩＳＦＥＴのソース領域およびドレイン領域をＬＤＤ構造とすることができる。
【００９５】
このように、本実施の形態１では、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＦと低耐圧ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦと高耐圧ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦとを一緒に形成する。つまり、本実施の形態１では、１枚の共用マスクによるイオン注入法により、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＦと低耐圧ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦと高耐圧ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦとを同時に形成する。この結果、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＦを新たに形成するための追加マスクが不要となる。したがって、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【００９６】
その後、図１８に示すように、半導体基板１Ｓ上にニッケルプラチナ膜（ＮｉＰｔ膜）を形成した後、熱処理を施すことにより、メモリ形成領域ＭＲにおいては、ゲート電極ＣＧを構成するポリシリコン膜ＰＦ２とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜（ＮｉＰｔＳｉ膜）からなるシリサイド膜ＣＳを形成する。これにより、ゲート電極ＣＧは、ポリシリコン膜ＰＦ２とシリサイド膜ＣＳの積層構造となる。同様に、ｎ＋型半導体領域ＮＤＦの表面においてもシリコンとニッケルプラチナ膜が反応してシリサイド膜ＣＳが形成される。
【００９７】
同様に、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲにおいても、ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ１の表面にニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。これにより、ゲート電極Ｇ１はポリシリコン膜ＰＦ１とシリサイド膜ＣＳから構成されることになる。また、ｎ＋型半導体領域ＮＤＦの表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。
【００９８】
同様に、主回路形成領域ＡＲの高耐圧ＭＩＳＦＥＴ形成領域ＨＲにおいても、ゲート電極Ｇ２を構成するポリシリコン膜ＰＦ１の表面にニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。これにより、ゲート電極Ｇ２はポリシリコン膜ＰＦ１とシリサイド膜ＣＳから構成されることになる。また、ｎ＋型半導体領域ＮＤＦの表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。
【００９９】
なお、本実施の形態１では、ニッケルプラチナシリサイド膜を形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えて、コバルトシリサイド膜やニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成してもよい。
【０１００】
以上のようにして、半導体基板１Ｓのメモリ形成領域ＭＲにＭＯＮＯＳ型トランジスタを形成し、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲに低耐圧ＭＩＳＦＥＴＱ１を形成し、主回路形成領域ＡＲの高耐圧ＭＩＳＦＥＴ形成領域ＨＲに高耐圧ＭＩＳＦＥＴＱ２を形成することができる。
【０１０１】
次に、配線工程について説明する。図１９に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮＦを形成する。その後、図２０に示すように、窒化シリコン膜ＳＮＦ上に酸化シリコン膜ＯＸＦを形成することにより、窒化シリコン膜ＳＮＦと酸化シリコン膜ＯＸＦからなるコンタクト層間絶縁膜ＩＬを形成することができる。そして、コンタクト層間絶縁膜ＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１０２】
続いて、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＩＬにコンタクトホールＣＮＴを形成する。その後、図３に示すように、コンタクトホールＣＮＴの底面および内壁を含むコンタクト層間絶縁膜ＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０３】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去する。そして、水素雰囲気中でアニールを実施することにより、プラグＰＬＧを形成することができる。
【０１０４】
次に、図３に示すように、プラグＰＬＧを形成したコンタクト層間絶縁膜ＩＬ上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に配線溝を形成する。その後、配線溝内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、配線溝を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、配線溝の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された配線溝内にだけ銅膜を残す。これにより、配線Ｗ１を形成することができる。さらに、配線Ｗ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１０５】
なお、本実施の形態１では、銅膜よりなる配線Ｗ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｗ１を形成してもよい。この場合は、層間絶縁膜ＩＬ１およびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｗ１を形成する。これにより、アルミニウム膜よりなる配線Ｗ１を形成することができる。
【０１０６】
＜実施の形態１における特徴＞
続いて、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、図１０〜図１２に示すように、パターニングされたレジスト膜ＰＲ２をマスクにして、ポリシリコン膜ＰＦ２を加工することにより、メモリ形成領域ＭＲにゲート電極ＣＧを形成した後、このマスクをそのまま使用したイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内に、ゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成する点にある。つまり、本実施の形態１の第１特徴点は、ＭＯＮＯＳ型トランジスタＭＣのゲート電極ＣＧを加工する際に使用されるマスクと、ＭＯＮＯＳ型トランジスタＭＣのゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成するイオン注入に使用されるマスクを共用する点にある。これにより、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタＭＣを混載することによる追加マスクを削減することができる。
【０１０７】
次に、本実施の形態１における第２特徴点は、図１７に示すように、ＭＯＮＯＳ型トランジスタＭＣのｎ＋型半導体領域ＮＤＦと低耐圧ＭＩＳＦＥＴＱ１のｎ＋型半導体領域ＮＤＦと高耐圧ＭＩＳＦＥＴＱ２のｎ＋型半導体領域ＮＤＦとを一緒に形成する。つまり、本実施の形態１の第２特徴点は、１枚の共用マスクによるイオン注入法により、ＭＯＮＯＳ型トランジスタＭＣのｎ＋型半導体領域ＮＤＦと低耐圧ＭＩＳＦＥＴＱ１のｎ＋型半導体領域ＮＤＦと高耐圧ＭＩＳＦＥＴＱ２のｎ＋型半導体領域ＮＤＦとを同時に形成する点にある。これにより、本実施の形態１における第２特徴点によれば、ＭＯＮＯＳ型トランジスタＭＣのｎ＋型半導体領域ＮＤＦを新たに形成するための追加マスクが不要となる。したがって、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタＭＣを混載することによる追加マスクを削減できる。
【０１０８】
以上のことから、本実施の形態１では、第１特徴点と第２特徴点とを備えることにより、関連技術に比べて、ＭＯＮＯＳ型トランジスタＭＣを混載することによって追加されるマスクの枚数を削減することができる。具体的に、関連技術においては、ベース製品（主回路）にＭＯＮＯＳ型トランジスタＭＣ（アドオン回路）を混載することによって、４枚の追加マスクが必要となる。これに対し、本実施の形態１では、２枚の追加マスクで、ベース製品（主回路）にＭＯＮＯＳ型トランジスタＭＣ（アドオン回路）を混載することができる。これにより、本実施の形態１における半導体装置によれば、主回路が形成されているベース製品の製造プロセスの変更を最小限に留めながら、主回路に付加されるアドオン回路として、ＭＯＮＯＳ型トランジスタを混載することができる。
【０１０９】
なお、本実施の形態１における第２特徴点と関連して、ＭＯＮＯＳ型トランジスタＭＣのｎ−型半導体領域ＭＬＤと低耐圧ＭＩＳＦＥＴＱ１のｎ−型半導体領域ＬＮＬＤと高耐圧ＭＩＳＦＥＴＱ２のｎ−型半導体領域ＨＮＬＤとを一緒に形成することも考えられる。しかしながら、ＭＯＮＯＳ型トランジスタＭＣのｎ−型半導体領域ＭＬＤは、書き込み動作やディスターブ特性から、主回路を構成する低耐圧ＭＩＳＦＥＴＱ１のｎ−型半導体領域ＬＮＬＤや高耐圧ＭＩＳＦＥＴＱ２のｎ−型半導体領域ＨＮＬＤと同一半導体領域として形成することは困難なのである。そこで、本実施の形態１では、ＭＯＮＯＳ型トランジスタＭＣのｎ−型半導体領域ＭＬＤを形成する工程を、低耐圧ＭＩＳＦＥＴＱ１のｎ−型半導体領域ＬＮＬＤを形成する工程や高耐圧ＭＩＳＦＥＴＱ２のｎ−型半導体領域ＨＮＬＤを形成する工程とは別工程にする一方で、第１特徴点によって、追加マスクの削減を図っている。これに対し、ＭＯＮＯＳ型トランジスタＭＣのｎ＋型半導体領域ＮＤＦと低耐圧ＭＩＳＦＥＴＱ１のｎ＋型半導体領域ＮＤＦと高耐圧ＭＩＳＦＥＴＱ２のｎ＋型半導体領域ＮＤＦとは、うまく最適化することによって、同一半導体領域として形成することが可能であることから、第２特徴点によって、追加マスクの削減を図っているのである。
【０１１０】
つまり、本実施の形態１では、ＭＯＮＯＳ型トランジスタＭＣのソース領域およびドレイン領域を形成するイオン注入工程において、上述した第１特徴点と第２特徴点で示される工夫を施すことにより、追加マスクの削減を図ることができる。この結果、本実施の形態１によれば、追加マスクの削減によって、半導体装置の製造コストを低減できる。
【０１１１】
さらに、本実施の形態１における第３特徴点について説明する。図２１は、本実施の形態１における第３特徴点を説明する図である。本実施の形態１における半導体装置の製造方法では、ＭＯＮＯＳ型トランジスタＭＣのゲート電極ＣＧを形成するためのポリシリコン膜ＰＦ２と、低耐圧ＭＩＳＦＥＴＱ１のゲート電極Ｇ１や高耐圧ＭＩＳＦＥＴＱ２のゲート電極Ｇ２を形成するためのポリシリコン膜ＰＦ１とが相違することから、必然的に、境界領域にＢＲに残渣パターンが形成される。
【０１１２】
ここで、例えば、図２１（ｂ）は、境界領域ＢＲにレジスト膜を残存させて意図的にサイズの大きな残渣パターンＬＦＴ（Ｐ）を形成する技術を示す図である。図２１（ｂ）に示すように、サイズの大きな残渣パターンＬＦＴ（Ｐ）を形成する場合、残渣パターンＬＦＴ（Ｐ）の密着力が大きくなることから、残渣パターンＬＦＴ（Ｐ）が剥がれて異物となることを防止できる利点が得られる。ところが、主回路の製造プロセスの変更を最小限に留めながら、主回路に付加されるアドオン回路として、ＭＯＮＯＳ型トランジスタを混載することを考えると、以下に示すようなデメリットが存在する。すなわち、図２１（ｂ）に示すように、残渣パターンＬＦＴ（Ｐ）のサイズが大きくなる結果、コンタクト層間絶縁膜の表面と残渣パターンＬＦＴ（Ｐ）の上面との間の距離ＬＢが狭くなる。このことは、コンタクト層間絶縁膜の厚さＬ２を厚くする必要が生じることを意味する。つまり、残渣パターンＬＦＴ（Ｐ）のサイズを大きくすることは、残渣パターンＬＦＴ（Ｐ）の剥離を防止する観点から有用である一方、コンタクト層間絶縁膜の表面と残渣パターンＬＦＴ（Ｐ）の上面との間の距離ＬＢを確保するために、この技術では、主回路の製造プロセスの変更が迫られることになる。これによって、この技術では、ＭＯＮＯＳ型トランジスタを混載する場合に、主回路の製造プロセスの変更を最小限に留めることが困難となる。この結果、主回路の製造プロセスの変更に起因する製造コストの上昇を招くことになる。
【０１１３】
これに対し、図２１（ａ）は、本実施の形態１において、境界領域ＢＲに形成される残渣パターンＬＦＴの形状を示す図である。図２１（ａ）に示すように、本実施の形態１では、境界領域ＢＲにレジスト膜を残存させることなく、残渣パターンＬＦＴを形成している（第３特徴点）。この場合、残渣パターンＬＦＴの高さが、主回路形成領域ＡＲに形成されている電界効果トランジスタのゲート電極の高さ以下となる。このことは、本実施の形態１では、コンタクト層間絶縁膜の表面と残渣パターンＬＦＴの上面との間の距離ＬＡを確保することができることを意味する。この結果、本実施の形態１によれば、コンタクト層間絶縁膜の厚さＬ１を変更する必要がなくなり、これによって、主回路の製造プロセスの変更を最小限に留めることが可能となる。このことから、本実施の形態１によれば、主回路の製造プロセスの変更に起因する製造コストの上昇を回避することができる。
【０１１４】
以上のことから、本実施の形態１によれば、第１特徴点と第２特徴点によって追加マスクを削減できる点と、第３特徴点に起因して、主回路の製造プロセスの変更を最小限に留めることができる点との相乗効果によって、主回路に付加されるアドオン回路にＭＯＮＯＳ型トランジスタＭＣを適用する半導体装置の製造コストを低減できるという顕著な効果を得ることができる。
【０１１５】
＜変形例１＞
次に、変形例１について説明する。本変形例１における半導体装置の製造方法は、実施の形態１における半導体装置とほぼ同様であるため、相違点を中心に説明する。
【０１１６】
実施の形態１と同様に、図７〜図９に示す工程を実施する。続いて、図２２に示すように、ポリシリコン膜ＰＦ２上にレジスト膜ＰＲ２を塗布し、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ２をパターニングする。レジスト膜ＰＲ２のパターニングは、メモリ形成領域ＭＲのゲート電極形成領域を覆い、かつ、主回路形成領域ＡＲを露出するように行なわれる。そして、パターニングされたレジスト膜ＰＲ２をマスクとしたエッチング技術により、ポリシリコン膜ＰＦ２をパターニングすることにより、メモリ形成領域ＭＲにゲート電極ＣＧを形成する。
【０１１７】
次に、図２３に示すように、パターニングされたレジスト膜ＰＲ２をそのままマスクに使用したイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内に、ゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成する。つまり、本変形例１においても、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧを加工する際に使用されるマスクと、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成するイオン注入に使用されるマスクを共用する。これにより、本変形例１においても、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【０１１８】
ここで、本変形例１では、図２３に示すように、絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２とからなる積層絶縁膜であって、ゲート電極ＣＧから露出する積層絶縁膜を介して、半導体基板１Ｓ内にｎ−型半導体領域ＭＬＤを形成する。つまり、本変形例１の特徴点は、ゲート電極ＣＧから露出する積層絶縁膜を残存させた状態でのイオン注入法により、ｎ−型半導体領域ＭＬＤを形成する点にある。
【０１１９】
その後、図２４に示すように、例えば、ドライエッチング技術を使用することにより、露出する絶縁膜ＩＦ２と電荷蓄積膜ＥＣと絶縁膜ＩＦ１とを除去する。その後の工程は、実施の形態１と同様である。
【０１２０】
以上のように、本変形例１における半導体装置の製造方法によれば、図２３に示すように、積層絶縁膜（絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２）を介して、ｎ−型半導体領域ＭＬＤを形成しているため、イオン注入の際に生じるダメージから半導体基板１Ｓの表面を保護することができる。つまり、本変形例１によれば、積層絶縁膜が介在することによって、イオン注入の際に生じるダメージを低減することができるとともに、イオン注入による半導体基板１Ｓの表面の汚染も抑制することができる。さらに、主回路形成領域ＡＲにおいて、ポリシリコン膜ＰＦ１上に積層絶縁膜が残存しているため、この積層絶縁膜によって、イオン注入された導電型不純物がポリシリコン膜ＰＦ１を貫通しにくくなる効果を得ることができる。
【０１２１】
＜変形例２＞
続いて、変形例２について説明する。本変形例２における半導体装置の製造方法は、実施の形態１における半導体装置とほぼ同様であるため、相違点を中心に説明する。
【０１２２】
実施の形態１と同様に、図７〜図９に示す工程を実施する。続いて、図２５に示すように、ポリシリコン膜ＰＦ２上にレジスト膜ＰＲ２を塗布し、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ２をパターニングする。レジスト膜ＰＲ２のパターニングは、メモリ形成領域ＭＲのゲート電極形成領域を覆い、かつ、主回路形成領域ＡＲを露出するように行なわれる。そして、パターニングされたレジスト膜ＰＲ２をマスクとしたエッチング技術により、ポリシリコン膜ＰＦ２をパターニングすることにより、メモリ形成領域ＭＲにゲート電極ＣＧを形成する。
【０１２３】
次に、図２６に示すように、パターニングされたレジスト膜ＰＲ２からなるマスクを除去した後、例えば、ウェットエッチングを使用することにより、ゲート電極ＣＧから露出する絶縁膜ＩＦ２を除去する。その後、ゲート電極ＣＧの露出面を酸化することにより、ゲート電極ＣＧの露出面に酸化シリコン膜ＯＸ１を形成する。
【０１２４】
続いて、図２７に示すように、例えば、窒化シリコン膜からなる電荷蓄積膜ＥＣを熱リン酸によるウェットエッチングにより除去する。その後、図２８に示すように、ゲート電極ＣＧをマスクとして使用したイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内に、ゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成する。なお、図２８において、ゲート電極ＣＧから露出する絶縁膜ＩＦ１をウェットエッチングで除去した後、ゲート電極ＣＧをマスクとして使用したイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内に、ゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成してもよい。その後の工程は、実施の形態１と同様である。
【０１２５】
以上のように、本変形例２における半導体装置の製造方法によれば、積層絶縁膜をドライエッチングではなく、ウェットエッチングで除去しているため、ドライエッチングによる半導体基板１Ｓへのダメージを抑制することができる。さらに、本変形例２によれば、ゲート電極ＣＧの露出面に酸化シリコン膜ＯＸ１が形成されており、この酸化シリコン膜ＯＸ１が、ゲート電極ＣＧをマスクとして使用したイオン注入工程の際に、オフセットスペーサとして機能するため、ＭＯＮＯＳ型トランジスタＭＣでのショートチャネル効果を抑制することができる。
【０１２６】
＜変形例３＞
次に、変形例３について説明する。本変形例３における半導体装置の製造方法は、実施の形態１における半導体装置とほぼ同様であるため、相違点を中心に説明する。
【０１２７】
実施の形態１と同様に、図７〜図９に示す工程を実施する。続いて、図２９に示すように、ポリシリコン膜ＰＦ２上にレジスト膜ＰＲ２を塗布し、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ２をパターニングする。レジスト膜ＰＲ２のパターニングは、メモリ形成領域ＭＲのゲート電極形成領域を覆い、かつ、主回路形成領域ＡＲを露出するように行なわれる。そして、パターニングされたレジスト膜ＰＲ２をマスクとしたエッチング技術により、ポリシリコン膜ＰＦ２をパターニングすることにより、メモリ形成領域ＭＲにゲート電極ＣＧを形成する。
【０１２８】
続いて、図３０に示すように、パターニングされたレジスト膜ＰＲ２をそのままマスクに使用したイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内に、ゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成する。このとき、本変形例３では、ゲート電極ＣＧから露出する積層絶縁膜（絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２）を介して、半導体基板１Ｓ内にｎ−型半導体領域ＭＬＤを形成する。
【０１２９】
その後、図３１に示すように、パターニングされたレジスト膜ＰＲ２からなるマスクを除去した後、例えば、ウェットエッチングを使用することにより、ゲート電極ＣＧから露出する絶縁膜ＩＦ２を除去する。その後、ゲート電極ＣＧの露出面を酸化することにより、ゲート電極ＣＧの露出面に酸化シリコン膜ＯＸ１を形成する。
【０１３０】
次に、図３２に示すように、例えば、窒化シリコン膜からなる電荷蓄積膜ＥＣを熱リン酸によるウェットエッチングにより除去する。図３２に示す工程の後、ゲート電極ＣＧから露出する絶縁膜ＩＦ１をウェットエッチングで除去する（図示せず）。その後の工程は、実施の形態１と同様である。
【０１３１】
以上のように、本変形例３における半導体装置の製造方法によれば、積層絶縁膜をドライエッチングではなく、ウェットエッチングで除去しているため、ドライエッチングによる半導体基板１Ｓへのダメージを抑制することができる。
【０１３２】
（実施の形態２）
本実施の形態２では、パワートランジスタを含む主回路と、アドオン回路に含まれるＭＯＮＯＳ型トランジスタとを混載する半導体装置について説明する。
【０１３３】
＜半導体チップのレイアウト構成例＞
図３３は、本実施の形態２における半導体チップＣＨＰ２のレイアウト構成例を示す図である。図３３において、本実施の形態２における半導体チップＣＨＰ２は、アナログ回路４、不揮発性メモリ５、Ｉ／Ｏ回路６、ロジック回路７、ドライバ回路８を有している。ロジック回路７は、例えば、ｎチャネル型の低耐圧ＭＩＳＦＥＴ（ｎ型ＭＩＳＦＥＴ）とｐチャネル型の低耐圧ＭＩＳＦＥＴ（ｐ型ＭＩＳＦＥＴ）から構成されており、また、ドライバ回路８は、例えば、ｎチャネル型のパワートランジスタ（ｎ型パワートランジスタ）とｐチャネル型のパワートランジスタ（ｐ型パワートランジスタ）から構成されている。
【０１３４】
ここで、アナログ回路４、ロジック回路７およびドライバ回路８によって主回路が構成され、不揮発性メモリ５によってアドオン回路が構成されている。すなわち、本実施の形態２における半導体チップＣＨＰ２には、メイン機能を実現する主回路と、主回路に付加されるアドオン回路とが形成されている。そして、本実施の形態２では、このアドオン回路にＭＯＮＯＳ型トランジスタを適用している。特に、本実施の形態２では、アドオン回路がウェハ完成後の電圧調整などに使用される電子ヒューズから構成されており、この電子ヒューズを書き換え可能な不揮発性メモリであるＭＯＮＯＳ型トランジスタから構成することにより、ウェハ状態やパッケージ状態で何度も調整可能なＭＴＰ（Multi Time Program）型の電子ヒューズを実現している。
【０１３５】
＜半導体チップのデバイス構造＞
図３４は、本実施の形態２における半導体チップＣＨＰ２のデバイス構造例を示す断面図である。図３４には、メモリ形成領域ＭＲ、主回路形成領域ＡＲ、メモリ形成領域ＭＲと主回路形成領域ＡＲとで挟まれた境界領域ＢＲが示されている。そして、主回路形成領域ＡＲは、ｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）とｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）とｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）とｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）から構成されている。
【０１３６】
図３４において、半導体基板１Ｓ上には、埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にシリコン層ＳＩＬが形成されている。そして、シリコン層ＳＩＬには、素子を分離する素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩによって分離された活性領域が、それぞれメモリ形成領域ＭＲ、ｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）、ｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）、ｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）およびｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）となっている。特に、ｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）およびｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）を区画する素子分離領域ＳＴＩには、シリコン層ＳＩＬを貫通して、埋め込み絶縁層ＢＯＸに達する深溝分離領域ＤＴＩが形成されている。
【０１３７】
まず、メモリ形成領域ＭＲ内に形成されたＭＯＮＯＳ型トランジスタＭＣは、以下に示す構成をしている。すなわち、シリコン層ＳＩＬ内に形成されたｐ型ウェルＭＰＷ上に絶縁膜（電位障壁膜）ＩＦ１が形成されており、この絶縁膜ＩＦ１上に電荷蓄積膜ＥＣが形成されている。そして、この電荷蓄積膜ＥＣ上に絶縁膜（電位障壁膜）ＩＦ２が形成され、絶縁膜ＩＦ２上に導電膜からなるゲート電極ＣＧが形成されている。ゲート電極ＣＧは、低抵抗化を図るため、例えばポリシリコン膜ＰＦ２とシリサイド膜ＣＳの積層膜から構成されており、ゲート電極ＣＧの両側の側壁にはＬＤＤ構造を形成するため、例えば、絶縁膜からなるサイドウォールＳＷが形成されている。
【０１３８】
サイドウォールＳＷ下のシリコン層ＳＩＬ内には、半導体領域として、ｎ−型半導体領域ＭＬＤおよびｎ＋型半導体領域ＮＤＦが形成されている。また、絶縁膜ＩＦ１の直下のｐ型ウェルＭＰＷ内には、チャネル領域が形成されている。
【０１３９】
続いて、ｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）に形成されたｎ型ＭＩＳＦＥＴＱ１（Ｎ）の構成について説明する。ｎ型ＭＩＳＦＥＴＱ１（Ｎ）においては、シリコン層ＳＩＬ内に形成されたｐ型ウェルＰＷ上にゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１（Ｎ）が形成されている。ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１（Ｎ）は、例えば、ポリシリコン膜から形成されている。ゲート電極Ｇ１（Ｎ）の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下のシリコン層ＳＩＬ内には、半導体領域として、ｎ−型半導体領域ＬＮＬＤおよびｎ＋型半導体領域ＮＤＦが形成されている。また、ゲート絶縁膜ＧＯＸ１の直下のｐ型ウェルＰＷ内には、チャネル領域が形成されている。
【０１４０】
次に、ｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）に形成されたｐ型ＭＩＳＦＥＴＱ１（Ｐ）の構成について説明する。ｐ型ＭＩＳＦＥＴＱ１（Ｐ）においては、シリコン層ＳＩＬ内に形成されたｎ型ウェルＮＷ上にゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１（Ｐ）が形成されている。ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１（Ｐ）は、例えば、ポリシリコン膜から形成されている。ゲート電極Ｇ１（Ｐ）の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下のシリコン層ＳＩＬ内には、半導体領域として、ｐ−型半導体領域ＬＰＬＤおよびｐ＋型半導体領域ＰＤＦが形成されている。また、ゲート絶縁膜ＧＯＸ１の直下のｎ型ウェルＮＷ内には、チャネル領域が形成されている。
【０１４１】
続いて、ｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）に形成されたｎ型パワートランジスタＱ３（Ｎ）の構成について説明する。ｎ型パワートランジスタＱ３（Ｎ）においては、シリコン層ＳＩＬ内にｎ型ウェルＮＷＬとｐ型ウェルＰＷとが離間して設けられており、ｎ型ウェルＮＷＬに内包されるようにｎ型ウェルＮＷが形成されている。そして、ｎ型ウェルＮＷに内包されるようにｎ＋型半導体領域ＮＤＦ（ドレイン領域）が形成されている。一方、ｐ型ウェルＰＷ（ボディ領域）に内包されるようにｎ＋型半導体領域ＮＤＦ（ソース領域）とｐ＋型半導体領域ＰＤＦ（ボディコンタクト領域）とが形成されており、ｎ＋型半導体領域ＮＤＦとｐ＋型半導体領域ＰＤＦとは互いに隣接するように形成されている。そして、シリコン層ＳＩＬの表面には、ゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ３（Ｎ）が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ３（Ｎ）は、例えば、ポリシリコン膜から形成されている。
【０１４２】
次に、ｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）に形成されたｐ型パワートランジスタＱ３（Ｐ）の構成について説明する。ｐ型パワートランジスタＱ３（Ｐ）においては、シリコン層ＳＩＬ内にｐ型ウェルＨＰＷとｎ型ウェルＮＷとが離間して設けられており、ｐ型ウェルＨＰＷに内包されるようにｐ型ウェルＰＷが形成されている。そして、ｐ型ウェルＰＷに内包されるようにｐ＋型半導体領域ＰＤＦ（ドレイン領域）が形成されている。一方、ｎ型ウェルＮＷ（ボディ領域）に内包されるようにｐ＋型半導体領域ＰＤＦ（ソース領域）とｎ＋型半導体領域ＮＤＦ（ボディコンタクト領域）とが形成されており、ｐ＋型半導体領域ＰＤＦとｎ＋型半導体領域ＮＤＦとは互いに隣接するように形成されている。そして、シリコン層ＳＩＬの表面には、ゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ３（Ｐ）が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ３（Ｐ）は、例えば、ポリシリコン膜から形成されている。
【０１４３】
なお、境界領域ＢＲには、製造工程の痕跡である残渣パターンＬＦＴが形成されている。具体的に、本実施の形態２における残渣パターンＬＦＴは、図３４に示すように、ポリシリコン膜の残渣である残渣部ＬＦＴ３と、絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２とからなる積層絶縁膜の残渣である残渣部ＬＦＴ２と、ポリシリコン膜の残渣である残渣部ＬＦＴ１から形成されている。このとき、残渣部ＬＦＴ３は、残渣部ＬＦＴ２を介して、残渣部ＬＦＴ１の側面にサイドウォール形状で形成されている。
【０１４４】
＜実施の形態２における半導体装置の製造方法＞（ＭＯＮＯＳ  ＬＡＳＴ）
本実施の形態２における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。本実施の形態２における半導体装置の製造方法は、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法である。この「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法は、特に、ＭＯＮＯＳ型トランジスタに対して過剰な熱負荷が印加されることを抑制することができる利点を有している。すなわち、本実施の形態２では、パワートランジスタとＭＯＮＯＳ型トランジスタとを混載することを前提としている。このとき、パワートランジスタは、その用途から、大きな電圧や電流をコントロールするため、製造条件として非常に大きな熱負荷が加わる。このことから、パワートランジスタとＭＯＮＯＳ型トランジスタとを混載する場合、パワートランジスタを形成する際の大きな熱負荷によって、ＭＯＮＯＳ型トランジスタの特性への影響が懸念される。そこで、本実施の形態２では、ＭＯＮＯＳ型トランジスタに対して過剰な熱負荷が印加されることを抑制することができる「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法を採用している。以下に、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法を使用した本実施の形態２における半導体装置の製造方法について説明する。
【０１４５】
まず、図３５において、半導体基板１Ｓ上に埋め込み絶縁層ＢＯＸが形成され、この埋め込み絶縁層ＢＯＸ上にシリコン層ＳＩＬが形成されたＳＯＩ（Silicon On Insulator）基板を用意する。そして、シリコン層ＳＩＬに素子分離領域ＳＴＩを形成することにより、メモリ形成領域ＭＲ、ｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）、ｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）、ｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）およびｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）が区画される。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）のシリコン層ＳＩＬ内にｐ型ウェルＰＷを形成し、ｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）のシリコン層ＳＩＬ内にｎ型ウェルＮＷを形成する。また、ｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）のシリコン層ＳＩＬ内に、ｎ型ウェルＮＷＬ、ｎ型ウェルＮＷ、ｐ型ウェルＰＷを形成する。同様に、ｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）のシリコン層ＳＩＬ内に、ｐ型ウェルＨＰＷ、ｐ型ウェルＰＷ、ｎ型ウェルＮＷを形成する。その後、ｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）およびｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）のそれぞれのシリコン層ＳＩＬの表面にゲート絶縁膜ＧＯＸ１を形成し、ｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）およびｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）のそれぞれのシリコン層ＳＩＬの表面にゲート絶縁膜ＧＯＸ２を形成する。
【０１４６】
次に、図３６に示すように、ＳＯＩ基板の全面にポリシリコン膜（多結晶シリコン膜）ＰＦ１を形成する。そして、ポリシリコン膜ＰＦ１上にレジスト膜ＰＲ６を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ６をパターニングする。レジスト膜ＰＲ６のパターニングは、主回路形成領域ＡＲを覆い、かつ、メモリ形成領域ＭＲを露出するように行なわれる。その後、パターニングされたレジスト膜ＰＲ６をマスクとしたエッチング技術により、メモリ形成領域ＭＲに形成されているポリシリコン膜ＰＦ１およびゲート絶縁膜ＧＯＸ１を除去する。続いて、パターニングされたレジスト膜ＰＲ６をマスクにしたイオン注入法により、メモリ形成領域ＭＲのシリコン層ＳＩＬ内にｐ型ウェルＭＰＷを形成する。さらに、メモリ形成領域ＭＲにおいては、ＭＯＮＯＳ型トランジスタのしきい値電圧を調整するために、イオン注入法により、ｐ型ウェルＭＰＷ内のチャネル領域に導電型不純物を導入する。
【０１４７】
次に、図３７に示すように、ＳＯＩ基板上およびポリシリコン膜ＰＦ１上に絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上に電荷蓄積膜ＥＣを形成する。そして、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２を形成し、この絶縁膜ＩＦ２上にポリシリコン膜ＰＦ２を形成する。例えば、絶縁膜ＩＦ１は酸化シリコン膜から形成されており、緻密で良質な膜質の酸化シリコン膜を形成することができるＩＳＳＧ酸化法を使用することができる。この絶縁膜ＩＦ１の膜厚は、４ｎｍ程度である。また、電荷蓄積膜ＥＣは、窒化シリコン膜から形成されており、例えば、ＣＶＤ法を使用して形成することができる。この電荷蓄積膜ＥＣの膜厚は、１０ｎｍ程度である。さらに、絶縁膜ＩＦ２は、酸化シリコン膜から形成されており、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるＨＴＯ（High Temperature Oxide）法を使用することができる。この絶縁膜ＩＦ２の膜厚は、５ｎｍ程度である。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。以上のようにして、緻密で絶縁耐性に優れた良質な膜質の積層絶縁膜（ＯＮＯ膜）を形成することができる。
【０１４８】
続いて、図３８に示すように、ポリシリコン膜ＰＦ２上にレジスト膜ＰＲ７を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ７をパターニングする。レジスト膜ＰＲ７のパターニングは、メモリ形成領域ＭＲのゲート電極形成領域を覆い、かつ、主回路形成領域ＡＲを露出するように行なわれる。そして、パターニングされたレジスト膜ＰＲ７をマスクとしたエッチング技術により、ポリシリコン膜ＰＦ２をパターニングすることにより、メモリ形成領域ＭＲにゲート電極ＣＧを形成する。このとき、図３８に示すように、境界領域ＢＲにおいては、ポリシリコン膜ＰＦ２の残渣部ＬＦＴ３がサイドウォール形状に形成される。その後、図３９に示すように、例えば、ドライエッチング技術を使用することにより、露出する絶縁膜ＩＦ２と電荷蓄積膜ＥＣと絶縁膜ＩＦ１とを除去する。この結果、メモリ形成領域ＭＲに形成されているゲート電極ＣＧの下層に絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２とからなる積層絶縁膜が残存するとともに、境界領域ＢＲにおいては、残渣部ＬＦＴ３で覆われた部分に、絶縁膜ＩＦ２と電荷蓄積膜ＥＣと絶縁膜ＩＦ１からなる残渣部ＬＦＴ２が形成されることになる。
【０１４９】
引き続き、図４０に示すように、パターニングされたレジスト膜ＰＲ７からなるマスクをそのまま使用したイオン注入法により、メモリ形成領域ＭＲのシリコン層ＳＩＬ内に、ゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成する。つまり、本実施の形態２では、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧを加工する際に使用されるマスクと、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成するイオン注入に使用されるマスクを共用する。これにより、本実施の形態２によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【０１５０】
次に、図４１に示すように、パターニングされたレジスト膜ＰＲ７を除去した後、メモリ形成領域ＭＲから主回路形成領域ＡＲにわたってレジスト膜ＰＲ８を塗布する。具体的には、メモリ形成領域ＭＲに形成されているゲート電極ＣＧを覆い、かつ、主回路形成領域ＡＲに形成されているポリシリコン膜ＰＦ１上にわたってレジスト膜ＰＲ８を塗布する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ８をパターニングする。レジスト膜ＰＲ８のパターニングは、メモリ形成領域ＭＲを覆い、かつ、主回路形成領域ＡＲのうちのゲート電極形成領域を覆うように行なわれる。そして、パターニングされたレジスト膜ＰＲ８をマスクにしたエッチングにより、ポリシリコン膜ＰＦ１を加工する。これにより、主回路形成領域ＡＲのｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）にゲート電極Ｇ１（Ｎ）を形成し、主回路形成領域ＡＲのｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）にゲート電極Ｇ１（Ｐ）を形成することができる。同様に、主回路形成領域ＡＲのｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）にゲート電極Ｇ３（Ｎ）を形成し、主回路形成領域ＡＲのｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）にゲート電極Ｇ３（Ｐ）を形成することができる。このとき、境界領域ＢＲには、ポリシリコン膜ＰＦ１の残渣である残渣部ＬＦＴ１が形成されることになる。この結果、境界領域ＢＲには、残渣部ＬＦＴ１の側壁に残渣部ＬＦＴ２を介して残渣部ＬＦＴ３が形成された構造の残渣パターンＬＦＴが残存することになる。
【０１５１】
続いて、図４２に示すように、パターニングされたレジスト膜ＰＲ８を除去した後、ＳＯＩ基板上にレジスト膜ＰＲ９を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ９をパターニングする。レジスト膜ＰＲ９のパターニングは、メモリ形成領域ＭＲと境界領域ＢＲとｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）とｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）とｐ型パワートランジスタ形成領域ＰＷＲ（Ｎ）とを覆う一方、ｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）を露出するように行なわれる。その後、パターニングされたレジスト膜ＰＲ９をマスクにしたイオン注入法により、ｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）のシリコン層ＳＩＬ内に、ゲート電極Ｇ１（Ｎ）に整合したｎ−型半導体領域ＬＮＬＤを形成する。
【０１５２】
次に、図４３に示すように、パターニングされたレジスト膜ＰＲ９を除去した後、ＳＯＩ基板上にレジスト膜ＰＲ１０を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１０をパターニングする。レジスト膜ＰＲ１０のパターニングは、メモリ形成領域ＭＲと境界領域ＢＲとｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）とｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）とｐ型パワートランジスタ形成領域ＰＷＲ（Ｎ）とを覆う一方、ｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）を露出するように行なわれる。その後、パターニングされたレジスト膜ＰＲ１０をマスクにしたイオン注入法により、ｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）のシリコン層ＳＩＬ内に、ゲート電極Ｇ１（Ｐ）に整合したｐ−型半導体領域ＬＰＬＤを形成する。
【０１５３】
続いて、パターニングされたレジスト膜ＰＲ１０を除去した後、図４４に示すように、ＳＯＩ基板上に、例えば、酸化シリコン膜を形成する。このとき、酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。具体的に、メモリ形成領域ＭＲにおいては、ゲート電極ＣＧ（積層構造体：ゲート電極ＣＧ＋ＯＮＯ膜）の両側の側壁にサイドウォールＳＷが形成される。一方、主回路形成領域ＡＲのｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）においては、ゲート電極Ｇ１（Ｎ）の両側の側壁にサイドウォールＳＷが形成され、主回路形成領域ＡＲのｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）においては、ゲート電極Ｇ１（Ｐ）の両側の側壁にサイドウォールＳＷが形成される。さらに、主回路形成領域ＡＲのｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）においては、ゲート電極Ｇ３（Ｎ）の両側の側壁にサイドウォールＳＷが形成され、主回路形成領域ＡＲのｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）においては、ゲート電極Ｇ３（Ｐ）の両側の側壁にサイドウォールＳＷが形成される。なお、境界領域ＢＲにおいても、残渣パターンＬＦＴの側壁にサイドウォールＳＷが形成されることになる。
【０１５４】
次に、図４５に示すように、ＳＯＩ基板上にレジスト膜ＰＲ１１を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１１をパターニングする。レジスト膜ＰＲ１１のパターニングは、メモリ形成領域ＭＲと境界領域ＢＲとｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）とｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）のボディコンタクト領域を除く領域とを露出するように行なわれる。また、レジスト膜ＰＲ１１のパターニングは、ｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）とｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）のボディコンタクト領域とｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）のボディコンタクト領域を除く領域とを覆うように行なわれる。
【０１５５】
その後、パターニングされたレジスト膜ＰＲ１１をマスクにしたイオン注入法により、メモリ形成領域ＭＲにサイドウォールＳＷに整合したｎ＋型半導体領域ＮＤＦを形成する。このｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＭＬＤとによってＭＯＮＯＳ型トランジスタのソース領域あるいはドレイン領域が形成される。
【０１５６】
同様のイオン注入工程によって、主回路形成領域ＡＲのｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）においても、サイドウォールＳＷに整合したｎ＋型半導体領域ＮＤＦを形成する。このｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＬＮＬＤによって、ｎ型ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。
【０１５７】
また、同様のイオン注入工程によって、主回路形成領域ＡＲのｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）においても、ｎ＋型半導体領域ＮＤＦを形成する。このｎ＋型半導体領域ＮＤＦによって、ｎ型パワートランジスタのソース領域あるいはドレイン領域が形成される。
【０１５８】
さらに、同様のイオン注入工程によって、主回路形成領域ＡＲのｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）においても、ボディコンタクト領域となるｎ＋型半導体領域ＮＤＦが形成される。
【０１５９】
このように、本実施の形態２では、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＦとｎ型ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦとｎ型パワートランジスタのｎ＋型半導体領域ＮＤＦとｐ型パワートランジスタのｎ＋型半導体領域ＮＤＦを一緒に形成する。つまり、本実施の形態２では、１枚の共用マスクによるイオン注入法により、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＦとｎ型ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦとｎ型パワートランジスタのｎ＋型半導体領域ＮＤＦとｐ型パワートランジスタのｎ＋型半導体領域ＮＤＦとを同時に形成する。この結果、本実施の形態２によれば、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＦを新たに形成するための追加マスクが不要となる。したがって、本実施の形態２によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【０１６０】
続いて、図４６に示すように、パターニングされたレジスト膜ＰＲ１１を除去した後、ＳＯＩ基板上にレジスト膜ＰＲ１２を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１２をパターニングする。レジスト膜ＰＲ１２のパターニングは、メモリ形成領域ＭＲと境界領域ＢＲとｎ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｎ）とｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）のボディコンタクト領域を除く領域とｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）のボディコンタクト領域とを覆うように行なわれる。また、レジスト膜ＰＲ１２のパターニングは、ｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）とｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）のボディコンタクト領域とｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）のボディコンタクト領域を除く領域とを露出するように行なわれる。
【０１６１】
その後、パターニングされたレジスト膜ＰＲ１２をマスクにしたイオン注入法により、主回路形成領域ＡＲのｐ型ＭＩＳＦＥＴ形成領域ＬＲ（Ｐ）において、サイドウォールＳＷに整合したｐ＋型半導体領域ＰＤＦを形成する。このｐ＋型半導体領域ＰＤＦとｎ−型半導体領域ＬＰＬＤによって、ｐ型ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。
【０１６２】
同様のイオン注入工程によって、主回路形成領域ＡＲのｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）においても、ボディコンタクト領域となるｐ＋型半導体領域ＰＤＦが形成される。
【０１６３】
さらに、同様のイオン注入工程によって、主回路形成領域ＡＲのｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）においても、ｐ＋型半導体領域ＰＤＦを形成する。このｐ＋型半導体領域ＰＤＦによって、ｐ型パワートランジスタのソース領域あるいはドレイン領域が形成される。
【０１６４】
次に、図４７に示すように、ｎ型パワートランジスタ形成領域ＰＷＲ（Ｎ）およびｐ型パワートランジスタ形成領域ＰＷＲ（Ｐ）を区画する素子分離領域ＳＴＩに、シリコン層ＳＩＬを貫通して、埋め込み絶縁層ＢＯＸに達する深溝分離領域ＤＴＩを形成する。その後の配線工程は、前記実施の形態１と同様である。
【０１６５】
以上のようにして、ＭＯＮＯＳ型トランジスタＭＣとｎ型ＭＩＳＦＥＴＱ１（Ｎ）とｐ型ＭＩＳＦＥＴＱ１（Ｐ）とｎ型パワートランジスタＱ３（Ｎ）とｐ型パワートランジスタＱ３（Ｐ）とを混載した本実施の形態２における半導体装置を製造することができる。
【０１６６】
（実施の形態３）
本実施の形態３では、電界効果トランジスタを含む主回路と、アドオン回路に含まれるＭＯＮＯＳ型トランジスタとを混載する半導体装置の製造方法として、「ＭＯＮＯＳ  ＦＩＲＳＴ」と呼ばれる製造方法を使用する例について説明する。
【０１６７】
＜半導体チップのデバイス構造＞
図４８は、本実施の形態３における半導体チップＣＨＰ３のデバイス構造例を示す断面図である。図４８には、メモリ形成領域ＭＲ、主回路形成領域ＡＲ、メモリ形成領域ＭＲと主回路形成領域ＡＲとで挟まれた境界領域ＢＲが示されている。そして、主回路形成領域ＡＲは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＲから構成されている。なお、本実施の形態３における半導体チップＣＨＰ３のデバイス構造は、前記実施の形態１における半導体チップＣＨＰ１のデバイス構造（図３参照）とほぼ同様であるため、主に相違点について説明する。
【０１６８】
本実施の形態３における半導体チップＣＨＰ３では、境界領域ＢＲに形成されている残渣パターンＬＦＴが、前記実施の形態１の残渣パターンＬＦＴと相違する。これは、前記実施の形態１では、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる半導体装置の製造方法を採用しているのに対し、本実施の形態３では、「ＭＯＮＯＳ  ＦＩＲＳＴ」と呼ばれる半導体装置の製造方法を採用していることに起因する。具体的に、前記実施の形態１では、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる製造方法を使用する結果、前記実施の形態１の残渣パターンＬＦＴは、図３に示すように、残渣部ＬＦＴ１の側壁に残渣部ＬＦＴ２を介してサイドウォール形状の残渣部ＬＦＴ３が形成されている構造をしている。一方、本実施の形態３では、「ＭＯＮＯＳ  ＦＩＲＳＴ」と呼ばれる製造方法を使用する結果、本実施の形態３の残渣パターンＬＦＴは、図４８に示すように、残渣部ＬＦＴ３の側壁に残渣部ＬＦＴ２を介してサイドウォール形状の残渣部ＬＦＴ１が形成されている構造をしている。すなわち、前記実施の形態１では、残渣部ＬＦＴ３がサイドウォール形状をしているのに対し、本実施の形態３では、残渣部ＬＦＴ１がサイドウォール形状をしている点が相違する。
【０１６９】
なお、本実施の形態３における半導体チップＣＨＰ３のその他のデバイス構造は、前記実施の形態１における半導体チップＣＨＰ１のデバイス構造と同様である。
【０１７０】
＜改善の余地＞
本実施の形態３における半導体装置の製造方法は、「ＭＯＮＯＳ  ＦＩＲＳＴ」と呼ばれる製造方法である。この「ＭＯＮＯＳ  ＦＩＲＳＴ」とは、アドオン回路の構成要素となるＭＯＮＯＳ型トランジスタのゲート電極に加工される導体膜（第２導体膜）を先に形成し、その後、主回路の構成要素となる電界効果トランジスタのゲート電極に加工される導体膜（第１導体膜）を形成する製造方法である。「ＭＯＮＯＳ  ＦＩＲＳＴ」と呼ばれる製造方法では、主回路（ベース製品）の電界効果トランジスタに対して、ＭＯＮＯＳ型トランジスタを形成する際の熱負荷の影響が及ぶことを抑制できる利点を有している。このことから、「ＭＯＮＯＳ  ＦＩＲＳＴ」と呼ばれる製造方法は、特に、主回路を構成する電界効果トランジスタに対して過剰な熱負荷が印加されることを抑制することによって、主回路の構成要素となる電界効果トランジスタの特性変動を低減する観点から有用な製造方法である。
【０１７１】
このような「ＭＯＮＯＳ  ＦＩＲＳＴ」と呼ばれる半導体装置の製造方法においても、「ＭＯＮＯＳ  ＬＡＳＴ」と呼ばれる半導体装置の製造方法と同様に、主回路が形成されているベース製品の製造プロセスの変更を最小限に留めながら、アドオン回路としてのＭＯＮＯＳ型トランジスタを混載することが望まれている。具体的には、ＭＯＮＯＳ型トランジスタを主回路の電界効果トランジスタと混載することにより、マスクの枚数が増加するため、なるべく追加するマスクの枚数を削減して、半導体装置の製造コストを削減することが望まれている。そこで、まず、「ＭＯＮＯＳ  ＦＩＲＳＴ」についての関連技術について説明し、その後、この関連技術に対する改善の余地を説明する。
【０１７２】
図４９は、関連技術において、主回路の構成要素である電界効果トランジスタと、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタとを混載する製造工程の流れを示すフローチャートである。図４９に示すフローチャートにおいて、ＭＯＮＯＳ型トランジスタを混載することによって、追加マスクが必要となる工程を破線で囲んでいる。
【０１７３】
図４９に示すように、まず、メモリ形成領域にウェルを形成する（Ｓ２００１）。このとき、主回路形成領域を覆い、かつ、メモリ形成領域を露出する追加マスクＭＳＫ１が使用される。すなわち、メモリ形成領域にＭＯＮＯＳ型トランジスタのウェルを形成するために、追加マスクＭＳＫ１が必要となる。そして、半導体基板の主面の全面にポリシリコン膜を形成し、メモリ形成領域に形成されているポリシリコン膜を残存させながら、主回路形成領域に形成されているポリシリコン膜を除去する（Ｓ２００２）。この際、メモリ形成領域を覆い、かつ、主回路形成領域を露出する追加マスクＭＳＫ２が使用される。その後、主回路形成領域にウェルを形成する（Ｓ２００３）。
【０１７４】
続いて、主回路形成領域にゲート電極を形成する（Ｓ２００４）。その後、メモリ形成領域にゲート電極を形成する（Ｓ２００５）。このときも、メモリ形成領域にＭＯＮＯＳ型トランジスタのゲート電極を形成するために、追加マスクＭＳＫ３が必要となる。
【０１７５】
次に、メモリ形成領域にｎ−型半導体領域（エクステンション領域）を形成する（Ｓ２００６）。このときも、メモリ形成領域にＭＯＮＯＳ型トランジスタのｎ−型半導体領域を形成するために、追加マスクＭＳＫ４が必要となる。続いて、主回路形成領域に電界効果トランジスタのｎ−型半導体領域を形成する（Ｓ２００７）。
【０１７６】
その後、ＭＯＮＯＳ型トランジスタのゲート電極の側壁、および、電界効果トランジスタのゲート電極の側壁に、それぞれ、サイドウォールスペーサを形成する（Ｓ２００８）そして、メモリ形成領域にｎ＋型半導体領域（拡散層）を形成する（Ｓ２００９）。このときも、メモリ形成領域にＭＯＮＯＳ型トランジスタのｎ＋型半導体領域を形成するために、追加マスクＭＳＫ５が必要となる。続いて、主回路形成領域に電界効果トランジスタのｎ＋型半導体領域を形成する（Ｓ２０１０）。
【０１７７】
その後の工程では、追加マスクを必要とする工程は存在しないため、省略する。このようにして、関連技術において、主回路の構成要素である電界効果トランジスタと、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタとを混載することができる。ここで、図４９に示すように、関連技術における半導体装置の製造工程では、ベース製品（主回路）にＭＯＮＯＳ型トランジスタ（アドオン回路）を混載することによって、５枚の追加マスクＭＳＫ１〜ＭＳＫ５が必要となる。この点に関し、ＭＯＮＯＳ型トランジスタを混載することによって追加されるマスクの枚数を削減して、半導体装置の製造コストを削減することが望まれており、関連技術で使用する追加マスクの枚数（５枚）をさらに削減することが望まれている。そこで、本実施の形態３では、ＭＯＮＯＳ型トランジスタを混載することによって追加されるマスクの枚数を関連技術よりも削減する工夫を施している。以下に、この工夫を施した本実施の形態３における技術的思想について説明する。
【０１７８】
＜実施の形態３における基本思想＞
図５０は、本実施の形態３において、主回路の構成要素である電界効果トランジスタと、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタとを混載する製造工程の流れを示すフローチャートである。図５０に示すフローチャートにおいて、ＭＯＮＯＳ型トランジスタを混載することによって、追加マスクが必要となる工程を破線で囲んでいる。
【０１７９】
図５０に示すように、メモリ形成領域にウェルを形成する（Ｓ２０１）このとき、主回路形成領域を覆い、かつ、メモリ形成領域を露出する追加マスクＭＳＫ１が使用される。すなわち、メモリ形成領域にＭＯＮＯＳ型トランジスタのウェルを形成するために、追加マスクＭＳＫ１が必要となる。そして、半導体基板の主面の全面にポリシリコン膜を形成し、メモリ形成領域に形成されているポリシリコン膜を残存させながら、主回路形成領域に形成されているポリシリコン膜を除去する（Ｓ２０２）。この際、メモリ形成領域を覆い、かつ、主回路形成領域を露出する追加マスクＭＳＫ２が使用される。その後、主回路形成領域にウェルを形成する（Ｓ２０３）。
【０１８０】
続いて、主回路形成領域にゲート電極を形成する（Ｓ２０４）。その後、メモリ形成領域にゲート電極を形成する（Ｓ２０５）。このときも、メモリ形成領域にＭＯＮＯＳ型トランジスタのゲート電極を形成するために、追加マスクＭＳＫ３が必要となる。ここで、本実施の形態３では、メモリ形成領域にＭＯＮＯＳ型トランジスタのゲート電極を形成する際の追加マスクをそのまま使用することにより、メモリ形成領域にｎ−型半導体領域を形成する（Ｓ２０６）。つまり、本実施の形態３では、ＭＯＮＯＳ型トランジスタのゲート電極を形成する際のパターニングに使用される追加マスクをそのまま使用したイオン注入法により、ＭＯＮＯＳ型トランジスタのゲート電極に整合したｎ−型半導体領域を形成する。すなわち、本実施の形態３では、ＭＯＮＯＳ型トランジスタのゲート電極を加工する際に使用されるマスクと、ＭＯＮＯＳ型トランジスタのゲート電極に整合したｎ−型半導体領域を形成するイオン注入に使用されるマスクを共用する。これにより、本実施の形態３によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる（第１のマスク削減効果）。
【０１８１】
次に、主回路形成領域に電界効果トランジスタのｎ−型半導体領域を形成する（Ｓ２０７）。その後、ＭＯＮＯＳ型トランジスタのゲート電極の側壁、および、電界効果トランジスタのゲート電極の側壁に、それぞれ、サイドウォールスペーサを形成する（Ｓ２０８）そして、メモリ形成領域にＭＯＮＯＳ型トランジスタのｎ＋型半導体領域を形成し、かつ、主回路形成領域に電界効果トランジスタのｎ＋型半導体領域を形成する（Ｓ２０９）。すなわち、本実施の形態３では、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域と電界効果トランジスタのｎ＋型半導体領域とを一緒に形成する。つまり、本実施の形態３では、１枚の共用マスクによるイオン注入法により、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域と電界効果トランジスタのｎ＋型半導体領域とを同時に形成する。
【０１８２】
この結果、本実施の形態３によれば、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域を新たに形成するための追加マスクが不要となる。したがって、本実施の形態３によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる（第２のマスク削減効果）。
【０１８３】
以上のことから、本実施の形態３によれば、上述した第１のマスク削減効果と第２のマスク削減効果により、関連技術に比べて、ＭＯＮＯＳ型トランジスタを混載することによって追加されるマスクの枚数を削減することができる。具体的に、関連技術においては、ベース製品（主回路）にＭＯＮＯＳ型トランジスタ（アドオン回路）を混載することによって、５枚の追加マスクＭＳＫ１〜ＭＳＫ５が必要となるのに対し、本実施の形態３では、３枚の追加マスクＭＳＫ１〜ＭＳＫ３で、ベース製品（主回路）にＭＯＮＯＳ型トランジスタ（アドオン回路）を混載することができる。これにより、本実施の形態３における半導体装置によれば、主回路が形成されているベース製品の製造プロセスの変更を最小限に留めながら、主回路に付加されるアドオン回路として、ＭＯＮＯＳ型トランジスタを混載することができ、これによって、半導体装置の製造コストを削減できる。
【０１８４】
＜実施の形態３における半導体装置の製造方法＞（ＭＯＮＯＳ  ＦＩＲＳＴ）
以下では、具体的に、本実施の形態３における半導体装置の製造方法について、図面を参照しながら説明する。本実施の形態３における半導体装置の製造方法は、「ＭＯＮＯＳ  ＦＩＲＳＴ」と呼ばれる製造方法である。
【０１８５】
まず、図５１に示すように、ボロン（ホウ素）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。その後、半導体基板１Ｓにリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、半導体基板１Ｓ内にｎ型半導体領域からなるウェル分離層ＮＩＳＯを形成する。
【０１８６】
次に、半導体基板１Ｓ上にレジスト膜ＰＲ１３を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１３をパターニングする。レジスト膜ＰＲ１３のパターニングは、メモリ形成領域ＭＲを露出し、かつ、主回路形成領域ＡＲを覆うように行なわれる。その後、パターニングされたレジスト膜ＰＲ１３をマスクにしたイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内にｐ型ウェルＭＰＷを形成する。さらに、メモリ形成領域ＭＲにおいては、ＭＯＮＯＳ型トランジスタのしきい値電圧を調整するために、イオン注入法により、ｐ型ウェルＭＰＷ内のチャネル領域に導電型不純物を導入する。
【０１８７】
続いて、図５２に示すように、パターニングされたレジスト膜ＰＲ１３を除去した後、半導体基板１Ｓ上に絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上に電荷蓄積膜ＥＣを形成する。そして、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２を形成し、この絶縁膜ＩＦ２上にポリシリコン膜ＰＦ２を形成する。例えば、絶縁膜ＩＦ１は酸化シリコン膜から形成されており、緻密で良質な膜質の酸化シリコン膜を形成することができるＩＳＳＧ酸化法を使用することができる。この絶縁膜ＩＦ１の膜厚は、４ｎｍ程度である。また、電荷蓄積膜ＥＣは、窒化シリコン膜から形成されており、例えば、ＣＶＤ法を使用して形成することができる。この電荷蓄積膜ＥＣの膜厚は、１０ｎｍ程度である。さらに、絶縁膜ＩＦ２は、酸化シリコン膜から形成されており、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるＨＴＯ（High Temperature Oxide）法を使用することができる。この絶縁膜ＩＦ２の膜厚は、５ｎｍ程度である。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。以上のようにして、緻密で絶縁耐性に優れた良質な膜質の積層絶縁膜（ＯＮＯ膜）を形成することができる。
【０１８８】
次に、図５３に示すように、ポリシリコン膜ＰＦ２上にレジスト膜ＰＲ１４を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１４をパターニングする。レジスト膜ＰＲ１４のパターニングは、メモリ形成領域ＭＲ全体を覆い、かつ、主回路形成領域ＡＲを露出するように行なわれる。その後、パターニングされたレジスト膜ＰＲ１４をマスクにしたエッチング技術により、主回路形成領域ＡＲに形成されているポリシリコン膜ＰＦ２と積層絶縁膜（ＯＮＯ膜）を除去する。
【０１８９】
ここでの工程においては、メモリ形成領域ＭＲ全体にポリシリコン膜ＰＦ２と積層絶縁膜が残存しており、メモリ形成領域ＭＲにＭＯＮＯＳ型トランジスタのゲート電極を形成する加工は行なわない。なぜなら、この工程で、メモリ形成領域ＭＲにＭＯＮＯＳ型トランジスタのゲート電極を形成すると、この後の工程で主回路形成領域ＡＲにゲート絶縁膜を形成する工程が存在するため、ＭＯＮＯＳ型トランジスタにバーズビークが発生してしまうからである。そこで、本実施の形態３では、ＭＯＮＯＳ型トランジスタにバーズビークが発生することを防止するため、ここでの工程では、メモリ形成領域ＭＲ全体にポリシリコン膜ＰＦ２と積層絶縁膜とを残存させている。
【０１９０】
続いて、図５４に示すように、パターニングされたレジスト膜ＰＲ１４を除去した後、ポリシリコン膜ＰＦ２上および半導体基板１Ｓ上にレジスト膜ＰＲ１５を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１５をパターニングする。レジスト膜ＰＲ１５のパターニングは、メモリ形成領域ＭＲおよび低耐圧ＭＩＳＦＥＴ形成領域ＬＲを覆い、かつ、高耐圧ＭＩＳＦＥＴ形成領域ＨＲを露出するように行なわれる。次に、パターニングされたレジスト膜ＰＲ１５をマスクにしたイオン注入法により、高耐圧ＭＩＳＦＥＴ形成領域ＨＲの半導体基板１Ｓ内にｐ型ウェルＨＰＷを形成する。その後、詳細は省略するが、図５５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲの半導体基板１Ｓ内にｐ型ウェルＰＷを形成し、境界領域ＢＲに形成されている素子分離領域ＳＴＩの下層に分離層ＨＮＷを形成する。
【０１９１】
次に、図５６に示すように、半導体基板１Ｓの表面を希フッ酸等で洗浄した後、半導体基板１Ｓの低耐圧ＭＩＳＦＥＴ形成領域ＬＲ上にゲート絶縁膜ＧＯＸ１を形成し、半導体基板１Ｓの高耐圧ＭＩＳＦＥＴ形成領域ＨＲ上にゲート絶縁膜ＧＯＸ２を形成する。このとき、ゲート絶縁膜ＧＯＸ１およびゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート絶縁膜ＧＯＸ１の膜厚は、ゲート絶縁膜ＧＯＸ２の膜厚よりも薄く形成される。なお、この工程において、メモリ形成領域ＭＲでは、ポリシリコン膜ＰＦ２上にゲート絶縁膜ＧＯＸ２が形成されることになる。そして、ゲート絶縁膜ＧＯＸ１上およびゲート絶縁膜ＧＯＸ２上にポリシリコン膜ＰＦ１を形成する。
【０１９２】
続いて、図５７に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＰＲ１６を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１６をパターニングする。レジスト膜ＰＲ１６のパターニングは、主回路形成領域ＡＲのゲート電極形成領域を覆い、かつ、メモリ形成領域ＭＲを露出するように行なわれる。そして、パターニングされたレジスト膜ＰＲ１６をマスクとしたエッチング技術を使用して、ポリシリコン膜ＰＦ１をパターニングすることにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲにゲート電極Ｇ１を形成し、高耐圧ＭＩＳＦＥＴ形成領域ＨＲにゲート電極Ｇ２を形成する。このとき、図５７に示すように、境界領域ＢＲにおいては、ポリシリコン膜ＰＦ２の側壁に、残渣部ＬＦＴ２およびサイドウォール形状の残渣部ＬＦＴ１が形成される。
【０１９３】
次に、図５８に示すように、パターニングされたレジスト膜ＰＲ１６を除去した後、メモリ形成領域ＭＲから主回路形成領域ＡＲにわたってレジスト膜ＰＲ１７を塗布する。具体的には、主回路形成領域ＡＲに形成されているゲート電極Ｇ１およびゲート電極Ｇ２を覆い、かつ、メモリ形成領域ＭＲに形成されているポリシリコン膜ＰＦ２上にわたってレジスト膜ＰＲ１７を塗布する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１７をパターニングする。レジスト膜ＰＲ１７のパターニングは、主回路形成領域ＡＲを覆い、かつ、メモリ形成領域ＭＲのうちのゲート電極形成領域を覆うように行なわれる。そして、パターニングされたレジスト膜ＰＲ１７をマスクにしたエッチングにより、ポリシリコン膜ＰＦ２を加工して、メモリ形成領域ＭＲにゲート電極ＣＧを形成する。その後、例えば、ドライエッチング技術を使用することにより、露出する絶縁膜ＩＦ２と電荷蓄積膜ＥＣと絶縁膜ＩＦ１とを除去する。
【０１９４】
なお、境界領域ＢＲには、残渣部ＬＦＴ３の側壁に残渣部ＬＦＴ２を介して残渣部ＬＦＴ１が形成された構造の残渣パターンＬＦＴが残存する。
【０１９５】
引き続き、図５９に示すように、パターニングされたレジスト膜ＰＲ１７からなるマスクをそのまま使用したイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内に、ゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成する。つまり、本実施の形態３では、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧを加工する際に使用されるマスクと、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成するイオン注入に使用されるマスクを共用する。これにより、本実施の形態３によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【０１９６】
続いて、図６０に示すように、パターニングされたレジスト膜ＰＲ１７を除去した後、半導体基板１Ｓの主面の全面に酸化シリコン膜ＯＸ２を形成し、この酸化シリコン膜ＯＸ２上にレジスト膜ＰＲ１８を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１８をパターニングする。レジスト膜ＰＲ１８のパターニングは、メモリ形成領域ＭＲと境界領域ＢＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＲとを覆う一方、高耐圧ＭＩＳＦＥＴ形成領域ＨＲを露出するように行なわれる。その後、パターニングされたレジスト膜ＰＲ１８をマスクにしたイオン注入法により、高耐圧ＭＩＳＦＥＴ形成領域ＨＲの半導体基板１Ｓ内に、ゲート電極Ｇ２に整合したｎ−型半導体領域ＨＮＬＤを形成する。
【０１９７】
次に、図６１に示すように、パターニングされたレジスト膜ＰＲ１８を除去した後、半導体基板１Ｓ上にレジスト膜ＰＲ１９を塗布する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１９をパターニングする。レジスト膜ＰＲ１９のパターニングは、メモリ形成領域ＭＲと境界領域ＢＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＲとを覆う一方、低耐圧ＭＩＳＦＥＴ形成領域ＬＲを露出するように行なわれる。その後、パターニングされたレジスト膜ＰＲ１９をマスクにしたイオン注入法により、低耐圧ＭＩＳＦＥＴ形成領域ＬＲの半導体基板１Ｓ内に、ゲート電極Ｇ１に整合したｎ−型半導体領域ＬＮＬＤを形成する。
【０１９８】
続いて、パターニングされたレジスト膜ＰＲ１９を除去した後、図６２に示すように、半導体基板１Ｓ上に酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層膜を形成する。このとき、酸化シリコン膜や窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、積層膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。具体的に、メモリ形成領域ＭＲにおいては、ゲート電極ＣＧ（積層構造体：ゲート電極ＣＧ＋ＯＮＯ膜）の両側の側壁にサイドウォールＳＷが形成される。一方、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲにおいては、ゲート電極Ｇ１の両側の側壁にサイドウォールＳＷが形成され、主回路形成領域ＡＲの高耐圧ＭＩＳＦＥＴ形成領域ＨＲにおいては、ゲート電極Ｇ２の両側の側壁にサイドウォールＳＷが形成される。なお、境界領域ＢＲにおいても、残渣パターンＬＦＴの側壁にサイドウォールＳＷが形成されることになる。
【０１９９】
次に、図６３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリ形成領域ＭＲにサイドウォールＳＷに整合したｎ＋型半導体領域ＮＤＦを形成する。ｎ＋型半導体領域ＮＤＦは、リンや砒素などのｎ型不純物を導入した半導体領域である。このｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＭＬＤとによってＭＯＮＯＳ型トランジスタのソース領域あるいはドレイン領域が形成される。このように、ＭＯＮＯＳ型トランジスタのソース領域とドレイン領域のそれぞれをｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＭＬＤから形成することにより、ＭＯＮＯＳ型トランジスタのソース領域およびドレイン領域をＬＤＤ構造とすることができる。
【０２００】
同様のイオン注入工程によって、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲにおいても、サイドウォールＳＷに整合したｎ＋型半導体領域ＮＤＦを形成する。このｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＬＮＬＤによって、低耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このように、低耐圧ＭＩＳＦＥＴにおいても、ソース領域とドレイン領域をｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＬＮＬＤから形成することにより、低耐圧ＭＩＳＦＥＴのソース領域およびドレイン領域をＬＤＤ構造とすることができる。
【０２０１】
また、同様のイオン注入工程によって、主回路形成領域ＡＲの高耐圧ＭＩＳＦＥＴ形成領域ＨＲにおいても、サイドウォールＳＷに整合したｎ＋型半導体領域ＮＤＦを形成する。このｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＨＮＬＤによって、高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このように、高耐圧ＭＩＳＦＥＴにおいても、ソース領域とドレイン領域をｎ＋型半導体領域ＮＤＦとｎ−型半導体領域ＨＮＬＤから形成することにより、高耐圧ＭＩＳＦＥＴのソース領域およびドレイン領域をＬＤＤ構造とすることができる。
【０２０２】
このように、本実施の形態３では、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＦと低耐圧ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦと高耐圧ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦとを一緒に形成する。つまり、本実施の形態３では、１枚の共用マスクによるイオン注入法により、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＦと低耐圧ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦと高耐圧ＭＩＳＦＥＴのｎ＋型半導体領域ＮＤＦとを同時に形成する。この結果、本実施の形態３によれば、ＭＯＮＯＳ型トランジスタのｎ＋型半導体領域ＮＤＦを新たに形成するための追加マスクが不要となる。したがって、本実施の形態３によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【０２０３】
その後の工程は、前記実施の形態１と同様であるため、説明を省略する。以上のようにして、本実施の形態３における半導体装置を製造することができる。
【０２０４】
＜変形例＞
次に、変形例について説明する。本変形例における半導体装置の製造方法は、実施の形態３における半導体装置とほぼ同様であるため、相違点を中心に説明する。
【０２０５】
実施の形態３と同様に、図５１〜図５７に示す工程を実施する。続いて、図６４に示すように、パターニングされたレジスト膜ＰＲ１６を除去した後、メモリ形成領域ＭＲから主回路形成領域ＡＲにわたってレジスト膜ＰＲ１７を塗布する。具体的には、主回路形成領域ＡＲに形成されているゲート電極Ｇ１およびゲート電極Ｇ２を覆い、かつ、メモリ形成領域ＭＲに形成されているポリシリコン膜ＰＦ２上にわたってレジスト膜ＰＲ１７を塗布する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１７をパターニングする。レジスト膜ＰＲ１７のパターニングは、主回路形成領域ＡＲを覆い、かつ、メモリ形成領域ＭＲのうちのゲート電極形成領域を覆うように行なわれる。そして、パターニングされたれレジスト膜ＰＲ１７をマスクにしたエッチングにより、ポリシリコン膜ＰＦ２を加工して、メモリ形成領域ＭＲにゲート電極ＣＧを形成する。
【０２０６】
次に、図６５に示すように、パターニングされたレジスト膜ＰＲ１７をそのままマスクに使用したイオン注入法により、メモリ形成領域ＭＲの半導体基板１Ｓ内に、ゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成する。つまり、本変形例においても、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧを加工する際に使用されるマスクと、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧに整合したｎ−型半導体領域ＭＬＤを形成するイオン注入に使用されるマスクを共用する。これにより、本変形例においても、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【０２０７】
ここで、本変形例では、図６５に示すように、絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２とからなる積層絶縁膜であって、ゲート電極ＣＧから露出する積層絶縁膜を介して、半導体基板１Ｓ内にｎ−型半導体領域ＭＬＤを形成する。つまり、本変形例の特徴点は、ゲート電極ＣＧから露出する積層絶縁膜を残存させた状態でのイオン注入法により、ｎ−型半導体領域ＭＬＤを形成する点にある。
【０２０８】
その後、図６６に示すように、例えば、ドライエッチング技術を使用することにより、露出する絶縁膜ＩＦ２と電荷蓄積膜ＥＣと絶縁膜ＩＦ１とを除去する。その後の工程は、実施の形態３と同様である。
【０２０９】
以上のように、本変形例における半導体装置の製造方法によれば、図６５に示すように、積層絶縁膜（絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２）を介して、ｎ−型半導体領域ＭＬＤを形成しているため、イオン注入の際に生じるダメージから半導体基板１Ｓの表面を保護することができる。つまり、本変形例によれば、積層絶縁膜が介在することによって、イオン注入の際に生じるダメージを低減することができるとともに、イオン注入による半導体基板１Ｓの表面の汚染も抑制することができる。
【０２１０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２１１】
前記実施の形態は、以下の形態を含む。
【０２１２】
（付記１）（ＭＯＮＯＳ  ＦＩＲＳＴ）
半導体基板の第１領域に形成された不揮発性メモリセル、
前記半導体基板の第２領域に形成された電界効果トランジスタ、
を備え、
前記不揮発性メモリセルは、
前記半導体基板内に形成されたウェル、
前記ウェル内に形成されたソース領域、
前記ソース領域と離間して前記ウェル内に形成されたドレイン領域、
前記ソース領域と前記ドレイン領域で挟まれたチャネル領域、
前記チャネル領域上に形成された第１絶縁膜、
前記第１絶縁膜上に形成された電荷蓄積膜、
前記電荷蓄積膜上に形成された第２絶縁膜、
前記第２絶縁膜上に形成された第１ゲート電極、
を有し、
前記ソース領域および前記ドレイン領域のそれぞれは、
第１不純物濃度の第１半導体領域、
前記第１不純物濃度よりも高濃度の第２半導体領域、
を含む、半導体装置の製造方法であって、
（ａ）前記第１領域を露出し、かつ、前記第２領域を覆う第１マスクを使用したイオン注入法により、前記第１領域に前記ウェルを形成する工程、
（ｂ）前記（ａ）工程後、前記半導体基板上に前記第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に前記電荷蓄積膜を形成する工程、
（ｄ）前記電荷蓄積膜上に前記第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜上に第２導体膜を形成する工程、
（ｆ）前記第１領域を覆い、かつ、前記第２領域を露出する第２マスクを使用して、前記第２導体膜をパターニングすることにより、前記第２領域に形成されている前記第２導体膜を除去する工程、
（ｇ）前記（ｆ）工程後、前記第２導体膜上および前記半導体基板上に絶縁膜を形成する工程、
（ｈ）前記絶縁膜上に第１導体膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第２領域の第２ゲート電極形成領域を覆い、かつ、前記第１領域を露出する第３マスクを使用して、前記第１導体膜をパターニングすることにより、前記第２領域に前記電界効果トランジスタの第２ゲート電極を形成する工程、
（ｊ）前記（ｉ）工程後、前記第１領域の第１ゲート電極形成領域を覆い、かつ、前記第２領域を覆う第４マスクを使用して、前記第２導体膜をパターニングすることにより、前記第１領域に前記第１ゲート電極を形成する工程、
（ｋ）前記（ｊ）工程後、前記第４マスクを使用したイオン注入法により、前記半導体基板内に前記第１半導体領域を形成する工程、
を備える、半導体装置の製造方法。
【０２１３】
（付記２）（ＯＮＯ膜除去）
付記１に記載の半導体装置の製造方法において、
前記（ｊ）工程と前記（ｋ）工程との間に、
（ｌ）前記第１ゲート電極から露出する前記第２絶縁膜を除去する工程、
（ｍ）前記（ｌ）工程後、前記第１ゲート電極から露出する前記電荷蓄積膜を除去する工程、
（ｎ）前記（ｍ）工程後、前記第１ゲート電極から露出する前記第１絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
【０２１４】
（付記３）（ＯＮＯ膜残存）
付記１に記載の半導体装置の製造方法において、
前記（ｋ）工程は、前記第１絶縁膜と前記電荷蓄積膜と前記第２絶縁膜とからなる積層絶縁膜であって、前記第１ゲート電極から露出する前記積層絶縁膜を介して、前記半導体基板内に前記第１半導体領域を形成する、半導体装置の製造方法。
【０２１５】
（付記４）（境界領域）
付記１に記載の半導体装置の製造方法において、
前記第１領域と前記第２領域との間に境界領域が存在する、半導体装置の製造方法。
【０２１６】
（付記５）（残渣パターン）
付記４に記載の半導体装置の製造方法において、
前記（ｋ）工程後において、
前記境界領域に残渣パターンが形成されている、半導体装置の製造方法。
【符号の説明】
【０２１７】
ＣＧ  ゲート電極
ＥＣ  電荷蓄積膜
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＩＦ１  絶縁膜
ＩＦ２  絶縁膜
ＭＣ  ＭＯＮＯＳ型トランジスタ
ＭＬＤ  ｎ−型半導体領域
ＭＰＷ  ｐ型ウェル
ＮＤＦ  ｎ＋型半導体領域
Ｑ１  低耐圧ＭＩＳＦＥＴ
Ｑ２  高耐圧ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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