(57)【特許請求の範囲】
【請求項１】
第１端子および第２端子を有する導電層と、
前記第１端子と前記第２端子との間の前記導電層に互いに離間して配置された複数の磁気抵抗素子であって、各磁気抵抗素子は、参照層と、前記参照層と前記導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する複数の磁気抵抗素子と、
前記複数の磁気抵抗素子の前記参照層に第１電位を印加するとともに前記第１端子および第２端子間に第１書き込み電流を流し、前記複数の磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第２電位を印加するとともに前記第１端子および第２端子間に前記第１書き込み電流に対して逆向きの第２書き込み電流を流す回路と、
を備えた磁気メモリ。
【請求項２】
第１端子および第２端子を有する導電層と、
前記第１端子と前記第２端子との間の前記導電層に互いに離間して配置された複数の磁気抵抗素子であって、各磁気抵抗素子は、参照層と、前記参照層と前記導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する複数の磁気抵抗素子と、
前記複数の磁気抵抗素子のうちの第１群の磁気抵抗素子の前記参照層に第１電位を印加しかつ前記複数の磁気抵抗素子のうちの前記第１群と異なる第２群の磁気抵抗素子の前記参照層に前記第１電位と異なる第２電位を印加するとともに前記第１端子および第２端子間に第１書き込み電流を流し、前記第１群の磁気抵抗素子の前記参照層に前記第２電位を印加しかつ前記第２群の磁気抵抗素子の前記参照層に前記第１電位を印加するとともに前記第１端子および第２端子間に前記第１書き込み電流に対して逆向きの第２書き込み電流を流す回路と、
を備えた磁気メモリ。
【請求項３】
前記複数の磁気抵抗素子に対応して設けられた複数の第１トランジスタであって、各トランジスタは、第３および第４端子と、第１制御端子とを有し、前記第３端子が対応する磁気抵抗素子の前記参照層に電気的に接続される複数の第１トランジスタと、
第５および第６端子と、第２制御端子とを有し、前記第５端子が前記第１端子に電気的に接続される第２トランジスタと、
を更に備えた請求項１または２記載の磁気メモリ。
【請求項４】
前記複数の第１トランジスタは、前記第１制御端子が互いに異なる複数の第１配線に接続され、前記第４端子が一つの第２配線に接続される請求項３記載の磁気メモリ。
【請求項５】
第７および第８端子と、第３制御端子とを有し、前記第７端子が前記第２端子に電気的に接続される第３トランジスタを更に備えた請求項３記載の磁気メモリ。
【請求項６】
前記複数の第１トランジスタは、前記第１制御端子が互いに異なる複数の第１配線に接続され、前記第４端子が一つの第２配線に接続され、
前記第２制御端子と前記第３制御端子が１つの第３配線に接続される請求項５記載の磁気メモリ。
【請求項７】
前記複数の磁気抵抗素子に対応して設けられた複数のダイオードであって、各ダイオードは、カソードよびアノードの一方が対応する磁気抵抗素子の前記参照層に電気的に接続される複数のダイオードと、
第３および第４端子と、第１制御端子とを有し、前記第３端子が前記第１端子に電気的に接続される第１トランジスタと、
を更に備えた請求項１または２記載の磁気メモリ。
【請求項８】
第５および第６端子と、第２制御端子とを有し、前記第５端子が前記第２端子に電気的に接続される第２トランジスタを更に備えた請求項７記載の磁気メモリ。
【請求項９】
前記第１制御端子と前記第２制御端子が１つの第１配線に接続された請求項８記載の磁気メモリ。
【請求項１０】
前記磁気抵抗素子は、前記非磁性層が絶縁層である請求項１乃至９のいずれかに記載の磁気メモリ。
【請求項１１】
第１端子および第２端子を有する第１導電層と、
前記第１端子と前記第２端子との間の前記第１導電層に互いに離間して配置された第１および第２磁気抵抗素子であって、前記第１および第２磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第１導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第１および第２磁気抵抗素子と、
前記第１および第２磁気抵抗素子の前記参照層に第１電位を印加するとともに前記第１端子および第２端子間に第１書き込み電流を流し、前記第１および第２磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第２電位を印加するとともに前記第１端子および第２端子間に前記第１書き込み電流に対して逆向きの第２書き込み電流を流す回路と、
を備えた磁気メモリ。
【請求項１２】
前記第１端子と前記第２端子との間の前記第１導電層に配置された第３端子であって、前記第１端子と前記第３端子との間の領域に前記第１および第２磁気抵抗素子が位置する、第３端子と、
前記第３端子と前記第２端子との間の前記第１導電層の領域に互いに離間して配置された第３および第４磁気抵抗素子であって、前記第３および第４磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第１導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第３および第４磁気抵抗素子と、
を更に備え、
前記回路は、
前記第１および第２磁気抵抗素子のうちの少なくとも１つに書き込みを行う場合に、前記第１および第２磁気抵抗素子の前記参照層に前記第１電位を印加するとともに前記第１端子および第３端子間に前記第１書き込み電流を流し、前記第１および第２磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に前記第２電位を印加するとともに前記第１端子および第３端子間に前記第２書き込み電流を流し、
前記第３および第４磁気抵抗素子のうちの少なくとも１つに書き込みを行う場合に、前記第３および第４磁気抵抗素子の前記参照層に第３電位を印加するとともに前記第２端子および第３端子間に第３書き込み電流を流し、前記第３および第４磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第４電位を印加するとともに前記第２端子および第３端子間に前記第３書き込み電流に対して逆向きの第４書き込み電流を流す請求項１１記載の磁気メモリ。
【請求項１３】
第１端子および第２端子を有する第１導電層と、
前記第１端子と前記第２端子との間の前記第１導電層に互いに離間して配置された第１および第２磁気抵抗素子であって、前記第１および第２磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第１導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第１および第２磁気抵抗素子と、
前記第１磁気抵抗素子の前記参照層に第１電位を印加しかつ前記第２磁気抵抗素子の前記参照層に前記第１電位と異なる第２電位を印加するとともに前記第１端子および第２端子間に第１書き込み電流を流し、前記第１磁気抵抗素子の前記参照層に前記第２電位を印加しかつ前記第２磁気抵抗素子の前記参照層に前記第１電位を印加するとともに前記第１端子および第２端子間に前記第１書き込み電流に対して逆向きの第２書き込み電流を流す回路と、
を備えた磁気メモリ。
【請求項１４】
前記第１端子と前記第２端子との間の前記第１導電層に配置された第３端子であって、前記第１端子と前記第３端子との間の領域に前記第１および第２磁気抵抗素子が位置する、第３端子と、
前記第３端子と前記第２端子との間の前記第１導電層の領域に互いに離間して配置された第３および第４磁気抵抗素子であって、前記第３および第４磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第１導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第３および第４磁気抵抗素子と、
を更に備え、
前記回路は、
前記第１および第２磁気抵抗素子のうちの１つに書き込みを行う場合は、前記第１磁気抵抗素子の前記参照層に前記第１電位を印加しかつ前記第２磁気抵抗素子の前記参照層に前記第２電位を印加するとともに前記第１端子および第３端子間に前記第１書き込み電流を流し、前記第１磁気抵抗素子の前記参照層に前記第２電位を印加しかつ前記第２磁気抵抗素子の前記参照層に前記第１電位を印加するとともに前記第１端子および第３端子間に前記第２書き込み電流を流し、
前記第３および第４磁気抵抗素子のうちの１つに書き込みを行う場合は、前記第３磁気抵抗素子の前記参照層に第３電位を印加しかつ前記第４磁気抵抗素子の前記参照層に前記第３電位と異なる第４電位を印加するとともに前記第２端子および第３端子間に第３書き込み電流を流し、前記第３磁気抵抗素子の前記参照層に前記第４電位を印加しかつ前記第４磁気抵抗素子の前記参照層に前記第３電位を印加するとともに前記第２端子および第３端子間に前記第３書き込み電流に対して逆向きの第４書き込み電流を流す請求項１３記載の磁気メモリ。
【請求項１５】
第２導電層を更に備え、
前記第１導電層は、第１乃至第３部分を有し、前記第１部分は前記第２部分と前記第３部分との間に位置し、
前記第２部分と前記第１磁気抵抗素子の前記非磁性層との間に前記第１磁気抵抗素子の前記記憶層が位置し、前記第３部分と前記第２磁気抵抗素子の前記非磁性層との間に前記第２磁気抵抗素子の前記記憶層が位置し、
前記第１部分に前記第２導電層が配置された請求項１１または１３記載の磁気メモリ。
【請求項１６】
前記第１および第２磁気抵抗素子のそれぞれの側部に配置された軟磁性層を更に備えた請求項１１乃至１５のいずれかに記載の磁気メモリ。
【請求項１７】
前記回路は、複数の書き込みパルスを用いて書き込みを行う請求項１乃至１６のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
既存のメモリとしては、揮発性の（ＳＲＡＭ(Static Random Access Memory)，ＤＲＡＭ(Dynamic Random Access Memory)）ワーキングメモリと、不揮発性の（ＮＡＮＤフラッシュメモリ、ＨＤＤ(Hard Disk Drive)）ストレージとに分類される。しかし、これらの揮発性メモリにおいては、ＳＲＡＭではリーク電流、ＤＲＡＭではリフレッシュ電流により消費エネルギーが大きい。
【０００３】
この問題を解決しようと、さまざまな不揮発性メモリがＳＲＡＭ、ＤＲＡＭにかわるワーキングメモリメモリとして検討されている。
【０００４】
しかし、ワーキングメモリは動作（Active）時の頻度が待機（Standby）時の頻度に比べて多い。このため、動作時に大きな書き込み電荷（Ｑｗ）を必要となり、書き込みエネルギーが増大する。その結果、待機時にその不揮発性によりセーブしたエネルギーを動作時に使い果たし、トータルでは消費エネルギーを低減することが困難となっている。これは、不揮発性メモリの歴史的ジレンマと呼ばれており、現在まで製品としては未解決の課題となっている。
【０００５】
漸く最近になり、実験室レベルのベストデータを用いたシミュレーションでＳＴＴ（Spin Transfer Torque）−ＭＲＡＭ(Magnetic Random Access Memory)により、動作頻度の比較的少ない最下層のキャッシュメモリ（ＬＬＣ（Last Level Cache））にＳＴＴ−ＭＲＡＭを用いた場合に、消費エネルギーを低減できつつある状況になっている。
【０００６】
ＬＬＣより上層のキャッシュメモリにＳＴＴ−ＭＲＡＭを用いた場合は、動作頻度が格段に増えるため、膨大なエネルギーを消費するのが実情であり、到底前述した消費エネルギーの低減は解決することができない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−４５１９６号公報
【非特許文献】
【０００８】
【非特許文献１】Digest of 2015 Symposium on VLSI Technology
【非特許文献２】H. Yoda, et al., IEDM Tech. Dig., 2012 pp. 259.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本実施形態は、消費エネルギーの低減を実現することのできる磁気メモリを提供する。
【課題を解決するための手段】
【００１０】
本実施形態による磁気メモリは、第１端子および第２端子を有する導電層と、前記第１端子と前記第２端子との間の前記導電層に互いに離間して配置された複数の磁気抵抗素子であって、各磁気抵抗素子は、参照層と、前記参照層と前記導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する複数の磁気抵抗素子と、前記複数の磁気抵抗素子の前記参照層に第１電位を印加するとともに前記第１端子および第２端子間に第１書き込み電流を流し、前記複数の磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第２電位を印加するとともに前記第１端子および第２端子間に前記第１書き込み電流に対して逆向きの第２書き込み電流を流す回路と、を備えている。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態による磁気メモリのメモリセルを示す斜視図。
【図２】第１実施形態の磁気メモリのメモリセルにおける書き込み方法を説明する図。
【図３】第１実施形態の磁気メモリのメモリセルにおける書き込み方法を説明する図。
【図４】第１実施形態による磁気メモリを示す回路図。
【図５】第１実施形態による磁気メモリの等価回路の一例を示す図。
【図６】第２実施形態による磁気メモリを示す回路図。
【図７】第３実施形態による磁気メモリを示す回路図。
【図８】第４実施形態による磁気メモリを示す回路図。
【図９】第５実施形態による磁気メモリを示す回路図。
【図１０】第６実施形態による磁気メモリの書き込み方法を示す図。
【図１１】ＭＴＪ素子の参照層に印加する電圧とＭＴＪ素子の閾値電流との関係を示すシミュレーションにより求めた結果を示す図。
【図１２Ａ】ＭＴＪ素子の参照層に正の電圧を印加した場合の抵抗の電流に対するヒステリシス特性を示す図。
【図１２Ｂ】ＭＴＪ素子の参照層に電圧を印加しない場合の抵抗の電流に対するヒステリシス特性を示す図。
【図１２Ｃ】ＭＴＪ素子の参照層に負の電圧を印加した場合の抵抗の電流に対するヒステリシス特性を示す図。
【図１３】ＭＴＪ素子に印加した電圧と、導電層に流し磁化反転が観測された電流値との関係を実験により求めた結果を示す図。
【図１４Ａ】第１実施形態の第１変形例による磁気メモリを示す断面図。
【図１４Ｂ】第１実施形態の第１変形例による磁気メモリを示す平面図。
【図１４Ｃ】第１実施形態の第１変形例による磁気メモリを示す断面図。
【図１５Ａ】第１実施形態の第２変形例による磁気メモリを示す断面図。
【図１５Ｂ】第１実施形態の第２変形例による磁気メモリを示す断面図。
【図１６】記憶層とトンネル障壁の界面で発生する界面磁気異方性（Ｋｓ）と反転電流値Ｉｃ０との関係を示す図。
【図１７】第１実施例による磁気メモリを示す断面図。
【図１８】第１実施例の磁気メモリの製造方法を示す断面図。
【図１９】第１実施例の磁気メモリの製造方法を示す断面図。
【図２０】第１実施例の磁気メモリの製造方法を示す断面図。
【図２１】第１実施例の磁気メモリの製造方法を示す断面図。
【図２２】第１実施例の磁気メモリを示す断面図。
【図２３】第２実施例の磁気メモリを示す断面図。
【図２４】第３実施例の磁気メモリを示す断面図。
【図２５】第４実施例の磁気メモリを示す断面図。
【図２６】第４実施例の磁気メモリのメモリ素子を示す平面図。
【図２７】第４実施例の磁気メモリの製造方法を示す断面図。
【図２８】第４実施例の磁気メモリの製造方法を示す断面図。
【図２９】第４実施例の磁気メモリの製造方法を示す断面図。
【図３０】第４実施例の磁気メモリの製造方法を示す断面図。
【図３１Ａ】第５実施例の磁気メモリを示す平面図。
【図３１Ｂ】第５実施例の磁気メモリのメモリ素子を示す平面図。
【図３２】第６実施例の磁気メモリを示す断面図。
【図３３】第６実施例の磁気メモリを示す断面図。
【図３４】第６実施例の磁気メモリを示す断面図。
【図３５】第７実施例の磁気メモリを示す断面図。
【図３６】第７実施例の磁気メモリを示す平面図。
【図３７】第８実施例の磁気メモリを示す断面図。
【図３８】第７実施形態の磁気メモリを示す回路図。
【発明を実施するための形態】
【００１２】
以下に図面を参照して実施形態について説明する。
【００１３】
（第１実施形態）
第１実施形態による磁気メモリを図１乃至図３を参照して説明する。この実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルの構成を図１に示す。このメモリセル１０は、導電層１２と、この導電層１２の一方の面上に離間して設けられた複数（例えば８個）の磁気抵抗素子２０１〜２０８と、各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）に対応して設けられたトランジスタ２５ｉと、導電層１０に電流を流すトランジスタ３１，３２と、制御回路１１０、１２０と、を備えている。
【００１４】
導電層１２は、例えばＴａ、Ｗ、またはＰｔ等の金属が用いられる。導電層１２中に書き込み電流Ｉｗが流れる。導電層１２中を流れる電流の向きは制御回路１１０によって制御される。このとき、導電層１２内には、例えばアップスピンを有する電子１３ａとダウンスピンを有する電子１３ｂが流れる。電子１３ａ、１３ｂのスピンの向きを矢印で示す。
【００１５】
各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、導電層１２上に設けられた記憶層２１と、記憶層１２上に設けられた非磁性層２２と、非磁性層２２上に設けられた参照層２３と、を有する積層構造を備えている。各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、非磁性層２２が絶縁層であるＭＴＪ（Magnetic Tunnel Junction）素子であってもよいし、非磁性層２２が非磁性金属層であるＧＭＲ(Giant Magneto-Resistive)素子であってもよい。磁気抵抗素子がＭＴＪ素子でかつ記憶層２１および参照層２３の磁化方向がそれぞれ膜面に平行である、すなわち、磁化方向が上記積層構造の積層方向に垂直な方向である面内磁化方式のＭＴＪ素子である場合は、記憶層２１として例えばＣｏＦｅＢ層が用いられ、非磁性層２２として例えばＭｇＯ層が用いられる。参照層として例えば、ＣｏＦｅＢ層と、このＣｏＦｅＢ層上に設けられたＲｕ層と、Ｒｕ層上に設けられたＣｏＦｅ層とを有し、ＣｏＦｅＢ層とＣｏＦｅ層とがＲｕ層を介して反強磁性結合するシンセティク反強磁性積層構造が用いられる。なお、面内磁化方式のＭＴＪ素子の場合、参照層２３の磁化を固定するために参照層２３上に例えば、ＩｒＭｎからなる反強磁性層が設けられる。なお、図１においては、磁気抵抗素子２０１〜２０８は導電層１２の上方に配置されているが、下方に配置されていてもよい。磁気抵抗素子２０１〜２０８はメモリ素子となる。
【００１６】
ＭＴＪ素子は矩形状にパターン化されており、形状磁気異方性により記憶層、参照層の磁化はその長軸方向が安定方向となる。例えば、安定な磁化方向を図１中に矢印で示す。この安定性を（長軸方向の）一軸磁気異方性と呼ぶ。一軸磁気異方性は、矩形のアスペクト比と記憶層の厚さ、磁性層の磁化に依存し、後述する書き込み電流閾値Ｉｃｏはこの一軸磁気異方性に比例する。各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、１ビットの記憶素子となり、メモリセル１０は、例えば１バイトが８ビットからなる１バイトセルとなる。なお、メモリセル１０中に記憶素子として用いられないダミーの磁気抵抗素子が配置されていてもよい。
【００１７】
各トランジスタ２５ｉ（ｉ＝１，・・・，８）は、ソースおよびドレインの一方（以下、第１端子とも云う）が対応する磁気抵抗素子２０ｉの参照層２３に電気的に接続され、ソースおよびドレインの他方（以下、第２端子とも云う）がメモリセルを選択する選択線（図示せず）に接続され、ゲート（以下、制御端子とも云う）が対応する磁気抵抗素子２０ｉを選択する選択線（図示せず）に接続される。すなわち、各トランジスタ２５ｉ（ｉ＝１，・・・，８）は、対応する磁気抵抗素子２０ｉを選択するビット選択トランジスタとも呼ばれる。各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、第１端子および第２端子を有し、第１端子が導電層１２に接続され、第２端子が対応するビット選択トランジスタ２５ｉの第１端子に接続される。ビット選択トランジスタ２５１〜２５８はそれぞれ、ゲート（以下、制御端子とも云う）および第２端子が制御回路１２０に接続され、制御回路１２０によってＯＮ、ＯＦＦが制御されるとともに、対応する磁気抵抗素子２０１〜２０８の参照層に与える電位を制御する。
【００１８】
トランジスタ３１は、ソースおよびドレインの一方（以下、第１端子とも云う）が導電層１２の２つの端子１２ａ、１２ｂのうちの一方の端子１２ａに接続され、ソースおよびドレインの他方（以下、第２端子とも云う）が電源または電流源に接続され、ゲート（以下、制御端子とも云う）にメモリセル１０を選択する信号を受ける。トランジスタ３２は、ソースおよびドレインの一方（以下、第１端子とも云う）が導電層１２の２つの端子１２ａ、１２ｂのうちの他方の端子１２ｂに接続され、ソースおよびドレインの他方（以下、第２端子とも云う）が電源または電流源に接続され、ゲート（以下、制御端子とも云う）にメモリセル１０を選択する信号を受ける。導電層１２を介して、これらのトランジスタ３１、３２間に書き込み電流を流すことにより、後述するように、各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）の記憶層２１に書き込みを行うことができる。これらのトランジスタ３１、３２はバイト選択トランジスタとも呼ばれる。これらのバイト選択トランジスタ３１，３２はそれぞれ、ゲートが制御回路１１０に接続され、ＯＮ、ＯＦＦが制御される。また、導電層１２中を流れる電流の向きも制御回路１１０によって制御される。なお、トランジスタ３２は削除し、導電層１２の第２端子１２ｂを接地してもよい。
【００１９】
以下の説明では、各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）がＭＴＪ素子であるとして説明する。各ＭＴＪ素子の非磁性層２２、例えばＭｇＯ層は、十分厚く（例えば、２ｎｍ程度）に設定してあり、この非磁性層２２を介して流れるトンネル電流は１μＡ以下となるように設定してある。よって、ビット選択トランジスタ２５ｉ（ｉ＝１，・・・，８）を制御回路１２０によってＯＮにすると、記憶層２１に０．５Ｖ程度の電圧を印加することができる。
【００２０】
電圧が印加されたＭＴＪ素子の記憶層には垂直磁気異方性が誘起され、その磁化は垂直成分をもつようになる。その結果、磁化の安定性（一軸磁気異方性）は弱くなる。すなわち、ビット選択トランジスタ２５ｉ（ｉ＝１，・・・，８）がＯＮの状態では、このビットの書き込み電流閾値Ｉｃｏを低下させることができる。この状態をビット半選択状態と呼び、この状態の書き込み電流閾値をＩｃｈとする。本実施形態では、電流閾値Ｉｃｈが例えば、
Ｉｃｈ〜Ｉｃｏ／２              （１）
程度となるように記憶層２１等のパラメータを設定する。
【００２１】
導電層１２は、スピン軌道相互作用あるいはラシュバ効果を持つ材料からなり、ＭＴＪ素子の下に配置され、隣接するＭＴＪ素子を電気的に直列接続している。典型的には１バイト分（８個）直列に接続される。導電層１２の厚さは通常１０ｎｍ程度であり、そのシート抵抗は１０００Ω程度と小さいため、１バイト程度（８個程度）のＭＴＪ素子を直列に接続できる。その直列抵抗は１０ｋΩ程度であり、微細なトランジスタと同程度であるため、必要な書き込み電流を供給できる。
【００２２】
バイト選択トランジスタ３１、３２を制御回路１１０によってＯＮにすると、導電層１２に書き込み電流Ｉｗが通電される。図１に示すメモリセル１０の場合、導電層１２内のスピン起動相互作用による電子の散乱により、導電層１２の上面には紙面奥行方向のスピンをもつ偏極電子が蓄積され、導電層１２の下面には紙面手前方向のスピンをもつ偏極電子１３ａ、１３ｂが蓄積される。
【００２３】
このような構成のメモリセル１０では、ビットが非選択状態では、書き込み電流Ｉｗが閾値電流Ｉｃ０を超えると、蓄積された偏極電子と記憶層２１の磁化との相互作用（Spin Transfer Torque）により、情報を書き込むことができる。
【００２４】
同様に、ビットが半選択状態では、書き込み電流Ｉｗが閾値電流Ｉｃ０／２を超えると、蓄積されたスピン偏極電子と記憶層２１の磁化との相互作用（Spin Transfer Torque）により、情報を書き込むことができ。
【００２５】
（書き込み方法）
次に、図２および図３を参照して図１に示すメモリセル１０への書き込み方法について説明する。本実施形態においては、メモリセル１０への書き込みは２段階で行う。図２および図３においては、メモリセル１０への書き込みは、１バイト情報として、（０，１，１，０，０，０，０，１）を書き込む場合を示す。
【００２６】
まず、図２に示すように、バイト選択トランジスタ３１，３２、ビット選択トランジスタ２５１〜２５８を制御回路１１０および制御回路１２０を用いてＯＮにし、ＭＴＪ素子２０１〜２０８の参照層２３に第１電位（例えば、正の電位）を印加するとともに導電層１２の第１端子１２ａと第２端子１２ｂとの間に書き込み電流Ｉｗを流す。このとき、すべてのＭＴＪ素子２０１〜２０８の記憶層２１の磁化安定性（一軸磁気異方性）は弱くなり、それらの閾値電流はＩｃ０→Ｉｃｈとなる。このため、書き込み電流Ｉｗ０（Ｉｗ＞Ｉｗ０＞Ｉｃｈ）ですべてのＭＴＪ素子２０１〜２０８に情報“０”、すなわち（０，０，０，０，０，０，０，０）が書き込まれる。通常、閾値電流Ｉｃｈの１．５倍程度の書き込み電流を流せば、書き込みエラーレイトは１０−１１程度にできるため、
Ｉｗ０〜１．５Ｉｃｈ          （２）
となる。
【００２７】
なお、電圧の極性と垂直磁気異方性の増減は、非磁性材料と記憶層材料により変わる。
【００２８】
次に説明するシミュレーションでは、参照層に正電圧を印加した場合に記憶層の異方性が増加し、負電圧の印加で異方性が減少する仮定で計算した。
【００２９】
上述のことを裏付けるシミュレーション結果を図１１乃至図１２Ｃに示す。図１１は、ＭＴＪ素子の参照層に印加する電圧を＋０．５Ｖ、０Ｖ、−０．５Ｖをそれぞれ印加したときに、導電層に電流を流し、ＭＴＪ素子の記憶層の磁化反転が生じた閾値電流Ｉｃ０をシミュレーションにより求めた結果を示す。図１１において、縦軸はＭＴＪ素子の参照層に印加した電圧を示し、横軸は閾値電流Ｉｃ０を示す。
【００３０】
図１１において、点Ｐ１は、ＭＴＪ素子の参照層に＋０．５Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して反平行（ＡＰ）状態から平行（Ｐ）状態に変化した点を示し、点Ｐ２は、ＭＴＪ素子の参照層に＋０．５Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して平行（Ｐ）状態から反平行（ＡＰ）状態に変化した点を示す。
【００３１】
点Ｐ３は、ＭＴＪ素子の参照層に０Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して反平行（ＡＰ）状態から平行（Ｐ）状態に変化した点を示し、点Ｐ４は、ＭＴＪ素子の参照層に０Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して平行（Ｐ）状態から反平行（ＡＰ）状態に変化した点を示す。
【００３２】
点Ｐ５は、ＭＴＪ素子の参照層に−０．５Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して反平行（ＡＰ）状態から平行（Ｐ）状態に変化した点を示し、点Ｐ６は、ＭＴＪ素子の参照層に−０．５Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して平行（Ｐ）状態から反平行（ＡＰ）状態に変化した点を示す。点Ｐ１、Ｐ３、Ｐ５を結ぶ破線は、ＭＴＪ素子の参照層に印加する電圧を＋０．５Ｖ〜−０．５Ｖに変化させた場合に、ＭＴＪ素子がＡＰ状態からＰ状態に変化するときの閾値電流Ｉｃ０を示す。また、点Ｐ２、Ｐ４、Ｐ６を結ぶ破線は、ＭＴＪ素子の参照層に印加する電圧を＋０．５Ｖ〜−０．５Ｖに変化させた場合に、ＭＴＪ素子がＰ状態からＡＰ状態に変化するときの閾値電流Ｉｃ０を示す。
【００３３】
図１２Ａ乃至図１２Ｃはそれぞれ、ＭＴＪ素子の参照層に＋０．５Ｖ、０Ｖ、−０．５Ｖの電圧を印加したとき場合におけるヒステリシス曲線を示す。これらのヒステリシス曲線は、縦軸にＭＴＪ素子の抵抗Ｒを示し、横軸に導電層に流した電流Ｉを示す。図１２Ａ乃至１２Ｃの点Ｐ１〜Ｐ６は、図１１に示す点Ｐ１〜Ｐ６にそれぞれ対応する。
【００３４】
図１１乃至図１２Ｃからわかるように、正極性の電圧をＭＴＪ素子の参照層に印加すると、電圧を印加しない場合に比べて閾値電流Ｉｃ０が低下する。逆に、負の極性の電圧をＭＴＪ素子の参照層に印加すると、電圧を印加しない場合に比べて閾値電流Ｉｃ０が増加する。
【００３５】
第１実施形態のメモリセルにおいて、ＭＴＪ素子に印加した電圧と、導電層に流し磁化反転が観測された電流値ＩSO,switchingとの関係を求めた実験結果を図１３に示す。
【００３６】
この実験では非磁性材料/記憶層にＭｇＯ/ＣｏＦｅＢを用いた。この材料の組み合わせでは、参照層に正電圧印加した場合に記憶層の異方性が減少し、負電圧で異方性が増加した。
【００３７】
図１３は、ＭＴＪ素子に印加する電圧ＶＭＴＪを縦軸にとり、導電層に流し磁化反転が観測された電流値ＩSO,switchingを横軸にとった特性である。
【００３８】
図１３において、「Ｐ」で示される領域は、ＭＴＪ素子の記憶層と参照層の磁化方向が互いに平行状態にあることを示し、「ＡＰ」で示される領域は、ＭＴＪ素子の記憶層と参照層の磁化方向が互いに反平行状態にあることを示す。なお、図１３において、導電層に流した電流Ｉはパルス幅数ｍｓで測定したものであり、絶対値自身はｎｓオーダーの閾値電流Ｉｃ０の値よりも小さく出ているはずである。しかし、電圧を印加した場合の閾値電流Ｉｃ０の変化は概略シミュレーション結果を裏付けている。
【００３９】
次に、情報“１”を書き込むべきビットのビット選択トランジスタ、例えば、ビット選択トランジスタ２５２、２５３、２５８を制御回路１２０によってＯＮにし、ＭＴＪ素子２０２、２０３、２０８の参照層２３に第２電位（例えば、正の電位）を印加する。また、このとき、バイト選択トランジスタ３１、３２も制御回路１１０を用いてＯＮにし、導電層１２に、情報“０”を書き込む場合と逆方向の書き込み電流Ｉｗ１（Ｉｃ０＞Ｉｗ１＞Ｉｃｈ）を流す。すると、ＭＴＪ素子２０２、２０３、２５８の記憶層２１にそれぞれ情報“１”が書き込まれる（図３）。このとき、前述の場合と同様に、
Ｉｗ１〜１．５Ｉｃｈ                （３）
となる。この結果、２回の書き込み動作で、１バイトの情報（０，１，１，０，０，０，０，１）を書き込むことができる。なお、上記２回の書き込み動作は、制御回路１１０と制御回路１２０が連携動作を行うことにより可能となる。すなわち、上記２段階のうち第１段階の書き込みを行う第１書き込み回路と、第２段階の書き込みを行う第２書き込み回路はともに、制御回路１１０と制御回路１２０に跨がって構成される。
【００４０】
これまでよく検討されている書き込み原理はトンネル障壁越しにスピン偏極した電子を記憶層に注入するＳＴＴ（Spin Transfer Torque）書き込み方式と呼ばれている。
【００４１】
本実施形態で利用している書き込みはＳＯＴ（Spin Orbit Torque）書き込み方式と、ビットを半選択状態にする電圧書き込み方式を利用している。ＳＯＴ書き込み方式の原理は同じ偏極した電子と記憶層の電子の相互作用である。よってその書き込み電流閾値に大きな差はない。
【００４２】
本実施形態では、１ビット当たりに必要な書き込み電荷ｑｗ＝Ｑｗ／ｂｉｔは
ｑｗ＝（Ｉｗ１×ｔｐ＋Ｉｗ０×ｔｐ）／８        （４）
となる。ここで、ｔｐは書き込みパルス幅である。
【００４３】
一方、通常のＳＴＴ書き込みの１ビット当たりの書き込み電荷ｑｗ’＝Ｑｗ’／ｂｉｔ、および通常のＳＯＴ書き込みの１ビット当たりの書き込み電荷ｑｗ’’＝Ｑｗ’’／ｂｉｔは、
ｑｗ’＝ｑｗ’’＝（Ｉｗ’×ｔｐ）／１
＝１．５Ｉｃ０              （５）
である。
【００４４】
よって、本実施形態によれば１ビット当たりの書き込み電荷比（ｑｗ／ｑｗ’、ｑｗ／ｑｗ’’）を
ｑｗ／ｑｗ’＝  ｑｗ／ｑｗ’’
＝｛（Ｉｗ１×ｔｐ＋Ｉｗ０×ｔｐ）／８｝／｛（Ｉｗ’×ｔｐ）／１｝
＝（Ｉｗ１＋Ｉｗ０）／（８Ｉｗ’）＝３Ｉｃｈ／（１２Ｉｃ０）
＝３Ｉｃｈ／（２４Ｉｃｈ）＝３／２４＝１／８
とすることができる。
【００４５】
すなわち、本実施形態により書き込み電荷を一桁近く低減でき、その結果書き込みエネルギーも一桁近く低減できる。
【００４６】
次に、図１に示すメモリセル１０がアレイ状に配列された磁気メモリにおける、書き込みビットの選択方法について図４および図５を参照して説明する。図４は、図１に示すメモリセル１０が２×２のアレイ状に配列された磁気メモリ１を示す回路図である。この磁気メモリは、２×２のアレイ状に配列されたメモリセル１０１１、１０１２、１０２１、１０２２を有している。
【００４７】
第ｉ（ｉ＝１，２）行のメモリセル１０ｉ１、１０ｉ２においては、バイト選択トランジスタ３１の制御端子がバイト選択ワード線ＳＷＬｉに接続され、第２端子が第１書き込みワード線ＷＷＬ１ｉに接続され、バイト選択トランジスタ３２の第２端子が第２書き込みワード線ＷＷＬ２ｉに接続される。第ｊ（ｊ＝１，２）列のメモリセル１０１ｊ、１０２ｊにおいては、バイト選択トランジスタ３２の制御端子がバイト選択ビット線ＳＢＬｊに接続される。
【００４８】
各メモリセル１０ｉｊ（ｉ、ｊ＝１，２）においては、ビット選択トランジスタ２５ｋ（ｋ＝１，・・・，８）は、制御端子がビット選択ビット線ｂＳＢＬｊｋに接続され、第２端子が書き込みビット線ｂＷＢＬｊｋに接続される。
【００４９】
このように構成された磁気メモリ１の等価回路の一例を図５に示す。
【００５０】
図４および図５に示す磁気メモリにおけるビットの選択方法について、メモリセル１０１２のＭＴＪ素子２０２、２０３、２０８を選択する場合を例にとって説明する。まず、書き込むバイトを選択する。すなわち、バイト選択ワード線ＳＷＬ１、バイト選択ビット線ＳＢＬ２、第１書き込みワード線ＷＷＬ１１、第２書き込みワード線ＷＷＬ２１を活性化する。このバイト選択中、ビット選択ビット線ｂＳＢＬ２２、ｂＳＢＬ２３、ｂＳＢＬ２８および書き込みビット線ｂＷＢＬ２２、ｂＷＢＬ２３、ｂＷＢＬ２８を予め、活性化し、半選択状態としておく。これにより、選択されたバイト（例えば、メモリセル１０１２）における選択されたビット（例えば、ＭＴＪ素子２０２、２０３、２０８）に情報の書き込みが可能となる。
【００５１】
読み出しは、以下のように行われる。例えば、メモリセル１０１２から読み出す場合は、メモリセル１０１２のバイト選択トランジスタ３１、３２と、ビット選択トランジスタ２５１〜２５８とをＯＮにして、読み出しビットを選択し、書き込みビット線ｂＷＢＬ２１〜ｂＷＢＬ２８を流れる電流により選択されたビットの抵抗を測定し、情報を判別する。なお、書き込みビット線ｂＷＢＬ２１〜ｂＷＢＬ２８に定電流を流し、選択されたビット（ＭＴＪ素子）の参照層と記憶層との間の電圧を測定することにより選択されたビットの抵抗を測定してもよい。
【００５２】
上述の場合、ビット選択によりそのビットを書き易い半選択状態としたが、ビット選択により一軸磁気異方性を大きくし、逆に書きにくくすることもできる。例えば、選択したビットの参照層２３に負の電位を印加する。この場合は非選択のビットのみ書き込むこととなる。これについては、図１１乃至図１３を参照して説明済みである。
【００５３】
また、読み出しに際しても電圧の印加方向を書きにくい方向（極性）に設定することにより、読み出し時の誤書き込みを完全に発生しないようにすることができる。ＳＴＴ書き込み方式を用いた場合は、どちらの極性に設定してもスピントルクが作用するため、読み出し時の誤書き込みを解消することは困難である。この問題は読出しディスターブと呼ばれ、ＳＴＴ書き込みＭＲＡＭの大容量化(Scaling)を阻害する大きな要因の一つとなっている。
【００５４】
上記あるいは後述の実施形態においては、面内磁化方式のＭＴＪ素子を例にとって説明するが、磁気抵抗素子はこれに限るものではなく、例えば垂直磁化方式のＭＴＪ素子を用いることができる。この場合も、面内磁化方式のＭＴＪ素子の場合と同様に、ビット選択トランジスタをＯＮにし、書き込み閾値電流を小さくしたり、大きくしたりしてビットを選択する。
【００５５】
（第１変形例）
第１実施形態の第１変形例により磁気メモリについて図１４Ａ乃至図１４Ｃを参照して説明する。
【００５６】
この第１変形例の磁気メモリにおいては、図１に示す第１実施形態の磁気メモリにおいて、各ＭＴＪ素子の参照層２３に接続されたビット選択トランジスタ２５１〜２５８を削除し、代わりに参照層２３に印加する電圧および印加タイミングを制御回路１２０によって制御するように構成したものである。
【００５７】
図１４Ａおよび図１４Ｂに第１変形例の磁気メモリのメモリセルの断面図および平面図をそれぞれ示す。ＭＴＪ素子２０１〜２０８が配置された導電層１２の下層に、書き込み電流をＯＮ／ＯＦＦを制御するトランジスタ３１、３２を配置し、ＭＴＪ素子２０１〜２０８の参照層２３にビット線ＢＬ１〜ＢＬ８を接続するように配置した構成を有している。これらのビット線ＢＬ１〜ＢＬ８は、図１に示す制御回路１２０に電気的に接続される。なお、図１４Ｂには、ビット線ＢＬ１〜ＢＬ８を共有する２つのメモリセルが配置された構成を有し、このうちの１つのメモリセルの断面を図１４Ａに示している。
【００５８】
トランジスタ３１、３２は半導体層４ａ、４ｂにそれぞれ配置される。トランジスタ３１は、ソースおよびドレインの一方がプラグ５ａを介して導電層１２に接続され、他方がプラグ６ａを介してワード線ＷＬ１に接続される。また、トランジスタ３２は、ソースおよびドレインの一方がプラグ５ｂを介して導電層１２に接続され、他方がプラグ６ｂを介してワード線ＷＬ２に接続される。
【００５９】
このように構成された第１変形例の磁気メモリは、以下のように高集積化が可能となる。ＭＴＪ素子に面内磁化方式を用い、そのアスペクト比を例えば２．５に設定し、短辺幅をＦとした場合、１ビットのフットプリント（セルサイズ）を（１＋１）Ｆ×（２．５＋１）Ｆ＝７Ｆ２とすることが可能である。また、ＭＴＪ素子に垂直磁化方式を用い、そのアスペクト比を１に設定し、短辺幅をＦとした場合、１ビットのフットプリント（セルサイズ）を（１＋１）Ｆ×（１＋１）Ｆ＝４Ｆ２とすることが可能である。
【００６０】
なお、図１４Ｃに示すような構成にすることにより、更に高集積化することができる。図１４Ｃにおいては、隣接するメモリセルの導電層１２を共有化し、かつトランジスタ３２のソースおよびドレインの一方と導電層１２とを接続するプラグを共有化して１つのプラグ５ｃとした構成を有している。なお、トランジスタ３１のソースおよびドレインの一方と導電層１２とを接続するプラグを共有化して１つのプラグとしても良い。図１４Ｃに示すような構成とすることにより、ＭＴＪ素子が広い範囲にわたり等ピッチで配置されるため、パターニング精度も向上することができる。
【００６１】
（第２変形例）
第１実施形態の第２変形例による磁気メモリについて図１５Ａ、１５Ｂを参照して説明する。図１５Ａは、第２変形例の磁気メモリのメモリセルの断面図である。この第２変形例のメモリセル１０は、図１４Ａに示す第１変形例のメモリセルにおいて、ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）とビット線ＢＬｉとの間にビット選択トランジスタ２５ｉを配置した構成を有している。なお、図１５Ａにおいて、各トランジスタ２５ｉ（ｉ＝１，・・・，８）の側面に配置されているものは、各トランジスタのゲート６６である。各トランジスタの側面とゲート６６との間にゲート絶縁膜４２が配置されている。すなわち、これらのトランジスタは縦型トランジスタである。
【００６２】
この第２変形例の磁気メモリも、第１変形例の磁気メモリと同様に、高集積化することができる。更に、図１５Ｂに示すような構成にすることにより、更に高集積化することができる。図１５Ｂは、図１４Ｂに示す第１変形例のメモリセルにおいて、ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）とビット線ＢＬｉとの間にビット選択トランジスタ２５ｉを配置した構成を有している。すなわち、図１５Ａに示す２つのメモリセルが隣接している場合、、隣接するメモリセルの導電層１２を共有化し、かつトランジスタ３２のソースおよびドレインの一方と導電層１２とを接続するプラグを共有化して１つのプラグ５ｃとした構成を有している。
【００６３】
なお、第１変形例および第２変形例においては、トランジスタ３１、３２は、単結晶を用いたトランジスタであっても良いし、縦型トランジスタであってもよい。
【００６４】
以上説明したように、第１実施形態およびその変形例によれば、消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。しかも、高集積化できる。
【００６５】
（第２実施形態）
なお、図４、５に示す磁気メモリにおいては、メモリセル１０１２のＭＴＪ素子２０２、２０３、２０８を選択した場合は、メモリセル１０１２内のＭＴＪ素子２０１、２０４〜２０７はバイト半選択ビットとなり、メモリセル１０２２内のＭＴＪ素子２０２、２０３、２０８がビット半選択ビットとなる。このように、２種類の半選択ビットが多いため、反転電流閾値等のバラつきが大きい場合は、誤書き込みを発生する可能性がある。そこで、半選択ビットの数を低減し、実質上誤書き込みを解消するアレイ構成を有する磁気メモリを第２実施形態として説明する。
【００６６】
第２実施形態の磁気メモリを図６に示す。第２実施形態の磁気メモリ１は、２×２のアレイ状に配置されたメモリセル１０１１〜１０２２を有している。各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）は、図１に示すメモリセル１０と同じ構成を有している。
【００６７】
第ｉ（ｉ＝１，２）行のメモリセル１０ｉ１、１０ｉ２においては、バイト選択トランジスタ３１、３２の制御端子がバイト選択ビット線ＳＢＬｉに接続される。
【００６８】
第ｊ（ｊ＝１，２）列のメモリセル１０１ｊ、１０２ｊにおいては、バイト選択トランジスタ３１の第２端子が第１書き込みワード線ＷＷＬ１ｊに接続され、バイト選択トランジスタ３２の第２端子が第２書き込みワード線ＷＷＬ２ｊに接続される。
【００６９】
各メモリセル１０ｉｊ（ｉ、ｊ＝１，２）においては、ビット選択トランジスタ２５ｋ（ｋ＝１，・・・，８）は、制御端子がビット選択ワード線ｂＳＷＬｋｊに接続され、第２端子が共通のビット線ＢＬｉに接続される。
【００７０】
この第２実施形態の磁気メモリにおける書き込みは以下のように行われる。
【００７１】
第２実施形態においては、メモリセルを選択し、この選択したメモリセル（選択バイト）の１個あるいは複数個のＭＴＪ素子に書込みを行う場合には、書込みを行うＭＴＪ素子について、ビット選択トランジスタ２５１〜２５８のうちの対応するビット選択トランジスタをＯＮにすることにより半選択状態にし、バイト選択トランジスタ３１とバイト選択トランジスタ３２をＯＮすることにより導電層１２に電流を通電して、半選択状態のＭＴＪ素子の書込みを行う。
【００７２】
一方、読み出し時には、読み出しを行うメモリセルを選択し、この選択したメモリセル内の読み出しを行うＭＴＪ素子のビット選択トランジスタ２５１〜２５８をＯＮにして、さらにバイト選択トランジスタ３１とバイト選択トランジスタ３２の一方、あるいは両方をＯＮすることにより、読み出しを行うＭＴＪ素子に通電を行い、ＭＴＪ素子に記憶されているデータの読み出しを行う。
【００７３】
上述の場合、ビット選択によりそのビットを書き易い半選択状態としたが、ビット選択により一軸磁気異方性を大きくし、逆に書きにくくすることもできる。この場合は非選択ビットのみ書き込むこととなる。
【００７４】
第２実施形態によれば、第１実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。
【００７５】
（第３実施形態）
第３実施形態による磁気メモリを図７に示す。第３実施形態の磁気メモリ１は、２×２のアレイ状に配置されたメモリセル１０１１〜１０２２を有している。各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）は、図１に示すメモリセル１０からバイト選択トランジスタ３２を削除した構成を有している。
【００７６】
第ｉ（ｉ＝１，２）行のメモリセル１０ｉ１、１０ｉ２においては、バイト選択トランジスタ３１の第２端子が第１書き込みビット線ＷＢＬ１ｉに接続され、導電層１２の第２端子が第２書き込みビット線ＷＢＬ２ｉに接続される。
【００７７】
第ｊ（ｊ＝１，２）列のメモリセル１０１ｊ、１０２ｊにおいては、バイト選択トランジスタ３１の制御端子がバイト選択ワード線ＳＷＬｊに接続される。
【００７８】
各メモリセル１０ｉｊ（ｉ、ｊ＝１，２）においては、ビット選択トランジスタ２５ｋ（ｋ＝１，・・・，８）は、制御端子がビット選択ワード線ｂＳＷＬｋｊに接続され、第２端子が共通のビット線ＢＬｉに接続される。
【００７９】
この第３実施形態の磁気メモリは、第２実施形態の磁気メモリと同様の操作により、書込み、読み出しが可能になる。第３実施形態の場合には、バイト選択トランジスタ３１が１個でも書込み、読み出しが可能であるが、図５に示す第２実施形態と同様に、導電層１２に対してバイト選択トランジスタ３１と反対側にバイト選択トランジスタ３２と、このバイト選択トランジスタ３２の制御端子に接続される配線を設けても良い。
【００８０】
第３実施形態によれば、第２実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。
【００８１】
（第４実施形態）
第４実施形態による磁気メモリを図８に示す。第４実施形態の磁気メモリ１は、２×２のアレイ状に配置されたメモリセル１０１１〜１０２２を有している。各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）は、図１に示すメモリセル１０からビット選択トランジスタ２５１〜２５８の代わりにダイオード２７１〜２７８を設けた構成を有している。各ダイオード２７ｉ（ｉ＝１，・・・，８）のカソードが対応するＭＴＪ素子２０ｉの第２端子に接続される。
【００８２】
第ｉ（ｉ＝１，２）行のメモリセル１０ｉ１、１０ｉ２においては、バイト選択トランジスタ３１、３２の制御端子がバイト選択ビット線ＳＢＬｉに接続される。
【００８３】
第ｊ（ｊ＝１，２）列のメモリセル１０１ｊ、１０２ｊにおいては、バイト選択トランジスタ３１の第２端子が第１書き込みワード線ＷＷＬ１ｊに接続され、バイト選択トランジスタ３２の第２端子が第２書き込みワード線ＷＷＬ２ｊに接続される。
【００８４】
各メモリセル１０ｉｊ（ｉ、ｊ＝１，２）においては、ダイオード２７ｋ（ｋ＝１，・・・，８）は、アノードがビット選択ワード線ｂＳＷＬｋｊに接続される。
【００８５】
次に、第４実施形態の磁気メモリ１における書き込みについて説明する。
【００８６】
この第４実施形態の磁気メモリ１において、メモリセルを選択し、この選択したメモリセル（選択バイト）の１個あるいは複数個のＭＴＪ素子に書込みを行う場合には、書込みを行うＭＴＪ素子に接続されたビット選択ワード線（１個あるいは複数個）に電圧を印加することにより、書き込みを行うＭＴＪ素子を半選択状態にし、バイト選択トランジスタ３１とバイト選択トランジスタ３２をＯＮすることにより導電層１２に電流を通電して、半選択状態のＭＴＪ素子の書込みを行う。
【００８７】
上述の場合、ビット選択によりそのビットを書き易い半選択状態としたが、ビット選択により一軸磁気異方性を大きくし、逆に書きにくくすることもできる。この場合は非選択ビットのみ書き込むこととなる。
【００８８】
一方、読み出し時には、読み出しを行うＭＴＪ素子に接続されたビット選択ワード線に電圧を印加し、さらにバイト選択トランジスタ３１とバイト選択トランジスタ３２の一方、あるいは両方をＯＮすることにより、読み出しを行うＭＴＪ素子に通電を行い、ＭＴＪ素子に記憶されているデータの読み出しを行う。それぞれの磁気抵抗素子にはダイオードが接続されているが、これは読み出し電流の回り込みを防止し、読み出し信号のＳ／Ｎ比を大きく改善することができる。  
第４実施形態では、２つのバイト選択トランジスタ３１、３２に複数のＭＴＪ素子を接続することができる。図８では、８個のＭＴＪ素子２０１〜２０８に２個のバイト選択トランジスタ３１、３２が接続されている。垂直磁化方式のＭＴＪ素子一つは４Ｆ２のフットプリントで形成できる。ここにＦは設計ルールを示す。８個のＭＴＪ素子のフットプリントは３２Ｆ２であり、通常トランジスタは６Ｆ２のフットプリントで作成可能なため、ＭＴＪ素子の下層に２個のトランジスタが形成できる。その結果、１ビットのフットプリントは４Ｆ２にすることができる。
【００８９】
なお、第４実施形態においては、各ダイオード２７ｉ（ｉ＝１，・・・，８）のカソードが対応するＭＴＪ素子２０ｉの第２端子に接続されていたが、アノードが対応するＭＴＪ素子２０ｉの第２端子に接続されていてもよい。
【００９０】
第４実施形態によれば、第１実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。
【００９１】
（第５実施形態）
第４実施形態の磁気メモリ１は、図４に示す第１実施形態の磁気メモリと同様にビット線に繋がった磁気抵抗素子が半選択状態となり、誤書き込みが発生する可能性がある。そこで、半選択ビットの数を低減し、実質上誤書き込みを解消するアレイ構成を有する磁気メモリを第５実施形態として説明する。
【００９２】
第５実施形態の磁気メモリを図９に示す。この第５実施形態の磁気メモリ１は、複数のセル群が列方向に配置され、各セル群は第４実施形態の磁気メモリのメモリセルが６行×２列に配置された構成を有し、更に隣接するセル群間にトランジスタ２８１〜２８８を設けた構成を有している。このような構成を用いたことにより、同一ビット線に繋がるＭＴＪ素子の数を制限することが可能となり、半選択ビットの数を低減し、誤書き込みを抑制することができる。
【００９３】
図９において、各セル群は、６行×２列に配置されたメモリセル１０１１〜１０６２を有している。各メモリセル１０ｉｊ（ｉ＝１，・・・，６、ｊ＝１，２）は、第４実施形態の磁気メモリ１のメモリセルと同じ構成を有している。
【００９４】
同一行に配置されたトランジスタ２８１〜２８８は、ゲート（制御端子）が新たに設けられた配線３４に接続され、ソースおよびドレインの一方（第１端子）が対応するビット選択ワード線（図８参照）の対応する１つに接続され、ソースおよびドレインの他方（第２端子）が新たに設けられた配線３５１〜３５８の対応する１つに接続される。
【００９５】
なお、図９においては、各セル群は同じ行数のメモリセルから構成されていたが、異なる行数のメモリセルから構成されていてもよい。
【００９６】
第５実施形態も、第４実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。
【００９７】
（第６実施形態）
第６実施形態による磁気メモリについて図１０を参照して説明する。この第６実施形態の磁気メモリ１は、図１に示す第１実施形態の磁気メモリ１と同じ構成を有し、書き込み方法が異なる。
【００９８】
この書き込み方法は、第１実施形態と同様に、２段階で行う。まず、選択ビットに２種類の電位を与え、書き込み易いビット、書き込みにくいビットをつくる。ビット線につながるＭＴＪ素子の数を少なくする。例えば、図１０に示すように、活性化させるビット（ＭＴＪ素子）２０２〜２０８に、対応するビット線選択トランジスタ２５２〜２５８を介して例えばプラスの電位Ｖａを、不活性化させるビット（ＭＴＪ素子）２０１に、対応するビット線選択トランジスタ２５１を介してマイナスの電位Ｖｐを印加する。このとき、導電層１２に書き込み電流を、例えば第１端子１２ａから第２端子１２ｂに向かって流す。これにより、活性化させるビット（ＭＴＪ素子）２０２〜２０８に、情報“０”が書き込まれる。続いて、ＭＴＪ素子２０１にビット線選択トランジスタ２５１を介してプラスの電位Ｖａを印加するとともに、ＭＴＪ素子２０２〜２０８に、ビット線選択トランジスタ２５２〜２５８を介して例えばマイナスの電位Ｖｐを印加し、更に導電層１２に第２端子１２ｂから第１端子１２ａに向かって書き込み電流を流す。これにより、ＭＴＪ素子２０１に情報“１”が書き込まれる。これにより、メモリセル１０にデジタル情報（１，０，０，０，０，０，０，０）が書き込まれる。
【００９９】
活性化ビットの閾値電流Ｉｃｈａ（＝Ｉｃ０／２），不活性化ビットの閾値電流Ｉｃｈｐとすると、Ｉｃｈｐを
Ｉｃｈｐ＝１．５Ｉｃ０                                （６）
と設定することも可能である。このため、書き込み電流Ｉｗ０は
Ｉｗ０〜１．５Ｉｃｈａ＝０．７５Ｉｃ０      （７）
であり、
Ｉｗ０＝０．５Ｉｃｈｐ                          （８）
となる。これにより、誤書き込み発生確率は無視できる（＜１０−９）レベルにすることができる。
【０１００】
なお、本実施形態における書き込みは、第１実施形態と同様に、図１に示す制御回路１１０、１２０を用いて行う。
【０１０１】
第６実施形態も、第１実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。
【０１０２】
以上説明したように、各実施形態によれば、２回の書き込み動作により、複数の磁気抵抗素子にデジタル情報を書き込むことが可能となり、書き込みエネルギーを一桁近く低減することができる。
【０１０３】
次に書き込みエラーレイトＷＥＲ(Write Error Rate)をさらに改善する方法について説明する。
【０１０４】
一回の書き込みによる書き込み確率Ｐｓｗは、次のように近似される（Springer Science +Business Media Dordrecht 2013 Yongbing Xu, David D. Awshalom and Junsaku Nitta, Handbook of Spintronics 10.1007/978-94-007-76004-3_39-1参照）。
【数１】
0006270934.tif 000002
したがって、非書き込み確率ＰｎＳＷは、ＰｎＳＷ＝１−ＰＳＷとなる。
【０１０５】
ここで、ｆ０は試行頻度(attempt frequency)と呼ばれ通常〜１×１０９Ｈｚ程度と考えられている。ｔｐは書き込みパルス幅、Ｉｗは書き込み電流、Ｉｃ０は書き込みパルス幅ｔｐ＝１ｎｓへ内挿した場合の反転電流値（書き込み確率５０％）である。また、ΔＳＷは、熱安定性を示す指標であって、ΔＥＳＷをスイッチングエネルギー、ｋＢをボルツマン定数、Ｔを絶対温度を表す場合に、ΔＳＷ＝（ΔＥＳＷ／（ｋＢＴ））で表される。また、ｘは１〜２の値であり、磁気メモリによって決まる値である。              
書き込みエラーレイトＷＥＲの改善の第１の方法は、単純に書き込みパルス幅ｔｐを増大することである。理想的なビット（メモリ素子、すなわちＭＴＪ素子）では、書き込みパルス幅ｔｐを増大すると反転電流値Ｉｃ０、すなわちパルス幅ｔｐが増大すること等により、上記の式に従い、非書き込み確率ＰｎＳＷを低減することができる。
【０１０６】
ストレージクラスメモリの応用の場合、書き込みパルス幅ｔｐを２００ｎｓ程度まで増大することができる。あるいは、書き込みパルスｔｐを複数回印加することも効果的である。
【０１０７】
一回の書き込みパルス幅ｔｐによる選択ビットの書き込み確率をＰｓｗ、非選択ビットの非書き込み確率Ｐｎｓｗとすると、幅が２ｔｐの書き込みパルスを印加する、あるいは幅ｔｐの書き込みバルスを二回印加することによって、選択ビットに書き込めない確率は（１−ＰＳｓｗ）２、非選択ビットの非書き込み確率は約２Ｐｎｓｗとなる。例えば、（１−ＰＳｓｗ）を１×１０−６、ＰｎＳＷを１×１０−１１に設定した場合、幅が２ｔｐの書き込みパルスの印加、あるいは幅ｔｐの書き込みバルス二回の印加で選択ビットの書き込み確率を１×１０−１２程度、非選択ビットの非書き込み確率２ＰｎＳＷは２×１０−１１となる。すなわち、この書き込みパルス印加により、選択ビットを書き込む確率および非選択ビットを書き込まない確率を大幅に向上することができ、その結果、書き込みエラーレイトＷＥＲを１×１０−１１台とすることができる。
【０１０８】
上記には電圧を印加し、ビットを活性化することにより、書き込み電流Ｉｗ０を低減する例を説明したが、面内磁化方式のＭＴＪを用いた場合に反転電流値Ｉｃ０自体を低減する方法を以下に説明する。
【０１０９】
上述のように反転電流値Ｉｃ０は記憶層の一軸磁気異方性に比例する、より正確には一軸磁気異方性エネルギーΔＥｒｅｔに比例する。さらに、反転電流値Ｉｃ０はスイッチングエネルギーΔＥｓｗにも比例する。このため、次の式（９）に示すように記述することができる。
Ｉｃ０＝４ｅα／hθＳＨ（ΔＥｒｅｔ＋ΔＥｓｗ）ｔｂｅｗｂｅ／ＡＲｗｓｌ２        （９）
ここに、ｅ、α、h、θＳＨ、ΔＥｒｅｔ、ΔＥｓｗ、ＡＲ、ｔｂｅ、ｗｂｅ、ｓｌ、ｗｓｌはそれぞれ電子の電荷、ダンピング定数、換算プランク定数(reduced Planck constant)、スピン注入効率、一軸磁気異方性エネルギー（リテンションエネルギー）、スイッチングエネルギー、記憶層（ＭＴＪ）のスペクト比、導電層の厚さ、導電層の幅、記憶層の厚さ、記憶層の幅である。
【０１１０】
スイッチングエネルギーΔＥｓｗは、おおよそ記憶層の鉛直方向の反磁界エネルギーである。記憶層に適切な大きさの垂直磁気異方性を付与すれば一軸磁気異方性エネルギーΔＥｒｅｔを維持し、正確には低下を抑えて、反転電流値Ｉｃ０を低減することができる。この効果の計算例を図１６に示す。図１６は記憶層とトンネル障壁の界面で発生する界面磁気異方性（Ｋｓ）と反転電流値Ｉｃ０との関係を示す図である。図１６の矢印に示すように、界面磁気異方性Ｋｓを１．６ｅｒｇ／ｃｍ２程度にすることにより、反転電流値Ｉｃ０を１／４程度に低減することができる。なお、この計算では、ダンピング定数αは０．０１としている。
【０１１１】
（実施例）
上記第１乃至第６実施形態およびそれらの変形例の磁気メモリにおいては、隣接するビット（ＭＴＪ素子）を近接配置しているため微細化に際しては、ビット間の相互作用が発生する懸念がある。以下には、このビット間の相互作用を低減し、安定なメモリ動作を確保する磁気メモリを実施例として説明する。
【０１１２】
（第１実施例）
第１実施例の磁気メモリについて図１７を参照して説明する。図１７は、単純にビット間の距離ＰＭＴＪを大きくし、記憶層から磁束の届かない部分に隣接ビットを配置した第１実施例の磁気メモリの断面図である。単にビット間の距離ＰＭＴＪを大きくすると、導電層１２の抵抗が増加し弊害が発生するためビット間の導電層１２の厚さを厚くし、導電層１２の抵抗の増大を少なくしている。すなわち、隣接するＭＴＪ素子２０ｉ、２０ｉ＋１（ｉ＝１，・・・，８）間に、導電率の大きな材料の層５０を配置した構成となっている。層５０は、例えばＴａ、Ｗ、Ｃｕ等が用いられる。
【０１１３】
当然のことながら、ビット間の距離を大きくしない場合にもビット間に層５０を配置して導電層１２を厚くし、導電層１２の抵抗の増大を抑制すれば、同部分での電圧効果の悪影響や、さらなる低消費エネルギー化を図れる。
【０１１４】
これらの場合、ＭＴＪ素子と厚い導電層５０との間の距離ｄはｄ≧λｓとなるように設定し、閾値電流Ｉｃ０の増大を防止することが好ましい。ここにλｓは導電層１２のスピン拡散長で典型的には約０．５ｎｍ〜１ｎｍ程度である。導電層１２の高抵抗化を避ける意味では、距離ｄは、
２λｓ＞ｄ≧λｓ
に設定することが好ましい。
【０１１５】
図１８乃至図２１に第１実施例の磁気メモリの製造方法を示す。まず、導電層１２上に、記憶層２１となる磁性層、非磁性層２２、および参照層２３となる磁性層を順次形成する。磁性層２３上にＭＴＪ素子をパターニングするためのマスク４０を形成する（図１８）。
【０１１６】
次に、マスク４０を用いて、磁性層２３、非磁性層２２、磁性層２１をパターニングし、ＭＴＪ素子２０を形成する。その後、ＭＴＪ素子２０の側面に絶縁体からなる側壁４２を形成する（図１９）。この側壁４２の厚さがＭＴＪ素子２０と厚い層５０との間の距離Ｄとなる。
【０１１７】
次に、図２０に示すように、導電率の大きな材料の層５０を堆積する。続いて、側壁４２の上面が露出するまで層５０をエッチングする。その後、ＭＴＪ素子２０および層５０の奥行の方向を規定し、加工を行う。マスク４０を除去し、磁気メモリのメモリセルを完成する（図２１）。
【０１１８】
この製造方法によれば、ビット間の導電層５０を自己整合プロセスで形成することができるため、ビット間を大きくしない場合でもビット間の導体層の厚さを厚くすることができる。特に、同一導電層上に多数のビットを配置するストレージクラスメモリ応用の場合に効果的である。
【０１１９】
なお、図２２に示すように、導電層１２の下にビア等の導電体５２を配置し、ビット間の導電層を厚くし、導電層の抵抗の増大を抑制してもよい。メモリセルの両端のビア、すなわち図１４Ａに示すプラグと同じプロセスにて作成すれば、コストを増大することなく形成することが可能となる。
【０１２０】
（第２実施例）
第２実施例の磁気メモリは、メモリ素子であるＭＴＪ素子の記憶層２１として、例えばＣｏＦｅＢ／Ｒｕ／ＣｏＦｅＢ等のシンセテイック記憶層２１Ａを用いている（図２３）。この場合、記憶層２１Ａからの漏えい磁束自身を少なくできるため、ビット間の距離が短くても隣接するＭＴＪ素子の記憶層間の相互作用を低減することができる。
【０１２１】
（第３実施例）
第３実施例の磁気メモリは、図２４に示すように、第１乃至第６実施形態の磁気メモリの各メモリセルにおいて、導電層１２の下部に、例えばＮｉＦｅまたはＣｏＦｅＢ等からなる軟磁性層６０を付加した構成を有している。このような構成を用いたことにより、記憶層からの漏えい磁束を軟磁性層６０で吸い込むことが可能となり、ビット間距離が短いまま隣接するＭＴＪ素子の記憶層間の相互作用を低減することができるだけでなく、記憶層のリテンションエネルギーも増加させることができる。
【０１２２】
（第４実施例）
第４実施例の磁気メモリは、図２５に示すように、ＭＴＪ素子２０１〜２０８のそれぞれの周囲に絶縁層６４を介し軟磁性層６６を付加した構成を有している。このような構成を用いたことにより、記憶層からの漏えい磁束を軟磁性層５５で吸い込むことにより、ビット間距離が短いまま隣接するＭＴＪ素子の記憶層間の相互作用を低減することができるだけでなく、記憶層のリテンションエネルギーも増加させることができる。なお、軟磁性層６６の磁気膜厚（Ｍｓ×ｔ’）は記憶層の磁気膜厚（Ｍｓ×ｔ）よりも大きく設定することが好ましい。ここで、Ｍｓは記憶層の飽和磁化、ｔは記憶層の膜厚、Ｍｓ’は軟磁性層の飽和磁化、ｔ’は軟磁性層の膜厚である。
【０１２３】
なお、図２６において左側に示すように、軟磁性層６６は。ＭＴＪ素子２０の周囲、すなわちＭＴＪ素子の４つの側面を取り囲むように配置しても良いし、図２６において右側に示すようにＭＴＪ素子２０の対向する２つの側面を覆うように配置してもよい。なお、図２６はメモリ素子（ＭＴＪ素子）の平面図である。
【０１２４】
ＭＴＪ素子２０の対向する２つの側面を覆うように軟磁性層６６を配置する場合の製造方法を図２７乃至図３０に示す。
【０１２５】
まず、導電層１２上に、記憶層２１となる磁性層、非磁性層２２、および参照層２３となる磁性層を順次形成する。磁性層２３上にＭＴＪ素子をパターニングするためのマスク４０を形成する（図２７）。
【０１２６】
次に、マスク４０を用いて、磁性層２３、非磁性層２２、磁性層２１をパターニングし、ＭＴＪ素子２０を形成する。その後、ＭＴＪ素子２０の側面に絶縁体からなる側壁４２を形成する（図２８）。この側壁４２の厚さがＭＴＪ素子２０と厚い層５０との間の距離Ｄとなる。
【０１２７】
次に、図２９に示すように、軟磁性層６６を堆積した後、導電率の大きな材料の層５０を堆積する。続いて、側壁４２の上面が露出するまで層５０をエッチングする。その後、ＭＴＪ素子２０および層５０の奥行の方向を規定し、加工を行う。マスク４０を除去し、磁気メモリのメモリセルを完成する（図３０）。この製造方法は、隣接するビット間に層５０を形成しているので、ビット間の抵抗を低減することもできる。
【０１２８】
以下には、本発明の磁気メモリをさらに、高速で書き込むための工夫について記述する。
【０１２９】
（第５実施例）
第５実施例の磁気メモリについて、図３１Ａ、３１Ｂを参照して説明する。この第６実施例の磁気メモリは、各ＭＴＪ素子２０の長辺方向を導電層１２の延在する方向に対して、９０度ではなく斜めの方向に配置した構成を有している（図３１Ａ）。
【０１３０】
第１乃至第６実施形態および第１実施例１乃至第４実施例においては、各ＭＴＪ素子２０の長辺方向を導電層１２の延在する方向に対して略９０度となる配置であった。このため、書き込み電流が流れたての初期は導電層１２の表面の電子のスピン方向と記憶層の磁化は平行あるいは反平行であるため原理的にはスピントランスファートルクが働かない。実際には磁化方向の乱れ等により弱いスピントランスファートルクが働き、磁化の歳差運動が大きくなってから大きなスピントランスファートルクが働き書き込みが完了する。
【０１３１】
これに対して、第６実施例では、図３１Ｂに示すように、ＭＴＪ素子の記憶層の磁化７０はもっとも長い対角線の方を向く。その結果、導電層１２の表面の電子のスピン方向と記憶層の磁化は平行あるいは反平行からある角度θを持つ。そのため、書き込み電流が流れると単に大きなスピントランスファートルクが働き、高速で書き込むことができる。
【０１３２】
上述のことは、データ書き込みの観点から述べたが、実用上はデータ読み出しにも配慮しなければならない。特に大容量化、微細化に際しては、書き込みの低エネルギー化と磁気抵抗素子の抵抗変化率（ＭＲ）の増大との両立に配慮しなければならない。
【０１３３】
この場合、記憶層の非磁性層（例えばＭｇＯ）との界面を結晶化し、ＭｇＯとともに（００１）配向させることがポイントとなる。記憶層のＭｇＯ側は通常Ｂ（ボロン）等を添加したＣｏ、Ｆｅ等のアモルファス材料を用いる。これをアニールし、Ｂ等の添加元素を逃がしＣｏ、Ｆｅ等を結晶化させることにより、３００％ちかいＭＲを実現することができる。このため、Ｂ等の添加元素を吸収する材料を上記界面に配置することが効果的である。第１乃至第６実施形態および実施例１乃至６では、導電層にＢ等の添加元素を吸収する材料を用いることが効果的であり、かつ厚くすることが高ＭＲ化に効果がある。
【０１３４】
（第６実施例）
次に、第６実施例の磁気メモリについて図３２乃至図３４を参照して説明する。この第６実施例の磁気メモリは高速読出しが可能となる。
【０１３５】
図３２に示すように、１ビットは一対のＭＴＪ素子２０ａ、２０ｂから構成され、それぞれのＭＴＪ素子２０ａ、２０ｂに反対極性の情報を記録する。一対のＭＴＪ素子２０ａ、２０ｂ間に読出し電極７０を配置し、ＭＴＪ素子２０ｂの参照層２３に電源電圧Ｖｄｄを印加し、ＭＴＪ素子２０ａの参照層２３を接地し、電極７０に読み出し電圧Ｖｒｅａｄを印加することにより、電極７０を介して情報を読出す（図３３、図３４）。これにより、情報の信頼性を改善し、高速読出しを可能にする。なお、導電層１２の下方に２つのトランジスタ７２ａ、７２ｂが配置されている。トランジスタ７２ａは、ソースおよびドレインの一方がプラグ７４ａを介して導電層１２に接続され、他方がプラグ７６ａを介して配線７７ａに接続される。また、トランジスタ７２ｂは、ソースおよびドレインの一方がプラグ７４ｂを介して導電層１２に接続され、他方がプラグ７６ｂを介して配線７７ｂに接続される。ＭＴＪ素子２０ａへの情報の書き込みは、トランジスタ７２ａをＯＮに、配線７７ａと電極７０との間に書き込み電流を流すことにより行う。また、ＭＴＪ素子２０ｂへの情報の書き込みは、トランジスタ７２ｂをＯＮに、配線７７ｂと電極７０との間に書き込み電流を流すことにより行う。
【０１３６】
（第７実施例）
第７実施例の磁気メモリについて図３５および図３６を参照して説明する。この第７実施例の磁気メモリは、書き込み速度の大幅な向上を実現する例である。この第７実施例においては、ＭＴＪ素子の長軸を斜めとなるように配置し、さらにその傾き角θは、θ＜４５°とする（図３５、３６参照）。これまでの例では記憶層の磁化は歳差運動をしながら反転するため、書き込みに有限の時間、例えば数ｎｓの時間が必要である。しかし、第７実施例では、歳差運動を起こさず、反転する。よって、１ｎｓあるいはそれ以下の時間で書き込みを行うことが可能となる。
【０１３７】
（第８実施例）
第８実施例の磁気メモリについて図３７を参照して説明する。この第８実施例の磁気メモリは、ＬＬＣ(Last Level Cache)等の高速中容量のメモリに用いられる。この第８実施例においては、導電層１２上に配置された複数のビットを有し、各ビットが一対のＭＴＪ素子２０ａ、２０ｂと、これらのＭＴＪ素子２０ａ、２０ｂ間に配置された電極７１と、を備えている。各ビット内の一対のＭＴＪ素子２０ａ、２０ｂには反対極性の情報が記憶され、電極７１により一対のＭＴＪ素子２０ａ、２０ｂ間の中間電位を測定する。
【０１３８】
（第７実施形態）
第７実施形態による磁気メモリを図３８に示す。この第７実施形態の磁気メモリは、図６に示す磁気メモリ１にその書き込み回路および読み出し回路等の周辺回路を付加した構成を有している。
【０１３９】
磁気メモリ１の第１書き込みワード線ＷＷＬ１１、ＷＷＬ１２はそれぞれ第１ワード線選択回路１１０を介して第１書き込み回路１２０に接続される。第１ワード線選択回路１１０は、制御信号Ａｙｎ＜１＞、Ａｙｎ＜２＞によりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１１２＜１＞、１１２＜２＞を備える。
【０１４０】
セル選択回路１１４は、制御信号Ａｃ＜ｋ、１＞（ｋ＝１，・・・，８）を磁気メモリ１のビット選択ワード線ｂＳＷＬｋ１に送り、制御信号Ａｃ＜ｋ、２＞（ｋ＝１，・・・，８）を磁気メモリ１のビット選択ワード線ｂＳＷＬｋ２に送る。
【０１４１】
磁気メモリ１の第２書き込みワード線ＷＷＬ２１、ＷＷＬ２２はそれぞれ第２ワード線選択回路１１５を介して第２書き込み回路１２５に接続される。第２ワード線選択回路１１５は、制御信号Ａｙｓ＜１＞、Ａｙｓ＜２＞によりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１１７＜１＞、１１７＜２＞を備える。
【０１４２】
第１書き込み回路１２０は、制御信号ＳＲＣｎ、ＳＮＫｎによりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１２２ａ、１２２ｂを備える。
【０１４３】
第２書き込み回路１２５は、制御信号ＳＲＣｓ、ＳＮＫｓによりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１２７ａ、１２７ｂを備える。
【０１４４】
磁気メモリ１のバイト選択ビット線ＳＢＬ１、ＳＢＬ２はそれぞれ第２ビット線選択回路１４０から制御信号Ａｘｗ＜１＞、Ａｘｗ＜２＞を受ける。
【０１４５】
磁気メモリ１のビット線ＢＬ１、ＢＬ２はそれぞれ第１ビット線選択回路１４２を介して第１読み出し回路１３０およびＭＴＪ電圧印加回路１５０に接続される。第２ビット線選択回路１４２は、制御信号Ａｘｅ＜１＞、Ａｘｅ＜２によりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１４２ａ、１４２ｂを備える。
【０１４６】
第１読み出し回路１３０は、制御信号ＳＲＣｒにオン／オフ制御されるスイッチ素子（ＦＥＴ）１３０ａと、センスアンプ１３９ｂと、を備える。
【０１４７】
第２読み出し回路１３５は、制御信号ＳＮＫｒによりオン／オフ制御されるスイッチ素子（ＦＥＴ）１３５ａを備え、第２ワード線選択回路１１５のスイッチ素子１１７＜１＞、１１７＜２＞に接続される。
【０１４８】
ＭＴＪ電圧印加回路１５０は、制御信号ＳＲＣｖ、ＳＮＫｖによりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１５２ａ、１５２ｂを備える。
【０１４９】
制御信号ＳＲＣｖ、ＳＲＣｓ、ＳＲＣｎ、ＳＲＣｒ、ＳＮＫｖ、ＳＮＫｓ、ＳＮＫｎ、ＳＮＫｒは制御回路１６０から出力される。
【０１５０】
制御信号Ａｘｗ、Ａｘｅ、Ａｙｎ、Ａｙｓ、Ａｃはデコーダ１７０から出力される。
【０１５１】
この第７実施形態において、書き込み時に通電を行う導電層は第１ワード線選択回路１１０、第２ワード線選択回路１１５、第１ビット線選択回路１４０によって選択する。通電の極性は第１書き込み回路１２０および第２書き込み回路１２５を制御することによって行う。また、書き込み時に電圧を印加するＭＴＪ素子の選択は第１ビット線選択回路１４２およびセル選択回路１１４によって行う。ＭＴＪ素子に印加する電圧はＭＴＪ電圧印加回路１５０と第１書き込み回路１２０および第２書き込み回路１２５によって調整する。
【０１５２】
読み出し時のセル選択はセル選択回路１１４、第２ビット線選択回路１４０、第１ビット線選択回路１４２、第２ワード線選択回路１１５を用いて選択する。読み出し電流は第１読み出し回路１３０と第２読み出し回路１３５との間を通電して行う。
【０１５３】
この第７実施形態も、第２実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。また、第２実施形態と同様に、半選択ビットの数を低減し、実質上誤書き込みを解消することができる。
【０１５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１５５】
１  磁気メモリ
１０、１０１１〜１０２２  メモリセル
１２  導電層
１２ａ  第１端子
１２ｂ  第２端子
１３ａ  アップスピンを有する電子
１３ｂ  ダウンスピンを有する電子
２０１〜２０８  磁気抵抗素子（ＭＴＪ素子）
２１  記憶層
２２  非磁性層
２３  参照層
２５１〜２６８  ビット選択トランジスタ
２７１〜２７８  ダイオード
２８１〜２８８  トランジスタ
３１  バイト選択トランジスタ
３２  バイト選択トランジスタ
１１０  制御回路
１２０  制御回路
【図１】
0006270934.tif 000003
【図２】
0006270934.tif 000004
【図３】
0006270934.tif 000005
【図４】
0006270934.tif 000006
【図５】
0006270934.tif 000007
【図６】
0006270934.tif 000008
【図７】
0006270934.tif 000009
【図８】
0006270934.tif 000010
【図９】
0006270934.tif 000011
【図１０】
0006270934.tif 000012
【図１１】
0006270934.tif 000013
【図１２Ａ】
0006270934.tif 000014
【図１２Ｂ】
0006270934.tif 000015
【図１２Ｃ】
0006270934.tif 000016
【図１３】
0006270934.tif 000017
【図１４Ａ】
0006270934.tif 000018
【図１４Ｂ】
0006270934.tif 000019
【図１４Ｃ】
0006270934.tif 000020
【図１５Ａ】
0006270934.tif 000021
【図１５Ｂ】
0006270934.tif 000022
【図１６】
0006270934.tif 000023
【図１７】
0006270934.tif 000024
【図１８】
0006270934.tif 000025
【図１９】
0006270934.tif 000026
【図２０】
0006270934.tif 000027
【図２１】
0006270934.tif 000028
【図２２】
0006270934.tif 000029
【図２３】
0006270934.tif 000030
【図２４】
0006270934.tif 000031
【図２５】
0006270934.tif 000032
【図２６】
0006270934.tif 000033
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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