(57)【特許請求の範囲】
【請求項１】
同一の半導体基板上に設けられた第１半導体素子および第２半導体素子を備え、前記第１半導体素子の第１出力電極と前記第２半導体素子の第２出力電極とが電気的に接続された半導体装置であって、
第１導電型の半導体基板の一方の主面側に設けられた前記第１半導体素子のおもて面素子構造と、
前記半導体基板の一方の主面側に、前記第１半導体素子のおもて面素子構造と離して設けられた前記第２半導体素子のおもて面素子構造と、
前記半導体基板の一方の主面の表面層に、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造との間に配置されるように、かつ前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造の周囲を囲むように選択的に設けられた第２導電型の第１半導体領域と、
前記半導体基板の一方の主面の表面層の、前記第１半導体領域よりも外側に、前記第１半導体領域と離して設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分に設けられ、かつ両端部が前記第１半導体領域から前記第２半導体領域に達する平面形状を有し、前記第１半導体領域を前記第１半導体素子側と前記第２半導体素子側とに分離する１つ以上のトレンチと、
前記トレンチの内部に埋め込まれた絶縁層と、
前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分と、前記トレンチと、前記絶縁層とで構成され、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造とを電気的に分離する分離構造部と、
前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接して設けられ、かつ前記第１半導体領域よりも不純物濃度が高い、前記第１半導体素子のおもて面素子構造を構成する第２導電型の第３半導体領域と、
前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接して設けられ、かつ前記第１半導体領域よりも不純物濃度が高い、前記第２半導体素子のおもて面素子構造を構成する第２導電型の第４半導体領域と、
前記第３半導体領域の一部から、前記第１半導体領域および前記第４半導体領域の一部の上に設けられた層間絶縁膜と、
前記第３半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第１入力電極と、
前記第４半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第２入力電極と、
前記半導体基板の他方の主面に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の半導体層と、
前記半導体層に接する、前記第１出力電極および前記第２出力電極となる裏面電極と、
を備えることを特徴とする半導体装置。
【請求項２】
同一の半導体基板上に設けられた第１半導体素子および第２半導体素子を備え、前記第１半導体素子の第１出力電極と前記第２半導体素子の第２出力電極とが電気的に接続された半導体装置であって、
第１導電型の半導体基板の一方の主面側に設けられた前記第１半導体素子のおもて面素子構造と、
前記半導体基板の一方の主面側に、前記第１半導体素子のおもて面素子構造と離して設けられた前記第２半導体素子のおもて面素子構造と、
前記半導体基板の一方の主面の表面層に、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造との間に配置されるように、かつ前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造の周囲を囲むように選択的に設けられた第２導電型の第１半導体領域と、
前記半導体基板の一方の主面の表面層の、前記第１半導体領域よりも外側に、前記第１半導体領域に接して設けられた第２導電型の第２半導体領域と、
前記第１半導体領域の内部に設けられ、前記第１半導体素子のおもて面素子構造の周囲を囲む第１トレンチと、
前記第１半導体領域の内部に前記第１トレンチと離して設けられ、前記第２半導体素子のおもて面素子構造の周囲を囲む第２トレンチと、
前記第１トレンチおよび前記第２トレンチと、前記第２半導体領域との間に、前記第１トレンチ、前記第２トレンチおよび前記第２半導体領域と離して設けられ、前記第１半導体領域を内側と外側とに分離する第３トレンチと、
前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの内部に埋め込まれた絶縁層と、
前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分と、前記第１トレンチと、前記第２トレンチと、前記絶縁層とで構成され、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造とを電気的に分離する分離構造部と、
前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接して設けられ、かつ前記第１半導体領域よりも不純物濃度が高い、前記第１半導体素子のおもて面素子構造を構成する第２導電型の第３半導体領域と、
前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接して設けられ、かつ前記第１半導体領域よりも不純物濃度が高い、前記第２半導体素子のおもて面素子構造を構成する第２導電型の第４半導体領域と、
前記第３半導体領域の一部から、前記第１半導体領域および前記第４半導体領域の一部の上に設けられた層間絶縁膜と、
前記第３半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第１入力電極と、
前記第４半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第２入力電極と、
前記半導体基板の他方の主面に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の半導体層と、
前記半導体層に接する、前記第１出力電極および前記第２出力電極となる裏面電極と、
を備えることを特徴とする半導体装置。
【請求項３】
前記第１トレンチと前記第３トレンチとが最も近接している部分の幅は、前記第１トレンチと前記第２トレンチとが最も近接している部分の幅と等しいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２トレンチと前記第３トレンチとが最も近接している部分の幅は、前記第１トレンチと前記第２トレンチとが最も近接している部分の幅と等しいことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分は、最大保証オフ電圧の６０％以上を負担する幅をもち、降伏時に完全に空乏化されることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１半導体領域の、前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造よりも外側の部分から前記第２半導体領域までの部分で終端構造が構成されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記トレンチの深さは、１．７５μｍ以上５．０μｍ未満であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記トレンチの幅は、１．８μｍ以上６．０μｍ未満であることを特徴とする請求項１に記載の半導体装置。
【請求項９】
半導体材料として炭化珪素、窒化ガリウム、窒化ガリウム化合物またはシリコンを用いることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
半導体材料として四層周期六方晶の炭化珪素単結晶を用い、
前記第１半導体領域のドーズ量は１．１×１０13／ｃｍ2以上１．７５×１０13／ｃｍ2以下の範囲内であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１１】
同一の半導体基板上に設けられた第１半導体素子および第２半導体素子と、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造とを電気的に分離する分離構造部と、を備え、前記第１半導体素子の第１出力電極と前記第２半導体素子の第２出力電極とが電気的に接続された半導体装置の製造方法であって、
第１導電型の前記半導体基板の一方の主面側に、前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造を形成する工程と、
前記半導体基板の一方の主面の表面層に、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造との間に配置されるように、かつ前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造の周囲を囲むように、第２導電型の第１半導体領域を選択的に形成する工程と、
前記半導体基板の一方の主面の表面層の、前記第１半導体領域よりも外側に、前記第１半導体領域と離して第１導電型の第２半導体領域を形成する工程と、
前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接し、かつ前記第１半導体領域よりも不純物濃度が高い、前記第１半導体素子のおもて面素子構造を構成する第２導電型の第３半導体領域を形成する工程と、
前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接し、かつ前記第１半導体領域よりも不純物濃度が高い、前記第２半導体素子のおもて面素子構造を構成する第２導電型の第４半導体領域を形成する工程と、
前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分に、両端部が前記第１半導体領域から前記第２半導体領域に達する平面形状を有し、前記第１半導体領域を前記第１半導体素子側と前記第２半導体素子側とに分離する１つ以上のトレンチを形成する工程と、
前記トレンチの内部に絶縁層を埋め込む工程と、
前記第３半導体領域の一部から、前記第１半導体領域および前記第４半導体領域の一部の上に層間絶縁膜を形成する工程と、
前記第３半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第１入力電極を形成する工程と、
前記第４半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第２入力電極を形成する工程と、
前記半導体基板の他方の主面に、前記半導体基板よりも不純物濃度の高い第１導電型の半導体層を形成する工程と、
前記半導体層に接する、前記第１出力電極および前記第２出力電極となる裏面電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体は、シリコン（Ｓｉ）半導体よりもバンドギャップが広い、絶縁破壊電界強度が大きい、熱伝導率が高いという利点をもつ。さらに、炭化珪素半導体は、バルクの移動度（キャリア移動度）が十分に高く、かつシリコンと同様に熱酸化により表面を酸化して絶縁層とすることができる。このため、炭化珪素半導体は、シリコン半導体を用いたパワー半導体装置の限界を超えるパワー半導体装置を作製（製造）可能な半導体材料として実用化されつつある。
【０００３】
各種パワー半導体装置のうち、特に、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体装置が精力的に研究開発されている。例えば、１０ｋＶ以下の耐圧クラスではＭＯＳＦＥＴが主流であり、１０ｋＶを超える耐圧クラスではＩＧＢＴが有力視されている。
【０００４】
双方向の耐圧特性を有する双方向デバイスは、電力を双方向に制御する応用に欠かせない。例えば、リチウムイオンバッテリーの保護回路や、マルチレベル電力変換装置、送電網の故障個所を送電システムから隔離する故障隔離素子などが双方向デバイスの応用例である。ＭＯＳＦＥＴを用いて構成された双方向デバイスは、一般的に、図２３，２４に示す回路構成を有する。図２３，２４は、一般的な双方向デバイスの回路構成を示す回路図である。図２３，２４に示すように、ＭＯＳＦＥＴ１０１ａ，１０１ｂは、ソース端子１０２ａ，１０２ｂ、ドレイン端子１０３ａ，１０３ｂおよびゲート端子１０４ａ，１０４ｂをもつ３端子素子である。
【０００５】
双方向デバイスは、このような２つのＭＯＳＦＥＴ１０１ａ，１０１ｂのドレイン端子１０３ａ，１０３ｂ同士またはソース端子１０２ａ，１０２ｂ同士を電気的に接続した素子である（例えば、下記特許文献１，２参照。）。図２３には、２つのＭＯＳＦＥＴ１０１ａ，１０１ｂに共通のドレイン端子１０３を有する双方向デバイス１１１を示す。図２４には、２つのＭＯＳＦＥＴ１０１ａ，１０１ｂに共通のソース端子１０２を有する双方向デバイスを示す。符号１０４ａ，１０４ｂはゲート端子である。符号１０５ａ，１０５ｂは、ＭＯＳＦＥＴ１０１ａ，１０１ｂの内蔵ボディダイオードである。
【０００６】
例えば図２３の双方向デバイス１１１の使用例について、マルチレベル電力変換装置を例に説明する。図２５は、マルチレベル電力変換装置の回路構成を示す回路図である。図２５には、３レベルインバータ一相分の回路構成を示す。図２５に示すように、双方向デバイス１１１は、２つのメインスイッチＩＧＢＴ１１２，１１３の中間電位点（出力端子Ｏｕｔ）と、２つの直流リンクコンデンサ１１０によってバス電圧Ｖｂｕｓを分圧して作った中性点Ｎとの間に接続され、２つのＩＧＢＴ１１２，１１３の中間電位をクランプする中性点クランプに用いられている。符号１１４は、２つのＩＧＢＴ１１２，１１３の中間電位点から交流電力を供給される誘導負荷である。
【０００７】
双方向デバイス１１１は、ＭＯＳＦＥＴ１０１ａ，１０１ｂをそれぞれ異なる半導体基板（半導体チップ）に形成し、この２つの半導体チップを絶縁基板上に実装することが一般的である。図２６は、従来のパッケージのケース内の状態の一例を示す平面図である。図２６に示すように、ＭＯＳＦＥＴ１０１ａ，１０１ｂは、異なる半導体チップに形成されている。ＭＯＳＦＥＴ１０１ａ，１０１ｂの各裏面電極（ドレイン電極）は、それぞれＤＣＢ（Ｄｉｒｅｃｔ  Ｃｏｐｐｅｒ  Ｂｏｎｄｉｎｇ）基板などのセラミックス基板（絶縁基板）１２５表面の銅（Ｃｕ）配線層に接合されている。この銅配線層は、ワイヤによってドレインパッド１２３に電気的に接続され、ＭＯＳＦＥＴ１０１ａ，１０１ｂに共通のドレイン端子１０３となる。
【０００８】
ＭＯＳＦＥＴ１０１ａ，１０１ｂの各おもて面電極（ソース端子１０２ａ，１０２ｂ）は、それぞれ、ワイヤによって絶縁基板１２５表面の異なるソースパッド１２２ａ，１２２ｂに接続されている。また、ＭＯＳＦＥＴ１０１ａ，１０１ｂの各おもて面電極は、それぞれ、ワイヤによって絶縁基板１２５表面の例えばソース補助端子１２６ａ，１２６ｂに接続されている。ソース補助端子１２６ａ，１２６ｂは、ゲート信号を加える時のソース電位接続端子になる。ＭＯＳＦＥＴ１０１ａ，１０１ｂの各ゲート電極（ゲート端子１０４ａ，１０４ｂ）は、それぞれ、ワイヤによって絶縁基板１２５表面の異なるゲートパッド１２４ａ，１２４ｂに接続されている。
【０００９】
また、ＭＯＳＦＥＴ１０１ａ，１０１ｂを同一半導体チップにモノリシック（Ｍｏｎｏｌｉｔｈｉｃ）に形成することは公知である。下記特許文献１には、双方向スイッチを構成する２つのＭＯＳＦＥＴをモノリシックに形成した１つの半導体チップを絶縁基板上に実装してケースに収納したケース構造と呼ばれるパッケージ構造の半導体装置について開示されている。図２７は、従来のパッケージを上側（ケース上部を塞ぐ蓋体側）からみた平面構造を示す平面図である。図２８は、図２７の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図２７，２８は下記特許文献１の図６Ａ，６Ｂに相当する。
【００１０】
図２７，２８に示すように、ＭＯＳＦＥＴ１０１ａ，１０１ｂは、同一の半導体チップ（シリコン基板）１３１に一体化され、ケース１３０に収納されている。ＭＯＳＦＥＴ１０１ａ，１０１ｂの各ソース端子（不図示）は、それぞれ、ケース１３０の外側に露出する外部接続用端子１３２ａ，１３２ｂに接続され、ケース１３０の外部に引き出されている。ＭＯＳＦＥＴ１０１ａ，１０１ｂが形成された半導体チップ１３１は、ＭＯＳＦＥＴ１０１ａ，１０１ｂに共通のドレイン抵抗１３３となる。ドレイン抵抗１３３を低減させるために、シリコン基板１３１の裏面には裏面電極１３４が形成されている。
【００１１】
また、下記特許文献１では、ＤＦＮパッケージ（Ｄｕａｌ  Ｆｌａｔ  Ｎｏ−ｌｅａｄｓ  Ｐａｃｋａｇｅ）に双方向スイッチを実装していることから、双方向スイッチを構成するＭＯＳＦＥＴは低耐圧素子であると推測される。また、下記特許文献１では、同一基板に一体化したＭＯＳＦＥＴ１０１ａ，１０１ｂ間の構造について明らかにしていない。ＭＯＳＦＥＴ１０１ａ，１０１ｂを高耐圧素子とする場合、ＭＯＳＦＥＴ１０１ａ，１０１ｂ間に耐圧を保持するためエッジ終端構造部が必要となる。例えば炭化珪素半導体を用いた半導体素子（以下、炭化珪素半導体素子とする）では、エッジ終端構造部を接合終端（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）構造とすることが一般的である。
【００１２】
次に、ＪＴＥ構造について説明する。図２９は、従来の半導体装置のエッジ終端構造部の一例を示す断面図である。図２９に示すように、ｎ+型ドレイン層となるｎ+型半導体基板（半導体チップ）１４１のおもて面に、ｎ-型ドリフト層１４２が設けられている。活性領域において、ｎ-型ドリフト層１４２の、ｎ+型半導体基板１４１側に対して反対側の表面層には、素子構造を構成するｐ+型ウェル領域１４３が設けられている。ｐ+型ウェル領域１４３とｎ-型ドリフト層１４２とで素子の主接合が形成され、オフ状態のときにｐ+型ウェル領域１４３とｎ-型ドリフト層１４２との間のｐｎ接合から空乏層１５２が広がる。活性領域とは、オン状態のときに電流が流れる領域である。
【００１３】
また、ｎ-型ドリフト層１４２の、ｎ+型半導体基板１４１側に対して反対側の表面層には、ｐ+型ウェル領域１４３のチップ端部側に接し、かつ活性領域の周囲を囲むｐ型ＪＴＥ領域１４４が設けられている。ｐ+型ウェル領域１４３とｎ-型ドリフト層１４２との間のｐｎ接合終端に、ｐ+型ウェル領域１４３よりも不純物濃度の低いｐ型ＪＴＥ領域１４４を配置することでＪＴＥ構造が構成される。また、ｎ-型ドリフト層１４２の、ｎ+型半導体基板１４１側に対して反対側の表面層には、ｐ型ＪＴＥ領域１４４よりもチップ端部側に、ｐ型ＪＴＥ領域１４４と離して、ｎ+型チャネルストップ領域１４５が設けられている。ｐ+型ウェル領域１４３とｐ型ＪＴＥ領域１４４との境界からチップ端部側がエッジ終端構造部である。
【００１４】
ｐ+型ウェル領域１４３のエッジ終端構造部側の一部の表面から、ｐ型ＪＴＥ領域１４４およびｎ+型チャネルストップ領域１４５の表面上にわたって、層間絶縁膜１４６が設けられている。ソース電極１４７は、ｐ+型ウェル領域１４３に接する。ソース電極１４７のエッジ終端構造部側の一部の表面からおよび層間絶縁膜１４６の表面上にわたってパッシベーション膜１５１が設けられている。ｎ+型半導体基板１４１の裏面には、ドレイン電極１４８が設けられている。チップ両端部付近には、それぞれスクライブ領域１４９が設けられている。チップ両端部の各側面１５０ａは、スクライブ領域１４９で半導体ウエハをチップ状に切断（個片化）するダイシングにより凹凸が生じた状態１５０ｂとなっている。
【００１５】
エッジ終端構造部の別の一例を図３０に示す。図３０は、従来の半導体装置のエッジ終端構造部の別の一例を示す断面図である。図３０に示すように、ＭＯＳＦＥＴ１０１ａ，１０１ｂを同一の半導体基板にモノリシックに形成する場合、ｎ+型チャネルストップ領域１４５を中心にＭＯＳＦＥＴ１０１ａ，１０１ｂを対称的に配置すればよい。この場合、ＭＯＳＦＥＴ１０１ａ，１０１ｂの２つの半導体チップを絶縁基板１２５上に実装した際に（図２６，２９）、各半導体チップの、隣り合うチップ側に配置されることとなるスクライブ領域１４９がいらなくなるため、縮小化を図ることができる。
【００１６】
したがって、ＭＯＳＦＥＴ１０１ａ，１０１ｂをモノリシックに形成した１つの半導体チップを絶縁基板上に実装する場合、ＭＯＳＦＥＴ１０１ａ，１０１ｂの２つの半導体チップを絶縁基板１２５上に実装する場合よりも、ＭＯＳＦＥＴ１０１ａ，１０１ｂに共通のドレイン端子１０３となる絶縁基板１２５上の銅配線層の表面積を小さくすることができる。図３０では、ｐ+型ウェル領域１４３、ｐ型ＪＴＥ領域１４４、ソース電極１４７、および、主接合から広がる空乏層１５２の符号末尾に、それぞれＭＯＳＦＥＴ１０１ａ，１０１ｂを示すａ，ｂを付している。
【００１７】
また、ＭＯＳＦＥＴのエッジ終端構造として、ＭＯＳＦＥＴの主接合部の周囲を取り囲むように複数のトレンチを形成し、各トレンチの底部とトレンチの間にそれぞれｐ+型層あるいはショットキーコンタクトを設けた構造が提案されている（例えば、下記特許文献３参照。）。下記特許文献３のエッジ終端構造について説明する。図３１は、従来の半導体装置のエッジ終端構造部の別の一例を示す断面図である。図３１は、下記特許文献３の図２に相当する。図３１に示すように、ｎ+型ドレイン層となるｎ+型半導体基板１４１のおもて面に、ｎ-型ドリフト層１４２が設けられている。
【００１８】
活性領域において、ｎ-型ドリフト層１４２の、ｎ+型半導体基板１４１側に対して反対側の表面層には、ｐ型ウェル領域１５３が設けられている。ｐ型ウェル領域１５３を基板深さ方向に貫通してｎ-型ドリフト層１４２に達するトレンチ（以下、活性部トレンチとする）１５４が設けられている。ｐ型ウェル領域１５３は、活性部トレンチ１５４によって複数の領域に分離されている。活性部トレンチ１５４の内部には、ゲート絶縁膜１５５を介してゲート電極１５６が設けられている。ｐ型ウェル領域１５３の内部には、活性部トレンチ１５４の側壁のゲート絶縁膜１５５に接するｎ+型ソース領域１５７が選択的に設けられている。
【００１９】
また、エッジ終端構造部において、ｎ-型ドリフト層１４２の、ｎ+型半導体基板１４１側に対して反対側の表面層には、活性領域にｐ型ウェル領域１５３が設けられ、ｐ型終端領域１６３が設けられている。ｐ型終端領域１６３を基板深さ方向に貫通してｎ-型ドリフト層１４２に達するトレンチ（以下、終端部トレンチとする）１６４が設けられている。ｐ型終端領域１６３は、終端部トレンチ１６４によって複数のｐ型領域に分割されている。ｐ型終端領域１６３の、終端部トレンチ１６４間に挟まれた部分はｐ型ＪＴＥ領域１６２として機能する。
【００２０】
ｎ-型ドリフト層１４２の、終端部トレンチ１６４の底部に露出する部分の表面層には、ｐ+型領域１６１が設けられている。終端部トレンチ１６４の内壁に沿って絶縁膜１６５が設けられている。終端部トレンチ１６４の内部は、絶縁膜１６５に完全に埋め込まれていない。ゲート電極１５６、ｐ型ＪＴＥ領域１６２およびｐ型終端領域１６３を覆うように層間絶縁膜１５８が設けられている。ソース電極１５９は、層間絶縁膜１５８を深さ方向に貫通するコンタクトホールを介してｎ+型ソース領域１５７およびｐ型ウェル領域１５３に接するとともに、層間絶縁膜１５８によってゲート電極１５６と電気的に絶縁されている。ｎ+型半導体基板１４１の裏面には、ドレイン電極１６０が設けられている。
【００２１】
図３０，３１に示す半導体装置では、ｐ型ＪＴＥ領域１４４と、ｎ-型ドリフト層１４２の、ｐ型ＪＴＥ領域１４４とｎ+型チャネルストップ領域１４５とに挟まれた部分で素子おもて面の耐圧を分担している。
【００２２】
また、ＭＯＳＦＥＴの別のエッジ終端構造として、次の構造が提案されている。図３２は、従来の半導体装置のエッジ終端構造部の別の一例を示す断面図である。図３２の半導体装置が図３１の半導体装置と異なる点は、次の５点である。１つ目の相違点は、ｎ-型ドリフト層１４２の、ｎ+型半導体基板１４１側に対して反対側の表面層全面にｐ型ウェル領域１５３が設けられ、ｐ型ウェル領域１５３がｐ型終端領域やｐ型ＪＴＥ領域を兼ねる点である。２つ目の相違点は、エッジ終端構造部の終端部トレンチ１６４に絶縁膜１６６が完全に埋め込まれている点である。３つ目の相違点は、最も活性領域側の終端部トレンチ１６４の底部にのみｐ+型領域１６１が設けられている点である。
【００２３】
４つ目の相違点は、活性領域からエッジ終端構造にわたって、ｐ型ウェル領域１５３の、ソース電極１５９側の表面層全面にｐ+型コンタクト領域１６７が設けられている点である。５つ目の相違点は、ｐ型ウェル領域１５３の、終端部トレンチ１６４間に挟まれた部分を覆うようにシールド電極１６８が設けられている点である。シールド電極１６８は、層間絶縁膜１５８およびゲート絶縁膜１５５を貫通してｐ+型コンタクト領域１６７に達するコンタクトホールを介して、ｐ+型コンタクト領域１６７に接する。活性領域においてｐ+型コンタクト領域１６７には、ソース電極１５９が接する（例えば、下記特許文献４参照。）。図３２は下記特許文献４の図２に相当する。
【００２４】
また、ＭＯＳＦＥＴの別のエッジ終端構造として、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを基板主面に平行な方向に交互に配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ  Ｊｕｎｃｔｉｏｎ）構造を備えた半導体装置（以下、超接合半導体装置とする）のエッジ終端構造が提案されている（例えば、下記非特許文献１参照。）。下記非特許文献１の超接合半導体装置のエッジ終端構造について説明する。図３３は、従来の超接合半導体装置のエッジ終端構造部の別の一例を示す断面図である。図３３は、下記非特許文献１の図３に相当する。図３３に示すように、ｎ+型ドレイン層となるｎ+型半導体基板１７１のおもて面に、ｎ-型ドリフト層１７２が設けられている。
【００２５】
ｎ-型ドリフト層１７２の、ｎ+型半導体基板１７１側に対して反対側の表面層には、活性領域にｐ型ウェル領域１７３が設けられている。活性領域には、ｐ型ウェル領域１７３を深さ方向に貫通してｎ-型ドリフト層１７２に達する活性部トレンチ１７４ａが設けられている。活性領域とエッジ終端構造部との境界には、ｐ型ウェル領域１７３を深さ方向に貫通してｎ-型ドリフト層１７２に達する終端部トレンチ１７４ｂが設けられている。活性部トレンチ１７４ａおよび終端部トレンチ１７４ｂは、ｎ-型ドリフト層１７２の厚さの大半を貫通し、ｎ+型半導体基板１７１とｎ-型ドリフト層１７２との界面付近にまで達する。
【００２６】
活性部トレンチ１７４ａおよび終端部トレンチ１７４ｂの内壁に露出するｎ-型ドリフト層１７２の表面層にｐ型領域１７５が設けられている。ｎ-型ドリフト層１７２とｐ型領域１７５とはチャージバランスとなっている。活性部トレンチ１７４ａおよび終端部トレンチ１７４ｂの内部には絶縁膜１７６が埋め込まれている。ｐ型ウェル領域１７３の内部には、ｎ+型ソース領域１７７が選択的に設けられている。ｐ型ウェル領域１７３の、ｎ-型ドリフト層１７２とｎ+型ソース領域１７７とに挟まれた部分の表面上には、ゲート絶縁膜１７８を介してゲート電極１７９が設けられている。
【００２７】
ゲート電極１７９を覆うように層間絶縁膜１８０が設けられている。ソース電極１８１は、層間絶縁膜１８０を深さ方向に貫通するコンタクトホールを介してｎ+型ソース領域１７７およびｐ型ウェル領域１７３に接するとともに、層間絶縁膜１８０によってゲート電極１７９と電気的に絶縁されている。また、ソース電極１８１は、終端部トレンチ１７４ｂを覆う層間絶縁膜１８０上に延在し、層間絶縁膜１８０を介して終端部トレンチ１７４ｂの一部を覆う。ｎ+型半導体基板１７１の裏面には、ドレイン電極１８２が設けられている。
【００２８】
また、ＭＯＳＦＥＴの別のエッジ終端構造として、トレンチ構造体は、デバイス部とデバイス終端部を有する第１導電型の第１の半導体層の、デバイス終端部表面に溝が設けられ、溝を覆うように絶縁物を埋設させた構造が提案されている（例えば、下記特許文献５参照。）。
【００２９】
また、ＭＯＳＦＥＴの別のエッジ終端構造として、ｎ半導体基板にトレンチを形成し、このトレンチ内を絶縁膜で充填し、この絶縁膜にｐウェル領域より溝が深い凹部を形成し、フィールドプレート電極をこの凹部内に形成した構造が提案されている（例えば、下記特許文献６参照。）。
【００３０】
また、炭化珪素を用いた縦型ＭＯＳＦＥＴを同一の半導体基板に配置した半導体装置として、対向する表面と裏面とを有する炭化珪素基板と、基板おもて面から裏面に達するように設けられた分離領域と、分離領域の両側にそれぞれ設けられた第１および第２の縦型ＭＯＳＦＥＴとを含む装置が提案されている（例えば、下記特許文献７参照。）。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特許第５２０４５０３号公報
【特許文献２】特開２０１１−２５４３８７号公報
【特許文献３】特開平１１−０８７６９８号公報
【特許文献４】特開２００８−２７０６８１号公報
【特許文献５】特開２０１３−０８０８９３号公報
【特許文献６】特開２００６−１２０８０７号公報
【特許文献７】国際公開２００２／０９７８８８号公報
【非特許文献】
【００３２】
【非特許文献１】エイチ・マフフーズ−コトビー（Ｈ．Ｍａｈｆｏｚ−Ｋｏｔｂ）、外５名、フィージビリティ  スタディ  オブ  ア  ジャンクション  ターミネーション  ユージング  ディープ  トレンチ  アイソレーション  テクニック  フォア  ザ  リアライゼーション  オブ  ＤＴ−ＳＪＭＯＳＦＥＴｓ（Ｆｅａｓｉｂｉｌｉｔｙ  ｓｔｕｄｙ  ｏｆ  ａ  ｊｕｎｃｔｉｏｎ  ｔｅｒｍｉｎａｔｉｏｎ  ｕｓｉｎｇ  ｄｅｅｐ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ｔｈｅ  ｒｅａｌｉｚａｔｉｏｎ  ｏｆ  ＤＴ−ＳＪＭＯＳＦＥＴｓ）、プロシーディングス  オブ  ザ  ２０ｔｈ  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシズ  アンド  ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ２０ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ）、（オーランド）、アイ・トリプル・イー（ＩＥＥＥ）、２００８年５月１８日〜５月２２日、ｐ．３０３−３０６
【発明の概要】
【発明が解決しようとする課題】
【００３３】
しかしながら、図３０のようにＭＯＳＦＥＴ１０１ａ，１０１ｂを同一の半導体基板（半導体チップ）にモノリシックに形成した場合、ＭＯＳＦＥＴ１０１ａとＭＯＳＦＥＴ１０１ｂとを電気的に分離する分離構造部の長さ（幅）Ｌ１１は、ＭＯＳＦＥＴ１０１ａ，１０１ｂを異なる半導体チップに形成した場合（図２６）の１つの半導体チップのエッジ終端構造（ＪＴＥ構造）の長さＬ１０の約２倍となる。分離構造部とは、ＭＯＳＦＥＴ１０１ａ，１０１ｂが形成される各活性領域間に挟まれた部分である。ＭＯＳＦＥＴ１０１ａ，１０１ｂをモノリシックに形成した１つの半導体チップを絶縁基板１２５上に実装する場合、絶縁基板１２５のおもて面の銅配線層（ＭＯＳＦＥＴ１０１ａ，１０１ｂに共通のドレイン端子１０３となる配線層）の表面積を小さくすることができる。しかし、この銅配線層と、絶縁基板１２５のセラミック層と、絶縁基板１２５の裏面の銅配線層とで寄生容量Ｃが形成される。
【００３４】
このようなモジュール（半導体チップを実装した絶縁基板１２５）をヒートシンク上に配置してマルチレベル電力変換装置（図２５参照）を作製した場合、直流リンクコンデンサ１１０は、コモンモードノイズや配線の悪影響を受けてコモンモードノイズをノーマルモードノイズに変換する虞がある。コモンモードノイズとは、電源線とグランドＧＮＤとの間で生成されるノイズである。ノーマルモードノイズとは、主回線に流れるノイズである。炭化珪素ＭＯＳＦＥＴでは、高速動作が期待されるため、ドレイン端子１０３の電圧の時間変動（ｄＶ／ｄｔ）が大きく、絶縁基板１２５の寄生容量Ｃをより低減させることが望ましい。また、ＭＯＳＦＥＴ１０１ａ，１０１ｂを同一の半導体基板にモノリシックに形成してなる双方向デバイスを、トランジスタアウトライン（ＴＯ：Ｔｒａｎｓｉｓｔｏｒ  Ｏｕｔｌｉｎｅ）の個別（ディスクリート：Ｄｉｓｃｒｅｔｅ）パッケージに実装する場合には、より一層の小型化が望まれる。
【００３５】
また、図３１，３２に示す半導体装置では、ダイシングに必要な領域を取り除いて対称配置すれば双方向の耐圧特性を有する双方向デバイスを得られる。しかし、図３１に示す半導体装置では、耐圧がｎ-型ドリフト層１４２の、ｐ型終端領域１６３とｐ+型領域１６１との間にしか分担されていないため、終端構造の長さに耐圧を分担しない無駄な長さ（ｐ型終端領域１６３の表面距離）が含まれた状態となっている。図３２に示す半導体装置についても、図３１に示す半導体装置と同様の問題がある。また、図３２に示す半導体装置では、活性領域とエッジ終端構造部との境界付近に配置されるｐ型ベース領域１５３が耐圧を分担していないことは、上記特許文献４の図９の静電ポテンシャル分布にも示されている。
【００３６】
また、図３３に示す半導体装置では、ダイシングに必要な領域を取り除いて対称配置すれば双方向の耐圧特性を有する双方向デバイスを得られる。しかし、図３３に示す半導体装置では、１２００Ｖ耐圧クラスとするためには、終端部トレンチ１７４ｂの深さを９０μｍ以上とし、幅を７５μｍ以上とする必要があり、製造性に優れていない。
【００３７】
この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板に一体的に形成した２つの半導体素子を電気的に分離する分離構造部の長さ（幅）を短くし小型化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、同一の半導体基板上に設けられた第１半導体素子および第２半導体素子を備え、前記第１半導体素子の第１出力電極と前記第２半導体素子の第２出力電極とが電気的に接続された半導体装置であって、次の特徴を有する。第１導電型の半導体基板の一方の主面側に、前記第１半導体素子のおもて面素子構造が設けられている。前記半導体基板の一方の主面側に、前記第１半導体素子のおもて面素子構造と離して前記第２半導体素子のおもて面素子構造が設けられている。前記半導体基板の一方の主面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域は、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造との間に配置される。かつ、前記第１半導体領域は、前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造の周囲を囲む。前記半導体基板の一方の主面の表面層の、前記第１半導体領域よりも外側に、前記第１半導体領域と離して第１導電型の第２半導体領域が設けられている。前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分に、１つ以上のトレンチが設けられている。前記トレンチは、両端部が前記第１半導体領域から前記第２半導体領域に達する平面形状を有し、前記第１半導体領域を前記第１半導体素子側と前記第２半導体素子側とに分離する。前記トレンチの内部に、絶縁層が埋め込まれている。前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分と、前記トレンチと、前記絶縁層とで分離構造部が構成される。前記分離構造部は、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造とを電気的に分離する。前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接して、前記第１半導体素子のおもて面素子構造を構成する第２導電型の第３半導体領域が設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接して、前記第２半導体素子のおもて面素子構造を構成する第２導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記第３半導体領域の一部から、前記第１半導体領域および前記第４半導体領域の一部の上に、層間絶縁膜が設けられている。前記第３半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第１入力電極が設けられている。前記第４半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第２入力電極が設けられている。前記半導体基板の他方の主面側に、前記半導体基板よりも不純物濃度の高い第１導電型の半導体層が設けられている。前記半導体層に接する裏面電極が設けられている。前記裏面電極は、前記第１出力電極および前記第２出力電極となる。
【００３９】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、同一の半導体基板上に設けられた第１半導体素子および第２半導体素子を備え、前記第１半導体素子の第１出力電極と前記第２半導体素子の第２出力電極とが電気的に接続された半導体装置であって、次の特徴を有する。第１導電型の半導体基板の一方の主面側に、前記第１半導体素子のおもて面素子構造が設けられている。前記半導体基板の一方の主面側に、前記第１半導体素子のおもて面素子構造と離して前記第２半導体素子のおもて面素子構造が設けられている。前記半導体基板の一方の主面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域は、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造との間に配置される。かつ、前記第１半導体領域は、前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造の周囲を囲む。前記半導体基板の一方の主面の表面層の、前記第１半導体領域よりも外側に、前記第１半導体領域に接して第２導電型の第２半導体領域が設けられている。前記第１半導体領域の内部に、前記第１半導体素子のおもて面素子構造の周囲を囲む第１トレンチが設けられている。前記第１半導体領域の内部に前記第１トレンチと離して、前記第２半導体素子のおもて面素子構造の周囲を囲む第２トレンチが設けられている。前記第１トレンチおよび前記第２トレンチと、前記第２半導体領域との間に、前記第１トレンチ、前記第２トレンチおよび前記第２半導体領域と離して第３トレンチが設けられている。前記第３トレンチは、前記第１半導体領域を内側と外側とに分離する。前記第１トレンチ、前記第２トレンチおよび前記第３トレンチの内部に、絶縁層が埋め込まれている。前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分と、前記第１トレンチと、前記第２トレンチと、前記絶縁層とで分離構造部が構成される。前記分離構造部は、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造とを電気的に分離する。前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接して、前記第１半導体素子のおもて面素子構造を構成する第２導電型の第３半導体領域が設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接して、前記第２半導体素子のおもて面素子構造を構成する第２導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記第３半導体領域の一部から、前記第１半導体領域および前記第４半導体領域の一部の上に、層間絶縁膜が設けられている。前記第３半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第１入力電極が設けられている。前記第４半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第２入力電極が設けられている。前記半導体基板の他方の主面側に、前記半導体基板よりも不純物濃度の高い第１導電型の半導体層が設けられている。前記半導体層に接する裏面電極が設けられている。前記裏面電極は、前記第１出力電極および前記第２出力電極となる。
【００４０】
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチと前記第３トレンチとが最も近接している部分の幅は、前記第１トレンチと前記第２トレンチとが最も近接している部分の幅と等しいことを特徴とする。
【００４１】
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチと前記第３トレンチとが最も近接している部分の幅は、前記第１トレンチと前記第２トレンチとが最も近接している部分の幅と等しいことを特徴とする。
【００４２】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分は、最大保証オフ電圧の６０％以上を負担する幅をもち、降伏時に完全に空乏化されることを特徴とする。
【００４３】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の、前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造よりも外側の部分から前記第２半導体領域までの部分で終端構造が構成されていることを特徴とする。
【００４５】
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの深さは、１．７５μｍ以上５．０μｍ未満であることを特徴とする。
【００４６】
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの幅は、１．８μｍ以上６．０μｍ未満であることを特徴とする。
【００４７】
また、この発明にかかる半導体装置は、上述した発明において、半導体材料として炭化珪素、窒化ガリウム、窒化ガリウム化合物またはシリコンを用いることを特徴とする。
【００４８】
また、この発明にかかる半導体装置は、上述した発明において、半導体材料として四層周期六方晶の炭化珪素単結晶を用い、前記第１半導体領域のドーズ量は１．１×１０13／ｃｍ2以上１．７５×１０13／ｃｍ2以下の範囲内であることを特徴とする。
【００４９】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、同一の半導体基板上に設けられた第１半導体素子および第２半導体素子と、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造とを電気的に分離する分離構造部と、を備え、前記第１半導体素子の第１出力電極と前記第２半導体素子の第２出力電極とが電気的に接続された半導体装置の製造方法であって、次の特徴を有する。まず、第１導電型の前記半導体基板の一方の主面側に、前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造を形成する工程を行う。次に、前記半導体基板の一方の主面の表面層に、前記第１半導体素子のおもて面素子構造と前記第２半導体素子のおもて面素子構造との間に配置されるように、かつ前記第１半導体素子のおもて面素子構造および前記第２半導体素子のおもて面素子構造の周囲を囲むように、第２導電型の第１半導体領域を選択的に形成する工程を行う。次に、前記半導体基板の一方の主面の表面層の、前記第１半導体領域よりも外側に、前記第１半導体領域と離して第１導電型の第２半導体領域を形成する工程を行う。次に、前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接し、かつ前記第１半導体領域よりも不純物濃度が高い、前記第１半導体素子のおもて面素子構造を構成する第２導電型の第３半導体領域を形成する工程を行う。次に、前記半導体基板の一方の主面の表面層に、前記第１半導体領域に接し、かつ前記第１半導体領域よりも不純物濃度が高い、前記第２半導体素子のおもて面素子構造を構成する第２導電型の第４半導体領域を形成する工程を行う。次に、前記第１半導体領域の、前記第１半導体素子と前記第２半導体素子との間の部分に、両端部が前記第１半導体領域から前記第２半導体領域に達する平面形状を有し、前記第１半導体領域を前記第１半導体素子側と前記第２半導体素子側とに分離する１つ以上のトレンチを形成する工程を行う。次に、前記トレンチの内部に絶縁層を埋め込む工程を行う。次に、前記第３半導体領域の一部から、前記第１半導体領域および前記第４半導体領域の一部の上に層間絶縁膜を形成する工程を行う。次に、前記第３半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第１入力電極を形成する工程を行う。次に、前記第４半導体領域および前記第１半導体領域に接し、前記層間絶縁膜上に延在する第２入力電極を形成する工程を行う。次に、前記半導体基板の他方の主面に、前記半導体基板よりも不純物濃度の高い第１導電型の半導体層を形成する工程を行う。次に、前記半導体層に接する、前記第１出力電極および前記第２出力電極となる裏面電極を形成する工程を行う。
【００５０】
本発明によれば、従来の双方向デバイス（図３０〜３２）に比べて、分離構造部にｎ+型チャネルストップ領域や、ｎ+型チャネルストップ領域とｐ型ＪＴＥ領域との間のｎ-型ドリフト層が含まれない分、分離構造部の長さを短くすることができる。
【発明の効果】
【００５１】
本発明にかかる半導体装置および半導体装置の製造方法によれば、同一の半導体基板に一体的に形成した２つの半導体素子を電気的に分離する分離構造部の長さ（幅）を短くし小型化を図ることができるという効果を奏する。
【図面の簡単な説明】
【００５２】
【図１】実施の形態１にかかる半導体装置を実装したパッケージのケース内の状態の一例を示す平面図である。
【図２】図１の絶縁基板上に搭載された半導体チップを上側（ケース蓋側）から見た状態を示す平面図である。
【図３】図２の切断線Ａ−Ａ’における断面構造を示す断面図である。
【図４】図３の２つのＭＯＳＦＥＴを電気的に分離する分離構造部を拡大して示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１２】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図１３】実施例１にかかる半導体装置のｐ型ＪＴＥ領域の不純物濃度と分離構造部の耐圧および電荷耐性との関係を示す特性図である。
【図１４】実施例２にかかる半導体装置のトレンチの深さと分離構造部の耐圧および電荷耐性との関係を示す特性図である。
【図１５】実施例３にかかる半導体装置のトレンチの幅と分離構造部の耐圧および電荷耐性との関係を示す特性図である。
【図１６】従来例の半導体装置のｐ型ＪＴＥ領域の不純物濃度と分離構造部の耐圧との関係を示す特性図である。
【図１７】従来例の半導体装置の静電ポテンシャル分布を示す説明図である。
【図１８】従来例の半導体装置の静電ポテンシャル分布および電荷強度分布を示す特性図である。
【図１９】実施例３の半導体装置の静電ポテンシャル分布を示す説明図である。
【図２０】実施例３の半導体装置の静電ポテンシャル分布および電荷強度分布を示す特性図である。
【図２１】絶縁基板上に搭載された半導体チップを上側（ケース蓋側）から見た状態を示す平面図である。
【図２２】図２１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。
【図２３】一般的な双方向デバイスの回路構成を示す回路図である。
【図２４】一般的な双方向デバイスの回路構成を示す回路図である。
【図２５】マルチレベル電力変換装置の回路構成を示す回路図である。
【図２６】従来のパッケージのケース内の状態の一例を示す平面図である。
【図２７】従来のパッケージを上側（ケース上部を塞ぐ蓋体側）からみた平面構造を示す平面図である。
【図２８】図２７の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。
【図２９】従来の半導体装置のエッジ終端構造部の一例を示す断面図である。
【図３０】従来の半導体装置のエッジ終端構造部の別の一例を示す断面図である。
【図３１】従来の半導体装置のエッジ終端構造部の別の一例を示す断面図である。
【図３２】従来の半導体装置のエッジ終端構造部の別の一例を示す断面図である。
【図３３】従来の超接合半導体装置のエッジ終端構造部の別の一例を示す断面図である。
【発明を実施するための形態】
【００５３】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００５４】
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、炭化珪素（ＳｉＣ）を用いた半導体装置（以下、炭化珪素半導体装置とする）を例に説明する。図１は、実施の形態１にかかる半導体装置を実装したパッケージのケース内の状態の一例を示す平面図である。図１には、複数素子を搭載したモジュールまたは個別（ディスクリート）半導体素子のパッケージ内のチップ実装ブロックを示す。図２は、図１の絶縁基板上に搭載された半導体チップを上側（ケース蓋側）から見た状態を示す平面図である。図３は、図２の切断線Ａ−Ａ’における断面構造を示す断面図である。図４は、図３の２つのＭＯＳＦＥＴを電気的に分離する分離構造部を拡大して示す断面図である。
【００５５】
実施の形態１にかかる半導体装置は、ＭＯＳＦＥＴ（第１，２半導体素子）１０１ａ，１０１ｂのドレイン端子１０３ａ，１０３ｂ同士を電気的に接続した双方向デバイスである。実施の形態１にかかる半導体装置の回路構成および使用例は、例えば従来と同様である（図２３，２５参照）。図１に示すように、双方向デバイスを構成するＭＯＳＦＥＴ１０１ａ，１０１ｂは、同一の半導体基板（半導体チップ）に形成されている。
【００５６】
ＭＯＳＦＥＴ１０１ａ，１０１ｂの各裏面電極（各ドレイン電極（第１，２出力電極））は、それぞれＤＣＢ基板などのセラミックス基板（絶縁基板）２５表面の銅（Ｃｕ）配線層に接合されている。この銅配線層は、ワイヤによってドレインパッド２３に電気的に接続され、ＭＯＳＦＥＴ１０１ａ，１０１ｂに共通のドレイン端子１０３となる。ＭＯＳＦＥＴ１０１ａ，１０１ｂの各おもて面電極（ソース端子１０２ａ，１０２ｂ）は、それぞれ、ワイヤによって絶縁基板２５表面の異なるソースパッド２２ａ，２２ｂに接続されている。ソースパッド２２ａ，２２ｂは、例えばケースの外部接続用端子に接続され、ケースの外部に引き出されている。
【００５７】
ソースパッド２２ａ，２２ｂは、それぞれＭＯＳＦＥＴ１０１ａ，１０１ｂに流す大電流の入力を受ける主ソース端子である。また、ＭＯＳＦＥＴ１０１ａ，１０１ｂの各おもて面電極は、それぞれ、ワイヤによって絶縁基板２５表面の例えばソース補助端子２６ａ，２６ｂに接続されている。ソース補助端子２６ａ，２６ｂは、ゲート信号を加える時のソース電位接続端子になる。ＭＯＳＦＥＴ１０１ａ，１０１ｂの各ゲート電極（ゲート端子１０４ａ，１０４ｂ）は、それぞれ、ワイヤによって絶縁基板２５表面の異なるゲートパッド２４ａ，２４ｂに接続されている。
【００５８】
次に、実施の形態１にかかる半導体装置の平面構造について説明する。図２に示すように、チップ外周には、チップ中央部を囲む略矩形環状の平面形状を有するｎ+型チャネルストップ領域（第２半導体領域）１３が配置されている。半導体チップの、ｎ+型チャネルストップ領域１３よりも外側の部分はｎ-型ドリフト層２であり、ダイシングにより半導体ウエハをチップ状に切断（個片化）した際の切断線となったスクライブ領域１４である。ｎ+型チャネルストップ領域１３の内側には、ｎ+型チャネルストップ領域１３と離してｐ型ＪＴＥ領域（第１半導体領域）４が配置されている。ｎ+型チャネルストップ領域１３とｐ型ＪＴＥ領域４とに挟まれた部分はｎ-型ドリフト層２である。
【００５９】
ｎ+型チャネルストップ領域１３、ｐ型ＪＴＥ領域４、およびｎ+型チャネルストップ領域１３とｐ型ＪＴＥ領域４との間のｎ-型ドリフト層２によってエッジ終端構造部１００ｂが構成される。ｐ型ＪＴＥ領域４は、ＭＯＳＦＥＴ１０１ａ，１０１ｂのおもて面素子構造を構成する後述するｐ+型ウェル領域（不図示）に接する。当該ｐ+型ウェル領域とｎ-型ドリフト層２との間のｐｎ接合終端に、ｐ+型ウェル領域よりも不純物濃度の低いｐ型ＪＴＥ領域４を配置することでＪＴＥ構造のエッジ終端構造部１００ｂが構成される。エッジ終端構造部１００ｂは、オン状態のときに電流が流れる活性領域１００ａの周囲を囲む。
【００６０】
活性領域１００ａには、ＭＯＳＦＥＴ１０１ａ，１０１ｂが配置されている。図２には、ＭＯＳＦＥＴ１０１ａ，１０１ｂの各ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を構成するゲート電極（ゲート端子１０４ａ，１０４ｂ）と、各おもて面電極（ソース端子１０２ａ，１０２ｂ）とを示す。ＭＯＳＦＥＴ１０１ａ，１０１ｂは、分離構造部１００ｃによって電気的に分離されている。すなわち、活性領域１００ａは分離構造部１００ｃによって２つに分離されている。具体的には、分離構造部１００ｃは、ｐ型ＪＴＥ領域４の、ＭＯＳＦＥＴ１０１ａ，１０１ｂ間に挟まれた部分（後述する第１〜３ｐ型ＪＴＥ領域４ａ〜４ｃ）、および、ＭＯＳＦＥＴ１０１ａ，１０１ｂ間に配置された１つ以上のトレンチ（図２には２つのトレンチ（例えば後述する第１，２トレンチ５ａ，５ｂ））によって構成される。
【００６１】
第１，２トレンチ５ａ，５ｂは、ｐ型ＪＴＥ領域４からｎ-型ドリフト層２およびｎ+型チャネルストップ領域１３を横切って直線状にスクライブ領域１４まで延びている。図２には、ｐ型ＪＴＥ領域４を挟んで平行に延びる第１，２トレンチ５ａ，５ｂの端部同士を連結させてなる環状のトレンチ部５を示す。トレンチ部５の内部には、絶縁層（不図示）が埋め込まれている。ｐ型ＪＴＥ領域４は、トレンチ部５によって、ＭＯＳＦＥＴ１０１ａのおもて面素子構造が配置された領域（以下、第１ｐ型ＪＴＥ領域とする）４ａと、ＭＯＳＦＥＴ１０１ｂのおもて面素子構造が配置された領域（以下、第２ｐ型ＪＴＥ領域とする）４ｂと、に分離されている。
【００６２】
第１ｐ型ＪＴＥ領域４ａは、ＭＯＳＦＥＴ１０１ａのおもて面素子構造が配置された部分を囲む略矩形環状の平面形状を有する。第２ｐ型ＪＴＥ領域４ｂは、ＭＯＳＦＥＴ１０１ｂのおもて面素子構造が配置された部分を囲む略矩形環状の平面形状を有する。第１，２ｐ型ＪＴＥ領域４ａ，４ｂの、分離構造部１００ｃを構成する部分（第１，２ｐ型ＪＴＥ領域４ａ，４ｂの、ＭＯＳＦＥＴ１０１ａ，１０１ｂ間に挟まれた部分）は、それぞれデバイスの最大保証オフ電圧の例えば６０％以上を負担する幅をもち、降伏時に完全に空乏化される。第１，２ｐ型ＪＴＥ領域４ａ，４ｂの幅をそれぞれデバイスの最大保証オフ電圧の例えば６０％以上を負担する幅とする理由は、従来構造（例えば図３０）と類似な耐圧比率にして、第２トレンチ５ｂの寸法を形成可能にするまたはその形成性を高めるためである。符号４ｃは、ｐ型ＪＴＥ領域４の、環状のトレンチ部５に囲まれた部分（以下、第３ｐ型ＪＴＥ領域とする）である。
【００６３】
次に、実施の形態１にかかる半導体装置の断面構造について説明する。図３に示すように、ｎ+型ドレイン層となるｎ+型半導体基板（半導体チップ）１のおもて面には、ｎ-型ドリフト層２が設けられている。チップ両側面（すなわちｎ+型半導体基板１およびｎ-型ドリフト層２の側面）は、半導体ウエハをチップ状に切断（個片化）するダイシングにより凹凸が生じた状態になっている。エッジ終端構造部１００ｂ（チップ外周）において、ｎ-型ドリフト層２の、ｎ+型半導体基板１側に対して反対側の表面層には、チップ外周のスクライブ領域の内側にｎ+型チャネルストップ領域１３が選択的に設けられている。
【００６４】
また、エッジ終端構造部１００ｂにおいて、ｎ-型ドリフト層２の、ｎ+型半導体基板１側に対して反対側の表面層には、ｎ+型チャネルストップ領域１３よりも内側に、ｎ+型チャネルストップ領域１３と離してｐ型ＪＴＥ領域４が選択的に設けられている。ｐ型ＪＴＥ領域４の内側の活性領域１００ａには、ｎ-型ドリフト層２に互いに離してＭＯＳＦＥＴ１０１ａ，１０１ｂのおもて面素子構造が設けられている。ＭＯＳＦＥＴ１０１ａ，１０１ｂのおもて面素子構造が設けられた部分の周囲は、それぞれｐ型ＪＴＥ領域４（第１，２ｐ型ＪＴＥ領域４ａ，４ｂ）に囲まれている。
【００６５】
図３には、活性領域１００ａに複数の単位セル（１つのＭＯＳゲート構造を含むセル）を並列に配置してなるＭＯＳＦＥＴ１０１ａ，１０１ｂを示す。また、図３には、ＭＯＳＦＥＴ１０１ａのおもて面素子構造として、ＭＯＳゲート構造を構成するｐ型ベース領域３ｃ、ゲート絶縁膜およびゲート電極（ゲート端子１０４ａ）と、ｐ+型ウェル領域（第３半導体領域）３ａとを示す。ＭＯＳＦＥＴ１０１ｂのおもて面素子構造として、ＭＯＳゲート構造を構成するｐ型ベース領域３ｄ、ゲート絶縁膜およびゲート電極（ゲート端子１０４ｂ）と、ｐ+型ウェル領域（第４半導体領域）３ｂとを示す。
【００６６】
ｐ+型ウェル領域３ａは、活性領域１００ａにおいて、ＭＯＳＦＥＴ１０１ａのおもて面素子構造が配置された部分の、最も分離構造部１０１ｃ側に設けられている。ｐ+型ウェル領域３ａは、ＭＯＳＦＥＴ１０１ａのｐ型ベース領域３ｃに接し、かつｐ型ＪＴＥ領域４（第１ｐ型ＪＴＥ領域４ａ）に接する。ｐ+型ウェル領域３ｂは、活性領域１００ａにおいて、ＭＯＳＦＥＴ１０１ｂのおもて面素子構造が配置された部分の、最も分離構造部１０１ｃ側に設けられている。ｐ+型ウェル領域３ｂは、ＭＯＳＦＥＴ１０１ｂのｐ型ベース領域３ｄに接し、かつｐ型ＪＴＥ領域４（第２ｐ型ＪＴＥ領域４ｂ）に接する。
【００６７】
分離構造部１０１ｃにおいて、ｎ-型ドリフト層２の、ｎ+型半導体基板１側に対して反対側の表面層には、ｐ型ＪＴＥ領域４が設けられている。このｐ型ＪＴＥ領域４には、ｐ型ＪＴＥ領域４を深さ方向に貫通してｎ-型ドリフト層２に達する１つ以上のトレンチ部５（第１，２トレンチ５ａ，５ｂ）が設けられている。分離構造部１０１ｃのｐ型ＪＴＥ領域４のうち、第１トレンチ５ａとｐ+型ウェル領域３ａとに挟まれた部分は、第１ｐ型ＪＴＥ領域４ａである。分離構造部１０１ｃのｐ型ＪＴＥ領域４のうち、第２トレンチ５ｂとｐ+型ウェル領域３ｂとに挟まれた部分は、第２ｐ型ＪＴＥ領域４ｂである。
【００６８】
分離構造部１０１ｃのｐ型ＪＴＥ領域４のうち、第１，２トレンチ５ａ，５ｂ間に挟まれた部分は、第３ｐ型ＪＴＥ領域４ｃである。この第１〜３ｐ型ＪＴＥ領域４ａ〜４ｃおよびトレンチ部５によって、分離構造部１００ｃが構成される。分離構造部１００ｃによって、活性領域１００ａは、ＭＯＳＦＥＴ１０１ａのおもて面素子構造が設けられた部分と、ＭＯＳＦＥＴ１０１ｂのおもて面素子構造が設けられた部分とに分離されている。分離構造部１００ｃの詳細な断面構造については後述する。ｎ+型半導体基板の裏面には、裏面電極であるドレイン電極８が設けられている。ドレイン電極８は、はんだ層２６を介して絶縁基板２５上に銅配線層（ＭＯＳＦＥＴ１０１ａ，１０１ｂに共通のドレイン端子１０３となる配線層）に接合されている。
【００６９】
トレンチ部５の深さＤは、１．７５μｍ以上５．０μｍ未満であることがよい。トレンチ部５の幅Ｗは、１．８μｍ以上６．０μｍ未満であることがよい。トレンチ部５の深さＤを１．７５μｍ以上とする理由、および、トレンチ部５の幅Ｗを１．８μｍ以上とする理由は、分離構造部１００ｃの耐圧を１４００Ｖ以上にして外部電荷の影響を受けにくくさせるためである。トレンチ部５の深さＤを５．０μｍ未満とする理由、および、トレンチ部５の幅Ｗを６．０μｍ未満とする理由は、本発明構造の製造性を高めるためである。符号１０は、ダイシングにより凹凸が生じた状態のチップ側面である。
【００７０】
次に、分離構造部１００ｃの断面構造について詳細に説明する。図３の分離構造部１００ｃの付近１５の断面構造を図４に示す。図４に示すように、ＭＯＳＦＥＴ１０１ａのおもて面素子構造が設けられた部分と、ＭＯＳＦＥＴ１０１ｂのおもて面素子構造が設けられた部分との間には、ｐ型ＪＴＥ領域４が設けられている。ｐ型ＪＴＥ領域４の、ＭＯＳＦＥＴ１０１ａ，１０１ｂ側の端部は、それぞれＭＯＳＦＥＴ１０１ａ，１０１ｂのおもて面素子構造を構成するｐ+型ウェル領域３ａ，３ｂの端部に重なる。以下、ｐ型ＪＴＥ領域４の端部とｐ+型ウェル領域３ａ，３ｂの端部とが重なった部分を、ｐ型ＪＴＥ領域４とｐ+型ウェル領域３ａ，３ｂとの接続部と称する。
【００７１】
ｐ型ＪＴＥ領域４は、例えば分離構造部１００ｃの中心（以下、構造中心とする）に対して対照的に配置された第１，２トレンチ５ａ，５ｂによって複数の領域（第１〜３ｐ型ＪＴＥ領域４ａ〜４ｃ）に分離されている。具体的には、ｐ型ＪＴＥ領域４は、ｐ+型ウェル領域３ａと第１トレンチ５ａとの間の第１ｐ型ＪＴＥ領域４ａと、ｐ+型ウェル領域３ｂと第２トレンチ５ｂとの間の第２ｐ型ＪＴＥ領域４ｂと、第１，２トレンチ５ａ，５ｂ間の第３ｐ型ＪＴＥ領域４ｃと、に分離されている。すなわち、本発明の分離構造部１００ｃには、例えば従来のエッジ終端構造部を用いて形成された分離構造部（図３０）に含まれるｎ+型チャネルストップ領域１４５や、ｎ-型ドリフト層１４２の、ｎ+型チャネルストップ領域１４５とｐ型ＪＴＥ領域１４４とに挟まれた部分が含まれていない。
【００７２】
ｐ+型ウェル領域３ａの一部からｐ+型ウェル領域３ｂの一部にわたって、第１〜３ｐ型ＪＴＥ領域４ａ〜４ｃ上には、第１，２トレンチ５ａ，５ｂの内部に埋め込むように絶縁層９が設けられている。絶縁層９上には、層間絶縁膜６が設けられている。層間絶縁膜６は、ｐ+型ウェル領域３ａ，３ｂ上に延在していてもよい。ソース電極（第１，２入力電極）７ａ，７ｂは、それぞれｐ+型ウェル領域３ａ，３ｂに接し、かつ層間絶縁膜６上に延在している。ソース電極７ａは、層間絶縁膜６を介して、ｐ+型ウェル領域３ａと第１ｐ型ＪＴＥ領域４ａとの接続部を覆う。ソース電極７ｂは、層間絶縁膜６を介して、ｐ+型ウェル領域３ｂと第２ｐ型ＪＴＥ領域４ｂとの接続部を覆う。これにより、ソース電極７ａ，７ｂはフィールドプレートとして機能する。
【００７３】
ソース電極７ａ，７ｂおよび層間絶縁膜６上には、ソース電極７ａの一部からソース電極７ｂの一部にわたってパッシベーション膜１１が設けられている。符号１２は、ｐ+型ウェル領域３ａとｎ-型ドリフト層２との間のｐｎ接合（ＭＯＳＦＥＴ１０１ａの主接合）から広がる空乏層である。図示省略するが、ｐ+型ウェル領域３ｂとｎ-型ドリフト層２との間のｐｎ接合（ＭＯＳＦＥＴ１０１ｂの主接合）からも同様に空乏層が広がる。
【００７４】
次に、実施の形態１にかかる半導体装置の製造方法について、１２００Ｖ耐圧クラスの炭化珪素ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図５〜１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、例えば、初期基板（ウエハ）として、（０００１）面（いわゆるＳｉ面）を主面とする、または、（０００１）面を結晶軸に対して例えば４°以上８°以下程度傾けた（オフ角を付けた）面を主面とする炭化珪素からなるｎ+型半導体基板（半導体ウエハ）１を用意する。ｎ+型半導体基板１は、例えば四層周期六方晶の炭化珪素単結晶（４Ｈ−ＳｉＣ）基板であってもよい。ｎ+型半導体基板１は、例えば、５．０×１０18／ｃｍ3以上４．０×１０19／ｃｍ3以下程度の不純物濃度となるように窒素（Ｎ）などのｎ型不純物がドーピングされたバルク基板であってもよい。ｎ+型半導体基板１の厚さは、例えば３２０μｍ程度であってもよい。
【００７５】
次に、例えば反応炉内の側壁に熱源を備えたホットウォール型エピタキシャル成長装置の成長炉にｎ+型半導体基板１を挿入し、成長炉内の温度を例えば１６００℃程度に保持する。次に、成長炉内に水素（Ｈ）ガスを導入し、水素ガスによる化学的なエッチングによりｎ+型半導体基板１の表面を清浄化する。次に、成長炉内に原料ガスとしてモノシラン（ＳｉＨ4）ガスおよびジメチルメタン（Ｃ3Ｈ8）ガスを導入し、ｎ+型半導体基板１のおもて面上に、例えば１．０×１０18／ｃｍ3程度の不純物濃度となるように窒素などのｎ型不純物をドーピングした炭化ケイ素半導体からなるｎバッファ層（不図示）をエピタキシャル成長（堆積）させる。ｎ型バッファ層の厚さは、例えば０．５μｍ以上１．０μｍ程度であってもよい。
【００７６】
次に、このｎ型バッファ層上に、例えば、５．０×１０15／ｃｍ3以上１．２×１０16／ｃｍ3以下程度の不純物濃度となるように窒素などのｎ型不純物を均一にドーピングした炭化ケイ素半導体からなるｎ-型ドリフト層２を例えば１０．０μｍ以上１２．０μｍ以下程度の厚さでエピタキシャル成長させる。これによって、ｎ+型半導体基板１のおもて面上にｎバッファ層およびｎ-型ドリフト層２が順に堆積されてなるエピタキシャル基板（ウエハ）が形成される。ここまでの状態が図５に示されている。
【００７７】
次に、熱酸化法やＣＶＤ（化学気相成長）法によりウエハおもて面全面（ｎ-型ドリフト層２上）に酸化膜３１を形成する。次に、フォトリソグラフィにより酸化膜３１をパターニングし、酸化膜３１の、ｐ+型ウェル領域３ａ，３ｂの形成領域に対応する部分を除去する。次に、酸化膜３１の残部をマスクとしてｎ-型ドリフト層２に例えばアルミニウム（Ａｌ）をイオン注入３２し、ｎ-型ドリフト層２の表面層にｐ+型ウェル領域３ａ，３ｂを形成する。ｐ+型ウェル領域３ａ，３ｂの不純物濃度は、例えば２．０×１０18／ｃｍ3程度であってもよい。
【００７８】
ｐ+型ウェル領域３ａ，３ｂを形成するためのイオン注入３２は、例えば、加速エネルギーを２０ｋｅＶ以上２２０ｋｅＶ以下程度の範囲内とし、総ドーズ量が０．７５×１０14／ｃｍ2以上１．５×１０14／ｃｍ2以下程度となるように１回または連続して複数回行ってもよい。また、ｐ+型ウェル領域３ａ，３ｂを形成するためのイオン注入３２時には、ｐ+型ウェル領域３ａ，３ｂのアモルファス化を抑制するために、基板温度を例えば５００℃以上８００℃以下程度の温度に保持することがよい。ここまでの状態が図６に示されている。次に、酸化膜３１の残部を除去する。
【００７９】
ｐ+型ウェル領域３ａ，３ｂは、ｎ-型ドリフト層２上に堆積したｐ+型エピタキシャル層で構成されていてもよい。この場合、ｎ-型ドリフト層２の堆積後、続けて、ｎ-型ドリフト層２上にｐ+型ウェル領域３ａ，３ｂとなる所定濃度の炭化ケイ素半導体からなるｐ+型エピタキシャル層を堆積する。次に、このｐ+型エピタキシャル層上に、エッジ終端構造部１００ｂおよび分離構造部１００ｃの形成領域が開口したエッチングマスクを形成する。そして、このエッチングマスクをマスクとして例えば湿式エッチングにより、ｐ+型エピタキシャル層の、エッジ終端構造部１００ｂおよび分離構造部１００ｃの部分を除去すればよい。
【００８０】
次に、ＣＶＤ法によりウエハおもて面全面（ｎ-型ドリフト層２およびｐ+型ウェル領域３ａ，３ｂ上）に酸化膜３３を形成する。次に、フォトリソグラフィにより酸化膜３３をパターニングし、酸化膜３３の、ｐ型ＪＴＥ領域４の形成領域に対応する部分を除去する。次に、酸化膜３３の残部をマスクとしてｎ-型ドリフト層２に例えばアルミニウムなどのｐ型不純物をイオン注入３４し、ｎ-型ドリフト層２の表面層にｐ型ＪＴＥ領域４を形成する。ｐ型ＪＴＥ領域４の不純物濃度は、例えば２．２５×１０17／ｃｍ3以上３．５×１０17／ｃｍ3以下程度であってもよい。
【００８１】
ｐ型ＪＴＥ領域４を形成するためのイオン注入３４は、例えば、加速エネルギーを２０ｋｅＶ以上２２０ｋｅＶ以下程度とし、総ドーズ量が１．１×１０13／ｃｍ2以上１．７５×１０13／ｃｍ2以下程度となるように１回または連続して複数回行ってもよい。また、ｐ型ＪＴＥ領域４を形成するためのイオン注入時には、ｐ型ＪＴＥ領域４のアモルファス化を抑制するために、基板温度を例えば５００℃以上８００℃以下程度の温度に保持することがよい。ここまでの状態が図７に示されている。次に、酸化膜３３の残部を除去する。
【００８２】
次に、図示省略するがｎ+型ソース領域やｐ型ベース領域、ｐ+型ボディコンタクト領域などＭＯＳゲート構造を構成する他の構成部を形成するためのイオン注入工程を所定のタイミングで順次行う。ｎ+型ソース領域を形成するためのイオン注入工程においては、ｎ+型ソース領域とともに、ｎ+型チャネルストップ領域１３が形成される。次に、カーボンのキャップ層（不図示）をウエハ全面（露出面）に形成する。このキャップ層は、例えば、スパッタリングにより形成されるアモルファスカーボン層であってもよいし、スパッタリング以外の方法により形成される高温に対する耐性を有するカーボン層であってもよい。
【００８３】
次に、例えば、アルゴン（Ａｒ）雰囲気において所定の昇温速度でウエハへの熱負荷を制御して、１７５０℃以上１８５０℃以下程度の温度で３分間のアニール（熱処理）を行う。このアニールにより、ｐ+型ウェル領域３ａ，３ｂ、ｐ型ＪＴＥ領域４、ｎ+型ソース領域、ｐ+型ボディコンタクト領域およびｎ+型チャネルストップ領域１３を形成するためにそれぞれイオン注入された不純物は、それぞれ総ドーズ量の８０％以上活性化される。次に、キャップ層を灰化することによって除去した後、ウエハを洗浄する。ここまでの状態が図８に示されている。
【００８４】
次に、ＣＶＤ法によりウエハおもて面全面に酸化膜３５を形成する。次に、フォトリソグラフィにより酸化膜３５をパターニングし、酸化膜３５の、第１，２トレンチ５ａ，５ｂの形成領域に対応する部分を除去する。次に、酸化膜３５の残部をマスクとして例えば誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）法による反応性イオンエッチングを行い、ｐ型ＪＴＥ領域４を貫通してｎ-型ドリフト層２に達する第１，２トレンチ５ａ，５ｂを形成する。ここまでの状態が図９に示されている。
【００８５】
第１，２トレンチ５ａ，５ｂを形成するためのエッチングには、エッチングガスとして四フッ化炭素（ＣＦ4）ガスまたは六フッ化硫黄（ＳＦ6）、酸素（Ｏ2）および臭化水素（ＨＢｒ）を１：１：６の流量比で含む混合ガスを用いてもよい。また、エッチングマスクである酸化膜３５の厚さは、トレンチエッチングの際の酸化膜（ＳｉＯ2膜）３５と炭化珪素半導体部（ＳｉＣ部）とのエッチング選択比に関係する。エッチング選択比を例えば４以上８以下程度とした場合に、２μｍ程度の深さの第１，２トレンチ５ａ，５ｂを形成するためには、酸化膜３５の厚さを例えば０．５μｍ以上０．８μｍ以下程度とし、酸化膜３５の開口幅（第１，２トレンチ５ａ，５ｂの幅）を例えば２．０μｍ程度とすればよい。
【００８６】
次に、例えば湿式エッチングにより酸化膜３５を除去する。次に、例えば６００℃以上９００℃以下の温度のウエット熱酸化により、ウエハおもて面全面および第１，２トレンチ５ａ，５ｂの内壁に例えば３０ｎｍの厚さの犠牲酸化膜（不図示）を形成する。次に、例えば湿式エッチングにより犠牲酸化膜を除去し、ウエハおもて面全面および第１，２トレンチ５ａ，５ｂの内壁を清浄化する。ここまでの状態が図１０に示されている。
【００８７】
次に、第１，２トレンチ５ａ，５ｂの内部に埋め込むように、ウエハおもて面全面に高温酸化膜（ＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）からなる絶縁層９を堆積する。ウエハおもて面上に堆積された絶縁層９の厚さは、第１，２トレンチ５ａ，５ｂの幅の半分よりもやや厚い寸法とする。例えば、第１，２トレンチ５ａ，５ｂの幅を２．０μｍ程度とする場合、絶縁層９の厚さは１．２μｍ以上１．４μｍ以下程度とする。次に、フォトリソグラフィにより、活性領域を露出するレジストマスクを形成する。次に、このレジストマスクをマスクとして湿式エッチングにより絶縁層９をパターニングし、絶縁層９の、活性領域を覆う部分を除去して、分離構造部のウエハ表面上にのみ絶縁層９を残す。次に、絶縁層９のパターニングに用いたレジストマスクを灰化（アッシング）などにより除去する。ここまでの状態が図１１に示されている。
【００８８】
次に、一般的な方法により、活性領域にＭＯＳＦＥＴ１０１ａ，１０１ｂのゲート絶縁膜およびゲート電極を形成する。これにより、ウエハおもて面側に、ＭＯＳゲート構造が形成される。次に、ウエハおもて面全面に、ＭＯＳゲート構造を覆う層間絶縁膜６を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜６を選択的に除去し、ＭＯＳＦＥＴ１０１ａのｎ+型ソース領域、ｐ型ベース領域３ｃおよびｐ+型ウェル領域３ａを露出するコンタクトホール（不図示）と、ＭＯＳＦＥＴ１０１ｂのｎ+型ソース領域、ｐ型ベース領域３ｄおよびｐ+型ウェル領域３ｂを露出するコンタクトホール（不図示）と、ゲート電極を露出するコンタクトホール（不図示）と、を形成する。そして、層間絶縁膜６のパターニングに用いたレジストマスクを除去する。ここまでの状態が図１２に示されている。
【００８９】
次に、ウエハおもて面およびウエハ裏面に、それぞれ１００ｎｍ程度の厚さでニッケル（Ｎｉ）膜（不図示）を堆積する。次に、例えばアルゴン雰囲気において９５０℃以上１０００℃以下の温度での２分間のアニールによりニッケル膜をシリサイド化してニッケルシリサイド膜を形成する。これにより、炭化珪素半導体とニッケルシリサイド膜とのオーミックコンタクト（電気的接触部）が形成される。次に、ウエハおもて面全面に、各コンタクトホールに埋め込むように、例えば窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜およびアルミニウム−シリコン（ＡｌＳｉ）膜を順に堆積してなるおもて面電極を形成する。
【００９０】
おもて面電極を構成する窒化チタン膜およびチタン膜の厚さは、例えばそれぞれ５０ｎｍおよび１００ｎｍであってもよい。おもて面電極を構成するアルミニウム−シリコン膜の厚さは、例えば３μｍ以上５μｍ以下であってもよい。おもて面電極を構成するアルミニウム−シリコン膜中のシリコン含有量は、重量比で例えば２％以上５％以下であってもよい。次に、フォトリソグラフィおよびエッチングによりおもて面電極をパターニングし、ソース電極（ソースパッド）７ａ，７ｂとゲートパッドとに分離する。そして、ソース電極７ａ，７ｂのパターニングに用いたレジストマスクを除去する。
【００９１】
次に、ウエハおもて面全面にパッシベーション膜１１を形成する。次に、フォトリソグラフィおよびエッチングによりパッシベーション膜を選択的に除去し、ソースパッドおよびゲートパッドを露出させる。次に、ウエハの裏面全面に、窒化チタン膜、ニッケル膜および銀（Ａｇ）膜を順に積層してなる金属積層膜、または、窒化チタン膜、ニッケル膜および金（Ａｕ）膜を順に積層してなる金属積層膜を形成しドレイン電極８とする。次に、例えば、窒素雰囲気において３００℃以上４００℃以下の温度でドレイン電極８をシンタリング（焼結）する。その後、ウエハをチップ状にダイシング（切断）することにより、図３，４に示す双方向デバイスが完成する。
【００９２】
特に限定しないが、例えば実施の形態１にかかる半導体装置が耐圧１２００Ｖクラスの炭化珪素半導体装置である場合には、分離構造部１００ｃの各部の寸法は次の値をとる。分離構造部１００ｃの半分の長さ（幅）Ｌ０は４０μｍである。分離構造部１００ｃの半分の幅とは、構造中心（分離構造部１００ｃの中心、すなわち第３ｐ型ＪＴＥ領域４ｃの中心）から、層間絶縁膜６の、ｐ+型ウェル領域３ａ側の端部（またはｐ+型ウェル領域３ｂ側の端部）までの距離である。第１トレンチ５ａの中心から構造中心までの距離Ｌｃは４μｍである。第１ｐ型ＪＴＥ領域４ａの、構造中心側の端部（第１ｐ型ＪＴＥ領域４ａと第１トレンチ５ａとの界面）から、第１ｐ型ＪＴＥ領域４ａを覆う層間絶縁膜６の、ｐ+型ウェル領域３ａ側の端部までの距離Ｌｐは３５μｍである。第１，２トレンチ５ａ，５ｂの幅Ｗおよび深さＤはそれぞれ２μｍおよび２μｍである。ｐ型ＪＴＥ領域４（第１〜３ｐ型ＪＴＥ領域４ａ〜４ｃ）の拡散深さＸｊは０．５μｍである。ここでは、分離構造部１０１ｃの、ＭＯＳＦＥＴ１０１ａ側の各部の寸法を示すが、第３ｐ型ＪＴＥ領域４ｃを中心にＭＯＳＦＥＴ１０１ａ側と対称に配置されたＭＯＳＦＥＴ１０１ｂ側の各部の寸法もＭＯＳＦＥＴ１０１ａ側の寸法と同様である。
【００９３】
次に、分離構造部１００ｃの耐圧について検証した。図１３は、実施例１にかかる半導体装置のｐ型ＪＴＥ領域の不純物濃度と分離構造部の耐圧および電荷耐性との関係を示す特性図である。絶縁層９と炭化珪素半導体部との界面における正電荷量Ｑｏｘを１×１０11／ｃｍ2としたときに、分離構造部１００ｃの耐圧と、層間絶縁膜６とパッシベーション膜１１との界面に存在する電荷量Ｑｓｓとの関係をシミュレーションした（以下、実施例１とする）。分離構造部１００ｃの各部の寸法は、上述した実施の形態１にかかる半導体装置の製造方法に例示した上記諸条件とした。分離構造部１００ｃの耐圧は、分離構造部１００ｃの、ＭＯＳＦＥＴ１０１ａ，１０１ｂが並ぶ方向と直交する方向（第１，２トレンチ５ａ，５ｂが直線状に延びる方向）の分離構造部１００ｃの長さ（以下、等価長さとする）を１×１０8μｍの素子に換算した場合に、分離構造部１００ｃで分離されるソース電極７ａ，７ｂ間に流れる電流が１０μＡとなるときの電圧と定義した。実施例１についてｐ型ＪＴＥ領域４の不純物濃度を種々変更して得られた結果を図１３に示す。図１３に示す結果より、ｐ型ＪＴＥ領域４の不純物濃度（電気的に活性な不純物の濃度）が２．５０×１０17／ｃｍ3以上３．００×１０17／ｃｍ3以下の範囲において、分離構造部１００ｃの耐圧を室温（例えば２５℃）で１３５０Ｖ以上とすることができることが確認された。かつ、層間絶縁膜６とパッシベーション膜１１との界面において、−１．０×１０12／ｃｍ2以上＋１．０×１０12／ｃｍ2以下の範囲の電荷耐性を有することが確認された。
【００９４】
また、トレンチ部５（第１，２トレンチ５ａ，５ｂ）の深さＤを種々変更して得られた結果を図１４に示す（以下、実施例２とする）。図１４は、実施例２にかかる半導体装置のトレンチの深さと分離構造部の耐圧および電荷耐性との関係を示す特性図である。実施例２においては、ｐ型ＪＴＥ領域４の不純物濃度を２．９０×１０17／ｃｍ3とした。実施例２の、ｐ型ＪＴＥ領域４の不純物濃度およびトレンチ部５の深さＤ以外のシミュレーション条件は実施例１と同様である。図１４に示す結果より、トレンチ部５の深さＤが１．７５μｍ以上である場合に、分離構造部１００ｃの耐圧を室温で１４００Ｖ以上とすることができることが確認された。かつ、層間絶縁膜６とパッシベーション膜１１との界面において、−１．０×１０12／ｃｍ2以上＋１．０×１０12／ｃｍ2以下の範囲の電荷耐性を有することが確認された。
【００９５】
また、トレンチ部５（第１，２トレンチ５ａ，５ｂ）の幅Ｗを種々変更して得られた結果を図１５に示す（以下、実施例３とする）。図１５は、実施例３にかかる半導体装置のトレンチの幅と分離構造部の耐圧および電荷耐性との関係を示す特性図である。実施例３においては、ｐ型ＪＴＥ領域４の不純物濃度を２．９０×１０17／ｃｍ3とした。実施例３の、ｐ型ＪＴＥ領域４の不純物濃度およびトレンチ部５の幅Ｗ以外のシミュレーション条件は実施例１と同様である。図１５に示す結果より、トレンチ部５の幅Ｗが１．８μｍ以上である場合に、分離構造部１００ｃの耐圧を室温で１４００Ｖ以上とすることができることが確認された。かつ、層間絶縁膜６とパッシベーション膜１１との界面において、−１．０×１０12／ｃｍ2以上＋１．０×１０12／ｃｍ2以下の範囲の電荷耐性を有することが確認された。
【００９６】
一方、比較として、ｐ型ＪＴＥ領域４を深さ方向に貫通するトレンチを１つのみ配置し、第３ｐ型ＪＴＥ領域４ｃが設けない構成の分離構造部とした場合について（以下、比較例とする）、実施例１と同様にシミュレーションした。その結果、図示省略するが、比較例では、次のいずれかの条件である場合に、分離構造部の耐圧および電荷耐性が実施例１と同程度となることが本発明者によって確認されている。比較例において分離構造部の耐圧および電荷耐性が実施例１と同程度となる条件は、トレンチの幅を６μｍ以上とし、トレンチの深さを５．０μｍ以上とする場合、または、トレンチの幅を１０μｍ以上とし、トレンチとｎ-型ドリフト層２との界面からトレンチ底面までの距離（深さ）を１２μｍ以上１４μｍ以下とした場合である。比較例の、ｐ型ＪＴＥ領域４およびトレンチ以外のシミュレーション条件は実施例１と同様である。このような寸法のトレンチは、上記非特許文献１（図３３）に開示された終端部トレンチ１７４ｂに比べて容易に形成することができるが、実施例１〜３に比べて製造性が悪い。
【００９７】
また、比較として、ｎ+型チャネルストップ領域１４５を中心にＭＯＳＦＥＴ１０１ａ，１０１ｂを対称的に配置した分離構造部を備えた従来例（図３０）について、分離構造部の耐圧を検証した。図１６は、従来例の半導体装置のｐ型ＪＴＥ領域の不純物濃度と分離構造部の耐圧との関係を示す特性図である。従来例では、ＭＯＳＦＥＴ１０１ａ側のｐ型ＪＴＥ領域（以下、第１ｐ型ＪＴＥ領域とする）１４４ａの、ｎ+型チャネルストップ領域１４５側の端部から、層間絶縁膜１４６の、ｐ+型ウェル領域１４３ａ側の端部までの距離Ｌｐを４０μｍとした。ｎ+型チャネルストップ領域１４５と第１ｐ型ＪＴＥ領域１４４ａとの間の距離Ｌｎを２０μｍとした。ｎ+型チャネルストップ領域１４５の幅の半分の寸法Ｌｓを２μｍとした。すなわち、分離構造部の長さＬ１１（＝２×Ｌ１０）は約１２０μｍである。第１ｐ型ＪＴＥ領域１４４ａの拡散深さＸｊを０．５μｍとした。層間絶縁膜１４６と炭化珪素半導体部との界面における正電荷量Ｑｏｘを１．０×１０11／ｃｍ2とした。層間絶縁膜６とパッシベーション膜１１との界面に存在する電荷量Ｑｓｓを１．０×１０10／ｃｍ2とした。分離構造部の耐圧の定義は実施例１と同様である。この比較例について第１ｐ型ＪＴＥ領域１４４ａの不純物濃度を種々変更して得られた結果を図１６に示す。図１６に示す結果より、従来例では、第１ｐ型ＪＴＥ領域１４４ａの不純物濃度が２．５０×１０17／ｃｍ3付近において、分離構造部の耐圧が室温でピーク値１４００Ｖ以上を示すことが確認された。
【００９８】
この従来例の静電ポテンシャル分布を図１７に示す。また、層間絶縁膜１４６と炭化珪素半導体部との界面から下側（炭化珪素半導体部側）に０．１μｍの位置における電位（左縦軸）および電界強度（右縦軸）を図１８に示す。図１７は、従来例の半導体装置の静電ポテンシャル分布を示す説明図である。図１８は、従来例の半導体装置の静電ポテンシャル分布および電界強度分布を示す特性図である。図１８の横軸は、構造中心（ｎ+型チャネルストップ領域１４５の中心）を０μｍとし、分離構造部の中心（からＭＯＳＦＥＴ１０１ａ側の位置をマイナスで示し、ＭＯＳＦＥＴ１０１ｂ側の位置をプラスで示している。図１７，１８に示す結果より、従来例では、第１ｐ型ＪＴＥ領域１４４ａの、ｎ+型チャネルストップ領域１４５側の端部に電界が集中しており、第１ｐ型ＪＴＥ領域１４４ａは約９５０Ｖの電圧（耐圧の６０％以上）を分担していることが確認された。
【００９９】
一方、本発明の一例として上記実施例３（第１トレンチ５ａの幅Ｗを２．８μｍとし、層間絶縁膜６とパッシベーション膜１１との界面に存在する電荷量Ｑｓｓを１．０×１０10／ｃｍ2とした場合）の静電ポテンシャル分布を図１９に示す。また、層間絶縁膜６と炭化珪素半導体部との界面から下側（炭化珪素半導体部側）に０．１μｍの位置における電位（左縦軸）および電界強度（右縦軸）を図２０に示す。図１９は、実施例３の半導体装置の静電ポテンシャル分布を示す説明図である。図２０は、実施例３の半導体装置の静電ポテンシャル分布および電界強度分布を示す特性図である。
【０１００】
図２０の横軸は、構造中心（第３ｐ型ＪＴＥ領域４ｃの中心）を０μｍとし、分離構造部１０１ｃの中心からＭＯＳＦＥＴ１０１ａ側の位置をマイナスで示し、ＭＯＳＦＥＴ１０１ｂ側の位置をプラスで示している。図２０には、ＭＯＳＦＥＴ１０１ａのソース電極７ａよりもＭＯＳＦＥＴ１０１ｂのソース電極７ｂの静電ポテンシャルが高い場合を示す。ＭＯＳＦＥＴ１０１ａのソース電極７ａよりもＭＯＳＦＥＴ１０１ｂのソース電極７ｂの静電ポテンシャルが高いため、第１ｐ型ＪＴＥ領域４ａと、絶縁層９が埋め込まれた第１，２トレンチ５ａ，５ｂ（または第１，２トレンチ５ａ，５ｂのみ）と、ｐ型ＪＴＥ領域４ｃとで耐圧が分担されている。
【０１０１】
図１９，２０に示す結果より、実施例３においては、第１トレンチ５ａに電界が集中しており、第１ｐ型ＪＴＥ領域４ａは従来例よりも高い約１０５０Ｖの電圧（耐圧の６６％以上）を分担していることが確認された。実施例３の分離構造部１０１ｃの耐圧が従来例よりも高くなった理由は、次の通りである。第１，２トレンチ５ａ，５ｂによって第１〜３ｐ型ＪＴＥ領域４ａ〜４ｃを直接絶縁分離している。さらに、層間絶縁膜６と炭化珪素半導体部との空間距離を第１，２トレンチ５ａ，５ｂの深さ分大きくすることができる。これにより、パッシベーション膜１１と層間絶縁膜６との界面に存在する外部電荷からの悪影響が弱まるからである。
【０１０２】
なお、ＭＯＳＦＥＴ１０１ｂのソース電極７ｂよりもＭＯＳＦＥＴ１０１ａのソース電極７ａの静電ポテンシャルが高い場合には、第２ｐ型ＪＴＥ領域４ｂと、絶縁層９が埋め込まれた第１，２トレンチ５ａ，５ｂ（または第１，２トレンチ５ａ，５ｂのみ）と、ｐ型ＪＴＥ領域４ｃとで耐圧が分担される。図２０，１８に示す実施例３および従来例の静電ポテンシャル分布は一例であり、それぞれ第１ｐ型ＪＴＥ領域１４４ａ，４ａの不純物濃度を種々変更することで静電ポテンシャル分布を容易に調整可能である。
【０１０３】
以上の結果より、本発明においては、従来例よりも、分離構造部１０１ｃの長さＬ１を短くすることができるとともに、分離構造部１０１ｃの耐圧を高くすることができる。本発明においては、分離構造部１０１ｃの長さ（層間絶縁膜６の、ｐ+型ウェル領域３ａ側の端部からｐ+型ウェル領域３ｂ側の端部までの距離）Ｌ１が８０μｍである。一方、従来例の分離構造部の長さＬ１１は１２０μｍである（Ｌ１１＝２×Ｌ１０＝２×［Ｌｐ＋Ｌｎ］）。このため、本発明においては、分離構造部１０１ｃの長さＬ１を従来例よりも４０μｍ程度短くすることができることが確認された。
【０１０４】
以上、説明したように、実施の形態１によれば、従来の双方向デバイス（図３０〜３２）の終端構造からなる分離構造部に比べて、分離構造部にｎ+型チャネルストップ領域や、ｎ+型チャネルストップ領域とｐ型ＪＴＥ領域との間のｎ-型ドリフト層が含まれない分、分離構造部の長さを短くすることができる。このため、同一の半導体基板に一体的に形成した２つの半導体素子を電気的に分離する分離構造部の長さ（幅）を短くし小型化を図ることができる。また、従来のフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）からなる分離構造に比べて、活性領域と接続するエッジ終端構造部ｐ型領域に耐圧が分担される。また、第１〜３ｐ型ＪＴＥ領域と第１，２トレンチとで耐圧が分担されるため、例えば図３３に示す従来の半導体装置よりもトレンチの寸法を小さくすることができ、トレンチの製造性を向上させることができる。以上のことから、実施の形態１によれば、従来のエッジ終端構造部から容易に得られる分離構造部に比べて、分離構造部の長さを短くすることができる。したがって、２つの素子を同一の半導体基板にモノリシックに集積する場合に、分離構造部の寸法を小さくすることができるため、チップサイズを低減させることができるとともに、絶縁基板上の配線層の表面積も低減させることができる。このため、モジュールや個別パッケージの小型化を図ることができるため、コストを低減させることができる。また、モジュールや個別パッケージの小型化により、絶縁基板の配線層とセラミック基板とで形成される寄生成分（寄生容量や寄生インダクタンス、寄生抵抗）が軽減される。これによって、双方向デバイスが搭載されるパワー半導体装置のノイズ抑制や損失低減を実現することができる。
【０１０５】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図２１は、絶縁基板上に搭載された半導体チップを上側（ケース蓋側）から見た状態を示す平面図である。図２２は、図２１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、分離構造部１０１ｃの構造をエッジ終端構造部１００ｂに適用している点である。すなわち、実施の形態２においては、エッジ終端構造部１００ｂのｐ型ＪＴＥ領域４４をトレンチによって分離している。実施の形態２におけるパッケージのケース内の状態は実施の形態１と同様である。
【０１０６】
まず、実施の形態２にかかる半導体装置の平面構造について説明する。図２１に示すように、チップ外周には、チップ中央部を囲む略矩形環状の平面形状を有するｐ+型チャネルストップ領域４３が配置されている。ｐ+型チャネルストップ領域４３の内側には、ｐ+型チャネルストップ領域４３と接してｐ型ＪＴＥ領域４４が配置されている。ｐ+型チャネルストップ領域４３とｐ型ＪＴＥ領域４４とに挟まれた部分はｎ-型ドリフト層２である。ｐ型ＪＴＥ領域４４には、ｐ型ＪＴＥ領域４４の内側の活性領域１００ａの周囲を囲むように、かつｐ型ＪＴＥ領域４４をチップ中央部側（活性領域１００ａ側）の部分とチップ外周側の部分（以下、第４ｐ型ＪＴＥ領域とする）４４ｄとに分離する第３トレンチ４５ｃが設けられている。
【０１０７】
ｐ型ＪＴＥ領域４４の、第３トレンチ４５ｃの内側の部分には、さらに、ＭＯＳＦＥＴ１０１ａのおもて面素子構造が配置された部分の周囲を囲む第１トレンチ４５ａと、ＭＯＳＦＥＴ１０１ｂのおもて面素子構造が配置された部分の周囲を囲む第２トレンチ４５ｂと、とが設けられている。すなわち、ｐ型ＪＴＥ領域４４は、第１〜３トレンチ４５ａ〜４５ｃによって４つの領域（第１〜４ｐ型ＪＴＥ領域４４ａ〜４４ｄ）に分離されている。第１ｐ型ＪＴＥ領域４４ａは、ｐ型ＪＴＥ領域４４の、第１トレンチ４５ａに囲まれた部分である。第２ｐ型ＪＴＥ領域４４ｂは、ｐ型ＪＴＥ領域４４の、第２トレンチ４５ｂに囲まれた部分である。第３ｐ型ＪＴＥ領域４４ｃは、ｐ型ＪＴＥ領域４４の、第１，２トレンチ４５ａ，４５ｂと第３トレンチ４５ｃとに囲まれた部分である。第１〜３トレンチ４５ａ〜４５ｃは、例えば略矩形環状の平面形状を有する。第１，２トレンチ４５ａ，４５ｂ間の最も近接した部分の幅Ｗ１１は、第１，３トレンチ４５ａ，４５ｃ間の最も近接した部分の幅Ｗ１２ａと、第２，３トレンチ４５ｂ，４５ｃ間の最も近接した部分の幅Ｗ１２ｂと、に等しい。
【０１０８】
エッジ終端構造部１００ｂは、ｐ+型チャネルストップ領域４３、第３，４ｐ型ＪＴＥ領域４４ｃ，４４ｄ、第１〜３トレンチ４５ａ〜４５ｃおよびｐ+型チャネルストップ領域４３と第４ｐ型ＪＴＥ領域４４ｄとの間のｎ-型ドリフト層２によって構成される。分離構造部１００ｃは、実施の形態１と同様に、ｐ型ＪＴＥ領域４４の、ＭＯＳＦＥＴ１０１ａ，１０１ｂ間に挟まれた部分（第１〜３ｐ型ＪＴＥ領域４４ａ〜４４ｃ）、および、ＭＯＳＦＥＴ１０１ａ，１０１ｂ間に配置された第１，２トレンチ４５ａ，４５ｂによって構成されている。また、第１，２ｐ型ＪＴＥ領域４４ａ，４４ｂの、分離構造部１００ｃを構成する部分（第１，２ｐ型ＪＴＥ領域４４ａ，４４ｂの、ＭＯＳＦＥＴ１０１ａ，１０１ｂ間に挟まれた部分）は、それぞれデバイスの最大保証オフ電圧の例えば６０％以上を負担する幅をもち、降伏時に完全に空乏化される。第１，２ｐ型ＪＴＥ領域４４ａ，４４ｂの幅をそれぞれデバイスの最大保証オフ電圧の例えば６０％以上を負担する幅とする理由は、実施の形態１と同様である。
【０１０９】
次に、実施の形態２にかかる半導体装置の断面構造について説明する。図２２に示すように、エッジ終端構造部１００ｂにおいて、ｎ-型ドリフト層２の、ｎ+型半導体基板１側に対して反対側の表面層には、チップ外周のスクライブ領域の内側にｐ+型チャネルストップ領域４３が選択的に設けられている。また、エッジ終端構造部１００ｂにおいて、ｎ-型ドリフト層２の、ｎ+型半導体基板１側に対して反対側の表面層には、ｐ+型チャネルストップ領域４３よりも内側に、ｐ+型チャネルストップ領域４３と接してｐ型ＪＴＥ領域４４が選択的に設けられている。ｐ型ＪＴＥ領域４４の内側の活性領域１００ａには、ｎ-型ドリフト層２に互いに離してＭＯＳＦＥＴ１０１ａ，１０１ｂのおもて面素子構造が設けられている。ＭＯＳＦＥＴ１０１ａ，１０１ｂのおもて面素子構造が設けられた部分の周囲は、それぞれｐ型ＪＴＥ領域４４（第１，２ｐ型ＪＴＥ領域４４ａ，４４ｂ）に囲まれている。
【０１１０】
エッジ終端構造部１００ｂに設けられたｐ型ＪＴＥ領域４４は、ｐ型ＪＴＥ領域４４を深さ方向に貫通してｎ-型ドリフト層２に達する第１〜３トレンチ４５ａ〜４５ｃによって複数の領域に分離されている。具体的には、ＭＯＳＦＥＴ１０１ａ側のエッジ終端構造部１００ｂにおいては、ｐ型ＪＴＥ領域４４は、第１，３トレンチ４５ａ，４５ｃによって、ｐ+型ウェル領域３ａと第１トレンチ４５ａとの間の第１ｐ型ＪＴＥ領域４４ａと、第１，３トレンチ４５ａ，４５ｃ間の第３ｐ型ＪＴＥ領域４４ｃと、ｐ+型チャネルストップ領域４３と第３トレンチ４５ｃとの間の第４ｐ型ＪＴＥ領域４４ｄと、に分離されている。ＭＯＳＦＥＴ１０１ｂ側のエッジ終端構造部１００ｂにおいては、ｐ型ＪＴＥ領域４４は、第２，３トレンチ４５ｂ，４５ｃによって、ｐ+型ウェル領域３ｂと第２トレンチ４５ｂとの間の第２ｐ型ＪＴＥ領域４４ｂと、第２，３トレンチ４５ｂ，４５ｃ間の第３ｐ型ＪＴＥ領域４４ｃと、ｐ+型チャネルストップ領域４３と第３トレンチ４５ｃとの間の第４ｐ型ＪＴＥ領域４４ｄと、に分離されている。
【０１１１】
分離構造部１００ｃにおける第１〜３ｐ型ＪＴＥ領域４４ａ〜４４ｃおよび第１，２トレンチ４５ａ，４５ｂの断面構造は、それぞれ実施の形態１の第１〜３ｐ型ＪＴＥ領域および第１，２トレンチと同様である。このため、実施の形態２においても、実施の形態１と同様に、従来よりも分離構造部１００ｃの長さ（幅）を短くすることができる。また、エッジ終端構造部１００ｂの各部の寸法および不純物濃度を、分離構造部の各部の寸法および不純物濃度と同じにする場合、ｐ+型チャネルストップ領域４３と活性領域１００ａとの間の距離Ｌ２０は下記（１）式で表される。下記（１）式においては、第１トレンチ４５ａの、構造中心側の端部（第１ｐ型ＪＴＥ領域４４ａと第１トレンチ４５ａとの界面）から、第１ｐ型ＪＴＥ領域４４ａを覆う層間絶縁膜６の、ｐ+型ウェル領域３ａ側の端部までの距離をＬｐとする。第１トレンチ４５ａの中心から構造中心（第３ｐ型ＪＴＥ領域４４ｃの中心）までの距離をＬｃとする。第１トレンチ４５ａの幅をＷとする。
【０１１２】
Ｌ２０＝Ｌｐ＋２×Ｌｃ＋Ｗ  ・・・（１）
【０１１３】
実施の形態２においては、上記実施例１の寸法を取った場合、上記（１）式より、ｐ+型チャネルストップ領域４３と活性領域１００ａとの間の距離Ｌ２０は４５μｍとなる。一方、上記従来例（図３０）では、ｎ+型チャネルストップ領域１４５と活性領域との間の距離Ｌ１０は６０μｍとなる（Ｌ１０＝Ｌｐ＋Ｌｎ）。このため、実施の形態２においては、分離構造部１０１ｃの長さＬ２０を従来例よりも１５μｍ程度短くすることができる。また、実施の形態２においては、チップサイズを、従来例よりも、ＭＯＳＦＥＴ１０１ａ，１０１ｂが並ぶ方向には７０μｍ程度、ＭＯＳＦＥＴ１０１ａ，１０１ｂが並ぶ方向と直交する方向には３０μｍ程度短くすることができる。
【０１１４】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、分離構造部の構造をエッジ終端構造部に適用することによってさらに小型化を図ることができる。
【０１１５】
以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。例えば、上述した各実施の形態では、１段（１つのｐ型ＪＴＥ領域）のＪＴＥ構造とした場合を例に説明しているが、さらにＭＯＳＦＥＴのおもて面素子構造から離れるほど低不純物濃度の複数のｐ型ＪＴＥ領域を配置した多段ＪＴＥ構造や、エッジ終端構造部におけるドリフト領域の不純物濃度を横方向（基板主面に平行な方向）に変化させたＶＬＤ（Ｖａｒｉａｔｉｏｎ  ｏｆ  Ｌａｔｅｒａｌ  Ｄｏｐｉｎｇ）構造としてもよい。また、上述した各実施の形態では、２つのＭＯＳＦＥＴのドレイン端子同士を電気的に接続した双方向デバイスを例に説明しているが、２つのＭＯＳＦＥＴのソース端子同士を電気的に接続した双方向デバイスにも適用可能である。
【０１１６】
また、上述した各実施の形態では、半導体基板上にｎ-型ドリフト層となるエピタキシャル層を堆積したエピタキシャル基板を用いた場合を例に説明しているが、半導体基板にイオン注入によって形成した拡散領域をｎ-型ドリフト層としてもよい。また、上述した各実施の形態では、１２００Ｖ耐圧クラスの場合を例に説明しているが、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定することで異なる耐圧クラスにも適用可能である。また、上述した各実施の形態では、半導体材料として炭化珪素を用いた場合を例に説明しているが、これに限らず、半導体材料として窒化ガリウム（ＧａＮ）、窒化ガリウム化合物やシリコンを用いる場合にも適用可能である。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【０１１７】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、２つの素子を同一の半導体基板にモノリシックに集積されたパワー半導体装置に有用である。
【符号の説明】
【０１１８】
１  ｎ+型半導体基板
２  ｎ-型ドリフト層
３ａ，３ｂ  ｐ+型ウェル領域
３ｃ，３ｄ  ｐ型ベース領域
４，４ａ，４ｂ，４ｃ，４４，４４ａ，４４ｂ，４４ｃ，４４ｄ  ｐ型ＪＴＥ領域
５  トレンチ部
５ａ，５ｂ，４５ａ，４５ｂ，４５ｃ  トレンチ
６  層間絶縁膜
７ａ，７ｂ  ソース電極
８  ドレイン電極
９  絶縁層
１１  パッシベーション膜
１３  ｎ+型チャネルストップ領域
１４  スクライブ領域
２２ａ，２２ｂ  ソースパッド
２３  ドレインパッド
２４ａ，２４ｂ  ゲートパッド
２５  絶縁基板
２６  はんだ層
２６ａ，２６ｂ  ソース補助端子
４３  ｐ+型チャネルストップ領域
１００ａ  活性領域
１００ｂ  エッジ終端構造部
１００ｃ  分離構造部
１０１ａ，１０１ｂ  ＭＯＳＦＥＴ
１０１ｃ  分離構造部
１０２，１０２ａ，１０２ｂ  ソース端子
１０３，１０３ａ，１０３ｂ  ドレイン端子
１０４ａ，１０４ｂ  ゲート端子
Ｗ，Ｗ１１，Ｗ１２ａ，Ｗ１２ｂ  トレンチの幅
Ｄ  トレンチの深さ
【図１】
0006379778.tif 000002
【図２】
0006379778.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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