(57)【特許請求の範囲】
【請求項１】
ピクセル化されたイメージャを製作する方法であって、
底面電極層を備える基板と、当該底面電極層上に堆積もしくは成長した検出素子のブランケット層とを提供し、
前記検出素子のブランケット層を、隣接する検出素子を分離する分離溝によって検出素子のアレイに分離し、
アレイ中の各検出素子に隣接して、前記分離溝の上側に、Thin Film Transistor（ＴＦＴ）を定めるゲート電極を形成し、
各ＴＦＴのゲート電極の上側に設けられたゲート誘電体層、および各ＴＦＴに隣接する検出素子を定める検出素子のブランケット層の露出した上面に金属酸化物半導体材料の層を形成し、
前記ゲート電極を囲む領域にわたって、ソース／ドレイン金属の層を、各ＴＦＴの前記金属酸化物半導体材料の層上に堆積させ、前記ソース／ドレイン金属の層を前記ゲート電極の両側のＳ／Ｄ電極に分離する各工程を備え、
前記Ｓ／Ｄ電極の１つを構成する前記金属は、隣接する検出素子の各ブランケット層の露出した上面の上側にある金属酸化物半導体材料と電気的に接触し、それによってアレイの各検出素子は前記金属酸化物半導体材料を介して隣接するＴＦＴに電気的に接続している、方法。
【請求項２】
前記ピクセル化されたイメージャは、上からの照明、下からの照明、または上および下からの照明のいずれか１つを検出するように作製される、請求項１に記載の方法。
【請求項３】
前記ゲート電極を形成する工程は、前記ゲート電極を堆積させる前に前記溝を平坦化する工程を含む、請求項１に記載の方法。
【請求項４】
前記金属酸化物半導体材料の層を形成する工程は、検出素子の検出波長の光を透過させる金属酸化物半導体材料の層を形成する工程を含み、前記検出素子の検出波長の光を透過させる金属酸化物半導体材料は非晶質または多結晶質のいずれかであり、前記基板および底面電極層は検出素子の検出波長の光に対して透明である、請求項１に記載の方法。
【請求項５】
アレイの各検出素子に隣接するゲート電極を形成する工程は、前記分離溝の上側にデータラインおよびゲートスキャンラインを形成する工程を含む、請求項１に記載の方法。
【請求項６】
前記ソース／ドレイン金属層を堆積させる工程は、ゲート電極の上側の金属酸化物半導体材料の活性領域を画定するためのエッチストップ材料の層を形成する工程を含む、請求項１に記載の方法。
【請求項７】
前記エッチストップ材料の層を成形する工程は、各ＴＦＴに隣接して検出素子を定めている検出素子のブランケット層の上面に設けられた前記金属酸化物半導体材料の上面に前記エッチストップ材料の層の部分を形成する工程を含む、請求項６に記載の方法。
【請求項８】
前記検出素子のブランケット層を形成する工程は、前記底面電極層に堆積されもしくは成長したｐ−ｎフォトダイオードブランケット層を形成する工程を含み、そして、前記検出素子のブランケット層を検出素子の列に分離する工程は、前記ｐ−ｎフォトダイオードブランケット層を、隣接するフォトダイオードを分離する分離溝によってフォトダイオードアレイに分離する工程を含む、請求項１に記載の方法。
【請求項９】
前記基板にｐｎ接合ブランケット層を提供する工程は、ｐ型およびｎ型のいずれかの導電性の１つを有する半導体材料の下層を形成し、およびｐｎ接合を形成する他の型の導電性を有する半導体材料の上部層を形成する工程を含む、請求項８に記載の方法。
【請求項１０】
前記半導体材料の下部層およびその上側に上部層を形成する工程は、ＰＩＮダイオードを形成するために前記下部層と前記上部層との間に真性半導体材料の層を堆積させる工程を含む、請求項９に記載の方法。
【請求項１１】
前記基板にｐｎ接合ブランケット層を提供する工程は、ｐ−ｉ１−ｎ−ｉ２−ｐ層またはｎ−ｉ１−ｐ−ｉ２−ｎ層いずれかのブランケット層を形成する工程を含む、請求項９に記載の方法。
【請求項１２】
上からの照明を底面で受けるタイプのイメージャを製作する方法であって、
基板を用意し、底面電極層を当該基板の上に形成する工程と、
前記底面電極層の上側にｐｎ接合ブランケット層を形成するために、少なくとも下部の半導体層および上部の半導体層を前記底面電極層上に堆積させもしくは成長させる工程と、
隣接するフォトダイオードアレイを分離する分離溝によって前記ｐｎ接合ブランケット層の上部半導体層をフォトダイオードアレイに分離するため第１のマスキングを行う工程と、
前記フォトダイオードアレイを誘電材料で平坦化する工程と、
フォトダイオードアレイの各フォトダイオードに隣接するＴＦＴを定めるゲート電極を前記分離溝の上側に形成するために２回目のマスキングを行う工程と、
フォトダイオードアレイ上にゲート誘電体層を堆積させもしくは成長させるとともに、フォトダイオードアレイの各フォトダイオードの前記上部の半導体層の上面を露出させるために、前記ゲート誘電体層の部分を取り除く３回目のマスキングを行う工程と、
各ＴＦＴのゲート電極の上側のゲート誘電体層、およびフォトダイオードアレイの各フォトダイオードの上部半導体層の露出した上面に、前記フォトダイオードアレイの検出波長の光に対して透明で、かつ非晶質または多結晶質のいずれかである金属酸化物半導体材料の層を堆積させもしくは成長させるため４回目のマスキングを行う工程と、
各ＴＦＴのゲート電極および各フォトダイオードの上部半導体層の露出した上面の金属酸化物半導体材料の層の上側にエッチストップ材料の層を堆積させるため５回目のマスキングを行う工程と、
ゲート電極を囲む領域であって、各ＴＦＴのソース／ドレイン金属の層をゲート電極の両側に分離する領域に各ＴＦＴにソース／ドレイン金属の層を堆積させる６回目のマスキングを行う工程とを有し、
前記ソース／ドレイン金属の１つを形成する金属は隣接するフォトダイオードの上部半導体層の露出した上面に設けられている前記金属酸化物半導体材料と電気的に接触している、方法。
【請求項１３】
少なくとも下部半導体層とその上の上部半導体層とを底面電極上に堆積させもしくは成長させる工程は、ＰＩＮダイオードを形成するために下層と上層の間に真性半導体の材料の層を堆積させる工程を含む、請求項１２に記載の方法。
【請求項１４】
各フォトダイオードに隣接してＴＦＴを定めるゲート電極を形成する工程は、前記分離溝の上側にデータラインおよびゲートスキャンラインを形成する工程を含む、請求項１２に記載の方法。
【請求項１５】
フォトダイオードアレイを前記誘電材料で平坦化する工程は、ポリマーＰＭＧＩ、ポリスチレン、ＰＭＭＡ、もしくは他のタイプのアクリルポリマー、ポリエチレン、ポリイミド、ポリビニル・フェノール（ＰＶＰ）、ｚｅｏｎ、ＰＥＴ、ＰＥＮ、ＰＥＳ、ＰＡＮ、ＢＣＢ、ＳＵ８、シランもしくはシロキシレーンベースの化合物、有機金属ベースの化合物、スピンオングラス、グラフェン酸化物、またはこれらの混合もしくは多層積層された組み合わせから選ばれる１つを用いた塗布工程を含む、請求項１２に記載の方法。
【請求項１６】
ピクセル化されたイメージャを含む構造であって、
底面電極層を備える基板と、前記底面電極層に堆積され、アレイの隣接する検出素子を分離する分離溝によって検出素子のアレイに分離される検出素子のブランケットの層と、
前記検出素子のアレイの上に配置された誘電体パッシベーション／平坦化層と、
前記分離溝の上の前記誘電体パッシベーション／平坦化層を覆う能動素子読み出し回路のアレイとを含み、
前記能動素子読み出し回路のアレイの中の１つの能動素子読み出し回路は検出素子アレイの各検出素子に接続され、各検出素子および接続された能動素子読み出し回路はピクセルを区画し、検出素子のアレイおよび接続された能動素子読み出し回路のアレイはピクセル化されたイメージャを形成し、各検出素子に接続された能動素子読み出し回路は、金属酸化物半導体材料の能動チャンネルを備えた少なくとも１つの薄膜トランジスタを含む、構造。
【請求項１７】
前記検出素子のブランケット層は、ｐｎ接合ブランケット層を含み、当該ｐｎ接合ブランケット層は、（１）ｐ型およびｎ型のいずれかの導電性を有する半導体材料の下層と、ｐｎ接合を形成するその逆の導電性を有する半導体材料の上部層とを含む構造、または（２）半導体材料の下層と、半導体材料の上部層と、さらに前記下層と前記上部層との間に真性材料の層を含むＰＩＮ構造、のいずれかを備える、請求項１６に記載の構造。
【請求項１８】
前記ｐｎ接合ブランケット層が、ｐ−ｉ１−ｎ−ｉ２−ｐ層またはｎ−ｉ１−ｐ−ｉ２−ｎ層を構成する、請求項１７に記載の構造。
【請求項１９】
それぞれの前記能動素子読み出し回路の前記少なくとも１つの薄膜トランジスタは、前記分離溝の上側にあり前記各検出素子に隣接するゲート電極を含み、前記能動素子読み出し回路は、前記分離溝の上側に設けられたデータラインおよびゲートスキャンラインを更に含み、前記ゲート電極および前記データラインおよび前記ゲートスキャンラインの下の前記分離溝に平坦化層が配置されている、請求項１６に記載の構造。
【請求項２０】
前記平坦化層は、ポリマーＰＭＧＩ、ポリスチレン、ＰＭＭＡ、もしくは他のタイプのアクリルポリマー、ポリエチレン、ポリイミド、ポリビニル・フェノール（ＰＶＰ）、ｚｅｏｎ、ＰＥＴ、ＰＥＮ、ＰＥＳ、ＰＡＮ、ＢＣＢ、ＳＵ８、シランもしくはシロキシレーンベースの化合物、有機金属ベースの化合物、スピンオングラス、グラフェン酸化物、またはこれらの混合もしくは多層積層された組み合わせから選ばれるいずれか１つの塗布層を含む、請求項１９に記載の構造。
【請求項２１】
前記金属酸化物半導体材料の層は、検出素子の検出波長の光に対して透明であって、かつ非晶質または多結晶質のいずれかである透明金属酸化物半導体材料の層を含む、請求項１６に記載の構造。
【請求項２２】
ピクセル化されたイメージャを製作する方法であって、
底面電極層を備える基板と、当該底面電極層上に堆積もしくは成長した検出素子のブランケット層とを提供し、
前記検出素子のブランケット層を、隣接する検出素子を分離する分離溝によって検出素子のアレイに分離し、
前記検出素子のアレイの上に誘電体パッシベーション／平坦化層を形成し、
前記分離溝の上の前記誘電体パッシベーション／平坦化層を覆うように能動素子読み出し回路のアレイを形成する、各工程を有し、
前記能動素子読み出し回路のアレイの中の１つの能動素子読み出し回路は、検出素子アレイの各検出素子に接続され、各検出素子に接続された能動素子読み出し回路は、金属酸化物半導体材料の能動チャンネルを備えた少なくとも１つの薄膜トランジスタを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、外部照明を受けて、当該照明を電気信号に変換するように設計されたイメージャ、特に広域イメージャに関するものである。
【背景技術】
【０００２】
フォトダイオードイメージャが公知であり、例えばデジタルカメラ、赤外線検出器またはイメージャ、Ｘ線イメージャ、などを含む多種類の装置において用いられる。
【０００３】
通常、赤外線およびＸ線イメージャのような広域イメージャは、小領域イメージャ（例えばデジタルカメラ）とは異なる課題を有する。例えば、大きい検出領域のため、基板はより大きくなり、より重くなる。そして接続線はより長く太くなり、結合容量がより大きくなり、より問題を含むようになる。大判の結晶性ウェーハも、高価であり、扱いにくくなる。例えば、胸部Ｘ線装置のための画像アレイは400 mm x 450 mmのサイズの領域を必要とする。その一方で、最大のＳｉウェーハは今日では直径300 mmの円いディスクであり、そこから200 mm x 250 mmの大きさのチップが製造できるだけである。すなわち、コスト要因以外に、シリコンウエハの大きさが、ある応用において制限を与える。
【０００４】
広域イメージャの製造において、通常２つの方法がある。第１の方法は、最初にフォトダイオードアレイを（例えば基板上に）作製して、その後に画素ＴＦＴを作製することである。第２の方法は、基板上に画素ＴＦＴを作製して、その後にフォトダイオードアレイを製造することである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
これらの各方法において、照明光の方向、金属接点間の相互作用、プロセス工程の数、などを含むいくつかの課題がある。
【０００６】
従って、従来技術に固有の前述した、そして他の問題点を解決することが大いに望まれている。
【課題を解決するための手段】
【０００７】
前記本発明の目的は、本発明のピクセル化されたイメージャを製作する方法に従って達成される。当該方法は、ピクセル化されたイメージャを製作する方法であって、底面電極層と、当該底面電極層上に堆積もしくは成長した検出素子ブランケット層とを有する基板を提供し、前記検出素子ブランケット層を、隣接する検出素子を分離する分離溝によって検出素子のアレイに分離し、アレイ中の各検出素子に隣接して、前記分離溝の上側に、Thin Film Transistor（ＴＦＴ）を定めるゲート電極を形成し、各ＴＦＴのゲート電極の上側に設けられたゲート誘電体層、および各ＴＦＴに隣接する検出素子を定める検出素子ブランケット層の露出した上面に金属酸化物半導体材料の層を形成し、ゲート電極を囲む領域であって、ソース／ドレイン金属の層を前記ゲート電極の両側のＳ／Ｄ電極に分離する領域にわたって、各ＴＦＴの前記金属酸化物半導体材料の層に前記ソース／ドレイン金属の層を堆積する各工程を備え、前記Ｓ／Ｄ電極の１つを構成する前記金属は、隣接する検出素子の検出素子ブランケット層の露出した上面の上側にある金属酸化物半導体材料と電気的に接触し、それによってアレイの各検知素子は前記金属酸化物半導体材料を介して隣接するＴＦＴに電気的に接続している、方法である。
【０００８】
本発明の目的は、ピクセル化されたイメージャを製作する以下の方法に従って更に達成される。当該方法は、上からの照明を底面で受けるタイプのイメージャを製作する方法であって、基板を用意し、底面電極層を当該基板の上に形成する工程と、前記底面電極層の上側にｐｎ接合ブランケット層を形成するために、少なくとも下部の半導体層および上部の半導体層を前記底面電極層上に堆積させもしくは成長させる工程と、隣接するフォトダイオードアレイを分離する分離溝によって前記ｐｎ接合ブランケット層の上部半導体層をフォトダイオードアレイに分離するため第１のマスキングを行う工程と、前記フォトダイオードアレイを誘電材料で平坦化する工程と、フォトダイオードアレイの各フォトダイオードに隣接するＴＦＴを定めるゲート電極を前記分離溝の上側に形成するために２回目のマスキングを行う工程と、フォトダイオードアレイ上にゲート誘電体層を堆積させもしくは成長させるとともに、フォトダイオードアレイの各フォトダイオードの前記上部の半導体層の上面を露出させるために、前記ゲート誘電体層の部分を取り除く３回目のマスキングを行う工程と、各ＴＦＴのゲート電極の上側のゲート誘電体層、およびフォトダイオードアレイの各フォトダイオードの上部半導体層の露出した上面に金属酸化物半導体材料の層を堆積させもしくは成長させるため４回目のマスキングを行う工程と、各ＴＦＴのゲート電極および各フォトダイオードの上部半導体層の露出した上面の金属酸化物半導体材料の層の上側にエッチストップ材料の層を堆積させるため５回目のマスキングを行う工程と、ゲート電極を囲む領域であって、各ＴＦＴのソース／ドレイン金属の層をゲート電極の両側に分離する領域に各ＴＦＴにソース／ドレイン金属の層を堆積させる６回目のマスキングを行う工程とを有し、前記ソース／ドレイン電極の１つを形成する金属は隣接するフォトダイオードの上部半導体層の露出した上面に設けられている前記金属酸化物半導体材料と電気的に接触している、方法である。
【０００９】
本発明の目的は、ピクセル化されたイメージャを含む本発明の構造に従って達成される。当該構造は、底面電極層と、前記底面電極層に堆積され、アレイの隣接する検出素子を分離する分離溝によって検出素子のアレイに分離される検出素子ブランケットの層を備える基板と、アレイの各検出素子に隣接し、分離溝の上側にあってＴＦＴを定めるゲート電極と、各ＴＦＴのゲート電極の上側の誘電層、および各ＴＦＴに隣接する検出素子を定める検出素子ブランケット層の露出した上面に配置される金属酸化物半導体材料の層と、各ＴＦＴの前記ゲート電極を囲む領域であって、ソース／ドレイン電極をゲート電極の両側に分離した領域に配置されたソース／ドレイン金属の層とを有し、前記ソース／ドレイン電極のいずれか１つを形成する金属は、隣接する検出素子の上部層の露出した上面にある金属酸化物半導体材料と電気的に接触しており、それによってアレイの各検出素子が前記金属酸化物半導体材料を通して、隣接するＴＦＴに電気的に接続している、構造である。
【００１０】
本発明の前述のおよび更なる、ならびにより特定の目的および利点は、図面に関連した、以下の本発明の好ましい実施例についての詳細な説明から、当業者にとって明らかになる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態にかかるイメージャの製造方法における中間段階の層構成を示す簡略図である。
【図２】本発明の実施形態にかかるイメージャの製造方法における中間段階の層構成を示す簡略図である。
【図３】本発明の実施形態にかかるイメージャの製造方法における中間段階の層構成を示す簡略図である。
【図４】本発明の実施形態にかかるイメージャの製造方法における中間段階の層構成を示す簡略図である。
【図５】本発明の実施形態にかかるイメージャの製造方法における中間段階の層構成を示す簡略図である。
【図６】本発明の実施形態にかかるイメージャの製造方法における中間段階の層構成を示す簡略図である。
【図７】本発明の実施形態にかかるイメージャの製造方法における中間段階の層構成を示す簡略図である。
【図８】本発明の実施形態に係る最終的なイメージャの層構成を示す簡略図である。
【発明を実施するための形態】
【００１２】
本発明において、ＴＦＴは、フォトダイオードアレイ上に直接組み立てられる。基本的に、照明は上面または底面から入射する。例えば、フォトダイオードの基板が透明でない場合（例えばゲルマニウムまたはシリコンフォトダイオード基板の場合）、上からの照明のみに対応する。この明細書において、上からの照明を、便宜のために記載している。通常の例では、Ｘ線イメージャのためのシンチレータフィルム（Ｘ線を可視光線に変換するフィルム）は、イメージャの底面でなく、上面に積層される。この配置は、基板がシンチレータフィルムを検出器から隔離し、そして、基板の厚さが解像度を低下させるという事実を考慮して、採用される。
【００１３】
また、上からの照明で、透明な上面電極が、フォトダイオードアレイのために必要とされる。典型的なａ−Ｓｉ、または、ポリ−ＳｉのＴＦＴにおいて、透明な電極は、透明な導電体、例えばインジウムスズ酸化物（ＩＴＯ）を堆積させるために一つ以上の余分な工程を必要とする。さらに、底面フォトダイオードに伴う問題は、データおよびゲート線のフォトダイオード共通電極に対する結合容量である。この容量を減少させるかまたは実質的に除去するために、低誘電率ｋの厚い誘電体を、データおよびゲート線とフォトダイオード共通電極との間に配置しなければならない。従来技術において、厚い誘電体を備えることは、付加的なプロセス工程を必要とした。
【００１４】
図１を参照して、底面金属電極１２が形成された基板１０が示されている。以下の説明から理解されているように、底面金属電極１２はその上に作製されるフォトダイオードアレイのための共通電極である。多くの場合に、パターニングされない金属またはドープされた半導体電極を用いることができる。高いピクセルカウント（high pixel counts）のために、または、底面共通電極と上部のカラム／行電極線との間の容量結合を更に減らすために、底面共通電極は、上面のカラム／行グリッド電極の下の大部分の領域を開いたまま残すように、二次元のグリッドの形でパターニングされることもできる。
【００１５】
単純化および明示化のために、図１の底面電極１２は、模様のない形またはパターニングされた形の中の連続領域を反映した連続体として描かれている。
【００１６】
対応するマスク工程は、以下の手順フローにおいて、省略される。
【００１７】
ｎまたはｐいずれの導電性でもよい第１の半導体層１４が、電極１２に堆積されている。さらに真性半導体材料の層１６が層１４に堆積され、そして、逆の導電型の材質（すなわちｐまたはｎ）の層１８が層１６に堆積されている。これらの３枚の層が検出素子すなわちこの場合ＰＩＮダイオード検出器（フォトダイオード）を形成することが理解されよう。それはその効率の良さのため、好ましい実施例となる。しかしながら、単純なｐ／ｎダイオードで十分である場合は、真性層１６は単に省略してもよい。いずれの工程においても、層１２、１４、１６および１８は接合し、基板１０の上に堆積されたｐｉｎフォトダイオードの、マスクが必要とされないブランケット層、または検出素子のブランケット層となる。
【００１８】
検出素子のブランケット層は、結晶質であってもまたは非晶質であってもよい。ピン（ｐ−ｉ−ｎ）スタックの検出素子ブランケット層に含まれることができる材料の例は、シリコン、ゲルマニウム、セレン、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＳｉＣ、ＧａＮ、ＣｕＯ、ＣｕＳｅ、ＣｕＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＩｎＳｂ、ＣｕＩｎＧａＳ、ＣｕＩｎＧａＳｅ、ＣｕＩｎＧａＴｅ、ＴｅＧｅＨｇ、ＣｕＩｎＳｅ、ＣｕＩｎＳ、ＣｕＩｎＴｅ、ＨｇＣｄＴｅまたはそれらの組合せを含み、これらは非晶質であっても結晶質であってもよい。
【００１９】
結晶性のゲルマニウムまたはＧｅ−Ｓｉ合金を例にとると、ドープされた結晶を基板として直接用いることが可能であり、絶縁ｉ層は脱ドープによって、または、反対の価の元素を逆ドーピングすることによって形成することができる。可視光線のイメージアレイを製作するのであれば、非晶質シリコン（ａ−Ｓｉ）ピン（ｐ−ｉ−ｎ）スタックを、ＰＥＣＶＤプロセスによって直接形成することもできる。
【００２０】
ｐ−ｉ−ｎフォトダイオードアレイに加えて（またはその代わりに）、上面電極と底面電極との間に挟まれた検知機能層を有する他のタイプの検出素子を形成することもできる。例えば、検出領域に熱感知層を備えたサーマルイメージアレイを形成してもよい。他の例として、圧電層が上面電極と底面電極の間に配置された超音波検出器アレイを形成してもよい。また、前述したように、Ｘ線イメージャのためのシンチレータフィルムを、検出領域において形成することもできる。
【００２１】
図２に移り、図１に関連して描かれ説明された構造が、別々の上部コンタクトを有する個々のＰＩＮダイオードの列にパターニングされる（第１のマスク工程）。この工程において、アイソレーションのための深い溝２２が層１８および層１６を貫いてエッチングで作られるが、エッチングは本実施例において、層１４には達していない。図示するように、全アレイの中の１つの完全なフォトダイオード２０（センサエレメント）のみが、図示および開示の簡略化のために示されている。
【００２２】
フォトダイオード２０は、上部コンタクト２４を有する。図３に図示するように、その構造は、低ｋ誘電体材料（比誘電率約６以下の、好ましくは約４以下の）のコーティング２６によって平坦に覆われている。コーティングプロセス（例えばスピンコーティング、スロット塗布、吹付け塗布など）によって加工処理されることができる低ｋ誘電体材料の例として、ポリマーＰＭＧＩ、ポリスチレン、ＰＭＭＡ、または、他のタイプのアクリルポリマー、ポリエチレン、ポリイミド、ポリビニル・フェノール（ＰＶＰ）、ｚｅｏｎ、ＰＥＴ、ＰＥＮ、ＰＥＳ、ＰＡＮ、ＢＣＢ、ＳＵ８、シランまたはシロキシレーンベースの化合物、有機金属ベースの（例えばマグネシウムベースもしくは、銅ベースの）化合物、スピンオングラス、グラフェン酸化物、およびこれらの混合または多重積層された組合せがあげられる。溝２２は、低ｋ誘電体材料がトレンチ領域において非常に厚くなるように、この好ましい実施例において実際的に可能な範囲で極力深く形成される点に注意する（フォトダイオードを切り離すためであれば上層１８だけエッチングすることができる）。この分野の専門家にとって、この種の低ｋ材料をパターニングする方法は周知であり、ウエットエッチングすることも、ドライエッチングすることもできる。
【００２３】
図４を参照して、ゲート金属３０が、平坦化されたコーティング層２６の上へ堆積され、パターニングされる（２回目のマスク工程）。ここで、アレイの各フォトダイオードに対応する各ＴＦＴを備えているアレイの一つに、図４の３０ａで示されるゲート電極が堆積されることを理解すべきである。
【００２４】
また、図４の３０ｂにより表されるゲート線およびデータ線が、溝２２の上側の位置に堆積される。ゲート線およびデータ線は、溝２２の上側に配置されるので、厚い低ｋ誘電体材料２６が、ゲート金属３０と底面電極すなわち共通電極１２との間の結合容量を実質的に低下させる。
【００２５】
次に図５を参照して、ブランケットなゲート誘電体層３２が本構造の上に堆積される。ゲート誘電体層３２を貫通し平坦なコーティング２６を貫通して、フォトダイオード２０（および当該アレイの他の各フォトダイオード）の上部コンタクト２４を露出させるために、ビア３４がくり抜かれている。これが３回目のマスキング工程となる。この３回目のマスキング工程で、３５で示される開口すなわちビアは、後に示され明細書から理解されるように、隣接する線３０に外部接続を提供するためにも形成されることに留意する必要がある。
【００２６】
図６を参照して、金属酸化物半導体層４０が、ブランケット層として堆積され、ＴＦＴ４２のためのチャネルを形成するためにパターニングされ（４回目のマスク工程）、それはフォトダイオード２０の上部コンタクト２４に接触する。
【００２７】
金属酸化物層４０は、フォトダイオードにより検出される放射波長に対して透明である。透明な金属酸化物の若干の典型的な例として、ＺｎＯ、ＩｎＯ、ＡｌＺｎＯ、ＺｎＩｎＯ、ＩｎＡｌＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＳｎＺｎＯ、ＺｎＳｎＯ、ＧａＳｎＯ、ＩｎＧａＣｕＯ、ＩｎＣｕＯ、ＣｕＺｎＯ、ＧａＣｕＯ、ＧａＺｎＯ、ＡｌＣｕＯなどおよび、それらの組合せがあげられる。金属酸化物半導体層４０は、非晶質であっても多結晶質であってもよい。しかしながら、非晶質またはナノ結晶質の金属酸化物半導体の粒径（grain size）はＴＦＴのサイズ（TFT dimensions）より実質的に小さいことが画像アレイの均一性のために好まれる。
【００２８】
次に図７を参照して、エッチストップ層５０が、ブランケット堆積されて、ＴＦＴ４２のゲート３０の上側と、フォトダイオード２０の上部コンタクト２４の大部分の上側とに位置するようにパターニングされる（５回目のマスク工程）。エッチストップ層５０は、ゲート電極３０ａの上側にある金属酸化物半導体材料の活性領域を定めるために形成される。
【００２９】
そのため、ブランケットなソース／ドレイン金属層が、本構造に堆積され、パターニングされる（６回目のマスク工程）。当該金属は活性領域の両側に分割されてソース／ドレイン接合５２／５４となるとともに、ビア３５を通じて隣接するゲート線３０を接触させるための接触部５６を形成する。エッチストップ層５０は、メタライゼーション層をエッチングをするときに金属酸化物層４０に損傷を与えることがないようにするものである。
【００３０】
チャネルの上にエッチストップ層を有するＴＦＴの別の作製工程として、ＴＦＴを、チャネル材料およびＳ／Ｄエッチング工程の適当な選択をすることにより、バックチャネルエッチング（ＢＣＥ）法（「選択エッチング法」とも呼ばれる）により製造することもできる。メタライゼーション層が金属酸化物層４０に損傷を与えないでエッチングされることができるさまざまな材料を選択することによって、それは可能になる。これは、エッチストップ層をパターニングする余分な工程を排除できる。
【００３１】
ここで、金属酸化物層４０がＴＦＴ４２とＰＩＮダイオード２０の間の透明なコンタクト層として役立つ点に留意する必要がある。透明な接点（ＴＦＴ４２とフォトダイオード２０間の金属酸化物層４０）は、金属酸化物エッチマスク（４回目のマスク工程）、エッチストップマスク（５回目のマスク工程）およびＳ／Ｄ電極エッチマスク（６回目のマスク工程）を通して作製される。このように、フォトダイオード２０の透明なトップ電極を形成するにあたって更なる堆積またはマスキング工程を必要としない。
【００３２】
また、ＴＦＴ４２とＰＩＮダイオード２０間の透明なコンタクト層（金属酸化物層４０）の部分は、大部分が層１８の上側に存在することに注意すべきである。層１８は金属酸化物層４０から酸素を吸収する傾向がある。それによって、導電性（キャリア密度）を上昇させ、金属酸化物層４０のその部分をむしろ半導体よりも電気伝導体（electrical conductor）にする。
【００３３】
ゲート接点の上側に位置している金属酸化物層４０の部分は導電性（すなわち、酸素を吸収する）を生じないゲート誘電体層３２に隣接する。したがって、ＴＦＴ４２のチャネルを定めている金属酸化物層４０の当該部分は半導体のまま残る。
【００３４】
センサエレメントアレイの上面において、任意のフィルタ、マイクロレンズまたはパッシベーション層を堆積もしくは積層してもよい。薄膜のパッシベーション層の材料の若干の例は、Ａｌ２Ｏ３、ＭｇＯ、ＳｉＯ２、ＳｉＮまたはＰｂＯを含む。それらはスパッタもしくはＣＶＤ法により形成することができる。
【００３５】
高エネルギー放射線検出器アレイの場合、周期表の重元素（例えばＰｂＯ）を含むパッシベーション層を、放射線を阻止する薄いパッシベーション層として使うことができる。ＭｇＯ層または低ｋ誘電体層によって伝送の向上（transmission enhancement）を実現することもできる。各検出素子上の光学マイクロレンズアレイを、透明材料により適当なパターニングおよびエッチング工程を経て形成することができる。
【００３６】
本明細書に開示された工程では単一のＴＦＴを作製しているが、複数のＴＦＴおよびより多くのバスラインを有するセンサ画素回路を同じ原則により設計することができる。その場合、ビアおよび電線接続のために更に１または２のマスクだけが余分に必要とされる。さらにＴＦＴに加えて、ゲート絶縁物および上下の電極層でキャパシタを作ることが可能である。半導体金属酸化物により抵抗器を作製することもできる。本発明で開示されるピクセル化されたイメージャは、照射要素と、金属酸化物ＴＦＴに組み込まれたまたはそれと共存する画像読み出し回路とを含む画像ピクセルを有するものとして、一般化することができる。
【００３７】
ＴＦＴ画素が透明なデータラインおよび透明なゲートスキャンライン（図示しないゲート３０への線）を使えば、透明になることが理解されよう。透明なデータラインおよび透明なゲートスキャンラインは、画素が非常に小さな高密度イメージャにとって、特に重要である。不透明なデータラインおよび不透明なゲートスキャンラインが用いられるならば、フィルファクタは非常に小さくなり得る。
【００３８】
本発明を使用すれば、能動的なピクセルを組み込んだアレイまたは受動的なピクセルを組み込んだアレイの両方を作製可能なことに注意すべきである。
【００３９】
今まで説明した製造方法およびピクセル画像アレイの構造において、上面で検知する構成が用いられていたが、同一の構造および構成を同様に底面で検知するイメージャのために用いることもできる。底面で検知または両面で検知するために用いられる同じ装置のために、底面電極および基板を、検出の対象である波長範囲で透明な材料を用いて形成する。必要であれば、基板を、画像ピクセルの大きさより実質的に薄い所望の薄さにすることもできる。上面検出および底面検出の機能を結合することによって、両面に放射感度を有する画像アレイを作製することができる。
【００４０】
前述したデバイスの構造および工程を用いて、複数の検出バンド（例えば可視および赤外）を有するセンサアレイを作製することもできる。例えば、ｐ−ｉ１−ｎ−ｉ２−ｐまたはｎ−ｉ１−ｐ−ｉ２−ｎ形式のイメージ素子でデュアルバンドセンサアレイを作製できる。このイメージ素子は、直列に結合された２つのピン（ｐ−ｉ−ｎ）ダイオードによって基本的に形成される。この構造において、底面電極と上面電極との間のバイアス極性を反転させることによって、検出バンドを選択できる。このバイアス方式において、１つのｐ−ｉ−ｎダイオードは逆バイアスおよび検知モードで選択されるかまたは接続されるとともに、他のものが順方向バイアスモードで接続されることにより導通経路を提供する。
【００４１】
本明細書に記載した縦（vertical）配列に加えて、複数バンドの検出素子を、その代替として、あるいは、追加として同じ緯度（latitude）に配置することができる。バンドの選択は、デュアルバンドセンサアレイの全てのデュアルバンドセンサ素子のバイアスを選択スイッチによって切り替えることによって達成できる。
【００４２】
以上に説明したように、本発明は、ＭＯＴＦＴ配列を有し上面からの照明を底面で受けるイメージャを製作するための新規なおよび改良された方法を提供する。イメージャを製作するための新規なおよび改良された当該方法は、より少数のプロセス工程を使用し、作製が容易である。また、イメージャを製作するための新規なおよび改良された当該方法は、データラインおよびスキャンラインと共通電極との間の結合容量を実質的に減少させる。更に本発明は、開示した広域イメージャを製作するための新規なおよび改良方法により、新規なおよび改良型のイメージャ、特に広域イメージャを提供する。
【００４３】
本願明細書で説明された実施例に対するさまざまな改変と変更を施すことが当業者は可能である。かかる改変および変更が本発明の精神から逸脱しない範囲において、その範囲は添付する請求の範囲の公正な解釈によって評価される。
【００４４】
本発明は、当業者が本発明を理解しかつ実施できるように、明確かつ簡潔な用記で完全に記述された。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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