(57)【特許請求の範囲】
【請求項１】
フィルタであって、
複数の基板貫通ビアを有するガラス基板と、
前記ガラス基板によって支持される複数のキャパシタであって、前記複数のキャパシタのうちの少なくとも１つの幅が１０マイクロメートル未満であり、前記複数のキャパシタのうちの少なくとも１つの厚さが１マイクロメートル未満である、複数のキャパシタと、
インダクタの間隔が１０マイクロメートル未満の間隔である、前記ガラス基板内の少なくとも２つの３Ｄインダクタであって、
前記複数の基板貫通ビアに結合された、前記ガラス基板の第１の表面上の第１の複数のトレース、および
前記第１の表面と反対側の、前記ガラス基板の第２の表面上に、前記複数の基板貫通ビアの反対端に結合された第２の複数のトレースを備える少なくとも２つの３Ｄインダクタとを備え、前記複数の基板貫通ビアおよびトレースが前記ガラス基板の固体ガラスコアを取り囲み、前記少なくとも２つの３Ｄインダクタとして動作し、
前記少なくとも２つの３Ｄインダクタが、前記ガラス基板の表面に対して平行な磁場を発生し、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行であり、
前記複数のキャパシタのうちの少なくとも１つが前記少なくとも２つの３Ｄインダクタのトレースに結合された、フィルタ。
【請求項２】
前記フィルタが、ローパスフィルタを備える、請求項１に記載のフィルタ。
【請求項３】
複数の基板貫通ビアを有するガラス基板と、
前記ガラス基板によって支持される複数のキャパシタと、
前記ガラス基板内の少なくとも２つの３Ｄインダクタであって、
前記複数の基板貫通ビアに結合された、前記ガラス基板の第１の表面上の第１の複数のトレース、および
前記第１の表面と反対側の、前記ガラス基板の第２の表面上に、前記複数の基板貫通ビアの反対端に結合された第２の複数のトレースを備える少なくとも２つの３Ｄインダクタとを備え、前記複数の基板貫通ビアおよびトレースが前記少なくとも２つの３Ｄインダクタとして動作し、
前記少なくとも２つの３Ｄインダクタが、前記ガラス基板の表面に対して平行な磁場を発生し、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行であり、
フィルタ入力と接地端子との間に、前記複数のキャパシタのうちの第１のキャパシタに直列に結合された、前記３Ｄインダクタのうちの第１のインダクタと、
前記フィルタ入力とフィルタ出力との間に結合され、前記複数のキャパシタの第２のキャパシタに並列に結合された、前記３Ｄインダクタのうちの第２のインダクタと、
前記フィルタ出力、および前記接地端子に結合された前記複数のキャパシタのうちの第３のキャパシタに結合された、前記３Ｄインダクタのうちの第３のインダクタとを備える、ローパスフィルタ。
【請求項４】
複数の基板貫通ビアを有するガラス基板と、
前記ガラス基板によって支持される複数のキャパシタと、
前記ガラス基板内の少なくとも２つの３Ｄインダクタであって、
前記複数の基板貫通ビアに結合された、前記ガラス基板の第１の表面上の第１の複数のトレース、および
前記第１の表面と反対側の、前記ガラス基板の第２の表面上に、前記複数の基板貫通ビアの反対端に結合された第２の複数のトレースを備える少なくとも２つの３Ｄインダクタとを備え、前記複数の基板貫通ビアおよびトレースが前記少なくとも２つの３Ｄインダクタとして動作し、
前記少なくとも２つの３Ｄインダクタが、前記ガラス基板の表面に対して平行な磁場を発生し、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行であり、
フィルタ入力と接地端子との間に、前記３Ｄインダクタのうちの第１のインダクタに直列に結合された、前記複数のキャパシタのうちの第１のキャパシタと、
前記フィルタ入力とフィルタ出力との間に結合され、前記３Ｄインダクタのうちの第２のインダクタに並列に結合された、前記複数のキャパシタのうちの第２のキャパシタと、
前記フィルタ出力、および前記接地端子に結合された前記３Ｄインダクタのうちの第３のインダクタに結合された、前記複数のキャパシタのうちの第３のキャパシタとを備える、ローパスフィルタ。
【請求項５】
前記フィルタが、ハイパスフィルタを備える、請求項１に記載のフィルタ。
【請求項６】
複数の基板貫通ビアを有するガラス基板と、
前記ガラス基板によって支持される複数のキャパシタと、
前記ガラス基板内の少なくとも２つの３Ｄインダクタであって、
前記複数の基板貫通ビアに結合された、前記ガラス基板の第１の表面上の第１の複数のトレース、および
前記第１の表面と反対側の、前記ガラス基板の第２の表面上に、前記複数の基板貫通ビアの反対端に結合された第２の複数のトレースを備える少なくとも２つの３Ｄインダクタとを備え、前記複数の基板貫通ビアおよびトレースが前記少なくとも２つの３Ｄインダクタとして動作し、
前記少なくとも２つの３Ｄインダクタが、前記ガラス基板の表面に対して平行な磁場を発生し、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行であり、
フィルタ入力と接地端子との間に、前記複数のキャパシタのうちの第３のキャパシタと直列に結合された、前記複数のキャパシタのうちの第１のキャパシタと、
前記複数のキャパシタのうちの前記第１のキャパシタおよび前記複数のキャパシタのうちの前記第３のキャパシタと前記接地端子との間に、前記複数のキャパシタのうちの第２のキャパシタと直列に結合された、前記少なくとも２つの３Ｄインダクタとを備える、ハイパスフィルタ。
【請求項７】
複数の基板貫通ビアを有するガラス基板と、
前記ガラス基板によって支持される複数のキャパシタと、
前記ガラス基板内の少なくとも２つの３Ｄインダクタであって、
前記複数の基板貫通ビアに結合された、前記ガラス基板の第１の表面上の第１の複数のトレース、および
前記第１の表面と反対側の、前記ガラス基板の第２の表面上に、前記複数の基板貫通ビアの反対端に結合された第２の複数のトレースを備える少なくとも２つの３Ｄインダクタとを備え、前記複数の基板貫通ビアおよびトレースが前記少なくとも２つの３Ｄインダクタとして動作し、
前記少なくとも２つの３Ｄインダクタが、前記ガラス基板の表面に対して平行な磁場を発生し、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行であり、
フィルタ入力と接地端子との間に、前記複数のキャパシタのうちの第２のキャパシタと直列に結合された、前記複数のキャパシタのうちの第１のキャパシタと、
前記複数のキャパシタのうちの前記第１のキャパシタおよび前記複数のキャパシタのうちの前記第２のキャパシタと前記接地端子との間に結合された、前記少なくとも２つの３Ｄインダクタとを備える、ハイパスフィルタ。
【請求項８】
前記ガラス基板が、ガラス、水晶、サファイア、または高抵抗シリコンを備える、請求項１に記載のフィルタ。
【請求項９】
携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットの中に統合される、請求項１に記載のフィルタ。
【請求項１０】
フィルタを作製する方法であって、
ガラス基板内に複数の基板貫通ビアを形成するステップと、
前記ガラス基板の第１の表面上に第１の複数のトレースを堆積するステップと、
前記ガラス基板の第２の表面上に第２の複数のトレースを堆積するステップと、
前記複数の基板貫通ビアの第１の側に前記第１の複数のトレースを結合するステップと、
前記複数の基板貫通ビアの第２の側に前記第２の複数のトレースを結合するステップであって、少なくとも２つの３Ｄインダクタを形成するために、前記複数の基板貫通ビア及びトレースが前記ガラス基板の固体ガラスコアを取り囲む、結合するステップと、
前記ガラス基板上に少なくとも１つのキャパシタを形成するステップであって、前記少なくとも１つのキャパシタの幅が１０マイクロメートル未満であり、前記少なくとも１つのキャパシタの厚さが１マイクロメートル未満であり、前記少なくとも１つのキャパシタが、前記少なくとも２つの３Ｄインダクタのトレースに結合される、少なくとも１つのキャパシタを形成するステップとを含み、
前記少なくとも２つの３Ｄインダクタが、前記ガラス基板の表面に平行な磁場を発生し、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行である、方法。
【請求項１１】
前記フィルタが、ローパスフィルタとして作製される、請求項１０に記載の方法。
【請求項１２】
前記フィルタが、ハイパスフィルタとして作製される、請求項１０に記載の方法。
【請求項１３】
前記フィルタを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットの中に統合するステップをさらに含む、請求項１０に記載の方法。
【請求項１４】
複数の基板貫通ビアを有するガラス基板と、
前記ガラス基板によって支持される電荷を蓄積するための手段であって、前記電荷蓄積手段の幅が１０マイクロメートル未満であり、前記電荷蓄積手段の厚さが１マイクロメートル未満である、電荷を蓄積するための手段と、
前記ガラス基板内の少なくとも２つの３Ｄインダクタであって、
前記ガラス基板の第１の表面上の、前記複数の基板貫通ビアに結合された、結合するための第１の手段、および
前記第１の表面と反対側の前記ガラス基板の第２の表面上に、前記複数の基板貫通ビアの反対端に結合された、結合するための第２の手段を含む、少なくとも２つの３Ｄインダクタとを備え、前記複数の基板貫通ビア、結合するための前記第１の手段、および結合するための前記第２の手段が、前記ガラス基板の固体ガラスコアを取り囲み、前記少なくとも２つの３Ｄインダクタとして動作し、
前記少なくとも２つの３Ｄインダクタが、前記ガラス基板の表面と平行な磁場を発生し、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行であり、
前記電荷蓄積手段が、前記少なくとも２つの３Ｄインダクタの結合するための前記第１の手段に結合された、フィルタ。
【請求項１５】
複数の基板貫通ビアを有するガラス基板と、
前記ガラス基板によって支持される電荷を蓄積するための手段と、
前記ガラス基板内の少なくとも２つの３Ｄインダクタであって、
前記ガラス基板の第１の表面上の、前記複数の基板貫通ビアに結合された、結合するための第１の手段、および
前記第１の表面と反対側の前記ガラス基板の第２の表面上に、前記複数の基板貫通ビアの反対端に結合された、結合するための第２の手段を含む、少なくとも２つの３Ｄインダクタとを備え、前記複数の基板貫通ビア、結合するための前記第１の手段、および結合するための前記第２の手段が、前記少なくとも２つの３Ｄインダクタとして動作し、
前記少なくとも２つの３Ｄインダクタが、前記ガラス基板の表面と平行な磁場を発生し、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行であり、
フィルタ入力と接地端子との間に、前記電荷蓄積手段のうちの第１の手段に直列に結合された、前記３Ｄインダクタのうちの第１のインダクタと、
前記フィルタ入力とフィルタ出力との間に結合され、前記電荷蓄積手段の第２の手段に並列に結合された、前記３Ｄインダクタのうちの第２のインダクタと、
前記フィルタ出力、および前記接地端子に結合された前記電荷蓄積手段のうちの第３の手段に結合された、前記３Ｄインダクタのうちの第３のインダクタとを備えた、ローパスフィルタ。
【請求項１６】
複数の基板貫通ビアを有するガラス基板と、
前記ガラス基板によって支持される電荷を蓄積するための手段と、
前記ガラス基板内の少なくとも２つの３Ｄインダクタであって、
前記ガラス基板の第１の表面上の、前記複数の基板貫通ビアに結合された、結合するための第１の手段、および
前記第１の表面と反対側の前記ガラス基板の第２の表面上に、前記複数の基板貫通ビアの反対端に結合された、結合するための第２の手段を含む、少なくとも２つの３Ｄインダクタとを備え、前記複数の基板貫通ビア、結合するための前記第１の手段、および結合するための前記第２の手段が、前記少なくとも２つの３Ｄインダクタとして動作し、前記ガラス基板の表面と平行な磁場を発生する、少なくとも２つの３Ｄインダクタと、
フィルタ入力と接地端子との間に、前記電荷蓄積手段のうちの第３の手段と直列に結合された、前記電荷蓄積手段のうちの第１の手段と、
前記第１の電荷蓄積手段および前記第３の電荷蓄積手段と前記接地端子との間に、前記電荷蓄積手段のうちの第２の手段と直列に結合された、前記少なくとも２つの３Ｄインダクタとを備え、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行である、ハイパスフィルタ。
【請求項１７】
携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットの中に統合される、請求項１４に記載のフィルタ。
【請求項１８】
フィルタを作製する方法であって、
ガラス基板内に複数の基板貫通ビアを形成するステップと、
前記ガラス基板の第１の表面上に第１の複数のトレースを堆積するステップと、
前記ガラス基板の第２の表面上に第２の複数のトレースを堆積するステップと、
前記複数の基板貫通ビアの第１の側に前記第１の複数のトレースを結合するステップと、
少なくとも２つの３Ｄインダクタを形成するために、前記複数の基板貫通ビアの第２の側に前記第２の複数のトレースを結合するステップであって、前記複数の基板貫通ビア及び前記トレースが前記ガラス基板の固体ガラスコアを取り囲む、結合するステップと、
前記ガラス基板上に少なくとも１つのキャパシタを形成するステップであって、前記少なくとも１つのキャパシタの幅が１０マイクロメートル未満であり、前記少なくとも１つのキャパシタの厚さが１マイクロメートル未満である、少なくとも１つのキャパシタを形成するステップとを含み、
前記少なくとも２つの３Ｄインダクタが、前記ガラス基板の表面と平行な磁場を発生し、
前記少なくとも２つの３Ｄインダクタのうち１つが発生する磁場が、他の３Ｄインダクタが発生する磁場に対して非平行である、方法。
【請求項１９】
前記フィルタが、ローパスフィルタとして作製される、請求項１８に記載の方法。
【請求項２０】
前記フィルタが、ハイパスフィルタとして作製される、請求項１８に記載の方法。
【請求項２１】
前記フィルタを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットの中に統合するステップをさらに含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、参照によりその開示が全体として本明細書に明確に組み込まれる、Ｃ．  Ｚｕｏらの名前で２０１３年５月３１日に出願された米国仮特許出願第６１／８２９，７１４号の利益を主張する。
【０００２】
本開示は全般に、集積回路（ＩＣ）に関する。より詳細には、本開示の一態様は、基板貫通ビア（たとえば、ガラス貫通ビア）技術を使用するハイパスフィルタおよびローパスフィルタのための設計に関する。
【背景技術】
【０００３】
ローパスフィルタおよびハイパスフィルタは、通信信号の中の高調波を除去するために使用され得る。ローパスフィルタおよびハイパスフィルタはまた、ワイヤレス通信において高いデータ伝送率を達成するために、複数のコンポーネントキャリアを組み合わせるキャリアアグリゲーションシステム内で使用され得る。しかしながら、キャリアアグリゲーションアプリケーションにおいて、ローパスフィルタおよびハイパスフィルタは、従来技術（たとえば、低温共焼成セラミックデバイス）にとって達成することが非常に困難な、非常に低レベルの挿入損失を既定する。挿入損失は、デバイス（たとえば、ローパスフィルタまたはハイパスフィルタ）を伝送システム（たとえば、ワイヤレスネットワーク）中に挿入することによって生じる信号電力の損失を表現する、通常はデシベル（ｄＢ）で測定される測定値である。ネットワークを介して信号を効率的に伝播することにおいて、挿入損失が低いほど、デバイスは、より安定で強力である。
【０００４】
フィルタ作製プロセスは、標準的な半導体製造プロセス（たとえば、電圧制御キャパシタ（バラクタ）、スイッチトアレイキャパシタ、または他の同様のキャパシタを作製するためのプロセス）に適合し得る。フィルタの構成要素を単一の基板上に作製することが有利であり得る。単一の基板上の作製はまた、プロセス変量によるいくつかの調整可能なパラメータを有するフィルタの創作を可能にし得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
低挿入損失を有する高性能フィルタを作製することは、挑戦すべき課題である。さらに、フィルタのサイズを減らしながら、フィルタ設計における様々な構成要素の間の電磁結合を低減することもまた、挑戦すべき課題である。効率的で経済的な方式で作製しながら、低い挿入損失を達成するフィルタ設計が、有利である。
【課題を解決するための手段】
【０００６】
本開示の一態様では、フィルタが開示される。フィルタは、基板貫通ビアを有するガラス基板を含む。フィルタはまた、ガラス基板によって支持されるキャパシタを含み、キャパシタのうちの１つは印刷解像度未満の幅および／または厚さを有する。フィルタはまた、ガラス基板内に３Ｄインダクタを含む。３Ｄインダクタは、基板貫通ビアに結合された、ガラス基板の第１の表面上のトレースの第１の組を有する。３Ｄインダクタはまた、第１の表面と反対側の、ガラス基板の第２の表面上に、基板貫通ビアの反対端に結合されたトレースの第２の組を有する。基板貫通ビアおよびトレースは、３Ｄインダクタとして動作する。トレースの第１の組およびトレースの第２の組もまた、印刷解像度未満の幅および／または厚さを有し得る。
【０００７】
別の態様は、フィルタを作製する方法を開示する。方法は、ガラス基板内に基板貫通ビアを形成するステップを含む。方法はまた、ガラス基板の第１の表面上にトレースの第１の組を堆積するステップを含む。方法はまた、ガラス基板の第２の表面上にトレースの第２の組を堆積するステップを含む。トレースの第１の組およびトレースの第２の組は、印刷解像度未満の幅および／または厚さを有し得る。方法は、３Ｄインダクタを形成するために、基板貫通ビアの第１の側にトレースの第１の組を結合するステップと、基板貫通ビアの第２の側にトレースの第２の組を結合するステップとをさらに含む。方法はまた、ガラス基板上にキャパシタを形成するステップを含む。キャパシタは、印刷解像度未満の幅および／または厚さを有し得る。
【０００８】
さらに別の態様では、フィルタが開示される。フィルタは、基板貫通ビアを有するガラス基板を含む。フィルタはまた、ガラス基板によって支持される、電荷を蓄積するための手段を含む。電荷蓄積手段は、印刷解像度未満の幅および／または厚さを有し得る。フィルタはまた、ガラス基板内に３Ｄインダクタを含む。３Ｄインダクタは、ガラス基板の第１の表面上に、結合するための第１の手段を含む。結合するための第１の手段は、基板貫通ビアに結合される。３Ｄインダクタはまた、第１の表面の反対側の、ガラス基板の第２の表面上に、結合するための第２の手段を含む。結合するための第２の手段は、基板貫通ビアの反対端に結合される。基板貫通ビア、結合するための第１の手段、および結合するための第２の手段は、３Ｄインダクタとして動作する。同じく、結合するための第１の手段および結合するための第２の手段は、印刷解像度未満の幅および／または厚さを有し得る。
【０００９】
上記は、続く詳細な説明がより良く理解され得るように、本開示の特徴および技術的な利点を、かなり広く概説したものである。本開示のさらなる特徴および利点について以下で説明する。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることを当業者は諒解されたい。そのような均等な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。本開示の特色をなすと思われる新規の特徴は、その組成と動作方法の両方について、さらなる目的および利点とともに、後続の記述を添付の図との関連で考慮したときによりよく理解されるであろう。しかしながら、図の各々は、例示および説明のみを目的として提供され、本開示の限定を定義するものとして意図されないことを明白に理解されたい。
【００１０】
本開示のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
【図面の簡単な説明】
【００１１】
【図１】本開示の一態様による、フィルタを使用する二重給電アンテナチップセットの概略図である。
【図２】本開示の一態様による、半導体作製プロセスおよび印刷プロセスを用いて作製されたデバイスの側面図である。
【図３Ａ】本開示の一態様による、フィルタ設計の概略図である。
【図３Ｂ】本開示の一態様による、フィルタ設計のレイアウトの上面図である。
【図３Ｃ】本開示の一態様による、フィルタ設計のレイアウトの３次元図である。
【図４Ａ】本開示の一態様による、フィルタ設計の概略図である。
【図４Ｂ】本開示の一態様による、フィルタ設計のレイアウトの上面図である。
【図４Ｃ】本開示の一態様による、フィルタ設計のレイアウトの３次元図である。
【図５】本開示の一態様による、フィルタ設計を行う方法を示すプロセスフロー図である。
【図６】本開示の構成が有利に使用され得る、例示的なワイヤレス通信システムを示すブロック図である。
【図７】一構成による半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される設計用ワークステーションを示すブロック図である。
【発明を実施するための形態】
【００１２】
添付図面に関連して以下に記載される詳細な説明は、様々な構成の説明として意図され、本明細書に説明された概念が実施され得る構成だけを表すことが意図されていない。詳細な説明は、様々な概念の完全な理解を与える目的の具体的な詳細を含む。しかしながら、これらの概念はこれらの具体的な詳細がなくても実行され得ることが、当業者には明らかであろう。いくつかの例では、そのような概念を曖昧にするのを防ぐために、よく知られた構造および構成要素がブロック図の形態において示されている。本明細書の説明では、「および／または」という用語の使用は、「包含的論理和」を表すことを意図し、「または」という用語の使用は、「排他的論理和」を表すことを意図する。
【００１３】
図１は、本開示の一態様による、フィルタを利用する二重給電アンテナチップセット１００の概略図である。二重給電アンテナチップセット１００は、ローパスフィルタ１４０とハイパスフィルタ１５０とを含む。二重給電アンテナチップセット１００は、高帯域周波数および低帯域周波数の両方がワイヤレス通信のために同時に使用される、キャリアアグリゲーション目的のために使用され得る。従来のローパスフィルタおよびハイパスフィルタは、通常、０．３ｄＢ程度の高い挿入損失を有する。ハイパスフィルタ１５０およびローパスフィルタ１４０による顕著な信号電力損失のため、このレベルの挿入損失はキャリアアグリゲーションアプリケーションにとって高すぎる。本開示の一態様では、二重給電アンテナチップセット１００のローパスフィルタ１４０およびハイパスフィルタ１５０は、０．２ｄＢ未満の低挿入損失を達成するように設計および実装され得る。
【００１４】
典型的には、第１のアンテナ１０４がローパスフィルタ１４０の入力に結合され、第２のアンテナ１０８がハイパスフィルタ１５０の入力に結合される。第１のアンテナ１０４および第２のアンテナ１０８は、ローパスフィルタ１４０およびハイパスフィルタ１５０で処理された信号を通信する。第１のアンテナチューナ１０２は、ローパスフィルタ１４０の１つのポートに結合される。第２のアンテナチューナ１０６は、ハイパスフィルタ１５０の１つのポートに結合される。第１のアンテナチューナ１０２および第２のアンテナチューナ１０６はオプションであるが、存在する場合、それらは、回路の残部とより良好に整合するために第１のアンテナ１０４または第２のアンテナ１０８のインピーダンスを調整する。第１のアンテナチューナ１０２および第２のアンテナチューナ１０６はまた、スイッチの組１１０に結合される。スイッチの組１１０は、ワイヤレス通信に対する所望の動作周波数帯域を選択するために使用され得る。スイッチの組１１０はまた、低帯域周波数部１１２（たとえば、１ＧＨｚ）と高帯域周波数部１１４（たとえば、２ＧＨｚ）とに分割され得る。低帯域周波数部１１２は、ローパスフィルタ１４０によって処理される低帯域周波数を有する信号を調整する。高帯域周波数部１１４は、ハイパスフィルタ１５０によって処理される高帯域周波数を調整する。
【００１５】
従来の実装形態では、ローパスフィルタ１４０およびハイパスフィルタ１５０の挿入損失は、０．３ｄＢ程度である。この挿入損失もまた、キャリアアグリゲーションアプリケーションにとってあまりに高く、過剰な量の信号電力損失と熱発生とをもたらすことがある。図１の二重給電アンテナチップセット１００の構成では、ローパスフィルタ１４０およびハイパスフィルタ１５０は、たとえば図３Ａ〜図３Ｃおよび図４Ａ〜図４Ｃに示すように、低挿入損失を有するように構成され得る。
【００１６】
図２は、本開示の一態様による、半導体作製プロセスおよび印刷プロセスを用いて作製されたデバイスの側面図２００である。第１のデバイス２０２は、本開示で使用される半導体作製プロセスを用いて作製される。第２のデバイス２１０は、印刷プロセスを用いて作製される。第１のデバイス２０２は、真っすぐで実質的に平坦な縁部と表面とを含む。第１のデバイスはまた、図２の側面図２００に示すように、デバイス厚さ２０４と、デバイス幅２０６と、デバイス間隔２０８とを含み、それらは、第１のデバイス２０２の複数のデバイスの間で、すべて均一であり得る。第２のデバイス２１０は不規則であるので、均一な高さ、幅、または間隔を持たない。不規則な形状である第２のデバイス２１０は、実質的に平坦な縁部または表面を持たない。一構成では、第１のデバイス２０２は、本開示の設計において使用されるキャパシタ／インダクタである。デバイス厚さ２０４は、１μｍの印刷解像度厚さ未満であり得る。デバイス幅２０６は、１０μｍの印刷解像度幅未満であり得る。デバイス間隔２０８は、１０μｍの印刷解像度間隔未満であり得る。
【００１７】
図３Ａは、本開示の一態様による、フィルタ設計３００の概略図である。一構成では、フィルタ設計３００は、ローパスフィルタに対するものである。フィルタ設計３００は、入力ポート（ＩＮ）と出力ポート（ＯＵＴ）とを含む。第１のインダクタ（Ｌ１）は、入力ポートＩＮに結合される。第１のキャパシタ（Ｃ１）は、一方の端部において第１のインダクタ（Ｌ１）に、別の端部において接地端子（ＧＮＤ）に結合される。第２のインダクタ（Ｌ２）および第２のキャパシタ（Ｃ２）は、入力ポート（ＩＮ）と出力ポート（ＯＵＴ）との間に結合される。第２のインダクタ（Ｌ２）は、第２のキャパシタ（Ｃ２）と並列に結合される。第１のインダクタ（Ｌ１）はまた、第２のインダクタ（Ｌ２）と第２のキャパシタ（Ｃ２）の両方に結合される。第３のインダクタ（Ｌ３）は、第２のインダクタ（Ｌ２）と第２のキャパシタ（Ｃ２）の両方に結合される。出力ポート（ＯＵＴ）は、第３のインダクタ（Ｌ３）に結合される。第３のキャパシタ（Ｃ３）は、第３のインダクタ（Ｌ３）および接地端子（ＧＮＤ）に結合される。
【００１８】
一構成では、第１のインダクタ（Ｌ１）および第１のキャパシタ（Ｃ１）は直列であるので、それらは、位置を入れ替えることができ、互いに置き換え可能である。別の構成では、第２のインダクタ（Ｌ２）および第２のキャパシタ（Ｃ２）は並列であるので、それらは、位置を入れ替えることができ、互いに置き換え可能である。さらなる構成では、第３のインダクタ（Ｌ３）および第３のキャパシタ（Ｃ３）は直列であるので、それらは、位置を入れ替えることができ、互いに置き換え可能である。したがって、フィルタ設計３００の構成は、図３Ａに示す構成に限定されない。たとえば、入力ポートおよび出力ポートは、取り替えることができる。ローパスフィルタとしてのフィルタ設計３００はまた、より多くのキャパシタおよびインダクタを用いてより高い次数を有し得、またはより少ないキャパシタおよびインダクタを用いてより低い次数を有し得る。
【００１９】
図３Ｂは、本開示の一態様による、ローパスフィルタ設計３４０のレイアウトの上面図である。図３Ｂのローパスフィルタ設計３４０のレイアウトは、図３Ａのフィルタ設計３００の概略図に対応する。同じく、構成要素は、半導体基板３２０上に実装される。本明細書で説明するように、「半導体基板」という用語は、ダイシングされたウェハの基板を指すことがあり、または、ダイシングされていないウェハの基板を指すことがある。一構成では、半導体基板は、ガラス、空気、水晶、サファイア、高抵抗シリコン、または他の同様の半導体材料もしくは絶縁材料で構成される。
【００２０】
図３Ｂに示すように、入力ポートＩＮ、出力ポートＯＵＴ、および接地端子ＧＮＤは、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）ボールとして実装され得る。図３Ａおよび図３Ｂでは、キャパシタ（たとえば、第１のキャパシタ（Ｃ１）、第２のキャパシタ（Ｃ２）、および第３のキャパシタ（Ｃ３））は、薄膜層構造（たとえば、階層金属−絶縁体−金属構造）として実装されてよいが、図３Ｂに示す構造に限定されない。支持要素３３０（たとえば、ボールグリッドアレイのボール）は、構造的支持を提供し得、すなわち、それらは、ローパスフィルタに電気的に結合されない。いくつかの構成では、相互接続は、完全に省略される。さらに、ローパスフィルタ設計３４０における様々なインダクタおよびキャパシタの構成要素の形状および配置によって、構成要素間の電磁結合が低減することがある。図３Ｂのローパスフィルタ設計３４０において示される様々なインダクタおよびキャパシタの構成要素は、等価回路を維持しながら場所を入れ替えることができる。したがって、ローパスフィルタ設計３４０は、図３Ｂに示す設計にまったく限定されない。
【００２１】
図３Ａおよび図３Ｂでは、インダクタ（たとえば、第１のインダクタ（Ｌ１）、第２のインダクタ（Ｌ２）、および第３のインダクタ（Ｌ３））は、図３Ｃの３Ｄ図においてさらに示す一連のトレースおよび基板貫通ビアとして実装され得る。図３Ｂに示すインダクタの構造は、図示の構造に限定されない。図３Ｂのローパスフィルタ設計３４０のレイアウトもまた、図３Ａに示すフィルタ設計３００の一実装形態である。
【００２２】
図３Ｂはまた、キャパシタ幅３２６と、インダクタ幅３３６と、インダクタ間隔３３８とを示す。キャパシタ幅３２６およびインダクタ幅３３６は、図２の第１のデバイス２０２のデバイス幅２０６に類似し得る。インダクタ間隔３３８は、図２の第１のデバイス２０２のデバイス間隔２０８に類似し得る。キャパシタ幅３２６およびインダクタ幅３３６は、１０μｍの印刷解像度幅未満であり得る。インダクタ間隔３３８は、１０μｍの印刷解像度間隔未満であり得る。
【００２３】
図３Ｃは、図３Ｂのローパスフィルタ設計３４０の３Ｄ図であり、したがって、図３Ｂに示すのと同じ構成要素を有する。図３Ａおよび図３Ｃでは、インダクタ（たとえば、第１のインダクタ（Ｌ１）、第２のインダクタ（Ｌ２）、および第３のインダクタ（Ｌ３））は、基板貫通ビアインダクタ（または、半導体基板３２０がガラスである場合はガラス貫通ビアインダクタ）として示されている。典型的には、インダクタ（たとえば、第１のインダクタ（Ｌ１）、第２のインダクタ（Ｌ２）、および第３のインダクタ（Ｌ３））は、半導体基板３２０の上面上のトレースの第１の組と、第１の表面と反対側の半導体基板３２０の第２の表面上のトレースの第２の組との間に配置される。この構成では、トレースの組は、半導体基板３２０の対向する第１の表面と第２の表面との上に位置し、基板貫通ビアによって蛇行状に結合される。図３Ｃでは、半導体基板３２０は透明であり、トレースの両方の組ならびに第１のインダクタ（Ｌ１）、第２のインダクタ（Ｌ２）、および第３のインダクタ（Ｌ３）の基板貫通ビアを見るのは容易である。
【００２４】
図３Ｃに示すように、キャパシタ（たとえば、第１のキャパシタ（Ｃ１）、第２のキャパシタ（Ｃ２）、および第３のキャパシタ（Ｃ３））は、半導体基板３２０の第１の表面上に堆積される。同じく、入力ポートＩＮ、出力ポートＯＵＴ、および接地端子ＧＮＤは、半導体基板３２０の第１の表面上にある。入力ポートＩＮ、出力ポートＯＵＴ、および接地端子ＧＮＤはまた、電圧／電流の他の供給源に電気的に結合するために円筒形ビア（または他の接続部）によってアクセスされてもよい。一構成では、ローパスフィルタ設計３４０のサイズは、多層セラミックチップデバイス、２Ｄ平面受動デバイス、または低温共焼成チップデバイスなどの従来のフィルタより小さい。そのようなデバイスは、過剰な空間を消費するかまたはあまりに多くのリソースを使用することがある。同じく、そのようなデバイスは、挿入損失を下げるために拡張されなければならないことがあり、そのことが、追加のリソースを消費する。ローパスフィルタ設計３４０は、基板貫通ビアインダクタおよび／またはガラス貫通ビアインダクタ、ならびに階層金属−絶縁体−金属キャパシタを使用することによって空間を節約する。
【００２５】
図３Ｃはまた、図３Ｂからのキャパシタ幅３２６、インダクタ幅３３６、およびインダクタ間隔３３８、ならびにキャパシタ厚さ３２４、およびインダクタ厚さ３３４を示す。キャパシタ厚さ３２４およびインダクタ厚さ３３４は、図２の第１のデバイス２０２のデバイス厚さ２０４に類似し得る。キャパシタ厚さ３２４およびインダクタ厚さ３３４は、１μｍの印刷解像度厚さ未満であり得る。
【００２６】
インダクタ幅３３６およびインダクタ間隔３３８は、第２のインダクタ（Ｌ２）のトレースに対して選択され、インダクタ厚さ３３４は、第３のインダクタ（Ｌ３）のトレースに対して選択されているが、インダクタ幅、インダクタ間隔、およびインダクタ厚さの値は、設計におけるすべてのインダクタに対するそのような値を表すことができる。同じく、キャパシタ幅３２６およびキャパシタ厚さ３２４は、第２のキャパシタ（Ｃ２）に対して示されているが、同じキャパシタ幅およびキャパシタ厚さの値が、第１のキャパシタ（Ｃ１）および第３のキャパシタ（Ｃ３）にも適用することができる。
【００２７】
図４Ａは、本開示の一態様による、フィルタ設計４００の概略図である。一構成では、フィルタ設計４００は、ハイパスフィルタに対するものである。フィルタ設計４００は、第１のキャパシタ（Ｃ１）に結合された入力ポート（ＩＮ）を含む。第１のキャパシタ（Ｃ１）は、第１のインダクタ（Ｌ１）と第３のキャパシタ（Ｃ３）とに結合される。第１のインダクタ（Ｌ１）は、第２のキャパシタ（Ｃ２）に結合される。第２のキャパシタ（Ｃ２）は、接地端子（ＧＮＤ）に結合される。第３のキャパシタ（Ｃ３）は、出力ポート（ＯＵＴ）に結合される。一構成では、インダクタまたはキャパシタのロケーションのうちのいずれかが、等価回路を維持しながら入れ替えられ得る。たとえば、第１のインダクタ（Ｌ１）および第２のキャパシタ（Ｃ２）は直列であるので、それらは、入れ替えることができ、互いに置き換え可能である。したがって、フィルタ設計４００の構成は、図４Ａに示す構成に限定されない。たとえば、入力ポートおよび出力ポートは、取り替えることができる。
【００２８】
図４Ｂは、本開示の一態様による、ハイパスフィルタ設計４５０のレイアウトの上面図である。図４Ｂのハイパスフィルタ設計４５０のレイアウトは、図４Ａからのフィルタ設計４００の概略図に対応する。同じく、構成要素は、半導体基板４２０上に実装される。この構成では、入力ポートＩＮ、出力ポートＯＵＴ、および接地端子ＧＮＤは、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）ボールとして実装され得るが、任意の適切な実装形態が、代替として使用され得る。同様に、支持要素４３０は、ＷＬＣＳＰボールとして実装されてよく、または、まったく省略されてもよい。
【００２９】
図４Ａおよび図４Ｂでは、キャパシタ（たとえば、第１のキャパシタ（Ｃ１）、第２のキャパシタ（Ｃ２）、および第３のキャパシタ（Ｃ３））は、階層構造（たとえば、階層金属−絶縁体−金属キャパシタ構造）として実装されてよいが、そのような構造に限定されない。一構成では、キャパシタは、空間および材料を節約するために、半導体基板４２０の一方の側の上にある。さらに、ハイパスフィルタ設計４５０における様々なインダクタおよびキャパシタの構成要素の形状および配置によって、構成要素間の電磁結合が低減する。一構成では、図４Ｂのハイパスフィルタ設計４５０において示される様々なインダクタおよびキャパシタの構成要素は、等価回路を維持しながら場所を入れ替えることができる。ハイパスフィルタ設計４５０の構成は、図４Ｂに示す構成に限定されない。
【００３０】
この構成では、第１のインダクタ（Ｌ１）は、図４Ｃの３Ｄ図にさらに示す、一連のトレースおよび基板貫通ビアとして実装され得る。インダクタについて、図４Ｃにおいてより詳しく説明する。この場合も、図４Ｂに示すインダクタの構造は、図示の構造に限定されず、任意の構造をとってよい。図４Ｂのハイパスフィルタ設計４５０のレイアウトはまた、図４Ａに示すフィルタ設計４００の一実装形態である。
【００３１】
図４Ｂはまた、キャパシタ幅４２６と、インダクタ幅４３６と、インダクタ間隔４３８とを示す。キャパシタ幅４２６およびインダクタ幅４３６は、図２の第１のデバイス２０２のデバイス幅２０６に類似し得、図３Ｂおよび図３Ｃのキャパシタ幅３２６およびインダクタ幅３３６に類似し得る。インダクタ間隔４３８は、図２の第１のデバイス２０２のデバイス間隔２０８に類似し得、図３Ｂおよび図３Ｃのインダクタ間隔３３８に類似し得る。キャパシタ幅４２６およびインダクタ幅４３６は、１０μｍの印刷解像度幅未満であり得る。インダクタ間隔４３８は、１０μｍの印刷解像度間隔未満であり得る。
【００３２】
図４Ｃは、図４Ｂのハイパスフィルタ設計４５０の３Ｄ図である。図４Ｃでは、第１のインダクタ（Ｌ１）は、基板貫通ビアインダクタ（たとえば、半導体基板４２０がガラスである場合はガラス貫通ビアインダクタ）として示されている。典型的には、第１のインダクタ（Ｌ１）は、半導体基板４２０の第１の表面上にトレースの第１の組を有し、半導体基板４２０の第２の表面上にトレースの第２の組を有し得る。この構成では、トレースの各組は、半導体基板４２０の対向する第１の表面と第２の表面との上に位置し、基板貫通ビアによって蛇行状に結合される。図４Ｃでは、半導体基板４２０は透明であり、トレースの両方の組およびインダクタの基板貫通ビアを見るのは容易である。
【００３３】
図４Ｃに示すように、キャパシタ（たとえば、第１のキャパシタ（Ｃ１）、第２のキャパシタ（Ｃ２）、および第３のキャパシタ（Ｃ３））は、半導体基板４２０の第１の表面上に堆積され得る。同じく、入力ポートＩＮ、出力ポートＯＵＴ、および接地端子ＧＮＤは、半導体基板４２０の第１の表面上にあり得る。入力ポートＩＮ、出力ポートＯＵＴ、および接地端子ＧＮＤはまた、電圧または電流の他の供給源に電気的に結合するために円筒形ビア（または他の接続部）によってアクセスされてもよい。一構成では、ハイパスフィルタ設計４５０のサイズは、多層セラミックチップデバイス、２Ｄ平面受動デバイス、または低温共焼成チップデバイスなどの従来のフィルタ設計より小さい。ハイパスフィルタ設計４５０は、基板貫通ビアインダクタおよび／またはガラス貫通ビアインダクタ、ならびに階層金属−絶縁体−金属キャパシタを使用することによって空間を節約する。
【００３４】
図４Ｃはまた、図４Ｂからのキャパシタ幅４２６、インダクタ幅４３６、およびインダクタ間隔４３８、ならびにキャパシタ厚さ４２４、およびインダクタ厚さ４３４を示す。キャパシタ厚さ４２４およびインダクタ厚さ４３４は、図２の第１のデバイス２０２のデバイス厚さ２０４に類似し得、図３Ｃのキャパシタ厚さ３２４およびインダクタ厚さ３３４に類似し得る。キャパシタ厚さ４２４およびインダクタ厚さ４３４は、１μｍの印刷解像度厚さ未満であり得る。キャパシタ幅４２６およびキャパシタ厚さ４２４は、第２のキャパシタ（Ｃ２）に対して示されているが、同じキャパシタ幅およびキャパシタ厚さの値が、第１のキャパシタ（Ｃ１）および第３のキャパシタ（Ｃ３）にも適用することができる。
【００３５】
２Ｄ平面受動設計では、設計が３倍程度に拡大されるとき、挿入損失は、わずか１５％改善され得るにすぎない。フィルタ設計３４０／３５０および４４０／４５０は、挿入損失において５０％以上の低減を提供しながら、同じダイサイズを維持するか、さらに、多くの従来設計より小さくなることもある。たとえば、０．２ｄＢ未満の挿入損失が、フィルタ設計３４０／３５０および４４０／４５０によって達成され得る。代替として、多層セラミックチップデバイス、２Ｄ平面受動設計、または低温共焼成チップ設計などの他の従来のフィルタ設計の挿入損失は、０．３ｄＢほどの高い挿入損失を有することがある。
【００３６】
一構成では、キャパシタが高いＱ（または品質）値を有するようにキャパシタの両側に厚い導電膜（たとえば、金属）が使用されてよい。一例では、底部プレートは、厚さが１μｍから５μｍの導電膜を有してよく、頂部プレートは、厚さが１μｍから３μｍの導電膜を有してよい。このことは、薄い金属（たとえば、１００〜２００ｎｍ）を使用することが多い従来のＣＭＯＳベースのキャパシタでは一般的でない場合がある。この構成では、半導体基板（たとえば、半導体基板３２０および４２０）は、ガラス、空気、水晶、サファイア、高抵抗シリコン、または他の同様の半導体材料を含む低損失材料から作製されてよい。一構成では、キャパシタは、半導体基板（たとえば、半導体基板３２０および４２０）の一方の側の上のみに配設されてもよい。一構成では、インダクタは（たとえば、半導体基板３２０および４２０がガラスであるとき）、ガラス貫通ビアインダクタとして知られている。そのようなガラス貫通ビア実装形態もまた、高いＱ（品質）値、および同様に高い面積当たりインダクタンス密度をインダクタに与えることができる。
【００３７】
図５は、本開示の一態様による、フィルタ設計を行う方法５００を示すプロセスフロー図である。ブロック５０２において、基板に基板貫通ビアを形成する。ブロック５０４において、基板の第１の表面上にトレースの第１の組を堆積させ、トレースを基板貫通ビアに結合する。ブロック５０６において、基板の第２の表面上にトレースの第２の組を堆積させる。基板貫通ビアによって第２の表面上のトレースに第１の表面上のトレースを蛇行状に結合して少なくとも１つの３Ｄインダクタを作製する。トレースもまた、印刷解像度未満の幅および／または厚さを有し得る。一構成では、基板の第２の表面は、基板の第１の表面の反対側である。ブロック５０８において、少なくとも１つのキャパシタが、基板上に形成される。キャパシタもまた、印刷解像度未満の幅および／または厚さを有し得る。キャパシタもまた、空間および材料を節約するために基板の一方の側の上のみに形成されてよい。
【００３８】
ブロックは特定のシーケンスで示されているが、本開示はそのように限定されない。たとえば、（基板上に少なくとも１つのキャパシタを形成する）ブロック５０８を（基板の第１の表面上にトレースを堆積させる）ブロック５０４よりも前に実施してよい。別の例では、（基板上に少なくとも１つのキャパシタを形成する）ブロック５０８を（基板の第２の表面上にトレースを堆積させる）ブロック５０６よりも前に実施してよい。最終結果は、図３Ａ〜図３Ｃのローパスフィルタ設計３４０および／または図４Ａ〜図４Ｃのハイパスフィルタ設計４５０などのためのフィルタ設計である。
【００３９】
上記の設計におけるすべてのキャパシタの幅および／または厚さは、印刷解像度未満であり得る。上記の設計におけるすべてのインダクタのトレースの幅および／または厚さは、印刷解像度未満であり得る。一構成では、印刷解像度は、１０μｍの幅と１μｍの厚さとを有する。
【００４０】
本開示のさらなる態様による、ガラス貫通ビアまたは基板貫通ビアの技術を使用するフィルタ設計用の回路について説明する。フィルタは、基板貫通ビアを有する基板を含む。フィルタは、基板の第１の表面上で基板貫通ビアを結合するための第１の手段も含む。フィルタは、第１の表面の反対側の基板の第２の表面上で基板貫通ビアの反対端を結合するための第２の手段をさらに含む。この構成では、基板貫通ビアならびに結合のための第１および第２の手段は、少なくとも１つの３Ｄインダクタとして動作する。結合のための第１および第２の手段は、図３Ｂ、図３Ｃ、図４Ｂおよび図４Ｃに示すトレースであってよい。
【００４１】
この構成では、フィルタは、基板によって支持される、電荷を蓄積するための手段も含む。電荷蓄積手段は、図３Ａ〜図３Ｃおよび／または図４Ａ〜図４Ｃにおけるキャパシタ（たとえば、図３Ａ〜図３Ｃの第１のキャパシタ（Ｃ１）、第２のキャパシタ（Ｃ２）、および第３のキャパシタ（Ｃ３）、ならびに図４Ａ〜図４Ｃの第１のキャパシタ（Ｃ１）、第２のキャパシタ（Ｃ２）、および第３のキャパシタ（Ｃ３））であってよい。別の態様では、前述の手段は、前述の手段によって挙げられる機能を実行するように構成された任意のモジュールまたは任意の装置とすることができる。
【００４２】
一構成では、キャパシタおよびインダクタの幅および／または厚さは、印刷解像度未満である。印刷解像度は、同様に、ラミネーションまたはプリント基板（ＰＣＢ）を使用し得る多層セラミックプロセスまたは低温共焼成セラミックプロセスなど、印刷プロセスの解像度であり得る。一構成では、印刷解像度は、１０μｍ以上の幅と１μｍ以上の厚さとを有する。たとえば、幅の値はインダクタのトレース幅に適合し、厚さの値は、インダクタのトレース厚さ、またはキャパシタ内で使用される誘電体材料もしくは他の膜の厚さに適合する。
【００４３】
同じく、印刷プロセスは、たとえば、１０μｍ×１０μｍ以下の寸法、１０μｍ以下の線間隔、または３３０ｎｍ未満の厚さを有する誘電体材料を有するデバイスを作製するための印刷解像度を持たない。たとえば、印刷プロセスは、同じく、２つの導電層の間に２００ｎｍの誘電体材料の層を作製するための印刷解像度を持たない。
【００４４】
一構成では、基板はガラスである。多層セラミックキャパシタなどのデバイスは、ガラスから作製されること、またはガラス上に造られることはできない。ガラスは、低損失特性を有することまたは低損失正接を有することの利点を有することができ、そのことは、電磁エネルギーのより少ない損失および／または消散が、ＲＦ周波数において発生することを意味する。ガラスはまた、より小さい寄生キャパシタンスを意味する、低誘電率を有することもできる。ガラスはまた、プリント基板（ＰＣＢ）と比較すると低い作製コストを有する安価な材料であってよく、製造材料の観点から容易に入手可能でもあり得る。
【００４５】
印刷プロセス（たとえば、低温共焼成セラミックプロセスまたは多層セラミックプロセス）の代わりに半導体プロセスを使用することで、より大きいデバイスの性能を満足または凌駕すると同時により良好なプロセス制御およびデバイスの均一性を有しながら、より小さいトレースサイズおよび／またはより小さいデバイスサイズ（たとえば、他のプロセスのサイズの半分未満のデバイスサイズ）の作製が可能になる。同じく、印刷プロセスの代わりに半導体プロセスを使用することで、フィーチャサイズの許容誤差のより厳しい制御が可能になる。
【００４６】
たとえば、キャパシタなどのデバイスの作製において、本開示は、１０μｍ±３％の厳しい許容誤差を遂行することができる。反対に、印刷プロセスは、デバイスの機能不全の原因となり得る大きい変動である、１０μｍ±１５％の許容誤差を有する。本開示の半導体プロセスは、ビア間により小さいピッチサイズを製造することを可能にする。より小さいピッチサイズにおいて作製することで、同じ面積中に収まることができるビアの数が増加する。加えて、小さいインダクタは、同じく、より小さいピッチサイズを有することによって作製され得る。さらに、より多い巻き数が、単一のインダクタ内に作製され得る。インダクタの巻き数が増加するほど、インダクタのインダクタンス値は増加する。増加したインダクタの巻き数は、同じく、より小さい面積内に同じインダクタンス値を維持することができ、そのことで、製造効率が改善し、デバイスのサイズが低減し、ユニットのデバイスコストが低下する。
【００４７】
図６は、本開示の一態様が有利に利用され得る、例示的なワイヤレス通信システム６００を示すブロック図である。例示のために、図６は、３つの遠隔ユニット６２０、６３０および６５０ならびに２つの基地局６４０を示す。ワイヤレス通信システムは、これよりも多くの遠隔ユニットおよび基地局を有し得ることが認識されよう。遠隔ユニット６２０、６３０および６５０は、開示されたフィルタデバイスを含むＩＣデバイス６２５Ａ、６２５Ｃおよび６２５Ｂを含む。他のデバイスも、基地局、スイッチングデバイスおよびネットワーク機器など、開示されたフィルタデバイスを含み得ることが認識されよう。図６は、２つの基地局６４０から遠隔ユニット６２０、６３０、および６５０への順方向リンク信号６８０、ならびに遠隔ユニット６２０、６３０、および６５０から２つの基地局６４０への逆方向リンク信号６９０を示す。
【００４８】
図６では、ワイヤレスローカルループシステムにおいて、遠隔ユニット６２０は携帯電話として示され、遠隔ユニット６３０はポータブルコンピュータとして示され、遠隔ユニット６５０は固定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う他のデバイス、またはそれらの組合せであり得る。図６は本開示の態様による遠隔ユニットを示すが、本開示は、これらの示された例示的なユニットに限定されない。本開示の態様は、開示されたフィルタデバイスを含む多くのデバイスにおいて適切に利用され得る。
【００４９】
図７は、上記で開示したフィルタデバイスなど、半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション７００は、オペレーティングシステムソフトウェア、支援ファイル、および、ＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計用ソフトウェアを含むハードディスク７０１を含む。設計用ワークステーション７００はまた、回路７１０または、フィルタデバイスなどの半導体構成要素７１２の設計を容易にするために、ディスプレイ７０２を含む。記憶媒体７０４は、回路７１０または半導体構成要素７１２の設計を有形に記憶するために提供される。回路７１０または半導体構成要素７１２の設計は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイルフォーマットにおいて記憶媒体７０４に記憶され得る。記憶媒体７０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション７００は、記憶媒体７０４からの入力を受け入れるか、または記憶媒体７０４への出力を書き込むための駆動装置７０３を含む。
【００５０】
記憶媒体７０４に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどの連続書込みツール用のマスクパターンデータを指定し得る。データは、論理シミュレーションに関連付けられるタイミング図またはネット回路などの論理検証データをさらに含み得る。記憶媒体７０４にデータを提供すると、半導体ウェハを設計するためのプロセス数を減少させることによって、回路７１０または半導体構成要素７１２の設計が容易になる。
【００５１】
ファームウェアおよび／またはソフトウェアの実装形態に対して、方法は、本明細書で説明する機能を実行するモジュール（たとえば、プロシージャ、関数など）を用いて実装され得る。命令を有形に具現化する機械可読媒体が、本明細書で説明する方法の実装において使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内に、または、プロセッサユニット外に実装され得る。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが記憶される特定のタイプの媒体に限定されない。
【００５２】
ファームウェアおよび／またはソフトウェアで実装された場合、これらの関数は、コンピュータ可読媒体上に１つもしくは複数の命令またはコードとして格納され得る。複数の例に、データ構造によって符号化されたコンピュータ可読媒体およびコンピュータプログラムによって符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る入手可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するのに使用することができ、かつコンピュータによってアクセスされ得る他の媒体を含むことができ、本明細書で使用されるディスク（ｄｉｓｋおよびｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生するが、ディスク（ｄｉｓｃ）はデータをレーザによって光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲の中に含まれるべきである。
【００５３】
コンピュータ可読媒体における記憶に加えて、命令および／またはデータは、通信装置に含まれる伝送媒体における信号として提供され得る。たとえば、通信装置は、命令およびデータを示す信号を有する送受信機を含むことができる。これらの命令とデータとは、特許請求の範囲にアウトラインが記載されている機能を１つまたは複数のプロセッサに実装させるように、構成されている。
【００５４】
本開示およびその利点について詳細に説明してきたが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用、および改変が行われ得ることを理解されたい。たとえば、「上」および「下」などの関係性の用語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが反転した場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指す場合がある。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、組成物、手段、方法、およびステップの特定の構成に限定されることは意図されない。当業者が本開示から容易に諒解するように、本明細書で説明した対応する構成と実質的に同じ機能を実行するか、または実質的に同じ結果を実現する、現存するまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをその範囲内に含むことが意図される。
【符号の説明】
【００５５】
１００  二重給電アンテナチップセット
１０２  第１のアンテナチューナ
１０４  第１のアンテナ
１０６  第２のアンテナチューナ
１０８  第２のアンテナ
１１０  スイッチの組
１１２  低帯域周波数部
１１４  高帯域周波数部
１４０  ローパスフィルタ
１５０  ハイパスフィルタ
２００  デバイスの側面図
２０２  第１のデバイス
２０４  デバイス厚さ
２０６  デバイス幅
２０８  デバイス間隔
２１０  第２のデバイス
３００  フィルタ設計
３２０  半導体基板
３２４  キャパシタ厚さ
３２６  キャパシタ幅
３３０  支持要素
３３６  インダクタ幅
３３８  インダクタ間隔
３４０  ローパスフィルタ設計
３４０／３５０  フィルタ設計
４００  フィルタ設計
４２０  半導体基板
４２４  キャパシタ厚さ
４２６  キャパシタ幅
４３０  支持要素
４３４  インダクタ厚さ
４３６  インダクタ幅
４３８  インダクタ間隔
４４０／４５０  フィルタ設計
４５０  ハイパスフィルタ設計
６００  ワイヤレス通信システム
６２０  遠隔ユニット
６２５Ａ  ＩＣデバイス
６２５Ｂ  ＩＣデバイス
６２５Ｃ  ＩＣデバイス
６３０  遠隔ユニット
６４０  基地局
６５０  遠隔ユニット
６８０  順方向リンク信号
６９０  逆方向リンク信号
７００  設計用ワークステーション
７０１  ハードディスク
７０２  ディスプレイ
７０３  駆動装置
７０４  記憶媒体
７１０  回路
７１２  半導体コンポーネント
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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