(57)【特許請求の範囲】
【請求項１】
対象設備の制御において通常用いる主系と前記主系に代えて用いる従系とに互いに切り替え可能な２つの制御装置と、
前記２つの制御装置のそれぞれと前記対象設備との間に介在し前記２つの制御装置のそれぞれおよび前記対象設備と入出力情報の授受を行うＰＩＯユニットと、
を備え、
前記２つの制御装置のそれぞれは、
ハード構成情報を収納するハード構成情報ＤＢと、
制御ロジックを収納する制御ロジック部と、前記ＰＩＯユニットとの間で送受信される各ＰＩＯのデータを収納する複数のＰＩＯ用メモリと前記制御ロジックによる演算結果のうち前記主系から前記従系に転送するトラッキング用の対象となるトラッキングデータを収納するトラッキング用メモリとを収納するメモリ空間と、を有する演算部と、
前記トラッキングデータを送受信する送受信バッファを有する伝送部と、
を有し、
前記トラッキング用メモリは、前記複数のＰＩＯ用メモリの数の変更によってもアドレスの変更が生じない所定の影響回避アドレスに配されていることを特徴とする二重化制御システム。
【請求項２】
前記所定の影響回避アドレスは、前記メモリ空間の先頭のアドレスであることを特徴とする請求項１に記載の二重化制御システム。
【請求項３】
前記所定の影響回避アドレスは、前記メモリ空間の最後のアドレスであることを特徴とする請求項１に記載の二重化制御システム。
【請求項４】
前記ハード構成情報ＤＢは、前記所定の影響回避アドレスに関する情報と前記トラッキング用メモリのサイズに関する情報をさらに有し、
前記従系に選択された制御装置は、前記主系に選択された制御装置から転送されたトラッキングデータを、前記従系に選択された制御装置の前記ハード構成情報ＤＢに基づいて決定したアドレスに収納するように構成されていることを特徴とする請求項１ないし請求項３のいずれか一項に記載の二重化制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、常用系と待機系とに互いに切り替え可能な２つの制御系を有する二重化制御システムに関する。
【背景技術】
【０００２】
発電施設や公共施設および工場などにおける各種プラントの設備を監視制御する制御装置では、それが故障した場合のプラント全体への影響度が高い。このため、制御装置の演算機能部分、Ｉ／Ｏ（入出力）ユニット、通信機能等を二重化することで監視制御の信頼性を確保している。
【０００３】
二重化した制御装置を同期動作させるための仕組みの一つとしてトラッキング機能がある。トラッキング機能とは、二重化構成の制御システムにおいて、主系側の制御装置から従系側の制御装置に積分回路の出力など主要な演算結果を常時転送することにより、両系の演算結果を一致させる機能である。両系で一致させるべき演算結果が記録されたメモリ空間は、トラッキング用メモリと呼ばれる。トラッキング機能を使用するには、両系の制御装置間でトラッキング用メモリの実アドレスが一致していることが条件となる。
【０００４】
高速の演算処理を必要とする二重化構成の制御システムにおいて、計算機のメモリを有効に使用する方策として、演算に係るパラメータおよび演算結果に名称を用いず、直接にそれぞれが収納されたアドレスを引用する方法が多く用いられている。また、二重化構成の制御システムでは、演算周期が正確に一定である必要がある。
【０００５】
このような制御装置において、ハード構成の変更が必要ない制御ロジックの変更が発生した場合、片系ずつ制御ロジックを書き換え、トラッキング機能を使用することにより、運転を停止せずに変更を可能としている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１５２６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図５は、従来の二重化制御システムの構成例を示すブロック図である。制御装置を二重化した構成の二重化制御システム５０００は、図５のように主系制御装置５１００と従系制御装置５２００、これらの間を接続するメモリバス等の伝送路３５０、主系制御装置５１００と従系制御装置５２００とに共通のＰＩＯ（プロセス入出力）ユニット３００等から構成されている。主系制御装置５１００は、メモリ空間５１１０を有する演算部５１０１、送受信バッファ１２１を有する伝送部１２０等で構成される。従系制御装置５２００は、主系制御装置５１００と同一の構成である。
【０００８】
二重化制御システム５０００において、プラント設備からのプロセス入出力を担うＰＩＯ基板は、ＡＩ（アナログ入力）、ＡＯ（アナログ出力）、ＤＩ（ディジタル入力）、ＤＯ（ディジタル出力）等のデータ型や、レンジ、チャンネル数等、基板型式によって様々なタイプがあり、必要となるメモリサイズが基板型式毎に異なる。これらのＰＩＯ基板は自由に組み合わせて使用できる。この組み合わせ情報は主系制御装置５１００のハード構成情報ＤＢ１３０、および従系制御装置５２００のハード構成情報ＤＢ１３０のそれぞれに記録される。
【０００９】
メモリ空間内の配置については、通常は、たとえば次のような手順で行われる。ここで、ＰＩＯユニット３００が、第１ＰＩＯ３１１、第２ＰＩＯ３１２、第３ＰＩＯ３１３および第４ＰＩＯ３１４を有する場合を考える。
【００１０】
まず、ハード構成情報ＤＢに記録されたハード構成情報に従い、必要な各ＰＩＯ用メモリ、たとえば図５に示す第１ＰＩＯ用メモリ５１１１、第２ＰＩＯ用メモリ５１１２、第３ＰＩＯ用メモリ５１１３、第４ＰＩＯ用メモリ５１１４が、主系制御装置５１００の演算部５１０１のメモリ空間５１１０内に確保される。同様に、第１ＰＩＯ用メモリ５２１１、第２ＰＩＯ用メモリ５２１２、第３ＰＩＯ用メモリ５２１３、第４ＰＩＯ用メモリ５２１４が、従系制御装置５２００の演算部５２０１のメモリ空間５２１０内に確保される。
【００１１】
一方、主系制御装置５１００および従系制御装置５２００のそれぞれにおける演算内容の規定すなわち制御ロジックは、それぞれの制御ロジック部１４０に収納されている。制御ロジックが確定した時点で、制御ロジックを実行する際のメモリが確定する。また、制御ロジックを実行する際のメモリの中で、同期運転する上で一致させるべき積算値などの演算結果のトラッキング項目が選定される。
【００１２】
この結果、トラッキング用メモリ５１１５としてこれらのトラッキング項目用のアドレスが、各ＰＩＯ用メモリが使用するメモリ空間５１１０内の第１ＰＩＯ用メモリ５１１１ないし第４ＰＩＯ用メモリ５１１４が占有するアドレスの後ろに確保される。また、トラッキング項目以外の制御ロジック実行のためのメモリは、トラッキング用メモリ５１１５の後ろに制御ロジック用メモリ５１１６として確保され、その後ろが空きメモリ５１１７となる。
【００１３】
同様に、トラッキング用メモリ５２１５としてこれらのトラッキング項目用のアドレスが、各ＰＩＯ用メモリが使用するメモリ空間５２１０内の第１ＰＩＯ用メモリ５２１１ないし第４ＰＩＯ用メモリ５２１４が占有するアドレスの後ろに確保される。また、トラッキング項目以外の制御ロジック実行のためのメモリは、トラッキング用メモリ５２１５の後ろに制御ロジック用メモリ５２１６として確保され、その後ろが空きメモリ５２１７となる。
【００１４】
なお、高速でかつコンパクトな制御装置としては、基本的にそれぞれのアドレスは、たとえば、ＰＩＯ用メモリとトラッキング用メモリとの間に空きのスペースを設けることは通常行われない。
【００１５】
ここで、ＰＩＯ基板の追加・変更・削除が必要となった場合、ハードウェア構成情報ＤＢ１３０に収納されているハードウェア構成情報の更新と、メモリ空間５１１０、５２１０の再割り付けを実施する必要がある。
【００１６】
図６は、従来の二重化制御システム５０００においてハードウェア構成変更が生じた場合の変更後の構成の例を示すブロック図である。今、ＰＩＯユニット３００の第４ＰＩＯ３１４を、二重化制御システム５０００で扱う入出力対象から除外しようとする場合を考える。
【００１７】
図６に示すように、制御装置の入出力から第４ＰＩＯを除外する場合、メモリに余裕がない場合は、その効率的使用上、それまでの第４ＰＩＯ用メモリが占有していたアドレスを空き部分とせず、これに続くトラッキング用メモリ以降を移動させ空きのない状態とするのが通常である。
【００１８】
二重化構成で同期運転している場合、例えば従系制御装置５２００を停止してメモリ空間５２１０の再割り付け作業を行うとすると、作業中は主系制御装置５１００による片系運転が継続できる。しかし、従系制御装置５２００側は、各ＰＩＯ用メモリが使用するメモリ配置に変更が生じるため、その後ろに配置されているトラッキング用メモリ５２１５の位置も変更となる。
【００１９】
あるいは別のケースとしてＰＩＯを追加する場合は、通常、ハードウェア構成上のメモリを連続させることから、例えば、図示していないが、第４ＰＩＯ用メモリとトラッキング用メモリの間に追加されたＰＩＯ用メモリが確保されることから、必然的にトラッキング用メモリのアドレスが１つ後ろにずれる。
【００２０】
以上のように、ＰＩＯ用メモリを削除する場合、あるいは、ＰＩＯ用メモリを追加する場合のいずれにおいても、従系制御装置側のトラッキング用メモリ５２１５は、主系制御装置側のトラッキング用メモリ５１１５のアドレスとは異なったアドレスに変更されることになる。この状態で、主系制御装置５１００から、メモリ先頭情報アドレスの指定を含めてトラッキングデータ１２２を従系制御装置５２００に送信しても、従系制御装置５２００のトラッキング用メモリ５２１５に適切に反映されないことになる。
【００２１】
この結果、従系制御装置５２００が主系に切り替わると、それまでの主系制御装置５１００による制御とは連続性のない制御となり、外乱を発生させることになる。
【００２２】
よって、新たなハードウェア構成で二重化運転を行うためには、主系制御装置５１００に対しても変更内容を反映しなければならず、その結果、一旦主系運転を停止せざるを得ず制御の継続性が失われてしまうこととなる。
【００２３】
このように、従来の技術では、制御ロジック部１４０については制御を停止することなく更新できるが、ハード構成の変更についてはメモリ配置にも変更が生じるため制御を停止することなく変更することができない。
【００２４】
本発明の実施形態は上述した課題を解決するためになされたものであり、ＰＩＯ等ハードウェア構成の変更が生じても、トラッキング機能に影響を与えず二重化運転が継続できるプラント制御装置を得ることを目的とする。
【課題を解決するための手段】
【００２５】
上述の目的を達成するため、本実施形態は、対象設備の制御において通常用いる主系と前記主系に代えて用いる従系とに互いに切り替え可能な２つの制御装置と、前記２つの制御装置のそれぞれと前記対象設備との間に介在し前記２つの制御装置のそれぞれおよび前記対象設備と入出力情報の授受を行うＰＩＯユニットと、を備え、前記２つの制御装置のそれぞれは、ハード構成情報を収納するハード構成情報ＤＢと、制御ロジックを収納する制御ロジック部と、前記ＰＩＯユニットとの間で送受信される各ＰＩＯのデータを収納する複数のＰＩＯ用メモリと前記制御ロジックによる演算結果のうち前記主系から前記従系に転送するトラッキング用の対象となるトラッキングデータを収納するトラッキング用メモリとを収納するメモリ空間と、を有する演算部と、前記トラッキングデータを送受信する送受信バッファを有する伝送部と、を有し、前記トラッキング用メモリは、前記複数のＰＩＯ用メモリの数の変更によってもアドレスの変更が生じない所定の影響回避アドレスに配されていることを特徴とする。
【発明の効果】
【００２６】
本発明の実施形態によれば、ＰＩＯ等ハードウェア構成の変更が生じても、トラッキング機能に影響を与えず二重化運転が継続できるプラント制御装置を得ることができる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態に係る二重化制御システムの構成を示すブロック図である。
【図２】第１の実施形態に係る二重化制御システムのトラッキング用メモリの構成例を示す構成図である。
【図３】第２の実施形態に係る二重化制御システムの構成を示すブロック図である。
【図４】第３の実施形態に係る二重化制御システムのハード構成ＤＢの構成を示すブロック図である。
【図５】従来の二重化制御システムの構成例を示すブロック図である。
【図６】従来の二重化制御システムにおいてハードウェア構成変更が生じた場合の変更後の構成の例を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して、本発明の実施形態に係る二重化制御システムについて説明する。ここで、互いに同一または類似の部分には、共通の符号を付して、重複説明は省略する。
【００２９】
［第１の実施形態］
本実施形態に係る二重化構成の制御システム（以下、二重化制御システム）は、高速の演算処理を必要とし、そのために演算に係るパラメータおよび演算結果に名称を用いず、直接にそれぞれが収納されたアドレスを引用する方式を用いる制御システムである。すなわち、メモリの最小化のために、制御データ、演算結果等を名称で表現し、アドレスとの対応表を有する方式と比べると、対応表等を収納するメモリを必要としない。また、高速化を図るために、対応表によって名称とアドレスを相互に読み替えるための処理時間を必要としないという特徴がある。
【００３０】
本実施形態に係る二重化制御システムは、このように、高速であり、かつ、余剰なメモリがなくメモリの有効活用が特に求められるタイプの制御システムを対象としている。
【００３１】
図１は、第１の実施形態に係る二重化制御システムの構成を示すブロック図である。二重化制御システム１０は、監視制御の対象となる設備（以下、対象設備）１の制御において、通常用いる常用系である主系と、主系の故障時あるいは定期的な切替え等のため主系に代えて用いる待機系である従系とに互いに切り替え可能な２つの制御装置を有する。通常、従系は、手動で主系に選択し切り替えることができ、また主系異常時には自動で主系として選択され主系に切り替わる。
【００３２】
今、２つの制御装置のうち、主系に選択されている制御装置を主系制御装置１００、従系に選択されている制御装置を従系制御装置２００と呼ぶこととする。特別な場合を除いて基本的に、主系制御装置１００と従系制御装置２００とは、同一のハード構成である。ここで、特別な場合とは、改造等の作業の途中段階のために、同一性が失われている場合である。以下に、二重化制御システム１０の構成を説明する。
【００３３】
二重化制御システム１０は、主系制御装置１００、従系制御装置２００、ＰＩＯユニット３００、および伝送路３５０を有する。ＰＩＯユニット３００は第１の機能として、対象設備１と主系制御装置１００との間に介在し、対象設備１と主系制御装置１００との間の情報の授受を媒介する。
【００３４】
ＰＩＯユニット３００は第２の機能として、対象設備１と従系制御装置２００との間に介在し、対象設備１と従系制御装置２００との間の情報の授受を媒介する。ここで、ＰＩＯユニット３００は、前記の第１の機能と第２の機能において共用されており、１つのユニットである。
【００３５】
伝送路３５０は、主系制御装置１００から従系制御装置２００に後述するトラッキングデータを送信する場合の伝送経路である。共用回線でもよいが、重要な伝送路であるため、専用線が好ましい。
【００３６】
主系制御装置１００は、演算部１１００、伝送部１２０、ハード構成情報ＤＢ１３０、および制御ロジック部１４０を有する。伝送部１２０は、送受信バッファ１２１を有し、主系制御装置１００から従系制御装置２００にトラッキングデータ１２２を送信する。ハード構成情報ＤＢ１３０は、主系制御装置１００のメモリ配置等のハード構成情報を収納する。
【００３７】
制御ロジック部１４０は、制御の内容を記述している制御ロジックを収納している。制御ロジック部１４０に収納された制御ロジックは、たとえば、国際電気標準会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ  Ｃｏｍｍｉｓｓｉｏｎ）によるＩＥＣ６１１８３−３において定義されているファンクション・ブロック・ダイアグラム（ＦＢＤ言語）のような形式で記述されている。
【００３８】
演算部１１００は、メモリ空間１１１０を有する。メモリ空間１１１０は、トラッキング用メモリ１１１１、第１ＰＩＯ用メモリ１１１２、第２ＰＩＯ用メモリ１１１３、第３ＰＩＯ用メモリ１１１４、第４ＰＩＯ用メモリ１１１５、制御ロジック用メモリ１１１６、および空きメモリ１１１７を有する。なお、図１は、ＰＩＯユニット３００内にＰＩＯ基板が４つあり、そのすべてが主系制御装置１００および従系制御装置２００と接続されている場合を示している。ＰＩＯ基版の数は、４つに限定されず、通常は、はるかに多い計測点、制御対象機器の数に対応する数となる。
【００３９】
図２は、トラッキング用メモリ１１１１の構成例を示す構成図である。トラッキング用メモリ１１１１には、図２に示すように、ヘッダ情報としてメモリ先頭アドレス情報、トラッキング用メモリサイズ（ｎ）が収納されている。ヘッダ情報に続いて、第１トラッキング値、第２トラッキング値ないし第ｎトラッキング値が収納されている。本実施形態においては、過去データの最大値を参考にして、かつ将来の変更をあらかじめ予想した余裕を確保してトラッキング用メモリサイズを算出し、固定サイズとしている。
【００４０】
図１に示すメモリ空間１１１０においては、トラッキング用メモリ１１１１に続く第１ＰＩＯ用メモリ１１１２ないし制御ロジック用メモリ１１１６までのそれぞれのアドレスは相互に間隔を空けずに設定されている。
【００４１】
従系制御装置２００は、演算部１２００、伝送部２２０、ハード構成情報ＤＢ２３０、および制御ロジック部２４０を有する。伝送部２２０は、送受信バッファ２２１を有し、主系制御装置１００から従系制御装置２００に送信されるトラッキングデータ１２２を受信する。ハード構成情報ＤＢ２３０は、従系制御装置２００のメモリ配置等のハード構成情報を収納する。制御ロジック部２４０は、制御の内容を記述している制御ロジックを収納している。
【００４２】
演算部１２００は、メモリ空間１２１０を有する。メモリ空間１２１０は、トラッキング用メモリ１２１１、第１ＰＩＯ用メモリ１２１２、第２ＰＩＯ用メモリ１２１３、第３ＰＩＯ用メモリ１２１４、第４ＰＩＯ用メモリ１２１５、制御ロジック用メモリ１２１６、および空きメモリ１２１７を有する。
【００４３】
以上のように構成された本実施形態に係る二重化制御システム１０においては、ＰＩＯ基板の追加、変更あるいは削除の場合でも、トラッキング用メモリ１１１１、１２１１の先頭アドレスおよびサイズが変動しない。すなわち、トラッキング用メモリ１１１１、１２１１は、ハード構成の変更の影響を回避するアドレスである影響回避アドレスに配されている。このため、主系制御装置１００と従系制御装置２００のＰＩＯ用メモリの配置に違いが生じていても、次のような手順によって、トラッキング機能を実行可能である。
【００４４】
すなわち、まず主系制御装置１００を運転状態、従系制御装置２００を停止状態で、従系制御装置２００に変更を反映する。次に、従系制御装置２００の運転を再開して一旦、トラッキングを実行する。そののちに、主系制御装置１００を停止して、それまで従系制御装置２００だった制御装置を主系に切り替え、主系制御装置１００とする。また、それまで主系制御装置１００だった制御装置を停止状態においてメモリ空間の再割り付けを行う。完了後、運転を再開することで冗長化構成の運転に移行できる。
【００４５】
以上のように本発明の実施形態によれば、ＰＩＯ等ハードウェア構成の変更が生じても、トラッキング機能に影響を与えず二重化運転が継続できるプラント制御装置を得ることができる。
【００４６】
［第２の実施形態］
図３は、第２の実施形態に係る二重化制御システムの構成を示すブロック図である。本実施形態は、第１の実施形態の変形である。本第２の実施形態においては、主系制御装置１００および従系制御装置２００のそれぞれのメモリ空間内の構成が異なる。
【００４７】
演算部２１００のメモリ空間２１１０は、第１ＰＩＯ用メモリ２１１１、第２ＰＩＯ用メモリ２１１２、第３ＰＩＯ用メモリ２１１３、第４ＰＩＯ用メモリ２１１４、制御ロジック用メモリ２１１５、空きメモリ２１１６、およびトラッキング用メモリ２１１７を有する。第１ＰＩＯ用メモリ２１１１１ないし空きメモリ２１１６までの占有エリアは、将来の変更をあらかじめ予想して不変のサイズとしている。
【００４８】
演算部２２００のメモリ空間２２１０は、第１ＰＩＯ用メモリ２２１１、第２ＰＩＯ用メモリ２２１２、第３ＰＩＯ用メモリ２２１３、第４ＰＩＯ用メモリ２２１４、制御ロジック用メモリ２２１５、空きメモリ２２１６、およびトラッキング用メモリ２２１７を有する。第１ＰＩＯ用メモリ２２１１ないし空きメモリ２２１６までの占有エリアは、同様に、将来の変更をあらかじめ予想して不変のサイズとしている。
【００４９】
以上のように本発明の実施形態によれば、トラッキング用メモリ２１１７および２２１７は、ハード構成の変更の影響を回避するアドレスである影響回避アドレスに配されている。この結果、ＰＩＯ等ハードウェア構成の変更が生じても、トラッキング機能に影響を与えず二重化運転が継続できるプラント制御装置を得ることができる。
【００５０】
［第３の実施形態］
図４は、第３の実施形態に係る二重化制御システムのハード構成ＤＢの構成を示すブロック図である。本実施形態は、第１の実施形態の変形である。したがって、全体の構成は、図１を参照して説明する。
【００５１】
主系制御装置１００のハード構成情報ＤＢ１３０は、主系制御装置１００自身のトラッキング用メモリ１１１１上にあるメモリ先頭アドレス情報およびトラッキング用メモリサイズ情報を収納している。また、従系制御装置２００のハード構成情報ＤＢ２３０は、同様に、従系制御装置２００自身のトラッキング用メモリ１２１１上にあるメモリ先頭アドレス情報およびトラッキング用メモリサイズ情報を収納している。
【００５２】
トラッキングデータ１２２を受信する従系制御装置２００は、ＰＩＯ基板の追加、変更、削除によって主系制御装置１００とメモリ配置が一致しない状況にあっても、従系制御装置２００自身の変更後のメモリ配置に応じて、受信したトラッキングデータ１２２の収納アドレスを設定することができる。
【００５３】
以上のように、本第３の実施形態によれば、ハード構成の変更の影響を回避するアドレスである影響回避アドレスに配されているトラッキング用メモリ１１１１に、主系制御装置１００から受信したトラッキングデータ１２２を従系制御装置２００のトラッキングデータ２２２として収納できるように構成されている。この結果、ＰＩＯ基板の実装の変更等があっても、従系制御装置２００は、従系制御装置２００自身のハード構成情報ＤＢ２３０内にあるトラッキング情報をもとにトラッキングが可能となる。このため、プラント制御を継続することができる。
【００５４】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。また、各実施形態の特徴を組み合わせてもよい。たとえば、第２の実施形態のメモリ空間内の配置の特徴と、第３の実施形態のハード構成情報ＤＢの構成の特徴とを組み合わせてもよい。
【００５５】
さらに、これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５６】
１…対象設備、１０…二重化制御システム、１００…主系制御装置、１２０…伝送部、１２１…送受信バッファ、１２２…トラッキングデータ、１３０…ハード構成情報ＤＢ、１４０…制御ロジック部、２００…従系制御装置、２２０…伝送部、２２１…送受信バッファ、２２２…トラッキングデータ、２３０…ハード構成情報ＤＢ、２４０…制御ロジック部、３００…ＰＩＯユニット、３１１…第１ＰＩＯ、３１２…第２ＰＩＯ、３１３…第３ＰＩＯ、３１４…第４ＰＩＯ、３５０…伝送路、１１００…主系制御装置演算部、１１１０…メモリ空間、１１１１…トラッキング用メモリ、１１１２…第１ＰＩＯ用メモリ、１１１３…第２ＰＩＯ用メモリ、１１１４…第３ＰＩＯ用メモリ、１１１５…第４ＰＩＯ用メモリ、１１１６…制御ロジック用メモリ、１１１７…空きメモリ、１２００…従系制御装置演算部、１２１０…メモリ空間、１２１１…トラッキング用メモリ、１２１２…第１ＰＩＯ用メモリ、１２１３…第２ＰＩＯ用メモリ、１２１４…第３ＰＩＯ用メモリ、１２１５…第４ＰＩＯ用メモリ、１２１６…制御ロジック用メモリ、１２１７…空きメモリ、２１００…主系制御装置演算部、２１１０…メモリ空間、２１１１…第１ＰＩＯ用メモリ、２１１２…第２ＰＩＯ用メモリ、２１１３…第３ＰＩＯ用メモリ、２１１４…第４ＰＩＯ用メモリ、２１１５…制御ロジック用メモリ、２１１６…空きメモリ、２１１７…トラッキング用メモリ、２２００…従系制御装置演算部、２２１０…メモリ空間、２２１１…第１ＰＩＯ用メモリ、２２１２…第２ＰＩＯ用メモリ、２２１３…第３ＰＩＯ用メモリ、２２１４…第４ＰＩＯ用メモリ、２２１５…制御ロジック用メモリ、２２１６…空きメモリ、２２１７…トラッキング用メモリ、５０００…二重化制御システム、５１００…主系制御装置、５１０１…主系制御装置演算部、５１１０…メモリ空間、５１１１…第１ＰＩＯ用メモリ、５１１２…第２ＰＩＯ用メモリ、５１１３…第３ＰＩＯ用メモリ、５１１４…第４ＰＩＯ用メモリ、５１１５…トラッキング用メモリ、５１１６…制御ロジック用メモリ、５１１７…空きメモリ、５２００…従系制御装置、５２０１…従系制御装置演算部、５２１０…メモリ空間、５２１１…第１ＰＩＯ用メモリ、５２１２…第２ＰＩＯ用メモリ、５２１３…第３ＰＩＯ用メモリ、５２１４…第４ＰＩＯ用メモリ、５２１５…トラッキング用メモリ、５２１６…制御ロジック用メモリ、５２１７…空きメモリ
【図１】
0006320253.tif 000002
【図２】
0006320253.tif 000003
【図３】
0006320253.tif 000004
【図４】
0006320253.tif 000005
【図５】
0006320253.tif 000006
【図６】
0006320253.tif 000007