(57)【特許請求の範囲】
【請求項１】
記憶装置で使用するためのプログラミング回路であって、
メモリセルのアレイ並びに第１のスイッチ及び第２のスイッチに連結される ビット線 であって、前記第１のスイッチ が、第１の電流源に連結され、前記第２のスイッチ が、第２の電流源に連結される、 ビット線と、
第１の時間間隔中に前記第１のスイッチ をオンにし、かつ第２の時間間隔中に前記第２のスイッチ をオンにするように構成されるコントローラであって、
値が、前記第１の時間間隔及び前記第２の時間間隔に及ぶ第３の時間間隔中に、前記アレイのビット線に連結されたメモリセル にプログラムされる、コントローラと、を備える、回路。
【請求項２】
前記メモリセルが、フラッシュメモリセルである、請求項１に記載の回路。
【請求項３】
前記第１の時間間隔及び第２の時間間隔が、持続時間において等しい、請求項１に記載の回路。
【請求項４】
記憶装置をプログラムする方法であって、
第１の時間間隔中に、第１のスイッチを通して第１のビット線を第１の電流源に接続し、第２のスイッチを通して第２のビット線を第２の電流源に接続することと、
第２の時間間隔中に、第３のスイッチを通して前記第１のビット線を前記第２の電流源に接続し、第４のスイッチを通して前記第２のビット線を前記第１の電流源に接続することと、
前記第１の時間間隔及び第２の時間間隔の間に、前記第１のビット線と関連付けられた複数のメモリセル及び前記第２のビット線と関連付けられた複数のメモリセルに値をプログラムすることと、を含む、方法。
【請求項５】
前記メモリセルが、フラッシュメモリセルである、請求項４に記載の方法。
【請求項６】
前記第１の時間間隔及び第２の時間間隔が、持続時間において等しい、請求項４に記載の方法。
【請求項７】
記憶装置で使用するためのプログラミング回路であって、
トランジスタ と、
前記トランジスタのゲートに連結されるキャパシタと、
電流源と前記トランジスタのゲートの間を連結する第１のスイッチと、 前記電流源と前記トランジスタのドレインの間を連結する第２のスイッチと、
前記電流源が、第１のモードにおいて、前記第１及び第２のスイッチにより前記トランジスタのゲート及びドレインに連結され、
前記電流源が、第２のモードにおいて、前記第１及び第２のスイッチにより前記トランジスタのゲート及びドレインから連結解除 される、前記第１及び第２のスイッチと、を備え
前記第２のモード中に、前記トランジスタのドレインがメモリセルに連結されて該メモリセルをプログラムする、
回路。
【請求項８】
前記メモリセルが、フラッシュメモリセルである、請求項７に記載の回路。
【請求項９】
前記メモリセルが、スプリットゲートフラッシュメモリセルである、請求項７に記載の回路。
【請求項１０】
前記トランジスタが、ＮＭＯＳトランジスタである、請求項７に記載の回路。
【請求項１１】
記憶装置で使用するためのプログラミング回路であって、
トランジスタ と、
前記トランジスタのゲートに連結されるキャパシタと、
前記トランジスタに接続されたメモリセルレプリカと、及び
電流源と前記トランジスタのゲートの間を連結する第１のスイッチと、
前記メモリセルレプリカを介して前記電流源と前記トランジスタのドレインの間を連結する第２のスイッチと、を備え
第１のモードにおいて、前記電流源が、前記第１及び第２のスイッチにより、前記トランジスタのゲート及びドレインに連結され、
第２のモードにおいて、前記電流源が、前記第１及び第２のスイッチにより、前記トランジスタのゲート及びドレインから連結解除され、前記トランジスタのドレインがメモリセルに連結されて該メモリセルをプログラムする、回路。
【請求項１２】
前記メモリセルレプリカが、スプリットゲートフラッシュメモリセルである、請求項１１に記載の回路。
【請求項１３】
記憶装置をプログラムするための方法であって、
第１のモード中に、スイッチを通して電流源をキャパシタに連結することと、
第２のモード中に、前記電流源を前記キャパシタから連結解除することと、
前記第２のモード中に、前記キャパシタからの電荷をトランジスタのゲートに供給することと、
前記第２のモード中に、前記トランジスタのドレインに連結されるメモリセルから電流を引き込むことと、を含む、方法。
【請求項１４】
前記メモリセルが、フラッシュメモリセルである、請求項１３に記載の方法。
【請求項１５】
前記トランジスタが、ＮＭＯＳトランジスタである、請求項１３に記載の方法。
【請求項１６】
前記メモリセルが、スプリットゲートフラッシュメモリセルである、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
高度なナノメートルフラッシュメモリセルをプログラムするための改善された方法及び装置が開示される。
【背景技術】
【０００２】
浮遊ゲートを使用して電荷をその上に蓄積する不揮発性半導体メモリセル、及び半導体基板内に形成されるそのような不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的に、そのような浮遊ゲートメモリセルは、スプリットゲート型又は積層ゲート型のものとなっている。
【０００３】
従来技術は、フラッシュメモリセルをプログラムするための一般的な技術を含む。従来技術において、高電圧がメモリセルのドレインに印加され、バイアス電圧がメモリセルの制御ゲートに印加され、バイアス電流がメモリセルのソースに印加される。プログラミングは、本質的に、メモリセルの浮遊ゲート上に電子を配置する。これは、参照により本明細書に組み込まれる、Ｈｉｅｕ  Ｖａｎ  Ｔｒａｎらの米国特許第７，９９０，７７３号、「Ｓｕｂ  Ｖｏｌｔ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ」に記載されている。
【０００４】
各メモリセルのソースに印加されるバイアス電流を供給するための従来技術の回路の一例が、図１に示される。フラッシュメモリシステム１０は、フラッシュメモリアレイ３０と、水平デコーダ２０と、垂直デコーダ５０とを備える。水平デコーダ２０は、読み出されるか、又は書き込まれるフラッシュメモリアレイ３０内の行（多くの場合、ワード線と呼ばれる）を選択し、垂直デコーダ５０は、読み出されるか、又は書き込まれるフラッシュメモリアレイ３０内の列（多くの場合、ビット線と呼ばれる）を選択する。垂直デコーダ５０は、フラッシュメモリアレイ３０に連結される一連のマルチプレクサを備える。フラッシュメモリアレイ３０は、セルのＮ個のブロックを備え、各ブロックは、垂直デコーダ５０内の１つのマルチプレクサに連結される。電流源４０は、電流ミラー６０1〜電流ミラー６０NのＮ個の電流ミラーに連結される。
【０００５】
フラッシュメモリセルをプログラムする従来技術の方法の１つの欠点は、電流ミラー６０1〜６０Nなどの電流ミラーが、多くの場合、自然の変化及び製造変動により一致しないことであり、大型チップにおいては、接地電位も変動し得る。結果として、動作中、電流ミラーは、実際には、それらが引き込むべき電流よりも多い又は少ない電流を引き込む可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
プログラミングプロセス中に使用されるバイアス電流源間の変動性を低減又は排除するフラッシュメモリセル、とりわけ、高度なナノメートルフラッシュメモリセルをプログラムするための改善された方法及び装置が必要とされる。
【課題を解決するための手段】
【０００７】
上記の問題及び必要性は、２つの異なる実施形態を通して対処される。
【０００８】
一実施形態では、１個の電流ミラーのみを使用する代わりに、プログラミングプロセス中に、メモリアレイ中の各ブロックから電流を引き込むために、２つ以上の電流ミラーが一緒に平均化される。最終結果は、各セルをプログラムする際に引き込まれる電流のより小さい変動性である。
【０００９】
別の実施形態では、各電流ミラーは、動作前に初期化され、電流ミラーを初期化状態又はそれに近い状態で保持するために、キャパシタが使用される。
【図面の簡単な説明】
【００１０】
【図１】メモリ回路をプログラムするための従来技術の回路を示す。
【図２】複数の電流ミラーの平均値をメモリアレイに印加するための一実施形態を示す。
【図３】図２に示されるスイッチの起動のためのタイミング図を示す。
【図４】プログラミング回路の一実施形態を示し、各電流ミラーは、メモリセルをプログラムするために使用される前に、最初に初期化される。
【図５】プログラミング回路の別の実施形態を示し、各電流ミラーは、メモリセルをプログラムするために使用される前に、最初に初期化される。
【図６】プログラミング回路の別の実施形態を示し、第１の複数の電流ミラー及び第２の複数の電流ミラーは、メモリセルをプログラムするために交互に初期化及び使用される。
【発明を実施するための形態】
【００１１】
図１の従来技術のシステムにおいて、電流ミラー６０1...６０Nによって引き込まれる電流は、現実世界では実質的に変動し得る。例えば、各電流ミラーが理想的に１．００μＡを引き込むべきである場合、本発明者らは、現実世界では、いくつかの典型的な測定値が表１に示される通りであり得ることを見出している。
【００１２】
【表１】
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【００１３】
表１は、ＩＢ０、ＩＢ１、ＩＢ２、及びＩＢ３とラベル付けされた４個の例示的な電流ミラーを示す。見られるように、電流の変動は有意である。変動を補正するための一方法は、電流ミラーの平均値を使用することである。例えば、ＩＢ０及びＩＢ１の平均値は、０．９８μＡであり、ＩＢ２及びＩＢ３の平均値は、１．１６５μＡであり、ＩＢ０、ＩＢ１、ＩＢ２、及びＩＢ３の平均値は、１．０７２５μＡである。この単純な例に基づき、１．００μＡの理想からの電流の偏差は、個々の電流ミラーに対する６２％から、２個の電流ミラーの平均に対して１６．５％、及び４個の電流ミラーの平均に対して７．３％に低減される。
【００１４】
この観測結果を考慮して、ここで、一実施形態が図２を参照して記載される。プログラミング回路１００は、電流ミラー１１０、１１１、１１２、及び１１３と、ビット線１６０、１７０、１８０、及び１９０とを備える。電流ミラー１１０は、それぞれ、スイッチ１２０、１３０、１４０、及び１５０を通して、ビット線１６０、１７０、１８０、及び１９０に連結され得る。同様に、電流ミラー１１１は、それぞれ、スイッチ１２１、１３１、１４１、及び１５１を通して、ビット線１６０、１７０、１８０、及び１９０に連結され得る。同様に、電流ミラー１１２は、それぞれ、スイッチ１２２、１３２、１４２、及び１５２を通して、ビット線１６０、１７０、１８０、及び１９０に連結され得る。また、電流ミラー１１３は、それぞれ、スイッチ１２３、１３３、１４３、及び１５３を通して、ビット線１６０、１７０、１８０、及び１９０に連結され得る。この設計において、コントローラ２００は、スイッチを制御するために、制御信号２０１、２０２、２０３、及び２０４を生成する。例えば、スイッチ１２０、１２１、１２２、及び１２３は、それぞれ、制御信号２０１、２０２、２０３、及び２０４によって制御される。スイッチ１３０、１３１、１３２、及び１３３は、それぞれ、制御信号２０４、２０１、２０２、及び２０３によって制御される。スイッチ１４０、１４１、１４２、及び１４３は、それぞれ、制御信号２０３、２０４、２０１、及び２０２によって制御される。また、スイッチ１５０、１５１、１５２、及び１５３は、それぞれ、制御信号２０２、２０３、２０４、及び２０１によって制御される。
【００１５】
図３中、コントローラ２００によって生成される制御信号２０１、２０２、２０３、及び２０４の一実施例が示される。ここで、高電圧は、制御信号によって制御されるスイッチが、「オン」にされることを表し、定電圧は、制御信号によって制御されるスイッチが、「オフ」にされることを表す。図３は、高度なナノメートルフラッシュメモリセルなどのフラッシュメモリセルのプログラミングの２つの期間を示す。第１の期間中、制御信号２０１が、期間ｔoにおいて高く、次いで、制御信号２０２が、期間ｔoにおいて高く、次いで、制御信号２０３が、期間ｔoにおいて高く、次いで、制御信号２０４が、期間ｔoにおいて高い。図３に示されるように、制御信号の高電圧発生の間には多少の意図された重なりがある。
【００１６】
最終結果は、ビット線１６０、１７０、１８０、及び１９０の各々が、単一のプログラミング期間中に、等しい量の電流ミラー１１０、１１１、１１２、及び１１３に連結されるということである。これは、電流ミラー１１０、１１１、１１２、及び１１３にわたって、各ビット線から引き込まれる電流を効果的に平均化する。上述にように、この時間平均効果は、電流ミラーの不一致及び他の変動に基づいて、プログラミング電流の変動を低減する。
【００１７】
当業者であれば、図２及び３の実施例が、フラッシュメモリセル及び対応する電流ミラーのアレイ全体に適用され得ることを理解するであろう。当業者であれば、同じ原理が、４個の電流ミラーの代わりに任意の数の電流ミラーを平均化するために使用され得ることも理解するであろう。例えば、２個の電流ミラー、８個の電流ミラー、又は任意の他の数の電流ミラーが、図２及び３を参照して記載される原理と同じ原理を使用して、１つのプログラミング期間にわたって平均化され得る。
【００１８】
ここで、別の実施形態が図４を参照して記載される。ダイナミックプログラミング回路３００は、電流源３１０と、メモリセルレプリカ３２０とを備える。メモリセルレプリカ３２０は、当該フラッシュメモリアレイ中のメモリセル（図示せず）と同じ設計である。例示的な電流ミラー３４０のゲートは、キャパシタ３５０に連結される。別の実施形態では、キャパシタ３５０がなく、代わりに、電流ミラー３５０のゲート容量が、作動しているキャパシタとしての機能を果たす。キャパシタ３５０は、スイッチ３３０を通して電流源３１０に連結され、電流ミラー３４０のドレインは、メモリセルレプリカ３２０に連結される。メモリセルレプリカ３２０は、メモリセルのゲートプログラミング電圧をエミュレートするゲートバイアス３６０を有する。示されるように、電流ミラー３４０は、エンハンスメント型ＮＭＯＳトランジスタである。あるいは、電流ミラー３４０は、ＰＭＯＳトランジスタであってもよい。
【００１９】
初期のプログラミングモード中、スイッチ３３０ａは、「オン」にされ、キャパシタ３５０ａは、電流源３１０に接続され、電流ミラー３４０ａのドレインは、メモリセルレプリカ３２０に連結される。キャパシタ３５０ａは、電流ミラー３４０ａを通る電流が、電流源３１０の電流に一致するまで電荷される。電流源３１０は、１．０μＡなど、電流ミラー３４０及び他の電流ミラーに対して望ましい理想的な電流レベルを生成するように選択される。メモリセルレプリカ３２０は、そのゲート電圧３６０で、電流ミラー３４０ａのドレインにレプリカドレインプログラミング電圧を印加する。この電圧は、有意に、実際のメモリセルプログラミング動作における電圧と同じになる。
【００２０】
初期のプログラミングモードが完了した後、スイッチ３３０ａは、「オフ」にされ、その後、キャパシタ３５ａ０は、もはや電流源３１０に接続されておらず、したがってここで、その端子上にバイアス電圧を保持し（電流ミラー３４０のゲートと同一）、電流ミラー３４０のドレインは、もはやメモリセルレプリカ３２０に接続されていない。ここで、電流ミラー３４０が、メモリアレイ中の１つ以上のメモリセルをプログラムするために使用され得る、動作プログラミングモードが適用される。理解され得るように、システム中の全ての電流ミラーが、電流ミラー３４０に関して上述されるものと同じ方法でプログラムされ得る。あるいは、初期のプログラミングモード（初期化プログラミング期間）が、全ての電流ミラー３４０ａ〜３４０ｎに対して連続的に適用され得る。次いで、動作プログラミングモード中、全ての電流ミラー３４０ａ〜ｎは、同時にプログラミング動作に対する選択されたメモリセルの選択されたビット線に適用される。
【００２１】
したがって、図４の実施形態は、システムの電流ミラーを初期化し、それらを、理想的なドレインプログラミング電圧を有する、正確なプログラミング電流で、ほぼ理想的な状態で動作させる方法を生成する。
【００２２】
ここで、図４の実施形態の変動が、プログラミング回路４００として図５に示される。図４にすでに示された同じデバイスが、図５にも示され、効率性のために再び説明されない。しかしながら、図５において、電流源３１０は、スイッチ３３０ａに直接連結し、スイッチ３３０ａは、メモリセルレプリカ３２０ａに連結し、次いで、メモリセルレプリカ３２０ａは、電流ミラー３４０ａのドレインに連結される。回路は、その他の点では図４に見られる回路と同じように動作し、電流ミラーは、それらが動作モード中にほぼ理想的な状態で初期に動作するようにプログラムされ得る。
【００２３】
図４及び５のシステム中の電流ミラーのプログラミングは、コントローラ３９０によって制御される。コントローラ３９０は、スイッチ３３０ａ〜ｎ及び他方のスイッチを制御し、また電流ミラー３４０ａ〜ｎ及び他方の電流ミラーが、プログラミングモード中にメモリアレイの動作のために使用されないことを確実にする。
【００２４】
図４及び５の実施形態の動作モード中、キャパシタ３５０の電荷は、最初に、電流ミラー３４０が電流源３１０と同じレベルの電流を引き込む状態で動作するよう保持する。この効果は、キャパシタ３５０が通常の漏れを介してその電荷を失うにつれて経時的に減少する。いったんキャパシタの電荷が完全に失われると、電流ミラー３４０は、それがプログラミングモードが一度も生じなかった場合に動作したように動作する。
【００２５】
この課題に応じて、さらなる実施形態が図６に示される。図６は、別のダイナミックプログラミング回路５００を示す。ダイナミックプログラミング回路は、プログラム可能な電流ミラーの第１の複数５１０と、プログラム可能な電流ミラーの第２の複数５２０とを備える。電流ミラーの第１の複数５１０及び電流ミラーの第２の複数５２０は、図４及び５の実施形態のうちの片方又は両方に基づいていてもよい。第１の複数５１０は、プログラムされており（プログラミングモードで）、第２の複数５２０は、フラッシュメモリアレイ（図示せず）の実際の動作（動作モード）のために使用される。時間ｔ1が経過した後、次いで、第１の複数５１０は、フラッシュメモリアレイの実際の動作（動作モード）のために使用され、第２の複数５２０は、プログラムされる（プログラミングモード）。時間ｔ1の別の経過後、第１の複数は、プログラミングモードに入り、第２の複数５１０は、動作モードに入るなどである。時間ｔ1は、容量電荷が、関連した電流ミラーの動作が望ましくないレベルまで到達した時点まで、まだ減少していないような時間間隔になるように選択される。例えば、時間ｔ1は、ある特定のシステムにおいて１ミリ秒になるように選択されてもよい。
【００２６】
本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。本明細書で使用されるとき、用語「上に（over）」及び「上に（on）」の両方は、「直接上に」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に上に」（中間の材料、要素、又は間隙が間に配設される）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接隣接する」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設される）を含む。例えば、「基板上に」要素を形成することは、その間に中間の材料／要素を有せず基板上に直接その要素を形成すること、並びに１つ以上の中間の材料／要素をその間に有して基板上に間接的にその要素を形成することを含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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