(57)【特許請求の範囲】
【請求項１】
第１制御線と、
前記第１制御線と交差した複数の第２制御線と、
前記第１制御線および前記第２制御線の各交差箇所に配置された複数の切替機構と、
各前記切替機構毎に設けられた副制御線と、
各前記副制御線毎に複数設けられ、メモリトランジスタに設けた電荷蓄積層での電荷の蓄積状態によりデータの書き込み状態を示すメモリセルとを備え、
各前記副制御線は、該副制御線毎に設けられた各前記メモリトランジスタの前記電荷蓄積層に対向配置されて該メモリトランジスタのゲートとしても設けられており、
前記第１制御線に沿って配置された複数の前記メモリセルは、前記メモリセルにデータが書き込まれているか否かを読み出すためのプリチャージ電圧が印加されるビット線を共有しており、
各前記メモリセルは、
前記メモリトランジスタのドレインがスイッチ回路を介して前記ビット線に接続されているとともに、前記メモリトランジスタのソースがワード線に接続され、
複数の前記メモリセルのうち所定のメモリセルにデータを書き込む際には、
データが書き込まれる前記メモリセルが設けられた前記副制御線に対し、対応する前記切替機構によって、前記第１制御線または前記第２制御線の電圧がメモリゲート電圧として印加され、
データが書き込まれない前記メモリセルが設けられた残りの前記副制御線に対し、対応する前記切替機構によって、前記第１制御線または前記第２制御線からの電圧印加が遮断される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記スイッチ回路は、バイポーラ型のトランジスタ構造からなり、ベースが前記メモリトランジスタのドレインに接続され、エミッタが前記ビット線に接続されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数の前記メモリセルのうち、所定の前記メモリセルにデータが書き込まれているか否かを読み出す際には、データの読み出しの対象となっている前記メモリセルに接続された前記切替機構と、データの読み出しの対象となっていない前記メモリセルに接続された前記切替機構とが同じオンオフ動作を実行し、各前記切替機構と、対応する副制御線との電気的な接続状態が同じ接続状態となる
ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１制御線には、前記メモリゲート電圧が印加され、
前記第２制御線には、前記切替機構をオンオフ動作させる切替ゲート電圧が印加される
ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記第１制御線には、前記切替機構をオンオフ動作させる切替ゲート電圧が印加され、
前記第２制御線には、前記メモリゲート電圧が印加される
ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記切替機構は、ＭＯＳトランジスタ構造でなる切替トランジスタである
ことを特徴とする請求項１〜５のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記第２制御線は、第１メモリゲート線と第２メモリゲート線とで構成され、
前記切替機構は、Ｐ型ＭＯＳトランジスタの一端とＮ型ＭＯＳトランジスタの一端とが接続されたＣＭＯＳ構造でなり、前記第１メモリゲート線が前記Ｐ型ＭＯＳトランジスタの他端に接続されているとともに、前記第２メモリゲート線が前記Ｎ型ＭＯＳトランジスタの他端に接続され、前記副制御線が前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタの一端に接続されている
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルが形成された、Ｎ型またはＰ型の導電型でなるメモリウェルと、
前記メモリウェルと同じ導電型でなる切替機構形成ウェルと、
前記メモリウェルおよび前記切替機構形成ウェルの導電型とは異なる導電型からなり、前記メモリウェルおよび前記切替機構形成ウェルとを区分けするウェルとを備えており、
前記切替機構は、前記Ｐ型ＭＯＳトランジスタまたは前記Ｎ型ＭＯＳトランジスタの一方が前記切替機構形成ウェルに形成され、前記Ｎ型ＭＯＳトランジスタまたは前記Ｐ型ＭＯＳトランジスタの残りの他方が前記ウェルに形成されている
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリウェル周辺の前記ウェルと、前記切替機構の前記Ｎ型ＭＯＳトランジスタまたは前記Ｐ型ＭＯＳトランジスタが形成された前記ウェルとを電気的に分離する素子分離層が設けられている
ことを特徴とする請求項８記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、複数のメモリセルが行列状に配置された不揮発性半導体記憶装置としては、特開2002-368143号公報（特許文献1）に示すような不揮発性半導体記憶装置が知られている。実際上、特許文献1に示す不揮発性半導体記憶装置は、窒化膜やポリシリコン等でなる電荷蓄積層を有したメモリトランジスタと、バイポーラ型のスイッチトランジスタとで構成されたメモリセルが行列状に配置されている。この不揮発性半導体記憶装置には、例えば行方向に延びる複数のEEPROM用ワード線EEWLが設けられているとともに、列方向に延びる複数のデータ線DLおよびソース線SLが設けられ、行方向のEEPROM用ワード線EEWLと、列方向のデータ線DLおよびソース線SLとの交差箇所にメモリセルが設けられている。
【０００３】
各メモリセルは、スイッチトランジスタのベースがメモリトランジスタのソースに接続された構成を有する。メモリトランジスタは、ゲートにEEPROM用ワード線EEWLが接続されているとともに、ドレインにデータ線DLが接続され、これらEEPROM用ワード線EEWLおよびデータ線DLから所定電圧が印加され得る。スイッチトランジスタは、エミッタにソース線SLが接続され、コレクタがメモリトランジスタのウェルと共通化されている。
【０００４】
不揮発性半導体記憶装置では、所定のメモリセルにデータを書き込む際、当該メモリセルに接続されたEEPROM用ワード線EEWL、データ線DLおよびソース線SLに所定電圧を印加し、当該メモリセルにおけるメモリトランジスタのゲートおよびソース間の電圧差によって、メモリトランジスタのソース側から電荷蓄積層に電荷を注入し得、データが書き込まれた状態とし得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2002-368143号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、かかる構成でなる不揮発性半導体記憶装置では、行方向に延びる1本のEEPROM用ワード線EEWLに、他の列のメモリセルも接続されていることから、データ書き込み時、EEPROM用ワード線EEWLからデータが書き込まれるメモリセルに印加される電荷蓄積メモリゲート電圧が、同じEEPROM用ワード線EEWLに接続された、データを書き込まない他のメモリセルにも印加され得る。
【０００７】
この際、データを書き込まない他のメモリセルでは、データが書き込まれないものの、EEPROM用ワード線EEWLから大きな電荷蓄積メモリゲート電圧が印加されることから、メモリトランジスタで電圧差が生じ得る。そのため、EEPROM用ワード線EEWLに沿って一方向に複数のメモリセルを配置させた場合、データを書き込まない他のメモリセルでは、EEPROM用ワード線EEWLを共有する一のメモリセルにてデータの書き込み動作が繰り返し行われると、当該EEPROM用ワード線EEWLを介して電荷蓄積メモリゲート電圧が繰り返し印加され得る。これによりデータを書き込まない他のメモリセルでは、メモリトランジスタで繰り返し生じる電圧差により、意図しない電荷が電荷蓄積層に蓄積されてゆき、最終的には閾値電圧が変動してしまう現象（以下、これをディスターブと呼ぶ）が発生してしまう虞があるという問題があった。
【０００８】
また、近年、このような不揮発性半導体記憶装置が設けられる電子機器では、小型化が図られていることから、不揮発性半導体記憶装置自体を小型化させることも重要な課題となっており、今後、上述のようなディスターブの発生を抑制しつつ、さらには小型化が図られた不揮発性半導体記憶装置の実現も望まれている。
【０００９】
そこで、本発明は以上の点を考慮してなされたもので、従来と同様に一方向に複数のメモリセルを設けても、従来よりもディスターブの発生を抑制し得、さらには小型化を図り得る不揮発性半導体記憶装置を提案することを目的とする。
【課題を解決するための手段】
【００１０】
かかる課題を解決するため本発明の不揮発性半導体記憶装置は、第１制御線と、前記第１制御線と交差した複数の第２制御線と、前記第１制御線および前記第２制御線の各交差箇所に配置された複数の切替機構と、各前記切替機構毎に設けられた副制御線と、各前記副制御線毎に複数設けられ、メモリトランジスタに設けた電荷蓄積層での電荷の蓄積状態によりデータの書き込み状態を示すメモリセルとを備え、各前記副制御線は、該副制御線毎に設けられた各前記メモリトランジスタの前記電荷蓄積層に対向配置されて該メモリトランジスタのゲートとしても設けられており、複数の前記メモリセルのうち所定のメモリセルにデータを書き込む際には、データが書き込まれる前記メモリセルが設けられた前記副制御線に対し、対応する前記切替機構によって、前記第１制御線または前記第２制御線の電圧がメモリゲート電圧として印加され、データが書き込まれない前記メモリセルが設けられた残りの前記副制御線に対し、対応する前記切替機構によって、前記第１制御線または前記第２制御線からの電圧印加が遮断されることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第１制御線または第２制御線からの電圧をメモリゲート電圧として切替機構を介して副制御線に印加しつつ、他の切替機構によって対応する副制御線への電圧印加を遮断できることから、第１制御線に沿って一方向に複数のメモリセルを配置させつつも、当該切替機構によってメモリゲート電圧が印加されるメモリセルを減らすことができ、その分、ディスターブの発生を抑制し得る。また、第１制御線または第２制御線からメモリゲート電圧が印加される副制御線をそのままメモリトランジスタのゲートとして流用し、１つの配線層に副制御線とゲートとを形成したことで、副制御線とゲートとを別の配線層にそれぞれ形成する場合に比して小型化を図り得る。
【図面の簡単な説明】
【００１２】
【図１】本発明の不揮発性半導体記憶装置の回路構成を示す概略図である。
【図２】複数のメモリセルが行方向に並んだ領域における断面構成を示す概略図である。
【図３】第１の実施の形態による不揮発性半導体記憶装置の回路構成において、データの書き込み動作時における各部位の電圧を示す概略図である。
【図４】第１の実施の形態による不揮発性半導体記憶装置において、ディープウェル上に形成されたメモリウェル、切替機構形成ウェルおよびウェルの構成を示す概略図である。
【図５】書き込みメモリセルを含むメモリユニット内で全てのスイッチトランジスタがオン動作したときの説明に供する概略図である。
【図６】第１の実施の形態による不揮発性半導体記憶装置の回路構成において、データの読み出し動作時における各部位の電圧を示す概略図である。
【図７】第１の実施の形態による不揮発性半導体記憶装置の回路構成において、データの消去動作時における各部位の電圧を示す概略図である。
【図８】第２の実施の形態による不揮発性半導体記憶装置の回路構成において、データの書き込み動作時における各部位の電圧を示す概略図である。
【図９】第２の実施の形態による不揮発性半導体記憶装置において、ディープウェル上に形成されたメモリウェル、切替機構形成ウェルおよびウェルの構成を示す概略図である。
【図１０】第２の実施の形態による不揮発性半導体記憶装置の回路構成において、データの読み出し動作時における各部位の電圧を示す概略図である。
【図１１】第２の実施の形態による不揮発性半導体記憶装置の回路構成において、データの消去動作時における各部位の電圧を示す概略図である。
【図１２】第３の実施の形態による不揮発性半導体記憶装置の回路構成において、データの書き込み動作時における各部位の電圧を示す概略図である。
【図１３】第３の実施の形態による不揮発性半導体記憶装置において、ディープウェル、メモリウェル、切替機構形成ウェルおよびウェルの構成を示す概略図である。
【図１４】第３の実施の形態による不揮発性半導体記憶装置の回路構成において、データの読み出し動作時における各部位の電圧を示す概略図である。
【図１５】第３の実施の形態による不揮発性半導体記憶装置の回路構成において、データの消去動作時における各部位の電圧を示す概略図である。
【図１６】他の実施の形態による複数のメモリセルの断面構成を示す概略図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
１．本発明の基本的構成
１−１．第１制御線にメモリゲート電圧が印加され、第２制御線に切替ゲート電圧が印加される不揮発性半導体記憶装置
１−２．第１制御線に切替ゲート電圧が印加され、第２制御線にメモリゲート電圧が印加される不揮発性半導体記憶装置
２．第１の実施の形態による不揮発性半導体記憶装置
２−１．データの書き込み動作
２−２．データの読み出し動作
２−３．データの消去動作
２−４．動作および効果
３．第２の実施の形態による不揮発性半導体記憶装置
３−１．データの書き込み動作
３−２．データの読み出し動作
３−３．データの消去動作
３−４．動作および効果
４．第３の実施の形態による不揮発性半導体記憶装置
４−１．データの書き込み動作
４−２．データの読み出し動作
４−３．データの消去動作
４−４．動作および効果
５．他の実施の形態
【００１４】
（１）本発明の基本的構成
（１−１）第１制御線にメモリゲート電圧が印加され、第２制御線に切替ゲート電圧が印加される不揮発性半導体記憶装置
図１において、1aは代表的な本発明の不揮発性半導体記憶装置を示し、例えば並走する複数の第１制御線DL0,DL1と、各第１制御線DL0,DL1と交差する複数の第２制御線HS0,HS1とを有する。また、不揮発性半導体記憶装置1aには、これら第１制御線DL0,DL1および第２制御線HS0,HS1の各交差箇所に切替機構6a,6b,6c,6dが設けられており、各切替機構6a,6b,6c,6dにそれぞれ対応したメモリユニット2a,2b,2c,2dが設けられている。
【００１５】
因みに、この実施の形態の場合、不揮発性半導体記憶装置1aは、例えば４つのメモリユニット2a,2b,2c,2dが２行２列で行列状に配置された構成を有し、これら複数のメモリユニット2a,2b,2c,2dのうち、行方向に配置された２つのメモリユニット2a,2c（2b,2d）で１つのメモリブロックBK0（BK1）を構成している。なお、不揮発性半導体記憶装置1aでは、メモリブロックBK0,BK1単位でメモリウェルが形成されており、行方向に並ぶ複数のメモリユニット2a,2c（2b,2d）毎にメモリウェルが設けられている。
【００１６】
この場合、不揮発性半導体記憶装置1aでは、列方向に並び、異なるメモリブロックBK0,BK1に配置されたメモリユニット2a,2b（2c,2d）にて第１制御線DL0（DL1）を共有し、同じメモリブロックBK0,（BK1）内に配置されたメモリユニット2a,2c（2b,2d）にて第２制御線HS0（HS1）を共有している。なお、各第１制御線DL0,DL1には、それぞれ第１制御手段4aが設けられており、当該第１制御手段4aによって所定電圧が印加され得る。また、各第２制御線HS0,HS1には、それぞれ第２制御手段4bが設けられており、当該第２制御手段4bによって所定電圧が印加され得る。
【００１７】
なお、不揮発性半導体記憶装置1aに設けられた各メモリユニット2a,2b,2c,2dは全て同一構成を有しており、ここでは主として１行１列目のメモリユニット2aの構成に着目して以下説明する。実際上、この実施の形態の場合、メモリユニット2aは、２つのメモリセルM11,M12を有しており、これら２つのメモリセルM11,M12が副制御線W11を介して切替機構6aに接続されている。
【００１８】
ここで、切替機構6a,6b,6c,6dは全て同一構成を有しており、例えば一の切替機構6aは、第２制御線HS0から印加された切替ゲート電圧に基づいてオンオフ動作し得る。切替機構6aは、オン動作することにより、第１制御線DL0に印加されたメモリゲート電圧を、対応する副制御線W11に印加し得る。また、切替機構6aは、オフ動作することにより、第１制御線DL0から副制御線W11への電圧印加を遮断し得る。
【００１９】
実際上、メモリユニット2aでは、第１制御線DL0に印加されたメモリゲート電圧と、第２制御線HS0に印加された切替ゲート電圧とに基づいて切替機構6aがオン動作し得、当該第１制御線DL0に印加されたメモリゲート電圧を、副制御線W11を介して各メモリセルM11,M12に対し一律に印加し得るようになされている。
【００２０】
ここで、メモリセルM11,M12は同一構成を有しており、例えばメモリセルM11は、メモリトランジスタF11のドレインにスイッチ回路S11が接続された構成を有する。スイッチ回路S11は、例えばパイポーラ型のトランジスタ等でなり、メモリトランジスタF11の他にビット線CL0にも接続されており、当該ビット線CL0から所定電圧が印加され得るように構成されている。
【００２１】
この場合、メモリトランジスタF11は、窒化膜やポリシリコン等でなる電荷蓄積層が絶縁層を介してメモリウェル上に形成されているとともに、当該電荷蓄積層上に絶縁層を介してゲートが形成されている。これによりメモリトランジスタF11は、メモリウェルおよびゲート間の電圧差や、ソースおよびゲート間の電圧差により生じるトンネル効果によって、電荷蓄積層内に電荷を注入したり、或いは、電荷蓄積層内に蓄積された電荷を引き抜き得る。なお、以下の実施の形態の説明において、メモリトランジスタF11はディプリート型のＮ型ＭＯＳトランジスタとして説明する。即ち、電荷蓄積層に電荷が蓄積されていない状態では、ゲートの電圧が0［V］のとき、ソース／ドレイン間に電位差があると、メモリトランジスタF11に電流が流れるものとする。
【００２２】
この実施の形態の場合、メモリトランジスタF11では、例えば、データ書き込み動作時、メモリウェルとゲートの電圧差や、ソースとゲートとに生じる電圧差によりメモリウェル表面にチャネルが形成され、当該チャネルにソース電圧が供給され得る。これによりメモリトランジスタF11では、ゲートとソースの電位差によって生じるトンネル効果により、チャネルから電荷蓄積層内に電荷が注入され、データが書き込まれた状態となり得る。一方、データの消去動作時、メモリトランジスタF11では、メモリウェルおよびゲート間の電圧差や、メモリウェルおよびソース間の電圧差により生じるトンネル効果によって、電荷蓄積層内に蓄積されている電荷を引き抜き、データが消去された状態となり得る。
【００２３】
かかる構成に加え、各副制御線W11,W12,W21,W22は、第１制御線DL0,DL1に印加されたメモリゲート電圧を、対応する各メモリセルM11,M12,M21,M22,M31,M32,M41,M42に対し一律に印加する配線として設けられている他、各メモリトランジスタF11,F12、F21,F22、F31,F32、F41,F42の電荷蓄積層にそのまま対向配置され、各メモリトランジスタF11,F12、F21,F22、F31,F32、F41,F42のゲートとしても設けられている。すなわち、各副制御線W11,W12,W21,W22を、例えばメタル配線ではなくポリシリコンにより形成した場合、各メモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42は、ゲートがポリシリコンで形成されたポリシリコントランジスタとなり得る。
【００２４】
この場合、例えば列方向に延びる１列目のビット線CL0には、一のメモリユニット2aにおける各メモリセルM11,M12のスイッチ回路S11,S12が接続されているとともに、一のメモリユニット2aと同じ列にある他のメモリユニット2bにおける各メモリセルM21,M22のスイッチ回路S21,S22も接続されている。同様に、列方向に延びる２列目のビット線CL1には、一のメモリユニット2cにおける各メモリセルM31,M32のスイッチ回路S31,S32が接続されているとともに、一のメモリユニット2cと同じ列にあるメモリユニット2dにおける各メモリセルM41,M42のスイッチ回路S41,S42も接続されている。
【００２５】
このように不揮発性半導体記憶装置1aでは、一方向（列方向）に配置された複数のメモリセルM11,M12,M21,M22（M31,M32,M41,M42）毎に１つのビット線CL0（CL1）を共有しており、当該ビット線CL0（CL1）によって列毎に各メモリセルM11,M12,M21,M22（M31,M32,M41,M42）のスイッチ回路S11,S12,S21,S22（S31,S32,S41,S42）に所定電圧を一律に印加し得る。
【００２６】
これに加えて、例えば行方向に延びる１行目のワード線ROW00は、メモリユニット2a内の一のメモリセルM11と、当該メモリユニット2aと同じ行で、かつ異なる列に配置された他のメモリユニット2c内にある一のメモリセルM31とで共有されており、これらメモリセルM11,M31に設けられたメモリトランジスタF11,F31の各ソースに接続されている。
【００２７】
また、ワード線ROW00とは異なる行にて行方向に延びる２行目のワード線ROW01は、メモリユニット2a内の他のメモリセルM12と、当該メモリユニット2aと同じ行で、かつ異なる列に配置された他のメモリユニット2cにある他のメモリセルM32とで共有されており、これらメモリセルM12,M32に設けられたメモリトランジスタF12,F32の各ソースに接続されている。
【００２８】
このように不揮発性半導体記憶装置1aでは、一方向とは異なる他方向（行方向）に配置された複数のメモリセルM11,M31（M12,M32）毎に１つのワード線ROW00（ROW01）を共有しており、当該ワード線ROW00（ROW01）によって行毎に各メモリトランジスタF11,F31（F12,F32）のソースに所定電圧を一律に印加し得る。
【００２９】
なお、２行１列目の一のメモリユニット2b、および２行２列目の他のメモリユニット2dでも、上述したメモリユニット2a,2cと同様の構成を有しており、他方向（行方向）に延びる１つのワード線ROW10（ROW11）を、一のメモリユニット2bのメモリセルM21（M22）と、他のメモリユニット2dのメモリセルM41（M42）とで共有している。
【００３０】
具体的には、行方向に配置されたメモリユニット2b,2d間に亘って設けたワード線ROW10（ROW11）に、各メモリトランジスタF21,F41（F22,F42）のソースが接続されており、各ワード線ROW10（ROW11）から当該メモリトランジスタF21,F41（F22,F42）のソースに所定電圧が一律に印加され得る。
【００３１】
ここで、例えば１行１列目のメモリユニット2a内に配置された一のメモリセルM11にだけデータを書き込み、当該メモリユニット2a内の他のメモリセルM12や、他のメモリユニット2b,2c,2d内に配置された各メモリセルM21,M22,M31,M32,M41,M42にデータを書き込まないときの動作について、以下簡単に説明する。
【００３２】
この場合、データが書き込まれるメモリセル（以下、書き込みメモリセルとも呼ぶ）M11を含むメモリユニット2aに配置された第１制御線（以下、選択第１制御線とも呼ぶ）DL0には、メモリゲート電圧として、例えば正電圧である電荷蓄積メモリゲート電圧が印加され、データを書き込まないメモリセル（以下、非書き込みメモリセルとも呼ぶ）M31,M32,M41,M42だけが配置された他の第１制御線（以下、非選択第１制御線とも呼ぶ）DL1には、メモリゲート電圧として、０［V］の電荷蓄積阻止メモリゲート電圧が印加され得る。
【００３３】
また、この際、書き込みメモリセルM11に接続された切替機構（以下、選択切替機構とも呼ぶ）6aには、切替ゲート電圧としてオン電圧が第２制御線HS0から印加され得る。これにより、選択第１制御線DL0に配置された複数の切替機構6a,6bのうち、第２制御線HS0からオン電圧が印加された選択切替機構6aだけがオン動作し得る。選択切替機構6aは、選択第１制御線DL0に印加された電荷蓄積メモリゲート電圧を、書き込みメモリセルM11が接続された副制御線（以下、選択副制御線とも呼ぶ）W11に印加し得る。これにより、書き込みメモリセルM11には、選択副制御線W11によりメモリトランジスタF11のゲートに選択第１制御線DL0の電荷蓄積メモリゲート電圧が印加され得る。
【００３４】
これに加えて、この際、書き込みメモリセルM11には、ワード線ROW00を介してメモリトランジスタF11のソース側に、例えば負電圧が印加されるとともに、当該メモリトランジスタF11のメモリウェルにも当該負電圧が印加され得る。これにより、書き込みメモリセルM11のメモリトランジスタF11では、ゲートおよびメモリウェル間や、ゲートおよびソース間の電圧差（例えば電圧差７[V]）により生じるトンネル効果によってソース側から電荷蓄積層に電荷を注入し得、データが書き込まれた状態となり得る。
【００３５】
この際、書き込みメモリセルM11と選択副制御線W11を共有し、かつデータが書き込まれない他のメモリセルM12では、メモリトランジスタF12のソースにワード線ROW01を介して、例えば０［V］が印加され得る。これにより非書き込みメモリセルM12では、選択副制御線W11によって、書き込みメモリセルM11と同様にメモリトランジスタF12のゲートに電荷蓄積メモリゲート電圧が印加されても、ワード線ROW01から当該メモリトランジスタF12のソースに０［V］が印加されることから、メモリトランジスタF12のゲートとソース側との電圧差が小さくなり得る。
【００３６】
かくして、書き込みメモリセルM11と選択副制御線W11を共有する他の非書き込みメモリセルM12では、当該選択副制御線W11によって電荷蓄積メモリゲート電圧が印加されるものの、メモリトランジスタF12にてゲートとソース側との電圧差が小さくなり電荷が注入され難くなることから、データが書き込まれない状態を維持し得る。
【００３７】
また、この際、電荷蓄積メモリゲート電圧が印加される選択第１制御線DL0に接続され、かつ非書き込みメモリセルM21,M22だけが配置された切替機構（以下、非選択切替機構とも呼ぶ）6bには、切替ゲート電圧としてオフ電圧が第２制御線HS1から印加され得る。これにより、非選択切替機構6bは、オフ動作し、選択第１制御線DL0と非選択副制御線W12との電気的な接続が遮断され、選択第１制御線DL0の電荷蓄積メモリゲート電圧が各メモリセルM21,M22に印加されることを防止し得る。
【００３８】
かくして、選択第１制御線DL0を共有し、非書き込みメモリセルM21,M22だけが配置されたメモリユニット2bでは、選択第１制御線DL0から非選択副制御線W12に電荷蓄積メモリゲート電圧が印加されることがないので、ワード線ROW10,ROW11等の電圧調整によって、各非書き込みメモリセルM21,M22においてメモリトランジスタF21,F22に電荷が注入されることもなく、データが書き込まれない状態を維持し得る。
【００３９】
ところで、上述したように、書き込みメモリセルM11を含むメモリユニット2a内では、非書き込みメモリセルM12と書き込みメモリセルM11とで選択副制御線W11を共有していることから、選択副制御線W11から非書き込みメモリセルM12におけるメモリトランジスタF12にも高電圧の電荷蓄積メモリゲート電圧が印加されてしまう。そのため、一のメモリセルM11にてデータの書き込み動作が繰り返し行われると、データの書き込みを行わない他のメモリセルM12では、従来と同様、メモリトランジスタF12にて繰り返し生じる電圧差によって、意図しない電荷が電荷蓄積層に蓄積されてゆき、最終的にはディスターブが発生してしまう虞がある。
【００４０】
しかしながら、この書き込みメモリセルM11が配置された一のメモリユニット2aと選択第１制御線DL0を共有する他のメモリユニット2bでは、一のメモリユニット2aにてデータの書き込み動作が繰り返し行われても、切替機構6bによって選択第１制御線DL0の電荷蓄積メモリゲート電圧が遮断されることから、全ての非書き込みメモリセルM21,M22にてディスターブの発生を防止し得る。
【００４１】
従って、本発明の不揮発性半導体記憶装置1aでは、選択第１制御線DL0に沿って一方向に複数のメモリセルM11,M12,M21,M22が配置されているものの、ディスターブが発生してしまう虞があるメモリセルをメモリユニット2a内に留め、他のメモリユニット2b内ではメモリセルM21,M22でのディスターブを防止できるので、その分、従来よりもディスターブの発生確率を低減できる。
【００４２】
また、この不揮発性半導体記憶装置1aでは、第１制御線DL0,DL1のメモリゲート電圧を切替機構6a,6b,6c,6dから各メモリセルM11,M12,M21,M22,M31,M32,M41,M42に印加する接続配線として各副制御線W11,W12,W21,W22が形成されているとともに、各副制御線W11,W12,W21,W22が、対応するメモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42のゲートとしても機能していることから、例えば副制御線W11,W12,W21,W22が形成された配線層とは別の領域の配線層に、各メモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42のゲートをそれぞれ別途形成する場合に比して回路構成を簡易化し得、その分、小型化を図り得る。
【００４３】
次に、図２に示すように、１行１列目のメモリセルM11と、１行２列目のメモリセルM31と、図１にて図示しない１行３列目のメモリセルM51とが配置された領域での断面構成について以下説明する。図２に示すように、不揮発性半導体記憶装置1aにおいて、これらメモリセルM11,M31,M51が配置された領域では、例えばＮ型のディープウェルDNW上にＰ型のメモリウェルMPWが形成されており、当該メモリウェルMPWの表面に各メモリトランジスタF11,F31,F51が形成され得る。
【００４４】
例えばメモリセルM31のメモリトランジスタF31は、メモリウェルMPWの表面に、絶縁層11a、電荷蓄積層FG、絶縁層11bおよびゲートGが順に形成され、これら絶縁層11a、電荷蓄積層FG、絶縁層11bおよびゲートGの側面を覆うようにサイドウォール12が形成されている。この場合、一方のサイドウォール12下部のメモリウェルMPWの表面には、メモリトランジスタF31のソースとなるＮ型の拡散層19が形成され、他方のサイドウォール12下部のメモリウェルMPWの表面には、メモリトランジスタF31のドレインとなるＮ型の拡散層17が形成されており、これら拡散層17,19間のメモリウェルMPWにメモリトランジスタF31のチャネルが形成され得る。
【００４５】
ここで、メモリトランジスタF31のゲートGは、副制御線W21により形成されており、当該副制御線W21のうち電荷蓄積層FGと対向した領域がゲートGとなり得る。このように不揮発性半導体記憶装置1aでは、メモリトランジスタF31および切替機構6c（図１）を繋げる接続配線となる副制御線W31と、当該メモリトランジスタF31のゲートGとが１つの配線層に形成されることから、メモリトランジスタF31のゲートGと副制御線W31とをそれぞれ別の配線層に形成する場合に比して、回路構成を簡易化して小型化を図り得る。
【００４６】
なお、ドレインとなる拡散層17が設けられた他方のサイドウォール12下部には、当該拡散層17とは不純物濃度が異なるＮ型の拡散層16も形成されている。この拡散層16は、メモリトランジスタF31の他方のサイドウォール12下部から、このメモリトランジスタF31の隣に配置されたメモリトランジスタF11の一方のサイドウォール12下部に亘って設けられている。さらに、拡散層16の上部には、当該拡散層16に内包されるようにＰ型の拡散層15が形成されている。この拡散層15は、メモリトランジスタF31の他方のサイドウォール12端部から、このメモリトランジスタF31の隣に配置されたメモリトランジスタF11の一方のサイドウォール12端部に亘って設けられている。これにより隣接するメモリトランジスタF11,F31のサイドウォール12間には、ディープウェルDNW側から順にＰ型のメモリウェルMPW、Ｎ型の拡散層16、およびＰ型の拡散層15の順に配置され、バイポーラ型のＭＯＳトランジスタ構成でなるスイッチ回路S11,S31を形成し得る。
【００４７】
この場合、スイッチ回路S11,S31には、拡散層15の表面に、柱状のコンタクトC1が立設されており、当該コンタクトC1先端にビット線CL1が接続されている。なお、ビット線CL1は、例えばメタル配線により形成されており、メモリウェルMPWの表面上において、メモリトランジスタF11,F31,F51のゲートGが配置される配線層よりも上方のメタル第１層に形成され得る。
【００４８】
メモリトランジスタF31と、このメモリトランジスタF31の他方側にて隣接するメモリトランジスタF51との間には、メモリウェルMPWの表面に拡散層19とは不純物濃度が異なるＮ型の拡散層20が形成されており、当該拡散層20の表面に柱状のコンタクトC2が立設されている。コンタクトC2は、ビット線CL1が配置されたメタル第１層の上方にあるメタル第２層に形成されたワード線ROW00に接続されており、当該ワード線ROW00の電圧を拡散層20に印加し得る。
【００４９】
なお、ワード線ROW00は、行方向に並ぶメモリセルM11,M31,M51に沿って行方向に延びており、これらメモリセルM11,M31,M51に所定の電圧を一律に印加し得る。因みに、ワード線ROW00が配置されたメタル第２層の上方には、メタル第３層があり、このメタル第３層に、メタル配線により形成された第１制御線DL0,DL1,DL3が配置されている。なお、メモリウェルMPWの表面上に形成された、これらメモリトランジスタF11,F31,F51や、コンタクトC1,C2、ビット線CL1、ワード線ROW00、第１制御線DL0,DL1,DL2は、絶縁層22にて覆われている。
【００５０】
（１−２）第１制御線に切替ゲート電圧が印加され、第２制御線にメモリゲート電圧が印加される不揮発性半導体記憶装置
上述した実施の形態においては、第１制御線DL0,DL1にメモリゲート電圧を印加し、第２制御線HS0,HS1に切替ゲート電圧が印加される不揮発性半導体記憶装置1aについて説明したが、本発明はこれに限らず、第１制御線DL0,DL1に切替ゲート電圧を印加し、第２制御線HS0,HS1にメモリゲート電圧を印加する不揮発性半導体記憶装置1bとしてもよい。この場合、図１に示す不揮発性半導体記憶装置1bでは、第１制御線DL0,DL1に印加される切替ゲート電圧と、第２制御線HS0,HS1に印加されるメモリゲート電圧との電圧差に基づいて各切替機構6a,6b,6c,6dがオンオフ動作し得る。
【００５１】
また、この不揮発性半導体記憶装置1bでも、第２制御線HS0,HS1のメモリゲート電圧を切替機構6a,6b,6c,6dから各メモリセルM11,M12,M21,M22,M31,M32,M41,M42に印加する接続配線として各副制御線W11,W12,W21,W22が形成されているとともに、各副制御線W11,W12,W21,W22が、対応するメモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42のゲートとしても機能していることから、例えば副制御線W11,W12,W21,W22が形成された配線層とは別の領域の配線層に、各メモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42のゲートをそれぞれ別途形成する場合に比して回路構成を簡易化し得、その分、小型化を図り得る。
【００５２】
次に、例えば１行１列目のメモリユニット2a内に配置された一のメモリセルM11にだけデータを書き込み、当該メモリユニット2a内の他のメモリセルM12や、他のメモリユニット2b,2c,2d内に配置された各メモリセルM21,M22,M31,M32,M41,M42にデータを書き込まないときの動作について、以下簡単に説明する。この場合、書き込みメモリセルM11を含むメモリユニット2aに配置された選択第１制御線DL0には、切替ゲート電圧として、例えばオン電圧が印加され、一方、データを書き込まない非書き込みメモリセルM31,M32,M41,M42だけが配置された非選択第１制御線DL1には、切替ゲート電圧として、オフ電圧が印加され得る。
【００５３】
また、この際、選択切替機構6aが接続された選択第２制御線HS0には、メモリゲート電圧として、電荷蓄積メモリゲート電圧が印加され得る。これにより、選択第２制御線HS0に配置された選択切替機構6aは、選択第１制御線のDL0のオン電圧と、選択第２制御線HS0の電荷蓄積メモリゲート電圧とに基づいてオン動作し、選択第２制御線HS0に印加された電荷蓄積メモリゲート電圧を、書き込みメモリセルM11に接続された選択副制御線W11に印加し得る。これにより、書き込みメモリセルM11には、選択第２制御線HS0の電荷蓄積メモリゲート電圧が選択副制御線W11によりメモリトランジスタF11のゲートに印加され得る。
【００５４】
さらに、この際、書き込みメモリセルM11には、ワード線ROW00を介してメモリトランジスタF11のソース側に、例えば負電圧が印加されるとともに、当該メモリトランジスタF11のメモリウェルにも当該負電圧が印加され得る。これにより、書き込みメモリセルM11のメモリトランジスタF11では、ゲートおよびメモリウェル間や、ゲートおよびソース間の電圧差（例えば電圧差７[V]）により生じるトンネル効果によってソース側から電荷蓄積層に電荷を注入し得、データが書き込まれた状態となり得る。
【００５５】
これに対して、書き込みメモリセルM11と選択副制御線W11を共有し、かつデータが書き込まれない他のメモリセルM12では、メモリトランジスタF12のソースにワード線ROW01を介して、例えば０［V］が印加されており、当該選択副制御線W11によって電荷蓄積メモリゲート電圧が印加されても、メモリトランジスタF12にてゲートとソース側との電圧差が小さくなることから電荷が注入され難くなり、データが書き込まれない状態を維持し得る。
【００５６】
また、この際、オン電圧が印加される選択第１制御線DL0を共有し、かつ非書き込みメモリセルM21,M22だけが配置された非選択切替機構6bでは、第２制御線HS1から印加される電圧により、第２制御線HS1と副制御線W12との電気的な接続を遮断し、当該第２制御線HS1からのメモリゲート電圧が副制御線W12を介して各メモリセルM21,M22に印加されることを防止し得るようになされている。
【００５７】
かくして、選択第１制御線DL0を共有し、非書き込みメモリセルM21,M22だけが配置されたメモリユニット2bでは、第２制御線HS1から非選択副制御線W12に電荷蓄積メモリゲート電圧が印加されることがないので、ワード線ROW10,ROW11等の電圧調整によって、各非書き込みメモリセルM21,M22においてメモリトランジスタF21,F22に電荷が注入されることもなく、データが書き込まれない状態を維持し得る。
【００５８】
ところで、上述したように、この実施の形態においても、書き込みメモリセルM11を含むメモリユニット2a内では、非書き込みメモリセルM12と書き込みメモリセルM11とで選択副制御線W11を共有していることから、選択副制御線W11から非書き込みメモリセルM12におけるメモリトランジスタF12にも高電圧の電荷蓄積メモリゲート電圧が印加されてしまう。そのため、メモリユニット2a内では、一のメモリセルM11にてデータの書き込み動作が繰り返し行われると、データの書き込みを行わない他のメモリセルM12で、従来と同様に、メモリトランジスタF12にて繰り返し生じる電圧差によって、意図しない電荷が電荷蓄積層に蓄積されてゆき、最終的にはディスターブが発生してしまう虞がある。
【００５９】
しかしながら、この書き込みメモリセルM11が配置された一のメモリユニット2aと選択第１制御線DL0を共有する他のメモリユニット2bでは、一のメモリユニット2aにてデータの書き込み動作が繰り返し行われても、切替機構6bによって非選択第２制御線HS1から非選択副制御線W12への電圧印加が遮断されることから、ワード線ROW10,ROW11等の電圧調整を行うだけで、全ての非書き込みメモリセルM21,M22にてディスターブの発生を防止し得る。
【００６０】
従って、本発明の不揮発性半導体記憶装置1bでは、選択第１制御線DL0に沿って一方向に複数のメモリセルM11,M12,M21,M22が配置されているものの、ディスターブが発生してしまう虞があるメモリセルをメモリユニット2a内に留め、他のメモリユニット2b内ではメモリセルM21,M22でのディスターブを防止できるので、その分、従来よりもディスターブの発生確率を低減できる。
【００６１】
因みに、電荷蓄積メモリゲート電圧が印加される選択第２制御線HS0を共有し、かつ非書き込みメモリセルM31,M32だけが配置された非選択切替機構6cには、切替ゲート電圧としてオフ電圧が第１制御線DL1から印加されていることから、選択第２制御線HS0から副制御線W21への電荷蓄積メモリゲート電圧の印加を遮断し得る。かくして、選択第２制御線HS0を共有し、非書き込みメモリセルM31,M32だけが配置されたメモリユニット2cでは、選択第２制御線HS0から非選択副制御線W21に電荷蓄積メモリゲート電圧が印加されることがないので、各非書き込みメモリセルM31,M32においてメモリトランジスタF31,F32に電荷が注入されることもなく、データが書き込まれない状態を維持し得る。
【００６２】
なお、２行２列目のメモリユニット2dでは、非選択第２制御線HS1と接続されていることから、電荷蓄積メモリゲート電圧が副制御線W22に印加されることがなく、非書き込みメモリセルM41,M42にデータが書き込まれることはない。
【００６３】
次に、図１に示した不揮発性半導体記憶装置1aを、より具体的な回路構成とした第１の実施の形態による不揮発性半導体記憶装置と、図１で示した不揮発性半導体記憶装置1bを、より具体的な回路構成とした第２および第３の実施の形態による不揮発性半導体記憶装置とについて、データの書き込み動作、データの読み出し動作、およびデータの消去動作を含めて順に説明する。
【００６４】
（２）第１の実施の形態による不揮発性半導体記憶装置
図３は、第１の実施の形態による不揮発性半導体記憶装置25の回路構成を示し、第１制御線DL0,DL1にメモリゲート電圧が印加され、第２制御線HS0,HS1に切替ゲート電圧が印加され得る。また、この場合、図１に示したスイッチ回路S11,S12,S21,S22,S31,S32,S41,S42として、ＰＮＰのパーポーラ型のスイッチトランジスタST11,ST12,ST21,ST22,ST31,ST32,ST41,ST42が設けられているとともに、図１に示した切替機構6a,6b,6c,6dとして、Ｎ型ＭＯＳトランジスタからなる切替トランジスタ26a,26b,26c,26dが設けられている。
【００６５】
なお、図３に示す不揮発性半導体記憶装置25も図１と同様に、４つのメモリユニット2a,2b,2c,2dが２行２列で行列状に配置された構成を有しており、１列目のメモリユニット2a,2bで一の第１制御線DL0を共有しているとともに、２列目のメモリユニット2c,2dで他の第１制御線DL1を共有し得るように構成されている。
【００６６】
ここで、不揮発性半導体記憶装置25は、Ｎ型のウェルNWに囲まれたＰ型のメモリウェルMPW0と、同じくＮ型のウェルNWに囲まれたＰ型の他のメモリウェルMPW1とが形成されており、これらメモリウェルMPW0,MPW1間に、同じくＮ型のウェルNWに囲まれたＰ型の切替機構形成ウェルPW0が配置されている。この場合、一のメモリウェルMPW0には、１行目に配置された複数のメモリユニット2a,2cが形成され、他のメモリウェルMPW1には、２行目に配置された複数のメモリユニット2b,2dが形成されている。
【００６７】
また、これらメモリウェルMPW0,MPW1間に配置された切替機構形成ウェルPW0には、列方向にて隣り合うメモリユニット2a,2b間の領域に、これらメモリユニット2a,2bの各切替トランジスタ26a,26bが形成されている。さらに、この切替機構形成ウェルPW0には、同じく列方向にて隣り合うメモリユニット2c,2d間の領域に、これらメモリユニット2c,2dの各切替トランジスタ26c,26dが形成されている。これら複数の切替トランジスタ26a,26b,26c,26dが形成された切替機構形成ウェルPW0には、切替機構形成ウェル配線PWL0が接続されており、当該切替機構形成ウェル配線PWL0により所定電圧が印加され得るようになされている。
【００６８】
不揮発性半導体記憶装置25では、１つの切替機構形成ウェルPW0に対して、行列状に隣り合う４つのメモリユニット2a,2b,2c,2dの各切替トランジスタ26a,26b,26c,26dが形成されており、切替機構形成ウェルPW0が余分に分割形成されることを回避し、切替トランジスタ26a,26b,26c,26dの形成面積が最小化されている。なお、図３において、MPW2は、図示しない３行目のメモリユニットが形成されるメモリウェルを示すが、上述したメモリウェルMPW0の説明と重複するため、その説明や図示は省略する。
【００６９】
ここで、メモリウェルMPW0,MPW1に形成された各メモリユニットM11,M12,M21,M22,M31,M32,M41,M42は全て同一構成を有しており、例えば１行１列目のメモリユニット2aは、複数のメモリセルM11,M12を有し、各メモリセルM11,M12が切替トランジスタ26aを介して第１制御線DL0に対し選択的に接続され得るようになされている。
【００７０】
なお、各メモリセルM11,M12,M21,M22,M31,M32,M41,M42は全て同一構成でなることから、そのうち１つのメモリセルM11に着目して以下説明する。メモリセルM11は、電荷蓄積層を有したメモリトランジスタF11のドレインに、スイッチトランジスタST11のベースが接続された構成を有する。スイッチトランジスタST11は、コレクタがメモリウェル配線MPWL0に接続されているとともに、エミッタがビット線CL0に接続されている。
【００７１】
一のメモリウェル配線MPWL0は、行方向に並ぶメモリユニット2a,2cが形成された一のメモリウェルMPW0と、行方向に並ぶメモリユニット2a,2cに形成された各スイッチトランジスタST11,ST12,ST31,ST32のコレクタとに接続されており、一のメモリウェルMPW0と、これら各スイッチトランジスタST11,ST12,ST31,ST32のコレクタとに所定電圧を一律に印加し得るようになされている。
【００７２】
また、他のメモリウェル配線MPWL1は、一のメモリウェル配線MPWL0が接続されたメモリウェルMPW0とは異なる他のメモリウェルMPW1と、この他のメモリウェルMPW1に形成された行方向に並ぶメモリユニット2b,2dの各スイッチトランジスタST21,ST22,ST41,ST42のコレクタとに接続されており、他のメモリウェルMPW1と、これら各スイッチトランジスタST21,ST22,ST41,ST42のコレクタとに所定電圧を一律に印加し得るようになされている。
【００７３】
スイッチトランジスタST11のエミッタに接続されたビット線CL0は、列方向に並ぶ他のメモリセルM12,M21,M22における各スイッチトランジスタST12,ST21,ST22のエミッタにも接続されており、これら列方向に並ぶスイッチトランジスタST11,ST12,ST21,ST22のエミッタに所定電圧を一律に印加し得るようになされている。なお、列方向に並ぶ他のメモリセルM31,M32,M41,M42でも同様に、各スイッチトランジスタST31,ST32,ST41,ST42でビット線CL1を共有しており、当該ビット線CL1からスイッチトランジスタST31,ST32,ST41,ST42のエミッタに所定電圧を一律に印加し得るようになされている。
【００７４】
メモリトランジスタF11のソースに接続されているワード線ROW00は、当該メモリトランジスタF11と同じ行に配置された他のメモリトランジスタF31のソースにも接続されており、行方向に並ぶメモリトランジスタF11,F31に所定電圧を一律に印加し得る。そして、他のメモリトランジスタF12,F32（F21,F41、F22,F42）でも同様に、メモリトランジスタF12,F32（F21,F41、F22,F42）が配置された行単位でワード線ROW01（ROW10、ROW11）が設けられている。これによりワード線ROW01（ROW10、ROW11）は、行方向に並ぶメモリトランジスタF12,F32（F21,F41、F22,F42）にそれぞれ所定電圧を一律に印加し得るようになされている。
【００７５】
これに加えて、メモリユニット2aには、複数のメモリトランジスタF11,F12に対し第１制御線DL0のメモリゲート電圧を一律に印加する接続配線として１つの副制御線W11が設けられているとともに、当該副制御線W11が各メモリトランジスタF11,F12の電荷蓄積層と対向配置されて、各メモリトランジスタF11,F12のゲートとしても設けられている。
【００７６】
このように不揮発性半導体記憶装置25でも、第１制御線DL0,DL1のメモリゲート電圧を切替トランジスタ26a,26b,26c,26dからメモリセルM11,M12,M21,M22,M31,M32,M41,M42に印加する接続配線として各副制御線W11,W12,W21,W22が形成されているとともに、各副制御線W11,W12,W21,W22が、対応するメモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42のゲートとしても配置されていることから、例えば副制御線W11,W12,W21,W22が形成された配線層とは別の領域の配線層に、各メモリトランジスタのゲートをそれぞれ別途形成する場合に比して回路構成を簡易化し得、その分、小型化を図り得る。
【００７７】
なお、このようなメモリユニット2aに設けられた切替トランジスタ26aは、ゲートが第２制御線HS0に接続され、ドレインが第１制御線DL0接続され、ソースが副制御線W11に接続された構成を有する。この第２制御線HS0は、切替トランジスタ26aと同じ行に配置された他の切替トランジスタ26cのゲートにも接続されており、これら複数の切替トランジスタ26a,26cのゲートに所定電圧を一律に印加し得るようになされている。また、他の行に設けた第２制御線HS1も同様に、同じ行に配置された切替トランジスタ26b,26dのゲートに接続されており、これら切替トランジスタ26b,26dのゲートに所定電圧を一律に印加し得るようになされている。
【００７８】
一方、切替トランジスタ26aのドレインに接続された第１制御線DL0は、当該切替トランジスタ26aと同じ列に配置された他の切替トランジスタ26bのドレインにも接続されており、これら切替トランジスタ26a,26bのドレインに所定電圧を一律に印加し得るようになされている。また、他の列に配置された第１制御線DL1も同様に、同じ列に配置された切替トランジスタ26c,26dのドレインに接続されており、これら切替トランジスタ26c,26dのドレインに所定電圧を一律に印加し得るようになされている。
【００７９】
因みに、不揮発性半導体記憶装置25は、メモリウェルMPW0,MPW1,MPW2と切替機構形成ウェルPW0とを取り囲むウェルNWに、ウェル配線NWL1が接続されており、当該ウェル配線NWL1からウェルNWに所定電圧を一律に印加し得るようになされている。なお、不揮発性半導体記憶装置25は、図４に示すように、これらメモリウェルMPW0,MPW1,MPW2と、切替機構形成ウェルPW0とが、Ｎ型のディープウェルDNW上に形成されており、ディープウェルDNWおよびウェルNWによって、メモリウェルMPW0,MPW1,MPW2と切替機構形成ウェルPW0とが電気的に分離されている。次に、以上の構成を有した不揮発性半導体記憶装置25について、データの書き込み動作、データの読み出し動作、およびデータの消去動作について順に説明する。
【００８０】
（２−１）データの書き込み動作
図３は、１行１列目のメモリユニット2a内にある一のメモリセル（書き込みメモリセル）M11にデータを書き込み、当該メモリユニット2a内にある他のメモリセル（非書き込みメモリセル）M12と、その他のメモリユニット2b,2c,2d内の各メモリセル（非書き込みメモリセル）M21,M22,M31,M32,M41,M42とにデータを書き込まないときの各部位の電圧を示している。
【００８１】
この場合、書き込みメモリセルM11が配置された一の第１制御線DL0には、４［V］の電荷蓄積メモリゲート電圧が印加され、非書き込みメモリセルM31,M32,M41,M42だけが配置された他の第１制御線DL1には、０［V］の電荷蓄積阻止メモリゲート電圧が印加され得る。
【００８２】
また、電荷蓄積メモリゲート電圧が印加される第１制御線DL0に接続された切替トランジスタ26a,26bのうち、書き込みメモリセルM11に接続された切替トランジスタ26aには、第２制御線HS0からゲートに、切替ゲート電圧として４＋Ｖｔｈ（Ｖｔｈは、切替トランジスタ26a,26b,26c,26dの閾値電圧を示す）［V］のオン電圧が印加され、さらに、切替機構形成ウェル配線PWL0から切替機構形成ウェルPW0に０［V］が印加され得る。これにより切替トランジスタ26aは、オン動作し、第１制御線DL0と副制御線W11とを電気的に接続させ、第１制御線DL0の電荷蓄積メモリゲート電圧を副制御線W11に印加し得る。
【００８３】
かくして、書き込みメモリセルM11では、第１制御線DL0から切替トランジスタ26aを介して副制御線W11に印加された電荷蓄積メモリゲート電圧が、メモリトランジスタF11のゲートに印加され得る。なお、この際、書き込みメモリセルM11には、切替トランジスタ26aのゲートに印加される切替ゲート電圧よりも、Ｖｔｈ［V］分下がった４［V］の電荷蓄積メモリゲート電圧が、メモリトランジスタF11のゲートに印加され得る。このように切替ゲート電圧を４＋Ｖｔｈ［V］としたのは、切替トランジスタ26aの出力がゲートに印加する切替ゲート電圧に対し、トランジスタの閾値電圧Ｖｔｈ分だけ低下するためで、切替トランジスタ26aからの出力を４[V]にするためには切替ゲート電圧を４＋Ｖｔｈ［V］以上とする必要があるためである。このため、本実施例のデータ書き込み動作においては、切替トランジスタ26aのゲートに印加される切替ゲート電圧を、電荷蓄積メモリゲート電圧よりも高い電圧に選定している。このような問題点を解決する手法については、後述する「（３）第２の実施の形態による不揮発性半導体記憶装置」および「（４）第３の実施の形態による不揮発性半導体記憶装置」にて説明する。
【００８４】
一方、書き込みメモリセルM11のメモリトランジスタF11のソースに接続されたワード線（以下、選択ワード線とも呼ぶ）ROW00には、−３［V］が印加されるとともに、当該書き込みメモリセルM11が設けられたメモリウェルMPW0にも、メモリウェル配線MPWL0を介して−３［V］が印加されている。これにより、書き込みメモリセルM11のメモリトランジスタF11では、メモリウェルMPW0およびソースに印加された電圧（−３［V］）と、ゲートに印加された電荷蓄積メモリゲート電圧（４［V］）との電圧差（７［V］）により、トンネル効果が発生してソース側から電荷蓄積層に電荷が注入され、データが書き込まれた状態となり得る。
【００８５】
なお、メモリウェルMPW0,MPW1および切替機構形成ウェルPW0を取り囲むウェルNWには、第２制御線HS0と同じ４［V］の電圧が印加されているが、当該ウェルNWが内包するメモリウェルMPW0,MPW1、切替機構形成ウェルPW0同士や、または、これらメモリウェルMPW0,MPW1、切替機構形成ウェルPW0と、ディープウェルDNW下層の半導体基板（図示せず）とが電気的に分離されていればよく、その範囲で任意の電圧を印加しても良い。
【００８６】
ここで、−３［V］が印加されるメモリウェル配線MPWL0は、書き込みメモリセルM11を含むメモリユニット2aの各スイッチトランジスタST11,ST12のコレクタにも接続されていることから、これら複数のスイッチトランジスタST11,ST12のコレクタに−３［V］が一律に印加され得る。書き込みメモリセルM11を含むメモリユニット2aでは、メモリトランジスタF11がオン動作し、選択ワード線ROW00の−３[V]がメモリトランジスタF11のドレインに伝わる。これによりスイッチトランジスタST11のベースが−３[V」となり、ビット線CL0はビルトイン電圧分上昇して−２．３[V]となり得る。
【００８７】
なお、この際、書き込みメモリセルM11を含むメモリユニット2a内に配置された非書き込みメモリセルM12には、非選択ワード線ROW01を介してメモリトランジスタF12のソースに０［V］が印加され得る。これにより、書き込みメモリセルM11と同じメモリユニット2a内にある非書き込みメモリセルM12では、第１制御線DL0から切替トランジスタ26aおよび副制御線W11を介してメモリトランジスタF12のゲートに４［V］の電荷蓄積メモリゲート電圧が印加されるものの、メモリトランジスタF12のソースが０［V］であることから電圧差が小さくなり、電荷蓄積層に電荷が注入され難くなっているため、データが書き込まれない状態を維持し得る。またこのとき、非書き込みメモリセルM12のスイッチトランジスタST12のベース電位はメモリトランジスタF12がオンすることで、ワード線RPW01と同電位となり０[V]となる。このためスイッチトランジスタST12はオフ動作となる。
【００８８】
因みに、図５に示すように、書き込みメモリセルM11を含むメモリユニット2aでは、仮に全てのスイッチトランジスタST11,ST12がオン動作していると、非書き込みメモリセルM12に接続された非選択ワード線ROW01から、非書き込みメモリセルM12のメモリトランジスタF12、およびオン動作したスイッチトランジスタST12を介してビット線CL0までが電気的に接続されてしまう。さらに、このビット線CL0は、書き込みメモリセルM11のオン動作したスイッチトランジスタST11からメモリトランジスタF11を介して、書き込みメモリセルM11に接続された選択ワード線ROW00と電気的に接続されてしまう。
【００８９】
その結果、書き込みメモリセルM11では、０［V］が印加された非選択ワード線ROW01とメモリトランジスタF11のドレインが電気的に接続してしまうことから、当該メモリトランジスタF11にてトンネル効果が発生可能な電圧差が得られず、電荷蓄積層に電荷を注入し得ないという不具合が生じる。よって、書き込みメモリセルM11を含むメモリユニット2aでは、少なくとも非書き込みメモリセルM12のスイッチトランジスタST12をオフ動作させる必要がある。
【００９０】
次に、図３に示すように、電荷蓄積メモリゲート電圧が印加される第１制御線DL0に設けられ、かつデータを書き込まないメモリセル（非書き込みメモリセル）M21,M22だけが配置された他のメモリユニット2bについて説明する。この場合、メモリユニット2bでは、切替トランジスタ26bのゲートに接続された第２制御線HS1に０［V］のオフ電圧が印加され得る。これによりメモリユニット2bでは、切替トランジスタ26bがオフ動作し、第１制御線DL0の電荷蓄積メモリゲート電圧が切替トランジスタ26bにて遮断され、副制御線W12に電荷蓄積メモリゲート電圧が印加されない。この場合、副制御線W12の電圧は不定となるが、データの書き込み動作を開始する前に、予め副制御線W11,W12,W21,W22の各電位が、いずれも電荷蓄積阻止メモリゲート電圧である０[V]に選定されているものとする。
【００９１】
この際、非書き込みメモリセルM21,M22には、ワード線ROW10,ROW11を介して各メモリトランジスタF21,F22のソースにも０［V］が印加され得る。また、この際、非書き込みメモリセルM21,M22,M41,M42だけが配置されたメモリウェルMPW1には、メモリウェル配線MPWL1によって０［V］が印加されている。これにより、非書き込みメモリセルM21,M22では、各メモリトランジスタF21,F22にてゲートおよびメモリウェルMPW1間と、ゲートおよびソース間の電圧差が０［V］となり、各メモリトランジスタF21,F22の電荷蓄積層に電荷が注入されることなく、データが書き込まれない状態を維持し得る。なお、この場合も、スイッチトランジスタST21,ST22は、上述の動作からエミッタに接続されたビット線CL0が−２．３[V]となるのに対し、ベース電圧は、ワード線ROW10,ROW11の０[V]に対しメモリトランジスタF21,F22の閾値電圧を差し引いた程度の負の値しか取り得ないためエミッタとベース間で電流を流し得ず、オフ動作されている。
【００９２】
ここで、上述したように、書き込みメモリセルM11が配置されたメモリユニット2aでは、非書き込みメモリセルM12のメモリトランジスタF12にも選択副制御線W11を介して第１制御線DL0の電荷蓄積メモリゲート電圧が印加されてしまうことから、非書き込みメモリセルM12のメモリトランジスタF12でも僅かに電圧差が生じ得る。そのため、書き込みメモリセルM11が配置されたメモリユニット2a内の非書き込みメモリセルM12では、選択副制御線W11を共有する一の書き込みメモリセルM11にてデータの書き込み動作が繰り返し行われ、電荷蓄積メモリゲート電圧が繰り返し印加されると、ディスターブが発生してしまう虞がある。
【００９３】
しかしながら、非書き込みメモリセルM21,M22だけが配置されたメモリユニット2bでは、電荷蓄積メモリゲート電圧が印加された第１制御線DL0に設けられているものの、切替トランジスタ26bによって第１制御線DL0の電荷蓄積メモリゲート電圧が遮断されることから、副制御線W12に電荷蓄積メモリゲート電圧が印加されず、各メモリトランジスタF21,F22での電圧差を格段的に小さくでき、かくして、ディスターブの発生を抑制し得る。
【００９４】
このように、本発明の不揮発性半導体記憶装置25では、複数のメモリセルM11,M12,M21,M22が従来と同様に一方向に配置された構成を有していても、書き込みメモリセルM11を含むメモリユニット2aと第１制御線DL0を共有する他のメモリユニット2bのメモリセルM21,M22でのディスターブの発生については抑制し得ることから、その分、従来よりもディスターブの発生を抑制し得る。
【００９５】
次に、書き込みメモリセルM11とワード線ROW00を共有する非書き込みメモリセルM31が配置された１行２列目のメモリユニット2cについて以下説明する。この場合、１行２列目のメモリユニット2cに配置された切替トランジスタ26cには、書き込みメモリセルM11に接続された切替トランジスタ26aと共有する第２制御線HS0からゲートに４＋Ｖｔｈ［V］のオン電圧が印加され得る。
【００９６】
また、この際、非書き込みメモリセルM31,M32だけを有したメモリユニット2cに配置された切替トランジスタ26cには、第１制御線DL1からドレインに０［V］の電荷蓄積阻止メモリゲート電圧が印加されるとともに、切替機構形成ウェル配線PWL0から切替機構形成ウェルPW0に０［V］が印加され得る。これにより切替トランジスタ26cは、オン動作し、第１制御線DL1と副制御線W21とを電気的に接続させ、第１制御線DL1の電荷蓄積阻止メモリゲート電圧を副制御線W21に印加し得る。
【００９７】
これにより、書き込みメモリセルM11とワード線ROW00を共有する非書き込みメモリセルM31のメモリトランジスタF31では、当該ワード線ROW00からソースに−３［V］が印加され、かつメモリウェルMPW0にも−３［V］が印加されるものの、副制御線W21からゲートに０［V］の電荷蓄積阻止メモリゲート電圧が印加されることから、電圧差が小さくなり、電荷蓄積層に電荷が注入されず、データが書き込まれない状態を維持し得る。
【００９８】
なお、このメモリユニット2cに配置された他の非書き込みメモリセルM32では、ワード線ROW01からメモリトランジスタF32のソースに０［V］が印加され、第１制御線DL1の電荷蓄積阻止メモリゲート電圧がメモリトランジスタF32のゲートに印加され得る。これにより、この非書き込みメモリセルM32のメモリトランジスタF32では、メモリウェルMPW0に−３［V］が印加されるものの、ソースおよびゲートに０［V］が印加されていることから電圧差が小さくなり、電荷蓄積層に電荷が注入されず、データが書き込まれない状態が維持され得る。
【００９９】
なお、電荷蓄積阻止メモリゲート電圧が印加される第１制御線DL1に配置され、かつ、ワード線ROW10,ROW11からメモリトランジスタF41,F42のソースに０［V］が印加される２行２列目のメモリユニット2dでは、第２制御線HS1を介して切替トランジスタ26dのゲートに０［V］のオフ電圧が印加され、当該切替トランジスタ26dがオフ動作される。この際、メモリユニット2dでは、メモリウェルMPW1にも０［V］が印加されていることから、メモリトランジスタF41,F42での電圧差が０［V］となり電荷蓄積層に電荷が注入されず、データが書き込まれない状態を維持し得る。
【０１００】
かくして、不揮発性半導体記憶装置25では、１行１列目のメモリユニット2a内にある他のメモリセルM12や、その他のメモリユニット2b,2c,2d内の各メモリセルM21,M22,M31,M32,M41,M42にデータを書き込まず、１行１列目のメモリユニット2a内にある一のメモリセルM11にだけデータを書き込み得る。
【０１０１】
（２−２）データの読み出し動作
ここで、図３との対応部分に同一符号を付して示す図６は、１行１列目のメモリユニット2a内にある一のメモリセルM11のデータを読み出し、当該メモリユニット2a内の２列目にある他のメモリセルM12と、その他のメモリユニット2b,2c,2d内の各メモリセルM21,M22,M31,M32,M41,M42のデータを読み出さないときの各部位の電圧を示している。
【０１０２】
この場合、不揮発性半導体記憶装置25では、第１制御線DL0,DL1とメモリウェル配線MPWL0,MPWL1とにそれぞれ０［V］の電圧が印加され得る。また、データを読み出すメモリセル（以下、読み出しメモリセルとも呼ぶ）M11には、メモリトランジスタF11のソースに接続されたワード線ROW00に０［V］が印加される。そして、読み出しメモリセルM11のスイッチトランジスタST11のエミッタに接続されたビット線CL0は、データを読み出す前の動作として１．３［V］にプリチャージされる。
【０１０３】
また、この際、各第２制御線HS0,HS1には、１．３［V］のオン電圧が印加され、切替機構形成ウェルPW0には切替機構形成ウェル配線PWL0より０[V]が印加され得る。これにより、各切替トランジスタ26a,26b,26c,26dは、それぞれオン動作し、第１制御線DL0,DL1の０［V］の電圧を、対応する副制御線W11,W12,W21,W22にそれぞれ印加し得るようになされている。かくして、読み出しメモリセルM11では、ソースおよびメモリウェルMPW0にそれぞれ０［V］が印加されているメモリトランジスタF11のゲートに０［V］が印加され得る。
【０１０４】
この際、読み出しメモリセルM11のメモリトランジスタF11に、データが書き込まれている場合には、電荷蓄積層に電荷（電子）が蓄積していることから、メモリトランジスタF11のソースおよびドレイン間に電流が流れず、ビット線CL0に印加されたプリチャージ電圧（１．３［V］）は変動せずにそのまま維持され得る。
【０１０５】
一方、読み出しメモリセルM11のメモリトランジスタF11に、データが書き込まれていない場合には、電荷蓄積層に電荷（電子）が蓄積していないことから、メモリトランジスタF11のソースおよびドレイン間に電流が流れ、ビット線CL0がスイッチトランジスタST11およびメモリトランジスタF11を介して０［V］のワード線ROW00と電気的に接続する。これにより、スイッチトランジスタST11のバイポーラ動作によりビット線CL0に印加されたプリチャージ電圧は、コレクタ電圧である０[V]に向けてディスチャージされ得る。
【０１０６】
かくして、不揮発性半導体記憶装置25では、ビット線CL0のプリチャージ電圧の変動の有無をセンスすることにより、読み出しメモリセルM11のメモリトランジスタF11にデータが書き込まれているか否かを判断し得るようになされている。
【０１０７】
因みに、読み出しメモリセルM11と同じ列にあり、データを読み出さないメモリセル（以下、非読み出しメモリセルとも呼ぶ）M12,M21,M22には、ワード線ROW01,ROW10,ROW11を介してそれぞれメモリトランジスタF12,F21,F22のソースに１．３［V］が印加され得る。これにより、非読み出しメモリセルM12,M21,M22では、仮にビット線CL0がメモリトランジスタF12,F21,F22を介してワード線ROW01,ROW10,ROW11に接続されても、当該ワード線ROW01,ROW10,ROW11の電圧値がビット線CL0の電圧値と同じであるため、当該ビット線CL0の電圧値は変動しない。よって、プリチャージ電圧が印加されるビット線CL0では、他の非読み出しメモリセルM12,M21,M22でのデータの書き込み状態がプリチャージ電圧に影響を与えず、読み出しメモリセルM11のメモリトランジスタF11にデータが書き込まれているか否かを、当該プリチャージ電圧の変動により判断し得る。なお、非読み出しメモリセルM31,M32,M41,M42だけが配置されたビット線CL1には、プリチャージ電圧が印加されることなく、各非読み出しメモリセルM31,M32,M41,M42のデータの書き込み状態の有無が判断されない。
【０１０８】
（２−３）データの消去動作
ここで、図３との対応部分に同一符号を付して示す図７は、一のメモリウェルMPW0に形成された全てのメモリセルM11,M12,M31,M32についてデータを一括消去し、残りの他のメモリウェルMPW1に形成されたメモリセルM21,M22,M41,M42のデータについてはそのまま維持させるときの各部位の電圧を示している。この場合、データを消去するメモリセル（以下、消去メモリセルとも呼ぶ）M11,M12,M31,M32を含むメモリユニット2a,2cには、第１制御線DL0,DL1から各切替トランジスタ26a,26cのソースに−３［V］の消去電圧が印加され得る。
【０１０９】
また、消去メモリセルM11,M12,M31,M32が接続された切替トランジスタ26a,26cには、共有する第２制御線HS0からゲートに０［V］の電圧が一律に印加され、また、ウェル配線PWL0を介して切替機構形成ウェルPW0に、消去電圧と同じ−３［V］の電圧が印加され得る。これにより切替トランジスタ26a,26cは、オン動作し、第１制御線DL0,DL1の消去電圧が、対応する副制御線W11,W21に印加され、当該副制御線W11,W21によって各メモリトランジスタF11,F12,F31,F32のゲートに消去電圧を印加し得る。
【０１１０】
この際、消去メモリセルM11,M12,M31,M32に配置された各ワード線ROW00,ROW01には、４［V］の電圧が印加されるとともに、これら消去メモリセルM11,M12,M31,M32が形成されたメモリウェルMPW0にも、メモリウェル配線MPWL0を介して同じく４［V］の電圧が印加される。これにより、消去メモリセルM11,M12,M31,M32に配置された各メモリトランジスタF11,F12,F31,F32では、第１制御線DL0,DL1の−３［V］の消去電圧が切替トランジスタ26a,26cを介して副制御線W11,W21からゲートに印加され、かつ、ソースおよびメモリウェルMPW0に４［V］の電圧が印加されることにより、大きな電圧差が生じ、トンネル効果によって電荷蓄積層内から電荷が引き抜かれて、データが消去された状態となり得る。
【０１１１】
一方、データを消去しないメモリセル（以下、非消去メモリセルとも呼ぶ）M21,M22,M41,M42に配置された切替トランジスタ26b,26dには、共有する第２制御線HS1からゲートに−３［V］のオフ電圧が印加され得る。これにより切替トランジスタ26b,26dは、第１制御線DL0,DL1からソースに−３［V］の消去電圧が印加されるものの、ゲートに印加されるオフ電圧によってオフ動作し、第１制御線DL0,DL1から対応する副制御線W12,W22への消去電圧の印加を遮断し得る。
【０１１２】
また、非消去メモリセルM21,M22,M41,M42では、ワード線ROW10,ROW11を介して各メモリトランジスタF21,F22,F41,F42のソースに０［V］の電圧が印加されるとともに、メモリウェル配線MPWL1を介してメモリウェルMPW1にも０［V］の電圧が印加され得る。これにより、非消去メモリセルM21,M22,M41,M42の各メモリトランジスタF21,F22,F41,F42では、ゲートおよびソース間の電圧差や、ゲートおよびメモリウェルMPW1間の電圧差が小さくなり、電荷蓄積層内の電荷の蓄積状態が維持され、データを消去せずにそのままの状態を維持し得る。
【０１１３】
ここで、非消去メモリセルM21,M22,M41,M42では、切替トランジスタ26b,26dがオフ動作し、当該切替トランジスタ26b,26dによって第１制御線DL0,DL1から対応する副制御線W12,W22への消去電圧の印加が遮断されていることから、当該副制御線W12,W22から各メモリトランジスタF21,F22,F41,F42のゲートへ消去電圧が印加されることなく、ワード線ROW10,ROW11やメモリウェルMPW1の電圧を合わせることでメモリトランジスタF21,F22,F41,F42にてディスターブの発生を抑制し得る。
【０１１４】
（２−４）動作および効果
以上の構成において、不揮発性半導体記憶装置25では、データの書き込み動作時、書き込みメモリセルM11に配置された第１制御線DL0に、電荷蓄積層に電荷を注入可能な電荷蓄積メモリゲート電圧を印加する。この際、不揮発性半導体記憶装置25では、第２制御線HS0からの切替ゲート電圧によって、第１制御線DL0に設けた複数の切替トランジスタ26a,26bのうち、書き込みメモリセルM11が配置された切替トランジスタ26aだけをオン動作させることにより、当該切替トランジスタ26aに接続された副制御線W11にのみ電荷蓄積メモリゲート電圧を印加する。
【０１１５】
また、この際、不揮発性半導体記憶装置25では、他の第２制御線HS1からの切替ゲート電圧によって、他の非書き込みメモリセルM21,M22のみが配置された切替トランジスタ26bをオフ動作させることにより、当該切替トランジスタ26bに接続された副制御線W12への電荷蓄積メモリゲート電圧の印加を禁止する。
【０１１６】
これにより、不揮発性半導体記憶装置25では、一のメモリユニット2aにてデータの書き込み動作が繰り返し行われても、切替トランジスタ26bによって第１制御線DL0の電荷蓄積メモリゲート電圧が他の副制御線W12に印加されることがないため、当該副制御線W12に設けた非書き込みメモリセルM21,M22にて当該電荷蓄積メモリゲート電圧を考慮せずにディスターブが発生し難い電圧値を調整し得、その分、非書き込みメモリセルM21,M22におけるディスターブの発生を防止し得る。
【０１１７】
このように、本発明の不揮発性半導体記憶装置25では、第１制御線DL0に沿って一方向に複数のメモリセルM11,M12,M21,M22を配置できるとともに、ディスターブの発生をメモリユニット2a,2b単位で抑制でき、その分、従来よりもディスターブの発生確率を低減できる。
【０１１８】
また、本発明の不揮発性半導体記憶装置25では、例えば副制御線W11がメモリトランジスタF11,F12と第１制御線DL0とを繋げる接続配線として設けられているだけでなく、副制御線W11が各メモリトランジスタF11,F12の電荷蓄積層に対してそのまま対向配置され、当該メモリトランジスタF11,F12のゲートとしても設けられている。
【０１１９】
これにより、不揮発性半導体記憶装置25では、例えば各メモリトランジスタF11,F12および切替トランジスタ26aを繋げる接続配線となる副制御線W11と、当該メモリトランジスタF11,F12の各ゲートとが１つの配線層に形成できることから、各メモリトランジスタF11,F12のゲートと副制御線W11とをそれぞれ別の配線層に形成する場合に比して回路構成を簡易化でき、その分、小型化を図り得る。
【０１２０】
また、この不揮発性半導体記憶装置25では、データの読み出し動作時にプリチャージ電圧が印加されるビット線CL0,CL1が、第１制御線DL0,DL1に沿って並ぶ複数のメモリセルM11,M12,M21,M22の各スイッチトランジスタST11,ST12,ST21,ST22に直接接続され、階層化されていない。さらに、不揮発性半導体記憶装置25では、データの読み出し動作において、各切替トランジスタ26a,26b,26c,26dに対して、対応するメモリセル列を選択させるようなアドレス選択性を持たせる必要がなく、切替トランジスタ26a,26b,26c,26dを全て同じ動作条件で一律にオン動作しており、各切替トランジスタ26a,26b,26c,26dと、対応する副制御線W11,W12,W21,W22との電気的な接続状態が同じ接続状態になっている。
【０１２１】
そして、不揮発性半導体記憶装置25では、データの読み出し動作時、各切替トランジスタ26a,26b,26c,26dから、対応する副制御線W11,W12,W21,W22に供給する電圧が０[V]のため、実質的にメモリトランジスタF11等で充放電も行われず、データの読み出し時間に切替トランジスタ26a,26b,26c,26dのスイッチング動作が影響を与えることはない。このように切替トランジスタ26a,26b,26c,26dは、それぞれ対応するメモリセル列を階層化し、データの書き込み動作時におけるディスターブの発生確率を低減できるという特徴を有しながら、その階層構造がデータの読み出し動作に全く影響を与えず、切替トランジスタ26a,26b,26c,26dが無い場合と同等のデータ読み出し特性を実現し得る。
【０１２２】
さらに、切替トランジスタ26a,26b,26c,26dは、データの読み出し動作において、メモリセル列の選択的なオンオフ動作を行わないため、データの読み出しサイクル毎に読み出すメモリセル列のアドレスを切り替えても、それにともなうオンオフ動作が必要ない。このためデータの読み出しサイクル毎にメモリトランジスタF11等で充放電動作を行わないため、切替トランジスタ26a,26b,26c,26dの素子性能が読み出し速度に影響を与えることがない。かくして、切替トランジスタ26a,26b,26c,26dにおける動作に高速性が必要とされず、切替トランジスタ26a,26b,26c,26d自身のサイズおよびその制御回路規模を小さく構成し得る。
【０１２３】
さらに、この不揮発性半導体記憶装置25では、切替機構として、メモリセルM11,M12,M21,M22,M31,M32,M41,M42のメモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42と同じ導電型のＭＯＳ構造でなる切替トランジスタ26a,26b,26c,26dが設けられていることから、データの読み出し動作を単一電源で行うことができ、回路構成を簡素化できる。
【０１２４】
以上の構成によれば、第１制御線DL0からの電圧をメモリゲート電圧として切替トランジスタ26aを介して副制御線W11に印加しつつ、他の切替トランジスタ26bによって対応する副制御線W12への電圧印加を遮断できることから、第１制御線DL0に沿って一方向に複数のメモリセルM11,M12,M21,M22を配置させつつも、当該切替トランジスタ26bによってメモリゲート電圧が印加されるメモリセルM21,M22を減らすことができ、その分、ディスターブの発生を抑制し得る。また、第１制御線DL0からメモリゲート電圧が印加される副制御線W11をそのままメモリトランジスタF11,F12のゲートとして流用し、１つの配線層に副制御線W11とゲートとを形成したことで、副制御線W11とゲートとを別の配線層にそれぞれ形成する場合に比して小型化を図り得る。
【０１２５】
（３）第２の実施の形態による不揮発性半導体記憶装置
図３との対応部分に同一符号を付して示す図８において、31は第２の実施の形態による不揮発性半導体記憶装置を示し、上述した第１の実施の形態による不揮発性半導体記憶装置25とは異なり、第１制御線DL0,DL1に切替ゲート電圧が印加され、第２制御線HS0,HS1にメモリゲート電圧が印加され得る。また、この不揮発性半導体記憶装置31は、第２制御線HS0（HS1）が第１メモリゲート線HS0a（HS1a）および第２メモリゲート線HS0b（HS1b）とから構成されており、これら第１メモリゲート線HS0a（HS1a）および第２メモリゲート線HS0b（HS1b）が行方向に並ぶ切替機構36a,36c（36b,36d）に接続されている。
【０１２６】
さらに、切替機構36a,36b,36d,36dは、ＣＭＯＳ(Complementary MOS)構造からなり、全て同一構成を有している。例えば、切替機構36aは、Ｐ型ＭＯＳトランジスタ37の一端と、Ｎ型ＭＯＳトランジスタ38の一端とが接続され、これらＰ型ＭＯＳトランジスタ37とＮ型ＭＯＳトランジスタ38とが直列接続された構成を有する。
【０１２７】
この場合、行方向に並ぶ切替機構36a,36cは、対でなる第１メモリゲート線HS0aおよび第２メモリゲート線HS0bを共有しており、これら第１メモリゲート線HS0aおよび第２メモリゲート線HS0bによって所定電圧が一律に印加され得る。また、行方向に並ぶ他の切替機構36b,36dでも、対でなる他の第１メモリゲート線HS1aおよび第２メモリゲート線HS1bを共有しており、これら第１メモリゲート線HS1aおよび第２メモリゲート線HS1bによって所定電圧が一律に印加され得る。
【０１２８】
一方、列方向に並ぶ切替機構36a,36bでは、第１制御線DL0を共有しており、当該第１制御線DL0によって所定電圧が一律に印加され得る。また、列方向に並ぶ他の切替機構36c,36dでも、他の第１制御線DL1を共有しており、当該第１制御線DL1によって所定電圧が一律に印加され得る。
【０１２９】
この場合、切替機構36aは、Ｐ型ＭＯＳトランジスタ37の他端が第１メモリゲート線HS0aに接続されているとともに、Ｎ型ＭＯＳトランジスタ38の他端が第２メモリゲート線HS0bに接続されている。また、切替機構36aは、Ｐ型ＭＯＳトランジスタ37のゲートと、Ｎ型ＭＯＳトランジスタ38のゲートとが第１制御線DL0に接続されており、第１制御線DL0から、これらＰ型ＭＯＳトランジスタ37およびＮ型ＭＯＳトランジスタ38の各ゲートに所定電圧が一律に印加され得る。
【０１３０】
かかる構成に加えて、切替機構36aには、Ｐ型ＭＯＳトランジスタ37の一端と、Ｎ型ＭＯＳトランジスタ38の一端とに副制御線W11が接続されており、Ｐ型ＭＯＳトランジスタ37またはＮ型ＭＯＳトランジスタ38のいずれか一方がオン動作することで、第１メモリゲート線HS0aまたは第２メモリゲート線HS0bのいずれかのメモリゲート電圧を副制御線W11に印加し得る。
【０１３１】
ここで、切替機構36a,36b,36c,36dに設けた各Ｐ型ＭＯＳトランジスタ37は、Ｐ型のメモリウェルMPW0と、Ｐ型の切替機構形成ウェルPW0とを分離しているＮ型のウェルNWに形成されており、Ｐ型ＭＯＳトランジスタ37のあるウェルNWにウェル配線NWLを介して所定電圧が印加され得る。一方、切替機構36a,36b,36c,36dに設けたＮ型ＭＯＳトランジスタ38は、切替機構形成ウェルPW0に形成されている。この場合、切替機構形成ウェルPW0には、行列状に隣り合う４つの切替機構36a,36b,36c,36dの各Ｎ型ＭＯＳトランジスタ38が形成され、周辺のウェルNWに、当該Ｎ型ＭＯＳトランジスタ38と隣接するようにして、各切替機構36a,36b,36c,36dの対応するＰ型ＭＯＳトランジスタ37が形成されている。そして、これら複数のＮ型ＭＯＳトランジスタ38が形成されている切替機構形成ウェルPW0には、切替機構形成ウェル配線PWL0によって所定電圧が一律に印加され得る。
【０１３２】
これに加えて、この不揮発性半導体記憶装置31でも、上述した第１の実施の形態と同様に、各副制御線W11,W12,W21,W22が、メモリセルM11,M12,M21,M22,M31,M32,M41,M42に第２制御線HS0,HS1のメモリゲート電圧を印加する接続配線として形成されているとともに、各副制御線W11,W12,W21,W22が対応するメモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42の電荷蓄積層にそのまま対向配置され、各メモリトランジスタF11,F12,F21,F2,F31,F32,F41,F42のゲートとしても設けられている。これにより不揮発性半導体記憶装置31でも、例えば各メモリトランジスタF11,F12と切替機構36aとを繋ぐ接続配線となる副制御線W11と、各メモリトランジスタF11,F12のゲートとを別の領域の配線層にそれぞれ別途形成する場合に比して回路構成を簡易化し得、その分、小型化を図り得る。
【０１３３】
なお、図４との対応部分に同一符号を付して示す図９のように、この不揮発性半導体記憶装置31でも、これらメモリウェルMPW0,MPW1,MPW2と、切替機構形成ウェルPW0とが、Ｎ型のディープウェルDNW上に形成されており、ディープウェルDNWおよびウェルNWによって、メモリウェルMPW0,MPW1,MPW2と切替機構形成ウェルPW0とが電気的に分離されている。次に、このような構成を有する不揮発性半導体記憶装置31について、データの書き込み動作、データの読み出し動作、およびデータの消去動作について順に説明する。
【０１３４】
（３−１）データの書き込み動作
図８は、１行１列目のメモリユニット2a内にある一のメモリセルM11にデータを書き込み、当該メモリユニット2a内にある他のメモリセルM12と、その他のメモリユニット2b,2c,2d内の各メモリセルM21,M22,M31,M32,M41,M42とにデータを書き込まないときの各部位の電圧を示している。この場合、書き込みメモリセルM11が配置された第２制御線HS0には、第１メモリゲート線HS0aに４［V］の電荷蓄積メモリゲート電圧が印加され、第２メモリゲート線HS0bに０［V］の電荷蓄積阻止メモリゲート電圧が印加され得る。
【０１３５】
また、書き込みメモリセルM11が配置された切替機構36aには、第１制御線DL0を介して切替ゲート電圧として０［V］のＰ型ＭＯＳトランジスタ37のオン電圧が印加され、Ｐ型ＭＯＳトランジスタ37およびＮ型ＭＯＳトランジスタ38の各ゲートに当該オン電圧が印加され得る。これにより、切替機構36aでは、第１メモリゲート線HS0aおよび第１制御線DL0の電圧差によりＰ型ＭＯＳトランジスタ37がオン動作するとともに、第２メモリゲート線HS0bおよび第１制御線DL0の電圧差によりＮ型ＭＯＳトランジスタ38がオフ動作し得る。
【０１３６】
その結果、切替機構36aは、第１メモリゲート線HS0aに印加されている４［V］の電荷蓄積メモリゲート電圧を、当該Ｐ型ＭＯＳトランジスタ37を介して対応する副制御線W11に印加し得る。なお、この際、切替機構36aのＮ型ＭＯＳトランジスタ38は、オフ動作していることから、第２メモリゲート線HS0bから副制御線W11への電圧印加を遮断し得る。
【０１３７】
書き込みメモリセルM11では、第２制御線HS0の第１メモリゲート線HS0aから切替機構36aを介して副制御線W11に印加された電荷蓄積メモリゲート電圧が、メモリトランジスタF11のゲートに印加され得る。この場合、第２の実施の形態による不揮発性半導体記憶装置31では、第１メモリゲート線HS0aにおける４［V］の電荷蓄積メモリゲート電圧が切替機構36aを通過するとき、電圧値が低減することなく、４［V］の電荷蓄積メモリゲート電圧のまま副制御線W11に印加し得る。
【０１３８】
上述した図３に示した第１の実施の形態による不揮発性半導体記憶装置25では、切替トランジスタ26aで低減するＶｔｈ［V］分だけ切替ゲート電圧を上昇させる必要があったが、この第２の実施の形態による不揮発性半導体記憶装置31では、第１の実施の形態による不揮発性半導体記憶装置25とは異なり、データの書き込み動作時に第１制御線DL0から切替機構26aに印加する切替ゲート電圧を、第２制御線HS0の電荷蓄積メモリゲート電圧以上の電圧値に選定する必要がない。
【０１３９】
この際、書き込みメモリセルM11のメモリトランジスタF11のソースに接続されたワード線（選択ワード線）ROW00には、−３［V］が印加されており、また、当該書き込みメモリセルM11が設けられたメモリウェルMPW0にも、メモリウェル配線MPWL0を介して−３［V］が印加されている。これにより、書き込みメモリセルM11のメモリトランジスタF11では、メモリウェルMPW0およびソースに印加された電圧（−３［V］）と、ゲートに印加された電荷蓄積メモリゲート電圧（４［V］）との電圧差（７［V］）により、トンネル効果が発生してソース側から電荷蓄積層に電荷が注入され、データが書き込まれた状態となり得る。
【０１４０】
なお、メモリウェルMPW0,MPW1および切替機構形成ウェルPW0を取り囲み、かつ切替機構36a,36b,36c,36dの各Ｐ型ＭＯＳトランジスタ37が形成されたウェルNWには、第２メモリゲート線HS0aの電荷蓄積メモリゲート電圧に合わせて４［V］の電圧が印加され得る。
【０１４１】
ここで、−３［V］が印加されるメモリウェル配線MPWL0は、書き込みメモリセルM11を含むメモリユニット2aの各スイッチトランジスタST11,ST12のコレクタにも接続されていることから、これら複数のスイッチトランジスタST11,ST12のコレクタにも−３［V］が一律に印加され得る。書き込みメモリセルM11を含むメモリユニット2aでは、メモリトランジスタF11がオン動作し、選択ワード線ROW00の−３[V]がドレインに伝わる。これによりスイッチトランジスタST11のベースが−３[V]となり、ビット線CL0はビルトイン電圧分上昇して−２．３[V]となり得る。
【０１４２】
なお、この際、書き込みメモリセルM11を含むメモリユニット2aにおいて、データを書き込まない他のメモリセル（非書き込みメモリセル）M12では、メモリトランジスタF12のソースに接続された非選択ワード線ROW01に０［V］が印加されている。これにより、書き込みメモリセルM11と同じメモリユニット2a内にある他の非書き込みメモリセルM12では、第１メモリゲート線HS0aから切替機構36aおよび副制御線W11を介してメモリトランジスタF12のゲートに４［V］の電荷蓄積メモリゲート電圧が印加されるものの、メモリトランジスタF12のソースが０［V］であることから電圧差が小さくなり、電荷蓄積層に電荷が注入され難くなるため、データが書き込まれない状態を維持し得る。
【０１４３】
次に、書き込みメモリセルM11を含むメモリユニット2aと第１制御線DL0を共有するメモリユニット2bについて以下説明する。この場合、メモリユニット2bには、書き込みメモリセルM11を含むメモリユニット2aと共有している第１制御線DL0から切替機構36bに０［V］のＰＭＯＳのオン電圧が印加され得る。この際、データを書き込まない非書き込みメモリセルM21,M22,M41,M42だけが配置された他の第２制御線HS1には、第１メモリゲート線HS1aおよび第２メモリゲート線HS1bにそれぞれ０［V］の電荷蓄積阻止メモリゲート電圧が印加され得る。この場合、副制御線W12の電圧は不定となるが、データの書き込み動作を開始する前に、予め副制御線W11,W12,W21,W22の各電位が、いずれも電荷蓄積阻止メモリゲート電圧である０[V]に選定されているものとする。
【０１４４】
これにより、この第２制御線HS1に接続された切替機構36bでは、Ｐ型ＭＯＳトランジスタ37のゲートに第１制御線DL0を介して０［V］のオン電圧が印加されるものの、当該Ｐ型ＭＯＳトランジスタ37の他端に第１メモリゲート線HS1aを介して０［V］が印加されることから、当該Ｐ型ＭＯＳトランジスタ37がオフ動作し得る。また、この際、切替機構36bのＮ型ＭＯＳトランジスタ38も、第１制御線DL0からゲートに０［V］のＮＭＯＳのオフ電圧が印加されるとともに、第２メモリゲート線HS1bから他端に０［V］が印加されることからオフ動作し得る。これにより切替機構36bに接続された副制御線W12では、当該切替機構36bからの電圧印加が遮断され得る。
【０１４５】
さらに、非書き込みメモリセルM21,M22には、ワード線ROW10,ROW11を介して各メモリトランジスタF21,F22のソースに０［V］が印加され、非書き込みメモリセルM21,M22,M41,M42だけが配置された他のメモリウェルMPW1にも、メモリウェル配線MPWL1によって０［V］が印加される。これにより、非書き込みメモリセルM21,M22では、各メモリトランジスタF21,F22にてゲートおよびメモリウェルMPW1間と、ゲートおよびソース間の電圧差が０［V］となり、各メモリトランジスタF21,F22の電荷蓄積層に電荷が注入されることなく、データが書き込まれない状態を維持し得る。なお、この場合も、上述と同様に、スイッチトランジスタST21,ST22は、上述の動作からエミッタに接続されたビット線CL0が−２．３[V]となるのに対し、ベース電圧は、ワード線ROW10,ROW11の０[V]に対しメモリトランジスタF21,F22の閾値電圧を差し引いた程度の負の値しか取り得ないためエミッタとベース間で電流を流し得ず、オフ動作されている。
【０１４６】
ここで、上述したように、書き込みメモリセルM11が配置されたメモリユニット2a内では、他の非書き込みメモリセルM12のメモリトランジスタF12にも切替機構36aを介して第２制御線HS0（第１メモリゲート線HS0a）の電荷蓄積メモリゲート電圧が印加されてしまうことから、非書き込みメモリセルM12のメモリトランジスタF12でも僅かに電圧差が生じ得る。そのため、書き込みメモリセルM11が配置されたメモリユニット2a内の非書き込みメモリセルM12では、副制御線W11を共有する一の書き込みメモリセルM11にてデータの書き込み動作が繰り返し行われ、電荷蓄積メモリゲート電圧が副制御線W11に繰り返し印加されると、ディスターブが発生してしまう虞がある。
【０１４７】
しかしながら、非書き込みメモリセルM21,M22だけが配置されたメモリユニット2bでは、書き込みメモリセルM11を含むメモリユニット2aと同じ第１制御線DL0に沿って配置されているものの、書き込みメモリセルM11に印加される電荷蓄積メモリゲート電圧が各非書き込みメモリセルM21,M22に印加されることがないため、各メモリトランジスタF21,F22での電圧差を格段的に小さくでき、かくして、ディスターブの発生を抑制し得る。
【０１４８】
このように、本発明の不揮発性半導体記憶装置31では、複数のメモリセルM11,M12,M21,M22が従来と同様に一方向に配置された構成を有していても、書き込みメモリセルM11を含むメモリユニット2aと第１制御線DL0を共有する他のメモリユニット2bのメモリセルM21,M22でのディスターブの発生については抑制し得ることから、その分、従来よりもディスターブの発生を抑制し得る。
【０１４９】
次に、書き込みメモリセルM11を含むメモリユニット2aと第２制御線HS0を共有する、非書き込みメモリセルM31,M32のみが配置された１行２列目のメモリユニット2cについて以下説明する。この場合、不揮発性半導体記憶装置31では、書き込みメモリセルM11が配置された切替機構36aと、非書き込みメモリセルM31,M32のみが配置された切替機構36cとで第２制御線HS0を共有していることから、第１メモリゲート線HS0aから切替機構36cのＰ型ＭＯＳトランジスタ37の他端に４［V］の電圧が印加され、第２メモリゲート線HS0bから切替機構36cのＮ型ＭＯＳトランジスタ38の他端に０［V］の電圧が印加され得る。
【０１５０】
また、この際、非書き込みメモリセルM31,M32,M41,M42だけが配置された他の第１制御線DL1には、切替ゲート電圧として４［V］の電圧が印加され得る。これにより、電荷蓄積メモリゲート電圧が印加される第２制御線HS0を共有する他の列の切替機構36cでは、Ｐ型ＭＯＳトランジスタ37およびＮ型ＭＯＳトランジスタ38の各ゲートに第１制御線DL1から４［V］の電圧が印加され得る。
【０１５１】
その結果、切替機構36cのＰ型ＭＯＳトランジスタ37は、第１メモリゲート線HS0aと第１制御線DL1との電圧差によりオフ動作し、当該第１メモリゲート線HS0aから副制御線W21への電荷蓄積メモリゲート電圧の印加を遮断し得る。一方、切替機構36cにおいてＰ型ＭＯＳトランジスタ37と対をなすＮ型ＭＯＳトランジスタ38は、第２メモリゲート線HS0bと第１制御線DL1との電圧差によりオン動作し、第２メモリゲート線HS0bの電荷蓄積阻止メモリゲート電圧を、副制御線W21に印加し得る。
【０１５２】
これにより、書き込みメモリセルM11とワード線ROW00を共有する非書き込みメモリセルM31では、メモリトランジスタF31のソースに当該ワード線ROW00から−３［V］が印加され、メモリウェルMPW0にも−３［V］が印加されるものの、副制御線W21からゲートに０［V］の電荷蓄積阻止メモリゲート電圧が印加されることから、電圧差が小さくなり、電荷蓄積層に電荷が注入されず、データが書き込まれない状態を維持し得る。
【０１５３】
なお、このメモリユニット2cに配置された他の非書き込みメモリセルM32では、ワード線ROW01を介してメモリトランジスタF32のソースに０［V］が印加され、副制御線W21からメモリトランジスタF32のゲートに電荷蓄積阻止メモリゲート電圧が印加され得る。これにより、この非書き込みメモリセルM32のメモリトランジスタF32では、メモリウェルMPW0にも−３［V］が印加されるものの、ソースおよびゲートに０［V］が印加されていることから電圧差が小さくなり、電荷蓄積層に電荷が注入されず、データが書き込まれない状態が維持され得る。
【０１５４】
なお、２行２列目のメモリユニット2dでは、切替機構36dのＰ型ＭＯＳトランジスタ37およびＮ型ＭＯＳトランジスタ38の各ゲートに切替ゲート電圧として４［V］の電圧が第１制御線DL1を介して印加され得る。また、切替機構36dには、Ｐ型ＭＯＳトランジスタ37の他端に第１メモリゲート線HS1aを介して０［V］が印加されるとともに、Ｎ型ＭＯＳトランジスタ38の他端に第２メモリゲート線HS1bを介して０［V］が印加され得る。
【０１５５】
これにより切替機構36dは、第１制御線DL1および第１メモリゲート線HS1aの電圧差によりＰ型ＭＯＳトランジスタ37がオフ動作して第１メモリゲート線HS1aの副制御線W22への電圧印加を遮断し得る。一方、切替機構36dのＮ型ＭＯＳトランジスタ38は、第１制御線DL1および第２メモリゲート線HS1bの電圧差によりオン動作し、第２メモリゲート線HS1bと副制御線W22とを電気的に接続させ、当該副制御線W22を０［V］とし得る。また、この際、メモリユニット2dでは、ワード線ROW10,ROW11の０［V］の電圧が各メモリトランジスタF41,F42のソースに印加され、メモリウェルMPW1にも０［V］が印加されている。
【０１５６】
これにより、メモリユニット2dに配置された各メモリトランジスタF41,F42では、メモリウェルMPW1およびゲート間や、ソースおよびゲート間で電圧差が生じることがないため、電荷蓄積層に電荷が注入されず、データが書き込まれない状態を維持し得る。
【０１５７】
かくして、不揮発性半導体記憶装置31では、１行１列目のメモリユニット2a内にある他のメモリセルM12と、その他のメモリユニット2b,2c,2d内の各メモリセルM21,M22,M31,M32,M41,M42とにデータを書き込まず、１行１列目のメモリユニット2a内にある一のメモリセルM11にだけデータを書き込み得る。
【０１５８】
（３−２）データの読み出し動作
図８との対応部分に同一符号を付して示す図１０は、不揮発性半導体記憶装置31において、１行１列目のメモリユニット2a内にある一のメモリセルM11のデータを読み出し、当該メモリユニット2a内の他のメモリセルM12と、その他のメモリユニット2b,2c,2d内の各メモリセルM21,M22,M31,M32,M41,M42のデータを読み出さないときの各部位の電圧を示している。
【０１５９】
この場合、不揮発性半導体記憶装置31では、第１制御線DL0,DL1にそれぞれ１．３［V］の電圧が印加されるとともに、全てのメモリウェル配線MPWL0,MPWL1,MPWL2およびウェル配線PWL0とにそれぞれ０［V］の電圧が印加され得る。また、データを読み出すメモリセル（読み出しメモリセル）M11には、メモリトランジスタF11のソースに接続されたワード線ROW00に０［V］が印加される。そして、読み出しメモリセルM11のスイッチトランジスタST11のエミッタに接続されたビット線CL0は、データを読み出す前の動作として１．３［V］にプリチャージされる。
【０１６０】
また、この際、第２制御線HS0（HS1）には、第１メモリゲート線HS0a（HS1a）に１．３［V］の電圧が印加されるとともに、第２メモリゲート線HS0b（HS1b）に０［V］の電圧が印加され得る。これにより、各切替機構36a,36b,36c,36dは、Ｐ型ＭＯＳトランジスタ37がオフ動作して第１メモリゲート線HS0a,HS1aから、対応する副制御線W11,W12,W21,W22への１．３［V］の電圧印加を遮断するとともに、Ｎ型ＭＯＳトランジスタ38をオン動作させて第２メモリゲート線HS0b,HS1bの０［V］を、対応する副制御線W11,W12,W21,W22にそれぞれ印加し得るようになされている。
【０１６１】
これにより、読み出しメモリセルM11では、ソースおよびメモリウェルMPW0にそれぞれ０［V］が印加されているメモリトランジスタF11のゲートにも０［V］が印加され得る。この際、読み出しメモリセルM11のメモリトランジスタF11に、データが書き込まれている場合には、電荷蓄積層に電荷（電子）が蓄積していることから、メモリトランジスタF11のソースおよびドレイン間に電流が流れず、ビット線CL0に印加されたプリチャージ電圧（１．３［V］）は変動せずにそのまま維持され得る。
【０１６２】
一方、読み出しメモリセルM11のメモリトランジスタF11に、データが書き込まれていない場合には、電荷蓄積層に電荷（電子）が蓄積していないことから、メモリトランジスタF11のソースおよびドレイン間に電流が流れ、ビット線CL0がスイッチトランジスタST11およびメモリトランジスタF11を介して０［V］のワード線ROW00と電気的に接続する。これにより、スイッチトランジスタST11のバイポーラ動作によりビット線CL0に印加されたプリチャージ電圧は、コレクタ電圧である0[V]に向けてディスチャージされ得る。
【０１６３】
かくして、不揮発性半導体記憶装置31でも、ビット線CL0のプリチャージ電圧の変動の有無をセンスすることにより、読み出しメモリセルM11のメモリトランジスタF11にデータが書き込まれているか否かを判断し得る。
【０１６４】
因みに、読み出しメモリセルM11と同じ列にあり、データを読み出さないメモリセル（非読み出しメモリセル）M12,M21,M22には、ワード線ROW01,ROW10,ROW11を介してそれぞれメモリトランジスタF12,F21,F22のソースに１．３［V］が印加され得る。これにより、非読み出しメモリセルM12,M21,M22では、仮にビット線CL0がメモリトランジスタF12,F21,F22を介してワード線ROW01,ROW10,ROW11に接続されても、当該ワード線ROW01,ROW10,ROW11の電圧値がビット線CL0の電圧値と同じであるため、バイポーラ型の各スイッチトランジスタST12,ST21.ST22はオフ動作となり当該ビット線CL0の電圧値は変動しない。よって、プリチャージ電圧が印加されるビット線CL0では、他の非読み出しメモリセルM12,M21,M22でのデータの書き込み状態がプリチャージ電圧に影響を与えず、読み出しメモリセルM11のメモリトランジスタF11にデータが書き込まれているか否かを、当該プリチャージ電圧の変動により判断し得る。なお、非読み出しメモリセルM31,M32,M41,M42だけが配置されたビット線CL1には、プリチャージ電圧が印加されることなく、各非読み出しメモリセルM31,M32,M41,M42のデータの書き込み状態の有無が判断されない。
【０１６５】
（３−３）データの消去動作
図８との対応部分に同一符号を付して示す図１１は、一のメモリウェルMPW0に形成された全てのメモリセルM11,M12,M31,M32についてデータを一括消去し、残りの他のメモリウェルMPW1に形成されたメモリセルM21,M22,M41,M42のデータについてはそのまま維持させるときの各部位の電圧を示している。
【０１６６】
この場合、データを消去するメモリセル（消去メモリセル）M11,M12,M31,M32を含むメモリユニット2a,2cには、第２制御線HS0の第１メモリゲート線HS0aから切替機構36a,36cのＰ型ＭＯＳトランジスタ37に０［V］の非消去電圧が印加されるとともに、当該第２制御線HS0の第２メモリゲート線HS0bから当該切替機構36a,36cのＮ型ＭＯＳトランジスタ38に−３［V］の消去電圧が印加され得る。また、第１制御線DL0,DL1には、切替ゲート電圧として０［V］の電圧が印加されるとともに、切替機構形成ウェルPW0には、ウェル配線PWL0を介して消去電圧と同じ−３［V］の電圧が印加され得る。
【０１６７】
これにより、第２制御線HS0を介して消去電圧が印加されている切替機構36a,36cでは、第１制御線DL0,DL1および第１メモリゲート線HS0aの電圧差により各Ｐ型ＭＯＳトランジスタ37がオフ動作し、当該Ｐ型ＭＯＳトランジスタ37によって第１メモリゲート線HS0aの副制御線W11,W21への電圧印加を遮断する。一方、この切替機構36a,36cの各Ｎ型ＭＯＳトランジスタ38は、第１制御線DL0,DL1および第２メモリゲート線HS0bの電圧差によりオン動作し、第２メモリゲート線HS0bの-３［V］の消去電圧を、対応する副制御線W11,W21にそれぞれ印加し得る。
【０１６８】
この際、消去メモリセルM11,M12,M31,M32に配置された各ワード線ROW00,ROW01には、４［V］の電圧が印加されるとともに、これら消去メモリセルM11,M12,M31,M32が形成されたメモリウェルMPW0にも、メモリウェル配線MPWL0を介して同じく４［V］の電圧が印加される。これにより、消去メモリセルM11,M12,M31,M32に配置された各メモリトランジスタF11,F12,F31,F32では、第２メモリゲート線HS0bの−３［V］の消去電圧が切替機構36a,36cを介して、ゲートとなる副制御線W11,W21に印加され、かつ、ソースおよびメモリウェルMPW0に４［V］の電圧が印加されることにより、大きな電圧差が生じ、トンネル効果によって電荷蓄積層内から電荷が引き抜かれて、データが消去された状態となり得る。
【０１６９】
一方、非消去メモリセルM21,M22,M41,M42が配置された切替機構36b,36dには、他の行の切替機構36a,36cと共有する第１制御線DL0,DL1を介して、Ｐ型ＭＯＳトランジスタ37およびＮ型ＭＯＳトランジスタ38の各ゲートに０［V］が印加され、第２制御線HS1の第１メモリゲート線HS1aおよび第２メモリゲート線HS1bから０［V］が印加され得る。
【０１７０】
これにより切替機構36b,36dでは、第１制御線DL0,DL1および第１メモリゲート線HS1aの電圧差によりＰ型ＭＯＳトランジスタ37がオフ動作するとともに、第１制御線DL0,DL1および第２メモリゲート線HS1bの電圧差によりＮ型ＭＯＳトランジスタ38もオフ動作し、第２制御線HS1から対応する副制御線W12,W22への電圧印加を遮断し得る。
【０１７１】
また、非消去メモリセルM21,M22,M41,M42では、ワード線ROW10,ROW11を介して各メモリトランジスタF21,F22,F41,F42のソースに０［V］の電圧が印加されるとともに、メモリウェル配線MPWL1を介してメモリウェルMPW1にも、０［V］の電圧が印加され得る。これにより、非消去メモリセルM21,M22,M41,M42の各メモリトランジスタF21,F22,F41,F42では、ゲートおよびソース間の電圧差や、ゲートおよびメモリウェルMPW1間の電圧差が生じることがなく、電荷蓄積層内の電荷の蓄積状態が維持され、データを消去せずにそのままの状態を維持し得る。
【０１７２】
ここで、非消去メモリセルM21,M22,M41,M42では、切替機構36b,36dがオフ動作し、当該切替機構36b,36dによって第２制御線HS1から対応する副制御線W12,W22への電圧印加が遮断されていることから、当該副制御線W12,W22から各メモリトランジスタF21,F22,F41,F42のゲートへ電圧が印加されることがない。よって、非消去メモリセルM21,M22,M41,M42では、ワード線ROW10,ROW11やメモリウェルMPW1の電圧を合わせるだけで、メモリトランジスタF21,F22,F41,F42にてディスターブの発生を抑制し得る。
【０１７３】
因みに、メモリウェルMPW0,MPW1および切替機構形成ウェルPW0を囲み、かつ切替機構36a,36b,36c,36dの各Ｐ型ＭＯＳトランジスタ37が形成されたウェルNWには、４［V］が印加されるワード線ROW00,ROW01やメモリウェルMPW0に合わせて、同じく４［V］の電圧が印加され得る。この際、切替機構36a,36cの各Ｎ型ＭＯＳトランジスタ38がオン動作して、副制御線W11,W21に印加された第２メモリゲート線HS0bの−３[V]は、同じく副制御線W11,W21に接続された各Ｐ型ＭＯＳトランジスタ37の一方の拡散層にも印加されることとなる。このため、Ｐ型ＭＯＳトランジスタ37の拡散層と、当該Ｐ型ＭＯＳトランジスタ37が形成されたウェルNWとの間には７[V]の電圧差が生じることとなり、当該電圧差以上の接合耐圧をもつトランジスタを用いる必要がある。このような問題点を解決する手法については、後述する「（４）第３の実施の形態による不揮発性半導体記憶装置」にて説明する。
【０１７４】
（３−４）動作および効果
以上の構成において、不揮発性半導体記憶装置31では、データの書き込み動作時、書き込みメモリセルM11に配置された第２制御線HS0に、電荷蓄積層に電荷を注入可能な電荷蓄積メモリゲート電圧を印加する。この際、不揮発性半導体記憶装置31では、第１制御線DL0からの切替ゲート電圧によって、第１制御線DL0に設けた複数の切替機構36a,36bのうち、書き込みメモリセルM11が配置された切替機構36aだけをオン動作させることにより、当該切替機構36aに接続された副制御線W11にのみ電荷蓄積メモリゲート電圧を印加する。
【０１７５】
また、この際、不揮発性半導体記憶装置31では、第１制御線DL0に沿って設けた複数の切替機構36a,36bのうち、他の非書き込みメモリセルM21,M22のみが配置された切替機構36bを、第１制御線DL0からの切替ゲート電圧と、他の第２制御線HS1からのメモリゲート電圧とによってオフ動作させ、当該切替機構36bに接続された副制御線W12への電圧印加を禁止する。
【０１７６】
これにより、不揮発性半導体記憶装置31では、一のメモリユニット2aにてデータの書き込み動作が繰り返し行われても、切替機構36bによって第２制御線HS0の電荷蓄積メモリゲート電圧が他の副制御線W12に印加されることがないため、当該副制御線W12に設けた非書き込みメモリセルM21,M22にて当該電荷蓄積メモリゲート電圧を考慮せずにディスターブが発生し難い電圧値を調整し得、その分、非書き込みメモリセルM21,M22におけるディスターブの発生を防止し得る。
【０１７７】
このように、本発明の不揮発性半導体記憶装置31では、第１制御線DL0に沿って一方向に複数のメモリセルM11,M12,M21,M22を配置できるとともに、ディスターブの発生をメモリユニット2a,2b単位で抑制でき、その分、従来よりもディスターブの発生確率を低減できる。
【０１７８】
また、本発明の不揮発性半導体記憶装置31でも、例えば副制御線W11がメモリトランジスタF11,F12と第１制御線DL0とを繋げる接続配線として設けられているだけでなく、副制御線W11が各メモリトランジスタF11,F12の電荷蓄積層に対してそのまま対向配置され、当該メモリトランジスタF11,F12のゲートとしても設けられている。
【０１７９】
これにより、不揮発性半導体記憶装置31でも、例えば各メモリトランジスタF11,F12および切替機構36aを繋げる接続配線となる副制御線W11と、当該メモリトランジスタF11,F12の各ゲートが１つの配線層に形成できることから、各メモリトランジスタF11,F12のゲートと副制御線W11とをそれぞれ別の配線層に形成する場合に比して回路構成を簡易化でき、その分、小型化を図り得る。
【０１８０】
また、この不揮発性半導体記憶装置31でも、データの読み出し動作時にプリチャージ電圧が印加されるビット線CL0,CL1が、第１制御線DL0,DL1に沿って並ぶ複数のメモリセルM11,M12,M21,M22の各スイッチトランジスタST11,ST12,ST21,ST22に直接接続され、階層化されていない。さらに、不揮発性半導体記憶装置31では、データの読み出し動作において、各切替機構36a,36b,36c,36dに対して、対応するメモリセル列を選択させるようなアドレス選択性を持たせる必要がなく、切替機構36a,36b,36c,36dが全て同じ動作条件でオンオフ動作（この場合、Ｐ型ＭＯＳトランジスタ37がオフ動作し、当該Ｐ型ＭＯＳトランジスタ37と対となるＮ型ＭＯＳトランジスタ38がオン動作）しており、各切替機構36a,36b,36c,36dと、対応する副制御線W11,W12,W21,W22との電気的な接続状態が同じ接続状態になっている。
【０１８１】
そして、不揮発性半導体記憶装置31では、データの読み出し動作時、各切替機構36a,36b,36c,36dから、対応する副制御線W11,W12,W21,W22に供給する電圧が０[V]のため、実質的にメモリトランジスタF11等で充放電も行われず、データの読み出し時間に切替機構36a,36b,36c,36dのスイッチング動作が影響を与えることはない。このように切替機構36a,36b,36c,36dは、それぞれ対応するメモリセル列を階層化し、データの書き込み動作時におけるディスターブの発生確率を低減できるという特徴を有しながら、その階層構造がデータの読み出し動作に全く影響を与えず、切替機構36a,36b,36c,36dが無い場合と同等のデータ読み出し特性を実現し得る。
【０１８２】
さらに、切替機構36a,36b,36c,36dは、データの読み出し動作において、メモリセル列の選択的なオンオフ動作を行わないため、データの読み出しサイクル毎に読み出すメモリセル列のアドレスを切り替えても、それにともないオンオフ動作が必要ない。このため、データの読み出しサイクル毎にメモリトランジスタF11等で充放電動作を行わないため、切替機構36a,36b,36c,36dの素子性能が読み出し速度に影響を与えることがない。かくして、切替機構36a,36b,36c,36dにおける動作に高速性が必要とされず、切替機構36a,36b,36c,36d自身のサイズおよびその制御回路規模を小さく構成し得る。
【０１８３】
ところで、上述した第１の実施の形態による不揮発性半導体記憶装置25（図３）では、データの書き込み動作時、切替トランジスタ26a,26b,26c,26dにて閾値電圧Ｖｔｈ分だけ出力できる電圧が下がってしまうため、電荷蓄積メモリゲート電圧に対しその分だけ電圧値を予め上げた切替ゲート電圧（４＋Ｖｔｈ[V]）を切替トランジスタ26a,26b,26c,26dのゲートに印加する必要があった。
【０１８４】
これに対して、第２の実施の形態による不揮発性半導体記憶装置31では、データの書き込み動作時、切替機構36a,36b,36c,36dにおいて出力できる電圧が下がらないため、第１の実施の形態による不揮発性半導体記憶装置25に比べ、切替機構36a,36b,36c,36dに印加する切替ゲート電圧を低減でき、その分、周辺回路（図示せず）のＭＯＳトランジスタにかかる電圧を低減できる。
【０１８５】
また、この不揮発性半導体記憶装置31では、例えばＮ型ＭＯＳトランジスタ38とＰ型ＭＯＳトランジスタ37とでなるＣＭＯＳ構造の切替機構36aが設けられているものの、メモリウェルMPW0と、切替機構形成ウェルPW0とを分離するために設けたウェルNWに切替機構36aのＰ型ＭＯＳトランジスタ37を形成したことにより、当該Ｐ型ＭＯＳトランジスタ37のためにＮ型のウェルを、ウェルNWとは別の場所に別途形成する必要がなく、その分、回路構成を小さくできる。
【０１８６】
さらに、不揮発性半導体記憶装置31では、ＣＭＯＳ構造の切替機構36a,36bの制御を第１制御線DL0で行い、ワード線ROW00,ROW01,ROW10,ROW11と並行に配線した第２制御線HS0,HS1から切替機構36a,36bを介して各メモリセルM11,M12,M21,M22にメモリゲート電圧を印加するようにしたことにより、データの書き込み動作時や、データの読み出し動作時、データの消去動作時に、第１制御線DL0に印加される電圧を正電圧に統一でき、負電圧を印加する必要がない。
【０１８７】
そのため、不揮発性半導体記憶装置31では、例えばメモリウェルMPW0内に、さらに多くのメモリセルM11,M12,M31,M32,…を形成し、これに応じて第１制御線DL0,DL1,…の本数が増えていっても、第１制御線DL0,DL1,…に印加される電圧が正電圧に統一できることから、負電圧を印加しない分、第１制御線DL0,DL1,…に電圧を印加する電源回路を簡素化でき、かくして、電源回路の形成面積の低減を図ることができる。
【０１８８】
以上の構成によれば、第２制御線HS0からの電圧をメモリゲート電圧として切替機構36aを介して副制御線W11に印加しつつ、他の切替機構36bによって対応する副制御線W12への電圧印加を遮断できることから、第１制御線DL0に沿って一方向に複数のメモリセルM11,M12,M21,M22を配置させつつも、当該切替機構36bによってメモリゲート電圧が印加されるメモリセルを減らすことができ、その分、ディスターブの発生を抑制し得る。また、第２制御線HS0からメモリゲート電圧が印加される副制御線W11をそのままメモリトランジスタF11,F12のゲートとして流用し、１つの配線層に副制御線W11とゲートとを形成したことで、副制御線W11とゲートとを別の配線層に形成する場合に比して小型化を図り得る。
【０１８９】
（４）第３の実施の形態による不揮発性半導体記憶装置
図８との対応部分に同一符号を付して示す図１２において、51は第３の実施の形態による不揮発性半導体記憶装置を示し、上述した第２の実施の形態と同様に、第１制御線DL0,DL1に切替ゲート電圧が印加され、第２制御線HS0,HS1にメモリゲート電圧が印加され得る。この場合、不揮発性半導体記憶装置51は、図１２および図１３に示すように、例えばメモリウェルMPW0を囲むＮ型のウェルMNW0およびディープウェルDNW0（図１３）と、切替機構形成ウェルPW0を囲むＮ型のウェルNW0およびディープウェルDNW1との間に素子分離層ILが形成され、一方のこれらウェルMNW0およびディープウェルDNW0と、他方のこれらウェルNW0およびディープウェルDNW1とが別体に形成されている点で、上述した第２の実施の形態による不揮発性半導体記憶装置31（図８）とは構成が異なっている。
【０１９０】
図１２に示すように、この不揮発性半導体記憶装置51は、一のメモリウェルMPW0を囲むウェルMNW0と、他のメモリウェルMPW1を囲むウェルMNW1とに一のウェル配線NWL1が設けられており、当該一のウェル配線NWL1によりこれらウェルMNW0,MNW1に所定電圧が一律に印加され得る。また、不揮発性半導体記憶装置51では、一のウェル配線NWL1とは別に設けられた他のウェル配線NWL2が、切替機構形成ウェルPW0を囲むウェルNW0に接続されており、メモリウェルMPW0,MPW1を囲むウェルMNW0,MNW1に印加される電圧とは異なる電圧を、切替機構形成ウェルPW0を囲むウェルNW0に印加し得るようになされている。
【０１９１】
これにより、不揮発性半導体記憶装置51では、メモリウェルMPW0を囲むウェルMNW0およびディープウェルDNW0に印加する電圧値と、切替機構形成ウェルPW0を囲むウェルNW0およびディープウェルDNW1に印加する電圧値とをそれぞれ個別に変えることができ、データの書き込み動作時や、データの読み出し動作時、データの消去動作時に印加する電圧を、互いに拘束されることなく最適な電圧値に調整し得る。
【０１９２】
不揮発性半導体記憶装置51は、後述する「（４−３）データの消去動作」にて詳細に説明するが、特にデータの消去動作時に、消去メモリセルM11,M12,M31,M32が配置されたウェルMNW0およびディープウェルDNW0に印加される電圧に拘束されることなく、切替機構形成ウェルPW0を囲むウェルNW0およびディープウェルDNW1の電圧値を下げることができるので、切替機構36a,36b,36c,36dにおける電圧負荷を低減できる、という第２の実施の形態による不揮発性半導体記憶装置31が有しない効果を奏し得る。
【０１９３】
なお、この場合、ＣＭＯＳ構造でなる切替機構36a,36b,36d,36dの各Ｐ型ＭＯＳトランジスタ37は、切替機構形成ウェルPW0を囲むウェルNW0に形成されており、他のウェル配線NWL2によって、切替機構形成ウェルPW0を囲むウェルNW0と同じ電圧が印加され得る。このような不揮発性半導体記憶装置51は、それ以外の構成については上述した第２の実施の形態による不揮発性半導体記憶装置31と同一構成でなることから、ここではその説明は重複するため省略し、以下、不揮発性半導体記憶装置51について、データの書き込み動作、データの読み出し動作、およびデータの消去動作について順に説明する。
【０１９４】
（４−１）データの書き込み動作
図１２は、１行１列目のメモリユニット2a内にある一のメモリセルM11にデータを書き込み、当該メモリユニット2a内にある他のメモリセルM12と、その他のメモリユニット2b,2c,2d内の各メモリセルM21,M22,M31,M32,M41,M42とにデータを書き込まないときの各部位の電圧を示している。この場合、不揮発性半導体記憶装置51では、上述した図８に示す第２の実施の形態による不揮発性半導体記憶装置31と同様の電圧が印加されることから、詳細な説明については重複するため、ここでは概略のみ説明する。
【０１９５】
実際上、書き込みメモリセルM11が配置された第２制御線HS0には、第１メモリゲート線HS0aに４［V］の電荷蓄積メモリゲート電圧が印加され、第２メモリゲート線HS0bに０［V］の電荷蓄積阻止メモリゲート電圧が印加され得る。この際、切替機構36a,36b,36c,36dのＰ型ＭＯＳトランジスタ37が設けられたウェルNW0には、他のウェル配線NWL2によって４［V］の電圧が印加され、切替機構36a,36b,36c,36dのＮ型ＭＯＳトランジスタ38が設けられた切替機構形成ウェルPW0には、切替機構形成ウェル配線PWL0によって０［V］の電圧が印加され得る。
【０１９６】
また、書き込みメモリセルM11が配置された切替機構36aには、切替ゲート電圧として０［V］のオン電圧が第１制御線DL0を介してＰ型ＭＯＳトランジスタ37およびＮ型ＭＯＳトランジスタ38の各ゲートに印加され得る。これにより、切替機構36aでは、第１メモリゲート線HS0aおよび第１制御線DL0の電圧差によりＰ型ＭＯＳトランジスタ37がオン動作するとともに、第２メモリゲート線HS0bおよび第１制御線DL0の電圧差によりＮ型ＭＯＳトランジスタ38がオフ動作し得る。
【０１９７】
その結果、切替機構36aは、第１メモリゲート線HS0aに印加されている４［V］の電荷蓄積メモリゲート電圧を、Ｐ型ＭＯＳトランジスタ37を介して副制御線W11に印加し得る。なお、この際、切替機構36aのＮ型ＭＯＳトランジスタ38は、オフ動作していることから、第２メモリゲート線HS0bから副制御線W11への電圧印加を遮断し得る。このように、不揮発性半導体記憶装置51でも、第１メモリゲート線HS0aから切替機構36aを介して副制御線W11に電荷蓄積メモリゲート電圧を印加し得、当該電荷蓄積メモリゲート電圧を書き込みメモリセルM11のメモリトランジスタF11のゲートに印加し得る。
【０１９８】
なお、上述した第２の実施の形態による不揮発性半導体記憶装置31と同様に、この不揮発性半導体記憶装置51でも、データの書き込み動作時に第１制御線DL0から切替機構36aに印加する切替ゲート電圧を、第２制御線HS0に印加する電荷蓄積メモリゲート電圧以上の電圧値に選定する必要がないので、第１の実施の形態による不揮発性半導体記憶装置25と比して、切替機構36aに印加する切替ゲート電圧の電圧値を閾値電圧Ｖｔｈ分だけ低減できる。
【０１９９】
そして、第２の実施の形態による不揮発性半導体記憶装置31と同様に、書き込みメモリセルM11のメモリトランジスタF11では、メモリウェルMPW0およびソースに印加された電圧（−３［V］）と、ゲートに印加された電荷蓄積メモリゲート電圧（４［V］）との電圧差（７［V］）により、トンネル効果が発生してソース側から電荷蓄積層に電荷が注入され、データが書き込まれた状態となり得る。
【０２００】
この際、書き込みメモリセルM11と同じメモリユニット2a内にある他の非書き込みメモリセルM12では、第１メモリゲート線HS0aから切替機構36aおよび副制御線W11を介してメモリトランジスタF12のゲートに４［V］の電荷蓄積メモリゲート電圧が印加されるものの、ワード線ROW01に接続されたメモリトランジスタF12のソースが０［V］であることから電圧差が小さくなり、電荷蓄積層に電荷が注入され難くなり、データが書き込まれない状態を維持し得る。
【０２０１】
また、この際、書き込みメモリセルM11を含むメモリユニット2aと第１制御線DL0を共有するメモリユニット2bには、書き込みメモリセルM11を含むメモリユニット2aと共有している第１制御線DL0から切替機構36bにＰＭＯＳのオン電圧として０［V］の切替ゲート電圧が印加され得る。この際、データを書き込まない非書き込みメモリセルM21,M22,M41,M42だけが配置された他の第２制御線HS1には、第１メモリゲート線HS1aおよび第２メモリゲート線HS1bにそれぞれ０［V］の電荷蓄積阻止メモリゲート電圧が印加され得る。
【０２０２】
これにより、この第２制御線HS1に接続された切替機構36bでは、Ｐ型ＭＯＳトランジスタ37のゲートに第１制御線DL0を介して０［V］のオン電圧が印加されるものの、当該Ｐ型ＭＯＳトランジスタ37の他端に第１メモリゲート線HS1aを介して０［V］が印加されることから、当該Ｐ型ＭＯＳトランジスタ37がオフ動作し得る。また、この際、切替機構36bのＮ型ＭＯＳトランジスタ38も、第１制御線DL0からゲートにオフ電圧として０［V］の切替ゲート電圧が印加されるとともに、第２メモリゲート線HS1bから他端に０［V］が印加されることからオフ動作し得る。これにより切替機構36bに接続された副制御線W12では、当該切替機構36bからの電圧印加が遮断され得る。
【０２０３】
さらに、非書き込みメモリセルM21,M22には、ワード線ROW10,ROW11を介して各メモリトランジスタF21,F22のソースに０［V］が印加され、非書き込みメモリセルM21,M22,M41,M42だけが配置された他のメモリウェルMPW1にも、メモリウェル配線MPWL1によって０［V］が印加される。これにより、非書き込みメモリセルM21,M22では、各メモリトランジスタF21,F22にてゲートおよびメモリウェルMPW1間と、ゲートおよびソース間の電圧差がなく、各メモリトランジスタF21,F22の電荷蓄積層に電荷が注入されることなく、データが書き込まれない状態を維持し得る。なお、この場合も、上述と同様に、スイッチトランジスタST21,ST22は、上述の動作からエミッタに接続されたビット線CL0が−２．３[V]となるのに対し、ベース電圧は、ワード線ROW10,ROW11の０[V]に対しメモリトランジスタF21,F22の閾値電圧を差し引いた程度の負の値しか取り得ないためエミッタとベース間で電流を流し得ず、オフ動作されている。
【０２０４】
ここで、上述したように、書き込みメモリセルM11が配置されたメモリユニット2aでは、データを書き込まない非書き込みメモリセルM12のメモリトランジスタF12にも切替機構36aを介して第２制御線HS0（第１メモリゲート線HS0a）の電荷蓄積メモリゲート電圧が印加されてしまうことから、非書き込みメモリセルM12のメモリトランジスタF12でも僅かに電圧差が生じ得る。そのため、書き込みメモリセルM11が配置されたメモリユニット2a内の非書き込みメモリセルM12では、副制御線W11を共有する一の書き込みメモリセルM11にてデータの書き込み動作が繰り返し行われ、電荷蓄積メモリゲート電圧が副制御線W11に繰り返し印加されると、ディスターブが発生してしまう虞がある。
【０２０５】
しかしながら、非書き込みメモリセルM21,M22だけが配置されたメモリユニット2bでは、書き込みメモリセルM11が配置された第１制御線DL0に沿って一方向に配置されているものの、書き込みメモリセルM11に印加される電荷蓄積メモリゲート電圧が、切替機構36bによって各非書き込みメモリセルM21,M22に印加されることがないため、各メモリトランジスタF21,F22での電圧差を格段的に小さくでき、かくして、ディスターブの発生を抑制し得る。
【０２０６】
このように、本発明の不揮発性半導体記憶装置51でも、書き込みメモリセルM11を含むメモリユニット2a内においては非書き込みメモリセルM12でのディスターブの発生を抑制し難いものの、当該メモリユニット2aと同じ第１制御線DL0を共有する他のメモリユニット2bのメモリセルM21,M22でのディスターブの発生については抑制し得ることから、複数のメモリセルM11,M12,M21,M22を従来と同様に列方向に配置させても、従来よりもディスターブの発生を抑制し得る。
【０２０７】
なお、書き込みメモリセルM11を含むメモリユニット2aと第２制御線HS0を共有し、非書き込みメモリセルM31,M32のみが配置された１行２列目のメモリユニット2cや、同じく非書き込みメモリセルM41,M42のみが配置された２行２列目のメモリユニット2dについては、上述した「（３−１）データの書き込み動作」と同じであるため、ここでは説明が重複するため省略する。
【０２０８】
（４−２）データの読み出し動作
図１２との対応部分に同一符号を付して示す図１４は、不揮発性半導体記憶装置51において、１行１列目のメモリユニット2a内にある一のメモリセルM11のデータを読み出し、当該メモリユニット2a内にある他のメモリセルM12と、その他のメモリユニット2b,2c,2d内の各メモリセルM21,M22,M31,M32,M41,M42のデータを読み出さないときの各部位の電圧を示している。
【０２０９】
この場合、読み出しメモリセルM11が配置されたメモリウェルMPW0を囲うウェルMNW0や、非読み出しメモリセルM21,M22,M41,M42のみが配置されたメモリウェルMPW1を囲うウェルMNW1には、それぞれ一のウェル配線NWL1によってプリチャージ電圧と同じ１．３［V］が一律に印加され得る。また、切替機構36a,36b,36c,36dのＰ型ＭＯＳトランジスタ37が設けられたウェルNW0には、他のウェル配線NWL2によってプリチャージ電圧と同じ１．３［V］の電圧が印加され得る。
【０２１０】
そして、このような不揮発性半導体記憶装置51でも、上述した「（３−２）データの読み出し動作」と同様の電圧が各部位に印加され、読み出しメモリセルM11に接続されたビット線CL0でのプリチャージ電圧の変動の有無をセンスすることにより、読み出しメモリセルM11のメモリトランジスタF11にデータが書き込まれているか否かを判断し得る。
【０２１１】
（４−３）データの消去動作
図１２との対応部分に同一符号を付して示す図１５は、一のメモリウェルMPW0に形成された全てのメモリセルM11,M12,M31,M32についてデータを一括消去し、残りの他のメモリウェルMPW1に形成されたメモリセルM21,M22,M41,M42のデータについてはそのまま維持させるときの各部位の電圧を示している。
【０２１２】
この場合、データを消去するメモリセル（消去メモリセル）M11,M12,M31,M32を含むメモリユニット2a,2cには、第２制御線HS0の第１メモリゲート線HS0aから切替機構36a,36cのＰ型ＭＯＳトランジスタ37に０［V］の非消去電圧が印加されるとともに、当該第２制御線HS0の第２メモリゲート線HS0bから当該切替機構36a,36cのＮ型ＭＯＳトランジスタ38に−３［V］の消去電圧が印加され得る。また、第１制御線DL0,DL1には、切替ゲート電圧として０［V］の電圧が印加されるとともに、切替機構形成ウェルPW0には、ウェル配線PWL0を介して消去電圧と同じ−３［V］の電圧が印加され得る。
【０２１３】
これにより、第２制御線HS0を介して消去電圧が印加されている切替機構36a,36cでは、第１制御線DL0,DL1および第１メモリゲート線HS0aの電圧差により各Ｐ型ＭＯＳトランジスタ37がオフ動作し、当該Ｐ型ＭＯＳトランジスタ37によって第１メモリゲート線HS0aの副制御線W11,W21への電圧印加を遮断する。一方、この切替機構36a,36cの各Ｎ型ＭＯＳトランジスタ38は、第１制御線DL0,DL1および第２メモリゲート線HS0bの電圧差によりオン動作し、第２メモリゲート線HS0bの−３［V］の消去電圧を、対応する副制御線W11,W21にそれぞれ印加し得る。
【０２１４】
この際、消去メモリセルM11,M12,M31,M32に配置された各ワード線ROW00,ROW01には、４［V］の電圧が印加されるとともに、これら消去メモリセルM11,M12,M31,M32が形成されたメモリウェルMPW0にも、メモリウェル配線MPWL0を介して同じく４［V］の電圧が印加される。これにより、消去メモリセルM11,M12,M31,M32に配置された各メモリトランジスタF11,F12,F31,F32では、第２メモリゲート線HS0bの−３［V］の消去電圧が切替機構36a,36cを介して、ゲートとなる副制御線W11,W21に印加され、かつ、ソースおよびメモリウェルMPW0に４［V］の電圧が印加されることにより、大きな電圧差が生じ、トンネル効果によって電荷蓄積層内から電荷が引き抜かれて、データが消去された状態となり得る。
【０２１５】
ここで、図１１に示した第２の実施の形態による不揮発性半導体記憶装置31では、メモリウェルMPW0,MPW1および切替機構形成ウェルPW0が同じウェルNWにより囲まれていることから、消去メモリセルM11,M12,M31,M32が配置されたメモリウェルMPW0に合わせてウェルNWに４［V］が印加されると、Ｐ型ＭＯＳトランジスタ37において、その一方の拡散層に副制御線から−３［V］が印加されるため、当該ウェルNWとの間には約７［V］の大きな電圧差が生じてしまう。そのため、第２の実施の形態による不揮発性半導体記憶装置31では、各切替機構36a,36b,36c,36dについて７［V］の電圧差に耐え得るように高耐圧を有したＰ型ＭＯＳトランジスタ37を用いる必要があった。
【０２１６】
これに対して、図１５に示す第３の実施の形態による不揮発性半導体記憶装置51では、消去メモリセルM11,M12,M31,M32が配置されたメモリウェルMPW0に印加される４［V］の電圧に合わせて、メモリウェルMPW0を囲うウェルMNW0や、他のウェルMNW1にも４［V］が印加されるものの、メモリウェルMPW0,MPW1を囲うウェルMNW0,MNW1と、切替機構形成ウェルPW0を囲うウェルNW0とが素子分離層ILによって電気的に分離されていることから、メモリウェルMPW0,MPW1を囲うウェルMNW0,MNW1の電圧に拘束されることなく、当該切替機構形成ウェルPW0を囲うウェルNW0に０［V］の電圧を印加し得る。
【０２１７】
これにより、第３の実施の形態による不揮発性半導体記憶装置51では、−３［V］が印加される切替機構形成ウェルPW0と、切替機構形成ウェルPW0を囲う０［V］のウェルNW0との間には約３［V］の電圧差しか生じず、上述した第２の実施の形態による不揮発性半導体記憶装置31に比して、各切替機構36a,36b,36c,36dのＰ型ＭＯＳトランジスタ37にかかる電圧を低減し得、高耐圧を有したＰ型ＭＯＳトランジスタ37を用いる必要がない。
【０２１８】
このように、この不揮発性半導体記憶装置51では、データの書き込み動作時やデータの読み出し動作時に加え、データの消去動作時でも、各切替機構36a,36b,36c,36dにかかる電圧を電圧差３［V］に低減できることから、例えば各切替機構36a,36b,36c,36dのＰ型ＭＯＳトランジスタ37およびＮ型ＭＯＳトランジスタ38におけるチャネル領域上の絶縁膜を耐圧の低い５［nm］以下に形成し得る。
【０２１９】
因みに、非消去メモリセルM21,M22,M41,M42が配置された切替機構36b,36dには、他の行の切替機構36a,36cと共有する第１制御線DL0,DL1を介して、Ｐ型ＭＯＳトランジスタ37およびＮ型ＭＯＳトランジスタ38の各ゲートに０［V］が印加され、第２制御線HS1の第１メモリゲート線HS1aおよび第２メモリゲート線HS1bから０［V］が印加され得る。
【０２２０】
これにより切替機構36b,36dでは、第１制御線DL0,DL1および第１メモリゲート線HS1aの電圧差によりＰ型ＭＯＳトランジスタ37がオフ動作するとともに、第１制御線DL0,DL1および第２メモリゲート線HS1bの電圧差によりＮ型ＭＯＳトランジスタ38もオフ動作し、第２制御線HS1から対応する副制御線W12,W22への電圧印加を遮断し得る。
【０２２１】
また、非消去メモリセルM21,M22,M41,M42では、ワード線ROW10,ROW11を介して各メモリトランジスタF21,F22,F41,F42のソースに０［V］の電圧が印加されるとともに、メモリウェル配線MPWL1を介してメモリウェルMPW1にも０［V］の電圧が印加され得る。これにより、非消去メモリセルM21,M22,M41,M42の各メモリトランジスタF21,F22,F41,F42では、ゲートおよびソース間の電圧差や、ゲートおよびメモリウェルMPW1間の電圧差が生じることがなく、電荷蓄積層内の電荷の蓄積状態が維持され、データを消去せずにそのままの状態を維持し得る。
【０２２２】
ここで、非消去メモリセルM21,M22,M41,M42では、切替機構36b,36dがオフ動作し、当該切替機構36b,36dによって第２制御線HS1から対応する副制御線W12,W22への電圧印加が遮断されていることから、当該副制御線W12,W22から各メモリトランジスタF21,F22,F41,F42のゲートへ電圧が印加されることがない。よって、非消去メモリセルM21,M22,M41,M42では、ワード線ROW10,ROW11やメモリウェルMPW1の電圧を合わせるだけで、メモリトランジスタF21,F22,F41,F42にてディスターブの発生を抑制し得る。
【０２２３】
（４−４）動作および効果
以上の構成において、不揮発性半導体記憶装置51でも、データの書き込み動作時、書き込みメモリセルM11に配置された第２制御線HS0に、電荷蓄積層に電荷を注入可能な電荷蓄積メモリゲート電圧を印加する。この際、不揮発性半導体記憶装置51では、第１制御線DL0からの切替ゲート電圧によって、第１制御線DL0に設けた複数の切替機構36a,36bのうち、書き込みメモリセルM11が配置された切替機構36aだけをオン動作させることにより、当該切替機構36aに接続された副制御線W11にのみ電荷蓄積メモリゲート電圧を印加する。
【０２２４】
また、この際、不揮発性半導体記憶装置51でも、第１制御線DL0に沿って設けた複数の切替機構36a,36bのうち、他の非書き込みメモリセルM21,M22のみが配置された切替機構36bを、第１制御線DL0からの切替ゲート電圧と、他の第２制御線HS1からのメモリゲート電圧とによってオフ動作させ、当該切替機構36bに接続された副制御線W12への電圧印加を禁止する。
【０２２５】
これにより、不揮発性半導体記憶装置51でも、一のメモリユニット2aにてデータの書き込み動作が繰り返し行われても、切替機構36bによって第２制御線HS0の電荷蓄積メモリゲート電圧が他の副制御線W12に印加されることがないため、当該副制御線W12に設けた非書き込みメモリセルM21,M22にて当該電荷蓄積メモリゲート電圧を考慮せずにディスターブが発生し難い電圧値を調整し得、その分、非書き込みメモリセルM21,M22におけるディスターブの発生を防止し得る。
【０２２６】
このように、本発明の不揮発性半導体記憶装置51では、第１制御線DL0に沿って一方向に複数のメモリセルM11,M12,M21,M22を配置できるとともに、ディスターブの発生をメモリユニット2a,2b単位で抑制でき、その分、従来よりもディスターブの発生確率を低減できる。
【０２２７】
また、本発明の不揮発性半導体記憶装置51でも、例えば副制御線W11がメモリトランジスタF11,F12と第１制御線DL0とを繋げる接続配線として設けられているだけでなく、副制御線W11が各メモリトランジスタF11,F12の電荷蓄積層に対してそのまま対向配置され、当該メモリトランジスタF11,F12のゲートとしても設けられている。
【０２２８】
これにより、不揮発性半導体記憶装置51でも、例えば各メモリトランジスタF11,F12および切替機構36aを繋げる接続配線となる副制御線W11と、当該メモリトランジスタF11,F12の各ゲートとが１つの配線層に形成できることから、各メモリトランジスタF11,F12のゲートと副制御線W11とをそれぞれ別の配線層に形成する場合に比して回路構成を簡易化でき、その分、小型化を図り得る。
【０２２９】
また、この不揮発性半導体記憶装置51でも、データの読み出し動作時にプリチャージ電圧が印加されるビット線CL0,CL1が、第１制御線DL0,DL1に沿って並ぶ複数のメモリセルM11,M12,M21,M22の各スイッチトランジスタST11,ST12,ST21,ST22に直接接続され、階層化されていない。さらに、不揮発性半導体記憶装置31では、データの読み出し動作において、各切替機構36a,36b,36c,36dに対して、対応するメモリセル列を選択させるようなアドレス選択性を持たせる必要がなく、切替機構36a,36b,36c,36dが全て同じ動作条件でオンオフ動作（この場合、Ｐ型ＭＯＳトランジスタ37がオフ動作し、当該Ｐ型ＭＯＳトランジスタ37と対となるＮ型ＭＯＳトランジスタ38がオン動作）しており、各切替機構36a,36b,36c,36dと、対応する副制御線W11,W12,W21,W22との電気的な接続状態が同じ接続状態になっている。
【０２３０】
そして、不揮発性半導体記憶装置31では、データの読み出し動作時、各切替機構36a,36b,36c,36dから、対応する副制御線W11,W12,W21,W22に供給する電圧が０[V]のため、実質的にメモリトランジスタF11等で充放電も行われず、データの読み出し時間に切替機構36a,36b,36c,36dのスイッチング動作が影響を与えることはない。このように切替機構36a,36b,36c,36dは、それぞれ対応するメモリセル列を階層化し、データの書き込み動作時におけるディスターブの発生確率を低減できるという特徴を有しながら、その階層構造がデータの読み出し動作に全く影響を与えず、切替機構36a,36b,36c,36dが無い場合と同等のデータ読み出し特性を実現し得る。
【０２３１】
さらに、切替機構36a,36b,36c,36dは、データの読み出し動作において、メモリセル列の選択的なオンオフ動作を行わないため、データの読み出しサイクル毎に読み出すメモリセル列のアドレスを切り替えても、それにともなうオンオフ動作が必要ない。このためデータの読み出しサイクル毎にメモリトランジスタF11等で充放電動作を行わないため、切替機構36a,36b,36c,36dの素子性能が読み出し速度に影響を与えることがない。かくして、切替機構36a,36b,36c,36dにおける動作に高速性が必要とされず、切替機構36a,36b,36c,36d自身のサイズおよびその制御回路規模を小さく構成し得る。
【０２３２】
さらに加えて、不揮発性半導体記憶装置51では、上述した第２の実施の形態による不揮発性半導体記憶装置31と同様に、データの書き込み動作時、切替機構36a,36b,36c,36dにおいて出力できる電圧が下がらないため、第１の実施の形態による不揮発性半導体記憶装置25に比べ、切替機構36a,36b,36c,36dに印加する切替ゲート電圧を低減でき、その分、周辺回路（図示せず）のＭＯＳトランジスタにかかる電圧を低減できる。
【０２３３】
また、このような不揮発性半導体記憶装置51でも、ＣＭＯＳ構造の切替機構36a,36bの制御を第１制御線DL0で行い、ワード線ROW00,ROW01,ROW10,ROW11と並行に配線した第２制御線HS0,HS1から切替機構36a,36bを介して各メモリセルM11,M12,M21,M22にメモリゲート電圧を印加するようにしたことにより、データの書き込み動作時、データの読み出し動作時、およびデータの消去動作時に、第１制御線DL0に印加される電圧を正電圧に統一でき、負電圧を印加する必要がない。
【０２３４】
そのため、不揮発性半導体記憶装置51では、例えばメモリウェルMPW0内に、さらに多くのメモリセルM11,M12,M31,M32,…を形成し、これに応じて第１制御線DL0,DL1,…の本数が増えていっても、第１制御線DL0,DL1,…に印加される電圧が正電圧に統一できることから、第１制御線DL0,DL1,…に電圧を印加する電源回路を簡素化でき、かくして、電源回路の形成面積の低減を図ることができる。
【０２３５】
これに加えて、不揮発性半導体記憶装置51では、メモリウェルMPW0,MPW1を囲うウェルMNW0,MNW1と、切替機構形成ウェルPW0を囲うウェルNW0とが素子分離層ILによって電気的に分離されていることから、例えば消去メモリセルM11,M12,M31,M32におけるデータを消去する際、消去メモリセルM11,M12,M31,M32が配置されたメモリウェルMPW0に印加される４［V］の電圧に合わせて、メモリウェルMPW0を囲うウェルMNW0や、他のウェルMNW1に４［V］が印加されても、メモリウェルMPW0,MPW1を囲うウェルMNW0,MNW1の電圧とは異なる０［V］の電圧を、当該切替機構形成ウェルPW0を囲うウェルNW0に印加できる。
【０２３６】
これにより、不揮発性半導体記憶装置51では、データの消去動作時、-３［V］が印加される切替機構形成ウェルPW0と、切替機構形成ウェルPW0を囲う０［V］のウェルNW0との間に生じる電圧差が約３［V］となり、上述した第２の実施の形態による不揮発性半導体記憶装置31に比して、各切替機構36a,36b,36c,36dのＰ型ＭＯＳトランジスタ37にかかる電圧を低減できる。
【０２３７】
かくして、不揮発性半導体記憶装置51では、データの書き込み動作時や、データの読み出し動作時に加え、データの消去動作時でも、各切替機構36a,36b,36c,36dにかかる電圧を電圧差３［V］に抑えることができることから、各切替機構36a,36b,36c,36dのＰ型ＭＯＳトランジスタ37およびＮ型ＭＯＳトランジスタ38におけるチャネル領域上の絶縁膜を５［nm］以下に形成できる。
【０２３８】
よって、不揮発性半導体記憶装置51では、切替機構を構成するＭＯＳトランジスタの拡散層に、例えばオフセット構造等の高耐圧構造を有した専用ＭＯＳトランジスタを用いる必要がなく、通常の２．５［Ｖ］のＩ／Ｏ（入力（Input）／出力（Output））に用いられるＭＯＳトランジスタを用いて各切替機構36a,36b,36c,36dを形成できる。
【０２３９】
以上の構成によれば、第２制御線HS0からの電圧をメモリゲート電圧として切替機構36aを介して副制御線W11に印加しつつ、他の切替機構36bによって対応する副制御線W12への電圧印加を遮断できることから、第１制御線DL0に沿って一方向に複数のメモリセルM11,M12,M21,M22を配置させつつも、当該切替機構36bによってメモリゲート電圧が印加されるメモリセルM21,M22を減らすことができ、その分、ディスターブの発生を抑制し得る。また、第２制御線HS0からメモリゲート電圧が印加される副制御線W11をそのままメモリトランジスタF11,F12のゲートとして流用し、１つの配線層に副制御線W11とゲートとを形成したことで、副制御線W11とゲートとを別の配線層に形成する場合に比して小型化を図り得る。
【０２４０】
（５）他の実施の形態
なお、上述した実施の形態においては、メモリセルとして、図２に示したように、隣接するメモリトランジスタF11,F31のサイドウォール12間に、ディープウェルDNW側から順にＰ型のメモリウェルMPW、Ｎ型の拡散層16、およびＰ型のメモリウェルMPWの順に配置し、バイポーラ型のＭＯＳトランジスタ構成でなるスイッチ回路S11,S31を有したメモリセルM11,M31について述べたが、本発明はこれに限らず、その他種々の構成でなるメモリセルを適用してもよい。
【０２４１】
例えば、図２との対応部分に同一符号を付して示す図１６は、他の実施の形態によるメモリセルM11a,M31a,M51aを示す。これらメモリセルM11a,M31a,M51aは全て同一構造を有しており、それぞれメモリトランジスタF11,F31,F51とスイッチ回路S11a,S31a,S51aとから構成されている。なお、このようなメモリセルM11a,M31a,M51aを有した不揮発性半導体記憶装置1cは、図２に示す不揮発性半導体記憶装置1aとはスイッチ回路S11a,S31a,S51aの構成が異なるため、以下、スイッチ回路S11a,S31a,S51aの構成に着目して説明する。
【０２４２】
この場合、これらメモリセルM11a,M31a,M51aを有した不揮発性半導体記憶装置1cでは、一のメモリセルM11aのメモリトランジスタF11と、このメモリセルM11aの隣りに配置された他のメモリセルM31aのメモリトランジスタF31との間に、一のメモリセルM11aのスイッチ回路S11aと、他のメモリセルM31aのスイッチ回路S31aとが形成され得る。
【０２４３】
実際上、一のメモリセルM11aのメモリトランジスタF11と、このメモリセルM11aの隣りに配置された他のメモリセルM31aのメモリトランジスタF31との間には、メモリウェルMPW表面に拡散層62が形成されており、当該拡散層62を中心にしてメモリセルM11a,M31aが左右対称に形成されている。
【０２４４】
この場合、一方のメモリトランジスタF11のゲートGとなる副制御線W11と、拡散層62との間には、メモリウェルMPWの表面に一方のスイッチ回路S11aのスイッチゲート64が絶縁層を介して形成され、他方のメモリトランジスタF31のゲートGとなる副制御線W21と、拡散層62との間には、メモリウェルMPWの表面に他方のスイッチ回路S31aのスイッチゲート64が絶縁層を介して形成されている。
【０２４５】
ここで、例えばスイッチ回路S31aのスイッチゲート64は、メモリトランジスタF31のゲートGとなる副制御線W21の側面から上部に一部乗り上げるように形成されており、他のスイッチ回路S11aのスイッチゲート64および拡散層62に接続されたビット線CL1が接続され、他のスイッチ回路S11aのスイッチゲート64および拡散層62と同じ電圧が印加され得る。そして、このような構成を有するスイッチ回路S11a,S31a,S51aが設けられたメモリセルM11a,M31a,M51aでも、上述した図２に示す不揮発性半導体記憶装置1bと同様の効果を得ることができる。
【０２４６】
なお、上述した各実施の形態においては、電荷蓄積層に電荷が蓄積された状態をデータが書き込まれた状態とし、電荷蓄積層内に電荷が蓄積されていない状態をデータが消去された状態としているが、本発明はこれに限らず、電荷蓄積層内に電荷が蓄積されていない状態をデータが書き込まれた状態とし、電荷蓄積層内に電荷が蓄積された状態をデータが消去された状態としてもよい。
【０２４７】
また、上述した実施の形態においては、各副制御線W11,W12,W21,W22をポリシリコンにより形成し、ゲートがポリシリコンにより形成されたポリシリコントランジスタ型のメモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42を設けるようにした場合について述べたが、本発明はこれに限らず、例えば各副制御線W11,W12,W21,W22をタングステンシリサイド[WxSiy]、ニッケルシリサイド[NixSiy]、タンタル[Ta]等のメタル部材により形成し、当該メタル部材からなるゲートを備えたメモリトランジスタF11,F12,F21,F22,F31,F32,F41,F42を設けるようにしてもよい。
【０２４８】
また、上述した第１の実施の形態においては、メモリゲート電圧が印加される第１制御線DL0,DL1と、切替ゲート電圧が印加される第２制御線HS0,HS1との交差箇所に切替機構としてＭＯＳトランジスタ構造でなる切替トランジスタ26a,26b,26c,26dを設けるようにした場合について述べたが、本発明はこれに限らず、切替ゲート電圧が印加される第１制御線DL0,DL1と、メモリゲート電圧が印加される第２制御線HS0,HS1との交差箇所に切替機構としてＭＯＳトランジスタ構造でなる切替トランジスタを設けるようにしてもよい。
【０２４９】
また、上述した第２の実施の形態や、第３の実施の形態においては、切替ゲート電圧が印加される第１制御線DL0,DL1と、メモリゲート電圧が印加される第１メモリゲート線HS0a,HS1aおよび第２メモリゲート線HS0b,HS1bでなる第２制御線HS0,HS1との交差箇所にＣＭＯＳ構造でなる切替機構36a,36b,36c,36dを設けるようにした場合について述べたが、本発明はこれに限らず、メモリゲート電圧が印加される第１メモリゲート線および第２メモリゲート線でなる第１制御線と、切替ゲート電圧が印加される第２制御線との交差箇所にＣＭＯＳ構造でなる切替機構を設けるようにしてもよい。
【０２５０】
また、上述した実施の形態においては、Ｎ型およびＰ型の導電型を逆とした構成としてもよく、さらにはメモリユニット2a,2b,2c,2dの数や、１つのメモリユニット2a内に設けられるメモリセルM11,M12の数については種々の数としてもよい。さらに、上述した第１の実施の形態から第３の実施の形態において例示した電圧値以外の電圧を適用してもよい。
【０２５１】
また、上述した実施の形態では、メモリセルとして、メモリトランジスタF11等のデータ消去状態がディプリート型であるメモリセルについて具体的に説明したが、本発明はこれに限らず、メモリトランジスタF11等のデータの消去状態がエンハンス型であるメモリセルでもよく、またデータの書き込みと、データの消去との印加電圧の向きが、上述の実施の形態とは逆の不揮発性半導体記憶装置（つまりデータの書き込みと、データの消去との閾値の関係が逆転するような不揮発性半導体記憶装置）を適用してもよい。
【符号の説明】
【０２５２】
1a、1b、1c、25、31、51  不揮発性半導体記憶装置
2a、2b、2c、2d  メモリユニット
DL0、DL1、DL3  第１制御線
HS0、HS1  第２制御線
第１メモリゲート線（第２制御線）
第２メモリゲート線（第２制御線）
W11、W12、W21、W22  副制御線
26a、26b、26c、26d  切替トランジスタ（切替機構）
6a、6b、6c、6d、36a、36b、36c、36d  切替機構
M11、M12、M21、M22、M31、M32、M41、M42、M11a、M31a、M51a  メモリセル
F11、F12、F21、F22、F31、F32、F41、F42  メモリトランジスタ
S11、S12、S21、S22、S31、S32、S41、S42、S11a、S31a、S51a  スイッチ回路
ST11、ST12、ST21、ST22、ST31、ST32、ST41、ST42  スイッチトランジスタ（スイッチ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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