(57)【特許請求の範囲】
【請求項１】
径方向ナノワイヤエサキダイオードを備えるデバイスであって、前記径方向ナノワイヤが第１の導電型の半導体コア、および前記第１の導電型と異なる第２の導電型の半導体シェルを備え、さらに、ゲート制御された径方向ナノワイヤエサキダイオードを備えている、デバイス。
【請求項２】
トンネリング電界効果トランジスタ（ＴＦＥＴ）を備え、さらに、前記シェルのまわりに位置するゲート絶縁層、および前記ゲート絶縁層に隣接して位置するゲート電極を備える、請求項１に記載のデバイス。
【請求項３】
前記コアと前記シェル間のトンネル電流の方向が前記ナノワイヤを支持する基板の主表面と実質的に平行であり、
前記コアと前記シェル間のトンネル電流の方向が前記ナノワイヤおよび前記ゲート絶縁層に面する前記ゲート電極の表面と実質的に垂直であり、
前記コアと前記シェル間のトンネル電流の方向がゲート電界の方向と実質的に平行である、請求項２に記載のデバイス。
【請求項４】
前記ナノワイヤコアの軸方向でみてソース領域側を下方としたときに、前記ナノワイヤコアが、第１のドーピング濃度を有する前記第１の導電型の下方の半導体部分、および前記下方部分上に位置する上方部分を備え、
前記上方部分が、電気的絶縁材料、または前記下方部分の前記第１のドーピング濃度よりも低く、前記シェルのドーピング濃度よりも低い第２のドーピング濃度を有する半導体材料を含み、
前記コアの前記下方部分が前記第１の導電型の半導体ソース領域と電気的に接触し、前記シェルが前記第２の導電型のドレイン領域と電気的に接触し、
前記シェルが前記コアの前記上方部分に隣接して位置し、ｐｎ接合を形成するように前記コアの前記下方部分と少なくとも部分的にオーバーラップし、
前記ゲート電極が前記ｐｎ接合と少なくとも部分的にオーバーラップする、
請求項３に記載のデバイス。
【請求項５】
前記シェルが前記ゲート絶縁層と前記コア間に量子井戸を形成するのに十分に薄く、
前記コアおよび前記シェルの少なくとも１つが前記デバイス中の電荷キャリヤのエネルギーを増加させるのに十分に薄い、請求項３に記載のデバイス。
【請求項６】
前記コアと前記ＴＦＥＴのソース領域およびドレイン領域の少なくとも１つとの間に位置するバリア領域をさらに備え、
前記バリア領域の材料が前記半導体コアの材料および前記半導体シェルの材料の両方よりも高いバンドギャップを有し、
前記バリア領域が漏れ電流を抑えるために伝導帯端および価電子帯エッジの両方で十分に高いバンドオフセットを有するプラグ形の領域を備え、
前記バリア領域が、電気的絶縁材料、あるいは１０１６ｃｍ−３以下のドーピング濃度を有する軽くドープされた、真性の、または半絶縁性半導体材料を備える、請求項３に記載のデバイス。
【請求項７】
径方向半導体ナノワイヤを備えるゲート制御されたエサキダイオードを動作させる方法であって、前記径方向半導体ナノワイヤの反対にドープされたコアとシェル間のトンネル電流が、ゲート電極によって前記径方向半導体ナノワイヤに提供される電界と実質的に平行に流れる、方法。
【請求項８】
前記シェルのまわりに位置するゲート絶縁層、および前記ゲート絶縁層に隣接して位置する前記ゲート電極をさらに備え、
前記コアが第１の導電型の半導体コアを備え、前記シェルが前記第１の導電型と異なる第２の導電型の半導体シェルを備える、請求項７に記載の方法。
【請求項９】
前記コアと前記シェル間の前記トンネル電流が前記ナノワイヤを支持する基板の主表面と実質的に平行に流れる、請求項８に記載の方法。
【請求項１０】
前記コアと前記シェル間の前記トンネル電流が前記ナノワイヤおよび前記ゲート絶縁層に面する前記ゲート電極の表面と実質的に垂直に流れる、請求項９に記載の方法。
【請求項１１】
前記コアと前記シェル間の前記トンネル電流が前記ナノワイヤを支持する前記基板の主表面と実質的に平行に流れ、前記コアと前記シェル間の前記トンネル電流が前記ナノワイヤおよび前記ゲート絶縁層に面する前記ゲート電極の表面と実質的に垂直に流れる、請求項８に記載の方法。
【請求項１２】
前記ゲート制御されたエサキダイオードがＴＦＥＴを備え、
前記ナノワイヤコアの軸方向でみてソース領域側を下方としたときに、前記ナノワイヤコアが、第１のドーピング濃度を有する前記第１の導電型の下方の半導体部分および前記下方部分上に位置する上方部分を備え、
前記上方部分が、電気的絶縁材料、または下方部分の前記第１のドーピング濃度よりも低く、前記シェルのドーピング濃度よりも低い第２のドーピング濃度を有する半導体材料を含み、
前記コアの前記下方部分が、前記第１の導電型の半導体ソース領域と電気的に接触し、前記シェルが前記第２の導電型のドレイン領域と電気的に接触し、
前記シェルが前記コアの前記上方部分に隣接して位置し、ｐｎ接合を形成するように前記コアの前記下方部分と少なくとも部分的にオーバーラップし
前記ゲート電極が前記ｐｎ接合と少なくとも部分的にオーバーラップし、
前記コアの前記上方部分が、印加されたソースドレイン間電界と平行なトンネルキャリヤの大きな横方向の生成を阻止し、
前記ゲート電極が、ソースドレイン間およびゲート電界を含む前記ｐｎ接合を横切る全電界が、前記ｐｎ接合と本質的に垂直となるように、前記ｐｎ接合に垂直な電界を提供し、
フェルミ準位が前記ｐｎ接合の両面で実質的に一定であり、
前記ｐｎ接合を横切るフェルミ準位の実質的に階段状に誘起される変化が、６０ｍＶ／ｄｅｃ未満のサブスレッショルドスイングを提供するサブサーマルなトンネルキャリヤの生成を提供する、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ナノワイヤエサキダイオードを備えるデバイスに関する。
【背景技術】
【０００２】
ゲート制御されたエサキダイオード（例えば、負性抵抗特性を有し、および／または逆方向もしくはツェナー方向で動作するゲート制御されたダイオード）の形態のトンネルまたはトンネリング電界効果トランジスタ（「ＴＦＥＴ」）は、ＶＤＤ≦０．３Ｖで動作するディジタル用途向けに現在検討されている。これらのトランジスタの主な長所は、トランジスタがｋＴ／ｑの熱限界未満で動作する場合に、急峻なスロープを使用してゲートスイングを低減させてオフ電流を低減できる可能性にある。トランジスタ動作は、バンド通過効果に依存し、駆動電流が、トランジスタのゲートを介して制御されるバンドギャップを横切るトンネリング（例えば、ｐｎ接合のｎ型半導体材料の伝導帯から隣接するｐ型半導体材料の価電子帯への電子トンネリング）に基づいて得られる。バンドギャップがキャリヤの直接トンネリングを阻止するため、オフ電流は、利用可能なステートの数が限られていることによって低減する。
【０００３】
トンネルトランジスタにとっての主な性能指数には、駆動電流、すなわちオン状態での電流レベル、逆方向サブスレッショルドスロープ（またはサブスレッショルドスイング）、ならびにトランジスタをどれくらい正確にオフさせることができるかを規定するオフ状態の電流が含まれる。オフ状態の電流がｐｎ接合の逆方向リーク電流によって決まるため、オフ状態は、一般にＴＦＥＴにとって問題ではない。一般に、高い駆動電流ならびにサブスレッショルド領域での急峻なスロープの両方を得ることは困難であることが知られている。問題の一部は、ゲート電極とｐｎ接合との正確な位置合わせが必要であることと関連し、位置合わせ不良は、ゲートの影響を弱めて、接合を横切る電界を低下させる。接合の両側の側のドーピングレベルを高くすることによって駆動電流は増加するが、一方で、高いドーピングレベルは、バンドギャップ内にバンドテールのステートが導入されるため逆方向サブスレッショルドスロープを劣化させる。急峻なスロープのトンネルデバイスの重要な態様は、トンネリングに関与する熱励起されたキャリヤの量であり、接合の近傍に誘起されるいかなる電位ポケットも、（フェルミ−ディラック関数による）キャリヤの熱的な密度分布をもたらす。トンネリングがこれらのキャリヤによって供給される場合、サブスレッショルドスイングは、直ちにせいぜい６０ｍＶ／ｄｅｃａｄｅ（熱的に注入されるキャリヤの理論限界）に劣化する。これは、ＴＦＥＴデバイスにとって一般的なケースである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
また、エサキダイオードは、トンネル電流を増加させるために、小さな実効質量を有する材料で作製されるのが好ましく、駆動電流を増加させるために、ヘテロ構造、一例を挙げるとＩｎＡｓ／ＧａＳｂを使用するのが好ましいことが知られている。さらなる問題は、スロープを増加させるＤｉｔの影響であり、特にヘテロ構造デバイスにとって、異なる半導体材料と互換性を有する高誘電体をつきとめ、処理することは、大きな課題である。
【課題を解決するための手段】
【０００５】
ある実施形態では、デバイスは径方向ナノワイヤエサキダイオードを備え、径方向ナノワイヤが第１の導電型の半導体コアおよび第１の導電型と異なる第２の導電型の半導体シェルを備える。
【０００６】
一実施形態では、デバイスは、径方向半導体ナノワイヤを含むゲート制御されたエサキダイオード（例えば、ＴＦＥＴ）を備える。径方向半導体ナノワイヤの反対にドープされたコアとシェル間のトンネル電流は、ゲート電極によって径方向半導体ナノワイヤにもたらされる電界と実質的に平行に流れる。
【０００７】
別の実施形態では、デバイスは、平面状太陽電池および径方向ナノワイヤエサキダイオードを含むマルチ接合太陽電池を備える。
【図面の簡単な説明】
【０００８】
【図１Ａ】線Ｂ’−Ｂに沿った径方向ナノワイヤＴＦＥＴデバイスの上部断面図である。
【図１Ｂ】線Ａ’−Ａに沿った径方向ナノワイヤＴＦＥＴデバイスの側部断面図である。
【図１Ｃ】図１Ａおよび１Ｂのデバイスのバンド図である。
【図２】ＴＦＥＴの代替の実施形態の側部断面図である。
【図３】径方向ＴＦＥＴおよび軸方向ＴＦＥＴに対するドレイン電流（ドレインソース間電流）対ゲート電圧（ゲートソース間電圧）のシミュレーションプロットである。
【図４】軸方向ＴＦＥＴに対するドレイン電流（ドレインソース間電流）対ゲート電圧（ゲートソース間電圧）のシミュレーションプロットである。
【図５】径方向ＴＦＥＴに対するドレイン電流（ドレインソース間電流）対ゲート電圧（ゲートソース間電圧）のシミュレーションプロットである。
【図６】径方向ＴＦＥＴの寸法のプロットである。
【図７】径方向ＴＦＥＴの寸法のプロットである。
【図８】軸方向ＴＦＥＴの寸法のプロットである。
【図９】軸方向ＴＦＥＴの寸法のプロットである。
【図１０Ａ】図４、８、９のシミュレーションに使用された軸方向ナノワイヤを含むシミュレートされたＴＦＥＴの右側部分の側部断面図である。
【図１０Ｂ】図５、６、７のシミュレーションに使用された径方向ナノワイヤを含むシミュレートされたＴＦＥＴの右側部分の側部断面図である。
【図１０Ｃ】図１０Ｂに示す構造の例示的な実施形態である。
【図１１Ａ】本発明の実施形態のマルチ接合太陽電池の側部断面図である。
【図１１Ｂ】本発明の実施形態のマルチ接合太陽電池の側部断面図である。
【図１１Ｃ】本発明の実施形態のマルチ接合太陽電池の側部断面図である。
【図１１Ｄ】本発明の実施形態のマルチ接合太陽電池の側部断面図である。
【図１２Ａ】温度の関数としての電流対電圧のプロットであり、本発明の実施形態によるエサキダイオードの温度依存の電圧電流特性を示す。
【図１２Ｂ】ＰＶＣＲ対温度のプロットである。
【発明を実施するための形態】
【０００９】
本発明の実施形態は、いわゆるナノワイヤを含むナノ構造体に基づく。本出願のために、ナノワイヤは、その幅と直径がナノメートルの寸法を有し、典型的には細長い形状を有するとして解釈されるものとする。また、そうした構造体は、通常、ナノウイスカ、ナノロッド、ナノチューブ、一次元ナノ素子などと呼ばれる。
【００１０】
ナノワイヤは、１ミクロン未満、例えば５００ｎｍ以下の直径、および最大数ミクロンの長さを有する本質的にロッド形状の半導体構造であるあるのが好ましい。ナノワイヤは、その基部が基板に接続され、この基板がナノワイヤの下にエピタキシャル半導体層を含むことがある。
【００１１】
粒子支援成長、またはその全体が参照により本明細書に組み込まれる米国特許第７，３３５，９０８号に記載されたいわゆるＶＬＳ（気相−液相−固相）メカニズム、ならびに異なるタイプの化学ビームエピタキシーおよび気相エピタキシー法によって基板上にナノワイヤを形成する基本的なプロセスがよく知られている。しかし、本発明は、そうしたナノワイヤにもＶＬＳプロセスにも限定されない。
【００１２】
ナノワイヤを成長させるための他の適切な方法が当技術分野で知られており、例えば、その全体が参照により本明細書に組み込まれる米国特許第７，８２９，４４３号に示されている。この特許から、触媒として粒子を使用することなくナノワイヤを成長させることができるということになる。ナノワイヤは、窒化シリコンまたは別の絶縁層から作られたマスクなどの成長マスクの開口部を貫いて突出する。初めに基板上に成長マスクを設け、この成長マスクに開口部を生成することによってナノワイヤを成長させる。開口部は、その直径およびその相対的な位置調整の両方に関してよく制御されているのが好ましい。この一連の工程に対して、限定されないが、電子線リソグラフィ（ＥＢＬ）、ナノインプリントリソグラフィ、光リソグラフィ、および反応性イオンエッチング（ＲＩＥ）またはウェット化学エッチング法を含む、当技術分野で知られているいくつかの技法を使用することができる。開口部は、直径がおよそ１００ｎｍ、ピッチが０．５〜５μｍ間隔であるのが好ましい。開口部は、生成されるナノワイヤの位置および直径を規定する。次いで、ＣＶＤに基づくプロセスによって半導体ナノワイヤコアを成長させる。次いで、コアのまわりに径方向半導体シェルを形成することができる。
【００１３】
したがって、選択成長させたナノワイヤおよびナノ構造体、エッチングされた構造体、他のナノワイヤ、ならびにナノワイヤから作製された構造体も含まれる。
【００１４】
ナノワイヤは、径方向（または上から見たとき非円形の断面を有するナノワイヤに対する幅方向）に沿って均質ではない。ナノメートル寸法によって、ナノワイヤ材料に対して格子整合していない基板上への成長が可能になるだけではなく、ヘテロ構造もナノワイヤ中に設けることができる。ヘテロ構造（複数可）は、ナノワイヤの隣接するシェル部（１つまたは複数）とは異なる構成の半導体材料のコアを含む。シェルヘテロ構造セグメント（複数可）の材料は、コアとは異なる組成および／またはドーピングであってもよい。ヘテロ接合は、急峻であっても傾斜していてもよい。
【００１５】
本発明の一実施形態は、トンネル電流がナノワイヤ構造体の径方向に流れ、ラップゲートを使用して、ゲート電界がトンネル電流の流れと実質的に平行になるように電流の流れを制御するナノワイヤＴＦＥＴデバイス（例えば、ゲート制御されたエサキダイオード）を提供する。一実施形態において、ナノワイヤダイオードのｎ型部分とｐ型部分間のトンネル電流は、ナノワイヤを支持する基板主表面と実質的に平行に（例えば、０〜２０度の平行度の範囲で）、ならびに／またはナノワイヤおよびナノワイヤとゲート電極間に位置するゲート絶縁層に面するゲート電極の表面と実質的に垂直に（例えば、垂直から２０度以内で）流れる。これによって、電位ならびに電界が同時に変調され、電位および電界の両方がダイオードのｐ−ｎまたはｐ−ｉ−ｎ接合を横切る電流に寄与することが可能となる。
【００１６】
径方向トンネリング電界効果トランジスタのトンネル電流は、異なる多数キャリヤを有するナノワイヤの２つのセグメント間で、例えばｐ型コアとｎ型シェル間で、またはｎ型コアとｐ型シェル間で変調される。最大のトンネリング輸送効率は、キャリヤの熱励起による輸送が最小化され、キャリヤ輸送が直接トンネリングメカニズムによって支配される場合に達成される。提案したデバイスは、バイアスをかけられた条件の下で、トンネリングの寄与を強め、他の寄与、例えば、熱的に励起されたキャリヤおよび拡散輸送を制限する。前述の寄与間の比は、ソースとドレインのキャリヤ蓄積部間にバリアを導入することによってさらに向上させることができる。バリアまたは「プラグ」は、高いバンドギャップの半導体または傾斜状半導体から成ってもよく、ゲートからの印加電界に垂直な電流リークを最小化するという目的に役立ち、このゲートが支配的なトンネル電流がゲートによって印加された電界と平行となるように置かれる。
【００１７】
図１Ａ〜１Ｃは、本発明の一実施形態によるＴＦＥＴを示す。ナノワイヤは、高誘電率ゲート誘電体およびラップゲートによって囲まれた（Ａｌ）ＧａＳｂ／ＩｎＡｓ（Ｓｂ）径方向ヘテロ構造などの、ギャップが断続的なまたは互い違いになったｐｎ接合を含むのが好ましい。具体的には、基板上のｎ型ＩｎＡｓ層および／または基板内のｎ型にドープされたＩｎＡｓ領域などのｎ型ソース領域３上にナノワイヤ１を成長させる。ナノワイヤは、ｎ型ＩｎＡｓＳｂナノワイヤステム、およびソース領域と接触する径方向シェル部分５、ならびにｐ型ＡｌＧａＳｂナノワイヤの上部コア部７を含む。高誘電率誘電体層（例えば、酸化ハフニウム、酸化アルミニウム、酸化タンタルなど）９などのゲート絶縁層がシェル５を取り囲む。ゲート電極１１は、ゲート絶縁層９がゲート電極１１とナノワイヤシェル５間にはさまれるように、ゲート絶縁層９に隣接して位置する。ゲート電極１１は、図１Ａに示すようにゲート絶縁層９を完全に取り囲む中空円筒状ラップゲートであるのが好ましいが、必ずしもそうではない。あるいは、ゲート電極１１は、ゲート絶縁層を完全に取り囲むのではなくゲート絶縁層の１つまたは複数の部分に隣接して位置してもよい。ｐ型ＧａＳｂドレイン領域１３は、ナノワイヤ１の上部でコア７に接触して位置する。ソースおよびドレイン電極（明瞭にするため図示せず）は、それぞれのソース３およびドレイン１３領域と接触する。所望の場合、ナノワイヤ１の外側の個別のソース３および／またはドレイン１３領域は、省略されてもよく、ソースおよびドレイン電極は、ＴＦＥＴのそれぞれのソースおよびドレイン領域として機能するナノワイヤ１のそれぞれの領域５および７と直接接触してもよい。さらに、ｎ型およびｐ型領域の位置は、ダイオード内で逆にされてもよく、その他の任意の適切な半導体材料が上記のものの代わりに使用されてもよい。ある特定の代替の実施形態では、ナノワイヤコアは、ｐ型（Ａｌ）ＧａＳｂシェルに囲まれたｎ型ＩｎＡｓＳｂコアを含む。本実施例では、ドーピング型だけでなく対応する材料も逆にされている。その他の任意の適切な材料がコアおよびシェルに使用されてもよく、限定されることなく、例としてＧａＡｓＳｂ、ＧａＩｎＡｓ、ＩｎＰ、および／またはＩｎＰＡｓが挙げられる。好ましいが、非限定的な実施形態では、コア／シェルヘテロ構造の材料の選択によって、材料のバンド配列が、０．５〜１．５Ｅｇである伝導帯の不連続性および価電子帯の不連続性（ΔＥｃ、ΔＥｖ）のいずれかまたは両方によって互い違いにされ、ここでＥｇは（例えば、ｅＶを単位とする）バンドギャップエネルギーである。言いかえれば、図１Ｃに示すように、０．５Ｅｇ＜ΔＥｃ＜１．５Ｅｇ、または０．５Ｅｇ＜ΔＥｖ＜１．５Ｅｇである。さらに、バンド構造のエンジニアリングは、コア／シェルの寸法をバンド配列の精密な制御が可能となる量子領域（ｑｕａｎｔｕｍ  ｒｅｇｉｍｅ）にスケーリングすることによって達成されてもよい。加えて、キャリヤの輸送は、輸送に利用可能なキャリヤの高い選択性が可能となる閉じ込められた半導体中に形成される離散的なエネルギー準位によって制御されうる。本明細書に記載された実施形態のデバイスのい��れかおよび／またはすべてに上記の考慮すべき点を用いることができる。
【００１８】
図１Ａ〜１Ｃに示すように、ゲート電極１１からの電界１５は、領域５と領域７間のトンネル電流１７の方向に沿って方向付けられる。したがって、ナノワイヤダイオードのｎ型５部分とｐ型７部分間のトンネル電流１７の方向は、ナノワイヤを支持する基板主表面３ａと実質的に平行であり、および／またはナノワイヤ１およびゲート絶縁層９に面するゲート電極１１の表面１１ａと実質的に垂直である。本明細書で使用する場合、反対方向の流れ（すなわち、シェルからコアに対してコアからシェル）が並列であるとみなされる。
【００１９】
ＩｎＡｓＳｂ層５は、ゲート絶縁層９とコア７間に量子井戸が形成されるのに十分薄く作られるのが好ましい。これによって、トランジスタが量子キャパシタンス限界で動作することが可能となる。言いかえれば、ＩｎＡｓＳｂ層５中の電位が周囲のゲート電極１１からの電位によって変調される。
【００２０】
非限定的な一構成では、シェル層５は、量子井戸中の量子化状態を形成するのに十分薄く、これによってキャリヤのエネルギーを効果的に増大させる。一実施形態では、量子化エネルギーは、ギャップが断続的なヘテロ構造における伝導帯端と価電子帯端間のエネルギー差よりも大きい。これによって、ｎ側とｐ側それぞれの最低のエネルギー状態間のエネルギー分離が効果的にもたらされ、この分離が、ギャップが断続的なバンド配列を有する材料の組み合わせに対してさえトンネリングバリアとして働く。さらなる実施形態では、コアは、同様の方法でエネルギーを増大させる量子化状態を形成するのに十分薄く作られる。
【００２１】
一実施形態では、ＩｎＡｓ（Ｓｂ）層５および（Ａｌ）ＧａＳｂ層７は両方とも、トンネル距離を最小化し、それによってトンネル電流を増加させるのに十分に薄い（例えば、全体の厚さが２〜１５ｎｍなど、全体の厚さが２０ｎｍ未満である）。ある実施形態では、均一な電圧降下、ひいてはトンネリング領域全体（シェル５とコア７間のインターフェース）を横切る均一なトンネル電流を維持するため、ステム５Ａのインターフェースでの低いドーピングからドレイン１３へ向かってより高いドーピングとなる傾斜状ドーピングプロファイルがコア７内に存在してもよい。言いかえれば、ドーピングは、デバイス中で垂直方向に傾斜しており、ドーピング濃度がデバイスの頂部よりも底部の方が低い。
【００２２】
図１Ｂに示すデバイスは、以下の方法によって作製されうる。初めに、ソース領域３上にＩｎＡｓ（Ｓｂ）ナノワイヤステム５Ａを成長させる。次いで、ステム５Ａ上に軸方向（Ａｌ）ＧａＳｂヘテロ構造（すなわち、上部ナノワイヤコア部）７を成長させる。続いて、結果として生じるナノワイヤの底部（例えば、ステム５Ａ部分）を、マスキング層９Ａ、例えば、電気的絶縁層（例えば、ＳｉＮx、ＨＳＱ、ＳｉＯ2など）を形成することによって保護する。次いで、ナノワイヤ上にＩｎＡｓ（Ｓｂ）のシェル５を成長させ、ステム５Ａがマスキング層９Ａによって保護されている底部を除いてナノワイヤの外側をカバーする。これによって、径方向ＩｎＡｓＳｂシェル５で被膜されたＩｎＡｓ（Ｓｂ）５Ａ／ＧａＳｂ（Ａｌ）７軸方向ヘテロ構造ナノワイヤコアが形成される。次いで、ゲート絶縁層９およびラップゲート電極１１が、径方向ナノワイヤのまわりに形成される。
【００２３】
図２は、径方向ナノワイヤＴＦＥＴの代替の実施形態を示す。本デバイスは、径方向ヘテロ構造ナノワイヤを実現するため、基板上に成長させたナノワイヤコア７、およびコア７上に配置され、ナノワイヤコア５を少なくとも部分的に取り囲む少なくとも第１のシェル層５を備える少なくとも１つのナノワイヤ１を含む。コア７およびシェル５は、ｐｎ接合を形成するために反対導電型の（例えば、コア７がｐ型の場合、シェル５はｎ型であり、その逆であってもよい）半導体材料から作られるのが好ましい。所望の場合、任意選択の真性のシェル層がコア７とシェル５間に位置し、ｐｉｎ接合を形成してもよい。ゲート絶縁層９は、シェル５のまわりに位置し、ゲート電極１１は、ゲート絶縁層９に隣接して位置し、例えば、ゲート絶縁層９に巻き付く。径方向ナノワイヤ１のコア７（例えば、ｎ型コア）は、基板内の同じ導電型の半導体ソース領域３（例えば、ｎ型領域）に接触して位置してもよい。ソース電極１９は、領域３に接触して位置してもよく、ドレイン電極２１は、シェル５に接触して位置してもよい。所望の場合、同じ導電型（例えば、ｐ型）の任意選択の半導体ドレイン領域１３（例えば、別のシェル層または疑似バルクバルブ）がシェル５に接触して位置してもよく、その場合は、ドレイン電極２１がドレイン領域１３と接触する。任意選択の中間層の絶縁層（図示せず）がゲート電極９をソース電極１９およびドレイン電極２１から分離することができる。下記のバリア「プラグ」領域７Ｂおよび／または上記の傾斜状コアドーピングも、所望の場合、図２のデバイスに追加することができることに留意されたい。
【００２４】
本発明の実施形態の非限定的な１つの利点は、電界がトンネル電流の方向に沿って方向付けられ、トランジスタが必ずしも電界効果または空乏化に依存しないということである。さらなる利点は、高誘電率材料９が１つの半導体（例えば、領域５）と接触するだけであり、それによって材料の集積化が簡略化されるということである。さらなる利点は、ゲート制御されたダイオードがどのようなヘテロ構造に対してもいかなるきわどい位置調整も必要としないということである。別の利点は、電流密度を高くすることができ、トランジスタが３次元アレイで形成されるということである。最後に、限界寸法が側部面上の横方向過成長によって決まるため、本デバイスは、軸方向デバイスほどは直径を積極的にスケーリングする必要がない。
【００２５】
図３は、径方向ＴＦＥＴおよび軸方向ＴＦＥＴに対するドレイン電流（ドレインソース間電流）対ゲート電圧（ゲートソース間電圧）のシミュレーションプロットである。図４および５は、それぞれ軸方向ＴＦＥＴおよび径方向ＴＦＥＴに対するドレイン電流（ドレインソース間電流）対ゲート電圧（ゲートソース間電圧）のシミュレーションプロットである。図６〜７は、本発明の実施形態の径方向ＴＦＥＴの寸法のプロットであり、図８〜９は、比較例の軸方向ＴＦＥＴの寸法のプロットである。図７に径方向ナノワイヤシェル中の、および図９に軸方向ナノワイヤ中のｐｎ接合近くでの非局所的なトンネリングレートを示す。図１０Ａおよび１０Ｂは、図４、８、９および５、６、７においてそれぞれのシミュレーションに使用された、軸方向ナノワイヤおよび径方向ワイヤをそれぞれ含む、シミュレートされたＴＦＥＴの右側部分の側部断面図である。言いかえれば、図１０Ａおよび１０Ｂは、垂直の対称軸の右側にナノワイヤの右側を単に示す。
【００２６】
図１０Ａに示すシミュレートされた軸方向ナノワイヤは、ソース領域３の上に下部のｐ型半導体の軸方向部分８、および上部のｎ型半導体の軸方向部分６を含む。高誘電率酸化物ゲート絶縁層９は、ナノワイヤの両方の部分６、８を取り囲み、ラップゲート電極１１は、ナノワイヤの上方部分６に隣接するゲート絶縁層９に接触して位置する。ドレイン領域１３は、部分６の上に位置する。部分６および８は、ＴＦＥＴのｐｎ接合を形成する。ナノワイヤの半径は、２５ｎｍであり、部分６は、１０17ｃｍ-3のドナードーピング濃度ＮDを有するｎ型ＩｎＡｓを含み、部分８は、１０18ｃｍ-3のアクセプタドーピング濃度ＮAを有するｐ型（Ａｌ）ＧａＳｂを含む。ゲート絶縁層は、厚さが５ｎｍおよびεr＝２５である高誘電率酸化物層を含む。
【００２７】
図１０Ｂに示すシミュレートされた径方向ナノワイヤは、ソース領域３の上に下部のｐ型半導体部分７Ａ、および上部の軽くドープされたｎ型半導体部分（例えば、バリア部）７Ｂを備えるコア７を含む。高濃度にドープされたｎ型シェル５は、コア７のまわりに位置し、それによってシェル５が、上方部分７Ｂ、および下方部分７Ａの少なくとも頂部に巻き付きＴＦＥＴのｐｎ接合を形成する。高誘電率酸化物ゲート絶縁層９は、シェル５を取り囲み、ラップゲート電極１１は、シェル５に隣接するゲート絶縁層９に接触して位置する。（図１Ｃに示すマスキング層９Ａと同じでも異なってもよい）中間層の絶縁層１０は、ゲート電極１１およびシェル５をソース領域３から分離する。ドレイン領域１３は、部分６の上に位置する。ナノワイヤコア７の半径は、２５ｎｍであり、ナノワイヤシェル５の半径は、１０ｎｍであり、その結果半導体ナノワイヤ全体の半径が３５ｎｍとなる。シェル５は、１０17ｃｍ-3のドナードーピング濃度ＮDを有するｎ型ＩｎＡｓを備え、下方コア部７Ａは、１０18ｃｍ-3のアクセプタドーピング濃度ＮAを有するｐ型（Ａｌ）ＧａＳｂを含む。上方コア部７Ｂは、任意選択であり、１０16ｃｍ-3のドナードーピング濃度ＮDを有するｎ型ＩｎＰを含む。ゲート絶縁層９は、厚さが５ｎｍおよびεr＝２５である高誘電率酸化物層を含む。
【００２８】
バリア部７Ｂは、ナノワイヤのコア７Ａとシェル５間でＴＦＥＴ電流が流れ続けるようにしておくために設けられ、この流れは、ゲート電界に沿って、略水平の方向（例えば、径方向）であり、ここで垂直方向はナノワイヤコアの軸に沿っている。代替の実施形態では、部分７Ｂは、シェル５と同じ半導体材料であるが、シェル５よりも低いドーピング濃度で作られうる。あるいは、部分７Ｂは、電気的絶縁材料から、またはシェル５とは異なる半導体材料から作られてもよい。好ましい一実施形態では、バリア部７Ｂは、シェル５およびコア部７Ａの両方よりも高いバンドギャップを有する。一実施形態では、バリア部７Ｂは、シェル５よりも高いバンドギャップ、およびコア部７Ａよりも低いドーピングレベルを有する。バリア部７Ｂは、コア部７Ａおよびシェル５よりも大きなバンドギャップを有することに加えて、伝導帯端および価電子帯端の両方で十分に高いオフセットを有するべきであり、それによってバリアが効果的に漏れ電流を抑制することができるのが好ましい。したがって、バリア部７Ｂは、１０16ｃｍ-3以下（例えば、１０16ｃｍ-3までの不可避不純物レベル）のドーピング濃度を有する軽くドープされた真性の半絶縁性半導体を含んでもよく、またはバリア部７Ｂは、電気的絶縁材料を含んでもよい。部分７Ｂは、径方向ナノワイヤデバイスの「プラグ」と呼ばれることがある。
【００２９】
したがって、図１０Ｂに示すように、ナノワイヤコア７は、第１の（例えば、高い）ドーピング濃度を有する第１の（例えば、ｐ）導電型の第１の（例えば、下方の）半導体部分７Ａ、および第１の部分７Ａに隣接する（例えば、第１の部分７Ａ上の）コアに位置する第２の（例えば、上方の）部分７Ｂを備える。シェル５は、第２の（例えば、ｎ）導電型半導体から作られる。上方部分７Ｂは、電気的絶縁材料、または下方部分７Ａおよびシェル５よりも低い第２のドーピング濃度を有する半導体材料を含む。コアの下方部分７Ａは、第１の（例えば、ｐ）導電型の半導体ソース領域３と電気的に接触し、シェルは、第２の導電型のドレイン領域１３と電気的に接触する。シェル５は、コアの上方部分７Ｂに隣接して位置し、コアの下方部分７Ａと少なくとも部分的にオーバーラップし、ｐｎ接合２０を形成する。ゲート電極１１は、少なくとも部分的にｐｎ接合とオーバーラップする。ｐ側電極（明瞭にするため図示せず）は、ソース３と電気的に接触し、ｎ側電極（明瞭にするために図示せず）は、ドレイン領域１３と電気的に接触する。導電型（例えば、ｐおよびｎ）は、逆にされてもよく、上記以外の材料を代替の実施形態で使用してもよい。
【００３０】
図１０Ｃは、図１０Ｂで概略的に示したデバイスの構造の一実施形態を示す。径方向トンネリング電界効果トランジスタまたはゲート制御されたエサキダイオードは、径方向半導体ナノワイヤを含む。トンネル電流は、シェル５とコア７間のナノワイヤ中で変調され、シェル５およびコア７が反対の多数キャリヤ、例えば、ｐ型コアおよびｎ型シェル、またはその逆を有する。シェル５と同じ導電型を有する半導体のステム５Ａ上にコア／シェルを成長させることができ、例えば、ＩｎＡｓのｎ型ステムは、例えばｎ−ＩｎＡｓシェルに適する。コア７は、ステム５Ａとコア部７Ａ間に、軸方向の漏れ電流に対する阻止バリア７Ｂを含むのが好ましい。阻止バリア７Ｂは、高いバンドギャップの半導体セグメントの形態で、または部分７Ａ内に続いてもよい傾斜状ドーピングプロファイルとして、およびコア部７Ａと同一材料で実施されてもよい。バリアセグメント７Ｂの導入によって、上記のような径方向対軸方向のトンネル電流比を増加させる目的が満たされる。
【００３１】
ソース３およびドレイン１３電極は、ナノワイヤのステムセグメント５Ａおよびコア部７Ａに対して形成されるのが好ましい。ステム５Ａから見て、ナノワイヤの反対側端部で、コア／シェルセグメントの一部に対してシェル５の選択エッチングを行うことによって、コア部７Ａに直接電極形成を行うことができる。ステム５Ａおよび／またはシェル５とコア部７Ａ間に電流を流すことによってトンネル電流が生じ、コア部７Ａとシェル５間の接合にアクティブなトンネリングインターフェースが位置する。さらに、ナノワイヤは、共形の被覆を行う原子層堆積によって堆積させることが可能な高誘電率誘電体または酸化物９などの絶縁体で覆われる。上記のようなゲートが回りをすべて囲むデバイスアーキテクチャ（ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ  ｄｅｖｉｃｅ  ａｒｃｈｉｔｅｃｔｕｒｅ）において、アクティブなトンネリング接合上に配置され、絶縁体９によってシェル５から分離され、隣接するセグメント（例えば７Ｂ）とオーバーラップするまたはしない、あるいはアンダーラップ（ｕｎｄｅｒｌａｐ）するまたはしない第３の電極１１を使用して、コア部７Ａとシェル５間のトンネル電流を変調する。したがって、第３の電極（ゲート）１１は、コア部７Ａとシェル５間のトンネル電流と平行に電界を印加する。
【００３２】
上記のデバイスは、支配的なトンネル電流が、例えば、ｐ型ＧａＳｂコア７とｎ型ＩｎＡｓシェル５、またはその逆の、異なる多数キャリヤを有するナノワイヤの２つのセグメント間で変調される径方向トンネリング電界効果トランジスタを実現する。本デバイスは、バイアスをかけられた条件の下で、電流に径方向トンネリングの寄与を提供し、熱的に励起されたキャリヤおよび拡散輸送による寄与を制限する。前述の寄与間の比は、ソースとドレインのキャリヤの蓄積部間に導入されたバリア７Ｂによって改善され、ここでソース３は、ｎ型ＩｎＡｓシェル５に接続されたｎ型ＩｎＡｓナノワイヤステム５Ａと直列のｎ型ＩｎＡｓバッファ層であってもよく、ドレインは、金属電極１３に接続されたｐ型ＧａＳｂコア７Ａのすべてまたは一部であってもよい。バリアまたは「プラグ」７Ｂは、ＧａＡｓまたはＩｎＰなどの高いバンドギャップの半導体または傾斜状半導体から構成されてもよく、ゲートからの印加電界に垂直な電流リークを最小化し、ゲートは、支配的なトンネル電流がゲートによって印加される電界と平行となる、すなわち径方向トンネリングとなるように置かれる。
【００３３】
図３〜９のシミュレーションは、非局所的なトンネリングモデルを使用し、ゲート領域における直接トンネリングのみを考慮する。特定の理論によって拘束されずに、発明者らは、これが、逆サブスレッショルドスロープを劣化させる可能性のある欠陥／フォノン支援トンネリングがまったく存在しない場合にオン電流ならびにサブスレッショルドスロープ（ＳＳ）を予測するのに適度に正確であると考える。また、負バイアスに対する同時両極性もすべて省略されている。
【００３４】
図４に示す軸方向ナノワイヤＴＦＥＴのシミュレーションで、アンダーラップとは、ゲート電極１１が、図でそれと分かるほどにはナノワイヤの（Ａｌ）ＧａＳｂの下方部分８に達しない（すなわち、ゲート電極がｐｎ接合の上方に位置する）ことを意味する。オーバーラップとは、ゲート電極１１が、図４でそれと分かるほどにナノワイヤの（Ａｌ）ＧａＳｂの下方部分８上に達する（すなわち、ゲート電極がｐｎ接合の下方に延在する）ことを意味する。図５に示す径方向ナノワイヤＴＦＥＴのシミュレーションで、アンダーラップとは、ゲート電極１１がＩｎＡｓシェル５の端部（すなわち、底部）に達しないことを意味するが、オーバーラップとは、ゲート電極１１がＩｎＡｓシェル５の下方に達することを意味する。
【００３５】
シミュレートされたデバイスは両方とも、約７ｍＶ／ｄｅｃａｄｅの同様の最小のＳＳを示し、ここでｄｅｃａｄｅはドレイン電流が１０倍増加することに相当する。しかし、図１０Ａの軸方向ＴＦＥＴは、ゲートがアナダーラップまたはオーバーラップする場合に著しく劣化する。対照的に、図１０Ｂの径方向ＴＦＥＴは、アンダーラップおよびオーバーラップの影響に対してより優れた耐性を有し、これによって、ゲート電極をシェルとある量オーバーラップさせてまたはアンダーラップさせて設計することができるため、はるかにより堅牢な作製スキームが可能となる。
【００３６】
図１０Ｂに示すデバイスは、好ましい実施形態である。本構造は、従来技術と比較して以下の利点を提供する。上部のナノワイヤ「プラグ」部分７Ｂは、（印加されたソースドレイン間電界と平行な）トンネルキャリヤの通常の大きな横方向生成を阻止する。ドレインコンタクト１３を有するシェル５は、ＧａＳｂコア部７Ａと共に、コアの直径およびシェルの厚さ、ドーピングレベル、ならびに材料組成（例えば、ＳｂおよびＡｌの量）に依存して、非常に急峻な径方向ｐｎ接合（断続的または互い違いのギャップ配列）を実現する。ラップゲート１１によって、電界がｐｎ接合に垂直となり、それによって接合を横切る全電界（ソースドレイン間およびゲート電界）がｐｎ接合に本質的に垂直となる。これによって電位降下（電位の垂直部分は、要素５から７Ａの方向に構造を貫く断面全体にわたって一定である）が最小化され、したがって、フェルミ準位が接合の両側でほとんど一定となる。電界の平行部分はソースドレイン間電位を含む。接合を横切るフェルミ準位のほとんど階段状の変化がこのように誘起されることによって、６０ｍＶ／ｄｅｃのサブスレッショルドスイングおよび高いトンネル電流を提供するサブサーマルなキャリヤのトンネル生成が可能となる。
【００３７】
本発明の別の実施形態は、マルチ接合太陽電池の形成において使用することができるエサキダイオードの極性反転を提供する。図１１Ａに示すように、太陽電池１０１は、平面状ｐｎまたはｐｉｎ接合太陽電池１３１部分、および平面状太陽電池１３１上面１３２に直立する径方向エサキダイオード１部分を含む。具体的には、ダイオード１の長手方向軸は、平面状太陽電池１３１の上面１３２に垂直に延在することができる。
【００３８】
平面状太陽電池は、第１の導電型（例えば、ｎ型）の第１の領域（例えば、上部領域または層）１３３、および第２の導電型（例えば、ｐ型）の第２の領域（例えば下部領域または層）１３５を備えることができる。領域１３３および１３５は、ｐｎ接合を形成する。所望の場合、ｐｉｎ接合を形成するために領域１３３と領域１３５間に真性層が位置してもよい。
【００３９】
第２の領域１３５は、ドープされた半導体基板、半導体基板内のドープされた領域または半導体上に形成されたドープされた半導体層、導電性（例えば、金属）または絶縁性（例えば、セラミック、プラスチック、ガラス、石英などの）基板（明瞭にするため図示せず）を備えてもよい。第１の領域１３３は、半導体基板内のドープされた領域または第２の領域１３５上に形成されたドープされた半導体層を備えてもよい。領域１３３および１３５は、無機半導体、例えばＩＶ族（例えば、シリコン、ゲルマニウム、ＳｉＧｅなど）、ＩＩＩ−Ｖ族（例えば、ＧａＡｓ、ＩｎＰなど）、またはＩＩ−ＶＩ族（例えば、ＣｄＴｅなど）半導体などのいかなるタイプの半導体を備えてもよい。例えば、領域１３３は、ｎ型シリコンであってもよく、領域１３５は、ｐ型シリコンであってもよい。
【００４０】
平面状太陽電池１３１の上面１３２は、窒化シリコン、酸化シリコンなどの電気的絶縁マスキング層１０９Ａを備えることができる。層１０９Ａは、特にコア７およびシェル５によって形成された太陽電池接合で吸収される波長よりも上の波長の太陽放射に対して透明であるのが好ましい。ナノワイヤ１は、マスキング層１０９Ａの開口部１１１を貫いて突出する。
【００４１】
上記のように触媒を使用せずに、開口部１１１を貫いて露出した半導体領域１３３上にナノワイヤ１のコア７を成長させることができる。あるいは、金属触媒粒子を使用して、または選択的領域成長によって、領域１３３の上面１３２にナノワイヤ１のコア７を初めに成長させ、続いてやはり上記したように、ナノワイヤコアのまわりにマスキング層１０９Ａを形成し、次いで露出したコア７のまわりにシェル５を成長させることができる。
【００４２】
平面状太陽電池１３１のナノワイヤコア７および第１の領域１３３は、互いに接触し、同じ導電型（例えば、ｎ型）を有する。平面状太陽電池１３１のシェル５および第２の領域１３５は、互いに接触せず、コア７および第１の領域１３３とは異なる同じ導電型（例えば、ｐ型）を有する。
【００４３】
図１１Ａに示す構造は、マルチ接合平面状／ナノワイヤハイブリッド太陽電池の２つのｐｎ接合を形成するのが好ましく、ナノワイヤの接合がＩＩＩ／Ｖ半導体を主体とし、基板（例えば、平面状太陽電池）の接合がＳｉを主体とするのが好ましい。コアおよびシェルの領域は、例えば、ＧａＡｓ／ＩｎＰなどのＩＩＩ−Ｖ材料を含むことができる。
【００４４】
径方向ナノワイヤエサキダイオードは、性能を改善するため、多量にドープされたｎ＋＋／ｐ＋＋コア／シェル領域およびヘテロ構造のバンドギャップ不連続性を利用する、「一周する（ｃｉｒｃｕｍｖｅｎｔｉｎｇ）」（例えば、円周状（ｃｉｒｃｕｍｆｅｒｅｎｔｉａｌ））ヘテロ構造エサキダイオードである。エサキバンド通過極性反転は、高エネルギーバンドギャップのナノワイヤ太陽電池内で励起されたキャリヤのバンドエネルギーを保持するのに有利である。また、これによって、接合間で臨界電流を一致させるのが容易となるように、接合の励起体積にエサキダイオード領域を一致させる利点が提供される。これは、軸方向ナノワイヤエサキダイオードの使用に比べて特に有利である。
【００４５】
図１１Ｂは、マルチ接合太陽電池１０１の別の実施形態を示し、シェル５がコア７の頂部にバルブまたは疑似バルク領域を備える。所望の場合、追加のマスキング層１０９Ｂをシェル５と第１のマスキング層１０９Ａとの間に形成することができる。
【００４６】
図１１Ｃは、別の実施形態のマルチ接合太陽電池１０１を示し、コア７が、異なるＩＩＩ−Ｖ半導体および／または上記のゲート制御されたＴＦＥＴ用途向けの特別の値の、第１の導電型の異なるドーピングレベルから成る下方７Ｃ領域および上方７Ｄ領域を含むヘテロ構造を備える。
【００４７】
図１１Ｄは、太陽電池１０１に対するｎ側電極１４１およびｐ側電極１４３の接続を示す。ｎ側（例えば、ナノワイヤ側）電極１４１を形成する前に、追加のシェル層、第１の導電型（例えば、ｎ型）のバルクまたは疑似バルク領域１１３が、第２の導電型（例えば、ｐ型）のシェル５上に、およびそのシェル５に接触して形成される。それゆえ、本実施態様では、ナノワイヤの径方向シーケンスは、（本バージョンでは）、ｎ＋＋／ｐ＋＋／ｐ／ｉ／ｎ／ｎ＋領域から構成され、ここで第１のｎ＋＋／ｐ＋＋接合がエサキトンネルダイオードを構成し、ｐ／ｉ／ｎダイオードがアクティブで、大きなバンドギャップの太陽電池であり、ｎ＋層がナノワイヤ太陽電池の接触面層を提供するためにある。
【００４８】
次いで、ｎ側電極１４１を領域１１３に接触させて形成する。太陽電池１０１のナノワイヤ側が太陽放射に曝される場合、電極１４１は、透明な導電性酸化物（ＴＣＯ）、例えば、インジウム錫酸化物、酸化亜鉛などの太陽放射に対して実質的に透明な電気的導電材料から作られる。ｐ側電極１４３は、平面状太陽電池１３１の領域１３５と接触して形成される。電極１４３は、Ａｌ、Ｃｕ、Ｔｉ、Ａｇなどの、およびそれらの合金などの任意の適切な金属から作られてもよい。
【００４９】
図１１Ｄに示すように、エサキダイオードは、マルチ接合太陽電池１０１の「第３の接合」を形成し、バンドギャップの高さがキャリヤに対して保持する「局所的なエントロピー」を逸らし、溢れ出させることになるいかなる金属接触もなしに、平坦な接合と径方向の接合が直列になるようにキャリヤの極性を切り替える。
【００５０】
所望の場合、半導体領域の導電型は、逆にされてもよい。さらに、１つのナノワイヤ１が示されているが、（事実上）すべてのフォトンがワイヤアレイによってトラップされ、それによって基板のｐｎ接合がより高いバンドギャップを有するナノワイヤのｐｎ接合を通過したフォトンのみに曝されるように、多数（例えば、複数）のナノワイヤが平面状の太陽電池１３１上に形成されることを理解されたい。
【００５１】
図１２Ａおよび１２Ｂは、本発明の実施形態によるエサキダイオードの温度依存特性を示す。図１２Ａは、温度を関数とした電流対電圧のプロットであり、図１２Ｂは、ＰＶＣＲ対温度のプロットであり、ここでＰＶＣＲは径方向ナノワイヤエサキダイオードに対する山対谷の電流比（ＰＶＣＲ＝Ｉpeak／Ｉvalley）である。図１２Ａからわかるように、プロットは、４．２Ｋ〜２９５Ｋのすべての測定温度で、電圧の関数としての電流にディップ（すなわち、谷）を含む。これは、負の微分抵抗およびエサキトンネリングダイオードの挙動の特徴である。図１２Ｂは、ＰＶＣＲが２９５Ｋ以下のすべての測定温度に対し１０を上回っていること（例えば、２９５Ｋの室温あたりで１１〜１４のように１０を上回るＰＶＣＲ）を示し、ＰＶＣＲは、より低い温度（例えば、４．２〜３０Ｋなどの６０Ｋ未満）で１０１〜１０５のように１００を上回る。
【００５２】
ダイオードは、ｎ型の多量に硫黄がドープされたＩｎＰコアおよび多量にＺｎがドープされたＩｎＧａＡｓシェルを備える。この材料の組み合わせ、または他の適切な材料、例示されるが、限定されることなく、ＧａＡｓＳｂ、ＧａＩｎＡｓ、ＩｎＰ、および／またはＩｎＰＡｓが、上記の実施形態のデバイスのいずれかおよび／またはすべてにおいてコアおよびシェルに使用されてもよい。さらに、バンド構造のエンジニアリングは、バンド配列の精密な制御を可能にする量子領域にコア／シェルの寸法をスケーリングすることによって達成されてもよい。加えて、キャリヤの輸送は、輸送に利用可能なキャリヤの高い選択性が可能となる閉じ込められた半導体中に形成された離散的なエネルギー準位によって制御されてもよい。
【００５３】
開示した実施形態についての前述の説明は、当業者のいずれもが記載された実施形態を作るまたは使用することができるように提供されている。これらの実施形態に対する様々な変更形態は、当業者には容易に明らかであり、本明細書に規定された一般的な原理は、本開示の範囲から逸脱せずに他の実施形態に適用されてもよい。したがって、本発明は、本明細書に示された実施形態に限定されることは意図されておらず、以下の特許請求の範囲ならびに本明細書に開示された原理および新規な特徴と一致する最も広い範囲を与えられるものとする。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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