(57)【特許請求の範囲】
【請求項１】
パターン全体を、電源レールベースパターンを含む第１のマスクパターンと、第２のマスクパターンと、に分解することと、
前記第１のマスクパターンの前記電源レールベースパターンに少なくとも部分的に整合する電源レール挿入パターンを、前記第２のマスクパターン上に生成することと、を含む方法。
【請求項２】
前記パターン全体を分解することは、前記電源レールベースパターンを前記第１のマスクパターン上の第１の電源レールの区域に分解することと、前記電源レールベースパターンを前記第１のマスクパターン上の第２の電源レールの区域に分解することと、を含み、
前記電源レール挿入パターンを生成することは、前記電源レール挿入パターンを前記第２のマスクパターン上の前記第１の電源レールの区域に生成することと、前記電源レール挿入パターンを前記第２のマスクパターン上の前記第２の電源レールの区域に生成することと、を含む、請求項１に記載の方法。
【請求項３】
前記パターン全体を分解することは、前記電源レールベースパターンを前記第１のマスクパターン上の第１の電源レールの区域に分解することと、前記電源レールベースパターンを前記第２のマスクパターン上の第２の電源レールの区域に分解することと、を含み、
前記電源レール挿入パターンを生成することは、前記電源レール挿入パターンを前記第２のマスクパターン上の前記第１の電源レールの区域に生成することと、前記電源レール挿入パターンを前記第１のマスクパターン上の前記第２の電源レールの区域に生成することと、を含む、請求項１に記載の方法。
【請求項４】
前記電源レールベースパターンと、前記第２のマスクパターン内にパターン化されたセルの輪郭との間の距離に基づいて、前記電源レール挿入パターンの挿入部の寸法を選択することをさらに含む、請求項１に記載の方法。
【請求項５】
前記パターン全体を分解することは、前記第１のマスクパターンと前記第２のマスクパターンとの間の前記パターン全体の相互接続パターンを分解することを含み、
前記電源レール挿入パターンを生成することは、前記電源レールベースパターンと、前記第２のマスクパターン上で最も近い相互接続パターンとの間の距離に基づいて、前記電源レール挿入パターンを生成することを含む、請求項１に記載の方法。
【請求項６】
前記電源レールベースパターンの一部をそれぞれ含む複数のセルパターンを含む前記パターン全体を提供することをさらに含み、
前記パターン全体を分解することは、前記電源レールベースパターンを前記複数のセルパターンの各々に部分的に配置された電源レールベースパターンに分解することを含み、
前記電源レール挿入パターンを生成することは、前記電源レールベースパターンの長手方向に沿って分離された複数の挿入部を生成することを含む、請求項１に記載の方法。
【請求項７】
前記複数の挿入部の各々と、前記複数の挿入部の各々と前記長手方向に整合された前記第２のマスクパターン上で最も近い相互接続パターンと、の間の横断方向の距離に基づいて、前記複数の挿入部の各々の寸法を選択することをさらに含む、請求項６に記載の方法。
【請求項８】
前記第１のマスクパターンと前記第２のマスクパターンとの間の照射線量スキューに基づいて、前記電源レール挿入パターンのサイズを選択することをさらに含む、請求項１に記載の方法。
【請求項９】
前記電源レール挿入パターンを生成することは、前記電源レールベースパターンの長手方向の全長に延在し、且つ、前記電源レールベースパターンの横断方向の全幅未満に延在する挿入部を生成することを含む、請求項１に記載の方法。
【請求項１０】
前記電源レール挿入パターンを生成することは、リソグラフィプロセスのスティッチングルールに従って前記電源レールベースパターンの横断方向に沿って分離された複数の挿入部を生成することをさらに含む、請求項１に記載の方法。
【請求項１１】
前記第１のマスクパターンを含む第１のフォトリソグラフィマスクを生成することと、前記第２のマスクパターンを含む第２のフォトリソグラフィマスクを生成することと、をさらに含む、請求項１に記載の方法。
【請求項１２】
前記第１のフォトリソグラフィマスクおよび前記第２のフォトリソグラフィマスクを使用して、半導体デバイスを製造することをさらに含む、請求項１１に記載の方法。
【請求項１３】
コンピュータシステムの少なくとも１つのプロセッサによって実行される制御ロジックを記憶するコンピュータ可読記憶媒体であって、前記制御ロジックは、
パターン全体を、電源レールベースパターンを含む第１のマスクパターンと、複数の相互接続パターンのうち第１の相互接続パターンを含む第２のマスクパターンと、に分解することと、
前記電源レールベースパターンと前記第１の相互接続パターンとの間の距離を決定することと、
前記距離に基づく電源レール挿入パターンであって、前記第１のマスクパターンの前記電源レールベースパターンに少なくとも部分的に整合する電源レール挿入パターンを、前記第２のマスクパターン上に生成することと、を行う命令を含む、コンピュータ可読記憶媒体。
【請求項１４】
前記制御ロジックは、前記電源レールベースパターンを前記第１のマスクパターン上の第１の電源レールの区域に分解し、前記電源レールベースパターンを前記第１のマスクパターン上の第２の電源レールの区域に分解する命令を含み、
前記制御ロジックは、前記電源レール挿入パターンを前記第２のマスクパターン上の前記第１の電源レールの区域に生成し、前記電源レール挿入パターンを前記第２のマスクパターン上の前記第２の電源レールの区域に生成する命令を含む、請求項１３に記載のコンピュータ可読記憶媒体。
【請求項１５】
前記制御ロジックは、前記電源レールベースパターンを前記第１のマスクパターン上の第１の電源レールの区域に分解し、前記電源レールベースパターンを前記第２のマスクパターン上の第２の電源レールの区域に分解する命令を含み、
前記制御ロジックは、前記電源レール挿入パターンを前記第２のマスクパターン上の前記第１の電源レールの区域に生成し、前記電源レール挿入パターンを前記第１のマスクパターン上の前記第２の電源レールの区域に生成する命令を含む、請求項１３に記載のコンピュータ可読記憶媒体。
【請求項１６】
前記制御ロジックは、前記電源レールベースパターンと、前記第２のマスクパターン内にパターン化されたセルの輪郭との間の距離に基づいて、前記電源レール挿入パターンの挿入部の寸法を選択する命令を含む、請求項１３に記載のコンピュータ可読記憶媒体。
【請求項１７】
前記制御ロジックは、前記電源レールベースパターンの一部をそれぞれ含む複数のセルパターンを含む前記パターン全体を提供する命令を含み、
前記制御ロジックは、前記電源レールベースパターンを、前記セルパターンの各々に部分的に配置された電源レールベースパターンに分解する命令を含み、
前記制御ロジックは、前記電源レールベースパターンの長手方向に沿って分離された複数の挿入部を生成する命令を含む、請求項１３に記載のコンピュータ可読記憶媒体。
【請求項１８】
前記制御ロジックは、前記複数の挿入部の各々と、前記複数の挿入部の各々と前記長手方向に整合された前記第２のマスクパターン上で最も近い相互接続パターンと、の間の横断方向の距離に基づいて、前記複数の挿入部の各々の寸法を選択する命令を含む、請求項１７に記載のコンピュータ可読記憶媒体。
【請求項１９】
前記制御ロジックは、前記第１のマスクパターンと前記第２のマスクパターンとの間の照射線量スキューに基づいて、前記電源レール挿入パターンのサイズを選択する命令を含む、請求項１３に記載のコンピュータ可読記憶媒体。
【請求項２０】
前記制御ロジックは、前記電源レールベースパターンの長手方法の全長に延在し、且つ、前記電源レールベースパターンの横断方向の全幅未満に延在する挿入部を生成する命令を含む、請求項１３に記載のコンピュータ可読記憶媒体。
【請求項２１】
前記制御ロジックは、リソグラフィプロセスのスティッチングルールに従って前記電源レールの横断方向に沿って分離された複数の挿入部を生成する命令を含む、請求項１３に記載のコンピュータ可読記憶媒体。
【請求項２２】
半導体の製造方法であって、
半導体ウエハを提供することと、
電源レールベースパターンを有する第１の画像を含む第１のフォトリソグラフィマスクを提供することと、
前記第１の画像を前記半導体ウエハ上に転写することと、
前記第１のフォトリソグラフィマスクの前記電源レールベースパターン内に整合するように配置された電源レール挿入パターンを有する第２の画像を含む、第２のフォトリソグラフィマスクを提供することと、
前記第２の画像を前記半導体ウエハ上に転写することと、
前記転写された画像をエッチングマスクとして使用して、複数のトレンチを前記半導体ウエハ内にエッチングすることと、
導電材料を前記半導体ウエハの前記トレンチ内に堆積させて電源レールをプリントすることと、を含む、製造方法。
【請求項２３】
前記半導体ウエハを提供することは、
絶縁層と、前記絶縁層上に配置されたハードマスク層と、を有する半導体ウエハを提供することをさらに含み、
前記第１の画像を転写することは、
前記半導体ウエハ上に配置された第１のフォトレジスト上に前記第１のフォトリソグラフィマスクの前記第１の画像を露光することと、
前記第１のフォトレジストを現像して前記電源レールベースパターンを含む第１のエッチングマスクを形成することと、
前記第１のエッチングマスクを使用して、前記第１の画像を前記ハードマスク層内にエッチングすることと、をさらに含む、請求項２２に記載の製造方法。
【請求項２４】
前記第２の画像を転写することは、
前記半導体ウエハ上に配置された第２のフォトレジスト上に前記第２のフォトリソグラフィマスクの前記第２の画像を露光することと、
前記第２のフォトレジストを現像して前記電源レール挿入パターンを含む第２のエッチングマスクを形成することと、
前記第２のエッチングマスクを使用して、前記第２の画像を前記ハードマスク層内にエッチングすることと、をさらに含む、請求項２３に記載の製造方法。
【請求項２５】
前記複数のトレンチを前記半導体ウエハ内にエッチングすることは、前記ハードマスク層をハードエッチングマスクとして使用して、前記絶縁層をエッチングすることを含む、請求項２４に記載の製造方法。
【請求項２６】
プロセスによって製造される第１の層を備える半導体を含む装置であって、
前記プロセスは、
電源レールベースパターンを有する第１の画像を含む第１のフォトリソグラフィマスクを提供することと、
前記第１の画像をウエハ上に転写することと、
前記第１のフォトリソグラフィマスクの前記電源レールベースパターン内に整合するように配置された電源レール挿入パターンを有する第２の画像を含む、第２のフォトリソグラフィマスクを提供することと、
前記第２の画像を前記ウエハ上に転写することと、
前記転写された画像をエッチングマスクとして使用して、複数のトレンチを前記ウエハ内にエッチングすることと、
導電材料を前記ウエハの前記トレンチ内に堆積させて電源レールをプリントすることと、を含む、装置。
【請求項２７】
前記第１の層は、絶縁材料および導電材料を含み、
前記第１の層は、
前記第１のフォトリソグラフィマスクの前記第１の画像を、前記ウエハ上に配置された第１のフォトレジスト上に露光することと、
前記第１のフォトレジストを現像して、前記電源レールベースパターンを含む第１のエッチングマスクを形成することと、
前記第１のエッチングマスクを使用して前記第１の画像をハードマスク層内にエッチングすることと、によって製造される、請求項２６に記載の装置。
【請求項２８】
前記第１の層は、
前記第２のフォトリソグラフィマスクの前記第２の画像を前記ウエハ上に配置された第２のフォトレジスト上に露光することと、
前記第２のフォトレジストを現像して、前記電源レール挿入パターンを含む第２のエッチングマスクを形成することと、
前記第２のエッチングマスクを使用して前記第２の画像を前記ハードマスク層内にエッチングすることと、によって製造される、請求項２７に記載の装置。
【請求項２９】
前記第１の層は、前記ハードマスク層をハードエッチングマスクとして使用して前記絶縁材料をエッチングすることによって製造される、請求項２７に記載の装置。
【請求項３０】
前記第１のフォトリソグラフィマスクおよび前記第２のフォトリソグラフィマスクがまとまって、電源レールベースパターンの一部をそれぞれ含む複数のセルパターンを有するパターン全体を形成し、前記電源レールベースパターンは前記セルパターンの各々に部分的に配置され、前記電源レール挿入パターンは前記電源レールベースパターンの長手方向に沿って分離された複数の挿入部を含む、請求項２６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、概して、ダブルパターンリソグラフィのための金属密度分布に関し、特に、ダブルパターンリソグラフィの金属密度分布のための電源レールアーキテクチャに関する。
【背景技術】
【０００２】
半導体産業は、より高い機能性を達成し、且つ、製造コストを削減するために、より小さいチップ面積上により高密度の半導体デバイスを有する集積回路を製造することを目標としている。大規模集積に対する要望は、回路の寸法およびデバイス外観の継続的な縮小につながっている。電界効果トランジスタのゲート長や導電ラインの幅などの構造のサイズを縮小する能力は、リソグラフィ性能によって決定される。
【０００３】
従来のフォトリソグラフィシステムでは、放射線を、マスクもしくはレチクルを通して、または、マスクもしくはレチクルで反射させて提供し、半導体ウエハ上に画像を形成する。一般的に、画像の焦点をウエハ上に合わせ、フォトレジスト材料などの材料層を露光してパターン化する。次に、フォトレジスト材料を利用して、ドーピング領域、堆積領域、エッチング領域、または、他の構造および特徴を、半導体ウエハの１つ以上の層に規定する。また、フォトレジスト材料は、半導体デバイスの金属層と関連する導電ラインまたは導電パッドを規定することができる。さらに、フォトレジスト材料は、分離領域、トランジスタゲート、または、他のトランジスタ構造および要素を規定することができる。
【０００４】
多重露光／パターンプロセスは、２つ以上のフォトリソグラフィサブプロセスと２つ以上のフォトマスクとを利用し、非常に小さく、密に詰められた機構のパターンを形成するために使用することができる。フォトマスク上のライン間のピッチまたは距離は、フォトリソグラフィプロセスで使用される所定の波長およびレンズの口径についての特定の量よりも大きくなければならない。
【０００５】
ピッチまたはライン間隔の縮小は、最終的に、フォトリソグラフィツールの実際的な性能によって制限される。したがって、一般的には、特定の設計ルールを使用して、所望の半導体デバイスの機構の実行可能性および製造可能性を確認する。例えば、設計ルールチェック（ＤＲＣ）技術を適用して、ローカル相互接続などの導電配線の提案されたレイアウト内の潜在的なチップ−チップ間および／またはチップ−ライン間の違反を特定することができる。したがって、提案されたレイアウトが、特定のフォトリソグラフィツールに対して短すぎるチップ−チップまたはチップ−ライン間隔を含む場合には、提案されたレイアウトを使用して、いくつかの導電配線が互いに短絡することなくデバイスを製造することができなくなる場合がある。また、重畳またはスティッチ長さに関する制限が、様々なフォトリソグラフィプロセスに課せられることがある。スティッチ長さは、両方のフォトマスク上に存在する、重畳してパターン化された区域の長さである。
【０００６】
さらに、各々のフォトマスクを通過する光の量のバランスである照射線量バランスは、製造時の限界寸法の配線幅に対するプロセス制御に影響する。アンバランスな照射線量は、狭すぎるまたは広すぎる配線の原因となり、短絡した配線または望ましくない間隙もしくはボイドにつながる場合がある。例えば、典型的な設計は、設計の機能ユニットとの間に電流を提供する電源レールとして知られている大きな導電区域を含む場合がある。電源レールは、典型的には、単一のマスクでパターン化されるが、電源レールを備えるフォトマスク上でより高い線量密度分布になる大きなスキューを生じている。スキューが原因で低下したプロセス制御は、所望の設計から大幅に異なる機構およびラインを含む場合がある印刷物を結果としてもたらす。
【発明の概要】
【課題を解決するための手段】
【０００７】
いくつかの実施形態では、方法は、パターン全体を、電源レールベースパターンを含む第１のマスクパターンと、第２のマスクパターンと、に分解することと、第１のマスクパターンの電源レールベースパターンに少なくとも部分的に整合された電源レール挿入パターンを、第２のマスクパターン上に生成することと、を含む。
【０００８】
いくつかの実施形態では、コンピュータシステムの少なくとも１つのプロセッサによって実行される制御ロジックを記憶する非一時的（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）なコンピュータ可読媒体が提供される。制御ロジックは、パターン全体を、電源レールベースパターンを含む第１のマスクパターンと、複数の相互接続パターンのうち第１の相互接続パターンを含む第２のマスクパターンと、に分解し、電源レールパターンと第１の相互接続パターンとの間の距離を決定し、当該距離に基づく電源レール挿入パターンであって、第１のマスクパターンの電源レールベースパターンに少なくとも部分的に整合された電源レール挿入パターンを第２のマスクパターン上に生成するための、コードおよびデータ構造を含む命令を含む。
【０００９】
いくつかの実施形態では、半導体の製造方法が提供される。この方法は、半導体ウエハを提供することと、電源レールベースパターンを有する第１の画像を含む第１のフォトリソグラフィマスクを提供することと、第１の画像をウエハ上に転写することと、第１のフォトリソグラフィマスクの電源レールベースパターン内に整合するように配置された電源レール挿入パターンを有する第２の画像を含む第２のフォトリソグラフィマスクを提供することと、第２の画像をウエハ上に転写することと、転写された画像をエッチングマスクとして使用して複数のトレンチをウエハ内にエッチングすることと、ウエハのトレンチ内に導電材料を堆積させて電源レールをプリントすることと、を含む。
【００１０】
いくつかの実施形態では、第１の層を備えた半導体を含む装置が提供される。第１の層は、電源レールベースパターンを有する第１の画像を含む第１のフォトリソグラフィマスクを提供することと、第１の画像をウエハ上に転写することと、第１のフォトリソグラフィマスクの電源レールベースパターン内に整合するように配置された電源レール挿入パターンを有する第２の画像を含む第２のフォトリソグラフィマスクを提供することと、第２の画像をウエハ上に転写することと、転写された画像をエッチングマスクとして使用して複数のトレンチをウエハ内にエッチングすることと、導電材料をウエハのトレンチ内に堆積させて電源レールをプリントすることと、を含むプロセスによって製造される。
【００１１】
本明細書に開示された実施形態の利点は、容易に理解され、同様に、添付の図面に関連して考慮される場合には、以下の発明を実施するための形態を参照することによって、よりよく理解されるであろう。
【図面の簡単な説明】
【００１２】
【図１Ａ】いくつかの実施形態によるマスクパターン全体の簡略ブロック図である。
【図１Ｂ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図１Ｃ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図２Ａ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図２Ｂ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図３Ａ】いくつかの実施形態による電源レールパターンの簡略ブロック図である。
【図３Ｂ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図３Ｃ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図４】いくつかの実施形態による装置の簡略ブロック図である。
【図５Ａ】いくつかの実施形態によるマスクパターン全体の簡略ブロック図である。
【図５Ｂ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図５Ｃ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図６Ａ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図６Ｂ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図７Ａ】いくつかの実施形態によるマスクパターン全体の簡略ブロック図である。
【図７Ｂ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図７Ｃ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図８Ａ】いくつかの実施形態によるマスクパターン全体の簡略ブロック図である。
【図８Ｂ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図８Ｃ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図９Ａ】いくつかの実施形態によるマスクパターン全体の簡略ブロック図である。
【図９Ｂ】いくつかの実施形態によるマスクパターンの簡略ブロック図である。
【図１０】実施形態による方法を示すフロー図である。
【図１１】実施形態による方法を示すフロー図である。
【発明を実施するための形態】
【００１３】
以下の発明を実施するための形態は、本質的に単なる例示であり、用途および使用を限定することを意図しない。本明細書で使用される場合、「例示的」という用語は、「実施例、事例または実例として機能すること」を意味する。したがって、本明細書にて「例示的」として記載される任意の実施形態は、必ずしも他の実施形態よりも好ましい、または、有利であると解釈されるべきでない。本明細書に記載の全ての実施形態は、当業者が、開示された実施形態を製造または使用することを可能にするように提供され、且つ、特許請求の範囲で定義された本開示の範囲を限定しないように提供された、例示的な実施形態である。さらに、上述した技術分野、背景、概要、以下の詳細な説明に提示され、もしくは、任意の特定の実施形態もしくはコンピュータシステムのために提示された、明示または暗示の理論によって束縛されることを意図するものではない。
【００１４】
本明細書では、第１および第２などの関係を示す用語は、１つのエンティティまたは作用を、他のエンティティまたは作用から区別するためのみに使用することができ、必ずしもかかるエンティティもしくは作用間の実際の関係または順番を必要とすることも、暗示することもない。「第１」、「第２」、「第３」等の数は、単に複数のうち異なる単体を示し、請求項の文言によって具体的に定義されない限り、一切の順番または順序を意味しない。さらに、以下の説明では、一緒に「接続されている」もしくは「連結されている」要素または特徴に言及している。本明細書で使用される場合、「接続されている」とは、別の要素／特徴に対して、必ずしも機械的にということではなく、直接に接合する（または、直接に通信可能である）１つの要素／特徴を指す場合がある。同様に、「連結されている」とは、他の要素／特徴に対して、必ずしも機械的にということではなく、直接または間接的に接合する（または、直接もしくは間接的に通信可能である）１つの要素／特徴を指す場合がある。しかしながら、２つの要素が「接続されている」として以下に説明されていても、これらの要素が「連結されている」こともあり、その逆も同様であることを理解されたい。したがって、本明細書に示されたブロック図は、要素の実施例の配設を示しているが、追加の介在する要素、デバイス、特徴または構成要素が実際の実施形態内に存在してもよい。
【００１５】
最後に、簡潔さのために、コンピュータシステムおよびコンピュータシステムの他の機能的態様（およびシステムの個別の動作構成要素）に関連する従来の技術および構成要素は、本明細書では詳細に説明されないことがある。さらに、本明細書に含まれる様々な図に示される接続ラインは、様々な要素間の実施例の機能的関係および／または物理的連結を表すことを意図する。多くの代替もしくは追加の機能的関係または物理的接続が、本明細書で開示された実施形態に存在する場合があることに留意すべきである。
【００１６】
いくつかの実施形態では、改善された照射線量の製造方法および半導体製品が提供される。本発明の他の望ましい特徴および特性は、添付の図面と併せて以下の発明を実施するための形態および添付の特許請求の範囲から明らかになる。
【００１７】
フォトリソグラフィおよび様々なフォトリソグラフィ技術が、半導体デバイスの製造中に使用される。かかる技術を使用して、フォトレジスト材料のパターンを半導体ウエハ上に形成することができ、かかるパターンは、形成対象、処置対象、または、処理対象となる機構、領域および／もしくは区域の境界を規定する。例えば、フォトリソグラフィを使用して、電源レール、ローカル相互接続、活性半導体領域、ゲート構造、側壁スペーサ、エッチングマスク、イオン注入マスクなどのレイアウトを規定することができる。この点に関して、典型的なフォトリソグラフィシステムは、放射源、光学部品（例えば、レンズ、ミラー、または、水などの液体）、マスク、および、フォトリソグラフィを受けるウエハのためのステージを用いる。かかるフォトリソグラフィシステムは、マスク上に設けられたパターンまたは画像を、ウエハの目標材料または表面に転写するように構成されている。
【００１８】
フォトレジスト層は、ウエハの意図された目標材料に重畳して形成される。目標材料は、絶縁層、導電層、障壁層、または、エッチング対象、ドープ対象、処置対象、処理対象もしくは積層対象となる任意の目標材料とすることができる。例えば、目標材料は、限定しないが、多結晶シリコン、シリサイド材料、例えば窒化シリコン材料などのハードマスク層、反射防止被覆、または、任意の適切な導電、半導電もしくは絶縁材料とすることができる。フォトレジスト層は、リソグラフィ用途に適した様々なフォトレジスト材料、組成物または化学物質を含む場合がある。フォトレジスト層は、放射源から放射される電磁放射に応答して光化学反応を有するように、且つ、フォトレジスト層の有用なパターン化を可能にするために電磁放射に対して十分な透明性を有するように選択される。フォトレジスト層に適した材料は、とりわけ、マトリックス材料または樹脂と、増感剤または阻害剤と、溶媒とを含むことができる。フォトレジスト層は、化学増幅型であって、ポジのトーンまたはネガのトーンである、有機系フォトレジストであってもよい。また、フォトレジスト層は、シリコン含有フォトレジストであってもよい。例えば、フォトレジスト層は、アクリルレート系ポリマー、脂環族系ポリマー、フェノール系ポリマー、または、他の適当な材料であってもよい。
【００１９】
本明細書に記載の様々な実施形態において、フォトレジスト材料の層は、任意の適切な技術（例えば、スピンコーティングによる堆積）を使用して、半導体デバイス構造の目標材料または層上に形成されてもよい。所定のフォトレジスト層の厚みは、例えば、真空紫外線（ＶＵＶ）リソグラフィ、深紫外線（ＤＵＶ）リソグラフィ、および／または、極紫外線（ＥＵＶ）リソグラフィ（例えば、１９３ｎｍ、１５７ｎｍ、１２６ｎｍ、１３．４ｎｍの波長を有する露光用光を使用する）で使用される特定のリソグラフィ技術に応じて選択される。この点に関して、特定のフォトレジスト層は、１５〜１０００ｎｍの範囲内の厚さを有し、好ましい厚さは５０〜５００ｎｍの範囲内である。
【００２０】
フォトリソグラフィシステムで使用される光学部品は、放射（すなわち、マスク上に設けられたパターンまたは画像によって変調された放射源からの放射）のパターンを、フォトレジスト層上に焦点を合わせ、その上に導くように適切に構成されている。いくつかの実施形態では、マスクは、透明または半透明基板（例えば、ガラスまたは石英）と、基板上の不透明またはパターン化層と、を含むバイナリマスクである。不透明層は、所望の回路パターン、機構、もしくは、フォトレジスト層上に投影されるデバイス、に関連付けられたパターンまたは画像を提供する。いくつかの実施形態では、基板は、所望の回路パターンに関連付けられた透明なパターンまたは画像を規定する不透明層を有する場合がある。いくつかの実施形態では、マスクは、減衰位相シフトマスク、交互位相シフトマスク、または、他のタイプのマスクであってもよい。
【００２１】
ここで図１Ａを参照すると、いくつかの実施形態によるマスクパターン全体１００の簡略化されたブロック図が示されている。マスクパターン全体１００は、全体的に集積回路のコンピュータ生成表現である。マスクパターン全体１００は、金属ダブルパターンリソグラフィを使用して集積回路を製造するためのモデル化およびシミュレーション環境で作成される場合がある。リソエッチリソエッチエッチ（ＬＥＬＥＥ：Litho-etch, litho-etch-etch）、リソエッチリソエッチ（ＬＥＬＥ：Litho-etch, litho-etch）、または、リソフリーズリソエッチ（ＬＦＬＥ：Litho-freeze-litho-etch）プロセスなどの様々なダブルパターン技術を使用する場合がある。ＬＥＬＥＥは、図１１を参照して以下に説明するように、酸化物層上に窒化物層を形成し、第１のフォトレジストパターンを形成し、第１のフォトレジストパターンを使用して窒化物層をエッチングし、次に、第２のフォトレジストパターンを形成し、第２のフォトレジストパターンを使用して窒化物層をエッチング後に、窒化物層内のエッチングされたパターンをエッチングマスクとして使用して酸化物層をエッチングする。ＬＦＬＥプロセスは、第１のフォトレジスト層を形成し、第１のフォトレジスト層を露光、現像し、第１のフォトレジスト層をフリーズし、第１のフォトレジストパターンを第２のフォトレジスト層で被覆し、第２のフォトレジスト層を露光、現像後に、ウエハをエッチングする。いくつかの実施形態では、他のリソグラフィプロセスおよび３つ以上のフォトマスクが利用される。
【００２２】
マスクパターン全体１００は、例えば「Ｍ１」または金属１層などの半導体デバイスの層上の機構のレイアウトを表す。マスクパターン全体１００のパターンは、図１Ｂに示される第１のマスクパターン１０２と、図１Ｃに示される第２のマスクパターン１０４と、に分解される。マスクパターン１０２，１０４は、フォトマスクに組み込まれ、リソグラフィプロセスの一部として１つ以上のレジスト上に別々に露光され、半導体デバイスの単一層上に最終的なパターンをプリントしてもよい。マスクパターンは、ポジ用フォトマスクまたはネガ用フォトマスクなどの、リソグラフィプロセスで使用される任意のタイプのマスクを表してもよい。
【００２３】
マスクパターン１０２，１０４は、シミュレーション環境において設計またはモデル化されてもよいし、異なる色を使用して表示されてもよい。例えば、第１のマスクパターン１０２は、シミュレーション環境において青色によって表される画像またはパターンを含み、第２のマスクパターン１０４は、シミュレーション環境においてピンク色によって表される画像またはパターンを含む。マスクパターン全体１００内のピンクおよび青のパターンの分布は、第１および第２のマスクパターン１０２，１０４を使用して製造される集積回路の照射線量および限界寸法制御に影響を与える。
【００２４】
マスクパターン全体１００は、セル１１０と、内側部分１１２と、第１の電源レールパターン１１４と、第２の電源レールパターン１１６と、を含む。セル１１０は、半導体デバイス層の繰返しユニットを規定する。例えば、セル１１０は、Ｉ／Ｏロジック、混合信号ロジック、デジタルライブラリロジック、周期的電源バスレールを備えたスタティックランダムアクセスメモリ、または、他のデジタルロジックを含んでもよい。セル１１０の境界は、第１のエッジ１２０と、第２のエッジ１２２と、第３のエッジ１２４と、第４のエッジ１２６と、によって規定される。第１のエッジ１２０は、第２のエッジ１２２と平行であって、離間している。第３のエッジ１２４は、第４のエッジ１２６と平行であって、離間している。第１および第２のエッジ１２０，１２２は、第３および第４のエッジ１２４，１２６に対して直角であり、長方形のセル１１０を規定する。提供した実施例では、第１のエッジ１２０は、第１の電源レールパターン１１４を二等分しており、第２のエッジ１２２は、第２の電源レールパターン１１６を二等分している。
【００２５】
内側部分１１２は、複数の金属ラインまたは相互接続パターン１２８，１２９，１３０，１３２を含む。相互接続パターンは、導電領域が集積回路上に配置されて集積回路の様々な構成要素に電気的に接続する場所を規定する。内側部分１１２内には、任意の数またはサイズの相互接続を含むことができる。内側部分１１２の相互接続パターン１２８，１２９，１３０，１３２は、第１のマスクパターン１０２上の第１の内側パターン１１２Ａと、第２のマスクパターン１０４上の第２の内側パターン１１２Ｂと、に分解される。相互接続パターン１２８，１２９は、第１のマスクパターン１０２上の第１の内側パターン１１２Ａに分解され、相互接続パターン１３０，１３２は、第２のマスクパターン１０４上の第２の内側パターン１１２Ｂに分解される。第２の内側パターン１１２Ｂの相互接続パターン１３０，１３２は、電源レールパターン１１４，１１６から様々な距離にあってもよい。例えば、相互接続パターン１３０は、第１の電源レールパターン１１４から第１の距離１３４だけ分離されており、相互接続パターン１３２は、第１の電源レールパターン１１４から第１の距離未満の第２の距離１３５だけ分離されている。
【００２６】
第１の電源レールパターン１１４は、第１のマスクパターン１０２上のベースパターン１３６と、第２のマスクパターン１０４上の挿入パターン１３８と、に分解される。電源レールパターン１１４は、セル１１０の要素に電源を供給し、当該要素から電力を戻すために集積回路上にプリントされる導電材料のデザインである。ベースパターン１３６は、概して形状が長方形であり、その長手方向では、セル１１０の第３および第４のエッジ１２４，１２６によって境界が定められている。提供した実施例では、ベースパターン１３６は、ベースパターン１３６の横断方向に沿ってセル１１０の第１のエッジ１２０を中心としている。横断方向のベースパターン１３６の幅は、セル１１０の電流の需要に基づいて選択されてもよい。
【００２７】
挿入パターン１３８は、狭い挿入部１３８Ａと、広い挿入部１３８Ｂと、を含む。概して、狭い挿入部１３８Ａと広い挿入部１３８Ｂとは、マスクパターン全体１００のベースパターン１３６に重畳して照射線量バランスを改善する。第１のマスク１０２上のパターンおよび第２のマスク１０４上のパターンの許容される重畳またはスティッチ長さは、様々なリソグラフィ技術における設計ルールによって制限されることがある。したがって、挿入パターン１３８を複数の挿入部１３８Ａ〜１３８Ｂに分割することによって、スティッチ長さの重畳が縮小される場合があり、設計ルールの遵守を容易にし得る。狭い挿入部１３８Ａと広い挿入部１３８Ｂとの間の選択は、以下に説明するように、電源レール１１４と、内側パターン１１２Ｂの最も近い相互接続１３０，１３２との間の距離によって決定される。挿入部１３８Ａ〜１３８Ｂは、任意の数の挿入部を含んでもよいし、他の長さおよび幅を有してもよいことを理解されたい。提供した実施例では、挿入部は、形状が概して長方形である。狭い挿入部１３８Ａの各々は、第１のエッジ１４０Ａと、第２のエッジ１４２Ａと、第３のエッジ１４４Ａと、第４のエッジ１４６Ａと、を有する。広い挿入部１３８Ｂの各々は、第１のエッジ１４０Ｂと、第２のエッジ１４２Ｂと、第３のエッジ１４４Ｂと、第４のエッジ１４６Ｂと、を有する。挿入部１３８Ａ〜１３８Ｂの第１のエッジ１４０Ａ〜１４０Ｂおよび第２のエッジ１４２Ａ〜１４２Ｂの各々は、セル１１０の第１のエッジ１２０を中心としている。エッジ１４０Ａ〜１４０Ｂ、１４２Ａ〜１４２Ｂは、挿入部１３８Ａ〜１３８Ｂの横断方向と平行である。狭い挿入部１３８Ａのエッジ１４０Ａ，１４２Ａの長さは、広い挿入部１３８Ｂのエッジ１４０Ｂ，１４２Ｂの長さ未満である。第１のエッジ１４０Ａ〜１４０Ｂの各々は、それぞれ隣接する第２のエッジ１４２Ａ〜１４２Ｂから分離されており、隣接する挿入部１３８Ａ〜１３８Ｂの間には間隙が存在する。間隙のサイズは、第２のマスク１０４に対するリソグラフィプロセスの最小ピッチ以上である。
【００２８】
第３のエッジ１４４Ａ〜１４４Ｂおよび第４のエッジ１４６Ａ〜１４６Ｂは、電源レールパターン１１４の長手方向と平行である。狭い挿入部１３８Ａの第３および第４のエッジ１４４Ａ，１４６Ａは、広い挿入部１３８Ｂの第３および第４のエッジ１４４Ｂ，１４６Ｂよりもセル１１０の第１のエッジ１２０に近接している。エッジ１４６Ｂと、広い挿入部１３８Ｂと長手方向に整合する、マスク１０４の最も近い相互接続１３０との間の距離は、マスク１０４の最小ピッチ距離以上である。同様に、狭い挿入部１３８Ａの第４のエッジ１４６Ａと、狭い挿入部１３８Ａと長手方向に整合する、マスク１０４の最も近い相互接続１３２と、の間の距離は、マスク１０４の最小ピッチ距離以上である。マスクパターン全体１００を組み入れる集積回路を製造する場合、挿入パターン１３８は、ベースパターン１３６の領域内にパターン化され、照射線量バランスを容易にし、且つ、プロセス制御および限界寸法均一性を改善する。
【００２９】
第２の電源レールパターン１１６は、第１のマスクパターン１０２上のベースパターン１６０と、第２のマスクパターン１０４上の挿入パターン１６２と、に分解する。ベースパターン１６０は、形状が概して長方形であり、長手方向においてセル１１０の第３および第４のエッジ１２４，１２６で境界が定められている。提供された実施例では、ベースパターン１６０は、ベースパターン１６０の横断方向に沿って、セル１１０の第２のエッジ１２２を中心としている。挿入パターン１６２は、狭い挿入部１６２Ａと、広い挿入部１６２Ｂと、を含む。狭い挿入部１６２Ａおよび広い挿入部１６２Ｂの選択は、実質的に、第２の電源レールパターン１１６に隣接する相互接続に関して、第１の電源レールパターン１１４の挿入部１３８Ａ〜１３８Ｂの選択と同様である。
【００３０】
ここで図２Ａおよび図２Ｂを参照すると、いくつかの実施形態による第１のマスク１０２’および第２のマスク１０４’が示されている。図２Ａに示される第１のマスクパターン１０２’および図２Ｂに示される第２のマスクパターン１０４’は、実質的に、第１のマスクパターン１０２および第２のマスクパターン１０４と同様であり、同様の番号が同様の構成要素を指している。第１のマスクパターン１０２’および第２のマスクパターン１０４’は、図１Ａに示されるように、パターン全体１００を製造するために組み合わせられ得る。第１のマスクパターン１０２’は、第１の電源レールパターン１１４のためのベースパターン１３６と、第２の電源レールパターン１１６のための挿入パターン１６２と、を含む。第２のマスクパターン１０４’は、第１の電源レールパターン１１４のための挿入パターン１３８と、第２の電源レールパターン１１６のためのベースパターン１６０と、を含む。
【００３１】
図３Ａを参照すると、いくつかの実施形態による電源レールパターン１１４’が示されている。電源レールパターン１１４’は、図３Ｂに示される第１のマスクパターン１０２’’と、図３Ｃに示される第２のマスクパターン１０４’’と、に分解する。電源レールパターン１１４’は、第１のマスクパターン１０２’’上のベースパターン１３６と、第２のマスクパターン１０４’’上の挿入パターンと、に分解する。挿入パターンは、第２のマスクパターン１０４’’上に複数の挿入部１８０Ａ〜１８０Ｇを含む。挿入部１８０Ａ〜１８０Ｂは第１の狭い挿入パターン１８２を形成し、挿入部１８０Ｃ〜１８０Ｅは広い挿入パターン１８４を形成し、挿入部１８０Ｆ〜１８０Ｇは第２の狭い挿入パターン１８６を形成する。照射線量バランスを改善し、且つ、スティッチ長さ設計ルールを遵守するために、入力パターンの他の数および幅を選択してもよいことを理解されたい。
【００３２】
ここで図４を参照すると、簡略化したブロック図は、いくつかの実施形態による装置２００を示している。装置２００は、金属層２０２を有する半導体デバイス２０１を備える。提供された実施例では、金属層２０２は、第１のセル２０４Ａと、第２のセル２０４Ｂと、第３のセル２０４Ｃと、第４のセル２０４Ｄと、を含む層を有する。セル２０４Ａ〜２０４Ｄは、例えば、図１１を参照して以下に説明されるが、第１および第２のマスクパターン１０２，１０４を含むフォトリソグラフィマスクを使用して、金属層２０２上にプリントされてもよい。セル２０４Ａ〜２０４Ｄは、第１のエッジ２１０Ａ〜２１０Ｄと、第２のエッジ２１２Ａ〜２１２Ｄと、第３のエッジ２１４Ａ〜２１４Ｄと、第４のエッジ２１６Ａ〜２１６Ｄと、を有する。第１および第２のセル２０４Ａ〜２０４Ｂは、第１のセル２０４Ａの第４のエッジ２１６Ａが、第２のセル２０４Ｂの第３のエッジ２１４Ｂと整合するように配設されている。第３のセル２０４Ｃおよび第４のセル２０４Ｄは、反転され且つ左右反対である。言い換えれば、第３および第４のセル２０４Ｃ〜２０４Ｄの第１のエッジ２１０Ｃ〜２１０Ｄは、第１および第２のセル２０４Ａ〜２０４Ｂの第１のエッジ２１０Ａ〜２１０Ｂと同一直線上にある。セル２０４Ａ〜２０４Ｄの各々は、図１１を参照して以下に説明されるが、相互接続パターン１２８，１２９，１３０，１３２を使用してプリントされる相互接続２１７を含む。
【００３３】
金属層２０２は、第１の電源レール２１８と、第２の電源レール２２０と、第３の電源レール２２２と、をさらに含む。電源レール２１８，２２０，２２２は、電源レールベースパターン（例えば、図１Ｂのベースパターン１３６）を含む第１のフォトマスクと、電源レール挿入ベースパターン（例えば、図１Ｃの挿入パターン１３８または図３Ｃの挿入パターン１３８’）を含む第２のフォトマスクと、を使用するダブルパターンリソグラフィによって形成される導電材料を含む。提供された実施例では、金属層２０２は、以下で説明する図１１に示される方法によって製造される。
【００３４】
図１１に示される製造プロセスステップによる金属層２０２の製造は、最終製品に独特の構造的特性を与える。例えば、金属層２０２に関する限界寸法の均一性が改善される。さらに、１つのマスクだけでパターン化した電源レールと比較すると、第１の電源レール１１４のパターンを使用してプリントされる電源レールは、多重エッチングプロセスによる「階段状」の、または、多重レベルもしくは多重深さのトレンチを含む異なる断面を有し得る。例えば、ハードマスク層は、多重エッチングプロセスにさらされる場合があり、挿入パターンがベースレールパターンに重畳しているので、挿入パターンの位置に階段状のトレンチをもたらし得る。さらに、異なるマスク（例えば、以下に説明される図８Ａ〜８Ｃ、図９Ａ〜９Ｂ）でパターン化された電源レールパターンを含む隣接するセルでは、走査型電子顕微鏡で見ることができるシフトであって、マスクずれが原因となる電源レール上の僅かなシフトが存在することがある。
【００３５】
ここで図５Ａ、図５Ｂおよび図５Ｃを参照すると、いくつかの実施形態による半導体デバイスの金属層レイアウトを表すマスクパターン全体５００が示されている。マスクパターン全体５００は、図５Ｂに示す第１のマスクパターン５０２と、図５Ｃに示す第２のマスクパターン５０４と、に分解する。マスクパターン全体５００は、セル５１０と、内側部分５１２と、第１の電源レールパターン５１４と、第２の電源レールパターン５１６と、を含む。セル５１０の境界は、第１のエッジ５２０と、第２のエッジ５２２と、第３のエッジ５２４と、第４のエッジ５２６と、によって規定される。第１のエッジ５２０は、第２のエッジ５２２に平行であって離間している。第３のエッジ５２４は、第４のエッジ５２６に平行であって離間している。第１および第２のエッジ５２０，５２２は、第３および第４のエッジ５２４，５２６に対して直角であり、長方形のセル５１０を規定する。
【００３６】
第１の電源レールパターン５１４は、第１のマスクパターン５０２上のベースパターン５３６と、第２のマスクパターン５０４上の挿入パターン５３８と、に分解する。ベースパターン５３６および挿入パターンは、第１の電源レールパターン５１４の横断方向に沿ってセル５１０の第１のエッジ５２０を中心としている。ベースパターン５３６は、形状が概して長方形であり、長手方向においてセル５１０の第３および第４のエッジ５２４，５２６によって境界が定められている。挿入パターン５３８は、形状が概して長方形であり、長手方向においてセル５１０の第３および第４のエッジ５２４，５２６によって境界が定められている。第１の電源レールパターン５１４の横断方向に沿う挿入パターン５３８の幅は、横断方向に沿うベースパターン５３６の幅未満である。
【００３７】
第２の電源レールパターン５１６は、第１のマスクパターン５０２上のベースパターン５３６と、第２のマスクパターン５０４上の挿入パターン５３８と、に分解する。第２の電源レールパターン５１６のパターン５３６，５３８は、第２の電源レールパターン５１６の横断方向に沿ってセル５１０の第２のエッジ５２２を中心としている。
【００３８】
ここで図６Ａおよび図６Ｂを参照すると、いくつかの実施形態による第１のマスクパターン５０２’および第２のマスクパターン５０４’が示されている。第１のマスクパターン５０２’および第２のマスクパターン５０４’は、第１のマスクパターン５０２および第２のマスクパターン５０４と同様であり、同様の番号が同様の構成要素を指している。例えば、第１のマスクパターン５０２’および第２のマスクパターン５０４’は、マスクパターン全体５００から分解される。しかしながら、第１のマスクパターン５０２’は、第１の電源レールパターン５１４のためのベースパターン５３６と、第２の電源レールパターン５１６のための挿入パターン５３８と、を含む。したがって、第２のマスクパターン５０４’は、第１の電源レールパターン５１４のための挿入パターン５３８と、第２の電源レールパターン５１６のためのベースパターン５３６と、を含む。
【００３９】
ここで図７Ａ、図７Ｂおよび図７Ｃを参照すると、いくつかの実施形態によるマスクパターン全体６００の簡略化されたブロック図が示されている。マスクパターン全体６００は、図７Ｂに示す第１のマスクパターン６０１と、図７Ｃに示す第２のマスクパターン６０２と、に分解する。マスクパターン全体６００は、第１のセル６０４Ａと、第２のセル６０４Ｂと、第３のセル６０４Ｃと、第４のセル６０４Ｄと、を含む。セル６０４Ａ〜６０４Ｄの各々は、セル１１０に関して上述したような内側部分１１２を含む。
【００４０】
セル６０４Ａ〜６０４Ｄの各々は、第１の電源レールパターン６１０および第２の電源レールパターン６１２を含む。電源レールパターン６１０，６１２は、形状が概して長方形であり、セル６０４Ａ〜６０４Ｄの各々の端部に配置されている。第１および第２のセル６０４Ａ〜６０４Ｂの第１および第２の電源レールパターン６１０，６１２は、第１のマスクパターン６０１上にパターン化されており、第３および第４のセル６０４Ｃ〜６０４Ｄの第１および第２の電源レールパターン６１０，６１２は、第２のマスクパターン６０２上にパターン化されている。
【００４１】
セル６０４Ａ〜６０４Ｄの電源レールパターン６１０，６１２は、重畳して第１の電源レール６１８と、第２の電源レール６２０と、第３の電源レール６２２と、を形成する。第１の電源レール６１８は、第１のセル６０４Ａの第１の電源レールパターン６１０と、第２のセル６０４Ｂの第１の電源レールパターン６１０と、を含む。第２の電源レール６２０は、第１および第２のセル６０４Ａ〜６０４Ｂの第２の電源レールパターン６１２と、第３および第４のセル６０４Ｃ〜６０４Ｄの第１の電源レールパターン６１０と、を含む。第１のマスクパターン６０１上の第２のレールパターン６１２は、スティッチ部分６１６で第２のマスクパターン６０２上の第１のレールパターン６１０に重畳する。スティッチ部分６１６のサイズは、マスクパターン全体６００がリソグラフィプロセスでプリントされる場合に、第１のレールパターン６１０と第２のレールパターン６１２との間の間隙の危険性を縮小するようにリソグラフィプロセスのプリントのばらつきを考慮して選択することができる。第３の電源レール６２２は、第３および第４のセル６０４Ｃ〜６０４Ｄの第２のレールパターン６１２を含む。
【００４２】
ここで図８Ａ、図８Ｂおよび図８Ｃを参照すると、いくつかの実施形態によるマスクパターン全体６００’の簡略化されたブロック図が示されている。マスクパターン全体６００’は、マスクパターン全体６００と同様であり、同様の番号は同様の構成要素を指している。マスクパターン全体６００’は、図８Ｂに示す第１のマスクパターン６０１’と、図８Ｃに示す第２のマスクパターン６０２’と、に分解する。
【００４３】
第１および第４のセル６０４Ａ，６０４Ｄの第１および第２の電源レールパターン６１０，６１２は、第１のマスクパターン６０１’上にパターン化されており、第２および第３のセル６０４Ｂ〜６０４Ｃの第１および第２の電源レールパターン６１０，６１２は、第２のマスクパターン６０２’上にパターン化されている。第１および第２のマスクパターン６０１’，６０２’のパターン６１０，６１２は、重畳して第１のスティッチパターン６７０および第２のスティッチパターン６７２を形成する。第１および第２のスティッチパターン６７０，６７２は、Ｌ形であり、第２のマスクパターン６０２’上にあるパターン６１０，６１２だけを含む間隙部分６７４によって分離されている。例えば、リソグラフィプロセスのスティッチングルールがスティッチパターン６７０，６７２の使用を制限しない場合には、マスクパターン全体６００’が使用されてもよい。
【００４４】
ここで図９Ａおよび図９Ｂを参照すると、いくつかの実施形態によるマスクパターン全体６００’’の簡略化されたブロック図が示されている。マスクパターン全体６００’’は、マスクパターン全体６００’と同様であり、同様の番号は同様の構成要素を指している。マスクパターン６００’’は、図９Ｂに示す第１のマスクパターン６０１’’と、第２のマスクパターン６０２’とに分解する。第１のマスクパターン６０１’’は、第１および第４のセル６０４Ａ，６０４Ｄの第１および第２の電源レール６１０，６１２にそれぞれ隣接する第１のタイル重畳部６８０および第２のタイル重畳部６８２を含む。マスクパターン全体６００’’は、例えば、リソグラフィプロセスのスティッチングルールがスティッチパターン６７０，６７２の使用を制限することがなく、且つ、第１のマスクパターン６０１’’への追加のパターニングが照射線量バランスを改善するために望ましい場合に、使用されてもよい。
【００４５】
本明細書に記載の例示的な多重マスクソリューションは、半導体デバイス構造上の多重パターニング手順のために少なくとも２つのマスクを使用する。この点に関して、図１０は、半導体製造プロセス中に使用されるマスクパターンセットを生成するために実行可能なマスク生成プロセス７００の例示的な実施形態を示すフローチャートである。プロセス７００に関連して行われる様々なステップは、ソフトウエア、ハードウエア、ファームウエアまたは任意のこれらの組合せによって行うことができる。実際には、プロセス７００の一部は、実行されると、記載のステップをホストコンピューティングデバイスまたはプロセッサに実行させるコンピュータ可読命令および／またはプロセッサ実行可能命令を有する、適切なソフトウエアプログラムを実行するように構成された１つ以上のコンピューティングデバイス、コンピュータシステムまたは処理ハードウエアによって行われ得る。例えば、プロセス７００は、半導体デバイス設計、半導体デバイス設計に適した設計ルールチェックアプリケーションなどの使用に適したコンピュータ支援設計アプリケーションに組み込まれ、または統合され得る。プロセス７００は、任意の数の追加または代替のステップを含んでもよく、図１０に示されるステップは、示された順番で行われる必要がなく、プロセス７００は、本明細書で詳細に記載されていない追加の機能性を有するより包括的な手順またはプロセスに組み込まれてもよいことを理解されたい。さらに、プロセス７００のいくつかの実施形態は、（全体の機能性が保持される限り）図１０に示された１つ以上のステップを省略してもよい。
【００４６】
プロセス７００は、ステップ７０２において、所望のマスクパターン全体の初期設計を取得、生成または提供することにより開始され得る。特定のＣＡＤ配備では、ステップ７０２において、所望のマスクパターンを表す予備的データを提供してもよく、予備的データは、レイアウト、寸法、配設、配向およびマスクパターン全体によって規定される機構の相対的配置を示す（公知の任意の適切な基準または座標系を使用する）。この実施例は、図１Ａで示されるパターン全体１００に対応する機構の生成を意図している。したがって、ステップ７０２において、電源レール１１４，１１６および相互接続１２８，１２９，１３０，１３２の所望のレイアウトを示すデータを提供、取得または記憶し得る。
【００４７】
提供された実施形態では、プロセス７００は、ＬＥＬＥＥ手順を用いる。したがって、ステップ７０４において、パターン全体が、電源レールベースパターンを含む第１のマスクパターンと、第２のマスクパターンと、に分解される。この実施例は、マスクパターン全体を第１の構成要素マスクパターンと、第２の構成要素マスクパターンと、に分解するが、任意の数の構成要素マスクパターンを生成してもよい。例えば、パターン全体１００は、第１のマスクパターン１０２と、第２のマスクパターン１０４の内側パターン１１２Ｂ部分と、に分解され得る。半導体基板上に形成されるフォトレジスト材料にもたらされるパターンが、マスクの機構に対応する輪郭を有する間隔または孔を含むので、これらのマスクパターン両方の機構はネガ型である。言い換えれば、図１Ｂおよび図１Ｃでマスクの機構が現れる位置のフォトレジスト材料が欠如する。
【００４８】
プロセス７００は、電源レールと、第２のマスクパターン上の相互接続との間の距離を決定する。この距離は、電源レールの長手方向に沿う様々な位置で決定され得る。例えば、プロセス７００は、距離１３４，１３５を決定してもよい。
【００４９】
プロセス７００は、ステップ７０８において、決定された距離に基づいて、第２のマスク上の挿入パターンを生成する。例えば、プロセス７００は、距離１３４，１３５に基づいて、狭い挿入部１３８Ａおよび広い挿入部１３８Ｂの間で選択してもよい。プロセス７００は、構成要素マスクパターン内のチップ−チップ間および／またはチップ−ライン間の違反の存在を判定する適切な設計ルールチェック（ＤＲＣ）手順に関連付けられてもよい。したがって、ステップ７０８は、適切なＤＲＣアプリケーション、プログラムまたはアルゴリズムを使用して、構成要素マスクパターンを示すデータを分析する適切な処理ハードウエアによって実行されてもよい。処理７００は、次に、フォトリソグラフィマスクを生成／作成するために使用され得るマスクパターンに対応するデータを保存してもよい。これらのマスクは、次いで、半導体デバイスの製造中に特定の半導体デバイスの機構を形成するために利用される。この点に関して、例示的な製造プロセスを、図１１を参照して以下に説明する。
【００５０】
図１１は、機構寸法の均一性が改善された半導体デバイスを製造するために用いることができるプロセス８００のフローチャートを示す図である。簡潔さと一貫性のために、この製造プロセス８００は、リソエッチリソエッチエッチ（ＬＥＬＥＥ）プロセスで上記の２つのフォトリソグラフィマスクを利用する。したがって、本明細書に記載の例示的な製造プロセス８００は、装置２００の半導体デバイス２０１のような半導体デバイス構造上にデバイス機構を生成するために使用され得る。
【００５１】
ステップ８１０では、半導体ウエハが提供される。半導体ウエハは、半導体材料上に形成された集積回路の様々な層を含んでもよい。これらの層は、集積回路のパターン化層、絶縁層および絶縁材料上に形成されたハードマスク材料を含む。半導体材料は、半導体産業で典型的に使用されるシリコン材料（例えば、比較的純粋なシリコンや、例えばゲルマニウム、炭素などの他の元素が混合されたシリコンなど）であってもよい。いくつかの実施形態では、半導体材料は、ゲルマニウム、ガリウムヒ素などであってもよい。
【００５２】
絶縁材料は、電源レールおよび相互接続を形成するために金属が堆積される層である。絶縁材料は、酸化物材料などの任意の適当な材料であってもよい。例えば、酸化物材料は、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物、高密度プラズマ酸化物などであってもよい。絶縁層は、例えば、化学蒸着法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ支援ＣＶＤ（ＰＥＣＶＤ）、大気圧ＣＶＤ（ＡＰＣＶＤ）、物理蒸着法（ＰＶＤ）、原子層蒸着法（ＡＬＤ）などの適切な堆積技術を用いて形成される。ハードマスク材料は、窒化物材料などの任意の適当な材料であってもよい。例えば、ハードマスク材料は、窒化シリコン、炭化シリコン、酸素ドープ炭化シリコン、窒素ドープ炭化シリコン、酸素ドープ窒化シリコン、炭素ドープ窒化シリコン、酸素および炭素ドープ窒化シリコンであってもよい。
【００５３】
ステップ８１２では、電源レールベースパターンを有する第１のマスクが提供される。例えば、電源レールベースパターン１３６を備えたマスクパターン１０２を含むフォトリソグラフィマスクが提供されてもよい。次に、ステップ８１４，８１６，８１８では、第１のマスクの画像をウエハに転写する。ステップ８１４では、電源レールベースパターンを含む第１のマスクの画像を、ハードマスク材料上に配置された第１のフォトレジスト上に現像し、ステップ８１６では、そのフォトレジストを現像する。次に、ステップ８１８では、第１のマスク画像をウエハ内にエッチングする。例えば、現像した第１のフォトレジストをエッチングマスクとして使用して、第１のマスクの画像をウエハのハードマスク材料内にエッチングしてもよい。適当な化学的および／または物理的エッチング技術およびエッチング化学物質を使用してもよく、限定されないが、フッ素ベースプラズマエッチング、反応性イオンエッチング、フッ素系化学的エッチング、あるいは、アルゴンおよび酸素系化学的エッチングを含む。
【００５４】
ステップ８２０では、電源レール挿入パターンを有する第２のマスクが提供される。例えば、挿入パターン１３８を備えたマスクパターン１０４を含むフォトリソグラフィマスクが提供されてもよい。次に、ステップ８２２，８２４，８２６では、第２のマスクの画像をウエハに転写する。提供された実施例では、ステップ８２２において、電源レール挿入パターンを含む第２のマスクの画像を、ウエハ上の第２のフォトレジスト上に露光し、ステップ８２４において、第２のフォトレジストを現像する。次に、ステップ８２６において、第２のマスクの画像をウエハ内にエッチングする。例えば、現像した第２のフォトレジストをエッチングマスクとして使用して、第１のマスクの画像をウエハのハードマスク材料内にエッチングしてもよい。エッチング化学物質は、酸化物材料よりも主に窒化物材料をエッチングするように選択されるが、エッチングステップ８１８，８２６によって、下側の酸化物絶縁層が若干エッチングされる。したがって、挿入パターンが電源レールのベースパターンに重畳する区域は、窒化物マスク材料をエッチングするように選択されたエッチング化学物質によって、酸化物絶縁層が２度エッチングされた階段状の断面を含んでもよい。
【００５５】
ステップ８３０では、トレンチをウエハ内にエッチングする。例えば、ハードマスク材料をエッチングマスクとして使用して、絶縁層内に組み合わせ画像をエッチングすることができる。このエッチングは、別の窒化物層などの絶縁層の下側のエッチング停止材料によって制限することができる。いくつかの実施形態では、利用される特定の多重パターンリソグラフィプロセスに対応する異なる数のエッチングステップ、フリーズステップ、または、他の適切なステップおよび技術を含む異なるリソグラフィプロセスが利用される。
【００５６】
ステップ８２０では、導電材料を堆積してマスクパターン全体をプリントする。例えば、第１および第２のマスク１０２，１０４の画像に対応するエッチングされたトレンチを金属材料で満たして、電源レール１１４および相互接続１２８，１２９，１３０，１３２を形成してもよい。いくつかの実施形態では、トレンチは、導電材料で完全に満たされる。いくつかの実施例では、製造プロセス８００は、トレンチを「過剰充填」し、絶縁材料の層に重畳する幾分かの過剰材料がもたらされる。いくつかの実施形態では、導電材料は、例えばＣＶＤプロセス、スパッタリングプロセスなどを使用して堆積される金属材料（例えば、タングステン材料、銅材料など）である。トレンチが過剰充填されると、製造プロセス８００は、例えば、絶縁材料の層の上面が露出後に停止する化学的機械的研磨手順を使用して、導電材料の過剰部分を除去する。したがって、導電材料の露出した表面は、絶縁材料の層の露出した表面と実質的に平坦である。
【００５７】
コンピュータ可読記憶媒体に含まれるコンピュータシステムおよび／またはその一部を表すデータ構造は、コンピュータシステムを含むハードウエアを製造するために、直接または間接的にプログラムによって読み取られて使用されるデータベースまたは他のデータ構造であってもよい。例えば、データ構造は、ＶｅｒｉｌｏｇまたはＶＨＤＬなどのハイレベル設計言語（ＨＤＬ）でのハードウエア機能性の動作レベル記述またはレジスタトランスファレベル（ＲＴＬ）記述であってもよい。この記述は、記述を合成して合成ライブラリからゲートのリストを含むネットリストを生成することができる合成ツールによって読み取られてもよい。ネットリストは、コンピュータシステムを含むハードウエハの機能性も表すゲートのセットを含む。次に、ネットリストは、配置され、ルーティングされて、マスクに適用される幾何学的形状を記述するデータセットを生成してもよい。次に、マスクを様々な半導体製造ステップで使用して、コンピュータシステムに対応する半導体回路を製造することができる。あるいは、コンピュータ可読記憶媒体上のデータベースは、所望の場合には、ネットリスト（合成ライブラリの有無に関わらない）もしくはデータセット、または、グラフィックデータシステム（ＧＤＳ）ＩＩデータであってよい。
【００５８】
図１０に示された方法は、非一時的なコンピュータ可読記憶媒体に記憶されて、コンピュータシステムの少なくとも１つのプロセッサによって実行される命令によって管理されてもよい。図１０に示される動作の各々は、非一時的なコンピュータメモリまたはコンピュータ可読媒体に記憶された命令に対応し得る。様々な実施形態では、非一時的なコンピュータ可読記憶媒体としては、磁気もしくは光ディスク記憶デバイス、フラッシュメモリなどの固体記憶デバイス、または、他の不揮発性メモリデバイスが挙げられる。非一時的なコンピュータ可読記憶媒体に記憶されたコードおよびデータ構造を含むコンピュータ可読命令は、１つ以上のプロセッサによって解釈および／もしくは実行可能なソースコード、アセンブリ言語コード、オブジェクトコードまたは他の命令フォーマットであってもよい。
【００５９】
提供されたシステムおよび方法は、大きなプロセスウィンドウおよび限界寸法の均一性を促進するいくつかの有益な属性を有する。したがって、改善されたチップレベル収量、ならびに、セル配置および信号相互接続着色の改善された融通性を達成することができる。さらに、均一性は、本開示による様々な実施形態を含むコンピュータシステムの性能および製造可能性を改善することができる。
【００６０】
実施形態は、本明細書に実例的に記載されており、使用された用語が、制限ではなく説明の用語としての性質を有することを意図していることを理解されたい。明らかに、上記の教示に照らして多くの修正および変形が可能である。様々な実装形態が、本明細書の記載以外の方法で実施されてもよいが、それらは添付の特許請求の範囲内である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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