(57)【特許請求の範囲】
【請求項１】
基板上に、複数の第１絶縁膜及び第２絶縁膜が交互に積層された積層体を形成する工程と、
前記積層体の少なくとも一方の端部において、それぞれが前記第１絶縁膜及び前記第２絶縁膜を備える複数のテラスによって形成された階段部を形成する工程と、
前記階段部及び積層体の上部を覆うようにライナー膜を形成し、前記階段部の上部を覆うようにストッパ膜を形成する工程と、
前記階段部上に層間絶縁膜を形成する工程と、
前記階段部以外の任意の箇所において、前記ライナー膜及び前記積層体を貫通する第１溝を形成する工程と、
前記第１溝内に第３絶縁膜を埋設することにより第１ピラーを形成する工程と、
前記階段部を形成した箇所以外の任意の箇所において、前記ライナー膜及び前記積層体を貫通する第２溝を形成する工程と、
前記ストッパ膜の露出部分を覆うマスク膜を形成する工程と、
前記第２溝を介してエッチングを施し、前記第１絶縁膜を選択的にエッチング除去し、空洞を形成する工程と、
前記マスク膜を除去する工程と、
前記第２溝を介して、前記空洞内に金属膜を形成する工程と、
前記第２溝内の余剰する前記金属膜を除去することにより各空洞内に形成された金属膜を分断する工程と、
前記第２溝内に第４絶縁膜を埋設することにより第２ピラーを形成する工程と、
前記各テラス上において、前記層間絶縁膜を貫通し、前記ストッパ膜上でエッチングをストップさせる第１のエッチングと、前記ストッパ膜をエッチングする第２のエッチングを用いて、前記各テラスのそれぞれの前記金属膜上面に達する複数のホールを形成する工程と、を有する半導体装置の製造方法。
【請求項２】
前記第２絶縁膜、及び前記ストッパ膜はシリコン窒化膜であり、前記第１絶縁膜、前記ライナー膜、前記第３絶縁膜、及び前記第４絶縁膜はシリコン酸化膜である請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置として、例えば３Ｄ−ＮＡＮＤ型不揮発性半導体記憶装置においては、複数の導電膜と絶縁膜を積層した構造を有する階段構造を備えているものがある。この導電膜に金属膜を適用する場合、階段構造に設けられた各テラスに接続するホールを形成する際に、金属膜上にエッチングストップ膜を形成したうえでホールを形成することが必要になるが、これを可能とするデバイス構造及びプロセスの構築は困難であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３５２３７公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
金属膜上にエッチングストップ膜を形成した階段形状を形成可能とすることで、階段形状の各テラスに良好にホールを形成することを可能とし、ひいては信頼性の高い半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、基板上に、複数の第１絶縁膜及び第２絶縁膜が交互に積層された積層体を形成する工程と、前記積層体の少なくとも一方の端部において、それぞれが前記第１絶縁膜及び前記第２絶縁膜を備える複数のテラスによって形成された階段部を形成する工程と、前記階段部及び積層体の上部を覆うようにライナー膜を形成し、前記階段部の上部を覆うようにストッパ膜を形成する工程と、前記階段部上に層間絶縁膜を形成する工程と、前記階段部以外の任意の箇所において、前記ライナー膜及び前記積層体を貫通する第１溝を形成する工程と、前記第１溝内に第３絶縁膜を埋設することにより第１ピラーを形成する工程と、前記階段部を形成した箇所以外の任意の箇所において、前記ライナー膜及び前記積層体を貫通する第２溝を形成する工程と、前記ストッパ膜の露出部分を覆うマスク膜を形成する工程と、前記第２溝を介してエッチングを施し、前記第１絶縁膜を選択的にエッチング除去し、空洞を形成する工程と、前記マスク膜を除去する工程と、前記第２溝を介して、前記空洞内に金属膜を形成する工程と、前記第２溝内の余剰する前記金属膜を除去することにより各空洞内に形成された金属膜を分断する工程と、前記第２溝内に第４絶縁膜を埋設することにより第２ピラーを形成する工程と、前記各テラス上において、前記層間絶縁膜を貫通し、前記ストッパ膜上でエッチングをストップさせる第１のエッチングと、前記ストッパ膜をエッチングする第２のエッチングを用いて、前記各テラスのそれぞれの前記金属膜上面に達する複数のホールを形成する工程と、を有する。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る半導体装置を例示する斜視図
【図２】本実施形態に係る半導体装置の構造を模式的に示す図の一例であり、（ａ）は平面図の一例を示す図の一例、（ｂ）は（ａ）の２−２線における縦断面図の一例
【図３】階段領域Ｓｔの一部を切り出して模式的に示した縦断面図を工程順に示したものであり、（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図４】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図５】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図６】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図７】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図８】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図９】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図１０】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図１１】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図１２】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図１３】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図１４】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図１５】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図１６】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【図１７】（ａ）は、平面レイアウトの一例を工程順に示した図、（ｂ）は、（ａ）の２−２線における縦断面図の一例を工程順に示した図
【発明を実施するための形態】
【０００７】
（実施形態）
以下、実施形態について、図面を参照して説明する。以下の説明において、実質的に同一の機能、構成を備えた要素については、同一の符号を付し、説明を適宜省略する。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致するわけではない。また、説明中の上下等の方向を示す用語は、後述する半導体基板の素子形成面側を上とした場合の相対的な方向を指し示し、重力加速度方向を基準とした現実の方向と異なる場合がある。
【０００８】
また、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用する場合がある。この座標系においては、半導体基板の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、ワード線ＷＬが延在する方向をＸ方向、これに直交し、ビット線ＢＬが延在する方向をＹ方向とする。Ｘ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【０００９】
図１は、本実施形態に係る半導体装置を例示する斜視図である。以下、本実施形態に係る半導体装置として、３Ｄ−ＮＡＮＤ型不揮発性半導体記憶装置に適用したものを例示して説明する。
【００１０】
図１に示すように、本実施形態に係る３Ｄ−ＮＡＮＤ型不揮発性半導体記憶装置１００は、積層体１４ａ、及び、積層体１４ａが階段形状に加工された階段領域Ｓｔを有している。階段領域Ｓｔにおいては、積層体１４ａに谷１７が形成されている。谷１７から、Ｘ方向の両方向に向かって順に昇段する階段１８ａ及び１８ｂが形成されている。階段１８ａの形状と階段１８ｂの形状は、谷１７を中心として略面対称である。
【００１１】
階段１８ａにおいては、電極膜１６及び選択ゲート電極２８毎にテラスＴが形成されている。テラスＴの数は、電極膜１６及び選択ゲート電極２８の合計の積層数に等しい。階段１８ａにおいては、階段１８ｂに近いテラスＴほど高さが低く、階段１８ｂから遠いテラスＴほど昇段していくため高さが高い。Ｙ方向におけるテラスＴ間の段差は１枚の電極膜１６に相当する。
【００１２】
階段１８ａ、１８ｂにおける各テラスＴの上面には、それぞれに対して１本のコンタクト３１が設けられている。コンタクト３１は各テラスＴに対してマトリクス状に配列されている。各コンタクト３１は、その直下域に位置するテラスＴ表面に配置される電極膜１６に接続されている。なお、図４においては、理解をしやすくするため、一部のコンタクトのみを示している。各コンタクト３１上には導電膜３３が設けられており、各コンタクト３１の上端に接続されている。各導電膜３３上にはビア３４が設けられており、その下端は導電膜３３に接続されている。ビア３４上には、Ｘ方向に延伸する配線３５が設けられている。１本の配線３５は、これに対応するビア３４、導電膜３３及びコンタクト３１を介して、１つの電極膜１６の階段１８ａ及び１８ｂのテラスＴをなす部分に接続されている。
【００１３】
各配線３５は、コンタクト３１を介して、各電極膜１６に接続されている。これにより、周辺回路の駆動回路（図示せず）によって生成された制御信号が、配線３５を介して電極膜１６に印加可能となる。３Ｄ−ＮＡＮＤ型不揮発性半導体記憶装置１００において、電極膜１６はワード線として機能し、配線３５はこれに制御信号を与える制御線として機能する。
【００１４】
図２（ａ）及び（ｂ）は、本実施形態に係る半導体装置の構造を模式的に示す図の一例である。図２（ａ）及び（ｂ）に示す半導体装置は、例えば、第１図に示した３Ｄ−ＮＡＮＤ型不揮発性半導体記憶装置１００の階段領域Ｓｔの一部を切り出して、模式的に示した図である。図２（ａ）は平面図の一例を示しており、図２（ｂ）は図２（ａ）の２−２線における縦断面図の一例を示している。
【００１５】
図２（ａ）及び（ｂ）を参照すると、半導体基板１０上に第１絶縁膜２０（２００）が形成されている。第１絶縁膜２０は例えばシリコン酸化膜（ＳｉＯ２）によって形成されている。第１絶縁膜２０（２００）上には、電極膜１６（１６１）が形成されている。第２絶縁膜３０は例えばシリコン窒化膜（ＳｉＮ）によって形成されている。電極膜１６１上には第１絶縁膜２０（２０１）が形成されている。第１絶縁膜２０１上には電極膜１６（１６２）、及び、第１絶縁膜２０（２０２）が形成されている。同様に、その上方には第１絶縁膜２０と電極膜１６の積層膜が繰り返し形成されている（１６３、２０３、１６４、２０４）。第１絶縁膜２０と電極膜１６の積層膜（２０１〜２０４、１６１〜１６４）は、上述の積層体１４ａを構成する。
【００１６】
積層体１４ａは、階段１８を有しており、階段１８の一段一段はテラスＴとなっている。図２（ａ）及び（ｂ）においては、４段のテラスＴ（Ｔ１〜Ｔ４）を有する階段１８を例示して説明する。各テラスＴ上には、ライナー絶縁膜４０とストッパ絶縁膜４２が形成されている。ライナー絶縁膜４０とストッパ絶縁膜４２は、階段１８の階段形状に沿うようにして形成されており、各テラスＴ上に積層して設けられている。図においてＸ方向右部分においては、上面にライナー絶縁膜４０が露出するように形成されており、ストッパ絶縁膜４２は除去されている。
【００１７】
層間絶縁膜４４が階段１８の階段形状を埋設するように形成されており、その表面は平坦化されている。層間絶縁膜４４表面、ストッパ絶縁膜４２、及び、ライナー絶縁膜４０表面は一続きになるように一平面をなしている。
【００１８】
階段１８においては、それぞれのコンタクトプラグ６８（６８１〜６８４）が、それぞれのテラスＴ（Ｔ１〜Ｔ４）の電極膜１６上面に接続されている。コンタクトプラグ６８は層間絶縁膜４４表面から階段１８の各テラスＴの電極膜１６表面に達するように貫通している。コンタクトプラグ６８は、ライナー絶縁膜４０及びストッパ絶縁膜４２を貫通している。コンタクトプラグ６８はその各々（６８１〜６８４）が、各電極膜１６（１６１〜１６４）のそれぞれに１本ずつ接続されている。各コンタクトプラグ６８において、コンタクトプラグ６８下部の電極膜１６表面への掘れ量（食い込み量）は略同じである。すなわち、上段のテラスＴの電極膜１６（１６４）と下段のテラスＴの電極膜１６（１６１）でコンタクトプラグ６８下部の電極膜１６表面への掘れ量（食い込み量）は略同じである。
【００１９】
図２（ａ）及び（ｂ）のＸ方向右側において、第１絶縁膜ピラー５２及び第２絶縁膜ピラー５８が形成されている。第１絶縁膜ピラー５２及び第２絶縁膜ピラー５８はライナー絶縁膜４０表面から積層体１４を貫通して、半導体基板１０表面に達している。
【００２０】
以上説明したように、各コンタクトプラグ６８は、それぞれ１つずつ、階段１８の各テラスＴの電極膜１６上に接続している。コンタクトプラグ６８は、層間絶縁膜４４、ストッパ絶縁膜４２及びライナー絶縁膜４０を貫通して各電極膜１６表面に接続している。各コンタクトプラグ６８において、コンタクトプラグ６８下部の電極膜１６表面に対する掘れ量（食い込み量）は略同じである。従って、各コンタクトプラグ６８のコンタクト抵抗のバラつきが少ないという効果がある。
【００２１】
次に図２（ａ）、（ｂ）〜図１７（ａ）、（ｂ）を参照して、本実施形態に係る半導体装置の製造方法について説明する。図２（ａ）、（ｂ）〜図１７（ａ）、（ｂ）は、第１図に示した３Ｄ−ＮＡＮＤ型不揮発性半導体記憶装置１００に形成された階段領域Ｓｔの一部を切り出して模式的に示した縦断面図を工程順に示したものである。各図（ａ）は、平面レイアウトの一例を工程順に示したものである。各図（ｂ）は、各図（ａ）の２−２線における縦断面図の一例を工程順に示したものである。
【００２２】
先ず、図３（ａ）、（ｂ）に示すように、半導体基板１０上に、第１絶縁膜２０及び第２絶縁膜３０を交互に成膜する。図３（ｂ）に示す実施形態においては、第１絶縁膜２０は第１絶縁膜２００、２０１、２０２、２０３、２０４を形成する。第２絶縁膜３０は、第２絶縁膜３０１、３０２、３０３、３０４を形成する。これら第１絶縁膜２０及び第２絶縁膜３０の積層膜は積層体１４ｂを構成する。積層体１４ｂは、半導体基板１０側から、２００、３０１、２０１、３０２、２０２、３０３、２０３、３０４、２０４の順に形成されている。
【００２３】
第１絶縁膜２０としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ(Chemical Vapor Deposition)法を用いて成膜することができる。第２絶縁膜３０としては例えばシリコン窒化膜を用いることできる。シリコン窒化膜は例えばＣＶＤ法を用いて成膜することができる。
【００２４】
次いで、階段１８を形成することにより、テラスＴが形成される。本実施形態においては、一例として、階段１８は４段で、下段からテラスＴ１、Ｔ２、Ｔ３、Ｔ４が形成された例を示している。各テラスＴにおいては、上面に第１絶縁膜２０が存在し、その下に第２絶縁膜３０が存在している。
【００２５】
次に、図４（ａ）及び（ｂ）に示すように、上面にライナー絶縁膜４０及びストッパ絶縁膜４２を形成する。ライナー絶縁膜４０とストッパ絶縁膜４２は階段１８上に、当該階段形状に沿うように成膜される。ライナー絶縁膜４０としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法により成膜することができる。ストッパ絶縁膜４２としては例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法を用いて成膜することができる。
【００２６】
次に、図５（ａ）及び（ｂ）に示すように、ストッパ絶縁膜４２上に層間絶縁膜４４を形成する。層間絶縁膜４４としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法を用いて成膜することができる。
【００２７】
次に、図６（ａ）及び（ｂ）に示すように、層間絶縁膜４４に対してＣＭＰ法（Chemical Mechanical Polishing;化学機械研磨法）による研磨を施し、ライナー絶縁膜４０表面が露出するまで、層間絶縁膜４４及びストッパ絶縁膜４２を研磨除去する。これにより、上面がライナー絶縁膜４０表面高さで平坦化され、層間絶縁膜４４、ストッパ絶縁膜４２及びライナー絶縁膜４０による平坦な表面が形成される。ＣＭＰ法に代えて、シリコン酸化膜及びシリコン窒化膜のエッチバックを施してもよい。
【００２８】
次に、図７（ａ）及び（ｂ）に示すように、第１溝５０を形成する。第１溝５０は、ライナー絶縁膜４０表面から積層体１４ｂを貫通し、半導体基板１０表面に達している。第１溝５０はリソグラフィ法及びＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法を用いて形成することができる。
【００２９】
次に、図８（ａ）及び（ｂ）に示すように、第１溝５０内に絶縁膜を埋設することにより第１絶縁膜ピラー５２を形成する。第１絶縁膜ピラー５２は、例えば絶縁膜を第１溝５０内及び上面に形成し、次いでＣＭＰ法又はＲＩＥ法によるエッチバックを施すことにより形成することができる。第１絶縁膜ピラー５２に埋設する絶縁膜としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法を用いて成膜することができる。第１絶縁膜ピラー５２は、後述する工程で、後述する空洞６０を間に挟んだ電極膜１６を支える機能を有する。
【００３０】
次に、図９（ａ）及び（ｂ）に示すように、第２溝５４を形成する。第２溝５４は、ライナー絶縁膜４０表面から積層体１４ｂを貫通し、半導体基板１０表面に達している。第１溝５０は例えばリソグラフィ法及びＲＩＥ法を用いて形成することができる。
【００３１】
次に、図１０（ａ）及び（ｂ）に示すように、表面に露出したストッパ絶縁膜４２を覆うように、マスク膜５６を形成する。マスク膜５６は例えばアモルファスカーボン膜によって形成されている。アモルファスカーボンは例えばＣＶＤ法により成膜することができる。マスク膜５６のパターンは、例えばリソグラフィ法及びＲＩＥ法を用いて形成することができる。なお、マスク膜５６は、第２溝５４を形成する前に形成しても良い。
【００３２】
次に、図１１（ａ）及び（ｂ）に示すように、第２溝５４を介してエッチングを施し、第２絶縁膜３０を除去する。上述のように、第２絶縁膜３０は例えばシリコン窒化膜によって形成されている。この場合、第２絶縁膜３０のエッチングは、例えばホットリン酸を用いたウェットエッチングを用いることができる。ホットリン酸をエッチング溶液として用いることにより、第２絶縁膜３０とその他の膜（第１絶縁膜２０、ライナー絶縁膜４０、マスク膜５６）との選択比を十分に確保することができ、第２絶縁膜３０を選択的にエッチング除去することができる。このエッチングにより、もともと第２絶縁膜３０が存在していた箇所に空洞６０が形成される。
【００３３】
なお、ストッパ絶縁膜４２は上述のように例えばシリコン窒化膜によって形成されている。従って、ストッパ絶縁膜４２はマスク膜５６によってマスクされているため、このエッチングによってエッチングされることがない。また、第２絶縁膜３０がエッチング除去されたことによって各第１絶縁膜２０間には空洞６０ができるため、機械的強度が低くなる。しかし、上述のように、第１絶縁膜ピラー５２が各第１絶縁膜２０間を貫通して固定し支えているため、第１絶縁膜２０の破損を抑制することができる。
【００３４】
次に、図１２（ａ）及び（ｂ）に示すように、マスク膜５６を除去する。マスク膜５６の除去は、例えば酸素プラズマを用いたアッシングによって行うことができる。
次に、図１３（ａ）及び（ｂ）に示すように、導電膜１６を成膜する。導電膜１６は後に電極膜１６となる。導電膜１６としては例えば金属を用いることができ、例えば、タングステン（Ｗ）を用いることができる。タングステンの成膜は例えばＣＶＤ法を用いて行うことができる。タングステンの成膜においては、カバレッジの良好な成膜条件を用いることができる。これにより、空洞６０に奥までタングステン（導電膜１６）を成膜することができ、空洞６０を導電膜１６で充填することができる。なお、導電膜１６は第２溝５４内を埋設しない膜厚とすることができる。後の工程において、導電膜１６の余剰部分のみをエッチング除去するためである。
【００３５】
次に、図１４（ａ）及び（ｂ）に示すように、第２溝５４内壁に形成された導電膜１６の余剰部分をエッチングによって除去する。導電膜１６の余剰部分の除去は、例えばＲＩＥ法によるエッチングと、過酸化水素水（Ｈ２Ｏ２）、コリン（２−ヒドロキシエチルトリメチルアンモニウムヒドロキシド）および水（純水）を含む混合溶液によるエッチング処理によって行うことができる。これにより、空洞６０内に形成された導電膜１６を、各空洞６０毎に分断し、電極膜１６を形成する。図に示すように、電極膜１６は、電極膜１６１、１６２、１６３、１６４に分断されている。各電極膜１６は、第２絶縁膜３０の形状を引き継いでおり、テラスＴを形成し、各テラスＴによって階段１８を構成している。すなわち、上記工程により、第２絶縁膜３０を電極膜１６に置き換える（リプレース）ことができる。
【００３６】
次に、図１５（ａ）及び（ｂ）に示すように、第２溝５４内に絶縁膜を埋設することにより第２絶縁膜ピラー５８を形成する。第２絶縁膜ピラー５８に埋設する絶縁膜としては例えばシリコン酸化膜を用いることができる。
【００３７】
次に、図１６（ａ）及び（ｂ）に示すように、ホール６６を形成する。ホール６６は、まず始めに層間絶縁膜４４表面から各テラスＴのストッパ絶縁膜４２表面までを貫通して形成される。ホール６６の形成は、例えばリソグラフィ法及びＲＩＥ法を用いて形成される。ＲＩＥ法によるエッチングは、層間絶縁膜４４（シリコン酸化膜）のエッチングレートが、ストッパ絶縁膜４２（シリコン窒化膜）のエッチングレートに対して十分大きい条件（選択比を有する条件）で行う。エッチングは、一旦ストッパ絶縁膜４２表面でストップさせる。これにより、深さが深いホール６６(例えば６６１)と、深さが浅いホール６６（例えば６６４）の高低差を吸収することができる。従って、これに続くストッパ絶縁膜４２及びライナー絶縁膜４０のエッチングにおいて、深さが異なるホール６６間で、ホール６６底面の掘れ量など、エッチングのコンディションを均一にすることが可能となる。また、コンタクト抵抗のバラつきを抑制したコンタクトプラグ６８を形成することができる。さらに、ホール６６が電極膜１６を突き抜けることがない。従って、半導体装置の信頼性を向上させることができる。
【００３８】
次に、図１７（ａ）及び（ｂ）に示すように、ストッパ絶縁膜４２及びライナー絶縁膜４０のエッチングを行う。このエッチングは、図１６（ａ）及び（ｂ）に示したエッチング処理に引き続いて行う。ストッパ絶縁膜４２及びライナー絶縁膜４０のエッチングは、ストッパ絶縁膜４２（シリコン窒化膜）に適したエッチング条件と、ライナー絶縁膜４０（シリコン窒化膜）に適したエッチング条件とを切り換えて行ってもよいし、ストッパ絶縁膜４２とライナー絶縁膜４０のエッチングレート差が小さい条件で行っても良い。また、このエッチングは、電極膜１６（タングステン）に対してエッチング選択比を有する条件を用いて行い、電極膜１６表面でエッチングをストップさせる。これにより、各テラスＴの電極膜１６のそれぞれの表面に達するホール６６が形成される。
【００３９】
次に、図２（ａ）及び（ｂ）に示すように、ホール６６内にコンタクトプラグ６８を形成する。コンタクトプラグ６８は、ホール６６に導電膜を埋設することによって形成される。コンタクトプラグ６８は各テラスＴの電極膜１６上面に接続される。導電膜としては、例えばタングステンを用いることができる。タングステンは例えばＣＶＤ法を用いて成膜することができる。ホール６６内及び上面を含む全面にタングステンを成膜した後、ＣＭＰ法により上面に形成されたタングステンを除去し、ホール６６内にタングステンを残すことによりコンタクトプラグ６８を形成することができる。
【００４０】
以上により、本実施形態に係る半導体装置を製造することができる。
本実施形態に係る半導体装置及びその製造方法によれば、ホール６６の形成時にホールをストッパ絶縁膜４２上でストップさせることができるため、コンタクト抵抗のバラつきを抑制したコンタクトプラグ６８を形成することができる。また、エッチング時に電極膜１６を突き抜けて、例えば下層の導電膜とショートすることを抑制することができる。これにより金属膜上にエッチングストップ膜を形成した階段構造を形成可能とすることで、階段形状の各テラスに良好にホールを形成することを可能とし、ひいては信頼性の高い半導体装置及びその製造方法を提供することができる。
【００４１】
（他の実施形態）
上記に説明した実施形態は、ＮＡＮＤ型又はＮＯＲ型のフラッシュメモリ、ＥＥＰＲＯＭ、あるいはＤＲＡＭ、ＳＲＡＭ、その他の半導体記憶装置、あるいは種々のロジックデバイス、その他の半導体装置の製造方法に適用しても良い。
【００４２】
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
図面中、１０は半導体基板、２０は第１絶縁膜、３０は第２絶縁膜、４０はライナー絶縁膜、４２はストッパ絶縁膜、４４は層間絶縁膜、５０は第１溝、５２は第１絶縁膜ピラー、５４は第２溝、５６はマスク膜、５８は第２絶縁膜ピラー、６０は空洞、６６はホール、６８はコンタクトプラグである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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