(57)【特許請求の範囲】
【請求項１】
電源から印加される電源電圧を降圧して発振器を駆動させる発振回路であって、
スイッチング素子のオン・オフ制御により前記電源電圧を所定の内部定電圧に降圧するスイッチング型降圧手段と、
前記内部定電圧の印加により駆動される発振器とを有するとともに、
前記スイッチング型降圧手段は、前記発振器の出力信号を利用した所定周波数のクロック信号で前記スイッチング素子のオン・オフを制御するように構成し、
前記スイッチング型降圧手段は、複数個のコンデンサと複数個のスイッチ手段のオン・オフ状態の組み合わせとで前記各コンデンサが直列に接続される充電モードと、前記各コンデンサが並列に接続される放電モードとを形成する一方、前記充電モードでは直列に接続された前記コンデンサの両端に前記電源電圧が印加されて前記コンデンサが充電され、前記放電モードでは前記電源を切離した状態で前記各コンデンサに充電された充電電圧が出力されるとともに、
前記スイッチ手段のオン・オフ制御を、前記クロック信号により行うようにした容量分圧型降圧回路を有し、
さらに前記スイッチング型降圧手段が、前記容量分圧型降圧回路とともに、当該容量分圧型降圧回路の出力電圧を調整する第１のレギュレータを有するとともに、
前記第１のレギュレータが、前記容量分圧型降圧回路の出力側と当該スイッチング型降圧手段の出力端子との間に接続された第１のトランジスタを有しており、
第１の基準電圧源に設定した前記所定の内部定電圧を表す第１の基準電圧と、前記出力端子の電圧とに基づき前記出力端子の電圧が前記所定の内部定電圧になるように前記第１のトランジスタを制御するように構成したことを特徴とする発振回路。
【請求項２】
請求項１に記載する発振回路において、
前記発振器の出力信号を分周する分周回路を有するとともに、
前記スイッチング型降圧手段は、前記分周回路が出力する所定周波数のクロック信号で前記スイッチング素子のオン・オフを制御するように構成したことを特徴とする発振回路。
【請求項３】
請求項１または請求項２に記載する発振回路において、
前記第１のレギュレータは、前記電源と前記出力端子との間に、前記第１のトランジスタに対して並列に接続されるとともに前記第１のトランジスタよりもオン抵抗が大きい第２のトランジスタを有するとともに、前記第１の基準電圧と、前記出力端子の電圧とに基づき前記出力端子の電圧が前記所定の内部定電圧になるように前記第１のトランジスタとともに前記第２のトランジスタを制御することを特徴とする発振回路。
【請求項４】
請求項３に記載する発振回路において、
前記スイッチング型降圧手段は、前記電源電圧を所定の設定電圧に降圧して前記容量分圧型降圧回路に印加する第２のレギュレータを有するとともに、
前記第２のレギュレータは、前記電源と前記容量分圧型降圧回路の入力側との間に接続された第３のトランジスタを有しており、
第２の基準電圧源に設定した前記所定の設定電圧と、前記容量分圧型降圧回路への入力電圧とに基づき前記容量分圧型降圧回路の前記入力電圧が前記設定電圧になるように前記第３のトランジスタを制御することを特徴とする発振回路。
【請求項５】
請求項１〜請求項４のいずれか一つに記載する発振回路において、
前記スイッチング型降圧手段の前記スイッチング素子のオン・オフ状態のデューティ比を制御することにより前記スイッチング型降圧手段の出力電圧を制御するデューティ変調器を有するとともに、
前記所定の内部定電圧を表す第３の基準電圧と、前記スイッチング型降圧手段の出力端子の電圧とを比較して両者の偏差が零になるように前記デューティ変調器を介して前記デューティ比を制御することを特徴とする発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路に関し、特に外部供給電源から印加される電圧を降圧して発振器を駆動させる場合に適用して有用なものである。
【背景技術】
【０００２】
図１０は、従来技術に係る一般的な水晶発振器用ICを用いた発振回路を示すブロック図である。同図に示すように、発振回路１００は、ＩＣチップ１（図中の点線部分）内に集積されたレギュレータ２、発振器３、分周回路４、レベルシフタ５および出力回路６を有している。レギュレータ２は電源７の電源電圧ＶＤＤを所定の内部定電圧ＶＲＥＧに降圧する。発振器３は内部定電圧ＶＲＥＧで駆動され、外付けの水晶振動子８を振動させることにより所定周波数の出力信号を分周回路４に送出する。分周回路４は内部定電圧ＶＲＥＧで駆動され、発振器３の出力信号の周波数を適宜分周してレベルシフタ５に送出する。レベルシフタ５は発振器３の出力信号の電圧を適宜増幅して出力する。出力回路６は、レベルシフタ５の出力信号を出力端子９に送出する際のバッファ回路として機能する。ここで、レベルシフタ５および出力回路６には電源電圧ＶＤＤが印加されている。
【０００３】
かかるＩＣチップ１では、発振周波数の安定化や、発振回路１００全体の消費電力の低減のため、ＩＣチップ１にレギュレータ２を内蔵して、外部から供給される電源電圧ＶＤＤよりも低い内部定電圧ＶＲＥＧを生成し、この内部定電圧ＶＲＥＧを発振器３および分周回路４の駆動電圧としている。
【０００４】
ＩＣチップ１内に内蔵されるレギュレータ２としては、従来からリニアレギュレータが汎用されている。図１１は一般的なリニアレギュレータの構成を示すブロック図である。同図に示すように、レギュレータ２では、出力電圧となる内部定電圧ＶＲＥＧが基準電圧源０１の出力電圧である基準電圧ＶＲＥＦと一致するようにオペアンプ０２を用いて、ＭＯＳトランジスタＴＲのオン抵抗を制御している。基準電圧源０１は、ＣＭＯＳ回路ではバンドギャップリファレンスを利用して好適に構成し得る。
【０００５】
図１１に示すレギュレータ２におけるＭＯＳトランジスタＴＲは、可変抵抗素子と等価であり、抵抗による電力の損失が必ず発生する。例えば、内部定電圧ＶＲＥＧで駆動される発振器３と分周回路４の消費電流をI_opとすると、図１１のＭＯＳトランジスタＴＲで消費される電力損失は、P_loss=I_op×(VDD-VREG)、と表せる。
【０００６】
これに具体的な数値を当てはめてレギュレータ２における電力損失を考察する。ここで、[I_op=20μA, VDD=1.8V, VREG=0.8V]とすると、P_loss=20μA×(1.8V-0.8V)=20μW、となる。これに対し、発振器３および分周回路４の本来の消費電力は、P_op=I_op×VREG=20μA×0.8V=16μW、となる。
【０００７】
この数値例のような、低消費電流型の発振回路１００では、電源電圧ＶＤＤが内部定電圧ＶＲＥＧよりも比較的高い領域では、本来動作に必要な電力P_opよりも、レギュレータ２で消費される電力P_lossの方が大きくなってしまう。
【０００８】
なお、消費電流の抑制を目的とした発振回路（クロック信号生成回路）を開示する従来技術としては特許文献１が存在する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１５−１０４０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記従来技術に鑑み、電源電圧を発振器の駆動電圧である内部定電圧に降圧する際の消費電力を低減し得る発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成する本発明の第１の態様は、
電源から印加される電源電圧を降圧して発振器を駆動させる発振回路であって、
スイッチング素子のオン・オフ制御により前記電源電圧を所定の内部定電圧に降圧するスイッチング型降圧手段と、
前記内部定電圧の印加により駆動される発振器とを有するとともに、
前記スイッチング型降圧手段は、前記発振器の出力信号を利用した所定周波数のクロック信号で前記スイッチング素子のオン・オフを制御するように構成し、
前記スイッチング型降圧手段は、複数個のコンデンサと複数個のスイッチ手段のオン・オフ状態の組み合わせとで前記各コンデンサが直列に接続される充電モードと、前記各コンデンサが並列に接続される放電モードとを形成する一方、前記充電モードでは直列に接続された前記コンデンサの両端に前記電源電圧が印加されて前記コンデンサが充電され、前記放電モードでは前記電源を切離した状態で前記各コンデンサに充電された充電電圧が出力されるとともに、
前記スイッチ手段のオン・オフ制御を、前記クロック信号により行うようにした容量分圧型降圧回路を有し、
さらに前記スイッチング型降圧手段が、前記容量分圧型降圧回路とともに、当該容量分圧型降圧回路の出力電圧を調整する第１のレギュレータを有するとともに、
前記第１のレギュレータが、前記容量分圧型降圧回路の出力側と当該スイッチング型降圧手段の出力端子との間に接続された第１のトランジスタを有しており、
第１の基準電圧源に設定した前記所定の内部定電圧を表す第１の基準電圧と、前記出力端子の電圧とに基づき前記出力端子の電圧が前記所定の内部定電圧になるように前記第１のトランジスタを制御するように構成したことを特徴とする発振回路にある。
【００１２】
本発明の第２の態様は、
第１の態様に記載する発振回路において、
前記発振器の出力信号を分周する分周回路を有するとともに、
前記スイッチング型降圧手段は、前記分周回路が出力する所定周波数のクロック信号で前記スイッチング素子のオン・オフを制御するように構成したことを特徴とする発振回路にある。
【００１５】
本発明の第３の態様は、
第１または第２の態様に記載する発振回路において、
前記第１のレギュレータは、前記電源と前記出力端子との間に、前記第１のトランジスタに対して並列に接続されるとともに前記第１のトランジスタよりもオン抵抗が大きい第２のトランジスタを有するとともに、前記第１の基準電圧と、前記出力端子の電圧とに基づき前記出力端子の電圧が前記所定の内部定電圧になるように前記第１のトランジスタとともに前記第２のトランジスタを制御することを特徴とする発振回路にある。
【００１６】
本発明の第４の態様は、
第３の態様に記載する発振回路において、
前記スイッチング型降圧手段は、前記電源電圧を所定の設定電圧に降圧して前記容量分圧型降圧回路に印加する第２のレギュレータを有するとともに、
前記第２のレギュレータは、前記電源と前記容量分圧型降圧回路の入力側との間に接続された第３のトランジスタを有しており、
第２の基準電圧源に設定した前記所定の設定電圧と、前記容量分圧型降圧回路への入力電圧とに基づき前記容量分圧型降圧回路の前記入力電圧が前記設定電圧になるように前記第３のトランジスタを制御することを特徴とする発振回路にある。
【００１８】
本発明の第５の態様は、
第１〜第４の態様のいずれか一つに記載する発振回路において、
前記スイッチング型降圧手段の前記スイッチング素子のオン・オフ状態のデューティ比を制御することにより前記スイッチング型降圧手段の出力電圧を制御するデューティ変調器を有するとともに、
前記所定の内部定電圧を表す第３の基準電圧と、前記スイッチング型降圧手段の出力端子の電圧とを比較して両者の偏差が零になるように前記デューティ変調器を介して前記デューティ比を制御することを特徴とする発振回路にある。
【発明の効果】
【００１９】
本発明によれば、スイッチング型降圧手段で、電源電圧を発振器の駆動電圧である内部定電圧に降圧するようにしたので、発振回路における消費電力を可及的に低減し得る。同時に、スイッチング型降圧手段のスイッチング用のクロック信号は内蔵する発振器の出力信号に基づいて生成しているので、スイッチング型降圧手段のスイッチングに必要なクロック信号を別途発生させる必要がないばかりか、発振器自体の発振出力を利用しているので、異なる周波数間の干渉によるノイズの発生を未然に防止し得る。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態に係る発振回路を示すブロック図である。
【図２】図１のスイッチング型降圧手段の具体例である容量分圧型降圧回路を充電時の態様で示す回路図である。
【図３】図１のスイッチング型降圧手段の具体例である容量分圧型降圧回路を放電時の態様で示す回路図である。
【図４】図１の分周回路の具体的な構成を示す回路図である。
【図５】本発明の第２の実施の形態の要部であるスイッチング型降圧手段を示す回路図である。
【図６】本発明の第３の実施の形態の要部であるスイッチング型降圧手段を示す回路図である。
【図７】本発明の第４の実施の形態の要部であるスイッチング型降圧手段を示す回路図である。
【図８】図１に示す第１の実施の形態に係る発振回路と図１０に示す従来技術に係る発振回路との電源電圧対する全消費電流の特性を示すグラフである。
【図９】本発明の第５の実施の形態の要部であるスイッチング型降圧手段を示す回路図である。
【図１０】従来技術に係る発振回路を示すブロック図である。
【図１１】図１０に示すレギュレータの具体的な構成を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の本発明の実施の形態を図面に基づき詳細に説明する。
【００２２】
＜第１の実施の形態＞
図１は本発明の実施の形態に係る発振回路を示すブロック図である。同図に示すように、本形態に係る発振器２００は、ＩＣチップ１１（図中の点線部分）内に集積されたスイッチング型降圧手段１２、発振器３、分周回路４、レベルシフタ５および出力回路６を有している。スイッチング型降圧手段１２は、電源７の電源電圧ＶＤＤを所定の内部定電圧ＶＲＥＧに降圧する。スイッチング型降圧手段１２の具体的な構成に関しては後に詳述する。
【００２３】
発振器３は内部定電圧ＶＲＥＧで駆動され、外付けの水晶振動子８を振動させることにより所定周波数の出力信号を分周回路４に送出する。分周回路４は内部定電圧ＶＲＥＧで駆動され、発振器３の出力信号の周波数を適宜分周してレベルシフタ５に送出する。レベルシフタ５は発振器３の出力信号の電圧を適宜増幅して出力する。出力回路６は、レベルシフタ５の出力信号を出力端子９に送出する際のバッファ回路として機能する。ここで、レベルシフタ５および出力回路６には電源電圧ＶＤＤが印加されている。
【００２４】
かかるＩＣチップ１１では、発振周波数の安定化や、発振回路２００全体の消費電力の低減のため、ＩＣチップ１１にスイッチング型降圧手段１２を内蔵して、外部から供給される電源電圧ＶＤＤよりも低い内部定電圧ＶＲＥＧを生成している。具体的には、スイッチング型降圧手段１２が、スイッチング素子（図１には図示せず）のオン・オフ制御により電源電圧ＶＤＤを内部定電圧ＶＲＥＧに降圧する。ここで、スイッチング型降圧手段１２のスイッチング素子は、分周回路４の出力信号である所定周波数のクロック信号でそのオン・オフ状態が制御される。この場合の外部供給電圧ＶＤＤは、通常は１．８Ｖ±１０％〜５．０Ｖ±１０％の範囲である。これに対し、内部定電圧ＶＲＥＧは、低消費電力化のため、最近では１Ｖ以下という非常に低い電圧に設定することも多い。
【００２５】
このように本形態では図１０に示す発振器１００におけるレギュレータ２の代わりにスイッチング型降圧手段１２を用いており、しかもスイッチング型降圧手段１２のスイッチング素子のオン・オフ状態の制御は分周回路４の出力信号である所定周波数のクロック信号を利用して行っているので、発振回路における消費電力を可及的に低減し得る（この点に関しては後に詳述する）。また、スイッチング型降圧手段１２のスイッチングに必要なクロック信号を別途発生させる必要がないばかりか、発振器３自体の発振出力を利用することで異なる周波数間の干渉によるノイズの発生を未然に防止し得る。
【００２６】
図２および図３は、図１のスイッチング型降圧手段の具体例である容量分圧型降圧回路を、充電時の態様（図２）および放電時の態様（図３）でそれぞれ示す回路図である。
【００２７】
図２および図３に示すように、容量分圧型降圧回路１３は、２個のコンデンサＣ１，Ｃ２および５個のスイッチ手段ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４，ＳＷ５からなり、スイッチ手段ＳＷ１〜ＳＷ５のオン・オフ制御により図２に示す充電モードと、図３に示す放電モードとを交互に繰り返す。すなわち、充電モードにおいては図２（ａ）に示すように、スイッチ手段ＳＷ１，ＳＷ２がオン状態、スイッチ手段ＳＷ３〜ＳＷ５がオフ状態となってコンデンサＣ１，Ｃ２を電源７と接地端子１４との間に直列に接続する。この場合の等価回路を図２（ｂ）に示す。一方、放電モードにおいては図３（ａ）に示すように、スイッチ手段ＳＷ１，ＳＷ２がオフ状態、スイッチ手段ＳＷ３〜ＳＷ５がオン状態となってコンデンサＣ１，Ｃ２をＶＲＥＧ端子１５と接地端子１４との間に並列に接続する。この場合の等価回路を図３（ｂ）に示す。かくしてコンデンサＣ１，Ｃ２の容量が同一である場合、充電モードにおいて電源電圧ＶＤＤとなっているコンデンサＣ１，Ｃ２間の電圧が、放電モードにおいて各コンデンサＣ１，Ｃ２の両端電圧である１／２（ＶＤＤ）に降圧され、内部定電圧ＶＲＥＧとしてＶＲＥＧ端子１５に生成される。
【００２８】
さらに詳言すると、充電モードではコンデンサＣ１，Ｃ２は直列接続になっており、コンデンサＣ１のHi側端子が電源７に接続されている。一方、放電モードではコンデンサＣ１，Ｃ２が並列接続になっており、コンデンサＣ１，Ｃ２はいずれもHi側端子がＶＲＥＧ端子１５に接続されている。ここで、コンデンサＣ１，Ｃ２の各容量値が等しいとすると、充電モードではコンデンサＣ１，Ｃ２によって電源電圧ＶＤＤが半分に分圧されるので、コンデンサＣ１，Ｃ２にはＶＤＤ／２の電圧に見合った電荷が充電される。一方、放電モードでは、コンデンサＣ１，Ｃ２が接地端子１４の電位である設置電位ＧＮＤ基準で並列に接続されるので、ＶＲＥＧ端子１５の電位はＶＤＤ／２となる。このように、充電モードと放電モードとを周期的に繰り返すことで、理想的にはロス無しで電源電圧ＶＤＤVの半分以下の電圧を得ることができる。ここで、ＶＲＥＧ端子１５に比較的大きなコンデンサを別途配置することで、内部定電圧ＶＲＥＧを平滑化することができる。
【００２９】
容量分圧型降圧回路１３のスイッチ手段ＳＷ１〜ＳＷ５は、ＭＯＳトランジスタで好適に形成し得るが、分周回路４の出力信号である所定周波数のクロック信号ＣＬによりそのオン・オフ状態が制御される。図４は本形態に係る分周回路の詳細な構成を示す回路図である。同図に示すように、分周回路４は、直列に接続したｎ（ｎ＝自然数）段の分周器４１，４２，・・・，４ｎと、各分周器４１〜４ｎのいずれかの出力信号を選択するクロック選択回路４５を具備している。そして、入力端子４０を介して供給される発振器３の出力信号を、ｎ段の分周器４１〜４ｎで１／２ｎに分周し、所定周波数の矩形パルス信号を出力端子４６を介してして出力する。同時に、クロック選択回路４５では、所定周波数のクロック信号ＣＬが選択され、容量分圧型降圧回路１３に供給される。ここで、充電モードと放電モードの各期間、Ｔ１(充電モードである期間)、Ｔ２(放電モード2である期間)の比であるDUTY比を制御することで、０〜（ＶＤＤ／２）2の範囲で、ＶＲＥＧ端子１５に出力される内部定電圧ＶＲＥＧを制御することも可能である。
【００３０】
かくして、本形態においては発振器３で生成する所定周波数の出力信号を適宜分周して容量分圧型降圧回路１３のスイッチ手段ＳＷ１〜ＳＷ５のスイッチング信号を形成している。ここで、発振器３の出力信号の周波数、特に低周波数の場合には、分周することなく直接、発振器３の出力信号を容量分圧型降圧回路１３にスイッチング信号として供給することもできる。この場合には分周回路４は、勿論省略することができる。
【００３１】
＜第２の実施の形態＞
図５は本発明の第２の実施の形態の要部であるスイッチング型降圧手段の他の例を示す回路図である。図１に示す第１の実施の形態に係る発振回路２００は、スイッチング型降圧手段１２を容量分圧型降圧回路１３のみで形成したものであるが、図５に示すように、容量分圧型降圧回路１３と第１のレギュレータ６０とを組み合わせてスイッチング型降圧手段１２Ａを構成することもできる。ここで、レギュレータ６０は、容量分圧型降圧回路１３の出力電圧を調整するもので、容量分圧型降圧回路１３の出力側とＶＲＥＧ端子１５との間に接続されたＭＯＳトランジスタＴＲ１を有している。そして、基準電圧源６３に設定した内部定電圧ＶＲＥＧを表す基準電圧ＶＲＥＦ１と、ＶＲＥＧ端子１５の電圧とに基づきＶＲＥＧ端子１５の電圧が内部定電圧ＶＲＥＧになるようにオペアンプ６４を介してＭＯＳトランジスタＴＲ１を制御する。
【００３２】
本形態によれば、容量分圧型降圧回路１３の出力電圧と内部定電圧ＶＲＥＧとの間に偏差を生起していても、内部定電圧ＶＲＥＧは最終的にレギュレータ６０で高精度に調整される。したがって、発振器３および分周回路４の駆動電圧となる内部定電圧ＶＲＥＧを高精度に所定値に保持することができる。ちなみに、容量分圧型降圧回路１３では、DUTY比の制御で出力電圧、すなわち内部定電圧ＶＲＥＧを調整することもできるが、DUTY比の制御は、容量分圧型降圧回路１３では、複雑化しがちである。これに対し本形態では、DUTY可変回路を用いることなく、DUTY比固定で容量分圧型降圧回路１３は単純に、例えば電源電圧ＶＤＤ÷２程度の電圧を出力するように構成することができる。
【００３３】
＜第３の実施の形態＞
図６は本発明の第３の実施の形態の要部であるスイッチング型降圧手段を示す回路図である。同図に示すように、本形態におけるスイッチング型降圧手段１２Ｂは、図５に示すスイッチング型降圧手段１２Ｂと同様に、容量分圧型降圧回路１３と、第１のレギュレータ６１とを組み合わせて容量分圧型降圧回路１３の出力電圧を調整するものであるが、本形態における第１のレギュレータ６１は、図５に示す第１のレギュレータ６０におけるＭＯＳトランジスタＴＲ１の他にＭＯＳトランジスタＴＲ２を有している。すなわち、ＭＯＳトランジスタＴＲ２は、電源７とＶＲＥＧ端子１５との間に、ＭＯＳトランジスタＴＲ１に対して並列に接続されるとともにＭＯＳトランジスタＴＲ１よりもオン抵抗が大きいものを選定してある。そして、ＭＯＳトランジスタＴＲ１と同様に、基準電圧ＶＲＥＦ１と、ＶＲＥＧ端子１５の電圧とに基づきＶＲＥＧ端子１５の電圧が所定の内部定電圧ＶＲＥＧになるようにオペアンプ６４を介して制御される。なお、図６中、図５と同一部分には同一番号を付し、重複する説明は省略する。
【００３４】
本形態によれば、当該発振回路２００の始動時におけるスイッチング型降圧手段１２Ｂの円滑な始動が確保される。すなわち、本形態では、容量分圧型降圧回路」１３が分周回路４の出力であるクロック信号ＣＬを利用している関係上、内部定電圧ＶＲＥＧが得られない始動時にはクロック信号ＣＬを得ることが困難となり、何らかの手段で容量分圧型降圧回路１３を始動してやる必要がある。本形態ではＭＯＳトランジスタＴＲ２を介して電源電圧ＶＤＤがＶＲＥＧ端子１５を介して直接分周回路４に印加されるので、始動時の分周回路４の駆動電流を良好に供給することができる。一方、容量分圧型降圧回路１３が内部定電圧ＶＲＥＧを生成した後は、
ＭＯＳトランジスタＴＲ２にはほとんど電流は流れない。（ＭＯＳトランジスタＴＲ１のオン抵抗）≪（ＭＯＳトランジスタＴＲ２のオン抵抗）となっているからである。また、電源電圧ＶＤＤが小さくなるとスイッチング型降圧手段１２Ｃの出力が下がり始め、全体の消費電力削減効果は急速に悪化するが、この場合でもＭＯＳトランジスタＴＲ２を介して電流を流すことができるので、従来技術と同様のリニアレギュレータとしては動作させることができる。このように、リニアレギュレータと併用した場合には、最大効率は得られないが、電源電圧ＶＤＤが低い場合に効率が極端に悪化することを防止できる。
【００３５】
＜第４の実施の形態＞
図７は本発明の第４の実施の形態の要部であるスイッチング型降圧手段を示す回路図である。同図に示すように、本形態におけるスイッチング型降圧手段１２Ｃは、図６に示す第１のレギュレータ６１の他に第２のレギュレータ６２を有している。第２のレギュレータ６２は、電源電圧ＶＤＤを所定の設定電圧に降圧して容量分圧型降圧回路１３に印加するもので、電源７と容量分圧型降圧回路１３との間に接続されたＭＯＳトランジスタＴＲ３を有している。ＭＯＳトランジスタＴＲ３は、基準電圧源６５に設定した基準電圧ＶＲＥＦ２と、容量分圧型降圧回路１３の入力側の電圧とに基づき容量分圧型降圧回路１３の入力電圧が所定の基準電圧ＶＲＥＦ２になるようにオペアンプ６６を介して制御される。ここで、基準電圧ＶＲＥＦ２は電源電圧ＶＤＤ／２程度に設定することができる、なお、図７中、図６と同一部分には同一番号を付し、重複する説明は省略する。
【００３６】
本形態によれば、高い電源電圧ＶＤＤをレギュレータ６２で大きく降圧して容量分圧型降圧回路１３に供給することができる。このため、電源電圧ＶＤＤが高圧で、内部定電圧ＶＲＥＧとの差が大きい場合に特に有用なものとなる。さらに詳言すると、発振器３などは基準電圧ＶＲＥＦ１に設定されている基準電圧ＶＲＥＦ１（＝内部定電圧ＶＲＥＧ）で動作する。内部定電圧ＶＲＥＧの電圧自体は、オペアンプ６４とＭＯＳトランジスタＴＲ１，ＴＲ２によって精度良く制御されている。ＭＯＳトランジスタＴＲ２は直接電源７に接続されているが、ＭＯＳトランジスタＴＲ２は容量分圧型降圧回路１３の出力側に接続されている。ここで、ＭＯＳトランジスタＴＲ１は、前述の如くMOSトランジスタＴＲ２よりも大きなサイズ、すなわち低抵抗に作ってある。例えば、MOSトランジスタＴＲ１，ＴＲ２のチャネル長を同じにすると、MOSトランジスタＴＲ１のチャネル幅をMOSトランジスタＴＲ２の5倍以上に設定しておく。
【００３７】
また、本形態における容量分圧型降圧回路１３はオペアンプ６６とＭＯＳトランジスタＴＲ３で制御された基準電圧ＶＲＥＦ２で駆動される。このため、電源電圧ＶＤＤが基準電圧ＶＲＥＦ２とほぼ等しい時に最大の電力削減効果を発揮する。容量分圧型降圧回路１３によって基準電圧ＶＲＥＦ２から基準電圧-ＶＲＥＦ１までの降圧が理想的にはロスなく行われるからである。ここで、ＭＯＳトランジスタＴＲ１のソース／ドレイン間の電位差が小さくなるように両基準電圧ＶＲＥＦ１，ＶＲＥＦ２を設定しておけば、ＭＯＳトランジスタＴＲ１による電力消費はわずかである。
【００３８】
上述の動作を具体的な数値を用いて説明する。基準電圧ＶＲＥＦ１は、低消費電力の発振器３などを動作させる電圧であり、ここでは０．８V程度に設定する。一方、容量分圧型降圧回路１３に供給される電圧となる、基準電圧ＶＲＥＦ２は１．８V程度に設定する。ＭＯＳトランジスタＴＲ１，ＴＲ２は共に低閾値(ここではほぼ0Vと仮定する)のＮＭＯＳトランジスタであり、またMOSトランジスタＴＲ２のインピーダンスはチャネル幅の設定で、ＭＯＳトランジスタＴＲ１の１／５に設定する。
【００３９】
内部定電圧ＶＲＥＧの下で消費されるオペアンプ電流６４の電流 I_OP=２０μA とし、ＭＯＳトランジスタＴＲ１に約１６μA、ＭＯＳトランジスタＴＲ２に約４μＡの電流が流れるとする。電源電圧ＶＤＤ＝１．８Ｖの時、容量分圧型降圧回路１３が（ＶＤＤ／２）の場合、その出力は０．９Ｖであるので、ＭＯＳトランジスタＴＲ１の両端電位差は０．１Ｖであり、ＭＯＳトランジスタＴＲ１でのロス電力は、１６μＡ×０．１Ｖ＝１．６μＷである。ＭＯＳトランジスタＴＲ２でのロス電力は、４μＡ×（１，８−０．８）Ｖ＝４μＷである。ＭＯＳトランジスタＴＲ３の両端電位差はゼロであるからロス電力は無視して良い。したがって、トータルのロス電力は５．６Ｗとなる。これは、図１０に示すレギュレータ２の場合、同じ電源条件でのロス電力が２０μＷであるので、本形態におけるロス電力の削減量が１４．４μＷ、すなわち７０パーセント以上削減できることになる。消費電流に換算すると、約８μＡの削減に相当する。
【００４０】
なお、電源電圧ＶＤＤが１．８Ｖより大きくなると、ＭＯＳトランジスタＴＲ３でのロス電力が発生しはじめ、全体の消費電力は徐々に上昇する。ただし、消費電流に換算した場合の削減量は約８μＡでほぼ一定である。逆に、電源電圧ＶＤＤが１．８Ｖよりも小さくなると、スイッチング型降圧手段１２Ｃの出力が下がり始め、全体の消費電力削減効果は急速に悪化する。しかし、その場合でもＭＯＳトランジスタＴＲ２を介して電流を流すことができるので、従来通りのリニアレギュレータとしては動作させることができる。このように、リニアレギュレータと併用した場合には、最大効率は得られないが、電源電圧ＶＤＤが低い場合に効率が極端に悪化することを防止できる。
【００４１】
図８は図７に示すスイッチング型降圧手段１２Ｃを有する発振回路のSPICEシミュレーション結果を示すグラフである。同図は、消費電流を図１０に示す従来技術に係る発振回路との比較において示している。当該シミュレーションに用いた発振回路は、約１６ＭＨｚの水晶発振を、９段分周(1/512)し、３２ｋＨｚの計時用クロックを出力するものである。スイッチング降圧手段１２Ｃのクロック信号ＣＬは、分周2段目(約4MHz)から取っている。横軸が外部から与える電源電圧ＶＤＤ、縦軸がオペアンプ６４や基準電圧源６３からなるバイアス回路および出力回路６までを含む、全体の消費電流であり、一点差線が従来技術に係るレギュレータ２を用いた場合（図１０参照）、実線が本発明の第４の実施の形態に係る場合（図７参照）の消費電流である。
【００４２】
図８を参照すれば、電源電圧ＶＤＤが比較的高い領域では、約８μＡで一定の消費電流削減効果が得られている。電源電圧ＶＤＤが極めて低い領域では、第４の実施の形態に係る場合の消費電流の削減効果はなく、電源７に直結したレギュレータだけが有効となるので、従来技術における消費電流とほぼ一致していることがわかる。これにより、本願発明では電源電圧ＶＤＤが１．４Ｖ以上の領域で消費電流（消費電力）の顕著な削減効果が得られている。
【００４３】
＜第５の実施の形態＞
図９は本発明の第５の実施の形態の要部であるスイッチング型降圧手段を示す回路図である。同図に示すように、本形態に係るスイッチング型降圧手段１２Ｄは、デューティ変調器６９を有している。デューティ変調器６９は、分周回路４からのクロック信号ＣＬを入力して容量分圧型降圧回路１３のスイッチング素子ＳＷ１〜ＳＷ５(図２および図３参照)のオン・オフ状態の比であるデューティ比を制御する。このことによりスイッチング型降圧手段１２の出力電圧である内部定電圧ＶＲＥＧを所定値に制御する。そこで、本形態におけるスイッチング型降圧回路１２は、所定の内部定電圧ＶＲＥＧを表す基準電圧ＶＲＥＦ３を生成する基準電圧源６７と、基準電圧ＶＲＥＦ３とスイッチング型降圧手段１２の出力電圧とを比較する比較器６８とを有している。比較器６８は内部定電圧ＶＲＥＧと基準電圧ＶＲＥＦ３の偏差が零になるようにデューティ変調器６９を制御して最適なデューティ比でスイッチング型降圧手段１２のスイッチング素子ＳＷ１〜ＳＷ５のオン・オフ制御を行う。
【００４４】
本形態によれば、一定周波数のクロック信号ＣＬのデューティー比を制御することでスイッチング型降圧回路１２の出力電圧を調整してＶＲＥＧ端子９に高精度の内部定電圧ＶＲＥＧを生成させることができる。
【００４５】
＜他の実施の形態＞
上記実施の形態では、スイッチング降圧手段１２Ａ〜１２Ｄを容量分圧型降圧回路１３を含むものとしたが、これに限るものではない。容量分圧型降圧回路１３は簡単な回路で所定の降圧を行うことができるが、電源電圧ＶＤＤを降圧する降圧回路であれば、他の構成でも構わない。例えば、ＤＣ／ＤＣコンバータでも良い。この場合でも、スイッチング信号は発振器３の出力信号、またはこれを分周器４で分周して得るクロック信号ＣＬを利用してスイッチングパルスとすることは必須である。
【００４６】
また、発振器３は、上記実施の形態では水晶発振器としたが、これに限るものではない。例えば水晶振動子８を使用しないＲＣ発振器、ＭＥＭＳ発振器など、あらゆる種類の発振器を適用することができる。
【産業上の利用可能性】
【００４７】
本発明は低消費電力の要求が強いモバイル機器等に搭載される発振回路を製造販売する産業分野で利用することができる。
【符号の説明】
【００４８】
３  発振器
４  分周回路
７  電源
１２、１２Ａ〜１２Ｄ  スイッチング型降圧手段
１３  容量分圧型降圧回路
６０，６１，６２  レギュレータ
６３，６５  基準電圧源
６４、６６  オペアンプ
６９  デューティー変調器
２００  発振回路
ＶＤＤ  電源電圧
ＶＲＥＧ  内部定電圧
ＣＬ  クロック信号
ＳＷ１〜ＳＷ５  スイッチ手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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