(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面上に積層された、複数の金属層と、複数の絶縁層と、複数の中間層とを有する積層体と、
前記積層体内を前記積層体の積層方向に延びる半導電性または導電性を有する膜と、
前記膜と前記金属層との間に設けられた記憶膜と、
を備え、
前記金属層はタングステン層であり、前記中間層は窒化タングステン層である、または、前記金属層はモリブデン層であり、前記中間層は窒化モリブデン層である半導体装置。
【請求項２】
基板と、
前記基板の主面上に積層された、複数の金属層と、複数の絶縁層と、複数の中間層とを有する積層体であって、前記中間層の層数は前記金属層の層数よりも少なく、前記金属層がもつ前記基板の主面に沿った方向の内部応力の方向と、前記中間層がもつ前記基板の主面に沿った方向の内部応力の方向とが逆である積層体と、
前記積層体内を前記積層体の積層方向に延びる半導電性または導電性を有する膜と、
前記膜と前記金属層との間に設けられた記憶膜と、
を備えた半導体装置。
【請求項３】
前記中間層は、前記金属層の上面および下面のいずれか一方と前記絶縁層との間に設けられ、前記金属層の前記上面および前記下面の他方と前記絶縁層との間には設けられていない請求項１または２に記載の半導体装置。
【請求項４】
前記中間層は、前記複数の絶縁層の間に設けられている請求項１または２に記載の半導体装置。
【請求項５】
基板の主面上に、複数の金属層と、複数の絶縁層と、複数の中間層とを有する積層体であって、前記金属層がもつ前記基板の主面に沿った方向の内部応力の方向と、前記中間層がもつ前記基板の主面に沿った方向の内部応力の方向とが逆である積層体を形成する工程と、
前記積層体を貫通するホールを形成する工程と、
前記ホールの側壁に、記憶膜を含む膜を形成する工程と、
前記記憶膜を含む膜の側壁に、半導電性または導電性を有する膜を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
絶縁層を介して複数の電極層が積層された積層体内に、電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた３次元構造のメモリデバイスが提案されている。上記積層体の積層数が増えると、積層体成膜時の内部応力によりウェーハが大きな反りをもつ懸念がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１０４６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、反りを抑えた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、基板と、前記基板の主面上に積層された、複数の金属層と、複数の絶縁層と、複数の中間層とを有する積層体と、前記積層体内を前記積層体の積層方向に延びる半導電性または導電性を有する膜と、前記膜と前記金属層との間に設けられた記憶膜と、を備えている。前記金属層はタングステン層であり、前記中間層は窒化タングステン層である、または、前記金属層はモリブデン層であり、前記中間層は窒化モリブデン層である。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の模式断面図。
【図３】図２の一部の拡大断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の積層体の一部の模式断面図。
【図７】実施形態の半導体装置の積層体の一部の模式断面図。
【図８】実施形態の半導体装置の積層体の一部の模式断面図。
【図９】実施形態の半導体装置の積層体の一部の模式断面図。
【図１０】実施形態の半導体装置の積層体の一部の模式断面図。
【図１１】他の実施形態の半導体装置の模式斜視図。
【図１２】反りをもつ積層体の模式側面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。  
図１は、実施形態のメモリセルアレイ１の模式斜視図である。  
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（第３方向、積層方向）とする。
【０００９】
メモリセルアレイ１は、基板１０と、基板１０の主面上に設けられた積層体１００と、複数の柱状部ＣＬと、導電材ＬＩと、積層体１００の上に設けられた上層配線と、を有する。図１には、上層配線として、ビット線ＢＬとソース層ＳＬを示す。
【００１０】
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる円柱もしくは楕円柱状に形成されている。導電材ＬＩは、上層配線と基板１０との間で、積層体１００の積層方向（Ｚ方向）およびＸ方向に延び、積層体１００をＹ方向に分離している。
【００１１】
複数の柱状部ＣＬは、例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配置されていてもよい。
【００１２】
積層体１００上に、複数のビット線（例えば金属膜）ＢＬが設けられている。複数のビット線ＢＬはＸ方向に互いに分離し、それぞれのビット線ＢＬはＹ方向に延びている。
【００１３】
柱状部ＣＬの上端部は、コンタクト部Ｃｂを介してビット線ＢＬに接続されている。導電材ＬＩによってＹ方向に分離されたそれぞれの領域から１つずつ選択された複数の柱状部ＣＬが、共通の１本のビット線ＢＬに接続されている。
【００１４】
図２は、基板１０および積層体１００が設けられた部分の模式断面図である。図２は、図１におけるＹ−Ｚ面に対して平行な断面を表す。
【００１５】
積層体１００は、基板１０の主面上に積層された、複数の金属層７０と、複数の絶縁層４０と、複数の中間層７１とを有する。複数の金属層７０、複数の絶縁層４０、および複数の中間層７１は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層されている。
【００１６】
絶縁層４０を介して所定周期で複数の金属層７０がＺ方向に積層されている。中間層７１は、金属層７０の下面と、その金属層７０の１層下の絶縁層４０との間に設けられている。中間層７１は金属層７０の下面に接している。
【００１７】
中間層７１と、その中間層７１の１層下の金属層７０の上面との間に、絶縁層４０が設けられている。図２に示す例では、金属層７０の上面と、その金属層７０の１層上の絶縁層４０との間に、中間層７１は設けられていない。基板１０の主面と、最下層の中間層７１との間に、絶縁層４０が設けられている。
【００１８】
金属層７０は、第１金属元素を主成分として含み、実質的に単一の金属元素（第１金属元素）から構成される。金属層７０に主成分として含まれる第１金属元素として、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはルテニウム（Ｒｕ）が挙げられる。絶縁層４０は、例えば酸化シリコン（ＳｉＯ２）を主成分として含む。
【００１９】
中間層７１は、金属層７０および絶縁層４０とは異種材料の層である。または、中間層７１は、金属層７０と同種材料の層である。金属層７０と同種材料の中間層７１は導電性をもつ。中間層７１が金属層７０と異種材料の層であっても、金属層の中間層７１は導電性をもつ。また、金属窒化物層の中間層７１は導電性をもつ場合がある。中間層７１は、後述するように、積層体１００の反りを抑制するための応力緩和層として形成される。そのため、中間層７１は、半導体装置における電気的特性を担う要素ではなく、導電性でも絶縁性でもよい。
【００２０】
複数の中間層７１は、積層体１００の積層方向でつながっておらず、積層方向に互いに分離している。中間層７１は、基板１０の主面に沿った方向に設けられ、積層体１００の積層方向に沿った方向には設けられていない。
【００２１】
図２に示すように、柱状部ＣＬは、メモリ膜（記憶膜）３０と、半導体膜２０と、コア絶縁膜５０とを有する。メモリ膜３０および半導体膜２０は、積層体１００内を積層方向（Ｚ方向）に筒状に延びている。メモリ膜３０は、積層体１００と半導体膜２０との間に設けられ、半導体膜２０を外周側から囲んでいる。コア絶縁膜５０は、筒状の半導体膜２０の内部に設けられている。半導体膜２０の上端部が、図１に示すコンタクト部Ｃｂを介してビット線ＢＬに電気的に接続している。
【００２２】
図３は、図２の一部の拡大断面図である。
【００２３】
メモリ膜３０は、ブロック絶縁膜３３と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。ブロック絶縁膜３３、電荷蓄積膜３２、トンネル絶縁膜３１、および半導体膜２０は、積層体１００の積層方向に連続して延びている。積層体１００と半導体膜２０との間に、積層体１００側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
【００２４】
ブロック絶縁膜３３は金属層７０に接し、トンネル絶縁膜３１は半導体膜２０に接し、電荷蓄積膜３２はブロック絶縁膜３３とトンネル絶縁膜３１との間に設けられている。
【００２５】
半導体膜２０、メモリ膜３０、および金属層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体膜２０の周囲を、メモリ膜３０を介して、金属層７０が囲んだ縦型トランジスタ構造を有する。
【００２６】
半導体膜２０はその縦型トランジスタ構造のメモリセルＭＣのチャネルとして機能し、金属層７０はコントロールゲート（制御電極）として機能する。電荷蓄積膜３２は半導体膜２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００２７】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２８】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜を含む。
【００２９】
トンネル絶縁膜３１は、電荷蓄積膜３２に半導体膜２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体膜２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は例えばシリコン酸化膜を含む。または、トンネル絶縁膜３１は、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を含む。ＯＮＯ膜を含むトンネル絶縁膜３１は、シリコン酸化膜の単層に比べて、低電界での消去動作可能にする。
【００３０】
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が、金属層７０へ拡散するのを防止する。ブロック絶縁膜３３は、例えば、シリコン酸化膜と、シリコン酸化膜よりも誘電率の高い膜（シリコン窒化膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜）の積層膜を含む。
【００３１】
図１に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。複数の金属層７０のうちの少なくとも最下層の金属層７０は、ソース側選択トランジスタＳＴＳのコントロールゲート（制御電極）として機能する。複数の金属層７０のうちの少なくとも最上層の金属層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲート（制御電極）として機能する。ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、メモリセルＭＣと同様、積層体１００の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
【００３２】
ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体膜２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３３】
積層体１００をＹ方向に分離する導電材ＬＩのＹ方向の両側壁には、図２に示すように、絶縁膜６２が設けられている。絶縁膜６２は、積層体１００と導電材ＬＩとの間に設けられている。図１において、絶縁膜６２の図示は省略している。
【００３４】
導電材ＬＩは、例えばタングステンを主成分として含む金属材である。その導電材ＬＩの上端部は、積層体１００の上に設けられた図１に示すソース層ＳＬに接続されている。導電材ＬＩの下端は、図２に示すように、基板１０に接している。また、半導体膜２０の下端は基板１０に接している。基板１０は、例えば、不純物がドープされ導電性をもつシリコン基板である。したがって、半導体膜２０の下端は、基板１０および導電材ＬＩを介して、ソース層ＳＬと電気的に接続されている。
【００３５】
次に、図４および図５を参照して、実施形態の半導体記憶装置の製造方法について説明する。
【００３６】
図４に示すように、基板１０の主面上に積層体１００が形成される。基板１０の主面上に絶縁層４０が形成され、その絶縁層４０上に中間層７１が形成され、その中間層７１上に金属層７０が形成され、その金属層７０上に再び絶縁層４０が形成される。以降、絶縁層４０上に中間層７１、中間層７１上に金属層７０、および金属層７０上に絶縁層４０を形成する同様の工程が複数回繰り返される。
【００３７】
個々のチップにダイシングされる前のウェーハ状態の基板１０に対して積層体１００を構成する各膜が形成される。膜は内部応力をもつことがあり、その内部応力はウェーハを反らせる原因になる。
【００３８】
例えば、physical vapor deposition（ＰＶＤ）法、またはChemical Vapor Deposition（ＣＶＤ）法で形成されるシリコン酸化膜は、通常、ウェーハ面方向に沿って数百ＭＰａの圧縮応力を持つことが多い。この圧縮応力は、基板１０の成膜面（主面）とは反対側の裏面を下にした状態で、ウェーハを上に凸状に反らせる原因になり得る。逆に、ウェーハ面方向に沿って圧縮応力と反転した引張応力をもつ膜は、ウェーハを下に凸状に反らせる原因になり得る。
【００３９】
ウェーハの反りを抑えるために、圧縮応力をもつ絶縁層（シリコン酸化膜）４０に対して、引張応力をもつ金属層７０を組み合わせることが考えられる。例えば、タングステン膜やモリブデン膜は引張応力をもつことが多い。しかし、ＰＶＤ法またはＣＶＤ法で形成されるタングステン膜やモリブデン膜は、シリコン酸化膜のもつ圧縮応力（数百ＭＰａ）の大きさよりも大きな数ＧＰａの引張応力を持つことが多く、それら膜の引張応力で絶縁層（シリコン酸化膜）４０の圧縮応力を相殺することは難しい。特に金属層７０の積層数が多くなると、タングステン膜やモリブデン膜を使った金属層７０の引張応力がウェーハ反りに大きく影響し、ウェーハは下に凸状に反りやすくなる。
【００４０】
なお、金属層（タングステン膜、モリブデン膜）７０のもつ引張応力の大きさが、絶縁層（シリコン酸化膜）４０と同程度の数百ＭＰａの大きさとなるように成膜条件を制御して金属層７０を形成すると、膜密度を低下させ、膜の抵抗率（比抵抗）が増大する傾向がある。メモリセルＭＣや選択トランジスタＳＴＤ、ＳＴＳの制御電極である金属層７０の抵抗率の増大は、デバイス性能を低下させてしまう。
【００４１】
そこで、実施形態によれば、金属層７０および絶縁層４０とは別に、応力緩和に特化した中間層７１を形成している。金属層７０は、内部応力よりも電気的特性が優先され、制御電極として十分に低い抵抗をもつ。
【００４２】
これに対して、中間層７１は、電気的特性よりも優先して内部応力の方向および大きさが適切に制御され、少なくとも成膜直後は、金属層７０よりも抵抗が高いことが多い。例えば、中間層７１の抵抗率は金属層７０の抵抗率よりも高く、中間層７１の膜密度は金属層７０の膜密度よりも低く、中間層７１の結晶粒径（グレインサイズ）は金属層７０の結晶粒径よりも小さく、中間層７１の厚さは金属層７０の厚さよりも薄い。
【００４３】
中間層７１および金属層７０は、例えばスパッタ法で形成される。絶縁層４０を形成した後、中間層７１および金属層７０が、同じターゲットを使って、同じチャンバー内の減圧雰囲気中で連続して形成される。
【００４４】
まず、絶縁層４０上に、第１条件で例えばタングステンターゲットまたはモリブデンターゲットをスパッタして、中間層７１としてタングステン層またはモリブデン層が形成される。続けて、スパッタ条件を第１条件から第２条件に切り替えて、タングステンターゲットまたはモリブデンターゲットをスパッタして、中間層７１上に金属層７０を形成する。
【００４５】
金属層７０は、制御電極として十分に低い抵抗をもつ例えばタングステン層またはモリブデン層として形成され、引張応力をもつ。中間層７１を形成する第１条件は、金属層７０を形成する第２条件よりも、例えば、チャンバー内圧力が低く、且つ高放電パワーである。このような条件でスパッタ成膜された中間層７１は、金属層７０のもつ引張応力とは反転した圧縮応力をもつことができる。
【００４６】
中間層７１を形成するスパッタ時間は、金属層７０を形成するスパッタ時間よりも短く、中間層７１は金属層７０よりも薄い。中間層７１と金属層７０は同種層（タングステン層またはモリブデン層）であるが、中間層７１は、電気抵抗よりも内部応力の制御を優先した機能を付与される。例えば、中間層７１の膜密度は金属層７０の膜密度よりも低い、または中間層７１の結晶粒径は金属層７０の結晶粒径よりも小さい。中間層７１は、放電開始時の放電が安定していない状態で形成してもよい。
【００４７】
積層体１００を形成した後、図５に示すように、メモリホールＭＨが形成される。積層体１００上に形成した図示しないマスク層を用いたReactive Ion Etching（ＲＩＥ）法により、メモリホールＭＨが形成される。メモリホールＭＨは、積層体１００を貫通し、基板１０に達する。
【００４８】
メモリホールＭＨ内には、図２に示す柱状部ＣＬを構成する各膜が形成される。まず、メモリ膜３０が、メモリホールＭＨの側壁および底にコンフォーマルに形成される。メモリホールＭＨの底のメモリ膜３０は例えばＲＩＥ法で除去され、メモリホールＭＨの底に基板１０が露出する。その後、メモリホールＭＨ内におけるメモリ膜３０の内側に、半導体膜２０を形成する。半導体膜２０の下端は、メモリホールＭＨの底で基板１０に接する。半導体膜２０を形成した後、その内側にコア絶縁膜５０が形成される。
【００４９】
積層体１００において導電材ＬＩが設けられる部分には、溝が形成される。その溝は、積層方向（Ｚ方向）、および図２において紙面奥行き方向（Ｘ方向）に延び、積層体１００をＹ方向に分離する。
【００５０】
その溝内に、絶縁膜６２を介して導電材ＬＩが形成される。絶縁膜６２は溝の側壁および底にコンフォーマルに形成される。溝の底の絶縁膜６２は例えばＲＩＥ法で除去され、溝の底に基板１０が露出する。その後、溝内における絶縁膜６２の内側に導電材ＬＩが形成され、導電材ＬＩの下端は基板１０に接する。
【００５１】
メモリホールＭＨおよびその内部に柱状部ＣＬを形成した後に、溝およびその内部に導電材ＬＩを形成してもよいし、溝および導電材ＬＩを形成した後に、メモリホールＭＨおよび柱状部ＣＬを形成してもよい。または、メモリホールＭＨと溝を、同時にＲＩＥ法で形成してもよい。
【００５２】
積層体１００、柱状部ＣＬ、および導電材ＬＩを形成した後、積層体１００の上に図１に示すビット線ＢＬ、ソース層ＳＬなどの上層配線が形成される。
【００５３】
実施形態によれば、柱状部ＣＬや導電材ＬＩなどを形成する前における基板１０および積層体１００を含むウェーハの反りおよび割れが、応力緩和層である中間層７１によって抑制される。したがって、その後のメモリホールＭＨを形成するためのリソグラフィ、エッチング、柱状部ＣＬを形成する成膜、およびウェーハ搬送などを良好に行える。
【００５４】
積層体１００を形成した後の熱処理により、中間層７１を再結晶化または大粒径化させ、中間層７１の抵抗を成膜直後よりも下げることもできる。この場合、同種材料で一体に設けられた金属層７０および中間層７１が、メモリセルＭＣなどの制御電極として機能することができる。この熱処理は、積層体１００を形成した後の他の要素を形成するときにともなう熱処理でもよいし、中間層７１の抵抗を下げるために別に行ってもよい。
【００５５】
上記熱処理のタイミングは、少なくとも積層体１００にメモリホールＭＨまたは溝を形成した後が望ましい。熱処理によって、成膜直後に中間層７１がもっていた圧縮応力が小さくなっても、または引張応力に反転してしまっても、積層体１００を貫通するメモリホールＭＨ、もしくは柱状部ＣＬ、または積層体１００を分断する導電材ＬＩが、積層体１００の面方向に働く応力をある程度は緩和するため、成膜直後ほどには積層体１００の反りの問題が懸念されないからである。
【００５６】
中間層７１は、金属層７０とは異種材料の層として形成することもできる。絶縁層４０を形成した後、例えば金属ターゲットと窒素ガスを用いた反応性スパッタ法により、金属窒化物層を中間層７１として形成することができる。この金属窒化物層を形成した後、チャンバー内への窒素ガスの導入を停止、もしくはチャンバー内の窒素ガス濃度を下げて、金属ターゲットのスパッタを行い、金属窒化物層（中間層７１）上に金属層７０を形成する。
【００５７】
例えば、タングステンターゲットと窒素ガスを用いた反応性スパッタ法により、中間層７１として窒化タングステン層を形成し、その後、同じチャンバー内でタングステンターゲットをスパッタして、金属層７０としてタングステン層を形成する。または、モリブデンターゲットと窒素ガスを用いた反応性スパッタ法により、中間層７１として窒化モリブデン層を形成し、その後、同じチャンバー内でモリブデンターゲットをスパッタして、金属層７０としてモリブデン層を形成する。
【００５８】
中間層（窒化タングステン層または窒化モリブデン層）７１の窒素濃度は１重量％以上であり、金属層（タングステン層またはモリブデン層）７０の窒素濃度は１重量％未満である。
【００５９】
上記スパッタ法で、中間層（窒化タングステン層または窒化モリブデン層）７１を形成する第１条件は、金属層（タングステン層またはモリブデン層）７０を形成する第２条件よりも、例えば、チャンバー内圧力が低く、且つ高放電パワーである。このような条件でスパッタ成膜された中間層（窒化タングステン層または窒化モリブデン層）７１は、金属層（タングステン層またはモリブデン層）７０のもつ引張応力とは反転した圧縮応力をもつことができる。
【００６０】
中間層７１と金属層７０を、放電パワー、チャンバー内に導入するガス種、チャンバー内圧力などの切り替えだけで、同じチャンバー内で連続して形成でき、製造時間の短縮による製造コストの低減を図れる。
【００６１】
金属窒化物層としての中間層７１は、ＣＶＤ法で形成してもよい。このＣＶＤの成膜条件を適切に制御することで、中間層（金属窒化物層）７１は、金属層７０のもつ引張応力とは反転した圧縮応力をもつことができる。
【００６２】
中間層７１の金属窒化物は、金属層７０が主成分として含む金属元素（第１金属元素）と同じ第１金属元素の窒化物であるため、プロセスや特性制御が容易になり、また、中間層７１と金属層７０に高い密着性を与える。
【００６３】
また、窒化タングステン層または窒化モリブデン層の中間層７１は導電性をもつため、金属層７０とともに、メモリセルＭＣ、選択ゲートＳＧＳ、ＳＧＤの制御電極として機能することができる。
【００６４】
積層体１００を形成した後の熱処理により、金属窒化物層である中間層７１から窒素を脱離させ、中間層７１の抵抗を成膜直後よりも下げることもできる。中間層７１の窒素濃度が成膜直後よりも低下し、中間層７１を金属層として機能させることができる。金属層７０とともにメモリセルＭＣなどの制御電極として機能する中間層７１の低抵抗化は、デバイス特性を向上させる。中間層７１中の窒素は、例えば、メモリホールＭＨを通じて、積層体１００の外部に抜ける。または、中間層７１中の窒素は、導電材ＬＩを形成するための溝を通じて、積層体１００の外部に抜ける。
【００６５】
窒素脱離、または熱処理による結晶化によって、成膜直後に中間層７１がもっていた圧縮応力が小さくなっても、または引張応力に反転してしまっても、積層体１００を貫通するメモリホールＭＨまたは溝が、積層体１００の面方向に働く応力をある程度は緩和するため、積層体１００の反りは成膜直後ほど問題にはなり難い。
【００６６】
中間層７１として、アモルファス層を形成してもよい。アモルファス層は、その上に形成される金属層７０の大粒径化を促進する効果を持ち、メモリセルＭＣ、選択ゲートＳＧＳ、ＳＧＤの制御電極の抵抗を下げる。
【００６７】
そのアモルファス層は、非晶質化可能な、単金属層、合金層、または導電性をもつ化合物層である。
中間層７１に用いられるアモルファス層が単金属層である場合、単金属層のアモルファス層は、金属層７０と同種材料の層であっても、異種材料の層であってもよい。
中間層７１に用いられるアモルファス層が合金層または導電性をもつ化合物層である場合、合金層または化合物層であるアモルファス層は、例えば、IIIB族元素（Ｓｃ、Ｙ、Ｌａ系列）、IVB族元素（Ｔｉ、Ｚｒ、Ｈｆ）、VB族元素（Ｖ、Ｎｂ、Ｔａ）、VIB族元素（Ｃｒ、Ｍｏ、Ｗ）、VIII族元素（Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ）、Ｂ、Ｃ、Ｎ、Ｏ、Ｐ、Ｓｉ、およびＧｅより選ばれた２種以上を含有する。また、中間層７１に用いられるアモルファス層は、ペロブスカイト型酸化物を含有していてもよい。
【００６８】
なお、中間層７１に用いられるアモルファス層は、Reflection High Energy Electron Diffraction（ＲＨＥＥＤ）等の電子線回折やＸ線回折に代表される回折測定で、散漫（ブロード）な回折強度、換言すればハローピークが観測されるものであればよく、非晶質の不完全さに起因する金属間化合物微結晶からの回折線が現れてもよい。さらに、中間層７１の全体が非晶質でなくてもよく、中間層７１は、結晶質の薄膜の一部が非晶質化した構造であってもよい。また、積層体１００にメモリホールＭＨまたは導電材ＬＩを形成するための溝を形成した後の熱処理により、中間層７１を結晶化させてもよい。
【００６９】
選択した材料によっては、中間層７１は、金属層７０および絶縁層４０との高い密着性や、金属層７０中の金属の絶縁層４０への拡散を防ぐバリア機能をもつことができる。
【００７０】
中間層７１および金属層７０を形成した後、金属層７０上に再び絶縁層４０を形成し、その絶縁層４０上に上記方法と同様に中間層７１および金属層７０が形成される。以降、絶縁層４０、中間層７１、および金属層７０を形成する工程が複数回繰り返され、基板１０上に積層体１００が形成される。
【００７１】
例えば、リソグラフィの露光異常や後工程の搬送異常を抑えるため、基板１０および積層体１００を含むウェーハ全体の反り量は１００μｍ以下が望ましい。ここで、図１２に示すように、反り量Ｈは、基板１０と積層体１００を含むウェーハにおける面方向の中心部と、端面との間の高さとして表される。
【００７２】
ウェーハＷの反り量Ｈを１００μｍ以下に抑えるには、積層体１００を構成する各膜が少なくとも成膜直後にもつ内部応力の大きさ、各膜の膜厚、および各膜の総層数が以下の関係を満たすようにすることが望ましい。
【００７３】
（金属層７０の内部応力×金属層７０の膜厚×金属層７０の総層数）＋（絶縁層４０の内部応力×絶縁層４０の膜厚×絶縁層４０の総層数）＋（中間層７１の内部応力×中間層７１の膜厚×中間層７１の総層数）が、１７０００００［ＭＰａ・ｎｍ］よりも小さい。
【００７４】
ここで、金属層７０の内部応力と中間層７１の内部応力とは反転関係にあり、金属層７０がウェーハ面方向に沿って引張応力をもつ場合には、中間層７１はウェーハ面方向に沿って圧縮応力をもち、金属層７０がウェーハ面方向に沿って圧縮応力をもつ場合には、中間層７１はウェーハ面方向に沿って引張応力をもつようにする。
【００７５】
上記実施形態または後述する実施形態において、少なくとも積層体１００の成膜直後は、中間層７１は、金属層７０がもつ内部応力の方向と逆方向の内部応力をもつ。ここで、内部応力の方向は、基板１０の主面に沿った方向を表す。中間層７１および金属層７０がもつ内部応力が引張応力か圧縮応力かは、例えば電子線回折の格子像から分析可能である。また、中間層７１の膜種、形成条件、成膜時に与えられた内部応力の大きさなどによっては、メモリセルアレイ１が形成された後の状態でも中間層７１が金属層７０とは逆方向の内部応力をもつことが分析可能である。
【００７６】
図６は、積層体１００の一部の他の具体例を示す模式断面図である。
【００７７】
図６に示すように、前述した中間層７１は、金属層７０の上面と、その金属層７０の１層上の絶縁層４０との間に設けられていてもよい。図６に示す例では、金属層７０の上面および下面に金属層７０に接して中間層７１が設けられている。
【００７８】
この図６の構造においても、ウェーハＷの反り量Ｈを１００μｍ以下に抑えるために、（金属層７０の内部応力×金属層７０の膜厚×金属層７０の総層数）＋（絶縁層４０の内部応力×絶縁層４０の膜厚×絶縁層４０の総層数）＋（中間層７１の内部応力×中間層７１の膜厚×中間層７１の総層数）が、１７０００００［ＭＰａ・ｎｍ］よりも小さいことが望ましい。
【００７９】
図７（ａ）は、積層体１００の一部のさらに他の具体例を示す模式断面図である。
【００８０】
中間層７１は、金属層７０の上面と、その金属層７０の１層上の絶縁層４０との間に設けられ、中間層７１は金属層７０の上面に接している。図７（ａ）に示す例では、金属層７０の下面と、その金属層７０の１層下の絶縁層４０との間に、中間層７１は設けられていない。
【００８１】
図７（ｂ）は、積層体１００の一部のさらに他の具体例を示す模式断面図である。
【００８２】
中間層７１は、それぞれの金属層７０ごとに設けることに限らず、図７（ｂ）に示すように、下面に中間層７１が設けられていない金属層７０を含んでいてもよい。したがって、中間層７１の層数は、金属層７０の層数よりも少ない。中間層７１の、積層方向の配置周期は、周期的でも非周期的でもよい。
【００８３】
中間層７１の層数を金属層７０の層数よりも減らすことで、積層体１００全体の厚さを抑え、その積層体１００に形成されるメモリホールＭＨのアスペクト比の増大を抑えることができる。これは、所望の形状およびサイズのメモリホールＭＨの容易形成を可能にする。また、中間層７１の層数を減らした分、中間層７１の材料および成膜コストを低減できる。
【００８４】
図６に示す積層体１００においても、上下両面に中間層７１が設けられていない金属層７０を含んでいてもよい。図７（ａ）に示す積層体１００においても、上面に中間層７１が設けられていない金属層７０を含んでいてもよい。
【００８５】
図８は、積層体１００のさらに他の具体例を表す模式断面図である。
【００８６】
図８に示す積層体１００によれば、中間層７２が絶縁層４０と絶縁層４０との間に設けられ、中間層７２は金属層７０に接していない。
【００８７】
複数の中間層７２は、積層体１００の積層方向でつながっておらず、積層方向に互いに分離している。中間層７２は、基板１０の主面に沿った方向に設けられ、積層体１００の積層方向に沿った方向には設けられていない。
【００８８】
中間層７２は、前述した中間層７１と同様の材料および同様の方法で形成することができる。そのような中間層７２は、中間層７１と同様に、金属層７０のもつ内部応力（例えば引張応力）とは反転した内部応力（例えば圧縮応力）をもって形成され、ウェーハの反りを抑制する。
【００８９】
また、ウェーハＷの反り量Ｈを１００μｍ以下に抑えるために、（金属層７０の内部応力×金属層７０の膜厚×金属層７０の総層数）＋（絶縁層４０の内部応力×絶縁層４０の膜厚×絶縁層４０の総層数）＋（中間層７２の内部応力×中間層７２の膜厚×中間層７２の総層数）が、１７０００００［ＭＰａ・ｎｍ］よりも小さいことが望ましい。
【００９０】
金属層７０は、積層体１００の積層方向に周期的に積層されている。中間層７２も、積層体１００の積層方向に周期的に積層されている。例えば、金属層７０と中間層７２が、積層方向に交互に設けられている。
【００９１】
図９は、積層体１００のさらに他の具体例を表す模式断面図である。
【００９２】
図９に示すように、中間層７２は金属層７０の層数よりも少ない層数で積層方向に積層されている。中間層７２と中間層７２との間に２層以上の金属層７０が介在している。中間層７２は積層方向に周期的に挿入されている。または、中間層７２は周期的配置に限らず、ウェーハ全体の反りの傾向に応じて、例えば下層側と上層側とで中間層７２の挿入頻度を異ならせてもよい。
【００９３】
中間層７２の層数を金属層７０の層数よりも減らすことで、積層体１００全体の厚さを抑え、その積層体１００に形成されるメモリホールＭＨのアスペクト比の増大を抑えることができる。これは、所望の形状およびサイズのメモリホールＭＨの容易形成を可能にする。また、中間層７２の層数を減らした分、中間層７２の材料および成膜コストを低減できる。
【００９４】
中間層７２が導電性をもつ場合には、中間層７２をメモリセルＭＣや選択トランジスタＳＴＤ、ＳＴＳの制御電極として使うことも可能である。その場合、前述したように、熱処理による結晶化、大粒径化、窒素脱離により、中間層７２の抵抗を成膜直後よりも下げることが望ましい。
【００９５】
図１０は、積層体１００のさらに他の具体例を表す模式断面図である。
【００９６】
中間層７２の抵抗率が金属層７０の抵抗率よりも高い場合には、図１０に示すように、中間層７２の厚さを金属層７０の厚さよりも厚くして、中間層７２の抵抗を下げた上で中間層７２を制御電極として使うこともできる。なお、図９に示す積層体１００においても、中間層７２を金属層７０より厚く形成してもよい。
【００９７】
図１１は、他の実施形態の半導体装置の模式斜視図である。
【００９８】
図示しない基板上に、Ｚ方向に積層された複数の金属層１０１を含む積層体２００が設けられている。１レイヤーにおいて複数の金属層１０１がＸ方向に分離され、それぞれの金属層１０１はＹ方向に延びている。図１１におけるＸ、Ｙ、およびＺ方向は、前述した実施形態と同様に定義される。金属層１０１の材料は、前述した実施形態の金属層７０と同様である。
【００９９】
Ｘ方向で隣り合う金属層１０１と金属層１０１との間に、Ｚ方向に延びる導電膜１０２が設けられている。金属層１０１と金属層１０１との間で、複数の導電膜１０２がＹ方向に配列されている。Ｙ方向で隣り合う導電膜１０２の間には、図示しない絶縁膜が設けられている。
【０１００】
導電膜１０２と金属層１０１との間に、記憶膜を含む膜１０３が設けられている。膜１０３は、導電膜１０２における金属層１０１に対向する側面に設けられ、Ｚ方向に延びている。膜１０３はＹ方向で分離している。記憶膜は、例えば抵抗変化膜である。
【０１０１】
図１１に示す複数の金属層１０１を含む積層体２００にも、前述した図３、６、７（ａ）、７（ｂ）、８、９、および１０に示す中間層７１、７２が設けられ、積層体２００の反りが緩和される。すなわち、複数の金属層１０１の間に、図示しない絶縁層および中間層が設けられている。
【０１０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
１０…基板、２０…半導体膜、３０…メモリ膜、３２…電荷蓄積膜、４０…絶縁層、７０，１０１…金属層、７１，７２…中間層、１００，２００…積層体、１０２…導電膜、１０３…記憶膜を含む膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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