(57)【特許請求の範囲】
【請求項１】
ＲＦ受信機の２次入力インターセプトポイント（ＩＩＰ２）を較正するための装置であって、前記装置は、
変調データを備える被変調入力信号を生成するように構成された信号生成器と、
ミキサ出力を生成するために、前記被変調入力信号から導出された信号を局部発振器信号と混合するように構成されたミキサを備える１次受信機と、
前記ミキサ出力に結合されたアナログ相関器と
を備え、前記アナログ相関器が、
前記アナログ相関器への入力信号に前記変調データを乗算するように構成されたアナログ乗算器と、
アナログ相関器出力信号を生成するために前記アナログ乗算器の出力を積分するように構成されたアナログ積分器と
を備え、
ここにおいて、前記受信機の調整可能入力が前記アナログ相関器出力信号に結合される、装置。
【請求項２】
前記受信機の前記調整可能入力が前記ミキサのバイアス電圧を備える、請求項１に記載の装置。
【請求項３】
前記被変調入力信号から導出された前記信号が、前記ミキサの入力に直接結合された前記被変調入力信号である、または、
前記被変調入力信号から導出された前記信号が、前記ミキサの入力に結合された出力を有する低雑音増幅器の入力に結合された前記被変調入力信号である、請求項１に記載の装置。
【請求項４】
前記アナログ乗算器が、差動出力を有する増幅器と、第１のスイッチに結合された前記差動出力の第１の端子と、第２のスイッチに結合された前記差動出力の第２の端子とを備え、前記第１のスイッチが、前記変調データに基づいてオンおよびオフに交互に切り替えられ、前記第２のスイッチが、前記第１のスイッチとは逆の様式でオンおよびオフに交互に切り替えられる、請求項１に記載の装置。
【請求項５】
前記第１および第２のスイッチが前記アナログ積分器の入力にさらに結合され、ここにおいて、前記アナログ積分器が、少なくとも１つのフィードバック結合積分キャパシタを有する演算増幅器を備える、請求項４に記載の装置。
【請求項６】
前記アナログ積分器が、正端子と負端子とを備える差動入力を備え、前記正端子が前記第１のスイッチの出力に結合され、前記負端子が前記第２のスイッチの出力に結合され、ここにおいて、前記アナログ乗算器の増幅器の前記差動出力の前記第１の端子が第３のスイッチによって前記負端子に結合され、前記アナログ乗算器の増幅器の前記差動出力の前記第２の端子が第４のスイッチによって前記正端子に結合され、ここにおいて、前記第３のスイッチが前記第２のスイッチと同相でオンおよびオフに切り替えられ、前記第４のスイッチが前記第１のスイッチと同相でオンおよびオフに切り替えられる、請求項５に記載の装置。
【請求項７】
前記アナログ積分器が差動出力をさらに備え、ここにおいて、前記アナログ相関器出力信号が前記アナログ積分器の前記差動出力を備え、ここにおいて、前記受信機の前記調整可能入力が前記ミキサの差動バイアス電圧を備え、ここにおいて、前記アナログ積分器の前記差動出力が前記ミキサの前記差動バイアス電圧に結合される、または、
前記アナログ積分器が差動出力をさらに備え、ここにおいて、前記アナログ相関器出力信号が前記アナログ積分器の前記差動出力を備え、ここにおいて、前記受信機の前記調整可能入力が低雑音増幅器の差動バイアス電圧を備え、ここにおいて、前記アナログ積分器の前記差動出力が前記低雑音増幅器の前記差動バイアス電圧に結合される、または、
前記アナログ積分器の前記出力が前記低雑音増幅器のバイアス電圧に結合される、請求項６に記載の装置。
【請求項８】
前記被変調入力信号が振幅変調された入力信号を備え、前記振幅変調が、前記変調データを使用してシングルトーンキャリアをオンオフキーイングすることを備え、前記変調データが交互ビットのシーケンスを備え、ここにおいて、前記アナログ乗算器がアイドルモードで無効にされ得、ここにおいて、前記アナログ乗算器は、前記変調データが前記シングルトーンキャリアをオフにしたときに前記アイドルモードになるように構成された、請求項４に記載の装置。
【請求項９】
前記被変調入力信号が振幅変調された入力信号を備え、前記振幅変調が、前記変調データを使用してシングルトーンキャリアをオンオフキーイングすることを備え、前記変調データが交互ビットのシーケンスを備える、請求項１に記載の装置。
【請求項１０】
前記受信機が同相（Ｉ）ミキサを備え、前記１次受信機が直交（Ｑ）ミキサをさらに備え、ここにおいて、前記受信機の前記調整可能入力が前記ＩおよびＱミキサのゲートバイアス電圧を備え、ここにおいて、前記アナログ相関器出力信号が、時間的に連続的に前記Ｉミキサおよび前記Ｑミキサの前記ゲートバイアス電圧に交互に結合される、請求項１に記載の装置。
【請求項１１】
前記ミキサが同相（Ｉ）ミキサを備え、前記１次受信機が直交（Ｑ）ミキサをさらに備え、前記アナログ相関器が第１のアナログ相関器を備え、前記装置が、前記変調データを、前記Ｑミキサの出力に結合された信号と相関させるように構成された第２のアナログ相関器をさらに備え、ここにおいて、前記第１のアナログ相関器の出力が前記Ｉミキサのゲートバイアス電圧に結合され、ここにおいて、前記第２のアナログ相関器の出力が前記Ｑミキサの前記ゲートバイアス電圧に結合される、請求項１に記載の装置。
【請求項１２】
前記アナログ相関器出力信号をデジタル信号に変換するためのアナログデジタル変換器と、
前記アナログデジタル変換器の出力を記憶するためのメモリと、
前記メモリ中の記憶された値をアナログ値に変換するためのデジタルアナログ変換器と、ここにおいて、前記アナログ値が、前記アナログ相関器出力信号の代わりに前記受信機の前記調整可能入力に結合されるように構成可能である、
をさらに備える、請求項１に記載の装置。
【請求項１３】
少なくとも１つのバランと、
シングルエンド信号を差動信号に変換するために前記少なくとも１つのバランに結合された出力を有する複数の低雑音増幅器（ＬＮＡ）と
をさらに備え、
ここにおいて、前記ミキサへの入力が、前記被変調入力信号と、前記少なくとも１つのバランの差動出力信号の両方に結合され、前記複数のＬＮＡが、選択的に無効にされるように構成可能であり、ここにおいて、
前記少なくとも１つのバランが複数のバランを備え、各バランが、対応する複数の低雑音増幅器に結合され、
前記装置が、前記複数のバランの各々に関連付けられたミキサをさらに備え、前記ミキサへの前記入力の各々が、前記被変調入力信号、または前記関連付けられたバランの差動出力信号から選択可能である、
請求項１に記載の装置。
【請求項１４】
２次受信機をさらに備え、前記２次受信機が、無線周波数信号をダウンコンバートするための受信処理チェーンを備え、前記受信処理チェーンが低域フィルタを備え、ここにおいて、
前記１次受信機の較正モードでは、前記アナログ相関器の前記アナログ乗算器および積分器が前記２次受信機の前記低域フィルタ中の構成要素を利用し、前記２次受信機の前記低域フィルタは、
並列に結合された構成可能な抵抗と構成可能なキャパシタンスとを有するフィードバック経路を備える第１の増幅器直列セクションと、ここにおいて、前記第１の増幅器直列セクションが、前記構成可能なキャパシタンスを無効にするように構成可能であり、前記第１の増幅器直列セクションが、前記構成可能な抵抗を無効にするようにさらに構成可能である、
並列に結合された構成可能な抵抗と構成可能なキャパシタンスとを有するフィードバック経路を備える第２の増幅器直列セクションと、ここにおいて、前記第２の増幅器直列セクションが、前記構成可能なキャパシタンスを無効にするように構成可能であり、前記第２の増幅器直列セクションが、前記構成可能な抵抗を無効にするようにさらに構成可能である、
を備え、
ここにおいて、前記１次受信機が前記較正モードにあるとき、前記第１の増幅器直列セクションは、前記アナログ乗算器を実装するために前記構成可能なキャパシタンスを無効にするように構成され、前記第２の増幅器直列セクションが、前記アナログ積分器を実装するために前記構成可能な抵抗を無効にするように構成された、
請求項１に記載の装置。
【請求項１５】
ＲＦ受信機の２次入力インターセプトポイント（ＩＩＰ２）を較正するための方法であって、前記方法は、
変調データを使用して被変調信号を生成することと、
ダウンコンバートされた信号を生成するために前記被変調信号を受信機入力に結合することと、
前記ダウンコンバートされた信号を前記変調データと相関させることと、前記相関させることが、アナログ相関ブロックを使用することを備える、
前記相関の出力を前記受信機の調整可能入力に結合することと、
前記受信機のパラメータを最適化させる、前記受信機の前記調整可能入力の少なくとも１つの値を記憶することと
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示は、無線周波数（ＲＦ）受信機の２次入力インターセプトポイント（ＩＩＰ２：second-order input-intercept point）を較正するためのアナログ技法に関する。
【背景技術】
【０００２】
[0002]通信回路では、受信機の直線性が、それのダイナミックレンジを決定する重要なファクタである。受信機直線性の１つの共通の尺度は２次入力インターセプトポイント、またはＩＩＰ２である。受信機ＩＩＰ２は、受信機中の半導体デバイス間の理想的でない不整合を含む、様々なファクタに依存し得る。たとえば、受信機ＩＩＰ２の１つの決定要因は、ダウンコンバージョンミキサ中の差動ペア（a differential pair）を形成するトランジスタ間の不整合（mismatch）である。
【０００３】
[0003]ＩＩＰ２へのトランジスタ不整合の影響を低減するために、受信機の差動ペア内のトランジスタに異なるゲートバイアス電圧が印加され（applied）得る。これらのゲートバイアス電圧、またはＩＩＰ２を調整する（tune）ために使用される他の電圧のための最適設定は、ＩＩＰ２較正方式に従って判断され得る。知られている事前変調されたシーケンス（pre-modulated sequence）を搬送する干渉物（an interferer）が受信機入力に印加され得、その干渉物はミキサによってダウンコンバートされ得る。ダウンコンバートされた信号は、次いで、知られている事前変調されたシーケンスとデジタル的に相関させられ得、シーケンスと受信信号との間の相関を最大にするために、ダウンコンバージョンミキサ（または他の回路）中のトランジスタのゲートバイアス電圧に対する調整（adjustments）が行われ得る。
【０００４】
[0004]ＩＩＰ２較正方式は、概して、デジタルプロセッサを使用してデジタル領域において相関を実行し得る。ただし、アナログである、ダウンコンバージョンの後の信号は、デジタルプロセッサに送るより前に最初にアナログデジタル変換器（ＡＤＣ）によってデジタル化されなければならないので、デジタル相関を実行することは較正制御ループ中にかなりの遅延をもたらし得る。さらに、トランジスタに印加されるゲート電圧はアナログでなければならず、その場合、デジタルプロセッサの後にデジタルアナログ変換器（ＤＡＣ）が必要になる。デジタル較正の収束時間は、したがって、ＡＤＣ／ＤＡＣ分解能（resolution）および速度によって限定されることになり、遅いデータ変換器は、ＩＩＰ２較正を実行するために必要な時間を望ましくなく増加させることになる。受信機が複数の周波数帯域およびモードをサポートし、したがって複数のミキサを含む場合、ＩＩＰ２較正を実行するために必要な時間はさらに、受信機ごとに対応して増倍されることになる。一方、アナログ領域においてＩＩＰ２較正を実行することは、較正要件にも適するようにフレキシブルに構成され得る正確なアナログ計算要素を与える必要性を含む、様々な課題を提示する（pose）。
【０００５】
[0005]受信機ＩＩＰ２較正を実行するための高速で効率的な技法を提供することが望ましいであろう。
【図面の簡単な説明】
【０００６】
【図１】[0006]本開示の技法が実装され得るワイヤレス通信デバイス１００の設計のブロック図。
【図２】[0007]ＩＰ２較正のための構成可能なゲート電圧を有するミキサ、たとえば、同相（in-phase）（Ｉ）ミキサまたは直交（quadrature）（Ｑ）ミキサの例示的な実装形態を示す図。
【図３】[0008]ＩＩＰ２を最適化するために受信機ミキサのアナログ較正を行うシステムの例示的な実施形態を示す図。
【図４】[0009]アナログ相関器および関連する信号波形の例示的な実施形態を示す図。
【図４Ａ】[0009]アナログ相関器および関連する信号波形の例示的な実施形態を示す図。
【図４Ｂ】[0009] アナログ相関器および関連する信号波形の例示的な実施形態を示す図。
【図５】[0010]アナログ相関器段が、乗算器からの差動電圧を直接入力し、処理し、差動電圧ＶＧ＿ｃａｌｐ、ＶＧ＿ｃａｌｎを生成する、相関器の代替の例示的な実施形態を示す図。
【図６】[0011]受信機が複数の周波数帯域に適応することができる、本開示の代替の例示的な実施形態を示す図。
【図７】[0012]デュアル（またはそれ以上の）受信機を採用する受信機にＩＩＰ２較正技法が適用され得る、本開示の代替の例示的な実施形態を示す図。
【図７Ａ】[0012]デュアル（またはそれ以上の）受信機を採用する受信機にＩＩＰ２較正技法が適用され得る、本開示の代替の例示的な実施形態を示す図。
【図７Ｂ】[0012]デュアル（またはそれ以上の）受信機を採用する受信機にＩＩＰ２較正技法が適用され得る、本開示の代替の例示的な実施形態を示す図。
【図８】[0013]本明細書で開示する原理を使用したＩＩＰ２較正のための方法の例示的な実施形態を示す図。
【図９】[0014]受信機中の単一のＬＮＡの入力に直接結合されている信号生成器の出力を用いてＩＩＰ２較正が実行される、本開示の代替の例示的な実施形態を示す図。
【図１０】[0015]１つの（たとえば、１次または２次）受信機を使用したＬＰＦと、別の（たとえば、２次または１次）受信機を使用した積分器（an integrator）とを実装するための原理を示す図。
【図１１】[0015]１つの（たとえば、１次または２次）受信機を使用したＬＰＦと、別の（たとえば、２次または１次）受信機を使用した積分器とを実装するための原理を示す図。
【図１２】[0015]１つの（たとえば、１次または２次）受信機を使用したＬＰＦと、別の（たとえば、２次または１次）受信機を使用した積分器とを実装するための原理を示す図。
【図１２Ａ】[0015]１つの（たとえば、１次または２次）受信機を使用したＬＰＦと、別の（たとえば、２次または１次）受信機を使用した積分器とを実装するための原理を示す図。
【図１２Ｂ】[0015]１つの（たとえば、１次または２次）受信機を使用したＬＰＦと、別の（たとえば、２次または１次）受信機を使用した積分器とを実装するための原理を示す図。
【図１３】[0016]本開示による方法の代替の例示的な実施形態を示す図。
【発明を実施するための形態】
【０００７】
[0017]添付の図面を参照しながら本開示の様々な態様について以下でより十分に説明する。ただし、本開示は、多くの異なる形態で実施され得、本開示全体にわたって提示する任意の特定の構造または機能に限定されるものと解釈すべきではない。むしろ、これらの態様は、本開示が周到で完全になり、本開示の範囲を当業者に十分に伝えるために与えるものである。本明細書の教示に基づいて、本開示の範囲は、本開示の他の態様とは無関係に実装されるにせよ、本開示の他の態様と組み合わせて実装されるにせよ、本明細書で開示する本開示のいかなる態様をもカバーするものであることを、当業者は諒解されたい。たとえば、本明細書に記載の態様をいくつ使用しても、装置は実装され得、または方法は実施され得る。さらに、本開示の範囲は、本明細書に記載の本開示の様々な態様に加えてまたはそれらの態様以外に、他の構造、機能、または構造および機能を使用して実施されるそのような装置または方法をカバーするものとする。本明細書で開示する本開示のいずれの態様も、請求項の１つまたは複数の要素によって実施され得ることを理解されたい。
【０００８】
[0018]添付の図面に関して以下に記載する発明を実施するための形態は、本発明の例示的な態様を説明するものであり、本発明が実施され得る唯一の例示的な様態を表すものではない。この明細書全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な実装形態よりも好ましいまたは有利であると解釈すべきではない。発明を実施するための形態は、本発明の例示的な態様の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な態様はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、本明細書で提示する例示的な態様の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。本明細書および特許請求の範囲において、「モジュール」および「ブロック」という用語は、説明する動作を実行するように構成されたエンティティを示すために互換的に使用され得る。
【０００９】
[0019]図１に、本開示の技法が実装され得るワイヤレス通信デバイス１００の設計のブロック図を示す。図１に、例示的なトランシーバ設計を示す。概して、送信機および受信機における信号の調整（conditioning）は、増幅器、フィルタ、アップコンバータ、ダウンコンバータなどの１つまたは複数の段（stages）によって実行され得る。これらの回路ブロックは、図１に示す構成とは異なって構成され得る。さらに、図１に示されていない他の回路ブロックも送信機および受信機において信号を調整するために使用され得る。別段に記載されていない限り、図１、または図面中の他の図中のいかなる信号もシングルエンド（single-ended）または差動（differential）のいずれかであり得る。また、図１中のいくつかの回路ブロックが省略され得る。
【００１０】
[0020]図１に示された設計では、ワイヤレスデバイス１００は、トランシーバ１２０とデータプロセッサ１１０とを含む。データプロセッサ１１０は、データとプログラムコードとを記憶するためのメモリ（図示せず）を含み得る。トランシーバ１２０は、双方向通信をサポートする送信機１３０と受信機１５０とを含む。概して、ワイヤレスデバイス１００は、任意の数の通信システムと周波数帯域とのための任意の数の送信機および／または受信機を含み得る。トランシーバ１２０の全部または一部分は、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ  ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。
【００１１】
[0021]送信機または受信機は、スーパーヘテロダインアーキテクチャ（a super-heterodyne architecture）または直接変換アーキテクチャ（a direct-conversion architecture）を用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号が、受信機のために、複数の段において無線周波数（ＲＦ：radio frequency）とベースバンドとの間で、たとえば、１つの段においてＲＦから中間周波数（ＩＦ：intermediate frequency）に、次いで別の段においてＩＦからベースバンドに、周波数変換される。直接変換アーキテクチャでは、信号が１つの段においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインおよび直接変換アーキテクチャは、異なる回路ブロックを使用し、および／または異なる要件を有し得る。図１に示された設計では、送信機１３０および受信機１５０は直接変換アーキテクチャを用いて実装される。
【００１２】
[0022]送信経路では、データプロセッサ１１０は、送信されるべきデータを処理し、送信機１３０にＩおよびＱアナログ出力信号を与える。図示の例示的な実施形態では、データプロセッサ１１０は、データプロセッサ１１０によって生成されたデジタル信号をさらなる処理のためにＩおよびＱアナログ出力信号、たとえば、ＩおよびＱ出力電流、に変換するためのデジタルアナログ変換器（ＤＡＣ）１１４ａおよび１１４ｂを含む。
【００１３】
[0023]送信機１３０内で、低域フィルタ１３２ａおよび１３２ｂは、前のデジタルアナログ変換によって生じた望ましくないイメージを除去するために、それぞれ、ＩおよびＱアナログ出力信号をフィルタ処理する。増幅器（Ａｍｐ）１３４ａおよび１３４ｂは、それぞれ、低域フィルタ１３２ａおよび１３２ｂからの信号を増幅し、ＩおよびＱベースバンド信号を与える。アップコンバータ１４０は、送信（ＴＸ）局部発振（ＬＯ：local oscillating）信号生成器１９０からのＩおよびＱ  ＴＸ  ＬＯ信号を用いてＩおよびＱベースバンド信号をアップコンバートし、アップコンバートされた信号を与える。フィルタ１４２は、周波数アップコンバージョンによって生じた望ましくないイメージならびに受信周波数帯域中の雑音を除去するために、アップコンバートされた信号をフィルタ処理する。電力増幅器（ＰＡ）１４４は、所望の出力電力レベルを取得するためにフィルタ１４２からの信号を増幅し、送信ＲＦ信号を与える。送信ＲＦ信号は、デュプレクサまたはスイッチ１４６を介してルーティングされ、アンテナ１４８を介して送信される。
【００１４】
[0024]受信経路では、アンテナ１４８は、基地局によって送信された信号を受信し、受信ＲＦ信号を与え、受信ＲＦ信号は、デュプレクサまたはスイッチ１４６を介してルーティングされ、低雑音増幅器（ＬＮＡ：low noise amplifier）１５２に与えられる。受信ＲＦ信号は、ＬＮＡ１５２によって増幅され、望ましいＲＦ入力信号を取得するためにフィルタ１５４によってフィルタ処理される。ダウンコンバージョンミキサ１６１ａおよび１６１ｂは、ＩおよびＱベースバンド信号を生成するために、フィルタ１５４の出力を、受信（ＲＸ）ＬＯ信号生成器１８０からのＩおよびＱ  ＲＸ  ＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合する。ＩおよびＱベースバンド信号は、データプロセッサ１１０に与えられるＩおよびＱアナログ入力信号を取得するために、増幅器１６２ａおよび１６２ｂによって増幅され、低域フィルタ（lowpass filter）１６４ａおよび１６４ｂによってさらにフィルタ処理される。図示の例示的な実施形態では、データプロセッサ１１０は、アナログ入力信号を、データプロセッサ１１０によってさらに処理されるべきデジタル信号に変換するためのアナログデジタル変換器（ＡＤＣ）１１６ａおよび１１６ｂを含む。
【００１５】
[0025]ＴＸ  ＬＯ信号生成器１９０は、周波数アップコンバージョンのために使用されるＩおよびＱ  ＴＸ  ＬＯ信号を生成する。ＲＸ  ＬＯ信号生成器１８０は、周波数ダウンコンバージョンのために使用されるＩおよびＱ  ＲＸ  ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数（fundamental frequency）をもつ周期信号（a periodic signal）である。ＰＬＬ１９２は、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１９０からのＴＸ  ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、ＰＬＬ１８２は、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１８０からのＲＸ  ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。
【００１６】
[0026]受信機部分１５０のダイナミックレンジを決定する重要なファクタは、受信機の２次インターセプトポイントまたはＩＩＰ２である。受信機ＩＩＰ２は、たとえば、ミキサ１６１ａ、１６１ｂの各々中に存在する１つまたは複数の差動ペアのトランジスタ間の不整合（mismatches）、ならびに当業者に知られている他のファクタ、によって決定され得ることが諒解されよう。いくつかの例示的な実施形態について、受信機ＩＩＰ２を較正するためにミキサゲート電圧を調整することに関して本明細書で説明するが、当業者は、受信機ＩＩＰ２を最適化するための（代替的にまたはミキサゲート電圧とともに）他のパラメータを調整するために本明細書で開示される技法を容易に適用し得ることが諒解されることに留意されたい。調整され得るそのような他のパラメータの例としては、低雑音増幅器（ＬＮＡ）の正端子と負端子（positive and negative terminals）との間のいくらかの電圧不平衡（voltage imbalance）、および／またはダウンコンバータの後の増幅器またはフィルタ中に存在する不平衡がある。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００１７】
[0027]図２に、ＩＩＰ２較正のための構成可能なゲート電圧を有するミキサ２００、たとえば、同相（Ｉ）ミキサ１６１ａまたは直交（Ｑ）ミキサ１６１ｂ、の例示的な実装形態を示す。図２はミキサの例示的な一実施形態を示すが、本明細書で開示される技法は、他のミキサ構成、ならびに、たとえば、当技術分野で知られている他の受動または能動ミキサ構成に容易に適用され得ることを、当業者は諒解されることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００１８】
[0028]図２では、トランジスタＭ１、Ｍ２によって形成された第１の差動ペアは、差動出力電流（Ｉｏｕｔｐ、Ｉｏｕｔｎ）を生成するために、トランジスタＭ３、Ｍ４によって形成された第２の差動ペアのドレインと交差結合された（cross-coupled）ドレインを有する。（たとえば、図１中のブロック１８０によって生成されたＬＯ＿ＩまたはＬＯ＿Ｑのいずれかの差動バージョン（a differential version）に対応する）差動ＬＯ電圧ＬＯ＿ｐ、ＬＯ＿ｎは、Ｃ１、Ｃ２を介してトランジスタのゲートに結合され、（たとえば、図１中のフィルタ１５４の出力に対応する）差動ＲＦ電圧ＲＦ＿ｐ、ＲＦ＿ｎはトランジスタのソースに結合される。Ｍ１およびＭ４のゲートは、抵抗器Ｒ１を介して固定ゲートバイアス電圧ＶＧ＿ｆｉｘｅｄにバイアスされ、一方、Ｍ２およびＭ３のゲートは、抵抗器Ｒ２を介して可変ゲートバイアス電圧ＶＧ＿ｃａｌにバイアスされる。ＶＧ＿ｆｉｘｅｄを一定に保ち、ＶＧ＿ｃａｌを変動させることによって、ミキサ２００のＩＩＰ２はそれに応じて変動させられ得ることが諒解されよう。本開示の例示的な実施形態では、ミキサ出力から導出された信号を監視しながらＶＧ＿ｃａｌを変動させるための好適なアルゴリズムを適用することによって、ＶＧ＿ｃａｌの好ましい設定は、ミキサ２００のＩＩＰ２が最適化されるように決定され得る。
【００１９】
[0029]図２では、１つのバイアス電圧ＶＧ＿ｆｉｘｅｄは固定であり、他のバイアス電圧（ＶＧ＿ｃａｌ）は可変であるが、代替の例示的な実施形態は、代わりに、トランジスタゲート間の差動バイアスを調整するために両方のバイアス電圧を変動させ得ることに留意されたい。さらに、１つまたは２つまたはそれ以上のバイアス電圧を変動させることは、ＩＩＰ２を、たとえば、ＬＮＡバイアス電圧、ベースバンド要素バイアス電圧などを、最適化するためにそれのバイアス電圧が（シングルエンドまたは差動様式で）調整され得る他の回路に容易に適用され得ることが理解されよう。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。本明細書および本特許請求の範囲において、ＩＩＰ２を最適化するために基づいてそれの値が調整され得る任意のそのようなパラメータ（たとえば、差動またはシングルエンド）は、受信機の「調整可能入力（adjustable input）」と示され得る。
【００２０】
[0030]図３に、ＩＩＰ２を最適化するために受信機ミキサのアナログ較正を行うシステム３００の例示的な実施形態を示す。図３は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。さらに、説明しやすいように、図３からいくつかの要素が省略されたこと、また、図１、図２、および図３中の同様に標示された要素は、別段に記載されていない限り、同様の機能を実行する要素に対応し得ることに留意されたい。本明細書および本特許請求の範囲において、別段に記載されていない限り、「アナログ」要素は、それの入力または出力のいずれかにおいて、非離散化（non-discretized）振幅レベルを有する信号を処理するように設計された要素を示し得る。さらに、「アナログ」較正は、１つまたは複数のパラメータの好ましい設定を決定するために制御ループが使用されて、制御ループ信号経路中の信号が非離散化信号として直接処理されるシステムの任意の較正を指し得る。
【００２１】
[0031]図３では、受信機のＬＮＡ１５２およびフィルタ１５４は複合ブロック１５２／１５４として示されている。ブロック１５２／１５４の差動出力信号（ｄｉｆｆ）はミキサＩ１６１ａとミキサＱ１６１ｂの両方の入力に結合される。本開示の技法によれば、ミキサＩ１６１ａおよびミキサＱ１６１ｂの入力はまた、信号生成器３４０の差動出力（differential outputs）に結合され得る。例示的な実施形態では、信号生成器３４０は、単一の周波数を有するトーンを生成し得る。単一周波数は、受信機のＩＩＰ２を判断する際に関心のある（of interest）干渉または信号周波数をモデル化するために選定され得る。信号生成器３４０の出力は、スイッチＳ４を介してミキサ入力に結合され得る。スイッチＳ４は、信号生成器３４０の出力をミキサ入力に結合するかまたはミキサ入力から分離する（decouple）ために選択的に開かれ、閉じられ得る。例示的な実施形態では、選択的な閉じおよび開きは、変調データ生成器（a modulation data generator）３３０によって与えられるバイナリデータ３３０ａに基づく。
【００２２】
[0032]信号生成器３４０の出力を変調するためにスイッチＳ４を与えることは、変調のタイプとしてオンオフキーイング（on-off keying）（ＯＯＫ）を効果的に適用することを諒解されよう。ただし、代替の例示的な実施形態では、ＯＯＫ以外の変調タイプが容易に採用され得ることを、当業者は諒解されよう。たとえば、振幅変調（amplitude modulation）の任意の変形態が本開示の技法に従って効果的に適用され得、そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。例示的な実施形態では、変調を実行するために使用されるデータは、０と１の交互シーケンス（an alternating sequence）、またはビットの擬似ランダムシーケンス（a pseudorandom sequence）、または他の好適なデータシーケンスを含み得る。
【００２３】
[0033]さらに、代替の例示的な実施形態では、信号生成器３４０の出力は、代わりに、システム中の代替ノードに印加される電圧を調整することによってＩＩＰ２を最適化するために、システム中のそのような代替ノードに、たとえば、（１つまたは複数の）シングルエンドまたは差動ＬＮＡ入力、またはＬＮＡの他の内部ノードに、結合され得ることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００２４】
[0034]図３では、信号生成器３４０の差動被変調出力（differential modulated outputs）３４０ｐ、３４０ｎは、たとえば、オンチップ導電性金属またはポリシリコンリード線（on-chip conductive metal or polysilicon leads）を使用して、スイッチＳ４を介してミキサ１６１ａ、１６１ｂの差動入力に直接結合される。このようにすると、たとえば、信号トーンがＩＩＰ２較正の目的でＬＮＡ入力に注入される実装形態と比較して、システム中で必要とされるルーティングの数がかなり低減され得る。これは、マルチモード受信機では、複数のＬＮＡ（たとえば、予想される受信周波数ごとに１つのＬＮＡ）が、概して、ミキサのセットごとに採用され得、それにより、３４０ｐ、３４０ｎが各ＬＮＡに注入された場合、信号生成器３４０の出力への対応する複数のルーティングが必要になるからである。
【００２５】
[0035]さらに、信号生成器３４０の出力をスイッチＳ４を介してミキサ入力に直接結合することによって、たとえば、ＩＩＰ２較正のために使用されるミキサ入力と信号干渉源との間にフィルタまたは他の減衰要素が存在するいくつかの実装形態よりも、信号生成器３４０の出力電力が著しく少なくされ得ることが諒解されよう。ただし、代替の例示的な実施形態（図示せず）では、信号生成器出力がＬＮＡ入力に結合された場合、ＬＮＡによって与えられることになる追加利得により、ミキサ入力に結合された場合に必要とされる信号生成器出力電力よりも、信号生成器出力電力が少なくされ得ることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００２６】
[0036]図３の例示的な実施形態３００の態様では、信号生成器３４０の出力は、たとえば、シングルエンドＬＮＡ入力にシングルエンド様式で注入されることとは対照的に、ミキサ入力に差動的に注入されるので、図３に示された差動ルーティング（differential routings）は、信号生成器３４０の出力中の任意の偶数次高調波（even-order harmonic）を最小限に抑えることが期待される。例示的な実施形態では、システムのＩＩＰ２較正段階中に、ＬＮＡ１５２は、電源を切断され、またはさもなければ出力電力を生成しないように構成され得る。とはいえ、信号生成器出力がＬＮＡ入力に与えられる（たとえば、図９に関して説明するような）代替の例示的な実施形態では、ＬＮＡ１５２はＩＩＰ２較正中に電源投入され得る。
【００２７】
[0037]信号生成器３４０の出力をミキサ入力に直接結合することは上記で説明した利点を与えるが、本開示の範囲は、この機能を組み込んだ例示的な実施形態に限定されないことが諒解されよう。たとえば、いくつかの代替の例示的な実施形態は、本開示の他の態様、たとえば、信号生成器３４０の出力をミキサに直接結合することなしに、アナログ較正技法などを使用するＩＩＰ２の較正、を採用し得る。そのような代替の例示的な実施形態では、信号生成器３４０の出力は、ＬＮＡの入力（たとえば、以下で図９に関して説明する例示的な実施形態参照）、またはＬＮＡアーキテクチャ内の代替ノード（図示せず）などに結合され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００２８】
[0038]ミキサ１６１ａ、１６１ｂは、それらの差動入力を、ＲＸ周波数シンセサイザ１８０によって生成されたＬＯ＿ＩまたはＬＯ＿Ｑと混合するように構成される。例示的な実施形態では、信号生成器３４０のトーンは、（たとえば、受信機のためのジャマー（jammer）として働くように）トランシーバ１２０の送信周波数（たとえば、アップリンク周波数）に等しい周波数（または「トーン周波数」）を有するように構成され、ＬＯの周波数（たとえば、ＲＸ周波数シンセサイザ１８０のＬＯ＿ＩおよびＬＯ＿Ｑ出力）は受信周波数（たとえば、ダウンリンク周波数）に設定される。代替の例示的な実施形態では、トーン周波数は、代替的に設定され得、たとえば、受信機のＩＩＰ２全体が周波数依存でない場合は、送信周波数からはるかに離れ得る。送信周波数からより離れてトーン周波数を設定することの利点は、ベースバンドフィルタ（たとえば、図３中のフィルタ１６４ａ、１６４ｂ）の帯域幅の十分外側にあって、したがってベースバンドフィルタによって著しく減衰させられ得る、トーン周波数と送信周波数との間の差に、ダウンコンバートされたベースバンド信号がそれに応じて位置する（lie at）ことであることが諒解されよう。同時に、生成器３３０の変調データ出力（modulation data output）の変調レートによって決定され得るＩＭ２トーン（すなわち、第２の相互変調トーン（second intermodulation tone）、またはミキサのＩＩＰ２によって作成されたトーン）は、ＩＭ２トーンのための十分な信号対雑音比を維持するために、ベースバンドフィルタ帯域幅内にとどまり得る。ＩＭ２トーンの信号対雑音比を、それが相関器３１０によって検出され、最小限に抑えられ得るように高く保つことが有利である。他の代替の例示的な実施形態では、局部発振器ＬＯ＿ＩおよびＬＯ＿Ｑは、信号生成器３４０によって生成されたトーンと同じ周波数を有するように構成され得ることに留意されたい。
【００２９】
[0039]ミキサ１６１ａ、１６１ｂの出力は、それぞれ、ＩおよびＱベースバンドフィルタ１６４ａ、１６４ｂに結合される。フィルタ１６４ａ、１６４ｂの出力はスイッチＳ１に結合され、スイッチＳ１は、フィルタ１６４ａまたはフィルタ１６４ｂのいずれかの出力をアナログ相関器３１０の乗算器３１４に選択的に結合し得る。乗算器３１４は、フィルタ１６４ａまたはフィルタ１６４ｂのいずれかの出力を、変調データ生成器３３０の出力に、すなわち、ミキサ入力に結合するための信号生成器３４０の出力を変調するために使用された同じデータに、乗算するように構成される。例示的な実施形態では、要素１６１ａ、１６１ｂ、１６４ａ、１６４ｂなどによってもたらされる任意の経路遅延をなくす（account for）ために、乗算器３１４への入力が時間的に適切に整合されるように、３１４による乗算より前に変調データ生成器３３０の出力を遅延させるために、１つまたは複数の遅延要素（図示せず）がさらに与えられ得る。
【００３０】
[0040]積分器３１２は、乗算器３１４の出力を積分し（integrate）、出力として電圧ＶＧ＿ｃａｌを生成する。例示的な実施形態では、スイッチＳ２は、ＶＧ＿ｃａｌをＩミキサ１６１ａまたはＱミキサ１６１ｂのいずれかの較正電圧入力に選択的に結合する（たとえば、図２に示されたＶＧ＿ｃａｌ参照）。スイッチＳ１およびＳ２は時間的に同期するように構成され、すなわち、Ｓ１およびＳ２は、所与の時間に処理のためにＩ信号経路またはＱ信号経路のいずれかを同時に選択することになる。スイッチＳ１およびＳ２を与えることは、Ｉ経路とＱ経路の両方が単一の相関器３１０を共有することを可能にすることによって、システムのハードウェア要件を有利に低減することに留意されたい。ただし、代替の例示的な実施形態では、別個の相関器がＩおよびＱ経路に与えられ得、その場合、スイッチＳ１およびＳ２が省略され得ることが諒解されよう。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００３１】
[0041]システム３００は、Ｉミキサ１６１ａとＱミキサ１６１ｂの両方ためのゲートバイアス電圧ＶＧ＿ｃａｌの閉ループ制御を効果的に実装し、ＶＧ＿ｃａｌ（Ｉ）およびＶＧ＿ｃａｌ（Ｑ）は、受信機のＩＩＰ２を最適化する値まで経時的に駆動される（driven over time to values・・・）ことが諒解されよう。代替の例示的な実施形態では、スイッチＳ２は、相関器３１０の出力を、ＩＩＰ２を調整するための受信機の他の調整可能入力に選択的に結合するように代替的に構成され得、そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図されることに留意されたい。
【００３２】
[0042]例示的な実施形態では、乗算器３１４は、アナログ乗算器である、すなわち、振幅離散化（amplitude discretization）なしにアナログ入力信号を処理するように構成される。同様に、積分器３１２は、アナログ入力電圧からアナログ出力電圧ＶＧ＿ｃａｌを直接生成するアナログ積分器であり得、したがって、相関器３１０はアナログ相関器と示され得る。アナログ相関器を与えることは、いくつかの理由でデジタル相関器よりも有利であり得ることが諒解されよう。特に、信号をデジタル化することと、相関をデジタル的に実行することと、相関出力をアナログに再変換することとの時間遅延が有利になくなる（eliminated）。さらに、相関がデジタルプロセッサ中で実装される場合に利用され得る、後処理動作、たとえば、高速フーリエ変換（ＦＦＴ：fast Fourier-transform）が不要になる。さらに、アナログ相関器は、アナログ受信機回路の残り、たとえば、ミキサ１６１ａおよび１６１ｂ、フィルタ１６４ａおよび１６４ｂなど、と単一のチップ１６４ａ上で有利に統合され得、したがって、アナログ集積回路（ＩＣ）とデジタル集積回路（ＩＣ）との間のシリアルバス通信（たとえば、ＳＢＩ）が不要になる。
【００３３】
[0043]さらに、ＩＩＰ２較正におけるデジタル相関に勝るアナログ相関（analog over digital correlation）の別の利点は、デジタル実装形態では、ＡＤＣ／ＤＡＣの解像度（resolution）および速度が較正の正確さおよび速度にも影響を及ぼすことである。たとえば、ＩＭ２トーン振幅が実際にＡＤＣの解像度を下回る場合、ＩＩＰ２較正は、望ましくなく失敗するか、または完了するために過度に長い時間を要し得る。
【００３４】
[0044]例示的な実施形態では、ＩＩＰ２を最適化する好ましい値へのアナログ相関器３１０の出力の収束（convergence）の後に、（１つまたは複数の）好ましい出力は、後の検索のためにメモリブロック３８２に記憶され得る。たとえば、アナログ相関器３１０の出力の収束を判断するために、所定のデルタしきい値が選定され得、調整された入力（たとえば、ゲート較正電圧）の変動に関する受信機ＩＩＰ２の変化が監視され得る。受信機ＩＩＰ２の変化が反復の連続数（a successive number of iterations）のための所定のデルタしきい値よりも小さい場合、パラメータの好ましい設定が宣言され、メモリに記憶され得る。上記の説明は、収束を判断するための可能な方式の一例にすぎず、当業者は他の方式を容易に導出し得ることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００３５】
[0045]メモリブロック３８２は、受信機の通常動作中にミキサ１６１ａ、１６１ｂのためのゲート較正電圧の判断された好ましい設定を維持することを有利に可能にする。ゲート較正電圧の好ましい設定は、図８に関して以下でさらに説明するように、たとえば、受信機の較正段階中に決定され得、ミキサのために印加されるゲート電圧をアナログ相関器３１０の出力（較正中）またはメモリブロック３８２の出力（通常動作中）のいずれかから選択するためにスイッチＳ５／Ｓ６が与えられ得ることに留意されたい。例示的な実施形態では、メモリブロック３８２は、決定された最適パラメータ設定をデジタル化するためのＡＤＣと、そのパラメータを記憶するための１つまたは複数のデジタルレジスタと、記憶されたデジタル電圧を、回路に、たとえば、ミキサゲートに、印加するためのアナログ電圧に変換するためのＤＡＣとを含み得る。例示的な実施形態では、構成可能なゲート電圧を有する各ミキサトランジスタのための好ましいゲート電圧を記憶するために、別個のレジスタが使用され得る。メモリブロック３８２のＡＤＣおよびＤＡＣは、説明したＩＩＰ２較正機構のアナログ制御ループの信号経路中に直接与えられないことになり、むしろ、通常動作中に、制御ループによって決定されたゲート電圧を後での印加のためにデジタル化して記憶するために働くだけであるので、メモリブロック３８２は、有利に、制御ループ中に追加遅延を導入しないことに留意されたい。したがって、図３に示された較正方式は、メモリブロック３８２中のＡＤＣおよびＤＡＣの存在に鑑みてさえ、「アナログ」較正方式のタイプとして特徴づけられる。例示的な実施形態では、アナログ相関器３１０は通常動作中に遮断され（shut off）得、したがって、アナログ相関器３１０に起因する（arising from）何らかの雑音は受信機から分離され得る。
【００３６】
[0046]図４に、アナログ相関器３１０の例示的な実施形態３１０．１を示す。図４は、説明の目的で示したものにすぎず、本開示の範囲を相関器の特定の例示的な実施形態に限定するものではないことに留意されたい。代替の例示的な実施形態では、アナログ相関器の他の実装形態が容易に採用され得、そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００３７】
[0047]図４では、アナログ相関器３１０．１の乗算器部分（a multiplier portion）３１４．１への差動電圧入力がＶｐ、Ｖｎとして示されている。電圧は、整合した抵抗器Ｒ４１を介してオペアンプ４１０（an op amp）の負（−）および正（＋）端子（negative (-) and positive (+) terminals）に結合される。オペアンプ４１０の差動正（＋）および負（−）出力（differential positive (+) and negative (-) outputs）は、整合した帰還抵抗Ｒ４２を介して入力に戻ってさらに結合される。Ｒ４２およびＲ４１の相対値を調整することによって、当技術分野で知られている原理に従って、増幅器３１４．１の利得が調整され得ることが諒解されよう。オペアンプ４１０は、差動入力電圧Ｖｐ  Ｖｎの増幅されたバージョンに対応する差動出力電圧Ｖｏｐ、Ｖｏｎを生成する。
【００３８】
[0048]オペアンプ４１０の出力はスイッチＳ４１およびＳ４２に結合される。図示の例示的な実施形態では、Ｓ４１は次のように構成され得る。データ生成器３３０からのバイナリデータが１に等しいとき、Ｓ４１は閉じられ、バイナリデータが０に等しいとき、Ｓ４１は開かれる。同時に、Ｓ４２は反対の様式で構成され得、すなわち、Ｓ４２は、そのデータが１に等しいときに開かれ、そのデータが０に等しいときに閉じられる。（代替の例示的な実施形態では、回路の動作を変えることなしに逆コンベンション（reverse convention）が容易に採用され得ること、たとえば、そのデータが０に等しいときにＳ４１が閉じられ得ることなどを、当業者は諒解されよう）。このようにして、データが０に等しいときに第１の極性（a first polarity）を有するＶｐ、Ｖｎの増幅されたバージョンと、データが１に等しいときに第１の極性の反対側の第２の極性を有するＶｐ、Ｖｎの増幅されたバージョンとに対応するシングルエンド電圧Ｖｉｎｔが生成される。
【００３９】
[0049]図４では、Ｖｉｎｔはさらに、アナログ相関器３１０．１の積分器部分３１２．１に結合される。特に、Ｖｉｎｔは抵抗器Ｒ４３を介してオペアンプ４２０の負（−）入力に結合される。キャパシタＣ４１は、オペアンプ４２０の出力からそれの負（−）入力に結合され、当技術分野で知られている原理に従って積分器としてオペアンプ４２０を構成するために、オペアンプ４２０の正（＋）入力にＤＣ電圧Ｖｃｍが与えられ得る。特に、オペアンプ４２０の出力電圧ＶＧ＿ｃａｌはＶｉｎｔの積分バージョン（an integrated version）に対応する。
【００４０】
[0050]ｓｉｇｎｕｍ［ｏｒ  ｓｇｎ（・）］関数を使用した乗算器３１４を実装することが回路の設計を大幅に簡略化することを諒解されよう。さらに、アナログ積分器３１０．１を組み込むシステム３００は、符号付き最小２乗平均（a signed least-mean square）（ＬＭＳ）アルゴリズムに従ってＶＧ＿ｃａｌの閉ループ制御を効果的に実装する。詳細には、実装された符号付きＬＭＳアルゴリズムは数学的に次のように表され得る（式１）。
【数１】
0006290242.tif 000002
【００４１】
上式で、γは、（たとえば、Ｒ４２とＲ４１との間の比に依存する）乗算器の利得と積分器の利得とを表し、ｔ1、ｔ2、…、ｔnは、ＯＯＫ変調データ生成器３３０の出力に対応するシンボル期間をマーキングする時刻（time instants）を表す。
【００４２】
[0051]図４Ａは、図３および図４のシステム３００および回路３１０．１中に存在する信号波形の例示的な例を示す。図４Ａは、説明の目的で示したものにすぎず、本開示の範囲をシステムおよび回路内の信号の特定の例に限定するものではないことに留意されたい。
【００４３】
[0052]図４Ａでは、変調データ出力３３０ａのための１および０の例示的なシーケンスが示されている。ＯＯＫが変調のために使用される例示的な実施形態によれば、信号生成器の差動出力３４０ｐ−３４０ｎは図示のように生成される。ダウンコンバージョンミキサ１６１ａ、１６１ｂおよびベースバンドフィルタ１６４ａ、１６４ｂなどによる処理の後に、ベースバンド信号がアナログ相関器３１０に入力され、ＶｐまたはＶｎ（４１０ａまたは４１０ｂ）として示される。ＶｐおよびＶｎは、それぞれ、ＢＢＦ１６４ａ、１６４ｂのうちの１つによって生成された差動信号（Ｖｐ−Ｖｎ）の１つの終端（one end）に対応する。
【００４４】
[0053]図４Ａでは、前に上記で説明した閉ループ制御機構のアクションにより、（ＯＯＫ変調の「オン」時間間隔に対応する）ＶｐまたはＶｎにおけるパルスの高さは、時間とともに徐々に低下することがわかる。図４Ａは、ＶＧ＿ｃａｌの発展値（evolving value）を経時的にさらに示す。上記で説明した図４中の回路の動作の原理によれば、変調データ出力３３０ａが高い（データ＝１に対応する）ときに電荷はキャパシタＣ４１上に蓄積し（accumulate）、一方、変調データ出力３３０ａが低い（データ＝０に対応する）ときに電荷はＣ４１上に蓄積しないことがわかり得る。経時的に、ＶＧ＿ｃａｌが、ＶｐまたはＶｎにおけるＩＭ２生成物が最小限に抑えられる定常状態値（steady-state value）に接近することがわかる。
【００４５】
[0054]図４Ｂに、図３および図４のシステム３００および回路３１０．１中に存在する信号波形の代替の例示的な例を示す。図４Ｂ中の波形は、ＶｐまたはＶｎ中に存在するものとして一定のＤＣオフセットがさらに示されていること以外、図４Ａ中の波形と同様である。そのようなＤＣオフセットは、たとえば、２次非線形性（second-order non-linearities）、ＬＯおよび／または他の信号の自己混合（self-mixing）などにより起こり得ることが諒解されよう。図４の回路の検査から、積分器３１２．１の入力におけるＤＣオフセット電圧が、入力信号の正および負の統合（positive and negative integration）により消去され得ることが諒解されよう。詳細には次のとおりである（式２）。
【数２】
0006290242.tif 000003
【００４６】
上式で、ＶｏｆｆｓｅｔはＤＣオフセットに対応する。ｔn−ｔn-1＝ｔn-1−ｔn-2、およびＶｏｆｆｓｅｔは一定であると仮定すると、Ｖｏｆｆｓｅｔが経時的に効果的に除去され得ることに留意されたい。したがって、アナログ相関器３１０は、ある量のＤＣオフセット電圧に耐性がある（tolerant）ように設計され得ることが諒解されよう。
【００４７】
[0055]上記で説明したように、アナログ積分器３１４．１は、変調データ（modulation data）の値にかかわらず連続的にアナログ乗算器出力Ｖｉｎｔを積分する（integrate）ように構成され得るが、すべての例示的な実施形態においてそうである必要はない。たとえば、（図に示されていない）いくつかの例示的な実施形態では、変調データが０に等しいときはいつでも（すなわち、オンオフキーイング変調が適用される場合、「オフ」期間中）、アナログ積分器３１４．１は、電力を節約するためにアイドルモードに入れられ得る。たとえば、そのようなアイドルモード中に、オペアンプ４１０はオフにされ得、入力スイッチＳ４１およびＳ４２は両方とも開かれ得る。そのような例示的な実施形態は、たとえば、Ｖｉｎｔに存在するＤＣオフセットが高いことが予想されないときに利用され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００４８】
[0056]図５に、完全差動乗算器（a fully differential multiplier）３１４．２と完全差動積分器（fully differential integrator）３１２．２とを含む、相関器３１０の代替の例示的な実施形態３１０．２を示す。図５では、アナログ相関器段は、乗算器部分３１４．２からの差動電圧を直接入力し、処理し、差動電圧ＶＧ＿ｃａｌｐ、ＶＧ＿ｃａｌｎを生成する。図５では、スイッチＳ４１、Ｓ４２、Ｓ４３、Ｓ４４の構成は、図５中の対応するテキストによって示されるように実行され得る。代替の例示的な実施形態（図示せず）では、差動電圧ＶＧ＿ｃａｌｐ、ＶＧ＿ｃａｌｎは、Ｉミキサ１６１ａとＱミキサ１６１ｂのいずれかまたは両方のトランジスタゲートに差動的に印加され得、たとえば、ＶＧ＿ｃａｌｐは図２中のＭ１、Ｍ４のゲートをバイアスするために印加され得、一方、ＶＧ＿ｃａｌｎは図２中のＭ２、Ｍ３のゲートをバイアスするために印加され得る。代替の例示的な実施形態では、ＶＧ＿ｃａｌｐのみがＭ２、Ｍ３のゲートをバイアスするために印加され得、一方、Ｍ１、Ｍ４のゲートは固定電圧に結合される（tied to a fixed voltage）（またはその逆も同様である）。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００４９】
[0057]図６に、受信機が複数の周波数帯域に適応することができる、本開示の代替の例示的な実施形態６００を示す。当業者には明らかであるので、説明しやすいように、いくつかの要素が図６から省略されていることに留意されたい。図６では、ＬＮＡ６１０．１〜６１０．Ｎ１の１次セットはバラン（a balun）６９０．１に結合される。例示的な実施形態では、ＬＮＡ６１０．１〜６１０．Ｎ１の各々は、たとえば、異なる中心周波数において動作するために最適化され得る。たとえば、任意の時間に、ＬＮＡ６１０．１〜６１０．Ｎ１のうちの１つは有効にされ（enabled）、すべての他のＬＮＡは無効にされ（disabled）、有効なＬＮＡのシングルエンド出力は、バラン６９０．１によってさらなる処理のために差動電圧に変換され得る。
【００５０】
[0058]図６では、バラン６９０．１の差動出力は、簡単のために図６中の単一のブロック６５０．１としてまとめて示されている、ＩおよびＱミキサに結合されている。ＲＸ周波数シンセサイザ６６０は、周波数乗算器／除算ブロック（a frequency multiplier / division block）６４０．１に結合された出力信号ＲＸ＿ｓｙｎｔｈを生成する。ブロック６４０．１は、ミキサ入力との混合のためのミキサブロック６５０．１のための局部発振器信号を生成するために、ＲＸ＿ｓｙｎｔｈの周波数をファクタＮ１で乗算または除算し得る。ミキサ入力はさらに、信号生成器６７０の出力をミキサ入力に結合するためのプログラマブル減衰器要素（a programmable attenuator element）６３０．１に結合される。プログラマブル減衰器要素６３０．１は、信号生成器６７０からの信号、たとえば、被変調トーン（modulated tone）の振幅を、それがミキサ入力に結合される前に変化させ得る。例示的な実施形態では、信号生成器６７０は、図３に関して上記で前に説明した信号生成器３４０と、スイッチＳ４と、ＯＯＫ変調データ生成器３３０とを含み得る。ミキサブロック６５０．１の（差動）出力はフィルタ１６４ａ、１６４ｂに結合され、フィルタ１６４ａ、１６４ｂの出力は相関および較正定数生成ブロック（a correlation and calibration constants generation block）６８０に結合される。例示的な実施形態では、ブロック６８０は、受信機ＩＩＰ２を最適化するための較正電圧を導出するために、上記で図３および図４に関して説明したアナログ相関を実行し得る。図示の例示的な実施形態では、ブロック６８０の出力は、ミキサブロック６５０．１のゲートバイアス電圧を調整するために、ミキサブロック６５０．１にフィードバックされる。
【００５１】
[0059]図６に、そのすべてが上記で説明した原理に従って選択的に使用可能または使用不能にされ得る、バラン６９０．２に結合されたＬＮＡ６２０．１〜６２０．Ｎ２の２次セットをさらに示す。本明細書で開示される技法は、概して、ＬＮＡの任意の数のセット（ＬＮＡの単一の「セット」は、単一のミキサブロックに関連付けられたすべてのＬＮＡを示し得る）に適応するために適用され得、そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図されることを、当業者は諒解されよう。例示的な実施形態では、ＬＮＡ６２０．１〜６２０．Ｎ２の２次セットは、ＬＮＡ６１０．１〜６１０．Ｎ１の１次セットの周波数帯域とは異なる周波数帯域上で動作するように構成され得る。ＬＮＡ６２０．１〜６２０．Ｎ２の２次セットは、それの機能がＬＮＡ６１０．１〜６１０．Ｎ１の１次セットについて説明された対応する要素と同様であり得る、バラン６９０．２と、ミキサ６５０．２と、結合要素６３０．２と、周波数乗算器／分割器（a frequency multiplier / divider）６４０．２とを与えられ得ることに留意されたい。
【００５２】
[0060]例示的な実施形態では、任意の時間に、ＬＮＡの１つのセット（１次、２次、または図示されていない他のセット）のうちの１つのＬＮＡのみが動作可能であり得、他のＬＮＡは無効になるように構成される。したがって、例示的な実施形態では、ハードウェア要件を低減するために、ＬＮＡ６２０．１〜６２０．Ｎ２の２次セット（および図６に明示的に示されていないＬＮＡの他の追加セット）は、ＲＸ周波数シンセサイザ６６０および信号生成器６７０をＬＮＡ６１０．１〜６１０．Ｎ１の１次セットと共有し得る。さらに、ベースバンドフィルタ１６４ａ、１６４ｂおよび相関および較正定数生成ブロック６８０も、ＬＮＡの１次セットおよびＬＮＡの２次セット、および／または、図６に明示的に示されていないＬＮＡの他のセットの間で共有され得る。
【００５３】
[0061]図７、図７Ａ、および図７Ｂに、デュアル（またはそれ以上の）受信機を採用する受信機にＩＩＰ２較正技法が適用され得る、本開示の代替の例示的な実施形態を示す。図７は、図７Ａおよび図７Ｂ中の要素の互いに対する高レベル関係を示し、図７Ａおよび図７Ｂはその要素を詳細に示す。図６ならびに図７、図７Ａ、および図７Ｂ中の同様に標示された要素は、別段に記載されていない限り、同様の機能を実行するものとして理解され得る。さらに、点線ボックス７０２内、およびサフィックス「．２」を有するように示された、図７、図７Ａ、および図７Ｂ中の要素は、たとえば、１次受信機７０１と２次受信機７０２とを含むデュアル受信機システム７００では、２次（補助またはダイバーシティとも示される）受信機経路中に常駐する要素に対応し得る。説明しやすいように、別段に記載されていない限り、本明細書で「図７」に関して説明した要素は、図７、図７Ａ、および図７Ｂのいずれか中の任意の要素を指すと理解され得る。
【００５４】
[0062]図７では、１次受信機７０１は、ＬＮＡ（６１０．１〜６１０．Ｎ１、６２０．１〜６２０．Ｎ２）と、１つまたは複数のバラン（６９０．１、６９０．２など）と、ミキサ（６５０．１、６５０．２など）と、低域フィルタ１６４ａ、１６４ｂと、ＲＸ周波数シンセサイザ６６０と、信号生成器６７０とを含む。同様に、２次受信機７０２は、ＬＮＡ（６１０．１．２〜６１０．Ｎ１．２、６２０．１．２〜６２０．Ｎ２．２）と、１つまたは複数のバラン（６９０．１．２、６９０．２．２など）と、ミキサ（６５０．１．２、６５０．２．２など）と、低域フィルタ１６４ａ．２、１６４ｂ．２と、ＲＸ周波数シンセサイザ６６０．２と、信号生成器６７０．２とを含む。受信機間の厳しい結合要件を満たすために、別個のシングルトーン信号生成器６７０および６７０．２が、１次受信機７０１および２次受信機７０２にそれぞれ与えられ得ることに留意されたい。図示の例示的な実施形態では、システムのハードウェア要件を低減するために１次受信機７０１と２次受信機７０２との間で共有され得る、たとえば、タイムシェアリングされ得る、共通の相関および較正定数生成ブロック７８０を除いて、１次受信機７０１および２次受信機７０２は、概して、上記で列挙された独立した受信機要素を与えられ得る。代替の例示的な実施形態（図示せず）では、ブロック７８０は、１次受信機７０１と２次受信機７０２との間で共有される必要はなく、別個のアナログ相関ブロックが異なる受信機の各々に与えられ得ることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００５５】
[0063]例示的な実施形態では、１次受信機７０１のためのブロック７８０の出力は、デジタル化され、第１のメモリブロック７８２に記憶され得、第１のメモリブロック７８２は、第１の受信機７０１の通常動作中、ミキサ６５０．１、６５０．２（および、場合によっては、図示されない１次受信機７０１の他のミキサ）のためのゲート較正電圧の決定された最適設定を維持することを可能にする。２次受信機７０２のためのブロック７８０の出力は、同様に、デジタル化され、第２のメモリブロック７８４に記憶され得、第２のメモリブロック７８４は、原理に従って機能し得、したがって、第１のメモリブロック７８２について上記で説明した利点と同様な、対応する利点を有する。
【００５６】
[0064]本開示の技法は、以下のような特定の例示的な実施形態によれば、１次受信機７０１および２次受信機７０２を有するダイバーシティ受信機に適用され得る。特に、１次受信機７０１が、本明細書で説明するＩＩＰ２較正方式に従って較正されているとき、アナログ相関器３１０の部分、たとえば、アナログ相関器３１０の乗算器３１４および積分器３１２、を実装するために、２次受信機７０２のＬＰＦ１６４ａ．２と１６４ｂ．２のいずれかまたは両方が使用され得る。
【００５７】
[0065]この場合、２次受信機７０２の残り中の要素は無効にされ得、一方、１次受信機７０１のためのＩＩＰ２較正が行われる。同様に、２次受信機７０２がＩＩＰ２較正方式に従って較正されているとき、アナログ相関器３１０のアナログフィルタ部分を実装するために、１次受信機７０１のＬＰＦ１６４ａとＬＰＦ１６４ｂのいずれかまたは両方が使用され得る。この場合、１次受信機７０１の残り中の要素は無効にされ得、１次受信機７０２のためのＩＩＰ２較正が行われる。
【００５８】
[0066]受信機のＢＢ  ＬＰＦの上述の再利用は、たとえば、所望の動作モードに従って、ベースバンドフィルタの入力および出力を適切なシステムノードに選択的に結合するように構成可能な複数のスイッチを使用して達成され得る。図１０、図１１、図１２、図１２Ａ、および図１２Ｂは、１つの（たとえば、１次または２次）受信機を使用したＬＰＦ１６４ａまたは１６４ｂと、別の（たとえば、２次または１次）受信機を使用した積分器３１０とを実装するためのいくつかの原理を示す。特に、図１０にプログラマブル抵抗（programmable resistance）を有する抵抗器１０００を示し、並列抵抗器（parallel resistors）の配列は、並列抵抗器の各々に結合された直列スイッチを与えられる。Ｒ４１の合計値は、その場合、並列抵抗器に関連付けられたスイッチを選択的に開くことまたは閉じることによって決定され得る。図１１に、可変抵抗Ｒ４２およびＲ４１がそれぞれ乗算器３１４．３および積分器３１２．３に与えられる、相関器の例示的な実施形態３１０．３を示す。
【００５９】
[0067]図１２、図１２Ａ、および図１２Ｂに、本開示に従って１次および２次受信機のフィルタを使用して実装される組合せベースバンドフィルタおよび積分器（a combination baseband filter and integrator）の例示的な実施形態を示す。図１２は、図１２Ａおよび図１２Ｂ中の要素の互いに対する高レベル関係を示し、一方、図１２Ａおよび図１２Ｂはその要素を詳細に示す。図５ならびに図１２、図１２Ａ、および図１２Ｂ中で同様に標示される要素は、別段に記載されていない限り、同様の機能を実行するものとして理解され得る。説明しやすいように、別段に記載されていない限り、本明細書で「図１２」に関して説明した任意の要素は、図１２、図１２Ａ、および図１２Ｂのいずれか中の任意の要素を指すと理解され得る。
【００６０】
[0068]図１２では、１次受信機のベースバンドフィルタ１６４は、２つの直列セクション（serial sections）１６４．１および１６４．２を使用して、図示のように構成される。（たとえば、ダイバーシティ受信機実装形態での）２次受信機のベースバンドフィルタはまた、１次受信機について図１２で説明する様式に類似する様式で構成され得、たとえば、ＩＩＰ２較正が２次受信機のために実行されるべきであるとき、セクション１６４．１、１６４．２に類似する２次受信機中の２つの直列セクションが、２次受信機のためにベースバンドフィルタ処理を実行し得、一方、２次受信機のためにアナログ相関（すなわち、乗算および積分）を実行するために、１次受信機のためのセクション１６４．１、１６４．２が使用され得ることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００６１】
[0069]例示的な実施形態では、セクション１６４．１および１６４．２は、基礎をなす（underlying）回路トポロジとして図１１のアーキテクチャを使用して実装され得、たとえば、スイッチＳ４１、Ｓ４２は閉じられ、Ｓ４３、Ｓ４４は開かれ得る。セクション１６４．２の出力は、スイッチＳ１２１０、Ｓ１２１２、抵抗器Ｒ１２１０、Ｒ１２１２、さらにスイッチＳ１２２０、Ｓ１２２２を介して、２次受信機上に常駐する相関器３１０．３に選択的に結合され得る。相関器３１０．３は乗算器３１４．３と積分器３１２．３とを含む。相関器３１０．３はまた、基礎をなす回路トポロジとして図１１のアーキテクチャを使用して実装され得、たとえば、３１４．３中にさもなければ存在するキャパシタは、対応する直列結合されたスイッチを開くことによって無効にされ得、３１２．３中にさもなければ存在する抵抗器も、対応する直列結合されたスイッチを開くことによって無効にされ得ることに留意されたい。このようにして、２次受信機のベースバンドフィルタは、１次受信機のＩＩＰ２較正中に１次受信機のための相関器として働くようにプログラムされ得、その逆も同様である。
【００６２】
[0070]図８に、本明細書で開示する原理を使用したＩＩＰ２較正のための方法８００の例示的な実施形態を示す。本方法について、図３に標示された要素に関して説明したが、（本明細書で明示的に説明しない）同様の方法が、本明細書で説明したアーキテクチャ、たとえば、図６および図７に示されたアーキテクチャ、のいずれかに対する較正を実行するために導出され、適用され得ることが諒解されることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００６３】
[0071]図８では、ブロック８１０において、受信機が較正モードに入る。
【００６４】
[0072]ブロック８２０において、較正のためにバイアス電圧が選択される。例示的な実施形態では、選択されたバイアス電圧は、図３のＩミキサ１６１ａまたはＱミキサ１６１ｂに対応し得る。さらに、選択されたバイアス電圧は、図６中のミキサ６５０．１または６５０．２、あるいは図７中のミキサ６５０．１、６５０．２、６５０．１．２、６５０．２．２のうちのいずれか、の内の較正電圧（calibration voltages）に対応し得る。
【００６５】
[0073]ブロック８３０において、被変調信号（a modulated signal）は、選択されたミキサ入力に選択的に結合される。例示的な実施形態では、被変調信号は、図３中の信号生成器３４０からのＯＯＫ被変調出力信号に対応し得る。
【００６６】
[0074]ブロック８４０において、選択されたバイアス電圧を較正するように調整するために、ダウンコンバートされた信号は変調データと相関させられる。例示的な実施形態では、相関は、アナログ相関器３１０を使用して実行され得る。
【００６７】
[0075]ブロック８５０において、後の印加のためにバイアス電圧は記憶され得る。例示的な実施形態では、上記で前に説明したように、アナログ相関器によって生成されたバイアス電圧は、デジタル化され、デジタルメモリに記憶され、印加のために（for application）アナログに後で元に再変換され得る。
【００６８】
[0076]ブロック８６０において、さらなる較正が必要とされるかどうかが判断される。たとえば、例示的な実施形態では、複数の帯域および／または２次経路をサポートする受信機中のミキサのために、複数のゲートバイアス電圧が次々に連続的に較正され得る。さらなる較正が必要とされる場合、本方法はブロック８２０に戻り得る。そうでない場合、本方法はブロック８７０に進み得る。
【００６９】
[0077]ブロック８７０において、本方法は通常動作に入り、受信機は通常処理のためにオーバージエアで（over the air）ＲＦ信号を受信する。さらに通常動作中に、たとえば、ブロック８５０においてメモリに記憶された、その記憶されたバイアス電圧は、本開示の技法によれば、受信機ＩＩＰ２を低減するために印加され得る。
【００７０】
[0078]代替の例示的な実施形態（図示せず）では、図８に示された較正技法は、システム中で利用可能である任意の数のミキサ、ＬＮＡ、相関器などに適応するために容易に変更され得ることを、当業者は諒解され、そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００７１】
[0079]本開示の代替の例示的な実施形態では、ＬＮＡはシングルエンドであり得、その場合、バランは、シングルエンド−差動変換（single-ended-to-differential conversion）のためにシングルエンドＬＮＡと差動ミキサ（differential mixer）との間に与えられ得ることが諒解されよう。さらに、信号生成器３４０のシングルエンドバージョンの出力（図３に図示せず）は、そのようなＬＮＡ、またはいずれかの内部シングルエンドＬＮＡノード、のシングルエンド入力に注入され得ることに留意されたい。ＬＮＡがシングルエンドであり、ＩＩＰ２はミキサによって支配されて（dominated）いると仮定すると、信号生成器の出力は、ミキサごとに複数のＬＮＡのうちの１つに注入される必要があるにすぎない（ミキサは、通常、より広い帯域幅を有するので、複数のＬＮＡが単一のミキサに結合され得ることに留意されたい）。したがってこの場合、信号生成器出力から受信機の（単一の）ＬＮＡまでのルーティングの数は、信号生成器の出力がミキサに直接注入される場合と同じまたは同様であり得る。
【００７２】
[0080]図９に、受信機中の単一のＬＮＡの入力に直接結合されている信号生成器９４０の出力を用いてＩＩＰ２較正が実行される、本開示の代替の例示的な実施形態９００を示す。図９は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。
【００７３】
[0081]図９では、複数Ｎ個のＬＮＡ９１０．１〜９１０．Ｎ（９１０．２〜９１０．Ｎ−１は省略記号（ellipses）で表されている）が示されている。説明の目的のために、ＬＮＡ９１０．１〜９１０．Ｎの各々は、インダクタソースディジェネレーションを用いたカスコード構成（a cascode configuration with inductor source degeneration）で示されるが、本開示の範囲は、そのような特定のＬＮＡ構成に限定されないことが諒解されよう。ＬＮＡを設計するための他の技法、たとえば、マルチカスコード構成および／または他の非カスコードタイプの回路トポロジが当技術分野で知られており、そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。図９では、ＬＮＡ９１０．１について、バイアス電圧ＶＢ９．１はカスコードトランジスタのゲートに結合され、入力電圧ＶＩＮ９．１はＬＮＡ９１０．１の入力トランジスタに結合される。入力電圧ＶＩＮ９．１はＤＣ成分と入力ＲＦ成分（図示せず）とを含み得ることに留意されたい。
【００７４】
[0082]ＬＮＡ９１０．Ｎはまた、バイアス電圧ＶＢ９．Ｎに結合されたゲートを有するカスコードトランジスタを含む。ＬＮＡ９１０．Ｎはさらに、バイアス抵抗ＲＢを介してゲートバイアス電圧ＶＧ９．Ｎに結合された入力トランジスタ（図９に標示されない）を含む。ＬＮＡ９１０．Ｎの入力トランジスタのゲートはさらに、スイッチＳ９２を介してＲＦ入力電圧ＲＦＩＮ９．Ｎに結合され、スイッチＳ９１を介して信号生成器９４０の出力に結合される。例示的な実施形態では、ＩＩＰ２較正段階中に、スイッチＳ９２は開き得、スイッチＳ９１は、信号生成器９４０の出力をＬＮＡ９１０．１の入力トランジスタに結合するかまたはＬＮＡ９１０．１の入力トランジスタから分離するために選択的に開かれ、閉じられ得る。例示的な実施形態では、図３に関して上記で前に説明したように、選択的な閉じおよび開きは、オンオフキーイング（ＯＯＫ）を実装するために変調データ生成器３３０によって与えられるバイナリデータ３３０ａに基づく。
【００７５】
[0083]ＬＮＡ９１０．ＮのシングルエンドＲＦ入力に結合するためのシングルエンド電圧として、信号生成器９４０の出力が与えられることに留意されたい。差動入力を有するＬＮＡ（図示せず）に適応する（accommodate）ために、上記で説明した技法と同様の技法が容易に適用され得ることが諒解されよう。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００７６】
[0084]上記で開示される技法に照らして、図９の例示的な実施形態９００が、信号生成器９４０によって生成された干渉物信号（interferer signal）を、図３の例示的な実施形態３００に関して説明した、ミキサ１６１ａ、１６１ｂの（差動）入力にではなく、ＬＮＡ９１０．Ｎの入力に結合することが諒解されよう。とはいえ、ミキサ１６１ａ、１６１ｂのバイアス電圧の調整は、図３に関して上記で説明したように進み得る。例示的な実施形態９００が、信号生成器９４０の被変調出力（modulated output）がＬＮＡ９１０．Ｎの入力に結合される図９に示されているが、代替の例示的な実施形態では、信号生成器の被変調出力は、本開示に従ってＩＩＰ２較正を実行するために、代替的にまたは連携して（alternatively or in conjunction）受信号経路中のいずれかのポイントに結合され得ることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００７７】
[0085]図１３に、本開示による方法の代替の例示的な実施形態１３００を示す。図１３は、説明の目的で示したものにすぎず、本開示の範囲を図示の方法の特定の例示的な実施形態に限定するものではないことに留意されたい。
【００７８】
[0086]図１３では、ブロック１３１０において、変調データを使用して被変調信号（a modulated signal）が生成される。
【００７９】
[0087]ブロック１３２０において、ダウンコンバートされた信号を生成するために、被変調信号が受信機入力に結合される。
【００８０】
[0088]ブロック１３３０において、ダウンコンバートされた信号は変調データ（modulation data）と相関させられ、相関させることはアナログ相関ブロックを使用することを備える。
【００８１】
[0089]ブロック１３４０において、相関の出力が受信機の調整可能入力に結合される。
【００８２】
[0090]ブロック１３５０において、受信機のパラメータを最適化させる受信機の調整可能入力の少なくとも１つの値が記憶される。
【００８３】
[0091]本明細書および特許請求の範囲において、要素が別の要素に「接続」または「結合」されていると言及されるとき、その要素は他の要素に直接接続または結合され得るか、あるいは介在要素が存在し得ることを理解されよう。対照的に、要素が別の要素に「直接接続」または「直接結合」されていると言及されるとき、介在要素は存在しない。さらに、要素が別の要素に「電気的に結合」されていると言及されるとき、そのような要素間に低抵抗の経路が存在することを示し、要素が別の要素に単に「結合」されていると言及されるとき、そのような要素間に低抵抗の経路があることもないこともある。
【００８４】
[0092]情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００８５】
[0093]さらに、本明細書で開示する例示的な態様に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な態様の範囲からの逸脱を生じるものと解釈されるべきではない。
【００８６】
[0094]本明細書で開示した態様に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
【００８７】
[0095]本明細書で開示する例示的な態様に関して説明した方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化され得る。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐し得る。ＡＳＩＣはユーザ端末中に常駐し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として常駐し得る。
【００８８】
[0096]１つまたは複数の例示的な態様では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む通信媒体と、コンピュータ記憶媒体との両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびＢｌｕ−Ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。
【００８９】
[0097]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
変調データを備える被変調入力信号を生成するように構成された信号生成器と、
ミキサ出力を生成するために、前記被変調入力信号から導出された信号を局部発振器信号と混合するように構成されたミキサを備える１次受信機と、
前記ミキサ出力に結合されたアナログ相関器と
を備え、前記アナログ相関器が、
前記アナログ相関器への入力信号に前記変調データを乗算するように構成されたアナログ乗算器と、
アナログ相関器出力信号を生成するために前記アナログ乗算器の出力を積分するように構成されたアナログ積分器と
を備え、
ここにおいて、前記受信機の調整可能入力が前記アナログ相関器出力信号に結合される、装置。
［Ｃ２］
前記受信機の前記調整可能入力が前記ミキサのバイアス電圧を備える、Ｃ１に記載の装置。
［Ｃ３］
前記被変調入力信号から導出された前記信号が、前記ミキサの入力に直接結合された前記被変調入力信号である、Ｃ１に記載の装置。
［Ｃ４］
前記被変調入力信号から導出された前記信号が、前記ミキサの入力に結合された出力を有する低雑音増幅器の入力に結合された前記被変調入力信号である、Ｃ１に記載の装置。
［Ｃ５］
前記アナログ乗算器が、差動出力を有する増幅器と、第１のスイッチに結合された前記差動出力の第１の端子と、第２のスイッチに結合された前記差動出力の第２の端子とを備え、前記第１のスイッチが、前記変調データに基づいてオンおよびオフに交互に切り替えられ、前記第２のスイッチが、前記第１のスイッチとは逆の様式でオンおよびオフに交互に切り替えられる、Ｃ１に記載の装置。
［Ｃ６］
前記第１および第２のスイッチが前記アナログ積分器の入力にさらに結合され、ここにおいて、前記アナログ積分器が、少なくとも１つのフィードバック結合積分キャパシタを有する演算増幅器を備える、Ｃ５に記載の装置。
［Ｃ７］
前記アナログ積分器が、正端子と負端子とを備える差動入力を備え、前記正端子が前記第１のスイッチの出力に結合され、前記負端子が前記第２のスイッチの出力に結合され、ここにおいて、前記アナログ乗算器の増幅器の前記差動出力の前記第１の端子が第３のスイッチによって前記負端子に結合され、前記アナログ乗算器の増幅器の前記差動出力の前記第２の端子が第４のスイッチによって前記正端子に結合され、ここにおいて、前記第３のスイッチが前記第２のスイッチと同相でオンおよびオフに切り替えられ、前記第４のスイッチが前記第１のスイッチと同相でオンおよびオフに切り替えられる、Ｃ６に記載の装置。
［Ｃ８］
前記アナログ積分器が差動出力をさらに備え、ここにおいて、前記アナログ相関器出力信号が前記アナログ積分器の前記差動出力を備え、ここにおいて、前記受信機の前記調整可能入力が前記ミキサの差動バイアス電圧を備え、ここにおいて、前記アナログ積分器の前記差動出力が前記ミキサの前記差動バイアス電圧に結合される、Ｃ７に記載の装置。
［Ｃ９］
前記アナログ積分器が差動出力をさらに備え、ここにおいて、前記アナログ相関器出力信号が前記アナログ積分器の前記差動出力を備え、ここにおいて、前記受信機の前記調整可能入力が低雑音増幅器の差動バイアス電圧を備え、ここにおいて、前記アナログ積分器の前記差動出力が前記低雑音増幅器の前記差動バイアス電圧に結合される、Ｃ７に記載の装置。
［Ｃ１０］
前記アナログ積分器の前記出力が低雑音増幅器のバイアス電圧に結合される、Ｃ７に記載の装置。
［Ｃ１１］
前記被変調入力信号が振幅変調された入力信号を備え、振幅変調が、前記変調データを使用してシングルトーンキャリアをオンオフキーイングすることを備え、前記変調データが交互ビットのシーケンスを備え、ここにおいて、前記アナログ乗算器がアイドルモードで無効にされ得、ここにおいて、前記アナログ乗算器は、前記変調データが前記シングルトーンキャリアをオフにしたときに前記アイドルモードになるように構成された、Ｃ５に記載の装置。
［Ｃ１２］
前記被変調入力信号が振幅変調された入力信号を備え、振幅変調が、前記変調データを使用してシングルトーンキャリアをオンオフキーイングすることを備え、前記変調データが交互ビットのシーケンスを備える、Ｃ１に記載の装置。
［Ｃ１３］
前記１次受信機が同相（Ｉ）ミキサを備え、前記１次受信機が直交（Ｑ）ミキサをさらに備え、ここにおいて、前記受信機の前記調整可能入力が前記ＩおよびＱミキサのゲートバイアス電圧を備え、ここにおいて、前記アナログ相関器出力信号が、時間的に連続的に前記Ｉミキサおよび前記Ｑミキサの前記ゲートバイアス電圧に交互に結合される、Ｃ１に記載の装置。
［Ｃ１４］
前記ミキサが同相（Ｉ）ミキサを備え、前記１次受信機が直交（Ｑ）ミキサをさらに備え、前記アナログ相関器が第１のアナログ相関器を備え、前記装置が、前記変調データを、前記Ｑミキサの出力に結合された信号と相関させるように構成された第２のアナログ相関器をさらに備え、ここにおいて、前記第１のアナログ相関器の出力が前記Ｉミキサのゲートバイアス電圧に結合され、ここにおいて、前記第２のアナログ相関器の出力が前記Ｑミキサの前記ゲートバイアス電圧に結合される、Ｃ１に記載の装置。
［Ｃ１５］
前記アナログ相関器出力信号をデジタル信号に変換するためのアナログデジタル変換器と、
前記アナログデジタル変換器の出力を記憶するためのメモリと、
前記メモリ中の記憶された値をアナログ値に変換するためのデジタルアナログ変換器と、ここにおいて、前記アナログ値が、前記アナログ相関器出力信号の代わりに前記受信機の前記調整可能入力に結合されるように構成可能である、
をさらに備える、Ｃ１に記載の装置。
［Ｃ１６］
少なくとも１つのバランと、
シングルエンド信号を差動信号に変換するために前記少なくとも１つのバランに結合された出力を有する複数の低雑音増幅器（ＬＮＡ）と
をさらに備え、
ここにおいて、前記ミキサへの入力が、前記被変調入力信号と、前記少なくとも１つのバランの差動出力信号の両方に結合され、前記複数のＬＮＡが、選択的に無効にされるように構成可能である、
Ｃ１に記載の装置。
［Ｃ１７］
前記少なくとも１つのバランが複数のバランを備え、各バランが、対応する複数の低雑音増幅器に結合され、
前記装置が、前記複数のバランの各々に関連付けられたミキサをさらに備え、前記ミキサへの前記入力の各々が、前記被変調入力信号、または前記関連付けられたバランの差動出力信号から選択可能である、
Ｃ１６に記載の装置。
［Ｃ１８］
２次受信機をさらに備え、前記２次受信機が、無線周波数信号をダウンコンバートするための受信処理チェーンを備え、前記受信処理チェーンが低域フィルタを備え、ここにおいて、
前記１次受信機の較正モードでは、前記アナログ相関器の前記アナログ乗算器および積分器が前記２次受信機の前記低域フィルタ中の構成要素を利用する、
Ｃ１に記載の装置。
［Ｃ１９］
前記２次受信機の前記低域フィルタは、
並列に結合された構成可能な抵抗と構成可能なキャパシタンスとを有するフィードバック経路を備える第１の増幅器直列セクションと、ここにおいて、前記第１の増幅器直列セクションが、前記構成可能なキャパシタンスを無効にするように構成可能であり、前記第１の増幅器直列セクションが、前記構成可能な抵抗を無効にするようにさらに構成可能である、
並列に結合された構成可能な抵抗と構成可能なキャパシタンスとを有するフィードバック経路を備える第２の増幅器直列セクションと、ここにおいて、前記第２の増幅器直列セクションが、前記構成可能なキャパシタンスを無効にするように構成可能であり、前記第２の増幅器直列セクションが、前記構成可能な抵抗を無効にするようにさらに構成可能である、
を備え、
ここにおいて、前記１次受信機が前記較正モードにあるとき、前記第１の増幅器直列セクションは、前記アナログ乗算器を実装するために前記構成可能なキャパシタンスを無効にするように構成され、前記第２の増幅器直列セクションが、前記アナログ積分器を実装するために前記構成可能な抵抗を無効にするように構成された、
Ｃ１８に記載の装置。
［Ｃ２０］
変調データを使用して被変調信号を生成することと、
ダウンコンバートされた信号を生成するために前記被変調信号を受信機入力に結合することと、
前記ダウンコンバートされた信号を前記変調データと相関させることと、前記相関させることが、アナログ相関ブロックを使用することを備える、
前記相関の出力を前記受信機の調整可能入力に結合することと、
前記受信機のパラメータを最適化させる、前記受信機の前記調整可能入力の少なくとも１つの値を記憶することと
を備える方法。
［Ｃ２１］
前記受信機の前記調整可能入力が前記受信機のミキサのゲートバイアス電圧を備え、前記受信機の前記パラメータが２次インターセプトポイント（ＩＩＰ２）を備え、前記被変調信号を前記生成することが、前記変調データを使用してオンオフキーイング（ＯＯＫ）を用いて変調することを備え、前記被変調信号を前記受信機入力に前記結合することが、前記被変調信号を前記受信機の前記ミキサの入力に直接結合することを備える、Ｃ２０に記載の方法。
［Ｃ２２］
変調データを使用して被変調信号を生成するための手段と、
ダウンコンバートされた信号を生成するために前記被変調信号を受信機入力に結合するための手段と、
前記ダウンコンバートされた信号を前記変調データと相関させるための手段と、
前記相関の出力を前記受信機の調整可能入力に結合するための手段と、
前記受信機のパラメータを最適化させる、前記受信機の前記調整可能入力の少なくとも１つの値を記憶するための手段と
を備える装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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