(57)【特許請求の範囲】
【請求項１】
バス回路であって、
電源電圧とメモリ・セルのアクセス線との間に結合している第１のトランジスタ及び第２のトランジスタを備えるソース・フォロア構成と、
前記第１のトランジスタのゲート端子に結合している第１の端子、及び基準電圧に結合している第２の端子を有するコンデンサと、
前記コンデンサの前記第１の端子と電圧調整器との間に結合しているスイッチとを備え、
前記第１のトランジスタ及び前記第２のトランジスタはそれぞれ、前記ゲート端子を有し、前記アクセス線は、ビット線又はワード線である、バス回路。
【請求項２】
前記第１のトランジスタは、ＮＭＯＳトランジスタである、請求項１に記載のバス回路。
【請求項３】
前記第２のトランジスタは、前記第１のトランジスタと前記電源電圧との間に結合している、請求項２に記載のバス回路。
【請求項４】
前記第２のトランジスタは、前記第１のトランジスタと前記アクセス線との間に結合している、請求項２に記載のバス回路。
【請求項５】
前記第１のトランジスタは、ＰＭＯＳトランジスタである、請求項１に記載のバス回路。
【請求項６】
前記第２のトランジスタは、前記第１のトランジスタと前記電源電圧との間に結合している、請求項５に記載のバス回路。
【請求項７】
前記第２のトランジスタは、前記第１のトランジスタと前記アクセス線との間に結合している、請求項５に記載のバス回路。
【請求項８】
前記ソース・フォロア構成のための制御論理を更に備え、前記制御論理は、前記電源電圧から前記アクセス線を選択的に帯電させるために、前記第２のトランジスタの前記ゲート端子に結合している、請求項１〜７のうちいずれか一項に記載のバス回路。
【請求項９】
前記スイッチの選択的な開閉を生じさせるために、前記スイッチに結合しているスイッチ制御論理を更に備える、請求項１〜７のうちいずれか一項に記載のバス回路。
【請求項１０】
前記スイッチ制御論理は、読出し又は書込み動作を前記メモリ・セルに対し実施しない場合に前記スイッチを閉鎖し、前記メモリ・セルに対する読出し又は書込み動作の間に前記スイッチを開放するためのものである、請求項９に記載のバス回路。
【請求項１１】
前記ソース・フォロア構成は、第１のソース・フォロア構成であり、前記コンデンサは、第１のコンデンサであり、前記スイッチは、第１のスイッチであり、前記電圧調整器は、第１の電圧調整器であり、
前記バス回路は、
前記電源電圧と前記メモリ・セルの前記アクセス線との間に結合している第１のトランジスタ及び第２のトランジスタを備える第２のソース・フォロア構成と、
前記第２のソース・フォロア構成の前記第１のトランジスタのゲート端子に結合している第１の端子、及び前記基準電圧に結合している第２の端子を有する第２のコンデンサと、
前記第２のコンデンサの前記第１の端子と第２の電圧調整器との間に結合している第２のスイッチとを更に備え、前記第２のソース・フォロア構成の前記第１のトランジスタ及び前記第２のトランジスタはそれぞれ、前記ゲート端子を有し、
前記第１の電圧調整器及び前記第２の電圧調整器は、異なる調整電圧を供給するものである、請求項１〜７のうちいずれか一項に記載のバス回路。
【請求項１２】
ビット線又はワード線であるアクセス線を有するメモリ・セルと、
前記メモリ・セルに結合しているバス回路とを備えるメモリ・デバイスであって、前記バス回路は、
電源電圧と前記メモリ・セルの前記アクセス線との間に結合している第１のトランジスタ及び第２のトランジスタを備えるソース・フォロア構成と、
前記第１のトランジスタのゲート端子に結合している第１の端子、及び基準電圧に結合している第２の端子を有するコンデンサと、
前記コンデンサの前記第１の端子と電圧調整器との間に結合しているスイッチとを備え、前記第１のトランジスタ及び前記第２のトランジスタはそれぞれ、前記ゲート端子を有する、メモリ・デバイス。
【請求項１３】
スイッチ制御論理を更に備え、前記スイッチ制御論理は、読出し又は書込み動作を前記メモリ・セルに対し実施しない場合に前記スイッチを閉鎖し、前記メモリ・セルに対する読出し又は書込み動作の間に前記スイッチを開放するために、前記スイッチに結合している、請求項１２に記載のメモリ・デバイス。
【請求項１４】
前記メモリ・セルは、第１のメモリ・セルであり、
前記メモリ・デバイスは、
ビット線又はワード線であるアクセス線を有する第２のメモリ・セルを更に備え、
前記ソース・フォロア構成は、第１のソース・フォロア構成であり、前記コンデンサは、第１のコンデンサであり、前記スイッチは、第１のスイッチであり、前記電圧調整器は、第１の電圧調整器であり、
前記バス回路は、
前記電源電圧と前記第２のメモリ・セルの前記アクセス線との間に結合している第１のトランジスタ及び第２のトランジスタを備える第２のソース・フォロア構成と、
前記第２のソース・フォロア構成の前記第１のトランジスタのゲート端子に結合している第１の端子、及び前記基準電圧に結合している第２の端子を有する第２のコンデンサと、
前記第２のコンデンサの前記第１の端子と前記電圧調整器との間に結合している第２のスイッチとを更に備え、前記第２のソース・フォロア構成の前記第１のトランジスタ及び前記第２のトランジスタはそれぞれ、前記ゲート端子を有する、請求項１２に記載のメモリ・デバイス。
【請求項１５】
前記第１のスイッチ及び前記第２のスイッチの開閉を同期させるために、スイッチ制御論理を更に備える、請求項１４に記載のメモリ・デバイス。
【請求項１６】
前記第１のスイッチが、前記第２のスイッチを開放しているときに開放しないように前記第１のスイッチ及び前記第２のスイッチの開閉を制御するために、スイッチ制御論理を更に備える、請求項１４又は１５に記載のメモリ・デバイス。
【請求項１７】
前記第１のメモリ・セル及び前記第２のメモリ・セルは、メモリ・セルの２次元アレイ内に含まれ、前記電圧調整器は、前記メモリ・セルの２次元アレイの周辺に位置する、請求項１４又は１５に記載のメモリ・デバイス。
【請求項１８】
前記アクセス線は、ビット線である、請求項１４〜１７のうちいずれか一項に記載のメモリ・デバイス。
【請求項１９】
前記基準電圧は、接地である、請求項１４〜１８のうちいずれか一項に記載のメモリ・デバイス。
【請求項２０】
メモリ・デバイスを動作させる方法であって、
調整電圧をバス回路に供給することと、
電源電圧からアクセス線を選択的に帯電させるために、第２のトランジスタのゲート端子に電圧を供給することと、
前記アクセス線を選択的に帯電する際に第１のトランジスタのゲート端子での電圧を変更可能にすること、
前記アクセス線を選択的に帯電する際に前記第１のトランジスタの前記ゲート端子での前記電圧を変更可能にした後、前記第１のトランジスタの前記ゲート端子での前記電圧を前記調整電圧に復帰可能にすることとを備え、
前記バス回路は、ソース・フォロア構成を備え、
前記ソース・フォロア構成は、前記第１のトランジスタ及び前記第２のトランジスタを備え、
前記ソース・フォロア構成は、前記電源電圧とメモリ・セルの前記アクセス線との間に結合しており、
前記メモリ・セルの前記アクセス線は、ビット線又はワード線であり、前記第１のトランジスタ及び前記第２のトランジスタはそれぞれ、前記ゲート端子を有し、前記調整電圧は、前記第１のトランジスタの前記ゲート端子に供給される、方法。
【請求項２１】
前記第１のトランジスタの前記ゲート端子での前記電圧を変更可能にすることは、作動調整を伴わずに前記第１のトランジスタの前記ゲート端子での電圧を変更可能にすることを含む、請求項２０に記載の方法。
【請求項２２】
前記第１のトランジスタの前記ゲート端子での前記電圧を変更可能にすることは、前記アクセス線での電圧を前記第１のトランジスタの前記ゲート端子と結合可能にすることを含む、請求項２０又は２１に記載の方法。
【請求項２３】
前記第１のトランジスタの前記ゲート端子での前記電圧を前記調整電圧に復帰可能にすることは、前記アクセス線を放電する間、前記第１のトランジスタの前記ゲート端子での前記電圧を前記調整電圧に復帰可能にすることを含む、請求項２０〜２２のうちいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本出願は、２０１４年９月５日出願、「ＢＵＳ  ＣＩＲＣＵＩＴＳ  ＦＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ」という名称の米国出願第１４／４７９，０２０号に対する優先権を主張し、この出願全体を全ての目的で参照により本明細書に組み込む。
【０００２】
本開示は、一般に、バス回路の分野に関し、より詳細には、メモリ・デバイスのためのバス回路に関する。
【背景技術】
【０００３】
従来のメモリ・デバイス支持回路は、回路内の様々な点で電圧を維持するために、高電力の電圧調整器を含み、読出し又は書込み動作を一貫して首尾よく実施することができるようにしている。これらの電圧調整器は、動作中、著しいエネルギーを消費し、典型的には、大きなフットプリントを有し、低抵抗の配線を必要とし、この配線自体、集積回路チップの表面上で費用のかかる実装面積を占有する。
【図面の簡単な説明】
【０００４】
添付の図面に関連する以下の詳細な説明によって、実施形態は容易に理解されるであろう。この説明を容易にするために、同じ参照番号は、同じ構造要素を示す。実施形態は、添付の図面の図において、限定としてではなく、例として示す。
【０００５】
【図１】様々な実施形態による、バス回路の概略図である。
【図２】様々な実施形態による、バス回路の概略図である。
【図３】様々な実施形態による、バス回路の概略図である。
【図４】様々な実施形態による、バス回路の概略図である。
【図５】様々な実施形態による、図１及び図２のバス回路の動作特性を示すプロットである。
【図６】様々な実施形態による、図１のバス回路のアレイの概略図である。
【図７】様々な実施形態による、図２のバス回路のアレイの概略図である。
【図８】様々な実施形態による、図３及び図４のバス回路の動作特性を示すプロットである。
【図９】様々な実施形態による、図３のバス回路のアレイの概略図である。
【図１０】様々な実施形態による、図４のバス回路のアレイの概略図である。
【図１１】様々な実施形態による、複数の調整電圧を含むバス回路の概略図である。
【図１２】様々な実施形態による、メモリ・デバイスを動作させる方法の流れ図である。
【図１３】本明細書で開示するバス回路のいずれかのうち１つ又は複数を含むことができる例示的コンピューティング・デバイスのブロック図である。
【発明を実施するための形態】
【０００６】
バス回路の実施形態及び関連する技法を本明細書で開示する。いくつかの実施形態では、バス回路は、電源電圧とメモリ・セルのアクセス線との間に結合している第１のトランジスタ及び第２のトランジスタを含むソース・フォロア構成；第１のトランジスタのゲート端子に結合している第１の端子及び基準電圧に結合している第２の端子を有するコンデンサ；並びにコンデンサの第１の端子と電圧調整器との間に結合しているスイッチを含み、第１のトランジスタ及び第２のトランジスタはそれぞれ、ゲート端子を有し、メモリ・セルのアクセス線は、ビット線又はワード線である。
【０００７】
本明細書で開示するバス回路の様々な実施形態及び関連する技法は、高精度、低いフットプリント及び低電力電圧調整をノイズの多い環境内で可能にする。上記のように、メモリ・デバイスのいくつかの従来の支持回路は、低抵抗グローバル・バスを駆動するために高電力調整器を含んでいた。そのような手法では、高電力調整器は、動作中、バス上に注入される結合ノイズを除去するように構成していた。この結合ノイズは、起点では局所的であるか、又はメモリ・チップ内の異なる区画（メモリ・セルの群）の間の結合部から生じ得る。したがって、区画の間の結合は、これらの区画内の調整に対する精度に影響を与えていた。
【０００８】
従来の支持回路内のノイズを除去する従来の高電力調整器の能力は、電圧がメモリ・セルに局所的に供給される精度を決定し、この精度が、メモリ・セルを読出し又は書込む能力に影響を与えている。特に、メモリ・デバイスを一貫して首尾よく動作させるには、チップ内の異なるメモリ・セルに供給されるアクセス線に対する変動が、所定量（例えば１００ミリボルト）以下で変更できることを必要とする場合がある。より高い精度の電圧調整には、より迅速で、より強力な電圧調整器を必要とし、より迅速でより強力な電圧調整器は、より多くの電力を消費し、集積回路デバイス内でより多くの面積を占有する。低抵抗バスに対する要件は、広い金属経路を提供する必要があることを意味し、更なるフットプリントの間接経費を招く。これらの要件は、（この要件が不可能でなければ）メモリ・デバイスの従来の支持回路をより小さいパッケージ内へ及び／又は低電力要件で実装することを困難にする。
【０００９】
本明細書で開示する実施形態の様々な実施形態は、代替手法に有利になるように高電力調整器及び低抵抗バスを使用する従来の手法を退け、この代替手法は、メモリ・デバイス支持回路のサイズ及び電力を低減可能にする一方で、アクセス線の電圧における所望の精度を達成する。具体的には、メモリ・デバイスの動作中に生じる結合を相殺するために高電力グローバル電圧調整器を使用するのではなく、本明細書で開示するバス回路内の様々な電圧を「浮動させる」ことを可能にし、荷電コンデンサを使用して、結合を制御した様式で発生可能にすることができる。そのような実施形態は、以前には認識されていなかったか、そうでなければ望ましくないと考えられていた現象を観察し、利用するものである。メモリ・デバイス内の所与の区画が作動しているとき、グローバル・バスは、特定量だけ昇圧（又は降圧）して結合することができ、区画がアイドル状態に戻ると、バスは、同じ量だけ降圧（又は昇圧）して結合することができる。具体的には、区画が作動しているときに生じる結合、及び区画がアイドル状態の時に生じる結合は、互いに「打ち消し合う」ことができ、バスは、作動モードに入る前に有していたのと同じ電圧に戻ることができる。
【００１０】
本明細書で開示するバス回路の様々な実施形態は、バスを所定の電圧で駆動する低電力調整器を含み得る。この所定の電圧は、関連するメモリ・セルが作動状態になるときに、読出し若しくは書込み動作を首尾よく完成させるバスの所望の電圧から、予想される正の結合量を減じたもの（又は関連するメモリ・セルが作動状態になるときに、予想される負の結合量を加えたもの）に等しいものとすることができる。例えば、読出し又は書込み動作中のバス上の所望の電圧が３ボルトであり、バスが３００ミリボルトの正結合を受けることが予想される場合、低電力電圧調整器は、２．７ボルトの電圧をバスに供給することができる。バスは、活動モードに入ると、正結合が生じた後に３ボルトに達し、アクセス線がそのアイドル状態に戻ると、「負結合」に応答して２．７ボルトに復帰することになる。
【００１１】
バスを浮動させ、作動後、バスを同じ「ベースライン」アイドル電圧に復帰可能にすることによって、電圧調整器は、結合の除去のためにエネルギーを一切消費する必要がない。代わりに、上記のように、結合を予想し、供給することができる。したがって、正／負結合を除去する高電力電圧調整器は必要のないものとすることができる。代わりに、本明細書で開示する「浮動」技法は、バスの電圧を「自己修正」することができる。
【００１２】
本明細書で開示する様々な実施形態は、従来の手法よりも大きな精度を達成することができる。具体的には、従来の手法は、結合が生じる場所から離して高電力電圧調整器を位置させていた。そのような手法では、結合による妨害を除去する高電力電圧調整器の能力は、電圧調整器の駆動強度（電圧調整器が消費する電力量の関数）及び調整バスの抵抗静電容量（ＲＣ）時定数（金属配線の幅の関数）の両方によって、制限されたものであった。したがって、高精度を達成するには、低抵抗の（幅広い）バス上で動作する高電力電圧調整器を必要とした。本明細書で開示する実施形態の様々な実施形態では、電荷を長距離で迅速に移動させる必要がなく、したがって、幅広いバス又は高電力調整器の必要性がない。したがって、本明細書で開示する実施形態の様々な実施形態は、より小さな配線要件（面積の節約をもたらす）及びより低い電力電圧調整器（電力節約をもたらす）で所望の精度を達成することができる。
【００１３】
本明細書で開示する実施形態の様々な実施形態は、あらゆる適切な構成を使用して、メモリ・デバイス内に実装することができる。例えば、様々な実施形態は、３次元交差点メモリ構造内で実装することができる。様々な実施形態は、相変化メモリ構造（例えば、スイッチ（ＰＣＭＳ）構造を有する相変化メモリ）、又はフラッシュ・メモリ構造（例えば、典型的には、電話上で画像又は音楽等のデータを記憶するために使用するもの、ユニバーサル・シリアル・バス（ＵＳＢ）メモリ・スティック等）内で実装することができる。
【００１４】
様々な動作を、複数の個別の動作又は操作として順番に、特許請求する主題の理解に最も役立つ様式で説明することができる。しかし、説明の順序は、これらの動作が必然的に順序に依存することを暗示するものとして解釈すべきではない。特に、これらの動作は、呈示する順で実施しなくてもよい。説明する動作は、記載の実施形態とは異なる順で実施することができる。様々な更なる動作を実施することができる、及び／又は、説明した動作を更なる実施形態では省くことができる。
【００１５】
本開示の目的で、句「Ａ及び／又はＢ」は、（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。本開示の目的で、句「Ａ、Ｂ、及び／又はＣ」は、（Ａ）、（Ｂ）（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）又は（Ａ、Ｂ及びＣ）を意味する。
【００１６】
説明では、句「一実施形態では」又は「実施形態では」を使用するが、それぞれ、同じ又は異なる実施形態の１つ又は複数を指すことができる。更に、本開示の実施形態に対して使用する用語「備える」、「含む」、「有する」等は、同義である。本明細書で使用する句「結合させた」は、２つ以上の要素が物理的又は電気的に直接接触した状態であること、又は２つ以上の要素が互いに直接接触していないが、（例えば独自の変換を実施することができる又は独自の効果を有することができる１つ又は複数の中間要素を介して）依然として互いに協働又は相互作用していることを意味し得る。例えば、２つの要素は、両方の要素が共通の要素（例えば共通の回路要素）と通じているとき、互いに結合することができる。本明細書で使用する用語「論理」は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、（共有、専用、又はグループ）プロセッサ、及び／又は１つ若しくは複数のソフトウェア若しくはファームウェア・プログラムを実行する（共有、専用又はグループ）メモリ、組合せ論理回路、及び／又は記載する機能を実現する他の適切な構成要素を指すことができる、それらの一部である、又はそれらを含むことができる。
【００１７】
図１〜図４は、様々な実施形態によるバス回路１００の概略図である。図１〜図４に示すバス回路１００のそれぞれは、ソース・フォロア構成１０２を含むことができる。ソース・フォロア構成１０２は、電源電圧１０８（ＶＳ）とメモリ・セル（図示せず）のアクセス線（１１０）（ＡＬ）との間に結合している第１のトランジスタ１０４及び第２のトランジスタ１０６を含むことができる。第１のトランジスタ１０４は、ゲート端子１２０を有することができ、第２のトランジスタ１０６は、ゲート端子１１４を有することができる。バス回路１００は、コンデンサ１２４も含むことができる。コンデンサ１２４は、第１のトランジスタ１０４のゲート端子１２０に結合している第１の端子１２６、及び基準電圧１３０（ＲＥＦ）に結合している第２の端子１２８を有することができる。いくつかの実施形態では、基準電圧１３０は接地であってもよい。しかし、基準電圧１３０は、接地である必要はなく、代わりに、あらゆる適切な正基準電圧又は負基準電圧とすることができる。バス回路１００は、コンデンサ１２４の第１の端子１２６と電圧調整器１３４との間に結合しているスイッチ１３２も含むことができる。
【００１８】
バス回路１００は、ソース・フォロア構成１０２のための制御論理１３６に結合するか又はこれを含むことができる。制御論理１３６は、第２のトランジスタ１０６のゲート端子１１４に結合することができ、（例えば、制御論理１３６又は別の回路が生成した制御信号に応答して）様々な電圧をゲート端子１１４に印加し第２のトランジスタ１０６を「開閉」させることによって、電源電圧１０８からアクセス線１１０への選択的な帯電を生じさせることができる。いくつかの実施形態では、制御論理１３６は、アクセス線１１０に結合しているメモリ・セルに対して読出し若しくは書込み動作を実施すべき際に、第２のトランジスタ１０６を閉鎖し（若しくは「有効にする」）、及びメモリ・セルに対して読出し若しくは書込み動作を実施しない場合、第２のトランジスタ１０６を開放する（若しくは「無効にする」）ように構成することができる。第２のトランジスタ１０６を閉鎖している際、アクセス線１１０における電圧は、電源電圧１０８が供給する電圧に対し、ゲート端子１２０での電圧が、第１のトランジスタ１０４の閾値電圧を減じた電圧に達するまで帯電させることができる。例えば、ゲート端子１２０が３ボルトで動作し、第１のトランジスタ１０４の閾値電圧が０．５ボルトである場合、アクセス線１１０は、２．５ボルトまで帯電させることができ、次に帯電を停止することができる。いくつかの実施形態では、「正の」調整機構を使用することができ、この機構では、ゲート端子１２０での電圧は正であり、電源電圧１０８からアクセス線１１０まで通る電圧は正である（例えば図１及び図２を参照して示し、以下で説明する）。他の実施形態では、「負の」調整機構を使用することができ、この機構では、ゲート端子１２０での電圧は負であり、電源電圧１０８からアクセス線１１０まで通る電圧は負である（例えば図３及び図４を参照して示し、以下で説明する）。読出し又は書込み動作の間のメモリ・セルのビット線及び／又はワード線の帯電は、当技術分野で公知であるため、本明細書では更に詳細には説明しない。
【００１９】
バス回路１００は、スイッチ１３２のためのスイッチ制御論理１３８に結合させるか又はこれを含むことができる。スイッチ制御論理１３８は、（例えば、スイッチ制御論理１３８又は別の回路が生成した制御信号に応答して）スイッチ１３２の選択的な開閉を生じさせることができる。制御論理１３６及びスイッチ制御論理１３８の挙動は、連係させることができる。例えば、アクセス線１１０に結合しているメモリ・セルに対し読出し又は書込み動作を実施しない（また、制御論理１３６が第２のトランジスタ１０６を開放させている）場合、スイッチ制御論理１３８は、スイッチ１３２を閉鎖する（若しくは閉鎖し続ける）ように構成することができる。読出し又は書込み動作をメモリ・セルに対し実施する間（制御論理１３６が第２のトランジスタ１０６を閉鎖させている間）、スイッチ制御論理１３８は、スイッチ１３２を開放する（若しくは開放し続ける）ように構成することができる。
【００２０】
スイッチ１３２が閉鎖している場合、電圧調整器１３４による電圧出力（本明細書では「調整電圧」と呼ぶ）は、コンデンサ１２４の第１の端子１２６に供給することができ、したがって、コンデンサ１２４は、この調整電圧まで帯電することができる。したがって、コンデンサ１２４は、「負荷」コンデンサとして働くことができる。制御論理１３６が第２のトランジスタ１０６の「開放」を同時に維持する場合、第１のトランジスタ１０４のゲート端子１２０での電圧は、調整電圧にほぼ等しいものとすることができる。第２のトランジスタ１０６を閉鎖した場合、電源電圧１０８は、アクセス線１１０を帯電させることができる。その後、スイッチ１３２を開放する一方で第２のトランジスタ１０６が閉鎖した場合、第１のトランジスタ１０４のゲート端子１２０での電圧は、２つの成分、即ち、（スイッチ１３２を開放する前に）コンデンサ１２４が帯電した調整電圧及び、ゲート端子１２０とアクセス線１１０との間の結合によってゲート端子１２０上に誘起した電圧、の和とすることができる。この結合は、制御論理１３６による第２のトランジスタ１０６の閉鎖、及びアクセス線１１０の帯電によって生じさせることができる。コンデンサ１２４は、ゲート端子１２０における主要静電容量であってもよく、したがって、ゲート端子１２０とバス回路１００内の様々な他の点との間の結合が寄生静電容量によって決定されず、繰返し可能であることを保証するように働くことができる。コンデンサ１２４の静電容量は、バス回路１００が受ける寄生静電容量の量に基づき選択することができ、より大きな寄生静電容量は、コンデンサ１２４のより大きな静電容量を示唆する。
【００２１】
動作中、電圧調整器１３４は、バス回路１００の第１のトランジスタ１０４のゲート端子１２０に調整電圧を供給することができる。次に、スイッチ１３２を開放することができ、（コンデンサ１２４の以前の帯電により）ゲート端子１２０での調整電圧を分離させる。次に、制御論理１３６は、第２のトランジスタ１０６のゲート端子１１４に電圧を供給し、電源電圧１０８からアクセス線１１０への選択的な帯電を有効にすることができる。スイッチ１３２は開放されているので、第１のトランジスタ１０４のゲート端子１２０での電圧は、（アクセス線１１０とゲート端子１２０との間の結合を介して）アクセス線１１０を選択的に帯電する際、電圧調整器１３４による作動的な調整を伴わずに、昇圧を可能にすることができる。このことは、ゲート端子１２０において固定値で電圧を維持するため、アクセス線１１０とゲート端子１２０との間の結合を抑制するために高電力電圧調整器が著しいエネルギーを消費する従来のバス回路の動作とはひどく対照的なものである。更に、スイッチ１３２の開放は、隣接し合うバス回路１００の間の異なる結合活動による不要な相互作用を防止又は低減させることができる。
【００２２】
アクセス線１１０の選択的な帯電の際に、第１のトランジスタ１０４のゲート端子１２０で電圧を昇圧させて結合可能にした後、第１のトランジスタ１０４のゲート端子１２０での電圧は、アクセス線１１０の放電の際に、降圧して調整電圧に戻し結合することができる。やはり、このことは、電圧調整器１３４の作動的な調整を伴わずに行うことができる。したがって、電圧調整器１３４は、結合を抑制するために行う「仕事」をほとんど又はまったく有さないことができる。代わりに、電圧調整器１３４は、主に、アイドル状態の間、コンデンサ１２４の帯電にエネルギーを消費し、漏れによるあらゆる損失に応答して、コンデンサ１２４を一定増分で再帯電させることができる。したがって、電圧調整器１３４は、サンプリングし、保持することができ、メモリ・セルが活動モードにある間、その出力を駆動させなくてもよい。
【００２３】
以下の段落では、図１〜図４の様々なバス回路１００を更に詳細に説明する。図１では、第１のトランジスタ１０４は、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタであり、第２のトランジスタ１０６は、ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタである。図１では、第２のトランジスタ１０６は、第１のトランジスタ１０４と電源電圧１０８との間に結合している。図１の電源電圧１０８は、正電源電圧であってもよい。図１では、第１のトランジスタ１０４は、第２のトランジスタ１０６とアクセス線１１０との間に結合している。
【００２４】
図２では、第１のトランジスタ１０４は、ＮＭＯＳトランジスタであり、第２のトランジスタ１０６は、ＰＭＯＳトランジスタである。図２では、第２のトランジスタ１０６は、第１のトランジスタ１０４とアクセス線１１０との間に結合している。図２では、第１のトランジスタ１０４は、第２のトランジスタ１０６と電源電圧１０８との間に結合している。図２の電源電圧１０８は、正電源電圧であってもよい。
【００２５】
図３では、第１のトランジスタ１０４は、ＰＭＯＳトランジスタであり、第２のトランジスタ１０６は、ＮＭＯＳトランジスタである。図３では、第２のトランジスタ１０６は、第１のトランジスタ１０４とアクセス線１１０との間に結合している。図３では、第１のトランジスタ１０４は、第２のトランジスタ１０６と電源電圧１０８との間に結合している。図３の電源電圧１０８は、負電源電圧であってもよい。
【００２６】
図４では、第１のトランジスタ１０４は、ＰＭＯＳトランジスタであり、第２のトランジスタ１０６は、ＮＭＯＳトランジスタである。図４では、第２のトランジスタ１０６は、第１のトランジスタ１０４と電源電圧１０８との間に結合している。図４の電源電圧１０８は、負電源電圧であってもよい。図４では、第１のトランジスタ１０４は、第２のトランジスタ１０６とアクセス線１１０との間に結合している。
【００２７】
図５は、様々な実施形態による、図１及び図２のバス回路１００の動作特性を示すプロット５００である。具体的には、プロット５００は、アクセス線１１０がビット線である場合の、（時間軸５０２に沿った）時間を関数とするバス回路１００内の（電圧軸５０４に沿った）様々な電圧信号を表す。電圧信号５１０は、第１のトランジスタ１０４のゲート端子１２０における電圧を表し、電圧信号５１６は、電圧調整器１３４からの調整電圧の出力を表す。電圧信号５０６は、スイッチ制御論理１３８によってスイッチ１３２に供給される制御電圧を表す。電圧信号５０６が「ハイ」である場合、スイッチ１３２は閉鎖され、電圧信号５０６が「ロー」である場合、スイッチ１３２は開放される。図５に示すように、スイッチ閉鎖区間５２０は、時間５２２でスイッチ開放区間５０８に移行する。スイッチ閉鎖区間５２０の間、電圧信号５１０は、電圧信号５１６と実質的に同一とすることができる。電圧信号５１８は、ビット線１１０での電圧を表す。
【００２８】
時間５２４では、制御論理１３６は、第２のトランジスタ１０６を閉鎖させることができ、（電圧信号５１８内で反映されるように）電源電圧１０８がビット線１１０を帯電し、読出し又は書込み動作の実施を可能にする。ゲート端子１２０での電圧は、ビット線１１０で電圧と結合することができ、ビット線１１０での電圧（電圧信号５１８）を変更する際、ゲート端子１２０での電圧（電圧信号５１０）を変更する。具体的には、ビット線１１０の帯電を「増大」する際、ゲート端子１２０での電圧（電圧信号５１０）は、区間５１２の間「昇圧」して結合させることができる。
【００２９】
読出し又は書込み動作は、おおよそ時間５２６で行うことができる。ゲート端子１２０での電圧（電圧信号５１０で表す）が、ビット線１１０での電圧（電圧信号５１８で表す）がその所望の値にあることを保証するように所望のレベルに達するべきであるのは、この時間である。読出し又は書込み動作が行われると、ビット線１１０を放電させることができる。ビット線１１０が放電するにつれて、ゲート端子１２０での電圧（電圧信号５１０）は、区間５１４の間「降圧して」結合させることができる。ビット線１１０での電圧は、同じ「放電」電圧で開始し、同じ「放電」電圧に戻るため、ビット線１１０の帯電の間、ゲート端子１２０で生じるあらゆる「昇圧」結合は、ビット線１１０の放電の間「降圧して」結合させることによって、実質的に同様に逆転させることができる。したがって、降圧結合区間５１４の後、ゲート端子１２０での電圧は、電圧がビット線１１０を帯電し、放電する前とほぼ同じであり得る。
【００３０】
これとは対照的に、従来のデバイスは、アクセス線１１０とゲート端子１２０との間の結合をできるだけ迅速に除去するために調整器を必要とし、アクセス線１１０における電圧の変動を回避するものであり、このことは、読出し又は書込み動作を実施する能力に影響を与え、異なるメモリ・セル間でのアクセス線電圧の不一致を増加させるおそれがある。従来のデバイスでは、結合の除去に時間が長くかかるほど、異なるメモリ・セルのアクセス線の間の変動は大きくなり、メモリ・セルが読出し又は書込むことができる精度は小さくなる。
【００３１】
いくつかの実施形態では、本明細書で開示するバス回路の複数の実施形態をアレイ状に配置することができる。例えば、図６は、様々な実施形態による、図１のバス回路１００の複数の実施形態のアレイ６００の概略図である。各バス回路１００は、アクセス線１１０（ビット線又はワード線）を介して異なるメモリ・セル（図示せず）に結合させることができる。図示のように、バス回路１００のスイッチ１３２はそれぞれ、配線６０２を介して電圧調整器１３４に結合させることができる。配線６０２は、アレイ６００にわたって分散する抵抗器（抵抗器６０４等）によって表示されるように、電気信号の流れに抵抗を与えることができる。
【００３２】
いくつかの実施形態では、アレイ６００は、集積回路の基板にわたり分散する２次元アレイとすることができ、基板上に分散するメモリ・セルの２次元アレイに対応することができる。アレイ６００内のバス回路１００の群（本明細書では「区画」と呼ぶことができる）は、同時に「作動」、「アイドル状態」にし、関連するメモリ・セルに読出し又は書込むことができる。例えば、いくつかの実施形態では、アレイ６００は、複数の列（列６０６及び６０８等）を含むことができ、所与の列内の全てのバス回路１００は、それらのスイッチ１３２を実質的に同期した状態で開閉させることができる。例えば、列６０６内のバス回路１００のスイッチ１３２のそれぞれは、列６０６内のバス回路１００の他のスイッチ１３２と実質的に同時に開放させることができ、列６０６内のバス回路１００の他のスイッチ１３２と実質的に同時に閉鎖することができる。１２８個のメモリ・セルが列６０６内にある場合、全ての１２８個のメモリ・セルは、実質的に同時に書込み又は読み出すことができる。スイッチ制御論理１３８は、バス回路１００の特定の群のスイッチ１３２の開閉の同期化を強制するように構成することができる。
【００３３】
いくつかの実施形態では、アレイ６００内のバス回路１００の２つの異なる群は、同時に作動可能ではなくてもよい。例えば、いくつかの実施形態では、一度にただ１列のメモリ・セルを読み出すことができる。したがって、例えば、列６０６内のバス回路１００のスイッチ１３２が開放されて、対応するメモリ・セルの読出しを促進する場合、列６０８内のバス回路１００のスイッチ１３２を閉鎖することができる。スイッチ制御論理１３８は、どのバス回路１００の群が特定の時間でスイッチ１３２を開放又は閉鎖できるかを管理するあらゆる所望の規則を強制するように構成することができる。
【００３４】
いくつかの実施形態では、メモリ・セルの２次元アレイ（及び対応するバス回路１００の２次元アレイ）は、アレイの周辺に物理的に位置する様々な構成要素を含むことができる。いくつかの実施形態では、アレイの一方の側は、これらの構成要素の物理的な位置付けに指定することができる（したがって、全ての電圧調整器は、例えばアレイのこの側で周辺に位置させる必要があり得る）。例えば、いくつかの実施形態では、電圧調整器１３４は、メモリ・セルの２次元アレイの周辺に位置させることができる。いくつかの実施形態では、制御論理１３６は、メモリ・セルの２次元アレイの周辺に位置させることができる。いくつかの実施形態では、スイッチ制御論理１３８は、メモリ・セルの２次元アレイの周辺に位置させることができる。いくつかの実施形態では、電圧調整器１３４、制御論理１３６及びスイッチ制御論理１３８は、メモリ・セルの２次元アレイの周辺に位置させることができる（例えば、全てがメモリ・セルの２次元アレイの共通の側にある）。いくつかの実施形態では、バス回路１００のスイッチ１３２及びコンデンサ１２４は、２次元アレイにわたって分散させることができ、周辺には位置しない。上記のように、本明細書で開示する実施形態の様々な実施形態が、従来の手法よりも小さなフットプリントで電圧調整器（例えば電圧調整器１３４）の使用を可能にし得る。より小さなフットプリントで電圧調整器を使用することで、周辺構成要素専用のチップの空間量を低減可能にし、より多くのメモリ・セルをチップ内に含めることを可能にし得る。
【００３５】
図７は、様々な実施形態による、図２のバス回路１００の複数の実施形態のアレイ７００の概略図である。各バス回路１００は、アクセス線１１０（ビット線又はワード線）を介して異なるメモリ・セル（図示せず）に結合させることができる。図示のように、バス回路１００のスイッチ１３２はそれぞれ、配線７０２を介して電圧調整器１３４に結合させることができる。配線７０２は、アレイ７００にわたって分散する抵抗器（抵抗器７０４等）によって表示するように、電気信号の流れに抵抗を与えることができる。図６のアレイ６００を参照して上記で詳細に説明したように、アレイ７００のバス回路１００のスイッチ１３２を管理するスイッチ制御論理１３８は、（例えば群内の）特定の異なるスイッチ１３２の開閉を同期させる、及び／又は（例えば群内の）特定の異なるスイッチ１３２の開閉を制御するように構成することができ、あるスイッチ１３２が、別のスイッチ１３２を開放しているときに閉鎖するようにする。また、図６のアレイ６００を参照して上記で説明した実施形態のいずれかに従って、アレイ７００は、２次元アレイとして集積回路内に敷設することができ、電圧調整器１３４、制御論理１３６及び／又はスイッチ制御論理１３８は、２次元アレイの周辺に位置することができる。
【００３６】
図８は、様々な実施形態による、図３及び図４のバス回路１００の動作特性を示すプロット８００である。具体的には、プロット８００は、アクセス線１１０がビット線である場合の、（時間軸８０２に沿った）時間を関数とする、バス回路１００内の（電圧軸８０４に沿った）様々な電圧信号を表す。電圧信号８１０は、第１のトランジスタ１０４のゲート端子１２０における電圧を表し、電圧信号８１６は、電圧調整器１３４からの調整電圧出力を表す。電圧信号８０６は、スイッチ制御論理１３８によってスイッチ１３２に供給される制御電圧を表す。電圧信号８０６が「ハイ」である場合、スイッチ１３２は閉鎖され、電圧信号８０６が「ロー」である場合、スイッチ１３２は開放されている。図８に示すように、スイッチ閉鎖区間８２０は、時間８２２でスイッチ開放区間８０８に移行する。スイッチ閉鎖区間８２０の間、電圧信号８１０は、電圧信号８１６と実質的に同一とすることができる。電圧信号８１８は、ビット線１１０での電圧を表す。
【００３７】
時間８２４では、制御論理１３６は、第２のトランジスタ１０６を閉鎖させることができ、（電圧信号８１８内で反映されるように）電源電圧１０８がビット線１１０を負に帯電し、読出し又は書込み動作の実施を可能にする。ゲート端子１２０における電圧は、ビット線１１０における電圧と結合することができ、ビット線１１０での電圧（電圧信号８１８）が変化するにつれて、ゲート端子１２０での電圧（電圧信号８１０で表す）を変化させる。具体的には、ビット線１１０の帯電が「減少」する際、ゲート端子１２０での電圧（電圧信号８１０）は、区間８１２の間「降圧して」結合させることができる。
【００３８】
読出し又は書込み動作は、おおよそ時間８２６で行うことができる。ゲート端子１２０での電圧（電圧信号８１０で表す）が、ビット線１１０での電圧（電圧信号８１８で表す）がその所望の値にあることを保証するように所望のレベルに達するべきであるのは、この時間である。読出し又は書込み動作が行われると、ビット線１１０を放電可能にすることができる。ビット線１１０が放電するにつれて、ゲート端子１２０での電圧（電圧信号８１０）は、区間８１４の間、「昇圧して」結合させることができる。ビット線１１０での電圧は、同じ「放電」電圧で開始し、同じ「放電」電圧に戻るため、ビット線１１０の帯電の間にゲート端子１２０で生じるあらゆる「降圧」結合は、ビット線１１０の放電の間「昇圧して」結合させることによって、実質的に同様に逆転させることができる。したがって、降圧結合区間８１４の後、ゲート端子１２０での電圧は、電圧がビット線１１０を帯電し、放電する前とほとんど同じであり得る。
【００３９】
上記したように、いくつかの実施形態では、本明細書で開示するバス回路の複数の実施形態をアレイ状に配置することができる。図９は、様々な実施形態による、図３のバス回路１００の複数の実施形態のアレイ９００の概略図である。各バス回路１００は、アクセス線１１０（ビット線又はワード線）を介して異なるメモリ・セル（図示せず）に結合させることができる。図示のように、バス回路１００のスイッチ１３２はそれぞれ、配線９０２を介して電圧調整器１３４に結合させることができる。配線９０２は、アレイ９００にわたって分散する抵抗器（抵抗器９０４等）によって表示するように、電気信号の流れに抵抗を与えることができる。図６のアレイ６００を参照して上記で詳細に説明したように、アレイ９００のバス回路１００のスイッチ１３２を管理するスイッチ制御論理１３８は、（例えば群内の）特定の異なるスイッチ１３２の開閉を同期させる、及び／又は（例えば群内の）特定の異なるスイッチ１３２の開閉を制御するように構成することができ、あるスイッチ１３２が、別のスイッチ１３２を開放しているときに閉鎖するようにする。また、図６のアレイ６００を参照して上記で説明した実施形態のいずれかに従って、アレイ９００は、２次元アレイとして集積回路内に敷設することができ、電圧調整器１３４、制御論理１３６及び／又はスイッチ制御論理１３８は、２次元アレイの周辺に位置することができる。
【００４０】
図１０は、様々な実施形態による、図４のバス回路１００のアレイ１０００の概略図である。各バス回路１００は、アクセス線１１０（ビット線又はワード線）を介して異なるメモリ・セル（図示せず）に結合させることができる。図示のように、バス回路１００のスイッチ１３２はそれぞれ、配線１００２を介して電圧調整器１３４に結合させることができる。配線１００２は、アレイ１０００にわたって分散する抵抗器（抵抗器１００４等）によって表示するように、電気信号の流れに抵抗を与えることができる。図６のアレイ６００を参照して上記で詳細に説明したように、アレイ１０００のバス回路１００のスイッチ１３２を管理するスイッチ制御論理１３８は、（例えば群内の）特定の異なるスイッチ１３２の開閉を同期する、及び／又は（例えば群内の）特定の異なるスイッチ１３２の開閉を制御するように構成することができ、あるスイッチ１３２が、別のスイッチ１３２を開放しているときに閉鎖するようにする。また、図６のアレイ６００を参照して上記で説明した実施形態のいずれかに従って、アレイ１０００は、２次元アレイとして集積回路内に敷設することができ、電圧調整器１３４、制御論理１３６及び／又はスイッチ制御論理１３８は、２次元アレイの周辺に位置することができる。
【００４１】
上記で説明したバス回路の実施形態は、主に、単一の電圧調整器（例えば電圧調整器１３４）がバス全体で単一の調整電圧値をもたらす構成に焦点を当てている。しかし、あらゆるこれらの実施形態を修正して、複数の調整電圧の供給を可能にすることができ、こうした複数の調整電圧をバスに選択的に供給し、メモリ・セルの１つ又は複数のアクセス線（ビット線及び／又はワード線）に供給する電圧を変更することができる。図１１は、様々な実施形態による、複数の調整電圧を含むバス回路１１００の概略図である。具体的には、バス回路１１００は、図１のバス回路１００の複数の具体化形態を含み、それぞれのバス回路１００は、異なる調整電圧を供給する異なる電圧調整器に結合している。図１１では、バス回路１１１２は、電圧調整器１１０２に結合し、バス回路１１１４は、電圧調整器１１０４に結合し、バス回路１１１６は、電圧調整器１１０６に結合し、バス回路１１１８は、電圧調整器１１０８に結合している。電圧調整器１１０２〜１１０８のそれぞれは、異なる調整電圧を供給することができる。（例えば制御論理１３６を介して）特定のソース・フォロア構成１０２を選択的に動作可能にすることによって、多重化機能を実施することができる。
【００４２】
この構成は、複数の調整電圧を動作可能にし、異なる電源電圧を単一のソース・フォロアのゲート端子上で多重化する従来の手法とは対照的である。バス回路１００の複数の具体化形態をバス回路１１００内で使用すると面積の犠牲を招き得るが、この手法は、電圧調整器１１０２〜１１０８を必要とせずに、いくつかの異なる電圧のいずれかを維持するのに必要であり得る単一のソース・フォロアのゲート端子を作動調整する。したがって、電力及び／又は面積の節約を最終的に実現することができる。図１１のバス回路１１００は、図１のバス回路１００の複数の具体化形態を含むが、バス回路１１００は、本明細書で開示するバス回路１００のいずれか（例えば図１〜図４のバス回路１００）の具体化形態を含むことができる。更に、図１１のバス回路１１００は４つの異なる電圧調整器を含むが、あらゆる所望の数の電圧調整器をバス回路１１００内に含めることができる。
【００４３】
図１２は、様々な実施形態による、メモリ・デバイスを動作させる方法１２００の流れ図である。方法１２００は、有利には、本明細書で開示するバス回路１００の実施形態のいずれかと共に使用し得るが、あらゆる適切なバス回路及びメモリ・デバイス構成を方法１２００の実施の際に使用することができる。
【００４４】
１２０２では、調整電圧をバス回路に供給することができる。バス回路は、第１のトランジスタ及び第２のトランジスタを有するソース・フォロア構成を含むことができ、ソース・フォロア構成は、電源電圧とメモリ・セルのアクセス線（ビット線又はワード線）との間に結合させることができる。ソース・フォロア構成の第１のトランジスタ及び第２のトランジスタはそれぞれ、ゲート端子を有することができ、調整電圧は、第１のトランジスタのゲート端子に供給することができる。
【００４５】
１２０４では、電圧を第２のトランジスタのゲート端子に供給し、電源電圧からアクセス線を選択的に帯電させることができる。
【００４６】
１２０６では、第１のトランジスタのゲート端子における電圧は、アクセス線を選択的に帯電する際、昇圧可能にすることができる。いくつかの実施形態では、１２０６で第１のトランジスタのゲート端子での電圧を昇圧可能にすることは、作動調整を伴わずに第１のトランジスタのゲート端子での電圧を変更可能にすることを含み得る。いくつかの実施形態では、第１のトランジスタのゲート端子での電圧を変更可能にすることは、アクセス線での電圧を第１のトランジスタのゲート端子と結合可能にすることを含み得る。
【００４７】
いくつかの実施形態では、１２０６でアクセス線を選択的に帯電する際、第１のトランジスタのゲート端子での電圧を変更可能にした後、方法１２００は、第１のトランジスタのゲート端子での電圧を調整電圧に復帰可能にすることも含み得る（図１２には示さない）。例えば、第１のトランジスタのゲート端子での電圧を調整電圧に復帰可能にすることは、アクセス線を放電する間、第１のトランジスタのゲート端子での電圧を調整電圧に復帰可能にすることを含み得る。
【００４８】
本開示の実施形態は、バス回路から利益を得ることができるあらゆるメモリ・デバイス及び本明細書に開示する関連技法を使用してシステム内に実装することができる。図１３は、いくつかの実装形態によるコンピューティング・デバイス１３００を概略的に示し、コンピューティング・デバイス１３００は、メモリ・デバイスを含むことができ、メモリ・デバイスは、本明細書で開示する実施形態（例えば、バス回路１００のいずれか、バス回路１００のいずれかを含むアレイ、又はバス回路１００のいずれかを含む他の構成）の１つ又は複数に従って形成し、動作するバス回路を有する。
【００４９】
コンピューティング・デバイス１３００は、例えば、モバイル通信デバイス又はデスクトップ又はラックベース・コンピューティング・デバイスとすることができる。コンピューティング・デバイス１３００は、マザーボード１３０２等のボードを収容することができる。マザーボード１３０２は、（限定はしないが）プロセッサ１３０４及び少なくとも１つの通信チップ１３０６を含むいくつかの構成要素を含み得る。コンピューティング・デバイス１３００を参照しながら本明細書で説明する構成要素のいずれかは、メモリ・デバイスを含むことができ、メモリ・デバイスは、本明細書で開示する実施形態のいずれかに従って形成又は動作するバス回路を有する。プロセッサ１３０４は、マザーボード１３０２に物理的、電気的に結合させることができる。用語「プロセッサ」は、あらゆるデバイス又はデバイスの一部分を指すことができ、これらは、レジスタ及び／又はメモリからの電気データを処理し、その電気データを、レジスタ及び／又はメモリ内に記憶し得る他の電気データに変換するものである。いくつかの実装形態では、少なくとも１つの通信チップ１３０６は、マザーボード１３０２に物理的、電気的に結合させることもできる。更なる実装形態では、通信チップ１３０６は、プロセッサ１３０４の一部分とすることができる。
【００５０】
コンピューティング・デバイス１３００は、記憶デバイス１３０８を含むことができる。記憶デバイス１３０８は、本明細書で開示する実施形態のいずれかに従って形成又は動作するバス回路を有するあらゆる１つ又は複数のメモリ・デバイスを含み得る。いくつかの実施形態では、記憶デバイス１３０８は、１つ又は複数の半導体ドライブを含み得る。記憶デバイス１３０８内に含み得る記憶デバイスの例は、揮発性メモリ（例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））、不揮発性メモリ（例えば読取り専用メモリ、ＲＯＭ）、フラッシュ・メモリ、及び大容量記憶デバイス（ハード・ディスク・ドライブ、コンパクト・ディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）を含む。
【００５１】
その用途に応じて、コンピューティング・デバイス１３００は、マザーボード１３０２に物理的、電気的に結合していても、結合していなくてもよい他の構成要素を含み得る。これらの他の構成要素には、限定はしないが、グラフィックス・プロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、表示装置、タッチスクリーン表示装置、タッチスクリーン制御装置、電池、オーディオ・コーデック、ビデオ・コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガー・カウンタ、加速度計、ジャイロスコープ、スピーカ及びカメラを含むことができる。これらの他の構成要素のいずれかは、本明細書で開示する実施形態のいずれかに従って形成又は動作するバス回路を有するあらゆる１つ又は複数のメモリ・デバイスを含み得る。
【００５２】
通信チップ１３０６及びアンテナは、コンピューティング・デバイス１３００へのデータ転送及びコンピューティング・デバイス１３００からのデータ転送のためのワイヤレス通信を可能にし得る。用語「ワイヤレス」及びその派生物は、非固体媒体を通して変調された電磁放射線の使用によりデータを通信し得る回路、デバイス、システム、方法、技法、通信チャネル等を説明するために使用し得る。この用語は、いくつかの実施形態ではワイヤを含まない可能性があるが、関連するデバイスがワイヤを一切含まないことを暗示するものではない。通信チップ１３０６は、限定はしないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＩＥＥＥ８０２．１６規格（例えばＩＥＥＥ８０２．１６−２００５改正）、あらゆる改正、更新及び／又は改訂を伴うロング・ターム・エボリューション（ＬＴＥ）プロジェクト（例えば高度ＬＴＥプロジェクト、ウルトラ・モバイル・ブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも呼ばれる）等）を含む電気電子技術者協会（ＩＥＥＥ）規格を含むいくつかのワイヤレス規格又はプロトコルのいずれかを実装することができる。ブロードバンド・ワイド・エリア（ＢＷＡ）ネットワークに適合性のあるＩＥＥＥ８０２．１６は、一般に、ＷｉＭＡＸネットワークと呼ばれ、頭文字は、ＩＥＥＥ８０２．１６基準の適合性及び相互運用性試験に合格した製品の証明マークであるＷｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓを表す。通信チップ１３０６は、Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケット・アクセス（ＨＳＰＡ）、次世代型ＨＳＰＡ（Ｅ−ＨＳＰＡ）又はＬＴＥネットワークに従って動作させることができる。通信チップ１３０６は、Ｅｎｈａｎｃｅｄ  Ｄａｔａ  ｆｏｒ  ＧＳＭ（登録商標）  Ｅｖｏｌｕｔｉｏｎ（ＥＤＧＥ）、ＧＳＭ（登録商標）  ＥＤＧＥ無線アクセス・ネットワーク（ＧＥＲＡＮ）、汎用地上波無線アクセス・ネットワーク（ＵＴＲＡＮ）又は次世代型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作させることができる。通信チップ１３０６は、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、Ｄｉｇｉｔａｌ  Ｅｎｈａｎｃｅｄ  Ｃｏｒｄｌｅｓｓ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＤＥＣＴ）、Ｅｖｏｌｕｔｉｏｎ−Ｄａｔａ  Ｏｐｔｉｍｉｚｅｄ（ＥＶ−ＤＯ）、これらの派生物、並びに３Ｇ、４Ｇ、５Ｇ及びそれ以上として指定された任意の他のワイヤレス・プロトコルに従って動作させることができる。通信チップ１３０６は、他の実施形態では他のワイヤレス・プロトコルに従って動作させることができる。
【００５３】
コンピューティング・デバイス１３００は、複数の通信チップ１３０６を含むことができる。例えば、第１の通信チップ１３０６は、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）等のより短い範囲のワイヤレス通信に専用のものとすることができ、第２の通信チップ１３０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯ等のより長い範囲のワイヤレス通信に専用のものとすることができる。いくつかの実施形態では、通信チップ１３０６は、有線通信を支持することができる。例えば、コンピューティング・デバイス１３００は、１つ又は複数の有線サーバを含み得る。
【００５４】
様々な実装形態では、コンピューティング・デバイス１３００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラ・モバイルＰＣ、携帯電話、デスクトップ・コンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップ・ボックス、エンターテインメント制御ユニット、デジタル・カメラ、可搬式音楽プレーヤ又はデジタル・ビデオ・レコーダとすることができる。更なる実装形態では、コンピューティング・デバイス１３００は、データを処理するあらゆる他の電子デバイスとすることができる。いくつかの実施形態では、本明細書で開示するバス回路は、高性能コンピューティング・デバイス内に実装することができる。
【００５５】
以下の段落は、本明細書で開示する実施形態の例を提供する。
【００５６】
例１は、バス回路であり、バス回路は、電源電圧とメモリ・セルのアクセス線との間に結合している第１のトランジスタ及び第２のトランジスタを含むソース・フォロア構成；第１のトランジスタのゲート端子に結合している第１の端子及び基準電圧に結合している第２の端子を有するコンデンサ；並びにコンデンサの第１の端子と電圧調整器との間に結合しているスイッチを含み、第１のトランジスタ及び第２のトランジスタはそれぞれ、ゲート端子を有し、アクセス線は、ビット線又はワード線である。
【００５７】
例２は、例１の主題を含むことができ、第１のトランジスタがＮＭＯＳトランジスタであることを更に規定することができる。
【００５８】
例３は、例２の主題を含むことができ、第２のトランジスタが第１のトランジスタと電源電圧との間に結合されていることを更に規定することができる。
【００５９】
例４は、例２の主題を含むことができ、第２のトランジスタが第１のトランジスタとアクセス線との間に結合されていることを更に規定することができる。
【００６０】
例５は、例１の主題を含むことができ、第１のトランジスタがＰＭＯＳトランジスタであることを更に規定することができる。
【００６１】
例６は、例５の主題を含むことができ、第２のトランジスタが第１のトランジスタと電源電圧との間に結合されていることを更に規定することができる。
【００６２】
例７は、例５の主題を含むことができ、第２のトランジスタが第１のトランジスタとアクセス線との間に結合されていることを更に規定することができる。
【００６３】
例８は、例１〜７のいずれかの主題を含むことができ、ソース・フォロア構成のための制御論理を更に含むことができ、制御論理は、第２のトランジスタのゲート端子に結合され、電源電圧からアクセス線を選択的に帯電させる。
【００６４】
例９は、例１〜８のいずれかの主題を含むことができ、スイッチ制御論理を更に含むことができ、スイッチ制御論理は、スイッチの選択的な開閉を生じさせるためにスイッチに結合されている。
【００６５】
例１０は、例９の主題を含むことができ、スイッチ制御論理が、読出し又は書込み動作をメモリ・セルに対し実施しない場合にスイッチを閉鎖し、メモリ・セルに対する読出し又は書込み動作の間にスイッチを開放するためのものであることを更に規定することができる。
【００６６】
例１１は、例１〜１０のいずれかの主題を含むことができ、ソース・フォロア構成が第１のソース・フォロア構成であり、コンデンサが第１のコンデンサであり、スイッチが第１のスイッチであり、電圧調整器が第１の電圧調整器であることを更に規定することができ、電源電圧とメモリ・セルのアクセス線との間に結合している第１のトランジスタ及び第２のトランジスタを含む第２のソース・フォロア構成を更に含むことができ、第２のソース・フォロア構成の第１のトランジスタ及び第２のトランジスタはそれぞれ、ゲート端子；第２のソース・フォロア構成の第１のトランジスタのゲート端子に結合している第１の端子、及び基準電圧に結合している第２の端子を有する第２のコンデンサ；並びに第２のコンデンサの第１の端子と第２の電圧調整器との間に結合している第２のスイッチを有し、第１の電圧調整器及び第２の電圧調整器は、異なる調整電圧を供給するものである。
【００６７】
例１２は、アクセス線を有するメモリ・セル；及びメモリ・セルに結合しているバス回路を含むメモリ・デバイスであり、アクセス線は、ビット線又はワード線である。バス回路は、電源電圧とメモリ・セルのアクセス線との間に結合している第１のトランジスタ及び第２のトランジスタを含むソース・フォロア構成；第１のトランジスタのゲート端子に結合している第１の端子及び基準電圧に結合している第２の端子を有するコンデンサ；並びにコンデンサの第１の端子と電圧調整器との間に結合しているスイッチを含み、第１のトランジスタ及び第２のトランジスタはそれぞれ、ゲート端子を有する。
【００６８】
例１３は、例１２の主題を含むことができ、読出し又は書込み動作をメモリ・セルに対し実施しない場合にスイッチを閉鎖し、メモリ・セルに対する読出し又は書込み動作の間にスイッチを開放するために、スイッチに結合しているスイッチ制御論理を更に含むことができる。
【００６９】
例１４は、例１２又は１３の主題を含むことができ、メモリ・セルが第１のメモリ・セルであることを更に規定することができ、アクセス線を有する第２のメモリ・セルを更に含むことができ、アクセス線はビット線又はワード線であり、ソース・フォロア構成は第１のソース・フォロア構成であり、コンデンサは第１のコンデンサであり、スイッチは第１のスイッチであり、電圧調整器は第１の電圧調整器であり、バス回路は、電源電圧とメモリ・セルのアクセス線との間に結合している第１のトランジスタ及び第２のトランジスタを含む第２のソース・フォロア構成を更に含むことができ、第２のソース・フォロア構成の第１のトランジスタ及び第２のトランジスタはそれぞれ、ゲート端子；第２のソース・フォロア構成の第１のトランジスタのゲート端子に結合している第１の端子、及び基準電圧に結合している第２の端子を有する第２のコンデンサ；並びに第２のコンデンサの第１の端子と電圧調整器との間に結合している第２のスイッチを含むことができる。
【００７０】
例１５は、例１４の主題を含むことができ、第１のスイッチ及び第２のスイッチの開閉を同期させるために、スイッチ制御論理を更に含むことができる。
【００７１】
例１６は、例１４又は１５の主題を含むことができ、第１のスイッチが、第２のスイッチを開放しているときに開放しないように第１のスイッチ及び第２のスイッチの開閉を制御するために、スイッチ制御論理を更に含むことができる。
【００７２】
例１７は、例１４〜１６のうちいずれかの主題を含むことができ、第１のメモリ・セル及び第２のメモリ・セルは、メモリ・セルの２次元アレイ内に含まれ、電圧調整器は、メモリ・セルの２次元アレイの周辺に位置する。
【００７３】
例１８は、例１４〜１７のうちいずれかの主題を含むことができ、アクセス線がビット線であることを更に規定することができる。
【００７４】
例１９は、例１４〜１８のうちいずれかの主題を含むことができ、基準電圧が接地であることを更に規定することができる。
【００７５】
例２０は、メモリ・デバイスを動作させる方法であり、方法は、調整電圧をバス回路に供給することを含み、バス回路は、ソース・フォロア構成を含み、ソース・フォロア構成は、第１のトランジスタ及び第２のトランジスタを含み、ソース・フォロア構成は、電源電圧とメモリ・セルのアクセス線との間に結合し、メモリ・セルのアクセス線は、ビット線又はワード線であり、第１のトランジスタ及び第２のトランジスタはそれぞれ、ゲート端子を有し、調整電圧は、第１のトランジスタのゲート端子に供給される。方法は、電源電圧からアクセス線を選択的に帯電させるために、第２のトランジスタのゲート端子に電圧を供給すること、及びアクセス線を選択的に帯電させる際、第１のトランジスタのゲート端子での電圧を変更可能にすることを更に含む。
【００７６】
例２１は、例２０の主題を含むことができ、第１のトランジスタのゲート端子での電圧を変更可能にすることは、作動調整を伴わずに第１のトランジスタのゲート端子での電圧を変更可能にすることを含むことを更に規定できる。
【００７７】
例２２は、例２０又は２１の主題を含むことができ、第１のトランジスタのゲート端子での電圧を変更可能にすることは、アクセス線での電圧を第１のトランジスタのゲート端子と結合可能にすることを含むことを更に規定できる。
【００７８】
例２３は、例２０〜２２のうちいずれかの主題を含むことができ、アクセス線を選択的に帯電する際、第１のトランジスタのゲート端子での電圧を変更可能にした後、第１のトランジスタのゲート端子での電圧を調整電圧に復帰可能にすることを更に含むことができる。
【００７９】
例２４は、例２３の主題を含むことができ、第１のトランジスタのゲート端子での電圧を調整電圧に復帰可能にすることは、アクセス線を放電する間、第１のトランジスタのゲート端子での電圧を調整電圧に復帰可能にすることを含むことを更に規定できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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