(57)【特許請求の範囲】
【請求項１】
データを書き込み、読み出し可能な第１及び第２記憶装置を備え、
前記第１記憶装置は、
第１デコード線と、第１ワード線と、第１ビット線と、第２デコード線と、第２ワード線と、第２ビット線と、
前記第１デコード線に信号を出力するための出力部を有する第１デコーダと、
前記第１デコード線に供給された第１デコード信号に基づいて、前記第１ワード線に信号を出力するための出力部を有する第１制御回路と、
前記第１ビット線に信号を出力するための出力部を有する第１アンプと、
前記第２デコード線に信号を出力する第２デコーダと、
前記第２デコード線に供給された信号に基づいて、前記第２ワード線に第２制御信号を出力する第２制御回路と、
前記第１ワード線に供給される第１制御信号に応じて、前記第１ビット線に供給される第１データ信号に基づいたデータを記憶し、一方、前記第２制御信号に応じて、記憶しているデータに基づいた第２データ信号を前記第２ビット線に出力する第１メモリセルと、
前記第２ビット線の信号をセンスし、このセンスした信号に基づいて第１出力データ信号を出力する第２アンプと、を備え、
前記第２記憶装置は、
第３デコード線と、第３ワード線と、第３ビット線と、第４デコード線と、第４ワード線と、第４ビット線と、
前記第３デコード線に供給された第３デコード信号に基づいて、前記第３ワード線に信号を出力するための出力部を有する第３制御回路と、
前記第４デコード線に信号を出力する第３デコーダと、
前記第４デコード線に供給された信号に基づいて、前記第４ワード線に第４制御信号を出力する第４制御回路と、
前記第３ワード線に供給される第３制御信号に応じて、前記第３ビット線に供給される第３データ信号に基づいたデータを記憶し、一方、前記第４制御信号に応じて、記憶しているデータに基づいた第４データ信号を前記第４ビット線に出力する第２メモリセルと、
前記第４ビット線の信号をセンスし、このセンスした信号に基づいて第２出力データ信号を出力する第３アンプと、を備え、
前記第１デコード線と前記第３デコード線とが電気的に接続され、
前記第１ビット線と前記第３ビット線とが電気的に接続されている
半導体記憶装置。
【請求項２】
前記第１ワード線は、第１ライトワード線であり、
前記第２ワード線は、第１リードワード線であり、
前記第３ワード線は、第２ライトワード線であり、
前記第４ワード線は、第２リードワード線であり、
前記第１ビット線は、第１ライトビット線であり、
前記第２ビット線は、第１リードビット線であり、
前記第３ビット線は、第２ライトビット線であり、
前記第４ビット線は、第２リードビット線であり、
前記第１アンプは、第１ライトアンプであり、
前記第２アンプは、第１リードセンスアンプであり、
前記第３アンプは、第２リードセンスアンプである
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１記憶装置は、
第１反転ビット線をさらに備え、
前記第１メモリセルは、前記第１制御信号に応じて、前記第１データ信号と、前記第１反転ビット線に供給され且つ前記第１データ信号の論理を反転した第１反転データ信号と、に基づいたデータを記憶することを特徴とする
請求項１または２に記載の半導体記憶装置。
【請求項４】
データを書き込み、読み出し可能な第１及び第２記憶装置を備え、
前記第１記憶装置は、
第１デコード線と、第１ワード線と、第１ビット線と、第２デコード線と、第２ワード線と、第２ビット線と、
前記第１デコード線に信号を出力するための出力部を有する第１デコーダと、
前記第１デコード線に供給された第１デコード信号に基づいて、前記第１ワード線に信号を出力するための出力部を有する第１制御回路と、
前記第１ビット線に信号を出力するための出力部を有する第１アンプと、
前記第２デコード線に信号を出力する第２デコーダと、
前記第２デコード線に供給された信号に基づいて、前記第２ワード線に第２制御信号を出力する第２制御回路と、
前記第１ワード線に供給される第１制御信号に応じて、前記第１ビット線に供給される第１データ信号に基づいたデータを記憶し、一方、前記第２制御信号に応じて、記憶しているデータに基づいた第２データ信号を前記第２ビット線に出力する第１メモリセルと、
前記第２ビット線の信号をセンスし、このセンスした信号に基づいて第１出力データ信号を出力する第２アンプと、を備え、
前記第２記憶装置は、
第３デコード線と、第３ワード線と、第３ビット線と、第４デコード線と、第４ワード線と、第４ビット線と、
前記第３デコード線に供給された第３デコード信号に基づいて、前記第３ワード線に信号を出力するための出力部を有する第３制御回路と、
前記第４デコード線に信号を出力する第３デコーダと、
前記第４デコード線に供給された信号に基づいて、前記第４ワード線に第４制御信号を出力する第４制御回路と、
前記第３ワード線に供給される第３制御信号に応じて、前記第３ビット線に供給される第３データ信号に基づいたデータを記憶し、一方、前記第４制御信号に応じて、記憶しているデータに基づいた第４データ信号を前記第４ビット線に出力する第２メモリセルと、
前記第４ビット線の信号をセンスし、このセンスした信号に基づいて第２出力データ信号を出力する第３アンプと、を備え、
前記第１ワード線と前記第３ワード線とが電気的に接続され、
前記第１制御回路の出力部と前記第３ワード線とが電気的に接続される
半導体記憶装置。
【請求項５】
前記第１ワード線は、第１ライトワード線であり、
前記第２ワード線は、第１リードワード線であり、
前記第３ワード線は、第２ライトワード線であり、
前記第４ワード線は、第２リードワード線であり、
前記第１ビット線は、第１ライトビット線であり、
前記第２ビット線は、第１リードビット線であり、
前記第３ビット線は、第２ライトビット線であり、
前記第４ビット線は、第２リードビット線であり、
前記第１アンプは、第１ライトアンプであり、
前記第２アンプは、第１リードセンスアンプであり、
前記第３アンプは、第２リードセンスアンプである
請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来技術には、トランジスタの構成を固定化した複数の基本セルを備えた半導体記憶装置がある。そして、この複数の基本セルに接続されるメタル層またはビア層等を修正することにより、基本セル部分を修正することなく半導体記憶装置の異なる動作要求又は回路要求に対して対応している。
【０００３】
入出力ポートを複数持つ半導体記憶装置において、上記従来技術を適用した場合、対応したい最大の入出力ポートを持つ半導体記憶装置を基本セルとして使用する。
【０００４】
しかしながら、一般的な半導体記憶装置において、入出力ポート数が増えることは、面積は増大するため、多数のポートを使用しない場合は不必要な回路を備えることになり、回路面積の縮小を図ることができない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２５６６３０
【特許文献２】特開２００６−１０８３９７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
回路面積の縮小を図ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に従った半導体記憶装置は、データを書き込み、読み出し可能な第１及び第２記憶装置を備える。
【０００８】
データを書き込み、読み出し可能な第１及び第２記憶装置を備え、
前記第１記憶装置は、第１デコード線と、第１ワード線と、第１ビット線と、第２デコード線と、第２ワード線と、第２ビット線と、前記第１デコード線に信号を出力するための出力部を有する第１デコーダと、前記第１デコード線に供給された第１デコード信号に基づいて、前記第１ワード線に信号を出力するための出力部を有する第１制御回路と、前記第１ビット線に信号を出力するための出力部を有する第１アンプと、前記第２デコード線に信号を出力する第２デコーダと、前記第２デコード線に供給された信号に基づいて、前記第２ワード線に第２制御信号を出力する第２制御回路と、前記第１ワード線に供給される第１制御信号に応じて、前記第１ビット線に供給される第１データ信号に基づいたデータを記憶し、一方、前記第２制御信号に応じて、記憶しているデータに基づいた第２データ信号を前記第２ビット線に出力する第１メモリセルと、前記第２ビット線の信号をセンスし、このセンスした信号に基づいて第１出力データ信号を出力する第２アンプと、を備える。
【０００９】
前記第２記憶装置は、第３デコード線と、第３ワード線と、第３ビット線と、第４デコード線と、第４ワード線と、第４ビット線と、前記第３デコード線に供給された第３デコード信号に基づいて、前記第３ワード線に信号を出力するための出力部を有する第３制御回路と、前記第４デコード線に信号を出力する第３デコーダと、前記第４デコード線に供給された信号に基づいて、前記第４ワード線に第４制御信号を出力する第４制御回路と、前記第３ワード線に供給される第３制御信号に応じて、前記第３ビット線に供給される第３データ信号に基づいたデータを記憶し、一方、前記第４制御信号に応じて、記憶しているデータに基づいた第４データ信号を前記第４ビット線に出力する第２メモリセルと、前記第４ビット線の信号をセンスし、このセンスした信号に基づいて第２出力データ信号を出力する第３アンプと、を備える。
【００１０】
前記第１デコード線と前記第３デコード線とが電気的に接続され、前記第１ビット線と前記第３ビット線とが電気的に接続され、前記第１アンプの出力部と前記第１ビット線とが電気的に接続されている。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施形態に係る半導体記憶装置１００の構成の一例を示す図である。
【図２】図２は、図１に示す第１メモリセルＣ１の構成の一例を示す回路図である。
【図３】図３は、図１に示す半導体記憶装置１００を３ポートメモリとして機能させる回路接続の一例（半導体記憶装置１００Ａ）を示す図である。
【図４】図４は、第１の実施形態に係る半導体記憶装置２００の構成の一例を示す図である。
【図５】図５は、図４に示す第１メモリセルＣ１の構成の一例を示す回路図である。
【図６】図６は、図４に示す半導体記憶装置１００を３ポートメモリとして機能させる回路接続の一例（半導体記憶装置２００Ａ）を示す図である。
【図７】図７は、図１に示す第１メモリセルＣ１の構成の例えば、他の例を示す回路図である。
【図８】図８Ａ、図８Ｂは、図１に示す半導体記憶装置を３ポートメモリとして機能させる回路接続の一例を示す図である。
【図９】図９は、第５の実施形態に係る半導体記憶装置５００の構成の一例を示す回路図である。
【図１０】図１０は、図９に示す半導体記憶装置５００のレイアウトの一例を示す図である。
【図１１】図１１は、図１０のＹ１−Ｙ１線に沿った断面の一例を示す断面図である。
【図１２】図１２は、図１０のＹ２−Ｙ２線に沿った断面の一例を示す断面図である。
【図１３】図１３は、第６の実施形態に係る半導体記憶装置６００の構成の一例を示す回路図である。
【図１４】図１４は、図１３に示す半導体記憶装置６００のレイアウトの一例を示す図である。
【図１５】図１５は、第７の実施形態に係る半導体記憶装置７００の構成の一例を示す回路図である。
【図１６】図１６は、図１５に示す半導体記憶装置７００のレイアウトの一例を示す図である。
【図１７】図１７は、第８の実施形態に係る半導体記憶装置８００の構成の一例を示す回路図である。
【図１８】図１８は、図１７に示す半導体記憶装置８００のレイアウトの一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、各実施形態について図面に基づいて説明する。
【第１の実施形態】
【００１３】
図１は、第１の実施形態に係る半導体記憶装置１００の構成の一例を示す図である。
【００１４】
図１に示すように、半導体記憶装置１００は、データを書き込み、読み出し可能な第１の記憶装置ＸＡ及び第２記憶装置ＸＢを備える。なお、図１に示す半導体記憶装置１００の回路接続では、２ポートメモリを２つ備えるメモリとして機能する。
【００１５】
第１記憶装置ＸＡは、例えば、図１に示すように、第１ライトデコード線ＬＷ０、ＬＷ１と、第１ライトワード線ＷＬＷ０、ＷＬＷ１と、第１ライトビット線ＢＬＷ０、ＢＬＷ１と、第１ライト反転ビット線／ＢＬＷ０、／ＢＬＷ１と、第１リードデコード線ＬＲ０、ＬＲ１と、第１リードワード線ＷＬＲ０、ＷＬＲ１と、第１リードビット線ＢＬＲ０、ＢＬＲ１と、第１リード反転ビット線／ＢＬＲ０、／ＢＬＲ１と、第1ライトクロック線ＣＬＷと第1リードクロック線ＣＬＲを備える。
【００１６】
さらに、この第１記憶装置ＸＡは、例えば、図１に示すように、第１ライトデコーダＷＤと、第１ライト制御回路ＷＣ０、ＷＣ１と、第１ライトアンプＷＰ０、ＷＰ１と、第１リードデコーダＲＤと、第１リード制御回路ＲＣ０、ＲＣ１と、第１メモリセルＣ１、Ｃ２、Ｃ３、Ｃ４と、第１リードセンスアンプＲＰ０、ＲＰ１と、を備える。
【００１７】
第１ライトデコーダＷＤは、入力端子ＷＡ０を介して入力された信号に基づいて、第１ライトデコード線ＬＷ０、ＬＷ１に信号を出力するための出力部を有する。
【００１８】
第１ライトデコード線ＬＷ０に供給された第１ライトデコード信号と、第1ライトクロック線ＣＬＷに供給される信号とに基づいて、第１ライトワード線ＷＬＷ０に信号を出力するための出力部を有する。
【００１９】
また、第１ライト制御回路ＷＣ１は、第１ライトデコード線ＬＷ１に供給された第１ライトデコード信号と、第1ライトクロック線ＣＬＷに供給される信号とに基づいて、第１ライトワード線ＷＬＷ１に信号を出力するための出力部を有する。
【００２０】
第１ライトアンプＷＰ０は、入力端子ＡＩ０を介して入力された信号に基づいて、第１ライトビット線ＢＬＷ０および第１ライト反転ビット線／ＢＬＷ０に信号を出力するための出力部を有する。
【００２１】
また、第１ライトアンプＷＰ１は、入力端子ＡＩ１を介して入力された信号に基づいて、第１ライトビット線ＢＬＷ１および第１ライト反転ビット線／ＢＬＷ１に信号を出力するための出力部を有する。
【００２２】
また、第１リードデコーダＲＤは、入力端子ＲＡ０を介して入力された信号に基づいて、第１リードデコード線ＬＲ０、ＬＲ１に信号を出力するための出力部を有する。
【００２３】
第１リード制御回路ＲＣ０は、第１リードデコード線ＬＲ０に供給された信号に基づいて、第１リードワード線ＷＬＲ０に第１リード制御信号を出力する。また、第１リード制御回路ＲＣ１は、第１リードデコード線ＬＲ１に供給された信号に基づいて、第１リードワード線ＷＬＲ１に第１リード制御信号を出力する。
【００２４】
第１メモリセルＣ１は、第１ライトワード線ＷＬＷ０、第１リードワード線ＷＬＲ０、第１リードビット線ＢＬＲ０、第１リード反転ビット線／ＢＬＲ０、第１ライトビット線ＢＬＷ０、及び、第１ライト反転ビット線／ＢＬＷ０が接続されている。
【００２５】
この第１メモリセルＣ１は、第１ライトワード線ＷＬＷ０に供給される第１ライト制御信号に応じて、第１ライトビット線ＢＬＷ０に供給される第１ライトデータ信号と、第１ライト反転ビット線／ＢＬＷ０に供給され且つこの第１ライトデータ信号の論理を反転した第１ライト反転データ信号と、に基づいたデータを記憶する。
一方、第１メモリセルＣ１は、第１リードワード線ＷＬＲ０に供給される第１リード制御信号に応じて、記憶しているデータに基づいた第１リードデータ信号を第１リードビット線ＢＬＲ０に出力するとともに、この第１リードデータ信号の論理を反転した第１リード反転データ信号を第１リード反転ビット線／ＢＬＲ０に出力する。
【００２６】
また、第１メモリセルＣ２は、第１ライトワード線ＷＬＷ１、第１リードワード線ＷＬＲ１、第１リードビット線ＢＬＲ０、第１リード反転ビット線／ＢＬＲ０、第１ライトビット線ＢＬＷ０、及び、第１ライト反転ビット線／ＢＬＷ０が接続されている。
【００２７】
この第１メモリセルＣ２は、第１ライトワード線ＷＬＷ１に供給される第１ライト制御信号に応じて、第１ライトビット線ＢＬＷ０に供給される第１ライトデータ信号と、第１ライト反転ビット線／ＢＬＷ０に供給され且つこの第１ライトデータ信号の論理を反転した第１ライト反転データ信号と、に基づいたデータを記憶する。
一方、第１メモリセルＣ２は、第１リードワード線ＷＬＲ１に供給される第１リード制御信号に応じて、記憶しているデータに基づいた第１リードデータ信号を第１リードビット線ＢＬＲ０に出力するとともに、この第１リードデータ信号の論理を反転した第１リード反転データ信号を第１リード反転ビット線／ＢＬＲ０に出力する。
【００２８】
また、第１メモリセルＣ３は、第１ライトワード線ＷＬＷ０、第１リードワード線ＷＬＲ０、第１リードビット線ＢＬＲ１、第１リード反転ビット線／ＢＬＲ１、第１ライトビット線ＢＬＷ１、及び、第１ライト反転ビット線／ＢＬＷ１が接続されている。
【００２９】
この第１メモリセルＣ３は、第１ライトワード線ＷＬＷ０に供給される第１ライト制御信号に応じて、第１ライトビット線ＢＬＷ１に供給される第１ライトデータ信号と、第１ライト反転ビット線／ＢＬＷ１に供給され且つこの第１ライトデータ信号の論理を反転した第１ライト反転データ信号と、に基づいたデータを記憶する。
一方、第１メモリセルＣ３は、第１リードワード線ＷＬＲ０に供給される第１リード制御信号に応じて、記憶しているデータに基づいた第１リードデータ信号を第１リードビット線ＢＬＲ１に出力するとともに、この第１リードデータ信号の論理を反転した第１リード反転データ信号を第１リード反転ビット線／ＢＬＲ１に出力する。
【００３０】
また、第１メモリセルＣ４は、第１ライトワード線ＷＬＷ１、第１リードワード線ＷＬＲ１、第１リードビット線ＢＬＲ１、第１リード反転ビット線／ＢＬＲ１、第１ライトビット線ＢＬＷ１、及び、第１ライト反転ビット線／ＢＬＷ１が接続されている。
【００３１】
この第１メモリセルＣ４は、第１ライトワード線ＷＬＷ１に供給される第１ライト制御信号に応じて、第１ライトビット線ＢＬＷ１に供給される第１ライトデータ信号と、第１ライト反転ビット線／ＢＬＷ１に供給され且つ第１ライトデータ信号の論理を反転した第１ライト反転データ信号と、に基づいたデータを記憶する。
一方、第１メモリセルＣ４は、第１リードワード線ＷＬＲ１に供給される第１リード制御信号に応じて、記憶しているデータに基づいた第１リードデータ信号を第１リードビット線ＢＬＲ１に出力するとともに、この第１リードデータ信号の論理を反転した第１リード反転データ信号を第１リード反転ビット線／ＢＬＲ１に出力する。
【００３２】
第１リードセンスアンプＲＰ０は、第１リードビット線ＢＬＲ０及び第１リード反転ビット線／ＢＬＲ０の信号をセンスし、このセンスした信号に基づいて第１出力データ信号を出力端子ＡＯ０に出力する。
【００３３】
また、第１リードセンスアンプＲＰ１は、第１リードビット線ＢＬＲ１及び第１リード反転ビット線／ＢＬＲ１の信号をセンスし、このセンスした信号に基づいて第１出力データ信号を出力端子ＡＯ１に出力する。
【００３４】
第２記憶装置ＸＢは、例えば、図１に示すように、第２ライトデコード線ＬＷ０ｂ、ＬＷ１ｂと、第２ライトワード線ＷＬＷ０ｂ、ＷＬＷ１ｂと、第２ライトビット線ＢＬＷ０ｂ、ＢＬＷ１ｂと、第２ライト反転ビット線／ＢＬＷ０ｂ、／ＢＬＷ１ｂと、第２リードデコード線ＬＲ０ｂ、ＬＲ１ｂと、第２リードワード線ＷＬＲ０ｂ、ＷＬＲ１ｂと、第２リードビット線ＢＬＲ０ｂ、ＢＬＲ１ｂと、第２リード反転ビット線／ＢＬＲ０ｂ、／ＢＬＲ１ｂと、第2ライトクロック線ＣＬＷｂと、第2リードクロック線ＣＬＲｂを備える。
【００３５】
さらに、第２記憶装置ＸＢは、例えば、図１に示すように、第２ライトデコーダＷＤｂと、第２ライト制御回路ＷＣ０ｂ、ＷＣ１ｂと、第２ライトアンプＷＰ０ｂ、ＷＰ１ｂと、第２リードデコーダＲＤｂと、第２リード制御回路ＲＣ０ｂ、ＲＣ１ｂと、第２メモリセルＣ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４ｂと、第２リードセンスアンプＲＰ０ｂ、ＲＰ１ｂと、を備える。
【００３６】
第２ライトデコーダＷＤｂは、入力端子ＷＢ０を介して入力された信号に基づいて、第２ライトデコード線ＬＷ０ｂ、ＬＷ１ｂに信号を出力するための出力部を有する。
【００３７】
第２ライト制御回路ＷＣ０ｂは、第２ライトデコード線ＬＷ０ｂに供給された第２ライトデコード信号に基づいて、第２ライトワード線ＷＬＷ０ｂに信号を出力するための出力部を有する。
【００３８】
また、第２ライト制御回路ＷＣ１ｂは、第２ライトデコード線ＬＷ１ｂに供給された第２ライトデコード信号に基づいて、第２ライトワード線ＷＬＷ１ｂに信号を出力するための出力部を有する。
【００３９】
第２ライトアンプＷＰ０ｂは、入力端子ＢＩ０を介して入力された信号に基づいて、第２ライトビット線ＢＬＷ０ｂおよび第２ライト反転ビット線／ＢＬＷ０ｂに信号を出力するための出力部を有する。また、第２ライトアンプＷＰ１ｂは、入力端子ＢＩ１を介して入力された信号に基づいて、第２ライトビット線ＢＬＷ１ｂおよび第２ライト反転ビット線／ＢＬＷ１ｂに信号を出力するための出力部を有する。
【００４０】
第２リードデコーダＲＤｂは、入力端子ＲＢ０を介して入力された信号に基づいて、第２リードデコード線ＬＲ０ｂ、ＬＲ１ｂに信号を出力するための出力部を有する。
【００４１】
第２リード制御回路ＲＣ０ｂは、第２リードデコード線ＬＲ０ｂおよびクロック線ＣＬＷｂに供給される信号に基づいて、第２リードワード線ＷＬＲ０ｂに第２リード制御信号を出力する。
【００４２】
また、第２リード制御回路ＲＣ１ｂは、第２リードデコード線ＬＲ１ｂおよびクロック線ＣＬＷｂに供給される信号に基づいて、第２リードワード線ＷＬＲ１ｂに第２リード制御信号を出力する。
【００４３】
また、第２メモリセルＣ１ｂは、第２ライトワード線ＷＬＷ０ｂ、第２リードワード線ＷＬＲ０ｂ、第２リードビット線ＢＬＲ０ｂ、第２リード反転ビット線／ＢＬＲ０ｂ、第２ライトビット線ＢＬＷ０ｂ、及び、第２ライト反転ビット線／ＢＬＷ０ｂが接続されている。
【００４４】
この第２メモリセルＣ１ｂは、第２ライトワード線ＷＬＷ０ｂに供給される第２ライト制御信号に応じて、第２ライトビット線ＢＬＷ０ｂに供給される第２ライトデータ信号と、第２ライト反転ビット線／ＢＬＷ０ｂに供給され且つこの第２ライトデータ信号の論理を反転した第２ライト反転データ信号と、に基づいたデータを記憶する。
【００４５】
一方、第２メモリセルＣ１ｂは、第２リードワード線ＷＬＲ０ｂに供給される第２リード制御信号に応じて、記憶しているデータに基づいた第２リードデータ信号を第２リードビット線ＢＬＲ０ｂに出力するとともに、この第２リードデータ信号の論理を反転した第２リード反転データ信号を第２リード反転ビット線／ＢＬＲ０ｂに出力する。
【００４６】
また、第２メモリセルＣ２ｂは、第２ライトワード線ＷＬＷ１ｂ、第２リードワード線ＷＬＲ１ｂ、第２リードビット線ＢＬＲ０ｂ、第２リード反転ビット線／ＢＬＲ０ｂ、第２ライトビット線ＢＬＷ０ｂ、及び、第２ライト反転ビット線／ＢＬＷ０ｂ、が接続されている。
【００４７】
この第２メモリセルＣ２ｂは、第２ライトワード線ＷＬＷ１ｂに供給される第２ライト制御信号に応じて、第２ライトビット線ＢＬＷ０ｂに供給される第２ライトデータ信号と、第２ライト反転ビット線／ＢＬＷ０ｂに供給され且つこの第２ライトデータ信号の論理を反転した第１ライト反転データ信号と、に基づいたデータを記憶する。
【００４８】
一方、第２メモリセルＣ２ｂは、第２リードワード線ＷＬＲ１ｂに供給される第２リード制御信号に応じて、記憶しているデータに基づいた第２リードデータ信号を第２リードビット線ＢＬＲ０ｂに出力するとともに、この第２リードデータ信号の論理を反転した第２リード反転データ信号を第２リード反転ビット線／ＢＬＲ１ｂに出力する。
【００４９】
また、第２メモリセルＣ３ｂは、第２ライトワード線ＷＬＷ０ｂ、第２リードワード線ＷＬＲ０ｂ、第２リードビット線ＢＬＲ１ｂ、第２リード反転ビット線／ＢＬＲ１ｂ、第２ライトビット線ＢＬＷ１ｂ、及び、第２ライト反転ビット線／ＢＬＷ１ｂが接続されている。
【００５０】
この第２メモリセルＣ３ｂは、第２ライトワード線ＷＬＷ０ｂに供給される第２ライト制御信号に応じて、第２ライトビット線ＢＬＷ１ｂに供給される第２ライトデータ信号と、第２ライト反転ビット線／ＢＬＷ１ｂに供給され且つ第２ライトデータ信号の論理を反転した第１ライト反転データ信号と、に基づいたデータを記憶する。
【００５１】
一方、第２メモリセルＣ３ｂは、第２リードワード線ＷＬＲ０ｂに供給される第２リード制御信号に応じて、記憶しているデータに基づいた第２リードデータ信号を第２リードビット線ＢＬＲ１ｂに出力するとともに、この第２リードデータ信号の論理を反転した第２リード反転データ信号を第２リード反転ビット線／ＢＬＲ０ｂに出力する。
【００５２】
また、第２メモリセルＣ４ｂは、第２ライトワード線ＷＬＷ１ｂ、第２リードワード線ＷＬＲ１ｂ、第２リードビット線ＢＬＲ１ｂ、第２リード反転ビット線／ＢＬＲ１ｂ、第２ライトビット線ＢＬＷ１ｂ、及び、第２ライト反転ビット線／ＢＬＷ１ｂが接続されている。
【００５３】
この第２メモリセルＣ４ｂは、第２ライトワード線ＷＬＷ１ｂに供給される第２ライト制御信号に応じて、第２ライトビット線ＢＬＷ１ｂに供給される第２ライトデータ信号と、第２ライト反転ビット線／ＢＬＷ１ｂに供給され且つ第２ライトデータ信号の論理を反転した第１ライト反転データ信号と、に基づいたデータを記憶する。
【００５４】
一方、第２メモリセルＣ４ｂは、第２リードワード線ＷＬＲ１ｂに供給される第２リード制御信号に応じて、記憶しているデータに基づいた第２リードデータ信号を第２リードビット線ＢＬＲ１ｂに出力するとともに、この第２リードデータ信号の論理を反転した第２リード反転データ信号を第２リード反転ビット線／ＢＬＲ１ｂに出力する。
【００５５】
第２リードセンスアンプＲＰ０ｂは、第２リードビット線ＢＬＲ０ｂ及び第２リード反転ビット線／ＢＬＲ０ｂの信号をセンスし、このセンスした信号に基づいて第２出力データ信号を出力端子ＢＯ０に出力する。
【００５６】
また、第２リードセンスアンプＲＰ１ｂは、第２リードビット線ＢＬＲ１ｂ及び第２リード反転ビット線／ＢＬＲ１ｂの信号をセンスし、このセンスした信号に基づいて第２出力データ信号を出力端子ＢＯ１に出力する。
【００５７】
ここで、図２は、図１に示す第１メモリセルＣ１の構成の一例を示す回路図である。なお、図２の例では、第１導電形のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第２導電形のＭＯＳトランジスタをｎＭＯＳトランジスタとして記載している。しかし、第１導電形のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第２導電形のＭＯＳトランジスタをｐＭＯＳトランジスタとしてもよい。
【００５８】
例えば、図２に示すように、第１メモリセルＣ１は、第１導電形の第１駆動ＭＯＳトランジスタＴ１と、第１導電形の第２駆動ＭＯＳトランジスタＴ２と、第２導電形の第３駆動ＭＯＳトランジスタＴ３と、第２導電形の第４駆動ＭＯＳトランジスタＴ４と、第２導電形の第１選択ＭＯＳトランジスタＭ１と、第２導電形の第２選択ＭＯＳトランジスタＭ２と、第２導電形の第３選択ＭＯＳトランジスタＭ３と、第２導電形の第４選択ＭＯＳトランジスタＭ４と、を備える。
【００５９】
第１駆動ＭＯＳトランジスタＴ１は、一端（ソース）が第１電位線（電源線）ＶＤＤに接続され、他端（ドレイン）が第１ノードＮ１に接続され、ゲートが第２ノードＮ２に接続されている。
【００６０】
第２駆動ＭＯＳトランジスタＴ２は、一端（ソース）が第１電位線ＶＤＤに接続され、他端（ドレイン）が第２ノードＮ２に接続され、ゲートが第1ノードＮ１に接続されている。
【００６１】
第３駆動ＭＯＳトランジスタＴ３は、一端（ソース）が第２電位線（接地線）ＶＳＳに接続され、他端（ドレイン）が第１ノードＮ１に接続され、ゲートが第２ノードＮ２に接続されている。
【００６２】
第４駆動ＭＯＳトランジスタＴ４は、一端（ソース）が第２電位線ＶＳＳに接続され、他端（ドレイン）が第２ノードＮ２に接続され、ゲートが第１ノードＮ１に接続されている。
【００６３】
また、第１選択ＭＯＳトランジスタＭ１は、一端（ドレイン）が第１ライトビット線ＢＬＷ０に接続され、他端（ソース）が第１ノードＮ１に接続され、ゲートが第１ライトワード線ＷＬＷ０に接続されている。
【００６４】
第２選択ＭＯＳトランジスタＭ２は、一端（ドレイン）が第１ライト反転ビット線／ＢＬＷ０に接続され、他端（ソース）が第２ノードＮ２に接続され、ゲートが第１ライトワード線ＷＬＷ０に接続されている。
【００６５】
第３選択ＭＯＳトランジスタＭ３は、一端（ドレイン）が第１リードビット線ＢＬＲ０に接続され、他端（ソース）が第１ノードＮ１に接続され、ゲートが第１リードワード線ＷＬＲ０に接続されている。
【００６６】
第４選択ＭＯＳトランジスタＭ４は、一端（ドレイン）が第１リード反転ビット線／ＢＬＲ０に接続され、他端（ソース）が第２ノードＮ２に接続され、ゲートが第１リードワード線ＷＬＲ０に接続されている。
【００６７】
この第１メモリセルＣ１は、２入力、２出力のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として動作する。
【００６８】
なお、他の第１メモリセルＣ２、Ｃ３、Ｃ４、及び第２メモリセルＣ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４ｂも、図２に示す第１メモリセルＣ１と同様の回路構成を有する。
【００６９】
次に、以上のような構成を有する半導体記憶装置１００を３ポートメモリとして機能させる回路接続の一例について説明する。なお、既述のように、図１に示す半導体記憶装置１００の回路接続では、２ポートメモリを２つ備えるメモリとして機能する。
【００７０】
図３は、図１に示す半導体記憶装置１００を３ポートメモリとして機能させる回路接続の一例（半導体記憶装置１００Ａ）を示す図である。なお、この図３において、図１と同じ符号は、同様の構成を示し、説明を省略する。
【００７１】
図３のＸ１で示すように、第１ライトデコード線ＬＷ０と第２ライトデコード線ＬＷ０ｂとが電気的に接続されている。さらに、第１ライトデコード線ＬＷ１と第２ライトデコード線ＬＷ１ｂとが電気的に接続されている。さらに、第1ライトクロック線ＣＬＷと第2ライトクロック線ＣＬＷｂとが電気的に接続されている。
【００７２】
これにより、第１ライトデコーダＷＤは、入力端子ＷＡ０を介して入力された第１入力ライト信号に応じて、第１ライトデコード線ＬＷ０、ＬＷ１に、第１ライトデコード信号を出力する。この場合、第２ライトデコード信号は、第１ライトデコード信号となる。
【００７３】
一方、図３のＸ２で示すように、第２ライトデコーダＷＤｂの出力部と第２ライトデコード線ＬＷ０ｂ、ＬＷ１ｂとが電気的に遮断されている。さらに、第2ライトクロック線ＣＬＷｂと入力端子ＷＢＣＬＫとが電気的に遮断されている。
【００７４】
そして、入力端子ＷＢ０、ＷＢＣＬＫは使用しない（ポートとして機能しない）。
【００７５】
また、図３のＸ４で示すように、第１ライトビット線ＢＬＷ０、ＢＬＷ１と第２ライトビット線ＢＬＷ０ｂ、ＢＬＷ１ｂ、第１ライト反転ビット線／ＢＬＷ０，／ＢＬＷ１と第2ライト反転ビット線ＢＬＷ０ｂ、ＢＬＷ１ｂとが電気的に接続されている。
【００７６】
これにより、第１ライトアンプＷＰ０、ＷＰ１は、入力端子ＡＩ０、ＡＩ１を介して入力された第１入力データ信号に応じて、第１ライトデータ信号を出力する。この場合、第２ライトデータ信号は、第１ライトデータ信号となる。
【００７７】
一方、図３のＸ３で示すように、第２ライトアンプＷＰ０ｂの出力部と第２ライトビット線ＢＬＷ０ｂ及び第2ライト反転ビット線／ＢＬＷ０ｂとが電気的に遮断されている。第２ライトアンプＷＰ１ｂの出力部と第２ライトビット線ＢＬＷ１ｂ及び第2ライト反転ビット線／ＢＬＷ１ｂとが電気的に遮断されている。
【００７８】
そして、入力端子ＢＩ０、ＢＩ１は使用しない。
【００７９】
このように、図３に示す回路接続により、半導体記憶装置１００を３ポートメモリとして機能させることができる。すなわち、半導体記憶装置１００Ａは、第１ライトワード線と第２ライトワード線が同時に開きデータをライトし（１つのポートに接続された第１ライトビット線と第２ライトビット線とが電気的に接続された第１の記憶装置ＸＡと第２の記憶装置ＸＢのメモリセルＣｅｌｌに同じデータを書込み）、読出しはそれぞれのメモリセルＣｅｌｌから、第１の記憶装置ＸＡと第２の記憶装置ＸＢのそれぞれのポート（２ポート）で読み出す。このため、半導体記憶装置１００Ａは、３ポートメモリとして動作する。
【００８０】
これにより、半導体記憶装置１００はメタル層またはビア層のみを修正することにより記憶装置のポート数を可変することができる。さらに、少ないポート数で使用する場合は、多数ポート数で使用する場合に比べ、記憶容量を増やすことができるため、回路面積あたりの記憶容量の増加を図ることができる。
【００８１】
以上のように、本第１の実施形態に係る半導体記憶装置によれば、回路面積の縮小を図ることができる。
【００８２】
本例では、２つの２ポートメモリの接続を変更することで３ポートメモリとして機能させる構成を説明した。しかし、書込み読出しのポートを２つずつ備える、２つのデュアルポートメモリの接続を変更することでも、３ポートメモリとして機能させることも可能である。すなわち、２つのデュアルポートメモリ間で、一方のポートに対応する書込み読出しのビット線を共通に接続して、２つのワード線が同時に開きデータをライトし、読出しはそれぞれのメモリセルから、２つのデュアルポートメモリのそれぞれの残りのポート（２ポート）で書き込み読出することで、３ポートメモリとして機能させることも可能である。
【第２の実施形態】
【００８３】
図４は、第１の実施形態に係る半導体記憶装置２００の構成の一例を示す図である。なお、この図４において、図１と同じ符号は、第１の実施形態と同様の構成を示し、説明を省略する。
【００８４】
図４に示すように、半導体記憶装置２００は、データを書き込み、読み出し可能な第１の記憶装置ＸＡ及び第２記憶装置ＸＢを備える。なお、図４に示す半導体記憶装置２００の回路接続では、２ポートメモリを２つ備えるメモリとして機能する。
【００８５】
第１記憶装置ＸＡは、図４に示すように、図１の構成と比較して、第１リード反転ビット線／ＢＬＲ０、／ＢＬＲ１が省略されている。
【００８６】
さらに、第２記憶装置ＸＢは、図４に示すように、図１の構成と比較して、第２リード反転ビット線／ＢＬＲ０ｂ、／ＢＬＲ１ｂが省略されている。
【００８７】
この半導体記憶装置２００のその他の構成は、図１に示す半導体記憶装置１００と同様である。
【００８８】
ここで、図５は、図４に示す第１メモリセルＣ１の構成の一例を示す回路図である。
【００８９】
図５に示すように、第１メモリセルＣ１は、例えば、第１導電形の第１駆動ＭＯＳトランジスタＴ１と、第１導電形の第２駆動ＭＯＳトランジスタＴ２と、第２導電形の第３駆動ＭＯＳトランジスタＴ３と、第２導電形の第４駆動ＭＯＳトランジスタＴ４と、第２導電形の第１選択ＭＯＳトランジスタＭ１と、第２導電形の第２選択ＭＯＳトランジスタＭ２と、第２導電形の第３選択ＭＯＳトランジスタＭ３と、第２導電形の第４選択ＭＯＳトランジスタＭ４と、を備える。
【００９０】
第１駆動ＭＯＳトランジスタＴ１は、一端（ソース）が第１電位線（電源線）ＶＤＤに接続され、他端（ドレイン）が第１ノードＮ１に接続され、ゲートが第２ノードＮ２に接続されている。
【００９１】
第２駆動ＭＯＳトランジスタＴ２は、一端（ソース）が第１電位線ＶＤＤに接続され、他端（ドレイン）が第２ノードＮ２に接続され、ゲートが第１ノードＮ１に接続されている。
【００９２】
第３駆動ＭＯＳトランジスタＴ３は、一端（ソース）が第２電位線（接地線）ＶＳＳに接続され、他端（ドレイン）が第１ノードＮ１に接続され、ゲートが第２ノードＮ２に接続されている。
【００９３】
第４駆動ＭＯＳトランジスタＴ４は、一端（ソース）が第２電位線ＶＳＳに接続され、他端（ドレイン）が第２ノードＮ２に接続され、ゲートが第１ノードＮ１に接続されている。
【００９４】
第１選択ＭＯＳトランジスタＭ１は、一端（ドレイン）が第１ライトビット線ＢＬＷ０に接続され、他端（ソース）が第１ノードＮ１に接続され、ゲートが第１ライトワード線ＷＬＷ０に接続されている。
【００９５】
第２選択ＭＯＳトランジスタＭ２は、一端（ドレイン）が第１ライト反転ビット線／ＢＬＷ０に接続され、他端（ソース）が第２ノードＮ２に接続され、ゲートが第１ライトワード線ＷＬＷ０に接続されている。
【００９６】
第３選択ＭＯＳトランジスタＭ３は、一端（ドレイン）が第１リードビット線ＢＬＲ０に接続され、ゲートが第１リードワード線ＷＬＲ０に接続されている。
【００９７】
第４選択ＭＯＳトランジスタＭ４は、一端（ドレイン）が第３選択ＭＯＳトランジスタＭ３の他端（ソース）に接続され、他端（ソース）が第２電位線ＶＳＳに接続され、ゲートが第２ノードＮ２に接続されている。
【００９８】
この第１メモリセルＣ１は、２入力、１出力のＳＲＡＭとして動作する。
【００９９】
なお、他の第１メモリセルＣ２、Ｃ３、Ｃ４、第２メモリセルＣ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４ｂも、図５に示す第１メモリセルＣ１と同様の回路構成を有する。
【０１００】
次に、以上のような構成を有する半導体記憶装置２００を３ポートメモリとして機能させる回路接続の一例について説明する。
【０１０１】
図６は、図４に示す半導体記憶装置１００を３ポートメモリとして機能させる回路接続の一例（半導体記憶装置２００Ａ）を示す図である。なお、この図６において、図３と同じ符号は、同様の構成を示し、説明を省略する。
【０１０２】
図６に示す回路構成は、図３の回路構成と比較して、第１リード反転ビット線／ＢＬＲ０、／ＢＬＲ１、及び第２リード反転ビット線／ＢＬＲ０ｂ、／ＢＬＲ１ｂが省略されている。その他の回路構成は、図３の回路構成と同様である。
【０１０３】
このように、図３に示す回路接続により、半導体記憶装置１００を３ポートメモリとして機能させることができる。すなわち、半導体記憶装置２００Ａは、第１ライトワード線と第２ライトワード線が同時に開きデータをライトし（２つのメモリセルＣｅｌｌに同じデータを書込み）、読出しはそれぞれのメモリセルＣｅｌｌから、それぞれのポートで読み出すため、３ポートメモリとして動作する。
【０１０４】
そして、以上のような構成を有する半導体記憶装置２００のその他の機能は、第１の実施形態の機能と同様である。
【０１０５】
すなわち、本第２の実施形態に係る半導体記憶装置２００によれば、第１の実施形態と同様に、メタル層またはビア層のみを修正することにより記憶装置のポート数を可変することができる。さらに、少ないポート数で使用する場合は、多数ポート数で使用する場合に比べ、記憶容量を増やすことができるため、回路面積あたりの記憶容量の増加を図ることができる。
【第３の実施形態】
【０１０６】
図７は、図１に示す第１メモリセルＣ１の他の構成例を示す回路図である。なお、この図７において、図５と同じ符号は、同様の構成を示し、説明を省略する。
【０１０７】
図７に示すように、第１メモリセルＣ１は、図５の回路構成と比較して、第２導電形の第５選択ＭＯＳトランジスタＭ５と、第２導電形の第６選択ＭＯＳトランジスタＭ６と、をさらに備える。
【０１０８】
第５選択ＭＯＳトランジスタＭ５は、一端（ドレイン）が第１リード反転ビット線／ＢＬＲ０に接続され、ゲートが第１リードワード線ＷＬＲ０に接続されている。
【０１０９】
第６選択ＭＯＳトランジスタＭ６は、一端（ドレイン）が第５選択ＭＯＳトランジスタＭ５の他端（ソース）に接続され、他端（ソース）が第２電位線ＶＳＳに接続され、ゲートが第１ノードＮ１に接続されている。
【０１１０】
この第１メモリセルＣ１は、２入力、２出力のＳＲＡＭとして動作する。
【０１１１】
なお、他の第１メモリセルＣ２、Ｃ３、及びＣ４、第２メモリセルＣ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４ｂも、図７に示す第１メモリセルＣ１と同様の回路構成を有する。
【０１１２】
なお、このような構成を有する第１メモリセルＣ１、Ｃ２、Ｃ３、Ｃ４、及び第２メモリセルＣ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４ｂは、図１に示す半導体記憶装置１００に適用される。この図７に示す第１メモリセルＣ１、Ｃ２、Ｃ３、Ｃ４を備えた半導体記憶装置１００を３ポートメモリとして機能させる回路接続の一例は、図３に示す回路接続（半導体記憶装置１００Ａ）になる。
【０１１３】
このように、図３に示す回路接続により、半導体記憶装置を３ポートメモリとして機能させることができる。すなわち、本実施形態に係る半導体記憶装置は、第１ライトワード線と第２ライトワード線が同時に開きデータをライトし（２つのメモリセルに同じデータを書込み）、読出しはそれぞれのメモリセルから、それぞれのポートで読み出すため、３ポートメモリとして動作する。
【０１１４】
そして、以上のような構成を有する半導体記憶装置の機能は、第１の実施形態の機能と同様である。
【０１１５】
すなわち、本第３の実施形態に係る半導体記憶装置によれば、第１の実施形態と同様に、メタル層またはビア層のみを修正することにより記憶装置のポート数を可変することができる。さらに、少ないポート数で使用する場合は、多数ポート数で使用する場合に比べ、記憶容量を増やすことができるため、回路面積あたりの記憶容量の増加を図ることができる。
【第４の実施形態】
【０１１６】
本第４の実施形態では、半導体記憶装置を３ポートメモリとして機能させる回路接続のさらに他の例について説明する。
【０１１７】
図８Ａ，Ｂは、図１に示す半導体記憶装置を３ポートメモリとして機能させる回路接続の一例を示す図である。なお、既述の図１においては、第１記憶装置ＸＡと第２記憶装置ＸＢとが縦に並んで配置されているが、この図８においては、第１記憶装置ＸＡと第２記憶装置ＸＢとが横に並んで配置されている。また、この図８において、図１と同じ符号は、同様の構成を示し、説明を省略する。
【０１１８】
図８Ａ，Ｂに示すように、半導体記憶装置４００は、データを書き込み、読み出し可能な第１の記憶装置ＸＡ及び第２記憶装置ＸＢを備える。
【０１１９】
図８ＡのＸ５で示すように、第２ライト制御回路ＷＣ０ｂ、ＷＣ１ｂの出力部と第２ライトワード線ＷＬＷ０ｂ、ＷＬＷ１ｂとが電気的に遮断されている。
【０１２０】
さらに、図８Ａ，ＢのＸ６で示すように、第１ライトワード線ＷＬＷ０、ＷＬＷ１と第２ライトワード線ＷＬＷ０ｂ、ＷＬＷ１ｂとが電気的に接続されている。さらに、第１ライト制御回路ＷＣ０、ＷＣ１の出力部と第１ライトワード線ＷＬＷ０、ＷＬＷ１とが電気的に接続される。
【０１２１】
これにより、第１ライトデコーダＷＤは、第１入力ライト信号ＷＡ０に応じて、第１ライトワード線ＷＬＷ０、ＷＬＷ１に、第１ライトデコード信号を出力する。そして、第２ライトワード線ＷＬＷ０ｂ、ＷＬＷ１ｂの第２ライトデコード信号は、第１ライトデコード信号となる。
【０１２２】
また、図８Ａ，ＢのＸ７で示すように、第２ライトアンプＷＰ０ｂ、ＷＰ１ｂは、入力部が第１ライトアンプＷＰ０、ＷＰ１の入力部に接続されている。
【０１２３】
これにより、第１ライトアンプＷＰ０、ＷＰ１は、入力端子ＡＩ０、ＡＩ１を介して入力された第１入力データ信号に応じて、第１ライトデータ信号を出力する。さらに、第２ライトアンプＷＰ０ｂ、ＷＰ１ｂは、入力端子ＡＩ０、ＡＩ１を介して入力された第１入力データ信号に応じて、第２ライトデータ信号を出力する。
【０１２４】
このように、図８Ａ，Ｂに示す回路接続により、半導体記憶装置４００を３ポートメモリとして機能させることができる。すなわち、半導体記憶装置４００は、第１ライトワード線と第２ライトワード線が同時に開きデータをライトし（２つのメモリセルに同じデータを書込み）、読出しはそれぞれのメモリセルから、それぞれのポートで読み出すため、３ポートメモリとして動作する。
【０１２５】
そして、以上のような構成を有する半導体記憶装置４００のその他の機能は、第１の実施形態の機能と同様である。
【０１２６】
すなわち、本第４の実施形態に係る半導体記憶装置４００によれば、第１の実施形態と同様に、メタル層またはビア層のみを修正することにより記憶装置のポート数を可変することができる。さらに、少ないポート数で使用する場合は、多数ポート数で使用する場合に比べ、記憶容量を増やすことができるため、回路面積あたりの記憶容量の増加を図ることができる。
【第５の実施形態】
【０１２７】
本第５の実施形態では、半導体記憶装置を２ポートメモリとして機能させる回路接続のさらに他の例について説明する。
【０１２８】
図９は、第５の実施形態に係る半導体記憶装置５００の構成の一例を示す回路図である。また、図１０は、図９に示す半導体記憶装置５００のレイアウトの一例を示す図である。また、図１１は、図１０のＹ１−Ｙ１線に沿った断面の一例を示す断面図である。また、図１２は、図１０のＹ２−Ｙ２線に沿った断面の一例を示す断面図である。なお、図９の例では、第１導電形のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第２導電形のＭＯＳトランジスタをｎＭＯＳトランジスタとして記載している。しかし、第１導電形のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第２導電形のＭＯＳトランジスタをｐＭＯＳトランジスタとしてもよい。
【０１２９】
図９ないし図１２に示すように、半導体記憶装置５００は、第１ワード線ＷＬＡおよび第２ワード線ＷＬＢと、第１ビット線ＢＬ、第２ビット線／ＢＬ、第２導電形の第１選択ＭＯＳトランジスタＰＧ１と、第２導電形の第２選択ＭＯＳトランジスタＰＧ２と、第１導電形の第１駆動ＭＯＳトランジスタＰＵ１と、第１導電形の第２駆動ＭＯＳトランジスタＰＵ２と、第２導電形の第１駆動ＭＯＳトランジスタＰＤ１と、第２導電形の第４駆動ＭＯＳトランジスタＰＤ２と、第２導電形の第３選択ＭＯＳトランジスタＰＧ１ｂと、第２導電形の第４選択ＭＯＳトランジスタＰＧ２ｂと、第１導電形の第５駆動ＭＯＳトランジスタＰＵ１ｂと、第１導電形の第６駆動ＭＯＳトランジスタＰＵ２ｂと、第２導電形の第７駆動ＭＯＳトランジスタＰＤ１ｂと、第２導電形の第８駆動ＭＯＳトランジスタＰＤ２ｂと、接続線ＣＮと、を備える。
【０１３０】
第１選択ＭＯＳトランジスタＰＧ１は、一端（ドレイン）が第１ビット線ＢＬに接続され、他端（ソース）が第１ノードＮ１に接続され、ゲートが第１ワード線ＷＬＡに接続されている。
【０１３１】
第２選択ＭＯＳトランジスタＰＧ２は、一端（ドレイン）が第２ビット線／ＢＬに接続され、他端（ソース）が第２ノードＮ２に接続され、ゲートが第１ワード線ＷＬＡに接続されている。
【０１３２】
第１駆動ＭＯＳトランジスタＰＵ１は、一端（ソース）が第１電位線（電源線）ＶＤＤに接続され、他端（ドレイン）が第１ノードＮ１に接続され、ゲートが第２ノードＮ２に接続されている。
【０１３３】
第２駆動ＭＯＳトランジスタＰＵ２は、一端（ソース）が第１電位線ＶＤＤに接続され、他端（ドレイン）が第２ノードＮ２に接続され、ゲートが第１ノードＮ１に接続されている。
【０１３４】
第３駆動ＭＯＳトランジスタＰＤ１は、一端（ソース）が第２電位線（接地線）ＶＳＳに接続され、他端（ドレイン）が第１ノードＮ１に接続され、ゲートが第２ノードＮ２に接続されている。
【０１３５】
第４駆動ＭＯＳトランジスタＰＤ２は、一端（ソース）が第２電位線ＶＳＳに接続され、他端（ドレイン）が第２ノードＮ２に接続され、ゲートが第１ノードＮ１に接続されている。
【０１３６】
これらの第１、第２選択ＭＯＳトランジスタＰＧ１、ＰＧ２、第１、第２、第３、第４駆動ＭＯＳトランジスタＰＵ１、ＰＵ２、ＰＤ１、ＰＤ２は、ＳＲＡＭを構成する。
【０１３７】
また、第３選択ＭＯＳトランジスタＰＧ１ｂは、一端（ドレイン）が第１ビット線ＢＬに接続され、他端（ソース）が第３ノードＮ１ｂに接続され、ゲートが第２ワード線ＷＬＢに接続されている。
【０１３８】
第４選択ＭＯＳトランジスタＰＧ２ｂは、一端（ドレイン）が第２ビット線／ＢＬに接続され、他端（ソース）が第４ノードＮ２ｂに接続され、ゲートが第２ワード線ＷＬＢに接続されている。
【０１３９】
第５駆動ＭＯＳトランジスタＰＵ１ｂは、一端（ソース）が第１電位線ＶＤＤに接続され、他端（ドレイン）が第３ノードＮ１ｂに接続され、ゲートが第４ノードＮ２ｂに接続されている。
【０１４０】
第６駆動ＭＯＳトランジスタＰＵ２ｂは、一端（ソース）が第１電位線ＶＤＤに接続され、他端（ドレイン）が第４ノードＮ２ｂに接続され、ゲートが第３ノードＮ１ｂに接続されている。
【０１４１】
第７駆動ＭＯＳトランジスタＰＤ１ｂは、一端（ソース）が第２電位線ＶＳＳに接続され、他端（ドレイン）が第３ノードＮ１ｂに接続され、ゲートが第４ノードＮ２ｂに接続されている。
【０１４２】
第８駆動ＭＯＳトランジスタＰＤ２ｂは、一端（ソース）が第２電位線ＶＳＳに接続され、他端（ドレイン）が第４ノードＮ２Ｂに接続され、ゲートが第３ノードＮ１ｂに接続されている。
【０１４３】
これらの第３、第４選択ＭＯＳトランジスタＰＧ１ｂ、ＰＧ２ｂ、第５、第６、第７、第８駆動ＭＯＳトランジスタＰＵ１ｂ、ＰＵ２ｂ、ＰＤ１ｂ、ＰＤ２ｂは、ＳＲＡＭを構成する。
【０１４４】
このように、半導体記憶装置５００は、２つのメモリセル（ＳＲＡＭ）を含む。
【０１４５】
ここで、図１０ないし図１２に示すように、半導体記憶装置５００は、ＭＯＳトランジスタが形成される活性化領域ＡＡと、ゲート電極ＧＣが設けられる配線層ＣＳと、配線層ＣＳ上に設けられたメタル層Ｍ１と、メタル層Ｍ１上に設けられたビア層Ｖ２と、ビア層Ｖ２上に設けられたメタル層Ｍ２と、メタル層Ｍ２上に設けられたビア層Ｖ３と、ビア層Ｖ３上に設けられたメタル層Ｍ３と、を含む。
【０１４６】
そして、第２ノードＮ２と第４ノードＮ２ｂとが、メタル層Ｍ１に設けられた接続線ＣＮで電気的に接続されている。なお、この接続線ＣＮは、配線層ＣＳ、または、ゲート電極層ＧＣ等の他の層に設けられていてもよい。さらに、既述のように、第１、第３選択ＭＯＳトランジスタＰＧ１、ＰＧ１ｂは、一端（ドレイン）が第１ビット線ＢＬにされている。さらに、第２、第４選択ＭＯＳトランジスタＰＧ２、ＰＧ２ｂは、一端（ドレイン）が第２ビット線／ＢＬにされている。これにより、半導体記憶装置５００を選択線（第１、第２ワード線ＷＬＡ、ＷＬＢ）が２つである２ポートメモリとして機能させることができる。
【０１４７】
以上のように、本第５の実施形態に係る半導体記憶装置によれば、メタル層またはビア層のみを修正することにより記憶装置のポート数を可変することができる。さらに、少ないポート数で使用する場合は、多数ポート数で使用する場合に比べ、記憶容量を増やすことができるため、回路面積あたりの記憶容量の増加を図ることができる。
【第６の実施形態】
【０１４８】
本第６の実施形態では、半導体記憶装置を２ポートメモリとして機能させる回路接続のさらに他の例について説明する。
【０１４９】
図１３は、第６の実施形態に係る半導体記憶装置６００の構成の一例を示す回路図である。また、図１４は、図１３に示す半導体記憶装置６００のレイアウトの一例を示す図である。また、この図１３、図１４において、図９、１０と同じ符号は、同様の構成を示し、説明を省略する。
【０１５０】
図１３ないし図１４に示すように、半導体記憶装置６００は、第５の実施形態と比較して、第３ビット線ＢＬｂ、および第４ビット線／ＢＬｂをさらに備える。
【０１５１】
ここで、第３選択ＭＯＳトランジスタＰＧ１ｂは、一端（ドレイン）が第３ビット線ＢＬｂに接続され、他端（ソース）が第３ノードＮ１ｂに接続され、ゲートが第２ワード線ＷＬＢに接続されている。
【０１５２】
また、第４選択ＭＯＳトランジスタＰＧ２ｂは、一端（ドレイン）が第４ビット線／ＢＬｂに接続され、他端（ソース）が第４ノードＮ２ｂに接続され、ゲートが第２ワード線ＷＬＢに接続されている。
【０１５３】
さらに、第２ノードＮ２と第４ノードＮ２ｂとが、メタル層Ｍ１に設けられた接続線ＣＮで電気的に接続されている。
【０１５４】
これにより、半導体記憶装置６００を選択線（第１、第２ワード線ＷＬＡ、ＷＬＢ）が２つである２ポートメモリとして機能させることができる。
【０１５５】
この半導体記憶装置６００のその他の構成は、第５の実施形態に係る半導体記憶装置５００と同様である。
【０１５６】
以上のように、本第６の実施形態に係る半導体記憶装置によれば、メタル層またはビア層のみを修正することにより記憶装置のポート数を可変することができる。さらに、少ないポート数で使用する場合は、多数ポート数で使用する場合に比べ、記憶容量を増やすことができるため、回路面積あたりの記憶容量の増加を図ることができる。
【第７の実施形態】
【０１５７】
本第７の実施形態では、半導体記憶装置を２ポートメモリとして機能させる回路接続のさらに他の例について説明する。
【０１５８】
図１５は、第７の実施形態に係る半導体記憶装置７００の構成の一例を示す回路図である。また、図１６は、図１５に示す半導体記憶装置７００のレイアウトの一例を示す図である。また、この図１５、図１６において、図９、１０と同じ符号は、同様の構成を示し、説明を省略する。
【０１５９】
図１５ないし図１６に示すように、半導体記憶装置７００は、第５の実施形態と比較して、第３ビット線ＢＬｂ、および第４ビット線／ＢＬｂをさらに備える。
【０１６０】
ここで、第３選択ＭＯＳトランジスタＰＧ１ｂは、一端（ドレイン）が第３ビット線ＢＬｂに接続され、他端（ソース）が第３ノードＮ１ｂに接続され、ゲートが第２ワード線ＷＬＢに接続されている。
【０１６１】
また、第４選択ＭＯＳトランジスタＰＧ２ｂは、一端（ドレイン）が第４ビット線／ＢＬｂに接続され、他端（ソース）が第４ノードＮ２ｂに接続され、ゲートが第２ワード線ＷＬＢに接続されている。
【０１６２】
さらに、第１ノードＮ１と第３ノードＮ１ｂとが、メタル層Ｍ１に設けられた接続線ＣＮで電気的に接続されている。なお、この接続線ＣＮは、配線層ＣＳ、または、ゲート電極層ＧＣ等の他の層に設けられていてもよい。
【０１６３】
これにより、半導体記憶装置７００を選択線（第１、第２ワード線ＷＬＡ、ＷＬＢ）が２つである２ポートメモリとして機能させることができる。
【０１６４】
この半導体記憶装置７００のその他の構成は、第５の実施形態に係る半導体記憶装置５００と同様である。
【０１６５】
これにより、半導体記憶装置７００において、調整可能な入出力ポートのための回路が不要となるので、ポートを使用しない場合は不必要な回路を削減ことになり、回路面積の縮小を図ることができる。
【０１６６】
以上のように、本第７の実施形態に係る半導体記憶装置によれば、メタル層またはビア層のみを修正することにより記憶装置のポート数を可変することができる。さらに、少ないポート数で使用する場合は、多数ポート数で使用する場合に比べ、記憶容量を増やすことができるため、回路面積あたりの記憶容量の増加を図ることができる。
【第８の実施形態】
【０１６７】
本第８の実施形態では、半導体記憶装置を２ポートメモリとして機能させる回路接続のさらに他の例について説明する。
【０１６８】
図１７は、第８の実施形態に係る半導体記憶装置８００の構成の一例を示す回路図である。また、図１８は、図１７に示す半導体記憶装置８００のレイアウトの一例を示す図である。また、この図１７、図１８において、図９、１０と同じ符号は、同様の構成を示し、説明を省略する。
【０１６９】
図１７ないし図１８に示すように、半導体記憶装置８００は、第５の実施形態と比較して、第３ビット線ＢＬｂ、および第４ビット線／ＢＬｂをさらに備える。
【０１７０】
ここで、第３選択ＭＯＳトランジスタＰＧ１ｂは、一端（ドレイン）が第３ビット線ＢＬｂに接続され、他端（ソース）が第３ノードＮ１ｂに接続され、ゲートが第２ワード線ＷＬＢに接続されている。
【０１７１】
また、第４選択ＭＯＳトランジスタＰＧ２ｂは、一端（ドレイン）が第４ビット線／ＢＬｂに接続され、他端（ソース）が第４ノードＮ２ｂに接続され、ゲートが第２ワード線ＷＬＢに接続されている。
【０１７２】
さらに、第１ノードＮ１と第３ノードＮ１ｂとが、メタル層Ｍ１に設けられた接続線ＣＮ１で電気的に接続されている。
【０１７３】
さらに、第２ノードＮ２と第４ノードＮ２ｂとが、メタル層Ｍ１に設けられた接続線ＣＮ２で電気的に接続されている。
【０１７４】
なお、これら接続線ＣＮは、配線層ＣＳ、または、ゲート電極層ＧＣ等の他の層に設けられていてもよい。
【０１７５】
これにより、半導体記憶装置８００を選択線（第１、第２ワード線ＷＬＡ、ＷＬＢ）が２つである２ポートメモリとして機能させることができる。
【０１７６】
この半導体記憶装置７００のその他の構成は、第５の実施形態に係る半導体記憶装置５００と同様である。
【０１７７】
以上のように、本第８の実施形態に係る半導体記憶装置によれば、メタル層またはビア層のみを修正することにより記憶装置のポート数を可変することができる。さらに、少ないポート数で使用する場合は、多数ポート数で使用する場合に比べ、記憶容量を増やすことができるため、回路面積あたりの記憶容量の増加を図ることができる。
【０１７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１７９】
１００、２００、３００、４００、５００、６００、７００、８００  半導体記憶装置
ＸＡ  第１記憶装置
ＬＷ０、ＬＷ１  第１ライトデコード線
ＷＬＷ０、ＷＬＷ１  第１ライトワード線
ＢＬＷ０、ＢＬＷ１  第１ライトビット線
ＬＲ０、ＬＲ１  第１リードデコード線
ＷＬＲ０、ＷＬＲ１  第１リードワード線
ＢＬＲ０、ＢＬＲ１  第１リードビット線
ＷＤ  第１ライトデコーダ
ＷＣ０、ＷＣ１  第１ライト制御回路
ＷＰ０、ＷＰ１  第１ライトアンプ
ＲＤ  第１リードデコーダ
ＲＣ０、ＲＣ１  第１リード制御回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４  第１メモリセル
ＸＢ  第２記憶装置
ＬＷ０ｂ、ＬＷ１ｂ  第２ライトデコード線
ＷＬＷ０ｂ、ＷＬＷ１ｂ  第２ライトワード線
ＢＬＷ０ｂ、ＢＬＷ１ｂ  第２ライトビット線
ＬＲ０ｂ、ＬＲ１ｂ  第２リードデコード線
ＷＬＲ０ｂ、ＷＬＲ１ｂ  第２リードワード線
ＢＬＲ０ｂ、ＢＬＲ１ｂ  第２リードビット線
ＷＤｂ  第２ライトデコーダ
ＷＣ０ｂ、ＷＣ１ｂ  第２ライト制御回路
ＷＰ０ｂ、ＷＰ１ｂ  第２ライトアンプ
ＲＤｂ  第２リードデコーダ
ＲＣ０ｂ、ＲＣ１ｂ  第２リード制御回路
Ｃ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４ｂ  第２メモリセル
ＲＰ０ｂ、ＲＰ１ｂ  第２リードセンスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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