(57)【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域に隣接する第２導電形の第２半導体領域と、
前記第１半導体領域上に設けられ、前記第１半導体領域の第１導電型の不純物濃度よりも低い第１導電型の不純物濃度を有する、第１導電形の第３半導体領域と、
前記第２半導体領域上に設けられ、前記第３半導体領域に隣接し、前記第３半導体領域に含まれる不純物よりも深い準位を有する不純物を含んだ第１導電形の第４半導体領域と、
前記第３半導体領域上および前記第４半導体領域上に設けられた第１導電形の第５半導体領域と、
前記第５半導体領域上に設けられた第２導電形の第６半導体領域と、
前記第１半導体領域および前記第２半導体領域と電気的に接続された第１電極と、
前記第６半導体領域と電気的に接続された第２電極と、
を備えた半導体装置。
【請求項２】
前記第４半導体領域の、前記第１半導体領域から前記第２半導体領域に向かう第１方向における寸法は、前記第２半導体領域の前記第１方向における寸法よりも長い請求項１記載の半導体装置。
【請求項３】
前記第４半導体領域の、前記第１半導体領域から前記第３半導体領域に向かう第２方向における端部は、前記第３半導体領域の前記第２方向における端部に対して、前記第２方向側に設けられた請求項１または２に記載の半導体装置。
【請求項４】
前記第１半導体領域に含まれる前記不純物は、リンまたはヒ素であり、
前記第３半導体領域に含まれる前記不純物は、リンまたはヒ素であり、
前記第４半導体領域に含まれる前記不純物は、セレンまたは硫黄である請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第５半導体領域上に設けられ、前記第２電極と電気的に接続された第２導電形の第７半導体領域と、
前記第７半導体領域上に選択的に設けられ、前記第２電極と電気的に接続され、前記第５半導体領域の第１導電形の不純物濃度よりも高い第１導電形の不純物濃度を有する、第１導電形の第８半導体領域と、
ゲート絶縁膜を介して、前記第５半導体領域、前記第７半導体領域、および前記第８半導体領域と対向するゲート電極と、
をさらに備え、
前記第６半導体領域は、前記第７半導体領域上に選択的に設けられ、前記第７半導体領域の第２導電形の不純物濃度よりも高い第２導電形の不純物濃度を有する請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ダイオードやＲＣ−ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）などの半導体装置がある。ＲＣ−ＩＧＢＴは、ＩＧＢＴの機能とＦＷＤ(Free Wheel Diode)の機能とを併せ持つ半導体装置である。
半導体装置においては、オン抵抗の温度依存性を低減する技術が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２３５８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗の温度依存性を低減可能とする半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１導電形の第４半導体領域と、第１導電形の第５半導体領域と、第２導電形の第６半導体領域と、第１電極と、第２電極と、を備える。
第２半導体領域は、第１半導体領域に隣接している。
第３半導体領域は、第１半導体領域上に設けられている。第３半導体領域の第１導電形の不純物濃度は、第１半導体領域の第１導電型の不純物濃度よりも低い。
第４半導体領域は、第２半導体領域上に設けられている。第４半導体領域は、第３半導体領域に隣接している。第４半導体領域に含まれる不純物は、第３半導体領域に含まれる不純物よりも深い準位を有する。
第５半導体領域は、第３半導体領域上および第４半導体領域上に設けられている。
第６半導体領域は、第５半導体領域上に設けられている。
第１電極は、第１半導体領域および第２半導体領域と電気的に接続されている。
第２電極は、第６半導体領域と電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表す斜視断面図。
【図２】第１実施形態に係る半導体装置の一部を表す底面図。
【図３】第１実施形態に係る半導体装置の一部を表す底面図。
【図４】第１実施形態に係る半導体装置の製造方法を表す工程断面図。
【図５】第２実施形態に係る半導体装置の一部を表す斜視断面図。
【図６】第２実施形態に係る半導体装置の変形例の一部を表す斜視断面図。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明では、第１導電形がｎ形、第２導電形がｐ形である場合について説明する。ただし、第１導電形をｐ形とし、第２導電形をｎ形としてもよい。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐ−よりもｐ形の不純物濃度が相対的に高いことを示す。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１００の一部の斜視断面図である。
半導体装置１００は、例えば、ダイオードである。
【０００９】
半導体装置１００は、半導体基板Ｓ（以下、単に基板Ｓという）と、第１電極（カソード電極８）と、第２電極（アノード電極９）と、を備える。
基板Ｓは、ダイオードのカソードを構成する、第１導電形の第１半導体領域（ｎ＋形半導体領域１）、第１導電形の第３半導体領域（ｎ形半導体領域４）、第１導電形の第４半導体領域（ｎ形半導体領域３）、および第１導電形の第５半導体領域（ｎ−形半導体領域５）と、ダイオードのアノードを構成する、第２導電形の第６半導体領域（ｐ＋形半導体領域７）および第２導電形の第７半導体領域（ｐ−形半導体領域６）と、ダイオードのカソード側に設けられた第２導電形の第２半導体領域（ｐ＋形半導体領域２）と、を有する。
【００１０】
基板Ｓは、第１主面（表面）と第２主面（裏面）を有する。
カソード電極８は、基板Ｓの、例えば、裏面上に設けられた電極である。
ｎ＋形半導体領域１は、基板Ｓの裏面側に、選択的に形成されたｎ＋形半導体領域である。ｎ＋形半導体領域１は、カソード電極８と電気的に接続されている。
ｎ＋形半導体領域１は、例えば、不純物としてリン（Ｐ）またはヒ素（Ａｓ）を含む。
【００１１】
ｐ＋形半導体領域２は、基板Ｓの裏面側に、選択的に形成されている。ｐ＋形半導体領域２は、カソード電極８と電気的に接続されている。ｐ＋形半導体領域２は、ｎ＋形半導体領域１の間に設けられている。
ｐ＋形半導体領域２は、例えば、不純物としてボロン（Ｂ）を含む。
【００１２】
ｎ＋形半導体領域１は、例えば、ｎ＋形半導体領域１からｐ＋形半導体領域２に向かうＹ方向（第１方向）において複数設けられている。また、ｎ＋形半導体領域１は、基板Ｓの表面に平行であり、Ｙ方向に対して直交するＸ方向に延びている。
ｐ＋形半導体領域２は、例えば、Ｙ方向において複数設けられている。また、ｐ＋形半導体領域２は、Ｘ方向に延びている。
【００１３】
ｎ形半導体領域４は、基板Ｓの裏面側において、ｎ＋形半導体領域１上に設けられている。ｎ形半導体領域４は、ｎ＋形半導体領域１に隣接している。ｎ形半導体領域４は、Ｙ方向において複数設けられている。また、ｎ形半導体領域４は、Ｘ方向に延びている。ｎ形半導体領域４の第１導電形の不純物濃度は、ｎ＋形半導体領域１の第１導電形の不純物濃度よりも低い。また、ｎ形半導体領域４の第１導電形の不純物濃度は、後述するｎ−形半導体領域５の第１導電形の不純物濃度よりも高い。
ｎ形半導体領域４は、例えば、不純物としてＰまたはＡｓを含む。
【００１４】
ｎ形半導体領域３は、基板Ｓの裏面側において、ｐ＋形半導体領域２上に設けられている。ｎ形半導体領域３は、ｎ＋形半導体領域１からｎ形半導体領域４に向かうＺ方向（第２方向）において、ｐ＋形半導体領域２に隣接している。本実施形態において、Ｚ方向は、Ｘ方向およびＹ方向に対して直交している。ｎ形半導体領域３は、Ｙ方向において複数設けられている。また、ｎ形半導体領域３は、Ｘ方向に延びている。ｎ形半導体領域３は、Ｙ方向において隣り合うｎ形半導体領域４の間に設けられている。ｎ形半導体領域３の第１導電形の不純物濃度は、ｎ＋形半導体領域１の第１導電形の不純物濃度よりも低い。
ｎ形半導体領域３およびｎ形半導体領域４は、ｎ−形半導体領域５からｎ形半導体領域３およびｎ形半導体領域４に向けて延びる空乏層を停止させるための、フィールドストップ領域として機能しうる。
【００１５】
ｎ形半導体領域３は、ｎ形半導体領域４に含まれる不純物よりも深い準位を有する不純物を含む。
一例として、ｎ形半導体領域４が不純物としてＰを含む領域である場合、ｎ形半導体領域３は、Ｐよりも深い準位を有する不純物を含む。この場合において、Ｐのドナー準位は、４５ｍｅＶであり、ｎ形半導体領域３は、４５ｍｅＶよりも深いドナー準位を有する不純物、例えば、テルル（Ｔｅ）、チタン（Ｔｉ）、炭素（Ｃ）、マグネシウム（Ｍｇ）、セレン（Ｓｅ）、クロム（Ｃｒ）、タンタル（Ｔａ）、セシウム（Ｃｓ）、バリウム（Ｂａ）、または硫黄（Ｓ）を含む。これらの元素の中で、例えば、Ｓは、２６０ｍｅＶと４８０ｍｅＶの２つのドナー準位を有し、Ｓｅは、２５０ｍｅＶと４００ｍｅＶの２つのドナー準位を有する。
【００１６】
ｎ形半導体領域３のＹ方向の寸法は、ｐ＋形半導体領域２のＹ方向の寸法よりも長いことが望ましい。すなわち、アノード電極９側からｎ形半導体領域３およびｐ＋形半導体領域２を見た場合、ｐ＋形半導体領域２は、ｎ形半導体領域３によって覆われていることが望ましい。
このとき、ｎ形半導体領域３の一部が、ｎ＋形半導体領域１上に設けられていてもよい。
【００１７】
本実施形態では、ｎ形半導体領域３は、ｎ形半導体領域４よりもＺ方向に延びている。すなわち、ｎ形半導体領域３のＺ方向の端部は、ｎ形半導体領域４のＺ方向の端部に対して、Ｚ方向側に設けられている。
【００１８】
ｎ−形半導体領域５は、ｎ形半導体領域３上およびｎ形半導体領域４上に設けられている。ｎ−形半導体領域５の第１導電形の不純物濃度は、例えば、ｎ形半導体領域３の第１導電形の不純物濃度およびｎ形半導体領域４の第１導電形の不純物濃度よりも低い。
【００１９】
ｐ−形半導体領域６は、基板Ｓの表面側において、ｎ−形半導体領域５上に、選択的に設けられている。ｐ−形半導体領域６は、Ｙ方向において複数設けられている。また、ｐ−形半導体領域６は、Ｘ方向に延びている。
【００２０】
ｐ＋形半導体領域７は、基板Ｓの表面側において、ｎ−形半導体領域５上に、選択的に設けられている。ｐ＋形半導体領域７は、Ｙ方向において複数設けられている。また、ｐ＋形半導体領域７は、Ｘ方向に延びている。ｐ−形半導体領域６は、Ｙ方向において隣り合うｐ＋形半導体領域７の間に設けられている。ｐ＋形半導体領域７の第２導電形の不純物濃度は、ｐ−形半導体領域６の第２導電形の不純物濃度よりも高い。また、ｐ＋形半導体領域７の第２導電形の不純物濃度は、ｎ−形半導体領域５の第１導電形の不純物濃度よりも高い。
ｐ＋形半導体領域７は、例えば、ｐ−形半導体領域６よりも、カソード電極８側に延びている。すなわち、ｐ＋形半導体領域７のＺ方向に対して反対の方向（−Ｚ方向）の端部は、ｐ−形半導体領域６の−Ｚ方向の端部に対して、−Ｚ方向側に設けられている。
ｐ＋形半導体領域７は、Ｚ方向において、ｎ−形半導体領域５を介してｎ形半導体領域３と向かい合っている。ｐ＋形半導体領域７は、Ｚ方向において、ｎ−形半導体領域５を介してｎ形半導体領域４と向かい合っていてもよい。
なお、ｐ−形半導体領域６を設けずに、ｎ−形半導体領域５とアノード電極９の間の領域全てをｐ＋形半導体領域７としてもよい。
【００２１】
アノード電極９は、基板Ｓの表面上に設けられた電極である。アノード電極９は、ｐ−形半導体領域６およびｐ＋形半導体領域７と電気的に接続されている。
【００２２】
上述した構成において、ＸＹ平面において、ｎ＋形半導体領域１、ｐ＋形半導体領域２、ｎ形半導体領域３、およびｎ形半導体領域４が延びている方向は、ｐ−形半導体領域６およびｐ＋形半導体領域７が延びている方向と異なる方向であってもよい。例えば、ｎ＋形半導体領域１、ｐ＋形半導体領域２、ｎ形半導体領域３、およびｎ形半導体領域４は、ＸＹ平面において、ｐ−形半導体領域６およびｐ＋形半導体領域７が延びている方向に対して直交する方向に延びていてもよい。
【００２３】
上述した構成に代えて、ｎ＋形半導体領域１は、Ｘ方向およびＹ方向に広がる領域であり、ｐ＋形半導体領域２は、ｎ＋形半導体領域１中に、Ｘ方向およびＹ方向において点在する領域であってもよい。このとき、ｎ＋形半導体領域１は、複数のｐ＋形半導体領域２の間に設けられた複数のｎ＋形の半導体領域１ａを含む。
この場合の、カソード電極８側からｎ＋形半導体領域１およびｐ＋形半導体領域２を見たときの構造を図２に表す。図２に表す構造の場合、ｎ形半導体領域４は、ｎ＋形半導体領域１と同様に、Ｘ方向およびＹ方向に広がっている。ｎ形半導体領域３は、ｐ＋形半導体領域２と同様に、ｎ形半導体領域４に隣接して、Ｘ方向およびＹ方向に点在している。このとき、ｎ形半導体領域４は、ｎ＋形半導体領域１と同様に、複数のｎ形半導体領域３の間に設けられた複数のｎ形の半導体領域を含む。
ｐ−形半導体領域６も、ｎ＋形半導体領域１と同様に、Ｘ方向およびＹ方向に広がる領域であってもよい。この場合、ｐ＋形半導体領域７は、ｐ−形半導体領域６中に、Ｘ方向およびＹ方向において点在する領域である。
【００２４】
あるいは、ｎ＋形半導体領域１は、複数のＸ方向に延びる領域と、当該複数の領域を囲う領域とを含み、ｐ＋形半導体領域２は、ｎ＋形半導体領域１中に設けられた、Ｘ方向に延びる領域であってもよい。
この場合の、カソード電極８側からｎ＋形半導体領域１およびｐ＋形半導体領域２を見たときの構造を図３に表す。図３に表す構造の場合、ｎ形半導体領域４は、ｎ＋形半導体領域１と同様に、複数のＸ方向に延びる領域と、当該複数の領域を囲う領域とを含む。ｎ形半導体領域３は、ｐ＋形半導体領域２と同様に、ｎ形半導体領域４中に設けられた、Ｘ方向に延びる領域である。
ｐ−形半導体領域６も、複数のＸ方向に延びる領域と、当該複数の領域を囲う領域とを含む領域であってもよい。この場合、ｐ＋形半導体領域７は、ｐ−形半導体領域６中に設けられた、Ｘ方向に延びる領域である。
【００２５】
次に、図４を用いて、図１に表す半導体装置１００の製造方法について説明する。
図４は、第１実施形態に係る半導体装置１００の製造方法を表す工程断面図である。
【００２６】
まず、図４（ａ）に表すように、ｎ−形の基板Ｓを用意する。基板Ｓは、例えば、シリコン基板である。
次に、図４（ｂ）に表すように、基板Ｓの表面側にｐ形の不純物イオンを注入し、ｐ−形半導体領域６およびｐ＋形半導体領域７を形成する。ｐ＋形半導体領域７は、基板Ｓの表面全体に亘ってｐ−形半導体領域６を形成した後に、特定の領域にのみｐ形不純物をさらにイオン注入して形成する。あるいは、基板Ｓの表面の特定の領域にのみｐ形不純物をイオン注入してｐ−形半導体領域６を形成した後に、ｐ形不純物を他の特定の領域にイオン注入してｐ＋形半導体領域７を形成してもよい。
【００２７】
次に、基板Ｓの裏面を研磨する。
その後、図４（ｃ）に表すように、基板Ｓの裏面から特定の領域にｎ形の不純物およびｐ形の不純物を順次イオン注入することで、ｎ＋形半導体領域１、ｐ＋形半導体領域２、ｎ形半導体領域３、およびｎ形半導体領域４を形成する。
各半導体領域を形成するための不純物については、各半導体領域の説明にて述べた不純物を用いることができる。
各半導体領域の形成の順序は、問わない。ただし、拡散係数の高い不純物を用いる工程を、拡散係数の低い不純物を用いる工程の後に行うことで、各半導体領域の大きさや各半導体領域の不純物濃度の制御が容易となる。
【００２８】
次に、図４（ｄ）に表すように、基板Ｓの表面側にアノード電極９を形成し、基板Ｓの裏面側にカソード電極８を形成することで、半導体装置１００が得られる。
このとき、基板Ｓのうち、基板Ｓに形成された各半導体領域以外の領域が、ｎ−形半導体領域５に相当する。
【００２９】
次に、半導体装置１００が電気回路に組み込まれた場合の動作について説明する。
アノード電極９に、カソード電極８の電位よりも高い電位が印加されると、半導体装置１００に順方向の電圧が加わる。このとき、ｐ−形半導体領域６およびｐ＋形半導体領域７を通してアノード電極９からｎ−形半導体領域５に正孔が注入され、ｎ＋形半導体領域１を通してカソード電極８からｎ−形半導体領域５に電子が注入される。
半導体装置１００への順方向電圧がオフされると、基板Ｓの各半導体領域中に蓄積された過剰キャリアのうち、電子は、カソード電極８を通して排出され、正孔は、アノード電極９を通して排出される。
そして、電子がカソード電極８へ向かってｎ形半導体領域３を通過する際に、ｎ形半導体領域３の電位が低下する。ｐ＋形半導体領域２とｎ形半導体領域３の電位差が、ｐ＋形半導体領域２とｎ形半導体領域３とで形成されるダイオードの内蔵電位以下になると、ｐ＋形半導体領域２からｎ形半導体領域３を通してｎ−形半導体領域５へ正孔が注入される。
ｐ＋形半導体領域２から注入される正孔と、ｎ＋形半導体領域１に向かって流れる電子と、が再結合することにより、半導体装置１００への順方向電圧をオフした際の、半導体装置１００を流れる電流の変化が緩やかになる。半導体装置１００を流れる電流の変化が緩やかになると、半導体装置１００が組み込まれた回路におけるインダクタンス成分によって、カソード電極８とアノード電極９との間に印加されるサージ電圧が低減される。この結果、高いサージ電圧によって半導体装置が破壊されてしまう、いわゆるサージ破壊が生じる可能性が低減される。
【００３０】
しかし、ｐ＋形半導体領域２が設けられている場合、高温において、半導体装置１００に逆方向電圧が印加された際に、ｐ＋形半導体領域２を通してｎ−形半導体領域５に正孔が注入され、リーク電流が流れてしまうという課題が生じる。特に、半導体装置１００が、例えば１５０゜Ｃ以上の、高温下で動作している場合に、ｐ＋形半導体領域２からのリーク電流が顕著となる。
【００３１】
ここで、まず、本実施形態の比較例として、ＰやＡｓなどの不純物を含むｎ形半導体領域４が、ｎ＋形半導体領域１上およびｐ＋形半導体領域２上に、全面に亘って形成されている場合を考える。
この場合、上述した、高温時におけるｐ＋形半導体領域２からのリーク電流を低減するためには、ｐ＋形半導体領域２から注入される正孔をｎ形半導体領域４において十分中和できるように、ｎ形半導体領域４の不純物濃度を設定する必要がある。
一方で、ｎ形半導体領域４に含まれるＰやＡｓなどの不純物は、常温においてもイオン化率が高い。従って、常温における、ｎ形半導体領域４におけるキャリア密度も高い。
半導体装置１００への順方向電圧をオフした際に、正孔は、ｎ形半導体領域４を通ってｐ＋形半導体領域２からｎ−形半導体領域５に注入される。このとき、ｐ＋形半導体領域２から注入される正孔の数は、高温において、半導体装置１００への逆電圧印加時に、ｐ＋形半導体領域２から注入される正孔の数よりも少ない。このため、高温におけるリーク電流を低減するように、ｎ形半導体領域４の不純物濃度を設定した場合、常温において、ｐ＋形半導体領域２から注入された正孔の多くは、ｎ形半導体領域４において電子と再結合してしまう。この結果、ｎ＋形半導体領域１に向かって流れる電子の量が十分に低減されず、半導体装置１００に大きなサージ電圧が発生してしまう。
【００３２】
本実施形態では、ｐ＋形半導体領域２上に、ｎ形半導体領域４に含まれるＰやＡｓの不純物よりも深い準位を有する、ＳｅやＳなどの不純物を含むｎ形半導体領域３が設けられている。半導体装置１００への順方向電圧をオフした際に、正孔は、ｎ形半導体領域３を通ってｐ＋形半導体領域２からｎ−形半導体領域５に注入される。
高温において、ＳｅやＳのイオン化率は、ＰやＡｓと同程度である。一方で、常温において、ＳｅやＳのイオン化率は、ＰやＡｓに比べて低い。
従って、高温におけるｐ＋形半導体領域２からのリーク電流の抑制に十分な濃度を有するｎ形半導体領域３を設けた場合であっても、常温において、半導体装置１００への順方向電圧をオフした際に、ｐ＋形半導体領域２から注入された正孔がｎ形半導体領域３において再結合してしまう可能性を低減することが可能となる。その結果、半導体装置１００への順方向電圧をオフした際の、サージ電圧の増加を抑制することが可能となる。
【００３３】
また、ｎ＋形半導体領域１上に、ＳｅおよびＳよりも準位が浅いＰまたはＡｓを含むｎ形半導体領域４を設けることで、ｎ＋形半導体領域１上のｎ形半導体領域に起因するオン抵抗の温度依存性を低減することが可能となる。ＰおよびＡｓは準位が浅いため、常温におけるイオン化率は、高温におけるイオン化率と、ほぼ同じためである。
これに対して、仮に、ｎ形半導体領域４に含まれる不純物のイオン化率の温度依存性が大きいと、ｎ形半導体領域４のキャリア密度の温度依存性も高くなる。その結果、半導体装置１００に順方向電圧が印加された際の、半導体装置１００のオン抵抗の温度依存性も高くなってしまう。
【００３４】
以上の通り、ｎ＋形半導体領域１上にｎ形半導体領域４を設け、ｐ＋形半導体領域２上に、ｎ形半導体領域４に含まれる不純物よりも深い準位を有する不純物を含むｎ形半導体領域３を設けることで、高温におけるｐ＋形半導体領域２からのリーク電流を低減し、かつ常温におけるサージ電圧の増加を抑制しつつ、オン抵抗の温度依存性を低減することが可能となる。
【００３５】
また、ＰおよびＡｓなど不純物の準位より深い準位を有する不純物として、ＳｅまたはＳを用いることが好ましい。
半導体装置１００の製造方法の一例において説明したように、ｎ＋形半導体領域１、ｐ＋形半導体領域２、ｎ形半導体領域３、およびｎ形半導体領域４は、ｐ−形半導体領域６およびｐ＋形半導体領域７を基板Ｓの表面側に形成した後に、基板Ｓの裏面側に形成される。ｎ形半導体領域３は、ｎ−形半導体領域５から延びる空乏層を停止させるためのフィールドストップ領域としての機能も有する。従って、ｎ形半導体領域３は、基板Ｓの裏面から深い位置にまで延びていることが望ましい。
一方で、基板Ｓの表面側には、既にｐ−形半導体領域６およびｐ＋形半導体領域７が形成されているため、基板Ｓに対して行われる熱処理は、短時間で実施されることが望ましい。
ＰまたはＡｓの準位より深い準位を有する不純物のうち、ＳｅおよびＳは、その拡散係数が大きく、他の不純物よりも短時間の熱処理で、基板Ｓの裏面から深い位置にまで延びる半導体領域を形成することが可能である。
【００３６】
さらに、本実施形態では、ｎ形半導体領域３のＹ方向の寸法が、ｐ＋形半導体領域２のＹ方向の寸法よりも長い。
この構成を採用することで、高温においてｐ＋形半導体領域２から注入される正孔を、より確実にｎ形半導体領域３の電子と再結合させることができる。
このため、高温下で半導体装置１００が動作している際のリーク電流を、より一層低減することが可能となる。
【００３７】
また、ｎ形半導体領域３がｎ形半導体領域４よりもアノード電極９側に延びていることで、半導体装置１００においてアバランシェ破壊が生じる可能性を低減することが可能となる。
【００３８】
ここで、例えば、ｎ形半導体領域４が、ｎ形半導体領域３を覆うように設けられている場合を考える。この場合、半導体装置１００に順方向電圧を加えた際に発生する電流フィラメントは、ｎ形半導体領域４上のｎ−形半導体領域５のいずれの場所においても発生しうる。そして、電流フィラメントが生じる場所は定まらず、デバイスの温度勾配およびインパクトイオン化率の温度依存性の影響によって、時間の経過と共に電流フィラメントが生じている場所が変化する。従って、いずれアバランシェ耐量が低い場所で電流フィラメントが発生し、アバランシェ破壊が生じてしまう。
【００３９】
これに対して、ｎ形半導体領域３がｎ形半導体領域４よりもアノード電極９側に延びていることで、半導体装置１００に順方向電圧を加えた際に発生する電流フィラメントが、ｎ形半導体領域３の近傍で発生しやすくなる。また、時間の経過と共に電流フィラメントが生じている場所が変化した場合も、再び、ｎ形半導体領域３の近傍で電流フィラメントが発生しやすくなる。従って、アバランシェ耐量が低い場所で電流フィラメントが発生する可能性を低減することができ、半導体装置１００においてアバランシェ破壊が生じる可能性を低減することが可能となる。
【００４０】
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置２００の一部の斜視断面図である。
半導体装置２００は、例えば、ＲＣ−ＩＧＢＴである。
【００４１】
半導体装置２００は、第１電極（コレクタ電極２４）と、第１導電形の第１半導体領域（ｎ＋形半導体領域１１）と、第２導電形の第２半導体領域（ｐ＋形半導体領域１２）と、第１導電形の第３半導体領域（ｎ形半導体領域１４）と、第１導電形の第４半導体領域（ｎ形半導体領域１３）と、第１導電形の第５半導体領域（ｎ−形半導体領域１５）と、第２導電形の第６半導体領域（ｐ＋形半導体領域１７）と、第２導電形の第７半導体領域（ｐ−形半導体領域１６）と、第１導電形の第８半導体領域（ｎ＋形半導体領域２０）と、ゲート絶縁膜と、ゲート電極と、第２電極（エミッタ電極２５）と、を備える。
【００４２】
半導体装置２００は、ｐ＋形半導体領域１２、ｎ−形半導体領域１５、ｐ−形半導体領域１６、ｎ＋形半導体領域２０、ゲート絶縁膜２１、ゲート電極２２、コレクタ電極２４、およびエミッタ電極２５から構成されるＩＧＢＴ２１０を含んでいる。
また、半導体装置２００は、ｎ＋形半導体領域１１、ｎ形半導体領域１３、ｎ形半導体領域１４、ｎ−形半導体領域１５、ｐ−形半導体領域１６、ｐ＋形半導体領域１７、コレクタ電極２４、およびエミッタ電極２５から構成されるダイオード２２０を含んでいる。
【００４３】
ｎ＋形半導体領域１１には、ｎ＋形半導体領域１と同様の構成を採用可能である。ｐ＋形半導体領域１２には、ｐ＋形半導体領域２と同様の構成を採用可能である。ｎ形半導体領域１３には、ｎ形半導体領域３と同様の構成を採用可能である。ｎ形半導体領域１４には、ｎ形半導体領域４と同様の構成を採用可能である。ｎ−形半導体領域１５には、ｎ−形半導体領域５と同様の構成を採用可能である。ｐ−形半導体領域１６には、ｐ−形半導体領域６と同様の構成を採用可能である。ｐ＋形半導体領域１７には、ｐ＋形半導体領域７と同様の構成を採用可能である。
【００４４】
ｎ＋形半導体領域２０は、基板Ｓの表面側において、ｐ−形半導体領域１６上に選択的に設けられている。ｎ＋形半導体領域２０は、Ｙ方向において複数設けられている。また、ｎ＋形半導体領域２０は、Ｘ方向に延びている。ｎ＋形半導体領域２０の第１導電形の不純物濃度は、ｎ−形半導体領域１５の第１導電形の不純物濃度よりも高い。
【００４５】
ゲート電極２２は、ゲート絶縁膜２１を介して、Ｙ方向において、ｎ−形半導体領域１５、ｐ−形半導体領域１６、およびｎ＋形半導体領域２０と対向している。ゲート電極２２は、Ｙ方向において複数設けられている。また、ゲート電極２２は、Ｘ方向に延びている。
【００４６】
層間絶縁膜２３は、ゲート電極２２を、エミッタ電極２５から絶縁するように、ゲート電極２２上に設けられている。
コレクタ電極２４は、ｎ＋形半導体領域１１およびｐ＋形半導体領域１２に電気的に接続されている。
エミッタ電極２５は、ｐ＋形半導体領域１７およびｎ＋形半導体領域２０に電気的に接続されている。
【００４７】
次に、半導体装置２００の動作について説明する。
ゲート電極２２に閾値以上の電位を印加すると、ｎ−形半導体領域１５におけるゲート絶縁膜２１との界面付近にチャネル（反転層）が形成される。エミッタ電極２５の電位に対してコレクタ電極２４に正の電位を印加した状態でチャネルを形成することで、チャネルを通して、電子がｎ＋形半導体領域２０からｎ−形半導体領域１５に注入され、半導体装置２００がオン状態になる。このとき、正孔は、ｐ＋形半導体領域１２からｎ−形半導体領域１５に注入される。ｎ−形半導体領域１５に注入された正孔は、ｐ−形半導体領域１６を通ってｐ＋形半導体領域１７からエミッタ電極２５へ流れる。
【００４８】
その後、ゲート電極２２に閾値よりも低い電位が印加されると、ｐ−形半導体領域１６における反転層が消滅し、オフ状態になる。オフ状態においては、ｎ−形半導体領域１５に蓄積された過剰な正孔は、ｐ＋形半導体領域１２を通してコレクタ電極２４へと排出される。
このとき、半導体装置２００が接続されている回路のインダクタンス成分により、エミッタ電極２５に、コレクタ電極２４に対して正の電圧が印加されることがある。この場合、エミッタ電極２５をアノード電極とし、コレクタ電極２４をカソード電極として、エミッタ電極２５から、コレクタ電極２４へ電流が流れる。すなわち、ｐ−形半導体領域１６およびｐ＋形半導体領域１７と、ｎ＋形半導体領域１１、ｎ形半導体領域１４、ｎ形半導体領域１３、およびｎ−形半導体領域１５とから構成されるダイオード２２０が、ＦＷＤとして動作する。
【００４９】
本実施形態においても、第１の実施形態と同様に、ｐ＋形半導体領域１２上に、ｎ形半導体領域１４に含まれる不純物よりも深い準位を有する不純物を含むｎ形半導体領域１３が設けられていることで、半導体装置２００に含まれるダイオード２２０について、高温におけるｐ＋形半導体領域１２からのリーク電流を低減し、かつ常温におけるサージ電圧の増加を抑制しつつ、オン抵抗の温度依存性を低減することが可能となる。
【００５０】
（変形例）
図６を用いて、第２の実施形態の変形例について説明する。
図６は、第２の実施形態に係る半導体装置２５０の一部の斜視断面図である。
半導体装置２５０は、例えば、ＲＣ−ＩＧＢＴである。
【００５１】
半導体装置２００は、半導体基板に形成されたトレンチ内にゲートが設けられた、いわゆるトレンチゲート型の構造を有していた。
これに対して、半導体装置２５０は、半導体基板表面にゲートが設けられた、いわゆるプレーナ型の構造を有している。
半導体装置２５０においても、第１の実施形態と同様に、半導体装置２５０に含まれるダイオード２２０について、高温におけるｐ＋形半導体領域１２からのリーク電流を低減し、かつ常温におけるサージ電圧の増加を抑制しつつ、オン抵抗の温度依存性を低減することが可能となる。
【００５２】
なお、図５および図６に表す半導体装置の構造例では、Ｙ方向において、一方の側にＩＧＢＴ２１０のみが形成され、他方の側にダイオード２２０のみが形成されていた。
しかし、図５および図６に表す例に限らず、例えば、Ｘ方向およびＹ方向において、ＩＧＢＴ２１０とダイオード２２０が交互に設けられている構造であってもよい。
【００５３】
上述した、各実施形態で述べた、各半導体領域における不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することができる。
【００５４】
本発明は、上述した実施形態以外にも、例えば、上述した各実施形態に係るパワーデバイスを内蔵する半導体集積回路装置等にも適用できる。
また、上述した実施形態では、半導体基板の材料としてシリコンを用いた場合について説明した。しかし、これに限らず、半導体基板の材料として、例えば、シリコンカーバイドを用いた半導体装置にも適用可能である。また、不純物材料としてリンやボロン等を例示したが、用いられる半導体基板の材料に応じて、不純物材料は適宜変更可能である。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５６】
１…ｎ＋形半導体領域  ２…ｐ＋形半導体領域  ３…ｎ形半導体領域  ４…ｎ形半導体領域  ５…ｎ−形半導体領域  ７…ｐ＋形半導体領域  ８…カソード電極  ９…アノード電極  １１…ｎ＋形半導体領域  １２…ｐ＋形半導体領域  １３…ｎ形半導体領域  １４…ｎ形半導体領域  １５…ｎ−形半導体領域  １７…ｐ＋形半導体領域  ２０… ｎ＋形半導体領域  ２２…ゲート電極  ２４…コレクタ電極  ２５…エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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