(57)【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の整数）個の入力信号を順次選択して出力する第１スイッチ回路と、
前記ｎ個の入力信号毎に対応して設けられた積分容量を、前記第１スイッチ回路による前記入力信号の選択に同期して演算増幅器の入出力間に接続することにより、前記ｎ個の入力信号を夫々別個に積分する積分回路と、を有し、
前記積分回路は、前記演算増幅器の入出力間に接続する前記積分容量を切り替えるとき、前記積分容量を介さずに前記演算増幅器の入出力間を接続した後に、前記第１スイッチ回路によって選択された前記入力信号に対応する前記積分容量を、前記演算増幅器の入出力間に接続する多入力積分回路であって、
前記第１スイッチ回路は、
正極側および負極側の出力端子を有し、前記ｎ個の入力信号を順次選択して、前記正極側および負極側の出力端子間から出力し、
前記積分回路は、
全差動型の演算増幅器と、
前記第１スイッチ回路の正極側の出力端子と前記演算増幅器の反転入力端子との間に接続される正極側のスイッチトキャパシタ回路と、
前記第１スイッチ回路の負極側の出力端子と前記演算増幅器の非反転入力端子との間に接続される負極側のスイッチトキャパシタ回路と、
前記ｎ個の入力信号に対応して設けられたｎ個の正極側の積分容量と、
前記ｎ個の入力信号に対応して設けられたｎ個の負極側の積分容量と、
前記ｎ個の正極側の積分容量のうち前記選択された入力信号に対応する正極側の積分容量を前記第１スイッチ回路と同期して選択し、この選択した正極側の積分容量を前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続する正極側の第２スイッチ回路と、
前記ｎ個の負極側の積分容量のうち前記選択された入力信号に対応する負極側の積分容量を前記第１スイッチ回路と同期して選択し、この選択した負極側の積分容量を前記演算増幅器の非反転入力端子と前記演算増幅器の反転出力端子との間に接続する負極側の第２スイッチ回路と、
前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続された正極側のスイッチ素子と、
前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続された負極側のスイッチ素子と、を含み、
前記正極側の第２スイッチ回路および前記負極側の第２スイッチ回路は、
選択する積分容量を切り替えるとき、前記正極側の積分容量を前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続せず、且つ前記負極側の積分容量を前記演算増幅器の非反転入力端子と前記演算増幅器の反転出力端子との間に接続しないデッドタイム期間を有し、
前記正極側のスイッチ素子および前記負極側のスイッチ素子は、
前記正極側の第２スイッチ回路によって前記正極側の積分容量が前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続され、且つ前記負極側の第２スイッチ回路によって前記負極側の積分容量が前記演算増幅器の非反転入力端子と前記演算増幅器の反転出力端子との間に接続される期間にオフし、前記デッドタイム期間にオンする
ことを特徴とする多入力積分回路。
【請求項２】
ｎ（ｎは２以上の整数）個の入力信号を順次選択して出力する第１スイッチ回路と、
前記ｎ個の入力信号毎に対応して設けられた積分容量を、前記第１スイッチ回路による前記入力信号の選択に同期して演算増幅器の入出力間に接続することにより、前記ｎ個の入力信号を夫々別個に積分する積分回路と、を有し、
前記積分回路は、前記演算増幅器の入出力間に接続する前記積分容量を切り替えるとき、前記積分容量を介さずに前記演算増幅器の入出力間を接続した後に、前記第１スイッチ回路によって選択された前記入力信号に対応する前記積分容量を、前記演算増幅器の入出力間に接続する多入力積分回路であって、
前記第１スイッチ回路は、
正極側および負極側の出力端子を有し、前記ｎ個の入力信号を順次選択して、前記正極側および負極側の出力端子間から出力し、
前記積分回路は、
全差動型の演算増幅器と、
前記第１スイッチ回路の正極側の出力端子と前記演算増幅器の反転入力端子との間に接続される正極側の抵抗と、
前記第１スイッチ回路の負極側の出力端子と前記演算増幅器の非反転入力端子との間に接続される負極側の抵抗と、
前記ｎ個の入力信号に対応して設けられたｎ個の正極側の積分容量と、
前記ｎ個の入力信号に対応して設けられたｎ個の負極側の積分容量と、
前記ｎ個の正極側の積分容量のうち前記選択された入力信号に対応する正極側の積分容量を前記第１スイッチ回路と同期して選択し、この選択した正極側の積分容量を前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続する正極側の第２スイッチ回路と、
前記ｎ個の負極側の積分容量のうち前記選択された入力信号に対応する負極側の積分容量を前記第１スイッチ回路と同期して選択し、この選択した負極側の積分容量を前記演算増幅器の非反転入力端子と前記演算増幅器の反転出力端子との間に接続する負極側の第２スイッチ回路と、
前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続された正極側のスイッチ素子と、
前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続された負極側のスイッチ素子と、を含み、
前記正極側の第２スイッチ回路および前記負極側の第２スイッチ回路は、
選択する積分容量を切り替えるとき、前記正極側の積分容量を前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続せず、且つ前記負極側の積分容量を前記演算増幅器の非反転入力端子と前記演算増幅器の反転出力端子との間に接続しないデッドタイム期間を有し、
前記正極側のスイッチ素子および前記負極側のスイッチ素子は、
前記正極側の第２スイッチ回路によって前記正極側の積分容量が前記演算増幅器の反転入力端子と前記演算増幅器の非反転出力端子との間に接続され、且つ前記負極側の第２スイッチ回路によって前記負極側の積分容量が前記演算増幅器の非反転入力端子と前記演算増幅器の反転出力端子との間に接続される期間にオフし、前記デッドタイム期間にオンする
ことを特徴とする多入力積分回路。
【請求項３】
請求項１または２に記載の多入力積分回路と、
前記第１スイッチ回路の正極側の出力端子から出力された信号から、フィードバック信号に基づいて選択された基準信号を減算する正極側の減算器と、
前記第１スイッチ回路の負極側の出力端子から出力された信号から、前記フィードバック信号に基づいて選択された基準信号を減算する負極側の減算器と、
前記積分回路の非反転出力端子から出力された信号と前記積分回路の反転出力端子から出力された信号との差電圧を量子化する量子化器と、
前記量子化器から出力された信号に基づいて前記フィードバック信号を生成するフィードバック回路と、を有する
ことを特徴とする多入力ΔΣ変調器。
【請求項４】
請求項３に記載の多入力ΔΣ変調器と、
前記量子化器から出力された信号を入力するディジタルフィルタと、
を有することを特徴とするＡ／Ｄ変換器。
【請求項５】
ｎ（ｎは２以上の整数）個の入力信号を順次選択して出力する第１スイッチ回路と、
前記ｎ個の入力信号毎に対応して設けられた積分容量を、前記第１スイッチ回路による前記入力信号の選択に同期して演算増幅器の入出力間に接続することにより、前記ｎ個の入力信号を夫々別個に積分する積分回路と、を有し、
前記積分回路は、
前記演算増幅器の入出力間に接続する前記積分容量を切り替えるとき、前記積分容量を介さずに前記演算増幅器の入出力間を接続した後に、前記第１スイッチ回路によって選択された前記入力信号に対応する前記積分容量を、前記演算増幅器の入出力間に接続する多入力積分回路であって、
前記積分回路は、
非反転入力端子が固定電位に接続された演算増幅器と、
前記第１スイッチ回路の出力端子と前記演算増幅器の反転入力端子との間に接続されるスイッチトキャパシタ回路と、
前記ｎ個の入力信号に対応して設けられたｎ個の積分容量と、
前記ｎ個の積分容量のうち前記選択された入力信号に対応する積分容量を前記第１スイッチ回路と同期して選択し、この選択した積分容量を前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に接続する第２スイッチ回路と、
前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に接続されたスイッチ素子と、を含み、
前記第２スイッチ回路は、
選択する積分容量を切り替えるとき、前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に積分容量を接続しないデッドタイム期間を有し、
前記スイッチ素子は、
前記第２スイッチ回路によって前記積分容量が前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に接続される期間にオフし、前記デッドタイム期間にオンする
ことを特徴とする多入力積分回路。
【請求項６】
ｎ（ｎは２以上の整数）個の入力信号を順次選択して出力する第１スイッチ回路と、
前記ｎ個の入力信号毎に対応して設けられた積分容量を、前記第１スイッチ回路による前記入力信号の選択に同期して演算増幅器の入出力間に接続することにより、前記ｎ個の入力信号を夫々別個に積分する積分回路と、を有し、
前記積分回路は、
前記演算増幅器の入出力間に接続する前記積分容量を切り替えるとき、前記積分容量を介さずに前記演算増幅器の入出力間を接続した後に、前記第１スイッチ回路によって選択された前記入力信号に対応する前記積分容量を、前記演算増幅器の入出力間に接続する多入力積分回路であって、
前記積分回路は、
非反転入力端子が固定電位に接続された演算増幅器と、
前記第１スイッチ回路の出力端子と前記演算増幅器の反転入力端子との間に接続される抵抗と、
前記ｎ個の入力信号に対応して設けられたｎ個の積分容量と、
前記ｎ個の積分容量のうち前記選択された入力信号に対応する積分容量を前記第１スイッチ回路と同期して選択し、この選択した積分容量を前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に接続する第２スイッチ回路と、
前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に接続されたスイッチ素子と、を含み、
前記第２スイッチ回路は、
選択する積分容量を切り替えるとき、前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に積分容量を接続しないデッドタイム期間を有し、
前記スイッチ素子は、
前記第２スイッチ回路によって前記積分容量が前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に接続される期間にオフし、前記デッドタイム期間にオンする
ことを特徴とする多入力積分回路。
【請求項７】
請求項５または６に記載の多入力積分回路と、
前記第１スイッチ回路から出力された信号から、フィードバック信号に基づいて選択された基準信号を減算する減算器と、
前記積分回路から出力された信号を量子化する量子化器と、
前記量子化器から出力された信号に基づいて前記フィードバック信号を生成するフィードバック回路と、を有する
ことを特徴とする多入力ΔΣ変調器。
【請求項８】
請求項７に記載の多入力ΔΣ変調器と、
前記量子化器から出力された信号を入力するディジタルフィルタと、
を有することを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力信号を積分する多入力積分回路、当該多入力積分回路を用いた多入力デルタ・シグマ（ΔΣ）変調器、および当該多入力ΔΣ変調器を用いたＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来から、多入力のΔΣ変調器や多入力のΔΣアナログ／ディジタル変換器（以下、「ΔΣＡ／Ｄ変換器」と称する。）には、複数の入力信号を積分する多入力積分回路が用いられている。従来から、多入力積分回路として、入力信号毎に演算増幅器（ＯＰアンプ）と積分容量を複数設けた構成の積分回路が広く知られている。
しかしながら、演算増幅器を複数設けた構成の多入力積分回路では、回路面積、消費電力、およびコストが増加するという問題がある。この問題を解決した多入力積分回路として、例えば、一つの演算増幅器と複数の積分容量を備え、複数の入力信号の積分結果を上記積分容量に選択的に保持させる構成の多入力積分回路が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２３４６３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示される多入力積分回路では、一つの入力信号を積分するとき、積分容量に蓄積される電荷量がその他の積分容量の電荷量に依存して変化することにより、積分の誤差が大きくなる場合があることを、本願発明者は見出した。以下、詳細に説明する。
【０００５】
図１１は、本願発明者が本願に先立って検討した多入力積分回路を用いた多入力ΔΣＡ／Ｄ変換器の構成を示す図である。同図に示される多入力ΔΣＡ／Ｄ変換器８は、２つの入力信号を別個に積分するための積分回路８１と、２つの入力信号に応じた電荷を選択的に積分回路８１に供給する入力回路８０と、減算器８４、８５とを備えている。多入力ΔΣＡ／Ｄ変換器８は、例えば全差動型のΔΣＡ／Ｄ変換回路であり、減算器８４、８５をはじめ、入力回路８０および積分回路８１には、入力信号の正側および負側に対応した回路が夫々設けられている。
【０００６】
多入力ΔΣＡ／Ｄ変換器８は、２つの入力信号Ｖｉｎ＿Ａ，Ｖｉｎ＿Ｂを時分割で交互に積分することにより、夫々の入力信号Ｖｉｎ＿Ａ，Ｖｉｎ＿Ｂを並列的にＡ／Ｄ変換する。具体的には、図１２に示すタイミングチャートにしたがって各スイッチのオン・オフを制御することにより、入力信号Ｖｉｎ＿Ａに比例した密度のパルス列と入力信号Ｖｉｎ＿Ｂに比例した密度のパルス列が時分割でディジタルフィルタ８６に順次入力され、入力信号Ｖｉｎ＿ＡのＡ／Ｄ変換結果と入力信号Ｖｉｎ＿ＢのＡ／Ｄ変換結果がディジタルフィルタ８６から出力される。
【０００７】
図１３は、図１１に示す多入力ΔΣＡ／Ｄ変換器の実験結果を示す図である。同図には、図１１に示す多入力ΔΣＡ／Ｄ変換器８において、入力信号Ｖｉｎ＿Ｂの電圧を固定し、入力信号Ｖｉｎ＿Ａの電圧を変化させたときの実験結果が示されている。同図において、横軸は、入力信号Ｖｉｎ＿Ａの電圧を表し、縦軸は、入力信号Ｖｉｎ＿Ｂと入力信号Ｖｉｎ＿ＢのＡ／Ｄ変換結果の入力換算電圧との誤差を表している。
【０００８】
図１３に示される実験結果によれば、多入力ΔΣＡ／Ｄ変換器８では、入力信号Ｖｉｎ＿Ａの電圧が大きくなるほど、入力信号Ｖｉｎ＿ＢのＡ／Ｄ変換結果の誤差が大きくなる。すなわち、２つの入力信号Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂを時分割で交互に積分して夫々の入力信号のＡ／Ｄ変換を行った場合、一方の入力信号のＡ／Ｄ変換結果が他方の入力信号の大きさに応じて変動してしまう。この問題は、上記多入力積分回路において、各スイッチの切り替わり時に発生するチャージインジェクションやクロックフィードスルーにより、一方の積分容量（例えばＣＦＢｐ）に流入する電荷量が、他方の積分容量（例えばＣＦＡｐ）に蓄積されている電荷量に応じて変化することに起因している。
【０００９】
例えば、図１４（Ａ）、（Ｂ）に示すように、スイッチ素子Ｓ２Ｂｐがオンしている状態からスイッチ素子Ｓ２Ｂｐをオフさせた場合、スイッチ素子Ｓ２Ｂｐをオフした直後（積分容量ＣＦＢｐを演算増幅器ＡＭＰの出力端子から遮断した直後）の演算増幅器ＡＭＰの出力端子の電圧Ｖｏｐは、寄生容量などの影響により、積分容量ＣＦＢｐの積分電圧（積分容量ＣＦＢｐの両端の電圧）に依存する。その後、図１４（Ｃ）に示すように、スイッチ素子Ｓ２Ａｐをオンさせて積分容量ＣＦＡｐを演算増幅器ＡＭＰに接続すると、チャージインジェクションやクロックフィードスルーの発生により、積分容量ＣＦＡｐに意図しない電荷が注入される。このとき、積分容量ＣＦＡｐに注入される電荷量は、演算増幅器ＡＭＰの出力電圧Ｖｏｐの直前の大きさによって変化する。このため、入力信号Ｖｉｎ＿ＡのＡ／Ｄ変換結果の誤差は、演算増幅器ＡＭＰの出力電圧Ｖｏｐの直前の大きさ、すなわち直前の入力信号Ｖｉｎ＿Ｂの電圧値に依存して変化する。
以上のように、特許文献１に示される多入力積分回路では、積分の誤差が変動するため、上記多入力積分回路をＡ／Ｄ変換器に適用するとＡ／Ｄ変換精度が悪化する場合がある。
【００１０】
以上のことから、本発明の目的は、多入力積分回路の誤差を低減することにある。
また、本発明の別の目的は、Ａ／Ｄ変換器によるＡ／Ｄ変換精度を向上させることにある。
【課題を解決するための手段】
【００１１】
本発明に係る多入力積分回路（１、３）は、ｎ（ｎは２以上の整数）個の入力信号を順次選択して出力する第１スイッチ回路（１０、２０）と、ｎ個の入力信号毎に対応して設けられた積分容量（ＣＦＡ、ＣＦＢ、ＣＦＡｐ、ＣＦＡｎ、ＣＦＢｐ、ＣＦＢｎ）を、第１スイッチ回路による入力信号の選択に同期して演算増幅器（ＡＭＰ、ＡＭＰＳ）の入出力間に接続することにより、ｎ個の入力信号を夫々別個に積分する積分回路（１１、２１）とを有し、積分回路は、演算増幅器の入出力間に接続する積分容量を切り替えるとき、積分容量を介さずに演算増幅器の入出力間を接続した後に、第１スイッチ回路によって選択された入力信号に対応する積分容量を、演算増幅器の入出力間に接続することを特徴とする。
【００１２】
本発明に係る多入力積分回路（１）において、第１スイッチ回路（１０）は、正極側および負極側の出力端子（Ｎ１Ｐ、Ｎ１Ｎ）を有し、ｎ個の入力信号を順次選択して正極側および負極側の出力端子間から出力し、積分回路は、全差動型の演算増幅器（ＡＭＰ）と、第１スイッチ回路の正極側の出力端子と演算増幅器の反転入力端子との間に接続される正極側のスイッチトキャパシタ回路（１１０）と、第１スイッチ回路の負極側の出力端子と演算増幅器の非反転入力端子との間に接続される負極側のスイッチトキャパシタ回路（１１１）と、ｎ個の入力信号に対応して設けられたｎ個の正極側の積分容量（ＣＦＡｐ、ＣＦＢｐ）と、ｎ個の入力信号に対応して設けられたｎ個の負極側の積分容量（ＣＦＡｎ、ＣＦＢｎ）と、ｎ個の正極側の積分容量のうち選択された入力信号に対応する正極側の積分容量を第１スイッチ回路と同期して選択し、この選択した正極側の積分容量を演算増幅器の反転入力端子と演算増幅器の非反転出力端子との間に接続する正極側の第２スイッチ回路（１１２）と、ｎ個の負極側の積分容量のうち選択された入力信号に対応する負極側の積分容量を第１スイッチ回路と同期して選択し、この選択した負極側の積分容量を演算増幅器の非反転入力端子と演算増幅器の反転出力端子との間に接続する負極側の第２スイッチ回路（１１３）と、演算増幅器の反転入力端子と演算増幅器の非反転出力端子との間に接続された正極側のスイッチ素子（Ｓ９ｐ）と、演算増幅器の反転入力端子と演算増幅器の非反転出力端子との間に接続された負極側のスイッチ素子（Ｓ９ｎ）と、を含み、正極側の第２スイッチ回路および負極側の第２スイッチ回路は、選択する積分容量を切り替えるとき、正極側の積分容量を演算増幅器の反転入力端子と演算増幅器の非反転出力端子との間に接続せず、且つ負極側の積分容量を演算増幅器の非反転入力端子と前記演算増幅器の反転出力端子との間に接続しないデッドタイム期間（Ｔｄ）を有し、正極側のスイッチ素子および負極側のスイッチ素子は、正極側の第２スイッチ回路によって正極側の積分容量が演算増幅器の反転入力端子と演算増幅器の非反転出力端子との間に接続され、且つ負極側の第２スイッチ回路によって負極側の積分容量が演算増幅器の非反転入力端子と前記演算増幅器の反転出力端子との間に接続される期間にオフし、デッドタイム期間にオンとする。
【００１３】
本発明に係る多入力ΔΣ変調器（２）は、上記積分回路（１）と、第１スイッチ回路の正極側の出力端子から出力された信号から、フィードバック信号に基づいて選択された基準信号を減算する正極側の減算器（１４）と、第１スイッチ回路の負極側の出力端子から出力された信号から、フィードバック信号に基づいて選択された基準信号を減算する負極側の減算器（１５）と、積分回路の非反転出力端子から出力された信号と積分回路の反転出力端子から出力された信号との差電圧を量子化する量子化器（１２）と、量子化器から出力された信号に基づいてフィードバック信号を生成するフィードバック回路（１３）とを有することを特徴とする。
【００１４】
本発明に係るＡ／Ｄ変換器（３）は、上記多入力ΔΣ変調器（２）と、前記量子化器から出力された信号を入力するディジタルフィルタ（１６）とを有することを特徴とする。
【００１５】
なお、上記説明において括弧を付した参照符号は、図面において当該参照符号が付された構成要素の概念に含まれるものを例示するに過ぎない。
【発明の効果】
【００１６】
以上説明したことにより、本発明によれば、多入力積分回路の誤差を低減することができる。また、本発明によれば、Ａ／Ｄ変換器によるＡ／Ｄ変換精度を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の実施の形態１に係る多入力積分回路の構成を示す図である。
【図２】図２は、実施の形態１に係る多入力積分回路における各スイッチ素子の動作を示すタイミングチャート図である。
【図３Ａ】図３Ａは、多入力積分回路における積分容量の切り替わり時の動作を説明するための図である。
【図３Ｂ】図３Ｂは、多入力積分回路における積分容量の切り替わり時の動作を説明するための図である。
【図３Ｃ】図３Ｃは、多入力積分回路における積分容量の切り替わり時の動作を説明するための図である。
【図４】図４は、実施の形態１に係る多入力積分回路を適用した多入力ΔΣ変調器を含むＡ／Ｄ変換器の構成を示す図である。
【図５】図５は、実施の形態１に係るＡ／Ｄ変換器の回路シミュレーション結果を示す図である。
【図６】図６は、実施の形態１に係る別の多入力積分回路を適用した多入力ΔΣ変調器を含むＡ／Ｄ変換器の構成を示す図である。
【図７】図７は、本発明の実施の形態２に係る多入力積分回路の構成を示す図である。
【図８】図８は、実施の形態２に係る多入力積分回路における各スイッチ素子の動作を示すタイミングチャート図である。
【図９】図９は、実施の形態２に係る多入力積分回路を適用した多入力ΔΣ変調器を含むＡ／Ｄ変換器の構成を示す図である。
【図１０】図１０は、実施の形態２に係る別の多入力積分回路を適用した多入力ΔΣ変調器を含むＡ／Ｄ変換器の構成を示す図である。
【図１１】図１１は、本願発明者が本願に先立って検討した多入力積分回路を用いた多入力ΔΣＡ／Ｄ変換器の構成を示す図である。
【図１２】図１２は、図１１に示す多入力ΔΣＡ／Ｄ変換器における各スイッチ素子の動作を示すタイミングチャート図である。
【図１３】図１３は、図１１に示す多入力ΔΣＡ／Ｄ変換器の実験結果を示す図である。
【図１４Ａ】図１４Ａは、図１１に示す多入力積分回路における積分容量の切り替わり時の動作を説明するための図である。
【図１４Ｂ】図１４Ｂは、図１１に示す多入力積分回路における積分容量の切り替わり時の動作を説明するための図である。
【図１４Ｃ】図１４Ｃは、図１１に示す多入力積分回路における積分容量の切り替わり時の動作を説明するための図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図を参照して説明する。
【００１９】
≪実施の形態１≫
〈全差動型の多入力積分回路〉
図１は、本発明の一実施の形態に係る多入力積分回路の構成を示す図である。
同図に示される多入力積分回路１は、ｎ（ｎは２以上の整数）個の入力信号を時分割に順次積分して出力する全差動スイッチトキャパシタ型の積分回路である。多入力積分回路１は、１つの演算増幅器に接続される複数の積分容量を入力信号毎に時分割に切り替えることにより、夫々の入力信号に対する積分を可能にしている。また、多入力積分回路１は、積分容量を切り替える際に、積分容量を介さずに演算増幅器の入出力間を接続する（例えば短絡する）ことにより、各スイッチの切り替わり時に発生するチャージインジェクションやクロックフィードスルーによって積分容量に流入する電荷量の変動を抑える機能を有している。以下、多入力積分回路１の具体的な構成について説明する。
【００２０】
なお、本明細書では、本発明に係る多入力積分回路および後述する多入力ΔΣ変調器に、２つ（ｎ＝２）の入力信号Ｖｉｎ＿Ａ，Ｖｉｎ＿Ｂが入力される場合を例に説明するが、入力信号の数（ｎ）は特に制限されない。
【００２１】
図１に示されるように、多入力積分回路１は、入力スイッチ回路１０、積分回路１１、および制御信号生成部１７を備えている。
【００２２】
入力スイッチ回路１０は、複数の入力信号を順次選択して出力する。具体的に、入力スイッチ回路１０は、正極側の入力端子ＰＩＡｐと負極側の入力端子ＰＩＡｎとの間に供給された入力信号Ｖｉｎ＿Ａと、正極側の入力端子ＰＩＢｐと負極側の入力端子ＰＩＢｎとの間に供給された入力信号Ｖｉｎ＿Ｂとを順次選択して出力する。
より具体的には、入力スイッチ回路１０は、スイッチ素子Ｓ１Ｂｐ、Ｓ１Ａｐ、Ｓ１Ａｎ、Ｓ１Ｂｎを含む。スイッチ素子Ｓ１Ｂｐは、一端が入力端子ＰＩＢｐに接続され、他端がノードＮ１ｐに接続される。スイッチ素子Ｓ１Ａｐは、一端が入力端子ＰＩＡｐに接続され、他端がノードＮ１ｐに接続される。スイッチ素子Ｓ１Ｂｎは、一端が入力端子ＰＩＢｎに接続され、他端がノードＮ１ｎに接続される。スイッチ素子Ｓ１Ａｎは、一端が入力端子ＰＩＡｎに接続され、他端がノードＮ１ｎに接続される。
【００２３】
スイッチ素子Ｓ１Ｂｐ、Ｓ１Ａｐ、Ｓ１Ａｎ、Ｓ１Ｂｎは、例えばアナログスイッチであり、例えばＰチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタを並列に接続した回路構成を有している。なお、本実施の形態では、本発明に係る多入力積分回路および後述する多入力ΔΣ変調器に用いられるその他のスイッチ素子も、アナログスイッチであるとする。
【００２４】
積分回路１１は、入力スイッチ回路１０から出力された信号を積分する。具体的に、積分回路１１は、演算増幅器ＡＭＰ、正極側のスイッチトキャパシタ回路１１０、負極側のスイッチトキャパシタ回路１１１、複数の積分容量ＣＦＡｐ、ＣＦＡｎ、ＣＦＢｐ、ＣＦＢｎ、およびスイッチ回路１１２、１１３を有する。演算増幅器ＡＭＰは、全差動型のＯＰアンプである。
【００２５】
スイッチトキャパシタ回路１１０は、入力スイッチ回路１０の正極側の出力端子（ノードＮ１ｐ）と演算増幅器ＡＭＰの反転入力端子との間に接続される。具体的に、スイッチトキャパシタ回路１１０は、入力容量ＣＩＮｐ、およびスイッチ素子Ｓ３ｐ、Ｓ４ｐ、Ｓ５ｐを含む。入力容量ＣＩＮｐは、一端がノードＮ１ｐに接続され、他端がノードＮ２ｐに接続される。スイッチ素子Ｓ３ｐは、一端がノードＮ１ｐに接続され、他端がグラウンドノードに接続される。スイッチ素子Ｓ４ｐは、一端がノードＮ２ｐに接続され、他端がグラウンドノードに接続される。スイッチ素子Ｓ５ｐは、一端がノードＮ２ｐに接続され、他端が演算増幅器ＡＭＰの反転入力端子に接続される。
【００２６】
スイッチトキャパシタ回路１１１は、入力スイッチ回路１０の負極側の出力端子（ノードＮ１ｎ）と演算増幅器ＡＭＰの非反転入力端子との間に接続される。具体的に、スイッチトキャパシタ回路１１１は、入力容量ＣＩＮｎ、およびスイッチ素子Ｓ３ｎ、Ｓ４ｎ、Ｓ５ｎを含む。入力容量ＣＩＮｎは、一端がノードＮ１ｎに接続され、他端がノードＮ２ｎに接続される。スイッチ素子Ｓ３ｎは、一端がノードＮ１ｎに接続され、他端がグラウンドノードに接続される。スイッチ素子Ｓ４ｎは、一端がノードＮ２ｎに接続され、他端がグラウンドノードに接続される。スイッチ素子Ｓ５ｎは、一端がノードＮ２ｎに接続され、他端が演算増幅器ＡＭＰの反転入力端子に接続される。
【００２７】
積分容量ＣＦＡｐ、ＣＦＡｎ、ＣＦＢｐ、ＣＦＢｎは、夫々の入力信号に対応して設けられている。例えば、積分容量ＣＦＡｐ、ＣＦＡｎは、入力信号Ｖｉｎ＿Ａを積分するときに用いられる容量であり、積分容量ＣＦＢｐ、ＣＦＢｎは、入力信号Ｖｉｎ＿Ｂを積分するときに用いられる容量である。積分容量ＣＦＡｐ、ＣＦＢｐの夫々の一端は、演算増幅器ＡＭＰの反転入力端子に共通に接続される。また、積分容量ＣＦＡｎ、ＣＦＢｎの夫々の一端は、演算増幅器ＡＭＰの非反転入力端子に共通に接続される。
【００２８】
スイッチ回路１１２、１１３は、積分容量を切り換えるための容量切換回路として機能する。具体的に、スイッチ回路１１２は、複数の積分容量ＣＦＡｐ、ＣＦＢｐのうち入力スイッチ回路１０によって選択された入力信号に対応する積分容量を入力スイッチ回路１０と同期して選択し、この選択した積分容量を演算増幅器ＡＭＰの反転入力端子と非反転出力端子との間に接続する。また、スイッチ回路１１３は、複数の積分容量ＣＦＡｎ、ＣＦＢｎのうち入力スイッチ回路１０によって選択された入力信号に対応する積分容量を入力スイッチ回路１０と同期して選択し、この選択した積分容量を演算増幅器ＡＭＰの非反転入力端子と反転出力端子との間に接続する。
【００２９】
より具体的に、スイッチ回路１１２は、一端が積分容量ＣＦＡｐの他端に接続され、他端が演算増幅器ＡＭＰの非反転出力端子に接続されるスイッチ素子Ｓ２Ａｐと、一端が積分容量ＣＦＢｐの他端に接続され、他端が演算増幅器ＡＭＰの非反転出力端子に接続されるスイッチ素子Ｓ２Ｂｐとを含む。また、スイッチ回路１１３は、一端が積分容量ＣＦＡｎの他端に接続され、他端が演算増幅器ＡＭＰの反転出力端子に接続されるスイッチ素子Ｓ２Ａｎと、一端が積分容量ＣＦＢｎの他端に接続され、他端が演算増幅器ＡＭＰの反転出力端子に接続されるスイッチ素子Ｓ２Ｂｎとを含む。
【００３０】
スイッチ素子Ｓ９ｐ、Ｓ９ｎは、演算増幅器ＡＭＰの入出力端子を、積分容量を介さずに接続するための素子である。具体的に、スイッチ素子Ｓ９ｐは、一端が演算増幅器ＡＭＰの反転入力端子に接続され、他端が演算増幅器ＡＭＰの非反転出力端子に接続される。また、スイッチ素子Ｓ９ｎは、一端が演算増幅器ＡＭＰの非反転入力端子に接続され、他端が演算増幅器ＡＭＰの反転出力端子に接続される。
【００３１】
制御信号生成部（ＣＧＥＮ）１７は、多入力積分回路１における各スイッチ素子のオン・オフを制御するための制御信号Φ１〜Φ３、ΦＡ、ΦＢ、Φ１Ａ、Φ１Ｂを夫々生成する。制御信号Φ１〜Φ３、ΦＡ、ΦＢ、Φ１Ａ、Φ１Ｂは、例えば一定周期毎にハイレベル／ローレベルが切り替わるディジタル信号である。
具体的に、制御信号Φ１は、スイッチ素子Ｓ４ｐ、Ｓ４ｎのオン・オフの制御に用いられる。制御信号Φ２は、スイッチ素子Ｓ３ｐ、Ｓ３ｎ、Ｓ５ｐ、Ｓ５ｎのオン・オフの制御に用いられる。制御信号Φ３は、スイッチ素子Ｓ９ｐ、Ｓ９ｎのオン・オフの制御に用いられる。制御信号ΦＡは、スイッチ素子Ｓ２Ａｐ、Ｓ２Ａｎのオン・オフの制御に用いられる。制御信号ΦＢは、スイッチ素子Ｓ２Ｂｐ、Ｓ２Ｂｎのオン・オフの制御に用いられる。制御信号Φ１Ａは、スイッチ素子Ｓ１Ａｐ、Ｓ１Ａｎのオン・オフの制御に用いられる。制御信号Φ１Ｂは、スイッチ素子Ｓ１Ｂｐ、Ｓ１Ｂｎのオン・オフの制御に用いられる。
なお、図１では、各スイッチ素子を表す参照符号の後に続けて、そのスイッチ素子のオン・オフを制御する制御信号を表す参照符号を、括弧付きで記している。
【００３２】
次に、多入力積分回路１の動作について説明する。
図２は、多入力積分回路１における各スイッチ素子の動作を示すタイミングチャート図である。同図において、各スイッチ素子は、制御信号Φ１〜Φ３、ΦＡ、ΦＢ、Φ１Ａ、Φ１Ｂがハイレベルのときにオン、ローレベルのときにオフするものとして説明する。
【００３３】
多入力積分回路１では、入力信号Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂに対応した各フェーズ（期間ＴＡ、ＴＢ）において、図２に示すように各スイッチ素子のオン・オフが制御されることにより、入力信号Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂの積分が時分割で行われる。
具体的に、期間ＴＡにおいて、入力信号Ｖｉｎ＿Ａを積分するとともに、入力信号Ｖｉｎ＿Ａの積分結果を保持する。すなわち、期間ＴＡにおいて、時刻ｔ１からｔ２までの期間に、制御信号Φ１、Φ１Ａ、およびΦＡがハイレベルになることにより、スイッチ素子Ｓ４ｐ、Ｓ４ｎ、Ｓ１Ａｐ、Ｓ１Ａｎ、Ｓ２Ａｐ、およびＳ２Ａｎがオンし、制御信号Φ２、Φ１Ｂ、ΦＢ、およびΦ３がローレベルになることにより、スイッチ素子Ｓ３ｐ、Ｓ３ｎ、Ｓ５ｐ、Ｓ５ｎ、Ｓ１Ｂｐ、Ｓ１Ｂｎ、Ｓ２Ｂｐ、Ｓ２Ｂｎ、Ｓ９ｐ、およびＳ９ｎがオフする。その後、時刻ｔ２からｔ３までの期間に、制御信号Φ２、およびΦＡがハイレベルになることにより、スイッチＳ３ｐ、Ｓ３ｎ、Ｓ５ｐ、Ｓ５ｎ、Ｓ２Ａｐ、およびＳ２Ａｎがオンし、制御信号Φ１、Φ１Ａ、Φ１Ｂ、ΦＢ、Φ３がローレベルになることにより、スイッチ素子Ｓ４ｐ、Ｓ４ｎ、Ｓ１Ａｐ、Ｓ１Ａｎ、Ｓ１Ｂｐ、Ｓ１Ｂｎ、Ｓ２Ｂｐ、Ｓ２Ｂｎ、Ｓ９ｐ、およびＳ９ｎがオフする。この結果、期間ＴＡにおいて、入力信号（電圧）Ｖｉｎ＿Ａが積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ２Ａｐ、Ｓ２Ａｎがオフしてから次にオンするまでの間、入力電圧の積分結果は容量ＣＦＡｐ、ＣＦＡｎに保持される。
【００３４】
また、期間ＴＢにおいて、入力信号Ｖｉｎ＿Ｂを積分するとともに、入力信号Ｖｉｎ＿Ｂの積分結果を保持する。すなわち、期間ＴＢにおいて、時刻ｔ４からｔ５までの期間に、制御信号Φ１、Φ１Ｂ、およびΦＢがハイレベルになることにより、スイッチ素子Ｓ４ｐ、Ｓ４ｎ、Ｓ１Ｂｐ、Ｓ１Ｂｎ、Ｓ２Ｂｐ、およびＳ２Ｂｎがオンし、制御信号Φ２、Φ１Ａ、ΦＡ、およびΦ３がローレベルになることにより、スイッチ素子Ｓ３ｐ、Ｓ３ｎ、Ｓ５ｐ、Ｓ５ｎ、Ｓ１Ａｐ、Ｓ１Ａｎ、Ｓ２Ａｐ、Ｓ２Ａｎ、Ｓ９ｐ、およびＳ９ｎがオフする。その後、時刻ｔ５からｔ６までの期間に、制御信号Φ２、およびΦＢがハイレベルになることにより、スイッチＳ３ｐ、Ｓ３ｎ、Ｓ５ｐ、Ｓ５ｎ、Ｓ２Ｂｐ、およびＳ２Ｂｎがオンし、制御信号Φ１、Φ１Ａ、Φ１Ｂ、ΦＡ、Φ３がローレベルになることにより、スイッチ素子Ｓ４ｐ、Ｓ４ｎ、Ｓ１Ａｐ、Ｓ１Ａｎ、Ｓ１Ｂｐ、Ｓ１Ｂｎ、Ｓ２Ａｐ、Ｓ２Ａｎ、Ｓ９ｐ、およびＳ９ｎがオフする。この結果、期間ＴＢにおいて、入力信号（電圧）Ｖｉｎ＿Ｂが積分され、その積分結果が出力端子ＯＵＴから出力される。また、スイッチＳ２Ｂｐ、Ｓ２Ｂｎがオフしてから次にオンするまでの間、入力電圧の積分結果は容量ＣＦＢｐ、ＣＦＢｎに保持される。
【００３５】
図２に示されるように、多入力積分回路１では、入力信号Ｖｉｎ＿Ａを積分する期間ＴＡと入力信号Ｖｉｎ＿Ｂを積分する期間ＴＢは、デッドタイム期間Ｔｄを挟んで交互に繰り返される。デッドタイム期間Ｔｄとは、入力信号を積分しない期間であり、具体的には、演算増幅器ＡＭＰの入出力間に積分容量を接続しない期間である。より具体的には、図２に示すように、デッドタイム期間Ｔｄは、正極側の積分容量ＣＦＡｐ、ＣＦＢｐを演算増幅器ＡＭＰの反転入力端子と非反転出力端子との間に接続せず、且つ負極側の積分容量ＣＦＡｎ、ＣＦＢｎを演算増幅器ＡＭＰの非反転入力端子と反転出力端子との間に接続しない期間である。
【００３６】
デッドタイム期間Ｔｄでは、制御信号Φ３がハイレベルになる。これにより、スイッチ素子Ｓ９ｐ、Ｓ９ｎがオンし、演算増幅器ＡＭＰの入出力端子間が短絡する。その結果、積分容量ＣＦＡｐ、ＣＦＡｎ（ＣＦＢｐ、ＣＦＢｎ）が演算増幅器ＡＭＰに接続される直前のタイミング、すなわち、スイッチ素子Ｓ２Ａｐ、Ｓ２Ａｎ（Ｓ２Ｂｐ、Ｓ２Ｂｎ）がオンする直前のタイミングにおける演算増幅器ＡＭＰの出力電圧をリセットすることができ、スイッチ素子の切り替わり時に積分容量に流入する電荷量の変動を抑えることが可能となる。この原理について、図３乃至図３Ｃを用いて、より詳細に説明する。
【００３７】
図３Ａ乃至３Ｃは、実施の形態１に係る多入力積分回路における積分容量の切り替わり時の動作を説明するための図である。
なお、図３Ａ乃至３Ｃには、積分容量の切り替わり時の動作を説明するために必要な機能部のみ図示しており、多入力積分回路１におけるその他の機能部については、図示を省略している。
また、ここでは、演算増幅器ＡＭＰの反転入力端子側に接続されるスイッチ素子Ｓ９ｐ、Ｓ２Ｂｐ、Ｓ２Ａｐおよび積分容量ＣＦＡｐ、ＣＦＢｐを例に積分容量ＣＦＡｐ、ＣＦＢｐの切り替わり時の動作を説明するが、演算増幅器ＡＭＰの非反転入力端子側に接続された積分容量ＣＦＡｎ、ＣＦＢｎの切り替わり時の動作も同様であり、その詳細な説明を省略する。
【００３８】
図３Ａは、スイッチＳ２Ａｐをオフした直後（例えば図２における時刻ｔ３の直後）の各スイッチ素子の状態を示している。同図に示されるように、スイッチＳ２Ｂｐ、Ｓ９ｐがオフしている状態でスイッチＳ２Ａｐがオフすると（例えば図２における時刻ｔ３の直後）、演算増幅器ＡＭＰの反転入力端子と非反転出力端子は、ともにオープン（開放）状態となる。そのため、非反転出力端子の電圧Ｖｏｐは、直前に接続されていた積分容量ＣＦＡｐの電荷量（電圧）、すなわち、入力信号Ｖｉｎ＿Ａの電圧に依存した値となる。
【００３９】
その後、図３Ｂに示すように、スイッチＳ９ｐがオンすると（例えば図２における時刻ｔ３からｔ４までのデッドタイム期間Ｔｄ）、演算増幅器ＡＭＰの反転入力端子と非反転出力端子とが短絡し、演算増幅器ＡＭＰの非反転入力端子と反転出力端子とが短絡する。全差動型の演算増幅器ＡＭＰは、非反転出力端子の電圧と反転出力端子の電圧の中間電圧が一定となるように動作する（コモンフィードバック動作）。これにより、演算増幅器ＡＭＰは、直前に接続されていた積分容量ＣＦＡｐの電荷量によらず、非反転出力端子（正側）および反転入力端子（負側）から一定の電圧が出力される。その結果、図３Ｃに示すように、スイッチＳ９ｐをオフし、スイッチＳ２Ｂｐをオンした直後（例えば図２における時刻ｔ４の直後）に、チャージインジェクションやクロックフィードスルーにより、接続された積分容量ＣＦＢｐに対する意図しない電荷Ｑｓの注入が起こったとしても、その電荷注入量は、直前のフェーズ（例えば図２における時刻ｔ１からｔ３までの期間ＴＡ）で接続されていた積分容量ＣＦＡｐの電荷量の影響を受けない。
これにより、多入力積分回路１は、誤差の少ない積分動作が可能となる。
【００４０】
〈全差動型の多入力ΔΣＡ／Ｄ変換器〉
次に、実施の形態１に係る多入力積分回路１の適用例として、多入力積分回路１を適用した多入力ΔΣ変調器を含むＡ／Ｄ変換器について説明する。
図４は、実施の形態１に係る多入力積分回路１を適用した多入力ΔΣ変調器を含むＡ／Ｄ変換器の構成を示す図である。
同図に示されるＡ／Ｄ変換器３は、複数の入力信号を時分割にＡ／Ｄ変換する全差動スイッチトキャパシタ型のΔΣＡ／Ｄ変換回路である。Ａ／Ｄ変換器３は、例えば、温度調整器や流量調節器、圧力調節器等の計装機器に適用することができる。
【００４１】
Ａ／Ｄ変換器３は、複数の入力信号に対して時分割にΔΣ変調処理を施して出力するΔΣ変調器２と、ディジタルフィルタ回路（ＤＦＬＴＲ）１６とを備えている。Ａ／Ｄ変換器３は、ΔΣ変調器２およびディジタルフィルタ回路（ＤＦＬＴＲ）１６が、例えば公知のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）製造プロセスやＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）製造プロセス等によって１個の半導体基板に形成された１チップの半導体装置として実現されている。
なお、本実施の形態では、前述の多入力積分回路１と同様に、２つの入力信号Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂを時分割にＡ／Ｄ変換する場合を例に説明する。また、Ａ／Ｄ変換器３において、多入力積分回路２と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４２】
ΔΣ変調器２は、入力スイッチ回路１０、積分回路１１、量子化器（ＣＭＰ）１２、フィードバック回路（ＦＢＣ）１３、減算回路１４、１５、および制御信号生成部１７を有している。
入力スイッチ回路１０と積分回路１１とは、前述した多入力積分回路１を実現している。
【００４３】
減算器１４、１５は、入力スイッチ回路１０から出力された信号から、フィードバック信号に基づいて選択された基準信号を減算する回路である。具体的に、正極側の減算器１４は、スイッチ素子Ｓ８ｐ、Ｓ８Ｘｐ、スイッチＳ７ｐ、および容量ＣＰＦｐを含む。容量ＣＰＦｐの一端は、ノードＮ２ｐに接続される。また、容量ＣＰＦｐの他端は、スイッチＳ８ｐを介して基準信号＋Ｖｒｅｆに、スイッチＳ８Ｘｐを介して基準信号−Ｖｒｅｆに、スイッチＳ７ｐを介してグラウンドノードに夫々接続される。スイッチ素子Ｓ８ｐ、Ｓ８Ｘｐは、制御信号Φ１に同期してオン・オフが制御される。例えば、スイッチ素子Ｓ８ｐ、Ｓ８Ｘｐは、後述するフィードバック回路１３から出力された信号Ｖ（Ｌ）＊Φ１、Ｖ（Ｈ）＊Φ１に基づいてオン・オフが夫々制御される。例えば、スイッチ素子Ｓ８ｐは、量子化器１２の出力信号Ｖがハイレベル（Ｈ）であるときにオフし、量子化器１２の出力信号Ｖがローレベル（Ｌ）であるときに、制御信号Φ１に同期してオン・オフが制御される。また、スイッチ素子Ｓ８ｎは、量子化器１２の出力信号Ｖがローレベルであるときにオフし、量子化器１２の出力信号Ｖがハイレベル（Ｈ）であるときに、制御信号Φ１に同期してオン・オフが制御される。スイッチＳ７ｐは、制御信号Φ２に基づいてオン・オフが制御される。
【００４４】
また、負極側の減算器１５は、スイッチ素子Ｓ８ｎ、Ｓ８Ｘｎ、スイッチＳ７ｎ、および容量ＣＰＦｎを含む。容量ＣＰＦｎの一端は、ノードＮ２ｎに接続される。また、容量ＣＰＦｎの他端は、スイッチＳ８ｎを介して基準信号＋Ｖｒｅｆに、スイッチＳ８Ｘｎを介して基準信号−Ｖｒｅｆに、スイッチＳ７ｎを介してグラウンドノードに夫々接続される。スイッチ素子Ｓ８ｎ、Ｓ８Ｘｎは、フィードバック回路１３から出力された信号Ｖ（Ｈ）＊Φ１、Ｖ（Ｌ）＊Φ１によってオン・オフが夫々制御される。例えば、スイッチ素子Ｓ８ｎは、量子化器１２の出力信号Ｖがローレベル（Ｌ）であるときにオフし、量子化器１２の出力信号Ｖがハイレベル（Ｈ）であるときに、制御信号Φ１に同期してオン・オフが制御される。また、スイッチ素子Ｓ８Ｘｎは、量子化器１２の出力信号Ｖがハイレベルであるときにオフし、量子化器１２の出力信号Ｖがローレベルであるときに、制御信号Φ１に同期してオン・オフが制御される。スイッチＳ７ｎは、制御信号Φ２に基づいてオン・オフが制御される。
上記のように減算器１４、１５を構成することにより、入力信号Ｖｉｎ＿Ａ，Ｖｉｎ＿Ｂを減算器１４、１５によって減算し、減算した信号が積分回路１１によって積分される。
【００４５】
量子化器１２は、積分回路１１における演算増幅器ＡＭＰの非反転出力端子の出力Ｖｏｐ信号と反転出力端子の出力信号Ｖｏｎとの差電圧を量子化し、ハイレベル（Ｈ）またはローレベル（Ｌ）の出力信号Ｖを生成する。例えば、量子化器１２は、コンパレータから構成されており、差動増幅回路ＡＭＰの出力信号Ｖｏｐと出力信号Ｖｏｎの差電圧が閾値を超えているか否かを判定し、閾値を超えている場合に出力信号Ｖをハイレベルにし、閾値を超えていない場合に出力信号Ｖをローレベルにする。なお、以下の説明では、出力信号Ｖがハイレベルである場合をＶ（Ｈ）と表記し、出力信号Ｖがローレベルである場合をＶ（Ｌ）と表記する。
【００４６】
フィードバック回路１３は、量子化器１２から出力された信号に基づいてフィードバック信号Ｖ（Ｌ）＊Φ１、Ｖ（Ｈ）＊Φ１を生成する。具体的にフィードバック回路１３は、例えば、直列に接続された２つの遅延回路（ＤＦＦ）１３１、１３２と、論理回路（ＬＧＣ）１３３とを含む。遅延回路１３１、１３２は、制御信号Φ２の反転信号をクロックとして動作するＤフリップフロップ回路であり、各入力信号Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂを積分するタイミングに合わせて、量子化器１２の出力信号Ｖを遅延させて論理回路１３３に供給する。論理回路１３３は、量子化器１２の出力信号Ｖがハイレベルであるときにローレベルとなり、出力信号Ｖがローレベルであるときに、制御信号Φ１と同期してハイレベル・ローレベルが切り替わるフィードバック信号Ｖ（Ｌ）＊Φ１を生成する。また、論理回路１３３は、量子化器１２の出力信号Ｖがローレベルであるときにローレベルとなり、出力信号Ｖがハイレベルであるときに、制御信号Φ１と同期してハイレベル・ローレベルが切り替わるフィードバック信号Ｖ（Ｈ）＊Φ１を生成する。
上記のようにフィードバック回路１３を構成することにより、入力信号Ｖｉｎ＿Ａ（またはＶｉｎ＿Ｂ）の（ｎ＋１）回目の積分の際に、入力信号Ｖｉｎ＿Ａ（またはＶｉｎ＿Ｂ）のｎ回目の積分結果がフィードバックされる。
【００４７】
上記のΔΣ変調器２によれば、多入力積分回路１によって入力信号Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂが時分割に積分され、それらの積分結果が量子化器１２に入力されることにより、入力信号Ｖｉｎ＿Ａの振幅に比例した密度のパルス列（出力信号Ｖ）と、入力信号Ｖｉｎ＿Ｂの振幅に比例した密度のパルス列（出力信号Ｖ）とが時分割に出力される。
【００４８】
ディジタルフィルタ回路１６は、ΔΣ変調器２から出力された、入力信号Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂに対応する夫々のパルス列に対して別個にフィルタ処理（例えばローパスフィルタ処理）を行い、その処理結果をＡ／Ｄ変換結果ＤＯ＿Ａ、ＤＯ＿Ｂとして夫々出力する。
【００４９】
図５に、実施の形態１に係るＡ／Ｄ変換器の回路シミュレーション結果を示す。
図５において、横軸は、入力信号Ｖｉｎ＿Ａの電圧〔Ｖ〕を表し、縦軸は、積分容量ＣＦＢｐの電圧の変化量〔ｍＶ〕を表している。同図には、回路シミュレータ（ＳＰＩＣＥ）によるＡ／Ｄ変換器３の過渡解析結果として、Ａ／Ｄ変換器３に入力される入力信号Ｖｉｎ＿Ｂの電圧を固定し、入力信号Ｖｉｎ＿Ａの電圧を変化させたときの積分容量ＣＦＢｐの電圧（両端の電圧）の変動量の特性が示されている。
【００５０】
図５において、参照符号４００は、実施の形態１に係る多入力積分回路（スイッチ素子Ｓ９ｐ、Ｓ９ｎあり）を用いたＡ／Ｄ変換器３における積分容量ＣＦＢｐの電圧変動量の特性を表している。また、参照符号４０１は、Ａ／Ｄ変換器３の比較例として、前述の図１１に示した先行検討例に係る多入力積分回路（スイッチ素子Ｓ９ｐ、Ｓ９ｎなし）を用いたΔΣ型のＡ／Ｄ変換器における積分容量ＣＦＢｐの電圧変動量の特性を表している。
【００５１】
図５に示される回路シミュレーション結果から理解されるように、先行検討例に係る多入力積分回路を用いたＡ／Ｄ変換器（図１１参照）では、前述したように、直前に積分（Ａ／Ｄ変換）した入力信号Ｖｉｎ＿Ａの大きさによって積分容量ＣＦＢｐの電圧変動量が変化する。これに対し、実施の形態１に係る多入力積分回路１を用いたＡ／Ｄ変換器３では、積分容量を切り換える際に、演算増幅器ＡＭＰの入出力間を短絡して演算増幅器ＡＭＰの出力電圧をリセットするので、積分容量ＣＦＢｐに対する意図しない電荷注入が起きても、その電荷注入量は、直前に積分した入力信号Ｖｉｎ＿Ａによらず、略一定となる。これにより、実施の形態１に係る多入力積分回路１を用いたＡ／Ｄ変換器３では、入力信号の積分結果は、他の入力信号の大きさに依存しない。
【００５２】
以上、実施の形態１に係る多入力積分回路によれば、積分容量を切り換える際に、演算増幅器ＡＭＰの入出力間を短絡して演算増幅器ＡＭＰの出力電圧をリセットするので、積分容量に対する意図しない電荷注入が起きても、その電荷注入量が略一定となり、各入力信号に対する積分の誤差を低減することができる。
【００５３】
また、実施の形態１に係る多入力積分回路を適用した全差動スイッチトキャパシタ型のΔΣＡ／Ｄ変換器によれば、上述したように多入力積分回路によって各入力信号に対する積分の誤差を低減することができるので、Ａ／Ｄ変換の変換精度を向上させることができる。
【００５４】
なお、実施の形態１に係る多入力積分回路１では、積分回路としてスイッチトキャパシタ型の積分回路１１を用いたが、ＣＲ型の積分回路を用いることも可能である。例えば、図６に示すように、スイッチトキャパシタ回路１１０、１１１の代わりに抵抗Ｒ１ｐ、Ｒ１ｎを設け、減算回路１４のスイッチ素子Ｓ７ｐおよび容量ＣＰＦｐの代わりに抵抗ＲＦｐを設け、減算回路１５のスイッチ素子Ｓ７ｎおよび容量ＣＰＦｎの代わりに抵抗ＲＦｎを設けたＡ／Ｄ変換器３Ａとしてもよい。これによれば、前述した図４のＡ／Ｄ変換器３と同様に、多入力積分回路によって各入力信号に対する積分の誤差を低減することができるので、Ａ／Ｄ変換の変換精度を向上させることができる。
【００５５】
≪実施の形態２≫
〈シングルエンド型の多入力積分回路〉
実施の形態２に係る多入力積分回路は、シングルエンド型の積分回路を有する点で、全差動型の積分回路を有する実施の形態１に係る多入力積分回路１と相違し、その他の点は実施の形態１に係る多入力積分回路１と同様である。
図７に、実施の形態２に係る多入力積分回路の構成を示す。同図において、実施の形態１に係る多入力積分回路１と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００５６】
図７に示されるように、多入力積分回路４は、入力スイッチ回路２０、積分回路２１、および制御信号生成部１７を備えている。
入力スイッチ回路２０は、スイッチ素子Ｓ１Ａ、Ｓ１Ｂを含む。スイッチ素子Ｓ１Ｂは、一端が入力端子ＰＩＡに接続され、他端がノードＮ１に接続される。スイッチ素子Ｓ１Ａは、一端が入力端子ＰＩＢに接続され、他端がノードＮ１に接続される。
【００５７】
積分回路２１は、入力スイッチ回路２０から出力された信号を積分する。具体的に、積分回路２１は、演算増幅器ＡＭＰＳ、スイッチトキャパシタ回路２１０、複数の積分容量ＣＦＡ、ＣＦＢ、スイッチ回路２１２、およびスイッチ素子Ｓ９を有する。演算増幅器ＡＭＰＳは、シングルエンド型のＯＰアンプである。演算増幅器ＡＭＰＳの非反転入力端子は、グラウンドノードに接続される。
【００５８】
スイッチトキャパシタ回路２１０は、入力スイッチ回路２０の出力端子（ノードＮ１）と演算増幅器ＡＭＰＳの反転入力端子との間に接続される。具体的に、スイッチトキャパシタ回路２１０は、入力容量ＣＩＮ、およびスイッチ素子Ｓ３、Ｓ４、Ｓ５を含む。入力容量ＣＩＮは、一端がノードＮ１に接続され、他端がノードＮ２に接続される。スイッチ素子Ｓ３は、一端がノードＮ１に接続され、他端がグラウンドノードに接続される。スイッチ素子Ｓ４は、一端がノードＮ２に接続され、他端がグラウンドノードに接続される。スイッチ素子Ｓ５は、一端がノードＮ２に接続され、他端が演算増幅器ＡＭＰＳの反転入力端子に接続される。
【００５９】
積分容量ＣＦＡ、ＣＦＢは、夫々の入力信号に対応して設けられている。例えば、積分容量ＣＦＡは、入力信号Ｖｉｎ＿Ａを積分するときに用いられる容量であり、積分容量ＣＦＢは、入力信号Ｖｉｎ＿Ｂを積分するときに用いられる容量である。積分容量ＣＦＡ、ＣＦＢの夫々の一端は、演算増幅器ＡＭＰＳの反転入力端子に共通に接続される。
【００６０】
スイッチ回路２１２は、前述したスイッチ回路１１２、１１３と同様に、複数の積分容量ＣＦＡ、ＣＦＢのうち入力スイッチ回路２０によって選択された入力信号に対応する積分容量を入力スイッチ回路２０と同期して選択し、この選択した積分容量を演算増幅器ＡＭＰＳの反転入力端子と出力端子との間に接続する。具体的に、スイッチ回路２１２は、一端が積分容量ＣＦＡの他端に接続され、他端が演算増幅器ＡＭＰＳの出力端子に接続されるスイッチ素子Ｓ２Ａと、一端が積分容量ＣＦＢの他端に接続され、他端が演算増幅器ＡＭＰＳの出力端子に接続されるスイッチ素子Ｓ２Ｂとを含む。
【００６１】
スイッチ素子Ｓ９は、前述したスイッチ素子Ｓ９ｐ、Ｓ９ｎと同様に、演算増幅器ＡＭＰＳの入出力端子を、積分容量を介さずに接続するための素子である。具体的に、スイッチ素子Ｓ９は、一端が演算増幅器ＡＭＰＳの反転入力端子に接続され、他端が演算増幅器ＡＭＰＳの出力端子に接続される。
【００６２】
次に、多入力積分回路４の動作について説明する。
図８は、多入力積分回路４における各スイッチ素子の動作を示すタイミングチャート図である。
多入力積分回路４では、実施の形態１に係る多入力積分回路１と同様に、入力信号Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂに対応した各フェーズ（期間ＴＡ、ＴＢ）において、図８に示すように各スイッチ素子のオン・オフが制御されることにより、入力信号Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂの積分が時分割で行われる。
【００６３】
具体的に、期間ＴＡにおいて、入力信号Ｖｉｎ＿Ａを積分するとともに、入力信号Ｖｉｎ＿Ａの積分結果を保持する。すなわち、期間ＴＡにおいて、時刻ｔ１からｔ２までの期間に、制御信号Φ１、Φ１Ａ、およびΦＡがハイレベルになることにより、スイッチ素子Ｓ４、Ｓ１Ａ、およびＳ２Ａがオンし、制御信号Φ２、Φ１Ｂ、ΦＢ、およびΦ３がローレベルになることにより、スイッチ素子Ｓ３、Ｓ５、Ｓ１Ｂ、Ｓ２Ｂ、およびＳ９がオフする。その後、時刻ｔ２からｔ３までの期間に、制御信号Φ２、およびΦＡがハイレベルになることにより、スイッチＳ３、Ｓ５、およびＳ２Ａがオンし、制御信号Φ１、Φ１Ａ、Φ１Ｂ、ΦＢ、Φ３がローレベルになることにより、スイッチ素子Ｓ４、Ｓ１Ａ、Ｓ２Ｂ、Ｓ１Ｂ、およびＳ９がオフする。この結果、期間ＴＡにおいて、入力信号（電圧）Ｖｉｎ＿Ａが積分され、その積分結果が出力信号Ｖｏとして出力される。スイッチＳ２Ａがオフしてから次にオンするまでの間、入力電圧Ｖｉｎ＿Ａの積分結果は容量ＣＦＡに保持される。
【００６４】
また、期間ＴＢにおいて、入力信号Ｖｉｎ＿Ｂを積分するとともに、入力信号Ｖｉｎ＿Ｂの積分結果を保持する。すなわち、期間ＴＢにおいて、時刻ｔ４からｔ５までの期間に、制御信号Φ１、Φ１Ｂ、およびΦＢがハイレベルになることにより、スイッチ素子Ｓ４、Ｓ１Ｂ、およびＳ２Ｂがオンし、制御信号Φ２、Φ１Ａ、ΦＡ、およびΦ３がローレベルになることにより、スイッチ素子Ｓ３、Ｓ５、Ｓ１Ａ、Ｓ２Ａ、およびＳ９がオフする。その後、時刻ｔ５からｔ６までの期間に、制御信号Φ２、およびΦＢがハイレベルになることにより、スイッチＳ３、Ｓ５、およびＳ２Ｂがオンし、制御信号Φ１、Φ１Ａ、Φ１Ｂ、ΦＡ、Φ３がローレベルになることにより、スイッチ素子Ｓ４、Ｓ１Ａ、Ｓ１Ｂ、およびＳ２Ａがオフする。この結果、期間ＴＢにおいて、入力信号（電圧）Ｖｉｎ＿Ｂが積分され、その積分結果が出力信号Ｖｏとして出力される。また、スイッチＳ２Ｂがオフしてから次にオンするまでの間、入力電圧Ｖｉｎ＿Ｂの積分結果は容量ＣＦＢに保持される。
【００６５】
図８に示されるように、多入力積分回路２では、実施の形態１に係る多入力積分回路１と同様に、入力信号Ｖｉｎ＿Ａを積分する期間ＴＡと入力信号Ｖｉｎ＿Ｂを積分する期間ＴＢは、デッドタイム期間Ｔｄを挟んで交互に繰り返される。デッドタイム期間Ｔｄでは、制御信号Φ３がハイレベルになることにより、スイッチ素子Ｓ９がオンし、演算増幅器ＡＭＰＳの入出力端子間が短絡する。この結果、実施の形態１に係る多入力積分回路１と同様に、スイッチ素子Ｓ２Ａ、Ｓ２Ｂの切り替わり時にチャージインジェクションやクロックフィードスルーによって電荷が積分容量に流入したとしても、その流入する電荷量は、直前のフェーズ（例えば図８における時刻ｔ１からｔ３までの期間ＴＡ）で接続されていた積分容量ＣＦＡ、ＣＦＢの電荷量の影響を受けない。
これにより、多入力積分回路４は、誤差の少ない積分動作が可能となる。
【００６６】
〈シングルエンド型の多入力ΔΣＡ／Ｄ変換器〉
次に、実施の形態２に係る多入力積分回路４の適用例として、多入力積分回路４を含む多入力ΔΣ変調器を適用したＡ／Ｄ変換器について説明する。
図９は、実施の形態２に係る多入力積分回路４を含む多入力ΔΣ変調器を適用したＡ／Ｄ変換器の構成を示す図である。
同図に示されるＡ／Ｄ変換器６は、複数の入力信号を時分割にＡ／Ｄ変換するシングルエンド・スイッチトキャパシタ型のΔΣＡ／Ｄ変換回路である。Ａ／Ｄ変換器６は、複数の入力信号に対して時分割にΔΣ変調処理を施して出力するΔΣ変調器５と、ディジタルフィルタ回路（ＤＦＬＴＲ）１６とを備えている。Ａ／Ｄ変換器６は、Ａ／Ｄ変換器３と同様に、ΔΣ変調器５およびディジタルフィルタ回路１６が、例えば公知のＣＭＯＳ製造プロセスやＢｉＣＭＯＳ製造プロセス等によって１個の半導体基板に形成された１チップの半導体装置として実現されている。
なお、Ａ／Ｄ変換器６において、実施の形態１に係るＡ／Ｄ変換器３と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００６７】
ΔΣ変調器５は、入力スイッチ回路２０、積分回路２１、量子化器（ＣＭＰ）２２、フィードバック回路１３、減算回路２４、および制御信号生成部１７を有している。
入力スイッチ回路２０と積分回路２１とは、前述した多入力積分回路４を実現している。
【００６８】
減算器２４は、入力スイッチ回路２０から出力された信号から、フィードバック信号に基づいて選択された基準信号を減算する回路である。減算器２４は、前述の減算器１４、１５と同様に、スイッチ素子Ｓ８、Ｓ８Ｘ、スイッチＳ７、および容量ＣＰＦを含む。容量ＣＰＦの一端は、ノードＮ２に接続される。また、容量ＣＰＦの他端は、スイッチＳ８を介して基準信号＋Ｖｒｅｆに、スイッチＳ８Ｘを介して基準信号−Ｖｒｅｆに、スイッチＳ７を介してグラウンドノードに夫々接続される。スイッチ素子Ｓ８Ｘは、量子化器２２の出力信号Ｖがハイレベル（Ｈ）であるときにオフし、量子化器２２の出力信号Ｖがローレベル（Ｌ）であるときに、制御信号Φ１に同期してオン・オフが制御される。また、スイッチ素子Ｓ８Ｘは、量子化器２２の出力信号Ｖがローレベルであるときにオフし、量子化器２２の出力信号Ｖがハイレベル（Ｈ）であるときに、制御信号Φ１に同期してオン・オフが制御される。スイッチＳ７は、制御信号Φ２に基づいてオン・オフが制御される。
上記のように減算器２４を構成することにより、入力信号Ｖｉｎ＿Ａ，Ｖｉｎ＿Ｂを減算器２４によって減算し、減算した信号が積分回路２１によって積分される。
【００６９】
量子化器２２は、積分回路２１における演算増幅器ＡＭＰＳの出力信号Ｖｏを量子化し、ハイレベル（Ｈ）またはローレベル（Ｌ）の出力信号Ｖを生成する。例えば、量子化器２２は、量子化器１２と同様に、コンパレータから構成されており、差動増幅回路ＡＭＰＳの出力信号Ｖｏが閾値を超えているか否かを判定し、閾値を超えている場合に出力信号Ｖをハイレベルにし、閾値を超えていない場合に出力信号Ｖをローレベルにする。
【００７０】
上記のΔΣ変調器５によれば、実施の形態１に係るΔΣ変調器２と同様に、入力信号Ｖｉｎ＿Ａの振幅に比例した密度のパルス列（出力信号Ｖ）と、入力信号Ｖｉｎ＿Ｂの振幅に比例した密度のパルス列（出力信号Ｖ）とが時分割に量子化器２２から出力される。これらのパルス列がディジタルフィルタ回路１６に入力されることにより、入力信号Ｖｉｎ＿ＡのＡ／Ｄ変換結果ＤＯ＿Ａと入力信号Ｖｉｎ＿ＢのＡ／Ｄ変換結果ＤＯ＿Ｂが夫々生成される。
【００７１】
以上、実施の形態２に係る多入力積分回路によれば、実施の形態１に係る多入力積分回路１と同様に、積分容量を切り換える際に、演算増幅器ＡＭＰＳの入出力間を短絡して演算増幅器ＡＭＰＳの出力電圧をリセットするので、積分容量に対する意図しない電荷注入が起きても、その電荷注入量が略一定となり、各入力信号に対する積分の誤差を低減することができる。
【００７２】
また、実施の形態２に係る多入力積分回路を適用したシングルエンド・スイッチトキャパシタ型のΔΣＡ／Ｄ変換器によれば、上記多入力積分回路によって各入力信号に対する積分の誤差を低減することができるので、Ａ／Ｄ変換の変換精度を向上させることができる。
【００７３】
なお、実施の形態２に係る多入力積分回路４では、積分回路としてスイッチトキャパシタ型の積分回路２１を用いたが、ＣＲ型の積分回路を用いることも可能である。例えば、図１０に示すように、スイッチトキャパシタ回路２１０の代わりに抵抗Ｒ１を設け、減算回路２４のスイッチ素子Ｓ７および容量ＣＰＦの代わりに抵抗ＲＦを設けたＡ／Ｄ変換器６Ａとしてもよい。これによれば、前述した図１０のＡ／Ｄ変換器６と同様に、多入力積分回路によって各入力信号に対する積分の誤差を低減することができるので、Ａ／Ｄ変換の変換精度を向上させることができる。
【００７４】
以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７５】
例えば、上記実施の形態では、２つの入力信号Ｖｉｎ＿Ａ，Ｖｉｎ＿Ｂを時分割に積分する多入力積分回路を例示したが、これに限られず、３つ以上の入力信号を時分割に積分する多入力積分回路であってもよい。この場合も、上記実施の形態と同様に、各入力信号を積分する順序、すなわち積分容量を演算増幅器の入出力間に接続する順序は特に限定されず、演算増幅器の入出力間に接続する積分容量を切り替える際に、何れの積分容量も接続しないデッドタイム期間を設け、そのデッドタイム期間に入出力間をスイッチ等を介して接続すればよい。
【００７６】
また、本発明に係る多入力積分回路において、演算増幅器の入出力間に直列に接続される積分容量とスイッチ素子の配置を入れ替えてもよい。例えば、図１に示す多入力積分回路１において、スイッチ素子Ｓ２Ａｐを非反転入力端子側に接続し、積分容量ＣＦＡｐを出力端子側に接続してもよい。
【００７７】
また、上記実施の形態では、デッドタイム期間にスイッチ素子（Ｓ９ｐ等）により演算増幅器の入出力間を短絡する構成を例示したが、演算増幅器の出力電圧をリセットできればその他の構成であってもよい。例えば、デッドタイム期間にオンするスイッチ素子（Ｓ９ｐ等）に直列に抵抗が挿入されていてもよい。
【００７８】
また、制御信号生成部１７は、上記実施の形態のように多入力積分回路１、４の内部に形成しても良いし、多入力積分回路１、４の外部に形成してもよい。
【００７９】
また、上記実施の形態では、本発明に係る多入力積分回路を備えるＡ／Ｄ変換器が一つの半導体チップに形成される場合を例示したが、各構成要素の一部が別個の半導体チップに形成されていても良い。
【符号の説明】
【００８０】
１、４…多入力積分回路、２、２Ａ、５、５Ａ…多入力ΔΣ変調器、３、６、６Ａ…Ａ／Ｄ変換器、１０、２０…入力スイッチ回路、１１、１１Ａ、２１、２１Ａ…積分回路、１１０、１１１、２１０…スイッチトキャパシタ回路、１１２、１１３、２１２…スイッチ回路１２、２２…量子化器、１３…フィードバック回路、１４、１４Ａ、１５、１５Ａ、２４…減算器、１７…制御信号生成部、ＡＭＰ、ＡＭＰＳ…演算増幅器、ＣＦＡｐ、ＣＦＡｎ、ＣＦＡ、ＣＦＢ…積分容量、Ｓ１Ａｐ、Ｓ１Ａｎ、Ｓ２Ａｐ、Ｓ２Ａｎ、Ｓ１Ｂｐ、Ｓ１Ｂｎ、Ｓ２Ｂｐ、Ｓ２Ｂｎ、Ｓ３ｐ、Ｓ３ｎ〜Ｓ９ｐ、Ｓ９ｎ、Ｓ１Ａ、Ｓ２Ａ、Ｓ１Ｂ、Ｓ２Ｂ、Ｓ３〜Ｓ９…スイッチ素子、Ｖｉｎ＿Ａ，Ｖｉｎ＿Ｂ…入力信号（アナログ信号）、Ｖｏｐ、Ｖｏｎ、Ｖｏ…演算増幅器の出力信号（出力電圧）、ＤＯ＿Ａ、ＤＯ＿Ｂ…Ａ／Ｄ変換結果（ディジタル信号）。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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