(57)【特許請求の範囲】
【請求項１】
アレイ内に配置された複数のメモリセルであって、前記アレイは、Ｚ個のサブタイルを各々含むＹ個のタイルを各々含むＸ個のバンクを含み、前記Ｚ個のサブタイルの各々は、前記メモリセルのうちのＮ個（Ｎ＞１）のメモリセルを含む、メモリセルと、
前記Ｚ個のサブタイルのうちの一つのサブタイルおよび前記Ｚ個のサブタイルのうちの前記一つのサブタイルの前記Ｎ個のメモリセルに各々関連付けられたＺ個の共通導体と、
前記Ｚ個のサブタイルのうちの複数のサブタイルにわたって配置されたメモリセルのページ内に配置された前記メモリセルのメモリ状態を書き込み、読み出すために、前記アレイを少なくとも部分的に伴って配置された回路であって、メモリセルの前記ページは、Ｎ個未満のメモリセルを含む、回路と、
を含み、
前記回路は、一度の消去動作中に、前記Ｚ個の共通導体のうちの一つの共通導体と関連付けられた前記Ｎ個のメモリセルを消去するように構成され、
前記回路は、前記一度の消去動作中に前記Ｚ個の共通導体のうちの他の共通導体に関連付けられた前記Ｎ個のメモリセルを消去するように構成され、
前記一つの共通導体と関連付けられた前記Ｎ個のメモリセルと、前記他の共通導体に関連付けられた前記Ｎ個のメモリセルとは、前記回路内の別のプログラム回路に接続されている、
ことを特徴とするメモリデバイス。
【請求項２】
前記複数のメモリセルは、導電性ブリッジメモリセルを含むことを特徴とする請求項１記載のデバイス。
【請求項３】
前記導電性ブリッジメモリセルは、前記個々の導電性ブリッジメモリセルの互いに異なる複数のメモリ状態に対応する互いに異なる電気抵抗を有するメモリ素子を個々に有する、
ことを特徴とする請求項２に記載のデバイス。
【請求項４】
消去されたメモリ状態における前記導電性ブリッジメモリセルは、前記メモリ状態のうちの他のメモリ状態と比較して減少した電気抵抗を前記個々の導電性ブリッジメモリセルに提供する少なくとも一つの導電性構造を個々に有する、
ことを特徴とする請求項２に記載のデバイス。
【請求項５】
前記回路は、第一時点と第二の時点との間の複数の異なる時点に、前記Ｚ個の共通導体のうちの前記一つの共通導体に関連付けられた、前記Ｎ個の導電性ブリッジメモリセルのうちの互いに異なる導電性ブリッジメモリセルを消去するように構成される、
ことを特徴とする請求項２に記載のデバイス。
【請求項６】
前記回路は、前記Ｚ個の共通導体のうちの一つの共通導体に関連付けられる前記Ｎ個の導電性ブリッジメモリセルを消去するために、前記第一の時点と前記第二の時点との間の消去動作のために用いられる電位で、前記Ｚ個の共通導体のうちの前記一つの共通導体を保持するように構成される、
ことを特徴とする請求項５に記載のデバイス。
【請求項７】
前記回路は、互いに異なるワード線を用いて、前記Ｎ個の導電性ブリッジメモリセルのうちの前記互いに異なる導電性ブリッジメモリセルを消去するように構成される、
ことを特徴とする請求項６に記載のデバイス。
【請求項８】
前記回路は、前記Ｚ個のサブタイルのうちの其々のサブタイルの前記Ｎ個のメモリセルを書き込み、読み出し、消去するように個々に構成された複数のアクセス回路を含む、
ことを特徴とする請求項１に記載のデバイス。
【請求項９】
前記アクセス回路のうちの複数のアクセス回路は、メモリセルの前記ページ内および前記Ｚ個のサブタイルのうちの其々一つ内に配置された前記メモリセルの前記メモリ状態を同時に書き込み、読み出すように構成される、
ことを特徴とする請求項８に記載のデバイス。
【請求項１０】
前記アクセス回路のうちの複数のアクセス回路は、前記一度の消去動作中に前記Ｚ個のサブタイルのうちの其々一つの前記Ｎ個のメモリセルを同時に消去するように構成される、
ことを特徴とする請求項８に記載のデバイス。
【請求項１１】
前記Ｘ個のバンクの各々は、それぞれがＺ／２個のサブタイルを含む上部と低部とに分割され、
前記プログラム回路は、前記上部をプログラムするための上部プログラム回路及び低部をプログラムするための低部プログラム回路と、を含み、
前記上部は、前記一つの共通導体と関連付けられた前記Ｎ個のメモリセルを含み、前記低部は、前記他の共通導体に関連付けられた前記Ｎ個のメモリセル含む、ことを特徴とする請求項１に記載のデバイス。
【請求項１２】
アレイ状に配置された複数のメモリセルであって、前記アレイは、Ｚ個のサブタイルを各々含むＹ個のタイルを各々含むＸ個のバンクを含み、前記Ｚ個のサブタイルの各々は、前記メモリセルのうちのＮ個のメモリセルを含み、前記メモリセルは、複数のメモリ状態のうちの互いに異なるメモリ状態において、互いに異なる電気抵抗を個々に有する、メモリセルと、
前記Ｚ個のサブタイルのうちの一つのサブタイルおよび前記Ｚ個のサブタイルのうちの前記一つのサブタイルの前記Ｎ個のメモリセルに各々関連付けられたＺ個の共通導体と、
前記アレイを少なくとも部分的に伴って配置され、前記Ｙ個のタイルのうちの其々異なる一つのタイルにそれぞれ配置された前記メモリセルの前記メモリ状態を書き込み、読み出すように個々に構成された、複数のアクセス回路と、
を含み、
前記アクセス回路は、前記Ｚ個のサブタイルのうちの複数のサブタイルにわたって配置されたメモリセルのページを書き込み、読み出し、メモリセルの前記ページは、Ｎ個未満のメモリセルを含み、前記アクセス回路は、メモリセルの前記ページを書き込み、読み出すために、前記Ｙ個のタイルのうちの互いに異なるタイルにおいて、前記メモリセルを同時に書き込み、また、読み出し、
前記アクセス回路は、一度の消去動作中に前記Ｚ個の共通導体のうちの複数の共通導体の前記Ｎ個のメモリセルを同時に消去し、
前記アクセス回路のうちの一つのアクセス回路は、第一の時点と第二の時点との間の複数の異なる時点に、前記Ｚ個の共通導体のうちの一つの共通導体に関連付けられた前記Ｎ個のメモリセルのうちの互いに異なるメモリセルを消去し、前記一つのアクセス回路は、前記第一の時点と前記第二の時点との間の消去動作のために使用される電位で、前記Ｚ個の共通導体のうちの前記一つの共通導体を保持し、
前記複数の共通導体のうち一つの共通導体と関連付けられた前記Ｎ個のメモリセルと、前記複数の共通導体のうち他の共通導体に関連付けられた前記Ｎ個のメモリセルとは、それぞれ前記複数のアクセス回路のうち別々のアクセス回路と接続されている、
ことを特徴とするメモリデバイス。
【請求項１３】
前記複数のメモリセルは、導電性ブリッジメモリセルを含むことと特徴とする請求項１２記載のメモリデバイス。
【請求項１４】
前記Ｘ個のバンクの各々は、それぞれがＺ／２個のサブタイルを含む上部と低部とに分割され、
前記アクセス回路は、前記上部をアクセスするための上部アクセス回路及び低部をアクセスするための低部アクセス回路と、
前記上部は、前記一つの共通導体と関連付けられた前記Ｎ個のメモリセルを含み、前記低部は、前記他の共通導体に関連付けられた前記Ｎ個のメモリセル含む、ことを特徴とする請求項１２に記載のメモリデバイス。
【請求項１５】
複数の導電性ブリッジメモリセルのアレイを含むメモリの動作方法であって、
前記アレイは、Ｚ個のサブタイルを各々含むＹ個のタイルを各々含むＸ個のバンクを含み、前記Ｚ個のサブタイルの各々は、前記導電性ブリッジメモリセルのうちのＮ個の導電性ブリッジメモリセルに関連付けられた共通導体を含み、
前記方法は、
前記Ｚ個のサブタイルのうちの複数のサブタイルにわたって配置されたメモリセルのページ内に配置された前記導電性ブリッジメモリセルのメモリ状態を読み出し、書き込むことであって、メモリセルの前記ページは、Ｎ個未満の導電性ブリッジメモリセルを含む、ことと、
一度の消去動作中に、前記Ｚ個のサブタイルのうちの一つのサブタイルの前記Ｎ個の導電性ブリッジメモリセルを消去することと、
を含み、
前記消去することは、前記一度の消去動作中に前記Ｚ個の共通導体のうちの他の共通導体と関連づけられた前記Ｎ個の導電性ブリッジメモリセルを消去することを含み、
前記一つの共通導体と関連付けられた前記Ｎ個のメモリセルと、前記他の共通導体に関連付けられた前記Ｎ個のメモリセルとは、それぞれ別々のワード線によって選択される、
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される少なくとも幾つかの実施形態は、メモリデバイスおよびメモリ動作方法に関する。
【背景技術】
【０００２】
メモリデバイスは、デジタルデータを記憶するために、デジタルカメラおよびパーソナル音声プレイヤーなどの電子デバイスで広く利用されている。多くの様々な種類のメモリが使用可能であり、その各々は、データを記憶するために異なる基本技術を利用し、メモリは揮発性または不揮発性メモリである可能性がある。抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）およびフラッシュが不揮発性メモリの例である。
【０００３】
以下に記述される少なくとも幾つかの実施形態は、メモリデバイスおよびメモリ動作方法に関するものである。開示された実施形態の幾つかは、他のメモリ構成と比較して電力消費を低減する。
【図面の簡単な説明】
【０００４】
【図１】一実施形態によるメモリシステムの機能的ブロック図である。
【図２】一実施形態によるメモリセルの例示的表現である。
【図３】一実施形態によるメモリチップの例示的表現である。
【図４】一実施形態によるメモリチップのバンクの例示的表現である。
【図５】一実施形態によるメモリチップのタイルの例示的表現である。
【図６】一実施形態によるメモリチップのタイルの例示的表現である。
【図７】一実施形態によるメモリチップの複数のタイルおよびグローバルビット線の例示的表現である。
【図８】一実施形態によるメモリチップの複数のグローバルビット線およびローカルビット線の例示的表現である。
【図９】一実施形態によるメモリチップのサブタイルの一部の電気的概略図である。
【図１０】一実施形態によるブロック消去書き込み動作を実現するために使用される信号のタイミング図である。
【図１１】一実施形態によるブロック消去書き込み動作を実現するために使用される信号のタイミング図である。
【図１２】一実施形態による一ステップ中に処理される半導体基板の断片の例示的表現である。
【図１３】図１２に示す実施形態による一ステップ中に処理される半導体基板の断片の例示的表現である。
【図１４】図１２に示す実施形態による一ステップ中に処理される半導体基板の断片の例示的表現である。
【図１５】図１２に示す実施形態による一ステップ中に処理される半導体基板の断片の例示的表現である。
【図１６】図１２に示す実施形態による一ステップ中に処理される半導体基板の断片の例示的表現である。
【発明を実施するための形態】
【０００５】
図１を参照すると、一実施形態によるメモリシステム１０の機能的ブロック図が示される。図示されたメモリシステム１０は、コントローラ１２、アクセス回路１４およびメモリ１６を含む。メモリシステム１０は、幾つかの例においては、コンピュータ、カメラ、メディアプレイヤーおよびサム（ｔｈｕｍｂ）ドライブなどの種々の関連デバイス（図示せず）内、またはこれら種々の関連デバイスに関連して実装されてもよい。メモリシステム１０は、本明細書中で記述する例において関連デバイスによって作成されるか、使用されるデータを記憶する。メモリシステム１０の他の実施形態も可能であり、より多い、より少ない、および／または代替のコンポーネントもしくは回路を含むことがある。
【０００６】
コントローラ１２は、メモリ１６内に記憶されるデータのソースなど、他のコンポーネントまたは回路とインターフェイス接続するのと同様に、メモリ１６のデータを書き込み、読み出し、再書き込みする動作を制御する。コントローラ１２は、関連デバイスの動作中に、メモリ１６に関連してコマンドにアクセスして処理してもよい。コマンドの例としては、一実施形態においては、メモリ１６に印加されるプログラム（再設定（ｒｅｓｅｔ））電位および消去（設定（ｓｅｔ））電位の生成を命令するものがある。これらプログラム動作および消去動作は、メモリにデータを書き込む（即ち、メモリをプログラムする）ために使用され、一実施形態においては、両方とも書き込み動作と称される。コントローラ１２は、一実施形態においては、記憶されたデータを読み出し、検証するために、メモリ１６に対する読み出しおよび検証パルスの印加の制御もすることがある。
【０００７】
一実施形態においては、コントローラ１２は、データを処理し、データアクセスおよびデータの記憶を制御し、コマンドを発行し、他の所望の動作を制御するように構成される。コントローラ１２は、少なくとも一実施形態においては、好適なコンピュータ可読記憶媒体（例えば、メモリ）によって提供されるプログラミングを実行するように構成された処理回路を含んでもよい。例えば、コントローラ１２は、例えば、ソフトウェアおよび／またはファームウェア命令を含む実行可能な命令を実行するように構成された一つ以上のプロセッサおよび／または他の構造として実装されてもよい。コントローラ１２の他の例示的実施形態は、ハードウェア論理、ＰＧＡ、ＦＰＧＡ、ＡＳＩＣ、ステートマシン、および／または他の構造を、単独または一つ以上のプロセッサと組み合わせて含んでもよい。コントローラ１２のこれらの例は、例示であって、他の構成も可能である。
【０００８】
アクセス回路１４は、コントローラ１２およびメモリ１６と結合され、一実施形態においては、メモリ１６のメモリセルに関連して、アドレシング（メモリ１６の列および行の選択）、書き込み、読み出し、検証および再書き込み動作を実現するように構成される。例えば、アクセス回路１４は、選択されたブロック、ページ、ワードまたはバイトの複数のセルに関連して、書き込み、読み出し、検証および再書き込みを実現するのと同様、メモリ１６の特定のブロック、ページ、ワードまたはバイトを選択するために、コントローラ１２から命令を受信してもよい。以下に議論されるように、アクセス回路１４は、一実施形態においては、書き込み、読み出しおよび検証動作を実施するために、メモリ１６に電位を印加してもよい。
【０００９】
メモリ１６は、データを記憶するように構成された複数のメモリセルと、メモリセルと電気的に接続された導体とを含み、ことによると、例えば、アクセス回路１４の回路などの追加回路を含む。メモリセルの少なくとも幾つかは、複数の時点に、異なる複数のメモリ状態に個別にプログラムされることが可能である。メモリ１６は、デジタル情報の記憶のために、ユーザデバイスおよび／または関連デバイスにアクセス可能である。メモリセルは、幾つかの実装形態においては、不揮発性セルとして構成され、異なるメモリ状態に対応する異なる電気抵抗を有することがある。ある特定の例示的実装形態においては、メモリ１６は導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）として実現され、メモリセルは、導電性ブリッジメモリセルである。
【００１０】
メモリ１６は、異なる実施形態においては、異なる構成で実装されてもよい。例えば、メモリ１６は、チップ、チップの一部（例えば、以下に記述されるタイルおよび／またはサブタイル）、他の構成などのメモリデバイス内に実装されてもよい。メモリデバイスは、コントローラ１２および／もしくはアクセス回路１４、またはその一部をも含んでもよい。
【００１１】
図２を参照すると、メモリ１６のメモリセル２０の例が示される。図示された例示的メモリセル１６は、１トランジスタ／１抵抗（１Ｔ１Ｒ）ＣＢＲＡＭメモリセルである。他の実施形態においては、他の種類のメモリセルが使用されることもある。例示的メモリセル１６は、上部電極２２、メモリ素子２１および底部電極２４を含む。上部電極２２および底部電極２４は導電性材料を含み、一実施形態においては、メモリセル２０の第一電極および第二電極（またはその逆）と称されることもある。
【００１２】
図示された実施形態のメモリ素子２１は、電極２２と２４の間にある導電性ソース部材または層２６および誘電性層２８を含む。一実施形態においては、ソース層２６は、Ｃｕ＋ソース層（例えば、ＣｕＴｅ）であり、誘電性層２８の例示的材料には、ＡｌＯｘ，ＨｆＯｘおよびＺｒＯｘが含まれ、底部電極２４は、窒化チタン（ＴｉＮ）である。他の実施形態も可能である。上部電極２２は、以下にさらに詳細に記述されるように、導電性の共通ソース線もしくはプレートまたはその一部と結合されてもよい。
【００１３】
図２に示されたメモリセル２０は、低抵抗状態の一つ以上の導電性構造２９（例えば、フィラメント）を含み、この低抵抗状態は、メモリセル２０の複数の異なるメモリ状態のうちの一つ（例えば、二進数の適用例においては“１”または“０”）に対応することがある。メモリセル２０は、高抵抗状態にプログラムされることもあり、この状態では、導電性構造２９が除去されて存在せず、これは、上記の異なるメモリ状態のうちの他方に対応する。メモリセル２０の抵抗（およびメモリ状態）を変化させるために、上部電極２２および底部電極２４間に、様々な書き込み電位が印加されてもよい。
【００１４】
より詳細には、消去／設定プログラミング動作は、上部電極２２に対する電位／電圧バイアスの印加によって実施してもよく、その電位／電圧バイアスは、底部電極２４に印加される電位／電圧バイアスよりも正の方向により大きい。これらの信号の印加によって、誘電性層２８中へのＣｕイオンの誘導、ならびに、誘電性層２８内および導電性ソース層２６および底部電極２４間での一つ以上の導電性構造２９（例えば、フィラメント）の形成が引き起こされる。構造２９の形成によって、メモリセル２５に低抵抗状態をもたらす。一実施形態においては、構造２９は、ソース層２６由来の材料（例えば、銅）を含む。
【００１５】
導電性構造２９を有するメモリセル２０は、プログラム／再設定動作中に、底部電極２４に対する電位／電圧バイアスの印加によって高抵抗状態にプログラムされ、その電位／電圧バイアスは、上部電極２２に印加される電位／電圧バイアスよりも正の方向に大きい。これらの信号の印加によって、Ｃｕイオンのソース層２６中への戻りを引き起こし、誘電性層２８内に導電性構造２９があればそれを分解し、それによって、電極２２、２４の間のメモリ素子２１の電気抵抗を増加させ、メモリセル２０に高抵抗状態をもたらす。
【００１６】
メモリセル２０は、異なるメモリ（例えば、抵抗）状態に対応する異なるデータ値を記憶するために、異なる時点に、高抵抗構成と低抵抗構成の間で繰り返し書き込まれてもよい。一実施形態においては、電流は、メモリセル２２を通って流れ、検知回路は、メモリセル２０の抵抗およびメモリ状態を判定するために電流を測定してもよい。
【００１７】
図２は、ワード線３４に結合されたゲート３２と、底部電極２４およびビット線３６と結合された複数の端子とを有するアクセストランジスタ３０（例えば、ＮＭＯＳ）も図示する。ワード線３４は、読み出し／書き込みのためにメモリセル２０を選択するために使用され、ビット線３６は、メモリセル２０の読み出し／書き込みに適した信号を伝導するために使用される。
【００１８】
図３を参照すると、一実施形態により、複数のメモリセルのアレイを含む例示的チップ４０が示される。図示されたチップ４０の例示的アレイは、一実施形態においては、複数のバンク４２、データバス４４および周辺部４６を含む。複数のバンク４２は、それぞれ、２Ｇｂのメモリセル、ならびに、検知回路、書き込み回路、読み出し／書き込みバッファ回路、ルーティング回路、バンクレベル回路を含み、ことによると他の回路を含む。例示的チップ４０は、データ記憶用にメモリセル１６Ｇｂを提供する８個のバンク４２を含むが、他の構成も可能である。
【００１９】
図４を参照すると、バンク４２の例示的構成に関するさらなる詳細が示される。図示されたバンク４２は、複数のタイル５０を各々含む上部および低部４３を有する。タイル５０は、一実施形態においては、複数の行および列に配置される。例示的に図示された配置においては、３２行および４列のタイル５０が、単一のバンク５０の上部および低部４３内に含まれ、これにより、バンク毎に１２８個のタイルが提供される。
【００２０】
一実施形態においては、タイル５０は、複数のサブタイル６０を個々に含み、サブタイル６０は、複数のメモリセルを個々に含む（例示的サブタイル６０に関するさらなる詳細は、図５および図６に示される）。一つ以上の具体例においては、タイル５０は、４個のサブタイル６０を含み、サブタイル６０は、４Ｍｂのメモリセルを個々に含み、こうすることで、一実施形態では、タイル５０毎に１６Ｍｂのメモリセルを提供する。図示された例示的バンク４２は、一つ以上の余剰タイル５１も含み、一実施形態においては、余剰タイル５１を、バンク４２の故障した別のタイル５０の代用とするために使用してもよい。
【００２１】
図示されたバンク４２は、バンク４２の上部および低部のタイル５０のメモリセルに関して、データを書き込み、読み出すように構成されたアクセス回路１４をさらに含む。アクセス回路１４は、バンク４２の上部および低部４３のタイル５０のメモリセルを読み出すように其々構成された上部および低部検知回路５２を含む。アクセス回路１４は、バンク４２の上部および低部４３のタイル５０のメモリセルを、其々書き込むように構成された上部および低部プログラム回路５４も含む。アクセス回路１４は、バンク４２の上部および低部のタイル５０からアクセスされるデータ、または、そこに書き込まれるデータを、其々バッファするように構成された上部および低部読み出し／書き込みバッファ回路５６をさらに含む。
【００２２】
検知回路５２、プログラム回路５４およびバッファ回路５６は、図示された実施形態においては、バンク４２の上部および低部４３のタイル５０の列に対応して配置される。例えば、所与の列の検知回路５２、プログラム回路５４およびバッファ回路５６は、これら回路５２、５４、５６の位置に対応するバンク４２の上部または低部４３内で、同一列のタイル５０に関連するデータを読み出すか、または書き込むように構成される。
【００２３】
図示された例においては、検知回路５２は、６４個のメモリセルを同時に検知するための回路を含み、プログラム回路５４は、６４個のメモリセルに同時に書き込むための回路を含み、バッファ回路５６は、２５６個のメモリセルのデータを同時に記憶するための回路を含む。以下にさらに詳細に記述される一実施形態においては、検知回路５２およびプログラム回路５４は、６４本のグローバルビット線と結合され、これにより、回路５２、５４が単独のサブタイル６０から６４ビットを同時に読み出すか、または書き込むことが可能になる。
【００２４】
バンク４２は、タイル５０の上部および低部４３に対して其々ルーティング回路５８も含む。ルーティング回路５８は、アクセス回路１４およびバンクレベル回路５９の間でデータを移動するためのデータバスを含む。一実施形態においては、バンクレベル回路５９は、コントローラ１２の動作を実現し、バンクレベル制御論理、マイクロコントローラおよび書き込みステートマシンを含んでもよい。
【００２５】
一実施形態においては、書き込み動作（消去またはプログラム）に使用されうるページサイズは２５６Ｂである。一例においては、複数のサブタイル６０がページ動作を実現するためにアクセスされてもよい。上述されたように、検知回路５２およびプログラム回路５４は、先に記述された例においては、サブタイル６０の６４ビットについて読み出し／書き込みが可能である。一実施形態においては、８個のサブタイル６０は、選択されたサブタイル６０のメモリセルについて、読み出しまたは書き込みコマンドを実現するために、其々の検知回路５２またはプログラム回路５４によって同時に（例えば、図４に示された８個のサブタイル６０が）読み出され／書き込まれてもよい。８個のサブタイル６０についての４回の読み出しまたは書き込み動作の実行により、ここで説明する例においては、２５６Ｂのページ動作が実現される。さらには、データは、一実施形態においては、４回の動作中に其々のバッファ回路５６を利用してバッファされてもよい。この例示的ページサイズおよびページアクセス方法は、可能性のある一実施形態によるものであり、他の実施形態も可能である。
【００２６】
幾つかの実施形態においては、単一のサブタイル６０のメモリセルは、共通の導体と結合され、この共通導体は、共通ソース線またはプレートと称されることがある。例えば、サブタイル６０の４Ｍｂのメモリセルは、共通導体と結合されてもよい。共通導体は、メモリセルの一度の消去動作中に充放電されてもよい。しかしながら、消去動作中の共通導体の充放電は、共通導体と結合された多数のメモリセルに起因する共通導体のキャパシタンス（例えば、４Ｍｂのメモリセルに対して、約４００ｐＦのキャパシタンス）によって、相対的に大量の電力（例えば、動作を実現するための電力の５５％）を消費する。
【００２７】
一実施形態においては、単一の共通書き込み／消去動作が、１つのページよりもサイズが大きいメモリセルブロックに対して実施される。より詳細には、１つのサブタイル６０のメモリセルの全てが、サブタイル６０の共通導体の一度の充放電周期の間に消去される。これによって、共通導体の複数の充放電周期を個々に用いてそれぞれのページを消去するのと比較して、サブタイル６０のメモリセルを消去するために実施される充放電周期数を減少させることができる。
【００２８】
一実施形態においては、複数の異なるタイル５０の複数のサブタイル６０のメモリセル（例えば、図４に示された異なる列の上部４３および低部４３の８個のタイル５０の８個のサブタイル６０）は、ブロック消去書き込み動作の形態で、一度の共通書き込み動作中に同時に消去される。選択されたサブタイル６０のメモリセルの全ては、一実施形態においては、一度のブロック消去書き込み動作中に消去され、これにより、４ＭＢのブロックサイズ（例えば、４Ｍｂメモリセルを各々有する８個のサブタイル６０）が消去される。８個のサブタイル６０の共通導体は、この例示的な一度のブロック消去書き込み動作中に、各々一度だけ充放電され、それによって、２５６Ｂメモリセルの個々のページに対して複数の消去動作を実施するのと比較して電力効率の改善をもたらす。
【００２９】
図５を参照すると、例示的タイル５０のさらなる詳細が一実施形態において示される。例示されたタイル５０は、４個のサブタイル６０を含み、これら４個のサブタイル６０は、４Ｍｂのメモリセルを個々に含み、これにより、１６Ｍｂメモリセルが個々のタイル５０に提供される。さらに、個々のタイル５０は、図示された実施形態においては、ｘデコーダ６２を含むアクセス回路１４を含む。個々のサブタイル６０は、図示された実施形態においてｙデコーダ６４および共通ソース線ドライバ６６を含むアクセス回路１４を含む。この例示的構成において、Ｘデコーダ６２は、複数のワード線３４と結合され、Ｙデコーダ６４は、複数のビット線制御３７と結合される。例えば、タイル５０は、２ｋのワード線３４を含み、個々のサブタイル６０は、２ｋのビット線およびビット線制御３７（各Ｙデコーダ６４は、一実施形態においては１ｋｂのメモリセルをアドレス指定する）を含んでもよい。一実施形態においては、ビット線制御３７は、Ｍ０メタライゼーションから作製され、ワード線３４は、Ｍ１メタライゼーションからストラップされて作製される。共通ソース線ドライバ６６は、図６に示された複数のＣＳＬストラップと結合される。
【００３０】
図６を参照すると、上述された共通導体７０の一実施形態に関する詳細が示される。共通導体７０は、プレートまたは共通ソース線とも称されることがある。所与のサブタイル６０の共通導体７０は、垂直方向に断片化されたＣＳＬプレートとして構成され、このＣＳＬプレートは、複数のドライバ６６を用いて上部および低部から駆動され、一実施形態においては、約４００ｐＦのキャパシタンスを有する。
【００３１】
共通導体７０は、其々のサブタイル６０のメモリセルに対して共通の電圧バイアスを提供するように構成される。記述された実施形態においては、共通導体７０は、共通導体７０の抵抗を減少させるための、メモリセルのサブタイル６０にわたって垂直方向に延びる（例えば、３２個のストラップ７２が一実施形態においては、６４ビット毎に離隔して提供される）複数のストラップ７２を含む。ストラップ７２は、メモリセルのサブタイル６０にわたって水平方向に延びる複数のソース線７４と結合される（例えば、２ｋｂのソース線７４が一実施形態においては提供される）。共通導体７０は、其々のサブタイル６０内にある、図２に示されたメモリセル２０の上部電極２２と結合される。
【００３２】
図７を参照すると、バンク４２の上部または低部４３内のサブタイル５０の列の複数の例示的サブタイル５０が、複数のグローバルビット線８０と結合されて示される。グローバルビット線８０は、バンク４２の其々の上部または低部４３のアクセス回路１４（図示せず）と結合され、バンク４２の上部または低部４３の其々の列の全てのサブタイル５０にわたって垂直方向に延びる。
【００３３】
図８を参照すると、アクセス回路１４は、例示的一実施形態においては、複数のビット線８２と結合されたグローバルビット線８０と結合されて示され、複数のビット線８２は、ローカルビット線と称され、図２に示されたビット線３６に対応することもある。一実施形態においては、バンク４２の上部または低部４３のサブタイル５０の個々の列は、６４本のグローバルビット線８０を有し、個々のグローバルビット線８０は、３２本のローカルビット線８２と結合される。個々のグローバルビット線８０は、Ｍ２メタライゼーションから作製されることもあり、一実施形態においては、アクセス回路１４の其々のＩ／Ｏ検知増幅器と結合される。さらには、複数の選択トランジスタ８４が、ビット線制御３７からの制御を介して、グローバルビット線８０に其々のローカルビット線８２を選択的に結合する（制御３７は、図５に示される）。
【００３４】
図９を参照すると、メモリアレイの一部の複数のメモリセル２０の例示的電気接続が一実施形態において示される。このメモリアレイの図示部分は、サブタイル６０のうちの一つの内に存在し、メモリセル２０は一実施形態においては、共通導体（例えば、共通ソース線）７０と個々に結合される。図示された例においては、メモリセル２０のメモリ素子２１は、アクセストランジスタ３０および共通導体７０と結合される。トランジスタ３０のゲート３２は、ワード線３４と結合される。ビット線３６は、ワード線３４による制御の結果、メモリセル２０のメモリ素子２１と選択的に結合される。メモリセル２０は、異なる実施形態においては、異なる構成で提供されてもよい。
【００３５】
例示的一実施形態においては、共通導体７０、選択されていないビット線３６および選択されたワード線３４に高電圧バイアスを印加し、選択されたビット線３６および選択されていないワード線３４に低電圧バイアスを与えることによって、選択されたメモリセル２０に対して設定書き込み命令が適用されてもよい。この例示的実施形態においては、共通導体７０、選択されていないワード線３４および選択されていないビット線３６に低電圧バイアスを印加し、選択されたビット線３６および選択されたワード線３４に高電圧バイアスを与えることによって、選択されたメモリセル２０に対して、再設定書き込み命令が適用されてもよい。
【００３６】
図１０を参照すると、一実施形態により、ブロック消去書き込み動作を実現するために、サブタイル６０のメモリセルに提供される複数の信号の電圧バイアスが示される。高電圧バイアスは、ブロック消去書き込み動作の実施中に共通導体（例えば、ＣＳＬ）に印加される。個々のワード線がＷＬ−１からＷＬ−ｎの順に選択的にアサートされる（例えば、一例においては高電圧バイアスを有する）間、メモリセルと結合されたビット線は、ハイおよびロウ電圧バイアスの間でトグルされる。ワード線ＷＬ−１と結合された全メモリセルは、これらのメモリセルのビット線に低電圧バイアスがかかる間に消去／設定され、其々のワード線ＷＬ−１が高電圧バイアスに保持される。残りのワード線は、順に高電圧バイアスを受け、一実施形態においては、サブタイルの全てのメモリセルが消去されるまで、各ワード線と結合されたメモリセルは、順に消去される。さらなる複数のサブタイル６０のメモリセルは、一実施形態において、ブロック消去書き込み動作を実現するために同様の方法で同時に消去されてもよい。
【００３７】
図１１を参照すると、別の実施形態により、単一のサブタイル６０に関連するブロック消去書き込み動作を実現するための複数の信号の電圧バイアスが示される。この図示された例においては、サブタイルのメモリセルと結合されたビット線は、ブロック消去書き込み動作中に低電位に保持される。上述の方法と同様に、個々のワード線がＷＬ−１からＷＬ−ｎの順に高電圧バイアスを受ける間、高電圧バイアスは共通導体（例えば、ＣＳＬ）に印加される。ワード線ＷＬ−１と結合された全メモリセルは、メモリセルのビット線に低電圧バイアスがかかる間に消去／設定され、其々のワード線ＷＬ−１は高電圧バイアスに保持される。残りのワード線は、順に高電圧バイアスを受け、サブタイルの全メモリセルが消去されるまで、各ワード線と結合されたメモリセルは、順に消去される。複数のさらなるサブタイル６０のメモリセルは、一実施形態において、ブロック消去書き込み動作を実現するために、同様の方法で同時に消去されてもよい。他の実施形態においては他のブロック消去方法が可能である。
【００３８】
図１２−図１６を参照すると、一つ以上のメモリチップを形成するための半導体基板の複数の連続的処理ステップが、考えられる一作製実施形態により議論される。他の実施形態では、他の作製プロセスが用いられてもよい。
【００３９】
図１２を参照すると、シリコンウェーハなどの半導電性基板１０２の断片１００が、処理ステップのうちの１つで図示される。図示された断片１００は、一実施形態により上述されたサブタイルの一部である。基板１０２は、図示されたステップにおいて複数のアクティブ領域１０４を含む。アクティブ領域１０４は、上述されたＮＭＯＳアクセストランジスタ３２のアクティブ領域に対応し、一実施形態においては、基板１０２に適切なドーパントを注入することによって形成されてもよい。
【００４０】
図１３を参照すると、複数のワード線１０６がアクティブ領域１０４にわたって形成される。ワード線１０６は、一実施形態においては、好適な金属の堆積およびパターン化によって形成されたＭ０メタライゼーションであってもよい。ワード線１０６は上述されたワード線３４に対応し、図示された実施形態においては、アクティブ領域１０４に実質的に直交する。
【００４１】
図１４を参照すると、複数のノード接点１０８、１１０がアクティブ領域１０４にわたって複数の行で配置されるように示される。ノード接点１０８は、メモリセルのメモリ素子と接続された記憶ノード接点であり（メモリ素子は図示せず）、ノード接点１１０は、その後に形成されるビット線と接続されるビットノード接点である。
【００４２】
図１５を参照すると、複数の共通ソース線（ＣＳＬ）１１２がノード接点１０８の行にわたって示される。共通ソース線１１２は、一実施形態においては、好適な金属の堆積およびパターン化によって形成されたＭ１メタライゼーションであってもよい。ＣＳＬストラップ１１４は、共通ソース線１１２にわたって示され、一実施形態においては、好適な金属の堆積およびパターン化によって形成されたＭ２メタライゼーションであってもよい。上述された共通導体またはプレートを形成するために、ＣＳＬストラップ１１４が共通ソース線１１２と電気的に接続される。ＣＳＬストラップ１１４は、一実施形態においては、６４ビット（またはアクティブ領域）毎に提供されてもよい。
【００４３】
図１６を参照すると、複数のビット線１１６が示され、これらは、上述されたビット線３６に対応することもある。ビット線１１６は、一実施形態においては、好適な金属の堆積およびパターン化によって形成されたＭ３メタライゼーションであってもよい。
【００４４】
上述されたメモリ構成および方法は、幾つかの他のメモリ構成および方法と比較すると、書き込み動作中にそれほど電力を消費しない。上述されたように、サブタイルの共通導体の充放電は、消去動作中に比較的大量の電力を消費する。本開示の幾つかの実施形態においては、ブロック消去書き込み動作が提供され、この動作では、一度の動作中に複数のメモリセルからなる１つのページを消去する実施形態と比較すると、一度の動作で消去されるメモリセル数が増加する。ブロック消去書き込み動作を実現する開示された構成および方法は、別々の動作でメモリセルからなる複数ページを消去する構成と比較すると、約１／２の電力を消費し、消去スループットは二倍である。
【００４５】
幾つかの実施形態においては、メモリデバイスは、アレイ内に配置された複数の導電性ブリッジメモリセルであって、このアレイが、Ｚ個のサブタイルを各々含むＹ個のタイルを各々含むＸ個のバンクを含み、Ｚ個の各サブタイルが、導電性ブリッジメモリセルのうちのＮ個を含む、導電性ブリッジメモリセルと、Ｚ個の共通導体であって、各々Ｚ個のサブタイルのうちの一つのサブタイルおよびＺ個のサブタイルのうちのその一つのサブタイルのＮ個の導電性ブリッジメモリセルに関連付けられた共通導体と、Ｚ個のサブタイルのうちの複数のサブタイルにわたって配置されたメモリセルのページ内に配置された導電性ブリッジメモリセルのメモリ状態を書き込み、読み出すために、アレイを少なくとも部分的に伴って配置された回路とを含み、メモリセルのページは、Ｎ個未満の導電性ブリッジメモリセルを含み、回路は、一度の消去動作中にＺ個の共通導体のうちの一つに関連付けられるＮ個の導電性ブリッジメモリセルを消去するように構成される。
【００４６】
幾つかの実施形態においては、メモリデバイスは、アレイ状に配置された複数の導電性ブリッジメモリセルであって、このアレイは、Ｚ個のサブタイルを各々含むＹ個のタイルを各々Ｚ含むＸ個のバンクを含み、Ｚ個のサブタイルの各々は、導電性ブリッジメモリセルのうちのＮ個を含み、導電性ブリッジメモリセルは、複数のメモリ状態のうちの互いに異なる状態において互いに異なる電気抵抗を個々に有する、導電性ブリッジメモリセルと、Ｚ個の共通導体であって、それぞれが、Ｚ個のサブタイルのうちの一つのサブタイルおよびＺ個のサブタイルのうちのその一つのサブタイルのＮ個の導電性ブリッジメモリセルに各々関連付けられる共通導体と、アレイを少なくとも部分的に伴って配置され、Ｙ個のタイルの異なる其々一つに其々配置された導電性ブリッジメモリセルのメモリ状態を書き込み、読み出すように個々に構成された複数のアクセス回路と、を含み、アクセス回路はＺ個のサブタイルのうちの複数のサブタイルにわたって配置されたメモリセルのページを書き込み、読み出し、メモリセルのページは、Ｎ個未満の導電性ブリッジメモリセルを含み、アクセス回路は、メモリセルのページを書き込み、読み出すために、Ｙ個のタイルのうちの互いに異なるタイルにおいて導電性ブリッジメモリセルを同時に書き込み、読み出し、アクセス回路は、一度の消去動作においてＺ個の共通導体のうちの複数の共通導体のＮ個の導電性ブリッジメモリセルを同時に消去し、アクセス回路のうちの一つのアクセス回路は、第一の時点と第二の時点との間の互いに異なる複数の時点に、Ｚ個の共通導体のうちの一つの共通導体に関連付けられた、Ｎ個の導電性ブリッジメモリセルのうちの互いに異なる導電性ブリッジメモリセルを消去し、この一つのアクセス回路は、第一の時点と第二の時点との間に消去動作用に使用される電位でＺ個の共通導体のうちの上記の一つの共通導体を保持する。
【００４７】
幾つかの実施形態においては、複数の導電性ブリッジメモリセルのアレイを含むメモリの動作方法が記述される。アレイは、Ｚ個のサブタイルを各々含むＹ個のタイルを各々含むＸ個のバンクをさらに含み、Ｚ個のサブタイルの各々は、導電性ブリッジメモリセルのうちのＮ個に関連付けられた共通導体を含む。この方法は、Ｚ個のサブタイルのうちの複数にわたって配置されたメモリセルのページ内に配置された導電性ブリッジメモリセルのメモリ状態を読み出し、書き込むことであって、メモリセルのページは、Ｎ個未満の導電性ブリッジメモリセルを含むことと、一度の消去動作中にＺ個のサブタイルのうちの一つのサブタイルのＮ個の導電性ブリッジメモリセルを消去することとを含む。
【００４８】
法律に従って、本明細書に開示された本発明の主題は、構造的および方法的特徴に関して多少なりとも、具体的な言語で記述されてきた。しかしながら、請求項は、図示され、記述された特定の特徴に限定されることはないことを理解されたい。なぜなら、本明細書に開示された手段は、例示的実施形態を含むからである。したがって、請求項は、文言表記される全範囲を与えられるべきであって、均等論に従って適切に解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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