(57)【特許請求の範囲】
【請求項１】
スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、
前記スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、
前記第１のトランジスタのオン時に前記ゲート電極へ前記ゲートオン電圧を供給する第１の電源と、
前記第２のトランジスタのオン時に前記ゲート電極へ前記ゲートオフ電圧を供給する第２の電源と、
前記第１のトランジスタと前記ゲート電極の間に電気的に接続され、ボディダイオードを有する複数の電界効果型トランジスタが、前記ボディダイオードが前記ゲートオン電圧を前記ゲート電極へ供給しない極性で並列に接続される第１のゲート抵抗可変回路と、
前記第２のトランジスタと前記ゲート電極の間に電気的に接続され、ボディダイオードを有する複数の電界効果型トランジスタが、前記ボディダイオードが前記ゲートオフ電圧を前記ゲート電極へ供給しない極性で並列に接続される第２のゲート抵抗可変回路と、
前記第１のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧と、前記第２のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、
を備えるゲート駆動回路。
【請求項２】
前記ゲート抵抗制御回路が、前記スイッチング素子のゲート電極のオン・オフ動作を制御する制御信号と同期して、前記複数の電界効果型トランジスタのゲート電圧を制御する請求項１記載のゲート駆動回路。
【請求項３】
前記複数の電界効果型トランジスタが異なるオン抵抗を有する請求項１又は請求項２記載のゲート駆動回路。
【請求項４】
前記ゲート抵抗制御回路が、前記スイッチング素子の電流電圧特性、ゲート閾値電圧、容量電圧特性、内部ゲート抵抗値、及び、過電圧の許容値を記憶する記憶部と、前記記憶部の情報に基づき、前記複数の電界効果型トランジスタのゲート電圧を演算する演算部とを有する請求項１乃至請求項３いずれか一項記載のゲート駆動回路。
【請求項５】
前記複数の電界効果型トランジスタがＭＯＳＦＥＴである請求項１乃至請求項４いずれか一項記載のゲート駆動回路。
【請求項６】
前記スイッチング素子がワイドバンドギャップ半導体を用いたＭＯＳＦＥＴ又はＩＧＢＴである請求項１乃至請求項５いずれか一項記載のゲート駆動回路。
【請求項７】
スイッチング素子と、
前記スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、前記スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、前記第１のトランジスタのオン時に前記ゲート電極へ前記ゲートオン電圧を供給する第１の電源と、前記第２のトランジスタのオン時に前記ゲート電極へ前記ゲートオフ電圧を供給する第２の電源と、前記第１のトランジスタと前記ゲート電極の間に電気的に接続され、ボディダイオードを有する複数の電界効果型トランジスタが、前記ボディダイオードが前記ゲートオン電圧を前記ゲート電極へ供給しない極性で並列に接続される第１のゲート抵抗可変回路と、前記第２のトランジスタと前記ゲート電極の間に電気的に接続され、ボディダイオードを有する複数の電界効果型トランジスタが、前記ボディダイオードが前記ゲートオフ電圧を前記ゲート電極へ供給しない極性で並列に接続される第２のゲート抵抗可変回路と、前記第１のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧と、前記第２のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、を有するゲート駆動回路と、
を備える半導体装置。
【請求項８】
前記ゲート抵抗制御回路が、前記スイッチング素子のゲート電極のオン・オフ動作を制御する制御信号と同期して、前記複数の電界効果型トランジスタのゲート電圧を制御する請求項７記載の半導体装置。
【請求項９】
前記複数の電界効果型トランジスタが異なるオン抵抗を有する請求項７又は請求項８記載の半導体装置。
【請求項１０】
前記ゲート抵抗制御回路が、前記スイッチング素子の電流電圧特性、ゲート閾値電圧、容量電圧特性、内部ゲート抵抗値、及び、過電圧の許容値を記憶する記憶部と、前記記憶部の情報に基づき、前記複数の電界効果型トランジスタのゲート電圧を演算する演算部とを有する請求項７乃至請求項９いずれか一項記載の半導体装置。
【請求項１１】
前記複数の電界効果型トランジスタがＭＯＳＦＥＴである請求項７乃至請求項１０いずれいか一項記載の半導体装置。
【請求項１２】
前記スイッチング素子がワイドバンドギャップ半導体を用いたＭＯＳＦＥＴまたはＩＧＢＴである請求項７乃至請求項１１いずれか一項記載の半導体装置。
【請求項１３】
スイッチング素子と、
前記スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、前記スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、前記第１のトランジスタのオン時に前記ゲート電極へ前記ゲートオン電圧を供給する第１の電源と、前記第２のトランジスタのオン時に前記ゲート電極へ前記ゲートオフ電圧を供給する第２の電源と、前記第１のトランジスタと前記ゲート電極の間に電気的に接続され、ボディダイオードを有する複数の電界効果型トランジスタが、前記ボディダイオードが前記ゲートオン電圧を前記ゲート電極へ供給しない極性で並列に接続される第１のゲート抵抗可変回路と、前記第２のトランジスタと前記ゲート電極の間に電気的に接続され、ボディダイオードを有する複数の電界効果型トランジスタが、前記ボディダイオードが前記ゲートオフ電圧を前記ゲート電極へ供給しない極性で並列に接続される第２のゲート抵抗可変回路と、前記第１のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧と、前記第２のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、を有するゲート駆動回路と、
前記スイッチング素子に電気的に接続されるキャパシタと、
前記スイッチング素子の発する熱を放熱する放熱板と、
を備える電力変換装置。
【請求項１４】
前記ゲート抵抗制御回路が、前記スイッチング素子のゲート電極のオン・オフ動作を制御する制御信号と同期して、前記複数の電界効果型トランジスタのゲート電圧を制御する請求項１３記載の電力変換装置。
【請求項１５】
前記複数の電界効果型トランジスタが異なるオン抵抗を有する請求項１３又は請求項１４記載の電力変換装置。
【請求項１６】
前記ゲート抵抗制御回路が、前記スイッチング素子の電流電圧特性、ゲート閾値電圧、容量電圧特性、内部ゲート抵抗値、及び、過電圧の許容値を記憶する記憶部と、前記記憶部の情報に基づき、前記複数の電界効果型トランジスタのゲート電圧を演算する演算部とを有する請求項１３乃至請求項１５いずれか一項記載の電力変換装置。
【請求項１７】
前記複数の電界効果型トランジスタがＭＯＳＦＥＴである請求項１３乃至請求項１６いずれか一項記載の電力変換装置。
【請求項１８】
前記スイッチング素子がワイドバンドギャップ半導体を用いたＭＯＳＦＥＴ又はＩＧＢＴである請求項１３乃至請求項１７いずれか一項記載の電力変換装置。
【請求項１９】
スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、
前記スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、
前記第１のトランジスタのオン時に前記ゲート電極へ前記ゲートオン電圧を供給する第１の電源と、
前記第２のトランジスタのオン時に前記ゲート電極へ前記ゲートオフ電圧を供給する第２の電源と、
前記第１のトランジスタと前記ゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第１のゲート抵抗可変回路と、
前記第２のトランジスタと前記ゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第２のゲート抵抗可変回路と、
前記第１のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧と、前記第２のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、
を備え、
前記ゲート抵抗制御回路が、前記スイッチング素子の電流電圧特性、ゲート閾値電圧、容量電圧特性、内部ゲート抵抗値、及び、過電圧の許容値を記憶する記憶部と、前記記憶部の情報に基づき、前記複数の電界効果型トランジスタのゲート電圧を演算する演算部とを有するゲート駆動回路。
【請求項２０】
スイッチング素子と、
前記スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、前記スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、前記第１のトランジスタのオン時に前記ゲート電極へ前記ゲートオン電圧を供給する第１の電源と、前記第２のトランジスタのオン時に前記ゲート電極へ前記ゲートオフ電圧を供給する第２の電源と、前記第１のトランジスタと前記ゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第１のゲート抵抗可変回路と、前記第２のトランジスタと前記ゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第２のゲート抵抗可変回路と、前記第１のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧と、前記第２のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、を有するゲート駆動回路と、
を備え、
前記ゲート抵抗制御回路が、前記スイッチング素子の電流電圧特性、ゲート閾値電圧、容量電圧特性、内部ゲート抵抗値、及び、過電圧の許容値を記憶する記憶部と、前記記憶部の情報に基づき、前記複数の電界効果型トランジスタのゲート電圧を演算する演算部とを有する半導体装置。
【請求項２１】
スイッチング素子と、
前記スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、前記スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、前記第１のトランジスタのオン時に前記ゲート電極へ前記ゲートオン電圧を供給する第１の電源と、前記第２のトランジスタのオン時に前記ゲート電極へ前記ゲートオフ電圧を供給する第２の電源と、前記第１のトランジスタと前記ゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第１のゲート抵抗可変回路と、前記第２のトランジスタと前記ゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第２のゲート抵抗可変回路と、前記第１のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧と、前記第２のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、を有するゲート駆動回路と、
前記スイッチング素子に電気的に接続されるキャパシタと、
前記スイッチング素子の発する熱を放熱する放熱板と、
を備え、
前記ゲート抵抗制御回路が、前記スイッチング素子の電流電圧特性、ゲート閾値電圧、容量電圧特性、内部ゲート抵抗値、及び、過電圧の許容値を記憶する記憶部と、前記記憶部の情報に基づき、前記複数の電界効果型トランジスタのゲート電圧を演算する演算部とを有する電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート駆動回路、半導体装置、及び電力変換装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やパワーＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のパワースイッチング素子では、ゲート抵抗を適正化しないと、スイッチング損失が増大したり、誤点弧が生じたりする恐れがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５７１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、スイッチング素子のゲート抵抗の適正化が可能なゲート駆動回路、半導体装置、及び電力変換装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態のゲート駆動回路は、スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、前記スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、前記第１のトランジスタのオン時に前記ゲート電極へ前記ゲートオン電圧を供給する第１の電源と、前記第２のトランジスタのオン時に前記ゲート電極へ前記ゲートオフ電圧を供給する第２の電源と、前記第１のトランジスタと前記ゲート電極の間に電気的に接続され、ボディダイオードを有する複数の電界効果型トランジスタが、前記ボディダイオードが前記ゲートオン電圧を前記ゲート電極へ供給しない極性で並列に接続される第１のゲート抵抗可変回路と、前記第２のトランジスタと前記ゲート電極の間に電気的に接続され、ボディダイオードを有する複数の電界効果型トランジスタが、前記ボディダイオードが前記ゲートオフ電圧を前記ゲート電極へ供給しない極性で並列に接続される第２のゲート抵抗可変回路と、前記第１のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧と、前記第２のゲート抵抗可変回路の前記複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態のゲート駆動回路の回路図。
【図２】第２の実施形態のゲート駆動回路の回路図。
【図３】第３の実施形態の半導体装置のブロック図。
【図４】第４の実施形態の電力変換装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
（第１の実施形態）
本実施形態のゲート駆動回路は、スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、第１のトランジスタと第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、第１のトランジスタのオン時にゲート電極へゲートオン電圧を供給する第１の電源と、第２のトランジスタのオン時にゲート電極へゲートオフ電圧を供給する第２の電源と、第１のトランジスタとゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第１のゲート抵抗可変回路と、第２のトランジスタとゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第２のゲート抵抗可変回路と、第１のゲート抵抗可変回路の複数の電界効果型トランジスタのゲート電圧と、第２のゲート抵抗可変回路の複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、を備える。
【０００９】
図１は、本実施形態のゲート駆動回路の回路図である。本実施形態のゲート駆動回路１００は、パワースイッチング素子（以下、単にスイッチング素子とも記載）１０のゲート電圧を制御するゲート駆動回路である。スイッチング素子１０は、例えば、ＳｉＣ（炭化珪素）等のワイドギャップ半導体を用いたｎ型のＭＯＳＦＥＴである。ゲート駆動回路１００は、制御信号回路１２からの制御信号に基づき駆動する。
【００１０】
ゲート駆動回路１００は、第１のトランジスタ１４、第２のトランジスタ１６、駆動ロジック回路１８、第１の電源２０、第２の電源２２、第１のゲート抵抗可変回路２４、第２のゲート抵抗可変回路２６、第１のゲート抵抗制御回路２８、第２のゲート抵抗制御回路３０を備える。
【００１１】
第１のトランジスタ１４は、スイッチング素子１０のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する。第１のトランジスタ１４は、例えば、ｎｐｎ型のバイポーラトランジスタである。第１のトランジスタ１４として、例えば、ｎ型のＭＯＳＦＥＴを適用することも可能である。
【００１２】
第２のトランジスタ１６は、スイッチング素子１０のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する。第２のトランジスタ１６は、例えば、ｐｎｐ型のバイポーラトランジスタである。第２のトランジスタ１６として、例えば、ｐ型のＭＯＳＦＥＴを適用することも可能である。
【００１３】
駆動ロジック回路１８は、第１のトランジスタ１４と第２のトランジスタ１６のオン・オフ動作を制御する。駆動ロジック回路１８は、例えば、制御信号回路１２からの制御信号（入力信号）を第１のトランジスタ１４及び第２のトランジスタ１６のゲート電圧として伝達するバッファ回路として機能する。また、駆動ロジック回路１８は、例えば、制御信号回路１２とスイッチング素子１０とを電気的に絶縁するフォトカップラーを備える。
【００１４】
第１の電源２０は、第１のトランジスタ１４のオン時にスイッチング素子１０のゲート電極へゲートオン電圧を供給する。第１の電源２０は、例えば、電源回路である。第２の電源２２は、第２のトランジスタ１６のオン時にスイッチング素子１０のゲート電極へゲートオフ電圧を供給する。
【００１５】
第１のゲート抵抗可変回路２４は、第１のトランジスタ１４とスイッチング素子１０のゲート電極の間に電気的に接続される。第１のゲート抵抗可変回路２４においては、３個の電界効果型トランジスタ２４ａが並列に接続される。電界効果型トランジスタ２４ａは、例えば、ＭＯＳＦＥＴである。電界効果型トランジスタ２４ａは、２個であっても、４個以上であっても構わない。複数の電界効果型トランジスタ２４ａが異なるオン抵抗を備えることが望ましい。
【００１６】
第２のゲート抵抗可変回路２６は、第２のトランジスタ１６とスイッチング素子１０のゲート電極の間に電気的に接続される。第２のゲート抵抗可変回路２６においては、３個の電界効果型トランジスタ２６ａが並列に接続される。電界効果型トランジスタ６ａは、例えば、ＭＯＳＦＥＴである。電界効果型トランジスタ２６ａは、２個であっても、４個以上であっても構わない。複数の電界効果型トランジスタ２６ａが異なるオン抵抗を備えることが望ましい。
【００１７】
第１のゲート抵抗制御回路２８は、複数の電界効果型トランジスタ２４ａのゲート電圧を制御する。例えば、それぞれの電界効果型トランジスタ２４ａのゲート電圧を、独立に所望の値になるよう制御する。
【００１８】
第１のゲート抵抗制御回路２８は、記憶部２８ａと演算部２８ｂとを備える。記憶部２８ａは、例えば、スイッチング素子１０の電流電圧特性（ＩＶ特性）、ゲート閾値電圧、容量電圧特性（ＣＶ特性）、内部ゲート抵抗値、及び、過電圧の許容値を記憶する。また、例えば、電界効果型トランジスタ２４ａに印加するゲート電圧の値を記憶する。演算部２８ｂは、記憶部２８ａの情報に基づき、複数の電界効果型トランジスタ２４ａのゲート電圧を演算する。
【００１９】
第２のゲート抵抗制御回路３０は、複数の電界効果型トランジスタ２６ａのゲート電圧を制御する。例えば、それぞれの電界効果型トランジスタ２６ａのゲート電圧を、独立に所望の値になるよう制御する。
【００２０】
第２のゲート抵抗制御回路３０は、記憶部３０ａと演算部３０ｂとを備える。記憶部３０ａは、例えば、スイッチング素子１０の電流電圧特性（ＩＶ特性）、ゲート閾値電圧、容量電圧特性（ＣＶ特性）、内部ゲート抵抗値、及び、過電圧の許容値を記憶する。また、例えば、電界効果型トランジスタ２６ａに印加するゲート電圧の値を記憶する。演算部３０ｂは、記憶部３０ａの情報に基づき、複数の電界効果型トランジスタ２６ａのゲート電圧を演算する。
【００２１】
なお、第１のゲート抵抗制御回路２８と第２のゲート抵抗制御回路３０は、独立した回路ではなく、一体化した回路であっても構わない。
【００２２】
次に、本実施形態の制御方法について説明する。
【００２３】
本実施形態のゲート駆動回路１００は、制御信号回路１２からの制御信号に基づき、スイッチング素子１０のオン・オフ動作を制御する。制御信号回路１２からの制御信号が駆動ロジック回路１８に入力されると、スイッチング素子１０をオン状態にする場合には、第１のトランジスタ１４がオン、第２のトランジスタ１６がオフとなるように、第１のトランジスタ１４と第２のトランジスタ１６のベース電極にベース電流を供給する。スイッチング素子１０をオフ状態にする場合には、第１のトランジスタ１４がオフ、第２のトランジスタ１６がオンとなるように、第１のトランジスタ１４と第２のトランジスタ１６のベース電極にベース電流を供給する。
【００２４】
第１のトランジスタ１４がオンすると、第１の電源２０からスイッチング素子１０のゲート電極へゲートオン電圧が供給され、スイッチング素子１０がオンする。一方、第２のトランジスタ１６がオンすると、第２の電源２２からスイッチング素子１０のゲート電極へゲートオフ電圧が供給され、スイッチング素子１０がオフする。
【００２５】
第１のゲート抵抗制御回路２８により、第１のゲート抵抗可変回路２４の複数の電界効果型トランジスタ２４ａのゲート電圧を、独立に所望の値になるよう制御する。ゲート電圧を所望の値にすることにより、複数の電界効果型トランジスタ２４ａのオン抵抗を所望の値に設定する。スイッチング素子１０がターンオンする際のゲート抵抗は、第１のゲート抵抗可変回路２４の電界効果型トランジスタ２４ａのオン抵抗の合成抵抗で規定される値に設定される。
【００２６】
第２のゲート抵抗制御回路３０により、第２のゲート抵抗可変回路２６の複数の電界効果型トランジスタ２６ａのゲート電圧を、独立に所望の値になるよう制御する。ゲート電圧を所望の値にすることにより、複数の電界効果型トランジスタ２６ａのオン抵抗を所望の値に設定する。スイッチング素子１０がターンオフする際のゲート抵抗は、第２のゲート抵抗可変回路２６の電界効果型トランジスタ２６ａのオン抵抗の合成抵抗で規定される値に設定される。
【００２７】
また、スイッチング素子１０のオフ状態のゲート抵抗は、第２のゲート抵抗可変回路２６の電界効果型トランジスタ２６ａのオン抵抗の合成抵抗で規定される値に設定される。
【００２８】
第１のゲート抵抗制御回路２８及び第２のゲート抵抗制御回路３０は、制御信号回路１２からの制御信号に同期して、電界効果型トランジスタ２４ａ及び電界効果型トランジスタ２６ａのゲート電圧を制御する。例えば、制御信号回路１２から、制御信号によりスイッチング素子１０のオンオフタイミング、電流指令値等の情報が第１のゲート抵抗制御回路２８及び第２のゲート抵抗制御回路３０にもたらされる。
【００２９】
第１のゲート抵抗制御回路２８の演算部２８ｂは、制御信号回路１２からもたらされる情報と記憶部２８ａに記憶されるスイッチング素子１０の特性情報や過電圧の許容値から、スイッチング損失の低減、過電圧の抑制の両立を実現できる最適なゲート抵抗条件を算出する。さらに、演算部２８ｂは、最適なゲート抵抗条件を実現する、各電界効果型トランジスタ２４ａのゲート電圧条件を算出する。第１のゲート抵抗制御回路２８は、スイッチング素子１０のオンオフタイミングに同期して、各電界効果型トランジスタ２４ａのゲート電圧が算出されたゲート電圧条件となるよう制御する。
【００３０】
同様に、第２のゲート抵抗制御回路３０の演算部３０ｂは、制御信号回路１２からもたらされる情報と記憶部３０ａに記憶されるスイッチング素子１０の特性情報や過電圧の許容値から、スイッチング損失の低減、過電圧の抑制の両立を実現できる最適なゲート抵抗条件を算出する。また、オフ時の誤点弧を抑制するために、最適なゲート抵抗条件を算出する。さらに、演算部３０ｂは、最適なゲート抵抗条件を実現する、各電界効果型トランジスタ２６ａのゲート電圧条件を算出する。第２のゲート抵抗制御回路３０は、スイッチング素子１０のオンオフタイミングに同期して、各電界効果型トランジスタ２６ａのゲート電圧が算出されたゲート電圧条件となるよう制御する。
【００３１】
なお、演算部２８ｂ及び演算部３０ｂにおけるゲート電圧条件の算出は、例えば、スイッチング素子１０の動作に対しリアルタイムで実行されてフィーバックされる。また、例えば、スイッチング素子１０の動作に先行して、あらかじめゲート電圧条件の算出を実行しておき、スイッチング素子１０の動作時にフィードバックをかけてもかまわない。
【００３２】
以下、本実施形態の作用及び効果について説明する。
【００３３】
例えば、電圧型電力変換モジュールのようなパワー半導体モジュールでは、スイッチング素子のスイッチング動作が高速になるにつれ、ターンオフ時の過電圧による素子破壊が問題となる。ターンオフ時の過電圧は、配線インダクタンスとモジュールを流れる電流の時間変化率（ｄｉ／ｄｔ）に比例する。過電圧を抑制するためにスイッチング時間を長くとると、スイッチング動作が遅くなる。同時に、電流とスイッチング時間の積（ｉｔ）に比例するスイッチング損失が大きくなる。このように、スイッチング損失の低減と、スイッチング時のノイズで生ずる過電圧の抑制はトレードオフの関係にある。
【００３４】
スイッチング素子１０のゲート抵抗の大きさを変化させることで、スイッチング損失と過電圧を制御することが可能である。例えば、スイッチング素子１０のゲート抵抗を大きくすると、スイッチング素子１０のスイッチング時間が長くなりスイッチング損失が大きくなる。しかし、ゲート抵抗が大きいとノイズが低減するため過電圧の発生が抑制される。一方、スイッチング素子１０のゲート抵抗を小さくすると、スイッチング素子１０のスイッチング時間が短くなりスイッチング損失は低減する。しかし、ノイズが増大するため、過電圧の発生が増長される。
【００３５】
また、スイッチング素子１０のオフ時のゲート抵抗が高い場合、スイッチング素子１０のゲート電圧が意図せず上昇することで、スイッチング素子１０がオンするという誤点弧の問題が生ずる。スイッチング素子１０のゲート抵抗の大きさを変化させることで、誤点弧を制御することが可能である。
【００３６】
本実施形態では、スイッチング素子１０のゲート抵抗を可変とし、スイッチング損失の低減、過電圧の抑制、誤点弧を防止する上で、適正なゲート抵抗を実現することが可能となる。
【００３７】
本実施形態では、複数の電界効果型トランジスタ２４ａを並列に接続し、且つ、複数の電界効果型トランジスタ２６ａを並列に接続することで、ゲート抵抗の可変範囲（ダイナミックレンジ）を広くすることが可能となる。したがって、適正なゲート抵抗を実現することが容易となる。
【００３８】
本実施形態では、電界効果型トランジスタ２４ａのオン抵抗の合成抵抗を変化させることで、スイッチング素子１０のターンオン時及びオン状態のゲート抵抗を所望の値に設定することが可能となる。また、電界効果型トランジスタ２６ａのオン抵抗の合成抵抗を変化させることで、スイッチング素子１０のターンオフ時及びオフ状態のゲート抵抗を所望の値に設定することが可能となる。
【００３９】
例えば、スイッチング素子１０に流す電流が大きい場合、スイッチング素子１０のターンオフ時に、第２のゲート抵抗可変回路２６の電界効果型トランジスタ２６ａの合成抵抗を高くし、スイッチング速度を遅くする。これにより、ターンオフ時の過電圧を抑制することが可能である。
【００４０】
また、スイッチング素子１０に流す電流が小さい場合、スイッチング素子１０のターンオン及びターンオフ時に、第１のゲート抵抗可変回路２４の電界効果型トランジスタ２４ａ、及び、第２のゲート抵抗可変回路２６の電界効果型トランジスタ２６ａの合成抵抗をそれぞれ低くし、スイッチング速度を速くする。これにより、スイッチング損失が低減できる。
【００４１】
また、スイッチング素子１０のオフ時に、第２のゲート抵抗可変回路２６の電界効果型トランジスタ２６ａの合成抵抗を極限まで下げて、スイッチング素子１０のゲート電極とソース電極間を短絡させる。これにより、誤点弧を防止することが可能となる。
【００４２】
本実施形態においては、第１及び第２のゲート抵抗制御回路２８、３０が、スイッチング素子１０のゲート電極のオン・オフ動作を制御する制御信号と同期して、複数の電界効果型トランジスタ２４ａ、２４ｂのゲート電圧を制御する。したがって、スイッチング素子１０の動作条件に応じて、経時的にゲート抵抗を変化させ、スイッチング損失の低減、過電圧の抑制、誤点弧を防止する上で、適正なゲート抵抗を実現することが可能となる。
【００４３】
また、複数の電界効果型トランジスタ２４ａ、２６ａが異なるオン抵抗を備えることが望ましい。異なるオン抵抗を備えることで、ゲート抵抗の可変範囲を更に広くすることが可能となる。したがって、より適切なゲート抵抗を実現することが可能となる。例えば、３つの電界効果型トランジスタ２４ａ、又は、３つの電界効果型トランジスタ２６ａのオン抵抗の可変レンジを一桁ずつ変えることが可能である。
【００４４】
以上、本実施形態によれば、スイッチング素子のゲート抵抗の適正化が可能なゲート駆動回路を提供することが可能となる。
【００４５】
（第２の実施形態）
本実施形態のゲート駆動回路は、ゲート抵抗制御回路がスイッチング素子のゲート電極のオン・オフ動作を制御する制御信号と同期しないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００４６】
図２は、本実施形態のゲート駆動回路の回路図である。ゲート駆動回路２００は、第１及び第２のゲート抵抗制御回路２８、３０が、制御信号回路１２から発せられ、スイッチング素子１０のゲート電極のオン・オフ動作を制御する制御信号と同期しない。
【００４７】
第１及び第２のゲート抵抗制御回路２８、３０は、例えば、あらかじめ、回路動作や回路シミュレーションに基づき決定された所定のゲート抵抗を実現するよう、電界効果型トランジスタ２４ａ、２６ａのゲート電圧を所定の値に制御する。電界効果型トランジスタ２４ａ、２６ａのゲート電圧は、例えば、スイッチング素子１０の動作中には変化しない固定値である。
【００４８】
例えば、電界効果型トランジスタ２４ａ、２６ａの所定のゲート電圧の値を、外部から入力し、第１及び第２のゲート抵抗制御回路２８、３０の記憶部２８ａ、３０ａに記憶させることで、第１及び第２のゲート抵抗可変回路２４、２６を制御する。
制御する。
【００４９】
本実施形態のゲート駆動回路によれば、例えば、ゲート駆動回路２００を半導体モジュールに組み込んだ後でも、容易に、スイッチング損失の低減、過電圧の抑制、誤点弧を防止する上で、適正なゲート抵抗に変更することが可能となる。
【００５０】
（第３の実施形態）
本実施形態の半導体装置は、スイッチング素子と、スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、第１のトランジスタと第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、第１のトランジスタのオン時にゲート電極へゲートオン電圧を供給する第１の電源と、第２のトランジスタのオン時にゲート電極へゲートオフ電圧を供給する第２の電源と、第１のトランジスタとゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第１のゲート抵抗可変回路と、第２のトランジスタとゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第２のゲート抵抗可変回路と、第１のゲート抵抗可変回路の複数の電界効果型トランジスタのゲート電圧と、第２のゲート抵抗可変回路の複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、を有するゲート駆動回路と、を備える。
【００５１】
本実施形態の半導体装置は、スイッチング素子と、第１の実施形態のゲート駆動回路を備える。第１の実施形態と重複する内容については記述を省略する。
【００５２】
図３は、本実施形態の半導体装置のブロック図である。半導体装置３００は、インバータ回路５０と、ゲート駆動回路１００を備えるＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｍｏｄｕｌｅ）である。
【００５３】
インバータ回路５０は、６個のスイッチング素子１０ａを備える。スイッチング素子１０ａは、例えば、ＳｉＣ等のワイドギャップ半導体を用いたｎ型のＩＧＢＴやＭＯＳＦＥＴである。
【００５４】
ゲート駆動回路１００は、６個のスイッチング素子１０ａのそれぞれのゲート電極に接続され、スイッチング素子１０ａを制御する。
【００５５】
本実施形態によれば、スイッチング素子のゲート抵抗の適正化が可能な半導体装置を提供することが可能となる。
【００５６】
（第４の実施形態）
本実施形態の電力変換装置は、スイッチング素子と、スイッチング素子のゲート電極に印加するゲートオン電圧のオン・オフ動作を制御する第１のトランジスタと、スイッチング素子のゲート電極に印加するゲートオフ電圧のオン・オフ動作を制御する第２のトランジスタと、第１のトランジスタと第２のトランジスタのオン・オフ動作を制御する駆動ロジック回路と、第１のトランジスタのオン時にゲート電極へゲートオン電圧を供給する第１の電源と、第２のトランジスタのオン時にゲート電極へゲートオフ電圧を供給する第２の電源と、第１のトランジスタとゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第１のゲート抵抗可変回路と、第２のトランジスタとゲート電極の間に電気的に接続され、複数の電界効果型トランジスタが並列に接続される第２のゲート抵抗可変回路と、第１のゲート抵抗可変回路の複数の電界効果型トランジスタのゲート電圧と、第２のゲート抵抗可変回路の複数の電界効果型トランジスタのゲート電圧とを制御するゲート抵抗制御回路と、を有するゲート駆動回路と、スイッチング素子に電気的に接続されるキャパシタと、スイッチング素子の発する熱を放熱する放熱板と、を備える。
【００５７】
本実施形態の電力変換装置は、第３の実施形態の半導体装置と、キャパシタ及び放熱板を備える。第１又は第３の実施形態と重複する内容については記述を省略する。
【００５８】
図４は、本実施形態の電力変換装置の模式断面図である。電力変換装置４００は、インバータ回路、ゲート駆動回路を含むＩＰＭ３００、キャパシタ６０、放熱板７０をインバータ装置である。
【００５９】
キャパシタ６０は、例えば、ＩＰＭ３００のスイッチング素子に電気的に接続される平滑化キャパシタである。放熱板７０は、ＩＰＭ３００のスイッチング素子が発する熱を放熱する。放熱板７０は、熱伝導度の高い金属であり、例えば、アルミニウムである。
【００６０】
本実施形態によれば、スイッチング素子のゲート抵抗の適正化が可能な電力変換装置を提供することが可能となる。
【００６１】
以上、実施形態においては、スイッチング素子について、ｎ型のＭＯＳＦＥＴ、ｎ型のＩＧＢＴを例に説明したが、ｐ型のＭＯＳＦＥＴ、ｐ型のＩＧＢＴを適用することも可能である。また、電界効果型のスイッチング素子であれば、ＭＯＳＦＥＴ、ＩＧＢＴに限らず、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等を適用することも可能である。
【００６２】
また、スイッチング素子の半導体材料としてワイドバンドギャップ半導体のＳｉＣ（炭化珪素）を例に説明したが、Ｓｉ（シリコン）やＧａＮ（窒化ガリウム）等を適用することも可能である。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１０            スイッチング素子
１０ａ          スイッチング素子
１２            制御信号回路
１４            第１のトランジスタ
１６            第２のトランジスタ
１８            駆動ロジック回路
２０            第１の電源
２２            第２の電源
２４            第１のゲート抵抗可変回路
２４ａ          電界効果型トランジスタ
２６            第２のゲート抵抗可変回路
２６ａ          電界効果型トランジスタ
２８            第１のゲート抵抗制御回路
２８ａ          記憶部
２８ｂ          演算部
３０            第２のゲート抵抗制御回路
３０ａ          記憶部
３０ｂ          演算部
５０            インバータ回路
６０            キャパシタ
７０            放熱板
１００          ゲート駆動回路
２００          ゲート駆動回路
３００          半導体装置
４００          電力変換装置
【図１】
0006258165.tif 000002
【図２】
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【図３】
0006258165.tif 000004
【図４】
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