(57)【特許請求の範囲】
【請求項１】
グラフェン・コネクタと、
上側ビアであって、前記上側ビアの下側端部は前記グラフェン・コネクタの第１の端部に接続される、上側ビアと、
下側ビアであって、前記下側ビアの頂端部はグラフェン・コネクタの第２の端部に接続される、下側ビアと
を含み、
前記グラフェン・コネクタと、前記下側ビアの前記頂端部の一部とは同一平面上にある、
相互接続構造。
【請求項２】
前記グラフェン・コネクタを含むトレンチをライニングするライナ層をさらに含む、請求項１に記載の相互接続構造。
【請求項３】
前記上側ビアは、前記グラフェン・コネクタを貫通する、請求項２に記載の相互接続構造。
【請求項４】
前記上側ビアは、前記グラフェン・コネクタの底部において前記ライナ層と接触する、請求項３に記載の相互接続構造。
【請求項５】
前記上側ビアの底端部は、前記グラフェン・コネクタの側壁における前記ライナ層および前記グラフェン・コネクタの頂部表面と接触する、請求項２に記載の相互接続構造。
【請求項６】
グラフェン・コネクタと、
上側ビアであって、前記上側ビアの下側端部は前記グラフェン・コネクタの第１の端部に接続される、上側ビアと、
下側ビアであって、前記下側ビアの頂端部はグラフェン・コネクタの第２の端部に接続される、下側ビアと
を含み、
前記グラフェン・コネクタを含むトレンチをライニングするライナ層をさらに含み、
前記上側ビアの底端部は、前記グラフェン・コネクタの側壁における前記ライナ層および前記グラフェン・コネクタの頂部表面と接触する、
相互接続構造。
【請求項７】
前記ライナ層は、ＲｕまたはＴａの少なくとも１つを含む、請求項２または６に記載の相互接続構造。
【請求項８】
前記上側ビアおよび下側ビアの一方または両方は、前記上側ビアおよび下側ビアのそれぞれの内部を充填する充填金属を含み、前記充填金属は、銅、アルミニウム、銀、金、カルシウム、白金、スズ、リチウム、亜鉛、ニッケル、およびタングステンのうちの１つまたはそれ以上を含む元素形態または合金である、請求項１または６に記載の相互接続構造。
【請求項９】
相互接続構造を形成する方法であって、前記方法は、
第１のトレンチをエッチングするステップであって、前記ステップによって第１のビアの頂端部の少なくとも一部を除去し、前記第１のトレンチの第１の端部は前記第１のビアの頂部と交わる、ステップと、
前記第１のトレンチ内にライナ層を形成するステップと、
前記第１のトレンチ内にグラフェン触媒の層を形成するステップと、
前記第１のトレンチ内に多層のグラフェンを成長させるステップと、
前記第１のトレンチおよび第１のビアの上にキャップを形成するために、誘電材料の層を蒸着するステップと
を含む、方法。
【請求項１０】
前記キャップの頂部に絶縁材料を適用するステップと、
前記絶縁材料、キャップ、および前記グラフェンが充填された第１のトレンチの第２の端部の一部の中に開口を形成するステップと
をさらに含む、請求項９に記載の方法。
【請求項１１】
前記開口内にバリア材料の層を蒸着するステップと、
第２のビアを形成するために前記開口に充填金属を充填するステップと
をさらに含む、請求項１０に記載の方法。
【請求項１２】
前記バリア材料は、コバルト、ルテニウム、タンタル、窒化タンタル、酸化インジウム、窒化タングステン、および窒化チタンのうちの１つまたはそれ以上を含む、請求項１１に記載の方法。
【請求項１３】
前記充填金属は、銅、アルミニウム、銀、金、カルシウム、白金、スズ、リチウム、亜鉛、ニッケル、およびタングステンのうちの１つまたはそれ以上を含む元素形態または合金である、請求項１１に記載の方法。
【請求項１４】
多層のグラフェンを成長させるステップは、炭素ソースの化学蒸着を含む、請求項９に記載の方法。
【請求項１５】
前記炭素ソースは液体である、請求項１４に記載の方法。
【請求項１６】
前記炭素ソースは固体である、請求項１４に記載の方法。
【請求項１７】
前記蒸着の温度は３００℃〜４００℃である、請求項１４に記載の方法。
【請求項１８】
前記グラフェン触媒は、ニッケル、パラジウム、ルテニウム、イリジウム、および銅のうちの１つまたはそれ以上を含む元素形態または合金を含む、請求項９に記載の方法。
【請求項１９】
前記キャップの頂部に絶縁材料を適用するステップと、
グラフェン・コネクタの頂部表面を露出するために、前記絶縁材料およびキャップ内に開口を形成するステップと
をさらに含む、請求項９に記載の方法。
【請求項２０】
前記開口内にバリア材料の層を蒸着するステップと、
第２のビアを形成するために前記開口に充填金属を充填するステップと
をさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に、半導体構造およびその形成方法の分野に関し、より特定的には、主としてグラフェンおよび金属からなるバック・エンド・オブ・ライン（ｂａｃｋ−ｅｎｄ−ｏｆ−ｔｈｅ  ｌｉｎｅ：ＢＥＯＬ）相互接続構造に関する。
【背景技術】
【０００２】
集積回路（単数または複数）は典型的に、複数の半導体デバイスと、相互接続配線とを含む。金属相互接続配線のネットワークは典型的に、半導体基板の半導体部分から半導体デバイスを接続する。半導体基板の半導体部分の上の複数レベルの金属相互接続配線がともに接続されて、バック・エンド・オブ・ライン（ＢＥＯＬ）相互接続構造を形成する。こうした構造においては、金属ラインが基板に平行に走り、金属ビア（ｖｉａｓ）が基板に垂直に走る。
【０００３】
現代のＩＣの性能向上には、過去１０年間の２つの発展が寄与している。こうした発展の１つは、ＢＥＯＬ相互接続構造の相互接続金属として銅を使用することである。銅が有利であるのは、他の従来用いられていた相互接続金属、たとえばアルミニウムなどに比べて、銅の伝導率が高いためである。
【先行技術文献】
【特許文献】
【０００４】
関連出願の相互参照
本出願は、その内容全体が本明細書において引用により援用される、２０１２年１２月１７日に提出された「ＧＲＡＰＨＥＮＥ  ＡＮＤ  ＭＥＴＡＬ  ＩＮＴＥＲＣＯＮＮＥＣＴＳ」と題する米国特許出願第１３／７１６，６３６号の利益を請求するものである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、たとえばグラフェンなどの他の材料は、銅よりも優れた通電容量および熱伝導率を有するが、グラフェンの製造方法の多くは多数の課題を提示しているために、現代のＩＣにグラフェンを含ませることが阻まれている。
【課題を解決するための手段】
【０００６】
本発明の一局面においては、シングル・ダマシンまたはデュアル・ダマシンのグラフェンおよび銅の相互接続構造、ならびにその作製方法が提供される。相互接続構造のグラフェン部分は、グラフェン触媒を用いて成長された多層グラフェン構造である。多層のグラフェンは、２つまたはそれ以上の素子間の電気的接続を形成する。これらの素子はビアまたはコンポーネントであってもよいし、ビアとコンポーネントとの組み合わせであってもよい。ビアは充填金属を含み、充填金属の少なくとも一部はバリア金属に囲まれている。コンポーネントは、ルーティング・トラック、クロック信号ソース、電源、電磁信号ソース、接地端子、トランジスタ、およびマクロセルであってもよい。多層のグラフェンは、グラフェン触媒を用いて、３００℃〜４００℃の温度にて化学蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を用いて、固体および液体両方の炭素ソースから成長される。
【０００７】
別の局面において、グラフェンおよび銅の相互接続構造を作製するための方法は、第１のトレンチをエッチングするステップを含み、それによって、第１のトレンチの第１の端部が第１のビアの頂部と交わるように、第１のビアの頂端部の少なくとも一部を除去する。第１のトレンチ内に窒化タンタルの層が蒸着される。第１のトレンチ内にグラフェン触媒の層が蒸着される。第１のトレンチは、化学機械平坦化を適用することによって定められる。第１のトレンチ内に多層のグラフェンが成長される。第１のトレンチおよび第１のビアの上にキャップを形成するために、誘電材料の層が蒸着される。
【０００８】
さらに別の局面は、キャップの頂部に基板の層を適用するステップをさらに含む、上述の広範な方法によって作製される相互接続構造を提供する。第２のトレンチは、この第２のトレンチがグラフェン充填された第１のトレンチの第２の端部の少なくとも一部と交わってそれを除去するようにエッチングされる。第２のトレンチ内にバリア材料の層が蒸着される。第２のトレンチに充填金属が充填されることによって、第２のビアが形成される。
【０００９】
例示的局面はさらに、キャップの頂部に基板の層を適用するステップをさらに含む、上述の広範な方法によって作製される相互接続構造を提供する。第２のトレンチは、この第２のトレンチがグラフェン充填された第１のトレンチの第２の端部の少なくとも一部と接触するようにエッチングされる。第２のトレンチ内にバリア材料の層が蒸着される。第２のトレンチに充填金属が充填されることによって、第２のビアが形成される。
【００１０】
別の局面はさらに、相互接続構造に含まれる所与のＶＩＡと、コンポーネントとの間に電気的接続を形成するステップをさらに含む、上述の方法によって作製される相互接続構造を提供する。
【００１１】
以下の図面を参照し、単なる実施例として本発明の実施形態を説明する。
【図面の簡単な説明】
【００１２】
【図１】本発明の例示的実施形態に従う、ダマシン法を用いて製作されたコンポーネントおよびビアを含む最初のグラフェンおよび金属相互接続構造の側面図である。
【図２】本発明の例示的実施形態に従う、中にグラフェンおよび金属相互接続構造が定められるべきトレンチの作製を示す側面図である。
【図３】本発明の例示的実施形態に従う、グラフェンおよび金属相互接続構造の上に蒸着された窒化タンタル（ＴａＮ）およびルテニウム（Ｒｕ）の層を示す側面図である。
【図４】本発明の例示的実施形態に従う、化学機械平坦化（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ  ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）を用いて作製された、グラフェンおよび金属相互接続構造にさらに定められたトレンチを示す側面図である。
【図５】本発明の例示的実施形態に従う、化学蒸着（ＣＶＤ）を用いて選択的に成長されたグラフェンが充填された、グラフェンおよび金属相互接続構造のトレンチを示す側面図である。
【図６】本発明の例示的実施形態に従う、完成したグラフェンおよび金属相互接続構造を示す側面図である。
【図７】本発明の例示的実施形態に従う、完成したグラフェンおよび金属相互接続構造を示す側面図である。
【発明を実施するための形態】
【００１３】
集積回路チップの製作／製造においては、エネルギ効率のレベルを高くするとともに、各チップ内により多くのデバイスおよび回路を適合させることへの要望が増している。このため、回路コンポーネントのサイズを低減させるだけでなく、回路コンポーネントに相互接続される配線および接続ビアのサイズおよび抵抗、ならびに同レベルにある１つのＶＩＡ（および接続ワイヤ）と別のＶＩＡ（および接続ワイヤ）との間隔（ピッチ）も低減させることが常に求められている。これらのワイヤおよびＶＩＡは、半導体基板の頂部に形成された１つまたはそれ以上の金属化層内に配されてもよい。
【００１４】
半導体基板はシリコン含有材料でできていることが好ましいが、必ずしもそうでなくてもよい。シリコン含有材料は、Ｓｉ、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、または炭素がドープされたシリコン、アモルファスＳｉ、ならびにその組み合わせおよび多層を含むが、それに限定されない。加えて半導体基板は、たとえばゲルマニウムなどのその他の半導体材料、および化合物半導体基板、たとえばＧａＡｓなどのタイプＩＩＩ／Ｖ半導体基板などでできていてもよい。半導体基板はしばしばバルク半導体基板として示されるが、たとえばシリコン・オン・インシュレータ基板などのセミコンダクタ・オン・インシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板配置も、集積回路チップに使用するために好適な基板である。
【００１５】
基板は、たとえばそこに形成されるトランジスタ、コンデンサ、または抵抗器など、１つまたはそれ以上の回路コンポーネントまたはデバイスを含んでもよい。他の例示的実施形態においては、他のタイプの回路コンポーネントまたはデバイスが用いられてもよい。
【００１６】
金属化層は、誘電材料に埋め込まれた配線（導電性ライン）である。しばしば、複数の金属化層をまとめて従来のビアによって相互接続することがあり、このビアは別個のレベルの金属ワイヤに接触するために誘電材料を貫通する。金属化層は、本明細書において金属層、配線層または配線レベルと呼ばれることもある。ビア、金属層、配線層または配線レベルを一緒にして、相互接続構造またはバック・エンド・オブ・ライン（ＢＥＯＬ）配線レベルと呼ばれることもある。
【００１７】
誘電体層は、上側部分すなわち配線が形成されている誘電材料と、下側部分すなわち導電性ビアが形成されている誘電材料との両方を含んでもよい。下側部分はレベル間誘電体（ｉｎｔｅｒ−ｌｅｖｅｌ  ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）層の役割をするのに対し、上側部分はイントラメタル誘電体（ｉｎｔｒａ−ｍｅｔａｌ  ｄｉｅｌｅｃｔｒｉｃ：ＩＭＤ）層の役割をする。誘電体層は単層であっても、多層スタックであってもよい。たとえば、単層がＩＬＤおよびＩＭＤの両方の役割をするために用いられてもよいし、ＩＬＤおよびＩＭＤに対して別々の層が用いられてもよい。別の実施例においては、ＩＬＤとＩＭＤとの間にエッチング停止層（エッチング・プロセスを停止させるために、典型的にエッチングされる材料の下に置かれる材料の層）が配されてもよい。
【００１８】
配線（導電性ライン）を作製するために用いられる導電材料は、たとえばタングステン、銅、アルミニウム、それぞれの合金、またはその組み合わせなどの金属であってもよい。導電性ビアは、配線と同じ材料または異なる材料でできていてもよい。ビアは、導電性ラインを下のコンタクト領域に接続してもよい。誘電体層のレベルによって、コンタクト領域は下側誘電体層内の別の導電性ラインであってもよいし、またはコンタクト領域はたとえば拡散領域、トランジスタのゲート、もしくはコンデンサのプレートなどのデバイスであってもよい。
【００１９】
典型的に、配線およびビアはフォトリソグラフィ処理を用いて作製される。従来のフォトリソグラフィ処理では、誘電材料の１つまたはそれ以上の層の上に光抵抗性のマスキング材料（フォトレジスト）が配される。マスキング・ステップを行うことによって、誘電材料の特定の領域（すなわちビア・ホールの位置および配線経路）からフォトレジスト材料を選択的に除去し、これらの領域は露出されたままとなる。続いてエッチング・プロセスが行われ、誘電材料の露出部分をエッチングにより除去して、中にトレンチおよびビア・ホールを形成する。金属蒸着プロセスでは、これらの部分に導電材料を充填して、層の配線およびビアを形成する。
【００２０】
より特定的には、実行されるマスキング・ステップは、マスク画像を通じてフォトレジスト層の表面に光を焦点合わせするステップを含む。焦点合わせおよび光波長の制約から、形成できる画像の小ささには制限がある。
【００２１】
たとえば４０ｎｍ未満などのより小さい限界寸法（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎｓ：ＣＤ）、およびたとえば８０ｎｍ未満などのより狭いピッチを有する配線およびビアを作製するためには、マスク画像をサブリソグラフィック・スケール（すなわち従来のリソグラフィ・プロセスを用いて生成できるサイズよりも小さいサイズ）で作製する必要がある。加えて、より小さいＣＤおよびより狭いグループ化によって、ビアおよび接続ワイヤの形成における誤差がほとんど許されなくなる。そのため、ビアの作製中にビアがそれぞれの金属ラインに対して自己整合するプロセスを有することが望ましい。
【００２２】
最初は、集積回路チップの製作／製造に用いられる多くの方法に対して選択される金属はアルミニウムであった。しかし、アルミニウムは銀または銅よりも電気抵抗が高く、それらはアルミニウムの約半分の抵抗を有する。コストおよび使用しやすいことから、銅は集積回路チップの製作／製造に対するより良好な選択となった。残念なことに、銅はいくつかの新たな課題を持ち込んだ。揮発性の銅化合物が存在しないため、アルミニウムで良好に用いられていたフォトレジスト・マスキングおよびプラズマ・エッチングの技術によって銅をパターン形成することはできなかった。銅をプラズマ・エッチングできないことから、金属パターン形成プロセスを根本的に再考する必要が生じ、この再考の結果として、アディティブ・パターニングまたは「ダマシン」もしくは「デュアル・ダマシン」プロセスと呼ばれるプロセスが得られた。
【００２３】
このプロセスにおいて、下にある酸化ケイ素絶縁層は、導体が置かれる開放トレンチによってパターン形成される。トレンチを著しく過充填するほど厚い銅のコーティングが絶縁体に蒸着され、化学機械平坦化（ＣＭＰ、化学機械研磨とも呼ばれる）を用いて絶縁層の頂部のレベルまで銅を除去する。絶縁層のトレンチ内に沈んだ銅は除去されずに、パターン形成された導体となる。このプロセスを複数回適用することによって、いくつかの層を構築して複雑な構造を形成できる。
【００２４】
図１を参照すると、例示的実施形態に従って、本発明の一実施形態において用いられる基板１０、１２が示される。同様に、図６および図７に示される層３２は基板を示す。基板１０、１２および３２は、半導体材料、絶縁材料、導電材料、または多層を含むその任意の組み合わせを含んでもよい。基板１０、１２および３２が半導体材料を含むとき、たとえばＳｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体などの任意の半導体が用いられてもよい。ここに挙げられたタイプの半導体材料に加えて、基板１０、１２および３２は、たとえばＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒｓ：ＳＯＩ）、またはシリコンゲルマニウム・オン・インシュレータ（ｓｉｌｉｃｏｎ  ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒｓ：ＳＧＯＩ）などの積層半導体基板であってもよい。
【００２５】
例示的実施形態に従うと、基板１０、１２および３２が半導体材料を含むとき、その上にたとえば相補型金属酸化物半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）デバイスなどの１つまたはそれ以上の半導体デバイスが製作されてもよい。
【００２６】
例示的実施形態に従うと、基板１０、１２および３２が絶縁材料であるとき、その絶縁材料は有機絶縁体、無機絶縁体、または多層を含むその組み合わせであってもよい。基板１０、１２および３２が導電材料であるとき、基板１０、１２および３２は、たとえばポリＳｉ、元素金属、元素金属の合金、金属ケイ化物、金属窒化物、または多層を含むその組み合わせなどを含んでもよい。基板１０、１２および３２が絶縁材料と導電材料との組み合わせを含むとき、基板１０、１２および３２は多層相互接続構造の第１の相互接続レベルを表してもよい。
【００２７】
図１に示されるとおり、例示的実施形態に従うと、層１４および２４は、本開示の一実施形態において用いられ得るエッチング停止（またはエッチング遅延）層である。同様に、図６および図７に示される層２５および４４はエッチング停止層を示す。本開示におけるエッチング停止層は、銅不動態化およびエッチング停止材料である炭窒化ケイ素（ＳｉＣＮ）からなる。一般的に、「エッチング停止」材料の層は典型的に、エッチング・プロセスを停止させるためにエッチングされる材料の下に置かれる。各々のエッチング停止層１４、２４、２５および４４は、エッチングされる材料（例、基板１２）とは異なるエッチング特性を有する当該技術分野において公知の材料からなっていてもよい。
【００２８】
この例示的実施形態において、基板１０はコンポーネント２０を含む。一般的に、コンポーネント２０は相互接続へのルーティングまたは接続を必要とする構造である。本実施形態におけるコンポーネント２０は、鉛直相互接続アクセス（ｖｅｒｔｉｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔ  ａｃｃｅｓｓ：ＶＩＡ）１６の底部に接続されたマクロセルである。ＶＩＡ１６は、３方の側部をバリア金属１８に囲まれた銅コアで構成される。この実施例においては、コンポーネント２０もバリア金属（１９）に囲まれている。図６および図７に示される別の実施例において、ＶＩＡ３６は銅コアで構成され、かつ３方の側部がバリア金属３８に囲まれている。この実施形態において、ＶＩＡ１６およびＶＩＡ３６は、２つまたはそれ以上の層（例、基板１０および１２）の間で信号を搬送できる電気的接続を形成する構造である。他の実施形態において、ＶＩＡのコアには、銅、アルミニウム、銀、金、カルシウム、白金、スズ、リチウム、亜鉛、ニッケル、およびタングステンを含む元素形態または合金が充填されてもよい。
【００２９】
この例示的実施形態において、バリア金属１８、１９および３８は、半導体と軟質金属相互接続との間の電気的接続を維持しつつそれらを化学的に分離するために、集積回路において用いられる材料である。たとえば、銅が周囲の材料に拡散することを防ぐために、現在の銅ベースのチップにおけるすべての銅相互接続をバリア金属の層で囲む必要がある。なぜなら、銅が周囲材料に拡散すると、それらの特性を低下させ得るためである。バリア金属として用いられてきたいくつかの材料は、コバルト、ルテニウム、タンタル、窒化タンタル、酸化インジウム、窒化タングステン、および窒化チタンを含む（後の４つは導電性セラミックであるが、この状況においては「金属」である）。
【００３０】
ここで図２を参照すると、例示的実施形態に従って、エッチング停止層２４を通って基板層１２の中に（例、リソグラフィを用いて）トレンチ２６がエッチングされる。ＶＩＡ１６およびバリア金属１８の一部が除去されてＶＩＡ１６の銅コアが露出するように、トレンチ２６の右端部はＶＩＡ１６およびバリア金属１８と交わる。
【００３１】
ここで図３を参照すると、例示的実施形態に従って、窒化タンタル（ＴａＮ）層が適用された後にルテニウム（Ｒｕ）の層が適用され、両方の層の組み合わせがライナ層２８を構成する。窒化タンタル（ＴａＮ）層は、基板１２へのルテニウムの付着を容易にする。この例示的実施形態におけるルテニウムはグラフェン触媒、すなわちトレンチ２６におけるグラフェンの成長を助ける触媒である（以下を参照）。他の実施形態においては、合金を含むその他の元素または材料がルテニウム触媒に置き換わってもよく、それはたとえばニッケル、パラジウム、イリジウム、および銅などである。ライナ層２８が蒸着された後に、ＣＭＰのプロセスによって、過剰もしくは不要またはその両方である材料が除去される。一実施例においては、図４に示されるとおり、エッチング停止層２４とライナ層２８の一部とがＣＭＰのプロセスによって除去される。
【００３２】
ここで図５を参照すると、例示的実施形態に従って、本明細書においてグラフェン３０と呼ばれる複数層のグラフェン（すなわちマルチレベルまたは多層）の選択的成長が示される。この実施形態において、多層のグラフェンは、化学蒸着（ＣＶＤ）を用いて、３００℃〜４００℃の温度において、固体および液体両方の炭素ソースから成長される。多層グラフェン３０は、ライナ層２８を用いてＶＩＡ１６に接続し、グラフェンの各水平層に沿って電流を搬送し得る電気的接続を生成する。他の実施形態において、電流は１つのグラフェン層から別のグラフェン層内に移動してもよい。しかし、一般的に個々のグラフェン層の間にはより高い電気抵抗が存在する。さらに他の実施形態において、本開示で言及したものとは異なる触媒を用いてグラフェンを成長させるときの温度は、３００℃〜４００℃の範囲より高くても、もしくは低くても、またはその両方であってもよい。
【００３３】
ここで図６を参照すると、例示的実施形態に従って、エッチング停止材料（２５）の別の層が加えられ、次に別の基板層（３２）が加えられる。基板層３２およびエッチング停止材料２５を通ってトレンチがエッチングされる。このトレンチは、トレンチがグラフェン３０の左端部と交わり、かつライナ層２８（ＴａＮ／Ｒｕ層）を貫通せずにそれと接触するようにエッチングされる。次いでこのトレンチにバリア金属３８がライニングされ、銅コアが充填されることによってＶＩＡ３６が作製され、それがエッチング停止（またはエッチング遅延）層４４によってキャップされる。よってコンポーネント２０は、ＶＩＡ間の電気的接続を形成するグラフェン・コネクタによって、２つのＶＩＡに接続される。
【００３４】
一般的に、ＶＩＡおよびグラフェン構造を作製するプロセスは、ルーティングまたは所望の接続が形成されるまで続けられてもよい。他の実施形態において、ＶＩＡおよびグラフェン層を作製する厳密なプロセスは変わり得る。たとえば、ＶＩＡはさまざまなコアもしくはバリア金属またはその両方のいくつかを含んでもよく、グラフェンの成長のための触媒としていくつかの金属が用いられてもよい（例、パラジウム）。
【００３５】
ここで図７を参照すると、代替的な例示的実施形態が示される。この代替的実施形態においては、基板層３２およびエッチング停止材料２５を通ってＶＩＡ開口が形成され、かつそれがライナ層２８の一部と交わるように整列される。図７に示されるとおり、ＶＩＡ開口はグラフェン３０トレンチの底部には行かないが、好ましくはグラフェン３０トレンチの頂部に接触する。次いでこのビア開口にバリア金属３６がライニングされ、銅を含むコア３８が充填されることによって、ＶＩＡ３６が作製される。この構造は、エッチング停止（またはエッチング遅延）層４４によってキャップされる。この実施形態において、ＶＩＡ３６の底端部は、グラフェン３０コネクタの側壁およびグラフェン３０コネクタの最上層の上で（鉛直電気経路を提供する）ライナ層２８と電気的に接触している。よってコンポーネント２０は、ビア間の電気的接続を形成するグラフェン・コネクタによって、２つのビアに接続される。
【００３６】
本発明の実施形態は、高度なセンサ、メモリ／データ記憶装置、半導体、マイクロプロセッサおよびその他の適用を含むがそれに限定されないさまざまな電子的適用に用いられてもよい。
【００３７】
結果として得られる集積回路チップは、製作者によって原材料ウェハの形で（すなわち複数の非パッケージ・チップを有する単一のウェハとして）配布されても、ベア・ダイとして配布されても、パッケージ化された形で配布されてもよい。後者の場合、チップはシングル・チップ・パッケージ（たとえば、マザーボードまたはその他の高レベル・キャリアに付けられたリードを有するプラスチック・キャリアなど）、またはマルチチップ・パッケージ（たとえば、片側もしくは両側の表面相互接続または埋め込み相互接続を有するセラミック・キャリアなど）に装着される。いずれの場合も、次いでそのチップは、（ａ）たとえばマザーボードなどの中間製品、または（ｂ）最終製品の一部として、他のチップ、ディスクリート回路素子、もしくはその他の信号処理デバイス、またはその組み合わせとともに集積される。最終製品は集積回路チップを含むあらゆる製品であってもよく、その範囲は玩具およびその他のローエンド適用から、ディスプレイと、キーボードまたはその他の入力デバイスと、中央プロセッサとを有する高度なコンピュータ製品にまで及ぶ。
【００３８】
グラフェンおよび金属相互接続構造を作製する好ましい実施形態（例示的であって限定的ではないことが意図される）を説明したが、上記の教示に照らして当業者は修正および変更を行い得ることを注記する。
【００３９】
以下の請求項におけるすべての手段またはステップ・プラス機能（ｍｅａｎｓ  ｏｒ  ｓｔｅｐ  ｐｌｕｓ  ｆｕｎｃｔｉｏｎ）要素に対応する構造、材料、動作、および均等物は、特定的に請求される他の請求要素と組み合わせてその機能を行うための任意の構造、材料または動作を含むことが意図される。本発明の実施形態の説明は例示および説明の目的のために提供されたものであるが、網羅的になったり、開示される形の実施形態の発明に限定したりすることは意図されない。本発明の範囲および趣旨から逸脱することなく、通常の当業者には多くの修正および変更が明らかになるだろう。実施形態は、本発明の原理および実際の適用を最も良く説明し、かつ他の通常の当業者が予期される特定の使用に好適であるようなさまざまな修正を伴うさまざまな実施形態に対して本発明を理解できるようにするために選択されて記載されたものである。
【００４０】
ごく限られた数の実施形態に関連して本発明を詳細に説明したが、本発明はこうして開示された実施形態に限定されないことが容易に理解されるはずである。むしろ本発明は、これまでに記載されていなくても本発明の趣旨および範囲に対応するあらゆる数の変形、変更、置換または均等な配置を組み入れるように修正され得る。加えて、本発明のさまざまな実施形態を説明したが、本発明の局面は記載される実施形態の一部のみを含んでもよいことが理解されるべきである。したがって、本発明は前述の説明によって限定されると考えられるべきではない。単数形の構成要素に対する言及は、特定的に記載されていない限り、「１つかつ唯一」ではなく「１つまたはそれ以上」を意味することが意図されている。通常の当業者に公知であるか、後に公知となる、本開示全体に記載されるさまざまな実施形態の構成要素に対するすべての構造上および機能上の均等物は、本明細書において明確に引用により援用され、かつ本発明に包含されることが意図される。したがって、開示される特定の実施形態に変更がなされてもよく、それは添付の請求項によって概略される本発明の範囲内にあることが理解されるべきである。
【００４１】
それぞれの図面の各々は、さまざまな段階における本発明の構造を示すことに加えて、グラフェンおよび金属相互接続構造の製作／製造のための方法のそれぞれのステップをも示している。
【産業上の利用可能性】
【００４２】
本発明は、多様な電子および電気装置における適用が見出される集積回路チップに組み込まれる相互接続の設計および製作に、産業上の利用可能性を見出すものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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