(57)【特許請求の範囲】
【請求項１】
リング状の形状を持つターミネーション領域と、
前記ターミネーション領域の外側に設けられ、基準電圧を基準として第１電源電圧で動作する回路が形成される第１領域と、
前記ターミネーション領域の内側に設けられ、フローティング電圧を基準として第２電源電圧で動作する回路が形成される第２領域と、
が設けられ、１個の半導体チップで構成される半導体装置であって、
前記第２領域に形成され、前記半導体装置の外部に設けられるハイサイドトランジスタを駆動するハイサイドドライバと、
前記第１領域で生成された、前記基準電圧を基準とする信号を、前記フローティング電圧を基準とする信号に変換して前記第２領域に出力するレベルシフト回路と、
前記ターミネーション領域に形成され、前記第１電源電圧に結合される第１電源端子と、前記第２電源電圧に結合される第２電源端子と、の間に設けられる第１トランジスタと、
前記ターミネーション領域に形成され、前記第２電源端子と、センスノードと、の間に設けられ、前記第１電源電圧で駆動される第２トランジスタと、
前記第１領域に形成され、前記センスノードの電圧が前記第１電源電圧よりも低い場合に、前記第１トランジスタをオンに駆動し、前記センスノードの電圧が前記第１電源電圧よりも高い場合に、前記第１トランジスタをオフに駆動するコンパレータ回路と、
を有し、
前記第１トランジスタは、前記半導体装置の外部で、前記第２電源端子と、前記フローティング電圧に結合される端子と、の間に設けられるコンデンサを充電し、
前記第２トランジスタは、ディプレッション型のトランジスタである、
半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１トランジスタおよび前記第２トランジスタのそれぞれは、前記ターミネーション領域におけるリングの周回方向をゲート幅として形成され、
前記第１トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも大きい、
半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記レベルシフト回路は、前記ターミネーション領域に形成される第３トランジスタおよび第４トランジスタを備え、
前記第２トランジスタは、前記第３トランジスタの領域と、前記第４トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が短い側の領域に形成され、
前記第１トランジスタは、前記第３トランジスタの領域と、前記第４トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が長い側の領域に形成される、
半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１トランジスタは、ディプレッション型のトランジスタである、
半導体装置。
【請求項５】
基準電圧に結合される基準端子と、
第１電源電圧に結合される第１電源端子と、
第２電源電圧に結合される第２電源端子と、
前記第１電源電圧よりも高い電圧値を持つ第３電源電圧に結合される第３電源端子と、
負荷駆動端子と、
前記第３電源端子と、前記負荷駆動端子と、の間に設けられるハイサイドトランジスタと、
前記負荷駆動端子と、前記基準端子と、の間に設けられるロウサイドトランジスタと、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタを駆動する半導体チップと、
を備え、１個のパッケージで構成される電力制御装置であって、
前記半導体チップには、
リング状の形状を持つターミネーション領域と、
前記ターミネーション領域の外側に配置され、前記基準電圧を基準として前記第１電源電圧で動作する回路が形成される第１領域と、
前記ターミネーション領域の内側に配置され、前記負荷駆動端子の電圧を基準として前記第２電源電圧で動作する回路が形成される第２領域と、
が設けられ、
前記半導体チップは、
前記第１領域に形成され、前記ロウサイドトランジスタを駆動するロウサイドドライバと、
前記第１領域で生成された、前記基準電圧を基準とする信号を、前記負荷駆動端子の電圧を基準とする信号に変換して前記第２領域に出力するレベルシフト回路と、
前記第２領域に形成され、前記ハイサイドトランジスタを駆動するハイサイドドライバと、
前記ターミネーション領域に形成され、前記第１電源端子と、前記第２電源端子と、の間に設けられる第１トランジスタと、
前記ターミネーション領域に形成され、前記第２電源端子と、センスノードと、の間に設けられ、前記第１電源電圧で駆動される第２トランジスタと、
前記第１領域に形成され、前記センスノードの電圧が前記第１電源電圧よりも低い場合に、前記第１トランジスタをオンに駆動し、前記センスノードの電圧が前記第１電源電圧よりも高い場合に、前記第１トランジスタをオフに駆動するコンパレータ回路と、
を有し、
前記第１トランジスタは、前記電力制御装置の外部で、前記第２電源端子と、前記負荷駆動端子と、の間に設けられるコンデンサを充電し、
前記第２トランジスタは、ディプレッション型のトランジスタである、
電力制御装置。
【請求項６】
請求項５記載の電力制御装置において、
前記第１トランジスタおよび前記第２トランジスタのそれぞれは、前記ターミネーション領域におけるリングの周回方向をゲート幅として形成され、
前記第１トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも大きい、
電力制御装置。
【請求項７】
請求項６記載の電力制御装置において、
前記レベルシフト回路は、前記ターミネーション領域に形成される第３トランジスタおよび第４トランジスタを備え、
前記第２トランジスタは、前記第３トランジスタの領域と、前記第４トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が短い側の領域に形成され、
前記第１トランジスタは、前記第３トランジスタの領域と、前記第４トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が長い側の領域に形成される、
電力制御装置。
【請求項８】
請求項５記載の電力制御装置において、
前記第１トランジスタは、ディプレッション型のトランジスタである、
電力制御装置。
【請求項９】
請求項５記載の電力制御装置において、
前記電力制御装置は、前記第２電源端子、前記負荷駆動端子、前記ハイサイドトランジスタおよび前記ロウサイドトランジスタをそれぞれ３個ずつ備え、
前記３個のハイサイドトランジスタは、前記第３電源端子と、前記３個の負荷駆動端子と、の間にそれぞれ設けられ、
前記３個のロウサイドトランジスタは、前記３個の負荷駆動端子と、前記基準端子と、の間にそれぞれ設けられ、
前記半導体チップには、前記ターミネーション領域、前記第１領域および前記第２領域がそれぞれ３個ずつ設けられる、
電力制御装置。
【請求項１０】
請求項９記載の電力制御装置において、さらに、
前記半導体チップが搭載される配線基板と、
前記配線基板と、前記３個のハイサイドトランジスタおよび前記３個のロウサイドトランジスタのそれぞれとを結合するボンディングワイヤと、
を有する、
電力制御装置。
【請求項１１】
請求項９記載の電力制御装置において、
前記３個のハイサイドトランジスタおよび前記３個のロウサイドトランジスタのそれぞれは、ＩＧＢＴである、
電力制御装置。
【請求項１２】
基準電圧に結合される基準端子と、
第１電源電圧に結合される第１電源端子と、
第２電源電圧に結合される第２電源端子と、
前記第１電源電圧よりも高い電圧値を持つ第３電源電圧に結合される第３電源端子と、
負荷駆動端子と、
前記第３電源端子と、前記負荷駆動端子と、の間に設けられるハイサイドトランジスタと、
前記負荷駆動端子と、前記基準端子と、の間に設けられるロウサイドトランジスタと、
前記第２電源端子と、前記負荷駆動端子と、の間に設けられるコンデンサと、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタを駆動する半導体チップと、
前記負荷駆動端子に結合される負荷回路と、
を備える、電子システムであって、
前記半導体チップには、
リング状の形状を持つターミネーション領域と、
前記ターミネーション領域の外側に配置され、前記基準電圧を基準として前記第１電源電圧で動作する回路が形成される第１領域と、
前記ターミネーション領域の内側に配置され、前記負荷駆動端子の電圧を基準として前記第２電源電圧で動作する回路が形成される第２領域と、
が設けられ、
前記半導体チップは、
前記第１領域に形成され、前記ロウサイドトランジスタを駆動するロウサイドドライバと、
前記第１領域で生成された、前記基準電圧を基準とする信号を、前記負荷駆動端子の電圧を基準とする信号に変換して前記第２領域に出力するレベルシフト回路と、
前記第２領域に形成され、前記ハイサイドトランジスタを駆動するハイサイドドライバと、
前記ターミネーション領域に形成され、前記第１電源端子と、前記第２電源端子と、の間に設けられる第１トランジスタと、
前記ターミネーション領域に形成され、前記第２電源端子と、センスノードと、の間に設けられ、前記第１電源電圧で駆動される第２トランジスタと、
前記第１領域に形成され、前記センスノードの電圧が前記第１電源電圧よりも低い場合に、前記第１トランジスタをオンに駆動し、前記センスノードの電圧が前記第１電源電圧よりも高い場合に、前記第１トランジスタをオフに駆動するコンパレータ回路と、
を有し、
前記第２トランジスタは、ディプレッション型のトランジスタである、
電子システム。
【請求項１３】
請求項１２記載の電子システムにおいて、
前記第１トランジスタおよび前記第２トランジスタのそれぞれは、前記ターミネーション領域におけるリングの周回方向をゲート幅として形成され、
前記第１トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも大きい、
電子システム。
【請求項１４】
請求項１３記載の電子システムにおいて、
前記レベルシフト回路は、前記ターミネーション領域に形成される第３トランジスタおよび第４トランジスタを備え、
前記第２トランジスタは、前記第３トランジスタの領域と、前記第４トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が短い側の領域に形成され、
前記第１トランジスタは、前記第３トランジスタの領域と、前記第４トランジスタの領域と、の間の領域で、かつ、リングの周回方向の距離が長い側の領域に形成される、
電子システム。
【請求項１５】
請求項１２記載の電子システムにおいて、
前記電子システムは、前記第２電源端子、前記負荷駆動端子、前記ハイサイドトランジスタ、前記ロウサイドトランジスタ、および前記コンデンサをそれぞれ３個ずつ備え、
前記３個のハイサイドトランジスタは、前記第３電源端子と、前記３個の負荷駆動端子と、の間にそれぞれ設けられ、
前記３個のロウサイドトランジスタは、前記３個の負荷駆動端子と、前記基準端子と、の間にそれぞれ設けられ、
前記３個のコンデンサは、前記３個の第２電源端子と、前記３個の負荷駆動端子と、の間にそれぞれ設けられ、
前記半導体チップには、前記ターミネーション領域、前記第１領域および前記第２領域がそれぞれ３個ずつ設けられる、
電子システム。
【請求項１６】
請求項１５記載の電子システムにおいて、
前記負荷回路は、１５０Ｖ以上の電圧で駆動されるモータである、
電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電力制御装置および電子システムに関し、例えば、パワーエレクトロニクスの分野で用いられる半導体装置、電力制御装置および電子システムに関する。
【背景技術】
【０００２】
例えば、特許文献１には、ブートストラップ用のダイオードをトランジスタで構成し、当該トランジスタのオン・オフをコンパレータブロックに基づき制御する構成が示されている。当該コンパレータブロックは、特許文献１の図１０および図１１に示されるように、ブートストラップ電圧をドレイン入力とするＬＤＭＯＳと、電源電圧をドレイン入力とするＮＭＯＳと、当該ＬＤＭＯＳおよびＮＭＯＳのソース電圧を電流に変換して比較する電流コンパレータと、を備える。当該ＬＤＭＯＳおよびＮＭＯＳのゲートには、所定のタイミングで「２×電源電圧」が印加される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７５９２８３１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、ハーフブリッジ回路等を駆動するドライバＩＣ（Integrated Circuit）等では、ハイサイド側のトランジスタを駆動するため、ブートストラップ回路が必要となる。ブートストラップ回路は、通常、ダイオードおよびコンデンサで構成され、ドライバＩＣの外付け部品として実装される。一方、ドライバＩＣを含めたシステムの小型化、低コスト化のためには、ダイオードをドライバＩＣに集積することが望まれる。ただし、ダイオードは、数百Ｖレベルの高耐圧が要求される場合がある。例えば、このような高耐圧を持つｐｎ接合ダイオードをドライバＩＣ内に集積した場合、回路面積が著しく増大する恐れがあり、また、寄生電流に伴い消費電力も増大する恐れがある。
【０００５】
そこで、例えば、特許文献１に示されるように、トランジスタを用いて、ダイオードと同様の機能を実現する方式が考えられる。しかしながら、特許文献１の方式では、回路面積の低減や、これに伴う低コスト化等が十分に図れない恐れがある。具体的には、例えば、高耐圧素子であるＬＤＭＯＳの配置箇所によっては回路面積の増大が生じ、また、ＬＤＭＯＳ等のゲート電圧を生成するための昇圧回路等が必要となる。
【０００６】
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置は、リング状の形状を持つターミネーション領域と、第１および第２領域と、が設けられ、１個の半導体チップで構成される。第１領域は、ターミネーション領域の外側に設けられ、基準電圧を基準として第１電源電圧で動作する回路が形成される。第２領域は、ターミネーション領域の内側に設けられ、フローティング電圧を基準として第２電源電圧で動作する回路が形成される。当該半導体装置は、第２領域に形成されるハイサイドドライバと、レベルシフト回路と、第１および第２トランジスタと、コンパレータ回路と、を有する。レベルシフト回路は、第１領域で生成された、基準電圧を基準とする信号を、フローティング電圧を基準とする信号に変換して第２領域に出力する。第１トランジスタは、ターミネーション領域に形成され、第１電源電圧に結合される第１電源端子と、第２電源電圧に結合される第２電源端子と、の間に設けられる。第２トランジスタは、ターミネーション領域に形成され、第２電源端子とセンスノードとの間に設けられ、第１電源電圧で駆動される。コンパレータ回路は、第１領域に形成され、センスノードの電圧と第１電源電圧とを比較して、第１トランジスタのオン・オフを制御する。第２トランジスタは、ディプレッション型のトランジスタである。
【発明の効果】
【０００８】
前記一実施の形態によれば、ドライバＩＣ等の半導体装置を含んだ電力制御装置および電子システムの小型化等が実現可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１による半導体装置において、その概略構成例を示す回路ブロック図である。
【図２】図１の半導体装置において、そのコンパレータ回路の構成例を示す回路図である。
【図３】図１の半導体装置において、その主要部の概略的な動作例を示す波形図である。
【図４】図１の半導体装置において、そのセンスＭＯＳの電気的特性の一例を示す図である。
【図５】図１の半導体装置において、その概略的なレイアウト構成例を示す平面図である。
【図６】図５におけるターミネーション領域の詳細なレイアウト構成例を示す平面図である。
【図７】図６におけるＡ−Ａ’間またはＢ−Ｂ’間の構造例を示す断面図である。
【図８】図６におけるＡ−Ａ’間またはＢ−Ｂ’間の、図７とは異なる構造例を示す断面図である。
【図９】図６におけるＣ−Ｃ’間の構造例を示す断面図である。
【図１０】本発明の実施の形態２による電子システムにおいて、その概略構成例を示す回路ブロック図である。
【図１１】図１０の電子システムにおいて、そのドライバＩＣの概略的なレイアウト構成例を示す平面図である。
【図１２】図１０の電子システムにおいて、その電力制御装置の概略的なパッケージ構成例を示す平面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
また、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。さらに、実施の形態では、ｎチャネル型のＭＯＳＦＥＴをＮＭＯＳトランジスタと呼び、ｐチャネル型のＭＯＳＦＥＴをＰＭＯＳトランジスタと呼ぶ。
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
《ドライバＩＣの概略回路構成》
図１は、本発明の実施の形態１による半導体装置において、その概略構成例を示す回路ブロック図である。図１に示すドライバＩＣ（半導体装置）ＤＶＩＣ１は、１個の半導体チップで構成され、複数のパッドＰ１〜Ｐ９と、入力信号処理部ＬＧＣと、ブートストラップ回路ＢＳＣと、レベルシフト回路ＬＳＣと、ハイサイド駆動部ＨＳＵと、ロウサイド駆動部ＬＳＵと、を備える。また、ここでは、ドライバＩＣ（ＤＶＩＣ１）に加え、その外部に設けられる、ハイサイドスイッチＳＷｈおよびロウサイドスイッチＳＷｌと、ブートストラップコンデンサＣＢと、負荷回路ＬＯＤと、を含めた電子システムの構成例が示されている。
【００１５】
パッド（第１電源端子）Ｐ１は、例えば１５Ｖ等の電源電圧（第１電源電圧）ＶＣＣに結合される。パッドＰ２には、ハイサイド入力信号ＨＩＮが入力され、パッドＰ３には、ロウサイド入力信号ＬＩＮが入力される。ハイサイド入力信号ＨＩＮおよびロウサイド入力信号ＬＩＮは、例えば、図示しないマイコン（MCU：Micro Control Unit）等によって生成される。
【００１６】
パッド（第２電源端子）Ｐ４は、ブート電源電圧（第２電源電圧）ＶＢに結合される。パッド（負荷駆動端子）Ｐ６は、フローティング電圧ＶＳに結合されると共に、負荷回路ＬＯＤにも結合され、負荷回路ＬＯＤに向けて負荷駆動信号ＯＵＴを出力する。パッドＰ５には、ハイサイド出力信号ＨＯが出力される。パッドＰ９は、電源電圧ＶＣＣに結合され、パッド（基準端子）Ｐ８は、０Ｖの基準電圧ＣＯＭに結合される。パッドＰ７には、ロウサイド出力信号ＬＯが出力される。なお、パッドＰ９は、パッドＰ１に統合してもよい。
【００１７】
ここで、ハイサイドスイッチＳＷｈは、入力電源電圧（第３電源電圧）ＶＩＮに結合される端子（第３電源端子）と、パッド（負荷駆動端子）Ｐ６と、の間に設けられ、ハイサイド出力信号ＨＯによってオン・オフが制御される。具体的には、ハイサイドスイッチＳＷｈは、ハイサイドトランジスタおよびフライホイールダイオードで構成され、ハイサイドトランジスタがハイサイド出力信号ＨＯによって駆動される。入力電源電圧ＶＩＮは、０Ｖの基準電圧ＣＯＭを基準として、例えば、１５０Ｖ以上の電圧値を持ち、望ましくは、３００Ｖ以上の電圧値を持つ。ブートストラップコンデンサＣＢは、パッド（第２電源端子）Ｐ４と、パッド（負荷駆動端子）Ｐ６と、の間に設けられる。
【００１８】
ロウサイドスイッチＳＷｌは、パッド（負荷駆動端子）Ｐ６と、パッド（基準端子）Ｐ８と、の間に設けられ、ロウサイド出力信号ＬＯによってオン・オフが制御される。具体的には、ロウサイドスイッチＳＷｌは、ロウサイドトランジスタおよびフライホイールダイオードで構成され、ロウサイドトランジスタはロウサイド出力信号ＬＯによって駆動される。パッド（負荷駆動端子）Ｐ６のフローティング電圧ＶＳは、ハイサイドスイッチＳＷｈおよびロウサイドスイッチＳＷｌのオン・オフ状態に応じて、０Ｖ〜入力電源電圧ＶＩＮの間で推移する。より厳密には、フローティング電圧ＶＳは、負荷回路ＬＯＤの逆起電圧に応じて、一時的に、０Ｖ〜入力電源電圧ＶＩＮの範囲よりも広い範囲で推移することもある。
【００１９】
このため、ハイサイドトランジスタ（ＳＷｈ）およびロウサイドトランジスタ（ＳＷｌ）は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を代表に、場合によっては、高耐圧ＭＯＳＦＥＴや、高耐圧バイポーラトランジスタといった高耐圧素子で構成される。また、パッド（第２電源端子）Ｐ４のブート電源電圧（第２電源電圧）ＶＢは、ブートストラップコンデンサＣＢにより、パッド（負荷駆動端子）Ｐ６のフローティング電圧ＶＳに追従するように推移する。
【００２０】
入力信号処理部ＬＧＣは、ハイサイド側入力バッファＩＢＦｈと、ロウサイド側入力バッファＩＢＦｌと、パルス発生回路ＰＧＥＮと、遅延回路ＤＬＹと、を備える。ハイサイド側入力バッファＩＢＦｈは、パッドＰ２に入力されたハイサイド入力信号ＨＩＮを電源電圧ＶＣＣレベルの信号に変換し、パルス発生回路ＰＧＥＮに出力する。ロウサイド側入力バッファＩＢＦｌは、パッドＰ３に入力されたロウサイド入力信号ＬＩＮを電源電圧ＶＣＣレベルの信号に変換し、遅延回路ＤＬＹに出力する。入力バッファＩＢＦｈ，ＩＢＦｌのそれぞれは、例えば、入力ノイズを除去するためシュミットトリガ回路等で構成される。
【００２１】
パルス発生回路ＰＧＥＮおよび遅延回路ＤＬＹは、基準電圧ＣＯＭを基準として電源電圧ＶＣＣで動作する。パルス発生回路ＰＧＥＮは、ハイサイド側入力バッファＩＢＦｈの出力信号を受け、その立ち上がりエッジおよび立ち下がりエッジの一方でセット信号ＳＴを生成し、他方でリセット信号ＲＴを生成する。セット信号ＳＴおよびリセット信号ＲＴのそれぞれは、例えばワンショットパルス信号である。遅延回路ＤＬＹは、ロウサイド側入力バッファＩＢＦｌの出力信号に対し、ハイサイドスイッチＳＷｈとロウサイドスイッチＳＷｌが同時にオンに駆動されないようにするための遅延（所謂デッドタイム）を加える。
【００２２】
ハイサイド駆動部ＨＳＵは、ハイサイドドライバＤＶｈと、ＳＲラッチ回路ＳＲＬＴと、ハイサイド側低電圧検出回路ＵＶＬＯｈと、を備え、これらは、パッドＰ６に結合されるフローティング電圧ＶＳを基準として、パッドＰ４に結合されるブート電源電圧（第２電源電圧）ＶＢで動作する。ハイサイドドライバＤＶｈは、ＳＲラッチ回路ＳＲＬＴの出力信号（Ｑ）を入力とするＣＭＯＳインバータ等で構成され、パッドＰ５にハイサイド出力信号ＨＯを出力することで、ハイサイドスイッチＳＷｈ内のハイサイドトランジスタを駆動する。
【００２３】
ＳＲラッチ回路ＳＲＬＴは、セット入力（Ｓ）およびリセット入力（Ｒ）に応じて、ハイサイドドライバＤＶｈを介してハイサイド出力信号ＨＯを制御する。具体的には、ＳＲラッチ回路ＳＲＬＴは、セット入力（Ｓ）に応じてハイサイド出力信号ＨＯをブート電源電圧ＶＢレベルに制御し、リセット入力（Ｒ）に応じてハイサイド出力信号ＨＯをフローティング電圧ＶＳレベルに制御する。ハイサイド側低電圧検出回路ＵＶＬＯｈは、フローティング電圧ＶＳを基準としたブート電源電圧ＶＢの値が所定の電圧値に達しない場合に、ＳＲラッチ回路ＳＲＬＴにリセット入力（Ｒ）を行う。その結果、ハイサイドスイッチＳＷｈは、ブート電源電圧ＶＢの値が所定の電圧値に達するまでオフに固定される。
【００２４】
レベルシフト回路ＬＳＣは、２個のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、２個の抵抗Ｒ１，Ｒ２を備える。以降、本実施の形態では、ＮＭＯＳトランジスタ（第３および第４トランジスタ）ＭＮ１，ＭＮ２をレベルシフトＭＯＳと呼ぶ。レベルシフトＭＯＳ（第３トランジスタ）ＭＮ１は、ソースが基準電圧ＣＯＭに結合され、ドレインが抵抗Ｒ１を介してパッドＰ４に結合される。レベルシフトＭＯＳ（第４トランジスタ）ＭＮ２は、ソースが基準電圧ＣＯＭに結合され、ドレインが抵抗Ｒ２を介してパッドＰ４に結合される。このように、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）のソース・ドレイン間には、基準電圧ＣＯＭを基準としてブート電源電圧ＶＢが印加されるため、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）は、高耐圧素子である必要がある。
【００２５】
レベルシフトＭＯＳ（ＭＮ２）は、セット信号ＳＴに応じて抵抗Ｒ２に所定のパルス電流を流すことで、セット信号ＳＴの電圧レベルを、ＳＲラッチ回路ＳＲＬＴのセット入力（Ｓ）に適合する電圧レベルに変換する。同様に、レベルシフトＭＯＳ（ＭＮ１）は、リセット信号ＲＴに応じて抵抗Ｒ１に所定のパルス電流を流すことで、リセット信号ＲＴの電圧レベルを、ＳＲラッチ回路ＳＲＬＴのリセット入力（Ｒ）に適合する電圧レベルに変換する。このように、レベルシフト回路ＬＳＣは、基準電圧ＣＯＭを基準とする信号を、フローティング電圧ＶＳを基準とする信号に変換する機能を担う。
【００２６】
ロウサイド駆動部ＬＳＵは、ロウサイドドライバＤＶｌと、ロウサイド側低電圧検出回路ＵＶＬＯｌと、を備え、これらは、基準電圧ＣＯＭを基準として電源電圧ＶＣＣで動作する。ロウサイドドライバＤＶｌは、ロウサイド側低電圧検出回路ＵＶＬＯｌの出力信号を入力とするＣＭＯＳインバータ等で構成され、パッドＰ７にロウサイド出力信号ＬＯを出力することで、ロウサイドスイッチＳＷｌ内のロウサイドトランジスタを駆動する。
【００２７】
ロウサイド側低電圧検出回路ＵＶＬＯｌは、基準電圧ＣＯＭを基準とした電源電圧ＶＣＣの値が所定の電圧値に達しない場合に、ロウサイドドライバＤＶｌを介してロウサイド出力信号ＬＯを基準電圧ＣＯＭレベルに制御する。その結果、ロウサイドスイッチＳＷｌは、電源電圧ＶＣＣの値が所定の電圧値に達するまでオフに固定される。また、ロウサイド側低電圧検出回路ＵＶＬＯｌは、電源電圧ＶＣＣの値が所定の電圧値に達しない場合に、パルス発生回路ＰＧＥＮに向けて通知を行う。パルス発生回路ＰＧＥＮは、当該通知を受けて少なくともセット信号ＳＴの生成を停止し、その結果、ハイサイドスイッチＳＷｈも、電源電圧ＶＣＣの値が所定の電圧値に達するまでオフに固定される。なお、ロウサイド側低電圧検出回路ＵＶＬＯｌは、電源電圧ＶＣＣの値が所定の電圧値に達している場合には、遅延回路ＤＬＹの出力信号を、ロウサイドドライバＤＶｌに向けて出力する。
【００２８】
ブートストラップ回路ＢＳＣは、２個のＮＭＯＳトランジスタＭＮｂ，ＭＮｓと、コンパレータ回路ＣＭＰと、を備える。ＮＭＯＳトランジスタ（第１トランジスタ）ＭＮｂは、パッド（第１電源端子）Ｐ１と、パッド（第２電源端子）Ｐ４と、の間に設けられる。ＮＭＯＳトランジスタ（第２トランジスタ）ＭＮｓは、パッド（第２電源端子）Ｐ４と、センスノードＮｓと、の間に設けら、電源電圧（第１電源電圧）ＶＣＣで駆動される。以降、本実施の形態では、ＮＭＯＳトランジスタ（第１トランジスタ）ＭＮｂをブートＭＯＳと呼び、ＮＭＯＳトランジスタ（第２トランジスタ）ＭＮｓをセンスＭＯＳと呼ぶ。
【００２９】
ブートＭＯＳ（ＭＮｂ）は、ソース（Ｓ）がパッド（第１電源端子）Ｐ１に結合され、ドレイン（Ｄ）がパッド（第２電源端子）Ｐ４に結合される。センスＭＯＳ（ＭＮｓ）は、ソース（Ｓ）がセンスノードＮｓに結合され、ドレイン（Ｄ）がパッド（第２電源端子）Ｐ４に結合される。ブートＭＯＳ（ＭＮｂ）は、一般的なブートストラップ回路が持つブートストラップダイオードと同等の機能を担う。このように、ブートＭＯＳ（ＭＮｂ）は、ソース・ドレイン間に電源電圧ＶＣＣとブート電源電圧ＶＢとの間の電位差が印加されるため、高耐圧素子である必要がある。また、センスＭＯＳ（ＭＮｓ）も、同程度の電位差が印加され得るため、高耐圧素子である必要がある。
【００３０】
コンパレータ回路ＣＭＰは、基準電圧ＣＯＭを基準として電源電圧（第１電源電圧）ＶＣＣで動作する。コンパレータ回路ＣＭＰは、センスノードＮｓのセンス電圧Ｖｓｅｎが電源電圧ＶＣＣよりも低い場合に、ブートＭＯＳ（第１トランジスタ）ＭＮｂをオンに駆動する。一方、コンパレータ回路ＣＭＰは、センス電圧Ｖｓｅｎが電源電圧ＶＣＣよりも高い場合に、ブートＭＯＳ（第１トランジスタ）ＭＮｂをオフに駆動する。
【００３１】
ここで、ブートＭＯＳ（第１トランジスタ）ＭＮｂは、ディプレッション型の構成を用いることが望ましい。これにより、コンパレータ回路ＣＭＰからの電源電圧ＶＣＣレベルの出力によってブートＭＯＳ（ＭＮｂ）をオンに駆動することができ、かつ、ブートＭＯＳ（ＭＮｂ）のソース（Ｓ）からドレイン（Ｄ）に向けての電源電圧ＶＣＣレベルを伝達することができる。すなわち、一般的なブートストラップダイオードを用いた場合と比較して、順方向の電圧ロスを低減できる。また、センスＭＯＳ（第２トランジスタ）ＭＮｓも、ディプレッション型の構成を用いることが望ましい。これにより、センスＭＯＳ（ＭＮｓ）のゲート電圧として電源電圧ＶＣＣを用いつつ、ドレイン（Ｄ）からソース（Ｓ）に向けて電源電圧ＶＣＣを超える電圧を伝達することができる。
【００３２】
図２は、図１の半導体装置において、そのコンパレータ回路の構成例を示す回路図である。図２に示すコンパレータ回路ＣＭＰは、ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１３と、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１，ＭＰ１３と、を備える。ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１２およびＰＭＯＳトランジスタＭＰ１０，ＭＰ１１は、差動増幅回路を構成し、ＮＭＯＳトランジスタＭＮ１３およびＰＭＯＳトランジスタＭＰ１３は、ソース接地増幅回路を構成する。
【００３３】
ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１は、ソースが共通に接続され、差動増幅回路における差動入力部となる。ＮＭＯＳトランジスタＭＮ１０のゲートには、電源電圧ＶＣＣが入力され、ＮＭＯＳトランジスタＭＮ１１のゲートには、センス電圧Ｖｓｅｎが入力される。そして、ＮＭＯＳトランジスタＭＮ１０のドレインから、差動増幅回路の出力信号が生成される。
【００３４】
ＮＭＯＳトランジスタＭＮ１２は、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１のソースと基準電圧ＣＯＭとの間に設けられ、ゲートが固定電圧Ｖｒｅｆに結合されることで差動増幅回路のテール電流源として機能する。ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１は、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１のドレインと、電源電圧ＶＣＣとの間に設けられる。ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１は、ゲートが共通に接続されると共にゲートとＰＭＯＳトランジスタＭＰ１１のドレインが結合されることで、差動増幅回路の負荷電流源として機能する。
【００３５】
ＮＭＯＳトランジスタＭＮ１３は、ＰＭＯＳトランジスタＭＰ１３のドレインと基準電圧ＣＯＭとの間に設けられ、ゲートが固定電圧Ｖｒｅｆに結合されることでソース接地増幅回路の負荷電流源として機能する。ＰＭＯＳトランジスタＭＰ１３は、ソースが電源電圧ＶＣＣに結合され、差動増幅回路の出力信号をゲートにを受けて、ドレインからコンパレータ回路ＣＭＰの出力信号ＣＭＰｏｕｔを生成する。ブートＭＯＳ（ＭＮｂ）は、当該出力信号ＣＭＰｏｕｔによってオンまたはオフに駆動される。
【００３６】
このように、コンパレータ回路ＣＭＰは、電源電圧ＶＣＣで動作する電圧コンパレータ回路等で構成することができる。コンパレータ回路ＣＭＰを構成する各ＭＯＳトランジスタ（ＭＮ１０〜ＭＮ１３，ＭＰ１０，ＭＰ１１，ＭＰ１３）は、エンハンスメント型のＭＯＳトランジスタで構成される。ここで、エンハンスメント型とディプレッション型の違いについて説明する。
【００３７】
エンハンスメント型のＭＯＳトランジスタは、ゲート−ソース間電圧が０Ｖの時にチャネルが形成されず、ソース−ドレイン間に電位差があっても実質的に電流が流れない。これに対し、ディプレッション型のＭＯＳトランジスタは、ゲート直下の半導体表面をドーピングすることで予めチャネルが形成されるため、ソース−ドレイン間に電位差があれば、ゲート−ソース間電圧が０Ｖであっても電流が流れる。例えば、エンハンスメント型のＭＯＳトランジスタの一例であるＮＭＯＳトランジスタＭＮ１１と、ディプレッション型のセンスＭＯＳ（ＭＮｓ）とを比較する。それぞれのＭＯＳトランジスタのゲート−ソース間電圧を０Ｖとし、ソース−ドレイン間電圧を同一とした場合、センスＭＯＳ（ＭＮｓ）のソース−ドレイン間電流は、ＮＭＯＳトランジスタＭＮ１１のソース−ドレイン間電流よりも大きくなる。
【００３８】
《ドライバＩＣの概略回路動作》
図３は、図１の半導体装置において、その主要部の概略的な動作例を示す波形図である。ここでは、便宜上、ハイサイド入力信号ＨＩＮとロウサイド入力信号ＬＩＮが相補的に入力された場合を想定して動作を説明する。ハイサイド入力信号ＨＩＮおよびロウサイド入力信号ＬＩＮは、例えば、‘Ｌ’レベルを基準電圧ＣＯＭとし、‘Ｈ’レベルを高電位側電圧ＶＨ（例えば５Ｖ等）として遷移する。
【００３９】
まず、ｔ＝ｔ１において、ハイサイド入力信号ＨＩＮは‘Ｌ’レベル（ロウサイド入力信号ＬＩＮは‘Ｈ’レベル）に遷移する。これにより、ロウサイドスイッチＳＷｌはオン（ハイサイドスイッチＳＷｈはオフ）に駆動され、フローティング電圧ＶＳは基準電圧ＣＯＭに結合される。この場合、ブート電源電圧ＶＢは、ブートストラップコンデンサＣＢの両端で保持されている電圧に応じて、通常、基準電圧（０Ｖ）ＣＯＭよりも高く、電源電圧（例えば１５Ｖ等）ＶＣＣよりも低い値となる。
【００４０】
ここで、ブートストラップ回路ＢＳＣにおいて、ディプレッション型のセンスＭＯＳ（ＭＮｓ）は、ディプレッション型に伴う持ち上がり電圧をＶｓｕｐとして、ブート電源電圧ＶＢが「電源電圧ＶＣＣ＋Ｖｓｕｐ」を超えるまでは、ブート電源電圧ＶＢをセンスノードＮｓに伝達することができる。言い換えれば、ブート電源電圧ＶＢが「電源電圧ＶＣＣ＋Ｖｓｕｐ」よりも低い場合、センスノードＮｓのセンス電圧Ｖｓｅｎは、ブート電源電圧ＶＢに等しくなる。
【００４１】
ｔ＝ｔ１において、センス電圧Ｖｓｅｎ（およびブート電源電圧ＶＢ）は電源電圧ＶＣＣよりも低くなるため、ディプレッション型のブートＭＯＳ（ＭＮｂ）は、オンに制御される。その結果、ブートストラップコンデンサＣＢが充電され、ブート電源電圧ＶＢ（およびセンス電圧Ｖｓｅｎ）は、電源電圧ＶＣＣに向けて上昇する。そして、ｔ＝ｔ２において、ブート電源電圧ＶＢ（およびセンス電圧Ｖｓｅｎ）が電源電圧ＶＣＣに達すると、ブートストラップコンデンサＣＢへの充電が停止する。
【００４２】
その後、ｔ＝ｔ３において、ハイサイド入力信号ＨＩＮは‘Ｈ’レベル（ロウサイド入力信号ＬＩＮは‘Ｌ’レベル）に遷移する。これにより、ハイサイドスイッチＳＷｈはオン（ロウサイドスイッチＳＷｌはオフ）に駆動され、フローティング電圧ＶＳは入力電源電圧（例えば６００Ｖ等）ＶＩＮに結合される。その結果、ブート電源電圧ＶＢは、電源電圧ＶＣＣが充電されているブートストラップコンデンサＣＢを介して、「入力電源電圧ＶＩＮ＋電源電圧ＶＣＣ」に向けて上昇する。
【００４３】
また、ｔ＝ｔ３において、ブート電源電圧ＶＢが上昇した際に、センス電圧Ｖｓｅｎ（およびブート電源電圧ＶＢ）は電源電圧ＶＣＣよりも高くなるため、ブートＭＯＳ（ＭＮｂ）は、オフに制御される。なお、ブート電源電圧ＶＢは、「入力電源電圧ＶＩＮ＋電源電圧ＶＣＣ」に向けて上昇するが、その過程で、センス電圧Ｖｓｅｎは、「電源電圧ＶＣＣ＋Ｖｓｕｐ」に制限される。
【００４４】
ｔ＝ｔ３において、ハイサイドスイッチＳＷｈをオンに駆動する際、この駆動電力は、ブートストラップコンデンサＣＢによって供給される。したがって、ブートストラップコンデンサＣＢに保持される電圧は、時間と共に低下する。その結果、ｔ＝ｔ４において、再び、ハイサイド入力信号ＨＩＮが‘Ｌ’レベル（ロウサイド入力信号ＬＩＮが‘Ｈ’レベル）に遷移すると、ブート電源電圧ＶＢは、ブートストラップコンデンサＣＢに保持される電圧が低下した分だけ、電源電圧ＶＣＣよりも低下する。これに応じて、ｔ＝ｔ１の場合と同様の動作が行われる。
【００４５】
このように、ディプレッション型のセンスＭＯＳ（第２トランジスタ）ＭＮｓを設けることで、「電源電圧ＶＣＣ＋Ｖｓｕｐ」を超えない範囲でブート電源電圧ＶＢをコンパレータ回路ＣＭＰへ入力することができる。その結果、コンパレータ回路ＣＭＰを低耐圧素子で構成することができる。すなわち、仮にセンスＭＯＳ（第２トランジスタ）ＭＮｓを設けない場合には、例えばコンパレータ回路ＣＭＰにブート電源電圧ＶＢが直接入力されることになるため、コンパレータ回路ＣＭＰを高耐圧素子で構成する必要性が生じる。
【００４６】
《センスＭＯＳの特性》
図４は、図１の半導体装置において、そのセンスＭＯＳの電気的特性の一例を示す図である。図４に示すように、ディプレッション型のセンスＭＯＳ（ＭＮｓ）は、ドレイン電圧（すなわちブート電源電圧ＶＢ）が「ゲート電圧Ｖｇ＋Ｖｓｕｐ」を超えない範囲では、ソース電圧（すなわちセンス電圧Ｖｓｅｎ）がドレイン電圧（ＶＢ）に等しくなる特性を持つ。一方、当該センスＭＯＳ（ＭＮｓ）は、ドレイン電圧（ＶＢ）が「ゲート電圧Ｖｇ＋Ｖｓｕｐ」を超える範囲では、ソース電圧（Ｖｓｅｎ）が「ゲート電圧Ｖｇ＋Ｖｓｕｐ」にクランプされる特性を持つ。
【００４７】
ここで、持ち上がり電圧Ｖｓｕｐを大きくすると、その分だけ、コンパレータ回路ＣＭＰの動作マージンを確保することができる。すなわち、持ち上がり電圧Ｖｓｕｐが小さい場合には、図３のｔ＝ｔ３〜ｔ４のように、コンパレータ回路ＣＭＰが電源電圧ＶＣＣと「電源電圧ＶＣＣ＋Ｖｓｕｐ」とを比較してブートＭＯＳ（ＭＮｂ）をオフレベルに駆動する際に、入力マージンが低下し、誤動作が生じる恐れがある。一方、持ち上がり電圧Ｖｓｕｐを大きくすると、その分だけ、コンパレータ回路ＣＭＰへの最大入力電圧が高くなるため、コンパレータ回路ＣＭＰの耐圧（例えばＮＭＯＳトランジスタＭＮ１１のゲート耐圧）マージンが低下する。したがって、持ち上がり電圧Ｖｓｕｐは、コンパレータ回路ＣＭＰの耐圧を超えない範囲で、可能な限り大きな値に設定することが望ましい。
【００４８】
《ドライバＩＣの概略レイアウト構成》
図５は、図１の半導体装置において、その概略的なレイアウト構成例を示す平面図である。図５に示す半導体装置（ドライバＩＣ）ＤＶＩＣ１は、１個の半導体チップによって構成され、当該半導体チップには、ターミネーション領域ＡＲ＿ＴＲＭＢＫと、低電圧領域（第１領域）ＡＲ＿ＬＶＢＫと、高電圧領域（第２領域）ＡＲ＿ＨＶＢＫと、が形成される。ターミネーション領域ＡＲ＿ＴＲＭＢＫは、リング状の形状を持ち、電源電圧ＶＣＣで動作する回路と、ブート電源電圧ＶＢで動作する回路と、を分離および結合する領域である。
【００４９】
ターミネーション領域ＡＲ＿ＴＲＭＢＫには、図１のターミネーション部ＴＲＭＢＫに示す各回路が形成される。具体的には、ターミネーション領域ＡＲ＿ＴＲＭＢＫには、レベルシフトＭＯＳ（第３トランジスタ）ＭＮ１の領域ＡＲ＿ＭＮ１と、レベルシフトＭＯＳ（第４トランジスタ）ＭＮ２の領域ＡＲ＿ＭＮ２と、ブートＭＯＳ（ＭＮｂ）の領域ＡＲ＿ＭＮｂと、センスＭＯＳ（ＭＮｓ）の領域ＡＲ＿ＭＮｓと、が設けられる。このように、ターミネーション領域ＡＲ＿ＴＲＭＢＫには、例えば、ソース・ドレイン間が１５０Ｖ以上の耐圧を持ち、望ましくは、３００Ｖ以上の耐圧を持つトランジスタが形成される。
【００５０】
低電圧領域（第１領域）ＡＲ＿ＬＶＢＫは、ターミネーション領域ＡＲ＿ＴＲＭＢＫの外側に設けられ、基準電圧ＣＯＭを基準として電源電圧（第１電源電圧）ＶＣＣで動作する回路が形成される。具体的には、低電圧領域ＡＲ＿ＬＶＢＫには、図１の入力信号処理部ＬＧＣ、ロウサイド駆動部ＬＳＵおよびブートストラップ回路ＢＳＣ内のコンパレータ回路ＣＭＰが形成される。
【００５１】
高電圧領域（第２領域）ＡＲ＿ＨＶＢＫは、ターミネーション領域ＡＲ＿ＴＲＭＢＫの内側に設けられ、フローティング電圧ＶＳを基準としてブート電源電圧（第２電源電圧）ＶＢで動作する回路が形成される。具体的には、高電圧領域ＡＲ＿ＨＶＢＫには、図１の高電圧回路部ＨＶＢＫに示すように、ハイサイド駆動部ＨＳＵと、レベルシフト回路ＬＳＣ内の抵抗Ｒ１，Ｒ２と、が形成される。
【００５２】
図６は、図５におけるターミネーション領域の詳細なレイアウト構成例を示す平面図である。ターミネーション領域ＡＲ＿ＴＲＭＢＫは、リング状の形状を持ち、そのリングの外周に、例えばｐ型の半導体領域である分離層ＩＤＦが配置される。当該分離層ＩＤＦは、さらに、レベルシフトＭＯＳ（ＭＮ１）の領域ＡＲ＿ＭＮ１およびレベルシフトＭＯＳ（ＭＮ２）の領域ＡＲ＿ＭＮ２をそれぞれ囲むようにして配置される。
【００５３】
リングの外周と内周との間に位置する内部領域には、２本のフィールドプレートＦＰ１，ＦＰ２と、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）の各ゲート層ＧＴ（ＭＮ１），ＧＴ（ＭＮ２）と、ブートＭＯＳ（ＭＮｂ）のゲート層ＧＴ（ＭＮｂ）と、センスＭＯＳ（ＭＮｓ）のゲート層ＧＴ（ＭＮｓ）と、が形成される。フィールドプレートＦＰ１，ＦＰ２および各ゲート層ＧＴ（ＭＮ１），ＧＴ（ＭＮ２），ＧＴ（ＭＮｂ），ＧＴ（ＭＮｓ）は、例えば、ポリシリコン等によって構成される。
【００５４】
フィールドプレートＦＰ１は、リングの内部領域を境界線ＤＤで二等分した一方の領域に形成され、フィールドプレートＦＰ２は、残りの他方の領域に形成される。フィールドプレートＦＰ１，ＦＰ２のそれぞれは、リングの周回方向に沿って延伸し、かつ境界線ＤＤで折り返しながら、リングの内周側から外周側（または外周側から内周側）に向けて延伸する。ゲート層ＧＴ（ＭＮ１），ＧＴ（ＭＮ２），ＧＴ（ＭＮｂ），ＧＴ（ＭＮｓ）は、それぞれ、最外周のフィールドプレートＦＰ１，ＦＰ２と、分離層ＩＤＦと、の間で、リングの周回方向に向けて延伸するように配置される。
【００５５】
フィールドプレートＦＰ１は、リングの最内周において、レベルシフトＭＯＳ（ＭＮ１）のドレイン電極ＤＥ（ＭＮ１）に結合され、リングの最外周において、メタル配線ＭＬ１を介して分離層ＩＤＦに結合される。同様に、フィールドプレートＦＰ２は、リングの最内周において、レベルシフトＭＯＳ（ＭＮ２）のドレイン電極ＤＥ（ＭＮ２）に結合され、リングの最外周において、メタル配線ＭＬ２を介して分離層ＩＤＦに結合される。
【００５６】
このように、ターミネーション領域ＡＲ＿ＴＲＭＢＫに、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）のみならず、ブートＭＯＳ（ＭＮｂ）およびセンスＭＯＳ（ＭＮｓ）を形成することで、図１のドライバＩＣ（ＤＶＩＣ１）を、半導体チップの面積を増大させることなく構成することが可能になる。
【００５７】
ここで、ブートＭＯＳ（ＭＮｂ）およびセンスＭＯＳ（ＭＮｓ）のそれぞれは、ゲート層ＧＴ（ＭＮｂ），ＧＴ（ＭＮｓ）の配置から判るように、ターミネーション領域ＡＲ＿ＴＲＭＢＫにおけるリングの周回方向をゲート幅として形成される。ブートＭＯＳ（第１トランジスタ）ＭＮｂのゲート幅（すなわちゲート層ＧＴ（ＭＮｂ）の配線長）は、センスＭＯＳ（第２トランジスタ）ＭＮｓのゲート幅（すなわちゲート層ＧＴ（ＭＮｓ）の配線長）よりも大きい。図１および図３で述べたように、ブートＭＯＳ（ＭＮｂ）は、ブートストラップコンデンサＣＢを充電する必要があるため、低抵抗であることが望まれる。一方、センスＭＯＳ（ＭＮｓ）は、殆ど電流が流れないため、ブートＭＯＳ（ＭＮｂ）に比べて高抵抗であってもよい。そこで、図６に示すように、ゲート幅に差を設けることが有益となる。
【００５８】
また、ブートＭＯＳ（第１トランジスタ）ＭＮｂは、レベルシフトＭＯＳ（第３トランジスタ）ＭＮ１の領域ＡＲ＿ＭＮ１と、レベルシフトＭＯＳ（第４トランジスタ）ＭＮ２の領域ＡＲ＿ＭＮ２と、の間の領域で、かつ、リングの周回方向の距離が長い側の領域に形成される。一方、センスＭＯＳ（第２トランジスタ）ＭＮｓは、領域ＡＲ＿ＭＮ１と、領域ＡＲ＿ＭＮ２と、の間の領域で、かつ、リングの周回方向の距離が短い側の領域に形成される。これによって、前述したように、ゲート幅に差を設けることが可能になると共に、詳細は図７で述べるが、レイアウトの効率化を図ることが可能になる。
【００５９】
《センスＭＯＳおよびブートＭＯＳのデバイス構造》
図７は、図６におけるＡ−Ａ’間またはＢ−Ｂ’間の構造例を示す断面図である。図７において、ｐ型の半導体基板ＳＵＢ上には、ｎ−型のエピタキシャル層ＥＰＩが配置される。エピタキシャル層ＥＰＩは、主面（言い換えれば素子形成面）側から半導体基板ＳＵＢに連結するように延伸するｐ型の分離層ＩＤＦによって分離される。この分離されたエピタキシャル層ＥＰＩの一つは、図６で述べたリングの内部領域に対応するドリフト層ＬＤＲとなる。
【００６０】
分離層ＩＤＦの主面側には、ｐ型よりも不純物濃度が高いｐ＋型の拡散層ＤＦ１が配置される。拡散層ＤＦ１は、コンタクト層やメタル層からなる分離電極ＩＥに結合される。ドリフト層ＬＤＲの主面側で、分離層ＩＤＦに近い側には、ｎ−型よりも不純物濃度が高いｎ＋型のソース拡散層ＳＯが配置される。ソース拡散層ＳＯは、コンタクト層やメタル層からなるソース電極ＳＥに結合される。
【００６１】
ソース拡散層ＳＯに隣接する箇所で、ドリフト層ＬＤＲの上には、ゲート絶縁膜ＧＯＸを介して、ポリシリコン等で構成されるゲート層ＧＴが配置される。ドリフト層ＬＤＲにおけるゲート絶縁膜ＧＯＸの直下は、チャネル領域となる。ゲート層ＧＴは、コンタクト層やメタル層からなるゲート電極ＧＥに結合される。ドリフト層ＬＤＲの主面側で、分離層ＩＤＦから離れた側には、ｎ＋型のドレイン拡散層ＤＲが配置される。ドレイン拡散層ＤＲは、コンタクト層やメタル層からなるドレイン電極ＤＥに結合される。ドレイン電極ＤＥ、ゲート電極ＧＥ、ソース電極ＳＥ、および分離電極ＩＥは、層間絶縁膜ＩＳＬによって適宜分離される。
【００６２】
ドリフト層ＬＤＲの主面側で、ドレイン拡散層ＤＲとチャネル領域との間には、素子分離用絶縁膜ＥＩＳが配置される。素子分離用絶縁膜ＥＩＳの上には、図６で述べたように、ポリシリコン等で構成されるフィールドプレートＦＰが配置される。半導体基板ＳＵＢ上で、ソース拡散層ＳＯの下に位置する部分には、ｐ型の埋め込み分離層ＢＩＤＦが配置される。埋め込み分離層ＢＩＤＦは、半導体基板ＳＵＢおよび分離層ＩＤＦに連結される形で配置される。半導体基板ＳＵＢとドリフト層ＬＤＲとの間で、ドレイン拡散層ＤＲの下に位置する部分には、ｎ＋型の埋め込み拡散層ＢＤＦが配置される。埋め込み拡散層ＢＤＦは、図６の高電圧領域ＡＲ＿ＨＶＢＫの全面に延伸し、半導体基板ＳＵＢと高電圧領域ＡＲ＿ＨＶＢＫとを電気的に分離する役目を担う。
【００６３】
このような構造を用いることで、ディプレッション型の高耐圧ＮＭＯＳトランジスタを実現できる。ここで、当該ＮＭＯＳトランジスタがオフに制御される際には、埋め込み分離層ＢＩＤＦとドリフト層ＬＤＲとの間に形成される空乏層と、チャネル領域に形成される空乏層とが繋がることで、電流経路が遮断される。この際に、ソース拡散層ＳＯの下側における電流経路を遮断し易くするため、埋め込み分離層ＢＩＤＦを設けることが有益となる。なお、図４で述べたような持ち上がり電圧Ｖｓｕｐの調整は、例えば、チャネル領域の不純物濃度や埋め込み分離層ＢＩＤＦのサイズ等をパラメータとして行うことができる。
【００６４】
また、図６のＡ−Ａ’に対応するセンスＭＯＳ（ＭＮｓ）、およびＢ−Ｂ’に対応するブートＭＯＳ（ＭＮｂ）は、共に、図７の構造を用いることができる。センスＭＯＳ（ＭＮｓ）の場合、分離電極ＩＥは、基準電圧ＣＯＭに結合され、ソース電極ＳＥは、図５の低電圧領域ＡＲ＿ＬＶＢＫに形成されるコンパレータ回路ＣＭＰに結合され、ゲート電極ＧＥは、電源電圧ＶＣＣに結合される。一方、ブートＭＯＳ（ＭＮｂ）の場合、分離電極ＩＥは、基準電圧ＣＯＭに結合され、ソース電極ＳＥは、電源電圧ＶＣＣに結合され、ゲート電極ＧＥは、コンパレータ回路ＣＭＰに結合される。
【００６５】
ここで、ブートＭＯＳ（ＭＮｂ）とセンスＭＯＳ（ＭＮｓ）とでは、ソース電極ＳＥの結合先が異なるため、ソース拡散層ＳＯを分離する必要がある。この際に、図５および図６に示したように、ブートＭＯＳ（ＭＮｂ）とセンスＭＯＳ（ＭＮｓ）とを、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）によって分離するレイアウトとすることが有益となる。すなわち、このソース拡散層ＳＯの分離は、図６に示したように、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）を囲む分離層ＩＤＦを利用して実現することができる。これによって、レイアウトの効率化が図れる。
【００６６】
このように、ブートＭＯＳ（ＭＮｂ）およびセンスＭＯＳ（ＭＮｓ）は、図５および図６に示したような配置とすることが望ましいが、必ずしも、これに限定されるものではない。例えば、ソース拡散層ＳＯを分離する領域を別途設ければ、２個のレベルシフトＭＯＳ（ＭＮ１，ＭＮ２）を隣接して配置し、その残りの領域に、ブートＭＯＳ（ＭＮｂ）およびセンスＭＯＳ（ＭＮｓ）を隣接して配置するようなことも可能である。
【００６７】
《センスＭＯＳおよびブートＭＯＳのデバイス構造（変形例）》
図８は、図６におけるＡ−Ａ’間またはＢ−Ｂ’間の、図７とは異なる構造例を示す断面図である。図８に示す構造例は、図７と比較して、埋め込み分離層ＢＩＤＦが配置されない点と、ｐ型の分離層ＩＤＦがソース拡散層ＳＯを超えてゲート絶縁膜ＧＯＸの下まで延伸している点と、ゲート絶縁膜ＧＯＸの直下にｎ型の拡散層ＤＦ２が配置される点と、が異なっている。これに伴い、ソース拡散層ＳＯは、分離層ＩＤＦ内に配置される。これ以外の構造に関しては、図７の場合と同様であるため、詳細な説明は省略する。
【００６８】
ｎ型は、不純物濃度がｎ−型よりも高く、ｎ＋型よりも低い。拡散層ＤＦ２は、ｐ型の分離層ＩＤＦとゲート絶縁膜ＧＯＸとの間で、ソース拡散層ＳＯとドリフト層ＬＤＲとを結合するように配置される。このような構造を用いることでも、ディプレッション型の高耐圧ＮＭＯＳトランジスタを実現できる。持ち上がり電圧Ｖｓｕｐの調整は、例えば、拡散層ＤＦ２の不純物濃度をパラメータとして行われる。
【００６９】
《レベルシフトＭＯＳのデバイス構造》
図９は、図６におけるＣ−Ｃ’間の構造例を示す断面図である。図９に示すレベルシフトＭＯＳ（ＭＮ１，ＭＮ２）の構造例は、図８の構造例と比較して、拡散層ＤＦ２が配置されない点と、図６に示したように、ドレイン電極ＤＥの隣に分離層ＩＤＦが配置される点と、が異なっている。さらに、分離電極ＩＥおよびソース電極ＳＥがソース電極ＳＥで共通化されている点と、図６に示したように、フィールドプレートＦＰの一端がドレイン電極ＤＥに接続される点と、が異なっている。これ以外の構造に関しては、図８の場合と同様であるため、詳細な説明は省略する。
【００７０】
ドレイン電極ＤＥの隣の分離層ＩＤＦは、ソース電極ＳＥ（分離電極ＩＥ）側の分離層ＩＤＦと同様に、主面側から半導体基板ＳＵＢに連結するように延伸する。そして、この２個の分離層ＩＤＦで分離されたエピタキシャル層ＥＰＩが、ドリフト層ＬＤＲとなる。埋め込み拡散層ＢＤＦは、ドリフト層ＬＤＲではなく、ドレイン電極ＤＥ側の分離層ＩＤＦを挟んでドリフト層ＬＤＲと対向する側のエピタキシャル層ＥＰＩに設けられる。
【００７１】
ソース電極ＳＥは、基準電圧ＣＯＭに結合され、ゲート電極ＧＥは、図５の低電圧領域ＡＲ＿ＬＶＢＫに形成されるパルス発生回路ＰＧＥＮに結合され、ドレイン電極ＤＥは、図５の高電圧領域ＡＲ＿ＨＶＢＫに形成される抵抗Ｒ１，Ｒ２およびハイサイド駆動部ＨＳＵに結合される。レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）のドレイン電圧は、それぞれ、独立に制御される。このため、図６に示したように、領域ＡＲ＿ＭＮ１，ＡＲ＿ＭＮ２は、それぞれ、分離層ＩＤＦで囲まれる。
【００７２】
図９のレベルシフトＭＯＳ（ＭＮ１，ＭＮ２）は、前述したブートＭＯＳ（ＭＮｂ）およびセンスＭＯＳ（ＭＮｓ）と異なり、エンハンスメント型のＮＭＯＳトランジスタで構成される。すなわち、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）は、図９におけるゲート絶縁膜ＧＯＸ直下のｐ型の分離層ＩＤＦをチャネル領域として動作する。
【００７３】
ここで、図９に示すフィールドプレートＦＰは、図６で述べたように、ドレイン電極ＤＥに近い方でドレイン電極ＤＥに接続され、図９では示されないが、ソース電極ＳＥに近い方で、分離層ＩＤＦ（すなわち基準電圧ＣＯＭ）に接続される。その結果、フィールドプレートＦＰの電圧は、ドレイン電極ＤＥに近い側からソース電極ＳＥに近い側に向けて段階的に低下する。このような電圧勾配を持たせることによって、ドリフト層ＬＤＲに形成される空乏層の広がりを均一化すること等が可能になる。
【００７４】
また、前述した図６の例では、２個のフィールドプレートＦＰ１，ＦＰ２が設けられ、フィールドプレートＦＰ１の一端は、レベルシフトＭＯＳ（ＭＮ１）のドレイン電極ＤＥに接続され、フィールドプレートＦＰ２の一端は、レベルシフトＭＯＳ（ＭＮ２）のドレイン電極ＤＥに接続される。これにより、レベルシフトＭＯＳ（ＭＮ１）を囲む分離層ＩＤＦにおいて、フィールドプレートＦＰ１をゲートとし、レベルシフトＭＯＳ（ＭＮ１）のドリフト層ＬＤＲをソースとし、ブートＭＯＳ（ＭＮｂ）またはセンスＭＯＳ（ＭＮｓ）のドリフト層ＬＤＲをドレインとする寄生ＭＯＳの発生を防止できる。同様に、レベルシフトＭＯＳ（ＭＮ２）を囲む分離層ＩＤＦにおいても、フィールドプレートＦＰ２をゲートとする寄生ＭＯＳの発生を防止できる。
【００７５】
《実施の形態１の代表的な効果等》
以上、本実施の形態１の半導体装置を用いることで、代表的には、半導体装置（ドライバＩＣ（ＤＶＩＣ１））の回路面積の増大を抑制しつつ、ブートストラップダイオードと同等の機能を半導体装置に内蔵することが可能になる。その結果、当該半導体装置を含めた電子システム等の小型化、低コスト化等が実現可能になる。
【００７６】
具体的には、このような効果は、図５および図６等に示したように、センスＭＯＳ（ＭＮｓ）およびブートＭＯＳ（ＭＮｂ）をターミネーション領域ＡＲ＿ＴＲＭＢＫに形成することで得られる。また、このような効果は、センスＭＯＳ（ＭＮｓ）にディプレッション型の高耐圧ＮＭＯＳトランジスタを用いることで得られる。すなわち、ディプレッション型の高耐圧ＮＭＯＳトランジスタを用いることで、例えば、特許文献１に示されるような、「２×電源電圧」を生成するための昇圧回路等が不要となる。
【００７７】
（実施の形態２）
《電子システムの概略回路構成》
図１０は、本発明の実施の形態２による電子システムにおいて、その概略構成例を示す回路ブロック図である。図１０に示す電子システム（例えば三相インバータシステム）は、１個のパッケージで構成される電力制御装置ＰＫＧと、その外付け部品となる３個のブートストラップコンデンサＣＢ［１］〜ＣＢ［３］と、負荷回路ＬＯＤと、を備える。負荷回路ＬＯＤは、特に限定はされないが、例えば、インバータエアコンで用いるモータＭＴ等である。モータＭＴは、１５０Ｖ以上で、例えば、４００Ｖ程度の外部電源電圧を用いた三相ブリッジインバータによって駆動される。
【００７８】
電力制御装置ＰＫＧは、複数の外部ピンＰＮ１〜ＰＮ１７を備える。また、電力制御装置ＰＫＧは、パッケージ内に、ドライバＩＣ（半導体装置）ＤＶＩＣ２と、３個のハイサイドトランジスタＴＲｈ［１］〜ＴＲｈ［３］と、３個のロウサイドトランジスタＴＲｌ［１］〜ＴＲｌ［３］と、３個のハイサイドダイオードＤｈ［１］〜Ｄｈ［３］と、３個のロウサイドダイオードＤｌ［１］〜Ｄｌ［３］と、を備える。各トランジスタ（ＴＲｈ［１］〜ＴＲｈ［３］，ＴＲｌ［１］〜ＴＲｌ［３］）は、例えば、ＩＧＢＴ等である。各ダイオード（Ｄｈ［１］〜Ｄｈ［３］，Ｄｌ［１］〜Ｄｌ［３］）は、フライホイールダイオードである。
【００７９】
外部ピン（第３電源端子）ＰＮ１は、数百Ｖ（例えば４００Ｖ等）の外部電源電圧（第３電源電圧）ＶＩＮに結合される。外部ピン（第１電源端子）ＰＮ２は、電源電圧（第２電源電圧）ＶＣＣに結合される。外部ピンＰＮ３には、三相（Ｕ，Ｖ，Ｗ）入力信号の中のＵ相のハイサイド入力信号ＨＩＮｕが入力される。外部ピンＰＮ４には、Ｕ相のロウサイド入力信号ＬＩＮｕが入力される。
【００８０】
外部ピン（第２電源端子）ＰＮ５は、ブート電源電圧（第２電源電圧）ＶＢ［１］に結合される。外部ピン（負荷駆動端子）ＰＮ６は、フローティング電圧ＶＳ［１］に結合される。また、外部ピン（負荷駆動端子）ＰＮ６は、負荷回路ＬＯＤにも結合され、負荷回路ＬＯＤに向けてＵ相の負荷駆動信号ＯＵＴｕを出力する。外部ピン（基準端子）ＰＮ７は、基準電圧ＣＯＭに結合される。
【００８１】
外部ピンＰＮ８〜ＰＮ１２は、Ｕ相向けの外部ピンＰＮ３〜ＰＮ６にそれぞれ対応するＶ相向けの外部ピンである。同様に、外部ピンＰＮ１３〜ＰＮ１７は、Ｕ相向けの外部ピンＰＮ３〜ＰＮ６にそれぞれ対応するＷ相向けの外部ピンである。なお、外部ピン（第３電源端子）ＰＮ１および外部ピン（第１電源端子）ＰＮ２は、Ｕ相、Ｖ相、Ｗ相で共通に用いられる。
【００８２】
簡単に説明すると、外部ピンＰＮ８，ＰＮ９には、それぞれ、Ｖ相のハイサイド・ロウサイド入力信号ＨＩＮｖ，ＬＩＮｖが入力され、外部ピンＰＮ１０およびＰＮ１２は、それぞれ、ブート電源電圧ＶＢ［２］および基準電圧ＣＯＭに結合される。外部ピンＰＮ１１は、フローティング電圧ＶＳ［２］に結合されると共に、負荷回路ＬＯＤに向けてＶ相の負荷駆動信号ＯＵＴｖを出力する。
【００８３】
同様に、外部ピンＰＮ１３，ＰＮ１４には、それぞれ、Ｗ相のハイサイド・ロウサイド入力信号ＨＩＮｗ，ＬＩＮｗが入力され、外部ピンＰＮ１５およびＰＮ１７は、それぞれ、ブート電源電圧ＶＢ［３］および基準電圧ＣＯＭに結合される。外部ピンＰＮ１６は、フローティング電圧ＶＳ［３］に結合されると共に、負荷回路ＬＯＤに向けてＷ相の負荷駆動信号ＯＵＴｗを出力する。
【００８４】
ブートストラップコンデンサＣＢ［１］は、外部ピン（第２電源端子）ＰＮ５と、外部ピン（負荷駆動端子）ＰＮ６と、の間に設けられる。ブートストラップコンデンサＣＢ［２］は、外部ピン（第２電源端子）ＰＮ１０と、外部ピン（負荷駆動端子）ＰＮ１１と、の間に設けられる。ブートストラップコンデンサＣＢ［３］は、外部ピン（第２電源端子）ＰＮ１５と、外部ピン（負荷駆動端子）ＰＮ１６と、の間に設けられる。
【００８５】
ハイサイドトランジスタＴＲｈ［１］およびハイサイドダイオードＤｈ［１］は、Ｕ相向けのハイサイドスイッチを構成し、外部ピン（第３電源端子）ＰＮ１と、外部ピン（負荷駆動端子）ＰＮ６と、の間に設けられる。ロウサイドトランジスタＴＲｌ［１］およびロウサイドダイオードＤｌ［１］は、Ｕ相向けのロウサイドスイッチを構成し、外部ピン（負荷駆動端子）ＰＮ６と、外部ピン（基準端子）ＰＮ７と、の間に設けられる。
【００８６】
ハイサイドトランジスタＴＲｈ［２］およびハイサイドダイオードＤｈ［２］は、Ｖ相向けのハイサイドスイッチを構成し、外部ピン（第３電源端子）ＰＮ１と、外部ピン（負荷駆動端子）ＰＮ１１と、の間に設けられる。ロウサイドトランジスタＴＲｌ［２］およびロウサイドダイオードＤｌ［２］は、Ｖ相向けのロウサイドスイッチを構成し、外部ピン（負荷駆動端子）ＰＮ１１と、外部ピン（基準端子）ＰＮ１２と、の間に設けられる。
【００８７】
ハイサイドトランジスタＴＲｈ［３］およびハイサイドダイオードＤｈ［３］は、Ｗ相向けのハイサイドスイッチを構成し、外部ピン（第３電源端子）ＰＮ１と、外部ピン（負荷駆動端子）ＰＮ１６と、の間に設けられる。ロウサイドトランジスタＴＲｌ［３］およびロウサイドダイオードＤｌ［３］は、Ｗ相向けのロウサイドスイッチを構成し、外部ピン（負荷駆動端子）ＰＮ１６と、外部ピン（基準端子）ＰＮ１７と、の間に設けられる。
【００８８】
ドライバＩＣ（半導体装置）ＤＶＩＣ２は、図１に示したドライバＩＣ（ＤＶＩＣ１）内の各回路ブロックを、３個ずつ備えたような構成となっている。すなわち、ドライバＩＣ（ＤＶＩＣ２）は、Ｕ相向けの回路ブロックとして、ハイサイド駆動部ＨＳＵ［１］、ロウサイド駆動部ＬＳＵ［１］、レベルシフト回路ＬＳＣ［１］、入力信号処理部ＬＧＣ［１］およびブートストラップ回路ＢＳＣ［１］を備える。
【００８９】
また、ドライバＩＣ（ＤＶＩＣ２）は、Ｖ相向けの回路ブロックとして、ハイサイド駆動部ＨＳＵ［２］、ロウサイド駆動部ＬＳＵ［２］、レベルシフト回路ＬＳＣ［２］、入力信号処理部ＬＧＣ［２］およびブートストラップ回路ＢＳＣ［２］を備える。同様に、ドライバＩＣ（ＤＶＩＣ２）は、Ｗ相向けの回路ブロックとして、ハイサイド駆動部ＨＳＵ［３］、ロウサイド駆動部ＬＳＵ［３］、レベルシフト回路ＬＳＣ［３］、入力信号処理部ＬＧＣ［３］およびブートストラップ回路ＢＳＣ［３］を備える。
【００９０】
例えば、Ｕ相向けの回路ブロックにおいて、図１に示したパッドＰ２，Ｐ３，Ｐ４，Ｐ６，Ｐ８は、それぞれ、外部ピンＰＮ３，ＰＮ４，ＰＮ５，ＰＮ６，ＰＮ７に結合される。図１に示したパッドＰ５は、ハイサイドトランジスタＴＲｈ［１］のゲートに結合され、Ｕ相のハイサイド出力信号ＨＯ［１］を出力する。図１に示したパッドＰ７は、ロウサイドトランジスタＴＲｌ［１］のゲートに結合され、Ｕ相のロウサイド出力信号ＬＯ［１］を出力する。
【００９１】
Ｖ相向けおよびＷ相向けの回路ブロックにおいても同様に、各パッドは、対応する外部ピンと、対応するトランジスタのゲートに結合される。例えば、Ｖ相向けの回路ブロックにおいて、パッドＰ５は、ハイサイドトランジスタＴＲｈ［２］のゲートに結合され、Ｖ相のハイサイド出力信号ＨＯ［２］を出力する。パッドＰ７は、ロウサイドトランジスタＴＲｌ［２］のゲートに結合され、Ｖ相のロウサイド出力信号ＬＯ［２］を出力する。
【００９２】
同様に、Ｗ相向けの回路ブロックにおいて、パッドＰ５は、ハイサイドトランジスタＴＲｈ［３］のゲートに結合され、Ｗ相のハイサイド出力信号ＨＯ［３］を出力する。パッドＰ７は、ロウサイドトランジスタＴＲｌ［３］のゲートに結合され、Ｗ相のロウサイド出力信号ＬＯ［３］を出力する。なお、図１に示した電源電圧（第１電源電圧）ＶＣＣに結合されるパッド（第１電源端子）Ｐ１は、外部ピン（第１電源端子）ＰＮ２に結合されると共に、ドライバＩＣ（ＤＶＩＣ２）内のＵ相向け、Ｖ相向けおよびＷ相向けの各回路ブロックで共通に用いられる。
【００９３】
《ドライバＩＣの概略レイアウト構成（応用例）》
図１１は、図１０の電子システムにおいて、そのドライバＩＣの概略的なレイアウト構成例を示す平面図である。図１１に示すドライバＩＣ（半導体装置）ＤＶＩＣ２は、１個の半導体チップで構成され、その半導体チップ内に、図５に示した各領域（ターミネーション領域ＡＲ＿ＴＲＭＢＫ、低電圧領域（第１領域）ＡＲ＿ＬＶＢＫ、および高電圧領域（第２領域）ＡＲ＿ＨＶＢＫ）がそれぞれ３個ずつ設けられる。特に限定はされないが、図１１の例では、図５に示したターミネーション領域ＡＲ＿ＴＲＭＢＫは、第１方向に並んで３個配置され、低電圧領域（第１領域）ＡＲ＿ＬＶＢＫも、第１方向に並んで３個配置される。
【００９４】
ターミネーション領域ＡＲ＿ＴＲＭＢＫ［１］、低電圧領域ＡＲ＿ＬＶＢＫ［１］、および高電圧領域ＡＲ＿ＨＶＢＫ［１］には、図１０で述べたＵ相向けの各回路ブロックが形成される。ターミネーション領域ＡＲ＿ＴＲＭＢＫ［２］、低電圧領域ＡＲ＿ＬＶＢＫ［２］、および高電圧領域ＡＲ＿ＨＶＢＫ［２］には、図１０で述べたＶ相向けの各回路ブロックが形成される。ターミネーション領域ＡＲ＿ＴＲＭＢＫ［３］、低電圧領域ＡＲ＿ＬＶＢＫ［３］、および高電圧領域ＡＲ＿ＨＶＢＫ［３］には、図１０で述べたＷ相向けの各回路ブロックが形成される。
【００９５】
《電力制御装置の概略パッケージ構成》
図１２は、図１０の電子システムにおいて、その電力制御装置の概略的なパッケージ構成例を示す平面図である。図１２に示す電力制御装置ＰＫＧは、例えばガラスエポキシ基板等の配線基板ＰＣＢと、リードフレームＬＦと、図１０に示した各外部ピンＰＮ１〜ＰＮ１７にそれぞれ対応する複数のリードＬＤと、を備え、これらがエポキシ樹脂等の封止材によって封止された構成となっている。
【００９６】
配線基板ＰＣＢには、ドライバＩＣ（半導体装置）ＤＶＩＣ２が搭載される。リードフレームＬＦは、図１２の例では、４個（ＬＦ１〜ＬＦ４とする）設けられる。リードフレームＬＦ１は、外部電源電圧ＶＩＮに結合される外部ピンＰＮ１と一体化されている。当該リードフレームＬＦ１には、３個のハイサイドトランジスタＴＲｈ［１］〜ＴＲｈ［３］と、３個のハイサイドダイオードＤｈ［１］〜Ｄｈ［３］と、が搭載される。
【００９７】
リードフレームＬＦ２は、Ｕ相の負荷駆動信号ＯＵＴｕを出力する外部ピンＰＮ６（リードＬＤ）と一体化されている。当該リードフレームＬＦ２には、ロウサイドトランジスタＴＲｌ［１］と、ロウサイドダイオードＤｌ［１］と、が搭載される。リードフレームＬＦ３は、Ｖ相の負荷駆動信号ＯＵＴｖを出力する外部ピンＰＮ１１（リードＬＤ）と一体化されている。当該リードフレームＬＦ３には、ロウサイドトランジスタＴＲｌ［２］と、ロウサイドダイオードＤｌ［２］と、が搭載される。リードフレームＬＦ４は、Ｗ相の負荷駆動信号ＯＵＴｗを出力する外部ピンＰＮ１６（リードＬＤ）と一体化されている。当該リードフレームＬＦ４には、ロウサイドトランジスタＴＲｌ［３］と、ロウサイドダイオードＤｌ［３］と、が搭載される。
【００９８】
３個のハイサイドトランジスタＴＲｈ［１］〜ＴＲｈ［３］および３個のロウサイドトランジスタＴＲｌ［１］〜ＴＲｌ［３］のそれぞれは、リードフレームＬＦへの搭載面（すなわち裏面）をドレイン電極とし、表面にソース電極およびゲート電極が配置された縦型のデバイス構造を持つ。また、３個のハイサイドダイオードＤｈ［１］〜Ｄｈ［３］および３個のロウサイドダイオードＤｌ［１］〜Ｄｌ［３］のそれぞれは、リードフレームＬＦへの搭載面（すなわち裏面）をカソード電極とし、表面にアノード電極が配置された縦型のデバイス構造を持つ。
【００９９】
ハイサイドトランジスタＴＲｈ［１］のソース電極と、ハイサイドダイオードＤｈ［１］のアノード電極と、外部ピンＰＮ６とは、ボンディングワイヤＢＷ３によって結合される。同様に、ハイサイドトランジスタＴＲｈ［２］のソース電極と、ハイサイドダイオードＤｈ［２］のアノード電極と、外部ピンＰＮ１１とは、ボンディングワイヤＢＷ３によって結合される。ハイサイドトランジスタＴＲｈ［３］のソース電極と、ハイサイドダイオードＤｈ［３］のアノード電極と、外部ピンＰＮ１６とは、ボンディングワイヤＢＷ３によって結合される。
【０１００】
また、ロウサイドトランジスタＴＲｌ［１］のソース電極と、ロウサイドダイオードＤｌ［１］のアノード電極と、基準電圧ＣＯＭに結合される外部ピンＰＮ７とは、ボンディングワイヤＢＷ３によって結合される。同様に、ロウサイドトランジスタＴＲｌ［２］のソース電極と、ロウサイドダイオードＤｌ［２］のアノード電極と、基準電圧ＣＯＭに結合される外部ピンＰＮ１２とは、ボンディングワイヤＢＷ３によって結合される。ロウサイドトランジスタＴＲｌ［３］のソース電極と、ロウサイドダイオードＤｌ［３］のアノード電極と、基準電圧ＣＯＭに結合される外部ピンＰＮ１７とは、ボンディングワイヤＢＷ３によって結合される。
【０１０１】
一方、配線基板ＰＣＢには、Ｕ相、Ｖ相およびＷ相のハイサイド出力信号ＨＯ［１］〜ＨＯ［３］およびロウサイド出力信号ＬＯ［１］〜ＬＯ［３］を伝送するための６本の信号配線ＬＮがそれぞれ形成される。ドライバＩＣ（ＤＶＩＣ２）の表面には、当該ハイサイド出力信号ＨＯ［１］〜ＨＯ［３］を出力する３個のパッド（図１のパッドＰ５）と、当該ロウサイド出力信号ＬＯ［１］〜ＬＯ［３］を出力する３個のパッド（図１のパッドＰ７）と、が配置される。当該６個のパッドは、それぞれ、ボンディングワイヤＢＷ１を介して、６本の信号配線ＬＮの一端に結合される。また、当該６本の信号配線ＬＮの他端は、それぞれ、ボンディングワイヤＢＷ２を介して、３個のハイサイドトランジスタＴＲｈ［１］〜ＴＲｈ［３］および３個のロウサイドトランジスタＴＲｌ［１］〜ＴＲｌ［３］のゲート電極に結合される。
【０１０２】
また、図示は省略するが、ドライバＩＣ（ＤＶＩＣ２）の表面に配置されるその他のパッドは、ボンディングワイヤおよび配線基板ＰＣＢ上の配線を介して、あるいは、直接、ボンディングワイヤによって、電力制御装置ＰＫＧが備えるその他の外部ピン（ＰＮ２，３〜５，８〜１０，１３〜１５）に結合される。このように、配線基板ＰＣＢを用いることで、例えば、ボンディングワイヤの配置空間を容易に確保すること等が可能になる。
【０１０３】
《実施の形態２の代表的な効果等》
以上、本実施の形態２のドライバＩＣ（半導体装置）ＤＶＩＣ２および電力制御装置ＰＫＧを用いることで、実施の形態１で述べた各種効果に加えて、電力制御装置およびそれを含めた電子システムの更なる小型化、低コスト化等が実現可能になる。具体的に説明すると、例えば、従来のように、ブートストラップダイオードを用いる場合、当該ダイオードを図１２の配線基板ＰＣＢ上に搭載することが考えられる。
【０１０４】
ただし、この場合、前述したような配線基板ＰＣＢ上の配線に割り当てる領域が小さくなり、配線の自由度が低下することによって、ボンディングワイヤの配置空間を確保することが困難となる恐れがある。さらに、当該ダイオードの搭載によって、電力制御装置ＰＫＧおよび電子システムのコストが増大する恐れがある。このような問題は、電力制御装置ＰＫＧで制御するハイサイド・ロウサイドトランジスタの数（図１０の例では６個）を増やすほど、より顕著となる。
【０１０５】
一方、本実施の形態２の方式を用いると、ブートストラップダイオードと同等の機能をドライバＩＣ（半導体装置）ＤＶＩＣ２が備えるため、配線基板ＰＣＢ上の配線の自由度を向上させることができ、また、ダイオードの非搭載によってコストの低減が実現可能になる。さらに、実施の形態１で述べたように、ブートストラップダイオードと同等の機能を、回路面積の増大を抑制しつつドライバＩＣ（ＤＶＩＣ２）に内蔵できるため、ドライバＩＣ（ＤＶＩＣ２）のチップサイズを小さくでき、その結果、配線基板ＰＣＢ上の配線の自由度を更に向上させることができる。
【０１０６】
なお、図１０では、三相ブリッジインバータの電力制御を実現する半導体装置および電力制御装置を例とした。本実施の形態の方式は、これに限らず、例えば、三相ブリッジインバータの中の一相分（すなわち一対のハイサイド・ロウサイドトランジスタ）の電力制御を実現する装置や、二対のハイサイド・ロウサイドトランジスタで構成される単相ブリッジインバータの電力制御を実現する装置等に対しても適用してもよい。この場合であっても、同様の効果が得られる。ただし、本実施の形態の方式は、前述したように、１個の半導体装置および１個の電力制御装置によって制御するハイサイド・ロウサイドトランジスタが多いほど、より有益な効果が得られる。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【０１０８】
ＡＲ＿ＨＶＢＫ  高電圧領域
ＡＲ＿ＬＶＢＫ  低電圧領域
ＡＲ＿ＭＮ１，ＡＲ＿ＭＮ２，ＡＲ＿ＭＮｓ，ＡＲ＿ＭＮｂ  領域
ＡＲ＿ＴＲＭＢＫ  ターミネーション領域
ＢＤＦ  埋め込み拡散層
ＢＩＤＦ  埋め込み分離層
ＢＳＣ  ブートストラップ回路
ＢＷ  ボンディングワイヤ
ＣＢ  ブートストラップコンデンサ
ＣＭＰ  コンパレータ回路
ＣＭＰｏｕｔ  出力信号
ＣＯＭ  基準電圧
ＤＥ  ドレイン電極
ＤＦ  拡散層
ＤＬＹ  遅延回路
ＤＲ  ドレイン拡散層
ＤＶＩＣ  ドライバＩＣ
ＤＶｈ  ハイサイドドライバ
ＤＶｌ  ロウサイドドライバ
Ｄｈ，Ｄｌ  ダイオード
ＥＩＳ  素子分離用絶縁膜
ＥＰＩ  エピタキシャル層
ＦＰ  フィールドプレート
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＧＴ  ゲート層
ＨＩＮ  ハイサイド入力信号
ＨＯ  ハイサイド出力信号
ＨＳＵ  ハイサイド駆動部
ＨＶＢＫ  高電圧回路部
ＩＢＦ  入力バッファ
ＩＤＦ  分離層
ＩＥ  分離電極
ＩＳＬ  層間絶縁膜
ＬＤ  リード
ＬＤＲ  ドリフト層
ＬＦ  リードフレーム
ＬＧＣ  入力信号処理部
ＬＩＮ  ロウサイド入力信号
ＬＯ  ロウサイド出力信号
ＬＯＤ  負荷回路
ＬＳＣ  レベルシフト回路
ＬＳＵ  ロウサイド駆動部
ＭＬ  メタル配線
ＭＮ１，ＭＮ２  ＮＭＯＳトランジスタ（レベルシフトＭＯＳ）
ＭＮｂ  ＮＭＯＳトランジスタ（ブートＭＯＳ）
ＭＮｓ  ＮＭＯＳトランジスタ（センスＭＯＳ）
ＭＴ  モータ
Ｎｓ  センスノード
ＯＵＴ  負荷駆動端子
Ｐ  パッド
ＰＣＢ  配線基板
ＰＧＥＮ  パルス発生回路
ＰＮ  外部ピン
Ｒ  抵抗
ＲＴ  リセット信号
ＳＥ  ソース電極
ＳＯ  ソース拡散層
ＳＲＬＴ  ＳＲラッチ回路
ＳＴ  セット信号
ＳＵＢ  半導体基板
ＳＷｈ  ハイサイドスイッチ
ＳＷｌ  ロウサイドスイッチ
ＴＲＭＢＫ  ターミネーション部
ＴＲｈ  ハイサイドトランジスタ
ＴＲｌ  ロウサイドトランジスタ
ＵＶＬＯ  低電圧検出回路
ＶＢ  ブート電源電圧
ＶＣＣ  電源電圧
ＶＩＮ  外部電源電圧
ＶＳ  フローティング電圧
Ｖｒｅｆ  固定電圧
Ｖｓｅｎ  センス電圧
Ｖｓｕｐ  持ち上がり電圧
【図１】
0006320875.tif 000002
【図２】
0006320875.tif 000003
【図３】
0006320875.tif 000004
【図４】
0006320875.tif 000005
【図５】
0006320875.tif 000006
【図６】
0006320875.tif 000007
【図７】
0006320875.tif 000008
【図８】
0006320875.tif 000009
【図９】
0006320875.tif 000010
【図１０】
0006320875.tif 000011
【図１１】
0006320875.tif 000012
【図１２】
0006320875.tif 000013