(57)【特許請求の範囲】
【請求項１】
装置であって、
ゲート、ソース、及びドレインを備えるパワーゲーティング電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記ソースは、電圧レールに結合され、前記ドレインは、負荷に結合され、前記ゲートは、負荷電流が前記パワーゲーティングＦＥＴを経由して前記電圧レールと前記負荷との間を流れることを可能にするために前記パワーゲーティングＦＥＴを選択的にオンにするためのゲーティング電圧を受けるように構成される、
入力電圧に利得を適用することで、前記負荷電流に関する電流関連電圧を生成するように構成された差動増幅器と、ここにおいて、前記入力電圧は、前記パワーゲーティングＦＥＴのドレイン−ソース間電圧に基づき、前記利得は、前記パワーゲーティングＦＥＴのゲート−ソース間電圧又は温度の変化に応答して前記入力電圧に反比例して変化する、
を備え、ここにおいて、前記差動増幅器は、
演算増幅器と、
第１のゲート、第１のソース、及び第１のドレインを含む第１の補償ＰＭＯＳデバイスと、ここにおいて、前記第１の補償ＰＭＯＳデバイスは、前記パワーゲーティングＦＥＴの前記ソースと前記演算増幅器の第１の入力との間に結合され、前記第１のゲートは、前記パワーゲーティングＦＥＴをオンにする前記ゲーティング電圧と略同じ第１のゲート電圧を受けるように構成される、
第２のゲート、第２のソース、及び第２のドレインを含む第２の補償ＰＭＯＳデバイスと、ここにおいて、前記第２の補償ＰＭＯＳデバイスは、前記パワーゲーティングＦＥＴの前記ドレインと前記演算増幅器の第２の入力との間に結合され、前記第２のゲートは、前記パワーゲーティングＦＥＴをオンにする前記ゲーティング電圧と略同じ第２のゲート電圧を受けるように構成される、
前記演算増幅器の出力及び前記演算増幅器の前記第１の入力又は前記第２の入力のうちの１つにわたって結合された少なくとも１つのフィードバック抵抗器と、ここにおいて、前記電流関連電圧は、前記演算増幅器の前記出力において生成される、
を備える、装置。
【請求項２】
前記差動増幅器の前記利得は、前記電流関連電圧が前記負荷電流の変化に対して略線形に変化するように構成される、請求項１に記載の装置。
【請求項３】
前記差動増幅器は、
前記第１の補償ＰＭＯＳデバイスと前記演算増幅器の前記第１の入力との間に結合された第１の抵抗器と、
前記第２の補償ＰＭＯＳデバイスと前記演算増幅器の前記第２の入力との間に結合された第２の抵抗器と
を更に備える、請求項１に記載の装置。
【請求項４】
前記差動増幅器は、実質的に、次の関係に従って前記電流関連電圧Ｖｓを生成する：
【数１】
0006389020.tif 000011
ここにおいて、Ｒ１は、前記第１の抵抗器及び前記第２の抵抗器の各々の抵抗であり、Ｒ２は、前記少なくとも１つのフィードバック抵抗器の抵抗であり、Ｒｃは、前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイスの各々の抵抗であり、Ｒｄｓは、前記パワーゲーティングＦＥＴのドレイン−ソース間抵抗であり、ＩＬは、前記負荷電流であり、Ｖｓは、前記電流関連電圧である、請求項３に記載の装置。
【請求項５】
前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイス並びに前記第１の抵抗器及び前記第２の抵抗器は、前記ドレイン−ソース間抵抗Ｒｄｓが前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧又は前記温度によって変化するのと略同じ方法で、抵抗Ｒ１及びＲｃの和が前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧又は前記温度によって変化するように構成される、請求項４に記載の装置。
【請求項６】
前記差動増幅器は、
前記パワーゲーティングＦＥＴの前記ソースと前記第１の補償ＰＭＯＳデバイスとの間に結合された第１の抵抗器と、
前記パワーゲーティングＦＥＴの前記ドレインと前記第２の補償ＰＭＯＳデバイスとの間に結合された第２の抵抗器と
を更に備える、請求項１に記載の装置。
【請求項７】
前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイスのうちの少なくとも１つは、各々、
複数の直列接続ＰＭＯＳデバイスと、
それぞれ、前記パワーゲーティングＦＥＴの前記ソース又は前記ドレインと前記演算増幅器の前記第１の入力又は前記第２の入力との間で前記直列接続ＦＥＴの選択されたサブセットだけを結合するように構成された選択回路と
を備える、請求項１に記載の装置。
【請求項８】
前記パワーゲーティングＦＥＴは、パワーゲーティングＰＭＯＳデバイスを備え、前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイスの前記第１のゲート及び前記第２のゲートは、接地電位に結合され、前記ゲーティング電圧は、前記パワーゲーティングＰＭＯＳデバイスをオンにするために接地電位にある、請求項１に記載の装置。
【請求項９】
第１の組のソース、第１の組のドレイン、及び第１の組のゲートを備える第１の組のパワーゲーティングＦＥＴと、ここにおいて、前記第１の組のソースは、前記電圧レールに結合され、前記第１の組のドレインは、前記負荷に結合され、前記第１の組のゲートは、前記第１の組のパワーゲーティングＦＥＴを経由して前記電圧レールと前記負荷との間を前記負荷電流が流れることを可能にするために前記第１の組のパワーゲーティングＦＥＴを選択的にオンにするための前記ゲーティング電圧を受けるように構成され、前記パワーゲーティングＦＥＴは、前記第１の組のパワーゲーティングＦＥＴのメンバである、
第２の組のソース、第２の組のドレイン、及び第２の組のゲートを備える第２の組のパワーゲーティングＦＥＴと、ここにおいて、前記第２の組のソースは、前記電圧レールに結合され、前記第２の組のドレインは、前記負荷に結合され、前記第２の組のゲートは、前記第２の組のパワーゲーティングＦＥＴを経由して前記電圧レールと前記負荷との間を前記負荷電流が流れることを可能にするために前記第２の組のパワーゲーティングＦＥＴを選択的にオンにするための第２のゲーティング電圧を受けるように構成される、
前記第１の組のソース及び前記第２の組のソースは、第１の組のそれぞれの抵抗器を経由して第１のノードに結合され、前記第１の組のドレイン及び前記第２の組のドレインは、第２の組のそれぞれの抵抗器を経由して第２のノードに結合され、前記入力電圧は、前記第１のノード及び前記第２のノードにわたって形成され、
前記ゲーティング電圧及び前記第２のゲーティング電圧のそれぞれの状態に基づいて、前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイスの各々の抵抗並びに前記第１の抵抗器及び前記第２の抵抗器の各々の抵抗を調整するように構成されたコントローラと
を更に備える、請求項１に記載の装置。
【請求項１０】
１つ以上の他のゲート、１つ以上の他のソース、及び１つ以上の他のドレインを含む１つ以上の他のパワーゲーティングＦＥＴを更に備え、ここにおいて、前記１つ以上の他のソースは、前記電圧レールに結合され、前記１つ以上の他のドレインは、前記負荷に結合され、前記１つ以上の他のゲートは、前記負荷電流が前記１つ以上の他のパワーゲーティングＦＥＴを経由して前記電圧レールと前記負荷との間を流れることを可能にするために前記１つ以上の他のパワーゲーティングＦＥＴをオンにするための前記ゲーティング電圧を受けるように構成され、前記１つ以上の他のソース及び前記パワーゲーティングＦＥＴの前記ソースは、２つ以上のそれぞれの抵抗器を経由して第１のノードに結合され、前記１つ以上の他のドレイン及び前記パワーゲーティングＦＥＴの前記ドレインは、２つ以上の他のそれぞれの抵抗器を経由して第２のノードに結合され、前記入力電圧は、前記第１のノード及び前記第２のノードにわたって形成される、
請求項１に記載の装置。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本出願は、２０１５年７月８日に米国特許商標庁に出願された非仮出願第１４／７９４，４９６に対する優先権及びその利益を主張し、その全内容は、参照によって本明細書に組み込まれる。
【技術分野】
【０００２】
[0002]本開示の態様は一般に、負荷電流を測定することに関し、より具体的には、１つ又は複数のパワーゲーティングデバイスのドレイン−ソース間電圧から導出された電圧に補償済み利得を適用することで負荷電流を測定するための装置及び方法に関する。
【背景技術】
【０００３】
[0003]集積回路（ＩＣ）の１つ又は複数のコアに供給される電流は典型的に、パワーゲーティング回路を介してゲーティングされる。パワーゲーティング回路は典型的に、電圧レール（Ｖｄｄ）とＩＣの１つ又は複数のコアとの間に並列に接続された（ブロックヘッドスイッチ（ＢＨＳ）とも呼ばれる）１つ又は複数のパワーゲーティングデバイス（例えば、ＰＭＯＳデバイス）を備える。１つ又は複数のコアに電力を選択的に供給するために、ＰＭＯＳデバイスのゲート電圧は、デバイスをオンにして、電流が１つ又は複数のコアに流れることを可能にするために略ゼロ（０）ボルトに設定され得、ゲート電圧は、デバイスをオフにして、電流が１つ又は複数のコアから流れるのを防ぐためにＶｄｄ前後に設定され得る。
【０００４】
[0004]多くのアプリケーションでは、１つ又は複数のコア（「負荷電流」）に供給される電流は、ＩＣが安全に動作され得るように及び／又は他の目的で測定及び制御され得る。負荷電流を測定する１つの方法は、１つ又は複数の並列ＰＭＯＳデバイスにわたってドレイン−ソース間電圧（Ｖｄｓ）を検知することである。１つ又は複数のＰＭＯＳデバイスのドレイン−ソース間抵抗（Ｒｄｓ）が一定であると仮定すると、Ｖｄｓの検知は、負荷電流を示すインジケーションを提供する。
【０００５】
[0005]しかしながら、１つ又は複数のＰＭＯＳデバイスのＲｄｓは、温度によって及びゲート−ソース間電圧（Ｖｇｓ）によって変化する。Ｖｇｓは、異なるアプリケーションに対するＶｄｄの意図的な変化により変化し得る。Ｒｄｓが温度及びＶｇｓによって変化するため、負荷電流を決定するために１つ又は複数のＰＭＯＳデバイスのＶｄｓを検知するだけでは、電流測定に誤りを生じさせる。
【発明の概要】
【０００６】
[0006]１つ又は複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を以下に提示する。この概要は予期される全ての実施形態の広範な概観ではなく、全ての実施形態の重要な又は不可欠な要素を識別するようにも、任意又は全ての実施形態の範囲を線引きするようにも意図されない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つ又は複数の実施形態のいくつかの概念を簡略化された形式で提示することである。
【０００７】
[0007]本開示のある態様は、負荷電流を測定するための装置に関する。装置は、ゲート、ソース、及びドレインを含むパワーゲーティング電界効果トランジスタ（ＦＥＴ）を備え、ここにおいて、ソースは、電圧レールに結合され、ドレインは、負荷に結合され、ゲートは、負荷電流がパワーゲーティングＦＥＴを経由して電圧レールと負荷との間を流れることを可能にするためにパワーゲーティングＦＥＴを選択的にオンにするためのゲーティング電圧を受けるように構成される。装置は、パワーゲーティングＦＥＴのドレイン−ソース間電圧に基づいて利得を入力電圧に適用することで、負荷電流に関する電流関連電圧を生成するように構成された差動増幅器を更に備え、ここにおいて、利得は、パワーゲーティングＦＥＴのゲート−ソース間電圧又は温度の変化に応答して入力電圧に反比例して変化する。
【０００８】
[0008]本開示の別の態様は、負荷に供給される負荷電流に関する電流関連電圧を生成する方法に関する。方法は、電圧レールと負荷との間に結合されたパワーゲーティング電界効果トランジスタ（ＦＥＴ）のドレイン−ソース間電圧に関する入力電圧を生成することを備える。方法は、電流関連電圧を生成するために利得で入力電圧を増幅することを更に備え、ここにおいて、利得は、パワーゲーティングＦＥＴのゲート−ソース間電圧又は温度の変化に応答して入力電圧に反比例して変化する。
【０００９】
[0009]本開示の別の態様は、負荷電流を測定するための装置に関する。装置は、電圧レールと負荷との間に結合されたパワーゲーティング電界効果トランジスタ（ＦＥＴ）のドレイン−ソース間電圧に関する入力電圧を生成するための手段を備える。装置は、電流関連電圧を生成するために利得で入力電圧を増幅するための手段を更に備え、ここにおいて、利得は、パワーゲーティングＦＥＴのゲート−ソース間電圧又は温度の変化に応答して入力電圧に反比例して変化する。
【００１０】
[0010]上述した目的及び関連する目的を達成するために、１つ又は複数の実施形態は、以下に十分に説明され、かつ特許請求の範囲において具体的に示される特徴を備える。以下の説明及び添付の図面は、１つ又は複数の実施形態の実例となる特定の態様を詳細に示す。しかしならが、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部だけを示し、説明の実施形態は、そのような態様及びそれらの等化物の全てを含むよう意図される。
【図面の簡単な説明】
【００１１】
【図１】[0011]図１は、本開示のある態様に係る、１つ又は複数のパワーゲーティング回路を介して負荷電流を測定及び制御するための例示的な装置のブロック図である。
【図２】[0012]図２は、本開示の別の態様に係る、負荷電流に関する信号を生成するための例示的な装置の略図である。
【図３】[0013]図３は、本開示の別の態様に係る、図２に示される装置に関連付けられた例示的な電流関連電圧対負荷電流応答のグラフである。
【図４】[0014]図４は、本開示の別の態様に係る、負荷電流を測定するための別の例示的な装置の略図である。
【図５】[0015]図５は、本開示の別の態様に係る、図４の装置に関連付けられた例示的な電流関連電圧対負荷電流応答の別のグラフである。
【図６】[0016]図６は、本開示の別の態様に係る、負荷電流を測定するための別の例示的な装置の略図である。
【図７】[0017]図７は、本開示の別の態様に係る、例示的な可変補償ＰＭＯＳ回路の略図である。
【図８】[0018]図８は、本開示の別の態様に係る、負荷電流を測定するための例示的な装置の略図である。
【図９】[0019]図９は、本開示の別の態様に係る、負荷電流を測定するための例示的な装置の略図である。
【図１０】[0020]図１０は、本開示の別の態様に係る、負荷電流を測定するための例示的な方法のフロー図である。
【発明の詳細な説明】
【００１２】
[0021]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明として意図されており、本明細書で説明される概念が実践され得る唯一の構成を表すよう意図されるものではない。詳細な説明は、様々な概念の完全な理解を提供するために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実践され得ることは当業者には明らかであろう。いくつかの事例では、そのような概念を曖昧にしないために、周知の構造及び構成要素はブロック図の形式で示される。
【００１３】
[0022]図１は、本開示のある態様に係る、負荷電流を測定及び制御するための例示的な装置１００のブロック図である。要するに、装置１００は、１つ又は複数のパワーゲーティング回路を経由して負荷に供給される電流（「負荷電流」）に関する（例えば、略比例する）電流関連信号を生成する。
【００１４】
[0023]コントローラは、電流関連信号を受け、この電流関連信号に基づいて任意の数の定義された動作を実行する。例えば、コントローラは、例えば、ＩＣの温度が高すぎる（例えば、定義された閾値を上回る）とき、ＩＣ保護の目的で負荷電流を制御し得る。代替的に又は加えて、コントローラは、様々な電力消費モード（例えば、低電力消費、通常動作電力消費、等）間でＩＣを設定するように負荷電流を制御し得る。コントローラが他の目的で負荷電流を制御し得ることは理解されるものとする。
【００１５】
[0024]コントローラは、例えば、負荷に供給されるレール電圧Ｖｄｄを増加又は低減することで、負荷電流を制御し得る。代替的に又は加えて、コントローラは、電流を負荷に供給する１つ又は複数のパワーゲーティング回路をイネーブル又はディセーブルにすることで、負荷電流を制御し得る。代替的に又は加えて、コントローラは、負荷に供給されるクロック信号のレート又は周波数を増加又は低減することで、負荷電流を制御し得る。コントローラが他の方法で負荷電流を制御し得ることは理解されるものとする。
【００１６】
[0025]図１を参照すると、装置１００は、集積回路（ＩＣ）の１つ又は複数のコアのような負荷１１０を備える。装置１００は、パワーゲーティング回路１２０Ａ及び１２０Ｂのような１つ又は複数のパワーゲーティング回路を更に備える。追加的に、装置１００は、電圧検知回路１３０Ａ及び１３０Ｂのような１つ又は複数の電圧検知回路を備える。更に、装置１００は、負荷電流コントローラ１４０を備える。
【００１７】
[0026]パワーゲーティング回路１２０Ａ及び１２０Ｂの各々は、電圧レールＶｄｄと負荷１１０との間に結合される。それぞれのゲーティング電圧ＶＧＡ及びＶＧＢに応答して、パワーゲーティング回路１２０Ａ及び１２０Ｂは、負荷電流ＩＬＡ及びＩＬＢが電圧レールＶｄｄから負荷１１０に流れることを可能にする又は可能にしない。例えば、パワーゲーティング回路１２０Ａ及び１２０Ｂの各々は、電圧レールＶｄｄと負荷１１０との間に並列に結合された、ｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）（「ＰＭＯＳデバイス」）のような複数のＦＥＴから形成され得る。ゲーティング電圧ＶＧＡ及びＶＧＢは、それぞれ、パワーゲーティング回路１２０Ａ及び１２０Ｂの並列ＰＭＯＳデバイスのゲートに印加される。
【００１８】
[0027]ゲート電圧ＶＧＡ及びＶＧＢが、低くなる（例えば、接地電位になる）ように選択されるとき、パワーゲーティング回路１２０Ａ及び１２０ＢのＰＭＯＳデバイスは、負荷電流ＩＬＡ及びＩＬＢが電圧レールＶｄｄから負荷１１０に流れることを可能にするためにオンにされる。ゲート電圧ＶＧＡ及びＶＧＢが、高くなる（例えば、Ｖｄｄになる）ように選択されるとき、パワーゲーティング回路１２０Ａ及び１２０ＢのＰＭＯＳデバイスは、負荷電流ＩＬＡ及びＩＬＢが負荷１１０に流れるのを防ぐためにオフにされる。この例では、パワーゲーティング回路１２０Ａ及び１２０Ｂは、ＰＭＯＳデバイスを用いるが、回路１２０Ａ及び１２０Ｂがｎ型金属酸化膜半導体（ＮＭＯＳ）デバイスを用い得ることは理解されるものとする。更に、この例では、装置１００は、２つのパワーゲーティング回路１２０Ａ及び１２０Ｂを備えるが、装置１００が任意の数のパワーゲーティング回路を備え得ることは理解されるものとする。
【００１９】
[0028]電圧検知回路１３０Ａ及び１３０Ｂは、それぞれ、負荷１１０に供給される負荷電流ＩＬＡ及びＩＬＢに関する入力電圧ＶＩＡ及びＶＩＢを受ける目的でパワーゲーティング回路１２０Ａ及び１２０Ｂに結合される。電圧検知回路１３０Ａ及び１３０Ｂは、次に、それぞれ、負荷電流ＩＬＡ及びＩＬＢを示す電流関連デジタル信号ＤＳＡ及びＤＳＢを生成する。更に本明細書でより詳細に述べるように、電圧検知回路１３０Ａ及び１３０Ｂは、それぞれ、入力電圧ＶＩＡ及びＶＩＢを増幅することと、増幅された電圧をデジタル化することとによって、電流関連信号ＤＳＡ及びＤＳＢを生成する。
【００２０】
[0029]コントローラ１４０は、電流関連信号ＤＳＡ及びＤＳＢを受け、この電流関連信号ＤＳＡ及びＤＳＢに基づいて負荷電流制御信号を生成する。コントローラ１４０は、任意の数の目的のために、負荷電流ＩＬＡ及びＩＬＢのうちの一方又は両方を制御するための制御信号を生成する。例えば、前述したように、コントローラ１４０は、過度温度からＩＣ１１０を保護するため、ＩＣの電力消費モードを設定するため、及び他の目的のために制御信号を生成し得る。追加的に、前述したように、コントローラ１４０は、レール電圧Ｖｄｄを制御するために、ゲーティング信号ＶＧＡ及びＶＧＢを介してパワーゲーティング回路１２０Ａ及び１２０Ｂのうちの任意のものをイネーブル又はディセーブルにするために、又はＩＣ１１０に供給されるクロック信号（図示されない）のレート又は周波数を制御するために制御信号を生成し得る。
【００２１】
[0030]図２は、本開示の別の態様に係る、負荷電流に関する信号を生成するための例示的な装置２００の略図である。装置２００は、それぞれ、パワーゲーティング回路１２０Ａ又は１２０Ｂ及び電圧検知回路１３０Ａ又は１３０Ｂのより詳細な例示的な実施を含む。
【００２２】
[0031]より具体的には、装置２００は、ＩＣコアのような、電圧レールＶｄｄと負荷２１０との間に結合されたパワーゲーティング回路（ＰＧＣ）２２０を備える。この例では、パワーゲーティング回路２２０は、電圧レールＶｄｄに結合されたソースと、ゲーティング電圧ＶＧを受けるように構成されたゲートと、負荷２１０に結合されたドレインとを備えるＰＭＯＳ ＦＥＴすなわちデバイスＰ１を備える。前述したように、ゲーティング電圧ＶＧが、低くなる（例えば、接地電位になる）ように選択されるとき、ＰＭＯＳデバイスＰ１は、負荷電流ＩＬが電圧レールＶｄｄから負荷２１０に流れることを可能にするためにオンにされる。ゲーティング電圧ＶＧが、高くなる（例えば、Ｖｄｄになる）ように選択されるとき、ＰＭＯＳデバイスＰ１は、負荷電流ＩＬが負荷２１０に流れるのを防ぐためにオフにされる。前述したように、大半の実施では、パワーゲーティング回路２２０は、必要とされる負荷電流を負荷２１０に供給するために、並列に結合された複数の（例えば、数十の又は数百の）ＰＭＯＳデバイスを備える。
【００２３】
[0032]装置２００は、ＰＭＯＳデバイスＰ１のソース及びドレインにまたがって電圧（本明細書ではドレイン−ソース間電圧（Ｖｄｓ）と呼ばれる）を受け、このＶｄｓに基づいて電流関連デジタル信号ＤＳを生成するように構成された電圧検知回路２３０を更に備える。具体的には、電圧検知回路２３０は、差動増幅器２３２とアナログ／デジタル変換器（ＡＤＣ）２３６とを備える。差動増幅器２３２は、正（＋）の入力及び負（−）の入力並びに正の出力及び負の出力を含む演算増幅器２３４を備える。差動増幅器２３２は、演算増幅器２３４の負の出力と正の入力との間に結合された第１のフィードバック抵抗器Ｒ２Ａと、演算増幅器２３４の正の出力と負の入力との間に結合された第２のフィードバック抵抗器Ｒ２Ｂとを更に備える。追加的に、差動増幅器２３２は、ＰＭＯＳデバイスＰ１のソースと演算増幅器２３４の正の入力との間に結合された第１の入力抵抗器Ｒ１Ａと、ＰＭＯＳデバイスＰ１のドレインと演算増幅器２３４の負の入力との間に結合された第２の入力抵抗器Ｒ１Ｂとを備える。
【００２４】
[0033]負荷電流ＩＬに関する電圧を生成するために、差動増幅器２３２は、それぞれ入力抵抗器Ｒ１Ａ及びＲ１Ｂを経由して演算増幅器２３４の正の入力及び負の入力に適用されるドレイン−ソース間電圧Ｖｄｓに固定の利得Ｇを適用することで、その正の出力及び負の出力にわたって電流関連電圧Ｖｓを生成するように構成される。差動増幅器２３２は、次の式に従って電流関連電圧Ｖｓを生成する：
【数１】
0006389020.tif 000002
差動増幅器２３２の利得Ｇは、次の式によって求められる：
【数２】
0006389020.tif 000003
ここで、Ｒ１は、第１の入力抵抗器Ｒ１Ａ及び第２の入力抵抗器Ｒ１Ｂの各々の抵抗であり（抵抗Ｒ１は、両方について略同じである）、Ｒ２は、第１のフィードバック抵抗器Ｒ２Ａ及び第２のフィードバック抵抗器Ｒ２Ｂの各々の抵抗である（抵抗Ｒ１は、両方について略同じである）。故に、式１及び２を組み合わせることで、電流関連電圧Ｖｓは、次の式によって表され得る：
【数３】
0006389020.tif 000004
【００２５】
[0034]ＰＭＯＳデバイスＰ１のドレイン−ソース間電圧Ｖｄｓは、次の式によって表され得る：
【数４】
0006389020.tif 000005
ここで、ＩＬは、ＰＭＯＳデバイスＰ１を通る負荷電流であり、Ｒｄｓは、ＰＭＯＳデバイスＰ１のドレイン−ソース間抵抗である。式３及び４を組み合わせることで、電流関連電圧Ｖｓは、次の式によって表され得る：
【数５】
0006389020.tif 000006
故に、式５によって示されるように、電流関連電圧Ｖｓは、負荷電流ＩＬに関する。パラメータＲ２／Ｒ１及びＲｄｓが一定のままであると仮定すると、電流関連電圧Ｖｓは、負荷電流ＩＬに比例し、故に、電流関連電圧Ｖｓは、負荷電流ＩＬを示すインジケーションを提供する。ＡＤＣ２３６は、前述したように、負荷電流コントローラが使用するための電流関連デジタル信号Ｄｓを生成するために、電流関連電圧Ｖｓをデジタル化する。
【００２６】
[0035]電圧検知回路２３０に関する１つの課題は、ＰＭＯＳデバイスＰ１のドレイン−ソース間抵抗Ｒｄｓが、ＰＭＯＳデバイスＰ１のゲート−ソース間電圧Ｖｇｓ及び温度によって変化することである。ＰＭＯＳデバイスＰ１のゲート−ソース間電圧Ｖｇｓは、レール電圧Ｖｄｄの意図的な変化によって変化し得る。例えば、レール電圧Ｖｄｄは、低、通常、又は高（ブースト）電力消費モード間で負荷２１０を設定することのような、異なるアプリケーションに対して意図的に変化し得る。Ｒｄｓが温度及びＶｇｓによって変化するため、電流関連電圧Ｖｓは、もはや負荷電流ＩＬに比例せず、故に、電流関連電圧Ｖｓは、負荷電流ＩＬを示す正確なインジケーションを提供しない。これは、図３に描写されるグラフを参照して更に例示される。
【００２７】
[0036]図３は、本開示の別の態様に係る、装置２００に関連付けられた例示的な電流関連電圧Ｖｓ対負荷電流ＩＬ応答のグラフである。ｘ軸すなわち水平軸は、負荷電流ＩＬを表し、ｙ軸すなわち垂直軸は、電流関連電圧Ｖｓを表す。この例では、Ｖｓ対ＩＬ応答は、パワーゲーティングＰＭＯＳデバイスＰ１の３つの異なる温度（摂氏３５、７０、及び１０５度）及び３つの異なるゲート−ソース間電圧Ｖｇｓ（０．７、０．９２５、及び１．１５ボルト（Ｖ））について例示される。
【００２８】
[0037]前述したように、電流関連電圧Ｖｓが、負荷電流ＩＬを示す正確なインジケーションを提供するためには、電流関連電圧Ｖｓは、負荷電流ＩＬに対して略線形に変化しなければならない。故に、ＰＭＯＳデバイスＰ１のＶｇｓ及び温度の変化がある場合でも、電流関連電圧Ｖｓが、負荷電流ＩＬに対して線形に又は比例して変化することが望ましいであろう。しかしながら、これは、装置２００には当てはまらない。図３に示されるように、電流関連電圧Ｖｓは、負荷電流ＩＬが一定のままであるにもかかわらず、Ｖｇｓに反比例して変化する。同様に、電流関連電圧Ｖｓは、負荷電流ＩＬが一定のままであっても、Ｖｇｓが０．９２５Ｖであり及び１．１５Ｖである場合には、温度と同じ方向に変化し、Ｖｇｓが０．７Ｖである場合には、温度に反比例して変化する。前述したように、これは、装置２００によって実行される電流測定に誤りを引き起こす。
【００２９】
[0038]図４は、本開示の別の態様に係る、負荷電流ＩＬを測定するための別の例示的な装置４００の略図である。装置４００は、１つ又は複数のＩＣコアのような負荷４１０と電圧レールＶｄｄとの間に結合されたパワーゲーティング回路（ＰＧＣ）４２０を備える。この例では、パワーゲーティング回路４２０は、電圧レールＶｄｄに結合されたソースと、負荷４１０に結合されたドレインと、ゲーティング電圧ＶＧを受けるように構成されたゲートとを含むＰＭＯＳデバイスＰ１を備える。前の実施形態にあるように、ゲーティング電圧ＶＧは、ＰＭＯＳデバイスＰ１をオンにして、負荷電流ＩＬがＰＭＯＳデバイスＰ１を経由して電圧レールＶｄｄから負荷４１０に流れることを可能にするために低い電圧（例えば、接地電位）に設定される。ゲーティング電圧ＶＧは、ＰＭＯＳデバイスＰ１をオフにして、負荷電流ＩＬが負荷４１０に流れるのを防ぐために高い電圧（例えば、Ｖｄｄ）に設定される。
【００３０】
[0039]パワーゲーティング回路４２０が、電圧レールＶｄｄと負荷４１０との間に並列に結合された複数の（例えば、数十又は数百の）ＰＭＯＳデバイスとして実施され得ることは理解されるものとする。代替的に、パワーゲーティング回路４２０は、電圧レールＶｄｄと負荷４１０との間に並列に結合された複数の（例えば、数十又は数百の）ＮＭＯＳデバイスとして実施され得る。
【００３１】
[0040]装置４００は、ＰＭＯＳデバイスＰ１のドレイン−ソース間電圧（Ｖｄｓ）を受け、ＰＭＯＳデバイスＰ１のドレイン−ソース間電圧Ｖｄｓに基づいて電流関連電圧Ｖｓを生成するように構成された第１の入力及び第２の入力を含む差動増幅器４３２を更に備える。このケースでは、差動増幅器４３２は、ＰＭＯＳデバイスＰ１のゲート−ソース間電圧Ｖｇｓの変化及び／又は温度の変化に応答して、ＰＭＯＳデバイスＰ１のドレイン−ソース間電圧Ｖｄｓに反比例して変化する利得Ｇを用いて設定される。差動増幅器４３２の利得Ｇは、次の式によって表わされ得る：
【数６】
0006389020.tif 000007
故に、式６によって示されるように、Ｖｇｓの関数としての利得Ｇは、Ｖｇｓの関数としてのＶｄｓに反比例して変化する。また、式７によって示されるように、温度の関数としての利得Ｇは、温度の関数としてのＶｄｓに反比例して変化する。
【００３２】
[0041]定義された範囲の温度又は定義された範囲のＶｇｓにわたってＶｄｓと略同じ量で変化するように利得Ｇを設定することで、式１によれば、電流関連電圧Ｖｓは、温度又はＶｇｓについての定義された範囲にわたって負荷電流ＩＬに対して略線形に変化するように設定され得る。故に、このようなケースでは、電流関連電圧Ｖｓは、温度及びＶｇｓについての定義された範囲にわたって負荷電流ＩＬを示す正確なインジケーションを提供する。これは、図５に描写されるグラフを参照して例示される。
【００３３】
[0042]図５は、本開示の別の態様に係る、装置４００に関連付けられた例示的な電流関連電圧Ｖｓ対負荷電流ＩＬ応答の別のグラフである。図５に描写されるグラフパラメータ（ｘ軸及びｙ軸、ディメンション、凡例）は、前述した図３に描写されたグラフのものと同じである。示されるように、電流関連電圧Ｖｓは、摂氏３５から１０５度までの定義された温度範囲及び０．７から１．１５ボルトまでの定義されたＶｇｓ範囲にわたって、負荷電流ＩＬに対して略比例する（又は、それに対して略線形に変化する）。故に、電流関連電圧Ｖｓは、それらの定義された温度及びＶｇｓ範囲内の負荷電流ＩＬを示す正確なインジケーションを提供する。
【００３４】
[0043]図６は、本開示の別の態様に係る、負荷電流ＩＬを測定するための別の例示的な装置６００の略図である。装置６００は、前述した差動増幅器４３２のより詳細な例示的な実施を提供する。
【００３５】
[0044]具体的には、装置６００は、１つ又は複数のＩＣコアのような負荷６１０と電圧レールＶｄｄとの間に結合されたパワーゲーティング回路（ＰＧＣ）６２０を備える。この例では、パワーゲーティング回路６２０は、電圧レールＶｄｄに結合されたソースと、負荷６１０に結合されたドレインと、ゲーティング電圧ＶＧを受けるように構成されたゲートとを含むＰＭＯＳデバイスＰ１を備える。前の実施形態にあるように、ゲーティング電圧ＶＧは、ＰＭＯＳデバイスＰ１をオンにして、負荷電流ＩＬがＰＭＯＳデバイスＰ１を経由して電圧レールＶｄｄから負荷６１０に流れることを可能にするために低い電圧（例えば、接地電位）に設定される。ゲーティング電圧ＶＧは、ＰＭＯＳデバイスＰ１をオフにして、負荷電流ＩＬが負荷６１０に流れるのを防ぐために高い電圧（例えば、Ｖｄｄ）に設定される。
【００３６】
[0045]パワーゲーティング回路６２０が、電圧レールＶｄｄと負荷６１０との間に並列に結合された複数の（例えば、数十又は数百の）ＰＭＯＳデバイスとして実施され得ることは理解されるものとする。代替的に、パワーゲーティング回路６２０は、負荷６１０と別の電圧レール（例えば、接地）との間に並列に結合された複数の（例えば、数十又は数百の）ＮＭＯＳデバイスとして実施され得る。
【００３７】
[0046]装置６００は、演算増幅器６３４を含む差動増幅器６３２を更に備える。第１のフィードバック抵抗器Ｒ２Ａは、演算増幅器６３４の負の出力と正の入力との間に結合される。第１のフィードバック抵抗器Ｒ２Ａと略同じ抵抗Ｒ２を有し得る第２のフィードバック抵抗器Ｒ２Ｂは、演算増幅器６３４の正の出力と負の入力との間に結合される。第１のフィードバック抵抗器Ｒ２Ａ及び第２のフィードバック抵抗器Ｒ２Ｂは、ポリシリコン抵抗器を備え得る。
【００３８】
[0047]差動増幅器６３２は、第１の入力抵抗器Ｒ１Ａに直列に結合された第１の補償ＰＭＯＳデバイスＰ２Ａを備える第１の入力抵抗経路を更に備える。第１の入力抵抗経路は、パワーゲーティングＰＭＯＳ Ｐ１のソースと演算増幅器６３４の正の入力との間に結合される。より具体的には、第１の補償ＰＭＯＳデバイスＰ２Ａのソースは、パワーゲーティングＰＭＯＳ Ｐ１のソースに結合され、第１の補償ＰＭＯＳデバイスＰ２Ａのドレインは、第１の抵抗器Ｒ１Ａの第１の端に結合され、第１の補償ＰＭＯＳデバイスＰ２Ａのゲートは、接地電位に結合される。第１の入力抵抗器Ｒ１Ａの第２の端は、演算増幅器６３４の正の入力に結合される。第１の入力抵抗器Ｒ１Ａは、示されるように、可変であり得る。
【００３９】
[0048]更に、この例では、第１の補償ＰＭＯＳデバイスＰ２Ａは、パワーゲーティングＰＭＯＳ Ｐ１と第１の入力抵抗器Ｒ１Ａとの間に位置しているが、第１の入力抵抗器Ｒ１Ａが、パワーゲーティングＰＭＯＳ Ｐ１と第１の補償ＰＭＯＳデバイスＰ２Ａとの間に位置し得ることは理解されるものとする。すなわち、第１の入力抵抗器Ｒ１Ａの第１の端は、パワーゲーティングＰＭＯＳ Ｐ１のソースに結合され得、第１の入力抵抗器Ｒ１Ａの第２の端は、第１の補償ＰＭＯＳ Ｐ２Ａのソースに結合され得、第１の補償ＰＭＯＳ Ｐ２Ａのドレインは、演算増幅器６３４の（例えば、正の）入力に結合され得る。このような構成では、第１の補償ＰＭＯＳ Ｐ２Ａのゲートは、接地電位に結合され得る。
【００４０】
[0049]差動増幅器６３２は、第２の入力抵抗器Ｒ１Ｂに直列に結合された第２の補償ＰＭＯＳデバイスＰ２Ｂを備える第２の入力抵抗経路を更に備える。第２の入力抵抗経路は、パワーゲーティングＰＭＯＳ Ｐ１のドレインと演算増幅器６３４の負の入力との間に結合される。より具体的には、第２の補償ＰＭＯＳデバイスＰ２Ｂのソースは、パワーゲーティングＰＭＯＳ Ｐ１のドレインに結合され、第２の補償ＰＭＯＳデバイスＰ２Ｂのドレインは、第２の抵抗器Ｒ１Ｂの第１の端に結合され、第２の補償ＰＭＯＳデバイスＰ２Ｂのゲートは、接地電位に結合される。第２の入力抵抗器Ｒ１Ｂの第２の端は、演算増幅器６３４の負の入力に結合される。第２の入力抵抗器Ｒ１Ｂもまた、示されるように、可変であり得る。
【００４１】
[0050]更に、この例では、第２の補償ＰＭＯＳデバイスＰ２Ｂは、パワーゲーティングＰＭＯＳ Ｐ１と第２の入力抵抗器Ｒ１Ｂとの間に位置しているが、第２の入力抵抗器Ｒ１Ｂが、パワーゲーティングＰＭＯＳ Ｐ１と第２の補償ＰＭＯＳデバイスＰ２Ｂとの間に位置し得ることは理解されるものとする。すなわち、第２の入力抵抗器Ｒ１Ｂの第１の端は、パワーゲーティングＰＭＯＳ Ｐ１のドレインに結合され得、第２の入力抵抗器Ｒ１Ｂの第２の端は、第２の補償ＰＭＯＳ Ｐ２Ｂのソースに結合され得、第２の補償ＰＭＯＳ Ｐ２Ｂのドレインは、演算増幅器６３４の（例えば、負の）入力に結合され得る。このような構成では、第２の補償ＰＭＯＳ Ｐ２Ｂのゲートは、接地電位に結合され得る。
【００４２】
[0051]第１の入力抵抗器Ｒ１Ａ及び第２の入力抵抗器Ｒ１Ｂは、ポリシリコン抵抗器を備え得、各々、略同じ抵抗Ｒ１を有するように構成され得る。追加的に、演算増幅器６３４は、第１の抵抗経路が演算増幅器の負の入力に結合され、第２の抵抗経路が正の入力に結合されるように反転され得ることは理解されるものとする。更に、本明細書で述べるように、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂは、本明細書で参照されるように、可変ドレイン−ソース間抵抗又は補償抵抗Ｒｃを有するように構成され得る。
【００４３】
[0052]前述した式３を使用して、差動増幅器６３２によって生成された電流関連電圧Ｖｓは、次の式によって表され得る：
【数７】
0006389020.tif 000008
ここで、Ｒｃは、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂの各々の抵抗であり、Ｒ１は、第１の入力抵抗器Ｒ１Ａ及び第２の入力抵抗器Ｒ１Ｂの各々の抵抗であり、Ｒ２は、フィードバック抵抗器Ｒ２Ａ及びＲ２Ｂの各々の抵抗である。定義された温度又はＶｇｓ範囲にわたって負荷電流ＩＬに対して略線形に変化するように電流関連電圧Ｖｓを設定するために、抵抗Ｒｃ＋Ｒ１の変化は、定義された温度及びＶｇｓ範囲にわたってパワーゲーティングＰＭＯＳデバイスＰ１のドレイン−ソース間抵抗Ｒｄｓの変化と略同じでなければならない。
【００４４】
[0053]最初に、Ｖｇｓの変化による電流関連電圧Ｖｓの補償を考慮すると、パワーゲーティングＰＭＯＳデバイスＰ１のＲｄｓは、金属接触抵抗Ｒｍｔと直列のチャネル抵抗Ｒｃｈとしてモデリングされ得る。チャネル抵抗Ｒｃｈは、パワーゲーティングｐＭＯＳデバイスＰ１のＶｇｓの関数として変化する。第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂは、それぞれ、パワーゲーティングＰＭＯＳデバイスＰ１がオンにされているとき、パワーゲーティングＰＭＯＳデバイスＰ１と略同じ及び同様のＶｇｓを有するようにバイアスが掛けられる。
【００４５】
[0054]より具体的には、パワーゲーティングＰＭＯＳデバイスＰ１がオンにされるとき、ゲーティング電圧ＶＧは、接地電位に設定される。パワーゲーティングＰＭＯＳデバイスＰ１のソースは、Ｖｄｄである。故に、パワーゲーティングＰＭＯＳデバイスＰ１のＶｇｓは、実質的にＶｄｄである。
【００４６】
[0055]第１の補償ＰＭＯＳデバイスＰ２Ａのゲートは、接地電位に接続される。第１の補償ＰＭＯＳデバイスＰ２Ａのソースは、Ｖｄｄである。故に、第１の補償ＰＭＯＳデバイスＰ２ＡのＶｇｓも、実質的にＶｄｄであり、オンにされているときのパワーゲーティングＰＭＯＳデバイスＰ１のＶｇｓと同じである。
【００４７】
[0056]同様に、第２の補償ＰＭＯＳデバイスＰ２Ｂのゲートもまた、接地電位に接続される。第２の補償ＰＭＯＳデバイスＰ２Ｂのソースは、パワーゲーティングＰＭＯＳデバイスＰ１のドレインに結合される。パワーゲーティングＰＭＯＳデバイスＰ１は、このデバイスによるＩＲロスを最小化するために極めて低いＲｄｓを有するように構成されるため、パワーゲーティングＰＭＯＳデバイスＰ１のドレインにおける電圧は、Ｖｄｄよりほんのわずかに低い。故に、第２の補償ＰＭＯＳデバイスＰ２ＢのＶｇｓは、Ｖｄｄよりわずかに低い。
【００４８】
[0057]故に、パワーゲーティングＰＭＯＳデバイスＰ１並びに第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂは、同じ及び同様のＶｇｓでそれぞれバイアスが掛けられるため、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂのチャネル抵抗Ｒｃ並びに電力ＰＭＯＳデバイスＰ１のチャネル抵抗Ｒｃｈは、定義されたＶｇｓ範囲にわたってＶｇｓが変化するのと略同じ方法で変化する。故に、式８ではＲｄｓが分子であり、Ｒｃが分母であるため、電流関連電圧Ｖｓは、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂの抵抗Ｒｃの適切な設定によって、Ｖｇｓの変化について補償される。本明細書で更に述べるように、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂは、この補償を最適化する、例えば、Ｖｇｓについての定義された範囲にわたってＶｇｓの変化に応答した電流関連電圧Ｖｓの変化を実質的に最小化する（又は、変化を特定の最大値に制限する）ための可変抵抗Ｒｃを有するように構成される。
【００４９】
[0058]次に温度の変化による電流関連電圧Ｖｓの補償を考慮すると、前述したように、パワーゲーティングＰＭＯＳデバイスＰ１のドレイン−ソース間抵抗Ｒｄｓは、金属接触抵抗Ｒｍｔと直列のチャネル抵抗Ｒｃｈとしてモデリングされ得る。第１の抵抗経路及び第２の抵抗経路は、同様の構成を有する：第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂによるチャネル抵抗Ｒｃ並びにポリシリコン抵抗器Ｒ１Ａ及びＲ１Ｂの抵抗。故に、抵抗Ｒｃ及びＲ１を適切に設定することで、Ｒｃ＋Ｒ１の有効温度係数は、定義された温度範囲にわたってＲｄｓ（Ｒｃｈ＋Ｒｍｔ）の有効温度係数と略同じにされ得る。この選択は、定義された温度範囲にわたって温度の変化に応答した電流関連電圧Ｖｓの変化を実質的に最小化する（又は、変化を特定の最大値に制限する）ようにモデリングすることで及び／又は実験的に達成され得る。
【００５０】
[0059]要するに、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂの可変抵抗Ｒｃ並びにポリシリコン抵抗器Ｒ１Ａ及びＲ１Ｂの抵抗Ｒ１を適切に設定することで、電流関連電圧Ｖｓは、定義された温度又はＶｇｓ範囲にわたって負荷電流ＩＬに対して略線形に変化するように設定され得る。更に、ポリシリコン抵抗器Ｒ１Ａ及びＲ１Ｂの各々の抵抗Ｒ１の選択は、ポリシリコンフィードバック抵抗器Ｒ２Ａ及びＲ２Ｂの各々の抵抗Ｒ２と共に、前述したように、差動増幅器６３２が、アナログ／デジタル変換器によるデジタル化に適した所望の電圧範囲内に電流関連電圧Ｖｓを設定するための所望の利得Ｇを考慮に入れ得る。
【００５１】
[0060]図７は、本開示の別の態様に係る、例示的な可変補償ＰＭＯＳ回路７００の略図である。可変補償ＰＭＯＳ回路７００は、前述した第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂのうちの一方又は両方の例示的な実施であり得る。
【００５２】
[0061]具体的には、可変ＰＭＯＳ回路７００は、前述した第１の補償ＰＭＯＳデバイスＰ２Ａ又は第２の補償ＰＭＯＳデバイスＰ２Ｂのように、パワーゲーティングＰＭＯＳデバイスＰ１のソース又はドレインに結合され得る入力（ＩＮ）を備える。可変ＰＭＯＳ回路７００はまた、前述した第１の補償ＰＭＯＳデバイスＰ２Ａ又は第２の補償ＰＭＯＳデバイスＰ２Ｂのように、対応する入力抵抗器Ｒ１Ａ又はＲ１Ｂに結合され得る出力（ＯＵＴ）を備える。
【００５３】
[0062]可変ＰＭＯＳ回路７００は、この回路７００のための所望の抵抗を設定するために入力と出力との間に直列に接続されたデバイスの数を選択するためのＳＥＬＥＣＴ信号を受けるための入力を含む。この例では、可変ＰＭＯＳ回路７００は、この回路７００の入力と出力との間に直列に接続されたデバイスの１１個の異なる構成の中からの選択を提供する。ＳＥＬＥＣＴ信号の使用することで、一度につき、１１個の利用可能な構成のうちの１つだけがイネーブルにされる。可変ＰＭＯＳ回路７００が、この回路７００の入力と出力との間に直列に接続されたデバイスの任意の数の選択を提供するように構成され得ることは理解されるものとする。可変ＰＭＯＳ回路７００は、ＰＭＯＳデバイスＰ０〜Ｐ１１をオン及びオフにすることで、この回路を選択的にイネーブルにするためのＥＮＡＢＬＥ信号を受けるための入力を更に含む。デバイスＰ０〜Ｐ１１をオフにすることは、回路７００の入力と出力との間でオープン抵抗（open resistance）又は極めて高い抵抗を実現するように可変ＰＭＯＳ回路７００を構成する。
【００５４】
[0063]次の表は、ＳＥＬＥＣＴ信号の様々な状態と、可変ＰＭＯＳ回路７００の入力と出力との間に直列に接続されたＰＭＯＳデバイスの対応する数と、対応するＰＭＯＳデバイスの識別情報とを示す：
【表１】
0006389020.tif 000009
【００５５】
[0064]この例では、固定のＮ個のＰＭＯＳデバイスＰ０は、入力と出力との間で最小抵抗を有する可変ＰＭＯＳ回路７００を構成するためのものである。残りの選択可能なＰＭＯＳデバイスＰＳ１〜ＰＳ１１及びＰ２〜Ｐ１１は、最小抵抗より上の抵抗の微調整を提供するためのものである。最小抵抗は、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂに必要とされるワーストケースの最小抵抗に基づいて選択され得る。可変ＰＭＯＳ回路７００が、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂについて可変抵抗を実現するために他の方法で実施され得ることは理解されるものとする。
【００５６】
[0065]図８は、本開示の別の態様に係る、負荷電流を測定するための例示的な装置８００の略図である。この例では、装置８００は、電圧レールＶｄｄと負荷との間に並列に結合された複数のパワーゲーティングサブ回路（ＰＧＣ）８２０−１〜８２０−Ｎを含むパワーゲーティング回路８２０を備える。パワーゲーティングサブ回路８２０−１〜８２０−Ｎの各々は、電圧レールに結合されたソースと、負荷に結合されたドレインと、ゲーティング信号ＶＧを受けるように構成されたゲートとを含むパワーゲーティングＰＭＯＳデバイスＰ０を備える。前述したように、ＮＭＯＳデバイスが、ＰＭＯＳデバイスＰ０に取って代わり得る。
【００５７】
[0066]パワーゲーティングサブ回路８２０−１〜８２０−Ｎの各々は、パワーゲーティングＰＭＯＳデバイスＰ０のソース及びドレインと、差動増幅器８３２の第１の入力ノード及び第２の入力ノードとの間にそれぞれ結合された一対の抵抗器Ｒを更に備える。追加的に、パワーゲーティングサブ回路８２０−１〜８２０−Ｎの各々は、差動増幅器８３２の第１の入力ノード及び第２の入力ノード並びに接地にわたってそれぞれ形成される寄生キャパシタンスＣに関連付けられ得る。差動増幅器８３２の入力及び出力にわたって形成される入力差動電圧Ｖｄｓ＿Ａｖｇは、それぞれ、パワーゲーティングＰＭＯＳデバイスＰ０の複数の個々のドレイン−ソース間電圧（Ｖｄｓ）に関し得る。例えば、抵抗器Ｒ及び寄生キャパシタＣの全てが略同じ抵抗及びキャパシタンスを有すると仮定すると、入力差動電圧Ｖｄｓ＿Ａｖｇは、実質的に、パワーゲーティングＰＭＯＳデバイスＰ０の個々のドレイン−ソース間電圧（Ｖｄｓ）の平均であり得る。
【００５８】
[0067]差動増幅器８３２は、差動増幅器４３２又は６３２の何れかのものと同様に構成され得る。例えば、差動増幅器８３２は、負荷に負荷電流を供給するためにデバイスがオンにされると、パワーゲーティングＰＭＯＳデバイスＰ０のゲート−ソース間電圧Ｖｇｓ又は温度の変化に応答して入力差動電圧Ｖｄｓ＿Ａｖｇに反比例して変化する利得Ｇを含むように構成され得る。更に、温度及びＶｇｓによる利得Ｇの変化の度合いは、差動増幅器８３２の出力において生成される電流関連電圧Ｖｓが負荷電流に対して略線形に変化するように、温度及びＶｇｓによる入力差動電圧Ｖｄｓ＿Ａｖｇの変化の度合いと略同じ度合であり得る。前述したように、電流関連電圧Ｖｓは、負荷電流コントローラによって処理するための電流関連デジタル信号を生成するためにＡＤＣによってデジタル化され得る。
【００５９】
[0068]図９は、本開示の別の態様に係る、負荷電流を測定するための例示的な装置９００の略図である。この例では、装置９００は、電圧レールＶｄｄと負荷との間に並列に結合された複数のパワーゲーティング回路９２０Ａ〜９２０Ｃを備える。この例では、装置９００は、３つのパワーゲーティング回路９２０Ａ〜９２０Ｃを含むと示されるが、装置９００がそのようなパワーゲーティング回路の２つ以上を含み得ることは理解されるものとする。
【００６０】
[0069]パワーゲーティング回路９２０Ａ〜９２０Ｃの各々は、複数のパワーゲーティングサブ回路を含む。例えば、パワーゲーティング回路９２０Ａは、電圧レールＶｄｄと負荷との間に結合されたパワーゲーティングサブ回路１−１〜１−Ｊを備え、パワーゲーティング回路９２０Ｂは、電圧レールＶｄｄと負荷との間に結合されたパワーゲーティングサブ回路２−１〜２−Ｋを備え、パワーゲーティング回路９２０Ｃは、電圧レールＶｄｄと負荷との間に結合されたパワーゲーティングサブ回路３−１〜３−Ｌを備える。
【００６１】
[0070]パワーゲーティングサブ回路の各々は、前述したパワーゲーティングサブ回路８２０−１〜８２０−Ｎのうちの任意のものに略同じ又は同様に構成され得る。より具体的には、パワーゲーティング回路９２０Ａのパワーゲーティングサブ回路１−１〜１−Ｊの各々は、Ｖｄｄに結合されたソースと、負荷に結合されたドレインと、第１のゲーティング電圧ＶＧ１を受けるように構成されたゲートとを含むパワーゲーティングＰＭＯＳデバイスを備え得る。同様に、パワーゲーティング回路９２０Ｂのパワーゲーティングサブ回路２−１〜２−Ｋの各々は、Ｖｄｄに結合されたソースと、負荷に結合されたドレインと、第２のゲーティング電圧ＶＧ２を受けるように構成されたゲートとを含むパワーゲーティングＰＭＯＳデバイスを備え得る。そして、パワーゲーティング回路９２０Ｃのパワーゲーティングサブ回路３−１〜３−Ｌの各々は、Ｖｄｄに結合されたソースと、負荷に結合されたドレインと、第３のゲーティング電圧ＶＧ３を受けるように構成されたゲートとを含むパワーゲーティングＰＭＯＳデバイスを備え得る。
【００６２】
[0071]パワーゲーティングサブ回路８２０−１〜８２０−Ｎの各々にあるように、パワーゲーティングサブ回路１−１〜１−Ｊ、２−１〜２−Ｋ、及び３−１〜３−Ｌの各々は、ソース及びドレインと差動増幅器９３２の第１の入力ノードｎ１及び第２の入力ノードｎ２との間に結合された一対の抵抗器を備える。また、パワーゲーティングサブ回路８２０−１〜８２０−Ｎの各々と同様に、パワーゲーティングサブ回路１−１〜１−Ｊ、２−１〜２−Ｋ、及び３−１〜３−Ｌの各々は、第１の入力ノードｎ１及び第２の入力ノードｎ２と接地との間に形成された寄生キャパシタンスに関連付けられる。
【００６３】
[0072]差動増幅器９３２は、前述した差動増幅器６３２と同様に構成され得る。より具体的には、差動増幅器９３２は、演算増幅器９３４と、ノードｎ１及びｎ２と演算増幅器９３４の正の入力及び負の入力との間にそれぞれ結合された第１の抵抗経路及び第２の抵抗経路と、演算増幅器９３４の負の出力と正の入力の間及び正の出力と負の入力との間にそれぞれ結合されたフィードバック抵抗器Ｒ２Ａ及びＲ２Ｂとを備える。第１の抵抗経路及び第２の抵抗経路は、それぞれ、対応する抵抗器Ｒ１Ａ及びＲ１Ｂに直列に結合された第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂを備える。装置６００と同様に、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂの位置は、それぞれ、第１の入力抵抗器Ｒ１Ａ及び第２の入力抵抗器Ｒ１Ｂの位置と入れ替えられ得る。
【００６４】
[0073]パワーゲーティング回路９２０Ａ〜９２０Ｃは、単独で又は組み合わせで、差動増幅器９３２の入力においてノードｎ１及びｎ２にわたった入力差動電圧Ｖｄｓ＿Ａｖｇを生じさせる。例えば、ゲーティング電圧ＶＧ１、ＶＧ２、及びＶＧ３は、それぞれ、負荷に負荷電流を供給するためのパワーゲーティング回路９２０Ａ、９２０Ｂ、及び９２０Ｃを選択的にオンにするように独立して制御される。差動増幅器９３２の入力ノードｎ１及びｎ２にわたって発生した差動電圧Ｖｄｓ＿Ａｖｇは、パワーゲーティング回路９２０Ａ〜９２０Ｃのうちのどれがオンにされるかに依存し得る。換言すると、差動電圧Ｖｄｓ＿Ａｖｇは、ゲーティング電圧ＶＧ１、ＶＧ２、及びＶＧ３の状態の関数である。
【００６５】
[0074]より具体的には、差動電圧Ｖｄｓ＿Ａｖｇは、ゲーティング電圧ＶＧ１が、サブ回路１−１〜１−Ｊをオンにするように設定され、ゲーティング電圧ＶＧ２及びＶＧ３が、サブ回路２−１〜２−Ｋ及び３−１〜３−Ｌをオフにするように設定される場合、パワーゲーティングサブ回路１−１〜１−Ｊのパワーゲーティングデバイスのドレイン−ソース間電圧Ｖｄｓだけに関し得る。例えば、このようなケースでは、差動電圧Ｖｄｓ＿Ａｖｇは、実質的に、サブ回路１−１〜１−Ｊ中のパワーゲーティングデバイスのＶｄｓの平均となるように設定され得る。
【００６６】
[0075]同様に、差動電圧Ｖｄｓ＿Ａｖｇは、ゲーティング電圧ＶＧ２が、サブ回路２−１〜２−Ｋをオンにするように設定され、ゲーティング電圧ＶＧ１及びＶＧ３が、サブ回路１−１〜１−Ｊ及び３−１〜３−Ｌをオフにするように設定される場合、パワーゲーティングサブ回路２−１〜１−Ｋのパワーゲーティングデバイスのドレイン−ソース間電圧Ｖｄｓだけに関し（例えば、それの平均であり）得る。同様の方法で、差動電圧Ｖｄｓ＿Ａｖｇは、ゲーティング電圧ＶＧ３が、サブ回路３−１〜３−Ｌをオンにするように設定され、ゲーティング電圧ＶＧ１及びＶＧ２が、サブ回路１−１〜１−Ｊ及び２−１〜２−Ｋをオフにするように設定される場合、パワーゲーティングサブ回路３−１〜３−Ｌのパワーゲーティングデバイスのドレイン−ソース間電圧Ｖｄｓだけに関し（例えば、それの平均であり）得る。
【００６７】
[0076]追加的に、差動電圧Ｖｄｓ＿Ａｖｇは、ゲーティング電圧ＶＧ１及びＶＧ２が、サブ回路１−１〜１−Ｊ及び２−１〜２−Ｋをオンにするように設定され、ゲーティング電圧ＶＧ３が、サブ回路３−１〜３−Ｌをオフにするように設定される場合、パワーゲーティングサブ回路１−１〜１−Ｊ及び２−１〜２−Ｋのパワーゲーティングデバイスのドレイン−ソース間電圧Ｖｄｓだけに関し得る。例えば、このようなケースでは、差動電圧Ｖｄｓ＿Ａｖｇは、実質的に、サブ回路１−１〜１−Ｊ及び２−１〜２−Ｋ中のパワーゲーティングデバイスのＶｄｓの平均となるように設定され得る。
【００６８】
[0077]同様に、差動電圧Ｖｄｓ＿Ａｖｇは、ゲーティング電圧ＶＧ１及びＶＧ３が、サブ回路１−１〜１−Ｊ及び３−１〜３−Ｌをオンにするように設定され、ゲーティング電圧ＶＧ２が、サブ回路２−１〜２−Ｋをオフにするように設定される場合、パワーゲーティングサブ回路１−１〜１−Ｊ及び３−１〜３−Ｍのパワーゲーティングデバイスのドレイン−ソース間電圧Ｖｄｓだけに関し（例えば、それの平均であり）得る。同様の方法で、差動電圧Ｖｄｓ＿Ａｖｇは、ゲーティング電圧ＶＧ２及びＶＧ３が、サブ回路２−１〜２−Ｋ及び３−１〜３−Ｌをオンにするように設定され、ゲーティング電圧ＶＧ１が、サブ回路１−１〜１−Ｊをオフにするように設定される場合、パワーゲーティングサブ回路２−１〜２−Ｋ及び３−１〜３−Ｌのパワーゲーティングデバイスのドレイン−ソース間電圧Ｖｄｓだけに関し（例えば、それの平均であり）得る。
【００６９】
[0078]差動電圧Ｖｄｓ＿Ａｖｇは、ゲーティング電圧ＶＧ１、ＶＧ２、及びＶＧ３が、サブ回路１−１〜１−Ｊ、２−１〜２−Ｋ、及び３−１〜３−Ｌをオンにするように設定される場合、全てのパワーゲーティングサブ回路１−１〜１−Ｊ、２−１〜２−Ｋ、及び３−１〜３−Ｌのパワーゲーティングデバイスのドレイン−ソース間電圧Ｖｄｓに関し得る。例えば、このようなケースでは、差動電圧Ｖｄｓ＿Ａｖｇは、実質的に、サブ回路１−１〜１−Ｊ、２−１〜２−Ｋ、及び３−１〜３−Ｌ中のパワーゲーティングデバイスのＶｄｓの平均になるように設定され得る。
【００７０】
[0079]ゲーティング電圧ＶＧ１、ＶＧ２、及びＶＧ３の状態は、負荷に必要とされる負荷電流に対する需要に基づいて選択され得る。例えば、パワーゲーティング回路９２０Ａ中のデバイスの数Ｊは、パワーゲーティング回路９２０Ｂ中のデバイスの数Ｋより少なく、これは、パワーゲーティング回路９２０Ｃ中のデバイスの数Ｌより少ないだろう。デバイスの数は、負荷に供給される負荷電流の量に関し得る。
【００７１】
[0080]例えば、負荷が、その動作モードに依存して最小量の電流を必要とする場合、ゲーティング電圧ＶＧ１は、パワーゲーティング回路９２０Ａをオンにするように設定され得、ゲーティング電圧ＶＧ２及びＶＧ３は、パワーゲーティング回路９２０Ｂ及び９２０Ｃをオフにするように設定され得る。負荷が、その動作モードに依存して最大量の電流を必要とする場合、ゲーティング電圧ＶＧ１、ＶＧ２、及びＶＧ３は、パワーゲーティング回路９２０Ａ、９２０Ｃ、及び９２０Ｃを全てターンするように設定され得る。このような構成では、負荷電流は、ＰＭＯＳデバイスがパワーゲーティングサブ回路で使用される場合、以下の論理状態にゲーティング電圧ＶＧ１、ＶＧ２、及びＶＧ３を設定することで、最小負荷電流から最大負荷電流へと次第に増加され得る：（１０１）９２０Ｂだけをオンにする、（１１０）９２０Ｃだけをオンにする、（００１）９２０Ａ〜Ｂだけをオンにする、（０１０）９２０Ａ及びＣだけをオンにする、（１００）９２０Ｂ〜Ｃだけをオンにする。
【００７２】
[0081]前述したように、差動増幅器９３２は、回路９２０Ａ〜９２０ＣのパワーゲーティングデバイスのＶｇｓ及び温度の変化に応答して、入力電圧Ｖｄｓ＿Ａｖｇに反比例して及びそれと略同じ量変化する利得Ｇを有するように構成される。また、電流関連電圧Ｖｓが負荷電流に対して略線形に変化するために、これは行われる。
【００７３】
[0082]入力電圧Ｖｄｓ＿Ａｖｇがゲーティング電圧ＶＧ１、ＶＧ２、及びＶＧ３の状態に依存して変化するため、コントローラ９５０は、電流関連電圧Ｖｓが負荷電流に対して略線形に変化することを確実にするために差動増幅器９３２の第１の入力抵抗経路及び第２の入力抵抗経路を変更するように構成される。換言すると、コントローラ９５０は、ゲーティング電圧ＶＧ１、ＶＧ２、及びＶＧ３の状態の関数として、第１の補償デバイスＰ２Ａ及び第２の補償デバイスＰ２Ｂの各々の抵抗Ｒｃ並びに入力抵抗器Ｒ１Ａ及びＲ１Ｂの各々の抵抗Ｒ１を変化させるように構成される。
【００７４】
[0083]述べたように、第１の入力抵抗経路及び第２の入力抵抗経路の変更を実現するために、コントローラ９５０は、負荷電流を制御するための、ゲーティング電圧ＶＧ１、ＶＧ２、及びＶＧ３についての選択された状態と、第１の補償ＰＭＯＳデバイスＰ２Ａ及び第２の補償ＰＭＯＳデバイスＰ２Ｂの抵抗Ｒｃ並びに抵抗器Ｒ１Ａ及びＲ１Ｂの抵抗Ｒ１を制御するための信号とを生成するように構成される。第１のＰＭＯＳデバイスＰ２Ａ及び第２のＰＭＯＳデバイスＰ２Ｂの抵抗は、前述した可変ＰＭＯＳ回路７００を使用して変化し得る。ポリシリコン抵抗器として実施され得る抵抗器Ｒ１Ａ及びＲ１Ｂの抵抗は、設定可能なバンクの抵抗器を使用して変化し得る。
【００７５】
[0084]図１０は、本開示の別の態様に係る、負荷電流を測定するための例示的な方法１０００のフロー図である。方法１０００によれば、電圧レールと負荷との間に結合されたパワーゲーティング電界効果トランジスタ（ＦＥＴ）のドレイン−ソース間電圧に関する入力電圧が生成される（ブロック１００２）。更に、方法１０００によれば、電流関連電圧を生成するために入力電圧が利得で増幅される、ここにおいて、利得は、パワーゲーティングＦＥＴのゲート−ソース間電圧又は温度の変化に応答して入力電圧に反比例して変化する（ブロック１００４）。
【００７６】
[0085]本開示の先の説明は、当業者による本開示の実行又は使用を可能にするために提供される。本開示に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。故に、本開示は、本明細書で説明された例に制限されるよう意図されず、本明細書で開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
ゲート、ソース、及びドレインを備えるパワーゲーティング電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記ソースは、電圧レールに結合され、前記ドレインは、負荷に結合され、前記ゲートは、負荷電流が前記パワーゲーティングＦＥＴを経由して前記電圧レールと前記負荷との間を流れることを可能にするために前記パワーゲーティングＦＥＴを選択的にオンにするためのゲーティング電圧を受けるように構成される、
入力電圧に利得を適用することで、前記負荷電流に関する電流関連電圧を生成するように構成された差動増幅器と、ここにおいて、前記入力電圧は、前記パワーゲーティングＦＥＴのドレイン−ソース間電圧に基づき、前記利得は、前記パワーゲーティングＦＥＴのゲート−ソース間電圧又は温度の変化に応答して前記入力電圧に反比例して変化する、
を備える装置。
［Ｃ２］
前記差動増幅器の前記利得は、前記電流関連電圧が前記負荷電流の変化に対して略線形に変化するように構成される、Ｃ１に記載の装置。
［Ｃ３］
前記差動増幅器は、
演算増幅器と、
第１のゲート、第１のソース、及び第１のドレインを含む第１の補償ＰＭＯＳデバイスと、ここにおいて、前記第１の補償ＰＭＯＳデバイスは、前記パワーゲーティングＦＥＴの前記ソースと前記演算増幅器の第１の入力との間に結合され、前記第１のゲートは、前記パワーゲーティングＦＥＴをオンにする前記ゲーティング電圧と略同じ第１のゲート電圧を受けるように構成される、
第２のゲート、第２のソース、及び第２のドレインを含む第２の補償ＰＭＯＳデバイスと、ここにおいて、前記第２の補償ＰＭＯＳデバイスは、前記パワーゲーティングＦＥＴの前記ドレインと前記演算増幅器の第２の入力との間に結合され、前記第２のゲートは、前記パワーゲーティングＦＥＴをオンにする前記ゲーティング電圧と略同じ第２のゲート電圧を受けるように構成される、
前記演算増幅器の出力及び前記演算増幅器の前記第１の入力又は前記第２の入力のうちの１つにわたって結合された少なくとも１つのフィードバック抵抗器と、ここにおいて、前記電流関連電圧は、前記演算増幅器の前記出力において生成される、
を備える、Ｃ１に記載の装置。
［Ｃ４］
前記差動増幅器は、
前記第１の補償ＰＭＯＳデバイスと前記演算増幅器の前記第１の入力との間に結合された第１の抵抗器と、
前記第２の補償ＰＭＯＳデバイスと前記演算増幅器の前記第２の入力との間に結合された第２の抵抗器と
を更に備える、Ｃ３に記載の装置。
［Ｃ５］
前記差動増幅器は、実質的に、次の関係に従って前記電流関連電圧Ｖｓを生成する：
【数８】
0006389020.tif 000010
ここにおいて、Ｒ１は、前記第１の抵抗器及び前記第２の抵抗器の各々の抵抗であり、Ｒ２は、前記少なくとも１つのフィードバック抵抗器の抵抗であり、Ｒｃは、前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイスの各々の抵抗であり、Ｒｄｓは、前記パワーゲーティングＦＥＴのドレイン−ソース間抵抗であり、ＩＬは、前記負荷電流であり、Ｖｓは、前記電流関連電圧である、Ｃ４に記載の装置。
［Ｃ６］
前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイス並びに前記第１の抵抗器及び前記第２の抵抗器は、前記ドレイン−ソース間抵抗Ｒｄｓが前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧又は前記温度によって変化するのと略同じ方法で、抵抗Ｒ１及びＲｃの和が前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧又は前記温度によって変化するように構成される、Ｃ５に記載の装置。
［Ｃ７］
前記差動増幅器は、
前記パワーゲーティングＦＥＴの前記ソースと前記第１の補償ＰＭＯＳデバイスとの間に結合された第１の抵抗器と、
前記パワーゲーティングＦＥＴの前記ドレインと前記第２の補償ＰＭＯＳデバイスとの間に結合された第２の抵抗器と
を更に備える、Ｃ３に記載の装置。
［Ｃ８］
前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイスのうちの少なくとも１つは、各々、
複数の直列接続ＰＭＯＳデバイスと、
それぞれ、前記パワーゲーティングＦＥＴの前記ソース又は前記ドレインと前記演算増幅器の前記第１の入力又は前記第２の入力との間で前記直列接続ＦＥＴの選択されたサブセットだけを結合するように構成された選択回路と
を備える、Ｃ３に記載の装置。
［Ｃ９］
前記パワーゲーティングＦＥＴは、パワーゲーティングＰＭＯＳデバイスを備え、前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイスの前記第１のゲート及び前記第２のゲートは、接地電位に結合され、前記ゲーティング電圧は、前記パワーゲーティングＰＭＯＳデバイスをオンにするために接地電位にある、Ｃ３に記載の装置。
［Ｃ１０］
第１の組のソース、第１の組のドレイン、及び第１の組のゲートを備える第１の組のパワーゲーティングＦＥＴと、ここにおいて、前記第１の組のソースは、前記電圧レールに結合され、前記第１の組のドレインは、前記負荷に結合され、前記第１の組のゲートは、前記第１の組のパワーゲーティングＦＥＴを経由して前記電圧レールと前記負荷との間を前記負荷電流が流れることを可能にするために前記第１の組のパワーゲーティングＦＥＴを選択的にオンにするための前記ゲーティング電圧を受けるように構成され、前記パワーゲーティングＦＥＴは、前記第１の組のパワーゲーティングＦＥＴのメンバである、
第２の組のソース、第２の組のドレイン、及び第２の組のゲートを備える第２の組のパワーゲーティングＦＥＴと、ここにおいて、前記第２の組のソースは、前記電圧レールに結合され、前記第２の組のドレインは、前記負荷に結合され、前記第２の組のゲートは、前記第２の組のパワーゲーティングＦＥＴを経由して前記電圧レールと前記負荷との間を前記負荷電流が流れることを可能にするために前記第２の組のパワーゲーティングＦＥＴを選択的にオンにするための第２のゲーティング電圧を受けるように構成される、
前記第１の組のソース及び前記第２の組のソースは、第１の組のそれぞれの抵抗器を経由して第１のノードに結合され、前記第１の組のドレイン及び前記第２の組のドレインは、第２の組のそれぞれの抵抗器を経由して第２のノードに結合され、前記入力電圧は、前記第１のノード及び前記第２のノードにわたって形成され、
前記ゲーティング電圧及び前記第２のゲーティング電圧のそれぞれの状態に基づいて、前記第１の補償ＰＭＯＳデバイス及び前記第２の補償ＰＭＯＳデバイスの各々の抵抗並びに前記第１の抵抗器及び前記第２の抵抗器の各々の抵抗を調整するように構成されたコントローラと
を更に備える、Ｃ３に記載の装置。
［Ｃ１１］
１つ以上の他のゲート、１つ以上の他のソース、及び１つ以上の他のドレインを含む１つ以上の他のパワーゲーティングＦＥＴを更に備え、ここにおいて、前記１つ以上の他のソースは、前記電圧レールに結合され、前記１つ以上の他のドレインは、前記負荷に結合され、前記１つ以上の他のゲートは、前記負荷電流が前記１つ以上の他のパワーゲーティングＦＥＴを経由して前記電圧レールと前記負荷との間を流れることを可能にするために前記１つ以上の他のパワーゲーティングＦＥＴをオンにするための前記ゲーティング電圧を受けるように構成され、前記１つ以上の他のソース及び前記パワーゲーティングＦＥＴの前記ソースは、２つ以上のそれぞれの抵抗器を経由して第１のノードに結合され、前記１つ以上の他のドレイン及び前記パワーゲーティングＦＥＴの前記ドレインは、２つ以上の他のそれぞれの抵抗器を経由して第２のノードに結合され、前記入力電圧は、前記第１のノード及び前記第２のノードにわたって形成される、Ｃ１に記載の装置。
［Ｃ１２］
負荷に供給される負荷電流に関する電流関連電圧を生成する方法であって、
電圧レールと前記負荷との間に結合されたパワーゲーティング電界効果トランジスタ（ＦＥＴ）のドレイン−ソース間電圧に関する入力電圧を生成することと、
前記電流関連電圧を生成するために利得で前記入力電圧を増幅することと、ここにおいて、前記利得は、前記パワーゲーティングＦＥＴのゲート−ソース間電圧又は温度の変化に応答して前記入力電圧に反比例して変化する、
を備える方法。
［Ｃ１３］
前記電流関連電圧が前記負荷電流の変化に対して略線形に変化するように前記利得を構成することを更に備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記入力電圧を増幅することは、入力抵抗デバイスとフィードバック抵抗デバイスとを備える演算増幅器で前記入力電圧を増幅することを備える、Ｃ１２に記載の方法。
［Ｃ１５］
前記入力電圧が前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧又は前記温度によって変化するのと略同じ方法で、前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧又は前記温度によって変化する抵抗を有するように前記入力抵抗デバイスを構成することを更に備える、Ｃ１４に記載の方法。
［Ｃ１６］
前記入力抵抗デバイスは、前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧と略同じゲート−ソース間電圧を有する補償ＰＭＯＳデバイスを備える、Ｃ１４に記載の方法。
［Ｃ１７］
前記補償ＰＭＯＳデバイスの抵抗を設定することを更に備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記パワーゲーティングＦＥＴは、ｐ型金属酸化膜半導体（ＰＭＯＳ）タイプＦＥＴを備える、Ｃ１６に記載の方法。
［Ｃ１９］
前記入力電圧は、前記パワーゲーティングＦＥＴのドレイン−ソース間電圧及び前記電圧レールと前記負荷との間に並列に結合された１つ以上の他のパワーゲーティングＦＥＴのドレイン−ソース間電圧に関する、Ｃ１２に記載の方法。
［Ｃ２０］
前記入力電圧は、前記電圧レールと前記負荷との間に並列に結合された第１の組のパワーゲーティングＦＥＴのドレイン−ソース間電圧及び前記電圧レールと前記負荷との間に並列に結合された第２の組のパワーゲーティングＦＥＴのドレイン−ソース間電圧に関する、Ｃ１２に記載の方法。
［Ｃ２１］
前記第１の組のパワーゲーティングＦＥＴがオンにされるかどうか又は前記第２の組のパワーゲーティングＦＥＴがオンにされるかどうかに基づいて前記利得を調整することを更に備える、Ｃ２０に記載の方法。
［Ｃ２２］
装置であって、
電圧レールと負荷との間に結合されたパワーゲーティング電界効果トランジスタ（ＦＥＴ）のドレイン−ソース間電圧に関する入力電圧を生成するための手段と、
電流関連電圧を生成するために利得で前記入力電圧を増幅するための手段と、ここにおいて、前記利得は、前記パワーゲーティングＦＥＴのゲート−ソース間電圧又は温度の変化に応答して前記入力電圧に反比例して変化する、
を備える装置。
［Ｃ２３］
前記電流関連電圧が前記負荷電流の変化に対して略線形に変化するように前記利得を構成するための手段を更に備える、Ｃ２２に記載の装置。
［Ｃ２４］
前記入力電圧を前記増幅するための手段は、入力抵抗デバイスとフィードバック抵抗デバイスとを備える演算増幅器で前記入力電圧を増幅するための手段を備える、Ｃ２２に記載の装置。
［Ｃ２５］
前記入力電圧が前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧又は前記温度によって変化するのと略同じ方法で、前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧又は前記温度によって変化する抵抗を有するように前記入力抵抗デバイスを構成するための手段を更に備える、Ｃ２４に記載の装置。
［Ｃ２６］
前記入力抵抗デバイスは、前記パワーゲーティングＦＥＴの前記ゲート−ソース間電圧と略同じゲート−ソース間電圧を有する補償ＰＭＯＳデバイスを備える、Ｃ２５に記載の装置。
［Ｃ２７］
前記補償ＰＭＯＳデバイスの抵抗を設定するための手段を更に備える、Ｃ２６に記載の装置。
［Ｃ２８］
前記パワーゲーティングＦＥＴは、ｐ型金属酸化膜半導体（ＰＭＯＳ）タイプＦＥＴを備える、Ｃ２６に記載の装置。
［Ｃ２９］
前記入力電圧は、前記パワーゲーティングＦＥＴのドレイン−ソース間電圧及び前記電圧レールと前記負荷との間に並列に結合された１つ以上の他のパワーゲーティングＦＥＴのドレイン−ソース間電圧に関する、Ｃ２２に記載の装置。
［Ｃ３０］
前記入力電圧は、前記電圧レールと前記負荷との間に並列に結合された第１の組のパワーゲーティングＦＥＴのドレイン−ソース間電圧及び前記電圧レールと前記負荷との間に並列に結合された第２の組のパワーゲーティングＦＥＴのドレイン−ソース間電圧に関する、Ｃ２２に記載の装置。
［Ｃ３１］
前記第１の組のパワーゲーティングＦＥＴがオンにされるかどうか又は前記第２の組のパワーゲーティングＦＥＴがオンにされるかどうかに基づいて前記利得を調整するための手段を更に備える、Ｃ３０に記載の装置。
【図１】
0006389020.tif 000012
【図２】
0006389020.tif 000013
【図３】
0006389020.tif 000014
【図４】
0006389020.tif 000015
【図５】
0006389020.tif 000016
【図６】
0006389020.tif 000017
【図７】
0006389020.tif 000018
【図８】
0006389020.tif 000019
【図９】
0006389020.tif 000020
【図１０】
0006389020.tif 000021