(57)【特許請求の範囲】
【請求項１】
主面を有する半導体基板、
前記半導体基板の前記主面の上に埋め込み絶縁膜を介して形成された半導体層、
前記半導体基板の前記主面に形成され、前記主面の第１方向に延びる第１ｎウエル領域および第２ｎウエル領域、
前記第１ｎウエル領域および前記第２ｎウエル領域の間に設けられ、前記第１方向に延びるダミーｐウエル領域、
前記ダミーｐウエル領域と反対側で、前記第１ｎウエル領域に隣接し、前記第１方向に延びる第１ｐウエル領域、
前記ダミーｐウエル領域と反対側で、前記第２ｎウエル領域に隣接し、前記第１方向に延びる第２ｐウエル領域、
各々は前記第１方向に沿って延びる第１ビット線および第２ビット線、
各々は前記第１ビット線および前記第２ビット線に接続する複数のメモリセル、
前記複数のメモリセルにそれぞれ接続され、各々は前記第１方向と交差する第２方向に沿って延びる複数のワード線、
を有し、
前記複数のメモリセルの各々は、
前記第１ｎウエル領域の上の前記半導体層に設けられ、そのドレインが第１蓄積ノードに接続され、そのゲートが第２蓄積ノードに接続される第１ｐチャネル型トランジスタ、
前記第１ｐウエル領域の上の前記半導体層に設けられ、そのドレインが前記第１蓄積ノードに接続され、そのゲートが前記第２蓄積ノードに接続される第１ｎチャネル型トランジスタ、
前記第２ｎウエル領域の上の前記半導体層に設けられ、そのドレインが前記第２蓄積ノードに接続され、そのゲートが前記第１蓄積ノードに接続される第２ｐチャネル型トランジスタ、
前記第２ｐウエル領域の上の前記半導体層に設けられ、そのドレインが前記第２蓄積ノードに接続され、そのゲートが前記第１蓄積ノードに接続される第２ｎチャネル型トランジスタ、
前記半導体層に設けられ、前記第１ビット線と前記第１蓄積ノードとの間を電気的に接続する第３ｎチャネル型トランジスタ、
前記半導体層に設けられ、前記第２ビット線と前記第２蓄積ノードとの間を電気的に接続する第４ｎチャネル型トランジスタ、
からなる、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体層の表面は、平面視において、素子分離領域と、前記素子分離領域で区画された複数の活性領域とを有し、
前記素子分離領域には、前記埋め込み絶縁膜と前記半導体層の膜厚よりも厚い素子分離膜が形成されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１ｎウエル領域と前記第１ｐウエル領域との境界は、平面視において、前記素子分離領域に位置する、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記複数の活性領域は、前記第１ｐチャネル型トランジスタが形成された第１活性領域、前記第１ｎチャネル型トランジスタが形成された第２活性領域、前記第２ｐチャネル型トランジスタが形成された第３活性領域、および、前記第２ｎチャネル型トランジスタが形成された第４活性領域を有する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
平面視において、前記第１活性領域は、前記第１ｎウエル領域上に位置し、前記第２活性領域は、前記第１ｐウエル領域上に位置し、前記第３活性領域は、前記第２ｎウエル領域上に位置し、前記第４活性領域は、前記第２ｐウエル領域上に位置する、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第３ｎチャネル型トランジスタは、前記第２活性領域内に形成されており、前記第４ｎチャネル型トランジスタは、前記第４活性領域内に形成されている、半導体装置。
【請求項７】
請求項４に記載の半導体装置において、
平面視における前記第２方向において、前記第１活性領域と前記第３活性領域との間には、前記素子分離領域が形成されており、前記ダミーｐウエル領域は、前記素子分離領域内であって、前記素子分離膜の下に配置されている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１蓄積ノードに「０」情報を書き込む際に、前記第１ｎウエル領域および前記第１ｐウエル領域に所望の正電圧（Ｖｂ）を印加し、前記第２ｎウエル領域および前記第２ｐウエル領域に所望の負電圧（−Ｖｂ）を印加する、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ダミーｐウエル領域に前記所望の負電圧（−Ｖｂ）よりも低い電圧を印加する、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１ｐウエル領域に隣接し、前記第１ｎウエル領域とは反対側に、前記第１方向に沿って延びるダミーｎウエル領域を有し、前記ダミーｎウエル領域には、前記所望の正電圧（Ｖｂ）よりも高い電圧を印加する、半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、さらに、
前記第１方向において、前記第１ビット線および前記第２ビット線に接続された前記複数のメモリセルの両端に配置された第１給電部および第２給電部、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記第１ｎウエル領域に電気的に接続された第１ｎウエル給電線、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記第１ｐウエル領域に電気的に接続された第１ｐウエル給電線、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記第２ｎウエル領域に電気的に接続された第２ｎウエル給電線、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記第２ｐウエル領域に電気的に接続された第２ｐウエル給電線、
を有する、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、さらに、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記ダミーｐウエル領域に電気的に接続されたダミーｐウエル給電線を有する、半導体装置。
【請求項１３】
主面を有する半導体基板、
前記半導体基板の前記主面の上に埋め込み絶縁膜を介して形成された半導体層、
前記半導体層の表面に形成された、第１活性領域、第２活性領域、第３活性領域、および、第４活性領域、
前記半導体層の前記表面に形成され、平面視において、前記第１活性領域、前記第２活性領域、前記第３活性領域、および、前記第４活性領域を囲む素子分離領域、
平面視において前記第１活性領域に重なり、前記主面の第１方向に延びるように前記半導体基板の前記主面に形成された第１ｎウエル領域、
平面視において前記第２活性領域に重なり、前記第１ｎウエル領域に隣接し、前記第１方向に延びる第１ｐウエル領域、
平面視において前記第３活性領域に重なり、前記主面の第１方向に延びるように前記半導体基板の前記主面に形成された第２ｎウエル領域、
平面視において前記第４活性領域に重なり、前記第２ｎウエル領域に隣接し、前記第１方向に延びる第２ｐウエル領域、
各々は前記第１方向に沿って延びる第１ビット線および第２ビット線、
各々は前記第１ビット線および前記第２ビット線に接続する複数のメモリセル、
前記複数のメモリセルにそれぞれ接続され、各々は前記第１方向と交差する第２方向に沿って延びる複数のワード線、
を有し、
前記複数のメモリセルの各々は、
前記第１活性領域に設けられ、そのドレインが第１蓄積ノードに接続され、そのゲートが第２蓄積ノードに接続される第１ｐチャネル型トランジスタ、
前記第２活性領域に設けられ、そのドレインが前記第１蓄積ノードに接続され、そのゲートが前記第２蓄積ノードに接続される第１ｎチャネル型トランジスタ、
前記第３活性領域に設けられ、そのドレインが前記第２蓄積ノードに接続され、そのゲートが前記第１蓄積ノードに接続される第２ｐチャネル型トランジスタ、
前記第４活性領域に設けられ、そのドレインが前記第２蓄積ノードに接続され、そのゲートが前記第１蓄積ノードに接続される第２ｎチャネル型トランジスタ、
前記第２活性領域に設けられ、前記第１ビット線と前記第１蓄積ノードとの間を電気的に接続する第３ｎチャネル型トランジスタ、
前記第４活性領域に設けられ、前記第２ビット線と前記第２蓄積ノードとの間を電気的に接続する第４ｎチャネル型トランジスタ、
からなり、
前記第２方向において、前記第１活性領域の幅は前記第１ｎウエル領域の幅より狭く、
前記第２方向において、前記第２活性領域の幅は前記第１ｐウエル領域の幅より狭く、
前記第２方向において、前記第３活性領域の幅は前記第２ｎウエル領域の幅より狭く、
前記第２方向において、前記第４活性領域の幅は前記第２ｐウエル領域の幅より狭い、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、さらに、
平面視において、前記第１ｎウエル領域と前記第２ｎウエル領域との間に配置され、前記第１方向に沿って延びるダミーｐウエル領域を有する、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記素子分離領域には、前記埋め込み絶縁膜と前記半導体層の膜厚よりも厚い素子分離膜が形成されている、半導体装置。
【請求項１６】
請求項１４に記載の半導体装置において、
前記第１蓄積ノードに「０」情報を書き込む際に、前記第１ｎウエル領域および前記第１ｐウエル領域に所望の正電圧（Ｖｂ）を印加し、前記第２ｎウエル領域および前記第２ｐウエル領域に所望の負電圧（−Ｖｂ）を印加する、半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記ダミーｐウエル領域に前記所望の負電圧（−Ｖｂ）よりも低い電圧を印加する、半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記第１ｐウエル領域に隣接し、前記第１ｎウエル領域とは反対側に、前記第１方向に沿って延びるダミーｎウエル領域を有し、前記ダミーｎウエル領域には、前記所望の正電圧（Ｖｂ）よりも高い電圧を印加する、半導体装置。
【請求項１９】
請求項１４に記載の半導体装置において、さらに、
前記第１方向において、前記第１ビット線および前記第２ビット線に接続された前記複数のメモリセルの両端に配置された第１給電部および第２給電部、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記第１ｎウエル領域に電気的に接続された第１ｎウエル給電線、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記第１ｐウエル領域に電気的に接続された第１ｐウエル給電線、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記第２ｎウエル領域に電気的に接続された第２ｎウエル給電線、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記第２ｐウエル領域に電気的に接続された第２ｐウエル給電線、
を有する、半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、さらに、
前記第１方向に沿って延び、前記第１給電部および前記第２給電部で前記ダミーｐウエル領域に電気的に接続されたダミーｐウエル給電線を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ基板に配置されたＭＯＳやＳＲＡＭを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）は、半導体メモリの一種であり、フリップフロップを用いてデータを記憶する。例えば、ＳＲＡＭにおいては、４つのトランジスタで構成される２つの交差接続されたＣＭＯＳインバータにデータ（“１”または“０”）が格納される。また、読み出しと書き込みアクセスのために２つのトランジスタを必要とするため、典型的なＳＲＡＭでは、メモリセルが６つのトランジスタで構成される。ＣＭＯＳとは、相補型（Complementary）ＭＯＳ（Metal Oxide Semiconductor）の略である。
【０００３】
例えば、下記特許文献１（特開平１１−３９８７９号公報）には、ＳＲＡＭ部の基板電位を選択的に変更させる回路素子を設け、この回路素子によりＳＲＡＭ部のＭＯＳＦＥＴの閾値電圧を変えることが開示されている。そして、書き込み時と読み込み時とで閾値電圧を変更し、ＳＲＡＭ部の高速動作を維持しつつ全体として消費電力抑制する技術が開示されている。
【０００４】
また、下記特許文献２（特開２０１１−９０７８２号公報）には、スタティック型のメモリセルをＳＯＩ（Silicon On Insulator）トランジスタで構成し、各トランジスタの埋め込み酸化膜（BOX:Buried OXide）層の下側のウエル層の電位を適切に制御することで各トランジスタの電流を変化させ、ＳＲＡＭの性能を向上させることが開示されている。
【０００５】
そして、特許文献２の実施例３には、メモリセル内の左側のビット線ＢＬＴからＶＳＳまで直列に接続されているｎＭＯＳと、メモリセル内の右側のビット線ＢＬＢからＶＳＳまで直列に接続されているｎＭＯＳとで別々のウエルノードＶＢＮ１とＶＢＮ２にすることが開示されている。また、実施例４では、実施例３からさらにメモリセル内の左右のｐＭＯＳのウエルノードの制御も別々に分割した構成が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３９８７９号公報
【特許文献２】特開２０１１−９０７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２では、図３〜図７に示されるように、トランジスタはＳＯＩ層１５に形成されており、ＳＯＩ層１５の下には埋め込み酸化膜（ＢＯＸ）層６を介してウエル４が配置されている。そして、ＳＯＩ層、埋め込み酸化膜層６およびウエル４は、素子分離層７、１３に囲まれており、素子分離層７、１３によって、ＳＯＩ層１５およびウエル４は、隣のトランジスタと分離されている。つまり、ウエル４よりも深い素子分離層７，１３を形成する必要が有る。
【０００８】
素子分離層７、１３は、例えば、半導体基板の表面に深溝を形成し、その深溝内に酸化シリコン膜等の絶縁膜を埋め込むことにより形成される。本願発明者の検討によれば、平面視において、深溝を狭い幅で形成すること、および、狭い幅の深溝を絶縁膜で埋め込むことは非常に難しく、絶縁性の観点で、信頼性の高い素子分離層７、１３を提供することが困難である。つまり、深溝で構成された素子分離層７、１３を有するＳＲＡＭの信頼性が低下するという課題が有ることが判明した。
【０００９】
本発明の目的は、信頼性の高い半導体装置を提供することにある。特に、ＳＲＡＭメモリセルを有する半導体装置において、その信頼性の向上を図ることにある。
【００１０】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、ＳＲＡＭメモリセルを有する半導体装置は、２つのロードトランジスタ（Ｌｏ１、Ｌｏ２）と２つのドライバトランジスタ（Ｄｒ１、Ｄｒ２）の下部に、バックゲートとして機能する電気的に独立した４つの半導体領域（ＬＰＷ、ＬＮＷ、ＲＮＷ、ＲＰＷ）を設け、ロードトランジスタ（Ｌｏ１、Ｌｏ２）とドライバトランジスタ（Ｄｒ１、Ｄｒ２）の閾値電圧を制御する。そして、２つのロードトランジスタ（Ｌｏ１、Ｌｏ２）の下部に設けられた２つのｎ型の半導体領域（ＬＮＷ、ＲＮＷ）の間は、ｐ型の半導体領域ＤＰＷで電気的に分離されている。
【発明の効果】
【００１２】
一実施の形態によれば、ＳＲＡＭメモリセルを有する半導体装置において、その信頼性の向上することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。
【図２】本実施の形態のＳＲＡＭのメモリセルを構成するドライバトランジスタ（Ｄｒ１）およびアクセストランジスタ（Ａｃｃ１）の模式的な断面図である。
【図３】本実施の形態のＳＲＡＭのメモリセルを構成するロードトランジスタ（Ｌｏ１）の模式的な断面図である。
【図４】本実施の形態のＰＭＯＳまたはＮＭＯＳのバックゲートのウエル電位と閾値電圧（Ｖｔｈ）の関係を示す図である。
【図５】本実施の形態のＳＲＡＭのメモリセル領域の構成を示す平面図である。
【図６】図５のＡ−Ａに沿う断面図である。
【図７】本実施の形態のＳＲＡＭのメモリアレイと給電領域を示す要部平面図である。
【図８】本実施の形態のＳＲＡＭのメモリアレイの概念を示す平面図である。
【図９】本実施の形態のＳＲＡＭのメモリセルの書込み動作時のウエル給電線の電位を示す表である。
【図１０】本実施の形態のＳＲＡＭのメモリセルの書込み時のバタフライカーブを示す図である。
【図１１】本実施の形態のＳＲＡＭのメモリセルの書込み時のバタフライカーブを示す図である。
【図１２】本実施の形態のＳＲＡＭのメモリセルの効果を説明するための図である。
【図１３】本実施の形態のＳＲＡＭのメモリセルの効果を説明するための図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００１９】
（実施の形態）
本実施の形態の半導体装置（半導体集積回路装置、半導体記憶装置）は、ＳＲＡＭのメモリ領域を有する。メモリ領域は、ＳＲＡＭのメモリセルが行列状に配置されたメモリアレイＭＡと、ウエル領域に所望の電位を印加する給電領域（給電部）ＰＦとを有する。
【００２０】
［回路構成］
まず、本実施の形態の半導体装置（半導体集積回路装置、半導体記憶装置）のＳＲＡＭのメモリセルの回路構成を説明する。図１は、本実施の形態のＳＲＡＭのメモリセルＭＣを示す等価回路図である。図示するように、メモリセルＭＣは、一対のビット線（ビット線ＢＬＴ、ビット線ＢＬＢ）とワード線ＷＬとの交差部に配置される。ビット線（ＢＬＴ、ＢＬＢ）とワード線ＷＬとは、互いに直交する方向に延びている。このメモリセルＭＣは、一対のロードトランジスタ（ロードＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２、一対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）Ａｃｃ１、Ａｃｃ２および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用トランジスタ、駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２を有している。
【００２１】
上記メモリセルを構成する上記６つのトランジスタのうち、ロードトランジスタ（Ｌｏ１、Ｌｏ２）は、ｐ型（ｐチャネル型）のトランジスタ（ＰＭＯＳ、ｐチャネル型トランジスタ）であり、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）およびドライバトランジスタ（Ｄｒ１、Ｄｒ２）は、ｎ型（ｎチャネル型）のトランジスタ（ＮＭＯＳ、ｎチャネル型トランジスタ）である。
【００２２】
なお、ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＯＳと呼ばれることもある。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単に“トランジスタ”と呼ぶことがある。また、各トランジスタの符号（Ｌｏ１、Ｌｏ２、Ａｃｃ１、Ａｃｃ２、Ｄｒ１、Ｄｒ２）のみで各トランジスタを示す場合がある。
【００２３】
上記メモリセルを構成する上記６つのトランジスタのうち、ロードトランジスタＬｏ１とアクセストランジスタＡｃｃ１とはＣＭＯＳインバータ（“レフトインバータ”と呼ぶ場合がある）を構成し、ロードトランジスタＬｏ２とアクセストランジスタＡｃｃ２とは、他のＣＭＯＳインバータ（“ライトインバータ”と呼ぶ場合がある）を構成している。これら一対のＣＭＯＳインバータの相互の入出力端子（蓄積ノードＶＬ、ＶＲ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２４】
以上のＳＲＡＭメモリセルを構成する６つのトランジスタの接続関係を詳述すれば以下のようになる。
【００２５】
電源電位（第１電位）Ｖｄｄと蓄積ノードＶＬとの間にロードトランジスタＬｏ１が接続され、蓄積ノードＶＬと接地電位（ＧＮＤ、０Ｖ、基準電位、上記第１電位より低い第２電位）ＶＳＳとの間にドライバトランジスタＤｒ１が接続され、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１のゲート電極は、蓄積ノードＶＲに接続される。
【００２６】
電源電位Ｖｄｄと蓄積ノードＶＲとの間にロードトランジスタＬｏ２が接続され、蓄積ノードＶＲと接地電位ＶＳＳとの間にドライバトランジスタＤｒ２が接続され、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２のゲート電極は、蓄積ノードＶＬに接続される。
【００２７】
ロードトランジスタＬｏ１のソースが電源電位Ｖｄｄに、ドレインが蓄積ノードＶＬに接続され、ドライバトランジスタＤｒ１のドレインが蓄積ノードＶＬに、ソースが接地電位ＶＳＳに接続される。同様に、ロードトランジスタＬｏ２のソースが電源電位Ｖｄｄに、ドレインが蓄積ノードＶＲに接続され、ドライバトランジスタＤｒ２のドレインが蓄積ノードＶＲに、ソースが接地電位ＶＳＳに接続される。
【００２８】
ビット線ＢＬＴと蓄積ノードＶＬとの間にアクセストランジスタＡｃｃ１が接続され、ビット線ＢＬＢと蓄積ノードＶＲとの間にアクセストランジスタＡｃｃ２が接続され、アクセストランジスタＡｃｃ１およびアクセストランジスタＡｃｃ２のゲート電極は、ワード線ＷＬに接続される。
【００２９】
ここで、本実施の形態においては、後述するように、上記６つのトランジスタは、ＳＯＩ基板のＳＯＩ層である半導体領域３に形成される（図２、図３等参照）。
【００３０】
さらに、本実施の形態のロードトランジスタ（Ｌｏ１、Ｌｏ２）、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）、および、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）は、バックゲートを有する。本実施の形態におけるバックゲートとは、半導体領域３の下部に埋め込み絶縁膜ＢＯＸを介して配置されるｐ型またはｎ型の半導体領域（ウエル領域、バックゲート領域）である。ｐ型の半導体領域（ウエル領域、バックゲート領域）を“ｐウエル領域”、ｎ型の半導体領域（ウエル領域、バックゲート領域）を“ｎウエル領域”と呼ぶ場合がある。ロードトランジスタＬｏ１のバックゲートはウエル給電線ＬＶＮに、ロードトランジスタＬｏ２のバックゲートはウエル給電線ＲＶＮに接続されている。ドライバトランジスタＤｒ１およびアクセストランジスタＡｃｃ１のバックゲートはウエル給電線ＬＶＰに接続され、ドライバトランジスタＤｒ２およびアクセストランジスタＡｃｃ２のバックゲートはウエル給電線ＲＶＰに接続されている。ウエル電位給電線（ＬＶＮ、ＬＶＰ、ＲＶＮ、ＲＶＰ）は、ビット線（ＢＬＴ、ＢＬＢ）と同じ方向、つまり、ワード線ＷＬと直交する方向に延びている。
【００３１】
[トランジスタ構成]
ここで、本実施の形態のＳＲＡＭのメモリセルの模式的な構成を図２および図３を参照しながら説明する。図２は、本実施の形態のＳＲＡＭのメモリセルを構成するドライバトランジスタ（Ｄｒ１）およびアクセストランジスタ（Ａｃｃ１）の模式的な断面図である。なお、ドライバトランジスタ（Ｄｒ２）およびアクセストランジスタ（Ａｃｃ２）も同様の構成である。
【００３２】
図３は、本実施の形態のＳＲＡＭのメモリセルを構成するロードトランジスタ（Ｌｏ１）の模式的な断面図である。なお、ロードトランジスタ（Ｌｏ２）も同様の構成となる。
【００３３】
図２および図３に示すように、本実施の形態のＳＲＡＭのメモリセルを構成する６つのトランジスタは、ＳＯＩ基板に形成される。ＳＯＩ基板は、ｐ型のシリコンなどの半導体基板よりなる支持基板１と、その上部の埋め込み絶縁膜ＢＯＸと、その上部の半導体領域（半導体層、素子形成領域）３とを有する。この半導体領域３は、素子分離領域ＳＴＩで分離され、この素子分離領域ＳＴＩで区画された領域が活性領域（素子形成領域、トランジスタ形成領域）Ａｃとなる。素子分離領域ＳＴＩには、素子分離膜２が形成されており、素子分離膜２の膜厚は、埋め込み絶縁膜ＢＯＸと半導体領域３とを合わせた膜厚よりも大きい（厚い）。つまり、素子分離膜２は半導体領域３と埋め込み絶縁膜ＢＯＸの側面を覆い、支持基板１の主面１ａから支持基板１の内部にまで延びている。
【００３４】
図２に示すように、ドライバトランジスタＤｒ１およびアクセストランジスタＡｃｃ１は、ＳＯＩ基板を構成する半導体領域３の主表面（表面）に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＳＤとを有する。低濃度不純物領域ＥＸ１は、ゲート電極Ｇに対して、高濃度不純物領域ＳＤは、ゲート電極Ｇおよび側壁絶縁膜ＳＷに対して、自己整合で形成されている。なお、ソース・ドレイン領域とは、ソースまたはドレインとなる領域を言う。なお、図示しないが、ゲート電極および高濃度不純物領域ＳＤの表面に金属シリサイド層を形成しても良い。
【００３５】
トランジスタが配置される半導体領域３の下部には、埋め込み絶縁膜ＢＯＸを介して、ｐ型の半導体領域（ウエル領域、バックゲート領域）ＬＰＷが配置され、トランジスタのバックゲートとして機能する。このｐ型の半導体領域ＬＰＷの底部は、素子分離領域ＳＴＩ（または、素子分離膜２）の底部より深い位置にある。さらに、このｐ型の半導体領域ＬＰＷの下部には、ｐ型の半導体領域ＬＰＷとは逆導電型のｎ型の半導体領域（ウエル領域）Ｎ−ＩＳＯが配置されており、ｎ型の半導体領域（ウエル領域）Ｎ−ＩＳＯは、ｐ型の支持基板１からｐ型の半導体領域ＬＰＷを電気的に分離するための領域である。
【００３６】
ドライバトランジスタＤｒ２およびアクセストランジスタＡｃｃ２の場合、バックゲートは、ｐ型の半導体領域ＲＰＷとなる。それ以外は、ドライバトランジスタＤｒ１およびアクセストランジスタＡｃｃ１と同様である。
【００３７】
図３に示すように、ロードトランジスタＬｏ１は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｐ型の低濃度不純物領域ＥＸ１とｐ型の高濃度不純物領域ＳＤとを有する。低濃度不純物領域ＥＸ１は、ゲート電極Ｇに対して、高濃度不純物領域ＳＤは、ゲート電極Ｇおよび側壁絶縁膜ＳＷに対して、自己整合で形成されている。なお、ソース・ドレイン領域とは、ソースまたはドレインとなる領域を言う。なお、図示しないが、ゲート電極および高濃度不純物領域ＳＤの表面に金属シリサイド層を形成しても良い。
【００３８】
ロードトランジスタＬｏ１が配置される半導体領域３の下部には、埋め込み絶縁膜ＢＯＸを介して、ｎ型の半導体領域（ウエル領域、バックゲート領域）ＬＮＷが配置され、ロードトランジスタＬｏ１のバックゲートとして機能する。このｎ型の半導体領域ＬＮＷの底部は、素子分離領域ＳＴＩの底部より深い位置に位置する。さらに、前述したように、このｎ型の半導体領域ＬＮＷは、ｐ型の支持基板１とは逆導電型である。
【００３９】
ロードトランジスタＬｏ２の場合、バックゲートは、ｎ型の半導体領域ＲＮＷとなる。それ以外は、ロードトランジスタＬｏ１と同様である。
【００４０】
図２および図３を用いて説明したドライバトランジスタ（Ｄｒ１、Ｄｒ２）、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）およびロードトランジスタ（Ｌｏ１、Ｌｏ２）は、完全空乏型のトランジスタ構造であり、埋め込み絶縁膜ＢＯＸの膜厚は、２０ｎｍ以下の１０ｎｍ程度であり、バックゲートに印加する電圧が低くても、十分な閾値電圧の変動が得られる構造となっている。
【００４１】
図４は、本実施の形態のＰＭＯＳまたはＮＭＯＳのバックゲートのウエル電位と閾値電圧（Ｖｔｈ）の関係を示す図である。なお、閾値電圧は絶対値で示している。ＰＭＯＳの場合、ウエル電位が０Ｖの場合に比較して、バックゲートに負のウエル電位を印加すると閾値電圧が低くなり、バックゲートに正の電位を印加すると閾値電圧が高くなる。ＮＭＯＳの場合、ウエル電位が０Ｖの場合に比較して、バックゲートに負のウエル電位を印加すると閾値電圧が高くなり、バックゲートに正の電位を印加すると閾値電圧が低くなる。
【００４２】
［ＳＲＡＭメモリセルの構造］
次いで、平面図および断面図を用いて本実施の形態のＳＲＡＭのメモリセルの構造を詳細に説明する。
【００４３】
図５および図６は、本実施の形態のＳＲＡＭのメモリセル領域の構成を示す平面図と断面図である。図６は、図５のＡ−Ａに沿う断面図である。なお、図６では、ゲート絶縁膜ＧＯおよび側壁絶縁膜ＳＷは省略している。
【００４４】
図５で、略矩形の破線で囲んだ領域は、一つ（１ビット）のメモリセルＭＣである。図５に示すように、４つの活性領域（ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ２）がＸ方向に順に並んで配置されている。４つの活性領域（ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ２）は、Ｘ方向において、互いに、離れて配置されている。ここでは、活性領域を示す符号“Ａｃ”に記号を加え、個別の領域を示してある。これらの活性領域（Ａｃ）の間は、前述したように素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａｃ）が区画される。
【００４５】
また、前述したように、活性領域（Ａｃ）の下部には、埋め込み絶縁膜ＢＯＸを介して半導体領域（ＬＰＷ、ＬＮＷ、ＲＮＷ、ＲＰＷ）が、この順に、図５の紙面の左から右に向かって配置されている。半導体領域（ＬＰＷ、ＬＮＷ、ＲＮＷ、ＲＰＷ）は、各々が、所定の幅を有し、Ｙ方向（ビット線の延在方向）に延在している。Ｘ方向において、ｐ型半導体領域ＬＰＷとｎ型の半導体領域ＬＮＷとは、互いに近接してＰＮ接合を構成しており、そのＰＮ接合は平面視において素子分離領域ＳＴＩに位置している。また、Ｘ方向において、ｐ型半導体領域ＲＰＷとｎ型の半導体領域ＲＮＷとは、互いに近接してＰＮ接合を構成しており、そのＰＮ接合は平面視において素子分離領域ＳＴＩに位置している。ｎ型の半導体領域（ＬＮＷ、ＲＮＷ）の間には、ｐ型の半導体領域（ダミーｐウエル領域）ＤＰＷが配置され、所定の幅でＹ方向に延在している。ｐ型の半導体領域ＤＰＷは、Ｘ方向において、活性領域（ＡｃＰ１、ＡｃＰ２）を分離する素子分離領域ＳＴＩの素子分離膜２の下に配置されている。ｎ型の半導体領域（ＬＮＷ、ＲＮＷ）の各々は、Ｘ方向において、ｐ型の半導体領域ＤＰＷとの間でＰＮ接合を構成しており、そのＰＮ接合は平面視において素子分離領域に位置している。
【００４６】
また、Ｘ方向において、ｐ型の半導体領域ＬＰＷに近接して、ｎ型の半導体領域（ダミーｎウエル領域）ＤＮＷ１が所定の幅でＹ方向に延在している。ｎ型の半導体領域ＤＮＷ１は、ｐ型の半導体領域ＬＰＷに対して、ｎ型の半導体領域ＬＮＷとは反対側に配置されている。つまり、ｐ型の半導体領域ＬＰＷは、ｎ型の半導体領域（ＤＮＷ１、ＬＮＷ）に挟まれている。
【００４７】
また、Ｘ方向において、ｐ型の半導体領域ＲＰＷに近接して、ｎ型の半導体領域（ダミーｎウエル領域）ＤＮＷ２が所定の幅でＹ方向に延在している。ｎ型の半導体領域ＤＮＷ２は、ｐ型の半導体領域ＲＰＷに対して、ｎ型の半導体領域ＲＮＷとは反対側に配置されている。つまり、ｐ型の半導体領域ＲＰＷは、ｎ型の半導体領域（ＤＮＷ２、ＲＮＷ）に挟まれている。ｎ型の半導体領域（ＤＮＷ１、ＤＮＷ２）は、素子分離領域ＳＴＩの素子分離膜２の下に配置されている。
【００４８】
つまり、一つ（１ビット）のメモリセルＭＣには、７つの半導体領域（ＤＮＷ１、ＬＰＷ、ＬＮＷ、ＤＰＷ、ＲＮＷ、ＲＰＷ、ＤＮＷ２）が含まれている。
【００４９】
４つの活性領域（ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ２）は、順に、ｐ型またはｎ型の半導体領域（ＬＰＷ、ＬＮＷ、ＲＮＷ、ＲＰＷ）に形成されている。平面視において、Ｘ方向における活性領域ＡｃＮ１の幅は、ｐ型の半導体領域ＬＰＷの幅よりも狭く、Ｘ方向において、活性領域ＡｃＮ１の両側は、ｐ型の半導体領域ＬＰＷの上部に配置された素子分離膜２によって挟まれている（図６参照）。また、平面視において、Ｘ方向における活性領域ＡｃＰ１の幅は、ｎ型の半導体領域ＬＮＷの幅よりも狭く、Ｘ方向において、活性領域ＡｃＰ１の両側は、ｎ型の半導体領域ＬＮＷの上部に配置された素子分離膜２によって挟まれている（図６参照）。また、平面視において、Ｘ方向における活性領域ＡｃＰ２の幅は、ｐ型の半導体領域ＲＮＷの幅よりも狭く、Ｘ方向において、活性領域ＡｃＰ２の両側は、ｎ型の半導体領域ＲＮＷの上部に配置された素子分離膜２によって挟まれている（図６参照）。また、平面視において、Ｘ方向における活性領域ＡｃＮ２の幅は、ｐ型の半導体領域ＲＰＷの幅よりも狭く、Ｘ方向において、活性領域ＡｃＮ２の両側は、ｐ型の半導体領域ＲＰＷの上部に配置された素子分離膜２によって挟まれている（図６参照）。
【００５０】
図５に示すように、４つの活性領域（ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ２）をＸ方向に横切るように、所定の幅を有するゲート電極（ゲート配線）Ｇ（Ｇ１〜Ｇ４）がＸ方向に延在している。ゲート電極Ｇは、例えば、ポリシリコン層で形成される。
【００５１】
具体的に、活性領域ＡｃＰ１およびＡｃＮ１上を横切るように共通のゲート電極Ｇ１が配置されている。これにより、活性領域ＡｃＰ１上にロードトランジスタＬｏ１および活性領域ＡｃＮ１上にドライバトランジスタＤｒ１が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇ１は、活性領域ＡｃＰ２上まで延在し、ロードトランジスタＬｏ２のドレイン領域と接続されている。
【００５２】
活性領域ＡｃＮ１上には、上記共通のゲート電極Ｇ１と並行に、ゲート電極Ｇ２が配置されている。これにより、活性領域ＡｃＮ１上にアクセストランジスタＡｃｃ１が配置され、ドライバトランジスタＤｒ１のドレイン領域とアクセストランジスタＡｃｃ１のソース・ドレイン領域の一方とが接続される（共通化される）。このゲート電極Ｇ２は、活性領域ＡｃＮ１から素子分離領域ＳＴＩ上まで延在し、Ｘ方向に延在するワード線ＷＬに接続されている。
【００５３】
また、活性領域ＡｃＰ２およびＡｃＮ２上を横切るように共通のゲート電極Ｇ３が配置されている。これにより、活性領域ＡｃＰ２上にロードトランジスタＬｏ２および活性領域ＡｃＮ２上にドライバトランジスタＤｒ２が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇ３は、活性領域ＡｃＰ１上まで延在し、ロードトランジスタＬｏ１のドレイン領域と接続されている。
【００５４】
活性領域ＡｃＮ２上には、上記共通のゲート電極Ｇ３と並行に、ゲート電極Ｇ４が配置されている。これにより、活性領域ＡｃＮ２上にアクセストランジスタＡｃｃ２が配置され、ドライバトランジスタＤｒ２のドレイン領域とアクセストランジスタＡｃｃ２のソース・ドレイン領域の一方とが接続される（共通化される）。このゲート電極Ｇ４は、活性領域ＡｃＮ２から素子分離領域ＳＴＩ上まで延在し、Ｘ方向に延在するワード線ＷＬに接続されている。
【００５５】
また、上記４つのゲート電極Ｇ１〜Ｇ４は、２つずつ同一ライン上（一直線状）に配置されている。具体的には、活性領域ＡｃＰ１およびＡｃＮ１上を横切る共通のゲート電極Ｇ１と活性領域ＡｃＮ２上のゲート電極Ｇ４とは、Ｘ方向に延在する同一ライン上に配置されている。活性領域ＡｃＰ２およびＡｃＮ２上を横切る共通のゲート電極Ｇ３と活性領域ＡｃＮ１上のゲート電極Ｇ２とは、Ｘ方向に延在する同一ライン上に配置されている。また、４つのゲート電極Ｇ１〜Ｇ４の各々は、矩形状であり、均一の幅でＸ方向に延在している。また、４つのゲート電極Ｇ１〜Ｇ４は、Ｙ方向における幅が各々等しい。したがって、メモリセルＭＣを構成する６つのトランジスタ（Ｌｏ１、Ｄｒ１、Ａｃｃ１、Ｌｏ２、Ｄｒ２、Ａｃｃ２）のチャネル長（即ち、活性領域と交差した部分のゲート電極ＧのＹ方向の幅に相当する）は等しい。
【００５６】
また、トランジスタ（Ｌｏ１、Ｄｒ１）のドレイン領域は、互いに電気的に接続されており、図１に示すレフトインバータの蓄積ノードＶＬとなっている。また、トランジスタ（Ｌｏ２、Ｄｒ２）のドレイン領域は、互いに電気的に接続されており、図１に示すライトインバータの蓄積ノードＶＲとなっている。トランジスタ（Ｌｏ１、Ｌｏ２）のソース領域は、電源電位Ｖｄｄに電気的に接続されており、電源電位ＶｄｄはＹ方向に延在する配線によって給電されている。また、ドライバトランジスタ（Ｄｒ１、Ｄｒ２）のソース領域は、接地電位ＶＳＳに接続されており、接地電位ＶＳＳは、Ｙ方向に延在する配線によって給電されている。また、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）のソース・ドレイン領域の他方は、Ｙ方向に延在するビット線（ＢＬＴ、ＢＬＢ）に電位的に接続されている。
【００５７】
また、ｐ型またはｎ型の半導体領域（ＤＮＷ１、ＬＰＷ、ＬＮＷ、ＤＰＷ、ＲＮＷ、ＲＰＷ、ＤＮＷ２）は、Ｙ方向に延在するウエル給電線（ＤＶＮ１、ＬＶＰ、ＬＶＮ、ＤＮＰ、ＲＶＮ、ＲＶＰ、ＤＶＮ２）に、給電領域ＰＦにおいて、電気的に接続されている。ウエル給電線（ＤＶＮ１、ＬＶＰ、ＬＶＮ、ＤＮＰ、ＲＶＮ、ＲＶＰ、ＤＶＮ２）は、メモリセルＭＣが形成された領域の上に、Ｙ方向に延在するように配置されている。
【００５８】
［メモリセルアレイの構成］
図７は、本実施の形態のＳＲＡＭのメモリアレイと給電領域を示す平面図である。図８は、本実施の形態のＳＲＡＭのメモリアレイの概念を示す平面図である。
【００５９】
図７では、メモリセルを概略的に示している。Ｘ方向に延在するワード線は示しているが、Ｙ方向に延在するビット線は示していない。
【００６０】
メモリアレイＭＡは、行列状に配置された複数のメモリセルにより構成されている。本実施の形態のメモリアレイＭＡは、Ｘ方向にｍ列、Ｙ方向にｎ行配置されたメモリアセルで構成されているが、図７では、第（ｍ−２）列から第ｍ列まで、そして、第１行から第３行および第ｎ行のメモリセルを示している。ｍ列、ｎ行に配置されたメモリセルは、ＭＣ（ｍ,ｎ）の符号を付している。
【００６１】
メモリセルＭＣ（ｍ−１,ｎ）は、７つの半導体領域（ＤＮＷ（ｍ−１）、ＬＰＷ（ｍ−１）、ＬＮＷ（ｍ−１）、ＤＰＷ（ｍ−１）、ＲＮＷ（ｍ−１）、ＲＰＷ（ｍ−１）、ＤＮＷ（ｍ））を用いて形成されている。Ｘ方向において、メモリセルＭＣ（ｍ−１,ｎ）に隣接するメモリセル（ｍ,ｎ）は、７つの半導体領域（ＤＮＷ（ｍ）、ＬＰＷ（ｍ）、ＬＮＷ（ｍ）、ＤＰＷ（ｍ）、ＲＮＷ（ｍ）、ＲＰＷ（ｍ）、ＤＮＷ（ｍ＋１））を用いて形成されている。つまり、Ｘ方向において、隣接するメモリセル（ｍ−１,ｎ）とメモリセル（ｍ,ｎ）において、半導体領域（ＤＮＷ（ｍ））は共有されている。
【００６２】
同様に、Ｘ方向において、隣接するメモリセル（ｍ−２,ｎ）とメモリセル（ｍ−１,ｎ）において、半導体領域（ＤＮＷ（ｍ−１））は共有されている。
【００６３】
例えば、メモリセル（ｍ,ｎ）の、バックゲートとなる７つの半導体領域（ＤＮＷ（ｍ）、ＬＰＷ（ｍ）、ＬＮＷ（ｍ）、ＤＰＷ（ｍ）、ＲＮＷ（ｍ）、ＲＰＷ（ｍ）、ＤＮＷ（ｍ＋１））は、それぞれ、ウエル給電線（ＤＶＮ（ｍ）、ＬＶＰ（ｍ）、ＬＶＮ（ｍ）、ＤＶＰ（ｍ）、ＲＶＮ（ｍ）、ＲＶＰ（ｍ）、ＤＶＮ（ｍ＋１））に電気的に接続されている。これらのウエル給電線（ＤＶＮ（ｍ）、ＬＶＰ（ｍ）、ＬＶＮ（ｍ）、ＤＶＰ（ｍ）、ＲＶＮ（ｍ）、ＲＶＰ（ｍ）、ＤＶＮ（ｍ＋１））は、メモリアレイＭＡ上をＹ方向に延在し、Ｙ方向においてメモリアレイＭＡの両端に配置された給電領域（給電部）ＰＦのコンタクト部５で、７つの半導体領域（ＤＮＷ（ｍ）、ＬＰＷ（ｍ）、ＬＮＷ（ｍ）、ＤＰＷ（ｍ）、ＲＮＷ（ｍ）、ＲＰＷ（ｍ）、ＤＮＷ（ｍ＋１））と電気的に接続されている。メモリアレイＭＡには、ウエル給電線（ＤＶＮ（ｍ）、ＬＶＰ（ｍ）、ＬＶＮ（ｍ）、ＤＶＰ（ｍ）、ＲＶＮ（ｍ）、ＲＶＰ（ｍ）、ＤＶＮ（ｍ＋１））と半導体領域（ＤＮＷ（ｍ）、ＬＰＷ（ｍ）、ＬＮＷ（ｍ）、ＤＰＷ（ｍ）、ＲＮＷ（ｍ）、ＲＰＷ（ｍ）、ＤＮＷ（ｍ＋１））を接続するコンタクト部５は存在していない。給電領域ＰＦは、メモリアレイＭＡの両端に配置したが、片側だけでも良い。
【００６４】
次に、図８を用いて、メモリアレイＭＡにおけるメモリセルの概念（配置方法）を説明する。図８では、図７で示した３列×３行のメモリセルのみを示している。
【００６５】
図５を参照しながら説明したメモリセルのゲート電極（Ｇ１〜Ｇ４）および活性領域（ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ２）の配置を“Ｆ”と表し、図８では、メモリセル（（ｍ−１）,１）が“Ｆ”配置を有している場合を示している。Ｘ方向およびＹ方向において、隣接するメモリセルは、互いに線対称な配置関係となっている。例えば、メモリセル（（ｍ）,１）とメモリセル（（ｍ−１）,１）とは、両メモリセルの境界をＹ方向に延在する仮想線に対して線対称となっている。また、メモリセル（（ｍ−１）,２）とメモリセル（（ｍ−１）,１）とは、両メモリセルの境界をＸ方向に延在する仮想線に対して線対称となっている。
【００６６】
このように、隣接するメモリセルを線対称な配置とすることで、隣接するメモリセルのゲート電極または活性領域を連続的に形成することができ、メモリアレイの面積を縮小することが可能となる。
【００６７】
［メモリ動作］
次に、図１〜図６、図９〜図１１を用いてＳＲＡＭメモリセルの書込み動作を説明する。
【００６８】
図９は、本実施の形態のＳＲＡＭのメモリセルの書込み動作時のウエル給電線の電位を示す表である。図１０および図１１は、ＳＲＡＭメモリセルの書込み時のバタフライカーブを示す図である。図９の「１」書込みとは、図１のメモリセルのレフトインバータの蓄積ノードＶＬに“Ｈｉｇｈ”レベルを書き込む動作であり、「０」書込みとは、蓄積ノードＶＬに“Ｌｏｗ”レベルを書き込む動作を意味している。“Ｈｉｇｈ”レベル、“Ｌｏｗ”レベルは、“Ｈ”レベル、“Ｌ”レベルと呼ぶ。
【００６９】
まず、「１」書込みについて説明する。つまり、図１の蓄積ノードＶＬを“Ｌ”レベルから“Ｈ”レベルに、蓄積ノードＶＲを“Ｈ”レベルから“Ｌ”レベルにする場合である。この時、メモリセルＭＣのトランジスタ（Ｌｏ１、Ｄｒ１、Ｌｏ２、Ｄｒ２）のバックゲートである半導体領域（ＬＮＷ、ＬＰＷ、ＲＮＷ、ＲＰＷ）は、ウエル給電線（ＬＶＮ、ＬＶＰ、ＲＶＮ、ＲＶＰ）を介して、図９に示す電位に固定されている。また、半導体領域（ＤＰＷ、ＤＮＷ１、ＤＮＷ２）も、ウエル給電線（ＤＶＰ、ＤＶＮ１、ＤＶＮ２）を介して、図９に示す電位に固定されている。例えば、Ｖａ＝−２［Ｖ］、Ｖｂ＝０．２［Ｖ］、Ｖｃ＝２［Ｖ］である。
【００７０】
「１」書込みでは、図１のビット線ＢＬＴを“Ｈ”レベルに、ビット線ＢＬＢを“Ｌ”レベルにするとともにワード線ＷＬを“Ｈ”レベルにし、アクセストランジスタＡｃｃ１およびアクセストランジスタＡｃｃ２をオンさせる。そして、ビット線ＢＬＴおよびトランジスタＬｏ１を介して蓄積ノードＶＬに電荷をチャージすることで、蓄積ノードＶＬを“Ｌ”レベルから“Ｈ”レベルにする。また、ビット線ＢＬＢおよびドライバトランジスタトランジスタＤｒ２を介して蓄積ノードＶＲの電荷をディスチャージすることで、蓄積ノードＶＲを“Ｈ”レベルから“Ｌ”レベルにする。この時、トランジスタ（Ｌｏ１、Ｄｒ１）のバックゲートである半導体領域（ＬＮＷ、ＬＰＷ）を「−Ｖｂ」としているため、ロードトランジスタＬｏ１の閾値電圧を低く、ドライバトランジスタＤｒ１の閾値電圧を高くできるため、蓄積ノードＶＬを急速に“Ｌ”レベルから“Ｈ”レベルにすることができる。また、トランジスタ（Ｌｏ２、Ｄｒ２）のバックゲートである半導体領域（ＲＮＷ、ＲＰＷ）を「Ｖｂ」としているため、トランジスタＬｏ２の閾値電圧を高く、ドライバトランジスタＤｒ２の閾値電圧を低くできるため、蓄積ノードＶＲを急速に“Ｈ”レベルから“Ｌ”レベルにすることができる。
【００７１】
図１０は、「１」書込み時のバタフライカーブを示している。実線がレフトインバータの入力（ＶＲ）に対する出力（ＶＬ）特性、破線がライトインバータの入力（ＶＲ）に対する出力（ＶＬ）特性を示している。実線と破線で囲まれた四角形の面積が大きいほど安定性が大となる。つまり、蓄積ノードＶＬの“Ｈ”側が安定な特性が得られており、「１」書込み時に安定性大の特性が得られている。
【００７２】
次に「０」書込みについて説明する。つまり、図１の蓄積ノードＶＬを“Ｈ”レベルから“Ｌ”レベルに、蓄積ノードＶＲを“Ｌ”レベルから“Ｈ”レベルにする場合である。この時の、半導体領域（ＤＮＷ１、ＬＰＷ、ＬＮＷ、ＤＰＷ、ＲＮＷ、ＲＰＷ、ＤＮＷ２）の電位は図９に示すとおりである。
【００７３】
「０」書込みでは、図１のビット線ＢＬＴを“Ｌ”レベルに、ビット線ＢＬＢを“Ｈ”レベルにするとともにワード線ＷＬを“Ｈ”レベルにし、アクセストランジスタＡｃｃ１およびアクセストランジスタＡｃｃ２をオンさせる。そして、ビット線ＢＬＴおよびドライバトランジスタＤｒ１を介して蓄積ノードＶＬに電荷をディスチャージすることで、蓄積ノードＶＬを“Ｈ”レベルから“Ｌ”レベルにする。また、ビット線ＢＬＢおよびロードトランジスタＬｏ２を介して蓄積ノードＶＲに電荷をチャージすることで、蓄積ノードＶＲを“Ｌ”レベルから“Ｈ”レベルにする。この時、トランジスタ（Ｌｏ１、Ｄｒ１）のバックゲートである半導体領域（ＬＮＷ、ＬＰＷ）を「Ｖｂ」としているため、ロードトランジスタＬｏ１の閾値電圧を高く、ドライバトランジスタＤｒ１の閾値電圧を低くできるため、蓄積ノードＶＬを急速に“Ｈ”レベルから“Ｌ”レベルにすることができる。また、トランジスタ（Ｌｏ２、Ｄｒ２）のバックゲートである半導体領域（ＲＮＷ、ＲＰＷ）を「−Ｖｂ」としているため、ロードトランジスタＬｏ２の閾値電圧を低く、ドライバトランジスタＤｒ２の閾値電圧を高くできるため、蓄積ノードＶＲを急速に“Ｌ”レベルから“Ｈ”レベルにすることができる。
【００７４】
図１１は、「０」書込み時のバタフライカーブを示している。実線がレフトインバータの入力（ＶＲ）に対する出力（ＶＬ）特性、破線がライトインバータの入力（ＶＲ）に対する出力（ＶＬ）特性を示している。実線と破線で囲まれた四角形の面積が大きいほど安定性が大となる。つまり、蓄積ノードＶＬの“Ｌ”側が安定な特性が得られており、「０」書込み時に安定性大の特性が得られている。
【００７５】
［本実施の形態の主な特徴と効果］
ＳＲＡＭメモリセルに含まれる２つのロードトランジスタ（Ｌｏ１、Ｌｏ２）と２つのドライバトランジスタ（Ｄｒ１、Ｄｒ２）の下部に、バックゲートとして機能する電気的に独立した４つの半導体領域（ウエル領域）を設け、ロードトランジスタ（Ｌｏ１、Ｌｏ２）とドライバトランジスタ（Ｄｒ１、Ｄｒ２）の閾値電圧を制御することによりＳＲＡＭメモリセルの書込み安定性を向上することができる。また、書込み速度を向上することができる。また、２つのロードトランジスタ（Ｌｏ１、Ｌｏ２）の下部に設けられた２つのｎ型の半導体領域（ウエル領域、ｎウエル領域）（ＬＮＷ、ＲＮＷ）間を、ｐ型の半導体領域（ウエル領域、ダミーウエル領域、ダミーｐウエル領域）ＤＰＷで分離したことで、信頼性または製造歩留りの高い半導体装置を提供することができる。仮に、２つのｎ型の半導体領域（ウエル領域、ｎウエル領域）間を、絶縁膜を埋め込んだ深い溝で分離する場合、信頼性の低下並びに製造歩留りの低下が懸念される。
【００７６】
また、ＳＲＡＭメモリセルに含まれる２つのロードトランジスタ（Ｌｏ１、Ｌｏ２）と２つのドライバトランジスタ（Ｄｒ１、Ｄｒ２）は、平面視において、ワード線ＷＬの延在方向に、ドライバトランジスタＤｒ１、ロードトランジスタＬｏ１、ロードトランジスタＬｏ２、ドライバトランジスタＤｒ２の順に配置されている。４つのトランジスタの下部にはバックゲートとなるｐ型半導体領域（ｐウエル領域）ＬＰＷ、ｎ型半導体領域（ｎウエル領域）ＬＮＷ、ｎ型半導体領域（ｎウエル領域）ＲＮＷ、ｐ型半導体領域（ｐウエル領域）ＲＰＷが、この順に配置されている。さらに、ｎ型半導体領域（ｎウエル領域）ＬＮＷとｎ型半導体領域（ｎウエル領域）ＲＮＷの間には、ｐ型半導体領域（ダミーｐウエル領域）ＤＰＷが配置され、ｐ型半導体領域（ダミーｐウエル領域）ＤＰＷには、隣接するｎ型半導体領域（ｎウエル領域）ＬＮＷまたはｎ型半導体領域（ｎウエル領域）ＲＮＷとで形成されるｐｎ接合が順バイアスとならないように、隣接するｎ型半導体領域（ｎウエル領域）ＬＮＷまたはｎ型半導体領域（ｎウエル領域）ＲＮＷに印加される電位（Ｖｂまたは−Ｖｂ）よりも低い電位Ｖａ（＜−Ｖｂ）が印加されているため。寄生バイポーラ動作によるリーク電流の発生を防止できる。
【００７７】
この点について、図１２および図１３を用いて詳しく説明する。
【００７８】
図１２および図１３は、本実施の形態のＳＲＡＭのメモリセルの効果を説明するための図である。図１２および図１３は、バックゲートとして機能する半導体領域（ウエル領域）を示した図であり、図６の断面図からトランジスタ（Ｄｒ１、Ｌｏ１、Ｌｏ２、Ｄｒ２）、埋め込み絶縁膜ＢＯＸおよび素子分離膜２を省略した図面となっている。分かりやすくするために、半導体領域（ＬＰＷ、ＬＮＷ、ＤＰＷ、ＲＮＷ、ＲＰＷ）は、具体的な値の電位（Ｖｂ＝０．２［Ｖ］）に固定されている。
【００７９】
図１２は、上記の「１」書込み時に発生する課題を説明する図面であり、半導体領域（ＬＰＷ、ＬＮＷ、ＤＰＷ、ＲＮＷ、ＲＰＷ）は、図１２に示す電位に固定されている。図９とは異なり、半導体領域ＤＰＷの電位が０［Ｖ］となっている。図１２に示す電位関係の場合、ｐ型の半導体領域ＤＰＷとｎ型の半導体領域ＬＮＷとの間のｐｎ接合が順バイアスとなり、ｐ型の半導体領域ＤＰＷ、ｎ型の半導体領域ＬＮＷおよびｐ型の半導体領域ＬＰＷで構成されるｐｎｐ寄生バイポーラがオンし、リーク電流が増加することが懸念される。本実施の形態のＳＲＡＭでは、「１」書込み時には、例えば、半導体領域ＤＰＷをＶａ＝−２［Ｖ］の電位で固定している。したがって、ｐ型の半導体領域ＤＰＷとｎ型の半導体領域ＬＮＷとの間のｐｎ接合が逆バイアス状態となり、上記の寄生バイポーラがオンすることはなく、リーク電流の増加を防止することができる。
【００８０】
図１３は、上記の「０」書込み時に発生する課題の説明する図面であり、半導体領域（ＬＰＷ、ＬＮＷ、ＤＰＷ、ＲＮＷ、ＲＰＷ）の電位は、図示した通りである。この場合、ｐ型の半導体領域ＤＰＷとｎ型の半導体領域ＬＮＷとの間のｐｎ接合が順バイアスとなり、ｎ型の半導体領域ＬＮＷ、ｐ型の半導体領域ＤＰＷおよびｎ型の半導体領域ＲＮＷで構成されるｎｐｎ寄生バイポーラがオンし、リーク電流が増加することが懸念される。しかしながら、本実施の形態のＳＲＡＭでは、「０」書込み時には、例えば、半導体領域ＤＰＷをＶａ＝−２［Ｖ］の電位で固定している。したがって、ｐ型の半導体領域ＤＰＷとｎ型の半導体領域ＲＮＷとの間のｐｎ接合が逆バイアス状態となり、上記の寄生バイポーラがオンすることはなく、リーク電流の増加を防止することができる。
【００８１】
つまり、書込み動作時に、ｎ型の半導体領域（ＬＮＷ、ＲＮＷ）の間に挟まれたｐ型の半導体領域ＤＶＰを、ｎ型の半導体領域（ＬＮＷ、ＲＮＷ）のどちらの電位よりも低い電位Ｖａ（＜−Ｖｂ）に固定するしておくことで、上記の寄生バイポーラによるリーク電流を防止することができる。
【００８２】
また、図７に示すように、メモリセルＭＣ（ｍ−１，１）とメモリセルＭＣ（ｍ−２，１）との境界部分には、ｎ型の半導体領域（ｎウエル領域、ダミーｎウエル領域）ＤＮＷ（ｍ−１）が配置されており、メモリセルＭＣ（ｍ−１，１）とメモリセルＭＣ（ｍ，１）との境界部分には、ｎ型の半導体領域（ｎウエル領域、ダミーｎウエル領域）ＤＮＷ（ｍ）が配置されている。したがって、メモリセルＭＣ（ｍ−２，１）のｐ型の半導体領域（ｐウエル領域）ＲＰＷ（ｍ−２）とメモリセルＭＣ（ｍ−１，１）のｐ型の半導体領域（ｐウエル領域）ＬＰＷ（ｍ−１）とに独立の電位を供給することができる。また、同様にして、メモリセルＭＣ（ｍ−１，１）のｐ型の半導体領域（ｐウエル領域）ＲＰＷ（ｍ−１）とメモリセルＭＣ（ｍ，１）のｐ型の半導体領域（ｐウエル領域）ＬＰＷ（ｍ）とに独立の電位を供給することができる。
【００８３】
また、ＳＲＡＭメモリセルに含まれる２つのロードトランジスタ（Ｌｏ１、Ｌｏ２）が形成される２つの活性領域間は素子分離膜２で電気的に分離し、２つのロードトランジスタ（Ｌｏ１、Ｌｏ２）のバックゲートとなる２つのｎ型の半導体領域（ウエル領域、ｎウエル領域）（ＬＮＷ、ＲＮＷ）の間は、ｐ型の半導体領域（ウエル領域、ダミーｐウエル領域）ＤＰＷで電気的に分離している。したがって、素子分離膜２の膜厚を薄くすることができ、平面視において狭い素子分離膜２であっても、分離（絶縁）信頼性を向上することができる。
【００８４】
また、ｐ型またはｎ型の半導体領域（ＤＮＷ１、ＬＰＷ、ＬＮＷ、ＤＰＷ、ＲＮＷ、ＲＰＷ、ＤＮＷ２）は、Ｙ方向に延在するウエル給電線（ＤＶＮ１、ＬＶＰ、ＬＶＮ、ＤＮＰ、ＲＶＮ、ＲＶＰ、ＤＶＮ２）に、メモセルアレイＭＡの外側に位置する給電領域ＰＦにおいて、電気的に接続されている。したがって、メモリアレイＭＡ内またはメモリセルＭＣ内に給電領域ＰＦを設ける必要がなく、メモリアレイＭＡまたはメモリセルＭＣの小型化が可能となる。
【００８５】
また、ワード線ＷＬの延在方向において、ロードトランジスタＬｏ１を形成する活性領域の幅よりも、ロードトランジスタＬｏ１のバックゲートとなるｎ型の半導体領域（ウエル領域、ｎウエル領域）ＬＮＷの幅を広くすることができ、ｎ型の半導体領域（ウエル領域、ｎウエル領域）ＬＮＷの抵抗を低減できる。したがって、メモセルアレイＭＡの外側に位置する給電領域ＰＦにおいて、ｎ型の半導体領域（ウエル領域、ｎウエル領域）ＬＮＷとウエル給電線ＬＶＮを電気的に接続する構成が可能となる。
【００８６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００８７】
Ｄｒ１、Ｄｒ２    ドライバトランジスタ
Ｌｏ１、Ｌｏ２    ロードトランジスタ
ＬＰＷ、ＬＮＷ、ＤＰＷ、ＲＮＷ、ＲＰＷ    半導体領域
ＭＣ    メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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