(57)【特許請求の範囲】
【請求項１】
バイポーラＰＮＰトランジスタ（１０２）およびｎチャネルＩＧＦＥＴ（１０１）を備えたラテラルｎチャネルＩＧＢＴトランジスタ（１００）であって、
半導体基板（１１５）と、
前記半導体基板に埋め込まれ、前記バイポーラＰＮＰトランジスタおよび前記ＩＧＦＥＴのドレイン層（１３６ａ）の少なくとも一部分を少なくともカバーしている絶縁層（１２０）と、
を備え、
前記バイポーラＰＮＰトランジスタ（１０２）は、
絶縁層（１２０）の一部分上に配置され、前記半導体基板（１１５）の上面に延在して、前記バイポーラＰＮＰトランジスタのコレクタを形成するｐ型コレクタ層（１２５ｂ）と、
前記ｐ型コレクタ層（１２５ｂ）内に配置され、前記半導体基板（１１５）の上面に延在して、前記バイポーラＰＮＰトランジスタのベースを形成するｎ型ベース層（１２７ｂ）と、
ｎ型ベース層（１２７ｂ）内に配置され、前記半導体基板（１１５）の上面に延在して、前記バイポーラＰＮＰトランジスタのエミッタを形成するｐ型エミッタ層（１４５）と、を備え、
前記ｎチャネルＩＧＦＥＴは、
前記半導体基板（１１５）の上面から前記半導体基板（１１５）内に延在するｐウェル（１２５ａ）と、
前記半導体基板（１１５）の上面の近傍にあり、およびゲート構造（１５６）の下に配置されたチャネル層（１２６）と、
前記ｎチャネルＩＧＦＥＴ（１０１）のソースを形成するｎ型ソース層（１３５）と、  前記ｎチャネルＩＧＦＥＴ（１０１）のドレインを形成するｎ型ドレイン層（１３６ａ）と、を備え、
前記ラテラルｎチャネルＩＧＢＴトランジスタ（１００）は、
前記ｎチャネルＩＧＦＥＴ（１０１）の前記ｐウェル（１２５ａ）および前記バイポーラＰＮＰトランジスタ（１０２）のコレクタ層（１２５ｂ）に隣接するｎウェル層（１３０）であって、前記ｎ型ベース層（１２７ｂ）はコレクタ層（１２５ｂ）により包囲され、前記ｎウェル層（１３０）はコレクタ層（１２５ｂ）を取り囲み、および前記絶縁層（１２０）と接触しており、前記バイポーラＰＮＰトランジスタ（１０２）のデバイス絶縁分離を提供する、該ｎウェル層（１３０）と、
前記ドレイン層（１３６ａ）からベース層（１３６ｂ）まで延在して、低抵抗相互接続を形成すると同時にベース層（１３６ｂ）にオーミック接触を提供する低抵抗相互接続層（１３６ｃ）であって、前記ｐウェル（１２５ａ）の上に少なくとも部分的に、コレクタ層（１２５ｂ）の上に少なくとも部分的に、および前記ｎウェル層（１３０）の上に少なくとも部分的に配置される、該低抵抗相互接続層（１３６ｃ）と、
を備え、これによって、ラッチ免疫性を提供することを特徴とするラテラルｎチャネルＩＧＢＴトランジスタ。
【請求項２】
前記半導体基板（１１５）が埋込酸化物層を備え、前記絶縁層（１２０）が前記基板全体にわたって延在する前記酸化物層によって形成されたことを特徴とする請求項１に記載のラテラルｎチャネルＩＧＢＴトランジスタ（１００）。
【請求項３】
前記相互接続層（１３６ｃ）が開口部を備え、コレクタ層（１２５ｂ）への接触を可能にすることを特徴とする請求項１に記載のラテラルｎチャネルＩＧＢＴトランジスタ（１００）。
【請求項４】
少なくとも前記相互接続層（１３６ｃ）が低抵抗率のシリサイド層によって分路されることを特徴とする請求項１に記載のラテラルｎチャネルＩＧＢＴトランジスタ（１００）。
【請求項５】
前記相互接続層（１３６ｃ）がドレイン層（１３６ａ）からベース層（１３６ｂ）にまたがる金属ブリッジによって分路されることを特徴とする請求項１に記載のラテラルｎチャネルＩＧＢＴトランジスタ（１００）。
【請求項６】
ｐ型層（１２５ｂ）と接触しているｐ型コレクタ接触層（１５０）と、前記エミッタ（１４５）および前記コレクタ接触層（１５０）を取り囲む酸化物絶縁分離層（３１０）と、
を更に備え、前記相互接続層（１３６ｃ）およびベース層（１３６ｂ）がｎウェル層（１３０）によって置き換えられたことを特徴とする請求項１に記載のラテラルｎチャネルＩＧＢＴトランジスタ（１００）。
【請求項７】
前記ＩＧＢＴ構造が前記エミッタを通過する仮想垂直面（１２２）に相対して投影されることを特徴とすることを特徴とする請求項１に記載のラテラルｎチャネルＩＧＢＴトランジスタ（１００）。
【請求項８】
バイポーラＮＰＮトランジスタ（２０２）およびｐチャネルＩＧＦＥＴ（２０１）を備えたラテラルｐチャネルＩＧＢＴトランジスタ（２００）であって、
半導体基板（１１５）と、
前記バイポーラＮＰＮトランジスタ（２０２）および前記ＩＧＦＥＴのドレイン層（２４１ａ）の少なくとも一部分を少なくともカバーしている前記半導体基板（１１５）に配置される埋込ｎ層（２２０）と、
を備え、
前記バイポーラＮＰＮトランジスタ（２０２）は、
前記埋込ｎ層（２２０）の一部分および前記半導体基板（１１５）の上面に延在する一部分の上に配置されて、前記バイポーラＮＰＮトランジスタ（２０２）のコレクタを形成するｎ型コレクタ層（２３０ｂ）と、
前記ｎ型コレクタ層（２３０ｂ）内に配置され、前記半導体基板（１１５）の上面に延在して、前記バイポーラＮＰＮトランジスタ（２０２）のベースを形成するｐ型ベース層（２２７ｂ）と、
ベース層（２２７ｂ）内に配置され、前記半導体基板（１１５）の上方に延在して、前記バイポーラＮＰＮトランジスタのエミッタを形成するｎ型エミッタ層（２４５）と、
を備え、
前記ｐチャネルＩＧＦＥＴ（２０１）は、
前記半導体基板（１１５）の上面から前記半導体基板内に延在するｎウェル（２３０ａ）と、
前記半導体基板（１１５）の上面の近傍にあり、およびゲート構造（２５６）の下に配置されたチャネル層（２２６）と、
前記ｐチャネルＩＧＦＥＴ（２０１）のソースを形成するｐ型ソース層（２４０）と、
前記ＰチャネルＩＧＦＥＴ（２０１）のドレインを形成するｐ型ドレイン層（２４１ａ）と、を備え、
前記ラテラルｐチャネルＩＧＢＴトランジスタ（２００）は、
前記ＰチャネルＩＧＦＥＴ（２０１）の前記ｐウェル（２３０ａ）および前記バイポーラＮＰＮトランジスタ（２０２）のコレクタ層（２３０ｂ）に隣接するｐウェル層（２２５）であって、前記ｐ型ベース層（２２７ｂ）はコレクタ層（２３０ｂ）により包囲され、前記ｐウェル層（２２５）はコレクタ層（２３０ｂ）を取り囲み、および前記埋込ｎ層（２２０）と接触しており、ＩＧＦＥＴ（２０１）と前記ＮＰＮバイポーラトランジスタ（２０２）との間にデバイス絶縁分離を提供する、該ｐウェル層（２２５）と、
前記ドレイン層（２４１ａ）から前記ベース層（２４１ｂ）まで延在して、低抵抗相互接続を形成すると同時に前記ベース層（２２７ｂ）にオーミック接触を提供する低抵抗相互接続層（２４１ｃ）であって、前記ｎウェル（２３０ａ）上に少なくとも部分的に、コレクタ層（２３０ｂ）上に少なくとも部分的に、および前記ｐウェル層（２２５）上に少なくとも部分的に配置された、該低抵抗相互接続層（２４１ｃ）と、
を備え、これによって、ラッチ免疫性を提供することを特徴とするラテラルｐチャネルＩＧＢＴトランジスタ。
【請求項９】
前記半導体基板（１１５）が前記基板全体にわたって延在する絶縁層（２２０）を形成する埋込酸化物層を備えたことを特徴とする請求項８に記載のラテラルｐチャネルＩＧＢＴトランジスタ（２００）。
【請求項１０】
前記相互接続層（２４１ｃ）が開口部を備え、コレクタ層（２３０ｂ）への接触を可能にすることを特徴とする請求項８に記載のラテラルｐチャネルＩＧＢＴトランジスタ（２００）。
【請求項１１】
少なくとも前記相互接続層（２４１ｃ）が低抵抗率のシリサイド層によって分路されることを特徴とする請求項８に記載のラテラルｐチャネルＩＧＢＴトランジスタ（２００）。
【請求項１２】
前記相互接続層（２４１ｃ）がドレイン層（２４１ａ）からベース層（２４１ｂ）にまたがる金属ブリッジによって分路されたことを特徴とする請求項８に記載のラテラルｐチャネルＩＧＢＴトランジスタ（１００）。
【請求項１３】
ｎ型層（２３０ｂ）と接触しているｎ型コレクタ接触層（２５０）と、前記エミッタ（１４５）および前記コレクタ接触層（２５０）を取り囲む酸化物絶縁分離層（３１０）と、を更に備え、前記相互接続層（２４１ｃ）およびベース層（２４１ｂ）がｐウェル層（２２５）によって置き換えられたことを特徴とする請求項８に記載のラテラルｐチャネルＩＧＢＴトランジスタ（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）デバイスに関する。特に、本発明は、電界効果トランジスタをバイポーラトランジスタと組み合わせたハイブリッド形態の半導体デバイスに関する。
【背景技術】
【０００２】
近年、電力管理および信号増幅に使用される高集積半導体デバイスの分野への関心が高まっている。
【０００３】
米国特許第５，１２６，８０６号は、高電力スイッチング適用に特に好適なラテラル（ｌａｔｅｒａｌ：横型）絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）（非特許文献１）を説明している。そのソースおよびドレイン電極が、それぞれ、ラテラルバイポーラトランジスタのベースおよびエミッタに接続されたエンハンスメントＩＧＦＥＴデバイスが開示されている。ここでは正電荷の形態である適切なゲート入力電圧がＩＧＦＥＴに印加されると、チャネルは、バイポーラトランジスタを導通し、故にバイポーラトランジスタを導通にバイアスする。ゲート電極に印加された電荷はバイポーラデバイスを通る大電流を制御するために使用され、これは電力用途に特に興味深いことである。しかしながら、高電圧での安全なスイッチングには、バイポーラトランジスタの極めて幅広なベースおよび低利得を必要とする。Ｂａｋｅｒｏｏｔ  ｅｔ．ａｌ．によりＩＥＥＥ  ＥＤＬ−２８、ｐｐ．４１６−４１８、２００７（非特許文献２）に記載されているように、様々な形態のこれらのデバイスが最新のＣＭＯＳ工程に統合されている。この文脈において、Ｅ．Ｋｈｏ  Ｃｈｉｎｇ  Ｔｅｅ  による「Ａ  ｒｅｖｉｅｗ  ｏｆ  ｔｅｃｈｎｉｑｕｅｓ  ｕｓｅｄ  ｉｎ  Ｌａｔｅｒａｌ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  （ＬＩＧＢＴ）」と題する、Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｉｎｇ、第３巻、ｐｐ．３５−５２、２０１２（非特許文献３）の報告も関連性がある。この種のデバイスがその高電圧能力および低内部利得の要件で、種々の形態の電力スイッチングに極めて有用である可能性があるが、電力管理および信号増幅を対象とした低電圧高集積回路に組み込まれるデバイスには不利である。
【０００４】
図１Ａは、上述のＳａｋｕｒａｉ  ｅｔ．ａｌ．による米国特許第５，１２６，８０６号に記載されているような、ラテラル絶縁ゲートバイポーラトランジスタデバイス（ＬＩＧＢＴ）の形態の先行技術の一例を示す。集積デバイス３０は、ｎ型層の不純物濃度より高い不純物濃度を有するｐ型ドープ層５０と、ｐ型ドープ層５０の不純物濃度を超える不純物濃度を有するｐ＋層７０とを含む低ドープｎ型層３５に構築されている。Ｐドープ層５０には、ｐ型層５０の不純物濃度より高い不純物濃度を有するｎ＋層６０が提供されている。ｐドープ層５０およびｎ＋層６０は、エミッタ電極５５により電気的に短絡されている。コレクタ電極６５は、ｐ＋層７０にオーミック接触を形成する。絶縁膜は、ゲート誘電体４０として機能しおよびゲート電極４５を基板から分離する。
【０００５】
正電位がゲート電極４５に印加されると、ゲート誘電体４０下のｐ層５０の表面部分の導電性が反転してｎ型チャネルを形成する。ｎ＋層６０からの電子は、その後、ｎ層３５からｐ＋層７０のチャネルを通過し、そこから正孔が注入される。これにより、高抵抗率を有するｎ層３５が導電率変調されて、図１Ａのアノード（Ｃ）とカソード（Ｅ）との間に低抵抗経路を提供する。オン抵抗および優れた順方向ブロック特性が、このように実現され、様々な形態の電力スイッチングに極めて有用である。
【０００６】
スイッチング性能の改善に重点を置いた上述の実施形態の多数の変形例が存在し、それらの一部は、Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｉｃａｌ  Ｅｎｇｉｎｅｅｒｉｎｇ、第３巻、ｐｐ．３５−５２、２０１２に公開されたＫｈｏ  Ｃｈｉｎｇ  Ｔｅｅによる「Ａ  ｒｅｖｉｒｅ  ｏｆ  ｔｅｃｈｎｉｑｕｅｓ  ｕｓｅｄ  ｉｎ  Ｌａｔｅｒａｌ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ（ＬＩＧＢＴ）」と題する報告中で論じられている。
【０００７】
図１Ｂは、図１Ａのデバイスに対する等価電気回路図である。３つの端子Ｃ、Ｅ、およびＧが示されている。このデバイスはまた、外部裏面基板電極を利用している。ｎ型ＩＧＦＥＴは、そのソースおよびボディ端子を（Ｅ）で共に固定し、これらは、次いで、ボディ抵抗Ｒ１を介してラテラルバイポーラｐｎｐトランジスタのコレクタ層（Ｃ）に接続される。ラテラルｐｎｐトランジスタのベース端子が、可変抵抗Ｒ２を介してＩＧＦＥＴのドレインにどのように接続されるかについても示されており、後者は導電率変調を反映する。
【０００８】
垂直寄生ｎｐｎトランジスタが、そのベースがラテラルｐｎｐトランジスタのコレクタに接続されて、図１Ｂに含まれ、ＬＩＧＢＴがサイリスタ状構造を含んでいることを示している。このサイリスタが一旦ラッチアップを引き起こすと、ＬＩＧＢＴデバイスはもはやゲート電位によっては制御されない。ラッチアップの条件はαnpn＋αpnp≧１、式中αnpnおよびαpnpは、それぞれ、寄生ｎｐｎトランジスタおよびｐｎｐトランジスタの共通ベースの電流利得である。ラッチアップのリスクを低減させるために、両方のトランジスタにおける電流利得αを低下させることが必要不可欠である。ｐｎｐトランジスタはオン状態電圧降下を受けるため、ｎｐｎトランジスタの利得は、例えば、エミッタ層下でベースドープを増大する（ベース抵抗を低減する）ことにより、抑制されなければならない。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｎ．Ｓａｋｕｒａｉ、  Ｍ．  Ｍｏｒｉ、  Ｔ．  Ｔａｎａｋａ、  "ＵＳ  Ｐａｔ  ５１２６８０６"
【非特許文献２】Ｂ．Ｂａｋｅｒｏｏｔ、  Ｊ．  Ｄｏｕｔｒｅｌｏｉｇｎｅ、  Ｐ．  Ｖａｎｍｅｅｒｂｅｅｋ、  Ｐ．  Ｍｏｅｎｓ、  "Ａ  Ｎｅｗ  Ｌａｔｅｒａｌ−ＩＧＢＴＳｔｒｕｃｔｕｒｅ  ｗｉｔｈ  ａ  Ｗｉｄｅｒ  Ｓａｆｅ  Ｏｐｅｒａｔｉｎｇ  Ａｒｅａ"、  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  ２８、  ４１６−４１８  （２００７）．
【非特許文献３】Ｅ．Ｋ．Ｃ．  Ｔｅｅ、  Ａ．  Ｈｏｌｋｅ、  Ｓ．Ｊ．  Ｐｉｌｋｉｎｇｔｏｎ、  Ｄ．Ｋ．  Ｐａｌ、  Ｎ．Ｌ．  Ｙｅｗ、  Ｗ．Ａ．Ｗ．Ｚ．  Ａｂｉｄｉｎ、  "Ａ  Ｒｅｖｉｅｗ  ｏｆ  ｔｅｃｈｎｉｑｕｅｓ  ｕｓｅｄ  ｉｎ  Ｌａｔｅｒａｌ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  （ＬＩＧＢＴ）"．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
明らかに、先行技術ハイブリッド半導体デバイスは、増幅回路として商業的に魅力的であるために、特にラッチアップに関して改善される必要がある。
【課題を解決するための手段】
【００１１】
本発明の目的は、先行技術デバイスの欠点を打開するＩＧＢＴデバイスを提供することである。これは、請求項１に定義されるデバイスにより達成される。
【００１２】
ラテラルＩＧＢＴトランジスタは、バイポーラトランジスタおよびＩＧＦＥＴを備えて提供され、ラテラルＩＧＢＴトランジスタは、ＩＧＦＥＴのドレインとバイポーラトランジスタのベースとの間の低抵抗接続と、ＩＧＦＥＴとバイポーラトランジスタとの間に配置される絶縁分離層とを有し、これによりラッチ免疫性を提供する。
【００１３】
本発明の一実施形態によれば、ラテラルＩＧＢＴトランジスタは、バイポーラｐｎｐトランジスタおよびｎチャネルＩＧＦＥＴを備えるラテラルｎチャネルＩＧＢＴトランジスタである。ラテラルｎチャネルＩＧＢＴトランジスタは、半導体基板と、半導体基板に埋め込まれおよびバイポーラｐｎｐトランジスタを少なくともカバーしている絶縁層とを備える。
【００１４】
バイポーラｐｎｐトランジスタは、
絶縁層の一部分上に配置され、半導体基板の上面に延在して、バイポーラｐｎｐトランジスタのコレクタを形成するｐ型コレクタ層と、
ｐ型コレクタ層内に配置され、半導体基板の上面に延在して、バイポーラｐｎｐトランジスタのベースを形成するｎ型ベース層と、
ｎ型ベース層内に配置され、半導体基板の上面に延在して、バイポーラｐｎｐトランジスタのエミッタを形成するｐ型エミッタ層と、
を備える。
【００１５】
ｎチャネルＩＧＦＥＴは、
半導体基板の上面から半導体基板内に延在するｐウェルと、
半導体基板の上面の近傍にあり、ゲート構造の下に配置されるチャネル層と、
ｎチャネルＩＧＦＥＴのソースを形成するｎ型ソース層と、
ｎチャネルＩＧＦＥＴのドレインを形成するｎ型ドレイン層と、
を備える。
【００１６】
実施形態によれば、ラテラルｎチャネルＩＧＢＴトランジスタは、
ｎチャネルＩＧＦＥＴのｐウェルおよびバイポーラｐｎｐトランジスタのコレクタ層に隣接するｎウェル層であって、ｎ型ベース層がコレクタ層により包囲され、ｎウェル層がコレクタ層を取り囲み、絶縁層と接触しており、バイポーラｐｎｐトランジスタのデバイス絶縁分離を提供する、ｎウェル層と、
ドレイン層からベース層に延在して、低抵抗相互接続を形成すると同時にベース層にオーミック接触を提供する低抵抗相互接続層であって、低抵抗相互接続層が、ｐウェルの上に少なくとも部分的に、コレクタ層の上に少なくとも部分的に、およびｎウェル層の上に少なくとも部分的に配置される、低抵抗相互接続層と、
を備える。
【００１７】
本発明の別の実施形態によれば、ラテラルＩＧＢＴトランジスタは、バイポーラｎｐｎトランジスタおよびｐチャネルＩＧＦＥＴを備えるラテラルｐチャネルＩＧＢＴトランジスタである。
【００１８】
ラテラルｐチャネルＩＧＢＴトランジスタは、半導体基板と、バイポーラｎｐｎトランジスタおよびＩＧＦＥＴのドレイン層の少なくとも一部分を少なくともカバーしている半導体基板に配置された埋込ｎ層とを備える。
【００１９】
バイポーラｎｐｎトランジスタは、
埋込ｎ層の一部分および半導体基板の上面に延在する一部分の上に配置されて、バイポーラｎｐｎトランジスタのコレクタを形成するｎ型コレクタ層と、
ｎ型コレクタ層内に配置され、半導体基板の上面に延在して、バイポーラｎｐｎトランジスタのベースを形成するｐ型ベース層と、
ベース層内に配置され、上側半導体基板に延在して、バイポーラｎｐｎトランジスタのエミッタを形成するｎ型エミッタ層と、
を備える。
【００２０】
ｐチャネルＩＧＦＥＴは、
半導体基板の上面から半導体基板内に延在するｎウェルと、
半導体基板の上面の近傍にあり、ゲート構造の下に配置されるチャネル層と、
ｐチャネルＩＧＦＥＴのソースを形成するｐ型ソース層と、
ｐチャネルＩＧＦＥＴのドレインを形成するｐ型ドレイン層と、
を備える。
【００２１】
実施形態によれば、ラテラルｐチャネルＩＧＢＴトランジスタは、
ｐチャネルＩＧＦＥＴのｐウェルおよびバイポーラｎｐｎランジスタのコレクタ層に隣接するｐウェル層であって、ｐ型ベース層がコレクタ層により包囲され、ｐウェル層がコレクタ層を取り囲み、埋込ｎ層と接続しており、ＩＧＦＴとｎｐｎバイポーラトランジスタとの間にデバイス絶縁分離を提供する、ｐウェル層と、
ドレイン層からベース層まで延在して、低抵抗相互接続を形成すると同時にベース層にオーミック接触を提供する、低抵抗相互接続層と、
を備える。
【００２２】
低抵抗相互接続層は、ｎウェルの上に少なくとも部分的に、コレクタ層の上に少なくとも部分的に、およびｐウェル層の上に少なくとも部分的に配置される。
【００２３】
更なる実施形態によれば、ラテラルＩＧＢＴトランジスタの半導体基板は、埋込酸化物層を備え、絶縁層は基板全体にわたって延在する酸化物層により形成される。
【００２４】
更なる実施形態によれば、ラテラルＩＧＢＴトランジスタの相互接続層は、コレクタ層への接触を可能にする開口部を備える。
【００２５】
なお更なる実施形態によれば、相互接続層１３６ｃは、低抵抗率のシリサイド層によって分路される。
【００２６】
なお可能な更なる実施形態によれば、相互接続層が、ＩＧＦＥＴのドレイン層からバイポーラトランジスタのベース層にまたがる金属ブリッジによって置き換えられる。
【００２７】
相互接続層が図２の金属ブリッジ層１３０によって置き換えられる場合、それは、多くの容量変動に伴って変化するベース電位に従う代わりに、エミッタ層１４５の電位である最も高い電位に接続される。更なる層１２５ａが、層１２０から引き出される。
【００２８】
図３のｐチャネルデバイスについて、層２２５が基板１１５と接触し、および通常は接地電位であるように、層２２０が層２３０ａから引き出される。
【００２９】
なお更なる実施形態によれば、ラテラルＩＧＢＴトランジスタは、エミッタおよびコレクタ接触層を取り囲む酸化物絶縁分離層を備える。
【００３０】
ラッチアップ免疫性は、重要な性能上の利点であり、例えば、層１４５がエミッタ層、１３６ｃがベース層、１２５がコレクタ層である、図２のラテラルｐｎｐトランジスタの弱められた利得に関連する。ベース層の低抵抗はトランジスタの利得を効果的に弱めることになり、関連コレクタ電流はゼロになる。
【００３１】
このことはまた、層１３５が層１２５ａに対して、ラッチアップへの第１ステップである、順方向にバイアスされるのを防止することになる。これはまた、基板電流を劇的に減少させることにもなる、そのことは別の重要な性能上の利点である。
【００３２】
ラッチアップ免疫性は、バイポーラトランジスタ１０２の利得が、典型的には１００〜５００の極めて高い利得に対し最適化されることを可能にする。
【００３３】
バイポーラトランジスタ１０２は更に、利得が増加されて１００００を十分に超えるダーリントン接続の２０２のようなｎｐｎトランジスタのベースを更に任意選択的に駆動する。
【００３４】
この内部増幅で、デバイスを、電力管理および信号増幅のために使用され、他の型の電子回路を、近距離通信光電子機器およびセンサ用途での電荷検出として使用される。
【００３５】
更に、図２のｎチャネルデバイスは、図３のｐチャネルデバイスと、同一チップ上で、容易に組み合わせられる。
【００３６】
例えば、電力管理用の電圧能力を更に改善するために、ＩＧＦＥＴは拡張ドレイン型である。
【００３７】
好ましい実施形態では、デバイスは、半導体製造工場により提供されるような標準低電圧ＣＭＯＳ工程で実現される。したがって、標準ＣＭＯＳ論理およびアナログ機能と容易に組み合わせられる。
【図面の簡単な説明】
【００３８】
本発明の新規の特徴が特に添付の特許請求の範囲に記載されるが、本発明は、編成および内容について、以下の詳細な説明および図面からよりよく理解されおよび評価される。
【００３９】
【図１Ａ】代表的な先行技術のラテラル絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）を描写する側断面図である。
【図１Ｂ】図１Ａの先行技術デバイスの等価回路である。
【図２】本発明によるＩＧＢＴの第１の実施形態の構造の概略説明図である。
【図３】本発明によるＩＧＢＴの第２の実施形態の構造の概略説明図である。
【図４】本発明によるＩＧＢＴの第３の実施形態の構造の概略説明図である。
【図５】本発明によるＩＧＢＴの第４の実施形態の構造の概略説明図である。
【発明を実施するための形態】
【００４０】
本発明は、これからその実施形態を示す添付の図面の助けを借りて説明される。
【００４１】
図２において、最新のＣＭＯＳ技術と容易に組み合わせることのできるラテラル（横型）ＮチャネルＩＧＢＴトランジスタ１００の好ましい実施形態が示される。このＩＧＢＴは、以下に説明するように、バイポーラｐｎｐトランジスタ１０２のベースに電気的に接続されるＩＧＦＥＴトランジスタ１０１から成る。
【００４２】
基板１１５は、頂部にエピ層を有するまたは有さないシリコンウェーハから成る。この基板１１５は、好ましくは、（１００）方位のものである。基板１１５はまた、本発明の実施形態では、シリコンオンインシュレータ（ＳＯＩ）基板である。ＳＯＩ基板が使用される場合、層１２０は省略される。
【００４３】
基板の一部内に、１μｍ程度の典型的な厚さおよび１・１０17〜１・１０19ｃｍ-3の範囲の典型的なドープ濃度を有する埋込ｎ型層１２０が、形成される。層１２０の一部上に、表面に達するｐ型層１２５ｂが形成される。この層１２５ｂは、概ね０．６μｍの厚さおよび概ね１・１０18ｃｍ-3のドープ濃度を有する。層１２５ｂは、バイポーラｐｎｐトランジスタのコレクタを形成する。
【００４４】
層１２５ｂ内には、表面に達し、バイポーラｐｎｐトランジスタのベースを形成するｎ型層１２７ｂが形成される。ｎ型ベース層１２７ｂは、５・１０17〜５・１０18ｃｍ-3の範囲のドープ濃度を有し、ベース−コレクタ接合部は表面下約０．３μｍにある。このｎ型ベース層１２７ｂは、コレクタ層１２５ｂに包囲される。層１２７ｂ内には、表面に達するｐ＋層１４５が形成される。このｐ＋層の接合部深さは、約０．２μｍであり、当該層は、５・１０19ｃｍ-3の典型的な表面ドープ濃度を有する。ベース層１２７ｂに包囲される、この層は、バイポーラｐｎｐトランジスタのエミッタを形成する。
【００４５】
ｎ型ＩＧＦＥＴトランジスタは、そのチャネル層１２６を半導体表面の近傍のゲート構造１５６の真下の、ｐウェル１２５ａ内に位置する。ｎ＋層１３５は、ＩＧＦＥＴのソースを形成しており、ｎ＋層１３６ａは、ＩＧＦＥＴのドレインを形成している。これらのｎ＋層の接合部深さは約０．２μｍであり、当該層は５・１０19〜１・１０2Cｃｍ-3の範囲の典型的な表面濃度を有する。０．２μｍの典型的接合部深さおよび５・１０19ｃｍ-3の典型的表面ドープ濃度を有するｐ＋層１４０は、基板接触部として機能する。
【００４６】
ｎ型ＩＧＦＥＴは、層１２０の上に配置されそれに接触するｎ型層１３０により、バイポーラトランジスタから分離される。この層は、表面に達し、ｐｎｐトランジスタのコレクタを形成するｐ型層１２５ｂを垂直に取り囲む。この層の厚さは約０．４μｍであり、ドープ濃度は概ね１・１０18ｃｍ-3である。層１３０上には、低抵抗相互接続層１３６ｃが配置され、これが層１２５ａおよび１２５ｂ内まで延在して層１３６ａおよび１３６ｂに相互接続し、デバイスのそれぞれのドレインおよびベース接触層を形成する。
【００４７】
層１３０は、層１２０と共に、バイポーラｐｎｐトランジスタを基板から絶縁分離することになる。高ドープドレイン層１３６ａは、ＩＧＦＥＴにオーミック接触を形成し、高ドープ層１３６ｂは、層１４５がエミッタであり層１２５ｂがコレクタである、ｐｎｐトランジスタのベース層１２７ｂにオーミック接触を形成する。ｎ＋層１３６ｃは、層１２５ｂに至る前に、開口部を含み、コレクタ層をｐ＋層１４２と接触させるための空間を残す。この相互接続層の表面は、好ましくは、低抵抗率のシリサイド層（例えば、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ）によって分路される。図２に示すように、ｐ層１２５ａ、接触部ｐ＋層１４０、ｎ＋ソース１３５、ゲート電極１５６、およびドレイン層１３６ａは、エミッタを通る垂直面１２２に投影される。図２のデバイスの好ましい実施形態については、概ね０．４μｍのベース幅で、１００より大きい利得が確証されたが、このことは大きな改善のための余地があることを意味する。図３において、最新のＣＭＯＳ技術を容易に組み合わせることのできるＰチャネルＩＧＢＴトランジスタ２００の好ましい実施形態が示される。このＩＧＢＴは、以下に説明するように、バイポーラｎｐｎトランジスタ２０２のベースに電気的に接続されるｐ型ＩＧＦＥＴトランジスタ２０１から成る。
【００４８】
デバイスは、上述したように、ｐ型シリコン基板１１５を備える。基板の一部内に、埋込ｎ型層２２０が、１μｍ程度の典型的厚さおよび１・１０17〜１・１０19ｃｍ-3の範囲の典型的なドープ濃度で、形成される。一部の層２２０上には、表面に達するｎ型層２３０ｂが形成される。この層２３０ｂは、概ね０．４μｍの厚さおよび１・１０18ｃｍ-3のドープ濃度を有する。層２３０ｂは、バイポーラｎｐｎトランジスタのコレクタを形成する。
【００４９】
層２３０ｂ内には、表面に達し、バイポーラｎｐｎトランジスタのベースを形成するｐ型層２２７ｂが形成される。ｐ型ベース層２２７ｂは、５・１０17〜５・１０18ｃｍ-3の範囲のドープ濃度を有し、ベース−コレクタ接合部が、表面下約０．４μｍにある。このｐ型ベース層２２７ｂはコレクタ層２３０ｂに包囲される。
【００５０】
層２２７ｂ内には、表面に達するｎ＋層２４５が形成される。このｎ＋層の接合部深さは約０．２μｍであり、当該層は１・１０20ｃｍ-3の典型的な表面ドープ濃度を有し、ベース層２２７ｂに包囲されて、バイポーラｎｐｎトランジスタのエミッタを形成する。
【００５１】
ｐ型ＩＧＦＥＴトランジスタは、そのチャネル層２２６を半導体表面の近傍のゲート構造２５６の真下の、ｎウェル２３０ａ内に位置する。ｐ＋層２４０はＩＧＦＥＴのソースを形成し、ｐ＋層２４１ａはＩＧＦＥＴのドレインを形成している。このｐ＋層の接合部深さは、約０．２μｍであり、当該層は、１・１０19〜５・１０19ｃｍ-3の範囲の典型的な表面濃度を有する。０．２μｍの典型的な接合部深さおよび１・１０2Cｃｍ-3の典型的な表面ドープ濃度を有するｎ＋層２３５は、ｐ型ＩＧＦＥＴトランジスタに対するボディ接触部として、およびｎ層２３０ａへの接触部として機能する。表面に達するこのｎ層２３０ａは、ほぼ０．４μｍの深さおよび・ほぼ１０18ｃｍ-3のドープ濃度を有する。この層は、層２２０に接触し、層２２０上にあり、層２３０ａと２３０ｂとの間のｐウェル２２５のために空間を残す。
【００５２】
層２２５上には、高導電層２４１ｃが配置され、これが層２４１ａおよび２４１ｂと相互接続して、デバイスのそれぞれのドレインおよびベース接触部を形成する。層２２５上に配置された高導電層２４１ｃは、層２３０ａおよび２３０ｂ内まで延在し、層２４１ａおよび２４１ｂと相互接続して、デバイスのそれぞれのドレインおよびベース接触層を形成する。
【００５３】
高ドープドレイン層２４１ａは、ＩＧＦＥＴにオーミック接触を形成し、高ドープ層２４１ｂは、ｎｐｎトランジスタのベース層２２７ｂにオーミック接触を形成する。このｎｐｎトランジスタにおいて、層２４５はエミッタであり、層２３０ｂはコレクタである。ｐ＋層２４１ｃは、層２３０ｂに達する前に、開口部を含み、コレクタ層をｎ＋層２４２と接触させるための空間を残す。この相互接続層の表面は、好ましくは、低抵抗率のシリサイド層（例えば、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ）によって分路される。図３に示すように、ｎ層２３０ａ、接触部ｎ＋層２３５、ｐ＋ソース２４０、ゲート電極２５６およびドレイン層２４１ａは、エミッタを通る垂直面２２２に投影される。
【００５４】
図４において、酸化物絶縁分離のためのＳＴＩ（浅いトレンチ絶縁分離）層３１０を使用するラテラルＮチャネルＩＧＢＴトランジスタの代替的な好ましい実施形態が示される。これらの層は、約０．３μｍの深さであり、ｎ＋層とｐ＋層との間の絶縁分離を改善するが、このステップは、最新のＣＭＯＳ技術と容易に組み合わせることができる。デバイスのバイポーラ側のみが図示されている。図４において、参照数字は図２に既に示したものと同一の部分を示す。
【００５５】
基板１１５は、頂部にエピ層を有するまたは有さないシリコンウェーハから成る。この基板１１５は、好ましくは、（１００）方位のものである。基板１１５はまた、本発明の実施形態では、シリコンオンインシュレータ（ＳＯＩ）基板である。
【００５６】
基板の一部内に、１μｍ程度の典型的な厚さおよび１・１０17〜１・１０19ｃｍ-3の範囲の典型的なドープ濃度を有する埋込ｎ型層１２０が、形成される。層１２０の一部上に、表面に達するｐ型層１２５ｂが形成される。この層１２５ｂは、概ね０．４μｍの厚さおよび概ね１・１０18ｃｍ-3のドープ濃度を有する。層１２５ｂは、バイポーラｐｎｐトランジスタのコレクタを形成する。
【００５７】
層１２５ｂの一部内に、表面に達しおよびバイポーラｐｎｐトランジスタのベースを形成する、ｎ型層１２７ｂが形成される。ｎ型ベース層１２７ｂは、５・１０17〜５・１０18ｃｍ-3の範囲のドープ濃度を有し、ベース−コレクタ接合部は、表面下約０．４μｍである。このｎ型ベース層１２７ｂは、コレクタ層１２５ｂに完全には包囲されない。層１２７ｂ内には、表面に達するｐ＋層１４５が形成される。このｐ＋層の接合部深さは約０．２μｍであり、当該層は５・１０19ｃｍ-3の典型的な表面ドープ濃度を有する。この層は、ベース層１２７ｂに包囲され、バイポーラｐｎｐトランジスタのエミッタを形成する。
【００５８】
図示しないｎ型ＩＧＦＥＴ、は、層１２０の上に配置され、これに接するｎ型層１３０により、バイポーラトランジスタから分離される。この層は表面に達しおよびｐｎｐトランジスタのコレクタを形成するｐ型層１２５ｂを垂直に取り囲む。この層の厚さは約０．４μｍであり、ドープ濃度は概ね１・１０18ｃｍ-3である。この層は、層１２０と共に、バイポーラｐｎｐトランジスタを、基板から絶縁分離する。いくぶんより長い高ドープドレイン層１３６ａは、ｎ層１３０にオーミック接触を形成し、およびこれにより、ｐｎｐトランジスタのベース層１２７ｂにオーミック接触を形成する。このｐｎｐトランジスタにおいて、層１４５はエミッタであり、層１２５ｂはコレクタである、この相互接続層１３６ａの表面は、好ましくは、低抵抗率のシリサイド層（例えば、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ）によって分路される。
【００５９】
図５に、酸化物絶縁分離のためのＳＴＩ（浅いトレンチ絶縁分離）層３１０を使用するラテラルＰチャネルＩＧＢＴトランジスタの代替的な好ましい実施形態を示す。これらの層は、約０．３μｍの深さであり、ｎ＋層とｐ＋層との間の絶縁分離、図５の層３１０を参照、を改善する。このステップは、最新のＣＭＯＳ技術と容易に組み合わせられる。図５において、参照数字は図２に既に示したものと同一の部分を示す。
【００６０】
デバイスは、上述したように、ｐ型シリコン基板１１５を備える。基板の一部内には、１μｍ程度の典型的な厚さおよび１・１０17〜１・１０19ｃｍ-3の範囲の典型的なドープ濃度を有する、埋込ｎ型層２２０が形成される。層２２０の一部上に、表面に達するｎ型層２３０ｂが形成される。この層２３０ｂは、概ね０．４μｍの厚さおよび概ね１・１０18ｃｍ-3のドープ濃度を有する。層２３０ｂは、バイポーラｎｐｎトランジスタのコレクタを形成する。
【００６１】
層２３０ｂ内に、表面に達し、バイポーラｎｐｎトランジスタのベースを形成するｐ型層２２７ｂが形成される。ｐ型ベース層２２７ｂは、５・１０17〜５・１０18ｃｍ-3の範囲のドープ濃度を有し、ベース−コレクタ接合部が、表面下約０．４μｍにある。このｐ型ベース層２２７ｂは、コレクタ層２３０ｂに完全には包囲されない。
【００６２】
層２２７ｂ内には、表面に達するｎ＋層２４５が形成される。このｎ＋層の接合部深さは約０．２μｍであり、当該層は１・１０2Cｃｍ-3の典型的な表面ドープ濃度を有する。この層は、ベース層２２７ｂに包囲され、バイポーラｎｐｎトランジスタのエミッタを形成する。
【００６３】
ｐ型ＩＧＦＥＴトランジスタは、そのチャネル層２３６を半導体表面の近傍にゲート構造２５６の真下の、ｎウェル２３０ａ内に位置する。ｐ＋層２４０はＩＧＦＥＴのソースを形成しており、ｐ＋層２４１ａはＩＧＦＥＴのドレインを形成している。このｐ＋層の接合部深さは約０．２μｍであり、当該層は、１・１０19〜５・１０19ｃｍ-3の範囲の典型的な表面濃度を有する。０．２μｍの典型的な接合部および１・１０2Cｃｍ-3の典型的な表面ドープ濃度を有するｎ＋層２３５は、ｐ型ＩＧＦＥＴトランジスタに対するボディ接触部としておよびｎ層２３０ａへの接触部として機能する。表面に達するこのｎ層２３０ａは、ほぼ０．４μｍの深さおよびほぼ１・１０18ｃｍ-3のドープ濃度を有する。この層は、層２２０と接触し、層２２０の上にあり、層２３０ａと２３０ｂとの間のｐウェル２２５のために空間を残す。
【００６４】
いくぶんより長い高ドープドレイン層２４１ａは、層２２５内まで延在し、およびｎｐｎトランジスタのベース層２２７ｂにオーミック接触２４１ｂを形成する。このｎｐｎトランジスタにおいて、層２４５はエミッタであり、層２３０ｂはコレクタである。この相互接続層の表面は、好ましくは、低抵抗率のシリサイド層（例えば、ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ）によって分路される。
【００６５】
本発明の一部として上に詳述した、説明に係るデバイスおよび機能は、ドリフト層２０が、我々の実施形態では、先行技術ドリフト層の高抵抗率、典型的には１０キロオーム、と比べて極めて低い抵抗率、典型的には２０オーム／平方、を有する幾分拡張されたレイン拡散によって置き換えられている点で、図１Ａの先行技術装置とは極めて異っている。先行技術のデバイスの必須機能の、導電率変調はそのため生じないことになる。更に、先行技術デバイスとは対照的に、本発明で実装されるトランジスタ構造は全て標準型であり、特別な処理工程およびレイアウトステップおよび修正を必要としない。ラテラルＩＧＦＥＴと組み合わせた縦型バイポーラトランジスタの使用ならびに任意のラテラルｐｎｐおよび／またはｎｐｎトランジスタ（複数可）、後者は先行技術デバイスの必須部品、はラッチアップ問題のリスクを低減し、我々の発明を先行技術から区別させる。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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