(57)【特許請求の範囲】
【請求項１】
基板上に配設されたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた酸化物半導体層と、
前記酸化物半導体層の表面に、互いに間を開けて接するソース電極およびドレイン電極と、
前記酸化物半導体層の上に設けられた絶縁膜と、を備え、
前記酸化物半導体層はインジウム、セリウムおよび亜鉛を少なくとも含み、
前記酸化物半導体層の前記絶縁膜側の前記セリウムの濃度は、前記ゲート絶縁膜側と比べて高く、前記酸化物半導体層の前記絶縁膜側の表面内が、前記ゲート絶縁膜側の表面内と比べて亜鉛の濃度が少ない薄膜トランジスタ。
【請求項２】
前記酸化物半導体層の前記絶縁膜側の表面内の亜鉛濃度は、前記ゲート絶縁膜側の表面内の亜鉛濃度よりも１〜４５％低い、請求項１記載の薄膜トランジスタ。
【請求項３】
前記酸化物半導体層の前記絶縁膜側の表面内のセリウムの原子量は、前記酸化物半導体層の全体の原子量に対して０．１〜３％である、請求項１記載の薄膜トランジスタ。
【請求項４】
前記酸化物半導体層のキャリア濃度は１×１０１１個／ｃｍ３〜１×１０１５個／ｃｍ３の範囲である、請求項１記載の薄膜トランジスタ。
【請求項５】
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上の前記ゲート電極に対向する位置に酸化物半導体層を形成する工程と、
（ｄ）前記酸化物半導体層の表面に、互いに間を開けて接するソース電極およびドレイン電極を形成する工程と、
（ｅ）前記酸化物半導体層、前記ソース電極および前記ドレイン電極の上に絶縁膜を形成する工程と、を備え、
前記工程（ｃ）は、
少なくともインジウムおよび亜鉛を含む酸化物半導体で前記酸化物半導体層を形成する工程を含み、
前記工程（ｄ）と前記工程（ｅ）との間に、
（ｆ）前記基板をヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝す工程を備えることで、前記酸化物半導体層の前記絶縁膜側のセリウムの濃度を前記亜鉛の濃度よりも高くする、薄膜トランジスタの製造方法。
【請求項６】
前記工程（ｄ）は、
前記酸化物半導体層が形成された前記基板上に導電膜を形成する工程と、
前記導電膜上に写真製版工程でフォトレジストパターンを形成し、該フォトレジストパターンをエッチングマスクとして、前記導電膜を選択的にエッチングして前記ソース電極および前記ドレイン電極を形成する工程を含み、
前記工程（ｆ）は、
前記フォトレジストパターンを除去する前の前記基板を前記ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝す工程を含む、請求項５記載の薄膜トランジスタの製造方法。
【請求項７】
前記工程（ｆ）は、
前記基板を前記ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に５秒〜６０秒間曝す工程を含む、請求項５記載の薄膜トランジスタの製造方法。
【請求項８】
前記工程（ｆ）は、
前記基板を前記ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に浸漬する工程を含む、請求項５記載の薄膜トランジスタの製造方法。
【請求項９】
前記工程（ｆ）は、
前記基板に前記ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液を浴びせる工程を含む、請求項５記載の薄膜トランジスタの製造方法。
【請求項１０】
請求項１記載の薄膜トランジスタが前記基板上にマトリックス状に複数配設された薄膜トランジスタ基板。
【請求項１１】
請求項１０記載の薄膜トランジスタ基板と、
前記薄膜トランジスタ基板に間隔を開けて対向して配設された対向基板と、
前記薄膜トランジスタ基板と前記対向基板との間に保持された液晶層とを備える、液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよび薄膜トランジスタをスイッチングデバイスとして用いた薄膜トランジスタ基板に関する。
【背景技術】
【０００２】
スイッチングデバイスとして薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称）がアレイ状に配列形成されたＴＦＴアクティブマトリックス基板（以下「ＴＦＴ基板」と呼称）は、例えば液晶表示装置（Liquid Crystal Display：以下「ＬＣＤ」と呼称）等の電気光学装置に利用されている。
【０００３】
ＴＦＴに代表される半導体装置は、低消費電力および薄型であるという特徴がある。このような半導体装置の特徴を活かして、ＣＲＴ（Cathode Ray Tube）に代わって、フラットパネルディスプレイへの応用がなされるようになった。
【０００４】
フラットパネルディスプレイに用いられるＬＣＤでは、一般に、ＴＦＴ基板と対向基板との間に液晶層が設けられている。このようなＴＦＴ基板および対向基板の外側にはそれぞれ偏光板が設けられ、透過型および半透過型のＬＣＤでは、ＴＦＴ基板または対向電極の偏光板のさら外側にバックライトユニットが設けられている。また、カラー表示のＬＣＤでは、例えば対向基板に１色または２色以上のカラーフィルタが設けられており、良好なカラー表示が得られる。
【０００５】
従来、液晶表示装置用のＴＦＴ基板のスイッチングデバイスにおいては、一般的にアモルファスシリコン（Ｓｉ）が半導体の活性層（チャネル層）として用いられていた。しかし近年では、酸化物半導体が活性層に用いられたＴＦＴの開発が盛んになされている。
【０００６】
酸化物半導体は、アモルフアスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）などを添加した材料が主に用いられている。
【０００７】
ただし、酸化物半導体は、アモルファスシリコンよりも信頼性が劣るとされている。例えば、酸化物半導体の電気特性の時間に対する変化量がアモルファスシリコンに比べて大きく、酸化物半導体を使用したＴＦＴの閾値がアモルファスシリコンを使用したＴＦＴの閾値に比べてシフトしやすいとされている。これは酸化物半導体の電気特性を決めているのは酸化物半導体中の酸素欠損であるが、酸素は吸着、脱離し易いからである。
【０００８】
例えば、特許文献１および特許文献２には、酸化物半導体電気特性の劣化を抑制するために、酸化物半導体を積層させた構造が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１４−１３１０２５号公報
【特許文献２】特開２０１４−３０００１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１および特許献２の積層構造を用いる場合、成膜工程が複数回必要となりスループットが低下する。また、酸化物半導体それぞれのドープ材料が細かく設定されているため、成膜材料（例えばスパッタターゲット）の作成、管理が難しいといった問題がある。
【００１１】
本発明は上記のような問題を解決するためになされたものであり、酸化物半導体を使用した薄膜トランジスタにおいても、電気特性の変化が抑制され、ＴＦＴ動作の信頼性を高めた薄膜トランジスタを得ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る薄膜トランジスタは、基板上に配設されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた酸化物半導体層と、前記酸化物半導体層の表面に、互いに間を開けて接するソース電極およびドレイン電極と、前記酸化物半導体層の上に設けられた絶縁膜と、を備え、前記酸化物半導体層はインジウム、セリウムおよび亜鉛を少なくとも含み、前記酸化物半導体層の前記絶縁膜側の前記セリウムの濃度は、前記ゲート絶縁膜側と比べて高く、前記酸化物半導体層の前記絶縁膜側の表面内が、前記ゲート絶縁膜側の表面内と比べて亜鉛の濃度が少ない。
【発明の効果】
【００１３】
本発明係る薄膜トランジスタによれば、電気特性の変化が抑制され、ＴＦＴ動作の信頼性を高めた薄膜トランジスタを得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る実施の形態の液晶表示装置の構成を示す斜視図である。
【図２】本発明に係る実施の形態のＴＦＴ基板の構成を示す平面図である。
【図３】本発明に係る実施の形態のＴＦＴ基板の画素の構成を示す平面図である。
【図４】本発明に係る実施の形態のＴＦＴ基板の画素の構成を示す断面図である。
【図５】本発明に係る実施の形態のＴＦＴ基板の製造工程を示す断面図である。
【図６】本発明に係る実施の形態のＴＦＴ基板の製造工程を示す断面図である。
【図７】本発明に係る実施の形態のＴＦＴ基板の製造工程を示す断面図である。
【図８】本発明に係る実施の形態のＴＦＴ基板の製造工程を示す断面図である。
【図９】本発明に係る実施の形態のＴＦＴ基板の製造工程を示す断面図である。
【図１０】本発明に係る実施の形態のＴＦＴ基板の製造工程を示す断面図である。
【図１１】本発明に係る実施の形態の半導体層におけるキャリア濃度の測定結果をテーブルで示す図である。
【図１２】本発明に係る実施の形態の半導体層におけるキャリア濃度の測定結果をグラフで示す図である。
【図１３】本発明に係る実施の形態の半導体層における原子の比率を測定した結果をテーブルで示す図である。
【図１４】本発明に係る実施の形態の半導体層における原子の比率を測定した結果をグラフで示す図である。
【図１５】本発明に係る実施の形態の薄膜トランジスタのドレイン電流−ゲート電圧特性の試験結果を示す図である。
【図１６】本発明に係る実施の形態の薄膜トランジスタのキャリア濃度とゲートの閾値電圧との関係をグラフで示す図である。
【発明を実施するための形態】
【００１５】
＜液晶表示装置の全体構成＞
図１はＴＦＴ基板を備えた液晶表示装置１０００の構成を模式的に示す斜視図である。以下、図１を用いて液晶表示装置１０００の構成について説明する。
【００１６】
図１に示すように液晶表示装置１０００は、光源１００１、導光板１００２、偏光板１００３、ＴＦＴ基板１００４、液晶層１００５、対向基板１００６および偏光板１００７を備えている。
【００１７】
光源１００１は、液晶表示装置１０００全体の光源であり、例えば発光ダイオードなどが用いられる。面状の導光板１００２は、その１つの端面の外側に設けられた光源１００１から入射された光を、導光板１００２の主面全体から出射するように導く。光源１００１および導光板１００２を合わせてバックライトユニットと呼称することもある。
【００１８】
導光板１００２の光出射側の主面上には、偏光板１００３、ＴＦＴ基板１００４、液晶層１００５、対向基板１００６および偏光板１００７が、この順に配設される。このように、対向基板１００６とのＴＦＴ基板１００４との間に液晶層１００５が挟持されている。
【００１９】
ここで、液晶表示装置１０００の動作の概略を説明する。ＴＦＴ基板１００４に形成されたＴＦＴは、外部からの信号に応じて液晶層１００５に印加する電界を制御することにより、液晶層１００５の液晶の偏光方向を制御する。このようなＴＦＴ基板１００４を偏光板１００３、液晶層１００５、対向基板１００６および偏光板１００７と組み合わせ、導光板１００２から出射された光１００８を画素ごとに透光または遮光することで、液晶表示装置１０００に所望の画像を表示することができる。
【００２０】
＜実施の形態＞
本実施の形態に係るＴＦＴ基板は、スイッチングデバイスとしてＴＦＴがマトリックス状に配列形成されたアクティブマトリックス基板であるものとして説明する。なお、本実施の形態に係るＴＦＴ基板は、図１を用いて説明したように、液晶表示装置に代表される平面型表示装置（フラットパネルディスプレイ）などに用いられる。
【００２１】
＜ＴＦＴ基板の全体構成＞
図２は、本発明に係る実施の形態のＴＦＴ基板の全体構成を模式的に説明する平面図であり、ここでは、ＬＣＤ用のＴＦＴ基板を例に採っている。
【００２２】
図２に示すＴＦＴ基板２００（図１のＴＦＴ基板１００４に対応）は、画素ＴＦＴ２０１がマトリックス状に配列されたＴＦＴアレイ基板であり、表示領域２０２と、表示領域２０２を囲むように設けられた額縁領域２０３とに大きく分けられる。
【００２３】
表示領域２０２には、複数のゲート配線（走査信号線）３、複数の補助容量配線２１０および複数のソース配線（表示信号線）９が配設され、複数のゲート配線３は互いに平行に配設され、複数のソース配線９は、複数のゲート配線３と直交して交差するように互いに平行に配設されている。図２では、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線９が縦方向（Ｙ方向）に延在するように配設されている。
【００２４】
そして、隣接する２本のゲート配線３および隣接する２本のソース配線９に囲まれた領域が画素２０４となるので、ＴＦＴ基板２００では、画素２０４がマトリックス状に配列された構成となる。
【００２５】
図２では、一部の画素２０４について、その構成を拡大して示しており、画素２０４内には、少なくとも１つの画素ＴＦＴ２０１が配設されている。画素ＴＦＴ２０１はソース配線９とゲート配線３の交差点近傍に配置され、画素ＴＦＴ２０１のゲート電極がゲート配線３に接続され、画素ＴＦＴ２０１のソース電極がソース配線９に接続され、画素ＴＦＴ２０１のドレイン電極は透過画素電極１１に接続されている。また、透過画素電極１１には補助容量２０９が接続され、複数のゲート配線３のそれぞれと平行に設けられた補助容量配線２１０が、補助容量電極を兼ねている。
【００２６】
ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５と表示信号駆動回路２０６とが設けられている。ゲート配線３は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３まで延在しており、ゲート配線３は、ＴＦＴ基板２００の端部で、走査信号駆動回路２０５に接続されている。
【００２７】
ソース配線９も同様に表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３まで延在しており、ソース配線９は、ＴＦＴ基板２００の端部で、表示信号駆動回路２０６に接続されている。
【００２８】
また、走査信号駆動回路２０５の近傍には、外部との接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、外部との接続基板２０８が配設されている。なお、接続基板２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００２９】
接続基板２０７および２０８のそれぞれを介して、走査信号駆動回路２０５および表示信号駆動回路２０６に外部からの各種信号が供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線３に供給する。このゲート信号によって、ゲート配線３が順次選択される。表示信号駆動回路２０６は、外部からの制御信号および表示データに基づいて表示信号をソース配線９に供給する。これにより、表示データに応じた表示電圧を各画素２０４に供給することができる。
【００３０】
なお、走査信号駆動回路２０５と表示信号駆動回路２０６は、ＴＦＴ基板２００上に配置される構成に限られるものではなく、例えば、ＴＣＰ（Tape Carrier Package）で駆動回路を構成し、ＴＦＴ基板２００とは別の部分に配置しても良い。
【００３１】
また、補助容量配線２１０は、後に平面図を用いて説明するように透過画素電極１１と平面視的に一部が重複（重畳）するように構成され、透過画素電極１１を一方の電極とし、補助容量配線２１０の一部を他方の電極として補助容量２０９を形成する。なお、透過画素電極１１と重畳した部分の補助容量配線２１０が補助容量電極５として機能する。全ての補助容量配線２１０は表示領域外で電気的に結束し、例えば表示信号駆動回路２０６から共通電位が供給される。
【００３２】
画素ＴＦＴ２０１は、透過画素電極１１に表示電圧を供給するためのスイッチングデバイスとして機能し、ゲート配線３から入力されるゲート信号によって画素ＴＦＴ２０１のＯＮとＯＦＦが制御される。そして、ゲート配線３に所定の電圧が印加され、画素ＴＦＴ２０１がＯＮすると、ソース配線９から電流が流れるようになる。これにより、ソース配線９から、画素ＴＦＴ２０１のドレイン電極に接続された透過画素電極１１に表示電圧が印加され、透過画素電極１１と対向電極（図示せず）との間に、表示電圧に応じた電界が生じる。透過画素電極１１と対向電極との間には液晶によって補助容量２０９と並列に液晶容量（図示せず）が形成される。なお、In-Plane-Switching方式およびＦＦＳ（Fringe-Field-Switching）方式の液晶表示装置の場合、対向電極はＴＦＴ基板２００側に配置される。
【００３３】
これらの液晶容量と補助容量２０９によって透過画素電極１１に印加された表示電圧が一定期間保持される。なお、ＴＦＴ基板２００の表面には、配向膜（図示せず）が形成されていても良い。
【００３４】
また、図１を用いて説明した対向基板１００６のように、ＴＦＴ基板２００に対向して対向基板が配置される。対向基板１００６は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板１００６には、カラーフィルタ、ブラックマトリックス（ＢＭ）および配向膜等が形成され、液晶表示装置の方式によっては対向電極も対向基板１００６に形成される。
【００３５】
そして、図１を用いて説明したようにＴＦＴ基板１００４（ＴＦＴ基板２００）と対向基板１００６とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板１００４と対向基板１００６との間に液晶層１００５が配置される。さらに、ＴＦＴ基板１００４および対向基板１００６の外側の面には、偏光板１００３、１００７および位相差板等が設けられる。また、以上のように構成された液晶表示装置の視認側とは反対側には、光源１００１および導光板１００２を含むバックライトユニット等が配設される。
【００３６】
＜液晶表示装置の動作＞
ここで、図１および図２を用いて液晶表示装置１０００の動作をさらに説明する。透過画素電極１１と、対向電極との間の電界によって、液晶層１００５の液晶が駆動されると、液晶層１００５の液晶の配向方向が変化する。これにより、液晶層１００５を通過する光の偏光状態が変化する。つまり、偏光板１００３を通過して直線偏光となった後に液晶層１００５を通過する光の偏光状態も変化する。具体的には、バックライトユニットからの光は、ＴＦＴ基板１００４側の偏光板１００３によって直線偏光になる。そして、この直線偏光が液晶層１００５を通過することによって、偏光状態が変化する。
【００３７】
従って、対向基板１００６側の偏光板１００７を通過する光量が、偏光状態、ひいては上述の電界によって変化する。すなわち、バックライトユニットから液晶表示装置を透過する透過光のうち、視認側の偏光板１００７を通過する光１００８の光量を、上述の電界によって変化させることができる。このような構成において、画素ごとに表示電圧を制御することによって、液晶表示装置に所望の画像を表示することができる。
【００３８】
＜ＴＦＴ基板の画素の構成＞
次に、図３および図４を参照して、本実施の形態のＴＦＴ基板２００の構成について説明する。図３は、図２に示した画素２０４の平面構成を示す平面図であり、図４は、図３におけるＸ−Ｘ線での断面構成(ゲート配線−ソース配線交差部、画素ＴＦＴ部、画素−ドレインコンタクト部、画素電極部および補助容量部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてＴＦＴ基板２００は透過型の液晶表示装置に用いるものとして説明する。
【００３９】
図３に示すように、その一部がゲート電極２を構成するゲート配線３がＸ方向に延在するように配設され、また、その一部が補助容量電極を構成する補助容量配線２１０がゲート配線３に平行してＸ方向に延在するように配設されている。また、Ｙ方向に延在するソース配線９からは、Ｘ方向に延在する分岐配線９１が分岐し、その先端部分がゲート電極２の上方に重畳しソース電極７となっている。
【００４０】
そして、隣接する２本のゲート配線３および隣接する２本のソース配線９に囲まれた画素領域において透過画素電極１１が設けられており、透過画素電極１１はドレイン電極８に接続されている。
【００４１】
ゲート配線３は、その線幅が他の部分よりも広くなった部分がゲート電極２として機能し、ゲート電極２上には酸化物半導体で構成される半導体層１２（半導体層）が設けられ、ソース電極７およびドレイン電極８は、互いに間を開けて半導体層１２に接続されている。これらにより画素ＴＦＴ２０１が構成されている。なお、画素ＴＦＴ２０１の動作時には、ソース電極７とドレイン電極８との間の半導体層１２内にチャネル部１３が形成される。
【００４２】
画素領域において、補助容量配線２１０は、Ｙ方向に延在する２つの分岐配線１１５を有している。分岐配線１１５は、画素領域のソース配線９側の２つの端縁部に該当する部分に設けられ、補助容量配線２１０のうち補助容量電極５となる部分と分岐配線１１５とで平面視形状がΠ（パイ）の字状となるように構成されている。そして、補助容量電極５および分岐配線１１５と。これらに重畳する透過画素電極１１との間に補助容量２０９（図２）が形成される。なお、補助容量電極５と分岐配線１１５とで構成される形状は、Πの字状に限ったものではなく、所望の補助容量が得られるのであれば、直線状でも、Ｌ字状でも良い。
【００４３】
また、額縁領域にまで延在するゲート配線３のそれぞれの端部はゲート端子４となっており、ゲート端子部コンタクトホール１６を介してゲート端子パッド１８が接続され、ゲート端子パッド１８を介して、外部からの映像の走査信号がゲート端子４に与えられる構成となっている。
【００４４】
同様に、額縁領域にまで延在するソース配線９のそれぞれの端部はソース端子１０となっており、ソース端子部コンタクトホール１７を介してソース端子パッド１９が接続され、ソース端子パッド１９を介して、外部からの映像信号がソース端子１０に与えられる構成となっている。
【００４５】
また、全ての補助容量配線２１０は額縁領域において電気的に結束され、共通電位が与えられる構成となっている。
【００４６】
次に、図４を用いて画素２０４の断面構成を説明する。図４に示すようにＴＦＴ基板２００は、例えば、ガラス、プラスチック等の透明絶縁性基板である基板１上に形成され、基板１上には同じ導電膜が選択的に配設されて配線および電極を構成している。
【００４７】
すなわち、ゲート電極２、ゲート配線３、ゲート端子４および補助容量配線２１０は、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）およびこれらに他の元素を微量に添加した合金等を用いた単層膜または多層膜で構成されている。
【００４８】
そして、これらを覆うように絶縁膜６が配設されている。なお、絶縁膜６は、画素ＴＦＴ２０１の部分ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。ゲート絶縁膜６は、窒化シリコン膜とその上に形成された酸化シリコン膜との積層膜で構成されている。
【００４９】
図４の画素ＴＦＴ部に示されるように画素ＴＦＴ２０１の形成領域では、ゲート絶縁膜６を介してゲート電極２に対面するように半導体層１２が設けられている。ここでは、半導体層１２は平面視でゲート電極２と重なるようゲート絶縁膜６の上に形成され、ゲート電極２の上方内に収まるように構成されている。
【００５０】
半導体層１２は、酸化物半導体で形成されており、少なくともインジウム（Ｉｎ）および亜鉛（Ｚｎ）を含んだ酸化物半導体、例えば、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ２Ｏ３）およびＺｎＯを配合したＩｎ−Ｚｎ−Ｏ系の酸化物半導体を用いることができる。また、インジウムおよび亜鉛の以外に他の金属を添加しても良い。他の金属としては、Ａｌ（アルミニウム）、Ｔｉ（チタニウム）、Ｇａ（ガリウム）、Ｇｅ（ゲルマニウム）、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｓｉ（シリコン）、Ｓｎ（スズ）、Ｌａ（ランタニウム）、Ｃｅ（セリウム）およびＨｆ（ハフニウム）などが挙げられ、これらの金属を１種または２種以上添加しても良い。例えば、Ｉｎ−Ｚｎ−Ｏ系の酸化物半導体にＧａを加えたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体で形成しても良い。
【００５１】
また、本実施の形態の酸化物半導体層（半導体層１２）の導電率は、例えば１×１０−７〜１０Ｓ／ｃｍであるものとする。また、酸化物半導体層のキャリア濃度は、例えば１×１０１１〜１×１０１８個／ｃｍ３の範囲にあるものとする。導電率が１０Ｓ／ｃｍよりも大きい場合、あるいはキャリア濃度が１×１０１８個／ｃｍ３よりも大きい場合には、電気が常時流れやすくなり、半導体層としてのスイッチング機能を示さないことがあるからである。酸化物半導体層の導電率が、例えば１×１０−５〜１０−１Ｓ／ｃｍ、あるいはキャリア濃度が、例えば１×１０１１〜１×１０１５個／ｃｍ３の範囲であればより好ましい。
【００５２】
このような酸化物半導体層をチャネル層として用いることで、アモルファスシリコンよりも高い移動度を有するＴＦＴを実現することができ、動作速度を向上させることができる。また、アモルファスシリコンを用いたＴＦＴと比べて製造工程を簡素化することができる。
【００５３】
そして、半導体層１２上には、導電膜で構成されるソース電極７およびドレイン電極８が互いに間隔を開けて接するように配設され、画素ＴＦＴ２０１の動作時には、ソース電極７とドレイン電極８との間の半導体層１２内にチャネル部１３が形成される。
【００５４】
また、画素ＴＦＴ部のソース電極７およびドレイン電極８、ゲート−ソース配線交差部のソース配線９および分岐配線９１、ソース端子部のソース端子１０は保護絶縁膜１４で覆われている。なお、保護絶縁膜１４は、ゲート端子部のゲート絶縁膜６上を覆うと共に、画素電極部および補助容量部のゲート絶縁膜６上も覆っている。
【００５５】
画素電極部においては保護絶縁膜１４上に透明導電膜で構成される透過画素電極１１が形成され、透過画素電極１１は、保護絶縁膜１４を貫通してドレイン電極８に達する画素ドレインコンタクトホール１５を介して、ドレイン電極８に接続される構成となっている。透過画素電極１１は、画素ドレインコンタクトホール１５上から補助容量電極５の上方にかけて延在しており、透過画素電極１１と補助容量電極５（分岐配線１１５含む）との間に補助容量２０９（図２）が形成される。
【００５６】
また、ソース端子部においては、保護絶縁膜１４を貫通してソース端子１０に達するソース端子部コンタクトホール１７を介して、ソース端子パッド１９がソース端子１０に接続される構成となっている。ソース端子パッド１９は表示信号駆動回路２０６（図２）に電気的に接続され、表示信号駆動回路２０６から表示信号がソース配線９に供給可能となっている。
【００５７】
また、ゲート端子部においては、保護絶縁膜１４およびゲート絶縁膜６を貫通してゲート端子４に達するゲート端子部コンタクトホール１６を介して、ゲート端子パッド１８がゲート端子４に接続される構成となっている。ゲート端子パッド１８は走査信号駆動回路２０５（図２）に電気的に接続され、走査信号駆動回路２０５から走査信号がゲート配線３に供給可能となっている。
【００５８】
＜製造方法＞
次に、本実施の形態のＴＦＴ基板２００の製造方法について、製造工程を順に示す断面図である図５〜図１０を用いて説明する。なお、図５〜図１０は、図４に示す断面図に対応する断面図であり、図４は最終工程を示す断面図に相当する。
【００５９】
まず、ガラス等の透明絶縁性基板である基板１を洗浄液または純水を用いて洗浄する。なお、本実施の形態では厚さ０．５ｍｍの無アルカリガラス基板を基板１として用いた。
【００６０】
そして、洗浄後の基板１上に、第１の導電膜（図示せず）を形成し、それをパターニングすることによって、図５に示すように、基板１上にゲート電極２、ゲート配線３、ゲート端子４および補助容量電極５（補助容量配線２１０含む）を形成する。
【００６１】
ここで、第１の導電膜としては、例えばＡｌ、Ｃｒ、Ｃｕ、Ｍｏおよびこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属および合金を２層以上形成した積層膜を第１の導電膜として用いても良い。これらの金属および合金を用いることによって、比抵抗値が５０μΩｃｍ以下（導電率が２×１０４Ｓ／ｃｍ以上）の低抵抗膜を得ることができる。
【００６２】
なお、本実施の形態においては第１の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法によってＭｏ膜を２００ｎｍの厚さに形成する。その後、Ｍｏ膜上にレジスト材を塗布し、塗布したレジスト材をフォトマスクを用いて露光し、レジスト材を感光させる。次に、感光させたレジスト材を現像して、レジスト材をパターニングすることでフォトレジストパターンを得る。以後、フォトレジストパターンを形成する一連の工程を写真製版工程（フォトリソグラフィープロセス）と呼称する。
【００６３】
この１回目の写真製版工程で得られたフォトレジストパターン（図示せず）をエッチングマスクとして、Ｍｏ膜を選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図５に示すように、基板１上に、ゲート電極２、ゲート配線３、ゲート端子４および補助容量電極５（補助容量配線２１０含む）を形成する。
【００６４】
このエッチングプロセスでは、公知であるリン酸（Phosphoric acid）、硝酸（Acetic acid）および酢酸（Nitric acid）を含む溶液（以下「ＰＡＮ溶液」と呼称）によるウェットエッチングを用いることができる。ＰＡＮ溶液としては、リン酸が４０〜９３ｗｔ％（重量％）、酢酸が１〜４０ｗｔ％、硝酸が０．５〜１５ｗｔ％の範囲のものが好ましい。なお、本実施の形態においては、リン酸７０ｗｔ％、酢酸７ｗｔ％、硝酸５ｗｔ％および水を含むＰＡＮ溶液を用い、その液温を２５℃に設定してＭｏ膜をエッチングした。
【００６５】
次に、図６に示す工程において、基板１上にゲート絶縁膜６を形成して、ゲート電極２、ゲート配線３、ゲート端子４および５（補助容量配線２１０含む）をゲート絶縁膜６で覆う。ゲート絶縁膜６は、例えば化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いて形成された酸化シリコン（ＳｉＯ）膜が用いられる。ここでは、シラン（ＳｉＨ４ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いて、厚さ３００ｎｍのＳｉＯ膜を、１５０〜４００℃の基板加熱条件下で形成する。
【００６６】
ただし、ゲート絶縁膜６はこれに限ったものではない。例えば、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、ＳｉＯ膜の下にバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層膜としても良い。ＳｉＮ膜は、例えばＳｉＨ４ガス、アンモニア（ＮＨ３）ガス、窒素（Ｎ２）ガスを用いたＣＶＤ法によって形成することができる。この場合、ＳｉＯ膜とＳｉＮ膜の積層膜の膜厚が例えば１００〜５００ｎｍとなるように、それぞれの膜の厚さを調整すれば良い。
【００６７】
次に、ゲート絶縁膜６上に、半導体層１２の材料としての酸化物半導体膜を形成する。半導体層１２は、スパッタリング法、蒸着法およびイオンプレーティング法などの物理蒸着法によって形成される。これらは、成膜室内（反応室内）に設置されているターゲット材料にプラズマまたはアーク放電を照射し、その衝撃によってターゲット材料から飛び出した材料を、基板上に堆積させる形成方法である。この場合、成膜室内には、ターゲット材料以外に、放電に必要なガス（例えばアルゴンガスなど）を導入する。さらに、基板上に堆積させる膜の組成を変化させるためのガス（例えば酸素、窒素など）も導入することもできる。
【００６８】
このように、スパッタリング法、蒸着法およびイオンプレーティング法などの物理蒸着法によれば、成膜室内に設置するターゲット材料と、導入されるガスとの組み合わせで、様々な特性を持つ薄膜を形成することができる。
【００６９】
半導体層１２の形成方法をさらに詳細に説明する。成膜室内（反応室内）に基板１を配置した後、成膜室内を減圧する。その後に、成膜室内にて金属酸化物をターゲット材料に用いた物理蒸着法によって酸化物半導体層を形成する。なお、ターゲット材料には、例えばＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］が用いられ、物理蒸着法としては、例えばスパッタリング法が用いられる。
【００７０】
なお、公知のＡｒガスまたはＫｒガスを用いたスパッタリング法で酸化物ターゲットをスパッタリングすると、酸素の原子組成比が化学量論組成よりも少なく、酸素イオンが欠乏した状態（［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］の例ではＯの組成比が４未満）の酸化物半導体層が形成されてしまう。このため、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングを行うことが望ましい。本実施の形態では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いてスパッタリングを行い、４０ｎｍの厚さの酸化物半導体層を形成した。
【００７１】
ゲート絶縁膜６上に酸化物半導体層を形成した後、当該酸化物半導体層上にレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターン（図示せず）を形成し、当該フォトレジストパターンをエッチングマスクとして、酸化物半導体層を選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図６に示すように、画素ＴＦＴ部のゲート電極２の上方に半導体層１２を形成した。
【００７２】
このエッチングプロセスでは、公知のカルボン酸を含む溶液によるウェットエッチングを用いることができる。カルボン酸を含む溶液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態においては、シュウ酸５ｗｔ％と水を含むシュウ酸系溶液を用いてその液温を２５℃に設定して、半導体層１２をパターニングした。
【００７３】
なお、半導体層１２の端縁部は、図３にも示すように、平面視においてゲート電極２の端縁部より外側にはみ出さず、端縁部全体がゲート電極２の端縁部の内側に収まるように、半導体層１２をパターニングする。これにより、図１においてバックライトユニットからＴＦＴ基板１００４の裏面に照射された光を、選択的に透過して表示を行う透過型ＬＣＤにおいて、ゲート電極２のパターンが遮光マスクとなって半導体層１２に光が直接入射することを抑制できる。この結果、光照射によるＴＦＴ特性の劣化を抑制することができる。
【００７４】
上記エッチングプロセスを行った後、大気中で３５０℃のアニール処理を１時間行う。この工程を行うことで、次工程のエッチングプロセスにおける半導体層１２へのエッチングダメージを低減させることができる。
【００７５】
次に、図７に示す工程において、基板１上に導電膜８Ａ（第２の導電膜）を形成し、それをパターニングすることによって、図８に示すように、ソース電極７、ドレイン電極８、ソース配線９およびソース端子１０をパターニングする。この際、半導体層１２のチャネル部１３上には間隙が形成されることとなる。
【００７６】
ここで、導電膜８Ａとしては、例えばＡｌ、Ｃｒ、Ｃｕ、Ｍｏおよびこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属および合金を２層以上形成した積層膜を導電膜８Ａとして用いても良い。これらの金属および合金を用いることによって、比抵抗値が５０μΩｃｍ以下（導電率が２×１０４Ｓ／ｃｍ以上）の低抵抗膜を得ることができる。
【００７７】
なお、本実施の形態においては導電膜８ＡとしてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法によってＭｏ膜を２００ｎｍの厚さに形成する。その後、Ｍｏ膜上にレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターン（図示せず）を形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜を選択的にエッチングしてパターニングする。
【００７８】
このエッチングプロセスでは、公知であるＰＡＮ溶液によるウェットエッチングを用いることができる。なお、本実施の形態においては、リン酸７０ｗｔ％、酢酸７ｗｔ％、硝酸５ｗｔ％および水を含むＰＡＮ溶液を用い、その液温を２５℃に設定してＭｏ膜をエッチングした。
【００７９】
次に、ヘキサニトラトセリウム（ＩＶ）酸アンモニウムを含む溶液に基板１を浸漬する。フォトレジストパターンを除去した後だと、パターニングしたソース電極７、ドレイン電極８、ソース配線９およびソース端子１０がエッチングされてしまうので、本工程はフォトレジストパターンを除去する前に行うことで、ソース電極７等が無用にエッチングされることを抑制できる。
【００８０】
ヘキサニトラトセリウム（ＩＶ）酸アンモニウムを含む溶液は、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム以外の材料が入っていても良い。そのため、市販されているクロム膜エッチング液を使用しても良い。本実施の形態では、硝酸セリウム第二アンモニウム、硝酸、過塩素酸および水を含むヘキサニトラトセリウム（ＩＶ）酸アンモニウム濃度１６％の溶液を使用し、５秒間浸漬した。
【００８１】
その後、フォトレジストパターンを除去することで、図８に示すように、半導体層１２と電気的に接続されるソース電極７およびドレイン電極８、ソース配線９およびソース端子１０を形成する。
【００８２】
次に、図９に示す工程において、ソース電極７、ドレイン電極８、ソース配線９、ソース端子１０およびチャネル部１３を覆うように保護絶縁膜１４を形成した後、保護絶縁膜１４を貫通してドレイン電極８に達する画素ドレインコンタクトホール１５、保護絶縁膜１４を貫通してソース端子１０に達するソース端子部コンタクトホール１７、保護絶縁膜１４およびゲート絶縁膜６を貫通してゲート端子４に達するゲート端子部コンタクトホール１６を形成する。
【００８３】
より具体的には、保護絶縁膜１４は、例えば、基板１を１５０〜４００℃の温度範囲内で加熱した条件下で、ＣＶＤ法を用いて厚さ３００ｎｍのＳｉＯ膜を形成することで得られる。そして、酸化シリコン膜上にレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、酸化シリコン膜を選択的にエッチングする。このエッチング工程では、公知のフッ素ガスを用いたドライエッチング法を用いることができる。
【００８４】
なお、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、ＳｉＯ膜の下にバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層膜を保護絶縁膜１４としても良い。このような積層膜でも、公知のフッ素ガスを用いたドライエッチング法を用いてコンタクトホールを形成することができる。
【００８５】
次に、図１０に示す工程において、基板１上に導電膜１１Ａ（第３の導電膜）形成し、画素ドレインコンタクトホール１５、ゲート端子部コンタクトホール１６およびソース端子部コンタクトホール１７を埋め込む。
【００８６】
導電膜１１Ａとしては透明導電膜を形成する。透明導電膜として、本実施の形態では、公知の導電性酸化物であるＩｎＺｎＯ膜（酸化インジウム（Ｉｎ２Ｏ３）と酸化亜鉛（ＺｎＯ）との重量％における混合比が９０：１０）を用いる。ここでは、公知のスパッタリング法を用いて厚さ１００ｎｍのＩｎＺｎＯ膜を形成した。ただし、透明導電膜は上述のようなＩＺＯ（Indium Zinc Oxide）膜に限定されず、ＩＴＯ（Indium Tin Oxide）膜なども用いることができる。
【００８７】
その後、導電膜１１Ａ上にレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターン（図示せず）を形成し、当該フォトレジストパターンをエッチングマスクとして、導電膜１１Ａを選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図４に示したように、透過画素電極１１、ゲート端子パッド１８およびソース端子パッド１９が形成され、ＴＦＴ基板２００が完成する。
【００８８】
このエッチングプロセスでは、公知のシュウ酸系溶液によるウェットエッチングを用いることができる。
【００８９】
なお、導電膜１１Ａに透明導電膜を用いる理由は、バックライトユニットからの光を選択的に透過して表示を行う透過型ＬＣＤにおいては、透光性の画素電極を形成する必要があるためである。一方、外光を選択的に反射して表示を行う反射型ＬＣＤにおいては、光を反射するＡｌおよび銀（Ａｇ）のような金属膜を画素電極として形成すれば良い。また反射および透過の両方を兼ね備えた半透過型ＬＣＤの場合は、光反射性および透光性の両方の特性を有した画素電極を形成すれば良い。
【００９０】
完成したＴＦＴ基板２００（図１のＴＦＴ基板１００４に対応）の表面に図示しない配向膜およびスペーサを形成する。配向膜は、液晶分子を配列させるための膜であり、ポリイミド等で構成される。また、カラーフィルタおよび配向膜を備えた対向基板１００６（図１）を準備し、ＴＦＴ基板１００４と対向基板１００６とを貼り合わせる。そして、上記のスペーサによって両基板間に形成される間隙に液晶を注入し保持する。その後、両基板の外側に偏光板１００３および１００７を配設し、ＴＦＴ基板１００４のさらに外側にバックライトユニットを配設し、対向基板１００６のさらに外側に位相差板を配設する。これによって、図１の液晶表示装置１０００を得ることができる。
【００９１】
＜ＴＦＴの信頼性向上＞
以上説明したＴＦＴ基板２００の製造方法においては、導電膜８Ａ（第２の導電膜）をエッチングによりパターニングした後、ヘキサニトラトセリウム（ＩＶ）酸アンモニウムを含む溶液に基板１を浸漬する処理を行っている。この処理は本発明に係るＴＦＴの動作特性に影響を与える処理であり本発明の特徴の１つである。以下、当該処理とＴＦＴの動作特性に影響を与える酸化物半導体層中の亜鉛の濃度について説明する。
【００９２】
なお、ヘキサニトラトセリウム（ＩＶ）酸アンモニウムを含む溶液に基板１を浸漬する代わりに、シャワータイプのエッチングシステムを用いて、基板１の上部からヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液を浴びせる方法を採っても良い。要するに、ソース電極７とドレイン電極８との間に露出する半導体層１２の表面がヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に一定の時間曝されれば良い。基板１を浸漬する場合は、比較的簡単なエッチングシステム構成で済み、シャワータイプのエッチングシステムを用いる場合は、常に新鮮な溶液による処理が可能となる。
【００９３】
ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に含まれる４価のセリウムが３価となる際に強酸化性を示す。先に説明したように、半導体層１２は酸化インジウム（Ｉｎ２Ｏ３）および酸化亜鉛（ＺｎＯ）を含んでいるが、耐酸性の高い酸化インジウムは、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に溶けないが、耐酸性が低い酸化亜鉛はヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に溶けやすい。そのため、半導体層１２におけるチャネル部１３の表面にヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液が触れることによって、半導体層１２に含まれる酸化インジウムおよび酸化亜鉛のうち、チャネル部表面の酸化亜鉛だけが選択的に減少することになる。この結果、半導体層１２の保護絶縁膜１４側の表面内では、ゲート絶縁膜６側の表面内と比べて亜鉛の濃度が減少する。また、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に含まれるセリウムが、チャネル部１３の表面に残留し、後工程のアニールなどにより、半導体層１２に取り込まれる。このため、半導体層１２の保護絶縁膜１４側の表面内のセリウムの濃度が、ゲート絶縁膜６側の表面内よりも高くなる。
【００９４】
ここで、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に浸漬する前後の半導体層１２の電気特性について説明する。酸化物半導体の電気特性は酸素欠損量に影響され、半導体層１２の形成工程および後の工程によって酸化および還元反応が起こった場合、半導体層１２の電気特性が変化する。
【００９５】
半導体層１２の材料は酸化インジウムおよび酸化亜鉛が主な材料であり、それらの酸素欠損量が電気特性に直結する。ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に浸漬すると、酸化亜鉛量が減少し、キャリア濃度が減少して比抵抗が増加する。
【００９６】
すなわち、上述したように、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液は酸化力が強く、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝される半導体層１２の表面の酸化亜鉛の一部が溶けて亜鉛の濃度が減少する。また、酸化インジウム、酸化亜鉛はどちらも酸素空孔がドナーとして機能しやすく、酸化物半導体層中のキャリアとして機能する。このため、酸化物半導体層中における酸化亜鉛の濃度が減少すると、キャリア濃度も減少し、比抵抗が増加することとなる。
【００９７】
半導体層１２において、ＴＦＴのスイッチング機能を司るチャネルは、ゲート絶縁膜６と半導体層１２との界面部分に形成される。このため、半導体層１２のゲート絶縁膜６側のキャリア濃度は、保護絶縁膜１４側のキャリア濃度と比べて高い方が望ましく、半導体層１２をヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝すことで、半導体層１２における保護絶縁膜１４側のキャリア濃度を減少させることができ、相対的に半導体層１２におけるゲート絶縁膜６側のキャリア濃度を増加させることができ、比抵抗を相対的に減少させることができる。
【００９８】
また、酸化セリウムは絶縁体であり、酸化インジウムおよび酸化亜鉛と比べて安定で比抵抗が大きい。そのため、半導体層１２の保護絶縁膜１４側の表面内が、ゲート絶縁膜６側の表面内と比べてセリウムの濃度が高くなると、亜鉛の濃度が低くなるのと同様の理由で、半導体層１２における保護絶縁膜１４側のキャリア濃度を減少させることができ、相対的に半導体層１２におけるゲート絶縁膜６側のキャリア濃度を増加させることができ、比抵抗を相対的に減少させることができる。
【００９９】
亜鉛の濃度の減少とセリウムの濃度の増加とで、半導体層１２におけるゲート絶縁膜６側のキャリア濃度を相対的に増加させる相乗効果が期待できる。この結果、半導体層１２におけるゲート絶縁膜６側のキャリア濃度が相対的にさらに増加し、比抵抗は相対的にさらに減少する。このため、酸素欠損により電気特性が変化しやすい酸化物半導体層を用いた画素ＴＦＴ２０１においても、半導体層１２のゲート絶縁膜６側の比抵抗が低減され、閾値電圧のばらつきが抑制されて電気特性の変化が抑制され、ＴＦＴ動作の信頼性を高めることができる。
【０１００】
＜ＴＦＴの信頼性向上の検証＞
本発明においては、ヘキサニトラトセリウム（ＩＶ）酸アンモニウムの持つ強力な酸化効果によって酸化物半導体層中の亜鉛が減少しセリウムが増加するという現象に着目し、発明者等が検証試験を行った結果、酸化物半導体層中のキャリア濃度が低下するという新規な知見を得たことによりなされた発明である。以下、半導体層１２におけるゲート絶縁膜６側のキャリア濃度を相対的に増加させることで、結果的にＴＦＴ動作の信頼性を高めることができる。以下、その仕組みと検証試験の結果について説明する。
【０１０１】
以下の検証試験においては、基板１をヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に浸漬する条件を変えて試験を行った。すなわち、基板１の浸漬時間を５秒とした試験を実施例１、浸漬時間を２０秒とした試験を実施例２、浸漬時間を６０秒とした試験を実施例３とした。なお、実施例３では２３０℃で１時間、大気中でのアニールを行った。また、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に浸漬しない試験を比較例１とした。
【０１０２】
なお、実施例１〜３および比較例１では、専用ＴＥＧ(Test Element Group)を用いて試験を行い、キャリア濃度を測定した。専用ＴＥＧは、一辺が１ｃｍの四角形のガラス基板上に、ゲート絶縁膜６、半導体層１２をＴＦＴ基板２００と同じ条件で順次形成し、大気中で３５０℃のアニールを１時間行った後、ＴＦＴ基板２００と同じ条件で導電膜８Ａを形成し、ＰＡＮ溶液を用いて導電膜８Ａをエッチングしたものを用いた。また、キャリア濃度の測定には、株式会社東陽テクニカ（TOYO Corporation）製のホール測定システムを用いた。
【０１０３】
図１１は、実施例１、実施例２、実施例３および比較例１における半導体層１２中のキャリア濃度の測定結果をテーブルで示しており、各ＴＥＧのヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液（ＣＡＮと表記）の浸漬時間（ｓｅｃ）と、測定されたキャリア濃度を示している。なお、ＣＡＮ浸漬０ｓｅｃとはＣＡＮに浸漬していないことを示している。図１２はキャリア濃度の測定結果をグラフで示しており、縦軸はキャリア濃度（個／ｃｍ３）を示している。
【０１０４】
図１１より、比較例１のキャリア濃度は４．５×１０１６個／ｃｍ３であり、実施例１のキャリア濃度は２．９×１０１４個／ｃｍ３であり、実施例２のキャリア濃度は１．０×１０１４個／ｃｍ３であり、実施例３のキャリア濃度は１．６×１０１１個／ｃｍ３となっており、比較例１と比べて実施例１〜３では半導体層１２のキャリア濃度が減少していることが判る。また、実施例３は実施例１および実施例２よりもさらにキャリア濃度が減少していることが判る。このことは、酸化物半導体で構成される半導体層１２をヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に浸漬することによりキャリア濃度が減少し、また、熱処理（アニール）と組み合わせることでキャリア濃度がさらに減少することを示している。なお、図１１および図１２より、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に浸漬する時間が長くなればキャリア濃度が減少する傾向であることが判るが、画素ＴＦＴとしてはキャリア濃度は１×１０１１個／ｃｍ３〜１×１０１５個／ｃｍ３の範囲とすることが望ましいので（理由は後に説明）、浸漬時間は５〜６０秒程度とすることが望ましい。なお、図１１および図１２では最短の浸漬時間を５秒としたが、１秒以下の僅かな時間でもヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に半導体層１２が曝されればキャリア濃度は減少する。
【０１０５】
図１３および１４は、実施例１、実施例２、実施例３および比較例１において、ＸＰＳ(X-ray Photoelectron Spectroscopy)を用いて、それぞれの半導体層１２におけるゲート絶縁膜６との界面と保護絶縁膜１４との界面の原子の比率を測定した結果を示す図である。
【０１０６】
図１３は、原子の比率の測定結果をテーブルで示しており、各ＴＥＧのＣＡＮの浸漬時間（ｓｅｃ）と、測定した原子の濃度（ａｔｏｍｉｃ％）を、Ｏ、Ｚｎ、Ｇａ、ＩｎおよびＣｅのそれぞれについて示している。なお、その他の原子についてはその他として示している。また、実施例１、実施例２、実施例３および比較例１におけるゲート絶縁膜６との界面においてはヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝されないので、測定結果は同じであるものとして示されている。
【０１０７】
図１４においては、測定した各原子の濃度を処理内容ごとに並べたグラフで示しており、縦軸は濃度（ａｔｏｍｉｃ％）を示している。
【０１０８】
図１３および図１４より、実施例１、実施例２、実施例３および比較例１におけるゲート絶縁膜６側界面と比較例１における半導体層１２の保護絶縁膜１４側界面は、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝されていないので、実施例１、実施例２および実施例３における保護絶縁膜１４側界面に比べて、Ｚｎ２ｐ３（亜鉛）の濃度が高く、またＣｅ３ｄ５（セリウム）の濃度が低い（測定されていない）。
【０１０９】
一方、実施例１、実施例２および実施例３における半導体層１２の保護絶縁膜１４側界面は、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝されているので、Ｚｎ２ｐ３（亜鉛）の濃度が比較的低く、またＣｅ３ｄ５（セリウム）の濃度が比較的高い。ＸＰＳによる測定結果に基づいて亜鉛の減少量を算出すると、実施例１〜３では比較例１に比べて３５〜４５％程度亜鉛が減少したこととなる。なお、実際には亜鉛濃度の減少は１％程度に止まる場合もある。また、ＸＰＳによる測定結果に基づいてセリウムの原子量を算出すると、実施例１〜３では半導体層１２全体の原子量に対して１〜３％程度となる。なお、実際には０．１％程度でもセリウムが含まれていれば半導体層１２におけるゲート絶縁膜６側のキャリア濃度を低減する効果はあると考えられる。
【０１１０】
このように、半導体層１２の保護絶縁膜１４側表面をヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝すことで、亜鉛濃度を１〜４５％減少させることができ、半導体層１２全体の原子量に対してセリウムを０．１〜３％の濃度で含ませることができる。
【０１１１】
このことは、半導体層１２がヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝されることで、亜鉛濃度が低下し、セリウムが半導体層１２に含まれることによって半導体層１２の動作特性においてキャリア濃度が低下することの証左となる。
【０１１２】
図１５は、実施例１、実施例２、実施例３および比較例１における、画素ＴＦＴのドレイン電流−ゲート電圧特性についての試験結果を示す図である。本試験においては、ＴＦＴとして動作可能なように実施の形態と同様の条件で画素ＴＦＴを形成したＴＥＧを作成した。もちろん、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液への浸漬を行った後のＴＥＧに対して保護絶縁膜１４、ソース電極７およびドレイン電極８を形成した。
【０１１３】
図１５においては、横軸にゲート電圧（Ｖ）を示し、縦軸にドレイン電流（Ａ）を示している。なお、各試験においてヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液への浸漬時間は、実施例１で５秒、実施例２で２０秒および実施例３で６０秒とし、比較例１として、ヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に浸漬しないＴＥＧを作成した。
【０１１４】
ドレイン電流−ゲート電圧特性についての試験においては、ソース電極７とドレイン電極８との間に１Ｖの電圧をかけた状態でゲート電圧を−２０Ｖから＋２０Ｖまで変化させて、その間の各々のゲート電圧についてドレイン電流を測定した。
【０１１５】
図１５において、比較例１のＴＦＴでは、ゲート電圧の立ち上がり（ゲートの閾値電圧）が−１２Ｖ付近であり、飽和電流の８０％程度まで立ち上がるまでの電圧範囲は−１２Ｖ〜−４Ｖであり、立ち上がり特性は緩やかである。これに対して、実施例１のＴＦＴ（すなわち実施の形態の画素ＴＦＴ２０１と浸漬時間が同じ）では、ゲート電圧の立ち上がり（ゲートの閾値電圧）が０Ｖ付近であり飽和電流の８０％程度まで立ち上がるまでの電圧範囲は−１Ｖ〜４Ｖの範囲であり、立ち上がり特性は急峻である。このように、実施の形態の画素ＴＦＴ２０１によれば、急峻な立ち上がり特性が得られるので、優れた電気特性の薄膜トランジスタとなる。
【０１１６】
一方、実施例２および実施例３のＴＦＴでは、ゲート電圧の立ち上がりが０Ｖ以上（２Ｖ〜４Ｖ）になっている。そのため、実施例２および実施例３のＴＦＴは、ＴＦＴ基板において、画素ＴＦＴだけでなく駆動回路内のＴＦＴとして使用することができる。すなわち、ＴＦＴにおけるゲート電極のオン電圧とオフ電圧はそれぞれ別個に設定されるが、ゲート電圧の立ち上がりが０Ｖ以上であればオフ電圧を０Ｖに設定できる。その場合、グランド電圧（＝０Ｖ)をオフ電圧として使用できるので、オフ電圧を発生させる構成が不要となり、回路構成が簡略化でき、また回路負荷の低減が可能となるので、駆動回路内のＴＦＴとして適しているからである。もちろん、実施例１のＴＦＴも駆動回路内のＴＦＴとして使用することは可能である。
【０１１７】
ＴＦＴ基板内に駆動回路を内蔵することで、最終製品である液晶パネルにおいて駆動ＩＣを実装する必要がなくなり、コスト低減にもつながる。
【０１１８】
ここで、キャリア濃度とゲートの閾値電圧との関係を示すグラフを図１６に示す。図１６においては横軸にチャネルキャリア濃度（個／ｃｍ３）を示し、縦軸にゲートの閾値電圧Ｖｔｈ（Ｖ）を示している。図１６より、キャリア濃度が３×１０１４個／ｃｍ３程度であればゲートの閾値電圧が０Ｖ付近となり、キャリア濃度が１×１０１５個／ｃｍ３程度を超えるとゲートの閾値電圧が負側にシフトすることが判る。このため、キャリア濃度は１×１０１１個／ｃｍ３〜１×１０１５個／ｃｍ３の範囲とすることが望ましい。また、キャリア濃度を１×１０１１個／ｃｍ３〜１×１０１５個／ｃｍ３の範囲とすることで、半導体層１２のゲート絶縁膜６側の比抵抗が低減され、閾値電圧Ｖｔｈのばらつきが抑制されて電気特性の変化を抑制した薄膜トランジスタを得ることができる。
【０１１９】
＜効果＞
以上説明したように、本実施の形態に係る画素ＴＦＴ２０１は、基板１上に配設されたゲート電極２と、ゲート電極２を覆うゲート絶縁膜６と、ゲート絶縁膜６を間に介して、ゲート電極２に対向する位置に設けられた半導体層１２と、半導体層１２の表面に、互いに間を開けて接するソース電極７およびドレイン電極８と、半導体層１２、ソース電極７およびドレイン電極８の上に設けられた保護絶縁膜１４と、を備え、半導体層１２はインジウムおよび亜鉛を少なくとも含み、半導体層１２の保護絶縁膜１４側の表面内が、ゲート絶縁膜６側の表面内と比べて亜鉛の濃度が少なくなっている。
【０１２０】
このため半導体層１２におけるゲート絶縁膜６側のキャリア濃度を相対的に増加させることができ、酸素欠損により電気特性が変化しやすい酸化物半導体層を用いた画素ＴＦＴ２０１においても、半導体層１２のゲート絶縁膜６側の比抵抗が低減され、閾値電圧のばらつきが抑制されて電気特性の変化が抑制され、ＴＦＴ動作の信頼性を高めることができる。
【０１２１】
また、半導体層１２の保護絶縁膜１４側の表面内の亜鉛濃度は、ゲート絶縁膜６側の表面内の亜鉛濃度よりも１〜４５％低い。このため半導体層１２におけるゲート絶縁膜６側のキャリア濃度がその分だけ相対的に増加することとなる。
【０１２２】
また、半導体層１２の保護絶縁膜１４側の表面内にセリウムを含んでいる。このため亜鉛濃度の減少との相乗効果で、半導体層１２におけるゲート絶縁膜６側のキャリア濃度をさらに低減できる。
【０１２３】
また、半導体層１２の保護絶縁膜１４側の表面内のセリウムの原子量は、半導体層１２の全体の原子量に対して１〜３％である。このため半導体層１２におけるゲート絶縁膜６側のキャリア濃度をさらに低減できる。
【０１２４】
また、半導体層１２のキャリア濃度は１×１０１１個／ｃｍ３〜１×１０１５個／ｃｍ３の範囲である。このため、ゲート電圧の立ち上がり範囲は−１Ｖ〜４Ｖとなり、急峻な立ち上がり特性が得られる。
【０１２５】
また、本発明に係る薄膜トランジスタの製造方法は、（ａ）基板１上にゲート電極２を形成する工程と、（ｂ）ゲート電極２を覆うゲート絶縁膜６を形成する工程と、（ｃ）ゲート絶縁膜６上のゲート電極２に対向する位置に半導体層１２を形成する工程と、（ｄ）半導体層１２の表面に、互いに間を開けて接するソース電極７およびドレイン電極８を形成する工程と、（ｅ）半導体層１２、ソース電極７およびドレイン電極８の上に保護絶縁膜１４を形成する工程と、を備え、工程（ｃ）は、少なくともインジウムおよび亜鉛を含む酸化物半導体で半導体層１２を形成する工程を含み、工程（ｄ）と工程（ｅ）との間に、（ｆ）基板１をヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝す工程を備える。
【０１２６】
このため半導体層１２におけるゲート絶縁膜６側のキャリア濃度を相対的に増加させることができ、酸素欠損により電気特性が変化しやすい酸化物半導体層を用いた画素ＴＦＴ２０１においても、電気特性の変化が抑制され、ＴＦＴ動作の信頼性を高めた画素ＴＦＴ２０１が得られる。
【０１２７】
また、工程（ｄ）は、半導体層１２が形成された基板１上に導電膜８Ａを形成する工程と、導電膜８Ａ上に写真製版工程でフォトレジストパターンを形成し、該フォトレジストパターンをエッチングマスクとして、導電膜８Ａを選択的にエッチングしてソース電極７およびドレイン電極８を形成する工程を含み、工程（ｆ）は、フォトレジストパターンを除去する前の基板１をヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に曝す工程を含む。このため、ソース電極７およびドレイン電極８がヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液でエッチングされることを抑制できる。
【０１２８】
また、工程（ｆ）は、基板１をヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に５秒〜６０秒間曝す工程を含む。このため、半導体層１２のキャリア濃度を１×１０１１個／ｃｍ３〜１×１０１５個／ｃｍ３の範囲とすることができる。
【０１２９】
また、工程（ｆ）は、基板をヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液に浸漬する工程を含むようにしても良い。この場合、比較的簡単なエッチングシステムの構成での処理が可能となる。
【０１３０】
また、工程（ｆ）は、基板にヘキサニトラトセリウム（ＩＶ）酸アンモニウム溶液を浴びせる工程を含むようにしても良い。この場合、常に新鮮な溶液による処理が可能となる。
【０１３１】
また、本実施の形態に係るＴＦＴ基板２００は、画素ＴＦＴ２０１が基板１上にマトリックス状に複数配設されている。このため、電気特性の変化が抑制され、信頼性の高いＴＦＴ動作により安定した動作が可能な薄膜トランジスタ基板が得られる。
【０１３２】
また、本実施の形態に係る液晶表示装置は、ＴＦＴ基板１００４と、ＴＦＴ基板１００４に間隔を開けて対向して配設された対向基板１００６と、ＴＦＴ基板１００４と対向基板１００６との間に保持された液晶層１００５とを備えている。このため、製品品質に優れた液晶表示装置が得られる。
【０１３３】
＜変形例＞
以上説明した実施の形態では、ソース電極７およびドレイン電極８、ソース配線９およびソース端子１０を形成した後、図９に示す工程において、ソース電極７、ドレイン電極８、ソース配線９、ソース端子１０およびチャネル部１３を覆うように保護絶縁膜１４を形成するものとして説明したが、保護絶縁膜１４を形成する前に、酸素（Ｏ２）または水蒸気（Ｈ２Ｏ）を含む雰囲気下で基板１に熱処理（アニール）を行っても良い。この熱処理は、２００℃以上４００℃以下の温度条件で行うことが望ましい。また、熱処理の代わりに、ＵＶ（紫外線）光を照射したり、Ｏ２ガス、Ｎ２Ｏガスを用いたプラズマに曝す処理を行っても良い。このような処理によって、実施例３と同様にキャリア濃度がさらに減少する効果が得られると共に、半導体層１２のチャネル部１３の表面の酸素欠乏状態および原子配列の乱れなどを緩和することができるため、画素ＴＦＴ２０１の動作特性をさらに向上させることができる。
【０１３４】
なお、以上説明した実施の形態のＴＦＴ基板２００は、液晶表示装置以外の表示装置に利用しても良い。例えば、有機ＥＬ（electro luminescence）ディスプレイなどの電気光学表示装置に適用することができる。また、画素ＴＦＴ２０１を、電気光学表示装置以外の半導体装置に用いられる薄膜トランジスタとして使用しても良いし、電気光学表示装置以外のアクティブマトリックス基板の薄膜トランジスタとして使用しても良い。
【０１３５】
なお、上述した実施の形態では、保護絶縁膜１４は、半導体層１２,ソース電極７およびドレイン電極８の上に設けられた構造を例示して説明したが、この例示の構造に限られない。つまり、ゲート電極２の上にチャネル保護膜としての保護絶縁膜１４を配置したチャネル保護膜型ＴＦＴに対しても本発明は適用できる。
【０１３６】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１３７】
１  基板、２  ゲート電極、６  ゲート絶縁膜、７  ソース電極、８  ドレイン電極、１２  半導体層、１４  保護絶縁膜、２０１  画素ＴＦＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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