(57)【特許請求の範囲】
【請求項１】
主面に不純物拡散層が形成される第１領域と、前記主面に前記不純物拡散層よりも抵抗率の高い高抵抗層が形成される第２領域とを有する半導体基板と、
前記主面上に形成され、少なくとも一層の層間絶縁膜を含む下部配線層と、
前記下部配線層上に形成され、少なくとも一層の層間絶縁膜を含む上部配線層と、
前記第２領域の上の前記上部配線層に形成され、前記下部配線層の厚さよりも配線幅の大きいインダクタ素子と、を備え、
前記高抵抗層は、前記半導体基板へのイオン照射により形成されることを特徴とする半導体装置。
【請求項２】
前記高抵抗層の厚さは、前記配線層の厚さよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記インダクタ素子は、前記インダクタ素子のＱ値が最大となる周波数が前記インダクタ素子の自己共振周波数の０．５〜０．７倍となることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記インダクタ素子の配線幅は、１００Ω・ｃｍ以下の低抵抗基板上にインダクタ素子を形成する場合に最適化される配線幅よりも大きいことを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
主面に不純物拡散層が形成される第１領域と、前記主面において前記第１領域と異なる第２領域とを有する半導体基板を用意することと、
前記主面上に少なくとも一層の層間絶縁膜を含む下部配線層を形成することと、
前記下部配線層上に少なくとも一層の層間絶縁膜を含む上部配線層を形成することと、
前記第２領域の上の前記上部配線層に前記下部配線層の厚さよりも配線幅の大きいインダクタ素子を形成することと、
前記第２領域にイオン照射して前記半導体基板中にイオン照射前よりも抵抗率の高い高抵抗層を形成することと、を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記高抵抗層を形成することは、前記主面側から前記半導体基板へ向けてイオン照射することを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記高抵抗層を形成することは、前記主面側から前記半導体基板へ向けて加速エネルギーを変えて複数回イオン照射することを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記高抵抗層を形成することは、前記主面の反対側にある前記半導体基板の裏面側からイオン照射することをさらに含むことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記高抵抗層を形成することは、前記インダクタ素子を形成した後に前記上部配線層の上からイオン照射することを含むことを特徴とする請求項５から８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記高抵抗層を形成した後に、前記半導体基板への熱処理を行うことをさらに備えることを特徴とする請求項５から９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板は、チョクラルスキー（ＣＺ）法により形成されるｐ型基板を用いて形成されることを特徴とする請求項５から１０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は、シリコンウェハ等の基板に様々な微細加工を施すことで製造される。このような基板に求められる性能は、用途や製造工程によって種々ある。例えば、デジタル回路からアナログ回路へ基板を介して伝わるノイズを遮断する手段や、オンチップインダクタの特性を向上させる手段として高抵抗基板が用いられる。高抵抗基板上にインダクタを形成することで、低抵抗基板を用いる場合よりも高いＱ値のインダクタが得られる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００７−５３６７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板上に形成されるインダクタは、所定の動作周波数におけるインダクタンスやＱ値が所望の値となるように、配線のループ形状や、その内径、巻数といった各種パラメータが最適化される。低抵抗基板用に最適化されたインダクタと高抵抗基板を組み合わせることでＱ値を向上させることができるが、Ｑ値のさらなる向上のためにはインダクタに関する各種パラメータを高抵抗基板用に最適化することが望ましい。
【０００５】
本発明のある態様の例示的な目的のひとつは、半導体基板上に形成されるインダクタ素子の特性を向上させる技術を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のある態様の半導体装置は、主面に不純物拡散層が形成される第１領域と、主面に不純物拡散層よりも抵抗率の高い高抵抗層が形成される第２領域とを有する半導体基板と、主面上に形成され、少なくとも一層の層間絶縁膜を含む下部配線層と、下部配線層上に形成され、少なくとも一層の層間絶縁膜を含む上部配線層と、第２領域の上の上部配線層に形成され、下部配線層の厚さよりも配線幅の大きいインダクタ素子と、を備える。
【０００７】
本発明の別の態様は、半導体装置の製造方法である。この方法は、主面に不純物拡散層が形成される第１領域と、主面において第１領域と異なる第２領域とを有する半導体基板を用意することと、主面上に少なくとも一層の層間絶縁膜を含む下部配線層を形成することと、下部配線層上に少なくとも一層の層間絶縁膜を含む上部配線層を形成することと、第２領域の上の上部配線層に下部配線層の厚さよりも配線幅の大きいインダクタ素子を形成することと、第２領域にイオン照射して半導体基板中にイオン照射前よりも抵抗率の高い高抵抗層を形成することと、を備える。
【０００８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、半導体基板上に形成されるインダクタ素子の特性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係る半導体装置の構造を模式的に示す断面図である。
【図２】インダクタ素子の形状を模式的に示す上面図である。
【図３】比較例に係る半導体装置の構造を模式的に示す断面図である。
【図４】比較例に係るインダクタ素子の等価回路図である。
【図５】（ａ）は、低抵抗基板上のインダクタ素子のＱ値を示すグラフであり、（ｂ）は、インダクタンスを示すグラフである。
【図６】実施の形態に係るインダクタ素子の等価回路図である。
【図７】（ａ）は、低抵抗基板上および高抵抗基板上のインダクタ素子のＱ値を示すグラフであり、（ｂ）は、インダクタンスを示すグラフである。
【図８】（ａ）は、高抵抗基板上の配線幅の大きいインダクタ素子のＱ値を示すグラフであり、（ｂ）は、インダクタンスを示すグラフである。
【図９】半導体装置の製造工程を模式的に示す図である。
【図１０】半導体装置の製造工程を模式的に示す図である。
【図１１】イオン照射後の半導体基板の抵抗率分布の一例を示すグラフである。
【図１２】イオン照射後の半導体基板の抵抗率分布の一例を示すグラフである。例を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、本発明を実施するための形態について詳細に説明する。なお、以下に述べる構成は例示であり、本発明の範囲を何ら限定するものではない。また、図面の説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。また、以下の説明において参照する各断面図において、半導体基板やその他の層の厚みや大きさは説明の便宜上のものであり、必ずしも実際の寸法や比率を示すものではない。
【００１２】
図１は、実施の形態に係る半導体装置１０の構造を模式的に示す断面図である。半導体装置１０は、システムＬＳＩやシステム・オン・チップ（ＳｏＣ；System on a Chip）といった集積回路（ＩＣ）である。半導体装置１０は、半導体基板１２の上に形成されるインダクタ素子４０（いわゆるオンチップインダクタ）を含む。
【００１３】
本実施の形態では、半導体基板１２へのイオン照射によりインダクタ素子４０の下に高抵抗層５０が形成される。また、インダクタ素子を低抵抗基板上に形成する場合における配線幅の最適値と比べて配線幅ａが大きくなるようにインダクタ素子４０が形成される。これにより、インダクタ素子４０のＱ値を向上させる。
【００１４】
半導体装置１０は、半導体基板１２と、半導体基板１２の主面１２ａ上に形成される多層配線層３０と、を備える。半導体基板１２は、抵抗率が１００Ω・ｃｍ以下の低抵抗の半導体基板であり、例えば、チョクラルスキー（ＣＺ）法により作製されたシリコン（Ｓｉ）ウェハである。ＣＺ法により作製されたウェハは、フローティングゾーン（ＦＺ）法等により作製された高抵抗ウェハと比較して抵抗率が低く、安価である。本実施の形態では、低抵抗基板にイオン照射することにより高抵抗層を形成するため、ＦＺ法などで作製される高抵抗基板を用いる場合と比べてコストが抑えられる。
【００１５】
半導体基板１２は、主面１２ａに不純物拡散層１３が形成される第１領域Ｅ１と、主面１２ａに高抵抗層５０が形成される第２領域Ｅ２とを有する。第１領域Ｅ１は、主にトランジスタ２０やダイオードなどの半導体素子が形成される領域である。第２領域Ｅ２は、その上にインダクタ素子４０が形成される領域である。なお、本明細書において、半導体基板１２の主面１２ａに直交する方向を上下方向または厚さ方向といい、半導体基板１２から見て主面１２ａ側に向かう方向を上方向または上側、主面１２ａと反対の裏面１２ｂに向かう方向を下方向または下側ということがある。また、主面１２ａに平行する方向を横方向または水平方向ということがある。
【００１６】
トランジスタ２０は、電界効果トランジスタ（ＦＥＴ）であり、ウェル領域１４、ソース領域１５、ドレイン領域１６、ゲート電極１７、ゲート絶縁膜１８により形成される。ウェル領域１４、ソース領域１５、ドレイン領域１６などの不純物拡散層１３は、例えば、半導体基板１２の主面１２ａにボロン（Ｂ）やリン（Ｐ）などの不純物元素をイオン注入などの手法により打ち込むことにより形成される。不純物拡散層１３の上にはゲート絶縁膜１８が形成され、その上にゲート電極１７が設けられる。また、不純物拡散層１３に隣接して半導体素子間を分離する素子分離領域２２が設けられる。
【００１７】
本実施の形態では、トランジスタ２０として、ソース領域１５およびドレイン領域１６が主面１２ａの近傍に形成される横型構造のトランジスタを示しているが、変形例においては異なる構造の半導体素子が形成されてもよい。例えば、ドレイン領域が半導体基板１２の裏面１２ｂ側に設けられる縦型構造のトランジスタを設けることとしてもよい。トランジスタ２０として、ＦＥＴではなく、バイポーラトランジスタを設けてもよい。
【００１８】
半導体基板１２の主面１２ａの上には多層配線層３０が形成される。多層配線層３０は、インダクタ素子４０が設けられる上部配線層３８と、上部配線層３８の下に位置する下部配線層３７とを有する。多層配線層３０は、複数の層間絶縁膜により構成され、例えば、図示されるように三層の層間絶縁膜３１〜３３で構成される。
【００１９】
主面１２ａの直上に形成される第１絶縁膜３１には、上下方向に延びてトランジスタ２０のソース領域１５やドレイン領域１６に接続されるコンタクト２５や、水平方向に延びてコンタクト２５の間を接続する配線２４が設けられる。第１絶縁膜３１の直上に形成される第２絶縁膜３２には、水平方向に延びる配線２４や、異なる層に形成される配線２４同士を接続するための上下方向に延びるビア２６が設けられる。
【００２０】
第２絶縁膜３２の上には、第３絶縁膜３３が形成される。第３絶縁膜３３は、最上層の層間絶縁膜であり、第２領域Ｅ２の上にインダクタ素子４０が形成される。第３絶縁膜３３には、水平方向に延びる配線や上下方向に延びるビアが設けられてもよいし、半導体装置１０の外部との接続端子となるパッドが設けられてもよい。
【００２１】
上部配線層３８は、インダクタ素子４０が形成される配線層のことをいい、図示されるように第３絶縁膜３３により構成される。上部配線層３８の厚さｄ３は、例えば、約３〜１０μｍである。下部配線層３７は、上部配線層３８の下に位置するインダクタ素子４０が形成されない配線層のことをいい、第１絶縁膜３１および第２絶縁膜３２により構成される。下部配線層３７の厚さｄ２は、例えば、約５〜１０μｍである。
【００２２】
本実施の形態では、第１絶縁膜３１、第２絶縁膜３２、第３絶縁膜３３がそれぞれ一層ずつ設けられる場合を図示しているが、下部配線層３７および上部配線層３８がさらに多くの層間絶縁膜により構成されてもよい。例えば、下部配線層３７が複数の第２絶縁膜３２を有してもよいし、上部配線層３８が複数の第３絶縁膜３３により構成されてもよい。
【００２３】
半導体基板１２の主面１２ａの第２領域Ｅ２には、高抵抗層５０が設けられる。高抵抗層５０は、半導体基板１２のボディ領域１２ｄや、不純物拡散層１３よりも抵抗率の高い領域であり、１００Ω・ｃｍ以上の抵抗率を有する。高抵抗層５０の抵抗率は、例えば、５００Ω・ｃｍ以上であり、好ましくは１ｋΩ・ｃｍ以上である。
【００２４】
高抵抗層５０は、半導体基板１２の主面１２ａから反対側の裏面１２ｂに向けてある程度の厚みを持つように形成される。高抵抗層５０の厚さｄ１は、下部配線層３７の厚さｄ２や上部配線層３８の厚さｄ３よりも大きくなるように形成される。高抵抗層５０は、２０μｍ以上の厚さを有し、好ましくは５０μｍ〜２００μｍ程度の厚さを有する。高抵抗層５０の厚さｄ１を大きくすることで、高抵抗層５０の上に形成されるインダクタ素子４０のＱ値をより高めることができる。
【００２５】
高抵抗層５０は、低抵抗基板にイオンビームを照射することにより形成される。ウェハにイオン照射がなされると、イオンの加速エネルギーに応じた深さまでイオンが到達する。その際、到達した領域を含む近傍では格子欠陥が形成され、結晶の規則性（周期性）が乱れた状態となる。このような格子欠陥が多い領域では電子が散乱されやすくなり、電子の移動が阻害される。つまり、イオン照射により局所的な格子欠陥が生じた領域では、抵抗率が上昇することになる。このようにして、高抵抗層５０を形成できる。
【００２６】
なお、イオン照射によって抵抗率が上昇する厚さ方向の位置や範囲は、イオン照射の加速エネルギーやイオン種、照射量を適宜選択することで調整可能である。例えば、イオン照射をする際のイオンの加速エネルギーを調整することで高抵抗層が形成される厚さ方向の位置（深さ）を調整できる。また、イオン照射に用いられるイオン種を適宜選択することで、高抵抗層が形成される厚さ方向の範囲（半値幅）を調整できる。さらに、加速エネルギーを変化させながら複数回のイオン照射をすることで、より厚みの大きい高抵抗層を形成できる。
【００２７】
本実施の形態においては、例えば、水素（Ｈ）やヘリウム（Ｈｅ）などの軽いイオンを、５ＭｅＶ以上、１００ＭｅＶ以下の加速エネルギーで照射する。このような加速エネルギーのイオンビームを照射する装置として、サイクロトロン方式やバンデグラフ方式の装置が用いられる。このような照射条件を用いることにより、シリコンウェハにおいて半導体基板１２の主面１２ａの近傍から深さ１００μｍ以上の位置にまでイオンを到達させることができる。
【００２８】
図２は、インダクタ素子４０の形状を模式的に示す上面図である。インダクタ素子４０は、上部配線層３８においてループ状に延びるアルミニウム（Ａｌ）や銅（Ｃｕ）などの帯状導電体により形成される。インダクタ素子４０は、図示されるように、内側および外側の形状が四角形となるように形成され、コイルの巻数が１巻きとなるように形成される。したがって、インダクタ素子４０の配線長ｌは、配線幅ａおよび内径ｂを用いて、ｌ≒４（ａ＋ｂ）と表される。
【００２９】
なお、インダクタ素子４０は、ループの外形が円形や八角形となるように形成されてもよいし、ループの巻数が複数となるように形成されてもよい。巻数を複数回とする場合には、ループを形成する帯状導電体が同じ層の層間絶縁膜に形成されてもよいし、異なる層の層間絶縁膜に形成されてもよい。また、帯状導電体は、渦巻き状に形成されてもよいし、弦巻バネのように形成されてもよい。インダクタ素子４０は、所定の動作周波数において所望のインダクタンスＬおよびＱ値を有するように、外形状、配線幅ａ、内径ｂ、巻数などの各種パラメータが最適化される。
【００３０】
本実施の形態に係るインダクタ素子４０は、低抵抗基板上にインダクタ素子を形成する場合に最適化されるパラメータのうち配線幅ａを大きくすることにより、高抵抗基板上での特性を向上させる。特に、インダクタ素子４０が形成される上部配線層３８と半導体基板１２の間に位置する下部配線層３７の厚さｄ２よりも配線幅ａを大きくすることで、インダクタ素子４０の所定の動作周波数におけるＱ値を向上させる。
【００３１】
以下、高抵抗基板上のインダクタ素子４０の配線幅ａを大きくすることによりＱ値が高まる理由について述べる。まず、図３〜図５を参照しながら低抵抗基板上に形成されるインダクタ素子の周波数特性について述べる。つづいて、図６〜図８を参照しながら高抵抗基板上に形成されるインダクタ素子の周波数特性について述べる。
【００３２】
図３は、比較例に係る半導体装置１１０の構造を模式的に示す断面図である。比較例においては、インダクタ素子１４０の下の半導体基板１１２に高抵抗層が設けられておらず、低抵抗であるボディ領域１１２ｄの上の多層配線層１３０にインダクタ素子１４０が形成される。
【００３３】
図４は、比較例に係るインダクタ素子１４０の等価回路図である。ＲＬは、インダクタ素子１４０の抵抗成分、Ｌは、インダクタ素子１４０のインダクタンス成分を表す。ＣＯＸは、半導体基板１１２とインダクタ素子１４０の間にある層間絶縁膜の容量成分、Ｃｓｕｂは、インダクタ素子１４０の下に位置する半導体基板１１２の容量成分、Ｒｓｕｂは、半導体基板１１２の抵抗成分を表す。インダクタ素子１４０のＱ値の周波数特性は、この等価回路を用いて下記の式（１）で表すことができる。式（１）に含まれるＣ０は、式（２）で表される。
【００３４】
【数１】
0006425633.tif 000002
【００３５】
図５は、低抵抗基板上のインダクタ素子１４０の周波数特性を示すグラフであり、（ａ）はＱ値を示し、（ｂ）はインダクタンスＬを示す。本図は、低抵抗基板上に配置される図２の形状のインダクタ素子１４０について、配線幅ａを６μｍ，９μｍ，１５μｍ，３０μｍとした場合のシミュレーション結果である。本図に示すシミュレーションでは、所定の動作周波数として５ＧＨｚをターゲットとしてインダクタ素子１４０のパラメータを決定している。内径ｂは、１００μｍ〜１５０μｍであり、配線幅ａの変化に対してインダクタンスＬが一定となるように内径ｂを調整している。具体的には、配線幅ａを大きくする場合に、内径ｂも大きくしている。
【００３６】
図５（ａ）に示されるように、インダクタ素子１４０のＱ値が最大となる周波数ωＱは、配線幅ａが大きくなるにつれて低下する。同様に、インダクタ素子１４０のＱ値がゼロとなる自己共振周波数ωＳＰも配線幅ａが大きくなるにつれて低下する。また、Ｑ値が最大となる周波数ωＱと自己共振周波数ωＳＰの比は、ωＱ／ωＳＰ＝０．１〜０．４となっている。これは、インダクタ素子１４０の特性を表す式（１）に半導体基板１１２に関する抵抗成分Ｒｓｕｂおよび容量成分Ｃｓｕｂが含まれることに起因すると考えられる。
【００３７】
図示されるシミュレーション結果から、５ＧＨｚにおいてＱ値が最大となるインダクタ素子１４０は、配線幅ａ＝１５μｍであることがわかる。その一方で、５ＧＨｚにおけるＱ値は、配線幅ａ＝６μｍ，９μｍ，１５μｍのものを比較すると、それほど差がない。オンチップインダクタは、基板上での専有面積を減らすためにサイズを小さくすることが望ましい。そのため、Ｑ値に大きな差がない場合には、Ｑ値の最大化よりも専有面積の低減を優先させてインダクタ素子のパラメータが決定されることがある。したがって、５ＧＨｚの動作周波数に最適なインダクタ素子として、配線幅ａ＝６μｍを選択することが望ましいかもしれない。
【００３８】
図６は、実施の形態に係るインダクタ素子４０の等価回路図である。本実施の形態では、インダクタ素子４０の下に高抵抗層５０が形成されるため、半導体基板１２の影響を無視することができる。したがって、本実施の形態では、図４の比較例に係る等価回路から基板に関する抵抗成分Ｒｓｕｂおよび容量成分Ｃｓｕｂを除いた図６の等価回路によりインダクタ素子４０を表すことができる。このとき、インダクタ素子４０のＱ値の周波数特性は、図６の等価回路を用いて下記の式（３）で表すことができる。なお、式（３）に含まれるＣは、図６のＣＯＸである。
【００３９】
【数２】
0006425633.tif 000003
【００４０】
図７は、低抵抗基板上および高抵抗基板上のインダクタ素子の周波数特性を示すグラフであり、配線幅ａ＝６μｍのインダクタ素子の周波数特性を示す。本図は、図５に示した配線幅ａ＝６μｍのものと同じ形状のインダクタ素子についてのシミュレーション結果を示す。図７（ａ）に示されるように、高抵抗基板を用いることでほとんど全ての周波数帯域においてＱ値が大きくなることがわかる。また、図７（ｂ）に示されるように、低抵抗基板を用いる場合と高抵抗基板を用いる場合の双方で、動作周波数におけるインダクタンスＬが同じになることがわかる。このように、低抵抗基板から高抵抗基板に切り替えることで、インダクタ素子のインダクタンスＬを一定にしながらＱ値を向上させることができる。
【００４１】
一方で、図７（ａ）に示されるように、高抵抗基板を用いると自己共振周波数ωＳＰが同じとなる一方で、Ｑ値が最大となる周波数が低抵抗基板のωＱ１から高抵抗基板のωＱ２に大きくなることがわかる。具体的には、低抵抗基板を用いる場合にはωＱ／ωＳＰ＝０．１〜０．４となるのに対し、高抵抗基板を用いる場合にはωＱ／ωＳＰ＝０．５〜０．７となる。その結果、配線幅ａを同じとしたまま高抵抗基板を用いると、Ｑ値が最大となる周波数がターゲットとする動作周波数（例えば、５ＧＨｚ）からずれてしまう。Ｑ値が最大となる周波数からずれた動作周波数にてインダクタ素子を用いると、高抵抗基板を用いることによるＱ値向上の効果が限定されてしまうかもしれない。
【００４２】
図８は、高抵抗基板上に配線幅ａの大きいインダクタ素子を形成したときの周波数特性を示すグラフであり、高抵抗基板上に形成される配線幅ａ＝１５μｍのインダクタ素子４０の周波数特性を示す。図８（ｂ）に示されるように、配線幅ａ＝１５μｍにおいても、動作周波数におけるインダクタンスＬが同じとなるようにインダクタ素子４０の形状が決められている。図８（ａ）に示されるように、配線幅ａ＝１５μｍにおける自己共振周波数ωＳＰ３は、配線幅ａ＝６μｍにおける自己共振周波数ωＳＰよりも小さくなっており、Ｑ値が最大となる周波数ωＱ３も周波数ωＱ２よりも小さくなっている。その結果、Ｑ値が最大となる周波数ωＱ３をターゲットとする動作周波数（５ＧＨｚ）に近づけることができ、動作周波数におけるＱ値を大幅に向上させることができる。
【００４３】
このように、本実施の形態によれば、低抵抗基板上にインダクタ素子を形成する場合に最適化される配線幅（例えば、ａ＝６μｍ）よりも大きな配線幅（例えば、２倍以上となるａ＝１５μｍ）とすることで、高抵抗基板上での特性を向上させることができる。特に、インダクタ素子４０が形成される上部配線層３８と半導体基板１２の間に位置する下部配線層３７の厚さｄ２（例えば、５〜１０μｍ）よりも大きな配線幅（例えば、ａ＝１５μｍ）にすることで、所定の動作周波数（例えば、５ＧＨｚ）におけるインダクタ素子４０のＱ値を大幅に高めることができる。
【００４４】
なお、図８に示す高抵抗基板上に配線幅ａ＝１５μｍで形成されるインダクタ素子４０は、１０ＧＨｚ程度の周波数をターゲットとするインダクタとして用いてもよい。例えば、Ｑ値が最大となる周波数ωＱ３（約９ＧＨｚ）よりも高い周波数をターゲットとするインダクタとして用いてもよい。このような周波数帯域においても、より大きい配線幅と高抵抗基板を組み合わせることによって、性能の高いインダクタ素子を提供することができる。
【００４５】
つづいて、本実施の形態に係る半導体装置１０の製造方法について述べる。
【００４６】
図９は、半導体装置１０の製造工程を模式的に示す図であり、高抵抗層を形成する前の状態を示す。半導体基板１２の主面１２ａのうち第１領域Ｅ１には、ウェル領域１４、ソース領域１５、ドレイン領域１６、ゲート電極１７、ゲート絶縁膜１８、素子分離領域２２が形成され、トランジスタ２０などの半導体素子が形成される。
【００４７】
次に、主面１２ａの上に第１絶縁膜３１が積層され、配線２４やコンタクト２５が形成される箇所の絶縁膜が除去され、配線２４やコンタクト２５を形成する金属層が設けられる。つづいて、第１絶縁膜３１の上に第２絶縁膜３２が積層され、配線２４やビア２６が形成される箇所の絶縁膜が除去され、配線２４やビア２６を形成する金属層が設けられる。これにより、下部配線層３７ができあがる。
【００４８】
さらに、第２絶縁膜３２の上に第３絶縁膜３３が積層され、第２領域Ｅ２においてインダクタ素子４０が形成される箇所の絶縁膜が除去され、インダクタ素子４０を形成する金属層が設けられる。インダクタ素子４０は、配線幅ａが下部配線層３７の厚さｄ２よりも大きくなるように形成される。これにより、上部配線層３８ができあがる。
【００４９】
図１０は、半導体装置１０の製造工程を模式的に示す図であり、イオン照射により高抵抗層５０を形成する様子を示す。図９に示す工程により形成された多層配線層３０の上にマスク６０を配置し、マスク６０の上からイオンビームＩＢを半導体基板１２に向けて照射する。マスク６０は、第２領域Ｅ２に対応する領域に開口６２が設けられており、第２領域Ｅ２に向かうイオンビームＩＢを通過させ、第１領域Ｅ１に向かうイオンビームＩＢを遮蔽する。第１領域Ｅ１に向かうイオンビームＩＢを遮蔽することにより、トランジスタ２０を形成するウェル領域１４、ソース領域１５、ドレイン領域１６などの不純物拡散層１３の抵抗率がイオン照射により高くなることを防ぐ。不純物拡散層１３の抵抗率を低く保つことで、トランジスタ２０などの半導体素子の特性が低下するのを防ぐことができる。
【００５０】
半導体基板１２のうちイオンビームＩＢが照射される第２領域Ｅ２には、高抵抗層５０が形成される。高抵抗層５０は、図示されるように、複数の高抵抗領域５１〜５３により構成される。主面１２ａの近傍に形成される第１高抵抗領域５１は、加速エネルギーの低いイオンビームＩＢを照射することにより形成される。主面１２ａから厚さ方向に離れた第３高抵抗領域５３は、加速エネルギーの高いイオンビームＩＢを照射することにより形成される。第１高抵抗領域５１と第３高抵抗領域５３の間に形成される第２高抵抗領域５２は、加速エネルギーが中程度のイオンビームＩＢを照射することにより形成される。このように、加速エネルギーを変化させながら複数回イオンビームＩＢを照射することにより、高抵抗層５０の厚さｄ１を大きくできる。また、半導体基板１２の主面１２ａ側からイオン照射することにより、主面１２ａの近傍、つまり、多層配線層３０の直下に高抵抗領域を形成することができる。
【００５１】
図１０に示す工程により高抵抗層５０の形成した後、半導体基板１２に熱処理を加えてもよい。熱処理の温度は、半導体装置の使用時に想定される動作上限温度であり、例えば１００℃や２００℃である。熱処理により高抵抗層５０の一部領域において抵抗率に変化が生じ、場所によっては抵抗率が低下する。予め熱処理を施すことで、動作上限温度の範囲内で半導体装置１０を用いる場合に、事後的に高抵抗層の抵抗率が低下してしまう影響を低減できる。これにより、事後的な抵抗率の変化を抑制でき、半導体装置１０の信頼性を高めることができる。
【００５２】
このような熱処理は、ウェハをダイシングして個片化する工程や、個片化されたチップと実装基板とをワイヤボンドで結線する工程や、チップを樹脂で封止する工程が含まれる、いわゆる「後工程」において行われてもよい。例えば、チップを樹脂で封止する工程において、樹脂硬化に必要な温度までチップを加熱することにより、封止処理を兼ねつつ熱処理を施すことができる。なお、樹脂封止工程とは別の工程として、熱処理を施してもよい。
【００５３】
図１１は、イオン照射後の半導体基板の抵抗率分布の一例を示すグラフである。本図は、半導体基板の主面から１３μｍ，２８μｍ，４８μｍの深さ位置に３Ｈｅ２＋のイオンを１０１３／ｃｍ２のドーズ量で照射した場合の結果を示す。図示されるように、主面から約６０μｍの深さまでの範囲において、基板の抵抗率が約３０Ω・ｃｍから約３ｋΩ・ｃｍに増大していることがわかる。また、イオン照射後に熱処理を加えた場合であっても、約２ｋΩ・ｃｍ以上の高抵抗層が約６０μｍの厚さで形成されていることがわかる。このように、加速エネルギーを変えて異なる深さ位置にイオンビームを照射することにより、厚い高抵抗層を形成することができる。
【００５４】
なお、さらに厚い高抵抗層を形成するために、裏面からのイオンビーム照射を組み合わせてもよい。図１２は、イオン照射後の半導体基板の抵抗率分布の一例を示すグラフであり、主面からのイオン照射と裏面からのイオン照射を組み合わせた場合の結果を示す。本図では、半導体基板の主面側から深さ４０μｍ，１４０μｍの位置に３Ｈｅ２＋のイオンを１０１３／ｃｍ２のドーズ量で照射するとともに、半導体基板の裏面側から深さ６０μｍの位置に３Ｈｅ２＋のイオンを１０１３／ｃｍ２のドーズ量で照射した場合の結果を示す。図示されるように、主面から約１５０μｍの深さまでの範囲において、基板の抵抗率が約３Ω・ｃｍから約１ｋΩ・ｃｍ以上に増大していることがわかる。また、熱処理後においても、主面から約１５０μｍの深さまでのほとんどの領域において、基板の抵抗率が約１ｋΩ・ｃｍの高抵抗層となっていることがわかる。このように、加速エネルギーを変えて異なる深さ位置にイオンビームを照射するとともに、裏面からのイオンビームの照射を組み合わせることで、さらに厚い高抵抗層を形成することができる。
【００５５】
裏面からイオンビームを照射する場合には、図９に示すようなマスク６０を裏面１２ｂに配置し、第２領域Ｅ２に選択的にイオン照射されるようにしてもよいし、マスク６０を設けずにイオン照射してもよい。裏面からイオンビームを照射する場合には、トランジスタ２０などの半導体素子が形成される第１領域Ｅ１の主面１２ａの近傍までイオンが到達しにくい。そのため、マスクを設けずにイオン照射する場合であっても、トランジスタ２０などの半導体素子に与える影響を小さくして高抵抗層を形成することができる。
【００５６】
なお、加速エネルギーを変えて異なる深さ位置にイオンビームを照射する場合には、リン（Ｐ）やヒ素（Ａｓ）などのｎ型ドーパントが拡散されたｎ型基板よりも、ボロン（Ｂ）やアルミニウム（Ａｌ）などのｐ型ドーパントが拡散されたｐ型基板の方が高抵抗層を形成しやすい。いいかえれば、ｐ型基板は、ｎ型基板と比べて抵抗率の増加量が大きくなりやすい。したがって、ｐ型基板を用いることで、より厚い高抵抗層を形成することができる。
【００５７】
以上、本発明を実施の形態にもとづいて説明した。本発明は上記実施の形態に限定されず、種々の設計変更が可能であり、様々な変形例が可能であること、またそうした変形例も本発明の範囲にあることは、当業者に理解されるところである。
【００５８】
上述の実施の形態においては、照射するイオンの加速エネルギーを変えて、イオン照射を３回行う場合について示した。変形例においては、加速エネルギーを変えずに１回だけイオン照射してもよいし、照射条件を変えて２回や４回以上イオン照射してもよい。加速エネルギーを変えて照射回数を増やすことでより厚い高抵抗層を形成して、インダクタ素子の特性を向上させることができる。一方、照射回数を減らすことによりイオン照射にかかるコストを低減させることができる。したがって、イオン照射回数は、インダクタ素子に必要となる高抵抗層の厚さに応じて適宜調整されることが望ましい。具体的には、２回〜７回程度の範囲でイオン照射回数を調整することが望ましい。
【００５９】
上述の実施の形態においては、低抵抗基板にイオン照射することで高抵抗層を形成することとした。変形例においては、半導体基板として高抵抗基板を用いることとしてもよいし、インダクタ素子が形成される領域の下に埋め込み酸化膜（ＢＯＸ；Buried Oxide）などを形成することで高抵抗層を形成してもよい。このような高抵抗層を用いる場合においても、インダクタ素子の配線幅を大きくすることでＱ値を向上させることができる。
【符号の説明】
【００６０】
Ｅ１…第１領域、Ｅ２…第２領域、１０…半導体装置、１２…半導体基板、１２ａ…主面、１２ｂ…裏面、１３…不純物拡散層、２４…配線、３０ａ…主面、３７…下部配線層、３８…上部配線層、４０…インダクタ素子、５０…高抵抗層、ａ…配線幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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