(57)【特許請求の範囲】
【請求項１】
共通電荷トラップ層に結合された複数のコントロールゲートを含むメモリと、
前記複数のコントロールゲートのうちの２つの間の前記共通電荷トラップ層内に前記２つのコントロールゲートを用いて第１の帯電領域を生成することによって、前記メモリをプログラムし、
前記第１の帯電領域を検出することによって前記メモリを読み出し、
前記メモリの寿命中に、前記第１の帯電領域内の電荷量を修正するように構成された読み出し／書き込み（Ｒ／Ｗ）ユニットと、
を備えるデバイス。
【請求項２】
前記Ｒ／Ｗユニットが、前記２つのコントロールゲートに同時にプログラミング電圧を印加することによって、前記第１の帯電領域を生成するように構成される、請求項１に記載のデバイス。
【請求項３】
前記Ｒ／Ｗユニットが、前記２つのコントロールゲートに印加される前記プログラミング電圧のそれぞれの振幅を設定することによって、前記２つのコントロールゲートに対する前記第１の帯電領域の位置を制御するように構成される、請求項２に記載のデバイス。
【請求項４】
前記Ｒ／Ｗユニットが、前記２つのコントロールゲートに同時に読み出し電圧を印加することによって、前記第１の帯電領域からデータを読み出すように構成される、請求項１に記載のデバイス。
【請求項５】
前記第１の帯電領域が、前記デバイスの製造工程中に生成される、請求項１に記載のデバイス。
【請求項６】
前記Ｒ／Ｗユニットが、保存されているデータを表す電荷レベルを有する隣接する帯電領域における電荷保持を改善するために、前記第１の帯電領域を生成するように構成される、請求項１に記載のデバイス。
【請求項７】
前記Ｒ／Ｗユニットが、前記第１の帯電領域の電荷量を変更することによって、前記デバイスの熱係数を修正するように構成される、請求項１に記載のデバイス。
【請求項８】
前記Ｒ／Ｗユニットが、前記複数のコントロールゲートのうちの１つの個別のコントロールゲートの下に前記１つの個別のコントロールゲートを用いて第２帯電領域を生成するように構成される、請求項１に記載のデバイス。
【請求項９】
前記Ｒ／Ｗユニットが、データを表す電荷レベルを前記第１の帯電領域内に生成することによって、前記第１の帯電領域に前記データを保存するように構成される、請求項１に記載のデバイス。
【請求項１０】
前記Ｒ／Ｗユニットが、データを表す前記共通電荷トラップ層内の位置に前記第１の帯電領域を位置付けることによって、前記第１の帯電領域に前記データを保存するように構成される、請求項１に記載のデバイス。
【請求項１１】
前記Ｒ／Ｗユニットが、前記共通電荷トラップ層に結合された前記複数のコントロールゲートの第２の数よりも多い第１の数の帯電領域を生成するように構成される、請求項１に記載のデバイス。
【請求項１２】
前記Ｒ／Ｗユニットが、前記共通電荷トラップ層に結合された前記複数のコントロールゲートの間の第２の平均間隔よりも小さい、第１の平均間隔を有する帯電領域の集合を生成するように構成される、請求項１に記載のデバイス。
【請求項１３】
前記Ｒ／Ｗユニットが、プログラミング電圧を前記複数のコントロールゲート以外のトランジスタ端子に印加することによって、帯電領域の集合を生成するように構成される、請求項１に記載のデバイス。
【請求項１４】
共通電荷トラップ層に結合された複数のコントロールゲートを含むメモリを準備することと、
前記複数のコントロールゲートのうちの２つの間の前記共通電荷トラップ層内に前記２つのコントロールゲートを用いて第１の帯電領域を生成することによって、前記メモリをプログラムすることと、
前記第１の帯電領域を検出することによって前記メモリを読み出すことと、
前記メモリの寿命中に、前記第１の帯電領域内の電荷量を修正することと、
を含む方法。
【請求項１５】
前記第１の帯電領域を生成することが、前記２つのコントロールゲートに同時にプログラミング電圧を印加することを含む、請求項１４に記載の方法。
【請求項１６】
前記第１の帯電領域を生成することが、前記２つのコントロールゲートに印加される前記プログラミング電圧のそれぞれの振幅を設定することによって、前記２つのコントロールゲートに対する前記第１の帯電領域の位置を制御することを含む、請求項１５に記載の方法。
【請求項１７】
前記メモリを読み出すことが、前記２つのコントロールゲートに同時に読み出し電圧を印加することによって、前記第１の帯電領域からデータを読み出すことを含む、請求項１４に記載の方法。
【請求項１８】
前記メモリをプログラミングすることが、保存されているデータを表す電荷レベルを有する隣接する帯電領域における電荷保持を改善するために、前記第１の帯電領域を生成することを含む、請求項１４に記載の方法。
【請求項１９】
前記メモリをプログラミングすることが、データを表す電荷レベルを前記第１の帯電領域内に生成することによって、前記第１の帯電領域に前記データを保存することを含む、請求項１４に記載の方法。
【請求項２０】
前記メモリをプログラミングすることが、データを表す前記共通電荷トラップ層内の位置に、前記第１の帯電領域を位置付けることを含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に、メモリデバイスに関し、特に、不揮発性メモリセルにおけるデータストレージのための方法及びシステムに関する。
【背景技術】
【０００２】
様々な種類の電荷トラップ（Charge-Trap（ＣＴ））ベースのメモリデバイス、例えばシリコン−酸化物−窒化物−酸化物−シリコン（Silicon-Oxide-Nitride-Oxide-Silicon（ＳＯＮＯＳ））ベースの不揮発性メモリ（non-volatile memory（ＮＶＭ））デバイスは、当業者で知られている。例えば、米国特許第８，３９５，９４２号は、その開示が参照によって本明細書に組み込まれているが、トンネル誘電体層の上方に複数の電荷ストレージ領域を形成する方法、及び、複数の電荷ストレージ領域をマスクとして使用してチャネルの下を切り取ることを説明している。
【０００３】
米国特許第６，１５１，２４９号は、その開示が参照によって本明細書に組み込まれているが、エンハンスメント型及びデプレッション型のトランジスタを通して共通に結合されたビット線及びソース線を有する、ＮＡＮＤ型ＥＥＰＲＯＭについて説明している。米国特許出願公開第２０１０／０２５２８７７号は、その開示が参照によって本明細書に組み込まれているが、基板上に配置されるワード線、そのワード線上を横切っている活性領域、並びに、そのワード線及び活性領域間にある電荷トラップ層を含む、不揮発性メモリデバイスについて説明している。
【０００４】
米国特許第５，７６８，１９２号は、その開示が参照によって本明細書に組み込まれているが、非対称的な電荷トラッピングを利用した不揮発性半導体メモリセルについて説明している。その特許は、従来のＰＲＯＭデバイスのプログラミング時間を大幅に削減する、２つの二酸化シリコン層の間に挟まれたトラッピング誘電体層を有する、プログラム可能な読み出し専用メモリ（ＰＲＯＭ）の、プログラミング及び読み出しについて説明している。
【０００５】
米国特許第８，０６８，３７０号は、その開示が参照によって本明細書に組み込まれているが、非対称のトンネル障壁を有する、電荷トラッピングフローティングゲートについて説明している。米国特許第７２０９３８６号は、その開示が参照によって本明細書に組み込まれているが、半導体本体、及び、その半導体本体上に直列に配置された複数のゲートを含む、複数ゲートのメモリセルについて説明している。その半導体本体上の電荷ストレージ構造には、複数のゲート内のゲートの下に複数の電荷トラッピング場所を含んでいる。
【発明の概要】
【０００６】
本明細書に記載された本発明の実施形態は、メモリ及び読み出し／書き込み（read/write（Ｒ／Ｗ））ユニットを含むデバイスを提供している。メモリは、共通電荷トラップ層に結合された複数のゲートを含む。Ｒ／Ｗユニットは、共通電荷トラップ層内の帯電領域のセットを生成し読み出すことによって、メモリをプログラムし読み出すように構成されており、このセット中の少なくとも所与の領域は、いずれかの単一のゲートに一意的に関連付けられていない。
【０００７】
いくつかの実施形態では、Ｒ／Ｗユニットは、複数のゲートに同時にプログラミング電圧を印加することによって、所与の領域を生成するように構成される。他の実施形態では、Ｒ／Ｗユニットは、複数のゲートに印加される電圧のそれぞれの振幅を設定することによって、ゲートに対する所与の領域の位置を制御するように構成される。更に他の実施形態では、Ｒ／Ｗユニットは、同時に複数のゲートに読み出し電圧を印加することによって、所与の領域からデータを読み出すように構成される。
【０００８】
１つの実施形態では、デバイスの製造工程中に、所与の領域が生成される。別の実施形態では、Ｒ／Ｗユニットは、保存されているデータを表す電荷レベルを有する隣接する帯電領域における電荷保持を改善するために、所与の領域を生成するように構成される。更に別の実施形態では、Ｒ／Ｗユニットは、所与の領域の電荷量を変更することによって、デバイスの熱係数を修正するように構成される。
【０００９】
いくつかの実施形態では、Ｒ／Ｗユニットは、メモリの寿命中に所与の領域での電荷の量を修正するように構成される。他の実施形態では、Ｒ／Ｗユニットは、所与の領域内にデータを表す電荷レベルを生成することによって、所与の領域内にデータを保存するように構成される。更に他の実施形態では、Ｒ／Ｗユニットは、データを表す共通電荷トラップ層内の位置に所与の領域を位置付けることによって、所与の領域にデータを保存するように構成される。
【００１０】
１つの実施形態では、Ｒ／Ｗユニットは、共通電荷トラップ層の上方に形成された第２の数のゲートより多い第１の数の帯電領域を生成するように構成される。別の実施形態では、Ｒ／Ｗユニットは、共通電荷トラップ層の上方に形成されたゲート間の第２の平均間隔よりも小さい第１の平均間隔を有する帯電領域を生成するように構成される。更に別の実施形態では、Ｒ／Ｗユニットは、プログラミング電圧をゲート以外のトランジスタ端子に印加することによって、帯電領域を生成するように構成される。
【００１１】
本発明の実施形態に係る、共通電荷トラップ層に結合した複数のゲートを含むメモリを準備することを含む方法が更に提供される。メモリは、共通電荷トラップ層に帯電領域のセットを生成し読み出すことによって、プログラムされ読み出され、そのセットの少なくとも所与の領域は、いずれか１つのゲートと一意的に関連付けられていない。
【００１２】
本発明は、下記の図面と併せて解釈される、以下の本発明の実施形態の詳細な説明からより完全に理解されよう。
【図面の簡単な説明】
【００１３】
【図１】本発明のある実施形態に係る、メモリシステムを模式的に示したブロック図である。
【００１４】
【図２】本発明の実施形態に係る、ＳＯＮＯＳベースのＮＶＭの断面図である。
【図３】本発明の実施形態に係る、ＳＯＮＯＳベースのＮＶＭの断面図である。
【図４】本発明の実施形態に係る、ＳＯＮＯＳベースのＮＶＭの断面図である。
【００１５】
【図５Ａ】本発明の実施形態に係る、シングルレベルセル（ＳＬＣ）型ＮＶＭにおける、しきい値電圧レベルを示す図である。
【図５Ｂ】本発明の実施形態に係る、シングルレベルセル（ＳＬＣ）型ＮＶＭにおける、しきい値電圧レベルを示す図である。
【００１６】
【図５Ｃ】本発明の実施形態に係る、中間帯電領域を有する、ＳＬＣ型ＮＶＭのしきい値電圧レベルを示す図である。
【００１７】
【図６】本発明の実施形態に係る、中間帯電領域を有する、ＳＬＣ型ＮＶＭのメモリセルのグループにおける、しきい値電圧分布を示す図である。
【発明を実施するための形態】
【００１８】
概説
不揮発性メモリ（ＮＶＭ）デバイスは、様々なストレージアプリケーションで使用され、そして、高いストレージ容量及び高い動作信頼性を提供することが必要とされる。ＮＶＭの構造は、伝統的な２次元（２Ｄ）ＮＡＮＤ型フラッシュメモリデバイスのように平面型であるか、又は、新しい３次元（３Ｄ）フラッシュ構造で提案される垂直型であり得る。
【００１９】
後述の本発明の実施形態は、メモリデバイスにデータを保存するための、改善された方法及びシステムを提供する。いくつかの実施形態において、開示された技術は、追加的な帯電領域を使用することによって、電荷トラップ（ＣＴ）ベースのＮＶＭデバイスのメモリストレージを改善し、追加的な帯電領域はいずれかの単一のコントロールゲートに一意的に関連付けられていない。ＣＴベースのＮＶＭデバイスは、共通ＣＴ層の上方に形成された、複数のコントロールゲートを含む。コントロールゲートは、読み出し／書き込み（Ｒ／Ｗ）ユニットに接続され、メモリ内のデータをプログラムし、又は、読み出すために、適切な電圧をコントロールゲートに印加する。
【００２０】
いくつかの実施形態では、Ｒ／Ｗユニットは、電荷トラップ層内で、帯電領域を生成し、そして読み出し、これらの帯電領域はいずれかの単一のコントロールゲートに一意的に関連付けられていない。言い換えれば、開示された技術は、コントロールゲートとメモリセル又は帯電領域との間の、伝統的な一対一の関係を破るものである。例えば、データストレージ密度を増加させるために、及び、時間経過による電荷消散を低減するために、この考えを使用できる。
【００２１】
いくつかの実施形態では、開示された技術は、隣接メモリセル間に帯電領域をプログラミングすることによって、メモリセルの電荷保持（したがって、信頼性）を改善するのに適用され得る。これらの実施形態では、帯電領域は、データを保存しないが、むしろ隣接するメモリセル間のＣＴ層内の境界を形成する。他の実施形態では、帯電領域は、コントロールゲートの下に位置する伝統的なメモリセルの代わりに、又は、追加して、ＣＴベースのＮＶＭデバイスのメモリ容量を、増やすようにプログラムされ得る。
【００２２】
１つの実施形態では、Ｒ／Ｗユニットは、同時に複数のコントロールゲートにプログラミング電圧を印加することによって、所与のコントロールゲートと関連付けられていない、帯電領域を生成する。このような領域からの読み出しは、同様の方法で実行される。代替の実施形態では、帯電領域の一部又はすべては、デバイスの製造工程の間に形成され得る。
【００２３】
他の実施形態では、データ値は、（領域内の電荷量の代わりに、又は領域内の電荷量に加えて）電荷トラップ層の電荷領域の位置によって表される。Ｒ／Ｗユニットは、例えば、隣接するゲートに印加される電圧間の関係を調整することによって、異なる位置に電荷領域を生成できる。合計の印加電圧は一定のままでもよい。
【００２４】
代替の実施形態では、異なる位置、及び、異なる電荷量の組み合わせで、追加的な領域が生成される。この組み合わせは、更に、メモリデバイスのストレージ密度を増加させる。
システムの説明
【００２５】
図１は、本発明のある実施形態に係る、メモリデバイス２３及びメモリコントローラ４５を含むメモリシステム２２を模式的に示したブロック図である。メモリデバイス２３は、コントロールゲート４８の複数のカスケード４４を含む。各カスケード４４の最初の又は最後のコントロールゲートは、それぞれのビット線５２に接続される。様々なカスケードの対応するコントロールゲート４８のコントロールゲートは、それぞれのワード線５６に接続される。
【００２６】
本明細書に記載される実施形態では、それぞれのメモリセルを形成するように、共通の隔離層内の帯電領域を生成することによって、データはメモリに保存される。１つの典型的な例は、ＣＴ・ＮＡＮＤ型フラッシュメモリである。本明細書で記載される技術は、ＣＴ・ＮＯＲ型フラッシュ、又は、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）、金属−酸化物−窒化物−酸化物−シリコン（ＭＯＮＯＳ）、若しくは、チタン−アルミナ−窒化物−酸化物−シリコン（ＴＡＮＯＳ）の様々な種類のメモリのような、様々な他の種類のメモリを使用して、説明され得る。この開示のいくつかの例は、ＳＯＮＯＳベースのＮＶＭに関連しているが、本明細書で記載される技術は、ＣＴベースのＮＶＭデバイスのいずれかの種類に対しても適用される。
【００２７】
読み出し／書き込み（Ｒ／Ｗ）ユニット６０は、以下で詳細に説明されている方法を使用して、メモリセルをプログラム、読み出し及び消去するために、ビット線及びワード線を制御する。Ｒ／Ｗユニット６０は、メモリ内での保存のためデータを受信するため、及び、メモリから取得したデータを送信するために、メモリコントローラ４５又はホストに典型的に接続される。
【００２８】
図１で示されるメモリシステム２２の構成は、例示的な構成であり、概念を明快にするためだけに選択される。代替の実施形態では、いずれかの他の適切な構成でも、メモリシステムを実装するために、特にメモリデバイス２３を実装するために、使用できる。メモリシステム２２の特定の要素は、１つ若しくは複数の特定用途向け集積回路（ＡＳＩＣ）、又は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は、他のデバイスの種類を使用するなどして、ハードウェアを使用して実装できる。追加的又は代替的に、ソフトウェアを使用して、又は、ハードウェア要素とソフトウェア要素との組み合わせを使用して、メモリシステム２２の特定の要素を実装できる。
【００２９】
メモリコントローラ４５は、典型的には、本明細書で説明する機能を実行するようにソフトウェアでプログラムされる汎用コンピュータを含む。ソフトウェアは、例えばネットワーク経由で電子的な形態でコンピュータにダウンロードされてもよく、又は、代替的又は追加的に、磁気メモリ、光学的メモリ、若しくは電子メモリなどの非一時的な有形的媒体によって提供され及び／又は保存されることができる。
共通ＣＴ層内の追加的な帯電領域
【００３０】
典型的な２ＤのＣＴベースのＮＶＭ、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）ベースのＮＡＮＤ型ＮＶＭデバイスなどは、ウェル上に層のスタックを含む。スタックは、（ブロック層としても知られる）窒化物層の下にある、トンネル酸化物層を含み、窒化物層は（ゲート酸化膜として知られる）別の酸化物層の下にある。コントロールゲートは、典型的には（「ポリシリコン」としても知られる）多結晶シリコンから作られ、スタックの上に形成されている。データは、コントロールゲートの下のブロック層（すなわち、窒化物）に電荷を保存することによって、メモリに保存される。
【００３１】
典型的な３ＤのＮＡＮＤ構成では、電荷トラップ窒化物層は、トンネル酸化物層とゲート酸化物層との間に垂直方向に配置されている。コントロールゲートは、スタックの端に形成され、ゲート酸化物層に結合されている。２Ｄ及び３ＤのＮＡＮＤ型デバイスの別の説明は、２Ｄ及び３ＤのＮＡＮＤ型の水平並びに垂直構造に、それぞれ関連している。本明細書の以下の説明（通常２Ｄに向いている）は、２Ｄ及び３Ｄの両方のＮＡＮＤ型構成に等しく適用され得る。
【００３２】
以下に説明される本発明の実施形態は、ＮＶＭにおけるデータストレージのための改善された方法及びシステムを提供する。開示された技術は、必ずしも所与のコントロールゲートの下でもなければ、必ずしもいずれかの個々のコントロールゲートに関連付けられる必要もなく、窒化物層の任意の所望の位置で帯電領域を形成及び利用する。帯電領域は、デバイス動作中にデバイスに適切な電圧を印加することによって形成されるか、又は、ＮＶＭデバイスの製造工程中に規定領域に電荷を注入することによって形成され得る。本明細書に記載された実施形態では、ＣＴベースのＮＡＮＤ型メモリセルを主に参照しているが、メモリセルの他の適切な種類に、開示された技術が使用され得る。
【００３３】
いくつかの実施形態では、開示された技術は、所与のコントロールゲート４８の直下以外の、例えば、ゲートの下の異なる位置に、ゲート間に、又は、Ｒ／Ｗユニット６０とカスケード４４間とのに、又は、メモリデバイス２３内のいずれかの他の適切な位置に、帯電領域を追加することによって、ストレージ密度を増加する（すなわち、所与のカスケード４４あたりのより多くのビット数）ために使用され得る。
【００３４】
他の実施形態では、ＮＶＭの電荷保持を改善するために、開示された技術が使用され得る。ＣＴベースのＮＶＭでは、電荷は同一極性の電荷間の電気的反発力により時間とともに広がる傾向にある。次第に、電荷が広がるにつれて、メモリセルのしきい値電圧が変化し、そして、メモリの保持性能が低下し、読み出しエラー及びデータの消失を引き起こす。この実施形態では、開示された技術は、対応する電荷によってコントロールゲート４８間に生成され得る、潜在的な電荷勾配を満たすことによって、指定された電荷領域から電荷が広がることを減少させる。これらの追加的な帯電領域は、メモリセルの指定領域内の電荷を保持する境界領域として機能し、それら（ＳＬＣ又はＭＬＣ）のプログラミング状態の安定性を保つ。
【００３５】
上記の実施形態は、単に例として説明されている。代替の実施形態では、Ｒ／Ｗユニット６０が、ＮＶＭメモリデバイスの他の種類の電荷管理のために、いずれかの他の適切な種類の中間電荷領域を生成することができる。
【００３６】
図２は、本発明の一実施形態に係る、ＳＯＮＯＳベースのＮＡＮＤ型ＮＶＭの断面図である。図は、所与のカスケード４４に沿った、３つの隣接したコントロールゲート３６Ａ〜３６Ｂを示す。ＮＡＮＤ型ＮＶＭは、ウェル２０上に作製され、典型的にはシリコンウェハで、又はポリシリコン、又はいずれかの他の適した材料で作られる。メモリは、酸化物層２４（トンネル酸化膜と呼ばれる）、窒化物層２８（又は他のいずれかのブロック層）、及び別の酸化物層３２（ゲート酸化膜と呼ばれる）、を含む。コントロールゲート３６は、典型的にはポリシリコンで作られる。この例では、各コントロールゲートの下にある領域が、ＮＶＭセルとして機能する。データは、電荷４０をコントロールゲートの下の窒化物層２８に保存することによって、メモリセルに保存される。電荷の量（及び／又は極性）が、保存されているデータ値を表している。
【００３７】
所与のメモリセルは、典型的には、そのセルのコントロールゲートに１つ以上の高電圧パルス（例えば、〜２０Ｖ）を印加することによって、電荷でプログラムされる。隣接するセルのコントロールゲートは、典型的には、プログラミング中に低電圧（例えば、〜５Ｖ）でバイアスされる。
【００３８】
所与のメモリセルからの読み出しは、典型的には、セルのコントロールゲートに適切な読み出し電圧（ＶＲ）を印加し、他のコントロールゲートに他のセルを導通させるパス電圧（Ｖｐａｓｓ）に印加し、そして、電圧又は電流の検出を使用して、メモリセルのカスケードの伝導率を検出することによって行われる。メモリセルの消去は、典型的には、コントロールゲートを接地しながら、高い正電圧をウェルに印加することによって行われる。
【００３９】
図２の例では、コントロールゲート３６Ｂの下のメモリのセルに保存されたデータを読み出すために、Ｒ／Ｗユニット６０は、コントロールゲート３６Ｂに読み出し電圧を、並びに、コントロールゲート３６Ａ及び３６Ｃにパス電圧（Ｖｐａｓｓ）を、印加し得る。
【００４０】
図２は、明快さのために、３つのコントロールゲート３６Ａ〜３６Ｃ（したがって、３つのメモリセル）だけを示す。現実のメモリデバイスでは、しかしながら、任意の適切な数のメモリセルが使用され得る。
【００４１】
加えて、Ｒ／Ｗユニット６０は、窒化物層２８内で隣接するコントロールゲート間に、追加的な中間電荷領域を生成する。図２では、例えば、中間電荷領域６４Ａが、コントロールゲート３６Ａと３６Ｂとの間に形成され、並びに、中間電荷領域６４Ｂが、コントロールゲート３６Ｂと３６Ｃとの間に形成される。電荷領域６４Ａ及び６４Ｂは、電荷４０がコントロールゲート３６Ｂの下に位置する領域から、時間が経つにつれて広がることを防止するために使用される。
【００４２】
結果として、メモリの保持性能はかなり改善する。中間領域６４Ａ及び６４Ｂの電荷量は、典型的に、データ独立であり、この実施形態では、その唯一の目的は、領域４０からの電荷ドリフトを減少させる又は防止することである。
【００４３】
いくつかの実施形態では、Ｒ／Ｗユニット６０は、メモリセルがプログラムされる前に（すなわち、電荷領域４０が生成される前に）、中間電荷領域（例えば、領域６４Ａ及び６４Ｂ）を形成する。１つの例の実施形態では、Ｒ／Ｗユニット６０は、すべてのコントロールゲートに１つ以上の高電圧（例えば、１５Ｖ）プログラミングパルスを印加することによって、コントロールゲート３６Ｂの下のメモリの消去の直後に、電荷領域６４Ａ及び６４Ｂを形成できる。別の実施形態では、中間電荷領域（６４Ａ及び６４Ｂ領域など）は、製造の間に形成され、そして、その電荷は以降のデータプログラミング及び消去動作によっては除去されない。
【００４４】
Ｒ／Ｗユニット６０が、いずれかの適切な技術を使用することによって、電荷領域６４Ａ及び６４Ｂを形成してもよい。例えば、メモリセルのプログラミングの公称パルスの大きさが２０Ｖである場合、Ｒ／Ｗユニット６０は、複数のコントロールゲートに若干低電圧のパルスを印加することにより、中間電荷領域を形成し得る。
【００４５】
例えば、領域６４Ａは、中間電荷領域の所望の位置のいずれかの側に位置する、コントロールゲート３６Ａ及び３６Ｂに同時に１５Ｖのパルスを印加することによって、生成されることができる。このパルスの大きさは、コントロールゲートの下にある領域のプログラミングには低すぎるが、２つのコントロールゲートからのパルスの組み合わせは、中間電荷領域６４Ａの生成のためには十分に高い。同様に、Ｒ／Ｗユニット６０は、コントロールゲート３６Ｂ及び３６Ｃに同時に１５Ｖのパルスを印加することによって、領域６４Ｂを生成し得る。代替的には、Ｒ／Ｗユニットは、中間電荷領域を生成するために、任意の他の適切な方法を使用し得る。上記のパルスは、例であり、典型的には、デバイスアーキテクチャの適切な設計に付随されるべきである。例えば、パルス電圧は、２つの隣接したコントロールゲート間の物理的な距離に適応させる必要がある。
【００４６】
図２の例では、各中間電荷領域は、２つのコントロールゲートの間の中間点のまわりに位置する。別の実施形態では、Ｒ／Ｗユニットは、例えばコントロールゲートに、等しくない大きさのパルスを印加することによって、隣接するコントロールゲートから等しくない距離で、中間電荷領域を生成し得る。例えば、２０Ｖのパルスをコントロールゲート３６Ａに、及び、１０Ｖのパルスをコントロールゲート３６Ｂに印加することによって、コントロールゲート３６Ａにより近くに、電荷領域６４Ａが生成される。
【００４７】
代替の実施形態では、隣接するメモリセル間に、複数の中間電荷領域を形成し得る。例えば、２０Ｖのパルスをコントロールゲート３６Ａに、及び、１０Ｖのパルスをコントロールゲート３６Ｂに印加すると、コントロールゲート３６Ａにより近く、第１の電荷領域６４Ａが生成され、並びに引き続いて、１０Ｖのパルスをコントロールゲート３６Ａに、及び、２０Ｖのパルスをコントロールゲートゲート３６Ｂに印加することによって、（コントロールゲート３６Ａと３６Ｂとの間に）６４Ａのような第２の中間電荷領域が生成されるが、しかし、この領域はコントロールゲート３６Ｂにより近く位置付けられる。
【００４８】
ＮＡＮＤ型デバイスの性能と信頼性は、典型的には時間の経過とともに低下する。更に別の実施形態では、Ｒ／Ｗユニットは、改善された性能と信頼性を提供するために、ＮＡＮＤ型の寿命の間に、セル間の中間電荷量を修正できる。
【００４９】
例えば、セル間に大量の中間電荷を付加するには、比較的長いプログラミング動作が必要となり、デバイス速度の性能に悪影響を及ぼす。１つの実施形態では、ＮＡＮＤ型デバイスの寿命の初期段階で、Ｒ／Ｗユニットが、少量のみの中間電荷を注入したとしても、電荷保持を保証するのには十分であり、したがって、デバイスのプログラミング速度への悪影響は最小限である。一定の期間の後（例えば、ＳＬＣにおける１００，０００プログラム／消去サイクルの後）、デバイスのＣＴ層は、経年劣化し、改善されたデータ保持が必要となる。この段階でのデータ保持は、Ｒ／Ｗユニットがより大量の中間電荷を印加することによって達成されるが、デバイスの性能はそれに応じて低下する。
【００５０】
別の実施形態では、Ｒ／Ｗユニットは、中間電荷領域での電荷量を制御することにより、デバイス２３の熱係数（それは、Ｖｐａｓｓ及びデバイスの他の特性に影響を与える）を制御できる。こうして、中間電荷量の制御は、デバイスの熱係数を管理するのに自由度を有するメモリコントローラ４５をもたらす。
【００５１】
上記の実施形態は、単に例として説明されている。代替の実施形態では、Ｒ／Ｗユニット６０は、いずれかの他の適切な方法で、いずれかの適切な種類の中間電荷領域を生成できる。他の実施形態では、開示された技術を、ワンタイムプログラマブル（ＯＴＰ）メモリを実装するためにも使用できる。
【００５２】
図３は、本発明の一実施形態に係る、ＳＯＮＯＳベースのＮＡＮＤ型ＮＶＭの断面図である。この構成では、Ｒ／Ｗユニット６０は、窒化物層２８において６８Ａ〜６８Ｅで示される電荷領域を生成することによって、メモリセルをプログラムする。電荷領域のいくつかは、単一のコントロールゲートにプログラミングパルスを印加することによって生成される。この例では、領域６８Ａは、プログラミングパルスをコントロールゲート３６Ａに印加することによって生成され、領域６８Ｃは、プログラミングパルスをコントロールゲート３６Ｂに印加することによって生成され、そして、領域６８Ｅは、プログラミングパルスをコントロールゲート３６Ｃに印加することによって生成される。
【００５３】
他の電荷領域は、プログラミングパルスを複数のコントロールゲートに同時に印加することによって生成される。この例では、領域６８Ｂは、コントロールゲート３６Ａ及び３６Ｂに同時にプログラミングパルスを印加することによって、生成される。領域６８Ｄは、コントロールゲート３６Ｂ及び３６Ｃにプログラミングパルスを同時に印加することによって、生成される。図３の例では、電荷領域６８Ｂ及び６８Ｄは、２つの隣接したコントロールゲートの中間点の付近に位置する。
【００５４】
代替の実施形態では、Ｒ／Ｗユニット６０は、例えば、等しくない大きさのパルスをコントロールゲートに印加することによって、隣接するコントロールゲートから等しくない距離に、６８Ｂ及び６８Ｄのようなデータを保持する電荷領域を生成でき、異なる電荷量が、異なるデータ状態を区別するために使用できる。
【００５５】
別の実施形態では、Ｒ／Ｗユニット６０は、隣接するコントロールゲートに同時一組のパルスのシーケンスを印加することによって、２つの隣接するメモリセル間の複数の電荷領域を生成することができる。
【００５６】
いくつかの実施形態では、電荷領域６８Ａ、６８Ｃ及び６８Ｅで表されるデータは、それぞれのビット線を検出することによって、読み出され得る。電荷領域６８Ｂ及び６８Ｄで表されるデータは、複数のビット線の検出出力を組み合わせることによって、読み出され得る。
【００５７】
図２〜図３で見られるように、そして上記の説明から理解できるように、窒化物層２８の電荷領域のいくつか（例えば、図２の領域６４Ａ及び６４Ｂ、並びに、図３の領域６８Ｂ及び６８Ｄ）は、いずれかの単一コントロールゲートに一意的に関連付けられていない。
【００５８】
この実施形態では、データを保存する帯電領域の数は、コントロールゲートの数より大きい。別の方法で言えば、データを保存する帯電領域は、コントロールゲート間の平均間隔よりも小さい平均間隔で、共通ＣＴ層に沿って分布している。
【００５９】
図４は、本発明の一実施形態に係る、ＳＯＮＯＳベースのＮＡＮＤ型ＮＶＭの断面図である。この構成では、Ｒ／Ｗユニット６０は、窒化物層２８に複数の電荷領域７２を生成することによって、データを有するメモリをプログラムする。
【００６０】
この例では、電荷領域のどれも、いずれかの単一のコントロールゲートに関連付けられていない。Ｒ／Ｗユニット６０は、プログラミングパルスを同時に複数の（例えば、２つの）コントロールゲートに同時に印加することによって、各電荷領域７２を生成する。プログラミングパルスの適切な設定によって、Ｒ／Ｗユニット６０は、各領域７２の位置、大きさ、電荷分布及び電荷レベルを構成することができる。例えば、２２Ｖのパルスをコントロールゲート３６Ａに、及び、１１Ｖのパルスをコントロールゲート３６Ｂに印加することによって、対応する領域７２Ｃの大きさは、１８Ｖのパルスをコントロールゲート３６Ａに、及び、９Ｖのパルスをコントロールゲート３６Ｂ領域に印加することで得られる、領域７２Ｂと比較すると、より大きい、しかし、領域７２の両方の中心は同じ位置、コントロールゲート３６Ａにより近くにあることが期待される。
【００６１】
この実施形態では、Ｒ／Ｗユニット６０は、窒化物層２８内での帯電領域の正確な位置を制御することができる。図４に示された例では、領域７２Ｅは、領域７２Ｄよりもコントロールゲート３６Ｂに近い。領域７２Ｄは、１８Ｖのパルスをコントロールゲート３６Ｂに、及び、１２Ｖのパルスをコントロールゲート３６Ａに印加することによって得られ、一方領域７２Ｅは、２２Ｖのパルスをコントロールゲート３６Ｂに、及び、８Ｖのパルスをコントロールゲート３６Ａに印加することによって得られる。この例では、両方の領域の大きさは、Ｒ／Ｗユニット６０によって印加される同一の合計電圧（この例では３０Ｖ）のために、同一である。領域７２Ｅは、しかしながら、このコントロールゲートにＲ／Ｗユニット６０により印加される、より高い電圧パルスのために、コントロールゲート３６Ｂにより近い。
【００６２】
同様に、ビット線の検出の適切な組み合わせによって、Ｒ／Ｗユニット６０は、様々な電荷領域で表されるデータを読み出すことができる。
【００６３】
上記の図２〜図４で示される、電荷領域の一群、並びに、プログラミング及び読み出しの方式は、単なる例として示されている。代替の実施形態では、いずれかの他の適切な電荷領域の一群、並びに、いずれかの他の適切なプログラミング及び読み出しの方式が使用され得る。
【００６４】
図３及び図４の例は、所与の領域にトラップされた電荷量が、所与のデータ値を表す、実施形態を説明している。他の実施形態では、データ値は、ＣＴ層内の帯電領域のそれぞれの位置によって表される。電荷の位置は、例えば、所与の領域の電荷の９０％の重心の位置によって、又は、いずれかの他の適切な測定によって、測定され得る。例えば、公称の状態で、Ｒ／Ｗユニット６０は、図４に示すように、領域７２、７２Ａ、７２Ｂ、及び７２Ｄを有するデバイス２３をプログラムする。この例では、帯電領域７２Ｄは、１８Ｖをゲート３６Ａに、及び、１２Ｖをゲート３６Ｂに印加することによって得られる。
【００６５】
１つの実施形態では、Ｒ／Ｗユニット６０は、所与の帯電領域に対するＣＴ層における可能な位置のセットを予め定義し、そのセットの各位置が、それぞれのデータ値を表している。Ｒ／Ｗユニットは、その所与のデータ値に対応する位置に帯電領域を生成することによって、所与のデータ値をプログラムする。
【００６６】
したがって、Ｒ／Ｗユニット６０は、ゲート３６Ａへの印加電圧を１８Ｖから２２Ｖに、及び、ゲート３６Ｂへの電圧を、２Ｖから８Ｖに変更することによって、領域７２Ｅを（７２Ｄに対して）異なる位置を設定する。この実施形態では、電圧の合計は、実質的に一定（例えば、３０Ｖ）のままであり、したがって、電荷量は同一であるが、しかし、各領域は異なるデータ値を表す。
【００６７】
別の実施形態では、開示された技術は、異なる位置及び異なる電荷量の組み合わせを提供するのに適用され得る。この組み合わせにより、所与の領域における追加のデータ値を可能とし、したがって、この領域でより高いストレージ密度を達成する。
【００６８】
例えば、開示された技術を適用して、領域７２Ｂ及び７２Ｃ間の電荷を修正することができる。この例では、Ｒ／Ｗユニット６０は、ゲート３６Ａに印加される電圧を１８Ｖから２２Ｖに、及び、ゲート３６Ｂに印加される電圧を９Ｖから１１Ｖに変更する。結果として、デバイス２３のデータ値をローカルに変更するように、電荷量が増加する（例えば、領域７２Ｃは領域７２Ｂよりも大きくなる）。
【００６９】
他の実施形態では、Ｒ／Ｗユニットは、ＣＴ層における帯電領域を生成するために、ソース又はドレイン端子などの、（コントロールゲート以外の）デバイスの他の端子に、電圧を印加することによって、デバイス２３をプログラムする。
追加的な読み出しに関する考慮事項
【００７０】
デバイス２３は、セルごとに１ビット、したがって、２つのプログラミングのレベルを含む、シングルレベルセル型（ＳＬＣ）デバイス、又は、セルごとに２ビット、及び２つより多くのプログラミングレベルを含む、マルチレベルセル型（ＭＬＣ）デバイスを含むことができる。以下の説明は、明快さのために、主にシングルレベルセル型（ＳＬＣ）ＮＶＭについて言及する。以下に説明される原理は、しかしながら、マルチレベルセル型（ＭＬＣ）ＮＶＭでも同様に使用され得る。
【００７１】
ＳＬＣ型ＮＶＭは、消去され、又は、プログラムされ得、このようなセルは、消去されるレベルとプログラムされるレベルとの間に設定された、読み出し電圧ＶＲを使用して、読み出されることができる。上記の方式を使用して所与のセルが読み出されるとき、この構造体の他のセルは、パス電圧Ｖｐａｓｓを印加することによって、それらのプログラミング状態（プログラムされている、又は、消去されている）に関係なく導通するように、バイアスされる。
【００７２】
（各セルの個別のプログラミングに加えて、データを保存するために）隣接するメモリセルＣ１とＣ２との間に、追加的な中間電荷領域Ｓを配置する、開示された技術をここで考える。（上記図３の例を参照すると、セルＣ１及びＣ２は、コントロールゲート３６Ａ及び３６Ｂにそれぞれ対応し、そして、中間電荷領域Ｓは、電荷領域６８Ｂに対応する。）中間電荷領域Ｓは、Ｃ１のセル電圧のシフトを引き起こし、したがって、より高いパス電圧を必要とする。
【００７３】
図５Ａは、本発明の実施形態に係る、中間電荷領域を有しない、ＳＬＣ型ＮＶＭのしきい値電圧レベルを示している図である。前述したように、所与のセルに対し、読み出し電圧ＶＲ７８は、消去レベル７４（「Ｅ」と印される）とプログラミングレベル７６（「Ｐ」と印される）との間に設定される。
【００７４】
図５Ｂは、本発明の実施形態に係る、中間電荷領域を有しない、ＳＬＣ型ＮＶＭのしきい値電圧レベルを示している図である。所与のセルが、図５Ｂの方式を使用して読み出されるとき、この構造体の他のセルは、プログラミングレベル７６（「Ｐ」と印される）より高い電圧に設定されている、パス電圧Ｖｐａｓｓ８０を印加することによって、プログラミング状態（プログラムされている又は消去されている）に関係なく導通するように、バイアスされる。
【００７５】
図５Ｃは、本発明の実施形態に係る、中間電荷領域を有する、ＳＬＣ型ＮＶＭのしきい値電圧レベルを示している図である。図５Ｃにおいて、窒化物層２８に中間電荷領域がない時の消去レベルＥ７４及びプログラミングレベルＰ７６が、丸で印される。このシナリオに対するパス電圧Ｖｐａｓｓ８０は、Ｖｐａｓｓと印される。レベルＥ’８４及びＰ’８６（正方形で印される）は、中間電荷領域ＳがセルＣ１とＣ２との間に存在する時の、消去レベル及びプログラミングレベルをそれぞれ示す。このシナリオに対するパス電圧は、Ｖｐａｓｓ’８２と印される。
【００７６】
図５Ｃに示すように、中間電荷領域の形成は、プログラミング及び消去レベルを、消去レベルＥ７４及びプログラミングレベルＰ７６から、消去レベルＥ’８４及びプログラミングレベルＰ’８６に、それぞれシフトする。結果として、Ｒ／Ｗユニット６０は、典型的には、パス電圧の設定を、パス電圧Ｖｐａｓｓ８０からパス電圧Ｖｐａｓｓ’８２に、調整する。
【００７７】
図６は、本発明の実施形態に係る、中間電荷領域を有する、ＳＬＣ型ＮＶＭのアレイにおける、しきい値電圧分布を示している図である。消去レベルＥ９０及びプログラミングレベルＰ９４は、中間電荷領域を有しない、消去及びプログラミングのレベルの分布をそれぞれ表す。消去レベルＥ’９２及びプログラミングレベルＰ’９６は、中間電荷領域が存在するときの、消去及びプログラミングのレベルの分布をそれぞれ表す。この分布は、デバイスの製造工程中にもたらされるバラつきによって、プログラミング及び／又は消去の工程における欠陥によって、時間の経過によるしきい値電圧ドリフトによって、又は、いずれかの他の理由によって、生じ得る。
【００７８】
単一のセルよりもむしろ、メモリセルのグループを考慮したとき、２つの可能性（中間電荷領域が存在するか、又は存在しないか）は、２つではなく、合計４つの可能なプログラミング及び消去のレベル分布（例えば、Ｅ、Ｐではなく、Ｅ、Ｅ’、Ｐ、Ｐ’）を作り出す。典型的には、中間電荷領域Ｓによって表されるデータは、図５ＣのようにＶｐａｓｓ’を使用して構造体の他のセル（Ｃ１及びＣ２以外）をバイアスすることによって、読み取られる。
【００７９】
Ｒ／Ｗユニット６０によるＳの読み出しは、いくつかの方法で実施され得る。１つの実施形態では、セルＣ２は、Ｖｐａｓｓ’がセルＣ１に、Ｖｐａｓｓ’＞Ｖｐａｓｓのように印加されている間、ＶＲを使用して読み出される。別の実施形態では、読み出し電圧の組み合わせが、例えば、ＶｐａｓｓをＣ１に、及び、ＶＲをＣ２に印加することによって、Ｃ１及びＣ２の両方に印加される。Ｓ上の２つの実装の正味の効果は、類似している。
【００８０】
ここで３つの隣接するセルＣ１、Ｃ２及びＣ３の場合（例えば、図３のコントロールゲート３６Ａ〜３６Ｃ）を考慮するが、そこにおいて、中間電荷領域Ｓ１（例えば、図３の電荷領域６８Ｂ）が、Ｃ１とＣ２との間に形成され、並びに、中間電荷領域Ｓ２（例えば、図３の電荷領域６８Ｄ）が、Ｃ２とＣ３との間に形成される。ここでの仮定は、中間電荷領域Ｓ１が、セルＣ１及びＣ２のうちの１つにより近くに関連付けられていることである。言い換えれば、この仮定は、Ｃ１及びＣ２を読み出しているとき、Ｓ１又はＳ２が存在するかどうかを識別することが可能であるということである。
【００８１】
上記の条件があてはまらない場合、可能な解決策は、２つのセルごとにだけ、中間電荷領域を形成することである。例えば、メモリセルＣ１、Ｃ２〜Ｃ８のカスケードに対して、（追加的なデータを保存する）中間電荷領域は、Ｃ１とＣ２との間、Ｃ３とＣ４との間、Ｃ５とＣ６との間、並びに、Ｃ７とＣ８との間にだけ形成される。
【００８２】
したがって、上述の実施形態は例として挙げられており、本発明は、以上に具体的に図示され説明されたものに限定されないことが理解されるであろう。むしろ、本発明の範囲は、以上に説明した様々な特徴の組み合わせ及び部分的組み合わせの両方、並びに当業者であれば前述の説明を読むことによって想到するであろう従来技術に開示されていないそれらの変型及び修正を含む。この参照により本特許出願に組み込まれる文献は、何らかの用語が、これらの組み込まれた文献の中において本明細書内で明示的又は暗示的になされた定義と対立する方法で定義されている範囲において、本明細書内の定義のみが考慮されるべきである点を除き、本願の必須部分であるとみなされるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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