(57)【特許請求の範囲】
【請求項１】
半導体の一方の面に形成されたソース電極と、
前記半導体の一方の面に絶縁膜を介して形成されたゲート電極と、
前記半導体の他方の面に形成されたドレイン電極と、
を備え、
前記半導体は、
Ｎ型又はＰ型のうちの一方の導電型の機能を発揮する基本層と、
前記基本層における一方の面の表面層に部分的に形成されてＮ型又はＰ型のうちの他方の導電型の機能を発揮する第１部分と、
前記第１部分の内部に部分的に形成され、一方の導電型の機能を発揮すると共に、前記ソース電極が接続される第２部分と、
を有し、
前記基本層における一方の面、前記第１部分の表面及び前記第２部分の表面は、前記半導体の一方の面の構成面として露出され、
前記第１部分は、前記基本層における一方の面側に、前記基本層と前記第２部分とに挟まれるようにして配置され、
前記基本層における他方の面が前記半導体の他方の面であり、
前記ゲート電極は、前記第１部分の表面上に前記基本層における一方の面を配置対象から除いた状態の前記第１部分の表面と前記第２部分の表面のみに配置され、前記基本層上には配置されず、
前記絶縁膜は、前記ゲート電極と前記第１部分および前記第２部分の一部の間のみに配置され、
前記基本層が、
一方の導電型の機能を発揮する炭化珪素基板と、
前記炭化珪素基板の一方の面に不純物濃度を当該炭化珪素基板中の不純物濃度よりも低濃度にした状態で形成されて、一方の導電型の機能を発揮する第１炭化珪素層と、により構成され、
前記炭化珪素基板の他方の面に前記ドレイン電極が接続され、
前記第１炭化珪素層の内部に前記第１部分が形成され、
前記半導体の一方の面に、前記基本層における一方の面が帯状の基本層部分面として複数露出され、
複数の前記基本層部分面が、間隔をあけて並設される一対の外側列と、当該一対の外側列の間に位置される中間列と、をもって配置され、
前記外側列は、前記基本層部分面が、その幅方向を揃えつつ対向させた状態でその幅方向外方に間隔をあけて配置されており、
前記中間列は、前記基本層部分面が、前記一対の外側列の一方の外側列における基本層部分面と、当該基本層部分面と隣り合う前記一対の外側列の他方の外側列における基本層部分面との間に設けられてその並設方向に延びていることを特徴とする半導体装置。
【請求項２】
前記第１部分が、
前記第１炭化珪素層の内部に形成されて他方の導電型の機能を発揮する第１領域と、
前記第１炭化珪素層の表面及び前記第１領域の表面に形成されて他方の導電型の機能を発揮する第２炭化珪素層と、により構成され、
前記第２部分が、前記第２炭化珪素層の内部に形成され、
前記基本層が、前記第２炭化珪素層の内部に形成されて前記第１炭化珪素層に連なり当該基本層と同様の一方の導電型の機能を発揮する拡張領域を含んでいて、
前記ゲート電極は、前記拡張領域上には配置されないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記第２部分の角と当該第２部分の辺に対向していない第２部分の角との間では連続して形成されており、前記第２部分の辺と当該第２部分の辺に対向する第２部分の辺との間では連続して形成されていないことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングデバイスとして用いられる半導体装置に関する。
【背景技術】
【０００２】
半導体装置としては、縦型ＭＯＳＦＥＴが広く知られている。例えば特許文献１（図３等）には、半導体の一方の面に、ソース電極と、ゲート絶縁膜を介して形成されるゲート電極とを設け、該半導体の他方の面にドレイン電極を設け、その半導体に、Ｎ型又はＰ型のうちの一方の導電型機能を発揮する基本層と、該基本層における一方の面に部分的に形成されてＮ型又はＰ型のうちの他方の導電型の機能を発揮する第１部分と、該第１部分の表面に部分的に形成されて前記一方の導電型機能を発揮すると共にその表面に前記ソース電極が接続される第２部分と、を備えさせ、前記基本層における一方の面、前記第１部分の表面及び前記第２部分の表面を前記半導体の一方の面の構成面として露出させ、前記第１部分を前記基本層における一方の面と前記第２部分の表面とにより挟まれるように配置し、前記基本層における他方の面に前記ドレイン電極を設けたものが提案されている。
【０００３】
具体的に図１０をもって説明すれば、前記縦型ＭＯＳＦＥＴにおいては、半導体の基本層として、Ｎ型ＳｉＣ基板１と、そのＮ型ＳｉＣ基板１の一方の面に形成されるＮ型ＳｉＣ層２と、からなるものが用いられ、そのＮ型ＳｉＣ層２の表面に第１部分として複数のＰ型領域３が形成されている。そのＰ型領域３の表面には第２部分としてのＮ型ソース領域４とＰ型コンタクト領域５が形成され、そのＮ型ソース領域４とＰ型コンタクト領域５との表面にソース電極８が形成されている。また、Ｎ型ＳｉＣ層２の一方の面、及びそのＮ型ＳｉＣ層２とＮ型ソース領域４との間のＰ型領域３の表面には、ゲート絶縁膜６を介してゲート電極７が形成されている。
【０００４】
また、別の縦型ＭＯＳＦＥＴにおいては、図１１に示すように、半導体の基本層として、Ｎ型ＳｉＣ基板１の一方の面にＮ型のＳｉＣ層２が形成されたものが用いられ、そのＮ型ＳｉＣ層２表面に複数のＰ型領域10（第１部分）が形成され、その各Ｐ型領域10の表面及びＮ型ＳｉＣ層２の表面にＰ型ＳｉＣ層11（第１部分）が形成され、Ｐ型ＳｉＣ層11の表面に第２部分としてのＮ型ソース領域４とＰ型コンタクト領域５が形成されている。そのＮ型ソース領域４とＰ型コンタクト領域５との表面にソース電極８が形成されている。一方、Ｐ型ＳｉＣ層11において、Ｐ型領域10が形成されずにＮ型ＳｉＣ層２が存在してそのＮ型ＳｉＣ層２が臨んでいる領域では、Ｎ型領域12が形成され、そのＮ型領域12、及びそのＮ型領域12とＮ型ソース領域４との間のＰ型ＳｉＣ層11の表面にゲート絶縁膜６を介してゲート電極７が形成されている。勿論、Ｎ型ＳｉＣ基板１の裏面には、ドレイン電極９が形成されている。
【０００５】
これら縦型ＭＯＳＦＥＴにおいては、ソース電極８に対しドレイン電極９に正の電圧が印加された状態でゲート電極７にゲート閾値以下の電圧が印加されている場合には、Ｐ型領域３とＮ型ＳｉＣ層２との間のＰＮ接合（図１０参照）、或いはＰ型ＳｉＣ層11とＮ型領域12の間とのＰＮ接合（図１１参照）が逆バイアスされた状態であるため電流は流れない。一方、ゲート電極７にゲート閾値以上の電圧を印加すると、ゲート電極７直下のＰ型領域３又はＰ型ＳｉＣ層11表面に反転層が形成されることになり、電流が流れる。このため、ゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１０７２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記ＭＯＳＦＥＴにおいては、ドレイン電極に高電圧が印加された場合、特にＭＯＳＦＥＴ（ゲート電極）をオフする際などにはドレイン電極とゲート電極との間で高電圧が印加された状態になる。このため、この際ゲート絶縁膜に大きな電界が掛かると、そのゲート絶縁膜の絶縁破壊や、ゲート絶縁膜の信頼性が著しく低下するおそれがある。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、ＭＯＳＦＥＴとしての本来の機能を維持しつつ、絶縁膜の絶縁破壊耐量及び信頼性を向上させる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明(請求項１に係る発明)にあっては、
半導体の一方の面に、ソース電極と、絶縁膜を介して形成されたゲート電極とが設けられ、該半導体の他方の面にドレイン電極が備えられ、前記半導体が、Ｎ型又はＰ型のうちの一方の導電型の機能を発揮する基本層と、該基本層における一方の面に部分的に形成されてＮ型又はＰ型のうちの他方の導電型の機能を発揮する第１部分と、該第１部分の表面に部分的に形成されて前記一方の導電型機能を発揮すると共にその表面に前記ソース電極が接続される第２部分と、を備え、前記基本層における一方の面、前記第１部分の表面及び前記第２部分の表面が前記半導体の一方の面の構成面として露出され、前記第１部分が前記基本層における一方の面と前記第２部分の表面とにより挟まれるようにして配置され、前記基本層における他方の面が前記半導体の他方の面として前記ドレイン電極を備えている半導体装置において、
前記ゲート電極が、前記第１部分の表面上に前記基本層における一方の面を配置対象から除いた状態の前記第１部分の表面と前記第２部分の表面のみに配置され、前記基本層上には配置されず、前記絶縁膜は、前記ゲート電極と前記第１部分および前記第２部分の一部の間のみに配置される。前記基本層が、一方の導電型の機能を発揮する炭化珪素基板と、前記炭化珪素基板の一方の面に不純物濃度を当該炭化珪素基板中の不純物濃度よりも低濃度にした状態で形成されて、一方の導電型の機能を発揮する第１炭化珪素層と、により構成される。前記炭化珪素基板の他方の面に前記ドレイン電極が接続される。前記第１炭化珪素層の内部に前記第１部分が形成される。
前記半導体の一方の面に、前記基本層における一方の面が帯状の基本層部分面として複数露出され、複数の前記基本層部分面が、間隔をあけて並設される一対の外側列と、当該一対の外側列の間に位置される中間列と、をもって配置され、前記外側列は、前記基本層部分面が、その幅方向を揃えつつ対向させた状態でその幅方向外方に間隔をあけて配置されており、前記中間列は、前記基本層部分面が、前記一対の外側列の一方の外側列における基本層部分面と、当該基本層部分面と隣り合う前記一対の外側列の他方の外側列における基本層部分面との間に設けられてその並設方向に延びている。この請求項１の好ましい態様としては、請求項２以下の記載のとおりである。
【発明の効果】
【００１０】
本発明（請求項１に係る発明）によれば、ゲート電極が、第１部分の表面上に配置されていることから、ゲート電極に、ある値（しきい電圧）以上の電圧を印加することにより、ゲート電極の直下の第１部分の表面層に反転層であるチャネルを生じさせ、そのチャネルを通じてソース電極とドレイン電極との間に電流を流すことができ、ゲート電極への電圧印加を停止することにより、チャネルを消滅させて、電流を流さないようにすることができる（ＭＯＳＦＥＴとしての本来の機能）。
その一方で、基本層における一方の面をゲート電極の配置対象から除いた状態とされることから、ゲート電極への電圧印加停止等によりドレイン電極とゲート電極との間に高電圧が印加されることがなくなり、ゲート絶縁膜に大きな電界が掛かることが無くなる。このため、ＭＯＳＦＥＴとしての本来の機能を維持しつつ、ゲート絶縁膜の破壊耐量を向上させると共にゲート絶縁膜の信頼性向上させることが出来る。
【００１１】
請求項２に係る発明によれば、半導体の一方の面に、基本層における一方の面が帯状の基本層部分面として露出され、基本層部分面の幅方向両側に、基本層部分面の幅方向両側外方に向けて順次、第１部分の表面、第２部分の表面がそれぞれ配置され、各第１部分の表面及び各第２部分の表面が基本層部分面の延び方向に延ばされていることから、基本層部分面を、その幅方向両側における第１部分の表面及び第２部分の表面に対して共通のものとして用いることができ、当該半導体装置の簡素化を図ることができる。
【００１２】
請求項３に係る発明によれば、半導体の一方の面に、基本層部分面が複数設けられ、各基本層部分面が、間隔をあけつつ、互いに平行となるように配置されていることから、各基本層部分面を、その幅方向両側における第１部分の表面及び第２部分の表面に対して共通のものとしてそれぞれ用いて、当該半導体装置全体としての簡素化を図ることができる。
【００１３】
請求項４に係る発明によれば、半導体の一方の面に基本層部分面が複数設けられ、複数の基本層部分面が、間隔をあけて並設される一対の外側列と、一対の外側列の間に位置される中間列と、をもって配置され、各外側列は、基本層部分面が、その幅方向を揃えつつ対向させた状態でその幅方向外方に間隔をあけて配置されるものとされ、中間列は、基本層部分面が、各外側列における各隣り合う基本層部分面間にそれぞれ設けられてその並設方向に延びるものとされていることから、各外側列において、各基本層部分面を、その幅方向両側における第１部分の表面及び第２部分の表面に対して共通のものとしてそれぞれ用いることができるだけでなく、一対の外側列において用いられる第１部分の表面及び第２部分の表面を中間列における各基本層部分面に対して共通のものとして用いることができる。このため、当該半導体装置全体としての簡素化を一層、図ることができる。
【００１４】
請求項５に係る発明によれば、具体的な当該半導体装置を提供できる。
【００１５】
請求項６に係る発明によれば、具体的な当該半導体装置を提供できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態におけるＭＯＳＦＥＴを示す表面図。
【図２】図１のA-A’線拡大断面図。
【図３】本発明の第２実施形態におけるＭＯＳＦＥＴを示す表面図。
【図４】図３のA-A’線拡大断面図。
【図５】図３のB-B’線拡大断面図。
【図６】本発明の第３実施形態におけるＭＯＳＦＥＴを示す表面図。
【図７】第３実施形態における図６のA-A’線拡大断面図。
【図８】第３実施形態における図６のB-B’線拡大断面図。
【図９】第４実施形態における拡大断面図（図６のA-A’線断面に相当）。
【図１０】従来のＭＯＳＦＥＴの断面構造を説明する説明図。
【図１１】従来の別のＭＯＳＦＥＴの断面構造を説明する説明図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１、図２は、第１実施形態、図３〜図５は第２実施形態、図６〜図８は第３実施形態、図９は第４実施形態を示している。尚、この各実施形態において、前記図１０、図１１に示した従来構造に係る構成要素と同一構成要素については、同一符号を付した。また、第１導電型をＮ型、第２導電型をＰ型として説明しているが、これを逆に形成することも可能である。
【００１８】
図１、図２に示す第１実施形態においては、基本層として、Ｎ型ＳｉＣ基板１の表面にＮ型ＳｉＣ層２が形成されたものが用いられ、そのＮ型ＳｉＣ層２の表面に第１部分としてＰ型領域３が複数形成されている。またＰ型領域３の表面には第２部分としてのＮ型ソース領域４とＰ型コンタクト領域５が形成されている。さらにＮ型ソース領域４とＰ型コンタクト領域５との表面にソース電極８が形成されている。更にＰ型領域３表面にのみゲート絶縁膜（酸化膜）６を介してゲート電極７が形成され、Ｎ型ＳｉＣ基板１の裏面側（他方の面側）にドレイン電極９が形成されている。
この場合、Ｎ型ＳｉＣ層２における窒素イオン濃度等の不純物濃度は、Ｎ型ＳｉＣ基板１中の不純物濃度よりも低濃度の状態に形成されている。
【００１９】
このような第１実施形態に係る縦型ＭＯＳＦＥＴにおいては、ソース電極８に対しドレイン電極９に正の電圧が印加された状態でゲート電極７にゲート閾値以下の電圧が印加されている場合には、Ｐ型領域３とＮ型ＳｉＣ層２との間のＰＮ接合（図２参照）が逆バイアスされた状態であるため電流は流れない。一方、ゲート電極７にゲート閾値以上の電圧が印加されると、ゲート電極７直下のＰ型領域３表面に反転層が形成されることになり、電流が流れる。このため、第１実施形態に係る縦型ＭＯＳＦＥＴは、ゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができ、ＭＯＳＦＥＴとしての本来の機能を果たすことができる。
【００２０】
また、第１実施形態に係る縦型ＭＯＳＦＥＴにおいては、Ｐ型領域３の表面にのみゲート電極７が配置され、基本層における一方の面であるＮ型ＳｉＣ層２表面がゲート電極７の配置対象から除かれていることから、ゲート電極７への電圧印加停止等によりドレイン電極９とゲート電極７との間に高電圧が印加されることがなくなり、ゲート絶縁膜６に大きな電界が掛かることが無くなる。これにより、ゲート絶縁膜６が絶縁破壊することが無くなり、素子の信頼性が向上することとなる。
このため、ＭＯＳＦＥＴとしての本来の機能を維持しつつ、ゲート絶縁膜の破壊耐量を向上させると共にゲート絶縁膜の信頼性向上させることが出来る。
この場合、ゲート電極７は、Ｎ型ＳｉＣ層２表面を除き、Ｐ型領域３の表面上にそのＰ型領域３の表面以外の表面をも含めて配置されるようにしてもよい。また、ゲート絶縁膜６は、Ｎ型ＳｉＣ層２表面にも配置されていてもよい。
【００２１】
また、図１に示すように、Ｎ型ＳｉＣ層２表面が帯状の部分面として露出され、その部分面の幅方向両側に、Ｐ型領域３（ゲート絶縁膜６、ゲート電極７）、Ｎ型ソース領域４、ソース電極がそれぞれ平行に配置（ストライプ状に配置）されることになる。このため、Ｎ型ＳｉＣ層２表面の部分面を、その幅方向両側におけるＰ型領域３（ゲート絶縁膜６、ゲート電極７）、Ｎ型ソース領域４、ソース電極８に対して共通のものとして用いることができ、当該半導体装置の簡素化を図ることができる。
【００２２】
図３〜図５に示す第２実施形態においては、第１実施形態に係る表面構造がストライプ形状であったのに対して、４角形セル構造になっており、断面においては、ゲート電極７が繋がる部分はＰ型領域３も繋げて形成されている（図３〜図５比較参照）。このように形成されたＭＯＳＦＥＴにおいても、Ｐ型領域３の表面にのみゲート電極７が配置され、Ｎ型ＳｉＣ層２表面がゲート電極７の配置対象から除かれていることから、ゲート絶縁膜の絶縁破壊耐量及び信頼性ついては第１実施形態同様の特性を示す。
勿論この場合、４角形セル構造以外の多角形状、円形状のセル構造であってもよい。
【００２３】
また、図３に示すように、Ｎ型ＳｉＣ層２表面が帯状の部分面として複数露出され、Ｎ型ＳｉＣ層２の部分面が、間隔をあけて並設される一対の外側列（図３中、上側と下側の列）と、その一対の外側列の間に位置される中間列（図３中、上側と下側の列の間の列）と、をもって配置されている。各外側列は、Ｎ型ＳｉＣ層２の部分面が、その幅方向を揃えつつ対向させた状態でその幅方向外方に間隔をあけて配置されるものとされ、中間列は、Ｎ型ＳｉＣ層２の部分面が、各外側列における各隣り合うＮ型ＳｉＣ層２の部分面間にそれぞれ設けられてその並設方向に延びるものとされている。このため、各外側列において、各Ｎ型ＳｉＣ層２の部分面を、その幅方向両側におけるＰ型領域３の表面、Ｎ型ソース領域４の表面等に対して共通のものとしてそれぞれ用いることができるだけでなく、一対の外側列において用いられるＰ型領域３の表面、Ｎ型ソース領域４の表面等を中間列における各Ｎ型ＳｉＣ層２の部分面に対して共通のものとして用いることができる。このため、当該半導体装置全体としての簡素化を一層、図ることができる。
【００２４】
図６〜図８に示す第３実施形態においては、第２実施形態におけるＭＯＳＦＥＴ表面図（図３）と同様であるが、内部構造が相違している。
第３実施形態においては、基本層として、Ｎ型炭化ＳｉＣ基板１の表面にＮ型ＳｉＣ層２が形成されたものが用いられ、そのＮ型ＳｉＣ層２の表面にＰ型領域10が複数形成されている。更にその表面にはＰ型ＳｉＣ層11が形成されている。Ｐ型ＳｉＣ層11にはＮ型ＳｉＣ層２にまで達する様にＮ型領域12が形成されている。また、Ｐ型ＳｉＣ層11の表面にはＮ型ソース領域４とＰ型コンタクト領域５が形成され、そのＮ型ソース領域４とＰ型コンタクト領域５との表面にソース電極８が形成されている。更にＰ型領域11表面にはゲート絶縁膜６を介してゲート電極７が形成され、セル間を繋ぐゲート電極７部分はＮ型領域12を形成せずにＰ型領域11を繋げて形成され、Ｎ型ＳｉＣ基板１の裏面側にドレイン電極９が形成されている。
ここで、Ｎ型ＳｉＣ層10、Ｐ型ＳｉＣ層11が第１部分を構成し、Ｎ型ソース領域４が第２部分を構成する。
【００２５】
このように形成されたＭＯＳＦＥＴにおいては、Ｐ型ＳｉＣ層11の表面にのみゲート電７が配置され、Ｎ型領域12表面がゲート電極７の配置対象から除かれていることから、ゲート絶縁膜６の絶縁破壊耐量及び信頼性ついては第１実施形態同様の特性を示す。
勿論この場合も、表面構造を４角形セル以外の多角形及び円形状のものや第１実施形態と同様にストライプ形状のものを形成してもよい。
【００２６】
図９に示す第４実施形態においては、第２実施形態におけるＭＯＳＦＥＴ表面図（図６）と同様であるが、内部構造が相違している。
第４実施形態においては、第３実施形態に対してセル間を繋ぐゲート電極７部分の構造が異なり、Ｎ型領域12が形成されＰ型領域11を分離するように形成されているが、そのＮ型領域12に、Ｎ型ＳｉＣ層２に形成されているＰ型領域10が繋がる様に形成されている。
【００２７】
このように形成されたＭＯＳＦＥＴにおいても、Ｐ型ＳｉＣ層11の表面にのみゲート電極７が配置され、Ｎ型領域12表面がゲート電極７の配置対象から除かれていることから、ゲート絶縁膜６の絶縁破壊耐量及び信頼性ついては第１実施形態同様の特性を示す。
【符号の説明】
【００２８】
１：Ｎ型炭化珪素基板（基本層）
２：Ｎ型炭化珪素層（基本層）
３：Ｐ型領域（第１部分）
４：Ｎ型ソース領域（第２部分）
６：ゲート絶縁膜（絶縁膜）
７：ゲート電極
８：ソース電極
９：ドレイン電極
10：Ｐ型ベース領域（第１部分）
11：Ｐ型炭化珪素層（第１部分）
12：Ｎ型領域（基本層）
【図１】
0006278549.tif 000002
【図２】
0006278549.tif 000003
【図３】
0006278549.tif 000004
【図４】
0006278549.tif 000005
【図５】
0006278549.tif 000006
【図６】
0006278549.tif 000007
【図７】
0006278549.tif 000008
【図８】
0006278549.tif 000009
【図９】
0006278549.tif 000010
【図１０】
0006278549.tif 000011
【図１１】
0006278549.tif 000012