(57)【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１面と、前記第１面と反対側の第２面とを有する半導体基板を用意する工程；
（ｂ）前記半導体基板の前記第１面の互いに異なる領域に、第１素子部と第２素子部とを形成する工程；
（ｃ）前記（ｂ）工程の後、前記第２素子部に配線を形成する工程；
（ｄ）前記（ｃ）工程の後、互いに対向する上部電極と下部電極とを備えるプラズマ装置の前記下部電極上に、前記下部電極と前記半導体基板の前記第２面とを接触させて、前記半導体基板を搭載し、前記半導体基板の前記第１面と前記上部電極との間に水素プラズマを発生させる工程、
を有し、
さらに、前記（ｄ）工程は、以下の工程を含む：
（ｄ１）前記上部電極または前記下部電極に第１高周波電力を印加して、前記水素プラズマを発生させる工程；
（ｄ２）前記下部電極に第２高周波電力を印加して、前記第１素子部の前記半導体基板の前記第１面と、前記第１素子部の前記半導体基板の前記第１面上に形成された第１絶縁膜との界面に、前記水素プラズマに存在する水素イオンを供給する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１高周波電力の周波数は、２７ＭＨｚ〜６０ＭＨｚであり、
前記第２高周波電力の周波数は、２ＭＨｚ〜２７ＭＨｚである、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１高周波電力は、２００Ｗ〜５,０００Ｗであり、
前記第２高周波電力は、２００Ｗ〜５,０００Ｗである、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
さらに、前記（ｄ２）工程では、
前記第２素子部の前記半導体基板の前記第１面と、前記第２素子部の前記半導体基板の前記第１面上に形成された第２絶縁膜との界面に、前記水素プラズマに存在する水素イオンを供給し、
前記第１素子部の前記半導体基板の前記第１面と前記第１絶縁膜との界面に供給された水素イオンの濃度は、前記第２素子部の前記半導体基板の前記第１面と前記第２絶縁膜との界面に供給された水素イオンの濃度よりも高い、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程と前記（ｄ）工程との間に、
（ｅ）前記第１素子部および前記第２素子部にわたって、前記配線の上に保護膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１素子部には、
前記半導体基板の前記第１面から第１深さを有する第１導電型の第１領域と、
前記第１領域内に形成され、前記半導体基板の前記第１面から前記第１深さよりも浅い第２深さを有する第２導電型の第２領域と、
からなるフォトダイオードが形成されている、半導体装置の製造方法。
【請求項７】
以下の工程を含む半導体装置の製造方法：
（ａ）第１面と、前記第１面と反対側の第２面とを有する半導体基板を用意する工程；
（ｂ）前記半導体基板の前記第１面の互いに異なる領域に、第１素子部と第２素子部とを形成する工程；
（ｃ）前記（ｂ）工程の後、前記第２素子部に銅からなる配線を形成する工程；
（ｄ）前記（ｃ）工程の後、互いに対向する上部電極と下部電極とを備えるプラズマ装置の前記下部電極上に、前記下部電極と前記半導体基板の前記第２面とを接触させて、前記半導体基板を搭載し、前記半導体基板の前記第１面と前記上部電極との間にアンモニアプラズマを発生させる工程、
を有し、
前記（ｄ）工程では、
前記上部電極に第１高周波電力を印加して、前記アンモニアプラズマを発生させ、前記第１素子部の前記半導体基板の前記第１面と、前記第１素子部の前記半導体基板の前記第１面上に形成された第１絶縁膜との界面に、前記アンモニアプラズマに存在する水素イオンを供給する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｄ）工程では、さらに、
前記第２素子部に形成された前記配線の表面を窒化する、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記第１素子部には、
前記半導体基板の前記第１面から第１深さを有する第１導電型の第１領域と、
前記第１領域内に形成され、前記半導体基板の前記第１面から前記第１深さよりも浅い第２深さを有する第２導電型の第２領域と、
からなるフォトダイオードが形成されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関し、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサまたは不揮発性半導体メモリなどを内蔵した半導体装置の製造に好適に利用できるものである。
【背景技術】
【０００２】
例えば特許第３５３５８７６号公報（特許文献１）には、絶縁膜に、プラズマを伴わない水素活性種を接触させてシンタリングを行うことにより絶縁膜／半導体界面のダングリングボンドを終端する技術が記載されている。
【０００３】
また、特開２０１０−１０５７８号公報（特許文献２）には、デバイス形成層を形成した後、デバイス形成層の上に表面保護膜を形成し、半導体基板のデバイス形成層が形成されている面とは反対の面に水素をイオン注入することにより、水素を半導体基板−酸化膜界面に供給する技術が記載されている。
【０００４】
また、特許第５０２２９００号公報（特許文献３）には、アンモニアとシラン系ガスをプラズマ分解することにより、Ｃｕ配線上にバリア膜を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３５３５８７６号公報
【特許文献２】特開２０１０−１０５７８号公報
【特許文献３】特許第５０２２９００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えばＣＭＯＳイメージセンサを内蔵した半導体装置では、画素部のフォトダイオードの暗電流（ノイズ電流）を低減するために、半導体基板と、半導体基板上に形成された絶縁膜との界面に存在するダングリングボンドを水素で終端させる技術が検討されている。
【０００７】
しかしながら、前記特許文献１、２に記載された技術を適用すると、半導体基板と絶縁膜との全界面に対して水素が供給されるため、水素を供給したくない領域の半導体基板と絶縁膜との界面にも水素が蓄積して、半導体装置に不具合が生じる場合がある。例えばＣＭＯＳイメージセンサを内蔵した半導体装置の周辺回路部の半導体基板と絶縁膜との界面に水素が蓄積すると、トラップ準位が発生して、周辺回路部を構成する電界効果トランジスタのしきい値電圧が変動することがある。このため、半導体基板と絶縁膜との界面を選択的に水素で終端させる技術が必要となっている。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、ＣＭＯＳイメージセンサを内蔵した半導体装置の製造方法において、画素部のフォトダイオード形成領域以外の領域および周辺回路部に配線を形成した半導体ウエハに対して、配線が形成された面側から水素プラズマ処理を行う。水素プラズマ処理には、上部電極と下部電極とを有し、上部電極に、水素プラズマを励起する高周波電力が印加され、下部電極に、水素プラズマに存在する水素イオンを電界ドリフトにより半導体ウエハへ供給する高周波電力が印加されるプラズマエッチング装置を用いる。これにより、画素部のフォトダイオード形成領域の半導体基板と絶縁膜との界面では、水素イオンが電界ドラフトにより供給されやすくなり、画素部のフォトダイオード形成領域以外の領域および周辺回路部の半導体基板と絶縁膜との界面では、配線が水素イオンの移動を制限して、水素イオンが供給されにくくなる。
【発明の効果】
【００１０】
一実施の形態によれば、ＣＭＯＳイメージセンサを内蔵した半導体装置において、半導体基板と、半導体基板上に形成された絶縁膜との界面に存在するダングリングボンドを選択的に水素で終端させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１による水素プラズマ処理において用いるプラズマエッチング装置の一例を示す概略図である。
【図２】実施の形態１による水素プラズマ処理において用いるプラズマエッチング装置の変形例を示す概略図である。
【図３】本発明者らが比較のために検討したプラズマエッチング装置の一例を示す概略図である。
【図４】水素処理を施していない試料（As growth）および水素処理を施した試料（水素アニール処理（After H2 anneal）または水素プラズマ処理（After H2 plasma(1)，After H2 plasma(2)））における水素ガスのＴＤＳ分析結果を示すグラフ図である。（ａ）は、各試料における水素スペクトルを示すグラフ図であり、（ｂ）は、各試料における１００℃〜１,０００℃の水素スペクトルの積分値を示すグラフ図である。
【図５】水素処理を施していない試料（As growth）および水素処理を施した試料（水素アニール処理（After H2 anneal）または水素プラズマ処理（After H2 plasma(1)，After H2 plasma(2)））における水素イオン濃度のＳＩＭＳ分析結果を示すグラフ図である。
【図６】（ａ）および（ｂ）はそれぞれ、水素プラズマ処理および水素アニール処理における水素イオンの供給モデルを説明する模式図である。
【図７】ＣＭＯＳイメージセンサを示す平面図である。
【図８】（ａ）および（ｂ）はそれぞれ、半導体基板と絶縁膜との界面におけるダングリングボンドを介して流れる電流パスを示すイメージ図および半導体基板と絶縁膜との界面におけるダングリングボンドを水素で終端した状態を示すイメージ図である。
【図９】実施の形態１による半導体装置の製造工程を示す要部断面図である。
【図１０】図９に続く、半導体装置の製造工程を示す要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程を示す要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程を示す要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程を示す要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程を示す要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程を示す要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程を示す要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程を示す要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程を示す要部断面図である。
【図１９】実施の形態２による半導体装置の製造工程を示す要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程を示す要部断面図である。
【図２１】図２０に続く、半導体装置の製造工程を示す要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
＜プラズマエッチング装置＞
まず、本実施の形態１による水素プラズマ処理において用いるプラズマエッチング装置について説明する。図１は、本実施の形態１による水素プラズマ処理において用いるプラズマエッチング装置の一例を示す概略図である。図２は、本実施の形態１による水素プラズマ処理において用いるプラズマエッチング装置の変形例を示す概略図である。図３は、本発明者らが比較のために検討したプラズマエッチング装置の一例を示す概略図である。
【００１８】
図１に示すように、プラズマエッチング装置ＰＥＭ１は、上部電極ＵＥと下部電極ＤＥとを有している。上部電極ＵＥと接地電位との間に２７ＭＨｚ〜６０ＭＨｚの高周波電力を印加する第１高周波電源ＲＦ１が接続され、下部電極ＤＥと接地電位との間にキャパシタＣを介して２ＭＨｚ〜２７ＭＨｚの高周波電力を印加する第２高周波電源ＲＦ２が接続されている。上部電極ＵＥに接続した第１高周波電源ＲＦ１を用いて上部電極ＵＥと下部電極ＤＥとの間に高周波電界を発生させ、この高周波電界によって水素プラズマＨＰを生成させることができる。
【００１９】
半導体ウエハＳＷは、その主面（デバイスが形成された面）の反対側の面と下部電極ＤＥとを接触させて、下部電極ＤＥ上に搭載されており、半導体ウエハＳＷの主面が水素プラズマＨＰに晒される。
【００２０】
さらに、プラズマエッチング装置ＰＥＭ１は、下部電極ＤＥに接続した第２高周波電源ＲＦ２を用いて、半導体ウエハＳＷの主面と水素プラズマＨＰとの間に形成されるプラズマシース（静電鞘）の電圧を制御することができる。これにより、水素プラズマＨＰに存在する水素イオンを電界により半導体ウエハＳＷの主面に対して垂直に移動させて（以下、電界ドリフトと言う）、半導体ウエハＳＷの主面へ引き込むことができる。
【００２１】
水素プラズマ処理の条件として、例えばガス圧:２０ｍＴ〜１００ｍＴ、第１高周波電源ＲＦ１（上部電極ＵＥ）のパワー:２００Ｗ〜５,０００Ｗ、第２高周波電源ＲＦ２（下部電極ＤＥ）のパワー:２００Ｗ〜５,０００Ｗ、半導体ウエハＳＷの温度:０℃〜６０℃を例示することができる。
【００２２】
なお、水素プラズマＨＰにより、半導体ウエハＳＷの主面に形成された絶縁膜はエッチングされるが、そのエッチング速度は２〜３ｎｍ／分程度であるので、エッチングによる絶縁膜の損失を発生させずに水素イオンを半導体ウエハＳＷの主面へ引き込むことができる。
【００２３】
また、図２に示すように、第１高周波電源ＲＦ１および第２高周波電源ＲＦ２がキャパシタＣを介して下部電極ＤＥと接地電位との間に接続されたプラズマエッチング装置ＰＥＭ２を用いることもできる。この場合、上部電極ＵＥは接地電位に接続される。下部電極ＤＥに接続した第１高周波電源ＲＦ１を用いて上部電極ＵＥと下部電極ＤＥとの間に高周波電界を発生させ、この高周波電界によって水素プラズマＨＰを生成させることができる。
【００２４】
さらに、下部電極ＤＥに接続した第２高周波電源ＲＦ２を用いて、半導体ウエハＳＷの主面と水素プラズマＨＰとの間に形成されるプラズマシースの電圧を制御することができる。これにより、水素プラズマＨＰに存在する水素イオンを電界ドリフトにより半導体ウエハＳＷの主面へ引き込むことができる。
【００２５】
図３に、本発明者らが比較のために検討したプラズマエッチング装置ＰＥＭ０を示す。このプラズマエッチング装置ＰＥＭ０は、上部電極ＵＥと下部電極ＤＥとを有しており、上部電極ＵＥに２７ＭＨｚ〜６０ＭＨｚの高周波電力を印加する第１高周波電源ＲＦ１が接続され、下部電極ＤＥに接地電位が接続されている。前述したプラズマエッチング装置ＰＥＭ１と同様に、上部電極ＵＥに接続した第１高周波電源ＲＦ１を用いて上部電極ＵＥと下部電極ＤＥとの間に高周波電界を発生させ、この高周波電界によってアンモニアプラズマＮＨＰを生成させることができる。
【００２６】
しかし、プラズマエッチング装置ＰＥＭ０では、アンモニアプラズマＮＨＰに存在する水素イオンを半導体ウエハＳＷへ拡散させることはできるが、水素イオンを電界ドリフトにより半導体ウエハＳＷの主面へ引き込むことはできない。
【００２７】
＜水素イオンの注入効果＞
次に、半導体基板と、半導体基板上に形成された絶縁膜との界面への水素イオンの注入効果について、図４、図５および図６を用いて説明する。図４は、各試料における水素ガスのＴＤＳ（Thermal Desorption Spectroscopy）分析結果を示し、（ａ）は、各試料における水素スペクトルを示すグラフ図であり、（ｂ）は、各試料における１００℃〜１,０００℃の水素スペクトルの積分値を示すグラフ図である。図５は、各試料における水素イオン濃度のＳＩＭＳ（Secondary Ion Mass Spectroscopy）分析結果を示すグラフ図である。図６（ａ）および（ｂ）はそれぞれ、水素プラズマ処理および水素アニール処理における水素イオンの供給モデルを説明する模式図である。
【００２８】
分析には、シリコンからなる半導体基板と、半導体基板上に熱酸化法により形成された酸化シリコン膜とからなる試料を用いた。酸化シリコン膜の厚さは、４００ｎｍ程度である。この試料に対して、水素アニール処理（４１５℃、２時間）、第１プラズマ処理または第２プラズマ処理を施している。第１プラズマ処理の条件は、水素ガス流量：５００ｓｃｃｍ、ガス圧：７０ｍＴ、第１高周波電源の周波数／パワー：２７ＭＨｚ／４００Ｗ、第２高周波電源の周波数／パワー：２ＭＨｚ／５００Ｗ、処理時間：３００秒である。また、第２プラズマ処理の条件は、アルゴンガス流量／水素ガス流量：１００ｓｃｃｍ／４００ｓｃｃｍ、ガス圧：７０ｍＴ、第１高周波電源の周波数／パワー：２７ＭＨｚ／５００Ｗ、第２高周波電源の周波数／パワー：２ＭＨｚ／１,５００Ｗ、処理時間：３００秒である。第１プラズマ処理の第２高周波電源のパワーは５００Ｗ、第２プラズマ処理の第２高周波電源のパワーは１,５００Ｗであり、第２プラズマ処理は第１プラズマ処理よりも高パワーに設定されている。なお、第２プラズマ処理では、プラズマ安定化のため、アルゴンガスを添加している。
【００２９】
図４（ａ）および（ｂ）に示すように、第１プラズマ処理（低パワー）を施した試料（After H2plasma(1)）および第２プラズマ処理（高パワー）を施した試料（After H2 plasma(2)）では、水素アニール処理を施した試料（After H2 anneal）よりも多くの脱離水素量が観測された。
【００３０】
また、図５に示すように、第１プラズマ処理（低パワー）を施した試料（After H2 plasma(1)）および第２プラズマ処理（高パワー）を施した試料（After H2 plasma(2)）の半導体基板と酸化シリコン膜との界面における水素イオン濃度は１０２０ｃｍ−３以上である。一方、水素アニール処理を施した試料（After H2 anneal）の半導体基板と酸化シリコン膜との界面における水素イオン濃度は１０２０ｃｍ−３未満である。すなわち、第１プラズマ処理（低パワー）を施した試料（After H2 plasma(1)）および第２プラズマ処理（高パワー）を施した試料（After H2 plasma(2)）では、水素アニール処理を施した試料（After H2 anneal）よりも半導体基板と酸化シリコン膜との界面において水素イオン濃度が高くなっており、より多くの水素が蓄積されていることがわかる。
【００３１】
図４および図５の分析結果から推察される水素プラズマ処理および水素アニール処理における水素イオンの供給モデルを図６（ａ）および（ｂ）を用いて説明する。
【００３２】
図６（ａ）に示すように、水素プラズマ処理では、絶縁膜ＩＬと水素プラズマとの間に形成されるプラズマシースにおける電界が増加して、絶縁膜ＩＬ中に供給された水素イオンが移動しやすくなっていると考えられる。従って、水素プラズマ処理を施した試料では、水素イオンが絶縁膜ＩＬ中を容易に移動して、半導体基板ＳＢと絶縁膜ＩＬとの界面に多量の水素イオンが蓄積できるので、半導体基板ＳＢと絶縁膜ＩＬとの界面に多量のダングリングボンドが存在しても、そのダングリングボンドの殆どを水素によって終端することができる。
【００３３】
一方、図６（ｂ）に示すように、水素アニール処理でも、水素イオンは絶縁膜ＩＬ中に供給されるが、熱拡散により絶縁膜ＩＬ中を移動するため、半導体基板ＳＢと絶縁膜ＩＬとの界面へ移動し、蓄積される水素イオンは少量であると考えられる。このため、水素アニール処理を施した試料では、半導体基板ＳＢと絶縁膜ＩＬとの界面に多量のダングリングボンドが存在すると、水素によって終端することができないダングリングボンドが多く残ってしまう。
【００３４】
＜ＣＭＯＳイメージセンサの製造方法＞
図７は、ＣＭＯＳイメージセンサを示す平面図である。図８（ａ）および（ｂ）はそれぞれ、半導体基板と絶縁膜との界面におけるダングリングボンドを介して流れる電流パスを示すイメージ図および半導体基板と絶縁膜との界面におけるダングリングボンドを水素で終端した状態を示すイメージ図である。
【００３５】
図７に示すように、画素部ＰＩには、複数のｐｎ接合型のフォトダイオードＰＤがアレイ状に配置されている。
【００３６】
以下に、ＣＭＯＳイメージセンサの読み出し方法を簡単に説明する。まず、（１）画素ＰＩＸ内のフォトダイオードＰＤで光が受光され、電荷に変換されて蓄積される。（２）蓄積された電荷は、画素ＰＩＸ内にある電圧変換回路ＴＣによって電圧に変換、増幅される。（３）増幅された電圧は、画素選択スイッチＰＳのＯＮ／ＯＦＦにより、ラインごと（行ごと）に垂直信号線ＶＬに転送される（ライン露光順次読み出し）。（４）垂直信号線ＶＬごとに配置されている列回路ＲＣにより、画素ＰＩＸ間にばらつきのあるノイズを除去し、一時的に保管する。（５）保管された電圧は、列選択スイッチＲＳのＯＮ／ＯＦＦにより、水平信号線ＨＬに送られる。そして、水平信号線ＨＬを通じて周辺回路部に読み出される。
【００３７】
ところで、図８（ａ）に示すように、画素部のフォトダイオードＰＤが形成された領域では、半導体基板と、半導体基板上に形成された絶縁膜との界面にダングリングボンドＤＢが多数存在している。そして、ダングリングボンドＤＢにより発生する表面電子準位に電流パスＣＰが発生すると、暗電流が流れる。
【００３８】
そこで、図８（ｂ）に示すように、水素イオンを供給して、ダングリングボンドＤＢを水素で終端させることにより、表面電子準位を消失させている。表面電子準位が消失すれば、電流パスＣＰが発生しないので、画素部のフォトダイオードＰＤが形成された領域における暗電流は低減する。前述したプラズマエッチング装置ＰＥＭ１，ＰＥＭ２を用いた水素プラズマ処理は、多量の水素イオンを半導体基板と絶縁膜との界面に供給することができるので、ダングリングボンドＤＢを水素で終端させるには有効な方法である。
【００３９】
しかしながら、画素部のフォトダイオードＰＤが形成された領域以外の領域および周辺回路部に水素イオンが供給されると、水素イオンが半導体基板と絶縁膜との界面にトラップ準位を形成し、例えば周辺回路部を構成する電界効果トランジスタのしきい値電圧を変動させるなどの問題が生じる。このため、画素部のフォトダイオードＰＤが形成された領域では、半導体基板と絶縁膜との界面に水素イオンを供給して、ダングリングボンドを水素で終端させるが、画素部のフォトダイオードＰＤが形成された領域以外の領域および周辺回路部では、半導体基板と絶縁膜との界面に水素イオンを供給しない、といったダングリングボンドを選択的に水素で終端させる技術が必要となる。
【００４０】
以下に、本実施の形態１による画素部および周辺回路部を例示して、半導体装置の製造方法を図９〜図１８を用いて工程順に説明する。図９〜図１８は、本実施の形態１による半導体装置の製造工程を示す要部断面図である。なお、画素部では、１画素内のフォトダイオードおよび信号電荷を転送する際にスイッチとして機能する転送トランジスタの製造について説明する。また、周辺回路部には、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）として、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが製造されるが、ここでは、ｎチャネル型ＭＩＳＦＥＴの製造について説明する。
【００４１】
まず、図９に示すように、単結晶シリコンからなる半導体基板（半導体ウエハＳＷと称する平面略円形状の半導体の薄板）ＳＢを用意する。
【００４２】
次に、半導体基板ＳＢに絶縁膜からなる素子分離部ＳＴＩを形成する。素子分離部ＳＴＩは、複数の活性領域同士を分離する不活性領域である。つまり、活性領域の平面視における形状は、素子分離部ＳＴＩに囲まれることで規定される。
【００４３】
素子分離部ＳＴＩを形成する工程では、まず、半導体基板ＳＢ上に窒化シリコンからなるハードマスクパターンを形成し、このハードマスクパターンをマスクとしてドライエッチングを行うことで、半導体基板ＳＢに複数の溝を形成する。続いて、複数の溝の内壁（側面および底面）にライナー酸化膜を形成した後、複数の溝の内部を含む半導体基板ＳＢ上に、例えば酸化シリコンからなる絶縁膜を、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。続いて、この絶縁膜の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して、複数の溝の内部に絶縁膜を残す。その後、ハードマスクパターンを除去する。これにより、素子分離部ＳＴＩが形成される。
【００４４】
次に、半導体基板ＳＢの主面にｐ型不純物、例えばボロンをイオン注入して、画素部および周辺回路部に第１ｐ型ウエルＰＷ１を形成する。続いて、画素部の転送トランジスタ形成領域の一部および周辺回路部の半導体基板ＳＢの主面にｐ型不純物、例えばボロンをイオン注入して、第２ｐ型ウエルＰＷ２を形成する。第２ｐ型ウエルＰＷ２は、画素部の転送トランジスタ形成領域の一部および周辺回路部において一体に形成される。続いて、画素部の転送トランジスタ形成領域の他部およびフォトダイオード形成領域の半導体基板ＳＢの主面にｐ型不純物、例えばボロンをイオン注入して、ｐ型領域ＰＤｐを形成する。ｐ型領域ＰＤｐは、画素部の転送トランジスタ形成領域の他部およびフォトダイオード形成領域において一体に形成される。さらに、素子分離部ＳＴＩの周囲の半導体基板ＳＢ（第２ｐ型ウエルＰＷ２およびｐ型領域ＰＤｐ）に電界緩和層を形成してもよい。
【００４５】
次に、半導体基板ＳＢの主面上に酸化シリコン膜およびｎ型不純物が導入された多結晶シリコン膜を順次形成した後、レジストパターンをマスクとしたエッチングによって多結晶シリコン膜および酸化シリコン膜を順次加工する。これにより、画素部の転送トランジスタ形成領域に転送トランジスタのゲート電極ＧＥＴおよびゲート絶縁膜ＧＩＴを形成し、周辺回路部にｎチャネル型ＭＩＳトランジスタのゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成する。ここで、転送トランジスタのゲート電極ＧＥＴのゲート長方向の一方は第２ｐ型ウエルＰＷ２上に形成され、ゲート長方向の他方はｐ型領域ＰＤｐ上に形成される。すなわち、転送トランジスタのゲート電極ＧＥＴは、ゲート長方向に見ると、第２ｐ型ウエルＰＷ２とｐ型領域ＰＤｐとを跨ぐように形成される。なお、ゲート電極ＧＥ，ＧＥＴは、多結晶シリコン膜およびシリサイド膜が下層から順に堆積された積層膜、または多結晶シリコン膜および金属膜が下層から順に堆積された積層膜で構成してもよい。
【００４６】
次に、画素部の半導体基板ＳＢの主面にｎ型不純物、例えばヒ素またはリンをイオン注入して、転送トランジスタのゲート電極ＧＥＴの一方の側面側のｐ型領域ＰＤｐ、すなわち、フォトダイオード形成領域にｎ型領域ＰＤｎを形成する。これにより、転送トランジスタのゲート電極ＧＥＴを挟んで、一方の半導体基板ＳＢには、フォトダイオードを構成するｎ型領域ＰＤｎとｐ型領域ＰＤｐとからなるｐｎ接合部が形成される。
【００４７】
次に、半導体基板ＳＢの主面上に窒化シリコン膜を堆積した後、画素部のフォトダイオード形成領域を覆うようにレジストパターンを形成し、このレジストパターンをマスクとして、窒化シリコン膜を、例えばＲＩＥ（Reactive Ion Etching）法で異方性エッチングする。これにより、画素部のフォトダイオード形成領域および転送トランジスタのゲート電極ＧＥＴのフォトダイオード側の側壁を覆うように窒化シリコン膜ＳＮを形成し、画素部の転送トランジスタのゲート電極ＧＥＴのフォトダイオードＰＤと反対側の側壁、および周辺回路部のｎチャネル型ＭＩＳＦＥＴのゲート電極ＧＥの両側壁にサイドウォールＳＳを形成する。画素部のフォトダイオード形成領域を覆うように形成された窒化シリコン膜ＳＮは、反射防止膜としての機能を有し、その厚さは、例えば１０ｎｍ〜２０ｎｍ程度である。
【００４８】
次に、画素部の転送トランジスタ形成領域の半導体基板ＳＢの主面にｎ型不純物、例えばヒ素またはリンをイオン注入して、転送トランジスタのゲート電極ＧＥＴのフォトダイオードＰＤと反対側の半導体基板ＳＢ（第２ｐ型ウエルＰＷ２）にｎ型拡散層ＦＤを形成する。同時に、周辺回路部の半導体基板ＳＢの主面にｎ型不純物、例えばヒ素またはリンをイオン注入して、ｎチャネル型ＭＩＳトランジスタのゲート電極ＧＥの両側の半導体基板ＳＢ（第２ｐ型ウエルＰＷ２）にソース・ドレインを構成するｎ型拡散層ＳＤを形成する。続いて、画素部の転送トランジスタ形成領域に形成されたｎ型拡散層ＦＤの上面および周辺回路部に形成されたｎ型拡散層ＳＤの上面にシリサイド膜ＳＬ、例えばコバルトシリサイド膜を形成する。
【００４９】
次に、図１０に示すように、画素部のフォトダイオードおよび転送トランジスタ、並びに周辺回路部のｎチャネル型ＭＩＳＦＥＴを覆うように、半導体基板ＳＢの主面上に、例えば酸化シリコンからなる層間絶縁膜ＩＬ１を形成した後、この層間絶縁膜ＩＬ１を、例えばＣＭＰ法で研磨することにより、その表面を平坦化する。
【００５０】
次に、図１１に示すように、レジストパターンをマスクとしたエッチングによって層間絶縁膜ＩＬ１に接続孔ＣＮ１を形成する。この接続孔ＣＮ１は、画素部のｎ型拡散層ＦＤ上および周辺回路部のｎチャネル型ＭＩＳトランジスタのソース・ドレインを構成するｎ型拡散層ＳＤ上などの必要部分に形成する。
【００５１】
次に、図１２に示すように、接続孔ＣＮ１の内部を含む層間絶縁膜ＩＬ１上に、金属膜、例えばタングステン膜を形成した後、この金属膜を、例えばＣＭＰ法で研磨することにより、接続孔ＣＮ１の内部にプラグＰＬ１を形成する。
【００５２】
次に、図１３に示すように、層間絶縁膜ＩＬ１上に、金属膜、例えばアルミニウム合金膜を形成した後、レジストパターンをマスクとしたエッチングによってこの金属膜を加工して、プラグＰＬ１に接続する第１層目の配線Ｍ１を形成する。第１層目の配線Ｍ１の厚さは、例えば０．３μｍ程度である。第１層目の配線Ｍ１は、画素部の転送トランジスタ形成領域および周辺回路部に形成されるが、画素部のフォトダイオード形成領域には形成されない。
【００５３】
次に、図１４に示すように、層間絶縁膜ＩＬ１上に、第１層目の配線Ｍ１を覆うように層間絶縁膜ＩＬ２を形成する。続いて、レジストパターンをマスクとしたエッチングによって層間絶縁膜ＩＬ２に、第１層目の配線Ｍ１に達する接続孔ＣＮ２を形成する。
【００５４】
次に、図１５に示すように、接続孔ＣＮ２の内部を含む層間絶縁膜ＩＬ２上に、金属膜、例えばタングステン膜を形成した後、この金属膜を、例えばＣＭＰ法で研磨することにより、接続孔ＣＮ２の内部にプラグＰＬ２を形成する。
【００５５】
続いて、層間絶縁膜ＩＬ２上に、金属膜、例えばアルミニウム合金膜を形成した後、レジストパターンをマスクとしたエッチングによってこの金属膜を加工して、プラグＰＬ２に接続する第２層目の配線Ｍ２を形成する。第２層目の配線Ｍ２の厚さは、例えば０．３μｍ程度である。第２層目の配線Ｍ２は、画素部の転送トランジスタ形成領域および周辺回路部に形成されるが、画素部のフォトダイオード形成領域には形成されない。
【００５６】
次に、図１６に示すように、層間絶縁膜ＩＬ２上に、第２層目の配線Ｍ２を覆うように層間絶縁膜ＩＬ３を形成する。続いて、レジストパターンをマスクとしたエッチングによって層間絶縁膜ＩＬ３に、第２層目の配線Ｍ２に達する接続孔ＣＮ３を形成する。
【００５７】
次に、図１７に示すように、接続孔ＣＮ３の内部を含む層間絶縁膜ＩＬ３上に、金属膜、例えばタングステン膜を形成した後、この金属膜を、例えばＣＭＰ法で研磨することにより、接続孔ＣＮ３の内部にプラグＰＬ３を形成する。
【００５８】
続いて、層間絶縁膜ＩＬ３上に、金属膜、例えばアルミニウム合金膜を形成した後、レジストパターンをマスクとしたエッチングによってこの金属膜を加工して、プラグＰＬ３に接続する第３層目の配線Ｍ３を形成する。第３層目の配線Ｍ３の厚さは、例えば１．０μｍ程度である。第３層目の配線Ｍ３は、画素部の転送トランジスタ形成領域および周辺回路部に形成されるが、画素部のフォトダイオード形成領域には形成されない。
【００５９】
続いて、図１に示したプラズマエッチング装置ＰＥＭ１または図２に示したプラズマエッチング装置ＰＥＭ２を用いて、水素プラズマ照射を実施する。
【００６０】
例えば図１に示したプラズマエッチング装置ＰＥＭ１のチャンバ内に設置された下部電極ＤＥ上に半導体ウエハＳＷを載置した後、半導体ウエハＳＷの温度を０℃〜６０℃に設定する。続いて、例えばアルゴンガス流量／水素ガス流量：１００ｓｃｃｍ／４００ｓｃｃｍ、ガス圧：７０ｍＴ、第１高周波電源の周波数／パワー：２７Ｍｚ／５００Ｗ、第２高周波電源の周波数／パワー：２ＭＨｚ／１,５００Ｗ、処理時間：３００秒の条件で水素プラズマ処理を実施する。
【００６１】
これにより、水素プラズマに存在する水素イオンが電界ドリフトにより層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３中を移動し、画素部のフォトダイオード形成領域においては半導体基板ＳＢと窒化シリコン膜ＳＮとの界面に達し、半導体基板ＳＢと窒化シリコン膜ＳＮとの界面に存在するダングリングボンドを水素によって終端させることができる。その結果、ダングリングボンドにより発生する表面電子準位が減少し、電流パスの発生が抑制されて、暗電流を低減することができる。
【００６２】
一方、画素部の転送トランジスタ形成領域および周辺回路部においても、水素イオンが電界ドリフトにより層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３中を移動するが、多層配線（第１層目の配線Ｍ１、第２層目の配線Ｍ２および第３層目の配線Ｍ３）が形成されていることから、この多層配線が層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３中の水素イオンの移動を制限する。このため、画素部の転送トランジスタ形成領域および周辺回路部の半導体基板ＳＢに達する水素イオンの量は、画素部のフォトダイオード形成領域の半導体基板ＳＢに達する水素イオンの量よりも少なくなる。従って、画素部では、例えば転送トランジスタのゲート絶縁膜ＧＩＴと半導体基板ＳＢとの界面において、水素イオンによるトラップ準位の生成が抑制されて、しきい値電圧の変動などを低減することができる。同様に、周辺回路部では、例えばｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＩと半導体基板ＳＢとの界面において、水素イオンによるトラップ準位の生成が抑制されて、しきい値電圧の変動などを低減することができる。
【００６３】
すなわち、画素部のフォトダイオード形成領域では、水素イオンが電界ドリフトにより層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３中を移動しやすくなるが、画素部の転送トランジスタ形成領域および周辺回路部では、水素イオンが多層配線（第１層目の配線Ｍ１、第２層目の配線Ｍ２および第３層目の配線Ｍ３）によって層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３中を移動しにくくなる。従って、１枚の半導体ウエハＳＷに水素プラズマを照射しても、選択的に画素部のフォトダイオード形成領域に多くの水素イオンを供給することができる。
【００６４】
次に、図１８に示すように、層間絶縁膜ＩＬ３上に、第３層目の配線Ｍ３を覆うように保護膜ＰＩＬを形成した後、この保護膜ＰＩＬを、例えばＣＭＰ法で研磨することにより、その表面を平坦化する。
【００６５】
続いて、本実施の形態１では図示しないが、保護膜ＰＩＬ上に最上層配線としてボンディングパッドを形成する。なお、画素部では最上層配線を除去し、カラーフィルターやマイクロレンズを形成する。その後、半導体基板ＳＢを切断領域に沿って縦、横に切断して、半導体チップに個片化することによって、ＣＭＯＳイメージセンサを内蔵する半導体装置が略完成する。
【００６６】
なお、本実施の形態１では、第３層目の配線Ｍ３を形成した後に、水素プラズマ照射を実施したが、第１層目の配線Ｍ１を形成した後（図１３参照）または第２層目の配線Ｍ２を形成した後（図１５参照）に、水素プラズマ照射を実施してもよい。第１層目の配線Ｍ１を形成した後に水素プラズマ照射を実施することにより、第１層目の配線Ｍ１が水素イオンの層間絶縁膜ＩＬ１中の移動を制限し、また、第２層目の配線Ｍ２を形成した後に水素プラズマ照射を実施することにより、第１層目の配線Ｍ１と第２層目の配線Ｍ２が水素イオンの層間絶縁膜ＩＬ１，ＩＬ２中の移動を制限することができる。これにより、画素部の転送トランジスタ形成領域および周辺回路部においては、画素部のフォトダイオード形成領域と比べて、半導体基板ＳＢに達する水素イオンの量が少なくなる。
【００６７】
また、本実施の形態１では、プラズマエッチング装置ＰＥＭ１，ＰＥＭ２を用いて、水素イオンを半導体ウエハＳＷへ供給したが、これに限定されるものではなく、水素プラズマを励起する高周波電力が印加される電極と、励起した水素プラズマを電界ドリフトにより半導体ウエハＳＷへ供給する高周波電力が印加される電極とを有するプラズマ装置であればよい。例えば、プラズマＣＶＤ装置を用いて、水素イオンを半導体ウエハＳＷへ供給してもよい。例えば保護膜ＰＩＬをＨＤＰ（High Density Plasma）−ＣＶＤ法により形成する場合は、ＨＤＰ−ＣＶＤ装置を用いて保護膜ＰＩＬを成膜した後、引き続いて、同じ装置を用いて水素プラズマを励起し、水素イオンを半導体ウエハＳＷへ供給してもよい。この方法では、新たに水素プラズマ処理に用いる装置を用意する必要がないので、製造ＴＡＴが短縮でき、また、製造コストを低減することができる。
【００６８】
このように、本実施の形態１によれば、ＣＭＯＳイメージセンサを内蔵する半導体装置において、選択的に水素イオンを画素部のフォトダイオード形成領域へ供給することができる。すなわち、画素部のフォトダイオード形成領域の半導体基板と絶縁膜との界面には、多量の水素イオンが供給されるが、画素部のフォトダイオード形成領域以外の領域および周辺回路部の半導体基板と絶縁膜との界面には、水素イオンが供給されにくくなる。これにより、画素部のフォトダイオード形成領域においては、ダングリングボンドにより発生する表面電子準位が減少し、電流パスの発生が抑制されて、暗電流を低減することができる。一方、画素部のフォトダイオード形成領域以外の領域および周辺回路部においては、水素イオンの供給が抑制されるので、トラップ準位の生成が減少して、例えば電界効果トランジスタのしきい値電圧の変動など、デバイス特性の劣化を防止することができる。
【００６９】
（実施の形態２）
前述した実施の形態１では、金属膜をリソグラフィ技術およびエッチング技術を用いて加工することにより、第１層目の配線Ｍ１、第２層目の配線Ｍ２および第３層目の配線Ｍ３を形成したが、これに限定されるものではない。例えば多層配線（第１層目の配線Ｍ１、第２層目の配線Ｍ２および第３層目の配線Ｍ３）をダマシン（damascene）法により形成してもよい。
【００７０】
以下に、実施の形態２によるダマシン法により形成される多層配線を有する半導体装置の製造方法について図１９〜図２１を用いて説明する。図１９〜図２１は、本実施の形態２による半導体装置の製造工程を示す要部断面図である。なお、第１層目の配線を形成する前までの製造工程は、前述した実施の形態１と同様であるためその説明を省略する。
【００７１】
まず、シングルダマシン法により第１層目の配線Ｍ１を形成する。
【００７２】
図１９に示すように、プラグＰＬ１が形成された層間絶縁膜ＩＬ１上に絶縁膜ＩＬ４を形成し、レジストパターンをマスクとしたドライエッチングによって絶縁膜ＩＬ４の所定の領域に凹形状の配線溝ＴＲ１を形成する。
【００７３】
次に、配線溝ＴＲ１の内壁（側面および底面）を含む絶縁膜ＩＬ４上にバリアメタル膜ＢＭ１を形成する。バリアメタル膜ＢＭ１は、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜または窒化タンタル（ＴａＮ）膜等である。続いて、ＣＶＤ法またはスパッタリング法によりバリアメタル膜ＢＭ１上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜を形成して、Ｃｕめっき膜により配線溝ＴＲ１の内部を埋め込む。続いて、配線溝ＴＲ１の内部以外の領域のＣｕめっき膜、シード層およびバリアメタル膜ＢＭ１をＣＭＰ法により除去して、Ｃｕ膜を主導体とする第１層目の配線Ｍ１を形成する。なお、本実施の形態２では、第１層目の配線Ｍ１を構成する主導体であるＣｕ膜を電解めっき法により形成したが、ＣＶＤ法、スパッタリング法またはスパッタリフロー法などにより形成してもよい。ここで、第１層目の配線Ｍ１は、前述した実施の形態１と同様、画素部の転送トランジスタ形成領域および周辺回路部に形成されるが、画素部のフォトダイオード形成領域には形成されない。
【００７４】
その後、例えば図３に示したプラズマエッチング装置ＰＥＭ０を用いたアンモニア処理を実施して、第１層目の配線Ｍ１の表面を窒化することにより、第１層目の配線Ｍ１の表面にバリアメタル層（図示は省略）を形成する。
【００７５】
次に、デュアルダマシン法により第２層目の配線Ｍ２を形成する。
【００７６】
図２０に示すように、第１層目の配線Ｍ１が形成された絶縁膜ＩＬ４上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜とすることができる。続いて、孔形成用のレジストパターンをマスクとしたドライエッチングによって層間絶縁膜ＩＬ２の所定の領域に接続孔ＣＮ２を形成した後、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより層間絶縁膜ＩＬ２の所定の領域に配線溝ＴＲ２を形成する。
【００７７】
次に、接続孔ＣＮ２および配線溝ＴＲ２のそれぞれの内壁（側面および底面）を含む層間絶縁膜ＩＬ２上にバリアメタル膜ＢＭ２を形成する。バリアメタル膜ＢＭ２は、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜または窒化タンタル（ＴａＮ）膜等である。続いて、ＣＶＤ法またはスパッタリング法によりバリアメタル膜ＢＭ２上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜を形成して、Ｃｕめっき膜により接続孔ＣＮ２および配線溝ＴＲ２の内部を埋め込む。続いて、接続孔ＣＮ２および配線溝ＴＲ２の内部以外の領域のＣｕめっき膜、シード層およびバリアメタル膜ＢＭ２をＣＭＰ法により除去して、Ｃｕ膜を主導体とする第２層目の配線Ｍ２を形成する。この第２層目の配線Ｍ２と第１層目の配線Ｍ１とを接続する接続部材は第２層目の配線Ｍ２と一体に形成される。ここで、第２目の配線Ｍ２は、前述した実施の形態１と同様、画素部の転送トランジスタ形成領域および周辺回路部に形成されるが、画素部のフォトダイオード形成領域には形成されない。
【００７８】
その後、例えば図３に示したプラズマエッチング装置ＰＥＭ０を用いたアンモニア処理を実施して、第２層目の配線Ｍ２の表面を窒化することにより、第２層目の配線Ｍ２の表面にバリアメタル層（図示は省略）を形成する。
【００７９】
次に、図２１に示すように、例えば前述した第２層目の配線Ｍ２と同様な方法により第３層目の配線Ｍ３を形成する。すなわち、第２層目の配線Ｍ２が形成された絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成した後、層間絶縁膜ＩＬ３に接続孔ＣＮ３および配線溝ＴＲ３を形成する。続いて、接続孔ＣＮ３および配線溝ＴＲ３の内部にバリアメタル膜ＢＭ３および第３層目の配線Ｍ３を形成する。ここで、第３層目の配線Ｍ３は、前述した実施の形態１と同様、画素部の転送トランジスタ形成領域および周辺回路部に形成されるが、画素部のフォトダイオード形成領域には形成されない。
【００８０】
その後、例えば図３に示したプラズマエッチング装置ＰＥＭ０を用いたアンモニア処理を実施して、第３層目の配線Ｍ３の表面を窒化することにより、第３層目の配線Ｍ３の表面にバリアメタル層（図示は省略）を形成する。
【００８１】
次に、前述した実施の形態１と同様に、図１に示したプラズマエッチング装置ＰＥＭ１または図２に示したプラズマエッチング装置ＰＥＭ２を用いて、水素プラズマ照射を実施する。
【００８２】
これにより、水素イオンが電界ドリフトにより層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３中を移動し、画素部のフォトダイオード形成領域においては半導体基板ＳＢと窒化シリコン膜ＳＮとの界面に達し、半導体基板ＳＢと窒化シリコン膜ＳＮとの界面に存在するダングリングボンドを水素によって終端させることができる。その結果、ダングリングボンドにより発生する表面電子準位が減少し、電流パスの発生が抑制されて、暗電流を低減することができる。
【００８３】
一方、画素部の転送トランジスタ形成領域および周辺回路部では、多層配線（第１層目の配線Ｍ１、第２層目の配線Ｍ２および第３層目の配線Ｍ３）が層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３中の水素イオンの移動を制限する。このため、画素部の転送トランジスタ形成領域および周辺回路部の半導体基板ＳＢに達する水素イオンの量は、画素部のフォトダイオード形成領域の半導体基板ＳＢに達する水素イオンの量よりも少なくなる。すなわち、１枚の半導体ウエハＳＷに水素プラズマを照射しても、選択的に画素部のフォトダイオード形成領域に多くの水素イオンを供給することができる。
【００８４】
その後は、前述した実施の形態１と同様にして、保護膜等を形成した後、半導体基板ＳＢを切断領域に沿って縦、横に切断して、半導体チップに個片化することによって、ＣＭＯＳイメージセンサを内蔵する半導体装置が略完成する。
【００８５】
なお、本実施の形態２では、第３層目の配線Ｍ３を形成した後に、水素プラズマ照射を実施したが、第１層目の配線Ｍ１を形成した後（図１９参照）または第２層目の配線Ｍ２を形成した後（図２０参照）に、水素プラズマ照射を実施してもよい。第１層目の配線Ｍ１を形成した後に水素プラズマ照射を実施することにより、第１層目の配線Ｍ１が水素イオンの層間絶縁膜ＩＬ１中の移動を制限し、また、第２層目の配線Ｍ２を形成した後に水素プラズマ照射を実施することにより、第１層目の配線Ｍ１と第２層目の配線Ｍ２が水素イオンの層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ４中の移動を制限することができる。これにより、画素部の転送トランジスタ形成領域および周辺回路部においては、画素部のフォトダイオード形成領域と比べて、半導体基板ＳＢに達する水素イオンの量が少なくなる。
【００８６】
また、本実施の形態２では、第１層目の配線Ｍ１、第２層目の配線Ｍ２または第３層目の配線Ｍ３を形成した後に、例えば図３に示したプラズマエッチング装置ＰＥＭ０を用いてアンモニア処理を行っている。この際にも、画素部のフォトダイオード形成領域に水素イオンが供給されて、半導体基板ＳＢと窒化シリコン膜ＳＮとの界面に存在するダングリングボンドを水素によって終端させることができるので、アンモニア処理によってダングリングボンドの殆どが水素によって終端できれば、水素プラズマ照射を行わなくてもよい。但し、多量の水素イオンを画素部のフォトダイオード形成領域へ供給するためには、図１に示したプラズマエッチング装置ＰＥＭ１または図２に示したプラズマエッチング装置ＰＥＭ２を用いて、第１層目の配線Ｍ１、第２層目の配線Ｍ２および第３層目の配線Ｍ３を形成した後に、水素プラズマ処理を行うことが望ましい。
【００８７】
このように、本実施の形態２によれば、ＣＭＯＳイメージセンサを内蔵し、ダマシン配線を有する半導体装置においても、前述した実施の形態１と同様の効果を得ることができる。
【００８８】
（実施の形態３）
画素部のフォトダイオード形成領域以外の領域および周辺回路部では、トラップ準位の生成を抑えるために、水素イオンを供給しないことが望ましい。しかし、画素部のフォトダイオード形成領域以外の領域および周辺回路部へも少量の水素イオンを供給することが望ましい場合もある。このような場合は、配線を形成する前に、画素部および周辺回路部の全面に水素イオンを供給し、さらに、配線を形成した後に、前述した実施の形態１と同様にして、水素プラズマ処理を実施して、選択的に水素イオンを画素部のフォトダイオード形成領域へ供給する。
【００８９】
例えば図１０に示す、半導体基板ＳＢの主面上に層間絶縁膜ＩＬ１を形成した後、図１１に示す、層間絶縁膜ＩＬ１に接続孔ＣＮ１を形成した後、または図１２に示す、接続孔ＣＮ１の内部にプラグＰＬ１を形成した後のいずれかにおいて、１回目の水素プラズマ処理を実施する。ここでは、画素部および周辺回路部の全面に、所望する濃度の水素イオンを供給する。この１回目の水素プラズマ処理では、図１に示したプラズマエッチング装置ＰＥＭ１または図２に示したプラズマエッチング装置ＰＥＭ２を用いてもよい。
【００９０】
その後の工程は、前述した実施の形態１と同様であり、第１層目の配線Ｍ１、第２層目の配線Ｍ２または第３層目の配線Ｍ３を形成した後に、図１に示したプラズマエッチング装置ＰＥＭ１または図２に示したプラズマエッチング装置ＰＥＭ２を用いて、２回目の水素プラズマ処理を実施する。ここでは、選択的に画素部のフォトダイオード形成領域に、所望する濃度の水素イオンを供給する。
【００９１】
このように、本実施の形態３によれば、画素部のフォトダイオード形成領域に、１回目の水素プラズマ処理と２回目の水素プラズマ処理とが実施され、画素部のフォトダイオード形成領域以外の領域および周辺回路部に、１回目の水素プラズマ処理が実施される。従って、画素部のフォトダイオード形成領域には、相対的に多量の水素イオンを供給することができ、画素部のフォトダイオード形成領域以外の領域および周辺回路部には、相対的に少量の水素イオンを供給することができる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９３】
ＢＭ１，ＢＭ２、ＢＭ３  バリアメタル膜
Ｃ  キャパシタ
ＣＮ１，ＣＮ２，ＣＮ３  接続孔
ＣＰ  電流パス
ＤＢ  ダングリングボンド
ＤＥ  下部電極
ＦＤ  ｎ型拡散層
ＧＥ，ＧＥＴ  ゲート電極
ＧＩ，ＧＩＴ  ゲート絶縁膜
ＨＬ  水平信号線
ＨＰ  水素プラズマ
ＩＬ  絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３  層間絶縁膜
ＩＬ４  絶縁膜
Ｍ１  第１層目の配線
Ｍ２  第２層目の配線
Ｍ３  第３層目の配線
ＮＨＰ  アンモニアプラズマ
ＰＤ  フォトダイオード
ＰＤｎ  ｎ型領域
ＰＤｐ  ｐ型領域
ＰＥＭ０，ＰＥＭ１，ＰＥＭ２  プラズマエッチング装置
ＰＩ  画素部
ＰＩＬ  保護膜
ＰＩＸ  画素
ＰＬ１，ＰＬ２，ＰＬ３  プラグ
ＰＳ  画素選択スイッチ
ＰＷ１  第１ｐ型ウエル
ＰＷ２  第２ｐ型ウエル
ＲＣ  列回路
ＲＦ１  第１高周波電源
ＲＦ２  第２高周波電源
ＲＳ  列選択スイッチ
ＳＢ  半導体基板
ＳＤ  ｎ型拡散層
ＳＬ  シリサイド膜
ＳＮ  窒化シリコン膜
ＳＳ  サイドウォール
ＳＴＩ  素子分離部
ＳＷ  半導体ウエハ
ＴＣ  電圧変換回路
ＴＲ１，ＴＲ２，ＴＲ３  配線溝
ＵＥ  上部電極
ＶＬ  垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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