(57)【特許請求の範囲】
【請求項１】
第１導電型の第１窒化物半導体層と、前記第１導電型の第２窒化物半導体層と、第２導電型の第３窒化物半導体層と、前記第１導電型の第４窒化物半導体層と、がこの順に積層された積層体と、
前記第１窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面と接する第１の電極と、を有し、
前記第３窒化物半導体層と、前記第４窒化物半導体層とを貫通し、前記第２窒化物半導体層に達するトレンチが形成され、
前記トレンチに絶縁膜を介して設けられたゲート電極を備える、
縦型ＭＯＳトランジスタと、
前記第１の電極と、
前記第３窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面と接する前記第２導電型のオーミック電極と、を有する、
保護素子と、を備える、半導体装置であって、
前記第１導電型の不純物濃度は、前記第１窒化物半導体層に比べて前記第２窒化物半導体層のほうが低く、
前記第１窒化物半導体層は、前記第２窒化物半導体層へ突出する凸部を備え、
前記積層体の積層方向から見たときに、前記凸部の上面は、前記第２導電型のオーミック電極と少なくとも一部が重なる位置に配されており、
前記トレンチの底面が接する部分における前記第２窒化物半導体層の厚みは、前記凸部の上面が接する部分における前記第２窒化物半導体層の厚みよりも大きい、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記積層方向から見たときに、前記第４窒化物半導体層は、前記凸部の上面と重ならない位置に配されている、半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置であって、さらに、
前記積層方向から見たときに、前記凸部に対して、前記トレンチが配されている側とは反対側に、前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層に達する段差部が形成されており、
前記凸部の上面が接する部分における前記第２窒化物半導体層の厚みは、前記段差部の底面が接する部分における前記第２窒化物半導体層の厚み以下である、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記段差部の底面と前記凸部との距離は、前記段差部の底面が接する部分における前記第２窒化物半導体層の厚みよりも大きい、半導体装置。
【請求項５】
請求項１から請求項４までのいずれか一項に記載の半導体装置であって、さらに、
前記第４窒化物半導体層の面であって、前記第３窒化物半導体層と接する面とは反対側の面と接する前記第１導電型のオーミック電極を備える、半導体装置。
【請求項６】
請求項３又は請求項４に従属する請求項５に記載の半導体装置であって、さらに、
前記第１導電型のオーミック電極と前記第２導電型のオーミック電極とを電気的に接続する第１配線を備え、
前記第１配線は、絶縁膜を介して前記段差部の側面を覆っている、半導体装置。
【請求項７】
請求項１から請求項６までのいずれか一項に記載の半導体装置であって、
前記第１窒化物半導体層から前記第４窒化物半導体層は、ガリウムを含む窒化物半導体により形成されている、半導体装置。
【請求項８】
請求項１から請求項７までのいずれか一項に記載の半導体装置であって、
前記第１窒化物半導体層は、窒化ガリウムにより形成されている、半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第１窒化物半導体層は、窒化ガリウム基板である、半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記凸部の側面は、前記凸部の上面に対して傾斜している、半導体装置。
【請求項１１】
請求項１から請求項９までのいずれか一項に記載の半導体装置であって、
前記凸部の側面は、ａ面またはｍ面で構成され、前記凸部の上面は、ｃ面で構成されている、半導体装置。
【請求項１２】
半導体装置の製造方法であって、
第１導電型の第１窒化物半導体層の面に突出する凸部を形成する工程と、
前記第１窒化物半導体層の面であって、前記凸部を備える面に、前記第１窒化物半導体層よりも不純物濃度が小さい前記第１導電型の第２窒化物半導体層と、第２導電型の第３窒化物半導体層と、をこの順に積層する工程と、
前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層に達するトレンチを形成する工程と、
前記第１窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面に、第１の電極を形成する工程と、
積層方向において、前記凸部の上面と少なくとも一部が重なる位置であって、前記第３窒化物半導体層の面であり、前記第２窒化物半導体層と接する面とは反対側の面に、前記第２導電型のオーミック電極を形成する工程と、
前記トレンチに絶縁膜を介してゲート電極を形成する工程と、
前記第３窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面に、前記第１導電型の第４窒化物半導体層を形成する工程と、
前記第４窒化物半導体層にソース電極を形成する工程と、
を有し、
前記第４窒化物半導体層は、前記積層方向において、前記凸部の上面と重ならない位置に配されており、
前記トレンチの底面が接する部分における前記第２窒化物半導体層の厚みは、前記凸部の上面が接する部分における前記第２窒化物半導体層の厚みよりも大きい、
前記第１窒化物半導体層から前記第４窒化物半導体層までの窒化物半導体層と前記ゲート電極と前記第１の電極と前記ソース電極とから形成される縦型ＭＯＳトランジスタと、前記第１窒化物半導体層から前記第３窒化物半導体層までの窒化物半導体層と前記第１電極と前記第２導電型のオーミック電極から形成されるＰＮ接合ダイオードである保護素子と、を備える半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、さらに、
前記凸部の上面と前記トレンチの底面との距離が、前記トレンチの底面が接する部分における前記第２窒化物半導体層の厚みよりも大きい、半導体装置の製造方法。
【請求項１４】
請求項１２または請求項１３に記載の半導体装置の製造方法であって、
前記第１窒化物半導体層から前記第４窒化物半導体層は、ガリウムを含む窒化物半導体により形成されている、半導体装置の製造方法。
【請求項１５】
請求項１２から請求項１４までのいずれか一項に記載の半導体装置の製造方法であって、
前記第１窒化物半導体層は、窒化ガリウム基板である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の耐圧性向上を目的として、縦型ＭＯＳＦＥＴに保護素子としてのＰＮ接合ダイオードを併設する技術が知られている。この場合、ＰＮ接合ダイオードを保護素子として機能させるため、縦型ＭＯＳＦＥＴのＮ−ドリフト層よりも薄いＮ−層を有するＰＮ接合ダイオードを形成することが好ましい。特許文献１には、保護ダイオードを形成する電極間に挟まれたＮ−層を薄くするため、Ｎ−層の一部を除去した後、除去した部分にＰ型層を再成長により形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５２０３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、半導体として窒化物半導体を用いる場合、特許文献１に記載の技術においては、再成長界面に意図しないＮ型キャリアが発生することにより、ＰＮ接合ダイオードの耐圧が低下するという課題を発明者らが見出した。そのほか、従来の半導体装置においては、その小型化や、省資源化、製造の容易化、製造の精確さ、作業性の向上等が望まれていた。
【課題を解決するための手段】
【０００５】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することができる。
本発明の第１の形態は、
第１導電型の第１窒化物半導体層と、前記第１導電型の第２窒化物半導体層と、第２導電型の第３窒化物半導体層と、前記第１導電型の第４窒化物半導体層と、がこの順に積層された積層体と、
前記第１窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面と接する第１の電極と、を有し、
前記第３窒化物半導体層と、前記第４窒化物半導体層とを貫通し、前記第２窒化物半導体層に達するトレンチが形成され、
前記トレンチに絶縁膜を介して設けられたゲート電極を備える、
縦型ＭＯＳトランジスタと、
前記第１の電極と、
前記第３窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面と接する前記第２導電型のオーミック電極と、を有する、
保護素子と、を備える、半導体装置であって、
前記第１導電型の不純物濃度は、前記第１窒化物半導体層に比べて前記第２窒化物半導体層のほうが低く、
前記第１窒化物半導体層は、前記第２窒化物半導体層へ突出する凸部を備え、
前記積層体の積層方向から見たときに、前記凸部の上面は、前記第２導電型のオーミック電極と少なくとも一部が重なる位置に配されており、
前記トレンチの底面が接する部分における前記第２窒化物半導体層の厚みは、前記凸部の上面が接する部分における前記第２窒化物半導体層の厚みよりも大きい、半導体装置である。
本発明の第２の形態は、
半導体装置の製造方法であって、
第１導電型の第１窒化物半導体層の面に突出する凸部を形成する工程と、
前記第１窒化物半導体層の面であって、前記凸部を備える面に、前記第１窒化物半導体層よりも不純物濃度が小さい前記第１導電型の第２窒化物半導体層と、第２導電型の第３窒化物半導体層と、をこの順に積層する工程と、
前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層に達するトレンチを形成する工程と、
前記第１窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面に、第１の電極を形成する工程と、
積層方向において、前記凸部の上面と少なくとも一部が重なる位置であって、前記第３窒化物半導体層の面であり、前記第２窒化物半導体層と接する面とは反対側の面に、前記第２導電型のオーミック電極を形成する工程と、
前記トレンチに絶縁膜を介してゲート電極を形成する工程と、
前記第３窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面に、前記第１導電型の第４窒化物半導体層を形成する工程と、
前記第４窒化物半導体層にソース電極を形成する工程と、
を有し、
前記第４窒化物半導体層は、前記積層方向において、前記凸部の上面と重ならない位置に配されており、
前記トレンチの底面が接する部分における前記第２窒化物半導体層の厚みは、前記凸部の上面が接する部分における前記第２窒化物半導体層の厚みよりも大きい、
前記第１窒化物半導体層から前記第４窒化物半導体層までの窒化物半導体層と前記ゲート電極と前記第１の電極と前記ソース電極とから形成される縦型ＭＯＳトランジスタと、前記第１窒化物半導体層から前記第３窒化物半導体層までの窒化物半導体層と前記第１電極と前記第２導電型のオーミック電極から形成されるＰＮ接合ダイオードである保護素子と、を備える半導体装置の製造方法である。また、本発明は以下の形態として実現することもできる。
【０００６】
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、第１導電型の第１窒化物半導体層と、前記第１導電型の第２窒化物半導体層と、第２導電型の第３窒化物半導体層と、前記第１導電型の第４窒化物半導体層と、がこの順に積層された積層体と、前記第１窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面と接する第１の電極と、を有し、前記第３窒化物半導体層と、前記第４窒化物半導体層とを貫通し、前記第２窒化物半導体層に達するトレンチが形成された、縦型ＭＯＳトランジスタと、前記第１の電極と、前記第３窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面と接する前記第２導電型のオーミック電極と、を有する、保護素子と、を備える、半導体装置であって；前記第１導電型の不純物濃度は、前記第１窒化物半導体層に比べて前記第２窒化物半導体層のほうが低く、前記第１窒化物半導体層は、前記第２窒化物半導体層へ突出する凸部を備え、前記積層体の積層方向から見たときに、前記凸部の上面は、前記第２導電型のオーミック電極と少なくとも一部が重なる位置に配されており、前記トレンチの底面が接する部分における前記第２窒化物半導体層の厚みは、前記凸部の上面が接する部分における前記第２窒化物半導体層の厚みよりも大きい。この形態の半導体装置によれば、第１窒化物半導体層は、前記第２窒化物半導体層へ突出する凸部を備え、トレンチの底面における第２窒化物半導体層の厚みは、凸部の上面における第２窒化物半導体層の厚みよりも大きいため、保護素子の耐圧の低下を抑制できる。
【０００７】
（２）上記形態の半導体装置において、前記積層方向から見たときに、前記第４窒化物半導体層は、前記凸部の上面と重ならない位置に配されていてもよい。この形態の半導体装置によれば、第４窒化物半導体層から凸部へ電流が流れる前に、保護素子に電流が流れることにより、保護素子の耐圧の低下を抑制できる。
【０００８】
（３）上記形態の半導体装置において、さらに、前記積層方向から見たときに、前記凸部に対して、前記トレンチが配されている側とは反対側に、前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層に達する段差部が形成されており、前記凸部の上面が接する部分における前記第２窒化物半導体層の厚みは、前記段差部の底面が接する部分における前記第２窒化物半導体層の厚み以下としてもよい。この形態の半導体装置によれば、段差部と第１の電極との間に電流が流れる前に、保護素子に電流が流れることにより、半導体装置の耐圧破壊を抑制できる。
【０００９】
（４）上記形態の半導体装置において、前記段差部の底面と前記凸部との距離は、前記段差部の底面が接する部分における前記第２窒化物半導体層の厚みよりも大きくてもよい。この形態の半導体装置によれば、第１の電極から凸部を介して段差部に電流が流れる前に、保護素子に電流が流れることにより、半導体装置の耐圧破壊を抑制できる。
【００１０】
（５）上記形態の半導体装置において、さらに、前記第４窒化物半導体層の面であって、前記第３窒化物半導体層と接する面とは反対側の面と接する前記第１導電型のオーミック電極を備えてもよい。この形態の半導体装置によれば、第１導電型のオーミック電極が形成されているため、縦型ＭＯＳトランジスタのオン抵抗を下げることができる。
【００１１】
（６）上記形態の半導体装置において、さらに、前記第１導電型のオーミック電極と前記第２導電型のオーミック電極とを電気的に接続する第１配線を備え、前記第１配線は、絶縁膜を介して前記段差部の側面を覆っていてもよい。この形態の半導体装置によれば、第１配線を備えることにより、段差部側面で電界が集中することを抑制でき、その結果、半導体装置の耐圧破壊を抑制できる。
【００１２】
（７）上記形態の半導体装置において、前記第１窒化物半導体層から前記第４窒化物半導体層は、ガリウムを含む窒化物半導体により形成されていてもよい。この形態の半導体装置によれば、保護素子の耐圧の低下を抑制できる。
【００１３】
（８）上記形態の半導体装置において、前記第１窒化物半導体層は、窒化ガリウムにより形成されていてもよい。この形態の半導体装置によれば、保護素子の耐圧の低下を抑制できる。
【００１４】
（９）上記形態の半導体装置において、前記第１窒化物半導体層は、窒化ガリウム基板であってもよい。この形態の半導体装置によれば、保護素子の耐圧の低下を抑制できる。
【００１５】
（１０）上記形態の半導体装置において、前記凸部の側面は、前記凸部の上面に対して傾斜していてもよい。この形態の半導体装置によれば、保護素子の耐圧の低下を抑制できる。
【００１６】
（１１）上記形態の半導体装置において、前記凸部の側面は、ａ面またはｍ面で構成され、前記凸部の上面は、ｃ面で構成されていてもよい。この形態の半導体装置によれば、保護素子の耐圧の低下を抑制できる。
【００１７】
（１２）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、第１導電型の第１窒化物半導体層の面に突出する凸部を形成する工程と、前記第１窒化物半導体層の面であって、前記凸部を備える面に、前記第１窒化物半導体層よりも不純物濃度が小さい前記第１導電型の第２窒化物半導体層と、第２導電型の第３窒化物半導体層と、をこの順に積層する工程と、前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層に達するトレンチを形成する工程と、前記第１窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面に、第１の電極を形成する工程と、積層方向において、前記凸部の上面と少なくとも一部が重なる位置であって、前記第３窒化物半導体層の面であり、前記第２窒化物半導体層と接する面とは反対側の面に、前記第２導電型のオーミック電極を形成する工程と、を有し；前記トレンチの底面が接する部分における前記第２窒化物半導体層の厚みは、前記凸部の上面が接する部分における前記第２窒化物半導体層の厚みよりも大きい。この形態の半導体装置の製造方法によれば、第１電極と第２導電型のオーミック電極から形成される保護素子の耐圧の低下を抑制できる。
【００１８】
（１３）上記形態の半導体装置の製造方法において、さらに、前記凸部の上面と前記トレンチの底面との距離が、前記トレンチの底面が接する部分における前記第２窒化物半導体層の厚みよりも大きくてもよい。この形態の半導体装置の製造方法によれば、縦型ＭＯＳトランジスタのドレイン電流は、トレンチ側方とトレンチ下方の第１窒化物半導体層との間を流れるので、縦型ＭＯＳトランジスタの耐圧は、凸部により低下することはない。これにより、保護素子よりも縦型ＭＯＳトランジスタの耐圧が下がることは無いので、縦型ＭＯＳトランジスタが耐圧破壊することを抑制できる。
【００１９】
（１４）上記形態の半導体装置の製造方法において、前記第３窒化物半導体層の面であって、前記第２窒化物半導体層と接する面とは反対側の面に、前記第１導電型の第４窒化物半導体層を形成する工程を、備え、前記第４窒化物半導体層は、前記積層方向において、前記凸部の上面と重ならない位置に配されていてもよい。この形態の半導体装置の製造方法によれば、縦型ＭＯＳトランジスタのドレイン電流は、第４窒化物半導体層と、トレンチ下方の第１窒化物半導体層との間を流れるので、縦型ＭＯＳトランジスタの耐圧が凸部により低下することはない。保護素子よりも縦型ＭＯＳトランジスタの耐圧が下がることは無いので、縦型ＭＯＳトランジスタが耐圧破壊することを抑制できる。
【００２０】
（１５）上記形態の半導体装置の製造方法において、前記第１窒化物半導体層から前記第４窒化物半導体層は、ガリウムを含む窒化物半導体により形成されていてもよい。この形態の半導体装置の製造方法によれば、第１電極と第２導電型のオーミック電極から形成される保護素子の耐圧の低下を抑制できる。
【００２１】
（１６）上記形態の半導体装置の製造方法において、前記第１窒化物半導体層は、窒化ガリウム基板であってもよい。この形態の半導体装置の製造方法によれば、第１電極と第２導電型のオーミック電極から形成される保護素子の耐圧の低下を抑制できる。
【００２２】
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
【００２３】
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、本願発明は、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。
【発明の効果】
【００２４】
この形態の半導体装置によれば、第１窒化物半導体層は、前記第２窒化物半導体層へ突出する凸部を備え、トレンチの底面における第２窒化物半導体層の厚みは、凸部の上面における第２窒化物半導体層の厚みよりも大きいため、保護素子の耐圧の低下を抑制できる。また、この形態の半導体装置の製造方法によれば、第１電極と第２導電型のオーミック電極から形成される保護素子の耐圧の低下を抑制できる。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態における半導体装置１０の構成を模式的に示す断面図。
【図２】半導体装置１０を＋Ｘ軸方向から見た外観図。
【図３】Ｎ型半導体層１２０とＰ型半導体層１３０との界面を＋Ｘ軸方向から見た概略図。
【図４】半導体装置１０に備えられた複数の電極２５０同士を配線２８０により電気的に接続した状態において、半導体装置１０を＋Ｘ軸方向から見た外観図。
【図５】本実施形態の半導体装置１０から得られる効果を説明する図。
【図６】ＴＣＡＤ（Technology CAD）シミュレータにより計算した半導体装置１０の電流密度分布を示す図。
【図７】半導体装置１０の製造方法を示す工程図。
【図８】工程Ｐ１０５における半導体装置１０の中間製品を示す断面図。
【図９】基板１１０上に半導体層（１２０，１３０，１４０）を形成させた半導体装置１０の中間製品を示す断面図。
【図１０】トレンチ１８４と段差部１８６とを形成させた半導体装置１０の中間製品を示す断面図。
【図１１】絶縁膜３４０を形成させた半導体装置１０の中間製品を示す断面図。
【図１２】電極２３０、２４０、２５０を形成させた半導体装置１０の中間製品を示す断面図。
【図１３】第２実施形態における半導体装置１０Ａの構成を模式的に示す図。
【図１４】凸部１１５Ａを形成する工程を説明する図。
【図１５】再成長により凸部１１５Ｂを形成する工程を説明する図。
【図１６】積層方向（Ｘ軸方向）において、Ｎ型半導体層１４０Ｃは、凸部１１５の上面の一部と重なる位置に配されている半導体装置１０Ｃの構成を模式的に示す断面図。
【図１７】凸部１１５Ｄが段差部１８６の下方においても配置されている半導体装置の構成を模式的に示す断面図。
【発明を実施するための形態】
【００２６】
Ａ．第１実施形態：
Ａ１．半導体装置１０の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、縦型ＭＯＳ(Metal-Oxide-Semiconductor）トランジスタ３００と保護素子２００とを備える。縦型ＭＯＳトランジスタ３００は、窒化物半導体を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、縦型ＭＯＳトランジスタ３００は、トレンチゲート型ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor）であり、例えば、電力制御に用いられ、パワーデバイスとも呼ばれる。保護素子２００は、ＰＮ接合ダイオードである。本実施形態においては、窒化物半導体として窒化ガリウム（ＧａＮ）を用いる。
【００２７】
半導体装置１０は、基板１１０と、Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、Ｎ型半導体層１４０と、電極２１０，２３０，２４０，２５０と、配線２７０と、絶縁膜３４０とを備える。半導体装置１０は、ＮＰＮ型の半導体装置であり、Ｎ型半導体層１２０とＰ型半導体層１３０とＮ型半導体層１４０とが順に積層された構造を有する。
【００２８】
なお、「基板１１０」は、「半導体層１１０」や「第１導電型の第１窒化物半導体層１１０」とも呼び、「Ｎ型半導体層１２０」は、「第１導電型の第２窒化物半導体層１２０」とも呼び、「Ｐ型半導体層１３０」は、「第２導電型の第３窒化物半導体層１３０」とも呼び、「Ｎ型半導体層１４０」は、「第１導電型の第４窒化物半導体層１４０」とも呼ぶ。また、「半導体基板１１０と、Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、Ｎ型半導体層１４０と、がこの順に積層された構造体」を、「積層体１００」とも呼ぶ。
【００２９】
半導体装置１０のＮ型半導体層１２０、Ｐ型半導体層１３０、およびＮ型半導体層１４０は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）による結晶成長によって形成された半導体層である。
【００３０】
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、基板１１０に対してＮ型半導体層１２０が積層する積層方向に沿った軸である。Ｘ軸に沿ったＸ軸方向のうち、＋Ｘ軸方向は、基板１１０からＮ型半導体層１２０に向かう方向であり、−Ｘ軸方向は、＋Ｘ軸方向に対向する方向である。図１のＸＹＺ軸のうち、Ｙ軸およびＺ軸は、Ｘ軸に直交すると共に相互に直交する軸である。Ｙ軸に沿ったＹ軸方向のうち、＋Ｙ軸方向は、図１の紙面左から紙面右に向かう方向であり、−Ｙ軸方向は、＋Ｙ軸方向に対向する方向である。Ｚ軸に沿ったＺ軸方向のうち、＋Ｚ軸方向は、図１の紙面手前から紙面奥に向かう方向であり、−Ｚ軸方向は、＋Ｚ軸方向に対向する方向である。
【００３１】
半導体装置１０の基板１１０は、Ｙ軸およびＺ軸によって規定される面方向に沿って広がるＮ型の半導体層であり、本実施形態においては、Ｎ＋型の半導体層である。基板１１０は、主に、ガリウム（Ｇａ）を含む窒化物半導体により形成されている。本実施形態において、基板１１０は、窒化ガリウム（ＧａＮ）から主に形成される。基板１１０は、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、ケイ素（Ｓｉ）などのＮ型不純物をドナーとして含有する。Ｎ型の不純物濃度は、基板１１０に比べてＮ型半導体層１２０のほうが低い。なお、窒化ガリウム（ＧａＮ）から主に形成されるとは、モル分率において、窒化ガリウム（ＧａＮ）を９０％以上含有することを示す。
【００３２】
基板１１０は、Ｎ型半導体層１２０へ突出する凸部１１５を備える。凸部１１５の側面（Ｙ軸方向側の面）は、ａ面またはｍ面で構成され、凸部１１５の上面（＋Ｘ軸方向側の面）はｃ面で構成されている。凸部１１５を備えることにより得られる効果は、後に詳述する。なお、基板１１０の代わりに、Ｎ＋型半導体層を設け、電極２１０とＮ＋型半導体層との間に基板を設けてもよい。
【００３３】
半導体装置１０のＮ型半導体層１２０は、基板１１０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。Ｎ型半導体層１２０は、主に、ガリウム（Ｇａ）を含む窒化物半導体により形成されている。本実施形態において、Ｎ型半導体層１２０は、主に、窒化ガリウム（ＧａＮ）から形成されている。Ｎ型半導体層１２０は、ケイ素（Ｓｉ）をドナーとして含有する。Ｎ型半導体層１２０は、「ｎ-−ＧａＮ」とも呼ばれる。
【００３４】
半導体装置１０のＰ型半導体層１３０は、Ｎ型半導体層１２０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。Ｐ型半導体層１３０は、主に、ガリウム（Ｇａ）を含む窒化物半導体により形成されている。本実施形態において、Ｐ型半導体層１３０は、主に、窒化ガリウム（ＧａＮ）から形成されている。Ｐ型半導体層１３０は、マグネシウム（Ｍｇ）をＰ型不純物として含有する。Ｐ型半導体層１３０の不純物濃度は、Ｎ型半導体層１２０の不純物濃度よりも高い。Ｐ型半導体層１３０は、「ｐ−ＧａＮ」とも呼ばれる。
【００３５】
半導体装置１０のＮ型半導体層１４０は、Ｐ型半導体層１３０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸によって規定される面方向に沿って広がる半導体層である。Ｎ型半導体層１４０は、窒化ガリウム（ＧａＮ）から主に形成されている。Ｎ型半導体層１４０は、ケイ素（Ｓｉ）をＮ型不純物として含有する。Ｎ型半導体層１４０の不純物濃度は、Ｎ型半導体層１２０の不純物濃度よりも高い。Ｎ型半導体層１４０は、「ｎ+−ＧａＮ」とも呼ばれる。基板１１０、Ｎ型半導体層１２０、Ｐ型半導体層１３０、Ｎ型半導体層１４０は、ガリウムを含む窒化物半導体により形成されている。
【００３６】
半導体装置１０の凹部１８２は、＋Ｘ軸方向側からＰ型半導体層１３０が露出した部位である。凹部１８２は、リセス（recess）とも呼ばれる。
【００３７】
半導体装置１０のトレンチ１８４は、ドライエッチングによって形成されている。トレンチ１８４は、Ｎ型半導体層１４０の＋Ｘ軸方向側から、Ｐ型半導体層１３０と、Ｎ型半導体層１４０とを貫通し、Ｎ型半導体層１２０まで達する部位である。本実施形態では、トレンチ１８４は、凹部１８２の＋Ｙ軸方向側に位置する。
【００３８】
トレンチ１８４の表面には、積層体１００の＋Ｘ軸方向側に至るまで、絶縁膜３４０が形成されている。本実施形態では、絶縁膜３４０は、二酸化ケイ素（ＳｉＯ2）から形成されている。なお、二酸化ケイ素（ＳｉＯ2）に代えて、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ３）を用いてもよい。
【００３９】
半導体装置１０の段差部１８６は、ドライエッチングによって形成されている。段差部１８６は、Ｐ型半導体層１３０を貫通し、Ｎ型半導体層１２０に達する部位である。段差部１８６は、半導体素子を分離するために設けられた素子分離領域である。積層体１００の積層方向（Ｘ軸方向）から見たときに、凸部１１５に対してトレンチ１８４が配されている側とは反対側に形成されている。つまり、段差部１８６は、トレンチ１８４の−Ｙ軸方向側に位置する。
【００４０】
半導体装置１０の電極２１０は、基板１１０の面であって、Ｎ型半導体層１２０と接する面とは反対側の面と接するドレイン電極である。つまり、電極２１０は、基板１１０の−Ｘ軸方向側に形成されている。電極２１０は、Ｎ型オーミック電極である。本実施形態では、電極２１０は、チタン（Ｔｉ）から形成される層にアルミニウム（Ａｌ）から形成される層を積層した後に焼成することによって形成される。なお、「電極２１０」は、「第１の電極２１０」とも呼ぶ。
【００４１】
半導体装置１０の電極２３０は、凹部１８２の内側に露出されたＰ型半導体層１３０に形成されたボディ電極である。電極２３０は、Ｐ型半導体層１３０の面であって、Ｎ型半導体層１２０と接する面とは反対側の面と接するＰ型オーミック電極である。「電極２３０」は、「第２導電型のオーミック電極２３０」とも呼ぶ。本実施形態では、電極２３０は、パラジウム（Ｐｄ）から形成される層を積層した後に焼成することによって形成される。
【００４２】
半導体装置１０の電極２４０は、凹部１８２とトレンチ１８４との間におけるＮ型半導体層１４０の上（＋Ｘ軸方向側）に形成されたソース電極である。つまり、電極２４０は、Ｎ型半導体層１４０の面であって、Ｐ型半導体層１３０と接する面とは反対側の面と接するＮ型オーミック電極である。本実施形態では、電極２４０は、チタン（Ｔｉ）から形成される層にアルミニウム（Ａｌ）から形成される層を積層した後に焼成することによって形成される。電極２４０は、オーミック電極であるため、縦型ＭＯＳトランジスタ３００のＯＮ抵抗を下げることができる。
【００４３】
半導体装置１０の電極２５０は、トレンチ１８４における絶縁膜３４０上に形成されたゲート電極である。本実施形態では、電極２５０は、アルミニウム（Ａｌ）から形成される。なお、アルミニウム（Ａｌ）に代えて、アルミニウムシリコン（ＡｌＳｉ）、アルミニウムシリコン銅（ＡｌＳｉＣｕ）を用いてもよい。
【００４４】
半導体装置１０の配線２７０は、電極２３０と電極２４０とを電気的に接続する配線である。「配線２７０」は、「第１配線２７０」とも呼び、アルミニウム（Ａｌ）から形成される。なお、アルミニウム（Ａｌ）に代えて、アルミニウムシリコン（ＡｌＳｉ）、アルミニウムシリコン銅（ＡｌＳｉＣｕ）を用いてもよい。配線２７０は、絶縁膜３４０を介して段差部１８６の側面（Ｙ軸方向側の面）を覆っている。配線２７０により、段差部１８６の側面において電界が集中することを抑制でき、その結果、半導体装置１０の耐圧破壊を抑制できる。
【００４５】
縦型ＭＯＳトランジスタ３００は、積層体１００と、ドレイン電極である電極２１０と、ゲート電極である電極２５０と、ソース電極である電極２４０と、により形成されている。保護素子２００は、積層体１００と、電極２３０と、電極２１０とにより形成されている。保護素子２００は、縦型ＭＯＳトランジスタ３００が耐圧破壊することから保護するために設けられたＰＮ接合ダイオードである。ここで、「耐圧破壊」とは、一度耐圧以上の電圧が印加されると縦型ＭＯＳトランジスタ内部が破壊され、元の電流・電圧特性が得られなくなる状態を示す。
【００４６】
図２は、半導体装置１０を＋Ｘ軸方向から見た外観図である。図２におけるＡ−Ａ断面が、図１におけるＡ−Ａ断面に相当する。半導体装置１０は、−Ｙ軸方向側から順に、（ｉ）半導体素子を分離するために用いる素子分離領域と、（ｉｉ）保護素子２００が形成された領域であるＰＮ接合保護ダイオード形成領域と、（ｉｉｉ）縦型ＭＯＳトランジスタ３００が形成されたトランジスタ形成領域とを備える。
【００４７】
図３は、Ｎ型半導体層１２０とＰ型半導体層１３０との界面を＋Ｘ軸方向から見た概略図である。図２と同様に、図３におけるＡ−Ａ断面が、図１におけるＡ−Ａ断面に相当する。凸部１１５は、段差部１８６の内周に位置していることがわかる。また、凸部１１５の内周には、複数のトレンチ１８４が配されていることが分かる。
【００４８】
図４は、半導体装置１０に備えられた複数の電極２５０同士を、配線２８０により電気的に接続した状態において、半導体装置１０を＋Ｘ軸方向から見た外観図である。なお、図４では、理解を容易とするため、凸部１１５の位置を斜線および破線で示している。配線２８０は、隣接する電極２５０同士を直線で結ぶように配されている。配線２８０の下に電極２５０が形成されているが、配線２８０により電極２５０の表面が覆われているため、図４では、電極２５０の位置を破線で示している。配線２８０の一部は、開口部２８５が形成されている。開口部２８５は、電極２４０に接続された配線（不図示）を引き出すための領域である。本実施形態において、配線２８０は、アルミニウム（Ａｌ）により形成されている。なお、アルミニウム（Ａｌ）に代えて、アルミニウムシリコン（ＡｌＳｉ）、アルミニウムシリコン銅（ＡｌＳｉＣｕ）を用いてもよい。
【００４９】
図１に示すように、凸部１１５の上面は、積層体１００の積層方向（Ｘ軸方向）から見たときに、電極２３０の少なくとも一部が重なる位置に配されている。また、トレンチ１８４の底面（−Ｘ軸方向側の面）が接する部分におけるＮ型半導体層１２０の厚みｄ２は、凸部１１５の上面（＋Ｘ軸方向側の面）が接する部分におけるＮ型半導体層１２０の厚みｄ５よりも大きい。このため、縦型ＭＯＳトランジスタ３００に保護素子２００の耐圧よりも高いドレイン電圧が印加された場合、電流は、電極２５０から電極２１０へ流れるよりも、電極２３０から電極２１０へ多く流れる。そして、保護素子２００により、電極２３０と電極２１０との間の電圧が、保護素子２００の耐圧値となる。その結果、電極２４０と電極２１０との電圧についても、保護素子２００の耐圧値となり、縦型ＭＯＳトランジスタ３００が耐圧破壊することを防ぐことができる。このようにすることにより、保護素子２００は、縦型ＭＯＳトランジスタ３００を保護することができる。
【００５０】
次に、本実施形態の作用効果について説明する。保護素子２００は縦型ＭＯＳトランジスタ３００よりも耐圧を低く、かつ、耐圧破壊しないように設計する必要がある。このため、保護素子２００の厚みｄ５を、縦型ＭＯＳトランジスタ３００の厚みｄ２よりも小さくする必要がある。厚みｄ５を厚みｄ２よりも小さくする方法として、Ｎ型半導体層１２０の＋Ｘ軸方向側の一部を除去した後、除去した部分にＰ型半導体層を再成長する方法が考えられる。しかし、この方法を用いた場合、再成長界面に意図しないＮ型キャリアが発生することにより、ＰＮ接合ダイオードの耐圧が低下することが発明者らの検討の結果、明らかとなった。一方、本実施形態の半導体装置１０によれば、凸部１１５を形成することにより厚みｄ５を厚みｄ２よりも小さくしている。凸部１１５を備える基板１１０上にＮ型半導体層１２０が形成されているため、基板１１０とＮ型半導体層１２０との界面に意図しないＮ型キャリアが発生したとしても、Ｎ型層（１１０，１２０）の間にＮ型キャリアが形成されるため、保護素子２００の耐圧の低下を抑制できる。なお、厚みｄ５を厚みｄ２よりも小さくする方法として、Ｐ型のイオン注入を用いる方法も考えられる。しかし、半導体として窒化物半導体を用いる場合、Ｐ型のイオン注入を行うことは困難である。これに対して、本実施形態では、凸部１１５を形成するため、Ｐ型のイオン注入を行うことなく厚みｄ５を厚みｄ２よりも小さくすることができる。
【００５１】
また、積層方向（Ｘ軸方向）から見たときに、Ｎ型半導体層１４０は、凸部１１５の上面と重ならない位置に配されている。このため、縦型ＭＯＳトランジスタのドレイン電流は、Ｎ型半導体層１４０と、トレンチ下方の基板１１０との間を流れるので、縦型ＭＯＳトランジスタ３００の耐圧が凸部１１５により低下することはない。保護素子２００よりも縦型ＭＯＳトランジスタ３００の耐圧が下がることは無いので、縦型ＭＯＳトランジスタ３００の耐圧破壊を抑制することができる。
【００５２】
凸部１１５の上面が接する部分におけるＮ型半導体層１２０の厚みｄ５は、段差部１８６の底面（−Ｘ軸方向側の面）が接する部分における厚みｄ４以下である。このため、段差部１８６と電極２１０との間に電流が流れる前に、保護素子２００に電流が流れる。この結果、半導体装置１０の耐圧破壊を抑制できる。
【００５３】
段差部１８６の底面と凸部１１５との距離ｄ３は、段差部１８６の底面（−Ｘ軸方向側の面）が接する部分における厚みｄ４より大きい。このため、段差部１８６と電極２１０との間に段差部１８６を介して電流が流れる前に、保護素子２００に電流が流れる。この結果、半導体装置１０の耐圧破壊を抑制できる。
【００５４】
凸部１１５の上面とトレンチ１８４の底面との距離ｄ１は、トレンチ１８４の底面が接する部分におけるＮ型半導体層１２０の厚みｄ２よりも大きい。このため、保護素子２００の耐圧以上の電圧が電極２１０と配線２７０との間に印加された場合、電極２１０から凸部１１５を介してトレンチ１８４へ電流が流れる前に、保護素子２００に電流が流れる。この結果、半導体装置１０の耐圧破壊を抑制できる。
【００５５】
図５は、本実施形態の半導体装置１０から得られる効果を説明する図である。図５（Ａ）は、本実施形態の等価回路を示す。本実施形態において、保護素子２００と縦型ＭＯＳトランジスタ３００と素子分離領域とが、並列に接続されている。縦型ＭＯＳトランジスタ３００のドレイン電極（電極２１０）・ソース電極（電極２４０）間電圧を電圧Ｖｄｓとし、ゲート電極（電極２５０）・ソース電極（電極２４０）間電圧を電圧Ｖｇｓとし、ドレイン電流を電流Ｉｄとする。
【００５６】
図５（Ｂ）は、電流・電圧特性を示す。一点鎖線ｌ２は、保護素子２００や素子分離領域を備えず、縦型ＭＯＳトランジスタ３００のみの場合において、ドレイン電極・ソース電極間に電圧Ｖｄｓを印加したときの電流Ｉｄを示す。ゲート電極・ソース電極間電圧Ｖｇｓは０Ｖである。縦型ＭＯＳトランジスタ３００のみの場合、一点鎖線ｌ２におけるＸで示す点において、半導体装置の耐圧破壊が起こる。耐圧破壊は、不可逆反応であり、一度起こってしまうと、リーク電流が大幅に増加し、元の素子特性には戻らず、素子特性は劣化する。
【００５７】
実線ｌ１は、素子分離領域のみの場合に、電圧Ｖｄｓを印加したときの電流Ｉｄを示す。実線ｌ１におけるＸで示す点において、半導体装置の耐圧破壊が起こる。
【００５８】
二点鎖線ｌ３は、保護素子２００のみの場合に、電圧Ｖｄｓを印加したときの電流Ｉｄを示す。二点鎖線ｌ３におけるＯで示す点において、アバランシェ崩壊により電流が急増するため、これ以上の電圧が印加されることが抑制される。つまり、二点鎖線ｌ３で示す結果から、保護素子２００が、定電圧ダイオードとして機能することが分かる。ここで、保護素子２００のＰＮ接合界面は、均一で平坦な面により形成されるため、ＰＮ接合界面に均等な電界が印加される。この結果、アバランシェ崩壊によるＰＮ接合界面へのダメージが入りにくく、半導体装置の耐圧破壊が起きない。つまり、保護素子２００の場合、二点鎖線ｌ３におけるＯで示す点における電圧Ｖｄｓが印加されたとしても、不可逆反応は起きない。なお、Ｏで示す点における電圧Ｖｄｓよりも低い電圧を印加する場合、二点鎖線ｌ３に沿った値の電流が流れ、リーク電流は重畳されない。なお、本実施形態の保護素子２００の接合は、ショットキー接合ではなく、ＰＮ接合である。この理由としては、ショットキー接合に高電圧が印加された場合に金属と半導体との界面が破壊される結果、リーク電流が増加するという不可逆反応が起こる虞があることを挙げることができる。
【００５９】
図５（Ｃ）は、本実施形態の半導体装置１０全体に電圧Ｖｄｓを印加したときの電流Ｉｄを示す。なお、図５（Ａ）に示すとおり、保護素子２００と縦型ＭＯＳトランジスタ３００と素子分離領域とは並列に接続されている。
【００６０】
図５（Ｃ）における破線ｌ４で示されるとおり、半導体装置１０は保護素子２００を備えるため、電圧Ｖｄｓは、保護素子２００の特性によって決定される電圧以上になることはない。つまり、素子分離領域に係る電圧及び縦型ＭＯＳトランジスタ３００のドレイン電極・ソース電極間電圧は、素子分離領域や縦型ＭＯＳトランジスタ３００の耐圧破壊が起きる電圧よりも小さい電圧が印加されるのみである。例えば、本実施形態の半導体装置１０の外部から半導体装置１０へ、素子分離領域や縦型ＭＯＳトランジスタ３００の耐圧破壊が起きるほどの高い電圧が印加されたとする。このような場合においても、半導体装置１０は保護素子２００を備えるため、素子分離領域や縦型ＭＯＳトランジスタ３００に係る電圧は、保護素子２００がアバランシェ崩壊する電圧まで抑制される。このため、半導体装置１０の耐圧破壊を抑制できる。
【００６１】
図６は、ＴＣＡＤ（Technology CAD）シミュレータにより計算した半導体装置１０の電流密度分布を示す図である。図面右上方には、ゲートトレンチの左半分が表示されている。図６の電流密度分布は、ドレイン電極（電極２１０）・ソース電極（電極２４０）間電圧Ｖｄｓを１２００Ｖとし、ゲート電極（電極２５０）・ソース電極（電極２４０）間電圧Ｖｇｓを０Ｖとしたときの分布を示す。凸部１１５の積層方向（Ｘ軸方向）の厚みは２μｍとし、凸部１１５の幅方向（Ｙ軸方向）の厚みは５μｍとした。凸部１１５を除くＮ型半導体層１２０の厚みｄ６（図１参照）は６μｍとした。段差部１８６の底面が接する部分における厚みｄ４は５μｍとした。
【００６２】
図６に示されるとおり、電圧Ｖｄｓを１２００Ｖとした場合、凸部１１５の上面から上方（＋Ｘ軸方向）に向かってインパクトイオン化により電流が流れることが分かる（色の濃い部分）。また、図６に示されるとおり、縦型ＭＯＳトランジスタ３００および素子分離領域において電流密度が低く、インパクトイオン化による電流が流れていないことが分かる（色の薄い部分）。この結果から、半導体装置１０の耐圧破壊が抑制されていることが分かる。
【００６３】
Ａ２．半導体装置１０の製造方法：
図７は、半導体装置１０の製造方法を示す工程図である。まず、工程Ｐ１０５において、基板１１０の面に突出する凸部１１５を形成する。
【００６４】
図８は、工程Ｐ１０５における半導体装置１０の中間製品を示す断面図である。本実施形態において、工程Ｐ１０５では、まず、製造者は、基板１１０の上にプラズマＣＶＤ（Chemical Vapor Deposition）装置により二酸化ケイ素（ＳｉＯ２）の絶縁膜を形成する。次に、製造者は、リソグラフィ法によりパターニングしたレジストをマスクとしてバッファードフッ酸（ＢＨＦ：Buffered Hydrogen Fluoride）に浸漬することにより、絶縁膜をエッチングする。その後、製造者は、半導体装置１０の中間製品を剥離液に浸漬することによりレジストパターンを除去する。図８（Ａ）は、基板１１０の上に絶縁膜５１０が形成された半導体装置１０の中間製品を示す。
【００６５】
次に、製造者は、誘導結合方式（ＩＣＰ：Inductively Coupled Plasma）を採用したドライエッチング装置により、基板１１０を約２μｍドライエッチングする。図８（Ｂ）は、ドライエッチングを行った後の半導体装置１０の中間製品を示す。最後に、製造者は、絶縁膜をバッファードフッ酸に浸漬することにより、絶縁膜を除去する。このようにすることにより、基板１１０の面に突出する凸部１１５が形成される。
【００６６】
次に、工程Ｐ１１０（図７）において、基板１１０の上に、Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、Ｎ型半導体層１４０と、をこの順に積層する。本実施形態では、製造者は、基板１１０をＭＯＣＶＤ炉内に導入し、Ｎ型半導体層１２０の成長する温度（例えば、１０５０℃）まで加熱する。ＭＯＣＶＤ炉内は、キャリアガスとしての水素（Ｈ）及びＶ族元素としてのアンモニア（ＮＨ３）雰囲気とする。その後、製造者は、ＩＩＩ族原料としてトリメチルガリウム（ＴＭＧａ）とＮ型不純物としてシラン（ＳｉＨ４）を炉内に導入し、ドナー濃度１×１０１６ｃｍ−３程度のＮ型半導体層１２０を約６μｍ成長させる。ドナー濃度は、１×１０１５ｃｍ−３から１×１０１６ｃｍ−３が好ましく、Ｎ型半導体層１２０の厚みは、５μｍから２０μｍが好ましい。
【００６７】
次に、製造者は、ＩＩＩ族原料としてトリメチルガリウム（ＴＭＧａ）とＰ型不純物としてビス（シクロペンタジエニル）マグネシウム（Ｃｐ２Ｍｇ：bis (cyclopentadienyl) magnesium）を炉内に導入し、マグネシウム（Ｍｇ）濃度４×１０１８ｃｍ−３程度のＰ型半導体層１３０を約０．７μｍ成長させる。マグネシウム（Ｍｇ）濃度は、１×１０１８ｃｍ−３以上が好ましく、Ｐ型半導体層１３０の厚みは、０．５μｍから２μｍが好ましい。
【００６８】
次に、本実施形態では、製造者は、ＩＩＩ族原料としてトリメチルガリウム（ＴＭＧａ）とＮ型不純物としてシラン（ＳｉＨ４）を炉内に導入し、ドナー濃度１×１０１８ｃｍ−３程度のＮ型半導体層１４０を約０．２μｍ成長させる。
【００６９】
図９は、上記工程Ｐ１１０により、基板１１０上に半導体層（１２０，１３０，１４０）を形成させた半導体装置１０の中間製品を示す断面図である。ここで、再成長界面は、基板１１０とＮ型半導体層１２０との界面となる。Ｎ型半導体層１２０とＰ型半導体層１３０との界面（ＰＮ接合界面）が再成長界面とする場合、保護素子２００の耐圧が低下する虞があるが、半導体装置１０の再成長界面はＮ型の基板１１０とＮ型半導体層１２０との界面（Ｎ／Ｎ界面）であるため、保護素子２００の耐圧の低下を抑制できる。
【００７０】
工程Ｐ１１０の後、工程Ｐ２１５（図７）において、半導体装置１０の中間製品にトレンチ１８４と段差部１８６とを形成する。製造者は、まずマスクとなる絶縁膜を積層した後、フォトレジストにてパターニングを行なう。その後、エッチングを行なうことにより、製造者は、トレンチ１８４と段差部１８６とを形成する。
【００７１】
図１０は、トレンチ１８４と段差部１８６とを形成させた半導体装置１０の中間製品を示す断面図である。本実施形態において、エッチングとして、ドライエッチングを採用する。なお、ドライエッチングの後に、エッチングによるダメージ層を除去するため、ウェットエッチングを行なってもよい。
【００７２】
次に、工程Ｐ２２０（図７）において、絶縁膜３４０を形成する。製造者は、まずマスクとなる絶縁膜を積層した後、フォトレジストにてパターニングを行なう。
【００７３】
図１１は、絶縁膜３４０を形成させた半導体装置１０の中間製品を示す断面図である。工程Ｐ２２０によって、絶縁膜３４０が形成後、パターニングしたレジストをマスクとしてドライエッチングにより一部の絶縁膜３４０が除去されることにより、凹部１８２についても形成される。
【００７４】
工程Ｐ２４０（図７）において、製造者は、リフトオフ法を用いて電極２３０、２４０、２５０を形成する。
【００７５】
図１２は、電極２３０、２４０、２５０を形成させた半導体装置１０の中間製品を示す断面図である。
【００７６】
その後、工程Ｐ２５０（図７）において、製造者は、電極２３０と電極２４０とを電気的に接続する配線２７０を形成する。最後に、製造者は、半導体装置１０の中間製品の−Ｘ側に電極２１０を形成する（工程Ｐ２５５）。これらの工程を経て、図１に示す半導体装置１０が完成する。
【００７７】
Ｂ．第２実施形態：
図１３は、第２実施形態における半導体装置１０Ａの構成を模式的に示す図である。半導体装置１０Ａは、半導体装置１０と比較して、凸部の形状が異なるが、それ以外は同じである。半導体装置１０Ａの凸部１１５Ａの側面（Ｙ軸方向側の面）は、凸部１１５Ａの上面（＋Ｘ軸方向側の面）に対して傾斜している。本実施形態において、半導体装置１０Ａの凸部１１５Ａの側面（Ｙ軸方向側の面）は、テーパー形状である。半導体装置１０Ａの製造方法は、半導体装置１０の製造方法と比較して、凸部１１５Ａを形成する工程（工程Ｐ１０５）において異なるが、それ以外は同じである。
【００７８】
図１４は、凸部１１５Ａを形成する工程を説明する図である。まず、製造者は、上面に対して側面が傾斜している形状の絶縁膜５１０Ａを形成する。図１４（Ａ）は、基板１１０の上に絶縁膜５１０Ａが形成された半導体装置１０Ａの中間製品を示す。その後、製造者は、異方性ドライエッチング法によって半導体基板１１０をエッチングすることにより、凸部１１５Ａを形成する。図１４（Ｂ）は、凸部１１５Ａが形成された半導体装置１０Ａの中間製品を示す。凸部の側面を凸部の上面に対して傾斜された形状としても、保護素子の耐圧の低下を抑制する効果が得られる。
【００７９】
Ｃ．変形例：
この発明は上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の形態において実施することが可能であり、例えば次のような変形も可能である。
【００８０】
Ｃ１．変形例１：
本実施形態において、凸部１１５はエッチングにより形成したが、本発明はこれに限られない。凸部１１５の形成方法を、再成長を用いる方法としてもよい。
【００８１】
図１５は、再成長により凸部１１５Ｂを形成する工程を説明する図である。まず、製造者は、凸部１１５Ｂを形成する部分の基板１１０が露出するように絶縁膜５１０Ｂを形成する。図１５（Ａ）は、絶縁膜５１０Ｂを形成させた半導体装置の中間製品を示す断面図である。次に、製造者は、ＭＯＣＶＤ法によって半導体層１１０を再成長させる。図１５（Ｂ）は、半導体層１１０を再成長させた半導体装置の中間製品を示す断面図である。最後に、製造者は、絶縁膜５１０Ｂを除去することにより、凸部１１５Ｂが形成される。
【００８２】
Ｃ２．変形例２：
本実施形態において、積層体１００の積層方向（Ｘ軸方向）において、Ｎ型半導体層１４０は、凸部１１５の上面と重ならない位置に配されている。しかし、本発明はこれに限らない。
【００８３】
図１６は、積層方向（Ｘ軸方向）において、Ｎ型半導体層１４０Ｃは、凸部１１５の上面の一部と重なる位置に配されている半導体装置１０Ｃの構成を模式的に示す断面図である。Ｎ型半導体層１４０Ｃは、凸部１１５の上面の少なくとも一部と重なる位置に配されていてもよい。
【００８４】
Ｃ３．変形例３：
本実施形態において、凸部１１５Ｄは、段差部１８６の下方（−Ｘ軸方向側）には配置されていない。しかし、本発明はこれに限らない。
【００８５】
図１７は、凸部１１５Ｄが段差部１８６の下方においても配置されている半導体装置の構成を模式的に示す断面図である。凸部１１５Ｄは、段差部１８６の下方に配置されていてもよい。この形態によれば、本実施形態の製造方法と比較して、凸部１１５Ｄの形成が容易となる。
【００８６】
Ｃ４．変形例４：
本実施形態において、基板とＮ型半導体層との少なくとも一方に含まれるドナーとして、ケイ素（Ｓｉ）を用いているが、本発明はこれに限られない。ドナーとして、ゲルマニウム（Ｇｅ）や、酸素（Ｏ）を用いてもよい。
【００８７】
Ｃ５．変形例５：
本実施形態において、Ｐ型半導体層に含まれるアクセプタとして、マグネシウム（Ｍｇ）を用いているが、本発明はこれに限られない。アクセプタとして、亜鉛（Ｚｎ）や、炭素（Ｃ）を用いてもよい。
【００８８】
Ｃ６．変形例６：
本実施形態において、電極２３０は、パラジウム（Ｐｄ）から形成される。しかし、本発明はこれに限られない。電極２３０は、他の材料により形成されていてもよく、複数層の構成であってもよい。例えば、電極２３０は、ニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）等の導電性材料の少なくとも１つを含む電極であってもよく、ニッケル（Ｎｉ）／パラジウム（Ｐｄ）構成や、白金（Ｐｔ）／パラジウム（Ｐｄ）構成（パラジウムが半導体基板側）のような２層構成であってもよい。
【００８９】
Ｃ７．変形例７：
本実施形態において、ゲート電極である電極２５０は、アルミニウム（Ａｌ）から形成される。しかし、本発明はこれに限られない。電極２５０は、ポリシリコンを用いてもよい。また、電極２５０は、他の材料により形成されていてもよく、複数層の構成であってもよい。例えば、電極２５０は、金（Ａｕ）／ニッケル（Ｎｉ）構成や、アルミニウム（Ａｌ）／チタン（Ｔｉ）構成、アルミニウム（Ａｌ）／窒化チタン（ＴｉＮ）構成（それぞれ、ニッケル、チタン、窒化チタンがゲート絶縁膜側）のような２層構成であってもよいし、窒化チタン（ＴｉＮ）／アルミニウム（Ａｌ）／窒化チタン（ＴｉＮ）構成のような３層構成であってもよい。
【００９０】
本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【００９１】
１０…半導体装置
１０Ａ…半導体装置
１０Ｃ…半導体装置
１００…積層体
１１０…基板
１１５…凸部
１１５Ａ…凸部
１１５Ｂ…凸部
１１５Ｄ…凸部
１２０…Ｎ型半導体層
１３０…Ｐ型半導体層
１４０…Ｎ型半導体層
１４０Ｃ…Ｎ型半導体層
１８２…凹部
１８４…トレンチ
１８６…段差部
２００…保護素子
２１０…電極
２３０…電極
２４０…電極
２５０…電極
２７０…配線
２８０…配線
２８５…開口部
３００…縦型ＭＯＳトランジスタ
３４０…絶縁膜
５１０…絶縁膜
５１０Ａ…絶縁膜
５１０Ｂ…絶縁膜
Ｉｄ…電流
Ｖｄｓ…電圧
Ｖｇｓ…電圧
ｄ１…距離
ｄ３…距離
ｌ１…実線
ｌ２…一点鎖線
ｌ３…二点鎖線
ｌ４…破線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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