(57)【特許請求の範囲】
【請求項１】
複数のデータラインと、
前記複数のデータラインの内の一部の上に配置されたカラムスペーサと、
複数の画素領域に配置されたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と、
前記ＴＦＴのソース電極と接続されたソースコンタクト部及びドレイン電極と接続されたドレインコンタクト部と、
前記ソースコンタクト部及びドレインコンタクト部上に配置された第１保護層及び第２保護層と、
前記第２保護層上に配置された共通電極と、
前記共通電極上に配置された第３保護層と、
前記カラムスペーサが配置されていない前記複数のデータラインの内の残りのデータラインと重畳された領域に、前記第３保護層を貫通して前記共通電極と重畳されるように配置された伝導性ラインと、
第１コンタクトホールにおいて前記ドレインコンタクト部と接続され前記第３保護層上に配置された画素電極と、
を含む、インセルタッチ液晶ディスプレイ装置。
【請求項２】
前記共通電極を露出させる第２コンタクトホールに前記伝導性ラインが配置され、前記伝導性ラインと前記共通電極が接続された請求項１に記載のインセルタッチ液晶ディスプレイ装置。
【請求項３】
前記データラインと重畳された領域に、前記第２コンタクトホールが形成された請求項２に記載のインセルタッチ液晶ディスプレイ装置。
【請求項４】
複数の画素領域にＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を形成する工程と、
前記ＴＦＴのソース電極と接続されるソースコンタクト部及びドレイン電極と接続されるドレインコンタクト部を形成し、且つ、該ソース電極及び該ドレイン電極の上方に複数のデータラインを形成し、且つ、該複数のデータラインの内の一部の上にカラムスペーサを形成する工程と、
前記ソースコンタクト部及びドレインコンタクト部上に第１保護層及び第２保護層を形成する工程と、
前記第２保護層上に共通電極を形成する工程と、
前記共通電極上に第３保護層を形成する工程と、
前記ドレインコンタクト部を露出させる第１コンタクトホール及び前記共通電極の一部を露出させる第２コンタクトホールを形成する工程と、
前記カラムスペーサが配置されていない前記複数のデータラインの内の残りのデータラインと重畳された領域に、前記共通電極と接続されるように伝導性ラインを形成する工程及び、
前記第１コンタクトホールの内部及び前記第３保護層上に画素電極を形成する工程と、
を含む、インセルタッチ液晶ディスプレイ装置の製造方法。
【請求項５】
前記ドレインコンタクト部と重畳された領域の前記第１保護層乃至前記第３保護層を除去して前記第１コンタクトホールを形成し、
前記共通電極と重畳された領域の前記第３保護層を除去して前記第２コンタクトホールを形成する請求項４に記載のインセルタッチ液晶ディスプレイ装置の製造方法。
【請求項６】
前記第２コンタクトホールに前記伝導性ラインが配置され、前記伝導性ラインと前記共通電極が接続される請求項５に記載のインセルタッチ液晶ディスプレイ装置の製造方法。
【請求項７】
前記データラインと重畳されるように前記第２コンタクトホールを形成する請求項５に記載のインセルタッチ液晶ディスプレイ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素電極トップ構造を有するインセルタッチ液晶ディスプレイ装置及びその製造方法に関する。
【背景技術】
【０００２】
従来からのマウス、キーボード、又は携帯用電子機器の入力装置に適用されたキーパッドの代わりに、平面ディスプレイ装置の入力装置として、ユーザーが指やペンを用いてスクリーンに直接情報を入力できるタッチスクリーンが用いられるようになった。タッチスクリーンは、誰でも容易に操作できるという利点により、適用範囲が拡大している。
【０００３】
タッチスクリーンは、例えば、ナビゲーションシステム、産業用端末、ノートパソコン、金融自動化機器、ゲーム機などに用いられるモニターの他、携帯電話機、ＭＰ３、ＰＤＡ、ＰＭＰ、ＰＳＰ、携帯用ゲーム機、ＤＭＢ受信機、タブレットＰＣなどの携帯用端末、及び冷蔵庫、電子レンジ、洗濯機などの家電製品などに広く用いられている。
【０００４】
タッチスクリーンが液晶パネルと結合される構造によって、液晶パネルのセル（ｃｅｌｌ）内にタッチスクリーンが集積されるインセルタッチ方式（Ｉｎ  ｃｅｌｌ  ｔｏｕｃｈ  ｔｙｐｅ）、液晶パネルのセル上部にタッチスクリーンが形成されるオンセルタッチ方式（Ｏｎ  ｃｅｌｌ  ｔｏｕｃｈ  ｔｙｐｅ）及びディスプレイパネルの外部にタッチスクリーンが結合されるアドオン方式（Ａｄｄ  ｏｎ  ｔｙｐｅ）に分けられる。以下、タッチスクリーン（タッチパネル）と液晶パネルが結合されたものを「タッチディスプレイ装置」と称する。
【０００５】
図１は、タッチスクリーンが適用された従来技術によるタッチディスプレイ装置を示している。図１（Ａ）は、アドオン方式（Ａｄｄ  ｏｎ  ｔｙｐｅ）のタッチディスプレイ装置を示しており、図１（Ｂ）は、モディファイドアドオン方式（Ｍｏｄｉｆｉｅｄ  ａｄｄ  ｏｎ  ｔｙｐｅ）のタッチディスプレイ装置を示している。図１（Ｃ）は、ハイブリッド方式（ｈｙｂｒｉｄ  ｔｙｐｅ）のタッチディスプレイ装置を示している。
【０００６】
図１（Ａ）のアドオン方式及び図１（Ｂ）のモディファイドアドオン方式のタッチディスプレイ装置において、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）アレイ基板１とカラーフィルターアレイ基板２を含む液晶パネル上部にタッチスクリーンが配置されている。タッチスクリーンには、タッチ駆動電極ＴＸとタッチ受信電極ＲＸが配列されている。この時、タッチ駆動電極ＴＸとタッチ受信電極ＲＸが互いに異なる層（ｌａｙｅｒ）に配置され得る。
【０００７】
図１（Ｃ）のハイブリッド方式のタッチディスプレイ装置においては、ＴＦＴアレイ基板１上にタッチ駆動電極ＴＸが配置され、カラーフィルターアレイ基板２上にタッチ受信電極ＲＸが配置されている。
【０００８】
このような従来技術によるタッチディスプレイ装置は、液晶パネルとタッチスクリーンを別途に製造しなければならないず、製造工程が複雑でコストが上昇するという問題がある。
【０００９】
近年、タッチディスプレイ装置の厚さを減少させ、製造コストを低減させるためにタッチ電極（タッチセンサ）を液晶パネルのセル内部に内蔵させるインセルタッチ（Ｉｎ  ｃｅｌｌ  ｔｏｕｃｈ）液晶ディスプレイ装置が開発された。インセルタッチ液晶ディスプレイ装置は、液晶パネルのＴＦＴアレイ基板に配置された共通電極をタッチセンサとして利用する。
【００１０】
図２は、相互静電容量方式（ｍｕｔｕａｌ  ｃａｐａｃｉｔｉｖｅ  ｔｙｐｅ）のインセルタッチ液晶ディスプレイ装置を示している。
【００１１】
図２を参照すると、相互静電容量方式のインセルタッチ液晶ディスプレイ装置は、液晶パネル１０のＴＦＴアレイ基板に配列された共通電極をタッチ駆動電極ＴＸとタッチ受信電極ＲＸとして駆動させる。このような相互静電容量方式は、タッチ駆動ライン１４とタッチ受信ライン１２を液晶パネル１０の左側及び右側ベゼル（ｂｅｚｅｌ）領域に配置しなければならず、ベゼル幅が増加するという問題がある。
【００１２】
図３は、共通電極トップ（Ｖｃｏｍ  ｔｏｐ）方式のインセルタッチディスプレイ装置の製造工程を概略的に示すものであり、製造工程に所要されるマスクの数を示している。
【００１３】
図３を参照すると、従来技術によるインセルタッチ液晶ディスプレイ装置は、画素の構造において共通電極が最上層に位置し、共通電極の下に画素電極が配置された共通電極トップ（Ｖｃｏｍ  ｔｏｐ）画素構造を適用している。
【００１４】
ＴＦＴのアクティブ層の材料として低温多結晶シリコン（ＬＴＰＳ：Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）が利用され、共通電極トップ（Ｖｃｏｍ  ｔｏｐ）画素構造が適用された従来技術によるインセルタッチ液晶ディスプレイ装置は製造工程に１１個のマスクが必要となる。これにより、多数の工程を行わなければならず、製造工程が複雑で製造コストが上昇するという問題が生じる。
【００１５】
また、共通電極トップ（Ｖｃｏｍ  ｔｏｐ）画素構造を適用すると、画素の境界部分での光透過率が高いためレッド、グリーン及びブルー画素間の混色が発生するという問題が生じる。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、上述した問題を解決するためのものであって、画素電極トップ（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ  ｔｏｐ）構造のインセルタッチ液晶ディスプレイ装置及びその製造方法を提供することを技術的課題とする。
【００１７】
本発明は、上述した問題を解決するためのものであって、画素間の混色を防止できるインセルタッチ液晶ディスプレイ装置及びその製造方法を提供することを技術的課題とする。
【００１８】
本発明は、上述した問題を解決するためのものであって、インセルタッチ液晶ディスプレイ装置の製造に所要されるマスクの数及び製造工程を減らすことを技術的課題とする。
【００１９】
本発明は、上述した問題を解決するためのものであって、タッチディスプレイ装置の製造に所要されるコストを低減させることを技術的課題とする。
【００２０】
上述した本発明の技術的課題以外にも、本発明の他の特徴及び利点が、以下において記述されたり、そのような記述及び説明から本発明の属する技術分野における通常の知識を有する者に明確に理解されることができるものである。
【課題を解決するための手段】
【００２１】
本発明の一実施形態に係るインセルタッチ液晶ディスプレイ装置においては、複数の画素領域にＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が配置されている。前記ＴＦＴのソース電極と接続されたソースコンタクト部及びドレイン電極と接続されたドレインコンタクト部が配置されている。前記ソースコンタクト部及びドレインコンタクト部上に第１保護層及び第２保護層が配置されている。前記第２保護層上に共通電極が配置されており、前記共通電極上に第３保護層が配置されている。前記第３保護層を貫通して前記共通電極と重畳されるように伝導性ラインが配置されている。そして、画素電極が第１コンタクトホールにおいて前記ドレインコンタクト部と接続され、前記第３保護層上に配置されている。
【００２２】
本発明の他の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法は、複数の画素領域にＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を形成する。前記ＴＦＴのソース電極と接続されたソースコンタクト部及びドレイン電極と接続されるドレインコンタクト部を形成する。前記ソースコンタクト部及びドレインコンタクト部上に第１保護層及び第２保護層を形成する。前記第２保護層上に共通電極を形成し、前記共通電極上に第３保護層を形成する。前記ドレインコンタクト部を露出させる第１コンタクトホール及び前記共通電極の一部を露出させる第２コンタクトホールを形成する。前記共通電極と接続されるように伝導性ラインを形成する。前記第１コンタクトホール内部及び前記第３保護層上に画素電極を形成する。
【発明の効果】
【００２３】
本発明によれば、画素電極トップ（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ  ｔｏｐ）構造のインセルタッチ液晶ディスプレイ装置及びその製造方法を提供することができる。
【００２４】
本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置によれば、画素電極トップ（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ  ｔｏｐ）構造で形成されて画素間の混色を防止することができる。
【００２５】
本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置によれば、共通電極と伝導性ラインが直接接続（ｄｉｒｅｃｔ  ｃｏｎｔａｃｔ）されており、共通電極と伝導性ラインを接続させる構造を形成することによって発生する画素の開口率損失を減らすことができる。
【００２６】
本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法によれば、インセルタッチ液晶ディスプレイ装置の製造に所要されるマスクの数及び製造工程を減らすことができる。
【００２７】
本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法によれば、インセルタッチ液晶ディスプレイ装置の製造に所要されるコストを低減させることができる。
【００２８】
本発明は上述した特徴及び効果に限定されず、本発明の実施形態を通じて、他の特徴及び効果を奏することを妨げるものではない。
【図面の簡単な説明】
【００２９】
【図１】タッチスクリーンが適用された従来技術によるタッチディスプレイ装置を示す図である。
【図２】相互静電容量方式（ｍｕｔｕａｌ  ｃａｐａｃｉｔｉｖｅ  ｔｙｐｅ）のインセルタッチ液晶ディスプレイ装置を示す図である。
【図３】共通電極トップ（Ｖｃｏｍ  ｔｏｐ）方式のインセルタッチディスプレイ装置の製造工程を概略的に示すものであり、製造工程に所要されるマスクの数を示す。
【図４】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置を示すものであり、ＴＦＴアレイ基板に配置された画素の断面構造を示す。
【図５】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を概略的に示すものであり、製造工程に所要されるマスクの数を示す。
【図６】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図７】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図８】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図９】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図１０】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図１１】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図１２】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図１３】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図１４】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図１５】本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【図１６】タッチ電極とドライブＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）を連結させる伝導性ラインの配列構造の一例を示す図である。
【図１７】タッチ電極とドライブＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）を連結させる伝導性ラインの配列構造の他の例を示す図である。
【発明を実施するための形態】
【００３０】
明細書全体にわたって同一の参照番号は、実際的に同一の構成要素を意味する。以下の説明において、本発明の要旨と関連が少ない場合及び本発明の技術分野において公知である構成および機能に関する詳細な説明を省略することがある。
【００３１】
本発明の効果及び特徴、および、これらの実施方法は、添付した図面とともに詳細に後述されている実施形態を参照することにより明らかになるであろう。なお、本発明は、以下に開示される実施形態に限らず、互いに異なる多様な形態に具現され、単に本実施形態は、本発明の実施のための開示にすぎない。また、実施形態は、本発明の属する技術分野における通常の知識を有する者が発明の理解を提供するものであって、本発明の技術的範囲は請求項の範囲によって定まるものである。
【００３２】
本明細書における各図面の構成要素に参照番号を付加するに際して、同一の構成要素には、異なる図面上においてもできるだけ同一の番号が付されている。
【００３３】
本発明の実施形態を説明するための図面に開示された形状、大きさ、比率、角度、数などは例示にすぎず、本発明は図示した事項に限定されるものではない。明細書全体にわたって同一の参照番号は、同一の構成要素を意味する。また、本発明を説明するにおいて、関連した公示技術に関する具体的な説明が本発明の要旨に関連しない場合、その詳細な説明を省略することがある。本明細書において「含む」、「有する」、「行われる」などが使用される場合、限定的な表現が使用されない限り、他の構成要素が追加され得る。構成要素を単数に表現した場合、特別に明示記しない限り、複数を含み得る。
【００３４】
構成要素を解釈するにおいて、明示的記載が無くても発明の趣旨を逸脱しない範囲を含み得る。
【００３５】
位置関係の説明において、例えば、「〜上に」、「〜上部に」、「〜下部に」、「〜側に」などで二つの部分の位置関係が説明される場合、「直ぐに」又は「直接」が使用されない以上、二つの部分の間に一つ以上の他の部分が位置することもできる。
【００３６】
時間に関する説明において、例えば、「〜後に」、「〜に次いで」、「〜次に」、「〜前に」などで時間的前後関係が説明される場合、「直ぐに」又は「直接」が使用されない以上、連続的でない場合も含み得る。
【００３７】
「少なくとも一つ」という用語は、一つ以上の関連項目から提示可能な全ての組み合わせを含み得る。例えば、「第１項目、第２項目、及び第３項目のうちの少なくとも一つ」の意味は、第１項目、第２項目、または第３項目それぞれだけでなく、第１項目、第２項目、及び第３項目のうちの二つ以上の項目の組み合わせを含み得る。
【００３８】
第１、第２などの用語が多様な構成要素を記述する際に使用されるが、構成要素は、これらの用語により制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であり得る。
【００３９】
本発明の様々な実施例の各特徴が、部分的に、又は全体的に互いに結合又は組み合わせることが可能であって、技術的に多様な連動及び駆動が可能である。また、各実施例が互いに独立的に実施可能であり、協働しながら共に実施することを妨げない。
【００４０】
液晶ディスプレイ装置は、液晶層の配列を調節する方式に応じて、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどに分類される。
【００４１】
そのうち、ＩＰＳモードとＦＦＳモードは、下部基板上に画素電極と共通電極を配置し、画素電極と共通電極との間の電界によって液晶層の配列を調節する方式である。
【００４２】
特に、ＩＰＳモードは、画素電極と共通電極を平行に交互に配列することによって、両電極間で水平電界を生じさせ、液晶層の配列を調節する方式である。このようなＩＰＳモードは、画素電極と共通電極の上側部分において液晶層の配列が調節されないため、その領域で光の透過度が低下するという欠点がある。
【００４３】
このようなＩＰＳモードの欠点を解決するために考案されたものがＦＦＳモードである。ＦＦＳモードは、前記画素電極と前記共通電極とを絶縁層を介在して離隔するように形成させる。
【００４４】
一つの電極は板（ｐｌａｔｅ）状またはパターン状に構成され、他の一つの電極はフィンガー（ｆｉｎｇｅｒ）状に構成され、両電極間で発生するフリンジフィールド（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ）を通じて液晶層の配列が調節される。
【００４５】
本発明の実施例に係るインセルタッチ液晶ディスプレイ装置およびその製造方法は、ＦＦＳモードのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）アレイ基板（下部基板）及びその製造方法に適用可能であって、ユーザーのタッチを検出するタッチセンサがＴＦＴアレイ基板（下部基板）に含まれる。
【００４６】
ＴＦＴアレイ基板には複数の画素が形成され、複数の画素の各々は、互いに交差するデータライン（図示せず）とゲートライン（図示せず）によって画定される。データラインとゲートラインが交差する領域ごとに画素が画定され、各画素にはＴＦＴが配置されている。
【００４７】
以下では、添付した図面を参照して、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置とその製造方法を説明する。
【００４８】
図４は、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置を示すものであり、ＴＦＴアレイ基板に配置された画素の断面構造を示している。図４は、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈ）モードのＴＦＴアレイ基板（下部基板）構造を示しており、複数の画素のうち一つの画素構造を図示している。図４においては、インセルタッチタイプでタッチセンサがＴＦＴアレイ基板に内在化された構成が図示されている。図４においては、画素電極トップ（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ  ｔｏｐ）画素構造が示されている。
【００４９】
図４において、カラーフィルターアレイ基板（上部基板）、液晶層、バックライトユニット及び駆動回路部の図示は省略されている。駆動回路部は、タイミングコントローラー（Ｔ−ｃｏｎ）、データドライバー（Ｄ−ＩＣ）、ゲートドライバー（Ｇ−ＩＣ）、センシングドライバー、バックライト駆動部、駆動回路に駆動電源を供給する電源供給部を含む。ここで、駆動回路部の全体又は一部はＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）又はＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ、Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）方式で液晶パネル上に形成され得る。
【００５０】
以下、図４を参照して、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置を説明する。
【００５１】
ＴＦＴアレイ基板は、グラス基板１０５、遮光層１１０（ｌｉｇｈｔ  ｓｈｉｅｌｄ  ｌａｙｅｒ）、バッファ層１１５（ｂｕｆｆｅｒ  ｌａｙｅｒ）、ゲート絶縁層１２０（ｇａｔｅ  ｉｎｓｕｌａｔｏｒ）、層間絶縁層１２５（ＩＬＤ：Ｉｎｔｅｒ  Ｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ）、ソースコンタクト部１３０、ドレインコンタクト部１３５、第１保護層１４０（ＰＡＳ０）、第２保護層１４５（ＰＡＳ１）、共通電極１５０（Ｃｏｍｍｏｎ  ｅｌｅｃｔｒｏｄｅ）、第３保護層１５５（ＰＡＳ２）、伝導性ライン１６０、画素電極１７０（Ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ）、ゲート電極Ｇ、アクティブ層ＡＣＴ、ソース電極Ｓ、ドレイン電極Ｄで構成されたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００５２】
グラス基板１０５上において、ＴＦＴのアクティブ層ＡＣＴに対応する部分に遮光層１１０が配置されている。遮光層１１０は、不透明メタルで形成されていてアクティブ層ＡＣＴに光が照射されることを防止する。このような遮光層１１０は、モリブデン（Ｍｏ）又はアルミニウム（Ａｌ）で形成され、５００〜１，０００Aの厚さを有し得る。
【００５３】
遮光層１１０上には、バッファ層１１５が形成されている。バッファ層１１５は、ＳｉＯ２、又はＳｉＮｘ物質で形成され、２，０００〜３，０００Aの厚さを有し得る。
【００５４】
バッファ層１１５上部中において、遮光層１１０と重畳される領域にＴＦＴのアクティブ層ＡＣＴ、ソース電極Ｓ、ドレイン電極Ｄが配置されている。
【００５５】
アクティブ層ＡＣＴ、ソース電極Ｓ、ドレイン電極Ｄを覆うようにゲート絶縁層１２０が配置されている。ゲート絶縁層１２０は、ＳｉＯ２から形成されることができ、１，０００〜１，５００Aの厚さを有し得る。
【００５６】
ゲート絶縁層１２０は、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）又はＭＴＯ（Ｍｉｄｄｌｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）の蒸着により形成され得る。
【００５７】
ゲート絶縁層１２０の上部において、アクティブ層ＡＣＴと重畳される領域にゲート電極Ｇが配置されている。ゲート電極Ｇは、アルミニウム（Ａｌ）又はモリブデン（Ｍｏ）で形成され、２，０００〜３，０００Aの厚さを有し得る。このようにゲート絶縁層１２０下に配置されたアクティブ層ＡＣＴ、ソース電極Ｓ、ドレイン電極Ｄとゲート絶縁層１２０上に配置されたゲート電極ＧでＴＦＴが構成される。ここでＴＦＴは、コプラナートップゲート（ｃｏｐｌａｎａｒ  ｔｏｐ  ｇａｔｅ）構造で形成されている。
【００５８】
ゲート絶縁層１２０及びＴＦＴを覆うように層間絶縁層１２５が配置されている。層間絶縁層１２５は、ＳｉＯ２又はＳｉＮｘ物質で形成されることができ、３，０００〜６，０００Aの厚さを有することができる。他の例として、層間絶縁層１２５は、ＳｉＯ２（３，０００A）／ＳｉＮｘ（３，０００A）が積層された構造にも形成されることもできる。
【００５９】
ゲート絶縁層１２０と層間絶縁層１２５を貫通してＴＦＴのソース電極Ｓと接続されたソースコンタクト部１３０が配置されている。ゲート絶縁層１２０と層間絶縁層１２５を貫通してＴＦＴのドレイン電極Ｄと接続されたドレインコンタクト部１３５が配置されている。
【００６０】
ソースコンタクト部１３０及びドレインコンタクト部１３５は、モリブデン（Ｍｏ）／アルミニウム（Ａｌ）／モリブデン（Ｍｏ）が積層された多層（ｍｕｌｔｉ  ｌａｙｅｒ）構造で形成されることができる。ソースコンタクト部１３０はデータラインと接続され、ドレインコンタクト部１３５は画素電極１７０と接続される。
【００６１】
層間絶縁層１２５、ソースコンタクト部１３０及びドレインコンタクト部１３５を覆うように第１保護層１４０（ＰＡＳ０）が配置されている。第１保護層１４０（ＰＡＳ０）は、ＳｉＯ２又はＳｉＮｘ物質で形成され、１，０００〜２，０００Aの厚さを有し得る。
【００６２】
第１保護層１４０（ＰＡＳ０）を覆うように第２保護層１４５（ＰＡＳ１）が配置されている。第２保護層１４５（ＰＡＳ１）は、フォトアクリル（ｐｈｏｔｏ  ａｃｒｙｌ）で形成され、２．０〜３．０ｕｍの厚さを有し得る。
【００６３】
第２保護層１４５（ＰＡＳ１）の上部に共通電極１５０（Ｃｏｍｍｏｎ  ｅｌｅｃｔｒｏｄｅ）が配置されている。共通電極１５０は、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）又はＩＴＺＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｚｉｎｃ ｏｘｉｄｅ）のような透明伝導性物質で形成され、５００〜１，５００Aの厚さを有し得る。
【００６４】
共通電極１５０を覆うように第３保護層１５５（ＰＡＳ２）が配置されている。第３保護層１５５（ＰＡＳ２）は、ＳｉＯ２、又はＳｉＮｘ物質で形成され、２，０００〜３，０００Aの厚さを有し得る。
【００６５】
ドレインコンタクト部１３５と重畳された部分の第１保護層１４０（ＰＡＳ０）、第２保護層１４５（ＰＡＳ１）及び第３保護層１５５（ＰＡＳ２）が除去され、第１コンタクトホールＣＨ１が形成されている。
【００６６】
第３保護層１５５（ＰＡＳ２）上部と第１コンタクトホール（ＣＨ１）内部に画素電極１７０が配置される。画素電極１７０は、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）又はＩＴＺＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｚｉｎｃ ｏｘｉｄｅ）のような透明伝導性物質で形成され、５００〜１，５００Aの厚さを有し得る。画素電極１７０は、フィンガー（ｆｉｎｇｅｒ）状に形成され、共通電極１５０と画素電極１７０の間にフリンジフィールドが形成される。
【００６７】
ここで、第３保護層１５５（ＰＡＳ２）のうち、データラインＤＬ及び共通電極１５０と重畳された部分には第２コンタクトホールＣＨ２が形成されており、第２コンタクトホールＣＨ２内部及び第３保護層１５５（ＰＡＳ２）上部に伝導性ライン１６０が配置されている。このように、第２コンタクトホールＣＨ２内で共通電極１５０と伝導性ライン１６０が直接接続（ｄｉｒｅｃｔ  ｃｏｎｔａｃｔ）されている。
【００６８】
伝導性ライン１６０は、モリブデン（Ｍｏ）又はアルミニウム（Ａｌ）で形成されることができ、１，５００〜２，０００Aの厚さを有し得る。一方、伝導性ライン１６０は、モリブデン（Ｍｏ）／アルミニウム（Ａｌ）／モリブデン（Ｍｏ）が積層された多層（ｍｕｌｔｉ  ｌａｙｅｒ）構造で形成されることもできる。
【００６９】
ここで伝導性ライン１６０は、データラインＤＬと重畳されるように配置されるようになるが、レッド、グリーン及びブルー画素のデータライン全てと重畳されるものではない。レッド画素のデータライン上にカラムスペーサが配置される場合、伝導性ラインは、グリーン画素のデータライン及びブルー画素のデータラインと重畳されるように配置されることができる。しかし、必ずこれに限定されるものではなく、伝導性ライン１６０はレッド、グリーン及びブルー画素のデータラインの中からいずれとも重畳されるように配置され得る。
【００７０】
伝導性ライン１６０は、複数の画素に配置された共通電極１５０と電気的に接続され、液晶パネル内においてデータラインの上部に配置される。伝導性ライン１６０は、液晶パネルの上面視においてバー（ｂａｒ）形状をなして配置されている。伝導性ライン１６０と画素電極１７０は、互いに接続されない。図１６及び図１７を参照すると、共通電極１５０と接続された伝導性ライン１６０各々は、リンクラインを通じてドライブＩＣ１９０のチャンネルと接続される。
【００７１】
このような伝導性ライン１６０により、共通電極１５０がタッチ期間（非表示期間）にタッチ電極として機能する。表示期間には、伝導性ライン１６０に共通電圧が供給される。そして、タッチ期間（非表示期間）には、伝導性ライン１６０を通じて共通電極にタッチ駆動信号を供給した後、伝導性ライン１６０を通じて共通電極に形成された静電容量をセンシングしてタッチの有無及び位置を検出するようになる。
【００７２】
図４に図示していないが、ＴＦＴアレイ基板上には、複数のゲートライン及び複数のデータラインが相互交差するように形成されている。複数のゲートライン及び複数のデータラインが交差される領域にＴＦＴが形成される。そして、各画素には、ストレージキャパシタが形成されている。
【００７３】
従来技術においては、画素が共通電極トップ（Ｖｃｏｍ  ｔｏｐ）構造で形成されていたが、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置は、画素が画素電極トップ（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ  ｔｏｐ）構造で形成されている。本発明は、画素電極トップ（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ  ｔｏｐ）構造で画素が構成されたインセルタッチ液晶ディスプレイ装置を提供することができる。
【００７４】
画素電極トップ（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ  ｔｏｐ）画素構造は、画素領域の中央部分の光透過率が高く、データラインの周辺では光透過率が低い特性を有する。したがって、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置は、データラインの周辺で光透過率が低く形成されて画素間の混色を防止することができる。
【００７５】
また、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置は、共通電極と伝導性ラインが直接接続（ｄｉｒｅｃｔ  ｃｏｎｔａｃｔ）されており、共通電極と伝導性ラインを接続させる構造を形成することによって発生する画素の開口率損失を低減することができる。
【００７６】
図５は、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を概略的に示したものであり、製造工程に所要されるマスクの数を示している。本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、共通電極トップ方式対比画素電極トップ画素構造においてマスクの数を減らすことができる。
【００７７】
図５に図示するように、１０個のマスクを利用した製造工程によって、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置を製造することができる。以下、図５と共に図６〜図１５を参照しながら、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法を説明する。
【００７８】
図６〜図１５は、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法を示す図である。
【００７９】
図６を参照すると、グラス基板１０５上に、モリブデン（Ｍｏ）のように光を遮断する金属物質を塗布して金属層を形成する。
【００８０】
以後、第１マスクを利用したフォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）及び湿式エッチング（ｅｔｃｈｉｎｇ）工程を通じて前記金属層をパターニングしてＴＦＴ領域に遮光層１１０（ｌｉｇｈｔ  ｓｈｉｅｌｄ）を形成する。この時、遮光層１１０（ｌｉｇｈｔ  ｓｈｉｅｌｄ）は、５００〜１，０００Aの厚さで形成され、後続工程で形成されるＴＦＴのアクティブ層ＡＣＴと並ぶように形成される。
【００８１】
図６では、ＴＦＴアレイ基板のベースとしてグラス基板１０５が適用されたことを一例として示しているが、プラスチック基板がグラス基板１０５を代わりに用いることもできる。
【００８２】
続いて、図７を参照すると、グラス基板１０５上部に無機物、一例として、ＳｉＯ２又はＳｉＮｘで遮光層１１０（ｌｉｇｈｔ  ｓｈｉｅｌｄ）を覆うようにバッファ層１１５を形成する。この時、バッファ層１１５は、２，０００〜３，０００Aの厚さを有することができる。
【００８３】
以後、バッファ層１１５上部中において、低温多結晶シリコン（ＬＴＰＳ：Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）を蒸着して半導体層を形成する。
【００８４】
以後、第２マスクを利用したフォトリソグラフィ及び乾式エッチング工程を通じて半導体層をパターニングして、遮光層１１０（ｌｉｇｈｔ  ｓｈｉｅｌｄ）と重畳される領域にＴＦＴのアクティブ層ＡＣＴを形成する。この時、アクティブ層ＡＣＴは、例えば５００〜１，５００Aの厚さで形成され得る。
【００８５】
続いて、図８を参照すると、アクティブ層ＡＣＴを覆うようにバッファ層１１５の上部にゲート絶縁層１２０を形成する。ゲート絶縁層１２０は、ＳｉＯ２で形成され、１，０００〜１，５００Aの厚さを有し得る。
【００８６】
一方、ゲート絶縁層１２０は、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）又はＭＴＯ（Ｍｉｄｄｌｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で蒸着して形成されることもできる。
【００８７】
以後、ゲート絶縁層１２０の上部に金属物質を蒸着させた後、第３マスクを利用したフォトリソグラフィ及びエッチング工程を通じて前記金属物質をパターニングして、ＴＦＴのゲート電極Ｇを形成する。
【００８８】
この時、ゲート電極Ｇは、アルミニウム（Ａｌ）又はモリブデン（Ｍｏ）で２，０００〜３，０００Aの厚さを有するように形成されることができ、ゲート絶縁層１２０の上部中においてアクティブ層ＡＣＴと重畳される領域に形成される。このようなゲート電極Ｇは、ゲートラインと共に形成される。この時、ゲートラインは、液晶パネルにおいて第１方向（例として、横方向）に配列される。
【００８９】
ゲート電極Ｇをマスクとして利用してアクティブ層ＡＣＴの外郭にＰ型またはＮ型の高濃度不純物をドーピングして、ＴＦＴのソース電極Ｓとドレイン電極Ｄを形成する。
【００９０】
ここで、ゲート電極Ｇを形成する時、湿式エッチング工程及び乾式エッチング工程を行うようになるが、湿式エッチング工程と乾式エッチング工程の間に、アクティブ層ＡＣＴにＰ型またはＮ型の不純物をドーピングすることもできる。
【００９１】
このように、ゲート絶縁層１２０下に配置されたアクティブ層ＡＣＴ、ソース電極Ｓ、ドレイン電極Ｄと、ゲート絶縁層１２０上に配置されたゲート電極ＧでＴＦＴが構成される。ここでＴＦＴは、コプラナートップゲート（ｃｏｐｌａｎａｒ  ｔｏｐ  ｇａｔｅ）構造で形成される。
【００９２】
続いて、図９を参照すると、ＴＦＴとゲート絶縁層１２０を覆うように絶縁物質を蒸着して層間絶縁層１２５（ＩＬＤ：Ｉｎｔｅｒ  Ｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ）を形成する。この時、層間絶縁層１２５は、ＳｉＯ２又はＳｉＮｘ物質で形成され、３，０００〜６，０００Aの厚さを有し得るる。他の例として、層間絶縁層１２５は、ＳｉＯ２（３，０００A）／ＳｉＮｘ（３，０００A）の構造にも形成されることもできる。
【００９３】
以後、第４マスクを利用したエッチング工程を行い、ＴＦＴのソース電極Ｓと重畳された部分のゲート絶縁層１２０及び層間絶縁層１２５を除去する。これにより、ＴＦＴのソース電極Ｓを露出させるソースコンタクトホールＳＣＨが形成される。さらに、ＴＦＴのドレイン電極Ｄと重畳された部分のゲート絶縁層１２０及び層間絶縁層１２５を除去する。これにより、ＴＦＴのドレイン電極Ｄを露出させるドレインコンタクトホールＤＣＨが形成される。
【００９４】
続いて、図１０を参照すると、層間絶縁層１２５上に金属物質を塗布して金属層を形成する。
【００９５】
以後、第５マスクを利用したフォトリソグラフィ及びエッチング工程を通じて金属層をパターニングして、複数の画素にデータ電圧を供給する複数のデータラインＤＬを形成する。これと共に、ソースコンタクトホールＳＣＨ及びドレインコンタクトホールＤＣＨに金属物質を埋設してソースコンタクト部１３０及びドレインコンタクト部１３５を形成する。即ち、データラインとソースコンタクト部１３０及びドレインコンタクト部１３５は、同一マスク工程で形成される。この時、データラインＤＬは、液晶パネルにおいて第２方向（例として、縦方向）に配列され得る。
【００９６】
データラインＤＬ、ソースコンタクト部１３０及びドレインコンタクト部１３５は、アルミニウム（Ａｌ）又はモリブデン（Ｍｏ）で形成され、２，０００〜３，０００Aの厚さを有し得る。
【００９７】
続いて、図１１を参照すると、層間絶縁層１２５上に第１保護層１４０（ＰＡＳ０）を形成する。第１保護層１４０は、層間絶縁層１２５、ソースコンタクト部１３０及びドレインコンタクト部１３５を覆うように配置される。第１保護層１４０（ＰＡＳ０）は、ＳｉＯ２又はＳｉＮｘ物質で形成され、１，０００〜２，０００Aの厚さを有し得る。
【００９８】
以後、第６マスクを利用した工程を行い、第１保護層１４０（ＰＡＳ０）を覆うように第２保護層１４５（ＰＡＳ１）を形成する。第２保護層１４５（ＰＡＳ１）は、フォトアクリル（ｐｈｏｔｏ  ａｃｒｙｌ）で形成され、２．０〜３．０ｕｍの厚さを有し得る。
【００９９】
ドレインコンタクト部１３５と重畳される部分には、第２保護層１４５（ＰＡＳ１）が形成されない。後続工程において、第２保護層１４５（ＰＡＳ１）が形成されていない部分にドレインコンタクト部１３５と画素電極がコンタクトする第１コンタクトホールＣＨ１が形成されるようになる。この時、第１保護層１４０（ＰＡＳ０）は、除去せずそのまま残す。
【０１００】
続いて、図１２を参照すると、第２保護層１４５（ＰＡＳ１）の上に透明伝導性物質を塗布する。以後、第７マスクを利用したフォトリソグラフィ及びエッチング工程を行い、第２保護層１４５（ＰＡＳ１）の上部に共通電極１５０（Ｃｏｍｍｏｎ  ｅｌｅｃｔｒｏｄｅ）を形成する。
【０１０１】
ここで、共通電極１５０は、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）又はＩＴＺＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｚｉｎｃ ｏｘｉｄｅ）のような透明伝導性物質で形成され、５００〜１，５００Aの厚さを有し得る。
【０１０２】
続いて、図１３を参照すると、共通電極１５０を覆うように第３保護層１５５を形成する。第３保護層１５５（ＰＡＳ２）は、ＳｉＯ２又はＳｉＮｘ物質で形成され、２，０００〜３，０００Aの厚さを有することができる。
【０１０３】
第８マスクを利用したフォトリソグラフィ及びエッチング工程を行い、ドレインコンタクト部１３５と重畳された部分の第１保護層１４０（ＰＡＳ０）及び第３保護層１５５（ＰＡＳ２）を除去する。これにより、ドレインコンタクト部１３５を露出させる第１コンタクトホールＣＨ１が形成される。
【０１０４】
これと共に、第８マスクを利用したフォトリソグラフィ及びエッチング工程を通じて、共通電極１５０と重畳された部分の第３保護層１５５（ＰＡＳ２）を除去する。これにより、共通電極１５０の一部を露出させる第２コンタクトホールＣＨ２が形成される。第２コンタクトホールＣＨ２は、データラインＤＬ及び共通電極１５０と重畳された領域に形成される。このように、第８マスクを利用したフォトリソグラフィ及びエッチング工程を通じて、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を一度に形成することができる。
【０１０５】
ここで、第１コンタクトホールＣＨ１は、ＴＦＴのドレイン電極Ｄと画素電極を電気的に接続させるためのものである。そして、第２コンタクトホールＣＨ２は、共通電極１５０と伝導性ライン１６０を電気的に接続させるためのものである。
【０１０６】
続いて、図１４を参照すると、第３保護層１５５（ＰＡＳ２）上部に金属物質を塗布する。以後、第９マスクを利用したフォトリソグラフィ及びエッチング工程を行い、金属物質をパターニングする。これにより、共通電極１５０と接続するように伝導性ライン１６０が形成される。
【０１０７】
第２コンタクトホールＣＨ２内部及び第３保護層１５５（ＰＡＳ２）上部に伝導性ライン１６０が配置され、第２コンタクトホールＣＨ２内で共通電極１５０と伝導性ライン１６０が直接接続（ｄｉｒｅｃｔ  ｃｏｎｔａｃｔ）される。
【０１０８】
伝導性ライン１６０は、モリブデン（Ｍｏ）又はアルミニウム（Ａｌ）で形成されることができ、１，５００〜２，０００Aの厚さを有することができる。一方、伝導性ライン１６０は、モリブデン（Ｍｏ）／アルミニウム（Ａｌ）／モリブデン（Ｍｏ）が積層された多層（ｍｕｌｔｉ  ｌａｙｅｒ）構造でも形成されることができる。
【０１０９】
ここで伝導性ライン１６０は、データラインＤＬと重畳されるように形成され、液晶パネル内で縦方向に隣接した画素の共通電極１５０を連結させる。伝導性ライン１６０が、レッド、グリーン及びブルー画素のデータライン全てと重畳されるものではない。レッド画素のデータライン上にカラムスペーサが配置される場合、伝導性ラインは、グリーン画素のデータライン及びブルー画素のデータラインと重畳されるように配置され得る。但し、必ずしも当該構成に限定されず、伝導性ライン１６０はレッド、グリーン及びブルー画素のデータラインの中からいずれとも重畳されるように配置され得る。
【０１１０】
続いて、図１５を参照すると、第３保護層１５５（ＰＡＳ２）上部と第１コンタクトホールＣＨ１内部に透明伝導性物質を塗布する。以後、第１０マスクを利用したフォトリソグラフィ及びエッチング工程を行い、第３保護層１５５（ＰＡＳ２）上部と第１コンタクトホールＣＨ１内部に画素電極１７０（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ）を形成する。画素電極１７０は、第１コンタクトホールＣＨ１内部でドレインコンタクト部１３５と接続され、ＴＦＴのドレイン電極Ｄと画素電極１７０が電気的に接続される。伝導性ライン１６０と画素電極１７０は、互いに接続されない。
【０１１１】
ここで、画素電極１７０は、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）又はＩＴＺＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｚｉｎｃ ｏｘｉｄｅ）のような透明伝導性物質で形成され、５００〜１，５００Aの厚さを有し得る。画素電極１７０は、フィンガー（ｆｉｎｇｅｒ）状に形成され、共通電極１５０と画素電極１７０の間にフリンジフィールドが形成されるようになる。
【０１１２】
本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、画素を画素電極トップ（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ  ｔｏｐ）構造に形成することができる。画素電極トップ（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ  ｔｏｐ）画素構造は、画素領域の中央部分の光透過率が高く、データラインの周辺では光透過率が低い特性を有する。したがって、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置によれば、画素間の混色を防止することができる。
【０１１３】
また、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置においては、共通電極と伝導性ラインが直接接続（ｄｉｒｅｃｔ  ｃｏｎｔａｃｔ）されており、共通電極と伝導性ラインを接続させる構造を形成することによって生じる画素の開口率損失を低減することができる。
【０１１４】
また、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置の製造方法によれば、インセルタッチ液晶ディスプレイ装置の製造に所要されるマスクの数及び製造工程を減らすことができる。
【０１１５】
従来技術のインセルタッチ液晶ディスプレイ装置の製造方法は、ＴＦＴアレイ基板の製造に１１個のマスクが必要であった。一方、本発明の実施例に係るインセルタッチ液晶ディスプレイ装置の製造方法は、１０個のマスクでＴＦＴアレイ基板を製造することができ、従来技術に比べてマスクの数を減らすことができる。また、細部の工程を減らすことができ、製造時間及び製造コストを低減させることができる。
【０１１６】
図１６は、タッチ電極とドライブＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）を連結させる伝導性ラインの配列構造の一例を示す図であり、図１７は、タッチ電極とドライブＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）を連結させる伝導性ラインの配列構造の他の例を示す図である。
【０１１７】
図１６及び図１７は、本発明のインセルタッチ液晶ディスプレイ装置のタッチ電極及び伝導性ラインがセルフ静電容量インセルタッチ（ｓｅｌｆ  ｃａｐａｃｉｔｉｖｅ  ｉｎ  ｃｅｌｌ  ｔｏｕｃｈ）方式の配列を図示している。
【０１１８】
図１６及び図１７を参照すると、本発明の実施形態に係るインセルタッチ液晶ディスプレイ装置は、液晶パネルのアクティブ領域内部に複数の伝導性ライン１６０を形成し、伝導性ライン１６０がデータラインと重畳され垂直に配列される。したがって、伝導性ライン１６０のルーティングによりベゼル（ｂｅｚｅｌ）面積の増加という問題が生じない。
【０１１９】
一例として、図１６に図示するように、伝導性ライン１６０が共通電極１５０と接続された部分から、アクティブ領域の下段まで配置され得る。他の例として、図１７に図示するように、伝導性ライン１６０がアクティブ領域の上段から下段まで配置され得る。伝導性ライン１６０をアクティブ領域の上段から下段まで形成すると、伝導性ライン１６０のルーティングによる静電容量（ｃａｐａｃｉｔａｎｃｅ）値が均一になりタッチセンシングの精度を高めることができる。
【０１２０】
本発明の属する技術分野の当業者は上述した本発明がその技術的思想や必須的特徴を変更せず、他の具体的な形態で実施可能であるということを理解することができる。したがって、以上で記述した実施形態は全ての面で例示されたものであり、限定的でないものと理解すべきである。
【０１２１】
本発明の技術的範囲は、上記の詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導かれるすべての変更又は変形された形態が本発明の技術的範囲に属するものと解釈しなければならない。
【符号の説明】
【０１２２】
１００    インセルタッチ液晶ディスプレイ装置
１０５    グラス基板
１１０    遮光層
１１５    バッファ層
１２０    ゲート絶縁層
１２５    層間絶縁層
１３０    ソースコンタクト部
１３５    ドレインコンタクト部
１４０    第１保護層
１４５    第２保護層
１５０    共通電極
１５５    第３保護層
１６０    伝導性ライン
１７０    画素電極
１９０    ドライブＩＣ
ＴＦＴ    Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ
Ｇ        ゲート電極
ＡＣＴ    アクティブ層
Ｓ        ソース電極
Ｄ        ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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