(57)【特許請求の範囲】
【請求項１】
ゲート端子とドレイン端子と接地用端子に接続されたソース端子とを有する電界効果トランジスタを含む第１の半導体チップと、
互いに直流的に配線で接続された入力端子と出力端子を有し、一端が前記配線に、他端が前記接地用端子に接続された第１の容量を含む第２の半導体チップと、
前記出力端子と前記ゲート端子との間に接続された第１のインダクタと、
前記配線と接続された第１の端子を有する第２のインダクタと、
前記第２の半導体チップに形成され、前記第２のインダクタの前記第１の端子とは反対側の端子である第２の端子と前記接地用端子の間に接続された第２の容量と、
前記第２の半導体チップに形成され、且つ前記接地用端子とアノードとが接続された保護ダイオードと、
前記保護ダイオードのカソードと前記第２の端子との間に接続された第３のインダクタと、
を備えた半導体装置。
【請求項２】
前記電界効果トランジスタがＧａＮ系ＨＥＭＴであり、
且つ前記第２の半導体チップがＧａＡｓ基板、ＩｎＰ基板、ＳｉＣ基板、高抵抗Ｓｉ基板のいずれかで１つの基板で作製されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記保護ダイオードがショットキー接合ダイオードまたはｐｎ接合ダイオードであることを特徴とする請求項１または請求項２のいずれか１項に記載の半導体装置。
【請求項４】
前記第２のインダクタまたは前記第３のインダクタがボンディングワイヤであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の半導体チップと前記第２の半導体チップを同一のパッケージに実装することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
ゲート端子とドレイン端子と接地用端子に接続されたソース端子とを有する電界効果トランジスタを含む第１の半導体チップと、
互いに直流的に配線で接続された入力端子と出力端子を有し、一端が前記配線に、他端が前記接地用端子に接続された第１の容量を含む第２の半導体チップと、
前記出力端子と前記ゲート端子との間に接続された第１のインダクタと、
前記ゲート端子に接続された第１の端子を有する第２のインダクタと、
前記第２の半導体チップに形成され、前記第２のインダクタの前記第１の端子とは反対側の端子である第２の端子と前記接地用端子の間に接続された第２の容量と、
前記第２の半導体チップに形成され、順方向に複数個直列に接続され、且つ前記接地用端子とアノードとが接続された保護ダイオードと、
前記保護ダイオードのカソードと前記第２の端子との間に接続された第３のインダクタと、
を備えた半導体装置。
【請求項７】
前記電界効果トランジスタがＧａＮ系ＨＥＭＴであり、
且つ前記第２の半導体チップがＧａＡｓ基板、ＩｎＰ基板、ＳｉＣ基板、高抵抗Ｓｉ基板のいずれかで１つの基板で作製されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記保護ダイオードがショットキー接合ダイオードまたはｐｎ接合ダイオードであることを特徴とする請求項６または請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１の半導体チップと前記第２の半導体チップを同一のパッケージに実装することを特徴とする請求項６乃至請求項８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にＧａＮ系ＨＥＭＴを用いた増幅用トランジスタとそのプリマッチ回路をＧａＡｓ系半導体上に形成した半導体装置に関するものである。
【背景技術】
【０００２】
最近、ワイドバンドギャップの特長を活かし、従来のＧａＡｓ系トランジスタやＳｉ系ＬＤＭＯＳトランジスタよりも高い電源電圧で動作可能なＧａＮ系ＨＥＭＴ（高電子移動度トランジスタ）を用いた電力増幅器が民生分野においても普及しつつある。その主要分野の一つが携帯電話用基地局に用いられる電力増幅器である。動作周波数１〜４ＧＨｚ程度が主流で、約５０Ｖ前後の高い電源電圧で動作可能であるため、従来のＧａＡｓ系やＳｉ系トランジスタに比べて同じ出力電力を小さなゲート幅のトランジスタを用いて実現できる。その結果、高利得かつ高効率動作可能であることがＧａＮ系ＨＥＭＴの特長である（例えば特許文献１或いは非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３１１５２７号
【特許文献２】ＷＯ２０１１／１５２２５６号
【非特許文献１】2016 Proceedings of the 46th European Microwave Conference, pp. 572-575, “A 83-W, 51% GaN HEMT Doherty Power Amplifier for 3.5-GHz-Band LTE Base Stations”
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１及び非特許文献１には、携帯電話基地局用電力増幅器に用いられるＧａＮ系ＨＥＭＴのパッケージ製品の典型的な例が示されている。図１０に非特許文献に記載のＧａＮ系ＨＥＭＴを用いた１段増幅器の等価回路図の一例を、図１１にパッケージ１０３にプリマッチ回路１０２とＧａＮ系ＨＥＭＴ１０１の実装状態の一例を示す。【０００５】
図１０において、１０１はＧａＮ系ＨＥＭＴチップ、１０２はプリマッチ用ＧａＡｓチップ、１０３は図１１に示すパッケージ部を示す。ＧａＮ系ＨＥＭＴチップ１０１には、ＧａＮ系ＨＥＭＴ（１０）が、プリマッチ用チップには安定化用抵抗３１と容量４１が並列接続されており、容量４２が安定化用抵抗と容量の一端とＧＮＤ間に接続されている。ＧａＮ系ＨＥＭＴチップ１０１とパッケージ１０３のドレイン端子６とはワイヤ（インダクタンス）６３で接続され、ＧａＮ系ＨＥＭＴチップ１０１とプリマッチチップ１０２とはワイヤ（インダクタンス）６２で接続され、プリマッチチップ１０１の他端はパッケージ１０３のゲート端子５とワイヤ（インダクタンス）で接続されている。プリマッチ用チップ１０２の役割は、通常、ＧａＮ系ＨＥＭＴ１０のゲート端子７からトランジスタ側を見込んだ低インピーダンス（数Ω）を、インダクタ６２と容量４２によって５〜１０数Ω程度までインピーダンス変換することである。増幅器では、入力整合を実現するために、さらにパッケージ１０３外部のプリント基板上に形成する伝送線路２１と容量５２によって、所望の基本波周波数に対して５０Ω前後にインピーダンス変換される。【０００６】
入力端子１とゲート端子５との間には入力整合回路とゲートバイアス回路が設けられている。入力整合回路はＤＣ阻止容量５１、並列容量５２、伝送線路２１で構成され、ゲートバイアス回路は伝送線路２２と並列容量５３で構成される。ゲートバイアス電圧はゲートバイアス端子３からゲート端子５を経由して、ＧａＮ系ＨＥＭＴのゲート端子７に印加される。そのため、プリマッチ用ＧａＡｓチップ１０２は、ゲート端子５と７の間を直流的にも電気的に接続する（ＤＣ電位を伝達する）という役割を担う。
一方、出力端子２とドレイン端子６との間には出力整合回路とドレインバイアス回路が設けられている。出力整合回路は伝送線路２４、伝送線路２５、ＤＣ阻止容量５５で構成され、ドレインバイアス回路は伝送線路２３と並列容量５４で構成される。ドレインバイアス電圧は、ドレインバイアス端子４からドレイン端子６を経由して、ＧａＮ系ＨＥＭＴのドレイン端子に印加される。【０００７】
ＧａＮ系ＨＥＭＴチップ１０１とプリマッチ用チップ１０２の実装は、図１１に示すように、ベースプレート１０４と呼ばれる導電性金属上に半田等で接着した後、ゲート端子５、プリマッチ用チップ１０２、ＧａＮ系ＨＥＭＴチップ１０１、ドレイン端子６を通常複数のワイヤで接続される。図１１のワイヤ６１ａ〜６１ｄは図１０のインダクタンス６１に、ワイヤ６２ａ〜６２ｄはインダクタンス６２に、そしてワイヤ６３ａ〜６３ｄはインダクタンス６３に対応している。【０００８】
図１０、図１１に示すようなＧａＮ系ＨＥＭＴ１０１は、実際に製品化され、携帯電話用基地局に使用されているが、実用上の課題として静電気放電（ＥＳＤ）破壊耐性が決して十分ではないことがある。例えば、民生半導体集積回路製品の多くは、１ｋＶ〜２ｋＶの人体モデル（ＨＢＭ）のＥＳＤ破壊耐性を有するのに比べて、ＧａＮ系ＨＥＭＴ製品のＥＳＤ破壊耐性は１ｋＶ未満のものが少なくない。これはＧａＮ系ＨＥＭＴ製品の多くにＥＳＤ破壊保護素子が実装されていないことに起因する。【０００９】
図１２は、ＧａＮ系ＨＥＭＴチップ１０１にＥＳＤ破壊保護用のダイオード８１〜８４を設けた例である。携帯電話基地局用のＧａＮ系ＨＥＭＴのゲート・ソース間のショットキー接合の逆耐圧は約２００Ｖ程度のため、１ｋＶのサージから見るとかなり低いため、何らかの保護機能を設けないと１ｋＶ以上ＥＳＤ破壊耐性を満足することが難しい。図１１のゲート・ソース間に並列に設けた保護ダイオード８１〜８４は負のゲートサージをバイパスして逃がすことにより、ゲート・ソース間の接合を保護する。しかし、現在主流であるＳｉＣ基板上に作製したＧａＮ系ＨＥＭＴは高価であり、保護ダイオードの実装はコストの上昇を伴う。【００１０】
特許文献１には、コスト上昇の抑制のために増幅用トランジスタチップとは別チップに保護ダイオード８１〜８４を設ける例が開示されている。増幅用トランジスタチップよりも安価な半導体チップ上に保護ダイオードを形成することで、ＥＳＤ破壊保護機能の追加とコスト上昇の抑制を実現できる。しかし、図１２や特許文献１に記載の保護ダイオードの実装手段では、保護ダイオードの寄生抵抗３２による高周波損失が発生し、図１０に示す増幅器を構成した場合に電力利得の低下を伴うという問題点があった。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、ゲート端子とドレイン端子と接地用端子に接続されたソース端子を有する電界効果トランジスタを形成した第１の半導体チップと、直流的に接続された入力端子と出力端子を有し、入力端子と接地用端子に接続された第１の容量とを有する第２の半導体チップと、出力端子とゲート端子との間に接続された第１のインダクタと、入力端子と第１の端子が接続された第２のインダクタと、第２のインダクタの第１の端子とは反対側の端子である第２の端子と接地用端子の間に接続された第２の容量と、カソードと接地用端子にアノードが接続された少なくとも２個以上が順方向に直列接続された保護ダイオードと、カソードと第２の端子との間に接続された第３のインダクタとを備える。
【発明の効果】
【００１２】
本発明に係る半導体装置は、ＧａＮ系ＨＥＭＴチップとプリマッチ用チップを実装した際に、少ない保護ダイオードの縦積み段数でＥＳＤ破壊保護機能を実現でき、且つ電力利得の低下を抑制できる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る増幅器の回路構成。
【図２】比較のための増幅器の回路構成。
【図３】保護ダイオードに印加される電圧波形：（ａ）実施の形態１、（ｂ）比較例。
【図４】比較のための増幅器の別の回路構成。
【図５】実施の形態１に係るプリマッチ回路内蔵ＧａＮ系ＨＥＭＴのパッケージ内実装図。
【図６】実施の形態２に係るプリマッチ回路内蔵ＧａＮ系ＨＥＭＴのパッケージ内実装図。
【図７】実施の形態３に係る増幅器の回路構成。
【図８】実施の形態３に係るプリマッチ回路内蔵ＧａＮ系ＨＥＭＴのパッケージ内実装図。
【図９】実施の形態３に係る増幅器の回路構成の変形例。
【図１０】比較のための増幅器の回路構成。
【図１１】比較に係るプリマッチ回路内蔵ＧａＮ系ＨＥＭＴのパッケージ内実装図。
【図１２】比較に係る保護ダイオードを内蔵したＧａＮ系ＨＥＭＴチップの等価回路。
【発明を実施するための形態】
【００１４】
本発明の実施の形態に係るＧａＮ系ＨＥＭＴチップとプリマッチ用チップを用いた半導体装置について図面を参照して説明する。既に述べた図面も含めて、同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１５】
［実施の形態１］
図１に、本発明の実施の形態１に係るＧａＮ系ＨＥＭＴチップとプリマッチ用ＧａＡｓチップを用いた半導体装置の回路構成を示す。図１に記載の範囲は、図１０のパッケージ１０３の内側の回路に相当する。図１０との違いは、プリマッチ用チップ１０２に、インダクタ７１、７２、並列容量４３、ＥＳＤ破壊保護用ダイオード８１〜８４（以後保護ダイオードと称す）からなる保護回路を設けていることである。この保護回路は、パッケージのゲート端子５とＧＮＤ間に接続されている。その保護回路において、ゲート端子５からＧＮＤに向かって順に直列にインダクタ７１、並列に容量４３、直列にインダクタ７２、そしてダイオード８１〜８４が各々順方向に直列に接続されている。ゲート端子５と７の間は、ＤＣバイアス電圧を伝達する目的のために、直流的にも配線等で電気的に接続されている点は、図１０と同じである。
【００１６】
ＧａＮ系ＨＥＭＴ１０のゲート・ソース間において、ゲート端子７の電位がソース、即ちＧＮＤ電位よりも低くなる負のサージが印加され、ゲート・ソース間に大きな逆バイアスが印加された際に、保護ダイオード８１〜８４がオンするように保護ダイオードのアノードがＧＮＤ側、カソードがゲート端子５或は７側になるように接続する。尚、正のサージが印加された場合には、ゲート・ソース間のショットキー接合に対して順方向にサージ電流が流れるので、電力増幅器用のＧａＮ系ＨＥＭＴ１０のように比較的大きなゲート幅を有するトランジスタでは、通常要求されるＨＢＭ１ｋＶ程度のＥＳＤにより破壊に至る場合は少ないので、図１では正のサージに対する保護ダイオードは記載していない。
ＧａＮ系ＨＥＭＴ１０の代わりにＳｉ系ＭＯＳＦＥＴを用いる場合には、正のサージにおいてもゲート・ソース間に電流が流れる経路がなくゲート酸化膜の破壊してしまう。従って、Ｓｉ系ＭＯＳＦＥＴ（金属・酸化膜・半導体ゲート構造電界効果トランジスタ）やＧａＮ系ＨＥＭＴでもＭＩＳ構造のゲートを用いる場合には、保護ダイオード８１〜８４と並列に逆極性の縦積みの保護ダイオードを追加で設ければよい。
【００１７】
インダクタ７１と並列容量４３とインダクタ７２は低域通過フィルタを構成し、増幅器として動作させる際の基本波周波数以上の信号がある程度（例えば６ｄＢ）減衰するように設定する。その結果、図２に示す比較例の回路構成に比べて、ゲート端子５からＧａＮ系ＨＥＭＴのゲート端子７に伝達される基本波周波数信号は、低域フィルタの効果で保護ダイオードの寄生抵抗の影響を受けにくい。図２の回路は、特許文献１に相当する比較のための回路構成で、保護ダイオード８１〜８６がノード３０２に直接、接続されている。その結果、ゲート端子５から７に伝達される信号が保護ダイオード８１〜８６の寄生抵抗の影響を受け、増幅動作時の電力利得の低下を招く。これに対して、図１の構成では、低域通過フィルタにより寄生抵抗の影響は受けにくく、電力利得の低下を抑制できる。
【００１８】
尚、保護ダイオード８１〜８４とゲート端子５の間にはインダクタ７１及び７２が接続されているが、基本波周波数を０．８ＧＨｚ以上を想定するとそれらのインダクタンス値は高々数ｎＨから十数ｎＨであり、ＨＢＭのサージがＭＨｚオーダであるとを考慮すると、保護ダイオードの過渡応答特性にインダクタ７１及び７２に影響を与えないことを付記しておく。
【００１９】
図１の構成は、図２の比較回路に対してダイオードの縦積みの段数を抑制できる効果も有する。図３（ａ）、（ｂ）は、各々、実施の形態１及び比較回路における保護ダイオードに印加される電圧波形を図示している。図３（ａ）に示すように、図１のノード３０２の電圧波形に対して、保護ダイオード８１〜８４に印加されるノード３０１の電圧波形は低域通過フィルタにより減衰している。保護ダイオードの段数は、通常、図３（ａ）の負のピーク電圧Ｖｐｎ１においても保護ダイオードがＯＮしない最も少ない段数で設定される。つまり、電圧Ｖｐｎ１においても電流Ｉｄｉｏが流れない。例えば、図３（ａ）において、負のバイアス電圧Ｖｂｉａｓ＝−１．０Ｖ、ショットキー障壁電位０．８Ｖ、負のピーク電圧Ｖｐｎ１＝−２．４Ｖ、Ｖｐｎ２＝−３．８Ｖの場合、ノード３０１においてダイオードがＯＮしない段数は、０．７Ｖ×４段＝２．８Ｖ＞｜−２．４Ｖ｜＞０．７Ｖ×３段＝２．１Ｖより、４段が選ばれる。
【００２０】
一方、図２の比較回路では、低域フィルタによる信号の減衰がないので、ノード３０１の負のピーク電圧Ｖｐｎ２＝−３．８Ｖと大きい。その結果、図３（ｂ）に示すように、保護ダイオードの段数は、０．７Ｖ×６段＝４．２Ｖ＞｜−３．８Ｖ｜＞０．７Ｖ×５段＝３．５Ｖとなり、６段必要となる。
従って、実施の形態１の回路構成では保護ダイオードの段数を少なくできる。また、縦積みした保護ダイオードの段数の増加は寄生抵抗の増加を伴い、この寄生抵抗の増加は、同じ接合面積を有する保護ダイオードのＥＳＤ破壊耐性を低下させる。言い換えると、６段の縦積みの保護ダイオードにおいて、４段の縦積みの保護ダイオードと同等のＥＳＤ破壊耐性を持たせるには、ダイオード１個当たり１．５倍の接合面積が必要になり、保護ダイオードの占有面積増加にもつながる。
【００２１】
図４に、電力利得低下を抑制するための、別の比較回路の構成を示す。この構成は特許文献２に記載と同様の考えに基づいている。図４において、直列接続されたインダクタ９１と容量４４がノード３０２とＧＮＤ間に保護ダイオード８１〜８６に並列に接続されている。容量４４はＤＣ阻止容量で、増幅器の基本波周波数以上に対しては短絡扱いとしてよい。破線で示す抵抗３２と容量４５は、保護ダイオード８１〜８６の等価寄生抵抗と等価容量を示す。インダクタ９１のインダクタンスを基本波周波数に対して容量４５と並列共振するように設定すると、ノード３０２から保護ダイオード方向を見た経路のインピーダンスがノード３０２からゲート端子７方向を見たインピーダンスに比べて十分高くなる。そのため、パッケージのゲート端子５からＧａＮ系ＨＥＭＴ１０のゲート端子７に向かうＲＦ電力の通過損失は小さくなり、電力利得の低下を抑制できる。しかし、実際の保護ダイオードには寄生抵抗３２が存在し、それによる電力損失が生じるため、低域フィルタによって寄生抵抗が及ぼす損失を抑制できる実施の形態１の構成に比べて、その損失は大きい。
【００２２】
図５は実施の形態１に係るプリマッチ回路内蔵ＧａＮ系ＨＥＭＴのパッケージ内実装図の一例である。図１のインダクタ６１は６１ａ〜６１ｄのワイヤに、インダクタ６２は６２ａ〜６２ｄのワイヤに、インダクタ６３は６３ａ〜６３ｄのワイヤに相当する。プリマッチ用チップ１０２上の素子のＧＮＤはビィアホール２０１で、チップ裏面のＧＮＤに接続される。ＧａＮ系ＨＥＭＴ１０のソース電極も同様にビィアホールを介してチップ裏面に接続される。図１に示すＧａＮ系ＨＥＭＴ１０は大きなゲート幅を複数の単位ゲート幅を並列接続することで実現されるので，図５に示すように、しばしば複数のゲート端子用パッド７ａ〜７ｄとドレイン端子用パッド８ａ〜８ｄを持つ。それらの複数のパッドに対して各々ワイヤを接続して図１の回路が実現される。
またインダクタ７１、７２は半導体プロセスで形成可能なスパイラルインダクタで、容量４１、４２はＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタで、抵抗３１は半導体チャネル抵抗あるいは薄膜抵抗で形成されている。
【００２３】
プリマッチ用チップには、高抵抗特性を有する基板を用いることが、ＲＦ損失を抑制する上で望ましい。また、基板上に保護ダイオード、インダクタ、容量、抵抗等が形成でき、かつそれらを小型に製造する上では、半導体プロセスを用いて形成可能であることが望ましい。さらに基板には外部のＧＮＤとの接続を行う必要がある。その接続の際に伴う寄生インダクタンスの低減にはボンディングワイヤよりもビィアホールが望ましいので，ビィアホールを形成できるプロセスが望ましい。勿論、低コストである点も重要な指標である。よって、プリマッチ用チップには、例えばＧａＡｓ基板、ＩｎＰ基板、ＳｉＣ基板、高抵抗Ｓｉ基板が望ましい。ＧａＡｓ基板は多くの化合物メーカーで作製が容易且つ比較的安価である点、ＳｉＣ基板は高価であるが熱抵抗が低く、ＧａＮ系ＨＥＭＴ１０の発熱の影響を保護ダイオードが受けにくい点、高抵抗Ｓｉ基板は大量生産時に最も安価である点で優れている。ＩｎＰ基板の場合は、プリマッチ用チップに高速の信号処理回路等も集積する際に有利となる。
【００２４】
保護ダイオードの例として、ＧａＡｓ系のショットキー接合ダイオードを例に述べたが、ＧａＡｓ系チップの中で最もポピュラーなダイオードであるからで、ｐｎ接合ダイオードでもよい。ＧａＡｓ系チップのｐｎ接合の場合、接合障壁電位が約１．２Ｖ程度とショットキー接合障壁約０．７Ｖに比べて高い。そのため、ダイオードの縦積み段数を削減できる効果を有する。
増幅用のトランジスタチップの例として、ＧａＮ系ＨＥＭＴを例にしているが、本発明ではＧａＮ系ＨＥＭＴチップとプリマッチ用ＧａＡｓ系チップの組合せが最も好適であるからで、ＧａＡｓ系ＦＥＴでも、Ｓｉ系やＳｉＣ系ＭＯＳＦＥＴでも同様の効果が得られることは言うまでもない。
【００２５】
以上述べたように実施の形態１に係る半導体装置は、プリマッチ用の安価なチップに保護ダイオードを組み込むため、増幅用のＧａＮ系ＨＥＭＴチップにプリマッチ回路及び保護ダイオードを組み込むことによるコストの増大を抑制した構成を提供し、さらに低域フィルタを介して保護ダイオードを接続することで、少ないダイオードの縦積み段数でＥＳＤ破壊保護機能を有し且つ電力利得の低下を抑制できるという効果を有する。そのため、コストの抑制と性能要求が厳しい携帯電話基地局用電力増幅器に好適である。
【００２６】
［実施の形態２］
図６は、本発明の実施の形態２に係るプリマッチ回路内蔵ＧａＮ系ＨＥＭＴのパッケージ内実装図の一例である。図５の実施の形態１の実装図との違いは、プリマッチ用チップのインダクタ７１、７２をスパイラルインダクタではなくボンディングワイヤ７１ａ、７２ａで実現していることである。ボンディングワイヤは通常、スパイラルインダクタよりも導体部の断面積が大きいので、寄生抵抗が小さいという利点がある。そのため、インダクタ７１、７２、容量４３で構成する低域フィルタによる電力損失が小さいため、実施の形態１における電力利得の低下をさらに抑制できる。またプリマッチ用チップの表面を占有するスパイラルインダクタを用いる場合に比べて、チップ面積削減にも有効である。その他の効果に関しては、実施の形態１と同じである。
【００２７】
［実施の形態３］
図７に、本発明の実施の形態３に係るＧａＮ系ＨＥＭＴチップとプリマッチ用ＧａＡｓチップを用いた半導体装置の回路構成を、図８に実施の形態３に係るプリマッチ回路内蔵ＧａＮ系ＨＥＭＴのパッケージ内実装図の一例を示す。図３に記載の範囲は、実施の形態１の図１と同様に、図９のパッケージ１０３の内側の回路に相当する。実施の形態１との違いは、ＧａＮ系ＨＥＭＴ１０のゲート端子７からプリマッチ用チップ１０２に向かってインダクタ６２とは別にインダクタ６４が設けられ、その先に低域フィルタ（７１、７２、４３）と保護ダイオード８１〜８４が順方向に直列に接続されていることである。安定化抵抗３１と容量４１は本発明の本質とは関係ないので、特に図示していない。図８に示す実装図では、インダクタ６４をボンディングワイヤ６４ａ〜６４ｄで実現している。図８の他の部分は図５と同様である。
【００２８】
電力増幅器を高効率動作させる際に、増幅素子の入出力インピーダンスを基本波周波数に加えて高調波に対してもある特定のインピーダンスに設定することがしばしば行われる。これを高調波処理或は高調波終端と呼ばれている。図７では、インダクタ６４とインダクタ７１と容量４３の値を調整して、ＧａＮ系ＨＥＭＴ１０のゲート端７からプリマッチ用チップ１０２側を見た第２高調波インピーダンスを、同じ方向を見た基本波インピーダンスに比べて十分に低く設定する。これにより、増幅動作時の効率を高調波終端しない場合に比べて高くできる。
【００２９】
この時、基本波周波数及び第２高調波に対する保護ダイオード８１〜８４の寄生抵抗の影響はインダクタ７２の装荷により低減されるので、保護ダイオードの付加による電力利得の低下は、実施の形態１と同様に抑制できる。また実施の形態３の回路構成は、低域フィルタ（７１、７２、４３）が高調波終端の役割と保護ダイオードの付加による電力利得低下の抑制を併せ持つので、実施の形態１の回路構成に高調波終端回路を付加する場合に比べて、プリマッチ用チップ１０２の面積削減にも効果を持つ。尚、その他の保護ダイオードの効果に関しては、実施の形態１と同じ効果を有する。
【００３０】
図９は、実施の形態３に係る図７とは別の回路構成の一例である。図７と異なり、ＧａＮ系ＨＥＭＴ１０を１０ａと１０ｂの２つのトランジスタに分割し、その各々に対して、基本波に対するプリマッチ用のインダクタ６２ａ、６２ｂと容量４２ａ、４２ｂが設けられている。高調波側の経路も同様に２つに分割されている。具体的には、インダクタ６４ａ、インダクタ７１ａ、容量４３ａ、インダクタ７２ａ、保護ダイオード８１ａ〜８４ａの経路と、インダクタ６４ｂ、インダクタ７１ｂ、容量４３ｂ、インダクタ７２ｂ、保護ダイオード８１ｂ〜８４ｂの経路である。
【００３１】
図８の実装図では、高調波処理用の経路がボンディングワイヤ６４ａ〜６４ｄにより一つにまとまってからインダクタ７１に接続されているが、この場合、ワイヤ６４ａからインダクタ７１までの経路長とワイヤ６４ｄからインダクタ７１までの経路長に差が生じる。動作周波数が高い場合、この経路長差が高調波インピーダンスの違いを拡大し、効率改善の効果を妨げる場合がある。そのような場合に、図９のように経路を分割配置すると経路長による高調波インピーダンスの差が抑制されるので、効率改善効果を高めることができる。図９では２つに経路を分割しているが、さらに分割しても同様の効果が得られる。
【符号の説明】
【００３２】
１：入力端子
２：出力端子
３：ゲートバイアス端子
４：ドレインバイアス端子
５：パッケージのゲート端子
６：パッケージのドレイン端子
７：ＧａＮ系ＨＥＭＴチップのゲート端子
８：ＧａＮ系ＨＥＭＴチップのドレイン端子
１０：ＧａＮ系ＨＥＭＴ
２１〜２５：伝送線路
３１〜３２：抵抗
４１〜４５：容量
５１〜５５：パッケージ外部の容量
６１〜６４：ボンディングワイヤによるインダクタ
７１〜７２：プリマッチ用チップ上のインダクタ
８１〜８６：保護ダイオード
１０１：ＧａＮ系ＨＥＭＴチップ
１０２：プリマッチ用チップ
１０３：パッケージの外枠
１０４：チップを実装するためのパッケージのベースプレート
３０１、３０２：プリマッチ回路の内部ノード
【要約】
本発明は、ゲート端子とドレイン端子と接地用端子に接続されたソース端子を有する電界効果トランジスタを形成した第１の半導体チップと、直流的に接続された入力端子と出力端子を有し、入力端子と接地用端子に接続された第１の容量とを有する第２の半導体チップと、出力端子とゲート端子との間に接続された第１のインダクタと、入力端子と第１の端子が接続された第２のインダクタと、第２のインダクタの第２の端子と接地用端子の間に接続された第２の容量と、カソードと接地用端子にアノードが接続された少なくとも２個以上が順方向に直列接続された保護ダイオードと、カソードと第２の端子との間に接続された第３のインダクタとを備え、少ない保護ダイオードの縦積み段数でＥＳＤ破壊保護機能を実現し、且つ電力利得の低下を抑制できる。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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