(57)【特許請求の範囲】
【請求項１】
入力された電圧信号に応じた周波数で発振して連続信号を生成する電圧制御発振器と、
前記電圧制御発振器により生成された連続信号の周波数を検出する周波数検出回路と、
校正動作の際に、基準連続信号の周波数と、前記周波数検出回路により検出された連続信号の周波数とから、遅延時間を検出する遅延検出器と、
運用動作の際に、前記基準連続信号の周波数を、前記遅延検出器により検出された遅延時間だけ遅延する遅延回路と、
前記遅延回路により遅延された前記基準連続信号の周波数と、前記周波数検出回路により検出された連続信号の周波数との周波数差を検出する比較器と、
前記比較器により検出された周波数差から、前記電圧制御発振器の電圧周波数特性に対する補正値を算出する係数処理器と、
前記基準連続信号と前記係数処理器により算出された補正値とに基づいて、前記電圧信号を制御する変調制御部と
を備えたレーダ用信号波源。
【請求項２】
前記遅延検出器は、
前記基準連続信号の周波数を互いに異なる遅延量だけ遅延する複数の内部遅延回路と、
前記内部遅延回路毎に設けられ、対応する前記内部遅延回路により遅延された前記基準連続信号の周波数と、前記周波数検出回路により検出された連続信号の周波数との相関演算を行う複数の相関器と、
前記相関器による相関演算結果が大きい前記内部遅延回路の遅延量を前記遅延時間として検出する遅延時間検出部とを有する
ことを特徴とする請求項１記載のレーダ用信号波源。
【請求項３】
前記遅延検出器は、
測定期間内において、前記基準連続信号の周波数が高くなった時間を検出する第１ピークホールド回路と、
測定期間内において、前記周波数検出回路により検出された連続信号の周波数が高くなった時間を検出する第２ピークホールド回路と、
前記第１ピークホールド回路により検出された時間と前記第２ピークホールド回路により検出された時間との差を前記遅延時間として検出する内部比較器とを有する
ことを特徴とする請求項１記載のレーダ用信号波源。
【請求項４】
入力された信号を終端する終端器と、
前記電圧制御発振器により生成された連続信号の出力先を外部又は終端器に切替えることで、前記校正動作と前記運用動作を切替えるスイッチを備えた
ことを特徴とする請求項１記載のレーダ用信号波源。
【請求項５】
入力された電圧信号に応じた周波数で発振して連続信号を生成する電圧制御発振器と、
前記電圧制御発振器により生成された連続信号の周波数を検出する周波数検出回路と、
基準連続信号の周波数と、前記周波数検出回路により検出された連続信号の周波数との周波数差を検出する比較器と、
前記比較器により検出された周波数差から、前記電圧制御発振器の電圧周波数特性に対する補正値を算出する係数処理器と、
前記基準連続信号の周波数を微分する微分器と、
校正動作の際に、前記微分器による微分結果の符号の正負毎に、前記係数処理器により算出された補正値から、遅延時間を検出する遅延検出器と、
前記遅延検出器による検出結果に基づき、前記符号が負の場合の遅延時間から前記符号が正の場合の遅延時間を差し引いて遅延時間差を検出する遅延差検出器と、
運用動作の際に、前記比較器に入力される前記基準連続信号を、前記遅延検出器により検出された前記符号が正の場合に対応する遅延時間だけ遅延する遅延回路と、
運用動作の際に、前記微分器による微分結果の符号が負の場合に、前記遅延回路により遅延され前記比較器に入力される前記基準連続信号を、前記遅延差検出器により検出された遅延時間差だけ遅延する第２遅延回路と
を備えたレーダ用信号波源。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、レーダ装置に適用され、周波数変調した連続信号を生成するレーダ用信号波源に関するものである。
【背景技術】
【０００２】
周波数変調した連続信号（例えばチャープ信号）であるＦＭＣＷ（Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｅｄ  Ｃｏｎｔｉｎｕｏｕｓ  Ｗａｖｅ）信号を用いたレーダ装置では、ＦＭＣＷ信号を送信信号として送信し、この信号が対象物において反射され、これを受信信号として受信する。そして、その受信信号と受信時に送信されている送信信号との時間差から、対象物との距離、相対速度等を求めることができる。
【０００３】
一般に、レーダ装置で用いられるレーダ用信号波源は、離散的な周波数値を表現するデジタル値を生成するデジタル信号処理器（ＤＳＰ：Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）と、デジタル値をアナログ信号に変換するデジタルアナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ−Ａｎａｌｏｇｕｅ  Ｃｏｎｖｅｒｔｅｒ）、スプリアスを抑圧する低域通過濾波器（ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）と、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ）とを用いて構成される。
【０００４】
上記構成に用いられるＶＣＯは、入力された電圧信号に応じた周波数で発振する。この電圧と周波数との関係性をＶＦ特性（電圧周波数特性）という。一般的に、ＶＦ特性には非線形性がある。そのため、実際にレーダ装置で使用されるレーダ用信号波源では、ＶＣＯの線形性を高めるために、デジタル値の位相を基準信号とした位相同期ループ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）等の閉ループ制御を用いる手法、ＶＣＯの出力信号の周波数を検出し、理想特性との誤差を補償する手法等を用いている（例えば特許文献１，２参照）。
【０００５】
特許文献１に記載された手法は、ＦＭＣＷ信号の生成において、ＶＣＯの周波数非線形性を補正するものである。この手法では、デジタル値の周波数設定コードと検出した位相値の微分演算結果とを比較器へ入力する。そして、比較器で得られた周波数誤差情報をＬＰＦに通過させ、ＤＡＣにてアナログ信号へ変換する。そして、その積分結果をＶＣＯの周波数制御端子に入力することで周波数制御を行う。このように閉ループ制御を用いる構成により、レーダ装置における変調波の周波数非線形性及び周波数偏差を補正することができる。
【０００６】
しかしながら、この場合、閉ループ制御を用いることから、ＬＰＦの帯域にて決まる時定数によって追従性が制限されることがある。その結果、高速な変調信号には対応できないといった課題がある。また、必要な機能ブロックが多いことから、回路規模が大きくなるといった課題がある。
【０００７】
一方、特許文献２に記載された手法は、チャープ信号の一定周波数期間の周波数を測定して、ルックアップテーブル（ＬＵＴ：Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）を変更するものである。
【０００８】
図９は従来のレーダ装置に用いるレーダ用信号波源の構成を示す図である。
従来のレーダ用信号波源は、図９に示すように、ＬＵＴ１０２１，１０２２を有する変調制御部１０２、ＤＡＣ１０３、ＶＣＯ１０４、周波数検出回路１０５及びＡＤＣ１０６を備えて構成されている。
【０００９】
このレーダ用信号波源では、変調制御部１０２がＬＵＴ１０２１の情報に基づきＤＡＣ１０３の出力電圧を制御する。そして、ＶＣＯ１０４からのＶＣＯ出力信号の周波数が線形に変化するよう周波数変調動作を行い、ＦＭＣＷレーダに適した周波数変調信号を出力する。
【００１０】
そして、周波数検出回路１０５にて検出した周波数が所定の周波数領域に差し掛かったタイミングでＡＤＣ１０６にてその時点の周波数制御電圧を取得する。そして、その電圧値に基づいてＬＵＴ１０２２を更新し、ある時点でＬＵＴ１０２１へＬＵＴ１０２２の内容を反映させる。これにより、ＶＣＯの周波数非線形性及び周波数偏差を補正することができる。
【００１１】
この場合、変調速度に対して周波数検出回路１０５で検出された周波数の遅延量が大きい場合に、周波数検出回路１０５で検出された周波数と、その時点でＤＡＣ１０３が出力する周波数制御電圧の同期がとれなくなり、正確な補正が困難となる。このため、高速な変調信号を出力するレーダ用信号波源として用いることが困難である場合がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−２４７５９８号公報
【特許文献２】特開２０１３−４７６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記のように、従来技術では、周波数検出回路で検出された周波数の遅延が、動作するチャープ信号の周期に対して大きくなった場合に、正確な補正を行うことが困難であるという課題がある。
また、閉ループ制御により制御する手法では、ループ帯域によって変調速度が制限されるという課題がある。また、構成が複雑であり、回路規模が大きくなるという課題もある。
【００１４】
この発明は、上記のような課題を解決するためになされたもので、従来構成に対して高速変調が可能であり、また、周波数検出回路により検出された周波数の遅延に変動があった場合でも正確な補償が可能となるレーダ用信号波源を提供することを目的としている。
【課題を解決するための手段】
【００１５】
この発明に係るレーダ用信号波源は、入力された電圧信号に応じた周波数で発振して連続信号を生成する電圧制御発振器と、電圧制御発振器により生成された連続信号の周波数を検出する周波数検出回路と、校正動作の際に、基準連続信号の周波数と、周波数検出回路により検出された連続信号の周波数とから、遅延時間を検出する遅延検出器と、運用動作の際に、基準連続信号の周波数を、遅延検出器により検出された遅延時間だけ遅延する遅延回路と、遅延回路により遅延された基準連続信号の周波数と、周波数検出回路により検出された連続信号の周波数との周波数差を検出する比較器と、比較器により検出された周波数差から、電圧制御発振器の電圧周波数特性に対する補正値を算出する係数処理器と、基準連続信号と係数処理器により算出された補正値とに基づいて、電圧信号を制御する変調制御部とを備えたものである。
【発明の効果】
【００１６】
この発明によれば、上記のように構成したので、従来構成に対して高速変調が可能であり、また、周波数検出回路により検出された周波数の遅延に変動があった場合でも正確な補償が可能となる。
【図面の簡単な説明】
【００１７】
【図１】この発明の実施の形態１に係るレーダ用信号波源の構成を示す図である。
【図２】この発明の実施の形態１における遅延検出器の具体的な構成を示す図である。
【図３】この発明の実施の形態１に係るレーダ用信号波源の校正動作を示すフローチャートである。
【図４】この発明の実施の形態１における周波数検出回路により検出された周波数を示す図である。
【図５】この発明の実施の形態１に係るレーダ用信号波源の運用動作を示すフローチャート。
【図６】この発明の実施の形態２における遅延検出器の具体的な構成を示す図である。
【図７】この発明の実施の形態３に係るレーダ用信号波源の構成を示す図である。
【図８】この発明の実施の形態４に係るレーダ用信号波源の構成を示す図である。
【図９】従来のレーダ用信号波源の構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１はこの発明の実施の形態１に係るレーダ用信号波源の構成を示す図である。
レーダ用信号波源は、レーダ装置に適用されるものであり、図１に示すように、制御部１、変調制御部２、デジタルアナログ変換器（ＤＡＣ）３、電圧制御発振器（ＶＣＯ）４、周波数検出回路５、スイッチ６、遅延検出器７、記録部８、遅延回路９、比較器１０及び係数処理器１１から構成されている。
【００１９】
制御部１は、理想チャープ信号（周波数変調した基準連続信号）を生成するものである。この理想チャープ信号は、周波数が単調増加するアップチャープ信号とダウンチャープ信号とを繰り返すものである。この制御部１により生成された理想チャープ信号は変調制御部２、遅延検出器７及び遅延回路９に出力される。
【００２０】
変調制御部２は、制御部１からの理想チャープ信号と、ＶＣＯ４のＶＦ特性に対する補正値（補正時間）とに基づいて、ＤＡＣ３で生成される周波数制御電圧信号を制御するための周波数制御情報を生成するものである。この周波数制御情報は、理想チャープ信号の変動する周波数の出力時間を上記補正時間だけ変動させた信号である。この変調制御部２は、上記ＶＦ特性に対する補正値を示す情報（補正値情報）を格納するＬＵＴ２１を有している。このＬＵＴ２１に格納されている補正値情報は、係数処理器１１により更新される。この変調制御部２により生成された周波数制御情報はＤＡＣ３に出力される。
なお、制御部１及び変調制御部２は、ソフトウェアに基づくＣＰＵを用いたプログラム処理によって実行される。
【００２１】
ＤＡＣ３は、変調制御部２からの周波数制御情報に従い、ＶＣＯ４に対する周波数制御電圧信号を生成するものである。このＤＡＣ３により生成された周波数制御電圧信号はＶＣＯ４に出力される。
【００２２】
ＶＣＯ４は、ＤＡＣ３からの周波数制御電圧信号に応じた周波数で発振してチャープ信号（連続信号）を生成するものである。このＶＣＯ４により生成されたチャープ信号はレーダ用信号としてレーダ装置で用いられる。
【００２３】
周波数検出回路５は、ＶＣＯ４により生成されたチャープ信号から周波数（瞬時周波数）を検出するものである。この周波数検出回路５により検出された周波数を示す情報（周波数情報）はスイッチ６を介して遅延検出器７又は比較器１０に出力される。
【００２４】
スイッチ６は、周波数検出回路５からの周波数情報の出力先（遅延検出器７側又は比較器１０側）を切替えるものである。ここで、スイッチ６は、レーダ用信号波源が校正動作を行う場合には、周波数検出回路５と遅延検出器７とを接続する。一方、レーダ用信号波源が運用動作を行う場合には、周波数検出回路５と比較器１０とを接続する。このスイッチ６の切替え制御は、スイッチ制御部（不図示）により自動で行われる。
【００２５】
遅延検出器７は、制御部１からの理想チャープ信号の周波数と、スイッチ６を介した周波数検出回路５からの周波数情報が示す周波数とから、遅延時間（遅延量）を検出するものである。この遅延検出器７の詳細については後述する。この遅延検出器７により検出された遅延時間を示す情報（遅延時間情報）は記録部８に出力される。
【００２６】
記録部８は、遅延検出器７からの遅延時間情報を記録するＲＡＭ等のメモリである。この記録部８に記録された遅延時間情報は遅延回路９により読出される。
【００２７】
遅延回路９は、制御部１からの理想チャープ信号を、記録部８から読出した遅延時間情報が示す遅延時間だけ遅延するものである。この遅延回路９により遅延された理想チャープ信号は比較器１０に出力される。
【００２８】
比較器１０は、遅延回路９からの理想チャープ信号の周波数と、スイッチ６を介した周波数検出回路５からの周波数情報が示す周波数とを比較し、その周波数差を検出するものである。この比較器１０により検出された周波数差を示す情報（周波数差情報）は係数処理器１１に出力される。
【００２９】
係数処理器１１は、比較器１０からの周波数差情報から理想チャープ信号の周波数の傾きを除算することで、ＶＣＯ４のＶＦ特性に対する補正値（補正時間）を算出するものである。すなわち、ＶＣＯ４からの出力信号の周波数が線形となるような補正値を算出する。この係数処理器１１により算出されたＶＦ特性に対する補正値を示す情報（補正値情報）は変調制御部２のＬＵＴ２１に出力されて更新される。
【００３０】
次に、遅延検出器７の詳細について、図２を参照しながら説明する。
遅延検出器７は、図２に示すように、複数の遅延回路（内部遅延回路）７１、複数の相関器７２及び遅延時間検出部７３から構成されている。図２の例では、遅延回路７１及び相関器７２をｎ個設け、それぞれ区別するために各符号に接尾記号（−１，−２，…，−ｎ）を付している。
【００３１】
遅延回路７１は、制御部１からの理想チャープ信号を、規定された遅延量だけ遅延するものである。なお、各遅延回路７１の遅延量はそれぞれ異なる値に設定されている。この遅延回路７１により遅延された理想チャープ信号は、対応する相関器７２に出力される。
【００３２】
相関器７２は、遅延回路７１毎に設けられ、対応する遅延回路７１からの理想チャープ信号の周波数と、スイッチ６を介した周波数検出回路５からの周波数情報が示す周波数との相関演算を行うものである。この相関器７２による相関演算結果を示す情報（相関演算情報）は、遅延時間検出部７３に出力される。
【００３３】
遅延時間検出部７３は、各相関器７２からの相関演算情報が大きい（通常は最大の）遅延回路７１の遅延量を遅延時間として検出するものである。この遅延時間検出部７３により検出された遅延時間を示す情報（遅延時間情報）は、記録部８に出力される。
【００３４】
次に、上記のように構成されたレーダ用信号波源の動作について説明する。
このレーダ用信号波源の動作は、ＶＣＯ４のＶＦ特性に対する補正値を算出するための校正動作と、運用動作との２つの動作に分けられる。
【００３５】
まず、レーダ用信号波源の校正動作について、図３を参照しながら説明する。
レーダ用信号波源の校正動作では、図３に示すように、まず、スイッチ６は、周波数検出回路５と遅延検出器７とを接続する（ステップＳＴ３０１）。
【００３６】
次いで、制御部１は理想チャープ信号を生成し、変調制御部２はこの理想チャープ信号とＶＣＯ４のＶＦ特性に対する補正値とから周波数制御情報を生成する（ステップＳＴ３０２，３０３）。
【００３７】
次いで、ＤＡＣ３は周波数制御情報に従い周波数制御電圧信号を生成し、ＶＣＯ４は周波数制御電圧信号に応じた周波数で発振してチャープ信号を生成する（ステップＳＴ３０４，３０５）。これにより、ＶＣＯ４は、連続して周波数が変化するチャープ信号を生成する。
【００３８】
次いで、周波数検出回路５は、ＶＣＯ４により生成されたチャープ信号から周波数（瞬時周波数）を検出する（ステップＳＴ３０６）。図４に校正動作での周波数検出回路５の出力例を示す。図４において、破線は理想チャープ信号の周波数の時間変化を示し、実線は周波数検出回路５により検出されたＶＦ特性の補正前のＶＣＯ４出力信号の周波数の時間変化を示している。この図４に示すように、ＶＦ特性の補正前では、ＶＣＯ４の非線形性が観測されている。この周波数検出回路５により検出された周波数を示す情報（周波数情報）は、スイッチ６を介して遅延検出器７に出力される。
【００３９】
ここで、制御部１により生成された理想チャープ信号の周波数ｆｉは、チャープ開始した際の周波数をｆ０、理想チャープ信号の周波数の傾きをα、時刻をｔとすると、次式（１）で表される。
ｆｉ＝ｆ０＋αｔ      （１）
【００４０】
また、周波数検出回路５により検出された周波数ｆｍは、ＶＣＯ４のＶＦ特性の非線形性を含む。そのため、この周波数ｆｍは、理想チャープ信号の周波数ｆｉとは一致しない。また、ＤＡＣ３、ＶＣＯ４及び周波数検出回路５による遅延時間をχとすると、次式（２）の関係性で示すことができる。
ｆｍ≒ｆ０＋α（ｔ＋χ）  （２）
【００４１】
そして、上記の通り、周波数検出回路５により検出された周波数情報が示す周波数と、理想チャープ信号の周波数との間には、遅延時間χが存在する。
【００４２】
そこで、遅延検出器７は、制御部１からの理想チャープ信号の周波数と、スイッチ６を介した周波数検出回路５からの周波数情報が示す周波数とから、上記遅延時間χを検出する（ステップＳＴ３０７）。この際、遅延検出器７では、各遅延回路７１が理想チャープ信号をそれぞれ規定された遅延量だけ遅延し、各相関器７２が対応する遅延回路７１により遅延された理想チャープ信号の周波数と周波数検出回路５からの周波数情報が示す周波数との相関演算を行う。そして、遅延時間検出部７３が各相関器７２からの相関演算結果が大きくなる（通常は最大の）遅延回路７１の遅延量を遅延時間として検出する。この遅延時間検出部７３により検出された遅延時間を示す情報（遅延時間情報）は、記録部８に出力されて記録される。
【００４３】
以上の校正動作により、ＤＡＣ３、ＶＣＯ４及び周波数検出回路５による遅延時間χに相当する遅延量を得ることができる。
なお、この校正動作は、定期的に実施される。
【００４４】
次に、レーダ用信号波源の運用動作について、図５を参照しながら説明する。
レーダ用信号波源の運用動作では、図５に示すように、まず、スイッチ６は、周波数検出回路５と比較器１０とを接続する（ステップＳＴ５０１）。
【００４５】
次いで、制御部１は理想チャープ信号を生成し、変調制御部２はこの理想チャープ信号とＶＣＯ４のＶＦ特性に対する補正値とから周波数制御情報を生成する（ステップＳＴ５０２，５０３）。
【００４６】
次いで、ＤＡＣ３は周波数制御情報に従い周波数制御電圧信号を生成し、ＶＣＯ４は周波数制御電圧信号に応じた周波数で発振してチャープ信号を生成する（ステップＳＴ５０４，５０５）。これにより、ＶＣＯ４は、連続して周波数が変化するチャープ信号をレーダ用信号として外部に出力する。
【００４７】
次いで、周波数検出回路５は、ＶＣＯ４により生成されたチャープ信号から周波数（瞬時周波数）を検出する（ステップＳＴ５０６）。この周波数検出回路５により検出された周波数を示す情報（周波数情報）は、スイッチ６を介して比較器１０に出力される。
【００４８】
一方、遅延回路９は、制御部１からの理想チャープ信号を、記録部８から読出した遅延時間情報が示す遅延時間だけ遅延する（ステップＳＴ５０７）。このとき、遅延回路９から出力される遅延時間τｋだけ遅延した理想チャープ信号の周波数ｆｉは、次式（３）で表される。これにより、周波数検出回路５からの周波数情報が示す周波数ｆｍとほぼ同期した状態となる。
ｆｉ＝ｆ０＋α（ｔ＋τｋ）（３）
【００４９】
次いで、比較器１０は、遅延回路９からの理想チャープ信号と、スイッチ６を介した周波数検出回路５からの周波数情報が示す周波数とを比較し、その周波数差Δｆを検出する（ステップＳＴ５０８）。
【００５０】
次いで、係数処理器１１は、比較器１０からの周波数差情報が示す周波数を理想チャープ信号の周波数の傾きαで除算して、ＶＣＯ４のＶＦ特性に対する補正値（補正時間）を算出する（ステップＳＴ５０９）。この係数処理器１１により算出されたＶＦ特性に対する補正値を示す情報（補正値情報）により、変調制御部２のＬＵＴ２１に記録された補正値情報が更新される。
【００５１】
このように、校正動作を定期的に実施することによって、周波数検出回路５で検出した周波数と理想チャープ信号の周波数との間に存在する遅延時間を定期的に測定し、ＶＦ特性の補正値の計算に用いることができる。すなわち、ＤＡＣ３、ＶＣＯ４及び周波数検出回路５により生じる遅延時間が変動した場合においても精度よく補正を行うことが可能となる。また、閉ループ制御を用いないため、高速なチャープ信号においてもＶＣＯ４の追従が可能となり、ＶＣＯ４の線形性の補償が可能となる。このように、本発明のレーダ用信号波源は、ＬＵＴ２１に基づいて周波数を離散的に掃引するレーダ用信号波源に有用であり、ＶＣＯ４の線形性の補正に適している。
【００５２】
以上のように、この実施の形態１によれば、ＶＣＯ４により生成されたチャープ信号の周波数を検出する周波数検出回路５と、校正動作の際に、理想チャープ信号の周波数と周波数検出回路５により検出された周波数から遅延時間を検出する遅延検出器７と、運用動作の際に、理想チャープ信号の周波数を遅延検出器７により検出された遅延時間だけ遅延する遅延回路９と、遅延回路９により遅延された理想チャープ信号の周波数と周波数検出回路５により検出されたチャープ信号の周波数との周波数差を検出する比較器１０と、比較器１０により検出された周波数差からＶＣＯ４のＶＦ特性に対する補正値を算出する係数処理器１１と、理想チャープ信号と係数処理器１１により算出された補正値とに基づいて、周波数制御電圧信号を制御する変調制御部２とを設けたので、従来構成に対して高速変調が可能であり、また、検出回路の遅延に変動があった場合でも正確な補償が可能となる。
【００５３】
実施の形態２．
実施の形態１では、図２に示すように、遅延検出器７において複数の相関演算処理により遅延時間を検出する場合を示した。それに対し、実施の形態２では、図６に示すように、遅延検出器７においてピーク検出により遅延時間を検出する場合を示す。
【００５４】
図６はこの発明の実施の形態２における遅延検出器７の構成を示す図である。
実施の形態２における遅延検出器７は、図６に示すように、ピークホールド回路７４，７５及び比較器（内部比較器）７６から構成されている。
【００５５】
ピークホールド回路７４は、測定期間内において、制御部１からの理想チャープ信号の周波数が高くなった（通常は最大値となった）時間を検出する。このピークホールド回路７４により検出された周波数が高くなった時間を示す情報（ピーク時間情報）は、比較器７６に出力される。
【００５６】
ピークホールド回路７５は、測定期間内において、スイッチ６を介した周波数検出回路５からの周波数情報が示す周波数が高くなった（通常は最大値となった）時間を検出する。このピークホールド回路７５により検出された周波数が高くなった時間を示す情報（ピーク時間情報）は、比較器７６に出力される。
【００５７】
比較器７６は、ピークホールド回路７４，７５からのピーク時間情報が示す時間を比較して、その時間差を遅延時間として検出するものである。この比較器７６により検出された遅延時間を示す情報（遅延時間情報）は、記録部８に出力されて記録される。
【００５８】
この実施の形態２に係るレーダ用信号波源の校正動作では、遅延検出器７のピークホールド回路７４が、測定期間内において、制御部１からの理想チャープ信号の周波数が高くなった（通常は最大値となった）時間を検出する。この際、所定のタイミングから周波数の測定を開始し、測定した周波数と記憶している周波数との比較を行う。そして、記憶している周波数を超える理想チャープ信号を検出した場合には、そのタイミングでその理想チャープ信号の周波数とその際の時刻を更新する。そして、一定期間経過後に測定を終了し、測定を開始した時点から周波数の高くなった時点までの時間を検出する。
同様に、ピークホールド回路７５でも、スイッチ６を介した周波数検出回路５からの周波数情報が示す周波数が高くなった（通常は最大値となった）時間を検出する。
そして、比較器７６は、ピークホールド回路７４，７５により検出された時間の差を遅延時間として検出する。
【００５９】
以上のように、実施の形態２では、遅延検出器７においてピーク検出により遅延時間を検出するように構成したので、実施の形態１における同様に加え、ピーク検出は相関演算に比べて演算数が少ないため、より簡易なハードウェアにて構成することができる。
【００６０】
実施の形態３．
図７はこの発明の実施の形態３に係るレーダ用信号波源の構成を示す図である。この図７に示す実施の形態３に係るレーダ用信号波源は、図１に示す実施の形態１に係るレーダ用信号波源のスイッチ６及び遅延検出器７を取除いてスイッチ６ｂ及び遅延検出器７ｂを追加し、遅延差検出器１２、微分器１３、スイッチ制御部１４、スイッチ１５及び遅延回路１６を追加したものである。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
【００６１】
スイッチ６ｂは、係数処理器１１からの補正値情報の出力先（変調制御部２側又は遅延検出器７ｂ側）を切替えるものである。ここで、スイッチ６ｂは、レーダ用信号波源が校正動作を行う場合には、係数処理器１１と遅延検出器７ｂとを接続する。一方、レーダ用信号波源が運用動作を行う場合には、係数処理器１１と変調制御部２とを接続する。このスイッチ６ｂの切替え制御は、スイッチ制御部（不図示）により自動で行われる。
【００６２】
遅延検出器７ｂは、スイッチ６ｂを介した係数処理器１１からの補正値情報が示す補正値から、遅延時間を検出するものである。この際、遅延検出器７ｂは、微分器１３からの微分情報により、チャープ信号がアップチャープ信号の場合とダウンチャープ信号の場合とを区別して遅延時間を検出する。この遅延検出器７ｂにより検出されたアップチャープ信号の場合での遅延時間を示す情報（第１遅延時間情報）及びダウンチャープ信号の場合での遅延時間を示す情報（第２遅延時間情報）は記録部８に出力される。
【００６３】
なお、記録部８は、遅延検出器７ｂからの第１，２遅延時間情報、及び遅延差検出器１２からの遅延差情報を記録するメモリである。この記録部８に記録された第１遅延時間情報は遅延回路９により読出され、遅延差情報は遅延回路１６により読出される。
また、遅延回路９は、レーダ用信号波源が校正動作を行う場合には、遅延量を０とする。
【００６４】
遅延差検出器１２は、記録部８から読出した第２遅延時間から第１遅延時間を差し引いた遅延時間差を検出するものである。この遅延差検出器１２により検出された遅延時間差を示す情報（遅延時間差情報）は記録部８に出力される。
【００６５】
微分器１３は、遅延回路９からの理想チャープ信号を微分して、その増減を検出するものである。これにより、理想チャープ信号がアップチャープ信号であるかダウンチャープ信号であるかを検出することができる。この微分器１３による微分結果を示す情報（微分情報）はスイッチ制御部１４及び遅延検出器７ｂに出力される。
【００６６】
スイッチ制御部１４は、スイッチ１５の切替えを制御するものである。ここで、スイッチ制御部１４は、レーダ用信号波源が校正動作を行う場合には、遅延回路９と比較器１０とを接続するようスイッチ１５の切替えを制御する。また、レーダ用信号波源が運用動作を行う場合において、微分器１３からの微分情報がアップチャープ信号であることを示している場合には、遅延回路９と比較器１０とを接続するようスイッチ１５の切替えを制御する。一方、微分情報がダウンチャープ信号であることを示している場合には、遅延回路９と遅延回路１６とを接続するようスイッチ１５の切替えを制御する。
【００６７】
スイッチ１５は、遅延回路９からの理想チャープ信号の出力先（比較器１０側又は遅延回路１６側）を切替えるものである。このスイッチ１５は、スイッチ制御部１４による制御に従い、経路を切替える。
【００６８】
遅延回路１６は、スイッチ１５を介した遅延回路９からの理想チャープ信号を、記録部８から読出した遅延時間差情報が示す遅延時間差だけ遅延するものである。この遅延回路１６により遅延された理想チャープ信号は比較器１０に出力される。
【００６９】
なお、図７に示す構成では、微分器１３が、遅延回路９により遅延された理想チャープ信号の増減を検出している。これは、運用時に理想チャープ信号の増減の切替わりによって遅延時間を切替えようとすると、遅延時間の補償を正しく行えないためであり、補償遅延後の増減の切替わりによって遅延時間を切替える必要があるからである。
【００７０】
次に、上記のように構成されたレーダ用信号波源の動作について、実施の形態１の動作と異なる部分を中心に説明する。
まず、レーダ用信号波源の校正動作について説明する。
この場合、まず、スイッチ１５は、遅延回路９と比較器１０とを接続する。また、遅延回路９は、遅延量が０に設定されている。また、スイッチ６ｂは、係数処理器１１と遅延検出器７とを接続する。
【００７１】
そして、チャープ信号がアップチャープ信号の場合、係数処理器１１は、比較器１０により検出された周波数差Δｆを理想チャープ信号の周波数の傾きαで除算し、各時刻におけるＶＣＯ４のＶＦ特性に対する補正値（補正時間）τｍ（ｔ）を算出する。
次いで、遅延検出器７ｂは、この補正値τｍ（ｔ）に対して平均処理を行い、遅延時間τｋを検出する。このアップチャープ信号での遅延時間τｋを示す第１遅延時間情報は記録部８に記録される。
【００７２】
また、チャープ信号がダウンチャープ信号の場合にも同様に、係数処理器１１は、比較器１０により検出された周波数差Δｆを理想チャープ信号の周波数の傾きαで除算し、各時点におけるＶＣＯ４のＶＦ特性に対する補正値τｍ'（ｔ）を算出する。
次いで、遅延検出器７ｂは、この補正値τｍ’（ｔ）に対して平均処理を行い、遅延時間τｋ’を検出する。このダウンチャープ信号での遅延時間τｋ’を示す第２遅延時間情報は記録部８に記録される。
【００７３】
ここで、ＤＡＣ３、ＶＣＯ４及び周波数検出回路５で生じる遅延時間が、アップチャープ信号とダウンチャープ信号とで異なる場合（すなわち、ヒステリシスがある場合）には、この差についても補償が必要となる。そこで、遅延差検出器１２は、次式（４）より、ダウンチャープ信号での遅延時間τｋ’からアップチャープ信号での遅延時間τｋを差し引いた遅延時間差Δτｋを検出する。この遅延差検出器１２により検出された遅延時間差を示す情報（遅延時間差情報）は記録部８に記録される。
Δτｋ＝τ’ｋ−τｋ    （４）
【００７４】
次に、レーダ用信号波源の運用動作について説明する。
この場合、遅延回路９は、記録部８に記録されたアップチャープ信号での遅延時間τｋを遅延量として設定する。また、遅延回路１６は、記録部８に記録された遅延時間差Δτｋを遅延量として設定する。なお、ダウンチャープ信号での遅延時間τ’ｋよりもアップチャープ信号での遅延時間τｋの方が大きい場合には、遅延回路１６への設定遅延を負数とする。
【００７５】
そして、遅延回路９は、制御部１からの理想チャープ信号を遅延時間τｋだけ遅延させる。
次いで、微分器１３は遅延回路９からの理想チャープ信号を微分して、その増減を検出し、スイッチ制御部１４はこの微分情報からスイッチ１５の切替えを制御する。ここで、理想チャープ信号の微分結果の符号が正の場合（アップチャープ信号である場合）には、スイッチ制御部１４は、遅延回路９と比較器１０とを接続するようスイッチ１５の切替えを制御する。
【００７６】
一方、理想チャープ信号の微分結果の符号が負の場合（ダウンチャープ信号である場合）には、スイッチ制御部１４は、遅延回路９と遅延回路１６とを接続するようスイッチ１５の切替えを制御する。これにより、ダウンチャープ信号の場合には、遅延回路１６で、さらに遅延時間差Δτｋだけ遅延される。これにより、ヒステリシスを補償することができる。
【００７７】
以上のように、この実施の形態３によれば、遅延検出器７ｂによりアップチャープ信号とダウンチャープ信号の場合を区別して遅延時間を検出し、運用動作において、アップチャープ信号の場合には遅延回路９により遅延し、ダウンチャープ信号の場合には遅延回路９，１６により遅延するように構成したので、実施の形態１における効果に加え、アップチャープ信号とダウンチャープ信号とで遅延時間が異なる場合においても、遅延時間の補償が可能となる。その結果、精度よくＶＣＯ４の出力周波数を補償することが可能となる。
【００７８】
実施の形態４．
図８はこの発明の実施の形態４に係るレーダ用信号波源の構成を示す図である。この図８に示す実施の形態４に係るレーダ用信号波源は、図１に示す実施の形態１に係るレーダ用信号波源からスイッチ６を取除き、終端器１７、スイッチ制御部１８及びスイッチ１９を追加したものである。なお、遅延検出器７は、周波数検出回路５と比較器１０間に接続されている。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
【００７９】
終端器１７は、入力された信号を終端するものである。
スイッチ制御部１８は、スイッチ１９の切替えを制御するものである。ここで、スイッチ制御部１８は、理想チャープ信号の周期に同期してスイッチ１９の切替えを制御する。図８では、遅延検出器７を介して理想チャープ信号の周期を検出している。
スイッチ１９は、ＶＣＯ４からのチャープ信号（レーダ用信号）の出力先（外部又は終端器１７側）を切替えるものである。このスイッチ１９は、スイッチ制御部１８による制御に従い、経路を切替える。このスイッチ１９により、レーダ用信号波源の動作を校正動作又は運用動作に自動的に切替えることができる。
【００８０】
次に、上記のように構成されたレーダ用信号波源の動作について説明する。
まず、レーダ用信号波源の校正動作について説明する。
この場合、スイッチ１９は、ＶＣＯ４と終端器１７とを接続する。その他の動作は、実施の形態１と同様であり、遅延検出器７において、相関演算処理によって、ＤＡＣ３、ＶＣＯ４及び周波数検出回路５で生じる遅延時間を検出することができる。
【００８１】
なお、制御部１からは理想チャープ信号が周期的に出力されており、初回の遅延時間の更新処理が終了したタイミングで、スイッチ１９は、ＶＣＯ４と外部への接続線との接続に切替える。これにより、レーダ用信号波源を運用状態に移行することができる。
【００８２】
運用動作は実施の形態１と同様であり、比較器１０において、周波数検出回路５からの周波数情報が示す周波数と、遅延回路９からの理想チャープ信号の周波数とが比較され、その周波数差が出力される。そして、係数処理器１１が、この周波数差に基づいてＶＦ特性に対する補正データを算出する。
また、遅延検出器７では、チャープ信号の周期毎に遅延時間を更新し、記録部８に記録させる。そして、遅延回路９で設定される遅延時間が周期毎に更新される。
【００８３】
以上のように、この実施の形態４によれば、理想チャープ信号の周期毎に、ＶＣＯ４からの出力信号を外部又は終端器１７に出力させるよう経路を切替えるスイッチ１９を設けたので、実施の形態１の効果に加え、ＤＡＣ３、ＶＣＯ４及び周波数検出回路５で生じる遅延時間を随時更新することができる。その結果、外部環境の温度変化等による変化が生じた場合においても影響なくＶＦ特性を補正することが可能となる。
【００８４】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００８５】
１  制御部、２  変調制御部、３  デジタルアナログ変換器（ＤＡＣ）、４  電圧制御発振器（ＶＣＯ）、５  周波数検出回路、６，６ｂ，１５，１９  スイッチ、７，７ｂ  遅延検出器、８  記録部、９  遅延回路、１０  比較器、１１  係数処理器、１２  遅延差検出器、１３  微分器、１４，１８  スイッチ制御部、１６  遅延回路、１７  終端器、２１  ＬＵＴ、７１  遅延回路（内部遅延回路）、７２  相関器、７３  遅延時間検出部、７４，７５  ピークホールド回路、７６  比較器（内部比較器）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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