(57)【特許請求の範囲】
【請求項１】
メモリシステムであって、当該メモリシステムは、
少なくとも第１のクロック信号及び反転された第１のクロック信号を生成するメモリ制御装置と、
前記メモリ制御装置に結合されるメモリモジュールであって、該メモリモジュールは、前記メモリ制御装置から第１対の信号線を介して少なくとも前記第１のクロック信号及び前記反転された第１のクロック信号を受け取る、メモリモジュールと、を有しており、
前記メモリモジュールは、抵抗デバイスを含む第１の終端モジュールを含み、前記第１対の信号線の信号線は、前記第１の終端モジュールの前記抵抗デバイスを介して互いに電気的に結合され、前記抵抗デバイスは、金属酸化膜半導体（ＭＯＳ）抵抗器を含み、該ＭＯＳ抵抗器の抵抗は、前記第１対の信号線のインピーダンスに基づいて調整可能であり、前記ＭＯＳ抵抗器は、互いに電気的に直接接続された第１及び第２のＭＯＳ抵抗器を含み、前記第１対の信号線の信号線は、それぞれ、前記直接接続された第１及び第２のＭＯＳ抵抗器の一端及び他端に直接的に接続され、
当該メモリシステムは、ダイナミックランダムアクセスメモリ（DRAM）システムであり、第１の終端モジュールは、オンダイ終端(on-die  termination)であり、
前記メモリモジュールは、前記メモリ制御装置からコマンド信号を受け取るとともに前記第１のクロック信号を用いて、後続の信号処理のために前記コマンド信号をサンプリングして記憶する、
メモリシステム。
【請求項２】
前記メモリモジュールは、該メモリモジュールの２つのパッドで前記第１のクロック信号及び前記反転された第１のクロック信号をそれぞれ受け取り、前記第１の終端モジュールは、前記メモリモジュール内の２つのパッドの間に電流経路を含む、請求項１に記載のメモリシステム。
【請求項３】
前記第１の終端モジュールの前記抵抗デバイスは、
ＭＯＳ抵抗器である第１の終端抵抗であって、該第１の終端抵抗の第１のノードが、前記第１のクロック信号を受け取るためのものである、第１の終端抵抗と、
別のＭＯＳ抵抗器である第２の終端抵抗であって、該第２の終端抵抗の第１のノードが、前記反転された第１のクロック信号を受け取るためのものであり、前記第２の終端抵抗の第２のノードが、前記第１の終端抵抗の第２のノードに結合される、第２の終端抵抗と、を有する、
請求項１に記載のメモリシステム。
【請求項４】
前記メモリモジュールは、第２のクロック信号及び反転された第２のクロック信号をさらに生成し、前記メモリモジュールは、前記メモリ制御装置から第２対の信号線を介して前記第２のクロック信号及び前記反転された第２のクロック信号をさらに受け取り、
前記メモリモジュールは、第２の終端モジュールをさらに有し、前記第２対の信号線の信号線は、第２の終端抵抗モジュールを介して互いに電気的に結合される、請求項１に記載のメモリシステム。
【請求項５】
前記第２の終端モジュールは、オンダイ終端である、請求項４に記載のメモリシステム。
【請求項６】
前記第２のクロック信号は、前記メモリモジュール内のデータ信号ラッチ用である、請求項５に記載のメモリシステム。
【請求項７】
メモリモジュールであって、当該メモリモジュールは、
メモリ制御装置から第１対の信号線を介して少なくとも第１のクロック信号及び反転された第１のクロック信号を受け取るメモリインターフェイス回路と、
前記メモリインターフェイス回路に結合される第１の終端モジュールであって、前記第１対の信号線の信号線は、前記第１の終端モジュールの抵抗デバイスを介して互いに電気的に結合され、前記抵抗デバイスは、金属酸化膜半導体（ＭＯＳ）抵抗器を含み、該ＭＯＳ抵抗器の抵抗は、前記第１対の信号線のインピーダンスに基づいて調整可能であり、第１及び第２のＭＯＳ抵抗器から構成される前記ＭＯＳ抵抗器は、前記第１対の信号線の間で電気的に直接接続される、第１の終端モジュールと、を有しており、
当該メモリモジュールは、ダイナミックランダムアクセスメモリ（DRAM）メモリモジュールであり、前記第１の終端モジュールは、オンダイ終端であり、
当該メモリモジュールは、前記メモリ制御装置からコマンド信号を受け取るとともに前記第１のクロック信号を用いて、後続の信号処理のために前記コマンド信号をサンプリングして記憶する、
メモリモジュール。
【請求項８】
前記メモリインターフェイス回路は、前記第１のクロック信号及び前記反転された第１のクロック信号をそれぞれ受け取るための２つのパッドを有しており、前記第１の終端モジュールは、前記２つのパッド間に電流経路を形成する、請求項７に記載のメモリモジュール。
【請求項９】
前記第１の終端モジュールの前記抵抗デバイスは、
ＭＯＳ抵抗器である第１の終端抵抗であって、該第１の終端抵抗の第１のノードが、前記第１のクロック信号を受け取るためのものである、第１の終端抵抗と、
別のＭＯＳ抵抗器である第２の終端抵抗であって、該第２の終端抵抗の第１のノードが、前記反転された第１のクロック信号を受け取るためのものであり、前記第２の終端抵抗の第２のノードが、前記第１の終端抵抗の第２のノードに結合される、第２の終端抵抗と、を有する、
請求項７に記載のメモリモジュール。
【請求項１０】
前記メモリインターフェイス回路は、前記メモリ制御装置から第２対の信号線を介して第２のクロック信号及び反転された第２のクロック信号をさらに受け取り、
前記メモリモジュールは、第２の終端モジュールをさらに有し、前記第２対の信号線の信号線は、第２の終端抵抗モジュールを介して互いに電気的に結合される、請求項７に記載のメモリモジュール。
【請求項１１】
前記第２の終端モジュールは、オンダイ終端である、請求項１０に記載のメモリモジュール。
【請求項１２】
前記第２のクロック信号は、前記メモリモジュール内のデータ信号ラッチ用である、請求項１１に記載のメモリモジュール。
【請求項１３】
メモリモジュールの制御方法であって、前記メモリモジュールは、終端モジュールを含み、前記メモリモジュールは、ダイナミックランダムアクセスメモリ（DRAM）メモリモジュールであり、前記終端モジュールは、オンダイ終端であり、当該制御方法は、
メモリ制御装置から第１対の信号線を介してクロック信号及び反転されたクロック信号を受け取るステップと、
前記メモリモジュール内の終端モジュールの抵抗デバイスを介して前記クロック信号を前記反転されたクロック信号に結合するステップであって、前記抵抗デバイスは、金属酸化膜半導体（ＭＯＳ）抵抗器を含み、該ＭＯＳ抵抗器の抵抗は、前記第１対の信号線のインピーダンスに基づいて調整可能であり、前記ＭＯＳ抵抗器は、互いに電気的に直接接続された第１及び第２のＭＯＳ抵抗器を含み、前記第１対の信号線の信号線は、それぞれ、前記直接接続された第１及び第２のＭＯＳ抵抗器の一端及び他端に直接的に接続される、結合するステップと、
前記メモリ制御装置からコマンド信号を受け取るステップと、
前記クロック信号を用いて、後続の信号処理のために前記コマンド信号をサンプリングして記憶するステップと、を含む
制御方法。
【請求項１４】
前記メモリモジュールは、該メモリモジュールの２つのパッドで前記クロック信号及び前記反転されたクロック信号をそれぞれ受け取り、
前記終端モジュールを介して前記クロック信号を前記反転されたクロック信号に結合するステップは、前記２つのパッド間に電流経路を形成するために、前記終端モジュールを介して前記クロック信号を前記反転されたクロック信号に結合するステップを含む、請求項１３に記載の制御方法。
【請求項１５】
前記終端モジュールは、ＭＯＳ抵抗器である第１の終端抵抗及び第２の終端抵抗を含み、前記第１の終端抵抗の第１のノードが、前記クロック信号を受け取るためのものであり、前記第２の終端抵抗の第１のノードが、前記反転されたクロック信号を受け取るためのものであり、
前記終端モジュールを介して前記クロック信号を前記反転されたクロック信号に結合するステップは、前記第２の終端抵抗の第２のノードを前記第１の終端抵抗の第２のノードに結合するステップを含む、請求項１３に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、メモリシステムの終端トポロジー及び関連するメモリモジュール及び制御方法に関する。
【背景技術】
【０００２】
従来のダイナミックランダムアクセスメモリ（DRAM）モジュールは、一般的に、信号線のインピーダンス整合のためのオンダイ終端(on-die  termination)を含み、このオンダイ終端を使用することによって信号ひずみを低減することができる。従来のオンダイ終端は、一般的に、接地電圧等の基準電圧に接続されるが、この設計では信号品質を最適化することができない。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、本発明の目的は、上述した問題を解決するために、信号品質をより改善することができるオンダイ終端トポロジーを提供することである。
【課題を解決するための手段】
【０００４】
本発明の一実施形態によれば、メモリシステムは、メモリ制御装置及びメモリモジュールを有し、メモリ制御装置は、少なくとも第１のクロック信号及び反転された第１のクロック信号を生成するように構成され、メモリモジュールは、メモリ制御装置から少なくとも第１のクロック信号及び反転された第１のクロック信号を受け取るように構成される。さらに、メモリモジュールは、終端モジュールを含み、第１のクロック信号は、終端モジュールを介して反転されたクロック信号に結合される。
【０００５】
本発明の別の実施形態によれば、メモリモジュールは、メモリインターフェイス回路及び第１の終端モジュールを含み、メモリインターフェイス回路は、メモリ制御装置から少なくとも第１のクロック信号及び反転された第１のクロック信号を受け取るように構成され、第１のクロック信号は、第１の終端モジュールを介して反転された第１のクロック信号に結合される。
【０００６】
本発明の別の実施形態によれば、メモリモジュールの制御方法であって、メモリモジュールは、終端モジュールを含み、この制御方法は、メモリ制御装置からクロック信号及び反転されたクロック信号を受け取るステップと、メモリモジュール内の終端モジュールを介してクロック信号を反転されたクロック信号に結合するステップとを含む。
【０００７】
本発明のこれらの目的及び他の目的は、様々な図及び図面に示される好適な実施形態についての以下の詳細な説明を読めば、当業者には明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態によるメモリシステムを示す図である。
【図２】本発明の一実施形態によるメモリシステムのオンダイ終端設計を示す図である。
【図３】本発明の別の実施形態によるメモリシステムのオンダイ終端設計を示す図である。
【発明を実施するための形態】
【０００９】
特定のシステム構成要素を指すために、特定の用語が以下の詳細な説明及び特許請求の範囲全体に亘って使用される。当業者であれば理解するように、製造業者は、構成要素を異なる名称で呼ぶことがある。この文献では、名前は異なるが機能が異なることのない構成要素を区別するつもりはない。以下の詳細な説明及び特許請求の範囲において、「含む、有する（including）」及び「備える、有する、含む（comprising）」という用語は、制限なしで使用されるため、「〜を含むが、・・・に限定されるものではない」を意味すると解釈すべきである。「結合する(couple,  couples)」という用語は、間接的又は直接的な電気的接続を意味するものとする。従って、第１のデバイスが第２のデバイスに結合される場合に、その接続は、直接的な電気的接続によるか、又は他のデバイス及び接続を介した間接的な電気的接続によって行われ得る。
【００１０】
図１を参照されたい。図１は、本発明の一実施形態によるメモリシステム１００を示す図である。図１に示されるように、メモリシステム１００は、メモリ制御装置１１０と、電源電圧ＶＤＤによって電力供給されるメモリモジュール１２０とを有しており、ここでメモリモジュール１２０は、メモリインターフェイス回路１２２、制御回路１２４、及びメモリアレイ１２６を含む。この実施形態では、メモリ制御装置１１０及びメモリモジュール１２０は、複数の接続線を介して接続され、ここで接続線は、複数の双方向データ信号ＤＱ、書込みクロック信号ＷＣＫ、反転された書込みクロック信号ＷＣＫＢ、複数のコマンド信号ＣＭＤ、クロック信号ＣＬＫ、及び反転されたクロック信号ＣＫＢを送信するために使用される。一実施形態では、メモリシステム１００は、ＤＲＡＭシステム等の揮発性メモリシステムであり、メモリ制御装置１１０は、ＤＲＡＭメモリ制御装置であり、メモリモジュール１２０は、ＤＲＡＭメモリモジュールである。
【００１１】
ＤＲＡＭシステムによってメモリシステム１００を実現する場合に、コマンド信号は、少なくとも行アドレスストローブ信号(strobe)、列アドレスストローブ信号、及び書込み許可信号を含むことができる。また、書込みクロック信号ＷＣＫ及び反転された書込みクロック信号ＷＣＫＢは、データ信号（ＤＱｓ）をメモリモジュール１２０にラッチするために配置され、クロック信号ＣＬＫ及び反転されたクロック信号ＣＬＫＢは、コマンド信号（ＣＭＤｓ）をメモリモジュール１２０にラッチするために配置され、及び書込みクロック信号ＷＣＫの周波数は、クロック信号ＣＬＫの周波数以上である。例えば、メモリモジュール１２０は、書込みクロック信号ＷＣＫ及び反転された書込みクロック信号ＷＣＫＢを使用して、後続の信号処理のためにデータ信号をサンプリングして記憶することができ、メモリモジュール１２０は、クロック信号ＣＬＫ及び反転されたクロック信号ＣＬＫＢを使用して、後続の信号処理のためにコマンド信号をサンプリングして記憶することができる。
【００１２】
メモリシステム１００の動作において、メモリ制御装置１１０は、ホスト又はプロセッサから要求を受け取り、データ信号ＤＱ、コマンド信号ＣＭＤ、クロック信号ＣＬＫ、反転されたクロック信号ＣＬＫＢ、書込みクロック信号ＷＣＫ、及び反転された書込みクロック信号ＷＣＫＢの少なくとも一部を送信して、メモリモジュール１２０にアクセスするように構成される。また、メモリ制御装置１１０は、アドレスデコーダ、処理回路、書込み／読出しバッファ、制御ロジック及びアービタ(arbiter)を含み、関連する動作を実行することができる。メモリインターフェイス回路１２２は、複数のパッド／ピン及び関連する受信回路を含み、メモリインターフェイス回路１２２は、メモリ制御装置１１０からデータ信号ＤＱ、書込みクロック信号ＷＣＫ、反転された書込みクロック信号ＷＣＫＢ、コマンド信号ＣＭＤ、クロック信号ＣＬＫ、及び反転されたクロック信号ＣＬＫＢを受け取り、受け取った信号を制御回路１２４に選択的に出力する。制御回路１２４は、読出し／書込み制御装置、行デコーダ、及び列デコーダを含むことができ、制御回路１２４は、メモリインターフェイス回路１２２から信号を受け取って、メモリアレイ１２６にアクセスするように構成される。
【００１３】
本発明の実施形態は、オンダイ終端の接続に焦点を当てているので、他の要素についての詳細な説明はここでは省略する。
【００１４】
図２を参照されたい。図２は、本発明の一実施形態によるメモリシステム１００のオンダイ終端設計を示す図である。図２に示されるように、メモリモジュール１２０は、２つの終端抵抗ＯＤＴ１及びＯＤＴ２を含み、２つの終端抵抗ＯＤＴ１、ＯＤＴ２が、互いに接続され、書込みクロック信号ＷＣＫがダイ上の反転された書込みクロック信号ＷＣＫＢに接続される。この実施形態では、２つの終端抵抗ＯＤＴ１及びＯＤＴ２は、金属酸化物半導体（MOS）、金属ワイヤ、ポリシリコン、又は抵抗を較正／調整可能な任意の他の適切な抵抗器によって実現され、２つの終端抵抗ＯＤＴ１及びＯＤＴ２は、接地電圧又は電源電圧等のバイアス電圧に接続されていない。詳細には、書込みクロック信号ＷＣＫが高電圧レベルであり、且つ反転された書込みクロック信号ＷＣＫＢが低電圧レベルであるときに、電流が、ドライバ２０１、チャネル２１０＿１、パッドＮ１、２つの終端抵抗ＯＤＴ１及びＯＤＴ２、パッドＮ２、チャネル２１０＿２からドライバ２０２に流れ、書込みクロック信号ＷＣＫが低電圧レベルであり、且つ反転された書込みクロック信号ＷＣＫＢが高電圧レベルであるときに、電流が、ドライバ２０２、チャネル２１０＿２、パッドＮ２、２つの終端抵抗ＯＤＴ１及びＯＤＴ２、パッドＮ１、チャンネル２１０_１からドライバ２０１に流れる。この実施形態では、チャンネル２１０＿１及び２１０＿２は、パッケージ又はプリント回路基板（PCB）上の送信線であってもよい。
【００１５】
また、図２に示される終端抵抗の数は、例示を目的としたものに過ぎず、本発明を限定するものではない。メモリモジュール１２０が、書込みクロック信号ＷＣＫを反転された書込みクロック信号ＷＣＫＢに接続するような少なくとも１つの終端抵抗を有する限り、メモリモジュール１２０内の終端抵抗の数は、設計要件に従って決定することができる。
【００１６】
図２に示されるオンダイ終端設計を使用することによって、インピーダンス整合をより正確にすることができ、信号の反射を低減して信号の完全性を改善することができる。
【００１７】
図２は、メモリモジュール１２０が、書込みクロック信号ＷＣＫを反転された書込みクロック信号ＷＣＫＢに接続するために２つの終端抵抗ＯＤＴを含むことを示す。別の実施形態では、メモリモジュール１２０は、クロック信号ＣＬＫを反転されたクロック信号ＣＬＫＢに接続するための他の終端抵抗ＯＤＴをさらに含むことができる。図３を参照すると、メモリモジュール１２０は、終端抵抗ＯＤＴ３及びＯＤＴ４をさらに有しており、終端抵抗ＯＤＴ３及びＯＤＴ４は、互いに接続され、クロック信号ＣＬＫを反転されたクロック信号ＣＬＫＢに接続するのを可能にする。この実施形態では、終端抵抗ＯＤＴ３及びＯＤＴ４は、ＭＯＳ、金属ワイヤ、ポリシリコン、又は抵抗を較正／調整可能である任意の他の適切な抵抗器によって実現することができ、終端抵抗ＯＤＴ３及びＯＤＴ４は、接地電圧又は電源電圧等のバイアス電圧に接続されていない。詳細には、クロック信号ＣＬＫが高電圧レベルであり、且つ反転されたクロック信号ＣＬＫＢが低電圧レベルであるときに、電流が、ドライバ２０３、チャネル２１０＿３、パッドＮ３、２つの終端抵抗ＯＤＴ３及びＯＤＴ４、パッドＮ４、チャネル２１０＿４からドライバ２０４に流れ、クロック信号ＣＬＫが低電圧レベルであり、且つ反転されたクロック信号ＣＬＫＢが高電圧レベルであるときに、電流が、ドライバ２０４、チャネル２１０＿４、パッドＮ４、２つの終端抵抗ＯＤＴ３及びＯＤＴ４、パッドＮ３、チャネル２１０＿３からドライバ２０３に流れる。この実施形態では、チャネル２１０＿３及び２１０＿４は、パッケージ又はＰＣＢ上の送信線であってもよい。
【００１８】
さらに、図３に示される終端抵抗の数は、例示を目的としたものに過ぎず、本発明を限定するものではない。メモリモジュール１２０が、クロック信号ＣＬＫを反転されたクロック信号ＣＬＫＢに接続するような少なくとも１つの終端抵抗を有する限り、メモリモジュール１２０内の終端抵抗の数は、設計者の検討に従って決定することができる。
【００１９】
簡単に要約すると、本発明のオンダイ終端トポロジーにおいて、クロック信号をダイの反転されたクロック信号に接続することができる。従って、インピーダンス整合をより正確にすることができ、信号の反射を低減して信号の完全性を改善することができる。
【００２０】
当業者であれば、本発明の教示を記憶に留めながら、装置及び方法の多数の改変及び変更を行うことができることを容易に理解するであろう。従って、上記の開示は、添付の特許請求項の範囲及び境界によってのみ限定されると解釈すべきである。
【符号の説明】
【００２１】
１００      メモリシステム
１１０      メモリ制御装置
１２０      メモリモジュール
１２２      メモリインターフェイス回路
１２４      制御回路
１２６      メモリアレイ
１２０      メモリモジュール
２０１      ドライバ
２０２      ドライバ
２０３      ドライバ
２０４      ドライバ
２１０＿１  チャネル
２１０＿２  チャネル
２１０＿３  チャネル
２１０＿４  チャネル
ＷＣＫ      書込みクロック信号
ＷＣＫＢ    反転された書込みクロック信号
ＤＱ        データ信号
ＣＬＫ      クロック信号
ＣＬＫＢ    反転されたクロック信号
ＣＭＤ      コマンド信号
ＯＤＴ１    終端抵抗
ＯＤＴ２    終端抵抗
ＯＤＴ３    終端抵抗
ＯＤＴ４    終端抵抗
Ｎ１        パッド
Ｎ２        パッド
Ｎ３        パッド
Ｎ４        パッド
【図１】
0006429097.tif 000002
【図２】
0006429097.tif 000003
【図３】
0006429097.tif 000004