(57)【特許請求の範囲】
【請求項１】
ソース電極とゲート電極とバックゲート電極とが出力端子に接続され、ドレイン電極が接地電極に接続される第１ＰＭＯＳトランジスタと、
ソース電極とバックゲート電極とが電圧入力端子に接続され、ドレイン電極が前記出力端子に接続され、ゲート電極が接地電極に接続される第２ＰＭＯＳトランジスタとを具備し、
前記第２ＰＭＯＳトランジスタの閾値電圧は、前記第１ＰＭＯＳトランジスタの閾値電圧よりも大きいことを特徴とする電圧検出回路。
【請求項２】
請求項１に記載した電圧検出回路において、
前記電圧入力端子と接地電極との間に直列に接続されるダイオード接続された複数のＭＯＳトランジスタで構成される第１多段ダイオードと、
前記第１多段ダイオードの各々の分圧電圧を選択する第１マルチプレクサとを具備し、
前記第２ＭＯＳトランジスタのソース電極が接続される電圧入力端子が、前記第１マルチプレクサの出力端子であることを特徴とする電圧検出回路。
【請求項３】
請求項２に記載した電圧検出回路において、
論理積ゲートと、
ソース電極とゲート電極とバックゲート電極とが前記論理積ゲートの一方の入力端子に接続され、ドレイン電極が接地電極に接続される第３ＰＭＯＳトランジスタと、
ソース電極とバックゲート電極とが前記電圧入力端子に接続され、ドレイン電極が前記論理積ゲートの一方のゲートに接続され、ゲート電極が接地電極に接続される第４ＰＭＯＳトランジスタとを具備し、
前記論理積ゲートの他方のゲートに前記第１ＰＭＯＳトランジスタのドレイン電極と前記第２ＰＭＯＳトランジスタのソース電極とが接続され、当該論理積ゲートの一方のゲートを構成する並列に接続されたＰＭＯＳトランジスタの閾値電圧が、当該論理積ゲートの並列に接続された他のＰＭＯＳトランジスタの閾値電圧よりも低いことを特徴とする電圧検出回路。
【請求項４】
請求項１に記載した電圧検出回路において、
前記電圧入力端子と接地電極との間に直列に接続されるダイオード接続された複数のＰＭＯＳトランジスタで構成される第１多段ダイオードと、
前記第１多段ダイオードの各々の分圧電圧を選択する第１マルチプレクサと、
前記電圧入力端子と接地電極との間の電圧から基準電圧を生成する基準電圧部と、
前記第１マルチプレクサの出力する前記分圧電圧と前記基準電圧とを比較するコンパレータと、
論理積ゲートと、
ソース電極とゲート電極とバックゲート電極とが前記論理積ゲートの一方の入力端子に接続され、ドレイン電極が接地電極に接続される第３ＰＭＯＳトランジスタと、
ソース電極とバックゲート電極とが前記電圧入力端子に接続され、ドレイン電極が前記論理積ゲートの一方のゲートに接続され、ゲート電極が前記接地電極に接続される第４ＰＭＯＳトランジスタとを具備し、
前記論理積ゲートの一方のゲートに前記コンパレータの出力が接続され他方のゲートに前記前記第３ＰＭＯＳトランジスタのソース電極が接続され、当該論理積ゲートの他方のゲートを構成する並列に接続されたＰＭＯＳトランジスタの閾値電圧が、当該論理積ゲートの並列に接続された他のＰＭＯＳトランジスタの閾値電圧よりも低いことを特徴とする電圧検出回路。
【請求項５】
請求項４に記載した電圧検出回路において、
前記基準電圧部の出力と接地電極との間に直列に接続されるダイオード接続された複数のＰＭＯＳトランジスタで構成される第２多段ダイオードと、
前記第２多段ダイオードの各々の分圧電圧を選択する第２マルチプレクサとを具備し、
前記第２マルチプレクサの出力が前記コンパレータに接続されることを特徴とする電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力で所定の電圧を検出する電圧検出回路に関する。
【背景技術】
【０００２】
例えば、周りの環境から微小なエネルギーを収穫（ハーベスト）して電力に変換するエネルギーハーベスティングの分野において、太陽電池や熱電素子等から給電を受ける場合、それらの発電素子が発電しているのか否かを見極める必要がある。発電の有無を検出するためには、電圧検出回路が用いられる。
【０００３】
例えばゼーベック効果を応用した熱電素子では、２℃の温度差で得られる出力電圧は約100ｍＶである。また、出力電力は微小である。よって、その発電の有無を検出する電圧検出回路の消費電力は、なるべく低消費電力なものが望まれる。
【０００４】
低消費電力な電圧検出回路としては、例えば非特許文献１に開示されたものが知られている。その電圧検出回路は、ダイオードチェーンによる電圧分割器、1ｎＡ以下で動作するラッチ部分を有する電流検出回路、及びヒステリシスコンパレータから構成される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T.Shimamura, M.Ugajin, K Suzuki, K.Ono, N. Sato, K. Kuwabara, H. Morimura, and S. Mutoh, “Nano-watt power management and vibration sensing on a dust-size batteryless sensor node for ambient intelligence application,” IEEE International Solid-State Circuits Conference Dig. Tech. Papers, pp. 501-505, Feb. 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の電圧検出回路は、電流検出回路のラッチ部分の温度依存性が大きいため、検出電圧の温度変化が大きくなるという課題がある。
【０００７】
本発明は、この課題に鑑みてなされたものであり、低消費電力で且つ検出電圧の温度変化の小さい電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の電圧検出回路は、ソース電極とゲート電極とバックゲート電極とが出力端子に接続され、ドレイン電極が接地電極に接続される第１ＰＭＯＳトランジスタと、ソース電極とバックゲート電極とが電圧入力端子に接続され、ドレイン電極が前記出力端子に接続され、ゲート電極が接地電極に接続される第２ＰＭＯＳトランジスタとを具備し、前記第２ＰＭＯＳトランジスタの閾値電圧は、前記第１ＰＭＯＳトランジスタの閾値電圧よりも大きいことを要旨とする。
【発明の効果】
【０００９】
本発明の電圧検出回路によれば、電圧検出に要する消費電流を小さくすることが出来る。また、温度依存性の大きいラッチ部分を具備せず、閾値電圧の差を検出するので、低消費電力で且つ検出電圧の温度変化の小さい電圧検出回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態の電圧検出回路１の機能構成例を示す図である。
【図２】電圧検出回路１の検出電圧（反転閾値電圧）の温度特性を示すグラフである。
【図３】電圧検出回路１の消費電力の特性例を示すグラフである。
【図４】本発明の第２実施形態の電圧検出回路２の機能構成例を示す図である。
【図５】電圧検出回路２の第１多段ダイオードの出力と検出電圧との関係を示すグラフである。
【図６】分割（ｄＸ）と反転閾値電圧ＶＳとの関係を示すグラフである。
【図７】トランスファーゲート４０Ｘの他の構成例を示す図である。
【図８】本発明の第３実施形態の電圧検出回路３の機能構成例を示す図である。
【図９】電圧検出回路３の出力するＶＤＥＴＥＣＴの例を示すグラフである。
【図１０】電圧検出回路３の変形例の電圧検出回路４の機能構成例を示す図である。
【図１１】本発明の第４実施形態の電圧検出回路５の機能構成例を示す図である。
【図１２】基準電圧部９０の具体例を示す図である。
【図１３】コンパレータ１００の構成例を示す図である。
【図１４】本発明の第５実施形態の電圧検出回路６の機能構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下、この発明の実施の形態を図面を参照して説明する。複数の図面中同一のものには
同じ参照符号を付し、説明は繰り返さない。
【００１２】
〔第１実施形態〕
図１に、第１実施形態の電圧検出回路１の機能構成例を示す。本実施形態の電圧検出回路１は、第１ＰＭＯＳトランジスタ１０と、第２ＰＭＯＳトランジスタ２０とを具備する。
【００１３】
第１ＰＭＯＳトランジスタ１０は、ソース電極とゲート電極とバックゲート電極とが出力端子βに接続され、ドレイン電極が接地電極γに接続される。第２ＰＭＯＳトランジスタ２０は、ソース電極とバックゲート電極とが電圧入力端子αに接続され、ドレイン電極が前記出力端子βに接続され、ゲート電極が前記接地電極γに接続される。電圧入力端子αは、外部の例えば熱電素子等のエネルギーハーベストデバイスから給電を受ける端子である。第２ＰＭＯＳトランジスタ２０の閾値電圧ＶＴＨ２は、第１ＰＭＯＳトランジスタ１０の閾値電圧ＶＴＨ１よりも大きい。
【００１４】
電圧入力端子αの電圧Ｖαが低い場合、第１ＰＭＯＳトランジスタ１０のリーク電流の大きさが、第２ＰＭＯＳトランジスタ２０のリーク電流よりも大きい。そのため、出力端子βの電圧Ｖβは、接地電極γの電圧と同電位である。以降、各端子の電圧は、単にＶα，Ｖβ，Ｖγ等と表記する場合がある。他の電圧の表記も同様である。
【００１５】
Ｖαがある電圧まで高くなると第２ＰＭＯＳトランジスタ２０のゲート−ソース間に十分な電圧がかかり、第２ＰＭＯＳトランジスタ２０のリーク電流の大きさが、第１ＰＭＯＳトランジスタ１０のリーク電流を上回る。その結果、Ｖα＝Ｖβとなる。つまり、電圧検出回路１の出力信号が反転し、電圧入力端子αに入力されるＶαが所定の電圧以上になったことを検出できる。
【００１６】
第１ＰＭＯＳトランジスタ１０のリーク電流Ｉ１を式（１）、第２ＰＭＯＳトランジスタ２０のリーク電流Ｉ２を式（２）で表す。ここで、添え字の１は第１ＰＭＯＳトランジスタのパラメータであることを意味する。添え字の２は第２ＰＭＯＳトランジスタ２０のパラメータであることを意味する。
【００１７】
【数１】
0006319668.tif 000002
また、μはキャリアの移動度、Ｃはゲート容量、Ｗはゲート幅、Ｌはゲート長である。ｍはＭＯＳトランジスタのサブスレッショルド係数、及びＶＴは熱電圧（ｋＴ/ｑ）である。ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。
【００１８】
第２ＰＭＯＳトランジスタ２０のリーク電流Ｉ２が、第１ＰＭＯＳトランジスタ１０のリーク電流Ｉ１よりも大きくなるＶαを、反転閾値電圧ＶＳとする。ＶＳは、式（１）と式（２）とを連立して求めると次式で表せる。
【００１９】
【数２】
0006319668.tif 000003
ＶＳは、トランジスタの閾値電圧で定まる第１項と第２項と、温度依存性のある第３項とで表される。温度依存性のある第３項は、対数項に第１ＰＭＯＳトランジスタ１０のゲート幅Ｗ１とゲート長Ｌ１と、第２ＰＭＯＳトランジスタ２０のゲート幅Ｗ２とゲート長Ｌ２との積の比を含む。よって、温度依存性（第３項）は、それぞれのトランジスタのサイズを適切なサイズ比にすることで消去できる（式４）。
【００２０】
【数３】
0006319668.tif 000004
式（４）に示すようにＶＳは、おおよそ第２ＰＭＯＳトランジスタ２０の閾値電圧ＶＴＨ２と、第１ＰＭＯＳトランジスタ１０の閾値電圧ＶＴＨ１の大きさの差に等しい電圧である。
【００２１】
図２に、反転閾値電圧ＶＳの温度特性の例を示す。図２の横軸は温度［℃］、縦軸は反転閾値電圧ＶＳ［ｍＶ］である。
【００２２】
−20℃の反転閾値電圧ＶＳは522ｍＶ、80℃の反転閾値電圧ＶＳは524.7ｍＶであるので、おおよそ27μＶ/℃の温度係数である。この値は、従来の電圧検出回路（2.19ｍＶ/℃）の約百分の一である。
【００２３】
図３に、電圧検出回路１のＶαの変化に対する消費電力の特性を示す。横軸は電圧入力端子αの電圧Ｖα［Ｖ］、縦軸は消費電力［ｐＷ］である。Ｖαが上昇し、第２ＰＭＯＳトランジスタ２０のゲート−ソース間に十分な電圧がかかると電圧検出回路１の消費電力がステップ状に増加し、以降Ｖαの増加に伴って直線的に消費電力が増加する特性を示す。Ｖα＝1Ｖ時の電圧検出回路１の消費電力は、約18ｐＷである。
【００２４】
このように電圧検出回路１は、低消費電力であり、反転閾値電圧ＶＳの温度依存性も小さい。したがって、電圧検出回路１は、エネルギーハーベストデバイス等の電力の小さな電源の電圧を検出する電圧検出回路として好適である。
【００２５】
〔第２実施形態〕
図４に、第２実施形態の電圧検出回路２の機能構成例を示す。本実施形態の電圧検出回路２は、電圧検出回路１の構成に、第１多段ダイオード３０、第１マルチプレクサ４０、及びインバータ５０の構成を付加したものである。電圧検出回路２は、反転閾値電圧ＶＳのばらつきを調整できるようにしたものである。
【００２６】
第１多段ダイオード３０は、電圧入力端子αと接地電極γとの間に直列に接続されるダイオード接続された複数のＰＭＯＳトランジスタで構成される。ここでダイオード接続とは、ＰＭＯＳトランジスタのバックゲート電極をソース電極に接続し、ゲート電極をドレイン電極に接続することである。
【００２７】
ダイオード接続されたＰＭＯＳトランジスタのサイズを全て同じにすると、電圧入力端子αと接地電極γとの間の電圧Ｖαを、温度の影響を受けずに等分割できる。図４は、１６個のダイオード接続されたＰＭＯＳトランジスタによって、Ｖαを等分割する例である。
【００２８】
電圧入力端子αに一番近いＰＭＯＳトランジスタ３０１のドレイン電極には、最も高い分圧電圧Ｖｄ１、電圧入力端子αに二番目に近いＰＭＯＳトランジスタ３０２のドレイン電極には、次に高い分圧電圧Ｖｄ２が出力される。
【００２９】
電圧入力端子αに一番近いＰＭＯＳトランジスタ３０１から数えて１５個目のＰＭＯＳトランジスタ３０１５のドレイン電極には、Ｖαを分割した最も低い分圧電圧Ｖｄ１５が出力される。このように、第１多段ダイオード３０の各々のノード（ドレイン電極）から、Ｖαを等分割した分圧電圧Ｖｄ１〜Ｖｄ１５を得ることができる。分圧電圧Ｖｄ１〜Ｖｄ１５は、ダイオード接続された同じサイズのＰＭＯＳトランジスタで分割した電圧なので温度の影響を受け難い。
【００３０】
第１多段ダイオード３０の分圧電圧Ｖｄ１〜Ｖｄ１５は、第１マルチプレクサ（以降第１ＭＵＸ）４０に入力される。第１ＭＵＸ４０は、分圧電圧Ｖｄ１〜Ｖｄ１５の中から選択信号Ｓに対応する１個の分圧電圧を選択する。
【００３１】
選択信号Ｓは、例えば4ｂｉｔの信号である。第１ＭＵＸ４０は、選択信号Ｓの例えば１（0001）で分割ｄ１を、選択信号Ｓの例えば１５（1111）で分割ｄ１５を選択する。選択された分割ｄＸの分圧電圧ＶｄＸは、電圧検出回路１（図１）の第２ＰＭＯＳトランジスタ２０のソース電極に入力される。以降、電圧検出回路１をコア部分７と称する。
【００３２】
電圧電出回路２は、電圧入力端子αに入力されるＶαを第１多段ダイオード３０で分割した分圧電圧ＶｄＸから反転閾値電圧ＶＳを検出するものである。つまり、電圧電出回路２は、第１マルチプレクサ４０で選択する分圧電圧ＶｄＸを変えることで反転閾値電圧ＶＳを調整することができる。
【００３３】
コア部分７に入力される分圧電圧ＶｄＸは、電圧入力端子αの電圧Ｖαを分圧した電圧である。したがって、Ｖαの傾きを第１ＭＵＸ４０によって可変することができる。例えば、第１ＭＵＸ４０が分割ｄ５を選択するように選択信号Ｓを５（0101）とした場合、反転閾値電圧ＶＳを高くすることができる。
【００３４】
図５に、反転閾値電圧ＶＳを変化させた例を示す。図５の横軸は、電圧入力端子αの電圧Ｖα［Ｖ］であり、縦軸は電圧［Ｖ］である。縦軸上のＶＳの表記は、電圧検出回路１の反転閾値電圧ＶＳを示す。縦軸上のＶＳの表記が電圧検出回路１の当該電圧であることは、図２の25℃のＶＳが524.3ｍＶで一致していることから分かる。
【００３５】
第１ＭＵＸ４０で分割ｄ５を選択すると、コア部分７の第２ＰＭＯＳトランジスタ２０のソース電極と第１ＰＭＯＳトランジスタ１０のドレイン電極との間の電圧は、分圧電圧Ｖｄ５になる。分圧電圧Ｖｄ５は、電圧入力端子αに入力される電圧Ｖαを分圧した電圧であるため、Ｖαよりも小さい電圧である。
【００３６】
よって、電圧検出回路２のコア部分７の反転閾値電圧ＶＳは、電圧検出回路１の反転閾値電圧ＶＳ＝524.3ｍＶよりも高くなる。つまり、コア部分７の反転閾値電圧ＶＳ＝524.3ｍＶになる電圧入力端子αの電圧Ｖαは、約0.77Ｖである（図５の横軸のＶＳ）。
【００３７】
Ｖα≒0.77Ｖでコア部分７の出力端子βの電圧Ｖβは、0Ｖから分圧電圧Ｖｄ５に反転する。すると、出力端子βに接続されたインバータ５０の出力信号であるＶＤＥＴＥＣＴは、Ｖαから0Ｖに反転する。このように、第１ＭＵＸ４０で選択する分圧電圧を変更することで電圧検出回路２の反転閾値電圧ＶＳの値を調整することができる。
【００３８】
図６に、分割と反転閾値電圧ＶＳとの関係を示す。図６の横軸は第１ＭＵＸ４０が選択する分割番号であり、縦軸は反転閾値電圧ＶＳ［Ｖ］である。
【００３９】
分割番号ｄＸを大きくするとＶＳが高くなる。これは分割番号ｄＸを大きくするとＶＩＮの変化に対する分圧電圧ＶｄＸの傾きが小さくなるからである。
【００４０】
分割番号ｄ６とｄ７ではＶＳが92ｍＶ変化する。第１ＭＵＸ４０の選択信号Ｓを操作することで、電圧検出回路２の反転閾値電圧ＶＳの値が、目標値の範囲に入るように調整することができる。つまり、電圧検出回路２によれば、閾値電圧ＶＴＨ１，ＶＴＨ２のばらつきを吸収して所望のＶＳを得ることができる。
【００４１】
第１ＭＵＸ４０は、選択信号Ｓに対応して分圧電圧ＶｄＸを選択するトランスファーゲートによって構成される。トランスファーゲートは、一般的にはＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース電極同士とドレイン電極同士とが接続され、ソース−ドレイン電極間で電流を導通するものである。
【００４２】
このトランスファーゲートを構成する極性の異なるトランジスタの製造バラツキ等を含むグローバルばらつきによるリーク電流の増減が、第１多段ダイオード３０から取り出される分圧電圧ＶｄＸの温度特性に影響を与える場合がある。つまり、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのばらつきは、独立に生じる。そのため、第１多段ダイオード３０のＰＭＯＳトランジスタのリーク電流と、第１ＭＵＸ４０のトランスファーゲートのＮＭＯＳトランジスタのリーク電流とは同方向に変化しない。
【００４３】
図７に、ＰＭＯＳトランジスタのみで構成したトランファーゲートの構成図を示す。図７は、第１多段ダイオード３０の中の１個の分圧電圧ＶｄＸを伝達する第１ＭＵＸ３０の１個のトランスファーゲート４０Ｘを示す。
【００４４】
トランスファーゲート４０Ｘは、３個のＰＭＯＳトランジスタ４１Ｘ，４２Ｘ，４３Ｘ（以降トランジスタの表記は省略）で構成される。ＰＭＯＳ４１Ｘのソース電極は分圧電圧ＶｄＸに接続され、そのドレイン電極がコア部分７の電圧入力端子αに接続される。ＰＭＯＳ４１Ｘのソース−ドレイン間に、ＰＭＯＳ４２Ｘと４３Ｘとが電極の向きをＰＭＯＳ４１Ｘと同じ向きに直列に接続される。つまり、ＰＭＯＳ４２Ｘのソース電極がＰＭＯＳ４１Ｘのソース電極に接続される。ＰＭＯＳ４２Ｘのドレイン電極とＰＭＯＳ４３Ｘのソース電極とが接続される。
【００４５】
そして、ＰＭＯＳ４１Ｘのゲート電極には選択信号Ｓ（実際は選択信号Ｓをデコードした信号）が接続され、ＰＭＯＳ４２Ｘのゲート電極はＰＭＯＳ４３Ｘのドレイン電極に接続され、ＰＭＯＳ４３Ｘのゲート電極はＰＭＯＳ４２Ｘのソース電極に接続される。
【００４６】
このように全てＰＭＯＳでトランスファーゲートを構成することができる。上記の例では、第１多段ダイオード３０もＰＭＯＳをダイオード接続した構成なので、全てのトランジスタをＰＭＯＳで構成することができる。すると、第１ＭＵＸ４０のリーク電流が増減しても、第１多段ダイオード３０のリーク電流も同方向に増減する。したがって、リーク電流が自己整合的に調整される。
【００４７】
以上説明したように電圧検出回路２は、反転閾値電圧ＶＳの調整を可能にする作用効果を奏する。なお、電圧検出回路２の第１多段ダイオード３０は、ＰＭＯＳトランジスタで構成する例で説明を行ったが、複数のＮＭＯＳトランジスタの直列接続で構成してもよい。
【００４８】
〔第３実施形態〕
図８に、第３実施形態の電圧検出回路３の機能構成例を示す。本実施形態の電圧検出回路３は、電圧検出回路２のインバータ５０を、２入力否定論理積ゲート（以降ＮＡＮＤ）７０と第２コア部分６０とに置き替えたものであり、電圧検出回路の出力信号が不定になることを防止したものである。
【００４９】
上記の電圧検出回路２（図４）の出力信号は、インバータ５０の出力である。インバータ５０の電源も、外部の例えばエネルギーハーベストデバイスから供給されるＶαであるので、Ｖαが低い場合、インバータ５０がインバータとして作用しない。したがって、インバータ５０の出力信号が、0ＶとＶαとの間で変動して定まらない（不定）場合がある。この変動は、誤検出を意味するので防止する必要がある。
【００５０】
第２コア部分６０は、２個のＰＭＯＳトランジスタ６１，６２で構成され、上記の電圧検出回路１（図１）と同じものである。第２コア部分６０の出力端子は、ＮＡＮＤ７０の一方の入力端子である入力Ｂに接続される。ＮＡＮＤ７０の他方の入力端子である入力Ａには、コア部分７の出力端子が接続される。
【００５１】
ＮＡＮＤ７０は、周知のように入力の数と同じ数の並列に接続されるＰＭＯＳ７１，７２と、ＰＭＯＳと同じ数の直列に接続されるＮＭＯＳ７３，７４とで構成される。ここで、ＮＡＮＤ７０の一方の入力Ｂを構成するＰＭＯＳ７２の閾値電圧を、ＰＭＯＳ７１の閾値電圧より低く設定しておく。
【００５２】
第２コア部分６０は、上記のように電圧検出回路１（図１）と同じ構成である。よって、第２コア部分６０の出力は、コア部分７よりも低いＶαで0ＶからＶαに反転する。つまり、ＮＡＮＤ７０の入力Ｂは、入力Ａよりも早く0ＶからＶαに反転する。
【００５３】
ＮＡＮＤ７０の入力Ｂが0Ｖの間は、低い閾値電圧に設定されたＰＭＯＳ７２によって、電圧検出回路３の出力はＶαにプルアップされている。要するに、インバータだと動作が不安定になるＶαが低電圧の電圧範囲においては、１個のＰＭＯＳ７２で出力ＶＤＥＴＥＣＴをＶαにプルアップする。そして、Ｖαが有る程度の高い電圧になりＮＡＮＤ７０が論理ゲートとして動作できる電圧になってからＮＡＮＤとして機能させる。
【００５４】
このように電圧検出回路の出力をＮＡＮＤで構成することで、Ｖαが低電圧の電圧範囲において電圧検出回路の出力信号が不安定になることを防止できる。図９に、電圧検出回路３の出力するＶＤＥＴＥＣＴを示す。図９の横軸はＶα、縦軸はＶＤＥＴＥＣＴである。
【００５５】
Ｖα＝0〜0.5Ｖの低い電圧範囲において、ＶＤＥＴＥＣＴ＝Ｖαの状態が保たれている。そして、Ｖα≒0.84Ｖで出力が反転する。このように電圧検出回路３においては、ＶＤＥＴＥＣＴが不安定になることがない。
【００５６】
なお、電圧検出回路の出力をＮＡＮＤ以外のゲートで構成してもよい。図１０に示す様に２入力論理積ゲート（ＡＮＤ）８０で構成しても同様の作用効果を奏する。図１０の動作説明は、上記の説明から明らかであるので省略する。
【００５７】
〔第４実施形態〕
図１１に、第４実施形態の電圧検出回路５の機能構成例を示す。本実施形態の電圧検出回路５は、電圧検出回路３（図８）を低消費電力化したものである。
【００５８】
電圧検出回路４は、電圧検出回路３のコア部分７を、基準電圧部９０とコンパレータ１００とに置き換えたものである。電圧検出回路３のコア部分７は、第１ＭＵＸ４０から供給される分圧電圧ＶｄＸを電源として動作する。コア部分７の入力インピーダンスは、十分に高くないので、コア部分７に電流を供給する第１多段ダイオード３０に流す電流を、ある程度大きくしなければならない。
【００５９】
第１多段ダイオード３０とコア部分７を正しく動作させるためには、コア部分７に流れる電流の10倍程度の電流を、第１多段ダイオード３０に流す必要がある。そのため、電圧検出回路３の消費電力が大きくなってしまう。そこで、電圧検出回路４は、第１多段ダイオード３０からコア部分７に流れる電流を減らす目的で、コア部分７の換わりに基準電圧部９０とコンパレータ１００とを具備する。
【００６０】
コンパレータ１００の入力インピーダンスは無限大であるので、第１多段ダイオード３０からコンパレータ１００を見たインピーダンスは開放状態と見なすことができる。したがって、第１多段ダイオード３０に流す電流を絞る（最小化する）ことができる。
【００６１】
コンパレータ１００は、基準電圧部９０が生成する基準電圧ＶＲＥＦと、第１多段ダイオード３０の分圧電圧ＶｄＸとを比較して、基準電圧ＶＲＥＦより分圧電圧ＶｄＸが大きくなると出力電圧をＶαに反転させる。このコンパレータ１００の出力端子は、コア部分７（図４）の出力端子βに対応する。
【００６２】
図１２に、基準電圧部９０の構成例を示す。基準電圧部９０は２個のＰＭＯＳトランジスタ９１，９２で構成される。
【００６３】
ＰＭＯＳトランジスタ９１の閾値電圧ＶＴＨ９１は、ＰＭＯＳトランジスタ９２の閾値電圧ＶＴＨ９２より高い。ＰＭＯＳトランジスタ９１とＰＭＯＳトランジスタ９２のサイズを適切に設計することで、基準電圧ＶＲＥＦの温度依存性をキャンセルすることができる。その場合の基準電圧ＶＲＥＦは次式で近似することができる。
【００６４】
【数４】
0006319668.tif 000005
図１３に、コンパレータ１００の具体的な構成例を示す。コンパレータ１００は、電圧入力端子αと接地電極との間に接続され、３個のＰＭＯＳトランジスタ１０１，１０２，１０３と、２個のＮＭＯＳトランジスタ１０４，１０５とで構成される。これらのトランジスタが構成する回路は、一般的なものである。
【００６５】
ただし、定電流の電流値を決定するＰＭＯＳトランジスタ１０１のゲート電極が、同トランジスタのソース電極に接続されている点が一般的なコンパレータと異なる。定電流トランジスタのゲート電極をソース電極に接続することで、定電流を小さくすることができる。このように構成したコンパレータ１００は、低消費電力の用途に好適である。
【００６６】
以上説明した電圧検出回路５によれば、電圧検出回路３（図８）の第１多段ダイオード３０に流す電流を低減できるので、電圧検出回路を低消費電力化することができる。なお、電圧検出回路５の低消費電力化する構成は、電圧検出回路２（図４）と組み合わせてもよい。
【００６７】
〔第５実施形態〕
図１４に、第５実施形態の電圧検出回路６の機能構成例を示す。本実施形態の電圧検出回路５は、反転閾値電圧ＶＳの調整精度を向上させたものである。
【００６８】
電圧検出回路６は、電圧検出回路５（図１１）に第２多段ダイオード１１０と第２マルチプレクサ１２０とを付加したものである。第２多段ダイオード１１０は、基準電圧部９０の出力端子と接地電極との間に直列に接続されるダイオード接続された複数のＰＭＯＳトランジスタで構成される。
【００６９】
第２マルチプレクサ１２０は、第２多段ダイオード１１０の各々の分圧電圧を選択する。第２マルチプレクサ１２０で選択された分圧電圧は、コンパレータ１００の非反転入力端子（−）に接続される。
【００７０】
ここでの第２多段ダイオード１１０と第２マルチプレクサ１２０との構成は、上記の第１多段ダイオード３０と第１マルチプレクサ４０と同じ例で示している。コンパレータ１００に入力される基準電圧ＶＲＥＦが固定されていた電圧検出回路５に対して、電圧検出回路６は基準電圧ＶＲＥＦを分割した分圧電圧を、コンパレータ１００の非反転入力端子（−）に入力する。したがって、反転閾値電圧ＶＳの調整精度を向上させることができる。
【００７１】
以上説明したように、実施形態によれば、以下の作用効果が得られる。
【００７２】
第１実施形態の電圧検出回路１（図１）によれば、低消費電力で、且つ、反転閾値電圧ＶＳの温度依存性も小さい電圧検出回路を提供できる。この電圧検出回路１は、エネルギーハーベストデバイス等の電力の小さな電源の電圧を検出する電圧検出回路として好適である。
【００７３】
また、第２実施形態の電圧検出回路２（図４）によれば、電圧検出回路１の効果に加えて反転閾値電圧ＶＳの調整を可能にする作用効果を奏する。また、第３実施形態の電圧検出回路３（図８）によれば、電圧検出回路２の効果に加えて電圧検出回路の出力を安定化させる作用効果を奏する。
【００７４】
また、第４実施形態の電圧検出回路５によれば、反転閾値電圧ＶＳの調整を可能にした上で低消費電力化する作用効果を奏する。また、第５実施形態の電圧検出回路６によれば、反転閾値電圧ＶＳの調整精度を高める効果を奏する。
【００７５】
以上、実施形態に沿って本発明の内容を説明したが、本発明はこれらの記載に限定されるものではなく、種々の変形及び改良が可能であることは、当業者には自明である。例えば、第１多段ダイオード３０と第２多段ダイオード１１０の分割数は同じ例で説明したが、異なる分割数でも構わない。また、電圧検出回路２（図４）のコア部分７を、電圧検出回路５の基準電圧部９０とコンパレータ１００とに置き換えてもよい。
【００７６】
以上説明した本発明の実施形態は、例えばエネルギーハーベストデバイス等の電力の小さな電源の電圧を検出する電圧検出回路として広く利用することが可能である。
【符号の説明】
【００７７】
１，２，３，４，５，６  ：電圧検出回路
７  ：コア部分
１０  ：第１ＰＭＯＳトランジスタ
２０  ：第２ＰＭＯＳトランジスタ
３０  ：第１多段ダイオード
４０  ：第１マルチプレクサ
５０  ：インバータ
６０  ：第２コア部分
７０  ：ＮＡＮＤ
８０  ：ＡＮＤ
９０  ：基準電圧部
１００  ：コンパレータ
１１０  ：第２多段ダイオード
１２０  ：第２マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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