(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の第１主面の第１領域、および、前記半導体基板の前記第１主面の第２領域で、前記半導体基板の前記第１主面に第１絶縁膜を形成する工程、
（ｃ）前記第１領域および前記第２領域で、前記第１絶縁膜上に、シリコンからなる第１導電膜を形成する工程、
（ｄ）前記第１領域および前記第２領域で、前記第１導電膜上に、シリコンと窒素とを含有する第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜および前記第１導電膜をパターニングし、前記第１領域で、前記第１導電膜からなる第１ゲート電極を形成し、前記第１ゲート電極と前記半導体基板との間の前記第１絶縁膜からなる第１ゲート絶縁膜を形成し、前記第１ゲート電極上の前記第２絶縁膜からなる第１キャップ絶縁膜を形成し、前記第２領域で、前記第２絶縁膜および前記第１導電膜を残す工程、
（ｆ）前記第１ゲート電極の側面、前記第１キャップ絶縁膜の表面、および、前記第２領域に残された部分の前記第２絶縁膜の表面を酸化し、前記第１ゲート電極の側面に第１酸化膜を形成し、前記第１キャップ絶縁膜の表面に第２酸化膜を形成し、前記第２領域に残された部分の前記第２絶縁膜の表面に第３酸化膜を形成する工程、
（ｇ）前記第３酸化膜、および、前記第２領域に残された部分の前記第２絶縁膜を除去する工程、
（ｈ）前記（ｇ）工程の後、前記第１酸化膜および前記第２酸化膜を除去する工程、
（ｉ）前記（ｈ）工程の後、前記第２領域に残された部分の前記第１導電膜をパターニングし、前記第２領域で、前記第１導電膜からなる第２ゲート電極を形成し、前記第２ゲート電極と前記半導体基板との間の前記第１絶縁膜からなる第２ゲート絶縁膜を形成する工程、
を有し、
前記（ｆ）工程は、
（ｆ１）前記第１ゲート電極の側面を、熱酸化法により酸化する工程、
（ｆ２）前記第１キャップ絶縁膜の表面、および、前記第２領域に残された部分の前記第２絶縁膜の表面を、ＩＳＳＧ酸化法により酸化する工程、
を含む、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
（ｊ）前記（ｆ）工程の後、前記第１領域および前記第２領域で、前記第１ゲート電極、前記第１キャップ絶縁膜、および、前記第２領域に残された部分の前記第２絶縁膜を覆うように、レジスト膜を形成する工程、
（ｋ）前記レジスト膜をパターニングし、前記第２領域で、前記レジスト膜を除去し、前記第１領域で、前記レジスト膜を残す工程、
（ｌ）前記第１領域に残された部分の前記レジスト膜を除去する工程、
を有し、
前記（ｇ）工程では、前記（ｋ）工程の後、前記第３酸化膜、および、前記第２領域に残された部分の前記第２絶縁膜を除去し、
前記（ｌ）工程では、前記（ｇ）工程の後、前記第１領域に残された部分の前記レジスト膜を除去し、
前記（ｈ）工程では、前記（ｌ）工程の後、前記第１酸化膜および前記第２酸化膜を除去する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｆ２）工程では、前記（ｆ１）工程の後、前記第１キャップ絶縁膜の表面、および、前記第２領域に残された部分の前記第２絶縁膜の表面を、前記ＩＳＳＧ酸化法により酸化する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｆ２）工程では、前記第１ゲート電極の側面を、前記ＩＳＳＧ酸化法により酸化し、
前記（ｆ１）工程では、前記（ｆ２）工程の後、前記第１ゲート電極の側面を、前記熱酸化法によりさらに酸化する、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｉ）工程は、
（ｉ１）前記第１領域で、前記半導体基板の前記第１主面、前記第１ゲート電極の側面、および、前記第１キャップ絶縁膜の表面に、内部に電荷蓄積部を有する第３絶縁膜を形成する工程、
（ｉ２）前記第３絶縁膜上に、第２導電膜を形成する工程、
（ｉ３）前記第２導電膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記第３絶縁膜を介して前記第２導電膜を残して第３ゲート電極を形成する工程、
（ｉ４）前記第３ゲート電極で覆われていない部分の前記第３絶縁膜を除去し、前記第３ゲート電極と前記半導体基板との間、および、前記第１ゲート電極と前記第３ゲート電極との間に、前記第３絶縁膜を残す工程、
を含む、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ａ）工程では、前記第１領域で前記第１主面に形成された第１導電型の第１半導体領域を有する前記半導体基板を用意し、
前記（ｂ）工程では、前記第１領域で、前記第１半導体領域上に前記第１絶縁膜を形成し、
前記（ｃ）工程では、前記第１半導体領域上に形成された部分の前記第１絶縁膜上に、前記第１導電膜を形成し、
前記（ｄ）工程では、前記第１半導体領域上に前記第１絶縁膜を介して形成された部分の前記第１導電膜上に、前記第２絶縁膜を形成し、
前記（ｅ）工程では、前記第１半導体領域上に前記第１絶縁膜を介して形成された部分の前記第１導電膜からなる前記第１ゲート電極を形成し、
前記（ｉ３）工程では、前記第２導電膜をエッチバックすることにより、前記第１ゲート電極の第１の側の側壁である第１側壁上に前記第３絶縁膜を介して前記第２導電膜を残して前記第３ゲート電極を形成し、
前記半導体装置の製造方法は、さらに、
（ｍ）前記（ｆ）工程の後、前記第１キャップ絶縁膜および前記第１ゲート電極をマスクとして、前記第１半導体領域に、前記第１導電型とは反対の第２導電型の不純物をイオン注入法により導入し、平面視において、前記第１ゲート電極の前記第１の側に位置する部分の前記第１半導体領域の上層部に、前記第２導電型の第２半導体領域を形成する工程、
を有し、
前記（ｈ）工程では、前記（ｍ）工程の後、前記第１酸化膜および前記第２酸化膜を除去する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｍ）工程では、前記第２半導体領域を、平面視において、前記第１ゲート電極と離して形成する、半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
（ｎ）前記（ｍ）工程の後、前記第１領域で、前記第１キャップ絶縁膜、前記第１ゲート電極および前記第３ゲート電極をマスクとして、前記第１半導体領域に前記第２導電型の不純物を導入し、平面視において、前記第３ゲート電極を挟んで前記第１ゲート電極と反対側に位置する部分の前記第１半導体領域の上層部に、前記第２導電型の第３半導体領域を形成し、平面視において、前記第１ゲート電極を挟んで前記第３ゲート電極と反対側に位置する部分の前記第１半導体領域の上層部に、前記第２導電型の第４半導体領域を形成する工程、
を有し、
前記第３半導体領域は、前記第２半導体領域と接触する、半導体装置の製造方法。
【請求項９】
請求項５記載の半導体装置の製造方法において、
前記第３絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の第１窒化シリコン膜と、前記第１窒化シリコン膜上の第２酸化シリコン膜と、を含み、
前記（ｉ１）工程は、
（ｉ５）前記半導体基板の前記第１主面、前記第１ゲート電極の側面、および、前記第１キャップ絶縁膜の表面に、前記第１酸化シリコン膜を形成する工程、
（ｉ６）前記第１酸化シリコン膜上に、前記第１窒化シリコン膜を形成する工程、
（ｉ７）前記第１窒化シリコン膜上に、前記第２酸化シリコン膜を形成する工程、
を含む、半導体装置の製造方法。
【請求項１０】
請求項６記載の半導体装置の製造方法において、
前記（ｆ１）工程または前記（ｆ２）工程では、前記第１ゲート電極の前記第１の側に位置する部分の前記第１半導体領域上に、第４酸化膜を形成する、半導体装置の製造方法。
【請求項１１】
請求項６記載の半導体装置の製造方法において、
前記半導体装置は、不揮発性メモリを有し、
前記不揮発性メモリは、前記第１ゲート電極と前記第３ゲート電極とにより形成される、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｉ４）工程では、前記第３ゲート電極と前記半導体基板との間、および、前記第１ゲート電極と前記第３ゲート電極との間に残された部分の前記第３絶縁膜からなる第３ゲート絶縁膜を形成し、前記第１ゲート電極と前記第１ゲート絶縁膜と前記第３ゲート電極と前記第３ゲート絶縁膜とにより、前記不揮発性メモリを形成し、
前記不揮発性メモリは、前記第１ゲート電極と前記第３ゲート電極との間に電圧が印加され、前記第３ゲート絶縁膜を介して前記第３ゲート電極と接触する部分の前記第２半導体領域から、前記第３ゲート絶縁膜に、電子が注入されることにより、データが書き込まれる、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記（ｆ１）工程では、前記第１ゲート電極の側面を、前記熱酸化法としてのドライ酸化法またはウェット酸化法により酸化する、半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、
前記第２絶縁膜は、窒化シリコン膜からなる、半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、
前記第１導電膜は、多結晶シリコン膜からなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、半導体基板に形成された半導体素子を備える半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上に例えば不揮発性メモリなどのメモリセルなどが形成されたメモリセル領域と、半導体基板上に例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などからなる周辺回路が形成された周辺回路領域とを有する半導体装置が、広く用いられている。
【０００３】
例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルを形成する場合がある。このとき、メモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴにより形成される。
【０００４】
このような半導体装置の製造方法として、半導体基板の表面に形成された被エッチング膜上にフォトレジスト膜（以下、単にレジスト膜ともいう。）からなるレジストパターンを形成し、形成されたレジストパターンをマスクとして被エッチング膜をエッチングしてパターニングする工程を有するものがある。
【０００５】
特開２００５−２０３５０８号公報（特許文献１）には、半導体装置の素子分離溝形成工程において、シリコン基板の表面に酸化シリコン膜を介して窒化シリコン膜を堆積し、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜を除去する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２０３５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記したメモリセル領域と周辺回路領域とを有する半導体装置の製造工程では、例えば、メモリセル領域および周辺回路領域で、半導体基板上に、導電膜および絶縁膜を順に形成する。次いで、絶縁膜および導電膜をパターニングし、メモリセル領域で、導電膜からなる制御ゲート電極と、制御ゲート電極上の絶縁膜からなるキャップ絶縁膜と、を形成する。一方、周辺回路領域で、導電膜と、導電膜上の絶縁膜と、を残す。次いで、ゲート電極の側面に、犠牲酸化膜を形成する。次いで、絶縁膜をエッチングし、周辺回路領域に残された部分の絶縁膜を除去する。その後、ゲート電極の側面に形成された犠牲酸化膜を除去し、導電膜をパターニングし、周辺回路領域で、導電膜からなるゲート電極を形成する。
【０００８】
このような半導体装置の製造工程において、制御ゲート電極およびキャップ絶縁膜を形成した後、周辺回路領域に残された部分の絶縁膜を除去する前に、周辺回路領域に残された部分の絶縁膜の上面に異物が付着することがある。このような場合、絶縁膜をエッチングする際に、上面に異物が付着した部分の絶縁膜がエッチングされずに残される。そのため、その後、導電膜をパターニングする際に、上面に異物が付着した部分の絶縁膜下に位置する部分の導電膜が残される。このようにして、除去されるべき部分の導電膜が残されると、半導体装置に不良が発生し、半導体装置の性能を向上させることができない。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置の製造方法において、第１領域および第２領域で、半導体基板上にシリコンからなる導電膜、および、シリコンと窒素とを含有する絶縁膜を形成し、第１領域で絶縁膜および導電膜をパターニングし、導電膜からなる制御ゲート電極を形成し、制御ゲート電極上の絶縁膜からなるキャップ絶縁膜を形成する。次いで、制御ゲート電極の側面、キャップ絶縁膜の表面、および、第２領域に残された部分の絶縁膜の表面に、犠牲酸化膜を形成する。この犠牲酸化膜を形成する工程は、制御ゲート電極の側面を、熱酸化法により酸化する工程と、キャップ絶縁膜の表面、および、第２領域に残された部分の絶縁膜の表面を、ＩＳＳＧ酸化法により酸化する工程と、を含む。その後、第２領域で、絶縁膜を除去し、導電膜をパターニングし、導電膜からなるゲート電極を形成する。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置におけるメモリセルの等価回路図である。
【図３】「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。
【図４】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２５】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２６】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２９】比較例１の半導体装置の製造工程中の要部断面図である。
【図３０】比較例１の半導体装置の製造工程中の要部断面図である。
【図３１】比較例１の半導体装置の製造工程中の要部断面図である。
【図３２】比較例１の半導体装置の製造工程中の要部断面図である。
【図３３】比較例２の半導体装置の製造工程中の要部断面図である。
【図３４】比較例２の半導体装置の製造工程中の要部断面図である。
【図３５】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３７】実施の形態２の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１８】
（実施の形態１）
＜半導体装置の構造＞
次に、本実施の形態１の半導体装置の構造を、図面を参照して説明する。図１は、実施の形態１の半導体装置の要部断面図である。図２は、実施の形態１の半導体装置におけるメモリセルの等価回路図である。
【００１９】
図１に示すように、半導体装置は、半導体基板１を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。
【００２０】
半導体装置は、半導体基板１の主面１ａの一部の領域として、メモリセル領域１Ａおよび周辺回路領域１Ｂを有している。メモリセル領域１ＡにはメモリセルＭＣ１が形成されており、周辺回路領域１ＢにはＭＩＳＦＥＴＱ１が形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図１の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵ（Central Processing Unit）などのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴＱ１は、周辺回路用のＭＩＳＦＥＴである。
【００２１】
初めに、メモリセル領域１Ａに形成されたメモリセルＭＣ１の構成を具体的に説明する。
【００２２】
メモリセル領域１Ａにおいて、半導体装置は、活性領域ＡＲ１と素子分離領域ＩＲ１とを有している。素子分離領域ＩＲ１は、素子を分離するためのものであり、素子分離領域ＩＲ１には、素子分離膜２が形成されている。活性領域ＡＲ１は、素子分離領域ＩＲ１により規定、すなわち区画され、素子分離領域ＩＲ１により他の活性領域と電気的に分離されており、活性領域ＡＲ１には、ｐ型ウェルＰＷ１が形成されている。すなわち、活性領域ＡＲ１は、ｐ型ウェルＰＷ１が形成された領域である。ｐ型ウェルＰＷ１は、ｐ型の導電型を有する。
【００２３】
図１に示すように、メモリセル領域１Ａのｐ型ウェルＰＷ１には、メモリトランジスタＭＴおよび制御トランジスタＣＴからなるメモリセルＭＣ１が形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣ１がアレイ状に形成されており、図１には、そのうちの１つのメモリセルＭＣ１の断面が示されている。メモリセルＭＣ１は、半導体装置に備えられた不揮発性メモリに含まれている。
【００２４】
不揮発性メモリのメモリセルＭＣ１は、スプリットゲート型のメモリセルである。すなわち、図１に示すように、メモリセルＭＣ１は、制御ゲート電極ＣＧを有する制御トランジスタＣＴと、制御トランジスタＣＴに接続され、メモリゲート電極ＭＧを有するメモリトランジスタＭＴと、を有している。
【００２５】
図１に示すように、不揮発性メモリのメモリセルＭＣ１は、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、ｎ型の半導体領域ＭＶと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有している。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、ｎ型の半導体領域ＭＶとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、不揮発性メモリのメモリセルＭＣ１は、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１と、キャップ絶縁膜ＣＰ１上に形成されたキャップ絶縁膜ＣＰ２と、を有している。さらに、不揮発性メモリのメモリセルＭＣ１は、制御ゲート電極ＣＧと半導体基板１との間に形成されたゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと半導体基板１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有している。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にゲート絶縁膜ＧＩｍを介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩｔを介して形成されている。また、メモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩｍを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセルＭＣ１、すなわち不揮発性メモリを形成するゲート電極である。
【００２７】
なお、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１およびキャップ絶縁膜ＣＰ２も、半導体基板１の主面１ａに沿って延在している。
【００２８】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間にゲート絶縁膜ＧＩｍを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。
【００２９】
制御ゲート電極ＣＧとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｔは、制御トランジスタＣＴのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｍは、メモリトランジスタＭＴのゲート絶縁膜として機能する。
【００３０】
ゲート絶縁膜ＧＩｔは、絶縁膜３からなる。絶縁膜３は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００３１】
ゲート絶縁膜ＧＩｍは、絶縁膜８からなる。絶縁膜８は、酸化シリコン膜８ａと、酸化シリコン膜８ａ上の電荷蓄積部としての窒化シリコン膜８ｂと、窒化シリコン膜８ｂ上の酸化シリコン膜８ｃと、を含む積層膜からなる。なお、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩｍは、前述したように、メモリトランジスタＭＴのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
【００３２】
絶縁膜８のうち、窒化シリコン膜８ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜８ｂは、絶縁膜８中に形成されたトラップ性絶縁膜である。このため、絶縁膜８は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００３３】
窒化シリコン膜８ｂの上下に位置する酸化シリコン膜８ｃおよび酸化シリコン膜８ａは、電荷を閉じ込める電荷ブロック層として機能することができる。窒化シリコン膜８ｂを酸化シリコン膜８ｃおよび酸化シリコン膜８ａで挟んだ構造とすることで、窒化シリコン膜８ｂへの電荷の蓄積が可能となる。酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃは、ＯＮＯ（Oxide-Nitride-Oxide）膜とみなすこともできる。
【００３４】
制御ゲート電極ＣＧは、導電膜４からなる。導電膜４は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、制御ゲート電極ＣＧは、パターニングされた導電膜４からなる。
【００３５】
メモリゲート電極ＭＧは、導電膜９からなる。導電膜９は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。メモリゲート電極ＭＧは、半導体基板１上に制御ゲート電極ＣＧを覆うように形成された導電膜９を異方性エッチング、すなわちエッチバックし、制御ゲート電極ＣＧの側壁上に絶縁膜８を介して導電膜９を残すことにより形成されている。このため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの第１の側に位置する側壁上に、絶縁膜８を介してサイドウォールスペーサ状に形成されている。
【００３６】
キャップ絶縁膜ＣＰ１は、シリコンと酸素とを含有する絶縁膜５からなる。絶縁膜５は、例えば酸化シリコン膜などからなる。キャップ絶縁膜ＣＰ２は、シリコンと窒素とを含有する絶縁膜６からなる。絶縁膜６は、例えば窒化シリコン膜などからなる。
【００３７】
キャップ絶縁膜ＣＰ２は、制御ゲート電極ＣＧを保護する保護膜であり、導電膜４をパターニングして制御ゲート電極ＣＧを形成する際のハードマスク膜であり、または、導電膜９をエッチバックしてメモリゲート電極ＭＧを形成する際にメモリゲート電極ＭＧの上面の高さを調整するためのスペーサ膜である。
【００３８】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
【００３９】
ソース用の半導体領域ＭＳは、ｎ−型半導体領域１１ａと、ｎ−型半導体領域１１ａよりも高い不純物濃度を有するｎ＋型半導体領域１２ａと、を有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域１１ｂと、ｎ−型半導体領域１１ｂよりも高い不純物濃度を有するｎ＋型半導体領域１２ｂと、を有している。ｎ＋型半導体領域１２ａは、ｎ−型半導体領域１１ａよりも接合深さが深く、かつ、不純物濃度が高く、また、ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも接合深さが深く、かつ、不純物濃度が高い。
【００４０】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。つまり、ゲート絶縁膜ＧＩｍを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁上、すなわち側面上と、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁上、すなわち側面上とに、サイドウォールスペーサＳＷが形成されている。
【００４１】
なお、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間、および、制御ゲート電極ＣＧとゲート絶縁膜ＧＩｍとの間には、図示しない側壁絶縁膜が介在していてもよい。
【００４２】
ｎ−型半導体領域１１ａは、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１２ａは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域１２ａは、低濃度のｎ−型半導体領域１１ａの外側に形成されている。したがって、高濃度のｎ＋型半導体領域１２ａは、低濃度のｎ−型半導体領域１１ａに接するように形成されている。
【００４３】
ｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１２ｂは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂの外側に形成されている。したがって、低濃度のｎ−型半導体領域１１ｂは、制御トランジスタＣＴのチャネル領域としてのｐ型ウェルＰＷ１に隣接するように形成されている。また、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂに接し、制御トランジスタＣＴのチャネル領域としてのｐ型ウェルＰＷ１からｎ−型半導体領域１１ｂの分だけ離間するように形成されている。
【００４４】
半導体領域ＭＶは、メモリゲート電極ＭＧ下のゲート絶縁膜ＧＩｍの下に位置する部分のｐ型ウェルＰＷ１の上層部に形成されている。半導体領域ＭＶは、ｎ型の不純物が導入された半導体領域からなる。半導体領域ＭＶは、後述するソースサイド注入方式により、ゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂに電子を注入するためのものである。半導体領域ＭＶは、ソース用の半導体領域ＭＳと接触している。したがって、低濃度のｎ−型半導体領域１１ａは、半導体領域ＭＶに隣接するように形成されている。また、高濃度のｎ＋型半導体領域１２ａは、制御トランジスタＣＴのチャネル領域としてのｐ型ウェルＰＷ１から、半導体領域ＭＶおよびｎ−型半導体領域１１ａの分だけ離間するように形成されている。
【００４５】
ｎ型の半導体領域である半導体領域ＭＶは、ｎ型の半導体領域であるソース用の半導体領域ＭＳと電気的に接続されている。また、半導体領域ＭＶの制御ゲート電極ＣＧの中央部側の端部である端部ＥＰ１の近傍に、ｎ型の半導体領域である半導体領域ＭＶとｐ型ウェルＰＷ１とにより、ｐｎ接合が形成されている。そして、ソース用の半導体領域ＭＳ、および、ソース用の半導体領域ＭＳと電気的に接続された半導体領域ＭＶと、ｐ型ウェルＰＷ１との間に電圧が印加されることにより、主としてｐｎ接合で電子が発生する。
【００４６】
好適には、半導体領域ＭＶの制御ゲート電極ＣＧの中央部側の端部ＥＰ１が、平面視において、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の側面ＳＳ１よりもメモリゲート電極ＭＧ側に配置されることが望ましい。すなわち、半導体領域ＭＶが、平面視において、制御ゲート電極ＣＧから離れて形成されていることが望ましい。これにより、主としてｐｎ接合で発生した電子を、ゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂにソースサイド注入により効率よく注入することができる。
【００４７】
制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔの下に位置する部分のｐ型ウェルＰＷ１の上層部には、制御トランジスタＣＴのチャネル領域が形成される。
【００４８】
ｎ＋型半導体領域１２ａ上、または、ｎ＋型半導体領域１２ｂ上、すなわちｎ＋型半導体領域１２ａまたはｎ＋型半導体領域１２ｂの上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層１３が形成されている。金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層１３により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００４９】
なお、金属シリサイド層１３は、メモリゲート電極ＭＧ上に形成されていてもよい。
【００５０】
次に、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱ１の構成を具体的に説明する。
【００５１】
周辺回路領域１Ｂにおいて、半導体装置は、活性領域ＡＲ２と素子分離領域ＩＲ２とを有している。素子分離領域ＩＲ２は、素子を分離するためのものであり、素子分離領域ＩＲ２には、素子分離膜２が形成されている。活性領域ＡＲ２は、素子分離領域ＩＲ２により規定、すなわち区画され、素子分離領域ＩＲ２により他の活性領域と電気的に分離されており、活性領域ＡＲ２には、ｐ型ウェルＰＷ２が形成されている。すなわち、活性領域ＡＲ２は、ｐ型ウェルＰＷ２が形成された領域である。ｐ型ウェルＰＷ２は、ｐ型の導電型を有する。
【００５２】
なお、前述したように、図１の断面図においては、理解を簡単にするために、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。そのため、図１の断面図においては、メモリセル領域１Ａの素子分離領域ＩＲ１が、周辺回路領域１Ｂの素子分離領域ＩＲ２でもある例を図示している。
【００５３】
図１に示すように、周辺回路領域１Ｂのｐ型ウェルＰＷ２には、ＭＩＳＦＥＴＱ１が形成されている。周辺回路領域１Ｂには、実際には複数のＭＩＳＦＥＴＱ１が形成されており、図１には、そのうちの１つのＭＩＳＦＥＴＱ１のゲート幅方向に垂直な断面が示されている。
【００５４】
図１に示すように、ＭＩＳＦＥＴＱ１は、ｎ−型半導体領域１１ｃおよびｎ＋型半導体領域１２ｃからなる半導体領域と、ｐ型ウェルＰＷ２上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥ１と、を有している。ｎ−型半導体領域１１ｃおよびｎ＋型半導体領域１２ｃは、半導体基板１のｐ型ウェルＰＷ２の上層部に形成されている。ｎ−型半導体領域１１ｃおよびｎ＋型半導体領域１２ｃは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
【００５５】
ゲート絶縁膜ＧＩ１は、絶縁膜３からなる。ゲート絶縁膜ＧＩ１は、ＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する。絶縁膜３として、メモリセルＭＣ１の絶縁膜３と同層に形成された絶縁膜を用いることができる。
【００５６】
ゲート電極ＧＥ１は、導電膜４からなる。導電膜４として、メモリセルＭＣ１の導電膜４と同層に形成された導電膜を用いることができる。
【００５７】
ｎ−型半導体領域１１ｃおよびｎ＋型半導体領域１２ｃからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルＭＣ１の半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域１２ｃは、ｎ−型半導体領域１１ｃよりも接合深さが深くかつ不純物濃度が高い。
【００５８】
ゲート電極ＧＥ１の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００５９】
ｎ＋型半導体領域１２ｃ上、すなわちｎ＋型半導体領域１２ｃの上面には、メモリセルＭＣ１におけるｎ＋型半導体領域１２ａ上、または、ｎ＋型半導体領域１２ｂ上と同様に、サリサイド技術などにより、金属シリサイド層１３が形成されている。なお、金属シリサイド層１３は、ゲート電極ＧＥ１上に形成されていてもよい。
【００６０】
次に、メモリセル領域１Ａに形成されたメモリセルＭＣ１上、および、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱ１上の構成を具体的に説明する。
【００６１】
半導体基板１上には、キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、絶縁膜１４が形成されている。絶縁膜１４は、例えば窒化シリコン膜などからなる。
【００６２】
絶縁膜１４上には、層間絶縁膜１５が形成されている。層間絶縁膜１５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１５の上面は平坦化されている。
【００６３】
層間絶縁膜１５にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部として導電性のプラグＰＧが埋め込まれている。
【００６４】
プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図１では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
【００６５】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃ上、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上およびゲート電極ＧＥ１上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃの表面上の金属シリサイド層１３の一部、制御ゲート電極ＣＧの表面上の金属シリサイド層１３の一部、または、メモリゲート電極ＭＧの表面上の金属シリサイド層１３の一部が露出される。あるいは、コンタクトホールＣＮＴの底部では、例えばゲート電極ＧＥ１の表面上の金属シリサイド層１３の一部などが露出される。そして、その露出部にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域１２ｂおよび１２ｃの表面上の金属シリサイド層１３の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【００６６】
プラグＰＧが埋め込まれた層間絶縁膜１５上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線が形成されており、その第１層目の配線上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【００６７】
次に、メモリセル領域１Ａに形成されたメモリセルＭＣ１の動作を説明する。図３は、「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。
【００６８】
図３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、半導体領域ＭＳに印加される電圧Ｖｓ、制御ゲート電極ＣＧに印加される電圧Ｖｃｇ、および、半導体領域ＭＤに印加される電圧Ｖｄが記載されている。また、図３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ｐ型ウェルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
【００６９】
本実施の形態１では、メモリトランジスタの絶縁膜８中の電荷蓄積部である窒化シリコン膜８ｂへの電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを１．５Ｖとする。
【００７０】
書き込み方式は、いわゆるソースサイド注入（Source Side Injection：ＳＳＩ）方式と呼ばれるホットエレクトロン書き込みを用いることができる。例えば図３の「書込」の欄に示すような電圧を、書き込みを行うメモリセルＭＣ１の各部位に印加し、メモリセルＭＣ１のゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂ中に電子を注入する。ホットエレクトロンは、主としてメモリゲート電極ＭＧ下にゲート絶縁膜ＧＩｍを介して位置する部分のチャネル領域、すなわち半導体領域ＭＶで発生し、ゲート絶縁膜ＧＩｍ中の電荷蓄積部である窒化シリコン膜８ｂに注入される。注入されたホットエレクトロンは、ゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
【００７１】
消去方法は、バンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホール、すなわち正孔を電荷蓄積部、すなわちゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂに注入することにより消去を行う。例えば図３の「消去」の欄に示すような電圧を、消去を行うメモリセルＭＣ１の各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルＭＣ１のゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂ中にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
【００７２】
消去方法は、直接トンネル現象を利用したホール注入による消去方式も用いることができる。つまり、直接トンネル現象によりホールを電荷蓄積部、すなわちゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂに注入することにより消去を行う。図３の「消去」の欄では図示を省略するが、メモリゲート電極ＭＧに印加される電圧Ｖｍｇを、例えば正の電圧である１２Ｖとし、ｐ型ウェルＰＷ１に印加される電圧Ｖｂを、例えば０Ｖとする。これにより、メモリゲート電極ＭＧ側からホールが、酸化シリコン膜８ｃを介して直接トンネル現象により電荷蓄積部、すなわち窒化シリコン膜８ｂに注入され、窒化シリコン膜８ｂ中の電子を相殺することにより消去が行われる。あるいは、窒化シリコン膜８ｂに注入されたホールが窒化シリコン膜８ｂ中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタの閾値電圧が低下し、消去状態となる。このような消去方法を用いた場合には、ＢＴＢＴ現象による消去方法を用いた場合と比較し、消費電流を低減することができる。
【００７３】
読出し時には、例えば図３の「読出」の欄に示すような電圧を、読出しを行うメモリセルＭＣ１の各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書き込み状態と消去状態とを判別することができる。
【００７４】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
【００７５】
図４〜図６は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図７〜図２８は、実施の形態１の半導体装置の製造工程中の要部断面図である。図６は、図４のステップＳ７に含まれる工程を示す。図７〜図２８の断面図には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣ１が、周辺回路領域１ＢにＭＩＳＦＥＴＱ１が、それぞれ形成される様子が示されている。
【００７６】
前述したように、メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図７〜図２８の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。
【００７７】
また、本実施の形態１においては、メモリセル領域１Ａにｎチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴをメモリセル領域１Ａに形成することもできる。同様に、本実施の形態１においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴＱ１を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱ１を周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
【００７８】
図７に示すように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハとしての半導体基板１を用意、すなわち準備する（図４のステップＳ１）。
【００７９】
次に、図７に示すように、半導体基板１の主面１ａのメモリセル領域１Ａにおいて、活性領域ＡＲ１を区画する素子分離領域ＩＲ１となり、半導体基板１の主面１ａの周辺回路領域１Ｂにおいて、活性領域ＡＲ２を区画する素子分離領域ＩＲ２となる、素子分離膜２を形成する（図４のステップＳ２）。素子分離膜２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。例えば、素子分離領域ＩＲ１およびＩＲ２に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離膜２を形成することができる。
【００８０】
次に、図７に示すように、メモリセル領域１Ａで活性領域ＡＲ１にｐ型ウェルＰＷ１を形成し、周辺回路領域１Ｂで活性領域ＡＲ２にｐ型ウェルＰＷ２を形成する（図４のステップＳ３）。ｐ型ウェルＰＷ１およびＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウェルＰＷ１およびＰＷ２は、半導体基板１の主面１ａから所定の深さにわたって形成される。すなわち、ステップＳ１〜ステップＳ３を行うことにより、メモリセル領域１Ａで主面１ａに形成されたｐ型ウェルＰＷ１を有する半導体基板１を用意することになる。
【００８１】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、半導体基板１の表面、すなわちｐ型ウェルＰＷ１およびＰＷ２の表面が露出される。
【００８２】
次に、図８に示すように、半導体基板１の主面１ａ全面に、絶縁膜３および導電膜４を形成する（図４のステップＳ４）。
【００８３】
このステップＳ４では、まず、図８に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｂで、半導体基板１の主面１ａに、絶縁膜３を形成する。前述したように、絶縁膜３として、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜３として使用可能な材料例は、前述した通りである。また、絶縁膜３を、熱酸化法、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。
【００８４】
ステップＳ４では、次に、図８に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｂで、絶縁膜３上に、シリコンからなる導電膜４を形成する。
【００８５】
好適には、導電膜４は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜４を、ＣＶＤ法などを用いて形成することができる。導電膜４の膜厚を、絶縁膜３を覆うように十分な程度の厚さとすることができる。また、成膜時は導電膜４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８６】
導電膜４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜４の成膜時または成膜後に導入することができる。導電膜４の成膜時に不純物を導入する場合には、導電膜４の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜４を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することで、不純物が導入された導電膜４を形成することができる。
【００８７】
次に、図８に示すように、半導体基板１の主面１ａ全面に、すなわち導電膜４上に、絶縁膜５および絶縁膜６を形成する（図４のステップＳ５）。
【００８８】
このステップＳ５では、まず、図８に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｂで、導電膜４上に、シリコンおよび酸素を含有する絶縁膜５を形成する。この絶縁膜５は、キャップ絶縁膜ＣＰ１（後述する図９参照）となる。
【００８９】
例えばシリコン膜からなる導電膜４の表面を熱酸化することにより、例えば６ｎｍ程度の厚さを有する酸化シリコン膜からなる絶縁膜５を形成することができる。または、シリコン膜からなる導電膜４の表面を熱酸化することに代え、ＣＶＤ法を用いて酸化シリコン膜からなる絶縁膜５を形成することもできる。
【００９０】
また、絶縁膜５の材料については、酸化シリコン膜に代え、他の材料からなる絶縁膜を用いることができる。あるいは、絶縁膜５を形成せず、導電膜４上に絶縁膜６を直接形成することもできる。
【００９１】
ステップＳ５では、次に、図８に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｂで、絶縁膜５上に、シリコンおよび窒素を含有する絶縁膜６を形成する。例えば窒化シリコン膜からなる絶縁膜６を、例えばＣＶＤ法などを用いて形成することができる。
【００９２】
次に、図９に示すように、絶縁膜６、絶縁膜５および導電膜４をパターニングする（図４のステップＳ６）。このステップＳ６では、例えばフォトリソグラフィおよびエッチングを用いて、絶縁膜６、絶縁膜５および導電膜４を、パターニングする。
【００９３】
まず、絶縁膜６上にレジスト膜を形成する。次いで、メモリセル領域１Ａのうち、制御ゲート電極ＣＧを形成する予定の領域以外の領域で、レジスト膜を貫通して絶縁膜６に達する開口部を形成し、開口部が形成されたレジスト膜からなるレジストパターンを形成する。このとき、メモリセル領域１Ａのうち、制御ゲート電極ＣＧを形成する予定の領域に配置された部分の絶縁膜６、および、周辺回路領域１Ｂに配置された部分の絶縁膜６は、レジスト膜に覆われている。
【００９４】
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜６、絶縁膜５および導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、メモリセル領域１Ａで、導電膜４からなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧと半導体基板１のｐ型ウェルＰＷ１との間の絶縁膜３からなるゲート絶縁膜ＧＩｔが形成される。すなわち、制御ゲート電極ＣＧは、メモリセル領域１Ａで、半導体基板１のｐ型ウェルＰＷ１上に、ゲート絶縁膜ＧＩｔを介して形成される。
【００９５】
また、制御ゲート電極ＣＧ上に形成された部分の絶縁膜５からなるキャップ絶縁膜ＣＰ１が形成され、キャップ絶縁膜ＣＰ１を介して制御ゲート電極ＣＧ上に形成された部分の絶縁膜６からなるキャップ絶縁膜ＣＰ２が形成される。一方、周辺回路領域１Ｂでは、絶縁膜６、絶縁膜５および導電膜４が残される。その後、レジストパターン、すなわちレジスト膜を除去する。
【００９６】
なお、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われない部分の絶縁膜３は、ステップＳ６のドライエッチングを行うことによって、または、ステップＳ６のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。そして、メモリセル領域１Ａのうち、制御ゲート電極ＣＧが形成されていない部分では、半導体基板１のｐ型ウェルＰＷ１が露出する。
【００９７】
次に、図１０および図１１に示すように、犠牲酸化膜ＳＯＦ１、ＳＯＦ２、ＳＯＦ３およびＳＯＦ４を形成する（図４のステップＳ７）。このステップＳ７では、制御ゲート電極ＣＧの側面、および、周辺回路領域１Ｂに残された部分の導電膜４の側面を酸化し、制御ゲート電極ＣＧの側面、および、周辺回路領域１Ｂに残された部分の導電膜４の側面に、犠牲酸化膜ＳＯＦ１およびＳＯＦ２を形成する。また、ステップＳ７では、キャップ絶縁膜ＣＰ２の表面、および、周辺回路領域１Ｂに残された部分の絶縁膜６の表面を酸化し、キャップ絶縁膜ＣＰ２の表面、および、周辺回路領域１Ｂに残された部分の絶縁膜６の表面に、犠牲酸化膜ＳＯＦ３およびＳＯＦ４を形成する。
【００９８】
ステップＳ７は、熱酸化法により酸化する工程（図６のステップＳ３１）と、ＩＳＳＧ（In Situ Steam Generation）法により酸化する工程（図６のステップＳ３２）と、を含む。すなわち、本実施の形態１では、犠牲酸化膜ＳＯＦ１、ＳＯＦ２、ＳＯＦ３およびＳＯＦ４を形成する際に、熱酸化法とＩＳＳＧ酸化法とを併用する。また、本実施の形態１では、ステップＳ３１を行って熱酸化法により酸化した後、ステップＳ３２を行ってＩＳＳＧ酸化法により酸化する。
【００９９】
ステップＳ６において、制御ゲート電極ＣＧの側面にエッチングによる損傷が加えられた場合でも、ステップＳ７において、犠牲酸化膜ＳＯＦ１を形成することにより、その損傷が加えられた部分が酸化されるため、加えられた損傷を除去することができる。
【０１００】
好適には、ステップＳ７では、半導体基板１の主面１ａに、犠牲酸化膜ＳＯＦ１１を形成する。すなわち、ステップＳ７では、平面視において、少なくとも制御ゲート電極ＣＧの第１の側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧ（後述する図２１参照）が配置される側に位置する部分のｐ型ウェルＰＷ１上に、犠牲酸化膜ＳＯＦ１１を形成する。
【０１０１】
これにより、ステップＳ６において、半導体基板１の主面１ａにエッチングによる損傷が加えられた場合でも、ステップＳ７において、犠牲酸化膜ＳＯＦ１１を形成することにより、その損傷が加えられた部分が酸化されるため、加えられた損傷を除去することができる。言い換えれば、ステップＳ６において、少なくとも制御ゲート電極ＣＧの第１の側に位置する部分のｐ型ウェルＰＷ１の表面にエッチングによる損傷が加えられた場合でも、ステップＳ７において、犠牲酸化膜ＳＯＦ１１を形成することにより、その損傷が加えられた部分が酸化されるため、加えられた損傷を除去することができる。
【０１０２】
また、犠牲酸化膜ＳＯＦ１１を形成することにより、後述するステップＳ９において、ｐ型ウェルＰＷ１の上層部にｎ型の半導体領域ＭＶを形成する際に、ｐ型ウェルＰＷ１の上面、および、制御ゲート電極ＣＧの側面に損傷が加えられることを防止することができる。
【０１０３】
熱酸化法は、シリコンなどからなる半導体基板を、例えば８００〜１１００℃の温度に加熱して熱処理を行うことにより、半導体基板の表面にシリコン酸化膜などからなる酸化膜を形成する方法である。熱酸化法として、例えばドライ酸化法またはウェット酸化法を用いることができる。ドライ酸化法は、酸素ガス中で熱処理を行う方法であり、ウェット酸化法は、酸素ガスに脱イオン水蒸気を加えたガス中で熱処理を行う方法である。
【０１０４】
一方、ＩＳＳＧ（In Situ Steam Generation）法は、減圧した熱処理チャンバ内に水素と酸素を直接導入し、例えば８００〜１１００℃の温度に加熱したシリコンなどからなる半導体基板の表面でラジカル酸化反応をさせることにより、半導体基板の表面にシリコン酸化膜などからなる酸化膜を形成する方法である。
【０１０５】
本実施の形態１では、まず、図１０に示すように、熱酸化法により酸化する（図６のステップＳ３１）。
【０１０６】
熱酸化法によれば、例えばシリコン膜からなる導電膜４の表面は酸化されやすい。そのため、ステップＳ３１では、導電膜４からなる制御ゲート電極ＣＧの側面が酸化され、制御ゲート電極ＣＧの側面に、犠牲酸化膜ＳＯＦ１が形成される。また、ステップＳ３１では、周辺回路領域１Ｂに残された部分の導電膜４の側面が酸化され、周辺回路領域１Ｂに残された部分の導電膜４の側面に、犠牲酸化膜ＳＯＦ２が形成される。
【０１０７】
すなわち、ステップＳ３１では、制御ゲート電極ＣＧの側面、および、周辺回路領域１Ｂに残された部分の導電膜４の側面を、熱酸化法により酸化する。
【０１０８】
一方、熱酸化法によれば、例えば窒化シリコン膜からなる絶縁膜６の表面は酸化されにくい。そのため、ステップＳ３１では、絶縁膜６からなるキャップ絶縁膜ＣＰ２の表面、および、周辺回路領域１Ｂに残された部分の絶縁膜６の表面には、犠牲酸化膜は形成されない。
【０１０９】
なお、ステップＳ３１では、メモリセル領域１Ａで、ｐ型ウェルＰＷ１の上面も酸化され、ｐ型ウェルＰＷ１の上面にも犠牲酸化膜ＳＯＦ１１が形成される。
【０１１０】
例えば導電膜４にｎ型の不純物が導入されていることなどにより、導電膜４の表面は酸化されやすいので、ｐ型ウェルＰＷ１の表面は、導電膜４の表面に比べて酸化されにくい。したがって、メモリセル領域１Ａで、半導体基板１のｐ型ウェルＰＷ１の上面に形成された犠牲酸化膜ＳＯＦ１１の膜厚ＴＨ１１は、導電膜４からなる制御ゲート電極ＣＧの側面に形成された犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１よりも薄い。
【０１１１】
ステップＳ３１では、例えば９５０℃程度の温度で熱酸化法により酸化することができる。このとき、犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１を、例えば５ｎｍ程度とすることができ、犠牲酸化膜ＳＯＦ１１の膜厚ＴＨ１１を、例えば３ｎｍ程度とすることができる。また、犠牲酸化膜ＳＯＦ２の膜厚を、犠牲酸化膜ＳＯＦ１の膜厚と同程度とすることができる。
【０１１２】
次に、図１１に示すように、ＩＳＳＧ酸化法により酸化する（図６のステップＳ３２）。
【０１１３】
ＩＳＳＧ酸化法によれば、ラジカル酸化反応をさせるため、例えばシリコン膜からなる導電膜４の表面は酸化される。そのため、ステップＳ３２では、導電膜４からなる制御ゲート電極ＣＧの側面がさらに酸化され、制御ゲート電極ＣＧの側面に形成された犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１が増加する。また、ステップＳ３２では、周辺回路領域１Ｂに残された部分の導電膜４の側面がさらに酸化され、周辺回路領域１Ｂに残された部分の導電膜４の側面に形成された犠牲酸化膜ＳＯＦ２の膜厚が増加する。
【０１１４】
一方、ＩＳＳＧ酸化法によれば、ラジカル酸化反応をさせるため、例えば窒化シリコン膜からなる絶縁膜６の表面も酸化することができる。そのため、ステップＳ３２では、絶縁膜６からなるキャップ絶縁膜ＣＰ２の表面が酸化され、キャップ絶縁膜ＣＰ２の表面に、犠牲酸化膜ＳＯＦ３が形成される。また、ステップＳ３２では、周辺回路領域１Ｂに残された部分の絶縁膜６の表面が酸化され、周辺回路領域１Ｂに残された部分の絶縁膜６の表面に、犠牲酸化膜ＳＯＦ４が形成される。
【０１１５】
すなわち、ステップＳ３２では、制御ゲート電極ＣＧの側面、周辺回路領域１Ｂに残された部分の導電膜４の側面、キャップ絶縁膜ＣＰ２の表面、および、周辺回路領域１Ｂに残された部分の絶縁膜６の表面を、ＩＳＳＧ酸化法により酸化する。
【０１１６】
なお、ステップＳ３２では、メモリセル領域１Ａで、ｐ型ウェルＰＷ１の上面も酸化され、ｐ型ウェルＰＷ１の上面に形成された犠牲酸化膜ＳＯＦ１１の膜厚も増加する。
【０１１７】
ステップＳ３２では、例えば９００℃程度の温度でＩＳＳＧ酸化法により酸化することができる。このとき、犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１を、例えば６ｎｍ程度に増加させることができ、犠牲酸化膜ＳＯＦ１１の膜厚ＴＨ１１を、例えば４ｎｍ程度に増加させることができ、犠牲酸化膜ＳＯＦ３の膜厚ＴＨ２を、例えば１ｎｍ程度とすることができる。また、犠牲酸化膜ＳＯＦ２の膜厚を、犠牲酸化膜ＳＯＦ１の膜厚と同程度まで増加させることができ、犠牲酸化膜ＳＯＦ４の膜厚を、犠牲酸化膜ＳＯＦ３の膜厚と同程度とすることができる。
【０１１８】
このようにして、ステップＳ７では、ステップＳ３１およびステップＳ３２を行うことにより、制御ゲート電極ＣＧの側面、周辺回路領域１Ｂに残された部分の導電膜４の側面、キャップ絶縁膜ＣＰ２の表面、および、周辺回路領域１Ｂに残された部分の絶縁膜６の表面を酸化する。そして、制御ゲート電極ＣＧの側面に犠牲酸化膜ＳＯＦ１を形成し、周辺回路領域１Ｂに残された部分の導電膜４の側面に犠牲酸化膜ＳＯＦ２を形成し、キャップ絶縁膜ＣＰ２の表面に犠牲酸化膜ＳＯＦ３を形成し、周辺回路領域１Ｂに残された部分の絶縁膜６の側面に犠牲酸化膜ＳＯＦ４を形成する。
【０１１９】
次に、図１２〜図１６に示すように、周辺回路領域１Ｂで、犠牲酸化膜ＳＯＦ４および絶縁膜６を除去する（図４のステップＳ８）。
【０１２０】
このステップＳ８では、まず、図１２に示すように、メモリセル領域１Ａで、表面に犠牲酸化膜ＳＯＦ３が形成されたキャップ絶縁膜ＣＰ２、および、側面に犠牲酸化膜ＳＯＦ１が形成された制御ゲート電極ＣＧを覆うように、レジスト膜ＲＦ１を形成する。また、周辺回路領域１Ｂに残された部分であって、表面に犠牲酸化膜ＳＯＦ４が形成された部分の絶縁膜６、および、周辺回路領域１Ｂに残された部分であって、側面に犠牲酸化膜ＳＯＦ２が形成された部分の導電膜４を覆うように、レジスト膜ＲＦ１を形成する。
【０１２１】
次いで、図１３に示すように、レジスト膜ＲＦ１をパターン露光した後、現像することにより、レジスト膜ＲＦ１をパターニングし、周辺回路領域１Ｂで、レジスト膜ＲＦ１を除去し、メモリセル領域１Ａで、レジスト膜ＲＦ１を残す。これにより、メモリセル領域１Ａで残された部分のレジスト膜ＲＦ１からなるレジストパターンＲＰ１が形成される。
【０１２２】
次いで、図１４および図１５に示すように、周辺回路領域１Ｂに残された部分の絶縁膜６を除去する。この絶縁膜６を除去する工程では、レジストパターンＲＰ１をエッチングマスクとして用いて、絶縁膜６を例えばドライエッチングなどによりエッチングして除去する。
【０１２３】
図１３に示すように、レジスト膜ＲＦ１をパターン露光した後、現像する際に、異物としての粒子ＰＴ１が発生し、発生した粒子ＰＴ１が、周辺回路領域１Ｂで、絶縁膜６上に形成された部分の犠牲酸化膜ＳＯＦ４の上面に付着することがある。粒子ＰＴ１は、例えばレジスト膜ＲＦ１に含まれる有機物からなる粒子であるか、または、現像に用いられる現像液に含まれる異物としての粒子である。
【０１２４】
しかし、本実施の形態１では、犠牲酸化膜ＳＯＦ４の上面に付着した粒子ＰＴ１と、犠牲酸化膜ＳＯＦ４の上面との密着力が小さい。そのため、犠牲酸化膜ＳＯＦ４の上面に付着した粒子ＰＴ１は、絶縁膜６をエッチングする工程の初期の段階で、図１４に示すように、犠牲酸化膜ＳＯＦ４の上面から容易に離脱する。これにより、犠牲酸化膜ＳＯＦ４の上面に付着した粒子ＰＴ１が、絶縁膜６をエッチングする際のエッチングマスクになることを防止することができる。したがって、図１５に示すように、絶縁膜６をエッチングする工程において、周辺回路領域１Ｂに残された部分の絶縁膜６を完全に除去することができる。
【０１２５】
なお、図１５に示すように、絶縁膜５の膜厚は、絶縁膜６の膜厚に比べて薄いため、周辺回路領域１Ｂに残された部分の絶縁膜６をエッチングして除去する際に、周辺回路領域１Ｂに残された部分の絶縁膜５も除去される。
【０１２６】
その後、図１６に示すように、メモリセル領域１Ａに残された部分のレジスト膜ＲＦ１、すなわちレジストパターンＲＰ１を除去する。
【０１２７】
次に、図１７に示すように、半導体領域ＭＶを形成する（図４のステップＳ９）。このステップＳ９では、メモリセル領域１Ａで、表面に犠牲酸化膜ＳＯＦ３が形成されたキャップ絶縁膜ＣＰ２、および、側面に犠牲酸化膜ＳＯＦ１が形成された制御ゲート電極ＣＧをマスクとして、ｐ型ウェルＰＷ１に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物ＩＰ１を、イオン注入法により導入する。これにより、平面視において、制御ゲート電極ＣＧの第１の側に位置する部分のｐ型ウェルＰＷ１の上層部に、ｎ型の半導体領域ＭＶを形成する。
【０１２８】
平面視において、制御ゲート電極ＣＧの第１の側に位置する部分のｐ型ウェルＰＷ１上には、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧ（後述する図２１参照）が形成される。したがって、ｎ型の半導体領域ＭＶは、平面視において、制御ゲート電極ＣＧの両側のうち、その制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側に位置する部分のｐ型ウェルＰＷ１の上層部に、形成される。
【０１２９】
ステップＳ７において、平面視において、制御ゲート電極ＣＧの第１の側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧ（後述する図２１参照）が配置される側に位置する部分のｐ型ウェルＰＷ１の上面に、犠牲酸化膜ＳＯＦ１１が形成されている。そのため、ステップＳ９において、ｐ型ウェルＰＷ１に、ｎ型の不純物ＩＰ１をイオン注入法により導入する際に、ｐ型ウェルＰＷ１の上面に損傷が加えられることを防止することができる。
【０１３０】
また、本実施の形態１では、側面に犠牲酸化膜ＳＯＦ１が形成された制御ゲート電極ＣＧをマスクとして、ｐ型ウェルＰＷ１に、ｎ型の不純物ＩＰ１を、イオン注入法により導入する。そのため、ｎ型の半導体領域ＭＶを、平面視において、制御ゲート電極ＣＧと離して形成することができる。すなわち、ｎ型の半導体領域ＭＶの制御ゲート電極ＣＧの中央部側の端部である端部ＥＰ１は、平面視において、制御ゲート電極ＣＧのメモリゲート電極ＭＧ（後述する図２１参照）側の側面ＳＳ１よりも、制御ゲート電極ＣＧの中央部側と反対側に配置される。
【０１３１】
なお、本実施の形態１では、制御ゲート電極ＣＧの第１の側に位置する部分のｐ型ウェルＰＷ１の上層部に、ｎ型の半導体領域ＭＶを形成する例について説明したが、制御ゲート電極ＣＧの両側に位置する部分のｐ型ウェルＰＷ１の上層部に、ｎ型の半導体領域ＭＶを形成してもよい。
【０１３２】
次に、図１８に示すように、犠牲酸化膜ＳＯＦ１、ＳＯＦ２およびＳＯＦ３を除去する（図４のステップＳ１０）。このステップＳ１０では、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより、犠牲酸化膜ＳＯＦ１、ＳＯＦ２およびＳＯＦ３を除去する。このとき、犠牲酸化膜ＳＯＦ１１も除去される。なお、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化してもよい。
【０１３３】
次に、図１９に示すように、半導体基板１の主面１ａ全面に、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ用の絶縁膜８を形成する（図４のステップＳ１１）。このステップＳ１１において、メモリセル領域１Ａでは、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、および、キャップ絶縁膜ＣＰ２の上面および側面に、絶縁膜８が形成される。また、周辺回路領域１Ｂに残された部分の導電膜４の上面および側面に、絶縁膜８が形成される。すなわち、ステップＳ１１において、絶縁膜８は、半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の表面、ならびに、周辺回路領域１Ｂに残された部分の導電膜４の表面を覆うように、形成される。
【０１３４】
絶縁膜８は、前述したように、内部に電荷蓄積部を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜からなる。
【０１３５】
絶縁膜８のうち、酸化シリコン膜８ａを、例えば熱酸化法またはＩＳＳＧ酸化法などにより形成することができる。また、絶縁膜８のうち、窒化シリコン膜８ｂを、例えばＣＶＤ法により形成することができる。さらに、絶縁膜８のうち、酸化シリコン膜８ｃを、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成することができる。
【０１３６】
まず、露出した部分の半導体基板１の主面１ａと、制御ゲート電極ＣＧの側面と、キャップ絶縁膜ＣＰ２の上面および側面と、周辺回路領域１Ｂに残された部分の導電膜４の上面および側面とに、例えば熱酸化法またはＩＳＳＧ酸化法により酸化シリコン膜８ａを形成する。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、ならびに、周辺回路領域１Ｂに残された部分の導電膜４の上面および側面が、酸化される。酸化シリコン膜８ａの厚みは、例えば４ｎｍ程度とすることができる。
【０１３７】
他の形態として、酸化シリコン膜８ａをＡＬＤ法で形成することもできる。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、ならびに、周辺回路領域１Ｂに残された部分の導電膜４の上面および側面に酸化シリコンが成長する。したがって、このときも、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、ならびに、周辺回路領域１Ｂに残された部分の導電膜４の上面および側面が、酸化膜で覆われることになる。
【０１３８】
次に、酸化シリコン膜８ａ上に窒化シリコン膜８ｂを例えばＣＶＤ法で形成し、さらに窒化シリコン膜８ｂ上に酸化シリコン膜８ｃを例えばＣＶＤ法、ＩＳＳＧ酸化法またはその両方で形成する。これにより、酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜からなる絶縁膜８を形成することができる。
【０１３９】
メモリセル領域１Ａに形成された絶縁膜８は、メモリゲート電極ＭＧ（後述する図２１参照）のゲート絶縁膜として機能し、電荷保持機能を有する。絶縁膜８は、電荷蓄積部としての窒化シリコン膜８ｂを、電荷ブロック層としての酸化シリコン膜８ａと酸化シリコン膜８ｃとで挟んだ構造を有している。そして、酸化シリコン膜８ａおよび８ｃからなる電荷ブロック層のポテンシャル障壁高さが、窒化シリコン膜８ｂからなる電荷蓄積部のポテンシャル障壁高さに比べ、高くなる。
【０１４０】
なお、本実施の形態１においては、トラップ準位を有する絶縁膜として、窒化シリコン膜８ｂを用いるが、窒化シリコン膜８ｂを用いた場合、信頼性の面で好適である。しかし、トラップ準位を有する絶縁膜としては、窒化シリコン膜に限定されず、例えば酸化アルミニウム（アルミナ）膜、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることができる。
【０１４１】
次に、図２０に示すように、半導体基板１の主面１ａ全面に、すなわち絶縁膜８上に、シリコンからなる導電膜９を形成する（図５のステップＳ１２）。
【０１４２】
好適には、導電膜９は、例えば多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜９を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜９をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１４３】
導電膜９として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜９の成膜時または成膜後に導入することができる。導電膜９の成膜後のイオン注入で導電膜９に不純物を導入することもできるが、導電膜９の成膜時に導電膜９に不純物を導入することもできる。導電膜９の成膜時に不純物を導入する場合には、導電膜９の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜９を成膜することができる。
【０１４４】
次に、図２１に示すように、異方性エッチング技術により導電膜９をエッチバックして、メモリゲート電極ＭＧを形成する（図５のステップＳ１３）。
【０１４５】
このステップＳ１３では、導電膜９の膜厚の分だけ導電膜９をエッチバックすることにより、制御ゲート電極ＣＧの両側の側壁上、すなわち側面上に、絶縁膜８を介して導電膜９をサイドウォールスペーサ状に残し、他の領域の導電膜９を除去する。
【０１４６】
これにより、図２１に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両側の側壁のうち、第１の側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる、メモリゲート電極ＭＧが形成される。また、制御ゲート電極ＣＧの両側の側壁のうち、第１の側と反対側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側と反対側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる、スペーサＳＰ１が形成される。
【０１４７】
メモリゲート電極ＭＧは、絶縁膜８上に、絶縁膜８を介して制御ゲート電極ＣＧと隣り合うように形成される。メモリゲート電極ＭＧとスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。
【０１４８】
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ絶縁膜ＣＰ２が形成されている。したがって、メモリゲート電極ＭＧは、キャップ絶縁膜ＣＰ２の第１の側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる。また、スペーサＳＰ１は、キャップ絶縁膜ＣＰ２の第１の側と反対側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる。
【０１４９】
なお、周辺回路領域１Ｂに残された導電膜４の側面上にも、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９により、スペーサＳＰ１が形成される。
【０１５０】
ステップＳ１３で形成されたメモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、絶縁膜８が介在しており、このメモリゲート電極ＭＧは、絶縁膜８に接触した導電膜９からなる。
【０１５１】
ステップＳ１３のエッチバック工程を行った段階で、絶縁膜８のうちメモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分、すなわち、メモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分の絶縁膜８が、露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧ下の絶縁膜８が、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ（後述する図２３参照）となる。また、ステップＳ１２にて形成される導電膜９の膜厚を調整することで、メモリゲート長を調整することができる。
【０１５２】
次に、図２２に示すように、スペーサＳＰ１を除去する（図５のステップＳ１４）。このステップＳ１４では、フォトリソグラフィを用いて、メモリゲート電極ＭＧが覆われ、かつ、スペーサＳＰ１が露出されるようなレジストパターン（図示せず）を半導体基板１上に形成する。そして、形成されたレジストパターンをエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する。一方、メモリゲート電極ＭＧは、レジストパターンで覆われていたので、エッチングされずに残される。その後、このレジストパターンを除去する。
【０１５３】
次に、図２３に示すように、メモリゲート電極ＭＧで覆われていない部分の絶縁膜８を、例えばウェットエッチングなどのエッチングによって除去する（図５のステップＳ１５）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する絶縁膜８は、除去されずに残され、他の領域に位置する絶縁膜８は除去される。このとき、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間に残された部分、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に残された部分の絶縁膜８からなるゲート絶縁膜ＧＩｍが形成される。
【０１５４】
なお、ステップＳ１５において、絶縁膜８のうち、酸化シリコン膜８ｃおよび窒化シリコン膜８ｂが除去され、酸化シリコン膜８ａが除去されずに残されるように、エッチングを行うこともできる。
【０１５５】
次に、図２４に示すように、周辺回路領域１Ｂで、導電膜４をパターニングする（図５のステップＳ１６）。このステップＳ１６では、例えばフォトリソグラフィおよびエッチングを用いて、周辺回路領域１Ｂで、導電膜４をパターニングする。レジストを塗布する前に例えば酸化シリコン膜と窒化シリコン膜を形成してもよい。これらの膜は、周辺回路領域１Ｂで、導電膜４をパターニングする際のメモリ部保護膜として機能する（図示せず）。
【０１５６】
まず、半導体基板１の主面１ａ全面に、レジスト膜を形成する。次いで、周辺回路領域１Ｂのうち、ゲート電極ＧＥ１を形成する予定の領域以外の領域で、レジスト膜を貫通して導電膜４に達する開口部を形成し、開口部が形成されたレジスト膜からなるレジストパターンを形成する。このとき、周辺回路領域１Ｂのうち、ゲート電極ＧＥ１を形成する予定の領域に配置された部分の導電膜４、および、メモリセル領域１Ａにおける半導体基板１の主面１ａは、レジスト膜に覆われている。
【０１５７】
次いで、レジストパターンをエッチングマスクとして用いて、導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、周辺回路領域１Ｂで、導電膜４からなるゲート電極ＧＥ１が形成され、ゲート電極ＧＥ１と半導体基板１のｐ型ウェルＰＷ２との間の絶縁膜３からなるゲート絶縁膜ＧＩ１が形成される。すなわち、ゲート電極ＧＥ１は、周辺回路領域１Ｂで、半導体基板１のｐ型ウェルＰＷ２上に、ゲート絶縁膜ＧＩ１を介して形成される。一方、メモリセル領域１Ａでは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはレジストパターンで覆われているため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。その後、レジストパターン、すなわちレジスト膜を除去する。
【０１５８】
なお、周辺回路領域１Ｂにおいて、ゲート電極ＧＥ１で覆われない部分の絶縁膜３は、ステップＳ１６のドライエッチングを行うことによって、または、ステップＳ１６のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。
【０１５９】
次に、図２５に示すように、ｎ−型半導体領域１１ａ、１１ｂおよび１１ｃを、イオン注入法などを用いて形成する（図５のステップＳ１７）。このステップＳ１７では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１をマスクとして用いて、半導体基板１のｐ型ウェルＰＷ１およびＰＷ２ならびに半導体領域ＭＶに導入する。これにより、ｎ−型半導体領域１１ａ、１１ｂおよび１１ｃが形成される。
【０１６０】
この際、ｎ−型半導体領域１１ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面に自己整合して形成される。また、ｎ−型半導体領域１１ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側面に自己整合して形成される。さらに、ｎ−型半導体領域１１ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥ１の側面に自己整合して形成される。ｎ−型半導体領域１１ａ、１１ｂおよび１１ｃは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１６１】
次に、図２６に示すように、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、および、ゲート電極ＧＥ１の側壁上に、サイドウォールスペーサＳＷを形成する（図５のステップＳ１８）。
【０１６２】
まず、半導体基板１の主面１ａ全面に、サイドウォールスペーサＳＷ用の絶縁膜を形成し、形成された絶縁膜を例えば異方性エッチングによりエッチバックする。このようにして、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、およびゲート電極ＧＥ１の側壁上に選択的にこの絶縁膜を残すことにより、サイドウォールスペーサＳＷを形成する。このサイドウォールスペーサＳＷは、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
【０１６３】
次に、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃを、イオン注入法などを用いて形成する（図５のステップＳ１９）。このステップＳ１９では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１と、それらの側壁上のサイドウォールスペーサＳＷとをマスクとして用いて半導体基板１のｐ型ウェルＰＷ１およびＰＷ２に導入する。これにより、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃが形成される。
【０１６４】
この際、ｎ＋型半導体領域１２ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域１２ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。さらに、ｎ＋型半導体領域１２ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥ１の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１６５】
このようにして、ｎ−型半導体領域１１ａとそれよりも高不純物濃度のｎ＋型半導体領域１２ａとにより、メモリトランジスタＭＴのソース領域として機能するｎ型の半導体領域ＭＳが形成される。また、ｎ−型半導体領域１１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１２ｂとにより、制御トランジスタＣＴのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。半導体領域ＭＳは、平面視において、メモリゲート電極ＭＧを挟んで制御ゲート電極ＣＧと反対側に位置する部分のｐ型ウェルＰＷ１、すなわち半導体基板１の上層部に、形成される。半導体領域ＭＤは、平面視において、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、形成される。
【０１６６】
その後、ｎ−型半導体領域１１ａ、１１ｂおよび１１ｃ、ならびに、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。これにより、図２６に示すように、メモリセル領域１Ａで、制御トランジスタＣＴおよびメモリトランジスタＭＴが形成され、制御トランジスタＣＴおよびメモリトランジスタＭＴにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。すなわち、制御ゲート電極ＣＧと、ゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと、ゲート絶縁膜ＧＩｍとにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。
【０１６７】
また、図２６に示すように、周辺回路領域１Ｂで、ＭＩＳＦＥＴＱ１が形成される。すなわち、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１とにより、ＭＩＳＦＥＴＱ１が形成される。
【０１６８】
次に、図２７に示すように、金属シリサイド層１３を形成する（図５のステップＳ２０）。このステップＳ２０では、半導体基板１の主面１ａ全面に、キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、金属膜を形成する。金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃのそれぞれの上層部を、金属膜と反応させる。これにより、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃの各々の上に、金属シリサイド層１３がそれぞれ形成される。
【０１６９】
金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。その後、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、図２７に示すように、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃの各々の上に、金属シリサイド層１３を形成することができる。なお、メモリゲート電極ＭＧ上、および、ゲート電極ＧＥ１上にも、金属シリサイド層１３を形成することができる。
【０１７０】
次に、図２８に示すように、半導体基板１の主面１ａ全面に、絶縁膜１４および層間絶縁膜１５を形成する（図５のステップＳ２１）。このステップＳ２１では、まず、キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、絶縁膜１４を形成する。絶縁膜１４は、例えば窒化シリコン膜からなる。絶縁膜１４を、例えばＣＶＤ法により形成することができる。
【０１７１】
次に、図２８に示すように、絶縁膜１４上に、層間絶縁膜１５を形成する。層間絶縁膜１５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１５を、例えばＣＶＤ法により形成した後、層間絶縁膜１５の上面を平坦化する。
【０１７２】
次に、図１に示すように、層間絶縁膜１５を貫通するプラグＰＧを形成する（図５のステップＳ２２）。まず、フォトリソグラフィを用いて層間絶縁膜１５上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜１５をドライエッチングすることにより、層間絶縁膜１５にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１７３】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜１５上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１７４】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃ上、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上、および、ゲート電極ＧＥ１上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域１２ａ、１２ｂおよび１２ｃの表面上の金属シリサイド層１３の一部、制御ゲート電極ＣＧの表面上の金属シリサイド層１３の一部、または、メモリゲート電極ＭＧの表面上の金属シリサイド層１３の一部が露出される。あるいは、コンタクトホールＣＮＴの底部では、例えばゲート電極ＧＥ１の表面上の金属シリサイド層１３の一部などが露出される。なお、図１においては、ｎ＋型半導体領域１２ｂおよび１２ｃの表面上の金属シリサイド層１３の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１７５】
以上のようにして、図１を用いて前述した、本実施の形態１の半導体装置が製造される。なお、プラグＰＧが埋め込まれた層間絶縁膜１５上に、例えば銅（Ｃｕ）を主導電膜とする配線を、例えばダマシン技術を用いて形成することができるが、ここでは、その説明を省略する。
【０１７６】
＜異物としての粒子の発生について＞
次に、図４のステップＳ８において、周辺回路領域でレジスト膜を除去し、メモリセル領域でレジスト膜を残す際の異物としての粒子の発生について、比較例１の半導体装置の製造方法と対比しながら説明する。図２９〜図３２は、比較例１の半導体装置の製造工程中の要部断面図である。
【０１７７】
比較例１の半導体装置の製造方法は、図４のステップＳ１〜図５のステップＳ２２に相当する工程を行って、比較例１の半導体装置を製造するものである。
【０１７８】
比較例１の半導体装置の製造工程では、実施の形態１の半導体装置の製造工程と異なり、図４のステップＳ７に相当する工程において、ＩＳＳＧ酸化法を行わず、熱酸化法のみにより、犠牲酸化膜を形成する。そのため、図２９に示すように、メモリセル領域１Ａで、キャップ絶縁膜ＣＰ２の表面には、犠牲酸化膜が形成されず、周辺回路領域１Ｂで、絶縁膜６の表面には、犠牲酸化膜が形成されない。したがって、図４のステップＳ８に相当する工程において形成されるレジスト膜ＲＦ１は、メモリセル領域１Ａで、キャップ絶縁膜ＣＰ２に接触し、周辺回路領域１Ｂで、絶縁膜６に接触する。
【０１７９】
次いで、レジスト膜ＲＦ１をパターン露光した後、現像することにより、レジスト膜ＲＦ１をパターニングし、周辺回路領域１Ｂで、レジスト膜ＲＦ１を除去し、メモリセル領域１Ａで、レジスト膜ＲＦ１を残す。これにより、図２９に示すように、メモリセル領域１Ａで残された部分のレジスト膜ＲＦ１からなるレジストパターンＲＰ１が形成される。
【０１８０】
前述したように、レジスト膜ＲＦ１をパターン露光した後、現像する際に、異物としての粒子ＰＴ１が発生することがある。粒子ＰＴ１は、例えばレジスト膜ＲＦ１に含まれる有機物からなる粒子であるか、または、現像に用いられる現像液に含まれる異物としての粒子である。このとき、発生した粒子ＰＴ１は、図２９に示すように、周辺回路領域１Ｂで、絶縁膜６の上面に付着する。
【０１８１】
ところが、絶縁膜６の上面と粒子ＰＴ１との密着力は、大きい。これは、例えば、窒化シリコン膜からなる絶縁膜６と、有機物からなる粒子ＰＴ１との接触界面で、化学反応が起きることにより、絶縁膜６の上面と粒子ＰＴ１との密着力が増加するためと考えられる。そのため、周辺回路領域１Ｂで、絶縁膜６をエッチングする工程において、絶縁膜６の上面に付着した粒子ＰＴ１は、絶縁膜６の上面から離脱しない。これにより、絶縁膜６の上面に付着した粒子ＰＴ１が、絶縁膜６をエッチングする際のエッチングマスクになる。
【０１８２】
したがって、図３０に示すように、絶縁膜６をエッチングする工程において、粒子ＰＴ１、および、上面に粒子ＰＴ１が付着した部分の絶縁膜６が残されるので、周辺回路領域１Ｂに残された部分の絶縁膜６を完全に除去することができない。すなわち、絶縁膜６をエッチングする際に、上面に粒子ＰＴ１が付着した部分の絶縁膜６が残されるので、エッチングされるべき部分の絶縁膜６が、エッチングされずに残ることになる。
【０１８３】
次に、メモリセル領域１Ａに残された部分のレジスト膜ＲＦ１、すなわちレジストパターンＲＰ１を除去し、図４のステップＳ９に相当する工程を行って、半導体領域ＭＶを形成する際にも、図３１に示すように、粒子ＰＴ１、および、上面に粒子ＰＴ１が付着した部分の絶縁膜６は、残されたままである。そして、その後、図４のステップＳ１０〜図５のステップＳ１６の工程を行って、周辺回路領域１Ｂで導電膜４をパターニングする際に、周辺回路領域１Ｂで残された部分の絶縁膜６が、導電膜４をパターニングする際のエッチングマスクになる。したがって、図３２に示すように、導電膜４をパターニングする工程において、絶縁膜６下に位置する部分の導電膜４が残されるので、周辺回路領域１Ｂのうち、ゲート電極ＧＥ１を形成する予定の領域以外の領域で、導電膜４が残される。
【０１８４】
このようにゲート電極ＧＥ１を形成する予定の領域以外の領域で導電膜４が残された場合、例えば、その後図５のステップＳ１７に相当する工程を行う際に、周辺回路領域１Ｂで半導体基板１のｐ型ウェルＰＷ２にｎ型の不純物またはｐ型の不純物を所望量導入することができない。したがって、ｎ−型半導体領域１１ｃまたはｎ＋型半導体領域１２ｃを所望通り形成することができず、半導体装置に不良が発生する。
【０１８５】
あるいは、ゲート電極ＧＥ１を形成する予定の領域以外の領域で導電膜４が残された場合、例えば、残された導電膜４とゲート電極ＧＥ１とが繋がることにより、ゲート電極ＧＥ１の幅、すなわちチャネル長が変動し、半導体装置に不良が発生する。
【０１８６】
一方、本実施の形態１の半導体装置の製造工程では、図４のステップＳ７において、熱酸化法およびＩＳＳＧ酸化法により、犠牲酸化膜を形成する。そのため、図１１に示すように、メモリセル領域１Ａで、キャップ絶縁膜ＣＰ２の表面に、犠牲酸化膜ＳＯＦ３が形成され、周辺回路領域１Ｂで、絶縁膜６の表面に、犠牲酸化膜ＳＯＦ４が形成される。したがって、図４のステップＳ８において形成されるレジスト膜ＲＦ１は、図１２に示すように、メモリセル領域１Ａで、犠牲酸化膜ＳＯＦ３に接触し、周辺回路領域１Ｂで、犠牲酸化膜ＳＯＦ４に接触する。
【０１８７】
次いで、レジスト膜ＲＦ１を形成し、形成されたレジスト膜ＲＦ１をパターン露光した後、現像する際に、異物としての粒子ＰＴ１が発生することがある。このとき、発生した粒子ＰＴ１は、図１３に示すように、周辺回路領域１Ｂで、犠牲酸化膜ＳＯＦ４の上面に付着する。
【０１８８】
しかし、本実施の形態１では、犠牲酸化膜ＳＯＦ４の上面に付着した粒子ＰＴ１と、犠牲酸化膜ＳＯＦ４の上面との密着力が小さい。これは、例えば、酸化シリコン膜からなる犠牲酸化膜ＳＯＦ４と、有機物からなる粒子ＰＴ１との接触界面で、化学反応が起きにくく、犠牲酸化膜ＳＯＦ４の上面と粒子ＰＴ１との密着力が増加しないためと考えられる。そのため、犠牲酸化膜ＳＯＦ４の上面に付着した粒子ＰＴ１は、絶縁膜６をエッチングする工程の初期の段階で、図１４に示すように、犠牲酸化膜ＳＯＦ４の上面から容易に離脱する。これにより、犠牲酸化膜ＳＯＦ４の上面に付着した粒子ＰＴ１が、絶縁膜６をエッチングする際のエッチングマスクになることを防止することができる。したがって、図１５に示すように、絶縁膜６をエッチングする工程において、周辺回路領域１Ｂに残された部分の絶縁膜６を完全に除去することができる。
【０１８９】
また、導電膜４をパターニングする工程（図５のステップＳ１６）において、周辺回路領域１Ｂのうち、ゲート電極ＧＥ１を形成する予定の領域以外の領域で、導電膜４が残されることを防止することができる。したがって、ｎ−型半導体領域１１ｃまたはｎ＋型半導体領域１２ｃを所望通り形成することができ、半導体装置に不良が発生することを防止することができる。あるいは、ゲート電極ＧＥ１の幅、すなわちチャネル長が変動することを防止し、半導体装置に不良が発生することを防止することができる。
【０１９０】
＜半導体領域の端部の位置について＞
次に、ｎ型の半導体領域の端部の位置について、比較例２の半導体装置の製造方法と対比しながら説明する。図３３および図３４は、比較例２の半導体装置の製造工程中の要部断面図である。
【０１９１】
比較例２の半導体装置の製造方法は、図４のステップＳ１〜図５のステップＳ２２に相当する工程を行って、比較例２の半導体装置を製造するものである。
【０１９２】
比較例２の半導体装置の製造工程では、実施の形態１の半導体装置の製造工程と異なり、図４のステップＳ７に相当する工程において、熱酸化法を行わず、ＩＳＳＧ酸化法のみにより、犠牲酸化膜を形成する。
【０１９３】
前述したように、ＩＳＳＧ酸化法によれば、ラジカル酸化反応をさせるため、周辺回路領域１Ｂで、例えば窒化シリコン膜からなる絶縁膜６の表面も酸化することができる。そのため、実施の形態１と同様に、メモリセル領域１Ａで、キャップ絶縁膜ＣＰ２の表面に、犠牲酸化膜ＳＯＦ３が形成され、周辺回路領域１Ｂに残された部分の絶縁膜６の表面に、犠牲酸化膜ＳＯＦ４（図１１参照）が形成される。したがって、図４のステップＳ８に相当する工程において、レジスト膜ＲＦ１（図１２参照）を形成し、形成されたレジスト膜ＲＦ１をパターン露光した後、現像する際に、異物としての粒子ＰＴ１（図１３参照）が発生することがある。このとき、発生した粒子ＰＴ１は、周辺回路領域１Ｂで、犠牲酸化膜ＳＯＦ４（図１３参照）の上面に付着する。
【０１９４】
また、比較例２では、実施の形態１と同様に、犠牲酸化膜ＳＯＦ４（図１３参照）の上面に付着した粒子ＰＴ１は、犠牲酸化膜ＳＯＦ４の上面と粒子ＰＴ１との密着力が小さい。そのため、絶縁膜６をエッチングする工程の初期の段階で、犠牲酸化膜ＳＯＦ４の上面から容易に離脱する（図１４参照）。したがって、図３３に示すように、絶縁膜６をエッチングする工程において、周辺回路領域１Ｂに残された部分の絶縁膜６を完全に除去することはできる。よって、図３４に示すように、導電膜４をパターニングする工程（図５のステップＳ１６）において、周辺回路領域１Ｂのうち、ゲート電極ＧＥ１を形成する予定の領域以外の領域で、導電膜４が残されることを防止することはできる。
【０１９５】
しかし、ＩＳＳＧ酸化法により制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１を、熱酸化法により制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１（図２９参照）よりも、厚くすることは困難である。そのため、図３３に示す比較例２において、メモリセル領域１Ａで、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜の膜厚ＴＨ１は、図２９に示す比較例１において、メモリセル領域１Ａで、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１よりも薄い。すなわち、図３３に示す比較例２において、メモリセル領域１Ａで、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１は、メモリセル領域１Ａで、キャップ絶縁膜ＣＰ２の表面に形成される犠牲酸化膜ＳＯＦ３の膜厚ＴＨ２と略等しい。
【０１９６】
図３３に示すように、メモリセル領域１Ａで、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１が薄い場合、図４のステップＳ９に相当する工程を行ってｐ型ウェルＰＷ１にｎ型の不純物ＩＰ１をイオン注入法により導入する際に、ｎ型の不純物が、制御ゲート電極ＣＧのより中央部側まで導入されやすい。そのため、図４のステップＳ９に相当する工程にて形成されるｎ型の半導体領域ＭＶの端部であって、制御ゲート電極ＣＧの中央部側の端部である端部ＥＰ１は、平面視において、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の側面ＳＳ１よりも、制御ゲート電極ＣＧの中央部側に位置する。言い換えれば、ｎ型の半導体領域ＭＶは、平面視において、制御ゲート電極ＣＧと重なっており、制御ゲート電極ＣＧから離れていない。
【０１９７】
ソースサイド注入によりメモリセルＭＣ１にデータを書込む場合には、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に電圧が印加される。そして、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧと接触する部分のｎ型の半導体領域ＭＶから、ゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂにソースサイド注入により電子が注入されることにより、メモリセルＭＣ１にデータを書込む。このような半導体装置では、ｎ型の半導体領域ＭＶの制御ゲート電極ＣＧの中央部側の端部ＥＰ１の近傍に、ｎ型の半導体領域ＭＶとｐ型ウェルＰＷ１とにより、ｐｎ接合が形成されている。そして、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に電圧が印加されることにより、主としてｐｎ接合で電子が発生し、発生した電子がゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂに注入される。
【０１９８】
好適には、ｎ型の半導体領域ＭＶの端部ＥＰ１が、平面視において、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の側面ＳＳ１よりもメモリゲート電極ＭＧ側に位置することが望ましい。すなわち、ｎ型の半導体領域ＭＶが、平面視において、制御ゲート電極ＣＧから離れて形成されていることが望ましい。これにより、主としてｐｎ接合で発生した電子を、ゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂにソースサイド注入により効率よく注入することができる。
【０１９９】
前述した比較例１の半導体装置の製造工程では、図４のステップＳ７に相当する工程で、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１（図２９参照）が厚い。そのため、図４のステップＳ９に相当する工程を行ってｎ型の半導体領域ＭＶを形成する際に、形成されるｎ型の半導体領域ＭＶの端部ＥＰ１（図３１参照）を、平面視において、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の側面ＳＳ１よりもメモリゲート電極ＭＧ側に配置することができる。したがって、メモリセルＭＣ１にデータを書込む際に、ｎ型の半導体領域ＭＶの端部ＥＰ１近傍で発生する電子を、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧと接触する部分のｎ型の半導体領域ＭＶから、ゲート絶縁膜ＧＩｍに、ソースサイド注入により効率よく注入することができる。
【０２００】
また、比較例２の半導体装置の製造工程では、図４のステップＳ７に相当する工程で、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１（図３３参照）が薄い。そのため、図４のステップＳ９に相当する工程を行ってｎ型の半導体領域ＭＶを形成する際に、形成されるｎ型の半導体領域ＭＶの端部ＥＰ１を、平面視において、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の側面ＳＳ１よりもメモリゲート電極ＭＧ側に配置することができない。
【０２０１】
すなわち、形成されるｎ型の半導体領域ＭＶの端部ＥＰ１は、平面視において、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の側面ＳＳ１よりも制御ゲート電極ＣＧの中央部側に位置する。言い換えれば、ｎ型の半導体領域ＭＶは、平面視において、制御ゲート電極ＣＧと重なり、制御ゲート電極ＣＧから離れない。したがって、メモリセルＭＣ１にデータを書込む際に、ｎ型の半導体領域ＭＶの端部ＥＰ１近傍で発生する電子を、ゲート絶縁膜ＧＩｍにソースサイド注入により効率よく注入することができない。
【０２０２】
一方、本実施の形態１の半導体装置の製造工程において、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１（図１１参照）は、比較例１の半導体装置の製造工程において、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１（図２９参照）と同様に、厚い。すなわち、本実施の形態１の半導体装置の製造工程では、図４のステップＳ７で、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜の膜厚ＴＨ１（図１１参照）は、キャップ絶縁膜ＣＰ２の表面に形成される犠牲酸化膜ＳＯＦ３の膜厚ＴＨ２（図１１参照）よりも厚い。
【０２０３】
そのため、図４のステップＳ９を行ってｎ型の半導体領域ＭＶを形成する際に、形成されるｎ型の半導体領域ＭＶの端部ＥＰ１を、平面視において、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の側面ＳＳ１よりもメモリゲート電極ＭＧ側に配置することができる。すなわち、形成されるｎ型の半導体領域ＭＶの端部ＥＰ１は、平面視において、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の側面ＳＳ１よりも制御ゲート電極ＣＧの中央部側と反対側に位置する。言い換えれば、ｎ型の半導体領域ＭＶは、平面視において、制御ゲート電極ＣＧと重ならず、制御ゲート電極ＣＧから離れて形成される。したがって、メモリセルＭＣ１にデータを書込む際に、ｎ型の半導体領域ＭＶの端部ＥＰ１近傍で発生する電子を、ゲート絶縁膜ＧＩｍにソースサイド注入により効率よく注入することができる。
【０２０４】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置の製造方法では、メモリセル領域１Ａおよび周辺回路領域１Ｂで、半導体基板１上にシリコンからなる導電膜４、および、シリコンと窒素とを含有する絶縁膜６を形成する。次いで、メモリセル領域１Ａで絶縁膜６および導電膜４をパターニングし、導電膜４からなる制御ゲート電極ＣＧを形成し、制御ゲート電極ＣＧ上の絶縁膜６からなるキャップ絶縁膜ＣＰ２を形成する。次いで、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の表面、および、周辺回路領域１Ｂに残された部分の絶縁膜６の表面に、犠牲酸化膜ＳＯＦ１、ＳＯＦ３およびＳＯＦ４を形成する。この犠牲酸化膜ＳＯＦ１、ＳＯＦ３およびＳＯＦ４を形成する工程は、制御ゲート電極ＣＧの側面を、熱酸化法により酸化する工程と、キャップ絶縁膜ＣＰ２の表面、および、周辺回路領域１Ｂに残された部分の絶縁膜６の表面を、ＩＳＳＧ酸化法により酸化する工程と、を含む。その後、周辺回路領域１Ｂで、絶縁膜６を除去し、導電膜４をパターニングし、導電膜４からなるゲート電極ＧＥ１を形成する。
【０２０５】
これにより、犠牲酸化膜を形成する工程が、熱酸化法により酸化する工程のみを含む場合に比べ、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ２を形成した後、周辺回路領域１Ｂに残された部分の絶縁膜６を除去する前に、周辺回路領域１Ｂに残された部分の絶縁膜６に付着した異物を容易に除去することができる。具体的には、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ２を形成した後、例えばレジスト膜ＲＦ１をパターニングし、周辺回路領域１Ｂでレジスト膜ＲＦ１を除去する際に、周辺回路領域１Ｂに残された部分の絶縁膜６に付着した異物を容易に除去することができる。そのため、犠牲酸化膜を形成する工程が、熱酸化法により酸化する工程のみを含む場合に比べ、半導体装置に不良が発生することを、防止または抑制することができる。
【０２０６】
また、犠牲酸化膜を形成する工程が、ＩＳＳＧ酸化法により酸化する工程のみを含む場合に比べ、制御ゲート電極ＣＧの側面に形成される犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１を厚くすることができ、ｎ型の半導体領域ＭＶを、平面視において、制御ゲート電極ＣＧから離して形成することができる。そのため、犠牲酸化膜を形成する工程が、ＩＳＳＧ酸化法により酸化する工程のみを含む場合に比べ、メモリセルＭＣ１にデータを書込む際に、ｎ型の半導体領域ＭＶの端部ＥＰ１近傍で発生する電子を、ゲート絶縁膜ＧＩｍにソースサイド注入により効率よく注入することができる。
【０２０７】
また、本実施の形態１では、周辺回路領域１ＢでＭＩＳＦＥＴＱ１のゲート電極ＧＥ１を形成する前に、ＩＳＳＧ酸化法により酸化する工程を行う。そのため、ＩＳＳＧ酸化法を行うことにより、周辺回路領域１Ｂでゲート電極ＧＥ１の側面が酸化されることを防止または抑制することができ、周辺回路領域１ＢでＭＩＳＦＥＴＱ１の特性が変動することを防止または抑制することができる。
【０２０８】
なお、本実施の形態１では、犠牲酸化膜を形成する工程において、ＩＳＳＧ酸化法により酸化する前に、熱酸化法により酸化する工程を行うことができる。これにより、制御ゲート電極ＣＧの側面に、キャップ絶縁膜ＣＰ２の表面に形成される犠牲酸化膜ＳＯＦ３の膜厚ＴＨ２よりも厚い膜厚ＴＨ１を有する犠牲酸化膜ＳＯＦ１を確実に形成することができる。
【０２０９】
（実施の形態２）
実施の形態１の半導体装置の製造方法では、犠牲酸化膜を形成する際に、熱酸化法により酸化した後、ＩＳＳＧ酸化法により酸化した。それに対して、実施の形態２の半導体装置の製造方法では、犠牲酸化膜を形成する際に、ＩＳＳＧ酸化法により酸化した後、熱酸化法により酸化する。
【０２１０】
なお、本実施の形態２の半導体装置の構造は、実施の形態１の半導体装置の構造と同様である。
【０２１１】
＜半導体装置の製造工程＞
図３５は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図３６および図３７は、実施の形態２の半導体装置の製造工程中の要部断面図である。図３５は、図４のステップＳ７に含まれる工程を示す。図３６および図３７の断面図には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣ１（図２６参照）が、周辺回路領域１ＢにＭＩＳＦＥＴＱ１（図２６参照）が、それぞれ形成される様子が示されている。
【０２１２】
本実施の形態２では、実施の形態１と同様に、図４のステップＳ１〜ステップＳ６を行って、絶縁膜６、絶縁膜５および導電膜４を、パターニングする。
【０２１３】
次に、図４のステップＳ７を行って、犠牲酸化膜ＳＯＦ１、ＳＯＦ２、ＳＯＦ３およびＳＯＦ４を形成する。
【０２１４】
本実施の形態２では、実施の形態１と異なり、まず、図３６に示すように、ＩＳＳＧ酸化法により酸化する（図３５のステップＳ４１）。
【０２１５】
ＩＳＳＧ酸化法によれば、ラジカル酸化反応をさせるため、例えばシリコン膜からなる導電膜４の表面は酸化される。そのため、ステップＳ４１では、導電膜４からなる制御ゲート電極ＣＧの側面が酸化され、制御ゲート電極ＣＧの側面に、犠牲酸化膜ＳＯＦ１が形成される。また、ステップＳ４１では、周辺回路領域１Ｂに残された部分の導電膜４の側面が酸化され、周辺回路領域１Ｂに残された部分の導電膜４の側面に、犠牲酸化膜ＳＯＦ２が形成される。
【０２１６】
一方、ＩＳＳＧ酸化法によれば、ラジカル酸化反応をさせるため、例えば窒化シリコン膜からなる絶縁膜６の表面も酸化することができる。そのため、ステップＳ４１では、絶縁膜６からなるキャップ絶縁膜ＣＰ２の表面が酸化され、キャップ絶縁膜ＣＰ２の表面に、犠牲酸化膜ＳＯＦ３が形成される。また、ステップＳ４１では、周辺回路領域１Ｂに残された部分の絶縁膜６の表面が酸化され、周辺回路領域１Ｂに残された部分の絶縁膜６の表面に、犠牲酸化膜ＳＯＦ４が形成される。
【０２１７】
すなわち、ステップＳ４１では、制御ゲート電極ＣＧの側面、周辺回路領域１Ｂに残された部分の導電膜４の側面、キャップ絶縁膜ＣＰ２の表面、および、周辺回路領域１Ｂに残された部分の絶縁膜６の表面を、ＩＳＳＧ酸化法により酸化する。
【０２１８】
なお、ステップＳ４１では、メモリセル領域１Ａで、ｐ型ウェルＰＷ１の上面が酸化され、ｐ型ウェルＰＷ１の上面にも犠牲酸化膜ＳＯＦ１１が形成される。
【０２１９】
ステップＳ４１では、例えば９００℃程度の温度でＩＳＳＧ酸化法により酸化することができる。このとき、犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１を、例えば１ｎｍ程度とすることができ、犠牲酸化膜ＳＯＦ１１の膜厚ＴＨ１１を、例えば１ｎｍ程度とすることができ、犠牲酸化膜ＳＯＦ３の膜厚ＴＨ２を、例えば１ｎｍ程度とすることができる。また、犠牲酸化膜ＳＯＦ２の膜厚を、犠牲酸化膜ＳＯＦ１の膜厚と同程度とすることができ、犠牲酸化膜ＳＯＦ４の膜厚を、犠牲酸化膜ＳＯＦ３の膜厚と同程度とすることができる。
【０２２０】
次に、図３７に示すように、熱酸化法により酸化する（図３５のステップＳ４２）。
【０２２１】
熱酸化法によれば、例えばシリコン膜からなる導電膜４の表面は酸化されやすい。そのため、ステップＳ４２では、導電膜４からなる制御ゲート電極ＣＧの側面がさらに酸化され、制御ゲート電極ＣＧの側面に形成された犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１が増加する。また、ステップＳ４２では、周辺回路領域１Ｂに残された部分の導電膜４の側面が酸化され、周辺回路領域１Ｂに残された部分の導電膜４の側面に形成された犠牲酸化膜ＳＯＦ２の膜厚が増加する。
【０２２２】
すなわち、ステップＳ４２では、制御ゲート電極ＣＧの側面、および、周辺回路領域１Ｂに残された部分の導電膜４の側面を、熱酸化法によりさらに酸化する。
【０２２３】
なお、ステップＳ４１では、メモリセル領域１Ａで、ｐ型ウェルＰＷ１の上面もさらに酸化され、ｐ型ウェルＰＷ１の上面に形成された犠牲酸化膜ＳＯＦ１１の膜厚が増加する。
【０２２４】
前述したように、例えば導電膜４にｎ型の不純物が導入されていることなどにより、導電膜４の表面は酸化されやすいので、ｐ型ウェルＰＷ１の表面は、導電膜４の表面に比べて酸化されにくい。したがって、メモリセル領域１Ａで、半導体基板１のｐ型ウェルＰＷ１の上面に形成された犠牲酸化膜ＳＯＦ１１の膜厚ＴＨ１１は、導電膜４からなる制御ゲート電極ＣＧの側面に形成された犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１よりも薄い。
【０２２５】
一方、熱酸化法によれば、例えば窒化シリコン膜からなる絶縁膜６の表面は酸化されにくい。そのため、ステップＳ４２では、絶縁膜６からなるキャップ絶縁膜ＣＰ２の表面に形成された犠牲酸化膜ＳＯＦ３の膜厚ＴＨ２は増加しない。また、ステップＳ４２では、周辺回路領域１Ｂに残された部分の絶縁膜６の表面に形成された犠牲酸化膜ＳＯＦ４の膜厚は増加しない。
【０２２６】
ステップＳ４２では、例えば９５０℃程度の温度で熱酸化法により酸化することができる。このとき、犠牲酸化膜ＳＯＦ１の膜厚ＴＨ１を、例えば６ｎｍ程度に増加させることができ、犠牲酸化膜ＳＯＦ１１の膜厚ＴＨ１１を、例えば４ｎｍ程度に増加させることができる。一方、犠牲酸化膜ＳＯＦ３の膜厚ＴＨ２は、ステップＳ４１における膜厚ＴＨ２と変わらず、例えば１ｎｍ程度である。
【０２２７】
その後、実施の形態１と同様に、図４のステップＳ８〜図５のステップＳ２２を行うことにより、本実施の形態２の半導体装置が製造される。
【０２２８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置の製造方法では、実施の形態１と同様に、犠牲酸化膜を形成する工程は、制御ゲート電極ＣＧの側面を、熱酸化法により酸化する工程と、キャップ絶縁膜ＣＰ２の表面、および、周辺回路領域１Ｂに残された部分の絶縁膜６の表面を、ＩＳＳＧ酸化法により酸化する工程と、を含む。これにより、実施の形態１の半導体装置の製造方法と同様の効果を有する。
【０２２９】
また、本実施の形態２では、犠牲酸化膜を形成する工程において、熱酸化法により酸化する前に、ＩＳＳＧ酸化法により酸化する工程を行う。これにより、キャップ絶縁膜ＣＰ２の表面に犠牲酸化膜ＳＯＦ３が形成される時点が、実施の形態１の半導体装置の製造方法において、キャップ絶縁膜ＣＰ２の表面に犠牲酸化膜ＳＯＦ３が形成される時点よりも早くなる。そのため、周辺回路領域１Ｂで、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ２を形成した後、周辺回路領域１Ｂに残された部分の絶縁膜６を除去する前に、周辺回路領域１Ｂに残された部分の絶縁膜６に異物が付着することを、より確実に防止または抑制することができる。具体的には、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ２を形成した後、周辺回路領域１Ｂに残された部分の絶縁膜６を除去する前であって、レジスト膜ＲＦ１を形成する時点よりも早い時点で発生する異物としての粒子ＰＴ１（図１３参照）が絶縁膜６の表面に付着することも、防止または抑制することができる。
【０２３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２３１】
１  半導体基板
１ａ  主面
１Ａ  メモリセル領域
１Ｂ  周辺回路領域
２  素子分離膜
３、５、６、８、１４  絶縁膜
４、９  導電膜
８ａ、８ｃ  酸化シリコン膜
８ｂ  窒化シリコン膜
１１ａ、１１ｂ、１１ｃ  ｎ−型半導体領域
１２ａ、１２ｂ、１２ｃ  ｎ＋型半導体領域
１３  金属シリサイド層
１５  層間絶縁膜
ＡＲ１、ＡＲ２  活性領域
ＣＧ  制御ゲート電極
ＣＮＴ  コンタクトホール
ＣＰ１、ＣＰ２  キャップ絶縁膜
ＣＴ  制御トランジスタ
ＥＰ１  端部
ＧＥ１  ゲート電極
ＧＩ１、ＧＩｍ、ＧＩｔ  ゲート絶縁膜
ＩＰ１  不純物
ＩＲ１、ＩＲ２  素子分離領域
ＭＣ１  メモリセル
ＭＤ、ＭＳ、ＭＶ  半導体領域
ＭＧ  メモリゲート電極
ＭＴ  メモリトランジスタ
ＰＧ  プラグ
ＰＴ１  粒子
ＰＷ１、ＰＷ２  ｐ型ウェル
Ｑ１  ＭＩＳＦＥＴ
ＲＦ１  レジスト膜
ＲＰ１  レジストパターン
ＳＯＦ１〜ＳＯＦ４、ＳＯＦ１１  犠牲酸化膜
ＳＰ１  スペーサ
ＳＳ１  側面
ＳＷ  サイドウォールスペーサ
ＴＨ１、ＴＨ１１、ＴＨ２  膜厚
Ｖｂ、Ｖｃｇ、Ｖｄ、Ｖｍｇ、Ｖｓ  電圧
【図１】
0006310802.tif 000002
【図２】
0006310802.tif 000003
【図３】
0006310802.tif 000004
【図４】
0006310802.tif 000005
【図５】
0006310802.tif 000006
【図６】
0006310802.tif 000007
【図７】
0006310802.tif 000008
【図８】
0006310802.tif 000009
【図９】
0006310802.tif 000010
【図１０】
0006310802.tif 000011
【図１１】
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【図１２】
0006310802.tif 000013
【図１３】
0006310802.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0006310802.tif 000020
【図２０】
0006310802.tif 000021
【図２１】
0006310802.tif 000022
【図２２】
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【図２３】
0006310802.tif 000024
【図２４】
0006310802.tif 000025
【図２５】
0006310802.tif 000026
【図２６】
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【図２７】
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【図２８】
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【図２９】
0006310802.tif 000030
【図３０】
0006310802.tif 000031
【図３１】
0006310802.tif 000032
【図３２】
0006310802.tif 000033
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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