(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを備える不揮発性メモリへのデータ記録方法であって、
前記複数のメモリセルのそれぞれは、
異なる複数の電気的信号が印加されることによって、第１抵抗値範囲と、前記第１抵抗値範囲と重複しない第２抵抗値範囲との間を、抵抗値が不揮発的かつ可逆的に遷移する、可変状態と、
前記可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り前記可変状態とならず、かつ、抵抗値が前記第１抵抗値範囲及び前記第２抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態と、を取りうる性質を有し、
前記第１抵抗値範囲は前記初期抵抗値範囲と前記第２抵抗値範囲との間に存在し、
前記初期状態にあるメモリセルのうち、前記可変状態に変化させるメモリセルに対し、前記フォーミングストレスを印加するステップＡと、
前記フォーミングストレスが印加されたメモリセルの抵抗値が、前記第１抵抗値範囲内の値である第１判定値よりも大きい場合には、当該メモリセルに、当該メモリセルの抵抗値を下げるように第１修正信号を印加し、前記フォーミングストレスが印加されたメモリセルの抵抗値が、前記第１抵抗値範囲内の値であって前記第１判定値よりも小さい第２判定値よりも小さい場合には、当該メモリセルに、当該メモリセルの抵抗値を上げるように第２修正信号を印加することで、当該メモリセルの抵抗値を第１抵抗値範囲内に設定するステップＢと、を含み、
前記ステップＡと前記ステップＢとにより、前記複数のメモリセルのそれぞれが初期状態にあるか可変状態にあるかの違いを利用して前記複数のメモリセルにデータを記録する、
データ記録方法。
【請求項２】
前記可変状態のメモリセルは、第１電気的信号が印加されることによって抵抗値が前記第２抵抗値範囲から前記第１抵抗値範囲へと遷移し、第２電気的信号が印加されることによって抵抗値が前記第１抵抗値範囲から前記第２抵抗値範囲へと遷移する性質を有し、
前記第１抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が小さく、
前記第２抵抗値範囲は、前記第１抵抗値範囲よりも抵抗値が小さく、
前記第１修正信号は、前記第２電気的信号と同じ極性を有する第１修正電圧パルスを含み、
前記ステップＢは、
前記フォーミングストレスが印加されたメモリセルの抵抗値が第１判定値以下か否かを判定するステップＣと、
当該メモリセルの抵抗値が前記第１判定値よりも大きい場合に当該メモリセルへ前記第１修正信号を印加するステップＤと、
を含むサイクルを繰り返すものであって、
前記ステップＣにより当該メモリセルの抵抗値が前記第１判定値よりも大きいと判定された回数が増えるに従って、前記ステップＤで当該メモリセルに印加される前記第１修正電圧パルスのパルス幅が長く設定される、
請求項１に記載のデータ記録方法。
【請求項３】
前記可変状態のメモリセルは、第１電気的信号が印加されることによって抵抗値が前記第２抵抗値範囲から前記第１抵抗値範囲へと遷移し、第２電気的信号が印加されることによって抵抗値が前記第１抵抗値範囲から前記第２抵抗値範囲へと遷移する性質を有し、
前記第１抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が小さく、
前記第２抵抗値範囲は、前記第１抵抗値範囲よりも抵抗値が小さく、
前記第２修正信号は、前記第１電気的信号と同じ極性を有する第２修正電圧パルスを含み、
前記ステップＢは、
前記フォーミングストレスが印加されたメモリセルの抵抗値が第２判定値以上か否かを判定するステップＣと、
当該メモリセルの抵抗値が前記第２判定値よりも小さい場合に当該メモリセルへ前記第２修正信号を印加するステップＤと、
を含むサイクルを繰り返すものであって、
前記ステップＣにより当該メモリセルの抵抗値が前記第２判定値よりも小さいと判定された回数が増えるに従って、前記ステップＤで当該メモリセルに印加される前記第２修正電圧パルスのパルス幅が長く設定される、
請求項１または２に記載のデータ記録方法。
【請求項４】
前記ステップＡの後、かつ、前記ステップＢの前に、前記フォーミングストレスが印加されたメモリセルの抵抗値を前記第２抵抗値範囲内に設定するステップＥと、
前記ステップＥの後、かつ、前記ステップＢの前に、前記ステップＥにおいて抵抗値が前記第２抵抗値範囲内に設定されたメモリセルに第１電気的信号より弱く第１電気的信号と同一極性の電気的信号を印加するステップＦと、を備える、
請求項２または３に記載のデータ記録方法。
【請求項５】
前記第１修正信号は、前記第１修正電圧パルスと、前記第１修正電圧パルスの後に印加され、前記第１電気的信号と同一の極性を有する第１電圧パルスとを含む、請求項２に記載のデータ記録方法。
【請求項６】
前記第２修正信号は、前記第２電気的信号と同一の極性を有する第２電圧パルスと、前記第２電気的信号の後に印加される前記第２修正電圧パルスとを含む、請求項３に記載のデータ記録方法。
【請求項７】
複数のメモリセルがアレイ状に配置されたメモリセルアレイと、
電圧印加回路と、を備え、
前記複数のメモリセルのそれぞれは、
異なる複数の電気的信号が印加されることによって、第１抵抗値範囲と、前記第１抵抗値範囲と重複しない第２抵抗値範囲との間を、抵抗値が不揮発的かつ可逆的に遷移する、可変状態と、
前記可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り前記可変状態とならず、かつ、抵抗値が前記第１抵抗値範囲及び前記第２抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態と、を取りうる性質を有し、
前記第１抵抗値範囲は前記初期抵抗値範囲と前記第２抵抗値範囲との間に存在し、
前記電圧印加回路は、
前記初期状態にあるメモリセルのうち、前記可変状態に変化させるメモリセルに対し、前記フォーミングストレスを印加し、
前記フォーミングストレスが印加されたメモリセルの抵抗値が、前記第１抵抗値範囲内の値である第１判定値よりも大きい場合には、当該メモリセルに、当該メモリセルの抵抗値を下げるように第１修正信号を印加し、前記フォーミングストレスが印加されたメモリセルの抵抗値が、前記第１抵抗値範囲内の値であって前記第１判定値よりも小さい第２判定値よりも小さい場合には、当該メモリセルに、当該メモリセルの抵抗値を上げるように第２修正信号を印加することで、当該メモリセルの抵抗値を第１抵抗値範囲内に設定し、
前記複数のメモリセルのそれぞれが初期状態にあるか可変状態にあるかの違いを利用して前記メモリセルアレイにデータが記録される、
不揮発性記憶装置。
【請求項８】
前記可変状態のメモリセルは、第１電気的信号が印加されることによって抵抗値が前記第２抵抗値範囲から前記第１抵抗値範囲へと遷移し、第２電気的信号が印加されることによって抵抗値が前記第１抵抗値範囲から前記第２抵抗値範囲へと遷移する性質を有し、
前記第１抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が小さく、
前記第２抵抗値範囲は、前記第１抵抗値範囲よりも抵抗値が小さく、
前記第１修正信号は、前記第２電気的信号と同じ極性を有する第１修正電圧パルスを含み、
前記電圧印加回路は、前記フォーミングストレスが印加されたメモリセルの抵抗値が第１判定値以下か否かを判定することと、当該メモリセルの抵抗値が前記第１判定値よりも大きい場合に当該メモリセルへ前記第１修正信号を印加することと、を繰り返し、当該メモリセルの抵抗値が前記第１判定値よりも大きいと判定された回数が増えるに従って、当該メモリセルに印加される前記第１修正電圧パルスのパルス幅を長く設定する、
請求項７に記載の不揮発性記憶装置。
【請求項９】
前記可変状態のメモリセルは、第１電気的信号が印加されることによって抵抗値が前記第２抵抗値範囲から前記第１抵抗値範囲へと遷移し、第２電気的信号が印加されることによって抵抗値が前記第１抵抗値範囲から前記第２抵抗値範囲へと遷移する性質を有し、
前記第１抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が小さく、
前記第２抵抗値範囲は、前記第１抵抗値範囲よりも抵抗値が小さく、
前記第２修正信号は、前記第１電気的信号と同じ極性を有する第２修正電圧パルスを含み、
前記電圧印加回路は、前記フォーミングストレスが印加されたメモリセルの抵抗値が第２判定値以上か否かを判定することと、当該メモリセルの抵抗値が前記第２判定値よりも小さい場合に当該メモリセルへ前記第２修正信号を印加することと、を繰り返し、当該メモリセルの抵抗値が前記第２判定値よりも小さいと判定された回数が増えるに従って、当該メモリセルに印加される前記第２修正電圧パルスのパルス幅を長く設定する、
請求項７または８に記載の不揮発性記憶装置。
【請求項１０】
前記電圧印加回路は、当該メモリセルに前記フォーミングストレスを印加した後、かつ、当該メモリセルの抵抗値を第１抵抗値範囲内に設定する前に、当該メモリセルの抵抗値を前記第２抵抗値範囲内に設定し、
当該メモリセルの抵抗値を前記第２抵抗値範囲内に設定した後、かつ、当該メモリセルの抵抗値を第１抵抗値範囲内に設定する前に、当該メモリセルに第１電気的信号より弱く第１電気的信号と同一極性の電気的信号を印加する、
請求項８または９に記載の不揮発性記憶装置。
【請求項１１】
前記第１修正信号は、前記第１修正電圧パルスと、前記第１修正電圧パルスの後に印加され、前記第１電気的信号と同一の極性を有する第１電圧パルスとを含む、請求項８に記載の不揮発性記憶装置。
【請求項１２】
前記第２修正信号は、前記第２電気的信号と同一の極性を有する第２電圧パルスと、前記第２電気的信号の後に印加される前記第２修正電圧パルスとを含む、請求項９に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、データ記録方法および不揮発性記憶装置に関する。
【背景技術】
【０００２】
特許文献１は、不可逆的記憶用の抵抗変化型素子を開示する。当該素子は、第１の電極と、第２の電極と、両電極との間に形成された薄膜とを備え、前記薄膜は遷移金属を含む酸化物を含有する。所定のレベル以上の電気パルスが薄膜に加えられると、両電極間の電気抵抗が不可逆的に変化する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−６６４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、新規なデータ記録方法を提供する。
【課題を解決するための手段】
【０００５】
本開示の一態様（ａｓｐｅｃｔ）に係るデータ記録方法は、複数のメモリセルを備える不揮発性メモリへのデータ記録方法であって、前記複数のメモリセルのそれぞれは、異なる複数の電気的信号が印加されることによって、第１抵抗値範囲と、前記第１抵抗値範囲と重複しない第２抵抗値範囲との間を、抵抗値が不揮発的かつ可逆的に遷移する、可変状態と、前記可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り前記可変状態とならず、かつ、抵抗値が前記第１抵抗値範囲及び前記第２抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態と、を取りうる性質を有し、前記第１抵抗値範囲は前記初期抵抗値範囲と前記第２抵抗値範囲との間に存在し、前記初期状態にあるメモリセルのうち、前記可変状態に変化させるメモリセルに対し、前記フォーミングストレスを印加するステップＡと、前記フォーミングストレスが印加されたメモリセルの抵抗値が、前記第１抵抗値範囲内の値である第１判定値よりも大きい場合には、当該メモリセルに、当該メモリセルの抵抗値を下げるように第１修正信号を印加し、前記フォーミングストレスが印加されたメモリセルの抵抗値が、前記第１抵抗値範囲内の値であって前記第１判定値よりも小さい第２判定値よりも小さい場合には、当該メモリセルに、当該メモリセルの抵抗値を上げるように第２修正信号を印加することで、当該メモリセルの抵抗値を第１抵抗値範囲内に設定するステップＢと、を含み、前記ステップＡと前記ステップＢとにより、前記複数のメモリセルのそれぞれが初期状態にあるか可変状態にあるかの違いを利用して前記複数のメモリセルにデータを記録する。
【０００６】
本開示は、上記の他、不揮発性記憶装置等の態様でも実現されうる。
【発明の効果】
【０００７】
本開示の一態様によれば、例えば、不揮発性メモリの新規なデータ記録方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、一実施形態の不揮発性記憶装置の概略構成の一例を示すブロック図である。
【図２】図２は、一実施形態にかかるデータ生成装置が備えるメモリセルの概略構成の一例を示す模式図である。
【図３】図３は、一実施形態にかかるデータ生成装置が備えるメモリセルの抵抗値範囲の一例を示す図である。
【図４】図４は、パーコレーションモデル（percolation model）を用いて、抵抗変化層（例えば局所領域）中のフィラメントの形成をシミュレートした結果の一例を示す図である。
【図５】図５は、一実施形態のデータ記録方法の一例を示すフローチャートである。
【図６】図６は、第１実施例の不揮発性記憶装置の概略構成を示すブロック図である。
【図７】図７は第１実施例の不揮発性記憶装置が備える読み出し回路の構成例を示す回路図である。
【図８】図８は、第１実施例の不揮発性記憶装置１０の動作例を示すフローチャートである。
【図９】図９は、第１実施例において読み出し動作のタイミングチャートである。
【図１０】図１０は、第１実施例の不揮発性記憶装置における、可変状態のメモリセルの抵抗値を収束させる動作の例を示すフローチャートである。
【図１１Ａ】図１１Ａは、図１０のステップＳ２１〜Ｓ２６を行う前後における、抵抗値の分布の一例を示す図である。
【図１１Ｂ】図１１Ｂは、図１０のステップＳ３１〜Ｓ３６を行う前後における抵抗値の分布の一例を示す図である。
【図１２】図１２は、可変状態のメモリセルの抵抗値を収束させるその他のフローを行う前後における、抵抗値の分布の一例を示す図である。
【図１３】図１３は、第２実施例の不揮発性記憶装置における、可変状態のメモリセルの抵抗値を検査して収束させる動作の例を示すフローチャートである。
【発明を実施するための形態】
【０００９】
（本開示の基礎となった知見）
実施形態について説明する前に、新規に見出された知見について説明する。なお、以下の説明は、本開示を理解する上で一助とするものであり、本開示を限定するものではない。
【００１０】
本発明者らは、メモリセルのそれぞれが初期状態にあるか可変状態にあるかの違いを利用して、メモリセルアレイにデータを記録する新規の方法を見出した。この方法は、可変状態のメモリセルの抵抗値の大小を利用してデータを記録する従来の方法とは異なる。
【００１１】
新規の方法は、例えば、秘匿したいデータを記録するために用いられうる。秘匿したいデータは、例えば、装置固有のデータ、または、乱数データであってもよい。それらのデータは、例えば、ユーザーからの指示に応じて生成されてもよいし、複数のメモリセルにおける抵抗値の散らばりを利用して生成されてもよいし、メモリセルが初期状態から可変状態へと確率的に遷移する現象を利用して生成されてもよいし、メモリセルの抵抗値が時間的に変動する現象を利用して生成されてもよい。
【００１２】
新規の方法で記録されたデータは、初期状態のメモリセルの抵抗値がとりうる範囲と、可変状態のメモリセルの抵抗値がとりうる範囲との間に設定された第１閾値に基づいて読み出される。
【００１３】
しかしながら、可変状態に設定されたメモリセルであっても、抵抗値が第１閾値に近いものは、読み出しの際に初期状態にあると誤判定されるおそれがある。メモリセルが可変状態にあると正しく判定された場合であっても、その後、その抵抗値が時間とともに変動して、初期状態の抵抗値の範囲に入ってしまうおそれがある。
【００１４】
なお、通常の方法で記録されたデータを読み出すために可変抵抗値範囲内に設定される第２閾値は、先述の第１閾値と異なる。もし、新規の方法で記録されたデータが第２閾値に基づいて正しく読み出される場合、当該データの秘匿性は損なわれる。言い換えれば、新規の方法で記録されたデータを第２閾値に基づいて読み出すことができない場合、そのデータの秘匿性が向上する。
【００１５】
以上に述べた問題を低減するために、本発明者らは、可変状態に変化させたメモリセルの抵抗値を第１抵抗値範囲の中に収束させる方法を検討し、本開示に至った。例えば、第１抵抗値範囲の中に上限値と下限値とが設定され、可変状態にすべきメモリセルの抵抗値が、上限値と下限値との間に含まれるように調整される。なお、上限値と第１閾値との間には所定のマージンが設けられていてもよいし、上限値と第１閾値とが一致していてもよい。下限値と第２閾値との間には所定のマージンが設けられていてもよいし、該下限値と第２閾値とが一致していてもよい。
【００１６】
なお、本開示のデータ記録方法において記録されるデータは、不揮発性記憶装置の内部で生成されてもよいし、不揮発性記憶装置の外部から入力されてもよい。当該データは、秘匿すべきデータでなくてもよく、任意のデータであればよい。
【００１７】
以下、添付図面を参照しつつ、本開示の実施形態について説明する。
【００１８】
以下で説明する実施形態は、いずれも一具体例を示すものである。以下の実施形態で示される数値、形状、材料、電気的特性、波形、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、あくまで一例であり、本開示を限定するものではない。以下の実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状および寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
【００１９】
（実施形態）
本実施形態のデータ記録方法は、複数のメモリセルがアレイ状に配置されたメモリセルアレイを備える不揮発性メモリへのデータ記録方法である。
【００２０】
複数のメモリセルのそれぞれは、可変状態と初期状態とを取りうる性質を有する。
【００２１】
可変状態のメモリセルに異なる複数の電気的信号が印加されると、その抵抗値が第１抵抗値範囲と第２抵抗値範囲との間を不揮発的かつ可逆的に遷移する。第１抵抗値範囲と第２抵抗値範囲は、可変抵抗値範囲の一部であり、互いに重複しない。
【００２２】
初期状態のメモリセルは、可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り可変状態とならない。初期状態のメモリセルの抵抗値は初期抵抗値範囲にある。初期抵抗値範囲は、可変抵抗値範囲と重複しない。
【００２３】
第１抵抗値範囲は初期抵抗値範囲と第２抵抗値範囲との間に存在する。第１判定値は第１抵抗値範囲の中に設定されている。第２判定値は第１判定値よりも小さくかつ第１抵抗値範囲の中に設定されている。
【００２４】
本実施形態のデータ記録方法は、ステップＡとステップＢとを含む。
【００２５】
ステップＡにおいて、初期状態にあるメモリセルのうち、可変状態に変化させるメモリセルに対し、フォーミングストレスが印加される。
【００２６】
ステップＢにおいて、フォーミングストレスが印加されたメモリセルの抵抗値が第１抵抗値範囲内に設定される。具体的には、メモリセルの抵抗値が第１判定値よりも大きい場合には、当該メモリセルに、当該メモリセルの抵抗値を下げるように第１修正信号が印加される。当該メモリセルの抵抗値が第２判定値よりも小さい場合には、当該メモリセルに、当該メモリセルの抵抗値を上げるように第２修正信号が印加される。
【００２７】
ステップＡとステップＢとにより、複数のメモリセルのそれぞれが初期状態にあるか可変状態にあるかの違いを利用して、メモリセルアレイにデータが記録される。
【００２８】
なお、ステップＡにおいて、フォーミングストレスが印加されるメモリセルの数は、１つ以上であればよい。ステップＢにおいて、抵抗値が第１抵抗値範囲内に設定されるメモリセルの数は、１つ以上であればよい。ステップＢにおいて抵抗値が第１抵抗値範囲内に設定されるメモリセルの数は、ステップＡにおいてフォーミングストレスが印加されるメモリセルの数よりも少なくてもよい。言い換えると、フォーミングストレスが印加されたメモリセルの全部が、必ずしも第１抵抗値範囲内に設定されなくてもよい。記録されたデータの中に、ステップＡとステップＢとを経て抵抗値が初期抵抗値範囲内から第１抵抗値範囲内に変化したメモリセルが、少なくとも１つ含まれればよい。
【００２９】
可変状態のメモリセルは、第１電気的信号が印加されると、その抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号が印加されると、その抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有してもよい。第１抵抗値範囲は、初期抵抗値範囲よりも抵抗値が小さく、第２抵抗値範囲は、第１抵抗値範囲よりも抵抗値が小さくてもよい。
【００３０】
第１修正信号は、第２電気的信号と同じ極性を有する第１修正電圧パルスを含んでもよい。ステップＢにおいて、下記のステップＣとステップＤとが繰り返されてもよい。ステップＣにおいて、フォーミングストレスが印加されたメモリセルの抵抗値が第１判定値以下であるか否かが、判定される。ステップＤにおいて、当該メモリセルの抵抗値が第１判定値よりも大きい場合に、当該メモリセルへ第１修正信号が印加される。この場合、ステップＣにより当該メモリセルの抵抗値が第１判定値よりも大きいと判定された回数が増えるに従って、ステップＤで当該メモリセルに印加される第１修正電圧パルスのパルス幅が長く設定されてもよい。
【００３１】
第２修正信号は、第１電気的信号と同じ極性を有する第２修正電圧パルスを含んでもよい。ステップＢにおいて、下記のステップＣとステップＤとが繰り返されてもよい。ステップＣにおいて、フォーミングストレスが印加されたメモリセルの抵抗値が第２判定値以上であるか否かが、判定される。ステップＤにおいて、当該メモリセルの抵抗値が第２判定値よりも小さい場合に、当該メモリセルへ第２修正信号が印加される。この場合、ステップＣにより当該メモリセルの抵抗値が第２判定値よりも小さいと判定された回数が増えるに従って、ステップＤで当該メモリセルに印加される第２修正電圧パルスのパルス幅が長く設定されてもよい。
【００３２】
データ記録方法は、ステップＡの後、かつ、ステップＢの前に、メモリセルにその他の電気的ストレスを印加するステップをさらに含んでもよい。例えば、データ記録方法は、ステップＡの後、かつ、ステップＢの前に、フォーミングストレスが印加されたメモリセルの抵抗値を第２抵抗値範囲内に設定するステップＥをさらに含んでもよい。データ記録方法は、ステップＥの後、かつ、ステップＢの前に、抵抗値が第２抵抗値範囲内に設定されたメモリセルに、第１電気的信号より弱く第１電気的信号と同一極性の電気的信号を印加するステップＦをさらに含んでもよい。
【００３３】
本実施形態の不揮発性記憶装置は、複数のメモリセルがアレイ状に配置されたメモリセルアレイと、電圧印加回路と、を備える。メモリセルアレイは、不揮発性メモリの一例である。
【００３４】
複数のメモリセルのそれぞれは、可変状態と初期状態とを取りうる性質を有する。
【００３５】
第１抵抗値範囲は初期抵抗値範囲と第２抵抗値範囲との間に存在する。第１判定値は第１抵抗値範囲の中に設定されている。第２判定値は第１判定値よりも小さくかつ第１抵抗値範囲の中に設定されている。
【００３６】
電圧印加回路は、初期状態にあるメモリセルのうち可変状態に変化させるメモリセルに対してフォーミングストレスを印加する。その後、電圧印加回路は、フォーミングストレスが印加されたメモリセルの抵抗値を第１抵抗値範囲内に設定する。具体的には、フォーミングストレスが印加されたメモリセルの抵抗値が第１判定値よりも大きい場合には、電圧印加回路は、当該メモリセルに、当該メモリセルの抵抗値を下げるように第１修正信号を印加する。フォーミングストレスが印加されたメモリセルの抵抗値が第２判定値よりも小さい場合には、電圧印加回路は、当該メモリセルに、当該メモリセルの抵抗値を上げるように第２修正信号を印加する。これにより、複数のメモリセルのそれぞれが初期状態にあるか可変状態にあるかの違いを利用して、メモリセルアレイにデータが記録される。
【００３７】
可変状態のメモリセルは、第１電気的信号が印加されると、その抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号が印加されると、その抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有してもよい。第１抵抗値範囲は、初期抵抗値範囲よりも抵抗値が小さく、第２抵抗値範囲は、第１抵抗値範囲よりも抵抗値が小さくてもよい。
【００３８】
第１修正信号は、第２電気的信号と同じ極性を有する第１修正電圧パルスを含んでもよい。電圧印加回路は、フォーミングストレスが印加されたメモリセルの抵抗値が第１判定値以下か否かを判定することと、当該メモリセルの抵抗値が第１判定値よりも大きい場合に当該メモリセルへ第１修正信号を印加することと、を繰り返してもよい。この場合、電圧印加回路は、当該メモリセルの抵抗値が第１判定値よりも大きいと判定された回数が増えるに従って、当該メモリセルに印加される第１修正電圧パルスのパルス幅を長く設定してもよい。
【００３９】
第２修正信号は、第１電気的信号と同じ極性を有する第２修正電圧パルスを含んでもよい。電圧印加回路は、フォーミングストレスが印加されたメモリセルの抵抗値が第２判定値以上か否かを判定することと、当該メモリセルの抵抗値が第２判定値よりも小さい場合に当該メモリセルへ第２修正信号を印加することと、を繰り返してもよい。この場合、電圧印加回路は、当該メモリセルの抵抗値が第２判定値よりも小さいと判定された回数が増えるに従って、当該メモリセルに印加される第２修正電圧パルスのパルス幅を長く設定してもよい。
【００４０】
電圧印加回路は、当該メモリセルにフォーミングストレスを印加した後、かつ、当該メモリセルの抵抗値を第１抵抗値範囲内に設定する前に、当該メモリセルの抵抗値を第２抵抗値範囲内に設定してもよい。さらに、電圧印加回路は、当該メモリセルの抵抗値を第２抵抗値範囲内に設定した後、かつ、当該メモリセルの抵抗値を第１抵抗値範囲内に設定する前に、当該メモリセルに第１電気的信号より弱く第１電気的信号と同一極性の電気的信号を印加してもよい。
【００４１】
上記不揮発性記憶装置および上記データ記録方法において、第１修正信号は、第１修正電圧パルスと、第１修正電圧パルスの後に印加される第１電気的信号とを含んでもよい。
【００４２】
上記不揮発性記憶装置および上記データ記録方法において、第２修正信号は、第２電気的信号と、第２電気的信号の後に印加される第２修正電圧パルスとを含んでもよい。
【００４３】
本実施形態では、不揮発性メモリへの新規なデータ記録方法を提供することができる。例えば、初期状態のメモリセルと可変状態のメモリセルとを用いてデータを記録する場合に、データ記録の信頼性を向上させるために、可変状態のメモリセルの抵抗値を第１抵抗値範囲の中に収束させて初期抵抗値範囲および第２抵抗値範囲から遠ざけることができる。
【００４４】
［装置構成］
図１は、本実施形態の不揮発性記憶装置の概略構成の一例を示すブロック図である。図２は、本実施形態にかかるデータ生成装置が備えるメモリセルの概略構成の一例を示す模式図である。
【００４５】
図１に示す例では、不揮発性記憶装置１００は、メモリセルアレイ９０と、電圧印加回路９４とを備えている。不揮発性記憶装置１００は、抵抗変化型不揮発性記憶装置である。
【００４６】
メモリセルアレイ９０は、複数のメモリセル９１がアレイ状に配置された構成を有する。メモリセルアレイ９０には、各メモリセル９１が初期状態にあるか可変状態にあるかの違いを利用してデータが記録されうる。
【００４７】
図２に示す例では、メモリセル９１がトランジスタ１１０と抵抗変化素子１２０とを備えている。
【００４８】
トランジスタ１１０は、第１主端子１１４と、第２主端子１１８と、制御端子１１６とを備えている。トランジスタ１１０は、例えばＮＭＯＳトランジスタとすることができる。この場合、第１主端子１１４及び第２主端子１１８の一方はドレイン端子であり、他方はソース端子である。制御端子１１６は、ゲート端子である。抵抗変化素子１２０は、第１電極１２４と、抵抗変化層１２６と、第２電極１２８とを備えている。トランジスタ１１０の第２主端子１１８と、抵抗変化素子１２０の第１電極１２４とが接続されることで、トランジスタ１１０と抵抗変化素子１２０とは直列に接続される。
【００４９】
本開示において、メモリセルは、トランジスタを含まなくてもよい。メモリセルは、例えば、トランジスタ以外の素子を含んでもよいし、抵抗変化素子のみであってもよい。なお、本開示では、メモリセルが抵抗変化素子とその他の素子とを含む場合に、説明の簡便化のために、その素子の抵抗値が無視されることがある。
【００５０】
複数のメモリセル９１のそれぞれは、可変状態と、初期状態とを取りうる性質を有する。
【００５１】
図３は、メモリセルの抵抗値範囲の一例を示す。図３に例示するように、メモリセル９１は、少なくとも可変状態と初期状態の２つの状態を選択的に取りうる性質を備える。
【００５２】
可変状態は、異なる複数の電気的信号が印加されることによって、第１抵抗値範囲と第２抵抗値範囲との間を、抵抗値が不揮発的かつ可逆的に遷移する状態である。第１抵抗値範囲と第２抵抗値範囲とは互いに重複しない。
【００５３】
初期状態は、可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り可変状態とならず、かつ、抵抗値が初期抵抗値範囲にある状態である。初期抵抗値範囲は、第１抵抗値範囲及び第２抵抗値範囲のいずれとも重複しない。例えば、フォーミングストレスは累積的なストレスであってもよい。その場合、初期状態のメモリセルは、ストレスの累積量が所定量を超えたときに、可変状態に遷移する。なお、フォーミングストレスは、初期状態にある複数のメモリセルのほとんどを可変状態に遷移させることができる電気的ストレスであればよい。言い換えると、初期状態にある多数のメモリセルにフォーミングストレスが印加されたとき、初期状態に留まる少数のメモリセルが存在してもよい。
【００５４】
複数のメモリセル９１は、可変状態のメモリセルと、初期状態のメモリセルと、を含んでもよい。
【００５５】
メモリセル９１は、製造後、フォーミング処理がされなければ、初期状態のままである。フォーミング処理とは、所定の電気的ストレスをメモリセルに印加して、メモリセルを可変状態へと変化させることをいう。フォーミングのために印加される電気的ストレスは、例えば、所定の電圧と時間幅を有する電気的パルスであってもよく、複数の電気的パルスを組み合わせたものであってもよい。
【００５６】
製造直後のメモリセル９１の抵抗値が、初期抵抗値範囲に入る一方で可変抵抗値範囲に入ることがないように、初期抵抗値範囲および可変抵抗値範囲は設定されうる。可変状態に変化した後のメモリセル９１の抵抗値が、可変抵抗値範囲に入る一方で初期抵抗値範囲には入ることがないように、初期抵抗値範囲および可変抵抗値範囲は設定されうる。抵抗変化素子を備えるメモリセルは、典型的に、かかる特性を備え得る。公知の様々な材料を用いて、かかる特性を備えるメモリセル９１が製造されうる。
【００５７】
初期状態のメモリセル９１は、フォーミングストレスではない何らかの電気的ストレスを受けた状態を含む。例えば、製造直後のメモリセル９１が、フォーミングストレスではない何らかの電気的ストレスを受けて、その抵抗値が初期抵抗値範囲内で変化した場合、その状態は、初期状態に含まれうる。
【００５８】
本開示において、初期状態のうち、電気的ストレスが印加されたことがない状態は、第１初期状態とも呼ばれる。初期状態のうち、電気的ストレスが印加されたことがある状態は、第２初期状態とも呼ばれる。メモリセル９１を第１初期状態から第２初期状態へと遷移させる電気的ストレスは、メモリセル９１から抵抗値情報を読み出す時に印加される電気的ストレスよりも大きくてもよく、さらに、フォーミングストレスよりも小さくてもよい。
【００５９】
抵抗値情報とは、抵抗値と相関関係を有する物理量の情報である。抵抗値情報は、抵抗値そのものであってもよいし、抵抗値に応じて増減する値であってもよい。抵抗値に応じて増減する値は、例えば、メモリセルに直列に接続されたキャパシタの放電時間、または、該放電時間に対応するカウント値であってもよい。なお、キャパシタは素子であることには限定されず、例えば配線などの寄生容量でもよい。
【００６０】
メモリセル９１は、製造直後は全て第１初期状態にある。
【００６１】
第１初期状態にあるメモリセル９１の抵抗値は、第２初期状態にあるメモリセル９１の抵抗値よりも高くてもよい。
【００６２】
第１抵抗値範囲は初期抵抗値範囲と第２抵抗値範囲との間に存在する。第１判定値は第１抵抗値範囲の中に設定されている。第２判定値は第１判定値よりも小さくかつ第１抵抗値範囲の中に設定されている。第１判定値は第１抵抗値範囲の上限値から離れた値であってもよく、第２判定値は第１抵抗値範囲の下限値から離れた値であってもよい。この場合、抵抗値が、第１抵抗値範囲よりも狭い範囲内に収束されうる。
【００６３】
複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、第１抵抗値範囲と重複せずかつ第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含んでもよい。
【００６４】
電圧印加回路９４は、初期状態にあるメモリセルのうち、可変状態に変化させるメモリセルに対し、フォーミングストレスを印加する。「可変状態に変化させるメモリセル」とは、抵抗値を第１抵抗値範囲内に設定すべきメモリセルであってもよい。
【００６５】
電圧印加回路９４は、フォーミングストレスが印加されたメモリセルの抵抗値が第１判定値よりも大きい場合には、当該メモリセルに、当該メモリセルの抵抗値を下げるように第１修正信号を印加する。複数のメモリセルにフォーミングストレスが印加される場合、必ずしもフォーミングストレスが印加されたメモリセルの全部が判定されなくてもよい。判定されるメモリセルは、フォーミングストレスが印加されたメモリセルのうち、抵抗値が第１抵抗値範囲内に設定すべきメモリセルであってもよい。
【００６６】
電圧印加回路９４は、フォーミングストレスが印加されたメモリセルの抵抗値が第２判定値よりも小さい場合には、当該メモリセルに、当該メモリセルの抵抗値を上げるように第２修正信号を印加する。
【００６７】
以上の動作により、電圧印加回路９４は、フォーミングストレスが印加されたメモリセルの抵抗値を第１抵抗値範囲内に設定する。これにより、複数のメモリセルのそれぞれが初期状態にあるか可変状態にあるかの違いを利用して、メモリセルアレイにデータが記録される。
【００６８】
可変状態のメモリセル９１は、第１電気的信号を印加することによって抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有してもよい。
【００６９】
第１修正信号は、第２電気的信号と同じ極性を有する第１修正電圧パルスを含んでもよい。この場合、電圧印加回路９４は、フォーミングストレスが印加されたメモリセルの抵抗値が第１判定値以下か否かを判定することと、当該メモリセルの抵抗値が第１判定値よりも大きい場合に当該メモリセルへ第１修正信号を印加することと、を繰り返してもよい。該繰り返しのサイクルにおいて、当該メモリセルの抵抗値が第１判定値よりも大きいと判定された回数が増えるに従って、当該メモリセルに印加される第１修正電圧パルスのパルス幅が拡張されてもよい。
【００７０】
第２修正信号は、第１電気的信号と同じ極性を有する第２修正電圧パルスを含んでもよい。この場合、電圧印加回路９４は、フォーミングストレスが印加されたメモリセルの抵抗値が第２判定値以上か否かを判定することと、当該メモリセルの抵抗値が第２判定値よりも小さい場合に当該メモリセルへ第２修正信号を印加することと、を繰り返してもよい。該繰り返しのサイクルにおいて、当該メモリセルの抵抗値が第２判定値よりも小さいと判定された回数が増えるに従って、当該メモリセルに印加される第２修正電圧パルスのパルス幅が拡張されてもよい。
【００７１】
第１修正電圧パルスのパルス幅を拡張する動作と第２修正電圧パルスのパルス幅を拡張する動作とは、組み合わせて実行されてもよい。
【００７２】
電圧印加回路９４は、可変状態に変化させるメモリセルにフォーミングストレスを印加した後、かつ、当該メモリセルの抵抗値を第１抵抗値範囲内に設定する前に、当該メモリセルの抵抗値を第２抵抗値範囲内に設定してもよい。この場合において、電圧印加回路９４はさらに、当該メモリセルの抵抗値を第２抵抗値範囲内に設定した後、かつ、当該メモリセルの抵抗値を第１抵抗値範囲内に設定する前に、当該メモリセルに第１電気的信号より弱く第１電気的信号と同一極性の電気的信号を印加してもよい。
【００７３】
第１修正信号は、第１修正電圧パルスと、第１修正電圧パルスの後に印加される第１電圧パルスとを含んでもよい。第２修正信号は、第２電圧パルスと、第２電気的信号の後に印加される第２修正電圧パルスとを含んでもよい。第１電圧パルスは、例えば、第１電気的信号と同一の極性を有する。第１電圧パルスは、第１電気的信号と同一の電圧値及びパルス幅を有してもよい。第２電圧パルスは、例えば、第２電気的信号と同一の極性を有する。第２電圧パルスは、例えば、第２電気的信号と同一の電圧値及びパルス幅を有してもよい。
【００７４】
第１修正信号は、少なくともメモリセルの抵抗値を下げる電気的ストレスであればよく、後述の実施例で説明される電気的ストレスと異なっていてもよい。第２修正信号は、少なくともメモリセルの抵抗値を上げる電気的ストレスであればよく、後述の実施例で説明される電気的ストレスと異なっていてもよい。
【００７５】
本実施形態では、不揮発性メモリへの新規なデータ記録方法を提供することができる。例えば、初期状態のメモリセルと可変状態のメモリセルとを用いてデータが記録される場合に、可変状態のメモリセルの抵抗値が第１抵抗値範囲の中に収束する。これにより、可変状態のメモリセルの抵抗値が、初期抵抗値範囲および第２抵抗値範囲から遠ざかり、書き込みデータの信頼性が向上する。
【００７６】
図３の抵抗特性を示した抵抗変化素子は、次の構成を有していた。第１電極１２４の材料がＴａＮ（窒化タンタル）、第２電極１２８の材料がＩｒ（イリジウム）であった。抵抗変化層１２６の材料がタンタル酸化物であり、抵抗変化層１２６の全体の厚さが５０ｎｍ以下であった。抵抗変化総１２６は、酸素濃度の異なる２層（第１抵抗変化層と第２抵抗変化層）の積層構造を有していた。第１抵抗変化層は第１電極１２４に接し、第２抵抗変化層は第２電極１２８に接していた。第１抵抗変化層の組成は、ＴａＯｘ（ｘは０＜ｘ＜２．５を満たす）であった。第１抵抗変化層の組成は、ＴａＯｙ（ｙはｙ≧２．１を満たす）であった。第２抵抗変化層の厚さは、５．５ｎｍ程度であった。第１電極１２４と抵抗変化層１２６との接触面および第２電極１２８と抵抗変化層１２６との接触面の面積が、いずれも０．２５μｍ２以下であった。フォーミングストレスは、複数のパルスで構成されていた。各パルスは、電圧が＋３．５Ｖ、パルス幅が５μｓｅｃであった。
【００７７】
第２電気的信号は、電圧が−２．４Ｖ、パルス幅が５０ｎｓｅｃのパルスであった。第１電気的信号は、電圧が＋１．８Ｖ、パルス幅が５０ｎｓｅｃのパルスであった。なお、図２のメモリセル構造において、電圧は第１電極１２４を基準として第２電極１２８に正の電圧を印加する場合を正極性とした。
【００７８】
その他の例として、第１電極１２４および第２電極１２８の材料は白金（Ｐｔ）であってもよく、抵抗変化層１２６の材料はハフニウム酸化物であってもよい。抵抗変化層１２６の厚さは例えば３０ｎｍであってもよい。素子領域の形状は、直径３μｍの円形であってもよい。例えば、抵抗変化層１２６がＨｆＯ１．６の場合、初期抵抗値は数ＭΩ程度であり、第１抵抗値範囲が１０００Ω以上３０００Ω以下であり、第２抵抗値範囲が１００Ω以上３００Ω以下であってもよい。この場合、フォーミングストレスは、例えば、電圧が２〜３Ｖ、パルス幅が１００ｎｓｅｃの複数のパルスであってもよい。第２電気的信号は、電圧が＋１．０Ｖ、パルス幅が１００ｎｓｅｃのパルスであってもよく、第１電気的信号は、電圧が−１．３Ｖ、パルス幅が１００ｎｓｅｃのパルスであってもよい。
【００７９】
図３に示す例では、初期抵抗値範囲の下限が、全ての可変抵抗値範囲の上限以上である。言い換えると、初期抵抗値範囲の下限は、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの上限以上である。例えば、初期抵抗値範囲の下限は、２個の可変抵抗値範囲のうち抵抗値が最も大きい第１抵抗値範囲の上限に等しくてもよい。
【００８０】
図３に示す例では、第１閾値は、初期抵抗値範囲の下限以下であり、かつ、全ての可変抵抗値範囲の上限以上である。言い換えると、第１閾値は、初期抵抗値範囲の下限以下であり、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの上限以上である。例えば、第１閾値は、２個の可変抵抗値範囲のうち抵抗値が最も大きい第１抵抗値範囲の上限に等しくてもよい。なお、第１閾値と等しい値を有する抵抗値は、初期抵抗値範囲に属するものとして設定されてもよいし、複数の可変抵抗値範囲のうち抵抗値が最も大きいものに属するものとして設定されてもよい。
【００８１】
図３に示す例では、第２閾値は、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの下限以下であり、かつ複数の可変抵抗値範囲のうち抵抗値が最も小さいものの上限以上である。例えば、可変抵抗値範囲が、第１抵抗値範囲と、第１抵抗値範囲よりも低い第２抵抗値範囲とからなる場合、第２閾値は第１抵抗値範囲の下限以下であり、かつ第２抵抗値範囲の上限以上である値であってもよい。例えば、第２閾値は、第１抵抗値範囲の下限または第２抵抗値範囲の上限に等しくてもよい。第１抵抗値範囲と第２抵抗値範囲とが隣接していてもよい。すなわち、第１抵抗値範囲を規定する２つの端点のうち小さい方の値と、第２抵抗値範囲を規定する２つの端点のうち大きい方の値とが一致していてもよい。なお、第２閾値と等しい値を有する抵抗値は、第２閾値よりも大きな抵抗値を含む抵抗値範囲に属するものとして設定されてもよいし、第２閾値よりも小さな抵抗値を含む抵抗値範囲に属するものとして設定されてもよい。
【００８２】
第１閾値は、初期抵抗値範囲の上限以上であり、かつ、全ての可変抵抗値範囲の下限以下であってもよい。言い換えると、第１閾値は、初期抵抗値範囲の上限以上であり、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの下限以下であってもよい。例えば、第１閾値は、２個の可変抵抗値範囲のうち抵抗値が最も小さい第２抵抗値範囲の下限に等しくてもよい。
【００８３】
第２閾値は、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの上限以上であり、かつ複数の可変抵抗値範囲のうち抵抗値が最も大きいものの下限以下であってもよい。例えば、第２閾値は、２個の可変抵抗値のうち抵抗値が最も小さい第２抵抗値範囲の上限以上であり、かつ２個の可変抵抗値のうち抵抗値が最も大きい第１抵抗値範囲の下限以下であってもよい。例えば、第２閾値は、第１抵抗値範囲の下限および第２抵抗値範囲の上限に等しくてもよい。
【００８４】
なお、隣り合う抵抗値範囲は必ずしも上限と下限とが隣接している必要はない。隣り合う抵抗値範囲同士の間に所定のマージンが設定されていてもよい。
【００８５】
図３に示す例では、可変抵抗値範囲の数は２であるが、可変抵抗値範囲の数は３以上であってもよい。
【００８６】
なお、図３に示される抵抗変化素子において、例えば、初期抵抗値範囲は２×１０６Ω以上１．０×１０７Ω未満に設定され、２つの可変抵抗値範囲は、それぞれ、５×１０４Ω以上２×１０６Ω未満、および５×１０３Ω以上５×１０４Ω未満に設定されてもよい。このとき、例えば、第１閾値は２×１０６Ωであり、第２閾値は５×１０４Ωである。
【００８７】
［抵抗変化素子の構成］
図２に示す例において、第１電極１２４と第２電極１２８との間に抵抗変化層１２６が介在する。抵抗変化層１２６は、例えば金属酸化物、より詳細には例えば遷移金属酸化物で構成されうる。可変状態の抵抗変化素子１２０の抵抗値は、第１電極１２４と第２電極１２８との間に印加される電気的信号によって、複数の可変抵抗値範囲の間を不揮発的かつ可逆的に遷移する性質を有する。
【００８８】
初期状態の抵抗変化素子１２０の抵抗変化層１２６は、第１電極１２４と第２電極１２８との間を絶縁していてもよい。絶縁とは、例えば、第１電極１２４と第２電極１２８との間の抵抗値が２×１０６Ω以上である状態をいう。抵抗変化素子１２０の抵抗変化層１２６は、絶縁体から構成された層を備えていてもよい。絶縁体とは、例えば、抵抗率が３０Ω・ｍ以上の材料である。抵抗変化素子１２０の抵抗変化層１２６の少なくとも一部が絶縁体から構成されることにより、初期状態の抵抗特性が安定して維持されうる。
【００８９】
初期状態の抵抗変化素子１２０の抵抗値は、可変状態の場合と異なり、抵抗変化素子の材料、大きさ、形状、および製造条件等によってある程度調整されうる。特に、抵抗変化層１２６が積層構造である場合、酸素濃度の高い層の厚み、形成時の酸素濃度によって、その抵抗値が任意に調整されうる。
【００９０】
上記のような初期状態は、電気的信号の印加によって抵抗値が遷移する可変状態に比べて、安定している。そのため、初期状態と可変状態との差異を利用することにより、データが安定して保持されうる。
【００９１】
読み出し用の電気的ストレスは、可変状態にある抵抗変化素子の抵抗値を複数の可変抵抗値範囲の間で変化させる電気的信号、および、フォーミングストレスのいずれよりも小さい。
【００９２】
フォーミングストレスは、典型的には、可変状態にある抵抗変化素子１２０の抵抗値を複数の可変抵抗値範囲の間で可逆的に変化させる電気的信号よりも強い。例えば、フォーミングストレスは、電圧の絶対値、パルス幅、および累積印加時間の少なくともいずれかにおいて、可変状態にある抵抗変化素子１２０の抵抗値を変化させる電気的信号よりも大きくてもよい。累積印加時間とは、例えば、抵抗状態が初期状態から、可変状態に変化するまでに印加される複数の電気的パルスにおけるパルス幅の合計に相当する。
【００９３】
抵抗変化素子１２０は、ユニポーラ型であってもよい。ユニポーラ型の抵抗変化素子は、可変状態において、電圧およびパルス幅が異なり、かつ、同極性である複数の電気的信号が印加されることにより、抵抗値が可逆的に変化する。例えば、ユニポーラ型の抵抗変化素子の抵抗値は、電圧が＋２Ｖでパルス幅が１μｓｅｃの第１電気的信号が印加されると第１抵抗値範囲内の値に変化し、電圧が−４Ｖでパルス幅が５０ｎｓｅｃの第２電気的信号が印加されると第２抵抗値範囲内の値に変化する。ここで、電気的信号の電圧の極性は、第２電極１２８から第１電極１２４に電流が流れる向きを正とした。
【００９４】
抵抗変化素子１２０は、バイポーラ型であってもよい。バイポーラ型の抵抗変化素子１２０は、可変状態において、異なる極性の電気的信号が印加されることにより、抵抗値が可逆的に変化する。例えば、バイポーラ型の抵抗変化素子の抵抗値は、電圧が＋２Ｖでパルス幅が５０ｎｓｅｃの第１電気的信号が印加されると第１抵抗値範囲内の値に変化し、電圧が−２Ｖでパルス幅が５０ｎｓｅｃの第２電気的信号が印加されると第２抵抗値範囲内の値に変化する。ここで、電気的信号の電圧の極性は、第２電極１２８から第１電極１２４に電流が流れる向きを正とした。
【００９５】
抵抗変化素子１２０がバイポーラ型であるとき、例えば動作を安定にするために、第１電気的信号と第２電気的信号とで、パルス幅や電圧の絶対値が異なっていてもよい。
【００９６】
抵抗変化層１２６は金属酸化物から構成されてもよい。抵抗変化層１２６は、酸素不足型の金属酸化物から構成された層を備えてもよい。抵抗変化層１２６を構成する金属酸化物は、遷移金属酸化物およびアルミニウム酸化物の少なくともいずれか一方であってもよい。遷移金属酸化物は、例えば、タンタル酸化物、鉄酸化物、ハフニウム酸化物およびジルコニウム酸化物の少なくともいずれかであってもよい。
【００９７】
抵抗変化層の材料がタンタル酸化物である場合、抵抗変化素子が良好な特性を示す。
【００９８】
第１電極１２４および第２電極１２８の材料は、例えば、イリジウム（Ｉｒ）、白金（Ｐｔ）、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）または窒化チタンアルミニウム（ＴｉＡｌＮ）等であってもよい。なお、図２に示す例では、第１電極１２４と第２電極１２８とが同じ面積となっているが、これに限定されるものでない。例えば、第１電極１２４は、配線の一部であってもよい。第１電極１２４および第２電極１２８は、半導体プロセスに応じて、適宜、最適な形状にされうる。下地層（図示せず）は、半導体プロセスに応じて適宜に省略または変更されうる。
【００９９】
抵抗変化層１２６は、第１電極１２４に接続する第１抵抗変化層と、第２電極１２８に接続する第２抵抗変化層を含む積層体であってもよい。
【０１００】
第１抵抗変化層は、酸素不足型の第１金属酸化物で構成され、第２抵抗変化層は、第１金属酸化物よりも酸素不足度が小さい第２金属酸化物で構成されうる。第２抵抗変化層は、絶縁体から構成された層であってもよい。例えば、可変状態にある抵抗変化素子の第２抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。局所領域は、第２抵抗変化層を貫く導電パスであってもよい。絶縁体が金属酸化物から構成され、導電パスは、絶縁体よりも酸素含有率が低い酸素不足型の金属酸化物から構成されていてもよい。
【０１０１】
「酸素不足度」とは、化学量論的組成の金属酸化物を構成している酸素の量に対する、対象となる金属酸化物を構成している酸素の不足量の割合をいう。なお、ある金属の酸化物として複数の化学量論的組成が存在する場合、その金属酸化物の酸素不足度は、その中で最も抵抗値が高い化学量論的組成を基準として定義されうる。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定であり、かつ、より高い抵抗値を有している。
【０１０２】
例えば、金属酸化物に含有される金属がタンタル（Ｔａ）である場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であり、ＴａＯ２．５と表現されうる。例えば、ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物において、酸素不足度は、負の値となる。なお、本開示では、特に断りのない限り、酸素不足度は正の値、０、負の値を含むものとして説明される。
【０１０３】
酸素不足型の金属酸化物は、酸素不足度が小さいほど、化学量論的組成の金属酸化物に近く、それゆえ抵抗値が高い。酸素不足型の金属酸化物は、酸素不足度が大きいほど、当該金属酸化物が含有する金属に近く、それゆえ抵抗値が低い。
【０１０４】
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物の酸素含有率は、０より大きく、７１．４ａｔｍ％より小さい。例えば、第１金属酸化物を構成する金属と、第２金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２金属酸化物の酸素含有率が第１金属酸化物の酸素含有率よりも大きいとき、第２金属酸化物の酸素不足度は第１金属酸化物の酸素不足度より小さい。
【０１０５】
抵抗変化層を構成する金属酸化物に含有される金属は、タンタル以外の金属であってもよい。そのような金属は、例えば、遷移金属、およびアルミニウム（Ａｌ）の少なくともいずれかである。遷移金属の例としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、および鉄（Ｆｅ）等が挙げられる。遷移金属は複数の酸化状態をとることができるため、酸化還元反応により異なる複数の抵抗状態に変化しうる。
【０１０６】
例えば、抵抗変化層１２６は、ハフニウム酸化物から構成されてもよい。この場合、例えば、第１金属酸化物の組成は、ＨｆＯｘ（ｘが０．９以上１．６以下を満たす）であり、かつ、第２金属酸化物の組成は、ＨｆＯｙ（ｘ、ｙが、ｘ＜ｙを満たす）であってもよい。これにより、抵抗変化層の抵抗値が安定して高速に変化しうる。例えば、第２金属酸化物の膜厚は、３ｎｍ以上４ｎｍ以下であってもよい。
【０１０７】
例えば、抵抗変化層１２６は、ジルコニウム酸化物から構成されてもよい。この場合、例えば、第１金属酸化物の組成がＺｒＯｘ（ｘが０．９以上１．４以下を満たす）であり、かつ、第２金属酸化物の組成は、ＺｒＯｙ（ｘ、ｙが、ｘ＜ｙを満たす）であってもよい。これにより、抵抗変化層の抵抗値が安定して高速に変化しうる。例えば、第２金属酸化物の膜厚は、１ｎｍ以上５ｎｍ以下であってもよい。
【０１０８】
第１金属酸化物を構成する第１金属と、第２金属酸化物を構成する第２金属とは、異なってもよい。この場合、第２金属酸化物は、第１金属酸化物よりも酸素不足度が小さくてもよい。言い換えると、第２金属酸化物は、第１金属酸化物よりも抵抗率が高くてもよい。このような構成により、第１電極１２４と第２電極１２８との間に電圧が印加されたとき、第２金属酸化物に、より多くの電圧が分配され、第２金属酸化物中に酸化還元反応が発生しやすくなる。
【０１０９】
第１金属酸化物内に含有される第１金属と、第２金属酸化物内に含有される第２金属とは、互いに異なっていてもよい。この場合、第２金属の標準電極電位は、第１金属の標準電極電位より低くてもよい。標準電極電位は、酸化特性を表す。標準電極電位が高い金属ほど、酸化されにくい。そのため、標準電極電位が相対的に低い第２金属酸化物において、酸化還元反応が起こりやすくなる。
【０１１０】
例えば、第１金属酸化物が酸素不足型のタンタル酸化物（ＴａＯｘ）から構成され、第２金属酸化物がチタン酸化物（ＴｉＯ２）から構成されてもよい。チタンの標準電極電位は−１．６３ｅＶであり、タンタルの標準電極電位は−０．６ｅＶである。このように、第２金属酸化物の標準電極電位が、第１金属酸化物の標準電極電位よりも低い場合、第２金属酸化物中でより酸化還元反応が発生しやすくなる。そのため、安定した抵抗変化動作が得られる。第１金属酸化物と第２金属酸化物とのその他の組み合わせの例として、第２金属酸化物は、アルミニウム酸化物（Ａｌ２Ｏ３）であってもよい。例えば、第１金属酸化物は、酸素不足型のタンタル酸化物（ＴａＯｘ）から構成され、第２金属酸化物はアルミニウム酸化物（Ａｌ２Ｏ３）から構成されてもよい。
【０１１１】
第２金属酸化物に接する第２電極１２８の材料は、第２金属酸化物を構成する金属および第１電極１２４を構成する材料に比べて標準電極電位が高くてもよい。第２電極１２８の材料の例として、白金（Ｐｔ）、イリジウム（Ｉｒ）、及びパラジウム（Ｐｄ）等が挙げられる。第１金属酸化物に接する第１電極１２４の材料は、第１金属酸化物を構成する金属と比べて標準電極電位が低くてもよい、第１電極１２４の材料の例として、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、及び窒化チタン（ＴｉＮ）等が挙げられる。
【０１１２】
すなわち、第２電極１２８の標準電極電位がＶ２、第２金属酸化物を構成する金属の標準電極電位がＶｒ２、第１金属酸化物を構成する金属の標準電極電位がＶｒ１、第１電極１２４の標準電極電位がＶ１と表されるとき、Ｖ１、Ｖ２、Ｖｒ２およびＶｒ１は、Ｖｒ２＜Ｖ２、およびＶ１＜Ｖ２なる関係を満足してもよい。Ｖ１、Ｖ２、Ｖｒ２およびＶｒ１は、さらに、Ｖ２＞Ｖｒ２、およびＶｒ１≧Ｖ１の関係を満足してもよい。これにより、第２電極１２８と第２金属酸化物の界面近傍の第２金属酸化物中において、選択的に酸化還元反応が発生する。そのため、安定した抵抗変化現象が実現される。
【０１１３】
抵抗変化層１２６は、例えば、ＴａＯｘ（ｘは、０≦ｘ＜２.５を満たす）で表される組成を有する第１抵抗変化層と、ＴａＯｙ（但し、ｘ、ｙは、ｘ＜ｙ＜２．５を満たす）で表される組成を有する第２抵抗変化層とを含む。抵抗変化層１２６は、他の層をさらに含んでもよい。他の層は、例えば、タンタル酸化物以外の金属酸化物で構成されていてもよい。
【０１１４】
第１抵抗変化層の組成は、ＴａＯｘ（ｘは、０．８≦ｘ＜１．９を満たす）であってもよく、第２の抵抗変化層の組成は、ＴａＯｙ（ｙは、２．１≦ｙ＜２．５を満たす）であってもよい。第２タンタル酸化物層の厚みは、例えば、１ｎｍ以上８ｎｍ以下であってもよい。抵抗変化層１２６が、酸素不足度の異なる複数の層を含むことにより、バイポーラ型における抵抗変化の方向が決定されうる。例えば、第２抵抗変化層が第２電極１２８側に、第１抵抗変化層が第１電極１２４側に配置された構造を想定する。このとき、第２電極１２８側から第１電極１２４側に電流を流す向きに電圧が印加されると、抵抗変化素子１２０の抵抗値が高くなり、逆向きに電流を流す向きに電圧が印加されると、抵抗変化素子１２０の抵抗値が低くなる。あるいは、第２抵抗変化層が第１電極１２４に接し、第１抵抗変化層が第２電極１２８に接していてもよい。この場合、抵抗変化と電圧印加の向きの関係が逆転する。
【０１１５】
可変状態の抵抗変化素子における抵抗変化は、抵抗変化層１２６内の局所領域において、フィラメントが変化することによって発生する。この局所領域のサイズは、断面解析によって観察したところ、例えば、直径３０ｎｍ以下、さらには１０nm以下であった。これは、最先端の半導体プロセスにおけるリソグラフィーの加工限界よりも小さい。すなわち、フィラメントを含む局所領域は、プロセスのばらつきの影響を受けにくい。そのため、抵抗変化素子は、それが微細化された場合であっても、安定した抵抗変化の特性を維持しうる。
【０１１６】
抵抗変化素子の抵抗変化層は、数百℃を超えるような高温処理がされることなく形成されうる。このため、加熱プロセスによるＣ−ＭＯＳトランジスタの特性の劣化が回避される。抵抗変化素子は、フラッシュメモリなどのフローティングゲート型トランジスタを用いるメモリ素子に比べて、半導体プロセスとの親和性が高い。そのため、製造プロセスの微細化が進んでも、抵抗変化の信頼性が低下するおそれが少ない。そのため、例えば、制御回路等のロジック回路と抵抗変化素子とが同一チップ上に形成される場合であっても、ロジック回路の特性への影響を抑えつつ、抵抗変化素子が形成されうる。ロジック回路と抵抗変化素子との作製プロセスが共通化される場合、製造コストが低減されうる。
【０１１７】
積層構造の抵抗変化層における抵抗変化現象は、次のように発現すると考えられる。可変状態において、抵抗値が高い第２金属酸化物の層は、微小な局所領域を有する。この局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化する。これにより、局所領域の抵抗値が変化する。
【０１１８】
例えば、第２金属酸化物に接続する第２電極１２８に、第１電極１２４を基準にして正の電圧が印加されたとき、抵抗変化層中の酸素イオンが第２金属酸化物側に引き寄せられる。これによって、第２金属酸化物中の微小な局所領域中で酸化反応が発生し、局所領域中の酸素不足度が減少する。その結果、局所領域中のフィラメントの本数または太さが減少して、抵抗値が増大すると考えられる。
【０１１９】
逆に、第２金属酸化物に接続する第２電極１２８に、第１電極１２４を基準にして負の電圧が印加されたとき、第２金属酸化物中の酸素イオンが第１金属酸化物側に押しやられる。これによって、第２金属酸化物中の微小な局所領域中で還元反応が発生し、局所領域中の酸素不足度が増加する。その結果、局所領域中のフィラメントの本数または太さが増大して、抵抗値が減少すると考えられる。
【０１２０】
図４は、パーコレーションモデル（percolation model）を用いて、抵抗変化層（例えば局所領域）中のフィラメントの形成をシミュレートした結果の一例を示す。ここでは、抵抗変化層中において酸素の欠陥サイトがつながることによって、フィラメントが形成される例を想定している。パーコレーションモデルとは、抵抗変化層中にランダムに分布した欠陥サイトの密度が増大するにつれて、欠陥サイト等の連なりが形成される確率が増加するという理論に基づくモデルである。ここで「欠陥」とは、例えば、金属酸化物中で酸素が欠損していることを意味し、「欠陥サイトの密度」とは、例えば、酸素不足度と相関する量である。例えば、酸素不足度が大きくなると、欠陥サイトの密度も大きくなる。
【０１２１】
図４に示されるシミュレーションでは、抵抗変化層の酸素イオンサイトが、格子状に仕切られた領域（サイト）として近似的に仮定されている。この仮定に基づいて、確率的に発生する欠陥サイトによって形成されるフィラメントがシミュレーションで求められた。図４において、“０”が含まれているサイトは抵抗変化層中に形成される欠陥サイトを表している。他方、空白となっているサイトは酸素イオンが占有しているサイトを表している。酸素イオンにより占有されているサイトは、高抵抗な領域を意味している。また、矢符は、上下、左右および斜め方向に１個のサイトの範囲内で互いに接続された欠陥サイトの連なりを示している。この欠陥サイトの連なりは、抵抗変化層内で電流が流れるパスを示している。図４に示されるように、抵抗変化層の下面と上面との間に電流を流すフィラメントは、ランダムに分布する欠陥サイトのうち、上端から下端までを接続する欠陥サイトのクラスターで構成される。このパーコレーションモデルに基づくと、フィラメントの本数および形状は確率的に形成されることになる。その結果、抵抗変化層の抵抗値がばらつく。
【０１２２】
フォーミング処理は、抵抗変化層の一部領域において金属酸化物内の欠陥サイトの密度を変化させ、フィラメントを形成する処理に対応する。抵抗変化層内の欠陥サイトの配置はランダムであり、かつ、素子ごとに異なる。このため、仮に複数のメモリセルに一定の電気的ストレスが印加された場合であっても、それにより形成される欠陥サイトの連なりの本数および形状はメモリセル毎にばらつく。その結果、複数のメモリセル間の抵抗値がランダムに散らばると考えられる。
【０１２３】
不揮発性記憶装置１００は、読み出し回路（図示せず）を備えていてもよい。読み出し回路は、選択されたメモリセル９１が初期状態にあるか可変状態にあるかを判定することによって記録データを読み出すことができるように構成されている。
【０１２４】
読み出し回路は、第１読み出しモードと、第２読み出しモードとを選択的に実行することによって、メモリセルアレイ９０に記録されたデータを読み出してもよい。読み出し回路は、第１読み出しモードにおいて、選択されたメモリセル９１の抵抗値が第１閾値よりも大きいか否かを判定することによってデータを読み出す。読み出し回路は、第２読み出しモードにおいて、選択されたメモリセル９１の抵抗値が第２閾値よりも大きいか否かを判定することによってデータを読み出す。
【０１２５】
メモリセルアレイ９０に記録されたデータは、第１種データと第２種データとを含む。第１種データは、各メモリセル９１の抵抗値が初期抵抗値範囲にあるか否かの違いを利用して記録されていてもよい。第２種データは、各メモリセル９１の抵抗値が初期抵抗値範囲にあるか否かの違いを利用せずに、各メモリセルの抵抗値が少なくとも一つの可変抵抗値範囲にあるか否かの違いを利用して記録されていてもよい。
【０１２６】
メモリセルアレイ９０が、第１書き込みアドレス領域と、第２書き込みアドレス領域とを備えてもよい。この場合、第１書き込みアドレス領域に第１種データが記録されており、第２書き込みアドレス領域に第２種データが記録されていてもよい。第１書き込みアドレス領域と、第２書き込みアドレス領域とは、必ずしも物理的な領域として分離されていなくてもよい。例えば、各メモリセル９１が、アドレスに関する所定の規則に応じて、第１書き込みアドレス領域と第２書き込みアドレス領域とに振り分けられていてもよい。
【０１２７】
第２書き込みアドレス領域は、例えば複数の可変状態のメモリセル９１から構成される領域である。例えば、初期状態の複数のメモリセル９１にフォーミングストレスが印加されることによって、第２書き込みアドレス領域が形成されてもよい。初期状態の複数のメモリセルは、例えば、製造直後のメモリセルアレイ９０内の所定の領域に含まれる。この場合、フォーミングストレスは、第１種データを記録するためだけでなく、第２種データを書き込むための第２書き込みアドレス領域を形成するために用いられてもよい。
【０１２８】
メモリセルアレイ９０を構成する複数のメモリセル９１に選択的にフォーミングストレスが印加されることによって、第１書き込みアドレス領域と第２書き込みアドレス領域とが設定されうる。そのため、それらのアドレス領域の容量配分や配置は、自由に選択されうる。第１書き込みアドレス領域の一部領域に対してフォーミングストレスが印加されると、当該一部領域が第２書き込みアドレス領域へと変更される。
【０１２９】
第１書き込みアドレス領域と、第２書き込みアドレス領域とは、例えば、同一のメモリセルアレイ９０内に配置される。これより、例えば第１書き込みアドレス領域と第２書き込みアドレス領域との間で情報が送受信される場合に、情報のセキュリティ性が向上しうる。
【０１３０】
図３に示される抵抗変化素子において、例えば、第１種データは、各メモリセル９１の抵抗値が初期抵抗値範囲にあるか否かの違いを利用して記録され、第２種データは、各メモリセル９１の抵抗値が第２抵抗値範囲にあるか否かの違いを利用して記録される。
【０１３１】
［データ記録方法］
図５は、本実施形態のデータ記録方法の一例を示すフローチャートである。以下、図５を参照しつつ、本実施形態のデータ記録方法について説明する。以下の動作は、例えば、電圧印加回路９４により実行されうる。
【０１３２】
データ記録が開始されると（スタート）、初期状態にあるメモリセル９１のうち、可変状態に変化させるメモリセル９１に対し、フォーミングストレスが印加される（ステップＳ１）。その後、メモリセル９１の抵抗値が第１判定値よりも大きい場合には第１修正信号がメモリセル９１に印加され、かつ、メモリセル９１の抵抗値が第２判定値よりも小さい場合には第２修正信号がメモリセル９１に印加される（ステップＳ２）。その後、データ記録が終了する（エンド）。
【０１３３】
ステップＳ２により、可変状態に変化させるメモリセル９１の抵抗値は、第１抵抗値範囲内に設定される。ステップＳ１とステップＳ２とにより、複数のメモリセル９１のそれぞれが初期状態にあるか可変状態にあるかの違いを利用して、メモリセルアレイ９０にデータが記録される。
【０１３４】
ステップＳ２は、フォーミングストレスが印加されたメモリセルの抵抗値が第１判定値以下か否かを判定するステップＳ３と、当該メモリセルの抵抗値が第１判定値よりも大きい場合に当該メモリセルへ第１修正信号を印加するステップＳ４と、を繰り返すものであってもよい。このとき、ステップＳ３により当該メモリセルの抵抗値が第１判定値よりも大きいと判定された回数が増えるに従って、ステップＳ４で当該メモリセルに印加される第１修正電圧パルスのパルス幅が長く設定されてもよい。
【０１３５】
ステップＳ２において、フォーミングストレスが印加されたメモリセルの抵抗値が第２判定値以上か否かを判定するステップＳ５と、当該メモリセルの抵抗値が第２判定値よりも小さい場合に当該メモリセルへ第２修正信号を印加するステップＳ６と、が繰り返されてもよい。このとき、ステップＳ５により当該メモリセルの抵抗値が第２判定値よりも小さいと判定された回数が増えるに従って、ステップＳ６で当該メモリセルに印加される第２修正電圧パルスのパルス幅が長く設定されてもよい。
【０１３６】
本実施形態のデータ記録方法は、さらに、ステップＳ１の後、かつ、ステップＳ２の前に、メモリセルにその他の電気的ストレスが印加されるステップを含んでもよい。データ記録方法は、例えば、ステップＳ１の後、かつ、ステップＳ２の前に、フォーミングストレスが印加されたメモリセルの抵抗値を第２抵抗値範囲内に設定するステップＳ７と、ステップＳ７の後、かつ、ステップＳ２の前に、ステップＳ７において抵抗値が第２抵抗値範囲内に設定されたメモリセルに第１電気的信号より弱く第１電気的信号と同一極性の電気的信号を印加するステップＳ８と、を備えてもよい。データ記録方法は、例えば、ステップＳ１の後、かつ、ステップＳ２の前に、メモリセルに所定の電気的ストレスを印加して、当該メモリセルの抵抗特性を安定化させるステップを含んでいてもよい。
【０１３７】
なお、上述の装置構成において記載した各変形例は、データ記録方法の変形例としても実施することができる。
【０１３８】
［第１実施例］
＜装置構成＞
図６は、第１実施例の不揮発性記憶装置の概略構成を示すブロック図である。なお、図６はあくまで一例であり、本実施形態の不揮発性記憶装置の具体的構成は、図６に示される構成に限定されるものではない。
【０１３９】
図６に示すように、第１実施例の不揮発性記憶装置１０は、半導体基板上に、メモリ本体部２２を備えている。メモリ本体部２２には、メモリセルアレイ２０と、ロウデコーダ回路１８と、カラムデコーダ回路１７、１９と、書き込み回路１４と、読み出し回路１１とを含む。ロウデコーダ回路１８は、メモリセルアレイ２０に接続されている複数のワード線ＷＬの中から１つのワード線ＷＬを選択する。カラムデコーダ回路１７、１９は、複数のビット線ＢＬと複数のソース線ＳＬの中から１つのビット線ＢＬと１つのソース線ＳＬとを選択し、各動作における所定の電圧を印加する。書き込み回路１４は、選択されたメモリセル２１へデータの書き込みを実施する。読み出し回路１１は、ビット線に流れる電流量を検知し、選択メモリセルのデータをカウント値として出力する。
【０１４０】
不揮発性記憶装置１０は、マスクデータ修正回路１２と、マスクデータレジスタ１３と、アドレス入力回路１６と、制御回路１５と、をさらに備えていてもよい。マスクデータ修正回路１２は、読み出し回路１１から出力されるカウント値に基づいて、修正対象を示すデータを生成する。マスクデータレジスタ１３は、修正対象を示すデータに基づいて更新されたマスクデータの情報を記憶する。アドレス入力回路１６は、外部から入力されるアドレス信号を受け取る。制御回路１５は、外部から入力されるコントロール信号に基づいてメモリ本体部２２の動作を制御する。
【０１４１】
メモリセルアレイ２０は、「不揮発性メモリ」の一例である。読み出し回路１１、マスクデータ修正回路１２、マスクデータレジスタ１３、および書き込み回路１４を含む回路ブロックは、「電圧印加回路」の一例である。
【０１４２】
メモリセルアレイ２０は、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−１、ＷＬｍと、複数のビット線ＢＬ０、ＢＬ１、・・・ＢＬｎと、複数のソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・ＳＬｎと、を備える。複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−１、ＷＬｍは、互いに平行に延びる。複数のビット線ＢＬ０、ＢＬ１、・・・ＢＬｎは、互いに平行に延び、かつ、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−１、ＷＬｍに対して立体的に交差する。複数のソース線ＳＬ０、ＳＬ１、・・・ＳＬｎは、互いに平行に延び、かつ、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−１、ＷＬｍに対して立体的に交差する。複数のソース線ＳＬ０、ＳＬ１、・・・ＳＬｎは、複数のビット線ＢＬ０、ＢＬ１、・・・ＢＬｎ線に対して平行に延びてもよい。複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−１、ＷＬｍ複数のビット線ＢＬ０、ＢＬ１、・・・ＢＬｎの立体交差点のそれぞれには、メモリセル２１が配置されている。
【０１４３】
それぞれのメモリセル２１は抵抗変化素子２３とトランジスタ２４とを備える。ワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−１、ＷＬｍはそれぞれのトランジスタ２４のゲート端子に接続される。ビット線ＢＬ０、ＢＬ１、・・・ＢＬｎは、それぞれの抵抗変化素子２３の第２電極に接続される。抵抗変化素子の第１電極はトランジスタ２４の第２主端子に各々接続される。ソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・ＳＬｎは、トランジスタ２４の第１主端子にそれぞれ接続される。
【０１４４】
抵抗変化素子２３は、メモリセル２１において不揮発性記憶素子として動作する。不揮発性記憶装置１０において、各メモリセル２１は、１個のトランジスタ２４と１個の抵抗変化素子２３とから構成される。
【０１４５】
アドレス入力回路１６がアドレス信号を受け取ると、ロウデコーダ回路１８は、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−１、ＷＬｍの中から１つのワード線を選択し、カラムデコーダ回路１７、１９は、複数のビット線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−１、ＷＬｍと複数のソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・ＳＬｎの中から１組のビット線とソース線を選択する。これにより、アドレス信号に応じたメモリセル２１が選択される。
【０１４６】
制御回路１５がコントロール信号を受け取ると、選択された１組のビット線及びソース線のうちの一方の線が、カラムデコーダ回路１７を介して、書き込み時は書き込み回路１４、読み出し時は読み出し回路１１に選択的に接続される。その後、制御回路１５は、書き込み回路１４あるいは読み出し回路１１を動作させる。
【０１４７】
抵抗変化素子２３については、本実施形態において上述した抵抗変化素子１２０と同様の構成とすることができるので、詳細な説明が省略される。
【０１４８】
図６に示す例では、メモリセルアレイ２０内の選択トランジスタは、ＮＭＯＳトランジスタである。
【０１４９】
マスクデータレジスタ１３は、所定のデータを保持できるものであれば、特に構成は限定されない。マスクデータレジスタ１３は、不揮発性記憶装置１０の外部に設けられてもよく、例えばキャッシュメモリであってもよい。
【０１５０】
不揮発性記憶装置１０は、メモリセルアレイ２０から読み出されたデータを保存するデータレジスタ（図示せず）を備えてもよい。あるいは、データレジスタは、不揮発性記憶装置１０の外部に設けられてもよく、例えばキャッシュメモリであってもよい。または、データレジスタは、メモリアレイの一部の領域であってもよく、当該領域のメモリセルは可変状態であってもよい。
【０１５１】
図７は第１実施例の不揮発性記憶装置が備える読み出し回路の構成例を示す回路図である。
【０１５２】
読み出し回路１１は放電方式のセンスアンプ回路３０を有している。センスアンプ３０は、ノードＳＥＮに接続されたキャパシタまたは配線容量（図示せず）の放電時間をカウント値として取得する。このカウント値は、抵抗変化素子２３の抵抗値と相関をもつ値である。例えば、キャパシタの一端はノードＳＥＮに接続され、他端はグラウンドＧＮＤに接続されている。
【０１５３】
センスアンプ回路は、コンパレータ３１と、抵抗値カウンタ３２と、プリチャージトランジスタ３３と、ロードトランジスタ３４と、クランプトランジスタ３５を備えている。図７に示される例において、プリチャージトランジスタ３３及びロードトランジスタ３４は、ＰＭＯＳトランジスタである。クランプトランジスタ３５は、ＮＭＯＳトランジスタである。クランプトランジスタ３５は、クランプ回路を構成する。
【０１５４】
抵抗値カウンタ３２には、コンパレータ３１からの出力と、クロック信号ＣＬＫと、リセット信号ＲＳＴとが入力されうる。リセット信号ＲＳＴがロウレベルとなると、抵抗値カウンタ３２内のカウント値が初期化され、抵抗値カウンタ３２が、制御回路１５から入力されるクロック信号ＣＬＫに基づいてカウントを開始する。クロック信号ＣＬＫは、放電時間をカウント値に変換する際の基準となる。クロック信号ＣＬＫは、例えば一定の周波数を維持する矩形波である。抵抗値カウンタ３２は、ＣＬＫ信号が立ち上がる毎に、カウント値を１つ加算する。ノードＳＥＮの電位が参照電位ＶＲＥＦを下回ると、制御回路１５からのクロック信号ＣＬＫの出力が停止する。そのときのカウント値は、抵抗値カウンタ３２の出力ＣＯＵＮＴ＿ＯＵＴとして出力される。
【０１５５】
プリチャージトランジスタ３３のソース端子は電源ＶＤＤに接続されており、ドレイン端子はノードＳＥＮに接続されている。プリチャージトランジスタ３３のゲート端子には、プリチャージ制御信号ＰＲＥが入力される。
【０１５６】
ロードトランジスタ３４のソース端子は電源ＶＤＤに接続されており、ドレイン端子はノードＳＥＮに接続されている。ロードトランジスタ３４のゲート端子には、ロード制御信号ＬＯＡＤが入力される。
【０１５７】
クランプトランジスタ３５のソース端子およびドレイン端子の一方は、ノードＳＥＮが接続され、他方はメモリセルが接続されている。クランプトランジスタ３５のゲート端子には、クランプ制御信号ＣＬＭＰが入力される。
【０１５８】
＜動作例＞
図８は、第１実施例の不揮発性記憶装置１０の動作例を示すフローチャートである。以下、図８を参照しつつ、不揮発性記憶装置１０の動作を説明する。
【０１５９】
ステップＳ１１において、マスクデータが取得される。マスクデータは、メモリセルアレイ２０内の複数のメモリセル２１を、初期状態に維持すべきメモリセル２１と、可変状態に変化させるべきメモリセル２１とに分けるデータである。言い換えると、マスクデータは、メモリセルアレイ２０において、それぞれのメモリセル２１が初期状態にあるか否かの違いを利用して記録されるデータである。マスクデータは、不揮発性記憶装置１０の外部から取得されてもよいし、不揮発性記憶装置１０の内部で生成されてもよい。
【０１６０】
ステップＳ１２において、マスクデータがマスクデータレジスタ１３に格納される。
【０１６１】
ステップＳ１３において、書き込み回路１４は、マスクデータレジスタ１３から可変状態に変化させるべきアドレスを受け取り、そのアドレスが指定するメモリセルにフォーミングストレスを印加する。フォーミング処理において、可変状態の抵抗値が第２閾値よりも低くなるような電気的ストレスが印加されてもよい。言い換えると、メモリセル２１の抵抗値が第２抵抗値範囲内にセットされてもよい。
【０１６２】
ステップＳ１４において、読み出し回路１１は、メモリセルアレイ２０の中から選択されたメモリセル２１の抵抗値情報を取得する。抵抗値情報は、例えば、カウント値ＣＯＵＮＴ＿ＯＵＴである。読み出し回路１１から出力されたカウント値ＣＯＵＮＴ＿ＯＵＴは、マスクデータ修正回路１２に格納される。
【０１６３】
ステップＳ１５において、可変状態にすべきメモリセル２１の抵抗値が、第１抵抗値範囲内に収束させられる。その後、書き込みが完了する。
【０１６４】
第１実施例に係る不揮発性記憶装置を用いることで、可変状態にすべきメモリセルの抵抗値が、第１抵抗値範囲内に収束させられる。よって、書き込みデータが高い安定性をもって記録されうる。
【０１６５】
ステップＳ１４において、読み出し回路１１がカウント値を出力する動作について、図７に示される読み出し回路１１の構成図と図９に示されるタイミングチャートとを用いて具体的に説明する。
【０１６６】
図９は、第１実施例において選択されたメモリセルを読み出す場合のタイミングチャートである。
【０１６７】
プリチャージ期間Ｔ１について説明する。
【０１６８】
プリチャージ制御信号ＰＲＥはロウレベルであり、これにより、プリチャージトランジスタ３３はオン状態になる。ロード制御信号ＬＯＡＤはハイレベルであり、これにより、ロードトランジスタ３４はオフ状態となる。選択ワード線ＷＬｓの電位はロウレベルであり、これにより、トランジスタ２４はオフ状態となる。
【０１６９】
クランプトランジスタ３５のゲート端子にクランプ電圧ＶＣＬＭＰが印加されることで、選択ビット線ＢＬｓの電位は、クランプ電圧ＶＣＬＭＰからクランプトランジスタ３５の閾値電圧ＶＴを引いた値までプリチャージされる。選択ソース線ＳＬｓはグラウンドＧＮＤに固定されている。ノードＳＥＮは電源ＶＤＤの電位までプリチャージされる。抵抗値カウンタ３２のリセット信号ＲＳＴはハイレベルとなっており、抵抗値カウンタ３２の出力ＣＯＵＮＴ＿ＯＵＴは０に維持されている。
【０１７０】
センス期間Ｔ２について説明する。
【０１７１】
プリチャージ制御信号ＰＲＥがハイレベルになり、これにより、プリチャージトランジスタ３３がオフ状態になる。ロード制御信号ＬＯＡＤがロウレベルになり、ロードトランジスタ３４はオン状態になる。選択ワード線ＷＬｓの電位がハイレベルになり、これにより、トランジスタ２４はオン状態となる。
【０１７２】
ノードＳＥＮ、選択ビット線ＢＬｓ、メモリセル２１、及び選択ソース線ＳＬｓを通る電流経路を介して、ノードＳＥＮに接続されているキャパシタにチャージされた電荷が放電され始める。放電開始と同時に、リセット信号ＲＳＴがロウレベルとなり、抵抗値カウンタ３２がカウントを始める。コンパレータ３１は、１カウント毎に、ノードＳＥＮの電位と参照電位ＶＲＥＦの電圧を比較する。抵抗値カウンタ３２は、ノードＳＥＮの電位が参照電位ＶＲＥＦを下回るまで、カウント値を加算し続ける。抵抗変化素子２３の抵抗値が高いほど、放電時間は長くなり、カウント値は大きくなる。ノードＳＥＮが参照電位ＶＲＥＦを下回ったとき、抵抗値カウンタ３２はカウント値の加算を止める。
【０１７３】
ラッチ時間Ｔ３について説明する。ラッチ（図示せず）は、抵抗値カウンタ３２の出力をラッチする。ラッチされたカウント値は、出力ＣＯＵＮＴ＿ＯＵＴとしてマスクデータ修正回路１２に出力され、マスクデータ修正回路１２に格納される。
【０１７４】
リセット時間Ｔ４について説明する。カウント値の出力が完了すると、選択ワード線ＷＬｓの電位がロウレベルとなり、これにより、トランジスタ２４がオフとなる。以上により、読み出し動作が終了する。
【０１７５】
ステップＳ１５において、可変状態にすべきメモリセル２１の抵抗値を第１抵抗値範囲内に収束させる動作につき、図１０を参照しつつ具体的に説明する。
【０１７６】
図１３に示される例では、可変状態にすべきメモリセルの抵抗値を判定して修正する２つの動作が実行される。
【０１７７】
ステップＳ２１〜Ｓ２６は第１修正信号を印加する動作を示している。
【０１７８】
ステップＳ２１において、可変状態にすべきメモリセルの抵抗値が第１判定値以下か否かが判定される。なお、抵抗値が第１判定値に等しい場合の判定結果が、Ｐａｓｓと設定されるかＦａｉｌと設定されるかは任意である。言い換えると、ステップＳ２１において、抵抗値と第１判定値との大小関係が判定されればよい。第１判定値は、例えば、第１閾値よりも所定のマージンだけ低い値に設定される。ただし、第１判定値は、第１閾値に等しい値に設定されてもよい。
【０１７９】
ステップＳ２１の判定結果がＦａｉｌの場合、ステップＳ２２〜Ｓ２６が実行される。ステップＳ２２において、メモリセルに第１修正電圧パルスが印加される。第１修正電圧パルスは、例えば、負極性を有する。ステップＳ２３において、メモリセルに第１電圧パルスが印加される。第１電圧パルスは、例えば、正極性を有する。例えば、第１修正電圧パルスは第２電気的信号と同じ極性を有し、第１電圧パルスは第１電気的信号と同じ極性を有する。これにより、メモリセルの抵抗値は、第１修正電圧パルスの印加によって下がり、その後、第１電圧パルスの印加によって上がる。なお、電圧の絶対値および第１修正電圧パルスの電圧の絶対値は、第１電圧パルスの電圧の絶対値よりも大きくてもよい。ここで、第１修正電圧パルス及び第１電圧パルスを含むパルス群は、第１修正信号の一例である。
【０１８０】
ステップＳ２４において、メモリセルから抵抗値情報が読み出される。ステップＳ２５において、メモリセルの抵抗値が、第１判定値に基づいて判定される。ステップＳ２５においてＦａｉｌと判定された場合、ステップＳ２６が実行される。ステップＳ２６において、先のステップＳ２２に比べてパルス幅が拡張された第１修正電圧パルスが設定される。その後、ステップＳ２２まで戻り、ステップＳ２６で設定された第１修正電圧パルスの印加（ステップＳ２２）と、第１電圧パルスの印加（ステップＳ２３）と、抵抗値情報の読み出し（ステップＳ２４）と、抵抗値の判定（ステップＳ２５）とが実行される。
【０１８１】
このように、ステップＳ２５の判定結果がＰａｓｓとなるまで、第１修正電圧パルスのパルス幅が順次拡張されながら、ステップＳ２２〜Ｓ２６が繰り返される。第１修正電圧パルスのパルス幅を拡張することは、第１修正電圧パルスがメモリセルの抵抗値を引き下げる変化量を大きくすることに相当する。そのため、第１修正電圧パルスのパルス幅が大きくなるにつれて、典型的には、ステップＳ２４で読み出される抵抗値が減少していく。ステップＳ２１またはステップＳ２５において、Ｐａｓｓと判定された場合には、ステップＳ３１以下の第２修正信号を印加する動作が行われる。
【０１８２】
ステップＳ３１〜Ｓ３６は第２修正信号を印加する動作を示している。
【０１８３】
ステップＳ３１において、可変状態にすべきメモリセルの抵抗値が第２判定値以上か否かが判定される。なお、抵抗値が第２判定値に等しい場合の判定結果をＰａｓｓと設定されるかＦａｉｌと設定されるかは任意である。言い換えると、ステップＳ３１において、抵抗値と第２判定値との大小関係が判定されればよい。第２判定値は、例えば、第２閾値に設定される。ただし、第２判定値は、第２閾値よりも所定のマージンだけ高い値に設定されてもよい。
【０１８４】
ステップＳ３１の判定結果がＦａｉｌの場合は、ステップＳ３１〜Ｓ３６が実行される。ステップＳ３２において、メモリセルに第２電圧パルスが印加される。第２電圧パルスは、例えば、負極性を有する。ステップＳ３３において、メモリセルに第２修正電圧パルスが印加される。第２修正電圧パルスは、例えば、正極性を有する。例えば、第２電圧パルスは第２電気的信号と同じ極性を有し、第２修正電圧パルスは第１電気的信号と同じ極性を有する。これにより、メモリセルの抵抗値は、第２電圧パルスの印加によって下がり、その後、第２修正電圧パルスの印加によって上がる。なお、第２修正電圧パルスの電圧の絶対値は、第２電圧パルスの電圧の絶対値よりも大きくてもよい。ここで、第２電圧パルス及び第２修正電圧パルスを含むパルス群は、第２修正信号の一例である。
【０１８５】
ステップＳ３４において、メモリセルから抵抗値情報が読み出される。ステップＳ３５において、メモリセルの抵抗値が、第２判定値に基づいて判定される。ステップＳ３５において、Ｆａｉｌと判定された場合、ステップＳ３６が実行される。ステップＳ３６において、先のステップＳ３２に比べてパルス幅が拡張された第２修正電圧パルスが設定される。その後、ステップＳ３２まで戻り、ステップＳ３６で設定された第２電圧パルスの印加（ステップＳ３２）と、第２修正電圧パルスの印加（ステップＳ３３）と、抵抗値情報の読み出し（ステップＳ３４）と、抵抗値の判定（ステップＳ３５）とが実行される。
【０１８６】
このように、ステップＳ３５の判定結果がＰａｓｓとなるまで、第２修正電圧パルスのパルス幅が順次拡張されながら、ステップＳ３２〜Ｓ３６が繰り返される。第２修正電圧パルスのパルス幅を拡張することは、第２修正電圧パルスがメモリセルの抵抗値を引き上げる変化量を大きくすることに相当する。そのため、第２修正電圧パルスのパルス幅が大きくなるにつれて、典型的には、ステップＳ３４で読み出される抵抗値が増加していく。ステップＳ３１またはステップＳ３５において、Ｐａｓｓと判定された場合には、メモリセルの抵抗値を第１抵抗値範囲内に収束させる動作が終了する（エンド）。
【０１８７】
本動作例では、第１判定値及び第２判定値の間の範囲内から外れた抵抗値を有するメモリセルに対して印加される修正電圧パルスが、順次拡張される。各々のメモリセルに対して最適な電圧ストレスが印加されることで、抵抗値が収束しうる。電圧ストレスの大きさが修正電圧パルスのパルス幅で調整される場合、電圧ストレスの微調整が容易であり、制御性が高まる。
【０１８８】
図１３に示されるフローが実行されたメモリセルの抵抗値は、第１閾値よりも小さく、かつ、第２閾値よりも大きい値に設定される。初期状態にあるか可変状態にあるかの違いを利用して記録されているデータは、第１閾値を用いて読み出される。例えば、隠しコマンドが入力された場合にのみ、第１閾値を用いた読み出しが実行されるように不揮発性記憶装置を構成しておくことで、セキュリティ性の高いデータ記録が実現されうる。
【０１８９】
ステップＳ２６では、ステップＳ２２〜Ｓ２６の繰り返し回数の増加に伴って、パルス幅が順次拡張される替わりに、電圧の絶対値が順次大きく設定されてもよい。ステップＳ３６では、ステップＳ３２〜Ｓ３６の繰り返し回数の増加に伴って、パルス幅が順次拡張される替わりに、電圧の絶対値が順次大きく設定されてもよい。
【０１９０】
ステップＳ３１〜Ｓ３６が実行された後に、ステップＳ２１〜Ｓ２６が実行されてもよい。
【０１９１】
抵抗値を判定するステップＳ２１、Ｓ２５，Ｓ３１、Ｓ３５において、抵抗値の大小関係が直接的に判定されてもよいし、抵抗値と相関する物理量（例えば、カウンタ値）の大小関係が判定されることによって抵抗値の大小関係が間接的に判定されてもよい。
【０１９２】
図１１Ａは、図１０に示されるステップＳ２１〜Ｓ２６が実行される前後における抵抗値の分布の一例を示す。図１１Ｂは、図１０に示されるステップＳ３１〜Ｓ３６が実行される前後における抵抗値の分布の一例を示す。図１１Ａおよび図１１Ｂにおいて、最も左の破線が初期抵抗値範囲の下限に対応する電流を示し、最も右側の破線が第１抵抗値範囲と第２抵抗値範囲との境界に対応するする電流を示す。図１１Ａおよび図１１Ｂにおいて、左から２番目の破線が第１判定値に対応する電流を示し、左から３番目の破線が第２判定値に対応する電流を示す。
【０１９３】
メモリセルの構成は、以下の通りであった。メモリセルは、約４００ｎｍ×４００ｎｍの矩形形状を有していた。下部電極の材料はＴａＮであり、上部電極の材料はイリジウムであり、抵抗変化層の材料は、タンタル酸化物であった。抵抗変化層は、第１抵抗変化層と第２抵抗変化層とを含んでいた。下部電極の厚さは約５０ｎｍであり、上部電極の厚さは約１００ｎｍであった。第１抵抗変化層は約６５ｎｍであり、第２抵抗変化層は約５ｎｍであった。
【０１９４】
各電圧パルスの電圧の大きさとパルス幅は、以下の通りであった。第１電圧パルスの大きさは＋１．５Ｖであり、パルス幅は５０ｎｓであった。第１修正電圧パルスの大きさは−２．４Ｖであり、パルス幅は５０ｎｓであった。第２電圧パルスの大きさは−２．４Ｖであり、パルス幅は５０ｎｓであった。第２修正電圧パルスの大きさは＋１．４Ｖであり、パルス幅は５０ｎｓであった。
【０１９５】
ステップＳ２６およびステップＳ３６が繰り返される毎に、パルス幅が２倍ずつ拡張された。すなわち、１回目の修正電圧パルスのパルス幅は５０ｎｓとし、２回目の修正電圧パルスのパルス幅は１００ｎｓとし、３回目の修正電圧パルスのパルス幅は２００ｎｓとし、４回目の修正電圧パルスのパルス幅は４００ｎｓとした。
【０１９６】
図１１Ａの白三角形のデータ点は、ステップＳ２１〜Ｓ２６が行われる前における各メモリセルのセル電流を示している。ステップＳ２１〜Ｓ２６が行われる前において、一部のメモリセルのセル電流は第１判定値に対応する電流よりも小さかった。これらのメモリセルは、第１判定値よりも大きい抵抗値を有する。図１１Ａの黒四角形のデータ点は、ステップＳ２１〜Ｓ２６が行われた後における各メモリセルのセル電流を示している。ステップＳ２１〜Ｓ２６が行われた後において、全てのメモリセルのセル電流が、第１判定値に対応する電流よりも大きかった。言い換えると、ステップＳ２１〜Ｓ２６によって、全てのメモリセルの抵抗値が、第１判定値よりも小さくなった。
【０１９７】
ステップＳ２１〜Ｓ２６が実行された後、ステップＳ３１〜Ｓ３６が実行された。図１１Ｂの白三角形のデータ点は、ステップＳ３１〜Ｓ３６が行われる前における各メモリセルのセル電流を示している。これらのデータ点は、図１１Ａの黒四角形のデータ点と同じものである。ステップＳ３１〜Ｓ３６が行われる前において、一部のメモリセルのセル電流は第２判定値に対応する電流よりも大きかった。これらのメモリセルは、第２判定値よりも小さい抵抗値を有する。図１１Ｂの黒四角形のデータ点は、ステップＳ３１〜Ｓ３６が行われた後における各メモリセルのセル電流を示している。ステップＳ３１〜Ｓ３６が行われた後において、全てのメモリセルのセル電流が、第２判定値に対応する電流よりも小さくなった。言い換えると、ステップＳ３１〜Ｓ３６によって、全てのメモリセルの抵抗値が、第２判定値よりも大きくなった。
【０１９８】
図１１Ａおよび図１１Ｂに示すように、ステップＳ２１〜Ｓ２６及びステップＳ３１〜Ｓ３６により、メモリセルの抵抗値の分布が、第２判定値以上第１判定値以下の範囲内に収束した。
【０１９９】
図１２は、ステップＳ２６およびＳ３６を除いて図１０に示されるフローと同様のフローが実行された場合における、当該フローが実行される前後における抵抗値の分布の一例を示す。具体的には、図１０のステップＳ２６およびＳ３６において修正電圧パルスの電圧値及びパルス幅が変更されず、メモリセルに修正電圧パルスが複数回印加される場合に同一の修正パルスが繰り返し印加された。
【０２００】
図１２に示す例では、全メモリセルの抵抗値が第１判定値以下であったため、ステップＳ２１の判定結果はＰａｓｓであった。抵抗値が第２判定値以上のメモリセルは、修正信号が印加されなかったため、フロー動作の前後で抵抗値はほぼ一致した。これらのメモリセルは、図１２において、ｙ＝ｘの直線状にほぼ並んだ。
【０２０１】
抵抗値が第２判定値よりも低かったメモリセルは、抵抗値が第２判定値以上となるまで、第２電圧パルス及び第２修正電圧パルスの印加が繰り返された。その結果、これらのメモリセルの抵抗値が、第２判定値以上の値まで上昇した。しかしながら、図１２中の丸で囲まれた一部のメモリセルの抵抗値は、第１判定値を超えてしまった。
【０２０２】
これは、次の理由によるものと考えられる。本実験例において、修正電圧パルスの電圧値とパルス幅とは固定されているため、ステップＳ３５でＦａｉｌと判定されたメモリセルには、同一条件のストレスが印加される。しかし、各メモリセルに同一条件のストレスが印加されたとしても、各メモリセルの抵抗値が同一の値に、あるいは、同一の変化量で変化するとは限らない。これは、上述の通り、メモリセル内の抵抗変化素子の抵抗値が、確率的に形成されるフィラメントの本数または太さに応じて変化することに起因する。つまり、図１２において第１判定値を超えてしまったメモリセルにとって、印加された修正電圧パルスのストレスが大きすぎたと考えられる。他方、仮に、修正電圧パルスの電圧値を小さく、あるいは、パルス幅を短くした場合には、修正電圧パルスが繰り返し印加されてもメモリセルの抵抗値が第２判定値を超えない、あるいは、抵抗値が第２判定値を超えるまでに要する修正電圧パルスの印加回数が増大するおそれがある。
【０２０３】
これに対して、図１０に示されるフローでは、ステップＳ２６およびＳ３６で修正電圧パルスのパルス幅の拡張が行われ、ステップＳ２５またはステップＳ３５でＦａｉｌと判定された回数に応じて、徐々にストレスが増大する。これにより、各々のメモリセルに対して、最適なストレスが印加されうる。
【０２０４】
図１１Ａ、図１１Ｂ、および図１２から分かるように、第１実施例によれば、修正電圧パルスのパルス幅を拡張させることにより、各々のメモリセルに対して、最適なストレスを印加することができる。よって、第２判定値以上第１判定値以下の範囲に、メモリセルの抵抗値が効率的に収束しうる。
【０２０５】
［第２実施例］
＜装置構成＞
第２実施例は、本実施形態にかかる不揮発性記憶装置の一例である。第２実施例の装置構成は、第１実施例（図６、図７参照）と同様とすることができる。よって、第１実施例と第２実施例とで共通する構成要素については、同一の符号および名称を付して、詳細な説明が省略される場合がある。
【０２０６】
＜動作＞
図１３は、第２実施例の不揮発性記憶装置の動作例を示すフローチャートである。以下、図１３を参照しつつ、第２実施例における抵抗変化型不揮発性記憶装置の動作について説明する。
【０２０７】
第２実施例は、各メモリセルが初期状態にあるか可変状態にあるかの違いを利用してメモリセルアレイに書き込まれているデータを検査および修正するものである。この検査は、例えば、メモリセルアレイにデータが書き込まれてから、一定時間が経過した後に実行される。このデータは、例えば、第１実施例と同様な動作（図８、図１０）によって書き込まれてもよい。
【０２０８】
制御回路１５にデータ検査用の命令を含むコントロール信号が入力されると、可変状態のメモリセルの抵抗値を検査して修正する動作が開始する（ＳＴＡＲＴ）。図１３には、第１閾値の近傍の抵抗値を有するメモリセルを検出する検査フローのみが示されるが、第２閾値の近傍の抵抗値を有するメモリセルを検出する検査フローも同様に実行可能である。
【０２０９】
ステップＳ４１において、読み出し回路１１によりメモリセル２１の抵抗値が読み出され、その抵抗値と第１閾値との大小関係が判定される。判定結果に基づいて、抵抗値が第１閾値未満の場合には“１”が割り当てられ（ステップＳ４２）、抵抗値が第１閾値以上の場合には“０”が割り当てられる（ステップＳ４３）。割り当てにより得られた値は、ステップＳ４４においてマスクデータレジスタへ格納される。
【０２１０】
ステップＳ４５では、メモリセル２１の抵抗値と、第１閾値よりも低い値である判定値との大小関係が判定される。判定値は、例えば、第１閾値からΔ（Δは０より大きく、かつ、第１閾値より小さい正の数）を引いた値に設定される。判定結果に基づいて、抵抗値が第１閾値未満の場合には“１”が割り当てられ（ステップＳ４６）、抵抗値が第１閾値以上の場合には“０”が割り当てられる（ステップＳ４７）。
【０２１１】
ステップＳ４８において、ステップＳ４５〜Ｓ４７により得られた割り当て値と、ステップＳ４４でマスクデータレジスタに格納された割り当て値とが比較される。これら２つの割り当て値は、同じメモリセルから読み出された抵抗値から取得されたものである。２つの割り当て値が一致していない場合、判定結果はＮＯとなる。この場合、不一致のビットに対応するメモリセルの抵抗値は、判定値を上回っていることが分かる。例えば、当該メモリセルの抵抗値が第１閾値の付近まで上昇している場合に、かかるメモリセルを放置すると、読み出しエラー等の原因になりうる。そこで、ステップＳ４８の判定結果がＮＯの場合には、ステップＳ４９において、そのメモリセル２１の抵抗値を第１抵抗値範囲内に収束させる動作が実行される。ステップＳ４９では、例えば、図１０に示される一連のフローが実行される。ステップＳ４８の判定結果がＹＥＳになると、検査および修正動作は終了する。
【０２１２】
第２実施例の不揮発性記憶装置は、定期的にメモリセルアレイに記録されているデータを検査及び修正する。これにより、経時変化でデータが劣化する可能性が低減され、データの保持特性が改善しうる。
【０２１３】
なお、検査動作が実行されるのは、一定時間間隔に限られない。例えば、不揮発性記憶装置は、読み出し回数をカウントし、所定の回数を超えた場合に検査動作を実行してもよい。
【０２１４】
第１実施例および第２実施例においても、上述の実施形態と同様の変形が可能である。第１実施例と第２実施例とが適宜組み合わせられてもよい。第２実施例においても、第１実施例と同様の変形が可能である。
【０２１５】
上記説明から、当業者にとっては、本開示の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきである。
【符号の説明】
【０２１６】
１０  不揮発性記憶装置
１１  読み出し回路
１２  マスクデータ修正回路
１３  マスクデータレジスタ
１４  書き込み回路
１５  制御回路
１６  アドレス入力回路
１７  カラムデコーダ回路
１８  ロウデコーダ回路
１９  カラムデコーダ回路
２０  メモリセルアレイ
２１  メモリセル
２１ｓ  選択メモリセル
２２  メモリ本体部
２３  抵抗変化素子
２４  トランジスタ
３０  センスアンプ回路
３１  コンパレータ
３２  抵抗値カウンタ
３３  プリチャージトランジスタ
３４  ロードトランジスタ
３５  クランプトランジスタ
９０  メモリセルアレイ
９１  メモリセル
９４  電圧印加回路
１００  不揮発性記憶装置
１１０  トランジスタ
１１４  第１主端子
１１６  制御端子
１１８  第２主端子
１２０  抵抗変化素子
１２４  第１電極
１２６  抵抗変化層
１２８  第２電極
【図１】
0006425137.tif 000002
【図２】
0006425137.tif 000003
【図３】
0006425137.tif 000004
【図４】
0006425137.tif 000005
【図５】
0006425137.tif 000006
【図６】
0006425137.tif 000007
【図７】
0006425137.tif 000008
【図８】
0006425137.tif 000009
【図９】
0006425137.tif 000010
【図１０】
0006425137.tif 000011
【図１１Ａ】
0006425137.tif 000012
【図１１Ｂ】
0006425137.tif 000013
【図１２】
0006425137.tif 000014
【図１３】
0006425137.tif 000015