(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に順に積層された、ｐ型導電層、入射光より小さいバンドギャップを持つ光吸収層、アバランシェ増倍をする増倍層、及びｎ型窓層と、
前記ｎ型窓層の一部の領域上に形成されたｎ型導電層と、
前記ｎ型窓層のうち前記ｎ型導電層に接していない領域に形成され、前記増倍層に達しておらず、外部から給電可能な電極と接していない第１のｐ型導電領域とを備えることを特徴とする半導体受光素子。
【請求項２】
前記増倍層と前記ｎ型窓層の間に形成されたｎ型電界緩和層を更に備え、
前記第１のｐ型導電領域は前記ｎ型電界緩和層に達していないことを特徴とする請求項１に記載の半導体受光素子。
【請求項３】
前記第１のｐ型導電領域の外側において前記ｎ型窓層に形成され、前記増倍層に達しておらず、外部から給電可能な電極と接していない第２のｐ型導電領域を更に備えることを特徴とする請求項１又は２に記載の半導体受光素子。
【請求項４】
前記第１及び第２のｐ型導電領域がつながっていることを特徴とする請求項３に記載の半導体受光素子。
【請求項５】
前記第１のｐ型導電領域が前記ｎ型窓層の外端まで形成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体受光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ファイバ通信等に用いられる半導体受光素子に関する。
【背景技術】
【０００２】
半導体受光素子の構造は、半導体基板上のエピタキシャル成長層の表面側から光を入射する表面入射型、エピタキシャル成長層の側面から光を入射する端面入射型、半導体基板側から入射する裏面入射型に大別される。
【０００３】
一般的に、半導体受光素子は構造内に作りこんだｐｎ接合の領域でのみ受光感度を得ることが可能であり、そのサイズが大きい方が光を調芯しやすく、実装性に優れている。一方、ｐｎ接合が大きくなると素子容量が増加し時定数が大きくなるため、高速応答性の面では不利である。
【０００４】
先述の受光素子の構造のうち、裏面入射型構造は寄生容量を低減しやすいため、その分ｐｎ接合を大きくすることができ、実装の容易性と素子容量低減による高速動作化を両立しやすい。そのため特に１０Ｇｂｐｓ以上の高速通信用では一般的な構造となっている。
【０００５】
また、半導体受光素子は、ｎ型基板又は半絶縁性基板上に成膜したｎ型導電層上にアンドープ光吸収層、ｐ型導電領域を順に積層して製造する場合が多い。半導体受光素子においては、多くのキャリアは光吸収層のうち光入射面に近い方で発生する。従って、一般的な裏面入射型受光素子では光吸収層の基板に近い側で多くキャリアが発生する。この場合、ドリフト速度の遅い正孔がほぼ光吸収層厚分をドリフトしｐ型導電領域まで移動するため、キャリアの移動に時間がかかり高速応答性が悪化する。
【０００６】
この問題を解決するため、半絶縁性基板上にｐ型導電層を形成し、その上にアンドープ光吸収層、ｎ型導電層を形成した裏面入射型受光素子が考えられている（例えば、特許文献１，２参照）。この構造にすることで、光吸収層の基板に近い側で多く発生した正孔が基板側へドリフトするので移動距離が短くなり、高速応答性が向上する。また、電極と接続されていないフローティング状態のガードリングを有するＡＰＤの例も考えられている（例えば、特許文献３−５参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５３２７８９２号公報
【特許文献２】特許第５４９７６８６号公報
【特許文献３】特開２００８−０２１７２５号公報
【特許文献４】特開平１０−２８４７５４号公報
【特許文献５】特開２０１２−０５４４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ｐ型導電層を基板側に形成した裏面入射型半導体受光素子では、ｎ型導電層の一部をエッチング除去することで電界のかかるｐｎ接合のサイズを決めているが、この電界狭窄効果を得るためには、エッチングしたｎ型導電層下部の層の層厚を薄膜化する必要がある。そのため、エピ層表面に露出しているｎ型導電層をエッチングした角の部分が、高電界が印加されている増倍層に近づくことになる。これにより、角に電界が集中しリーク電流による素子の劣化が懸念されるという問題があった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的は高速応答性と素子劣化抑制を両立することができる半導体受光素子を得るものである。
【課題を解決するための手段】
【００１０】
本発明は、基板と、前記基板上に順に積層された、ｐ型導電層、入射光より小さいバンドギャップを持つ光吸収層、アバランシェ増倍をする増倍層、及びｎ型窓層と、前記ｎ型窓層の一部の領域上に形成されたｎ型導電層と、前記ｎ型窓層のうち前記ｎ型導電層に接していない領域に形成され、前記増倍層に達しておらず、外部から給電可能な電極と接していない第１のｐ型導電領域とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明では、ｐ型導電層を基板側に形成することで高速応答性が向上する。そして、ｎ型窓層の一部に第１のｐ型導電領域を形成することで表面近傍の電界強度を下げ、素子劣化を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体受光素子を示す断面図である。
【図２】比較例に係る半導体受光素子を示す断面図である。
【図３】比較例におけるｎ型窓層の厚さに対する光吸収層の中心部と外周部の電界強度差を示す図である。
【図４】比較例におけるｎ型窓層の厚さに対するｎ型コンタクト層の角の電界強度を示す図である。
【図５】実施の形態１におけるｎ型窓層の厚さに対する光吸収層の中心部と外周部の電界強度差を示す図である。
【図６】実施の形態１におけるｎ型窓層の厚さに対するｎ型コンタクト層の角の電界強度を示す図である。
【図７】本発明の実施の形態２に係る半導体受光素子を示す断面図である。
【図８】本発明の実施の形態３に係る半導体受光素子を示す断面図である。
【図９】本発明の実施の形態４に係る半導体受光素子を示す断面図である。
【図１０】本発明の実施の形態５に係る半導体受光素子を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態に係る半導体受光素子について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１４】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体受光素子を示す断面図である。半絶縁性ＩｎＰ基板１上に、ｐ型ＩｎＧａＡｓＰコンタクト層２、入射光より小さいバンドギャップを持つＩｎＧａＡｓ光吸収層３、ｐ型ＩｎＰ電界緩和層４、アバランシェ増倍をするＡｌＩｎＡｓ増倍層５、ｎ型ＡｌＩｎＡｓ電界緩和層６、及びｎ型ＩｎＰ窓層７が順に積層されている。
【００１５】
ｎ型ＩｎＧａＡｓＰコンタクト層８がｎ型ＩｎＰ窓層７の一部の領域上に形成されている。ｎ型ＩｎＧａＡｓＰコンタクト層８の少なくとも一部に接するようにｎ型電極９が形成されている。ｐ型ＩｎＧａＡｓＰコンタクト層２の少なくとも一部に接するようにｐ型電極１０が形成されている。
【００１６】
ｐｎ接合サイズを決めるため、ｎ型ＩｎＧａＡｓＰコンタクト層８の一部がエッチング除去され、ｎ型ＩｎＰ窓層７の外周領域が露出している。このｎ型ＩｎＰ窓層７のうちｎ型ＩｎＧａＡｓＰコンタクト層８に接していない領域にｐ型導電領域１１が形成されている。ｐ型導電領域１１は、ＡｌＩｎＡｓ増倍層５及びｎ型ＡｌＩｎＡｓ電界緩和層６に達しておらず、外部から給電可能な電極と接していない。
【００１７】
なお、各エピ層の側面・上面は、ＳｉＮなどのパッシベーション膜で覆われていてもよい。光吸収層は、入射光に対してバンドギャップの小さい材料であればＩｎＧａＡｓではなくＩｎＧａＡｓＰなどでもよい。窓層には、入射光に対してバンドギャップの大きい材料であればＡｌＩｎＡｓ，ＡｌＧａＩｎＡｓ，ＩｎＧａＡｓＰなどを用いてもよく、またコンタクト層にＩｎＧａＡｓなどを用いてもよい。電界緩和層にＩｎＰやＡｌＩｎＡｓを用いてもよい。動作に必要な特性が得られるなら各層にどの材料を使用してもよく、説明に用いる材料は、範囲を限定するものではない。また、ｐ型導電領域１１の製法も特に限定はなく、熱拡散、イオン注入などの方法で形成してよい。
【００１８】
本実施の形態の効果を比較例と比較して説明する。図２は、比較例に係る半導体受光素子を示す断面図である。比較例にはｐ型導電領域１１が形成されていない。また、高速動作用アバランシェフォトダイオードとして動作させるためには電界をｎ型ＩｎＧａＡｓＰコンタクト層８下部のみに狭窄する必要があるが、比較例の場合はｎ型ＩｎＰ窓層７を薄膜化し高電界のかかるＡｌＩｎＡｓ増倍層５とｎ型ＩｎＧａＡｓＰコンタクト層８を近づけることで電界狭窄を行っている。
【００１９】
図３は、比較例におけるｎ型窓層の厚さに対する光吸収層の中心部と外周部の電界強度差を示す図である。この電界強度差が大きいほどＩｎＧａＡｓ光吸収層３の内部に電界を閉じ込められていることになるが、電界をｎ型ＩｎＧａＡｓＰコンタクト層８の下部だけに閉じ込めるためには、ｎ型ＩｎＰ窓層７の厚さをおおよそ０．２μｍ以下にする必要があることが分かる。
【００２０】
図４は、比較例におけるｎ型窓層の厚さに対するｎ型コンタクト層の角の電界強度を示す図である。アバランシェフォトダイオードの動作時は、ＡｌＩｎＡｓ増倍層５には約６００ｋＶ／ｃｍ以上の高電界がかかっており、ｎ型ＩｎＰ窓層７を薄膜化した場合、ｎ型ＩｎＧａＡｓＰコンタクト層８の角部には約２００ｋＶ／ｃｍ以上の高電界がかかった状態となり、リーク電流などによる素子劣化を引き起こす可能性が高いことが分かる。
【００２１】
一方、本実施の形態では、ｎ型ＩｎＰ窓層７の一部にｐ型導電領域１１を形成することで、ｎ型ＩｎＰ窓層７とｐ型導電領域１１の界面でのビルトインポテンシャルにより電界がｐ型導電領域１１側には拡がらず、垂直方向に拡がるようになる。従って、ｐ型導電領域１１により電界をｎ型ＩｎＧａＡｓＰコンタクト層８下部のみに狭窄することができる。このため、ｎ型ＩｎＰ窓層７の厚さを比較例よりも厚くすることができる。ただし、ｐ型導電領域１１がｎ型ＩｎＧａＡｓＰコンタクト層８から離れるほど電界狭窄効果が弱まるため、両者の距離は３μｍ以下が望ましい。
【００２２】
図５は、実施の形態１におけるｎ型窓層の厚さに対する光吸収層の中心部と外周部の電界強度差を示す図である。ｎ型ＩｎＰ窓層７を厚くしてもＩｎＧａＡｓ光吸収層３の中心に電界を閉じ込められていることが分かる。
【００２３】
図６は、実施の形態１におけるｎ型窓層の厚さに対するｎ型コンタクト層の角の電界強度を示す図である。例えばｎ型ＩｎＰ窓層７の厚さを０．５μｍにした場合、ｎ型ＩｎＧａＡｓＰコンタクト層８の角の電界強度は約１３０ｋＶ／ｃｍ程度まで低減することができる。
【００２４】
以上説明したように、本実施の形態では、ｐ型導電層を基板側に形成することで高速応答性が向上する。そして、ｎ型ＩｎＰ窓層７の一部にｐ型導電領域１１を形成することで表面近傍の電界強度を下げ、素子劣化を抑制することができる。
【００２５】
なお、本実施の形態は特許文献３〜５のガードリングと以下の点で相違する。特許文献３，４では、ｎ型基板上に作製したｐ型受光部の周囲にｐ型のガードリングが形成されており、受光部には逆バイアスが印加された状態になっている。この構造でｐ型とｎ型を入れ替えてｐ型層を基板側に形成した場合、ガードリングをｎ型で形成することになり、ｐ型領域で電流狭窄を行う本実施の形態と同じ効果を得ることはできない。また、特許文献５ではイオン注入による不活性化等で受光領域周辺を加工しており、ｎ型電界緩和層に達しないｐ型領域を形成する本実施の形態とは構造が異なる。
【００２６】
実施の形態２．
図７は、本発明の実施の形態２に係る半導体受光素子を示す断面図である。本実施の形態では、ｐ型導電領域１２がｐ型導電領域１１の外側においてｎ型ＩｎＰ窓層７に形成されている。ｐ型導電領域１２は、ＡｌＩｎＡｓ増倍層５の直上まで形成されているが、ＡｌＩｎＡｓ増倍層５に達しておらず、外部から給電可能な電極と接していない。その他の構成は実施の形態１と同様である。
【００２７】
ｐ型導電領域１２を形成することにより、実施の形態１の効果に加え、ＡｌＩｎＡｓ増倍層５の端の電界強度を低減することができ、更に信頼性の向上を図ることができる。なお、ｐ型導電領域１１をＡｌＩｎＡｓ増倍層５の直上まで形成した場合はｐ型導電領域１１の角に電界が集中するため、素子劣化が懸念される。このため、本実施の形態のようにｐ型導電領域の深さを２段階にすることが効果的である。
【００２８】
実施の形態３．
図８は、本発明の実施の形態３に係る半導体受光素子を示す断面図である。本実施の形態ではｐ型導電領域１１，１２がつながっている。このようにｐ型導電領域の深さを２段階にすれば、これらを分けなくても実施の形態２と同様の効果を得ることができる。
【００２９】
実施の形態４．
図９は、本発明の実施の形態４に係る半導体受光素子を示す断面図である。本実施の形態ではｐ型導電領域１１がｎ型ＩｎＰ窓層７の外端まで形成されている。その他の構成は実施の形態１と同様である。この場合でも実施の形態１と同様の効果を得ることができる。なお、実施の形態２，３でもｐ型導電領域１１がｎ型ＩｎＰ窓層７の外端まで形成することができ、同様の効果を得ることができる。
【００３０】
実施の形態５．
図１０は、本発明の実施の形態５に係る半導体受光素子を示す断面図である。実施の形態１ではｎ型ＡｌＩｎＡｓ電界緩和層６がＡｌＩｎＡｓ増倍層５とｎ型ＩｎＰ窓層７の間に形成されているが、本実施の形態ではｎ型ＡｌＩｎＡｓ電界緩和層６が存在しない。その他の構成は実施の形態１と同様である。この場合でも実施の形態１と同様の効果を得ることができる。なお、実施の形態２〜４でもｎ型ＡｌＩｎＡｓ電界緩和層６を省略することができ、同様の効果を得ることができる。
【符号の説明】
【００３１】
１  半絶縁性ＩｎＰ基板（基板）、２  ｐ型ＩｎＧａＡｓＰコンタクト層（ｐ型導電層）、３  ＩｎＧａＡｓ光吸収層（光吸収層）、５  ＡｌＩｎＡｓ増倍層（増倍層）、６  ｎ型ＡｌＩｎＡｓ電界緩和層（ｎ型電界緩和層）、７  ｎ型ＩｎＰ窓層（ｎ型窓層）、１１  ｐ型導電領域（第１のｐ型導電領域）、１２  ｐ型導電領域（第２のｐ型導電領域）
【図１】
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【図２】
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【図３】
0006332096.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0006332096.tif 000008
【図８】
0006332096.tif 000009
【図９】
0006332096.tif 000010
【図１０】
0006332096.tif 000011