(57)【特許請求の範囲】
【請求項１】
平均厚さが０．６５μｍ以下の複数の誘電体層が積層されたセラミック本体と、
前記セラミック本体内において前記誘電体層を介して対向するように配置され、平均厚さが０．２５μｍ以上である内部電極と、
前記内部電極と電気的に連結された外部電極と、
を含み、
前記誘電体層の平均厚さをｔｄ、前記内部電極の平均厚さをｔｅとすると、０．７２７≦ｔｅ／ｔｄ≦０．７６９を満たし、
前記内部電極の積層数は２００層以上である、
積層セラミック電子部品。
【請求項２】
前記セラミック本体内において容量形成に寄与する誘電体層及び内部電極からなる領域を活性領域とするとき、前記活性領域において前記内部電極の体積に対する前記誘電体層の体積比が１．３以上である、
請求項１に記載の積層セラミック電子部品。
【請求項３】
平均厚さが０．６５μｍ以下の複数の誘電体層が積層されたセラミック本体と、
前記セラミック本体内において前記誘電体層を介して対向するように配置され、平均厚さが０．２５μｍ以上である内部電極と、
前記内部電極と電気的に連結された外部電極と、
を含み、
前記セラミック本体内において容量形成に寄与する誘電体層及び内部電極からなる領域を活性領域とするとき、前記活性領域において前記内部電極の体積に対する前記誘電体層の体積比が１．３以上であり、
前記誘電体層の平均厚さをｔｄ、前記内部電極の平均厚さをｔｅとすると、０．７２７≦ｔｅ／ｔｄ≦０．７６９を満たし、
前記内部電極の積層数は２００層以上である、
積層セラミック電子部品。
【請求項４】
前記内部電極の平均厚さは０．２５〜０．５μｍである、
請求項１から３の何れか１項に記載の積層セラミック電子部品。
【請求項５】
セラミック粉末を含むスラリーを用いてセラミックグリーンシートを用意する段階と、
前記セラミックグリーンシート上に、金属粉末を含む導電性ペーストを用いて内部電極パターンを形成する段階と、
前記セラミックグリーンシートを積層焼結して、誘電体層と前記誘電体層を介して対向するように配置される複数の内部電極とを含むセラミック本体を形成する段階と、
前記セラミック本体の外側に外部電極を形成する段階と、
を含み、
前記誘電体層の平均厚さは０．６５μｍ以下であり、
前記内部電極の平均厚さが０．２５μｍ以上であり、
前記誘電体層の平均厚さをｔｄ、前記内部電極の平均厚さをｔｅとすると、０．７２７≦ｔｅ／ｔｄ≦０．７６９を満たし、
前記内部電極の積層数は２００層以上である、
積層セラミック電子部品の製造方法。
【請求項６】
前記内部電極の平均厚さは０．２５〜０．５μｍである、
請求項５に記載の積層セラミック電子部品の製造方法。
【請求項７】
前記セラミック本体内において容量形成に寄与する誘電体層及び内部電極からなる領域を活性領域とするとき、前記活性領域において前記内部電極の体積に対する前記誘電体層の体積比が１．３以上である、
請求項５または６に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びその製造方法に関し、より詳細には、熱衝撃クラックを抑制し、信頼性に優れた積層セラミック電子部品及びその製造方法に関する。
【背景技術】
【０００２】
一般に、積層型セラミックキャパシタ（Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ、ＭＬＣＣ）は、移動通信端末機、ノート型パソコン、コンピュータ、個人携帯用端末機（ＰＤＡ）などの多様な電子製品の印刷回路基板に装着されて電気を充填または放電させる重要な役割をするチップ形態のコンデンサであり、その使用用途及び容量に応じて多様なサイズ及び積層形態を有する。
【０００３】
最近、電子製品の小型化の傾向に伴い、積層セラミック電子部品にも小型化及び大容量化が求められている。これにより、誘電体及び内部電極の薄膜化、多層化が多様な方法で試されており、誘電体層の厚さは薄くなって積層数が増加した積層セラミック電子部品が製造されている。
【０００４】
このような大容量化を具現するためには、誘電体層の厚さ及び内部電極層の厚さを薄くしてその分だけ積層数を増加させることが一般的な開発方向であるが、誘電体層の厚さ及び内部電極層の厚さが薄くなるほど、内部電極層の厚さが均一にならず、連続的に維持されながら連結されず、部分的に切れて連結性が低下する。
【０００５】
内部電極が連続的に連結されず、部分的に切れると、その部分だけ内部電極の面積が減って静電容量が減少し、これと共に電極切れの程度による面積散布が増加し、静電容量の散布も大きくなって収率が低下する。
【０００６】
また、静電容量の他にも、重視しなければならない部分が内部電極及び誘電体層の収縮挙動不一致に伴う内部ストレスの増加によるクラック発生の問題である。
【０００７】
積層セラミックキャパシタが超高容量化するほど、誘電体層の厚さに対する内部電極の厚さの比率（内部電極の厚さ／誘電体層の厚さ）が大きくなり、さらに、積層数が増加するほど、上記セラミック本体内部において内部電極の分率が増加するようになる。
【０００８】
その結果、内部電極の分率が一定水準以上になると、多様な形態のクラックが発生する可能性がある。
【０００９】
下記先行技術文献には、誘電体層の厚さに対する内部電極の厚さの比率を調節するという内容が示されているが、超小型及び超高容量の積層セラミックキャパシタのクラック発生を防ぐことは困難であるという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１２−０９４８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、内部電極層の連結性を高め、誘電体層の厚さに対する内部電極の厚さの比率を制御することで、熱衝撃クラックを抑制し、信頼性に優れた積層セラミック電子部品及びその製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明の一実施形態は、平均厚さが０．６５μｍ以下の複数の誘電体層が積層されたセラミック本体と、上記セラミック本体内において上記誘電体層を介して対向するように配置される内部電極と、上記内部電極と電気的に連結された外部電極と、を含み、上記誘電体層の平均厚さをｔｄ、上記内部電極の平均厚さをｔｅとすると、ｔｅ／ｔｄ≦０．７７を満たす積層セラミック電子部品を提供する。
【００１３】
上記内部電極の平均厚さは、０．２５〜０．５μｍであることができる。
【００１４】
上記セラミック本体内において容量形成に寄与する誘電体層及び内部電極からなる領域を活性領域とするとき、上記活性領域において上記内部電極の体積に対する上記誘電体層の体積比が１．３以上であることができる。
【００１５】
上記内部電極の積層数は、２００層以上であることができる。
【００１６】
本発明の他の実施形態は、平均厚さが０．６５μｍ以下の複数の誘電体層が積層されたセラミック本体と、上記セラミック本体内において上記誘電体層を介して対向するように配置される内部電極と、上記内部電極と電気的に連結された外部電極と、を含み、上記セラミック本体内において容量形成に寄与する誘電体層及び内部電極からなる領域を活性領域とするとき、上記活性領域において上記内部電極の体積に対する上記誘電体層の体積比が１．３以上の積層セラミック電子部品を提供する。
【００１７】
上記内部電極の平均厚さは０．２５〜０．５μｍであることができ、上記内部電極の積層数は２００層以上であることができる。
【００１８】
本発明の他の実施形態は、セラミック粉末を含むスラリーを用いてセラミックグリーンシートを用意する段階と、上記セラミックグリーンシート上に金属粉末を含む導電性ペーストを用いて内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層焼結して誘電体層と上記誘電体層を介して対向するように配置される複数の内部電極とを含むセラミック本体を形成する段階と、上記セラミック本体の外側に外部電極を形成する段階と、を含み、上記誘電体層の平均厚さは０．６５μｍ以下であり、上記誘電体層の平均厚さをｔｄ、上記内部電極の平均厚さをｔｅとすると、ｔｅ／ｔｄ≦０．７７を満たす積層セラミック電子部品の製造方法を提供する。
【００１９】
上記内部電極の平均厚さは、０．２５〜０．５μｍであることができる。
【００２０】
上記セラミック本体内において容量形成に寄与する誘電体層及び内部電極からなる領域を活性領域とするとき、上記活性領域において上記内部電極の体積に対する上記誘電体層の体積比が１．３以上であることができる。
【００２１】
上記内部電極の積層数は、２００層以上であることができる。
【発明の効果】
【００２２】
本発明は、静電容量の大容量化を具現すると共に、誘電体層の厚さを均一にして耐電圧特性を向上させるのみならず、熱衝撃クラックを抑制して信頼性に優れた大容量の積層セラミック電子部品を具現することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【図２】図１のＡ−Ａ'線に沿った断面図である。
【図３】図２のＳ領域の拡大図である。
【図４】本発明の他の実施形態による積層セラミックキャパシタの製造工程図である。
【発明を実施するための形態】
【００２４】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２５】
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は図１のＡ−Ａ'線に沿った断面図であり、図３は図２のＳ領域の拡大図である。
【００２６】
図１〜図３を参照すると、本発明の一実施形態による積層セラミック電子部品は、平均厚さが０．６５μｍ以下の複数の誘電体層１が積層されたセラミック本体１０と、上記セラミック本体１０内において上記誘電体層１を介して対向するように配置される内部電極２１、２２と、上記内部電極２１、２２と電気的に連結された外部電極３１、３２と、を含み、上記誘電体層１の平均厚さをｔｄ、上記内部電極２１、２２の平均厚さをｔｅとすると、ｔｅ／ｔｄ≦０．７７を満たすことができる。
【００２７】
以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００２８】
上記セラミック本体１０は、六面体状を有することができるが、これに制限されるものではない。
【００２９】
また、本実施形態の積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み重ねる方向、即ち、「積層方向」と同一概念で用いることができる。
【００３０】
本発明の一実施形態によると、上記誘電体層１を形成する原料は十分な静電容量が得られるものであれば、特に制限されない。例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
【００３１】
上記誘電体層１を形成する材料としては、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されたものを用いる。
【００３２】
上記内部電極２１、２２を形成する材料は、特に制限されない。例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ以上の物質を含む導電性ペーストを用いて形成することができる。
【００３３】
本発明の一実施形態による積層セラミックキャパシタは、上記内部電極２１、２２と電気的に連結された外部電極３１、３２を含むことができる。
【００３４】
上記外部電極３１、３２は、静電容量を形成するために上記内部電極２１、２２と電気的に連結されることができる。
【００３５】
上記外部電極３１、３２を形成する材料は、内部電極と同一材質の導電性物質で形成されることができるが、これに制限されるものではない。例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上であることができる。
【００３６】
本発明の一実施形態によると、上記誘電体層１の平均厚さは、０．６５μｍ以下であることができるが、これに制限されるものではない。
【００３７】
本発明は、超小型及び超高容量の積層セラミックキャパシタに関するもので、上記の通り、誘電体層１の平均厚さが０．６５μｍ以下の薄膜であることができる。
【００３８】
一般に、上記誘電体層１の平均厚さが０．６５μｍ超過の場合、上記誘電体層１の平均厚さが厚いため、誘電体層の平均厚さに対する内部電極の平均厚さの比率が１：１の関係を満たしても内部クラックが発生しない。
【００３９】
しかし、誘電体層１の平均厚さが０．６５μｍ以下の場合は、誘電体層の平均厚さに対する内部電極の平均厚さの比率に応じて内部クラックが発生する可能性がある。
【００４０】
従って、本発明の一実施形態においては、特に制限されないが、誘電体層１の平均厚さは０．６５μｍ以下であることができる。
【００４１】
本発明の一実施形態において、上記誘電体層１の厚さは、上記内部電極２１、２２の間に配置される誘電体層１の平均厚さを意味することができる。
【００４２】
上記誘電体層１の平均厚さは、図２に示されているように、セラミック本体１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
【００４３】
例えば、図２のように、セラミック本体１０の幅Ｗ方向の中央部で切断した長さ及び厚さ方向Ｌ−Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対し、長さ方向に等間隔である３０個の地点でその厚さを測定し、平均値を測定することができる。
【００４４】
上記等間隔である３０個の地点は、上記内部電極２１、２２が重畳される領域を意味する活性領域Ｂから測定されることができる。
【００４５】
上記誘電体層１の形成に用いられるセラミック粉末の平均粒径は、特に制限されないが、本発明の目的を達成するためには、例えば、４００ｎｍ以下に調節することができる。
【００４６】
本発明の一実施形態によると、上記誘電体層１の平均厚さをｔｄ、上記内部電極２１、２２の平均厚さをｔｅとすると、ｔｅ／ｔｄ≦０．７７を満たすことができる。
【００４７】
上記誘電体層１の平均厚さｔｄ及び上記内部電極２１、２２の平均厚さｔｅがｔｅ／ｔｄ≦０．７７を満たすように調節することで、積層セラミックキャパシタの内部クラック発生を防ぐことができる。
【００４８】
また、上記誘電体層１の平均厚さｔｄ及び上記内部電極２１、２２の平均厚さｔｅがｔｅ／ｔｄ≦０．７７を満たすように調節することで、内部電極の連結性が改善されて静電容量の大容量化を具現することができる。
【００４９】
上記の通り、誘電体層１の平均厚さｔｄが０．６５μｍ以下の場合、ｔｅ／ｔｄが１．０を満たすと、誘電体層及び内部電極の焼結収縮差によって積層セラミックキャパシタの内部にストレスが上昇するようになる。
【００５０】
一般に、上記ストレスによって積層セラミックキャパシタの内部にクラックが頻繁に発生するという問題があった。
【００５１】
本発明では、上記誘電体層１の平均厚さｔｄに対する内部電極２１、２２の平均厚さｔｅの比率がｔｅ／ｔｄ≦０．７７を満たす場合、上記ストレス上昇による内部クラック発生を防ぐことができることが分かる。
【００５２】
即ち、上記誘電体層１の平均厚さｔｄに対する内部電極２１、２２の平均厚さｔｅの比率（ｔｅ／ｔｄ）が０．７７超過の場合、上記積層セラミックキャパシタの内部にクラックが発生する可能性がある。
【００５３】
また、上記比率を満たすために、本発明の一実施形態によると、上記内部電極２１、２２の平均厚さｔｅは、０．２５〜０．５μｍの範囲を満たすことができるが、これに制限されるものではない。
【００５４】
上記内部電極２１、２２の平均厚さｔｅが０．２５μｍ未満の場合は、誘電体層１の平均厚さが０．６５μｍ以下において電極連結性を確保することが困難であるため、静電容量を具現することができないという問題がある。
【００５５】
上記内部電極２１、２２の平均厚さｔｅが０．５μｍ超過の場合は、内部電極の厚さが厚いため、上記の通り、内部クラックが問題にならない。
【００５６】
上記内部電極２１、２２の平均厚さは、図２に示されているように、セラミック本体１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
【００５７】
例えば、図２のように、セラミック本体１０の幅Ｗ方向の中央部で切断した長さ及び厚さ方向Ｌ−Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対し、長さ方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。
【００５８】
上記等間隔である３０個の地点は、上記内部電極２１、２２が重畳される領域を意味する活性領域Ｂから測定されることができる。
【００５９】
本発明の一実施形態によると、上記セラミック本体１０内において容量形成に寄与する誘電体層１及び内部電極２１、２２からなる領域を活性領域Ｂとするとき、上記活性領域Ｂにおいて上記内部電極２１、２２の体積に対する上記誘電体層１の体積比が１．３以上であることができる。
【００６０】
上記活性領域Ｂにおいて上記内部電極２１、２２の体積に対する上記誘電体層１の体積比が１．３以上になるように調節することで、積層セラミックキャパシタの内部クラック発生を防ぐことができる。
【００６１】
また、上記内部電極２１、２２の体積に対する上記誘電体層１の体積比が１．３以上になるように調節することで、内部電極の連結性が改善されて静電容量の大容量化を具現することができる。
【００６２】
上記活性領域Ｂにおいて上記内部電極２１、２２の体積に対する上記誘電体層１の体積比が１．３未満の場合は、内部電極の連結性が減少して高い静電容量を具現することができないという問題がある。
【００６３】
即ち、内部電極は誘電体に比べて低い温度で焼成され、誘電体層が焼結される温度で電極の厚さが薄いほど、内部電極の切れが激しくなる可能性がある。
【００６４】
これにより、上記内部電極の連結性が低下して層間容量を減少させるため、高容量の積層セラミックキャパシタを具現することができないという問題が生じる。
【００６５】
また、本発明の一実施形態によると、特に制限されないが、上記内部電極２１、２２の積層数は２００層以上であることができる。
【００６６】
上記内部電極２１、２２の積層数が２００層未満の場合には、上記誘電体層１の平均厚さｔｄに対する内部電極２１、２２の平均厚さｔｅの比率とは関係なく、積層セラミックキャパシタの内部クラックは問題にならない。
【００６７】
本発明の他の実施形態による積層セラミック電子部品は、平均厚さが０．６５μｍ以下の複数の誘電体層１が積層されたセラミック本体１０と、上記セラミック本体１０内において上記誘電体層１を介して対向するように配置される内部電極２１、２２と、上記内部電極２１、２２と電気的に連結された外部電極３１、３２と、を含み、上記セラミック本体１０内において容量形成に寄与する誘電体層１及び内部電極２１、２２からなる領域を活性領域Ｂとするとき、上記活性領域Ｂにおいて上記内部電極２１、２２の体積に対する上記誘電体層１の体積比が１．３以上であることができる。
【００６８】
本発明の他の実施形態による積層セラミック電子部品は、上述した本発明の一実施形態による積層セラミック電子部品の特徴と同一であり、説明の重複を避けるため、ここでは省略する。
【００６９】
上記内部電極２１、２２の平均厚さは０．２５〜０．５μｍであることができ、上記内部電極２１、２２の積層数は２００層以上であることができる。
【００７０】
図４は本発明の他の実施形態による積層セラミック電子部品の製造工程図である。
【００７１】
図４を参照すると、本発明の他の実施形態は、セラミック粉末を含むスラリーを用いてセラミックグリーンシートを用意する段階と、上記セラミックグリーンシート上に金属粉末を含む導電性ペーストを用いて内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層焼結して誘電体層と上記誘電体層を介して対向するように配置される複数の内部電極とを含むセラミック本体を形成する段階と、上記セラミック本体の外側に外部電極を形成する段階と、を含み、上記誘電体層の平均厚さは０．６５μｍ以下であり、上記誘電体層の平均厚さをｔｄ、上記内部電極の平均厚さをｔｅとすると、ｔｅ／ｔｄ≦０．７７を満たす積層セラミック電子部品の製造方法を提供する。
【００７２】
以下では、本発明の他の実施形態による積層セラミック電子部品の製造方法を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００７３】
まず、複数個のグリーンシートを用意する段階が行われる。ここで、グリーンシートは、セラミックグリーンシートであり、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーをセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤と配合した後にバスケットミル（Ｂａｓｋｅｔ  Ｍｉｌｌ）を用いて形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して数μｍの厚さで製造され、誘電体層１を形成するようになる。
【００７４】
本発明の他の実施形態に従い、誘電体層１の平均厚さが０．６５μｍ以下になるように誘電体層を形成する。
【００７５】
その後、グリーンシート上に導電性ペーストをディスペンシング（ｄｉｓｐｅｎｓｉｎｇ）し、スキージー（ｓｑｕｅｅｇｅｅ）を一側方向に進行させながら導電性ペーストによる内部電極膜を形成する。
【００７６】
このとき、導電性ペーストは、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つの物質で形成されるか、少なくとも２つの物質を混合して形成されることができる。
【００７７】
このように内部電極膜が形成された後、グリーンシートをキャリアフィルムから分離し、複数のグリーンシートそれぞれを重畳積層して積層体を形成する。
【００７８】
次いで、グリーンシート積層体を高温及び高圧で圧着させた後、圧着されたシート積層体を切断工程を通じて所定のサイズに切断してグリーンチップ（ｇｒｅｅｎ  ｃｈｉｐ）を製造する。
【００７９】
次に、可塑、焼成、研磨、外部電極の形成及びメッキ工程などを経て積層セラミックキャパシタを完成させる。
【００８０】
上記完成した積層セラミックキャパシタは、上記誘電体層の平均厚さをｔｄ、上記内部電極の平均厚さをｔｅとすると、ｔｅ／ｔｄ≦０．７７を満たすことができる。
【００８１】
以下では、実施例を挙げて本発明について詳細に説明するが、本発明がこれに制限されるものではない。
【００８２】
内部電極用導電性ペーストは、ニッケル粒子の平均サイズ０．０５〜０．２μｍ級を用いており、ニッケル金属の含量が４５〜５５％になるように製造した。スクリーン印刷工法により内部電極を形成した後、２００〜２７０層積層して積層体を製作した。その後、圧着及び切断して１００５規格サイズ（Ｓｉｚｅ）のチップを製作し、上記チップをＨ２０．１％以下の還元雰囲気下において、温度１０５０〜１２００℃で焼成した。次に、外部電極を形成し、メッキなどの工程を通じて積層セラミックキャパシタを製作した。積層セラミックキャパシタの断面を観察した結果、内部電極の平均厚さは０．２５〜０．５μｍ水準、誘電体の厚さは０．６５μｍ以下に具現された。
【００８３】
また、セラミック積層体に実装などの熱衝撃が与えられると、誘電体層と内部電極との熱膨張差によってセラミック積層体の上下層及び内部電極の界面にクラックが発生する可能性がある。
【００８４】
上記内部電極及びセラミック積層体の熱衝撃クラックを抑制するための本発明に従い、上記誘電体層１の平均厚さｔｄ及び上記内部電極２１、２２の平均厚さｔｅがｔｅ／ｔｄ≦０．７７を満たすようにサンプルを製作した。その後、熱衝撃クラックを評価するため、３２０℃の鉛槽に２秒間浸漬させた後、５０〜１，０００倍の顕微鏡でクラック発生の有無を評価した。
【００８５】
下記表１は本発明の比較例及び実施例の静電容量、耐電圧、熱衝撃によるクラック発生数を比較したもので、上記方法によって内部電極の連結性及び誘電体層に対する内部電極の厚さ比率を変化させた。
【００８６】
比較例は、内部電極の平均厚さ０．２５〜０．５μｍ及び誘電体層の平均厚さ０．６５μｍ以下の範囲を外れるように製作し、誘電体層に対する内部電極の厚さ比率が０．７７超過になるように製作した。
【００８７】
【表１】
0006429935.tif 000002
＊：本発明の範囲を外れる比較例
×：不良（７５％以下）
○：良好（７５〜８５％）
◎：非常に良好（８５％以上）
【００８８】
上記表１から分かるように、本発明の実施例である試料番号７、１３〜１５、１９〜２１、２４、２５及び２９の場合、誘電体層の平均厚さ、内部電極の平均厚さ及び誘電体層に対する内部電極の厚さ比率が本発明の範囲を満たしている。これにより、静電容量に優れ、内部クラックが発生しないことが確認できる。
【００８９】
これに対し、本発明の比較例である試料番号１〜６、８〜１２、１６〜１８、２２、２３、２６〜２８及び３０の場合、誘電体層の平均厚さ、内部電極の平均厚さ及び誘電体層に対する内部電極の厚さ比率のうち一部が本発明の範囲を外れる。これにより、静電容量に問題が生じるか、または、内部クラックが発生することが確認できる。
【００９０】
本発明の一実施形態によると、誘電体層に対する内部電極の平均厚さ比率が０．７７以下を満たすように調節することで、静電容量の大容量化を具現すると共に、誘電体層の厚さを均一にして耐電圧特性を向上させるのみならず、熱衝撃クラックを抑制して信頼性に優れた大容量の積層セラミック電子部品を具現することができる。
【００９１】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【００９２】
１  誘電体層
２１、２２  内部電極
３１、３２  外部電極
Ｂ  容量形成に寄与する活性領域
ｔｅ  内部電極の厚さ
ｔｄ  誘電体層の厚さ
【図１】
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【図２】
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【図３】
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【図４】
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