(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の画素領域に配されたトランジスタと、前記半導体基板の上に形成された第１の電極、前記第１の電極の上に形成された光電変換層、及び前記光電変換層の上に形成された第２の電極を含む光電変換素子と、をそれぞれが備える複数の画素と、
前記半導体基板と前記第１の電極との間の配線層に含まれる第１の導電部材と、
前記画素領域に配置され、前記第２の電極を前記第１の導電部材に電気的に接続する第１のコンタクト部と、を有し、
前記第２の電極と前記第１のコンタクト部との接続部と、前記第１のコンタクト部と前記第１の導電部材との接続部とが、平面視において重なっている
ことを特徴とする撮像装置。
【請求項２】
前記第１の導電部材は第１の方向に沿って延在し、
前記配線層は、前記第１の導電部材よりも下層に配置され、前記第１の方向と交差する第２の方向に沿って延在する第２の導電部材とを含み、
前記第１の導電部材と前記第２の導電部材とを電気的に接続する第２のコンタクト部を更に有する
ことを特徴とする請求項１記載の撮像装置。
【請求項３】
前記配線層とは異なる第２の配線層に含まれる複数の出力線を更に有し、
前記複数の画素は、複数の行及び複数の列によって構成されるマトリクス状に配置され、
前記複数の出力線は、前記複数の列に対応して設けられている
ことを特徴とする請求項１又は２記載の撮像装置。
【請求項４】
前記トランジスタは、前記光電変換素子で生成された電荷に基づく画素信号を、前記複数の出力線のうちのいずれかに出力する
ことを特徴とする請求項３記載の撮像装置。
【請求項５】
半導体基板と、
前記半導体基板の画素領域に配され、前記半導体基板の上に形成された第１の電極、前記第１の電極の上に形成された光電変換層、及び前記光電変換層の上に形成された第２の電極を含む光電変換素子をそれぞれが備える複数の画素と、
前記半導体基板と前記第１の電極との間に配置された配線層であって、第１の方向に沿って延在する第１の導電部材と、前記第１の導電部材よりも下層に配置され、前記第１の方向と交差する第２の方向に沿って延在する第２の導電部材とを含む配線層と、
前記画素領域に配置され、前記第２の電極と前記第１の導電部材とを電気的に接続する第１のコンタクト部と、
前記第１の導電部材と前記第２の導電部材とを電気的に接続する第２のコンタクト部と、を有する
ことを特徴とする撮像装置。
【請求項６】
前記配線層とは異なる第２の配線層に含まれる複数の出力線を更に有し、
前記複数の画素は、複数の行及び複数の列によって構成されるマトリクス状に配置され、
前記複数の出力線は、前記複数の列に対応して設けられている
ことを特徴とする請求項５記載の撮像装置。
【請求項７】
前記第１のコンタクト部は、前記複数の画素のそれぞれに対して少なくとも１つずつ配置されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
前記複数の画素は、複数の行及び複数の列によって構成されるマトリクス状に配置され、
前記第１のコンタクト部は、ｍ及びｎを自然数として、前記複数の画素のｍ行毎及び／又はｎ列毎に配置されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項９】
前記画素領域の周辺に配された周辺領域に、前記第２の電極と前記配線層とを電気的に接続する第３のコンタクト部を更に有する
ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１０】
前記半導体基板の表面と平行な面への前記第１の導電部材の垂直射影と、前記面への前記第１の電極の垂直射影とが、互いに重なる
ことを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１１】
前記第２の電極は、前記複数の画素に共通の共通電極である
ことを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置。
【請求項１２】
前記複数の画素は、複数の組に分けられており、
前記複数の組に、共通電極としての前記第２の電極と前記配線層とがそれぞれ設けられている
ことを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置。
【請求項１３】
前記複数の画素のそれぞれは、前記第２の電極の上に設けられたマイクロレンズを更に有する
ことを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。
【請求項１４】
前記複数の画素のそれぞれは、前記第２の電極と前記マイクロレンズとの間に設けられたカラーフィルタを更に有する
ことを特徴とする請求項１３記載の撮像装置。
【請求項１５】
半導体基板と、
第１の画素と第２の画素とを少なくとも含む複数の画素であって、前記複数の画素のそれぞれが、前記半導体基板の上に形成された第１の電極、前記第１の電極の上に形成された光電変換層、及び前記光電変換層の上に形成された第２の電極を含む光電変換素子をそれぞれが備える複数の画素と、
前記半導体基板と前記第１の電極との間の配線層に含まれる導電部材と、
前記第１の画素の前記光電変換素子に含まれる前記第１の電極と、前記第２の画素の前記光電変換素子に含まれる前記第１の電極との間に配置され、前記第２の電極と前記導電部材とを電気的に接続する第１のコンタクト部と、を有し、
前記第２の電極と前記第１のコンタクト部との接続部と、前記第１のコンタクト部と前記導電部材との接続部とが、平面視において重なっている
ことを特徴とする撮像装置。
【請求項１６】
半導体基板と、
前記半導体基板の画素領域に配され、前記半導体基板の上に形成された第１の電極、前記第１の電極の上に形成された光電変換層、及び前記光電変換層の上に形成された第２の電極を含む光電変換素子と、前記第２の電極に接続されたアンプ回路と、をそれぞれが備える複数の画素と、を有し、
前記アンプ回路が前記複数の画素の前記第２の電極に電圧を供給する
ことを特徴とする撮像装置。
【請求項１７】
前記光電変換層は、量子ドットを含む
ことを特徴とする請求項１乃至１６のいずれか１項に記載の撮像装置。
【請求項１８】
請求項１乃至１７のいずれか１項に記載の撮像装置と、
前記撮像装置から出力された画素信号を処理する信号処理装置と
を有することを特徴とする撮像システム。
【請求項１９】
前記撮像装置は、前記複数の画素のそれぞれが２つの光電変換部を有し、
前記信号処理装置は、前記２つの光電変換部にて生成された前記画素信号をそれぞれ処理し、前記撮像装置から被写体までの距離情報を取得する
ことを特徴とする請求項１８記載の撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置、および、撮像システムに関する。
【背景技術】
【０００２】
画素電極、光電変換層及び共通電極をこの順で形成してなる光電変換素子を半導体基板上に積層した積層型の撮像装置が知られている。特許文献１には、光電変換素子の共通電極の抵抗値に起因して撮像領域の中央付近と外周付近とで信号出力差が生じることを軽減するために、共通電極上に導電膜を形成して共通電極のインピーダンスを低減する構成が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２４９６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の撮像装置では、格子状又は行列状の導電膜を光電変換素子の上に形成している。この導電膜が光を遮る、あるいは、光の透過率を下げる可能性があるため、導電膜の面積を大きくすると入射光に対する感度が低下する可能性がある。したがって、特許文献１に記載の撮像装置では、導電膜の面積を大きくすることが困難であり、共通電極のインピーダンスを十分に低減することが困難である。結果として、撮像領域の中央付近と外周付近とで信号出力差が生じ、画質が低下する可能性がある。
【０００５】
本発明の目的は、感度を低下させることなく画質を向上しうる撮像装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板と、前記半導体基板の画素領域に配されたトランジスタと、前記半導体基板の上に形成された第１の電極、前記第１の電極の上に形成された光電変換層、及び前記光電変換層の上に形成された第２の電極を含む光電変換素子と、をそれぞれが備える複数の画素と、前記半導体基板と前記第１の電極との間の配線層に含まれる第１の導電部材と、前記画素領域に配置され、前記第２の電極を前記第１の導電部材に電気的に接続する第１のコンタクト部と、を有し、前記第２の電極と前記第１のコンタクト部との接続部と、前記第１のコンタクト部と前記導電部材との接続部とが、平面視において重なっている撮像装置が提供される。
また、本発明の他の一観点によれば、半導体基板と、第１の画素と第２の画素とを少なくとも含む複数の画素であって、前記複数の画素のそれぞれが、前記半導体基板の上に形成された第１の電極、前記第１の電極の上に形成された光電変換層、及び前記光電変換層の上に形成された第２の電極を含む光電変換素子をそれぞれが備える複数の画素と、前記半導体基板と前記第１の電極との間の配線層に含まれる導電部材と、前記第１の画素の前記光電変換素子に含まれる前記第１の電極と、前記第２の画素の前記光電変換素子に含まれる前記第１の電極との間に配置され、前記第２の電極と前記導電部材とを電気的に接続する第１のコンタクト部と、を有し、前記第２の電極と前記第１のコンタクト部との接続部と、前記第１のコンタクト部と前記導電部材との接続部とが、平面視において重なっている撮像装置が提供される。
【０００７】
また、本発明の更に他の一観点によれば、半導体基板と、前記半導体基板の画素領域に配され、前記半導体基板の上に形成された第１の電極、前記第１の電極の上に形成された光電変換層、及び前記光電変換層の上に形成された第２の電極を含む光電変換素子と、前記第２の電極に接続されたアンプ回路と、をそれぞれが備える複数の画素と、を有し、前記アンプ回路が前記複数の画素の前記第２の電極に電圧を供給する撮像装置が提供される。
また、本発明の更に他の一観点によれば、半導体基板と、前記半導体基板の画素領域に配置され、前記半導体基板の上に形成された第１の電極、前記第１の電極の上に形成された光電変換層、及び前記光電変換層の上に形成された第２の電極を含む光電変換素子をそれぞれが備える複数の画素と、前記半導体基板と前記第１の電極との間に配置された配線層であって、第１の方向に沿って延在する第１の導電部材と、前記第１の導電部材よりも下層に配置され、前記第１の方向と交差する第２の方向に沿って延在する第２の導電部材とを含む配線層と、前記画素領域に配置され、前記第２の電極と前記第１の導電部材とを電気的に接続する第１のコンタクト部と、前記第１の導電部材と前記第２の導電部材とを電気的に接続する第２のコンタクト部と、を有する撮像装置が提供される。
【発明の効果】
【０００８】
本発明によれば、感度を低下させることなく画質を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】撮像装置の画素構成を示す回路図である。
【図２】撮像装置の構造を示す概略断面図である。
【図３】撮像装置の構造を模式的に示す平面図である。
【図４】撮像装置の製造工程における概略断面図（その１）である。
【図５】撮像装置の製造工程における概略断面図（その２）である。
【図６】撮像装置の構造を模式的に示す平面図である。
【図７】撮像装置の構造を模式的に示す平面図である。
【図８】撮像装置の構造を模式的に示す平面図である。
【図９】撮像装置の画素構成を示す回路図である。
【図１０】撮像システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態について、図面を参照して具体的に説明する。
【００１１】
［第１実施形態］
本発明の第１実施形態による撮像装置について図１乃至図５を用いて説明する。
【００１２】
図１は、本実施形態による撮像装置の画素構成を示す回路図である。図２は、本実施形態による撮像装置の構造を示す概略断面図である。図３は、本実施形態による撮像装置の構造を模式的に示す平面図である。図４及び図５は、本実施形態による撮像装置の製造方法の各工程における、撮像装置の概略断面図である。
【００１３】
はじめに、本実施形態による撮像装置の画素構成について図１を用いて説明する。
【００１４】
本実施形態による撮像装置１００は、図１に示すように、画素領域に配された複数の画素１０を含む。複数の画素１０は、第１の方向及び第１の方向と交差する第２の方向に沿って並んでいる。複数の画素１０が、複数の行および複数の列によって構成される２次元マトリクス状に配置されることで、画素アレイを構成してもよい。図１には、図面の簡略化のため、第Ｎ行及び第（Ｎ＋１）行、第Ｍ列及び第（Ｍ＋１）列を含む２行×２列の画素アレイを示しているが、画素アレイの行数及び列数はこれに限定されるものではない。第１の方向は例えば行方向であり、第２の方向は例えば列方向である。なお、本明細書において、行方向とは図１において横方向を示し、列方向とは図１において縦方向を示すものとする。一例では、行方向が撮像装置における水平方向に対応し、列方向が撮像装置における垂直方向に対応する。
【００１５】
それぞれの画素１０は、光電変換素子１２と、増幅トランジスタ２０と、選択トランジスタ２２と、リセットトランジスタ２４と、容量２６とを有している。光電変換素子１２は、第１の電極１４と、光電変換層１６と、第２の電極１８とを有している。
【００１６】
光電変換素子１２の第１の電極１４は、リセットトランジスタ２４の第１の端子と、増幅トランジスタ２０の制御端子と、容量２６の一方の端子に接続されている。リセットトランジスタ２４の第２の端子は、リセット電圧線ＶＲＥＳに接続されている。増幅トランジスタ２０の第１の端子は電源電圧線ＶＤＤに接続され、第２の端子は選択トランジスタ２２の第１の端子に接続されている。容量２６の他方の端子は、基準電圧に接続されている。
【００１７】
画素アレイの各行には、行方向に沿って延在した行選択信号線ＳＥＬが配置されている。行選択信号線ＳＥＬは、行方向に並ぶ画素１０の選択トランジスタ２２の制御端子にそれぞれ接続され、これら画素１０に共通の信号線をなしている。なお、図１では、第Ｎ行の行選択信号線をＳＥＬ（Ｎ）と表し、第（Ｎ＋１）行の行選択信号線をＳＥＬ（Ｎ＋１）と表している。
【００１８】
また、画素アレイの各行には、行方向に沿って延在したリセット信号線ＲＥＳが配置されている。リセット信号線ＲＥＳは、行方向に並ぶ画素１０のリセットトランジスタ２４の制御端子にそれぞれ接続され、これら画素１０に共通の信号線をなしている。なお、図１では、第Ｎ行のリセット信号線をＲＥＳ（Ｎ）と表し、第（Ｎ＋１）行のリセット信号線をＲＥＳ（Ｎ＋１）と表している。
【００１９】
画素アレイの各列には、列方向に沿って延在した出力信号線ＶＤが配置されている。出力信号線ＶＤは、列方向に並ぶ画素１０の選択トランジスタ２２の第２の端子にそれぞれ接続され、これら画素１０に共通の信号線をなしている。なお、図１では、第Ｍ列の垂直信号線をＶＤ（Ｍ）と表し、第（Ｍ＋１）列の垂直信号線をＶＤ（Ｍ＋１）と表している。各出力信号線ＶＤには、電流源２８と、図示しない読み出し回路の一部を構成する増幅器３０とが接続されている。
【００２０】
各画素１０の光電変換素子１２の第２の電極１８には、基準電圧を供給するＶｓ電圧線Ｖｓが接続されている。なお、図１では、便宜上、Ｖｓ電圧線を、行方向に沿って延在する信号線で表し、第Ｎ行のＶｓ電圧線をＶｓ（Ｎ）、第（Ｎ＋１）行のＶｓ電圧線をＶｓ（Ｎ＋１）と表している。ただし、Ｖｓ電圧線Ｖｓのレイアウトや画素１０への接続は、図１に示す例に限定されるものではない。
【００２１】
光電変換素子１２に光が入射すると、光電変換素子１２における光電変換により入射光量に応じた電荷が生成され、この電荷が容量２６に蓄積される。容量２６に電荷が蓄積されると、容量２６の一方の端子の電位、すなわち増幅トランジスタ２０の制御端子の電位が、容量２６の蓄積電荷量に応じた電位となる。
【００２２】
行選択信号線ＳＥＬを介して選択トランジスタ２２の制御端子にｐＳＥＬ制御信号が印加され、選択トランジスタ２２がオン状態になると、増幅トランジスタ２０の第２の端子が選択トランジスタ２２を介して出力信号線ＶＤに接続される。これにより、容量２６に蓄積された電荷量に応じた画素信号が、増幅トランジスタ２０から選択トランジスタ２２を介して出力信号線ＶＤへ出力される。
【００２３】
リセットトランジスタ２４は、光電変換素子１２の露光期間に先立ち、容量２６の一方の端子、すなわち増幅トランジスタ２０の制御端子の電位をリセットするためのものである。リセット信号線ＲＥＳを介してリセットトランジスタ２４の制御端子に制御信号ｐＲＥＳが印加されると、リセットトランジスタ２４がオン状態となり、増幅トランジスタ２０の制御端子の電位がリセット電圧ＶＲＥＳに応じた電位にリセットされる。
【００２４】
このような読み出し動作を行単位で順次行うことにより、各画素１０から順次、出力信号線ＶＤに画素信号を読み出すことができる。
【００２５】
次に、本実施形態による撮像装置１００の画素１０の素子構造について、図２及び図３を用いて説明する。
【００２６】
半導体基板４０の画素領域には、増幅トランジスタ２０及び選択トランジスタ２２，２４を構成するＭＯＳトランジスタが形成されている。図２には、これら３つのトランジスタのうち、リセットトランジスタ２４を含む２つのトランジスタのみを示している。図２では、２つのトランジスタを単に並べて示しているが、実際には、図示しない素子分離領域によって所定のパターンに画定された活性領域の所定の領域に、所定のトランジスタが形成される。各トランジスタのレイアウトは、適宜決定することができる。各トランジスタは、ゲート電極４２と、ソース／ドレイン領域４４，４６とを有している。ゲート電極４２は制御端子を構成する。ソース／ドレイン領域４４，４６は、それぞれ第１の端子および第２の端子を構成する。第１の容量２６は、リセットトランジスタ２４の第１の端子を構成する不純物拡散領域（ソース／ドレイン領域４６）を含むｐｎ接合容量により構成される。
【００２７】
トランジスタ２０，２２，２４及び容量２６が形成された半導体基板上（半導体基板４０上）には、その内部に配線層５２，５６，６０が配された層間絶縁膜４８が形成されている。図２には、３層の配線層５２，５６，６０が示されているが、配線層の層数は、３層に限定されるものではなく、必要に応じて適宜増減することができる。
【００２８】
図２の例では、層間絶縁膜４８の内部には、第１層目の配線層５２と、第２層目の配線層５６と、第３層目の配線層６０とが形成されている。各配線層５２，５６，６０は、所定のパターンを有する導電部材を含む。トランジスタの各端子と配線層５２に含まれる導電部材５２ａとの間には、これらを電気的に接続するコンタクトプラグ５０ａが配されている。配線層５２に含まれる導電部材５２ａと配線層５６に含まれる導電部材５６ａとの間には、これらを電気的に接続するコンタクトプラグ５４ａが配されている。配線層５６に含まれる導電部材５６ａと配線層６０に含まれる導電部材６０ａとの間には、これらを電気的に接続するコンタクトプラグ５８ａが埋め込まれている。なお、本明細書において、特定の配線層に含まれる導電部材を一括して示すときは、数字のみの符号で表す。それらのうちの一部の構成要素を表すときは数字とアルファベットとを組み合わせた符号を付記して表すことがある。
【００２９】
光電変換素子１２の第１の電極１４は、図２に示すように、第３層目の配線層６０により構成されている。第１の電極１４は、コンタクトプラグ５８ａ、第２層目の配線層５６に含まれる導電部材５６ａ、コンタクトプラグ５４ａ、第１層目の配線層５２に含まれる導電部材５２ａ及びコンタクトプラグ５０ａを介して、リセットトランジスタ２４に接続されている。なお、本明細書においては、第１の電極を画素電極と呼ぶことがある。
【００３０】
画素電極（第１の電極１４）の上には、光電変換層１６が形成されている。光電変換層１６の上には、共通電極（第２の電極１８）が形成されている。これにより、第１の電極１４、光電変換層１６及び第２の電極１８を含む光電変換素子１２が構成されている。
【００３１】
このように、光電変換素子１２は、第１の電極１４と、光電変換層１６と、第２の電極１８とを含む。光電変換素子１２は、例えば図２に示すように、第１の電極１４と光電変換層１６との間に配置された絶縁層６２、光電変換層１６と第２の電極１８との間に配置されたブロッキング層６４を更に有してもよい。
【００３２】
光電変換層１６は、空乏層幅を十分に広げて光電変換効率を向上する観点から、イントリンシックな半導体により構成することが好ましい。光電変換層１６は、キャリア密度の少ないＮ−型やＰ−型などの半導体により構成することもできる。また、光電変換層１６は、上記の半導体で構成された量子ドットを含む量子ドット膜であってもよい。
【００３３】
ブロッキング層６４は、信号電荷とは反対の導電型を有するキャリアが第２の電極１８側から注入されるのを抑制するためのものである。ブロッキング層６４としては、典型的には、光電変換層１６を構成する半導体のＰ型又はＮ型の半導体を用いることができる。
【００３４】
第２の電極１８は、複数の画素１０の光電変換素子１２に共通の電極であり、複数の画素１０を含む領域に渡って形成されている。第２の電極１８は、隣接する画素１０の第１の電極１４間の領域において、第３層目の配線層６０に含まれる導電部材６０ｂ、コンタクトプラグ５８ｂを介して、第２層目の配線層５６に含まれるＶｓ電圧配線５６ｂに接続されている。Ｖｓ電圧配線５６ｂは、図３に示すように、複数の画素１０を含む領域に渡って、第１の電極１４間の領域に網目状あるいは格子状に配置されている。また、Ｖｓ電圧配線５６ｂは所定のパターンを有する導電部材によって構成される。
【００３５】
第２の電極１８上には、各画素１０に対応して、カラーフィルター７０及びマイクロレンズ７２が、それぞれ形成されている。
【００３６】
このように、本実施形態による撮像装置１００は、トランジスタ等が形成された半導体基板４０上に光電変換素子１２が積層された積層型の撮像装置である。このような積層型撮像装置１００において、第２の電極１８は、第１の電極１４と同一の配線層に形成された導電部材６０ｂ及びコンタクトプラグ５８ｂを介して、第１の電極１４よりも下層の配線層５６により構成されたＶｓ電圧配線５６ｂに接続されている。導電部材６０ｂ及びコンタクトプラグ５８ｂは、第２の電極１８とＶｓ電圧配線５６ｂとを電気的に接続するコンタクト部を構成する。
【００３７】
第２の電極１８は、光電変換層１６への入射光を透過させるために透明電極材料であるＩＴＯ等の導電性酸化物材料により形成されるため、金属材料により形成する場合と比較してシート抵抗が高くなる。そこで、本実施形態による撮像装置１００では、第２の電極１８に接続して、Ｖｓ電圧配線５６ｂを設けている。第２の電極１８に接続してＶｓ電圧配線５６ｂを設けることにより、第２の電極１８のインピーダンスを低減することができる。Ｖｓ電圧配線５６ｂは、言わば第２の電極１８の裏打ち配線である。
【００３８】
第２の電極１８に印加するＶｓ電圧が一定電圧である場合、第２の電極１８を低インピーダンス化することで、画素アレイの中央部と外周付近とで、第２の電極１８のインピーダンスの違いに起因する信号出力差が生じることを防止することができる。これにより、より高品質な画像を取得しうる撮像装置を提供することができる。
【００３９】
また、Ｖｓ電圧の電圧レベルを駆動タイミングに同期して変化する場合には、第２の電極１８を低インピーダンス化することで、高速駆動が可能となる。
【００４０】
ここで、第２の電極１８に接続されるＶｓ電圧配線５６ｂは、光電変換素子１２よりも下層に形成されている。このような構成によれば、光電変換素子１２への入射光がＶｓ電圧配線５６ｂによって遮られることがなく、Ｖｓ電圧配線５６ｂによる受光開口率の低下を防止することができる。すなわち、入射光に対する感度を向上させることができる。
【００４１】
したがって、本実施形態による撮像装置１００によれば、画素１０の受光開口率を犠牲にすることなく第２の電極１８のインピーダンスを低減することが可能となり、撮影画像の品質を大幅に向上することができる。
【００４２】
次に、本実施形態による撮像装置の製造方法について図４及び図５を用いて説明する。
【００４３】
まず、公知の半導体装置の製造プロセスと同様にして、半導体基板４０に、増幅トランジスタ２０、選択トランジスタ２２、リセットトランジスタ２４、容量２６等を形成する。
【００４４】
次いで、公知の半導体装置の製造プロセスと同様にして、トランジスタ等が形成された半導体基板４０上に、配線層５２，５６，６０および層間絶縁膜４８を形成する。配線層５６には、第１の電極１４間の領域に網目状に形成されたＶｓ電圧配線５６ｂを形成する。また、配線層６０には、光電変換素子１２の第１の電極１４と、Ｖｓ電圧配線５６ｂに電気的に接続された導電部材６０ｂとを形成する（図４（ａ））。これら配線層５２，５６，６０は、光電変換素子１２よりも下層に形成するため、光電変換素子１２が受光する光に対して不透明でもよく、透明電極材料よりも低抵抗の金属材料により形成することができる。
【００４５】
次いで、第１の電極１４及び導電部材６０ｂが埋め込まれた層間絶縁膜４８上の全面に、絶縁層６２と、光電変換層１６と、ブロッキング層６４とを順次形成する（図４（ｂ））。
【００４６】
次いで、ブロッキング層６４、光電変換層１６及び絶縁層６２をパターニングし、少なくとも導電部材６０ｂ上のブロッキング層６４、光電変換層１６及び絶縁層６２を除去する。
【００４７】
次いで、ブロッキング層６４、光電変換層１６及び絶縁層６２を除去した部分に、絶縁層６６を埋め込む（図５（ａ））。
【００４８】
次いで、絶縁層６６をパターニングし、絶縁層６６に、導電部材６０ｂに達する開口部６８を形成する。
【００４９】
次いで、全面に、ＩＴＯ等の導電性酸化物の透明電極材料を堆積し、必要に応じてパターニングを行い、第２の電極１８を形成する。第２の電極１８は、開口部６８を介して導電部材６０ｂに電気的に接続され、更に、コンタクトプラグ５８ｂを介してＶｓ電圧配線５６ｂに接続される（図５（ｂ））。なお、開口部６８内にコンタクトプラグ（図示せず）等の媒介層を埋め込んでおき、第２の電極１８を、この媒介層を介して導電部材６０ｂに電気的に接続するようにしてもよい。
【００５０】
このようにして、第１の電極１４、絶縁層６２、光電変換層１６、ブロッキング層６４及び第２の電極１８を有する光電変換素子１２を形成する。
【００５１】
次いで、第２の電極１８上に、カラーフィルター７０、マイクロレンズ７２等を形成し、本実施形態による撮像装置１００を完成する。
【００５２】
このように、本実施形態によれば、光電変換素子１２よりも下層に、第２の電極１８に接続された裏打ち配線層を形成するので、受光開口率を低下することなく第２の電極１８のインピーダンスを低減することができる。これにより、第２の電極１８のインピーダンスに起因する撮像領域の中央付近と外周付近との間の信号出力差が低減された高品質の撮像装置を実現することができる。
【００５３】
なお、上記実施形態では、第２の電極１８とＶｓ電圧配線５６ｂとの間のコンタクト部を、隣接する２つの第１の電極１４の間の領域に１つ配置した例を示したが、コンタクト部の配置場所はこれに限定されるものではない。例えば、隣接する２つの第１の電極１４の間の領域に、複数のコンタクト部を配置してもよい。コンタクト部を配置する領域は、行方向に隣接する画素１０の間であってもよいし、列方向に隣接する画素１０の間であってもよいし、双方であってもよい。また、コンタクト部は、４つの画素１０の第１の電極１４の角部が対向する間の領域に配置してもよい。また、コンタクト部は、画素１０の総ての行間或いは列間に配置してもよいし、ｍ行毎、ｎ列毎或いはｍ行ｎ列毎（ｍ及びｎは自然数）に配置してもよい。
【００５４】
また、コンタクト部は、必ずしも画素領域内だけに配置されている必要はなく、画素領域の周辺の周辺領域に配置されていてもよい。この場合、第２の電極１８を、画素領域から周辺領域にまで延在して形成し、Ｖｓ電圧と同じ電圧が印加されている配線層に接続する。
【００５５】
また、上記実施形態では、第２の電極１８に接続するＶｓ電圧配線５６ｂを、第１の電極１４を構成する配線層６０よりも１層下の配線層５６により構成したが、更に下層の配線層５２或いは他の配線層により構成してもよい。また、Ｖｓ電圧配線は、１つの配線層にのみ形成してもよいし、複数の配線層に形成してもよい。
【００５６】
また、第２の電極１８は、必ずしも半導体基板４０上に形成された配線層に接続する必要はなく、それ以外の配線層に接続してもよい。例えば、第２の電極１８は、半導体基板４０が搭載されるパッケージ基板に形成されたＶｓ電圧配線に接続するようにしてもよいし、別配線であるが同一電圧を供給する電源に個別に接続してもよい。
【００５７】
いずれの場合にも、Ｖｓ電圧配線５６ｂを設けることに起因して第２の電極１８のインピーダンスを低減することが可能であり、本実施形態にて説明した上記効果を奏することができる。これら構成は、後述の第２乃至第４実施形態においても適用可能である。
【００５８】
［第２実施形態］
本発明の第２実施形態による撮像装置について図６を用いて説明する。図６は、本実施形態による撮像装置の構造を示す平面図である。図１乃至図５に示す第１実施形態による撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００５９】
本実施形態による撮像装置１００は、第２の電極１８に接続するＶｓ電圧配線を、異なる層に形成された２つ配線層により形成したものである。すなわち、図６に示すように、配線層５６には、第１の方向に延在するストライプパターンを有するＶｓ電圧配線５６ｃが形成されている。また、配線層５２には、第１の方向と交差する第２の方向に延在するストライプパターンを有するＶｓ電圧配線５２ｃが形成されている。ここでは、第１の方向が行方向であり、第２の方向が列方向である。Ｖｓ電圧配線５６ｃおよびＶｓ電圧配線５２ｃは、それぞれ、所定のパターンを有する導電部材によって構成される。
【００６０】
Ｖｓ電圧配線５６ｃは、４つの画素１０の第１の電極１４の角部が対向する間の領域に配置されたコンタクトプラグ５８ｃ及び導電部材６０ｃを介して、第２の電極１８に電気的に接続されている。Ｖｓ電圧配線５２ｃは、４つの画素１０の第１の電極１４の角部が対向する間の領域に配置されたコンタクトプラグ５４ｃを介して、Ｖｓ電圧配線５６ｃに接続されている。更に、Ｖｓ電圧配線５２ｃは、コンタクトプラグ５８ｃ及び導電部材６０ｃを介して、第２の電極１８に電気的に接続されている。コンタクトプラグ５８ｃ及び導電部材６０ｃは、第２の電極１８とＶｓ電圧配線５６ｃとを電気的に接続するコンタクト部を構成する。コンタクトプラグ５４ｃは、Ｖｓ電圧配線５６ｃとＶｓ電圧配線５２ｃとを電気的に接続するコンタクト部を構成する。
【００６１】
Ｖｓ電圧配線を複数の配線層により形成する場合も、第１実施形態の場合と同様、第２の電極１８のインピーダンスを低減することができる。
【００６２】
また、第１実施形態による撮像装置１００では、配線層５６により網目状のＶｓ電圧配線５６ｂを形成したが、このようなＶｓ電圧配線５６ｂを画素領域の全体に渡って形成した場合、配線層５６により他の制御信号線や電源配線を形成することは困難である。この点、本実施形態による撮像装置１００では、配線層５２には、Ｖｓ電圧配線５２ｂの他に、列方向に延在する他の配線を形成することも可能である。同様に、配線層５６には、Ｖｓ電圧配線５６ｃの他に、行方向に延在する他の配線を形成することも可能である。これにより、第１実施形態による撮像装置と比較して、配線のレイアウトの自由度を向上することができる。
【００６３】
このように、本実施形態によれば、光電変換素子１２よりも下層に、第２の電極１８に接続された裏打ち配線層を形成するので、受光開口率を低下することなく第２の電極１８のインピーダンスを低減することができる。これにより、第２の電極１８のインピーダンスに起因する撮像領域の中央付近と外周付近との間の信号出力差が低減された高品質の撮像装置を実現することができる。また、裏打ち配線層を異なる層の複数の配線層により形成することにより、配線のレイアウトの自由度を向上することができる。
【００６４】
［第３実施形態］
本発明の第３実施形態による撮像装置について図７を用いて説明する。図７は、本実施形態による撮像装置の構造を示す平面図である。図１乃至図６に示す第１及び第２実施形態による撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００６５】
本実施形態による撮像装置は、第２実施形態と同様、Ｖｓ電圧配線を、列方向に延在するストライプパターンを有するＶｓ電圧配線５２ｃと、行方向に延在するストライプパターンを有するＶｓ電圧配線５６ｃとにより構成したものである。本実施形態による撮像装置が第２実施形態による撮像装置と異なる点は、Ｖｓ電圧配線５２ｃ、電圧配線５６ｃ、第２の電極１８のコンタクト部が、異なる場所に配置されていることである。
【００６６】
すなわち、図７に示すように、Ｖｓ電圧配線５６ｃは、隣接する２つの第１の電極１４間の領域において、コンタクトプラグ５８ｂ及び導電部材６０ｂを介して、第２の電極１８に電気的に接続されている。また、Ｖｓ配線５２ｃは、４つの第１の電極１４の角部が対向する間の領域に配置されたコンタクトプラグ５４ｃを介してＶｓ電圧配線５６ｃに接続され、更に、コンタクトプラグ５８ｂ及び導電部材６０ｂを介して第２の電極１８に電気的に接続されている。
【００６７】
コンタクトプラグ５４ｃとコンタクトプラグ５８ｂ及び導電部材６０ｂとを異なる場所に配置した場合も、第１及び第２実施形態の場合と同様、第２の電極１８のインピーダンスを低減することができる。また、第２実施形態の場合と同様、配線のレイアウトの自由度を向上することができる。
【００６８】
このように、本実施形態によれば、光電変換素子１２よりも下層に、第２の電極１８に接続された裏打ち配線層を形成するので、受光開口率を低下することなく第２の電極１８のインピーダンスを低減することができる。これにより、第２の電極１８のインピーダンスに起因する撮像領域の中央付近と外周付近との間の信号出力差が低減された高品質の撮像装置を実現することができる。また、裏打ち配線層を異なる層の複数の配線層により形成することにより、配線のレイアウトの自由度を向上することができる。
【００６９】
なお、第２及び第３実施形態では、Ｖｓ電圧配線５２ｃは、Ｖｓ電圧配線５６ｃを介して第２の電極１８に電気的に接続したが、Ｖｓ電圧配線５６ｃを介することなく第２の電極１８に電気的に接続するようにしてもよい。
【００７０】
また、Ｖｓ電圧配線５２ｃ、Ｖｓ電圧配線５６ｃ、第２の電極１８のコンタクト部の配置場所や配置数は、第１実施形態において説明したように、適宜変更が可能である。コンタクト部を配置するピッチについても同様である。
【００７１】
また、第２及び第３実施形態では、列方向に延在するストライプパターンを有するＶｓ電圧配線５２ｃと、行方向に延在するストライプパターンを有するＶｓ電圧配線５６ｃとを用いたが、これらは逆でもよい。すなわち、行方向に延在するストライプパターンを有するＶｓ電圧配線５２ｃと、列方向に延在するストライプパターンを有するＶｓ電圧配線５６ｃとを用いてもよい。また、行方向に延在するストライプパターンを有するＶｓ電圧配線を構成する配線層と、列方向に延在するストライプパターンを有するＶｓ電圧配線を構成する配線層との間に、別の配線層を配置してもよい。
【００７２】
また、第２及び第３実施形態では、２層の配線層によってＶｓ電圧配線を形成したが、３層以上の配線層によってＶｓ電圧配線を形成してもよい。
【００７３】
［第４実施形態］
本発明の第４実施形態による撮像装置について図８を用いて説明する。図８は、本実施形態による撮像装置の構造を示す平面図である。図１乃至図７に示す第１乃至第３実施形態による撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００７４】
第１乃至第３実施形態による撮像装置では、第１の電極１４の間の領域にＶｓ電圧配線を配置したが、これは、第２の電極１８とＶｓ電圧配線との間のコンタクト部を第１の電極１４の間の領域に配置する必要があるからである。
【００７５】
しかしながら、第１乃至第３実施形態の記載は、Ｖｓ電圧配線が画素電極（第１の電極１４）の下の領域に延在することを阻害するものではない。Ｖｓ電圧配線は、少なくとも第２の電極１８とＶｓ電圧配線との間のコンタクト部を形成する部位において第１の電極１４の間の領域に配置されていればよく、他の配線の機能や配置を阻害しない範囲で、自由にレイアウトすることが可能である。つまり、Ｖｓ電圧配線を構成する導電部材の半導体基板４０の表面と平行な面への垂直射影と、第１の電極１４の当該面への垂直射影とが、部分的に重なってもよい。第１乃至第３実施形態に記載のＶｓ電圧配線は、光電変換素子１２への入射光に影響しないため、第１の電極１４の領域に重ねて配置しても受光開口率を低下することにはならない。
【００７６】
例えば、第１実施形態による撮像装置において、Ｖｓ電圧配線５６ｂは、例えば図８に示すように、第１の電極１４とリセットトランジスタ２４とを電気的に接続するコンタクト部を除き、ベタ状に配置することも可能である。このようにすることで、第２の電極１８のインピーダンスを更に低減することが可能である。
【００７７】
このように、本実施形態によれば、光電変換素子１２よりも下層に、第２の電極１８に接続された裏打ち配線層を形成するので、受光開口率を低下することなく第２の電極１８のインピーダンスを低減することができる。これにより、撮像領域の中央付近と外周付近とにおける信号出力差を低減しうる高品質の撮像装置を実現することができる。
【００７８】
［第５実施形態］
本発明の第５実施形態による撮像装置について図９を用いて説明する。図９は、本実施形態による撮像装置の画素構成を示す回路図である。図１乃至図８に示す第１乃至第４実施形態による撮像装置と同様の構成要素については同一の符号を付し、説明を省略し或いは簡潔にする。
【００７９】
本実施形態による撮像装置は、図９に示すように、各画素１０の光電変換素子１２の第２の電極１８とＶｓ電圧線Ｖｓとの間に、Ｖｓ電圧を増幅するアンプ回路３２を設けたものである。アンプ回路３２は、例えば半導体基板４０に形成され、その出力は、コンタクトプラグ５８ｂや導電部材６０ｂを介して第２の電極１８に接続される。第２の電極１８は、第１の電極１４と同様、画素１０毎にパターニングされており、隣接する画素１０の第２の電極１８は電気的に分離されている。
【００８０】
本実施形態による撮像装置では、Ｖｓ電圧線の電圧が、各アンプ回路３２に入力されて出力電圧が設定される。すなわち、アンプ回路３２の入力端子には理想的に電流が流れないため、Ｖｓ電圧線は撮像領域の中央付近と外周付近で電圧は同一である。アンプ回路３２が各画素の第２の電極１８を駆動できる能力を有することによって第２の電極１８の電位を一定にできる。この状態が、第２の電極１８を低インピーダンス化した状態である。
【００８１】
このようにすることで、第２の電極１８を低インピーダンス化することができる。結果として、画質を向上させることができる。
【００８２】
なお、本実施形態では、画素１０毎にＶｓ電圧を増幅するアンプ回路３２を設ける構成を説明したが、アンプ回路３２は必ずしも画素１０毎に設ける必要はない。例えば、行毎或いは列毎に１つずつのアンプ回路３２を設ける構成としてもよい。この場合、第２の電極１８は、全画素１０で共通ではなく、同一行単位又は同一列単位で共通となる。
【００８３】
このように、本実施形態によれば、各画素１０の光電変換素子１２の第２の電極１８にアンプ回路３２をそれぞれ接続し、アンプ回路３２を介して第２の電極１８に基準電圧を供給するので、第２の電極１８のインピーダンスを低減することができる。これにより、撮像領域の中央付近と外周付近とにおける信号出力差を低減しうる高品質の撮像装置を実現することができる。
【００８４】
［第６実施形態］
本発明の第６実施形態による撮像システムについて図１０を用いて説明する。図１０は、本実施形態による撮像システムの構成例を示す概略図である。図１乃至図９に示す第１乃至第５実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００８５】
本実施形態による撮像システム１０００は、特に限定されるものではないが、例えば、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星等に適用可能である。
【００８６】
撮像システム１０００は、撮像装置１００、レンズ１０２、絞り１０４、バリア１０６、信号処理部１０８、タイミング発生部１１０、全体制御・演算部１１２、メモリ部１１４、記録媒体制御Ｉ／Ｆ部１１６、外部Ｉ／Ｆ部１１６を有している。
【００８７】
レンズ１０２は、被写体の光学像を撮像装置１００に結像させるためのものである。絞り１０４は、レンズ１０２を通った光量を可変するためのものである。バリア１０６は、レンズ１０６の保護のためのものである。撮像装置１００は、先の実施形態で説明した撮像装置１００であって、レンズ１０２により結像された光学像を画像データに変換するものである。
【００８８】
信号処理部１０８は、撮像装置１００より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。画像データをＡＤ変換するためのＡＤ変換部は、撮像装置１００と同じ基板に搭載されていてもよいし、別の基板に搭載されていてもよい。また、信号処理部１０８も、撮像装置１００と同じ基板に搭載されていてもよいし、別の基板に搭載されていてもよい。タイミング発生部１１０は、撮像装置１００及び信号処理部１０８に、各種タイミング信号を出力するためのものである。全体制御・演算部１１２は、撮像システムの全体を制御する全体制御部である。ここで、タイミング信号などは撮像システム１０００の外部から入力されてもよく、撮像システムは少なくとも撮像装置１００と、撮像装置１００から出力された撮像信号を処理する信号処理部１０８とを有していればよい。
【００８９】
メモリ部１１４は、画像データを一時的に記憶するためのフレームメモリ部である。記録媒体制御Ｉ／Ｆ部１１６は、記録媒体１２０への記録或いは記録媒体１２０からの読み出しを行うためのインターフェース部である。外部Ｉ／Ｆ部１１８は、外部コンピュータ等と通信するためのインターフェース部である。記録媒体１２０は、撮像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。
【００９０】
また、撮像装置１００のそれぞれの画素１０は、２の光電変換部（例えば、第１の光電変換部及び第２の光電変換部）を含むように構成されていてもよい。この場合、信号処理部１０８は、第１の光電変換部で生じた電荷に基づく信号と、第２の光電変換部で生じた電荷に基づく信号とを処理し、撮像装置１００から被写体までの距離情報を取得するように構成されてもよい。
【００９１】
このようにして、第１乃至第５実施形態による撮像装置を適用した撮像システムを構成することにより、撮像領域の中央付近と外周付近とにおける信号出力差を低減した高性能の撮像システムを実現することができる。
【００９２】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【００９３】
例えば、上記第１乃至第４の実施形態では、総ての画素１０の第２の電極１８に同じ電圧を印加する構成としたが、必ずしも総ての画素１０に同じ電圧を同時に印加するように構成する必要はない。例えば、画素アレイの複数の画素１０を複数の組に分け、各組に属する画素１０の第２の電極１８毎に電圧を印加する構成としてもよい。例えば、画素アレイの１行毎、１列毎、複数行毎或いは複数列毎に、第２の電極１８を分割し、分割した第２の電極１８のそれぞれに独立してＶｓ電圧を印加することができる。この場合、第２の電極１８の分割単位に対応して、Ｖｓ電圧配線も分割すればよい。
【００９４】
また、上記第１乃至第５実施形態では、増幅トランジスタ２０、選択トランジスタ２２，２４の３つのトランジスタを含む画素読み出し回路を有する画素１０を例にして説明したが、画素読み出し回路の構成は、これに限定されるものではない。例えば、画素読み出し回路を構成するトランジスタの数は、４つ以上であってもよい。また、各画素１０に２つ以上の光電変換素子１２をそれぞれ配置するようにしてもよい。瞳分割方式の画素１０を構成する場合、１つの画素１０を構成する複数の光電変換素子１２に対して１つのマイクロレンズ７２を配置することが望ましい。
【００９５】
上記実施形態は、本発明を適用しうる幾つかの態様を例示したものに過ぎず、本発明の趣旨を逸脱しない範囲で適宜修正や変形を行うことを妨げるものではない。
【符号の説明】
【００９６】
１０  画素
１２  光電変換素子
１４  第１の電極
１６  光電変換層
１８  第２の電極
２０  増幅トランジスタ
２２  選択トランジスタ
２４  リセットトランジスタ
３２  アンプ回路
４０  半導体基板
５２，５６，６０  配線層
５２ｃ，５６ｂ，５６ｃ  Ｖｓ電圧配線
５２ａ，５６ａ，６０ｂ，６０ｃ  導電部材
７０  カラーフィルター
７２  マイクロレンズ
１００  撮像装置
１０００  撮像システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0006389685.tif 000010
【図１０】
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