(57)【特許請求の範囲】
【請求項１】
ハーフブリッジ接続のＮ型電気制御電力スイッチ（ＰＴ１、ＰＴ２）を当該電力スイッチ（ＰＴ１、ＰＴ２）のオン状態間にゼロ近傍インターロック遅延時間（ＮＺＩＤ）を有するように駆動する駆動回路（１）であって、
前記駆動回路（１）は、入力信号（Ａ）を受信して、
第１の電力スイッチ（ＰＴ１）をオン状態とオフ状態との間で切り換える第１の駆動信号（Ｊ１）と、
第２の電力スイッチ（ＰＴ２）をオン状態とオフ状態との間で切り換える第２の駆動信号（Ｊ２）とを生成するように構成されており、
前記入力信号（Ａ）の奇数の各段階的変化において前記第１の駆動信号（Ｊ１）は、負ＤＣゲート供給電圧（ＶＧ−）から正ＤＣゲート供給電圧（ＶＧ＋）への勾配により値が上昇し始め、前記第２の駆動信号（Ｊ２）は、正ＤＣゲート供給電圧（ＶＧ＋）から負ＤＣゲート供給電圧（ＶＧ−）への勾配により値が減少し始め、
前記入力信号（Ａ）の偶数の各段階的変化において前記第１の駆動信号（Ｊ１）は、正ＤＣゲート供給電圧（ＶＧ＋）から負ＤＣゲート供給電圧（ＶＧ−）への勾配により値が減少し始め、前記第２の駆動信号（Ｊ２）は、負ＤＣゲート供給電圧（ＶＧ−）から正ＤＣゲート供給電圧（ＶＧ＋）への勾配により値が上昇し始め、
前記勾配の値は、前記第１の電力スイッチ（ＰＴ１）および前記第２の電力スイッチ（ＰＴ２）のオン状態間のインターロック遅延（ＩＤ）の値を規定し、
前記負ＤＣゲート供給電圧（ＶＧ−）は、前記第１の電力スイッチ（ＰＴ１）および前記第２の電力スイッチ（ＰＴ２）を遮断領域に深く押し込み、
前記正ＤＣゲート供給電圧（ＶＧ＋）は、前記第１の電力スイッチ（ＰＴ１）および前記第２の電力スイッチ（ＰＴ２）をオーム領域に深く押し込み、
前記入力信号（Ａ）の立ち上がりエッジおよび立ち下がりエッジに応答して生成される前記第１の駆動信号（Ｊ１）の信号曲線が、遷移時間（ｔｔ）内にミラーリング電圧値（Ｖｍ）の時間軸に沿って前記第２の駆動信号（Ｊ２）の信号曲線に対してミラーリングされ、
前記ミラーリング電圧値（Ｖｍ）が前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）の遮断領域内に収まるように調節される、駆動回路。
【請求項２】
前記駆動回路は、少なくとも１つの電圧制御電力スイッチ装置用であり、当該駆動回路は、少なくとも１つのトリガ信号生成回路と前記少なくとも１つの電圧制御電力スイッチ装置の制御電極との間に接続されたインダクタを有する少なくとも１つのエネルギーバッファ素子を備えており、
前記少なくとも１つのエネルギーバッファ素子は、
前記少なくとも１つの電圧制御電力スイッチ装置の閾値に達するまでトリガ信号の信号エネルギーを蓄積し、
前記少なくとも１つの電圧制御電力スイッチ装置の閾値に達したときに、前記蓄積した信号エネルギーを前記少なくとも１つの電圧制御電力スイッチ装置の前記制御電極に放出するように構成されており、
前記少なくとも１つのエネルギーバッファ素子に蓄積された前記信号エネルギーが、前記少なくとも１つの電圧制御電力スイッチ装置の前記制御電極において電圧オーバーシュートを与える、請求項１に記載の駆動回路。
【請求項３】
前記駆動回路は、
少なくとも１つの第１のトリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｎ）と、
少なくとも１つの第２のトリガ信号生成回路（５２、５２ａ、５２ｂ、…５２ｎ）と、
少なくとも１つの第１のランプ生成回路（６１、６１ａ、６１ｂ、…６１ｎ）と、
少なくとも１つの第２のランプ生成回路（６２、６２ａ、６２ｂ、…６２ｎ）と
を備え、
各トリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｎ；５２、５２ａ、５２、…５２ｎ）が一対のトリガスイッチ（Ｑ１、Ｑ２）を備え、
前記第１のトリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｎ）の各対のトリガスイッチ（Ｑ１、Ｑ２）が第１のトリガ信号（Ｆ１）を生成するように構成され、
前記第２のトリガ信号生成回路（５２、５２ａ、５２ｂ、…５２ｎ）の各対のトリガスイッチ（Ｑ１、Ｑ２）が第２のトリガ信号（Ｆ２）を生成するように構成され、
前記入力信号（Ａ）の奇数の論理変化毎の結果として、前記第１のトリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｃ）の第１のトリガスイッチ（Ｑ１）が前記第１のトリガ信号（Ｆ１）の値をオフ電圧状態（ＶｐＴ１ｏｆｆ）から正ＤＣゲート供給電圧（ＶＧ＋）に段階的に変化させると同時に前記第２のトリガ信号生成回路（５２、５２ａ、５２ｂ、…５２ｎ）の第２のトリガスイッチ（Ｑ２）が前記第２のトリガ信号（Ｆ２）の値をオン電圧状態（ＶＰＴ２ｏｎ）から負ＤＣゲート供給電圧（ＶＧ−）に段階的に変化させ、
前記入力信号（Ａ）の偶数の論理変化毎の結果として、前記第２のトリガ信号生成回路（５２、５２ａ、５２ｂ、…５２ｎ）の第１のトリガスイッチ（Ｑ１）が前記第２のトリガ信号（Ｆ２）の値をオフ電圧状態（ＶｐＴ２ｏｆｆ）から正ＤＣゲート供給電圧（ＶＧ＋）に段階的に変化させると同時に前記第１のトリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｎ）の第２のトリガスイッチ（Ｑ２）が前記第１のトリガ信号（Ｆ１）の値をオン電圧状態（ＶＰＴ１ｏｎ）から負ＤＣゲート供給電圧（ＶＧ−）に段階的に変化させ、
前記第１のトリガ信号（Ｆ１）の段階的電圧変化がそれぞれ、前記第１のランプ生成回路（６１、６１ａ、６１ｂ、…６１ｎ）を介して勾配を形成することによって第１の駆動信号（Ｊ１）に整形され、前記第２のトリガ信号（Ｆ２）の段階的電圧変化がそれぞれ、前記第２のランプ生成回路（６２、６２ａ、６２ｂ、…６２ｎ）を介して勾配を形成することによって前記第２の駆動信号（Ｊ２）に整形される、請求項２に記載の駆動回路。
【請求項４】
第１のランプ生成回路（６１、６１ａ、６１ｂ、…６１ｎ）は、第１のトリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｎ）の一対のトリガスイッチ（Ｑ１、Ｑ２）の共有点と前記第１の電力スイッチ（ＰＴ１）の制御電極（Ｇ）との間に接続される第１のインダクタ（Ｌ１）によって形成されるエネルギーバッファ素子を備え、第２のランプ生成回路（６２、６２ａ、６２ｂ、…６２ｎ）は、第２のトリガ信号生成回路（５２、５２ａ、５２ｂ、…５２ｎ）の一対のトリガスイッチ（Ｑ１、Ｑ２）の共有点と前記第２の電力スイッチ（ＰＴ２）の制御電極（Ｇ）との間に接続される第２のインダクタ（Ｌ２）によって形成されるエネルギーバッファ素子を備え、
前記第１のインダクタ（Ｌ１）は、前記第１の電力スイッチ（ＰＴ１）の閾値電圧（Ｖｔｈ）に達したときに前記第１の電力スイッチ（ＰＴ１）の制御電極（Ｇ）に最大電流を供給するように構成され、
前記第１のインダクタ（Ｌ１）にスイッチング時間（ｔｓ）内に蓄積される第１の駆動エネルギー（ＥＬ１）が、前記第１の電力スイッチ（ＰＴ１）のスイッチングを加速するために前記第１の電力スイッチ（ＰＴ１）の制御電極（Ｇ）に電圧オーバーシュートを形成するほど高く、
前記第２のインダクタ（Ｌ２）は、前記第２の電力スイッチ（ＰＴ２）の閾値電圧（Ｖｔｈ）に達したときに前記第２の電力スイッチ（ＰＴ２）の制御電極（Ｇ）に最大電流を供給するように構成され、
前記第２のインダクタ（Ｌ２）にスイッチング時間（ｔｓ）内に蓄積される第２の駆動エネルギー（ＥＬ２）が、前記第２の電力スイッチ（ＰＴ２）のスイッチングを加速するように前記第２の電力スイッチ（ＰＴ２）の制御電極（Ｇ）に電圧オーバーシュートを形成するほど高い、請求項２又は３に記載の駆動回路。
【請求項５】
第１の制動レジスタ（Ｒ１）が前記第１のインダクタ（Ｌ１）に並列に接続されるとともに前記第１の駆動信号（Ｊ１）の信号スウェイを制動するように構成され、第２の制動レジスタ（Ｒ２）が前記第２のインダクタ（Ｌ２）に並列に接続されるとともに前記第２の駆動信号（Ｊ２）の信号スウェイを制動するように構成されている、請求項４に記載の駆動回路。
【請求項６】
前記駆動回路（１）がゲート供給スイッチ回路（１０）と電源磁気回路（Ｔ２）とを備え、
各トリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｎ；５２、５２ａ、５２ｂ、…５２ｎ）がＤＣゲート供給回路（７）を備え、
前記ＤＣゲート供給回路（７）が少なくとも１つの半波整流器（Ｄ１，Ｄ２、Ｄ３）と少なくとも１つの平滑コンデンサ（Ｃ１、Ｃ２、Ｃ３）とを備え、
各ＤＣゲート供給回路（７）が、
少なくとも１つの正ＤＣゲート供給電圧（ＶＧ＋、ＶＧ１＋）と負ＤＣゲート供給電圧（ＶＧ−）とを生成し、
第１のトリガスイッチ（Ｑ１）に前記正ＤＣゲート供給電圧（ＶＧ＋）を供給し、
第２のトリガスイッチ（Ｑ２）に前記負ＤＣゲート供給電圧（ＶＧ−）を供給し、
前記電源磁気回路（Ｔ２）からエネルギーを受け取る
ように構成され、
各ＤＣゲート供給電圧（ＶＧ＋、ＶＧ１＋、ＶＧ−）は０Ｖの値を有することができ、
前記ゲート供給スイッチ回路（１０）が、
ゲート電力比制御信号（Ｍ）を受信し、
ＤＣゲート電源電圧（Ｎ）を受け取り、
ゲート供給エネルギー（ＥＴ２）を担持する信号（Ｏ）を生成する
ように構成され、
前記ゲート供給スイッチ回路（１０）は、受け取ったＤＣゲート電源電圧（Ｎ）を受信したゲート電力比制御信号（Ｍ）のＰＷＭ情報で調整することによって前記ゲート供給回路（７）から出力された前記ＤＣゲート供給電圧（ＶＧ＋、ＶＧ１＋、ＶＧ−）の電圧値を調節し、
前記電源磁気回路（Ｔ２）が少なくとも１つの変圧器を備え、前記ゲート供給スイッチ回路（１０）から両ＤＣゲート供給回路（７）への前記ゲート供給エネルギー（ＥＴ２）のガルバニック絶縁エネルギー伝達を提供するように構成されている、請求項１〜５のいずれか一項に記載の駆動回路。
【請求項７】
前記駆動回路（１）が温度影響適合回路（１１）を備え、
前記温度影響適合回路が、
温度情報を担持する温度情報信号（ＩｎｆＴ）を受信し、
前記ゲート電力比制御信号（Ｍ）を生成し、
ＤＣ／ＤＣコンバータ（１２）を介して前記ＤＣゲート電源電圧（Ｎ）の値を設定し、
前記ＤＣゲート供給電圧（ＶＧ＋、ＶＧ−）の値が前記温度情報信号（ＩｎｆＴ）の全温度範囲にわたって差動電圧（Ｖｄｉｆ）の一定値を保持するように、受信した温度情報信号（ＩｎｆＴ）によって担持される前記温度情報に関して前記ゲート電力比制御信号（Ｍ）および前記ＤＣゲート電源電圧（Ｎ）を設定するように構成されている、請求項６に記載の駆動回路。
【請求項８】
前記第１および第２の駆動信号（Ｊ１、Ｊ２）間のミラーリングが電磁結合回路（Ｔ３）によって実行され、前記電磁結合回路（Ｔ３）が少なくとも１つの第１のランプ生成回路（６１、６１ａ、６１ｂ、…６１ｎ）と少なくとも１つの第２のランプ生成回路（６２、６２ａ、６２ｂ、…６２ｎ）とに接続され、
前記電磁結合回路（Ｔ３）が少なくとも１つの変圧器を備え、
前記電磁結合回路（Ｔ３）が第１のランプ生成回路（６１、６１ａ、６１ｂ、…６１ｎ）の対間でプラス１（＋１）の結合比を実行するように構成され、
前記電磁結合回路（Ｔ３）が第２のランプ生成回路（６２、６２ａ、６２ｂ、…６２ｎ）の対間でプラス１（＋１）の結合比を実行するように構成され、
前記電磁結合回路（Ｔ３）が前記第１のランプ生成回路（６１、６１ａ、６１ｂ、…６１ｎ）と前記第２のランプ生成回路（６２、６２ａ、６２ｂ、…６２ｎ）との間でマイナス１（−１）の結合比を実行するように構成されている、請求項１〜７のいずれか一項に記載の駆動回路。
【請求項９】
前記電磁結合回路（Ｔ３）が、前記ランプ生成回路（６１、６１ａ、６１ｂ、…６１ｎ；６２、６２ａ、６２ｂ、…６２ｎ）に接続されて単巻変圧器機能を形成する少なくとも１つの巻線に１未満の結合比（Ｒｃ＜１）を形成するタップ（Ｔ）を有し、
前記トリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｎ；５２、５２ａ、５２ｂ、…５２ｎ）のうちの少なくとも１つが前記タップ（Ｔ）に接続されるキャッピングダイオード（Ｄ６、Ｄ７）を備え、
前記電磁結合回路（Ｔ３）が、前記電磁結合回路（Ｔ３）の結合比（Ｒｃ＜１）によって前記電力スイッチ（ＰＴ１、ＰＴ２）の制御電極（Ｇ）に最大電圧オーバーシュート値を定義するように構成され、
前記電磁結合回路（Ｔ３）および前記キャッピングダイオード（Ｄ６、Ｄ７）が、前記駆動エネルギー（ＥＬ１、ＥＬ２）の少なくとも一部を前記キャッピングダイオード（Ｄ６、Ｄ７）を介して前記ＤＣゲート供給回路（７）に戻すように構成されている、請求項８に記載の駆動回路。
【請求項１０】
前記駆動回路（１）が、微分回路（４）と少なくとも１つの変圧器を有する磁気トリガ回路（Ｔ１）とを備え、
前記微分回路（４）が前記入力信号（Ａ）を受信して第１および第２のパルス信号（Ｂ、Ｃ）を生成するように構成され、
前記第１および第２のパルス信号（Ｂ、Ｃ）はいずれも活性状態と不活性状態との間で切り換わり、前記第１および第２のパルス信号（Ｂ、Ｃ）の追加振幅なしに前記磁気トリガ回路（Ｔ１）を通じて前記トリガスイッチ（Ｑ１、Ｑ２）の対を制御するように構成され、
前記入力信号（Ａ）のオン状態の期間に前記第１のパルス信号（Ｂ）の値が少なくとも入力信号（Ａ）の各立ち上がりエッジに応答して確定時間（ｔｅ）の間、活性状態に設定され、前記入力信号（Ａ）のオフ状態の期間に前記第２のパルス信号（Ｃ）の値が少なくとも前記入力信号（Ａ）の各立ち下がりエッジに応答して前記確定時間（ｔｅ）の間、活性状態に設定され、
最小限の駆動電力消費量を確保するため、前記確定時間（ｔｅ）が所定値を有するか、あるいは電力スイッチ状態情報（ＩｎｆＴ３）に関して同時に定義され、
前記磁気トリガ回路（Ｔ１）が、前記第１のパルス信号（Ｂ）の活性状態に応答して前記第１のトリガ回路（５１、５１ａ、５１ｂ、…５１ｎ）の前記第１のトリガスイッチ（Ｑ１）と前記第２のトリガ回路（５２、５２ａ、５２ｂ、…５２ｎ）の前記第２のトリガスイッチ（Ｑ２）とをオンし、前記第２のパルス信号（Ｃ）の活性状態に応答して前記第１のトリガ回路（５１、５１ａ、５１ｂ、…５１ｎ）の前記第２のトリガスイッチ（Ｑ２）と前記第２のトリガ回路（５２、５２ａ、５２ｂ、…５２ｎ）の前記第１のトリガスイッチ（Ｑ１）とをオンし、前記第１および第２のパルス信号（Ｂ、Ｃ）のいずれもが活性状態にない場合にすべてのトリガスイッチ（Ｑ１、Ｑ２）をオフに保持するように構成されている、請求項６〜９のいずれか一項に記載の駆動回路。
【請求項１１】
前記第１のトリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｎ）は、前記トリガスイッチ（Ｑ１、Ｑ２）のいずれもがオンに切り換わらない間、前記電力スイッチ（ＰＴ１）の導電状態の変更を防止するように構成された双安定回路（９）を備え、
前記第２のトリガ信号生成回路（５２、５２ａ、５２ｂ、…５２ｎ）は、前記トリガスイッチ（Ｑ１、Ｑ２）のいずれもがオンに切り換わらない間、前記電力スイッチ（ＰＴ２）の導電状態の変更を防止するように構成された双安定回路（９）を備える、請求項３〜１０のいずれか一項に記載の駆動回路。
【請求項１２】
少なくとも１つのトリガ回路（５１、５１ａ、５１ｂ、５１ｎ；５２、５２ａ、５２ｂ、…５２ｎ）が、ゲート供給エネルギー（ＥＴ２）を担持する信号（Ｏ）を通じて受信された停止情報（ＩｎｆＳＤ）に応答して対応する電力スイッチ（ＰＴ１，ＰＴ２）をオフするように構成された停止回路（８）を備える、請求項３〜１１のいずれか一項に記載の駆動回路。
【請求項１３】
前記トリガ信号生成回路（５１、５１ａ、５１ｂ、…５１ｎ；５２、５２ａ、５２ｂ、…５２ｎ）のうちの少なくとも１つが少なくとも１つのブロッキングダイオード（Ｄ８、Ｄ９）を備え、
第１のブロッキングダイオード（Ｄ８）がＤＣゲート供給回路（７）と第１のトリガスイッチ（Ｑ１）との間に接続され、
第２のブロッキングダイオード（Ｄ９）がＤＣゲート供給回路（７）と第２のトリガスイッチ（Ｑ２）との間に接続されている、請求項３〜１２のいずれか一項に記載の駆動回路。
【請求項１４】
微分回路（４）および磁気トリガ回路（Ｔ１）が前記駆動回路（１）内のフルブリッジに接続される少なくとも４つの電力スイッチ（ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ；ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎ）を駆動する、請求項１〜１３のいずれか一項に記載の駆動回路。
【請求項１５】
前記第１の電力スイッチ（ＰＴ１）が、それぞれ駆動信号（Ｊ１）によって制御される少なくとも１つの電力スイッチ素子（ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ）を備え、
前記第２の電力スイッチ（ＰＴ２）が、それぞれ駆動信号（Ｊ２）によって制御される少なくとも１つの電力スイッチ素子（ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎ）を備える、請求項１〜１４のいずれか一項に記載の駆動回路。
【請求項１６】
ハーフブリッジ接続電気制御電力スイッチ（ＰＴ１、ＰＴ２）を当該電力スイッチ（ＰＴ１、ＰＴ２）のオン状態間にゼロ近傍インターロック遅延時間（ＮＺＩＤ）を有するように駆動する方法であって、
ａ）第１のトリガ信号および第２のトリガ信号（Ｆ１、Ｆ２）を生成するステップ（Ｓ１）であって、入力信号（Ａ）の奇数の各段階的変化において前記第１のトリガ信号（Ｆ１）の値が、オフ電圧状態（ＶＰＴ１ｏｆｆ）から正ＤＣゲート供給電圧（ＶＧ＋）に段階的に変化すると同時に、前記第２のトリガ信号（Ｆ２）の値が、オン電圧状態（ＶＰＴ２ｏｎ）から負ＤＣゲート供給電圧（ＶＧ−）に段階的に変化し、
前記入力信号（Ａ）の偶数の各段階的変化において前記第２のトリガ信号（Ｆ２）の値が、オフ電圧状態（ＶＰＴ２ｏｆｆ）から正ＤＣゲート供給電圧（ＶＧ＋）に段階的に変化すると同時に、前記第１のトリガ信号（Ｆ１）の値が、オン電圧状態（ＶＰＴ１ｏｎ）から負ＤＣゲート供給電圧（ＶＧ−）に段階的に変化する、前記第１および第２のトリガ信号を生成するステップと、
ｂ）前記入力信号（Ａ）の立ち上がりエッジおよび立ち下がりエッジへの応答として、前記第１および第２のトリガ信号（Ｆ１、Ｆ２）を傾斜させて均等な勾配を有する第１および第２の駆動信号（Ｊ１、Ｊ２）とするステップ（Ｓ２）とを備え、
前記第１および第２の駆動信号（Ｊ１、Ｊ２）がオン状態とオフ状態との間で対応する第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）を切り換えるように構成され、
前記第１および第２の駆動信号（Ｊ１、Ｊ２）が遷移時間内にミラーリング電圧値（Ｖｍ）の時間軸に沿って互いの時間曲線に対してミラーリングされ、
前記ミラーリング電圧値（Ｖｍ）が、前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）の遮断領域内に収まるように十分低く調節され、
前記オン電圧状態（ＶＰＴ１ｏｎ、ＶＰＴ２ｏｎ）は、前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）をオーム領域に深く押し込む前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）のゲートソース電圧であり、
前記オフ電圧状態（ＶＰＴ１ｏｆｆ、ＶＰＴ２ｏｆｆ）は、前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）を遮断領域に深く押し込む前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）のゲートソース電圧である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハーフブリッジＨＢ構造において接続されるバイポーラ接合型トランジスタ（ＢＪＴ）、金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）、炭化ケイ素電界効果トランジスタ（ＳｉＣＦＥＴ）、窒化ガリウム電界効果トランジスタ（ＧａＮＦＥＴ）、または接合型電界効果トランジスタ（ＪＦＥＴ）トランジスタなどの半導体電力スイッチを駆動する方法および回路に関し、これらのスイッチは、電気モータおよび発電機制御システム、連続および断続電源、電圧ＤＣ変速装置、およびその他多くの変換用途において或る形態の電力を別の形態の電力に変換するスイッチ部として主に使用される。パルス幅変調（ＰＷＭ）またはパルス密度変調（ＰＤＭ）で制御される電力スイッチのハーフブリッジ接続は、これらの用途で一般的に使用される技術である。
【背景技術】
【０００２】
大部分の変換用途では、ハーフブリッジ接続電力スイッチは、印加された電圧間の両極を切り換える。両電力スイッチの導電時間の比を交番させると同時にデューティサイクルを設定することによって、生成された出力電圧値が定義される。このような電力変換の利点は、理論的には損失を伴わずにＤＣ−ＤＣ、ＤＣ−ＡＣ、またはＡＣ−ＡＣ電圧レベル間の双方向変換を可能にすることである。
【０００３】
両電力スイッチは２つの状態、すなわちオン状態とオフ状態を繰り返す。オフ状態中の電力スイッチの抵抗は非常に高いため、負荷電流が流れず、さらなる損失は生成されないが、オン状態中の電力スイッチは負荷電流を伝導させ、内部オン抵抗のために伝導損失が生成される。内部オン抵抗の値は非常に低いため伝導損失も非常に小さい。個々の電力スイッチの状態が変更されると、動作電圧と全体負荷回路の同時性により非常に高い損失が生じる可能性がある。状態変化を加速させることで、いわゆるスイッチング損失は低減する。オン期間中の遷移期、全体負荷回路を上回る電力スイッチは、いわゆるハードスイッチの場合、第２の電力スイッチのボディダイオードも含む。したがって、ハードスイッチ中、スイッチング損失と電磁妨害ＥＭＩは激増する。
【０００４】
電力スイッチ上の電源端子間の相互誘導電流は電力スイッチに永続的な損傷を及ぼすため、ハーフブリッジ接続電力スイッチにおいて２つのうち一方のみを同時に切り換えることができる。そのような状況が起こる可能性を防止するため、第２の電力スイッチをオンにするコマンドは、第１の電力スイッチをオフにするコマンド後、わずかな遅延、いわゆるデッドタイムＤＴをおいて実行されなければならない。デッドタイムＤＴの最小値は、実行される第１の電力スイッチのオフと第２の電力スイッチのオンとの間に特定の時間遅延、すなわちインターロック遅延ＩＤが存在するように、駆動信号伝搬遅延と遷移時間とのワーストケースでの組み合わせに加えて、あらゆる起こり得る作業条件下における電力スイッチの伝搬遅延や立ち上がり時間によって与えられる。両電力スイッチ間の電圧切り換えは、いわゆるソフトスイッチングを構成する負荷インダクタ、またはいわゆるハードスイッチングを構成する電力スイッチの１つによって行うことができる。スイッチングの種類は、ソフトスイッチングであれ、ハードスイッチングであれ、負荷電流方向に依存する。
【０００５】
デッドタイムＤＴを増やすと、相互誘導電流に対する回路の信頼性も高まるが、インターロック遅延が長くなるほど、特に高スイッチング周波数の場合のスイッチング比が減少し、送信される信号に歪みが生じる。インターロック遅延中、負荷電流は２つの電力スイッチの一方のボディダイオードを介して流れ、オンになった電力スイッチよりも劣ったボディダイオードのスイッチング性能のせいで追加の損失を招く。長いインターロック遅延の別の側面は、ボディダイオード伝導時間で生じる電荷担体である。こうした電荷担体は第１の電力スイッチにおいていわゆる逆回復電荷を形成し、第２の電力スイッチによって放出される。このような状況はハードスイッチングとして知られる。
【０００６】
このようなスイッチング損失を低減する従来の方法は、ソフトスイッチングを可能にする共振回路を追加することである。ハードスイッチングが排除されない場合、スイッチング損失を低減する一般的な方法は、ＰＷＭ周波数を低減すること、あるいは電力スイッチＰＴ１，ＰＴ２のソースＳおよびドレインＤと並列に接続され、寄生ダイオードの代わりに負荷を上回る追加の高速ダイオードを備えた回路を設けることである。動作ＰＷＭ周波数の低減は、負荷の十分なインダクタンスを有する応用回路にとってのみ有効となり得る。
【０００７】
電力損失が最小限である理想的なハードスイッチングは理論的には、電荷担体が形成されず、ハードスイッチ状況での逆回復がそれ以上生じ得ないように、インターロック遅延が十分に短い（１０ナノ秒範囲内）場合に達成され得る。したがって、スイッチング損失は相当に小さくなる。
【０００８】
スイッチング変換装置の重量とサイズを低減させる傾向に応じるには、搬送周波数の上昇が必須である。このようにして、より高い分解能と周波数の生成出力電圧を達成することができる。スイッチング周波数の上昇に伴い、急速な負荷変更への応答時間が短くなり、現代の電気モータや音声クラスＤ増幅器にとっても十分に高い動作周波数が実現される。
【０００９】
現状技術の電力スイッチ駆動技術は、今後の趨勢に従うためスイッチング周波数を大幅に上昇させる範囲までスイッチング損失を低下させるのに十分なほどにはインターロック遅延を低減しない。
【００１０】
ハーフブリッジにおいて接続される電力スイッチが同時にオンに切り換わるのを防ぐ２つの既知の方法があり、第１の方法を図２４に示し、第２の方法を図２６に示す。図２５および２７は対応する時間曲線を示す。
【００１１】
ハーフブリッジ接続電力スイッチを駆動する従来の駆動回路では、図２４に示す論理回路ＬｏｇＣは入力信号Ａを、予め設定された遅延時間ＤＴ、遅延部Ｄｅｌによって遅延された立ち上がりエッジを有する駆動信号Ｂ１，Ｃ１に変換する。予め設定されたデッドタイムＤＴの値は、動作中の電力スイッチＰＴ１，ＰＴ２のオン状態間のインターロック遅延ＩＤの正の値を確保するうえで、制御線のワーストケースの遅延と電力スイッチＰＴ１，ＰＴ２のワーストケースの遅延とを考慮に入れなければならないため、相互誘導は起こり得ない。論理回路ＬｏｇＣの第１の出力信号Ｂ１は第１のガルバニック絶縁駆動回路ＤＲ１を介して増幅され、レジスタＲＧ１により信号Ｐ１に変換され、第１の電源ＤＣによって出力されるフローティング供給電圧ＶＳ＋´，ＶＳ−´の間で切り換わり、第１の電力スイッチＰＴ１のオン状態およびオフ状態を制御する。論理回路ＬｏｇＣの第２の出力信号Ｂ２は第２の駆動回路ＤＲ２を介して増幅され、レジスタＲＧ２により信号Ｐ２に変換され、電源ＤＣによって出力される供給電圧Ｖｓ＋，ＶＳ−の間で切り換わり、第２の電力スイッチＰＴ２のオン状態およびオフ状態を制御する。レジスタＲＧ１，ＲＧ２は電圧勾配、それにより電力スイッチＰＴ１，ＰＴ２のスイッチ実行速度を定義する。図２４に示すような回路の電力スイッチＰＴ１、ＰＴ２は電力ＭＯＳＦＥＴによって形成される。
【００１２】
図２５は、図２４に示すような現状技術による従来の駆動回路に関する信号の信号図である。論理回路ＬｏｇＣの入力ＰＷＭ信号Ａと出力信号Ｂ１，Ｂ２は論理レベル０と１で示されている。信号Ｂ１，Ｂ２は相互に反転され、ＰＷＭ信号Ａに対して論理伝搬遅延ｔｌｐｄだけ遅延している。また、信号Ｂ１，Ｂ２は立ち上がりエッジ毎に、遅延部Ｄｅｌで生成される所定のデッドタイムＤＴ分遅延される。信号Ｐ１，Ｐ２は、対応する信号Ｂ１，Ｂ２に対して駆動回路ＤＲ１，ＤＲ２の駆動伝搬遅延ｔｄｐｄ分遅延される。図２５では、信号Ｐ１，Ｐ２は、供給電圧ＶＳ−，ＶＳ−´が各自のトランジスタのソースＳに接続され、０Ｖの値、したがって電力スイッチＰＴ１，ＰＴ２を駆動する正電圧制御パルスを有する場合が示されている。信号Ｐ１が第１の電力スイッチＰＴ１の閾値電圧Ｖｔｈよりも高い期間、第１の電力スイッチＰＴ１はオンであり、同様に信号Ｐ２の値が第２の電力スイッチＰＴ２の閾値電圧Ｖｔｈを超過する間、第２の電力スイッチＰＴ２はオンである。２つの電力スイッチＰＴ１，ＰＴ２のいずれもオンでない時間をインターロック遅延ＩＤと称する。論理伝搬遅延ｔｌｐｄ、駆動伝搬遅延ｔｄｐｄ、電力スイッチＰＴ１，ＰＴ２の閾値電圧Ｖｔｈ１，Ｖｔｗ２が変動すると、インターロック遅延ＩＤも変動する。不所望の交差接続を引き起こす負インターロック遅延ＩＤを回避するため、所定のデッドタイムＤＴは十分に長くし、ワーストケースを考慮に入れなければならない。交差接続状況を回避するため、現状技術の駆動回路は、５０ナノ秒以上、大抵は１００ナノ秒以上にまで制限される所定のデッドタイムＤＴを使用する。
【００１３】
図２６は、信号Ｂ１´，Ｂ２´が相互に反転され、絶縁駆動回路ＤＲ１および駆動回路ＤＲ２を介して増幅されるように、遅延部Ｄｅｌを備えていない現状技術による駆動回路の別の具体例を示す。両駆動線の伝搬遅延ｔｌｐｄ，ｔｄｐｄの総計が等しくなるように調整される。オフに対して遅延されるオンの時間差は、電力スイッチＰＴ１，ＰＴ２のゲート−ソースコンデンサを搭載する（ＲＣ´）または搭載しない（ＲＣ´´）際において回路ＲＣ１，ＲＣ２内に形成されるＲＣ´、ＲＣ´´時定数の差によって定義される。図２６に示す駆動の具体例とそれに対応する図２７の時間曲線は、より狭いデューティサイクル範囲の低電力および低周波数にとって有効な費用対効果の高い解決策を示す。長時間のオンＲＣ定数により電力スイッチＰＴ１，ＰＴ２のより遅いオンスイッチングが生じるため、スイッチング損失は相当大きくなる。図示される従来の解決策は、図２６に示されるようなブートストラップダイオードＤｂｓを介した電力供給を使用する。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
現状技術の解決策では、電力スイッチＰＴのスイッチング性能の向上に関していくつか制限がある。結果として周波数上昇に伴いスイッチング損失が急増するために高動作周波数の使用が制限される。
【００１５】
したがって、本発明の目的は、スイッチ遷移速度の向上および駆動電力消費低減を図る安定した極めて短時間のインターロック遅延を有するハーフブリッジ接続半導体電力スイッチを駆動する方法および回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的は、請求項１の特徴を備える少なくとも１つのハーフブリッジ接続電力スイッチ用駆動回路によって達成される。
本発明は、ハーフブリッジ接続電気制御電力スイッチを当該電力スイッチのオン状態間にゼロ近傍インターロック遅延時間を有するように駆動する駆動回路を提供する。駆動回路は、入力信号を受信して、入力信号の立ち上がりエッジおよび立ち下がりエッジに対する応答として２つの駆動信号を生成するように構成される。各駆動信号は、対応する電力スイッチの状態をオンとオフに切り換えるように構成される。駆動信号の時間曲線は遷移時間内にミラーリング電圧値の時間軸に沿って相互にミラーリングされる。ミラーリング電圧値は電力スイッチが遮断領域内に収まるほどに十分低くなるように調節される。
【００１７】
可能な実施形態では、印加される入力信号はパルス幅変調（ＰＷＭ）信号である。
可能な実施形態では、印加される入力信号はパルス密度変調（ＰＤＭ）信号である。
可能な実施形態では、本発明に係る駆動回路は、少なくとも１つのトリガ回路と各電力スイッチを制御する少なくとも１つのランプ生成回路とを備える。各トリガ回路は、トリガ信号を生成するように構成される２つのトリガスイッチを備える。第１のトリガスイッチはオフ電圧値を正ＤＣゲート供給電圧値に切り換える機能を果たし、第２のトリガスイッチはオン状態電圧値を負ＤＣゲート供給電圧値に切り換える機能を果たす。トリガスイッチは、任意の電気制御スイッチ素子、または任意の電気制御スイッチ素子の組み合わせとすることができる。入力信号の偶数の変化毎に、第１の電力スイッチを制御する第１のトリガスイッチと第２の電力スイッチを制御する第２のトリガスイッチとが同時にトリガされる。入力信号の奇数の変化毎に、第１の電力スイッチを制御する第２のトリガスイッチと第２の電力スイッチを制御する第１のトリガスイッチとがトリガされる。電力スイッチのトリガ信号は、勾配を形成することによってランプ生成回路を介して駆動信号に整形される。各電力スイッチは電気制御半導体スイッチ素子の少なくとも１つ、あるいは電気制御半導体スイッチ素子の任意の組み合わせである。スイッチ素子またはスイッチ素子群はたとえば、ＳｉＭＯＳＦＥＴ、ＳｉＣＭＯＳＦＥＴ、ＧａＮＭＯＳＦＥＴ、ＳｉＣＪＦＥＴ、またはＳｉＣバイポーラトランジスタで形成することができる。第１の電力スイッチのあらゆるスイッチ素子は第１の駆動信号によって制御され、第２の電力スイッチのあらゆるスイッチ素子は第２の駆動信号によって制御される。
【００１８】
本発明に係る駆動回路の可能な実施形態では、駆動回路は、対応するトリガ回路のトリガスイッチの共有点と対応する電力スイッチの制御電極との間に接続されるインダクタによって形成されるエネルギーバッファ素子を備えた電力スイッチ毎に少なくとも１つのランプ生成回路を備える。インダクタは、前記電力スイッチの閾値電圧に達したときに対応する電力スイッチの制御電極に最大電流を供給するように構成される。スイッチング時間ｔｓ内にインダクタに蓄積される駆動エネルギーは電力スイッチのスイッチングを加速させる。
【００１９】
本発明に係る駆動回路の可能な実施形態では、駆動信号の信号スウェイを制動する制動レジスタがインダクタに並列に接続される。
本発明に係る駆動回路の可能な実施形態では、駆動回路はゲート供給スイッチ回路と電源磁気回路とを備える。トリガ回路はさらにＤＣゲート供給回路を備える、ゲート供給スイッチ回路は、ゲート電力比制御信号を受信し、ＤＣゲート電源電圧を受け取り、ゲート供給エネルギーを担持する信号を生成し、ＤＣゲート電源電圧をゲート電力比制御信号のＰＷＭ情報で調整することによってゲート供給回路からのＤＣゲート供給電圧の電圧値を調節するように構成されている。
【００２０】
電源磁気回路は少なくとも１つの変圧器を備え、ゲート供給スイッチ回路からＤＣゲート供給回路へのゲート供給エネルギーのガルバニック絶縁エネルギー伝達を確保するように構成される。ＤＣゲート供給回路は少なくとも１つの半波整流器と少なくとも１つの平滑コンデンサとを備える。ＤＣゲート供給回路は、１つ、２つ、または３つのＤＣゲート供給電圧を生成し、トリガスイッチを供給し、電源磁気回路からエネルギーを受け取るように構成されている。
【００２１】
各ＤＣゲート供給電圧は０Ｖの値を有することができる。
本発明に係る駆動回路の可能な実施形態では、駆動回路は温度影響適合回路を備える。温度影響適合回路は、温度情報信号を受信し、ゲート電力比制御信号を生成し、ＤＣ／ＤＣコンバータを介してＤＣゲート電源電圧の値を設定し、ＤＣゲート供給電圧の値が温度情報信号の全温度範囲にわたって差動電圧の一定値を保持するように、温度情報に関してゲート電力比制御信号およびＤＣゲート電源電圧を設定するように構成されている。
【００２２】
本発明に係る駆動回路の可能な実施形態では、第１の電力スイッチの少なくとも１つのランプ生成回路と第２の電力スイッチの少なくとも１つのランプ生成回路との間に接続される電磁結合回路が、トリガ信号間のミラーリングを実行するように構成される。電磁結合回路は少なくとも１つの変圧器によって形成され、同一電力スイッチのランプ生成回路間の結合比１と、異なる電力スイッチのランプ生成回路間の結合比−１とを実現するように構成される。
【００２３】
本発明に係る駆動回路の可能な実施形態では、駆動回路は電磁結合回路の少なくとも１つの巻線上のタップと、タップに接続されるキャッピングダイオードを備える少なくとも１つのトリガ回路とを備える。この追加のタップは、０．５〜１の結合比の単巻変圧器機能を形成する。電磁結合回路は上記結合比に対して、電力スイッチの制御電極に最大電圧オーバースウェイ値を定義するように構成される。電磁結合回路およびキャッピングダイオードは、キャッピングダイオードを介して駆動エネルギーの少なくとも一部をＤＣゲート供給回路に戻すように構成される。
【００２４】
本発明に係る駆動回路の可能な実施形態では、駆動回路は微分回路と磁気トリガ回路を備える。微分回路は、入力信号を受信しパルス信号を生成するように構成される。パルス信号は活性状態と不活性状態との間で切り換わり、追加の増幅なしで磁気トリガ回路を通じてトリガスイッチを制御するように構成される。第１のパルス信号の値は、入力信号のオン状態の間、少なくとも入力信号の各立ち上がりエッジに応答して所定の期間、活性状態に設定される。第２のパルス信号の値は、入力信号のオフ状態の間、少なくとも入力信号の各立ち下がりエッジに応答して、所定の期間、活性状態に設定される。最小限の駆動電力消費を確保するため、所定の時間は所定値であるか、あるいは電力スイッチ状態情報に関して同時に定義される。電磁結合回路の追加の巻線は電力スイッチ状態情報を生成するように構成される。磁気トリガ回路は少なくとも１つの変圧器を備え、第１のパルス信号の奇数の状態変化毎に、第１の電力スイッチを制御する第１のトリガスイッチと第２の電力スイッチを制御する第２のトリガスイッチとをオンし、第１のパルス信号の偶数の状態変化毎に、第１の電力スイッチを制御する第２のトリガスイッチと第２の電力スイッチを制御する第１のトリガスイッチとをオンし、パルス信号のいずれも活性状態にないときにすべてのトリガスイッチをオフに保持するように構成される。
【００２５】
本発明に係る駆動回路の可能な実施形態では、駆動回路は、トリガスイッチのいずれもオンでないときに電力スイッチの導電状態の変化を防止するように構成される少なくとも２つの双安定回路を備える。
【００２６】
本発明に係る駆動回路の可能な実施形態では、駆動回路は、磁気トリガ回路からの信号を通じて受信した停止情報に応答して電力スイッチをオフにするように構成される少なくとも１つの停止回路を備える。
【００２７】
本発明に係る駆動回路の可能な実施形態では、少なくとも１つのトリガ回路はダイオードを備える。上記ダイオードはＤＣゲート供給回路と第２のトリガスイッチとの間、またはＤＣゲート供給回路と第１のトリガスイッチとの間に接続することができる。
【００２８】
本発明に係る駆動回路の可能な実施形態では、微分回路および磁気トリガ回路は、同一の駆動回路内でフルブリッジに接続される少なくとも４つの電力スイッチを駆動する。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る電圧制御電力スイッチの駆動回路の可能な実施形態のブロック図である。
【図２】駆動回路のミラーリング機能を示す図である。
【図３】本発明に係る電圧制御電力スイッチを駆動する方法の可能な実施形態のフローチャートである。
【図４】本発明に係る駆動回路の可能な実施形態の回路図である。
【図５】本発明に係る微分回路の動作を示す信号図である。
【図６】本発明に係るランプ生成回路の動作を示す信号図である。
【図７】本発明に係る駆動回路の駆動エネルギー消費量低減を示す信号図である。
【図８】本発明に係る駆動回路の電力供給の可能な実施形態の回路図である。
【図９】本発明に係る駆動回路の電力供給動作を示す信号図である。
【図１０】本発明に係るインターロック遅延依存を示す信号図である。
【図１１】本発明に係る温度影響適合回路の可能な実施形態の回路図である。
【図１２】本発明に係る温度影響適合回路の動作を示す信号図である。
【図１３ａ】電力スイッチのオン中に帰還するエネルギーに関する電流の流れ流を示す図である。
【図１３ｂ】電力スイッチのオン中に帰還するエネルギーに関する電流の流れ流を示す図である。
【図１３ｃ】電力スイッチのオン中に帰還するエネルギーに関する電流の流れ流を示す図である。
【図１３ｄ】電力スイッチのオン中に帰還するエネルギーに関する電流の流れ流を示す図である。
【図１４ａ】電力スイッチのオフ中に帰還するエネルギーに関する電流の流れ流を示す図である。
【図１４ｂ】電力スイッチのオフ中に帰還するエネルギーに関する電流の流れ流を示す図である。
【図１４ｃ】電力スイッチのオフ中に帰還するエネルギーに関する電流の流れ流を示す図である。
【図１４ｄ】電力スイッチのオフ中に帰還するエネルギーに関する電流の流れ流を示す図である。
【図１５】ＢＪＴを駆動する本発明に係る駆動回路の可能な実施形態の回路図である。
【図１６】通常オフのＪＦＥＴを駆動する本発明に係る駆動回路の可能な実施形態の回路図である。
【図１７】図１４〜１５に示す本発明に係る駆動回路の動作を示す信号図である。
【図１８】図１４〜１５に示す本発明に係る駆動回路の動作を示す信号図である。
【図１９】通常オンのＪＦＥＴを駆動する本発明に係る駆動回路の可能な実施形態の回路図である。
【図２０】ＳｉＣＦＥＴを駆動する本発明に係る駆動回路の可能な実施形態の回路図である。
【図２１】図１９に示す本発明に係る駆動回路の動作を示す信号図である。
【図２２】本発明に係る直列接続電力スイッチの回路図である。
【図２３】２つのハーフブリッジを駆動する本発明に係る駆動回路の回路図である。
【図２４】現状技術のドライバを示す図である。
【図２５】現状技術のドライバを示す図である。
【図２６】現状技術のドライバを示す図である。
【図２７】現状技術のドライバを示す図である。
【発明を実施するための形態】
【００３０】
以下、添付図面を参照して、少なくとも１つの電圧制御電力スイッチを駆動する方法および回路の可能な実施形態を説明する。
図１に示すように、電力スイッチＰＴ１、ＰＴ２のオン状態間でゼロ近傍インターロック遅延（ＮＺＩＤ）を有するハーフブリッジ接続電気制御電力スイッチＰＴ１、ＰＴ２を駆動する本発明に係る駆動回路１が提供される。インターロック遅延ＩＤは、電力スイッチＰＴ１，ＰＴ２の相互誘導を防止するため、第１の電力スイッチＰＴ１から第２の電力スイッチＰＴ２へ、そして第２の電力スイッチＰＴ２から第１の電力スイッチＰＴ１への負荷のスイッチング間に必要とされる時間間隔として知られる。インターロック遅延ＩＤ期間中、ボディダイオードＤＢは負荷電流ＩＬを伝導させる。ボディダイオードＤＢは電力スイッチＰＴ１、ＰＴ２の寄生ダイオード、あるいは電力スイッチＰＴ１またはＰＴ２に並列に接続されるダイオードである、ボディダイオードＤＢは電力スイッチＰＴ１またはＰＴ２のソースドレイン方向に伝導させる。負荷電流ＩＬにより、電荷担体がボディダイオードＤＢ内で生成される。これらの電荷担体は、一方の電力スイッチＰＴ１またはＰＴ２が、他方の電力スイッチＰＴ２またはＰＴ１のボディダイオードＤＢからの負荷電流ＩＬを上回る不所望の電流スパイクを引き起こす。１００ナノ秒未満のインターロック遅延ＩＤはボディダイオードＤＢで生成される電荷担体の量に影響を及ぼす。インターロック遅延ＩＤが短いほど、生じる時間がないために、生成される電荷担体の量は少なくなる。約１０ナノ秒〜１５ナノ秒のインターロック遅延ＩＤ値未満では、電荷担体がボディダイオードＤＢ上に現れない。ゼロ近傍インターロック（ＮＺＩＤ）という用語は、ボディダイオードＤＢ内に電荷担体が発生しないほど短時間のインターロック遅延を指す。
【００３１】
負荷はハーフブリッジＨＢの出力に接続することができる。ハーフブリッジＨＢは第１の電力スイッチＰＴ１と第２の電力スイッチＰＴ２によって形成される。電力スイッチＰＴ１，ＰＴ２は単独のスイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ、ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎ、あるいは、並列、直列、またはその組み合わせのいずれにせよ任意の相互接続によって連結される複数の上記スイッチ素子とすることができる。スイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ、ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎはＳｉ、ＳｉＣ、ＧａＮ、…などの半導体ベースの電気制御スイッチ素子、たとえばＭＯＳＦＥＴ、ＢＪＴ、ＪＦＥＴ、またはＩＧＢＴなどのそれらの組み合わせとすることができる。図４に示すように、各電力スイッチＰＴ１，ＰＴ２はＦＥＴセルＦＣと上記ボディダイオードＤＢから成る。ボディダイオードが各自の電力スイッチＰＴ１、ＰＴ２に組み込まれない場合、追加のダイオードが各電力スイッチＰＴ１、ＰＴ２と並列に接続されるため、ボディダイオードＤＢは図１２に示されるようにソース−ドレイン方向に伝達する。
【００３２】
図１に示す駆動回路１は入力信号Ａを受信する。入力信号Ａはたとえばパルス幅変調（ＰＷＭ）信号またはパルス密度変調（ＰＤＭ）信号とすることができる。駆動回路１は、入力信号Ａの各立ち上がりエッジおよび立ち下がりエッジに応答してオン状態とオフ状態間で切り換わる少なくとも１つの第１の駆動信号Ｊ１および少なくとも１つの第２の駆動信号Ｊ２を生成する。図１に示す実施形態では、第１の駆動信号Ｊ１が第１の電力スイッチＰＴ１を制御し、第２の駆動信号Ｊ２が第２の電力スイッチＰＴ２を制御する。第１の電力スイッチＰＴ１を形成する各スイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎは駆動信号Ｊ１で駆動され、電力スイッチＰＴ２を形成する各スイッチ素子ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎは第２の駆動信号Ｊ２で駆動される。駆動信号Ｊ１，Ｊ２のオン状態値は対応する電力スイッチＰＴ１またはＰＴ２をオンに保持する。駆動信号Ｊ１，Ｊ２のオフ状態値は対応する電力スイッチＰＴ１またはＰＴ２をオフに保持する。
【００３３】
駆動回路１の機能は、図２のＳｉＭＯＳＦＥＴ電力スイッチＰＴ１，ＰＴ２から成るハーフブリッジＨＢのソフトスイッチとハードスイッチの例として例示の時間曲線によって実証され、左側のスイッチ波形はソフトスイッチングを締めし、右側のスイッチ波形はハードスイッチングを示す。ソフトスイッチングは、負荷電流ＩＬが第１の電力スイッチＰＴ１から第２の電力スイッチＰＴ２に伝達される際に行われ、ハードスイッチングは、負荷電流ＩＬが第２の電力スイッチＰＴ２から第１の電力スイッチＰＴ１に伝達される際に行われる。図２の可能な実施形態では、第１の駆動信号Ｊ１が対応する第１の電力スイッチＰＴ１を制御し、第２の駆動信号Ｊ２が対応する第２の電力スイッチＰＴ２を制御する。
【００３４】
図２の実施形態では、正ＤＣゲート供給電圧ＶＧ＋は駆動信号Ｊ１，Ｊ２のオン状態値を表す。駆動信号Ｊ１，Ｊ２のオン状態値の間、対応する電力スイッチＰＴ１、ＰＴ２はオーム領域で深く導通状態にあるため、オンに切り換えられる。負ＤＣゲート供給電圧ＶＧ−は駆動信号Ｊ１，Ｊ２のオフ状態値を表す。駆動信号Ｊ１，Ｊ２のオフ状態値の時間の間、対応する電力スイッチＰＴ１、ＰＴ２は遮断領域内で深い状態となっており、したがってスイッチがオフに切り換えられる。遮断領域は電力スイッチＰＴの制御電極に印加される電圧の電圧範囲を表し、各電力スイッチＰＴが導通しないように確保する。
【００３５】
入力信号Ａの高値中、第１の駆動信号Ｊ１のオン状態値は第１の電力スイッチＰＴ１をオンに保持し、第２の駆動信号Ｊ２のオフ状態値は第２の電力スイッチＰＴ２をオフに保持する。図２の実施形態では、駆動信号Ｊ１，Ｊ２のオン状態値は正ＤＣゲート供給電圧ＶＧ＋であり、駆動信号Ｊ１，Ｊ２のオフ状態値は負ＤＣゲート供給電圧ＶＧ−である。
【００３６】
入力信号Ａの段階的変化とそれに続く高・低伝搬遅延ｔＨＬｐｄの後、駆動信号Ｊ１，Ｊ２は電圧値を切り換え始める。第１の駆動信号Ｊ１はオン状態電圧から値を減少させ始める。駆動信号Ｊ１が負荷電流閾値電圧Ｖｔｈ＠ＩＬに達するまで、第１の電力スイッチＰＴ１はオーム領域にとどまる。この時点で、第１の電力スイッチＰＴ１は活性領域に入り、オフに切り換わり始める。第１の電力スイッチＰＴ１のドレイン−ソース電圧は、電源電圧ＰＯＷＥＲ＋とＰＯＷＥＲ−の総計によって定義されるＤＣリンク電圧へと急速に増大する。
【００３７】
この電圧変化により、第１の電力スイッチＰＴ１のドレインソース電圧がＤＣリンク電圧の値に増大するまで、第１の駆動信号Ｊ１の値を一定に保持する第１の電力スイッチＰＴ１のドレインゲート容量ＣＧＤを通る電流が生じる。この効果はいわゆるミラー効果として知られ、ドレインソース電圧の変化が第２の電力スイッチＰＴ２で発生する際に第２の駆動信号Ｊ２でも同時に現れる。第２の電力スイッチＰＴ２はしばらくの間、遮断領域に深くとどまり、第２の電力スイッチＰＴ２の状態には影響を及ぼさない。電力スイッチＰＴ１，ＰＴ２の電圧遷移終了後、第１の駆動電圧Ｊ１は減少し続ける。第１の駆動電圧Ｊ１の低下と同時に、第１の電力スイッチＰＴ１を流れる電流は減少し始め、第１の駆動電圧Ｊ１が閾値電圧Ｖｔｈと等しくなるとき０Ａの値まで低下する。第１のスイッチＰＴ１はオフである。第１の駆動電圧Ｊ１は第１の電力スイッチＰＴ１の状態にさらなる影響を及ぼすことなく減少し続ける。第２の駆動電圧Ｊ２はまだ遮断領域にいて、閾値電圧Ｖｔｈに達するまでこのようにとどまるため、電力スイッチＰＴ１，ＰＴ２はいずれもインターロック遅延ＩＤ時間の間、同時にオフになる。
【００３８】
インターロック遅延ＩＤ時間は駆動信号Ｊ１，Ｊ２のミラーリングによって自動的に生成されるため、極めて短時間で安定している。駆動信号Ｊ１，Ｊ２は少なくとも遷移時間ｔｔ、ミラーリング電圧値Ｖｍに対してミラーリングされる。遷移時間ｔｔは、両駆動信号Ｊ１，Ｊ２が電力スイッチＰＴ１，ＰＴ２の負荷電流閾値電圧Ｖｔｈ＠ＩＬよりも低い時間間隔を表し、これは電力スイッチＰＴ１，ＰＴ２の閾値電圧Ｖｔｈよりも低いミラーリング電圧Ｖｍによって確保される。したがって、ミラーリング電圧Ｖｍはいわゆる遮断領域内にある。遮断領域内で、電力スイッチＰＴ１，ＰＴ２はオフになる。
【００３９】
駆動信号Ｊ１，Ｊ２とミラー電圧Ｖｍの勾配がインターロック遅延ＩＤ値を定義する。勾配が大きいほどインターロック遅延ＩＤは短くなり、その逆もまた成り立つ。インターロック遅延ＩＤ値は安定状態を保ちつつ４ナノ秒にまで達することができる。インターロック遅延ＩＤ調節にとって最も重要なパラメータはミラー電圧Ｖｍである。ミラーリング電圧Ｖｍの値は、図８に示すゲート供給スイッチ回路１０を介して制御可能なＤＣゲート供給電圧ＶＧ＋，ＶＧ−間の中間電圧として定義されるため調節可能である。この短時間のインターロック遅延ＩＤは電力スイッチＰＴ１，ＰＴ２の相互誘導を防止する。
【００４０】
第２の駆動電圧Ｊ２が閾値電圧Ｖｔｈから負荷電流閾値電圧Ｖｔｈ＠ＩＬまで値を上昇させる間、ボディダイオードＤＢからの負荷電流ＩＬが第２の電力スイッチＰＴ２のＦＥＴセルＦＣに伝達される。第２の電力スイッチＰＴ２はオンになる。第２の駆動電圧Ｊ２がさらに上昇すると、第２の電力スイッチＰＴ２はさらに深くオーム領域に押し込まれる。
【００４１】
駆動信号Ｊ１，Ｊ２の傾斜の整形は、図４に示すようにインダクタンスＬ１，Ｌ２で形成されるランプ生成回路６１，６２によって実行される。スイッチング時間ｔｓでは、駆動エネルギーの一部がインダクタンスＬ１，Ｌ２に蓄積される。スイッチング時間ｔｓは、駆動信号Ｊ１またはＪ２がオン状態電圧から負ＤＣゲート供給電圧ＶＧ−まで値が変化する時間、あるいはオフ状態電圧から正ＤＣゲート供給電圧ＶＧ＋まで値が変化する時間として定義される。蓄積されたエネルギーはオーバースウェイを引き起こすことによって負ＤＣゲート供給電圧ＶＧ−下の第１の駆動信号Ｊ１の勾配と正ＤＣゲート供給電圧ＶＧ＋上の第２の駆動信号Ｊ２の勾配を延長させる。図４に示す実施形態でのオーバースウェイの大きさＶＯＳ＋，ＶＯＳ−は制動レジスタＲ１，Ｒ２によって定義される。オーバースウェイ後、第２の駆動電圧Ｊ２は正ＤＣゲート供給電圧ＶＧ＋のレベルで安定を保ち、第１の駆動電圧Ｊ１は負ＤＣゲート供給電圧ＶＧ−のレベルで安定を保つため、第２の電力スイッチＰＴ２はオンに切り換わったままで、第１の電力スイッチＰＴ１はオフに切り換わったままである。
【００４２】
図２の右の波形として示されるスイッチングの場合、駆動信号Ｊ１，Ｊ２は低−高伝搬遅延ｔＬＨｐｄで入力信号Ａの立ち上がりエッジに応答する。第２の駆動信号Ｊ２はオン状態電圧から値が減少し始める。負荷電流閾値電圧Ｖｔｈ＠ＩＬから閾値電圧Ｖｔｈまでの電圧範囲で、第２の電力スイッチＰＴ２のボディダイオードは電力スイッチＰＴ２のＦＥＴセルからの負荷電流ＩＬを上回る。電力スイッチＰＴ１，ＰＴ２の導電状態は、上昇する第１の駆動信号Ｊ１が閾値電圧Ｖｔｈ−に達するまでインターロック遅延ＩＤの間変化しない。
【００４３】
ミラーリング電圧Ｖｍと駆動信号Ｊ１，Ｊ２のインダクタンスＬ１，Ｌ２によって定義される勾配は変化しないままであるため、インターロック遅延ＩＤの値は図２の左側の波形として示されるソフトスイッチングの場合と同じである。第２の電力スイッチＰＴ２のボディダイオードＤＢを流れる電流にもかかわらず、インターロック遅延ＩＤの小さな値により電荷担体の発生が防止される。したがって、ボディダイオードＤＢは、電力スイッチＰＴ１が負荷電流ＩＬを上回る間、逆回復作用なしで理想的なダイオードとして動作する。第１の駆動信号Ｊ１が負荷電流閾値電圧Ｖｔｈ＠ＩＬに達すると、負荷電流ＩＬの追い越しは終了する。
【００４４】
ミラー効果が発生する。第２の電力スイッチＰＴ２でのドレインソース電圧がＤＣリンク電圧まで上昇し、第１の電力スイッチＰＴ１でのドレインソース電圧がＩＬ＊Ｒｄｓ＿ｏｎＰＴ１まで低下するまで、駆動信号Ｊ１，Ｊ２の値は変化しないままである。第１の電力スイッチＰＴ１のオン抵抗Ｒｄｓ＿ｏｎＰＴ１はオンに切り換わった電力スイッチＰＴ１のドレインソース抵抗である。第１の駆動電圧Ｊ１が上昇すると、第１の電力スイッチＰＴ１がより深くオーム領域に押し込まれる。スイッチング時間ｔｓ内に蓄積されたエネルギーはオーバースウェイを引き起こすことによって、ＤＣゲート供給電圧ＶＧ−下の第２の駆動信号Ｊ２の勾配とＤＣゲート供給電圧ＶＧ＋上の第１の駆動信号Ｊ１の勾配を延長させる。信号オーバースウェイ後、第１の駆動電圧Ｊ１は正ＤＣゲート供給電圧ＶＧ＋の値で安定を保ち、第２の駆動電圧Ｊ２の値は負ＤＣゲート供給電圧ＶＧ−の値で安定を保つため、第１の電力スイッチＰＴ１はオンに切り換わったまま、第２の電力スイッチＰＴ２はオフに切り換わったままである。
【００４５】
本発明に係る伝搬遅延ｔＨＬｐｄとｔＬＨｐｄの起こり得る差はインターロック遅延ＩＤ値に全く影響を及ぼさない。入力されたＰＷＭ信号Ａに対する出力ＰＷＭ信号ＫのＰＷＭ比の値にのみ影響を及ぼす。
【００４６】
図３は、本発明に係る電力スイッチＰＴ１，ＰＴ２のオン状態間でゼロ近傍インターロック遅延ＮＺＩＤを有するようにハーフブリッジＨＢを駆動する方法の可能な実施形態を示すフローチャートである。
【００４７】
第１のステップＳ１では、トリガ信号Ｆ１，Ｆ２が生成される。第１のトリガ信号Ｆは入力信号Ａの奇数の各段階的変化に応答してオン電圧状態から正ＤＣゲート供給電圧ＶＧ＋へ段階的に値を変化させると同時に、第２のトリガ信号Ｆ２は入力信号の偶数の各段階的変化に応答してオフ電圧状態から負ＤＣゲート供給電圧（ＶＧ−）へ段階的に値を変化させる。
【００４８】
第２のステップＳ２では、トリガ信号Ｆ１，Ｆ２の駆動信号Ｊ１，Ｊ２への整形が実行される。駆動信号Ｊ１，Ｊ２は、対応する電力スイッチＰＴ１，ＰＴ２をオン状態とオフ状態間で切り換える。駆動信号Ｊ１，Ｊ２は、少なくとも遷移時間ｔｔ内にミラーリング電圧Ｖｍに沿って相互に対してミラーリングされる。ミラーリング電圧値Ｖｍは、両電力スイッチＰＴ１，ＰＴ２を遮断領域内に確保するため電力スイッチＰＴ１，ＰＴ２の制御電極に印加される電圧値である。遷移時間ｔｔは、いずれの電力スイッチＰＴ１、ＰＴ２もいわゆるオーム領域にない時間として定義される。電力スイッチは、制御電極に印加される、負荷電流ＩＬの伝導を確保するのに必要とされるよりも大きな駆動信号（Ｊ１またはＪ２）によって駆動されるときにオーム領域に入る。ＢＪＴトランジスタの場合、この領域は飽和と称される。
【００４９】
ＳｉＭＯＳＦＥＴを駆動する本発明に係る駆動回路１の可能な実施形態を図４に示す。図４の駆動回路１は微分回路４、磁気トリガ回路Ｔ１、トリガ回路５１，５２、ランプ生成回路６１，６２、電磁結合回路Ｔ３、レジスタＲ１，Ｒ２を備える。
【００５０】
駆動回路１の入力信号Ａは、パルス信号Ｂ，Ｃを生成する微分回路４に接続される。パルス信号Ｂ，Ｃの波形は、図５の第２および第３の時間曲線の信号図として示される。パルス信号Ｂのパルスは入力信号Ａの立ち上がりエッジに応答して生成され、パルス信号Ｃのパルスは入力信号Ａの立ち下がりエッジに応答して生成される。これらのパルスの持続期間は、予め決定されるか、あるいは電力スイッチ状態情報ＩＴ３による動作と共に定義される確定時間ｔｅと等しい。駆動信号Ｊ１，Ｊ２の電圧ドリフトを回避するため、微分回路４は、前回のパルスと同じ極性で維持パルスを生成することができる。維持パルスは特に０％または１００％デューティサイクルの場合に無限時間、駆動信号Ｊ１，Ｊ２を安定して維持することができる。維持パルスは図５の第２の時間曲線でパルス信号Ｂに示される。パルス信号Ｂ，Ｃの各パルスは微分回路４内で、追加の増幅なしにパルス信号Ｂ，Ｃが磁気トリガ回路Ｔ１を通じてトリガスイッチＱ１，Ｑ２を制御できるほど高い値に増幅される。
【００５１】
磁気トリガ回路Ｔ１は、１つの一次巻線と４つの二次巻線とを有する変圧器を備える。一次巻線の各側はパルス信号ＢまたはＣを受信するように接続され、各二次巻線はトリガ回路５１，５２の一方のトリガトランジスタＱ１またはＱ２に接続される。磁気トリガ回路Ｔ１はパルス信号Ｂ，Ｃを、対応するトリガスイッチＱ１またはＱ２のバイポーラ閾値電圧ＶｔｈＱ１，ＶｔｈＱ２よりも高い大きさＶｔｒ１，Ｖｔｒ２を有するバイポーラトリガ信号ＢＣに変換する。磁気トリガ回路Ｔ１の性質により、減磁オーバースウェイＶＯＳ１，ＶＯＳ２値は確実にバイポーラ閾値電圧ＶｔｈＱ１，ＶｔｈＱ２よりも低くなる。バイポーラトリガ信号ＢＣの論理的波形は図５の第４の時間曲線として示され、バイポーラトリガ信号ＢＣの実際の波形は図５の第５の時間曲線として示される。磁気トリガ回路Ｔ１の巻線配向は、パルス信号Ｂの活性状態が第１のトリガ回路５１の第１のトリガトランジスタＱ１と第２のトリガ回路５２の第２のトリガトランジスタＱ２とを同時にオンにすると同時に、パルス信号Ｃの活性状態が第１のトリガ回路５１の第２のトリガトランジスタＱ２と第２のトリガ回路５２の第１のトリガトランジスタＱ１とを同時にオンにすることを確保するように設定される。
【００５２】
トリガスイッチＱ１，Ｑ２は任意の電気制御スイッチ素子または電気制御スイッチ素子の組み合わせとすることができる。トリガスイッチＱ１，Ｑ２は直列接続され、ＤＣゲート供給回路を介して電力を供給される。第１のトリガスイッチＱ１はトリガスイッチＱ１，Ｑ２の共有点を正ＤＣゲート供給電圧ＶＧ＋に接続する。第２のトリガスイッチＱ２はトリガスイッチＱ１，Ｑ２の共有点を負ＤＣゲート供給電圧ＶＧ−に接続する。第１のトリガ回路５１のトリガスイッチＱ１，Ｑ２の共有点での電圧は第１のトリガ信号Ｆ１である。第２のトリガ回路５２のトリガスイッチＱ１，Ｑ２の共有点での電圧は第２のトリガ信号Ｆ２を形成する。第１のトリガ信号Ｆ１は図５の第６の時間曲線として示され、第２のトリガ信号Ｆ２は図５の第７の時間曲線として示される。正ＤＣゲート供給電圧ＶＧ＋はトリガ信号Ｆ１，Ｆ２のオン状態電圧を表し、負ＤＣゲート供給電圧ＶＧ−はトリガ信号Ｆ１，Ｆ２のオフ状態電圧を表す。トリガ信号Ｆ１，Ｆ２はいずれもセキュリティ抵抗ＲｏｆｆによってＤＣゲート供給電圧ＶＧＮＤに接地される。第１のトリガ回路５１の第１のトリガスイッチＱ１と第２のトリガ回路５２の第２のトリガスイッチＱ２とのスイッチングの同時性が磁気トリガ回路Ｔ１によって保証されることにより、補完的な第１のトリガ信号Ｆ１のオンと第２のトリガ信号Ｆ２のオフが確保される。また、第１のトリガ回路５１の第２のトリガスイッチＱ２と第２のトリガ回路５２の第１のトリガスイッチＱ１とのスイッチングの同時性が磁気トリガ回路Ｔ１によって保証されることにより、補完的な第２のトリガ信号Ｆ２のオンと第１のトリガ信号Ｆ１のオフが確保される。
【００５３】
トリガ回路５１，５２はいずれもＤＣゲート供給回路７を含む。ＤＣゲート供給回路７はＤＣゲート供給電圧ＶＧ＋、ＶＧ−、ＶＧＮＤをトリガスイッチＱ１，Ｑ２に供給する。第１のエネルギーＥ１は第１のトリガ回路５１のＤＣ供給回路７に電力を供給し、第２のエネルギーＥ２は第２のトリガ回路５２のＤＣ供給回路７に電力を供給する。
【００５４】
セキュリティ抵抗Ｒｏｆｆは、制御電極Ｇの電圧が０Ｖになるように確保して、通常はオフ型のすべて電力スイッチＰＴ１，ＰＴ２がオフに切り換えられ、電力スイッチＰＴ１、ＰＴ２のオフがバイポーラパルス信号ＢＣの存在しないときに実行されるように確保する。セキュリティ抵抗Ｒｏｆｆによって、不活性バイポーラパルス信号ＢＣ時にトリガ信号Ｆ１，Ｆ２の電圧降下が生じる。維持パルスはトリガ信号Ｆ１，Ｆ２の低下した電圧値を先の値に戻す。
【００５５】
第１のトリガ信号Ｆ１から第１の駆動信号Ｊ１への変換は、インダクタＬ１を備えるエネルギーバッファ素子によって形成される対応する第１のランプ生成回路６１によって実行される。第２のトリガ信号Ｆ２から第２の駆動信号Ｊ２への変換は、インダクタＬ２を備えるエネルギーバッファ素子によって形成される対応する第２のランプ生成回路６２によって実行される。第１の駆動信号Ｊ１は第１の電力スイッチＰＴ１の制御電極Ｇに印加され、第２の駆動信号Ｊ２は第２の電力スイッチＰＴ２の制御電極Ｇに印加される。トリガ信号Ｆ１，Ｆ２から対応する駆動信号Ｊ１，Ｊ２への上述の変換により、トリガ信号Ｆ１またはＦ２の積分と対応する駆動信号Ｊ１またはＪ２の積分に差が生じる。第１の駆動信号Ｊ１と電圧差領域ＡＶＤは図６の第６の時間曲線として示される。トリガ信号Ｆ１またはＦ２の段階的変化によって、対応するインダクタＬ１またはＬ２に電圧差が生じ、トリガ信号Ｆ１またはＦ２の段階的変化の電圧差の最大値はスイッチング時間ｔｓ内に０Ｖまで低下する。したがって、対応するインダクタＬ１，Ｌ２を通る電流ＩＬ１，ＩＬ２は上昇し始め、スイッチング時間ｔｓ後、最大値に達する。電流ＩＬ１，ＩＬ２の最大値は、電圧差領域ＡＶＤと対応するインダクタＬ１またはＬ２とによって定義される。インダクタ電流ＩＬ１は図６の第５の曲線として示される。
【００５６】
対応する電流ＩＬ１，ＩＬ２によりインダクタＬ１，Ｌ２に蓄積されるエネルギーは、対応する駆動信号Ｊ１またはＪ２にオーバースウェイを生成する。オーバースウェイ後の対応する駆動信号Ｊ１，Ｊ２の上昇を防ぐため、第１のレジスタＲ１は第１のランプ生成回路６１に並列に接続され、第２のレジスタＲ２は第２のランプ生成回路６２に並列に接続される。レジスタ電流ＩＲ１は図６の第４の曲線として示される。
【００５７】
駆動信号Ｊ１，Ｊ２の正確なミラーリングを確保するため、トリガ電圧Ｆ１と第１の駆動電圧Ｊ１間の電圧差とトリガ電圧Ｆ２と第２の駆動電圧Ｊ２間の電圧差のミラーリングは電磁結合回路Ｔ３によって実行される。図４の可能な実施形態では、電磁結合回路Ｔ３は、第１のランプ生成回路６１に並列に接続される一次巻線と第２のランプ生成回路６２に並列に接続される二次巻線とを有する１つの変圧器によって形成される。一次巻線対二次巻線比は−１である。ミラーリングは、両トリガ回路５１，５２のトリガスイッチＱ１またはＱ２の一方が任意の方向に導通する期間、電磁結合回路Ｔ３の巻線を通じて等価電流Ｉｅｑによって実行される。インダクタＬ１，Ｌ２の等しいインダクタンス値とレジスタＲ１，Ｒ２の等しい抵抗値によって、電磁結合回路Ｔ３を流れる等価電流Ｉｅｑが減少する。
【００５８】
電磁結合回路Ｔ３の追加の巻線を通じて、確定状態情報Ｉｎｆｅは微分回路４に伝達される。追加の巻線は、確定状態情報Ｉｎｆｅを同時に形成するランプ生成回路６１，６２上の電圧を表す。よって、確定状態情報は、対応する電力スイッチＰＴ１またはＰＴ２の現在のスイッチ状態を標示するものである。スイッチング状態に関する重要な情報は、確定状態情報Ｉｎｆｅが最大値に達した後、０に達する時間ｔＩｅである。時間ｔＩｅよりも長い確定時間ｔｅを有することによって、スイッチングの実行に必要な駆動エネルギーＥＬ１またはＥＬ２は、確定時間ｔｅが時間ｔＩｅよりも短いときに比べて高くなる。時間ｔＩｅ後のオーバースウェイ値は駆動信号Ｊ１，Ｊ２のオーバースウェイを表す。確定時間ｔｅを短縮することによって、オーバースウェイは対応するレジスタＲ１，Ｒ２を設けずに適切な範囲に保持することができる。図７は、左側の長い確定時間ｔｅと右側の短い確定時間ｔｅとの比較を示す。図７の第１の時間曲線は、印をつけた確定時間ｔｅを伴うバイポーラパルス信号ＢＣを示す。図７の第２の時間曲線は第１のトリガ信号Ｆ１を示す。図７の第３の時間曲線は印をつけた時間ｔＩｅを伴う確定時間情報Ｉｎｆｅを示す。図７の第４の時間曲線は印をつけた駆動エネルギーＥＬ１を伴う電流ＩＬ１を示す。図７の第５の時間曲線は第１の駆動信号Ｊ１を示す。
【００５９】
電力スイッチＰＴ１，ＰＴ２を駆動するエネルギーは図８に示すような電力回路１３を介して供給される。電力回路１３は少なくとも供給スイッチ回路１０と電源磁気回路Ｔ２を備える。ゲートスイッチ回路１０は、ゲート電力比制御信号Ｍによって定義される比でスイッチＳＷ１を使用しゲート電源電圧Ｎを切り換えることによって信号Ｏを生成する。結合コンデンサＣ５は電源磁気回路Ｔ２の飽和を防止する。信号Ｏは電磁結合回路Ｔ２を通じてＤＣゲート供給回路７に伝達されるエネルギーＥＴ２を担持する。信号Ｏの振幅はゲート電源電圧Ｎの大きさによって定義される。信号ＯのＰＷＭ比はゲート電力比制御信号Ｍのデューティサイクルによって定義される。ゲート電力比制御信号Ｍの大きなデューティサイクルは同時に正ＤＣゲート供給電圧ＶＧ＋を低下させ負ＤＣゲート供給電圧ＶＧ−を上昇させ、逆にゲート電力比制御信号Ｍの小さなデューティサイクルは同時に正ＤＣゲート供給電圧ＶＧ＋を上昇させ負ＤＣゲート供給電圧ＶＧ−を低下させる。これは、信号Ｏの正電圧積分領域Φ１，Φ２と負電圧積分領域Φ１´，Φ２´を適切に均等化する電源磁気回路Ｔ２によって確保される。信号Ｏの振幅とＰＷＭ比はＤＣゲート供給電圧ＶＧ＋，ＶＧ−の値を定義する。ＤＣゲート供給電圧ＶＧ＋，ＶＧ−の値はいずれもゲート電源電圧Ｎに線形従属する。
【００６０】
明らかに、ゲート電力比信号Ｍとゲート電源電圧Ｎの値を制御することによって、ＤＣゲート供給電圧ＶＧ＋，ＶＧ−を調整することができる。
図９は、ＤＣゲート供給電圧ＶＧ＋，ＶＧ−を設定する２つの例の時間図である。いずれの例も点線で別々に示されている。点線の左側には、ゲート電力比信号Ｍの大きなデューティサイクルとゲート電源電圧Ｎの高い値の例が示されている。点線の右側には、ゲート電力比信号Ｍの小さなデューティサイクルとゲート電源電圧Ｎの低い値の例が示されている。図９の第１の時間曲線はゲート電力比信号Ｍを示し、図９の第２の時間曲線はゲート電源電圧Ｎを示し、図９の第３の時間曲線は対応するゲート電力比信号Ｍと対応するゲート電源電圧Ｎの応答としてＤＣゲート供給電圧ＶＧ＋，ＶＧ−を示した信号Ｏを示す。
【００６１】
ＤＣゲート供給回路７の詳細を図８に示す。各ＤＣゲート供給電圧ＶＧ１＋、ＶＧ＋、ＶＧ−、ＶＧＮＤは１つの半波整流器Ｄ１、Ｄ２、またはＤ３と対応する平滑コンデンサＣ１、Ｃ２、またはＣ３とで生成される。ＤＣゲート供給電圧ＶＧ＋，ＶＧ−は同じ巻線を通じて電力を供給される。ＤＣゲート供給電圧ＶＧ１＋を生成するため、電源磁気回路Ｔ２の対応する二次巻線に追加のタップＴ´が使用される。
【００６２】
電源磁気回路Ｔ２の二次巻線によって出力される信号Ｏの電圧は停止情報ＩｎｆＳＤの定義に使用される。図９の第４の時間曲線に示すような可能な実施形態では、信号はゲート電力比制御信号Ｍを通じて生成されて、少なくとも信号Ｏの１期間、同一のＰＷＭ比での周波数変化を引き起こす。動作期間ｔｏｐは、停止回路８によって検出される停止期間ｔｓｄを低減させる。停止回路８の接続は図１５〜１６に示す。
【００６３】
ゲート電力比制御信号Ｍとゲート電源電圧Ｎの値を設定することによって、ＤＣゲートソース電圧ＶＧ＋，ＶＧ−と、ひいてはＤＣゲートソース電圧ＶＧ＋，ＶＧ−の平均電圧値、すなわちミラーリング電圧Ｖｍが定義される。ＤＣゲートソース電圧ＶＧ＋，ＶＧ−およびミラーリング電圧Ｖｍの設定は、ミラーリング電圧Ｖｍが閾値電圧Ｖｔｈ値未満でなければならないという条件によって制限される。ミラーリング電圧Ｖｍと閾値電圧Ｖｔｈ間の差が大きいほどインターロック遅延ＩＤ値は大きく、逆にミラーリング電圧Ｖｍと閾値電圧Ｖｔｈ間の差が小さいほどインターロック遅延ＩＤ値は小さい。可能な実施形態における図１０の駆動信号Ｊ１，Ｊ２の時間曲線は、ＤＣゲート供給電圧ＶＧ＋，ＶＧ−の２つの異なる値に対するインターロック遅延ＩＤの差を示すものである。
【００６４】
図１１は、電力スイッチＰＴ１，ＰＴ２の温度変化にかかわらず安定したインターロック遅延ＩＤを確保する回路の可能な実施形態を示す。温度上昇に伴い、図１２の第１の時間曲線に示されるように閾値電圧Ｖｔｈの低下が生じる。したがって、ミラーリング電圧Ｖｍは、電力スイッチＰＴ１，ＰＴ２の全温度範囲にわたって同じ電圧差で変化する必要がある。
【００６５】
図１１に示す可能な実施形態では、温度影響適合回路１１とＤＣ／ＤＣコンバータが電力回路１３に追加される。一定電圧差Ｖｄｉｆを達成するため、電力スイッチＰＴ１，ＰＴ２の接合部温度Ｔの変動にもかかわらず、温度影響適合回路１１はゲート電力比制御信号Ｍを調節して、ＤＣ／ＤＣコンバータ１２が温度情報ＩｎｆＴに関してゲート電源電圧Ｎを生成するようにＤＣ／ＤＣコンバータ１２を制御する。電圧差Ｖｄｉｆはミラーリング電圧Ｖｍと閾値電圧Ｖｔｈとの電圧差である。温度情報ＩｎｆＴは電力スイッチＰＴ１，ＰＴ２の接合部温度Ｔｊに関する情報を含む。
【００６６】
図１２の第１の時間曲線は、閾値電圧Ｖｔｈが接合部温度Ｔｊに依存する可能な例を示す。図１２の第２および第３の時間曲線は、接合部温度Ｔｊに対する温度情報ＩｎｆＴへの応答としてゲート電力比制御信号Ｍとゲート電源電圧Ｎを示している。図１２の第４の時間曲線は、電力スイッチＰＴ１，ＰＴ２の全接合部温度Ｔｊにわたって一定である一定電圧差Ｖｄｉｆと、そのような電圧差Ｖｄｉｆを保証する対応するＤＣゲート供給電圧ＶＧ＋，ＶＧ−を示す。
【００６７】
図１３ａ〜１３ｄの可能な実施形態では、第１の電力スイッチＰＴ１のオンのためのエネルギー帰還が示され、図１４ａ〜１４ｄでは、第１の電力スイッチＰＴ１のオフのためのエネルギー帰還が示される。第１の電力スイッチＰＴ１のエネルギー伝達に含まれる素子のみを示す。図１４ａ〜１４ｄの回路は、図４に示す実施形態の第１の電力スイッチＰＴ１を制御する駆動回路の部分に対して追加された追加のタップＴおよび追加のキャッピングダイオードＤ６とＤ７を有する。電磁結合回路Ｔ３は、第１のランプ生成回路６１のインダクタＬ１に接続される巻線に追加のタップＴを有し、単巻変圧器機能を形成する。タップＴの位置は第１の電力スイッチＰＴ１の制御電極Ｇに接続される巻線側に近く、０．５〜１の結合比Ｒｃ＜１を構成する。キャッピングダイオードＤ６はタップＴに接続されてＤＣゲート供給回路７のＤＣゲート供給電圧ＶＧ＋を受け取る。キャッピングダイオードＤ７は、ＤＣゲート供給回路７の負ＤＣゲート供給電圧ＶＧ−とタップＴとの間に接続される。
【００６８】
図１３ａに示す可能な実施形態では、確定時間ｔｅ間、トリガスイッチＱ１はオンに切り換わり、ゲート電流ＩＧ１が駆動エネルギーを平滑コンデンサＣ１からコンデンサＣＧＳに伝達する。ゲート電流ＩＧ１がインダクタＬ１を介して流れると、インダクタＬ１に蓄積されるエネルギー値はコンデンサＣＧＳに蓄積されるエネルギー値に等しくなる。トリガスイッチＱ１が図１３ｂに示すようにオフに切り換わった後も、ゲート電流ＩＧ１は確定時間ｔｅ内にインダクタＬ１に蓄積されたエネルギーのためにまだ流れ続ける。エネルギーはインダクタＬ１からコンデンサＣＧＳおよび平滑コンデンサＣ２に伝達される。平滑コンデンサＣ２に戻されるエネルギーの部分は、ＤＣ電源回路７に戻されるエネルギーの部分である。駆動信号Ｊ１の電圧値が結合比Ｒｃ＜１によって除算されるＤＣゲート供給電圧ＶＧ＋に達すると、ゲート電流ＩＧ１は０に低下し、まだインダクタＬ１に蓄積されているエネルギーは図１３ｃに示すようにキャッピングダイオードＤ６を通じてＤＣ電源回路７の平滑コンデンサＣ１，Ｃ２まで伝達される。インダクタＬ１内の全エネルギーが伝達された後、オーバースウェイによりコンデンサＣＧＳに蓄積されるエネルギーは図１３ｄに示すようにキャッピングダイオードＤ６を通じてＤＣゲート供給回路７の平滑コンデンサＣ１まで戻される。
【００６９】
図１４ａに示す可能な実施形態では、確定時間ｔｅの間、トリガスイッチＱ２はオンに切り換わり、ゲート電流ＩＧ１は平滑コンデンサＣ２からコンデンサＣＧＳへ駆動エネルギーを伝達する。ゲート電流ＩＧ１はインダクタＬ１を介して流れるため、インダクタＬ１に蓄積されるエネルギー値はコンデンサＣＧＳに蓄積されるエネルギー値に等しい。トリガスイッチＱ２が図１４ｂに示すようにオフに切り換わった後もゲート電流ＩＧ１は確定時間ｔｅの間、インダクタＬ１に蓄積されるエネルギーのためにまだ流れ続ける。エネルギーはインダクタＬ１からコンデンサＣＧＳおよび平滑コンデンサＣ１まで伝達される。平滑コンデンサＣ１に回帰するエネルギーの部分は、ＤＣ電源回路７に戻されるエネルギーである。駆動信号Ｊ１の電圧値が結合比Ｒｃ＜１によって除算されるＤＣゲート供給電圧ＶＧ＋に達すると、ゲート電流ＩＧ１は０に低下し、まだインダクタＬ１に蓄積されているエネルギーは図１４ｃに示すようにキャッピングダイオードＤ７を通じてＤＣ電源回路７の平滑コンデンサＣ１，Ｃ２まで伝達される。インダクタＬ１の全エネルギーが伝達された後、オーバースウェイによりコンデンサＣＧＳに蓄積されるエネルギーは図１４ｄに示すようにキャッピングダイオードＤ７を通じてＤＣゲート供給回路７の平滑コンデンサＣ２まで戻される。
【００７０】
可能な実施形態では、電力スイッチＰＴ１，ＰＴ２は、電力スイッチＰＴ１，ＰＴ２をオンまたはオフに保持するために制御電極Ｇへの一定電流を必要とするＢＪＴまたはＪＦＥＴなどのスイッチ素子によって形成される。
【００７１】
図１５は、電力スイッチＰＴ１，ＰＴ２としてハーフブリッジＨＢ接続されたＢＪＴを駆動する駆動回路１の可能な実施形態を示す。図１６は、電力スイッチＰＴ１，ＰＴ２としてハーフブリッジＨＢ接続されたＪＦＥＴを駆動する駆動回路１の可能な実施形態を示す。図１５および１６の可能な実施形態において、電力スイッチＰＴ１，ＰＴ２の制御電極Ｇに流れる一定電流を提供するため、双安定回路９はトリガ回路５１，５２に接続される。双安定回路９はＤＣゲート供給回路７を介してＤＣゲート供給電圧ＶＧ１，ＶＧ−を供給され、２つの電流源Ｉｏｎ，Ｉｏｆｆ、比較器Ｘ、双安定回路レジスタＲｂＣから成る。比較器ＸはＤＣゲート供給電圧ＶＧＮＤに対して約１Ｖのヒステリシスを有する。駆動信号Ｊ１，Ｊ２がヒステリシス領域内に入ると、比較器Ｘは電流源ＩｏｎまたはＩｏｆｆをオンに切り換えない。駆動電圧がヒステリシスを超えると、比較器Ｘは電流源Ｉｏｎをオンに切り換え、駆動電圧がヒステリシスを下回ると、比較器Ｘは電流源Ｉｏｆｆをオンに切り換える。双安定回路レジスタＲｂｃがフィードバックループ内で比較器Ｘに追加されて、停止回路がオンになったときの電流低下を防止する。電流源ＩｏｎはＤＣゲート供給回路７を介してＤＣゲート供給電圧ＶＧ１＋を供給され、対応する電力スイッチＰＴ１，ＰＴ２のオン状態を保持するのに必要な所定の電流値を生成する。電源磁気回路Ｔ２の二次巻線上のタップＴ´の位置は、電流源Ｉｏｎの電圧降下をまだ保持するＤＣゲート供給電圧ＶＧ１＋の最小値を定義し、その値は電流源Ｉｏｎがすべての動作条件下で所定の電流を生成し得るのに十分である。電流源Ｉｏｎの推奨電圧降下は最大２Ｖである。電流源ＩｏｆｆはＤＣゲート供給回路７を介して負ＤＣゲート供給電圧ＶＧ−を供給され、対応する電力スイッチＰＴ１，ＰＴ２のオフ状態を保持するのに必要な電流を生成する。電流源Ｉｏｆｆによって生成される電流は予め定義され、ｍＡ範囲内の値を有するためにレジスタと置き換えることができる。
【００７２】
電力スイッチＰＴ１，ＰＴ２の急速なオフのため、停止回路８がトリガ回路５１，５２に追加される。停止回路８は、信号Ｏの周波数変化を検出する復号回路を含み、検出された停止期間ｔＳｄへの応答として双安定回路９を動作停止させ、対応する駆動信号Ｊ１またはＪ２をＤＣゲート供給電圧ＶＧＮＤに接続する結果、対応する電力スイッチＰＴ１またはＰＴ２をオフにする。
【００７３】
図１５の可能な実施形態では、駆動回路１は電力スイッチＰＴ１，ＰＴ２であるＢＪＴを制御するため、ＢＪＴの特性のためにオン状態電圧ＶＰＴ１ｏｎ，ＶＰＴ２ｏｎはＤＣゲート供給電圧ＶＧ＋よりも低い。トリガスイッチＱ２がオンに切り換わると、ＤＣゲート供給電圧ＶＧ−とオン状態電圧Ｖｏｎ間の電圧差が対応するランプ生成回路６１または６２で生じる。トリガスイッチＱ１がオンに切り換わると、ＤＣゲート供給電圧ＶＧ＋とオフ状態電圧Ｖｏｎ間の電圧差が対応するランプ生成回路６１または６２で生じる。ランプ生成回路６１または６２間で電圧差によって生じる電磁結合回路Ｔ３を通る短絡電流は、トリガスイッチＱ２とＤＣゲート供給回路７の負ＤＣゲート供給電圧ＶＧ−間のトリガ回路５１，５２に追加されるブロッキングダイオードＤ９によって防止される。キャッピングダイオードＤ７を通るエネルギー回帰のみが起こり得る。したがって、キャッピングダイオードＤ７ＤＣ電源回路７へのエネルギー回帰のためにだけ使用される。確定時間ｔｅ中にインダクタＬ１，Ｌ２に蓄積されるエネルギー分だけが、オフである第２の電力スイッチＰＴ１またはＰＴ２に属するＤＣゲート供給回路７へと戻される。したがって、駆動エネルギーＥＬ１は電力スイッチＰＴ２のオフの間は電磁結合回路Ｔ３を通じて伝達され、駆動エネルギーＥＬ２は第１の電力スイッチＰＴ１のオフの間は電磁結合回路Ｔ３を通じて伝達される。
【００７４】
図１７および１８は、図１７の第１の時間曲線に示す入力信号Ａに関する特徴的な時間曲線の応答を示す。時間標示ａ〜ｌは図１７と図１８とで等しい。時間標示ａ，ｇはスイッチングの開始を示す。時間標示ｂ，ｈは、双安定回路９が電流源Ｉｏｎをオフにする時間を表す。時間標示ｃとｉは、双安定回路９が電流源Ｉｏｎをオンにする時間を表す。時間標示ｄ，ｊは、トリガスイッチＱ２が負ＤＣゲート供給電圧ＶＧ−と等しくなる駆動信号Ｊ１，Ｊ２のために導通を停止する時間を表す。時間標示ｅ，ｋは確定時間ｔｅが終了した後の時間を示す。時間標示ｆ，ｌは、エネルギー帰還プロセスが終了する時間を表す。
【００７５】
図１７の第２の時間曲線は、印をつけた確定時間ｔｅを伴うバイポーラパルス信号ＢＣの信号図である。図１７の第３の時間曲線は、第１のトリガ回路５１のトリガスイッチＱ１の電流ＩＱ１＿１の信号図である。図１７の第４の時間曲線は、第１トリガ回路５１のブロッキングダイオードＤ９の電流ＩＤ９＿１と等しい、同じ第１のトリガ回路５１のトリガスイッチＱ２の電流ＩＱ２＿１の信号図である。図１７の第５の時間曲線は、第１のトリガ回路５１のキャッピングダイオードＤ７の電流ＩＤ７＿１の信号図である。図１７の第６の時間曲線は第１のトリガ信号Ｆ１の信号図である。図１７の第７の時間曲線は、電流源Ｉｏｎの印をつけた電流ＩＯＮ１と共に第１の電力スイッチＰＴ１の制御電極まで流れる電流ＩＧ１の信号図である。図１７の第８の時間曲線は第１の駆動信号Ｊ１の信号図である。
【００７６】
図１８の第１の時間曲線は確定時間情報Ｉｎｆｅの信号図である。図１８の第２の時間曲線は、第２のトリガ回路５２のトリガスイッチＱ１の電流ＩＱ２＿２の信号図である。図１８の第３の時間曲線は、第２トリガ回路５２のブロッキングダイオードＤ９の電流ＩＤ９＿２と等しい、同じ第２のトリガ回路５２のトリガスイッチＱ２の電流ＩＱ２＿１の信号図である。図１８の第４の時間曲線は、第２のトリガ回路５２のキャッピングダイオードＤ７の電流ＩＤ７＿２の信号図である。図１７の第５の時間曲線は、第２のトリガ信号Ｆ２の信号図である。図１８の第６の時間曲線は、電流源Ｉｏｎの印をつけた電流ＩＯＮ１と共に第２の電力スイッチＰＴ２の制御電極に流れる電流ＩＧ２の信号図である。図１７の第８の時間曲線は、印をつけたインターロック遅延ＩＤを伴う駆動信号Ｊ１，Ｊ２の信号図である。図１８の点線網掛け領域は電力スイッチＰＴ１，ＰＴ２のオン状態とオフ状態を示す。
【００７７】
図１９の可能な実施形態では、駆動回路１は通常、電力スイッチＰＴ１，ＰＴ２であるＪＦＥＴを制御する。駆動回路１の動作状態の確定前または確定中の電力スイッチＰＴ１，ＰＴ２を通る相互誘導を防ぐため、カスコード電力スイッチＰＴｃが第１の電力スイッチＰＴ１とカスコード接続され、第２の電力スイッチＰＴ２と接続されるカスコード電力スイッチＰＴｃが追加される。カスコード電力スイッチＰＴｃは低電圧および低オン抵抗ＭＯＳＦＥＴによって形成される。カスコード電力スイッチＰＴｃの電圧は、電力スイッチＰＴ１またはＰＴ２の制御電極Ｇ上の電圧が正ＤＣゲート供給電圧ＶＧ＋に達するとき、電力スイッチＰＴ１またはＰＴ２を遮断領域に保持するのに十分な高さを有する必要がある。カスコード電力スイッチＰＴｃのオン抵抗は、カスコード電力スイッチＰＴｃがハーフブリッジＨＢの伝導損失に実質上寄与しないようにｍＱ範囲内に収まるべきである。図１９の可能な実施形態では、オフ電流生成レジスタＲＩＧ−がオフ電流源Ｉｏｆｆの代用となり、カスコード電力スイッチＰＴｃを制御するためカスコードスイッチ回路１４がトリガ回路５１，５２に追加される。カスコードスイッチ回路１４は、カスコード電力スイッチＰＴｃのソースＳに接続されるカスコード電力スイッチＰＴｃの制御電極Ｇを保持することによって、駆動回路１の動作状態の確定中にカスコード電力スイッチＰＴｃのオフ状態を確保する。ＤＣゲート供給回路７がＤＣゲート供給電圧ＶＧ＋、ＶＧ１＋、ＶＧ−の最終値にまだ到達しない間、電力スイッチＰＴ１，ＰＴ２の制御電極Ｇはオフ電流生成レジスタＲＩＧ−を通じてＤＣゲート供給電圧ＶＧ−に、半波整流器Ｄ２と電源磁気回路Ｔ２の対応する二次巻線を通じてカスコード電力スイッチＰＴｃのソースＳに接続される。よって、対応する電力スイッチＰＴ１またはＰＴ２を流れる電流は遮断される。負ＤＣゲート供給電圧ＶＧ−が名目値に達すると、カスコードスイッチ回路１４はカスコード電力スイッチＰＴｃをオンにする。対応する電力スイッチＰＴ１またはＰＴ２は、対応する電力スイッチＰＴ１またはＰＴ２の制御電極Ｇの電圧が閾値電圧Ｖｔｈ、すなわち負ＤＣゲート供給電圧ＶＧ−のレベルよりも引き続き低いため、カスコード電力スイッチＰＴｃがオンになるにもかかわらず遮断領域に居続ける。
【００７８】
図２０の可能な実施形態では、ＳｉＣＦＥＴは電力スイッチＰＴ１，ＰＴ２として設けられる。ＳｉＣＦＥＴは最大負駆動電圧−１０Ｖまでの負電圧に制限され、最大３Ｖの閾値電圧Ｖｔｈを有し、オーム領域に完全に入るには最大＋２０Ｖを必要とする。ブロッキングダイオードＤ８およびキャッピングダイオードＤ９がトリガ回路５１，５２に追加される。ＤＣゲート供給電圧ＶＧ−は、最大負駆動電圧に近く、たとえば−１０Ｖ装置限度の場合、−８Ｖに定義される。ミラーリング電圧Ｖｍは電力スイッチＰＴ１，ＰＴ２の遮断領域内に入るように定義される。正ＤＣゲート供給電圧ＶＧ＋はＶｍ＋（Ｖｍ−ＶＧ−）に等しく、Ｖｍはミラーリング電圧を表し、ＶＧ−はＤＣゲート供給電圧ＶＧ−を表す。オン状態電圧Ｖｏｎは式（ＶＧ＋−ＶＧ−）／（Ｖｏｎ−ＶＧ−）により単巻変圧器結合比Ｒｃ＜１で、最大正駆動電圧に近く、たとえば−２２Ｖ装置限度の場合、２０Ｖに定義される。ただし、Ｖｏｎはオン状態電圧を表し、ＶＧ＋は正ＤＣゲート供給電圧を表し、ＶＧ−は負ＤＣゲート供給電圧を表す。
【００７９】
駆動エネルギーＥＬ１，ＥＬ２は図２０の可能な実施形態では、対応する電力スイッチＰＴ１、ＰＴ２がオンになるときにトリガ回路５１または５２のＤＣ電源回路７に戻される。駆動エネルギーＥＬ１，ＥＬ２は電磁結合回路Ｔ３の対応するタップＴに接続される第１のトリガ回路５１ＣのキャッピングダイオードＤ６を介して電磁結合回路Ｔ３を通じて伝達され、電力スイッチＰＴ１がオンに切り換えられると第１のトリガ回路５１のＤＣゲート供給回路７へと戻される。駆動エネルギーＥＬ１，ＥＬ２は電磁結合回路Ｔ３の対応するタップＴに接続される第２のトリガ回路５２のキャッピングダイオードＤ６を介して電磁結合回路Ｔ３を通じて伝達され、電力スイッチＰＴ２がオンに切り換わると第２のトリガ回路５２のＤＣゲート供給回路７に戻される。
【００８０】
図２１は第１の電力スイッチＰＴ１のオフ遷移と第２の電力スイッチＰＴ２のオン遷移の簡易時間曲線を示す。時間標示ｔ０で、第１のトリガ回路５１のトリガスイッチＱ１と第２のトリガ回路５２のトリガスイッチＱ２がオンに切り換わる。第１の駆動信号Ｊ１は低下し始める。第２の駆動信号Ｊ２はブロッキングダイオードＤ８のため、オフ状態電圧Ｖｏｆｆの値で安定を保つ。時間標示ｔ１で、インダクタＬＩの電圧は値｜ＶＧ−｜＋ＶＧ＋まで低下する。ただし、ＶＧ−は負ＤＣゲート供給電圧を表し、ＶＧ＋は正ＤＣゲート供給電圧を表す。第１の駆動信号Ｊ１は上昇し始める。時間標示ｔ２で、第１の駆動電圧Ｊ１は負荷電流閾値電圧ｔｈ＠ＩＬに達し、出力電圧Ｋは低下し始める。ミラー効果が有効になる。時間標示ｔ３後の出力電圧Ｋの低下は、第１の電力スイッチＰＴ１のゲートドレイン電圧が電力スイッチＰＴ１のゲートソース電圧を上回ると第１の電力スイッチＰＴ１のゲート−ドレイン容量が低下するために加速する。電力スイッチＰＴ１，ＰＴ２のゲート−ドレイン容量の差により、時間標示ｔ２，ｔ３間に電磁結合回路Ｔ３を通じて流れる等価電流Ｉｅｑが生じる。第１の駆動信号Ｊ１が時間標示ｔ５で達する閾値電圧Ｖｔｈに達する間、負荷電流ＩＬＰＴ１は第１の電力スイッチＰＴ１のＦＥＴセルＦＣから第２の電力スイッチＰＴ２のボディダイオードＤＢまで流れる。第１の電力スイッチＰＴ１がオフになる。時間標示ｔ６で、第２の駆動信号Ｊ２は閾値電圧Ｖｔｈまで上昇する。時間標示ｔ６とｔ７間で、負荷電流ＩＬＰＴ２はボディダイオードＤＢから第２の電力スイッチＰＴ２のＦＥＴセルＦＣまで伝達される。インダクタＬ１，Ｌ２に蓄積されるエネルギーにより、第２の駆動電圧Ｊ２は時間標示ｔ８でオン状態電圧Ｖｏｎにまで上昇する。インダクタＬ２に蓄積されるエネルギーは電磁結合回路Ｔ３を通じて第２の電力スイッチＰＴ２のゲートソース容量に伝達される。このエネルギー伝達は時間標示ｔ７，ｔ８間を流れる等価電流Ｉｅｑによって示される。
【００８１】
図２１の第１の時間曲線は駆動信号Ｊ１，Ｊ２の信号図である。図２１の第２の時間曲線は等価電流Ｉｅｑの信号図である。図２１の第３の時間曲線は出力信号Ｋの信号図である。図２１の第４の時間曲線は第１の電力スイッチＰＴ１を流れる負荷電流ＩＬＰＴ１の信号図である。図２１の第５の時間曲線は第２の電力スイッチＰＴ２のボディダイオードＤＢ２を流れる電流の信号図である。図２１の第６の時間曲線は第２の電力スイッチＰＴ２の負荷電流ＩＬＰＴ２の信号図である。
【００８２】
図２２の可能な実施形態では、第１の電力スイッチＰＴ１は直列接続されたスイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎから成り、第２の電力スイッチＰＴ２は直列接続されたスイッチ素子ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎから成る。第１のトリガ回路５１はトリガ回路５１ａ、５１ｂ、…５１ｎを備え、第２のトリガ回路５２はトリガ回路５２ａ、５２ｂ、…５２ｎを備える。トリガ回路５１ａ、５１ｂ、…５１ｎ、５２ａ、５２ｂ、…５２ｎは磁気トリガ回路Ｔ１で駆動される。磁気トリガ回路Ｔ１は、それぞれが１つの一次巻線と２つの二次巻線を有する６つの変圧器を備える。第１のランプ生成回路６１は６１ａ、６１ｂ、…６１ｎから成り、第２のランプ生成回路６２は６２ａ、６２ｂ、…６２ｎから成る。各トリガ回路５１ａ、５１ｂ、…５１ｎ、５２ａ、５２ｂ、…５２ｎは対応するランプ生成回路６１ａ、６１ｂ、…６１ｎ、６２ａ、６２ｂ、…６２ｎに接続され、該ランプ生成回路は対応するスイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ、ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎに接続され、インダクタＬ１を備える。レジスタＲ１はあらゆるランプ生成回路６１ａ、６１ｂ、…６１ｎ、６２ａ、６２ｂ、…６２ｎと並列に接続される。電磁結合回路Ｔ３は６つの変圧器から成り、各変圧器は、ランプ生成回路６１ａ、６１ｂ、…６１ｎ、６２ａ、６２ｂ、…６２ｎのうちの１つに接続される巻線を有し、残りの巻線は相互に並列接続される。ランプ生成回路６１ａ、６１ｂ、…６１ｎの任意の対に接続される電磁結合回路Ｔ３の巻線間の結合比は１であり、ランプ生成回路６２ａ、６２ｂ、…６２ｎの任意の対に接続される電磁結合回路Ｔ３の巻線間の結合比は１である。ランプ生成回路６１ｎ，６２ｎに接続される電磁結合回路Ｔ３の巻線間の結合比は−１である。
【００８３】
図２３の可能な実施形態では、本発明に係る駆動回路１は、２つのスイッチ素子ＰＴ１ａ，ＰＴ１ｂから成る第１の電力スイッチＰＴ１と２つのスイッチ素子ＰＴ２ａ，ＰＴ２ｂから成る第２の電力スイッチＰＴ２とを制御する。また、スイッチ素子ＰＴ１ａ，ＰＴ２ａはハーフブリッジで接続され、スイッチ素子ＰＴ１ｂ，ＰＴ２ｂはハーフブリッジで接続される。スイッチ素子ＰＴ１ａ，ＰＴ２ｂは電源ＰＯＷＥＲ＋で電力を供給され、スイッチ素子ＰＴ２ａ，ＰＴ１ｂは電源ＰＯＷＥＲ＋で電力を供給される。負荷はスイッチ素子ＰＴ１ａ，ＰＴ２ｂの共有点とスイッチ素子ＰＴ２ａ，ＰＴ１ｂの共有点との間に接続される。磁気トリガ回路Ｔ１は、１つの一次巻線と８つの二次巻線とを有する１つの変圧器を備える。
【００８４】
第１のトリガ回路５１は２つのトリガ回路５１ａ，５２から成り、第２のトリガ回路５２は２つのトリガ回路５２ａ，５１ｂから成る。第１のランプ生成回路６１は２つのランプ生成回路６１ａ，６２ｂから成り、第２のランプ生成回路６２は２つのランプ生成回路６２ａ，６１ｂから成る。トリガ回路５１ａはランプ生成回路６１ａを通じてスイッチ素子ＰＴ１ａを制御し、トリガ回路５２ａはランプ生成回路６２ａを通じてスイッチ素子ＰＴ２ａを制御し、トリガ回路５１はランプ生成回路６１ｂを通じてスイッチ素子ＰＴ１ｂを制御し、トリガ回路５２ｂはランプ生成回路６２ｂを通じてスイッチ素子ＰＴ２ｂを制御する。レジスタＲ１はランプ生成回路６１ａ，６２ｂと並列に接続される。レジスタＲ２はランプ生成回路６２ａ，６１ｂと並列に接続される。電磁結合回路Ｔ３は、図２３に示されるようにランプ生成回路６１ａ、６２ａ、６１ｂ、６２ｂと並列に接続される巻線をそれぞれ有する２つの変圧器によって形成される。
【符号の説明】
【００８５】
ＮＺＩＤ  ゼロ近傍インターロック遅延
ＩＤ  インターロック遅延
ＤＴ  デッドタイム
ＰＴ  電力スイッチ
ＰＴｃ  カスケード電力スイッチ
ＰＴ１、ＰＴ２  電力スイッチ
ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ  ＰＴ１のスイッチ素子
ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎ  ＰＴ２のスイッチ素子
ＨＢ  ハーフブリッジ
ＤＢ  ボディダイオード
ＦＣ  ＦＥＴセル
Ｓ１  第１のステップ
Ｓ２  第２のステップ
Ａ  入力信号
Ｂ、Ｃ  パルス信号
ＢＣ  バイポーラパルス信号
Ｆ１、Ｆ２  トリガ信号
Ｊ１、Ｊ２  駆動信号
Ｏ  信号
Ｎ  ゲート電源電圧
Ｍ  ゲート電力比制御信号
Ｂ１、Ｂ２  信号
Ｐ１、Ｐ２  信号
Ｂ１´、Ｂ２´  信号
１  駆動回路
４  微分回路
５１、５２  トリガ回路
５１ａ、５１ｂ、…５１ｎ  ５１内のトリガ回路
５２ａ、５２ｂ、…５２ｎ  ５２内のトリガ回路
６１、６２  ランプ生成回路
６１ａ、６１ｂ、…６１ｎ  ６１内のトリガ回路
６２ａ、６２ｂ、…６２ｎ  ６２内のトリガ回路
７  ＤＣゲート供給回路
８  停止回路
９  双安定回路
１０  供給スイッチ回路
１１  温度影響適合回路
１２  ＤＣ／ＤＣコンバータ
１３  電力回路
１４  カスコードスイッチ制御回路
Ｔ１  磁気トリガ回路
Ｔ２  電源磁気回路
Ｔ３  電磁結合回路
Ｄｅｌ  遅延部
ＤＲ１、ＤＲ２  ガルバニック絶縁駆動回路
ＲＣ１、ＲＣ２  回路
ＤＣ´  電源
ＩｎｆＴ  温度情報
ＩｎｆＴ３  電力スイッチ状態情報
ＩｎｆＳＤ  停止情報
Ｉｎｆｅ  確定時間情報
Ｑ１、Ｑ２  トリガスイッチ
Ｌ１、Ｌ２  インダクタ
Ｒ１、Ｒ２  制動レジスタ
Ｄ６、Ｄ７  キャッピングダイオード
Ｄ８、Ｄ９  ブロッキングダイオード
ＣＧＤ  電力スイッチのドレインゲートコンデンサ
ＲｄＳ−ｏｎＰＴ１  レジスタ
Ｒｏｆｆ  セキュリティレジスタ
Ｒｂｃ  双安定回路レジスタ
ＲＩＧ−  オフ電流生成レジスタ
Ｘ  比較器
Ｄ１、Ｄ２、Ｄ３  半波整流器
Ｃ１、Ｃ２、Ｃ３  平滑コンデンサ
ＳＷ１  スイッチ
Ｃ５  結合コンデンサ
ＲＧ１、ＲＧ２  レジスタ
Ｄｂｅ  ブートストラップダイオード
ＩＬ、ＩＬＰＴ１、ＩＬＰＴ２  負荷回路
ＩＬ１、ＩＬ２  インダクタ電流
ＩＲＩ、ＩＲ２  レジスタ電流
Ｉｅｑ  等価電流
ＶＧ＋、ＶＧ−、ＶＧＮＤ  ＤＣゲート供給電圧
Ｖｔｈ＠ＩＬ  負荷電流閾値
ＰＯＷＥＲ＋、ＰＯＷＥＲ−  電源電圧
Ｖｔｈ  閾値電圧
Ｖｔｈ＠ＩＬ  負荷電流閾値電圧
Ｖｔｈ＠Ｔｊ  接合部温度閾値電圧
Ｖｍ  ミラーリング電圧
Ｖｏｓ＋、Ｖｏｓ−  オーバースウェイ大きさ
ＶｔｈＱ１、ＶｔｈＱ２  バイポーラ閾値電圧
ＶｐＴ１ｏｎ  ＰＴ１オン状態電圧
ＶｐＴ２ｏｎ  ＰＴ２オン状態電圧
ＶｐＴ１ｏｆｆ  ＰＴ１オフ状態電圧
ＶｐＴ２ｏｆｆ  ＰＴ２オフ状態電圧
Ｖｄｉｆ  電圧差
Ｖｔｒ１、Ｖｔｒ２  大きさ
Ｖｓ＋´、ＶＳ−´、Ｖｓ＋、ＶＳ−  フローティング供給電圧
ｔＨＬｐｄ  高−低伝搬遅延
ｔＬＨｐｄ  低−高伝搬遅延
ｔｓ  スイッチング時間
ｔｔ  遷移時間
ｔｅ  確定時間
ｔｏｐ  動作期間
ｔｓｄ  停止期間
ｔｌｐｄ  論理伝搬遅延
ｔｄｐｄ  駆動伝搬遅延
Ｇ  制御電極
Ｓ  ソース
ＡＶＤ  電圧差領域
ＡＨ  ヒステリシス領域
ＥＬ１、ＥＬ２  駆動エネルギー
Φ１、Φ１´、Φ２、Φ２´  領域
Ｒｃ＜１  結合比
Ｔ、Ｔ´  タップ
Ｔｊ  接合部温度
ＲＣ´、ＲＣ´´  ＲＣ定数。
【図１】
0006431768.tif 000002
【図２】
0006431768.tif 000003
【図３】
0006431768.tif 000004
【図４】
0006431768.tif 000005
【図５】
0006431768.tif 000006
【図６】
0006431768.tif 000007
【図７】
0006431768.tif 000008
【図８】
0006431768.tif 000009
【図９】
0006431768.tif 000010
【図１０】
0006431768.tif 000011
【図１１】
0006431768.tif 000012
【図１２】
0006431768.tif 000013
【図１３ａ】
0006431768.tif 000014
【図１３ｂ】
0006431768.tif 000015
【図１３ｃ】
0006431768.tif 000016
【図１３ｄ】
0006431768.tif 000017
【図１４ａ】
0006431768.tif 000018
【図１４ｂ】
0006431768.tif 000019
【図１４ｃ】
0006431768.tif 000020
【図１４ｄ】
0006431768.tif 000021
【図１５】
0006431768.tif 000022
【図１６】
0006431768.tif 000023
【図１７】
0006431768.tif 000024
【図１８】
0006431768.tif 000025
【図１９】
0006431768.tif 000026
【図２０】
0006431768.tif 000027
【図２１】
0006431768.tif 000028
【図２２】
0006431768.tif 000029
【図２３】
0006431768.tif 000030
【図２４】
0006431768.tif 000031
【図２５】
0006431768.tif 000032
【図２６】
0006431768.tif 000033
【図２７】
0006431768.tif 000034