(57)【特許請求の範囲】
【請求項１】
三次元(３Ｄ)集積回路(ＩＣ)ダイであって、
第一ＩＣダイと、前記第一ＩＣダイ上に位置する第二ＩＣダイと、前記第一ＩＣダイ及び前記第二ＩＣダイ中に位置するシーリング構造とを備え、
前記第一ＩＣダイは、
第一半導体基板、前記第一半導体基板上の第一相互接続構造、及び、前記第一相互接続構造上の第一混成結合(ＨＢ)構造を有し、
前記第一混成結合（ＨＢ）構造は、
第一ＨＢリンク層、及び、第一ＨＢ接触層を有し、
前記第一ＨＢリンク層は少なくとも１つの第一ＨＢリンクを有し、
前記第一ＨＢ接触層は、前記少なくとも１つの第一ＨＢリンクから前記第一相互接続構造に向かって延伸する複数の第一ＨＢコンタクトを有し、
前記第二ＩＣダイは、
第二半導体基板、第二混成結合（ＨＢ）、および、前記第二半導体基板と前記第二混成結合（ＨＢ）構造との間の第二相互接続構造を有し、
前記第二混成結合（ＨＢ）構造はＨＢインターフェースで前記第一混成結合（ＨＢ）構造と接触し、
前記シーリング構造は前記第一半導体基板から前記第二半導体基板に延伸し、
前記シーリング構造の一部が前記第一ＨＢ接触層により形成されることを特徴とする３Ｄ ＩＣダイ。
【請求項２】
前記第一相互接続構造は、第一層間誘電(ＩＬＤ)層、複数の第一ワイヤ層、及び、複数の第一ビア層を有し、
前記複数の第一ワイヤ層及び前記複数の第一ビア層は、前記第一層間誘電（ＩＬＤ）層中で交互にスタックされ、
前記第一ＨＢ接触層の前記第一ＨＢコンタクトは前記複数の第一ワイヤ層のうち最上の層に延伸することを特徴とする請求項１に記載の３Ｄ ＩＣダイ。 
【請求項３】
前記第一混成結合（ＨＢ）構造及び前記第二混成結合（ＨＢ）構造は、前記ＨＢインターフェースで接触する個別のＨＢ誘電層を有し、
前記第二混成結合（ＨＢ）構造は、前記ＨＢインターフェースで前記第一ＨＢリンク層と接触する第二ＨＢリンク層を有し、
前記第一ＨＢリンク層と前記第二ＨＢリンク層は前記ＨＢ誘電層でそれぞれ窪み、
前記第一ＨＢリンク層と第二ＨＢリンク層は、前記ＨＢインターフェースで前記ＨＢ誘電層と同一平面であることを特徴とする請求項１又は２に記載の３Ｄ ＩＣダイ。
【請求項４】
前記シーリング構造は、同心円状に位置合わせされた複数の環状部分を有し、
前記複数の環状部分のうち一の環状部分は、前記第一ＨＢ接触層の前記第一ＨＢコンタクト、第二ＨＢ接触層の第二ＨＢコンタクト、前記第一ＨＢリンク層の第１ＨＢリンク、及び、前記第二ＨＢリンク層の第二ＨＢリンクを有し、
前記複数の環状部分のうち他の環状部分は、前記第一ＨＢ接触層の前記第一ＨＢコンタクト、前記第二ＨＢ接触層の前記第二ＨＢコンタクト、前記第一ＨＢリンク層の前記第１ＨＢリンク、及び、前記第二ＨＢリンク層の前記第二ＨＢリンクを有さないことを特徴とする請求項３に記載の３Ｄ ＩＣダイ。
【請求項５】
前記第一ＩＣダイ及び前記第二ＩＣダイを被覆するパッシベーション層と、 
前記シーリング構造の真上に位置するパッド構造とを備え、
前記パッド構造は、前記パッシベーション層を覆うとともに、前記パッシベーション層を通して前記第二半導体基板に延伸することを特徴とする請求項１〜４の何れか一項に記載の３Ｄ ＩＣダイ。
【請求項６】
三次元(３Ｄ)集積回路(ＩＣ)ダイの製造方法であって、
第一シールリング構造を有する第一ＩＣダイを形成する工程と、
第二シールリング構造を有する第二ＩＣダイを形成する工程と、
前記第二ＩＣダイを反転させて前記第一ＩＣダイに接合する工程とを有し、
前記第一ＩＣダイを形成する前記工程は、
第一半導体基板上の第一相互接続構造、前記第一相互接続構造上の第一ＨＢ接触層、および、前記第一ＨＢ接触層上の第一ＨＢリンク層を形成する工程を含み、前記第一相互接続構造、前記第一ＨＢ接触層、および、前記第一ＨＢリンク層は、前記第一シールリング構造を形成しており、前記第一ＨＢリンク層は少なくとも１つの第一ＨＢリンクを有し、前記第一ＨＢ接触層は、前記少なくとも１つの第一ＨＢリンクから前記第一相互接続構造に向かって延伸する複数の第一ＨＢコンタクトを有し、
前記第二ＩＣダイを形成する前記工程は、
第二半導体基板上の第二相互接続構造、前記第二相互接続構造上の第二ＨＢ接触層、および、前記第二ＨＢ接触層上の第二ＨＢリンク層を形成する工程を含み、前記第二相互接続構造、前記第二ＨＢ接触層、および、前記第二ＨＢリンク層は、前記第二シールリング構造を形成しており、
前記第二ＩＣダイを反転させて前記第一ＩＣダイに接合する前記工程は、前記第二シールリング構造が、前記第一ＨＢリンク層と前記第二ＨＢリンク層との間のＨＢインターフェースで前記第一シールリング構造の真上に位置し、前記第一シールリング構造と接触するように実行される
ことを特徴とする方法。
【請求項７】
前記第一相互接続構造を形成する前記工程は、複数のビア層と複数のワイヤ層の交互のスタック層を、前記第一半導体基板上に形成する工程を含み、
前記第一ＨＢ接触層は、前記複数のワイヤ層のうち最上の層に形成されるとともに前記最上の層と接触し、
前記第二ＨＢリンク層は、前記第一ＨＢリンク層上に形成されるとともに、前記第一ＨＢ接触層と接触することを特徴とする請求項６に記載の方法。
【請求項８】
前記第一シールリング構造は、同心である複数の環状部分を有し、
前記第一ＨＢコンタクトを有した前記第一ＨＢ接触層と前記第一ＨＢリンクを有した前記第一ＨＢリンク層は、前記複数の環状部分のうちの一の環状部分を形成し、
前記第一ＨＢコンタクトを有しない前記第一ＨＢ接触層と前記第一ＨＢリンクを有しない前記第一ＨＢリンク層は、前記複数の環状部分のうちの他の環状部分を形成することを特徴とする請求項６又は７に記載の方法。
【請求項９】
三次元(３Ｄ)集積回路(ＩＣ)ダイであって、
第一ＩＣダイと、前記第一ＩＣダイ上の第二ＩＣダイと、前記第一ＩＣダイ及び前記第二ＩＣダイ中に存在する導電シールリング構造とを備え、
前記第一ＩＣダイ及び前記第二ＩＣダイは
半導体基板、前記第一ＩＣダイの半導体基板と前記第二ＩＣダイの半導体基板との間の相互接続構造、及び、前記第一ＩＣダイの相互接続構造と前記第二ＩＣダイの相互接続構造との間の混成結合(ＨＢ)構造をそれぞれ有し、
前記相互接続構造は複数のワイヤ層と複数のビア層の交互のスタックを有し、
前記第一ＩＣダイ及び前記第二ＩＣダイの前記混成結合(ＨＢ)構造は、ＨＢ誘電層、ＨＢリンク層、及び、ＨＢ接触層をそれぞれ有し、
前記ＨＢ誘電層は、前記第一ＩＣダイと前記第二ＩＣダイとの間のＨＢインターフェースで接触し、
前記ＨＢリンク層は前記ＨＢ誘電層中にあり前記ＨＢインターフェースで接触し、
前記ＨＢ接触層は、前記ＨＢリンク層から前記相互接続構造にそれぞれ延伸し、
前記導電シールリング構造は、前記第一ＩＣダイの前記半導体基板と前記第二ＩＣダイの前記半導体基板との間でそれぞれ延伸して、前記第一ＩＣダイ及び前記第二ＩＣダイ内周辺のバリアを形成し、前記第一ＩＣダイ、前記第二ＩＣダイ、及び前記ＨＢリンク層のうちの少なくとも１つは、少なくとも１つのＨＢリンクを有し、前記ＨＢ接触層は、前記少なくとも１つのＨＢリンクから、前記第一ＩＣダイ及び前記第二ＩＣダイの少なくとも一方の相互接続構造に向かって延伸する複数のＨＢコンタクトを有し、
前記導電シールリング構造は、前記複数のワイヤ層、前記複数のビア層、前記第一ＩＣダイ及び前記第二ＩＣダイの前記ＨＢリンク層、及び、前記第一ＩＣダイ及び前記第二ＩＣダイの前記ＨＢ接触層により形成される
ことを特徴とする３Ｄ ＩＣダイ。
【請求項１０】
前記導電シールリング構造は、同心円状に位置合わせされた複数の環状部分を有し、
前記複数の環状部分のうち一の環状部分は、前記ＨＢ接触層のＨＢコンタクトと前記ＨＢリンク層のＨＢリンクを有し、
前記複数の環状部分のうち他の環状部分は、前記ＨＢ接触層のＨＢコンタクト、および、前記ＨＢリンク層のＨＢリンクを有さないことを特徴とする請求項９に記載の３Ｄ ＩＣダイ。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２０１５年１２月２９日に出願された米国特許仮出願番号６２/２７２２０３から優先権を主張し、米国特許仮出願は引用によって本願に援用される。
【背景技術】
【０００２】
半導体産業は、構造の最小サイズを縮小することにより、集積回路(ＩＣ)の処理能力と電力消耗を改善し続けている。しかし、近年、加工限界では、構造の最小尺寸を縮小し続けることが困難になっている。二次元 (２Ｄ)ＩＣを三次元 (３Ｄ)ＩＣにスタックすることは、すでに、ＩＣの処理能力と電力消耗の改善を継続する潜在的アプローチとなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、スタック集積回路のシールリング構造を提供することを目的とする。
【課題を解決するための手段】
【０００４】
三次元(３Ｄ)集積回路(ＩＣ)ダイが提供される。いくつかの実施形態において、第一ＩＣダイは、第一半導体基板、第一半導体基板上の第一相互接続構造、および、第一相互接続構造上の第一混成結合 (ＨＢ)構造を有する。第一ＨＢ構造は、ＨＢリンク層、および、ＨＢリンク層から第一相互接続構造に延伸するＨＢ接触層を有する。第二ＩＣダイは第一ＩＣダイ上に形成され、且つ、第二半導体基板、第二ＨＢ構造、および、第二半導体基板と第二ＨＢ構造間の第二相互接続構造を有する。第二ＨＢ構造は第一ＨＢ構造と接触する。シールリング構造は、第一と第二ＩＣダイ中にある。さらに、シールリング構造は、第一半導体基板から第二半導体基板に延伸し、且つ、一部がＨＢ接触層により定義される。
【図面の簡単な説明】
【０００５】
【図１Ａ】いくつかの実施態様によるシールリング構造を有する三次元(３Ｄ)集積回路(ＩＣ)ダイの断面図である。
【図１Ｂ】いくつかの実施態様による図１Ａの３Ｄ ＩＣダイのレイアウト図である。
【図２Ａ】その他の実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、混成結合(ＨＢ)リンクとＨＢコンタクトが、選択されたシールリング構造の環状部分から省略される。
【図２Ｂ】その他の実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、混成結合(ＨＢ)リンクとＨＢコンタクトが、選択されたシールリング構造の環状部分から省略される。
【図２Ｃ】その他の実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、混成結合(ＨＢ)リンクとＨＢコンタクトが、選択されたシールリング構造の環状部分から省略される。
【図２Ｄ】その他の実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、混成結合(ＨＢ)リンクとＨＢコンタクトが、選択されたシールリング構造の環状部分から省略される。
【図３Ａ】その他の実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、シールリング構造が、さらに多い、あるいは、さらに少ない環状部分を有する。
【図３Ｂ】その他の実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、シールリング構造が、さらに多い、あるいは、さらに少ない環状部分を有する。
【図４Ａ】その他の実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、パッド構造が、シールリング構造の真上に設置される。
【図４Ｂ】その他の実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、パッド構造が、シールリング構造の真上に設置される。
【図４Ｃ】その他の実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、パッド構造が、シールリング構造の真上に設置される。
【図５】いくつかのさらに詳細な実施態様による図１Ａの３Ｄ ＩＣダイの断面図で、３Ｄ ＩＣはシールリング構造により囲まれる。
【図６】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図７】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図８】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図９】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１０】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１１】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１２】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１３】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１４Ａ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１４Ｂ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１４Ｃ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１５Ａ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１５Ｂ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１５Ｃ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１６Ａ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１６Ｂ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１６Ｃ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１６Ｄ】いくつかの実施態様によるシールリング構造を有する３Ｄ ＩＣダイの製造方法の一連の断面図である。
【図１７】いくつかの実施態様による図６〜図１３、図１４Ａ〜図１４Ｃ、図１５Ａ〜図１５Ｃ、および、図１６Ａ〜図１６Ｄに示す３Ｄ ＩＣダイの製造方法のフローチャートである。
【図１８Ａ】各種実施態様による図１７の方法の第二ＩＣダイを反転させて、第一ＩＣダイに接合した後に実行される方法のフローチャートである。
【図１８Ｂ】各種実施態様による図１７の方法の第二ＩＣダイを反転させて、第一ＩＣダイに接合した後に実行される方法のフローチャートである。
【図１８Ｃ】各種実施態様による図１７の方法の第二ＩＣダイを反転させて、第一ＩＣダイに接合した後に実行される方法のフローチャートである。
【発明を実施するための形態】
【０００６】
以下の開示は、多くの異なる実施態様、例を提供し、提供される主題の異なる特徴を実行する。コンポーネンツと配置の特定の例が以下で記述されて、本発明を簡潔にする。これらは、単なる例であって、本発明を限定するものではない。たとえば、第一特徴を第二特徴上に形成するという記述は、第一、および、第二特徴が直接接触する実施例、および、追加特徴が、第一、および、第二特徴間に形成されて、第一、および、第二特徴は直接接触しない実施例を含む。このほか、本発明は、各種例で、参照番号、および／または、符号を繰り返し使用する。これは、説明を簡潔、且つ、明確にするものであって、開示される各種実施態様、および／または、配置間の関係を表すものではない。 
【０００７】
さらに、空間的相対語、たとえば、“下方” “下” “底” “上方” “上” 等は、図中のある一素子ともうひとつの素子の相対関係を簡潔に説明する。空間的相対語は、異なる方向で使用される装置に延伸でき、図示される方向に限定されない。装置は、別の角度で回転し(９０度、または、その他の角度)、空間的相対記述も同様に解釈される。   
【０００８】
一種の三次元(３Ｄ)集積回路(ＩＣ)ダイは、第一ＩＣダイ、および、第一ＩＣダイ上の第二ＩＣダイを有する。第一ＩＣダイ、および、第二ＩＣダイは二次元 (２Ｄ)ＩＣダイであり、且つ、個別の半導体基板、半導体基板間の個別の相互接続構造、および、相互接続構造間の個別の混成結合(ハイブリッド結合  ＨＢ：ｈｙｂｒｉｄ  ｂｏｎｄ)構造を有する。相互接続構造は、ワイヤ層とビア層の交互の層を有する。混成結合構造は、個別のＨＢ誘電層、個別のＨＢリンク層、および、個別のＨＢ接触層を有する。ＨＢ誘電層は、第一ＩＣダイと第二ＩＣダイとの間のＨＢインターフェースで接触する。ＨＢリンク層はＨＢ誘電層中で窪むように形成され、且つ、さらに、ＨＢインターフェースで接触する。ＨＢ接触層は、それぞれ、ＨＢリンク層から相互接続構造に延伸する。
【０００９】
３Ｄ ＩＣダイは、さらに、第一ＩＣダイ、および、第二ＩＣダイ中のシールリング構造、および、第二ＩＣダイを被覆するパッシベーション層を有する。シールリング構造は、横方向に、第一ＩＣダイ、および、第二ＩＣダイの３Ｄ ＩＣを囲むとともに、それぞれ、半導体基板から半導体に延伸して、シールリング構造は、３Ｄ ＩＣを保護する壁を提供する。たとえば、シールリング構造は、３Ｄ ＩＣが、ダイ切断、および／または、気体が３Ｄ ＩＣダイ中で拡散することから保護する。シールリング構造は、ワイヤ層、ビア層、および、ＨＢリンク層と定義される。しかし、シールリング構造は、ＨＢ接触層中で定義されないので、シールリング構造は、半導体基板の間の構造が非連続である。これは、信頼性、および／または、パフォーマンスを低くする可能性がある。たとえば、気体は、ＨＢ接触層のシーリング構造中のギャップから、３Ｄ ＩＣに拡散する。さらに、パッシベーション層は、３Ｄ ＩＣ真上のパッド構造を提供して、３Ｄ ＩＣとの電気的結合を提供する。しかし、パッシベーション層は、シールリング構造の真上のパッド構造を提供せず、よって、３Ｄ ＩＣダイの頂部利用率が低く、且つ、３Ｄ ＩＣダイは、大きいフットポイントを有して、十分な量のパッド構造を提供する。
【００１０】
総合すると、本発明の各種実施態様は３Ｄ ＩＣダイに関し、シールリング構造がＨＢ接触層中で定義される、および／または、パッド構造は、シールリング構造のすぐ上にある。たとえば、いくつかの実施形態において、第一ＩＣダイは、第一半導体基板、第一半導体基板上の第一相互接続構造、および、第一相互接続構造上の第一ＨＢ構造を有する。第一ＨＢ構造は、ＨＢリンク層、および、ＨＢリンク層から第一相互接続構造に延伸するＨＢ接触層を有する。第二ＩＣダイは第一ＩＣダイ上に形成される。第二ＩＣダイは、第二半導体基板、第二ＨＢ構造、および、第二半導体基板と第二ＨＢ構造間の第二相互接続構造を有する。第二ＨＢ構造は、ＨＢインターフェースで、第一ＨＢ構造と接触する。シールリング構造は、第一ＩＣダイ、および、第二ＩＣダイ中にあり、且つ、一部がＨＢ接触層により定義される。さらに、シールリング構造は、第一半導体基板から第二半導体基板に延伸する。このほか、ＨＢ接触層を用いて、シールリング構造を定義することにより、シールリング構造は、連続して、第一半導体基板から第二半導体基板に延伸して、シールリング構造に、確実な信頼性とパフォーマンスを有させる。
【００１１】
図１Ａの断面図１００Ａに示されるいくつかの実施態様は、シールリング構造１０２を有する３Ｄ ＩＣダイを提供する。示されるように、第一ＩＣダイ１０４ａは、第二ＩＣダイ１０４ｂをサポートする。第一ＩＣダイ１０４а及び第二ＩＣダイ１０４ｂは２Ｄ ＩＣダイで、且つ、個別の半導体基板１０６を有する。半導体基板１０６は互いに分離され、それぞれ、シールリング構造１０２の上方と下方に位置する。いくつかの実施形態において、半導体基板１０６は、単結晶シリコン、あるいは、その他の半導体のバルク基板、その他のタイプの半導体基板、あるいは、それらの組み合わせである。さらに、いくつかの実施形態において、半導体基板１０６は、異なるそれぞれの厚さを有する。たとえば、第一ＩＣダイ１０４ａの第一半導体基板１０６ａは、第一厚さＴａを有し、第二ＩＣダイ１０４ｂの第二半導体基板１０６ｂは、第一厚さより大きい第二厚さＴｂを有する。
【００１２】
第一ＩＣダイ１０４ａ及び第二ＩＣダイ１０４ｂの相互接続構造１０８は、それぞれ、半導体基板１０６間に位置し、且つ、互いに分離される。第一ＩＣダイ１０４ａの第一相互接続構造１０８ａは、第一層間誘電 (ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ)層１１０、第一ワイヤ層１１２、第一線間ビア層１１４、および、第一デバイス接触層１１６を有する。同様に、第二ＩＣダイ１０４ｂの第二相互接続構造１０８ｂは、第二ＩＬＤ層１１８、第二ワイヤ層１２０、第二線間ビア層１２２、および、第二デバイス接触層１２４を有する。第一ＩＬＤ層１１０、および、第二ＩＬＤ層１１８は、たとえば、二酸化ケイ素、低κ誘電体、その他の誘電体、あるいは、それらの組み合わせを含む。ここで、低κ誘電体は、約 3.9より小さい誘電常数(κ)の誘電体である。 
【００１３】
第一ワイヤ層１１２は、第一線間ビア層１１４とデバイス接触層１１６とを交互に、第一ＩＬＤ層１１０中でスタックされて、第一デバイス接触層１１６が第一半導体基板１０６ａに隣接する。同様に、第二ワイヤ層１２０は、第二線間ビア層１２２とデバイス接触層１２４と、交互に、第二ＩＬＤ層１１８中でスタックされて、第二デバイス接触層１２４が、第二半導体基板１０６ｂに隣接する。第一ワイヤ層１１２及び第二ワイヤ層１２０はワイヤ１２６で形成され、第一線間ビア層１１４及び第二線間ビア層１２２は、線間ビア１２８で形成され、第一デバイス接触層１１６及び第二デバイス接触層１２４は、装置コンタクト１３０で形成される。第一ワイヤ層１１２、第二ワイヤ層１２０、第一線間ビア層１１４、第二線間ビア層１２２、第一デバイス接触層１１６第二デバイス接触層１２４は導電性があり、且つ、たとえば、アルミニウム銅、銅、アルミニウム、タングステン、その他の金属、あるいは、導電材料、あるいは、それらの組み合わせである。 
【００１４】
いくつかの実施形態において、各第一ワイヤ層１１２は、第一線間ビア層１１４及びデバイス接触層１１６の下の層とそれぞれ同じ材料である。あるいは、各第一ワイヤ層１１２は、第一線間ビア層１１４及びデバイス接触層１１６の下の層にそれぞれ一体化されている。その他の実施態様において、各第一ワイヤ層１１２は、それぞれ異なる材料で、第一線間ビア層１１４及びデバイス接触層１１６の下の層にそれぞれ区別されている。同様に、いくつかの実施形態において、各第二ワイヤ層１２０は、それぞれ同じ材料であり、第一線間ビア層１２２及びデバイス接触層１２４の上の層にそれぞれ一体化されている。その他の実施態様において、各第二ワイヤ層１２０は、それぞれ異なる材料で、第一線間ビア層１２２及びデバイス接触層１２４の上の層にそれぞれ区別されている。
【００１５】
第一ダイ１０４ａ及び第二ＩＣダイ１０４ｂのＨＢ構造１３２は、それぞれ、相互接続構造１０８間にあり、且つ、ＨＢインターフェース１３４で接触する。ＨＢ構造１３２は、個別のＨＢ誘電層１３６、個別のＨＢリンク層１３８、および、個別のＨＢ接触層１４０を有する。ＨＢ誘電層１３６は、ＨＢインターフェース１３４で接触して、誘電体から誘電体の界面を定義する。さらに、ＨＢ誘電層１３６は、たとえば、二酸化ケイ素、その他の誘電体、あるいは、それらの組み合わせである。
【００１６】
ＨＢリンク層１３８は、それぞれＨＢ誘電層１３６中で窪んでおり、ＨＢリンク層１３８は、それぞれＨＢ誘電層１３６とＨＢインターフェース１３４で平坦になる。さらに、ＨＢリンク層１３８はＨＢインターフェース１３４で接触して、導体から導体のインターフェースを定義するとともに、ＨＢ接触層１４０により、相互接続構造１０８に電気的にそれぞれ結合される。ＨＢ接触層１４０は、ＨＢリンク層１３８から相互接続構造１０８にそれぞれ延伸する。ＨＢリンク層１３８はＨＢリンク１４２から形成され、ＨＢ接触層１４０はＨＢコンタクト１４４から形成される。ＨＢリンク１４２は、たとえば、約 1.5 μm以上の幅Ｗ１を有し、および／または、ＨＢコンタクト１４４は、約 0.1-1.0 μm間の幅Ｗ２、たとえば、約０．４μmを有する。ＨＢリンク層１３８とＨＢ接触層１４０は、たとえば、アルミニウム銅、銅、アルミニウム、タングステン、その他の導電材料、あるいは、それらの組み合わせである。
【００１７】
いくつかの実施形態において、第一ＩＣダイ１０４ａの第一ＨＢリンク層１３８ａは第一ＩＣダイ１０４ａの第一ＨＢ接触層１４０ａと同一材料である。あるいは、第一ＩＣダイ１０４ａの第一ＨＢリンク層１３８ａは第一ＩＣダイ１０４ａの第一ＨＢ接触層１４０ａと一体化している。その他の実施態様において、第一ＨＢリンク層１３８ａは、第一ＨＢ接触層１４０ａと異なる材料である。あるいは、第一ＨＢリンク層１３８ａは、第一ＨＢ接触層１４０ａと区別されている。同様に、いくつかの実施形態において、第二ＩＣダイ１０４ｂの第二ＨＢリンク層１３８ｂは、第二ＩＣダイ１０４ｂの第二ＨＢ接触層１４０ｂと同一又は異なる材料であり、第二ＩＣダイ１０４ｂの第二ＨＢ接触層１４０ｂと一体化している。その他の実施態様において、第二ＨＢリンク層１３８ｂは、第二ＨＢ接触層１４０ｂと同一又は異なる材料で、第二ＨＢ接触層１４０ｂと区別されている。 
【００１８】
シールリング構造１０２は、第一ＩＣダイ１０４ａ及び第二ＩＣダイ１０４ｂ中に設置される。シールリング構造１０２は、横方向に、第一ＩＣダイ１０４ａ及び第二ＩＣダイ１０４ｂの３Ｄ ＩＣ (図示しない)を囲むとともに、それぞれ、半導体基板１０６の一つ(たとえば、第一半導体基板１０６ａ)から、半導体基板１０６のもう一つ(たとえば、第二半導体基板１０６ｂ)に延伸する。これにより、シールリング構造１０２は、３Ｄ ＩＣを保護する壁かバリアを定義する。たとえば、シールリング構造１０２は、３Ｄ ＩＣを、第一ＩＣダイ１０４ａ及び第二ＩＣダイ１０４ｂを単一化するダイ切断から、および／または、気体が、第一ＩＣダイ１０４ａ及び第二ＩＣダイ１０４ｂの周囲環境から、第一ＩＣダイ１０４ａ及び第二ＩＣダイ１０４ｂに拡散することから保護する。さらに、シールリング構造１０２は、同心円状に位置合わせされた一つ以上の環状部分１４６で形成される。たとえば、シールリング構造１０２は、第一環状部分１４６ａ、第二環状部分１４６ｂ、第三環状部分１４６ｃ、および、第四環状部分１４６ｄを有する。
【００１９】
環状部分１４６は、各自、横方向に、第一ＩＣダイ１０４ａ及び第二ＩＣダイ１０４ｂの３Ｄ ＩＣを囲む、および／または、各自、半導体基板１０６のひとつから、半導体基板１０６のもうひとつに延伸する。さらに、環状部分１４６は、第一ワイヤ層１１２及び第二ワイヤ層１２０、第一線間ビア層１１４、および、第二線間ビア層１２２、かつ、第一デバイス接触層１１６及び第二デバイス接触層１２４で形成される。たとえば、第一環状部分１４６ａは、相互接続構造１０８中で、装置コンタクト、線間ビア、および、環状ワイヤの交互のスタックにより形成される。このほか、少なくとも一つの環状部分１４６は、さらに、ＨＢリンク層１３８とＨＢ接触層１４０により形成される。たとえば、第四環状部分１４６ｄは、相互接続構造１０８中の装置コンタクト、線間ビア、および、環状ワイヤの交互のスタック、かつ、第一ＨＢ構造１３２ａ及び第二ＨＢ構造１３２ｂ中のＨＢコンタクトと環状リンクにより形成される。少なくとも一つの環状部分１４６は、さらに、ＨＢリンク層１３８とＨＢ接触層１４０で形成されるので、シールリング構造１０２は、連続した壁、あるいは、バリアを、それぞれ、半導体基板１０６間に形成して、高い信頼性とパフォーマンスを達成する。
【００２０】
パッシベーション層１４８が、半導体基板１０６上に設置され、且つ、それを被覆する。たとえば、パッシベーション層１４８が、第二半導体基板１０６ｂの上表面に設置され、且つ、それを被覆する。さらに、いくつかの実施形態において、パッシベーション層１４８は、シールリング構造１０２のすぐ上の一つ以上のパッド構造(図示しない)を提供する。パッド構造は、３Ｄ ＩＣダイと外部装置間の電気的結合を促進する。パッシベーション層１４８は、たとえば、二酸化ケイ素、窒化ケイ素、酸窒化けい素、炭化ケイ素、その他の誘電体、あるいは、それらの組み合わせである。
【００２１】
図１Ｂのいくつかの実施態様によるレイアウト１００Ｂを参照すると、図１の３Ｄ ＩＣダイが提供される。図に示されるように、シールリング構造１０２は、横方向に、３Ｄ ＩＣ１５０を囲むとともに、３Ｄ ＩＣダイの周辺に沿って横方向に延伸する。３Ｄ ＩＣ１５０は、図１Ａの第一ＩＣダイ１０４ａ及び第二ＩＣダイ１０４ｂで形成され、且つ、複数の半導体装置 (図示しない)と半導体装置間の相互接続から形成される。いくつかの実施形態において、半導体装置は、アクティブ、および／または、パッシブデバイスであり、および／または、図１Ａの半導体基板１０６、および/または、図１Ａの相互接続構造１０８中に位置する。たとえば、半導体装置は、図１Ａの半導体基板１０６中に設置される絶縁ゲート電界効果トランジスタ(IGFETs)、あるいは、金属酸化膜半導体電界効果トランジスタ (MOSFETs)を有する。別の例にように、半導体装置は、図１Ａの相互接続構造１０８中に設置される金属-絶縁物-金属(MIM)キャパシタ、抵抗型ランダムアクセスメモリ(RRAM)、あるいは、スパイラルインダクタを有する。
【００２２】
図２Ａ〜図２Ｄのその他の実施態様の断面図２００Ａ〜２００Ｄは、図１Ａの３Ｄ ＩＣダイが提供され、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトが、少なくともひとつ(全てではない)の環状部分１４６から省略されている。
【００２３】
図２Ａの断面図２００Ａと図２Ｂの断面図２００Ｂに示されるように、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトは、４個の環状部分のうち３つが省略されている。特に、図２Ａの実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクのうちが、第一環状１４６ａ、第二環状１４６ｂ及び第三環状部分１４６ｃが省略されており、第四環状部分１４６ｄは省略されていない。さらに、図２Ｂの実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトのうち、第二環状部分１４６ｂ、第三環状部分１４６ｃ及び第四環状部分１４６ｄは省略されており、第一環状部分１４６аは省略されていない。
【００２４】
図示されないが、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトのうち、第一環状部分１４６а、第二環状部分１４６ｂ及び第四環状部分１４６ｄは省略され、第三環状部分１４６ｃは省略されていない。さらに、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトのうち、第一環状部分１４６а、第三環状部分１４６ｃ及び第四環状部分１４６ｄは省略されており、第二環状部分１４６ｂは省略されていない。
【００２５】
図２Ｃの断面図２００Ｃに示されるように、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトは、４個の環状部分のうち２個が省略される。特に、図２Ｃの実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトでは、第一環状部分１４６ａ及び第三環状部分１４６ｃが省略されており、第二環状部分１４６ｂ及び第四環状部分１４６ｄは省略されていない。
【００２６】
図示されないが、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトでは、第一環状部分１４６ａ及び第二環状部分１４６ｂが省略され、第三環状部分１４６ｃ及び第四環状部分１４６ｄは省略されていない。さらに、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトでは、第二環状部分１４６ｂ及び第三環状部分１４６ｃは省略され、第一環状部分１４６ａ及び第四環状部分１４６ｄは省略されていない。さらに、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトが、第三環状部分１４６ｃ及び第四環状部分１４６ｄは省略され、第一環状部分１４６а及び第二環状部分１４６ｂは省略されていない。さらに、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトでは、第二環状部分１４６ｂ及び第四環状部分１４６ｄが省略され、第一環状部分１４６а及び第三環状部分１４６ｃは省略されていない。さらに、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトでは、第一環状部分１４６ｂ及び第四環状部分１４６ｄが省略されるが、第二環状部分１４６ｂ及び第三環状部分１４６ｃは省略されていない。
【００２７】
図２Ｄの断面図２００Ｄに示されるように、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトは、４個の環状部分のうち１つが省略される。特に、図２Ｄの実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトでは、第二環状部分１４６ｂが省略され、第一環状部分１４６а、第三環状部分１４６ｃ及び第四環状部分１４６ｄは省略されていない。
【００２８】
図示されないが、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトでは、第一環状部分１４６ａが省略され、第二環状部分１４６ｂ、第三環状部分１４６ｃ及び第四環状部分１４６ｄは省略されていない。さらに、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトでは、第三環状部分１４６ｃが省略され、第一環状部分１４６а、第二環状部分１４６ｂ及び第四環状部分１４６ｄが省略されていない。さらに、その他の実施態様において、ＨＢリンク層１３８のＨＢリンクとＨＢ接触層１４０のＨＢコンタクトでは、第四環状部分１４６ｄが省略され、第一環状部分１４６а、第二環状部分１４６ｂ及び第三環状部分１４６ｃが省略されていない。
【００２９】
図３Ａのその他の実施態様による断面図３００Ａと図３Ｂのその他の実施態様による断面図３００Ｂは、図１Ａの３Ｄ ＩＣダイが提供され、シールリング構造１０２は、さらに多い、あるいは、さらに少ない環状部分を有する。これらの実施態様は、たとえば、さらに、図２Ａ〜図２Ｄの実施態様と結合してもいい。
【００３０】
図３Ａの断面図３００Ａに示されるように、図１Ａの第一環状部分１４６ａ、第二環状部分１４６ｂ、第三環状部分１４６ｃ及び第四環状部分１４６ａ、１４６ｂ、１４６ｃ、１４６ｄのうち一つ以上の環状部分(全てではない)が、図１Ａのシールリング構造１０２から省略される。特に、図３Ａの実施態様において、図１Ａの第三環状部分１４６ｃが省略され、図１Ａの第一環状部分１４６ａ、第二環状部分１４６ｂ及び第四環状部分１４６ｄは残されている。
【００３１】
図示されないが、その他の実施態様において、一つ以上の環状部分のその他の組み合わせが、図１Ａのシールリング構造１０２から省略される。たとえば、図１Ａの第一環状部分１４６ａが省略され、図１Ａの第二環状部分１４６ｂ、第三環状部分１４６ｃ及び第四環状部分１４６ｄが残される。別の例にように、図１Ａの第二環状部分１４６ｂ及び第四環状部分１４６ｄが省略され、第一環状部分１４６ａ及び第三環状部分１４６ｃが残される。  
【００３２】
図３Ｂの断面図３００Ｂに示されるように、図１Ａのシールリング構造１０２は、一つ以上の追加環状部分を含む。特に、図３Ｂの実施態様において、シールリング構造１０２は、第一環状部分１４６ａ、第二環状部分１４６ｂ、第三環状部分１４６ｃ、及び第四環状部分１４６ｄを有し、さらに、第五環状部分１４６eを有する。 
【００３３】
図４Ａ〜図４Ｃのその他の実施態様による断面図４００Ａ〜４００Ｃは、図１Ａの３Ｄ ＩＣダイが提供され、パッド構造が、シールリング構造の真上に設置される。これらの実施態様は、たとえば、図２Ａ〜図２Ｄの実施態様、および／または、図３Ａと図３Ｂの実施態様と結合することもできる。
【００３４】
図４Ａの断面図４００Ａに示されるように、パッシベーション層１４８は、第一パッシベーションサブレイヤー１４８ａ及び第一パッシベーションサブレイヤー１４８ａ上の第二パッシベーションサブレイヤー１４８ｂを有し、さらに、第一パッシベーションサブレイヤー１４８ａと第二パッシベーションサブレイヤー１４８ｂとの間のパッド層４０２を有する。第一パッシベーションサブレイヤー１４８ａ及び第二１４８ｂは誘電体であり、且つ、たとえば、二酸化ケイ素、窒化ケイ素、酸窒化けい素、炭化ケイ素、その他の誘電体、あるいは、それらの組み合わせである。さらに、第一パッシベーションサブレイヤー１４８ａ及び第二パッシベーションサブレイヤー１４８ｂは、同一材料、あるいは、異なる材料である。  
【００３５】
パッド層４０２は、シールリング構造１０２上のすぐ上にある一つ以上のパッド構造４０４を有する。たとえば、パッド層４０２は、シールリング構造１０２の真上の第一パッド構造４０４ａと第二パッド構造４０４ｂを有する。パッド構造４０４は、それぞれ、パッド領域４０６とビア領域４０８を有する。パッド領域４０６は、第一パッシベーションサブレイヤー１４８ａ上に位置し、且つ、少なくとも部分的に、第二パッシベーションサブレイヤー１４８ｂにより被覆される。図示されないが、いくつかの実施形態において、第二パッシベーションサブレイヤー１４８ｂは、パッド領域４０６上に一つ以上の開口を有し、それぞれ、パッド領域４０６を露出する。ビア領域４０８は、第一パッシベーションサブレイヤー１４８ａ中に位置し、いくつかの実施形態において、第二半導体基板１０６ｂと接触する。さらに、各ビア領域４０８は、第一パッシベーションサブレイヤー１４８ａの上表面により区切られる頂部辺縁を有し、且つ、第一パッシベーションサブレイヤー１４８ａから延伸する。
【００３６】
パッド領域４０６とビア領域４０８は、導電性があり、且つ、たとえば、銅、アルミニウム、アルミニウム銅、タングステン、その他の導体、あるいは、それらの組み合わせである。いくつかの実施形態において、パッド領域４０６は同一材料である。あるいは、パッド領域４０６はビア領域４０８と一体化されている。その他の実施態様において、パッド領域４０６は、ビア領域４０８と異なる材料で、ビア領域４０８と区別されている。さらに、いくつかの実施形態において、パッド領域４０６はそれぞれ、第三幅  Ｗ３を有し、ビア領域４０８は、それぞれ、第三幅Ｗ３より小さい第四幅Ｗ４を有する。第三幅Ｗ３は、約３−５μmの間、たとえば、約３．６μm、および／または、第四幅Ｗ４は、約１−２μmの間、たとえば、約１．８μmである。
【００３７】
パッド構造４０４をシールリング構造１０２の真上に設置し、さらに、追加パッド構造を３Ｄ ＩＣに設置することにより、３Ｄ ＩＣダイの頂部利用率が高く、且つ、３Ｄ ＩＣダイが小さいフットプリントを有する。たとえば、３Ｄ ＩＣがパッド構造の組数に基づくと仮定し、パッド構造の組数を収容するためには３Ｄ ＩＣの真上の３Ｄ ＩＣダイの上表面面積が不足している仮定する。この例において、さらに、シールリング構造１０２の真上の３Ｄ ＩＣダイの上表面領域を用いることにより、３Ｄ ＩＣダイのフットプリントを拡大せずに、パッド構造の組数を収容するために十分な上表面面積を実現できる。 
【００３８】
図４Ｂの断面図４００Ｂに示されるように、背面スルーサブストレートビア (ＢＴＳＶ)層４１０が、第一パッシベーションサブレイヤー１４８ａと第二相互接続構造１０８ｂ間に位置する。さらに、ＢＴＳＶ層４１０は、第二半導体基板１０６ｂから延伸し、ＢＴＳＶ４１２を有する。ＢＴＳＶ層４１０は導電性があり、且つ、たとえば、銅、アルミニウム、アルミニウム銅、タングステン、その他の導体、あるいは、それらの組み合わせである。
【００３９】
ＢＴＳＶ４１２は、シールリング構造１０２の真上に位置し、且つ、第二デバイス接触層１２４中の装置コンタクト間に横方向に位置する。さらに、ＢＴＳＶ４１２は、第二半導体基板１０６ｂを経て、第一パッド構造４０４ａから第二半導体基板１０６ｂに最も近い第二ワイヤ層に延伸する。これにより、第一パッド構造４０４ａと第二相互接続構造１０８ｂが電気的に結合する。さらに、ＢＴＳＶ４１２は、第一パッド構造４０４ａから第二ワイヤ層に連続して延伸する側壁を有し、さらに、第五幅Ｗ５(たとえば、最大幅)を有する。第五幅Ｗ５は、図４Ｂに示されるように、パッド構造４０４の幅、たとえば、第三と第四幅Ｗ３，Ｗ４より小さい。さらに、第五幅Ｗ５は、約２μmより小さく、例えば、約１．５μmである。
【００４０】
図４Ｃの断面図４００Ｃに示されるように、図４Ｂの変形例が提供され、ＢＴＳＶ４１２は別々のテーパ状で、ＢＴＳＶ４１２の側壁は、第一パッド構造４０４ａから、第二デバイス接触層１２４まで非連続である。ＢＴＳＶ４１２は、第二半導体基板１０６ｂ中に背面半導体領域４１４を有するとともに、第二半導体基板１０６ｂの上表面から、第二半導体基板１０６ｂを経て、第二半導体基板１０６ｂの底表面に延伸する。さらに、ＢＴＳＶ４１２は、第二ＩＬＤ層１１８中に、背面接触領域４１６を有するとともに、第二半導体基板１０６ｂの底面から、第二半導体基板１０６ｂに最も近い第二ワイヤ層に延伸する。 
【００４１】
背面半導体領域４１４と背面接触領域４１６は、たとえば、銅、アルミニウム、アルミニウム銅、タングステン、その他の導体、あるいは、それらの組み合わせである。いくつかの実施形態において、背面半導体領域４１４は、背面接触領域４１６と同一材料である。あるいは、背面半導体領域４１４は背面接触領域４１６と一体化されている。その他の実施態様において、背面半導体領域４１４は、背面接触領域４１６と異なる材料であり、背面接触領域４１６と区別されている。さらに、背面半導体領域４１４は第六幅Ｗ６を有し、背面接触領域４１６は、第六幅Ｗ６より小さい第七幅Ｗ７を有する。第六幅Ｗ６は、たとえば、３−５μm、たとえば、約３．４μmである。第七幅Ｗ７は、１−３μm、たとえば、約２．４μmである。
【００４２】
単一ＢＴＳＶ/パッド構造ペアが図４Ｂと図４Ｃで示され、理解できることは、一つ以上の追加ＢＴＳＶ/パッド構造ペアは、シールリング構造１０２の真上に設置されるとともに、図４Ｂ又は図４Ｃに示されるように順に設置されることである。たとえば、追加のＢＴＳＶ/パッド構造ペアは、横方向に隔てられるとともに、シールリング構造１０２の真上のリング中に設置される。 
【００４３】
図５の断面図５００のいくつかのさらに詳細な実施態様は、図１Ａの３Ｄ ＩＣダイを提供し、３Ｄ ＩＣ１５０は、シールリング構造１０２により囲まれる。これらの実施態様は、たとえば、図２Ａ〜図２Ｄの実施態様、図３Ａと図３Ｂの実施態様、図４Ａ〜図４Ｃの実施態様、あるいは、それらの組み合わせと結合することもできる。
【００４４】
図示されるように、３Ｄ ＩＣ１５０は、半導体基板１０６間に分布する一つ以上の半導体装置５０２を有し、相互接続構造１０８とＨＢ構造１３２により定義される導電パスにより互いに電気的に結合される。半導体装置５０２は、たとえば、MOSFET、IGFETS、MIM キャパシタ、フラッシュメモリセル等である。さらに、いくつかの実施形態において、隔離領域５０４が、半導体基板１０６中に設置されて、半導体装置５０２間に電気的隔離を提供する。隔離領域５０４は、たとえば、シャロートレンチアイソレーション (ＳＴＩ)領域、あるいは、ディープトレンチアイソレーション (ＤＴＩ)領域である。 
【００４５】
図６〜図１３、図１４Ａ〜図１４Ｃ、図１５Ａ〜図１５Ｃ、および、図１６Ａ〜図１６Ｄの一連の断面図６００〜１３００、１４００Ａ〜１４００Ｃ、図１５００Ａ〜図１５００Ｃ、図１６００Ａ〜図１６００Ｄは、いくつかの実施態様による３Ｄ ＩＣダイとシールリング構造１０２ (たとえば、図１２)の形成方法が示されている。３Ｄ ＩＣダイは、第一ＩＣダイ１０４ａ、および、第一ＩＣダイ１０４а上に設置され、第一ＩＣダイ１０４аと混成結合される第二ＩＣダイ１０４ｂ(たとえば、図１１)を有する。さらに、シールリング構造１０２は、第一ＩＣダイ１０４ａ中の第一シールリング土台１０２ａ(たとえば、図７)、および、第二ＩＣダイ１０４ｂ中の第二シールリング土台１０２ｂ(たとえば、 図１１)から形成される。
【００４６】
図６の断面図６００〜図１０の断面図１０００に示されるように、第一シールリング構造１０２ａを有する第一ＩＣダイ１０４ａが形成される。特に、図６の断面図６００に示されるように、一対の第一ＩＬＤ層１１０ａが第一半導体基板１０６ａ上に形成される。たとえば、第一ＩＬＤ層１１０ａの下層が、第一半導体基板１０６ａを覆うように形成され、続いて、第一ＩＬＤ層１１０ａの上層が、下層を被覆するように形成される。第一ＩＬＤ層１１０ａのスタックの形成方法は、たとえば、気相蒸着 (たとえば、化学、あるいは、物理気相蒸着)、原子層堆積、熱酸化、その他の成長、あるいは、蒸着プロセス、あるいは、それらの組み合わせである。さらに、第一ＩＬＤ層１１０ａは、たとえば、二酸化ケイ素、低κ 誘電体、その他の誘電体等から形成される。  
【００４７】
いくつかの実施形態において、エッチング停止層(図示しない)が、第一ＩＬＤ層１１０ａ間に形成される。エッチング停止層は、第一ＩＬＤ層１１０ａと異なる材料で、たとえば、窒化ケイ素である。さらに、いくつかの実施形態において、第一ＩＬＤ層１１０ａは一緒に整合される、および／または、同一材料を採用する。たとえば、第一ＩＬＤ層１１０ａは、同じ蒸着、あるいは、成長の異なる領域である。
【００４８】
図７の断面図７００に示されるように、第一ワイヤ層１１２ａと第一デバイス接触層１１６は、それぞれ、第一ＩＬＤ層１１０ａ中に形成される。たとえば、第一ワイヤ層１１２ａは、第一ＩＬＤ層１１０ａの上層に窪むように形成され、第一デバイス接触層１１６は、第一ワイヤ層１１２ａから、第一ＩＬＤ層１１０ａの下層を経て、第一半導体基板１０６ａに延伸して形成される。さらに、第一シールリング土台１０２ａのパターンを有する第一ワイヤ層１１２ａと第一デバイス接触層１１６が形成される。
【００４９】
いくつかの実施形態において、第一ワイヤ層１１２ａと第一デバイス接触層１１６を形成するプロセスは、第一選択エッチングを第一ＩＬＤ層１１０ａの上層で実行して、第一ワイヤ層１１２ａのパターンを有する上層中に、第一開口を形成する工程を有する。第一選択エッチングは、たとえば、第一ＩＬＤ層１１０ａ間のエッチング停止層で停止する。その後、第二選択エッチングが第一ＩＬＤ層１１０ａの下層中で実行されて、第一デバイス接触層１１６のパターンを有する下層中に、第二開口を形成する。導電層が、第一開口及び第二開口に充填されるとともに、平坦化が実行されて、導電層の頂部、あるいは、上表面と上層の頂部、あるいは、上表面を共平面（面一）にし、これにより、第一ワイヤ層１１２ａと第一デバイス接触層１１６が、導電層から形成される。第一選択的なエッチング及び第二選択的なエッチングは、たとえば、フォトリソグラフィにより選択的に実行される、および／または、平坦化は、たとえば、化学機械研磨 (ＣＭＰ)により実行される。
【００５０】
図６と図７の動作は、第一ワイヤ層１１２ａと第一デバイス接触層１１６を形成するデュアルダマシンプロセスを説明、および、記述しているが、その他の実施態様において、シングルダマシンプロセスを、第一ワイヤ層１１２ａと第一デバイス接触層１１６の形成に用いてもよい。デュアルダマシンプロセス、および、シングルダマシンプロセスは、それぞれ、銅に制限されないデュアルダマシン、および、シングルダマシンプロセスである。
【００５１】
図８の断面図８００に示されるように、図６と図７の動作は、一回、あるいは、複数回である。これにより、第一ＩＬＤ層１１０ｂの一つ以上の追加ペアは、第一半導体基板１０６ａ上にスタックされ、それぞれ、追加の第一ワイヤ層１１２ｂと第一線間ビア層１１４ａを含む。第一ＩＬＤ層１１０ａ、１１０ｂ、第一ワイヤ層１１２ａ、１１２ｂ、第一デバイス接触層１１６、および、一つ以上の 第一線間ビア１１４層ａが、共同で、第一相互接続構造１０８ａを定義する。 
【００５２】
図９の断面図９００に示されるように、一対の第一ＨＢ誘電層１３６ａが第一相互接続構造１０８ａ上に形成される。たとえば、第一ＨＢ誘電層１３６ａの低層は、第一相互接続構造１０８ａを覆うように形成され、その後、第一ＨＢ誘電層１３６ａの上層が低層を覆うように形成される。第一ＨＢ誘電層１３６ａは、たとえば、図６の第一ＩＬＤ層１１０ａと同じ方式、あるいは、類似方式で形成される。  
【００５３】
いくつかの実施形態において、エッチング停止層 (図示しない)が、第一ＨＢ誘電層１３６ａ間に形成される。エッチング停止層は、第一ＨＢ誘電層１３６ａと異なる材料、たとえば、窒化ケイ素である。さらに、いくつかの実施形態において、第一ＨＢ誘電層１３６ａは、一緒に整合される、および／または、同一材料を採用する。たとえば、第一ＨＢ誘電層１３６ａは、同じ蒸着、あるいは、成長の異なる領域である。  
【００５４】
図１０の断面図１０００に示されるように、第一ＨＢリンク層１３８ａと第一ＨＢ接触層１４０ａが、それぞれ、第一ＨＢ誘電層１３６ａ中に形成される。たとえば、第一ＨＢリンク層１３８ａは、第一ＨＢ誘電層１３６ａの上層中に窪むように形成され、第一ＨＢ接触層１４０ａは、第一ＨＢリンク層１３８ａから、第一ＨＢ誘電層１３６ａの低層を経て、第一相互接続構造１０８ａに延伸するように形成される。さらに、第一シールリング土台１０２ａのパターンを有する第一ＨＢリンク層１３８ａと第一ＨＢ接触層１４０ａが形成される。第一ＨＢ誘電層１３６ａ、第一ＨＢリンク層１３８ａ、および、第一ＨＢ接触層１４０ａは、一緒に、第一ＨＢ構造１３２ａを定義する。  
【００５５】
いくつかの実施形態において、第一ＨＢリンク層１３８ａと第一ＨＢ接触層１４０ａを形成するプロセスは、図７の第一ワイヤ層１１２ａと第一デバイス接触層１１６と同じ方式、あるいは、類似方式で実行される。さらに、図９と図１０の動作は、第一ＨＢリンク層１３８ａと第一ＨＢ接触層１４０ａを形成するデュアルダマシンプロセスを説明、および、記述し、その他の実施態様において、シングルダマシンプロセスを、第一ＨＢリンク層１３８ａと第一ＨＢ接触層１４０ａの形成に用いてもよい。  
【００５６】
図１１の断面図１１００に示されるように、第二シールリング土台１０２ｂを有する第二ＩＣダイ１０４ｂが形成される。第二ＩＣダイ１０４ｂは、図６〜図１０の第一ＩＣダイ１０４ａと同じ方式、あるいは、類似方式中に形成される。このように、第二ＩＣダイ１０４ｂは、第二半導体基板１０６ｂ上の第二相互接続構造１０８ｂを有し、さらに、第二相互接続構造１０８ｂ上の第二ＨＢ構造１３２ｂを有する。第二相互接続構造１０８ｂは、一対の第二ＩＬＤ層１１８ａを有し、第二ワイヤ層１２０ａと第二デバイス接触層１２４は、それぞれ、第二ＩＬＤ層１１８ａ中に形成される。さらに、第二相互接続構造１０８ｂは、一つ以上の追加ペアの第二ＩＬＤ層１１８ｂを有し、それらは、第二半導体基板１０６ｂ上にスタックされ、それぞれ、追加の第二ワイヤ層１２０ｂと第二線間ビア層１２２ａを含む。第二ＨＢ構造１３２ｂは、一対の第二ＨＢ誘電層１３６ｂを有し、第二ＨＢリンク層１３８ｂと第二ＨＢ接触層１４０ｂは、それぞれ、第二ＨＢ誘電層１３６ｂ中に位置する。  
【００５７】
図１２の断面図１２００に示されるように、第二ＩＣダイ１０４ｂは、反転して、第一ＩＣダイ１０４ａに接合される。これにより、第一ＨＢ構造１３２ａと第二ＨＢ構造１３２ｂの接合部分により、ＨＢがされる。ＨＢは、第一１３６ａと第二ＨＢ誘電層１３６ｂとの間の誘電体対誘電体接合を有する。さらに、ＨＢは、第一リンク層１３８ａと第二ＨＢリンク層１３８ｂとの導体体導体接合を有する。第一シールリングサブ構造１０２ａと第二シールリングサブ構造１０２ｂは、一緒に、シールリング構造１０２を形成する。第二ＩＣダイ１０４ｂと第一ＩＣダイ１０４ａを接合するプロセスは、たとえば、融着プロセス、および／または、金属接合プロセスを含む。  
【００５８】
図１３の断面図１３００に示されるように、平坦化が第二半導体基板１０６ｂ中で実行されて、第二半導体基板１０６ｂを厚さＴｂに薄化する。平坦化は、たとえば、ＣＭＰ、および／または、エッチバックにより実行される。 
【００５９】
図１３の断面図１３００に示されるように、パッシベーション層１４８が第二ＩＣダイ１０４を被覆するように形成される。パッシベーション層１４８は、たとえば、気相蒸着 (たとえば、化学、あるいは、物理気相蒸着)、原子層堆積、熱酸化、その他の成長、あるいは、蒸着プロセス、あるいは、それらの組み合わせにより形成される。さらに、パッシベーション層１４８は、たとえば、二酸化ケイ素、窒化ケイ素、その他の誘電体、それらの組み合わせ等から形成される。  
【００６０】
図１４Ａの断面図１４００Ａ〜図１４Ｃの断面図１４００Ｃに示されるように、いくつかの実施形態において、一つ以上のパッド構造４０４(たとえば、図１４Ｂと図１４Ｃ)がパッシベーション層１４８中に形成される。特に、図１４Ａの断面図１４００Ａに示されるように、平坦化が第二半導体基板１０６ｂ中で実行された後、パッシベーション層１４８の第一パッシベーションサブレイヤー１４８ａが、第二ＩＣダイ１０４ｂを被覆するように形成される。第一パッシベーションサブレイヤー１４８ａは、たとえば、気相蒸着 (たとえば、化学、あるいは、物理気相蒸着)、原子層堆積、熱酸化、その他の成長、あるいは、蒸着プロセス、あるいは、それらの組み合わせにより形成される。さらに、第一パッシベーションサブレイヤー１４８ａは、たとえば、二酸化ケイ素、窒化ケイ素、その他の誘電体、それらの組み合わせ等から形成される。  
【００６１】
また、図１４Ａの断面図１４００Ａに示されるように、選択的なエッチングが第一パッシベーションサブレイヤー１４８ａ中で実行されて、シールリング構造１０２上に、直接、一つ以上のパッド開口１４０２を形成する。パッド開口１４０２は、パッド構造４０４(たとえば、図１４Ｂと図１４Ｃに示す)に対応するとともに、第一パッシベーションサブレイヤー１４８ａから第二半導体基板１０６ｂの背面に延伸する。さらに、パッド開口１４０２は、たとえば、約１−３μmの幅Ｗ３をそれぞれ有する。選択的なエッチが、たとえば、フォトリソグラフィにより選択的に実行される。
【００６２】
図１４Ｂの断面図１４００Ｂに示されるように、パッド層４０２がパッド開口１４０２を充填するように形成されるとともに、第一パッシベーションサブレイヤー１４８ａを被覆する。パッド層４０２は、たとえば、気相蒸着、原子層堆積、電気化学めっき、その他の成長、あるいは、蒸着プロセス、あるいは、それらの組み合わせにより形成される。さらに、パッド層４０２は、導電性があり、且つ、たとえば、アルミニウム、銅、アルミニウム銅、その他の導電材料、それらの組み合わせ等から形成される。  
【００６３】
また、図１４Ｂの断面図１４００Ｂに示されるように、選択的なエッチングがパッド層４０２中で実行されて、シールリング構造１０２上で、直接、パッド構造４０４を形成する。たとえば、選択的なエッチングは、第一パッド構造４０４ａと第二パッド構造４０４ｂを形成する。選択的なエッチが、たとえば、フォトリソグラフィにより選択的に実行される。パッド構造４０４は、それぞれ、第一パッシベーションサブレイヤー１４８ａ上のパッド領域４０６を有し、パッド開口１４０２(たとえば、図１４Ａに示す)に対応して充填されるビア領域４０８を有する。パッド領域４０６は、たとえば、約３−５μmの幅Ｗ３を有し、ビア領域４０８は、パッド開口１４０２と同じ幅Ｗ４を有する。
【００６４】
図示されないが、その他の実施態様において、平坦化 (たとえば、ＣＭＰ)がパッド層４０２中で実行されて、パッド層４０２の頂部、あるいは、上表面と第一パッシベーションサブレイヤー１４８ａの頂部、あるいは、上表面を共平面にするとともに、ビア領域４０８を形成する。その後、別のパッド層(図示しない)が、パッド層４０２と第一パッシベーションサブレイヤー１４８ａ上に形成され、選択的なエッチングによりパターン化されて、パッド領域４０６を定義する。別のパッド層は導電性があり、且つ、たとえば、パッド層４０２と同一材料、あるいは、異なる材料である。 
【００６５】
図１４Ｃの断面図１４００Ｃに示されるように、パッシベーション層１４８の第二パッシベーションサブレイヤー１４８ｂが、第一パッシベーションサブレイヤー１４８ａとパッド層４０２を被覆するように形成される。第二パッシベーションサブレイヤー１４８ｂは、たとえば、気相蒸着(たとえば、化学、あるいは、物理気相蒸着)、原子層堆積、熱酸化、その他の成長、あるいは、蒸着プロセス、あるいは、それらの組み合わせにより形成される。さらに、第二パッシベーションサブレイヤー１４８ｂは、たとえば、二酸化ケイ素、窒化ケイ素、その他の誘電体、それらの組み合わせ等から形成される。  
【００６６】
図１５Ａの断面図１５００Ａ〜図１５Ｃの断面図１５００Ｃに示されるように、いくつかの実施形態において、ＢＴＳＶ(たとえば、図１５Ｂと図１５Ｃ)は、第二半導体基板１０６ｂから延伸して形成される。特に、図１５Ａの断面図１５００Ａに示されるように、選択的なエッチングが、第二半導体基板１０６ｂと第二ＩＬＤ層１１８ａ中で実行されて、ＢＴＳＶ開口１５０２を形成する。ＢＴＳＶ開口１５０２が、直接、シールリング構造１０２上に形成されるとともに、横方向に、第二デバイス接触層１２４中の隣接ペアの装置コンタクト間に位置する。さらに、ＢＴＳＶ開口１５０２は、第二半導体基板１０６ｂに最も近い第二ワイヤ層１２０ａに延伸するように形成され、これにより、第二ワイヤ層１２０ａを露出する。ＢＴＳＶ開口１５０２は幅Ｗ５を有し、たとえば、約１−３μm、たとえば、約２μmより小さい。選択的なエッチが、たとえば、フォトリソグラフィにより選択的に実行される。
【００６７】
図１５Ｂの断面図１５００Ｂに示されるように、ＢＴＳＶ開口１５０２(たとえば、図１５Ａ)を充填するＢＴＳＶ４１２を有するＢＴＳＶ層４１０が形成される。ＢＴＳＶ層４１０は導電性があるとともに、たとえば、アルミニウム、銅、アルミニウム銅、その他の導電材料、それらの組み合わせから形成される。
【００６８】
いくつかの実施形態において、ＢＴＳＶ層４１０の形成プロセスは、ＢＴＳＶ開口１５０２を充填するＢＴＳＶ層４１０を形成するとともに、第二半導体基板１０６ｂを被覆する工程を有する。ＢＴＳＶ層４１０は、たとえば、気相蒸着、原子層堆積、電気化学めっき、その他の成長、あるいは、蒸着プロセス、あるいは、それらの組み合わせにより形成される。その後、平坦化がＢＴＳＶ層４１０中で実行されて、ＢＴＳＶ層４１０の頂部、あるいは、上表面と第二半導体基板１０６ｂの頂部、あるいは、上表面を共平面にし、これにより、ＢＴＳＶ４１２を形成する。平坦化は、たとえば、ＣＭＰにより実行される。    
【００６９】
図１５Ｃの断面図１５００Ｃに示されるように、パッシベーション層１４８が、第二半導体基板１０６ｂとＢＴＳＶ層４１０を覆うように形成される。パッシベーション層１４８は、第一パッシベーションサブレイヤー１４８ａ、および、第一パッシベーションサブレイヤー１４８ａ上の第二パッシベーションサブレイヤー１４８ｂを有する。さらに、パッド層４０２が、第一パッシベーションサブレイヤー１４８ａと第二パッシベーションサブレイヤー１４８ｂ間に形成される。パッド層４０２は、第一パッシベーションサブレイヤー１４８ａを覆うとともに、第一パッシベーションサブレイヤー１４８ａから、ＢＴＳＶ４１２に延伸する第一パッド構造４０４ａを有する。パッシベーション層１４８とパッド層４０２を形成するプロセスは、たとえば、図１４Ａ〜図１４Ｃに示される。
【００７０】
図１６Ａ〜図１６Ｄの断面図１６００Ａ〜１６００Ｄに示されるように、ＢＴＳＶの別の実施態様は、第二半導体基板１０６ｂから延伸するように形成される。特に、図１６Ａの断面図１６００Ａに示されるように、第一選択エッチングが第二半導体基板１０６ｂ中で実行されて、背面半導体開口１６０２を形成する。背面半導体開口１６０２が、シールリング構造１０２上に、直接形成されるとともに、第二ＩＬＤ層１１８ａに延伸する。背面半導体開口１６０２は、たとえば、約３．４μmより小さい約２−５μmの幅Ｗ６を有する。第一選択エッチが、たとえば、フォトリソグラフィにより選択的に実行される。  
【００７１】
注意すべきことは、前述のいくつかの実施態様は、第二デバイス接触層１２４が、背面半導体開口１６０２に対応する第二ＩＣダイ１０４ｂの領域のすぐ下の装置コンタクトを有するように説明されている。いくつかの実施態様において、装置コンタクトが省略される。
【００７２】
図１６Ｂの断面図１６００Ｂに示されるように、第二選択エッチングが、第二ＩＬＤ層１１８ａと第二デバイス接触層１２４中で実行されて、シールリング構造１０２上に、直接、背面接触開口１６０４を形成する。さらに、背面接触開口１６０４が、第二半導体基板１０６ｂに最も近い第二ワイヤ層１２０ａに延伸するように形成され、これにより、第二ワイヤ層１２０ａを露出する。背面接触開口１６０４は、背面半導体開口１６０２より小さい幅Ｗ７を有する。幅Ｗ７は、１−３μm、たとえば、約２．４μmである。第二選択エッチングは、たとえば、フォトリソグラフィにより選択的に実行される。
【００７３】
図１６Ｃの断面図１６００Ｃに示されるように、背面半導体開口１６０２ (たとえば、図１６Ｂ)と背面接触開口１６０４ (たとえば、図１６Ｂ)を充填するＢＴＳＶ４１２を有するＢＴＳＶ層４１０が形成される。ＢＴＳＶ層４１０は導電性があり、且つ、たとえば、アルミニウム、銅、アルミニウム銅、その他の導電材料、それらの組み合わせにより形成される。ＢＴＳＶ層４１０は、たとえば、図１５Ｂで記述されるように形成される。
【００７４】
図１６Ｄの断面図１６００Ｄに示されるように、パッシベーション層１４８は、第二半導体基板１０６ｂとＢＴＳＶ層４１０を覆うように形成される。パッシベーション層１４８は、第一パッシベーションサブレイヤー１４８ａと、第一パッシベーションサブレイヤー１４８ａ上の第二パッシベーションサブレイヤー１４８ｂを有する。さらに、パッド層４０２が、第一パッシベーションサブレイヤー１４８ａと第二パッシベーションサブレイヤー１４８ｂ間に形成される。パッド層４０２は、第一パッシベーションサブレイヤー１４８ａを覆うとともに、第一パッシベーションサブレイヤー１４８ａから、ＢＴＳＶ４１２に延伸する第一パッド構造４０４ａを有する。パッシベーション層１４８とパッド層４０２を形成するプロセスは、たとえば、図１４Ａ〜図１４Ｃに示される。
【００７５】
図１７を参照すると、いくつかの実施態様による図６〜図１３、図１４Ａ〜図１４Ｃ、図１５Ａ〜図１５Ｃ、および、図１６Ａ〜図１６Ｄの方法のフローチャート１７００が提供される。  
【００７６】
ステップ１７０２において、第一シールリング構造を有する第一ＩＣダイが形成される。たとえば、図６〜図１０を参照する。ステップ１７０２ａにおいて、第一相互接続構造が第一半導体基板上に形成される。第一シールリング構造を部分的に形成する第一ワイヤ層と第一ビア層の交互のスタックを有する第一相互接続構造が形成される。たとえば、図６-図８を参照する。ステップ１７０２ｂにおいて、第一ＨＢ構造が第一相互接続構造上に形成される。第一ＨＢ接触層、および、第一ＨＢ接触層上の第一ＨＢリンク層を有する第一ＨＢ構造が形成される。さらに、第一ＨＢ接触層と第一ＨＢリンク層により、第一シールリング構造が部分的に形成される。たとえば、図９と図１０を参照する。
【００７７】
ステップ１７０４において、第二シールリング構造を有する第二ＩＣダイが形成される。たとえば、図１１を参照する。ステップ１７０４ａにおいて、第二相互接続構造が第二半導体基板上に形成される。第二シールリング構造を部分的に形成する第二ワイヤ層と第二ビア層の交互のスタックを有する第二相互接続構造が形成され、たとえば、図１１で見られる。ステップ１７０４ｂにおいて、第二ＨＢ構造が第二相互接続構造上に形成される。第二ＨＢ接触層、および、第二ＨＢ接触層上の第二ＨＢリンク層を有する第二ＨＢ構造が形成される。さらに、第二ＨＢ接触層と第二ＨＢリンク層は、第二シールリング構造として部分的に形成される。たとえば、図１１を参照する。
【００７８】
ステップ１７０６において、第二ＩＣダイは、反転して、第一ＩＣダイに接合され、第一と第二ＨＢ構造間のＨＢインターフェースで、第二シールリング構造が、直接、第一シールリング構造上に位置し、接触する。たとえば、図１２を参照する。 
【００７９】
ステップ１７０８において、パッシベーション層が第二半導体基板上に形成される。たとえば、図１３を参照する。いくつかの実施形態において、第二半導体基板を薄化する前に、パッシベーション層が形成される。薄化は、平坦化、たとえば、ＣＭＰにより実行される。
【００８０】
図１８Ａ〜図１８Ｃのフローチャート１８００Ａ〜１８００Ｃは、各種実施態様による図１７のステップ１７０６が提供された後に実行される方法を示す。本方法の各種実施態様は、たとえば、図１７のステップ１７０８の代わりに、あるいは、それと同時に実行されて、背面構造を第二ＩＣダイ上に形成する。
【００８１】
図１８Ａのフローチャート１８００Ａに示されるように、パッド構造が第二半導体基板上に形成される。ステップ１８０２において、第一パッシベーション層が第二半導体構造上に形成され、たとえば、図１４Ａで見られる。ステップ１８０４において、エッチが第一パッシベーション層中で実行されて、第一パッシベーション層から延伸するパッド開口を形成するとともに、第一と第二シールリング構造真上の第二半導体基板を露出する。たとえば、図１４Ａを参照する。ステップ１８０６において、パッド構造は、パッド開口を充填するように形成され、且つ、第一パッシベーション層を覆う。たとえば、図１４Ｂを参照する。たとえば、パッド構造の形成ステップは、第一パッシベーション層を被覆するとともに、パッド開口を充填するパッド層を形成するステップ、および、さらに、パッド層をパターン化して、パッド層中に、パッド構造を定義するステップを含む。ステップ１８０８において、第二パッシベーション層が、パッド構造と第一パッシベーション層を被覆するように形成される。たとえば、図１４Ｃを参照する。
【００８２】
図１８Ｂのフローチャート１８００Ｂに示されるように、連続した壁を有するＴＳＶが第二ＩＣダイ上に形成され、続いて、パッド構造が形成される。ステップ１８１０において、第一エッチが、第二半導体基板と第二相互接続構造中で実行されて、第二相互接続構造中のワイヤ層を露出し、第一と第二シールリング構造の真上に位置するＴＳＶ開口を形成する。たとえば、図１５Ａを参照する。ステップ１８１２において、ＴＳＶは、ＴＳＶ開口中に形成され、第一と第二シールリング構造の真上に位置する。たとえば、図１５Ｂを参照する。たとえば、ＴＳＶの形成ステップは、第二半導体基板を被覆するＴＳＶ層を形成するとともに、前記ビア開口を充填するステップを有し、さらに、パッド層の上表面と第二半導体基板の上表面を共平面にして、ＴＳＶを形成するステップを有する。ステップ１８０２において、第一パッシベーション層が、第二半導体構造とＴＳＶ上に形成される。たとえば、図１５Ｃを参照する。ステップ１８０５において、パッド構造が、第一パッシベーション層を覆うように形成されるとともに、第一パッシベーション層から延伸して、ＴＳＶ上の真上に位置する。たとえば、図１５Ｃを参照する。パッド構造は、図１８Ａの１８０４と１８０６で記述されるように形成される。ステップ１８０８において、第二パッシベーション層が、パッド構造と第一パッシベーション層を覆うように形成される。たとえば、図１５Ｃを参照する。
【００８３】
図１８Ｃのフローチャート１８００Ｃに示されるように、図１８Ｂの変化例が提供され、非連続の壁を有するＴＳＶが形成される。ステップ１８１０ａにおいて、第一エッチが第二半導体基板中で実行されて、半導体開口を、第一、第二シールリング構造上に、直接形成するとともに、第二半導体基板から延伸させて、第二相互接続構造を露出する。たとえば、図１６Ａを参照する。ステップ１８１０ｂにおいて、第二エッチングが、第二相互接続構造中で実行されて、第一開口を経て、第二相互接続構造中で、ワイヤ層を露出する接触開口を形成する。たとえば、図１６Ｂを参照する。ステップ１８１２において、ＴＳＶが、半導体と接触開口中で、第一と第二シールリング構造の真上に形成される。たとえば、図１６Ｃを参照する。その後、１８０２、１８０５、１８０８が、図１８Ｂで記述されるように実行される。たとえば、図１６Ｄを参照する。
【００８４】
図１７と図１８Ａ〜図１８Ｃのフローチャート１７００、１８００Ａ〜１８００Ｃが、一連のステップや事象として、説明、および、記述され、理解できることは、このようなステップや事象は、このような構造に限定されないことである。たとえば、いくつかのステップは、説明される、および／または、記述されるものとは別に、その他のステップや事象と異なる順序、および／または、同時に発生する。このほか、説明される全てのステップが、記述される一つ以上の態様や実施例を実施するの必要であるわけではない。さらに、記述される一つ以上のステップは、一つ以上の分離したステップ、および／または、段階で実行される。
【００８５】
総合すると、本発明のいくつかの実施態様は、３Ｄ ＩＣダイを提供する。第一ＩＣダイは、第一半導体基板、第一半導体基板上の第一相互接続構造、および、第一相互接続構造上の第一ＨＢ構造を有する。第一ＨＢ構造 は、ＨＢリンク層から第一相互接続構造に延伸するＨＢリンク層、および、ＨＢ接触層を有する。第二ＩＣダイは第一ＩＣダイ上に形成される。第二ＩＣダイは、第二半導体基板、第二ＨＢ構造、および、第二半導体基板と第二ＨＢ構造間の第二相互接続構造を有する。第二ＨＢ構造は、ＨＢインターフェースで、第一ＨＢ構造と接触する。シールリング構造は、第一ＩＣダイ及び第二ＩＣダイ中にある。シールリング構造は、第一半導体基板から第二半導体基板に延伸する。さらに、シールリング構造は、一部が、ＨＢ接触層により定義される。
【００８６】
さらに、本発明のその他の実施態様は、３Ｄ ＩＣダイの製造方法を提供する。第一シールリング構造を有する第一ＩＣダイが形成される。第一ＩＣダイの形成は、第一半導体基板上の第一相互接続構造、第一相互接続構造上の第一ＨＢ接触層、および、第一ＨＢ接触層上の第一ＨＢリンク層の形成を含む。第一相互接続構造、第一ＨＢ接触層、および、第一ＨＢリンク層が、第一シールリング構造を定義するように形成される。第二シールリング構造を有する第二ＩＣダイが形成される。第二ＩＣダイの形成は、第二半導体基板上の第二相互接続構造、第二相互接続構造上の第二ＨＢ接触層、および、第二ＨＢ接触層上の第二ＨＢリンク層の形成を含む。第二相互接続構造、第二ＨＢ接触層、および、第二ＨＢリンク層が、第二シールリング構造を定義するように形成される。第二ＩＣダイは、反転して、第一ＩＣダイに接合され、第二シールリング構造が、第一ＨＢリンク層と第二ＨＢリンク層間のＨＢインターフェースで、第一シールリング構造の真上に位置し、且つ、接触する。 
【００８７】
さらに、その他の別の実施態様は、別の３Ｄ ＩＣダイを提供する。第二ＩＣダイは第一ＩＣダイ上に位置する。第一ＩＣダイ、および、第二ＩＣダイは、個別の半導体基板,半導体基板間の個別の相互接続構造、および、相互接続構造間の個別のＨＢ構造を有する。相互接続構造は、ワイヤ層とビア層の交互のスタックを有する。ＨＢ構造は、個別のＨＢ誘電層、個別のＨＢリンク層、および、個別のＨＢ接触層を有する。ＨＢ誘電層は、第一と第二ＩＣダイ間のＨＢインターフェースで接触する。ＨＢリンク層はＨＢ誘電層中にあり、且つ、ＨＢインターフェースで接触する。ＨＢ接触層は、ＨＢリンク層から、それぞれ、相互接続構造に延伸する。導電シールリング構造は、第一ＩＣダイ及び第二ＩＣダイ中に位置する。導電シールリング構造は、それぞれ、半導体基板間で延伸して、第一ＩＣダイ及び第二ＩＣダイ内部周辺のバリアを定義する。シールリング構造は、ワイヤ層、ビア層、ＨＢリンク層とＨＢ接触層により定義される。
【００８８】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００８９】
１００Ｂ…レイアウト
１０２…シールリング構造
１０２ａ…第一シールリングサブ構造
１０２ｂ…第二シールリングサブ構造
１０４ａ…第一ＩＣダイ
１０４ｂ…第二ＩＣダイ
１０６…半導体基板
１０６ａ…第一半導体基板
１０６ｂ…第二半導体基板
１０８…相互接続構造
１０８ａ…第一相互接続構造
１０８ｂ…第二相互接続構造
１１０、１１０ａ、１１０ｂ…第一ＩＬＤ層
１１２、１１２ａ、１１２ｂ…第一ワイヤ層
１１４、１１４ａ…第一線間ビア層
１１６…第一デバイス接触層
１１８、１１８ａ、１１８ｂ…第二ＩＬＤ層
１２０、１２０ａ、１２０ｂ…第二ワイヤ層
１２２、１２２ａ…第二線間ビア
１２４…第二デバイス接触層
１２６…ワイヤ
１２８…線間ビア
１３０…装置コンタクト
１３２…ＨＢ構造
１３２ａ…第一ＨＢ構造
１３２ｂ…第二ＨＢ構造
１３４…ＨＢインターフェース
１３６…ＨＢ誘電層
１３６ａ…第一ＨＢ誘電層
１３６ｂ…第二ＨＢ誘電層
１３８…ＨＢリンク層
１３８ａ…第一ＨＢリンク層
１３８ｂ…第二ＨＢリンク層
１４０…ＨＢ接触層
１４０ａ…第一ＨＢ接触層
１４０ｂ…第二ＨＢ接触層
１４２…ＨＢリンク
１４４…ＨＢコンタクト
１４６…環状部分
１４６ａ…第一環状部分
１４６ｂ…環状部分
１４６ｃ…第三環状部分
１４６ｄ…第四環状部分
１４６ｅ…第五環状部分
１４８…パッシベーション層
１４８ａ…第一パッシベーションサブレイヤー
１４８ｂ…第二パッシベーションサブレイヤー
１５０…３Ｄ ＩＣ
４０２…パッド層
４０４…パッド構造
４０４ａ…第一パッド構造
４０４ｂ…第二パッド構造
４０６…パッド領域
４０８…ビア領域
４１０…背面スルーサブストレートビア
４１２…ＢＴＳＶ
４１４…背面半導体領域
４１６…背面接触領域
５０２…半導体装置
５０４…隔離領域
１４０２…パッド開口
１５０２…ＢＴＳＶ開口
１６０２…背面半導体開口
１６０４…背面接触開口
【図１Ａ】
0006429252.tif 000002
【図１Ｂ】
0006429252.tif 000003
【図２Ａ】
0006429252.tif 000004
【図２Ｂ】
0006429252.tif 000005
【図２Ｃ】
0006429252.tif 000006
【図２Ｄ】
0006429252.tif 000007
【図３Ａ】
0006429252.tif 000008
【図３Ｂ】
0006429252.tif 000009
【図４Ａ】
0006429252.tif 000010
【図４Ｂ】
0006429252.tif 000011
【図４Ｃ】
0006429252.tif 000012
【図５】
0006429252.tif 000013
【図６】
0006429252.tif 000014
【図７】
0006429252.tif 000015
【図８】
0006429252.tif 000016
【図９】
0006429252.tif 000017
【図１０】
0006429252.tif 000018
【図１１】
0006429252.tif 000019
【図１２】
0006429252.tif 000020
【図１３】
0006429252.tif 000021
【図１４Ａ】
0006429252.tif 000022
【図１４Ｂ】
0006429252.tif 000023
【図１４Ｃ】
0006429252.tif 000024
【図１５Ａ】
0006429252.tif 000025
【図１５Ｂ】
0006429252.tif 000026
【図１５Ｃ】
0006429252.tif 000027
【図１６Ａ】
0006429252.tif 000028
【図１６Ｂ】
0006429252.tif 000029
【図１６Ｃ】
0006429252.tif 000030
【図１６Ｄ】
0006429252.tif 000031
【図１７】
0006429252.tif 000032
【図１８Ａ】
0006429252.tif 000033
【図１８Ｂ】
0006429252.tif 000034
【図１８Ｃ】
0006429252.tif 000035