(57)【特許請求の範囲】
【請求項１】
デジタル−時間変換器と、
サンプラモジュールと、
補間器と、
電圧制御発振器と
を含むサブサンプリング位相ロックループであって、
前記デジタル−時間変換器は、第１の時点t1における第１の遅延信号SDLY1と、第２の時点t2における第２の遅延信号SDLY2とを提供するように構成され、前記第１の時点t1は、発振器出力信号SOUTの第１の理想的なサンプリング時の前であり、前記第２の時点t2は、前記発振器出力信号SOUTの第２の理想的なサンプリング時の後であり、
前記サンプラモジュールは、前記第１の遅延信号SDLY1に基づく前記第１の時点t1における前記発振器出力信号SOUTの第１のサンプルS1と、前記第２の遅延信号SDLY2に基づく前記第２の時点t2における前記発振器出力信号SOUTの第２のサンプルS2とを提供するように構成され、
前記補間器は、前記第１のサンプルS1と前記第２のサンプルS2とを補間することにより、サンプラ信号SSAMPLを提供するように構成され、
前記電圧制御発振器は、前記サンプラ信号SSAMPLに基づいて前記発振器出力信号SOUTを制御するように構成されるサブサンプリング位相ロックループ。
【請求項２】
前記デジタル−時間変換器は、
基準信号SREFと制御信号とを受信するように更に構成され、前記制御信号は、前記発振器出力信号SOUTの所望の周波数と前記基準信号SREFの周波数との間の係数を規定し、
サンプリングのための可能な時点を規定する変換器信号SCを生成し、
前記変換器信号SCと前記基準信号SREFと前記制御信号とに基づいて前記第１の遅延信号SDLY1と前記第２の遅延信号SDLY2とを提供するように更に構成される、請求項１に記載のサブサンプリング位相ロックループ。
【請求項３】
前記デジタル−時間変換器は、前記制御信号と前記基準信号SREFとに基づいて前記第１の理想的なサンプリング時と前記第２の理想的なサンプリング時とを決定するように更に構成される、請求項２に記載のサブサンプリング位相ロックループ。
【請求項４】
フィルタリングされたサンプラ信号SFILTを提供するために、前記サンプラ信号SSAMPLをフィルタリングするように構成されたフォワード伝達関数モジュールを更に含み、
前記電圧制御発振器は、前記フィルタリングされたサンプラ信号SFILTを使用して前記発振器出力信号SOUTを制御するように更に構成される、請求項１乃至３のうちいずれか１項に記載のサブサンプリング位相ロックループ。
【請求項５】
前記サンプラモジュールは、
第１のサンプラと、
第２のサンプラと
を含み、
前記第１のサンプラは、前記第１の遅延信号SDLY1に基づいて前記第１のサンプルS1を提供するように構成され、
前記第２のサンプラは、前記第２の遅延信号SDLY2に基づいて前記第２のサンプルS2を提供するように構成される、請求項１乃至４のうちいずれか１項に記載のサブサンプリング位相ロックループ。
【請求項６】
前記補間器は、式：
SSAMPL=(1-f)×S1+f×S2
を使用して前記第１のサンプルS1と前記第２のサンプルS2とを補間するように更に構成され、fは、間隔0〜1の値を有する補間係数である、請求項１乃至５のうちいずれか１項に記載のサブサンプリング位相ロックループ。
【請求項７】
前記補間器は、
第１の調整可能コンデンサデバイスと、
第２の調整可能コンデンサデバイスと
を含み、
前記補間器は、前記第１の調整可能コンデンサデバイスの静電容量値を(1-f)×Cに設定し、前記第１の調整可能コンデンサデバイスに前記第１のサンプルS1を記憶するように更に構成され、
前記補間器は、前記第２の調整可能コンデンサデバイスの静電容量値をf×Cに設定し、前記第２の調整可能コンデンサデバイスに前記第２のサンプルS2を記憶するように更に構成され、
Cは、前記第１の調整可能コンデンサデバイスの最大静電容量値及び前記第２の調整可能コンデンサデバイスの最大静電容量値であり、
前記補間器は、前記第１の調整可能コンデンサデバイスを前記第２の調整可能コンデンサデバイスと並列に接続することにより、前記サンプラ信号SSAMPLを提供するように更に構成される、請求項６に記載のサブサンプリング位相ロックループ。
【請求項８】
前記第１の調整可能コンデンサデバイスは、M個の取り付け可能ユニットサイズのコンデンサを含み、
前記第２の調整可能コンデンサデバイスは、M個の取り付け可能ユニットサイズのコンデンサを含み、
M≧1であり、
前記補間器は、M-m個の取り付け可能ユニットサイズのコンデンサを前記第１の調整可能コンデンサデバイスに取り付けるように更に構成され、M≧mであり、
前記補間器は、m個の取り付け可能ユニットサイズのコンデンサを前記第２の調整可能コンデンサデバイスに取り付けるように更に構成され、これにより、前記第１の調整可能コンデンサデバイスの前記静電容量は（M-m）×CCAPであり、前記第２の調整可能コンデンサデバイスの前記静電容量はm×CCAPであり、CCAPは、それぞれのユニットサイズのコンデンサの前記静電容量である、請求項７に記載のサブサンプリング位相ロックループ。
【請求項９】
前記補間器は、
前記第１のサンプルS1を受信するように構成された第１の入力と、
前記第２のサンプルS2を受信するように構成された第２の入力と、
前記第１の入力と前記第２の入力との間に直列に接続されたM個の抵抗であり、M≧2であり、前記M個の抵抗は導体と接続されるM個の抵抗と、
補間器出力と
を含み、
前記補間器は、前記補間器出力において前記サンプラ信号SSAMPLを提供するために、前記補間器出力を前記導体、前記第１の入力又は前記第２の入力のいずれか１つに接続するように更に構成される、請求項６に記載のサブサンプリング位相ロックループ。
【請求項１０】
前記第１の理想的なサンプリング時は、前記第２の理想的なサンプリング時と異なる、請求項１乃至９のうちいずれか１項に記載のサブサンプリング位相ロックループ。
【請求項１１】
前記第１の理想的なサンプリング時及び前記第２の理想的なサンプリング時は、前記基準信号SREFの連続的な周期にある、請求項１０に記載のサブサンプリング位相ロックループ。
【請求項１２】
発振器出力信号を制御する方法であって、
第１の時点t1における第１の遅延信号SDLY1と、第２の時点t2における第２の遅延信号SDLY2とを提供するステップであり、前記第１の時点t1は、前記発振器出力信号SOUTの第１の理想的なサンプリング時の前であり、前記第２の時点t2は、前記発振器出力信号SOUTの第２の理想的なサンプリング時の後であるステップと、
前記第１の遅延信号SDLY1に基づく前記第１の時点t1における前記発振器出力信号SOUTの第１のサンプルS1と、前記第２の遅延信号SDLY2に基づく前記第２の時点t2における前記発振器出力信号SOUTの第２のサンプルS2とを少なくとも提供するステップと、
前記第１のサンプルS1と前記第２のサンプルS2とを補間することにより、サンプラ信号SSAMPLを提供するステップと、
前記サンプラ信号SSAMPLに基づいて前記発振器出力信号SOUTを制御するステップと
を含む方法。
【請求項１３】
コンピュータプログラムがコンピュータ上で実行した場合、請求項１２に記載の方法を実行するプログラムコードを有するコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サブサンプリング位相ロックループに関する。さらに、本発明は、対応する方法及びコンピュータプログラムにも関する。
【背景技術】
【０００２】
位相ロックループ（PLL）は、無線周波数（RF）及びミリ波（MW）無線送信機の重要な部分であり、テスト機器及びクロック生成器においても重要な部分である。PLLは、周波数が基準周波数のN倍である信号を生成する。PLLの利点の１つの重要な形態は、位相ノイズ及びスプリアスコンテンツで量子化されたそのスペクトル純度である。複数のPLLアーキテクチャが過去数十年間に提示されている。位相ノイズに関して最も性能の良いPLLの１つは、サブサンプリングPLLである。
【０００３】
サブサンプリングPLL（SS-PLL）は、周期Tを有する入力基準クロックと、サンプラと、フォワードループ機能と、電圧制御発振器（VCO）とを有するフィードバックシステムである。所望の周波数が基準周波数の整数N倍であること、すなわち、どの第NのVCOのゼロ交差も正の基準エッジと一致することを仮定する。基準周期Tのどの倍数においても、VCOの正弦波出力は、ゼロを交差するべきである。VCO周波数における小さい誤差は、電圧誤差をもたらす。サンプラによりキャプチャされるのは、この誤差電圧である。
【０００４】
通常では、サンプラの出力は、１つは固定の電流を有し、１つは変調され得る電流を有する２つの電流源で構成されるチャージポンプを制御するように構成される。電流源は、短いパルスの間に出力に同時に接続される。通常では、チャージポンプの出力電流は、ループフィルタにより積分されてフィルタリングされ、次にVCOの出力周波数を制御する。
【０００５】
VCOの出力周波数がわずかに低すぎる場合、サンプラは、より低い電圧で、そのサイクルにおいてより早くVCO正弦波をサンプリングする。これは、チャージポンプの純出力電流を増加させる。LPF（低域フィルタ）出力電圧は増加し、VCO周波数は増加する。VCO周波数が高すぎる場合、反対のことが発生する。このフィードバックループは、VCO周波数を基準周波数の所望の倍数に保持する。
【０００６】
サンプラはいずれかのVCOエッジをキャプチャすることができるため、サブサンプリングPLLは、小さいロック範囲を有する。これを回避するために、典型的なSS-PLLは、更なる粗いロッキングループを有する。SS-PLLループには、従来の解決策から既知のように、並列の従来のPLLループが付随する。
【０００７】
前述のSS-PLLは、整数Nの動作に制限される。フラクショナルNサブサンプリングPLL（SSF-PLL）は、基準入力経路において制御可能なデジタル−時間変換器（DTC）を導入することにより実装され得る。SSF-PLLの背後の原理は、VCO出力の（理想的な）ゼロ交差と一致するように、正の基準エッジを遅延させることである。遅延が１つより多くのVCO周期である場合、前のVCOゼロ交差が代わりにサンプリングされる。これは、基準クロックの鋸歯形状の遅延をもたらす。
【０００８】
DTCの遅延は、tDの倍数において設定される。ほとんどの場合、理想的なVCOのゼロ交差は、この遅延と一致しない。これは、サンプリングされた電圧におけるいわゆる量子化誤差をもたらす。サンプリングされた電圧は、低すぎるか高すぎる。
【０００９】
DTCの限られた分解能は、サンプラの出力において電圧誤差を導入する。これは、PLL出力のスペクトル劣化を導入する。DTC遅延の決定的なランプ（ramp）のような形状のため、ほとんどの場合、劣化は、スプリアストーン（spurious  tone）の形になる。したがって、分解能の増加が最も重要である。
【発明の概要】
【００１０】
本発明の目的は、従来の解決策の欠点及び問題を軽減又は解決する解決策を提供することである。
【００１１】
本発明の他の目的は、デジタル−時間変換器の限られた分解能に関する問題が少なくとも低減されるサブサンプリング位相ロックループを提供することである。
【００１２】
この説明及び対応する請求項における“又は”は、“及び”と“又は”とをカバーする数学上のORとして理解されるべきであり、XOR（排他的OR）として解釈されるべきではない。
【００１３】
前述の目的は、独立請求項の対象物により実現される。本発明の更に有利な実装形式は、従属請求項に見られ得る。
【００１４】
本発明の第１の態様によれば、前述及び他の目的は、デジタル−時間変換器と、サンプラモジュールと、補間器と、電圧制御発振器とを含むサブサンプリング位相ロックループで達成される。デジタル−時間変換器は、第１の時点t1における第１の遅延信号SDLY1と、第２の時点t2における第２の遅延信号SDLY2とを提供するように構成され、第１の時点t1は、発振器出力信号SOUTの第１の理想的なサンプリング時の前であり、第２の時点t2は、発振器出力信号SOUTの第２の理想的なサンプリング時の後である。サンプラモジュールは、第１の遅延信号SDLY1に基づく第１の時点t1における発振器出力信号SOUTの第１のサンプルS1と、第２の遅延信号SDLY2に基づく第２の時点t2における発振器出力信号SOUTの第２のサンプルS2とを提供するように構成される。補間器は、第１のサンプルS1と第２のサンプルS2とを補間することにより、サンプラ信号SSAMPLを提供するように構成される。電圧制御発振器は、サンプラ信号SSAMPLに基づいて発振器出力信号SOUTを制御するように構成される。
【００１５】
従来技術によるサブサンプリング位相ロックループにおけるデジタル−時間変換器DTCの分解能の増加は、様々な実装に関する理由のため困難である。提案の発明の目標は、限られたDTC分解能の影響を低減することである。
【００１６】
本発明の第１の態様によるサブサンプリング位相ロックループの特徴により達成される効果は、DTCの分解能を増加させることにより達成されるときの効果と比較され得る。しかし、DTCの分解能を増加させることより、回路レベルで前述の効果を達成することが容易である。提案の概念を使用した結果は、より低い位相ノイズ及びスプリアストーンを有するSSF-PLLの増加したスペクトル純度である。したがって、本発明の実施例の主な利点は、実装するのが容易な方法でこの結果を提供すること、すなわち、理想的なサンプリング時においてサンプリングする代わりに、理想的なサンプリング時におけるサンプルが第１のサンプルと第２のサンプルとの間の補間により計算されることである。したがって、より良いサンプリングを達成するためにDTCの分解能を改善する必要はない。
【００１７】
第１の理想的なサンプリング時は、第２の理想的なサンプリング時と同じでもよい。しかし、当然に、第２の理想的なサンプリング時が第１の理想的なサンプリング時と異なることも可能である。補間器は、それ自体当業者に既知の多くの異なる方法で提供されてもよい。
【００１８】
第１の態様によるサブサンプリング位相ロックループの第１の可能な実装形式では、デジタル−時間変換器は、基準信号SREFと制御信号とを受信するように更に構成され、制御信号は、発振器出力信号SOUTの所望の周波数と基準信号SREFの周波数との間の係数を規定する。デジタル−時間変換器は、サンプリングのための可能な時点を規定する変換器信号SCを生成し、変換器信号SCと基準信号SREFと制御信号とに基づいて第１の遅延信号SDLY1と第２の遅延信号SDLY2とを提供するように更に構成される。
【００１９】
この第１の可能な実装形式の利点は、基準信号SREF及び制御信号が外部源から生じてもよい点である。これは、サブサンプリング位相ロックループをより多用途にする。
【００２０】
第１の態様の第１の可能な実装形式によるサブサンプリング位相ロックループの第２の可能な実装形式では、デジタル−時間変換器は、制御信号と基準信号SREFとに基づいて第１の理想的なサンプリング時と第２の理想的なサンプリング時とを決定するように更に構成される。
【００２１】
この第２の可能な実装形式の利点は、理想的なサンプリング時が他の方法で決定された場合より、サブサンプリング位相ロックループが実装するのが容易になる点である。
【００２２】
第１の態様の第１若しくは第２の可能な実装形式のいずれか又はサブサンプリング位相ロックループ自体によるサブサンプリング位相ロックループの第３の可能な実装形式では、サブサンプリング位相ロックループは、フィルタリングされたサンプラ信号SFILTを提供するために、サンプラ信号SSAMPLをフィルタリングするように構成されたフォワード伝達関数モジュールを更に含む。電圧制御発振器は、フィルタリングされたサンプラ信号SFILTを使用して発振器出力信号SOUTを制御するように更に構成される。
【００２３】
フォワード伝達関数モジュールは、好ましくは低域フィルタであるが、他のフォワード伝達関数も使用することが可能である。この第３の可能な実装形式の利点は、サンプラ信号をフィルタリングすることにより、サブサンプリング位相ロックループのループダイナミクスが改善される点である。さらに、フィルタリングは、電圧制御発振器に現れる基準周波数エネルギーの量（リップル）を制限する。このようなリップルは、不要なFM側波帯を生成し得る。
【００２４】
第１の態様の前述の可能な実装形式のいずれか又はサブサンプリング位相ロックループ自体によるサブサンプリング位相ロックループの第４の可能な実装形式では、サンプラモジュールは、第１のサンプラと、第２のサンプラとを含む。第１のサンプラは、第１の遅延信号SDLY1に基づいて第１のサンプルS1を提供するように構成され、第２のサンプラは、第２の遅延信号SDLY2に基づいて第２のサンプルS2を提供するように構成される。
【００２５】
第４の可能な実装形式の利点は、各サンプラが１つのサンプルを提供しさえすればよい点である。これは、サンプラの実装をより容易にする。当然に、１つのみのサンプラを有することも可能であるが、これは、第２のサンプルが取得される間に第１のサンプルのための何らかの記憶ユニットを必要とする。
【００２６】
第１の態様の前述の可能な実装形式のいずれか又はサブサンプリング位相ロックループ自体によるサブサンプリング位相ロックループの第５の可能な実装形式では、補間器は、式：
SSAMPL=(1-f)×S1+f×S2
を使用して第１のサンプルS1と第２のサンプルS2とを補間するように更に構成され、fは、間隔0〜1の値を有する補間係数である。
【００２７】
第１及び第２のサンプルの補間のために他の式を使用することも可能である。しかし、サンプルは、好ましくは発振器出力信号のゼロ交差の周辺の時間の近くで取得されるため、発振器出力信号が直線であるという仮定は、非常に良い近似である。したがって、前述の式は、良い補間結果を与える。当然に、何らかの理由で発振器出力信号が直線として近似できない場合に、他の式を使用することも可能である。この第５の可能な実装形式の利点は、実装するのが比較的容易であり、同時に良い結果を与える点である。
【００２８】
第１の態様の第５の可能な実装形式又はサブサンプリング位相ロックループ自体によるサブサンプリング位相ロックループの第６の可能な実装形式では、補間器は、第１の調整可能コンデンサデバイスと、第２の調整可能コンデンサデバイスとを含む。補間器は、第１の調整可能コンデンサデバイスの静電容量値を(1-f)×Cに設定し、第１の調整可能コンデンサデバイスに第１のサンプルS1を記憶するように更に構成される。補間器は、第２の調整可能コンデンサデバイスの静電容量値をf×Cに設定し、第２の調整可能コンデンサデバイスに第２のサンプルS2を記憶するように更に構成され、Cは、第１の調整可能コンデンサデバイスの最大静電容量値及び第２の調整可能コンデンサデバイスの最大静電容量値である。補間器は、第１の調整可能コンデンサデバイスを第２の調整可能コンデンサデバイスと並列に接続することにより、サンプラ信号SSAMPLを提供するように更に構成される。
【００２９】
この第６の可能な実装形式の利点は、実装するのが比較的容易である点である。また、連続的調整可能コンデンサは容易に入手可能である。静電容量値を段階的に調整可能にさせることが許容できる場合、調整可能コンデンサは、多数の方法で実装されてもよい。
【００３０】
第１の態様の第６の可能な実装形式によるサブサンプリング位相ロックループの第７の可能な実装形式では、第１の調整可能コンデンサデバイスは、M個の取り付け可能ユニットサイズのコンデンサを含み、第２の調整可能コンデンサデバイスは、M個の取り付け可能ユニットサイズのコンデンサを含み、M≧1である。補間器は、M-m個の取り付け可能ユニットサイズのコンデンサを第１の調整可能コンデンサデバイスに取り付けるように更に構成され、M≧mである。補間器は、m個の取り付け可能ユニットサイズのコンデンサを第２の調整可能コンデンサデバイスに取り付けるように更に構成され、これにより、第１の調整可能コンデンサデバイスの静電容量は（M-m）×CCAPであり、第２の調整可能コンデンサデバイスの静電容量はm×CCAPであり、CCAPは、それぞれのユニットサイズのコンデンサの静電容量である。
【００３１】
この第７の可能な実装形式の利点は、複数の取り付け可能ユニットサイズのコンデンサで調整可能コンデンサを実装するのがより容易である点である。このような取り付け可能ユニットサイズのコンデンサは、集積回路上に容易に一体化されてもよい。
【００３２】
第１の態様の第５の可能な実装形式によるサブサンプリング位相ロックループの第８の可能な実装形式では、補間器は、第１のサンプルS1を受信するように構成された第１の入力と、第２のサンプルS2を受信するように構成された第２の入力と、第１の入力と第２の入力との間に直列に接続されたM個の抵抗であり、M≧2であり、M個の抵抗は導体と接続されるM個の抵抗と、補間器出力とを含む。補間器は、補間器出力においてサンプラ信号SSAMPLを提供するために、補間器出力を導体、第１の入力又は第２の入力のいずれか１つに接続するように更に構成される。
【００３３】
本発明の第１の態様によるサブサンプリング位相ロックループのこの第８の可能な実装形式は、前述のコンデンサを使用した第７の実装形式への代替である。用途に応じて、コンデンサの代わりに抵抗を使用することが有利になり得る。
【００３４】
第１の態様の第１〜第４の可能な実装形式のいずれか又はサブサンプリング位相ロックループ自体によるサブサンプリング位相ロックループの第９の可能な実装形式では、サブサンプリング位相ロックループは、第１のサンプルS1と第２のサンプルS2との間の差を変換することにより、デジタル信号SDを提供するように構成されたアナログ−デジタル変換器モジュールを更に含み、補間器は、サンプラ信号SSAMPLを提供するために、デジタル信号SDを補間するように更に構成される。
【００３５】
デジタル補間は、それ自体当業者により既知の技術であり、したがって、ここでは詳細に説明しない。主に、デジタル補間は、前述の補間技術への代替である。本発明の第１の態様によるサブサンプリング位相ロックループのこの第９の可能な実装形式の利点は、デジタル補間がよりロバストな結果を提供し得る点である。
【００３６】
第１の態様の前述の可能な実装形式のいずれか又はサブサンプリング位相ロックループ自体によるサブサンプリング位相ロックループの第１０の可能な実装形式では、第１の理想的なサンプリング時は、第２の理想的なサンプリング時と異なる。
【００３７】
この第１０の可能な実装形式の利点は、サンプルの間の時間がより大きくなる点である。これは、デジタル−時間変換器が非常に短い時間を間に有する２つの遅延信号を送信することができる必要なく、単一のデジタル−時間変換器が使用されることを可能にする。さらに、第１の理想的なサンプリング時が第２の理想的なサンプリング時と異なる場合、１つのみのサンプラで本発明の第１の態様によるサブサンプリング位相ロックループを実装することも、より容易である。
【００３８】
第１の態様の第１０の可能な実装形式によるサブサンプリング位相ロックループの第１１の可能な実装形式では、第１の理想的なサンプリング時及び第２の理想的なサンプリング時は、基準信号SREFの連続的な周期にある。
【００３９】
この第１１の可能な実装形式の利点は、第１の理想的なサンプリング時が第２の理想的なサンプリング時と異なる場合、これが最善の補間結果を与える点である。
【００４０】
本発明の第２の態様によれば、前述及び他の目的は、第１の時点t1における第１の遅延信号SDLY1と、第２の時点t2における第２の遅延信号SDLY2とを提供するステップであり、第１の時点t1は、発振器出力信号SOUTの第１の理想的なサンプリング時の前であり、第２の時点t2は、発振器出力信号SOUTの第２の理想的なサンプリング時の後であるステップを含む。この方法は、第１の遅延信号SDLY1に基づく第１の時点t1における発振器出力信号SOUTの第１のサンプルS1と、第２の遅延信号SDLY2に基づく第２の時点t2における発振器出力信号SOUTの第２のサンプルS2とを少なくとも提供するステップを更に含む。この方法は、第１のサンプルS1と第２のサンプルS2とを補間することにより、サンプラ信号SSAMPLを提供するステップと、サンプラ信号SSAMPLに基づいて発振器出力信号SOUTを制御するステップとを更に含む。
【００４１】
本発明の第２の態様による方法の特徴により達成される効果は、第１の時点t1と第２の時点t2との間の時間を減少させることにより達成される効果と比較され得る。しかし、第１の時点t1と第２の時点t2との間の時間を減少させることより、本発明の第２の態様による方法を実行することが容易である。提案の概念を使用した結果は、より低い位相ノイズ及びスプリアストーンを有する発振器出力信号SOUTの増加したスペクトル純度である。したがって、実施例の主な利点は、実装するのがより容易な方法でこの結果を提供する点である。
【００４２】
本発明の第３の態様によれば、前述及び他の目的は、コンピュータプログラムがコンピュータ上で実行した場合、本発明の第２の態様による方法を実行するプログラムコードを有するコンピュータプログラムで達成される。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例によるサブサンプリング位相ロックループを概略的に示す。
【図２】２つの別々のDTCを含む本発明の更なる実施例によるサブサンプリング位相ロックループを示す。
【図３】基準信号SREFと発振器出力信号SOUTとDTCからの変換器信号SCとの間の関係を示すタイミング図である。
【図４】本発明の実施例による補間器及びサンプラを概略的に示す。
【図５】補間器が別個の静電容量を含む本発明の実施例による補間器及びサンプラを示す。
【図６】補間器が抵抗ラダーを含む本発明の更なる実施例による補間器及びサンプラを示す。
【図７】補間器がデジタルドメインで動作するように構成された本発明の更なる実施例による補間器及びサンプラを示す。
【図８】サブサンプリング位相ロックループが２つの連続サンプルを補間するように構成された本発明の更なる実施例によるサブサンプリング位相ロックループを示す。
【図９】基準信号SREFと発振器出力信号SOUTとDTCからの変換器信号SCとの間の関係を示すタイミング図である。
【図１０】本発明の実施例によるサブサンプリング位相ロックループにおいて使用され得るチャージポンプを示す。
【図１１】粗いロッキング位相のロックループと接続されたサブサンプリング位相ロックループを示す。
【図１２】本発明の実施例によるサブサンプリング位相ロックループにおいて使用され得るチャージポンプに基づくDTCを示す。
【図１３】本発明の実施例による方法を示す。
【発明を実施するための形態】
【００４４】
以下の詳細な説明において、異なる図面において対応する特徴のために同じ参照符号が使用される。
【００４５】
図１は、本発明の実施例によるサブサンプリング位相ロックループ100を概略的に示す。サブサンプリング位相ロックループ100は、デジタル−時間変換器102と、サンプラモジュール104と、補間器106と、電圧制御発振器108とを含む。デジタル−時間変換器102は、第１の時点t1における第１の遅延信号SDLY1と、第２の時点t2における第２の遅延信号SDLY2とを提供するように構成される。第１の時点t1は、発振器出力信号SOUTの第１の理想的なサンプリング時の前であり、第２の時点t2は、発振器出力信号SOUTの第２の理想的なサンプリング時の後である。実施例によれば、第１の理想的なサンプリング時は、第２の理想的なサンプリング時と同じサンプリング時でもよい。サンプラモジュール104は、第１の遅延信号SDLY1に基づく第１の時点t1における発振器出力信号SOUTの第１のサンプルS1と、第２の遅延信号SDLY2に基づく第２の時点t2における発振器出力信号SOUTの第２のサンプルS2とを提供するように構成される。補間器106は、第１のサンプルS1と第２のサンプルS2とを補間することにより、サンプラ信号SSAMPLを提供するように構成される。したがって、サンプラ信号は、第１の時点t1と第１の理想的なサンプリング時との間の第１の時間差、及び第２の時点t2と第２の理想的なサンプリング時との間の第２の時間差を考慮した補間である。第１及び第２の理想的なサンプリング時は、理想的な信号／所望の信号のゼロ交差にある。
【００４６】
実施例によれば、補間は線形である。したがって、理想的なサンプリング時に最も近く取得されたサンプルは、補間において最も大きい重みを与えられる。このように、理想的なサンプリング時に取得されたサンプルに基づくサンプラ信号に対応するサンプラ信号が提供される。電圧制御発振器108は、サンプラ信号SSAMPLに基づいて発振器出力信号SOUTを制御するように構成される。このように、電圧制御発振器の周波数は、所望の周波数に制御される。
【００４７】
図２は、本発明の更なる実施例によるサブサンプリング位相ロックループ100を示し、デジタル−時間変換器は、２つの別々のデジタル−時間変換器モジュール（DTC）162、162’を含む。図示の実施例によるサブサンプリング位相ロックループ100はまた、入力156と出力158とを含む変調器154も含む。変調器154は、入力において制御信号Nfを受信し、出力158においてDTC162、162’のための制御信号を提供するように構成される。制御信号Nfは、発振器出力信号SOUTの所望の周波数と基準信号SREFの周波数との間の係数を規定する。変調器154は、デジタル−時間変換器モジュールを制御するためにその出力158において変調器信号を提供するように構成される。各デジタル−時間変換器162、162’は、第１の入力150、150’と第２の入力152、152’とを含む。各デジタル−時間変換器モジュール162、162’は、この第１の入力150、150’における基準信号SREFと、第２の入力152、152’における変調器154の出力158からの変調器信号とを受信するように構成される。
【００４８】
DTC162、162’により生成された各遅延信号は、発振器出力信号SOUTのサンプルが下流のサンプラにより取得されるべきである時点を規定する。DTC162、162’は、サンプリングの可能な時点を規定する変換器信号SCを生成し、変換器信号SCと基準信号SREFと制御信号Nfとに基づいて第１の遅延信号SDLY1と第２の遅延信号SDLY2とを提供するように構成される。
【００４９】
図２のサブサンプリング位相ロックループ100は、発振器出力信号SOUTのための入力170と、第１の遅延信号SDLY1のための遅延信号入力172と、第１のサンプルS1のための出力174とを有する第１のサンプラ116を更に含む。図２のサブサンプリング位相ロックループ100は、発振器出力信号SOUTのための入力176と、第２の遅延信号SDLY2のための遅延信号入力178と、第２のサンプルS2のための出力180とを有する第２のサンプラ130を更に含む。第１のサンプラ116は、第１のサンプルS1を導出するために、第１の遅延信号SDLY1に基づいて第１の時点t1における発振器出力信号SOUTをサンプリングするように構成される。第２のサンプラ130は、第２のサンプルS2を導出するために、第２の遅延信号SDLY2に基づいて第２の時点t2における発振器出力信号SOUTをサンプリングするように構成される。第１のサンプラ116及び第２のサンプラ130は、併せて、図１に示すサンプラモジュール104の可能な実装を形成する。第１のサンプラ116及び第２のサンプラ130は、電圧を測定して記憶するためのコンデンサのような手段をそれぞれ含む。サンプラの可能な実装は、図４及び図５に示される。
【００５０】
サブサンプリング位相ロックループ100は、第１のサンプラ116からの第１のサンプルのための第１の入力182と、第２のサンプラからの第２のサンプルのための第２の入力184と、出力186とを有する補間器106を更に含む。補間器106は、補間器106の出力186において提供されるサンプラ信号SSAMPLを生成するために、サンプルの間を補間するように構成される。サブサンプリング位相ロックループは、補間器106の出力に接続された入力190と、出力192とを含むフィルタ188を更に含む。フィルタ188は、サンプラ信号SSAMPLを低域フィルタリングするように構成される。さらに、サブサンプリング位相ロックループは、フィルタの出力に結合された入力194と、発振器出力信号SOUTのための出力266とを含む電圧制御発振器108を含む。電圧制御発振器は、フィルタリングされたサンプラ信号に基づいて発振器出力信号SOUTを制御するように構成される。チャージポンプ224と呼ばれる中間回路は、点線により示されているように、補間器106とフィルタ188との間に配置されてもよい。チャージポンプ224は、補間器106とフィルタ188との間のマッチング回路として機能する。
【００５１】
図３は、基準信号SREFと発振器出力信号SOUTとDTCからの変換器信号SCとの間の関係を示すタイミング図である。図３はまた、発振器出力信号SOUTの小さい部分及びサンプリングのための時点t1、t2も示す。発振器出力信号SOUTの負の電圧から正の電圧へのゼロ交差164は、基準信号SREFの負の電圧から正の電圧へのゼロ交差166と共に示される。双方のゼロ交差は、理想的なサンプリング時として使用されてもよい。この例では、ゼロ交差164が前述の理想的なサンプリング時に対応することが認識されるべきである。S1及びS2は、時間t1及びt2に取得された第１及び第２のサンプルである。図３に示すように、第１の時点t1は、発振器出力信号SOUTのゼロ交差164の前であり、第２の時点t2は、発振器出力信号SOUTのゼロ交差164の後である。１つ又は複数のデジタル−時間変換器は、第１の時点t1における第１の遅延信号SDLY1（例えば、立ち上がり又は立ち下がりエッジ）と、第２の時点t2における第２の遅延信号SDLY2（例えば、立ち上がり又は立ち下がりエッジ）とを提供する。
【００５２】
発振器出力信号SOUT及び基準信号SREFがt=0において位置合わせしていると仮定すると、分数比N=Ni+Nf、0≦Nf＜1では、第Niの発振器出力信号のゼロ交差は、基準エッジのわずか前に発生する。第（Ni+1）のゼロ交差は、基準エッジのわずか後に生じる。時間差TEは、
TE=(1-Nf)×tVCO
により与えられ、tVCOは発振器出力信号の周期である。
【００５３】
また、この遅延を発振器出力信号サイクルの数で表現することも便利であり、或いは、
NE=1-Nf
である。これらの遅延は、いずれか所与の出力周波数について定数である点に留意すべきである。第kの基準サイクルにおける遅延は、
nE[k]=k×NE=k×(1-Nf)
tE[k]=nE[k]×tVCO=k×(1-Nf)×tVCO
により与えられる。
【００５４】
サブサンプリング位相ロックループの背後の原理は、発振器出力信号SOUTの理想的なゼロ交差と一致するように、正の基準エッジを遅延させることである。遅延が発振器出力信号SOUTの１つの周期より大きい場合（nE[k]≧1）、前のSOUTゼロ交差が代わりにサンプリングされる。これは、基準信号SREFの鋸歯形状の遅延をもたらす。
【００５５】
遅延nE[k]の変更された表現は、
nE[k]=(k×(1-Nf))mod1
により与えられ、modはモジュロ演算子である。
【００５６】
デジタル−時間変換器は、当業者に既知の複数の方法で実装されることができ、ここでは詳細に説明しない。
【００５７】
図４は、本発明の実施例による補間器106とサンプラ104との組み合わせを含む補間器サンプラモジュール400を概略的に示す。発振器出力信号SOUTは、遅延
【数１】
0006425801.tif 000002
及び
【数２】
0006425801.tif 000003
を使用して２回サンプリングされ、すなわち、理想的なサンプリング時の前の１つのサンプル及び理想的なサンプリング時の後の１つのサンプルである。Δtは変換器信号SCの分解能であり、したがって、発振器出力信号の２つの連続サンプルの間の最小の可能な時間である。
【００５８】
補間器サンプラモジュール400は、第１の調整可能コンデンサデバイス132と第２の調整可能コンデンサデバイス134とを含む。補間器サンプラモジュール400は、第１の入力170と第１の調整可能コンデンサデバイス132との間に配置された第１のスイッチ196と、第２の入力176と第２の調整可能コンデンサデバイス134との間に配置された第２のスイッチ198とを更に含む。補間器サンプラモジュール400は、第１の調整可能コンデンサデバイスと補間器サンプラモジュール400の出力186との間に配置された第３のスイッチ200と、第２の調整可能コンデンサデバイスと出力186との間に配置された第４のスイッチ202とを更に含む。補間器サンプラモジュール400は、調整可能コンデンサデバイス132、134の静電容量と、スイッチ196、198、200及び202とを調整するように構成されたコントローラ168を更に含む。第１のスイッチ196及び第１の調整可能コンデンサデバイス132は、第１のサンプラ116を構成する。第２のスイッチ198及び第２の調整可能コンデンサデバイス134は、第２のサンプラ130を構成する。スイッチ200及び202は、スイッチ200、202の出力におけるノードと共に、補間器106を構成する。トラッキング段階の間に、第１のスイッチ196及び第２のスイッチ198は閉じられ、第３のスイッチ200及び第４のスイッチ202は開く。第１の調整可能コンデンサデバイス132及び第２の調整可能コンデンサデバイス134のそれぞれに対する電圧は、入力電圧（発振器出力信号SOUTの電圧）をトラッキングする。第１の調整可能コンデンサデバイス132は、Q1(t)=SOUT(t)×(1-f)×C、0≦f<1の電荷を保持し、(1-f)×Cは、第１の調整可能コンデンサデバイス132の静電容量である。同様に、第２の調整可能コンデンサデバイスは、Q2(t)=SOUT(t)×f×Cを保持し、f×Cは、第２の調整可能コンデンサデバイス134の静電容量である。
【００５９】
保持段階の間に、第１のスイッチ196及び第２のスイッチ198は開けられる。第１のスイッチ196はt=t1（第１の遅延信号SDLY1により示される第１の時点）に開けられ、第２のスイッチ198はt=t2（第２の遅延信号SDLY2により示される第２の時点）に開けられる。t=t3＞t2＞t1において、第３のスイッチ及び第４のスイッチは同時に閉じられる。全体の電荷は、ここで２つのコンデンサに分散され、全体の静電容量はCである。したがって、電圧は、
【数３】
0006425801.tif 000004
になる。この技術を使用して、電圧は、係数fにより補間される。
【００６０】
図５は、第１の調整可能コンデンサデバイス132と第２の調整可能コンデンサデバイス134とを含む更なる可能な補間器サンプラモジュール500を概略的に示す。第１の調整可能コンデンサデバイス132は、M個の取り付け可能ユニットサイズのコンデンサ146を含み、第２の調整可能コンデンサデバイス134は、M個の取り付け可能ユニットサイズのコンデンサ146を含み、M≧1である。補間器サンプラモジュール500は、M-m個の取り付け可能ユニットサイズのコンデンサ146を第１の調整可能コンデンサデバイス132に取り付けるように更に構成され、M≧mであり、m個の取り付け可能ユニットサイズのコンデンサ146を第２の調整可能コンデンサデバイス134に取り付けるように更に構成され、これにより、第１の調整可能コンデンサデバイス132の静電容量は（M-m）×CCAPであり、第２の調整可能コンデンサデバイス134の静電容量はm×CCAPであり、CCAPは、それぞれのユニットサイズのコンデンサ146の静電容量である。
【００６１】
補間器サンプラモジュール500は、第１の入力170と第１の調整可能コンデンサデバイス132との間に配置された第１のスイッチ196と、第２の入力176と第２の調整可能コンデンサデバイス134との間に配置された第２のスイッチ198とを更に含む。補間器サンプラモジュール500は、第１の調整可能コンデンサデバイスと補間器106の出力186との間に配置された第３のスイッチ200と、第２の調整可能コンデンサデバイスと出力186との間に配置された第４のスイッチ202とを更に含む。第１のスイッチ196及び第１の調整可能コンデンサデバイス132は、第１のサンプラ116を構成する。第２のスイッチ198及び第２の調整可能コンデンサデバイス134は、第２のサンプラ130を構成する。スイッチ200及び202は、スイッチ200、202の出力におけるノードと共に、補間器106を構成する。補間器サンプラモジュール500は、調整可能コンデンサデバイス132、134の静電容量と、スイッチ196、198、200及び202とを調整するように構成されたコントローラ168を更に含む。この実施例による調整可能コンデンサは、実装するのが比較的複雑でない。この実施例による補間器106及びサンプラの機能は、図４の実施例に関して説明したものと同じである。コントローラ168は、補間器サンプラモジュール500に一体化されてもよく、別々のユニットでもよく、或いは中央制御ユニット上で実行されるコンピュータプログラムでもよい。
【００６２】
図６は、本発明の更なる実施例による補間器106及びサンプラモジュール104を含む更なる可能な補間器サンプラモジュール600を概略的に示し、補間器106は、抵抗ラダーを含む。補間器サンプラモジュール600は、発振器出力信号SOUTのための入力170と、第１の遅延信号SDLY1のための遅延信号入力172と、第１のサンプルS1のための出力174とを有する第１のサンプラ116を含む。補間器サンプラモジュール600は、発振器出力信号SOUTのための入力176と、第２の遅延信号SDLY2のための遅延信号入力178と、第２のサンプルS2のための出力180とを有する第２のサンプラ130を更に含む。各サンプラのための高オームの負荷を提供するために、第１の緩衝増幅器212は、第１のサンプラ116の出力174に接続され、第２の緩衝増幅器214は、第２のサンプラ130の出力180に接続される。
【００６３】
補間器106は、第１のサンプルS1を受信するように構成された第１の入力136と、第２のサンプルS2を受信するように構成された第２の入力138とを含む。補間器106は、第１の入力136と第２の入力138との間に直列に接続されたM個の抵抗148であり、M≧2であり、M個の抵抗148は導体144と接続されるM個の抵抗と、補間器出力142とを更に含む。補間器106は、補間器出力142においてサンプラ信号SSAMPLを提供するために、補間器出力142を導体144、第１の入力136又は第２の入力138のいずれか１つに接続するように更に構成される。補間器サンプラモジュール600は、どの導体144に出力が接続されるべきかを制御するように構成されたコントローラ168を更に含む。代替として、コントローラは、中央制御ユニット又はプロセッサの一部でもよい。出力電圧は、第mの抵抗で引き継がれ、
【数４】
0006425801.tif 000005
の出力電圧を与える。
【００６４】
図７は、本発明の更なる実施例による補間器サンプラモジュール700を示す。補間器サンプラモジュール700は、発振器出力信号SOUTのための入力170と、第１の遅延信号SDLY1のための遅延信号入力172と、第１のサンプルS1のための出力174とを有する第１のサンプラ116を含む。補間器サンプラモジュール700は、発振器出力信号SOUTのための入力176と、第２の遅延信号SDLY2のための遅延信号入力178と、第２のサンプルS2のための出力180とを有する第２のサンプラ130を更に含む。図７の補間器サンプラモジュール700は、第１のサンプラ116の出力174及び第２のサンプラ130の出力180に接続された可変利得増幅器216も含む。補間器サンプラモジュール700は、可変利得増幅器216と、アナログ−デジタル変換器217と、利得調整ブロック218と、デジタルドメインで動作するように構成されたデジタル補間器106とを含む。第１のサンプラ116の出力と第２のサンプラ130の出力との間の差、すなわち、第１のサンプルS1と第２のサンプルS2との間の差は、可変利得増幅器VGAにより増幅される。次に、増幅された信号は、アナログ−デジタル変換器ADCを使用してデジタル信号に変換される。利得調整ブロック218は、アナログ−デジタル変換器ADCの全範囲が使用されるように、VGAの利得を調整するフィードバックループを形成する。デジタル補間器220の出力は、デジタルワードであり、そのまま使用されてもよく、或いはアナログに再び変換し戻されてもよい。デジタルワードが電圧制御発振器108を制御するために使用される場合、電圧制御発振器は、デジタルワードにより制御されるように適合される必要がある。
【００６５】
図８は、本発明の更なる実施例によるサブサンプリング位相ロックループ100を示し、サブサンプリング位相ロックループ100は、２つの連続サンプルを補間するように構成される。したがって、第１の理想的なサンプリング時は、第２の理想的なサンプリング時と異なる。サブサンプリング位相ロックループ100は、デジタル−時間変換器モジュールDTC162を含む。図示の実施例によるサブサンプリング位相ロックループ100はまた、入力156と出力158とを含む変調器154を含む。変調器154は、入力において制御信号Nfを受信し、出力158においてDTCのための制御信号を提供するように構成される。制御信号Nfは、発振器出力信号SOUTの所望の周波数と基準信号SREFの周波数との間の係数を規定する。変調器154は、デジタル−時間変換器モジュール162を制御するためにその出力158において変調器信号を提供するように構成される。デジタル−時間変換器162は、第１の入力150と第２の入力152とを含む。デジタル−時間変換器モジュール162は、この第１の入力150における基準信号SREFと、第２の入力152における変調器154の出力158からの変調器信号とを受信するように構成され、遅延信号は、発振器出力信号のサンプルが取得されるべき時点を規定する。DTCは、サンプリングの可能な時点を規定する変換器信号SCを生成し、変換器信号SCと基準信号SREFと制御信号とに基づいて第１の遅延信号SDLY1と第２の遅延信号SDLY2とを提供するように構成される。サブサンプリング位相ロックループ100は、発振器出力信号SOUTのための入力170と、第１の遅延信号SDLY1のための遅延信号入力172と、第１のサンプルS1及び第２のサンプルS2のための出力174とを有するサンプラ116を更に含む。サブサンプリング位相ロックループ100は、第１のセルC1と第２のセルC2とを有するアナログシフトレジスタ222を更に含む。各サンプルS1、S2は、アナログシフトレジスタ222のセルC1、C2に投入され、補間は、サンプルS1=S[k]とS2=S[k-1]との間で実行される。基準サイクルkにおける遅延はd(k)である。DTC遅延の数として表される基準サイクルkにおける理想的な遅延は、
【数５】
0006425801.tif 000006
により与えられる。
【００６６】
DTCは、サイクルの整数倍だけ入力を遅延させるため、この数は、整数に丸められなければならない。遅延が偶数サイクルに切り捨てられ（k=0,2,...）、奇数サイクルに切り上げられた（k=1,3,...）場合、サンプルS1、S2は、低すぎるものと高すぎるものとの間で交互する。各サイクルの電圧は
【数６】
0006425801.tif 000007
として表されることができる。
【００６７】
項Sq[k]は、DTC量子化による電圧である。項Se[k]は、VCO位相変動による電圧である。後者は、サンプリングしたいと思う量である。前述の式では、サンプラがVCO信号のゼロ公差の周辺の小さい領域で動作しており、これにより、それが線形関数として近似されることができることが仮定される。サブサンプリング位相ロックループ100は、第１のセルC1からの第１のサンプルのための第１の入力182と、第２のセルC2からの第２のサンプルのための第２の入力184と、出力186とを有する補間器106を更に含む。補間器106は、補間器106の出力186において提供されるサンプラ信号SSAMPLを生成するために、サンプルの間を補間するように構成される。サブサンプリング位相ロックループは、補間器106の出力に接続された入力190と、出力192とを含むフィルタ188を更に含む。フィルタ188は、サンプラ信号SSAMPLを低域フィルタリングするように構成される。さらに、サブサンプリング位相ロックループは、フィルタの出力に結合された入力194と、発振器出力信号SOUTのための出力266とを含む電圧制御発振器108を含む。電圧制御発振器108は、フィルタリングされたサンプラ信号に基づいて発振器出力信号SOUTを制御するように構成される。
【００６８】
図９は、基準信号SREFと発振器出力信号SOUTとDTCからの変換器信号SCとの間の関係を示すタイミング図である。図９は、１つはt=(k-1)×Tであり、１つはt=k×Tである２つの連続サンプルを示す。
【００６９】
Se[k]がサイクル毎に大きく変化しない、すなわち、｜Se[k]-Se[k-1]｜≪｜Sq[k]-Sq  [k-1]｜であることを仮定すると、サンプルSs[k]及びSs[k-1]は、Sq[k]が除去されてSe[k]のみが残るように補間されることができる。この仮定は、Se[k]における高周波数ノイズが通常では小さいため、PLLにも有効である。補間係数は、
【数７】
0006425801.tif 000008
により与えられる。
【００７０】
実際の補間は、容量性補間器、抵抗性補間器又はデジタル補間器を使用して、前述の段落で説明したように実行されることができる。
【００７１】
図１０は、例えば図２に示すような、本発明の実施例によるサブサンプリング位相ロックループにおいて使用され得るチャージポンプ224を示す。チャージポンプ224は、固定の電流（IU）を有する第１の電流源226と、変調され得る電流（ID+gm×vCTRL）を有する第２の電流源228とを含む。チャージポンプはまた、出力268も含む。電流源は、短いパルスの間に出力268に同時に接続され、純出力電流は、IU-ID-gm×vCTRLになる。出力パルスのデューティサイクルは、チャージポンプ224の全体利得を設定する。チャージポンプはまた、第１の電流源226と出力268との間の第１のスイッチ270と、第２の電流源228と出力268との間の第２のスイッチ272とを含む。チャージポンプ224はまた、第１のスイッチ270と第２のスイッチ272とを制御するように構成されたパルサ274も含む。
【００７２】
図１１は、粗いロッキング位相のロックループと接続されたサブサンプリング位相ロックループを含む回路230を示す。回路は、基準信号SREFのための入力234と、発振器出力信号SOUTのための入力262と、サンプルS1のための出力258とを有するサンプラ232を含む。回路は、サンプルS1のための入力238と、制御電流iCPのための出力240とを有する第１のチャージポンプ236を更に含む。回路は、制御電流iCPのための入力260と、フィルタリングされた制御信号SCONTROLのための出力242とを有するループフィルタ238を更に含む。回路は、フィルタリングされた制御信号SCONTROLのための入力264と、発振器出力信号SOUTのための出力244とを有する電圧制御発振器VCOを更に含む。サンプラ232は第Nのエッジだけでなく、いずれかのVCOエッジをキャプチャすることができるため、サブサンプリングPLLは、小さいロック範囲を有する。これを回避するために、典型的なSS-PLLは、図１１に示すように、更なる粗いロッキングループを有する。したがって、回路は、Nによる除算メンバ（divide-by-N-member）246と、位相周波数検出器PFDと、更なるチャージポンプ248とを更に含む。第２のチャージポンプ248の出力電流は、第１のチャージポンプ236の出力電流に追加される。従来のPLLループは、大きいロッキング範囲を有する。ロックされたときに粗いPLLループを無効化するために、小さい位相差に対してその出力がゼロになるように、デッドゾーンがPFD出力に追加される。本発明の可能な更なる実施例では、記載の粗いロッキング位相のロックループは、サブサンプリング位相ロックループ100の前述の実施例と共に使用されてもよい。
【００７３】
図１２は、本発明の実施例によるサブサンプリング位相ロックループにおいて使用され得るチャージポンプに基づくデジタル−時間変換器DTC162を示す。DTC162は、基準信号SREFのための第１の入力150を含む。DTC162は、電流源250と、コンデンサバンク252における複数のコンデンサC及びスイッチ256と、論理バッファ254とを更に含む。基準クロックSREFが高くなると、電流源250は、コンデンサバンクを充電する。論理バッファ254の閾値電圧に到達した場合、DTCの出力信号SDLYは低から高に遷移する。コンデンサバンクを充電するために要する時間は、閉じられたスイッチ256の数に依存する。これにより、デジタル制御を使用して、tDの倍数において遅延を設定することが可能である。SSF-PLLの成功した動作のために、tDは既知であるべきである点に留意すべきである。
【００７４】
図１３は、本発明の実施例による方法を示す。第１のステップ202において、第１の遅延信号SDLY1は、第１の時点t1において提供され、第２の遅延信号SDLY2は、第２の時点t2において提供される。第１の時点t1は、発振器出力信号SOUTの第１の理想的なサンプリング時の前であり、第２の時点t2は、発振器出力信号SOUTの第２の理想的なサンプリング時の後である。第２のステップ204において、第１のステップの提供202に続いて、少なくとも、発振器出力信号SOUTの第１のサンプルS1は、第１の遅延信号SDLY1に基づいて第１の時点t1において提供され、発振器出力信号SOUTの第２のサンプルS2は、第２の遅延信号SDLY2に基づいて第２の時点t2において提供される。第３のステップ206において、サンプラ信号SSAMPLは、第１のサンプルS1と第２のサンプルS2とを補間することにより提供される。最後に、第４のステップ208において、発振器出力信号SOUTは、サンプラ信号SSAMPLに基づいて制御される。
【００７５】
図２に示すように、２つのDTCを使用することは必要ではない。単一のDTCが２つの連続する基準エッジを出力することができる場合、２つのサンプラは、これらにより記録されてもよい。
【００７６】
２つより多くのサンプルを補間することも可能である。これは、DTCのステップサイズにおける差を平均化する更なる利点を有し得る。これは、補間器の複雑性を増加させる。
【００７７】
さらに、本発明によるいずれかの方法は、処理手段により実行された場合、処理手段に対して方法のステップを実行させるコード手段を有するコンピュータプログラムに実装されてもよい。コンピュータプログラムは、コンピュータプログラムプロダクトのコンピュータ読み取り可能媒体に含まれる。コンピュータ読み取り可能媒体は、基本的にROM（Read-Only  Memory）、PROM（Programmable  Read-Only  Memory）、EPROM（Erasable  PROM）、フラッシュメモリ、EEPROM（Electrically  Erasable  PROM）、又はハードディスクドライブのようないずれかのメモリで構成されてもよい。
【００７８】
最後に、本発明は、前述の実施例に限定されず、添付の独立請求項の範囲内の全ての実施例にも関し、これらも組み込むことが認識されるべきである。
【図１】
0006425801.tif 000009
【図２】
0006425801.tif 000010
【図３】
0006425801.tif 000011
【図４】
0006425801.tif 000012
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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