(57)【特許請求の範囲】
【請求項１】
インジウム、ガリウムおよび亜鉛を含む酸化物半導体膜の評価方法であって、
前記酸化物半導体膜のＰＬスペクトルのカーブを、ガウス関数で表される第１カーブおよび第２カーブで近似し、
前記第１カーブの極大値は１．６ｅＶ以上１．８ｅＶ以下であり、前記第２カーブの極大値は１．７ｅＶ以上２．４ｅＶ以下であり、
前記第２カーブの面積を前記第１カーブの面積および前記第２カーブの面積の和で除した値が０．１以上１未満であるか否かを評価し、
前記ＰＬスペクトルは、測定温度１０Ｋ、励起光としてエネルギー密度１１０．４μＷ／ｍｍ２のＨｅ−Ｃｄレーザー光を用いて取得されることを特徴とする酸化物半導体膜の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体膜、酸化物半導体膜の評価方法、半導体装置および半導体装置の
評価方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
【０００３】
または、本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス
、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関す
る。特に、本発明は、例えば、半導体膜、半導体装置、表示装置、液晶表示装置、発光装
置、それらの駆動方法、またはそれらを生産する方法に関する。特に、本発明は、例えば
、トランジスタを有する半導体装置、表示装置、発光装置、またはそれらの駆動方法に関
する。または、本発明は、例えば、当該半導体装置、当該表示装置、または当該発光装置
を有する電子機器に関する。
【背景技術】
【０００４】
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が
注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用
されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
【０００５】
トランジスタに用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコ
ン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用す
る場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適であ
る。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する
場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いる
と好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレ
ーザ光処理を行うことで形成する方法が知られる。
【０００６】
さらに、近年では酸化物半導体膜が注目されている。例えば、キャリア密度が１０１８／
ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物半導体膜を用いた
トランジスタが開示されている（特許文献１参照。）。
【０００７】
酸化物半導体膜は、スパッタリング法を用いて成膜できるため、大型の表示装置を構成す
るトランジスタに適用することができる。また、酸化物半導体膜を用いたトランジスタは
、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現で
きる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用す
ることが可能であるため、設備投資を抑えられるメリットもある。
【０００８】
ところで、酸化物半導体膜は、水素および酸素欠損に敏感であることが知られている（非
特許文献１参照。）。即ち、酸化物半導体膜を用いたトランジスタにおいて良好なスイッ
チング特性を得るためには、酸化物半導体膜における水素および酸素欠損の管理が重要と
なる。
【０００９】
しかしながら、水素は酸化物半導体膜の主成分ではないため、その評価は検出感度の高い
分析手法が求められる。また、水素は軽元素であるため、分析手法が限定されてしまう。
従って、酸化物半導体膜中の水素の評価は困難な場合がある。
【００１０】
一方、酸素は酸化物半導体膜の主成分である。従って、分析手法も主成分の分析が可能な
手法に限定される。主成分の分析に適した手法によって、微量の変化を評価することは困
難である。そのため、酸化物半導体膜中の微量な酸素の増減を評価することは困難である
。即ち、酸化物半導体膜の酸素欠損の評価は困難である。
【００１１】
以上に示したように、酸化物半導体膜の水素および酸素欠損の評価はこれまで困難であっ
た。そのため、酸化物半導体膜を用いたトランジスタが良好なスイッチング特性を有する
かは、実際にトランジスタを作製し、評価することで行われてきた。
【００１２】
なお、酸化物半導体膜中の欠陥準位の評価方法として、低温フォトルミネッセンス（ＰＬ
：Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ）法が開示されている（特許文献２参照。）。こ
れによれば、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルは、１．８ｅ
Ｖ付近にピークを有するスペクトルが現れることが示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１２−８４８６７号公報
【非特許文献】
【００１４】
【非特許文献１】Ｔｏｓｈｉｏ  Ｋａｍｉｙａ，  Ｋｅｎｊｉ  Ｎｏｍｕｒａ，  ａｎｄ  Ｈｉｄｅｏ  Ｈｏｓｏｎｏ，  ”Ｏｒｉｇｉｎｓ  ｏｆ  Ｈｉｇｈ  Ｍｏｂｉｌｉｔｙ  ａｎｄ  Ｌｏｗ  Ｏｐｅｒａｔｉｏｎ  Ｖｏｌｔａｇｅ  ｏｆ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  ＴＦＴｓ：Ｅｌｅｃｔｒｏｎｉｃ  Ｓｔｒｕｃｔｕｒｅ，  Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｐｏｒｔ，  Ｄｅｆｅｃｔｓ  ａｎｄ  Ｄｏｐｉｎｇ”  Ｊｏｕｒｎａｌ  ｏｆ  Ｄｉｓｐｌａｙ  Ｔｅｃｈｎｏｌｏｇｙ，  ｖｏｌ．５，  Ｎｏ．７，  ２００９，  ｐｐ２７３−２８８
【発明の概要】
【発明が解決しようとする課題】
【００１５】
酸化物半導体膜の評価方法を提供することを課題の一とする。酸化物半導体膜を用いたト
ランジスタの評価方法を提供することを課題の一とする。
【００１６】
良好なスイッチング特性を有する、酸化物半導体膜を用いたトランジスタを提供すること
を課題の一とする。良好なスイッチング特性を実現する、トランジスタに適用可能な酸化
物半導体膜を提供することを課題の一とする。
【００１７】
または、オフ時の電流の小さい、トランジスタなどを提供することを課題の一とする。ま
たは、高い電界効果移動度を有するトランジスタなどを提供することを課題の一とする。
または、歩留まり高いトランジスタなどを提供することを課題の一とする。または、当該
トランジスタなどを有する半導体装置などを提供することを課題の一とする。または、新
規な半導体装置などを提供することを課題の一とする。
【００１８】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１９】
本発明の一態様に係る酸化物半導体膜は、低温ＰＬ法によって得られるＰＬスペクトルに
おいて、極大値が１．６ｅＶ以上１．８ｅＶ以下である第１カーブと、極大値が１．７ｅ
Ｖ以上２．４ｅＶ以下である第２カーブと、を有し、第２カーブの面積を第１カーブの面
積および第２カーブの面積の和で除した値が０．１以上１未満である。
【００２０】
なお、酸化物半導体膜は、インジウム、ガリウム、スズ、ハフニウムおよび亜鉛のいずれ
かを含む。
【００２１】
また、本発明の一態様に係る半導体装置は、上述した酸化物半導体膜と、酸化物半導体膜
と接して設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重ねて設け
られたゲート電極と、を有する。
【００２２】
低温ＰＬ法では、低温（例えば、１００Ｋ程度または１０Ｋ程度）において、試料に試料
を構成する物質のバンドギャップ以上のエネルギーを有する光を照射し、キャリア（電子
およびホール）を生成する。生成されたキャリアは再結合によって当初の熱平衡状態に戻
るが、一部が発光性再結合過程をとり、ＰＬ光が放出される。当該ＰＬ光を検出器により
検出することで、試料のＰＬスペクトルを測定することができる。近年は検出器の精度が
高まり、極めて高感度でＰＬスペクトルを測定することが可能となっている。
【００２３】
なお、試料から放出されるＰＬ光には、バンド間再結合による発光、自由励起子の再結合
による発光、束縛励起子の再結合による発光、ドナー準位・価電子帯間の再結合による発
光、伝導帯・アクセプター準位間の再結合による発光およびドナー・アクセプター対間の
再結合による発光（Ｄ−Ａ対発光ともいう。）などがある。
【００２４】
ここで、水素および酸素欠損は酸化物半導体膜においてドナー準位を形成する原因となる
場合がある。即ち、酸化物半導体膜に水素または／および酸素欠損が存在するとき、ドナ
ー準位・価電子帯間の再結合による発光が検出される場合がある。また、ＰＬスペクトル
を解析することでドナー準位を形成する原因（水素、酸素欠損など）の識別も可能となる
。
【００２５】
酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルを詳細に解析したところ、
特許文献２で示された１．８ｅＶ付近にピークが現れるスペクトルを二種に分離できるこ
とがわかった。具体的には、１．８ｅＶ付近にピークが現れるスペクトルは、極大値が１
．６ｅＶ以上１．８ｅＶ以下である第１カーブと、極大値が１．７ｅＶ以上２．４ｅＶ以
下である第２カーブに分離可能である。なお、第１カーブおよび第２カーブはそれぞれガ
ウス関数によって表されるスペクトルである。
【００２６】
ガウス関数は、数式（１）で示すことができる。なお、数式（１）に示すａ、ｂおよびｃ
は任意数である。
【００２７】
【数１】
0006310590.tif 000002
【００２８】
さらに、第１カーブの面積および第２カーブの面積の関係と、トランジスタのスイッチン
グ特性の良否の関係について検討したところ、第２カーブの面積を第１カーブの面積およ
び第２カーブの面積の和で除した値が０．１以上１未満である酸化物半導体膜を用いたと
き、トランジスタは良好なスイッチング特性を示し、第２カーブの面積を第１カーブの面
積および第２カーブの面積の和で除した値が０．１未満である酸化物半導体膜を用いたと
き、トランジスタは良好なスイッチング特性を示さないことがわかった。なお、第１カー
ブおよび第２カーブの面積は、ピーク高さと半値全幅（ＦＷＨＭ：Ｆｕｌｌ  Ｗｉｄｔｈ
ａｔ  Ｈａｌｆ  Ｍａｘｉｍｕｍともいう。）との積とした。ここで、ＦＷＨＭは数式
（２）で示すことができる。
【００２９】
【数２】
0006310590.tif 000003
【００３０】
本評価方法によれば、ＰＬ光が検出可能な場合、トランジスタ、半導体装置を破壊するこ
となく評価可能である。ただし、トランジスタ、半導体装置の一部または全部を破壊して
の評価を除外するものではない。また、トランジスタ、半導体装置を破壊することなく評
価可能であるため、トランジスタ、半導体装置の作製工程中の中間評価として適用するこ
とが可能である。
【発明の効果】
【００３１】
低温ＰＬ法によって得られるＰＬスペクトルをガウス関数による近似を適用して解析する
ことにより、酸化物半導体膜の評価することができる。また、酸化物半導体膜を用いたト
ランジスタを評価することができる。
【００３２】
低温ＰＬ法によって得られるＰＬスペクトルを解析することにより、酸化物半導体膜を用
いたトランジスタが良好なスイッチング特性を有するかどうかを判別することができる。
また、良好なスイッチング特性を実現するトランジスタに適用可能な酸化物半導体膜かど
うかを判別することができる。従って、良好なスイッチング特性を有する、酸化物半導体
膜を用いたトランジスタを提供することができる。良好なスイッチング特性を実現する、
トランジスタに適用可能な酸化物半導体膜を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一態様に係る低温ＰＬ法によって得られるＰＬスペクトル、およびＰＬスペクトルの解析方法を説明する図。
【図２】本発明の一態様に係る酸化物半導体膜を含む断面図。
【図３】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図４】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図５】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図６】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図７】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図８】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図９】本発明の一態様に係る半導体装置の回路図および断面図。
【図１０】本発明の一態様に係る半導体装置の回路図。
【図１１】本発明の一態様に係る半導体装置の回路図および断面図。
【図１２】本発明の一態様に係る半導体装置の回路図。
【図１３】本発明の一態様に係る半導体装置の回路図、断面図および電気特性を示す図。
【図１４】本発明の一態様に係る半導体装置の回路図、電気特性を示す図および断面図。
【図１５】本発明の一態様に係るＣＰＵの構成を示すブロック図。
【図１６】本発明の一態様に係る、ＥＬ素子を用いた表示装置の回路図、ＥＬ素子を用いた表示装置の画素の一部の断面図、および発光層の断面図。
【図１７】本発明の一態様に係る、液晶素子を用いた表示装置の画素の回路図および断面図。
【図１８】本発明の一態様に係る電子機器を説明する図。
【図１９】試料１のＰＬスペクトル、および試料１と同様の構造を含むトランジスタのＶｇ−Ｉｄカーブ。
【図２０】試料３のＰＬスペクトル、および試料３と同様の構造を含むトランジスタのＶｇ−Ｉｄカーブ。
【図２１】試料５のＰＬスペクトル、および試料５と同様の構造を含むトランジスタのＶｇ−Ｉｄカーブ。
【図２２】試料７のＰＬスペクトル、および試料８と同様の構造を含むトランジスタのＶｇ−Ｉｄカーブ。
【発明を実施するための形態】
【００３４】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
【００３５】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
【００３６】
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路に
おいては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
【００３７】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
【００３８】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
【００３９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【００４０】
（実施の形態１）
本実施の形態では、本発明の一態様に係る酸化物半導体膜について説明する。また、酸化
物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルの評価方法について説明する。
【００４１】
まずは、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルの解析方法につい
て説明する。
【００４２】
図１に、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルの一例を示す。図
１（Ａ）には、酸化物半導体膜を含む試料の低温ＰＬ法によって得られるＰＬスペクトル
であるカーブ１０と、カーブ１０から基板などに起因するバックグラウンドを差し引いた
カーブ１１と、が示されている。従って、カーブ１１は、より酸化物半導体膜自体のＰＬ
スペクトルを示しているといえる。そこで、特に断りがない限り、以降はバックグラウン
ドを差し引いたＰＬスペクトルを用いて説明する。
【００４３】
図１（Ｂ）には、ガウス関数で表される、カーブ１２およびカーブ１３と、カーブ１２お
よびカーブ１３の和であるカーブ１４と、が示されている。ただし測定の都合上、１．２
４ｅＶ以下のエネルギー範囲を省略して示す。ここで、カーブ１２およびカーブ１３は、
カーブ１４が図１（Ａ）で示したカーブ１１の近似曲線となるように算出されたカーブで
ある。従って、カーブ１１は、ガウス関数で表されるカーブ１２およびカーブ１３の和の
近似曲線であることがわかる。なお、１．２５ｅＶ以上２．５ｅＶ以下のエネルギー範囲
において、カーブ１１とカーブ１４との各測定点における差分を二乗して足し合わせ、測
定点数で除した値の平方根（二乗平均平方根ともいう。）が０．０５以下、０．０２以下
または０．０１以下となるようにカーブ１２およびカーブ１３を算出する。二乗平均平方
根が小さいほど、カーブ１１とカーブ１４との誤差が小さいことを示す。
【００４４】
以上のようにして、酸化物半導体膜の低温ＰＬ法によって得られるＰＬスペクトルは、ガ
ウス関数で表される二つのカーブに分離できる。なお、便宜上、二つに分離されたカーブ
を、それぞれＰＬスペクトルのカーブ（またはピーク）と呼ぶ。特に、より低エネルギー
にピークを有するカーブを第１カーブ、より高エネルギーにピークを有するカーブを第２
カーブと呼ぶ。
【００４５】
次に、本発明の一態様に係る酸化物半導体膜について、図２を用いて説明する。
【００４６】
図２（Ａ）は、酸化物半導体膜５６ａである。なお、酸化物半導体膜５６ａは単一種から
構成されるように示しているが、これに限定されるものではない。例えば、酸化物半導体
膜５６ａが、複数種の酸化物半導体膜の積層であってもよいし、複数種の酸化物半導体膜
の混合層であってもよい。
【００４７】
酸化物半導体膜５６ａは、低温ＰＬ法によって得られるＰＬスペクトルを解析することで
、二種のカーブ（第１カーブおよび第２カーブ）に分離される酸化物半導体膜である。こ
こで、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０
．１以上１未満である。なお、図１の説明では、第１カーブに相当するカーブ１２は１．
２４ｅＶ以下のエネルギー範囲が省略して示されているが、第１カーブの面積を計算する
際には１．２４ｅＶ以下のエネルギー範囲も考慮する。
【００４８】
なお、酸化物半導体膜５６ａは、インジウム、ガリウム、スズ、ハフニウムおよび亜鉛の
いずれかを含む酸化物半導体膜である。
【００４９】
なお、第１カーブおよび第２カーブの極大値は酸化物半導体膜の種類によって異なる。具
体的には、酸化物半導体膜５６ａがＩｎ−Ｇａ−Ｚｎ酸化物である場合、第１カーブは極
大値が１．６ｅＶ以上１．８ｅＶ以下となり、第２カーブの極大値は１．７ｅＶ以上２．
４ｅＶ以下となる。より詳細には、Ｉｎ−Ｇａ−Ｚｎ酸化物がＩｎ：Ｇａ：Ｚｎ＝１：１
：１［原子数比］である場合、第１カーブの極大値は１．６ｅＶ以上１．８ｅＶ以下とな
り、第２カーブの極大値は１．９ｅＶ以上２．２ｅＶ以下となる。
【００５０】
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に代えて、Ｉｎ−Ｍ−Ｚｎ酸化物とした場合も、上述した
値の近傍に第１カーブの極大値および第２カーブの極大値が現れる場合がある。従って、
本発明の一態様に係る酸化物半導体膜は、Ｉｎ−Ｍ−Ｚｎ酸化物についても適用可能であ
る。なお、元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。ま
たは、Ｉｎ−Ｍ−Ｚｎ酸化物から酸素が脱離することを抑制する機能を有する元素である
。元素Ｍの作用によって、酸化物半導体膜中の酸素欠損の生成が抑制される。なお、酸化
物半導体膜の酸素欠損はキャリアを生成することがある。そのため、元素Ｍの作用によっ
て、酸化物半導体膜中のキャリア密度が増大することを防ぎ、その結果オフ電流の増大を
抑制できる。また、酸素欠損に起因するトランジスタの電気特性の変動を低減することが
でき、信頼性の高いトランジスタを得ることができる。
【００５１】
元素Ｍは、具体的にはＡｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇ
ｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、
Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡ
ｌ、Ｔｉ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。元素Ｍは、前述の元素から一種または二種
以上選択すればよい。
【００５２】
以下では、酸化物半導体膜５６ａに適用可能な酸化物半導体膜の構造について説明する。
【００５３】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【００５４】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
【００５５】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
【００５６】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
【００５７】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００５８】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００５９】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【００６０】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
【００６１】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【００６２】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００６３】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００６４】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
【００６５】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【００６６】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００６７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【００６８】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【００６９】
酸化物半導体膜５６ａは、低温ＰＬ法によって得られたＰＬスペクトルにおいて、第２カ
ーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未
満の酸化物半導体膜である。従って、前述したように、酸化物半導体膜５６ａを用いたト
ランジスタは、良好なスイッチング特性を有する。
【００７０】
次に、図２（Ａ）とは異なる構造について、図２（Ｂ）を用いて説明する。図２（Ｂ）は
、絶縁膜５２と、絶縁膜６８と、に挟まれた酸化物半導体膜５６ｂである。
【００７１】
酸化物半導体膜は、水素および酸素欠損がドナーとなり電子を生成する。また、そのほか
の不純物（主成分を除く微量成分）がドナーとなり電子を生成する。従って、酸化物半導
体膜は環境の影響を受ける場合がある。そのため、酸化物半導体膜が大気に曝露された状
態で用いられることは、特別な用途（センサーなど）を除くと稀である。即ち、図２（Ｂ
）に示すような、絶縁膜に挟まれた構造（酸化物半導体膜５６ｂが露出していない状態）
において評価できることが好ましい。
【００７２】
ここで、酸化物半導体膜５６ｂは、酸化物半導体膜５６ａと同様に第２カーブの面積を第
１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満である酸化物
半導体膜である。また、酸化物半導体膜５６ｂは、酸化物半導体膜５６ａとして示した種
類の酸化物半導体膜を適用すればよい。
【００７３】
絶縁膜５２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン
、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタ
ン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から選択し
て、単層で、または積層で用いればよい。
【００７４】
なお、本明細書において、酸化窒化シリコンは、その組成において、窒素よりも酸素の含
有量が多いものを示し、また、窒化酸化シリコンは、その組成において、酸素よりも窒素
の含有量が多いものを示す。
【００７５】
絶縁膜５２は平坦性を有すると好ましい。具体的には、絶縁膜５２は、平均面粗さ（Ｒａ
）が１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下にする。Ｒａとは、ＪＩＳ  Ｂ
０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲
面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差
の絶対値を平均した値」で表現でき、数式（３）にて定義される。
【００７６】
【数３】
0006310590.tif 000004
【００７７】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，
ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，
ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影
した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原
子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可
能である。
【００７８】
また、絶縁膜５２は、過剰酸素を含む絶縁膜である。具体的には、絶縁膜５２は、加熱処
理などによって酸素を放出することができる絶縁膜である。言い換えると、絶縁膜５２は
、加熱処理によって酸素を放出する機能を有する絶縁膜である。
【００７９】
ここで、加熱処理によって酸素を放出するとは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐ
ｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が
酸素原子に換算して１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃ
ｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００８０】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【００８１】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【００８２】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（４
）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの
全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存
在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量
数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界におけ
る存在比率が極微量であるため考慮しない。
【００８３】
【数４】
0006310590.tif 000005
【００８４】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（４）の詳細に
関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１
×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
【００８５】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
【００８６】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
【００８７】
または、加熱処理によって酸素を放出するとは、過酸化ラジカルを含むことをいう。具体
的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上
であることをいう。なお、過酸化ラジカルを含むとは、ＥＳＲにて、ｇ値が２．０１近傍
に非対称の信号を有することをいう。
【００８８】
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））で
あってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の
２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
【００８９】
なお、絶縁膜６８に関しては絶縁膜５２と同様とし、説明を省略する。
【００９０】
また、絶縁膜５２および絶縁膜６８の少なくとも一方は、低温ＰＬ法に用いる光が透過可
能な絶縁膜を用いる。
【００９１】
低温ＰＬ法では、酸化物半導体膜のキャリアを生成するために酸化物半導体膜のバンドギ
ャップ以上のエネルギーを有する光を照射する。従って、絶縁膜５２および絶縁膜６８の
少なくとも一方は、酸化物半導体膜のバンドギャップ以上のエネルギーを有する光が透過
する絶縁膜を用いる。
【００９２】
酸化物半導体膜５６ｂの低温ＰＬ法によって得られたＰＬスペクトルにおいて、第２カー
ブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満
であることにより、絶縁膜５２と、絶縁膜６８と、に挟まれた酸化物半導体膜５６ｂを用
いたトランジスタは、良好なスイッチング特性を得ることができる。
【００９３】
本実施の形態に示した酸化物半導体膜を適用することにより、良好なスイッチング特性を
有するトランジスタを得ることができる。
【００９４】
本実施の形態は、他の実施の形態および実施例と適宜組み合わせて用いることができる。
【００９５】
（実施の形態２）
本実施の形態では、本発明の一態様に係るトランジスタについて説明する。
【００９６】
図３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図３（Ａ）に示す一点
鎖線Ａ１−Ａ２に対応する断面図を図３（Ｂ）に示す。また、図３（Ａ）に示す一点鎖線
Ａ３−Ａ４に対応する断面図を図３（Ｃ）に示す。なお、簡単のため、図３（Ａ）におい
ては、ゲート絶縁膜１１２などを省略して示す。
【００９７】
図３（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設
けられたゲート電極１０４と、ゲート電極１０４上に設けられたゲート絶縁膜１１２と、
ゲート絶縁膜１１２上にあり、ゲート電極１０４と重畳して設けられた酸化物半導体膜１
０６と、酸化物半導体膜１０６上に設けられたソース電極１１６ａおよびドレイン電極１
１６ｂと、酸化物半導体膜１０６、ソース電極１１６ａおよびドレイン電極１１６ｂ上に
設けられた保護絶縁膜１１８と、を有するトランジスタの断面図である。なお、図３（Ｂ
）では下地絶縁膜１０２の設けられた構造を示すが、これに限定されない。例えば、下地
絶縁膜１０２が設けられない構造としても構わない。
【００９８】
ここで、酸化物半導体膜１０６は、先の実施の形態で示した酸化物半導体膜を適用する。
具体的には、酸化物半導体膜１０６は、低温ＰＬ法によって得られるＰＬスペクトルを解
析することで、二種のカーブに分離される酸化物半導体膜である。ここで、第２カーブの
面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満であ
る。
【００９９】
なお、酸化物半導体膜１０６は、インジウム、ガリウム、スズ、ハフニウムおよび亜鉛の
いずれかを含む酸化物半導体膜である。
【０１００】
また、酸化物半導体膜１０６は、水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好
ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍ
ｓ／ｃｍ３以下とする。これは、酸化物半導体膜１０６に含まれる水素が、意図しないキ
ャリアを生成することがあるためである。生成されたキャリアは、トランジスタのオフ電
流を増大させ、かつトランジスタの電気特性を変動させる要因となる。従って、酸化物半
導体膜１０６の水素濃度を上述の範囲とすることで、トランジスタのオフ電流の増大を抑
制し、かつトランジスタの電気特性の変動を抑制することができる。
【０１０１】
酸化物半導体膜１０６のドナー（水素、酸素欠損など）濃度を極めて小さくすることによ
り、酸化物半導体膜１０６を用いたトランジスタは、オフ電流の極めて小さいトランジス
タとすることができる。具体的には、チャネル長が３μｍ、チャネル幅が１μｍのときの
トランジスタのオフ電流を、１×１０−２１Ａ以下、または１×１０−２５Ａ以下とする
ことができる。
【０１０２】
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなど
の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板
、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能
であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよ
い。
【０１０３】
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×
１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×
２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×
２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用
いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによっ
て、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板
１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例
えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の
温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、
さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
【０１０４】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【０１０５】
下地絶縁膜１０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シ
リコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イッ
トリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化
タンタルを一種以上含む絶縁膜から選択して、単層で、または積層で用いればよい。
【０１０６】
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で
用いればよい。
【０１０７】
ソース電極１１６ａおよびドレイン電極１１６ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃ
ｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または
合金を、単層で、または積層で用いればよい。なお、ソース電極１１６ａとドレイン電極
１１６ｂは同一組成であってもよいし、異なる組成であってもよい。
【０１０８】
ゲート絶縁膜１１２は、絶縁膜５２と同様の絶縁膜を用いればよい。
【０１０９】
保護絶縁膜１１８は、絶縁膜６８と同様の絶縁膜を用いればよい。
【０１１０】
また、ゲート絶縁膜１１２および保護絶縁膜１１８の少なくとも一方は、低温ＰＬ法に用
いる光が透過可能な絶縁膜を用いる。好ましくは、保護絶縁膜１１８は、低温ＰＬ法に用
いる光が透過可能な絶縁膜を用いる。保護絶縁膜１１８が低温ＰＬ法に用いる光が透過可
能な絶縁膜であることにより、トランジスタまたはトランジスタを有する半導体装置にお
いて、酸化物半導体膜１０６の低温ＰＬ法による評価が可能となる。
【０１１１】
ゲート絶縁膜１１２および保護絶縁膜１１８の少なくとも一方は、過剰酸素を含む絶縁膜
であると好ましい。
【０１１２】
ゲート絶縁膜１１２および保護絶縁膜１１８の少なくとも一方が過剰酸素を含む絶縁膜で
ある場合、酸化物半導体膜１０６の酸素欠損を低減することができる。
【０１１３】
酸化物半導体膜１０６の低温ＰＬ法によって得られたＰＬスペクトルにおいて、第２カー
ブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０．１以上１未満
であることにより、図３（Ｂ）に示すトランジスタは、良好なスイッチング特性を有する
。
【０１１４】
なお、図３に示したトランジスタに、バックゲート電極１１４を設けたものが図４に示す
トランジスタである。
【０１１５】
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点
鎖線Ａ１−Ａ２に対応する断面図を図４（Ｂ）に示す。また、図４（Ａ）に示す一点鎖線
Ａ３−Ａ４に対応する断面図を図４（Ｃ）に示す。なお、簡単のため、図４（Ａ）におい
ては、ゲート絶縁膜１１２などを省略して示す。
【０１１６】
図４に示すトランジスタは、バックゲート電極１１４が設けられたことにより、しきい値
電圧の制御が容易となる。また、ゲート電極１０４とバックゲート電極１１４とを電気的
に接続することにより、トランジスタのオン電流を高めることができる。または、バック
ゲート電極１１４を負電位（トランジスタのソースよりも低い電位またはＧＮＤ未満の電
位）またはＧＮＤとすることにより、トランジスタのオフ電流を低減することができる。
【０１１７】
次に、図３および図４とは異なる構造のトランジスタについて、図５を用いて説明する。
【０１１８】
図５（Ａ）は本発明の一態様に係るトランジスタの上面図である。図５（Ａ）に示す一点
鎖線Ｂ１−Ｂ２に対応する断面図を図５（Ｂ）に示す。また、図５（Ａ）に示す一点鎖線
Ｂ３−Ｂ４に対応する断面図を図５（Ｃ）に示す。なお、簡単のため、図５（Ａ）におい
ては、ゲート絶縁膜２１２などを省略して示す。
【０１１９】
図５（Ｂ）は、基板２００上に設けられた下地絶縁膜２０２と、下地絶縁膜２０２上に設
けられたゲート電極２０４と、ゲート電極２０４上に設けられたゲート絶縁膜２１２と、
ゲート絶縁膜２１２上に設けられたソース電極２１６ａおよびドレイン電極２１６ｂと、
ゲート絶縁膜２１２、ソース電極２１６ａおよびドレイン電極２１６ｂ上にあり、ゲート
電極２０４と重畳して設けられた酸化物半導体膜２０６と、酸化物半導体膜２０６、ソー
ス電極２１６ａおよびドレイン電極２１６ｂ上に設けられた保護絶縁膜２１８と、を有す
るトランジスタの断面図である。なお、図５（Ｂ）では下地絶縁膜２０２の設けられた構
造を示すが、これに限定されない。例えば、下地絶縁膜２０２が設けられない構造として
も構わない。
【０１２０】
酸化物半導体膜２０６は、酸化物半導体膜１０６の記載を参照する。
【０１２１】
基板２００は、基板１００の記載を参照する。
【０１２２】
下地絶縁膜２０２は、下地絶縁膜１０２の記載を参照する。
【０１２３】
ゲート電極２０４は、ゲート電極１０４の記載を参照する。
【０１２４】
ゲート絶縁膜２１２は、絶縁膜５２と同様の絶縁膜を用いればよい。
【０１２５】
ソース電極２１６ａおよびドレイン電極２１６ｂは、ソース電極１１６ａおよびドレイン
電極１１６ｂの記載を参照する。
【０１２６】
保護絶縁膜２１８は、絶縁膜６８と同様の絶縁膜を用いればよい。
【０１２７】
なお、図示しないが図５に示すトランジスタの保護絶縁膜２１８上にバックゲート電極が
設けられても構わない。当該バックゲート電極は、バックゲート電極１１４の記載を参照
する。
【０１２８】
次に、図３乃至図５とは異なる構造のトランジスタについて、図６を用いて説明する。
【０１２９】
図６（Ａ）は本発明の一態様に係るトランジスタの上面図である。図６（Ａ）に示す一点
鎖線Ｃ１−Ｃ２に対応する断面図を図６（Ｂ）に示す。また、図６（Ａ）に示す一点鎖線
Ｃ３−Ｃ４に対応する断面図を図６（Ｃ）に示す。なお、簡単のため、図６（Ａ）におい
ては、ゲート絶縁膜３１２などを省略して示す。
【０１３０】
図６（Ｂ）は、基板３００上に設けられた下地絶縁膜３０２と、下地絶縁膜３０２上に設
けられた酸化物半導体膜３０６と、酸化物半導体膜３０６上に設けられたソース電極３１
６ａおよびドレイン電極３１６ｂと、酸化物半導体膜３０６、ソース電極３１６ａおよび
ドレイン電極３１６ｂ上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上にあ
り、酸化物半導体膜３０６と重畳して設けられたゲート電極３０４と、を有するトランジ
スタの断面図である。なお、図６（Ｂ）では下地絶縁膜３０２の設けられた構造を示すが
、これに限定されない。例えば、下地絶縁膜３０２が設けられない構造としても構わない
。
【０１３１】
酸化物半導体膜３０６は、酸化物半導体膜１０６の記載を参照する。
【０１３２】
基板３００は、基板１００の記載を参照する。
【０１３３】
下地絶縁膜３０２は、絶縁膜５２と同様の絶縁膜を用いればよい。
【０１３４】
ソース電極３１６ａおよびドレイン電極３１６ｂは、ソース電極１１６ａおよびドレイン
電極１１６ｂの記載を参照する。
【０１３５】
ゲート絶縁膜３１２は、絶縁膜６８と同様の絶縁膜を用いればよい。
【０１３６】
ゲート電極３０４は、ゲート電極１０４の記載を参照する。
【０１３７】
なお、図示しないが図６に示すトランジスタの下地絶縁膜３０２下にバックゲート電極が
設けられても構わない。当該バックゲート電極は、バックゲート電極１１４の記載を参照
する。
【０１３８】
次に、図３乃至図６とは異なる構造のトランジスタについて、図７を用いて説明する。
【０１３９】
図７（Ａ）は本発明の一態様に係るトランジスタの上面図である。図７（Ａ）に示す一点
鎖線Ｄ１−Ｄ２に対応する断面図を図７（Ｂ）に示す。また、図７（Ａ）に示す一点鎖線
Ｄ３−Ｄ４に対応する断面図を図７（Ｃ）に示す。なお、簡単のため、図７（Ａ）におい
ては、ゲート絶縁膜４１２などを省略して示す。
【０１４０】
図７（Ｂ）は、基板４００上に設けられた下地絶縁膜４０２と、下地絶縁膜４０２上に設
けられたソース電極４１６ａおよびドレイン電極４１６ｂと、下地絶縁膜４０２、ソース
電極４１６ａおよびドレイン電極４１６ｂ上に設けられた酸化物半導体膜４０６と、酸化
物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２上にあり、
酸化物半導体膜４０６と重畳して設けられたゲート電極４０４と、を有するトランジスタ
の断面図である。なお、図７（Ｂ）では下地絶縁膜４０２の設けられた構造を示すが、こ
れに限定されない。例えば、下地絶縁膜４０２が設けられない構造としても構わない。
【０１４１】
酸化物半導体膜４０６は、酸化物半導体膜１０６の記載を参照する。
【０１４２】
基板４００は、基板１００の記載を参照する。
【０１４３】
下地絶縁膜４０２は、絶縁膜５２と同様の絶縁膜を用いればよい。
【０１４４】
ソース電極４１６ａおよびドレイン電極４１６ｂは、ソース電極１１６ａおよびドレイン
電極１１６ｂの記載を参照する。
【０１４５】
ゲート絶縁膜４１２は、絶縁膜６８と同様の絶縁膜を用いればよい。
【０１４６】
ゲート電極４０４は、ゲート電極１０４の記載を参照する。
【０１４７】
なお、図示しないが図７に示すトランジスタの下地絶縁膜４０２下にバックゲート電極が
設けられても構わない。当該バックゲート電極は、バックゲート電極１１４の記載を参照
する。
【０１４８】
次に、図３乃至図７とは異なる構造のトランジスタについて、図８を用いて説明する。
【０１４９】
図８（Ａ）は本発明の一態様に係るトランジスタの上面図である。図８（Ａ）に示す一点
鎖線Ｅ１−Ｅ２に対応する断面図を図８（Ｂ）に示す。また、図８（Ａ）に示す一点鎖線
Ｅ３−Ｅ４に対応する断面図を図８（Ｃ）に示す。なお、簡単のため、図８（Ａ）におい
ては、ゲート絶縁膜５１２などを省略して示す。
【０１５０】
図８（Ｂ）は、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２上に設
けられた酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５
１２と、ゲート絶縁膜５１２上にあり、酸化物半導体膜５０６と重畳して設けられたゲー
ト電極５０４と、酸化物半導体膜５０６およびゲート電極５０４上に設けられた層間絶縁
膜５１８と、を有するトランジスタの断面図である。なお、図８（Ｂ）では下地絶縁膜５
０２の設けられた構造を示すが、これに限定されない。例えば、下地絶縁膜５０２が設け
られない構造としても構わない。
【０１５１】
図８（Ｂ）に示す断面図では、層間絶縁膜５１８は、酸化物半導体膜５０６に達する開口
部を有し、当該開口部を介して、層間絶縁膜５１８上に設けられた配線５２４ａおよび配
線５２４ｂは酸化物半導体膜５０６と接する。
【０１５２】
なお、図５（Ｂ）では、ゲート絶縁膜５１２がゲート電極５０４と重畳する領域のみに設
けられているが、これに限定されない。例えば、ゲート絶縁膜５１２が酸化物半導体膜５
０６を覆うように設けられていてもよい。また、ゲート電極５０４の側壁に接して側壁絶
縁膜を有しても構わない。
【０１５３】
また、ゲート電極５０４の側壁に接して側壁絶縁膜を設ける場合、酸化物半導体膜５０６
の側壁絶縁膜と重畳する領域は、ゲート電極５０４と重畳する領域よりも低抵抗であると
好ましい。例えば、酸化物半導体膜５０６のゲート電極５０４と重畳しない領域は、酸化
物半導体膜５０６を低抵抗化する不純物を有する領域であってもよい。また、欠陥によっ
て低抵抗化された領域であってもよい。酸化物半導体膜５０６の側壁絶縁膜と重畳する領
域が、ゲート電極５０４と重畳する領域よりも低抵抗であることにより、当該領域をＬＤ
Ｄ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。トランジスタが、
ＬＤＤ領域を有することによって、ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉ
ｅｒ  Ｌｏｗｅｒｉｎｇ）およびホットキャリア劣化を抑制することができる。ただし、
酸化物半導体膜５０６の側壁絶縁膜と重畳する領域をオフセット領域としても構わない。
トランジスタが、オフセット領域を有することでも、ＤＩＢＬおよびホットキャリア劣化
を抑制することができる。
【０１５４】
酸化物半導体膜５０６は、酸化物半導体膜１０６の記載を参照する。
【０１５５】
基板５００は、基板１００の記載を参照する。
【０１５６】
下地絶縁膜５０２は、絶縁膜５２と同様の絶縁膜を用いればよい。
【０１５７】
ゲート絶縁膜５１２は、絶縁膜６８と同様の絶縁膜を用いればよい。
【０１５８】
ゲート電極５０４は、ゲート電極１０４の記載を参照する。
【０１５９】
層間絶縁膜５１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シ
リコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化
ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から
選択して、単層で、または積層で用いればよい。
【０１６０】
配線５２４ａおよび配線５２４ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、
Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で
、または積層で用いればよい。なお、配線５２４ａと配線５２４ｂは同一組成であっても
よいし、異なる組成であってもよい。
【０１６１】
なお、図示しないが図８に示すトランジスタの下地絶縁膜５０２下にバックゲート電極が
設けられても構わない。当該バックゲート電極は、バックゲート電極１１４の記載を参照
する。
【０１６２】
図８に示すトランジスタは、ゲート電極５０４と他の配線および電極との重畳する領域が
小さいため、寄生容量が発生しにくく、トランジスタのスイッチング特性を高めることが
できる。また、トランジスタのチャネル長がゲート電極５０４の幅で決定されるため、チ
ャネル長の小さい、微細なトランジスタを作製しやすい構造である。
【０１６３】
図３乃至図８に示したトランジスタは、低温ＰＬ法によって得られたＰＬスペクトルにお
いて、第２カーブの面積を第１カーブの面積および第２カーブの面積の和で除した値が０
．１以上１未満である酸化物半導体膜を用いたトランジスタである。従って、良好なスイ
ッチング特性を有するトランジスタである。
【０１６４】
本実施の形態は、他の実施の形態および実施例と適宜組み合わせて用いることができる。
【０１６５】
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置である論理回路について説明する。
【０１６６】
図９（Ａ）に、ｐチャネル型トランジスタおよびｎチャネル型トランジスタを用いたＮＯ
Ｔ回路（インバータ）の一例である回路図を示す。
【０１６７】
ｐチャネル型トランジスタであるトランジスタＴｒ１ａは、例えばシリコンを用いたトラ
ンジスタを適用すればよい。ただし、トランジスタＴｒ１ａは、シリコンを用いたトラン
ジスタに限定されない。トランジスタＴｒ１ａのしきい値電圧をＶｔｈ１ａとする。
【０１６８】
ｎチャネル型トランジスタであるトランジスタＴｒ２ａは、先の実施の形態で示したトラ
ンジスタを用いればよい。トランジスタＴｒ２ａのしきい値電圧をＶｔｈ２ａとする。
【０１６９】
ここで、トランジスタＴｒ１ａのゲートは入力端子ＶｉｎおよびトランジスタＴｒ２ａの
ゲートと接続される。また、トランジスタＴｒ１ａのソースは電源電位（ＶＤＤ）と電気
的に接続される。また、トランジスタＴｒ１ａのドレインは、トランジスタＴｒ２ａのド
レインおよび出力端子Ｖｏｕｔと接続される。また、トランジスタＴｒ２ａのソースは接
地電位（ＧＮＤ）と接続される。また、トランジスタＴｒ２ａのバックゲートはバックゲ
ート線ＢＧＬと接続される。本実施の形態では、トランジスタＴｒ２ａがバックゲートを
有する構成について示すが、これに限定されるものではない。例えば、トランジスタＴｒ
２ａがバックゲートを有さない構成であっても構わないし、トランジスタＴｒ１ａがバッ
クゲートを有する構成であっても構わない。
【０１７０】
例えば、トランジスタＴｒ１ａのしきい値電圧Ｖｔｈ１ａは、符号を反転させたＶＤＤよ
りも高く、かつ０Ｖ未満とする（−ＶＤＤ＜Ｖｔｈ１ａ＜０Ｖ）。また、トランジスタＴ
ｒ２ａのしきい値電圧Ｖｔｈ２ａは、０Ｖより高く、かつＶＤＤ未満とする（０Ｖ＜Ｖｔ
ｈ２ａ＜ＶＤＤ）。なお、各トランジスタのしきい値電圧の制御のために、バックゲート
を用いても構わない。
【０１７１】
ここで、入力端子Ｖｉｎの電位をＶＤＤとすると、トランジスタＴｒ１ａのゲート電圧は
０Ｖとなり、トランジスタＴｒ１ａはオフする。また、トランジスタＴｒ２ａのゲート電
圧はＶＤＤとなり、トランジスタＴｒ２ａはオンする。従って、出力端子Ｖｏｕｔは、Ｇ
ＮＤと電気的に接続され、ＧＮＤが与えられる。
【０１７２】
また、入力端子Ｖｉｎの電位をＧＮＤとすると、トランジスタＴｒ１ａのゲート電圧はＶ
ＤＤとなり、トランジスタＴｒ１ａはオンする。またトランジスタＴｒ２ａのゲート電圧
は０Ｖとなり、トランジスタＴｒ２ａはオフする。従って、出力端子Ｖｏｕｔは、ＶＤＤ
と電気的に接続され、ＶＤＤが与えられる。
【０１７３】
以上に示したように、図９（Ａ）に示す回路図において、入力端子Ｖｉｎの電位がＶＤＤ
の場合は出力端子ＶｏｕｔからＧＮＤを出力し、入力端子Ｖｉｎの電位がＧＮＤの場合は
出力端子ＶｏｕｔからＶＤＤを出力する。
【０１７４】
なお、図９（Ｂ）は、図９（Ａ）に対応した半導体装置の断面図の一例である。
【０１７５】
図９（Ｂ）は、トランジスタＴｒ１ａと、トランジスタＴｒ１ａ上に設けられた絶縁膜９
０２と、絶縁膜９０２上に設けられたトランジスタＴｒ２ａと、を有する半導体装置の断
面図である。
【０１７６】
絶縁膜９０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコ
ン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラン
タン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜から選択
して、単層で、または積層で用いればよい。
【０１７７】
なお、図９（Ｂ）では、トランジスタＴｒ２ａに図７で示したトランジスタと類似したト
ランジスタを適用している。そのため、トランジスタＴｒ２ａの各構成のうち、以下で特
に説明しないものについては、図７に関する記載を参照する。
【０１７８】
ここで、トランジスタＴｒ１ａは、半導体基板６５０と、半導体基板６５０に設けられた
チャネル領域６５６、ソース領域６５７ａおよびドレイン領域６５７ｂと、半導体基板６
５０に設けられた溝部を埋める素子分離層６６４と、半導体基板６５０上に設けられたゲ
ート絶縁膜６６２と、ゲート絶縁膜６６２を介してチャネル領域６５６上に設けられたゲ
ート電極６５４と、を有する。
【０１７９】
半導体基板６５０は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板を用いればよい。
【０１８０】
本実施の形態では半導体基板にトランジスタＴｒ１ａが設けられた構成を示しているが、
これに限定されるものではない。例えば、半導体基板の代わりに絶縁表面を有する基板を
用い、絶縁表面上に半導体膜を設ける構成としても構わない。ここで、絶縁表面を有する
基板として、例えば、ガラス基板、セラミック基板、石英基板またはサファイア基板を用
いればよい。
【０１８１】
ソース領域６５７ａおよびドレイン領域６５７ｂは、半導体基板６５０にｐ型の導電型を
付与する不純物を含む領域である。
【０１８２】
素子分離層６６４は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イッ
トリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化
タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０１８３】
ゲート絶縁膜６６２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イ
ットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸
化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０１８４】
ゲート電極６５４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で
用いればよい。
【０１８５】
ゲート電極６５４は、トランジスタＴｒ１ａのゲート電極としてだけでなく、トランジス
タＴｒ２ａのゲート電極としても機能する。そのため、絶縁膜９０２は、トランジスタＴ
ｒ２ａのゲート絶縁膜として機能する。
【０１８６】
トランジスタＴｒ２ａのソース電極９１６ａおよびドレイン電極９１６ｂは、図７に示し
たトランジスタのソース電極４１６ａおよびドレイン電極４１６ｂの記載を参照する。
【０１８７】
トランジスタＴｒ２ａの酸化物半導体膜９０６は、図７に示したトランジスタの酸化物半
導体膜４０６の記載を参照する。
【０１８８】
トランジスタＴｒ２ａのゲート絶縁膜９１２は、図７に示したトランジスタのゲート絶縁
膜４１２の記載を参照する。
【０１８９】
トランジスタＴｒ２ａのゲート電極９１４は、図７に示したトランジスタのゲート電極４
０４の記載を参照する。ただし、ゲート電極９１４は、トランジスタＴｒ２ａのバックゲ
ート電極として機能する。
【０１９０】
なお、図９（Ｂ）に示す半導体装置は、ゲート電極６５４の上面と高さの揃った上面を有
する絶縁膜６９０が設けられる。ただし、絶縁膜６９０を有さない構造としても構わない
。
【０１９１】
絶縁膜６９０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タン
タルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０１９２】
絶縁膜６９０および絶縁膜９０２は、トランジスタＴｒ１ａのドレイン領域６５７ｂに達
する開口部を有する。トランジスタＴｒ２ａのドレイン電極９１６ｂは、当該開口部を介
してトランジスタＴｒ１ａのドレイン領域６５７ｂと接する。
【０１９３】
トランジスタＴｒ２ａに先の実施の形態で示したトランジスタを適用すると、トランジス
タＴｒ２ａはオフ電流の極めて小さいトランジスタであるため、トランジスタＴｒ２ａが
オフのときの貫通電流も極めて小さくなる。従って、消費電力の低いインバータとするこ
とができる。
【０１９４】
なお、図９（Ａ）に示したインバータを組み合わせることによって、図１０（Ａ）に示す
ＮＡＮＤ回路を構成してもよい。図１０（Ａ）に示す回路図には、ｐチャネル型トランジ
スタであるトランジスタＴｒ１ｂおよびトランジスタＴｒ４ｂと、ｎチャネル型トランジ
スタであるトランジスタＴｒ２ｂおよびトランジスタＴｒ３ｂと、を有する。なお、トラ
ンジスタＴｒ１ｂおよびトランジスタＴｒ４ｂとして、例えばシリコンを用いたトランジ
スタを適用すればよい。また、トランジスタＴｒ２ｂおよびトランジスタＴｒ３ｂとして
先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すればよい。
【０１９５】
また、図９（Ａ）に示したインバータを組み合わせることによって、図１０（Ｂ）に示す
ＮＯＲ回路を構成してもよい。図１０（Ｂ）に示す回路図には、ｐチャネル型トランジス
タであるトランジスタＴｒ１ｃおよびトランジスタＴｒ２ｃと、ｎチャネル型トランジス
タであるトランジスタＴｒ３ｃおよびトランジスタＴｒ４ｃと、を有する。なお、トラン
ジスタＴｒ１ｃおよびトランジスタＴｒ２ｃとして、例えばシリコンを用いたトランジス
タを適用すればよい。また、トランジスタＴｒ３ｃおよびトランジスタＴｒ４ｃとして先
の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すればよい。
【０１９６】
以上は、ｐチャネル型トランジスタおよびｎチャネル型トランジスタを用いたインバータ
で構成した論理回路の一例であるが、ｎチャネル型トランジスタのみを用いたインバータ
から論理回路を構成しても構わない。一例を図１１（Ａ）に示す。
【０１９７】
図１１（Ａ）に示す回路図は、デプレッション型トランジスタであるトランジスタＴｒ１
ｄと、エンハンスメント型トランジスタであるトランジスタＴｒ２ｄと、を有する。
【０１９８】
デプレッション型トランジスタであるトランジスタＴｒ１ｄは、例えば、酸化物半導体膜
を用いたトランジスタを用いればよい。ただし、トランジスタＴｒ１ｄは、酸化物半導体
膜を用いたトランジスタに限定されない。例えば、シリコンを用いたトランジスタを用い
ても構わない。トランジスタＴｒ１ｄのしきい値電圧をＶｔｈ１ｄとする。また、デプレ
ッション型トランジスタに代えて、十分抵抗の低い抵抗素子を設けても構わない。
【０１９９】
エンハンスメント型トランジスタであるトランジスタＴｒ２ｄは、先の実施の形態で示し
た酸化物半導体膜を用いたトランジスタを用いればよい。トランジスタＴｒ２ｄのしきい
値電圧をＶｔｈ２ｄとする。
【０２００】
なお、トランジスタＴｒ１ｄに先の実施の形態で示した酸化物半導体膜を用いたトランジ
スタを用いても構わない。その場合、トランジスタＴｒ２ｄに先の実施の形態で示した酸
化物半導体膜を用いたトランジスタ以外を用いても構わない。
【０２０１】
ここで、トランジスタＴｒ１ｄのゲートは入力端子ＶｉｎおよびトランジスタＴｒ２ｄの
ゲートと接続される。また、トランジスタＴｒ１ｄのドレインはＶＤＤと電気的に接続さ
れる。また、トランジスタＴｒ１ｄのソースは、トランジスタＴｒ２ｄのドレインおよび
出力端子Ｖｏｕｔと接続される。また、トランジスタＴｒ２ｄのソースはＧＮＤと接続さ
れる。また、トランジスタＴｒ２ｄのバックゲートはバックゲート線ＢＧＬと接続される
。本実施の形態では、トランジスタＴｒ２ｄがバックゲートを有する構成について示すが
、これに限定されるものではない。例えば、トランジスタＴｒ２ｄがバックゲートを有さ
ない構成であっても構わないし、トランジスタＴｒ１ｄがバックゲートを有する構成であ
っても構わない。
【０２０２】
例えば、トランジスタＴｒ１ｄのしきい値電圧Ｖｔｈ１ｄは０Ｖ未満とする（Ｖｔｈ１ｄ
＜０Ｖ）。従って、トランジスタＴｒ１ｄはゲート電圧によらずオンである。即ち、トラ
ンジスタＴｒ１ｄは抵抗の十分低い抵抗素子として機能する。また、トランジスタＴｒ２
ｄのしきい値電圧Ｖｔｈ２ｄは、０Ｖより高く、かつＶＤＤ未満とする（０Ｖ＜Ｖｔｈ２
ｄ＜ＶＤＤ）。なお、各トランジスタのしきい値電圧の制御のために、バックゲートを用
いても構わない。また、トランジスタＴｒ１ｄに代えて抵抗の十分低い抵抗素子を設けて
も構わない。
【０２０３】
ここで、入力端子Ｖｉｎの電位をＶＤＤとすると、トランジスタＴｒ２ｄのゲート電圧は
ＶＤＤとなり、トランジスタＴｒ２ｄはオンする。従って、出力端子Ｖｏｕｔは、ＧＮＤ
と電気的に接続され、ＧＮＤが与えられる。
【０２０４】
また、入力端子Ｖｉｎの電位をＧＮＤとすると、トランジスタＴｒ２ｄのゲート電圧は０
Ｖとなり、トランジスタＴｒ２ｄはオフする。従って、出力端子Ｖｏｕｔは、ＶＤＤと電
気的に接続され、ＶＤＤが与えられる。なお、厳密には、出力端子Ｖｏｕｔから出力され
る電位は、ＶＤＤからトランジスタＴｒ１ｄの抵抗の分だけ電圧降下した電位となる。た
だし、トランジスタＴｒ１ｄの抵抗が十分低いため、前述の電圧降下の影響は無視できる
。
【０２０５】
以上に示したように、図１１（Ａ）に示す回路図において、入力端子Ｖｉｎの電位がＶＤ
Ｄの場合は出力端子ＶｏｕｔからＧＮＤを出力し、入力端子Ｖｉｎの電位がＧＮＤの場合
は出力端子ＶｏｕｔからＶＤＤを出力する。
【０２０６】
なお、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを同一平面に作製しても構わない。
こうすることで、インバータの作製が容易となる。このとき、トランジスタＴｒ１ｄおよ
びトランジスタＴｒ２ｄの少なくとも一方にバックゲートを設けると好ましい。作製した
トランジスタがデプレッション型トランジスタである場合、トランジスタＴｒ２ｄのバッ
クゲートによってしきい値電圧Ｖｔｈ２ｄを前述の範囲にすればよい。また、作製したト
ランジスタがエンハンスメント型トランジスタである場合、トランジスタＴｒ１ｄのバッ
クゲートによってしきい値電圧Ｖｔｈ１ｄを前述の範囲にすればよい。なお、トランジス
タＴｒ１ｄおよびトランジスタＴｒ２ｄのしきい値電圧を、それぞれ異なるバックゲート
によって制御しても構わない。
【０２０７】
または、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを重ねて作製しても構わない。こ
うすることで、インバータの面積を縮小することができる。
【０２０８】
図１１（Ｂ）は、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを重ねて作製した半導体
装置の断面図の一例である。
【０２０９】
図１１（Ｂ）において、トランジスタＴｒ１ｄは、図７に示したトランジスタの記載を参
照する。また、トランジスタＴｒ２ｄは、図７に示したトランジスタと類似したトランジ
スタを適用している。そのため、トランジスタＴｒ２ｄの各構成のうち、以下で特に説明
しないものについては、図７に関する記載を参照する。
【０２１０】
なお、トランジスタＴｒ１ｄは、基板４００上に設けられた下地絶縁膜４０２と、下地絶
縁膜４０２上に設けられたソース電極４１６ａおよびドレイン電極４１６ｂと、下地絶縁
膜４０２、ソース電極４１６ａおよびドレイン電極４１６ｂ上に設けられた酸化物半導体
膜４０６と、酸化物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜
４１２上にあり、酸化物半導体膜４０６と重畳して設けられたゲート電極４０４と、を有
する。
【０２１１】
ゲート電極４０４は、トランジスタＴｒ１ｄのゲート電極としてだけでなく、トランジス
タＴｒ２ｄのゲート電極としても機能する。そのため、絶縁膜８０２は、トランジスタＴ
ｒ２ｄのゲート絶縁膜として機能する。
【０２１２】
トランジスタＴｒ２ｄのソース電極８１６ａおよびドレイン電極８１６ｂは、図７に示し
たトランジスタのソース電極４１６ａおよびドレイン電極４１６ｂの記載を参照する。
【０２１３】
トランジスタＴｒ２ｄの酸化物半導体膜８０６は、図７に示したトランジスタの酸化物半
導体膜４０６の記載を参照する。
【０２１４】
トランジスタＴｒ２ｄのゲート絶縁膜８１２は、図７に示したトランジスタのゲート絶縁
膜４１２の記載を参照する。
【０２１５】
トランジスタＴｒ２ｄのゲート電極８１４は、図７に示したトランジスタのゲート電極４
０４の記載を参照する。ただし、ゲート電極８１４は、トランジスタＴｒ２ｄのバックゲ
ート電極として機能する。
【０２１６】
なお、図１１（Ｂ）に示す半導体装置は、ゲート電極４０４の上面と高さの揃った上面を
有する絶縁膜４２０が設けられる。ただし、絶縁膜４２０を有さない構造としても構わな
い。
【０２１７】
絶縁膜４２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タン
タルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０２１８】
絶縁膜４２０、絶縁膜８０２および酸化物半導体膜４０６は、トランジスタＴｒ１ｄのド
レイン電極４１６ｂに達する開口部を有する。トランジスタＴｒ２ｄのソース電極８１６
ａは、当該開口部を介してトランジスタＴｒ１ｄのドレイン電極４１６ｂと接する。
【０２１９】
トランジスタＴｒ２ｄに先の実施の形態で示したトランジスタを適用すると、トランジス
タＴｒ２ｄはオフ電流の極めて小さいトランジスタであるため、トランジスタＴｒ２ｄが
オフのときの貫通電流も極めて小さくなる。従って、消費電力の低いインバータとするこ
とができる。
【０２２０】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０２２１】
（実施の形態４）
本実施の形態では、実施の形態３で示したインバータの回路を応用したフリップフロップ
で構成する半導体装置であるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍ
ｅｍｏｒｙ）について説明する。
【０２２２】
ＳＲＡＭはフリップフロップを用いてデータを保持するため、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とは異なり、リフレッシュ動作が不要で
ある。そのため、データの保持時の消費電力を抑えることができる。また、容量素子を用
いないため、高速動作の求められる用途に好適である。
【０２２３】
図１２は、本発明の一態様に係るＳＲＡＭのメモリセルに対応する回路図である。なお、
図１２には一つのメモリセルのみを示すが、当該メモリセルを複数配置したメモリセルア
レイに適用しても構わない。
【０２２４】
図１２に示すメモリセルは、トランジスタＴｒ１ｅと、トランジスタＴｒ２ｅと、トラン
ジスタＴｒ３ｅと、トランジスタＴｒ４ｅと、トランジスタＴｒ５ｅと、トランジスタＴ
ｒ６ｅと、を有する。トランジスタＴｒ１ｅおよびトランジスタＴｒ２ｅはｐチャネル型
トランジスタであり、トランジスタＴｒ３ｅおよびトランジスタＴｒ４ｅはｎチャネル型
トランジスタである。トランジスタＴｒ１ｅのゲートは、トランジスタＴｒ２ｅのドレイ
ン、トランジスタＴｒ３ｅのゲート、トランジスタＴｒ４ｅのドレイン、ならびにトラン
ジスタＴｒ６ｅのソースおよびドレインの一方と電気的に接続される。トランジスタＴｒ
１ｅのソースはＶＤＤと電気的に接続される。トランジスタＴｒ１ｅのドレインは、トラ
ンジスタＴｒ２ｅのゲート、トランジスタＴｒ４ｅのゲート、トランジスタＴｒ３ｅのド
レインおよびトランジスタＴｒ５ｅのソースおよびドレインの一方と電気的に接続される
。トランジスタＴｒ２ｅのソースはＶＤＤと電気的に接続される。トランジスタＴｒ３ｅ
のソースはＧＮＤと電気的に接続される。トランジスタＴｒ３ｅのバックゲートはバック
ゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ４ｅのソースはＧＮＤと電気的
に接続される。トランジスタＴｒ４ｅのバックゲートはバックゲート線ＢＧＬに電気的に
接続される。トランジスタＴｒ５ｅのゲートはワード線ＷＬに電気的に接続される。トラ
ンジスタＴｒ５ｅのソースおよびドレインの他方はビット線ＢＬＢに電気的に接続される
。トランジスタＴｒ６ｅのゲートはワード線ＷＬに電気的に接続される。トランジスタＴ
ｒ６ｅのソースおよびドレインの他方はビット線ＢＬに電気的に接続される。
【０２２５】
なお、本実施の形態では、トランジスタＴｒ５ｅおよびトランジスタＴｒ６ｅとしてｎチ
ャネル型トランジスタを適用した例を示す。ただし、トランジスタＴｒ５ｅおよびトラン
ジスタＴｒ６ｅは、ｎチャネル型トランジスタに限定されず、ｐチャネル型トランジスタ
を適用することもできる。その場合、後に示す書き込み、保持および読み出しの方法も適
宜変更すればよい。
【０２２６】
このように、トランジスタＴｒ１ｅおよびトランジスタＴｒ３ｅを有するインバータと、
トランジスタＴｒ２ｅおよびトランジスタＴｒ４ｅを有するインバータとをリング接続す
ることで、フリップフロップが構成される。
【０２２７】
ｐチャネル型トランジスタとしては、例えばシリコンを用いたトランジスタを適用すれば
よい。ただし、ｐチャネル型トランジスタは、シリコンを用いたトランジスタに限定され
ない。また、ｎチャネル型トランジスタとしては、先の実施の形態で示した酸化物半導体
膜を用いたトランジスタを用いればよい。
【０２２８】
本実施の形態では、トランジスタＴｒ３ｅおよびトランジスタＴｒ４ｅとして、先の実施
の形態で示した酸化物半導体膜を用いたトランジスタを適用する。当該トランジスタは、
オフ電流が極めて小さいため、貫通電流も極めて小さくなる。
【０２２９】
なお、トランジスタＴｒ１ｅおよびトランジスタＴｒ２ｅとして、ｐチャネル型トランジ
スタに代えて、ｎチャネル型トランジスタを適用することもできる。トランジスタＴｒ１
ｅおよびトランジスタＴｒ２ｅとしてｎチャネル型トランジスタを用いる場合、図１１に
関する記載を参酌してデプレッション型トランジスタを適用すればよい。
【０２３０】
図１２に示したメモリセルの書き込み、保持および読み出しについて以下に説明する。
【０２３１】
書き込み時は、まずビット線ＢＬおよびビット線ＢＬＢにデータ０またはデータ１に対応
する電位を印加する。
【０２３２】
例えば、データ１を書き込みたい場合、ビット線ＢＬをＶＤＤ、ビット線ＢＬＢをＧＮＤ
とする。次に、ワード線ＷＬにトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値
電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
【０２３３】
次に、ワード線ＷＬの電位をトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電
圧未満とすることで、フリップフロップに書き込んだデータ１が保持される。ＳＲＡＭの
場合、データの保持で流れる電流はトランジスタのリーク電流のみとなる。ここで、ＳＲ
ＡＭを構成するトランジスタの一部に先の実施の形態で示した酸化物半導体膜を用いたト
ランジスタを適用することにより、当該トランジスタのオフ電流は極めて小さいため、即
ち当該トランジスタに起因したリーク電流は極めて小さいため、データ保持のための待機
電力を小さくすることができる。
【０２３４】
読み出し時は、あらかじめビット線ＢＬおよびビット線ＢＬＢをＶＤＤとする。次に、ワ
ード線ＷＬにＶＨを印加することで、ビット線ＢＬはＶＤＤのまま変化しないが、ビット
線ＢＬＢはトランジスタＴｒ５ｅおよびトランジスタＴｒ３ｅを介して放電し、ＧＮＤと
なる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増
幅することにより保持されたデータ１を読み出すことができる。
【０２３５】
なお、データ０を書き込みたい場合は、ビット線ＢＬをＧＮＤ、ビット線ＢＬＢをＶＤＤ
とし、その後ワード線ＷＬにＶＨを印加すればよい。次に、ワード線ＷＬの電位をトラン
ジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧未満とすることで、フリップフロ
ップに書き込んだデータ０が保持される。読み出し時は、あらかじめビット線ＢＬおよび
ビット線ＢＬＢをＶＤＤとし、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬＢは
ＶＤＤのまま変化しないが、ビット線ＢＬはトランジスタＴｒ６ｅおよびトランジスタＴ
ｒ４ｅを介して放電し、ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差を
センスアンプにて増幅することにより保持されたデータ０を読み出すことができる。
【０２３６】
本実施の形態より、待機電力の小さいＳＲＡＭを提供することができる。
【０２３７】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０２３８】
（実施の形態５）
先の実施の形態に示した酸化物半導体膜を用いたトランジスタは、オフ電流を極めて小さ
くすることができる。即ち、当該トランジスタを介した電荷のリークが起こりにくい電気
特性を有する。
【０２３９】
以下では、このような電気特性を有するトランジスタを適用した、既知の記憶素子を有す
る半導体装置と比べ、機能的に優れた記憶素子を有する半導体装置について説明する。
【０２４０】
まず、半導体装置について、図１３を用いて具体的に示す。なお、図１３（Ａ）は半導体
装置のメモリセルアレイを示す回路図である。図１３（Ｂ）はメモリセルの回路図である
。また、図１３（Ｃ）は、図１３（Ｂ）に示すメモリセルに相当する断面構造の一例であ
る。また、図１３（Ｄ）は図１３（Ｂ）に示すメモリセルの電気特性を示す図である。
【０２４１】
図１３（Ａ）に示すメモリセルアレイは、メモリセル５５６と、ビット線５５３と、ワー
ド線５５４と、容量線５５５と、センスアンプ５５８と、をそれぞれ複数有する。
【０２４２】
なお、ビット線５５３およびワード線５５４がグリッド状に設けられ、各メモリセル５５
６はビット線５５３およびワード線５５４の交点に付き一つずつ配置される。ビット線５
５３はセンスアンプ５５８と接続される。センスアンプ５５８は、ビット線５５３の電位
をデータとして読み出す機能を有する。
【０２４３】
図１３（Ｂ）より、メモリセル５５６は、トランジスタ５５１と、キャパシタ５５２と、
を有する。また、トランジスタ５５１のゲートはワード線５５４と電気的に接続される。
トランジスタ５５１のソースはビット線５５３と電気的に接続される。トランジスタ５５
１のドレインはキャパシタ５５２の一端と電気的に接続される。キャパシタ５５２の他端
は容量線５５５に電気的に接続される。
【０２４４】
図１３（Ｃ）は、メモリセルの断面構造の一例である。図１３（Ｃ）は、トランジスタ５
５１と、トランジスタ５５１に接続される配線５２４ａおよび配線５２４ｂと、トランジ
スタ５５１、配線５２４ａおよび配線５２４ｂ上に設けられた絶縁膜５２０と、絶縁膜５
２０上に設けられたキャパシタ５５２と、を有する半導体装置の断面図である。
【０２４５】
なお、図１３（Ｃ）では、トランジスタ５５１に図８で示したトランジスタを適用してい
る。そのため、トランジスタ５５１の各構成のうち、以下で特に説明しないものについて
は、先の実施の形態での記載を参照する。
【０２４６】
絶縁膜５２０は、層間絶縁膜５１８の記載を参照する。または、絶縁膜５２０として、ポ
リイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構
わない。
【０２４７】
キャパシタ５５２は、配線５２４ｂと接する電極５２６と、電極５２６と重畳する電極５
２８と、電極５２６および電極５２８に挟まれた絶縁膜５２２と、を有する。
【０２４８】
電極５２６は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム
、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、
窒化物、酸化物または合金を、単層で、または積層で用いればよい。
【０２４９】
電極５２８は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム
、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、
窒化物、酸化物または合金を、単層で、または積層で用いればよい。
【０２５０】
絶縁膜５２２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タン
タルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０２５１】
なお、図１３（Ｃ）では、トランジスタ５５１とキャパシタ５５２とが、異なる層に設け
られた例を示すが、これに限定されない。例えば、トランジスタ５５１およびキャパシタ
５５２を同一平面に設けても構わない。このような構造とすることで、メモリセルの上に
同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させること
で、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半
導体装置の集積度を高めることができる。なお、本明細書において、ＡがＢに重畳すると
は、Ａの少なくとも一部がＢの少なくとも一部と重なって設けられることをいう。
【０２５２】
ここで、図１３（Ｃ）における配線５２４ａは図１３（Ｂ）におけるビット線５５３と電
気的に接続される。また、図１３（Ｃ）におけるゲート電極５０４は図１３（Ｂ）におけ
るワード線５５４と電気的に接続される。また、図１３（Ｃ）における電極５２８は図１
３（Ｂ）における容量線５５５と電気的に接続される。
【０２５３】
図１３（Ｄ）に示すように、キャパシタ５５２に保持された電圧は、トランジスタ５５１
のリークによって時間が経つと徐々に低減していく。当初Ｖ０からＶ１まで充電された電
圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間
を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッ
シュをする必要がある。
【０２５４】
例えば、トランジスタ５５１のオフ電流が十分小さくない場合、キャパシタ５５２に保持
された電圧の時間変化が大きいため、保持期間Ｔ＿１が短くなる。従って、頻繁にリフレ
ッシュをする必要がある。リフレッシュの頻度が高まると、半導体装置の消費電力が高ま
ってしまう。
【０２５５】
本実施の形態では、トランジスタ５５１のオフ電流が極めて小さいため、保持期間Ｔ＿１
を極めて長くすることができる。また、リフレッシュの頻度を少なくすることが可能とな
るため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａから１
×１０−２５Ａであるトランジスタ５５１でメモリセルを構成すると、電力を供給せずに
数日間から数十年間に渡ってデータを保持することが可能となる。
【０２５６】
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体装置を
得ることができる。
【０２５７】
次に、図１３とは異なる半導体装置について、図１４を用いて説明する。なお、図１４（
Ａ）は半導体装置を構成するメモリセルおよび配線を含む回路図である。また、図１４（
Ｂ）は図１４（Ａ）に示すメモリセルの電気特性を示す図である。また、図１４（Ｃ）は
、図１４（Ａ）に示すメモリセルに相当する断面図の一例である。
【０２５８】
図１４（Ａ）より、メモリセルは、トランジスタ６７１と、トランジスタ６７２と、キャ
パシタ６７３とを有する。ここで、トランジスタ６７１のゲートはワード線６７６と電気
的に接続される。トランジスタ６７１のソースはソース線６７４と電気的に接続される。
トランジスタ６７１のドレインはトランジスタ６７２のゲートおよびキャパシタ６７３の
一端と電気的に接続され、この部分をノード６７９とする。トランジスタ６７２のソース
はソース線６７５と電気的に接続される。トランジスタ６７２のドレインはドレイン線６
７７と電気的に接続される。キャパシタ６７３の他端は容量線６７８と電気的に接続され
る。
【０２５９】
なお、図１４に示す半導体装置は、ノード６７９の電位に応じて、トランジスタ６７２の
見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１４（Ｂ）は
容量線６７８の電圧ＶＣＬと、トランジスタ６７２を流れるドレイン電流Ｉｄ＿２との関
係を説明する図である。
【０２６０】
なお、トランジスタ６７１を介してノード６７９の電位を調整することができる。例えば
、ソース線６７４の電位を電源電位ＶＤＤとする。このとき、ワード線６７６の電位をト
ランジスタ６７１のしきい値電圧Ｖｔｈに電源電位ＶＤＤを加えた電位以上とすることで
、ノード６７９の電位をＨＩＧＨにすることができる。また、ワード線６７６の電位をト
ランジスタ６７１のしきい値電圧Ｖｔｈ以下とすることで、ノード６７９の電位をＬＯＷ
にすることができる。
【０２６１】
そのため、トランジスタ６７２は、ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、ＨＩＧＨ
で示したＶＣＬ−Ｉｄ＿２カーブのいずれかの電気特性となる。即ち、ＬＯＷでは、ＶＣ
Ｌ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、ＨＩＧＨでは、ＶＣＬ＝０
ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶すること
ができる。
【０２６２】
図１４（Ｃ）は、メモリセルの断面構造の一例である。図１４（Ｃ）は、トランジスタ６
７２と、トランジスタ６７２上に設けられた絶縁膜６６８と、絶縁膜６６８上に設けられ
たトランジスタ６７１と、トランジスタ６７１上に設けられた絶縁膜６２０と、絶縁膜６
２０上に設けられたキャパシタ６７３と、を有する半導体装置の断面図である。
【０２６３】
絶縁膜６２０は、保護絶縁膜１１８の記載を参照する。または、絶縁膜６２０として、ポ
リイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構
わない。
【０２６４】
なお、図１４（Ｃ）では、トランジスタ６７１に図７で示したトランジスタを適用してい
る。そのため、トランジスタ６７１の各構成のうち、以下で特に説明しないものについて
は、先の実施の形態の記載を参照する。
【０２６５】
結晶性シリコンを用いたトランジスタは、酸化物半導体膜を用いたトランジスタと比べて
、オン特性を高めやすい利点を有する。従って、高いオン特性の求められるトランジスタ
６７２に好適といえる。
【０２６６】
ここで、トランジスタ６７２は、半導体基板６５０に設けられたチャネル領域６５６およ
び不純物領域６５７と、半導体基板６５０に設けられた溝部を埋める素子分離層６６４と
、半導体基板６５０上に設けられたゲート絶縁膜６６２と、ゲート絶縁膜６６２を介して
チャネル領域６５６上に設けられたゲート電極６５４と、を有する。
【０２６７】
半導体基板６５０は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板を用いればよい。
【０２６８】
本実施の形態では半導体基板にトランジスタ６７２が設けられた構成を示しているが、こ
れに限定されるものではない。例えば、半導体基板の代わりに絶縁表面を有する基板を用
い、絶縁表面上に半導体膜を設ける構成としても構わない。ここで、絶縁表面を有する基
板として、例えば、ガラス基板、セラミック基板、石英基板またはサファイア基板を用い
ればよい。また、トランジスタ６７２に、先の実施の形態で示した酸化物半導体膜を用い
たトランジスタを適用しても構わない。
【０２６９】
不純物領域６５７は、半導体基板６５０に一導電型を付与する不純物を含む領域である。
【０２７０】
素子分離層６６４は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イッ
トリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化
タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０２７１】
ゲート絶縁膜６６２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イ
ットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸
化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０２７２】
ゲート電極６５４は、ゲート電極１０４の記載を参照する。
【０２７３】
絶縁膜６６８は、保護絶縁膜１１８の記載を参照する。または、絶縁膜６６８として、ポ
リイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構
わない。
【０２７４】
絶縁膜６６８および下地絶縁膜６０２は、トランジスタ６７２のゲート電極６５４に達す
る開口部を有する。トランジスタ６７１のドレイン電極４１６ｂは、当該開口部を介して
トランジスタ６７２のゲート電極６５４と接する。
【０２７５】
キャパシタ６７３は、ドレイン電極４１６ｂと接する電極６２６と、電極６２６と重畳す
る電極６２８と、電極６２６および電極６２８に挟まれた絶縁膜６２２と、を有する。
【０２７６】
電極６２６は、電極５２６の記載を参照する。
【０２７７】
電極６２８は、電極５２８の記載を参照する。
【０２７８】
ここで、図１４（Ｃ）におけるソース電極４１６ａは図１４（Ａ）におけるソース線６７
４と電気的に接続される。また、図１４（Ｃ）におけるゲート電極４０４は図１４（Ａ）
におけるワード線６７６と電気的に接続される。また、図１４（Ｃ）における電極６２８
は図１４（Ａ）における容量線６７８と電気的に接続される。
【０２７９】
なお、図１４（Ｃ）では、トランジスタ６７１とキャパシタ６７３とが、異なる層に設け
られた例を示すが、これに限定されない。例えば、トランジスタ６７１およびキャパシタ
６７３を同一平面に設けても構わない。このような構造とすることで、メモリセルの上に
同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させること
で、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半
導体装置の集積度を高めることができる。
【０２８０】
ここで、トランジスタ６７１として、先の実施の形態で示した酸化物半導体膜を用いたト
ランジスタを適用すると、当該トランジスタはオフ電流が極めて小さいため、ノード６７
９に蓄積された電荷がトランジスタ６７１を介してリークすることを抑制できる。そのた
め、長期間に渡ってデータを保持することができる。また、フラッシュメモリと比較して
、書き込み時に高い電圧が不要であるため、消費電力を小さく、動作速度を速くすること
ができる。
【０２８１】
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体装置を
得ることができる。
【０２８２】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０２８３】
（実施の形態６）
先の実施の形態に示した酸化物半導体膜を用いたトランジスタまたは記憶素子を有する半
導体装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕ
ｎｉｔ）を構成することができる。
【０２８４】
図１５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１５（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ
ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１
９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ
１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／
Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板など
を用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けて
もよい。もちろん、図１５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にす
ぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２８５】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０２８６】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２８７】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
【０２８８】
図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６には、先の実施の形態に示した記憶素子を有する半導体装置を用いることが
できる。
【０２８９】
図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６
が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタ
によるデータの保持を行う。フリップフロップによってデータが保持されている場合、レ
ジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデー
タが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６
内の記憶素子への電源電圧の供給を停止することができる。
【０２９０】
電源停止に関しては、図１５（Ｂ）または図１５（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１５（Ｂ）および図１５（Ｃ）の回路の説明
を行う。
【０２９１】
図１５（Ｂ）および図１５（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いた構成の
一例を示す。
【０２９２】
図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には
、先の実施の形態で示した記憶素子を有する半導体装置を用いることができる。記憶素子
群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介し
て、ハイレベルの電源電位ＶＤＤが与えられている。さらに、記憶素子群１１４３が有す
るそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの
電位が与えられている。
【０２９３】
図１５（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示した酸化物半
導体膜を用いたトランジスタを用いている。当該トランジスタはオフ電流を極めて小さく
することができる。当該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりス
イッチングが制御される。
【０２９４】
なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
【０２９５】
また、図１５（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、
スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが与えられている、記
憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそ
れぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することがで
きる。
【０２９６】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
【０２９７】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌ
ｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２９８】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０２９９】
（実施の形態７）
本実施の形態では、先の実施の形態で示したトランジスタを適用した表示装置について説
明する。
【０３００】
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子
（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧に
よって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔ
ｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。
本実施の形態では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用
いた表示装置について説明する。
【０３０１】
なお、本実施の形態における表示装置は、表示素子が封止された状態にあるパネルと、該
パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
【０３０２】
また、本実施の形態における表示装置は画像表示デバイス、表示デバイス、または光源（
照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジ
ュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方
式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする
。
【０３０３】
図１６（Ａ）は、ＥＬ素子を用いた表示装置の回路図の一例である。
【０３０４】
図１６（Ａ）に示す表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパ
シタ７４２と、発光素子７１９と、を有する。
【０３０５】
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端
と電気的に接続される。トランジスタ７４１のソースは発光素子７１９の一端と電気的に
接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続さ
れ、電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に
接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮ
Ｄまたはそれより小さい電位とする。
【０３０６】
なお、トランジスタ７４１は、先の実施の形態で示した酸化物半導体膜を用いたトランジ
スタを用いる。当該トランジスタは、良好なスイッチング特性を有する。そのため、表示
品位の高い表示装置とすることができる。
【０３０７】
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いる
ことで、画素の面積を小さくでき、解像度の高い表示装置とすることができる。また、ス
イッチ素子７４３として、先の実施の形態で示した酸化物半導体膜を用いたトランジスタ
を用いてもよい。スイッチ素子７４３として当該トランジスタを用いることで、トランジ
スタ７４１と同一工程によってスイッチ素子７４３を作製することができ、表示装置の生
産性を高めることができる。
【０３０８】
図１６（Ｂ）に、トランジスタ７４１、キャパシタ７４２および発光素子７１９を含めた
画素の断面の一部を示す。
【０３０９】
なお、図１６（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けら
れた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１の
ゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一工程を経て作製する
ことができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設け
ることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
【０３１０】
図１６（Ｂ）では、トランジスタ７４１として、図３に示したトランジスタを適用した例
を示す。そのため、トランジスタ７４１の各構成のうち、以下で特に説明しないものにつ
いては、先の実施の形態の記載を参照する。
【０３１１】
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。
【０３１２】
ここで、絶縁膜７２０および保護絶縁膜１１８には、トランジスタ７４１のソース電極１
１６ａに達する開口部が設けられる。
【０３１３】
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０および保護
絶縁膜１１８に設けられた開口部を介してトランジスタ７４１のソース電極１１６ａと接
する。
【０３１４】
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
【０３１５】
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が
設けられる。
【０３１６】
発光層７８２上には、電極７８３が設けられる。
【０３１７】
電極７８１、発光層７８２および電極７８３の重畳する領域が、発光素子７１９となる。
【０３１８】
なお、絶縁膜７２０は、保護絶縁膜１１８の記載を参照する。または、ポリイミド樹脂、
アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
【０３１９】
発光層７８２は、一層に限定されず、複数種の発光層などを積層して設けてもよい。例え
ば、図１６（Ｃ）に示すような構造とすればよい。図１６（Ｃ）は、中間層７８５ａ、発
光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃおよ
び中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８
６ｂおよび発光層７８６ｃに適切な発光色の発光層を用いると演色性の高い、または発光
効率の高い、発光素子７１９を形成することができる。
【０３２０】
発光層を複数種積層して設けることで、白色光を得てもよい。図１６（Ｂ）には示さない
が、白色光を着色層を介して取り出す構造としても構わない。
【０３２１】
ここでは発光層を３層および中間層を４層設けた構造を示しているが、これに限定される
ものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間
層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂおよび中間層７８５ｃの
みで構成することもできる。また、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、
発光層７８６ｂ、発光層７８６ｃおよび中間層７８５ｄで構成し、中間層７８５ｃを省い
た構造としても構わない。
【０３２２】
また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造
で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの
層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。
また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
【０３２３】
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは
、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７０
％以上、特に８０％以上であることをいう。
【０３２４】
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚ
ｎ酸化物膜、Ｉｎ酸化物膜、Ｚｎ酸化物膜およびＳｎ酸化物膜などの酸化物膜を用いれば
よい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。ま
た、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることも
できる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いても
よい。
【０３２５】
または、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば
、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッ
ケルを含む膜を用いればよい。
【０３２６】
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、電
極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好ま
しい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過性
を有すると好ましい。
【０３２７】
なお、電極７８１および電極７８３を図１６（Ｂ）に示す構造で設けているが、電極７８
１と電極７８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の
大きい導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さ
い導電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場
合には、仕事関数を考慮せずに様々な導電膜を陽極に用いることができる。
【０３２８】
隔壁７８４は、保護絶縁膜１１８の記載を参照する。または、ポリイミド樹脂、アクリル
樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
【０３２９】
発光素子７１９と接続するトランジスタ７４１は、良好なスイッチング特性を有する。そ
のため、表示品位の高い表示装置を提供することができる。
【０３３０】
次に、液晶素子を用いた表示装置について説明する。
【０３３１】
図１７（Ａ）は、液晶素子を用いた表示装置の画素の構成例を示す回路図である。図１７
（Ａ）に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間
に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
【０３３２】
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続さ
れ、ゲートが走査線７５４に電気的に接続されている。
【０３３３】
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方
に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
【０３３４】
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に
電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。な
お、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位
と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
【０３３５】
図１７（Ｂ）に、画素７５０の断面の一部を示す。
【０３３６】
図１７（Ｂ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた
例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲー
ト電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一工程を経て作製すること
ができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けるこ
とにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
【０３３７】
トランジスタ７５１としては、先の実施の形態で示したトランジスタを適用することがで
きる。図１７（Ｂ）においては、図３に示したトランジスタを適用した例を示す。そのた
め、トランジスタ７５１の各構成のうち、以下で特に説明しないものについては、先の実
施の形態の記載を参照する。
【０３３８】
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。
従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子
７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画
の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作
のための電極が不要となり、消費電力の小さい表示装置とすることができる。
【０３３９】
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。
【０３４０】
ここで、絶縁膜７２１および保護絶縁膜１１８には、トランジスタ７５１のドレイン電極
１１６ｂに達する開口部が設けられる。
【０３４１】
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１および保護
絶縁膜１１８に設けられた開口部を介してトランジスタ７５１のドレイン電極１１６ｂと
接する。
【０３４２】
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
【０３４３】
絶縁膜７９２上には、液晶層７９３が設けられる。
【０３４４】
液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。
【０３４５】
絶縁膜７９４上には、スペーサ７９５が設けられる。
【０３４６】
スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。
【０３４７】
電極７９６上には、基板７９７が設けられる。
【０３４８】
なお、絶縁膜７２１は、保護絶縁膜１１８の記載を参照する。または、ポリイミド樹脂、
アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
【０３４９】
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、
強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶は、条件により、コレ
ステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを
示す。
【０３５０】
なお、液晶層７９３として、ブルー相を示す液晶を用いてもよい。その場合、配向膜とし
て機能する絶縁膜７９２および絶縁膜７９４を設けない構成とすればよい。
【０３５１】
電極７９１は、可視光透過性を有する導電膜を用いればよい。
【０３５２】
電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚ
ｎ酸化物膜、Ｉｎ酸化物膜、Ｚｎ酸化物膜およびＳｎ酸化物膜などの酸化物膜を用いれば
よい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。ま
た、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることも
できる。
【０３５３】
または、電極７９１は、可視光を効率よく反射する膜が好ましい。電極７９１は、例えば
、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを
含む膜を用いればよい。
【０３５４】
電極７９６は、電極７９１として示した膜から選択して用いることができる。ただし、電
極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ま
しい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性
を有すると好ましい。
【０３５５】
なお、電極７９１および電極７９６を図１７（Ｂ）に示す構造で設けているが、電極７９
１と電極７９６を入れ替えても構わない。
【０３５６】
絶縁膜７９２および絶縁膜７９４は、有機化合物または無機化合物から選択して用いれば
よい。
【０３５７】
スペーサ７９５は、有機化合物または無機化合物から選択して用いればよい。なお、スペ
ーサ７９５の形状は、柱状、球状など様々にとることができる。
【０３５８】
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４および電極７９６の重畳する領
域が、液晶素子７５３となる。
【０３５９】
基板７９７は、ガラス、樹脂または金属などを用いればよい。基板７９７は可とう性を有
してもよい。
【０３６０】
液晶素子７５３と接続するトランジスタ７５１は、良好なスイッチング特性を有する。そ
のため、表示品位の高い表示装置を提供することができる。また、トランジスタ７５１は
オフ電流を極めて小さくできるため、消費電力の小さい表示装置を提供することができる
。
【０３６１】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０３６２】
（実施の形態８）
本実施の形態では、先の実施の形態で示した半導体装置を適用した電子機器の例について
説明する。
【０３６３】
図１８（Ａ）は携帯型情報端末である。図１８（Ａ）に示す携帯型情報端末は、筐体９３
００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９
３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の
一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。
または、本発明の一態様は表示部９３０３に適用することができる。
【０３６４】
図１８（Ｂ）は、ディスプレイである。図１８（Ｂ）に示すディスプレイは、筐体９３１
０と、表示部９３１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無
線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３１
１に適用することができる。
【０３６５】
図１８（Ｃ）は、デジタルスチルカメラである。図１８（Ｃ）に示すデジタルスチルカメ
ラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３
と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路
に適用することができる。または、本発明の一態様は表示部９３２３に適用することがで
きる。
【０３６６】
図１８（Ｄ）は２つ折り可能な携帯情報端末である。図１８（Ｄ）に示す２つ折り可能な
携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３
、操作スイッチ９６３８、を有する。本発明の一形態は、本体内部にある演算装置、無線
回路または記憶回路に適用することができる。または、本発明の一態様は表示部９６３１
ａおよび表示部９６３１ｂに適用することができる。
【０３６７】
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパ
ネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことが
できる。
【０３６８】
本発明の一態様に係る半導体装置を用いることで、性能が高く、かつ消費電力が小さい電
子機器を提供することができる。
【０３６９】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【実施例１】
【０３７０】
本実施例では、基板上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられた絶
縁膜と、を有する試料のＰＬスペクトルを低温ＰＬ法によって評価した。また、当該試料
と同様の構造を含むトランジスタの電気特性の評価を行った。
【０３７１】
以下に、ＰＬスペクトルを低温ＰＬ法によって評価した試料について説明する。
【０３７２】
まず、石英基板を準備した。次に、石英基板に含まれる水素および水などを除去するため
に加熱処理を行った。当該加熱処理は、窒素ガス雰囲気、８５０℃において４時間行った
。
【０３７３】
次に、酸化物半導体膜を成膜した。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：
Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用いたスパッタリング法によって、
Ｉｎ−Ｇａ−Ｚｎ酸化物膜を１００ｎｍの厚さで成膜した。そのほか、成膜ガスとして、
アルゴンガスを１００ｓｃｃｍおよび酸素ガスを１００ｓｃｃｍ用い、圧力を０．６Ｐａ
とし、基板表面温度を１７０℃において４分間待機後、５０００Ｗ（ＡＣ）の電力を印加
することで成膜した。
【０３７４】
次に、酸化物半導体膜に含まれる水素および水などを除去するために加熱処理を行った。
当該加熱処理は、窒素ガス雰囲気、３５０℃において１時間行った。
【０３７５】
さらに、酸化物半導体膜に生じた酸素欠損を低減するために加熱処理を行った。当該加熱
処理は、窒素ガスおよび酸素ガスが８対２の割合で混合された雰囲気、３５０℃において
１時間行った。
【０３７６】
次に、絶縁膜を成膜した。絶縁膜は、プラズマＣＶＤ法によって、酸化窒化シリコン膜を
４００ｎｍの厚さで成膜した。そのほか、成膜ガスとして、ＳｉＨ４ガスを３０ｓｃｃｍ
、１２０ｓｃｃｍ、１６０ｓｃｃｍまたは２００ｓｃｃｍ、およびＮ２Ｏガスを４０００
ｓｃｃｍ用い、圧力を４０Ｐａ、２００Ｐａまたは２５０Ｐａとし、基板表面温度を２２
０℃において５分間待機後、１５０Ｗ、１０００Ｗ、１５００Ｗまたは２０００Ｗの電力
（ＲＦ）を印加することで成膜した。なお、電力を印加する電極面積は５９８６ｃｍ２で
ある。
【０３７７】
次に、加熱処理を行った。当該加熱処理は、窒素ガスおよび酸素ガスが８対２の割合で混
合された雰囲気、３００℃において１時間行った。
【０３７８】
表１に試料名と絶縁膜である酸化窒化シリコン膜の条件を示す。
【０３７９】
【表１】
0006310590.tif 000006
【０３８０】
試料１乃至試料７のＰＬスペクトルを低温ＰＬ法によって評価した。評価は、堀場製作所
製顕微ＰＬ装置（ＬａｂＲＡＭ  ＨＲ−ＰＬ）を用いた。そのほか、測定温度は１０Ｋと
した。また、励起光にはエネルギー密度が１１０．４μＷ／ｍｍ２であるＨｅ−Ｃｄレー
ザ光（３２５ｎｍ）を用いた。また、ＰＬスペクトルの検出にはＣＣＤ検出器（ホリバ・
ジョバンイボン社製ＣＣＤ−１０２４ｘ２５６−ＯＰＥＮ−ＳＹＮ）を用いた。
【０３８１】
低温ＰＬ法による評価結果は後述する。
【０３８２】
次に、試料１乃至試料７と同様の構造を含むトランジスタについて説明する。なお、トラ
ンジスタの構造は、図３に示した構造と同様であるため、図３を用いて説明する。
【０３８３】
ここで、基板１００は、６００ｍｍ×７２０ｍｍ角型のガラス基板を用いた。また、下地
絶縁膜１０２は、厚さ１００ｎｍの窒化シリコン膜と、窒化シリコン膜上の厚さ１５０ｎ
ｍの酸化窒化シリコン膜を用いた。また、ゲート電極１０４は、厚さ１００ｎｍのタング
ステン膜を用いた。また、ゲート絶縁膜１１２は、厚さ２００ｎｍの酸化窒化シリコン膜
を用いた。また、酸化物半導体膜１０６は、厚さ３５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜と
した。また、保護絶縁膜１１８は、厚さ４００ｎｍの酸化窒化シリコン膜とした。
【０３８４】
ここで、試料１乃至試料７における酸化窒化シリコン膜である絶縁膜は、トランジスタの
保護絶縁膜１１８に対応する。従って、上述したトランジスタは、試料１乃至試料７と同
様の構造を含むトランジスタである。
【０３８５】
なお、試料１乃至試料７では、ＰＬスペクトルを評価しやすいように、酸化物半導体膜の
厚さを１００ｎｍとしている。一方、トランジスタではトランジスタ特性が得られやすい
ように、酸化物半導体膜の厚さを３５ｎｍとしている。
【０３８６】
試料１乃至試料７と同様の構造を含むトランジスタの電気特性を評価した。電気特性は、
チャネル長が３μｍ、チャネル幅が３μｍであるトランジスタを用い、ドレイン電圧Ｖｄ
を１Ｖとして、ゲート電圧Ｖｇを０．２５Ｖ間隔で−２０Ｖから１５Ｖまで掃引し、各ゲ
ート電圧Ｖｇにおけるドレイン電流Ｉｄをプロットした（Ｖｇ−Ｉｄカーブともいう。）
。なお、トランジスタのＶｇ−Ｉｄカーブは、基板１００面内で２０ポイント測定した。
【０３８７】
代表として、試料１、試料３、試料５および試料７のＰＬスペクトルの解析結果と、それ
らと同様の構造を含むトランジスタの電気特性を図１９乃至図２２に示す。なお、図１９
（Ａ）は試料１のＰＬスペクトルの解析結果を、図１９（Ｂ）は試料１と同様の構造を含
むトランジスタのＶｇ−Ｉｄカーブを示す。また、図２０（Ａ）は試料３のＰＬスペクト
ルの解析結果を、図２０（Ｂ）は試料３と同様の構造を含むトランジスタのＶｇ−Ｉｄカ
ーブを示す。また、図２１（Ａ）は試料５のＰＬスペクトルの解析結果を、図２１（Ｂ）
は試料５と同様の構造を含むトランジスタのＶｇ−Ｉｄカーブを示す。また、図２２（Ａ
）は試料７のＰＬスペクトルの解析結果を、図２２（Ｂ）は試料７と同様の構造を含むト
ランジスタのＶｇ−Ｉｄカーブを示す。
【０３８８】
図１９（Ａ）、図２０（Ａ）、図２１（Ａ）および図２２（Ａ）に示したＰＬスペクトル
の解析結果より、各試料のバックグラウンドを差し引いたＰＬスペクトルは、１．６ｅＶ
以上１．８ｅＶ以下に極大値を有する第１カーブ、および１．９ｅＶ以上２．２ｅＶ以下
に極大値を有する第２カーブに分離できることがわかった。具体的には、試料１は、ＰＬ
スペクトル２００３を第１カーブ２００１および第２カーブ２００２に分離できた（図１
９（Ａ）参照。）。また、試料３は、ＰＬスペクトル２０１３を第１カーブ２０１１およ
び第２カーブ２０１２に分離できた（図２０（Ａ）参照。）。また、試料５は、ＰＬスペ
クトル２０２３を第１カーブ２０２１および第２カーブ２０２２に分離できた（図２１（
Ａ）参照。）。また、試料７は、ＰＬスペクトル２０３３を第１カーブ２０３１および第
２カーブ２０３２に分離できた（図２２（Ａ）参照。）。
【０３８９】
図１９（Ｂ）および図２０（Ｂ）に示したＶｇ−Ｉｄカーブより、試料１と同様の構造を
含むトランジスタおよび試料３と同様の構造を含むトランジスタは、良好なスイッチング
特性が得られないことがわかった。また、図２１（Ｂ）および図２２（Ｂ）に示したＶｇ
−Ｉｄカーブより、試料５と同様の構造を含むトランジスタおよび試料７と同様の構造を
含むトランジスタは、良好なスイッチング特性が得られることがわかった。
【０３９０】
表２に、試料１乃至試料７のＰＬスペクトルの解析結果と、各試料と同様の構造を含むト
ランジスタのスイッチング特性の良否を示す。ここで、ＰＬスペクトルにおける第１カー
ブの面積をＳ１、第２カーブの面積をＳ２とする。具体的には、第２カーブの面積Ｓ２を
第１カーブの面積Ｓ１および第２カーブの面積Ｓ２の和で除した値であるＳ２／（Ｓ１＋
Ｓ２）を示す。また、ＰＬスペクトルのピーク強度（１．２５ｅＶ以上２．５ｅＶ以下の
範囲において、ＰＬスペクトルの検出強度の最も高い値）を示す。トランジスタのスイッ
チング特性の良否は、スイッチングが良好である場合は「良」、スイッチングが良好でな
い場合は「不可」を記す。
【０３９１】
【表２】
0006310590.tif 000007
【０３９２】
表２より、Ｓ２／（Ｓ１＋Ｓ２）が０．０７である試料１、および０．０４である試料３
と同様の構造を含むトランジスタのスイッチング特性は良好ではなかった。また、Ｓ２／
（Ｓ１＋Ｓ２）が０．１１である試料２、０．１４である試料４、０．１５である試料５
、０．２３である試料６、および０．２４である試料７と同様の構造を含むトランジスタ
のスイッチング特性は良好であった。
【０３９３】
以上で示したように、低温ＰＬ法によって得られた酸化物半導体膜のＰＬスペクトルと、
当該酸化物半導体膜を用いたトランジスタのスイッチング特性の良否に関係があることが
わかった。従って、低温ＰＬ法が、酸化物半導体膜を用いたトランジスタのスイッチング
特性の良否を評価する指標となることがわかる。
【０３９４】
低温ＰＬ法によって、酸化物半導体膜の評価を行うことは、トランジスタの電気特性の評
価を行うことと比べ、極めて簡便である。従って、当該評価方法を用いることで、酸化物
半導体膜を用いたトランジスタの開発速度を高めることができる。また、酸化物半導体膜
を用いたトランジスタ、および当該トランジスタを用いた半導体装置の中間評価として有
用の評価方法である。即ち、トランジスタの作製工程、および半導体装置の作製工程にお
いて、抜き取り評価し、評価後も残りの作製工程を継続することが可能である。トランジ
スタおよび半導体装置の中間評価が確立されることで、それらの歩留まりを高めることで
きる。
【０３９５】
本実施例は、適宜他の実施の形態と組み合わせて用いることができる。
【符号の説明】
【０３９６】
１０    カーブ
１１    カーブ
１２    カーブ
１３    カーブ
１４    カーブ
５２    絶縁膜
５６ａ    酸化物半導体膜
５６ｂ    酸化物半導体膜
６８    絶縁膜
１００    基板
１０２    下地絶縁膜
１０４    ゲート電極
１０６    酸化物半導体膜
１１２    ゲート絶縁膜
１１４    バックゲート電極
１１６ａ    ソース電極
１１６ｂ    ドレイン電極
１１８    保護絶縁膜
２００    基板
２０２    下地絶縁膜
２０４    ゲート電極
２０６    酸化物半導体膜
２１２    ゲート絶縁膜
２１６ａ    ソース電極
２１６ｂ    ドレイン電極
２１８    保護絶縁膜
３００    基板
３０２    下地絶縁膜
３０４    ゲート電極
３０６    酸化物半導体膜
３１２    ゲート絶縁膜
３１６ａ    ソース電極
３１６ｂ    ドレイン電極
４００    基板
４０２    下地絶縁膜
４０４    ゲート電極
４０６    酸化物半導体膜
４１２    ゲート絶縁膜
４１６ａ    ソース電極
４１６ｂ    ドレイン電極
４２０    絶縁膜
５００    基板
５０２    下地絶縁膜
５０４    ゲート電極
５０６    酸化物半導体膜
５１２    ゲート絶縁膜
５１８    層間絶縁膜
５２０    絶縁膜
５２２    絶縁膜
５２４ａ    配線
５２４ｂ    配線
５２６    電極
５２８    電極
５５１    トランジスタ
５５２    キャパシタ
５５３    ビット線
５５４    ワード線
５５５    容量線
５５６    メモリセル
５５８    センスアンプ
６０２    下地絶縁膜
６２０    絶縁膜
６２２    絶縁膜
６２６    電極
６２８    電極
６５０    半導体基板
６５４    ゲート電極
６５６    チャネル領域
６５７    不純物領域
６５７ａ    ソース領域
６５７ｂ    ドレイン領域
６６２    ゲート絶縁膜
６６４    素子分離層
６６８    絶縁膜
６７１    トランジスタ
６７２    トランジスタ
６７３    キャパシタ
６７４    ソース線
６７５    ソース線
６７６    ワード線
６７７    ドレイン線
６７８    容量線
６７９    ノード
６９０    絶縁膜
７１９    発光素子
７２０    絶縁膜
７２１    絶縁膜
７４１    トランジスタ
７４２    キャパシタ
７４３    スイッチ素子
７４４    信号線
７５０    画素
７５１    トランジスタ
７５２    キャパシタ
７５３    液晶素子
７５４    走査線
７５５    信号線
７８１    電極
７８２    発光層
７８３    電極
７８４    隔壁
７８５ａ    中間層
７８５ｂ    中間層
７８５ｃ    中間層
７８５ｄ    中間層
７８６ａ    発光層
７８６ｂ    発光層
７８６ｃ    発光層
７９１    電極
７９２    絶縁膜
７９３    液晶層
７９４    絶縁膜
７９５    スペーサ
７９６    電極
７９７    基板
８０２    絶縁膜
８０６    酸化物半導体膜
８１２    ゲート絶縁膜
８１４    ゲート電極
８１６ａ    ソース電極
８１６ｂ    ドレイン電極
９０２    絶縁膜
９０６    酸化物半導体膜
９１２    ゲート絶縁膜
９１４    ゲート電極
９１６ａ    ソース電極
９１６ｂ    ドレイン電極
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２００１    第１カーブ
２００２    第２カーブ
２００３    ＰＬスペクトル
２０１１    第１カーブ
２０１２    第２カーブ
２０１３    ＰＬスペクトル
２０２１    第１カーブ
２０２２    第２カーブ
２０２３    ＰＬスペクトル
２０３１    第１カーブ
２０３２    第２カーブ
２０３３    ＰＬスペクトル
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
９６３０    筐体
９６３１ａ    表示部
９６３１ｂ    表示部
９６３３    留め具
９６３８    操作スイッチ
【図１】
0006310590.tif 000008
【図２】
0006310590.tif 000009
【図３】
0006310590.tif 000010
【図４】
0006310590.tif 000011
【図５】
0006310590.tif 000012
【図６】
0006310590.tif 000013
【図７】
0006310590.tif 000014
【図８】
0006310590.tif 000015
【図９】
0006310590.tif 000016
【図１０】
0006310590.tif 000017
【図１１】
0006310590.tif 000018
【図１２】
0006310590.tif 000019
【図１３】
0006310590.tif 000020
【図１４】
0006310590.tif 000021
【図１５】
0006310590.tif 000022
【図１６】
0006310590.tif 000023
【図１７】
0006310590.tif 000024
【図１８】
0006310590.tif 000025
【図１９】
0006310590.tif 000026
【図２０】
0006310590.tif 000027
【図２１】
0006310590.tif 000028
【図２２】
0006310590.tif 000029