(57)【特許請求の範囲】
【請求項１】
（ａ）複数の凸部が形成された第１主面を有する第１治具の前記第１主面上に、第１チップ搭載部と第２チップ搭載部とを配置する工程、
（ｂ）前記第１チップ搭載部上に第１半導体チップを搭載し、前記第２チップ搭載部上に第２半導体チップを搭載する工程、
（ｃ）前記（ｂ）工程の後、前記第１治具の前記第１主面上に、複数のリードを有するリードフレームを配置する工程、
（ｄ）前記第１半導体チップの第１電極パッドと前記リードフレームの第１リードとを、第１導電性部材を介して電気的に接続し、前記第２半導体チップの第２電極パッドと前記リードフレームの第２リードとを、第２導電性部材を介して電気的に接続する工程、
（ｅ）前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部の一部、前記第２チップ搭載部の一部、前記第１リードの一部、および前記第２リードの一部、を樹脂で封止することにより封止体を形成する工程、
を有し、
前記第１チップ搭載部は、前記第１半導体チップが搭載される第１上面と、前記第１上面の反対側の面である第１下面と、その厚さ方向において、前記第１上面と前記第１下面との間に位置する第１側面と、前記第１側面とは対向する第２側面と、を有し、
前記第２チップ搭載部は、前記第２半導体チップが搭載される第２上面と、前記第２上面の反対側の面である第２下面と、その厚さ方向において、前記第２上面と前記第２下面との間に位置する第３側面と、前記第３側面とは対向する第４側面と、を有し、
前記（ａ）工程は、
（ａ１）前記第１チップ搭載部の前記第２側面と前記第２チップ搭載部の前記第３側面とが対向するように、前記第１チップ搭載部および前記第２チップ搭載部を前記第１治具の前記第１主面上に配置する工程、
（ａ２）前記第１チップ搭載部の前記第２側面以外の複数の側面を複数の第１凸部のそれぞれに押し当てることにより、前記第１チップ搭載部を前記第１治具の前記第１主面上に位置決めし、かつ、前記第２チップ搭載部の前記第３側面以外の複数の側面を複数の第２凸部のそれぞれに押し当てることにより、前記第２チップ搭載部を前記第１治具の前記第１主面上に位置決めする工程、
を含む、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１チップ搭載部と前記第２チップ搭載部のそれぞれの平面形状は四角形形状であり、
前記第１チップ搭載部は、前記第１側面と前記第２側面とに交差し、互いに対向する第５側面と第６側面とを有し、
前記第２チップ搭載部は、前記第３側面と前記第４側面とに交差し、互いに対向する第７側面と第８側面とを有し、
前記（ａ２）工程において、前記複数の第１凸部は前記第５側面と前記第６側面とにのみ接触し、前記複数の第２凸部は前記第７側面と前記第８側面とにのみ接触する、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第１チップ搭載部の前記第５側面および前記第６側面とには、前記複数の第１凸部のそれぞれに対応した第１切り欠き部が形成され、
前記第２チップ搭載部の前記第７側面および前記第８側面とには、前記複数の第２凸部のそれぞれに対応した第２切り欠き部が形成されている、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第１切り欠き部は、前記第１チップ搭載部の前記第１上面と前記第１下面とに到達し、
前記第２切り欠き部は、前記第２チップ搭載部の前記第２上面と前記第２下面とに到達している、半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、
前記第１切り欠き部は、前記第１チップ搭載部の前記第１上面には到達せず、前記第１下面にのみ到達し、
前記第２切り欠き部は、前記第２チップ搭載部の前記第２上面には到達せず、前記第２下面にのみ到達している、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１チップ搭載部の前記第１上面の面積は、前記封止体から露出する前記第１下面の面積よりも大きく、
前記第２チップ搭載部の前記第２上面の面積は、前記封止体から露出する前記第２下面の面積よりも大きい、半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記第１チップ搭載部の前記第１上面の平面形状は、長方形形状であり、
前記第２チップ搭載部の前記第２上面の平面形状は、長方形形状であり、
前記第１チップ搭載部の前記第１側面は、前記第１上面の第１長辺を含む側面であり、
前記第１チップ搭載部の前記第２側面は、前記第１上面の第２長辺を含む側面であり、
前記第２チップ搭載部の前記第３側面は、前記第２上面の第３長辺を含む側面であり、
前記第２チップ搭載部の前記第４側面は、前記第２上面の第４長辺を含む側面である、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１上面の第１短辺を含む第５側面および前記第１上面の第２短辺を含む第６側面のそれぞれには、少なくとも、前記複数の第１凸部のうちの１つの第１凸部に対応した１つの第１切り欠き部が形成され、
前記第２上面の第３短辺を含む第７側面および前記第２上面の第４短辺を含む第８側面のそれぞれには、少なくとも、前記複数の第２凸部のうちの１つの第２凸部に対応した１つの第２切り欠き部が形成されている、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第５側面に形成されている前記第１切り欠き部と前記第６側面に形成されている前記第１切り欠き部との間の直線距離は、前記第１上面の前記第１長辺の長さよりも長く、
前記第７側面に形成されている前記第２切り欠き部と前記第８側面に形成されている前記第２切り欠き部との間の直線距離は、前記第２上面の前記第３長辺の長さよりも長い、半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１チップ搭載部の第１上面と前記第２チップ搭載部の第２上面よりも上方に位置するように印刷マスクを前記第１治具の前記第１主面上に配置する工程、
（ｂ２）前記印刷マスクの表面で導電性接着材をスキージによりスキージングし、前記印刷マスク内に形成された開口部から前記導電性接着材を前記第１チップ搭載部の前記第１上面と前記第２チップ搭載部の前記第２上面に供給する工程、
（ｂ３）前記第１チップ搭載部の前記第１上面上に前記導電性接着材を介して前記第１半導体チップを搭載し、前記第２チップ搭載部の前記第２上面上に前記導電性接着材を介して前記第２半導体チップを搭載する工程、
を含み、
前記第１治具の前記第１主面上において、前記複数の第１凸部および前記複数の第２凸部の周囲に第３凸部が形成され、
前記第１主面を基準面とした時に、前記第３凸部の高さは、前記複数の第１凸部と前記複数の第２凸部のそれぞれの高さより高く、かつ、前記第１チップ搭載部の前記第１上面の高さと前記第２チップ搭載部の前記第２上面の高さより低く、
前記（ｂ１）工程は、前記印刷マスクの裏面を前記第１チップ搭載部の前記第１上面と前記第２チップ搭載部の前記第２上面と接触させ、前記第３凸部とは隙間を保った状態となるように前記印刷マスクを前記第１治具の前記第１主面上に配置し、
前記第３凸部の高さは、前記（ｂ２）工程において、前記スキージが前記第３凸部上を通過し、前記印刷マスクが撓んだ際に前記印刷マスクの前記裏面が前記第３凸部と接する高さとなっている、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記導電性接着材は半田ペーストである、半導体装置の製造方法。
【請求項１２】
請求項１に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１治具の前記第１主面上にその第２主面が対向するように第２治具を配置する工程、
（ｃ２）前記第２治具の前記第２主面とは反対側の面である第３主面上に前記リードフレームを配置する工程、
を含み、
前記第２治具の前記第２主面上には第４凸部が形成され、
前記第２治具の前記第３主面上には第５凸部が形成され、
前記第１治具の前記第１主面上には前記第４凸部が挿入可能な凹部が形成され、
前記リードフレームには前記第５凸部が挿入可能な貫通孔が形成され、
前記凹部、前記第４凸部、および前記第５凸部は、前記複数の第１凸部の内の１つの第１凸部の位置を基準として設けられ、
前記（ｃ１）工程は、前記第２治具の前記第４凸部を前記第１治具の前記凹部に挿入し、
前記（ｃ２）工程は、前記第２治具の前記第５凸部を前記リードフレームの前記貫通孔に挿入する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、例えば、インバータの構成要素として機能する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００３−１９７６６４号公報（特許文献１）には、放熱部材に凹部を設け、この凹部にピンを挿入することにより、放熱部材を有する半導体装置を金型から取り出す技術が記載されている。
【０００３】
特開２００８−２８３１３８号公報（特許文献２）には、突起を有するモールド金型でヒートシンクを固定する技術が記載されている。
【０００４】
特開平８−１７２１４５号応報（特許文献３）には、ヒートシンクのコーナ部（角部）に位置決め用の切除部を形成し、この切除部に固定部を押し当てることにより、ヒートシンクの位置決めを実施する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１９７６６４号公報
【特許文献２】特開２００８−２８３１３８号公報
【特許文献３】特開平８−１７２１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、電気自動車やハイブリッド自動車などには、モータが搭載されている。このモータの一例として、永久磁石同期モータ（Permanent Magnet synchronous Motor、これ以降は少略してＰＭモータと呼ぶ）があり、電気自動車やハイブリッド自動車などを駆動するモータには、一般的に、ＰＭモータが使用されている。ところが、近年では、低コスト化の観点から、スイッチトリラクタンスモータ（Switched Reluctance Motor、これ以降は省略してＳＲモータと呼ぶ）に対するニーズが拡大してきている。
【０００７】
このＳＲモータを制御するためには、ＳＲモータ専用のインバータ回路が必要であり、このＳＲモータ専用のインバータ回路は、パワーモジュール（電子装置）という形で製品化されている。ところが、ＳＲモータ専用のインバータ回路に対応したパワーモジュールの構成部品は、ベアチップ実装品が主流であり、パワーモジュールの高性能化や小型化を図る観点から改善の余地が存在する現状にある。
【０００８】
そこで、本発明者は、パワーモジュールの高性能化や小型化を図る観点から、ＳＲモータ専用のインバータ回路に対応したパワーモジュールの構成部品として、パッケージ化された半導体装置（パッケージ品）を使用することを検討している。そして、この検討過程において、ＳＲモータ専用のインバータ回路の性質から、パッケージ品には、互いに電気的に分離された２つのチップ搭載部が必要となることが明らかとなった。
【０００９】
したがって、特に、パッケージ品の小型化を図るためには、２つのチップ搭載部を互いに電気的に分離しながらも、できるだけ近接配置する必要性が生じる。このことから、パッケージ品の製造工程において、２つのチップ搭載部を正確に位置決めして近接配置できる技術が望まれていることになる。具体的には、２つのチップ搭載部をできるだけ近づけて配置することができる位置決め治具の開発が望まれている。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態における半導体装置の製造方法では、第１チップ搭載部の一側面と第２チップ搭載部の一側面とが対向するように、第１チップ搭載部および第２チップ搭載部を治具の主面上に配置する。その後、第１チップ搭載部の一側面以外の複数の側面を複数の第１凸部のそれぞれに押し当てることにより、第１チップ搭載部を治具の主面上に位置決めし、かつ、第２チップ搭載部の一側面以外の複数の側面を複数の第２凸部のそれぞれに押し当てることにより、第２チップ搭載部を治具の主面上に位置決めする。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）〜（ｃ）は、ＳＲモータの回転原理を説明する図である。
【図２】直流電源とＳＲモータとの間にインバータ回路を配置した回路図である。
【図３】実施の形態１におけるインバータ回路の動作を説明する図である。
【図４】（ａ）は、ＰＭモータ用のインバータ回路の一部を示す図であり、（ｂ）は、ＳＲモータ用のインバータ回路の一部を示す図である。
【図５】ＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。
【図６】半導体チップの表面とは反対側の裏面を示す平面図である。
【図７】半導体チップに形成されている回路の一例を示す回路図である。
【図８】実施の形態１におけるＩＧＢＴのデバイス構造を示す断面図である。
【図９】ダイオードが形成された半導体チップの外形形状を示す平面図である。
【図１０】ダイオードのデバイス構造を示す断面図である。
【図１１】（ａ）は、実施の形態１における半導体装置の表面側から見た平面図であり、（ｂ）は、実施の形態１における半導体装置の一側面から見た側面図であり、（ｃ）は、実施の形態１における半導体装置の裏面側から見た平面図である。
【図１２】（ａ）は、本実施の形態１における半導体装置の内部構造を示す平面図であり、（ｂ）は、図１２（ａ）のＡ−Ａ線での断面図であり、（ｃ）は、図１２（ａ）のＢ−Ｂ線での断面図である。
【図１３】図１２（ｂ）の一部領域を拡大して示す図である。
【図１４】「側面に段差形状を有する構造」を説明する図である。
【図１５】「側面に段差形状を有する構造」を説明する図である。
【図１６】（ａ）は、実施の形態１における半導体装置の製造工程を示す斜視図であり、（ｂ）は、図１６（ａ）のＡ−Ａ線で切断した断面図である。
【図１７】（ａ）は、実施の形態１における半導体装置の製造工程を示す斜視図であり、（ｂ）は、図１７（ａ）のＡ−Ａ線で切断した断面図である。
【図１８】２つのチップ搭載部上に導電性ペーストを形成する工程を模式的に示す図である。
【図１９】（ａ）は、実施の形態１における半導体装置の製造工程を示す斜視図であり、（ｂ）は、図１９（ａ）のＡ−Ａ線で切断した断面図である。
【図２０】（ａ）は、実施の形態１における半導体装置の製造工程を示す斜視図であり、（ｂ）は、図２０（ａ）のＢ−Ｂ線で切断した断面図である。
【図２１】（ａ）は、実施の形態１における半導体装置の製造工程を示す斜視図であり、（ｂ）は、図２１（ａ）のＢ−Ｂ線で切断した断面図である。
【図２２】（ａ）は、実施の形態１における半導体装置の製造工程を示す斜視図であり、（ｂ）は、図２２（ａ）のＢ−Ｂ線で切断した断面図である。
【図２３】実施の形態１における半導体装置の製造工程を示す斜視図である。
【図２４】（ａ）は、実施の形態１における半導体装置の製造工程を示す斜視図であり、（ｂ）は、図２４（ａ）のＢ−Ｂ線で切断した断面図である。
【図２５】（ａ）は、実施の形態１において、下治具上に２つのチップ搭載部を配置した状態を示す平面図であり、（ｂ）は、図２５（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図２５（ａ）のＢ−Ｂ線で切断した断面図である。
【図２６】（ａ）は、実施の形態１において、下治具上に上治具を配置した状態を示す平面図であり、（ｂ）は、図２６（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図２６（ａ）のＢ−Ｂ線で切断した断面図である。
【図２７】（ａ）は、実施の形態１において、上治具上にリードフレームを配置した状態を示す平面図であり、（ｂ）は、図２７（ａ）のＡ−Ａ線で切断した断面図であり、（ｃ）は、図２７（ａ）のＢ−Ｂ線で切断した断面図である。
【図２８】下治具で２つのチップ搭載部を固定した状態を示す模式図である。
【図２９】第１関連技術を説明する図である。
【図３０】第２関連技術を説明する図である。
【図３１】下治具で１つのチップ搭載部を固定した状態を示す模式図である。
【図３２】実施の形態１における第２特徴点によって得られる利点を説明する図である。
【図３３】変形例１における下治具で２つのチップ搭載部を固定した状態を示す模式図である。
【図３４】変形例２における下治具で２つのチップ搭載部を固定した状態を示す模式図である。
【図３５】変形例３における下治具で２つのチップ搭載部を固定した状態を示す模式図である。
【図３６】変形例４における下治具で２つのチップ搭載部を固定した状態を示す模式図である。
【図３７】実施の形態２における下治具で２つのチップ搭載部を固定した状態を示す模式図である。
【図３８】下治具で１つのチップ搭載部を固定した状態を示す模式図である。
【図３９】実施の形態２から除外される構成を示す模式図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１９】
（実施の形態１）
本実施の形態１は、ＳＲモータを制御するインバータ回路を含むパワーモジュールに関する技術的思想である。ここで、本明細書の説明では、概念的に、パワーモジュール全体が電子装置に対応し、パワーモジュールを構成する構成部品のうち、半導体チップを含む電子部品が半導体装置に対応する。
【００２０】
＜ＳＲモータの回転原理＞
例えば、電気自動車やハイブリッド自動車などには、モータが搭載されており、このモータとしては、ＰＭモータやＳＲモータが存在する。ＳＲモータは、ＰＭモータに比べて、低コストであるとともに、高速回転が可能という利点を有している。すなわち、ＳＲモータは、レアアース（レアメタル）を使用しない点や、ロータ（回転子）の構造が単純であるという点によって、ＰＭモータよりも低コスト化が実現できる利点を有している。また、ＳＲモータは、ロータが単純な鉄の塊で堅牢な構造をしているため、高速回転が可能という利点を有している。したがって、近年では、低コスト化の観点から、ＳＲモータに対するニーズが拡大してきており、本実施の形態１では、ＳＲモータに着目している。以下では、まず始めに、このＳＲモータの回転原理について説明する。
【００２１】
図１（ａ）〜（ｃ）は、ＳＲモータＭＴの回転原理を説明する図である。まず、図１（ａ）に示すように、ＳＲモータＭＴは、ステータＳＴとロータＲＴとを有し、ステータＳＴの内部に回転可能なロータＲＴが配置されている。そして、ステータＳＴの端子Ｗと端子Ｗ´との間（Ｗ−Ｗ´間）には、巻線が巻き付けられてコイルＬ（Ｗ）が形成されており、このステータＳＴのＷ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）を含む閉回路Ａに電流を流すと、Ｗ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）に流れる電流に起因する電磁石が形成される。この結果、例えば、鉄部材から構成されているロータＲＴは、この電磁石によって発生する磁力である引力を受けて、図１（ａ）に示す矢印の方向に引っ張られることになる。
【００２２】
続いて、ステータＳＴのＷ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）を含む閉回路Ａを開放して、流れる電流を遮断すると、Ｗ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）に流れる電流に起因する電磁石によって発生する磁力が失われる。これにより、Ｗ−Ｗ´間に巻き付けられたコイルＬ（Ｗ）に流れる電流に起因する電磁石からロータＲＴに加わる引力が無くなる。その後、図１（ｂ）に示すように、ステータＳＴの端子Ｕと端子Ｕ´との間（Ｕ−Ｕ´間）に巻き付けられたコイルＬ（Ｕ）を含む閉回路Ｂに電流を流すと、Ｕ−Ｕ´間に巻き付けられたコイルＬ（Ｕ）に流れる電流に起因する電磁石が形成される。この結果、ロータＲＴは、この電磁石から引力を受けて、ロータＲＴは、図１（ｂ）に示す矢印の方向に引っ張られることになる。
【００２３】
次に、ステータＳＴのＵ−Ｕ´間に巻き付けられたコイルＬ（Ｕ）を含む閉回路Ｂを開放して、流れる電流を遮断すると、Ｕ−Ｕ´間に巻き付けられたコイルＬ（Ｕ）に流れる電流に起因する電磁石によって発生する磁力が失われる。これにより、Ｕ−Ｕ´間に巻き付けられたコイルＬ（Ｕ）に流れる電流に起因する電磁石からロータＲＴに加わる引力が無くなる。その後、図１（ｃ）に示すように、ステータＳＴの端子Ｖと端子Ｖ´との間（Ｖ−Ｖ´間）に巻き付けられたコイルＬ（Ｖ）を含む閉回路Ｃに電流を流すと、Ｖ−Ｖ´間に巻き付けられたコイルＬ（Ｖ）に流れる電流に起因する電磁石が形成される。この結果、ロータＲＴは、この電磁石から引力を受けて、ロータＲＴは、図１（ｃ）に示す矢印の方向に引っ張られることになる。
【００２４】
以上のようにして、閉回路Ａと閉回路Ｂと閉回路Ｃとを順次切り替えて、それぞれの閉回路に逐次、電流を流すことにより電磁石を形成し、この電磁石からの引力によって、例えば、図１（ａ）〜（ｃ）に示すように、ロータＲＴは、連続して反時計回りに回転することになる。これがＳＲモータＭＴの回転原理であり、ＳＲモータＭＴを回転動作させるためには、閉回路Ａと閉回路Ｂと閉回路Ｃとを切り替えて電流を流す必要があることがわかる。この閉回路Ａと閉回路Ｂと閉回路Ｃの切り替え制御を行なう回路がインバータ回路である。すなわち、インバータ回路は、閉回路Ａと閉回路Ｂと閉回路Ｃとを順次切り替えて、それぞれの閉回路に流れる電流を制御するように構成されている。以下に、このような機能を有するインバータ回路の構成について説明する。
【００２５】
＜インバータ回路の構成＞
図２は、直流電源ＥとＳＲモータＭＴとの間にインバータ回路ＩＮＶを配置した回路図である。図２に示すように、インバータ回路ＩＮＶは、直流電源Ｅと並列接続された第１レグＬＧ１と第２レグＬＧ２と第３レグＬＧ３とを有している。そして、第１レグＬＧ１は、直列接続された上アームＵＡ（Ｕ）と下アームＢＡ（Ｕ）から構成され、第２レグＬＧ２は、直列接続された上アームＵＡ（Ｖ）と下アームＢＡ（Ｖ）から構成され、第３レグＬＧ３は、直列接続された上アームＵＡ（Ｗ）と下アームＢＡ（Ｗ）から構成されている。そして、上アームＵＡ（Ｕ）は、ＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、かつ、下アームＢＡ（Ｕ）は、ＩＧＢＴＱ２とダイオードＦＷＤ２から構成されている。このとき、上アームＵＡ（Ｕ）のＩＧＢＴＱ１と、下アームＢＡ（Ｕ）のダイオードＦＷＤ２は、ともに端子ＴＥ（Ｕ１）と接続されており、ＩＧＢＴＱ１とダイオードＦＷＤ２は直列接続されている。一方、上アームＵＡ（Ｕ）のダイオードＦＷＤ１と、下アームＢＡ（Ｕ）のＩＧＢＴＱ２は、ともに端子ＴＥ（Ｕ２）と接続されており、ダイオードＦＷＤ１とＩＧＢＴＱ２は直列接続されている。さらに、端子ＴＥ（Ｕ１）は、ＳＲモータの端子Ｕ´と接続され、かつ、端子ＴＥ（Ｕ２）は、ＳＲモータの端子Ｕと接続されている。つまり、インバータ回路ＩＮＶの端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）の間には、ＳＲモータＭＴの端子Ｕと端子Ｕ´の間に存在するコイルＬ（Ｕ）が接続されていることになる。
【００２６】
同様に、上アームＵＡ（Ｖ）は、ＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、かつ、下アームＢＡ（Ｖ）は、ＩＧＢＴＱ２とダイオードＦＷＤ２から構成されている。このとき、上アームＵＡ（Ｖ）のＩＧＢＴＱ１と、下アームＢＡ（Ｖ）のダイオードＦＷＤ２は、ともに端子ＴＥ（Ｖ１）と接続されており、ＩＧＢＴＱ１とダイオードＦＷＤ２は直列接続されている。一方、上アームＵＡ（Ｖ）のダイオードＦＷＤ１と、下アームＢＡ（Ｖ）のＩＧＢＴＱ２は、ともに端子ＴＥ（Ｖ２）と接続されており、ダイオードＦＷＤ１とＩＧＢＴＱ２は直列接続されている。さらに、端子ＴＥ（Ｖ１）は、ＳＲモータの端子Ｖ´と接続され、かつ、端子ＴＥ（Ｖ２）は、ＳＲモータの端子Ｖと接続されている。つまり、インバータ回路ＩＮＶの端子ＴＥ（Ｖ１）と端子ＴＥ（Ｖ２）の間には、ＳＲモータＭＴの端子Ｖと端子Ｖ´の間に存在するコイルＬ（Ｖ）が接続されていることになる。
【００２７】
また、上アームＵＡ（Ｗ）は、ＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、かつ、下アームＢＡ（Ｗ）は、ＩＧＢＴＱ２とダイオードＦＷＤ２から構成されている。このとき、上アームＵＡ（Ｗ）のＩＧＢＴＱ１と、下アームＢＡ（Ｗ）のダイオードＦＷＤ２は、ともに端子ＴＥ（Ｗ１）と接続されており、ＩＧＢＴＱ１とダイオードＦＷＤ２は直列接続されている。一方、上アームＵＡ（Ｗ）のダイオードＦＷＤ１と、下アームＢＡ（Ｗ）のＩＧＢＴＱ２は、ともに端子ＴＥ（Ｗ２）と接続されており、ダイオードＦＷＤ１とＩＧＢＴＱ２は直列接続されている。さらに、端子ＴＥ（Ｗ１）は、ＳＲモータの端子Ｗ´と接続され、かつ、端子ＴＥ（Ｗ２）は、ＳＲモータの端子Ｗと接続されている。つまり、インバータ回路ＩＮＶの端子ＴＥ（Ｗ１）と端子ＴＥ（Ｗ２）の間には、ＳＲモータＭＴの端子Ｗと端子Ｗ´の間に存在するコイルＬ（Ｗ）が接続されていることになる。
【００２８】
次に、上アームＵＡ（Ｕ）と上アームＵＡ（Ｖ）と上アームＵＡ（Ｗ）のそれぞれの構成要素であるＩＧＢＴＱ１のゲート電極は、ゲート制御回路ＧＣＣと電気的に接続されている。そして、このゲート制御回路ＧＣＣからのゲート制御信号によって、上アームＵＡ（Ｕ）と上アームＵＡ（Ｖ）と上アームＵＡ（Ｗ）のそれぞれのＩＧＢＴＱ１のオン／オフ動作（スイッチング動作）が制御されるようになっている。同様に、下アームＢＡ（Ｕ）と下アームＢＡ（Ｖ）と下アームＢＡ（Ｗ）のそれぞれの構成要素であるＩＧＢＴＱ２のゲート電極も、ゲート制御回路ＧＣＣと電気的に接続され、このゲート制御回路ＧＣＣからのゲート制御信号によって、下アームＢＡ（Ｕ）と下アームＢＡ（Ｖ）と下アームＢＡ（Ｗ）のそれぞれのＩＧＢＴＱ２のオン／オフ動作が制御されるようになっている。
【００２９】
ここで、例えば、インバータ回路ＩＮＶのスイッチング素子として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用することが考えられる。このパワーＭＯＳＦＥＴによれば、オン／オフ動作をゲート電極に印加する電圧で制御する電圧駆動型であるため、高速スイッチングが可能な利点がある。一方、パワーＭＯＳＦＥＴでは、高耐圧化を図るに伴ってオン抵抗が高くなり発熱量が大きくなる性質がある。なぜなら、パワーＭＯＳＦＥＴでは、低濃度のエピタキシャル層（ドリフト層）の厚さを厚くすることにより耐圧を確保しているが、低濃度のエピタキシャル層の厚さが厚くなると副作用として抵抗が大きくなるからである。
【００３０】
これに対し、スイッチング素子として、大きな電力を取り扱うことができるバイポーラトランジスタも存在するが、バイポーラトランジスタは、ベース電流によりオン／オフ動作を制御する電流駆動型であるため、スイッチング速度が前述のパワーＭＯＳＦＥＴに比べて一般的に遅いという性質がある。
【００３１】
したがって、大電力で、かつ、高速スイッチングが必要とされる電気自動車やハイブリッド車のモータなどの用途において、パワーＭＯＳＦＥＴやバイポーラトランジスタでは対応が困難となる。そこで、上述した大電力で、かつ、高速スイッチングが必要とされる用途には、ＩＧＢＴが使用される。このＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタの組み合わせから構成されており、パワーＭＯＳＦＥＴの高速スイッチング特性と、バイポーラトランジスタの高耐圧性を兼ね備えた半導体素子である。このことから、ＩＧＢＴによれば、大電力で、かつ、高速スイッチングが可能であるため、大電流で、かつ、高速スイッチングが必要とされる用途に適している半導体素子ということになる。以上より、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子としてＩＧＢＴが採用されている。
【００３２】
本実施の形態１におけるインバータ回路ＩＮＶでは、互いに並列接続された第１レグＬＧ１〜第３レグＬＧ３を有し、第１レグＬＧ１〜第３レグＬＧ３のそれぞれは、２つのＩＧＢＴ（ＩＧＢＴＱ１とＩＧＢＴＱ２）と、２つのダイオード（ダイオードＦＷＤ１とダイオードＦＷＤ２）とを備えている。このことから、本実施の形態１におけるインバータ回路ＩＮＶは、６つのＩＧＢＴと６つのダイオードから構成されていることになる。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣＣで３つのＩＧＢＴＱ１および３つのＩＧＢＴＱ２のオン／オフ動作（スイッチング動作）を制御することにより、ＳＲモータＭＴを回転させることができる。以下では、ＳＲモータＭＴを回転させるためのインバータ回路ＩＮＶの動作について、図面を参照しながら説明する。
【００３３】
＜インバータ回路の動作＞
図３は、本実施の形態１におけるインバータ回路ＩＮＶの動作を説明する図である。図３に示すインバータ回路ＩＮＶは、ＳＲモータＭＴを回転駆動させるための回路であり、第１レグＬＧ１〜第３レグＬＧ３を有している。このとき、例えば、第１レグＬＧ１は、ＳＲモータＭＴの端子Ｕと端子Ｕ´との間（Ｕ−Ｕ´間）に設けられているコイルＬ（Ｕ）に流す電流を制御する回路であり、第２レグＬＧ２は、ＳＲモータＭＴの端子Ｖと端子Ｖ´との間（Ｖ−Ｖ´間）に設けられているコイルＬ（Ｖ）に流す電流を制御する回路である。同様に、第３レグＬＧ３は、ＳＲモータＭＴの端子Ｗと端子Ｗ´との間（Ｗ−Ｗ´間）に設けられているコイルＬ（Ｗ）に流す電流を制御する回路である。すなわち、図３に示すインバータ回路ＩＮＶは、第１レグＬＧ１によってコイルＬ（Ｕ）に流れる電流を制御し、かつ、第２レグＬＧ２によってコイルＬ（Ｖ）に流れる電流を制御し、かつ、第３レグＬＧ３によってコイルＬ（Ｗ）に流れる電流を制御することになる。そして、図３に示すインバータ回路ＩＮＶにおいては、第１レグＬＧ１によるコイルＬ（Ｕ）への電流制御と、第２レグＬＧ２よるコイルＬ（Ｖ）への電流制御と、第３レグＬＧ３によるコイルＬ（Ｗ）への電流制御は、タイミングを変えて同等に行なわれるため、以下では、例えば、第２レグＬＧ２によるコイルＬ（Ｖ）への電流制御を例に挙げて説明する。
【００３４】
図３において、まず、ＳＲモータＭＴのコイルＬ（Ｖ）に電流を流し始める場合、励磁モードに示すように、ＩＧＢＴＱ１をオンし、かつ、ＩＧＢＴＱ２もオンする。このとき、直流電源ＥからオンしているＩＧＢＴＱ１を通り、端子ＴＥ（Ｖ１）からコイルＬ（Ｖ）に電流が供給される。そして、コイルＬ（Ｖ）から端子ＴＥ（Ｖ２）を介して、オンしているＩＧＢＴＱ２を通って、直流電源Ｅに電流が戻ることになる。このようにして、コイルＬ（Ｖ）に電流を流すことができる。この結果、ＳＲモータＭＴのステータＳＴのＶ−Ｖ´間に電磁石が形成され、この電磁石による引力がロータＲＴに加わることになる。その後、電磁石による引力を維持するため、ＳＲモータＭＴのコイルＬ（Ｖ）に流れる電流を維持する。具体的に、図３のフリーホイールモードに示すように、ＩＧＢＴＱ１をオフし、かつ、ＩＧＢＴＱ２をオンしたままとする。この場合、図３のフリーホイールモードに示すように、コイルＬ（Ｖ）と、オンしているＩＧＢＴＱ２と、ダイオードＦＷＤ２によって閉回路が形成され、この閉回路に電流が流れ続ける。この結果、コイルＬ（Ｖ）に流れる電流が維持され、コイルＬ（Ｖ）に起因する電磁石からの引力がロータＲＴに加わり続けることになる。続いて、コイルＬ（Ｖ）に流れる電流を消失させる。具体的には、図３の減磁モードに示すように、ＩＧＢＴＱ１をオフし、かつ、ＩＧＢＴＱ２もオフする。この場合、図３の減磁モードに示すように、コイルＬ（Ｖ）と、オンしているＩＧＢＴＱ２と、ダイオードＦＷＤ２からなる閉回路内でのコイルＬ（Ｖ）の残留電力が、ＩＧＢＴＱ２をオフすることにより、ダイオードＦＷＤ１を介して消失することになる。この結果、コイルＬ（Ｖ）に流れる電流が減少して停止することになり、コイルＬ（Ｖ）に流れる電流に起因する電磁石が消滅する。これにより、コイルＬ（Ｖ）に流れる電流に起因する電磁石からロータＲＴに加わる引力が無くなる。このような動作を第１レグＬＧ１〜第３レグＬＧ３でタイミングを変えて繰り返して実施することにより、ＳＲモータＭＴのロータＲＴを回転させることができる。以上のようにして、本実施の形態１におけるインバータ回路ＩＮＶによる電流制御によって、ＳＲモータＭＴを回転させることができることがわかる。
【００３５】
＜ＰＭモータ用のインバータ回路との相違点＞
次に、本実施の形態１におけるＳＲモータ用のインバータ回路と、一般的に使用されるＰＭモータ用のインバータ回路の相違点について説明する。図４は、ＰＭモータ用のインバータ回路と、ＳＲモータ用のインバータ回路との相違点を説明する図である。特に、図４（ａ）は、ＰＭモータ用のインバータ回路の一部を示す図であり、図４（ｂ）は、ＳＲモータ用のインバータ回路の一部を示す図である。
【００３６】
図４（ａ）では、ＰＭモータの端子Ｕ（Ｕ相）と電気的に接続されるインバータ回路の一部が図示されている。具体的には、上アームを構成するＩＧＢＴＱ１とダイオードＦＷＤ１が逆並列に接続され、かつ、下アームを構成するＩＧＢＴＱ２とダイオードＦＷＤ２が逆並列に接続されている。そして、上アームと下アームとの間に１つの端子ＴＥ（Ｕ）が設けられており、この端子ＴＥ（Ｕ）とＰＭモータの端子Ｕが接続されることになる。このように構成されているＰＭモータ用のインバータ回路では、図４（ａ）に示すように、ＰＭモータのＵ相コイルとＶ相コイルとＷ相コイルとが３相結線（例えば、スター結線）されており、各コイルを駆動するアームの素子が上下同時動作をしないように制御される。このため、ＰＭモータ用のインバータ回路は、Ｕ相＋Ｖ相→Ｖ相＋Ｗ相→Ｗ相＋Ｕ相というように２相が対になって駆動するように制御される。このことから、ＰＭモータ用のインバータ回路では、ＩＧＢＴをオンしてコイルに電流を流した後、相転換のため、ＩＧＢＴをオフすると、これによって、アーム内のダイオードに残留電力に起因した回生電流が流れて、残留電力が消失することになる。したがって、ＰＭモータ用のインバータ回路では、ＩＧＢＴとダイオードが対になって構成される必要がある。この結果、ＰＭモータ用のインバータ回路では、図４（ａ）に示すように上アームと下アームとの間に１つの端子ＴＥ（Ｕ）が設けられる構成となるのである。
【００３７】
一方、図４（ｂ）では、ＳＲモータの端子Ｕおよび端子Ｕ´と電気的に接続されるインバータ回路の一部が図示されている。具体的には、上アームを構成するＩＧＢＴＱ１と下アームを構成するダイオードＦＷＤ２が直列接続され、上アームを構成するＩＧＢＴＱ１と下アームを構成するダイオードＦＷＤ２との間に端子ＴＥ（Ｕ１）が設けられている。また、上アームを構成するダイオードＦＷＤ１と下アームを構成するＩＧＢＴＱ２が直列接続され、上アームを構成するダイオードＦＷＤ１と下アームを構成するＩＧＢＴＱ２との間に端子ＴＥ（Ｕ２）が設けられている。そして、インバータ回路の端子ＴＥ（Ｕ１）がＳＲモータの端子Ｕと接続され、かつ、インバータ回路の端子ＴＥ（Ｕ２）がＳＲモータの端子Ｕ´と接続されることになる。このように構成されているＳＲモータ用のインバータ回路は、ＳＲモータの各相のコイルとＨブリッジ回路からなる閉回路を構成している。このため、例えば、図４（ｂ）に示すように、タスキ掛けに配置された上アームのＩＧＢＴＱ１と下アームのＩＧＢＴＱ２をオンして、ＳＲモータのＵ−Ｕ´間に配置されたコイルに電流を流した後（図３の励磁モード参照）、相転換のため、ＩＧＢＴＱ１およびＩＧＢＴＱ２をオフさせる場合、上述した閉回路内でコイルの残留電力を消失させる必要がある。この場合、上述した閉回路でコイルの残留電力を消失させる必要はなく、ＳＲモータ用のインバータ回路では、上述した閉回路とは別の閉回路でコイルの残留電力を消失させている（図３の減磁モード）。つまり、ＳＲモータ用のインバータ回路では、図３の減磁モードに示すように、スイッチング素子であるＩＧＢＴＱ１およびＩＧＢＴＱ２ではなく、一方向だけを通電するダイオードＦＷＤ１およびダイオードＦＷＤ２によって、コイルの残留電力を消失させる別の閉回路を構成できる。このようにＳＲモータ用のインバータ回路では、図３の励磁モードでの閉回路と、図３の減磁モードでの閉回路とが別回路であるという特徴があり、この特徴によって、ＳＲモータ用のインバータ回路は、図４（ｂ）に示すように、端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）という２つの端子を有していることになる。このことから、図４（ｂ）に示すように、ＳＲモータ用のインバータ回路では、端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）という２つの端子を上アームと下アームとの間に有している点で、図４（ａ）に示すように、端子ＴＥ（Ｕ）という１つの端子を上アームと下アームとの間に有しているＰＭモータ用のインバータ回路と相違することになる。
【００３８】
以上のことから、インバータ回路の相違に起因して、本実施の形態１におけるＳＲモータ用のインバータ回路を具現化する電子装置（パワーモジュール）の構成と、ＰＭモータ用のインバータ回路を具現化する電子装置（パワーモジュール）の構成とは相違することになる。ここで、インバータ回路を具現化した電子装置においては、従来から主に使用されているＰＭモータに適した高性能化や小型化が図られてきているが、低コスト化の観点からニーズが急速に拡大しつつあるＳＲモータにおいては、ＳＲモータを制御する電子装置に適した高性能化や小型化があまり進んでいない現状にある。そこで、本実施の形態１では、低コスト化の観点からニーズが急速に拡大しつつあるＳＲモータに着目し、このＳＲモータ用のインバータ回路を具現化する電子装置および電子装置の構成部品となる半導体装置に対する高性能化や小型化を実現する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。特に、本実施の形態１における主な工夫点は、ＳＲモータ用のインバータ回路を具現化する半導体装置のパッケージ構造（実装構造）およびその製造方法にあるが、まず、半導体装置に含まれるＩＧＢＴやダイオードについて説明し、その後、半導体装置のパッケージ構造について説明する。そして、本実施の形態１における特徴点である半導体装置の製造方法について説明する。
【００３９】
＜ＩＧＢＴの構造＞
本実施の形態１におけるインバータ回路ＩＮＶを構成するＩＧＢＴＱ１とダイオードＦＷＤ１の構造について図面を参照しながら説明することにする。本実施の形態１におけるインバータ回路ＩＮＶには、ＩＧＢＴＱ１とＩＧＢＴＱ２とが含まれ、かつ、ダイオードＦＷＤ１とダイオードＦＷＤ２とが含まれる。ただし、ＩＧＢＴＱ１とＩＧＢＴＱ２は同様の構成をし、かつ、ダイオードＦＷＤ１とダイオードＦＷＤ２は同様の構成をしていることから、ＩＧＢＴＱ１およびダイオードＦＷＤ１を代表例に挙げて説明する。
【００４０】
図５は、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１の外形形状を示す平面図である。図５では、半導体チップＣＨＰ１の主面（表面）が示されている。図５に示すように、本実施の形態１における半導体チップＣＨＰ１の平面形状は、長辺ＬＳ１と短辺ＳＳ１を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ１の表面には、長方形形状をしたエミッタ電極パッドＥＰが形成されている。そして、半導体チップＣＨＰ１の長辺方向に沿って、複数の電極パッドが形成されている。具体的に、この電極パッドとして、図５の左側からゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰが配置されている。このように、長方形形状をした半導体チップＣＨＰ１の表面には、短辺方向に沿って、エミッタ電極パッドＥＰと電極パッドが配置され、かつ、長辺方向に沿って、複数の電極パッドが形成されていることになる。このとき、エミッタ電極パッドＥＰのサイズ（平面積）は、複数の電極パッドのそれぞれのサイズよりも遥かに大きくなっている。
【００４１】
図６は、半導体チップＣＨＰ１の表面とは反対側の裏面を示す平面図である。図６に示すように、半導体チップＣＨＰ１の裏面全体にわたって、長方形形状のコレクタ電極パッドＣＰが形成されていることがわかる。
【００４２】
続いて、半導体チップＣＨＰ１に形成されている回路構成について説明する。図７は、半導体チップＣＨＰ１に形成されている回路の一例を示す回路図である。図７に示すように、半導体チップＣＨＰ１には、ＩＧＢＴＱ１、検知用ＩＧＢＴＱＳおよび温度検知用ダイオードＴＤが形成されている。ＩＧＢＴＱ１はメインのＩＧＢＴであり、図２に示すＳＲモータＭＴの駆動制御に使用される。このＩＧＢＴＱ１には、エミッタ電極、コレクタ電極およびゲート電極が形成されている。そして、ＩＧＢＴＱ１のエミッタ電極は、図５に示すエミッタ電極パッドＥＰを介してエミッタ端子ＥＴと電気的に接続され、ＩＧＢＴＱ１のコレクタ電極は、図６に示すコレクタ電極パッドＣＰを介してコレクタ端子ＣＴと電気的に接続されている。また、ＩＧＢＴＱ１のゲート電極は、図５に示すゲート電極パッドＧＰを介してゲート端子ＧＴと電気的に接続されている。
【００４３】
ＩＧＢＴＱ１のゲート電極は、図２に示すゲート制御回路ＧＣＣに接続されている。このとき、ゲート制御回路ＧＣＣからの信号がゲート端子ＧＴを介してＩＧＢＴＱ１のゲート電極に印加されることにより、ゲート制御回路ＧＣＣからＩＧＢＴＱ１のスイッチング動作を制御することができるようになっている。
【００４４】
検知用ＩＧＢＴＱＳは、ＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知するために設けられているものである。すなわち、インバータ回路ＩＮＶとしてＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知して、ＩＧＢＴＱ１を過電流による破壊から保護するために設けられている。この検知用ＩＧＢＴＱＳにおいて、検知用ＩＧＢＴＱＳのコレクタ電極は、ＩＧＢＴＱ１のコレクタ電極と電気的に接続され、かつ、検知用ＩＧＢＴＱＳのゲート電極は、ＩＧＢＴＱ１のゲート電極と電気的に接続されている。また、検知用ＩＧＢＴＱＳのエミッタ電極は、図５に示す電流検知用電極パッドＳＥＰを介して、ＩＧＢＴＱ１のエミッタ電極とは別の電流検知用端子ＳＥＴと電気的に接続されている。この電流検知用端子ＳＥＴは、外部に設けられる電流検知回路に接続される。そして、この電流検知回路は、検知用ＩＧＢＴＱＳのエミッタ電極の出力に基づいて、ＩＧＢＴＱ１のコレクタ−エミッタ間電流を検知し、過電流が流れたときに、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断し、ＩＧＢＴＱ１を保護するようになっている。
【００４５】
具体的に、検知用ＩＧＢＴＱＳは、負荷短絡などでＩＧＢＴＱ１に過電流が流れないようにするための電流検出素子として使用される。例えば、メインのＩＧＢＴＱ１を流れる電流と、検出用ＩＧＢＴＱＳを流れる電流の電流比が、ＩＧＢＴＱ１：検知用ＩＧＢＴＱＳ＝１０００：１となるように設計される。つまり、メインのＩＧＢＴＱ１に２００Ａの電流を流す場合、検出用ＩＧＢＴＱＳには、２００ｍＡの電流が流れることになる。
【００４６】
実際のアプリケーションでは、検知用ＩＧＢＴＱＳのエミッタ電極と電気的に接続されるセンス抵抗を外付けし、このセンス抵抗の両端の電圧を制御回路にフィードバックする。そして、制御回路では、センス抵抗の両端の電圧が設定電圧以上になった場合に電源を遮断するように制御される。つまり、メインのＩＧＢＴＱ１に流れる電流が過電流となった場合、検知用ＩＧＢＴＱＳに流れる電流も増加する。この結果、センス抵抗を流れる電流も増加することになるから、センス抵抗の両端の電圧が大きくなり、この電圧が設定電圧以上になった場合にメインのＩＧＢＴＱ１に流れる電流が過電流状態になっていることを把握することができるのである。
【００４７】
温度検知用ダイオードＴＤは、ＩＧＢＴＱ１の温度（広く言えば、半導体チップＣＨＰ１の温度）を検知するために設けられている。すなわち、ＩＧＢＴＱ１の温度によって温度検知用ダイオードＴＤの電圧が変化することにより、ＩＧＢＴＱ１の温度を検知するようになっている。この温度検知用ダイオードＴＤには、ポリシリコンに異なる導電型の不純物を導入することによりｐｎ接合が形成されており、カソード電極（陰極）およびアノード電極（陽極）を有している。カソード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＣＰ（図５参照）を介して、図７に示す温度検知用端子ＴＣＴと電気的に接続されている。同様に、アノード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＡＰ（図５参照）を介して、図７に示す温度検知用端子ＴＡＴと電気的に接続されている。
【００４８】
温度検知用端子ＴＣＴおよび温度検知用端子ＴＡＴは、外部に設けられる温度検知回路に接続される。この温度検知回路は、温度検知用ダイオードＴＤのカソード電極およびアノード電極に接続されている温度検知用端子ＴＣＴと温度検知用端子ＴＡＴ間の出力に基づいて、間接的にＩＧＢＴＱ１の温度を検知し、検知した温度がある一定温度以上になったとき、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断することにより、ＩＧＢＴＱ１を保護するようになっている。
【００４９】
上述したように、ｐｎ接合ダイオードからなる温度検知用ダイオードＴＤは、ある一定値以上の順方向電圧を印加すると、急激に温度検知用ダイオードＴＤを流れる順方向電流が増加する特性を有している。そして、急激に順方向電流が流れ始める電圧値は、温度によって変化し、温度が上昇すると、この電圧値は低下する。そこで、本実施の形態１では、温度検知用ダイオードＴＤのこの特性を利用している。つまり、温度検知用ダイオードに一定の電流を流し、温度検知用ダイオードＴＤの両端の電圧値を測定することにより、間接的に温度モニタが可能となる。実際のアプリケーションでは、このようにして測定した温度検知ダイオードＴＤの電圧値（温度信号）を制御回路へフィードバックすることにより、素子動作温度が保証値（例えば、１５０℃〜１７５℃）を超えないように制御している。
【００５０】
次に、図７において、ＩＧＢＴＱ１のエミッタ電極は、エミッタ端子ＥＴと電気的に接続されているとともに、エミッタ端子ＥＴとは別の端子であるケルビン端子ＫＴとも電気的に接続されている。このケルビン端子ＫＴは、内部配線により半導体チップＣＨＰ１の上面に形成されているケルビン検知用電極パッドＫＰ（図５参照）と電気的に接続されている。したがって、ＩＧＢＴＱ１のエミッタ電極は、ケルビン検知用電極パッドＫＰを介してケルビン端子ＫＴと電気的に接続されていることになる。このケルビン端子ＫＴは、メインのＩＧＢＴＱ１の検査用端子として使用される。すなわち、メインのＩＧＢＴＱ１に大電流を流す検査時において、電圧センスをＩＧＢＴＱ１のエミッタ端子ＥＴから取る場合、エミッタ端子ＥＴには、大電流が流れるため、配線抵抗に起因する電圧降下が無視できなくなり、正確なオン電圧の測定が困難になる。そこで、本実施の形態１では、ＩＧＢＴＱ１のエミッタ端子ＥＴと電気的に接続されるが、大電流が流れない電圧センス端子としてケルビン端子ＫＴを設けているのである。すなわち、大電流を流す検査時において、ケルビン端子ＫＴからエミッタ電極の電圧を測定することにより、大電流の影響を受けることなく、ＩＧＢＴＱ１のオン電圧を測定することができる。さらに、ケルビン端子ＫＴは、ゲート駆動出力用の電気的に独立した基準ピンとしても使用される。
【００５１】
以上のことから、本実施の形態１における半導体チップＣＨＰ１によれば、電流検知回路および温度検知回路などを含む制御回路と接続することができるように構成されているので、半導体チップＣＨＰ１に含まれるＩＧＢＴＱ１の動作信頼性を向上することができる。
【００５２】
＜ＩＧＢＴのデバイス構造＞
続いて、ＩＧＢＴＱ１のデバイス構造について説明する。図８は、本実施の形態１におけるＩＧＢＴＱ１のデバイス構造を示す断面図である。図８において、ＩＧＢＴＱ１は、半導体チップの裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）を有し、このコレクタ電極ＣＥ上にｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。また、図８においては、トレンチゲート構造を示したが、それに限定されることはなく、例えば、図示していないが、シリコン基板上に形成されるプレーナゲート構造を用いたＩＧＢＴでもよい。
【００５３】
このように構成されたＩＧＢＴＱ１において、ゲート電極ＧＥは、図５に示すゲート電極パッドＧＰを介して、ゲート端子ＧＴと接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＥ（エミッタ電極パッドＥＰ）を介して、エミッタ端子ＥＴと電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップの裏面に形成されているコレクタ電極ＣＥと電気的に接続されている。
【００５４】
このように構成されているＩＧＢＴＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
【００５５】
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、ＩＧＢＴＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
【００５６】
＜ＩＧＢＴの動作＞
次に、本実施の形態１におけるＩＧＢＴＱ１の動作について説明する。まず、ＩＧＢＴＱ１がターンオンする動作について説明する。図８において、ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域を構成するｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２の間が順バイアスされ、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ−型半導体領域ＮＲ２に集まる。これにより、ｎ−型半導体領域ＮＲ２の抵抗低下が起こり（伝導度変調）、ＩＧＢＴＱ１はオン状態となる。
【００５７】
オン電圧には、ｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２との接合電圧が加わるが、ｎ−型半導体領域ＮＲ２の抵抗値が伝導度変調により１桁以上低下するため、オン抵抗の大半を占めるような高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴＱ１の方が低オン電圧となる。したがって、ＩＧＢＴＱ１は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴＱ１においては、高耐圧化を図るために、ｎ−型半導体領域ＮＲ２の厚さを厚くしても、ＩＧＢＴＱ１のオン動作時には伝導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴＱ１によれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
【００５８】
続いて、ＩＧＢＴＱ１がターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、ｐ＋型半導体領域ＰＲ１へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴＱ１はオフ状態となる。このようにしてＩＧＢＴＱ１をオン／オフ動作させることができる。
【００５９】
＜ダイオードの構造＞
次に、図９は、ダイオードＦＷＤ１が形成された半導体チップＣＨＰ２の外形形状を示す平面図である。図９では、半導体チップＣＨＰ２の主面（表面）が示されている。図９に示すように、本実施の形態１における半導体チップＣＨＰ２の平面形状は、長辺ＬＳ２と短辺ＳＳ２を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ２の表面には、長方形形状をしたアノード電極パッドＡＤＰが形成されている。一方、図示はしないが、半導体チップＣＨＰ２の表面とは反対側の裏面全体にわたって、長方形形状のカソード電極パッドが形成されている。
【００６０】
続いて、ダイオードＦＷＤ１のデバイス構造について説明する。図１０は、ダイオードＦＷＤ１のデバイス構造を示す断面図である。図１０において、半導体チップの裏面には、カソード電極ＣＤＥ（カソード電極パッドＣＤＰ）が形成されており、このカソード電極ＣＤＥ上にｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、ｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＥ（アノード電極パッドＡＤＰ）が形成されている。アノード電極ＡＤＥは、例えば、アルミニウム−シリコンから構成されている。
【００６１】
＜ダイオードの動作＞
このように構成されたダイオードＦＷＤ１によれば、アノード電極ＡＤＥに正電圧を印加し、カソード電極ＣＤＥに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＥに負電圧を印加し、カソード電極ＣＤＥに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤ１を動作させることができる。
【００６２】
＜実施の形態１における半導体装置の実装構成＞
本実施の形態１における半導体装置は、図２に示すインバータ回路ＩＮＶに関するものであり、インバータ回路ＩＮＶの構成要素となる１つのＩＧＢＴと１つのダイオードとを１パッケージ化したものである。すなわち、本実施の形態１における半導体装置を６つ使用することにより、３相モータを駆動する３相のインバータ回路ＩＮＶとなる電子装置（パワーモジュール）が構成されることになる。
【００６３】
図１１は、本実施の形態１における半導体装置ＰＡＣ１の外観構成を示す図である。具体的に、図１１（ａ）は、本実施の形態１における半導体装置ＰＡＣ１の表面（上面）側から見た平面図であり、図１１（ｂ）は、本実施の形態１における半導体装置ＰＡＣ１の一側面から見た側面図であり、図１１（ｃ）は、本実施の形態１における半導体装置ＰＡＣ１の裏面（下面）側から見た平面図である。
【００６４】
図１１に示すように、本実施の形態１における半導体装置ＰＡＣ１は、矩形形状をした樹脂からなる封止体ＭＲを有する。この封止体ＭＲは、図１１（ａ）に示す上面と、この上面とは反対側の図１１（ｃ）に示す下面と、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面とを有する。図１１（ａ）および図１１（ｃ）においては、第１側面を構成する辺Ｓ１が図示され、第２側面を構成する辺Ｓ２が図示されている。辺Ｓ１は、ｘ方向に延在しているとともに、辺Ｓ２もｘ方向に延在している。さらに、封止体ＭＲは、第１側面および第２側面と交差する第３側面（図１１（ｂ））と、第１側面および第２側面と交差し、第３側面と対向する第４側面とを有する。図１１（ａ）および図１１（ｃ）においては、第３側面を構成する辺Ｓ３が図示されているとともに、第４側面を構成する辺Ｓ４が図示されている。すなわち、封止体ＭＲは、ｘ方向と交差するｙ方向に延在する辺Ｓ３と、この辺Ｓ３と対向する辺Ｓ４と、を有する。
【００６５】
ここで、本実施の形態１における半導体装置ＰＡＣ１では、図１１に示すように、第１側面から複数のリードＬＤ１Ａのそれぞれの一部分と複数のリードＬＤ１Ｂのそれぞれの一部分とが突出し、かつ、第２側面から複数のリードＬＤ２のそれぞれの一部分が突出している。このとき、リードＬＤ１Ａはエミッタ端子ＥＴを構成し、リードＬＤ１Ｂはアノード端子ＡＴを構成し、リードＬＤ２は信号端子ＳＧＴを構成している。そして、平面視において、リードＬＤ１ＡとリードＬＤ１Ｂとは、ｘ方向（第１方向）に延在する封止体ＭＲの辺Ｓ１に沿って並んで配置されている。このとき、エミッタ端子ＥＴを構成する複数のリードＬＤ１Ａのそれぞれの幅は、信号端子ＳＧＴを構成する複数のリードＬＤ２のそれぞれの幅よりも大きくなっている。同様に、アノード端子ＡＴを構成する複数のリードＬＤ１Ｂのそれぞれの幅は、信号端子ＳＧＴを構成する複数のリードＬＤ２のそれぞれの幅よりも大きくなっている。これは、エミッタ端子ＥＴおよびアノード端子ＡＴには大電流が流れるため、できるだけ抵抗を低減する必要があるのに対し、信号端子ＳＧＴには微小な電流しか流れないことを考慮したものである。なお、本実施の形態１における半導体装置ＰＡＣ１においては、図１１（ａ）に示すように、封止体ＭＲの辺Ｓ３と辺Ｓ４に沿って配置されたリードは存在しない。
【００６６】
本実施の形態１における半導体装置ＰＡＣ１では、図１１（ｃ）に示すように、封止体ＭＲの裏面からチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが露出している。このチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、封止体ＭＲによって物理的に分離されるように配置され、この結果、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、電気的に分離されている。すなわち、本実施の形態１における半導体装置ＰＡＣ１は、封止体ＭＲで電気的に分離されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを有し、チップ搭載部ＴＡＢ１の裏面およびチップ搭載部ＴＡＢ２の裏面は、封止体ＭＲの裏面から露出している。そして、図１１（ｃ）に示すように、本実施の形態１における半導体装置ＰＡＣ１では、封止体ＭＲから露出するチップ搭載部ＴＡＢ１に複数の切り欠き部ＣＳ１が形成され、かつ、封止体ＭＲから露出するチップ搭載部ＴＡＢ２にも複数の切り欠き部ＣＳ２が形成されている。
【００６７】
続いて、本実施の形態１における半導体装置ＰＡＣ１の内部構造について説明する。図１２は、本実施の形態１における半導体装置ＰＡＣ１の内部構造を示す図である。具体的に、図１２（ａ）が平面図に対応し、図１２（ｂ）が図１２（ａ）のＡ−Ａ線での断面図に対応し、図１２（ｃ）が図１２（ａ）のＢ−Ｂ線での断面図に対応する。
【００６８】
まず、図１２（ａ）において、エミッタ端子ＥＴであるリードＬＤ１Ａは、封止体ＭＲで封止された部分（第１部分）と、封止体ＭＲから露出した部分（第２部分）と、を有し、リードＬＤ１Ａの第２部分は、スリットが形成されていることにより複数に分割されている。同様に、アノード端子ＡＴであるリードＬＤ１Ｂは、封止体ＭＲで封止された部分（第３部分）と、封止体ＭＲから露出した部分（第４部分）と、を有し、リードＬＤ１Ｂの第４部分は、スリットが形成されていることにより複数に分割されている。
【００６９】
次に、図１２（ａ）において、封止体ＭＲの内部には、矩形形状のチップ搭載部ＴＡＢ１と矩形形状のチップ搭載部ＴＡＢ２とが配置されており、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、互いに分離されている。これらのチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２は、放熱効率を高めるためのヒートスプレッダとしても機能し、例えば、熱伝導率の高い銅を主成分とする材料から構成されている。このとき、本実施の形態１における半導体装置ＰＡＣ１では、図１２（ａ）に示すように、チップ搭載部ＴＡＢ１に切り欠き部ＣＳ１が形成され、かつ、チップ搭載部ＴＡＢ２に切り欠き部ＣＳ２が形成されている。
【００７０】
ここで、本明細書でいう「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「銅を主成分とする材料」とは、部材の材料が銅を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
【００７１】
チップ搭載部ＴＡＢ１上には、導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１が搭載されている。このとき、半導体チップＣＨＰ１が搭載されている面をチップ搭載部ＴＡＢ１の第１上面と定義し、この第１上面と反対側の面を第１下面と定義する。この場合、半導体チップＣＨＰ１は、チップ搭載部ＴＡＢ１の第１上面上に搭載されているということになる。具体的に、ＩＧＢＴが形成された半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）（図６および図８参照）が、導電性接着剤ＡＤＨ１を介して、チップ搭載部ＴＡＢ１の第１上面と接触するように配置される。この場合、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰおよび複数の電極パッドが上を向くことになる。
【００７２】
一方、チップ搭載部ＴＡＢ２上には、導電性接着材ＡＤＨ１を介して、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ２が搭載されている面をチップ搭載部ＴＡＢ２の第２上面と定義し、この第２上面と反対側の面を第２下面と定義する。この場合、半導体チップＣＨＰ２は、チップ搭載部ＴＡＢ２の第２上面上に搭載されているということになる。具体的に、ダイオードが形成された半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着剤ＡＤＨ１を介して、チップ搭載部ＴＡＢ２の第２上面と接触するように配置される。この場合、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。したがって、本実施の形態１における半導体装置ＰＡＣ１においては、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが電気的に分離されている。このことから、チップ搭載部ＴＡＢ１の第１上面と接触するように配置された半導体チップＣＨＰ１のコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）（図６および図８参照）と、チップ搭載部ＴＡＢ２の第２上面と接触するように配置された半導体チップＣＨＰ２のカソード電極パッドとは、電気的に分離されることになる。
【００７３】
なお、図１２（ａ）において、チップ搭載部ＴＡＢ１の平面積は、ＩＧＢＴが形成された半導体チップＣＨＰ１の平面積よりも大きく、かつ、チップ搭載部ＴＡＢ２の平面積は、ダイオードが形成された半導体チップＣＨＰ２の平面積よりも大きくなっている。
【００７４】
続いて、図１２（ａ）に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上には、導電性接着材を介して、導電性部材であるクリップＣＬＰ１が配置されている。そして、このクリップＣＬＰ１は、導電性接着材を介して、エミッタ端子ＥＴと接続されている。したがって、半導体チップＣＨＰ１のエミッタ電極パッドＥＰは、クリップＣＬＰ１を介してエミッタ端子ＥＴと電気的に接続されていることになる。このクリップＣＬＰ１は、例えば、銅を主成分とする板状部材から構成される。つまり、本実施の形態１では、半導体チップＣＨＰ１のエミッタ電極パッドＥＰからエミッタ端子ＥＴにわたって大電流が流れるため、大電流を流すことができるように、大きな面積を確保できるクリップＣＬＰ１を使用している。
【００７５】
また、図１２（ａ）に示すように、半導体チップＣＨＰ１の表面には、複数の電極パッドが形成されており、この複数の電極パッドのそれぞれは、導電性部材であるワイヤＷによって、信号端子ＳＧＴと電気的に接続されている。具体的に、複数の電極パッドは、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含んでいる。そして、ゲート電極パッドＧＰは、信号端子ＳＧＴの１つであるゲート端子ＧＴとワイヤＷで電気的に接続されている。同様に、温度検知用電極パッドＴＣＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＣＴとワイヤＷで電気的に接続され、温度検知用電極パッドＴＡＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＡＴとワイヤＷで電気的に接続されている。また、電流検知用電極パッドＳＥＰは、信号端子ＳＧＴの１つである電流検知用端子ＳＥＴとワイヤＷで電気的に接続され、ケルビン検知用電極パッドＫＰは、ケルビン端子ＫＴとワイヤＷで電気的に接続されている。このとき、ワイヤＷは、例えば、金、銅もしくはアルミニウムを主成分とする導電部材から構成されている。
【００７６】
一方、図１２（ａ）に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上には、導電性接着材を介して、導電性部材であるクリップＣＬＰ２が配置されている。そして、このクリップＣＬＰ２は、導電性接着材を介して、アノード端子ＡＴと接続されている。したがって、半導体チップＣＨＰ２のアノード電極パッドＡＤＰは、クリップＣＬＰ２を介してアノード端子ＡＴと電気的に接続されていることになる。このクリップＣＬＰ２は、例えば、銅を主成分とする板状部材から構成される。つまり、本実施の形態１では、半導体チップＣＨＰ２のアノード電極パッドＡＤＰからアノード端子ＡＴにわたって大電流が流れるため、大電流を流すことができるように、大きな面積を確保できるクリップＣＬＰ２を使用している。
【００７７】
ここで、図１２（ａ）に示すように、平面視において、チップ搭載部ＴＡＢ２は、封止体ＭＲの辺Ｓ１（図１１（ａ）参照）とチップ搭載部ＴＡＢ１との間に配置されている。このことから、半導体チップＣＨＰ２は、半導体チップＣＨＰ１とエミッタ端子ＥＴ（およびアノード端子ＡＴ）との間に位置するように、チップ搭載部ＴＡＢ２上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２と信号端子ＳＧＴとの間に位置するように、チップ搭載部ＴＡＢ１上に搭載されている。
【００７８】
言い換えれば、エミッタ端子ＥＴおよびアノード端子ＡＴ、半導体チップＣＨＰ２、半導体チップＣＨＰ１および信号端子ＳＧＴは、ｙ方向に沿って配置されている。具体的には、平面視において、半導体チップＣＨＰ２は、半導体チップＣＨＰ１よりもエミッタ端子ＥＴおよびアノード端子ＡＴに近くなるように、チップ搭載部ＴＡＢ２上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２よりも信号端子ＳＧＴに近くなるように、チップ搭載部ＴＡＢ１上に搭載されていることになる。
【００７９】
そして、平面視において、ゲート電極パッドＧＰがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢ１上に搭載されている。さらに言えば、平面視において、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含む複数の電極パッドがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢ１上に搭載されていることになる。言い換えれば、半導体チップＣＨＰ１の複数の電極パッドは、平面視において、半導体チップＣＨＰ１の辺のうち、信号端子ＳＧＴに最も近い辺に沿って配置されているということもできる。このとき、図１２（ａ）に示すように、平面視において、クリップＣＬＰ１は、ゲート電極パッドＧＰを含む複数の電極パッドおよび複数のワイヤＷのいずれとも重ならないように配置されている。
【００８０】
さらに、図１２（ａ）において、クリップＣＬＰ１とクリップＣＬＰ２は、電気的に分離されている。したがって、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが電気的に分離され、かつ、クリップＣＬＰ１とクリップＣＬＰ２とが、電気的に分離されていることを考慮すると、本実施の形態１における半導体装置ＰＡＣ１において、エミッタ端子ＥＴとアノード端子ＡＴは、電気的に分離されていることになる。
【００８１】
そして、平面視において、クリップＣＬＰ１は、半導体チップＣＨＰ２と重なるように配置されている。具体的には、図１２（ａ）に示すように、平面視において、半導体チップＣＨＰのアノード電極パッドＡＤＰは、その一部がクリップＣＬＰ１と重なるように半導体チップＣＨＰ２の表面上に形成され、かつ、クリップＣＬＰ２が、アノード電極パッドＡＤＰを覆うようにアノード電極パッドＡＤＰと電気的に接続されている。これにより、クリップＣＬＰ１は、アノード電極パッドＡＤＰ上に位置するクリップＣＬＰ２の一部と重なるように配置されていることになる。
【００８２】
このように内部構成されている半導体装置ＰＡＣ１においては、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢ１の一部、チップ搭載部ＴＡＢ２の一部、リードＬＤ１Ａの一部、リードＬＤ１Ｂの一部、複数の信号端子ＳＧＴのそれぞれの一部、クリップＣＬＰ１、クリップＣＬＰ２およびワイヤＷが、封止体ＭＲで封止されている。
【００８３】
続いて、図１２（ｂ）および図１２（ｃ）に示すように、チップ搭載部ＴＡＢ１上には、導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１が搭載され、チップ搭載部ＴＡＢ２上には、導電性接着材ＡＤＨ１を介して、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。
【００８４】
そして、図１２（ｂ）に示すように、半導体チップＣＨＰ１の表面上に、導電性接着剤ＡＤＨ２を介して、クリップＣＬＰ１が配置されている。このクリップＣＬＰ１は、半導体チップＣＨＰ２の上方を通りながら延在し、エミッタ端子ＥＴと導電性接着材ＡＤＨ２で接続されている。エミッタ端子ＥＴの一部は、封止体ＭＲから露出している。また、半導体チップＣＨＰ１は、エミッタ端子ＥＴとは反対側に配置された信号端子ＳＧＴとワイヤＷで接続され、信号端子ＳＧＴの一部も封止体ＭＲから露出している。
【００８５】
図１３は、図１２（ｂ）の領域ＡＲ１を拡大して示す図である。図１３に示すように、導電性接着材ＡＤＨ２を介して半導体チップＣＨＰ２上に搭載されたクリップＣＬＰ２の上方をクリップＣＬＰ１が延在していることがわかる。すなわち、図１３に示すように、クリップＣＬＰ１は、クリップＣＬＰ２と離間しながら、クリップＣＬＰ２の一部を跨ぐように配置されていることがわかる。このことから、クリップＣＬＰ１とクリップＣＬＰ２とは物理的に分離され、この結果、クリップＣＬＰ１とクリップＣＬＰ２とは、電気的に分離されるように配置されていることがわかる。
【００８６】
また、図１２（ｃ）に示すように、半導体チップＣＨＰ２の表面上に、導電性接着剤ＡＤＨ２を介して、クリップＣＬＰ２が配置されている。このクリップＣＬＰ２は、アノード端子ＡＴと導電性接着材ＡＤＨ２で接続されており、アノード端子ＡＴの一部は、封止体ＭＲから露出している。
【００８７】
ここで、図１２（ｂ）および図１２（ｃ）に示すように、チップ搭載部ＴＡＢ１の下面は、封止体ＭＲの下面から露出しており、この露出しているチップ搭載部ＴＡＢ１の下面がコレクタ端子となる。そして、チップ搭載部ＴＡＢ１の下面は、半導体装置ＰＡＣ１を実装基板に実装した際、実装基板上に形成された配線と半田付け可能な面となる。
【００８８】
同様に、チップ搭載部ＴＡＢ２の下面は、封止体ＭＲの下面から露出しており、この露出しているチップ搭載部ＴＡＢ２の下面がカソード端子となる。そして、チップ搭載部ＴＡＢ２の下面は、半導体装置ＰＡＣ１を実装基板に実装した際、実装基板上に形成された配線と半田付け可能な面となる。
【００８９】
このとき、図１２（ｂ）および図１２（ｃ）に示すように、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、電気的に分離されていることから、チップ搭載部ＴＡＢ１の下面であるコレクタ端子と、チップ搭載部ＴＡＢ２の下面であるカソード端子とは、電気的に分離されていることになる。
【００９０】
なお、図１２（ｂ）および図１２（ｃ）に示すように、チップ搭載部ＴＡＢ１の厚さやチップ搭載部ＴＡＢ２の厚さは、エミッタ端子ＥＴの厚さやアノード端子ＡＴの厚さや信号端子ＳＧＴの厚さよりも厚くなっている。
【００９１】
本実施の形態１における半導体装置ＰＡＣ１において、導電性接着材ＡＤＨ１および導電性接着剤ＡＤＨ２には、例えば、エポキシ樹脂等の材料をバインダとして、銀フィラー（Ａｇフィラー）を含有させた銀ペーストを使用することができる。この銀ペーストは、成分に鉛を含まない鉛フリー材料であるため、環境に優しいという利点がある。また、銀ペーストは、温度サイクル性やパワーサイクル性に優れており、半導体装置ＰＡＣ１の信頼性を向上できる利点が得られる。さらに、銀ペーストを使用する場合には、例えば、半田のリフロー処理に使用される真空リフロー装置に対して、コストの安いベーク炉で銀ペーストの熱処理が可能なため、半導体装置ＰＡＣ１の組立設備が安価になるという利点も得ることができる。
【００９２】
ただし、導電性接着材ＡＤＨ１および導電性接着剤ＡＤＨ２には、銀ペーストに限らず、例えば、半田を使用することもできる。導電性接着材ＡＤＨ１および導電性接着剤ＡＤＨ２として半田を使用する場合には、半田の電気伝導率が高いことから、半導体装置ＰＡＣ１のオン抵抗を低減できる利点が得られる。つまり、半田を使用することにより、例えば、オン抵抗の低減が必要とされるインバータに使用される半導体装置ＰＡＣ１の性能向上を図ることができる。
【００９３】
ここで、本実施の形態１における半導体装置ＰＡＣ１が製品として完成した後は、回路基板（実装基板）に実装される。この場合、半導体装置ＰＡＣ１と実装基板の接続には、半田が使用される。半田による接続の場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要とされる。
【００９４】
したがって、半導体装置ＰＡＣ１と実装基板との接続に使用される半田と、上述した半導体装置ＰＡＣ１の内部で使用される半田が同じ材料である場合、半導体装置ＰＡＣ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣ１の内部に使用されている半田も溶融することになる。この場合、半田の溶融による体積膨張で半導体装置ＰＡＣ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合が発生することになる。
【００９５】
このことから、半導体装置ＰＡＣ１の内部では高融点半田が使用される。この場合、半導体装置ＰＡＣ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣ１の内部に使用されている高融点半田は溶融することはない。この結果、高融点半田の溶融による体積膨張で半導体装置ＰＡＣ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合を防止することができる。
【００９６】
半導体装置ＰＡＣ１と実装基板との接続に使用される半田は、例えば、Ｓｎ（すず）−銀（Ａｇ）−銅（Ｃｕ）に代表される融点が２２０℃程度の半田が使用され、リフローの際に、半導体装置ＰＡＣ１は、２６０℃程度まで加熱される。このことから、例えば、本明細書でいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図している。代表的なものを挙げると、例えば、融点が３００℃以上でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田である。
【００９７】
基本的に、本実施の形態１における半導体装置ＰＡＣ１では、導電性接着材ＡＤＨ１と、導電性接着材ＡＤＨ２とは同じ材料成分であることを想定している。ただし、これに限らず、例えば、導電性接着材ＡＤＨ１を構成する材料と、導電性接着材ＡＤＨ２を構成する材料とを異なる材料成分から構成することもできる。
【００９８】
＜側面に段差形状を有する構造＞
続いて、本実施の形態１における半導体装置ＰＡＣ１が有する「側面に段差形状を有する構造」について説明する。
【００９９】
図１４は、「側面に段差形状を有する構造」を説明する図であり、図１４の中央部に、「側面に段差形状を有する構造」のチップ搭載部ＴＡＢ１が封止体ＭＲで封止されている状態が模式的に示されている。図１４において、チップ搭載部ＴＡＢ１を覆うように封止体ＭＲが形成されており、この封止体ＭＲの裏面からチップ搭載部ＴＡＢ１の下面が露出している。
【０１００】
このとき、図１４に示すように、チップ搭載部ＴＡＢ１には、「突出部ＰＪＵ」が形成されている。すなわち、チップ搭載部ＴＡＢ１の端部（又は、側面）には、突出部ＰＪＵが形成されていることにより、チップ搭載部ＴＡＢ１の厚さ方向に段差が設けられている。この突出部ＰＪＵによる段差構造が、ストッパとして機能するため、チップ搭載部ＴＡＢ１が封止体ＭＲから脱落することを防止できる利点を得ることができる。
【０１０１】
この段差構造によって、図１４の上部に示されるチップ搭載部ＴＡＢ１の上面ＵＳＦの面積が、図１４の下部に示される封止体ＭＲの裏面から露出するチップ搭載部ＴＡＢ１の下面ＢＳＦの面積よりも大きくなる。段差構造によって、図１４の下部に示される封止体ＭＲの裏面から露出するチップ搭載部ＴＡＢ１の下面ＢＳＦの面積が、図１４の上部に示されるチップ搭載部ＴＡＢ１の上面ＵＳＦの面積よりも小さくなる。
【０１０２】
なお、図１４では、チップ搭載部ＴＡＢ１に着目して段差構造について説明しているが、同様に、チップ搭載部ＴＡＢ２の端部（又は、側面）にも突出部ＰＪＵによる段差構造が形成されている。したがって、チップ搭載部ＴＡＢ２においても、段差構造によって、チップ搭載部ＴＡＢ２の上面積が、封止体ＭＲの裏面から露出するチップ搭載部ＴＡＢ２の下面積よりも大きくなる。
【０１０３】
ここで、本実施の形態１における半導体装置ＰＡＣ１では、チップ搭載部ＴＡＢ１に切り欠き部ＣＳ１が形成されているが、例えば、この切り欠き部ＣＳ１が、チップ搭載部ＴＡＢ１の上面ＵＳＦと下面ＢＳＦとに到達するように形成されている場合、図１４に示すように、突出部ＰＪＵによる段差構造によって、チップ搭載部ＴＡＢ１の上面ＵＳＦでの切り欠き部ＣＳ１の面積は、チップ搭載部ＴＡＢ１の下面ＢＳＦでの切り欠き部ＣＳ１の面積よりも大きくなる。詳細には、平面視において、図１４の上部のチップ搭載部ＴＡＢ１の上面ＵＳＦ側の切り欠き部ＣＳ１と、チップ搭載部ＴＡＢ１の上面ＵＳＦの辺の中で、切欠き部ＣＳ１が形成されている辺の仮想線との間で形成される領域の面積が、図１４の下部のチップ搭載部ＴＡＢ１の下面ＢＳＦ側の切り欠き部ＣＳ１と、チップ搭載部ＴＡＢ１の下面ＢＳＦの辺の中で、切欠き部ＣＳ１が形成されている辺の仮想線との間で形成される領域の面積よりも大きくなる。
【０１０４】
同様に、本実施の形態１における半導体装置ＰＡＣ１では、チップ搭載部ＴＡＢ２に切り欠き部ＣＳ２が形成されているが、例えば、この切り欠き部ＣＳ２が、チップ搭載部ＴＡＢ２の上面と下面とに到達するように形成されている場合、突出部ＰＪＵによる段差構造によって、チップ搭載部ＴＡＢ２の上面での切り欠き部ＣＳ２の面積は、チップ搭載部ＴＡＢ２の下面での切り欠き部ＣＳ２の面積よりも大きくなる。
【０１０５】
なお、例えば、図１５に示すように、切り欠き部ＣＳ１は、チップ搭載部ＴＡＢ１の上面には到達せず、下面ＢＳＦにのみ到達するように形成されることもある。この場合、図１５に示すように、チップ搭載部ＴＡＢ１の上面ＵＳＦには、切り欠き部ＣＳ１が形成されない一方、チップ搭載部ＴＡＢ１の下面ＢＳＦに切り欠き部ＣＳ１が形成される。
【０１０６】
同様に、チップ搭載部ＴＡＢ２の切り欠き部ＣＳ２も、チップ搭載部ＴＡＢ２の上面には到達せず、下面にのみ到達するように形成することもできる。この場合も、チップ搭載部ＴＡＢ２の上面には、切り欠き部ＣＳ２が形成されない一方、チップ搭載部ＴＡＢ２の下面ＢＳＦに切り欠き部ＣＳ２が形成される。
【０１０７】
以上のようにして、本実施の形態１における半導体装置ＰＡＣ１が実装構成されていることになり、以下では、本実施の形態１における半導体装置ＰＡＣ１の製造方法について図面を参照しながら説明することにする。
【０１０８】
＜実施の形態１における半導体装置の製造方法＞
１．チップ搭載部準備工程
まず、図１６（ａ）に示すように、複数の凸部ＣＶＸ１と複数の凸部ＣＶＸ２とが形成された主面を有する下治具ＢＪＧを準備する。このとき、下治具ＢＪＧの主面上において、複数の凸部ＣＶＸ１および複数の凸部ＣＶＸ２の周囲に凸部ＣＶＸ３が形成されている。
【０１０９】
このように構成されている下治具ＢＪＧを準備した後、下治具ＢＪＧの主面上に、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを配置する。具体的には、図１６（ａ）に示すように、チップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３とが対向するように、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを下治具ＢＪＧの主面上に配置する。このとき、図１６（ａ）に示すように、チップ搭載部ＴＡＢ１の上面の平面形状は、長方形形状であり、チップ搭載部ＴＡＢ２の上面の平面形状も、長方形形状をしている。そして、チップ搭載部ＴＡＢ１の側面ＳＳＦ２は、チップ搭載部ＴＡＢ１の上面を構成する長辺を含む側面であり、チップ搭載部ＴＡＢ２の側面ＳＳＦ３は、チップ搭載部ＴＡＢ２の上面を構成する長辺を含む側面となっている。
【０１１０】
ここで、図１６（ａ）に示すように、チップ搭載部ＴＡＢ１の側面ＳＳＦ２以外の複数の側面を複数の凸部ＣＶＸ１のそれぞれに押し当てることにより、チップ搭載部ＴＡＢ１が下治具ＢＪＧの主面上に位置決めされる。同様に、チップ搭載部ＴＡＢ２の側面ＳＳＦ３以外の複数の側面を複数の凸部ＣＶＸ２のそれぞれに押し当てることにより、チップ搭載部ＴＡＢ２が下治具ＢＪＧの主面上に位置決めされる。
【０１１１】
さらに、詳細には、図１６（ａ）に示すように、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２のそれぞれの平面形状は四角形形状であり、チップ搭載部ＴＡＢ１は、側面ＳＳＦ２と交差するとともに、互いに対向する側面ＳＳＦ５と側面ＳＳＦ６とを有し、かつ、チップ搭載部ＴＡＢ２は、側面ＳＳＦ３と交差するとともに、互いに対向する側面ＳＳＦ７と側面ＳＳＦ８とを有する。このとき、例えば、複数の凸部ＣＶＸ１は、側面ＳＳＦ５と側面ＳＳＦ６とにのみ接触し、複数の凸部ＣＶＸ２は、側面ＳＳＦ７と側面ＳＳＦ８とにのみ接触するように配置されている。
【０１１２】
そして、チップ搭載部ＴＡＢ１の側面ＳＳＦ５および側面ＳＳＦ６とには、複数の凸部ＣＶＸ１のそれぞれに対応した切り欠き部ＣＳ１が形成されている。同様に、チップ搭載部ＴＡＢ２の側面ＳＳＦ７および側面ＳＳＦ８とには、複数の凸部ＣＶＸ２のそれぞれに対応した切り欠き部ＣＳ２が形成されている。
【０１１３】
具体的には、図１６（ａ）に示すように、チップ搭載部ＴＡＢ１の側面ＳＳＦ５および側面ＳＳＦ６のそれぞれには、少なくとも、複数の凸部ＣＶＸ１のうちの１つの凸部ＣＶＸ１に対応した１つの切り欠き部ＣＳ１が形成され、かつ、チップ搭載部ＴＡＢ２の側面ＳＳＦ７および側面ＳＳＦ８のそれぞれには、少なくとも、複数の凸部ＣＶＸ２のうちの１つの凸部ＣＶＸ２に対応した１つの切り欠き部ＣＳ２が形成されている。
【０１１４】
これにより、本実施の形態１においては、チップ搭載部ＴＡＢ１に形成されている切り欠き部ＣＳ１を凸部ＣＶＸ１に押し当てることにより、チップ搭載部ＴＡＢ１が下治具ＢＪＧの主面上に位置決めされ、かつ、チップ搭載部ＴＡＢ２に形成されている切り欠き部ＣＳ２を凸部ＣＶＸ２に押し当てることにより、チップ搭載部ＴＡＢ２が下治具ＢＪＧの主面上に位置決めされる。
【０１１５】
なお、チップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２は、例えば、同一サイズの矩形形状から構成することができる。このとき、チップ搭載部ＴＡＢ１のサイズとチップ搭載部ＴＡＢ２のサイズとは、同一サイズである必要はなく、異なるサイズであってもよい。ただし、ＳＲモータ用の半導体装置では、ＩＧＢＴの熱損失とダイオードの熱損失とが同等であるため、ＩＧＢＴが形成された半導体チップからの放熱効率と、ダイオードが形成された半導体チップからの放熱効率とを同等にすることが望ましいと考えられる。したがって、ＩＧＢＴが形成された半導体チップが搭載されるチップ搭載部ＴＡＢ１のサイズと、ダイオードが形成された半導体チップが搭載されるチップ搭載部ＴＡＢ２のサイズとを同一にして、放熱効率を同等とすることが、半導体装置全体の放熱効率を向上させる観点から望ましいといえる。
【０１１６】
次に、図１６（ｂ）は、図１６（ａ）のＡ−Ａ線で切断した断面図である。図１６（ｂ）に示すように、下治具ＢＪＧには、凸部ＣＶＸ３が形成されており、この凸部ＣＶＸ３に接触するように、凸部ＣＶＸ１が形成されている。そして、この凸部ＣＶＸ１に、チップ搭載部ＴＡＢ１に形成された切り欠き部ＣＳ１が押し当てられており、これによって、チップ搭載部ＴＡＢ１が下治具ＢＪＧ上に位置決め配置されている。
【０１１７】
ここで、図１６（ｂ）に示すように、下治具ＢＪＧの主面を基準面とした時に、凸部ＣＶＸ３の高さは、凸部ＣＶＸ１の高さよりも高く、かつ、チップ搭載部ＴＡＢ１の上面の高さよりも低くなっている。図１６（ｂ）では、図示されないが、同様に、凸部ＣＶＸ３の高さは、凸部ＣＶＸ２の高さよりも高く、かつ、チップ搭載部ＴＡＢ２の上面の高さよりも低くなっている。この結果、次に説明する導電性接着材形成工程を容易に実施することができる。以下に、導電性接着材形成工程について説明する。
【０１１８】
２．導電性接着材形成工程
図１７（ａ）および図１７（ｂ）に示すように、チップ搭載部ＴＡＢ１上に導電性接着材ＡＤＨ１を供給するとともに、チップ搭載部ＴＡＢ２上にも導電性接着材ＡＤＨ１を供給する。導電性接着材ＡＤＨ１としては、例えば、銀ペーストや高融点半田（半田ペースト）を使用することができる。以下の説明では、導電性接着材ＡＤＨ１の一例である導電性ペーストＰＳＴ１を取り上げて説明する。
【０１１９】
図１８は、チップ搭載部ＴＡＢ１上およびチップ搭載部ＴＡＢ２上に、導電性ペーストＰＳＴ１を形成する工程を模式的に示す図である。図１８において、まず、チップ搭載部ＴＡＢ１の上面とチップ搭載部ＴＡＢ２の上面よりも上方に位置するように印刷マスクＭＳＫ１を下治具ＢＪＧの主面上に配置する。
【０１２０】
このとき、上述した図１６（ｂ）に示すように、下治具ＢＪＧの主面を基準面とした時に、凸部ＣＶＸ３の高さは、凸部ＣＶＸ１の高さよりも高く、かつ、チップ搭載部ＴＡＢ１の上面の高さよりも低くなっているとともに、凸部ＣＶＸ３の高さは、凸部ＣＶＸ２の高さよりも高く、かつ、チップ搭載部ＴＡＢ２の上面の高さよりも低くなっている。
【０１２１】
この結果、印刷マスクＭＳＫ１の裏面をチップ搭載部ＴＡＢ１の上面とチップ搭載部ＴＡＢ２の上面とに接触させ、凸部ＣＶＸ３とは隙間を保った状態となるように印刷マスクＭＳＫ１を下治具ＢＪＧの主面上に配置することが可能となる。
【０１２２】
その後、図１８に示すように、印刷マスクＭＳＫ１の表面で導電性ペーストＰＳＴ１をスキージＳＱによりスキージングし、印刷マスクＭＳＫ１内に形成された開口部から導電性ペーストＰＳＴ１をチップ搭載部ＴＡＢ１の上面とチップ搭載部ＴＡＢ２の上面に供給する。このとき、凸部ＣＶＸ３の高さは、スキージング工程において、スキージＳＱが凸部ＣＶＸ３上を通過し、印刷マスクＭＳＫ１が撓んだ際に、印刷マスクＭＳＫ１の裏面が凸部ＣＶＸ３と接する高さとなっている。これにより、本実施の形態１によれば、スキージング工程において、下治具ＢＪＧに形成された凸部ＣＶＸ３でマスクＭＳＫ１を保持することができるため、印刷マスクＭＳＫ１の水平度を保つことができ、これによって、印刷マスクＭＳＫ１の開口部から露出するチップ搭載部ＴＡＢ１の上面とチップ搭載部ＴＡＢ２の上面に導電性ペーストＰＳＴ１を供給しながら、不要な導電性ペーストＰＳＴ１をスキージＳＱによって除去することができる。
【０１２３】
このように本実施の形態１によれば、下治具ＢＪＧに凸部ＣＶＸ３を形成することにより、下治具ＢＪＧでチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを位置決め配置しながら、チップ搭載部ＴＡＢ１の上面とチップ搭載部ＴＡＢ２の上面に導電性ペーストＰＳＴ１を供給することが可能となる。つまり、下治具ＢＪＧに形成されている凸部ＣＶＸ３は、印刷マスクＭＳＫ１とスキージＳＱとを使用して、導電性ペーストＰＳＴ１をチップ搭載部ＴＡＢ１の上面とチップ搭載部ＴＡＢ２の上面に供給するスキージング工程を容易に実現する機能を有していることになる。
【０１２４】
３．チップ搭載工程
次に、図１９に示すように、チップ搭載部ＴＡＢ１上に、ＩＧＢＴが形成された半導体チップＣＨＰ１を搭載し、チップ搭載部ＴＡＢ２上に、ダイオードが形成された半導体チップＣＨＰ２を搭載する。
【０１２５】
具体的には、ＩＧＢＴを備え、エミッタ電極パッドＥＰが形成された第１表面と、コレクタ電極が形成され、第１表面とは反対側の面である第１裏面と、を有する半導体チップＣＨＰ１をチップ搭載部ＴＡＢ１上に搭載して、チップ搭載部ＴＡＢ１と半導体チップＣＨＰ１の第１裏面とを電気的に接続する。同様に、ダイオードを備え、アノード電極パッドＡＤＰが形成された第２表面と、カソード電極が形成され、第２表面とは反対側の面である第２裏面と、を有する半導体チップＣＨＰ２をチップ搭載部ＴＡＢ２上に搭載して、チップ搭載部ＴＡＢ２と半導体チップＣＨＰ２の第２裏面とを電気的に接続する。
【０１２６】
これにより、ダイオードが形成された半導体チップＣＨＰ２においては、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性ペーストＰＳＴ１を介してチップ搭載部ＴＡＢ２と接触するように配置される。この結果、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる（図１２参照）。
【０１２７】
一方、ＩＧＢＴが形成された半導体チップＣＨＰ１においては、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極パッドが、導電性ペーストＰＳＴ１を介してチップ搭載部ＴＡＢ１と接触するように配置される。
【０１２８】
また、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰ、および、複数の電極パッドであるゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰは上を向くことになる（図１２参照）。
【０１２９】
なお、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２の搭載順は、半導体チップＣＨＰ１が前で、半導体チップＣＨＰ２が後でもよいし、半導体チップＣＨＰ２が前で、半導体チップＣＨＰ１が後であってもよい。
【０１３０】
その後、半導体チップＣＨＰ１が搭載されたチップ搭載部ＴＡＢ１と半導体チップＣＨＰ２が搭載されたチップ搭載部ＴＡＢ２とに対して、加熱処理が実施される。
【０１３１】
４．上治具配置工程
続いて、図２０（ａ）および図２０（ｂ）に示すように、下治具ＢＪＧの主面上に上治具ＵＪＧを配置する。このとき、図２０（ｂ）に示すように、上治具ＵＪＧの上面は、チップ搭載部ＴＡＢ２上に搭載されている半導体チップＣＨＰ２の表面よりも高くなる。同様に、図示はされないが、上治具ＵＪＧの上面は、チップ搭載部ＴＡＢ１上に搭載されている半導体チップＣＨＰ１の表面よりも高くなる。図２０（ｂ）からわかるように、下治具ＢＪＧの主面を基準にした高さにおいて、下治具ＢＪＧの主面＜凸部ＣＶＸ３の高さ＜チップ搭載部ＴＡＢ２（チップ搭載部ＴＡＢ１）の上面＜半導体チップＣＨＰ２（半導体チップＣＨＰ１）の表面＜上治具ＵＪＧの上面の関係が成立している。
【０１３２】
５．基材（リードフレーム）準備工程
次に、図２１（ａ）および図２１（ｂ）に示すように、リードを備えたリードフレームＬＦを準備し、このリードフレームＬＦを上治具ＵＪＧ上に配置する。このとき、本実施の形態１では、下治具ＢＪＧとリードフレームＬＦとの間に上治具ＵＪＧを介在させることにより、リードフレームＬＦが配置される高さは、半導体チップＣＨＰ１（半導体チップＣＨＰ２）の表面の高さよりも高くなる。つまり、図２０（ｂ）に示すように、下治具ＢＪＧの主面を基準にした高さにおいて、下治具ＢＪＧの主面＜凸部ＣＶＸ３の高さ＜チップ搭載部ＴＡＢ２（チップ搭載部ＴＡＢ１）の上面＜半導体チップＣＨＰ２（半導体チップＣＨＰ１）の表面＜上治具ＵＪＧの上面の関係が成立していることから、上治具ＵＪＧ上に配置されるリードフレームＬＦの高さは、半導体チップＣＨＰ１（半導体チップＣＨＰ２）の表面の高さよりも高くなるのである。このように、上治具ＵＪＧは、リードフレームＬＦが配置される高さを、半導体チップＣＨＰ１（半導体チップＣＨＰ２）の表面の高さよりも高くするスペーサとしての機能を有することになる。
【０１３３】
６．電気的接続工程
続いて、図２２（ａ）および図２２（ｂ）に示すように、例えば、ディスペンサＤＰを使用することにより、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上に、導電性ペーストＰＳＴ２（導電性接着材ＡＤＨ２）を供給し、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上にも、導電性ペーストＰＳＴ２を供給する。さらに、リードの一部領域上にも、導電性ペーストＰＳＴ２を供給する（図１２参照）。
【０１３４】
この導電性ペーストＰＳＴ２にも、例えば、銀ペーストや高融点半田（半田ペースト）を使用することができる。この導電性ペーストＰＳＴ２は、上述した導電性ペーストＰＳＴ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
【０１３５】
そして、リード（図１２のリードＬＤ１Ａ）と半導体チップＣＨＰ１とを電気的に接続し、リード（図１２のリードＬＤ１Ｂ）と半導体チップＣＨＰ２とを電気的に接続する。具体的には、まず、図２２（ａ）に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰとリード（図１２のリードＬＤ１Ｂ）とにクリップＣＬＰ２を搭載することにより、アノード電極パッドＡＤＰとリード（図１２のリードＬＤ１Ｂ）とを電気的に接続する（図１２参照）。その後、図２２（ａ）に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰとリード（図１２のリードＬＤ１Ａ）とにクリップＣＬＰ１を搭載することにより、エミッタ電極パッドＥＰとリード（図１２のリードＬＤ１Ａ）とを電気的に接続する（図１２参照）。このとき、図２２（ａ）に示すように、クリップＣＬＰ１がクリップＣＬＰ２の一部を跨ぐようにクリップＣＬＰ１が搭載される。この工程を経ることにより、リードフレームＬＦとチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが一体化する。その後、一体化したリードフレームＬＦとチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とに対して、加熱処理を実施する。
【０１３６】
次に、図２３に示すように、上治具ＵＪＧと下治具ＢＪＧとを取り外した後、ワイヤボンディング工程を実施する。例えば、図１１および図１２に示すように、リードＬＤ２とゲート電極パッドＧＰがワイヤＷで電気的に接続され、リードＬＤ２と温度検知用電極パッドＴＣＰがワイヤＷで電気的に接続される。また、図１１および図１２に示すように、リードＬＤ２と温度検知用電極パッドＴＡＰがワイヤＷで電気的に接続され、リードＬＤ２と電流検知用電極パッドＳＥＰがワイヤＷで電気的に接続される。さらに、図１２に示すように、リードＬＤ２とケルビン検知用電極パッドＫＰがワイヤＷで電気的に接続される。ここで、本実施の形態１では、図１２に示すように、リードＬＤ２が、クリップＣＬＰ１が接続されているリードＬＤ１ＡやクリップＣＬＰ２が接続されているリードＬＤ１Ｂとは反対側に配置されているため、ワイヤＷとクリップＣＬＰ１やクリップＣＬＰ２との干渉を考慮することなく、ワイヤボンディング工程を実施できる。
【０１３７】
７．封止（モールド）工程
次に、図２４（ａ）および図２４（ｂ）に示すように、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢ１の一部、チップ搭載部ＴＡＢ２の一部、リードＬＤ１Ａの一部、リードＬＤ１Ｂの一部、複数のリードＬＤ２のそれぞれの一部、クリップＣＬＰ１、クリップＣＬＰ２およびワイヤＷを封止して封止体ＭＲを形成する。
【０１３８】
このとき、封止体ＭＲにおいては、図１２に示すように、リードＬＤ１ＡおよびリードＬＤ１Ｂが封止体ＭＲの辺Ｓ１から突出し、かつ、複数のリードＬＤ２が封止体ＭＲの辺Ｓ２から突出する。さらに、図１２（ｂ）および図１２（ｃ）に示すように、封止体ＭＲの下面からは、チップ搭載部ＴＡＢ１の下面とチップ搭載部ＴＡＢ２の下面とが露出する。一方、本実施の形態１において、チップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２の側面には、段差構造が形成されている。したがって、本実施の形態１によれば、段差形状がストッパとして機能するため、チップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２が封止体ＭＲから脱落することを防止できる。
【０１３９】
８．外装めっき工程
その後、リードフレームＬＦに設けられているタイバー（図示せず）を切断する。そして、封止体ＭＲの下面から露出するチップ搭載部ＴＡＢ１、チップ搭載部ＴＡＢ２、リードＬＤ１Ａの一部の表面、リードＬＤ１Ｂの一部の表面およびリードＬＤ２の一部の表面に導体膜であるめっき層（錫膜）を形成する（図１２参照）。
【０１４０】
９．マーキング工程
そして、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
【０１４１】
１０．個片化工程
続いて、リードＬＤ１Ａの一部、リードＬＤ１Ｂの一部および複数のリードＬＤ２のそれぞれの一部を切断することにより、リードＬＤ１Ａ、リードＬＤ１Ｂおよび複数のリードＬＤ２をリードフレームＬＦから分離する（図１２参照）。これにより、例えば、図１２に示すような本実施の形態１における半導体装置ＰＡＣ１を製造することができる。その後、リードＬＤ１Ａ、リードＬＤ１Ｂおよび複数の第２リードＬＤ２のそれぞれを成形する。そして、例えば、電気的特性をテストするテスト工程を実施した後、良品と判定された半導体装置ＰＡＣ１が出荷される。以上のようにして、本実施の形態１における半導体装置ＰＡＣ１を製造することができる。
【０１４２】
＜下治具と上治具とリードフレームの位置合わせ＞
上述した本実施の形態１における半導体装置の製造方法では、下治具ＢＪＧと上治具ＵＪＧとを使用することから、下治具ＢＪＧと上治具ＵＪＧとリードフレームＬＦとの位置合わせが必要である。そこで、本実施の形態１では、下治具ＢＪＧと上治具ＵＪＧとリードフレームＬＦとの位置合わせを実施する工夫を施しており、以下に、下治具ＢＪＧと上治具ＵＪＧとリードフレームＬＦとの位置合わせに着目した観点から、この工夫点について、図面を参照しながら説明する。
【０１４３】
図２５（ａ）は、本実施の形態１において、下治具ＢＪＧ上にチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを配置した状態を示す平面図である。図２５（ｂ）は、図２５（ａ）のＡ−Ａ線で切断した断面図であり、図２５（ｃ）は、図２５（ａ）のＢ−Ｂ線で切断した断面図である。図２５（ａ）および図２５（ｃ）に示すように、本実施の形態１における下治具ＢＪＧには、貫通孔ＴＨ１（凹部）が設けられている。この貫通孔ＴＨ１は、例えば、図２５（ａ）に示す１つの凸部ＣＶＸ１の位置を基準にして設けられている。
【０１４４】
続いて、図２６（ａ）は、本実施の形態１において、下治具ＢＪＧ上に上治具ＵＪＧを配置した状態を示す平面図である。また、図２６（ｂ）は、図２６（ａ）のＡ−Ａ線で切断した断面図であり、図２６（ｃ）は、図２６（ａ）のＢ−Ｂ線で切断した断面図である。図２６（ａ）および図２６（ｃ）に示すように、本実施の形態１における上治具ＵＪＧには、下側に突出する凸部ＣＶＸ４と上側に突出する凸部ＣＶＸ５とが設けられている。これらの凸部ＣＶＸ４および凸部ＣＶＸ５は、例えば、図２６（ａ）に示す１つの凸部ＣＶＸ１の位置を基準にして設けられている。したがって、下治具ＢＪＧに設けられている貫通孔ＴＨ１と、上治具ＵＪＧに設けられている凸部ＣＶＸ４は、同じ対象（凸部ＣＶＸ１）を基準にして同じ位置に形成されていることから、図２６（ｃ）に示すように、上治具ＵＪＧに設けられている凸部ＣＶＸ４は、下治具ＢＪＧに設けられている貫通孔ＴＨ１に挿入することが可能となる。この結果、貫通孔ＴＨ１に凸部ＣＶＸ４を挿入することにより、下治具ＢＪＧと上治具ＵＪＧとの位置合わせが実施されることになる。
【０１４５】
次に、図２７（ａ）は、本実施の形態１において、上治具ＵＪＧ上にリードフレームＬＦを配置した状態を示す平面図である。また、図２７（ｂ）は、図２７（ａ）のＡ−Ａ線で切断した断面図であり、図２７（ｃ）は、図２７（ａ）のＢ−Ｂ線で切断した断面図である。図２７（ａ）および図２７（ｃ）に示すように、本実施の形態１におけるリードフレームＬＦには、貫通孔ＴＨ２が設けられている。この貫通孔ＴＨ２は、例えば、図２７（ａ）に示す１つの凸部ＣＶＸ１の位置を基準にして設けられている。したがって、上治具ＵＪＧに設けられている凸部ＣＶＸ５と、リードフレームＬＦに設けられている貫通孔ＴＨ２は、同じ対象（凸部ＣＶＸ１）を基準にして同じ位置に形成されていることから、図２７（ｃ）に示すように、上治具ＵＪＧに設けられている凸部ＣＶＸ５は、リードフレームＬＦに設けられている貫通孔ＴＨ２に挿入することが可能となる。この結果、貫通孔ＴＨ２に凸部ＣＶＸ５を挿入することにより、上治具ＵＪＧとリードフレームＬＦとの位置合わせが実施されることになる。
【０１４６】
以上のことから、本実施の形態１における半導体装置の製造工程によれば、貫通孔ＴＨ１に凸部ＣＶＸ４を挿入し、かつ、貫通孔ＴＨ２に凸部ＣＶＸ５を挿入することにより、下治具ＢＪＧと上治具ＵＪＧとリードフレームＬＦとの位置合わせが実現される。
【０１４７】
＜実施の形態１における特徴＞
続いて、本実施の形態１における特徴点について、図面を参照しながら説明する。図２８は、下治具ＢＪＧでチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを固定した状態を示す模式図である。図２８に示すように、下治具ＢＪＧには、凸部ＣＶＸ１と凸部ＣＶＸ２とが設けられており、凸部ＣＶＸ１によって、チップ搭載部ＴＡＢ１が固定されている。同様に、凸部ＣＶＸ２によって、チップ搭載部ＴＡＢ２が固定されている。
【０１４８】
そして、図２８に示すように、チップ搭載部ＴＡＢ１は、側面ＳＳＦ１と、この側面ＳＳＦ１とは対向する側面ＳＳＦ２と、側面ＳＳＦ１および側面ＳＳＦ２と交差し、互いに対向する側面ＳＳＦ５および側面ＳＳＦ６とを有している。
【０１４９】
一方、図２８に示すように、チップ搭載部ＴＡＢ２は、側面ＳＳＦ３と、この側面ＳＳＦ３とは対向する側面ＳＳＦ４と、側面ＳＳＦ３および側面ＳＳＦ４と交差し、互いに対向する側面ＳＳＦ７および側面ＳＳＦ８とを有している。
【０１５０】
このとき、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、チップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３とが対向するように配置されている。ここで、本実施の形態１における第１特徴点は、互いに対向する側面ＳＳＦ５と側面ＳＳＦ６とに凸部ＣＶＸ１を押し当てることにより、チップ搭載部ＴＡＢ１が固定されている点にある。詳細には、チップ搭載部ＴＡＢ１の側面ＳＳＦ５と側面ＳＳＦ６のそれぞれに切り欠き部ＣＳ１が設けられ、この切り欠き部ＣＳ１に凸部ＣＶＸ１を嵌め込むことにより、チップ搭載部ＴＡＢ１が凸部ＣＶＸ１で固定されている。言い換えれば、本実施の形態１における第１特徴点は、チップ搭載部ＴＡＢ１の側面ＳＳＦ２以外の側面である側面ＳＳＦ５と側面ＳＳＦ６とに凸部ＣＶＸ１を押し当てることにより、チップ搭載部ＴＡＢ１を固定している一方、チップ搭載部ＴＡＢ１の側面ＳＳＦ２に対応した凸部ＣＶＸ１を設けない点にある。つまり、本実施の形態１における第１特徴点は、チップ搭載部ＴＡＢ１の側面ＳＳＦ２に対応した凸部ＣＶＸ１を設けず、かつ、チップ搭載部ＴＡＢ１の側面ＳＳＦ２とは別の側面に対応した凸部ＣＶＸ１を設けることにより、チップ搭載部ＴＡＢ１を固定している点にある。
【０１５１】
同様に、本実施の形態１における第１特徴点は、互いに対向する側面ＳＳＦ７と側面ＳＳＦ８とに凸部ＣＶＸ２を押し当てることにより、チップ搭載部ＴＡＢ２を固定している点にある。詳細には、チップ搭載部ＴＡＢ２の側面ＳＳＦ７と側面ＳＳＦ８のそれぞれに切り欠き部ＣＳ２が設けられ、この切り欠き部ＣＳ２に凸部ＣＶＸ２を嵌め込むことにより、チップ搭載部ＴＡＢ２が凸部ＣＶＸ２で固定されている。言い換えれば、本実施の形態１における第１特徴点は、チップ搭載部ＴＡＢ２の側面ＳＳＦ３以外の側面である側面ＳＳＦ７と側面ＳＳＦ８とに凸部ＣＶＸ２を押し当てることにより、チップ搭載部ＴＡＢ２を固定している一方、チップ搭載部ＴＡＢ１の側面ＳＳＦ２に対応した凸部ＣＶＸ１を設けない点にある。つまり、本実施の形態１における第１特徴点は、チップ搭載部ＴＡＢ２の側面ＳＳＦ３に対応した凸部ＣＶＸ２を設けず、かつ、チップ搭載部ＴＡＢ１の側面ＳＳＦ３とは別の側面に対応した凸部ＣＶＸ２を設けることにより、チップ搭載部ＴＡＢ２を固定している点にある。
【０１５２】
これにより、チップ搭載部ＴＡＢ１を下治具ＢＪＧに設けられた凸部ＣＶＸ１で固定し、かつ、チップ搭載部ＴＡＢ２を下治具ＢＪＧに設けられた凸部ＣＶＸ２で固定して、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを固定配置することができる一方、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間の距離を小さくすることができる。なぜなら、図２８に示すように、チップ搭載部ＴＡＢ１やチップ搭載部ＴＡＢ２の位置決めのために、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間に凸部ＣＶＸ１や凸部ＣＶＸ２を設ける必要がなくなるからである。すなわち、本実施の形態１によれば、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間に凸部ＣＶＸ１や凸部ＣＶＸ２を設けなくても、チップ搭載部ＴＡＢ１やチップ搭載部ＴＡＢ２の位置決めを実施することができる。このことは、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間に、凸部ＣＶＸ１や凸部ＣＶＸ２を配置するスペースを確保する必要がなくなることを意味し、これによって、図２８に示すように、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間の距離Ｌを小さくすることができることになる。この結果、本実施の形態１によれば、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを位置決め精度を向上しながら、半導体装置の小型化を図ることができる。
【０１５３】
すなわち、本実施の形態１によれば、まず、チップ搭載部ＴＡＢ１を下治具ＢＪＧに設けられた凸部ＣＶＸ１で固定し、かつ、チップ搭載部ＴＡＢ２を下治具ＢＪＧに設けられた凸部ＣＶＸ２で固定している。この結果、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との位置決め精度を向上できる。このことは、チップ搭載部ＴＡＢ１の配置位置とチップ搭載部ＴＡＢ２の配置位置との位置ずれが生じにくくなることを意味し、位置ずれが最小限に抑制される結果、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との間の距離を狭くしても、位置ずれに起因したチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との接触することを抑制できる（第１利点）。
【０１５４】
そして、本実施の形態１では、チップ搭載部ＴＡＢ１の側面ＳＳＦ２に対応する凸部ＣＶＸ１を設けず、かつ、チップ搭載部ＴＡＢ２の側面ＳＳＦ３に対応する凸部ＣＶＸ２を設けていないことから、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間に、凸部ＣＶＸ１や凸部ＣＶＸ２を配置するスペースを確保する必要がなくなる。したがって、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との間の距離をできるだけ小さくすることが可能となる（第２利点）。
【０１５５】
したがって、本実施の形態１における第１特徴点によれば、上述した第１利点と第２利点とを得ることができ、この第１利点と第２利点の相乗効果によって、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを位置決め精度の向上を図りながら、半導体装置の小型化を実現できるという顕著な効果を得ることができる。
【０１５６】
例えば、パワーモジュールの高性能化や小型化を図る観点から、ＳＲモータ専用のインバータ回路に対応したパワーモジュールの構成部品として、パッケージ化された半導体装置（パッケージ品）を使用する場合、ＳＲモータ専用のインバータ回路の性質から、パッケージ品には、互いに電気的に分離された２つのチップ搭載部が必要となる。
【０１５７】
このことから、特に、ＳＲモータ専用のパッケージ品を小型化するためには、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを互いに電気的に分離しながらも、できるだけ近接配置する必要性が生じる。このことから、ＳＲモータ専用のパッケージ品の製造工程において、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを正確に位置決めして近接配置できる技術が望まれている。
【０１５８】
この点に関し、上述したＳＲモータ専用のパッケージ品として、本実施の形態１における半導体装置を適用する場合、本実施の形態１によれば、上述した特徴点を有する下治具ＢＪＧによって、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との位置決め精度の向上を図りながら、できるだけ近づけて配置することができる。この結果、本実施の形態１における特徴点を有する下治具ＢＪＧを使用することにより、特に、ＳＲモータ専用の半導体装置において、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを位置決め精度の向上を図りながら、半導体装置の小型化を実現できる。
【０１５９】
次に、本実施の形態１における技術的思想の優位性を第１関連技術および第２関連技術と対比しながら説明する。
【０１６０】
例えば、図２９は、第１関連技術を説明する図である。図２９において、チップ搭載部ＴＡＢ１には、チップ搭載部ＴＡＢ１の４つの側面（側面ＳＳＦ１、側面ＳＳＦ２、側面ＳＳＦ５、側面ＳＳＦ６）のそれぞれに対応して凸部ＣＶＸ１が設けられている。同様に、チップ搭載部ＴＡＢ２には、チップ搭載部ＴＡＢ２の４つの側面（側面ＳＳＦ３、側面ＳＳＦ４、側面ＳＳＦ７、側面ＳＳＦ８）のそれぞれに対応して凸部ＣＶＸ２が設けられている。
【０１６１】
したがって、第１関連技術においても、チップ搭載部ＴＡＢ１が凸部ＣＶＸ１で固定され、かつ、チップ搭載部ＴＡＢ２が凸部ＣＶＸ２で固定されていることから、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との位置決め精度の向上を図ることができると考えられる。
【０１６２】
ところが、第１関連技術では、本実施の形態１とは異なり、図２９に示すように、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間に、凸部ＣＶＸ１と凸部ＣＶＸ２とが設けられていることになる。
【０１６３】
この結果、第１関連技術によれば、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間に凸部ＣＶＸ１と凸部ＣＶＸ２とを配置するスペースを確保する必要があり、図２９に示す距離Ｌが大きくなってしまう。このことは、第１関連技術では、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との間の距離Ｌを狭くすることが困難になることを意味し、これによって、第１関連技術には、互いに分離された２つのチップ搭載部を有する半導体装置の小型化を図る観点から改善の余地が存在することがわかる。
【０１６４】
続いて、図３０は、第２関連技術を説明する図である。図３０において、チップ搭載部ＴＡＢ１には、矩形形状をしたチップ搭載部ＴＡＢ１の４つの角部（角部ＣＮＲ１Ａ〜ＣＮＲ１Ｄ）のそれぞれに対応して凸部ＣＶＸ１が設けられている。同様に、チップ搭載部ＴＡＢ２には、矩形形状をしたチップ搭載部ＴＡＢ２の４つの角部（角部ＣＮＲ２Ａ〜ＣＮＲ２Ｄ）のそれぞれに対応して凸部ＣＶＸ２が設けられている。
【０１６５】
したがって、第２関連技術においても、チップ搭載部ＴＡＢ１が凸部ＣＶＸ１で固定され、かつ、チップ搭載部ＴＡＢ２が凸部ＣＶＸ２で固定されていることから、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との位置決め精度の向上を図ることができると考えられる。
【０１６６】
ところが、第２関連技術においては、本実施の形態１とは異なり、図３０に示すように、チップ搭載部ＴＡＢ１の角部ＣＮＲ１Ｃに設けられた凸部ＣＶＸ１と、チップ搭載部ＴＡＢ２の角部ＣＮＲ２Ａに設けられた凸部ＣＶＸ２との干渉を回避する必要性が生じる。同様に、第２関連技術においては、チップ搭載部ＴＡＢ１の角部ＣＮＲ１Ｄに設けられた凸部ＣＶＸ１と、チップ搭載部ＴＡＢ２の角部ＣＮＲ２Ｂに設けられた凸部ＣＶＸ２との干渉も回避する必要性が生じる。
【０１６７】
この結果、第２関連技術によれば、凸部ＣＶＸ１と凸部ＣＶＸ２との干渉を回避するために、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との間にスペースを確保する必要があり、図３０に示す距離Ｌが大きくなってしまう。このことは、第２関連技術でも、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との間の距離Ｌを狭くすることが困難になることを意味し、これによって、第２関連技術には、互いに分離された２つのチップ搭載部を有する半導体装置の小型化を図る観点から改善の余地が存在することがわかる。
【０１６８】
これに対し、本実施の形態１では、図２８に示すように、チップ搭載部ＴＡＢ１を下治具ＢＪＧに設けられた凸部ＣＶＸ１で固定し、かつ、チップ搭載部ＴＡＢ２を下治具ＢＪＧに設けられた凸部ＣＶＸ２で固定している。この結果、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との位置決め精度を向上できる。そして、本実施の形態１では、図２８に示すように、チップ搭載部ＴＡＢ１の側面ＳＳＦ２に対応する凸部ＣＶＸ１を設けず、かつ、チップ搭載部ＴＡＢ２の側面ＳＳＦ３に対応する凸部ＣＶＸ２を設けていない。このことから、本実施の形態１によれば、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間に、凸部ＣＶＸ１や凸部ＣＶＸ２を配置するスペースを確保する必要がなくなり、これによって、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との間の距離Ｌを小さくすることができる。これにより、本実施の形態１によれば、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との位置決め精度の向上を図りながら、半導体装置の小型化を実現できるという顕著な効果を得ることができる。すなわち、本実施の形態１における技術的思想によれば、上述した第１関連技術や第２関連技術に存在する改善の余地を解消することができることになり、この結果、本実施の形態１における技術的思想は、上述した第１関連技術や第２関連技術に対して優位性を有する。
【０１６９】
続いて、本実施の形態１における第１特徴点によって得られるさらなる第３利点について説明する。本実施の形態１では、図２８に示すように、チップ搭載部ＴＡＢ１の側面ＳＳＦ２に対応する凸部ＣＶＸ１を設けず、かつ、チップ搭載部ＴＡＢ２の側面ＳＳＦ３に対応する凸部ＣＶＸ２を設けていない。このことから、例えば、図３１に示すように、本実施の形態１で使用される下治具ＢＪＧは、１つの大きなチップ搭載部ＴＡＢを固定する位置決め治具としても使用することができる。
【０１７０】
すなわち、本実施の形態１における下治具ＢＪＧは、図２８に示すような互いに分離された２つのチップ搭載部を有するＳＲモータ専用の半導体装置の製造工程で使用することを基本的に想定している。そして、このような用途に本実施の形態１における下治具ＢＪＧを使用することにより、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との位置決め精度の向上を図りながら、半導体装置の小型化を実現できる効果が得られる。
【０１７１】
ただし、本実施の形態１における下治具ＢＪＧは、上述したＳＲモータ専用の半導体装置の製造工程だけでなく、例えば、１つのチップ搭載部を有するＰＭモータ用の半導体装置の製造工程にも適用することができる。なぜなら、本実施の形態１における第１特徴点によって、図２８に示すように、チップ搭載部ＴＡＢ１の側面ＳＳＦ２に対応する凸部ＣＶＸ１を設けず、かつ、チップ搭載部ＴＡＢ２の側面ＳＳＦ３に対応する凸部ＣＶＸ２を設けていないため、これらの凸部ＣＶＸ１に邪魔されることなく、図３１に示すように、１つの大きなチップ搭載部ＴＡＢを下治具ＢＪＧに配置することができるからである。
【０１７２】
このように、本実施の形態１における下治具ＢＪＧは、互いに分離された２つのチップ搭載部を有する半導体装置の製造工程で使用できるだけでなく、１つのチップ搭載部を有する半導体装置の製造工程にも使用できることから、汎用性に優れた位置決め治具ということができる。つまり、本実施の形態１における第１特徴点によれば、汎用性に優れた位置決め治具を提供することができるという第３利点も得られるのである。
【０１７３】
続いて、本実施の形態１における第２特徴点について説明する。図２８において、本実施の形態１における第２特徴点は、例えば、チップ搭載部ＴＡＢ１に着目すると、チップ搭載部ＴＡＢ１の側面ＳＳＦ５に形成されている切り欠き部ＣＳ１とチップ搭載部ＴＡＢ１の側面ＳＳＦ６に形成されている切り欠き部ＣＳ１との間の直線距離が、チップ搭載部ＴＡＢ１の上面の一長辺の長さよりも長くなっている点にある。すなわち、本実施の形態１における第２特徴点は、側面ＳＳＦ５に形成されている切り欠き部ＣＳ１のｙ座標と、側面ＳＳＦ６に形成されている切り欠き部ＣＳ１のｙ座標とが異なる点にある。別の表現をすれば、側面ＳＳＦ５に形成されている切り欠き部ＣＳ１と側面ＳＳＦ６に形成されている切り欠き部ＣＳ１とを結ぶ直線が、チップ搭載部ＴＡＢ１の一長辺と並行ではないということもできるし、チップ搭載部ＴＡＢ１の一長辺とのなす角度が０度よりも大きくなっているということもできる。さらに言い換えれば、本実施の形態１における第２特徴点は、側面ＳＳＦ５に形成されている切り欠き部ＣＳ１と側面ＳＳＦ６に形成されている切り欠き部ＣＳ１との位置関係が、チップ搭載部ＴＡＢ１の一長辺の中心を通り、かつ、ｙ方向に延在する中心線に対して、非線対称の関係にあるということもできる。さらに、別表現で本実施の形態１における第２特徴点を記述すると、側面ＳＳＦ５に形成されている切り欠き部ＣＳ１に嵌め込まれる凸部ＣＶＸ１のｙ座標と、側面ＳＳＦ６に形成されている切り欠き部ＣＳ１に嵌め込まれる凸部ＣＶＸ１のｙ座標とが異なるということもできる。なお、ここでは、チップ搭載部ＴＡＢ１に着目して説明したが、チップ搭載部ＴＡＢ２に着目しても同様の関係が成立していることは言うまでもない。
【０１７４】
このように表現される本実施の形態１における第２特徴点によれば、以下に示す利点を得ることができるので、この利点について説明する。
【０１７５】
図３２は、本実施の形態１における第２特徴点によって得られる第１利点を説明する図である。図３２において、例えば、点Ｐ１と点Ｐ２との間の距離は、図２８に示すチップ搭載部ＴＡＢ１の一長辺の長さに対応している。一方、点Ｐ１と点Ｐ３との間の距離は、図２８に示す側面ＳＳＦ５に形成されている切り欠き部ＣＳ１に嵌め込まれる凸部ＣＶＸ１と側面ＳＳＦ６に形成されている切り欠き部ＣＳ１に嵌め込まれる凸部ＣＶＸ１との間の距離であって、本実施の形態１における第２特徴点により実現される距離に対応している。ここで、便宜上、点Ｐ１と点Ｐ２との間の距離を第１距離と呼び、点Ｐ１と点Ｐ３との間の距離を第２距離と呼ぶことにする。
【０１７６】
このとき、図３２において、例えば、側面ＳＳＦ５に対応した凸部ＣＶＸ１と側面ＳＳＦ６に対応した凸部ＣＶＸ１との間の距離が第１距離となっている場合、側面ＳＳＦ５に対応した凸部ＣＶＸ１と側面ＳＳＦ６に対応した凸部ＣＶＸ１との間に位置ずれＡ１が生じるとすると、チップ搭載部ＴＡＢ１のθ方向（回転方向）のずれ量はθ１となる。
【０１７７】
これに対し、図３２において、例えば、側面ＳＳＦ５に対応した凸部ＣＶＸ１と側面ＳＳＦ６に対応した凸部ＣＶＸ１との間の距離が第２距離となっている場合、側面ＳＳＦ５に対応した凸部ＣＶＸ１と側面ＳＳＦ６に対応した凸部ＣＶＸ１との間に位置ずれＡ１が生じるとすると、チップ搭載部ＴＡＢ１のθ方向（回転方向）のずれ量はθ２となる。
【０１７８】
つまり、側面ＳＳＦ５に対応した凸部ＣＶＸ１と側面ＳＳＦ６に対応した凸部ＣＶＸ１との間の距離が長ければ長いほど、同じ位置ずれＡ１に対するチップ搭載部ＴＡＢ１のθ方向（回転方向）のずれ量は小さくなるのである。このことは、側面ＳＳＦ５に対応した凸部ＣＶＸ１と側面ＳＳＦ６に対応した凸部ＣＶＸ１との間の距離が長いほど、凸部ＣＶＸ１の位置ずれに対するチップ搭載部ＴＡＢ１のθ方向（回転方向）のずれ量を小さくできることを意味する。すなわち、側面ＳＳＦ５に対応した凸部ＣＶＸ１と側面ＳＳＦ６に対応した凸部ＣＶＸ１との間の距離が長いほど、チップ搭載部ＴＡＢ１の位置決め精度が向上するのである。そこで、本実施の形態１では、例えば、図２８に示すように、側面ＳＳＦ５に対応した凸部ＣＶＸ１のｙ座標と、側面ＳＳＦ６に対応した凸部ＣＶＸ１のｙ座標とが異なるように、それぞれの凸部ＣＶＸ１を配置するという第２特徴点を採用している。このことから、本実施の形態１によれば、側面ＳＳＦ５に対応した凸部ＣＶＸ１と側面ＳＳＦ６に対応した凸部ＣＶＸ１との間の距離が長くなる結果、チップ搭載部ＴＡＢ１の位置決め精度を向上できる第１利点を得ることができる。
【０１７９】
続いて、本実施の形態１における第２特徴点によって得られる第２利点について説明する。図２８に示すように、本実施の形態１における第２特徴点によって、側面ＳＳＦ５に形成されている切り欠き部ＣＳ１と側面ＳＳＦ６に形成されている切り欠き部ＣＳ１と位置関係は、チップ搭載部ＴＡＢ１の一長辺の中心を通り、かつ、ｙ方向に延在する中心線に対して、非線対称の関係になる。このため、例えば、作業ミスによって、チップ搭載部ＴＡＢ１の表裏を逆に配置した場合には、チップ搭載部ＴＡＢ１を凸部ＣＶＸ１に嵌め込むことができないことから、本実施の形態１における第２特徴点によれば、作業ミスの発生を未然に防止できるという第２利点を得ることができる。
【０１８０】
＜変形例１＞
次に、本実施の形態１における変形例１について説明する。図３３は、本変形例１における下治具ＢＪＧでチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを固定した状態を示す模式図である。例えば、チップ搭載部ＴＡＢ１に着目すると、図３３に示すように、チップ搭載部ＴＡＢ１の側面ＳＳＦ５に対応した凸部ＣＶＸ１と、チップ搭載部ＴＡＢ１の側面ＳＳＦ６に対応した凸部ＣＶＸ１とは、長方形形状をしたチップ搭載部ＴＡＢ１の上面を構成する一長辺と並行するように配置してもよい。言い換えれば、側面ＳＳＦ５に対応した凸部ＣＶＸ１のｙ座標と側面ＳＳＦ６に対応した凸部ＣＶＸ１のｙ座標とが一致するように、それぞれの凸部ＣＶＸ１を配置することもできる。
【０１８１】
同様に、チップ搭載部ＴＡＢ２に着目すると、チップ搭載部ＴＡＢ２の側面ＳＳＦ７に対応した凸部ＣＶＸ２と、チップ搭載部ＴＡＢ２の側面ＳＳＦ８に対応した凸部ＣＶＸ２とは、長方形形状をしたチップ搭載部ＴＡＢ２の上面を構成する一長辺と並行するように配置してもよい。言い換えれば、側面ＳＳＦ７に対応した凸部ＣＶＸ２のｙ座標と側面ＳＳＦ８に対応した凸部ＣＶＸ２のｙ座標とが一致するように、それぞれの凸部ＣＶＸ１を配置することもできる。
【０１８２】
＜変形例２＞
続いて、本実施の形態１における変形例２について説明する。図３４は、本変形例２における下治具ＢＪＧでチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを固定した状態を示す模式図である。図３４に示すように、凸部ＣＶＸ１の平面形状や凸部ＣＶＸ２の平面形状は、実施の形態１のような円形形状に限らず、三角形形状をしていてもよい。
【０１８３】
＜変形例３＞
次に、本実施の形態１における変形例３について説明する。図３５は、本変形例３における下治具ＢＪＧでチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを固定した状態を示す模式図である。図３５に示すように、凸部ＣＶＸ１の平面形状や凸部ＣＶＸ２の平面形状は、実施の形態１のような円形形状に限らず、長方形形状や正方形形状などの矩形形状をしていてもよい。
【０１８４】
＜変形例４＞
次に、本実施の形態１における変形例４について説明する。図３６は、本変形例４における下治具ＢＪＧでチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを固定した状態を示す模式図である。図３６に示すように、例えば、チップ搭載部ＴＡＢ１に着目すると、図３６に示すように、チップ搭載部ＴＡＢ１の側面ＳＳＦ５に切り欠き部を設けることなく、凸部ＣＶＸ１を側面ＳＳＦ５に押し当てるように構成し、かつ、チップ搭載部ＴＡＢ１の側面ＳＳＦ６に切り欠き部を設けることなく、凸部ＣＶＸ１を側面ＳＳＦ６に押し当てるように構成してもよい。
【０１８５】
同様に、チップ搭載部ＴＡＢ２においても、図３６に示すように、チップ搭載部ＴＡＢ２の側面ＳＳＦ７に切り欠き部を設けることなく、凸部ＣＶＸ２を側面ＳＳＦ７に押し当てるように構成し、かつ、チップ搭載部ＴＡＢ１の側面ＳＳＦ８に切り欠き部を設けることなく、凸部ＣＶＸ１を側面ＳＳＦ８に押し当てるように構成してもよい。
【０１８６】
この場合、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とのそれぞれに切り欠き部が設けられていないため、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２のそれぞれの平面サイズを小さくすることができる。例えば、チップ搭載部ＴＡＢ１には、ＩＧＢＴが形成された半導体チップが搭載され、かつ、チップ搭載部ＴＡＢ２には、ダイオードが形成された半導体チップが搭載される。したがって、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２のそれぞれに切り欠き部が設けられている場合には、切り欠き部と半導体チップとを重ならないように配置する必要があることから、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とのそれぞれの平面サイズは、切り欠き部を形成する分だけ大きくなる。
【０１８７】
これに対し、本変形例４のように、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とのそれぞれに切り欠き部を設けない場合には、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とのそれぞれに切り欠き部を形成する領域を確保する必要がなくなる。このことから、本変形例４によれば、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２のそれぞれの平面サイズをさらに小さくすることができる。
【０１８８】
＜変形例５＞
本実施の形態１では、チップ搭載部ＴＡＢ１の平面形状とチップ搭載部ＴＡＢ２の平面形状とが同一形状である場合を例に挙げて説明していたが、本実施の形態１における技術的思想は、これに限らず、例えば、チップ搭載部ＴＡＢ１の横方向の幅（ｘ方向の幅）とチップ搭載部ＴＡＢ２の横方向の幅（ｘ方向の幅）とが相違する構成や、チップ搭載部ＴＡＢ１の縦方向の幅（ｙ方向の幅）とチップ搭載部ＴＡＢ２の縦方向の幅（ｙ方向の幅）とが相違する構成にも適用することができる。
【０１８９】
（実施の形態２）
本実施の形態２では、互いに分離されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２の両方に接触する共通凸部を下治具ＢＪＧに設ける技術的思想について説明する。
【０１９０】
＜実施の形態２における特徴＞
図３７は、本実施の形態２における下治具ＢＪＧでチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを固定した状態を示す模式図である。図３７に示すように、チップ搭載部ＴＡＢ１は、矩形形状をしており、角部ＣＮＲ１Ａ〜ＣＮＲ１Ｄを有している。同様に、チップ搭載部ＴＡＢ２は、矩形形状をしており、角部ＣＮＲ２Ａ〜ＣＮＲ２Ｄを有している。
【０１９１】
ここで、図３７に示すように、下治具ＢＪＧは、凸部ＣＶＸ１と凸部ＣＶＸ２と共通凸部ＣＶＸとを有している。そして、チップ搭載部ＴＡＢ１の角部ＣＮＲ１Ａと角部ＣＮＲ１Ｄのそれぞれには切り欠き部が設けられており、角部ＣＮＲ１Ａに設けられた切り欠き部に凸部ＣＶＸ１が嵌め込まれ、かつ、角部ＣＮＲ１Ｄに設けられた切り欠き部に共通凸部ＣＶＸが嵌め込まれている。一方、チップ搭載部ＴＡＢ２の角部ＣＮＲ２Ｂと角部ＣＮＲ２Ｃのそれぞれには切り欠き部が設けられており、角部ＣＮＲ２Ｂに設けられた切り欠き部に共通凸部ＣＶＸが嵌め込まれ、かつ、角部ＣＮＲ２Ｃに設けられた切り欠き部に凸部ＣＶＸ２が嵌め込まれている。
【０１９２】
本実施の形態２の特徴点は、図３７に示すように、互いに分離されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２の両方に接触する共通凸部ＣＶＸを下治具ＢＪＧに設けている点にある。具体的には、チップ搭載部ＴＡＢ１の角部ＣＮＲ１Ｄに設けられた切り欠き部とチップ搭載部ＴＡＢ２の角部ＣＮＲ２Ｂに設けられた切り欠き部の両方に共通凸部ＣＶＸが嵌め込まれている。
【０１９３】
すなわち、本実施の形態２では、チップ搭載部ＴＡＢ１の側面ＳＳＦ２の一端部側の角部ＣＮＲ１Ｄを共有凸部ＣＶＸに押し当てるとともに、チップ搭載部ＴＡＢ１の角部ＣＮＲ１Ｄとは対角線上に位置する角部ＣＮＲ１Ａを凸部ＣＶＸ１に押し当てることにより、チップ搭載部ＴＡＢ１を下治具ＢＪＧの主面上に位置決めする。また、本実施の形態２では、チップ搭載部ＴＡＢ２の側面ＳＳＦ３の一端部側の角部ＣＮＲ２Ｂであって、角部ＣＮＲ１Ｄと対向する角部ＣＮＲ２Ｂを共有凸部ＣＶＸに押し当てるとともに、チップ搭載部ＴＡＢ２の角部ＣＮＲ２Ｂとは対角線上に位置する角部ＣＮＲ２Ｃを凸部ＣＶＸ２に押し当てることにより、チップ搭載部ＴＡＢ２を治具ＢＪＧの主面上に位置決めする。
【０１９４】
このように、本実施の形態２では、互いに分離されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とにおいて、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３のそれぞれに別々の凸部を接触させるのではなく、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２の両方に接触する共通凸部ＣＶＸを採用している。これにより、本実施の形態２によれば、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間の距離Ｌを小さくすることができる。つまり、本実施の形態２によれば、互いに対向するチップ搭載部ＴＡＢ１の側面ＳＳＦ２に対応する凸部とチップ搭載部ＴＡＢ２の側面ＳＳＦ３に対応する凸部を共有化する技術的思想によって、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との位置決め精度の向上を図りながら、半導体装置の小型化を図ることができる。
【０１９５】
なお、例えば、図３８に示すように、本実施の形態２で使用される下治具ＢＪＧは、１つの大きなチップ搭載部ＴＡＢを固定する位置決め治具としても使用することができる。
【０１９６】
すなわち、本実施の形態２における下治具ＢＪＧは、図３７に示すような互いに分離された２つのチップ搭載部を有するＳＲモータ専用の半導体装置の製造工程で使用することを基本的に想定している。そして、このような用途に本実施の形態２における下治具ＢＪＧを使用することにより、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２との位置決め精度の向上を図りながら、半導体装置の小型化を実現できる効果が得られる。
【０１９７】
ただし、本実施の形態２における下治具ＢＪＧは、上述したＳＲモータ専用の半導体装置の製造工程だけでなく、例えば、１つのチップ搭載部を有するＰＭモータ用の半導体装置の製造工程にも適用することができる。
【０１９８】
以上のことから、本実施の形態２における下治具ＢＪＧは、互いに分離された２つのチップ搭載部を有する半導体装置の製造工程で使用できるだけでなく、１つのチップ搭載部を有する半導体装置の製造工程にも使用できることから、汎用性に優れた位置決め治具ということができる。つまり、本実施の形態２によれば、汎用性に優れた位置決め治具を提供することができるという利点も得ることができる。
【０１９９】
＜角部の定義＞
最後に、本実施の形態２で使用している「角部」の定義について説明する。本明細書でいう「角部」とは、平面視において、チップ搭載部の一側面と、この一側面と交差する交差側面との交点として定義される。以下、「角部」について具体的に説明する。
【０２００】
例えば、図３７に示すように、チップ搭載部ＴＡＢ１には、角部ＣＮＲ１Ａ〜ＣＮＲ１Ｄが存在するが、例えば、角部ＣＮＲ１Ａに着目すると、「角部ＣＮＲ１Ａ」とは、平面視において、側面ＳＳＦ１と側面ＳＳＦ５との交点として定義される。同様に、「角部ＣＮＲ１Ｄ」とは、平面視において、側面ＳＳＦ２と側面ＳＳＦ６との交点として定義される。そして、本明細書でいう「角部に対応した凸部」とは、平面視において、「角部」を境界線上あるいは内部に含む凸部であることを意味している。例えば、図３７において、「角部ＣＮＲ１Ａに対応した凸部」とは、側面ＳＳＦ１と側面ＳＳＦ５の交点を含む凸部ＣＶＸ１として解釈される。同様に、「角部ＣＮＲ１Ｄおよび角部ＣＮＲ２Ｂに対応した凸部」とは、側面ＳＳＦ２と側面ＳＳＦ６の交点を含み、かつ、側面ＳＳＦ３と側面ＳＳＦ８の交点を含む共通凸部ＣＶＸとして解釈される。
【０２０１】
このように、本明細書において、「角部に対応した凸部」を定義する意図は、例えば、図３９に示される共通凸部ＣＶＸが、「角部に対応した凸部」から除外されることを明確化することにある。つまり、図３９に示す共通凸部ＣＶＸは、いずれの「角部（交点）」を含んでいないことから、本明細書で定義されている「角部に対応した凸部」からは除外されることになるのである。
【０２０２】
ここで、図３９に示す共通凸部ＣＶＸを本実施の形態２における技術的思想から除外する意図は、図３９に示す共通凸部ＣＶＸが、チップ搭載部ＴＡＢ１の側面ＳＳＦ２とチップ搭載部ＴＡＢ２の側面ＳＳＦ３との間の距離を小さくできるものの、チップ搭載部ＴＡＢ１上およびチップ搭載部ＴＡＢ２上に半導体チップを搭載する上で障害となるからである。つまり、図３９に示す共通凸部ＣＶＸでは、チップ搭載部ＴＡＢ１の中央部近傍およびチップ搭載部ＴＡＢ２の中央部近傍に切り欠き部が形成されることになる。この結果、図３９に示す共通凸部ＣＶＸでは、チップ搭載部ＴＡＢ１上やチップ搭載部ＴＡＢ２上に半導体チップを搭載できないデッドスペースが生じることになり、チップ搭載部ＴＡＢ１の平面サイズやチップ搭載部ＴＡＢ２の平面サイズが増大するため、結果として、半導体装置の小型化を図ることが困難となるからである。
【０２０３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２０４】
前記実施の形態は、以下の形態を含む。
【０２０５】
（付記１）
（ａ）複数の凸部が形成された第１主面を有する第１治具の前記第１主面上に、第１チップ搭載部と第２チップ搭載部とを配置する工程、
（ｂ）前記第１チップ搭載部上に第１半導体チップを搭載し、前記第２チップ搭載部上に第２半導体チップを搭載する工程、
（ｃ）前記（ｂ）工程の後、前記第１治具の前記第１主面上に、複数のリードを有するリードフレームを配置する工程、
（ｄ）前記第１半導体チップの第１電極パッドと前記リードフレームの第１リードとを、第１導電性部材を介して電気的に接続し、前記第２半導体チップの第２電極パッドと前記リードフレームの第２リードとを、第２導電性部材を介して電気的に接続する工程、
（ｅ）前記第１半導体チップ、前記第２半導体チップ、前記第１チップ搭載部の一部、前記第２チップ搭載部の一部と、前記第１リードの一部、および前記第２リードの一部、を樹脂で封止することにより封止体を形成する工程、
を有し、
前記第１チップ搭載部は、前記第１半導体チップが搭載される第１上面と、前記第１上面の反対側の面である第１下面と、その厚さ方向において、前記第１上面と前記第１下面との間に位置する第１側面と、前記第１側面とは対向する第２側面と、を有し、
前記第２チップ搭載部は、前記第２半導体チップが搭載される第２上面と、前記第２上面の反対側の面である第２下面と、その厚さ方向において、前記第２上面と前記第２下面との間に位置する第３側面と、前記第３側面とは対向する第４側面と、を有し、
前記複数の凸部は、第１凸部と第２凸部と共有凸部とを含み、
前記（ａ）工程は、
（ａ１）前記第１チップ搭載部の前記第２側面と前記第２チップ搭載部の前記第３側面とが対向するように、前記第１チップ搭載部および前記第２チップ搭載部を前記第１治具の前記第１主面上に配置する工程、
（ａ２）前記第１チップ搭載部の前記第２側面の一端部側の第１角部を前記共有凸部に押し当てるとともに、前記第１チップ搭載部の前記第１角部とは対角線上に位置する第２角部を前記第１凸部に押し当てることにより、前記第１チップ搭載部を前記第１治具の前記第１主面上に位置決めし、かつ、前記第２チップ搭載部の前記第３側面の一端部側の第３角部であって、前記第１角部と対向する前記第３角部を前記共有凸部に押し当てるとともに、前記第２チップ搭載部の前記第３角部とは対角線上に位置する第４角部を前記第２凸部に押し当てることにより、前記第２チップ搭載部を前記第１治具の前記第１主面上に位置決めする工程、
を含む、半導体装置の製造方法。
【０２０６】
（付記２）
付記１に記載の半導体装置の製造方法において、
前記第１角部には、前記共有凸部に対応した第１切り欠き部が形成され、
前記第３角部には、前記共有凸部に対応した第２切り欠き部が形成され、
前記（ａ２）工程は、
前記第１切り欠き部を前記共有凸部に押し当てることにより、前記第１チップ搭載部を前記第１治具の前記第１主面上に位置決めし、かつ、前記第２切り欠き部を前記共有凸部に押し当てることにより、前記第２チップ搭載部を前記第１治具の前記第１主面上に位置決めする、半導体装置の製造方法。
【符号の説明】
【０２０７】
ＣＶＸ１  凸部
ＣＶＸ２  凸部
ＳＳＦ２  側面
ＳＳＦ３  側面
ＳＳＦ５  側面
ＳＳＦ６  側面
ＳＳＦ７  側面
ＳＳＦ８  側面
ＴＡＢ１  チップ搭載部
ＴＡＢ２  チップ搭載部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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