(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成され、互いに平行に延在している複数のゲート電極と、
前記基板のうち前記複数のゲート電極とは異なる領域に形成されているゲート端子と、
前記複数のゲート電極のそれぞれを前記ゲート端子に接続しているゲート配線と、
を備え、
前記ゲート配線は、第１層と、前記第１層よりも抵抗が低い材料からなる互いに並列な複数の第２層と、前記複数の第２層を前記第１層にそれぞれ接続している複数の第３層と、を有しており、
前記第１層は、層間絶縁膜に覆われており、
前記複数の第３層は、前記層間絶縁膜に埋め込まれており、
前記複数の第２層は、前記層間絶縁膜上に位置している半導体装置。
【請求項２】
基板と、
前記基板に形成され、互いに平行に延在している複数のゲート電極と、
前記複数のゲート電極それぞれに接続している第１ゲート配線と、
前記基板のうち前記複数のゲート電極及び前記第１ゲート配線とは異なる場所に形成されているゲート端子と、
前記ゲート端子と前記第１ゲート配線とを接続する第２ゲート配線と、
を備え、
前記第１ゲート配線の単位長さあたりの抵抗値は、前記第２ゲート配線の単位長さあたりの抵抗値よりも大きく、
前記第２ゲート配線は、第１層及び第２層を積層した構成を有しており、
前記第１ゲート配線は、前記第１層を有しているが前記第２層を有していない半導体装置。
【請求項３】
基板と、
前記基板に形成され、互いに平行に延在している複数のゲート電極と、
前記複数のゲート電極それぞれに接続している第１ゲート配線と、
前記基板のうち前記複数のゲート電極及び前記第１ゲート配線とは異なる場所に形成されているゲート端子と、
前記ゲート端子と前記第１ゲート配線とを接続する第２ゲート配線と、
を備え、
前記第１ゲート配線の単位長さあたりの抵抗値は、前記第２ゲート配線の単位長さあたりの抵抗値よりも大きく、
前記第１ゲート配線及び前記第２ゲート配線は、第１層及び第２層を積層した構成を有しており、
前記第１ゲート配線の前記第２層の幅は、前記第２ゲート配線の前記第２層の幅よりも狭い半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１ゲート配線の前記第２層、及び前記第２ゲート配線の前記第２層は、いずれも幅方向に複数に分割されており、
分割後の前記第２層の幅はいずれも等しく、
前記第１ゲート配線の前記第２層の数は、前記第２ゲート配線の前記第２層の数よりも少ない半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第１層上に形成された層間絶縁膜を備え、
前記第２層は、前記層間絶縁膜上に形成されており、
さらに、前記第２ゲート配線は、前記層間絶縁膜に埋め込まれていて前記第１層と前記第２層を接続する第３層を有する半導体装置。
【請求項６】
請求項２から５までのいずれか一項に記載の半導体装置において、
前記基板に形成されていて互いに平行に延在している複数のトレンチを備え、
前記ゲート電極は、前記複数のトレンチの中に形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば複数のトランジスタを並列に接続した半導体装置に適用可能な技術である。
【背景技術】
【０００２】
電力を制御する半導体装置では、複数の電力制御用のトランジスタが並列に接続されている場合が多い。例えば特許文献１には、複数のトランジスタのゲート電極と、ゲートパッドとを一つの配線で接続した半導体装置が記載されている。このような構造の半導体装置をスイッチング電源装置に用いた場合、特許文献１に記載されているように、トランジスタのオンオフに際してリンギングが生じ、その結果、この半導体装置からノイズが発生してしまう。これは、スイッチング用の半導体装置がオンオフする時に、この半導体装置自体が持つ寄生LC、及び基板自体が有する寄生LCにより、電圧・電流のリンギングが発生する。このリンギングは、EMIノイズ（電磁妨害（雑音））を発生させ、様々な電子機器に悪影響を与える。
【０００３】
半導体装置からのノイズ発生に対して特許文献１には、一部のトランジスタにおいて、ゲート電極の抵抗とゲート電極間の容量の積（充放電時定数）を、他のトランジスタよりも大きくすることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１３４９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
EMIノイズを低減するためには、その原因となるスイッチング用の半導体装置のオンオフで発生するリンギングを如何に抑制するかが重要である。このリンギングを防止するために、ゲート抵抗を挿入し、スイッチング速度を遅らせたる方法が考えられる。ところが、スイッチング速度を遅らせることによって貫通電流を防止する場合にはデットタイム期間を設ける必要があった。また、モータ駆動用のインバータに使われるスイッチング半導体素子では、モータの効率が低下するという問題があった。
【０００６】
複数のトランジスタが並列に接続する場合、これら複数のトランジスタに均等に電流が流れることが好ましい。しかし、特許文献１に記載の技術では、充放電時定数をトランジスタ間で異ならせるために、一部のトランジスタの構造を他のトランジスタの構造とは異ならせる必要がある。この場合、特定のトランジスタに電流が集中する可能性が出てくる。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、基板、複数のゲート電極、及び複数のゲート配線を有している。複数のゲート配線は、基板に形成されており、互いに平行に延在している。ゲート端子は、基板のうち複数のゲート電極とは異なる領域に形成されているゲート配線は、互いに並列であり、複数のゲート電極のそれぞれをゲート端子に接続している。
【０００８】
他の一実施の形態によれば、半導体装置は、基板、複数のゲート電極、第１ゲート配線、ゲート端子、及び第２ゲート配線を有している。複数のゲート電極は、基板に形成され、互いに平行に延在している。第１ゲート配線は、複数のゲート電極それぞれに接続している。ゲート端子は、基板のうち複数のゲート電極及び第１ゲート配線とは異なる場所に形成されている。第２ゲート配線は、ゲート端子と第１ゲート配線とを接続する。そして、第１ゲート配線の単位長さあたりの抵抗値は、第２ゲート配線の単位長さあたりの抵抗値よりも大きい。
【発明の効果】
【０００９】
前記一実施の形態によれば、リンギングを抑制しつつ、特定のトランジスタに電流が集中することを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１からゲート配線の第１層より上に位置する部材を取り除いた図である。
【図３】図２のＡ−Ａ´断面図である。
【図４】図１のＢ−Ｂ´断面図である。
【図５】図１の変形例を示す平面図である。
【図６】第２の実施形態に係る半導体装置の平面図である。
【図７】第３の実施形態に係る半導体装置の平面図である。
【図８】図７のＣ−Ｃ´断面図である。
【図９】第４の実施形態に係る半導体装置の構成を示す平面図である。
【図１０】第５の実施形態に係る半導体装置の構成を示す平面図である。
【図１１】第６の実施形態に係る半導体装置の構成を示す平面図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１からゲート配線ＧＩＮＣの第１層ＩＮＣ１より上に位置する部材を取り除いた図である。図３は、図１のＡ−Ａ´断面図である。
【００１３】
半導体装置ＳＤは、複数のトランジスタを有している。半導体装置ＳＤは、電力制御用の半導体装置であり、例えばスイッチング電源として用いされる。このため、複数のトランジスタは、高い周波数でオンオフされる。なお半導体装置ＳＤが駆動する負荷は、例えばモータであるが、モータ以外の電気機器であってもよい。
【００１４】
そして半導体装置ＳＤは、基板ＳＵＢ、複数のゲート電極ＧＥ、ゲートパッドＧＥＰ（ゲート端子）、及びゲート配線ＧＩＮＣを備えている。複数のゲート電極ＧＥは、図２に示すように基板ＳＵＢに形成されており、電気的に互いに並列に延在している。ゲートパッドＧＥＰは、図１に示すように、基板ＳＵＢのうち複数のゲート電極ＧＥとは異なる領域に形成されている。複数のゲート配線ＧＩＮＣは、それぞれ、複数のゲート電極ＧＥをゲートパッドＧＥＰに接続している。以下、半導体装置ＳＤが有するトランジスタが縦型トランジスタである場合について、詳細に説明する。
【００１５】
図３に示すように、基板ＳＵＢは、半導体基板ＢＳＵＢの上にエピタキシャル層ＥＰＩを形成したものである。半導体基板ＢＳＵＢは、例えばバルクのシリコン基板であり、第１導電型（本図に示す例では、ｎ＋型）を有している半導体基板ＢＳＵＢは、トランジスタのドレインＤＲＮとして機能する。エピタキシャル層ＥＰＩは、半導体基板ＢＳＵＢの上にエピタキシャル成長された半導体層（例えばシリコン層）であり、例えば半導体基板ＢＳＵＢよりも薄い第１導電型（例えばｎ−型）を有している。図１及び図２に示すように、基板ＳＵＢの平面形状は、例えば矩形である。
【００１６】
なお、エピタキシャル層ＥＰＩは、ＧａＮやＧａＡｌＮなどの化合物半導体であってもよい。
【００１７】
図３に示すように、エピタキシャル層ＥＰＩの表層には、第２導電型（例えばｐ型）のベース層ＢＳＥが形成されている。ベース層ＢＳＥは、例えばエピタキシャル層ＥＰＩにｐ型の不純物イオンを注入することにより、形成されている。エピタキシャル層ＥＰＩのうちベース層ＢＳＥが形成されていない部分は、ドレインＤＲＮのドリフト層ＤＲＴとして機能する。
【００１８】
エピタキシャル層ＥＰＩには、複数のトレンチＴＲＮが形成されている。複数のトレンチＴＲＮは互いに平行に延在している。トレンチＴＲＮはベース層ＢＳＥを貫通している。トレンチＴＲＮの内壁及び底面には、ゲート絶縁膜ＧＩＮＳが形成されている。そしてトレンチＴＲＮのうちゲート絶縁膜ＧＩＮＳが形成されていない部分には、ゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、例えばポリシリコンによって形成されている。ゲート電極ＧＥの上面は、絶縁膜ＣＩＮＳによって覆われている。絶縁膜ＣＩＮＳは、例えばゲート電極ＧＥを熱酸化することにより、形成されている。
【００１９】
また、エピタキシャル層ＥＰＩのうちトレンチＴＲＮの周囲に位置する領域には、第１導電型（例えばｎ＋型）のソースＳＯＵが形成されている。ソースＳＯＵは、ベース層ＢＳＥにｎ型の不純物を注入することにより形成されている。
【００２０】
そして、エピタキシャル層ＥＰＩの上には、ソースパッドＳＯＰは、例えばＡｌにより形成されており、ソースＳＯＵ及びベース層ＢＳＥの双方に接続している。また、半導体基板ＢＳＵＢ（ドレインＤＲＮ）のうちエピタキシャル層ＥＰＩが形成されていない面には、ドレイン電極ＤＲＥが形成されている。ドレイン電極ＤＲＥは、例えばＡｌによって形成されている。
【００２１】
そして、図１及び図２に示すように、平面視において、複数のトランジスタは、ゲート配線ＧＩＮＣで囲まれている。具体的には、ゲート配線ＧＩＮＣは基板ＳＵＢの縁に沿って形成されている。そして、ゲート配線ＧＩＮＣの一部が、ゲートパッドＧＥＰとなっている。
【００２２】
図４は、図１のＢ−Ｂ´断面図である。図４、図１、及び図２に示すように、ゲート配線ＧＩＮＣは、第１層ＩＮＣ１、第３層ＩＮＣ３、及び第２層ＩＮＣ２をこの順に積層した構造である。
【００２３】
図２に示すように、第１層ＩＮＣ１はゲート電極ＧＥと一体に形成されている。詳細には、第１層ＩＮＣ１は、基板ＳＵＢの縁に沿って形成されている。そして第１層ＩＮＣ１の中空部に、トレンチＴＲＮ及びゲート電極ＧＥが形成されている。トレンチＴＲＮ及びゲート電極ＧＥは、例えば基板ＳＵＢの一辺に平行に延在している。ただし、トレンチＴＲＮ及びゲート電極ＧＥは、第１層ＩＮＣ１の中空部に網目状に形成されていてもよい。
【００２４】
そして、図４に示すように、第１層ＩＮＣ１の上には層間絶縁膜ＩＮＳＬが形成されている。層間絶縁膜ＩＮＳＬは、基板ＳＵＢの上にも形成されている。層間絶縁膜ＩＮＳＬの上には、第２層ＩＮＣ２が形成されている。第２層ＩＮＣ２は、第１層ＩＮＣ１よりも抵抗が低い材料、例えばＡｌなどの金属材料によって形成されており、例えばソースパッドＳＯＰと同一工程で形成されている。また、第２層ＩＮＣ２の一部は、図１に示したゲートパッドＧＥＰとなっている。
【００２５】
そして第３層ＩＮＣ３は、層間絶縁膜ＩＮＳＬに埋め込まれている。層間絶縁膜ＩＮＳＬは、例えば酸化シリコン膜である。第３層ＩＮＣ３は、第１層ＩＮＣ１よりも抵抗が低い材料、例えばＷによって形成されており、第２層ＩＮＣ２と第１層ＩＮＣ１を接続するコンタクトを兼ねている。
【００２６】
詳細には、第２層ＩＮＣ２は、複数の配線から構成されている。これら複数の配線は電気的に並列に設けられており、かつ、互いに平行に延在している。各配線の幅は、第１層ＩＮＣ１の幅よりも狭い。そして、これら複数の配線のそれぞれは、複数のゲート電極ＧＥを、互いに並列にゲートパッドＧＥＰに接続している。そして、第３層ＩＮＣ３は、第２層ＩＮＣ２を構成する複数の配線のそれぞれに設けられている。
【００２７】
なお、ソースパッドＳＯＰのうちソースＳＯＵ及びベース層ＢＳＥに接続すべき部分は、層間絶縁膜ＩＮＳＬに設けられた開口内に埋め込まれている。
【００２８】
次に、半導体装置ＳＤの製造方法について説明する。まず、半導体基板ＢＳＵＢにエピタキシャル層ＥＰＩを形成する。
【００２９】
次いで、エピタキシャル層ＥＰＩ上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとしてエピタキシャル層ＥＰＩをエッチングする。これにより、エピタキシャル層ＥＰＩには複数のトレンチＴＲＮが形成される。その後、マスクパターンを除去する。
【００３０】
次いで、エピタキシャル層ＥＰＩを熱酸化する。これにより、トレンチＴＲＮの内壁にはゲート絶縁膜ＧＩＮＳが形成される。この工程において、トレンチＴＲＮの底面にも熱酸化膜が形成される。なお、ゲート絶縁膜ＧＩＮＳを形成する工程とは別に、トレンチＴＲＮの側面の底部及び底面を熱酸化する工程を行い、これらに位置する熱酸化膜をゲート絶縁膜ＧＩＮＳよりも厚くしてもよい。
【００３１】
次いで、エピタキシャル層ＥＰＩ上及びトレンチＴＲＮ内に導電膜（例えばポリシリコン膜）を形成する。次いで、この導電膜上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして導電膜をエッチングする。これにより、ゲート電極ＧＥ及びゲート配線ＧＩＮＣの第１層ＩＮＣ１が形成される。その後、マスクパターンを除去する。
【００３２】
次いで、エピタキシャル層ＥＰＩに不純物イオンを注入することにより、ベース層ＢＳＥを形成する。さらに、エピタキシャル層ＥＰＩにマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして、エピタキシャル層ＥＰＩに不純物イオンを注入する。これにより、ベース層ＢＳＥ内にソースＳＯＵが形成される。
【００３３】
なおトレンチＴＲＮを形成する前に、ベース層ＢＳＥ及びソースＳＯＵが形成されてもよい。
【００３４】
次いで、エピタキシャル層ＥＰＩ上に層間絶縁膜ＩＮＳＬを形成する。次いで、層間絶縁膜ＩＮＳＬ上にマスクパターンを形成し、このマスクパターンをマスクとして層間絶縁膜ＩＮＳＬをエッチングする。これにより、層間絶縁膜ＩＮＳＬには、ゲート絶縁膜ＧＩＮＳの第３層ＩＮＣ３を埋め込むための開口パターン、及び、ソースパッドＳＯＰをソースＳＯＵ及びベース層ＢＳＥに接続するための開口パターンが形成される。
【００３５】
次いで、層間絶縁膜ＩＮＳＬ及び層間絶縁膜ＩＮＳＬの開口内に金属膜（例えばＷ膜）を形成し、この金属膜を選択的に除去する。これにより、ゲート配線ＧＩＮＣの第３層ＩＮＣ３が形成される。
【００３６】
次いで、層間絶縁膜ＩＮＳＬ上及び層間絶縁膜ＩＮＳＬの開口内に金属膜（例えばＡｌ膜）を形成し、この金属膜を選択的に除去する。これにより、ゲート配線ＧＩＮＣの第２層ＩＮＣ２、ソースパッドＳＯＰ、及びゲートパッドＧＥＰが形成される。
【００３７】
その後、半導体基板ＢＳＵＢにドレイン電極ＤＲＥを形成する。
【００３８】
このような構成において、ゲート電極ＧＥのリンギングを抑制しつつ、トランジスタの応答特性を維持するためには、ゲートパッドＧＥＰと複数のゲート電極ＧＥの間の抵抗値を適切な値に設定する必要がある。この値は、トランジスタの寸法及び構成、ならびに入力される駆動信号の周波数等によって変化する。
【００３９】
本実施形態では、図１及び図５に示すように、第２層ＩＮＣ２を構成している配線の本数を増減させることにより、ゲートパッドＧＥＰと複数のゲート電極ＧＥの間の抵抗値（すなわちゲート配線ＧＩＮＣの抵抗値）を所望の値に設定することができる。
【００４０】
図１２は、図１に示した半導体装置ＳＤの等価回路図の一例である。半導体装置ＳＤは複数のトランジスタを互いに並列に接続した構成を有している。そして、半導体装置ＳＤにおいて、ゲートパッドＧＥＰから遠いトランジスタのゲート電極ＧＥとゲートパッドＧＥＰの間の抵抗は、ゲートパッドＧＥＰに近いトランジスタのゲート電極ＧＥとゲートパッドＧＥＰの間の抵抗よりも大きくなっている。このようにすると、各トランジスタごとにCR遅延を変えることができる。そして、ゲートパッドＧＥＰに近い側から順にトランジスタに遅延が発生し、その結果、スイッチング全体のdv/dtを緩やかにすることができる。これにより、トランジスタが高い周波数でオンオフしてもリンギングは生じにくくなる。従って、半導体装置ＳＤからノイズが発生することを抑制できる。
【００４１】
特に本実施形態のように、第２層ＩＮＣ２及び第３層ＩＮＣ３が第１層ＩＮＣ１よりも抵抗が低い材料で形成されている場合、第２層ＩＮＣ２を構成している配線の本数及び第３層ＩＮＣ３の数によって、ゲート配線ＧＩＮＣの抵抗値は大きく変わる。従って、ゲート配線ＧＩＮＣの抵抗値を所望の値に設定しやすくなる。この様に、本実施形態ではゲート抵抗の値を簡単に調整でき、リンギング防止と、貫通電流を防止するデットタイム期間の最適設計が容易にできる。
【００４２】
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置ＳＤの平面図であり、第１の実施形態における図１に対応している。本図に示す半導体装置ＳＤは、ゲート配線ＧＩＮＣが基板ＳＵＢの縁の一部に設けられていない点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４３】
詳細には、ゲート配線ＧＩＮＣは、半導体装置ＳＤの周縁のうち、複数のゲート電極ＧＥのうちゲートパッドＧＥＰから最も離れているゲート電極ＧＥの両端のそれぞれまで延在しているが、この両端の間の少なくとも一部には設けられていない。
【００４４】
例えば図６に示す例では、半導体装置ＳＤの平面形状は矩形である。複数のゲート電極ＧＥは、半導体装置ＳＤの短辺に平行な方向に延在している。そしてゲート配線ＧＩＮＣは、ゲート電極ＧＥを取り囲むように半導体装置ＳＤの１つの短辺及び２つの長辺に沿って設けられているが、残りの１つの短辺に沿う部分には形成されていない。そして、ゲート配線ＧＩＮＣのうち短辺に位置する部分に、ゲートパッドＧＥＰが設けられている。
【００４５】
本実施形態によっても、第１の実施形態と同様の効果が得られる。
【００４６】
（第３の実施形態）
図７は、第３の実施形態に係る半導体装置ＳＤの平面図であり、第１の実施形態における図１に対応している。図８は、図７のＣ−Ｃ´断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。本図は、第１の実施形態と同様の場合を示している。なお、図７のＢ−Ｂ´断面は、図４に示した通りである。
【００４７】
まず、ゲート配線ＧＩＮＣは、第１ゲート配線ＧＩＮＣ１及び第２ゲート配線ＧＩＮＣ２を有している。第１ゲート配線ＧＩＮＣ１は、ゲート配線ＧＩＮＣのうち複数のゲート電極ＧＥそれぞれに接続している部分である。第２ゲート配線ＧＩＮＣ２は、第１ゲート配線ＧＩＮＣ１とゲートパッドＧＥＰを接続している。そして、第１ゲート配線ＧＩＮＣ１の単位長さあたりの抵抗値は、第２ゲート配線ＧＩＮＣ２の単位長さあたりの抵抗値よりも大きい。
【００４８】
具体的には、第２ゲート配線ＧＩＮＣ２は、第１層ＩＮＣ１、第３層ＩＮＣ３、及び第２層ＩＮＣ２を積層した構成を有している。これに対し、第１ゲート配線ＧＩＮＣ１は、第１層ＩＮＣ１及び第３層ＩＮＣ３を積層した構成を有している。言い換えると、第２ゲート配線ＧＩＮＣ２は、第１層ＩＮＣ１及び第２層ＩＮＣ２を積層した構成を有しているのに対して、第１ゲート配線ＧＩＮＣ１は、第１層ＩＮＣ１を有しているが第２層ＩＮＣ２を有していない。
【００４９】
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、第１ゲート配線ＧＩＮＣ１の単位長さあたりの抵抗値は、第２ゲート配線ＧＩＮＣ２の単位長さ当たりの抵抗値よりも大きい。このため、ゲート配線ＧＩＮＣ全体の抵抗を抑えつつ、リンギングの発生を抑制できる。
【００５０】
また、本実施液体では、第１ゲート配線ＧＩＮＣ１から第２層ＩＮＣ２を取り除くことにより、第１ゲート配線ＧＩＮＣ１の単位長さあたりの抵抗値を第２ゲート配線ＧＩＮＣ２の単位長さ当たりの抵抗値よりも大きくしている。このため、半導体装置ＳＤの製造コストは増加しない。
【００５１】
（第４の実施形態）
図９は、第４の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第３の実施形態における図７に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第３の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５２】
まず、ゲート配線ＧＩＮＣの複数の第２層ＩＮＣ２は、全て、複数のゲート電極ＧＥを取り囲むように環状に形成されている。ただし、第１ゲート配線ＧＩＮＣ１において、少なくとも一部の第２層ＩＮＣ２の下方には、第３層ＩＮＣ３は形成されていない。このため、第１ゲート配線ＧＩＮＣ１において、一部の第２層ＩＮＣ２は第１層ＩＮＣ１に接続していないため、第１ゲート配線ＧＩＮＣ１の単位長さあたりの抵抗値は、第２ゲート配線ＧＩＮＣ２の単位長さあたりの抵抗値よりも大きくなる。
【００５３】
従って、本実施形態によっても、第３の実施形態と同様の効果が得られる。
【００５４】
（第５の実施形態）
図１０は、第５の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第３の実施形態における図７に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第３の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５５】
まず、第１ゲート配線ＧＩＮＣ１は第２層ＩＮＣ２を有している。そして、第１ゲート配線ＧＩＮＣ１における第２層ＩＮＣ２の本数及び第３層ＩＮＣ３の本数は、第２ゲート配線ＧＩＮＣ２における第２層ＩＮＣ２の本数及び第３層ＩＮＣ３の本数よりも少なくなっている。なお、第１ゲート配線ＧＩＮＣ１における第２層ＩＮＣ２の幅は、第２ゲート配線ＧＩＮＣ２における第２層ＩＮＣ２の幅とほぼ等しい。このため、第２ゲート配線ＧＩＮＣ２における第２層ＩＮＣ２の幅の合計値は、第１層ＩＮＣ１における第２層ＩＮＣ２の幅の合計値よりも小さくなっている。
【００５６】
このため、本実施形態においても、第１ゲート配線ＧＩＮＣ１の単位長さあたりの抵抗値を第２ゲート配線ＧＩＮＣ２の単位長さ当たりの抵抗値よりも大きい。従って、第３の実施形態と同様の効果が得られる。
【００５７】
また、第１ゲート配線ＧＩＮＣ１における第２層ＩＮＣ２の幅は、第２ゲート配線ＧＩＮＣ２における第２層ＩＮＣ２の幅とほぼ等しくしたうえで、第２層ＩＮＣ２の数を変えることにより、ゲート配線ＧＩＮＣの抵抗を変えている。従って、第２層ＩＮＣ２を一つの配線で形成する場合と比較して、第２層ＩＮＣ２をパターニングするときに第２層ＩＮＣ２の幅にばらつきが生じることを抑制できる。
【００５８】
（第６の実施形態）
図１１は、第６の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第５の実施形態における図１０に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第５の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５９】
まず、ゲート配線ＧＩＮＣの第２層ＩＮＣ２は一つの配線で形成されている。そして、第２ゲート配線ＧＩＮＣ２における第２層ＩＮＣ２の幅は一定であるが、第１ゲート配線ＧＩＮＣ１における第２層ＩＮＣ２の幅は、ゲートパッドＧＥＰから離れるに従って細くなっている。このため、第１ゲート配線ＧＩＮＣ１の単位長さあたりの抵抗値は、ゲートパッドＧＥＰから離れるに従って大きくなっている。そして、ゲート配線ＧＩＮＣのうち第２ゲート配線ＧＩＮＣ２とは逆側に位置する部分において、第２層ＩＮＣ２の幅は最も狭くなっている。
【００６０】
本実施形態によっても、第１ゲート配線ＧＩＮＣ１の単位長さあたりの抵抗値を第２ゲート配線ＧＩＮＣ２の単位長さ当たりの抵抗値よりも大きい。従って、第３の実施形態と同様の効果が得られる。また、第１ゲート配線ＧＩＮＣ１の単位長さあたりの抵抗値は、ゲートパッドＧＥＰから離れるに従って大きくなっている。従って、さらにリンギングが発生することを抑制できる。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば半導体装置ＳＤが有する複数のトランジスタは、縦型トランジスタである必要は無く、プレーナー型のトランジスタであってもよい。
【符号の説明】
【００６２】
ＢＳＥ ベース層
ＢＳＵＢ 半導体基板
ＣＩＮＳ 絶縁膜
ＤＲＥ ドレイン電極
ＤＲＮ ドレイン
ＤＲＴ ドリフト層
ＥＰＩ エピタキシャル層
ＧＥ ゲート電極
ＧＥＰ ゲートパッド
ＧＩＮＣ ゲート配線
ＧＩＮＣ１ 第１ゲート配線
ＧＩＮＣ２ 第２ゲート配線
ＧＩＮＳ ゲート絶縁膜
ＩＮＣ１ 第１層
ＩＮＣ２ 第２層
ＩＮＣ３ 第３層
ＩＮＳＬ 層間絶縁膜
ＳＤ 半導体装置
ＳＯＰ ソースパッド
ＳＯＵ ソース
ＳＵＢ 基板
ＴＲＮ トレンチ
【図１】
0006310801.tif 000002
【図２】
0006310801.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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