(57)【特許請求の範囲】
【請求項１】
アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法であって、前記アンチヒューズ型ワンタイムプログラマブルメモリセルは、第１の制御トランジスタと、第１のアンチヒューズトランジスタとを備え、前記第１の制御トランジスタは、ゲート端子と、第１のドレイン／ソース端子と、第２のドレイン／ソース端子とを備え、前記第１のアンチヒューズトランジスタは、ゲート端子と、第１のドレイン／ソース端子とを備え、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子は、前記第１の制御トランジスタの前記第２のドレイン／ソース端子と接続されており、前記方法は、
（ａ）前記第１のアンチヒューズトランジスタの前記ゲート端子に第１のプログラム電圧を与え、前記第１の制御トランジスタをオンにするステップであって、第１のビット線電圧が前記第１の制御トランジスタの前記第１のドレイン／ソース端子から前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子へと伝送され、前記第１のビット線電圧は前記第１のプログラム電圧よりも高く、負の極性を有する第１の電圧ストレスが前記第１のアンチヒューズトランジスタのゲート酸化層に亘る領域に与えられ、前記第１のアンチヒューズトランジスタの前記ゲート端子と、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子との間に微弱経路が形成されるステップと、
（ｂ）前記第１のアンチヒューズトランジスタの前記ゲート端子に第２のプログラム電圧を与え、前記第１の制御トランジスタをオンにするステップであって、第２のビット線電圧が前記第１の制御トランジスタの前記第１のドレイン／ソース端子から前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子へと伝送され、前記第２のプログラム電圧は前記第２のビット線電圧よりも高く、正の極性を有する第２の電圧ストレスが前記第１のアンチヒューズトランジスタの前記ゲート酸化層に亘る領域に与えられ、前記微弱経路に沿ってプログラム電流が生成され、それによって、前記第１のアンチヒューズトランジスタの前記ゲート酸化層が破断されるステップと
を含み、
前記第１の制御トランジスタおよび前記第１のアンチヒューズトランジスタはＮ型トランジスタであり、前記第１のビット線電圧は前記第２のビット線電圧よりも高い、
方法。
【請求項２】
前記第１の制御トランジスタの前記ゲート端子に第１の制御電圧が与えられ、それによって、前記第１の制御トランジスタがオンにされる、請求項１に記載の方法。
【請求項３】
前記ステップ（ａ）において、第１の方向における微弱電流がさらに生成され、前記微弱電流は前記微弱経路に沿って流れ、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子から、前記第１のアンチヒューズトランジスタの前記ゲート端子へと流れる、請求項１に記載の方法。
【請求項４】
前記ステップ（ｂ）において、前記プログラム電流は前記微弱経路に沿って第２の方向に流れ、前記第１のアンチヒューズトランジスタの前記ゲート端子から、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子へと流れる、請求項３に記載の方法。
【請求項５】
前記第１の制御トランジスタの前記第１のドレイン／ソース端子はビット線と接続されており、前記第１の制御トランジスタの前記ゲート端子はワード線と接続されており、前記第１のアンチヒューズトランジスタの前記ゲート端子は第１のアンチヒューズ制御線と接続されている、請求項１に記載の方法。
【請求項６】
前記アンチヒューズ型ワンタイムプログラマブルメモリセルは、
第２の制御トランジスタであって、前記第２の制御トランジスタでの第１のドレイン／ソース端子はビット線と接続されており、前記第２の制御トランジスタのゲート端子はワード線と接続されている、第２の制御トランジスタと、
前記第１の制御トランジスタであって、前記第１の制御トランジスタの前記ゲート端子は選択線と接続されており、前記第１の制御トランジスタの前記第１のドレイン／ソース端子は前記第２の制御トランジスタの第２のドレイン／ソース端子と接続されている、前記第１の制御トランジスタと、
前記第１のアンチヒューズトランジスタであって、前記第１のアンチヒューズトランジスタの前記ゲート端子は第１のアンチヒューズ制御線と接続されており、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子は前記第１の制御トランジスタの前記第２のドレイン／ソース端子と接続されている、前記第１のアンチヒューズトランジスタと
を備える、請求項１に記載の方法。
【請求項７】
前記第１の制御トランジスタの前記第１のドレイン／ソース端子はビット線と接続されており、前記第１の制御トランジスタの前記ゲート端子はワード線と接続されており、前記第１のアンチヒューズトランジスタの前記ゲート端子は第１のアンチヒューズ制御線と接続されており、前記第１のアンチヒューズトランジスタの前記第１のドレイン／ソース端子と、前記第１のアンチヒューズトランジスタの第２のドレイン／ソース端子とは互いに接続されている、請求項１に記載の方法。
【請求項８】
前記アンチヒューズ型ワンタイムプログラマブルメモリセルは、
前記第１の制御トランジスタと、
前記第１のアンチヒューズトランジスタと、
第２のアンチヒューズトランジスタであって、前記第２のアンチヒューズトランジスタのゲート端子は第２のアンチヒューズ制御線と接続されており、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は、前記第１の制御トランジスタの前記第２のドレイン／ソース端子と接続されており、前記第２のアンチヒューズトランジスタの前記第１のドレイン／ソース端子と、前記第２のアンチヒューズトランジスタの第２のドレイン／ソース端子とは互いに接続されている、第２のアンチヒューズトランジスタと
を備える、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルをプログラムするための方法に関し、より詳細には、アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法に関する。
【背景技術】
【０００２】
周知であるように、不揮発性メモリは、電力の供給が遮断された後も、継続的にデータを保持することが可能である。一般的に、不揮発性メモリが工場を出た後、ユーザは、データを不揮発性メモリ内に記録するために不揮発性メモリをプログラムすることができる。
【０００３】
不揮発性メモリがプログラムされる回数に従って、不揮発性メモリは、マルチタイムプログラマブルメモリ（ＭＴＰメモリとしても参照される）、ワンタイムプログラマブルメモリ（ＯＴＰメモリとしても参照される）およびマスク読み出し専用メモリ（マスクＲＯＭとしても参照される）に分類することができる。
【０００４】
一般的に、ＭＴＰメモリは、多数回プログラムすることができ、ＭＴＰメモリの記憶されているデータは、多数回修正することができる。逆に、ＯＴＰメモリは、１回しかプログラムすることができない。ＯＴＰメモリがプログラムされた後、記憶されているデータは修正することができない。その上、マスクＲＯＭが工場を出た後、すべての記憶されているデータはその中にすでに記録されている。ユーザはマスクＲＯＭから記録されているデータを読み出すことしかできず、マスクＲＯＭをプログラムすることは不可能である。
【０００５】
その上、その特性に応じて、ＯＴＰメモリは、２つの型、すなわち、ヒューズ型ＯＴＰメモリおよびアンチヒューズ型ＯＴＰメモリに分類することができる。ヒューズ型ＯＴＰメモリのメモリセルがプログラムされる前は、メモリセルは、低抵抗記憶状態を有する。ヒューズ型ＯＴＰメモリのメモリセルがプログラムされた後、メモリセルは、高抵抗記憶状態を有する。
【０００６】
他方、アンチヒューズ型ＯＴＰメモリのメモリセルは、プログラムされる前は高抵抗記憶状態を有し、アンチヒューズ型ＯＴＰメモリのメモリセルは、プログラムされた後は低抵抗記憶状態を有する。たとえば、米国特許第７，１８７，２２８号明細書および米国特許第７，８８５，１１７号明細書は、アンチヒューズ型ＯＴＰメモリをプログラムする方法を開示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，１８７，２２８号明細書
【特許文献２】米国特許第７，８８５，１１７号明細書
【発明の概要】
【０００８】
本発明の一実施形態は、アンチヒューズ型ワンタイムプログラマブルメモリセルをプログラムするための方法を提供する。アンチヒューズ型ワンタイムプログラマブルメモリセルは、第１の制御トランジスタと、第１のアンチヒューズトランジスタとを含む。第１の制御トランジスタは、ゲート端子と、第１のドレイン／ソース端子と、第２のドレイン／ソース端子とを含む。第１のアンチヒューズトランジスタは、ゲート端子と、第１のドレイン／ソース端子とを含む。第１のアンチヒューズトランジスタの第１のドレイン／ソース端子は、第１の制御トランジスタの第２のドレイン／ソース端子と接続されている。方法は、以下のステップを含む。ステップ（ａ）において、第１のプログラム電圧が第１のアンチヒューズトランジスタのゲート端子に与えられ、第１の制御トランジスタがオンにされる。第１のビット線電圧が、第１の制御トランジスタの第１のドレイン／ソース端子から第１のアンチヒューズトランジスタの第１のドレイン／ソース端子へと伝送される。第１の極性を有する第１の電圧ストレスが、第１のアンチヒューズトランジスタのゲート酸化層に与えられる。第１のアンチヒューズトランジスタのゲート端子と、第１のアンチヒューズトランジスタの第１のドレイン／ソース端子との間に微弱経路が形成される。ステップ（ｂ）において、第２のプログラム電圧が第１のアンチヒューズトランジスタのゲート端子に与えられ、第１の制御トランジスタがオンにされる。第２のビット線電圧が、第１の制御トランジスタの第１のドレイン／ソース端子から第１のアンチヒューズトランジスタの第１のドレイン／ソース端子へと伝送される。第２の極性を有する第２の電圧ストレスが、第１のアンチヒューズトランジスタのゲート酸化層に与えられる。プログラム電流が、微弱経路に沿って生成される。その結果として、第１のアンチヒューズトランジスタのゲート酸化層が破断される。
【０００９】
添付の図面とともに取り上げられるときに本発明の実施形態の以下の詳細な説明を読めば、本発明の多数の目的、特徴および利点が容易に諒解されよう。しかしながら、本明細書において利用されている図面は説明を目的としたものであり、限定として考えられるべきではない。
【００１０】
本発明の上記の目的および利点は、当業者には、以下の詳細な説明および添付の図面を検討した後に、より容易に諒解されるようになるであろう。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の一実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの概略断面図である。
【００１２】
【図１Ｂ】本発明の実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。
【００１３】
【図２Ａ】本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を示す概略図である。
【図２Ｂ】本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を示す概略図である。
【図２Ｃ】本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を示す概略図である。
【図２Ｄ】本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を示す概略図である。
【００１４】
【図３Ａ】アンチヒューズトランジスタのゲート酸化層の複数の異なる破断位置のうちの１つを示す概略図である。
【図３Ｂ】アンチヒューズトランジスタのゲート酸化層の複数の異なる破断位置のうちの１つを示す概略図である。
【図３Ｃ】アンチヒューズトランジスタのゲート酸化層の複数の異なる破断位置のうちの１つを示す概略図である。
【００１５】
【図３Ｄ】第１の記憶状態にあるＯＴＰメモリセルの数と読み出し電流との間の関係を示すグラフ図である。
【００１６】
【図４Ａ】プログラムサイクルの第１の段階における、ＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
【００１７】
【図４Ｂ】プログラムサイクルの第２の段階における、ＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
【００１８】
【図４Ｃ】プログラムサイクルが２つの段階に分割されている、第１の記憶状態にあるＯＴＰメモリセルの数と読み出し電流との間の関係を示すグラフ図である。
【００１９】
【図５】本発明のＯＴＰメモリセルを有するメモリアレイの等価な概略回路図である。
【００２０】
【図６Ａ】プログラムサイクルの第１の段階における、図５のメモリアレイのＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
【００２１】
【図６Ｂ】プログラムサイクルの第２の段階における、図５のメモリアレイのＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
【００２２】
【図７Ａ】本発明の別の実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。
【００２３】
【図７Ｂ】プログラムサイクルの第１の段階における、ＯＴＰメモリセル図７Ａを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
【００２４】
【図７Ｃ】プログラムサイクルの第２の段階における、ＯＴＰメモリセル図７Ａを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
【００２５】
【図８Ａ】本発明のさらなる実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。
【００２６】
【図８Ｂ】プログラムサイクルの第１の段階における、ＯＴＰメモリセル図８Ａを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
【００２７】
【図８Ｃ】プログラムサイクルの第２の段階における、ＯＴＰメモリセル図８Ａを第１の記憶状態へとプログラムするための関連電圧信号を示す概略図である。
【００２８】
【図９】図８ＡのＯＴＰメモリセルの変形例を示す概略回路図である。
【発明を実施するための形態】
【００２９】
図１Ａは、本発明の一実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの概略断面図である。図１Ｂは、本発明の実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。簡潔にするために、アンチヒューズ型ワンタイムプログラマブルメモリセルはまた、ＯＴＰメモリセルとしても参照される。
【００３０】
図１Ａに示すように、ＯＴＰメモリセル１０は、Ｐウェル領域ＰＷ内に構築される。第１のドープ領域１１、第２のドープ領域１２および第３のドープ領域１３が、Ｐウェル領域ＰＷの上面の下に形成される。第１のドープ領域１１は、ビット線ＢＬと接続されている。
【００３１】
第１のゲート構造１６が、Ｐウェル領域ＰＷの上面上に形成され、第１のドープ領域１１と第２のドープ領域１２との間の領域の上に配置される。第２のゲート構造１９が、Ｐウェル領域ＰＷの上面上に形成され、第２のドープ領域１２と第３のドープ領域１３との間の領域の上に配置される。第１のゲート構造１６は、第１のゲート酸化層１４と、第１のゲート１５とを備える。第１のゲート１５は、ワード線ＷＬと接続されている。第２のゲート構造１９は、第２のゲート酸化層１７と、第２のゲート１８とを備える。第２のゲート１８は、アンチヒューズ制御線ＡＦと接続されている。
【００３２】
第１のドープ領域１１、第２のドープ領域１２および第１のゲート構造１６は協働して、制御トランジスタＴｃとして形成される。第２のドープ領域１２、第３のドープ領域１３および第２のゲート構造１９は協働して、アンチヒューズトランジスタＴａｆとして形成される。
【００３３】
図１Ｂを参照されたい。制御トランジスタＴｃの第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。制御トランジスタＴｃのゲート端子は、ワード線ＷＬと接続されている。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子は、制御トランジスタＴｃの第２のドレイン／ソース端子と接続されている。アンチヒューズトランジスタＴａｆのゲート端子は、アンチヒューズ制御線ＡＦと接続されている。
【００３４】
図２Ａ〜図２Ｄは、本発明の実施形態による、ＯＴＰメモリセルをプログラムし、および、読み出すための関連電圧信号を概略的に示す。
【００３５】
図２Ａを参照されたい。ＯＴＰメモリセルを第１の記憶状態へとプログラムするために、接地電圧（たとえば、０Ｖ）がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐがアンチヒューズ制御線ＡＦに与えられる。一実施形態において、制御電圧Ｖｄｄの大きさは０．７５Ｖから３．６Ｖの間の範囲内にあり、プログラム電圧Ｖｐは４Ｖから１１Ｖの間の範囲内にある。
【００３６】
制御電圧Ｖｄｄがワード線ＷＬに与えられ、接地電圧（たとえば、０Ｖ）がビット線ＢＬに与えられるため、制御トランジスタＴｃはオンにされる。その間、接地電圧（たとえば、０Ｖ）は、制御トランジスタＴｃを通じてアンチヒューズトランジスタＴａｆに伝送される。加えて、プログラム電圧Ｖｐの電圧ストレスが、アンチヒューズトランジスタＴａｆのゲート酸化層に印加される。プログラム電圧ＶｐはアンチヒューズトランジスタＴａｆの耐電圧範囲を超えるため、プログラム電流ＩｐがアンチヒューズトランジスタＴａｆから出力される。プログラム電流Ｉｐは、制御トランジスタＴｃを通じてビット線ＢＬへと流れる。
【００３７】
その上、プログラム電流Ｉｐに起因して、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。破断したゲート酸化層は、低抵抗値を有する抵抗器として考えることができる。言い換えれば、制御トランジスタＴｃと接続されているアンチヒューズトランジスタＴａｆは、低抵抗抵抗器として考えられる。この状況下において、ＯＴＰメモリセル１０は第１の記憶状態にある。
【００３８】
図２Ｂを参照されたい。ＯＴＰメモリセル１０を第２の記憶状態へとプログラムするために、制御電圧Ｖｄｄがビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐがアンチヒューズ制御線ＡＦに与えられる。
【００３９】
制御電圧Ｖｄｄがワード線ＷＬおよびビット線ＢＬに与えられるため、制御トランジスタＴｃはオフにされる。制御トランジスタＴｃがオフにされるため、アンチヒューズトランジスタＴａｆのゲート酸化層は破断されない。破断されていないゲート酸化層は、数メガオームの高抵抗値を有する抵抗器として考えることができる。
【００４０】
ゲート酸化層は破断されないため、ＯＴＰメモリセル１０はプログラム電流を生成しない。言い換えれば、制御トランジスタＴｃと接続されているアンチヒューズトランジスタＴａｆは、高抵抗抵抗器として考えられる。この状況下において、ＯＴＰメモリセル１０は第２の記憶状態にある。
【００４１】
読み出しサイクルの間、接地電圧（たとえば、０Ｖ）がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒｅａｄがアンチヒューズ制御線ＡＦに与えられる。ビット線ＢＬを通じて流れる読み出し電流の大きさに従って、ＯＴＰメモリセル１０は、第１の記憶状態または第２の記憶状態を有するものとして検証される。一実施形態において、読み出し電圧Ｖｒｅａｄの大きさは、０．７５Ｖから３．６Ｖの間の範囲内にある。
【００４２】
図２Ｃを参照されたい。この状況下において、ＯＴＰメモリセル１０は第１の記憶状態にある。制御電圧Ｖｄｄに応答して制御トランジスタＴｃがオンにされると、アンチヒューズトランジスタＴａｆは、読み出し電圧Ｖｒｅａｄに応答して読み出し電流Ｉｒを生成する。読み出し電流Ｉｒは、制御トランジスタＴｃを通じてビット線ＢＬへと流れ、読み出し電流Ｉｒの大きさは数マイクロアンペア（μＡ）である。
【００４３】
図２Ｄを参照されたい。この状況下において、ＯＴＰメモリセル１０は第２の記憶状態にある。制御電圧Ｖｄｄに応答して制御トランジスタＴｃがオンにされると、アンチヒューズトランジスタＴａｆは、読み出し電圧Ｖｒｅａｄに応答して読み出し電流Ｉｒを生成する。ビット線ＢＬを通じて流れる読み出し電流Ｉｒの大きさはほぼゼロである（または、１μＡよりもはるかに小さい）。
【００４４】
言い換えれば、読み出しサイクルの間、ＯＴＰメモリセル１０は、ビット線ＢＬを通じて流れる読み出し電流の大きさに従って、第１の記憶状態または第２の記憶状態を有するものとして判定される。
【００４５】
しかしながら、プロセス変動に起因して、いくつかの問題が発生する。たとえば、プログラム電圧Ｖｐの電圧ストレスがアンチヒューズトランジスタＴａｆのゲート酸化層に印加されるとき、ゲート酸化層の破断位置はいくらか異なる。その結果として、読み出し電流Ｉｒの大きさは異なる。
【００４６】
図３Ａ〜図３Ｃは、アンチヒューズトランジスタのゲート酸化層の複数の異なる破断位置を概略的に示す。
【００４７】
図３Ａを参照されたい。プログラム動作が完了した後、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に位置する。この状況下において、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の抵抗器は、最低の抵抗を有する。その結果として、読み出し電流Ｉｒは、読み出しサイクルの間、最大の電流値を有する。
【００４８】
プロセス変動に起因して、図３Ｂに示すようなゲート酸化層の破断位置、および、図３Ｃに示すようなゲート酸化層の破断位置の可能性がある。図３Ｂに示すものとしては、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆのチャネルとの間に位置する。図３Ｃに示すものとしては、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子との間に位置する。
【００４９】
図３Ｂの状況または図３Ｃの状況が発生する場合、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の抵抗器は、より高い抵抗を有する。その結果として、読み出し電流Ｉｒは、読み出しサイクルの間、より小さい電流値を有する。読み出し電流Ｉｒが小さすぎる場合、ＯＴＰメモリセルは、第２の記憶状態にあると誤って判定される可能性がある。
【００５０】
図３Ｄは、第１の記憶状態にあるＯＴＰメモリセルの数と読み出し電流との間の関係を示すグラフである。ＯＴＰメモリセルが第１の記憶状態へとプログラムされた後、少量のＯＴＰメモリセルが依然として、より小さい読み出し電流を有する。たとえば、点線フレームＩによって囲まれているＯＴＰメモリセルの読み出し電流Ｉｒは、５μＡよりも小さい。これらのＯＴＰメモリセルは、第２の記憶状態として誤って判定される可能性がある。
【００５１】
上記で言及したように、点線フレームＩによって囲まれているＯＴＰメモリセルの読み出し電流Ｉｒは、非常に小さい。その理由は、プログラムサイクル中のアンチヒューズトランジスタＴａｆのゲート酸化層の破断位置が最適でないことであり得る。
【００５２】
上記の欠点を解決するために、本発明は、ＯＴＰメモリセルをプログラムするための新規の方法を提供する。プログラムサイクルの間、ＯＴＰメモリセルは、２段階において第１の記憶状態へとプログラムされる。プログラムサイクルの第１の段階において、第１の極性を有する電圧ストレスが、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の領域に与えられる。その結果として、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に微弱経路が形成される。言い換えれば、上記の第１の段階のバイアス条件下において、微弱経路を形成するために、アンチヒューズＴａｆのゲート酸化層内に局所的な酸化物損傷領域が生成される。加えて、第１の方向における微弱電流が、微弱経路内に生成される。第１の方向における微弱電流は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
【００５３】
プログラムサイクルの第２の段階において、第２の極性を有する電圧ストレスが、アンチヒューズトランジスタＴａｆのゲート酸化層にかかる領域に与えられる。その結果として、第２の方向におけるプログラム電流が生成される。プログラムサイクルの第１の段階の間に微弱経路が予め確立されているため、第２の方向におけるプログラム電流は、微弱経路に沿って流れ、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。
【００５４】
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に位置することが確認される。
【００５５】
図４Ａはプログラムサイクルの第１の段階における、ＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。たとえば、アンチヒューズトランジスタＴａｆの公称電圧は１．５Ｖである。プログラムサイクルの第１の段階において、ビット線電圧Ｖｂ１がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐ１がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、制御電圧Ｖｄｄは３Ｖであり、ビット線電圧Ｖｂ１は２Ｖであり、プログラム電圧Ｖｐ１は０Ｖである。すなわち、ビット線電圧Ｖｂ１はプログラム電圧Ｖｐ１よりも高い。
【００５６】
制御トランジスタＴｃがオンにされるため、ビット線電圧Ｖｂ１（２Ｖ）が、制御トランジスタＴｃの第１のドレイン／ソース端子から制御トランジスタＴｃを通じてアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。その結果として、アンチヒューズトランジスタＴａｆのゲート端子における電圧は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子における電圧よりも低くなる。その間、アンチヒューズトランジスタＴａｆはオフにされ、したがって、チャネルは形成され得ない。この状況下において、負の極性を有する電圧ストレス（−２Ｖ）が、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の領域に与えられる。
【００５７】
負の極性を有するこの電圧ストレス（−２Ｖ）はアンチヒューズトランジスタＴａｆの公称電圧（たとえば、１．５Ｖ）をわずかに超えるため、アンチヒューズトランジスタＴａｆのゲート酸化層は破断されない。しかしながら、バンド間ホットホール注入効果および微弱エッジトンネル効果のために、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に微弱経路が形成される。加えて、第１の方向における微弱電流ｉｗが、微弱経路を通じて流れる。第１の方向における微弱電流ｉｗは、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
【００５８】
図４Ｂはプログラムサイクルの第２の段階における、ＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第２の段階において、ビット線電圧Ｖｂ２がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐ２がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、ビット線電圧Ｖｂ２は０Ｖであり、プログラム電圧Ｖｐ２は８Ｖである。すなわち、プログラム電圧Ｖｐ２はビット線電圧Ｖｂ１よりも高く、ビット線電圧Ｖｂ１はビット線電圧Ｖｂ２よりも高い。
【００５９】
制御トランジスタＴｃがオンにされるため、ビット線電圧Ｖｂ２（たとえば、０Ｖ）が、制御トランジスタＴｃの第１のドレイン／ソース端子から制御トランジスタＴｃを通じてアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。その結果として、アンチヒューズトランジスタＴａｆのゲート端子における電圧は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子における電圧よりも高くなる。この状況下において、正の極性を有する電圧ストレス（＋８Ｖ）が、アンチヒューズトランジスタＴａｆのゲート酸化層にかかる領域に与えられる。
【００６０】
正の極性を有する電圧ストレス（＋８Ｖ）はアンチヒューズトランジスタＴａｆの耐電圧を大きく超えるため、より大きいプログラム電流Ｉｐが生成される。プログラム電流Ｉｐは、予め確立されている微弱経路に沿って流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。その上、プログラム電流Ｉｐは、第２の方向に流れる。すなわち、プログラム電流Ｉｐは、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。
【００６１】
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置されることが確認される。
【００６２】
図４Ｃは、プログラムサイクルが２つの段階に分割されている、第１の記憶状態にあるＯＴＰメモリセルの数と読み出し電流との間の関係を示すグラフである。複数のＯＴＰメモリセルが第１の記憶状態へとプログラムされた後、ほぼすべてのＯＴＰメモリセルに対する読み出し電流Ｉｒは、５μＡよりも小さくない。その結果として、ＯＴＰメモリセルの記憶状態が誤って判定される可能性が大きく低減される。
【００６３】
図５は、本発明のＯＴＰメモリセルを有するメモリアレイの等価な概略回路図である。図５に示すように、メモリアレイは、２×４アレイになっているＯＴＰメモリセルｃ１１〜ｃ２４を備える。各ＯＴＰメモリセルは、制御トランジスタＴｃと、アンチヒューズトランジスタＴａｆとを備える。第１の行内のＯＴＰメモリセルｃ１１〜ｃ１４は、ビット線ＢＬ１と接続されている。第２の行内のＯＴＰメモリセルｃ２１〜ｃ２４は、ビット線ＢＬ２と接続されている。ＯＴＰメモリセルｃ１１およびｃ２１は、ワード線ＷＬ１およびアンチヒューズ制御線ＡＦ１と接続されている。ＯＴＰメモリセルｃ１２およびｃ２２は、ワード線ＷＬ２およびアンチヒューズ制御線ＡＦ２と接続されている。ＯＴＰメモリセルｃ１３およびｃ２３は、ワード線ＷＬ３およびアンチヒューズ制御線ＡＦ３と接続されている。ＯＴＰメモリセルｃ１４およびｃ２４は、ワード線ＷＬ４およびアンチヒューズ制御線ＡＦ４と接続されている。
【００６４】
一例として、ＯＴＰメモリセルｃ１３を取り上げる。ＯＴＰメモリセルｃ１３を第１の記憶状態へとプログラムする方法を、以下のとおり説明する。
【００６５】
ＯＴＰメモリセルｃ１３をプログラムするために、ビット線ＢＬ１が選択されるビット線であり、ワード線ＷＬ３が選択されるワード線であり、アンチヒューズ制御線ＡＦ３が選択されるアンチヒューズ制御線である。
【００６６】
図６Ａは、プログラムサイクルの第１の段階における、図５のメモリアレイのＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第１の段階の間、ビット線電圧Ｖｂ１（たとえば、２Ｖ）がビット線ＢＬ１に与えられ、制御電圧Ｖｄｄ（たとえば、３Ｖ）がワード線ＷＬ３に与えられ、プログラム電圧Ｖｐ１（たとえば、０Ｖ）がアンチヒューズ制御線ＡＦ３に与えられる。その上、ビット線電圧Ｖｂ２（たとえば、０Ｖ）が選択されていないビット線ＢＬ２に与えられ、オフ電圧（たとえば、０Ｖ）が選択されていないワード線ＷＬ１、ＷＬ２およびＷＬ４に与えられ、プログラム電圧Ｖｐ１（たとえば、０Ｖ）が選択されていないアンチヒューズ制御線ＡＦ１、ＡＦ２およびＡＦ４に与えられる。
【００６７】
この状況下において、負の極性を有する電圧ストレス（−２Ｖ）が、ＯＴＰメモリセルｃ１３のアンチヒューズトランジスタＴａｆのゲート端子と第１のドレイン／ソース端子との間の領域に与えられる。その上、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に微弱経路が形成される。言い換えれば、上記の第１の段階のバイアス条件下において、微弱経路を形成するために、アンチヒューズＴａｆのゲート酸化層内に局所的な酸化物損傷領域が生成される。加えて、第１の方向における微弱電流ｉｗが、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
【００６８】
図６Ｂは、プログラムサイクルの第２の段階における、図５のメモリアレイのＯＴＰメモリセルを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第２の段階の間、ビット線電圧Ｖｂ２（たとえば、０Ｖ）がビット線ＢＬ１に与えられ、制御電圧Ｖｄｄ（たとえば、３Ｖ）がワード線ＷＬ３に与えられ、プログラム電圧Ｖｐ２（たとえば、８Ｖ）がアンチヒューズ制御線ＡＦ３に与えられる。その上、制御電圧Ｖｄｄ（たとえば、３Ｖ）が選択されていないビット線ＢＬ２に与えられ、オフ電圧（たとえば、０Ｖ）が選択されていないワード線ＷＬ１、ＷＬ２およびＷＬ４に与えられ、プログラム電圧Ｖｐ１（たとえば、０Ｖ）が選択されていないアンチヒューズ制御線ＡＦ１、ＡＦ２およびＡＦ４に与えられる。
【００６９】
この状況下において、正の極性を有する電圧ストレス（＋８Ｖ）が、ＯＴＰメモリセルｃ１３のアンチヒューズトランジスタＴａｆのゲート酸化層にかかる領域に与えられる。その上、第２の方向において流れるプログラム電流Ｉｐが、アンチヒューズトランジスタＴａｆによって生成される。プログラム電流Ｉｐは、予め確立されている微弱経路に沿って流れる。すなわち、プログラム電流Ｉｐは、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。
【００７０】
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置されることが確認される。
【００７１】
ＯＴＰメモリセルを２段階において第１の記憶状態へとプログラムする方法は、他の型のＯＴＰメモリセルに適用することができる。
【００７２】
図７Ａは、本発明の別の実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。図７Ａに示すように、ＯＴＰメモリセル７０は、制御トランジスタＴｃ１と、制御トランジスタＴｃ２と、アンチヒューズトランジスタＴａｆとを備える。制御トランジスタＴｃ１の第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。制御トランジスタＴｃ１のゲート端子は、ワード線ＷＬと接続されている。制御トランジスタＴｃ２の第１のドレイン／ソース端子は、制御トランジスタＴｃ１の第２のドレイン／ソース端子と接続されている。制御トランジスタＴｃ２のゲート端子は、選択線ＳＥと接続されている。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子は、制御トランジスタＴｃ２の第２のドレイン／ソース端子と接続されている。アンチヒューズトランジスタＴａｆのゲート端子は、アンチヒューズ制御線ＡＦと接続されている。
【００７３】
図７Ｂは、プログラムサイクルの第１の段階における、ＯＴＰメモリセル図７Ａを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第１の段階において、ビット線電圧Ｖｂ１がビット線ＢＬに与えられ、制御電圧Ｖｄｄ１がワード線ＷＬに与えられ、制御電圧Ｖｄｄ２が選択線ＳＥに与えられ、プログラム電圧Ｖｐ１がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、制御電圧Ｖｄｄ１は３Ｖであり、制御電圧Ｖｄｄ２は３Ｖであり、ビット線電圧Ｖｂ１は２Ｖであり、プログラム電圧Ｖｐ１は０Ｖである。ビット線電圧Ｖｂ１はプログラム電圧Ｖｐ１よりも高い。制御電圧Ｖｄｄ２は制御電圧Ｖｄｄ１以上である。
【００７４】
制御トランジスタＴｃ１および制御トランジスタＴｃ２がオンにされるため、ビット線電圧Ｖｂ１（２Ｖ）が、制御トランジスタＴｃ１の第１のドレイン／ソース端子から、制御トランジスタＴｃ１および制御トランジスタＴｃ２を通じて、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。その結果として、アンチヒューズトランジスタＴａｆのゲート端子における電圧は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子における電圧よりも低くなる。その間、アンチヒューズトランジスタＴａｆはオフにされ、したがって、チャネルは形成され得ない。この状況下において、負の極性を有する電圧ストレス（−２Ｖ）が、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間の領域に与えられる。
【００７５】
負の極性を有するこの電圧ストレス（−２Ｖ）はアンチヒューズトランジスタＴａｆの公称電圧（たとえば、１．５Ｖ）をわずかに超えるため、アンチヒューズトランジスタＴａｆのゲート酸化層は破断されない。しかしながら、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に微弱経路が形成される。言い換えれば、上記の第１の段階のバイアス条件下において、微弱経路を形成するために、アンチヒューズＴａｆのゲート酸化層内に局所的な酸化物損傷領域が生成される。加えて、第１の方向における微弱電流ｉｗが、微弱経路を通じて流れる。微弱電流ｉｗは、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
【００７６】
図７Ｃは、プログラムサイクルの第２の段階における、ＯＴＰメモリセル図７Ａを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第２の段階において、ビット線電圧Ｖｂ２がビット線ＢＬに与えられ、制御電圧Ｖｄｄ１がワード線ＷＬに与えられ、制御電圧Ｖｄｄ２が選択線ＳＥに与えられ、プログラム電圧Ｖｐ２がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、ビット線電圧Ｖｂ２は０Ｖであり、プログラム電圧Ｖｐ２は８Ｖである。すなわち、プログラム電圧Ｖｐ２はビット線電圧Ｖｂ１よりも高く、ビット線電圧Ｖｂ１はビット線電圧Ｖｂ２よりも高い。
【００７７】
制御トランジスタＴｃ１および制御トランジスタＴｃ２がオンにされるため、ビット線電圧Ｖｂ２（たとえば、０Ｖ）が、制御トランジスタＴｃ１の第１のドレイン／ソース端子から、制御トランジスタＴｃ１および制御トランジスタＴｃ２を通じて、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。その結果として、アンチヒューズトランジスタＴａｆのゲート端子における電圧は、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子における電圧よりも高くなる。この状況下において、正の極性を有する電圧ストレス（＋８Ｖ）が、アンチヒューズトランジスタＴａｆのゲート酸化層にかかる領域に与えられる。
【００７８】
正の極性を有する電圧ストレス（＋８Ｖ）はアンチヒューズトランジスタＴａｆの耐電圧を大きく超えるため、より大きいプログラム電流Ｉｐが生成される。プログラム電流Ｉｐは、予め確立されている微弱経路に沿って流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。その上、プログラム電流Ｉｐは、第２の方向に流れる。すなわち、プログラム電流Ｉｐは、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。
【００７９】
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置されることが確認される。
【００８０】
図８Ａは、本発明のさらなる実施形態によるアンチヒューズ型ワンタイムプログラマブルメモリセルの等価な概略回路図である。ＯＴＰメモリセル８０は、制御トランジスタＴｃと、アンチヒューズトランジスタＴａｆとを備える。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子と、アンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子は、互いに接続されている。その結果として、アンチヒューズトランジスタＴａｆはＭＯＳキャパシタとして形成される。制御トランジスタＴｃの第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。制御トランジスタＴｃのゲート端子は、ワード線ＷＬと接続されている。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子は、制御トランジスタＴｃの第２のドレイン／ソース端子と接続されている。アンチヒューズトランジスタＴａｆのゲート端子は、アンチヒューズ制御線ＡＦと接続されている。
【００８１】
図８Ｂは、プログラムサイクルの第１の段階における、ＯＴＰメモリセル図８Ａを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第１の段階において、ビット線電圧Ｖｂ１がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐ１がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、制御電圧Ｖｄｄは３Ｖであり、ビット線電圧Ｖｂ１は２Ｖであり、プログラム電圧Ｖｐ１は０Ｖである。すなわち、ビット線電圧Ｖｂ１はプログラム電圧Ｖｐ１よりも高い。
【００８２】
制御トランジスタＴｃがオンにされるため、ビット線電圧Ｖｂ１（２Ｖ）が、制御トランジスタＴｃの第１のドレイン／ソース端子から制御トランジスタＴｃを通じてアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。この状況下において、負の極性を有する電圧ストレス（−２Ｖ）が、アンチヒューズトランジスタＴａｆに与えられる。言い換えれば、上記の第１の段階のバイアス条件下において、微弱経路を形成するために、アンチヒューズＴａｆのゲート酸化層内に局所的な酸化物損傷領域が生成される。加えて、アンチヒューズトランジスタＴａｆのゲート酸化層上に、微弱経路が形成される。
【００８３】
アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子とアンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子とは互いに接続されているため、微弱経路は、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間、または、アンチヒューズトランジスタＴａｆのゲート端子とアンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子との間に形成される。図８Ｂの実施形態においては、微弱経路は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に形成される。加えて、第１の方向における微弱電流ｉｗが、微弱経路を通じて流れる。微弱電流ｉｗは、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子から、アンチヒューズトランジスタＴａｆのゲート端子へと流れる。
【００８４】
図８Ｃは、プログラムサイクルの第２の段階における、ＯＴＰメモリセル図８Ａを第１の記憶状態へとプログラムするための関連電圧信号を概略的に示す。プログラムサイクルの第２の段階において、ビット線電圧Ｖｂ２がビット線ＢＬに与えられ、制御電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐ２がアンチヒューズ制御線ＡＦに与えられる。一実施形態において、ビット線電圧Ｖｂ２は０Ｖであり、プログラム電圧Ｖｐ２は８Ｖである。すなわち、プログラム電圧Ｖｐ２はビット線電圧Ｖｂ１よりも高く、ビット線電圧Ｖｂ１はビット線電圧Ｖｂ２よりも高い。
【００８５】
制御トランジスタＴｃがオンにされるため、ビット線電圧Ｖｂ２（たとえば、０Ｖ）が、制御トランジスタＴｃの第１のドレイン／ソース端子から制御トランジスタＴｃ１を通じてアンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと伝送される。この状況下において、正の極性を有する電圧ストレス（＋８Ｖ）が、アンチヒューズトランジスタＴａｆに与えられる。その上、プログラム電流Ｉｐが生成される。プログラム電流Ｉｐは、予め確立されている微弱経路に沿って流れる。その結果として、アンチヒューズトランジスタＴａｆのゲート酸化層が破断される。その上、プログラム電流Ｉｐは、第２の方向において流れる。すなわち、プログラム電流Ｉｐは、アンチヒューズトランジスタＴａｆのゲート端子から、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子へと流れる。
【００８６】
プログラムサイクルの２つの段階が完了した後、ＯＴＰメモリセルは、第１の記憶状態へとプログラムされる。その上、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置されることが確認される。
【００８７】
図９は、図８ＡのＯＴＰメモリセルの変形例を示す概略回路図である。図８ＡのＯＴＰメモリセルと比較すると、この実施形態のＯＴＰメモリセル９０は、アンチヒューズトランジスタＴａｆ１と、アンチヒューズトランジスタＴａｆ２とを備える。ＯＴＰメモリセル９０は２つのアンチヒューズトランジスタを備えているため、ＯＴＰメモリセルの信頼性が増強される。第１のアンチヒューズトランジスタＴａｆ１の第１のドレイン／ソース端子と、第１のアンチヒューズトランジスタＴａｆ１の第２のドレイン／ソース端子は、互いに接続されている。第１のアンチヒューズトランジスタＴａｆ１のゲート端子は、アンチヒューズ制御線ＡＦ１と接続されている。第２のアンチヒューズトランジスタＴａｆ２の第１のドレイン／ソース端子と、第２の制御トランジスタＴａｆ２の第２のドレイン／ソース端子は、互いに接続されている。第２のアンチヒューズトランジスタＴａｆ２のゲート端子は、アンチヒューズ制御線ＡＦ２と接続されている。ＯＴＰメモリセル９０を第１の記憶状態へとプログラムする方法は、図８Ｂおよび図８Ｃのものと同様であり、ここでは重複して記載しない。
【００８８】
上記の記載から、ＯＴＰメモリセルは、プログラムサイクルの間、２段階において第１の記憶状態へとプログラムされる。その結果として、ゲート酸化層の破断位置が微弱経路に配置されることが確認される。すなわち、ゲート酸化層の破断位置は、アンチヒューズトランジスタＴａｆのゲート端子と、アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子との間に配置される。その結果として、ＯＴＰメモリセルの記憶状態が誤って判定される可能性が大きく低減される。
【００８９】
上記の実施形態において、ＯＴＰメモリセルを第２の記憶状態へとプログラムする方法は記載されていない。第２の記憶状態におけるアンチヒューズトランジスタＴａｆのゲート酸化層は破断されないため、ＯＴＰメモリセルを第２の記憶状態へとプログラムする方法は、図２Ｂのものと同様である。制御トランジスタＴｃがオフにされるため、アンチヒューズトランジスタＴａｆのゲート酸化層に電圧ストレスは与えられ得ない。この状況下において、アンチヒューズトランジスタＴａｆのゲート酸化層は破断されない。
【００９０】
上記の実施形態において、ＯＴＰメモリセルのトランジスタは、Ｎ型トランジスタ（たとえば、ＮＭＯＳトランジスタ）である。ＯＴＰメモリセルにおいて使用されるトランジスタの型は限定されないことに留意されたい。いくつかの他の実施形態において、ＯＴＰメモリセルのトランジスタは、Ｐ型トランジスタ（たとえば、ＰＭＯＳトランジスタ）である。さらに、ＯＴＰメモリセルをプログラムし、および、読み出すための電圧信号は限定されないことに留意されたい。いくつかの他の実施形態において、他の電圧信号が、ＯＴＰメモリセルをプログラムし、または、読み出すために使用してもよい。
【００９１】
本発明は、現在最も実際的で好ましい実施形態であると考えられるものに関連して説明されているが、本発明は開示されている実施形態に限定される必要はないことは理解されたい。逆に、すべての修正および同様の構造を包含するように最も広い解釈に一致すべき添付の特許請求項の趣旨および範囲内に含まれる様々な修正および同様の構成をカバーすることが意図されている。
【図１Ａ】
0006389287.tif 000002
【図１Ｂ】
0006389287.tif 000003
【図２Ａ】
0006389287.tif 000004
【図２Ｂ】
0006389287.tif 000005
【図２Ｃ】
0006389287.tif 000006
【図２Ｄ】
0006389287.tif 000007
【図３Ａ】
0006389287.tif 000008
【図３Ｂ】
0006389287.tif 000009
【図３Ｃ】
0006389287.tif 000010
【図３Ｄ】
0006389287.tif 000011
【図４Ａ】
0006389287.tif 000012
【図４Ｂ】
0006389287.tif 000013
【図４Ｃ】
0006389287.tif 000014
【図５】
0006389287.tif 000015
【図６Ａ】
0006389287.tif 000016
【図６Ｂ】
0006389287.tif 000017
【図７Ａ】
0006389287.tif 000018
【図７Ｂ】
0006389287.tif 000019
【図７Ｃ】
0006389287.tif 000020
【図８Ａ】
0006389287.tif 000021
【図８Ｂ】
0006389287.tif 000022
【図８Ｃ】
0006389287.tif 000023
【図９】
0006389287.tif 000024