(57)【特許請求の範囲】
【請求項１】
受信装置で実施される方法であって、
通信リンクから受信されたマルチレベル符号化インジケータを復号するステップと、反転回路を用いて、前記マルチレベル符号化インジケータが第１の値を有するとき、前記通信リンクから受信したデータシンボルの１次ビットを選択的に反転するステップと、
前記反転回路を用いて、前記マルチレベル符号化インジケータが第２の値を有するとき、前記データシンボルの２次ビットを選択的に反転するステップと、
前記反転回路を用いて、前記マルチレベル符号化インジケータが第３の値を有するとき、前記データシンボルの前記１次ビットおよび前記データシンボルの前記２次ビットを選択的に反転するステップと、
前記マルチレベル符号化インジケータ内の情報に基づいて、交換回路を用いて前記データシンボルの前記１次ビットと前記２次ビットを交換するステップと、
を含み、
第２の論理状態においてよりも第１の論理状態において、前記１次ビットまたは前記２次ビットを送信するのに多くの電力が必要とされる、
方法。
【請求項２】
前記マルチレベル符号化インジケータが第４の値を有するとき、前記反転回路は無効にされる、請求項１に記載の方法。
【請求項３】
前記マルチレベル符号化インジケータを復号するステップは復号回路を用いて、前記マルチレベル符号化インジケータから複数の制御信号を生成するステップを含み、
前記複数の制御信号の１つが前記交換回路を制御する、
請求項１に記載の方法。
【請求項４】
前記マルチレベル符号化インジケータを復号するステップは、復号回路を用いて、前記マルチレベル符号化インジケータから複数の制御信号を生成するステップを含み、
前記複数の制御信号内の第１の信号は前記１次ビットが反転されているかどうかを判定するために使用され、前記複数の制御信号内の第２の信号は前記２次ビットが反転されているかどうかを判定するために使用される、
請求項１に記載の方法。
【請求項５】
前記通信リンクから受信された１つまたは複数のパルス振幅変調信号から前記データシンボルを復号するステップと、
前記１つまたは複数のパルス振幅変調信号から復号された各シンボルの前記１次ビットのバージョンを出力シンボルの２次ビットとして提供するステップと、
前記１つまたは複数のパルス振幅変調信号から復号された各シンボルの前記２次ビットのバージョンを前記出力シンボルの１次ビットとして提供するステップと、
をさらに含む、請求項１に記載の方法。
【請求項６】
前記符号化インジケータおよび前記データシンボルは少なくとも３つのレベルを有するパルス振幅変調信号内の前記通信リンクから受信される、請求項１に記載の方法。
【請求項７】
通信リンクから受信されたマルチレベル符号化インジケータを復号するための手段と、
前記通信リンクから受信したデータシンボルのビットを選択的に反転するための手段であって、前記マルチレベル符号化インジケータが第１の値を有するとき、データシンボルの１次ビットを反転し、前記マルチレベル符号化インジケータが第２の値を有するとき、前記データシンボルの２次ビットを反転し、前記マルチレベル符号化インジケータが第３の値を有するとき、前記データシンボルの前記１次ビットおよび前記データシンボルの前記２次ビットを反転するように構成された反転回路を備える、手段と、
前記データシンボルのビットを交換するための手段であって、前記マルチレベル符号化インジケータ内の情報に基づいて前記１次ビットおよび前記２次ビットを交換するように構成された交換回路を備える、手段と、
を備えた装置であって、
第２の論理状態においてよりも第１の論理状態において、前記１次ビットまたは前記２次ビットを送信するのに多くの電力が必要とされる、
装置。
【請求項８】
前記マルチレベル符号化インジケータが第４の値を有するとき、前記反転回路は無効にされる、請求項７に記載の装置。
【請求項９】
前記マルチレベル符号化インジケータを復号するための手段は、前記マルチレベル符号化インジケータから複数の制御信号を生成するように構成された復号回路を備え、
前記複数の制御信号の１つが前記交換回路を制御する、
請求項７に記載の装置。
【請求項１０】
前記マルチレベル符号化インジケータを復号するための手段は、前記マルチレベル符号化インジケータから複数の制御信号を生成するように構成された復号回路を備え、
前記複数の制御信号内の第１の信号は前記１次ビットが反転されているかどうかを判定するために使用され、前記複数の制御信号内の第２の信号は前記２次ビットが反転されているかどうかを判定するために使用される、
請求項７に記載の装置。
【請求項１１】
前記１次ビットおよび前記２次ビットを交換するための手段は、前記通信リンクから受信された１つまたは複数のパルス振幅変調信号から前記データシンボルを復号するように構成され、
前記１次ビットおよび前記２次ビットを交換するための手段は、
前記１つまたは複数のパルス振幅変調信号から復号された各シンボルの前記１次ビットのバージョンを出力シンボルの２次ビットとして提供し、
前記１つまたは複数のパルス振幅変調信号から復号された各シンボルの前記２次ビットのバージョンを前記出力シンボルの１次ビットとして提供する
ように構成される、請求項７に記載の装置。
【請求項１２】
前記マルチレベル符号化インジケータおよび前記データシンボルは少なくとも３つのレベルを有するパルス振幅変調信号内の前記通信リンクから受信される、請求項７に記載の装置。
【請求項１３】
少なくとも１つの処理回路により実行されたとき、前記少なくとも１つの処理回路に、
通信リンクから受信されたマルチレベル符号化インジケータを復号させ、
反転回路を用いて、前記マルチレベル符号化インジケータが第１の値を有するとき、前記通信リンクから受信したデータシンボルの１次ビットを選択的に反転させ、
前記反転回路を用いて、前記マルチレベル符号化インジケータが第２の値を有するとき、前記データシンボルの２次ビットを選択的に反転させ、
前記反転回路を用いて、前記マルチレベル符号化インジケータが第３の値を有するとき、前記データシンボルの前記１次ビットおよび前記データシンボルの前記２次ビットを選択的に反転させ、
前記マルチレベル符号化インジケータ内の情報に基づいて、交換回路を用いて前記データシンボルの前記１次ビットと前記２次ビットを交換させる
１つまたは複数の命令を有し、
第２の論理状態においてよりも第１の論理状態において、前記１次ビットまたは前記２次ビットを送信するのに多くの電力が必要とされる、
非一時的プロセッサ可読記憶媒体。
【請求項１４】
前記マルチレベル符号化インジケータが第４の値を有するとき、前記反転回路は無効にされる、請求項１３に記載の記憶媒体。
【請求項１５】
前記命令は前記少なくとも１つの処理回路に、復号回路を用いて、前記マルチレベル符号化インジケータから複数の制御信号を生成させ、
前記複数の制御信号の１つが前記交換回路を制御する、
請求項１３に記載の記憶媒体。
【請求項１６】
前記命令は前記少なくとも１つの処理回路に、復号回路を用いて、前記マルチレベル符号化インジケータから複数の制御信号を生成させ、
前記複数の制御信号内の第１の信号は前記１次ビットが反転されているかどうかを判定するために使用され、前記複数の制御信号内の第２の信号は前記２次ビットが反転されているかどうかを判定するために使用される、
請求項１３に記載の記憶媒体。
【請求項１７】
前記データシンボルは前記通信リンクから受信された１つまたは複数のパルス振幅変調信号から復号され、前記交換回路は、
前記１つまたは複数のパルス振幅変調信号から復号された各シンボルの前記１次ビットのバージョンを出力シンボルの２次ビットとして提供し、
前記１つまたは複数のパルス振幅変調信号から復号された各シンボルの前記２次ビットのバージョンを前記出力シンボルの１次ビットとして提供する
ように構成される、
請求項１３に記載の記憶媒体。
【請求項１８】
前記マルチレベル符号化インジケータおよび前記データシンボルは少なくとも３つのレベルを有するパルス振幅変調信号内の前記通信リンクから受信される、請求項１３に記載の記憶媒体。
【請求項１９】
通信リンクから受信されたマルチレベル符号化インジケータを復号するように構成されたマルチ状態デコーダと、
反転回路を用いて、前記マルチレベル符号化インジケータが第１の値を有するとき、前記通信リンクから受信したデータシンボルの１次ビットを選択的に反転し、
前記反転回路を用いて、前記マルチレベル符号化インジケータが第２の値を有するとき、前記データシンボルの２次ビットを選択的に反転し、
前記反転回路を用いて、前記マルチレベル符号化インジケータが第３の値を有するとき、前記データシンボルの前記１次ビットおよび前記データシンボルの前記２次ビットを選択的に反転し、
前記マルチレベル符号化インジケータ内の情報に基づいて、交換回路を用いて前記データシンボルの前記１次ビットと前記２次ビットを交換する
するように構成された処理回路と、
を備え、
第２の論理状態においてよりも第１の論理状態において、前記１次ビットまたは前記２次ビットを送信するのに多くの電力が必要とされる、
装置。
【請求項２０】
前記マルチレベル符号化インジケータが第４の値を有するとき、前記反転回路は無効にされる、請求項１９に記載の装置。
【請求項２１】
前記マルチ状態デコーダは、前記マルチレベル符号化インジケータから複数の制御信号を生成するように構成され、
前記複数の制御信号の１つが前記交換回路を制御する、
請求項１９に記載の装置。
【請求項２２】
前記マルチ状態デコーダは、前記マルチレベル符号化インジケータから複数の制御信号を生成するように構成され、
前記複数の制御信号内の第１の信号は前記１次ビットが反転されているかどうかを判定するために使用され、前記複数の制御信号内の第２の信号は前記２次ビットが反転されているかどうかを判定するために使用される、
請求項１９に記載の装置。
【請求項２３】
前記マルチ状態デコーダは、前記通信リンクから受信された１つまたは複数のパルス振幅変調信号から前記データシンボルを復号するように構成され、
前記交換回路は、
前記１つまたは複数のパルス振幅変調信号から復号された各シンボルの前記１次ビットのバージョンを出力シンボルの２次ビットとして提供し、
前記１つまたは複数のパルス振幅変調信号から復号された各シンボルの前記２次ビットのバージョンを前記出力シンボルの１次ビットとして提供する
ように構成される、請求項１９に記載の装置。
【請求項２４】
前記マルチレベル符号化インジケータおよび前記データシンボルは少なくとも３つのレベルを有するパルス振幅変調信号内の前記通信リンクから受信される、請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、内容全体が参照によって本明細書に組み込まれる、2013年11月25日に米国特許商標庁に出願された、米国非仮特許出願第14/089,683号の優先権および利益を主張する。
【０００２】
本開示は、一般に、高速データ通信インターフェースに関し、より詳細には、パルス振幅変調符号化データ通信リンクに関する。
【背景技術】
【０００３】
セルラーフォンなどのモバイルデバイスの製造業者は、1つもしくは複数の集積回路(IC)デバイス内、および/または1つもしくは複数の回路板上の様々な電子構成要素を展開し得る。電子構成要素は、処理デバイス、記憶デバイス、通信用トランシーバ、ディスプレイドライバなどを含み得る。一例では、処理デバイスは、プリント回路板(PCB)上に提供される場合があり、同じPCB上、および/または異なるPCB上の1つまたは複数のメモリデバイスと通信する場合がある。プロセッサは、データ信号および制御信号用の単方向チャネルおよび双方向チャネルをサポートする高速通信リンクを使用してメモリデバイスと通信し得る。
【０００４】
マルチワイヤインターフェースでは、通信リンクに関連する電力消費量は、モバイルワイヤレスデバイスにおいて利用可能な電力量に関して重要であり得る。通信リンクによって消費される電力は、バス幅、伝送線上でデータを伝送するのに使用されるドライバタイプ、伝送線の幾何形状および構造、符号化フォーマット、スイッチングの頻度、符号化方式の電圧レベルおよび電流レベルによって規定され得る論理状態などのうちの1つまたは複数によってある程度まで決定され得る。
【発明の概要】
【課題を解決するための手段】
【０００５】
本明細書で開示する実施形態は、データ通信リンクにおいて電力消費量を低減し得るシステム、方法、および装置を提供する。電力消費量は、マルチビットデータシンボルの1次ビットまたは2次ビットにおける高電力符号化状態の発生回数を制限することによって低減され得る。1次ビットは、マルチビットデータシンボルの他のビットのシグナリング状態よりも多くの電力を引き出す1つまたは複数のシグナリング状態を有する、マルチビットデータシンボルのビットである場合があり、2次ビットは、1次ビット以外のマルチビットデータシンボルの残りのビットよりも多くの電力を引き出すシグナリング状態を有する、マルチビットデータシンボルの別のビットである場合がある。一例では、1次ビットは、マルチビットデータシンボルの最上位ビット(MSB)または最下位ビット(LSB)である場合があり、マルチビットデータシンボルの2次ビットは、1次ビット以外の、マルチビットデータシンボルに関連する複数のビットのうちのいずれかである場合がある。
【０００６】
本開示の一態様では、データ通信のための方法は、第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と第1の論理状態にある複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定するステップと、複数の入力データシンボルから伝送シンボルを生成するステップと、通信リンク上の伝送のためにマルチレベル伝送シンボルとして伝送シンボルを符号化するように構成された1つまたは複数のマルチ状態エンコーダに伝送シンボルを提供するステップとを含む。第1の論理状態の2次ビットを伝送するためよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、伝送シンボルの1次ビットは、複数の入力データシンボルの2次ビットから導出される場合があり、伝送シンボルの2次ビットは、複数の入力データシンボルの1次ビットから導出される場合がある。
【０００７】
本開示の一態様では、複数の入力データシンボルから伝送シンボルを生成するステップは、第1の部分が半分よりも大きいときに入力データシンボルの1次ビットを反転させることと、第2の部分が半分よりも大きいときに入力データシンボルの2次ビットを反転させることとを含む。
【０００８】
本開示の一態様では、複数の入力データシンボルから伝送シンボルを生成するステップは、第1の部分が半分よりも大きいか、または第2の部分が半分よりも大きいときに伝送シンボルの1次ビットを反転させることを含む。
【０００９】
本開示の一態様では、1次ビットおよび2次ビットは、マルチビットデータシンボルのバイナリ符号化ビットであり、第2の論理状態のバイナリ符号化ビットを伝送するためよりも、多くの電力が第1の論理状態のバイナリ符号化ビットを伝送するために必要とされる場合がある。
【００１０】
本開示の一態様では、伝送シンボルの列が、通信リンクのコネクタ上で伝送され得る。伝送シンボルは、通信リンク上で並列に伝送され得る。
【００１１】
本開示の一態様では、符号化インジケータ信号は、伝送シンボルの1次ビットが入力データシンボルの2次ビットに対応するかどうか、および伝送シンボルの2次ビットが入力データシンボルの1次ビットに対応するかどうかを示すマルチレベル符号化インジケータ信号を得るために1つまたは複数のマルチ状態エンコーダのうちの1つに提供され得る。マルチレベル符号化インジケータ信号およびマルチレベル伝送シンボルは、通信リンク上で1つの伝送クロックサイクルにおいて並列に伝送され得る。マルチレベル符号化インジケータ信号は、伝送シンボルの1次ビットが反転されるかどうかを示し得る。マルチレベル符号化インジケータ信号は、伝送シンボルの2次ビットが反転されるかどうかを示し得る。1つまたは複数のマルチ状態エンコーダは、少なくとも3つの電圧レベルまたは電流レベルのうちの1つとして伝送シンボルの各々を符号化し得る。1つまたは複数のマルチ状態エンコーダは、パルス振幅変調通信リンク上での伝送のために伝送シンボルの各々を符号化し得る。
【００１２】
本開示の一態様では、装置は、第1の論理状態にある複数のマルチビットデータシンボルの1次ビットの部分を決定するための手段と、マルチ状態エンコーダに伝送シンボルを提供するための手段とを含む。第2の論理状態の1次ビットよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。任意の論理状態の2次ビットを伝送するためよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。各伝送シンボルは、1次ビットの部分が半分よりも大きいとき、複数のマルチビットデータシンボルの対応する1つの1次ビットの反転バージョンを含み得る。マルチ状態エンコーダは、通信リンク上の少なくとも3つの電圧レベルまたは電流レベルのうちの1つとして複数のマルチビットデータシンボルの各々を符号化するように構成され得る。
【００１３】
本開示の一態様では、装置は、通信リンク上の少なくとも3つの電圧レベルまたは電流レベルのうちの1つとして複数のマルチビットデータシンボルの各々を符号化するように構成されたマルチ状態エンコーダと、マルチ状態エンコーダから伝送シンボルのセットを受け取るように構成された複数のマルチ状態トランスミッタ回路と、処理回路とを含む。処理回路は、第1の論理状態にある複数のマルチビットデータシンボルの1次ビットの部分を決定し、マルチ状態エンコーダに伝送シンボルを提供するように構成され得る。第2の論理状態の1次ビットよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。任意の論理状態の2次ビットを伝送するためよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。各伝送シンボルは、1次ビットの部分が半分よりも大きいとき、複数のマルチビットデータシンボルの対応する1つの1次ビットの反転バージョンを含み得る。
【００１４】
本開示の一態様では、プロセッサ可読記憶媒体は、1つまたは複数の命令を有する。命令は、1つまたは複数の処理回路によって実行される場合があり、1つまたは複数の処理回路に、第1の論理状態にある複数のマルチビットデータシンボルの1次ビットの部分を決定させ、マルチ状態エンコーダに伝送シンボルを提供させる場合がある。第2の論理状態の1次ビットよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。任意の論理状態の2次ビットを伝送するためよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。各伝送シンボルは、1次ビットの部分が半分よりも大きいとき、複数のマルチビットデータシンボルの対応する1つの1次ビットの反転バージョンを含み得る。マルチ状態エンコーダは、通信リンク上の少なくとも3つの電圧レベルまたは電流レベルのうちの1つとして複数のマルチビットデータシンボルの各々を符号化するように構成され得る。
【００１５】
本開示の一態様では、方法は、複数の制御信号を提供するために通信リンクから受け取ったマルチレベル符号化インジケータ信号を復号するステップと、複数の制御信号のうちの第1の制御信号に基づいて通信リンクから受け取った1つまたは複数の信号から復号されたデータシンボルの1次ビットを選択的に反転させるステップと、複数の制御信号のうちの第2の制御信号に基づいてデータシンボルの2次ビットを選択的に反転させるステップと、複数の制御信号のうちの第3の制御信号に基づいて1次ビットと2次ビットとを選択的に交換するステップとを含む。第2の論理状態よりも、第1の論理状態の1次ビットまたは2次ビットを伝送するために多くの電力が必要とされる場合がある。
【００１６】
本開示の一態様では、装置は、第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と第1の論理状態にある複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定するための手段と、複数の入力データシンボルから伝送シンボルを生成するための手段と、通信リンク上の伝送のためにマルチレベル伝送シンボルとして伝送シンボルを符号化するように構成された1つまたは複数のマルチ状態エンコーダに伝送シンボルを提供するための手段とを含む。第1の論理状態の2次ビットを伝送するためよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、伝送シンボルの1次ビットは、複数の入力データシンボルの2次ビットから導出される場合があり、伝送シンボルの2次ビットは、複数の入力データシンボルの1次ビットから導出される場合がある。
【００１７】
本開示の一態様では、伝送シンボルは、第1の部分が半分よりも大きいときに入力データシンボルの1次ビットを反転させ、第2の部分が半分よりも大きいときに入力データシンボルの2次ビットを反転させることによって複数の入力データシンボルから生成され得る。一例では、伝送シンボルは、第1の部分が半分よりも大きいか、または第2の部分が半分よりも大きいときに伝送シンボルの1次ビットを反転させることによって複数の入力データシンボルから生成され得る。
【００１８】
本開示の一態様では、装置は、通信リンクから受け取ったマルチレベル符号化インジケータ信号を復号し、符号化インジケータ信号から抽出される複数の制御信号を提供するように構成されたマルチ状態デコーダと、処理回路とを含む。処理回路は、第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と第1の論理状態にある複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定し、複数の入力データシンボルから伝送シンボルを生成し、通信リンク上の伝送のためにマルチレベル伝送シンボルとして伝送シンボルを符号化するように構成された1つまたは複数のマルチ状態エンコーダに伝送シンボルを提供するように構成され得る。第1の論理状態の2次ビットを伝送するためよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、伝送シンボルの1次ビットは、複数の入力データシンボルの2次ビットから導出される場合があり、伝送シンボルの2次ビットは、複数の入力データシンボルの1次ビットから導出される場合がある。
【００１９】
本開示の一態様では、伝送シンボルは、第1の部分が半分よりも大きいときに入力データシンボルの1次ビットを反転させ、第2の部分が半分よりも大きいときに入力データシンボルの2次ビットを反転させることによって複数の入力データシンボルから生成され得る。一例では、伝送シンボルは、第1の部分が半分よりも大きいか、または第2の部分が半分よりも大きいときに伝送シンボルの1次ビットを反転させることによって複数の入力データシンボルから生成され得る。
【００２０】
本開示の一態様では、プロセッサ可読記憶媒体は、1つまたは複数の命令を有するか、または維持する。1つまたは複数の命令は、少なくとも1つの処理回路によって実行され得る。1つまたは複数の命令は、少なくとも1つの処理回路に、第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と第1の論理状態にある複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定させ、複数の入力データシンボルから伝送シンボルを生成させ、通信リンク上の伝送のためにマルチレベル伝送シンボルとして伝送シンボルを符号化するように構成された1つまたは複数のマルチ状態エンコーダに伝送シンボルを提供させ得る。第1の論理状態の2次ビットを伝送するためよりも、第1の論理状態の1次ビットを伝送するために多くの電力が必要とされる場合がある。前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、伝送シンボルの1次ビットは、複数の入力データシンボルの2次ビットから導出される場合があり、伝送シンボルの2次ビットは、複数の入力データシンボルの1次ビットから導出される場合がある。
【００２１】
本開示の一態様では、伝送シンボルは、第1の部分が半分よりも大きいときに入力データシンボルの1次ビットを反転させ、第2の部分が半分よりも大きいときに入力データシンボルの2次ビットを反転させることによって複数の入力データシンボルから生成され得る。一例では、伝送シンボルは、第1の部分が半分よりも大きいか、または第2の部分が半分よりも大きいときに伝送シンボルの1次ビットを反転させることによって複数の入力データシンボルから生成され得る。
【図面の簡単な説明】
【００２２】
【図１】複数の利用可能な規格のうちの1つに従って選択的に動作する、ICデバイス間のデータリンクを採用する装置を示す図である。
【図２】ICデバイス間のデータリンクを採用する装置のための簡略化されたシステムアーキテクチャを示す図である。
【図３】本明細書で開示するいくつかの態様による通信リンクの一例を示す図である。
【図４】本明細書で開示するいくつかの態様による、データ反転符号化通信リンクにおけるタイミングおよび符号化を示す図である。
【図５】マルチレベルラインドライバ用のモデル回路を示す図である。
【図６】本明細書で開示するいくつかの態様による、データ反転を実施するように構成されたエンコーダおよびデコーダの第1の簡略化された例を示す図である。
【図７】本明細書で開示するいくつかの態様による、データ反転を実施するように構成されたエンコーダおよびデコーダの第2の簡略化された例を示す図である。
【図８】データ反転方式が使用される際の符号化インジケータ信号のマルチレベル符号化を示す状態図である。
【図９】データ反転とビット交換の組合せを実行するように構成されたエンコーダの一例を示す図である。
【図１０】ビット交換を含むマルチレベルデータ反転符号化を示すフローチャートである。
【図１１】データ反転/ビット交換方式が使用される際の符号化インジケータ信号のマルチレベル符号化を示す状態図である。
【図１２】ビット交換を含むマルチレベルデータ反転符号化信号を受け取るように構成されたデコーダの一例を示す図である。
【図１３】本明細書で開示するいくつかの態様による、データ反転符号化通信リンクにおけるタイミングおよび符号化を示す図である。
【図１４】本明細書で開示するいくつかの符号化方式を使用して得られる電流消費低減量を示すグラフである。
【図１５】本明細書で開示する様々な符号化方式を使用して得られる電流消費低減量の差を示すグラフである。
【図１６】本発明のいくつかの態様による、エンコーダによって実行されるデータ通信方法を示すフローチャートである。
【図１７】データ反転とビット交換の組合せを使用してデータを符号化するように構成された装置を示す図である。
【図１８】本発明のいくつかの態様による、データ反転デコーダによって実行されるデータ通信方法を示すフローチャートである。
【図１９】データ反転とビット交換の組合せを使用して符号化されたマルチレベル信号を復号するように構成された装置を示す図である。
【発明を実施するための形態】
【００２３】
次に、様々な態様について図面を参照して説明する。以下の説明では、説明の目的で、1つまたは複数の態様の完全な理解をもたらすために多数の具体的な詳細を記載する。しかし、そのような態様がこれらの具体的な詳細なしに実行され得ることは、明らかであり得る。
【００２４】
本出願で使用する「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなどの、コンピュータ関連のエンティティを含むものとする。たとえば、構成要素は、限定はしないが、プロセッサ上で実行されるプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラム、および/またはコンピュータであり得る。例として、コンピューティングデバイス上で実行されるアプリケーションとコンピューティングデバイスの両方は、構成要素であり得る。1つまたは複数の構成要素は、実行のプロセスおよび/またはスレッド内に存在することができ、構成要素は、1つのコンピュータ上に位置し、および/または、2つ以上のコンピュータ間に分散する場合がある。加えて、これらの構成要素は、様々なデータ構造を記憶する様々なコンピュータ可読媒体から実行することができる。構成要素は、ローカルシステム内の、分散システム内の、および/または、インターネットなどのネットワークにわたる別の構成要素と対話する1つの構成要素からのデータなどの、1つまたは複数のデータパケットを有する信号などに従うローカルプロセスおよび/またはリモートプロセスにより、信号を用いて他のシステムと通信する場合がある。
【００２５】
さらに、「または」という用語は、排他的な「または」ではなく、包括的な「または」を意味するものとする。すなわち、別段の規定がない限り、または文脈から明白でない限り、「XはAまたはBを採用する」という句は、自然な包括的並べ替えのいずれかを意味するものとする。すなわち、「XはAまたはBを採用する」という句は、以下の場合のいずれかによって満たされる。XはAを採用する。XはBを採用する。またはXはAとBの両方を採用する。加えて、本出願および添付の特許請求の範囲で使用する冠詞「a」および「an」は、別段に規定されていない限り、または単数形を対象とすることが文脈から明らかでない限り、概して「1つまたは複数」を意味するものと解釈すべきである。
【００２６】
本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、アプライアンス、自動車用電子機器、アビオニクスシステムなどの、装置の下位構成要素を含み得る電子デバイス間に配備される通信リンクに適用可能であり得る。図1は、ICデバイス間の通信リンクを採用し得る装置を示す。一例では、装置100は、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネット、および/または別のネットワークとRFトランシーバを介して通信するワイヤレス通信デバイスを含み得る。装置100は、処理回路102に動作可能に結合された通信用トランシーバ106を含み得る。処理回路102は、特定用途向けIC(ASIC)108などの、1つまたは複数のICデバイスを含み得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、処理回路102によって実行され得る命令およびデータを維持し得るメモリ112などのプロセッサ可読記憶域を含み、かつ/またはそれに結合され得る。処理回路102は、オペレーティングシステムと、ワイヤレスデバイスのメモリデバイス112などの記憶媒体内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤとのうちの1つまたは複数によって制御され得る。メモリデバイス112は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含む場合がある。処理回路102は、装置100を構成し、動作させるために使用される動作パラメータおよび他の情報を維持することができるローカルデータベース114を含むか、またはそれにアクセスし得る。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光メディア、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路は、構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128および/またはキーパッド126などのオペレータ制御部に動作可能に結合される場合もある。
【００２７】
装置100内の様々なデバイスは、いくつかの導体を含む通信リンクを使用して相互接続され得る。通信リンクは、ケーブル、半導体パッケージ内のワイヤ、IC上の金属配線、およびPCBまたはチップキャリア上のトレースのうちの1つまたは複数を含み得る。いくつかの場合には、データは、データまたは制御情報の複数のビットが単一のパルスまたは通信用クロックサイクルにおいて伝送され得るように、通信リンク上でマルチレベルシグナリングを使用して符号化され得る。たとえば、倍速同期型ダイナミックランダムアクセスメモリ(DDR SDRAM:double data rate synchronous dynamic random-access memory)および他のデバイスまたは回路などのメモリデバイスを接続するために、パルス振幅変調(PAM)が採用され得る。PAMの例には、2-レベルPAM(2-PAM)、4-レベルPAM(4-PAM)、および8-レベルPAM(8-PAM)があり、ここにおいて、レベルの数は、データまたは制御情報を符号化するために利用可能な電圧レベルまたは電流レベルの数を示す。
【００２８】
図2は、ワイヤレスモバイルデバイス、携帯電話、モバイルコンピューティングシステム、ワイヤレス電話、ノートブックコンピュータ、タブレットコンピューティングデバイス、メディアプレーヤ、ゲーミングデバイスなどの装置のいくつかの態様を示すブロック概略図200である。装置200は、通信リンク220を介してデータおよび制御情報を交換する複数のICデバイス202および230を含み得る。通信リンク220は、互いに極近傍に配置されるか、または装置200の異なる部分に物理的に配置される2つ以上のICデバイス202および230を接続するために使用され得る。一例では、通信リンク220は、ICデバイス202および230を担持するチップキャリア、基板、または回路板に設けられる場合がある。ICデバイス202、203は、ASIC、処理デバイス、ダイナミックランダムアクセスメモリ(DRAM)などの記憶デバイス、トランシーバ、インターフェースコントローラ、またはこれらおよび他のデバイスの何らかの組合せであり得る。別の例では、第1のICデバイス202は、フリップフォンのキーパッドセクション内に配置される場合があり、第2のICデバイス230は、フリップフォンのディスプレイセクション内に配置される場合がある。別の例では、通信リンク220の一部分は、ケーブル接続または光接続を含み得る。
【００２９】
通信リンク220は、複数の個々のデータリンク222、224、および226を含み得る。1つの通信リンク226は、双方向コネクタを含む場合があり、時分割モード、半二重モード、全二重モード、または他のモードにおいて動作する場合がある。1つまたは複数の通信リンク222および224は、単方向コネクタを含み得る。通信リンク220は、非対称に構成され、一方向において、および/または異なるICデバイス202、230間により大きい帯域幅を提供し得る。一例では、2つのデバイス間の第1の通信リンク222は順方向リンク222と呼ばれる場合があるが、2つのデバイス間の第2の通信リンク224は逆方向リンク224と呼ばれる場合がある。別の例では、ICデバイス202と230の両方が通信リンク222上で伝送し受け取るように構成される場合でも、第1のICデバイス202は、ホスト、マネージャ、マスタ、および/またはトランスミッタとして指定される場合があるが、1つまたは複数の他のICデバイス230は、クライアント、スレーブ、および/またはレシーバとして指定される場合がある。
【００３０】
ICデバイス202および230は各々、汎用プロセッサ、あるいは本明細書で開示するいくつかの機能を実行するために様々な回路およびモジュールと協働するようになされた他の処理および/またはコンピューティング回路またはデバイス206、236を含むか、またはそれらと協働し得る。ICデバイス202、230は、様々な機能を実行し、かつ/または装置200の様々な動作態様をサポートし得る。デバイス202および230を含む複数のICデバイスは、モデム、トランシーバ、ディスプレイ、コントローラ、ユーザインターフェースデバイス、メモリデバイス、処理デバイスなどを含み得る。一例では、第1のICデバイス202は、ワイヤレストランシーバ204およびアンテナ214を介するワイヤレス通信を維持することを含む、装置200のコア機能を実行し得、一方、第2のICデバイス230は、ディスプレイコントローラ232を管理するかまたは動作させるユーザインターフェースをサポートし得、カメラコントローラ234を使用してカメラまたはビデオの入力デバイスの動作を制御し得る。ICデバイス202および230のうちの1つまたは複数によってサポートされる他の特徴は、キーボード、音声認識コンポーネント、および他の入力デバイスまたは出力デバイスを含み得る。ディスプレイコントローラ232は、液晶ディスプレイ(LCD)パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含み得る。記憶媒体208および238は、それぞれのプロセッサ206および236、ならびに/またはICデバイス202および230の他の構成要素によって使用される命令およびデータを維持するようになされた一時的記憶デバイスおよび/または非一時的記憶デバイスを含み得る。記憶媒体208および238は、ICデバイスのうちの1つとして、かつ/またはICデバイス202、230の外部に提供され通信リンク220を使用して接続されるDRAMデバイスおよび他のデバイスを含むか、またはそれらと協働し得る。
【００３１】
各プロセッサ206、236と、対応する内部、外部、および/またはコロケートする記憶媒体208および238と、他のモジュールおよび回路との間の通信は、バス212、242によって容易にされ得る。各プロセッサ206、236と、その対応する外部記憶媒体208および238と、他のモジュールおよび回路との間の通信は、1つまたは複数の通信リンク222、224、226によって容易にされ得る。本明細書で開示するいくつかの態様は、バス212、242と通信リンク220の両方に適用可能である。通信リンク220および/またはバス212、242は、工業規格または他の規格に従って第1のICデバイス202と第2のICデバイス230との間で制御情報、コマンド情報、および他の情報を通信するように動作され得る。工業規格は、アプリケーション固有であり得る。
【００３２】
本明細書で開示するいくつかの態様によれば、nビットデータの並列送信を含むバイナリシグナリングトポロジーにおける電力を節約するために、データ反転(DI)符号化技法が採用され得る。一例では、DI符号化は、4-PAMバイナリシグナリングトポロジーにおいて伝送される非0マルチビットシンボル(「11」、「10」、または「01」)の数を低減するために適用され得る。グランド基準の通信データリンク、終端型通信データリンク、シングルエンド型通信データリンクなどの、いくつかの場合には、データ反転は、1次ビットが比較的高いレベルの電流または電圧を制御する際に、ハードウェアの複雑性を最小にして省電力を最適化するために、1次ビットがMSBであるときに1次ビットが論理「1」(たとえば、「11」または「10」)に設定されるシンボルに限定され得る。
【００３３】
1次ビットは、マルチビットシンボルの他のビットの対応するシグナリング状態よりも多くの電力を引き出す1つまたは複数のシグナリング状態を有するマルチビットシンボルのビットであり得る。いくつかの例では、1次ビットは、マルチビットシンボルのMSBまたはLSBであり得る。2次ビットは、1次ビットがMSBであるときは、LSBであり得る。2次ビットは、1次ビットがLSBであるときは、MSBであり得る。2次ビットは、マルチビットシンボル内の別のビットであり得る。いくつかの場合には、2次ビットは、マルチビットシンボル内の他の残りの(すなわち、1次ビット以外の)ビットの対応するシグナリング状態よりも多くの電力を引き出すシグナリング状態を有する場合がある。
【００３４】
図3は、通信リンク300に関連する電力消費量を制限するために、データ反転直流方式などのDI方式を使用して実装され得る通信システム300の一般的な例を示すブロック概略図である。DIは、伝送されたデータ内に「1」または「0」のいずれかが現れる確率を低減することによって電力消費量を制限し得る。通信システム300では、エンコーダ304は、nビット並列入力データ302a〜302nを監視するように構成され得る。エンコーダ304は、データビット302a〜302nのうちの過半数が不要な値を有するとき、伝送前に入力データ302a〜302nを反転させ得る。不要な値は、他の値よりも大きい電流をもたらす値であり得る。たとえば、各データビット302a〜302n内の不要な値は、論理「0」が電流を流させ、論理「1」が電流をもたらさない場合は、論理「0」であり得る。各データビット302a〜302n内の不要な値は、論理「1」が電流を流させ、論理「0」が電流をもたらさない場合は、ビット内の論理「1」であり得る。本明細書で説明するいくつかの例では、論理「1」は電流をもたらすものと見なされ、論理「0」は比較的小さい電流をもたらすか、またはまったく電流をもたらさない。
【００３５】
反転フラグまたはDI信号と呼ばれる場合もある符号化インジケータ314は、物理バス310の1つのコネクタを駆動するためにラインドライバ308を使用してデコーダ312に伝送され得る。符号化インジケータ314は、ラインドライバ306a〜306nおよびバス310を介してデコーダ312に伝送される並列データが、エンコーダ304によって反転された1つまたは複数のデータ要素を含むときを示し得る。デコーダ312は、バス310から受け取った任意の反転データ要素を再反転させることによって符号化インジケータに応答し得る。一例では、符号化インジケータ314は、8ビット幅(すなわち、1バイト)を有する伝送データ302a〜302nに関連付けられる場合があり、符号化インジケータ314は、8ビット伝送データ302a〜302nの少なくとも5ビットが不要な値を有すると判定される場合に設定される。エンコーダは、伝送データ302a〜302nを反転させるように構成される場合があり、デコーダ312は、符号化インジケータ314が設定されたとき、バス310から受け取ったデータ316を反転させるように構成される場合がある。デコーダ312は、エンコーダ304によって実行されたいかなる反転データも反転させ、それによって、エンコーダ304の入力302a〜302nの真のコピーおよび/または表示である出力318a〜318nを生成する。いくつかの例では、エンコーダ304が入力データ302a〜302nを反転させるべきかどうかの決定は、エンコーダ304の入力302a〜302nと並列に伝送される16、32、または64ビットのワード内の1つまたは複数の他のバイトを考慮することを含み得る。いくつかの場合には、バス幅は、2つの並列ビットまたは信号線と同じほど狭い場合がある。
【００３６】
図4は、図3の通信リンク300の動作のいくつかの態様を示すタイミング図400である。タイミング図は、n〜n+7にナンバリングされたクロックサイクルの列において伝送された8バイトの列が、通信リンク300を介した伝送用の生データ402としてエンコーダ304によって受け取られる例に関する。各バイトは、タイミング図400において0〜7にナンバリングされた8ビットを含む。エンコーダ304は、各バイトに関して反転が実行されるべきかどうかを決定するために各バイトを検査し得る。この例では、データ通信バス310のデータ線を介して送られる各論理「1」は、各論理「0」よりも大きい電力消費量と関連付けられる。デコーダ304は、論理「1」状態に設定された5つ以上のビットを含むいかなるバイトも反転させ得る。生データ402内の第2のバイト404は反転なしに伝送され、第4のバイト406は伝送前に反転される。DIデータ412に示すように、列内の第2のバイト414は変更されず、第4のバイト416は、エンコーダ304によって処理された後に反転される。DIデータ412の反転状態は、DIデータ412と並列に伝送されるDI信号410(すなわち、符号化インジケータ314)に反映される。したがって、DI信号410は、第2のバイト414が伝送される際にはタイムスロット424内の論理が「0」であり、第4のバイト416が伝送される際にはタイムスロット426内の論理が「1」である。
【００３７】
DI符号化方式の効果は、バス310のデータ線上の論理状態「1」の総数408を計算することによって評価され得る。生データ402の8つのバイトにおいて、総数31個の論理「1」状態が生じ、反転後、総数17個の論理「1」状態が、DIデータ412内に生じる。しかしながら、電力消費量の節約は、DI信号410において伝送される論理「1」の総数によってオフセットされる。例では、5つの論理「1」がDI信号410において伝送され、DIデータ412を伝送することによって得られる論理状態「1」の低減量は、生データ402内の論理「1」の数と、DIデータ412およびDI信号410内の論理「1」の数の組合せとの間の差として計算される、9つの伝送状態である。電力消費の低減量は、伝送された論理「1」の数と直接関係する場合がある。しかしながら、いくつかのデータ符号化方式では、いくつかのビットが、他のビットよりも大きい電力レベルに関連付けられる場合があり、DI符号化方式の変形形態は、ハードウェアの複雑性の増大を制限しながら大幅な電力低減量をもたらし得る。
【００３８】
本明細書で開示するいくつかの態様によれば、修正されたDI符号化方式が、マルチレベルデータ符号化とともに採用され得る。図5は、マルチレベルラインドライバ502用のモデル回路500を示す図を含み、1つの対応するマルチレベルデータ符号化方式においてデータを符号化するのに利用可能な4つの電圧状態522、524、526、および528を示すグラフ514も含む。トランスミッタ側ラインドライバ502は、終端型マルチレベル4-PAM通信リンクにおいて伝送線510を駆動するようになされ得る。ドライバ回路502は、1対のスイッチ508の構成を介して4つの電圧状態522、524、526、および528の各々を生成するためにエンコーダ(たとえば、図3のエンコーダ304)によって制御され得る。
【００３９】
データは、2つのビットにおいて符号化される場合があり、各ビットは2つのスイッチ504、506のうちの1つの状態を制御する。一例では、各スイッチ504、506は、その制御ビットが論理「1」に設定されたとき開状態になり、その制御ビットが論理「0」に設定されたとき閉状態になる場合がある。別の例では、各スイッチ504、506は、その制御ビットが論理「1」に設定されたとき閉状態になり、その制御ビットが論理「0」に設定されたとき開状態になる場合がある。閉状態では、各スイッチ504、506は、関連する電流源514、516からの電流が伝送線510および終端抵抗体512を通って流れるのを可能にする。第1の電流源514は、第2の電流源516よりも小さい電流を生成する。一方のスイッチ506は、1次ビットによって制御される場合があるが、その理由は、他方の2次ビットスイッチ504が閉にされる際にもたらされる電流レベルよりも、スイッチ506が閉にされる際に(第2の電流源516から)伝送線510を通って流れる電流レベルの方を大きくするからである。伝送線510および終端抵抗体512内の電流は、レシーバにおいて受け取られる信号518の電圧レベルを決定する。
【００４０】
示した例では、第1の電流源514は、負荷インピーダンスに接続されたときに1単位の電流を発生させるか、またはシンクさせる場合があるが、第2の電流源516は、負荷インピーダンスに接続されたときに2単位の電流を発生させるか、またはシンクさせる。電流の単位に対応するアンペア数は、アプリケーションによって決定され得る。スイッチ508は、0単位、1単位、2単位、および3単位を含む4つの電流レベル間で選択し得る。この説明のために、第1の電流源514は、マルチビットデータシンボルの2次ビットを符号化するために使用される場合があるが、第2の電流源516は、マルチビットデータシンボルの1次ビットを符号化するために使用される場合がある。いくつかの場合には、マルチ状態信号の電圧差または電流レベルは、均一でない場合がある。言い換えれば、電流源は、バイナリに重み付けされることもなく、互いに正確な倍数でもない場合がある。
【００４１】
負荷インピーダンスは、伝送線510および終端抵抗体512の抵抗値の組合せを含む場合があり、ここにおいて、終端抵抗体は、第1の電流源514および第2の電流源516によって提供される電流を導き得るワイヤの受信端において接続された抵抗器を含み得る。レシーバにおける出力信号514の電圧(Vout)は、終端抵抗器に流れる電流(Istate)と、終端抵抗器の抵抗値(Rterm)との積として決定され得る。
【００４２】
4-PAM構成では、通信リンクが、各信号レベル522、524、526、および528において異なる電力量を消費することが諒解されよう。終端抵抗体512がドライバ回路502によって消費される電流のすべてまたはほぼすべてを消散させる単純な場合には、各状態の電力は、(Istate)2×(Rterm)として計算され得る。名目上、0状態の2ビットデータシンボルでは電力が消費されず、通信リンクによって消費される電力は、電流とともに増加するが、その理由は、2ビットデータシンボルの1次ビットおよび2次ビットに関連する電流が、適切な信号レベルをもたらすために終端抵抗体512にわたって合計されるからである。したがって、2ビットデータシンボルの2次ビットよりも、かなり大きい電力低減量が、2ビットデータシンボルの1次ビットを反転させることから得られ得る。
【００４３】
図6は、DIを実施するように構成された4-PAMエンコーダ604の簡略化された例を示すブロック概略図600である。エンコーダ604は、2次ビット602aおよび1次ビット602bを有する2ビットシンボル602を受け取り、並列バス614の1つのコネクタを介してレシーバに4レベル出力信号606を伝送する。レシーバは、出力としてマルチビットシンボル618を生成するためにエンコーダ604の出力606を受け取り、それを復号する4-PAMデコーダを含み得る。
【００４４】
エンコーダ604は、入力のすべてよりも少ない数が反転を受ける修正されたDI方式を実装するように構成され得る。図6の簡略化された例では、データシンボル602内の2次ビット602aおよび1次ビット602bを含む1対のビットが受け取られるが、1次ビット602bのみが反転を考慮される。論理620を受け取ることによって、1次ビット602bの状態が決定され、1次ビット602bが伝送のために反転されるべきかどうかが決定される。1次ビット602bが反転される場合、符号化インジケータ608が、設定され典型的には別の信号としてレシーバに伝送される。いくつかの例では、反転論理620は、1次ビット602bが反転されるべきかどうかを決定する際に入力シンボル602内のビット602aと602bの両方の状態を考慮する場合がある。簡単な例では、1次ビット602bの反転は、1つまたは複数の下位ビットの状態に関係なく、1次ビット602bが論理「1」状態であるときに生じる。いくつかの場合には、符号化インジケータ608が2レベル信号として伝送され得るので、電力消費量は低減され、回路が簡略化され得る。別の例では、入力シンボル602が3つ以上のビットを含むときか、または複数のシンボルが伝送されるときを含む、2つ以上のビットの状態が考慮され得る。4-PAM通信リンクは、本開示のDI技法の比較的簡単な例を提示する。しかしながら、図6に示す原理は、DIを4-PAM2ビットデータシンボル内の1次ビット602bと2次ビット602aの両方に適用し、8-PAM3ビットデータシンボル内の1つまたは複数のビットに適用する方式、および他の高状態符号化方式を含む、マルチワイヤ4-PAMシステムまたは8-PAMシステム用のより複雑なコーディング方式に適用され得る。
【００４５】
図7は、修正されたDI符号化方式を使用して実装された通信システム700の例を示すブロック概略図である。エンコーダ704は、第1の4レベルエンコーダ/ラインドライバ708を使用して4-PAMマルチレベル信号718において2ビット入力シンボル702を符号化するように構成される。DIは、入力シンボルの1次ビット702bと2次ビット702aの一方または両方において実施され得る。1次DI符号化回路704bは、入力シンボル702の1次ビット702bを扱う場合があるが、2次DI符号化回路704aは、入力シンボル702の2次ビット702aを扱うように構成される。DI符号化回路704aおよび704bは、2ビット符号化インジケータと呼ばれ得る、1対の符号化インジケータ706aおよび706bを生成する。符号化インジケータ706aおよび706bは、1対の符号化インジケータ706aおよび706bを表すマルチレベル符号化インジケータ信号716を生成する第2の4レベルエンコーダ/ラインドライバ710に提供される。第2の4レベルエンコーダ/ラインドライバ710は、第1の4レベルエンコーダ/ラインドライバ708と同じタイプのドライバであり得る。
【００４６】
マルチレベル符号化インジケータ信号716は、図8に示すように、4つの電圧状態800、802、804、および806における2次ビット符号化インジケータ706aおよび1次ビット符号化インジケータ706bを符号化し得る。一例では、2次符号化インジケータ706aは、4状態エンコーダ/ラインドライバ710によって符号化されたシンボルの2次ビットとして提供され、1次符号化インジケータ706bは、4状態エンコーダ/ラインドライバ710によって符号化されたシンボルの1次ビットとして提供される。この例では、伝送される符号化インジケータ信号716は、ビットが反転されないときは「00」状態800であり、入力シンボル702の2次ビット702aのみが反転されるときは「01」状態802であり、入力シンボル702の1次ビット702bのみが反転されるときは「10」状態804であり、入力シンボル702の1次ビット702bと2次ビット702aの両方が反転されるときは「11」状態806である場合がある。
【００４７】
他の符号化インジケータ符号化方式は、入力シンボル702の2次ビット702aおよび1次ビット702b内の「1」または「0」の発生頻度に影響を及ぼし得る、伝送データのタイプおよび/またはデータの特性に基づいて使用され得る。
【００４８】
8ビット並列バスの平均電力消費量は、DIが1次ビットに適用されるとき、4-PAM信号では21.1%よりも多く低減され得る。2ビットデータシンボル内の1次ビットと2次ビットの両方とともにDIが使用されるとき、8ビット並列バスに関する電力消費の低減量は、29.1%よりも多く低減され得る。いくつかの構成では、簡単なバイナリデータ符号化インジケータは、1次ビット反転のために採用され得る。いくつかの例では、マルチレベルシグナリングが使用されるとき、レシーバが受け得る電力消費量の増加のバランスをとるために、トレードオフが適用される。たとえば、レシーバ電力消費量は、4-PAMトポロジーにおいて50%だけ増加し得るが、レシーバは、全シグナリング電力のごく一部しか消費しない。
【００４９】
本明細書で開示するいくつかの態様によれば、通信リンクに関連するシグナリング電力は、符号化の間に1次ビットと2次ビットを選択的に交換することによって、さらに低減され得る。図9は、図10のフローチャート1000に示すプロセスに従って、モジュールおよび/または回路900が、データ反転とビット交換の組合せ(DI+BS)を実行するように構成される例を示す。一例では、幅Wを有するバスは、4-PAMを使用して符号化されたデータを搬送するように構成される。データは、単一の伝送クロックサイクルにおいて伝送されるマルチビット入力シンボル902のセットとして提供される。シンボルのセットへのバスビットの割振りは、アプリケーションおよび/または伝送されるデータの特性に従って選択され得る。一例では、第1のシンボルがバスの2つの最下位ビットを含み、第2のシンボルが次の2つの最下位ビットを含むというように、逐次、割振りが行われる。
【００５０】
シンボルの各セットに関して伝送される1次ビット902b内の論理「1」の数は、第1の加算回路またはモジュール904を使用して合計1002される。シンボルの各セットに関して伝送される2次ビット902a内の論理「1」の数は、第2の加算回路またはモジュール906を使用して合計1004される。回路900は、論理「1」に設定された1次ビット902bの数を表し得る第1の加算回路またはモジュール904の出力を、論理「1」に設定された2次ビット902aの数を表し得る第2の加算回路またはモジュール906の出力と比較1006する第1の論理的または数学的比較器908を含み得る。
【００５１】
論理「1」の1次ビット902bの合計が論理「1」の2次ビット902aの合計を超えることを第1の比較器908の出力が示すか、または、論理「1」状態の2次ビット902aの部分が半分よりも大きくない(すなわち、論理「1」の2次ビット902aの合計がバス幅の半分(W/2)よりも大きくない)と第2の比較器モジュールまたは回路910によって判定1008される場合、DI符号化プロセスは、1次ビット902bと2次ビット902aとを交換することなく実行1020される。
【００５２】
論理「1」の1次ビット902bの合計が論理「1」の2次ビット902aの合計よりも小さく、論理「1」状態の2次ビット902aの部分が半分よりも大きいことを第1の比較器908の出力が示す場合、入力2次ビット902aは、反転1010され、出力1次ビット930bとして提供されるが、入力1次ビット902bは、出力2次ビット930aとして提供され、符号化インジケータシンボル(EISym)932の1次ビット932bが、交換が生じたことを示すために論理「1」に設定された符号化インジケータ信号として符号化される。一例では、この交換は、EISym932の1次ビット932bとしても働く交換信号928を得るために第1の比較器908の結果と第2の比較器910の結果とを組み合わせる論理ゲート922によって制御されるマルチプレクサ924、926を使用して有効にされる。入力2次ビット902aの選択的反転は、交換信号928によって制御されるマルチプレクサ918を使用して実施される場合があり、交換信号928は、入力2次ビット902aと、インバータ920によって提供される入力2次ビット902aの反転バージョンとの間で選択する。
【００５３】
出力1次ビット930bが反転された入力2次ビット902aに対応するとき(すなわち、交換が示されるとき)、入力1次ビット902bを反転させるべきかどうかの決定1012は、第3の比較器回路またはモジュール912の出力によって示されるように論理「1」に設定される入力1次ビット902bの数に基づく場合がある。入力1次ビット902bの部分が半分よりも大きい場合、入力1次ビット902bは、反転1010され、出力2次ビット930aとして提供され、EISym932の2次ビット932aが設定される。入力1次ビット902bの部分が半分よりも大きくない場合、入力1次ビット902bは、出力2次ビット930aとして反転されることなく提供1018され、EISym932の出力2次ビット932aがクリアされる。一例では、入力1次ビット902bの選択的反転は、入力1次ビット902bと、インバータ916によって提供される入力1次ビット902bの反転バージョンとを受け取るマルチプレクサ914を使用して実施され得る。
【００５４】
1次ビット902bと2次ビット902aとを交換することなくDI符号化が実行1020されるとき、EISym932の1次ビット932bはクリア1022され、入力2次ビット902aは、反転なしに出力2次ビット930aとして提供される。入力1次ビット902bの反転状態は、第3の比較器回路またはモジュール912の出力によって示されるように論理「1」に設定される入力1次ビット902bの数に基づいて決定1024され得る。入力1次ビット902bの部分が半分よりも大きい場合、入力1次ビット902bは、反転1028され、出力2次ビット930aとして提供され、EISym932の2次ビット932aが設定される。入力1次ビット902bの数がバス幅の半分よりも大きくない場合、入力1次ビット902bは、出力2次ビット930aとして反転されることなく提供1026され、EISym932の2次ビット932aがクリアされる。
【００５５】
符号化インジケータ信号932は、1次ビット902bおよび2次ビット902aが交換されるべきかどうか、および2次ビットが反転されるべきかどうかをレシーバに示す情報を提供する。いくつかのDI+BSアルゴリズムでは、1次ビット902bと2次ビット902aは、1次ビット902bよりも多くの2次ビット902aが高電力状態にあるとき、および高電力状態の2次ビット902aの部分が半分よりも大きいとき、交換される。したがって、2次ビット902aは、これらのDI+BSアルゴリズムが使用される際に交換が生じる場合に必ず反転される。図11は、DI+BSアルゴリズムが使用される際に符号化インジケータ信号を符号化するのに使用され得るマルチレベル符号化方式の一例を示す。この例では、交換制御信号928は、EISym932の1次ビット932bとして使用され、1次ビット902bと反転論理916によって生成される1次ビット902bのバージョンとの間で選択するのに使用される制御信号934は、EISym932の2次ビット932aとして提供される。EISym932から導出された符号化インジケータ信号は、各伝送インターバルの間に4つの状態1100、1102、1104、または1106間でスイッチングする場合があり、伝送インターバルは伝送クロックサイクルまたはエッジに対応し得る。
【００５６】
図11に示すマルチレベル符号化方式によれば、符号化インジケータ信号は、ビットが反転も交換もされないときは「00」状態にあり、1次ビット902bが交換なしに反転されたときは「01」状態にある。1次ビット902bと2次ビット902aが交換されるとき、符号化インジケータ信号は、1次ビット902bが反転されないときは「10」状態にあるか、または1次ビット902bが反転されたときは「11」状態にあるかのいずれかである。符号化インジケータ信号が「10」状態または「11」状態にあるとき、2次ビット902aが反転されたことが推測され得る。
【００５７】
図9に示す回路900などのDI+BS符号化回路は、本明細書で説明するいくつかの符号化方式を含む、他の符号化方式をサポートするように構成されるか、またはそのようになされる場合がある。たとえば、DIは、1次2次間のビット比較要素908を除去するかもしくは無効にすることによって、または出力マルチプレクサ924および926に非交換出力構成を選択させるように比較要素908の出力を強制することによって、交換なしにマルチビットシンボルの1次ビットと2次ビットの両方に適用され得る。一例では、ANDゲート922は、符号化インジケータ信号の組合せのために2次ビット比較器/バス幅比較器910の出力を提供することが可能になる場合がある。この低減された形態では、比較器910の出力は、マルチプレクサ918を制御し、2次ビットパスに符号化インジケータを提供する場合があり、次いで、1次ビット出力930bおよび2次ビット出力930aは、それぞれ、マルチプレクサ914および918の出力を表す場合がある。いくつかの論理ゲートおよびデバイスが物理的に除去される場合があるが、代替の符号化方式は、処理デバイスまたはデータ符号化コントローラによって提供される制御信号を使用して論理ゲートおよびデバイスを無効にすることによって実現され得る。別の例では、DI方式は、1次ビットに制限される場合があり、2次ビットは、マルチ状態エンコーダに直接渡される。
【００５８】
図12は、図10のフローチャート1000に示すプロセスに従って、DI+BS符号化方式を使用して生成される4-PAM信号を受け取り、復号するように構成された1つまたは複数のモジュールおよび/または回路を含み得る簡略化されたデコーダ1200を示す。対応する4-PAMデコーダ1204がバスから受け取った入力信号1202は、さらに処理され得るマルチビットシンボルのセット1206に復号され得る。追加の処理は、4-PAM符号化インジケータデコーダ1214によって復号される4-PAM符号化インジケータ信号1212によって制御される。4-PAM符号化インジケータデコーダ1214は、図10のフローチャート1000において説明したアルゴリズムによって状態が規定される、1次ビットおよび2次ビットを有する2ビットシンボル符号化インジケータ1216を抽出する。制御論理1218は、出力シンボル1226として提供される前に、データの2次ビット1206aおよび1次ビット1206bが反転および/または交換されるかどうかを決定する制御信号1220、1222、および1224を提供するように構成され得る。制御論理1218は、符号化インジケータ1216の考えられる各値に関して実行される動作を記載するTable 1(表1)によって規定された動作に従って制御信号1220、1222、および1224を提供し得る。
【００５９】
【表１】
0006310048.tif 000002
【００６０】
一例では、制御論理1218は、受け取った1次ビット1206bを反転させる1次ビット反転論理1208bを制御する1次ビット反転制御信号1220と、受け取った2次ビット1206aを反転させる2次ビット反転論理1208aを制御する2次ビット反転制御信号1222と、出力シンボル1226の2次ビット1226aおよび1次ビット1226bとして働くために2次ビット反転論理1208aの出力と1次ビット反転論理1208bの出力との間でスイッチングマトリックスまたはマルチプレクサ1210に選択させる交換制御信号1224とを提供し得る。制御論理1218は、他のDI符号化方式またはDI+DS符号化方式の使用を可能にするように現場プログラム可能であり得る組合せ論理として提供され得る。
【００６１】
図13は、DI+BS符号化の使用から得られ得るいくつかの利益を示す図1300である。8ワイヤバスを介した伝送用に符号化される生データ1302の列は、図9に示すDI+BS回路900などの論理に提供される。各クロックサイクルは、生データ1302に関連する電流または電圧の単位数として表される、対応する伝送線上の符号化レベルとして示される。この説明のために、1次ビットがMSBであり、2単位の電流または電圧のバイナリ乗数として符号化され、2次ビットがLSBであり、1単位の電流または電圧のバイナリ乗数として符号化される、2ビット符号化方式が仮定される。したがって、2ビット生シンボルは、それぞれ、0、1、2、または3単位の電圧または電流として符号化される値00、01、10、または11を有し得る。したがって、たとえば、生データ1302の列の一部分は、並列バスの1つのワイヤ上でクロックサイクルの列において伝送される状態の列1304a〜1304dを含み得る。図示のように、状態の列1304a〜1304dは、それぞれ、2単位、0単位、3単位、および1単位の電流または電圧の符号化状態を反映し得る。生データ1302に関連する電力は、8ワイヤバスを介してデータを伝送するのに使用される電流または電圧の単位の総数1308によって表され得る。いくつかの例では、これらのレベルの合計の2乗は、シグナリング電力に直接比例する。生データに関して、費やされた電流または電圧の単位の総数1308は、113単位である。
【００６２】
生符号化データ1302の列は、本明細書で説明するいくつかの態様に従ってDI+BSデータ1312を生成するためにDI+BS回路900によって処理され得る。次いで、DI+BSデータ1312は、対応する伝送線を符号化するのに使用され得る。図示の例のために費やされた電流または電圧の単位の総数1318は、符号化インジケータ信号1310を搬送する伝送線を符号化するのに必要な単位数(14)を含む74単位である。図示の例では、DI+BS符号化の使用を介して、41.2%の電力低減量が得られる。図14は、図13に示す例に関して説明する、生データ1302およびDI+BS符号化データ1312における各サイクル中に伝送される平均信号電流レベルを示すグラフ1400である。
【００６３】
図15は、本明細書で開示する様々な符号化方式を使用して得られる電力低減量の差を示すグラフ1500である。グラフ1500は、1次ビットのみが選択的に反転され、符号化インジケータが2レベル信号として伝送される第1のDI符号化方式1502と、1次ビットと2次ビットの両方が選択的に反転され、符号化インジケータが4レベル信号において伝送されるマルチビットシンボルである第2のDI符号化方式1504と、1次ビットと2次ビットの両方が選択的に反転および/または交換され、反転/交換フラグが4レベル信号において伝送されるマルチビットシンボルである第3のDI符号化方式1506とに関して得られる電力消費の低減量を示す。グラフ1500は、バスが2、4、8、16、32、および64ビット幅を有するとき、3つの符号化方式1502、1504、および1506に関する電力消費の比較低減量を示す棒グラフを含む。
【００６４】
たとえば、グラフ1500は、8ビットバスの電力節約パーセンテージの(1508に一般的に示す)例を紹介する。この例1508では、DI1次ビット符号化方式1502は、22.1%の電力節約量をもたらし、DI2レベル1次ビットと2次ビット反転符号化方式1504は、29.1%の電力節約量をもたらすが、1次ビット/2次ビット反転/交換符号化方式1506は、30.9%の電力節約量をもたらす。
【００６５】
図3〜図15に示す原理は、各ビットが互いに倍数である電流レベルまたは電圧レベルによって重み付けされるマルチビットデータシンボル、およびマルチワイヤ通信リンクにおいて伝送されるデータシンボルまたはデータシンボルの組合せを表すより複雑な符号化インジケータにDIを適用する方式を含む、より複雑なコーディング方式に適用され得る。この説明では、「1次ビット」および「2次ビット」という用語は、それぞれ、高電流/電力および低電流/電力に関連付けられるが、これらの原理は、2次ビットシグナリングが1次ビットシグナリングよりも多くの電力を消費する符号化方式にも適用される。いくつかの例は、マルチビットデータシンボルのMSBである1次ビットを採用するが、1次ビットは、マルチビットデータシンボルの任意のビットとして選択され得る。さらに、本明細書で説明する概念、システム、方法、および装置は、論理「1」が高電力に関連付けられる仮定に、本明細書で説明するいくつかの例が基づいているにもかかわらず、論理「1」が論理「0」よりも低い電力に関連付けられる符号化方式に適用され得る。
【００６６】
図16は、本発明のいくつかの態様によるデータ通信方法を示すフローチャートである。一例では、本方法は、4-PAMエンコーダを含むデバイスによって実行され得る。ステップ1602では、本デバイスは、第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と、第1の論理状態にある複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定し得る。第1の論理状態の2次ビットを伝送するためよりも、第1の論理状態の1次ビットを伝送するためにより多くの電力が必要とされる場合がある。1次ビットおよび2次ビットは、マルチビットデータシンボルのバイナリ符号化ビットであり得る。第2の論理状態のバイナリ符号化ビットを伝送するためよりも、第1の論理状態のバイナリ符号化ビットを伝送するためにより多くの電力が必要とされる場合がある。
【００６７】
ステップ1604では、本デバイスは、複数の入力データシンボルから伝送シンボルを生成し得る。伝送シンボルの1次ビットは、前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、複数の入力データシンボルの2次ビットから導出される場合がある。伝送シンボルの2次ビットは、前記第2の部分が半分よりも大きく前記第1の部分よりも大きいとき、複数の入力データシンボルの1次ビットから導出される場合がある。伝送シンボルは、前記第1の部分が半分よりも大きいとき、入力データシンボルの1次ビットを反転させることによって複数の入力データシンボルから生成され得る。伝送シンボルは、前記第2の部分が半分よりも大きいとき、入力データシンボルの2次ビットを反転させることによって複数の入力データシンボルから生成され得る。伝送シンボルは、前記第1の部分が半分よりも大きいか、または前記第2の部分が半分よりも大きいときに伝送シンボルの1次ビットを反転させることによって複数の入力データシンボルから生成され得る。
【００６８】
ステップ1606では、本デバイスは、通信リンク上の伝送のためにマルチレベル伝送シンボルとして伝送シンボルを符号化するように構成された1つまたは複数のマルチ状態エンコーダに伝送シンボルを提供し得る。
【００６９】
本開示の一態様では、伝送シンボルの列が、通信リンクのコネクタ上で伝送され得る。伝送シンボルは、通信リンク上で並列に伝送され得る。
【００７０】
本開示の一態様では、符号化インジケータ信号は、伝送シンボルの1次ビットが入力データシンボルの2次ビットに対応するかどうか、および伝送シンボルの2次ビットが入力データシンボルの1次ビットに対応するかどうかを示すマルチレベル符号化インジケータ信号を得るためにマルチ状態エンコーダのうちの1つに提供され得る。
【００７１】
本開示の一態様では、マルチレベル符号化インジケータ信号およびマルチレベル伝送シンボルは、通信リンク上で1つの伝送クロックサイクルにおいて並列に伝送され得る。マルチレベル符号化インジケータ信号は、伝送シンボルの1次ビットが反転されるかどうかを示し得る。マルチレベル符号化インジケータ信号は、伝送シンボルの2次ビットが反転されるかどうかを示し得る。1つまたは複数のマルチ状態エンコーダは、少なくとも3つの電圧レベルまたは電流レベルのうちの1つとして伝送シンボルの各々を符号化し得る。1つまたは複数のマルチ状態エンコーダは、パルス振幅変調通信リンク上での伝送のために伝送シンボルの各々を符号化し得る。
【００７２】
図17は、処理回路1702を採用する装置のためのハードウェア実装形態の簡略化された例を示す図1700である。処理回路1702は、バス1720によって全体的に表されるバスアーキテクチャを用いて実現することができる。バス1720は、処理回路1702の具体的な適用例および全体的な設計制約に応じて、任意の数の相互接続するバスおよびブリッジを含む場合がある。バス1720は、プロセッサ1716、モジュールまたは回路1704、1706、1708、および1710、コネクタまたはワイヤ1714を駆動するように構成可能なマルチ状態トランスミッタ回路1712、ならびにコンピュータ可読記憶媒体1718によって表される、1つもしくは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を互いにリンクする。バス1720は、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできるが、これらの回路は当技術分野でよく知られており、したがって、これ以上は説明しない。
【００７３】
プロセッサ1716は、マイクロプロセッサ、コントローラ、デジタル信号プロセッサ、シーケンサ、状態機械などを含み得る。プロセッサ1716は、コンピュータ可読記憶媒体1718に記憶されたソフトウェアの実行を含む全体的な処理を担当する。ソフトウェアは、プロセッサ1716によって実行されたとき、任意の特定の装置について上記に記載された様々な機能を処理回路1702に実施させる。コンピュータ可読記憶媒体1718は、ソフトウェアを実行するときにプロセッサ1716によって操作されるデータを記憶するために使用されてもよい。処理回路1702は、モジュール1704、1706、1708、および1710のうちの少なくとも1つをさらに含む。モジュール1704、1706、1708、および/または1710は、プロセッサ1716内で動作しコンピュータ可読記憶媒体1718に存在し/記憶される1つまたは複数のソフトウェアモジュール、プロセッサ1716に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せを含み得る。
【００７４】
一構成では、ワイヤレス通信用の装置1700は、第1の論理状態にある複数の入力データシンボルの1次ビットの比率に対応する第1の部分と第1の論理状態にある複数の入力データシンボルの2次ビットの比率に対応する第2の部分とを決定するためのモジュールまたは回路1704と、通信リンク1714上の伝送のために複数の入力データシンボルから伝送シンボルを生成するためのモジュールまたは回路1706、1708と、マルチ状態符号化通信リンク1714上の伝送のために伝送シンボルを符号化するためのモジュールまたは回路1712と、1次ビットおよび/または2次ビットが反転および/または交換されるかどうかを示す、通信リンク上で伝送されるマルチレベル伝送シンボルとして反転符号化インジケータを生成するためのモジュールもしくは回路とを含む。上述の手段は、たとえば、プロセッサ206または236と、物理レイヤドライバ210または240と、記憶媒体208および238との何らかの組合せを使用して実装され得る。
【００７５】
開示したプロセスにおけるステップの特定の順序または階層は、例示的な手法の一例であることを理解されたい。設計上の優先事項に基づいて、プロセスにおけるステップの特定の順序または階層が並べ替えられてもよいことを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されることを意味するものではない。
【００７６】
図18は、本発明のいくつかの態様によるデータ通信方法を示すフローチャートである。一例では、本方法は、4-PAMデコーダを含むデバイスによって実行され得る。ステップ1802では、本デバイスは、複数の制御信号を提供するために通信リンクから受け取ったマルチレベル符号化インジケータ信号を復号し得る。通信リンクから受け取った符号化インジケータ信号は、1つまたは複数の4レベルPAM信号を含み得る。
【００７７】
ステップ1804では、本デバイスは、複数の制御信号のうちの第1の制御信号に基づいて通信リンクから受け取った1つまたは複数の信号から復号されたデータシンボルの1次ビットを選択的に反転させ得る。1つまたは複数の信号は、4レベルPAM信号を含み得る。
【００７８】
ステップ1806では、本デバイスは、複数の制御信号のうちの第2の制御信号に基づいてデータシンボルの2次ビットを選択的に反転させ得る。
【００７９】
ステップ1808では、本デバイスは、複数の制御信号のうちの第3の制御信号に基づいて1次ビットと2次ビットとを選択的に交換し得る。第2の論理状態よりも、第1の論理状態の1次ビットまたは2次ビットを伝送するためにより多くの電力が必要とされる場合がある。第1の論理状態および第2の論理状態は、異なるブール論理レベルに対応する場合がある。1次ビットと2次ビットとを交換することは、出力シンボルの2次ビットとして1つまたは複数の信号から復号された各シンボルの1次ビットのバージョンを提供することと、出力シンボルの1次ビットとして1つまたは複数の信号から復号された各シンボルの2次ビットのバージョンを提供することとを含み得る。
【００８０】
図19は、処理回路1902を採用する装置のためのハードウェア実装形態の簡略化された例を示す図1900である。処理回路1902は、バス1920によって全体的に表されるバスアーキテクチャを用いて実現することができる。バス1920は、処理回路1902の具体的な適用例および全体的な設計制約に応じて、任意の数の相互接続するバスおよびブリッジを含む場合がある。バス1920は、プロセッサ1916と、モジュールまたは回路1904、1906、および1908と、コネクタまたはワイヤ1914から信号を受け取るように構成可能なマルチ状態レシーバ1912と、コンピュータ可読記憶媒体1918とによって表される、1つまたは複数のプロセッサおよび/またはハードウェアモジュールを含めて、様々な回路を互いにリンクする。バス1920は、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできるが、これらの回路は当技術分野でよく知られており、したがって、これ以上は説明しない。
【００８１】
プロセッサ1916は、マイクロプロセッサ、コントローラ、デジタル信号プロセッサ、シーケンサ、状態機械などを含み得る。プロセッサ1916は、コンピュータ可読記憶媒体1918に記憶されたソフトウェアの実行を含む全体的な処理を担当する。ソフトウェアは、プロセッサ1916によって実行されたとき、任意の特定の装置について上記に記載された様々な機能を処理回路1902に実施させる。コンピュータ可読記憶媒体1918は、ソフトウェアを実行するときにプロセッサ1916によって操作されるデータを記憶するために使用されてもよい。処理回路1902は、モジュール1904、1906、および1908のうちの少なくとも1つをさらに含む。モジュール1904、1906、および/または1908は、プロセッサ1916内で動作しコンピュータ可読記憶媒体1918に存在し/記憶される1つまたは複数のソフトウェアモジュール、プロセッサ1916に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せを含み得る。
【００８２】
一構成では、ワイヤレス通信用の装置1900は、通信リンク1914から受け取った、複数の制御信号を提供するように構成されたマルチレベル符号化インジケータ信号を復号するための手段1904と、複数の制御信号のうちの第1および/または第2の制御信号に基づいて通信リンク1914から受け取った1つまたは複数の信号から復号されたデータシンボルの1次ビットおよび/または2次ビットを反転させるための手段1906と、複数の制御信号のうちの第3の制御信号に基づいて1次ビットと2次ビットとを交換するための手段1908とを含む。上述の手段は、たとえば、プロセッサ206または236と、物理レイヤドライバ210または240と、記憶媒体208および238との何らかの組合せを使用して実装され得る。
【００８３】
開示したプロセスにおけるステップの特定の順序または階層は、例示的な手法の一例であることが理解される。設計上の優先事項に基づいて、プロセスにおけるステップの特定の順序または階層が並べ替えられてもよいことを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されることを意味するものではない。
【００８４】
前述の説明は、いかなる当業者も本明細書で説明する様々な態様を実施できるようにするために提供される。これらの態様の様々な修正形態は、当業者に容易に明らかになり、本明細書で定義する一般原理は、他の態様に適用され得る。したがって、特許請求の範囲は本明細書で示す態様に限定されるよう意図されているわけではなく、文言通りの特許請求の範囲と整合するすべての範囲を許容するよう意図されており、単数の要素への言及は、そのように明記されていない限り、「唯一無二の」ではなく、「1つまたは複数の」を意味するよう意図されている。別段に明記されていない限り、「いくつかの」という用語は「1つまたは複数の」を指す。当業者に知られているまたは後で知られることになる、本開示全体にわたって説明した様々な態様の要素の構造的および機能的なすべての均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図される。さらに、本明細書で開示するいかなる内容も、そのような開示が特許請求の範囲で明示的に記載されているかどうかにかかわらず、公に供することは意図されていない。いかなるクレーム要素も、要素が「ための手段」という語句を使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
【符号の説明】
【００８５】
100  装置
102  処理回路
106  トランシーバ
108  特定用途向けIC、ASIC
110  アプリケーションプログラミングインターフェース、API
112  メモリデバイス
114  ローカルデータベース
122  アンテナ
124  ディスプレイ
126  キーパッド
128  ボタン
202  第1のICデバイス
204  ワイヤレストランシーバ
206  プロセッサ
208  記憶媒体
210  物理レイヤドライバ
212  バス
214  アンテナ
220  通信リンク
222  通信リンク、データリンク
224  通信リンク、データリンク
226  通信リンク、データリンク
230  第2のICデバイス
232  ディスプレイコントローラ
234  カメラコントローラ
236  プロセッサ
238  記憶媒体
240  物理レイヤドライバ
242  バス
300  通信システム
302a  入力データ
302b  入力データ
302n  入力データ
304  エンコーダ
306a  ラインドライバ
306b  ラインドライバ
306n  ラインドライバ
308  ラインドライバ
310  物理バス
312  デコーダ
314  符号化インジケータ
316  データ
318a  出力
318b  出力
318n  出力
402  生データ
404  第2のバイト
406  第4のバイト
408  論理「1」の総数
410  符号化インジケータ、DI信号
412  DIデータ
414  第2のバイト
416  第4のバイト
424  タイムスロット
426  タイムスロット
500  モデル回路
502  マルチレベルラインドライバ、ドライバ回路
508  スイッチ
510  伝送線
512  終端抵抗体
514  第1の電流源
516  第2の電流源
518  受け取られる信号
602  2ビットシンボル
602a  2次ビット
602b  1次ビット
604  4-PAMエンコーダ
606  4レベル出力信号
608  符号化インジケータ
614  並列バス
618  マルチビットシンボル
700  通信システム
702  2ビット入力シンボル
702a  2次ビット
702b  1次ビット
704  エンコーダ
704a  2次DI符号化回路
704b  1次DI符号化回路
706a  符号化インジケータ
706b  符号化インジケータ
708  第1の4レベルエンコーダ/ラインドライバ
710  第2の4レベルエンコーダ/ラインドライバ
900  回路、モジュール
902  マルチビット入力シンボル
902a  2次ビット
902b  1次ビット
904  第1の加算回路
906  第2の加算回路
908  第1の比較器
910  第2の比較器
912  第3の比較器
914  マルチプレクサ
916  インバータ
918  マルチプレクサ
920  インバータ
922  論理ゲート
924  マルチプレクサ
926  マルチプレクサ
928  交換信号
930a  出力2次ビット
930b  出力1次ビット
932  符号化インジケータシンボル
932a  2次ビット
932b  1次ビット
934  制御信号
1200  デコーダ
1202  入力信号
1204  4-PAMデコーダ
1206  マルチビットシンボルのセット
1206a  2次ビット
1206b  1次ビット
1208b  1次ビット反転論理
1210  スイッチングマトリックス、マルチプレクサ
1212  4-PAM符号化インジケータ信号
1214  4-PAM符号化インジケータデコーダ
1216  2ビットシンボル符号化インジケータ
1218  制御論理
1220  1次ビット反転制御信号
1222  2次ビット反転制御信号
1224  交換制御信号
1226  出力シンボル
1226a  2次ビット
1226b  1次ビット
1302  生データ
1304a  状態の列
1304b  状態の列
1304c  状態の列
1304d  状態の列
1308  電流または電圧の単位の総数
1310  符号化インジケータ信号
1312  DI+BSデータ
1318  電流または電圧の単位の総数
1702  処理回路
1704  モジュール、回路
1706  モジュール、回路
1708  モジュール、回路
1710  モジュール、回路
1712  マルチ状態トランスミッタ回路
1714  コネクタ、ワイヤ
1716  プロセッサ
1718  コンピュータ可読記憶媒体
1720  バス
1902  処理回路
1904  モジュール、回路
1906  モジュール、回路
1908  モジュール、回路
1912  マルチ状態レシーバ回路
1916  プロセッサ
1918  プロセッサ可読記憶媒体
1920  バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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