(57)【特許請求の範囲】
【請求項１】
列方向に伸びるｍ／２（ｍは正の偶数）本のデータ配線と、行方向に伸びる２ｎ（ｎは５以上の整数）本のゲート配線との交差によって、ｎ個の行およびｍ個の列で配置される複数の画素が定義される表示領域、および前記表示領域の周辺の非表示領域を含む表示パネルと、
複数の信号配線および複数のトランジスタを備え、前記表示領域に配置される少なくとも１つのＧＩＰ回路と
を含み、
前記複数の信号配線および前記複数のトランジスタは、隣接する２つの画素列間にそれぞれ配置され、
キャパシタと５個のトランジスタとからなり、第１ゲート配線にゲート信号を出力する第１ＧＩＰ回路は、
ドレインとゲートとが互いに接続され、スタート信号配線および第１ノード配線に接続される第１トランジスタと、
前記第１ノード配線、第２ゲート信号入力端、および低電位電圧配線に接続される第２トランジスタと、
第１クロック信号配線、前記第１ノード配線、および第１ゲート信号出力端に接続される第３トランジスタと、
第２クロック信号配線、前記低電位電圧配線および前記第３トランジスタのソースに接続される第４トランジスタと、
ソースとゲートとが互いに接続され、前記第１クロック信号配線および前記第３トランジスタに接続される第５トランジスタと、
前記第１ノード配線と前記第３トランジスタの前記ソースとの間の前記キャパシタを含む、表示装置。
【請求項２】
前記ゲート配線は隣接する２つの画素行の間に２本ずつ配置され、前記画素列は前記データ配線のうち、隣接する２本の間に２つずつ配置される、請求項１に記載の表示装置。
【請求項３】
前記ＧＩＰ回路のうち、奇数番目のＧＩＰ回路は、前記ゲート配線のうち、奇数番目のゲート配線にゲート信号を出力し、前記ＧＩＰ回路のうち、偶数番目のＧＩＰ回路は、前記ゲート配線のうち、偶数番目のゲート配線にゲート信号を出力する、請求項１に記載の表示装置。
【請求項４】
前記複数の信号配線は前記列方向に伸び、前記データ配線と同一層に位置する、請求項１に記載の表示装置。
【請求項５】
前記複数の信号配線は、前記第１クロック信号配線および第２クロック信号配線と、前記スタート信号配線と、リセット信号配線と、前記低電位電圧配線のうち、１つまたはそれ以上を含む、請求項１に記載の表示装置。
【請求項６】
前記第１ＧＩＰ回路は、前記第１ノード配線および第２ノード配線をさらに含み、
前記第１ノード配線および前記第２ノード配線は、隣接する２つの画素行の間に配置される、請求項５に記載の表示装置。
【請求項７】
前記第１ノード配線および前記第２ノード配線は前記行方向に伸び、前記ゲート配線と離隔し、前記ゲート配線と同一層に配置される、請求項６に記載の表示装置。
【請求項８】
前記第１ノード配線および前記第２ノード配線のうち、少なくとも一方は、平面視において前記ゲート配線と重なり、前記ゲート配線と異なる層に配置される、請求項６に記載の表示装置。
【請求項９】
前記非表示領域に配置され、前記データ配線にデータ信号を出力するデータ駆動部をさらに含む、請求項１に記載の表示装置。
【請求項１０】
映像を表示する表示領域を有し、前記表示領域に、第１方向に伸びる複数のデータ配線と第２方向に伸びて前記データ配線と交差する複数のゲート配線、および前記データ配線と前記ゲート配線の交差によって定義され、複数の行および複数の列で配置される複数の画素を含む表示パネルと、
隣接する２つの画素列間にそれぞれ配置される複数の信号配線および複数のトランジスタを有し、前記表示領域に配置される少なくとも１つのＧＩＰ回路と、
を含み、
キャパシタと５個のトランジスタとからなり、第１ゲート配線にゲート信号を出力する第１ＧＩＰ回路は、
ドレインとゲートとが互いに接続され、スタート信号配線および第１ノード配線に接続される第１トランジスタと、
前記第１ノード配線、第２ゲート信号入力端、および低電位電圧配線に接続される第２トランジスタと、
第１クロック信号配線、前記第１ノード配線、および第１ゲート信号出力端に接続される第３トランジスタと、
第２クロック信号配線、前記低電位電圧配線および前記第３トランジスタのソースに接続される第４トランジスタと、
ソースとゲートとが互いに接続され、前記第１クロック信号配線および前記第３トランジスタに接続される第５トランジスタと、
前記第１ノード配線と前記第３トランジスタの前記ソースとの間の前記キャパシタを含む表示装置。
【請求項１１】
前記表示パネルは、前記表示領域の外側に非表示領域をさらに含み、
前記非表示領域に位置し、前記データ配線にデータ信号を出力するデータ駆動部をさらに含む、請求項１０に記載の表示装置。
【請求項１２】
前記ゲート配線は、隣接する２つの画素行の間に２本ずつ配置され、画素列は、前記データ配線のうち、２本の間に２つずつ配置される、請求項１０に記載の表示装置。
【請求項１３】
前記複数の信号配線は前記第１方向に伸び、前記データ配線と同一層に位置する、請求項１０に記載の表示装置。
【請求項１４】
前記複数の信号配線は、前記第１クロック信号配線および第２クロック信号配線と、前記スタート信号配線と、リセット信号配線と、前記低電位電圧配線のうち、１つまたはそれ以上を含み、
前記第１ＧＩＰ回路は、隣接する２つの画素行の間に配置される前記第１ノード配線および第２ノード配線をさらに含む、請求項１０に記載の表示装置。
【請求項１５】
前記第１ノード配線および前記第２ノード配線は前記行方向に伸び、前記ゲート配線と離隔して前記ゲート配線と同一層に配置される、請求項１４に記載の表示装置。
【請求項１６】
前記第１ノード配線および前記第２ノード配線のうち、少なくとも一方は、平面視において前記ゲート配線と重なり、前記ゲート配線と異なる層に配置される、請求項１４に記載の表示装置。
【請求項１７】
前記表示領域に配置され、前記複数のゲート配線に順次にゲート信号をそれぞれ出力する複数のＧＩＰ回路をさらに含む、請求項１０に記載の表示装置。
【請求項１８】
前記ＧＩＰ回路は、前記ゲート配線のうち、１本にゲート信号を出力して画素行のうち、１つを駆動させる、請求項１０に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関するものであり、特にナローベゼルを具現化することができる表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置のような表示装置は、表示パネルと、表示パネルのデータ配線にデータ信号を供給するためのデータ駆動部と、表示パネルのゲート配線にゲート信号を供給するためのゲート駆動部と、データ駆動部およびゲート駆動部を制御するためのタイミングコントローラーとを含む。
【０００３】
このような液晶表示装置は、一般的にゲート駆動部およびデータ駆動部を集積回路の形に形成し、ＴＣＰまたはＣＯＦのように表示パネルに貼り付けて使用する。
【０００４】
そのため、部品素子数が増加し、それに伴って工程数も増加するため、工程コストが上昇し、また、液晶表示装置を軽量化および小型化し難くなるという問題があった。そこで、ゲート駆動部を表示パネルの内部に形成するＧＩＰ（Ｇａｔｅ  Ｉｎ  Ｐａｎｅｌ）方式の液晶表示装置が提案された。
【０００５】
図１は、従来のＧＩＰ方式の液晶表示装置における表示パネルを示す平面図である。
【０００６】
図１に示すように、従来のＧＩＰ方式の液晶表示装置における表示パネル１０は、表示領域ＡＡと、表示領域ＡＡの外側、例えば表示領域ＡＡの左側および右側にそれぞれ配置される非表示領域ＮＡＡとを含む。
【０００７】
そのとき、表示パネル１０の表示領域ＡＡには、互いに交差する複数のゲート配線ＧＬおよびデータ配線ＤＬによって定義される複数の画素Ｐが配置され、非表示領域ＮＡＡには、複数の信号配線（不図示）、および複数のトランジスタ（不図示）を含むＧＩＰ回路ＧＩＰが配置される。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一方、最近、液晶表示装置は、軽量・薄型でありながら、最終製品、例えばモニター若しくはテレビのスリム化のため、表示領域の外側である非表示領域ＮＡＡの幅と定義されるベゼルを、さらに狭く形成することが求められている。
【０００９】
しかしながら、従来のＧＩＰ方式の液晶表示装置の場合、前述した通り、表示領域ＡＡの左側および右側の非表示領域ＮＡＡに、複数の信号配線（不図示）と複数のトランジスタ（不図示）とを含むＧＩＰ回路ＧＩＰを形成しなければならないことから、ナローベゼルを具現するには限界があった。
【００１０】
本発明は、ＧＩＰ回路に含まれる複数の信号配線と複数のトランジスタを表示領域に配置することによってナローベゼルを具現化できる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、前記の目的を達成するため、列方向に伸びるｍ／２（ｍは正の偶数）本のデータ配線と、行方向に伸びる２ｎ（ｎは５以上の整数）本のゲート配線との交差によって、ｎ個の行およびｍ個の列で配置される複数の画素が定義される表示領域、および表示領域の周辺の非表示領域を含む表示パネルと、複数の信号配線および複数のトランジスタを備え、表示領域に配置される少なくとも１つのＧＩＰ回路とを含み、前記複数の信号配線および前記複数のトランジスタは、隣接する２つの画素列間にそれぞれ配置される表示装置を提供する。
【００１２】
データ配線は２つの画素列毎に配置され、ゲート配線は隣接する２つの画素行の間に２本ずつ配置され、複数の信号配線および複数のトランジスタは、２つの画素列の間に配置される。
【００１３】
また、ＧＩＰ回路のうち、奇数番目のＧＩＰ回路は、ゲート配線のうち、奇数番目のゲート配線にゲート信号を出力し、ＧＩＰ回路のうち、偶数番目のＧＩＰ回路は、ゲート配線のうち、偶数番目のゲート配線にゲート信号を出力する。
【００１４】
また、複数の信号配線は、第１および第２クロック信号配線と、スタート信号配線と、リセット信号配線と、低電位電圧配線のうち、１つまたはそれ以上を含む。
【００１５】
また、ＧＩＰ回路は、第１および第２ノード配線をさらに含み、第１および第２ノード配線は、前記隣接する２つの画素行の間に配置される。
【００１６】
また、複数の信号配線は列方向に伸び、データ配線と同一層に配置される。
【００１７】
また、第１および第２ノード配線は、ゲート配線と離隔しながらゲート配線と同一層に配置されるか、或いはゲート配線と重なりながらゲート配線と異なる層に配置される。
【００１８】
さらに、複数のトランジスタは、スタート信号配線および第１ノード配線に接続される第１トランジスタと、第１ノード配線および低電位電圧配線に接続される第２トランジスタと、第１クロック信号配線および第１ノード配線に接続される第３トランジスタと、第２クロック信号配線、低電位電圧配線および第３トランジスタに接続される第４トランジスタと、第１クロック信号配線および第３トランジスタに接続される第５トランジスタとを含む。
【００１９】
映像を表示する表示領域を有し、前記表示領域に、第１方向に伸びる複数のデータ配線と第２方向に伸びて前記データ配線と交差する複数のゲート配線、および前記データ配線と前記ゲート配線の交差によって定義され、複数の行および複数の列で配置される複数の画素を含む表示パネルと、隣接する２つの画素列間にそれぞれ配置される複数の信号配線および複数のトランジスタを有し、前記表示領域に配置される少なくとも１つのＧＩＰ回路とを含む表示装置を提供する。
【００２０】
前記表示パネルは、前記表示領域の外側に非表示領域をさらに含み、前記非表示領域に位置し、前記データ配線にデータ信号を出力するデータ駆動部をさらに含む。
【００２１】
前記ゲート配線は、隣接する２つの画素行の間に２本ずつ配置され、画素列は、前記データ配線のうち、２本の間に２つずつ配置される。
【００２２】
前記複数の信号配線は前記第１方向に伸び、前記データ配線と同一層に位置する。
【００２３】
前記複数の信号配線は、第１および第２クロック信号配線と、スタート信号配線と、リセット信号配線と、低電位電圧配線のうち、１つまたはそれ以上を含み、前記ＧＩＰ回路は、前記隣接する２つの画素行の間に配置される第１および第２ノード配線をさらに含む。
【００２４】
前記第１および第２ノード配線は前記行方向に伸び、前記ゲート配線と離隔して前記ゲート配線と同一層に配置される。
【００２５】
前記第１および第２ノード配線のうち、少なくとも一方は平面視において前記ゲート配線と重なり、前記ゲート配線と異なる層に配置される。
【００２６】
前記複数のトランジスタは、前記スタート信号配線および前記第１ノード配線に接続される第１トランジスタと、前記第１ノード配線および前記低電位電圧配線に接続される第２トランジスタと、前記第１クロック信号配線および前記第１ノード配線に接続される第３トランジスタと、前記第２クロック信号配線、前記低電位電圧配線および前記第３トランジスタに接続される第４トランジスタと、前記第１クロック信号配線および前記第３トランジスタに接続される第５トランジスタとを含む。
【００２７】
前記表示領域に配置され、前記複数のゲート配線に順次にゲート信号をそれぞれ出力する複数のＧＩＰ回路をさらに含む。
【００２８】
前記ＧＩＰ回路は、前記ゲート配線のうち、１本にゲート信号を出力して画素行のうち、１つを駆動させる。
【発明の効果】
【００２９】
本発明は、このようにＧＩＰ回路に含まれる複数の信号配線および複数のトランジスタを表示領域に配置することによって、ナローベゼルを具現化できるという効果を奏する。
【００３０】
また、ＧＩＰ回路に含まれる信号配線およびトランジスタは、データ配線およびゲート配線、そして各画素に含まれる薄膜トランジスタを形成する際に共に形成されるので、製造工程が単純になり、製造コストを低減できるという効果を奏する。
【図面の簡単な説明】
【００３１】
【図１】従来のＧＩＰ方式の液晶表示装置における表示パネルを示す平面図である。
【図２】本発明の実施例に係るＧＩＰ方式の表示装置における表示パネルを示す平面図である。
【図３】本発明の実施例に係る複数のＧＩＰ回路を示すブロック図である。
【図４】本発明の実施例に係る第１ＧＩＰ回路を示す回路図である。
【図５】表示パネルの表示領域に配置されるＧＩＰ回路を具体的に示す図面である。
【発明を実施するための形態】
【００３２】
以下、図面を参照し、本発明の実施例について詳細に説明する。
【００３３】
図２は、本発明の実施例に係るＧＩＰ方式の表示装置における表示パネルを示す平面図であり、一例にＧＩＰ方式の表示装置を示す。
【００３４】
図２に示すように、本発明の実施例に係るＧＩＰ方式の表示装置における表示パネル１００は、表示領域ＡＡと、表示領域ＡＡの外側の非表示領域（不図示）とを含む。
【００３５】
具体的に、表示パネル１００の表示領域ＡＡには、互いに交差する複数のゲート配線ＧＬ１〜ＧＬ６と、複数のデータ配線（不図示）とによって定義される複数の画素（不図示）が配置される。
【００３６】
特に、表示パネル１００の表示領域ＡＡには、複数の信号配線（不図示）および複数のトランジスタ（不図示）を含む複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６が配置される。
【００３７】
このように、従来の液晶表示装置では表示領域ＡＡの左側および右側の非表示領域（図１のＮＡＡ）に配置されたＧＩＰ（図１のＧＩＰ）回路を、表示領域ＡＡに配置することによって、ナローベゼルを具現化することができる。これについては、後述する。
【００３８】
一方、表示パネル１００の表示領域ＡＡには、さらに多いゲート配線およびＧＩＰ回路を配置することができるが、説明の便宜上、それぞれ６本のゲート配線ＧＬ１〜ＧＬ６、およびＧＩＰ回路ＧＩＰ１〜ＧＩＰ６のみを示す。
【００３９】
そのとき、複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６のうち、奇数番目のＧＩＰ回路ＧＩＰ１、ＧＩＰ３、ＧＩＰ５は、複数のゲート配線ＧＬ１〜ＧＬ６のうち、奇数番目のゲート配線ＧＬ１、ＧＬ３、ＧＬ５にゲート信号をそれぞれ出力し、複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６のうち、偶数番目のＧＩＰ回路ＧＩＰ２、ＧＩＰ４、ＧＩＰ６は、複数のゲート配線ＧＬ１〜ＧＬ６のうち、偶数番目のゲート配線ＧＬ２、ＧＬ４、ＧＬ６にゲート信号をそれぞれ出力する。
【００４０】
一方、図２には示していないが、表示領域ＡＡの上側または下側の非表示領域（不図示）に配置されるデータ駆動部（不図示）をさらに含む。
【００４１】
そのとき、データ駆動部（不図示）は、表示領域ＡＡに配置されたデータ配線（不図示）にデータ信号を出力する。
【００４２】
図３は、本発明の実施例に係る複数のＧＩＰ回路を示すブロック図である。
【００４３】
図３に示すように、各ＧＩＰ回路ＧＩＰ１、・・・、ＧＩＰ（ｉ−１）、ＧＩＰ（ｉ）、ＧＩＰ（ｉ＋１）、・・・、ＧＩＰ（ｊ）は、１フレームの間に１回の「高」状態のゲート信号Ｖｏｕｔ１、・・・、Ｖｏｕｔ（ｉ−１）、Ｖｏｕｔ（ｉ）、Ｖｏｕｔ（ｉ＋１）、・・・、Ｖｏｕｔ（ｊ）（ここで、ｉは２以上の整数であり、ｊは４以上の整数である）を出力する。
【００４４】
そのとき、複数のクロック信号ＣＬＫ１、ＣＬＫ２のうち、少なくとも１つのクロック信号を受けて、第１ＧＩＰ回路ＧＩＰ１から第（ｊ）ＧＩＰ回路（ｊ）まで順次に、「高」状態のゲート信号Ｖｏｕｔ１、・・・、Ｖｏｕｔ（ｉ−１）、Ｖｏｕｔ（ｉ）、Ｖｏｕｔ（ｉ＋１）、・・・、Ｖｏｕｔ（ｊ）を各ゲート配線ＧＬ１、・・・、ＧＬ（ｉ−１）、ＧＬ（ｉ）、ＧＬ（ｉ＋１）、・・・、ＧＬ（ｊ）（ここで、ｉは２以上の整数であり、ｊは４以上の整数である）へ出力する。
【００４５】
また、複数のクロック信号ＣＬＫ１、ＣＬＫ２は、それぞれ隣接するクロック信号と一部、例えばクロック信号の「高」状態区間の２／３が重なり、各ＧＩＰ回路ＧＩＰ１、・・・、ＧＩＰ（ｉ−１）、ＧＩＰ（ｉ）、ＧＩＰ（ｉ＋１）、・・・、ＧＩＰ（ｊ）に順次に印加される。ここでは、２つのクロック信号ＣＬＫ１、ＣＬＫ２が使用された場合について説明したが、クロック信号の個数はこれに制限されるものではない。
【００４６】
各ＧＩＰ回路ＧＩＰ１、・・・、ＧＩＰ（ｉ−１）、ＧＩＰ（ｉ）、ＧＩＰ（ｉ＋１）、・・・、ＧＩＰ（ｊ）から出力された「高」状態のゲート信号Ｖｏｕｔ１、・・・、Ｖｏｕｔ（ｉ−１）、Ｖｏｕｔ（ｉ）、Ｖｏｕｔ（ｉ＋１）、・・・、Ｖｏｕｔ（ｊ）は、映像を表示する表示パネル（不図示）のゲート配線ＧＬ１、・・・、ＧＬ（ｉ−１）、ＧＬ（ｉ）、ＧＬ（ｉ＋１）、・・・、ＧＬ（ｊ）に順次に供給される。
【００４７】
具体的に、第１ＧＩＰ回路ＧＩＰ１が第１ゲート配線ＧＬ１へ「高」状態の第１ゲート信号Ｖｏｕｔ１を出力し、・・・、第（ｉ−１）ＧＩＰ回路ＧＩＰ（ｉ−１）が第（ｉ−１）ゲート配線ＧＬ（ｉ−１）へ「高」状態の第（ｉ−１）ゲート信号Ｖｏｕｔ（ｉ−１）を出力する。その後、第（ｉ）ＧＩＰ回路ＧＩＰ（ｉ）が第（ｉ）ゲート配線ＧＬ（ｉ）へ「高」状態の第（ｉ）ゲート信号Ｖｏｕｔ（ｉ）を出力し、次に第（ｉ＋１）ＧＩＰ回路ＧＩＰ（ｉ＋１）が第（ｉ＋１）ゲート配線ＧＬ（ｉ＋１）へ「高」状態の第（ｉ＋１）ゲート信号Ｖｏｕｔ（ｉ＋１）を出力し、．．．、第（ｊ）ＧＩＰ回路ＧＩＰ（ｊ）が「高」状態の第（ｊ）ゲート信号Ｖｏｕｔ（ｊ）を出力する。
【００４８】
まず、第１ＧＩＰ回路ＧＩＰ１は１番目のＧＩＰ回路であって、前段階のＧＩＰ回路がなく、前段階のＧＩＰ回路のゲート信号を開始信号として受けて開始することができないので、第１ＧＩＰ回路ＧＩＰ１は、スタート信号Ｖｓｔによって開始される。
【００４９】
スタート信号Ｖｓｔが第１ＧＩＰ回路ＧＩＰ１に印加されると、第１ＧＩＰ回路ＧＩＰ１は、第１クロック信号ＣＬＫ１を利用して「高」状態の第１ゲート信号Ｖｏｕｔ１を出力し、．．．、第（ｉ−１）ＧＩＰ回路ＧＩＰ（ｉ−１）から出力された「高」状態の第（ｉ−１）ゲート信号Ｖｏｕｔ（ｉ−１）は、第（ｉ）ＧＩＰ回路ＧＩＰ（ｉ）に供給されて第（ｉ）ＧＩＰ回路ＧＩＰ（ｉ）を開始させる。それによって第（ｉ）ＧＩＰ回路ＧＩＰ（ｉ）は、第２クロック信号ＣＬＫ２を利用して（図３には第２クロック信号ＣＬＫ２のみを示しているが、第１クロック信号ＣＬＫ１、または他のクロック信号を用いることができる）、「高」状態の第（ｉ）ゲート信号Ｖｏｕｔ（ｉ）を出力する。
【００５０】
次に、第（ｉ）ＧＩＰ回路ＧＩＰ（ｉ）から出力された「高」状態の第（ｉ）ゲート信号Ｖｏｕｔ（ｉ）は、第（ｉ＋１）ＧＩＰ回路ＧＩＰ（ｉ＋１）に供給されて第（ｉ＋１）ＧＩＰ回路ＧＩＰ（ｉ＋１）を開始させる。それによって第（ｉ＋１）ＧＩＰ回路ＧＩＰ（ｉ＋１）は、第１クロック信号ＣＬＫ１を利用して（図３には第１クロック信号ＣＬＫ１のみを示しているが、第２クロック信号ＣＬＫ２、または他のクロック信号を用いることができる）、「高」状態の第（ｉ＋１）ゲート信号Ｖｏｕｔ（ｉ＋１）を出力し、．．．、第（ｊ）ＧＩＰ回路ＧＩＰ（ｊ）は、第２クロック信号ＣＬＫ２を利用して（図３には第２クロック信号ＣＬＫ２のみを示しているが、第１クロック信号ＣＬＫ１、または他のクロック信号を用いることができる）、「高」状態の第（ｊ）ゲート信号Ｖｏｕｔ（ｊ）を出力する。
【００５１】
１フレームが終わる第（ｊ）ＧＩＰ回路ＧＩＰ（ｊ）から第（ｊ）ゲート信号Ｖｏｕｔ（ｊ）が出力されると、第（ｊ）ＧＩＰ回路ＧＩＰ（ｊ）はリセット信号の印加を受けて初期化され、次のフレームが始まる第１ＧＩＰ回路ＧＩＰ１から第１ゲート信号Ｖｏｕｔ１が出力されるようにする。
【００５２】
図４は、本発明の実施例に係る第１ＧＩＰ回路を示す回路図である。
【００５３】
図４に示すように、本発明の実施例に係る第１ＧＩＰ回路ＧＩＰ１は、第１ノードＱを制御する制御部１１０と、第１ノードＱによって第１クロック信号ＣＬＫ１に対応する第１ゲート信号Ｖｏｕｔ１を出力する出力部１２０とを含む。
【００５４】
ここで、制御部１１０は、第１ノードＱの電圧状態を制御することによって、出力部１２０から第１クロック信号ＣＬＫ１に対応する第１ゲート信号Ｖｏｕｔ１が出力されるようにする。
【００５５】
そのため、制御部１１０は、スタート信号Ｖｓｔ入力端と第１ノードＱとの間に接続された第１トランジスタＴ１と、第１ノードＱと第２ゲート信号Ｖｇ２入力端と低電位電圧ＶＳＳ入力端との間に接続された第２トランジスタＴ２とを含む。
【００５６】
ここで、第１トランジスタＴ１は、ドレイン端とゲート端が接続されることによってダイオード機能を有する。すなわち、第１トランジスタＴ１のドレイン端の電圧はソース端へ印加される一方、ソース端の電圧はドレイン端へ印加されない。
【００５７】
したがって、第１トランジスタＴ１は、スタート信号Ｖｓｔを第１ノードＱに印加すると共に、第１ノードＱに充電された電圧が第１トランジスタＴ１を介して外部へ放電されることを防止する。
【００５８】
また、第２トランジスタＴ２は第１ノードＱを初期化させるが、第２ゲート信号Ｖｇ２によってターンオンすることで、「低」状態の低電位電圧ＶＳＳを第１ノードＱに充電させる。
【００５９】
それによって、次のフレームで「高」状態のスタート信号Ｖｓｔが第１ノードＱに充電できるようにする。
【００６０】
また、出力部１２０は、第１ノードＱの電圧状態に応じて、「高」状態の第１ゲート信号Ｖｏｕｔ１を出力するか、或いは「低」状態の第１ゲート信号Ｖｏｕｔ１を出力する。
【００６１】
そのため、出力部１２０は、第１クロック信号ＣＬＫ１入力端と第１ノードＱと第１ゲート信号Ｖｏｕｔ１出力端との間に接続された第３トランジスタＴ３と、第２クロック信号ＣＬＫ２入力端と低電位電圧ＶＳＳ入力端と第３トランジスタＴ３のソース端との間に接続された第４トランジスタＴ４と、第３トランジスタＴ３のドレイン端と第１ゲート信号Ｖｏｕｔ１出力端との間に接続された第５トランジスタＴ５と、第１ノードＱと第３トランジスタＴ３のソース端との間に接続されたキャパシタＣとを備える。
【００６２】
そのとき、第３トランジスタＴ３は、第１ノードＱに充電された「高」状態の電圧によってターンオンし、「高」状態の第１クロック信号ＣＬＫ１に対応する第１ゲート信号Ｖｏｕｔ１を出力端へ出力する。
【００６３】
また、第１ゲート信号Ｖｏｕｔ１は、第２ＧＩＰ回路（不図示）の開始信号として入力される。それによって、第２ＧＩＰ回路（不図示）では第２ゲート信号Ｖｇ２が出力される。
【００６４】
また、第２ゲート信号Ｖｇ２は、第１ＧＩＰ回路ＧＩＰ１の第２ゲート信号Ｖｇ２入力端へ供給され、第２ゲート信号Ｖｇ２によって第２トランジスタＴ２がターンオンすることによって低電位電圧ＶＳＳが第１ノードＱに充電される。
【００６５】
また、第５トランジスタＴ５は、ソース端とゲート端が接続されることによってダイオード機能を有する。そのとき、第５トランジスタＴ５は、ゲート端に「高」状態の第１クロック信号ＣＬＫ１が印加されると、ターンオンし、第５トランジスタＴ５のゲート端に低電位電圧ＶＳＳが印加されると、ターンオフする。
【００６６】
また、キャパシタＣは、第１トランジスタＴ１のゲート端に「高」状態のスタート信号Ｖｓｔが入力されて第１トランジスタＴ１がターンオンすると、スタート信号Ｖｓｔの電圧レベルに充電される。
【００６７】
その後、キャパシタＣが第３トランジスタＴ３のゲート端とソース端との間における閾値電圧以上に充電され、第１クロック信号ＣＬＫ１が「高」状態になると、ブートストラッピング現象が発生し、第１ノードＱにはスタート信号Ｖｓｔの電圧レベルよりさらに大きい電圧が充電されて確実な「高」状態になり、それによって第３トランジスタＴ３はターンオンする。
【００６８】
また、第４トランジスタＴ４は、第２クロック信号ＣＬＫ２によってターンオンし、低電位電圧ＶＳＳを第１ゲート信号Ｖｏｕｔ１の出力端に印加する。
【００６９】
そのとき、第２ゲート信号Ｖｇ２によってターンオンした第２トランジスタＴ２によって低電位電圧ＶＳＳが第１ノードＱに充電され、第３トランジスタＴ３をターンオフさせることで初期化が行われる。
【００７０】
このようなプロセスは、フレーム毎に繰り返して行われる。
【００７１】
図５は、表示パネルの表示領域に配置されるＧＩＰ回路を具体的に示す図面である。
【００７２】
表示パネル１００の表示領域ＡＡには、列方向に伸びるｍ／２（ｍは正の偶数）本のデータ配線と、行方向に伸びる２ｎ（ｎは５以上の整数）本のゲート配線との交差によってｍ×ｎ個の画素が定義されており、２ｎ個のＧＩＰ回路が含まれているが、説明の便宜上、図５には、第２〜第７ゲート配線ＧＬ２〜ＧＬ７と、第１〜第５データ配線ＤＬ１〜ＤＬ５、および１つのＧＩＰ回路のみを示す。このとき、ＧＩＰ回路は、ｉが６である第６ＧＩＰ回路（図２のＧＩＰ６）に該当する。
【００７３】
図５に示すように、第１〜第５データ配線ＤＬ１〜ＤＬ５の間には２つの画素Ｐ列がそれぞれ配置され、第２〜第７ゲート配線ＧＬ２〜ＧＬ７は各画素Ｐ行の間に２本ずつ配置される。
【００７４】
また、各画素Ｐは、画素電極１５０と薄膜トランジスタＴｒとを含み、１本のデータ配線ＤＬ１〜ＤＬ５を介して隣り合う２つの画素Ｐ列には、前記１本のデータ配線ＤＬ１〜ＤＬ５からのデータ信号がそれぞれ供給される。
【００７５】
そのとき、１本のデータ配線ＤＬ１〜ＤＬ５を介して隣り合う２つの画素Ｐ列の間毎に、データ配線ＤＬ１〜ＤＬ５が配置されないようにする。
【００７６】
このようにデータ配線ＤＬ１〜ＤＬ５が配置されない２つの画素Ｐ列の間毎に、ＧＩＰ回路に含まれる複数の信号配線ＣＬＫ１、ＣＬＫ２、ＶＳＳ、図３のＶｓｔ、図３のＲｓｔと、トランジスタＴ１〜Ｔ５が分離して配置される。
【００７７】
すなわち、本発明の実施例に係る液晶表示装置は、表示領域ＡＡにおいてデータ配線ＤＬ１〜ＤＬ５が配置されていない領域を活用したものであって、複数の信号配線ＣＬＫ１、ＣＬＫ２、ＶＳＳ、図３のＶｓｔ、図３のＲｓｔ、およびトランジスタＴ１〜Ｔ５を表示領域ＡＡに配置するための別途のスペースを確保する必要がないため、開口率の低下を防止することができる。
【００７８】
そのとき、複数の信号配線ＣＬＫ１、ＣＬＫ２、ＶＳＳ、図３のＶｓｔ、図３のＲｓｔは、第１および第２クロック信号ＣＬＫ１、ＣＬＫ２と、スタート信号配線（図３のＶｓｔ）と、リセット信号配線（図３のＲｓｔ）と、低電位電圧配線ＶＳＳとを含む。
【００７９】
また、ＧＩＰ回路は、第１および第２ノード配線ＱＬ（不図示）をさらに含み、第１および第２ノード配線ＱＬ（不図示）は、各画素Ｐ行の間に配置することができる。
【００８０】
一方、複数の信号配線ＣＬＫ１、ＣＬＫ２、ＶＳＳ、図３のＶｓｔ、図３のＲｓｔは列方向に伸びるが、データ配線ＤＬ１〜ＤＬ５と同一層および同一物質からなり得る。
【００８１】
また、第１および第２ノード配線ＱＬ（不図示）は行方向に伸びるが、ゲート配線ＧＬ２〜ＧＬ７と離隔される場合は、ゲート配線ＧＬ２〜ＧＬ７と同一層および同一物質からなり、ゲート配線ＧＬ２〜ＧＬ７と重なる場合には、ゲート配線と異なる層および異なる物質からなり得る。
【００８２】
また、複数のトランジスタＴ１〜Ｔ５は、第１〜第５トランジスタＴ１〜Ｔ５を含む。
【００８３】
具体的に、第１トランジスタＴ１は、ゲート電極およびドレイン電極が第５ゲート配線ＧＬ５に接続され、ソース電極が第１ノード配線に接続される。
【００８４】
そのとき、第１トランジスタＴ１は、開始信号として第５ゲート配線ＧＬ５から供給されたゲート信号の印加を受け、第１ノード配線ＱＬに印加する。
【００８５】
一方、１番目のＧＩＰ回路ＧＩＰ１の場合は１番目のＧＩＰ回路であって、前段階のＧＩＰ回路がなく、前段階のＧＩＰ回路から出力されたゲート信号を開始信号として受けて開始することができないので、第１トランジスタＴ１のゲート電極は、スタート信号配線（図３のＶｓｔ）と接続され、スタート信号配線（図３のＶｓｔ）から供給されたスタート信号の印加を受けて開始される。
【００８６】
また、第１トランジスタＴ１は、ゲート電極およびドレイン電極が接続されることによってダイオード機能を有するが、第１ノード配線ＱＬに充電された電圧が第１トランジスタＴ１を介して外部へ放電されることを防止する。
【００８７】
また、第２トランジスタＴ２は、ドレイン電極が第１ノード配線ＱＬに接続され、ソース電極が低電位電圧配線ＶＳＳに接続されて、ゲート電極が第７ゲート配線ＧＬ７に接続される。
【００８８】
そのとき、第２トランジスタＴ２は、第７ゲート配線ＧＬ７から供給されたゲート信号によってターンオンすることによって、低電位電圧配線ＶＳＳから供給された低電位電圧を第１ノード配線ＱＬに印加する。
【００８９】
このように第１ノード配線ＱＬに低電位電圧を充電させることによって、次のフレームを準備する。
【００９０】
また、第３トランジスタＴ３は、ソース電極が第６ゲート配線ＧＬ６に接続され、ドレイン電極が第１クロック信号配線ＣＬＫ１に接続されて、ゲート電極が第１ノード配線ＱＬに接続される。
【００９１】
そのとき、第３トランジスタＴ３は、第１ノード配線ＱＬに充電された「高」状態の電圧によってターンオンし、第１クロック信号配線ＣＬＫ１から供給されたクロック信号に対応するゲート信号を、第６ゲート配線ＧＬ６へ出力する。
【００９２】
一方、前述した通り、ターンオンした第２トランジスタＴ２によって、低電位電圧ＶＳＳが第１ノード配線ＱＬに充電されると、第３トランジスタＴ３はターンオフし、初期化が行われる。
【００９３】
また、第４トランジスタＴ４は、ゲート電極が第２クロック信号配線ＣＬＫ２に接続され、ソース電極が低電位電圧配線ＶＳＳに接続されて、ドレイン電極が第６ゲート配線ＧＬ６および第３トランジスタＴ３のソース電極に接続される。
【００９４】
そのとき、第４トランジスタＴ４は、第２クロック信号配線ＣＬＫ２から供給されたクロック信号によってターンオンし、低電位電圧配線ＶＳＳから供給された低電位電圧を第６ゲート配線ＧＬ６へ出力する。
【００９５】
また、第５トランジスタＴ５は、ドレイン電極が第１クロック信号配線ＣＬＫ１に接続され、ゲート電極およびソース電極が、第６ゲート配線ＧＬ６および第３トランジスタＴ３のドレイン電極に接続される。
【００９６】
そのとき、第５トランジスタＴ５は、第１クロック信号配線ＣＬＫ１から供給されたクロック信号によってターンオンすることによって、クロック信号に対応するゲート信号を第６ゲート配線ＧＬ６へ出力し、低電位電圧配線ＶＳＳから供給された低電位電圧によってターンオフすることによって、低電位電圧を第６ゲート配線ＧＬ６へ出力する。
【００９７】
一方、第５トランジスタＴ５は、ゲート電極およびソース電極が接続されることによってダイオード機能を有する。
【００９８】
以上、ゲート信号が、表示領域ＡＡに配置された第６ＧＩＰ回路ＧＩＰ６から第６ゲート配線ＧＬ６へ出力されるプロセスを説明したが、他のＧＩＰ回路も同一プロセスを経て各ゲート配線にゲート信号を出力する。
【００９９】
以下では図５を参照し、第１〜第５トランジスタＴ１〜Ｔ５と、これらのトランジスタＴ１〜Ｔ５に接続される複数の信号配線ＣＬＫ１、ＣＬＫ２、ＶＳＳと、第１ノード配線ＱＬとの配置構造、およびその接続関係を説明する。
【０１００】
まず、第６ＧＩＰ回路ＧＩＰ６が第６ゲート配線ＧＬ６にゲート信号を出力するため、第６ＧＩＰ回路ＧＩＰ６に備えられた第１〜第５トランジスタＴ１〜Ｔ５は、全て第５ゲート配線ＧＬ５と第６ゲート配線ＧＬ６との間に配置される。
【０１０１】
そのとき、第１トランジスタＴ１は、第１データ配線ＤＬ１に接続される１番目の画素Ｐ列の左側に配置され、第２トランジスタＴ２は、第４データ配線ＤＬ４と第５データ配線ＤＬ５との間に位置する２つの画素Ｐの間に配置され、第３トランジスタＴ３は、第１データ配線ＤＬ１と第２データ配線ＤＬ２との間に位置する２つの画素Ｐの間に配置される。また、第４トランジスタＴ４は、第３データ配線ＤＬ３と第４データ配線ＤＬ４との間に位置する２つの画素Ｐの間に配置され、第５トランジスタＴ５は、第２データ配線ＤＬ２と第３データ配線ＤＬ３との間に位置する２つの画素Ｐの間に配置される。
【０１０２】
また、第１クロック信号配線ＣＬＫ１は、第１データ配線ＤＬ１と第２データ配線ＤＬ２との間に位置する２つの画素Ｐ列の間、および第２データ配線ＤＬ２と第３データ配線ＤＬ３との間に位置する２つの画素Ｐ列の間にそれぞれ配置される。
【０１０３】
そのとき、第１クロック信号配線ＣＬＫ１は、第３および第５トランジスタＴ３、Ｔ５にそれぞれ接続される。
【０１０４】
また、第２クロック信号配線ＣＬＫ２は、第３データ配線ＤＬ３と第４データ配線ＤＬ４との間に位置する２つの画素Ｐ列の間に配置され、第４トランジスタＴ４に接続される。
【０１０５】
また、低電位電圧配線ＶＳＳは、第５データ配線ＤＬ５の右側に位置する画素Ｐ列の右側に配置される。
【０１０６】
そのとき、低電位電圧配線ＶＳＳは、第４ゲート配線ＧＬ４と第５ゲート配線ＧＬ５との間において、これらゲート配線ＧＬ４、ＧＬ５に平行に伸び、第２および第４トランジスタＴ２、Ｔ４にそれぞれ接続される。
【０１０７】
また、第１ノード配線ＱＬは、第６ゲート配線ＧＬ６と第７ゲート配線ＧＬ７との間において、これらゲート配線ＧＬ６、ＧＬ７に平行に伸び、第１〜第３トランジスタＴ１〜Ｔ３にそれぞれ接続される。
【０１０８】
前記の実施例では、２つのクロック信号が使用された場合について説明したが、クロック信号の個数はこれに制限されるものではなく、変更することができる。
【０１０９】
一方、クロック信号の個数によって、第１トランジスタＴ１が開始信号を受けるゲート配線、および第２トランジスタＴ２がターンオンするためにゲート信号を受けるゲート配線は異なる。
【０１１０】
例えば、８個のクロック信号が使用される場合、第１トランジスタＴ１は第（ｉ−４）ゲート配線から開始信号を受け、第２トランジスタＴ２は第（ｉ＋１）ゲート配線のゲート信号を受けてターンオンすることができる。すなわち、ｉが６であるので、第１トランジスタＴ１のゲート電極は第２ゲート配線に接続され、第２トランジスタＴ２のゲート電極は第１０ゲート配線に接続されることができる。
【０１１１】
そのとき、第１〜第４ＧＩＰ回路のそれぞれにおける第１トランジスタＴ１のゲート電極は、スタート信号配線（図３のＶｓｔ）に接続され、第（ｊ−３）〜第（ｊ）ＧＩＰ回路のそれぞれにおける第２トランジスタＴ２のゲート電極は、リセット信号配線（図３のＲｓｔ）に接続されることができる。
【０１１２】
このように、従来の液晶表示装置において、表示領域（図１のＡＡ）の左側および右側の非表示領域（図１のＮＡＡ）に配置されたＧＩＰ回路（図１のＧＩＰ）に含まれる複数の信号配線ＣＬＫ１、ＣＬＫ２、ＶＳＳ、図３のＶｓｔ、図３のＲｓｔ、および複数のトランジスタＴ１〜ｔ５を、表示領域ＡＡに配置することによって、ナローベゼルを具現化することができる。
【０１１３】
さらに、ＧＩＰ回路（図１のＧＩＰ）に含まれる信号配線ＣＬＫ１、ＣＬＫ２、ＶＳＳ、図３のＶｓｔ、図３のＲｓｔ、およびトランジスタＴ１〜Ｔ５は、データ配線ＤＬ１〜ＤＬ５およびゲート配線ＧＬ２〜ＧＬ７、そして各画素Ｐに含まれる薄膜トランジスタＴｒを形成する際に共に形成されるので、製造工程が単純になり、製造コストを低減することができる。
【０１１４】
本発明は、前述した実施例に限定されるものではなく、本発明の趣旨から外れない範囲内で様々に変更して実施することができる。
【符号の説明】
【０１１５】
Ｔ１〜Ｔ５…第１〜第５トランジスタ、ＱＬ…第１ノード配線、ＶＳＳ…低電位電圧配線、ＣＬＫ１、ＣＬＫ２…第１および第２クロック信号配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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