(57)【特許請求の範囲】
【請求項１】
装置であって、
トランスインピーダンス増幅器（ＴＩＡ）に第１の信号を出力するために第１のミキサに結合されたトランスコンダクタを備え、
ここで、前記ＴＩＡは、
第１のトランスコンダクタンスゲインを有する第１のトランスコンダクタと、前記第１のトランスコンダクタへの入力は、前記第１のミキサの前記出力に結合される、
第２のトランスコンダクタンスゲインを有する第２のトランスコンダクタと、前記第２のトランスコンダクタへの入力は、Ｒ−Ｃ回路網の前記出力に結合され、前記第１のトランスコンダクタの前記出力は、前記第２のトランスコンダクタの前記出力に直接接続される、
を備える、
前記Ｒ−Ｃ回路網は、パッシブミキサの出力に結合された入力を有し、出力電圧を生成するために前記ＴＩＡに第２の信号を出力する、
装置。
【請求項２】
前記Ｒ−Ｃ回路網は、
前記パッシブミキサの前記出力に結合されたキャパシタと、
前記パッシブミキサと前記ＴＩＡとの間で直列に結合された抵抗器と
を備える、請求項１に記載の装置。
【請求項３】
前記パッシブミキサは差動出力を備え、前記Ｒ−Ｃ回路網は、
第１及び第２の接地キャパシタと、各接地キャパシタは、前記差動出力のノードを接地電圧に結合する、
前記差動出力の前記ノードを互いに結合する差動結合キャパシタと、
第１及び第２の抵抗器と、各抵抗器は、前記差動出力のノードを前記パッシブミキサの前記出力と直列に結合する、
を備える、請求項１に記載の装置。
【請求項４】
前記ＴＩＡは、差動入力及び差動出力を有し、第１及び第２の受信信号経路の差動出力は、前記差動入力に結合され、前記ＴＩＡの前記差動出力は、フィードバック回路網を介して前記ＴＩＡの前記差動入力に結合される、請求項１に記載の装置。
【請求項５】
結合された前記第１及び第２のトランスコンダクタの出力に結合された入力を有するバッファ段を更に備える、請求項１に記載の装置。
【請求項６】
スター結線されたフィードバック回路網は、前記ＴＩＡの出力を前記トランスコンダクタの入力に結合する、請求項１に記載の装置。
【請求項７】
デルタ結線されたフィードバックインピーダンス回路網は、前記ＴＩＡの出力を前記トランスコンダクタの入力に結合する、請求項１に記載の装置。
【請求項８】
第１の電流を生成するために入力信号をダウンコンバートすることと、
第２の電流を生成するために前記入力信号をダウンコンバートすることと、前記第２の電流を生成するために前記ダウンコンバートすることは、パッシブミキサを使用して前記入力信号の周波数を下げるように変換することと、ダウンコンバートされた前記入力信号を、抵抗−キャパシタンス（ＲＣ）回路網に通すこととを備える、
出力電圧を生成するために前記第１及び第２の電流を合成することと
を備え、
前記第１及び第２の電流を前記合成することは、
前記第１の電流を、第１のゲインを有する第１のトランスコンダクタに結合することと、
前記第２の電流を、第２のゲインを有する第２のトランスコンダクタに結合することと、前記第１及び第２のゲインは比ｃを有する、
前記第１及び第２のトランスコンダクタの出力を合成することと、
出力電圧を生成するために前記第１及び第２のトランスコンダクタの合成された前記出力をバッファすることと
を備える、方法。
【請求項９】
前記ＲＣ回路網は、前記パッシブミキサの前記出力の差動ノードを結合するキャパシタンスを備え、前記ＲＣ回路網は更に、前記差動ノードの各々を、前記第２の電流と直列に結合する抵抗器を備える、請求項８に記載の方法。
【請求項１０】
前記第１及び第２の電流を前記合成することは、
前記第１及び第２の電流を、演算増幅器の差動入力ノードに結合することを備え、前記演算増幅器は、前記演算増幅器が、前記第１と第２の電流の合計に比例する出力電圧を生成するようにフィードバックネッワークを使用して構成される、請求項８に記載の方法。
【請求項１１】
前記第１及び第２の電流を前記合成することは、
前記出力電圧から前記第１及び第２の電流にフィードバックを提供することを更に備え、出力電圧を生成するために増幅器に第２の信号を出力する、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本開示は、通信回路に関し、より具体的には、妨害電波耐性及びノイズキャンセレーションを特徴とする受信機フロントエンドに関する。
【背景技術】
【０００２】
[0002]  通信受信機を設計する際、一般に、受信チェーンの後続段からのノイズ寄与を克服するために、低ノイズのフロントエンドを提供することが望まれる。特定の先行技術の実現では、ノイズをキャンセルするために、２つの信号経路によって生成される信号電流が重み付けられ合算されるノイズキャンセリングアーキテクチャが受信機フロントエンドに対して用いられる。
【０００３】
[0003]  そのようなノイズキャンセリング受信機の設計では幾つかの懸念事項が生じる。具体的には、追加のフィルタリングが、帯域外干渉元（即ち、妨害電波）の適切な除去（rejection）を成し遂げるために、受信機に提供され得る。しかしながら、そのような追加のフィルタリングは、通常、より高い挿入損をもたらす。受信機はまた、一般により高い消費電力及び／又はより高いノイズという代償を払って、より良い線形性のために設計され得る。
【０００４】
[0004]  幾つかの実現では、２つの信号経路からの信号電流のベースバンド合成を行うために、受信機は、追加のトランスインピーダンス増幅器又はベースバンド合成器がバックエンドに提供され得る。代替的に、抵抗ストリングが、加算を行うために使用され得る。しかしながら、これらのアプローチは、例えば、追加の増幅器及び／又は合成器のケースにおけるより高い消費電力、又はＤＣ（直流）ＩＲ（電流抵抗）低下による抵抗ストリングのケースにおける限られた信号ヘッドルームといった様々な欠点を伴う。
【０００５】
[0005]  よって、更に既存の先行技術の実現よりも電力の消費を少なくしつつ、大幅な帯域外干渉元除去を提供するノイズキャンセリング受信機フロントエンドを設計するための技法を提供することが望まれるだろう。
【図面の簡単な説明】
【０００６】
【図１】図１は、本開示の技法が実現され得る先行技術のワイヤレス通信デバイスの設計のブロック図を例示する。
【図２】図２は、ノイズキャンセリングＲＦ受信機フロントエンドの先行技術の実現を例示する。
【図３】図３は、本開示の例示的な実施形態を例示する。
【図４Ａ】図４Ａは、パッシブミキサを利用する本開示の例示的な実施形態を例示する。
【図４Ｂ】図４Ｂは、パッシブミキサを利用する本開示の例示的な実施形態を例示する。
【図４Ｃ】図４Ｃは、パッシブミキサを利用する本開示の例示的な実施形態を例示する。
【図４Ｄ】図４Ｄは、パッシブミキサを利用する本開示の例示的な実施形態を例示する。
【図５】図５は、トランスインピーダンス増幅器の例示的な実施形態を例示する。
【図６】図６は、本開示に係る、デュアル入力トランスインピーダンス増幅器を例示する受信機トポロジを例示する。
【図７】図７は、上の図６に関連して説明される技法のうち特定のものを組み込むデュアル差動入力トランスインピーダンス増幅器（ＴＩＡ）を用いる受信機の例示的な実施形態を例示する。
【図８】図８は、本開示に係る、ノイズキャンセリング受信機の別の（alternative）例示的な実施形態を例示する。
【図９】図９は、本開示に係る、方法の例示的な実施形態を例示する。
【発明を実施するための形態】
【０００７】
[0015]  本開示の様々な態様が、添付の図面に関連して、以下により十分に説明される。しかしながら、本開示は、多くの異なる形式で具現化され得、本開示全体を通して提示される任意の特定の構成又は機能に限定されるものと解釈されるべきではない。むしろ、これらの態様は、本開示を徹底的且つ完全なものとなり、本開示の範囲を当業者に十分に伝えるために提供される。本明細書の教示に基づき、本開示の範囲が、本明細書で開示された開示の任意の態様を、それらの態様が本開示の任意の他の態様から独立して実現されようと、それらと組み合わされて実現されようと、カバーするよう意図されている、ということを当業者は認識すべきである。例えば、本明細書に示される任意の数の態様を使用して、装置が実現され得るか、方法が実施され得る。加えて、本開示の範囲は、本明細書に示される開示の様々な態様に加えて、或いはそれら以外に、他の構成、機能、又は構成及び機能を使用して実施されるそのような装置又は方法をカバーするよう意図されている。本明細書で開示される開示の任意の態様が、特許請求の範囲の１つ又は複数の要素によって具現化され得ることが理解されるべきである。
【０００８】
[0016]  添付の図面に関連して以下に示される詳細な説明は、本発明の例示的な態様の説明として意図されており、本発明が実施され得る唯一の例示的な態様を表すよう意図されたものではない。本明細書全体にわたって使用される「例示的な」という用語は、「実例、事例、又は例示として機能する」を意味し、必ずしも、他の例示的な態様よりも好ましい又は有利であると解釈されるべきではない。詳細な説明は、本発明の例示的な態様の完全な理解を提供する目的として特定の詳細を含む。本発明の例示的な態様がこれらの特定の詳細なしに実施され得ることは当業者に明らかであろう。幾つかの事例では、周知の構造及びデバイスが、本明細書で提示される例示的な態様の新規性を曖昧にしないために、ブロック図の形式で示される。本明細書及び特許請求の範囲では、「モジュール」及び「ブロック」という用語は、説明される動作を行うように構成されたエンティティを表すために、交換可能に使用され得る。
【０００９】
[0017]  図１は、本開示の技法が実現され得る先行技術のワイヤレス通信デバイス１００の設計のブロック図を例示する。図１は、例となるトランシーバ設計を示す。一般に、送信機及び受信機における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータ、等のうちの１つ又は複数の段によって行われ得る。これらの回路ブロックは、図１に示されている構成とは異なって配列され得る。更に、図１に示されている幾つかのブロックは、幾つかの実現では存在しない可能性があり、その一方で、図１に示されていない他の回路ブロックがまた、送信機及び受信機において信号を調整するために使用される。別途明記されない限り、図１、又は図面のその他の図における任意の信号は、シングルエンド又は差動のいずれかであり得る。図１における幾つかの回路ブロックも省略され得る。
【００１０】
[0018]  図１に示されている設計では、ワイヤレスデバイス１００は、トランシーバ１２０及びデータプロセッサ１１０を含む。データプロセッサ１１０は、データ及びプログラムコードを記憶するためのメモリ（示されない）を含み得る。トランシーバ１２０は、双方向通信をサポートする送信機１３０及び受信機１５０を含む。一般に、ワイヤレスデバイス１００は、任意の数の通信システム及び周波数帯域のために任意の数の送信機及び／又は受信機を含み得る。トランシーバ１２０の全体又は一部は、１つ又は複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、ミキシングされた信号ＩＣ等の上に実現され得る。
【００１１】
[0019]  送信機又は受信機は、スーパーヘテロダインアーキテクチャ又はダイレクトコンバージョンアーキテクチャで実現され得る。スーパーヘテロダインアーキテクチャでは、例えば、受信機の場合、ある段では無線周波数（ＲＦ）から中間周波数（ＩＦ）に、次いで別の段ではＩＦからベースバンドにといったように、信号は、複数の段においてＲＦとベースバンドとの間で周波数コンバートされる。ダイレクトコンバージョンアーキテクチャでは、信号は、１つの段においてＲＦとベースバンドとの間で周波数コンバートされる。スーパーヘテロダイン及びダイレクトコンバージョンアーキテクチャは、異なる回路ブロックを使用し得、及び／又は異なる要件を有し得る。図１に示されている設計では、送信機１３０及び受信機１５０は、ダイレクトコンバージョンアーキテクチャで実現される。
【００１２】
[0020]  送信経路では、データプロセッサ１１０は、送信されるべきデータを処理し、送信機１３０にＩ及びＱアナログ出力信号を供給する。示される例示的な実施形態では、データプロセッサ１１０は、さらなる処理のために、データプロセッサ１１０によって生成されたデジタル信号を、Ｉ及びＱアナログ出力信号、例えば、Ｉ及びＱ出力電流へと変換するためのデジタル／アナログ変換器（ＤＡＣ）１１４ａ及び１１４ｂを含む。
【００１３】
[0021]  送信機１３０内で、ローパスフィルタ１３２ａ及び１３２ｂは、先のデジタル／アナログ変換によってもたらされた望ましくないイメージを取り除くよう、それぞれＩ及びＱアナログ出力信号をフィルタリングする。増幅器（Ａｍｐ）１３４ａ及び１３４ｂは、それぞれローパスフィルタ１３２ａ及び１３２ｂからの信号を増幅し、Ｉ及びＱベースバンド信号を供給する。アップコンバータ１４０は、送信（ＴＸ）局部発振器（ＬＯ）信号生成器１９０からのＩ及びＱ ＴＸ ＬＯ信号を用いて、Ｉ及びＱベースバンド信号をアップコンバートし、アップコンバートされた信号を供給する。フィルタ１４２は、周波数アップコンバージョンによってもたらされた望ましくないイメージの他に、受信周波数帯域におけるノイズを取り除くために、アップコンバートされた信号をフィルタリングする。電力増幅器（ＰＡ）１４４は、所望の出力電力レベルを取得し、送信ＲＦ信号を供給するために、フィルタ１４２からの信号を増幅する。送信ＲＦ信号は、デュプレクサ又はスイッチ１４６を経由し（routed through）、アンテナ１４８を介して送信される。
【００１４】
[0022]  受信経路では、アンテナ１４８が、基地局によって送信された信号を受信し、受信されたＲＦ信号を供給し、それは、デュプレクサ又はスイッチ１４６を経由して、低雑音増幅器（ＬＮＡ）１５２に供給される。デュプレクサ１４６は、ＲＸ信号がＴＸ信号から隔離されるように、特定のＲＸ−ＴＸデュプレクサ周波数分離で動作するよう設計される。受信されたＲＦ信号は、所望のＲＦ入力信号を取得するために、ＬＮＡ１５２によって増幅され、フィルタ１５４によってフィルタリングされる。ダウンコンバージョンミキサ１６１ａ及び１６１ｂは、Ｉ及びＱベースバンド信号を生成するために、フィルタ１５４の出力を、受信（ＲＸ）ＬＯ信号生成器１８０からのＩ及びＱ ＲＸ ＬＯ信号（即ち、ＬＯ＿Ｉ及びＬＯ＿Ｑ）とミキシングする。Ｉ及びＱベースバンド信号は、データプロセッサ１１０に提供される、Ｉ及びＱアナログ入力信号を取得するために、増幅器１６２ａ及び１６２ｂによって増幅され、ローパスフィルタ１６４ａ及び１６４ｂによって更にフィルタリングされる。示される例示的な実施形態では、データプロセッサ１１０は、データプロセッサ１１０によって更に処理されるために、アナログ入力信号をデジタル信号へと変換するためのアナログ／デジタル変換器（ＡＤＣ）１１６ａ及び１１６ｂを含む。
【００１５】
[0023]  図１では、ＴＸ ＬＯ信号生成器１９０が、周波数アップコンバージョンに使用されるＩ及びＱＴＸＬＯ信号を生成し、ＲＸ ＬＯ信号生成器１８０が、周波数ダウンコンバージョンに使用されるＩ及びＱＲＸＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数を有する周期的な信号である。ＰＬＬ１９２は、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１９０からのＴＸ ＬＯ信号の周波数及び／又は位相を調整するために使用される制御信号を生成する。同様に、ＰＬＬ１８２は、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１８０からのＲＸ ＬＯ信号の周波数及び／又は位相を調整するために使用される制御信号を生成する。
【００１６】
[0024]  特定の実現（図１には示されない）では、バラン（balun）が、受信機１５０のＬＮＡ１５２の出力と、ミキサ１６１ａ，１６１ｂとの間に提供され得る。バランは、シングルエンド信号を差動信号に変換し、例えば、信号を一次巻線から二次巻線に相互に結合する変圧器を含み得る。
【００１７】
[0025]  特定の実現では、ＬＮＡ１５２を含む、受信機１５０の特定の素子は、受信機フロントエンドのノイズ性能を改善するために、ノイズキャンセリング受信機アーキテクチャによって置き換えられ得る。図２は、ノイズキャンセリング受信機フロントエンドの先行技術の実現２００を例示する。実現２００は、例示目的で示されているにすぎず、本開示の範囲の限定を意図するものではないことに留意されたい。
【００１８】
[0026]  図２では、入力電圧Ｖｓは、ノイズキャンセリング受信機２０５に結合される。一実現形態では、例えば、受信機２０５がＬＮＡ１５２及び受信機１０５の特定の他の素子に取って代わる無線実現において、入力電圧Ｖｓは、図１のデュプレクサ１４６の出力に対応し得る。例えば、特定の実現では、受信機フロントエンド２００は、ＬＮＡ１５２から増幅器１６２ａ、１６２ｂ、等までの受信機１５０内の回路に取って代わり得る。信号電圧Ｖｓは、第１の受信信号経路２０６及び第２の受信信号経路２０７を含む受信機２０５のデュアル受信信号経路にソース抵抗Ｒｓを介して結合される。
【００１９】
[0027]  受信機２０５は、トランスコンダクタンスａ／Ｒｓを有するトランスコンダクタ２１０を含み、ここで、ａは、所定のゲイン係数である。トランスコンダクタ２１０の出力は、第１の受信信号経路２０６の第１のミキサ２３０に結合される。第１のミキサ２３０は、その入力を局部発振器信号（図２には示されない）とミキシングして、周波数が下がった入力信号を、例えば、ベースバンド周波数に調整する。第１のミキサ２３０の出力は、差動出力電圧Ｘ１を生成するために、第１のトランスインピーダンス増幅器（ＴＩＡ）２５０に更に結合される。キャパシタＣ１が、第１のミキサ２３０の出力の差動ノードを互いに結合し得ることに留意されたい。キャパシタＣａ１，Ｃａ２は、ミキサ２３０の差動出力ノードを接地に結合するために提供される。例示的な実施形態では、Ｃａ１及びＣａ２のキャパシタンスは、例えば、共通の値Ｃａに設定される等、互いに等しいであろう。更に、キャパシタＣｂ１及びＣｂ２は、差動ミキサ出力の各ノードを接地に結合する。
【００２０】
[0028]  第２の受信信号経路２０７は、第２のミキサ２４０に結合された入力抵抗Ｒｍを含む。例示的な実施形態では、第２のミキサ２４０はパッシブタイプであり、例えば、ミキシング動作を行うために１つ又は複数のスイッチを利用する。従って、第２のミキサ２４０は、本明細書では、「パッシブミキサ」とも表され得る。特定の実現では、Ｒｍは、例えば、回路に提供される実際の物理抵抗器の抵抗、ミキサ２４０のパッシブ実現のスイッチ抵抗、等に対応し得る。第２のミキサ２４０の出力は、差動出力電圧Ｘ２を生成するために、第１のトランスインピーダンス増幅器２５０のゲインのｂ倍のゲインを有する第２のトランスインピーダンス増幅器（ＴＩＡ）２６０に結合される。ある実現では、ｂは、ａに関連し得、例えば、ｂは、ａに実質的に等しくされ得る。キャパシタＣ２が、第２のミキサ２４０の出力の差動ノードを結合し得ることに留意されたい。
【００２１】
[0029]  加算器２７０は、受信機２０５についての総合出力電圧Ｖｏｕｔを生成するため、第１及び第２の受信信号経路の出力Ｘ１及びＸ２をそれぞれ加算するために提供される。図２に示される受信機回路について、第２の受信信号経路２０７のＸ２における雑音（例えば、Ｒｍ及びＴＩＡ２６０に関連付けられた）が、第１の受信信号経路２０６の出力Ｘ１によってキャンセルされるであろうことは認識されるだろう。例えば、２０１２年２月発行のISSCC Dig.Tech.Papersの第７４−７５頁にあるDavid Murphyらによる「A Blocker-Tolerant Wideband Noise-Cancelling Receiver with a 2dB Noise Figure」を参照されたい。
【００２２】
[0030]  Ｒｍの抵抗を適切に選択することによって、受信機２０５の入力インピーダンスが調整され得ることに留意されたい。このように、受信機２０５への入力は、最適な電力ソース伝達のために、ソース抵抗Ｒｓにインピーダンス整合され得る。しかしながら、例えば、Ｒｍ自体が、例えば、回路非線形性による強い帯域外妨害電波から生じるか、又は、同一のデバイス（例えば、図１の送信機１３０からのデュプレクサ１４６を通じて結合されているような）上の強い送信信号から生じる後続の信号歪みを予防するのを助けるために望まれるであろう内在周波数選択性を提供しないことに留意されたい。
【００２３】
[0031]  従って、広帯域インピーダンス整合に加えて通過帯域周波数選択性を特徴とするノイズキャンセリングＲＦ受信機フロントエンドを設計するための効率的な技法を提供することが望まれるだろう。
【００２４】
[0032]  図３は、本開示の例示的な実施形態３００を例示する。別途明記されていない限り、図２及び図３で同様にラベル付されている素子が同様の機能を行う素子に対応し得ることに留意されたい。
【００２５】
[0033]  図３では、受信機３０５は、第１のミキサ２３０を有する第１の受信信号経路３０６に結合されたトランスコンダクタ２１０を含む。キャパシタＣ１が、第１のミキサ２３０の出力の差動ノードを結合し得ることに留意されたい。キャパシタＣａ１，Ｃａ２は、ミキサ２３０の差動出力ノードを接地に結合するために提供される。例示的な実施形態では、Ｃａ１及びＣａ２のキャパシタンスは、例えば、共通の値Ｃａに設定される等、互いに等しいであろう。第１の受信信号経路３０６は差動出力Ｙ１を生成する。図３では、キャパシタＣ１、Ｃａ１、及びＣａ２は、まとめて、３１２とラベル付けされる。
【００２６】
[0034]  第２の受信信号経路３０７は、パッシブミキサであり得る第２のミキサ２４０を含み、その出力は、ベースバンド抵抗−キャパシタンス（ＲＣ）回路網（network）３１５に結合される。具体的には、キャパシタＣｂ１及びＣｂ２は、差動ミキサ出力の各ノードを接地に結合する。例示的な実施形態では、Ｃｂ１及びＣｂ２のキャパシタンスは、例えば、共通の値Ｃａに設定される等、互いに等しいであろう。キャパシタＣｄは、差動ミキサ出力ノードを互いに結合する。抵抗器Ｒｂ１及びＲｂ２は、第２の受信信号経路３０７の差動出力Ｙ２に差動ミキサ出力ノードを直列結合する。例示的な実施形態では、Ｒｂ１及びＲｂ２の抵抗は、例えば、共通の値Ｃａに設定される等、互いに等しいであろう。
【００２７】
[0035]  例示的な実施形態では、ミキサ２３０，２４０の一方又は両方が、シングル又はダブルバランスパッシブミキサとして実現され得る。従って、Ｒｂ、Ｃｄ、及びＣｂによって決定されたＲ−Ｃ回路網３１５の信号帯域幅内で、次に、受信機３０５の入力インピーダンスＺｉｎは、Ｒｂを適切に（又は、特定の例示的な実施形態では、Ｒｂ１及びＲｂ２を独立して）選択することによって調整され得る。
【００２８】
[0036]  一般に、トランスコンダクタ２１０の入力インピーダンスが大きいと想定すると、周波数に左右される出力インピーダンスＺｉｎ（ω）は、以下の式（１）のように表され得る。
【数１】
0006396432.tif 000002
【００２９】
ここにおいて、ωは、Ｚｉｎ（ω）が、ラジアン毎秒（radians per second）で求められるべき周波数であり、ωｌｏは、ラジアン毎秒の局部発振器周波数であり、Ｒｓｗは、第２のミキサ２４０の各スイッチトランジスタの等価的なオン抵抗であり、Ｎは、ＬＯ信号位相の総数（例えば、図４Ｄに関連して以下でさらに例示されるような）であり、Ｚｂｂは、１つの位相（例えば、Ｎ位相サイクルの）にわたるベースバンドインピーダンスであり、ａ１は、ＬＯ波形の基礎フーリエ係数の大きさである。
【００３０】
[0037]  ＲＣ回路網３１５の信号帯域幅の外側では、入力周波数がＬＯ周波数から外れるため受信機３０５の入力インピーダンスの大きさが減少し、それによって、そのような信号帯域幅の外側では、ソース電圧Ｖｓから受信機３０５への電力伝達を低下させることに留意されたい。従って、通過帯域選択性は、帯域外信号、例えば、帯域外妨害電波及び／又はトランシーバの送信機部分から結合されたＴｘ信号、を、そのような信号がベースバンドにミキシングする前に大いに減衰するであろうことから、除去するために、Ｒ−Ｃ回路網３１５によって効率的に（effectively）提供される。
【００３１】
[0038]  図３から、受信機３０５に関連付けられたＲＦ（通過帯域）帯域幅ＢＷｒｆ（例えば、ミキサ３４０によって支配されているような）が以下の式（２）のように表され得ることは認識されるだろう：
【数２】
0006396432.tif 000003
【００３２】
ここにおいて、ＢＷｂｂは、Ｚｂｂに関連付けられた（ローパス）ベースバンド帯域幅であり、Ｒｂ、Ｃｂ、Ｃｄは、本明細書において図３に関連して説明された対応するパッシブ構成要素の抵抗値又はキャパシタンス値を表す。
【００３３】
[0039]  特定の例示的な実施形態では、受信機性能を更に向上させるために、低ノイズ増幅器（即ち、ＬＮＡ、図３には示されていない）が、例示的な実施形態３００に追加され、例えば、ソース抵抗Ｒｓと受信機３０５との間に提供され得る。具体的には、ＬＮＡは、例えば、改善されたＬＯ−ＲＦ隔離と、ソースインピーダンスに対する低下した感度とを提供し得る。
【００３４】
[0040]  本開示の態様では、第１及び第２の受信信号経路３０６，３０７の差動出力Ｙ１及びＹ２は、差動出力電圧Ｖｏｕｔを生成するために、単一のトランスインピーダンス増幅器（ＴＩＡ）３３０を使用して合成され得る。具体的には、別個のトランスインピーダンス増幅器（ＴＩＡ）２５０，２６０が、信号経路２０６，２０７の各々に提供されている図２の受信機２０５とは対象的に、受信機３０５は、Ｙ１及びＹ２を合成するために単一のトランスインピーダンス増幅器（ＴＩＡ）３３０を含むことに留意されたい。複数のＴＩＡとは対照的に、単一のトランスインピーダンス増幅器の使用は、ダイエリア及び消費電力を有利に減らし、更にはノイズ及び歪みを減らすことが認識されるだろう。
【００３５】
[0041]  例示を容易にするために、図３では１つのミキサ（２３０又は２４０）だけが各受信信号経路（３０６又は３０７）に対して示されているが、本明細書における説明が、１つよりも多くのミキサに各々が対応している信号経路と、２つよりも多くの信号経路を用いる受信機とに容易に適用されることは認識されるであろうことに留意されたい。例えば、信号経路３０６，３０７は各々、Ｉミキサ及びＱミキサを含み得、ここで、各ミキサは、単一のミキサ２３０又は２４０が図３で構成されて示されている方法に類似して構成される。そのような別の例示的な実施形態は、本開示の範囲内であると考えられる。
【００３６】
[0042]  図４Ａは、本開示に係る、パッシブミキサを組み込む受信機の例示的な実施形態４００Ａを例示する。例示的な実施形態４００Ａは、例示目的で示されているにすぎず、示される任意の特定のタイプのパッシブミキサへの本開示の範囲の限定を意図するものではないことに留意されたい。図４では、受信機３０５.１は、第１の信号経路３０６のミキサ４３０を含み、ここにおいて、ミキサ４３０は、局部発振器信号の差動電圧に対応する信号ＬＯ＿ｐ及びＬＯ＿ｎによって駆動される一対のトランジスタを含む。同様に、第２の信号経路３０７のミキサ４４０もまた、ＬＯ＿ｐ及びＬＯ＿ｎによって駆動される一対のトランジスタを含む。
【００３７】
[0043]  図４Ｂは、本開示に係る、各々がパッシブミキサを有する複数の信号経路を組み込む受信機３０５.２を示す別の例示的な実施形態４００Ｂを例示する。図４Ｂでは、第１の同相信号経路４０６Ｉは、同相差動ＬＯ信号ＬＯＩ＿ｐ，ＬｏＩ＿ｎに結合された同相ミキサブロック４３０Ｉを含む。第２の同相信号経路４０７Ｉは、同一の同相差動ＬＯ信号ＬＯＩ＿ｐ，ＬｏＩ＿ｎに結合された同相ミキサブロック４４０Ｉを含む。他方では、第１の直交信号経路４０６Ｑは、直交差動ＬＯ信号ＬＯＱ＿ｐ，ＬＯＱ＿ｎに結合された直交ミキサブロック４３０Ｑを含む。第２の直交信号経路４０７Ｑは、同一の直交差動ＬＯ信号ＬＯＱ＿ｐ，ＬＯＱ＿ｎに結合された直交ミキサブロック４４０Ｑを含む。図４Ｂでは、ミキサ４３０Ｉ，４３０Ｑの各々への差動入力が、トランスコンダクタ２１０の出力から導出されることに留意されたい。
【００３８】
[0044]  例示的な実施形態では、ミキサブロック４３０Ｉ，４３０Ｑ，４４０Ｉ，４４０Ｑの各々は、ミキサ４３０又は４４０について図４Ａにおいて明示的に示されたものと同一のパッシブミキサアーキテクチャを有し得る。同様に、ブロック３１２Ｉ，３１２Ｑは、各々、図４Ａのブロック３１２において明示的に示されたものと同一の素子を有し得、ブロック３１５Ｉ，３１５Ｑは、各々、図４Ａのブロック３１５について明示的に示されたものと同一の素子を有し得る。同相信号経路４０６Ｉ，４０７Ｉは、ＴＩＡ３３０Ｉによって合成されることとなる出力Ｙ１Ｉ及びＹ２Ｉを生成する。同様に、直交信号経路４０６Ｑ，４０７Ｑは、ＴＩＡ３３０Ｑによって合成されることとなる出力Ｙ１Ｑ及びＹ２Ｑを生成する。
【００３９】
[0045]  図４Ｃは、マルチ位相パッシブミキサが用いられる別の例示的な実施形態４００Ｃを例示する。図４Ｃでは、複数、Ｎ個の第１及び第２の信号経路４０６及び４０７が提供される。具体的には、信号経路４０６.１〜４０６.Ｎ及び４０７.１〜４０７.Ｎは、各々、図４Ａの対応する信号経路４０６及び４０７のアーキテクチャを採用し得る。局部発振器信号ＬＯ＿ｐ.１〜ＬＯ＿ｐ.Ｎ及びＬＯ＿ｎ.１〜ＬＯ＿ｎ.Ｎは、対応するミキサブロック４３０.１〜４３０.Ｎ及び４４０.１〜４４０Ｎに提供される。図４Ｃでは、ミキサ４３０.１〜４３０.Ｎの各々への差動入力４９９ａ，４９９ｂが、トランスコンダクタ２１０の出力から導出されることに留意されたい。
【００４０】
[0046]  図４Ｃでラベル付けされている局部発振器信号は、例えば、図４Ｄに示されるような、マルチ位相局部発振器信号として構成され得る。具体的には、ＬＯ＿ｐ.１及びＬＯ＿ｎ.１は、互いに位相が１８０度ずれており、ＬＯ＿ｐ.２及びＬＯ＿ｎ.２は、互いに位相が１８０度ずれており、以下同様である。更に、差動信号ＬＯ＿ｐ.１，ＬＯ＿ｎ.１は、差動信号ＬＯ＿ｐ.２，ＬＯ＿ｎ.２（図４Ｄには明示的に示されていない）と、例えば、位相が１８０／Ｎ度ずれており、以下同様である。一般に、マルチ位相ミキシングスキームは、任意の数Ｎの位相に対して実現され得る。ミキシングスキームのためのより多くの数Ｎの位相は、１つの位相だけによって駆動されるスイッチングミキサの望ましくない高調波応答を有利に抑制し得ることは認識されるだろう。
【００４１】
[0047]  図５は、トランスインピーダンス増幅器３３０の例示的な実施形態３３０.１を例示する。ＴＩＡ３３０.１は例示目的で示されているにすぎず、明示的に示される任意の特定のＴＩＡ設計への本開示の範囲の限定を意図するものではないことに留意されたい。
【００４２】
[0048]  図５では、差動入力Ｙ１及びＹ２が、ＴＩＡ３３０.１に提供される。ＴＩＡ３３０.１は、差動入力及び差動出力を有する単一の差動演算増幅器（ｏｐ ａｍｐ）５３０を含む。インピーダンス５２０.１，５２０.２（各々がＺｆに対応するインピーダンス値を有する）によって提供されるフィードバックを通じて、Ｙ１及びＹ２からの差動電流が効率的に合計され、次に、合計された電流が、ｏｐ ａｍｐ５３０の差動出力電圧に変換されることは認識されるだろう。ｏｐ ａｍｐ５３０の電圧出力が、例えば、受信機３０５のＶｏｕｔに結合され得ることに留意されたい。
【００４３】
[0049]  例示的な実施形態３３０.１では、このＴＩＡは、単一の入力トランスインピーダンス増幅器として実現されて示され、例えば、ＴＩＡ３３０.１は、Ｙ１及びＹ２の両方からの電流に対応する単一の差動入力を受け入れる。従って、Ｒｂ１，Ｒｂ２からのノイズをキャンセルするために、トランスコンダクタ２１０のトランスコンダクタンスは、１／Ｒｓとなるようにプログラムされ得、ここで、ゲイン係数ａは１に設定されている。幾つかの例示的な実施形態では、ａは、設計に依存して１とはわずかに異なるように調整され得ること、及び、そのような別の例示的な実施形態が本開示の範囲内であると考えられることに留意されたい。更に、別の例示的な実施形態（例えば、図６−８に関連して説明されるような）では、ＴＩＡが、例えば、２つの別個のシングルエンド又は差動信号を入力として受け入れる、デュアル入力トランスインピーダンス増幅器であり得ることに留意されたい。そのような別の例示的な実施形態は、本開示の範囲内であると考えられる。
【００４４】
[0050]  図６は、本開示に係る、デュアル入力トランスインピーダンス増幅器３３０.２を例示する受信機トポロジ６００を例示する。トポロジ６００の特定の態様が、例えば、図３に示される受信機３００に対応し得、一方で、受信機３００にない追加の態様もまた組み込まれ得ることは理解されるだろう。図６が、例示目的で示されているにすぎず、示されるトランスインピーダンスブロックの任意の特定の実現への本開示の範囲の限定を意図するものではないことに留意されたい。更に、例示を容易にするために図６では特定の信号はシングルエンド信号として描写されるが、本明細書で開示される技法が、差動信号に容易に適応し得ることは認識されるだろう。当業者は、キャパシタ及び抵抗器を含む特定の素子が、本開示の技法に係る簡略化されたトポロジ６００に容易に組み込まれ得ることを認識するであろうが、例示を容易にするために、そのような素子は図６から省略されている。そのような別の例示的な実施形態は、本開示の範囲内であると考えられる。
【００４５】
[0051]  図６では、ブロック３３０.２は、トランスコンダクタンス比ｃ対１で、構成トランスコンダクタを２つのブロック６１０及び６２０に分けることによって、トランスインピーダンスブロック３３０を実現する。ブロック６１０への入力は、ブロック３０６によって生成された電流Ｉ１に結合され、ブロック６２０への入力は、ブロック３０７によって生成された電流Ｉ２に結合される。ブロック３３０.２のデュアル入力アーキテクチャは、ブロック３０６及びブロック３０７の両方の電流出力が単一のｏｐ ａｍｐ５３０に結合されている図５のブロック３３０.１のシングル入力アーキテクチャと対照的であることに留意されたい。
【００４６】
[0052]  図６では、Ｖｏｕｔを、ブロック６１０及び６２０の入力に結合するフィードバック回路網が、インピーダンス６３０，６４０，６５０の間で分けられることに更に留意されたい。例示的な実施形態では、Ｚｆは、例えば、並列に結合された抵抗器及びキャパシタに関連付けられたインピーダンスに対応し得る。インピーダンス６３０、６４０、及び６５０は、図６に示されるように選択されて、例えば、Ｉ１のためのトランスインピーダンスゲインのｃ倍である、Ｉ２のためのトランスインピーダンスゲインをもたらし得る。当業者は、Ｖｏｕｔをトランスインピーダンスブロック３３０.２の入力に結合し戻すためのフィードバック回路網の代替的な構成が、本開示に照らして、容易に導出され得ることを認識するだろう。例えば、フィードバック回路網のゲインは、容易に修正され得、追加の素子（例えば、直列又は並列素子）が、示される構成に挿入されるか、又はそれか取り除かれうる。そのような別の例示的な実施形態は、本開示の範囲内であると考えられる。
【００４７】
[0053]  例示的な実施形態６００では、Ｚｆ／ｃを有するフィードバックインピーダンス６３０は、出力電圧Ｖｏｕｔを、ＴＩＡ３３０.２の中間ノード電圧Ｖ３に結合する。値Ｚｆ（ｃ−１）／ｃ２を有するフィードバックインピーダンス６４０は、Ｖ３を、第１のトランスコンダクタ６１０の入力に結合し、値Ｚｆ（ｃ−１）／ｃを有するフィードバックインピーダンス６５０は、Ｖ３を、第２のトランスコンダクタ６２０の入力に結合する。これらのインピーダンス値によれば、第１の信号経路３０６からの電流Ｉ１は、第１のトランスコンダクタ６１０の入力において電圧Ｖ１に変換され、第２の信号経路３０７からの電流Ｉ２は、第２のトランスコンダクタ６２０の入力において、電圧Ｖ２に変換される。具体的には、Ｖ１及びＶ２は、以下の式（３ａ），式（３ｂ）のように表され得る：
【数３】
0006396432.tif 000004
【数４】
0006396432.tif 000005
【００４８】
ここにおいて、Ｖ３は、ＴＩＡ３３０.２内で示されるノードにおける電圧である。
【００４９】
[0054]  例示的な実施形態では、ｃは、Ｉ１／Ｉ２、即ち、第１及び第２の信号経路３０６，３０７から期待される出力信号電流の比に等しく設定され得る。ｃ＝Ｉ１／Ｉ２の場合、Ｖ１は、Ｖ２に等しくなり、具体的には、次の式（４ａ）及び式（４ｂ）の通りである：
【数５】
0006396432.tif 000006
【数６】
0006396432.tif 000007
【００５０】
[0055]  Ｖｏｕｔに対して小さいＡＣ信号Ｖ１及びＶ２の場合、Ｖ１及びＶ２は両方ともゼロとして近似し得、式４ａ及び４ｂは、ゆえに、以下の式（５ａ）及び式（５ｂ）のように書き換えられ得る：
【数７】
0006396432.tif 000008
【数８】
0006396432.tif 000009
【００５１】
式５ｂから、ＴＩＡ３３０.２の出力電圧Ｖｏｕｔは、以下の式（６ａ）、式（６ｂ）、及び式（６ｃ）のように書き換えられ得る：
【数９】
0006396432.tif 000010
【数１０】
0006396432.tif 000011
【数１１】
0006396432.tif 000012
【００５２】
式６ｃから、Ｉ２からＶｏｕｔへのトランスインピーダンスゲインが、事実上（effectively）、Ｉ１からＶｏｕｔへのトランスインピーダンスゲインのｃ倍であることは認識されるだろう。例示的な実施形態では、ｃは、各信号経路に関連付けられたゲイン全体が同じになるように、ａに略等しくなるように選択され得る。
【００５３】
[0056]  トランスコンダクタ６１０，６２０の出力電流は合成され、出力抵抗Ｒｏ６３５に結合され得、これは、合成された電流を、反転バッファ６０５のための入力電圧へと変換する。例示的な実施形態では、Ｒｏ６３５は、別々に提供される物理抵抗器に関連付けられる必要はないが、単に、例えば、バッファ６０５の入力インピーダンス、等による、そのノードに存在するトータルのインピーダンスであり得る。代替的に、Ｒｏ６３５は、別々に提供された物理抵抗器（図６には示されない）に関連付けられ得る。
【００５４】
[0057]  反転バッファ６０５は、トランスコンダクタ６１０，６２０の出力において更に提供される。バッファ６０５が一般に、トランスコンダクタ６１０、６２０と、出力電圧Ｖｏｕｔに結合された後続の負荷回路（示されない）との間でバッファ機能を行うことは認識されるだろう。従って、特定の別の例示的な実施形態では、バッファ６０５は、本開示の範囲内で省略され得る。バッファ６０５を省略するそのような別の例示的な実施形態では、バッファ６０５によってそうでなければ提供されないであろう反転機能が、例えば、トランスコンダクタ６１０及び／又は６２０に反転ゲインを含めること、及び／又は、それに応じて差動入力端子への信号の結合をスイッチすることによって、代替的に提供され得ることに留意されたい。そのような別の例示的な実施形態は、本開示の範囲内であると考えられる。
【００５５】
[0058]  図７は、上の図６に関連して説明される技法のうちの特定のものを組み込むデュアル差動入力トランスインピーダンス増幅器（ＴＩＡ）３３０.２.１を用いる受信機の例示的な実施形態７００を例示する。別途明記されていない限り、図６及び図７において同様にラベル付されている素子が同様の機能を行い得ることに留意されたい。更に、図７は例示目的で示されているにすぎず、本開示の範囲の限定を意図するものではないことに留意されたい。
【００５６】
[0059]  図７では、ＴＩＡ３３０.２.１は、差動入力及び出力信号を処理する第１及び第２の差動トランスコンダクタ７１０，７２０を含む。例示的な実施形態では、ブロック７１０，７２０の機能は、ブロック７１０，７２０が、シングルエンド信号というよりはむしろ差動信号に適応する点を除き、図６のブロック６１０，６２０について説明されたものに類似し得る。バッファ７０５は、差動出力電圧Ｖｏｕｔを生成するために差動入力電圧を更に、受け入れる。更に、図７では、抵抗Ｒｏは、出力抵抗又はインピーダンスがそれでも存在し得ることは認識されるであろうが、バッファ７０５の入力に結合されているとして明示的には示されていない。差動インピーダンス素子７３０.１／７３０.２，７４０.１／７４０.２，７５０.１／７５０.２がそれぞれ、図６のシングルエンド素子６３０，６４０，６５０について説明されたものに対応する機能性を有し得ることに留意されたい。
【００５７】
[0060]  図８は、本開示に係る、ノイズキャンセリング受信機８００の別の例示的な実施形態を例示する。図８は例示目的で示されているにすぎず、本開示の範囲の限定を意図するものではないことに留意されたい。
【００５８】
[0061]  図８では、「スターからデルタへの変換（star-to-delta transformation）」として当技術分野で知られている技法が、図７のＴＩＡ３３０.２.１のフィードバック回路網トポロジに適用され、ＴＩＡのための等価的な回路トポロジ３３０.３が導出され得る。特定の例示的な実施形態では、素子８１０.１及び８２０.１は各々が２ Ｚｆの値に対応するため、ＴＩＡ３３０.３のフィードバック回路網素子は、より小さいエリアを使用して有利に実現され得る（より高い値のインピーダンスがより小さい値のキャパシタンスに対応し、それに応じて、より狭いエリアを使用して実現され得るため）。
【００５９】
[0062]  図７に示される例示的なフィードバック回路網（そのフィードバック回路網は、本明細書では、「スター結線されたフィードバック回路網」とも表される）及び図８に示される例示的なフィードバック回路網（そのフィードバック回路網は、本明細書では、「デルタ結線されたフィードバック回路網」とも現れる）に照らして、別の等化的なフィードバック回路網が、本明細書で開示される原理に照らして、当業者によって容易に考案され得ることは認識されるだろう。代替的に、非等価的なフィードバック構成（例えば、図７又は図８に示されたものとは異なるゲインを有する）もまた、本開示の原理と一致するＴＩＡに適用され得る。そのような別の例示的な実施形態は、本開示の範囲内であると考えられる。
【００６０】
[0063]  図９は、本開示に係る、方法９００の例示的な実施形態を例示する。図９は例示目的で示されているにすぎず、示される任意の特定の方法への本開示の範囲の限定を意図するものではないことに留意されたい。
【００６１】
[0064]  図９では、ブロック９１０において、第１の電流を生成するために、入力信号がダウンコンバートされる。
【００６２】
[0065]  ブロック９２０において、第２の電流を生成するために、入力信号がダウンコンバートされる。例示的な実施形態では、第２の電流を生成することは、パッシブミキサを使用して入力信号の周波数を変換することと、ダウンコンバートされた入力信号を、抵抗−キャパシタンス（ＲＣ）回路網に通すこととを備える。
【００６３】
[0066]  ブロック９３０において、出力電圧を生成するために、第１及び第２の電流が合成される。
【００６４】
[0067]  本明細書及び特許請求の範囲では、素子が別の素子に「接続される」又は「結合される」と表現されている場合、それは他の素子に直接接続又は結合されることができるか、或いは介在する素子が存在し得ることは理解されるだろう。対照的に、素子が別の素子に「直接接続される」又は「直接結合される」と表現されている場合、介在する素子は存在しない。更に、素子が別の素子に「電気的に結合される」と表現されている場合、それは、そのような素子の間に低い抵抗の経路が存在し得ることを表すが、素子が別の素子に「結合される」としか記載されていない場合には、低い抵抗の経路は、そのような素子の間に存在することも存在しないこともあり得る。
【００６５】
[0068]  当業者は、情報及び信号が、多種多様な技術及び技法のいずれかを使用して表され得ることを理解するだろう。例えば、上記説明の全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場又は磁性粒子、光場又は光粒子、或いはこれらの任意の組み合わせによって表され得る。
【００６６】
[0069]  当業者は、本明細書において開示された例示的な態様に関連して説明された実例となる様々な論理ブロック、モジュール、回路、及びアルゴリズムステップが電子ハードウェア、コンピュータソフトウェア、又は両方の組み合わせとして実現され得ることを更に認識するだろう。このハードウェアとソフトウェアの互換性を明確に例示するために、実例となる様々な構成要素、ブロック、モジュール、回路、及びステップが、概ねそれらの機能性の観点から上記で説明されている。このような機能性がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の用途とシステム全体に課せられる設計制約とに依存する。当業者は、特定の用途ごとに様々な方法で、上に説明された機能性を実現することができるが、このような実現の決定は本発明の例示的な態様の範囲からの逸脱の原因になるとして解釈されるべきではない。
【００６７】
[0070]  本明細書で開示された例示的な態様に関連して説明された実例となる様々な論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタ論理、ディスクリートハードウェア構成要素、或いは本明細書に説明された機能を行うように設計されたこれらの任意の組み合わせで、実現され得るか、又は行われ得る。汎用プロセッサはマイクロプロセッサであり得るが、代替的に、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つ又は複数のマイクロプロセッサ、又はその他のそのような構成との組み合わせとして実現され得る。
【００６８】
[0071]  本明細書で開示された例示的な態様に関連して説明された方法又はアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、又はこれら２つの組み合わせにおいて、具現化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、又は当技術分野において既知のあらゆる他の形態の記憶媒体に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替的に、記憶媒体はプロセッサに一体化され得る。プロセッサ及び記憶媒体はＡＳＩＣ内に存在し得る。ＡＳＩＣはユーザ端末内に存在し得る。代替的に、プロセッサ及び記憶媒体は、ユーザ端末においてディスクリート構成要素として存在し得る。
【００６９】
[0072]  １つ又は複数の例示的な態様では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実現され得る。ソフトウェアで実現される場合、これら機能は、コンピュータ可読媒体上の、１つ又は複数の命令又はコードとして、記憶又は送信されることができる。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある箇所から別の箇所へのコンピュータプログラムの移送を容易にする任意の媒体を含む通信媒体とを両方とも含む。記憶媒体は、コンピュータによりアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、このようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭ又は他の光ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶デバイス、或いは、データ構造又は命令の形式で所望のプログラムコードを記憶又は搬送するために使用されることができ、且つコンピュータによってアクセスされることができるその他の媒体を備え得る。また、任意の接続は厳密にはコンピュータ可読媒体と称され得る。例えば、ソフトウェアが、ウェブサイト、サーバ、又は他のリモートソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、電波、及びマイクロ波のようなワイヤレス技術を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、又は赤外線、電波、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書で使用される場合、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザー（登録商標）ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスクを含み、ディスク（disk）は、通常磁気的にデータを再生し、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。
【００７０】
[0073]  開示される例示的な態様の先の説明は、いかなる当業者であっても、本発明を製造又は使用することができるようにするために提供される。これらの例示的な態様への様々な修正は、当業者に容易に明らかとなり、本明細書において定義される包括的な原理は、本発明の精神又は範囲から逸脱することなく他の例示的な態様に適用され得る。従って、本開示は、本明細書で示された例示的な態様に限定されるよう意図されておらず、本明細書において開示された原理及び新規な特徴と一致する最も広い範囲が付与されるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
増幅器に第１の信号を出力するために第１のミキサに結合されたトランスコンダクタと、
パッシブミキサの前記出力に結合された入力を有し、出力電圧を生成するために前記増幅器に第２の信号を出力するためのＲ−Ｃ回路網と
を備える装置。
［Ｃ２］
前記増幅器は、トランスインピーダンス増幅器であり、前記装置は、前記トランスインピーダンス増幅器を更に備える、Ｃ１に記載の装置。
［Ｃ３］
前記Ｒ−Ｃ回路網は、
前記パッシブミキサの前記出力に結合されたキャパシタと、
前記パッシブミキサと前記増幅器との間で直列に結合された抵抗器と
を備える、Ｃ１に記載の装置。
［Ｃ４］
前記パッシブミキサは差動出力を備え、前記Ｒ−Ｃ回路網は、
第１及び第２の接地キャパシタと、各接地キャパシタは、前記差動出力のノードを接地電圧に結合する、
前記差動出力の前記ノードを互いに結合する差動結合キャパシタと、
第１及び第２の抵抗器と、各抵抗器は、前記差動出力のノードを前記パッシブミキサの前記出力と直列に結合する、
を備える、Ｃ１に記載の装置。
［Ｃ５］
前記トランスインピーダンス増幅器（ＴＩＡ）は、差動入力及び差動出力を有し、前記第１及び第２の受信信号経路の差動出力は、前記差動入力に結合され、前記ＴＩＡの前記差動出力は、フィードバック回路網を介して前記ＴＩＡの前記差動入力に結合される、Ｃ２に記載の装置。
［Ｃ６］
前記トランスインピーダンス増幅器は、
第１のトランスコンダクタンスゲインを有する第１のトランスコンダクタと、前記第１のトランスコンダクタの入力は、前記第１のミキサの前記出力に結合される、
第２のトランスコンダクタンスゲインを有する第２のトランスコンダクタと、前記第２のトランスコンダクタの入力は、前記Ｒ−Ｃ回路網の前記出力に結合され、前記第１のトランスコンダクタの前記出力は、前記第２のトランスコンダクタの前記出力に結合される、
を備える、Ｃ２に記載の装置。
［Ｃ７］
結合された前記第１及び第２のトランスコンダクタ出力に結合された入力を有するバッファ段を更に備える、Ｃ６に記載の装置。
［Ｃ８］
スター結線されたフィードバック回路網は、前記トランスインピーダンス増幅器出力を前記トランスコンダクタ入力に結合する、Ｃ６に記載の装置。
［Ｃ９］
デルタ結線されたフィードバックインピーダンス回路網は、前記トランスインピーダンス増幅器（ＴＩＡ）出力を前記トランスコンダクタ入力に結合する、Ｃ６に記載の装置。
［Ｃ１０］
装置であって、
第１の電流を生成するために入力信号をダウンコンバートするための手段と、
第２の電流を生成するために前記入力信号をダウンコンバートするための手段と、前記第２の電流を生成するためにダウンコンバートするための前記手段は、パッシブミキサの前記出力に結合された前記パッシブミキサ及び抵抗−キャパシタンス（ＲＣ）回路網を備える、
出力電圧を生成するために前記第１及び第２の電流を合成するための手段と
を備える装置。
［Ｃ１１］
前記ＲＣ回路網は、前記パッシブミキサの差動出力ノードを結合するキャパシタンスを備え、前記ＲＣ回路網は更に、前記差動ノードの各々を、前記第１及び第２の電流と直列に結合する抵抗器を備える、Ｃ１０に記載の装置。
［Ｃ１２］
前記ＲＣ回路網は、前記パッシブミキサの各差動ノードを接地に結合する別個のキャパシタンスを更に備える、Ｃ１１に記載の装置。
［Ｃ１３］
前記第１及び第２の電流を合成するための前記手段は、
前記第１及び第２の電流を演算増幅器の差動入力ノードに結合するための手段を備え、前記演算増幅器は、前記演算増幅器が、前記第１及び第２の電流との前記合計に比例する出力電圧を生成するようにフィードバックネッワークを使用して構成される、Ｃ１０に記載の装置。
［Ｃ１４］
前記第１及び第２の電流を合成するための前記手段は、
第１のトランスコンダクタンスゲインを前記第１の電流に提供するための手段と、
第２のトランスコンダクタンスゲインを前記第２の電流に提供するための手段と、前記第１及び第２のトランスコンダクタンスゲインは比ｃを有する、
前記第１のトランスコンダクタンスゲインを提供するための前記手段の前記出力を、前記第２のトランスコンダクタンスゲインを提供するための前記手段の前記出力と合成するための手段と、
出力電圧を生成するために前記第１及び第２のトランスコンダクタの前記合成された出力をバッファするための手段と
を備える、Ｃ１０に記載の装置。
［Ｃ１５］
前記第１及び第２の電流を合成するための前記手段は、前記出力電圧から前記第１及び第２の電流にフィードバックを提供するための手段を更に備える、Ｃ１４に記載の装置。
［Ｃ１６］
第１の電流を生成するために入力信号をダウンコンバートすることと、
第２の電流を生成するために前記入力信号をダウンコンバートすることと、前記第２の電流を生成するために前記ダウンコンバートすることは、パッシブミキサを使用して前記入力信号の周波数を下げるように変換することと、ダウンコンバートされた前記入力信号を、抵抗−キャパシタンス（ＲＣ）回路網に通すこととを備える、
出力電圧を生成するために前記第１及び第２の電流を合成することと
を備える方法。
［Ｃ１７］
前記ＲＣ回路網は、前記パッシブミキサの前記出力の差動ノードを結合するキャパシタンスを備え、前記ＲＣ回路網は更に、前記差動ノードの各々を、前記第１及び第２の電流と直列に結合する抵抗器を備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記第１及び第２の電流を前記合成することは、
前記第１及び第２の電流を、演算増幅器の差動入力ノードに結合することを備え、前記演算増幅器は、前記演算増幅器が、前記第１と第２の電流の前記合計に比例する出力電圧を生成するようにフィードバックネッワークを使用して構成される、Ｃ１６に記載の方法。
［Ｃ１９］
前記第１及び第２の電流を前記合成することは、
前記第１の電流を、第１のゲインを有する第１のトランスコンダクタに結合することと、
前記第２の電流を、第２のゲインを有する第２のトランスコンダクタに結合することと、前記第１及び第２のゲインは比ｃを有する、
前記第１及び第２のトランスコンダクタの前記出力を合成することと、
出力電圧を生成するために前記第１及び第２のトランスコンダクタの前記合成された出力をバッファすることと
を備える、Ｃ１６に記載の方法。
［Ｃ２０］
前記第１及び第２の電流を前記合成することは、
前記出力電圧から前記第１及び第２の電流にフィードバックを提供すること
を更に備える、Ｃ１９に記載の方法。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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