(57)【特許請求の範囲】
【請求項１】
基板上に酸化物半導体層を形成し、
前記酸化物半導体層を形成後、熱処理を行い、
前記熱処理後、前記酸化物半導体層を加工して、島状の酸化物半導体層を形成し、
前記島状の酸化物半導体層上に導電膜を形成し、
前記導電膜に研磨処理を行って、前記島状の酸化物半導体層の上面が露出するように前記導電膜の一部を除去し、
前記研磨処理の後、前記導電膜を加工して、ソース電極層とドレイン電極層とを形成し、
前記島状の酸化物半導体層上、前記ソース電極層上、及び前記ドレイン電極層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記島状の酸化物半導体層と重なる領域を有するゲート電極層を形成し、
前記島状の酸化物半導体層は、ＩｎｘＧｅ（１−ｘ／２）（１−ｙ）Ｓｎ（１−ｘ／２）ｙＺｎ１−ｘ／２Ｏ３（ＺｎＯ）ｎ（ｘは０より大きく２未満の数、ｙは０以上１未満の数、ｎは１以上の数）で表される結晶を有し、
前記島状の酸化物半導体層は、チャネル長方向の一方の側面において前記ソース電極層と接する領域と、前記チャネル長方向の他方の側面において前記ドレイン電極層と接する領域と、を有し、
前記島状の酸化物半導体層の第１の上端部は、前記ソース電極層の上端部と概略一致し、
前記島状の酸化物半導体層の第２の上端部は、前記ドレイン電極層の上端部と概略一致することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記熱処理は、減圧下又は窒素を含む雰囲気下で行われ、
前記熱処理の後、加熱温度を維持又は徐冷しながら、酸素を含む雰囲気、一酸化二窒素を含む雰囲気、又は露点−５５℃の乾燥エアを含む雰囲気にすることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、酸化物半導体膜に関する。また、半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、酸化物半導体膜を含む電界効果トランジスタを用いた半導体装置の開発が進められ
ている。上記酸化物半導体膜は、電界効果トランジスタのチャネルが形成される層（チャ
ネル形成層ともいう）としての機能を有する。
【０００４】
上記電界効果トランジスタとしては、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、及
び亜鉛（Ｚｎ）を含む酸化物半導体膜からなる酸化物半導体層をチャネル形成層として用
いた電界効果トランジスタ、又はインジウム（Ｉｎ）、スズ（Ｓｎ）、及び亜鉛（Ｚｎ）
を含む酸化物半導体膜からなる酸化物半導体層をチャネル形成層として用いた電界効果ト
ランジスタなどが挙げられる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、電界効果トランジスタなどに用いられる酸化物半導体膜では、酸素欠損が
生じるといった問題があった。また、電界効果トランジスタのチャネル形成層として、酸
素欠損が存在する酸化物半導体膜を用いると、例えばチャネル領域において不要なキャリ
アが発生して電界効果トランジスタのオフ電流が上昇するなど、電界効果トランジスタの
電気特性が低下する。
【０００７】
本発明の一態様では、酸化物半導体膜における酸素欠損の発生を抑制すること、電界効果
トランジスタの電気特性を向上させることの一方又は両方を課題の一つとする。
【課題を解決するための手段】
【０００８】
本発明の一態様では、ガリウム（Ｇａ）若しくはスズ（Ｓｎ）の一部又は全部の代わりに
ゲルマニウム（Ｇｅ）を用いて酸化物半導体膜を構成する。ゲルマニウム（Ｇｅ）は、酸
素（Ｏ）との結合エネルギーがガリウム（Ｇａ）又はスズ（Ｓｎ）の場合よりも高い。こ
のため、ゲルマニウム（Ｇｅ）を用いて構成される酸化物半導体の結晶において、酸素欠
損が発生しにくい。このことから、ゲルマニウム（Ｇｅ）を用いて酸化物半導体膜を構成
することにより、酸素欠損の発生の抑制を図る。
【０００９】
本発明の一態様は、一般式ＡｘＧｅ（１−ｘ／２）（１−ｙ）Ｓｎ（１−ｘ／２）ｙＺｎ
１−ｘ／２Ｏ３（ＺｎＯ）ｎ（Ａは、Ｉｎ、Ａｌ、Ｃｅ、Ｎｄ、及びＧｄの少なくとも一
つ、ｘは０より大きく２未満の数、ｙは０以上１未満の数、ｎは１以上の数）で表される
結晶を含む酸化物半導体膜である。例えば、ＡをＩｎとして一般式ＩｎｘＧｅ（１−ｘ／
２）（１−ｙ）Ｓｎ（１−ｘ／２）ｙＺｎ１−ｘ／２Ｏ３（ＺｎＯ）ｎ（ｘは０より大き
く２未満の数、ｙは０以上１未満の数、ｎは１以上の数）で表される結晶を含む酸化物半
導体膜とすることができる。
【００１０】
また、本発明の一態様は、一般式Ａｘ（１−ｙ）ＧａｘｙＧｅ１−ｘ／２Ｚｎ１−ｘ／２
Ｏ３（ＺｎＯ）ｎ（Ａは、Ｉｎ、Ａｌ、Ｃｅ、Ｎｄ、及びＧｄの少なくとも一つ、ｘは０
より大きく２未満の数、ｙは０以上１未満の数、ｎは１以上の数）で表される結晶を含む
酸化物半導体膜である。例えば、ＡをＩｎとして一般式Ｉｎｘ（１−ｙ）ＧａｘｙＧｅ１
−ｘ／２Ｚｎ１−ｘ／２Ｏ３（ＺｎＯ）ｎ（ｘは０より大きく２未満の数、ｙは０以上１
未満の数、ｎは１以上の数）で表される結晶を含む酸化物半導体膜とすることができる。
【００１１】
また、本発明の一態様は、酸化物半導体層と、絶縁層と、上記絶縁層を介して酸化物半導
体層の一部に重畳する第１の導電層と、酸化物半導体層に電気的に接続される第２の導電
層と、酸化物半導体層に電気的に接続される第３の導電層と、を含む半導体装置である。
このとき、酸化物半導体層は、上記酸化物半導体膜の少なくとも一部を用いて構成される
ため、上記酸化物半導体膜と同じ結晶を有する。また、酸化物半導体層は、電界効果トラ
ンジスタのチャネル形成層としての機能を有する。また、絶縁層は、電界効果トランジス
タのゲート絶縁層としての機能を有する。また、第１の導電層は、電界効果トランジスタ
のゲートとしての機能を有する。また、第２の導電層は、電界効果トランジスタのソース
及びドレインの一方としての機能を有する。また、第３の導電層は、電界効果トランジス
タのソース及びドレインの他方としての機能を有する。
【発明の効果】
【００１２】
本発明の一態様により、酸化物半導体材料における酸素欠損の発生を抑制することができ
る。また、上記酸化物半導体材料を電界効果トランジスタのチャネル形成層として用いる
ことにより、電界効果トランジスタの電気特性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】酸化物半導体膜に含まれる結晶の構造例を示す模式図。
【図２】酸化物半導体膜に含まれる結晶の構造例を示す模式図。
【図３】酸化物半導体膜に含まれる結晶の構造例を示す模式図。
【図４】酸化物半導体膜に含まれる結晶の構造例を示す模式図。
【図５】半導体装置の例を説明するための図。
【図６】半導体装置の例を説明するための図。
【図７】半導体装置の例を説明するための図。
【図８】半導体装置の例を説明するための図。
【図９】半導体装置の例を説明するための図。
【図１０】半導体装置の例を説明するための図。
【図１１】半導体装置の例を説明するための図。
【図１２】半導体装置の例を説明するための図。
【図１３】半導体装置の例を説明するための図。
【図１４】半導体装置の例を説明するための図。
【図１５】半導体装置の例を説明するための図。
【図１６】半導体装置の例を説明するための図。
【図１７】半導体装置の例を説明するための図。
【発明を実施するための形態】
【００１４】
本発明を説明するための実施形態の一例について、図面を用いて以下に説明する。なお、
本発明の趣旨及びその範囲から逸脱することなく実施形態の内容を変更することは、当業
者であれば容易である。よって、本発明は、以下に示す実施形態の記載内容に限定されな
い。
【００１５】
なお、各実施形態の内容を互いに適宜組み合わせることができる。また、各実施形態の内
容を互いに置き換えることができる。
【００１６】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素
の数は、序数の数に限定されない。
【００１７】
（実施形態１）
本実施形態では、本発明の一態様である酸化物半導体膜の例について説明する。
【００１８】
本実施形態の酸化物半導体膜は、結晶を含み、該結晶は、例えば一般式ＩｎｘＧｅ（１−
ｘ／２）（１−ｙ）Ｓｎ（１−ｘ／２）ｙＺｎ１−ｘ／２Ｏ３（ＺｎＯ）ｎ（ｘは０より
大きく２未満の数、ｙは０以上１未満の数、ｎは１以上の整数）又は一般式Ｉｎｘ（１−
ｙ）ＧａｘｙＧｅ１−ｘ／２Ｚｎ１−ｘ／２Ｏ３（ＺｎＯ）ｎ（ｘは０より大きく２未満
の数、ｙは０以上１未満の数、ｎは１以上の整数）で表すことができる。なお、ｎの値は
、必ずしも限定されず、例えば整数に限られず１以上の数であってもよいが、例えば１以
上５０以下の整数にすることにより、結晶を安定化させることができる。このように、本
実施形態の酸化物半導体膜は、ゲルマニウム（Ｇｅ）を含む結晶を有する。なお、上記結
晶では、インジウム（Ｉｎ）を他の元素（例えばＡｌ、Ｃｅ、Ｎｄ、及びＧｄなどの少な
くとも一つ）に置き換えることもできる。
【００１９】
上記一般式により表される結晶は、インジウム（Ｉｎ）を含む層と、ゲルマニウム（Ｇｅ
）を含む層と、亜鉛（Ｚｎ）を含む層とを含む層状構造となる。上記層状構造である結晶
は、例えばバンドギャップがシリコンよりも広いなど、電気特性の優れた半導体となる。
なお、上記層状構造の順は、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、及び亜鉛（Ｚ
ｎ）の組成に応じて変化する場合があり、また、上記層の他にインジウム（Ｉｎ）、ゲル
マニウム（Ｇｅ）、及び亜鉛（Ｚｎ）の一つ又は複数を含む別の層が積層している場合が
ある。
【００２０】
また、例えば被素子形成層の上に、スパッタリング法により上記酸化物半導体膜を成膜す
ることができる。このとき、スパッタリングターゲットとしては、インジウム（Ｉｎ）、
ゲルマニウム（Ｇｅ）、及び亜鉛（Ｚｎ）などの上記元素を含む酸化物ターゲットを用い
ることができる。
【００２１】
さらに、本実施形態の酸化物半導体膜に含まれる結晶の構造例の模式図について図１乃至
図４に示す。
【００２２】
図１に示す結晶は、Ｉｎ：Ｇｅ：Ｚｎ＝２：１：３（組成）であるＩｎ−Ｇｅ−Ｚｎ−Ｏ
酸化物半導体の結晶である。なお、図１（Ａ）は、ｃ軸に垂直な方向の結晶構造を示す模
式図であり、図１（Ｂ）は、ａ−ｂ面に垂直な方向の結晶構造を示す模式図である。また
、相対的に大きい黒の球はインジウム（Ｉｎ）原子を表し、相対的に小さい黒の球は酸素
（Ｏ）原子を表し、グレーの球はゲルマニウム（Ｇｅ）原子を表し、白の球は亜鉛（Ｚｎ
）原子を表す。なお、便宜のため、球の大きさと原子の大きさとは異なる場合がある。ま
た、各原子の配位数は、必ずしも本実施の形態に限定されない。
【００２３】
図１に示す結晶は、Ｉｎ層（インジウム（Ｉｎ）を含む層）１１１と、Ｚｎ層（亜鉛（Ｚ
ｎ）を含む層）１１２と、Ｇｅ−Ｚｎ層（ゲルマニウム（Ｇｅ）及び亜鉛（Ｚｎ）を含む
層）１１３と、が順に層状に配列する。つまり、図１に示す結晶は、ｃ軸方向に複数の層
が積層した構造である。なお、Ｚｎ層１１２とＧｅ−Ｚｎ層１１３との積層順は、特に限
定されない。また、図１において、Ｚｎ層１１２の代わりにＧｅ−Ｚｎ層を含んでいても
よい。また、Ｇｅ−Ｚｎ層１１３に代わりにＺｎ層を含んでいてもよい。
【００２４】
Ｉｎ層１１１では、６配位である１個のインジウム（Ｉｎ）原子がそれぞれ４配位である
６個の酸素（Ｏ）原子と結合する。
【００２５】
Ｚｎ層１１２では、５配位である１個の亜鉛（Ｚｎ）原子がそれぞれ４配位である５個の
酸素（Ｏ）原子と結合する。
【００２６】
Ｇｅ−Ｚｎ層１１３では、５配位である１個のゲルマニウム（Ｇｅ）原子がそれぞれ４配
位である５個の酸素（Ｏ）原子と結合する。また、５配位である１個の亜鉛（Ｚｎ）原子
がそれぞれ４配位である５個の酸素（Ｏ）原子と結合する。
【００２７】
また、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、及び亜鉛（Ｚｎ）に加え、スズ（Ｓ
ｎ）を含む場合であっても上記層状構造の酸化物半導体結晶を構成できる。例えば、図２
に示す結晶は、Ｉｎ：Ｇｅ：Ｓｎ：Ｚｎ＝４：１：１：６（組成）であるＩｎ−Ｇｅ−Ｓ
ｎ−Ｏ酸化物半導体の結晶である。なお、図２（Ａ）は、ｃ軸に垂直な方向の結晶構造を
示す模式図であり、図２（Ｂ）は、ａ−ｂ面に垂直な方向の結晶構造を示す模式図である
。また、相対的に大きい黒の球はインジウム（Ｉｎ）原子を表し、相対的に小さい黒い球
は酸素（Ｏ）原子を表し、相対的に大きいグレーの球はスズ（Ｓｎ）原子を表し、相対的
に小さいグレーの球はゲルマニウム（Ｇｅ）原子を表し、白の球は亜鉛（Ｚｎ）原子を表
す。なお、便宜のため、球の大きさと原子の大きさとは異なる場合がある。
【００２８】
図２に示す結晶は、Ｉｎ層１２１と、Ｚｎ層１２２と、Ｇｅ−Ｓｎ−Ｚｎ層（ゲルマニウ
ム（Ｇｅ）、スズ（Ｓｎ）、及び亜鉛（Ｚｎ）を含む層）１２３と、が順に層状に配列す
る。つまり、図２に示す結晶は、ｃ軸方向に複数の層が積層した構造である。なお、Ｚｎ
層１２２とＧｅ−Ｓｎ−Ｚｎ層１２３との積層順は、特に限定されない。また、図２にお
いて、Ｚｎ層１２２の代わりにＧｅ−Ｚｎ層、Ｓｎ−Ｚｎ層（スズ（Ｓｎ）及び亜鉛（Ｚ
ｎ）を含む層）、又はＧｅ−Ｓｎ−Ｚｎ層を含んでいてもよい。また、Ｇｅ−Ｓｎ−Ｚｎ
層１２３の代わりにＧｅ−Ｚｎ層、Ｓｎ−Ｚｎ層、又はＺｎ層を含んでいてもよい。
【００２９】
Ｉｎ層１２１では、６配位である１個のインジウム（Ｉｎ）原子がそれぞれ４配位である
６個の酸素（Ｏ）原子と結合する。
【００３０】
Ｚｎ層１２２では、５配位である１個の亜鉛（Ｚｎ）原子がそれぞれ４配位である５個の
酸素（Ｏ）原子と結合する。
【００３１】
Ｇｅ−Ｓｎ−Ｚｎ層１２３では、５配位である１個のゲルマニウム（Ｇｅ）原子がそれぞ
れ４配位である５個の酸素（Ｏ）原子と結合する。また、５配位である１個のスズ（Ｓｎ
）原子がそれぞれ４配位である５個の酸素（Ｏ）原子と結合する。また、５配位である１
個の亜鉛（Ｚｎ）原子がそれぞれ４配位である５個の酸素（Ｏ）原子と結合する。
【００３２】
図２に示すように、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、及び亜鉛（Ｚｎ）に加
え、スズ（Ｓｎ）を含む場合であっても上記層状構造の酸化物半導体結晶を構成できる。
例えば、スズ（Ｓｎ）を加えることにより、キャリアの移動度を高くすることができる。
【００３３】
また、図２に示す結晶において、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、スズ（Ｓ
ｎ）、及び亜鉛（Ｚｎ）の組成を変えた場合であっても上記層状構造の酸化物半導体結晶
を構成することができる。例えば、図３に示す結晶は、Ｉｎ：Ｇｅ：Ｓｎ：Ｚｎ＝４：１
：１：１０（組成）であるＩｎ−Ｇｅ−Ｓｎ−Ｚｎ−Ｏ酸化物半導体の結晶である。なお
、図３（Ａ）は、ｃ軸に垂直な方向の結晶構造を示す模式図であり、図３（Ｂ）は、ａ−
ｂ面に垂直な方向の結晶構造を示す模式図である。また、相対的に大きい黒の球はインジ
ウム（Ｉｎ）原子を表し、相対的に小さい黒の球は酸素（Ｏ）原子を表し、相対的に大き
いグレーの球はスズ（Ｓｎ）原子を表し、相対的に小さいグレーの球はゲルマニウム（Ｇ
ｅ）原子を表し、白の球は亜鉛（Ｚｎ）原子を表す。なお、便宜のため、球の大きさと原
子の大きさとは異なる場合がある。
【００３４】
図３に示す結晶は、Ｉｎ層１３１と、Ｚｎ層１３２と、Ｇｅ−Ｓｎ−Ｚｎ層１３３と、Ｚ
ｎ層１３４と、が順に層状に配列する。つまり、図３に示す結晶は、ｃ軸方向に複数の層
が積層した構造である。なお、Ｚｎ層１３２と、Ｇｅ−Ｓｎ−Ｚｎ層１３３と、Ｚｎ層１
３４との積層順は、特に限定されない。また、図３において、Ｚｎ層１３２の代わりにＧ
ｅ−Ｚｎ層、Ｓｎ−Ｚｎ層、又はＧｅ−Ｓｎ−Ｚｎ層を含んでいてもよい。また、Ｇｅ−
Ｓｎ−Ｚｎ層１３３の代わりにＧｅ−Ｚｎ層、Ｓｎ−Ｚｎ層、又はＺｎ層を含んでいても
よい。また、Ｚｎ層１３４の代わりにＧｅ−Ｚｎ層、Ｓｎ−Ｚｎ層、又はＧｅ−Ｓｎ−Ｚ
ｎ層を含んでいてもよい。
【００３５】
Ｉｎ層１３１では、６配位である１個のインジウム（Ｉｎ）原子がそれぞれ４配位である
６個の酸素（Ｏ）原子と結合する。
【００３６】
Ｚｎ層１３２では、５配位である１個の亜鉛（Ｚｎ）原子がそれぞれ４配位である５個の
酸素（Ｏ）原子と結合する。
【００３７】
Ｇｅ−Ｓｎ−Ｚｎ層１３３では、５配位である１個のゲルマニウム（Ｇｅ）原子がそれぞ
れ４配位である５個の酸素（Ｏ）原子と結合する。また、５配位である１個のスズ（Ｓｎ
）原子がそれぞれ４配位である５個の酸素（Ｏ）原子と結合する。また、５配位である１
個の亜鉛（Ｚｎ）原子がそれぞれ４配位である５個の酸素（Ｏ）原子と結合する。
【００３８】
Ｚｎ層１３４では、５配位である１個の亜鉛（Ｚｎ）原子がそれぞれ４配位である５個の
酸素（Ｏ）原子と結合する。
【００３９】
図３に示すように、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、亜鉛（
Ｚｎ）の組成を変化させた場合でも酸化物半導体の結晶を構成することができる。例えば
、インジウム（Ｉｎ）の量を多くすることにより、キャリアの移動度を高くすることがで
きる。また、亜鉛（Ｚｎ）の量を多くすることにより、酸化物半導体膜が結晶化しやすく
なる。
【００４０】
また、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、及び亜鉛（Ｚｎ）に加え、ガリウム
（Ｇａ）を含む場合であっても上記層状構造の酸化物半導体結晶を構成できる。例えば、
図４に示す結晶は、Ｉｎ：Ｇａ：Ｇｅ：Ｚｎ＝３：１：１：４（組成）であるＩｎ−Ｇａ
−Ｇｅ−Ｚｎ−Ｏ酸化物半導体の結晶である。なお、図４（Ａ）は、ｃ軸に垂直な方向の
結晶構造を示す模式図であり、図４（Ｂ）は、ａ−ｂ面に垂直な方向の結晶構造を示す模
式図である。また、相対的に大きい黒の球はインジウム（Ｉｎ）原子を表し、相対的に小
さい黒の球は酸素（Ｏ）原子を表し、グレーの球はゲルマニウム（Ｇｅ）原子を表し、相
対的に大きい白の球は、ガリウム（Ｇａ）原子を表し、相対的に小さい白の球は亜鉛（Ｚ
ｎ）原子を表す。なお、便宜のため、球の大きさと原子の大きさとは異なる場合がある。
【００４１】
図４に示す結晶は、Ｉｎ層１４１と、Ｚｎ層１４２と、Ｇｅ−Ｚｎ層１４３と、Ｉｎ層１
４４と、Ｚｎ層１４５と、Ｇａ−Ｚｎ層（ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む層）
１４６と、Ｉｎ層１４７と、Ｚｎ層１４８と、Ｇａ−Ｇｅ層（ガリウム（Ｇａ）及びゲル
マニウム（Ｇｅ）を含む層）１４９と、が順に層状に配列する。つまり、図４に示す結晶
は、ｃ軸方向に複数の層が積層した構造である。なお、Ｚｎ層１４２とＧｅ−Ｚｎ層１４
３との積層順は、特に限定されない。また、Ｚｎ層１４５とＧａ−Ｚｎ層１４６との積層
順は特に限定されない。また、Ｚｎ層１４８とＧａ−Ｇｅ層１４９との積層順は、特に限
定されない。また、図４において、Ｚｎ層１４２の代わりにＧｅ−Ｚｎ層、Ｇａ−Ｚｎ層
、又はＧａ−Ｇｅ−Ｚｎ層（ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、及び亜鉛（Ｚｎ
）を含む層）を含んでいてもよい。また、Ｇｅ−Ｚｎ層１４３の代わりにＧａ−Ｇｅ−Ｚ
ｎ層、Ｇｅ−Ｚｎ層、又はＺｎ層を含んでいてもよい。また、Ｚｎ層１４５の代わりにＧ
ｅ−Ｚｎ層、Ｇａ−Ｚｎ層、又はＧａ−Ｇｅ−Ｚｎ層を含んでいてもよい。また、Ｇａ−
Ｚｎ層１４６の代わりにＧａ−Ｇｅ−Ｚｎ層、Ｇｅ−Ｚｎ層、又はＺｎ層を含んでいても
よい。また、Ｚｎ層１４８の代わりにＧｅ−Ｚｎ層、Ｇａ−Ｚｎ層、又はＧａ−Ｇｅ−Ｚ
ｎ層を含んでいてもよい。また、Ｇａ−Ｇｅ層１４９の代わりにＧａ−Ｇｅ−Ｚｎ層、Ｇ
ｅ層（ゲルマニウム（Ｇｅ）を含む層）、又はＧａ層（ガリウム（Ｇａ）を含む層）を含
んでいてもよい。
【００４２】
Ｉｎ層１４１では、６配位である１個のインジウム（Ｉｎ）原子がそれぞれ４配位である
６個の酸素（Ｏ）原子と結合する。
【００４３】
Ｚｎ層１４２では、５配位である１個の亜鉛（Ｚｎ）原子がそれぞれ４配位である５個の
酸素（Ｏ）原子と結合する。
【００４４】
Ｇｅ−Ｚｎ層１４３では、５配位である１個のゲルマニウム（Ｇｅ）原子がそれぞれ５配
位である５個の酸素（Ｏ）原子と結合する。また、５配位である１個の亜鉛（Ｚｎ）原子
がそれぞれ４配位である５個の酸素（Ｏ）原子と結合する。
【００４５】
Ｉｎ層１４４では、６配位である１個のインジウム（Ｉｎ）原子がそれぞれ４配位である
６個の酸素（Ｏ）原子と結合する。
【００４６】
Ｚｎ層１４５では、５配位である１個の亜鉛（Ｚｎ）原子がそれぞれ４配位である５個の
酸素（Ｏ）原子と結合する。
【００４７】
Ｇａ−Ｚｎ層１４６では、５配位である１個のＧａ原子がそれぞれ４配位である５個の酸
素（Ｏ）原子と結合する。また、５配位である１個の亜鉛（Ｚｎ）原子がそれぞれ４配位
である５個の酸素（Ｏ）原子と結合する。
【００４８】
Ｉｎ層１４７では、６配位である１個のインジウム（Ｉｎ）原子がそれぞれ４配位である
６個の酸素（Ｏ）原子と結合する。
【００４９】
Ｚｎ層１４８では、５配位である１個の亜鉛（Ｚｎ）原子がそれぞれ４配位である５個の
酸素（Ｏ）原子と結合する。
【００５０】
Ｇａ−Ｇｅ層１４９では、５配位である１個のガリウム（Ｇａ）原子がそれぞれ４配位で
ある５個の酸素（Ｏ）原子と結合する。また、５配位である１個のゲルマニウム（Ｇｅ）
原子がそれぞれ４配位である５個の酸素（Ｏ）原子と結合する。
【００５１】
図４に示すように、スズ（Ｓｎ）の代わりにガリウム（Ｇａ）を用いる場合であっても上
記層状構造の酸化物半導体の結晶を構成できる。
【００５２】
また、上記酸化物半導体膜を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙ
ｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜としてもよい。
【００５３】
ＣＡＡＣ−ＯＳとは、結晶領域と非晶質領域の混相構造であり、且つ結晶領域の結晶にお
いて、ｃ軸が半導体膜の被形成面又は表面に垂直であり、ａｂ面に垂直な方向から見て三
角形状又は六角形状の原子配列を有し、金属原子および酸素原子を有する層が重なる。な
お、層の法線ベクトルがｃ軸方向である。よって、ＣＡＡＣ−ＯＳは、完全な単結晶では
なく、完全な非晶質でもない。なお、ＣＡＡＣ−ＯＳが複数の結晶領域を有する場合、複
数の結晶領域の結晶同士は、ａ軸及びｂ軸の向きが異なってもよい。なお、上記結晶領域
に上記図１乃至図４を用いて説明した構造の結晶が含まれる。
【００５４】
また、ＣＡＡＣ−ＯＳにおける結晶領域は、一辺が１００ｎｍ未満の三次元領域内に存在
することが多い。また、透過型電子顕微鏡（ＴＥＭともいう）によるＣＡＡＣ−ＯＳの観
察では、ＣＡＡＣ−ＯＳにおける結晶領域と非晶質領域との境界が必ずしも明確ではない
。また、ＣＡＡＣ−ＯＳにおいて、結晶粒界は確認されない。よって、ＣＡＡＣ−ＯＳは
、結晶粒界に起因する電子移動度の低下が少ない。
【００５５】
また、ＣＡＡＣ−ＯＳ膜において、膜の深さ方向において結晶領域が均一に分布していな
くてもよい。例えば、酸化物半導体膜の表面側から結晶成長させてＣＡＡＣ−ＯＳ膜を形
成した場合、ＣＡＡＣ−ＯＳ膜の表面の近傍は、結晶領域の占める割合が高くなり、ＣＡ
ＡＣ−ＯＳ膜の被形成面の近傍は非晶質領域の占める割合が高くなることがある。
【００５６】
また、ＣＡＡＣ−ＯＳの結晶領域における結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面又
は表面に垂直であるため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面
形状）により、ｃ軸の方向が異なることがある。なお、ＣＡＡＣ−ＯＳの結晶領域におけ
るｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面又は表面に略垂直になる。
【００５７】
以上が図１乃至図４に示す酸化物半導体結晶の構造例の説明である。
【００５８】
さらに、スズ（Ｓｎ）、ガリウム（Ｇａ）、及びゲルマニウム（Ｇｅ）のいずれが、酸素
（Ｏ）との結合が強いかを考察するため、スズ（Ｓｎ）、ガリウム（Ｇａ）、及びゲルマ
ニウム（Ｇｅ）のそれぞれの酸化物が、酸素欠損状態を形成するために必要なエネルギー
（欠損形成エネルギーＥｄｅｆ）の値及び金属と酸素（Ｏ）の結合エネルギーの値につい
て表１を用いて説明する。
【００５９】
【表１】
0006310594.tif 000002
【００６０】
欠損形成エネルギーＥｄｅｆは、下記の式で表される。
【００６１】
Ｅｄｅｆ＝（Ｅ（ＡＭＯＮ−１）＋Ｅ（Ｏ））―Ｅ（ＡＭＯＮ）
【００６２】
このとき、Ａは、スズ（Ｓｎ）、ガリウム（Ｇａ）、及びゲルマニウム（Ｇｅ）のいずれ
かを意味する。なお、Ｅ（Ｏ）は、酸素（Ｏ）原子が持つ全エネルギー、Ｅ（ＡＭＯＮ）
は酸素欠損のない金属酸化物ＡＭＯＮのエネルギーを表し、Ｅ（ＡＭＯＮ−１）は酸素欠
損のある金属酸化物ＡＭＯＮ−１のエネルギーを表す。また、ＭとＮは原子数であり、Ｍ
とＮの和が計算に用いる原子数となる。
【００６３】
欠損形成エネルギーＥｄｅｆの値が大きければ大きいほど、酸素欠損状態を形成するのに
エネルギーが必要であり、酸素（Ｏ）との結合が強い傾向にあることを意味する。
【００６４】
また、上記欠損形成エネルギーＥｄｅｆの算出を、密度汎関数法のプログラムであるＣＡ
ＳＴＥＰを用いて行うことができる。表１に関する計算では、密度汎関数の方法として平
面波基底擬ポテンシャル法を用い、汎関数としてＧＧＡ―ＰＢＥを用いる。また、カット
オフエネルギーは、５００ｅＶである。また、ｋ点のグリッド数を、ＳｎＯ２については
２×２×３に設定し、ルチル構造のＧｅＯ２については３×３×３に設定し、石英構造の
ＧｅＯ２については３×３×２に設定し、Ｇａ２Ｏ３については１×３×３に設定する。
また、ＳｎＯ２については４８原子のルチル構造を用い、Ｇａ２Ｏ３については８０原子
のβ−Ｇａｌｌｉａ構造を用い、ＧｅＯ２については７２原子のルチル構造ＧｅＯ２と石
英構造ＧｅＯ２を用いる。また、Ｅ（Ｏ）は、酸素分子における値を２で割った値とする
。
【００６５】
さらに、上記欠損形成エネルギーＥｄｅｆの値を酸素（Ｏ）原子の配位数で割ることによ
り、金属原子と酸素（Ｏ）原子との結合１本あたりの結合エネルギーを算出することがで
きる。
【００６６】
表１に示すように、ゲルマニウム（Ｇｅ）原子と酸素（Ｏ）原子との結合の少なくとも一
つの結合エネルギーは、スズ（Ｓｎ）原子又はガリウム（Ｇａ）原子と酸素（Ｏ）原子と
の結合の少なくとも一つの結合エネルギーより大きい。上記結合エネルギーが大きいほど
酸素欠損が生じにくい。よって、ゲルマニウム（Ｇｅ）の酸化物がスズ（Ｓｎ）やガリウ
ム（Ｇａ）の酸化物よりも酸素（Ｏ）との結合が強く、酸素欠損が生じにくいことがわか
る。
【００６７】
また、計算によるゲルマニウム（Ｇｅ）を含む結晶（Ｉｎ−Ｇｅ−Ｚｎ−Ｏ酸化物半導体
結晶、Ｉｎ−Ｇｅ−Ｓｎ−Ｚｎ−Ｏ酸化物半導体結晶）、及びＩｎ−Ｓｎ−Ｚｎ−Ｏ酸化
物半導体結晶を有する酸化物半導体膜（比較例）のバンドギャップエネルギーの値につい
て表２を用いて説明する。
【００６８】
【表２】
0006310594.tif 000003
【００６９】
なお、表２に示すバンドギャップエネルギーに関する計算では、密度汎関数理論に基づく
平面波−擬ポテンシャル法を用いた第一原理計算により構造最適化を行い、上記第一原理
計算により最適化された結晶構造に対してエネルギー状態密度を計算することにより、バ
ンドギャップエネルギーの算出を行う。このとき、計算プログラムは第一原理計算ソフト
ＣＡＳＴＥＰである。また、汎関数としてＧＧＡ−ＰＢＥを用いる。また、擬ポテンシャ
ルとしてＵｌｔｒａｓｏｆｔを用いる。また、カットオフエネルギーは３８０ｅＶである
。また、ｋ点の数を、構造最適化では４×４×１に設定し、状態密度計算では５×５×３
に設定する。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体結晶を基にＩｎ−Ｇｅ−Ｚｎ−Ｏ
酸化物半導体結晶、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ酸化物半導体結晶、及びＩｎ−Ｇｅ−Ｓｎ−Ｚ
ｎ−Ｏ酸化物半導体結晶の構造を設定する。このとき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導
体結晶については、対称性Ｒ−３（国際番号：１４８）の構造において、ａ軸、ｂ軸のそ
れぞれを２倍にした８４原子の構造を基本とする。また、Ｉｎ−Ｇｅ−Ｚｎ−Ｏ酸化物半
導体結晶については、上記Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体結晶のＧａを、ＧｅとＺｎ
が１：１となるように置き換えた構造とする。また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ酸化物半導体
結晶は、上記のＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体結晶のＧａを、ＳｎとＺｎが１：１と
なるように置き換えた構造とする。また、Ｉｎ−Ｇｅ−Ｓｎ−Ｚｎ−Ｏ酸化物半導体結晶
については、Ｉｎ−Ｇｅ−Ｚｎ−Ｏ酸化物半導体結晶のＧｅの半分をＳｎに置き換えた構
造とする。最適化されたいずれの結晶構造もバンドギャップを有しているので、絶縁体又
は半導体と同様のエネルギー状態密度を有することがわかる。よって、エネルギー状態密
度からバンドギャップエネルギーを算出できる。なお、密度汎関数法では、バンドギャッ
プエネルギーが小さく見積もられる場合がある。
【００７０】
表２に示すように、ゲルマニウム（Ｇｅ）を含む結晶を有する酸化物半導体膜のバンドギ
ャップエネルギーは、ゲルマニウム（Ｇｅ）を含まない結晶を有する酸化物半導体膜より
大きい。つまり、ゲルマニウム（Ｇｅ）を含む結晶を有する酸化物半導体膜のバンドギャ
ップがゲルマニウム（Ｇｅ）を含まない結晶を有する酸化物半導体膜より広くなる。
【００７１】
以上が本実施形態における酸化物半導体膜の例の説明である。
【００７２】
図１乃至図４を用いて説明したように、本実施形態の酸化物半導体膜の一例では、酸素（
Ｏ）との結合の少なくとも一つの結合エネルギーが他の元素（スズ（Ｓｎ）又はガリウム
（Ｇａ）など）の場合よりも高いゲルマニウム（Ｇｅ）を用いることにより、酸素欠損の
発生を抑制することができる。
【００７３】
また、本実施形態の酸化物半導体膜の一例では、ゲルマニウム（Ｇｅ）を用いることによ
り、バンドギャップを広げることができる。
【００７４】
（実施形態２）
本実施形態では、半導体装置及び半導体装置の作製方法の一態様を図５乃至図８を用いて
説明する。
【００７５】
本実施形態における半導体装置は、上記実施形態１に示す酸化物半導体膜からなり、電界
効果トランジスタのチャネル形成層としての機能を有する酸化物半導体層と、電界効果ト
ランジスタのゲート絶縁層としての機能を有する絶縁層と、絶縁層を介して酸化物半導体
層の一部に重畳し、電界効果トランジスタのゲートとしての機能を有する第１の導電層と
、酸化物半導体層に電気的に接続され、電界効果トランジスタのソース及びドレインの一
方としての機能を有する第２の導電層と、酸化物半導体層に電気的に接続され、電界効果
トランジスタのソース及びドレインの他方としての機能を有する第３の導電層と、を含む
。
【００７６】
さらに、本実施形態における半導体装置の例を図５に示す。図５（Ａ）は、平面図であり
、図５（Ｂ）は、図５（Ａ）のＸ１−Ｙ１における断面図である。なお、図５（Ａ）では
、煩雑になることを避けるため、電界効果トランジスタ４２０の構成要素の一部（例えば
、絶縁層４０７）を省略して図示している。
【００７７】
図５（Ａ）及び図５（Ｂ）に示す電界効果トランジスタ４２０は、絶縁表面を有する基板
４００上に、下地絶縁層４３６と、ソース電極層４０５ａ及びドレイン電極層４０５ｂと
、チャネル長方向の一方の側面においてソース電極層４０５ａと接し、チャネル長方向の
他方の側面においてドレイン電極層４０５ｂと接する酸化物半導体層４０３と、酸化物半
導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面と接するゲート
絶縁層４０２と、ゲート絶縁層４０２を介して酸化物半導体層４０３上に設けられたゲー
ト電極層４０１と、ゲート電極層４０１のチャネル長方向の側面の一方と接する側壁層４
１２ａと、ゲート電極層４０１のチャネル長方向の側面の他方と接する側壁層４１２ｂと
、を含んで構成される。
【００７８】
電界効果トランジスタ４２０において、側壁層４１２ａの少なくとも一部は、ゲート絶縁
層４０２を介してソース電極層４０５ａ上に設けられている。また、側壁層４１２ｂの少
なくとも一部は、ゲート絶縁層４０２を介してドレイン電極層４０５ｂ上に設けられてい
る。側壁層４１２ａ及び側壁層４１２ｂは、導電性材料を含み、ゲート電極層４０１の一
部として機能することが可能であるため、ゲート絶縁層４０２を介してソース電極層４０
５ａ又はドレイン電極層４０５ｂと重畳する領域を、実質的にＬｏｖ領域とすることがで
きる。
【００７９】
また、図５に示す電界効果トランジスタ４２０では、側壁層４１２ａ、側壁層４１２ｂ及
びゲート電極層４０１上に設けられた絶縁層４０７と、絶縁層４０７上に設けられた配線
層４３５ａ及び配線層４３５ｂと、を構成要素に含めてもよい。配線層４３５ａは、絶縁
層４０７及びゲート絶縁層４０２に設けられた開口でソース電極層４０５ａと電気的に接
続し、配線層４３５ｂは、絶縁層４０７及びゲート絶縁層４０２に設けられた開口でドレ
イン電極層４０５ｂと電気的に接続する。
【００８０】
また、電界効果トランジスタ４２０において、導電性材料を含む側壁層を設けない場合、
Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精
密なアライメントが要求される。さらに上記要求は、電界効果トランジスタの微細化に伴
って高くなる。しかしながら、本実施形態で示す電界効果トランジスタ４２０は、ゲート
電極層４０１のチャネル長方向の側面に、導電性材料を含む側壁層４１２ａ及び側壁層４
１２ｂを有するため、側壁層４１２ａ及び側壁層４１２ｂと、ソース電極層４０５ａ又は
ドレイン電極層４０５ｂとが重畳する領域も実質的にＬｏｖ領域として機能することが可
能である。したがって、ゲート電極層４０１を形成する際のアライメントの自由度を向上
させることができ、歩留まりよく、オン電流の低下を抑制した電界効果トランジスタ４２
０を提供することが可能となる。
【００８１】
また、実施形態１に示した酸化物半導体膜を用いて酸化物半導体層４０３を構成すること
ができる。また、ＣＡＡＣ−ＯＳ膜を用いて酸化物半導体層４０３を構成してもよい。
【００８２】
また、図６（Ａ）及び図６（Ｂ）に、図５（Ａ）及び図５（Ｂ）に示す電界効果トランジ
スタ４２０とは異なる構成の電界効果トランジスタ４２２の平面図及び断面図を示す。図
６（Ａ）は、電界効果トランジスタ４２２の平面図であり、図６（Ｂ）は、図６（Ａ）の
Ｘ２−Ｙ２における断面図である。なお、図６（Ａ）では、煩雑になることを避けるため
、電界効果トランジスタ４２２の構成要素の一部（例えば、絶縁層４０７）を省略して図
示している。
【００８３】
図６（Ａ）及び図６（Ｂ）に示す電界効果トランジスタ４２２と、図５（Ａ）及び図５（
Ｂ）に示す電界効果トランジスタ４２０との相違点は、酸化物半導体層４０３の側面の形
状である。図６（Ａ）及び図６（Ｂ）に示す電界効果トランジスタ４２２においては、酸
化物半導体層４０３は、ソース電極層４０５ａ又はドレイン電極層４０５ｂと接する側面
において、テーパ形状を有する。酸化物半導体層４０３の側面をテーパ形状とすることで
、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する際の導電膜の被覆性を高
めることができる。
【００８４】
以下、図７及び図８を用いて、本実施形態の電界効果トランジスタの作製工程の例につい
て説明する。なお、以下では、電界効果トランジスタ４２２の作製工程を例示する。
【００８５】
まず、絶縁表面を有する基板４００上に、下地絶縁層４３６を形成する。
【００８６】
絶縁表面を有する基板４００として用いることができる基板としては大きな制限はないが
、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有することが必要となる。例え
ば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミッ
ク基板、石英基板、サファイア基板、プラスチック基板などを用いることができる。また
、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマ
ニウムなどの化合物半導体基板、ＳＯＩ基板などを用いることもでき、上部に半導体素子
が設けられた上記基板を、基板４００として用いてもよい。
【００８７】
また、基板４００としては、プラスチック基板などの可撓性基板を用いてもよい。
【００８８】
下地絶縁層４３６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウ
ム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜から選ばれた、単層
又は積層構造とすることができる。但し、下地絶縁層４３６は、酸化物絶縁膜を含む単層
又は積層構造であり、該酸化物絶縁膜が後に形成される酸化物半導体層４０３と接する構
造であることが好ましい。なお、下地絶縁層４３６は、必ずしも設けなくともよい。
【００８９】
下地絶縁層４３６は、化学量論的組成を超える酸素を含む領域（以下、酸素過剰領域とも
表記する）を有することが好ましい。酸素過剰領域により、後に形成される酸化物半導体
層４０３の酸素欠損を補填することが可能になるためである。下地絶縁層４３６が積層構
造の場合は、少なくとも酸化物半導体層４０３と接する層において酸素過剰領域を有する
ことが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下
にて下地絶縁層４３６を成膜すればよい。又は、成膜後の下地絶縁層４３６に、酸素（少
なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過
剰領域を形成してもよい。酸素の注入方法としては、イオン注入法、イオンドーピング法
、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いること
ができる。
【００９０】
次に、下地絶縁層４３６上に酸化物半導体層４１３を成膜する（図７（Ａ）参照）。酸化
物半導体層４１３の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎ
ｍとする。酸化物半導体層４１３としては、例えば実施形態１に示す酸化物半導体膜を用
いることができる。このとき、成膜時の基板温度は室温以上４５０℃以下とする。
【００９１】
さらに、酸化物半導体層４１３の結晶性を高めたい場合、成膜直後に行う熱処理の温度を
、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上
、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱
処理を兼ねることも可能である。
【００９２】
また、スパッタリング法を用いて酸化物半導体膜を成膜し、該酸化物半導体膜の一部をエ
ッチングすることにより酸化物半導体層４１３を形成できる。例えば、酸化物半導体層４
１３を、プラズマスパッタリング装置を用いて成膜してもよい。プラズマスパッタリング
装置は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされ
た状態で成膜を行うスパッタリング装置である。
【００９３】
また、例えば形成される酸化物半導体層４１３の組成が上記酸化物半導体膜の組成になる
ような組成のスパッタターゲットを用いて酸化物半導体層４１３を形成することが好まし
い。例えば、Ｉｎ：Ｇｅ：Ｓｎ：Ｚｎ＝４：１：１：６の組成である酸化物ターゲットを
用いてＩｎ−Ｇｅ−Ｓｎ−Ｚｎ−Ｏの酸化物半導体膜を成膜することができる。
【００９４】
また、酸化物半導体層４１３を形成する際、できる限り酸化物半導体層４１３に含まれる
水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリ
ング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガ
スとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代
表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
【００９５】
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された酸化物半導体層４１３の水素濃度を低減させることがで
きる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオ
ポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、
ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用
いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（よ
り好ましくは炭素原子を含む化合物も）などの排気能力が高いため、当該成膜室で成膜し
た酸化物半導体層４１３に含まれる不純物の濃度を低減できる。
【００９６】
また、基板４００を高温に保持した状態で酸化物半導体層４１３を形成することも、酸化
物半導体層４１３中に含まれうる不純物濃度を低減するのに有効である。基板４００を加
熱する温度としては、１５０℃以上４５０℃以下とすればよい。
【００９７】
また、酸化物半導体層４１３を、成膜する際に用いるスパッタリングガスは水素、水、水
酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００９８】
酸化物半導体層４１３の成膜前に、酸化物半導体層４１３の成膜表面に平坦化処理を行っ
てもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研
磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
【００９９】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、酸化物半導体層４１３の成膜表面に付着している粉状物質（パーティクル
、ごみともいう）を除去することができる。
【０１００】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、酸化物半導体層４１３の成膜表面の凹凸状態に合わせて適宜設定すればよい。
【０１０１】
また、酸化物半導体層４１３に、当該酸化物半導体層４１３に含まれる過剰な水素（水や
水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うのが好ましい。熱
処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧
下又は窒素雰囲気下などで行うことができる。
【０１０２】
この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去することができる。
例えば、脱水化又は脱水素化処理後の酸化物半導体層４１３に含まれる水素濃度を、５×
１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【０１０３】
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層４１３の成膜後であれば、
電界効果トランジスタ４２２の作製工程においてどのタイミングで行ってもよい。但し、
ゲート絶縁層４０２又は絶縁層４０７として酸化アルミニウム膜を用いる場合には、当該
酸化アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のため
の熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【０１０４】
なお、下地絶縁層４３６として酸素を含む下地絶縁層を設ける場合、脱水化又は脱水素化
のための熱処理を酸化物半導体層４１３の島状への加工前に行うと、下地絶縁層４３６に
含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【０１０５】
熱処理においては、窒素、又はヘリウム、ネオン、アルゴンなどの希ガスに、水、水素な
どが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオ
ン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９
９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
）とすることが好ましい。
【０１０６】
また、熱処理で酸化物半導体層４１３を加熱した後、加熱温度を維持、又はその加熱温度
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
ア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した
場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より
好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに
、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は
一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二
窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好
ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不
純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料であ
る酸素を供給することによって、酸化物半導体層４１３を高純度化及びｉ型（真性）化す
ることができる。
【０１０７】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジ
カル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよ
い。
【０１０８】
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給す
ることによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高
純度化し、ｉ型（真性）化した酸化物半導体層を有する電界効果トランジスタは、電気特
性変動が抑制されており、電気的に安定である。
【０１０９】
酸素の導入工程は、酸化物半導体層に酸素導入する場合、酸化物半導体層に直接導入して
もよいし、後に形成されるゲート絶縁層４０２や絶縁層４０７などの他の膜を通過して酸
化物半導体層４１３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン
注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法など
を用いればよいが、露出された酸化物半導体層４１３へ直接酸素を導入する場合は、上記
の方法に加えてプラズマ処理なども用いることができる。
【０１１０】
酸化物半導体層への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特
に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層への酸素の
導入は複数回行ってもよい。
【０１１１】
次に、酸化物半導体層４１３をフォトリソグラフィ工程により加工して、島状の酸化物半
導体層４０３を形成する。ここで、島状の酸化物半導体層４０３への加工に用いるマスク
は、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、
より微細なパターンを有するマスクとするのが好ましい。
【０１１２】
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるア
ッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法
などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシ
ング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによっ
て電界効果トランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミン
グ処理としては制御性の良好な処理を適用することができる。
【０１１３】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装
置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化
することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５
０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、電界効果トランジスタのさ
らなる微細化を達成することができる。
【０１１４】
次に、島状の酸化物半導体層４０３上に、ソース電極層及びドレイン電極層（これと同じ
層で形成される配線を含む）となる導電膜４１５を成膜する（図７（Ｂ）参照）。
【０１１５】
導電膜４１５としては、後の加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、
Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分と
する金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）などを用い
ることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方又は双方にＴｉ、
Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン
膜、窒化タングステン膜）を積層させた構成としてもよい。又は、導電性の金属酸化物を
用いて導電膜４１５を形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉ
ｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉ
ｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−Ｚｎ
Ｏ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１１６】
次に、導電膜４１５に研磨（切削、研削）処理を行い、酸化物半導体層４０３が露出する
ように導電膜４１５の一部を除去する。該研磨処理によって、酸化物半導体層４０３と重
畳する領域の導電膜４１５が除去され、該領域に開口を有する導電膜４１５ａが形成され
る（図７（Ｃ）参照）。研磨（切削、研削）方法としては化学的機械研磨（ＣＭＰともい
う）処理を好適に用いることができる。本実施形態では、ＣＭＰ処理によって酸化物半導
体層４０３と重畳する領域の導電膜４１５を除去する。
【０１１７】
なお、ＣＭＰ処理を、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、酸化物半導体層４０３の表面の平
坦性をより向上させることができる。
【０１１８】
なお、本実施形態では、酸化物半導体層４０３と重畳する領域の導電膜４１５の除去にＣ
ＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。又は、ＣＭＰ処理な
どの研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズ
マ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラ
ズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨
処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定
されず、導電膜４１５の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい
。
【０１１９】
なお、導電膜４１５ａの上端部は、酸化物半導体層４０３の上端部と概略一致する。但し
、導電膜４１５ａ（又は、導電膜４１５ａを加工して形成されるソース電極層４０５ａ及
びドレイン電極層４０５ｂ）の形状は導電膜４１５を除去する研磨処理の条件によって異
なる。例えば、酸化物半導体層４０３の表面より膜厚方向に後退した形状となる場合があ
る。
【０１２０】
次に、導電膜４１５ａをフォトリソグラフィ工程により加工して、ソース電極層４０５ａ
及びドレイン電極層４０５ｂ（これと同じ層で形成される配線を含む）を形成する（図７
（Ｄ）参照）。
【０１２１】
なお、本実施形態では、導電膜４１５を成膜し、研磨処理によって酸化物半導体層４０３
と重畳する領域の導電膜４１５を除去した後に、導電膜の一部をエッチングしてソース電
極層４０５ａ及びドレイン電極層４０５ｂを形成する方法を示したが、これに限られない
。成膜後の導電膜４１５を選択的にエッチング処理して加工した後、研磨処理によって酸
化物半導体層４０３と重畳する領域の導電膜４１５を除去することで、ソース電極層４０
５ａ及びドレイン電極層４０５ｂを形成してもよい。但し、研磨処理に先立ってエッチン
グ処理を行う場合には、エッチング処理によって酸化物半導体層４０３と重畳する領域の
導電膜４１５が除去されないとする。
【０１２２】
本実施形態で示す電界効果トランジスタの作製方法例では、ソース電極層４０５ａ及びド
レイン電極層４０５ｂの形成する際に、酸化物半導体層４０３と重畳する領域の導電膜４
１５を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、
ソース電極層４０５ａ及びドレイン電極層４０５ｂのチャネル長方向の幅が微細化されて
いる場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程にお
いて、形状や特性のばらつきを少ない微細な構造を有する電界効果トランジスタ４２０の
歩留まりを良くことができる。
【０１２３】
また、本実施形態で示す電界効果トランジスタの作製方法例では、酸化物半導体層４０３
と重畳する領域の導電膜４１５を除去することで、酸化物半導体層４０３と、ソース電極
層４０５ａ又はドレイン電極層４０５ｂとが、酸化物半導体層４０３のチャネル長方向の
側面において接する構成とすることが可能となる。酸化物半導体層４０３は膜厚が３ｎｍ
乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍと小さいため、その側面においてソース電
極層４０５ａ又はドレイン電極層４０５ｂと接することで、ソース電極層４０５ａ又はド
レイン電極層４０５ｂとの接触面積を低減することができ、接触界面におけるコンタクト
抵抗を増大させることができる。したがって、電界効果トランジスタ４２２のチャネル長
（Ｌ）を短くしても、ソース電極層４０５ａとドレイン電極層４０５ｂとの電界を緩和し
て、しきい値電圧の変動などの短チャネル効果を抑制することができる。
【０１２４】
次に、酸化物半導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上にゲ
ート絶縁層４０２を形成する。
【０１２５】
ゲート絶縁層４０２は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法
、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法などを適宜用いて形成することができる。ま
た、プラズマスパッタ装置を用いて絶縁膜を成膜することによりゲート絶縁層４０２を形
成してもよい。
【０１２６】
なお、ゲート絶縁層４０２が厚いほど短チャネル効果が顕著となり、しきい値電圧がマイ
ナス側へシフトしやすい傾向となる。しかしながら、本実施形態の半導体装置の作製方法
では、ソース電極層４０５ａ、ドレイン電極層４０５ｂ及び酸化物半導体層４０３の上面
が研磨処理によって平坦化されているため、膜厚の小さいゲート絶縁層４０２の被覆性を
高めることができる。
【０１２７】
ゲート絶縁層４０２の材料としては、例えば酸化シリコン、酸化ガリウム、酸化アルミニ
ウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン
などを用いることができる。ゲート絶縁層４０２は、酸化物半導体層４０３と接する部分
において酸素を含むことが好ましい。特に、ゲート絶縁層４０２は、膜中（バルク中）に
少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート
絶縁層４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０
）とするのが好ましい。本実施形態では、ゲート絶縁層４０２として、ＳｉＯ２＋α（た
だし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４０
２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好
にすることができる。さらに、ゲート絶縁層４０２は、作製する電界効果トランジスタの
サイズやゲート絶縁層４０２の段差被覆性を考慮して形成することが好ましい。
【０１２８】
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケ
ート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯ
ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリ
ーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としてもよいし、積層
構造としてもよい。
【０１２９】
次に、ゲート絶縁層４０２を介して島状の酸化物半導体層４０３上にゲート電極層４０１
を形成する（図８（Ａ）参照）。ゲート電極層４０１は、プラズマＣＶＤ法又はスパッタ
リング法などにより形成することができる。また、ゲート電極層４０１の材料は、モリブ
デン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカン
ジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒
化チタン膜、窒化モリブデン膜、窒化タングステン膜）などを用いることができる。また
、ゲート電極層４０１としてリンなどの不純物元素をドーピングした多結晶シリコン膜に
代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電
極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【０１３０】
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むイン
ジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジ
ウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素
を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導
電性材料と、上記金属材料の積層構造とすることもできる。
【０１３１】
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むＩＧＺＯ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含
むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素
を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これら
の膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有
し、ゲート電極層として用いた場合、電界効果トランジスタの電気特性のしきい値電圧を
プラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１３２】
なお、ゲート電極層４０１は、ゲート絶縁層４０２上に設けられた導電膜（図示しない）
を、マスクを用いて加工することによって形成することができる。ここで、加工に用いる
マスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行
って、より微細なパターンを有するマスクとするのが好ましい。
【０１３３】
次に、ゲート電極層４０１及びゲート絶縁層４０２上に導電性材料を含む膜を成膜し、当
該導電性材料を含む膜の一部をエッチングして側壁層４１２ａ及び側壁層４１２ｂを形成
する（図８（Ｂ）参照）。
【０１３４】
側壁層４１２ａ及び側壁層４１２ｂは、導電性を有していればよく、例えばタングステン
、又はチタンなどの金属膜、又は、リン、ボロンなどの不純物元素を含むシリコン膜など
を加工して形成することができる。又は、ゲート電極層４０１及びゲート絶縁層４０２上
に多結晶シリコン膜を成膜し、エッチングによってゲート電極層４０１に接する側壁層を
形成した後、該側壁層にリン、ボロンなどの不純物元素をドーピングによって導入した後
、活性化のための熱処理を行って導電性を有する側壁層４１２ａ及び側壁層４１２ｂとし
てもよい。
【０１３５】
次に、ゲート絶縁層４０２、ゲート電極層４０１、側壁層４１２ａ、及び側壁層４１２ｂ
の上に絶縁層４０７を形成する。
【０１３６】
例えば、プラズマＣＶＤ法、スパッタリング法、又は蒸着法などにより絶縁層４０７を成
膜することができる。絶縁層４０７としては、代表的には酸化シリコン膜、酸化窒化シリ
コン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いるこ
とができる。
【０１３７】
また、絶縁層４０７としては、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウ
ム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜）、又は金属窒化物膜（例
えば、窒化アルミニウム膜）も用いることができる。
【０１３８】
絶縁層４０７は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜
の積層を用いることができる。酸化アルミニウム膜は、水素、水分などの不純物、及び酸
素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作
製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入
、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出
を防止する保護膜として機能するため好ましく適用することができる。
【０１３９】
絶縁層４０７は、スパッタリング法など、絶縁層４０７に水、水素などの不純物を混入さ
せない方法を適宜用いて形成することが好ましい。
【０１４０】
酸化物半導体層４０３の成膜時と同様に、絶縁層４０７の成膜室内の残留水分を除去する
ためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライ
オポンプを用いて排気した成膜室で成膜した絶縁層４０７に含まれる不純物の濃度を低減
できる。また、絶縁層４０７の成膜室内の残留水分を除去するための排気手段としては、
ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１４１】
本実施形態では、ゲート電極層４０１に接する側から順に設けられた酸化アルミニウム膜
と酸化シリコン膜の積層構造を用いて絶縁層４０７を構成する。なお、酸化アルミニウム
膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とするこ
とによって、電界効果トランジスタ４２０に安定な電気特性を付与することができる。膜
密度はラザフォード後方散乱法（ＲＢＳともいう）や、Ｘ線反射率測定法（ＸＲＲともい
う）によって測定することができる。
【０１４２】
次に、絶縁層４０７及びゲート絶縁層４０２に、ソース電極層４０５ａ又はドレイン電極
層４０５ｂに達する開口を形成し、開口に配線層４３５ａ及び配線層４３５ｂを形成する
（図８（Ｃ）参照）。本実施形態における半導体装置では、例えば配線層４３５ａ及び配
線層４３５ｂを用いて他の電界効果トランジスタや素子と接続することにより、様々な回
路を形成することができる。
【０１４３】
例えば、ゲート電極層４０１、ソース電極層４０５ａ、又はドレイン電極層４０５ｂと同
様の材料及び方法を用いて配線層４３５ａ及び配線層４３５ｂを形成することができ、例
えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上
述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングス
テン膜）などを用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一
方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン
膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。また、配
線層４３５ａ、配線層４３５ｂに用いる導電膜を、導電性の金属酸化物で形成してもよい
。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、
酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（ＩＴＯ）、酸化インジウム酸化亜鉛（Ｉ
ｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませた材料を用いる
ことができる。
【０１４４】
例えば、配線層４３５ａ及び配線層４３５ｂとして、モリブデン膜の単層、窒化タンタル
膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることがで
きる。
【０１４５】
以上の工程によって、本実施形態の電界効果トランジスタ４２２が形成される。
【０１４６】
なお、島状の酸化物半導体層４０３のチャネル長方向の長さを、ゲート電極層４０１のチ
ャネル長方向の長さよりも長くすることで、ゲート電極層４０１を形成するためにアライ
メントの自由度をより向上させることができる。この場合、電界効果トランジスタのチャ
ネル長を縮小するために、酸化物半導体層４０３に不純物領域を設けてもよい。
【０１４７】
例えば、図９（Ａ）及び図９（Ｂ）に示す電界効果トランジスタ４２４、及び図１０（Ａ
）及び図１０（Ｂ）に示す電界効果トランジスタ４２６は、ゲート電極層４０１形成後、
当該ゲート電極層４０１をマスクとして酸化物半導体層４０３へ不純物を導入して、自己
整合的に不純物領域４０３ａ及び不純物領域４０３ｂを形成した例である。
【０１４８】
電界効果トランジスタ４２４は、電界効果トランジスタ４２０と同様の構成を有し、電界
効果トランジスタ４２４に含まれる酸化物半導体層４０３が、ドーパントを含む一対の不
純物領域（不純物領域４０３ａ及び不純物領域４０３ｂ）と、一対の不純物領域に挟まれ
たチャネル形成領域４０３ｃと、を有する点で、電界効果トランジスタ４２０と相違する
。また、図１０（Ａ）及び図１０（Ｂ）に示す電界効果トランジスタ４２６は、電界効果
トランジスタ４２２と同様の構成を有し、電界効果トランジスタ４２６に含まれる酸化物
半導体層４０３が、ドーパントを含む一対の不純物領域（不純物領域４０３ａ及び不純物
領域４０３ｂ）と、一対の不純物領域に挟まれたチャネル形成領域４０３ｃと、を有する
点で、電界効果トランジスタ４２２と相違する。なお、図９（Ａ）は、平面図であり、図
９（Ｂ）は、図９（Ａ）のＸ３−Ｙ３における断面図である。また、図１０（Ａ）は、平
面図であり、図１０（Ｂ）は、図１０（Ａ）のＸ４−Ｙ４における断面図である。
【０１４９】
ドーパントは、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパントの
導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンイ
ンプランテーション法などを用いることができる。
【０１５０】
チャネル長方向にチャネル形成領域４０３ｃを挟んで一対の不純物領域を含む酸化物半導
体層を有することにより、電界効果トランジスタ４２４、４２６はオン特性（例えば、オ
ン電流及び電界効果移動度）が高く、高速動作、高速応答が可能な電界効果トランジスタ
とすることができる。
【０１５１】
図５乃至図１０を用いて説明したように、本実施形態における半導体装置の一例では、電
界効果トランジスタのゲートとしての機能を有する導電層（例えばゲート電極層）と、電
界効果トランジスタのゲート絶縁層としての機能を有する絶縁層（例えばゲート絶縁層）
と、電界効果トランジスタのチャネル形成層としての機能を有する半導体層（例えばチャ
ネル形成層）と、電界効果トランジスタのソース及びドレインの一方としての機能を有す
る導電層（例えばソース電極層）と、電界効果トランジスタのソース及びドレインの他方
としての機能を有する導電層（例えばドレイン電極層）と、を含む構成にし、上記実施形
態１の酸化物半導体膜を用いて半導体層を構成する。
【０１５２】
また、本実施形態における半導体装置の一例では、上記実施形態１に示す酸化物半導体膜
を電界効果トランジスタのチャネル形成層としての機能を有する半導体層に用いる。上記
実施形態１に示す酸化物半導体膜は、酸素欠損が少ないため、不要なキャリアが発生しに
くい。よって、例えば電界効果トランジスタのオフ電流を低くでき、電界効果トランジス
タの電気特性を向上させることができる。また、上記実施形態１に示す酸化物半導体膜は
、ゲルマニウム（Ｇｅ）によりバンドギャップが広い。よって、例えば電界効果トランジ
スタの絶縁耐圧を向上させることができ、電界効果トランジスタの電気特性を向上させる
ことができる。
【０１５３】
（実施形態３）
本実施形態では、本明細書に示す電界効果トランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能であり、且つ書き込み回数にも制限が無い半導体装置の例に
ついて説明する。
【０１５４】
図１１は、半導体装置の構成の一例である。図１１（Ａ）に、半導体装置の断面図を示し
、図１１（Ｂ）に半導体装置の平面図を示し、図１１（Ｃ）に半導体装置の回路図を示す
。なお、図１１（Ａ）は、図１１（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相
当する。
【０１５５】
図１１（Ａ）及び図１１（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いた電
界効果トランジスタ５６０を有し、上部に第２の半導体材料（本実施形態では、実施形態
１に示す酸化物半導体膜）を用いた電界効果トランジスタ５６２を有するものである。な
お、図１１では、電界効果トランジスタ５６２の構造として、実施形態２で示す電界効果
トランジスタ４２０の構造を適用する例を示す。
【０１５６】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いた電界効果トランジスタは、高速動作が容易である。一方で、酸化物半導体を用いた
電界効果トランジスタは、その特性により長時間の電荷保持を可能とする。
【０１５７】
なお、上記電界効果トランジスタは、いずれもｎチャネル型電界効果トランジスタである
ものとして説明するが、ｐチャネル型電界効果トランジスタを用いることができるのはい
うまでもない。また、情報を保持するために酸化物半導体を用いた実施形態２に示すよう
な電界効果トランジスタを電界効果トランジスタ５６２として用いる他、半導体装置に用
いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限
定する必要はない。
【０１５８】
図１１（Ａ）における電界効果トランジスタ５６０は、半導体材料（例えば、シリコンな
ど）を含む基板５００に設けられたチャネル形成領域５１６と、チャネル形成領域５１６
を挟むように設けられた不純物領域５２０と、不純物領域５２０に接する金属間化合物領
域５２４と、チャネル形成領域５１６上に設けられたゲート絶縁層５０８と、ゲート絶縁
層５０８上に設けられたゲート電極層５１０と、を有する。なお、図において、明示的に
はソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含
めて電界効果トランジスタと呼ぶ場合がある。また、この場合、電界効果トランジスタの
接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン
電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、
ソース領域が含まれうる。
【０１５９】
基板５００上には電界効果トランジスタ５６０を囲むように素子分離絶縁層５０６が設け
られており、電界効果トランジスタ５６０を覆うように絶縁層５２８、及び絶縁層５３０
が設けられている。なお、電界効果トランジスタ５６０において、ゲート電極層５１０の
側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純
物領域５２０としてもよい。
【０１６０】
単結晶半導体基板を用いた電界効果トランジスタ５６０は、高速動作が可能である。この
ため、当該電界効果トランジスタを読み出し用の電界効果トランジスタとして用いること
で、情報の読み出しを高速に行うことができる。本実施形態では、電界効果トランジスタ
５６０を覆うように絶縁膜を２層形成する。但し絶縁膜は、単層としてもよいし、３層以
上の積層としてもよい。電界効果トランジスタ５６２及び容量素子５６４の形成前の処理
として、電界効果トランジスタ５６０上に形成された絶縁膜にＣＭＰ処理を施して、平坦
化した絶縁層５２８、絶縁層５３０を形成し、同時にゲート電極層５１０の上面を露出さ
せる。
【０１６１】
絶縁層５２８、絶縁層５３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化
アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化
酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁
層５２８、絶縁層５３０は、プラズマＣＶＤ法又はスパッタリング法などを用いて形成す
ることができる。
【０１６２】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、などの有機材料を用いる
ことができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）などを用いる
ことができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶
縁層５２８、絶縁層５３０を形成してもよい。
【０１６３】
なお、本実施形態において、絶縁膜として窒化シリコン膜、絶縁層５３０として酸化シリ
コン膜を用いる。
【０１６４】
絶縁層５３０表面において、酸化物半導体層５４４形成領域に、平坦化処理を行うことが
好ましい。本実施形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好
ましくは絶縁層５３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層５３０上に酸化物半
導体層５４４を形成する。
【０１６５】
図１１（Ａ）に示す電界効果トランジスタ５６２は、チャネル形成層としての機能を有す
る酸化物半導体層に実施形態１に示す酸化物半導体膜を用いた電界効果トランジスタであ
る。ここで、電界効果トランジスタ５６２に含まれる酸化物半導体層５４４は、高純度化
されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて
優れたオフ特性の電界効果トランジスタ５６２を得ることができる。
【０１６６】
電界効果トランジスタ５６２は、オフ電流が小さいため、これを用いることにより長期に
わたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない
、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能とな
るため、消費電力を十分に低減することができる。
【０１６７】
電界効果トランジスタ５６２は、チャネル長方向の側面において電極層５４２ａ又は電極
層５４２ｂと接する酸化物半導体層５４４を含む。よって、酸化物半導体層５４４と、電
極層５４２ａ又は電極層５４２ｂとが接する領域の抵抗を高めることができるため、ソー
スとドレイン間の電界を緩和することができる。従って、電界効果トランジスタのサイズ
の縮小に伴う短チャネル効果を抑制できる。
【０１６８】
また、電界効果トランジスタ５６２は、ゲート電極層５４８のチャネル長方向の側面に導
電性の側壁層５３７ａ、５３７ｂを有する。これにより、該導電性の側壁層５３７ａ、５
３７ｂがゲート絶縁層５４６を介して電極層５４２ａ又は電極層５４２ｂと重畳するため
、実質的にＬｏｖ領域を有する電界効果トランジスタとすることができ、電界効果トラン
ジスタ５６２のオン電流の低下を抑制することが可能となる。
【０１６９】
電界効果トランジスタ５６２上には、層間絶縁膜５３５、絶縁層５５０が単層又は積層で
設けられている。本実施形態では、絶縁層５５０として、酸化アルミニウム膜を用いる。
酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ
３以上）とすることによって、電界効果トランジスタ５６２に安定な電気特性を付与する
ことができる。
【０１７０】
また、ゲート絶縁層５４６を介して、電界効果トランジスタ５６２の電極層５４２ａと重
畳する領域には、導電層５５３が設けられており、電極層５４２ａと、ゲート絶縁層５４
６と、導電層５５３とによって、容量素子５６４が構成される。すなわち、電界効果トラ
ンジスタ５６２の電極層５４２ａは、容量素子５６４の一方の電極として機能し、導電層
５５３は、容量素子５６４の他方の電極として機能する。なお、容量が不要の場合には、
容量素子５６４を設けない構成とすることもできる。また、容量素子５６４は、別途、電
界効果トランジスタ５６２の上方に設けてもよい。
【０１７１】
本実施形態において、導電層５５３は、電界効果トランジスタ５６２のゲート電極層５４
８と同一の作製工程によって形成することができる。なお、ゲート電極層５４８の側面に
側壁層５３７ａ及び側壁層５３７ｂを形成する工程において、導電層の側面にも同様に側
壁層を設けてもよい。
【０１７２】
絶縁層５５０上には電界効果トランジスタ５６２と、他の電界効果トランジスタを接続す
るための配線５５６が設けられている。配線５５６は、絶縁層５５０、層間絶縁膜５３５
及びゲート絶縁層５４６などに形成された開口に形成された電極層５３６を介して電極層
５４２ｂと電気的に接続される。
【０１７３】
図１１（Ａ）及び図１１（Ｂ）において、電界効果トランジスタ５６０と、電界効果トラ
ンジスタ５６２とは、少なくとも一部が重畳するように設けられており、電界効果トラン
ジスタ５６０のソース領域又はドレイン領域と酸化物半導体層５４４の一部が重畳するよ
うに設けられているのが好ましい。また、電界効果トランジスタ５６２及び容量素子５６
４が、電界効果トランジスタ５６０の少なくとも一部と重畳するように設けられている。
例えば、容量素子５６４の導電層５５３は、電界効果トランジスタ５６０のゲート電極層
５１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用す
ることにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図るこ
とができる。
【０１７４】
なお、電極層５４２ｂ及び配線５５６の電気的接続は、電極層５３６を設けずに電極層５
４２ｂ及び配線５５６を直接接触させて行ってもよい。また、間に介する電極層は、複数
でもよい。
【０１７５】
次に、図１１（Ａ）及び図１１（Ｂ）に対応する回路構成の一例を図１１（Ｃ）に示す。
【０１７６】
図１１（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）と電界効果トランジスタ５６０
のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）と電界効果ト
ランジスタ５６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（
３ｒｄ  Ｌｉｎｅ）と電界効果トランジスタ５６２のソース電極層又はドレイン電極層の
一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、電界効果トランジス
タ５６２のゲート電極層とは、電気的に接続されている。そして、電界効果トランジスタ
５６０のゲート電極層と、電界効果トランジスタ５６２のソース電極層又はドレイン電極
層の一方は、容量素子５６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ  Ｌ
ｉｎｅ）と、容量素子５６４の電極の他方は電気的に接続されている。
【０１７７】
図１１（Ｃ）に示す半導体装置では、電界効果トランジスタ５６０のゲート電極層の電位
が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが
可能である。
【０１７８】
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、電界効果トラン
ジスタ５６２がオン状態となる電位にして、電界効果トランジスタ５６２をオン状態とす
る。これにより、第３の配線の電位が、電界効果トランジスタ５６０のゲート電極層、及
び容量素子５６４に与えられる。すなわち、電界効果トランジスタ５６０のゲート電極層
には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与え
る電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられると
する。その後、第４の配線の電位を、電界効果トランジスタ５６２がオフ状態となる電位
にして、電界効果トランジスタ５６２をオフ状態とすることにより、電界効果トランジス
タ５６０のゲート電極層に与えられた電荷が保持される（保持）。
【０１７９】
電界効果トランジスタ５６２のオフ電流は極めて小さいため、電界効果トランジスタ５６
０のゲート電極層の電荷は長時間にわたって保持される。
【０１８０】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、電界効果トランジスタ５６
０のゲート電極層に保持された電荷量に応じて、第２の配線が異なる電位となる。一般に
、電界効果トランジスタ５６０をｎチャネル型とすると、電界効果トランジスタ５６０の
ゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈ
は、電界効果トランジスタ５６０のゲート電極層にＬｏｗレベル電荷が与えられている場
合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電
圧とは、電界効果トランジスタ５６０を「オン状態」とするために必要な第５の配線の電
位をいうものとする。従って、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ
０とすることにより、電界効果トランジスタ５６０のゲート電極層に与えられた電荷を判
別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、
第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、電界効果トランジスタ５６０は「オ
ン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０
（＜Ｖｔｈ＿Ｌ）となっても、電界効果トランジスタ５６０は「オフ状態」のままである
。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができ
る。
【０１８１】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように、情報を読み出さない場合には、ゲート電極層の状
態にかかわらず電界効果トランジスタ５６０が「オフ状態」となるような電位、つまり、
Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にか
かわらず電界効果トランジスタ５６０が「オン状態」となるような電位、つまり、Ｖｔｈ
＿Ｌより大きい電位を第５の配線に与えればよい。
【０１８２】
本実施形態に示す半導体装置では、チャネル形成層としての機能を有する酸化物半導体層
に上記実施形態１に示す酸化物半導体膜を用いたオフ電流の極めて小さい電界効果トラン
ジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つ
まり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くす
ることが可能となるため、消費電力を十分に低減することができる。また、電力の供給が
ない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって
記憶内容を保持することが可能である。
【０１８３】
また、本実施形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子
の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへ
の電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲ
ート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装
置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼
性が飛躍的に向上する。さらに、電界効果トランジスタのオン状態、オフ状態によって、
情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１８４】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
【０１８５】
（実施形態４）
本実施形態においては、実施形態２に示す電界効果トランジスタを使用し、電力が供給さ
れない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置
について、実施形態３に示した構成と異なる構成について、図１２及び図１３を用いて説
明を行う。
【０１８６】
図１２（Ａ）は、半導体装置の回路構成の一例を示し、図１２（Ｂ）は半導体装置の一例
を示す概念図である。まず、図１２（Ａ）に示す半導体装置について説明を行い、続けて
図１２（Ｂ）に示す半導体装置について、以下説明を行う。
【０１８７】
図１２（Ａ）に示す半導体装置において、ビット線ＢＬと電界効果トランジスタ５６２の
ソース電極層又はドレイン電極層とは電気的に接続され、ワード線ＷＬと電界効果トラン
ジスタ５６２のゲート電極層とは電気的に接続され、電界効果トランジスタ５６２のソー
ス電極層又はドレイン電極層と容量素子２５４の第１の端子とは電気的に接続されている
。
【０１８８】
次に、図１２（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持
を行う場合について説明する。
【０１８９】
まず、ワード線ＷＬの電位を、電界効果トランジスタ５６２がオン状態となる電位として
、電界効果トランジスタ５６２をオン状態とする。これにより、ビット線ＢＬの電位が、
容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を
、電界効果トランジスタ５６２がオフ状態となる電位として、電界効果トランジスタ５６
２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持
）。
【０１９０】
チャネル形成層としての機能を有する酸化物半導体層に上記実施形態１の酸化物半導体膜
を用いた電界効果トランジスタ５６２は、オフ電流が極めて小さいという特徴を有する。
このため、電界効果トランジスタ５６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。
【０１９１】
次に、情報の読み出しについて説明する。電界効果トランジスタ５６２がオン状態となる
と、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子
２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線
ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に
蓄積された電荷）によって、異なる値をとる。
【０１９２】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）
／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ
０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１９３】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
【０１９４】
このように、図１２（Ａ）に示す半導体装置では、電界効果トランジスタ５６２のオフ電
流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷を長時間保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給が無い場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
【０１９５】
次に、図１２（Ｂ）に示す半導体装置について、説明する。
【０１９６】
図１２（Ｂ）に示す半導体装置は、上部に記憶回路として図１２（Ａ）に示したメモリセ
ル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセ
ルアレイ（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路
２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続され
ている。
【０１９７】
図１２（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１
（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置
の小型化を図ることができる。
【０１９８】
周辺回路２５３に設けられる電界効果トランジスタは、電界効果トランジスタ５６２とは
異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコ
ンゲルマニウム、炭化シリコン、又はガリウムヒ素などを用いることができ、単結晶半導
体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導
体材料を用いた電界効果トランジスタは、十分な高速動作が可能である。従って、該電界
効果トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を
好適に実現することが可能である。
【０１９９】
なお、図１２（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセ
ルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層
するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成として
もよい。
【０２００】
次に、図１２（Ａ）に示したメモリセル２５０の具体的な構成について図１３を用いて説
明を行う。
【０２０１】
図１３は、メモリセル２５０の構成の一例である。図１３（Ａ）に、メモリセル２５０の
断面図を示し、図１３（Ｂ）にメモリセル２５０の平面図を示す。ここで、図１３（Ａ）
は、図１３（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０２０２】
図１３（Ａ）及び図１３（Ｂ）に示す電界効果トランジスタ５６２は、実施形態２で示し
た構成と同一の構成とすることができる。
【０２０３】
また、ゲート絶縁層５４６を介して電界効果トランジスタ５６２の電極層５４２ａと重畳
する領域には、導電層２６２が設けられており、電極層５４２ａと、ゲート絶縁層５４６
と、導電層２６２とによって、容量素子２５４が構成される。すなわち、電界効果トラン
ジスタ５６２の電極層５４２ａは、容量素子２５４の一方の電極として機能し、導電層２
６２は、容量素子２５４の他方の電極として機能する。
【０２０４】
電界効果トランジスタ５６２及び容量素子２５４上には、層間絶縁膜５３５及び絶縁層２
５６が単層又は積層で設けられている。そして、絶縁層２５６上にはメモリセル２５０と
、隣接するメモリセル２５０を接続するための配線２６０が設けられている。配線２６０
は、絶縁層２５６、層間絶縁膜５３５及びゲート絶縁層５４６などに形成された開口を介
して電界効果トランジスタ５６２の電極層５４２ｂと電気的に接続されている。但し、配
線２６０と電極層５４２ｂとを直接接続してもよい。なお、配線２６０は、図１２（Ａ）
の回路図におけるビット線ＢＬに相当する。
【０２０５】
図１３（Ａ）及び図１３（Ｂ）において、電界効果トランジスタ５６２の電極層５４２ｂ
は、隣接するメモリセルに含まれる電界効果トランジスタのソースとしても機能すること
ができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低
減を図ることができるため、高集積化を図ることができる。
【０２０６】
図１３（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減
を図ることができるため、高集積化を図ることができる。
【０２０７】
以上のように、多層に形成された複数のメモリセルは、チャネル形成層としての機能を有
する酸化物半導体層に上記実施形態１に示す酸化物半導体膜を用いた電界効果トランジス
タにより形成されている。チャネル形成層としての機能を有する酸化物半導体層に上記実
施形態１に示す酸化物半導体膜を用いた電界効果トランジスタは、オフ電流が小さいため
、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、
リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減
することができる。
【０２０８】
このように、酸化物半導体以外の材料を用いた電界効果トランジスタ（換言すると、十分
な高速動作が可能な電界効果トランジスタ）を用いた周辺回路と、チャネル形成層として
の機能を有する酸化物半導体層に上記実施形態１に示す酸化物半導体膜を用いた電界効果
トランジスタ（より広義には、十分にオフ電流が小さい電界効果トランジスタ）を用いた
記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現するこ
とができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積
化を図ることができる。
【０２０９】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
【０２１０】
（実施形態５）
本実施形態では、実施形態３、及び実施形態４で示した半導体装置を携帯電話、スマート
フォン、電子書籍などの携帯機器に応用した場合の例を図１４乃至図１７を用いて説明す
る。
【０２１１】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭ又はＤＲＡＭが使用されている。ＳＲＡＭ又はＤＲＡＭが使用される理由
としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方
で、ＳＲＡＭ又はＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２１２】
通常のＳＲＡＭは、図１４（Ａ）に示すように１つのメモリセルが電界効果トランジスタ
８０１〜８０６の６個の電界効果トランジスタで構成されており、それをＸデコーダー８
０７、Ｙデコーダー８０８にて駆動している。電界効果トランジスタ８０３と電界効果ト
ランジスタ８０５、電界効果トランジスタ８０４と電界効果トランジスタ８０６はインバ
ータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６電界効果トラン
ジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最
小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。こ
のためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２１３】
それに対して、ＤＲＡＭはメモリセルが図１４（Ｂ）に示すように電界効果トランジスタ
８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８
１４にて駆動している。１つのセルが１電界効果トランジスタ１容量の構成になっており
、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡ
Ｍは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
【０２１４】
しかし、先の実施形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、
且つ頻繁なリフレッシュは不要である。従って、メモリセル面積が縮小され、且つ消費電
力が低減することができる。
【０２１５】
図１５に携帯機器のブロック図を示す。図１５に示す携帯機器は、ＲＦ回路９０１、アナ
ログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電
源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリなどのメモリ９１
０、ディスプレイコントローラ９１１、メモリ９１２、ディスプレイ９１３、タッチセン
サ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９
１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されて
いる。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェ
イス（ＩＦ）９０９を有している。一般にメモリ９１２はＳＲＡＭ又はＤＲＡＭで構成さ
れており、この部分に実施形態３又は実施形態４で説明した半導体装置を採用することに
よって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電
力が十分に低減することができる。
【０２１６】
図１６に、ディスプレイのメモリ９５０に上記実施形態で説明した半導体装置を使用した
例を示す。図１６に示すメモリ９５０は、記憶回路９５２、記憶回路９５３、スイッチ９
５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモ
リ９５０は、信号線から入力された画像データ（入力画像データ）、記憶回路９５２、及
び記憶回路９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うデ
ィスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表
示するディスプレイ９５７が接続されている。
【０２１７】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介して記憶回路９５２
に記憶される。そして記憶回路９５２に記憶された画像データ（記憶画像データＡ）は、
スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送
られ、表示される。
【０２１８】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期で記憶回路９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から
読み出される。
【０２１９】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介して記憶回路９５３に記憶され
る。この間も定期的に記憶回路９５２からスイッチ９５５を介して記憶画像データＡは読
み出されている。記憶回路９５３に新たな画像データ（記憶画像データＢ）が記憶し終わ
ると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッ
チ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画
像データＢが送られ、表示が行われる。この読み出しはさらに次に新たな画像データが記
憶回路９５２に記憶されるまで継続される。
【０２２０】
このように記憶回路９５２及び記憶回路９５３は交互に画像データの書き込みと、画像デ
ータの読み出しを行うことによって、ディスプレイ９５７の表示を行う。なお、記憶回路
９５２及び記憶回路９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割し
て使用してもよい。実施形態３又は実施形態４で説明した半導体装置を記憶回路９５２及
び記憶回路９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期
間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２２１】
図１７に電子書籍のブロック図を示す。図１７はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリなどのメモリ１００４、音声回路１０
０５、キーボード１００６、メモリ１００７、タッチパネル１００８、ディスプレイ１０
０９、ディスプレイコントローラ１０１０によって構成される。
【０２２２】
ここでは、図１７のメモリ１００７に実施形態３又は実施形態４で説明した半導体装置を
使用することができる。メモリ１００７の役割は書籍の内容を一時的に保持する機能を持
つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザー
が電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマー
キング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を
太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザー
が指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合に
はメモリ１００４にコピーしてもよい。このような場合においても、実施形態３又は実施
形態４で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２２３】
以上のように、本実施形態に示す携帯機器には、実施形態３又は実施形態４に係る半導体
装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ
消費電力を低減した携帯機器が実現される。
【符号の説明】
【０２２４】
１１１    Ｉｎ層
１１２    Ｚｎ層
１１３    Ｇｅ−Ｚｎ層
１２１    Ｉｎ層
１２２    Ｚｎ層
１２３    Ｇｅ−Ｓｎ−Ｚｎ層
１３１    Ｉｎ層
１３２    Ｚｎ層
１３３    Ｇｅ−Ｓｎ−Ｚｎ層
１３４    Ｚｎ層
１４１    Ｉｎ層
１４２    Ｚｎ層
１４３    Ｇｅ−Ｚｎ層
１４４    Ｉｎ層
１４５    Ｚｎ層
１４６    Ｇａ−Ｚｎ層
１４７    Ｉｎ層
１４８    Ｚｎ層
１４９    Ｇａ−Ｇｅ層
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２５６    絶縁層
２６０    配線
２６２    導電層
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁層
４０３    酸化物半導体層
４０３ａ    不純物領域
４０３ｂ    不純物領域
４０３ｃ    チャネル形成領域
４０５ａ    ソース電極層
４０５ｂ    ドレイン電極層
４０７    絶縁層
４１２ａ    側壁層
４１２ｂ    側壁層
４１３    酸化物半導体層
４１５    導電膜
４１５ａ    導電膜
４２０    電界効果トランジスタ
４２２    電界効果トランジスタ
４２４    電界効果トランジスタ
４２６    電界効果トランジスタ
４３５ａ    配線層
４３５ｂ    配線層
４３６    下地絶縁層
５００    基板
５０６    素子分離絶縁層
５０８    ゲート絶縁層
５１０    ゲート電極層
５１６    チャネル形成領域
５２０    不純物領域
５２４    金属間化合物領域
５２８    絶縁層
５３０    絶縁層
５３５    層間絶縁膜
５３６    電極層
５３７ａ    側壁層
５３７ｂ    側壁層
５４２ａ    電極層
５４２ｂ    電極層
５４４    酸化物半導体層
５４６    ゲート絶縁層
５４８    ゲート電極層
５５０    絶縁層
５５３    導電層
５５６    配線
５６０    電界効果トランジスタ
５６２    電界効果トランジスタ
５６４    容量素子
８０１    電界効果トランジスタ
８０３    電界効果トランジスタ
８０４    電界効果トランジスタ
８０５    電界効果トランジスタ
８０６    電界効果トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    電界効果トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９１０    メモリ
９１１    ディスプレイコントローラ
９１２    メモリ
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ
９５１    メモリコントローラ
９５２    記憶回路
９５３    記憶回路
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    メモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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