(57)【特許請求の範囲】
【請求項１】
第１の電源ノードと、
前記第１の電源ノードよりも電圧値が高い第２の電源ノードと、
前記第１の電源ノードから第１の回路ノードに供給される電力を遮断する第１のスイッチと、
前記第２の電源ノードから第２の回路ノードに供給される電力を遮断する第２のスイッチと、
前記第２の電源ノードと前記第１の回路ノードとの間に接続される第３のスイッチが駆動されることによって前記第２のスイッチを駆動するバッファと、
前記第１のスイッチと前記第３のスイッチを駆動する共通の制御信号を出力する制御部とを備える、半導体装置。
【請求項２】
前記第３のスイッチは、ＣＭＯＳインバータである、請求項１に記載の半導体装置。
【請求項３】
前記ＣＭＯＳインバータは、ＮＭＯＳトランジスタと、ゲート閾値電圧の絶対値が当該ＮＭＯＳトランジスタのゲート閾値電圧よりも高いＰＭＯＳトランジスタとを有する、請求項２に記載の半導体装置。
【請求項４】
前記バッファは、前記第２のスイッチを駆動する第４のスイッチを前記第２の電源ノードとグランドノードとの間に有する、請求項３に記載の半導体装置。
【請求項５】
前記第４のスイッチは、第２のＣＭＯＳインバータである、請求項４に記載の半導体装置。
【請求項６】
前記制御部は、前記第１の電源ノードから給電される、請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の回路ノード及び前記第２の回路ノードは、第１の回路ブロックの回路ノードであり、
前記第１の回路ノードは、前記第１の回路ブロックに含まれるＰＭＯＳトランジスタのソースに接続され、
前記第２の回路ノードは、当該ＰＭＯＳトランジスタのバックゲートに接続される、請求項１から６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の消費電力を抑えるため、所定の回路ノードへの電力供給を遮断するパワーゲーティングと呼ばれる手法が知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３００６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術では、電圧値が異なる複数の電源からの電力供給についてパワーゲーティングをする場合、パワーゲーティングを制御する制御部を各電源に用意する必要があるため、半導体装置の消費電力が制御部の個数に比例して増加する。
【０００５】
そこで、電圧値が異なる複数の電源からの電力供給についてパワーゲーティングをする場合において、低消費電力化が可能な、半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
一つの案では、
第１の電源ノードと、
前記第１の電源ノードよりも電圧値が高い第２の電源ノードと、
前記第１の電源ノードから第１の回路ノードに供給される電力を遮断する第１のスイッチと、
前記第２の電源ノードから第２の回路ノードに供給される電力を遮断する第２のスイッチと、
前記第２の電源ノードと前記第１の回路ノードとの間に接続される第３のスイッチが駆動されることによって前記第２のスイッチを駆動するバッファと、
前記第１のスイッチと前記第３のスイッチを駆動する共通の制御信号を出力する制御部とを備える、半導体装置が提供される。
【発明の効果】
【０００７】
一態様によれば、半導体装置の消費電力の低減が可能である。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の一例を示す構成図である。
【図２】半導体装置の動作の一例を示すタイミングチャートである。
【図３】トランジスタの特性の一例を示す図である。
【図４】トランジスタの特性の一例を示す図である。
【図５】トランジスタの特性の一例を示す図である。
【図６】半導体装置の一例を示す構成図である。
【図７】半導体装置の一例を示す構成図である。
【図８】半導体装置の一例を示す構成図である。
【図９】半導体装置の一例を示す構成図である。
【図１０】半導体装置の一例を示す構成図である。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面に従って説明する。
【００１０】
図１は、半導体装置１０１の一例を示す構成図である。半導体装置１０１は、例えば、ＬＳＩ（Large  Scale  Integrated  circuit：大規模集積回路）である。半導体装置１０１は、例えば、電源ノード１と、電源ノード２と、ＰＭＯＳトランジスタ１０と、ＰＭＯＳトランジスタ２０と、バッファ４０と、制御部３０と、グランドノード３とを備える。
【００１１】
なお、ＰＭＯＳトランジスタとは、Ｐチャネル型のＭＯＳ（Metal-Oxide-Semiconductor）電界効果トランジスタであり、ＮＭＯＳトランジスタとは、Ｎチャネル型のＭＯＳ電界効果トランジスタである。
【００１２】
電源ノード１は、第１の電源ノードの一例であり、電源電圧ＶＤＤＬの直流電力を供給可能な第１の高電源電位部である。電源電圧ＶＤＤＬは、電源ノード１とグランドノード３との間の電位差である。グランドノード３は、グランド電圧ＶＳＳを有するグランド電位部である。
【００１３】
電源ノード２は、第１の電源ノードよりも電圧値が高い第２の電源ノードの一例であり、電源ノード１の電源電圧ＶＤＤＬよりも高い電源電圧ＶＤＤＨの直流電力を供給可能な第２の高電源電位部である。電源電圧ＶＤＤＨは、電源ノード２とグランドノード３との間の電位差である。
【００１４】
ＰＭＯＳトランジスタ１０は、第１の電源ノードから第１の回路ノードに供給される電力を遮断する第１のスイッチの一例であり、電源ノード１から回路ノード５１に供給される電力を遮断可能な半導体スイッチング素子である。
【００１５】
ＰＭＯＳトランジスタ２０は、第２の電源ノードから第２の回路ノードに供給される電力を遮断する第２のスイッチの一例であり、電源ノード２から回路ノード６１に供給される電力を遮断可能な半導体スイッチング素子である。
【００１６】
バッファ４０は、第２の電源ノードと第１の回路ノードとの間に接続される第３のスイッチが駆動されることによって第２のスイッチを駆動するバッファの一例である。バッファ４０は、例えば、電源ノード２と回路ノード５１との間に接続されるＣＭＯＳインバータ４１が駆動されることによってＰＭＯＳトランジスタ２０をオンオフ駆動する回路である。ＣＭＯＳインバータ４１は、第３のスイッチの一例である。
【００１７】
なお、ＣＭＯＳとは、「Complementary  MOS」の略である。
【００１８】
制御部３０は、第１のスイッチと第３のスイッチを駆動する共通の制御信号を出力する制御部の一例である。制御部３０は、例えば、ＰＭＯＳトランジスタ１０とＣＭＯＳインバータ４１をオンオフ駆動する共通の制御信号Ｓ１を出力する回路である。
【００１９】
したがって、本実施形態によれば、電源ノード１から回路ノード５１への電力供給を遮断する制御と、電源ノード２から回路ノード６１への電力供給を遮断する制御とを一つの共通の制御部３０によって実行可能である。つまり、電力供給を遮断すべき系統が複数あっても、制御部３０の個数を抑えることができるため、半導体装置１０１の低消費電力化が可能である。
【００２０】
次に、図１の構成について、より詳細に説明する。
【００２１】
ＰＭＯＳトランジスタ１０は、制御信号Ｓ１が入力されるゲートと、電源ノード１に接続されるドレイン及びバックゲートと、回路ノード５１に接続されるドレインとを有する。ＰＭＯＳトランジスタ１０は、制御信号Ｓ１の電圧レベルに従って、オンオフする。
【００２２】
回路ノード５１は、所定の回路ブロック５０に供給される電力が入力されるノードである。回路ブロック５０は、回路ノード５１とグランドノード３との間に接続される任意の回路であり、単数又は複数の素子によって構成される。
【００２３】
バッファ４０は、制御信号Ｓ１が入力されるＣＭＯＳインバータ４１と、ＣＭＯＳインバータ４１の出力が入力されるＣＭＯＳインバータ４２とを有する。
【００２４】
ＣＭＯＳインバータ４１は、直列に接続されたＮＭＯＳトランジスタ４４とＰＭＯＳトランジスタ４３とを有する。ＮＭＯＳトランジスタ４４は、制御信号Ｓ１が入力されるゲートと、回路ノード５１に接続されるソース及びバックゲートと、ＣＭＯＳインバータ４１の出力ノード４７に接続されるドレインとを有する。ＰＭＯＳトランジスタ４３は、制御信号Ｓ１が入力されるゲートと、電源ノード２に接続されるソース及びバックゲートと、ＣＭＯＳインバータ４１の出力ノード４７に接続されるドレインとを有する。
【００２５】
ＣＭＯＳインバータ４２は、第４のスイッチの一例であり、ＰＭＯＳトランジスタ２０をオンオフ駆動する。ＣＭＯＳインバータ４２は、直列に接続されたＮＭＯＳトランジスタ４６とＰＭＯＳトランジスタ４５とを有する。ＮＭＯＳトランジスタ４６は、出力ノード４７が接続されるゲートと、グランドノード３に接続されるソース及びバックゲートと、ＣＭＯＳインバータ４２の出力ノード４８に接続されるドレインとを有する。ＰＭＯＳトランジスタ４５は、出力ノード４７が接続されるゲートと、電源ノード２に接続されるソース及びバックゲートと、ＣＭＯＳインバータ４２の出力ノード４８に接続されるドレインとを有する。
【００２６】
ＰＭＯＳトランジスタ２０は、出力ノード４８が接続されるゲートと、電源ノード２が接続されるソース及びバックゲートと、回路ノード６１に接続されるドレインとを有する。バッファ４０の最後段に設けられたＣＭＯＳインバータ４２の出力が、ＰＭＯＳトランジスタ２０のゲートに入力される。
【００２７】
回路ノード６１は、所定の回路ブロック６０に供給される電力が入力されるノードである。回路ブロック６０は、電源ノード２とグランドノード３との間に接続される任意の回路であり、単数又は複数の素子によって構成される。図示の場合、回路ブロック６０は、ＰＭＯＳトランジスタ２０のドレインとグランドノード３との間に接続される。
【００２８】
制御部３０は、電源ノード１から給電されるＰＭＵ（Power  Management  Unit）であり、電源電圧ＶＤＤＬで動作する。制御部３０は、電源ノード１とグランドノード３との間に接続される。
【００２９】
制御部３０は、電源電圧ＶＤＤＨで動作するのではなく電源電圧ＶＤＤＬで動作するので、電源電圧ＶＤＤＬをハイレベルとする制御信号Ｓ１をＰＭＯＳトランジスタ１０のゲートに向けて出力する。制御部３０が電源電圧ＶＤＤＨで動作する場合、制御信号Ｓ１のハイレベルは電源電圧ＶＤＤＨになる。したがって、制御部３０が電源電圧ＶＤＤＬで動作することによって、ＰＭＯＳトランジスタ１０のゲート耐圧を電源電圧ＶＤＤＨよりも下げることができる。
【００３０】
図２は、半導体装置１０１の動作の一例を示すタイミングチャートである。図１を参照して、図２について説明する。
【００３１】
制御信号Ｓ１の電圧レベルがローレベルのグランド電圧ＶＳＳである場合、ＰＭＯＳトランジスタ１０はオンするので、回路ノード５１の電圧Ｖ５１は、電源電圧ＶＤＤＬである。また、制御信号Ｓ１の電圧レベルがローレベルのグランド電圧ＶＳＳである場合、ＰＭＯＳトランジスタ４３はオン、ＮＭＯＳトランジスタ４４はオフするので、出力ノード４７の電圧Ｖ４７は、電源電圧ＶＤＤＨである。電圧Ｖ４７が電源電圧ＶＤＤＨである場合、ＰＭＯＳトランジスタ４５はオフ、ＮＭＯＳトランジスタ４６はオンするので、出力ノード４８の電圧Ｖ４８は、グランド電圧ＶＳＳである。電圧Ｖ４８がグランド電圧ＶＳＳである場合、ＰＭＯＳトランジスタ２０はオンするので、回路ノード６１の電圧Ｖ６１は、電源電圧ＶＤＤＨである。
【００３２】
つまり、制御信号Ｓ１の電圧レベルがローレベルのグランド電圧ＶＳＳであるタイミングｔ１までの期間では、回路ノード５１と回路ノード６１のいずれにも給電されるので、パワーゲーティング機能はオフする。
【００３３】
一方、制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬである場合、ＰＭＯＳトランジスタ１０はオフするので、回路ノード５１の電圧Ｖ５１は、グランド電圧ＶＳＳである。ＰＭＯＳトランジスタ１０のリーク電流Ｉ１と回路ブロック５０のリーク電流Ｉ２とがＰＭＯＳトランジスタ１０によって平衡するが、ＰＭＯＳトランジスタ１０のコンダクタンスは回路ブロック５０のコンダクタンスよりも小さい。そのため、ＰＭＯＳトランジスタ１０のソース−ドレイン間の電圧が電源電圧ＶＤＤＬに近づき、回路ブロック５０の両端電圧がグランド電圧ＶＳＳに近づくため、回路ノード５１の電圧Ｖ５１は、ほぼグランド電圧ＶＳＳとなる。
【００３４】
また、制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬである場合、ＰＭＯＳトランジスタ４３はオフ、ＮＭＯＳトランジスタ４４はオンするので、出力ノード４７の電圧Ｖ４７は、グランド電圧ＶＳＳである。電圧Ｖ４７がグランド電圧ＶＳＳである場合、ＰＭＯＳトランジスタ４５はオン、ＮＭＯＳトランジスタ４６はオフするので、出力ノード４８の電圧Ｖ４８は、電源電圧ＶＤＤＨである。電圧Ｖ４８が電源電圧ＶＤＤＨである場合、ＰＭＯＳトランジスタ２０はオフするので、回路ノード６１の電圧Ｖ６１は、電圧Ｖ５１と同様の上述の理由で、グランド電圧ＶＳＳである。
【００３５】
つまり、制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬであるタイミングｔ２以降の期間では、回路ノード５１と回路ノード６１のいずれにも給電されないので、パワーゲーティング機能はオンする。
【００３６】
図３は、半導体装置１０１に使用されるＰＭＯＳとＮＭＯＳの両方のトランジスタの特性の一例を示す図である。図３の（Ａ）は、ＰＭＯＳトランジスタがオフする際の特性の一例を示し、図３の（Ｂ）は、ＮＭＯＳトランジスタがオンする際の特性の一例を示す。Ｖｔｈは、トランジスタのゲート閾値電圧、Ｖｇｓは、トランジスタのゲート−ソース間に印加される電圧、Ｉｄｓは、トランジスタのドレイン−ソース間に流れる電流、Ｌｏｇは、常用対数、１．Ｅ−ｎは（ｎは正の整数）、１．０×１０−ｎを表す。なお、図示の具体的な数値は、トランジスタのオンオフの動作を説明しやすくするための便宜的な値である。
【００３７】
制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬである場合、ＣＭＯＳインバータ４１のＰＭＯＳトランジスタ４３の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも低い電圧（ＶＤＤＬ−ＶＤＤＨ）であるため、ＰＭＯＳトランジスタ４３は、オフする（図３の（Ａ）参照）。また、制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬである場合、ＣＭＯＳインバータ４１のＮＭＯＳトランジスタ４４の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも高い電圧（ＶＤＤＬ−ＶＳＳ）であるため、ＮＭＯＳトランジスタ４４はオンする（図３の（Ｂ）参照）。
【００３８】
しかしながら、ＰＭＯＳトランジスタ４３の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも低い電圧（ＶＤＤＬ−ＶＤＤＨ）であるが、零ではない。そのため、ＰＭＯＳトランジスタ４３の電流Ｉｄｓのリーク量は、電圧Ｖｇｓが零である場合に比べて多い。
【００３９】
そこで、ＰＭＯＳトランジスタ４３のゲート閾値電圧Ｖｔｈの絶対値を、ＮＭＯＳトランジスタ４４のゲート閾値電圧Ｖｔｈよりも高くする。これにより、ＰＭＯＳトランジスタ４３のオフ時の特性は図４に示されるように変化する。
【００４０】
図４において、実線は、ＰＭＯＳトランジスタ４３のゲート閾値電圧Ｖｔｈの絶対値とＮＭＯＳトランジスタ４４のゲート閾値電圧Ｖｔｈとが同じ電圧値（例えば、０．６Ｖ）である場合を示す。破線は、ＰＭＯＳトランジスタ４３のゲート閾値電圧Ｖｔｈの絶対値がＮＭＯＳトランジスタ４４のゲート閾値電圧Ｖｔｈよりも高い場合（例えば、ＰＭＯＳトランジスタ４３のゲート閾値電圧Ｖｔｈの絶対値が０．９Ｖであり、ＮＭＯＳトランジスタ４４のゲート閾値電圧Ｖｔｈが０．６Ｖである場合）を示す。
【００４１】
このように、ＰＭＯＳトランジスタ４３の電圧Ｖｇｓが同じであっても、ＰＭＯＳトランジスタ４３のゲート閾値電圧Ｖｔｈの絶対値を、ＮＭＯＳトランジスタ４４のゲート閾値電圧Ｖｔｈよりも高くすることによって、ＰＭＯＳトランジスタ４３の電流Ｉｄｓのリーク量を減らすことができる。その結果、半導体装置１０１の低消費電力化が可能となる。
【００４２】
図５は、半導体装置１０１に使用されるＰＭＯＳとＮＭＯＳの両方のトランジスタの特性の一例を示す図である。図５の（Ａ）は、ＰＭＯＳトランジスタがオンする際の特性の一例を示し、図５の（Ｂ）は、ＮＭＯＳトランジスタがオフする際の特性の一例を示す。Ｖｔｈは、トランジスタのゲート閾値電圧、Ｖｇｓは、トランジスタのゲート−ソース間に印加される電圧、Ｉｄｓは、トランジスタのドレイン−ソース間に流れる電流、Ｌｏｇは、常用対数、１．Ｅ−ｎは（ｎは正の整数）、１．０×１０−ｎを表す。なお、図示の具体的な数値は、トランジスタのオンオフの動作を説明しやすくするための便宜的な値である。
【００４３】
制御信号Ｓ１の電圧レベルがローレベルのグランド電圧ＶＳＳである場合、ＣＭＯＳインバータ４１のＰＭＯＳトランジスタ４３の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも高い電圧（ＶＳＳ−ＶＤＤＨ）であるため、ＰＭＯＳトランジスタ４３は、オンする（図５の（Ａ）参照）。また、制御信号Ｓ１の電圧レベルがローレベルのグランド電圧ＶＳＳである場合、ＣＭＯＳインバータ４１のＮＭＯＳトランジスタ４４の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも低い負電圧（ＶＳＳ−ＶＤＤＬ）であるため、ＮＭＯＳトランジスタ４４は、オフする（図５の（Ｂ）参照）。したがって、パワーゲーティング機能のオフ時に、ＮＭＯＳトランジスタ４４の電圧Ｖｇｓを負電圧にできるため、図５の（Ｂ）に示されるように、電圧Ｖｇｓが例えば零である場合に比べて、ＮＭＯＳトランジスタ４４の電流Ｉｄｓのリーク量を減らすことができる。その結果、半導体装置１０１の低消費電力化が可能となる。
【００４４】
図６は、半導体装置１０２の一例を示す構成図である。上述の半導体装置と同様の構成及び効果についての説明は省略する。図６は、図１に示した回路ノード５１，６１の具体例を示す。回路ノード５１，６１は、例えば、回路ブロック７０の回路ノードである。
【００４５】
半導体装置１０２は、回路ノード５１とグランドノード３との間に接続された回路ブロック７０を備える。回路ブロック７０は、ＰＭＯＳトランジスタ７１とＮＭＯＳトランジスタ７２とを有する組み合わせ回路の一例である。ＮＭＯＳトランジスタ７２は、半導体装置１０２の基板に形成されたＰウェル用の電源電圧ＶＰＷが入力されるバックゲート７３を有する。ＰＭＯＳトランジスタ７１は、半導体装置１０２の基板に形成されたＮウェル用の電源電圧Ｖ６１が入力されるバックゲートを有する。回路ノード５１は、ＰＭＯＳトランジスタ７１のソースに接続され、回路ノード６１は、ＰＭＯＳトランジスタ７１のバックゲートに接続される。
【００４６】
制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬである場合、ＰＭＯＳトランジスタ１０がオフすることにより、回路ノード５１の電圧Ｖ５１は、ほぼグランド電圧ＶＳＳになる。そのため、ＰＭＯＳトランジスタ７１のバックゲートとグランドノード３との間でのジャンクションリークが増大する。しかしながら、この場合、ＰＭＯＳトランジスタ２０もオフするので、このジャンクションリークの増大を抑制することができる。
【００４７】
図７は、半導体装置１０３の一例を示す構成図である。上述の半導体装置と同様の構成及び効果についての説明は省略する。図７は、図１の構成に対して、バッファ１４０の構成が異なる場合を示す。
【００４８】
バッファ１４０は、第２の電源ノードと第１の回路ノードとの間に接続される第３のスイッチが駆動されることによって第２のスイッチを駆動するバッファの一例である。バッファ１４０は、例えば、電源ノード２と回路ノード５１との間に接続されるＣＭＯＳインバータ１４１が駆動されることによってＰＭＯＳトランジスタ２０を駆動する回路である。ＣＭＯＳインバータ１４１は、第３のスイッチの一例である。
【００４９】
バッファ１４０は、制御信号Ｓ１が入力されるＣＭＯＳインバータ１４１を有する。ＣＭＯＳインバータ１４１は、直列に接続されたＮＭＯＳトランジスタ１４４とＰＭＯＳトランジスタ１４３とを有する。ＮＭＯＳトランジスタ１４４は、制御信号Ｓ１が入力されるゲートと、回路ノード５１に接続されるソース及びバックゲートと、バッファ１４０の出力ノード１４８に接続されるドレインとを有する。ＰＭＯＳトランジスタ１４３は、制御信号Ｓ１が入力されるゲートと、電源ノード２に接続されるソース及びバックゲートと、出力ノード１４８に接続されるドレインとを有する。出力ノード１４８は、ＰＭＯＳトランジスタ２０のゲートに接続される。
【００５０】
半導体装置１０３によれば、ＰＭＯＳトランジスタ１０がオンのとき、ＰＭＯＳトランジスタ２０がオフとなり、ＰＭＯＳトランジスタ１０がオフのとき、ＰＭＯＳトランジスタ２０がオンとなる。したがって、回路ノード５１に供給される電力を遮断する期間と回路ノード６１に供給される電力を遮断する期間とを互い違いに異ならせることができる。
【００５１】
図８は、半導体装置１０４の一例を示す構成図である。上述の半導体装置と同様の構成及び効果についての説明は省略する。
【００５２】
ＮＭＯＳトランジスタ２１は、第２の電源ノードから第２の回路ノードに供給される電力を遮断する第２のスイッチの一例であり、電源ノード２から回路ノード６２に供給される電力を遮断可能な半導体スイッチング素子である。ＮＭＯＳトランジスタ２１は、出力ノード１４８が接続されるゲートと、グランドノード３が接続されるソース及びバックゲートと、回路ノード６２に接続されるドレインとを有する。回路ノード６２は、所定の回路ブロック６０に供給される電力が出力されるノードである。
【００５３】
半導体装置１０４によれば、ＰＭＯＳトランジスタ１０がオンのとき、ＮＭＯＳトランジスタ２１がオンとなり、ＰＭＯＳトランジスタ１０がオフのとき、ＮＭＯＳトランジスタ２１がオフとなる。ＮＭＯＳトランジスタ２１がオンのとき、回路ノード６２の電圧Ｖ６２は、ほぼグランド電圧ＶＳＳになり、電源ノード２から回路ブロック６０及び回路ノード６２への給電が可能となる。ＮＭＯＳトランジスタ２１がオフのとき、回路ノード６２の電圧Ｖ６２は、ほぼ電源電圧ＶＤＤＨになり、電源ノード２から回路ブロック６０及び回路ノード６２への給電が遮断される。したがって、半導体装置１０１と同様に、回路ノード５１に供給される電力の遮断と回路ノード６２に供給される電力の遮断とを同時に実行することができる。
【００５４】
図９は、半導体装置１０５の一例を示す構成図である。上述の半導体装置と同様の構成及び効果についての説明は省略する。
【００５５】
バッファ４０は、ＣＭＯＳインバータ４１が駆動されることによって、ＮＭＯＳトランジスタ２１及びＰＭＯＳトランジスタ２０を駆動する。ＮＭＯＳトランジスタ２１は、ＣＭＯＳインバータ４１の駆動によってオンオフし、ＰＭＯＳトランジスタ２０は、ＣＭＯＳインバータ４２の駆動によってオンオフする。出力ノード４７は、ＮＭＯＳトランジスタ２１のゲートに接続され、出力ノード４８は、ＰＭＯＳトランジスタ２２のゲートに接続される。
【００５６】
半導体装置１０５によれば、ＰＭＯＳトランジスタ１０がオンのとき、ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２１がオンとなり、ＰＭＯＳトランジスタ１０がオフのとき、ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２１がオフとなる。したがって、半導体装置１０１と同様に、回路ノード５１に供給される電力の遮断と回路ノード６１，６２に供給される電力の遮断とを同時に実行することができる。
【００５７】
図１０は、半導体装置１０６の一例を示す構成図である。上述の半導体装置と同様の構成及び効果についての説明は省略する。半導体装置１０６は、電源ノード４と、ＰＭＯＳトランジスタ２２と、バッファ８０と、回路ノード９１とを備える。
【００５８】
電源ノード４は、第２の電源ノードよりも電圧値が高い第３の電源ノードの一例であり、電源ノード２の電源電圧ＶＤＤＨ１よりも高い電源電圧ＶＤＤＨ２の直流電力を供給可能な第３の高電源電位部である。電源電圧ＶＤＤＨ２は、電源ノード４とグランドノード３との間の電位差である。電源電圧ＶＤＤＨ１と電源電圧ＶＤＤＨ２の電圧値は、互いに等しくてもよい。
【００５９】
ＰＭＯＳトランジスタ２２は、第３の電源ノードから第３の回路ノード９１に供給される電力を遮断する第５のスイッチの一例であり、電源ノード４から回路ノード９１に供給される電力を遮断可能な半導体スイッチング素子である。
【００６０】
回路ノード９１は、所定の回路ブロック９０に供給される電力が入力されるノードである。回路ブロック９０は、回路ノード９１とグランドノード３との間に接続される任意の回路であり、単数又は複数の素子によって構成される。
【００６１】
バッファ８０は、第３の電源ノードと第１の回路ノードとの間に接続される第６のスイッチが駆動されることによって第５のスイッチを駆動する第２のバッファの一例である。バッファ８０は、例えば、電源ノード４と回路ノード５１との間に接続されるＣＭＯＳインバータ８１が駆動されることによってＰＭＯＳトランジスタ２２を駆動する回路である。ＣＭＯＳインバータ８１は、第６のスイッチの一例である。
【００６２】
バッファ８０は、制御信号Ｓ１が入力されるＣＭＯＳインバータ８１と、ＣＭＯＳインバータ８１の出力が入力されるＣＭＯＳインバータ８２とを有する。制御信号Ｓ１は、ＰＭＯＳトランジスタ１０とＣＭＯＳインバータ４１とＣＭＯＳインバータ８１とに共通の信号である。
【００６３】
バッファ８０は、バッファ４０の構成と同様である。例えば、ＣＭＯＳインバータ８１は、ＮＭＯＳトランジスタ８４と、ゲート閾値電圧の絶対値がＮＭＯＳトランジスタ８４のゲート閾値電圧よりも高いＰＭＯＳトランジスタ８３とを有する。これにより、ＰＭＯＳトランジスタ８３の電流Ｉｄｓのリーク量を減らすことができる。バッファ８０は、ＣＭＯＳインバータ８２を電源ノード４とグランドノード３との間に有する。ＣＭＯＳインバータ８２は、ＰＭＯＳトランジスタ２２を駆動する第７のスイッチの一例である。ＰＭＯＳトランジスタ２２のゲートは、バッファ８０のＣＭＯＳインバータ８２の出力ノード８８に接続される。
【００６４】
したがって、電圧値の異なる電源ノードの数が２つ又は３つ以上に増えても、制御部３０の個数を抑えて、各電源ノードについてパワーゲーティングの制御が可能となる。
【００６５】
以上、半導体装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００６６】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の電源ノードと、
前記第１の電源ノードよりも電圧値が高い第２の電源ノードと、
前記第１の電源ノードから第１の回路ノードに供給される電力を遮断する第１のスイッチと、
前記第２の電源ノードから第２の回路ノードに供給される電力を遮断する第２のスイッチと、
前記第２の電源ノードと前記第１の回路ノードとの間に接続される第３のスイッチが駆動されることによって前記第２のスイッチを駆動するバッファと、
前記第１のスイッチと前記第３のスイッチを駆動する共通の制御信号を出力する制御部とを備える、半導体装置。
（付記２）
前記第３のスイッチは、ＣＭＯＳインバータである、付記１に記載の半導体装置。
（付記３）
前記ＣＭＯＳインバータは、ＮＭＯＳトランジスタと、ゲート閾値電圧の絶対値が当該ＮＭＯＳトランジスタのゲート閾値電圧よりも高いＰＭＯＳトランジスタとを有する、付記２に記載の半導体装置。
（付記４）
前記バッファは、前記第２のスイッチを駆動する第４のスイッチを前記第２の電源ノードとグランドノードとの間に有する、付記３に記載の半導体装置。
（付記５）
前記第４のスイッチは、第２のＣＭＯＳインバータである、付記４に記載の半導体装置。
（付記６）
前記第２のスイッチは、前記第３のスイッチによって駆動されるＮＭＯＳトランジスタと、前記第４のスイッチによって駆動されるＰＭＯＳトランジスタとを有する、付記５に記載の半導体装置。
（付記７）
前記第２のスイッチは、ＰＭＯＳトランジスタである、付記１から３のいずれか一つに記載の半導体装置。
（付記８）
前記第２のスイッチは、ＮＭＯＳトランジスタである、付記１から３のいずれか一つに記載の半導体装置。
（付記９）
前記制御部は、前記第１の電源ノードから給電される、付記１から８のいずれか一項に記載の半導体装置。
（付記１０）
前記第１の回路ノード及び前記第２の回路ノードは、第１の回路ブロックの回路ノードであり、
前記第１の回路ノードは、前記第１の回路ブロックに含まれるＰＭＯＳトランジスタのソースに接続され、
前記第２の回路ノードは、当該ＰＯＳトランジスタのバックゲートに接続される、付記１から９のいずれか一つに記載の半導体装置。
（付記１１）
前記第２の電源ノードよりも電圧値が高い第３の電源ノードと、
前記第３の電源ノードから第３の回路ノードに供給される電力を遮断する第５のスイッチと、
前記第３の電源ノードと前記第１の回路ノードとの間に接続される第６のスイッチが駆動されることによって前記第５のスイッチを駆動する第２のバッファとを備え、
前記制御信号は、前記第１のスイッチと前記第３のスイッチと前記６のスイッチとに共通の信号である、付記１から１０のいずれか一つに記載の半導体装置。
（付記１２）
前記第６のスイッチは、第３のＣＭＯＳインバータである、付記１１に記載の半導体装置。
（付記１３）
前記第３のＣＭＯＳインバータは、ＮＭＯＳトランジスタと、ゲート閾値電圧の絶対値が当該ＮＭＯＳトランジスタのゲート閾値電圧よりも高いＰＭＯＳトランジスタとを有する、付記１２に記載の半導体装置。
（付記１４）
前記第２のバッファは、前記第５のスイッチを駆動する第７のスイッチを前記第３の電源ノードとグランドノードとの間に有する、付記１３に記載の半導体装置。
（付記１５）
前記第７のスイッチは、ＣＭＯＳインバータである、付記１４に記載の半導体装置。
【符号の説明】
【００６７】
１，２，４電源ノード
３  グランドノード
１０，２０，２２  ＰＭＯＳトランジスタ
２１  ＮＭＯＳトランジスタ
３０  制御部
４０，８０，１４０  バッファ
４１，４２，８１，８２，１４１  ＣＭＯＳインバータ
５１，６１，６２，９１  回路ノード
１０１，１０２，１０３，１０４，１０５，１０６  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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