(57)【特許請求の範囲】
【請求項１】
互いに対向する第１および第２半導体基板と、
前記第１半導体基板に設けられ、前記第２半導体基板に面する第１金属層と、
前記第２半導体基板に設けられ、前記第１金属層に面する第２金属層と、
前記第１金属層と前記第２金属層との間に配置された第３金属層と、
前記第１金属層と前記第３金属層との間に配置され、前記第１金属層の成分と前記第３金属層の成分とを含む第１合金層と、
前記第２金属層と前記第３金属層との間に配置され、前記第２金属層の成分と前記第３金属層の成分とを含む第２合金層と、
前記第２半導体基板に面する前記第１半導体基板の表面上と、前記第１半導体基板に面する前記第２半導体基板の表面上との少なくとも一方に配置されたパッド電極と、
前記パッド電極の周縁部上に配置された絶縁層と、を備え、
前記第１および第２金属層の少なくとも一方は、その周縁部に比し中央部が前記第３金属層から離れる方向に凹み、
前記中央部における前記第１金属層と前記第２金属層との間隔をｄ１、前記周縁部における前記第１金属層と前記第２金属層との間隔をｄ２、前記凹みの深さをｄ３としたとき、ｄ１≧８μｍ、ｄ２＜８μｍ、ｄ３≦３．５μｍの関係を満たし、
前記第１金属層の周縁部における厚みは、前記絶縁層の周縁部の厚みよりも厚い、半導体装置。
【請求項２】
前記パッド電極の中央部上および前記絶縁層上に配置された下地金属層をさらに備え、
前記第３金属層は、はんだ層であり、
前記第１および第２金属層の少なくとも一方は、前記下地金属層上に配置されたバリア層であり、
前記バリア層は、その周縁部において前記第３金属層側に突出している、請求項１に記載の半導体装置。
【請求項３】
前記バリア層は、その周縁部において前記絶縁層の上方に配置された、請求項２に記載の半導体装置。
【請求項４】
前記第３金属層は、はんだ層であり、
前記第１および第２金属層の少なくとも一方は、前記第１または第２半導体基板を貫通する貫通電極である、請求項１に記載の半導体装置。
【請求項５】
前記第１および第２金属層の少なくとも一方は、Ｎｉを含有する、請求項１に記載の半導体装置。
【請求項６】
互いに対向する３つ以上の半導体基板を備え、
前記第１および第２半導体基板は、前記３つ以上の半導体基板のうちの隣り合う任意の２つの半導体基板である、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、複数の半導体基板（チップ）を積層した３次元または２．５次元の積層型半導体装置が、半導体の高機能化等の観点で注目されている。積層型半導体装置の製造プロセスでは、微細で高密度な配線同士を接続するために、はんだとバリア層とで構成される微小なマイクロバンプで半導体基板同士を接合する。
【０００３】
半導体基板の積層数が増加すると、積層型半導体装置（パッケージ）の厚みが厚くなる。積層型半導体装置の厚みを抑制するためには、半導体基板同士の間隔を狭くする必要がある。半導体基板同士の間隔を狭くするために、従来は、半導体基板同士の間のはんだの量を少なくする必要があった。しかし、はんだの量が少な過ぎる場合、バリア層との合金化によってはんだが消費されることで、半導体基板の接合に必要なはんだの量を確保することが困難となっていた。
【０００４】
このため、積層型半導体装置においては、半導体装置の厚みを抑制し、かつ、半導体基板（チップ）同士を適切に接合することが求められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２０４４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
厚みを抑制し、かつ、半導体基板同士を適切に接合できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は、第１半導体基板と、第２半導体基板と、第１金属層と、第２金属層と、第３金属層と、第１合金層と、第２合金層とを備える。第１半導体基板と第２半導体基板とは、互いに対向する。第１金属層は、第１半導体基板に設けられ、第２半導体基板に面する。第２金属層は、第２半導体基板に設けられ、第１金属層に面する。第３金属層は、第１金属層と第２金属層との間に配置されている。第１合金層は、第１金属層と第３金属層との間に配置され、第１金属層の成分と第３金属層の成分とを含む。第２合金層は、第２金属層と第３金属層との間に配置され、第２金属層の成分と第３金属層の成分とを含む。パッド電極は、第２半導体基板に面する第１半導体基板の表面上と、第１半導体基板に面する第２半導体基板の表面上との少なくとも一方に配置されている。絶縁層は、パッド電極の周縁部上に配置されている。第１および第２金属層の少なくとも一方は、その周縁部に比し中央部が第３金属層から離れる方向に凹んでいる。中央部における第１金属層と第２金属層との間隔をｄ１、周縁部における第１金属層と第２金属層との間隔をｄ２、凹みの深さをｄ３としたとき、ｄ１≧８μｍ、ｄ２＜８μｍ、ｄ３≦３．５μｍの関係を満たす。第１金属層の周縁部における厚みは、絶縁層の周縁部の厚みよりも厚い。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態を示す半導体装置１の概略断面図である。
【図２】第１の実施形態において、バリア層の中央部における凹入の深さに応じたはんだ層のボイドの発生状況を示す図である。
【図３】図１の半導体装置１の製造方法を示す概略断面図である。
【図４】第１の実施形態の第１の変形例を示す半導体装置１の製造方法の概略断面図である。
【図５】第１の実施形態の第２の変形例を示す半導体装置１の製造方法の概略断面図である。
【図６】第１の実施形態の第３の変形例を示す半導体装置１の製造方法の概略断面図である。
【図７】第２の実施形態を示す半導体装置１の概略断面図である。
【図８】第２の実施形態の変形例を示す半導体装置１の概略断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態を示す半導体装置１の概略断面図である。図１に示すように、半導体装置１は、互いに対向する第１半導体基板１１と第２半導体基板１２とを備える。
【００１１】
また、半導体装置１は、第１半導体基板１１の表面１１ａ（図１における上面）に、順に、第１パッド電極１２１と、絶縁層の一例である第１パシベーション層１３１と、第１下地金属層１４１と、第１金属層の一例である第１バリア層１５１とを備える。第１バリア層１５１は、第１半導体基板１１に設けられ、第２半導体基板１２に面する。
【００１２】
また、半導体装置１は、第２半導体基板１２の表面１２ａ（図１における下面）に、順に、第２パッド電極１２２と、第２パシベーション層１３２と、第２下地金属層１４２と、第２金属層の一例である第２バリア層１５２とを備える。第２バリア層１５２は、第２半導体基板１２に設けられ、第１バリア層１５１に面する。
【００１３】
また、半導体装置１は、第１バリア層１５１と第２バリア層１５２との間に、接合層１６（接合部）を備える。接合層１６は、第１バリア層１５１側から順に、第１合金層１６１と、第３金属層の一例であるはんだ層１６３と、第２合金層１６２とを備える。すなわち、はんだ層１６３は、第１バリア層１５１と第２バリア層１５２との間に配置されている。第１合金層１６１は、第１バリア層１５１とはんだ層１６３との間に配置されている。第２合金層１６２は、第２バリア層１５２とはんだ層１６３との間に配置されている。
【００１４】
第１パッド電極１２１は、第１半導体基板１１の表面１１ａ上に配置されている。第１パッド電極１２１は、第１半導体基板１１に形成された不図示のデバイスや配線に電気的に接続されている。同様に、第２パッド電極１２２は、第２半導体基板１２の表面１２ａ上に配置されている。第２パッド電極１２２は、第２半導体基板１２に形成された不図示のデバイスや配線に電気的に接続されている。第１および第２パッド電極１２１は、例えば、Ｃｕ電極などであってもよい。
【００１５】
第１パシベーション層１３１は、第１パッド電極１２１の周縁部（周辺部）を被覆するように該周縁部上に配置されている。同様に、第２パシベーション層１３２は、第２パッド電極１２２の周縁部を被覆するように該周縁部上に配置されている。第１および第２パシベーション層１３１、１３２は、例えば、ＳｉＮ膜である。第１および第２パシベーション層１３１、１３２は、更に、ＳｉＯ２やポリイミド樹脂を含んでもよい。
【００１６】
第１下地金属層１４１は、第１パッド電極１２１の中央部および第１パシベーション層１３１を被覆するように、該中央部および第１パシベーション層１３１上に配置されている。同様に、第２下地金属層１４２は、第２パッド電極１２２の中央部および第２パシベーション層１３２を被覆するように、該中央部および第２パシベーション層１３２上に配置されている。
【００１７】
第１パシベーション層１３１が第１パッド電極１２１の周縁部上に配置されていることで、第１パシベーション層１３１の上層に位置する第１下地金属層１４１の周縁部（周辺部）は、第１下地金属層１４１の中央部に対してはんだ層１６３側に突出している。同様に、第２パシベーション層１３２が第２パッド電極１２２の周縁部上に配置されていることで、第２パシベーション層１３２の上層に位置する第２下地金属層１４２の周縁部は、第２下地金属層１４２の中央部に対してはんだ層１６３側に突出している。下地金属層１４１、１４２の周縁部の突出形状は、後述するバリア層１５１、１５２の周縁部１５１ａ、１５２ａの突出形状に反映される。
【００１８】
第１および第２下地金属層１４１、１４２は、例えば、Ａｕ層などであってもよい。
【００１９】
第１バリア層１５１は、第１下地金属層１４１を被覆するように第１下地金属層１４１上に配置されている。第１バリア層１５１は、第１下地金属層１４１側へのはんだ層１６３の拡散を防止する。第２バリア層１５２は、第２下地金属層１４２を被覆するように第２下地金属層１４２上に配置されている。第２バリア層１５２は、第２下地金属層１４２側へのはんだ層１６３の拡散を防止する。第１および第２バリア層１５１、１５２は、例えば、Ｎｉ層であってもよい。
【００２０】
はんだ層１６３は、例えば、Ｓｎ、Ｐｂなどの低融点材料を成分に含む共晶合金で構成してもよい。具体的には、はんだ層１６３は、ＳｎＡｇ、ＳｎＣｕ、ＳｎＰｂなどであってもよい。
【００２１】
第１合金層１６１は、第１バリア層１５１の成分とはんだ層１６３の成分とを含む。具体的には、第１合金層１６１は、第１バリア層１５１（第１半導体基板１１）と第２バリア層１５２（第２半導体基板１２）とをはんだ層１６３で接合する際に、第１バリア層１５１の一部とはんだ層１６３の一部とが合金化することで形成された層である。同様に、第２合金層１６２は、第２バリア層１５２の成分とはんだ層１６３の成分とを含む。具体的には、第２合金層１６２は、第１バリア層１５１と第２バリア層１５２とをはんだ層１６３で接合する際に、第２バリア層１５２の一部とはんだ層１６３の一部とが合金化することで形成された層である。
【００２２】
第１合金層１６１の材質と、第２合金層１６２の材質とは、互いに同一であってもよい。例えば、第１および第２合金層１６１、１６２は、はんだとＮｉとの合金層であってもよい。なお、第１バリア層１５１と第２バリア層１５２が材質において互いに異なる場合、第１合金層１６１と第２合金層１６２も材質において互いに異なる。
【００２３】
第１バリア層１５１は、その周縁部（周辺部）１５１ａにおいてはんだ層１６３側に突出している。すなわち、第１バリア層１５１は、周縁部１５１ａの内側の中央部１５１ｂにおいて、第１半導体基板１１側に凹入している。更に換言すると、第１バリア層１５１は、中央部１５１ｂにおいて第１半導体基板１１側に凹入した凹段差形状を有する。
【００２４】
第１バリア層１５１は、その周縁部１５１ａにおいて第１パシベーション層１３１の上方に配置されている。すなわち、第１バリア層１５１の周縁部１５１ａは、はんだ層１６３側に突出した第１下地金属層１４１の周縁部を被覆している。第１下地金属層１４１の周縁部を被覆することで、第１バリア層１５１の周縁部１５１ａは、中央部１５１ｂに対して厚みが厚くなくても、はんだ層１６３側に突出できる。したがって、周縁部１５１ａの突出形状を、第１バリア層１５１の厚みの調整を要することなく簡便に形成することもできる。
【００２５】
第２バリア層１５２は、その周縁部（周辺部）１５２ａにおいてはんだ層１６３側に突出している。すなわち、第２バリア層１５２は、周縁部１５２ａの内側の中央部１５２ｂにおいて、第２半導体基板１２側に凹入している。更に換言すると、第２バリア層１５２は、中央部１５２ｂにおいて第２半導体基板１２側に凹入した凹段差形状を有する。
【００２６】
第２バリア層１５２は、その周縁部１５２ａにおいて第２パシベーション層１３２の上方（図１における下方）に配置されている。すなわち、第２バリア層１５２の周縁部１５２ａは、はんだ層１６３側に突出した第２下地金属層１４２の周縁部を被覆している。第２下地金属層１４２の周縁部を被覆することで、第２バリア層１５２の周縁部１５２ａは、中央部１５２ｂに対して厚みが厚くなくても、はんだ層１６３側に突出できる。したがって、周縁部１５２ａの突出形状を簡便に形成することもできる。
【００２７】
はんだ層１６３の厚みを十分に確保する観点から、第１バリア層１５１の中央部１５１ｂと第２バリア層１５２の中央部１５２ｂとの間隔ｄ１は、８μｍ以上であることが好ましい。また、第１半導体基板１１と第２半導体基板１２との間隔（すなわち、半導体装置１の厚み）を抑制する観点から、第１バリア層１５１の周縁部１５１ａと第２バリア層１５２の周縁部１５２ａとの間隔ｄ２は、８μｍ未満であることが好ましい。
【００２８】
もし、接合層１６が合金層１６１、１６２のみからなる場合、第１半導体基板１１と第２半導体基板１２とを適切に接合することは困難である。なぜならば、合金層１６１、１６２は、バリア層１５１、１５２との合金化によってはんだ層１６３が消費されたものであり、また、合金化の際にボイドやクラックが生じたものであるため、電気的、機械的な接続機能が劣化しているからである。また、もし、バリア層１５１、１５２の表面が双方とも平坦な場合、バリア層１５１、１５２同士の間に十分な厚み（量）のはんだ層１６３を確保するには、バリア層１５１、１５２同士の間隔を広げる必要がある。しかるに、バリア層１５１、１５２同士の間隔を広げることで、半導体装置１の厚みを抑制することが困難となる。また、はんだ層１６３の厚みが増えると、はんだ層１６３がバリア層１５１、１５２間から流出して周囲の他のはんだ層１６３に達することで、パッド電極１２１同士の短絡が生じるリスクが高まる。
【００２９】
これに対して、本実施形態では、第１合金層１６１と第２合金層１６２との間に合金化で消費されなかったはんだ層１６３を残すことができるので、第１半導体基板１１と第２半導体基板１２とを適切に接合（電気的、機械的に接続）することができる。また、本実施形態では、バリア層１５１、１５２の中央部１５１ｂ、１５２ｂが凹入していることで、バリア層１５１、１５２の周縁部１５１ａ、１５２ａ同士の間隔ｄ２を狭めたとしても、中央部１５１ｂ、１５２ｂ同士の間に十分な厚みのはんだ層１６３を安定的に保持できる。
【００３０】
したがって、本実施形態の半導体装置１によれば、半導体装置１の厚みを抑制し、かつ、半導体基板１１、１２同士を適切に接合できる。
【００３１】
図２は、第１の実施形態において、バリア層１５１、１５２の中央部１５１ｂ、１５２ｂにおける凹入の深さｄ３に応じたはんだ層１６３のボイドＶ（図１参照）の発生状況を示す図である。なお、図２の“○”は、はんだ層１６３にボイドＶが生じなかったことを示す。図２の“△”は、はんだ層１６３の一部にボイドＶが生じたことを示す。図２の“×”は、はんだ層１６３の大部分にボイドＶが生じたことを示す。図２に示すように、深さｄ３が４．０μｍとなると、中央部１５１ｂと１５２ｂ間におけるはんだ層１６３の一部にボイドＶが生じる場合がある。また、深さｄ３が４．２μｍ以上となると、中央部１５１ｂと１５２ｂ間におけるはんだ層１６３の大部分にボイドが生じる場合があり、また、クラックが生じる場合もある。これに対して、深さｄ３が３．５μｍ以下となると、ボイドやクラックは殆ど生じない。従って、ボイドやクラックを抑制する観点から、バリア層１５１、１５２の中央部１５１ｂ、１５２ｂにおける凹入の深さｄ３は、３．５μｍ以下が好ましい。
【００３２】
次に、上記の構成を有する半導体装置１の製造方法について説明する。図３は、図１の半導体装置１の製造方法を示す概略断面図である。具体的には、図３Ａは、はんだ層１６３による接合前の半導体基板１１、１２を示す概略断面図である。図３Ｂは、はんだ層１６３による接合後の半導体基板１１、１２を示す概略断面図である。
【００３３】
先ず、図３Ａに示すように、バリア層１５１、１５２の表面１５１ｃ、１５２ｃにはんだ層１６３が形成された半導体基板１１、１２同士を、不図示のリフロー炉内において互いに対向させる。なお、はんだ層１６３は、例えば、電解めっきプロセスで形成してもよい。バリア層１５１、１５２とはんだ層１６３とは、マイクロバンプを構成してもよい。
【００３４】
次に、バリア層１５１、１５２に形成されたはんだ層１６３同士を接触させた状態で、両はんだ層１６３を加熱して溶融させる。そして、溶融したはんだ層１６３を冷却して固化することで、図３Ｂに示すように、はんだ層１６３で半導体基板１１、１２同士を接合する。
【００３５】
このとき、第１バリア層１５１の一部と、第１バリア層１５１側のはんだ層１６３の部位とは、第１合金層１６１へと合金化される。また、第２バリア層１５２の一部と、第２バリア層１５２側のはんだ層１６３の部位とは、第２合金層１６２へと合金化される。一方、バリア層１５１、１５２の中央部１５１ｂ、１５２ｂが凹入されていることで、中央部１５１ｂ、１５２ｂ同士の間のはんだ層１６３の厚みは厚い。厚みが厚いことで、中央部１５１ｂ、１５２ｂ同士の間のはんだ層１６３は、一部においてバリア層１５１、１５２と合金化されたとしても、残部において合金化されずに十分な厚みを維持できる。また、はんだ層１６３が第１バリア層１５１の側方に流出して周辺の第１パッド電極１２１に達することを回避できるので、隣り合う第１パッド電極１２１同士の短絡を防止できる。
【００３６】
以上述べたように、第１の実施形態の半導体装置１の製造方法によれば、バリア層１５１、１５２の中央部１５１ｂ、１５２ｂを凹入させた（すなわち、バリア層１５１、１５２の周縁部１５１ａ、１５２ａを突出させた）ことで、半導体装置１の厚みを抑制し、かつ、半導体基板１１、１２同士を適切に接合できる。
【００３７】
（第１の変形例）
次に、第１の実施形態の第１の変形例として、第２バリア層１５２の表面が平坦な半導体装置１の例について説明する。なお、第１の変形例の説明にあたり、図１に対応する構成部については同一の符号を用いて重複した説明を省略する。図４は、第１の実施形態の第１の変形例を示す半導体装置１の製造方法の概略断面図である。具体的には、図４Ａは、はんだ層１６３による接合前の半導体基板１１、１２を示す概略断面図である。図４Ｂは、はんだ層１６３による接合後の半導体基板１１、１２を示す概略断面図である。
【００３８】
図４に示すように、第１の変形例の半導体装置１は、図１の半導体装置１に対して、第２バリア層１５２の表面１５２ｃが平坦である（すなわち、周縁部が突出していない）点が異なる。また、図４Ａに示すように、第１の変形例では、半導体基板１１、１２の接合前に、第２バリア層１５２の表面１５２ｃに、はんだ層１６３の代わりにＡｕなどの高導電率の金属層１７を設ける。
【００３９】
第１の変形例においては、第１バリア層１５１の中央部１５１ｂが凹入されている。このため、図４Ｂに示すように、半導体基板１１、１２の接合後において、バリア層１５１、１５２同士の間隔を抑えつつ、バリア層１５１、１５２の中央部１５１ｂ、１５２ｂ同士の間に合金化で消費されなかった十分な厚みのはんだ層１６３を確保できる。
【００４０】
したがって、第１の変形例においても、半導体装置１の厚みを抑制し、かつ、半導体基板１１、１２同士を適切に接合できる。また、第１の変形例では、はんだ層１６３に高導電率の金属層１７の成分を含ませることで、はんだ層１６３の導電率を向上させることもできる。また、金属層１７は、はんだ層１６３に比較して厚みが薄いので、半導体装置１の更なる厚みの抑制が可能となる。
【００４１】
（第２の変形例）
次に、第１の実施形態の第２の変形例として、パシベーション層１３１、１３２を厚く形成した半導体装置１の例について説明する。なお、第２の変形例の説明にあたり、図１に対応する構成部については同一の符号を用いて重複した説明を省略する。図５は、第１の実施形態の第２の変形例を示す半導体装置１の製造方法の概略断面図である。具体的には、図５Ａは、はんだ層１６３による接合前の半導体基板１１、１２を示す概略断面図である。図５Ｂは、はんだ層１６３による接合後の半導体基板１１、１２を示す概略断面図である。
【００４２】
図５に示すように、第２の変形例の半導体装置１は、図１の半導体装置１に対して、パシベーション層１３１、１３２を厚く形成した点が異なる。
【００４３】
第２の変形例においても、バリア層１５１、１５２は、中央部１５１ｂ、１５２ｂにおいて凹入されている。このため、図５Ｂに示すように、半導体基板１１、１２の接合後において、バリア層１５１、１５２同士の間隔を抑え、かつ、バリア層１５１、１５２の中央部１５１ｂ、１５２ｂ同士の間に、合金化で消費されなかった十分な厚みのはんだ層１６３を確保できる。したがって、第２の変形例においても、半導体装置１の厚みを抑制し、かつ、半導体基板１１、１２同士を適切に接合できる。
【００４４】
（第３の変形例）
次に、第１の実施形態の第３の変形例として、第１の変形例と第２の変形例とを組み合わせた半導体装置１の例について説明する。なお、第３の変形例の説明にあたり、図１に対応する構成部については同一の符号を用いて重複した説明を省略する。図６は、第１の実施形態の第３の変形例を示す半導体装置１の製造方法の概略断面図である。具体的には、図６Ａは、はんだ層１６３による接合前の半導体基板１１、１２を示す概略断面図である。図６Ｂは、はんだ層１６３による接合後の半導体基板１１、１２を示す概略断面図である。
【００４５】
図６に示すように、第３の変形例の半導体装置１は、図１の半導体装置１に対して、第２バリア層１５２の表面１５２ｃが平坦であり、かつ、パシベーション層１３１、１３２が厚い点が異なる。また、図６Ａに示すように、第３の変形例では、半導体基板１１、１２の接合前に、第２バリア層１５２の表面１５２ｃに、はんだ層１６３の代わりにＡｕなどの高導電率の金属層１７を設ける。すなわち、第３の変形例は、第１の変形例と第２の変形例との組み合わせである。
【００４６】
第３の変形例によれば、第１の変形例と第２の変形例との双方の効果を奏することができる。
【００４７】
（第２の実施形態）
次に、第２の実施形態として、貫通電極を備えた半導体装置１の実施形態について説明する。なお、第２の実施形態の説明にあたり、第１の実施形態に対応する構成部については同一の符号を用いて重複した説明を省略する。図７は、第２の実施形態を示す半導体装置１の概略断面図である。
【００４８】
図７に示すように、第２の実施形態の半導体装置１は、第１、第２金属層として、バリア層１５１、１５２の代わりに第１、第２貫通電極１５０１、１５０２を備える。第１貫通電極１５０１は、第１半導体基板１１を貫通する。第２貫通電極１５０２は、第２半導体基板１２を貫通する。貫通電極１５０１、１５０２と半導体基板１１、１２との間には、バリアメタル膜１５０３、１５０４が形成されている。
【００４９】
図７に示すように、第１貫通電極１５０１は、周縁部（周辺部）１５０１ａにおいて、はんだ層１６３側に突出している。すなわち、第１貫通電極１５０１は、周縁部１５０１ａの内側の中央部１５０１ｂにおいて、第１半導体基板１１側に凹入している。更に換言すると、第１貫通電極１５０１は、中央部１５０１ｂにおいて第１半導体基板１１側に凹入した凹段差形状を有する。
【００５０】
第２貫通電極１５０２は、周縁部（周辺部）１５０２ａにおいて、はんだ層１６３側に突出している。すなわち、第２貫通電極１５０２は、周縁部１５０２ａの内側の中央部１５０２ｂにおいて、第２半導体基板１２側に凹入している。更に換言すると、第２貫通電極１５０２は、中央部１５０２ｂにおいて第２半導体基板１２側に凹入した凹段差形状を有する。
【００５１】
第２の実施形態の半導体装置１によれば、貫通電極１５０１、１５０２の周縁部１５０１ａ、１５０２ａ同士の間隔を狭めたとしても、貫通電極１５０１、１５０２の中央部１５０１ｂ、１５０２ｂ同士の間に、合金化で消費されなかった十分な厚みのはんだ層１６３を確保できる。したがって、第２の実施形態によれば、貫通電極１５０１、１５０２を用いた三次元実装において、半導体装置１の厚みを抑制し、半導体基板１１、１２同士を適切に接合できる。なお、第２の実施形態において、貫通電極１５０１、１５０２の一方を、パッド電極等の貫通電極１５０１、１５０２以外の電極に変更してもよい。
【００５２】
（変形例）
次に、第２の実施形態の変形例として、スルーシリコンビア（ＴＳＶ）による三次元実装の例について説明する。なお、本変形例の説明にあたり、図７に対応する構成部については同一の符号を用いて重複した説明を省略する。図８は、第２の実施形態の変形例を示す半導体装置１の概略断面図である。
【００５３】
図８に示すように、本変形例の半導体装置１は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）基板１０１と、ＢＧＡ基板１０１上にバンプ１０７、１０８を介して搭載（接合、接続）された複数層（３つ以上）のシリコンチップ１０２、１０３＿１〜６、１０４（半導体基板）とを備える。各シリコンチップ１０２、１０３＿１〜６、１０４は、半導体装置１の厚み方向Ｄに間隔を有するように積層配置されている。各シリコンチップ１０２、１０３＿１〜６、１０４には、不図示の配線や半導体素子（デバイス）が形成されていてよい。
【００５４】
ＢＧＡ基板１０１の上面には、ＩＣチップ１０６が形成されている。一方、ＢＧＡ基板１０１の下面には、バンプ１０５が形成されている。
【００５５】
複数層のシリコンチップのうち最下層のシリコンチップ１０２（以下、接続配線チップともいう）は、下面に、ＢＧＡ基板１０１との接続のための配線１０９を備えている。配線１０９は、第１のバンプ１０７を介してＢＧＡ基板１０１の上面に接続されている。また、配線１０９は、第２のバンプ１０８を介してＢＧＡ基板１０１の上面に形成されたＩＣチップ１０６に接続されている。また、接続配線チップ１０２は、ＴＳＶ１５＿１で貫通されている。
【００５６】
接続配線チップ１０２の上層の複数層のシリコンチップ１０３＿１、１０３＿２、１０３＿３、１０３＿４、１０３＿５、１０３＿６（以下、中間チップともいう）は、上層のシリコンチップと下層のシリコンチップとの間（中間）に位置する。各中間チップ１０３＿１〜６は、ＴＳＶ１５＿２〜７で貫通されている。
【００５７】
最上層のシリコンチップ１０４（以下、ベースチップともいう）は、ＴＳＶを備えない。
【００５８】
厚み方向Ｄ（上下）において隣り合うＴＳＶ同士は、図７と同様の接合層１６で接合されている。
【００５９】
厚み方向Ｄにおいて隣り合うＴＳＶのうち、下層側のＴＳＶは、図７に示した第１貫通電極１５０１の一例である。一方、上層側のＴＳＶは、第２貫通電極１５０２の一例である。例えば、ＴＳＶ１５＿２は、下層のＴＳＶ１５＿１に対しては第２貫通電極１５０２であり、上層のＴＳＶ１５＿３に対しては第１貫通電極１５０１である。
【００６０】
また、下層側のＴＳＶで貫通されたシリコンチップは、第１半導体基板１１の一例であり、上層側のＴＳＶで貫通されたシリコンチップは、第２半導体基板１２の一例である。
すなわち、第１半導体基板１１および第２半導体基板１２は、３つ以上の半導体基板（シリコンチップ１０２、１０１＿１〜６、１０４）のうちの隣り合う任意の２つの半導体基板である。例えば、シリコンリップ１０３＿１は、下層（厚み方向Ｄの一方）のシリコンチップ１０２に対して第２半導体基板１２であり、上層（厚み方向Ｄの他方）のシリコンチップ１０３＿２に対して第１半導体基板１１である。
【００６１】
また、隣り合うシリコンチップの間には、樹脂１０１０が設けられている。また樹脂１０１０間の空間は、封止樹脂１０１０−２にて充填されている。
【００６２】
このような半導体装置１は、バンプ１０５を介して不図示の回路基板に搭載可能である。
【００６３】
本変形例の半導体装置１によれば、隣り合うＴＳＶ１５の周縁部同士の間隔を狭めたとしても、ＴＳＶ１５の中央部同士の間に、合金化で消費されなかった十分な厚みのはんだ層１６３を確保できる。したがって、本変形例によれば、ＴＳＶを用いた三次元実装において、半導体装置１の厚みを抑制し、シリコンチップ同士を適切に接続できる。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６５】
１  半導体装置
１１  第１半導体基板
１２  第２半導体基板
１５１  第１バリア層
１５２  第２バリア層
１６１  第１合金層
１６２  第２合金層
１６３  はんだ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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