(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御回路と
を備え、
前記メモリセルアレイは、
第１の配線と、
前記第１の配線と交差する第２の配線と、
前記第１及び第２の配線の交差部に配置され、可変抵抗素子を含むメモリセルと
を備え、
前記可変抵抗素子は金属酸化物を含み、
前記制御回路は、
前記メモリセルの書き換え動作において、前記メモリセルにパルス電圧を印加するパルス印加動作と、書き換え動作が完了したか否かを判定するため前記メモリセルに第１電圧を印加するベリファイ読み出し動作とを繰り返し行うように構成され、
前記制御回路は、前記メモリセルからの読み出し動作において、前記メモリセルに第２電圧を印加するように構成され、
前記第２電圧は、前記第１電圧よりも大きい電圧値を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記可変抵抗素子は、酸素欠陥を含む欠陥領域を備える請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記書き換え動作において、前記パルス印加動作と、前記ベリファイ読み出し動作とを、前記パルス電圧の大きさを徐々に増加させながら繰り返し行う
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の配線は、基板に対して垂直な第１方向に所定ピッチで複数配列され、前記基板に対して平行な第２方向に延び、
前記第２の配線は、前記第２方向に所定ピッチで複数配列され、前記第１方向に延びる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
不揮発性半導体記憶装置の制御方法において、
前記不揮発性半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイに印加される電圧を制御する制御回路とを備え、
前記メモリセルアレイは、第１の配線と、前記第１の配線と交差する第２の配線と、前記第１及び第２の配線の交差部に配置され、可変抵抗素子を含むメモリセルとを備え、
前記可変抵抗素子は金属酸化物を含み、
前記方法は、
前記メモリセルの書き換え動作において、前記メモリセルにパルス電圧を印加するパルス印加動作と、前記書き換え動作が完了したか否かを判定するため前記メモリセルに第１電圧を印加するベリファイ読み出し動作とを繰り返し行い、
前記メモリセルからの読み出し動作において、前記メモリセルに第２電圧を印加し、
前記第２電圧は、前記第１電圧よりも大きい電圧値を有する
ことを特徴とする方法。
【請求項６】
前記書き換え動作において、前記パルス印加動作と、前記ベリファイ読み出し動作とを、前記パルス電圧の大きさを徐々に増加させながら繰り返し行う
ことを特徴とする請求項５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載された実施の形態は、不揮発性半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。このような不揮発性半導体記憶装置においては、大容量化、高集積化が進んでいる。このような不揮発性半導体記憶装置において、メモリセルの抵抗値を低下させるセット動作により、メモリセルの抵抗値が低下し（セット状態）、メモリセルの抵抗値を増加させるリセット動作により、メモリセルの抵抗値が増加する（リセット状態）。このとき、セット状態のメモリセルとリセット状態のメモリセルとの間で十分な読み出しマージンが確保されることが求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開２０１０／０１９５３７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に記載の実施の形態に係る不揮発性半導体記憶装置及びその製造方法は、セット状態のメモリセルとリセット状態のメモリセルとの間で十分な読み出しマージンを確保することを可能にするものである。
【課題を解決するための手段】
【０００５】
一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、メモリセルアレイに印加される電圧を制御する制御回路とを有する。メモリセルアレイは、第１の配線と、第１の配線と交差する第２の配線と、第１及び第２の配線の交差部に配置され、可変抵抗素子を含むメモリセルとを有する。制御回路は、記メモリセルからの書き込み動作において、メモリセルに書き込みパルス電圧を印加する書き込みパルス印加動作と、書き込み動作が完了したか否かを判定するためメモリセルに第１電圧を印加するベリファイ読み出し動作とを繰り返す。メモリセルからの読み出し動作においては、メモリセルに第２電圧を印加する。第２電圧は、第１電圧よりも大きい電圧値を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図の一例である。
【図２】同モリセルアレイ１１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】可変抵抗素子ＶＲの模式的な断面図である。
【図５Ａ】可変抵抗素子ＶＲの模式的な断面図である。
【図５Ｂ】可変抵抗素子ＶＲの模式的な断面図である。
【図６Ａ】可変抵抗素子ＶＲの動作について説明するための模式図である。
【図６Ｂ】可変抵抗素子ＶＲの動作について説明するための模式図である。
【図６Ｃ】可変抵抗素子ＶＲの動作について説明するための模式図である。
【図７Ａ】電荷の影響による可変抵抗素子ＶＲの抵抗値の変化に関して説明するための模式図である。
【図７Ｂ】電荷の影響による可変抵抗素子ＶＲの抵抗値の変化に関して説明するための模式図である。
【図７Ｃ】電荷の影響による可変抵抗素子ＶＲの抵抗値の変化に関して説明するための模式図である。
【図７Ｄ】電荷の影響による可変抵抗素子ＶＲの抵抗値の変化に関して説明するための模式図である。
【図８Ａ】電荷の影響による可変抵抗素子ＶＲの抵抗値の変化に関して説明するための模式図である。
【図８Ｂ】電荷の影響による可変抵抗素子ＶＲの抵抗値の変化に関して説明するための模式図である。
【図８Ｃ】電荷の影響による可変抵抗素子ＶＲの抵抗値の変化に関して説明するための模式図である。
【図８Ｄ】電荷の影響による可変抵抗素子ＶＲの抵抗値の変化に関して説明するための模式図である。
【図９】第１の実施の形態に係るセット動作及び読み出し動作を説明するためのフローチャートである。
【図１０】第１の実施の形態に係るセット動作及び読み出し動作を説明するためのタイミングチャートである。
【図１１】第１の実施の形態に係るリセット動作及び読み出し動作を説明するためのフローチャートである。
【図１２】第１の実施の形態に係るリセット動作及び読み出し動作を説明するためのタイミングチャートである。
【図１３】可変抵抗素子ＶＲに負の電荷がトラップされている状態において、読み出し動作時に電圧Ｖｒｅａｄをメモリセルに印加した場合におけるセル電流Ｉｃｅｌｌのバラつきを示すグラフである。
【図１４】可変抵抗素子ＶＲに正の電荷がトラップされている状態において、読み出し動作時に電圧Ｖｒｅａｄをメモリセルに印加した場合におけるセル電流Ｉｃｅｌｌのバラつきを示すグラフである。
【図１５】Ｖｒｅａｄ＞Ｖｓｖ、Ｖｒｅａｄ＞Ｖｓｖ’に設定する理由をバンド構造の観点から説明したものである。
【図１６】Ｖｒｅａｄ＞Ｖｓｖ、Ｖｒｅａｄ＞Ｖｓｖ’に設定する理由をバンド構造の観点から説明したものである。
【図１７】第２の実施の形態に係るメモリセルアレイ１１の回路図の一例である。
【図１８】メモリセルアレイ１１の積層構造を示す斜視図の一例である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、不揮発性半導体記憶装置及びその制御方法の実施の形態について説明する。
【０００８】
［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示す通り、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５及び制御回路１６を有する。
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（書き込み／読み出し）時にワード線ＷＬを選択する。列デコーダ１３は、アクセス時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
【０００９】
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。
【００１０】
制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなどの制御を行い、また、電源１５の制御を行う。また、制御回路１６は、セット動作やリセット動作等の書き込み動作を行う際、メモリセルＭＣに流れる電流（以下、「セル電流」と呼ぶ。）Ｉｃｅｌｌがコンプライアンス電流Ｉｃｏｍｐより小さくなるように、電圧値等を制御する。尚、制御回路１６は、メモリセルアレイ１１から読み出したデータのエラー検出／訂正を行うＥＣＣ回路等を備えていても良い。
【００１１】
［メモリセル及びメモリセルアレイ］
図２は、メモリセルアレイ１１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１２】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましい。
【００１３】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなるバイポーラ型のメモリセルである。可変抵抗素子ＶＲは、抵抗値を書き換え可能なデータとして不揮発に記憶する。また、非オーミック素子ＮＯは、例えばダイオードやトランジスタ等の非オーミック素子である。また、ビット線ＢＬ、可変抵抗素子ＶＲ、非オーミック素子ＮＯ及びワード線ＷＬは、それぞれの間に介在する電極ＥＬ１，ＥＬ２及びＥＬ３によって接続されている。これら電極ＥＬ１，ＥＬ２及びＥＬ３は、バリアメタル及び接着層として機能する。尚、可変抵抗素子ＶＲには、別途バッファ層、バリアメタル層、接着層等、他の層を挿入することも可能である。また、メモリセルＭＣは、ユニポーラ型のものを採用しても良い。
【００１４】
［可変抵抗素子ＶＲ］
次に、図４を参照して、可変抵抗素子ＶＲの構成例について説明する。図４は、可変抵抗素子ＶＲの構成例を示す模式的な断面図である。図４に示す通り、本実施の形態に係る可変抵抗素子ＶＲは、一例として、第１の金属酸化物層ＭＯ１と、第２の金属酸化物層ＭＯ２とを積層してなる。
【００１５】
第１の金属酸化物層ＭＯ１及び第２の金属酸化物層ＭＯ２は、共に金属酸化物からなるが、第１の金属酸化物層ＭＯ１においては、第２の金属酸化物層ＭＯ２においてよりも、酸素の含有率が高い。従って、第１の金属酸化物層ＭＯ１中の抵抗率は、基本的には第２の金属酸化物層ＭＯ２中の抵抗率よりも高くなる。
【００１６】
また、図４に示す通り、第１の金属酸化物層ＭＯ１には、酸素の含有率が低く低抵抗な欠陥領域ＤＲが形成されている。欠陥領域ＤＲは、複数の酸素欠陥Ｖｏを含んでいる。
尚、本実施の形態に係る可変抵抗素子ＶＲは、第１の金属酸化物層ＭＯ１と、第２の金属酸化物層ＭＯ２とを積層してなるが、可変抵抗素子ＶＲは金属酸化物を含んでいれば良く、他の構成を採用することも可能である。
【００１７】
次に、図５Ａ、及び図５Ｂを参照し、欠陥領域ＤＲについて説明する。図５Ａ及び図５Ｂは欠陥領域ＤＲの模式的な断面図である。
図５Ａに示す通り、第１の金属酸化物層ＭＯ１中の欠陥領域ＤＲは、複数の酸素欠陥Ｖｏを含んでいる。また、近接する酸素欠陥Ｖｏの間には、電流パスＣｐ（フィラメントパス）が形成される。従って、複数の電流パスＣｐによって第１の金属酸化物層ＭＯ１の上面と下面とが接続された場合、これら複数の電流パスＣｐは導電性のフィラメントとして機能し、メモリセルＭＣの抵抗値が低くなる。
【００１８】
ここで、図５Ｂに示す通り、酸素欠陥Ｖｏは、酸素イオンＯＩとの再結合等によって消滅する場合がある。この場合、消滅した酸素欠陥Ｖｏ周辺の電流パスＣｐも消滅する。この場合、フィラメントの一部が切断されることとなるため、メモリセルＭＣの抵抗値が増大する。この現象により、メモリセルＭＣの抵抗値は所定の範囲で変動する。
【００１９】
尚、欠陥領域ＤＲが形成される範囲の大きさは、例えばメモリセルＭＣの行デコーダ１２や列デコーダ１３からの距離に応じて１つのメモリセルアレイ中の複数のメモリセル間で異なる場合がある。欠陥領域ＤＲは、メモリセルＭＣの製造後に、可変抵抗素子ＶＲに電圧を印加するフォーミング動作によって形成される。この際、行デコーダ１２からの距離が遠いと、ワード線ＷＬにおける電圧降下が増大する。同様に、列デコーダ１３からの距離が遠いとビット線ＢＬにおける電圧降下が増大する。これにより、フォーミング動作中にメモリセルＭＣに印加される電圧が減少してしまい、これによって欠陥領域ＤＲが比較的広範囲に形成されてしまう。従って、メモリセルアレイ１１が大規模化した場合、複数のメモリセルＭＣの間で、このような欠陥領域ＤＲの大きさの違いが増大することがある。
【００２０】
［可変抵抗素子ＶＲの動作］
次に、図６Ａ、図６Ｂを参照して、可変抵抗素子ＶＲの動作について説明する。図６Ａ及び図６Ｂは、可変抵抗素子ＶＲの動作について説明するための模式的な断面図である。
【００２１】
図６Ａは、電極ＥＬ２を高電位に、電極ＥＬ１を低電位に設定し、これにより可変抵抗素子ＶＲの抵抗値を高抵抗状態（セット状態）から低抵抗状態（リセット状態）に変化させる動作（セット動作）を示している。この場合、欠陥領域ＤＲ中の酸素イオンＯＩが第２の金属酸化層ＭＯ２に移動して欠陥領域ＤＲ中に新たに酸素欠陥Ｖｏが発生し、欠陥領域ＤＲの抵抗値が減少する。
【００２２】
一方、図６Ｂは、電極ＥＬ１を高電位に、電極ＥＬ２を低電位に設定し、これにより可変抵抗素子ＶＲの抵抗値を低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化させる動作（リセット動作）を示している。この場合、第２の金属酸化層ＭＯ２中の酸素イオンＯＩが欠陥領域ＤＲに移動して欠陥領域ＤＲ中の酸素欠陥Ｖｏが消滅し、欠陥領域ＤＲの抵抗値が増大する。尚、以下の説明においては、図６Ａに示すように、電極ＥＬ２側が高電位に、電極ＥＬ１側が低電位になる様な電圧の印加方向を、電圧の正方向とする。同様に、図６Ｂに示すように、電極ＥＬ１側が高電位に、電極ＥＬ２側が低電位になる様な電圧の印加方向を、電圧の負方向とする。
【００２３】
酸素欠陥Ｖｏが比較的数多く存在する場合、電流パスＣｐも比較的数多く存在する。従って、第１の金属酸化物層ＭＯ１の上面と下面を接続するフィラメントの数も比較的多くなり、メモリセルＭＣの抵抗値が低くなる。一方、酸素欠陥Ｖｏが比較的少数しか存在しない場合、電流パスＣｐも比較的少数しか存在しなくなる。従って、第１の金属酸化物層ＭＯ１の上面と下面を接続するフィラメントも比較的少なくなり、メモリセルＭＣの抵抗値が高くなる。
【００２４】
なお、上記のような可変抵抗素子ＶＲを含むメモリセルは、その製造直後の段階では、セット状態とリセット状態との間で遷移することができない初期状態にある。このような初期状態のメモリセルＭＣをセット状態とリセット状態との間で遷移可能とするため、フォーミング動作が行われる（図６Ｃ参照）。このフォーミング動作においては、高電圧をメモリセルＭＣの両端に印加して、可変抵抗素子中に酸素欠陥Ｖｏ及び電流パスＣｐを形成する。これにより、メモリセルＭＣがセット状態とリセット状態との間で遷移可能となる。
【００２５】
酸素欠陥Ｖｏに対する酸素イオンＯＩの移動により、可変抵抗素子ＶＲ中の酸素欠陥Ｖｏが増減し、これによりメモリセルＭＣの抵抗値が変化する。しかし、書き込み動作のための書き込みパルス印加動作の直後においては、正負の電荷（ホール又は電子）が酸素欠陥Ｖｏに捕獲（トラップ）され、これにより、酸素イオンＯＩの移動が無くても、実質的に電流パスＣｐが消滅し、メモリセルの抵抗値が変化することがある。例えば図７Ａ〜図７Ｄに示すように、酸素欠陥Ｖｏに正の電荷（正孔）が捕獲されると、その付近の電流パスＣｐが消滅することがあり得る。また、図８Ａ〜図８Ｄに示すように、酸素欠陥Ｖｏに負の電荷（電子）が捕獲される場合も、同様の現象が生じ得る。また、上記のようにして酸素欠陥Ｖｏに捕獲される電荷の量及び位置などの相違により、メモリセルＭＣの抵抗値のバラつきが大きくなることがあり得る。なお、欠陥領域ＤＲが大きいメモリセルでは、小さいメモリセルに比べ、電流パスＣｐが消去されやすい。
【００２６】
このため、本実施の形態では、メモリセルＭＣの書換え動作（セット動作、リセット動作）及び読み出し動作を、図９〜図１２に示すように実行する。具体的には、セット動作及びリセット動作におけるベリファイ読み出し動作においてメモリセルＭＣに印加する電圧Ｖｓｖは、その後の読み出し動作においてメモリセルＭＣに印加する読み出し電圧Ｖｒ＝Ｖｒｅａｄよりも小さく設定される。一例として、電圧Ｖｓｖは０．３〜０．５Ｖ程度であるのに対し、電圧Ｖｒｅａｄは、それよりも０．２〜０．３Ｖ程度大きい電圧に設定される。
【００２７】
図９及び図１０は、セット動作を行い、その後読み出し動作を行う場合における、フローチャート及びタイミングチャートである。図１１及び図１２は、リセット動作を行い、その後読み出し動作を行う場合における、フローチャート及びタイミングチャートである。
【００２８】
まず、図９及び図１０を参照して、セット動作を行い、その後読み出し動作を行う場合を説明する。
図９に示す通り、本実施の形態に係るセット動作においては、パルス電圧印加ステップＳ１０１とベリファイ読み出しステップＳ１０２とを、セット動作が完了したと判断されるまで繰り返し行う。
【００２９】
パルス電圧印加ステップＳ１０１においては、選択メモリセルＭＣに対し、セット電圧ＶｗとしてＶｗ＝Ｖ０＋ｎ・Ｖｓｔｅｐの大きさのパルス電圧を印加し、これにより可変抵抗素子ＶＲの抵抗値を高抵抗状態から低抵抗状態に変化させる。ここで、電圧Ｖ０はセット電圧Ｖｗの初期値であり、ステップ電圧Ｖｓｔｅｐはセット電圧Ｖｗの増加幅であり、ｎは第１の電圧印加ステップＳ１０１を行った回数を表す整数である。すなわち、セット電圧Ｖｗは、パルス電圧印加ステップＳ１０１の繰り返し回数ｎが増える度に、その値がステップ電圧Ｖｓｔｅｐだけ増加する。なお、図１０は、ステップＳ１０１とＳ１０２を３回繰り返す場合を図示している。
【００３０】
パルス電圧印加ステップＳ１０１の終了後、ベリファイ読み出しステップＳ１０２を行う。ベリファイ読み出しステップＳ１０２では、セット動作が完了したか否かを判断するため、メモリセルＭＣに対し、ベリファイ読み出し電圧Ｖｗｖを印加する。このベリファイ読み出し電圧Ｖｗｖの値Ｖｓｖは、例えば０．３〜０．５Ｖ程度であり、前述の電圧Ｖｗよりも小さい。このベリファイ読み出し電圧Ｖｗｖ＝Ｖｓｖを印加した状態においてメモリセルＭＣに流れるセル電流Ｉｃｅｌｌを閾値電流Ｉｓｖと比較する。セル電流Ｉｃｅｌｌが第１の閾値電流Ｉｓｖよりも小さい場合には、選択メモリセルＭＣがベリファイ読み出しステップＳ１０２をパスしなかったものと判定する。この場合、ｎを１だけ増大させ、再度パルス電圧印加ステップＳ１０１を行う。
【００３１】
一方、セル電流Ｉｃｅｌｌが第１の閾値電流Ｉｓｖよりも大きい場合には、選択メモリセルＭＣが第１のベリファイ読み出しステップＳ１０２をパスしたものと判定する。この場合、セット動作は終了する。
セット動作の終了後は、そのメモリセルＭＣに対して、外部からの読み出しコマンドに応じて、読出し動作が実行される（ステップＳ１０３）。この場合、メモリセルＭＣには、読み出し電圧Ｖｒ＝Ｖｒｅａｄが印加される。この電圧Ｖｒｅａｄは、前述の電圧Ｖｓｖよりも０．２〜０．３Ｖ程度大きい値、例えば０．５〜０．７Ｖ程度に設定される（Ｖｒｅａｄ＞Ｖｓｖ）。この理由は後述する。
【００３２】
図１１及び図１２は、リセット動作を行い、その後読み出し動作を行う場合を説明する。図１１に示す通り、本実施の形態に係るリセット動作においては、パルス電圧印加ステップＳ１０１’とベリファイ読み出しステップＳ１０２’とを、リセット動作が完了したと判断されるまで繰り返し行う。
【００３３】
パルス電圧印加ステップＳ１０１’においては、選択メモリセルＭＣに対し、リセット電圧ＶｅとしてＶｅ＝Ｖ０’＋ｎ・Ｖｓｔｅｐ’を印加し、これにより可変抵抗素子ＶＲの抵抗値を低抵抗状態から高抵抗状態に変化させる。ここで、電圧Ｖ０’はリセット電圧Ｖｅの初期値であり、ステップ電圧Ｖｓｔｅｐ’はリセット電圧Ｖｅの増加幅であり、ｎは第１の電圧印加ステップＳ１０１’を行った回数を表す整数である。すなわち、リセット電圧Ｖｅは、パルス電圧印加ステップＳ１０１’の繰り返し回数ｎが増える度に、その値がステップ電圧Ｖｓｔｅｐ’だけ増加する。なお、図１２は、ステップＳ１０１’とＳ１０２’を３回繰り返す場合を図示している。
【００３４】
パルス電圧印加ステップＳ１０１’の終了後、ベリファイ読み出しステップＳ１０２’を行う。ベリファイ読み出しステップＳ１０２’では、リセット動作が完了したか否かを判断するため、メモリセルＭＣに対し、ベリファイ読み出し電圧Ｖｅｖを印加する。このベリファイ読み出し電圧Ｖｅｖの値Ｖｓｖ’は、例えば０．３〜０．５Ｖ程度であり、前述の電圧Ｖｅよりも小さい。このベリファイ読み出し電圧Ｖｅｖ＝Ｖｓｖ’を印加した状態においてメモリセルＭＣに流れるセル電流Ｉｃｅｌｌを閾値電流Ｉｓｖ’と比較する。セル電流Ｉｃｅｌｌが第１の閾値電流Ｉｓｖ’よりも大きい場合には、選択メモリセルＭＣがベリファイ読み出しステップＳ１０２’をパスしなかったものと判定する。この場合、ｎを１だけ増大させ、再度パルス電圧印加ステップＳ１０１’を行う。
【００３５】
一方、セル電流Ｉｃｅｌｌが第１の閾値電流Ｉｓｖ’よりも小さい場合には、選択メモリセルＭＣが第１のベリファイ読み出しＳ１０２’をパスしたものと判定する。この場合、リセット動作は終了する。
リセット動作の終了後は、そのメモリセルＭＣに対して、外部からの読み出しコマンドに応じて、読出し動作が実行される（Ｓ１０３’）。この場合、メモリセルＭＣには、読み出し電圧Ｖｒ＝Ｖｒｅａｄが印加される。この電圧Ｖｒｅａｄは、前述の電圧Ｖｓｖ’よりも大きい値に設定される（Ｖｒｅａｄ＞Ｖｓｖ’）。その理由は後述する。
【００３６】
以下では、Ｖｒｅａｄ＞Ｖｓｖ、Ｖｒｅａｄ＞Ｖｓｖ’の関係が設定される理由について説明する。
図１３及び図１４は、Ｖｒｅａｄ＞Ｖｓｖ、Ｖｒｅａｄ＞Ｖｓｖ’に設定する理由について説明するグラフである。図１３は、可変抵抗素子ＶＲ中の酸素欠陥に負の電荷（電子）がトラップされた場合において、読み出し動作時においてメモリセルＭＣに流れるセル電流Ｉｃｅｌｌの分布を示すグラフである。図１３中、上側のグラフは、読み出し動作時の印加電圧Ｖｒｅａｄが０．２５Ｖである場合のセル電流の分布である。また、下側のグラフは、電圧Ｖｒｅａｄが０．５Ｖである場合のセル電流の分布を示している。上側のグラフ、下側のグラフのそれぞれにおいて、酸素欠陥Ｖｏの密度の大きさにより、異なるグラフを示している。図１４は、可変抵抗ＶＲ中の酸素欠陥に正の電荷（正孔）がトラップされた場合において、読み出し動作時においてメモリセルＭＣに流れるセル電流Ｉｃｅｌｌの分布を示すグラフである。
【００３７】
図１３及び図１４から明らかなように、メモリセルＭＣに読み出しのために印加される電圧が大きいと、セル電流Ｉｃｅｌｌのバラつきは小さく見える。これは、印加電圧が大きいほど、上述のようなトラップ電荷の影響が小さくなるからである。このことは、逆の見方をすれば、小さい読み出し電圧でセル電流Ｉｃｅｌｌのバラつきが小さくなっていれば、より大きい読み出し電圧ではセル電流Ｉｃｅｌｌのバラつきは更に小さく見えることを意味する。このため、本実施の形態では、ベリファイ読み出し動作においてメモリセルＭＣに印加する電圧Ｖｓｖを、読み出し動作においてメモリセルＭＣに印加する電圧Ｖｒｅａｄよりも小さくする。このように設定することで、小さい電圧Ｖｓｖ、Ｖｓｖ’により、ベリファイ読み出し動作をパス（Ｓ１０２、Ｓ１０２’）とされたメモリセルＭＣは、この電圧Ｖｓｖよりも大きな電圧Ｖｒｅａｄの下では、十分な読み出しマージンを確保することができる。これが、本実施の形態がＶｒｅａｄ＞Ｖｓｖ、Ｖｒｅａｄ＞Ｖｓｖ’の関係に設定する理由である。
【００３８】
図１５及び図１６は、Ｖｒｅａｄ＞Ｖｓｖ、Ｖｒｅａｄ＞Ｖｓｖ’に設定する理由を、バンド構造の観点から説明したものである。図１５は、メモリセルＭＣに印加された電圧が０．２５Ｖである場合の、メモリセルＭＣの可変抵抗素子ＶＲ付近のバンド図であり、図１６はその拡大図である。可変抵抗素子ＶＲ付近の酸素欠陥Ｖｏに電荷がトラップされると、バンド図に歪みが生じ、電荷の流れやすさにも変化が生じる。一方、メモリセルＭＣに印加される電圧が大きくなると、その電圧の変化によるバンド図の変化の方が大きく、トラップ電荷による影響は少ない。
このようにトラップ電荷による影響は、メモリセルＭＣへの印加電圧が小さい場合において大きく、メモリセルへの印加電圧が大きい場合には小さい。この図１５及び図１６からも、Ｖｒｅａｄ＞Ｖｓｖ、Ｖｒｅａｄ＞Ｖｓｖ’に設定する理由が分る。
【００３９】
なお、上述の実施の形態では、電圧Ｖｓｖ、Ｖｓｖ’、及び電圧Ｖｒｅａｄはいずれも固定値であるものとして説明をしたが、電圧Ｖｓｖ、電圧Ｖｓｖ’、及び電圧Ｖｒｅａｄを可変とすることも可能である。例えば繰り返し回数ｎが増加するにつれ、これら電圧値が増加するようにしてもよい。ただし、その場合であっても、Ｖｒｅａｄ＞Ｖｓｖ、Ｖｒｅａｄ＞Ｖｓｖ’の関係が維持されることが必要である。
【００４０】
［効果］
以上説明したように、本実施の形態によれば、書換え動作（セット動作又はリセット動作）におけるベリファイ読み出し動作においてメモリセルに印加される電圧は、読み出し動作においてメモリセルに印加される電圧よりも小さい値に設定される。これにより、メモリセルの読み出しマージンを大きくすることができる。
【００４１】
［第２の実施の形態］
次に、図１７及び図１８を参照して、第２の実施の形態について説明する。この実施の形態は、第１の実施の形態とはメモリセルアレイ１１の形態が異なっている。具体的には、この第２の実施の形態のメモリセルアレイは、基板に垂直な方向に延びるビット線を備えた構造を有している点で、第１の実施の形態と異なっている。すなわち、ビット線ＢＬは、基板に対して垂直な方向に所定ピッチで複数配列され、基板に対して平行な方向を長手方向として延びる。更にワード線ＷＬは、基板に対して平行な方向に所定ピッチで複数配列され、垂直な方向を長手方向として延びる。
【００４２】
図１７は、本実施の形態に係るメモリセルアレイ１１の回路図の一例である。図１８はメモリセルアレイ１１の積層構造を示す斜視図の一例である。尚、図１７及び図１８において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図１７に示す構造は、Ｘ方向に繰り返し設けられている。また、以下の説明において、第１の実施の形態と同様の部分については、同一の符号を付し、説明を省略する。なお、書換え動作（セット動作、及びリセット動作）、及びその後の読み出し動作は、第１の実施の形態と同様であるので、説明は省略する。
【００４３】
メモリセルアレイ１１は、図１７に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
ワード線ＷＬ１〜ＷＬ４は、図１７及び図１８に示すように、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
【００４４】
メモリセルＭＣは、図１７に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは、図４を参照して説明した通り、金属酸化物層を有している。
選択トランジスタＳＴｒは、図１７に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。
【００４５】
また、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒ間に配置されたゲート電極は共通接続することができる。選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒ間のゲート電極を分離して、２つの選択トランジスタＳＴｒをそれぞれ独立に動作させることもできる。
【００４６】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１１・・・メモリセルアレイ、  １２・・・行デコーダ、  １３・・・列デコーダ、  １４・・・上位ブロック、  １５・・・電源  １６・・・制御回路、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＭＣ・・・メモリセル、  ＥＬ１、ＥＬ２、ＥＬ３・・・電極、  ＶＲ・・・可変抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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