(57)【特許請求の範囲】
【請求項１】
入力無線周波数（ＲＦ）信号中のジャマーに適応される利得トランジスタのバイアス電流に基づいて決定される可変利得を有する前記利得トランジスタと、
前記利得トランジスタと回路接地との間に結合され、前記利得トランジスタにディジェネレーションを与えるように構成されたインダクタと、
前記利得トランジスタの前記可変利得に基づいて前記利得トランジスタのゲートと前記回路接地との間に選択的に結合可能な入力整合回路とを備え、
ここにおいて、前記入力整合回路は、第２のトランジスタと、抵抗器である構成要素と、前記抵抗器および前記第２のトランジスタと直列に結合されたキャパシタとを備え、前記構成要素は、前記入力整合回路が前記利得トランジスタの前記ゲートと前記回路接地との間に結合された状態で、前記利得トランジスタと前記インダクタとを備える増幅器の入力整合を与えるように構成され、前記第２のトランジスタは、前記入力整合回路を前記利得トランジスタの前記ゲートと前記回路接地との間に結合するか、または、前記入力整合回路を前記利得トランジスタの前記ゲートと前記回路接地との間から切断するように動作可能であり、前記入力整合回路は、バイアス電圧と前記キャパシタとの間に結合され、前記入力整合回路が前記利得トランジスタの前記ゲートと前記回路接地との間から切断された状態で前記キャパシタを前記バイアス電圧までプリチャージするように動作可能な第３のトランジスタをさらに備える、装置。
【請求項２】
前記入力整合回路が、前記ジャマーが存在する場合のための低利得モードで前記利得トランジスタの前記ゲートと前記回路接地との間に結合され、前記ジャマーが存在しない場合のための高利得モードで前記利得トランジスタの前記ゲートと前記回路接地との間から切断される、請求項１に記載の装置。
【請求項３】
前記キャパシタが前記第２のトランジスタのソースと回路接地との間に結合され、前記抵抗器が前記第２のトランジスタのドレインと前記利得トランジスタの前記ゲートとの間に結合された、請求項１に記載の装置。
【請求項４】
前記入力ＲＦ信号の受信端子と前記利得トランジスタの前記ゲートとの間に結合された第２の入力整合回路をさらに備える、請求項１に記載の装置。
【請求項５】
前記第２の入力整合回路が、前記第２の入力整合回路の入力と出力との間に結合された第２のインダクタを備える、請求項４に記載の装置。
【請求項６】
入力無線周波数(ＲＦ)信号中のジャマーに適応される利得トランジスタのバイアス電流に基づいて決定される可変利得を有する前記利得トランジスタと、
前記利得トランジスタと回路接地との間に結合されるもので、前記利得トランジスタにディジェネレーションを与えるように構成されたインダクタと、
前記利得トランジスタの前記可変利得に基づいて前記利得トランジスタのゲートと前記回路接地との間に選択的に結合可能な入力整合回路と、
前記利得トランジスタと増幅器出力との間に結合されたカスコードトランジスタと、
を備え、
前記利得トランジスタは、前記入力ＲＦ信号を受信し、前記可変利得に基づいて増幅するように動作可能であり、前記カスコードトランジスタは、出力ＲＦ信号を与えるように動作可能である、
ここにおいて、前記入力整合回路は、第２のトランジスタと、抵抗器である構成要素と、前記抵抗器および前記第２のトランジスタと直列に結合されたキャパシタとを備え、前記構成要素は、前記入力整合回路が前記利得トランジスタの前記ゲートと前記回路接地との間に結合された状態で、前記利得トランジスタと前記インダクタとを備える増幅器の入力整合を与えるように構成され、前記第２のトランジスタは、前記入力整合回路を前記利得トランジスタの前記ゲートと前記回路接地との間に結合するか、または、前記入力整合回路を前記利得トランジスタの前記ゲートと前記回路接地との間から切断するように動作可能であり、前記入力整合回路は、バイアス電圧と前記キャパシタとの間に結合され、前記入力整合回路が前記利得トランジスタの前記ゲートと前記回路接地との間から切断された状態で前記キャパシタを前記バイアス電圧までプリチャージするように動作可能な第３のトランジスタをさらに備える、装置。
【請求項７】
前記利得トランジスタと第２の増幅器出力との間に結合され、第２の出力ＲＦ信号を与えるように構成可能な第２のカスコードトランジスタをさらに備える、請求項６に記載の装置。
【請求項８】
前記利得トランジスタに結合され、第２の利得トランジスタの第２のバイアス電流に基づいて決定される第２の可変利得を有する前記第２の利得トランジスタと、
前記第２の利得トランジスタと前記回路接地との間に結合され、前記第２の利得トランジスタにディジェネレーションを与えるように構成された第２のインダクタと、
前記第２の利得トランジスタと前記増幅器出力との間に結合された第２のカスコードトランジスタと、
前記第２の利得トランジスタと第２の増幅器出力との間に結合された第３のカスコードトランジスタとをさらに備える、請求項６に記載の装置。
【請求項９】
第２の利得トランジスタのバイアス電流に基づいて決定される可変利得を有する前記第２の利得トランジスタと、
前記第２の利得トランジスタと前記回路接地との間に結合され、前記第２の利得トランジスタにディジェネレーションを与えるように構成された第２のインダクタと、
前記第２の利得トランジスタの前記可変利得に基づいて前記第２の利得トランジスタのゲートと前記回路接地との間に選択的に結合可能な第２の入力整合回路と、
前記第２の利得トランジスタと前記増幅器出力との間に結合された第３のカスコードトランジスタと、
前記第２の利得トランジスタと前記第２の増幅器出力との間に結合された第４のカスコードトランジスタとをさらに備える、請求項７に記載の装置。
【請求項１０】
入力無線周波数（ＲＦ）信号を、前記入力ＲＦ信号中のジャマーに適応される利得トランジスタのバイアス電流に基づいて決定される可変利得を有する前記利得トランジスタを用いて増幅することと、
前記利得トランジスタと回路接地との間に結合されたインダクタを用いて前記利得トランジスタをディジェネレートすることと、
前記利得トランジスタの前記可変利得に基づいて入力整合回路を前記利得トランジスタのゲートと前記回路接地との間に選択的に結合することであって、前記入力整合回路が前記利得トランジスタの前記ゲートと前記回路接地との間に結合された状態で入力整合のために、前記利得トランジスタの前記ゲートと前記回路接地との間に抵抗器を結合することと、
前記入力整合回路が前記利得トランジスタの前記ゲートと前記回路接地との間から切断された状態で、前記抵抗器と直列に結合されたキャパシタをバイアス電圧までプリチャージすることと
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本開示は、一般に電子機器に関し、より詳細には、増幅器に関する。
【背景技術】
【０００２】
[0002]  ワイヤレス通信システムにおけるワイヤレスデバイス（たとえば、セルラーフォンまたはスマートフォン）は、双方向通信のためのデータを送信および受信し得る。ワイヤレスデバイスは、データ送信のための送信機と、データ受信のための受信機とを含み得る。データ送信では、送信機は、局部発振器（ＬＯ）信号をデータで変調して被変調信号を取得し、被変調信号を増幅して、適切な送信電力レベルを有する出力無線周波数（ＲＦ）信号を取得し、アンテナを介して出力ＲＦ信号を基地局に送信し得る。データ受信では、受信機は、アンテナを介して受信ＲＦ信号を取得し得、受信ＲＦ信号を増幅し処理して、基地局によって送られたデータを復元し得る。
【０００３】
[0003]  ワイヤレスデバイスは、異なる目的のための異なるタイプの増幅器を含み得る。たとえば、ワイヤレスデバイスは、受信機中に低雑音増幅器（ＬＮＡ：low noise amplifier）、送信機中に電力増幅器（ＰＡ：power amplifier）、ならびに受信機および／または送信機中に可変利得増幅器（ＶＧＡ：variable gain amplifier）を含み得る。増幅器（たとえば、ＬＮＡ）は、異なる信号状態を扱うために構成可能利得を有することが必要とされ得る。増幅器のための良好な性能と低電力消費とを達成しながら構成可能利得を与えることが望ましいことがある。
【図面の簡単な説明】
【０００４】
【図１】[0004]  ワイヤレスシステムと通信するワイヤレスデバイスを示す図。
【図２】[0005]  図１中のワイヤレスデバイスのブロック図。
【図３】[0006]  誘導性ディジェネレーション（inductive degeneration）と構成可能利得とをもつＬＮＡの概略図。
【図４】[0007]  誘導性ディジェネレーションと、構成可能利得と、入力整合とをもつＬＮＡの例示的な設計の概略図。
【図５Ａ】[0008]  構成可能入力整合回路の例示的な設計の概略図。
【図５Ｂ】構成可能入力整合回路の例示的な設計の概略図。
【図５Ｃ】構成可能入力整合回路の例示的な設計の概略図。
【図５Ｄ】構成可能入力整合回路の例示的な設計の概略図。
【図６】[0009]  誘導性ディジェネレーションと、構成可能利得と、入力整合とをもつＬＮＡの別の例示的な設計の概略図。
【図７Ａ】[0010]  誘導性ディジェネレーションと、構成可能利得と、入力整合とをもつ単入力多出力（ＳＩＭＯ）ＬＮＡの例示的な設計の概略図。
【図７Ｂ】誘導性ディジェネレーションと、構成可能利得と、入力整合とをもつ単入力多出力（ＳＩＭＯ）ＬＮＡの例示的な設計の概略図。
【図８】[0011]  誘導性ディジェネレーションと、構成可能利得と、入力整合とをもつ多入力多出力（ＭＩＭＯ）ＬＮＡの概略図。
【図９】[0012]  信号増幅を実行するためのプロセスを示す図。
【発明を実施するための形態】
【０００５】
[0013]  以下に示す発明を実施するための形態は、本開示の例示的な設計を説明するものであり、本開示が実施され得る唯一の設計を表すものではない。「例示的」という用語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用する。「例示的」として本明細書で説明するいかなる設計も、必ずしも他の設計よりも好ましいまたは有利であると解釈されるべきではない。発明を実施するための形態は、本開示の例示的な設計の完全な理解を与えるための具体的な詳細を含む。本明細書で説明する例示的な設計はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、本明細書で提示する例示的な設計の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。
【０００６】
[0014]  誘導性ディジェネレーションと、構成可能利得と、入力整合とをもつ増幅器が開示される。これらの増幅器は、良好な性能と低い電力消費とを達成しながら構成可能利得を与えることができる。これらの増幅器は、ワイヤレス通信デバイスなどの様々な電子デバイスのために使用され得る。
【０００７】
[0015]  図１に、ワイヤレス通信システム１２０および１２２と通信するワイヤレスデバイス１１０を示す。各ワイヤレスシステムは、ロングタームエボリューション（ＬＴＥ：Long Term Evolution）システム、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信用グローバルシステム（ＧＳＭ（登録商標）：Global System for Mobile Communications）システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ：wireless local area network）システム、または何らかの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ  １Ｘ、時分割同期ＣＤＭＡ（ＴＤ−ＳＣＤＭＡ：Time Division Synchronous CDMA）、またはＣＤＭＡの何らかの他のバージョンを実装し得る。簡単のために、図１に、２つの基地局１３０および１３２ならびに１つのシステムコントローラ１４０を含むワイヤレスシステム１２０と、１つの基地局１３４を含むワイヤレスシステム１２２とを示す。概して、ワイヤレスシステムは、任意の数の基地局と、ネットワークエンティティの任意のセットとを含み得る。基地局は、ノードＢ、進化型ノードＢ（ｅＮＢ）、アクセスポイントなどと呼ばれることもある。
【０００８】
[0016]  ワイヤレスデバイス１１０は、ユーザ機器（ＵＥ）、移動局、端末、アクセス端末、加入者ユニット、局などと呼ばれることもある。ワイヤレスデバイス１１０は、セルラーフォン、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレスフォン、ワイヤレスローカルループ（ＷＬＬ）局、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイスなどであり得る。ワイヤレスデバイス１１０はワイヤレスシステム１２０および／または１２２と通信し得る。ワイヤレスデバイス１１０はまた、放送局からの信号、１つまたは複数のグローバルナビゲーション衛星システム（ＧＮＳＳ：global navigation satellite systems）中の衛星（たとえば、衛星１５０）からの信号などを受信し得る。ワイヤレスデバイス１１０は、ＬＴＥ、ＷＣＤＭＡ、ＣＤＭＡ  １Ｘ、ＴＤ−ＳＣＤＭＡ、ＧＳＭ、８０２．１１など、ワイヤレス通信のための１つまたは複数の無線技術をサポートし得る。
【０００９】
[0017]  図２に、図１のワイヤレスデバイス１１０の例示的な設計のブロック図を示す。この例示的な設計では、ワイヤレスデバイス１１０は、１次アンテナ２１０に結合されたトランシーバ２２０と、２次アンテナ２１２に結合されたトランシーバ２２２と、データプロセッサ／コントローラ２８０とを含む。トランシーバ２２０は、アンテナインターフェース回路２２４と、複数（Ｋ個）のＬＮＡ２３０ａ〜２３０ｋと、受信回路２４０と、送信回路２５０と、複数（Ｋ個）の電力増幅器（ＰＡ）２６０ａ〜２６０ｋとを含む。トランシーバ２２２は、アンテナインターフェース回路２２６と、複数（Ｍ個）のＬＮＡ２３２ａ〜２３２ｍと、受信回路２４２と、送信回路２５２と、複数（Ｍ個）のＰＡ２６２ａ〜２６２ｍとを含む。トランシーバ２２０および２２２は、複数の周波数帯域、キャリアアグリゲーション、複数の無線技術、複数のワイヤレスシステム、受信ダイバーシティ、送信ダイバーシティ、複数の送信アンテナから複数の受信アンテナへのＭＩＭＯ送信など、またはそれらの任意の組合せをサポートし得る。
【００１０】
[0018]  データ受信のために、アンテナ２１０は、基地局および／または他の送信機局から信号を受信し、アンテナインターフェース回路２２４に受信ＲＦ信号を与える。アンテナインターフェース回路２２４は、１つまたは複数の選択されたＬＮＡ２３０に１つまたは複数の入力ＲＦ信号を与える。アンテナインターフェース回路２２４は、スイッチ、デュプレクサ、ダイプレクサ、送信フィルタ、受信フィルタ、整合回路、方向性結合器などを含み得る。各選択されたＬＮＡ２３０は、それの入力ＲＦ信号を増幅し、１つまたは複数の増幅されたＲＦ信号を受信回路２４０に与える。受信回路２４０は、各増幅されたＲＦ信号をＲＦからベースバンドにダウンコンバートし、ダウンコンバートされた信号をフィルタ処理し、増幅し、データプロセッサ２８０に入力ベースバンド信号を与える。受信回路２４０は、ミキサ、フィルタ、増幅器、整合回路、発振器、ＬＯ生成器、位相ロックループ（ＰＬＬ：phase locked loop）などを含み得る。
【００１１】
[0019]  データ送信のために、データプロセッサ２８０は、送信されるべきデータを処理（たとえば、符号化および変調）し、送信回路２５０に１つまたは複数の出力ベースバンド信号を与える。送信回路２５０は、各出力ベースバンド信号を増幅し、フィルタ処理し、ベースバンドからＲＦにアップコンバートし、被変調信号を選択されたＰＡ２６０に与える。送信回路２５０は、増幅器、フィルタ、ミキサ、整合回路、発振器、ＬＯ生成器、ＰＬＬなどを含み得る。各選択されたＰＡ２６０は、それの被変調信号を増幅し、適切な送信電力レベルを有する出力ＲＦ信号を与える。各選択されたＰＡ２６０からの出力ＲＦ信号は、アンテナインターフェース回路２２４を通してルーティングされ、アンテナ２１０を介して送信される。
【００１２】
[0020]  トランシーバ２２２内のＬＮＡ２３２と、受信回路２４２と、送信回路２５２と、ＰＡ２６２とは、トランシーバ２２０内のＬＮＡ２３０と、受信回路２４０と、送信回路２５０と、ＰＡ２６０と同様の様式で動作し得る。トランシーバ２２０および２２２は、図２に示されていない他の回路を含み得る。トランシーバ２２０および２２２の全部または一部分が、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ  ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。たとえば、ＬＮＡ２３０および受信回路２４０は、ＲＦＩＣなどであり得る１つのモジュール上に実装され得る。トランシーバ２２０および２２２中の回路は他の方法でも実装され得る。
【００１３】
[0021]  データプロセッサ／コントローラ２８０は、ワイヤレスデバイス１１０のための様々な機能を実行し得る。たとえば、データプロセッサ２８０は、受信機回路２４０および２４２を介して受信されているデータと、送信回路２５０および２５２を介して送信されているデータとのための処理を実施し得る。コントローラ２８０は、トランシーバ２２０および２２２内の様々な回路の動作を制御し得る。メモリ２８２は、データプロセッサ／コントローラ２８０のプログラムコードおよびデータを記憶し得る。データプロセッサ／コントローラ２８０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上に実装され得る。
【００１４】
[0022]  図２に、２つのアンテナ２１０および２１２に結合された２つのトランシーバ２２０および２２２をもつ、ワイヤレスデバイス１１０の例示的な設計を示す。概して、ワイヤレスデバイスは、任意の数のアンテナのための任意の数のトランシーバを含み得る。各トランシーバは、任意の数の周波数帯域、任意の数のワイヤレスシステム、任意の数の無線技術などをサポートするために任意の数のＬＮＡと、任意の数のＰＡとを含む。
【００１５】
[0023]  図２中のＬＮＡ２３０および２３２は、様々な信号状態を扱うために構成可能利得を有し得る。構成可能利得をもつＬＮＡは、様々な様式で、様々なタイプのトランジスタを用いて実装され得る。Ｎチャネル金属酸化物半導体（ＮＭＯＳ：N-channel metal oxide semiconductor）トランジスタを用いて実装されるＬＮＡのいくつかの例示的な回路設計について以下で説明する。
【００１６】
[0024]  図３に、誘導性ディジェネレーションと、構成可能利得とをもつＬＮＡ３００の概略図を示す。ＬＮＡ３００は、ソースディジェネレーションインダクタ３３２と、利得トランジスタ３３４と、２つのカスコードトランジスタ３３６および３３８とを含む。入力整合回路３１０は、一端が入力ＲＦ信号（ＲＦｉｎ）を受信し、他端が利得トランジスタ３３４のゲートに結合される。利得トランジスタ３３４は、それのソースがインダクタ３３２の１つの端部に結合され、それのドレインがカスコードトランジスタ３３６および３３８のソースに結合される。インダクタ３３２の他方の端部は回路接地に結合される。カスコードトランジスタ３３６は、それのゲートが第１の制御信号（Ｖｃａｓｃ）を受信し、それのドレインが負荷回路３８０に結合される。カスコードトランジスタ３３８は、それのゲートが第２の制御信号（Ｖｂｌｅｅｄ）を受信し、それのドレインが電源電圧（ＶＤＤ）に結合される。利得トランジスタ３３４と、カスコードトランジスタ３３６および３３８とは、図３に示されているようにＮＭＯＳトランジスタを用いて、または他のタイプのトランジスタを用いて実装され得る。抵抗器３１４は、一端が利得トランジスタ３３４のゲートに結合され、他端が利得トランジスタ３３４のためのバイアス電圧（Ｖｂｉａｓ）を受ける。
【００１７】
[0025]  ＬＮＡ３００内で、利得トランジスタ３３４は、ＲＦｉｎ信号を増幅し、増幅された信号を与える。有効にされたとき、カスコードトランジスタ３３６は、増幅された信号をバッファし、出力ＲＦ信号（ＲＦｏｕｔ）を負荷回路３８０に与える。有効にされたとき、カスコードトランジスタ３３８は、利得トランジスタ３３４中を流れる電流の一部を伝え、その結果、次いで、カスコードトランジスタ３３６中を流れる電流が少なくなるであろう。ソースディジェネレーションインダクタ３３２はいくつかの機能を実行する。第１に、インダクタ３３２は、ＬＮＡ３００が良好なダイナミックレンジ（たとえば、良好な雑音指数）を取得し、低い電力消費で受信機のための高い感度を達成することを可能にする。第２に、インダクタ３３２はＬＮＡ３００の入力整合を助ける。
【００１８】
[0026]  利得トランジスタ３３４は、抵抗器３１４を介して利得トランジスタ３３４のゲートに印加されたＶｂｉａｓ電圧によって決定され得る、Ｉｂｉａｓのバイアス電流を用いてバイアスされ得る。バイアス電流は、ＬＮＡ３００のための所望の利得とダイナミックレンジとを取得するように選択され得る。バイアス電圧は、所望の量のバイアス電流が利得トランジスタ３３４中を流れるように調整され得る。より高いバイアス電流を用いてＬＮＡ３００のためにより高い利得が取得され得、その逆も同様である。
【００１９】
[0027]  ＬＮＡ３００に与えられた入力ＲＦ信号は１つまたは複数の所望の信号ならびに干渉信号を含み得る。所望の信号は、ワイヤレスデバイスによって受信されるべき送信信号である。干渉信号は、ワイヤレスデバイスによって受信されていない送信信号である。入力ＲＦ信号はジャマーを含み得、ジャマーは、所望の信号の振幅よりもはるかに大きい振幅を有し、周波数が所望の信号の近くに位置する干渉信号である。ＬＮＡ３００の非線形性により、ジャマーは相互変調ひずみ（ＩＭＤ：intermodulation distortion）を生じ得る。ＩＭＤは、周波数が所望の信号と重複し得、所望の信号の受信に悪影響を及ぼし得る追加の雑音として働き得る。
【００２０】
[0028]  ＬＮＡ３００は、異なる信号状態を扱うために複数の利得モードをサポートし得る。複数の利得モードは高利得モードと低利得モードとを含み得る。ＬＮＡ３００は、入力ＲＦ信号中にジャマー（jammer）が存在しないとき、高利得モードで動作し、所望の高利得を与え得る。ＬＮＡ３００は、入力ＲＦ信号中にジャマーが存在するとき、低利得モードで動作し、より低い利得を与え得る。ＬＮＡ３００は、高利得モードでよりも低利得モードでより低い利得を有し得る。たとえば、低利得モードは、高利得モードに関連する利得よりも低い６〜９デシベル（ｄＢ）の利得に関連し得る。低利得モードでのより低い利得は、受信機がジャマーの存在下で線形性要件を満たすのを助け得る。
【００２１】
[0029]  高利得モードでは、カスコードトランジスタ３３８はオフにされ得、カスコードトランジスタ３３６はオンにされ得る。カスコードトランジスタ３３６は、利得トランジスタ３３４中を流れる電流のすべてを伝え得る。利得トランジスタ３３４は、高利得モードでのＬＮＡ３００のための所望の利得と、線形性と、ダイナミックレンジとを取得するために十分な量のバイアス電流でバイアスされ得る。
【００２２】
[0030]  低利得モードでは、ＬＮＡ３００のためのより低い利得を取得するためにバイアス電流低減および／または電流ブリーディング（bleeding）が使用され得る。ＬＮＡ３００のバイアス電流は、ＬＮＡ３００の利得を低下させるために低減され得る。しかしながら、バイアス電流を低減することはＬＮＡ３００の入力インピーダンスの実数部をも減少させることになり、それによりＬＮＡ３００の入力整合が悪影響を受け得る。入力インピーダンスの実数部はソースディジェネレーションインダクタ３３２のインダクタンスに大きく依存し得る。入力整合への悪影響は、バイアス電流を様々な値内に、たとえば、Ｉｂｉａｓ＿ｍａｘからＩｂｉａｓ＿ｍｉｎまでに維持することによって緩和され得、Ｉｂｉａｓ＿ｍａｘはＬＮＡ３００の最大利得に対応し、Ｉｂｉａｓ＿ｍｉｎはＬＮＡ３００の最小利得に対応する。バイアス電流がＩｂｉａｓ＿ｍｉｎ限界まで低減された後、ＬＮＡ３００の利得をさらに低減するために電流ブリーディングが使用され得る。電流ブリーディングのために、カスコードトランジスタ３３６および３３８は両方ともオンにされ、カスコードトランジスタ３３８は、利得トランジスタ３３４中を流れる電流の一部を伝え得る。カスコードトランジスタ３３６が、次いで、カスコードトランジスタ３３８による電流ブリーディングの結果としてのより小さい量の電流を伝え、それにより、次いでＬＮＡ３００の利得が低減されるであろう。しかしながら、カスコードトランジスタ３３８を介して流れ出る電流は、バッテリー電力を消費するが、性能を改善するために効果的に使用されないので、電流ブリーディングは、ＬＮＡ３００の利得を低減する効率的な方法ではない。さらに、電流ブリーディングはＬＮＡ３００の線形性を劣化させ得、ＬＮＡ３００の劣化した線形性は受信機の全体的線形性を制限し得る。
【００２３】
[0031]  概して、強いジャマーが存在するとき、ＬＮＡまたは受信機が飽和し得、それにより、次いで、信号対雑音比（ＳＮＲ）が劣化し得る。飽和を回避する１つの方法は、バイアス電流を低減することによってＬＮＡの利得を低減することである。しかしながら、バイアス電流があまりに多く低減された場合、ソースディジェネレーションインダクタによる入力整合が悪影響を受けるであろう。したがって、バイアス電流は、入力整合制約によって制限された量だけ低減され得る。バイアス電流を特定の最小量に制限することは、ＬＮＡのための制限されたダイナミックレンジを生じるであろう。ＬＮＡは、その場合、ＳＮＲを過大に劣化させることなしに、一定のレベルを超える強いジャマーを扱うことができないことがある。
【００２４】
[0032]  本開示の一態様では、増幅器は、異なる信号状態に対して良好な性能を取得するために誘導性ディジェネレーションと、構成可能利得と、構成可能入力整合とを含み得る。利得値の所望の範囲にわたって増幅器の利得を変化させるために、増幅器のバイアス電流はより広い範囲にわたって変化させられ得る。バイアス電流は、増幅器の入力整合が所望の限界を超えて悪影響を受け得るポイントよりも低く低減され得る。より低いバイアス電流による増幅器の入力インピーダンスの変化が増幅器の構成可能入力整合によって考慮され得る。たとえば、増幅器の利得に応じて入力整合回路が選択的に結合され得る。増幅器の入力整合は、必要なときに入力整合回路を用いて達成され得る。したがって、増幅器は、より広い利得範囲、低利得におけるより低い電力消費、利得範囲全体にわたる良好なダイナミックレンジおよび良好な入力整合、ならびに／あるいは他の望ましい特性を有し得る。
【００２５】
[0033]  図４に、誘導性ディジェネレーション（degeneration）と、構成可能利得と、構成可能入力整合とをもつＬＮＡ４００の例示的な設計の概略図を示す。ＬＮＡ４００は、図２中のＬＮＡ２３０およびＬＮＡ２３２のいずれかのために使用され得る。ＬＮＡ４００は、ソースディジェネレーションインダクタ４３２と、利得トランジスタ４３４と、カスコードトランジスタ４３６と、構成可能入力整合回路４２０とを含む。
【００２６】
[0034]  入力整合回路４１０は、一端が入力ＲＦ信号（ＲＦｉｎ）を受信し、他端が利得トランジスタ４３４のゲートに結合される。利得トランジスタ４３４は、それのソースがインダクタ４３２の１つの端部に結合され、それのドレインがカスコードトランジスタ４３６のソースに結合される。インダクタ４３２の他方の端部は回路接地に結合される。カスコードトランジスタ４３６は、それのゲートが制御信号（Ｖｃａｓｃ）を受信し、それのドレインが負荷回路４８０に結合される。利得トランジスタ４３４およびカスコードトランジスタ４３６は、図４に示されているようにＮＭＯＳトランジスタを用いて、または他のタイプのトランジスタを用いて実装され得る。抵抗器４１４は、一端が利得トランジスタ４３２のゲートに結合され、他端が利得トランジスタ４３４のためのバイアス電圧（Ｖｂｉａｓ）を受ける。入力整合回路４１０および抵抗器４１４は、ＬＮＡ４００の一部として、またはＬＮＡ４００の外部にあるものとして見なされ得る。
【００２７】
[0035]  構成可能入力整合回路４２０は、利得トランジスタ４３４のゲートと回路接地との間に結合され得る。図４に示されている例示的な設計では、構成可能入力整合回路４２０はスイッチ４２２と入力整合回路４２４とを含む。スイッチ４２２は、一端が利得トランジスタ４３４のゲートに結合され、他端が入力整合回路４２４に結合され、入力整合回路４２４は、さらに、回路接地に結合される。スイッチ４２２は、利得制御信号（Ｇａｉｎ  Ｍｏｄｅ）によって開かれるかまたは閉じられ得る。
【００２８】
[0036]  図４に示されている例示的な設計では、負荷回路４８０は、１次コイル４８４と２次コイル４８６とを備えるトランスフォーマ４８２を含む。１次コイル４８４は、カスコードトランジスタ４３６のドレインとＶＤＤ電源との間に結合される。２次コイル４８６はダウンコンバータ（図４に図示せず）に差動出力ＲＦ信号を与える。負荷回路４８０は他の方法でも実装され得る。別の例示的な設計では、負荷回路は、インダクタと、場合によってはＶＤＤ電源とカスコードトランジスタ４３６のドレインとの間に結合されたキャパシタとを含み得る。また別の例示的な設計では、負荷回路は、それのソースがＶＤＤ電源に結合され、それのドレインがカスコードトランジスタ４３６のドレインに結合された、Ｐチャネル金属酸化物半導体（ＰＭＯＳ：P-channel metal oxide semiconductor）トランジスタを含み得る。ＰＭＯＳトランジスタはカスコードトランジスタ４３６に能動負荷を与え得る。
【００２９】
[0037]  ＬＮＡ４００は他の様式でも実装され得る。別の例示的な設計では、ＬＮＡは、並列に結合され、それらのゲートが入力ＲＦ信号を受信する、２つの利得トランジスタを含み得る。図４に示されているように、第１の利得トランジスタは、それのソースがディジェネレーションインダクタに結合され得る。第２の利得トランジスタは、それのソースが回路接地に直接結合され得る。たとえば、信号状態に応じて、第１の利得トランジスタまたは第２の利得トランジスタのいずれかが選択され得る。別の例示的な設計では、ＬＮＡは、ＬＮＡの出力と入力との間に結合されたフィードバック回路を含み得る。フィードバック回路は、抵抗器、キャパシタ、トランジスタ、何らかの他の回路構成要素、またはそれらの組合せを備え得る。フィードバック回路は、入力整合を助け得、また、ＬＮＡの線形性を改善し得る。
【００３０】
[0038]  別の例示的な設計では、ＬＮＡは、カスコードトランジスタの代わりにカスコード回路を含み得る。カスコード回路は、（ｉ）利得トランジスタと中間ノードのドレインとの間に結合された第１のカスコードトランジスタと、（ｉｉ）中間ノードとＬＮＡの出力との間に結合された第２のカスコードトランジスタと、（ｉｉｉ）中間ノードと回路接地との間に結合されたシャントトランジスタとを含み得る。カスコード回路が有効にされたとき、第１および第２のカスコードトランジスタは、ＬＮＡ出力において出力ＲＦ信号を与えるためにオンにされ得、シャントトランジスタはオフにされ得る。カスコード回路が無効にされたとき、第１および第２のカスコードトランジスタは、ＬＮＡ出力において出力ＲＦ信号を与えないためにオフにされ得、シャントトランジスタは、中間ノードを回路接地にプルし、ＬＮＡ出力と利得トランジスタとの間のより良い分離を与えるためにオンにされ得る。同じ負荷回路が、たとえば、異なるＬＮＡ中の複数の利得トランジスタによって共有されるとき、より良い分離が望ましいことがある。
【００３１】
[0039]  例示的な設計では、インダクタ４３２は固定インダクタンスを有し得る。別の例示的な設計では、インダクタ４３２は、可変またはプログラマブルインダクタンスを有する構成可能インダクタであり得る。たとえば、インダクタ４３２は、直列に結合された複数のインダクタおよび／または並列に結合された複数のインダクタを用いて実装され得る。異なるインダクタンス値は、（ｉ）１つまたは複数のスイッチを介して１つまたは複数の直列に結合されたインダクタを短絡させること、および／または（ｉｉ）１つまたは複数のスイッチを介して１つまたは複数の並列に結合されたインダクタを切断することによって取得され得る。
【００３２】
[0040]  ＬＮＡ４００内で、利得トランジスタ４３４は、ＲＦｉｎ信号を増幅し、増幅された信号を与える。カスコードトランジスタ４３６は、増幅された信号をバッファし、負荷回路４８０に出力ＲＦ信号（ＲＦｏｕｔ）を与える。ソースディジェネレーションインダクタ４３２は、ＬＮＡ４００が良好なダイナミックレンジ（たとえば、良好な雑音指数）を取得し、高い感度を達成することを可能にし、また、ＬＮＡ４００の入力整合を助ける。
【００３３】
[0041]  ＬＮＡ４００は、高利得モードと低利得モードとを含み得る複数の利得モードをサポートし得る。ＬＮＡ４００は、入力ＲＦ信号中にジャマーが存在しないとき、高利得モードで動作し、所望の高利得を与え得る。ＬＮＡ４００は、入力ＲＦ信号中にジャマーが存在するとき、低利得モードで動作し、より低い利得を与え得る。ＬＮＡ４００は、高利得モードでよりも低利得モードでより低い利得を有し得、これは、受信機がジャマーの存在下で線形性要件を満たすのを助け得る。各利得モードは、ＬＮＡ４００のための特定の利得値または様々な利得値に関連し得る。
【００３４】
[0042]  高利得モードでは、利得トランジスタ４３４は、ＬＮＡ４００のための所望の高利得と、線形性と、雑音指数と、ダイナミックレンジとを取得するために十分な量のバイアス電流でバイアスされ得る。スイッチ４２２は開かれ得、入力整合回路４２４は利得トランジスタ４３４のゲートから切断され得る。ＬＮＡ４００は、高利得モードでＺｉｎ＿ｈｇの入力インピーダンスを有し得、この入力インピーダンスはソースディジェネレーションインダクタ４３２のインダクタンスによって主に決定され得る。入力整合回路４１０は、高利得モードでＬＮＡ４００に入力整合を与え得、Ｚｉｎ＿ｈｇインピーダンスに整合するように設計され得る。
【００３５】
[0043]  低利得モードでは、利得トランジスタ４３４は、ＬＮＡ４００の利得を低減するためにより少ないバイアス電流でバイアスされ得る。スイッチ４２２は閉じられ得、入力整合回路４２４は利得トランジスタ４３４のゲートに接続され得る。利得トランジスタ４３４のバイアス電流を低減することは、ソースディジェネレーションインダクタ４３２のインダクタンスに主に依存し得る、ＬＮＡ４００の入力インピーダンスの実数部を減少させるであろう。入力整合回路４２４は、ＬＮＡ４００が低利得モードでＺｉｎ＿ｈｇに十分に近い入力インピーダンスを有するように、ＬＮＡ４００の入力インピーダンスの実数部の減少を考慮し得る。入力整合回路４１０は、次いで、低利得モードでＬＮＡ４００に良好な入力整合を与え得る。同等に、ＬＮＡ４００の入力整合は、低利得モードで入力整合回路４１０および４２４の組合せによって実行されるように考慮され得る。
【００３６】
[0044]  構成可能入力整合回路４２０は、低利得モードでのＬＮＡ４００の入力整合がソースディジェネレーションインダクタ４３２と無関係であることを可能にし得る。したがって、電力消費とＬＮＡ４００の入力整合との間の制約は緩和され得る。利得トランジスタ４３４のバイアス電流は、低利得モードでのＬＮＡ４００のダイナミックレンジ要件に基づいて設定され（たとえば、低減され）得、ＬＮＡ４００の入力整合要件によって制限されない。
【００３７】
[0045]  図４に示されている例示的な設計では、構成可能入力整合回路４２０は利得トランジスタ４３４のゲートと回路接地との間に結合される。構成可能入力整合回路はまた、ＬＮＡの他のロケーションまたはノードに配置され得る。たとえば、構成可能入力整合回路は、利得トランジスタのソースまたはドレインと回路接地との間、あるいは利得トランジスタのゲートとソースとの間、あるいはＬＮＡの何らかの他のロケーションまたはノードにおいて結合され得る。
【００３８】
[0046]  構成可能入力整合回路４２０は様々な方法で実装され得る。構成可能入力整合回路４２０のいくつか例示的な設計について以下で説明する。
【００３９】
[0047]  図５Ａに、図４中の構成可能入力整合回路４２０の第１の例示的な設計である、構成可能入力整合回路４２０ａの概略図を示す。構成可能入力整合回路４２０ａ内で、トランジスタ５２２は、それのソースがキャパシタ５２４の１つの端部に結合され、それのゲートが抵抗器５２０の１つの端部に結合され、それのドレインが抵抗器５２６の１つの端部に結合される。キャパシタ５２４の他方の端部は回路接地に結合される。抵抗器５２０の他方の端部はＧａｉｎ  Ｍｏｄｅ制御信号を受信する。抵抗器５２６の他方の端部は利得トランジスタ４３４のゲートに結合される。図５Ａ中のトランジスタ５２２と、キャパシタ５２４と、抵抗器５２６との構成は、トランジスタ５２２がオフにされた状態で、入力整合回路４２０が使用中でないときに、ＬＮＡ４００が高利得モードで高い感度を達成することを可能にし得る。
【００４０】
[0048]  図５Ａに示されている例示的な設計では、入力整合回路４２０ａは、抵抗器５２６とキャパシタ５２４とから構成されたＲＣネットワークを含む。ＲＣネットワークは、低利得モードでの低減されたバイアス電流によるＬＮＡ４００の入力インピーダンスの変化を考慮し得る。特に、抵抗器５２６は低利得モードでのＬＮＡ４００の入力整合を支援する。キャパシタ５２４は、Ｖｂｉａｓ電圧の妨害を回避する交流（ＡＣ）結合キャパシタとして働く。トランジスタ５２２は、図４中のスイッチ４２２に対応するスイッチとして動作する。トランジスタ５２２は、（ｉ）ＲＣネットワークを利得トランジスタ４３４のゲートに接続するためにオンにされ得るか、または（ｉｉ）利得トランジスタ４３４のゲートからＲＣネットワークを切断するためにオフにされ得る。抵抗器５２０は、ＬＮＡ４００が高利得モードで高い感度（または低い雑音指数）を達成することを可能にする。抵抗器５２０は、トランジスタ５２２のドレインと抵抗器５２６との間の中間ノードにおいて接地に対する寄生キャパシタンスを低減する。このことは、入力整合回路４２０が使用中でないときに抵抗器５２０のノイズが漏れることと、高利得モードでのＬＮＡ４００の感度を劣化させることとを妨ぎ得る。
【００４１】
[0049]  図５Ａ中に示されている例示的な設計では、入力整合回路４１０ａは、入力整合回路４１０ａの入力と出力との間に結合されたインダクタ４１２を備える。単一の回路構成要素（たとえば、インダクタ４１２のみ）は、高利得モードでＬＮＡ４００のために良好な入力整合を取得するのに十分であり得る。インダクタ４１２は、利得トランジスタ４３４のための高バイアス電流と、インダクタ４３２によって与えられる公称ソースディジェネレーションインダクタンスと、利得トランジスタ４３４のゲートから切断または分離された構成可能入力整合回路４２０とを用いて、高利得モードで良好な入力整合を与えるように設計され得る。ＬＮＡ４００の入力整合は、利得トランジスタ４３４のためのより少ないバイアス電流により、低利得モードで劣化させられ得る。しかしながら、構成可能入力整合回路４２０が低利得モードでのＬＮＡ４００の入力整合を改善し得る。
【００４２】
[0050]  入力整合回路４１０ａは他の方法でも実装され得る。たとえば、入力整合回路４１０ａは、入力と回路接地との間に結合されたシャントキャパシタ、または出力と回路接地との間に結合されたシャントキャパシタ、または入力整合回路４１０の入力と出力との間に結合されたキャパシタ、または他の方法で結合された何らかの他の回路構成要素、またはそれらの組合せを備え得る。各キャパシタは固定キャパシタまたは構成可能キャパシタであり得る。
【００４３】
[0051]  概して、ＬＮＡのための入力整合は、（たとえば、１つまたは複数のトランジスタを備える）能動回路および／または（たとえば、１つまたは複数の抵抗器、インダクタ、キャパシタなどを備える）受動回路を用いて達成され得る。コストと、電力消費と、回路面積とを低減するために、入力整合のために１つの回路構成要素のみ（たとえば、１つのインダクタ）を使用することが望ましいことがある。また、高利得モードと低利得モードの両方で入力整合のために同じ回路構成要素（たとえば、同じインダクタ）を使用することが望ましいことがある。
【００４４】
[0052]  図５Ｂに、図４中の構成可能入力整合回路４２０の第２の例示的な設計である、構成可能入力整合回路４２０ｂの概略図を示す。構成可能入力整合回路４２０ｂ内で、トランジスタ５２２は、それのソースが回路接地に結合され、それのゲートがＧａｉｎ  Ｍｏｄｅ制御信号を受信し、それのドレインが抵抗器５２６の１つの端部に結合される。抵抗器５２６の他方の端部はキャパシタ５２４の１つの端部に結合される。キャパシタ５２４の他方の端部は利得トランジスタ４３４のゲートに結合される。キャパシタ５２４および抵抗器５２６は、直列に結合され、ＲＣネットワークを形成する。トランジスタ５２２は、ＲＣネットワークと直列に結合され、（ｉ）ＲＣネットワークを利得トランジスタ４３４のゲートに接続するためにオンにされ得るか、または（ｉｉ）利得トランジスタ４３４のゲートからＲＣネットワークを切断するためにオフにされ得る、スイッチとして動作し得る。
【００４５】
[0053]  図５Ｃに、図４中の構成可能入力整合回路４２０の第３の例示的な設計である、構成可能入力整合回路４２０ｃの概略図を示す。構成可能入力整合回路４２０ｃ内で、トランジスタ５２２は、それのソースが回路接地に結合され、それのゲートがＧａｉｎ  Ｍｏｄｅ制御信号を受信し、それのドレインが抵抗器５２４の１つの端部に結合される。キャパシタ５２４の他方の端部は抵抗器５２６の１つの端部に結合される。抵抗器５２６の他方の端部は利得トランジスタ４３４のゲートに結合される。キャパシタ５２４および抵抗器５２６は、直列に結合され、ＲＣネットワークを形成する。トランジスタ５２２は、ＲＣネットワークと直列に結合され、（ｉ）ＲＣネットワークを利得トランジスタ４３４のゲートに接続するためにオンにされ得るか、または（ｉｉ）利得トランジスタ４３４のゲートからＲＣネットワークを切断するためにオフにされ得る。
【００４６】
[0054]  図５Ｄに、図４中の構成可能入力整合回路４２０の第４の例示的な設計である、構成可能入力整合回路４２０ｄの概略図を示す。構成可能入力整合回路４２０ｄは、図５Ａ中の構成可能入力整合回路４２０ａについて上記で説明したように結合された、トランジスタ５２２と、キャパシタ５２４と、抵抗器５２６とを含む。構成可能入力整合回路４２０ｄは、それのソースがキャパシタ５２４に結合され、それのゲートが相補利得制御信号（Ｇａｉｎ  Ｍｏｄｅ＿ｂ）を受信し、それのドレインがＶｂｉａｓ電圧に結合された、トランジスタ５２８をさらに含み得る。Ｇａｉｎ  Ｍｏｄｅ＿ｂ信号はＧａｉｎ  Ｍｏｄｅ信号と相補関係にある。
【００４７】
[0055]  高利得モードと低利得モード間の高速切替えを可能にするためにキャパシタ５２４をプリチャージするために、トランジスタ５２８が使用され得る。高利得モードでは、トランジスタ５２２はＧａｉｎ  Ｍｏｄｅ信号によってオフにされ、トランジスタ５２８はＧａｉｎ  Ｍｏｄｅ＿ｂによってオンにされる。キャパシタ５２４は、高利得モードではトランジスタ４３４のゲートから切断され、トランジスタ５２８を介してＶｂｉａｓ電圧までプリチャージされる。低利得モードでは、トランジスタ５２２はＧａｉｎ  Ｍｏｄｅ信号によってオンにされ、トランジスタ５２８はＧａｉｎ  Ｍｏｄｅ＿ｂ信号によってオフにされる。キャパシタ５２４は、トランジスタ４３４のゲートに接続され、低利得モードで抵抗器５２６およびトランジスタ５２２を介してＶｂｉａｓ電圧に維持される。高利得モードでトランジスタ５２８を介してキャパシタ５２４をプリチャージすることによって、高利得モードから低利得モードへの切替えがより迅速に行われ得る。
【００４８】
[0056]  図５Ａ〜図５Ｄに、低利得モードでのＬＮＡの入力整合を支援するためのＲＣネットワークを備える構成可能入力整合回路のいくつかの例示的な設計を示す。構成可能入力整合回路はまた、異なるおよび／または追加の回路構成要素を含み得る。例示的な設計では、抵抗器５２６の代わりに、またはそれに加えて、インダクタが使用され得る。別の例示的な設計では、キャパシタは抵抗器５２６と並列に結合され得る。また別の例示的な設計では、キャパシタおよびインダクタは、並列に結合され得、抵抗器５２６と入れ替わり得る。
【００４９】
[0057]  図６に、誘導性ディジェネレーションと、構成可能利得と、構成可能入力整合とをもつＬＮＡ４０２の例示的な設計の概略図を示す。ＬＮＡ４０２は、図２中のＬＮＡ２３０およびＬＮＡ２３２のいずれかのために使用され得る。ＬＮＡ４０２は、図４中のＬＮＡ４００中のすべての回路構成要素を含む。ＬＮＡ４０２は、利得トランジスタ４３４のゲートとソースとの間に結合された構成可能整合キャパシタ４４０をさらに含む。図６に示されている例示的な設計では、構成可能整合キャパシタ４４０はトランジスタ５４２と調整可能キャパシタ５４４とを含む。トランジスタ５４２は、それのソースが利得トランジスタ４３４のソースに結合され、それのゲートがＧａｉｎ  Ｍｏｄｅ＿ｂ制御信号を受信し、それのドレインがキャパシタ５４４の１つの端部に結合される。キャパシタ５４４の他方の端部は利得トランジスタ４３４のゲートに結合される。ＬＮＡ４０２の入力インピーダンスを調整し、ＬＮＡ４０２の入力整合を支援するために、調整可能キャパシタ５４４が使用され得る。
【００５０】
[0058]  調整可能キャパシタ５４４は様々な方法で実装され得る。例示的な設計では、調整可能キャパシタ５４４は、アナログ電圧によって変化させられ得るキャパシタンスを有する可変キャパシタ（バラクタ）を用いて実装され得る。別の例示的な設計では、調整可能キャパシタ５４４は、切替え可能キャパシタのバンクを用いて実装され得る。各切替え可能キャパシタは、スイッチと直列に結合されたキャパシタを用いて実装され得、直列結合は利得トランジスタ４３４のゲートとソースとの間に結合され得る。切替え可能キャパシタは、それのスイッチを閉じることによって選択され得るか、またはそれのスイッチを開くことによって選択され得ない。切替え可能キャパシタのバンク中のキャパシタは、（ｉ）サーモメータ復号のための同じキャパシタンス、または（ｉｉ）バイナリまたは幾何学的重み付けのための異なるキャパシタンスを有し得る。所望のゲートソース間キャパシタンス（Ｃｇｓ）は、切替え可能キャパシタの適切な数または適切な組合せを選択することによって取得され得る。この例示的な設計では、トランジスタ５４２は、切替え可能キャパシタのためのスイッチと置き換えられ得、省略され得る。
【００５１】
[0059]  例示的な設計では、トランジスタ５４２はオンにされ得、調整可能キャパシタ５４４は高利得モードで利得トランジスタ４３４のゲートとソースとの間に結合され得る。トランジスタ５４２はオフにされ得、調整可能キャパシタ５４４は低利得モードでバイアス電流のより大きい低減を可能にするために低利得モードで利得トランジスタ４３４から分離され得る。調整可能キャパシタ５４４を分離することはまた、インダクタ４１２および４３２と、利得トランジスタ４３４のゲートとソースとの間の寄生キャパシタンスとによって形成された、入力タンク回路のＱ値（Ｑ）を増加させ得る。入力タンク回路のより高いＱは、低利得モードでのバイアス電流のさらなる低減を可能にし得る。
【００５２】
[0060]  ワイヤレスデバイス１１０は、異なる周波数において複数の送信信号を同時に受信し得る。これらの複数の送信信号は、キャリアアグリゲーションのための異なる周波数における複数のキャリア上で１つまたは複数の基地局によって送られ得る。これらの複数の送信信号はまた、多地点協調（ＣｏＭＰ：coordinated multi-point）送信、ハンドオーバなどのための異なる基地局によって送られ得る。これらの複数の送信信号はまた、ボイス／データ、またはデータ／データ、または音声／音声などのコンカレントサービスのための異なるワイヤレスシステムにおける基地局によって送られ得る。たとえば、ワイヤレスデバイス１１０は、デュアルＳＩＭ／デュアルスタンバイ（ＤＳＤＳ：dual SIM/dual standby）および／またはデュアルＳＩＭ／デュアルアクティブ（ＤＳＤＡ：dual SIM/dual-active）をサポートし得、同時にＴＤ−ＳＣＤＭＡシステムとＧＳＭシステム、あるいはＬＴＥシステムとＧＳＭシステム、あるいはＣＤＭＡシステムとＧＳＭシステムなど、複数のワイヤレスシステムと通信することが可能であり得る。ワイヤレスデバイス１１０は、キャリアアグリゲーション、ＣｏＭＰ、コンカレントに複数のワイヤレスシステムからのサービスなどをサポートするために、１つまたは複数のＳＩＭＯ  ＬＮＡおよび／または１つまたは複数のＭＩＭＯ  ＬＮＡを含み得る。
【００５３】
[0061]  図７Ａに、誘導性ディジェネレーションと、構成可能利得と、構成可能入力整合とをもつＳＩＭＯ  ＬＮＡ４０４の例示的な設計の概略図を示す。ＬＮＡ４０４は、図２中のＬＮＡ２３０およびＬＮＡ２３２のいずれかのために使用され得る。ＬＮＡ４０４は、（たとえば、１つの帯域のための）１つの入力ＲＦ信号（ＲＦｉｎ）を受信する１つの入力と、（たとえば、キャリアの２つのセットのための）２つの出力ＲＦ信号（ＲＦｏｕｔ１およびＲＦｏｕｔ２）を与える２つの出力とを含む。ＬＮＡ４０４は、図４中のＬＮＡ４００中のすべての回路構成要素を含む。ＬＮＡ４０４は、それのソースが利得トランジスタ４３４のドレインに結合され、それのゲートが第２の制御信号（Ｖｃａｓｃ２）を受信し、それのドレインが負荷回路４９０に結合された、第２のカスコードトランジスタ４３８をさらに含む。負荷回路４９０は、１次コイル４９４と２次コイル４９６とを備えるトランスフォーマ４９２を含む。１次コイル４９４は、カスコードトランジスタ４３８のドレインとＶＤＤ電源との間に結合される。２次コイル４９６は第２のダウンコンバータ（図７Ａに図示せず）に差動出力ＲＦ信号を与える。
【００５４】
[0062]  簡単のために、図７Ａに、たとえば、キャリアアグリゲーションのためにコンカレントに受信されているキャリアの最高２つのセットについて、最高２つの負荷回路４８０および４９０に最高２つの出力ＲＦ信号を与えるための２つのカスコードトランジスタ４３６および４３８を含むＳＩＭＯ  ＬＮＡ４０４を示す。概して、ＳＩＭＯ  ＬＮＡは、最高Ｎ個の出力ＲＦ信号を与えるために、Ｎ個の負荷回路に結合されたＮ個のカスコードトランジスタを含み得、ここで、Ｎは１よりも大きい任意の整数値であり得る。
【００５５】
[0063]  ＳＩＭＯ  ＬＮＡ４０４は、所与の瞬間において単出力モードまたはマルチ出力モードで動作し得る。単出力モードでは、ＬＮＡ４０４は、（たとえば、キャリアの１つのセット上で）少なくとも１つの送信信号を備える入力ＲＦ信号を受信し、１つのカスコードトランジスタ４３６または４３８を介して１つのダウンコンバータに１つの出力ＲＦ信号を与える。多出力モードでは、ＬＮＡ４０４は、（たとえば、キャリアの２つのセット上で）少なくとも２つの送信信号を備える入力ＲＦ信号を受信し、２つのカスコードトランジスタ４３６および４３８を介して２つのダウンコンバータに２つの出力ＲＦ信号（たとえば、キャリアのセットごとに１つの出力ＲＦ信号）を与える。
【００５６】
[0064]  例示的な設計では、利得トランジスタ４３４は、（ｉ）単出力モードでＩｂ１のより低いバイアス電流を、または（ｉｉ）多出力モードでＩｂ２のより高いバイアス電流を印加され得、ここで、Ｉｂ２＞Ｉｂ１である。Ｉｂ１バイアス電流は、単出力モードでＬＮＡ４０４のための所望のダイナミックレンジを取得するように選択され得る。Ｉｂ２バイアス電流は、多出力モードでＬＮＡ４０４のための所望のダイナミックレンジを取得するように選択され得る。たとえば、Ｉｂ１バイアス電流は、多出力モードでと同様に単出力モードでＬＮＡ４０４のためにダイナミックレンジを取得するように選択され得る。Ｉｂ２バイアス電流は、Ｉｂ１バイアス電流の２倍（たとえば、Ｉｂ２＝２＊Ｉｂ１）あるいはＩｂ１バイアス電流の何らかの他の整数倍または非整数倍であり得る（たとえば、Ｉｂ２＝ｍ＊Ｉｂ１、ここで、ｍ＞１）。
【００５７】
[0065]  例示的な設計では、利得トランジスタ４３４がより高いＩｂ２バイアス電流を印加されたとき、スイッチ４２２は開かれ得、入力整合回路４２４は、多出力モードで利得トランジスタ４３４のゲートから切断され得る。利得トランジスタ４３４がより低いＩｂ１バイアス電流を印加されたとき、スイッチ４２２は閉じられ得、入力整合回路４２４は、単出力モードで利得トランジスタ４３４のゲートに接続され得る。
【００５８】
[0066]  例示的な設計では、ＬＮＡ４０４は、単出力モードおよび／または多出力モードで複数の利得モードをサポートし得る。たとえば、高利得モードおよび低利得モードが多出力モードでサポートされ得る。代替または追加として、高利得モードおよび低利得モードが単出力モードでサポートされ得る。利得トランジスタ４３４のバイアス電流を変化させることによって、異なる利得モードのために異なる利得が取得され得る。構成可能入力整合回路４２０は、たとえば、図４について上記で説明したように、低利得モードで利得トランジスタ４３４のゲートに接続され得、高利得モードで利得トランジスタ４３４のゲートから切断され得る。
【００５９】
[0067]  図７Ｂに、誘導性ディジェネレーションと、構成可能利得と、構成可能入力整合とをもつＳＩＭＯ  ＬＮＡ４０６の別の例示的な設計の概略図を示す。ＬＮＡ４０６は、図２中のＬＮＡ２３０およびＬＮＡ２３２のいずれかのために使用され得る。ＬＮＡ４０６は、カスコードトランジスタ４３８を除いて、図７Ａ中のＬＮＡ４０４中のすべての回路構成要素を含む。ＬＮＡ４０６は、第２の利得トランジスタ４４４と、第２のソースディジェネレーションインダクタ４４２と、カスコードトランジスタ４４６および４４８とをさらに含む。利得トランジスタ４４４は、それのソースがインダクタ４４２の１つの端部に結合され、それのゲートが利得トランジスタ４３４のゲートに結合され、それのドレインがカスコードトランジスタ４４６および４４８のソースに結合される。インダクタ４４２の他方の端部は回路接地に結合される。カスコードトランジスタ４４６は、それのゲートが第２の制御信号（Ｖｃａｓｃ２）を受信し、それのドレインが負荷回路４８０に結合される。カスコードトランジスタ４４８は、それのゲートが第３の制御信号（Ｖｃａｓｃ３）を受信し、それのドレインが負荷回路４９０に結合される。図７Ｂには示されていないが、ＬＮＡ４０６は、それのソースが利得トランジスタ４３４のドレインに結合され、それのゲートが第４の制御信号を受信し、それのドレインが負荷回路４９０に結合された、第４のカスコードトランジスタをさらに含み得る。
【００６０】
[0068]  ＳＩＭＯ  ＬＮＡ４０６は、所与の瞬間において単出力モードまたはマルチ出力モードで動作し得る。単出力モードでは、ＬＮＡ４０６は、（たとえば、キャリアの１つのセット上で）少なくとも１つの送信信号を備える入力ＲＦ信号を受信し、１つの負荷回路４８０または４９０に１つの出力ＲＦ信号を与える。たとえば、利得トランジスタ４３４および４４４と、カスコードトランジスタ４３６および４４６との両方は、負荷回路４８０のためにＲＦｏｕｔ１信号を生成することが可能であり得る。代替的に、利得トランジスタ４４４およびカスコードトランジスタ４４８は、負荷回路４９０のためにＲＦｏｕｔ２信号を生成することが可能であり得る。多出力モードでは、ＬＮＡ４０６は、（たとえば、キャリアの２つのセット上で）少なくとも２つの送信信号を備える入力ＲＦ信号を受信し、２つの負荷回路４８０および４９０に２つの出力ＲＦ信号（たとえば、キャリアのセットごとに１つの出力ＲＦ信号）を与える。利得トランジスタ４３４および４４４と、カスコードトランジスタ４３６および４４８との両方は、負荷回路４８０および４９０のためにＲＦｏｕｔ１とＲＦｏｕｔ２とを生成することが可能であり得る。
【００６１】
[0069]  例示的な設計では、利得トランジスタ４３４および４４４は、（ｉ）単出力モードで、それぞれ、Ｉｂ１ａおよびＩｂ１ｂのより低いバイアス電流を、または（ｉｉ）多出力モードで、それぞれ、Ｉｂ２ａおよびＩｂ２ｂのより高いバイアス電流を印加され得、ここで、Ｉｂ２ａ＞Ｉｂ１ａ、およびＩｂ２ｂ＞Ｉｂ１ｂである。Ｉｂ１ａおよびＩｂ１ｂバイアス電流は、単出力モードでＬＮＡ４０６のための所望のダイナミックレンジを取得するように選択され得る。Ｉｂ２ａおよびＩｂ２ｂバイアス電流は、多出力モードでＬＮＡ４０６のための所望のダイナミックレンジを取得するように選択され得る。たとえば、Ｉｂ１ａ、Ｉｂ１ｂ、Ｉｂ２ａ、およびＩｂ２ｂバイアス電流は、単出力モードおよび多出力モードでＬＮＡ４０６のために同様のダイナミックレンジを取得するように選択され得る。
【００６２】
[0070]  例示的な設計では、利得トランジスタ４３４および４４４がより高いＩｂ２ａおよびＩｂ２ｂバイアス電流を印加されたとき、スイッチ４２２は開かれ得、入力整合回路４２４は、多出力モードで利得トランジスタ４３４のゲートから切断され得る。利得トランジスタ４３４および４４４がより低いＩｂ１ａおよびＩｂ１ｂバイアス電流を印加されたとき、スイッチ４２２は閉じられ得、入力整合回路４２４は、単出力モードで利得トランジスタ４３４および４４４のゲートに接続され得る。
【００６３】
[0071]  図８に、誘導性ディジェネレーションと、構成可能利得と、構成可能入力整合とをもつＭＩＭＯ  ＬＮＡ４０８の例示的な設計の概略図を示す。ＬＮＡ４０８は、図２中のＬＮＡ２３０およびＬＮＡ２３２のいずれかのために使用され得る。ＬＮＡ４０８は、（たとえば、２つの帯域のための）２つの入力ＲＦ信号（ＲＦｉｎ１およびＲＦｉｎ２）を受信する２つの入力と、（たとえば、キャリアの２つのセットのための）２つの出力ＲＦ信号（ＲＦｏｕｔ１およびＲＦｏｕｔ２）を与える２つの出力とを含む。ＬＮＡ４０８は、図７Ａ中のＬＮＡ４０４中のすべての回路構成要素を含む。ＬＮＡ４０８は、第２のソースディジェネレーションインダクタ４６２と、第２の利得トランジスタ４６４と、カスコードトランジスタ４６６および４６８と、構成可能入力整合回路４５０とをさらに含む。
【００６４】
[0072]  入力整合回路４４０は、一端が第２の入力ＲＦ信号（ＲＦｉｎ２）を受信し、他端が利得トランジスタ４６４のゲートに結合される。利得トランジスタ４６４は、それのソースがインダクタ４６２の１つの端部に結合され、それのドレインがカスコードトランジスタ４６６および４６８のソースに結合される。インダクタ４６２の他方の端部は回路接地に結合される。カスコードトランジスタ４６６は、それのゲートが第３の制御信号（Ｖｃａｓｃ３）を受信し、それのドレインが負荷回路４８０に結合される。カスコードトランジスタ４６８は、それのゲートが第４の制御信号（Ｖｃａｓｃ４）を受信し、それのドレインが負荷回路４９０に結合される。
【００６５】
[0073]  抵抗器４４４は、一端が利得トランジスタ４６４のゲートに結合され、他端が第２のバイアス電圧（Ｖｂｉａｓ２）を受ける。入力整合回路４４０および抵抗器４４４は、ＬＮＡ４０８の一部として、またはＬＮＡ４０８の外部にあるものとして見なされ得る。
【００６６】
[0074]  構成可能入力整合回路４５０は、利得トランジスタ４６４のゲートと回路接地との間に結合され得る。構成可能入力整合回路４５０内で、スイッチ４５２は、一端が利得トランジスタ４６４のゲートに結合され、他端が入力整合回路４５４に結合され、入力整合回路４５４が回路接地にさらに結合される。スイッチ４５２は、利得制御信号（Ｇａｉｎ  Ｍｏｄｅ）によって開かれるかまたは閉じられ得る。
【００６７】
[0075]  簡単のために、図８は、２つの入力のための２つの利得トランジスタ４３４および４６４と、２つの入力と２つの出力とのための４つのカスコードトランジスタ４３６、４３８、４６６、および４６８とを含む、ＭＩＭＯ  ＬＮＡ４０８を示す。概して、ＭＩＭＯ  ＬＮＡは、Ｍ個の入力のためのＭ個の利得トランジスタ、ならびにＭ個の入力とＮ個の出力とのための最高Ｍ＊Ｎ個のカスコードトランジスタを含み得、ここで、ＭおよびＮはそれぞれ１よりも大きい任意の整数値であり得る。たとえば、Ｍ個の入力のいずれかにおける入力ＲＦ信号が、増幅され、Ｎ個の出力のいずれかに与えられることを可能にするために、Ｎ個のカスコードトランジスタが各利得トランジスタとＮ個の出力との間に結合され得る。また、Ｎ個のカスコードトランジスタよりも少数が各利得トランジスタに結合され得る。
【００６８】
[0076]  ＭＩＭＯ  ＬＮＡ４０８は、所与の瞬間においてシングル出力モードまたはマルチ出力モードで動作し得る。単出力モードでは、ＬＮＡ４０８は、（たとえば、キャリアの１つのセット上で）少なくとも１つの送信信号を備えるＲＦｉｎ１信号および／またはＲＦｉｎ２信号を受信し、１つのカスコードトランジスタ４３６、４３８、４６６、または４６８を介して１つのダウンコンバータに１つの出力ＲＦ信号を与える。多出力モードでは、ＬＮＡ４０８は、（たとえば、キャリアの２つのセット上で）少なくとも２つの送信信号を備えるＲＦｉｎ１信号またはＲＦｉｎ２信号を受信し、カスコードトランジスタ４３６、４３８、４６６、および４６８のうちの２つを介して２つのダウンコンバータに２つの出力ＲＦ信号（たとえば、キャリアのセットごとに１つの出力ＲＦ信号）を与える。
【００６９】
[0077]  例示的な設計では、利得トランジスタ４３４または４６４は、（ｉ）単出力モードでＩｂ１のより低いバイアス電流を印加され得るか、または（ｉｉ）多出力モードでＩｂ２のより高いバイアス電流を印加され得、ここで、Ｉｂ２＞Ｉｂ１である。Ｉｂ１バイアス電流は、単出力モードでＬＮＡ４０８のための所望のダイナミックレンジを取得するように選択され得る。Ｉｂ２バイアス電流は、多出力モードでＬＮＡ４０８のための所望のダイナミックレンジを取得するように選択され得る。
【００７０】
[0078]  例示的な設計では、入力整合回路４２４は、（ｉ）利得トランジスタ４３４がより高いＩｂ２バイアス電流を印加されたとき、多出力モードで利得トランジスタ４３４のゲートから分離され、（ｉｉ）利得トランジスタ４３４がより低いＩｂ１バイアス電流を印加されたとき、単出力モードで利得トランジスタ４３４のゲートに接続され得る。同様に、入力整合回路４５４は、（ｉ）利得トランジスタ４６４がより高いＩｂ２バイアス電流を印加されたとき、多出力モードで利得トランジスタ４６４のゲートから分離され、（ｉｉ）利得トランジスタ４６４がより低いＩｂ１バイアス電流を印加されたとき、単出力モードで利得トランジスタ４６４のゲートに接続され得る。
【００７１】
[0079]  例示的な設計では、ＬＮＡ４０８は、単出力モードおよび／または多出力モードで複数の利得モード（たとえば、高利得モードおよび低利得モード）をサポートし得る。利得トランジスタ４３４または４６４のバイアス電流を変化させることによって、異なる利得モードのために異なる利得が取得され得る。構成可能入力整合回路４２０（または４５０）は、低利得モードで利得トランジスタ４３４（または４６４）のゲートに接続され得、高利得モードで利得トランジスタ４３４（または４６４）のゲートから切断され得る。
【００７２】
[0080]  本明細書で開示する、誘導性ディジェネレーションと、構成可能利得と、入力整合とをもつ増幅器は、様々な利点を与え得る。第１に、これらの増幅器は、たとえば、高利得モードおよび低利得モードで、様々な利得値にわたって必要とされるダイナミックレンジを達成することが可能であり得る。第２に、増幅器は、必要とされるダイナミックレンジを達成するために、電流ブリーディングを使用する増幅器よりもより小さい電力を消費し得る。より低い電力消費は、セルラーフォンまたはスマートフォンなどのポータブルワイヤレスデバイスのために大いに望ましいことがある。第３に、構成可能入力整合回路は、高い感度が必要とされ得る高利得モードで増幅器の性能に無視できる影響を及ぼすが、低利得モードで増幅器の性能を改善し得る。第４に、構成可能入力整合回路は、増幅器の入力整合要件を緩和し得、それにより、単一の回路構成要素（たとえば、図５Ａ中の単一のインダクタ４１２）が増幅器の入力整合のために使用されることが可能になり得る。第５に、構成可能入力整合回路は、ローバンドと、ミッドバンドと、ハイバンドとを含む異なる帯域グループのために使用され得る。他の利点も、本明細書で開示する誘導性ディジェネレーションと、構成可能利得と、入力整合とをもつ増幅器によって与えられ得る。
【００７３】
[0081]  図３中のＬＮＡ３００含む従来型受信機と、図４中のＬＮＡ４００を含む新規の受信機との性能を決定するためにコンピュータシミュレーションを実行した。コンピュータシミュレーションは、新規の受信機が低利得モードで従来の受信機と同様の性能を達成することができることを示す。特に、新規の受信機は、従来の受信機と比較して、３次インターセプションポイント（ＩＩＰ３）によって測定された利得、雑音指数、および直線性に関して同様の性能を低利得モードで与えることができる。コンピュータシミュレーションはまた、新規の受信機が、従来の受信機によって必要とされるバイアス電流の約４０％を消費しながら、従来の受信機と同様の性能を達成することができることを示す。
【００７４】
[0082]  例示的な設計では、装置（たとえば、ワイヤレスデバイス、ＩＣ、回路モジュールなど）は利得トランジスタ、インダクタ、および入力整合回路を含み得、それらのすべてが増幅器（たとえば、ＬＮＡ）の一部であり得る。利得トランジスタ（たとえば、図４中の利得トランジスタ４３４）は、利得トランジスタのバイアス電流に基づいて決定された可変利得を有し得る。インダクタ（たとえば、インダクタ４３２）は利得トランジスタと回路接地との間に結合され得る。入力整合回路（たとえば、構成可能入力整合回路４２０）は、利得トランジスタの可変利得に基づいて利得トランジスタに選択的に結合され得る。例示的な設計では、入力整合回路は、低利得モードで利得トランジスタに結合され、高利得モードで利得トランジスタから分離され得る。バイアス電流および利得トランジスタの利得は、高利得モードでよりも低利得モードで低くなり得る。
【００７５】
[0083]  例示的な設計では、入力整合回路は、抵抗器と、第２のトランジスタとを備え得る。抵抗器（たとえば、図５Ａ〜図５Ｄ中の抵抗器５２６）は、入力整合回路が利得トランジスタに結合されたとき、増幅器の入力整合のために使用され得る。第２のトランジスタ（たとえば、トランジスタ５２２）は、抵抗器を利得トランジスタに結合するか、または抵抗器を利得トランジスタから分離するように動作可能であり得る。入力整合回路は、抵抗器と第２のトランジスタとに直列に結合されたキャパシタ（たとえば、キャパシタ５２４）をさらに備える。図５Ａに示されている例示的な設計では、キャパシタが第２のトランジスタのソースと回路接地との間に結合され、抵抗器が第２のトランジスタのドレインと利得トランジスタのゲートとの間に結合され得る。抵抗器、キャパシタ、および第２のトランジスタはまた、たとえば、図５Ｂおよび図５Ｃに示されているように他の様式で結合され得る。
【００７６】
[0084]  例示的な設計では、入力整合回路は、バイアス電圧とキャパシタとの間に結合された第３のトランジスタ（たとえば、図５Ｄ中のトランジスタ５２８）をさらに備え得る。第３のトランジスタは、入力整合回路が利得トランジスタから分離されたとき、バイアス電圧までキャパシタをプリチャージし得る。
【００７７】
[0085]  例示的な設計では、キャパシタおよび第４のトランジスタは利得トランジスタに結合され得る。キャパシタ（たとえば、図６中のキャパシタ５４４）は、増幅器の入力整合のために使用され得る。第４のトランジスタ（たとえば、図６中のトランジスタ５４２）は、キャパシタと利得トランジスタとに結合され得、利得トランジスタのゲートとソースとの間のキャパシタを結合または分離し得る。キャパシタは、調整可能キャパシタンスを有し得、増幅器のための良好な入力整合を取得するために変化させられ得る。
【００７８】
[0086]  例示的な設計では、装置は第２の入力整合回路（たとえば、図４中の入力整合回路４１０）をさらに含み得、第２の入力整合回路は、利得トランジスタのゲートに結合され得、入力ＲＦ信号を受信し得る。第２の入力整合回路は、第２の入力整合回路の入力と出力との間に結合された第２のインダクタ（たとえば、図５Ａ中のインダクタ４１２）を備え得る。第２の入力整合回路は、他の回路構成要素、たとえば、１つまたは複数のキャパシタをも備え得る。
【００７９】
[0087]  例示的な設計では、本装置は、利得トランジスタと増幅器出力との間に結合されたカスコードトランジスタ（たとえば、図５Ａ〜図５Ｄ中のカスコードトランジスタ４３６）をさらに含み得る。利得トランジスタは、入力ＲＦ信号を受信し、可変利得に基づいて増幅し得る。カスコードトランジスタは、それが可能であるとき、出力ＲＦ信号を与え得る。装置は、たとえば、ＳＩＭＯ  ＬＮＡのために、第２のカスコードトランジスタをさらに含み得る。第２のカスコードトランジスタ（たとえば、図７Ａ中のカスコードトランジスタ４３８）は、利得トランジスタと第２の増幅器出力との間に結合され得る。第２のカスコードトランジスタは、それが可能であるとき、第２の出力ＲＦ信号を与え得る。例示的な設計では、カスコードトランジスタおよび第２のカスコードトランジスタによって１つまたは２つの出力ＲＦ信号が与えられるかどうかに基づいて、利得トランジスタのバイアス電流が決定され得る。利得トランジスタのバイアス電流はまた、利得などの他のファクタに基づいて決定され得る。
【００８０】
[0088]  例示的な設計では、本装置は、たとえば、ＭＩＭＯ  ＬＮＡのために、第２の利得トランジスタと、第２のインダクタと、第２の入力整合回路と、第３および第４のカスコードトランジスタとをさらに含み得る。第２の利得トランジスタ（たとえば、図８中の利得トランジスタ４６４）は、第２の利得トランジスタのバイアス電流に基づいて決定された可変利得を有し得る。第２のインダクタ（たとえば、インダクタ４６２）は、第２の利得トランジスタと回路接地との間に結合され得る。第２の入力整合回路（たとえば、構成可能入力整合回路４５０）は、第２の利得トランジスタの可変利得に基づいて第２の利得トランジスタに選択的に結合され得る。第３のカスコードトランジスタ（たとえば、カスコードトランジスタ４６６）は、第２の利得トランジスタと増幅器出力との間に結合され得る。第４のカスコードトランジスタ（たとえば、カスコードトランジスタ４６８）は、第２の利得トランジスタと第２の増幅器出力との間に結合され得る。
【００８１】
[0089]  図９に、信号増幅を実行するためのプロセス９００の例示的な設計を示す。利得トランジスタのバイアス電流に基づいて決定された可変利得を有する利得トランジスタ（たとえば、図４中の利得トランジスタ４３４）を用いて入力ＲＦ信号を増幅する（ブロック９１２）。利得トランジスタと回路接地との間に結合されたインダクタ（たとえば、図４中のインダクタ４３２）を用いて利得トランジスタをディジェネレートする（ブロック９１４）。利得トランジスタおよびインダクタは増幅器（たとえば、ＬＮＡ）の一部であり得る。利得トランジスタの可変利得に基づいて入力整合回路（図４中の構成可能入力整合回路４２０）を利得トランジスタに選択的に結合する（ブロック９１６）。
【００８２】
[0090]  ブロック９１６の例示的な設計では、入力整合回路が利得トランジスタに結合されるとき、抵抗器（たとえば、図５Ａ中の抵抗器５２６）が、利得トランジスタと回路接地との間に結合され得、入力整合のために使用され得る。例示的な設計では、キャパシタ（たとえば、図５Ａ中のキャパシタ５２４）は、抵抗器と直列に結合され得、入力整合回路が利得トランジスタから分離されたとき、バイアス電圧までプリチャージされ得る。例示的な設計では、利得トランジスタのゲートとソースとの間に第２のキャパシタ（たとえば、図６中のキャパシタ５４４）を選択的に結合し、入力整合のために使用する（ブロック９１８）。
【００８３】
[0091]  本明細書で開示する誘導性ディジェネレーションと、構成可能利得と、入力整合とを用いた増幅器（たとえば、ＳＩＭＯ  ＬＮＡ）は、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路板（ＰＣＢ）、電子デバイスなどの上で実装され得る。増幅器はまた、相補型金属酸化物半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、シリコンオンインシュレータ（ＳＯＩ）など、様々なＩＣプロセス技術を用いて作製され得る。
【００８４】
[0092]  本明細書で開示する誘導性ディジェネレーションと、構成可能利得と、入力整合とを用いた増幅器を実装する装置は、スタンドアロンデバイスであり得るか、またはより大きいデバイスの一部であり得る。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含み得る１つまたは複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）などのＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）などのＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれ得るモジュール、（ｖｉ）受信機、セルラーフォン、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他であり得る。
【００８５】
[0093]  １つまたは複数の例示的な設計では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびｂｌｕ−ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。
【００８６】
[0094]  本開示の前述の説明は、いかなる当業者でも本開示を作成または使用することができるように提供される。本開示への様々な修正は当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明する例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
利得トランジスタのバイアス電流に基づいて決定される可変利得を有する前記利得トランジスタと、
前記利得トランジスタと回路接地との間に結合されたインダクタと、
前記利得トランジスタの前記可変利得に基づいて前記利得トランジスタに選択的に結合される入力整合回路と
を備える装置。
［Ｃ２］
前記入力整合回路が、低利得モードで前記利得トランジスタに結合され、高利得モードで前記利得トランジスタから分離される、Ｃ１に記載の装置。
［Ｃ３］
前記入力整合回路は、
前記入力整合回路が前記利得トランジスタに結合されたとき、前記利得トランジスタと前記インダクタとを備える、増幅器の入力整合のための抵抗器と、
前記抵抗器を前記利得トランジスタに結合するか、または前記抵抗器を前記利得トランジスタから分離するように動作可能な第２のトランジスタと
を備える、Ｃ１に記載の装置。
［Ｃ４］
前記入力整合回路は、
前記抵抗器および前記第２のトランジスタと直列に結合されたキャパシタ
をさらに備える、Ｃ３に記載の装置。
［Ｃ５］
前記キャパシタが前記第２のトランジスタのソースと回路接地との間に結合され、前記抵抗器が前記第２のトランジスタのドレインと前記利得トランジスタのゲートとの間に結合された、Ｃ４に記載の装置。
［Ｃ６］
前記入力整合回路は、
バイアス電圧と前記キャパシタとの間に結合され、前記入力整合回路が前記利得トランジスタから分離されたときに前記キャパシタを前記バイアス電圧までプリチャージするように動作可能な第３のトランジスタ
をさらに備える、Ｃ４に記載の装置。
［Ｃ７］
前記利得トランジスタと前記インダクタとを備える増幅器の入力整合のためのキャパシタと、
前記キャパシタと前記利得トランジスタとに結合され、前記利得トランジスタのゲートとソースとの間の前記キャパシタを結合または分離するように動作可能な第２のトランジスタと
をさらに備える、Ｃ１に記載の装置。
［Ｃ８］
前記キャパシタが、調整可能なキャパシタンスを有する、Ｃ７に記載の装置。
［Ｃ９］
前記利得トランジスタのゲートに結合された第２の入力整合回路
をさらに備える、Ｃ１に記載の装置。
［Ｃ１０］
前記第２の入力整合回路が、前記第２の入力整合回路の入力と出力との間に結合された第２のインダクタを備える、Ｃ９に記載の装置。
［Ｃ１１］
前記利得トランジスタと増幅器出力との間に結合されたカスコードトランジスタと、前記可変利得に基づいて入力無線周波数（ＲＦ）信号を受信し、増幅するように動作可能な前記利得トランジスタと、出力ＲＦ信号を与えるように動作可能な前記カスコードトランジスタとをさらに備える、Ｃ１に記載の装置。
［Ｃ１２］
前記利得トランジスタと第２の増幅器出力との間に結合され、第２の出力ＲＦ信号を与えるように構成可能な第２のカスコードトランジスタ
をさらに備える、Ｃ１１に記載の装置。
［Ｃ１３］
前記利得トランジスタに結合され、第２の利得トランジスタの第２のバイアス電流に基づいて決定される第２の可変利得を有する前記第２の利得トランジスタと、
前記第２の利得トランジスタと回路接地との間に結合された第２のインダクタと、
前記第２の利得トランジスタと前記増幅器出力との間に結合された第２のカスコードトランジスタと、
前記第２の利得トランジスタと第２の増幅器出力との間に結合された第３のカスコードトランジスタと
をさらに備える、Ｃ１１に記載の装置。
［Ｃ１４］
第２の利得トランジスタのバイアス電流に基づいて決定される可変利得を有する前記第２の利得トランジスタと、
前記第２の利得トランジスタと回路接地との間に結合された第２のインダクタと、
前記第２の利得トランジスタの前記可変利得に基づいて前記第２の利得トランジスタに選択的に結合される第２の入力整合回路と、
前記第２の利得トランジスタと前記増幅器出力との間に結合された第３のカスコードトランジスタと、
前記第２の利得トランジスタと前記第２の増幅器出力との間に結合された第４のカスコードトランジスタと
をさらに備える、Ｃ１２に記載の装置。
［Ｃ１５］
利得トランジスタのバイアス電流に基づいて決定される可変利得を有する前記利得トランジスタを用いて入力無線周波数（ＲＦ）信号を増幅することと、
前記利得トランジスタと回路接地との間に結合されたインダクタを用いて前記利得トランジスタをディジェネレートすることと、
前記利得トランジスタの前記可変利得に基づいて入力整合回路を前記利得トランジスタに選択的に結合することと
を備える方法。
［Ｃ１６］
前記入力整合回路を前記選択的に結合することは、前記入力整合回路が前記利得トランジスタに結合されたとき、入力整合のために前記利得トランジスタと回路接地との間に抵抗器を結合することを備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記入力整合回路が前記利得トランジスタから分離されたとき、前記抵抗器と直列に結合されたキャパシタをバイアス電圧までプリチャージすること
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
入力整合のために前記利得トランジスタのゲートとソースとの間にキャパシタを選択的に結合すること
をさらに備える、Ｃ１５に記載の方法。
［Ｃ１９］
増幅するための手段のバイアス電流に基づいて決定される可変利得を用いて入力無線周波数（ＲＦ）信号を増幅するための前記手段と、
増幅するための前記手段と回路接地との間に結合されたディジェネレートするための手段と、
増幅するための前記手段の前記可変利得に基づいて増幅するための前記手段に選択的に結合される入力整合のための手段と
を備える装置。
［Ｃ２０］
入力整合のための前記手段は、増幅するための前記手段と回路接地との間に結合され、入力整合のための前記手段が増幅するための前記手段に結合されたときに入力整合のために使用される抵抗性手段を備える、Ｃ１９に記載の装置。
［Ｃ２１］
増幅するための前記手段のノード間に選択的に結合され、入力整合のために使用される容量性手段を
さらに備える、Ｃ１９に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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