(57)【特許請求の範囲】
【請求項１】
半導体層の主面にデプレッション型ＤＭＯＳトランジスタを有する定電流回路であって、
前記デプレッション型ＤＭＯＳトランジスタが、
前記主面に設けられるソース拡散領域と、
前記ソース拡散領域の外側に設けられ、前記ソース拡散領域の導電型と反対の導電型を有するボディ拡散領域と、
前記ボディ拡散領域の外側に設けられるフィールド酸化膜と、
前記フィールド酸化膜により絶縁して設けられるドレイン拡散領域と、
前記ソース拡散領域を起点として、前記ボディ拡散領域内の一部において前記ボディ拡散領域を貫いて、ストリップ状に前記フィールド酸化膜の端部の近傍まで伸長して設けられ、前記ソース拡散領域の導電型と同一の導電型を有する閾値電圧調整拡散領域と、
前記ボディ拡散領域と前記閾値電圧調整拡散領域の表面に形成されるゲート酸化膜の上に設けられるゲート電極を備えることを特徴とする定電流回路。
【請求項２】
前記閾値電圧調整拡散領域が、前記ソース拡散領域を起点としてボディ拡散領域を越えて、ドレインフィールド酸化膜の両端部の近傍までストリップ状に伸長して設けられることを特徴とする請求項１記載の定電流回路。
【請求項３】
前記ソース拡散領域、前記閾値電圧調整拡散領域と前記ボディ拡散領域の両領域、及び前記ドレイン拡散領域を通電経路とする前記デプレッション型ＤＭＯＳトランジスタは、
前記ソース拡散領域と前記ドレイン拡散領域との間に、
前記ソース拡散領域、前記ソース拡散領域の導電型と同一の導電型を有する前記閾値電圧調整拡散領域、及び前記ドレイン拡散領域を通電経路とする部分通電経路デプレッション型ＤＭＯＳトランジスタと、
前記ソース拡散領域、前記ソース拡散領域の導電型と反対の導電型を有する前記ボディ拡散領域、及び前記ドレイン拡散領域を通電経路とする部分通電経路エンハンスメント型ＤＭＯＳトランジスタが電気的に並列に接続されることにより、前記部分通電経路デプレッション型ＤＭＯＳトランジスタと前記部分通電経路エンハンスメント型ＤＭＯＳトランジスタとが一体となって形成されることを特徴とする請求項１又は２記載の定電流回路。
【請求項４】
半導体層の主面にデプレッション型ＤＭＯＳトランジスタを有する定電流回路であって、
前記デプレッション型ＤＭＯＳトランジスタが、
前記主面に設けられるソース拡散領域と、
前記ソース拡散領域の外側に設けられ、前記ソース拡散領域の導電型と反対の導電型を有するボディ拡散領域と、
前記ボディ拡散領域の外側に設けられるドレイン拡散領域と、
前記ソース拡散領域を起点として、前記ボディ拡散領域内の一部において前記ボディ拡散領域を貫いて、ストリップ状に前記ドレイン拡散領域の端部の近傍まで伸長して設けられ、前記ソース拡散領域の導電型と同一の導電型を有する閾値電圧調整拡散領域と、
前記ボディ拡散領域と前記閾値電圧調整拡散領域の表面に形成されるゲート酸化膜の上に設けられるゲート電極を備えることを特徴とする定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路で使用されるデプレッション型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いる定電流回路に関する。
【背景技術】
【０００２】
半導体集積回路では、簡易な構成を有する定電流回路として、デプレッション型ＭＯＳトランジスタを用いた定電流回路が使用されている。
【０００３】
このようなデプレッション型ＭＯＳトランジスタを用いた定電流回路の１例として、相互に直列に接続した低耐圧で小電流のデプレッション型ＭＯＳトランジスタＱ１と高耐圧で大電流のデプレッション型ＭＯＳトランジスタＱ２に負荷Ｌ１を直列に接続して定電流特性を実現する定電流回路が知られている。（特許文献１参照）
【０００４】
また、デプレッション型ＭＯＳトランジスタを用いた定電流回路の他の１例として、デプレッション型ＮチャネルＭＯＳトランジスタのゲートとソースを短絡して飽和領域のドレイン電流を制限することにより定電流特性を実現する定電流回路が知られている。デプレッション型ＮチャネルＭＯＳトランジスタを用いる定電流回路を高耐圧化するには、ドレイン・ソース間に高い電圧が印加されるので、高耐圧に適した構造を有するＤＭＯＳ（Double Diffused MOS）やＤＥＭＯＳ（Drain Extended MOS）トランジスタを閾値電圧が０Ｖより低いデプレッション型にして使用する。
【０００５】
図１０は、従来のデプレッション型ＮチャネルＤＭＯＳトランジスタを用いた定電流回路の回路図である。図１１は、従来のデプレッション型ＮチャネルＤＭＯＳトランジスタを用いた定電流回路のゲート電圧−ドレイン電流（Ｖｇｓ−Ｉｄｓ）特性を示す。また、図１２は、従来のデプレッション型ＮチャネルＤＭＯＳトランジスタを用いた定電流回路の表面の配置の１例を示す平面図であり、図１３は、図１２のＣ−Ｃ’断面を示す断面図である。
図１２及び図１３に示す従来のデプレッション型ＮチャネルＤＭＯＳトランジスタを用いた定電流回路７１では、ドレイン８８の耐圧を確保するために設けられたフィールド酸化膜８７により区切られたソース拡散領域８０を含む側で、閾値電圧調整拡散領域８４が、ソース拡散領域８０を起点として、ボディ拡散領域８２の内部でボディ拡散領域８２を貫き、更にボディ拡散領域８２を越えて、ボディ拡散領域８２を囲むドレイン８８に隣接するフィールド酸化膜８７の端部まで伸長し、伸長するごとに閾値電圧調整拡散領域８４の幅員を拡大して形成される。この閾値電圧調整拡散領域８４はソース拡散領域８０と同一導電型なので、ＤＭＯＳトランジスタ７３の単一の閾値電圧を０Ｖ以下とし、ＤＭＯＳトランジスタ７３は、図１１のゲート電圧−ドレイン電流（Ｖｇｓ−Ｉｄｓ）特性を示す。
【０００６】
現在、上述のデプレッション型ＭＯＳトランジスタ用いた定電流回路を備える半導体集積回路を搭載する電子機器について、環境に配慮するための省電力化、及び電気料金節約するために消費電力の低減による製品の差別化が求められている。特に近年は、電子機器の不使用状態あるいは待機状態における電力消費についても、低消費電力化を実現するという厳しい要求がある。例えば、電子機器が待機状態にあって、電子機器自体の状態あるいは周囲環境を監視するために必要最低限の回路を動作させる場合にも、できるだけ低い消費電力とする必要がある。このため、半導体集積回路に使用される上述のデプレッション型ＭＯＳトランジスタを用いた定電流回路についても設定電流の低減が求められている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】２００５−２２２３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載される定電流回路では、低耐圧で小電流のデプレッション型ＭＯＳトランジスタＱ１と高耐圧で大電流のデプレッション型ＭＯＳトランジスタＱ２のそれぞれのゲート長の寸法とゲート幅の寸法を最適に組み合わせて定電流特性を実現する。しかしながら、ゲート長の寸法とゲート幅の寸法の組み合わせが不適当であると、電流が流れない場合が生じる。また、デザインルール上の制約からそれぞれのＭＯＳトランジスタＱ１、Ｑ２を必要な寸法に製造することができず、定電流回路の設定電流値を所望の値にすることができない場合が生じる。
【０００９】
また、特許文献１に記載される定電流回路では、デプレッション型ＭＯＳトランジスタの閾値電圧は一般的には、−１Ｖ＜Ｖｔｈ＜０Ｖであり、Ｖｄｓ１も数百ｍＶに設定することになる。しかしながら、この領域はＭＯＳトランジスタの線形領域から飽和領域に変わる領域に相当し、Ｖｄｓの変化に対するＩｄｓの変化が大きいので、製造バラツキに対して電気特性の変動が大きな定電流回路となる可能性がある。
上述のように、特許文献１に記載される定電流回路では、それぞれのＭＯＳトランジスタＱ１、Ｑ２の寸法を制御して製造し、定電流回路の設定電流を所望の値に低減することは困難である。
【００１０】
他方、定電流回路に用いられる一般的な低耐圧のデプレッション型ＮチャネルＭＯＳトランジスタでは、ドレイン領域とソース領域のチャネル幅は等しく、最小チャネル幅は、ドレイン及びソース拡散領域に設けるコンタクトサイズとその周囲を囲む拡散領域の大きさによって決まる。
しかしながら、デプレッション型ＮチャネルＭＯＳトランジスタを用いた定電流回路を高耐圧回路に適用する際には、高耐圧回路に使用されるデプレッション型ＮチャネルＤＭＯＳトランジスタについて、低耐圧回路に使用されるデプレッション型ＮチャネルＭＯＳトランジスタと比較して、各拡散領域の間あるいは拡散領域とメタルコンタクト層間の間隔を広げて電界を緩和して高電界が生じないようにする必要がある。このため、高耐圧回路に使用されるデプレッション型ＤＭＯＳトランジスタでは、ドレイン領域はソース領域と比較して広くなり、ドレイン側のチャネル幅は、ソース側のチャネル幅より広くなるので、ソース拡散領域を最小ルールで製作しても、実効チャネル幅は、ソース側よりもドレイン側の影響を受けて飽和電流が大きくなる。すなわち、高耐圧回路に使用されるデプレッション型ＤＭＯＳトランジスタは、最少寸法で設計及び製作されても、低耐圧回路に使用されるデプレッション型ＭＯＳトランジスタと比較して、寸法が大型化し、設定される電流も大きくなる。
このように、デプレッション型ＮチャネルＤＭＯＳトランジスタを用いた定電流回路においては、高耐圧条件を充たしながら設定電流を低減することは困難である。
【００１１】
本発明は、デプレッション型ＤＭＯＳトランジスタを用いて、高耐圧で、厳しい寸法精度の管理を必要とせず、設定電流を低減することが可能な定電流回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の定電流回路は、半導体層の主面にデプレッション型ＤＭＯＳトランジスタを有する定電流回路であって、前記デプレッション型ＤＭＯＳトランジスタが、前記主面に設けられるソース拡散領域と、前記ソース拡散領域の外側に設けられ、前記ソース拡散領域の導電型と反対の導電型を有するボディ拡散領域と、前記ボディ拡散領域の外側に設けられるフィールド酸化膜と、前記フィールド酸化膜により絶縁して設けられるドレイン拡散領域と、前記ソース拡散領域を起点として、前記ボディ拡散領域内の一部において前記ボディ拡散領域を貫いて、ストリップ状に前記フィールド酸化膜の端部の近傍まで伸長して設けられ、前記ソース拡散領域の導電型と同一の導電型を有する閾値電圧調整拡散領域と、前記ボディ拡散領域と前記閾値電圧調整拡散領域の表面に形成されるゲート酸化膜の上に設けられるゲート電極を備えることを特徴とする。
【００１３】
本発明の定電流回路は、前記閾値電圧調整拡散領域が、前記ソース拡散領域を起点としてボディ拡散領域を越えて、ドレインフィールド酸化膜の両端部の近傍までストリップ状に伸長して設けられることを特徴としても良い。
【００１４】
本発明の定電流回路において、前記ソース拡散領域、前記閾値電圧調整拡散領域と前記ボディ拡散領域の両領域、及び前記ドレイン拡散領域を通電経路とする前記デプレッション型ＤＭＯＳトランジスタは、前記ソース拡散領域と前記ドレイン拡散領域との間に、前記ソース拡散領域、前記ソース拡散領域の導電型と同一の導電型を有する前記閾値電圧調整拡散領域、及び前記ドレイン拡散領域を通電経路とする部分通電経路デプレッション型ＤＭＯＳトランジスタと、前記ソース拡散領域、前記ソース拡散領域の導電型と反対の導電型を有する前記ボディ拡散領域、及び前記ドレイン拡散領域を通電経路とする部分通電経路エンハンスメント型ＤＭＯＳトランジスタが電気的に並列に接続されることにより、前記部分通電経路デプレッション型ＤＭＯＳトランジスタと前記部分通電経路エンハンスメント型ＤＭＯＳトランジスタとが一体となって形成されることを特徴とする。
【００１５】
また、本発明の定電流回路は、半導体層の主面にデプレッション型ＤＭＯＳトランジスタを有する定電流回路であって、前記デプレッション型ＤＭＯＳトランジスタが、前記主面に設けられるソース拡散領域と、前記ソース拡散領域の外側に設けられ、前記ソース拡散領域の導電型と反対の導電型を有するボディ拡散領域と、前記ボディ拡散領域の外側に設けられるドレイン拡散領域と、前記ソース拡散領域を起点として、前記ボディ拡散領域内の一部において前記ボディ拡散領域を貫いて、ストリップ状に前記ドレイン拡散領域の端部の近傍まで伸長して設けられ、前記ソース拡散領域の導電型と同一の導電型を有する閾値電圧調整拡散領域と、前記ボディ拡散領域と前記閾値電圧調整拡散領域の表面に形成されるゲート酸化膜の上に設けられるゲート電極を備えることを特徴とする。
【発明の効果】
【００１６】
本発明のデプレッション型ＤＭＯＳトランジスタを備える定電流回路では、ゲート電極直下のボディ拡散領域の内部にボディ拡散領域を貫いて、ソース拡散領域と同一の導電型を有する閾値電圧調整拡散領域をストリップ状（短冊状）に設けるので、耐圧確保のために各要素の間の寸法を大きくしたり、あるいは製造精度上の問題から各要素の寸法が変動しても、ゲート電極直下のチャネル幅と飽和電流を制御して、設定定電流値を精度良く低減することが可能な定電流回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る定電流回路の表面の配置を示す平面図である。
【図２】図１に図示される第１の実施形態に係る定電流回路のＡ−Ａ’断面を示す断面図である。
【図３】第１の実施形態に係るデプレッション型ＤＭＯＳトランジスタのゲート電圧−ドレイン電流（Ｖｇｓ−Ｉｄｓ）特性を示す図である。
【図４】第１の実施形態に係るデプレッション型ＤＭＯＳトランジスタと従来のデプレッション型ＤＭＯＳトランジスタについて、ゲート・ソース間電圧Ｖｇｓ＝０においてドレイン電流を比較した図である。
【図５】本発明の第２の実施形態に係る定電流回路の表面の配置を示す平面図である。
【図６】図５に図示される第２の実施形態に係る定電流回路のＢ−Ｂ’断面を示す断面図である。
【図７】本発明の第３の実施形態に係る定電流回路の回路図を示す。
【図８】本発明の第４の実施形態に係る定電流回路の回路図を示す。
【図９】本発明の第５の実施形態に係る定電流回路の回路図を示す。
【図１０】従来の定電流回路の回路図を示す。
【図１１】従来のデプレッション型ＤＭＯＳトランジスタのゲート電圧−ドレイン電流（Ｖｇｓ−Ｉｄｓ）特性を示す図である。
【図１２】従来の定電流回路の表面の配置の１例を示す平面図である。
【図１３】図１２に図示される従来の定電流回路の１例のＣ−Ｃ’断面を示す断面図である
【発明を実施するための形態】
【００１８】
以下、本発明の定電流回路を図面に基づいて説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る定電流回路の表面の配置を示す平面図であり、図２は、図１のＡ−Ａ’断面を示す断面図である。
第１の実施形態に係る定電流回路１では、図２に示すように、半導体基板６に埋め込み層７が設けられ、埋め込み層の上にエピタキシャル層８が設けられ、半導体層が積層される。そして、この積層された半導体層の中で表面に配置された半導体層８の主面に、デプレッション型ＤＭＯＳトランジスタ３が形成される。
【００１９】
第１の実施形態に係るデプレッション型ＤＭＯＳトランジスタ３は、ソース拡散領域１０、ボディコンタクト拡散領域１１、ボディ拡散領域１２、閾値電圧調整拡散領域１４、ゲート酸化膜１５、ゲート電極１６、フィールド酸化膜１７、及びドレイン拡散領域１８を備える。
【００２０】
ソース拡散領域１０は、上述の半導体層８の主面に設けられる。
ボディコンタクト拡散領域１１は、該ソース拡散領域１０の導電型と反対の導電型を有し、半導体層の主面にソース拡散領域１０と隣接して設けられる。
ソース拡散領域１０と電気的に接続してソース拡散領域１０の上に、図示しないソース端子が、設けられる。そして、ソース拡散領域１０とボディコンタクト拡散領域１１は、このソース端子により短絡される。ソース端子は、例えば、半導体集積回路の配線層に使用されるアルミニウム等の金属により形成される。
【００２１】
ボディ拡散領域１２は、半導体層の主面に設けられ、ソース拡散領域１０と反対の導電型を有する。ボディ拡散領域１２は、ゲート電極１６に電圧を印加することにより、ゲート電極１６の直下の表面にソース拡散領域１０と同一の導電型の反転層を誘起する。これにより、ボディ拡散領域１２は、ソース拡散領域１０とドレイン拡散領域１８と共に、エンハンスメント型ＤＭＯＳトランジスタの一部となる。
ボディ拡散領域１２の一部に、ソース拡散領域１０と同一の導電型を有する閾値電圧調整拡散領域１４が設けられる。閾値電圧調整拡散領域１４は、ソース拡散領域１０とドレイン拡散領域１８と共に、デプレッション型ＤＭＯＳトランジスタの一部となる。
ボディ拡散領域１２と閾値電圧調整拡散領域１４については、後で詳しく記載する。
【００２２】
フィールド酸化膜１７は、ドレインの耐圧を確保するために、ボディ拡散領域１２の外側に設けられる。ドレイン拡散領域１８は、フィールド酸化膜１７の外側に設けられる。
【００２３】
閾値電圧調整拡散領域１４は、表面に配置される半導体層８の主面に形成され、ソース拡散領域１０の導電型と同一の導電型を有する。閾値電圧調整拡散領域１４は、ソース拡散領域１０を起点として、ボディ拡散領域１２の内部の一部でボディ拡散領域１２を貫き、更にボディ拡散領域１２を越えて、ドレインフィールド酸化膜１７の端部の近傍までストリップ状（短冊状）に伸長して形成される。
【００２４】
ゲート電極１６は、ボディ拡散領域１２と閾値電圧調整拡散領域１４の表面に形成されたゲート酸化膜１５の上に設けられる。ゲート電極１６に印加する電圧を変化することにより、ゲート電極１６は、ゲート電極１６の直下のボディ拡散領域１２と閾値電圧調整拡散領域１４のいずれか一方あるいは両方にチャネルを誘起し又は消滅させる。
【００２５】
ゲート電極１６の直下でボディ拡散領域１２の一部に閾値電圧調整拡散領域１４が形成される領域とゲート電極１６の直下でボディ拡散領域１２のみが形成される領域は、ソース拡散領域１０、ゲート電極１６、及びドレイン拡散領域１８と共に、それぞれ閾値電圧の異なるＤＭＯＳトランジスタとして動作する。
【００２６】
すなわち、ゲート電極１６の直下でボディ拡散領域１２の一部に閾値電圧調整拡散領域１４が形成される領域は、ソース拡散領域１０、ゲート電極１６、及びドレイン拡散領域１８と共に、閾値電圧（ＶＴＡ）のデプレッション型ＤＭＯＳトランジスタの一部として動作する。
また、ゲート電極１６の直下でボディ拡散領域１２のみが形成される領域は、ソース拡散領域１０、ゲート電極１６、及びドレイン拡散領域１８と共に、閾値電圧（ＶＴＢ）のエンハンスメント型ＤＭＯＳトランジスタとしての一部として動作する。
【００２７】
本発明のデプレッション型ＤＭＯＳトランジスタでは、ゲート電極１６の直下でボディ拡散領域１２の一部にストリップ（短冊）状の閾値電圧調整拡散領域１４が形成される。閾値電圧調整拡散領域１４は、ストリップ（短冊）状に形成されるので幅が狭い。他方、閾値電圧調整拡散領域１４が形成されずボディ拡散領域１２のみが形成される領域は、幅が広い。
【００２８】
これにより、本発明のデプレッション型ＤＭＯＳトランジスタは、閾値電圧調整拡散領域を導電路としてチャネル幅が狭く閾値電圧がＶＴＡのデプレッション型ＭＯＳトランジスタとボディ拡散領域のみを導電路としてチャネル幅が広く閾値電圧がＶＴＢのエンハンスメント型ＭＯＳトランジスタを実質的に並列に接続した構成となる。
【００２９】
なお、第１の実施形態に係るＤＭＯＳトランジスタが、デプレッション型ＮチャネルＤＭＯＳトランジスタの場合には、並列接続されるデプレッション型ＤＭＯＳトランジスタの閾値電圧（ＶＴＡ）が０Ｖ以下で、且つ並列接続されるエンハンスメント型ＤＭＯＳトランジスタの閾値電圧（ＶＴＢ）が０Ｖ以上で、閾値電圧（ＶＴＡ）＜閾値電圧（ＶＴＢ）とする。
他方、第１の実施形態に係るＤＭＯＳトランジスタが、デプレッション型ＰチャネルＤＭＯＳトランジスタの場合には、並列接続されるデプレッション型ＤＭＯＳトランジスタの閾値電圧（ＶＴＡ）が０Ｖ以上で、且つ並列接続されるエンハンスメント型ＤＭＯＳトランジスタの閾値電圧（ＶＴＢ）が０Ｖ以下で、閾値電圧（ＶＴＡ）＞閾値電圧（ＶＴＢ）とする。
本明細書では、ＮチャネルとＰチャネルのいずれかを特定しない場合には、Ｎチャネルを例として記載する。
【００３０】
図３は、本発明の第１の実施形態に係るデプレッション型ＤＭＯＳトランジスタのゲート電圧−ドレイン電流（Ｖｇｓ−Ｉｄｓ）特性を示す。図３に示すように、本発明のデプレッション型ＤＭＯＳトランジスタのゲート電圧−ドレイン電流（Ｖｇｓ−Ｉｄｓ）特性は、閾値電圧ＶＴＡとＶＴＢで２カ所の変曲点を有する。
【００３１】
上述のように構成された本発明のデプレッション型ＤＭＯＳトランジスタは、エンハンスメント型ＭＯＳトランジスタの閾値電圧（ＶＴＢ）よりも低いゲート・ソース間電圧を印加した場合と、該閾値電圧（ＶＴＢ）よりも高いゲート・ソース間電圧を印加した場合で実効チャネル幅が大きく異なり、各々の場合の飽和電流も大きく異なる。
ゲートとソースの間の電圧が閾値電圧（ＶＴＢ）以下では、実効チャネル幅は、閾値電圧調整拡散領域１４の幅とほぼ等しくなるため飽和電流が少なく、ゲートとソースの間の電圧が閾値電圧（ＶＴＢ）を超えると、閾値電圧調整拡散領域が存在しないボディ拡散領域１２のみが形成される領域まで実行チャネル幅が拡大するので飽和電流が増加する。
【００３２】
したがって、第１の実施形態に係るＤＭＯＳトランジスタのゲートとソースの間の電圧をデプレッション型ＤＭＯＳトランジスタの閾値電圧（ＶＴＡ）より高く、かつ閾値電圧（ＶＴＢ）より低い電圧にすることで、従来のデプレッション型ＤＭＯＳトランジスタを備える定電流回路よりも低い定電流値を設定することが可能な定電流回路を実現することができる。
【００３３】
本発明の第１の実施形態を別の観点から記載すると、本発明の第１の実施形態に係るデプレッション型ＤＭＯＳトランジスタを備える定電流回路では、ゲート電極直下のボディ拡散領域の内部にボディ拡散領域を貫いてフィールド酸化膜の端部の近傍まで、ソース拡散領域と同一の導電型を有する閾値電圧調整拡散領域をストリップ状（短冊状）に設けるので、定電流源として使用するデプレッション型ＤＭＯＳトランジスタのゲート・ソース間電圧が、並列に接続されるデプレッション型ＤＭＯＳトランジスタの閾値電圧よりも高く、並列に接続されるエンハンスメント型ＤＭＯＳトランジスタの閾値電圧より低い範囲において、ドレイン側のチャネル幅がソース側のチャネル幅と実質的に等しくして、ドレイン側のチャネル幅がソース側のチャネル幅より広がらないようにすることで、従来よりも低い定電流値を設定することが可能になる。
【００３４】
図４は、閾値電圧調整拡散領域以外について同一寸法で作成した本発明の第１の実施形態に係るデプレッション型ＤＭＯＳトランジスタと従来のデプレッション型ＤＭＯＳトランジスタについて、それぞれのゲートとソースの間の電圧を０Ｖとしてドレインとソースの間の電圧を変えてドレイン電流を測定した結果を示す図である。図４の測定結果は、本発明の第１の実施形態に係るデプレッション型ＤＭＯＳトランジスタでは、従来のデプレッション型ＤＭＯＳトランジスタと比較して、ドレイン電流が１／１０以下に低減されることを示す。
【００３５】
本発明の第１の実施形態に係る定電流回路では、デプレッション型ＤＭＯＳトランジスタを用いて、高耐圧で設定電流を低減することが可能な定電流回路を提供することが可能となる。本発明の第１の実施形態では、定電流値を１０μＡ以下に低減して設定することができる。
【００３６】
上述のように、本発明の第１の実施形態に係るデプレッション型ＤＭＯＳトランジスタを備える定電流回路では、ゲート電極直下のボディ拡散領域の内部にボディ拡散領域を貫いてフィールド酸化膜の端部の近傍まで、ソース拡散領域と同一の導電型を有する閾値電圧調整拡散領域をストリップ状（短冊状）に設けるので、耐圧確保のために各要素の間の寸法を大きくしたり、あるいは製造精度上の問題から各要素の寸法が変動しても、ゲート電極直下のチャネル幅と飽和電流を制御して、定電流回路の設定定電流値を精度良く低減することが可能になる。
【００３７】
［第２の実施形態］
第２の実施形態に係るデプレッション型ＤＭＯＳトランジスタを備える定電流回路について記載する。
図５は、第２の実施形態に係る定電流回路の表面の配置を示す平面図である。
図６は、図５に図示される第２の実施形態に係る定電流回路のＢ−Ｂ’断面を示す断面図である。
図５及び図６に示すように、第２の実施形態に係るデプレッション型ＤＭＯＳトランジスタにおいては、閾値電圧調整拡散領域３４は、ソース拡散領域１０の導電型と同一の導電型を有し、ソース拡散領域１０を起点としてボディ拡散領域１２の両側に伸びボディ拡散領域１２を越えて、フィールド酸化膜１７の端部の近傍までストリップ状（短冊状）に伸びる。
【００３８】
本発明の第２の実施形態に係るデプレッション型ＤＭＯＳトランジスタ３３も、閾値電圧調整拡散領域３４を導電路としてチャネル幅が狭く閾値電圧がＶＴＡのデプレッション型ＭＯＳトランジスタとボディ拡散領域１２のみを導電路としてチャネル幅が広く閾値電圧がＶＴＢのエンハンスメント型ＭＯＳトランジスタを実質的に並列に接続した構成となる。そして、閾値電圧がＶＴＡと閾値電圧がＶＴＢの間の電圧領域で、並列に接続したチャネル幅が狭く閾値電圧がＶＴＡのデプレッション型ＭＯＳトランジスタに導電路が形成される・
【００３９】
また、本発明の第２の実施形態に係るデプレッション型ＤＭＯＳトランジスタ３３を備える定電流回路３１では、ゲート電極直下のボディ拡散領域の内部にボディ拡散領域１２を貫いてフィールド酸化膜１７の両端部の近傍まで、ソース拡散領域１０と同一の導電型を有する閾値電圧調整拡散領域３４をストリップ状（短冊状）に設けるので、耐圧確保のために各要素の間の寸法を大きくしたり、あるいは製造精度上の問題から各要素の寸法が変動しても、閾値電圧がＶＴＡと閾値電圧がＶＴＢの間の電圧領域で、ゲート電極１６の直下のチャネル幅と飽和電流を制御して、定電流回路の設定定電流値を精度良く低減することが可能になる。
【００４０】
［第３の実施形態］
図７は、本発明の第３の実施形態に係る定電流回路の回路図を示す。図７に示すように、第４の実施形態に係る定電流回路においては、第１〜第３の実施形態に係るデプレッション型ＤＭＯＳトランジスタのいずれかのソース端子とゲート端子を短絡し、ドレイン端子の側、もしくはソース端子の側に負荷を直列に接続することにより定電流回路を実現する。
【００４１】
［第４の実施形態］
図８は、本発明の第４の実施形態に係る定電流回路の回路図を示す。図８に示すように、第５の実施形態に係る定電流回路においては、第１〜第３の実施形態に係るデプレッション型ＤＭＯＳトランジスタのいずれかのソース端子とゲート端子の間に抵抗を接続し、ドレイン端子の側、もしくはソース端子の側に負荷を直列に接続することにより定電流回路を実現する。
【００４２】
［第５の実施形態］
図９は、本発明の第５の実施形態に係る定電流回路の回路図を示す。図９に示すように、第６の実施形態に係る定電流回路においては、第１〜第３の実施形態に係るデプレッション型ＤＭＯＳトランジスタのいずれかのソース端子にダイオードのアノードを接続し、ゲート端子にダイオードのカソードを接続し、ドレイン端子の側、もしくはソース端子の側に負荷を直列に接続することにより定電流回路を実現する。
【符号の説明】
【００４３】
１、３１、７１：定電流回路
３、３３、７３：デプレッション型ＤＭＯＳトランジスタ
６、７６：半導体基板
７、７７：埋め込み層
８、７８：エピタキシャル層
１０、８０：ソース拡散領域
１１、８１：ボディコンタクト拡散領域
１２、８２：ボディ拡散領域
１４、３４、８４：閾値電圧調整拡散領域
１５、８５：ゲート酸化膜
１６、８６；ゲート電極
１７、８７：フィールド酸化膜
１８、８８：ドレイン拡散領域
２０、４０、９０：チャネル領域
【図１】
0006368572.tif 000002
【図２】
0006368572.tif 000003
【図３】
0006368572.tif 000004
【図４】
0006368572.tif 000005
【図５】
0006368572.tif 000006
【図６】
0006368572.tif 000007
【図７】
0006368572.tif 000008
【図８】
0006368572.tif 000009
【図９】
0006368572.tif 000010
【図１０】
0006368572.tif 000011
【図１１】
0006368572.tif 000012
【図１２】
0006368572.tif 000013
【図１３】
0006368572.tif 000014