(57)【特許請求の範囲】
【請求項１】
平行な一方主面と他方主面とを有するコア基板と、
前記コア基板の一方主面に実装された、少なくとも１つの電子部品と、
前記コア基板の一方主面に、前記電子部品を埋設し、かつ外表面が前記コア基板の一方主面と平行となるように設けられた埋設層と、を備える電子部品内蔵基板であって、
前記電子部品は、誘電体層が第１の内部電極と第２の内部電極との間に挿入されてなるコンデンサ素子が積層された静電容量発現部と、前記静電容量発現部を挟む第１の保護部および第２の保護部とを含む積層体と、前記積層体の表面に設けられ、前記第１の内部電極と接続される第１の外部電極および前記第２の内部電極と接続される第２の外部電極と、を備える積層コンデンサであり、
埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、前記コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、
【数１】
0006424570.tif 000017
を満足することを特徴とする、電子部品内蔵基板。
【請求項２】
前記埋設層の厚みＴRと、前記埋設層の弾性率ＥRと、前記コア基板の厚みＴBと、前記コア基板の弾性率ＥBと、前記コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、
【数２】
0006424570.tif 000018
をさらに満足することを特徴とする、請求項１に記載の電子部品内蔵基板。
【請求項３】
前記電子部品の前記第１の保護部の厚みは、前記第２の保護部の厚みより厚く、
前記電子部品は、前記第１の保護部が前記コア基板の一方主面側となるように実装されていることを特徴とする、請求項１または２に記載の電子部品内蔵基板。
【請求項４】
平行な一方主面と他方主面とを有するコア基板と、前記コア基板の一方主面に実装された、少なくとも１つの電子部品と、前記コア基板の一方主面に、前記電子部品を埋設し、かつ外表面が前記コア基板の一方主面と平行となるように設けられた埋設層と、を備える電子部品内蔵基板の製造方法であって、
前記電子部品は、誘電体層が第１の内部電極と第２の内部電極との間に挿入されてなるコンデンサ素子が積層された静電容量発現部と、前記静電容量発現部を挟む第１の保護部および第２の保護部とを含む積層体と、前記積層体の表面に設けられ、前記第１の内部電極と接続される第１の外部電極および前記第２の内部電極と接続される第２の外部電極と、を備える積層コンデンサであり、
前記コア基板の一方主面に、前記電子部品を実装する実装工程と、
埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、前記コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、
【数３】
0006424570.tif 000019
を満足するように、前記コア基板の一方主面に前記電子部品を埋設する埋設層を設ける埋設層形成工程と、
を備えることを特徴とする、電子部品内蔵基板の製造方法。
【請求項５】
前記埋設層形成工程において、前記埋設層は、前記埋設層の厚みＴRと、前記埋設層の弾性率ＥRと、前記コア基板の厚みＴBと、前記コア基板の弾性率ＥBと、前記コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、
【数４】
0006424570.tif 000020
をさらに満足するように設けられることを特徴とする、請求項４に記載の電子部品内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、コア基板と、コア基板の一方主面に実装された電子部品と、その電子部品を埋設して設けられた埋設層とを備える電子部品内蔵基板、およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯型電子機器の薄型化を受けて、国際公開第２０１１／１３５９２６号（特許文献１）のように、基板内部に電子部品を埋設することにより基板の薄型化を図った電子部品内蔵基板が提案されている。
【０００３】
図８は、特許文献１に記載されている電子部品内蔵基板１００の断面図である。図８に記載の電子部品内蔵基板１００では、コア基板１０８に電子部品１０１、１０２が実装され、それらの電子部品１０１、１０２が埋設されるように埋設層１０９が形成されている。
【０００４】
このような電子部品内蔵基板１００は、軽量であり、かつセラミック基板のように高温焼成を伴わないため、内蔵する電子部品に制約が少ないという利点がある。
【０００５】
ここで、特許文献１に記載の電子部品内蔵基板１００の埋設層１０９に埋設される電子部品１０１、１０２として、積層セラミックコンデンサを考える。図９に、積層セラミックコンデンサ２０１の断面図を示す。
【０００６】
積層セラミックコンデンサ２０１は、セラミック積層体２０２と、セラミック積層体２０２の表面に設けられる第１の外部電極２０３および第２の外部電極２０４とを備える。セラミック積層体２０２は、セラミック誘電体層２０５が第１の内部電極２０６と第２の内部電極２０７との間に挿入されてなるコンデンサ素子が、並列接続されて積層されたものである。そのような積層セラミックコンデンサ２０１は、信頼性および耐久性に優れ、小型大容量を実現することができる。
【０００７】
小型大容量の積層セラミックコンデンサ２０１は、セラミック積層体２０２を構成するセラミック誘電体層２０５の材料として、チタン酸バリウムを基本材料とする高誘電率のセラミック材料を用いることが多い。そのようなセラミック積層体２０２を備える積層セラミックコンデンサ２０１に電圧を印加すると、電歪効果および逆圧電効果により、印加された電圧の大きさに応じた歪みがセラミック積層体２０２に発生する。それに伴い、セラミック積層体２０２が、積層方向への膨張、積層方向と直交する面方向への収縮を繰り返す。
【０００８】
近年、積層セラミックコンデンサ２０１の小型化・薄層化の進展に伴い、誘電体に印加される電界強度が高くなったため、上記のセラミック積層体２０２の歪みの度合いも大きくなっている。
【０００９】
ここで、図１０（Ａ）に示すように、積層セラミックコンデンサ２０１が、はんだＳにより基板Ｂに実装された場合を考える。積層セラミックコンデンサ２０１に電圧が印加されると、図１０（Ｂ）に示すように、セラミック積層体２０２に発生した歪みが、はんだＳを介して積層セラミックコンデンサ２０１に固着されている基板Ｂを振動させる。
【００１０】
このような基板Ｂの振動は、基板Ｂに例えばショックセンサなどの加速度センサが実装されていた場合、加速度センサの誤作動を引き起こす可能性がある。
【００１１】
また、その振動数が可聴域である２０Ｈｚ〜２０ｋＨｚである場合、可聴音として人間の耳に認識される。この現象は「鳴き（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）」とも言われ、電子機器の静寂化に伴い、ノートパソコン、携帯電話、デジタルカメラなどの様々なアプリケーションの電源回路などにおける設計の課題となっている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】国際公開第２０１１／１３５９２６号
【発明の概要】
【発明が解決しようとする課題】
【００１３】
積層セラミックコンデンサ２０１を上記のように基板ＢにはんだＳにより実装し、さらに特許文献１に記載のように埋設層に埋設した場合、はんだＳと埋設層とが共にセラミック積層体２０２の歪みを基板Ｂに伝達することが考えられる。その場合、前述の基板Ｂの振動が大きくなり、また可聴音が大きくなることが懸念される。
【００１４】
そこで、この発明の目的は、樹脂材料部を含む埋設層に埋設されている電子部品に電圧の印加による歪みが発生したとしても、振動が低減され、さらに振動による可聴音の発生が防止または低減された電子部品内蔵基板、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
この発明では、埋設層に埋設されている電子部品に電圧の印加による歪みが発生したとしても、電子部品内蔵基板の振動を低減し、さらに振動による可聴音の発生を防止または低減するため、埋設層の厚みについての改良が図られる。
【００１６】
この発明は、まず電子部品内蔵基板に向けられる。
【００１７】
この発明に係る電子部品内蔵基板は、平行な一方主面と他方主面とを有するコア基板と、コア基板の一方主面に実装された、少なくとも１つの電子部品と、埋設層と、を備える。
【００１８】
上記の電子部品は、積層体と、積層体の表面に設けられる第１の外部電極および第２の外部電極と、を備える積層コンデンサである。
【００１９】
積層体は、誘電体層が第１の内部電極と第２の内部電極との間に挿入されてなるコンデンサ素子が積層された静電容量発現部と、その静電容量発現部を挟む第１の保護部および第２の保護部とを含む。第１の外部電極は、第１の内部電極と接続される。第２の外部電極は、第２の内部電極と接続される。
【００２０】
なお、上記の積層コンデンサにおける誘電体の材質は、電圧の印加により歪みが発生し得るものであれば特に問わない。
【００２１】
上記の埋設層は、コア基板の一方主面に、電子部品を埋設し、かつ外表面が前記コア基板の一方主面と平行となるように設けられている。
【００２２】
そして、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとは、（１）式を満足する。
【００２３】
【数１】
0006424570.tif 000002
【００２４】
上記の電子部品内蔵基板では、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、静電容量発現部の中心の高さＴCとが、（１）式で表される関係を満足している。
【００２５】
電子部品内蔵基板は、コア基板と、電子部品の静電容量発現部の中心から上下にそれぞれ厚みＴCを有する埋設層の第１部分と、埋設層全体の厚みから第１部分を差し引いた埋設層の第２部分と、の３つの部分を含んで構成される。
【００２６】
ここで、埋設層の第１部分は、静電容量発現部の中心面の上下が実質的に対称であり、電子部品に歪みが発生したとしても、静電容量発現部の中心面の上側の層と下側の層とは、互いの振動を打ち消し合うように振動すると考えられる。
【００２７】
上記の（１）式で表される関係は、コア基板と埋設層の第２部分とが、埋設層の第１部分との相互作用を含め、静電容量発現部の中心面から見て、互いの振動を打ち消し合うように振動する条件を表していると推察される。
【００２８】
したがって、電子部品内蔵基板における各構成要素が（１）式で表される関係を満足することにより、電子部品内蔵基板の振動を低減し、さらに振動による可聴音の発生を防止または低減することができる。
【００２９】
この発明に係る電子部品内蔵基板における第１の好ましい実施形態は、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、上記の（１）式に加えて、（２）式〜（４）式をさらに満足する。
【００３０】
【数２】
0006424570.tif 000003
【００３１】
上記の電子部品内蔵基板では、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、静電容量発現部の中心の高さＴCとが、（１）式〜（４）式で表される関係を満足している。
【００３２】
電子部品内蔵基板における各構成要素を上記の（２）式〜（４）式で表されるように定めることにより、前述のコア基板と埋設層の第２部分とが、埋設層の第１部分との相互作用を含め、静電容量発現部の中心面から見て、互いの振動を確実に打ち消し合うように振動すると推察される。
【００３３】
したがって、電子部品内蔵基板における各構成要素が（１）式〜（４）式で表される関係を満足することにより、電子部品内蔵基板の振動を確実に低減し、さらに振動による可聴音の発生を確実に防止または低減することができる。
【００３４】
この発明に係る電子部品内蔵基板における第２の好ましい実施形態は、電子部品の第１の保護部の厚みが、第２の保護部の厚みより厚くなっている。さらに、電子部品は、第１の保護部がコア基板の一方主面側となるように実装されている。
【００３５】
上記の電子部品内蔵基板では、電子部品の静電容量発現部の中心が、第１の保護部と第２の保護部とが同じ厚みを有する場合と比べて、コア基板の一方主面からより高い位置となっている。
【００３６】
上記の構造を有する電子部品をコア基板に実装することにより、効果的に電子部品内蔵基板の振動を低減できることが、別途確認されている。
【００３７】
したがって、電子部品内蔵基板における各構成要素の寸法が前述の実施形態および第１の好ましい実施形態の関係を満足することにより、埋設層がない場合でも、既にある程度まで低減されている電子部品内蔵基板の振動をさらに低減させ、振動による可聴音の発生をさらに確実に防止または低減することができる。
【００３８】
また、この発明は、電子部品内蔵基板の製造方法にも向けられる。
【００３９】
この発明に係る電子部品内蔵基板の製造方法は、平行な一方主面と他方主面とを有するコア基板と、コア基板の一方主面に実装された、少なくとも１つの電子部品と、埋設層と、を備える電子部品内蔵基板の製造方法である。
【００４０】
上記の電子部品は、積層体と、積層体の表面に設けられる第１の外部電極および第２の外部電極と、を備える積層コンデンサである。
【００４１】
積層体は、誘電体層が第１の内部電極と第２の内部電極との間に挿入されてなるコンデンサ素子が積層された静電容量発現部と、その静電容量発現部を挟む第１の保護部および第２の保護部とを含む。第１の外部電極は、第１の内部電極と接続される。第２の外部電極は、第２の内部電極と接続される。
【００４２】
上記の埋設層は、コア基板の一方主面に、電子部品を埋設し、かつ外表面が前記コア基板の一方主面と平行となるように設けられている。
【００４３】
この発明に係る電子部品内蔵基板の製造方法は、実装工程と、埋設層形成工程と、を備える。
【００４４】
実装工程は、コア基板の一方主面に、電子部品を実装する工程である。
【００４５】
埋設層形成工程は、コア基板の一方主面に、電子部品を埋設する埋設層を設ける工程である。埋設層形成工程において、埋設層Ｒは、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、（１）式を満足するように設けられる。
【００４６】
【数３】
0006424570.tif 000004
【００４７】
上記の電子部品内蔵基板の製造方法では、埋設層形成工程において、電子部品内蔵基板における各構成要素が（１）式で表される関係を満足するように埋設層を形成する。
【００４８】
したがって、前述の可聴周波数域内での振動が小さく、可聴音の発生が防止または低減された電子部品内蔵基板を、効率的に製造することができる。
【００４９】
この発明に係る電子部品内蔵基板の製造方法における第１の好ましい実施形態は、埋設層形成工程において、埋設層Ｒは、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、上記の（１）式に加えて、（２）式〜（４）式をさらに満足するように設けられる。
【００５０】
【数４】
0006424570.tif 000005
【００５１】
上記の電子部品内蔵基板の製造方法では、埋設層形成工程において、電子部品内蔵基板における各構成要素が（１）式〜（４）式で表される関係を満足するように埋設層を形成する。
【００５２】
したがって、前述の可聴周波数域内での振動がより小さく、可聴音の発生が確実に防止または低減された電子部品内蔵基板を、効率的に製造することができる。
【発明の効果】
【００５３】
この発明に係る電子部品内蔵基板では、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、静電容量発現部の中心の高さＴCとが、上記の（１）式で表される関係を満足している。
【００５４】
したがって、埋設層に埋設されている電子部品に電圧の印加による歪みが発生したとしても、電子部品内蔵基板の振動を低減し、さらに振動による可聴音の発生を防止または低減することができる。
【００５５】
また、この発明に係る電子部品内蔵基板の製造方法では、埋設層形成工程において、電子部品内蔵基板における各構成要素が上記の（１）式で表される関係を満足するように埋設層を形成する。
【００５６】
したがって、前述の可聴周波数域内での振動が小さく、可聴音の発生が防止または低減された電子部品内蔵基板を、効率的に製造することができる。
【図面の簡単な説明】
【００５７】
【図１】この発明の実施形態に係る電子部品内蔵基板１の上面図である。
【図２】この発明の実施形態に係る電子部品内蔵基板１の断面図である。（Ａ）は図１のＹ１−Ｙ１線を含む面の矢視断面図である。（Ｂ）は図１のＸ１−Ｘ１線を含む面の矢視断面図である。
【図３】板状部材ＰＭに外力Ｆが作用したときのたわみ量ｈを説明するための外観斜視図である。
【図４】電子部品内蔵基板１に設けられた埋設層Ｒの厚みと音圧との関係を、シミュレーションにより求めた結果を示すグラフである。
【図５】この発明の実施形態に係る電子部品内蔵基板の変形例１Ａの、図１に相当する断面図である。
【図６】図１および図２に示した電子部品内蔵基板１の製造方法の一例を説明するためのもので、実装工程を模式的に示す図である。
【図７】図１および図２に示した電子部品内蔵基板１の製造方法の一例を説明するためのもので、埋設層形成工程を模式的に示す図である。
【図８】背景技術の電子部品内蔵基板１００の断面図である。
【図９】この発明が解決しようとする課題を説明するための、積層セラミックコンデンサの断面図である。
【図１０】この発明が解決しようとする課題を説明するための、積層セラミックコンデンサを基板に実装した状態の断面図である。（Ａ）は電圧が印加されていない状態である。（Ｂ）は電圧が印加されたときの歪みの状態を説明する概略断面図である。
【発明を実施するための形態】
【００５８】
以下にこの発明の実施形態を示して、本発明の特徴とするところをさらに詳しく説明する。
【００５９】
−電子部品内蔵基板の実施形態−
この発明の実施形態に係る電子部品内蔵基板１について、図１および図２を用いて説明する。
【００６０】
＜電子部品内蔵基板の構造＞
図１は、この発明の実施形態に係る電子部品内蔵基板１の上面図である。図２（Ａ）は図１のＹ１−Ｙ１線を含む面の矢視断面図である。図２（Ｂ）は図１のＸ１−Ｘ１線を含む面の矢視断面図である。
【００６１】
この発明の実施形態に係る電子部品内蔵基板１は、コア基板Ｂと、電子部品１０と、埋設層Ｒとを備える。電子部品１０は、誤差範囲において平行な一方主面と他方主面とを有するコア基板Ｂの一方主面に実装されている。埋設層Ｒは、コア基板Ｂの一方主面に、電子部品１０を埋設し、かつ外表面がコア基板Ｂの一方主面と誤差範囲において平行となるように設けられている。
【００６２】
この発明の実施形態に係る電子部品内蔵基板１において、埋設層Ｒは樹脂材料部を含む。樹脂材料部は、後述するようにフィラーとしてガラス材料やシリカなどを分散させた樹脂材料を用いて形成される。なお、埋設層Ｒは、樹脂材料部に加えて、樹脂材料部の表面に設けられた導電材料部をさらに含んでいてもよい（図１および図２では不図示）。
【００６３】
なお、コア基板Ｂは、前述の図６に相当する多層基板であり、内部電極やビアなどを不図示として、簡略化して図示されている。また、この発明の実施形態では、電子部品１０を強調するため、コア基板Ｂと、電子部品１０との大きさの関係は、実際のものとは異なっている。
【００６４】
電子部品１０は、セラミック積層体１１と、第１の外部電極１２および第２の外部電極１３とを備える積層セラミックコンデンサである。セラミック積層体１１は、セラミック誘電体層１４が第１の内部電極１５と第２の内部電極１６との間に挿入されてなるコンデンサ素子が積層された静電容量発現部ＣＰが、第１のセラミック保護部Ｐ１および第２のセラミック保護部Ｐ２で挟まれた構造となっている。
【００６５】
セラミック積層体１１は、互いに対向する２つの端面と、２つの端面を接続する側面とを有する。第１の外部電極１２は第１の内部電極１５と接続され、第２の外部電極１３は、第２の内部電極１６と接続されている。第１の外部電極１２および第２の外部電極１３は、それぞれセラミック積層体１１の表面に設けられる。
【００６６】
なお、上記の実施形態では、電子部品１０が積層セラミックコンデンサである場合について説明したが、前述のように、誘電体の材質は、電圧の印加により歪みが発生し得るものであればセラミック材料に限られない。例えば、セラミック材料以外の誘電体材料として樹脂材料を用いた積層コンデンサである積層型金属化フィルムコンデンサに対しても、この発明を適用することができる。
【００６７】
図２（Ａ）および（Ｂ）において、電子部品１０は、実装ランドＬ１１およびＬ１２上にはんだＳを用いて実装されている。実装ランドＬ１１およびＬ１２の材質ならびにはんだＳの材質は、既存のものから適宜選択して用いることができる。実装ランドＬ１１およびＬ１２は、不図示の導電パターンを含んでなる配線上にある。電子部品１０には、この配線を通じて電圧が印加されることになる。
【００６８】
なお、この発明の実施形態に係る電子部品内蔵基板１は、複数の電子部品１０が実装されていてもよい。また、同様に電子部品内蔵基板１には、積層セラミックコンデンサ以外の電子部品が実装されていてもよい。
【００６９】
積層セラミックコンデンサである電子部品１０は、チタン酸バリウムを基本材料とする高誘電率のセラミック材料が用いられることが多いため、電圧印加時の歪みにより振動する虞がある。この振動は、はんだＳを介して電子部品１０に固着されている基板Ｂに伝達されるが、電子部品１０が埋設層Ｒに埋設されている場合には、埋設層Ｒを介しても基板Ｂに伝達される。
【００７０】
埋設層Ｒは、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板Ｂの一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが（１）式を満足し、好ましくは（２）式〜（４）式をさらに満足するように形成されている。
【００７１】
【数５】
0006424570.tif 000006
【００７２】
【数６】
0006424570.tif 000007
【００７３】
電子部品内蔵基板１は、前述のように、コア基板Ｂと、電子部品１０の静電容量発現部ＣＰの中心から上下にそれぞれ厚みＴCを有する埋設層の第１部分Ｒ1と、埋設層全体の厚みから第１部分を差し引いた埋設層の第２部分Ｒ2と、の３つの部分を含んで構成される。
【００７４】
ここで、第１部分Ｒ1は、実装ランドＬ１１およびＬ１２とはんだＳとを含んでいるため、正確には、電子部品１０の静電容量発現部ＣＰの中心面に対してその上下が対称ではない。しかしながら、実装ランドＬ１１およびＬ１２とはんだＳとは、埋設層Ｒの厚みに比べて薄く、構造の簡略化して考えるために無視しても差し支えない。
【００７５】
すなわち、第１部分Ｒ1では、静電容量発現部ＣＰの中心面の上側の層と下側の層とが、実質的に対称であると考えられる。その場合、第１部分Ｒ1の内部の電子部品１０に電圧の印加による歪みが発生したとしても、静電容量発現部ＣＰの中心面の上側の層と下側の層とは、互いの振動を打ち消し合うように振動することになる。
【００７６】
したがって、電子部品内蔵基板１の振動が低減されるためには、埋設層の第２部分Ｒ2とコア基板Ｂとが、静電容量発現部ＣＰの中心面から見て、互いの振動を打ち消し合うように振動すればよい。
【００７７】
一般に、図３（Ａ）に示すような支点間の距離Ｌ、幅Ｗ、厚みＴおよび弾性率Ｅを有する単独の板状部材ＰＭが、図３（Ｂ）に示すように外力Ｆの作用によってたわみを生じる際、そのたわみ量ｈは（５）式で表される。
【００７８】
【数７】
0006424570.tif 000008
【００７９】
そして、第２部分Ｒ2およびコア基板Ｂのたわみ量ｈが、同じ大きさで逆方向であるとして（５）式を適用すると（６）式となる。
【００８０】
【数８】
0006424570.tif 000009
【００８１】
コア基板Ｂの長さＬBと埋設層Ｒの長さＬR、およびコア基板の幅ＷBと埋設層Ｒの幅ＷRとが等しいとして、（６）式をＴRについて解くと（７）式となる。
【００８２】
【数９】
0006424570.tif 000010
【００８３】
（７）式は、コア基板Ｂおよび埋設層の第２部分Ｒ2のたわみが、同じ大きさで逆方向であるとき、すなわちコア基板Ｂと埋設層の第２部分Ｒ2とが、互いの振動を打ち消し合うように振動する場合を表す。
【００８４】
ただし、実際には、第２部分Ｒ2と第１部分Ｒ1の上側の層とは、振動する際に、考慮されていない要因により相互に影響を及ぼし合う。同様にコア基板Ｂと第１部分Ｒ１の下側の層とは、振動する際に、考慮されていない要因により相互に影響を及ぼし合う。そのため、第２部分Ｒ2とコア基板Ｂとは、それぞれ単独に振動するものとして扱うことができない。
【００８５】
そのため、上記の相互作用を考慮して、埋設層の厚みＴRおよびコア基板の厚みＴBが変数であり、コア基板の弾性率ＥBと埋設層の弾性率ＥRとの比ＥB／ＥRおよび静電容量発現部の中心の高さＴCが定数である一次方程式を仮定した。そして、（７）式では１／３となっているコア基板の弾性率ＥBと埋設層の弾性率ＥRとの比ＥB／ＥRの累乗の指数ｍをフィッティングパラメータとして、実際の振動状態に基づき、振動条件式を求めた。すなわち、上記の一次方程式は（８）式によって表される。
【００８６】
【数１０】
0006424570.tif 000011
【００８７】
ここで、電子部品内蔵基板１の振動を示す振動パラメータＶＰは、（８）式の右辺を埋設層の厚みＴRで除した（９）式によって表される。
【００８８】
【数１１】
0006424570.tif 000012
【００８９】
振動パラメータＶＰが１のとき、電子部品内蔵基板１の振動が最も小さくなる。一方、振動パラメータＶＰが１から離れるほど、電子部品内蔵基板１の振動が大きくなる。
【００９０】
本件発明者は、鋭意研究を重ねた結果、振動パラメータＶＰを制御することによって、電子部品内蔵基板の振動と、それに基づく可聴音の発生を制御できることを見出し、この発明を為すに至った。その際、電子部品１０が埋設層Ｒに埋設されていない状態の基板の振動に対応する音圧の大きさを基準音圧とし、基準音圧よりも小さくなる範囲に対応する振動パラメータＶＰの範囲を規定した。音圧とは、可聴域内に発生する振動のうち、最も大きな振幅を音の大きさに変換したものである。
【００９１】
すなわち、本件発明者は、この発明において、上記の技術思想に基づき、基準音圧よりも小さくなる振動パラメータＶＰの上限値をＡおよび下限値をＢ、ならびに累乗の指数ｍの値を規定した。
【００９２】
上記の振動パラメータＶＰの上限値Ａおよび下限値Ｂ、ならびに累乗の指数ｍの値の規定の仕方について、以下で具体的に説明する。
【００９３】
電子部品内蔵基板１の一方主面に設けられた埋設層の厚みＴRと、振動の大きさに対応する音圧との関係を、種々の埋設層の弾性率ＥRについて有限要素法に基づくシミュレーションにより求めた。そして、シミュレーション結果と対比することにより、振動パラメータＶＰの上限値Ａおよび下限値Ｂ、ならびに累乗の指数ｍの値を決定した。
【００９４】
図４は、電子部品内蔵基板１の一方主面に設けられた埋設層の厚みＴRと、振動の大きさに対応する音圧との関係を、有限要素法に基づくシミュレーションにより求めた結果を示すグラフである。
【００９５】
音圧は、電子部品１０のＬ方向（図２（Ｂ）においてコア基板Ｂと水平な方向）に発生した音（いわゆる「鳴き」）の大きさを表している。シミュレーションにおいて、電子部品１０は、内部電極１５、１６がコア基板Ｂと平行となるように実装されたものと仮定されている。
【００９６】
また、コア基板の厚みＴBは０．８ｍｍ、コア基板の弾性率ＥBは２０ＧＰａ、静電容量発現部の中心の高さＴCは０．３１５ｍｍとしている。コア基板Ｂの弾性率ＥBは、一般的に用いられるガラスエポキシ基板の弾性率（曲げ弾性率）として妥当と思われる値を用いている。電子部品１０は、Ｌ方向の長さが２４ｍｍの埋設層Ｒ内に埋設されているとして、埋設層の厚みＴRの変化による音圧の変化を計算した。
【００９７】
図４では、埋設層の弾性率ＥRを１５ＧＰａ、２５ＧＰａおよび３５ＧＰａとしたときの３通りのシミュレーション結果が示されている。まず、振動パラメータＶＰの累乗の指数ｍの値を決定するために、コア基板Ｂと埋設層の第２部分Ｒ2とが、互いの振動を打ち消し合って音圧の極小となっている埋設層の厚みＴRに着目した。埋設層の弾性率ＥRが上記の各値であるとき、音圧が極小値となる埋設層の厚みＴRはそれぞれ約１．６ｍｍ、約１．３ｍｍおよび約１．１５ｍｍである。
【００９８】
ここで、累乗の指数ｍを３／４とし、埋設層の弾性率ＥRを１５ＧＰａ、２５ＧＰａおよび３５ＧＰａとして（９）式により埋設層の厚みＴRを計算すると、それぞれ１．６２ｍｍ、１．３１ｍｍおよび１．１６ｍｍとなり、シミュレーション結果を非常によく再現している。
【００９９】
また、互いの振動を完全に打ち消し合わなくても、電子部品内蔵基板１の振動の大きさ（それに伴う音の大きさ）は、厚みＴRの埋設層Ｒが形成されることにより、埋設層Ｒがない状態よりも小さくなればよい。
【０１００】
そのような埋設層の厚みＴRの範囲を図４に示したシミュレーション結果から求めた。その結果、埋設層の弾性率ＥRを１５ＧＰａとしたとき、ＴRが１．３〜２．１のとき、電子部品内蔵基板１の振動の大きさが、埋設層Ｒがない状態よりも小さくなることが分かった。同様に、埋設層の弾性率ＥRを２５ＧＰａおよび３５ＧＰａとしたとき、それぞれＴRが１.１〜１．５５および１．０〜１．３のとき、電子部品内蔵基板１の振動の大きさが、埋設層Ｒがない状態よりも小さくなることが分かった。
【０１０１】
以上のようにして振動パラメータＶＰを図４のシミュレーション結果に合わせ込むと、累乗の指数ｍが３／４、振動パラメータＶＰの上限値Ａが１．２、下限値Ｂが０．８となることが分かった。
【０１０２】
これらの値は、簡略化された構造において、コア基板Ｂと埋設層の第２部分Ｒ2とが、前述の埋設層の第１部分Ｒ1との相互作用を含め、静電容量発現部ＣＰの中心面から見て、互いの振動を打ち消し合うように振動する条件を表していると考えられる。
【０１０３】
すなわち、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板Ｂの一方主面を基準面としたときの静電容量発現部の中心の高さＴCとの関係が、（１）式を満足するときに、電子部品内蔵基板１の振動が低減され、さらに振動による可聴音の発生が防止または低減される。したがって、電子部品内蔵基板１の振動による可聴音の音圧が、基準音圧よりも小さくなる。
【０１０４】
【数１２】
0006424570.tif 000013
【０１０５】
また、上記のＴRおよびＥRの範囲、ならびにＴB、ＴCおよびＥBの値から、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、上記の（１）式に加えて、（２）式〜（４）式をさらに満足するときに、電子部品内蔵基板１の振動は確実に低減され、さらに振動による可聴音の発生が確実に防止または低減される。
【０１０６】
【数１３】
0006424570.tif 000014
【０１０７】
＜実施形態の変形例＞
この発明の実施形態に係る電子部品内蔵基板の変形例１Ａについて、図５を用いて説明する。
【０１０８】
図５は、この発明の実施形態に係る電子部品内蔵基板の変形例１Ａの断面図である。図５（Ａ）は図１のＹ１−Ｙ１線を含む面の矢視断面図（図２（Ａ））に相当する。図５（Ｂ）は図１のＸ１−Ｘ１線を含む面の矢視断面図（図２（Ｂ））に相当する。
【０１０９】
この発明の実施形態に係る電子部品内蔵基板の変形例１Ａは、電子部品１０の第１のセラミック保護部Ｐ１の厚みが、第２のセラミック保護部Ｐ２の厚みより厚くなっている。さらに、電子部品１０は、第１のセラミック保護部Ｐ１がコア基板Ｂの一方主面側となるように実装されている。なお、コア基板Ｂは、前述の実施形態と同様に、簡略化して図示されている。
【０１１０】
この発明の実施形態に係る電子部品内蔵基板の変形例１Ａでは、電子部品１０の静電容量発現部ＣＰの中心が、第１のセラミック保護部Ｐ１と第２のセラミック保護部Ｐ２とが同じ厚みを有する場合と比べて、コア基板Ｂの一方主面からより高い位置となっている。
【０１１１】
例えば、特開２０１３−６５８２０号公報には、上記の構造を有する電子部品１０をコア基板Ｂに実装することにより、効果的に電子部品内蔵基板の振動を低減できることが記載されている。
【０１１２】
したがって、電子部品内蔵基板１Ａにおける各構成要素の寸法が上記の関係を満足することにより、埋設層Ｒがない場合でも、既にある程度まで低減されている電子部品内蔵基板の振動をさらに低減させ、振動による可聴音の発生をさらに確実に防止または低減することができる。
【０１１３】
＜電子部品内蔵基板の製造方法＞
この発明の実施形態に係る電子部品内蔵基板１の製造方法の一例について、図６および図７を用いて説明する。図６および図７は、電子部品内蔵基板１の製造方法の一例において順次行なわれる実装工程および埋設層形成工程をそれぞれ模式的に示す図である。なお、図６および図７の各図は、図１のＹ１−Ｙ１線を含む面の矢視断面図（図２（Ａ））に相当する。
【０１１４】
＜実装工程＞
図６（Ａ）および（Ｂ）は、電子部品内蔵基板１の製造方法の実装工程を模式的に示す図である。実装工程により、電子部品１０は、コア基板Ｂの一方主面に実装された状態となる。
【０１１５】
図６（Ａ）は、電子部品１０と、電子部品１０を実装するコア基板Ｂとを準備する段階を示す。電子部品１０は、前述の構造を有し、電圧印加時に歪みが発生する積層セラミックコンデンサである。コア基板１０は、電子部品１０を接合するための実装ランドＬ１１およびＬ１２（Ｌ１２は不図示）を一方主面に備えている。
【０１１６】
図６（Ｂ）は、電子部品１０を、はんだＳを用いて実装ランドＬ１１およびＬ１２に接合することにより、コア基板１０の一方主面に実装した段階を示す。
【０１１７】
このとき、静電容量発現部ＣＰの中心面は、コア基板Ｂの一方主面を基準面としたとき、高さＴCとなっている。
【０１１８】
＜埋設層形成工程＞
図７（Ａ）および（Ｂ）は、電子部品内蔵基板１の製造方法の埋設層形成工程を模式的に示す図である。埋設層形成工程により、コア基板Ｂの一方主面に、電子部品１０が埋設されるように埋設層Ｒが設けられた状態となる。
【０１１９】
図７（Ａ）は、電子部品１０が実装されたコア基板Ｂの一方主面に、例えばディスペンサＤにより、一点鎖線で表される所定の厚みとなるように、液状の樹脂ＬＲを塗布する段階を示す。
【０１２０】
塗布に用いる装置は、上記のディスペンサＤに限らず、既存の塗布装置を用いることができる。例えば、カーテンコーターやスピンコーターなどの種々のコーターを用いてもよい。
【０１２１】
また、液状の樹脂ＬＲは、単一の樹脂材料からなるものに限らず、樹脂材料中にフィラーとしてガラス材料やシリカなどのフィラーを含むものを用いることができる。
【０１２２】
さらに、埋設層Ｒは、図７（Ａ）のような液状の樹脂ＬＲを塗布する方法に限らず、半硬化状態でシート状のプリプレグをコア基板Ｂの一方主面に載置し、電子部品１０が埋設されるように押圧することにより形成してもよい。
【０１２３】
図７（Ｂ）は、電子部品１０が埋設された液状の樹脂ＬＲを加熱し、硬化させることにより、硬化後の埋設層Ｒとした段階を示す。
【０１２４】
このとき、硬化後の埋設層Ｒは、その厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、静電容量発現部の中心の高さＴCとが、（１）式を満足するように形成される。
【０１２５】
【数１４】
0006424570.tif 000015
【０１２６】
上記の（１）式で表される関係は、前述のように、コア基板Ｂと埋設層の第２部分Ｒ2とが、埋設層の第１部分Ｒ1との相互作用を含め、静電容量発現部ＣＰの中心面から見て、互いの振動を打ち消し合うように振動する条件を表していると考えられる。
【０１２７】
すなわち、電子部品内蔵基板１における各構成要素が（１）式で表される関係を満足することにより、電子部品内蔵基板１の振動が低減され、さらに振動による可聴音の発生が防止または低減される。
【０１２８】
したがって、埋設層形成工程において、電子部品内蔵基板１における各構成要素が（１）式で表される関係を満足するように埋設層Ｒを形成することにより、前述の可聴周波数域内での振動がより小さく、可聴音の発生が確実に防止または低減された電子部品内蔵基板を、効率的に製造することができる。
【０１２９】
また、埋設層形成工程において、埋設層Ｒは、電子部品内蔵基板１における各構成要素が、上記の（１）式に加えて、（２）式〜（４）式をさらに満足するように設けられることが好ましい。
【０１３０】
【数１５】
0006424570.tif 000016
【０１３１】
埋設層形成工程において、電子部品内蔵基板１における各構成要素が（１）式〜（４）式で表される関係を満足するように埋設層Ｒを形成することにより、前述の可聴周波数域内での振動がより小さく、可聴音の発生が確実に防止または低減された電子部品内蔵基板を、効率的に製造することができる。
【０１３２】
埋設層の厚みＴRの調整は、液状の樹脂ＬＲの硬化時の体積変化を見込んで、液状の樹脂ＬＲを硬化後に厚みＴRとなるように塗布してもよい。また、予め多めに液状の樹脂ＬＲを塗布し、硬化後に余分な樹脂を除去することにより、埋設層の厚みＴRを所望の値としてもよい。
【０１３３】
なお、この発明は上記の実施形態に限定されるものではなく、この発明の範囲内において、種々の応用、変形を加えることが可能である。
【符号の説明】
【０１３４】
１    電子部品内蔵基板
１０    電子部品（積層セラミックコンデンサ）
１１    セラミック積層体
１２    第１の外部電極
１３    第２の外部電極
１４    セラミック誘電体層
１５    第１の内部電極
１６    第２の内部電極
Ｂ    コア基板
ＣＰ    静電容量発現部
Ｐ１    第１のセラミック保護部
Ｐ２    第２のセラミック保護部
Ｒ    埋設層
ＴC    静電容量発現部の中心の高さ
ＴB    コア基板の厚み
ＥB    コア基板の弾性率
ＴR    埋設層の厚み
ＥR    埋設層の弾性率
【図１】
0006424570.tif 000021
【図２】
0006424570.tif 000022
【図３】
0006424570.tif 000023
【図４】
0006424570.tif 000024
【図５】
0006424570.tif 000025
【図６】
0006424570.tif 000026
【図７】
0006424570.tif 000027
【図８】
0006424570.tif 000028
【図９】
0006424570.tif 000029
【図１０】
0006424570.tif 000030