(57)【特許請求の範囲】
【請求項１】
装置であって、
ピクセルセンサのアレイであって、各ピクセルセンサが、光検出器、電荷変換回路、及びゲートトランジスタを含み、前記電荷変換回路が、前記光検出器での電荷の関数である電圧信号を生成し、前記ゲートトランジスタが、第１信号に応答して、前記電圧信号をビット線に結合する、前記ピクセルセンサのアレイと、
前記ビット線に接続され、複数の選択可能な利得値を有する可変利得増幅器と、
出力制御信号を生成し、前記複数の選択可能な利得値の１つを選択するために、前記可変利得増幅器に前記出力制御信号を与えるデジタル化コントローラであって、
前記デジタル化コントローラは、前記装置のリセット段階において、前記複数の選択可能な利得値の最大利得値でのリセット電圧の測定結果を示す第１電圧信号を生成するように前記可変利得増幅器を制御し、
前記デジタル化コントローラは、前記装置の光測定段階において、最初に、前記複数の選択可能な利得値の前記最大利得値で最初の増幅信号を生成するために、前記電圧信号を増幅するように前記可変利得増幅器を制御し、
前記デジタル化コントローラは、前記最初の増幅信号を参照値と比較し、前記最初の増幅信号が前記参照値を超える場合、前記可変利得増幅器の前記複数の選択可能な利得値の低減された利得値で前記電圧信号を増幅することによって第２電圧信号を得るために、前記可変利得増幅器に前記出力制御信号を与える比較器を備えた、
前記デジタル化コントローラと、
前記第１電圧信号と前記第２電圧信号とに基づいて生成された第３電圧信号を出力デジタル値に変換する、固定されたビット数を有するアナログ／デジタルコンバータ（ＡＤＣ）であって、前記出力デジタル値は、出力制御信号に応答して、前記可変利得増幅器の前記複数の選択可能な利得値の選択に従った複数の量子化雑音のレベルの１つを有する、前記アナログ／デジタルコンバータ（ＡＤＣ）と、
を備える装置。
【請求項２】
装置であって、
ピクセルセンサのアレイであって、各ピクセルセンサが、光検出器、電荷変換回路、及びゲートトランジスタを含み、前記電荷変換回路が、前記光検出器での電荷の関数である電圧信号を生成し、前記ゲートトランジスタが、第１信号に応答して、前記電圧信号をビット線に結合する、前記ピクセルセンサのアレイと、
前記ビット線に接続され、リセット電圧の測定結果を示す第１電圧と、前記電圧信号を増幅することによって測定される第２電圧とを生成するために用いられる複数の選択可能な利得値を有する可変利得増幅器と、
前記可変利得増幅器の前記複数の選択可能な利得値の１つを選択するために、前記電圧信号に基づいて出力制御信号を生成するデジタル化コントローラと、
前記第１電圧と前記第２電圧とを保持する二重サンプリング回路であって、前記二重サンプリング回路は、前記複数の選択可能な利得値のうち、前記電圧信号を増幅するためにどれが使用されたかに依存するファクターによって分圧された（divided）前記第１電圧が減算された前記第２電圧を出力する、前記二重サンプリング回路と、
前記二重サンプリング回路の出力を出力デジタル値に変換する、固定されたビット数を有するアナログ／デジタルコンバータ（ＡＤＣ）であって、前記出力デジタル値は、前記可変利得増幅器の前記複数の選択可能な利得値の選択に従った複数の量子化雑音のレベルの１つを有する、前記アナログ／デジタルコンバータ（ＡＤＣ）と、
を備える装置。
【請求項３】
前記可変利得増幅器は、前記出力制御信号により決定されるフィードバックキャパシタンスを有する容量性トランスインピーダンス増幅器を備える、請求項１の装置。
【請求項４】
前記比較器は、前記容量性トランスインピーダンス増幅器の出力と前記参照値とを比較するラッチ比較器を備える、請求項３の装置。
【請求項５】
前記出力デジタル値は、前記出力制御信号を示す値を含む、請求項４の装置。
【請求項６】
装置において、
ビット線に接続され、複数の選択可能な利得値を有する可変利得増幅器と、
出力制御信号を生成し、前記複数の選択可能な利得値の１つを選択するために、前記可変利得増幅器に前記出力制御信号を与えるデジタル化コントローラであって、
前記デジタル化コントローラは、前記装置のリセット段階において、前記複数の選択可能な利得値の最大利得値でのリセット電圧の測定結果を示す第１電圧信号を生成するように前記可変利得増幅器を制御し、
前記デジタル化コントローラは、前記装置の光測定段階において、最初に、前記複数の選択可能な利得値の前記最大利得値で最初の増幅信号を生成するために、電圧信号を増幅するように前記可変利得増幅器を制御し、
前記デジタル化コントローラは、前記最初の増幅信号を参照値と比較し、前記最初の増幅信号が前記参照値を超える場合、前記可変利得増幅器の前記複数の選択可能な利得値の低減された利得値で前記電圧信号を増幅することによって第２電圧信号を得るために、前記可変利得増幅器に前記出力制御信号を与える比較器を備えた、
前記デジタル化コントローラと、
前記第１電圧信号と前記第２電圧信号とに基づいて生成された第３電圧信号を出力デジタル値に変換する、固定されたビット数を有するアナログ／デジタルコンバータ（ＡＤＣ）であって、前記出力デジタル値は、前記出力制御信号に応答して、前記可変利得増幅器の前記複数の選択可能な利得値の選択に従った複数の量子化雑紺のレベルの１つを有する、前記アナログ／デジタルコンバータ（ＡＤＣ）と、
を備える装置。
【請求項７】
装置であって、
入力線に接続され、リセット電圧の測定結果を示す第１電圧と、前記入力線上の電圧信号を増幅することによって測定される第２電圧とを生成するために用いられる複数の選択可能な利得値を有する可変利得増幅器と、
前記可変利得増幅器の前記複数の選択可能な利得値の１つを選択するために、前記電圧信号に基づいて出力制御信号を生成するデジタル化コントローラと、
前記第１電圧と前記第２電圧とを保持する二重サンプリング回路であって、前記二重サンプリング回路は、前記複数の選択可能な利得値のうち、前記電圧信号を増幅するためにどれが使用されたかに依存するファクターによって分圧された（divided）前記第１電圧が減算された前記第２電圧を出力する、前記二重サンプリング回路と、
前記二重サンプリング回路の出力を出力デジタル値に変換する、固定されたビット数を有するアナログ／デジタルコンバータ（ＡＤＣ）であって、前記出力デジタル値は、前記可変利得増幅器の前記複数の選択可能な利得値の選択に従った複数の量子化雑音のレベルの１つを有する、前記アナログ／デジタルコンバータ（ＡＤＣ）と、
を備える装置。
【請求項８】
前記可変利得増幅器は、前記出力制御信号により決定されるフィードバックキャパシタンスを有する容量性トランスインピーダンス増幅器を備える、請求項６の装置。
【請求項９】
前記比較器は、前記容量性トランスインピーダンス増幅器の出力と前記参照値とを比較するラッチ比較器を備える、請求項８の装置。
【請求項１０】
前記出力デジタル値は、前記出力制御信号を示す値を含む、請求項９の装置。
【請求項１１】
ピクセルセンサのアレイを備えたイメージングアレイを動作させる方法であって、各ピクセルセンサが光検出器、電荷変換回路、及びゲートトランジスタを含み、前記電荷変換回路が、前記光検出器での電荷の関数である電圧信号を生成し、前記ゲートトランジスタが、第１信号に応答して前記電圧信号をビット線に結合する、前記方法は、
複数の選択可能な利得値を有する可変利得容量性トランスインピーダンス増幅器に接続される前記ビット線に前記ピクセルセンサのいずれか１つを結合することと、
動作のリセット段階において、前記複数の選択可能な利得値の最大利得値でリセット電圧の測定結果を示す第１出力アナログ信号を生成するように前記可変利得容量性トランスインピーダンス増幅器を制御することと、
動作の光測定段階において、最初に、前記複数の選択可能な利得値の前記最大利得値で最初の出力アナログ信号を生成するために、前記可変利得容量性トランスインピーダンス増幅器で、前記ピクセルセンサの前記１つに対応する前記電圧信号を増幅するように前記可変利得容量性トランスインピーダンス増幅器を制御することと、
前記最初の出力アナログ信号を参照値と比較し、前記最初の増幅信号が前記参照値を超える場合、出力制御信号に応答して前記可変利得容量性トランスインピーダンス増幅器の前記複数の選択可能な利得値の低減された利得で前記電圧信号を増幅することによって第２出力アナログ信号を得るために、前記可変利得容量性トランスインピーダンス増幅器に前記出力制御信号を与えることと、
固定されたビット数を有するアナログ／デジタルコンバータ（ＡＤＣ）で、前記第１出力アナログ信号と前記第２出力アナログ信号をデジタル化することであって、デジタル化された前記第２出力アナログ信号は、前記出力制御信号に応答した前記可変利得容量性トランスインピーダンス増幅器の前記複数の選択可能な利得値の選択に従った複数の量子化雑音のレベルの１つを有する、前記デジタル化することと、
を備える方法。
【請求項１２】
ピクセルセンサのアレイを備えたイメージングアレイを動作させる方法であって、各ピクセルセンサが光検出器、電荷変換回路、及びゲートトランジスタを含み、前記電荷変換回路が、前記光検出器での電荷の関数である電圧信号を生成し、前記ゲートトランジスタが、第１信号に応答して前記電圧信号をビット線に結合する、前記方法は、
リセット電圧の測定結果を示す第１電圧と、複数の選択可能な利得値を有する可変利得増幅器で前記ビット線上の電圧信号を増幅することによって測定される第２電圧とを生成することと、
前記可変利得増幅器の前記複数の選択可能な利得値の１つを選択するために、前記電圧信号に基づいて出力制御信号を生成することと、
前記第１電圧と前記第２電圧とを保持することと、
前記複数の選択可能な利得値の選択された前記１つに依存するファクターによって分圧された（divided）前記第１電圧に依存する量だけ、前記第２電圧を補正（correct）することと、
固定されたビット数を有するアナログ／デジタルコンバータ（ＡＤＣ）によって、補正された前記第２電圧を出力デジタル値に変換することであって、前記出力デジタル値は、前記可変利得増幅器の前記複数の選択可能な利得値の選択に従った複数の量子化雑音のレベルの１つを有する、前記変換することと、
を備える方法。
【請求項１３】
前記可変利得容量性トランスインピーダンス増幅器は、複数の異なるキャパシタンス値を有する容量性フィードバック回路を有し、
前記容量性フィードバック回路は、前記ビット線に結合されている前記電圧信号に応答して前記異なる容量値から１つを選択することによって設定されたキャパシタンスを有する、請求項１１の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
ＣＭＯＳで製造された低コストのイメージングアレイが、多くのカメラに用いられている。デジタル写真において、イメージはイメージングアレイに記録される。このイメージングアレイでは、各ピクセルが光検出器を含み、この光検出器は、ピクセルエリアの一部に向かう光の量を計測する。高いダイナミックレンジを有するイメージングアレイが、科学的な研究写真を含む多くのアプリケーションに求められている。イメージングアレイのダイナミックレンジは、ピクセルについての最大信号と、ノイズを超える最小信号との比率で定義出来る。
【０００２】
一般的にイメージングアレイは、複数のロウ及びカラムのピクセルセンサとして配列されたピクセルセンサの２次元アレイから形成される。あるカラムにおける全ピクセルセンサは、共通の信号線に接続される。あるカラムにおいて現在読み出されている特定のピクセルは、あるロウにおける全ピクセルセンサを、それらの各信号線に接続するロウ選択信号によって決定される。
【０００３】
アレイの読み出し時間を向上するため、各信号線は、専用の信号増幅器と読み出し回路を有し、これにより全てのロウのピクセルセンサは並列に読み出されることが出来る。読み出し増幅器及び関連付けられたアナログ／デジタルコンバータ（ＡＤＣ）は、各ピクセルのダイナミックレンジに対応（commensurate）したダイナミックレンジを持たなければならず、そして露光終了とピクセルが読み出される時刻との間の時間と共に各ピクセル値のノイズが増加するので、特に光の少ない画像においては、各ピクセルにつき可能な限り読み出し時間を短くしなければならない。読み出し回路のダイナミックレンジを向上させるためには、各信号線に複数の読み出し増幅器を用いるスキームが提案されている。例えば、2008年2月25日に出願された米国特許出願12/036,998は、異なる利得を有するデジタル化回路が各読み出し線に実装された読み出しシステムについて述べており、デジタル化回路のゲインの選択は、当該読み出し線上の信号によって決定される。
【０００４】
複数の読み出しデジタル化回路が改善されたダイナミックレンジを提供出来る一方で、この改善には重大なコストがかかる。なぜなら、各信号線についての処理回路に含まれなければならないトランジスタの数は、かなり増加するからである。数千のカラムのピクセル、すなわち信号線があり得るので、各追加されるトランジスタは、読み出しアレイを実装するために必要なシリコン領域の重大な増加をもたらし、従ってイメージセンサのコストの重大な増加をもたらす。
【発明の概要】
【０００５】
この発明は、新規なビット線処理回路を用いたイメージングセンサ、その処理回路、及びその処理回路を用いてイメージセンサからのピクセル出力を処理する方法を含む。イメージセンサは、ピクセルセンサのアレイ、信号デジタル化回路、及びデジタル化コントローラを含む。ピクセルセンサのアレイにおける各ピクセルセンサは、光検出器、電荷変換回路、及びゲートトランジスタを含み、電荷変換回路は、光検出器の電荷の関数である電圧信号を生成し、ゲートトランジスタは、第１信号に応答して電圧信号とビット線とを結合する。信号デジタル化回路はビット線に接続され、デジタル化回路は電圧信号を複数の出力デジタル値に変換し、出力デジタル値は選択可能なレベルのデジタル化ノイズを有し、デジタル化ノイズのいずれかのレベルが、各信号値で使用される出力選択信号に応答して選択される。デジタル化コントローラは、電圧信号に基づいて出力制御信号を生成する。信号デジタル化回路は、固定されたビット数を有するＡＤＣによってデジタル化される増幅信号を生成するために電圧信号を増幅する複数の利得値を有する可変利得増幅器を含む。本発明の一側面では、可変利得増幅器は、出力制御信号によって決定されるフィードバックキャパシタンスを有する容量性トランスインピーダンス増幅器を含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、本願に係るＣＭＯＳイメージングアレイの一実施形態のブロック図を示す。
【図２】図２は、イメージングアレイにおいて使用され得る典型的なピクセルセンサの概念図を示す。
【図３】図３は、本願の一実施形態に係るカラム処理回路の概念図を示す。
【図４】図４は、３つの利得レベルを有する容量性トランスインピーダンス増幅器を有するカラム処理回路を示す。
【図５】図５は、カラム処理回路の利得の切り替えを補正（correct）するための、本願で使用され得る二重サンプリング回路の一実施形態を示す。
【発明を実施するための形態】
【０００７】
本願がその利点を提供する態様は、図１を参照してより容易に理解され得る。図１は、本願に係るＣＭＯＳイメージングアレイの一実施形態のブロック図である。イメージングアレイ２０は、ピクセルセンサ２１の直交アレイによって形成される。各ピクセルセンサは、フォトダイオード２６及びインターフェース回路２７を含む。インターフェース回路の詳細は、具体的なピクセル設計に依存する。しかしながら、ピクセル回路の全ては、ピクセルをビット線２３に接続するために使用されるロウ線２２に接続されたゲートを含む。常に、イネーブルとされる特定のロウは、ロウデコーダ２５に入力されるビットアドレスによって決定される。
【０００８】
種々のビット線は、センスアンプとＡＤＣとを一般的に含むカラム処理回路２８で終端する。各センスアンプは、そのセンスアンプによって処理されるビット線に現在接続されたピクセルによって生成された信号を読み出す。常に、１つのピクセルセンサが読み出される。読み出される特定のカラムは、カラムデコーダ２４で使用されるカラムアドレスによって決定され、そのカラムからのＡＤＣ出力は、イメージングアレイ外部の回路に接続される。イメージングアレイの全体の動作は、入力バス上のロウ及びカラムアドレス並びにその他のコマンドを受信するコントローラ２９によって制御される。
【０００９】
図２を参照する。図２はイメージングアレイ２０で使用され得る典型的なピクセルセンサの概念図である。ピクセルセンサ３１は、フォトダイオード３８を含み、フォトダイオード３８は好ましくは埋め込みフォトダイオードであり、ゲート３２によってフローティングディフュージョンノード３９に結合される。画像を記録するためのイメージングアレイの露光の期間、電荷がフォトダイオード３８に蓄積される。蓄積された電荷は、ゲート３２に信号を印加することにより、フローティングディフュージョンノード３９に転送される。フローティングディフュージョンノード３９に転送された電荷は、ソースフォロアとして接続されたトランジスタ３４のゲートに関連付けられた寄生キャパシタ３０によって電圧に変換される。ピクセルセンサ３１が、トランジスタ３５のゲートに結合されたロウ選択線３６上の信号によりピクセルセンサ３１がビット線に接続された際、トランジスタ３４は、このビット線３７を駆動するために必要な利得を供給する。フォトダイオード３８からフローティングディフュージョンノード３９に電荷を転送する前に、フローティングディフュージョンノード３９の電位は、ゲート３３を介して所定の電位にリセットされる。リセットされたフローティングディフュージョンノード３９に電荷がフォトダイオード３８から転送される際、フローティングディフュージョンノード３９の電圧は、転送された電荷及びフローティングディフュージョンノードのキャパシタンスに依存する量だけ低下される。しかしながら、リセット後のフローティングディフュージョンノード３９の最終的な電圧変動は小さい。
【００１０】
相関二重サンプリングとして知られている手段が、これらの変動を補償するために用いられる。フローティングディフュージョンノード３９がリセットされた後のフローティングディフュージョンノード３９の電位は、ピクセルセンサ３１をビット線３７に接続することによって測定される。この最初の電位の測定の後、フォトダイオード３８に蓄積された電荷がフローティングディフュージョンノード３９に転送され、そして、ピクセルセンサ３１をビット線３７に接続することにより、フローティングディフュージョンノード３９の電位が再び測定される。この信号における２つの電位測定結果の差は、ピクセルセンサ３１につき記録される光強度値を決定する。
【００１１】
上記述べたように、デジタル化利得（digitization gain）がピクセルからの信号強度の関数であるデジタル化回路を各ビット線につき提供することが利点である。一般に、各ピクセルの測定においては２つのノイズ源がある。第一は、フォトダイオード及びアナログ読み出し回路のセンサノイズであり、第二は、アナログの測定値をピクセルについての最終的なデジタル値に変換するために使用される有限のステップのＡＤＣに起因する。センサノイズは、光検出器からのショットノイズと、読み出し機器からの熱ノイズ及び１／ｆノイズとの和である。ショットノイズは一般的に、１０個のフォトンを超える信号レベルにおけるセンサノイズで支配的である。ＡＤＣの出力は、デジタル値の最下位ビットに対応する電圧差の半分の不確かさ（uncertainty of one half）を有する。この不確かさは、下記に議論するように、“量子化雑音”と呼ばれる。
【００１２】
ＣＭＯＳイメージング技術における進歩は、極めて小さいセンサノイズレベルのイメージセンサをもたらした。これは、わずか２つのフォトンの受信から生成されるであろう信号に対応する。小さい光レベルにおけるそのような低ノイズピクセルを有するアレイの利点を得るためには、小さい量子化雑音と高い利得を有するデジタル化回路が使用されるべきである。しかしながら、そのようなデジタル化回路が使用されて、高い光強度を有するピクセルからの信号を変換した場合、出力電圧は、通常の低コストＣＭＯＳ回路が処理するには大きくなりすぎるだろう。更に、ＡＤＣは多くのビット数を有する必要が生じ、これは更に必要なシリコンエリア及びコストを上昇させる。他方で、高い強度のピクセルからのアナログ信号が処理される際に、ＣＭＯＳ回路のレンジ内に信号を維持するためにデジタル化回路の増幅利得が低い値にセットされたとすると、量子化ノイズが低レベル信号を覆い隠して（mask）しまうだろう。従って、ＡＤＣが可変の量子化ノイズを提供するスキームが提案された。上記議論された先行技術のスキームは、処理されるピクセルからの信号レベルに応じて利得が切り替えられる、異なる変換利得（conversion gain）を有する２つのＡＤＣを使用し、これにより、低レベル信号は、ＡＤＣにおいて、より小さいステップサイズで処理される。
【００１３】
本願は、異なるレベルの量子化ノイズをもたらすカラム処理回路が、可変利得で固定ステップサイズのＡＤＣと共に、１つの容量性トランスインピーダンス増幅器で形成され得るという結果に基づく。小さい光レベルのピクセルが処理される際に容量性トランスインピーダンス増幅器の利得を増大させることは、ＡＤＣのステップサイズを小さくすることと等価であり、よってデジタル化ノイズレベルを低減出来る。図３を参照すると、図３は本願の一実施形態に係るカラム処理回路の概念図である。カラム処理回路７０は、ビット線３７上の信号を増幅して処理する。容量性トランスインピーダンス増幅器５０は、オペアンプ５１と、キャパシタンスＣ５２及びＣ５３をそれぞれ有し、５２及び５３で図示された２つのフィードバックキャパシタから形成される。スイッチ５４が開くと、容量性トランスインピーダンス増幅器５０の利得はＣ５６／Ｃ５２に比例し、ここでＣ６５はキャパシタ５６のキャパシタンスである。スイッチ５４が閉じると、キャパシタ５２及び５３は並列に接続され、容量性トランスインピーダンス増幅器５０の利得は、Ｃ５６／（Ｃ５２＋Ｃ５３）に比例する。スイッチ５４の状態は、容量性トランスインピーダンス増幅器５０の出力と参照電圧Ｖ２とを比較するラッチ比較器６８によってセットされる。一実施形態では、Ｃ５６／（Ｃ５２＋Ｃ５３）は約１であり、Ｃ５６／Ｃ５２は２０と３０の間である。
【００１４】
動作時においてスイッチ５４は、６８として図示されたラッチ比較器の出力により、そして図１に示すコントローラ２９によって制御される。ビット線３７上の各電圧測定の前に、ラッチ比較器６８はリセットされ、スイッチ５５は閉じられて、オペアンプ５１の入力と出力とが短絡される。最初にスイッチ５４が開き、そしてオペアンプ５１はその最大利得を有する。測定のために信号がキャパシタ５６に転送される際、オペアンプ５１の出力は上昇する。オペアンプ５１の出力がＶ２を超えると、ラッチ比較器６８は、これによって、スイッチ５４を閉じるために用いられる線６７の信号を生成するようにセットされる。容量性トランスインピーダンス増幅器５０の利得は、よって、低い値に低減される。容量性トランスインピーダンス増幅器５０が安定した後、出力電圧は、スイッチ６１及び６２の状態にそれぞれ応じて、二重サンプリング回路６０のキャパシタ６３またはキャパシタ６４に保持される。リセット値と、現在ビット線３７に接続されたピクセルのフォトダイオードに保持された電荷を示す値の両方がキャパシタ６４及び６３にそれぞれ保持された際、電位差はＡＤＣ６５によってデジタル化され、線６７上の容量性トランスインピーダンス増幅器５０の利得値を示す値と共に、線６６にその値が出力される。
【００１５】
ビット線３７に接続されたピクセルに保持された光レベルが低い時、容量性トランスインピーダンス増幅器５０と、関連付けられた相関二重サンプリング回路は、相関二重サンプリングのリセット段階及び測定段階の両方につき、容量性トランスインピーダンス増幅器５０の利得が高いという点において、一般的なカラム処理回路のように振る舞う。しかしながら、光レベルが高い時、リセット電位を測定するために使用される利得は、フォトダイオードから転送された電荷を測定するために使用される利得と異なるだろう。従って、この異なる計算は誤差になり得る。多くの場合、これは大きな問題を引き起こさない。なぜなら、相関二重サンプリング計算は、フォトダイオードの電荷が少ない場合にフォトダイオードに保持された電荷を測定することによって得られるであろう値からの有意差を与えるだけだからである。しかしながら、もしこの誤差の補正が必要ならば、得られたリセット値が、２つの段階の利得の差に依存する適切なファクターで割られる（divide）、改良された二重サンプリング回路が使用され得る。そのような回路について、以下に詳細に説明される。
【００１６】
容量性トランスインピーダンス増幅器５０は、フィードバックループとしての可変容量フィードバック回路を備えた容量性トランスインピーダンス増幅器として見ることが出来る。フィードバックキャパシタは、出力信号が所定の信号レベルより低く維持するようにセットされる。２つよりも多いキャパシタンスレベルを用いた実施形態もまた、容量性トランスインピーダンス増幅器のダイナミックレンジを更に増大するために用いられ得る。図４を参照すると、図４は３つの利得レベルを有する容量性トランスインピーダンス増幅器を備えたカラム処理回路を示している。カラム処理回路９０は、７１〜７３として図示された３つのフィードバックキャパシタを有する容量性トランスインピーダンス増幅器７９を含む。フィードバックキャパシタ７２及び７３は、オペアンプ５１の出力がそれぞれＶ２及びＶ３を超えたことに応答して、それぞれスイッチ７４及び７５によって、フィードバックループに切り替えられる。出力線７７及び７８の信号は、ＡＤＣ６５の出力と共に読み出される。
【００１７】
上記述べたように、カラム処理回路が、容量性トランスインピーダンス増幅器の最終利得を決定する前に、リセット電圧を示す第１電圧が二重サンプリング回路に保持される。高い信号が検出されたことに応答して、次に利得がより低い利得に低減されると、この高い利得状態の利得と、リセット電圧が保持された状態での利得との比率のファクターによって、リセット電圧はとても高くなるだろう。図５を参照すると、図５は、本願で使用され得る、カラム処理回路の利得の切り替えを補正するための二重サンプリング回路の一実施形態を示す。二重サンプリング回路８０は、カラム処理回路の利得が２つの値に限定されると仮定する。すなわち、高い利得ＧＨ、これは現在ビット線に接続されているピクセルのリセット電圧の測定の間使用され、また光信号の測定の開始時において使用される。そして、低い利得ＧＬ、これは、光信号の測定の間、高利得モードにおける信号が所定の閾値を超える場合に使用される。
【００１８】
ピクセルの処理は、リセット段階と光測定段階の２つの段階に分けられる。リセット段階の間、スイッチ８１及び８２は閉じられる。利得ＧＨを使用するこの段階では、ピクセルからの信号はキャパシタ８４に保持される。同じ信号が、キャパシタ８３に保持される。光測定段階の期間、スイッチ８２が開き、キャパシタ８４の電位は、測定されたリセット電位である。光測定段階の最後でのキャパシタ８３の信号は、光測定段階の最後での容量性トランスインピーダンス増幅器の利得に依存するだろう。利得がＧＨを維持していれば、スイッチ８７は空いた状態を維持する。この場合、ＡＤＣ６５は、ＧＨ利得で測定されたときの２つの入力信号の差分を出力する。しかしながら、光測定段階の期間、利得がＧＨからＧＬに変化された場合、スイッチ８７は閉じられる。スイッチ８２は空いているので、線８８の電圧は、キャパシタ８５のキャパシタンスに依存するファクターによって低下されるだろう。キャパシタ８５のキャパシタンスは、線８８の電圧がＧＬ／ＧＨのファクターによって乗じられ、よってリセット及び光測定段階での異なる利得を補正するように選択される。
【００１９】
２つを超える利得値をカラム処理回路が有する実施形態では、図５に示した構成と類似した二重サンプリング回路がまた、形成される。追加された利得の場合、キャパシタ８５は、光測定段階の期間使用される最も高い利得に依存する値を有する可変キャパシタンスによって置き換えられ得る。二重サンプリング回路８０の場合、スイッチ８７とキャパシタ８５の組み合わせは、２つの値を有する可変キャパシタンスであり、２つの値は、ゼロと、保持された電圧の所望の分圧（division）を与えるキャパシタンスである。上記二重サンプリング回路では、所望のファクターにより、測定されたリセット電圧を割る（divide）ための可変キャパシタンスを用いているが、その他の構成の電圧分圧器が使用されても良い。容量システムの利点は、その簡素さにある。
【００２０】
上記説明した実施形態は２次元のピクセルアレイを用い、各カラムのピクセルがカラム処理回路によって処理される。しかしながら本願は、非常に大きく異なる照度レベルに露光される複数のピクセルが、共通の入力線を介して同じ信号デジタル化回路を共用するあらゆるピクセル配置に使用され得る。更に、他の構成の光検出器がピクセルにおいて使用されても良い。
【００２１】
上記説明した本願の実施形態は、発明の種々の側面を例示するために与えられてきた。しかしながら、異なる具体的な実施形態で示される本願の異なる複数の側面が、本願のその他の実施形態を与えるために組み合わされても良い。更に、本願の種々の変形が、前述の説明と添付の図面から明らかになるだろう。従って、本願は、下記の請求の範囲によってのみ制限される。
以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
光検出器、電荷変換回路、及びゲートトランジスタを含み、前記電荷変換回路が、前記光検出器での電荷の関数である電圧信号を生成し、前記ゲートトランジスタが、第１信号に応答して、前記電圧信号をビット線に結合する、ピクセルセンサアレイと、
前記ビット線に接続され、前記電圧信号を複数の出力デジタル値に変換し、前記出力デジタル値が、複数の選択可能レベルの量子化ノイズを有し、前記選択可能レベルの量子化ノイズのいずれかが出力制御信号に応答して選択される、信号デジタル化回路と、
前記電圧信号に基づいて前記出力制御信号を生成するデジタル化コントローラであって、複数の利得値を有し、前記電圧信号を増幅して、固定されたビット数を有するアナログ／デジタルコンバータ（ＡＤＣ）によってデジタル化される増幅信号を生成する可変利得増幅器を備えた前記デジタル化コントローラと
を備える装置。
［Ｃ２］
第１利得値で測定されたリセット電圧の測定結果を示す第１電圧と、前記電圧信号を測定する第２電圧とを保持する二重サンプリング回路を更に備え、
前記二重サンプリング回路は、前記複数の利得値のうち、前記増幅信号を生成するためにどれが使用されたかに依存するファクターによって割られた（divided）前記第１電圧が減算された前記増幅信号の測定結果を出力する、［Ｃ１］の装置。
［Ｃ３］
前記可変利得増幅器は、前記出力制御信号により決定されるフィードバックキャパシタンスを有する容量性トランスインピーダンス増幅器を備える、［Ｃ１］の装置。
［Ｃ４］
前記デジタル化コントローラは、前記容量性トランスインピーダンス増幅器の出力と参照値とを比較するラッチ比較器を備える、［Ｃ３］の装置。
［Ｃ５］
前記出力デジタル値は、前記出力制御信号を示す値を含む、［Ｃ４］の装置。
［Ｃ６］
入力線に接続され、前記入力線上の電圧信号を複数の出力デジタル値に変換し、各出力デジタル値が異なるレベルのデジタル化ノイズを有し、前記出力デジタル値のいずれかが出力制御信号に応答して出力のために選択される、信号デジタル化回路と、
前記電圧信号に基づいて前記出力制御信号を生成するデジタル化コントローラであって、複数の利得値を有し、前記電圧信号を増幅して、固定されたビット数を有するアナログ／デジタルコンバータ（ＡＤＣ）によってデジタル化される増幅信号を生成する増幅器を備えた前記デジタル化コントローラと
を備える装置。
［Ｃ７］
前記可変利得増幅器は、前記出力制御信号により決定されるフィードバックキャパシタンスを有する容量性トランスインピーダンス増幅器を備える、［Ｃ６］の装置。
［Ｃ８］
前記出力選択信号は、前記容量性トランスインピーダンス増幅器の出力と参照値とを比較するラッチ比較器を備える、［Ｃ７］の装置。
［Ｃ９］
前記出力デジタル値は、前記出力制御信号を示す値を含む、［Ｃ８］の装置。
［Ｃ１０］
ピクセルセンサのアレイを備えたイメージングアレイの動作方法であって、各ピクセルセンサが光検出器、電荷変換回路、及びゲートトランジスタを含み、前記電荷変換回路が、前記光検出器での電荷の関数である電圧信号を生成し、前記ゲートトランジスタが、第１信号に応答して前記電圧信号をビット線に結合し、前記方法は、
前記ピクセルセンサのいずれかを前記ビット線に結合することと、  出力アナログ信号を生成するために、前記電圧信号によって決定される可変利得を有する可変利得容量性トランスインピーダンス増幅器で、前記ピクセルセンサの前記いずれかに対応する前記電圧信号を増幅することと、
固定されたビット数を有するアナログ／デジタルコンバータ（ＡＤＣ）で、前記出力アナログ信号をデジタル化することと
を備える方法。
［Ｃ１１］
第１利得値で測定されたリセット電圧を示す第１電圧と、前記出力アナログ信号を測定する第２電圧とを保持することと、
前記可変利得に依存するファクターによって割られた（divided）前記第１電圧に依存する量だけ、前記出力アナログ信号を補正（correct）することと
を更に備える［Ｃ１０］の方法。
［Ｃ１２］
前記可変利得容量性トランスインピーダンス増幅器は、複数の異なるキャパシタンス値を有する容量性フィードバック回路を有し、前記容量性フィードバック回路は、前記ビット線に結合されている前記電圧信号に応答して前記異なる容量値から選択されたいずれかによって設定されたキャパシタンスを有する、［Ｃ１０］の方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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