(57)【特許請求の範囲】
【請求項１】
トランジスタデバイスであって、
基板層上に配置された少なくとも１つのバッファー層；
前記少なくとも１つのバッファー層上に配置されたバリア層であって、二次元電子ガス（２ＤＥＧ）が、前記バリア層および前記バッファー層間の界面に配置されている、バリア層；
前記バリア層上に配置されたゲート電極；
前記ゲート電極および前記バリア層上に配置された誘電体層；
前記少なくとも１つのバッファー層および前記バリア層間の前記界面の一部分において形成された分離領域であって、これにより、前記分離領域が形成された前記界面の前記一部分から前記２ＤＥＧが除去されている、分離領域、
を含み、
当該トランジスタデバイスは、前記バリア層の上に配置されたソースおよびドレインコンタクトをさらに含み、前記分離領域の少なくとも一部分は、前記ドレインコンタクトの下に形成されており、
前記分離領域の少なくとも一部分は、前記ドレインコンタクトの一部分を通って伸びている、トランジスタデバイス。
【請求項２】
前記誘電体層上に配置されたフィールドプレートをさらに含み、前記分離領域の少なくとも一部分が、前記フィールドプレートの下で形成されている、請求項１に記載のトランジスタデバイス。
【請求項３】
トランジスタデバイスであって、
基板層上に配置された少なくとも１つのバッファー層；
二次元電子ガス（２ＤＥＧ）が、バリア層および前記バッファー層間の界面に配置された、前記少なくとも１つのバッファー層上に配置された前記バリア層；
前記バリア層上に配置されたゲート電極；
前記ゲート電極および前記バリア層上に配置された誘電体層；
前記少なくとも１つのバッファー層および前記バリア層間の前記界面の個別の第１および第２の一部分においてそれぞれ形成された第１の分離領域および第２の分離領域であって、これにより、前記分離領域が形成された前記界面の前記第１および第２の一部分から前記２ＤＥＧが除去されている、第１の分離領域および第２の分離領域、
を含み、
当該トランジスタデバイスは、前記バリア層の上に配置されたソースおよびドレインコンタクトをさらに含み、前記第２の分離領域の少なくとも一部分は、前記ドレインコンタクトの下に形成されており、
前記第２の分離領域の少なくとも一部分は、前記ドレインコンタクトの一部分を通って伸びている、トランジスタデバイス。
【請求項４】
前記誘電体層上に配置されたフィールドプレートをさらに含み、前記第１の分離領域の少なくとも一部分が、前記フィールドプレートの下で形成されている、請求項３に記載のトランジスタデバイス。
【請求項５】
トランジスタデバイスを作製するための方法であって、前記方法は、以下のステップ：
基板層の上で少なくとも１つのバッファー層を形成するステップ；
二次元電子ガス（２ＤＥＧ）が、バリア層および前記バッファー層間の界面に配置されて、前記少なくとも１つのバッファー層上の前記バリア層を形成するステップ；
前記バリア層上でゲート電極を形成するステップ；および
前記少なくとも１つのバッファー層および前記バリア層間の前記界面の一部分において第１の分離領域を形成して、前記分離領域が形成された前記界面の前記一部分から前記２ＤＥＧを除去するステップ、
を含み、
当該方法は、
前記ゲート電極および前記バリア層にわたって誘電体層を堆積するステップ；および
前記第１の分離領域の上の前記誘電体層上でフィールドプレートを形成するステップ、
を含み、
さらに、
前記誘電体層をパターン化してエッチングして、ドレインおよびソースコンタクトのための開口を形成するステップ；
前記開口中にオーミックコンタクト金属を堆積して、前記ドレインおよびソースコンタクトを形成するステップ；ならびに
前記ドレインコンタクトの下の、前記少なくとも１つのバッファー層および前記バリア層間の前記界面の別の一部分に、第２の分離領域を形成するステップ、
を有する、方法。
【請求項６】
前記第２の分離領域の少なくとも一部分が、前記ドレインコンタクトの一部分を通って伸びている、請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の背景
１．本発明の分野：
本発明は、一般的にはトランジスタに、より特には低減された出力キャパシタンスを有するＧａＮトランジスタに関する。
【背景技術】
【０００２】
２．関連技術分野の説明：
従来のトランジスタデバイスは、一般的には、導通損失およびスイッチング損失による、あるレベルのトランジスタ消費電力を被る（experience）。トランジスタが、より高い周波数で操作される場合には、スイッチング損失を低減することはなおより重要となる。加えて、ハードスイッチング回路においては、スイッチサイクル毎の出力キャパシタの充放電が、トランジスタデバイスの消費電力に影響を及ぼす。
【０００３】
出力キャパシタンス（「Ｃｏｓｓ」）は、ゲート−ドレインキャパシタンスおよびソース−ドレインキャパシタンスの和である。図１は、破線で従来のＧａＮトランジスタのＣｏｓｓ対ドレイン−ソース電圧曲線を概略的に例示する。
【０００４】
図２（ａ）は、ドレイン−ソース電圧が０ボルトである場合の、従来のＧａＮトランジスタ１０１の断面図を描く。示されるとおり、ＧａＮトランジスタ１０１には、基板１０９、前記基板１０９上で形成されたバッファー層１１０、およびバリア層１０４のすぐ下に形成された二次元電子ガス（「２ＤＥＧ」）が含まれる。さらに、ＧａＮトランジスタ１０１には、ソース電極１０２、ゲート電極１０３、ドレイン電極１０５、フィールドプレート１０６および誘電体フィルム１０７が含まれる。
【０００５】
操作中に、ドレイン−ソース電圧が０ボルトである場合には、ＧａＮトランジスタ１０１のＣｏｓｓ構成要素には、ゲート１０３およびドレイン側２ＤＥＧ  １１１間にキャパシタ（「Ｃ１」）、フィールドプレート１０６およびドレイン側２ＤＥＧ  １１１間にキャパシタ（「Ｃ２」）、基板１０９およびドレイン側２ＤＥＧ  １１１間にキャパシタ（「Ｃ３」）が含まれる。ドレイン−ソース電圧が０ボルトである場合には、キャパシタＣ１、Ｃ２、およびＣ３は、それらの最高値にある。
【０００６】
図２（ｂ）は、ドレイン−ソース電圧が高電圧である場合の、従来のＧａＮトランジスタ１０１の断面図を描く。ドレイン−ソース電圧が増加するにつれて、ドレイン側２ＤＥＧ  １１１は、ドレインコンタクト１０５に向かって欠乏し；Ｃ１およびＣ２はゼロに近づき；Ｃ３は減少する。
【０００７】
本発明の第１の目的は、トランジスタの出力キャパシタンスＣｏｓｓを低減することであり、一方でゲート幅を維持することであり、これは、効果的に消費電力を低減し、したがって、かかるトランジスタを含むＲＦ増幅器中の周波数能力（frequency  capability）を増加させる。
【発明の概要】
【０００８】
本発明の要約
以下で記載する実施形態は、２ＤＥＧの一部分を除去してデバイスの出力キャパシタンスＣｏｓｓを低減させるトランジスタデバイスの中の分離領域を含む、ＧａＮ半導体デバイスの製造方法を提供することにより、上記で検討した問題および他の問題に対処する。
【０００９】
開示されるＧａＮトランジスタには、基板層、基板の上に配置された１つまたは２つ以上のバッファー層、前記バッファー層の上に配置されたバリア層、および前記バリア層およびバッファー層間の界面で形成される二次元電子ガス（２ＤＥＧ）が含まれる。さらに、ゲート電極は、バリア層の上に配置され、誘電体層は、ゲート電極およびバリア層の上に配置される。ＧａＮトランジスタの出力キャパシタンスＣｏｓｓを低減させるために、ＧａＮトランジスタには、２ＤＥＧを除去するために、少なくとも１つのバッファー層およびバリア層間の界面の一部分において形成された、１つまたは２つ以上の分離領域を含む。
【００１０】
さらに、本願において記載されるとおりのＧａＮトランジスタを作製するための方法には、基板層上で少なくとも１つのバッファー層を形成するステップ；バリア層およびバッファー層間の界面に配置された二次元電子ガス（２ＤＥＧ）を有する、少なくとも１つのバッファー層上でバリア層を形成するステップ；バリア層上でゲート電極を形成するステップ；および少なくとも１つのバッファー層およびバリア層間の界面の一部分における第１の分離領域を形成して、分離領域が形成される界面の一部分から２ＤＥＧを除去するステップ、が含まれる。
【００１１】
図面の簡単な説明
本開示の特徴、目的、および利点は、同様の参照記号が本願を通じて対応して同定する図面と合わせる場合に、以下に記載の詳細な説明からより明らかにされるであろう：
【図面の簡単な説明】
【００１２】
【図１】図１は、破線で従来のＧａＮトランジスタのＣｏｓｓ対ドレイン−ソース電圧曲線を概略的に例示する。
【図２（ａ）】図２（ａ）は、ドレイン−ソース電圧が０ボルトである場合の、従来のＧａＮトランジスタの断面図を例示する。
【図２（ｂ）】図２（ｂ）は、ドレイン−ソース電圧が高電圧である場合の、従来のＧａＮトランジスタの断面図を例示する。
【図３（ａ）】図３（ａ）は、本発明の例示的実施形態に従う、Ｃｏｓｓが低減されたＧａＮトランジスタの上面図を例示する。
【図３（ｂ）】図３（ｂ）は、本発明の例示的実施形態に従う、図３（ａ）のＧａＮトランジスタのＡ−Ａ断面図を例示する。
【図３（ｃ）】図３（ｃ）は、本発明の例示的実施形態に従う、図３（ａ）のＧａＮトランジスタのＢ−Ｂ断面図を例示する。
【図４（ａ）】図４（ａ）は、Ｃｏｓｓが低減された、本発明のＧａＮトランジスタの作製プロセスを描く。
【図４（ｂ）】図４（ｂ）は、Ｃｏｓｓが低減された、本発明のＧａＮトランジスタの作製プロセスを描く。
【図４（ｃ）】図４（ｃ）は、Ｃｏｓｓが低減された、本発明のＧａＮトランジスタの作製プロセスを描く。
【図４（ｄ）】図４（ｄ）は、Ｃｏｓｓが低減された、本発明のＧａＮトランジスタの作製プロセスを描く。
【図５】図５は、本発明の例示的実施形態のＧａＮトランジスタと比較した、従来のＧａＮトランジスタのＣｏｓｓ対ドレイン−ソース電圧曲線を概略的に例示する。
【００１３】
図面は、必ずしもスケール通りに描かれてはおらず、類似の構造または機能の要素を、一貫して図面において例示的目的のために類似の参照符号により一般的に表す。図面は、本願において記載される種々の実施形態の説明を促進することのみを意図し；図面は、本願において開示される教示の各側面を記載するものではなく；特許請求の範囲を限定するものではない。
【００１４】
好ましい実施形態の詳細な説明
以下の詳細な説明において、特定の実施形態が参照される。この詳細な説明は、本願の教示の好ましい側面を実行するためのさらなる詳細を当業者に教示することを単に意図するものであり、特許請求の範囲を限定することを意図するものではない。したがって、以下の詳細な説明において開示される特徴の組み合わせは、最も広い意味における教示を実行するために必要でなくてもよく、その代わりに単に教示されて、本願の教示の特に代表的な例を説明する。他の実施形態を用いてもよいこと、および種々の構造的、論理的および電気的変更がなされてもよいことが理解されなければならない。
【００１５】
図３（ａ）〜３（ｃ）は、本発明の例示的実施形態による、Ｃｏｓｓが低減されたＧａＮデバイス２０１を例示する。図３（ｂ）において示されるとおり、ＧａＮデバイス２０１は、例えば、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）またはサファイアなどであり得る基板２０９の上で形成される。１つまたは２つ以上のバッファー層２１０が基板２０９上で形成され、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）および窒化アルミニウムガリウム（ＡｌＧａＮ）を含み得る。例示的実施形態において、バッファー層の１つ（すなわち、バリア層２０４に最も近いバッファー層）はチャネル層であり、これは、好ましくは、窒化ガリウム（ＧａＮ）から構成される。チャネル層がバッファー層の１つとしてまたはバッファー層およびバリア層間の別の層としてみなされ得ることが理解されなければならない。二次元電子ガス（２ＤＥＧ）２１１が、バッファー層２１０およびバリア層２０４間の界面で形成されて、バリア層２０４がバッファー層２１０にわたって形成される。例えば、バッファー層２１０がＧａＮで形成されたチャネル層を含む場合には、２ＤＥＧ領域は、ＧａＮ層およびバリア層２１０間の界面で形成される。誘電体層２０７は、バリア層２０４の上に配置される。
【００１６】
図３（ａ）および３（ｂ）は、ソース電極２０２、ゲート電極２０３、ドレイン電極２０５およびフィールドプレート２０６をさらに含む、ＧａＮデバイス２０１を例示する。上記で図２（ａ）を参照して検討されたキャパシタＣ２のＣｏｓｓを低減させるために、第１の分離領域３０１を、フィールドプレート２０６の下で形成する。図３（ａ）には示されないが、この実施形態の１つの改良（refinement）において、分離領域３０１を、ゲート電極２０３まで完全に伸ばして、ゲートをフィールドプレート領域まで欠乏させてＣｏｓｓに含まれるキャパシタンスＣｇｄを低減させることができる（the  isolation  region  301  can  fully  extend  to  the  gate  electrode  203  to  deplete  the  gate  to  field  plate  region  and  reduce  the  capacitance  Cgd，which  is  included  in  Coss）。
【００１７】
図３（ａ）にさらに示されるとおり、本発明の別の例示的実施形態により、第２の分離領域３０２をドレインコンタクト２０５に向かってフィールドプレート２０６の外側で形成して、キャパシタＣ３のＣｏｓｓを低減することができる。さらに、分離領域３０２と同様に第３の分離領域３０３が形成され、またドレインコンタクト２０５の一部が除去されてドレインコンタクト２０５を通って伸びる。分離領域３０３はまた、上記で検討したキャパシタＣ３のＣｏｓｓを低減させる。
【００１８】
分離領域３０１、３０２、および３０３のそれぞれが、ＧａＮデバイス２０１のバッファー層２１０中で形成されること、および分離領域が形成されたところで２ＤＥＧが除去されることが十分に理解されなければならない。特に、図３（ｂ）は、２ＤＥＧが除去された第１の分離領域３０１を示す、図３（ａ）のＡ−Ａ断面図を例示する。上記のとおり、この分離領域３０１は、図２（ａ）を参照して上記で検討したキャパシタＣ２のＣｏｓｓを低減させる。同様にして、図３（ｃ）は、２ＤＥＧが除去され、ドレインコンタクト２０５の一部分が除去された、第３の分離領域３０３を示す、図３（ａ）のＢ−Ｂ断面図を例示する。図３（ｂ）および３（ｃ）において例示されたＧａＮデバイス２０１の層は、図３（ａ）において示されたそれらの層と同一であり、同一の参照符号が与えられていること、およびそれらについての詳細な説明は本願では繰り返されないことが留意される。
【００１９】
図３（ａ）〜３（ｃ）の観点において、出力キャパシタンスを低減するＧａＮトランジスタデバイスの少なくとも５つの別々の実施形態が、本願において提供されることが考慮される。第１の実施形態は、例えば図３（ａ）および３（ｂ）において示されるとおり、フィールドプレート２０６の下で形成された分離領域３０１を含む。第２の実施形態は、例えば、図３（ａ）において例示される分離領域３０２などの、フィールドプレートの外側でドレインコンタクト２０５に向かって分離領域を形成することである。上記のとおり、分離領域３０２は、キャパシタンスＣ３を低減する。第３の実施形態は、図３（ａ）および３（ｃ）において示されるとおり、分離領域３０３を形成することであり、これは、ドレインコンタクト２０５のフラクションを除去し、ドレインコンタクト２０５の外側に伸びる。分離領域３０３を形成することはまた、キャパシタンスＣ３を低減する。第４の実施形態が、分離領域３０１、３０２、および３０３の２つまたは３つ以上を含むＧａＮデバイス２０１を含むであろうことが十分に理解されなければならない。最後に、本発明の第５の実施形態は、フィールドプレート２０６の下の分離領域および電圧非依存キャパシタを含み、Ｃｏｓｓがより広範なドレイン電圧にわたってよりフラットである（a  fifth  embodiment  of  the  present  invention  is  to  include  an  isolation  region  under  the  field  plate  206  and  a  voltage  independent  capacitor  that  Coss  is  more  flat  over  a  wider  range  of  drain  voltages）。
【００２０】
分離領域３０１、３０２、および３０３を形成することにより、増加したＲｄｓ（ｏｎ）がもたらされることが留意される。したがって、例示的実施形態の１つの改良において、分離領域のエリアを、消費電力が最小化されるように最適化する。この例において、Ｒｄｓ（ｏｎ）およびＥｏｓｓの積を、この最適化における利益の数値として使用することができる。分離領域のための最適パーセンテージエリアは、デバイスの定格電圧、およびデバイスの材料およびレイアウトパラメータに依存する。
【００２１】
図４（ａ）〜４（ｅ）は、本発明の例示的実施形態により出力キャパシタンスＣｏｓｓが低減された、ＧａＮデバイスのための例示的製造プロセスを例示する。図４（ａ）において示されるとおり、基板層２０９が創出される。上記のとおり、基板層２０９は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイアなどから形成され得る。次に、バッファー層２１０を基板２０９の上で堆積する。バッファー層２１０は、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）および窒化アルミニウムガリウム（ＡｌＧａＮ）を含み得る。次に、バリア層２０４を、バッファー層２１０の上で形成してもよい。上記のとおり、二次元電子ガス（「２ＤＥＧ」）は、バッファー層２１０およびバリア層２０４間の界面で形成される。最後に、ゲート層２１２をバリア層２０４の上で形成し得る。層形成ステップを、例えば、原子層堆積法またはプラズマ化学気相成長法などのあらゆる従来の堆積手法を使用して行うことができることが十分に理解されなければならない。
【００２２】
次に、図４（ｂ）において示されるとおり、パターンをゲート層２１２の上に置いて、エッチングしてゲート電極２０３を形成する。ゲート電極２０３がいったん形成されたところで、分離領域３０１、３０２、または３０３の１つまたは２つ以上を、図４（ｃ）に例示されるとおり、ＧａＮデバイス２０１中に形成することができる。例示的目的のために図４（ｃ）は、分離領域３０１の形成を例示するのみである一方、３つの分離領域３０１、３０２、または３０３の１つまたは２つ以上をこのステップの間に形成し得ることが十分に理解されなければならない。さらに、例示的実施形態においては、分離領域３０１、３０２、および／または３０３を、イオン注入またはエッチングにより形成する。
【００２３】
図４（ｄ）に示されるとおり、いったん分離領域３０１、３０２、および／または３０３が形成されたところで、誘電体フィルム２０７をバリア層２０４およびゲート電極２０３にわたって堆積する。図４（ｄ）は、パターンニングおよびエッチングにより、ソース２０２およびドレイン２０５コンタクトのための開口の形成をさらに例示する。最後に、図４（ｅ）に示されるとおり、ソース２０２およびドレイン２０５コンタクトのためのオーミックコンタクト金属を堆積し、パターン化し、エッチングする。加えて、フィールドプレート２０６を、ＧａＮデバイス２０１のために現像し、これを次いで高速熱アニーリング（ＲＴＡ）処理する。
【００２４】
図５は、本発明の例示的実施形態のＧａＮトランジスタと比較した、従来のＧａＮトランジスタのＣｏｓｓ対ドレイン−ソース電圧曲線を概略的に例示する。図１に関して上記で述べたとおり、従来のＧａＮトランジスタのＣｏｓｓ対ドレイン−ソース電圧曲線を、破線で例示する。本発明のＧａＮトランジスタ２０１が達成した目的は、カーブダウンをシフトさせて左にシフトさせたことであり、言い換えると破線から実線にシフトされて、すなわち、Ｃｏｓｓが低減されることである。よって、本発明のＧａＮトランジスタのＣｏｓｓ対ドレイン−ソース電圧曲線を実線で例示する。
【００２５】
上記の説明および図面は、本願において記載される特徴および利点を達成する具体的な実施形態について例示的なものとしてのみ考慮されなければならない。具体的なプロセス条件への改変および置換がなされてもよい。例えば、ＧａＮ技術に加えて、本発明を、ＬＤＤ中で類似のパターンを創出しないか、または欠乏させることによりＬＤＭＯＳに同様に応用することができる。したがって、本発明の実施形態は、上記の説明および図面により限定されるものとみなされるものではない。
【図１】
0006393758.tif 000002
【図２Ａ】
0006393758.tif 000003
【図２Ｂ】
0006393758.tif 000004
【図３Ａ】
0006393758.tif 000005
【図３Ｂ】
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【図３Ｃ】
0006393758.tif 000007
【図４Ａ】
0006393758.tif 000008
【図４Ｂ】
0006393758.tif 000009
【図４Ｃ】
0006393758.tif 000010
【図４Ｄ】
0006393758.tif 000011
【図４Ｅ】
0006393758.tif 000012
【図５】
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