(57)【特許請求の範囲】
【請求項１】
半導体基板内に形成され、第１方向に延在する素子分離領域、
前記半導体基板上に形成され、前記第１方向と直交する第２方向に延在するコントロールゲート電極、
前記半導体基板上に形成され、前記コントロールゲート電極と並行して、前記第２方向に延在するメモリゲート電極、
前記半導体基板内に形成され、前記メモリゲート電極と並行して、前記第２方向に延在するソース領域、
を備え、
前記素子分離領域は、
平面視において、前記メモリゲート電極と交差する交差領域、
平面視において、前記交差領域と前記ソース領域とに接する終端領域、
を有し、
前記交差領域において、前記ソース領域側に位置する第１端辺の前記第２方向の第１幅は、前記コントロールゲート電極側に位置する第２端辺の前記第２方向の第２幅よりも大きい、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記終端領域の前記第２方向の幅のうち、最も長い第３幅は、前記第１幅よりも大きい、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記終端領域と前記ソース領域との境界線は、ラウンド形状をしている、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体装置は、さらに、前記コントロールゲート電極と前記メモリゲート電極との間に挟まれる第１部分と前記メモリゲート電極と前記半導体基板との間に挟まれる第２部分とを含む積層絶縁膜であって、前記第２方向に延在する前記積層絶縁膜を有する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記積層絶縁膜の前記第１部分は、
前記コントロールゲート電極と接する第１絶縁膜と、
前記メモリゲート電極と接する第２絶縁膜と、
前記第１絶縁膜と前記第２絶縁膜とに挟まれる電荷蓄積膜と、
から形成され、
前記積層絶縁膜の前記第２部分は、
前記半導体基板上に形成された前記第１絶縁膜と、
前記メモリゲート電極の下層に形成された前記第２絶縁膜と、
前記第１絶縁膜と前記第２絶縁膜とに挟まれた前記電荷蓄積膜と、
から形成されている、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記第２絶縁膜は、酸化シリコン膜であり、
前記電荷蓄積膜は、窒化シリコン膜である、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記メモリゲート電極は、サイドウォール形状をしている、半導体装置。
【請求項８】
（ａ）半導体基板内を第１方向に延在する素子分離領域を形成する工程、
（ｂ）前記半導体基板上を前記第１方向と直交する第２方向に延在するコントロールゲート電極を形成する工程、
（ｃ）前記コントロールゲート電極と並行して、前記半導体基板上を前記第２方向に延在するメモリゲート電極を形成する工程、
（ｄ）前記メモリゲート電極と並行して、前記半導体基板内を前記第２方向に延在するソース領域を形成する工程、
を備え、
前記（ａ）工程から前記（ｄ）工程を経ることにより、
前記素子分離領域は、
平面視において、前記メモリゲート電極と交差する交差領域、
平面視において、前記交差領域と前記ソース領域とに接する終端領域、
を有し、
前記交差領域において、前記ソース領域側に位置する第１端辺の前記第２方向の第１幅は、前記コントロールゲート電極側に位置する第２端辺の前記第２方向の幅よりも大きい、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記（ａ）工程は、光近接効果補正を取り入れたマスクを使用して、前記素子分離領域を形成する、半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記（ａ）工程は、光近接効果補正を取り入れたマスクを使用して、前記素子分離領域を形成することにより、
前記（ａ）工程から前記（ｄ）工程を経た段階で、前記終端領域の前記第２方向の幅のうち、最も長い第３幅が、前記第１幅よりも大きく、かつ、前記終端領域の外形形状がラウンド形状となる、半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記半導体基板内に、イオン注入法を使用して導電型不純物を導入することにより、前記ソース領域を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、電気的に書き換え可能な不揮発性メモリを有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００６−４９７３７号公報（特許文献１）には、上層の酸化シリコン膜と、この酸化シリコン膜の下層の窒化シリコン膜と、窒化シリコン膜の下層の酸化シリコン膜とからなる積層絶縁膜（ＯＮＯ膜）の露出部分を除去する技術が記載されている。
【０００３】
また、特許文献１には、メモリセル部に配置される素子分離領域のレイアウトが記載されている。ここで、特許文献１では、メモリゲート電極と素子分離領域との交差領域において、ソース領域側の端辺の幅とコントロールゲート電極側の端辺の幅とが同一となっているレイアウトが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４９７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（不揮発性メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００６】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等が挙げられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。
【０００７】
このようなＭＯＮＯＳ型トランジスタの一例としてスプリットゲート型不揮発性メモリがある。このスプリットゲート型不揮発性メモリでは、メモリセルを選択する選択トランジスタの側壁に情報を記憶するメモリトランジスタが形成されている。具体的に、半導体基板にゲート絶縁膜を介してコントロールゲート電極が形成されており、このコントロールゲート電極の側壁に電荷蓄積膜を含む積層絶縁膜を介してメモリゲート電極が形成されている。
【０００８】
スプリットゲート型不揮発性メモリでは、情報を書き込む書き込み動作や情報を消去する消去動作の際、メモリゲート電極に比較的絶対値の大きな電圧を印加する。したがって、スプリットゲート型不揮発性メモリの信頼性を向上する観点から、例えば、メモリゲート電極とソース領域（拡散層）との間の耐圧を充分に確保することが重要である。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態の半導体装置において、第１方向に延在する素子分離領域は、平面視において、第１方向と直交する第２方向に延在するメモリゲート電極と交差する交差領域を有する。このとき、交差領域において、ソース領域側に位置する一方の端辺の第２方向の幅は、コントロールゲート電極側に位置する他方の端辺の第２方向の幅よりも大きい。
【００１１】
また、一実施の形態における半導体装置の製造方法は、光近接効果補正を取り入れたマスクを使用して、素子分離領域を形成することにより、素子分離領域のメモリゲート電極との交差領域において、ソース領域側に位置する一方の端辺の幅は、コントロールゲート電極側に位置する他方の端辺の幅よりも大きくなる。
【００１２】
さらに、一実施の形態における半導体装置の製造方法では、第１絶縁膜と電荷蓄積膜と第２絶縁膜からなる積層絶縁膜において、メモリゲート電極から露出する積層絶縁膜を除去する際、積層絶縁膜の最も下層に配置される第１絶縁膜の除去工程を実施しない。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１における半導体チップのレイアウト構成例を示す図である。
【図２】実施の形態１における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。
【図３】（ａ）〜（ｄ）は、図２のＡ−Ａ線で切断した断面において、関連技術における不揮発性メモリの製造工程を簡略化して説明する断面図である。
【図４】実施の形態１における半導体装置のデバイス構造例について説明する図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２の一部領域を拡大して示す図である。
【図２４】図２３のＣ−Ｃ線で切断した断面図である。
【図２５】実施の形態２における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。
【図２６】図２５の一部領域を拡大して示す図である。
【図２７】図２６のＣ−Ｃ線で切断した断面図である。
【図２８】図２６のＤ−Ｄ線で切断した断面図である。
【図２９】実施の形態２における半導体装置の製造工程を示す平面図である。
【図３０】図２９に続く半導体装置の製造工程を示す平面図である。
【図３１】図３０に続く半導体装置の製造工程を示す平面図である。
【図３２】図３１に続く半導体装置の製造工程を示す平面図である。
【図３３】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態１における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有し、半導体集積回路装置を構成している。
【００２１】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２２】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２３】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２４】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えば、ファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００２５】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２６】
＜不揮発性メモリの平面レイアウト構成例＞
次に、本実施の形態１における不揮発性メモリの構成例について説明する。本実施の形態１における不揮発性メモリは、図１に示すＥＥＰＲＯＭ４やフラッシュメモリ５を構成するメモリである。すなわち、本実施の形態１における不揮発性メモリは、例えば、図１に示す半導体チップＣＨＰを構成する半導体基板上に形成されている。
【００２７】
図２は、本実施の形態１における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。図２において、半導体基板の内部には、Ｘ方向に延在する複数の素子分離領域ＳＴＩが形成されている。例えば、図２に示すように、Ｘ方向に延在する素子分離領域ＳＴＩが島状に配置されている。具体的に、図２では、３つの素子分離領域ＳＴＩが、Ｘ方向に第１間隔を置きながら、Ｘ方向に並んで配置され、さらに、他の３つの素子分離領域ＳＴＩが、上述した３つの素子分離領域とはＹ方向に第２間隔だけ離間しながら、Ｘ方向に第１間隔で並んで配置されている。したがって、図２では、６つの素子分離領域ＳＴＩが図示されていることになる。
【００２８】
一方、図２において、半導体基板上には、Ｘ方向と直交するＹ方向に延在する複数のコントロールゲート電極ＣＧが形成されており、複数のコントロールゲート電極ＣＧのそれぞれと並行して、Ｙ方向に延在する複数のメモリゲート電極ＭＧが形成されている。
【００２９】
このとき、図２に示すように、複数のコントロールゲートＣＧのそれぞれに対応して、複数のメモリゲート電極ＭＧのそれぞれが配置されている。すなわち、１本のコントロールゲート電極ＣＧに対応して、１本のメモリゲート電極ＭＧが配置されている。例えば、図２では、Ｙ方向に延在する４本のコントロールゲート電極ＣＧが図示されており、最も右側のコントロールゲート電極ＣＧの左側に１本のメモリゲート電極ＭＧが配置されている。一方、最も左側のコントロールゲート電極ＣＧの右側に１本のメモリゲート電極ＭＧが配置されており、中央に相対して配置されている２本のコントロールゲート電極ＣＧを外側から挟むように、２本のメモリゲート電極ＭＧが配置されている。したがって、図２では、４本のコントロールゲート電極ＣＧに対応して、４本のメモリゲート電極ＭＧが形成されていることになる。
【００３０】
そして、図２に示すように、互いに相対するメモリゲート電極ＭＧの間の半導体基板内には、ソース領域ＳＲが形成されており、ソース領域ＳＲは、メモリゲート電極ＭＧに並行して、Ｙ方向に延在している。図２では、４本のメモリゲート電極ＭＧのうちの互いに相対する２本のメモリゲート電極ＭＧに挟まれるように１つのソース領域ＳＲが形成され、かつ、互いに相対する他の２本のメモリゲート電極ＭＧに挟まれるようにして、もう１つのソース領域ＳＲが形成されている。したがって、図２では、半導体基板内に形成された２つのソース領域が形成されていることになる。
【００３１】
２つのソース領域のそれぞれには、それぞれのソース領域ＳＲに内包されるように、プラグＰＬＧが形成されており、ソース領域ＳＲとプラグＰＬＧとは電気的に接続されている。一方、中央に相対して配置されている２本のコントロールゲート電極ＣＧに挟まれるように、ドレイン領域ＤＲが形成されている。そして、このドレイン領域ＤＲに内包されるようにプラグＰＬＧが形成されており、ドレイン領域ＤＲとプラグＰＬＧとは電気的に接続されている。
【００３２】
ここで、素子分離領域ＳＴＩとメモリゲート電極ＭＧとの配置関係に着目すると、図２に示すように、素子分離領域ＳＴＩは、半導体基板内をＸ方向に延在している一方、メモリゲート電極ＭＧは、半導体基板上をＹ方向に延在している。このことから、図２に示すように、平面視において、素子分離領域ＳＴＩは、メモリゲート電極ＭＧと交差する交差領域Ｒ１を有している。そして、さらに、素子分離領域ＳＴＩは、終端領域Ｒ２を有し、平面視において、この終端領域Ｒ２は、交差領域Ｒ１とソース領域ＳＲとに接している。
【００３３】
なお、図２は、不揮発性メモリの簡略化した模試的な平面レイアウト構成を示した図であり、実際の不揮発性メモリでは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に挟まれる第１部分とメモリゲート電極ＭＧと半導体基板との間に挟まれる第２部分とを含む積層絶縁膜が形成されており、この積層絶縁膜は、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧと同様に、Ｙ方向に延在している。
【００３４】
さらに、詳細に説明すると、積層絶縁膜の第１部分は、コントロールゲート電極ＣＧと接する第１絶縁膜（図４で説明する絶縁膜ＩＦ１）と、メモリゲート電極ＭＧと接する第２絶縁膜（図４で説明する絶縁膜ＩＦ２）と、第１絶縁膜と第２絶縁膜とに挟まれる電荷蓄積膜（図４で説明する電荷蓄積膜ＥＣＦ）とから形成されている。
【００３５】
一方、積層絶縁膜の第２部分は、半導体基板上に形成された第１絶縁膜（図４で説明する絶縁膜ＩＦ１）と、メモリゲート電極ＭＧの下層に形成された第２絶縁膜（図４で説明する絶縁膜ＩＦ２）と、第１絶縁膜と第２絶縁膜とに挟まれた電荷蓄積膜（図４で説明する電荷蓄積膜ＥＣＦ）とから形成されている。
【００３６】
つまり、積層絶縁膜の第１部分と第２部分とにわたって、第１絶縁膜と第２絶縁膜と電荷蓄積膜とが形成されていることになる。このとき、例えば、第１絶縁膜および第２絶縁膜は、酸化シリコン膜から形成され、電荷蓄積膜は、窒化シリコン膜から形成されている。
【００３７】
本実施の形態１における不揮発性メモリは、このように平面レイアウト構成されており、以下では、まず、本発明者が見出した改善の余地について説明する。
【００３８】
＜改善の余地＞
本発明者が見出した改善の余地は、不揮発性メモリの製造工程に起因するものであるため、以下では、例えば、図２のＡ−Ａ線で切断した断面図を使用して、不揮発性メモリの製造工程を説明することにより、本発明者が見出した改善の余地について言及する。
【００３９】
図３（ａ）〜（ｄ）は、図２のＡ−Ａ線で切断した断面において、不揮発性メモリの製造工程を簡略化して説明する断面図である。
【００４０】
まず、図３（ａ）に示すように、半導体基板上には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを介して、ポリシリコン膜からなるコントロールゲート電極ＣＧが形成されている。そして、このコントロールゲート電極ＣＧ上には、酸化シリコン膜ＯＸＦ１を介して、例えば、窒化シリコン膜からなるキャップ絶縁膜ＣＡＰが形成されている。そして、ゲート絶縁膜ＧＯＸとコントロールゲート電極ＣＧと酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとからなる積層構造体を覆う半導体基板上に、絶縁膜ＩＦ１が形成されており、積層構造体の片側の側壁には、絶縁膜ＩＦ１と電荷蓄積膜ＥＣＦと絶縁膜ＩＦ２とを介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。図３（ａ）では、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ２と電荷蓄積膜ＥＣＦとを除去した後の状態が示されている。つまり、図３（ａ）では、メモリゲート電極ＭＧから絶縁膜ＩＦ１が露出した状態が示されている。
【００４１】
続いて、図３（ｂ）に示すように、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１をエッチングすることにより除去する。このとき、絶縁膜ＩＦ１と絶縁膜ＩＦ２とは、例えば、酸化シリコン膜に代表される同種類の膜から形成されているため、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１をエッチングする際、図３（ｂ）に示すように、絶縁膜ＩＦ２においても、露出する側面からサイドエッチングされる。この結果、図３（ｂ）に示すように、絶縁膜ＩＦ２においては、側面に溝部ＤＩＴが形成されることになる。
【００４２】
その後、図３（ｃ）に示すように、半導体基板を覆うように酸化シリコン膜ＨＡＲＰ１を形成する。この工程において、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１をエッチングする際に生じる絶縁膜ＩＦ２のサイドエッチングで形成された溝部ＤＩＴに酸化シリコン膜ＨＡＲＰ１が埋め込まれる。
【００４３】
その後の製造工程は省略するが、図３（ｄ）に示すように、半導体基板内に低濃度不純物拡散領域（エクステンション領域）ＥＸ１と高濃度不純物拡散領域ＮＲ１とを形成することにより、低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域ＮＲ１とからなるソース領域ＳＲと、低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域ＮＲ１とからなるドレイン領域ＤＲとが形成される。さらには、メモリゲート電極ＭＧの片側の側壁およびコントロールゲート電極ＣＧの片側の側壁にサイドウォールスペーサＳＷが形成される。
【００４４】
ここで、不揮発性メモリにおいては、情報を書き込む書き込み動作や情報を消去する消去動作の際、メモリゲート電極ＭＧに比較的絶対値の大きな電圧を印加する。したがって、不揮発性メモリの信頼性を向上するためには、例えば、メモリゲート電極ＭＧとソース領域（拡散層）ＳＲとの間の耐圧を充分に確保することが重要である。
【００４５】
ところが、図３（ａ）〜図３（ｄ）に示す製造工程を有する関連技術においては、絶縁膜ＩＦ２の側面に、サイドエッチングによって、溝部ＤＩＴが形成され、かつ、この溝部ＤＩＴに酸化シリコン膜ＨＡＲＰ１が埋め込まれている。この場合、図３（ｄ）に示すように、酸化シリコン膜ＨＡＲＰ１の膜質が、絶縁膜ＩＦ２の膜質に比べて、劣っているため、メモリゲート電極ＭＧとソース領域ＳＲとの間に比較的絶対値の大きな電圧が印加されると、矢印に示すように、リーク電流が生じてしまう。この結果、関連技術における不揮発性メモリでは、ショート不良の発生確率が増大することになり、不揮発性メモリの信頼性を向上する観点から改善の余地が存在することを本発明者は見出したのである。
【００４６】
つまり、本発明者は、サイドエッチングによって、絶縁膜ＩＦ２の側面に溝部ＤＩＴが形成され、かつ、この溝部ＤＩＴに酸化シリコン膜ＨＡＲＰ１が埋め込まれているデバイス構造では、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧が低下するという改善の余地が存在することを見出したのである。
【００４７】
さらに、この改善の余地の詳細について説明する。まず、絶縁膜ＩＦ２も酸化シリコン膜ＨＡＲＰ１と同種類の膜である酸化シリコン膜から形成されている。このため、サイドエッチングによって、絶縁膜ＩＦ２の側面に溝部ＤＩＴが形成され、かつ、この溝部ＤＩＴに酸化シリコン膜ＨＡＲＰ１が埋め込まれているデバイス構造では、絶縁膜ＩＦ２の側面にサイドエッチングが生じないで形成されたデバイス構造に比べて、なぜ、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧が低下するのかが疑問となる。
【００４８】
以下に、この理由について説明する。例えば、絶縁膜ＩＦ２を構成する酸化シリコン膜は、ＨＴＯ（High Temperature Oxide）法で形成された酸化シリコン膜である。このＨＴＯ法は、７００℃以上の高温ＣＶＤ法の一種である。そして、高温ＣＶＤ法で形成された酸化シリコン膜は、緻密で良質な膜質を有している。特に、ＨＴＯ法では、それ自体が高温ＣＶＤ法であるとともに、酸化シリコン膜を形成した後に、１０００℃程度の高温アニールを実施しているため、ＨＴＯ法で形成された酸化シリコン膜は、緻密で良質な膜質となる。このことは、ＨＴＯ法で形成された酸化シリコン膜は、絶縁耐性に優れた膜であることを意味している。したがって、絶縁膜ＩＦ２の側面にサイドエッチングが生じないで形成されたデバイス構造では、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐性に優れた不揮発性メモリを実現することができるのである。
【００４９】
これに対し、サイドエッチングによる溝部ＤＩＴに埋め込まれた酸化シリコン膜ＨＡＲＰ１は、６００℃以下の低温ＣＶＤ法で形成されたＨＡＲＰ（High Aspect Ratio Process）膜と呼ばれるオゾンＴＥＯＳ膜の一種であり、高温ＣＶＤ法で形成された酸化シリコン膜に比べて、緻密さの点で劣っている。このことは、サイドエッチングによって形成された溝部ＤＩＴに埋め込まれた酸化シリコン膜ＨＡＲＰ１の膜質が、絶縁膜ＩＦ２よりも膜質の点で劣っていることを意味し、このことは、酸化シリコン膜ＨＡＲＰ１の絶縁耐性が、絶縁膜ＩＦ２の絶縁耐性よりも低いことを意味する（第１要因）。この結果、サイドエッチングによって、絶縁膜ＩＦ２の側面に溝部ＤＩＴが形成され、かつ、この溝部ＤＩＴに酸化シリコン膜ＨＡＲＰ１が埋め込まれているデバイス構造では、絶縁膜ＩＦ２の側面にサイドエッチングが生じないで形成されたデバイス構造に比べて、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧が低下することになるのである。
【００５０】
なお、本明細書でいう「高温ＣＶＤ法」とは、７００℃以上の温度で実施されるＣＶＤ法として定義される。一方、「低温ＣＶＤ法」とは、６００℃以下の温度で実施されるＣＶＤ法として定義される。このように、本明細書において、「高温ＣＶＤ法」と「低温ＣＶＤ法」とを使い分ける理由は、「高温ＣＶＤ法」で形成される酸化シリコン膜の膜質と、「低温ＣＶＤ法」で形成される酸化シリコン膜の膜質に差があることを明確に区別するためである。つまり、「高温ＣＶＤ法」で形成される酸化シリコン膜の膜質は、低温ＣＶＤ法」で形成される酸化シリコン膜の膜質よりも良好である。このことは、別表現でいえば、「高温ＣＶＤ法」で形成される酸化シリコン膜の絶縁耐性は、「低温ＣＶＤ法」で形成される酸化シリコン膜の絶縁耐性よりも優れているということができる。
【００５１】
さらに、絶縁膜ＩＦ２の側面にサイドエッチングが生じると、この側面がサイドエッチングによりダメージを受ける。このことから、たとえ、絶縁膜ＩＦ２の側面にサイドエッチングによる溝部ＤＩＴが形成され、かつ、この溝部ＤＩＴに酸化シリコン膜ＨＡＲＰ１が埋め込まれたとしても、溝部ＤＩＴの内部にダメージを受けた側面が内在することから、このダメージを受けた側面に起因するリーク電流が増大するのである（第２要因）。
【００５２】
したがって、サイドエッチングによって、絶縁膜ＩＦ２の側面に溝部ＤＩＴが形成され、かつ、この溝部ＤＩＴに酸化シリコン膜ＨＡＲＰ１が埋め込まれているデバイス構造では、上述した第１要因と第２要因との相乗効果によって、絶縁膜ＩＦ２の側面にサイドエッチングが生じないデバイス構造に比べて、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧が低下すると考えられるのである。
【００５３】
ここで、上述した第１要因を回避する手法として、サイドエッチングで形成された溝部ＤＩＴに埋め込む酸化シリコン膜を「低温ＣＶＤ法」で形成された酸化シリコン膜ではなく、例えば、ＨＴＯ法に代表される「高温ＣＶＤ法」で形成された酸化シリコン膜から形成することが考えられる。なぜなら、この場合、溝部ＤＩＴに埋め込まれる酸化シリコン膜の膜質が良好となるからである。すなわち、サイドエッチングによって、絶縁膜ＩＦ２の側面に溝部ＤＩＴが形成され、かつ、この溝部ＤＩＴに酸化シリコン膜が埋め込まれているデバイス構造において、溝部ＤＩＴに膜質の良好な酸化シリコン膜を埋め込めば、絶縁膜ＩＦ２の側面にサイドエッチングが生じないで形成されたデバイス構造と同等の絶縁耐圧を確保することができると考えられるからである。
【００５４】
ところが、例えば、図３（ｃ）に示すように、サイドエッチングで形成された溝部ＤＩＴに埋め込む酸化シリコン膜を形成する工程では、既にメモリゲート電極ＭＧが形成されている。このことは、溝部ＤＩＴに埋め込む酸化シリコン膜をＨＴＯ法に代表される「高温ＣＶＤ法」で形成すると、メモリゲート電極ＭＧにダメージが加わることになるため、溝部ＤＩＴに埋め込む酸化シリコン膜をＨＴＯ法に代表される「高温ＣＶＤ法」で形成することは困難なのである。特に、上述したように、ＨＴＯ法では、それ自体が高温ＣＶＤ法であるとともに、酸化シリコン膜を形成した後に、１０００℃程度の高温アニールを実施しているため、メモリゲート電極ＭＧを形成した後に、ＨＴＯ法に代表される「高温ＣＶＤ法」で、酸化シリコン膜を形成することは困難なのである。
【００５５】
さらに言えば、図８から図９に示すように、積層構造体の片側の側壁に形成されているポリシリコン膜ＰＦ２（ドレイン領域側に形成されているポリシリコン膜ＰＦ２）を除去した後、図１０に示すように、周辺回路形成領域のポリシリコン膜ＰＦ１内にｎ型不純物やｐ型不純物を導入する工程が存在する。つまり、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にはｎ型不純物（リンなど）を導入し、周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にはｐ型不純物（ボロンなど）を導入する。したがって、酸化シリコン膜ＨＡＲＰ１を形成した後に、１０００℃程度の高温アニールを実施することは、ボロンなどの突き抜けが生じるため、「低温ＣＶＤ法」で形成される酸化シリコン膜ＨＡＲＰ１に替えて、ＨＴＯ法に代表される「高温ＣＶＤ法」で緻密な酸化シリコン膜を形成することは困難なのである。
【００５６】
したがって、サイドエッチングで形成された溝部ＤＩＴに埋め込む酸化シリコン膜は、「低温ＣＶＤ法」で形成される酸化シリコン膜ＨＡＲＰ１とする必要があるのである。この結果、サイドエッチングによって形成された溝部ＤＩＴに埋め込まれた酸化シリコン膜の膜質が、絶縁膜ＩＦ２よりも膜質の点で劣っていることになる。このことから、酸化シリコン膜ＨＡＲＰ１の絶縁耐性が、絶縁膜ＩＦ２の絶縁耐性よりも低いことになる。これにより、サイドエッチングによって、絶縁膜ＩＦ２の側面に溝部ＤＩＴが形成され、かつ、この溝部ＤＩＴに酸化シリコン膜ＨＡＲＰ１が埋め込まれているデバイス構造では、絶縁膜ＩＦ２の側面にサイドエッチングが生じないで形成されたデバイス構造に比べて、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧が低下することになるのである。さらには、たとえ、溝部ＤＩＴに埋め込む酸化シリコン膜を「高温ＣＶＤ法」で形成することが可能であったとしても、絶縁膜ＩＦ２の側面にサイドエッチングが生じると、この側面がサイドエッチングによりダメージを受け、溝部ＤＩＴの内部にダメージを受けた側面が内在するという第２要因を回避することはできない。このことから、現状の関連技術では、上述した第１要因と第２要因とに起因して、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧が低下するという改善の余地が顕在化するのである。
【００５７】
そこで、本実施の形態１では、上述した改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。
【００５８】
＜半導体装置のデバイス構造＞
図４は、本実施の形態１における半導体装置のデバイス構造例について説明する図である。図４では、メモリ形成領域に形成されている不揮発性メモリのデバイス構造と、周辺回路領域に形成されている高耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のデバイス構造とが図示されている。
【００５９】
本実施の形態１における半導体装置は、図１に示す半導体チップＣＨＰに形成されており、図４のメモリ形成領域に形成されている不揮発性メモリは、例えば、図１に示すＥＥＰＲＯＭ４やフラッシュメモリ５を構成するメモリである。一方、図４の周辺回路形成領域に形成されている高耐圧ＭＩＳＦＥＴは、例えば、図１に示すアナログ回路３やＩ／Ｏ回路６等を構成するＭＩＳＦＥＴや、不揮発性メモリを駆動制御する周辺回路に含まれるＭＩＳＦＥＴである。
【００６０】
なお、本実施の形態１における半導体装置は、不揮発性メモリや高耐圧ＭＩＳＦＥＴの他に、高耐圧ＭＩＳＦＥＴよりも耐圧の低い低耐圧ＭＩＳＦＥＴも形成されているが、低耐圧ＭＩＳＦＥＴの基本的な構造は、高耐圧ＭＮＩＳＦＥＴの基本的な構造と同等である点や、本実施の形態１における特徴点ではないこと等を考慮して、その説明は省略している。例えば、低耐圧ＭＩＳＦＥＴは、図１に示すＣＰＵ１やＲＡＭ２等を構成するＭＩＳＦＥＴや、不揮発性メモリを駆動制御する周辺回路に含まれるＭＩＳＦＥＴである。
【００６１】
さらに、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴを例に挙げて説明するが、ｐチャネル型ＭＩＳＦＥＴも形成されていてもよいが、ｐチャネル型ＭＩＳＦＥＴのデバイス構造は、基本的に、ｎチャネル型ＭＩＳＦＥＴの構成要素（半導体領域等）の導電型を逆にしたデバイス構造である点や、本実施の形態１における特徴点ではないこと等を考慮して、その説明は省略している。
【００６２】
まず、図４において、メモリ形成領域に形成されている不揮発性メモリの構成について説明する。図４に示される不揮発性メモリのデバイス構造は、図２のＢ−Ｂ線で切断した断面図に対応しており、ドレイン領域ＤＲに対して対称配置された２つのメモリセルが図示されている。ここで、２つのメモリセルもデバイス構造は、同様であるため、例えば、右側に配置されたメモリセルに着目して、不揮発性メモリのデバイス構造を説明する。
【００６３】
図４に示すように、半導体基板１Ｓ上にｐ型ウェルＰＷＬが形成されている。そして、このｐ型ウェルＰＷＬ上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。
【００６４】
始めに、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）上に形成されたゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極（制御電極）ＣＧが形成されている。さらに、本実施の形態１におけるメモリセルでは、コントロールゲート電極ＣＧ上に、酸化シリコン膜ＯＸＦ１を介して、キャップ絶縁膜ＣＡＰが形成されている。
【００６５】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧは、例えば、導電膜であるポリシリコン膜から形成されている。キャップ絶縁膜ＣＡＰは、例えば、窒化シリコン膜から形成されている。
【００６６】
上述したコントロールゲート電極ＣＧは、メモリセルを選択する機能を有している。つまり、コントロールゲート電極ＣＧによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００６７】
次に、メモリセルの記憶部の構成について説明する。ゲート絶縁膜ＧＯＸとコントロールゲート電極ＣＧと酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとからなる積層構造体の片側の側壁（右側の側壁）には、積層絶縁膜を介して、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、積層構造体の片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜とポリシリコン膜上に形成されているシリサイド膜ＣＳから形成されている。シリサイド膜ＣＳは、メモリゲート電極ＭＧの低抵抗化のために形成され、例えば、ニッケルプラチナシリサイド膜（ＮｉＰｔＳｉ膜）で構成されているが、これに限らず、コバルトシリサイド膜やニッケルシリサイド膜から構成することもできる。
【００６８】
積層構造体の片側の側壁とメモリゲート電極ＭＧの間に形成された第１部分と、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成された第２部分とを有する積層絶縁膜が形成されている。この積層絶縁膜の第１部分は、コントロールゲート電極ＣＧと接する絶縁膜ＩＦ１と、メモリゲート電極ＭＧと接する絶縁膜ＩＦ２と、絶縁膜ＩＦ１と絶縁膜ＩＦ２とに挟まれる電荷蓄積膜ＥＣＦとから形成されている。また、積層絶縁膜の第２部分は、半導体基板１Ｓ上に形成された絶縁膜ＩＦ１と、メモリゲート電極ＭＧの下層に形成された絶縁膜ＩＦ２と、絶縁膜ＩＦ１と絶縁膜ＩＦ２とに挟まれた電荷蓄積膜ＥＣＦとから形成されている。つまり、積層絶縁膜の第１部分と第２部分とは、ともに、絶縁膜ＩＦ１と絶縁膜ＩＦ２と電荷蓄積膜ＥＣＦとから形成されていることになる。
【００６９】
絶縁膜ＩＦ１は、例えば、酸化シリコン膜や酸窒化シリコン膜等の絶縁膜から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる絶縁膜ＩＦ１は、トンネル絶縁膜としての機能も有する。例えば、メモリセルの記憶部は、半導体基板１Ｓから絶縁膜ＩＦ１を介して電荷蓄積膜ＥＣＦに電子を注入したり、電荷蓄積膜ＥＣＦに正孔を注入したりして、情報の記憶や消去を行なうため、絶縁膜ＩＦ１はトンネル絶縁膜としても機能する。
【００７０】
そして、この絶縁膜ＩＦ１上に形成されている電荷蓄積膜ＥＣＦは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣＦを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣＦに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣＦに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００７１】
本実施の形態１では、電荷蓄積膜ＥＣＦとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、電荷蓄積膜ＥＣＦは、シリコンナノドットから構成してもよい。電荷蓄積膜ＥＣＦとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲させることにより、絶縁膜中に電荷を蓄積するようになっている。
【００７２】
従来、電荷蓄積膜ＥＣＦとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣＦとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣＦを取り囲む絶縁膜ＩＦ１あるいは絶縁膜ＩＦ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣＦが導体膜であるため、異常リークにより電荷蓄積膜ＥＣＦに蓄積された電荷がすべて抜けてしまうことが起こる可能性がある。
【００７３】
そこで、電荷蓄積膜ＥＣＦとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣＦを取り巻く絶縁膜ＩＦ１や絶縁膜ＩＦ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣＦの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣＦから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００７４】
このような理由から、電荷蓄積膜ＥＣＦとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣＦとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣＦからの電荷の流出を防止するために設けられている絶縁膜ＩＦ１および絶縁膜ＩＦ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。
【００７５】
また、絶縁膜ＩＦ２は、電荷蓄積膜ＥＣＦとメモリゲート電極ＭＧとの間の絶縁性を確保するための絶縁膜である。この絶縁膜ＩＦ２は、例えば、酸化シリコン膜や酸窒化シリコン膜のような絶縁膜で形成されている。したがって、絶縁膜ＩＦ１と絶縁膜ＩＦ２とは、同種類の膜から構成されていることになる。例えば、絶縁膜ＩＦ１と絶縁膜ＩＦ２とを、ともに、酸化シリコン膜から形成することができる。
【００７６】
次に、積層構造体の側壁のうち、一方の片側（右側）にはメモリゲート電極ＭＧが形成されているが、もう一方の片側（左側）には、絶縁膜ＩＦ１および酸化シリコン膜ＨＡＲＰ１を介して、サイドウォールＳＷが形成されている。同様に、メモリゲート電極ＭＧの側壁のうち、一方の片側（左側）には、積層絶縁膜を介して、積層構造体が形成されており、もう一方の片側（右側）には、酸化シリコン膜ＨＡＲＰ１を介して、サイドウォールＳＷが形成されている。
【００７７】
サイドウォールＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＥＸ１が形成されており、この一対の浅い低濃度不純物拡散領域ＥＸ１に接する外側の領域に一対の深い高濃度不純物拡散領域ＮＲ１が形成されている。この深い高濃度不純物拡散領域ＮＲ１もｎ型半導体領域であり、深い高濃度不純物拡散領域ＮＲ１の表面にはシリサイド膜ＣＳが形成されている。一対の浅い低濃度不純物拡散領域ＥＸ１と一対の深い高濃度不純物拡散領域ＮＲ１によって、メモリセルのソース領域ＳＲあるいはドレイン領域ＤＲが形成される。
【００７８】
ソース領域ＳＲとドレイン領域ＤＲとを浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域ＳＲとドレイン領域ＤＲをＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００７９】
ここで、ゲート絶縁膜ＧＯＸおよびゲート絶縁膜ＧＯＸ上に形成されたコントロールゲート電極ＣＧおよび上述したソース領域ＳＲとドレイン領域ＤＲによって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、絶縁膜ＩＦ１、電荷蓄積膜ＥＣＦおよび絶縁膜ＩＦ２からなる積層絶縁膜と、この積層絶縁膜上に形成されているメモリゲート電極ＭＧと、上述したソース領域ＳＲおよびドレイン領域ＤＲによって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
【００８０】
続いて、メモリセルと接続する配線構造について説明する。図４において、メモリセル上には、メモリセルを覆うように窒化シリコン膜ＳＮＦ３が形成され、この窒化シリコン膜ＳＮＦ３上に酸化シリコン膜（オゾンＴＥＯＳ膜）ＯＸＦ２が形成され、酸化シリコン膜ＯＸＦ２上に酸化シリコン膜（ＴＥＯＳ膜）ＯＸＦ３が形成されている。
【００８１】
なお、本明細書では、窒化シリコン膜ＳＮＦ３と酸化シリコン膜ＯＸＦ２と酸化シリコン膜ＯＸＦ３とを合わせてコンタクト層間絶縁膜と呼ぶことにする。
【００８２】
このコンタクト層間絶縁膜には、コンタクト層間絶縁膜を貫通してドレイン領域ＤＲを構成するシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。なお、図４では、図示されないが、コンタクト層間絶縁膜には、ソース領域ＳＲを構成するシリサイド膜ＣＳに達するコンタクトホールも形成されている。
【００８３】
コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、コンタクト層間絶縁膜上には、例えば、酸化シリコン膜ＯＸＦ４とＳｉＯＣ膜ＳＣＦ１からなる層間絶縁膜が形成されており、この層間絶縁膜に配線溝ＤＩＴ１が形成されている。この配線溝ＤＩＴ１を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜に形成されたプラグＰＬＧと電気的に接続されるようになっている。
【００８４】
続いて、図４を参照しながら、周辺回路形成領域に形成されているＭＩＳＦＥＴの構成について説明する。周辺回路形成領域とは、周辺回路が形成されている領域を示している。具体的に、不揮発性メモリ（不揮発性半導体記憶装置）は、メモリセルがアレイ状（行列状）に形成されたメモリセル形成領域と、このメモリセル形成領域に形成されているメモリセルを制御する周辺回路が形成された周辺回路形成領域から構成されている。そして、この周辺回路形成領域に形成された周辺回路には、メモリセルのコントロールゲート電極ＣＧなどに印加する電圧を制御するワードドライバや、メモリセルからの出力を増幅するセンスアンプや、ワードドライバやセンスアンプを制御する制御回路（昇圧回路を含む）などから構成されている。したがって、図４に示す周辺回路形成領域には、例えば、ワードドライバ、センスアンプあるいは制御回路（昇圧回路を含む）などを構成するＭＩＳＦＥＴが図示されている。本実施の形態１では、ＭＩＳＦＥＴのうち、特に、高耐圧ＭＩＳＦＥＴを例に挙げて説明することにする。
【００８５】
図４に示すように、周辺回路形成領域では、半導体基板１Ｓ上にｐ型ウェルＰＷＬが形成されている。ｐ型ウェルＰＷＬは、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓに導入したｐ型半導体領域から形成されている。
【００８６】
次に、ｐ型ウェルＰＷＬ（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート電極ＧＥは、例えば、ポリシリコン膜とこのポリシリコン膜の表面に形成されたシリサイド膜ＣＳから形成されている。ゲート電極ＧＥを構成するポリシリコン膜には、ゲート電極ＧＥの空乏化を抑えるために、例えば、リンなどのｎ型不純物が導入されている。ゲート電極ＧＥの一部を構成するシリサイド膜ＣＳは、ゲート電極ＧＥの低抵抗化のために形成されている。
【００８７】
ゲート電極ＧＥの両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ）内には浅い低濃度不純物拡散領域ＥＸ２が形成されている。この浅い低濃度不純物拡散領域ＥＸ２はｎ型半導体領域であり、ゲート電極ＧＥに整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ２の外側には深い高濃度不純物拡散領域ＮＲ２が形成されている。この深い高濃度不純物拡散領域ＮＲ２もｎ型半導体領域であり、サイドウォールＳＷに整合して形成されている。深い高濃度不純物拡散領域ＮＲ２の表面には低抵抗化のためのシリサイド膜ＣＳが形成されている。浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２によりソース領域ＳＲ２が形成され、浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２によりドレイン領域ＤＲ２が形成される。このようにして、周辺回路形成領域に高耐圧ＭＩＳＦＥＴが形成されている。
【００８８】
なお、周辺回路形成領域には、ｐチャネル型ＭＩＳＦＥＴも形成されており、このｐチャネル型ＭＩＳＦＥＴの構成は、ｎチャネル型ＭＩＳＦＥＴを構成する半導体領域の導電型を逆にしたものである。
【００８９】
続いて、周辺回路形成領域に形成されている高耐圧ＭＩＳＦＥＴと接続する配線構造について説明する。高耐圧ＭＩＳＦＥＴ上には、高耐圧ＭＩＳＦＥＴを覆うように窒化シリコン膜ＳＮＦ３と酸化シリコン膜（オゾンＴＥＯＳ膜）ＯＸＦ２と酸化シリコン膜（ＴＥＯＳ膜）ＯＸＦ３とからなるコンタクト層間絶縁膜が形成されている。
【００９０】
このコンタクト層間絶縁膜には、コンタクト層間絶縁膜を貫通してソース領域ＳＲ２やドレイン領域ＤＲ２を構成するシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、コンタクト層間絶縁膜上には、例えば、酸化シリコン膜ＯＸＦ４とＳｉＯＣ膜ＳＣＦ１とからなる層間絶縁膜が形成されており、この層間絶縁膜に配線溝ＤＩＴ１が形成されている。そして、この配線溝ＤＩＴ１を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜に形成されたプラグＰＬＧ５と電気的に接続されるようになっている。
【００９１】
＜半導体装置の製造方法＞
以上のようにして、本実施の形態１における半導体装置が構成されており、次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。図５〜図２２は、本実施の形態１における半導体装置の製造工程を説明する断面図であり、図４に示される半導体装置の製造工程に対応した図となっている。
【００９２】
まず、図５に示すように、ボロン（ホウ素）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に絶縁膜（酸化シリコン膜等）を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ絶縁膜（酸化シリコン膜等）を埋め込んだ素子分離領域ＳＴＩを形成することができる。なお、図５では、周辺回路形成領域に素子分離領域ＳＴＩが形成されている。一方、図５に示されるメモリ形成領域の断面は、図２のＢ−Ｂ線での断面であるため、メモリ形成領域には、素子分離領域ＳＴＩが形成されていないように見えるが、実際には、図２に示すように、メモリ形成領域にも、素子分離領域ＳＴＩが形成されている。
【００９３】
その後、半導体基板１Ｓに不純物を導入することにより、メモリ形成領域にｐ型ウェルＰＷＬを形成し、周辺回路形成領域にｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えば、ボロン（ホウ素）などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。なお、実際には、メモリ形成領域に形成されるｐ型ウェルＰＷＬと、周辺回路形成領域に形成されるｐ型ウェルＰＷＬとは、通常、不純物濃度等が異なるが、本明細書では、簡単のため、同じ符号のｐ型ウェルＰＷＬと記載している。
【００９４】
そして、メモリセルの選択トランジスタや高耐圧ＭＩＳＦＥＴのしきい値電圧を調整するために、必要に応じて、例えば、イオン注入法により、半導体基板１Ｓのチャネル領域に導電型不純物を導入する。
【００９５】
次に、図６に示すように、半導体基板１Ｓの表面を希フッ酸等で洗浄した後、周辺回路形成領域に形成される高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２を半導体基板１Ｓ上に形成する。ゲート絶縁膜ＧＯＸ２は、酸化シリコン膜から形成され、その膜厚は、例えば、１５ｎｍ程度である。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリ形成領域に形成されているゲート絶縁膜ＧＯＸ２を除去する。その後、半導体基板１Ｓのメモリ形成領域にゲート絶縁膜ＧＯＸを形成する。
【００９６】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜等の絶縁膜から形成され、例えば、熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。なお、プラズマ窒化法を使用することにより、酸窒化シリコン膜を形成してもよい。この場合、ゲート電極（コントロールゲート電極）とゲート絶縁膜ＧＯＸとの界面に窒素が偏析され、ＮＢＴＩ(Negative Bias Temperature Instability)を向上することができる。
【００９７】
また、ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、チャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００９８】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【００９９】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１００】
続いて、半導体基板１Ｓの主面の全面にポリシリコン膜（多結晶シリコン膜）ＰＦ１を形成する。そして、メモリ形成領域に形成されているポリシリコン膜ＰＦ１に、イオン注入法を使用することにより、ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）を導入する。その後、ポリシリコン膜ＰＦ１上に酸化シリコン膜ＯＸＦ１を形成し、この酸化シリコン膜ＯＸＦ１上にキャップ絶縁膜ＣＡＰを形成する。キャップ絶縁膜ＣＡＰは、例えば、窒化シリコン膜から形成することができる。
【０１０１】
次に、キャップ絶縁膜ＣＡＰ上にレジスト膜ＰＲ１を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１をパターニングする。そして、パターニングしたレジスト膜ＰＲ１をマスクにしたエッチングにより、メモリ形成領域において、キャップ絶縁膜ＣＡＰ、酸化シリコン膜ＯＸＦ１、ポリシリコン膜ＰＦ１およびゲート絶縁膜ＧＯＸを順次、パターニングする。これにより、図６に示すように、メモリ形成領域においては、ゲート絶縁膜ＧＯＸとコントロールゲート電極ＣＧと酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとからなる積層構造体が形成される。一方、周辺回路形成領域の全面に、ゲート絶縁膜ＧＯＸ２とポリシリコン膜ＰＦ１と酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとが残存している。
【０１０２】
続いて、パターニングしたレジスト膜ＰＲ１を除去した後、メモリセルのメモリトランジスタのしきい値電圧を調整するために、必要に応じて、例えば、イオン注入法により、半導体基板１Ｓのチャネル領域に導電型不純物を導入する。
【０１０３】
その後、図７に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域をレジスト膜ＰＲ２で覆った後、周辺回路形成領域に形成されているキャップ絶縁膜ＣＡＰと酸化シリコン膜ＯＸＦ１を除去する。
【０１０４】
次に、図８に示すように、半導体基板１Ｓの全面に、絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上に電荷蓄積膜ＥＣＦを形成する。そして、電荷蓄積膜ＥＣＦ上に絶縁膜ＩＦ２を形成し、この絶縁膜ＩＦ２上にポリシリコン膜ＰＦ２を形成する。
【０１０５】
例えば、絶縁膜ＩＦ１は酸化シリコン膜から形成されており、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるＩＳＳＧ酸化法を使用することができる。この絶縁膜ＩＦ１の膜厚は、４ｎｍ程度である。また、電荷蓄積膜ＥＣＦは、窒化シリコン膜から形成されており、例えば、ＣＶＤ法を使用して形成することができる。この電荷蓄積膜ＥＣＦの膜厚は、１０ｎｍ程度である。さらに、絶縁膜ＩＦ２は、酸化シリコン膜から形成されており、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるＨＴＯ法に代表される「高温ＣＶＤ法」が使用される。この絶縁膜ＩＦ２の膜厚は、５ｎｍ程度である。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。以上のようにして、緻密で絶縁耐性に優れた良質な膜質の積層絶縁膜（ＯＮＯ膜）を形成することができる。
【０１０６】
その後、ポリシリコン膜に対して、全面エッチバック法（異方性エッチング）を使用することにより、ポリシリコン膜を除去する、このとき、ポリシリコン膜の除去が異方性エッチングで実施されるため、図８に示すように、メモリ形成領域に形成されている積層構造体の両側の側壁にだけ、サイドウォール形成のポリシリコン膜ＰＦ２が残存する。
【０１０７】
続いて、図９に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域の積層構造体の片側に形成されているポリシリコン膜ＰＦ２を覆うとともに、周辺回路形成領域の全面を覆うように、レジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、マスクから露出する積層構造体の他方の片側に形成されているポリシリコン膜ＰＦ２を除去する。
【０１０８】
以上のようにして、図９に示すように、メモリ形成領域に形成されている積層構造体の片側の側壁に、積層絶縁膜（ＯＮＯ膜）を介して、サイドウォール形状のメモリゲート電極ＭＧを形成することができる。
【０１０９】
次に、図１０に示すように、メモリ形成領域においては、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ２をエッチングにより除去するとともに、周辺回形成領域においても、絶縁膜ＩＦ２をエッチングにより除去する。その後、メモリ形成領域においては、メモリゲート電極ＭＧから露出する電荷蓄積膜ＥＣＦをエッチングにより除去するとともに、周辺回路形成領域においても、電荷蓄積膜ＥＣＦをエッチングにより除去する。これにより、メモリ形成領域では、メモリゲート電極ＭＧから絶縁膜ＩＦ１が露出するととともに、周辺回路形成領域においても、絶縁膜ＩＦ１が露出する。ここでは、この絶縁膜ＩＦ１をエッチングで除去せずに残存させておく。
【０１１０】
続いて、図１１に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域をレジスト膜ＰＲ３で覆った後、イオン注入法を使用することにより、周辺回路形成領域に形成されているポリシリコン膜ＰＦ１に、リンなどのｎ型不純物を導入する。
【０１１１】
その後、メモリ形成領域を覆っているレジスト膜ＰＲ３を除去した後、窒素雰囲気中でアニールを実施する。そして、図１２に示すように、半導体基板１Ｓ上に酸化シリコン膜ＨＡＲＰ１を形成し、この酸化シリコン膜ＨＡＲＰ１上に窒化シリコン膜ＳＮＦ１を形成する。すなわち、本実施の形態１では、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１上と、露出する電荷蓄積膜ＥＣＦの端面と、露出する絶縁膜ＩＦ２の端面と、メモリゲート電極ＭＧ上とにわたって、保護絶縁膜となる酸化シリコン膜ＨＡＲＰ１を形成する。この酸化シリコン膜ＨＡＲＰ１は、例えば、「低温ＣＶＤ法」を使用することにより形成され、窒化シリコン膜ＳＮＦ１は、例えば、ＣＶＤ法を使用することにより形成される。
【０１１２】
次に、フォトリソグラフィ技術を使用することにより、パターニングしたレジスト膜を形成し、このパターニングしたレジスト膜をマスクにしたエッチングにより、周辺回路形成領域にゲート電極ＧＥを形成する。このとき、メモリ形成領域は、レジスト膜で覆われているため、エッチングの影響を受けることはない。
【０１１３】
続いて、図１３に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域を覆うレジスト膜ＰＲ４を形成した後、このレジスト膜ＰＲ４をマスクにしたイオン注入法により、周辺回路形成領域において、ゲート電極ＧＥに整合した浅い低濃度不純物拡散領域ＥＸ２を形成する。浅い低濃度不純物拡散領域ＥＸ２は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【０１１４】
次に、図１４に示すように、周辺回路形成領域に形成されているゲート電極ＧＥの両側の側壁にオフセットスペーサＯＳを形成した後、メモリ形成領域および周辺回路形成領域に形成されている窒化シリコン膜ＳＮＦ１を除去する。そして、窒素雰囲気中でアニールを実施する。
【０１１５】
その後、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域において、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【０１１６】
続いて、図１６に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成し、この酸化シリコン膜上に窒化シリコン膜を形成する。酸化シリコン膜や窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜および窒化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル形成領域においては、コントロールゲート電極ＣＧ（積層構造体）の側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。また、周辺回路形成領域においては、ゲート電極ＧＥの両側の側壁にサイドウォールＳＷが形成される。
【０１１７】
次に、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ１を形成する。深い高濃度不純物拡散領域ＮＲ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域ＳＲあるいはドレイン領域ＤＲが形成される。このようにソース領域ＳＲとドレイン領域ＤＲを浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域ＳＲおよびドレイン領域ＤＲをＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１１８】
一方、周辺回路形成領域においても、サイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ２を形成する。深い高濃度不純物拡散領域ＮＲ２は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ２と浅い低濃度不純物拡散領域ＥＸ２によって、高耐圧ＭＩＳＦＥＴのソース領域ＳＲ２あるいはドレイン領域ＤＲ２が形成される。このようにソース領域ＳＲ２とドレイン領域ＤＲ２を浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１１９】
続いて、図１８に示すように、半導体基板１Ｓ上に酸化シリコン膜ＨＡＲＰ２を形成し、この酸化シリコン膜ＨＡＲＰ２上に窒化シリコン膜ＳＮＦ２を形成する。この窒化シリコン膜ＳＮＦ２は、「Stress Memorization Technique膜（ＳＭＴ膜）」として機能する膜である。その後、フォトリソグラフィ技術を使用することにより、周辺回路形成領域をレジスト膜ＰＲ５で覆った後、メモリ形成領域に形成されている窒化シリコン膜ＳＮＦ２をエッチングで除去する。この際、窒化シリコン膜ＳＮＦ２の下層に形成されている酸化シリコン膜ＨＡＲＰ２は、エッチングストッパ膜として機能する。そして、レジスト膜ＰＲ５を除去した後、アニールを実施する。
【０１２０】
次に、図１９に示すように、周辺回路形成領域に形成されている窒化シリコン膜ＳＮＦ２をエッチングで除去した後、メモリ形成領域および周辺回路形成領域に形成されている酸化シリコン膜ＨＡＲＰ２をエッチングで除去する。
【０１２１】
その後、図２０に示すように、半導体基板１Ｓ上にニッケルプラチナ膜（ＮｉＰｔ膜）を形成した後、熱処理を施すことにより、メモリ形成領域においては、メモリゲート電極ＭＧを構成するポリシリコン膜とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜（ＮｉＰｔＳｉ膜）からなるシリサイド膜ＣＳを形成する。これにより、メモリゲート電極ＭＧは、ポリシリコン膜とシリサイド膜ＣＳの積層構造となる。同様に、深い高濃度不純物拡散領域ＮＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してシリサイド膜ＣＳが形成される。
【０１２２】
同様に、周辺回路形成領域においても、ゲート電極ＧＥを構成するポリシリコン膜の表面にニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。これにより、ゲート電極ＧＥはポリシリコン膜とシリサイド膜ＣＳから構成されることになる。また、深い高濃度不純物拡散領域ＮＲ２の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。
【０１２３】
なお、本実施の形態１では、ニッケルプラチナシリサイド膜を形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えて、コバルトシリサイド膜やニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成してもよい。
【０１２４】
以上のようにして、半導体基板１Ｓのメモリ形成領域に不揮発性メモリを構成するメモリセルを形成し、周辺回路形成領域に高耐圧ＭＩＳＦＥＴを形成することができる。
【０１２５】
次に、配線工程について説明する。図２１に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮＦ３を形成し、この窒化シリコン膜ＳＮＦ３上に酸化シリコン膜ＯＸＦ２を形成し、この酸化シリコン膜ＯＸＦ２上に酸化シリコン膜ＯＸＦ３を形成する。その後、コンタクト層間絶縁膜の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。そして、酸化シリコン膜ＯＸＦ３の一部をエッチバックした後、酸化シリコン膜ＯＸＦ３上に窒化シリコン膜ＳＮＦ４を形成する。これにより、窒化シリコン膜ＳＮＦ３と酸化シリコン膜ＯＸＦ２と酸化シリコン膜ＯＸＦ３と窒化シリコン膜ＳＮＦ４からなるコンタクト層間絶縁膜を形成することができる。
【０１２６】
続いて、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜にコンタクトホールＣＮＴを形成する。その後、コンタクトホールＣＮＴの底面および内壁を含むコンタクト層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１２７】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去する。そして、水素雰囲気中でアニールを実施することにより、プラグＰＬＧを形成することができる。
【０１２８】
次に、図４に示すように、プラグＰＬＧを形成したコンタクト層間絶縁膜上に、酸化シリコン膜ＯＸＦ４と酸化シリコン膜ＯＸＦ４上に形成されたＳｉＯＣ膜ＳＣＦ１からなる層間絶縁膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜に配線溝ＤＩＴ１を形成する。その後、配線溝ＤＩＴ１内を含む層間絶縁膜上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、配線溝ＤＩＴ１を形成した層間絶縁膜上に銅膜を形成する。その後、配線溝ＤＩＴ１の内部以外の層間絶縁膜上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜に形成された配線溝ＤＩＴ１内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１２９】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、層間絶縁膜およびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１３０】
＜実施の形態１における特徴＞
続いて、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、半導体装置の製造方法にある。具体的に、本実施の形態１における半導体装置の製造工程では、例えば、図９に示すように、メモリゲート電極ＭＧを形成した後、このメモリゲート電極ＭＧから露出する絶縁膜ＩＦ２をエッチングで除去し、その後、メモリゲート電極ＭＧから露出する電荷蓄積膜ＥＣＦを除去する。このとき、絶縁膜ＩＦ２の端面（横側面）は露出し、かつ、電荷蓄積膜ＥＣＦの端面（横側面）も露出することになる。そして、この工程を経ることにより、例えば、図１０に示すように、メモリゲート電極ＭＧから絶縁膜ＩＦ１が露出する。ここで、本実施の形態１における第１特徴点は、絶縁膜ＩＦ２の端面が露出した状態では、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１のエッチングを実施しない点にある。言い換えれば、本実施の形態１における第１特徴点は、絶縁膜ＩＦ２の端面を露出した状態では、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１のエッチングを実施せずに、絶縁膜ＩＦ１を残存させながら、その後の工程を実施する点にある。
【０１３１】
これにより、本実施の形態１における第１特徴点によれば、絶縁膜ＩＦ１のエッチングに起因して、絶縁膜ＩＦ２の端面にサイドエッチングが生じることを防止できる。この結果、本実施の形態１によれば、絶縁膜ＩＦ２の端面でのサイドエッチングに起因するメモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧の低下を抑制することができる。このことから、本実施の形態１における第１特徴点を含む半導体装置の製造方法によれば、信頼性の高い半導体装置を提供することができる。
【０１３２】
続いて、本実施の形態１における第２特徴点は、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ２をエッチングで除去する工程を実施した後に、少なくとも、絶縁膜ＩＦ２の露出した端面を覆う保護絶縁膜を形成する工程を有する点にある。
【０１３３】
これにより、本実施の形態１によれば、絶縁膜ＩＦ２の端面が保護絶縁膜で覆われているため、絶縁膜ＩＦ２の端面でのサイドエッチングを防止できる。この結果、本実施の形態１によれば、絶縁膜ＩＦ２の端面でのサイドエッチングに起因するメモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧の低下を抑制することができ、これによって、信頼性の高い半導体装置を提供することができる。
【０１３４】
本実施の形態１における第２特徴点の具体例としては、例えば、図１２に示すように、少なくとも、絶縁膜ＩＦ２の露出した端面を覆う保護絶縁膜として、酸化シリコン膜ＨＡＲＰ１を形成していることを挙げることができる。
【０１３５】
この場合、絶縁膜ＩＦ２の端面が酸化シリコン膜ＨＡＲＰ１で覆われているため、絶縁膜ＩＦ２の端面でのサイドエッチングを防止できることになる。
【０１３６】
以上のように、本実施の形態１における製造方法においては、絶縁膜ＩＦ２の端面が露出した状態では、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１のエッチングを実施しないという第１特徴点と、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ２をエッチングで除去する工程を実施した後に、少なくとも、絶縁膜ＩＦ２の露出した端面を覆う保護絶縁膜を形成するという第２特徴点を有している。そして、この製造方法上の第１特徴点と第２特徴点は、最終的な製品である半導体装置の構成に顕在化することになる。
【０１３７】
例えば、図１０に示すように、本実施の形態１における半導体装置の製造方法では、絶縁膜ＩＦ２の端面が露出した状態では、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１のエッチングを実施していないため、図１６に示すサイドウォールスペーサＳＷを形成する段階でも、サイドウォールスペーサＳＷの下層に絶縁膜ＩＦ１が残存することになる。この結果、本実施の形態１における半導体装置では、図４に示すように、絶縁膜ＩＦ１が、電荷蓄積膜ＥＣＦの下層からサイドウォールスペーサＳＷの下層にわたって延在していることになる。つまり、本実施の形態１における第１特徴点は、絶縁膜ＩＦ１が、電荷蓄積膜ＥＣＦの下層からサイドウォールスペーサＳＷの下層にわたって延在している構成として顕在化することになる。
【０１３８】
また、例えば、図１２に示すように、本実施の形態１における半導体装置の製造方法では、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ２をエッチングで除去する工程を実施した後に、少なくとも、絶縁膜ＩＦ２の露出した端面を覆う酸化シリコン膜ＨＡＲＰ１を形成している。このため、図１６に示すサイドウォールスペーサＳＷを形成した段階で、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間、および、サイドウォールスペーサＳＷと絶縁膜ＩＦ１との間に、酸化シリコン膜ＨＡＲＰ１が形成されることになる。すなわち、本実施の形態１における第２特徴点は、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間、および、サイドウォールスペーサＳＷと絶縁膜ＩＦ１との間に、酸化シリコン膜ＨＡＲＰ１が形成されている構成として顕在化することになる。
【０１３９】
さらには、本実施の形態１によれば、上述した第１特徴点と第２特徴点とによって、絶縁膜ＩＦ２の端面でのサイドエッチングが防止される。この結果、絶縁膜ＩＦ２の端面が後退することはなく、第１特徴点と第２特徴点によって、絶縁膜ＩＦ２の端面でのサイドエッチングが防止される結果は、絶縁膜ＩＦ２の一端面と電荷蓄積膜ＥＣＦの一端面とが、面一となる構成として顕在化することになる。
【０１４０】
（実施の形態２）
次に、本実施の形態２における技術的思想について説明する。以下では、まず、本実施の形態２で着目する改善の余地について説明し、その後、本実施の形態２における技術的思想について説明することにする。
【０１４１】
＜改善の余地＞
図２は、前記実施の形態１における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。図２において、素子分離領域ＳＴＩは、半導体基板内をＸ方向に延在している一方、メモリゲート電極ＭＧは、半導体基板上をＹ方向に延在している。したがって、素子分離領域ＳＴＩとメモリゲート電極ＭＧとは交差することになり、素子分離領域ＳＴＩのうち、メモリゲート電極ＭＧと交差する部分の領域を交差領域Ｒ１と呼び、この交差領域Ｒ１からソース領域ＳＲ側に突き出ている部分の領域を終端領域Ｒ２と呼ぶことにする。このとき、平面視において、端領域Ｒ２は、メモリゲート電極ＭＧと接するとともに、ソース領域ＳＲとも接することになる。
【０１４２】
ここで、半導体分野では、半導体チップをシュリンク（小型化）することが望まれているが、図２に示す平面レイアウト構成において、半導体装置の性能を引き出す最適化の観点から、隣り合う素子分離領域ＳＴＩの間の間隔は一定の間隔を確保する必要がある。このため、隣り合う素子分離領域ＳＴＩの間の間隔を確保しながら、半導体チップのシュリンクを進める場合、必然的に、図２に示す終端領域Ｒ２が小さくなることになる。
【０１４３】
通常、半導体チップのレイアウト設計では、素子分離領域ＳＴＩの平面形状は矩形形状として設計されているが、実際に素子分離領域ＳＴＩを形成する際には、フォトリソグラフィ技術（パターニング技術）が使用される。この場合、素子分離領域ＳＴＩの平面形状は、理想的な矩形形状とはならない。すなわち、図２に示すように、素子分離領域ＳＴＩの終端領域Ｒ２は、先細りのラウンド形状となる。そして、素子分離領域ＳＴＩの終端領域Ｒ２の形状が先細りのラウンド形状になる実際の半導体チップ（半導体装置）では、半導体チップの小型化を図る場合、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧が低下することを本発明者は見出した。具体的には、特に、図２に示すメモリゲート電極ＭＧと素子分離領域ＳＴＩとの交点である位置Ｐ１において、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧が低下することを本発明者は見出したのである。このように、素子分離領域ＳＴＩの終端領域Ｒ２の形状が先細りのラウンド形状になる実際の半導体装置において、半導体装置の小型化を進める場合、メモリゲート電極ＭＧとソース領域ＳＲとの絶縁耐圧を確保する観点から改善の余地が存在することになる。
【０１４４】
以下に、この改善の余地の詳細について説明する。図２３は、図２の位置Ｐ１の近傍領域を拡大して示す図である。図２３において、素子分離領域ＳＴＩは、交差領域Ｒ１と終端領域Ｒ２とを有し、交差領域Ｒ１から終端領域Ｒ２にわたってラウンド形状をしていることがわかる。特に、図２３では、交差領域Ｒ１において、メモリゲート電極ＭＧのコントロールゲート電極側の端辺のＹ方向の幅ＥＳ２は、メモリゲート電極ＭＧのソース領域ＳＲ側の端辺のＹ方向の幅ＥＳ１よりも大きくなっている。言い換えれば、メモリゲート電極ＭＧのソース領域ＳＲ側の端辺のＹ方向の幅ＥＳ１は、メモリゲート電極ＭＧのコントロールゲート電極側の端辺のＹ方向の幅ＥＳ２よりも小さくなっている。このことから、交差領域Ｒ１から終端領域Ｒ２にわたるラウンド形状は先細りの形状となっていることになる。本明細書では、この形状を「先細りラウンド形状」と呼ぶことにする。すなわち、「先細りラウンド形状」は、交差領域Ｒ１において、メモリゲート電極ＭＧのソース領域ＳＲ側の端辺のＹ方向の幅ＥＳ１が、メモリゲート電極ＭＧのコントロールゲート電極側の端辺のＹ方向の幅ＥＳ２よりも小さくなるラウンド形状として定義される。
【０１４５】
ここで、図２３に示す位置Ｐ１に着目する。図２４は、位置Ｐ１を通るＣ−Ｃ線で切断した模式的な断面図である。図２４に示すように、素子分離領域ＳＴＩとソース領域ＳＲ（アクティブ領域）との境界領域には、段差部が生じている。そして、位置Ｐ１において、メモリゲート電極ＭＧをエッチング加工する際、エッチング残渣ＥＬが形成されていることがわかる。この結果、エッチング残渣ＥＬの下層に積層絶縁膜（ＯＮＯ膜：絶縁膜ＩＦ１と電荷蓄積膜ＥＣＦと絶縁膜ＩＦ２）が残存することになる。この状態で、ソース領域ＳＲを形成するためのイオン注入を実施すると、エッチング残渣ＥＬにもイオンが注入され、これによって、エッチング残渣ＥＬの下層に積層絶縁膜がダメージを受ける。この結果、ダメージを受けた積層絶縁膜が介在することに起因して、メモリゲート電極ＭＧとソース領域ＳＲとの絶縁耐圧が低下するのである。つまり、メモリゲート電極ＭＧとソース領域ＳＲとの絶縁耐圧が低下する原因は、位置Ｐ１の近傍において、エッチング残渣ＥＬが形成されることにある。したがって、メモリゲート電極ＭＧとソース領域ＳＲとの絶縁耐圧の低下を抑制するためには、メモリゲート電極ＭＧをエッチング加工する際、位置Ｐ１の近傍において、エッチング残渣ＥＬが形成されなければ良いことになる。
【０１４６】
そこで、本発明者が、鋭意検討した結果、位置Ｐ１の近傍において、エッチング残渣ＥＬが形成される主要因は、終端領域Ｒ２の「先細りラウンド形状」にあることを見出した。詳細には、図２３に示すように、終端領域Ｒ２が「先細りラウンド形状」をしている場合、位置Ｐ１におけるメモリゲート電極ＭＧと素子分離領域ＳＴＩとの間の角度θ１が小さくなるため（鋭角）、位置Ｐ１において、ポリシリコン膜のエッチングが充分に機能せず、エッチング残渣ＥＬが形成されると考えられるのである。特に、位置Ｐ１の近傍では、段差部が生じており（第１要因）、かつ、この段差部において、メモリゲート電極ＭＧと素子分離領域ＳＴＩとの間の角度θ１が小さい（第２要因）こととの相乗要因によって、ポリシリコン膜のエッチングが充分に機能しにくくなると考えられる。
【０１４７】
以上のことを前提として、本実施の形態２では、メモリゲート電極ＭＧとソース領域ＳＲとの絶縁耐圧が低下する原因であるエッチング残渣が形成されにくくなる工夫を施している。以下に、この工夫を施した本実施の形態２における技術的思想について説明する。
【０１４８】
＜半導体装置のデバイス構造（実施の形態２の特徴）＞
図２５は、本実施の形態２における不揮発性メモリの平面レイアウト構成例を模式的に示す平面図である。図２５に示す平面レイアウト構成は、図２に示す前記実施の形態１における平面レイアウト構成とほぼ同様であり、異なる特徴点について説明する。
【０１４９】
図２５において、本実施の形態２における特徴点は、わかりやすく表現すると、素子分離領域ＳＴＩの形状が「ハンマーヘッド形状」をしている点にある。つまり、本実施の形態２における特徴点は、素子分離領域ＳＴＩの交差領域Ｒ１から終端領域Ｒ２にかけての形状が「幅広ラウンド形状」になっている点にある。
【０１５０】
この点について、図２６を参照しながら説明する。図２６は、図２５の一部領域を拡大した図である。図２６において、素子分離領域ＳＴＩは、交差領域Ｒ１と終端領域Ｒ２とを有し、交差領域Ｒ１から終端領域Ｒ２にわたってラウンド形状をしていることがわかる。特に、図２６では、交差領域Ｒ１において、メモリゲート電極ＭＧのコントロールゲート電極側の端辺のＹ方向の幅ＥＳ２は、メモリゲート電極ＭＧのソース領域ＳＲ側の端辺のＹ方向の幅ＥＳ１よりも小さくなっている。言い換えれば、メモリゲート電極ＭＧのソース領域ＳＲ側の端辺のＹ方向の幅ＥＳ１は、メモリゲート電極ＭＧのコントロールゲート電極側の端辺のＹ方向の幅ＥＳ２よりも大きくなっている。このことから、交差領域Ｒ１から終端領域Ｒ２にわたるラウンド形状は幅広形状となっていることになる。本明細書では、この形状を「幅広ラウンド形状」と呼ぶことにする。すなわち、「幅広ラウンド形状」は、交差領域Ｒ１において、メモリゲート電極ＭＧのソース領域ＳＲ側の端辺のＹ方向の幅ＥＳ１が、メモリゲート電極ＭＧのコントロールゲート電極側の端辺のＹ方向の幅ＥＳ２よりも大きくなるラウンド形状として定義される。さらに、詳細には、本実施の形態２における「幅広ラウンド形状」では、図２６に示すように、終端領域Ｒ２のＹ方向の幅のうち、最も長い幅Ｗ３が、幅ＥＳ１よりも大きくなっている。
【０１５１】
ここで、まず、実施の形態２においても、図２６に示す位置Ｐ１に着目する。この図２６に示す位置Ｐ１は、図２３に示す位置Ｐ１に対応した位置である。つまり、図２６に示す位置Ｐ１と図２３に示す位置Ｐ１とは同じ位置を示している。
【０１５２】
ただし、本実施の形態２では、位置Ｐ１が、メモリゲート電極ＭＧと素子分離領域ＳＴＩとの交点とはなっていない。すなわち、本実施の形態２では、素子分離領域ＳＴＩが「幅広ラウンド形状」となっていることに起因して、メモリゲート電極ＭＧと素子分離領域ＳＴＩとの交点は、位置Ｐ１ではなく、位置Ｐ３となる。
【０１５３】
なお、前記実施の形態１では、素子分離領域ＳＴＩが「先細りラウンド形状」をしている結果、メモリゲート電極ＭＧと素子分離領域ＳＴＩとの交点である位置Ｐ１と、素子分離領域ＳＴＩとソース領域ＳＲとの間に形成されている段差部の位置を示す位置Ｐ２とが一致している。これに対し、本実施の形態２では、素子分離領域ＳＴＩが「幅広ラウンド形状」をしている結果、図２６に示すように、メモリゲート電極ＭＧと素子分離領域ＳＴＩとの交点である位置Ｐ１と、素子分離領域ＳＴＩとソース領域ＳＲとの間に形成されている段差部の位置を示す位置Ｐ２とが離れることになる。一方、本実施の形態２では、メモリゲート電極ＭＧと素子分離領域ＳＴＩとの交点は、位置Ｐ１ではなく、位置Ｐ３となっており、この位置Ｐ３は、素子分離領域ＳＴＩとソース領域ＳＲとの間に形成されている段差部の位置を示す位置Ｐ２と一致することになる。
【０１５４】
次に、図２７は、図２６に示される位置Ｐ１および位置Ｐ２を通るＣ−Ｃ線で切断した模式的な断面図である。図２７に示すように、本実施の形態２における「幅広ラウンド形状」では、位置Ｐ１が、平坦な素子分離領域ＳＴＩ上に配置されており、素子分離領域ＳＴＩとソース領域ＳＲとの境界領域に形成される段差部に対応した位置Ｐ２とは離れることになる。この結果、位置Ｐ１においては、位置Ｐ１と位置Ｐ２とが一致することに起因するメモリゲート電極ＭＧのエッチング加工に対する段差部の影響（第１要因）が解消されることになる。このため、位置Ｐ１において、ポリシリコン膜のエッチングが充分に機能して、エッチング残渣が形成されることが抑制されることになる。
【０１５５】
さらには、たとえ、エッチング残渣が形成されたとしても、位置Ｐ１がイオン注入領域から離れているため、エッチング残渣の下部に形成される積層絶縁膜へのイオン注入によるダメージを抑制することができる。
【０１５６】
また、単純に、メモリゲート電極ＭＧとソース領域ＳＲとの間の距離（位置Ｐ１と位置Ｐ２との間の距離）が大きくなることによって、メモリゲート電極ＭＧとソース領域ＳＲとの間に流れるリーク電流が減る効果も大きくなる。この結果、メモリゲート電極ＭＧとソース領域ＳＲとの間の絶縁耐圧を向上することができる。
【０１５７】
このように、本実施の形態２では、素子分離領域ＳＴＩの終端領域Ｒ２の形状を「先細りラウンド形状」から「幅広ラウンド形状」に変更することにより、位置Ｐ１における第１要因が解消される結果、メモリゲート電極ＭＧの端辺にエッチング残渣が形成されることを効果的に抑制できる。
【０１５８】
続いて、図２８は、図２６に示される位置Ｐ３を通るＤ−Ｄ線で切断した模式的な断面図である。図２８に示すように、本実施の形態２における「幅広ラウンド形状」では、メモリゲート電極ＭＧと素子分離領域ＳＴＩとが交差する位置Ｐ３と、素子分離領域ＳＴＩとソース領域ＳＲとの境界領域に形成される段差部の位置Ｐ２とが一致することになる。
【０１５９】
ただし、図２６に示すように、本実施の形態２では、素子分離領域ＳＴＩが「幅広ラウンド形状」となっている。このことから、図２６に示すように、位置Ｐ３におけるメモリゲート電極ＭＧと素子分離領域ＳＴＩとの間の角度θ２が大きくなるため（鈍角）、位置Ｐ３において、ポリシリコン膜のエッチングが充分に機能して、エッチング残渣ＥＬが形成されにくくなるのである。つまり、定性的には、位置Ｐ３において、メモリゲート電極ＭＧと素子分離領域ＳＴＩとの間の角度θ２が大きくなるということは、それだけ、この領域内にエッチャントが入り込み易くなることを意味し、このことは、ポリシリコン膜のエッチングが充分に機能すると理解することができる。すなわち、本実施の形態２では、素子分離領域ＳＴＩの終端領域Ｒ２を「幅広ラウンド形状」とすることにより、たとえ、位置Ｐ３が段差部を示す位置Ｐ２と一致する場合であっても、メモリゲート電極ＭＧと素子分離領域ＳＴＩとの間の角度θ１が小さいという第２要因を解消できる結果、メモリゲート電極ＭＧの端辺にエッチング残渣が形成されることを効果的に抑制できるのである。
【０１６０】
以上のことから、本実施の形態２によれば、素子分離領域ＳＴＩの終端領域Ｒ２の形状を「先細りラウンド形状」から「幅広ラウンド形状」に変更することにより、位置Ｐ１では第１要因が解消され、かつ、位置Ｐ３では第２要因が解消される結果、メモリゲート電極ＭＧの端辺にエッチング残渣が形成されることを効果的に抑制できる。これにより、本実施の形態２によれば、メモリゲート電極ＭＧとソース領域ＳＲとの絶縁耐圧の低下を抑制することができ、これによって、半導体装置の信頼性を向上することができる。
【０１６１】
特に、本実施の形態２によれば、半導体装置の小型化によって、素子分離領域ＳＴＩの終端領域Ｒ２の形状が半導体装置の信頼性に大きな影響を与える場合であっても、終端領域Ｒ２の形状が「先細りラウンド形状」から「幅広ラウンド形状」に変更されている結果、半導体装置の小型化と半導体装置の信頼性向上とを両立できる。
【０１６２】
＜半導体装置の製造方法＞
次に、本実施の形態２における半導体装置の製造方法について、図面を参照しながら説明する。まず、図２９から図３２を使用して、平面的な観点から、本実施の形態２における半導体装置の製造方法について説明する。
【０１６３】
図２９に示すように、例えば、フォトリソグラフィ技術を含むＳＴＩ法により、半導体基板内をＸ方向に延在する複数の素子分離領域ＳＴＩを形成する。このとき、図２９に示すように、素子分離領域ＳＴＩは、終端領域が「幅広ラウンド形状」（「ハンマーヘッド形状」）となるように形成される。
【０１６４】
具体的には、半導体装置が製造された段階で、メモリゲート電極ＭＧのソース領域ＳＲ側の端辺のＹ方向の幅ＥＳ１が、メモリゲート電極ＭＧのコントロールゲート電極側の端辺のＹ方向の幅ＥＳ２よりも大きくなるような形状の素子分離領域ＳＴＩが形成される（図２６参照）。さらには、終端領域Ｒ２のＹ方向の幅のうち、最も長い幅Ｗ３が、幅ＥＳ１よりも大きくなるような形状の素子分離領域ＳＴＩが形成される（図２６参照）。
【０１６５】
ここで、このような形状の素子分離領域ＳＴＩは、例えば、素子分離領域ＳＴＩを形成するために使用されるマスクに光近接効果補正（ＯＰＣ：Optical Proximity Correction）を施すことにより形成することができる。
【０１６６】
この場合、半導体装置の平面レイアウト設計を変更することなく、実際に製造する際のマスクに光近接効果補正を取り入れる変更を加えればよいため、半導体装置の平面レイアウト設計を一から設計し直す必要がない。つまり、平面レイアウト設計は、半導体装置のサイズや性能を最適化する観点から行なわれているため、素子分離領域ＳＴＩの形状変更に伴って、平面レイアウト設計を変更すると、多大な労力が必要となる。
【０１６７】
この点に関し、本実施の形態２では、半導体装置の平面レイアウト設計を変更することなく、実際に製造する際のマスクに光近接効果補正を取り入れる変更を加えればよいため、多大な労力をかける必要はないのである。このことから、本実施の形態２における半導体装置の製造方法によれば、半導体装置の製造コストの上昇を抑制しながら、半導体装置の信頼性を向上することができる利点が得られる。
【０１６８】
次に、図３０に示すように、半導体基板上をＸ方向と直交するＹ方向に延在するコントロールゲート電極ＣＧを形成する。その後、図３１に示すように、コントロールゲート電極ＣＧと並行して、半導体基板上をＹ方向に延在するメモリゲート電極ＭＧを形成する。これにより、素子分離領域ＳＴＩは、平面視において、メモリゲート電極ＭＧと交差する交差領域Ｒ１と、平面視において、交差領域Ｒ１と接する終端領域Ｒ２とを有することになる。このとき、図３１に示すように、メモリゲート電極ＭＧの端辺と素子分離領域ＳＴＩの外形線とが交差する角度θ２が大きくなっているため（鈍角となっている）、ポリシリコン膜のエッチングが充分に機能して、メモリゲート電極ＭＧの端辺にエッチング残渣が形成されにくくなる。つまり、角度θ２が大きくなるということは、それだけ、この領域内にエッチャントが入り込み易くなることから、ポリシリコン膜のエッチングが充分に機能して、メモリゲート電極ＭＧの端辺にエッチング残渣が形成されにくくなる。その後、図３２に示すように、半導体基板の主面内に、イオン注入法を使用して導電型不純物を導入することにより、ドレイン領域ＤＲと、メモリゲート電極ＭＧと並行して半導体基板内をＹ方向に延在するソース領域ＳＲとを形成する。
【０１６９】
このとき、本実施の形態２では、メモリゲート電極ＭＧの端辺にエッチング残渣が形成されにくいことから、エッチング残渣で覆われた積層絶縁膜（ＯＮＯ膜）の存在確率も低い。このため、上述したイオン注入によって、エッチング残渣で覆われた積層絶縁膜（ＯＮＯ膜）がダメージを受けることに起因するメモリゲート電極ＭＧとソース領域ＳＲとの絶縁耐圧の低下を抑制することができる。この結果、本実施の形態２における半導体装置の製造方法によれば、半導体装置の信頼性を向上することができる。
【０１７０】
続いて、図３３から図３８を使用して、断面的な観点から、本実施の形態２における半導体装置の製造方法について説明する。図３３から図３８では、図２６のＣ−Ｃ線での断面図とＤ−Ｄ線での断面図とを並べて図示している。
【０１７１】
図３３に示すように、ボロン（ホウ素）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、例えば、ＳＴＩ法を使用することにより、半導体基板１Ｓに素子分離領域ＳＴＩを形成する。このとき、半導体基板１Ｓの表面と素子分離領域ＳＴＩの表面との間には段差部が形成され、この段差部の影響により、素子分離領域ＳＴＩの表面は、半導体基板１Ｓの表面に対して低くなる。その後、半導体基板１Ｓに導電型不純物を導入することにより、ｐ型ウェルＰＷＬを形成する。
【０１７２】
次に、図３４に示すように、半導体基板１Ｓの表面にゲート絶縁膜ＧＯＸを形成した後、ゲート絶縁膜ＧＯＸ上にポリシリコン膜を形成する。そして、ポリシリコン膜上に酸化シン膜ＯＸＦ１を形成し、この酸化シリコン膜ＯＸＦ１上にキャップ絶縁膜ＣＡＰを形成する。キャップ絶縁膜ＣＡＰは、例えば、窒化シリコン膜から形成することができる。
【０１７３】
その後、キャップ絶縁膜ＣＡＰ上にレジスト膜を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、キャップ絶縁膜ＣＡＰ、酸化シリコン膜ＯＸＦ１、ポリシリコン膜およびゲート絶縁膜ＧＯＸを順次、パターニングする。これにより、図３４に示すように、ゲート絶縁膜ＧＯＸとコントロールゲート電極ＣＧと酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとからなる積層構造体が形成される。
【０１７４】
続いて、図３５に示すように、積層構造体を覆う半導体基板１Ｓ上に絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上に電荷蓄積膜ＥＣＦを形成し、この電荷蓄積膜ＥＣＦ上に絶縁膜ＩＦ２を形成する。これにより、絶縁膜ＩＦ１と電荷蓄積膜ＥＣＦと絶縁膜ＩＦ２とからなる積層絶縁膜を形成することができる。その後、積層絶縁膜上にポリシリコン膜を形成し、このポリシリコン膜に対して、異方性エッチングを施すことにより、積層絶縁膜の側壁にサイドウォール形状のメモリゲート電極ＭＧを形成する。
【０１７５】
このとき、本実施の形態２では、素子分離領域ＳＴＩの終端領域が、「幅広ラウンド形状」から形成されているため、図３５に示すように、メモリゲート電極ＭＧの端辺にエッチング残渣が形成されにくくなっている。これにより、本実施の形態２によれば、エッチング残渣に起因する半導体装置の信頼性低下を抑制することができる。
【０１７６】
次に、図３６に示すように、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ２をエッチングで除去する。そして、メモリゲート電極ＭＧから露出する電荷蓄積膜ＥＣＦをエッチングで除去する。ただし、本実施の形態２においても、前記実施の形態１と同様に、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１に対してエッチング処理は施さず、絶縁膜ＩＦ１をそのまま残存させる。これにより、前記実施の形態１と同様の効果が得られる。
【０１７７】
続いて、図３７に示すように、半導体基板１Ｓ上に酸化シリコン膜ＨＡＲＰ１を形成した後、図３８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、低濃度不純物拡散領域ＥＸ１（ソース領域ＳＲの一部）を形成する。
【０１７８】
ここで、本実施の形態２では、メモリゲート電極ＭＧの端辺にエッチング残渣が形成されにくいことから、エッチング残渣で覆われた積層絶縁膜（ＯＮＯ膜）の存在確率も低い。このため、上述したイオン注入によって、エッチング残渣で覆われた積層絶縁膜（ＯＮＯ膜）がダメージを受けることに起因するメモリゲート電極ＭＧとソース領域ＳＲとの絶縁耐圧の低下を抑制することができる。この結果、本実施の形態２における半導体装置の製造方法によれば、半導体装置の信頼性を向上することができる。
【０１７９】
その後の工程は、本実施の形態２の特徴点とは直接関連せず、かつ、前記実施の形態１と同様の工程であるため、省略する。以上のようにして、本実施の形態２における半導体装置を製造することができる。
【０１８０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１８１】
前記実施の形態は、以下の形態を含む。
【０１８２】
（付記１）
半導体基板、
前記半導体基板内に互いに離間して形成されたドレイン領域およびソース領域、
前記半導体基板上に形成されたゲート絶縁膜、
前記ゲート絶縁膜上に形成されたコントロールゲート電極、
前記コントロールゲート電極の片側の側壁から前記半導体基板上にわたって形成された積層絶縁膜、
前記積層絶縁膜上に形成されたメモリゲート電極、
前記メモリゲート電極の片側の側壁に形成されたサイドウォールスペーサ、
を備え、
前記積層絶縁膜は、
第１絶縁膜、
前記第１絶縁膜上に形成された電荷蓄積膜、
前記電荷蓄積膜上に形成された第２絶縁膜、
を有し、
前記第１絶縁膜は、前記電荷蓄積膜の下層から前記サイドウォールスペーサの下層にわたって延在している、半導体装置。
【０１８３】
（付記２）
付記１に記載の半導体装置において、
前記メモリゲート電極と前記サイドウォールスペーサとの間、および、前記サイドウォールスペーサと前記第１絶縁膜との間には、保護絶縁膜が形成されている、半導体装置。
【０１８４】
（付記３）
付記１に記載の半導体装置において、
前記第２絶縁膜の一端面と前記電荷蓄積膜の一端面とは、面一である、半導体装置。
【０１８５】
（付記４）
付記１に記載の半導体装置において、
前記第１絶縁膜と前記第２絶縁膜とは、同種類の膜である、半導体装置。
【０１８６】
（付記５）
付記４に記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記第２絶縁膜は、酸化シリコン膜である、半導体装置。
【０１８７】
（付記６）
付記１に記載の半導体装置において、
前記メモリゲート電極は、サイドウォール形状をしている、半導体装置。
【符号の説明】
【０１８８】
ＥＳ１  幅
ＥＳ２  幅
ＭＧ  メモリゲート電極
Ｒ１  交差領域
ＳＲ  ソース領域
【図１】
0006297430.tif 000002
【図２】
0006297430.tif 000003
【図３】
0006297430.tif 000004
【図４】
0006297430.tif 000005
【図５】
0006297430.tif 000006
【図６】
0006297430.tif 000007
【図７】
0006297430.tif 000008
【図８】
0006297430.tif 000009
【図９】
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【図１０】
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【図１１】
0006297430.tif 000012
【図１２】
0006297430.tif 000013
【図１３】
0006297430.tif 000014
【図１４】
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【図１５】
0006297430.tif 000016
【図１６】
0006297430.tif 000017
【図１７】
0006297430.tif 000018
【図１８】
0006297430.tif 000019
【図１９】
0006297430.tif 000020
【図２０】
0006297430.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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