(57)【特許請求の範囲】
【請求項１】
モノリシック３次元メモリデバイスであって、
絶縁層および導電層を含むとともに、基板の上に配置された交互層のスタックと、
前記スタックを通って延在するメモリスタック構造であって、前記基板の上面に対して実質的に垂直に前記スタックを通って垂直に延在するメモリ膜および半導体ｐ−ｉ−ｎ接合構造を含むメモリスタック構造と、を含み、
前記半導体ｐ−ｉ−ｎ接合構造が、真性半導体部分と第１導電型のドーピングを有する下部ドープ半導体部分との間の下部接合部、および、前記真性半導体部分と第２導電型のドーピングを有する上部ドープ半導体部分との間の上部接合部を有し、
前記第１および第２導電型の一方がｐ型であり、前記第１および第２導電型の他方がｎ型であり、
前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、
前記真性半導体部分が第１多結晶半導体材料を含み、
前記上部ドープ半導体部分が第２多結晶半導体材料を含み、
前記下部ドープ半導体部分が単結晶半導体材料を含み、
前記下部ドープ半導体部分が、前記基板内の半導体材料の単結晶格子構造とエピタキシャル整列した状態にある、モノリシック３次元メモリデバイス。
【請求項２】
前記下部ドープ半導体部分の下に横たわり、前記下部ドープ半導体部分よりも低いドーパント濃度で前記第１導電型のドーピングを有するエピタキシャル材料部分をさらに含む、請求項１に記載のモノリシック３次元メモリデバイス。
【請求項３】
前記エピタキシャル材料部分が、前記基板内の半導体材料の単結晶格子構造とエピタキシャル整列した状態にあり、
前記基板が、前記エピタキシャル材料部分と接触し、前記エピタキシャル材料部分内のドーパント濃度よりも高いドーパント濃度で前記第１導電型のドーピングを有するドープ半導体ウェルを含み、
前記基板が、前記基板の上面の下に位置し、前記ドープ半導体ウェルと接触し、前記ドープ半導体ウェルの領域によって前記エピタキシャル材料部分から垂直方向に離間された第１導電型でドープされた半導体領域を含む、請求項２に記載のモノリシック３次元メモリデバイス。
【請求項４】
前記エピタキシャル材料部分を横方向に取り囲む誘電体スペーサをさらに含み、前記導電層の１つが前記誘電体スペーサを横方向に取り囲む、請求項２に記載のモノリシック３次元メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１５年５月８日に出願された米国特許出願第１４／７０７，４５９号に基づく利益を主張する。前述の出願の内容全体は参照により本明細書に組み込まれる。
【０００２】
本開示は概して半導体デバイスの分野に関し、詳細には垂直ＮＡＮＤストリングなどの３次元半導体デバイスおよびその作製方法に関する。
【背景技術】
【０００３】
１セルあたり１つのビットを有する３次元垂直ＮＡＮＤストリングは、Ｔ．Ｅｎｄｏｈらによる、“Ｎｏｖｅｌ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  Ａ  Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（Ｓ−ＳＧＴ）  Ｓｔｒｕｃｔｕｒｅｄ  Ｃｅｌｌ（スタック型周囲ゲートトランジスタ（Ｓ−ＳＧＴ）構造セルを備えた新規超高濃度メモリ）”と題された記事（ＩＥＤＭ議事録（２００１）３３−３６）に開示されている。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示の一態様によれば、絶縁層および導電層を含み、かつ基板の上に配置された交互層のスタックと、スタックを通って延在するメモリスタック構造であって、基板の上面に対して実質的に垂直にスタックを通って垂直方向に延在するメモリ膜および半導体ｐ−ｉ−ｎ接合構造を含むメモリスタック構造とを含むモノリシック３次元メモリデバイスが提供される。半導体ｐ−ｉ−ｎ接合構造は、真性半導体部分と、第１導電型のドーピングを有する下部ドープ半導体部分との間の下部接合部、および、真性半導体部分と、第２導電型のドーピングを有する上部ドープ半導体部分との間の上部接合部を有する。第１および第２導電型のうちの一方はｐ型であり、第１および第２導電型の他方はｎ型である。
【０００５】
本開示の別の態様によれば、不揮発性メモリデバイスを読み取る方法は、半導体ｐ−ｉ−ｎ接合構造と複数のゲート電極との間に配置された複数の電荷蓄積素子を含む不揮発性メモリデバイスを提供するステップと、半導体ｐ−ｉ−ｎ接合構造を通過する正孔電流を測定することによって複数の電荷蓄積素子内に記憶されたデータを読み取るステップとを含む。
【０００６】
本開示の別の態様によれば、メモリデバイスを作製する方法が提供される。第１材料層および第２材料層を含む交互層のスタックが基板の上に形成される。メモリ開口部が、交互層のスタックを貫いて基板の上面まで形成される。第１導電型のドーピングを有する下部ドープ半導体部分が、メモリ開口部の下側部分に形成される。メモリ膜がメモリ開口部の側壁上に形成される。真性半導体チャネル部分が、下部ドープ半導体部分およびメモリ膜上に形成される。第２導電型のドーピングを有する上部ドープ半導体部分が、真性半導体部分上に形成される。第１および第２導電型のうちの一方はｐ型であり、第１および第２導電型の他方はｎ型である。
【図面の簡単な説明】
【０００７】
【図１】本開示の第１実施形態による交互の複数の材料層を含むスタックおよびスタックを貫いて延在するメモリ開口部の形成後の例示的な構造の垂直断面図である。
【０００８】
【図２Ａ−２Ｈ】本開示の第１実施形態によるメモリスタック構造を形成するために用いられる様々な処理ステップ中の例示的な構造内のメモリ開口部の連続的な垂直断面図である。
【０００９】
【図３】本開示の第１実施形態によるメモリスタック構造の形成後の例示的な構造の垂直断面図である。
【００１０】
【図４】本開示の第１実施形態による段付きテラスおよびレトロステップ誘電材料部分の形成後の例示的な構造の垂直断面図である。
【００１１】
【図５Ａ】本開示の第１実施形態による裏側トレンチの形成後の例示的な構造の垂直断面図である。
【００１２】
【図５Ｂ】図５Ａの例示的な構造の部分透視平面図である。垂直面Ａ−Ａ’は図５Ａの垂直断面図の面である。
【００１３】
【図６】本開示の第１実施形態による裏側リセスの形成後の例示的な構造の垂直断面図である。
【００１４】
【図７】本開示の第１実施形態による裏側ブロッキング誘電体層の形成後の例示的な構造の垂直断面図である。
【００１５】
【図８】本開示の第１実施形態による導電層の形成後の例示的な構造の垂直断面図である。
【００１６】
【図９】本発明の第１実施形態による、裏側トレンチの内部から伝導性材料を除去し、裏側トレンチを誘電性充填材料で満たした後の例示的な構造の垂直断面図である。
【００１７】
【図１０】本開示の第１実施形態による、様々なコンタクトビアを形成した後の例示的な構造の垂直断面図である。
【００１８】
【図１１】本開示の第１実施形態による様々なコンタクトビア構造の形成後の例示的な構造の垂直断面図である。
【００１９】
【図１２Ａ】本開示の第１実施形態による例示的な構造の第１代替実施形態の垂直断面図である。
【００２０】
【図１２Ｂ】本開示の第２実施形態による例示的な構造の第２代替実施形態の垂直断面図である。
【００２１】
【図１３Ａ−１３Ｂ】図１３Ａは、デバイスの読み取り動作中に印加される例示的な電圧を示す例示的なデバイスの概略図である。図１３Ｂは、図１３Ａの例示的なデバイスの動作中の正孔の分布を示す概略図である。
【発明を実施するための形態】
【００２２】
上記したように、本開示は、垂直ＮＡＮＤストリングなどの３次元メモリ構造および他の３次元デバイス、ならびにその作製方法を対象とし、その様々な態様を以下に記載する。本開示の実施形態は、多レベルメモリ構造を含む様々な構造を形成するために使用可能であり、その非限定的な例には、複数のＮＡＮＤメモリストリングを含む３次元モノリシックメモリアレイデバイスなどの半導体デバイスが含まれる。図面は原寸に比例して描かれていない。素子の複製がないことが明示的に記載されていないか、他の方法で明確に示されていない限り、素子の単一の例が説明されている場合、素子の複数の例が複製されてもよい。「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」、および「第３（ｔｈｉｒｄ）」などの序数は、単に類似の素子を識別するために使用され、本開示の明細書および特許請求の範囲全体にわたって異なる序数を使用することができる。本明細書で使用される場合、第２素子の「上（ｏｎ）」に位置する第１素子は、第２素子の表面の外側または第２素子の内側に配置することができる。本明細書で使用される場合、第１素子の表面と第２素子の表面との間に物理的接触が存在する場合、第１素子は第２素子「の上に直接（ｄｉｒｅｃｔｌｙ  ｏｎ）」配置される。
【００２３】
本明細書で使用される場合、「層（ｌａｙｅｒ）」とは、実質的に均一な厚さを有する領域を含む材料部分を指す。層は、下または上に横たわる構造の全体にわたって広がっていてもよく、または、下または上に横たわる構造の範囲よりも小さい範囲を有していてもよい。さらに、層は、隣接構造の厚さよりも薄い厚さを有する均一または不均一な隣接構造の領域であってもよい。例えば、層は、隣接構造の上面と底面との間の、または上面および底面の水平面のいずれかの対の間に配置されてもよい。層は、水平方向に、垂直方向に、および／またはテーパ表面に沿って延在してもよい。基板は、層であってもよく、その中に１つまたは複数の層を含んでいてもよく、またはその上に、それより上に、および／またはそれより下に１つまたは複数の層を有してもよい。
【００２４】
モノリシック３次元メモリアレイは、介在する基板なしに複数のメモリレベルが例えば半導体ウェハなどの単一の基板の上に形成されるメモリアレイである。「モノリシック（ｍｏｎｏｌｉｔｈｉｃ）」という用語は、アレイの各レベルの層が、アレイのそれぞれの下に横たわるレベルの層の上に直接堆積されることを意味する。これとは対照的に、２次元アレイは、別々に形成され、次いで非モノリシックメモリデバイスを形成するために一緒にパッケージ化され得る。例えば、非モノリシック積層メモリは、“Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｓｔｒｕｃｔｕｒｅ  Ｍｅｍｏｒｙ”と題された米国特許第５，９１５，１６７号明細書に記載されているように、別々の基板上にメモリレベルを形成し、それらメモリレベルを垂直に積み重ねることによって構成されている。基板はボンディング前に薄くすることができる、またはメモリレベルから取り除くことができるが、メモリレベルは、最初は別々の基板の上に形成されるので、このようなメモリは真のモノリシックな３次元メモリアレイではない。本開示の様々な３次元メモリデバイスは、モノリシックな３次元ＮＡＮＤストリングメモリデバイスを含み、本明細書に記載の様々な実施形態を用いて製造することができる。
【００２５】
図１を参照すると、本開示の第１実施形態による例示的な構造が示されており、この実施形態は例えば垂直ＮＡＮＤメモリデバイスを含むデバイス構造を製造するために使用することができる。この例示的な構造は、半導体基板とすることができる基板を含む。基板は基板半導体層９を含む。基板半導体層９は半導体材料層であり、少なくとも１種類の元素半導体材料、少なくとも１種類のＩＩＩ−Ｖ化合物半導体材料、少なくとも１種類のＩＩ−ＶＩ化合物半導体材料、少なくとも１種類の有機半導体材料、または当技術分野で知られている他の半導体材料を含むことができる。基板は、例えば、基板半導体層９の最上表面であり得る主表面７を有することができる。主表面７は、半導体表面であり得る。一実施形態では、主表面７は単結晶半導体表面であり得る。
【００２６】
本明細書で使用する際、「半導体材料」は、１．０×１０−６Ｓ／ｃｍから１．０×１０５Ｓ／ｃｍの範囲の電気伝導率を有する材料を指し、電気ドーパントによる適切なドーピングの際に１．０Ｓ／ｃｍから１．０×１０５Ｓ／ｃｍの範囲内の電気抵抗率を有するドープ材料を生成することができる。本明細書で使用する際、「電気ドーパント」は、バンド構造内の価電子帯に正孔を加えるｐ型ドーパント、またはバンド構造内の伝導帯に電子を加えるｎ型ドーパントを指す。本明細書で使用する際、「伝導性材料」は、１．０×１０５Ｓ／ｃｍより大きい電気伝導率を有する材料を指す。本明細書で使用する際、「絶縁体材料」または「誘電体材料」は、１．０×１０−６Ｓ／ｃｍ未満の電気伝導率を有する材料を指す。電気伝導率が１．０×１０−６Ｓ／ｃｍから１．０×１０５Ｓ／ｃｍの範囲にある場合、材料は「半導体」である。電気伝導率のすべての測定は、標準的な条件で実行される。任意選択的に、少なくとも１つのドープされたウェル（明示的に示されない）を、基板半導体層９内に形成することができる。
【００２７】
周辺回路用の少なくとも１つの半導体デバイスを、基板半導体層９の一部の上に形成することができる。少なくとも１つの半導体デバイスは、例えば、電界効果トランジスタを含むことができる。例えば、少なくとも１つのシャロートレンチアイソレーション構造１２０は、基板半導体層９の複数の部分をエッチングし、その中に誘電体材料を堆積させることによって形成することができる。ゲート誘電体層、少なくとも１つのゲート導体層、およびゲートキャップ誘電体層は、基板半導体層９の上に形成することができ、その後、少なくとも１つのゲート構造（１５０、１５２、１５４、１５８）を形成するようにパターニングすることができる。そのそれぞれは、ゲート誘電体１５０と、少なくとも１つのゲート電極（１５２、１５４）と、ゲートキャップ誘電体とを含むことができる。ゲート電極（１５２、１５４）は、第１ゲート電極部分１５２と第２ゲート電極部分１５４との積層を含み得る。少なくとも１つのゲートスペーサ１５６は、コンフォーマルな誘電体層を堆積させ、異方性エッチングすることによって、少なくとも１つのゲート構造（１５０、１５２、１５４、１５８）の周囲に形成することができる。活性領域１３０は、例えば、マスキング構造として少なくとも１つのゲート構造（１５０、１５２、１５４、１５８）を利用しながら電気ドーパントを導入することによって、基板半導体層９の上側部分内に形成することができる。必要に応じて追加のマスクを使用してもよい。活性領域１３０は、電界効果トランジスタのソース領域およびドレイン領域を含むことができる。第１誘電体ライナ１６１および第２誘電体ライナ１６２を任意選択的に形成することができる。第１および第２誘電体ライナ（１６１、１６２）のそれぞれは、酸化シリコン層、窒化シリコン層、および／または誘電性金属酸化物層を含むことができる。説明に役立つ例では、第１誘電体ライナ１６１は酸化シリコン層であることができ、第２誘電体ライナ１６２は窒化シリコン層であることができる。周辺回路用の少なくとも１つの半導体デバイスは、メモリデバイスを続いて形成するためにドライバ回路を含むことができ、これは少なくとも１つのＮＡＮＤデバイスを含むことができる。
【００２８】
酸化シリコンなどの誘電体材料は、少なくとも１つの半導体デバイスを覆うように堆積させることができ、続いて平坦化誘電体層１７０を形成するために平坦化することができる。一実施形態において、平坦化誘電体層１７０の平坦化された上面は、誘電体ライナ（１６１、１６２）の上面と同一平面上にあることが可能である。続いて、平坦化誘電体層１７０および誘電体ライナ（１６１、１６２）は、基板半導体層９の上面を物理的に露出させるためにある領域から除去することができる。
【００２９】
例えば選択的エピタキシーによる単結晶半導体材料の堆積によって、上面７Ａを有する任意選択の半導体材料層１０を、基板半導体層９の上面７の上に形成することができる。堆積される半導体材料は、基板半導体層９の半導体材料と同じであってもよいし、異なっていてもよい。堆積される半導体材料は、上述したように半導体基板層９に使用できる任意の材料であってよい。半導体材料層１０の単結晶半導体材料は、基板半導体層９の単結晶構造とエピタキシャル整列することができる。平坦化誘電体層１７０の上面の上に位置する堆積された半導体材料の部分は、例えば、化学的機械的平坦化（ＣＭＰ）によって除去することができる。この場合、半導体材料層１０は、平坦化誘電体層１７０の上面と同一平面上にある上面を有することができる。
【００３０】
基板（９、１０）の上側部分にはドープ半導体ウェル１１１が形成されている。基板（９、１０）の上側部分に半導体物質層１０が存在する場合、ドープ半導体ウェル１１１は、半導体物質層１０の上側部分内に形成することができる。基板が半導体物質層を含まず、基板の最上表面が基板半導体層９の表面である場合、ドープ半導体ウェル１１１は、基板半導体層９の上側部分内に形成される。
【００３１】
ドープ半導体ウェル１１１は、第１導電型（例えば、ｐ型またはｎ型、好ましくはｐ型）の電気ドーパントの注入または拡散によって形成することができる。第１導電型は、基板（９、１０）の最も上の半導体層の導電型である。例えば、基板（９、１０）が半導体材料層１０を含む場合、半導体材料層１０およびドープ半導体ウェル１１１は、第１導電型のドーピングを有する。基板の最上層が基板半導体層９である場合（すなわち、基板が半導体材料層を含まない場合）、基板半導体層９およびドープ半導体ウェル１１１は、第１導電型のドーピングを有する。換言すると、ドープ半導体ウェル１１１は、基板（９、１０）内の最も上の半導体材料層のドーピングと同じ導電型の電気ドーパントの注入によって形成することができる。
【００３２】
ウェル１１１は、低濃度または高濃度ウェルであり得る。一実施形態では、ウェルは１．０×１０１８／ｃｍ３から２．０×１０２１／ｃｍ３の範囲の電気濃度を有する高濃度ドープウェルであり得るが、より低いおよびより高いドーパント濃度を採用することもできる。一実施形態では、ドープ半導体ウェル１１１内の第１導電型の電気ドーパントの濃度は、５．０×１０１９／ｃｍ３から２．０×１０２１／ｃｍ３の範囲であることができる。（半導体材料層１０または基板半導体層９であり得る）ドープ半導体ウェル１１１を埋め込む層中の第１導電型の電気ドーパントの濃度は、１．０×１０１５／ｃｍ３から１．０×１０１８／ｃｍ３の範囲であることができる。
【００３３】
任意選択的に、誘電体パッド層１２を、半導体材料層１０および平坦化誘電体層１７０の上に形成することができる。誘電体パッド層１２は、例えば、酸化シリコン層とすることができる。誘電体パッド層１２の厚さは、３ｎｍから３０ｎｍまでの範囲とすることができるが、より薄いおよびより厚い厚さが採用されてもよい。
【００３４】
誘電体キャップ層３１を任意選択的に形成することができる。誘電体キャップ層３１は、誘電体材料を含み、ゲート電極（２４、２６）の上面の上に直接形成することができる。誘電体キャップ層３１に用いることができる例示的な材料には、酸化シリコン、誘電性金属酸化物、および窒化シリコン（後に形成される第２材料層の材料が窒化シリコンでない場合）が含まれるが、これらに限定されない。誘電体キャップ層３１は、ゲート電極（２４、２６）を電気的に絶縁する。
【００３５】
交互になった複数の第１材料層（絶縁層３２とすることができる）と第２材料層（犠牲材料層４２とすることができる）のスタックが、基板の上面を覆って形成され、それは例えば、誘電体キャップ層３１の上面の上にあることができる。本明細書で使用される場合、「材料層」は、その全体にわたって材料を含む層を指す。本明細書で使用される場合、交互になった複数の第１要素および第２要素は、第１要素の例および第２要素の例が交互になる構造を指す。交互になった複数の終端要素ではない第１要素の各例は、両側で第２要素の２つの例と隣接し、交互になった複数の終端要素ではない第２要素の各例は、両端で第１要素の２つの例と隣接する。第１要素は、それらの間で同じ厚さを有してもよく、または異なる厚さを有してもよい。第２要素は、それらの間で同じ厚さを有してもよく、または異なる厚さを有してもよい。交互になった複数の第１材料層および第２材料層は、第１材料層の例で、または第２材料層の例で始まってもよく、第１材料層の例で、または第２材料の例で終わってもよい。一実施形態では、第１要素の例および第２要素の例は、交互になった複数の範囲内で周期性をもって繰り返される単位を形成し得る。
【００３６】
各第１材料層は第１材料を含み、各第２材料層は第１材料とは異なる第２材料を含む。一実施形態では、各第１材料層は絶縁層３２とすることができ、各第２材料層は犠牲材料層とすることができる。この場合、スタックは交互になった複数の絶縁層３２および犠牲材料層４２を含み、絶縁層３２および犠牲材料層４２を含む交互になった層の原型スタックを構成する。本明細書で使用する際、「原型」構造または「工程間」構造とは、その中の少なくとも１つの構成要素の形状または組成がその後修正される過渡的な構造を指す。
【００３７】
交互になった複数のスタックは、本明細書では、交互スタック（３２、４２）と呼ばれる。一実施形態において、交互スタック（３２、４２）は、第１材料から構成された絶縁層３２と、絶縁層３２の材料とは異なる第２材料から構成された犠牲材料層４２とを含むことができる。絶縁層３２の第１材料は、少なくとも１種類の絶縁材料とすることができる。このように、各絶縁層３２は絶縁材料層とすることができる。絶縁層３２に用いることができる絶縁材料には、酸化シリコン（ドープされたまたはドープされていないシリケートガラスを含む）、窒化シリコン、シリコン酸窒化物、有機シリケートガラス（ＯＳＧ）、スピンオン誘電体材料、高誘電率（ｈｉｇｈ−ｋ）誘電性酸化物として一般に知られている誘電性金属酸化物（例えば、酸化アルミニウム、酸化ハフニウム等）およびその珪酸塩、誘電性金属酸窒化物およびその珪酸塩、および有機絶縁材料を含むがそれらに限定されない。一実施形態では、絶縁層３２の第１材料は酸化シリコンであることができる。
【００３８】
犠牲材料層４２の第２材料は、絶縁層３２の第１材料に対して選択的に除去することができる犠牲材料である。本明細書で使用される場合、第１材料の除去は、除去プロセスが第２材料の除去速度の少なくとも２倍の速度で第１材料を除去する場合、第２材料に対して「選択的」である。第２材料の除去速度に対する第１材料の除去速度の比は、本明細書では、第２材料に対する第１材料の除去プロセスの「選択率」と呼ばれる。
【００３９】
犠牲材料層４２は、絶縁材料、半導体材料、または伝導性材料を含み得る。犠牲材料層４２の第２材料は、例えば垂直ＮＡＮＤデバイスの制御ゲート電極として機能することができる電気伝導性電極と後で置き換えることができる。第２材料の非限定的な例には、窒化シリコン、非晶質半導体材料（非晶質シリコンなど）、および多結晶半導体材料（ポリシリコンなど）が含まれる。一実施形態では、犠牲材料層４２は、窒化シリコンまたはシリコンおよびゲルマニウムの少なくとも一方を含む半導体材料を含むスペーサ材料層とすることができる。
【００４０】
一実施形態では、絶縁層３２は酸化シリコンを含むことができ、犠牲材料層は窒化シリコン犠牲材料層を含むことができる。絶縁層３２の第１材料は、例えば、化学蒸着（ＣＶＤ）によって堆積させることができる。例えば、絶縁層３２として酸化シリコンを用いる場合、ＣＶＤ法の前駆体材料としてオルトケイ酸テトラエチル（ＴＥＯＳ）を用いることができる。犠牲材料層４２の第２材料は形成することができる、例えば、ＣＶＤまたは原子層堆積（ＡＬＤ）。
【００４１】
犠牲材料層４２は、犠牲材料層４２の置換によって後で形成される伝導性材料部分が、その後に形成されるモノリシック３次元ＮＡＮＤストリングメモリの制御ゲート電極など、電気伝導性電極として機能できるように、適切にパターニングすることができる。犠牲材料層４２は、基板の主表面７と実質的に平行に延在する帯状部分を含み得る。
【００４２】
絶縁層３２および犠牲材料層４２の厚さは、２０ｎｍから５０ｎｍの範囲であり得るが、各絶縁層３２および各犠牲材料層４２について、より薄い厚さおよびより厚い厚さを採用することができる。絶縁層３２および犠牲材料層（例えば、制御ゲート電極または犠牲材料層）４２の対の繰り返し回数は、２〜１０２４、典型的には８〜２５６の範囲であり得るが、より多くの繰返し回数を採用することもできる。スタック内の上部および底部ゲート電極は、選択ゲート電極として機能し得る。一実施形態では、交互スタック（３２、４２）内の各犠牲材料層４２は、それぞれの犠牲材料層４２内で実質的に不変である均一な厚さを有することができる。
【００４３】
任意選択的に、絶縁キャップ層７０は、交互スタック（３２、４２）を覆うように形成することができる。絶縁キャップ層７０は、犠牲材料層４２の材料とは異なる誘電材料を含む。一実施形態では、絶縁キャップ層７０は、上述した絶縁層３２に用いることができる誘電材料を含むことができる。絶縁キャップ層７０は、絶縁層３２のそれぞれよりも厚い厚さを有することができる。絶縁キャップ層７０は、例えば、化学蒸着によって堆積させることができる。一実施形態では、絶縁キャップ層７０は酸化シリコン層であってもよい。
【００４４】
続いて、少なくともフォトレジスト層を含むリソグラフィ材料スタック（図示せず）を、絶縁キャップ層７０および交互スタック（３２、４２）の上に形成することができ、およびその中に開口部を形成するためにリソグラフ的にパターニングすることができる。リソグラフィ材料スタック内のパターンは、パターニングされたリソグラフィ材料スタックをエッチングマスクとして使用する少なくとも１つの異方性エッチングによって、絶縁キャップ層７０を介して、および交互スタック（３２、４２）の全体を介して、転写することができる。パターニングされたリソグラフィ材料スタック内の開口部の下に横たわる交互スタック（３２、４２）の部分は、メモリ開口部４９を形成するためにエッチングされる。換言すると、交互スタック（３２、４２）を貫く、パターニングされたリソグラフィ材料スタック内のパターンの転写は、交互スタック（３２、４２）を貫いて延在するメモリ開口部４９を形成する。交互スタック（３２、４２）の材料をエッチングするために用いられる異方性エッチングプロセスの化学反応は、交互スタック（３２、４２）における第１および第２材料のエッチングを最適化するために交互に起こることができる。異方性エッチングは、例えば、一連の反応性イオンエッチングであることができる。任意選択的に、誘電体キャップ層３１は、交互スタック（３２、４２）と基板との間のエッチング停止層として使用してもよい。メモリ開口部４９の側壁は、実質的に垂直であってもよく、またはテーパ状であってもよい。パターニングされたリソグラフィ材料スタックは、例えば、アッシングによって除去することができる。
【００４５】
メモリ開口部４９は、誘電体キャップ層３１および誘電体パッド層１２を貫いて形成され、それにより、メモリ開口部４９は、下部選択ゲート電極（２４、２６）の間で交互スタック（３２、４２）の上面から基板内の半導体材料層１０の上面まで形成される。一実施形態では、半導体材料層１０の上面が各メモリ開口部４９の底部に物理的に露出した後で、半導体材料層１０へのオーバーエッチングが任意選択的に実行されてもよい。オーバーエッチングは、リソグラフィ材料スタックの除去の前にまたは後で実行されてもよい。換言すると、半導体材料層１０のリセス表面が、リセス部深さによって半導体材料層１０の暴露された上面から垂直にオフセットされてもよい。リセス部深さは、例えば、１ｎｍから５０ｎｍの範囲とすることができるが、より小さいおよびより大きいリセス部深さが採用されてもよい。オーバーエッチングは任意選択であり、省略されてもよい。オーバーエッチングが行われない場合、各メモリ開口部４９の底面は、半導体材料層１０の最上表面と同一平面上にあり得る。メモリ開口部４９のそれぞれは、基板の最上表面に対して実質的に垂直に延びる側壁（または複数の側壁）を含むことができる。メモリ開口部４９のアレイが形成される領域は、本明細書においてデバイス領域と呼ばれる。基板半導体層９および半導体材料層１０は、半導体基板であることができる基板（９、１０）を集合的に構成する。あるいは、半導体材料層１０は省略されてもよく、メモリ開口部４９は半導体材料層１０の上面まで延在することができる。
【００４６】
本開示の様々な実施形態を用いてメモリ開口部のそれぞれの中にメモリスタック構造を形成することができる。図２Ａ〜２Ｈは、本開示の第１実施形態による例示的なメモリスタック構造を形成する間の例示的な構造内のメモリ開口部の連続的な垂直断面図を示す。例示的なメモリスタック構造の形成は、図１に示す例示的な構造中のメモリ開口部４９のそれぞれの中で実行することができる。
【００４７】
図２Ａを参照すると、図１の例示的な構造中のメモリ開口部４９が示されている。メモリ開口部４９は、絶縁キャップ層７０、交互スタック（３２、４２）、誘電体キャップ層３１、誘電体パッド層１２を貫いて延在し、任意選択的には半導体材料層１０の上側部分の中に延在する。半導体材料層１０の上面に対する各メモリ開口部の底面のリセス部深さは、０ｎｍ〜３０ｎｍの範囲内にあることができるが、より深いリセス部深さを採用することもできる。任意選択的に、犠牲材料層４２は、例えば等方性エッチングによって横方向リセス部（図示せず）を形成するように横方向に部分的に凹ませることができる。
【００４８】
図２Ｂを参照すると、エピタキシャルペデスタル１１を、例えば、選択エピタキシーによって、各メモリ開口部４９の底部に形成することができる。エピタキシャルペデスタル１１は、選択的エピタキシャル堆積プロセスを用いて基板（９、１０、１１１）の物理的に露出された表面上に単結晶半導体材料を堆積することによって、メモリ開口部４９の底に形成される。基板（９、１０、１１１）の物理的に露出された表面は、ドープ半導体ウェル１１１１の凹んだ上面および側壁を含むことができる。エピタキシャルペデスタル１１は、ドープ半導体ウェル１１１の単結晶半導体材料とエピタキシャル整列する単結晶半導体材料を含む。一実施形態では、エピタキシャルペデスタル１１は、ドープ半導体ウェル１１１と同じ導電型の電気ドーパントでドープすることができる。一実施形態では、ドープ半導体ウェル１１１は、第１ドーパント濃度で第１導電型のドーピングを有することができ、エピタキシャルペデスタル１１は、ドープ半導体ウェル１１１の上に直接形成することができ、第１ドーパント濃度よりも低い第２ドーパント濃度で第１導電型のドーピングを有する。一実施形態では、エピタキシャルペデスタル１１は、１．０×１０１５／ｃｍ３から１．０×１０１８／ｃｍ３の範囲の第１導電型の電気ドーパントの濃度を有する一方で、軽くドープされてもよい（例えば、ｐ−ドープされてもよい）。
【００４９】
一実施形態では、各エピタキシャルペデスタル１１の上面は、犠牲材料層４２の上面を含む水平面より上に形成することができる。この場合、エピタキシャルペデスタル１１の上面を含む水平面より下に位置する各犠牲材料層４２をそれぞれの伝導性材料層で置き換えることによって、少なくとも１つのソース選択ゲート電極を後で形成することができる。
【００５０】
第１導電型の電気ドーパントをエピタキシャルペデスタル１１の上部領域にドープ（例えば、注入または拡散）することができる。エピタキシャルペデスタル１１の注入された領域は、本明細書において下部ドープ半導体部分１７と呼ばれる。エピタキシャルペデスタル１１は、堆積された単結晶半導体材料を含む。このようにして、エピタキシャルペデスタル１１の一部は、第１導電型の電気ドーパントを、堆積した単結晶半導体材料の上側部分に注入することによって、下部ドープ半導体部分１７に転換される。エピタキシャル部分１１の残りの部分は、第１導電型のドーピングを有する下部ドープ半導体部分１７よりも低いドーパント濃度で第１導電型のドーピングを有する。下部ドープ半導体部分１７は、高濃度にドープされてもよく（例えば、ｐ＋ドープされてもよく）、下部ドープ半導体部分１７の第１導電型の電気ドーパントの濃度は、１．０×１０１５／ｃｍ３〜１．０×１０１８／ｃｍ３の範囲であることができる。
【００５１】
イオン注入のエネルギーは、下部ドープ半導体部分１７の上面および底面が絶縁体層３２の上面を含む第１水平面と絶縁体層３２の底面を含む第２水平面との間に位置するように選択することができる。このようにして、下部ドープ半導体部分１７は、メモリ開口部４９の下側部分に形成される。下部ドープ半導体部分１７を形成する間、第１導電型の電気ドーパントはエピタキシャルペデスタル１１の下側部分に注入されないので、下部ドープ半導体部分１７に変換されないエピタキシャルペデスタル１１の下側部分は、軽くドープされたままであり、下部ドープ半導体部分１７の形成後、下部ドープ半導体部分１７よりも低いドーパント濃度で第１導電型のドーピングを有する。
【００５２】
図２Ｃを参照すると、少なくとも１つのブロッキング誘電体層（５０１Ｌ、５０３Ｌ）と、メモリ材料層５０４Ｌと、トンネル誘電体層５０６Ｌと、任意選択の第１半導体チャネル層６０１Ｌとを含む一連の層を、メモリ開口部４９内に連続的に堆積することができる。少なくとも１つのブロッキング誘電体層（５０１Ｌ、５０３Ｌ）は、例えば、第１ブロッキング誘電体層５０１Ｌおよび第２ブロッキング誘電体層５０３Ｌを含むことができる。
【００５３】
第１ブロッキング誘電体層５０１Ｌは、コンフォーマル堆積法（ｃｏｎｆｏｒｍａｌ  ｄｅｐｏｓｉｔｉｏｎ  ｍｅｔｈｏｄ）によって、各メモリ開口部４９の側壁上に堆積させることができる。第１ブロッキング誘電体層５０１Ｌは、誘電性金属酸化物であり得る誘電体材料を含む。本明細書で使用する場合、誘電性金属酸化物は、少なくとも１種類の金属元素と少なくとも酸素とを含む誘電体材料を指す。誘電性金属酸化物は、少なくとも１種類の金属元素と酸素とから本質的になり得るか、または少なくとも１種類の金属元素と、酸素と、窒素などの少なくとも１種類の非金属元素とから本質的になり得る。一実施形態では、第１ブロッキング誘電体層５０１Ｌは、７．９より大きい誘電率を有する誘電性金属酸化物を含むことができる、すなわち、窒化シリコンの誘電率より高い誘電率を有する。
【００５４】
誘電性金属酸化物の非限定的な例は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、これらのケイ酸塩、これらの窒素ドープ化合物、これらの合金、およびこれらのスタックを含む。第１ブロッキング誘電体層５０１Ｌは、例えば、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、パルスレーザ堆積（ＰＬＤ）、液体源ミスト化化学堆積（ｌｉｑｕｉｄ  ｓｏｕｒｃｅ  ｍｉｓｔｅｄ  ｃｈｅｍｉｃａｌ  ｄｅｐｏｓｉｔｉｏｎ）、またはそれらの組み合わせによって堆積させることができる。第１ブロッキング誘電体層５０１Ｌの厚さは、１ｎｍから２０ｎｍの範囲内であることができるが、より薄い厚さおよびより厚い厚さを採用することもできる。第１ブロッキング誘電体層５０１Ｌは、その後、蓄積された電荷の制御ゲート電極への漏れを防止する誘電体材料部分として機能することができる。一実施形態では、第１ブロッキング誘電体層５０１Ｌは、酸化アルミニウムを含む。
【００５５】
第２ブロッキング誘電体層５０３Ｌは、第１ブロッキング誘電体層５０１Ｌ上に形成することができる。第２ブロッキング誘電体層５０３Ｌは、第１ブロッキング誘電体層５０１Ｌの誘電体材料とは異なる誘電体材料を含むことができる。一実施形態では、第２ブロッキング誘電体層５０３Ｌは、酸化シリコン、第１ブロッキング誘電体層５０１Ｌとは異なる組成を有する誘電性金属酸化物、酸窒化シリコン、窒化シリコン、またはそれらの組み合わせを含むことができる。一実施形態では、第２ブロッキング誘電体層５０３Ｌは、酸化シリコンを含むことができる。第２ブロッキング誘電体層５０３Ｌは、低圧化学蒸着、原子層堆積、またはそれらの組み合わせなどのコンフォーマル堆積法によって形成することができる。第２ブロッキング誘電体層５０３Ｌの厚さは、１ｎｍから２０ｎｍの範囲内であることができるが、より薄いおよびより厚い厚さを採用することもできる。あるいは、第１ブロッキング誘電体層５０１Ｌおよび／または第２ブロッキング誘電体層５０３Ｌは省略することができ、ブロッキング誘電体層は、続いて形成されるメモリ膜の表面上に裏側リセス部を形成した後に形成することができる。
【００５６】
続いて、メモリ材料層５０４Ｌ、トンネル誘電体層５０６Ｌおよび任意選択の第１半導体チャネル層６０１Ｌを順に形成することができる。一実施形態では、メモリ材料層５０４Ｌは、例えば窒化シリコンであり得る誘電体電荷トラップ材料を含む電荷トラップ材料とすることができる。あるいは、メモリ材料層５０４Ｌは、例えば、犠牲材料層４２内に横方向リセス部内に形成されることによって、複数の電気的に絶縁された部分（例えば、フローティングゲート）にパターニングされる、ドープされたポリシリコンまたは金属材料などの伝導性材料を含むことができる。一実施形態では、メモリ材料層５０４Ｌは窒化シリコン層を含む。
【００５７】
メモリ材料層５０４Ｌは、均質な組成の単一のメモリ材料層として形成することができる、または複数のメモリ材料層のスタックを含むことができる。複数のメモリ材料層は、使用される場合には、伝導性材料（例えば、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、およびそれらの合金などの金属、またはタングステンシリサイド、モリブデンシリサイド、タンタルシリサイド、チタンシリサイド、ニッケルシリサイド、コバルトシリサイド、またはそれらの組み合わせなどの金属シリサイド）および／または半導体材料（例えば、少なくとも１種類の元素半導体元素または少なくとも１種類の化合物半導体材料を含む多結晶または非晶質半導体材料）を含む複数の離間したフローティングゲート材料層を含むことができる。あるいはまたはそれに加えて、メモリ材料層５０４Ｌは、１つまたは複数の窒化シリコンセグメントなどの絶縁電荷トラップ材料を含み得る。あるいは、メモリ材料層５０４Ｌは、例えばルテニウムナノ粒子であり得る金属ナノ粒子などの伝導性ナノ粒子を含み得る。メモリ材料層５０４Ｌは、その中に電荷を蓄積するために、例えば、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、またはいずれかの適切な堆積技術によって形成することができる。メモリ材料層５０４Ｌの厚さは、２ｎｍから２０ｎｍの範囲であり得るが、より薄いおよびより厚い厚さを採用することもできる。
【００５８】
トンネル誘電体層５０６Ｌは、適切な電気バイアス条件の下で電荷トンネリングを行うことができる誘電体材料を含む。電荷トンネリングは、形成されるモノリシック３次元ＮＡＮＤストリングメモリデバイスの動作モードに応じて、ホットキャリア注入によって、またはファウラーノルドハイムトンネリング誘起電荷転送によって実行することができる。トンネル誘電体層５０６Ｌは、酸化シリコン、窒化シリコン、酸窒化シリコン、誘電性金属酸化物（酸化アルミニウムおよび酸化ハフニウムなど）、誘電性金属オキシナイトライド、誘電性金属ケイ酸塩、それらの合金および／またはそれらの組合せを含むことができる。一実施形態では、トンネル誘電体層５０６Ｌは、第１酸化シリコン層、酸窒化シリコン層、および第２酸化シリコン層のスタックを含むことができ、それは一般にＯＮＯスタックとして知られている。一実施形態では、トンネル誘電体層５０６Ｌは、炭素を実質的に含まない酸化シリコン層または炭素を実質的に含まない酸窒化シリコン層を含むことができる。トンネル誘電体層５０６Ｌの厚さは、２ｎｍから２０ｎｍの範囲であり得るが、より薄いおよびより厚い厚さを採用することもできる。
【００５９】
任意選択の第１半導体チャネル層６０１Ｌは、真性半導体材料を含み、形成されることができる。本明細書で使用される場合、「真性」半導体材料とは、いかなる電気ドーパント原子も含まない半導体材料を指す、または１．０×１０１５／ｃｍ３未満の原子濃度の電気ドーパント原子を含む半導体材料を指す。したがって、第１半導体チャネル層６０１Ｌは、電気ドーパントを含まない場合があり、１．０×１０１５／ｃｍ３未満のドーパント濃度で第１の導電型（例えばｐ型）の電気ドーパントを含む場合がある。
【００６０】
第１半導体チャネル層６０１Ｌは、少なくとも１種類の元素半導体材料、少なくとも１種類のＩＩＩ−Ｖ族化合物半導体材料、少なくとも１種類のＩＩ−ＶＩ族化合物半導体材料、少なくとも１種類の有機半導体材料、または当該技術分野で知られている他の半導体材料を含むことができる。一実施形態では、第１半導体チャネル層６０１Ｌは、非晶質シリコンまたはポリシリコンを含む。第１半導体チャネル層６０１Ｌは、低圧化学蒸着（ＬＰＣＶＤ）などのコンフォーマル堆積法によって形成することができる。第１半導体チャネル層６０１Ｌの厚さは、２ｎｍから１０ｎｍまでの範囲であり得るが、より薄いおよびより厚い厚さを採用することもできる。キャビティ４９’が、堆積された材料層（５０１Ｌ、５０３Ｌ、５０４Ｌ、５０６ｌ、６０１Ｌ）で満たされていない各メモリ開口部４９の容積内に形成される。
【００６１】
図２Ｄを参照すると、任意選択の第１半導体チャネル層６０１Ｌ、トンネル誘電体層５０６Ｌ、メモリ材料層５０４Ｌ、少なくとも１つのブロッキング誘電体層（５０１Ｌ、５０３Ｌ）は、少なくとも１つの異方性エッチングプロセスを用いて、順に異方性エッチングされる。絶縁キャップ層７０の上面より上に位置する第１半導体チャネル層６０１Ｌ、トンネル誘電体層５０６Ｌ、メモリ材料層５０４Ｌ、および少なくとも１つのブロッキング誘電体層（５０１Ｌ、５０３Ｌ）の部分は、少なくとも１つの異方性エッチングプロセスによって除去することができる。さらに、各キャビティ４９’の底部の第１半導体チャネル層６０１Ｌ、トンネル誘電体層５０６Ｌ、メモリ材料層５０４Ｌおよび少なくとも１つのブロッキング誘電体層（５０１Ｌ、５０３Ｌ）の水平部分は、その残りの部分に開口部を形成するために除去することができる。第１半導体チャネル層６０１Ｌ、トンネル誘電体層５０６Ｌ、メモリ材料層５０４Ｌおよび少なくとも１つのブロッキング誘電体層（５０１Ｌ、５０３Ｌ）のそれぞれは、異方性エッチングプロセスによってエッチングすることができる。
【００６２】
第１半導体チャネル層６０１Ｌの各残りの部分は、第１半導体チャネル部分６０１を構成する。トンネル誘電体層５０６Ｌの各残りの部分は、トンネル誘電体５０６を構成する。メモリ材料層５０４Ｌの各残りの部分は、本明細書において電荷蓄積素子５０４と呼ばれる。一実施形態では、電荷蓄積素子５０４は連続層であってもよい、すなわち、電荷蓄積層であってもよい。本明細書中、第２ブロッキング誘電体層５０３Ｌの各残りの部分は第２ブロッキング誘電体５０３と呼ばれる。本明細書中、第１ブロッキング誘電体層５０１Ｌの各残りの部分は第１ブロッキング誘電体５０１と呼ばれる。エピタキシャルペデスタル１１の表面は、第１半導体チャネル部分６０１、トンネル誘電体５０６、電荷蓄積素子５０４、および少なくとも１つのブロッキング誘電体（５０１、５０３）を貫く開口部の下で物理的に露出され得る。任意選択的に、エピタキシャルペデスタル１１の物理的に露出された部分は、垂直方向に凹んでいてもよい。トンネル誘電体５０６が、電荷蓄積素子５０４内に埋め込まれる。電荷蓄積素子５０４は、電荷トラップ材料またはフローティングゲート材料を含むことができる。
【００６３】
トンネル誘電体５０６、電荷蓄積素子５０４、第２ブロッキング誘電体５０３、および第１ブロッキング誘電体５０１の組は集合的にメモリ膜５０を構成する。一実施形態では、第１半導体チャネル部分６０１、トンネル誘電体５０６、電荷蓄積素子５０４、第２ブロッキング誘電体５０３、および第１ブロッキング誘電体５０１は、垂直方向に一致する側壁を有することができる。本明細書で使用される場合、第１表面と第２表面の両方を含む垂直面が存在する場合、第１表面は第２表面と「垂直方向に一致」する。このような垂直面は、水平曲率を有していても有していなくてもよいが、垂直方向に沿っていかなる曲率も含まない、すなわち、真っ直ぐ上下に延びている。
【００６４】
図２Ｅを参照すると、基板（９、１０）を覆うように、かつ第１半導体チャネル部分６０１の上に直接的に、下部ドープ半導体部分１７の半導体表面の上に第２半導体チャネル層６０２Ｌを堆積させることができる。第２半導体チャネル層６０２Ｌは真性半導体材料を含む、すなわち、電気ドーパントを含まないか、または１．０×１０１５／ｃｍ３以下の原子濃度の電気ドーパントを含む半導体材料を含む。第２半導体チャネル層６０２Ｌの真性半導体材料は、第１半導体チャネル層６０１Ｌに用いることができる真性半導体材料のいずれかとすることができる。
【００６５】
第２半導体チャネル層６０２Ｌは、低圧化学蒸着（ＬＰＣＶＤ）などのコンフォーマル堆積法によって形成することができる。第２半導体チャネル層６０２Ｌの厚さは、２ｎｍから１０ｎｍの範囲内であり得るが、より薄いおよびより厚い厚さを採用することもできる。第２半導体チャネル層６０２Ｌは、各メモリ開口部内のキャビティ４９’を部分的に満たし得る、または各メモリ開口部内のキャビティを完全に満たし得る。
【００６６】
第１半導体チャネル部分６０１および第２半導体チャネル層６０２Ｌの材料は、集合的に半導体チャネル材料と呼ばれる。換言すると、半導体チャネル材料は、第１半導体チャネル部分６０１および第２半導体チャネル層６０２Ｌ内のすべての半導体材料の組である。半導体チャネル材料の全体は、真性半導体部分、すなわち真性半導体材料の一部であってもよい。第１および第２半導体チャネル層（６０１Ｌ、６０２Ｌ）の真性半導体材料が、ポリシリコンなどの少なくとも１種類の多結晶半導体材料の堆積によって形成され得、および／または、非晶質シリコンなどの少なくとも１種類の非晶質半導体材料の堆積と、それに続く少なくとも１種類の非晶質半導体材料の少なくとも１種類の多結晶半導体材料への変換とによって形成され得る場合。少なくとも１種類の多結晶半導体材料は、本明細書中、第１多結晶半導体材料と呼ばれる。
【００６７】
図２Ｆを参照すると、各メモリ開口部内のキャビティ４９’が第２半導体チャネル層６０２Ｌによって完全に満たされていない場合、誘電体コア層６２Ｌをキャビティ４９’内に堆積させて、各メモリ内のキャビティ４９’の残りの部分を満たすことができる。誘電体コア層６２Ｌは、酸化シリコンまたは有機シリケートガラスなどの誘電材料を含む。誘電体コア層６２Ｌは、低圧化学蒸着（ＬＰＣＶＤ）などのコンフォーマル堆積法によって、またはスピンコーティングなどの自己平坦化堆積法によって堆積させることができる。
【００６８】
図２Ｇを参照すると、誘電体コア層６２Ｌの水平部分は、例えば、絶縁キャップ層７０の上面の上からのリセスエッチングによって除去することができる。さらに、絶縁キャップ層７０の上面の上に位置する第２半導体チャネル層６０２Ｌの水平部分は、リセスエッチングまたは化学的機械的平坦化（ＣＭＰ）を用いることができる平坦化プロセスによって除去することができる。メモリ開口部内の第２半導体チャネル層６０２Ｌの各残りの部分は、第２半導体チャネル部分６０２を構成する。
【００６９】
第１半導体チャネル部分６０１および第２半導体チャネル部分６０２の隣接する各対は、半導体チャネル６０を含む垂直ＮＡＮＤデバイスがオンにされたときに電流が流れることができる半導体チャネル６０を集合的に形成することができる。半導体チャネル６０は、真性半導体部分である。トンネル誘電体５０６は、電荷蓄積素子５０４に埋め込まれ、半導体チャネル６０の一部を横方向で囲む。第１ブロッキング誘電体５０１、第２ブロッキング誘電体５０３、電荷蓄積素子５０４、およびトンネル誘電体５０６の隣接する各組は、集合的に、巨視的な保持時間で電荷を蓄積することができるメモリ膜５０を構成する。いくつかの実施形態では、第１ブロッキング誘電体５０１および／または第２ブロッキング誘電体５０３はこのステップではメモリ膜５０中に存在しないことがあり、ブロッキング誘電体は裏側リセスの形成後に後で形成されてもよい。本明細書で使用される場合、巨視的保持時間は、２４時間を超える保持時間など、永久メモリデバイスとしてメモリデバイスが動作するのに適した保持時間を指す。
【００７０】
誘電体コア層６２Ｌの残りの部分の上面は、例えばリセスエッチングによって、絶縁キャップ層７０の上面と、絶縁キャップ層７０の底面との間に位置する深さまで、各メモリ開口内でさらに凹ませることができる。誘電体コア層６２Ｌの各残りの部分は誘電体コア６２を構成する。
【００７１】
図２Ｈを参照すると、誘電体コア６２の上の各リセス領域内に第２導電型（例えば、ｎ型）のドーピングを有するドープ半導体材料を堆積することによって、上部ドープ半導体部分６３を形成することができる。第２導電型は第１導電型と反対である。上部ドープ半導体部分６３は、高濃度にドープされてもよく（例えば、ｎ＋ドープされてもよく）、上部ドープ半導体部分６３内の第２導電型のドーパントの濃度は、１．０×１０１８／ｃｍ３〜２．０×１０２１／ｃｍ３の範囲であり得るが、より低いおよびより高い第２導電型のドーパントの濃度を採用することもできる。したがって、第１および第２導電型のうちの一方はｐ型であり、第１および第２導電型の他方はｎ型である。ドープ半導体材料は、例えばドープされたポリシリコンであり得る。堆積された半導体材料の余剰部分は、例えば化学的機械的平坦化（ＣＭＰ）によって、またはリセスエッチングによって、絶縁キャップ層７０の上面の上から除去されて、上部ドープ半導体部分６３を形成することができる。
【００７２】
第１導電型のドーピングを有する下部ドープ半導体部分１７と、部分（６０１、６０２）を含む半導体チャネル６０として具体化される真性半導体部分と、第２導電型のドーピングを有する上部ドープ半導体部分６３との組み合わせによって、ｐ−ｉ−ｎ接合構造が形成される。ｐ−ｉ−ｎ接合構造（１７、６０、６３）は、基板（９、１０）の上面（７、７Ａ）に対して実質的に垂直（例えば、０度〜１０度の間）に交互層のスタック（３２、４２）を通って垂直に延在する。上部接合が真性半導体部分６０と上部ドープ半導体部分６３との間に形成される。下部接合が真性半導体部分（例えばチャネル）６０と下部ドープ半導体部分１７との間に形成される。一実施形態では、下部接合、すなわち真性半導体部分（６０１、６０２）と下部ドープ半導体部分１７との間の接合を含む水平面の下に、第２材料層の少なくとも１つ（少なくとも１つの犠牲材料層４２など）を形成することができる。したがって、部分１７、部分６０および部分６３はＮＡＮＤマルチゲートトランジスタの典型的なｎ−ｉ−ｎまたはｐ−ｉ−ｐ構造ではなくマルチゲート型の垂直ｐ−ｉ−ｎ（またはｎ−ｉ−ｐ）ダイオード構造を形成しているが、部分１７はソースと同様に機能し、部分６０はチャネルと同様に機能し、部分６３はＮＡＮＤストリングのドレインと同様に機能する。
【００７３】
メモリスタック構造５５が各メモリ開口部４９内に形成される。各メモリスタック構造は、エピタキシャルペデスタル１１、下部ドープ半導体部分１７、メモリ膜５０、真性半導体部分６０、上部ドープ半導体部分６３および任意選択の誘電体コア６２を含む。エピタキシャルペデスタル１１と下部ドープ半導体部分１７の隣接する対の組み合わせを、本明細書ではエピタキシャル半導体部分１８と呼ぶ。
【００７４】
図２Ｈに示される例示的なメモリスタック構造の例は、図１の例示的な構造中のメモリ開口部の例に埋め込むことができる。図３は、図２Ｈの例示的なメモリスタック構造の複数の例を組み込む例示的な構造を示す。この例示的な構造は、半導体基板（９、１０）の上に配置された交互の複数の材料層（例えば、犠牲材料層４２）および絶縁層３２を含むスタック（３２、４２）と、スタック（３２、４２）を貫いて延在するメモリ開口部とを含む。半導体デバイスはさらに、スタックの最下層（例えば、最下犠牲材料層４２）からスタックの最上層（例えば、最上犠牲材料層４２）まで垂直に延在しかつメモリ開口部の側壁および半導体基板の水平表面と接触する第１ブロッキング誘電体５０１を含む。本開示は、メモリスタック構造の図示された構成を使用して説明されているが、本開示の方法は、多結晶半導体チャネルを含む代替メモリスタック構造に適用することができる。
【００７５】
図４を参照すると、任意選択の第１接触レベル誘電体層７１を基板（９、１０）の上に形成することができる。任意選択の構造として、第１接触レベル誘電体層７１は形成してもしなくてもよい。第１接触レベル誘電体層７１が形成される場合、第１接触レベル誘電体層７１は、酸化シリコン、窒化シリコン、酸窒化シリコン、多孔質または非多孔質有機シリケートガラス（ＯＳＧ）、またはそれらの組み合わせなどの誘電材料を含む。有機シリケートガラスが使用される場合、有機シリケートガラスは窒素でドープされてもされなくてもよい。第１接触レベル誘電体層７１は、絶縁キャップ層７０の上面および上部ドープ半導体部分６３の上面を含む水平面の上に形成することができる。第１接触レベル誘電体層７１は、化学蒸着、原子層堆積（ＡＬＤ）、スピンコーティング、またはそれらの組み合わせによって堆積させることができる。第１接触レベル誘電体層７１の厚さは、１０ｎｍから３００ｎｍの範囲内であり得るが、より薄いおよびより厚い厚さを採用することもできる。
【００７６】
一実施形態では、第１接触レベル誘電体層７１は全体的に均一な厚さを有する誘電体材料層として形成することができる。第１接触レベル誘電体層７１は、単一の誘電体材料層として形成されてもよく、または複数の誘電体材料層のスタックとして形成されてもよい。あるいは、第１接触レベル誘電体層７１の形成は、少なくとも１つのラインレベル誘電体層（図示せず）の形成と統合されてもよい。本開示は、第１接触レベル誘電体層７１が任意選択の第２接触レベル誘電体層またはその後に堆積される少なくとも１つのラインレベル誘電体層と別個の構造である実施形態を用いて説明されているが、第１接触レベル誘電体層７１および少なくとも１つのラインレベル誘電体層が同一の処理ステップでおよび／または同一材料層として形成されている実施形態が本明細書において明示的に想定されている。
【００７７】
任意選択的に、交互スタック（３２、４２）の一部は、例えば開口部を備えたフォトレジスト層を塗布しパターニングすることによって、および異方性エッチングなどのエッチングを用いて交互スタック（３２、４２）を貫く開口部のパターンを転写することによって、除去することができる。交互スタック（３２、４２）の全厚さを貫いて延在する任意選択のトレンチを、周辺デバイス領域２００と、メモリスタック構造５５のアレイを含むメモリデバイス領域１００に隣接している接触領域３００の一部とを含む領域内に形成することができる。続いて、トレンチは、酸化シリコンなどの任意選択の誘電材料で満たすことができる。誘電材料の余分な部分は、第１接触レベル誘電体層７１の上面の上から、化学的機械的平坦化および／またはリセスエッチングなどの平坦化プロセスによって除去することができる。第１接触レベル誘電体層７１の上面は、平坦化の間、停止表面として用いることができる。トレンチ中の残りの誘電材料は、誘電材料部分６４を構成する。
【００７８】
接触領域３００内に、誘電材料部分６４と交互スタック（３２、４２）の一部にまたがることができる段付きキャビティを形成することができる。あるいは、誘電材料部分６４を省略し、段付キャビティ６９をスタック（３２、４２）内に直接形成してもよい。段付きキャビティは、段付きキャビティの水平断面形状が基板（９、１０）の上面からの垂直距離の関数として段階的に変化するように様々な段付き表面を有することができる。一実施形態では、処理ステップの組を繰り返し実行することによって段付きキャビティを形成することができる。処理ステップの組は、例えば、キャビティの深さを１つまたは複数のレベルだけ垂直に増加させる第１タイプのエッチングプロセスと、第１タイプの後続エッチングプロセスにおいて垂直方向にエッチングされる領域を横方向に拡張する第２タイプのエッチングプロセスとを含むことができる。本明細書で使用される場合、交互の複数を含む構造の「レベル」は、構造内の第１材料層および第２材料層の対の相対位置として定義される。
【００７９】
誘電材料部分６４は段付きキャビティの形成後に段付き表面を有することができ、交互スタック（３２、４２）の周辺部分は段付きキャビティの形成後に段付き表面を有することができる。本明細書で使用される場合、「段付き表面」とは、少なくとも２つの水平表面と少なくとも２つの垂直表面とを含み、その結果、各水平表面が水平表面の第１縁から上方に延びる第１垂直表面に隣接し、水平表面の第２縁部から下方に延びる第２垂直表面に隣接している表面の組を指す。「段付きキャビティ」とは、段付き表面を有するキャビティを指す。
【００８０】
段付きキャビティ内に誘電材料を堆積させることによってレトロステップ（ｒｅｔｒｏ−ｓｔｅｐｐｅｄ）誘電材料部分６５（すなわち、絶縁充填材料部分）を段付きキャビティ内に形成することができる。酸化シリコンなどの誘電材料を段付きキャビティ内に堆積させることができる。堆積された誘電材料の余分な部分は、例えば、化学的機械的平坦化（ＣＭＰ）によって、第１接触レベル誘電体層７１の上面の上から除去することができる。段付きキャビティを満たす堆積された誘電材料の残りの部分は、レトロステップ誘電材料部分６５を構成する。本明細書で使用される場合、「レトロステップ」素子は、段付き表面と、素子が存在する基板の上面からの垂直距離の関数として単調に増加するする水平断面領域とを有する素子を指す。レトロステップ誘電材料部分６５に酸化シリコンが使用される場合、レトロステップ誘電材料部分６５の酸化シリコンは、Ｂ、Ｐおよび／またはＦなどのドーパントでドープされてもされなくてもよい。
【００８１】
図５Ａおよび５Ｂを参照すると、レトロステップ誘電材料部分６５を貫いておよび／または第１接触レベル誘電体層７１を貫いておよび／または交互スタック（３２、４２）を貫いて少なくとも１つの誘電体支柱７Ｐを任意選択的に形成することができる。図５Ｂの面Ａ−Ａ’は図５Ａの垂直断面図の面に対応する。一実施形態では、少なくとも１つの誘電体支柱７Ｐは、メモリデバイス領域１００に隣接して配置される接触領域３００内に形成することができる。少なくとも１つの誘電体支柱７Ｐは、例えば、レトロステップ誘電材料部分６５を貫いておよび／または交互スタック（３２、４２）を貫いておよび少なくとも基板（９、１０）の上面まで延在する開口部を形成することによって、および、犠牲材料層４２を除去するために使用されるエッチング化学作用に耐性がある誘電材料で開口部を満たすことによって形成することができる。
【００８２】
一実施形態では、少なくとも１つの誘電体支柱は、酸化シリコンおよび／または酸化アルミニウムなどの誘電性金属酸化物を含むことができる。一実施形態では、少なくとも１つの誘電体支柱７Ｐの堆積と同時に第１接触レベル誘電体層７１の上に堆積される誘電材料の部分は、第２接触レベル誘電体層７３として第１接触レベル誘電体層７１の上に存在することができる。少なくとも１つの誘電体支柱７Ｐおよび第２接触レベル誘電体層７３のそれぞれは任意選択的な構造である。このように、第２接触レベル誘電体層７３は、絶縁キャップ層７０およびレトロステップ誘電材料部分６５の上に存在してもしなくてもよい。第１接触レベル誘電体層７１および第２接触レベル誘電体層７３は、本明細書中、少なくとも１つの接触レベル誘電体層（７１、７３）と総称される。一実施形態では、少なくとも１つの接触レベル誘電体層（７１、７３）は、第１および第２接触レベル誘電体層（７１、７３）の両方を含むことができ、任意選択的に、後に形成することができる任意の追加のビアレベル誘電体層を含む。別の実施形態では、少なくとも１つの接触レベル誘電体層（７１、７３）は、第１接触レベル誘電体層７１または第２接触レベル誘電体層７３のみを含むことができ、任意選択的に、後に形成することができる任意の追加のビアレベル誘電体層を含む。あるいは、第１および第２接触レベル誘電体層（７１、７３）の形成を省略して、少なくとも１つのビアレベル誘電体層を後で、すなわち裏側コンタクトビア構造の形成後に形成してもよい。
【００８３】
第２接触レベル誘電体層７３および少なくとも１つの誘電体支柱７Ｐは、一体構造の単一の連続構造として、すなわちそれらの間のいかなる材料界面もなしに形成することができる。別の実施形態では、少なくとも１つの誘電体支柱７Ｐの堆積と同時に第１接触レベル誘電体層７１の上に堆積される誘電材料の部分は、例えば化学機械的平坦化またはリセスエッチングによって除去することができる。この場合、第２接触レベル誘電体層７３は存在せず、第１接触レベル誘電体層７１の上面を物理的に露出させることができる。
【００８４】
任意選択的に、第１および第２接触レベル誘電体層（７３、７１）を貫いてメモリコンタクトビア構造８８を形成することができる。代替的に、構造８８は、図１１に示されるステップの間など、プロセスにおける後の段階で形成してもよい。具体的には、フォトレジスト層が第２接触レベル誘電体層７３の上に塗布され、リソグラフィによってパターニングされ、ドレイン構造６３の上に横たわる開口部を形成することができる。異方性エッチングを行って、第１および第２接触レベル誘電体層（７３、７１）を通してフォトレジスト層のパターンを転写し、第１および第２接触レベル誘電体層（７３、７１）を貫いて延在するメモリコンタクトビアキャビティを形成することができる。メモリコンタクトビアキャビティは、少なくとも１種類の伝導性材料で充填することができる。少なくとも１種類の伝導性材料の余剰部分は、第２接触レベル誘電体層７３の上面を含む水平面の上にから除去することができる。少なくとも１種類の伝導性材料の残りの連続する部分のそれぞれは、下に横たわる上部ドープ半導体部分６３の上面と接触するメモリコンタクトビア構造８８を構成する。フォトレジスト層は、例えばアッシングによって、その後除去することができる。
【００８５】
別のフォトレジスト層（図示せず）が、交互スタック（３２、４２）および／またはレトロステップ誘電材料部分６５の上に、および任意選択的にの上に塗布され、リソグラフィによってパターニングされ、裏側コンタクトビア構造の形成が望まれる領域に少なくとも１つの裏側トレンチ７９を形成することができる。フォトレジスト層内のパターンは、異方性エッチングを用いて交互スタック（３２、４２）および／またはレトロステップ誘電材料部分６５を通して転写されて、少なくとも基板（９、１０）の上面まで延在する少なくとも１つの裏側トレンチ７９を形成することができる。一実施形態では、少なくとも１つの裏側トレンチ７９は、ソースコンタクトビア構造がその中に続いて形成されるソース接触開口部を含むことができる。各裏側トレンチを介して電気ドーパントを基板（９、１０）の上またはその内部に位置する半導体部分に注入することによってブリッジ領域６１を形成することができる。例えば、ブリッジ領域６１は、各裏側トレンチ７９を介して半導体材料層１０の一部にドーパント原子を拡散または注入することによって形成されてもよい。ブリッジ領域６１は、図９に示す後続のステップで形成される絶縁層１７４の下に選択ゲートが存在しない領域の正孔輸送を助けるために、第１導電型（例えばｐ型）のドーパントを用いて高濃度にドープされてもよい。あるいは、選択的エピタキシーによって、および堆積された半導体部分への第１導電型の電気ドーパントの注入、拡散またはその場ドーピングによって、半導体材料の堆積により基板（９、１０）上に半導体部分を形成することができる。
【００８６】
図６を参照すると、絶縁層３２の第１材料に対して犠牲材料層４２の第２材料を選択的にエッチングするエッチング剤を、例えばエッチングプロセスを用いて少なくとも１つの裏側トレンチ７９に導入することができる。裏側リセス４３は、犠牲材料層４２が除去される体積内に形成される。犠牲材料層４２の第２材料の除去は、絶縁層３２の第１材料、少なくとも１つの誘電体支柱７Ｐの材料、レトロステップ誘電材料部分６５の材料、半導体材料層１０の半導体材料、およびメモリ膜５０の最外層の材料に対して選択的であることができる。一実施形態では、犠牲材料層４２は窒化シリコンを含むことができ、絶縁層３２、少なくとも１つの誘電体支柱７Ｐ、およびレトロステップ誘電材料部分６５の材料は、酸化シリコンおよび誘電性金属酸化物から選択することができる。別の実施形態では、犠牲材料層４２は、ポリシリコンなどの半導体材料を含むことができ、絶縁層３２、少なくとも１つの誘電体支柱７Ｐ、およびレトロステップ誘電材料部分６５の材料は、酸化シリコン、窒化シリコン、および誘電性金属酸化物から選択可能である。この場合、少なくとも１つの裏側トレンチ７９の最下表面が誘電体パッド層１２内に位置するように、すなわち、半導体基板層１０の上面の物理的露出を避けるために、少なくとも１つの裏側トレンチ７９の深さを変更することができる。
【００８７】
第１材料およびメモリ膜５０の最外層に対して選択的に第２材料を除去するエッチングプロセスは、ウェットエッチング溶液を用いたウェットエッチングプロセス、または、エッチング剤が蒸気相で少なくとも１つの裏側トレンチ７９に導入される気相（ドライ）エッチングプロセスであり得る。例えば、犠牲材料層４２が窒化シリコンを含む場合、エッチングプロセスは、酸化シリコン、シリコン、および当該技術分野で使用される種々の他の材料に対して選択的に窒化シリコンをエッチングするリン酸を含むウェットエッチングタンク内に例示的な構造が浸漬されるウェットエッチングプロセスであり得る。少なくとも１つの誘電体支柱７Ｐ、レトロステップ誘電材料部分６５、およびメモリスタック構造５５は構造支持体を提供する一方、裏側リセス４３は犠牲材料層４２によって以前占有されていた体積内に存在する。
【００８８】
各裏側リセス４３は、キャビティの垂直方向の広がりよりも大きい横方向の寸法を有する横方向に延びるキャビティとすることができる。換言すると、各裏側リセス４３の横方向の寸法は、裏側リセス４３の高さよりも大きくすることができる。複数の裏側リセス４３は、犠牲材料層４２の第２材料が除去される体積内に形成することができる。メモリスタック構造５５が中に形成されるメモリ開口部は、本明細書において、裏側リセス４３とは対照的に、正面側リセスまたは正面側キャビティと呼ばれる。一実施形態では、メモリデバイス領域１００は、基板（９、１０）の上に配置された複数のデバイスレベルを有するモノリシック３次元ＮＡＮＤストリングのアレイを含む。この場合、各裏側リセス４３は、モノリシック３次元ＮＡＮＤストリングのアレイのそれぞれのワード線を受け入れるための空間を画定することができる。
【００８９】
複数の裏側リセス４３のそれぞれは、基板（９、１０）の上面と実質的に平行に延びることができる。裏側リセス４３は、下に横たわる絶縁層３２の上面および上に横たわる絶縁層３２の底面によって垂直方向に境界を定められ得る。一実施形態では、各裏側リセス４３は全体的に均一な高さを有することができる。任意選択的に、裏側ブロッキング誘電体層を裏側リセス内に形成することができる。
【００９０】
図７を参照すると、裏側ブロッキング誘電体層６６を任意選択的に形成することができる。裏側ブロッキング誘電体層６６は、制御ゲートを裏側リセス４３内に後で形成するための制御ゲート誘電体として機能する誘電材料を含む。少なくとも１つのブロッキング誘電体層（５０１、５０３）が各メモリ開口部内に存在する場合、裏側ブロッキング誘電体層６６は任意のものである。少なくとも１つのブロッキング誘電体層（５０１、５０３）が省略される場合、裏側ブロッキング誘電体層６６が存在する。
【００９１】
裏側ブロッキング誘電体層６６の誘電材料は、酸化アルミニウムなどの誘電性金属酸化物、少なくとも１つの遷移金属元素の誘電性酸化物、少なくとも１つのランタニド元素の誘電性酸化物、アルミニウム、少なくとも１つの遷移金属元素、および／または少なくとも１つのランタニド元素の組み合わせの誘電性金属酸化物であり得る。裏側ブロッキング誘電体層６６は、化学蒸着または原子層堆積などのコンフォーマル堆積法によって堆積することができる。裏側ブロッキング誘電体層６６の厚さは、１ｎｍから１０ｎｍの範囲であり得るが、より薄いおよびより厚い厚さを採用することもできる。裏側ブロッキング誘電体層６６は、少なくとも１つの裏側ビアトレンチ７９の側壁、絶縁層３２の水平表面および側壁、裏側リセス４３に物理的に露出されたメモリスタック構造５５の側壁表面の部分、および（裏側ブロッキング誘電体層６６を形成する前に形成されている場合）ブリッジ領域６１の上面の上に形成される。裏側キャビティ７９’は、裏側ブロッキング誘電体層６６で満たされていない各裏側ビアトレンチ７９の部分内に存在する。
【００９２】
図８を参照すると、少なくとも１種類の金属材料を、複数の裏側リセス４３内に、少なくとも１つの裏側接触トレンチ７９の側壁の上に、および第２接触レベル誘電体層７３の上面の上に堆積させることができる。本明細書で使用される場合、金属材料は、少なくとも１つの金属元素を含む導電性材料を指す。
【００９３】
金属材料は、例えば化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、無電解めっき、電気めっき、またはそれらの組み合わせであり得るコンフォーマル堆積法によって堆積させることができる。金属材料は、元素金属、少なくとも２種類の元素金属の金属間合金、少なくとも１種類の元素金属の伝導性窒化物、伝導性金属酸化物、伝導性ドープ半導体材料、金属シリサイドなどの伝導性金属半導体合金、それらの合金、およびそれらの組み合わせまたはスタックであり得る。複数の裏側リセス４３内に堆積させることができる非限定的で例示的な金属材料には、タングステン、窒化タングステン、チタン、窒化チタン、タンタル、窒化タンタル、コバルトおよびルテニウムが含まれる。一実施形態では、金属材料は、タングステンおよび／または金属窒化物などの金属を含むことができる。一実施形態では、複数の裏側リセス４３を満たすための金属材料は、窒化チタン層とタングステン充填材料との組み合わせであり得る。一実施形態では、金属材料は化学蒸着によって堆積させることができる。
【００９４】
複数の裏側リセス４３内に複数の導電層４６を形成することができ、各裏側接触トレンチ７９の側壁の上におよび少なくとも１つの接触レベル誘電体層（７１、７３）の上に、連続した金属材料層４６Ｌを形成することができる。したがって、各犠牲材料層４２は導電層４６で置き換えることができる。裏側ブロッキング誘電体層６６および連続金属材料層４６Ｌで満たされていない各裏側接触トレンチ７９の部分に裏側キャビティ７９’が存在する。誘電体スペーサ１１６が、下部ドープ半導体部分の下に横たわる半導体部分を横方向で取り囲み、導電層の形成の際に導電層の１つが誘電体スペーサを横方向で取り囲む。
【００９５】
図９を参照すると、隣接する金属材料層４６Ｌの堆積された金属材料は、例えば等方性エッチングによって、各裏側接触トレンチ７９の側壁から、および第２接触レベル誘電体層７３の上にからエッチバックされる。裏側リセス４３内に堆積された金属材料の各残りの部分は導電層４６を構成する。各導電層４６は伝導性ライン構造であり得る。したがって、犠牲材料層４２は導電層４６で置き換えられる。
【００９６】
各導電層４６は、同一レベルに位置する複数の制御ゲート電極と、同レベルに位置する複数の制御ゲート電極を電気的に接続する、すなわち電気的に短絡するワード線との組み合わせとして機能することができる。各導電層４６内の複数の制御ゲート電極は、メモリスタック構造５５を含む垂直メモリデバイス用の制御ゲート電極である。換言すると、各導電層４６は、複数の垂直メモリデバイスの共通の制御ゲート電極として機能するワード線であり得る。犠牲誘電体部分６１６は、ソース領域６１の上にから除去してもしなくてもよい。
【００９７】
裏側接触トレンチ７９の内側から伝導性材料を除去した後、裏側接触トレンチ７９内にキャビティが存在する。トレンチ充填誘電材料がキャビティの全容積を満たすべくキャビティ内に堆積される。トレンチ充填誘電材料部分１７４が、裏側接触トレンチ７９内に形成される。裏側ブロッキング誘電体層６６の最上表面を含む水平面（または裏側ブロッキング誘電体層６６の水平部分が第２接触レベル誘電体層７３の上に存在しない場合、例示的な構造の最上誘電材料層を含む水平面）を覆う堆積されたトレンチ充填誘電材料の部分は誘電材料層を構成し、これは本明細書では第１相互接続誘電材料層７４Ｌと呼ばれる。トレンチ充填誘電材料部分１７４および第１相互接続誘電材料層７４Ｌの誘電材料は、酸化シリコン、有機シリケートガラス、窒化シリコン、誘電性金属酸化物、またはそれらの組み合わせを含むことができる。トレンチ充填誘電材料部分１７４は、図１２Ａに示すように、および以下に記載するように、層７３の上で任意選択的に除去することができる。従って、スタック内の隣接する細長い制御ゲート電極４６を水平に分離するトレンチ７９内にソース電極も電気接触構造も存在しない。
【００９８】
図１０を参照すると、第１相互接続誘電材料層７４Ｌを覆うように第２相互接続誘電材料層９２を任意選択的に堆積させることができる。第２相互接続誘電材料層９２は、相互接続レベル用の層間誘電体を含み、それは例えば、酸化シリコン、多孔質または非多孔質有機シリケートガラス、窒化シリコン、誘電性金属酸化物、またはそれらの組み合わせとすることができる。第２相互接続誘電材料層９２は、例えば、化学蒸着によって形成することができる。第１および第２相互接続誘電材料層（７４Ｌ、９２）は、金属相互接続構造を形成できる誘電中間層として使用することができる。
【００９９】
フォトレジスト層（図示せず）が、例示的な構造（例えば、第２相互接続誘電材料層９２であり得る）の最上層の上に塗布されることができ、様々な開口部を形成するためにリソグラフィによってパターニングされることができる。周辺デバイス領域２００における開口部の位置および形状は、コンタクトビア構造によって電気的に接触されるべく、周辺デバイス領域２００内の半導体デバイスの電気ノードに対応するように選択可能である。接触領域３００内の開口部の位置は、導電層４６のためのコンタクトビア構造の形成が望まれる領域に対応する。メモリデバイス領域１００内の開口部の位置は、メモリコンタクトビア構造８８（または構造８８が後のステップで形成される場合は部分６３）の上に重なるように選択することができる。
【０１００】
周辺デバイス領域１００において、少なくとも１つのゲートビアキャビティ７Ｇが、各ゲートビアキャビティの底面がゲート電極（１５２、１５４）の表面であるように形成されることができ、少なくとも１つの活性領域ビアキャビティ７Ａが、各活性領域ビアキャビティの底面が活性領域１３０の表面であるように形成されることができる。制御ゲートコンタクトビアキャビティ（図示せず）は、異方性エッチングによる開口部のパターンの転写によって、レトロステップ誘電材料部分６５を貫いて形成可能である。各制御ゲートコンタクトビアキャビティは、それぞれの導電層４６の上面まで垂直に延在することができる。制御ゲートコンタクトビアキャビティは、レトロステップ誘電材料部分６５と、絶縁体層３２および導電層４６の交互スタックと間の段付き界面内の水平表面まで延在することができる。メモリコンタクトビア構造８８（または構造８８が後のステップで形成される場合は部分６３）の上に横たわるアレイコンタクトビアキャビティ（すなわち開口部）９７は、メモリデバイス領域１００内に形成可能である。ウェルコンタクトビアキャビティ９５は、領域３００などのいずれかの適切な領域において、ウェル１１１まで形成されてもよい。必要に応じて、高濃度にドープされた接触領域２６１が、イオン注入または拡散によって、キャビティ９５を介してウェル１１１内に形成されてもよい。領域２６１は、第１導電型のドーパントで高濃度にドープされてもよい（例えばｐ＋ドープされてもよい）。フォトレジスト層は例えばアッシングによって後で除去することができる。
【０１０１】
図１１に示されるように、様々なビアキャビティ（７Ａ、７Ｇ、９５、９７）を伝導性材料で充填して、様々なコンタクトビア構造（８Ｇ、８Ａ、９６、９８）を形成することができる。コンタクトビア構造（８Ｇ、８Ａ、９６、９８）は、例えば、周辺デバイス領域２００においてそれぞれビアキャビティ７Ｇおよび７Ａ内に形成される少なくとも１つのゲートコンタクトビア構造８Ｇおよび少なくとも１つの活性領域コンタクトビア構造８Ａと、ウェルコンタクトビアキャビティ９５内のウェルコンタクトビア構造９５と、メモリデバイス領域１００内のビアキャビティ９７内のアレイコンタクトビア構造９８と、コンタクト領域３００内に形成された制御ゲートコンタクトビア構造（図示せず）とを含むことができる。周辺デバイス領域２００内の少なくとも１つのゲートコンタクトビア構造８Ｇおよび少なくとも１つの活性領域コンタクトビア構造８Ａは、周辺デバイス領域２００内の周辺デバイスの様々なノードに電気接点を提供する。ウェルコンタクト構造９６は、ｐウェル１１１またはウェル１１１内の接触領域２６１と接触する。メモリデバイス領域１００内のアレイコンタクトビア構造９８は、メモリコンタクトビア構造８８と接触するか、または、構造８８が省略されている場合、部分６３と接触することができる。コンタクト領域３００内の制御ゲートコンタクトビア構造は、導電層４６に電気接点を提供することができる。
【０１０２】
図１２Ａを参照すると、例示的な構造の第１代替的実施形態が示されており、これは平坦化プロセスにより第１相互接続誘電体層７４Ｌを除去することにより図９の例示的な構造から派生させることができる。例えば、第１相互接続誘電体層７４Ｌは、リセスエッチングまたは化学的機械的平坦化によって除去することができる。この場合、第２相互接続誘電体層９２は、裏側ブロッキング誘電体層６６、第２接触レベル誘電体層７３、または第１接触レベル誘電体層７１の上面の上に直接形成することができる。したがって、トレンチ充填誘電材料部分１７４は層７３より上に延びない。
【０１０３】
第２代替的実施形態において、図１２Ａに示すように、ウェル１１１は省略されてもよい。この実施形態では、層１０は、読取り正孔電流がそれを通って構造９６と９８の間（すなわち、領域２６１と部分６３の間）に流れる「ソース」または「チャネル」の水平部分として機能する。任意選択のブリッジ領域６１は、トレンチ充填誘電材料部分１７４より下の正孔の流れを容易にする。
【０１０４】
第３の代替的実施形態において、図１２Ｂに示すように、別個のブリッジ領域６１および／または接触領域２６１を省略し、第１導電型（例えばｐ＋ウェル）の細長い高濃度にドープされた２１１で置き換えてもよい。
【０１０５】
第４の代替的実施形態において、デバイスがスタックの底部に複数の下部選択ゲート電極を含む場合、図１２Ｂに示される底部選択ゲート電極４６Ａなどの１つまたは複数の下部選択ゲート電極は省略されてもよい。電極４６Ａは省略されてもよい、それというのも、ＮＡＮＤストリングの読み取り動作中にｐウェル１１１、２１１またはｐ型層１０を通る正孔読み取り電流が使用される場合には、層１０を通る電子輸送のための空乏領域を生成する必要がないからである。
【０１０６】
例示的な構造、またはその様々な代替的実施形態は、モノリシック３次元メモリデバイスを含むことができる。モノリシック３次元メモリデバイスは、絶縁層３２および導電層４６を含みかつ基板（９、１０）を覆うように配置された交互層（３２、４６）のスタックを含むことができる。モノリシック３次元メモリデバイスはさらに、スタック（３２、４６）を通って延びるメモリスタック構造５５を含む。ｐ−ｉ−ｎ接合構造（１７、６０、６３）が、基板（９、１０）の上面（７、７Ａ）に対して実質的に垂直にスタック（３２、４６）を通って垂直に延びている。ｐ−ｉ−ｎ接合構造（１７、６０、６３）は、真性半導体部分６０と、第１導電型のドーピングを有する下部ドープ半導体部分１７との間に下部接合部を有し、および真性半導体部分６０と第２導電型のドーピングを有する上部ドープ半導体部分６３との間に上部接合部を有する。第１および第２導電型のうちの一方はｐ型であり、第１および第２導電型の他方はｎ型である。好ましくは、第１導電型はｐ型であり、第２導電型はｎ型である。
【０１０７】
一実施形態では、真性半導体部分６０は、第１多結晶半導体材料を含むことができ、上部ドープ半導体部分６３は第２多結晶半導体材料を含むことができる。一実施形態では、下部ドープ半導体部分１７は単結晶半導体材料を含むことができる。一実施形態では、下部ドープ半導体部分１７は、基板（９、１０）内の半導体材料の単結晶格子構造とエピタキシャル整列した状態であり得る。例えば、下部ドープ半導体部分１７は、基板内のドープ半導体ウェル１１１の単結晶格子構造とエピタキシャル整列した状態であり得る。
【０１０８】
エピタキシャルペデスタル１１として具体化されるエピタキシャル材料部分が、下部ドープ半導体部分１７の下に横たわることができる。エピタキシャルペデスタル１１は、下部ドープ半導体部分１７よりも低いドーパント濃度で第１導電型のドーピングを有することができる。エピタキシャルペデスタル１１は、ドープ半導体ウェル１１１などの基板（９、１０、１１、６１）内の半導体材料の単結晶格子構造とエピタキシャル整列した状態であり得る。
【０１０９】
一実施形態では、基板（９、１０）は、第１導電型のドーピングを有するエピタキシャル材料部分（エピタキシャルペデスタル１１として具体化される）と接触するドープ半導体ウェル１１１を含むことができる。一実施形態では、ドープ半導体ウェル１１１は、エピタキシャルペデスタル１１内のドーパント濃度よりも高いドーパント濃度で第１導電型のドーピングを有する。基板（９、１０）はさらに、基板（９、１０）の上面７Ａの下に位置し、ドープ半導体ウェル１１１と接触し、ドープ半導体ウェル１１１の領域によってエピタキシャルペデスタル１１から垂直方向に離間された、第１導電型でドープされた半導体領域（半導体材料層１０として具体化される）を含むことができる。
【０１１０】
一実施形態では、誘電体スペーサ１１６は、エピタキシャルペデスタル１１を横方向に取り囲むことができる。導電層４６の少なくとも１つは、誘電体スペーサ１１６を横方向に取り囲むことができる。
【０１１１】
一実施形態では、下部接合部は、真性半導体部分６０を含む多結晶半導体材料部分と、下部ドープ半導体部分１７を含む単結晶半導体材料部分との間の界面に位置することができる。一実施形態では、下部接合部は交互層（３２、４６）のスタック内の導電層４６のうち最も下の導電層４６（例えば、下部選択ゲート電極）より上に配置することができる。あるいは、最も下の選択ゲート電極４６Ａが省略される場合、下部接合部は残りの最も下の導電層４６（例えば、残りの最も下の選択ゲート電極）より下に配置される。
【０１１２】
一実施形態では、トレンチは、交互層（３２、４６）のスタックの最上表面を含む第１水平面から、交互層（３２、４６）のスタックの最底表面を含む第２水平面まで垂直に延びる。トレンチ充填誘電材料部分１７４がトレンチ内に配置され、好ましくはトレンチを完全に満たし、導電層４６のそれぞれの側壁と接触する。
【０１１３】
一実施形態では、メモリスタック構造５５は、交互層のスタックを貫いて延びるメモリ開口部内に配置可能であり、メモリ開口部の側壁と接触するメモリ膜５０を含む。一実施形態では、メモリ膜５０は、外側から内側に向かって、ブロッキング誘電体層（５０１、５０３）、メモリ材料層５０４、およびトンネル誘電体層５０６を含む。
【０１１４】
一実施形態では、モノリシック３次元メモリデバイスは、基板（９、１０）の上に配置された垂直ＮＡＮＤデバイスを含む。導電層４６は、垂直ＮＡＮＤデバイスのそれぞれのワード線を含むか、またはそれらに電気的に接続される。基板はシリコン基板を含むことができる。垂直ＮＡＮＤデバイスは、シリコン基板の上に配置されたモノリシック３次元ＮＡＮＤストリングのアレイを含むことができる。ＮＡＮＤストリングの３次元アレイの第１デバイスレベルの少なくとも１つのメモリセルは、ＮＡＮＤストリングの３次元アレイの第２デバイスレベルの別のメモリセルの上に配置される。シリコン基板は、その上に位置するメモリデバイス用のドライバ回路を含む集積回路を含むことができる。
【０１１５】
一実施形態では、モノリシック３次元ＮＡＮＤストリングのアレイは、複数の半導体チャネル（６０）を含むことができ、複数の半導体チャネルのそれぞれの少なくとも１つの端部部分は、基板の上面に対して実質的に垂直に延在する。モノリシック３次元ＮＡＮＤストリングのアレイは、複数の電荷蓄積素子を含むことができる。各電荷蓄積要素は、複数の半導体チャネルのそれぞれ１つに隣接して配置することができる。モノリシック３次元ＮＡＮＤストリングのアレイは、基板の上面に対して実質的に平行に延在するストリップ形状を有する複数の制御ゲート電極（導電層４６のサブセットとして具体化される）を含むことができる。複数の制御ゲート電極は、第１デバイスレベルに配置された少なくとも第１制御ゲート電極と、第２デバイスレベルに配置された第２制御ゲート電極とを含むことができる。
【０１１６】
一実施形態では、本開示のモノリシック３次元メモリデバイスは、メモリスタック構造５５内のメモリ素子に電荷を蓄積することによってデータを記憶するようにプログラムすることができる。データは、ｐ−ｉ−ｎ接合構造（１７、６０、６３）を通過する電流を測定することによって読み取り可能である。好ましくは、下部ドープ半導体部分１７からチャネル６０を通って上部ドープ半導体部分６３に流れる正孔電流（すなわち、正孔の流れ）が、読み取り動作中に使用される。第１導電型の電荷キャリア（例えば、正孔）は、ドープウェル領域１１１または接触領域２６１（存在する場合）から供給され、ドープウェル領域１１１または領域２６１からエピタキシャルペデスタル１１へ、次いで下部ドープ半導体部分１７へ、次いで真性半導体部分（すなわちチャネル）６０へ、そして上部ドープ半導体部分６３へ流れ込むことができる。ドープウェル領域１１１および／または接触領域２６１、エピタキシャルペデスタル１１、および下部ドープ半導体部分１７は、エピタキシャルペデスタル１１内のドーパント濃度が、ドープウェル領域１１１または接触領域２６１内のドーパント濃度よりも低く、および／または、下部ドープ半導体領域１７内のドーパント濃度よりも低くなるように、第１導電型のドーピングを有することができる。
【０１１７】
下部ドープ半導体部分１７は、真性半導体部分６０とエピタキシャルペデスタル１１との間のオーム接触を提供するために、エピタキシャルペデスタル１１よりも高いドーパント濃度を有することができる。下部ドープ半導体部分１７は伝導性であることができる、すなわち、１．０×１０５Ｓ／ｃｍより高い導電率を有するように縮退的にドーピング可能である。エピタキシャルペデスタルが半伝導性である、すなわち１．０×１０−６Ｓ／ｃｍ〜１．０×１０５Ｓ／ｃｍの範囲の導電率を有するように、エピタキシャルペデスタル１１は、下部ドープ半導体部分１７およびドープ半導体ウェル１１１よりも低いドーパント濃度を有することができ、エピタキシャルペデスタルを通る電流は、（選択ゲート電極４６が省略されない限り）誘電体スペーサ１１６を横方向に取り囲む少なくとも１つの導電層４６Ａによって制御される。ドープ半導体ウェル１１１は、低い電気抵抗を提供するために、エピタキシャルペデスタル１１よりも高いドーパント濃度を有することができる。ドープ半導体ウェル１１１は、ｐ−ｉ−ｎ接合構造（１７、６０、６３）を通る電流の導通のための第１導電型の電荷キャリアを提供するソースラインとして機能するので、ドープ半導体ウェル１１１の低抵抗は、ｐ−ｉ−ｎ接合構造（１７、６０、６３）を通るオン電流を増大することができる。
【０１１８】
図１３Ａを参照すると、正孔電流検出の例示的なバイアス設定が示され、この場合、第１導電型がｐ型であり、第２導電型がｎ型である。メモリスタック構造５５内のメモリ素子のプログラミングおよび消去は、ファウラー・ノルドハイム電子トンネリング、ホットエレクトロン注入および／またはゲート誘導ドレインリーク（ｇａｔｅ  ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）（ＧＩＤＬ）によって適切な導電層（すなわち制御ゲート電極）４６へ印加される電気バイアスを介して真性半導体部分６０からメモリ膜５０内のメモリ素子への電子注入を誘発することによって実行可能であり、その際、制御ゲート電極に正のバイアスを印加してチャネル内に正孔を生成した後、制御ゲート電極に負のバイアスを印加して正孔をメモリ膜に引き込んで、メモリ膜内にトラップされた電子と再結合して電荷を除去する。さらに、抑制動作中、電子は部分（例えばドレイン）６３からチャネル６０に注入され得る。
【０１１９】
読み取り動作の間、ドープ半導体ウェル１１１は電気的に接地することができる、すなわち０Ｖでバイアスすることができる。メモリスタック構造５５が読み取り動作のために選択されていない場合、０Ｖのバイアス電圧をビット線（例えば、構造９８または構造９８に接続された付加的な上層配線）から上部ドープ半導体部分６３に印加することができる。メモリスタック構造５５がメモリ膜５０内のメモリ要素の内容を読み取るために選択されるとき、上部ドープ半導体部分６３は、ビット線から−５Ｖなど基板のバイアスに対して負の電圧で電気的にバイアスすることができる。選択ゲート電極として使用される導電層４６Ａ、４６Ｂ、４６Ｃ（例えば、誘電体スペーサ１１６を横方向に取り囲む導電層４６Ａ）は、正孔による電気伝導のためにエピタキシャルチャネル１１を作動する、−７Ｖなどの作動電圧で電気的にバイアスすることができる。選択されていない制御ゲート電極（真性半導体部分６０を横方向に取り囲む導電層４６Ｕとして具体化される）は、−７Ｖなどの（基板のバイアスに対して）負の作動電圧で電気的にバイアスされ、この電圧は、選択されない制御ゲート電極のレベルにおける真性半導体部分６０の部分を作動する。選択された制御ゲート電極４６Ｓは、０Ｖであり得る選択電圧で電気的にバイアスすることができる。正孔のフェルミエネルギーおよび対応する正孔分布は、図１３Ｂにおいて上部ドープ半導体部分６３を０Ｖおよび−５Ｖで電気的にバイアスする場合について説明される。
【０１２０】
本開示のデバイスは、読み取り動作の間、真性半導体部分６０を通る電流の大部分を伝導するために使用される電荷キャリアとして、ドープウェル領域１１１、エピタキシャルペデスタル１１、および下部ドープ半導体部分１７の大多数の電荷キャリアを使用する。したがって、メモリスタック構造５５の各組の近くに、第２導電型のドープ領域（従来技術の構造ではソース領域など）を設ける必要はない。したがって、コンタクトビアキャビティ７９を満たす大きな金属コンタクトビア構造は不要であり、コンタクトビアキャビティ７９は誘電性充填材料部分１７４で満たすことができる。誘電性充填材料部分１７４を含むトレンチ７９は、ソース電極／コンタクトビア構造が中に配置されていないため、従来技術のトレンチ７９より狭くてもよい。これは活性素子面積を増加させ、ストリング当たりの製造コストを削減し、制御ゲート４６とソース電極との間の起こり得る短絡を回避する。さらに、制御ゲート「フィンガ」によって囲まれたメモリスタック構造５５の各組に近接して大きな金属コンタクトビア構造（例えばタングステン構造）が必要とされないので、大きな金属コンタクトビア構造からの機械的応力は本開示の構成において回避することができる。応力の減少は望ましくない基板の反りを減少させる。したがって、本開示は、ｐ−ｎ−ｐトランジスタ構造またはｎ−ｐ−ｎトランジスタ構造を採用する従来技術の構造よりも少ない機械的応力を有しかつメモリ構造５５の複数の組に対してコンタクト構造９６を介して１つの共通ウェルを使用する３次元メモリ構造を提供する。
【０１２１】
上の記載は特定の好ましい実施形態を参照しているが、本開示はそれに限定されないことは理解されるであろう。当業者であれば、開示された実施形態に様々な修正を加えることができ、そのような修正は本開示の範囲内にあることが意図されていることに気が付くであろう。特定の構造および／または構成を採用する実施形態が本開示に示されている場合、本開示は、そのような置換が明示的に禁止されていない限りまたは当業者に不可能であることが知られていない限り、機能的に等価である他のいずれかの適合可能な構造および／または構成で実施され得ることが理解される。本明細書で引用した刊行物、特許出願および特許のすべては、その全体が参照により本明細書に組み込まれる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ−１３Ｂ】
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