(57)【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ハードマスク膜を成膜し、前記第１の主面上の第１の領域内の前記ハードマスク膜に第１の開口を形成する工程；
（ｂ）前記第１の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程；
（ｃ）前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第１の開口内の前記第１の主面の半導体領域表面に第１のシャロートレンチを形成する工程；
（ｄ）前記工程（ｃ）の後、前記第１のシャロートレンチの内面、および前記第１の開口内の前記第１の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程；
（ｅ）前記工程（ｄ）の後、前記第１のシャロートレンチ、および前記第１の開口を絶縁膜で埋め込む工程；
（ｆ）前記工程（ｅ）の後、前記第１の開口内の前記第１のシャロートレンチ外に絶縁膜が残るように、前記第１のシャロートレンチの外部の絶縁膜を除去することにより、前記第１のシャロートレンチの内外に亘りドレインオフセットＳＴＩ絶縁膜を形成する工程；
（ｇ）前記工程（ｆ）の後、前記ドレインオフセットＳＴＩ絶縁膜に隣接する第１のアクティブ領域のゲート絶縁膜上から前記ドレインオフセットＳＴＩ絶縁膜上に亘って、第１のゲート電極を形成する工程。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｈ）前記工程（ｃ）の後であって前記工程（ｄ）の前に、前記第１の主面上の第２の領域内の前記ハードマスク膜に第２の開口を形成し、前記第２の開口内の前記第１の主面の半導体領域表面に第２のシャロートレンチを形成する工程、
ここで、前記工程（ｄ）においては、前記第２のシャロートレンチの内面の少なくとも露出した部分が酸化され、
前記工程（ｅ）においては、前記第２のシャロートレンチおよび前記第２の開口が絶縁膜で埋め込まれ、
前記工程（ｆ）においては、前記第２のシャロートレンチの外部の絶縁膜を除去することにより、前記第２のシャロートレンチに素子間ＳＴＩ絶縁膜が形成され、
前記工程（ｇ）においては、前記第２のシャロートレンチに隣接する第２のアクティブ領域のゲート絶縁膜上に第２のゲート電極が形成される。
【請求項３】
請求項１に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、窒化シリコン系絶縁膜を主要な構成膜とする。
【請求項４】
請求項３に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｉ）前記工程（ｆ）の後であって前記工程（ｇ）の前に、前記窒化シリコン系絶縁膜を除去する工程。
【請求項５】
請求項１に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、その上半部の主要部がポリシリコン膜で構成されている。
【請求項６】
請求項１に記載の半導体集積回路装置の製造方法において、前記工程（ｄ）を開始する際の前記第１のシャロートレンチの幅は、前記工程（ｃ）が完了した時点の前記サイドウォール絶縁膜間の幅よりも広い。
【請求項７】
請求項１に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｊ）前記工程（ｃ）の後であって前記工程（ｄ）の前に、前記サイドウォール絶縁膜を除去する工程。
【請求項８】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ハードマスク膜を成膜し、前記第１の主面上の第１の領域内の前記ハードマスク膜に第１の開口を形成する工程；
（ｂ）前記第１の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程；
（ｃ）前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第１の開口内の前記第１の主面の半導体領域表面に第１のシャロートレンチを形成する工程；
（ｄ）前記工程（ｃ）の後、前記第１の主面上の第２の領域内の前記ハードマスク膜に第２の開口を形成し、前記第２の開口内の前記第１の主面の半導体領域表面に第２のシャロートレンチを形成する工程；
（ｅ）前記工程（ｄ）の後、前記第１のシャロートレンチの内面、前記第２のシャロートレンチの内面、および前記第１の開口内の前記第１の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程；
（ｆ）前記工程（ｅ）の後、前記第１のシャロートレンチ、前記第２のシャロートレンチ、前記第１の開口および前記第２の開口を絶縁膜で埋め込む工程；
（ｇ）前記工程（ｆ）の後、前記第１の開口内の前記第１のシャロートレンチ外に絶縁膜が残るように、前記第１のシャロートレンチおよび前記第２のシャロートレンチの外部の絶縁膜を除去することにより、前記第１のシャロートレンチの内外に亘りドレインオフセットＳＴＩ絶縁膜を、前記第２のシャロートレンチに素子間ＳＴＩ絶縁膜を、それぞれ形成する工程；
（ｈ）前記工程（ｇ）の後、前記ドレインオフセットＳＴＩ絶縁膜に隣接する第１のアクティブ領域のゲート絶縁膜上から前記ドレインオフセットＳＴＩ絶縁膜上に亘って、第１のゲート電極を、前記第２のシャロートレンチに隣接する第２のアクティブ領域のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程。
【請求項９】
請求項８に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、窒化シリコン系絶縁膜を主要な構成膜とする。
【請求項１０】
請求項９に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｉ）前記工程（ｇ）の後であって前記工程（ｈ）の前に、前記窒化シリコン系絶縁膜を除去する工程。
【請求項１１】
請求項８に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、その上半部の主要部がポリシリコン膜で構成されている。
【請求項１２】
請求項８に記載の半導体集積回路装置の製造方法において、前記工程（ｅ）を開始する際の前記第１のシャロートレンチの幅は、前記工程（ｃ）が完了した時点の前記サイドウォール絶縁膜間の幅よりも広い。
【請求項１３】
請求項８に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｊ）前記工程（ｃ）の後であって前記工程（ｅ）の前に、前記サイドウォール絶縁膜を除去する工程。
【請求項１４】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ハードマスク膜を成膜し、前記第１の主面上の第１の領域内の前記ハードマスク膜に第１の開口を形成する工程；
（ｂ）前記第１の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記第１の主面上の第２の領域内の前記ハードマスク膜に第２の開口を形成する工程；
（ｄ）前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第１の開口内の前記第１の主面の半導体領域表面に第１のシャロートレンチを、前記第２の開口内の前記第１の主面の半導体領域表面に第２のシャロートレンチをそれぞれ形成する工程；
（ｅ）前記工程（ｄ）の後、前記第１のシャロートレンチの内面、前記第２のシャロートレンチの内面、および前記第１の開口内の前記第１の主面の前記半導体領域表面の内の露出した部分を酸化する工程；
（ｆ）前記工程（ｅ）の後、前記第１のシャロートレンチ、前記第２のシャロートレンチ、前記第１の開口および前記第２の開口を絶縁膜で埋め込む工程；
（ｇ）前記工程（ｆ）の後、前記第１の開口内の前記第１のシャロートレンチ外に絶縁膜が残るように、前記第１のシャロートレンチおよび前記第２のシャロートレンチの外部の絶縁膜を除去することにより、前記第１のシャロートレンチの内外に亘りドレインオフセットＳＴＩ絶縁膜を、前記第２のシャロートレンチに素子間ＳＴＩ絶縁膜を、それぞれ形成する工程；
（ｈ）前記工程（ｇ）の後、前記ドレインオフセットＳＴＩ絶縁膜に隣接する第１のアクティブ領域のゲート絶縁膜上から前記ドレインオフセットＳＴＩ絶縁膜上に亘って、第１のゲート電極を、前記第２のシャロートレンチに隣接する第２のアクティブ領域のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程。
【請求項１５】
請求項１４に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、窒化シリコン系絶縁膜を主要な構成膜とする。
【請求項１６】
請求項１５に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｉ）前記工程（ｇ）の後であって前記工程（ｈ）の前に、前記窒化シリコン系絶縁膜を除去する工程。
【請求項１７】
請求項１４に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、その上半部の主要部がポリシリコン膜で構成されている。
【請求項１８】
請求項１４に記載の半導体集積回路装置の製造方法において、前記工程（ｅ）を開始する際の前記第１のシャロートレンチの幅は、前記工程（ｄ）が完了した時点の前記サイドウォール絶縁膜間の幅よりも広い。
【請求項１９】
請求項１４に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｊ）前記工程（ｄ）の後であって前記工程（ｅ）の前に、前記サイドウォール絶縁膜を除去する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）の製造方法等に関し、たとえば、高耐圧トランジスタを有する半導体集積回路装置等に適用することができるものである。
【背景技術】
【０００２】
日本特開２０１１−１８７５３０号公報（特許文献１）または、これに対応する米国特許公開２０１１−２１５４２３号公報（特許文献２）は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体集積回路に関するものである。そこには、半導体基板の表面に溝を設けることにより、高ドレイン電流の絶縁ゲート型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を提供する技術が開示されている。たとえば、この文献には、ソースコンタクト領域からゲート下をドレインコンタクト領域まで延びる溝を有するＭＯＳＦＥＴが開示されている。
【０００３】
日本特開２０１２−１８９７３号公報（特許文献３）または、これに対応する米国特許公開２０１２−７１５１号公報（特許文献４）は、高耐圧トランジスタを集積したＣＭＯＳ半導体集積回路に関するものである。そこには、チャネル領域等にチャネル方向に平行な、または、直行する溝等を設けた高耐圧ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴが開示されている。
【０００４】
日本特開２０１１−６６０６７号公報（特許文献５）または、これに対応する米国特許第８６９２３５２号公報（特許文献６）は、高耐圧横型トランジスタを集積したＣＭＯＳ半導体集積回路に関するものである。そこには、高耐圧横型ＭＯＳＦＥＴがＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等で分離されたＣＭＯＳ半導体集積回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１８７５３０号公報
【特許文献２】米国特許公開２０１１−２１５４２３号公報
【特許文献３】特開２０１２−１８９７３号公報
【特許文献４】米国特許公開２０１２−７１５１号公報
【特許文献５】特開２０１１−６６０６７号公報
【特許文献６】米国特許第８６９２３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高耐圧ＭＯＳＦＥＴ等（たとえば、ＬＤＭＯＳＦＥＴ）において、素子分離その他の分離目的で、ＬＯＣＯＳ型フィールド絶縁膜等を使用すると、処理工程が長くなる等のために、製造コストが増大する。一方、ＳＴＩ型フィールド絶縁膜等を使用すると、ドレイン分離絶縁膜底部コーナ部近傍において、インパクトイオン化による高エネルギ電子が発生し、高耐圧ＭＯＳＦＥＴ等の信頼性が劣化することが、本願発明者らによって明らかにされた。この傾向は、高耐圧Ｐ型ＬＤＭＯＳＦＥＴにおいて特に顕著である。
【０００７】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本願の一実施の形態の概要は、以下のごとくである。
（１）まず、半導体ウエハの第１の主面上に、ハードマスク膜を成膜し、第１の主面上の第１の領域内の前記ハードマスク膜に第１の開口を形成する。
（２）その後、第１の開口のハードマスク膜の側面にサイドウォール絶縁膜を形成する。
（３）その後、ハードマスク膜およびサイドウォール絶縁膜をマスクとして、第１の開口内の第１の主面の半導体領域表面に第１のシャロートレンチを形成する。
（４）その後、第１のシャロートレンチの内面、および第１の開口内の第１の主面の半導体領域表面の内、少なくとも露出した部分を酸化する。
（５）その後、第１のシャロートレンチ、および第１の開口を絶縁膜で埋め込む。
（６）その後、第１の開口内の前記第１のシャロートレンチ外に絶縁膜が残るように、第１のシャロートレンチの外部の絶縁膜を除去することにより、第１のシャロートレンチの内外に亘りドレインオフセットＳＴＩ絶縁膜を形成する。
（７）その後、ドレインオフセットＳＴＩ絶縁膜に隣接する第１のアクティブ領域のゲート絶縁膜上から前記ドレインオフセットＳＴＩ絶縁膜上に亘って、第１のゲート電極を形成する各工程を含む半導体集積回路装置の製造方法である。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、前記本願の一実施の形態によれば、高耐圧ＭＯＳＦＥＴの信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ハードマスク１次加工工程）の高耐圧デバイス領域のデバイス断面図である。
【図２】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ハードマスク１次加工工程）の低耐圧デバイス領域のデバイス断面図である。
【図３】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（加工用サイドウォール酸化シリコン系絶縁膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。
【図４】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（加工用サイドウォール絶縁膜形成工程）の高耐圧デバイス領域のデバイス断面図である。
【図５】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（オフセットドレイン部シャロートレンチエッチング工程）の高耐圧デバイス領域のデバイス断面図である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（加工用サイドウォール絶縁膜除去工程）の高耐圧デバイス領域のデバイス断面図である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（素子分離部等のシャロートレンチエッチング工程）の高耐圧デバイス領域のデバイス断面図である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（素子分離部等のシャロートレンチエッチング工程）の低耐圧デバイス領域のデバイス断面図である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（内壁酸化膜形成工程）の高耐圧デバイス領域のデバイス断面図である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（内壁酸化膜形成工程）の低耐圧デバイス領域のデバイス断面図である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（埋め込み絶縁膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（埋め込み絶縁膜成膜工程）の低耐圧デバイス領域のデバイス断面図である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ＣＭＰ工程）の高耐圧デバイス領域のデバイス断面図である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ＣＭＰ工程）の低耐圧デバイス領域のデバイス断面図である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（埋め込み絶縁膜エッチバック工程）の高耐圧デバイス領域のデバイス断面図である。
【図１６】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（埋め込み絶縁膜エッチバック工程）の低耐圧デバイス領域のデバイス断面図である。
【図１７】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ハードマスク除去工程）の高耐圧デバイス領域のデバイス断面図である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ハードマスク除去工程）の低耐圧デバイス領域のデバイス断面図である。
【図１９】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲートポリシリコン膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。
【図２０】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲートポリシリコン膜成膜工程）の低耐圧デバイス領域のデバイス断面図である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲート電極加工工程）の高耐圧デバイス領域のデバイス断面図である。
【図２２】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲート電極加工工程）の低耐圧デバイス領域のデバイス断面図である。
【図２３】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ＬＤＤ領域等導入工程）の低耐圧デバイス領域のデバイス断面図である。
【図２４】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲートサイドウォール形成工程）の高耐圧デバイス領域のデバイス断面図である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲートサイドウォール形成工程）の低耐圧デバイス領域のデバイス断面図である。
【図２６】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（Ｐ型高濃度ソースドレイン領域導入工程）の高耐圧デバイス領域のデバイス断面図である。
【図２７】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（Ｎ型およびＰ型高濃度ソースドレイン領域導入工程）の低耐圧デバイス領域のデバイス断面図である。
【図２８】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（サリサイド工程）の高耐圧デバイス領域のデバイス断面図である。
【図２９】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（サリサイド工程）の低耐圧デバイス領域のデバイス断面図である。
【図３０】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（プリメタル絶縁層形成工程）の高耐圧デバイス領域のデバイス断面図である。
【図３１】本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（プリメタル絶縁層形成工程）の低耐圧デバイス領域のデバイス断面図である。
【図３２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図５に続くウエハプロセス途中（追加等方性エッチング工程）の高耐圧デバイス領域のデバイス断面図である。
【図３３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図１に対応するウエハプロセス途中（ハードマスク１次加工工程）の高耐圧デバイス領域のデバイス断面図である。
【図３４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図３に対応するウエハプロセス途中（加工用サイドウォール酸化シリコン系絶縁膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。
【図３５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図４に対応するウエハプロセス途中（加工用サイドウォール絶縁膜形成工程）の高耐圧デバイス領域のデバイス断面図である。
【図３６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図５に対応するウエハプロセス途中（オフセットドレイン部シャロートレンチ等方性エッチング工程）の高耐圧デバイス領域のデバイス断面図である。
【図３７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図１に対応するウエハプロセス途中（ハードマスク１次加工工程）の高耐圧デバイス領域のデバイス断面図である。
【図３８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図１７に対応するウエハプロセス途中（ハードマスク除去工程）の高耐圧デバイス領域のデバイス断面図である。
【図３９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図１８（図３８）に対応するウエハプロセス途中（ハードマスク除去工程）の低耐圧デバイス領域のデバイス断面図である。
【図４０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するためのウエハプロセス途中（下地絶縁膜除去工程）の高耐圧デバイス領域のデバイス断面図である。
【図４１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図４０に対応するウエハプロセス途中（下地絶縁膜除去工程）の低耐圧デバイス領域のデバイス断面図である。
【図４２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図１９に対応するウエハプロセス途中（ゲートポリシリコン膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。
【図４３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図２０（図４２）に対応するウエハプロセス途中（ゲートポリシリコン膜成膜工程）の低耐圧デバイス領域のデバイス断面図である。
【図４４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝コーナラウンディング（Ｃｏｒｎｅｒ  Ｒｏｕｎｄｉｎｇ）に関する変形例（変形例４）を説明するための図６に対応するウエハプロセス途中（加工用サイドウォール絶縁膜除去工程）の高耐圧デバイス領域のデバイス断面図である。
【図４５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５）を説明するための図７（前半）に対応するウエハプロセス途中（ハードマスク２次加工工程）の高耐圧デバイス領域のデバイス断面図である。
【図４６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５）を説明するための図４５に対応するウエハプロセス途中（ハードマスク２次加工工程）の低耐圧デバイス領域のデバイス断面図である。
【図４７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５）を説明するための図７（後半）に対応するウエハプロセス途中（シャロートレンチ一括エッチング工程）の高耐圧デバイス領域のデバイス断面図である。
【図４８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５）を説明するための図４７に対応するウエハプロセス途中（シャロートレンチ一括エッチング工程）の低耐圧デバイス領域のデバイス断面図である。
【図４９】本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインを説明するためのプロセスブロックフロー図である。
【図５０】本願の前記一実施の形態（変形例を含む）におけるチップレイアウトの一例を示すチップ全体上面図である。
【図５１】本願の前記一実施の形態（変形例を含む）における素子分離構造等の一例を示す図５０のＡ−Ｂ断面に対応するデバイスの模式断面図（ＤＴＩ分離構造）である。
【図５２】図５０の高耐圧デバイス領域上面切り出し部Ｒ１の拡大チップ上面図である。
【図５３】図５０の低耐圧デバイス領域上面切り出し部Ｒ２の拡大チップ上面図である。
【図５４】本願の前記一実施の形態（変形例を含む）における素子分離構造等のその他の一例を示す図５０のＡ−Ｂ断面に対応するデバイスの模式断面図（ＤＴＩ＆ＳＯＩ分離構造）である。
【発明を実施するための形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１４】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ハードマスク膜を成膜し、前記第１の主面上の第１の領域内の前記ハードマスク膜に第１の開口を形成する工程；
（ｂ）前記第１の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程；
（ｃ）前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第１の開口内の前記第１の主面の半導体領域表面に第１のシャロートレンチを形成する工程；
（ｄ）前記工程（ｃ）の後、前記第１のシャロートレンチの内面、および前記第１の開口内の前記第１の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程；
（ｅ）前記工程（ｄ）の後、前記第１のシャロートレンチ、および前記第１の開口を絶縁膜で埋め込む工程；
（ｆ）前記工程（ｅ）の後、前記第１の開口内の前記第１のシャロートレンチ外に絶縁膜が残るように、前記第１のシャロートレンチの外部の絶縁膜を除去することにより、前記第１のシャロートレンチの内外に亘りドレインオフセットＳＴＩ絶縁膜を形成する工程；
（ｇ）前記工程（ｆ）の後、前記ドレインオフセットＳＴＩ絶縁膜に隣接する第１のアクティブ領域のゲート絶縁膜上から前記ドレインオフセット絶縁膜上に亘って、第１のゲート電極を形成する工程。
【００１５】
２．前記項１に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｈ）前記工程（ｃ）の後であって前記工程（ｄ）の前に、前記第１の主面上の第２の領域内の前記ハードマスク膜に第２の開口を形成し、前記第２の開口内の前記第１の主面の半導体領域表面に第２のシャロートレンチを形成する工程、
ここで、前記工程（ｄ）においては、前記第２のシャロートレンチの内面の少なくとも露出した部分が酸化され、
前記工程（ｅ）においては、前記第２のシャロートレンチおよび前記第２の開口が絶縁膜で埋め込まれ、
前記工程（ｆ）においては、前記第２のシャロートレンチの外部の絶縁膜を除去することにより、前記第２のシャロートレンチに素子間ＳＴＩ絶縁膜が形成され、
前記工程（ｇ）においては、前記第２のシャロートレンチに隣接する第２のアクティブ領域のゲート絶縁膜上に第２のゲート電極が形成される。
【００１６】
３．前記項１または２に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、窒化シリコン系絶縁膜を主要な構成膜とする。
【００１７】
４．前記項３に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｉ）前記工程（ｆ）の後であって前記工程（ｇ）の前に、前記窒化シリコン系絶縁膜を除去する工程。
【００１８】
５．前記項１から４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、その上半部の主要部がポリシリコン膜で構成されている。
【００１９】
６．前記項１から５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記工程（ｄ）を開始する際の前記第１のシャロートレンチの幅は、前記工程（ｃ）が完了した時点の前記サイドウォール絶縁膜間の幅よりも広い。
【００２０】
７．前記項１から６のいずれか一つに記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｊ）前記工程（ｃ）の後であって前記工程（ｄ）の前に、前記サイドウォール絶縁膜を除去する工程。
【００２１】
８．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ハードマスク膜を成膜し、前記第１の主面上の第１の領域内の前記ハードマスク膜に第１の開口を形成する工程；
（ｂ）前記第１の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程；
（ｃ）前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第１の開口内の前記第１の主面の半導体領域表面に第１のシャロートレンチを形成する工程；
（ｄ）前記工程（ｃ）の後、前記第１の主面上の第２の領域内の前記ハードマスク膜に第２の開口を形成し、前記第２の開口内の前記第１の主面の半導体領域表面に第２のシャロートレンチを形成する工程；
（ｅ）前記工程（ｄ）の後、前記第１のシャロートレンチの内面、前記第２のシャロートレンチの内面、および前記第１の開口内の前記第１の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程；
（ｆ）前記工程（ｅ）の後、前記第１のシャロートレンチ、前記第２のシャロートレンチ、前記第１の開口および前記第２の開口を絶縁膜で埋め込む工程；
（ｇ）前記工程（ｆ）の後、前記第１の開口内の前記第１のシャロートレンチ外に絶縁膜が残るように、前記第１のシャロートレンチおよび前記第２のシャロートレンチの外部の絶縁膜を除去することにより、前記第１のシャロートレンチの内外に亘りドレインオフセットＳＴＩ絶縁膜を、前記第２のシャロートレンチに素子間ＳＴＩ絶縁膜を、それぞれ形成する工程；
（ｈ）前記工程（ｇ）の後、前記ドレインオフセットＳＴＩ絶縁膜に隣接する第１のアクティブ領域のゲート絶縁膜上から前記ドレインオフセット絶縁膜上に亘って、第１のゲート電極を、前記第２のシャロートレンチに隣接する第２のアクティブ領域のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程。
【００２２】
９．前記項８に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、窒化シリコン系絶縁膜を主要な構成膜とする。
【００２３】
１０．前記項９に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｉ）前記工程（ｇ）の後であって前記工程（ｈ）の前に、前記窒化シリコン系絶縁膜を除去する工程。
【００２４】
１１．前記項８から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、その上半部の主要部がポリシリコン膜で構成されている。
【００２５】
１２．前記項８から１１のいずれか一つに記載の半導体集積回路装置の製造方法において、前記工程（ｅ）を開始する際の前記第１のシャロートレンチの幅は、前記工程（ｃ）が完了した時点の前記サイドウォール絶縁膜間の幅よりも広い。
【００２６】
１３．前記項８から１２のいずれか一つに記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｊ）前記工程（ｃ）の後であって前記工程（ｅ）の前に、前記サイドウォール絶縁膜を除去する工程。
【００２７】
１４．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上に、ハードマスク膜を成膜し、前記第１の主面上の第１の領域内の前記ハードマスク膜に第１の開口を形成する工程；
（ｂ）前記第１の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記第１の主面上の第２の領域内の前記ハードマスク膜に第２の開口を形成する工程；
（ｄ）前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第１の開口内の前記第１の主面の半導体領域表面に第１のシャロートレンチを、前記第２の開口内の前記第１の主面の半導体領域表面に第２のシャロートレンチをそれぞれ形成する工程；
（ｅ）前記工程（ｄ）の後、前記第１のシャロートレンチの内面、前記第２のシャロートレンチの内面、および前記第１の開口内の前記第１の主面の前記半導体領域表面の内の露出した部分を酸化する工程；
（ｆ）前記工程（ｅ）の後、前記第１のシャロートレンチ、前記第２のシャロートレンチ、前記第１の開口および前記第２の開口を絶縁膜で埋め込む工程；
（ｇ）前記工程（ｆ）の後、前記第１の開口内の前記第１のシャロートレンチ外に絶縁膜が残るように、前記第１のシャロートレンチおよび前記第２のシャロートレンチの外部の絶縁膜を除去することにより、前記第１のシャロートレンチの内外に亘りドレインオフセットＳＴＩ絶縁膜を、前記第２のシャロートレンチに素子間ＳＴＩ絶縁膜を、それぞれ形成する工程；
（ｈ）前記工程（ｇ）の後、前記ドレインオフセットＳＴＩ絶縁膜に隣接する第１のアクティブ領域のゲート絶縁膜上から前記ドレインオフセット絶縁膜上に亘って、第１のゲート電極を、前記第２のシャロートレンチに隣接する第２のアクティブ領域のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程。
【００２８】
１５．前記項１４に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、窒化シリコン系絶縁膜を主要な構成膜とする。
【００２９】
１６．前記項１５に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｉ）前記工程（ｇ）の後であって前記工程（ｈ）の前に、前記窒化シリコン系絶縁膜を除去する工程。
【００３０】
１７．前記項１４から１６のいずれか一つに記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、その上半部の主要部がポリシリコン膜で構成されている。
【００３１】
１８．前記項１４から１７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記工程（ｅ）を開始する際の前記第１のシャロートレンチの幅は、前記工程（ｄ）が完了した時点の前記サイドウォール絶縁膜間の幅よりも広い。
【００３２】
１９．前記項１４から１８のいずれか一つに記載の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｊ）前記工程（ｄ）の後であって前記工程（ｅ）の前に、前記サイドウォール絶縁膜を除去する工程。
【００３３】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３４】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３５】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。
【００３６】
なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。
【００３７】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３８】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００３９】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４０】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮ（ＳｉＯＣ，ＳｉＯＣＮ）は、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜や参照光反射促進膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。従って、これらの酸化物と窒化物（炭化物、炭窒化物）の分類は、どちらが主要な要素化によって分類される。
【００４１】
窒化シリコン膜等の窒化シリコン系絶縁膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００４２】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００４３】
３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４４】
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
【００４５】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００４６】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
【００４７】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
【００４８】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００４９】
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５０】
６．本願の主要な対象は、ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）は、歴史的には、二重拡散でゲート長を決める構造の横型ＭＯＳＦＥＴを主に指していたが、現在では、特に二重拡散等に関係なく、表面側にソース、ドレイン、ゲートを有する横型ＭＯＳＦＥＴを広く含むものとなっている。なお、表面側にソース、ドレイン、ゲートを有し、シンカ（Ｓｉｎｋｅｒ）や埋め込むプラグ等を用いて、裏面側にもこれらの電極の一つを形成したものを含むことは言うまでもない。本願でも、「ＬＤＭＯＳＦＥＴ」を、この後者の意味（広い意味）で用いている。なお、本願の対象は、単体であるか、集積回路であるかにかかわらず、このような横型ＭＯＳＦＥＴを含むものを広く含む。また、本願では、ＬＤＭＯＳＦＥＴの一例として、主にＰチャネル型ＬＤＭＯＳＦＥＴを例にとり具体的に説明するが、Ｎチャネル型ＬＤＭＯＳＦＥＴを含むものにも適用できることは言うまでもない。
【００５１】
また、高耐圧トランジスタ（またはパワー系デバイス、これらを含めて、「高耐圧トランジスタ等」という）として、各種横型ＭＯＳＦＥＴのほか、縦型ＭＯＳＦＥＴを併用することもできることは言うまでもない。高耐圧トランジスタ等としては、これらのほか、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等を併用することもできることは言うまでもない。
【００５２】
また、本願において、「ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造」、「ＳＴＩ絶縁膜」、「ＳＴＩプロセス」等というときは、標準的なＳＴＩプロセス、すなわち、非自己整合型ＳＴＩ（Ｎ−ＳＴＩ：Ｎｏｒｍａｌ−ＳＴＩ）プロセス、自己整合型ＳＴＩプロセス（ＳＡ−ＳＴＩ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  ＳＴＩ）等のみをさすものではない。すなわち、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）プロセスやＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と異なる素子分離プロセス等であって、トレンチへの絶縁膜の埋め込みと平坦化の組み合わせによる素子分離技術等を広く含むものとする。したがって、ドレインオフセットＳＴＩ絶縁膜２５（図１５参照）の形成プロセスのような変形ＳＴＩプロセスも、もちろん、本願でいうＳＴＩプロセスに含まれる。
【００５３】
なお、本願においては、ＳＡ−ＳＴＩは、フラッシュメモリ等のプロセスに限定されず、ＳＴＩプロセスのハードマスクの下層部にポリシリコンを敷くものを広く指すものとする。
【００５４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５６】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００５７】
１．本願の一実施の形態の半導体集積回路装置の製造方法の基本例に関する主要プロセスの説明（主に図１から図３１）
以下の例では、一例として、Ｐ型単結晶シリコンウエハ（半導体基板）上に、たとえば、これよりも不純物濃度が低いＰ型Ｓｉエピタキシャル層（エピタキシャル層としては、ＳｉＧｅエピタキシャル層等のＳｉ系エピタキシャル層でもよい）を形成したエピタキシャルＳｉウエハ（「Ｐ型Ｓｉエピタキシャルウエハ」という）を用いたプロセスを説明する。しかし、ウエハとしては、エピタキシャルＳｉ系ウエハのほか、バルクＳｉ系ウエハでもよい。また、基板構造としては、Ｐ型半導体基板上に、Ｎ型Ｓｉエピタキシャル層等を形成したものでもよいし、Ｎ型半導体基板上に、Ｎ型Ｓｉエピタキシャル層等を形成したものでも、Ｐ型Ｓｉエピタキシャル層等を形成したものでもよい。
また、半導体基板の構造としては、エピタキシャルウエハのほか、Ｐ型またはＮ型バルク（Ｂｕｌｋ）ウエハでもよい。更に、半導体基板の構造としては、エピタキシャルウエハ、バルクウエハのほか、セクション７等に示すように、ＳＯＩウエハでもよい。
【００５８】
また、広域の素子分離構造としては、以下の例においては、主に、ディープトレンチアイソレーション（ＤＴＩ）と接合分離を組み合わせた構造（これを「ＤＴＩ分離」という）を例示する。狭域の素子分離構造としては、シャロートレンチアイソレーション（ＳＴＩ）または、これをベースとしたアイソレーション構造（これらを含めて、「ＳＴＩ構造」という）を使用している。しかし、広域の素子分離構造としては、ＤＴＩ分離のほか、各種の接合分離でもよいし、ＤＴＩ分離等とＳＯＩ分離等を組み合わせた「ＳＯＩ分離」でもよい。
【００５９】
一般に、パワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）は、高耐圧回路を構成する複数のＮ型およびＰ型の各種パワーＭＯＳＦＥＴ（またはＭＩＳＦＥＴ）すなわち、高耐圧トランジスタ、ＣＭＯＳ制御回路等を構成するＮ型およびＰ型の低耐圧ＭＩＳＦＥＴ、バイポーラトランジスタ等を有している。しかし、以下の例では、煩雑さを回避するため、主に、一つのＰチャネル型ＬＤＭＯＳＦＥＴ、各一つのＮ型およびＰ型の低耐圧ＭＩＳＦＥＴを例にとり具体的に説明する。したがって、以下の例は、Ｐチャネル型ＬＤＭＯＳＦＥＴのみでなく、Ｎチャネル型ＬＤＭＯＳＦＥＴの部分にも適用できることは言うまでもない。
【００６０】
また、以下に説明するパワーＩＣまたはパワー系ＩＣにおいては、高耐圧回路は、各種ドライバ回路、増幅回路、レベルシフト回路、各種スイッチング回路等に対応しており、低耐圧回路は、これらを制御するデジタルまたはアナログ形式の制御回路等に対応している。
【００６１】
さらに、以下では、高耐圧デバイス領域および低耐圧デバイス領域のゲートプロセスとして、ゲートファースト（Ｇａｔｅ  Ｆｉｒｓｔ）プロセスを例にとり具体的に説明する。しかし、たとえば、低耐圧デバイス領域のゲートプロセスとして、ゲートラスト（Ｇａｔｅ  Ｌａｓｔ）または、これらの中間的なプロセスを用いてもよいことは言うまでもない。
【００６２】
また、以下では、ゲート絶縁膜として、主に、熱酸化による酸化シリコン膜（酸窒化シリコン膜、または、これらの複合膜）を使用したものを例にとり具体的に説明するが、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等、熱酸化とＣＶＤの併用による酸化シリコン膜等、酸窒化シリコン膜等、高誘電率絶縁膜等でもよいことは言うまでもない。
【００６３】
さらに、以下では、ゲート電極として、主として、ポリシリコン系ゲート電極を例にとり具体的に説明するが、いわゆるメタルゲート電極（ポリシリコン系ゲート電極との複合膜を含む）でもよいことは言うまでもない。
【００６４】
図１は本願の一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ハードマスク１次加工工程）の高耐圧デバイス領域のデバイス断面図である。図２は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ハードマスク１次加工工程）の低耐圧デバイス領域のデバイス断面図である。図３は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（加工用サイドウォール酸化シリコン系絶縁膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。図４は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（加工用サイドウォール絶縁膜形成工程）の高耐圧デバイス領域のデバイス断面図である。図５は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（オフセットドレイン部シャロートレンチエッチング工程）の高耐圧デバイス領域のデバイス断面図である。図６は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（加工用サイドウォール絶縁膜除去工程）の高耐圧デバイス領域のデバイス断面図である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（素子分離部等のシャロートレンチエッチング工程）の高耐圧デバイス領域のデバイス断面図である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（素子分離部等のシャロートレンチエッチング工程）の低耐圧デバイス領域のデバイス断面図である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（内壁酸化膜形成工程）の高耐圧デバイス領域のデバイス断面図である。図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（内壁酸化膜形成工程）の低耐圧デバイス領域のデバイス断面図である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（埋め込み絶縁膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（埋め込み絶縁膜成膜工程）の低耐圧デバイス領域のデバイス断面図である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ＣＭＰ工程）の高耐圧デバイス領域のデバイス断面図である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ＣＭＰ工程）の低耐圧デバイス領域のデバイス断面図である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（埋め込み絶縁膜エッチバック工程）の高耐圧デバイス領域のデバイス断面図である。図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（埋め込み絶縁膜エッチバック工程）の低耐圧デバイス領域のデバイス断面図である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ハードマスク除去工程）の高耐圧デバイス領域のデバイス断面図である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ハードマスク除去工程）の低耐圧デバイス領域のデバイス断面図である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲートポリシリコン膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲートポリシリコン膜成膜工程）の低耐圧デバイス領域のデバイス断面図である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲート電極加工工程）の高耐圧デバイス領域のデバイス断面図である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲート電極加工工程）の低耐圧デバイス領域のデバイス断面図である。図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ＬＤＤ領域等導入工程）の低耐圧デバイス領域のデバイス断面図である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲートサイドウォール形成工程）の高耐圧デバイス領域のデバイス断面図である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（ゲートサイドウォール形成工程）の低耐圧デバイス領域のデバイス断面図である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（Ｐ型高濃度ソースドレイン領域導入工程）の高耐圧デバイス領域のデバイス断面図である。図２７は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（Ｎ型およびＰ型高濃度ソースドレイン領域導入工程）の低耐圧デバイス領域のデバイス断面図である。図２８は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（サリサイド工程）の高耐圧デバイス領域のデバイス断面図である。図２９は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（サリサイド工程）の低耐圧デバイス領域のデバイス断面図である。図３０は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（プリメタル絶縁層形成工程）の高耐圧デバイス領域のデバイス断面図である。図３１は本願の前記一実施の形態の半導体集積回路装置の製造方法を説明するためのウエハプロセス途中（プリメタル絶縁層形成工程）の低耐圧デバイス領域のデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の主要プロセスを説明する。なお、図１と図２、図７と図８、図９と図１０、図１１と図１２、図１３と図１４、図１５と図１６、図１７と図１８、図１９と図２０、図２１と図２２、図２４と図２５、図２８と図２９及び図３０と図３１は、この例においては、対応するステップ同士、それぞれ同時に処理される。なお、必要に応じて、選択的に、別途の工程としてよい。また、図２６と図２７は、この例においては、対応するステップ同士、それぞれ同時に処理されるが、不純物領域の濃度や打ち込みエネルギが異なる場合には、別途、処理するようにしてもよい。
【００６５】
まず、図１及び図２により、シャロートレンチ形成のためのハードマスク加工工程までを簡単に説明する。なお、以下の不純物領域の導入の順序等は一例であって、必要に応じて、任意に変更することができる。
【００６６】
すなわち、Ｐ型Ｓｉエピタキシャルウエハ１を準備し、図１に示すように、高耐圧デバイス領域１１（第１の領域）においては、たとえば、通常のリソグラフィとイオン注入等の組み合わせにより、Ｐ型エピタキシャル領域１ｅの表面１ａ（ウエハ１の裏面１ｂと反対の主面）に、Ｐ型オフセットドレイン領域２３ｐ（Ｐ型ドリフト領域）となるべき、Ｐ型ディープウエル領域３ｐを導入する。
【００６７】
次に、図１に示すように、高耐圧デバイス領域１１においては、たとえば、通常のリソグラフィとイオン注入等の組み合わせにより、Ｐ型エピタキシャル領域１ｅの表面１ａに、Ｐ型低濃度ドレイン領域１４ｐとなるべきＰ型ウエル領域４ｐを導入する。
【００６８】
次に、図１に示すように、高耐圧デバイス領域１１においては、たとえば、通常のリソグラフィとイオン注入等の組み合わせにより、Ｐ型エピタキシャル領域１ｅの表面１ａに、Ｎ型ボディ領域１４ｎとなるべきＮ型ウエル領域４ｎを導入する。これと同時に、図２に示すように、低耐圧デバイス領域１２（第２の領域）においては、たとえば、通常のリソグラフィとイオン注入等の組み合わせにより、Ｐ型エピタキシャル領域１ｅの表面１ａに、Ｐチャネル型トランジスタを形成するためのＮ型ウエル領域４ｎを導入する。
【００６９】
次に、図１及び図２に示すように、ウエハ１の表面１ａのほぼ全面に、ゲート絶縁膜１０となるべき下地絶縁膜５を形成する。ここで、「ほぼ」というのは、ウエハの周辺や一部特別の理由のある領域には、そのような絶縁膜が形成されない場合（または、いったん形成後、除去される場合）があるからである（以下、同様の場合に同じ）。下地絶縁膜５としては、たとえば、８ｎｍ程度の厚さを有する熱酸化膜（たとえば、酸化シリコン膜）等を好適なものとして例示することができる。
【００７０】
次に、図１及び図２に示すように、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）等（成膜のガス系としては、たとえば、ＳＨ４/Ｎ２等）により、ウエハ１の表面１ａのほぼ全面に、ハードマスク膜９の一部（下地部分）として、下地ポリシリコン膜６を成膜する。下地ポリシリコン膜６の厚さとしては、たとえば、２０ｎｍ程度を好適なものとして例示することができる。なお、この下地ポリシリコン膜６は、素子間ＳＴＩ絶縁膜等の埋め込みにおいて、いわゆる自己整合型ＳＴＩプロセスに寄与する。
【００７１】
次に、図１及び図２に示すように、たとえば、低圧ＣＶＤ等（成膜のガス系としては、たとえば、ＳｉＨ２Ｃｌ２/ＨＮ３/Ｎ２等）により、ウエハ１の表面１ａのほぼ全面に、ハードマスク膜９の一部（主要部）として、窒化シリコン系ハードマスク膜７（例えば、窒化シリコン膜）を成膜する。窒化シリコン系ハードマスク膜７の厚さとしては、たとえば、１３０ｎｍ程度を好適なものとして例示することができる。
【００７２】
次に、図１及び図２に示すように、高耐圧デバイス領域１１においては、たとえば、通常のリソグラフィと異方性ドライエッチングの組み合わせにより、下地絶縁膜５をエッチングストップ層として、ハードマスク膜９を加工し、開口８（第１の開口）を形成する。窒化シリコン系ハードマスク膜７に対する異方性ドライエッチングに使用するガス系としては、たとえば、ＳＦ６/ＣＨＦ３等を好適なものとして例示することができる。一方、下地ポリシリコン膜６に対する異方性ドライエッチングに使用するガス系としては、たとえば、ＨＢｒ/Ｏ２等を好適なものとして例示することができる。
【００７３】
次に、図３に示すように、たとえば、ＣＶＤ等（成膜のガス系としては、たとえば、Ｏ３/ＴＥＯＳ等）により、ウエハ１の表面１ａのほぼ全面に、加工用サイドウォール酸化シリコン系絶縁膜１５を成膜する。加工用サイドウォール酸化シリコン系絶縁膜１５の厚さとしては、たとえば、３０ｎｍ程度を好適なものとして例示することができる。
【００７４】
次に、図４に示すように、たとえば、異方性ドライエッチングより、半導体基板をエッチングストッパとして、加工用サイドウォール酸化シリコン系絶縁膜１５および下地絶縁膜５をエッチバックすることにより、加工用サイドウォール絶縁膜１６を形成する。この異方性ドライエッチングのガス系としては、たとえば、Ｃ４Ｆ８/Ｏ２/Ａｒ等を好適なものとして例示することができる。なお、加工用サイドウォール絶縁膜１６の幅としては、たとえば、３０ｎｍ程度を好適なものとして例示することができる。
【００７５】
次に、図５に示すように、たとえば、異方性ドライエッチングより、ウエハ１の表面１ａの半導体領域表面４６に、オフセットドレイン部シャロートレンチ２１（第１のシャロートレンチ）を形成する。この異方性ドライエッチングのガス系としては、たとえば、ＨＢｒ/Ｏ２等を好適なものとして例示することができ、エッチング深さとしては、たとえば、３００ｎｍ程度を好適なものとして例示することができる。
【００７６】
次に、図６に示すように、たとえば、ウエットエッチング（Ｗｅｔ  Ｅｔｃｈｉｎｇ）により、加工用サイドウォール絶縁膜１６および、その下の下地絶縁膜５を除去する。このウエットエッチングに用いるエッチング液としては、たとえば、フッ酸系酸化シリコン膜エッチング液等を好適なものとして例示することができる。なお、この加工用サイドウォール絶縁膜１６および、その下の下地絶縁膜５の除去は、その後の埋め込み等の障害にならない限り、任意であり、そのまま残留させてもよい。残留させる場合は、プロセスの簡素化に寄与する。除去する場合は、ドレインオフセットＳＴＩ絶縁膜２５（図１７）の膜質の均一化等に寄与する。
【００７７】
次に、図７及び図８に示すように、たとえば、通常のリソグラフィ（すなわち、パターニングした素子分離部等のシャロートレンチ加工用レジスト膜１７を用いる）と異方性ドライエッチングの組み合わせにより、ハードマスク膜９および下地絶縁膜５に開口１８ａ，１８ｂ（第２の開口）を形成する。そして、そのまま、ウエハ１の表面１ａの半導体領域表面４６に、素子分離部等のシャロートレンチ２２ａ，２２ｂ（第２のシャロートレンチ）を形成する。その後、不要になったレジスト膜１７を、たとえば、アッシング等により除去する。この異方性ドライエッチングにおけるガス系としては、たとえば、以下のごとくである。すなわち、窒化シリコン系ハードマスク膜７に対しては、たとえば、ＳＦ６/ＣＨＦ３等を、下地ポリシリコン膜６に対しては、たとえば、ＨＢｒ/Ｏ２等を、下地絶縁膜５に対しては、たとえば、ＣＦ４/ＣＨＦ３等を、半導体基板１に対しては、たとえば、ＨＢｒ/Ｏ２等を、それぞれ好適なものとして例示することができる。なお、シャロートレンチ２２ａ，２２ｂの深さとしては、たとえば、オフセットドレイン部シャロートレンチ２１と同じ、たとえば、３００ｎｍ程度を好適なものとして例示することができる。
【００７８】
次に、図９及び図１０に示すように、たとえば、熱酸化により、ウエハ１の表面１ａの半導体領域表面４６の少なくとも露出した部分に、内壁酸化膜１９を形成する。内壁酸化膜１９の厚さとしては、たとえば、１０ｎｍ程度を好適なものとして例示することができる。また、この熱酸化の方法としては、たとえば、減圧雰囲気（酸素と水素を主要な成分として含む混合雰囲気）下での熱酸化処理等を好適なものとして例示することができる。なお、熱酸化の方法としては、このような、いわゆる、その場蒸気生成法のほか、通常の蒸気雰囲気熱酸化法や、その他の熱酸化法であってもよい。
【００７９】
次に、図１１及び図１２に示すように、たとえば、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、ウエハ１の表面１ａ側のほぼ全面に、埋め込み絶縁膜２４として、酸化シリコン系絶縁膜を成膜する。埋め込み絶縁膜２４の厚さとしては、たとえば、５５０ｎｍ程度を好適なものとして例示することができる。なお、成膜方法としては、ＨＤＰ−ＣＶＤ以外の方法であってもよい。これにより、ハードマスク膜の開口８、１８ａ，１８ｂおよびシャロートレンチ２１、２２ａ，２２ｂが、埋め込み絶縁膜２４により埋め込まれる。
【００８０】
次に、図１３及び図１４に示すように、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により、ハードマスク膜の開口８、１８ａ，１８ｂおよびシャロートレンチ２１、２２ａ，２２ｂ外の埋め込み絶縁膜２４を除去することにより、表面１ａの平坦化を実行する。
【００８１】
次に、図１５及び図１６に示すように、たとえば、ウエットエッチング（たとえば、フッ酸系酸化シリコン系絶縁膜エッチング液等による）により、内壁酸化膜１９上の酸化シリコン系絶縁膜が残るように、ウエハ１の表面１ａの埋め込み絶縁膜２４等の酸化シリコン系絶縁膜のエッチバックを実行する。この際、エッチバック後の残る酸化シリコン系絶縁膜の厚さとしては、たとえば、１５ｎｍ程度（内壁酸化膜１９の厚さも含めると、２５ｎｍ程度）を好適なものとして例示することができる。これにより、素子分離部等のシャロートレンチ２２ａ，２２ｂ（第２のシャロートレンチ）には、素子間ＳＴＩ絶縁膜２６ａ，２６ｂが埋め込まれたことになる。一方、オフセットドレイン部シャロートレンチ２１（第１のシャロートレンチ）には、ドレインオフセットＳＴＩ絶縁膜２５が埋め込まれたことになる。ここで、図１５に示すように、ドレインオフセットＳＴＩ絶縁膜２５は、オフセットドレイン部シャロートレンチ２１内および、その上部の主要部２５ｃと、これに連続してオフセットドレイン部シャロートレンチ２１外にあるドレイン側部２５ｄおよびソース側部２５ｓから構成されている。ドレイン側部２５ｄおよびソース側部２５ｓ、すなわち、両端部２５ｄ、２５ｓの厚さは、主要部２５ｃの厚さよりも薄い。
【００８２】
次に、図１７及び図１８に示すように、たとえば、ウエットエッチング（たとえば、熱リン酸等による）により、ハードマスク膜９の主要部である窒化シリコン系ハードマスク膜７（図１５及び図１６）を選択的に除去する。
【００８３】
次に、図１９及び図２０に示すように、たとえば、ＣＶＤにより、ウエハ１の表面１ａ側のほぼ全面に、主ゲート電極膜となるべきゲートポリシリコン膜２７を成膜する。すなわち、下地ポリシリコン膜６とゲートポリシリコン膜２７が一体となって、ゲート電極膜の主要部を構成するのである。ゲートポリシリコン膜２７の厚さとしては、たとえば、１４０ｎｍ程度を好適なものとして例示することができる。
【００８４】
次に、図２１及び図２２に示すように、たとえば、通常のリソグラフィと異方性ドライエッチングの組み合わせにより、ゲートポリシリコン膜２７および下地ポリシリコン膜６を加工する。これにより、図２１に示すように、ドレインオフセットＳＴＩ絶縁膜２５に隣接するソース側アクティブ領域３１（第１のアクティブ領域）のゲート絶縁膜１０上からドレインオフセット絶縁膜２５上に亘って、Ｐチャネル型高耐圧ＬＤＭＯＳＦＥＴのゲート電極２０ｐ（高耐圧トランジスタのゲート電極）が形成される。一方、図２２に示すように、素子分離部等のシャロートレンチ２２ｂ（第２のシャロートレンチ）に隣接するアクティブ領域５１ｐ（第２のアクティブ領域）のゲート絶縁膜１０上にＰチャネル型低耐圧ＭＩＳＦＥＴのゲート電極４０ｐ（低耐圧トランジスタのゲート電極、第２のゲート電極）が形成される。また、図２２に示すように、同様に、アクティブ領域５１ｎのゲート絶縁膜１０上にＮチャネル型低耐圧ＭＩＳＦＥＴのゲート電極４０ｎ（低耐圧トランジスタのゲート電極））が形成される。なお、ゲート電極２０ｐの幅（ゲート長）は、テクノロジノード（Ｔｅｃｈｎｏｌｏｇｙ  Ｎｏｄｅ）にもよるが、たとえば、低耐圧トランジスタのゲート長が８０ｎｍ程度の場合を例にとれば、２．６マイクロメートル程度、ゲート電極４０ｎ、４０ｐの幅は、８０ｎｍ程度を好適なものとして例示することができる。
【００８５】
ここで、図２１及び図２２及び、以降の工程の図において、ゲート電極に覆われていないアクティブ領域上の下地絶縁膜５の残留膜または、これに類似したイオン注入用の犠牲酸化膜等の薄膜表面酸化膜は、煩雑さを回避するために、特に必要がない限り、表示しないこととする。
【００８６】
次に、図２３に示すように、低耐圧デバイス領域１２において、たとえば、イオン注入等により、Ｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域３２ｎおよびＰ型ＬＤＤ領域３２ｐを順次導入する。
【００８７】
次に、図２４及び図２５に示すように、たとえば、先（図３及び図４）と同様に、ゲート電極２０ｐ、４０ｎ、４０ｐの周辺に、ゲートサイドウォール絶縁膜３３（材料的には、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜、または、これらの複合膜等）を形成する。
【００８８】
次に、図２６及び図２７に示すように、たとえば、イオン注入等により、Ｐ型高濃度ドレイン領域３４ｐ、Ｐ型高濃度ソース領域３５ｐおよびＰ型高濃度ソースドレイン領域３６ｐを導入する。図２７に示すように、たとえば、イオン注入等により、Ｎ型高濃度ソースドレイン領域３６ｎを導入する。なお、もちろん、これらのイオン注入の順序は、任意である。
【００８９】
次に、図２８及び図２９に示すように、たとえば、サリサイド（Ｓａｌｉｃｉｄｅ）プロセス等により、シリサイド膜３７ｄ，３７ｄｓ、３７ｇ，３７ｓを形成する。ここで、シリサイド膜としては、たとえば、コバルトシリサイド膜を好適なものとして例示することができる。なお、シリサイド膜としては、コバルトシリサイド膜のほか、ニッケルシリサイド膜、白金シリサイド膜、チタンシリサイド膜、その他のシリサイド膜が使用可能である。
【００９０】
次に、図３０及び図３１に示すように、たとえば、ＣＶＤにより、ウエハ１の表面１ａ側のほぼ全面に、エッチストップ膜等として、窒化シリコン系プリメタル絶縁膜４１（例えば、窒化シリコン膜）を成膜する。次に、窒化シリコン系プリメタル絶縁膜４１上のほぼ全面に、たとえば、ＣＶＤにより、窒化シリコン系プリメタル絶縁膜４１よりも厚い酸化シリコン系プリメタル絶縁膜４２（例えば、酸化シリコン膜）を成膜する。次に、酸化シリコン系プリメタル絶縁膜４２および窒化シリコン系プリメタル絶縁膜４１に、コンタクトホール４７を形成し、その中に、たとえば、タングステンプラグ４３を埋め込む。その後、酸化シリコン系プリメタル絶縁膜４２上に、必要に応じて、多層の銅系埋め込み配線すなわち、ダマシン（Ｄａｍａｓｃｅｎｅ）配線層等を形成し、最上層に外部接続パッド（アルミニウム系パッド、銅系パッドその他）を形成する。なお、必要があれば、外部接続パッド上に、バンプ電極（半田バンプ、銅バンプ、銀バンプ、金バンプ等）等を形成する。その後、ウエハ１を、例えば、ダイシング等により、個々のチップ２に分割する。
【００９１】
以上説明したように、最終構造において、高耐圧デバイス領域１１（例えば、図３０参照）のドレインオフセットＳＴＩ絶縁膜２５（図３０）が活性領域へ延在した構造とすることによって、インパクトイオン化やディボットの発生を抑制することができる。これは、高耐圧デバイス領域１１（例えば、図３０参照）のドレインオフセットＳＴＩ絶縁膜２５（図３０）が活性領域へ延在した構造となっているので、インパクトイオン化により発生する高エネルギキャリアが活性領域端部に入ることによっておこるゲート絶縁膜の劣化等によっておこる信頼性の劣化を防止できるからである。また、ディボットがないため、通常のＳＴＩプロセスで発生する活性領域端部での電界集中やゲート絶縁膜の不所望な薄膜化による信頼性の劣化を防止することができる。
【００９２】
一方、前記実施の形態のように、低耐圧デバイス領域１２（例えば、図３１参照）にＳＡ−ＳＴＩ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ−ＳＴＩ）プロセスを採用している場合は、高集積化が可能なほか、ディボットの発生を抑制することができる。
【００９３】
また、前記実施の形態のように、高耐圧デバイス領域１１（例えば、図３０参照）と低耐圧デバイス領域１２（例えば、図３１参照）の両方において、ＳＴＩプロセスを使用することによって、ＬＯＣＯＳプロセスとＳＴＩプロセスを併用する場合と比べて、熱処理時間の短縮に有効に短縮することができる。
【００９４】
すなわち、高耐圧デバイス領域１１（例えば、図３０参照）のドレインオフセットＳＴＩ絶縁膜２５（図３０）と、その他のＳＴＩ絶縁膜とで、異なる形式のＳＴＩプロセスを使用することで、両方の分離絶縁膜に最適のプロセスとすることができ、その結果、両方の分離絶縁膜として、最適に構造を得ることができる。
【００９５】
また、高耐圧デバイス領域１１（例えば、図３０参照）のドレインオフセットＳＴＩ絶縁膜２５（図３０）と、低耐圧デバイス領域１２（例えば、図３１参照）のＳＴＩ絶縁膜とで、異なる形式のＳＴＩプロセスを使用することで、両方の分離絶縁膜に最適のプロセスとすることができ、その結果、両方の分離絶縁膜として、最適に構造を得ることができる。また、この場合は、低耐圧デバイス領域１２（例えば、図３１参照）の微細化に有効である。
【００９６】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例１：等方性基板エッチ追加プロセス）の説明（主に図３２）
このセクションで説明する例は、セクション１で説明した基本例の図５のトレンチエッチング工程に関する変形例である。したがって、その他の部分については、セクション１で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
【００９７】
図３２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図５に続くウエハプロセス途中（追加等方性エッチング工程）の高耐圧デバイス領域のデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例１）を説明する。図４までは同じであるので、図５に対応する部分から説明する。
【００９８】
図５のトレンチエッチング工程では、単一ステップの異方性ドライエッチングを使用しているが、この例においては、たとえば、異方性ドライエッチングによる第１ステップと、等方性ドライエッチングによる第２ステップから構成された２段ステップ（または、多段ステップ）としている。すなわち、図５において、第１ステップの異方性ドライエッチングを実行後、図３２に示すように、第２ステップの等方性ドライエッチングを実行するのである。この際、第１ステップの異方性ドライエッチングのエッチング深さとして、たとえば、２７０ｎｍ程度を好適なものとして例示することができる。また、第２ステップの等方性ドライエッチングのエッチング深さとして、たとえば、３０ｎｍ程度を好適なものとして例示することができる。この場合、オーバハング幅Ｗｏは、３０ｎｍ程度となる。したがって、この例では、トレンチの幅Ｗｔ（第１のトレンチの幅）は、加工用サイドウォール絶縁膜間の幅Ｗｓよりも広くなる。また、オフセットドレイン部シャロートレンチ２１（第１のシャロートレンチ）の底端部の形状は、図５の場合と比較して、より丸みを帯びたものとなる。
【００９９】
なお、こののちの工程すなわち、図６から図３１の部分は基本的に同じである。
【０１００】
以上説明したように、このセクションで説明した例では、高耐圧部のドレインオフセット部分離トレンチの底のコーナ部が、セクション１の例と比較して、等方性エッチングを追加した分、ラウンディングの程度が大きくなっている。したがって、高耐圧部のドレインオフセット部分離トレンチの底のコーナ部近傍での電界集中を抑制することで、インパクトイオン化によるホットキャリアの発生を低減することができる。
【０１０１】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２：ハードマスク上層ポリシリコン膜追加プロセス）の説明（主に図３３から図３６）
このセクションで説明する例は、セクション１で説明した基本例のたとえば図１及び図２に示すハードマスク膜９の構成及び図５のトレンチエッチング工程に関する変形例である。したがって、その他の部分については、セクション１で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
【０１０２】
また、低耐圧デバイス領域１２については、ハードマスク膜９の構成が変わる以外特に変更されないので、以下では、高耐圧デバイス領域１１のみについて説明する。
【０１０３】
また、このセクションで説明する例は、セクション１で説明した基本例の変形例であると同時に、セクション２で説明した変形例のさらなる変形例でもある。すなわち、このセクションで説明する例は、セクション１で説明した基本例のみでなく、その他の変形例にも適用できることは言うまでもない。
【０１０４】
図３３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図１に対応するウエハプロセス途中（ハードマスク１次加工工程）の高耐圧デバイス領域のデバイス断面図である。図３４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図３に対応するウエハプロセス途中（加工用サイドウォール酸化シリコン系絶縁膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。図３５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図４に対応するウエハプロセス途中（加工用サイドウォール絶縁膜形成工程）の高耐圧デバイス領域のデバイス断面図である。図３６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明するための図５に対応するウエハプロセス途中（オフセットドレイン部シャロートレンチ等方性エッチング工程）の高耐圧デバイス領域のデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例２）を説明する。
【０１０５】
図１の説明におけるＮ型ウエル領域４ｎの導入工程までは、同一であり、Ｎ型ウエル領域４ｎの導入工程の完了後から説明する。すなわち、図３３に示すように、ウエハ１の表面１ａのほぼ全面に、ゲート絶縁膜１０となるべき下地絶縁膜５を形成する。下地絶縁膜５としては、たとえば、８ｎｍ程度の厚さを有する熱酸化膜（たとえば、酸化シリコン膜）等を好適なものとして例示することができる。
【０１０６】
次に、図３３に示すように、たとえば、ＣＶＤ等（成膜のガス系としては、たとえば、ＳＨ４/Ｎ２等）により、ウエハ１の表面１ａのほぼ全面に、ハードマスク膜９の一部（下地部分）として、下地ポリシリコン膜６を成膜する。下地ポリシリコン膜６の厚さとしては、たとえば、２０ｎｍ程度を好適なものとして例示することができる。なお、この下地ポリシリコン膜６は、素子間ＳＴＩ絶縁膜等の埋め込みにおいて、いわゆる自己整合型ＳＴＩプロセスに寄与する。
【０１０７】
次に、図３３に示すように、たとえば、低圧ＣＶＤ等（成膜のガス系としては、たとえば、ＳｉＨ２Ｃｌ２/ＨＮ３/Ｎ２等）により、ウエハ１の表面１ａのほぼ全面に、ハードマスク膜９の一部（主要部）として、窒化シリコン系ハードマスク膜７（例えば、窒化シリコン膜）を成膜する。窒化シリコン系ハードマスク膜７の厚さとしては、たとえば、９０ｎｍ程度を好適なものとして例示することができる。
【０１０８】
次に、図３３に示すように、たとえば、ＣＶＤ（ガス系としては、たとえば、Ｏ３/ＴＥＯＳ）等により、窒化シリコン系ハードマスク膜７上のほぼ全面に、ハードマスク中間酸化シリコン系絶縁膜２９を成膜する。ハードマスク中間酸化シリコン系絶縁膜２９の厚さとしては、たとえば、１０ｎｍ程度を好適なものとして例示することができる。
【０１０９】
次に、図３３に示すように、たとえば、ＣＶＤ等により、ハードマスク中間酸化シリコン系絶縁膜２９上のほぼ全面に、ハードマスク上半部ポリシリコン膜２８を成膜する。ハードマスク上半部ポリシリコン膜２８の厚さとしては、たとえば、２５０ｎｍ程度を好適なものとして例示することができる。
【０１１０】
次に、図３３に示すように、たとえば、通常のリソグラフィと異方性ドライエッチングの組み合わせにより、それぞれ直下の膜をエッチングストップ層として、ハードマスク膜９を加工し、開口８（第１の開口）を形成する。この際、ハードマスク上半部ポリシリコン膜２８に対する異方性ドライエッチングに使用するガス系としては、たとえば、ＨＢｒ/Ｏ２等を好適なものとして例示することができる。同様に、ハードマスク中間酸化シリコン系絶縁膜２９に対する異方性ドライエッチングに使用するガス系としては、たとえば、ＣＦ４/ＣＨＦ３等を好適なものとして例示することができる。同様に、窒化シリコン系ハードマスク膜７に対する異方性ドライエッチングに使用するガス系としては、たとえば、ＳＦ６/ＣＨＦ３等を好適なものとして例示することができる。一方、下地ポリシリコン膜６に対する異方性ドライエッチングに使用するガス系としては、たとえば、ＨＢｒ/Ｏ２等を好適なものとして例示することができる。
【０１１１】
次に、図３４に示すように、たとえば、ＣＶＤ等（成膜のガス系としては、たとえば、Ｏ３/ＴＥＯＳ等）により、ウエハ１の表面１ａのほぼ全面に、加工用サイドウォール酸化シリコン系絶縁膜１５を成膜する。加工用サイドウォール酸化シリコン系絶縁膜１５の厚さとしては、たとえば、３３０ｎｍ程度を好適なものとして例示することができる。
【０１１２】
次に、図３５に示すように、たとえば、異方性ドライエッチングより、半導体基板をエッチングストッパとして、加工用サイドウォール酸化シリコン系絶縁膜１５および下地絶縁膜５をエッチバックすることにより、加工用サイドウォール絶縁膜１６を形成する。この異方性ドライエッチングのガス系としては、たとえば、Ｃ４Ｆ８/Ｏ２/Ａｒ等を好適なものとして例示することができる。なお、加工用サイドウォール絶縁膜１６の幅としては、たとえば、３３０ｎｍ程度を好適なものとして例示することができる。
【０１１３】
次に、図３６に示すように、高耐圧デバイス領域１１において、たとえば、等方性ドライエッチングより、ウエハ１の表面１ａ側の半導体領域表面４６に、オフセットドレイン部シャロートレンチ２１（第１のシャロートレンチ）を形成する。この等方性ドライエッチングのガス系としては、たとえば、ＣＦ４/Ｏ２等を好適なものとして例示することができる。このエッチングの際には、たとえば、図３５のハードマスク上半部ポリシリコン膜２８の消失をトリガとして、エッチング終点を検出すると、トレンチエッチングのばらつきを改善することができる。
【０１１４】
このエッチングの際のエッチング深さとしては、たとえば、３００ｎｍ程度を好適なものとして例示することができる。また、サイドウォール下基板残留部幅Ｗｒとしては、たとえば、３０ｎｍ程度を好適なものとして例示することができる。なお、この例では、トレンチの幅Ｗｔ（第１のトレンチの幅）は、加工用サイドウォール絶縁膜間の幅Ｗｓよりも広くなる。また、オフセットドレイン部シャロートレンチ２１（第１のシャロートレンチ）の底端部の形状は、図３２の場合と比較して、更に丸みを帯びたものとなる。
【０１１５】
なお、こののちの工程すなわち、図６から図３１の部分は基本的に同じである。
【０１１６】
以上説明したように、セクション１で説明したハードマスク構造の上部に、ポリシリコン膜（上層）および酸化シリコン系絶縁膜（下層）等から構成された追加膜を形成することによって、高耐圧部のドレインオフセット分離用トレンチを主に等方性エッチのみで、実行することが可能となる。
【０１１７】
このようにすることによって、高耐圧部のドレインオフセット分離用トレンチのエッチングの際に、ハードマスクの上層ポリシリコン膜の消失（例えば、シリコンのエッチング反応に伴う排出ガス種をモニタ）をトリガとして、エッチング終点を決定することができ、トレンチ深さばらつきを低減することが容易となる。この場合、高耐圧部のドレインオフセット分離用トレンチの側壁に垂直部分がほとんどないため、インパクトイオン化を抑制するための理想的な構造とすることが可能である。
【０１１８】
なお、トレンチ深さばらつきを低減に重点を置く場合は、セクション２と同様に、エッチングの前半を異方性エッチングとしてもよい。
【０１１９】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３：非自己整合型ＳＴＩプロセス）の説明（主に図３７から図４３） 
このセクションで説明する例は、セクション１で説明した基本例のハードマスク膜９（図１）の構成に関する変形例である。したがって、その他の部分については、セクション１で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
【０１２０】
また、このセクションで説明する例は、セクション１で説明した基本例の変形例であると同時に、セクション２およびセクション３で説明した各変形例のさらなる変形例でもある。すなわち、このセクションで説明する例は、セクション１で説明した基本例のみでなく、その他の変形例にも適用できることは言うまでもない。
【０１２１】
図３７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図１に対応するウエハプロセス途中（ハードマスク１次加工工程）の高耐圧デバイス領域のデバイス断面図である。図３８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図１７に対応するウエハプロセス途中（ハードマスク除去工程）の高耐圧デバイス領域のデバイス断面図である。図３９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図１８（図３８）に対応するウエハプロセス途中（ハードマスク除去工程）の低耐圧デバイス領域のデバイス断面図である。図４０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するためのウエハプロセス途中（下地絶縁膜除去工程）の高耐圧デバイス領域のデバイス断面図である。図４１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図４０に対応するウエハプロセス途中（下地絶縁膜除去工程）の低耐圧デバイス領域のデバイス断面図である。図４２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図１９に対応するウエハプロセス途中（ゲートポリシリコン膜成膜工程）の高耐圧デバイス領域のデバイス断面図である。図４３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明するための図２０（図４２）に対応するウエハプロセス途中（ゲートポリシリコン膜成膜工程）の低耐圧デバイス領域のデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるハードマスクに関する変形例（変形例３）を説明する。
【０１２２】
図１の例では、下地絶縁膜５（ゲート絶縁膜１０）と窒化シリコン系ハードマスク膜７の間に下地ポリシリコン膜６が介在しているが、この例では、図３７に示すように、ハードマスク膜９の一部として、下地ポリシリコン膜６が存在しないのである。すなわち、下地絶縁膜５（ゲート絶縁膜ではない）上に直接、窒化シリコン系ハードマスク膜７が形成されている。したがって、図１に対応するプロセスは、以下のようになる。図１の説明におけるＮ型ウエル領域４ｎの導入工程までは、同一であり、Ｎ型ウエル領域４ｎの導入工程の完了後から説明する。
【０１２３】
すなわち、図３７に示すように、ウエハ１の表面１ａのほぼ全面に、下地絶縁膜５を形成する。下地絶縁膜５としては、たとえば、１０ｎｍ程度の厚さを有する熱酸化膜（たとえば、酸化シリコン膜）等を好適なものとして例示することができる。
【０１２４】
次に、図３７に示すように、たとえば、低圧ＣＶＤ等（成膜のガス系としては、たとえば、ＳｉＨ２Ｃｌ２/ＨＮ３/Ｎ２等）により、ウエハ１の表面１ａのほぼ全面に、ハードマスク膜９の一部（主要部）として、窒化シリコン系ハードマスク膜７（例えば、窒化シリコン膜）を成膜する。窒化シリコン系ハードマスク膜７の厚さとしては、たとえば、１３０ｎｍ程度を好適なものとして例示することができる。
【０１２５】
次に、図３７に示すように、高耐圧デバイス領域１１においては、たとえば、通常のリソグラフィと異方性ドライエッチングの組み合わせにより、下地絶縁膜５をエッチングストップ層として、ハードマスク膜９を加工し、開口８（第１の開口）を形成する。窒化シリコン系ハードマスク膜７に対する異方性ドライエッチングに使用するガス系としては、たとえば、ＳＦ６/ＣＨＦ３等を好適なものとして例示することができる。
【０１２６】
こののちの工程は、図２から図１６と基本的に同じであり、図１７及び図１８の後の工程から、この例の工程の説明を続ける。すなわち、ハードマスク膜９を除去すると、図３８及び図３９に示すようになる。
【０１２７】
次に、図４０及び図４１に示すように、たとえば、ウエットエッチング（たとえば、フッ酸系酸化シリコン膜エッチング液等を使用）により、下地絶縁膜５（図１７及び図１８参照）を除去する。
【０１２８】
次に、図４２及び図４３に示すように、たとえば、熱酸化等（酸窒化等を含む）により、少なくともウエハ１の表面１ａ側のアクティブ領域３１、４８、５１ｎ、５１ｐの半導体領域表面４６に、ゲート絶縁膜１０（たとえば、酸化シリコン膜、酸窒化膜、これらの複合膜等）を成膜する。ゲート絶縁膜１０の厚さとしては、たとえば、８ｎｍ程度を好適なものとして例示することができる。
【０１２９】
次に、図４２及び図４３に示すように、たとえば、ＣＶＤにより、ウエハ１の表面１ａ側のほぼ全面に、ゲートポリシリコン膜２７を成膜する。ゲートポリシリコン膜２７の厚さとしては、たとえば、１６０ｎｍ程度を好適なものとして例示することができる。
【０１３０】
これ以降のプロセスは、図２１から図３１に説明されているところと基本的に同じである。
【０１３１】
以上説明したように、セクション１から３（および、のちに説明するセクション５および６）の例は、全て、ＳＴＩプロセスは、ＳＡ−ＳＴＩプロセスであるが、このセクションで説明した例は、Ｎ−ＳＴＩ（ノーマルＳＴＩ）を採用している。この場合、高耐圧部のドレインオフセット分離絶縁膜以外のＳＴＩ絶縁膜（通常のＳＴＩ絶縁膜）の上部側方部にディボット等の欠陥が生成する恐れがある。しかし、通常のＳＴＩ絶縁膜には、高電圧は印加されないので、比較的問題は少ないと考えられる。したがって、このようなプロセスでは、ＳＡ−ＳＴＩプロセスを適用する場合に比較して、製造コストをさらに低減することができる。
【０１３２】
５．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝コーナラウンディング（Ｃｏｒｎｅｒ  Ｒｏｕｎｄｉｎｇ）に関する変形例（変形例４：水素アニール追加プロセス）の説明（主に図４４）
このセクションで説明する例は、セクション１で説明した基本例の図６と図７で説明した工程の間の工程に関する変形例である。したがって、その他の部分については、セクション１で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
【０１３３】
また、このセクションで説明する例は、セクション１で説明した基本例の変形例であると同時に、セクション２からセクション４で説明した各変形例のさらなる変形例でもある。すなわち、このセクションで説明する例は、セクション１で説明した基本例のみでなく、その他の変形例にも適用できることは言うまでもない。
【０１３４】
図４４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝コーナラウンディング（Ｃｏｒｎｅｒ  Ｒｏｕｎｄｉｎｇ）に関する変形例（変形例４）を説明するための図６に対応するウエハプロセス途中（加工用サイドウォール絶縁膜除去工程）の高耐圧デバイス領域のデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝コーナラウンディング（Ｃｏｒｎｅｒ  Ｒｏｕｎｄｉｎｇ）に関する変形例（変形例４）を説明する。
【０１３５】
すなわち、この例は、基本例の図６と図７で説明した工程の間に追加の工程を挿入するのである。すなわち、図４４に示すように、例えば、ウエハ１の表面１ａ側に対して、高温アニール処理を施すことによって、オフセットドレイン部シャロートレンチ２１（第１のシャロートレンチ）等のトレンチの底端部に丸みをつけるのである。この高温アニール処理の条件としては、たとえば、雰囲気：水素雰囲気（気圧：たとえば、５キロパスカル程度）、温度：摂氏１０００度、処理時間：３分程度を好適なものとして例示することができる。
【０１３６】
以上説明したように、この例では、たとえば、トレンチエッチングの直後に、高温アニールを追加することで、シリコン原子の再配列を促進させ、オフセットドレイン分離絶縁膜埋め込み溝コーナのラウンディング形状を得ている。
【０１３７】
このようにすることによって、オフセットドレイン分離絶縁膜埋め込み溝コーナ近傍におけるインパクトイオン化の低減に貢献している。
【０１３８】
６．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５：オフセット部＆その他ＳＴＩトレンチ同時プロセス）の説明（主に図４５から図４８）
このセクションで説明する例は、セクション１で説明した基本例の図５、図６、図７及び図８のプロセスに関する変形例である。したがって、その他の部分については、セクション１で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
【０１３９】
また、このセクションで説明する例は、セクション１で説明した基本例の変形例であると同時に、セクション２からセクション５で説明した各変形例のさらなる変形例でもある。すなわち、このセクションで説明する例は、セクション１で説明した基本例のみでなく、その他の変形例にも適用できることは言うまでもない。
【０１４０】
図４５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５）を説明するための図７（前半）に対応するウエハプロセス途中（ハードマスク２次加工工程）の高耐圧デバイス領域のデバイス断面図である。図４６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５）を説明するための図４５に対応するウエハプロセス途中（ハードマスク２次加工工程）の低耐圧デバイス領域のデバイス断面図である。図４７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５）を説明するための図７（後半）に対応するウエハプロセス途中（シャロートレンチ一括エッチング工程）の高耐圧デバイス領域のデバイス断面図である。図４８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５）を説明するための図４７に対応するウエハプロセス途中（シャロートレンチ一括エッチング工程）の低耐圧デバイス領域のデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるオフセットドレイン分離絶縁膜埋め込み溝形成プロセスに関する変形例（変形例５）を説明する。
【０１４１】
図５、図６、図７及び図８では、素子分離部等のシャロートレンチ加工用レジスト膜１７が存在する状態で、素子分離部等のシャロートレンチ２２ａ，２２ｂ（第２のシャロートレンチ）のエッチングを実行している。また、オフセットドレイン部シャロートレンチ２１（第１のシャロートレンチ）と素子分離部等のシャロートレンチ２２ａ，２２ｂ（第２のシャロートレンチ）を別々にエッチングしている。
【０１４２】
一方、この例では、シャロートレンチ加工用レジスト膜１７を利用して、ハードマスク膜９に、ハードマスク膜の開口１８ａ，１８ｂ（第２の開口）を形成したのち、一旦、シャロートレンチ加工用レジスト膜１７を除去したのち、シャロートレンチ２１、２２ａ，２２ｂのエッチングを一括して実行している。具体的には、以下のようになる。図１から図６及び図９から図３１の部分は基本的に同じであるので、これらの間、すなわち、図５、図６、図７及び図８に対応する部分のみを説明する。
【０１４３】
図４５及び図４６に示すように、たとえば、通常のリソグラフィ（すなわち、パターニングした素子分離部等のシャロートレンチ加工用レジスト膜１７を用いる）と異方性ドライエッチングの組み合わせにより、ハードマスク膜９および下地絶縁膜５に開口１８ａ，１８ｂ（第２の開口）を形成する。この異方性ドライエッチングにおけるガス系としては、たとえば、以下のごとくである。すなわち、窒化シリコン系ハードマスク膜７に対しては、たとえば、ＳＦ６/ＣＨＦ３等を、下地ポリシリコン膜６に対しては、たとえば、ＨＢｒ/Ｏ２等を、下地絶縁膜５に対しては、たとえば、ＣＦ４/ＣＨＦ３等を、それぞれ好適なものとして例示することができる。その後、不要になったレジスト膜１７を、たとえば、アッシング等により除去する。
【０１４４】
次に、図４７及び図４８に示すように、たとえば、異方性ドライエッチングにより、ウエハ１の表面１ａの半導体領域表面４６に、シャロートレンチ２１、２２ａ，２２ｂを形成する。この異方性ドライエッチングにおけるガス系としては、たとえば、ＨＢｒ/Ｏ２等を、それぞれ好適なものとして例示することができる。なお、シャロートレンチ２１、２２ａ，２２ｂの深さとしては、たとえば、３００ｎｍ程度を好適なものとして例示することができる。
【０１４５】
以上説明したように、セクション１から５の例は、全て、高耐圧部のドレインオフセット分離絶縁膜埋め込み用トレンチとその他のＳＴＩ絶縁膜埋め込み用トレンチのエッチング工程を別個に行うものであるが、このセクションの例は、それらのエッチング工程を共通化することで、プロセスを簡素化している。
【０１４６】
また、図７及び図８の場合と比較して、ウエハの表面がより平坦になっているので、レジストの薄膜化が可能であり、低耐圧デバイス領域１１（図４６）の加工精度向上が可能というメリットを有する。
【０１４７】
７．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図４９から図５４）
図４９は本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインを説明するためのプロセスブロックフロー図である。図５０は本願の前記一実施の形態（変形例を含む）におけるチップレイアウトの一例を示すチップ全体上面図である。図５１は本願の前記一実施の形態（変形例を含む）における素子分離構造等の一例を示す図５０のＡ−Ｂ断面に対応するデバイスの模式断面図（ＤＴＩ分離構造）である。なお、図１，３から７，９，１１，１３，１５，１７，１９，２１，２４，２６，２８および３０は、図５１の高耐圧デバイス領域断面切り出し部Ｒ３に対応し、図２，８，１０，１２，１４，１６，１８，２０，２２，２３，２５，２７，２９及び３１は、図５１の低耐圧デバイス領域断面切り出し部Ｒ４に対応する。
図５２は図５０の高耐圧デバイス領域上面切り出し部Ｒ１の拡大チップ上面図である。図５３は図５０の低耐圧デバイス領域上面切り出し部Ｒ２の拡大チップ上面図である。図５４は本願の前記一実施の形態（変形例を含む）における素子分離構造等のその他の一例を示す図５０のＡ−Ｂ断面に対応するデバイスの模式断面図（ＤＴＩ＆ＳＯＩ分離構造）である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１４８】
（１）前記一実施の形態（変形例を含む）に関する技術についての課題等の補足的説明並びに考察：
先にも説明したように、高耐圧ＭＯＳＦＥＴ等（たとえば、ＬＤＭＯＳＦＥＴ）において、素子分離その他の分離目的で、ＬＯＣＯＳ型フィールド絶縁膜等を使用すると、処理工程が長くなる等のために、製造コストが増大する。一方、ＳＴＩ型フィールド絶縁膜等を使用すると、ドレイン分離絶縁膜底部コーナ部近傍において、インパクトイオン化による高エネルギ電子が発生し、高耐圧ＭＯＳＦＥＴ等の信頼性が劣化することが、本願発明者らによって明らかにされた。この傾向は、高耐圧Ｐ型ＬＤＭＯＳＦＥＴにおいて特に顕著である。
【０１４９】
また、９０ｎｍ世代のパワー系集積回路（必要に応じて、パワーＭＯＳＦＥＴ，ＣＭＩＳＦＥＴ，バイポーラトランジスタ等を集積したデバイス）等では、高耐圧部分に、ＬＯＣＯＳ構造を用い、低耐圧部分に、ＳＴＩ構造を用いるのが一般的である。しかし、本願発明者が検討したところによると、ＬＯＣＯＳ構造は、処理時間の長い熱処理工程を含むため、コスト面で不利になることが明らかとなった。
【０１５０】
しかし、単純に高耐圧部分の分離構造等をＳＴＩ型にすると、ドレイン側のゲート絶縁膜の破壊により、ＬＤＭＯＳＦＥＴ等の高耐圧トランジスタ等の信頼性が劣化する。このことは、先に説明したように、高耐圧Ｐ型ＬＤＭＯＳＦＥＴにおいて特に顕著である。この原因としては、先にも説明したように、以下のようなものをあげることができる。すなわち、
（ａ）ドレインオフセット部分離絶縁膜の底コーナ部近傍でのインパクトイオン化によるホットキャリアの発生；
（ｂ）ドレイン側分離絶縁膜上サイド部におけるディボット（Ｄｉｖｏｔ）による実質的ゲート絶縁膜の薄膜化及び電界集中等である。
【０１５１】
ここで、（ａ）に関しては、ドレインオフセット部分離絶縁膜の底コーナ部に丸みを持たせる、すなわち、その部分のトレンチの底のコーナ部に丸みを持たせることで、ホットキャリアの発生を抑制できることが、シミュレーション等により明らかとなった。
【０１５２】
また、（ｂ）に関しては、ディボット等が発生しない構造またはプロセスとすることで、抑制可能と考えられる。この一つの対策として、ＳＡ−ＳＴＩ構造は、有効であるが、もともと、ＬＯＣＯＳ構造が、（ａ）および（ｂ）の問題を解決できる構造であるため、コストパフォーマンスの点で、メリットが比較的小さいと考えられる。
【０１５３】
したがって、前記の実施の形態（変形例を含む）では、ＳＡ−ＳＴＩの採用の有無にかかわらず、ディボット等の発生を抑制できるデバイス構造及びプロセスとしている。また、前記の実施の形態（変形例を含む）では、（ａ）の問題を解決するために、トレンチの底のコーナ部に丸みを持たせるためにお各種の工夫がなされている。
【０１５４】
（２）前記一実施の形態の半導体集積回路装置の製造方法のアウトラインの説明（主に図４９）：
そこで、前記一実施の形態の半導体集積回路装置の製造方法のアウトラインは、図４９に示すように、以下の工程を含むものである。すなわち、
（ａ）半導体ウエハの第１の主面上に、ハードマスク膜を成膜し、第１の主面上の第１の領域内の前記ハードマスク膜に第１の開口を形成する工程（ハードマスク１次加工工程１０１）；
（ｂ）第１の開口のハードマスク膜の側面にサイドウォール絶縁膜を形成する工程（サイドウォール形成工程１０２）；
（ｃ）ハードマスク膜およびサイドウォール絶縁膜をマスクとして、第１の開口内の第１の主面の半導体領域表面に第１のシャロートレンチを形成する工程（シャロートレンチ１次形成工程１０３）；
（ｄ）前記工程（ｃ）の後、第１のシャロートレンチの内面、および第１の開口内の前記第１の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程（内壁等酸化工程１０４）；
（ｅ）工程（ｄ）の後、第１のシャロートレンチ、および第１の開口を絶縁膜で埋め込む工程（絶縁膜埋め込み工程１０５）；
（ｆ）工程（ｅ）の後、第１の開口内の第１のシャロートレンチ外に絶縁膜が残るように、第１のシャロートレンチの外部の絶縁膜を除去することにより、第１のシャロートレンチの内外に亘りドレインオフセットＳＴＩ絶縁膜を形成する工程（埋め込み絶縁膜除去工程０１６）；
（ｇ）工程（ｆ）の後、ドレインオフセットＳＴＩ絶縁膜に隣接する第１のアクティブ領域のゲート絶縁膜上からドレインオフセット絶縁膜上に亘って、第１のゲート電極を形成する工程（ゲート電極形成工程１０７）である。
【０１５５】
このようにすることにより、高耐圧ＭＯＳＦＥＴの信頼性を向上させることができる。
【０１５６】
また、前記実施の形態による半導体装置の一つの特徴は、高耐圧部のドレインオフセット領域の分離構造（すなわち、ドレインオフセットＳＴＩ絶縁膜）が、ＳＴＩ構造であるところにある。このことによって、製造面において、熱処理時間を有効に短縮することができる。
【０１５７】
また、前記の実施の形態（変形例を含む）の製造方法、これによるデバイス等のその他のプロセス的または構造的特徴（以下の各特長は、組み合わせてまたは独立に適用できる）は、以下のごとくである。すなわち、
（ｉ）高耐圧部のドレインオフセット分離（ドレインオフセットＳＴＩ絶縁膜）、およびＣＭＯＳ低耐圧デバイス領域内の素子間分離を、それぞれＳＴＩ構造としている。
（ｉｉ）これに加えて、高耐圧部のドレインオフセット分離の分離酸化膜のアクティブ領域方向に延在（Ｅｌｏｎｇａｔｅ）する構造を有している。
（ｉｉｉ）さらに、ドレインオフセット分離（ドレインオフセットＳＴＩ絶縁膜）の底のコーナ部、すなわち、その部分のトレンチの底の端部が丸まった構造を有している。
【０１５８】
これらに関するメカニズムを以下に簡単に説明する。すなわち、インパクトイオン化によるホットキャリアは、分離酸化膜の側壁沿いに移動しやすいため、アクティブ領域端部のゲート絶縁膜が破壊されやすい。しかし、分離酸化膜がアクティブ領域方向に延在すると、分離酸化膜の側壁の上にある程度の厚みを有した分離酸化膜が存在するため、ゲート耐圧が向上する。
【０１５９】
また、この構造（ドレインオフセットＳＴＩ絶縁膜の構造）では、分離酸化膜の上端側方部において、ディボットも発生しないため、ゲート絶縁膜のアクティブ領域端部での薄膜化もなく、同様に、ゲート耐圧が向上する。
【０１６０】
さらに、ドレインオフセット分離の底のコーナ部、すなわち、その部分のトレンチの底の端部が丸まった構造は、分離コーナ部での電界集中によるインパクトイオン化の抑制効果がある。
【０１６１】
（３）前記一実施の形態（変形例を含む）におけるチップレイアウトの一例の説明（主に図５０）：
前記一実施の形態（変形例を含む）におけるチップレイアウトの一例を図５０に示す。図５０に示すように、半導体チップ２の表面１ａには、たとえば、ＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域３８ａ，３８ｂ、すなわち深溝分離領域等で分離された高耐圧デバイス領域１１（第１の領域）、低耐圧デバイス領域１２（第２の領域）等が設けられている。高耐圧デバイス領域１１には、たとえば、高耐圧デバイスが設けられている。一方、低耐圧デバイス領域１２には、たとえば、高耐圧デバイスよりも、耐圧が低い低耐圧デバイス等より構成されたＣＭＩＳロジック回路、ＣＭＩＳアナログ回路等のＣＭＩＳ制御回路等が設けられている。
【０１６２】
（４）前記一実施の形態（変形例を含む）におけるチップ断面の大域的具体例１（深溝分離）の説明（主に図５１）：
次に、図５０のＡ−Ｂ断面の一例を図５１に示す。なお、図５１の高耐圧デバイス領域断面切り出し部Ｒ３は、図１、図３から７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２４、図２６、図２８、図３０、図３３から３８、図４０、図４２、図４５及び図４７に対応する。
【０１６３】
また、以下に示すＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造は、一般に、比較的狭い幅のトレンチの内面を酸化シリコン系絶縁膜等で被覆し、残った空間にポリシリコン等を充填したものである。なお、ＤＴＩ構造は、比較的集積度が高い利点を有するが、必須ではないことは言うまでもない。また、ここに示した構造は一例であり、種々変形可能であることは言うまでもない。
【０１６４】
図５１に示すように、たとえば、半導体チップ２のＰ型半導体基板１ｓ（単結晶シリコン半導体基板層）の表面１ａ側には、たとえば、これよりも低濃度のＰ型エピタキシャル領域１ｅ（Ｐ型エピタキシャル層）が設けられている。
【０１６５】
まず、主に、高耐圧デバイス領域１１に関して説明する。Ｐ型半導体基板１ｓとＰ型エピタキシャル領域１ｅの間には、電気的分離等のための埋め込みＮ型領域３９が設けられている。ＤＴＩ領域３８ａは、Ｐ型半導体基板１ｓに達しており（ＤＴＩ領域３８ｂも同じ）、分離構造の一部を構成している。Ｐ型エピタキシャル領域１ｅの半導体領域表面および、その上方には、Ｐチャネル型高耐圧ＬＤＭＯＳＦＥＴ（Ｑｈｐ）の各要素領域が設けられている。すなわち、半導体領域表面には、たとえば、Ｎ型ウエル領域４ｎで構成されたＮ型ボディ領域１４ｎ、Ｐ型ディープウエル領域３ｐで構成されたＰ型オフセットドレイン領域２３ｐが設けられている。更に、Ｎ型ボディ領域１４ｎの表面には、Ｐ型高濃度ソース領域３５ｐが、Ｐ型オフセットドレイン領域２３ｐの表面には、Ｐ型高濃度ドレイン領域３４ｐが、それぞれ設けられている。また、Ｐ型高濃度ドレイン領域３４ｐとＰ型高濃度ソース領域３５ｐの間の半導体領域表面には、ドレインオフセットＳＴＩ絶縁膜２５が設けられており、Ｐチャネル型高耐圧ＬＤＭＯＳＦＥＴ（Ｑｈｐ）の周辺部の半導体領域表面には、素子間ＳＴＩ絶縁膜２６ａが設けられている。また、Ｎ型ボディ領域１４ｎの表面には、Ｎ型ボディコンタクト領域４４ｎが設けられている。更に、半導体領域表面上には、ゲート絶縁膜１０を介して、ゲート電極２０ｐが設けられている。
【０１６６】
次に、主に、低耐圧デバイス領域１２に関して説明する。Ｐ型エピタキシャル領域１ｅの半導体領域表面および、その上方には、Ｎチャネル型低耐圧ＭＩＳＦＥＴ（Ｑｃｎ）およびＰチャネル型低耐圧ＭＩＳＦＥＴ（Ｑｃｐ）の各要素領域が設けられている。すなわち、半導体領域表面には、たとえば、その中に、Ｐチャネル型低耐圧ＭＩＳＦＥＴ（Ｑｃｐ）の主要部を形成するＮ型ウエル領域４ｎが設けられており、その表面には、Ｐチャネル型低耐圧ＭＩＳＦＥＴ（Ｑｃｐ）のＰ型高濃度ソースドレイン領域３６ｐが設けられている。一方、Ｐ型エピタキシャル領域１ｅの表面には、Ｎチャネル型低耐圧ＭＩＳＦＥＴ（Ｑｃｎ）のＮ型高濃度ソースドレイン領域３６ｎが設けられている。また、Ｐ型高濃度ソースドレイン領域３６ｐの間の半導体領域表面には、ゲート絶縁膜１０を介して、ゲート電極４０ｐが設けられており、Ｎ型高濃度ソースドレイン領域３６ｎの間の半導体領域表面には、ゲート絶縁膜１０を介して、ゲート電極４０ｎが設けられている。更に、Ｐチャネル型低耐圧ＭＩＳＦＥＴ（Ｑｃｐ）とＮチャネル型低耐圧ＭＩＳＦＥＴ（Ｑｃｎ）の間の半導体領域表面、および、これらの周辺部の半導体領域表面には、素子間ＳＴＩ絶縁膜２６ｂが設けられている。
【０１６７】
（５）前記一実施の形態（変形例を含む）におけるＰ型ＬＤＭＯＳＦＥＴ（横型ＰチャネルパワーＭＯＳＦＥＴ）の平面構造の一例の説明（主に図５２）：
図５０の高耐圧デバイス領域上面切り出し部Ｒ１の拡大平面図を図５２に示す。なお、図１、図３から７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２４、図２６、図２８、図３０、図３３から３８、図４０、図４２、図４５及び図４７は、図５２のＣ−Ｄ断面に対応する断面図である。
【０１６８】
図５２に示すように、Ｐチャネル型高耐圧ＬＤＭＯＳＦＥＴ（Ｑｈｐ）の各主要要素部分は、２次元的に見たとき環状または多重連結構造を呈している。すなわち、ドレインオフセットＳＴＩ絶縁膜２５、ソース側アクティブ領域３１（第１のアクティブ領域）、Ｐチャネル型高耐圧ＬＤＭＯＳＦＥＴのゲート電極２０ｐ、Ｐ型高濃度ソース領域３５ｐ、素子間ＳＴＩ絶縁膜２６ａ等は、この例では、２次元的に見たとき環状構造（多重連結構造）を呈している。
【０１６９】
ただし，この例では、中央部にあるＰ型高濃度ドレイン領域３４ｐ等は、２次元的に見たとき単連結構造である。
【０１７０】
言い換えると、Ｐチャネル型高耐圧ＬＤＭＯＳＦＥＴ（Ｑｈｐ）の各環状の主要要素部分は、基本的に、図５２の環状の全周に亘って、たとえば、図３０に示すような断面を呈しているのである。なお、このような環状等の構造は、必須ではないが、デバイスの構造を簡単にするほか、不所望な耐圧の低下等を防止する効果を有する。
【０１７１】
（６）前記一実施の形態（変形例を含む）におけるコアＣＭＩＳＦＥＴの平面構造の一例の説明（主に図５３）：
図５０の低耐圧デバイス領域上面切り出し部Ｒ２の拡大平面図を図５３に示す。なお、図２、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２３、図２５、図２７、図２９、図３１、図３９、図４１、図４３、図４６および、図４８は、図５３のＥ−Ｆ断面に対応する断面図である。
【０１７２】
図５３に示すように、素子間ＳＴＩ絶縁膜２６ｂ内（これに囲まれた領域）には、アクティブ領域５１ｎ、５１ｐが設けられている。アクティブ領域５１ｎには、これを縦断するように、Ｎチャネル型低耐圧ＭＩＳＦＥＴのゲート電極４０ｎが設けられており、アクティブ領域５１ｐには、これを縦断するように、Ｐチャネル型低耐圧ＭＩＳＦＥＴのゲート電極４０ｐが設けられている。ゲート電極４０ｎ、４０ｐのそれぞれの周辺には、ゲートサイドウォール絶縁膜３３が設けられており、ゲート電極４０ｎ、４０ｐの両側には、それぞれ、Ｎ型高濃度ソースドレイン領域３６ｎおよびＰ型高濃度ソースドレイン領域３６ｐが設けられている。
【０１７３】
（７）前記一実施の形態（変形例を含む）におけるチップ断面の大域的具体例２（ＳＯＩ分離）の説明（主に図５４）：
前記一実施の形態（変形例を含む）におけるチップ断面の大域的構造としては、図５１に示したもののほか、種々適用可能であるが、ＳＯＩ分離を用いた例を図５４に示す。この例は、図５１の変形例であり、以下では、原則として、異なる部分のみを説明する。
【０１７４】
図５１の例では、高耐圧デバイス領域１１における電気的分離を、埋め込みＮ型領域３９等を利用した構造としているが、この例では、図５４に示すように、埋め込みＮ型領域３９の代わりに、Ｐ型半導体基板層１ｓとＰ型エピタキシャル領域１ｅの間のほぼ全面に、埋め込み絶縁膜４５が設けられている。すなわち、ＤＴＩ領域３８ａ，３８ｂ（深溝分離領域）が、この、埋め込み絶縁膜４５に到達しており、埋め込み絶縁膜４５とＤＴＩ領域３８ａ，３８ｂとで分離構造を構成し、その上部をＳＯＩ領域としているのである。すなわち、ＳＯＩ構造である。なお、「ほぼ」というのは、一部をバルク領域として用いる場合があるからである。
【０１７５】
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７６】
例えば、前記実施の形態では、多層配線として、主に、銅系埋め込み配線を例にとり具体的に説明したが、多層配線としては、埋め込み配線（銅系、銀系）のほか、非埋め込み配線（アルミニウム系、リフラクトリメタル系）でもよいことは言うまでもない。
【０１７７】
また、前記実施の形態では、高耐圧ＭＯＳＦＥＴとして、主にＬＤＭＯＳＦＥＴを例にとり具体的に説明したが、ドレインオフセット構造を有するその他の形式の高耐圧ＭＯＳＦＥＴにも同様に適用できることは言うまでもない。
【符号の説明】
【０１７８】
１  半導体ウエハ（半導体基板、半導体基体、Ｓｉウエハ）
１ａ  （ウエハまたはチップの）表面（第１の主面、表面側）
１ｂ  （ウエハまたはチップの）裏面（第２の主面、裏面側）
１ｅ  （ウエハまたはチップの表面側の）半導体領域（Ｐ型エピタキシャル領域）
１ｓ  半導体基板（ウエハまたはチップの半導体基板層、Ｐ型半導体基板層）
２  半導体チップ（半導体基板、半導体基体、Ｓｉ基板）
３ｐ  Ｐ型ディープウエル領域
４ｎ  Ｎ型ウエル領域
４ｐ  Ｐ型ウエル領域
５  下地絶縁膜
６  下地ポリシリコン膜
７  窒化シリコン系ハードマスク膜
８  ハードマスク膜の開口（第１の開口）
９  ハードマスク膜
１０  ゲート絶縁膜
１１  高耐圧デバイス領域（第１の領域）
１２  低耐圧デバイス領域（第２の領域）
１４ｎ  Ｎ型ボディ領域
１４ｐ  Ｐ型低濃度ドレイン領域
１５  加工用サイドウォール酸化シリコン系絶縁膜
１６  加工用サイドウォール絶縁膜
１７  素子分離部等のシャロートレンチ加工用レジスト膜
１８ａ，１８ｂ  ハードマスク膜の開口（第２の開口）
１９  内壁酸化膜
２０ｐ  Ｐチャネル型高耐圧ＬＤＭＯＳＦＥＴのゲート電極（高耐圧トランジスタのゲート電極）
２１  オフセットドレイン部シャロートレンチ（第１のシャロートレンチ）
２２ａ，２２ｂ  素子分離部等のシャロートレンチ（第２のシャロートレンチ）
２３ｐ  Ｐ型オフセットドレイン領域（Ｐ型ドリフト領域）
２４  埋め込み絶縁膜
２５  ドレインオフセットＳＴＩ絶縁膜
２５ｃ  （ドレインオフセットＳＴＩ絶縁膜の）主要部
２５ｄ  （ドレインオフセットＳＴＩ絶縁膜の）ドレイン側部（両端部）
２５ｓ  （ドレインオフセットＳＴＩ絶縁膜の）ソース側部（両端部）
２６ａ，２６ｂ  素子間ＳＴＩ絶縁膜
２７  ゲートポリシリコン膜（主ゲート電極膜）
２８  ハードマスク上半部ポリシリコン膜
２９  ハードマスク中間酸化シリコン系絶縁膜
３０ｎ  Ｎチャネル型ＭＩＳＦＥＴ
３０ｐ  Ｐチャネル型ＭＩＳＦＥＴ
３１  ソース側アクティブ領域（第１のアクティブ領域）
３２ｎ  Ｎ型ＬＤＤ領域
３２ｐ  Ｐ型ＬＤＤ領域
３３  ゲートサイドウォール絶縁膜
３４ｐ  Ｐ型高濃度ドレイン領域
３５ｐ  Ｐ型高濃度ソース領域
３６ｎ  Ｎ型高濃度ソースドレイン領域
３６ｐ  Ｐ型高濃度ソースドレイン領域
３７ｄ，３７ｄｓ、３７ｇ，３７ｓ  シリサイド膜
３８ａ，３８ｂ  ＤＴＩ領域（深溝分離領域）
３９  埋め込みＮ型領域
４０ｎ  Ｎチャネル型低耐圧ＭＩＳＦＥＴのゲート電極（低耐圧トランジスタのゲート電極）
４０ｐ  Ｐチャネル型低耐圧ＭＩＳＦＥＴのゲート電極（低耐圧トランジスタのゲート電極、第２のゲート電極）
４１  窒化シリコン系プリメタル絶縁膜
４２  酸化シリコン系プリメタル絶縁膜
４３  タングステンプラグ
４４ｎ  Ｎ型ボディコンタクト領域
４５  埋め込み絶縁膜
４６  半導体領域表面
４７  コンタクトホール
４８  ドレイン側アクティブ領域
５１ｎ  アクティブ領域
５１ｐ  アクティブ領域（第２のアクティブ領域）
１０１  ハードマスク１次加工工程
１０２  サイドウォール形成工程
１０３  シャロートレンチ１次形成工程
１０４  内壁等酸化工程
１０５  絶縁膜埋め込み工程
１０６  埋め込み絶縁膜除去工程
１０７  ゲート電極形成工程
Ｑｃｎ  Ｎチャネル型低耐圧ＭＩＳＦＥＴ
Ｑｃｐ  Ｐチャネル型低耐圧ＭＩＳＦＥＴ
Ｑｈｐ  Ｐチャネル型高耐圧ＬＤＭＯＳＦＥＴ
Ｒ１  高耐圧デバイス領域上面切り出し部
Ｒ２  低耐圧デバイス領域上面切り出し部
Ｒ３  高耐圧デバイス領域断面切り出し部
Ｒ４  低耐圧デバイス領域断面切り出し部
Ｗｏ  オーバハング幅
Ｗｒ  サイドウォール下基板残留部幅
Ｗｓ  加工用サイドウォール絶縁膜間の幅
Ｗｔ  トレンチの幅（第１のトレンチの幅）
【図１】
0006362449.tif 000002
【図２】
0006362449.tif 000003
【図３】
0006362449.tif 000004
【図４】
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【図５】
0006362449.tif 000006
【図６】
0006362449.tif 000007
【図７】
0006362449.tif 000008
【図８】
0006362449.tif 000009
【図９】
0006362449.tif 000010
【図１０】
0006362449.tif 000011
【図１１】
0006362449.tif 000012
【図１２】
0006362449.tif 000013
【図１３】
0006362449.tif 000014
【図１４】
0006362449.tif 000015
【図１５】
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【図１６】
0006362449.tif 000017
【図１７】
0006362449.tif 000018
【図１８】
0006362449.tif 000019
【図１９】
0006362449.tif 000020
【図２０】
0006362449.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
0006362449.tif 000025
【図２５】
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【図２６】
0006362449.tif 000027
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
0006362449.tif 000034
【図３４】
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【図３５】
0006362449.tif 000036
【図３６】
0006362449.tif 000037
【図３７】
0006362449.tif 000038
【図３８】
0006362449.tif 000039
【図３９】
0006362449.tif 000040
【図４０】
0006362449.tif 000041
【図４１】
0006362449.tif 000042
【図４２】
0006362449.tif 000043
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
0006362449.tif 000049
【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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