(57)【特許請求の範囲】
【請求項１】
電源システムであって、
パワートレイン回路へ結合されている負荷回路へ電力を伝えるよう、第１の出力レベル制御信号及び第２の出力レベル制御信号に夫々少なくとも部分的に基づき、第１の出力電圧レベル及び第２の出力電圧レベルを生成するよう構成される前記パワートレイン回路と、
おおよそ前記第１の出力電圧レベルにプレチャージされるよう構成される第１のバルクキャパシタ回路、及びおおよそ前記第２の出力電圧レベルにプレチャージされるよう構成される第２のバルクキャパシタ回路と、
前記第１のバルクキャパシタ回路と前記第２のバルクキャパシタ回路とを、前記電源システムの前の動作周期の間にプレチャージし、前記第１の出力レベル制御信号に基づき前記第１のバルクキャパシタ回路を前記負荷回路へ結合するよう、あるいは、前記第２の出力レベル制御信号に基づき前記第２のバルクキャパシタ回路を前記負荷回路へ結合するよう構成される容量管理回路と
を有する電源システム。
【請求項２】
前記パワートレイン回路を制御して前記第１の出力電圧レベルを生成するように、前記第１の出力レベル制御信号に応答して第１のリファレンス信号を生成するよう、且つ、前記パワートレイン回路を制御して前記第２の出力電圧レベルを生成するように、前記第２の出力レベル制御信号に応答して第２のリファレンス信号を生成するよう構成されるリファレンス信号管理回路
を更に有する請求項１に記載の電源システム。
【請求項３】
前記パワートレイン回路は、前記第１のリファレンス信号及び前記第２のリファレンス信号を夫々、前記第１の出力電圧レベル及び前記第２の出力電圧レベルと比較するよう構成されるコンパレータ回路を有する、
請求項２に記載の電源システム。
【請求項４】
前記パワートレイン回路は、入力電圧源へ結合される電力スイッチ回路を更に有し、
前記電力スイッチ回路の導通状態は、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するように、前記コンパレータ回路の出力によって制御されるよう構成される、
請求項３に記載の電源システム。
【請求項５】
前記パワートレイン回路は、パルス幅変調（ＰＷＭ）制御回路、ハイサイドスイッチ回路、及びローサイドスイッチ回路を更に有し、
前記ＰＷＭ制御回路は、前記ハイサイドスイッチ回路の導通状態を制御するＰＷＭ信号、及び前記ローサイドスイッチ回路の導通状態を制御する相補ＰＷＭ信号を生成するよう構成され、
前記ＰＷＭ信号のデューティサイクルは、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するように、前記コンパレータ回路の出力によって制御される、
請求項３に記載の電源システム。
【請求項６】
前記第１のバルクキャパシタ回路は、複数のキャパシタを有し、
前記容量管理回路は、前記第１の出力レベル制御信号に応答して直列に、且つ、前記第２の出力レベル制御信号に応答して並列に、前記複数のキャパシタを結合するよう構成される、
請求項１に記載の電源システム。
【請求項７】
前記パワートレイン回路は、前記第１の出力レベル制御信号及び前記第２の出力レベル制御信号に夫々少なくとも部分的に基づき、前記第１の出力電圧レベルと前記第２の出力電圧レベルとの間を巡回するよう更に構成される、
請求項１に記載の電源システム。
【請求項８】
前記容量管理回路は、前記第２のバルクキャパシタ回路が前記負荷回路へ結合されるときに前記第１のバルクキャパシタ回路を前記負荷回路から切り離し、前記第１のバルクキャパシタ回路が前記負荷回路へ結合されるときに前記第２のバルクキャパシタ回路を前記負荷回路から切り離すよう更に構成される、
請求項１に記載の電源システム。
【請求項９】
電源システムのバルクキャパシタンスを管理する方法であって、
前記電源システムの第１及び第２のバルクキャパシタを夫々、前記電源システムの前の動作周期の間に、おおよそ第１の出力電圧レベル及び第２の出力電圧レベルにプレチャージすることと、
前記第１の出力電圧レベルを前記電源システムによって生成するための第１のコマンド信号を受信することと、
前記電源システムへ結合されている負荷回路へ前記第１のバルクキャパシタを結合することと、
前記第２の出力電圧レベルを前記電源システムによって生成するための第２のコマンド信号を受信することと、
前記電源システムへ結合されている前記負荷回路へ前記第２のバルクキャパシタを結合することと
を有する方法。
【請求項１０】
前記電源システムを制御して前記第１の出力電圧レベルを生成するように、前記第１のコマンド信号に応答して第１のリファレンス信号を生成することと、
前記電源システムを制御して前記第２の出力電圧レベルを生成するように、前記第２のコマンド信号に応答して第２のリファレンス信号を生成することと
を更に有する請求項９に記載の方法。
【請求項１１】
前記第１のリファレンス信号及び前記第２のリファレンス信号を夫々、前記第１の出力電圧レベル及び前記第２の出力電圧レベルと比較すること
を更に有する請求項１０に記載の方法。
【請求項１２】
前記比較の結果によって、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するよう電力スイッチ回路を制御すること
を更に有する請求項１１に記載の方法。
【請求項１３】
前記比較の結果によって、ハイサイドスイッチ回路の導通状態を制御するＰＷＭ信号、及びローサイドスイッチ回路の導通状態を制御する相補ＰＷＭ信号を生成するようＰＷＭ制御回路を制御すること
を更に有し、
前記ＰＷＭ信号のデューティサイクルは、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するように、前記比較の結果によって制御される、
請求項１１に記載の方法。
【請求項１４】
前記第１のバルクキャパシタは、複数のキャパシタを有し、
当該方法は、前記第１のコマンド信号に応答して直列に、且つ、前記第２のコマンド信号に応答して並列に、前記複数のキャパシタを結合することを更に有する、
請求項９に記載の方法。
【請求項１５】
前記第１のコマンド信号及び前記第２のコマンド信号に夫々少なくとも部分的に基づき、前記第１の出力電圧レベルと前記第２の出力電圧レベルとの間を巡回すること
を更に有する請求項９に記載の方法。
【請求項１６】
前記第２のバルクキャパシタが前記負荷回路へ結合されるときに前記第１のバルクキャパシタを前記負荷回路から切り離し、前記第１のバルクキャパシタが前記負荷回路へ結合されるときに前記第２のバルクキャパシタを前記負荷回路から切り離すこと
を更に有する請求項９に記載の方法。
【請求項１７】
請求項９乃至１６のうちいずれか一項に記載の方法を実施するよう構成される少なくとも１つのデバイスを含むシステム。
【請求項１８】
１つ以上のプロセッサによって実行される場合に、該１つ以上のプロセッサに、請求項９乃至１６のうちいずれか一項に記載の方法を実施させるコンピュータプログラム。
【請求項１９】
請求項１８に記載のコンピュータプログラムを記憶しているコンピュータ可読記憶デバイス。
【請求項２０】
請求項９乃至１６のうちいずれか一項に記載の方法を実施する手段を有するデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、キャパシタンス管理を備えた電源トポロジに関係がある。
【背景技術】
【０００２】
例えば、ウェアラブルデバイス又はモノのインターネット（ＩｏＴ；Internet  of  Things）デバイスでは、動作寿命を延ばすべくバッテリ電力を最低限とすることが望ましい。そのようなデバイスは、保持電力節約（retention  power  saving）とも時々呼ばれる状態を含む多数の動作モードを通常は有している。保持電力節約において、供給電圧は、保持情報には適合するがいずれの機能的活動にとっても低すぎるレベルに下げられる。供給電圧の低下の目的は、供給に関連する如何なる回路ブロックにも関連する有効電力及び漏れ電力の両方を低減することである。デバイスは、このモードにおいて相当な割合の時間を費やしうる。従って、電力の消耗（power  drain）を最低限として、動作寿命を延ばすことを望ましい。例えば、割り込みに応答すること、又は第２のデバイスから信号を受信することは、電力供給が短期間の活動のために周的に保持（retention）から取り出されるそのようなデバイスの共通した特徴である。
【０００３】
供給電圧は、供給デカップリングを提供するよう、大規模な、関連したバルクキャパシタを通常は有しているだろう。このバルクキャパシタと、保持状態からの繰り返しの出入りとの組み合わせは、バルクキャパシタの充電及び放電に関連した電力損失を生じさせる。バルクキャパシタ充電の影響は、問題としてこれまで考えられてこなかった。それは、従前の用途では、供給電圧が実際上安定していると考えられ、バルクキャパシタ充電に関連した如何なる電流も負荷電流と比較して取るに足りないからである。例えば、ＤＶＦＳ（voltage  and  frequency  scaling）（電圧及び周波数スケーリング）は、有効電流がバルクキャパシタ充電電流よりもはるかに大きい通常動作モードにおける活動に応答して、供給電圧を下げるよう適用されてよい。この効果の正味の結果は、バッテリ寿命及び／又は再充電どうしの間の期間を望ましくなく短縮されることである。
【０００４】
例えば、いくつかのプロセスノードでは、通常動作電圧は１．８Ｖであってよく、保持電圧は１．２Ｖであってよく、いくつかのウェアラブルデバイスでは、供給電圧は、１秒に１０から１００回はそれら２つの電圧ノードの間を移り変わってよく、バルクキャパシタンスは１０μＦであってよい。バルクキャパシタにおける電圧の移り変わりに関連した電力は、ＣＭＯＳゲートをクロック制御することに関連したＣＭＯＳ回路における電力と同じようである。これは、よく知られている式：電力＝Ｃｇａｔｅ×Ｖｃｃ２×周波数＝Ｖｃｃ×Ｉｃｈａｒｇｅから計算可能である。前述の条件を代入すると、Ｉｃｈａｒｇｅ＝１０μＦ×（１．８−１．２）×１０＝６０μＡである。
【０００５】
従って、１秒に１０回のバルクキャパシタの移り変わりに関連した平均電流流出（current  drain）は、６０マイクロアンペア（μＡ）である。これは、通常は＜１μＡである保持電流との関連で受け入れられない。
【０００６】
加えて、利用において、電源レール（supply  rail）は、例えば、保持電圧におけるより低い電流から恩恵を受けるよう、２つの電圧状態の間でスイッチドモードレギュレータによって動的に切り替えられる必要がある。それは、保持電流が、何らかの電力節約の恩恵をもたらすよう許容時間においてバルクキャパシタを放電するには、不十分であるからである。例えば、１０ミリ秒（ｍｓｅｃ）における前述の例を考えると、１μＡの電流は、１ミリボルト（ｍＶ）しか１０マイクロファラッド（μＦ）のキャパシタを放電せず、従って、アクティブスイッチングによらないと、デバイスは決して保持電圧状態に入らない。放電のみで完全に移ることは、実際には６秒かかる（１μＡの一定負荷を仮定。）。
【０００７】
従って、保持電力節約は、電圧源が電圧レベル間を能動的に移り変わる手段を含まない限りは、デバイスが低周波（low  Hz）の繰り返し率で保持設定を脱する用途において決して現実的に実施され得ないと言い得る。
【図面の簡単な説明】
【０００８】
請求されている対象の特徴及び利点は、それらと相反しない実施形態の以下の記載から明らかだろう。記載は、添付の図面を参照して検討されるべきである。
【図１】本開示の様々な実施形態に適合する電源システムを表す。
【図２】図１の電源システムのシミュレーション信号プロットを表す。
【図３】本開示の様々な実施形態に適合する電源システムの他の例を表す。
【図４】本開示の一実施形態に従う動作のフローチャートである。
【図５】本開示の様々な実施形態に適合する電源システムの他の例を表す。  以下の詳細な説明は、実例となる実施形態を参照しながら進むだろう。なお、多くの代替案、変更及び変形例は、当業者に明らかだろう。
【発明を実施するための形態】
【０００９】
図１は、本開示の様々な実施形態に従う電源システム１００の例を表す。この例において、電源システム１００は、線形レギュレータ電源、例えば、アナログ（ＬＤＯ）、デジタル又は混合信号線形レギュレータ、である。システム１００は、出力レベル制御信号（Ｖｏｕｔ  ｃｏｎｔｒｏｌ）１０１に基づき少なくとも１つのリファレンス信号（Ｖｒｅｆ（１−ｎ））１０３を生成するよう構成されるリファレンス電圧（Ｖｒｅｆ）管理回路１０２を含む。システム１００は、出力電圧Ｖｏｕｔ１０７を示すか又はこれに比例するフィードバック信号１０９とリファレンス信号１０３を比較するよう構成されるコンパレータ回路１０４を更に含む。システム１００は、入力電圧Ｖｉｎに少なくとも部分的に基づき出力電圧Ｖｏｕｔ１０７を生成するよう構成される電力スイッチ回路１０６を更に含む。電力スイッチ回路１０６は、図１ではＢＪＴトランジスタとして表されている。しかし、他の実施形態では、電力スイッチ回路１０６は、ＭＯＳＦＥＴ、ＳｉＣ、などのような、スイッチトポロジを含んでよい。コンパレータ回路１０４の出力信号１０５は、リファレンス信号１０３の電圧レベルと実質的に一致した制御可能な出力電圧Ｖｏｕｔ１０７を生成するよう、電力スイッチ回路１０６の導通状態を制御するために使用されてよい。例えば、出力信号１０５は、制御された出力電圧１０７を供給するよう電力スイッチ回路１０６が線形領域で作動するように、電力スイッチ回路１０６のベース領域を制御するために使用されてよい。システム１００は、Ｖｏｕｔ１０７とコンパレータ回路１０４との間に結合されているフィードバックループ回路１０８を更に含んでよい。フィードバックループ回路１０８は、例えば、Ｖｏｕｔ１０７のＡＣ信号成分にフィルタをかけること、フィードバックループのゲイン安定性を制御して負帰還、レベルシフト及び／又はＶｏｕｔの分割を確かにすること、などによって、フィードバックループのためのフィルタリング及び／又は位相シフトを提供するよう構成される。コンパレータ回路１０４、電力スイッチ回路１０６、及びフィードバックループ回路１０８は、本願で「パワートレイン回路（power  train  circuitry）」と集合的に呼ばれてよい。
【００１０】
出力レベル制御信号１０１は、ベースバンド電力管理システム（例えば、ベースバンドコントローラ）（図示せず。）及び／又は他の電力管理システム（図示せず。）によって生成されてよく、一般に、所望の出力電圧Ｖｏｕｔ１０７を示すか、又はそれに比例する。例えば、出力制御信号１０１は、フルパワー状態を示す第１の出力レベル信号、及び低電力状態を示す第２の出力レベル信号を含んでよい。Ｖｒｅｆ管理回路１０２は、出力制御信号１０１に基づき、対応するリファレンス信号１０３を生成してよい。このようにして、Ｖｒｅｆ管理回路１０２は、出力電圧１０７が第１の出力電圧レベル（Ｖｏｕｔ１）であるように、フルパワー動作状態を示す第１のリファレンス信号１０３を、そして、出力電圧１０７が第２の出力電圧レベル（Ｖｏｕｔ２）であるように、保持電力節約状態を示す第２のリファレンス信号を生成してよい。このとき、Ｖｏｕｔ１＞Ｖｏｕｔ２。
【００１１】
出力電圧１０７は、負荷回路１１４に給電するために使用されてよい。負荷回路１１４は、例えば、ＩｏＴ、ウェアラブル及び／又は他の低電力デバイスを含んでよい。なお、本開示は、パワートレイン回路へ結合され得る負荷のタイプに制限されない。本開示は、選択されて負荷回路１１４へ結合され得る複数のバルクキャパシタ１１２−１，・・・，１１２−ｎを含む。いくつかの実施形態において、バルクキャパシタ１１２−１，・・・，１１２−ｎの数は、出力制御信号１０１に基づき生成され得る異なったリファレンス信号１０３の数が反映されるように、電力状態の数に一般に対応してよい。システム１００は、複数のバルクキャパシタ１１２−１，・・・，１１２−ｎのプレチャージを制御し、複数のバルクキャパシタ１１２−１，・・・，１１２−ｎの少なくとも１つを出力制御信号１０１に基づき負荷回路１１４へ結合するよう構成される容量管理回路１１０を更に含む。いくつかの実施形態において、容量管理回路１１０は、夫々のバルクキャパシタ１１２−１，・・・，１１２−ｎを対応する出力電圧レベルにプレチャージするよう構成される。例えば、容量管理回路１１０は、第１のバルクキャパシタ（例えば、１１２−１）を、第１のリファレンス電圧Ｖｒｅｆ１  １０３を用いて生成される第１の出力電圧（Ｖｏｕｔ１）１０７に対応する第１の電圧レベルに、そして、第２のバルクキャパシタ（例えば、１１２−２）を、第２のリファレンス電圧Ｖｒｅｆ２を用いて生成される第２の出力電圧（Ｖｏｕｔ２）１０７に対応する第２の電圧レベルに、以降同様に、プレチャージするよう構成されてよい。動作において、制御信号１０１は、Ｖｒｅｆ管理回路１０２に、出力電力状態を（例えば、Ｖｏｕｔ１からＶｏｕｔ２へ、あるいは、その逆に）変更するよう命令してよく、容量管理回路１１０は、選択された出力電力状態にプレチャージされている選択されたバルクキャパシタ１１２−１，・・・，１１２−ｎを負荷回路１１４へ結合し、前の出力電力状態に関連するバルクキャパシタ１１２−１，・・・，１１２−ｎを負荷回路１１４から切り離してよい。このようにして、電力状態の間を巡回する場合にキャパシタ１１２−１，・・・，１１２−ｎを充電及び放電することに関連した電力の消耗は、低減又は排除され得、よって、相当の電力節約が、電力状態の間を移動（巡回）する場合に実現され得る。
【００１２】
夫々のバルクキャパシタ１１２−１，・・・，１１２−ｎは、電源システム１００の前の動作周期の間にプレチャージされてよい。これに関して、バルクキャパシタ１１２−１，・・・，１１２−ｎが負荷回路１１４から切り離される場合に、それは開回路構成のままであってよく、それにより、如何なる切り離されたバルクキャパシタ１１２−１，・・・，１１２−ｎにおける電荷も、次の電力周期の間、比較的に安定したままである。そのためには、夫々のバルクキャパシタ１１２−１，・・・，１１２−ｎのキャパシタンスは、バルクキャパシタに関連する時定数が出力電圧モード間のサイクル時間よりも大きくなるような大きさにされてよい。更なる他の実施形態では、図１の電源システムは、初期化動作のために制御されてよく、その間に、バルクキャパシタ１１２−１，・・・，１１２−ｎは、適切なレベルに夫々充電される。
【００１３】
いくつかの実施形態において、少なくとも１つのバルクキャパシタ１１２−１，・・・，１１２−ｎは、並列及び／又は直列配置において結合される複数の個別キャパシタから成ってよい。そのような実施形態において、容量管理回路１１０は、第１の出力電力状態については直列に、そして、第２の出力電力状態については並列に、バルクキャパシタ（例えば、１１２−１）の複数のキャパシタを結合するよう構成されてよい。また、そのような実施形態において、バルクキャパシタの複数のキャパシタの夫々は、同じレベル、例えば、Ｖｏｕｔ１にプレチャージされてよく、容量管理回路１１０は、制御信号１０１が第１の出力電圧（Ｖｏｕｔ１）を示すときに直列に、そして、制御信号１０１が第２の電圧レベル（例えば、Ｖｏｕｔ２）を示すときに並列に、複数のキャパシタを結合してよい。当然、他の実施形態では、直列／並列の複合的な結合が使用されてよい。そのような実施形態は、第１の出力電圧状態から第２の出力電圧状態へ切り替わるときに容量性負荷の如何なる瞬時損失も回避し、且つ、夫々のバルクキャパシタを別のプレチャージレベルにプレチャージすることを回避することができる。前述の例は、第１及び第２の出力電圧状態、ひいては、第１及び第２のキャパシタ１１２−１及び１１２−２を具体的に参照しているが、本開示の電源システム１００は３つ以上の出力電圧レベルを有効にしてよく、よって、３つ以上のバルクキャパシタが使用されてよいことが理解されるべきである。
【００１４】
図２は、図１の電源システムのシミュレーション信号プロット２００を表す。この例において、信号プロットは、例えば、第１の出力電力レベル（Ｖｏｕｔ１）から第２の出力電力レベル（Ｖｏｕｔ２）へ巡回する、いくつかの出力電力状態周期にわたって、表されている。図２において、信号２０２は、図１の電源トポロジの出力電圧を表し、信号２０４は、従来のＬＤＯタイプの電源の出力電圧レベルを表し、信号２０６は、従来のＬＤＯタイプの電源のバルクキャパシタンス充電電流を表し、信号２０８は、図１の電源トポロジのバルクキャパシタンス充電電流を表す。この例において、図１の電源トポロジの出力電圧（信号２０２）は、比較的速く且つ比較的完全に第１の出力電力状態２１０から第２の電力出力状態２０２へ、そしてその逆方向に、移る。対照的に、従来のＬＤＯタイプの電源では、出力電圧（信号２０４）は、第１の（より低い）出力電力状態２１０から第２の（より高い）出力電力状態２１２へ移るときにラグ２１４がある。それは、バルクキャパシタがこの期間中に充電されなければならないからである。また、出力電圧（信号２０４）は、第２の（より高い）出力電力状態２１２から第１の（より低い）出力電圧状態２１０へ移るときにもラグ２１６がある（そして、実際には、決して第２の出力電力状態に達しない。）。それは、バルクキャパシタが放電しているからである。バルクキャパシタのこの充電及び放電は、従来のＬＤＯタイプの電源において、移行期間の間に起こる信号２０６の負電流パルス２１８において反映される電流流出に相当する。対照的に、本開示のバルクキャパシタンス制御システムは、信号２０８で表されるように、充電電流の低減又は排除をもたらす（すなわち、信号２０８は、信号２０６と比べて相対的にフラットである。）。
【００１５】
図３は、本開示の様々な実施形態に適合する電源システム３００の他の例を表す。この例において、電源システム３００は、スイッチドＤＣ／ＤＣコンバータ電源、例えば、バックコンバータ（buck  converter）、ブーストコンバータ、バックブーストコンバータ、など、である。システム３００は、出力制御信号（Ｖｏｕｔ  ｃｏｎｔｒｏｌ）３０１に基づき少なくとも１つのリファレンス信号（Ｖｒｅｆ（１−ｎ））３０３を生成するよう構成されるリファレンス電圧（Ｖｒｅｆ）管理回路３０２を含む。システム３００は、出力電圧Ｖｏｕｔ３０７を示すか又はこれに比例するフィードバック信号３０９とリファレンス信号３０３を比較するよう構成されるコンパレータ回路３０４を更に含む。システム３００は、入力電圧Ｖｉｎに少なくとも部分的に基づき出力電圧Ｖｏｕｔ３０７を生成するよう構成される電力スイッチ回路３０６を更に含む。この実施形態の電力スイッチ回路３０６は、パルス幅変調（ＰＷＭ；pulse  width  modulation）制御回路３１６、ハイサイド電力スイッチ回路３１８Ａ、ローサイド電力スイッチ回路３１８Ｂ、及びインダクタ回路３２０を含む。ハイサイド電力スイッチ回路３１８Ａ、ローサイド電力スイッチ回路３１８Ｂは、ＭＯＳＦＥＴスイッチ及び／又は、ＢＪＴ、ＳｉＣ、などのような他のスイッチトポロジを夫々が含んでよい。ＰＷＭ制御回路３１６は、ハイサイドスイッチ回路３１８Ａの導通状態を制御するためのＰＷＭ制御信号、及びローサイドスイッチ回路３１８Ｂの導通状態を制御するための相補ＰＷＭ制御信号を生成するよう構成される。いくつかの実施形態において、ＰＷＭ制御回路３１６はまた、パルス周波数変調（ＰＦＷ；pulse  frequency  modulation）信号を生成するよう構成されてよく、よって、電力スイッチ回路３０６は、電力スイッチ回路３０６の電力要求に基づき、連続（例えば、ＰＷＭ、同期）及び／又は不連続（ＰＦＭ）作動モードにおいて動作してよい。コンパレータ回路３０４の出力信号３０５は、ＰＷＭ制御回路３１６のデューティサイクル、よって、ＰＷＭ及び相補ＰＷＭ信号のデューティサイクルを制御するために使用されてよい。出力信号３０５はまた、ＰＷＭ制御回路３１６の周波数、よって、ＰＷＭ信号及び相補ＰＷＭ信号の周波数を制御するために使用されてよい。インダクタ回路３２０は、リファレンス信号３０３によって示される電圧レベルに実質的に一致した制御可能な出力電圧Ｖｏｕｔ３０７を生成する。システム３００は、Ｖｏｕｔ３０７とコンパレータ回路３０４との間に結合されているフィードバックループ回路３０８を更に含んでよい。フィードバックループ回路３０８は、例えば、Ｖｏｕｔ３０７のＡＣ信号成分にフィルタをかけること、フィードバックループのゲイン安定性を制御して負帰還、レベルシフト及び／又はＶｏｕｔの分割を確かにすること、などによって、フィードバックループのためのフィルタリング及び／又は位相シフトを提供するよう構成される。コンパレータ回路３０４、電力スイッチ回路３０６、及びフィードバックループ回路３０８は、本願で「パワートレイン回路（power  train  circuitry）」と集合的に呼ばれてよい。
【００１６】
図１の実施形態と同様に、出力レベル制御信号３０１は、ベースバンド電力管理システム（例えば、ベースバンドコントローラ）（図示せず。）及び／又は他の電力管理システム（図示せず。）によって生成されてよく、一般に、所望の出力電圧Ｖｏｕｔ３０７を示すか、又はそれに比例する。例えば、出力制御信号３０１は、フルパワー状態を示す第１の信号、及び低電力状態を示す第２の信号を含んでよい。Ｖｒｅｆ管理回路３０２は、出力制御信号３０１に基づき、対応するリファレンス信号３０３を生成してよい。このようにして、Ｖｒｅｆ管理回路３０２は、出力電圧３０７が第１の出力電圧レベル（Ｖｏｕｔ１）であるように、フルパワー動作状態を示す第１のリファレンス信号３０３を、そして、出力電圧３０７が第２の出力電圧レベル（Ｖｏｕｔ２）であるように、保持電力節約状態を示す第２のリファレンス信号を生成してよい。このとき、Ｖｏｕｔ１＞Ｖｏｕｔ２。
【００１７】
同じく図１の実施形態と同様に、出力電圧３０７は、負荷回路３１４に給電するために使用されてよい。負荷回路３１４は、例えば、ＩｏＴ、ウェアラブル及び／又は他の低電力デバイスを含んでよい。なお、本開示は、パワートレイン回路へ結合され得る負荷のタイプに制限されない。本開示は、選択されて負荷回路３１４へ結合され得る複数のバルクキャパシタ３１２−１，・・・，３１２−ｎを含む。いくつかの実施形態において、バルクキャパシタ３１２−１，・・・，３１２−ｎの数は、出力制御信号３０１に基づき生成され得る異なったリファレンス信号１０３の数が反映されるように、電力状態の数に一般に対応してよい。システム３００は、複数のバルクキャパシタ３１２−１，・・・，３１２−ｎのプレチャージを制御し、複数のバルクキャパシタ３１２−１，・・・，３１２−ｎの少なくとも１つを出力制御信号３０１に基づき負荷回路３１４へ結合するよう構成される容量管理回路３１０を更に含む。いくつかの実施形態において、容量管理回路３１０は、夫々のバルクキャパシタ３１２−１，・・・，３１２−ｎを対応する出力電圧レベルにプレチャージするよう構成される。例えば、容量管理回路３１０は、第１のバルクキャパシタ（例えば、３１２−１）を、第１のリファレンス電圧Ｖｒｅｆ１  ３０３を用いて生成される第１の出力電圧（Ｖｏｕｔ１）１０７に対応する第１の電圧レベルに、そして、第２のバルクキャパシタ（例えば、３１２−２）を、第２のリファレンス電圧Ｖｒｅｆ２を用いて生成される第２の出力電圧（Ｖｏｕｔ２）１０７に対応する第２の電圧レベルに、以降同様に、プレチャージするよう構成されてよい。動作において、制御信号３０１は、Ｖｒｅｆ管理回路３０２に、出力電力状態を（例えば、Ｖｏｕｔ１からＶｏｕｔ２へ、あるいは、その逆に）変更するよう命令してよく、容量管理回路３１０は、選択された出力電力状態にプレチャージされている選択されたバルクキャパシタ３１２−１，・・・，３１２−ｎを負荷回路３１４へ結合し、前の出力電力状態に関連するバルクキャパシタ３１２−１，・・・，１１２−ｎを負荷回路３１４から切り離してよい。このようにして、電力状態の間を巡回する場合にキャパシタ３１２−１，・・・，３１２−ｎを充電及び放電することに関連した電力の消耗は、低減又は排除され得、よって、相当の電力節約が、電力状態の間を移動（巡回）する場合に実現され得る。
【００１８】
電力状態間の切り替えは、ＰＷＭ及び／又はＰＦＭ信号の開始に同期されてよい。よって、いくつかの実施形態において、容量管理回路３１６は、ＰＷＭ信号周期の開始を示す制御情報をＰＷＭ制御回路３１６から受信してよく、ＰＷＭ制御回路３１６からの制御情報に少なくとも部分的に基づき、適切なバルクキャパシタ３１２−１，・・・，３１２−ｎへ切り替えてよい。
【００１９】
同じく図１の実施形態と同様に、夫々のバルクキャパシタ３１２−１，・・・，３１２−ｎは、電源システム３００の前の動作周期の間にプレチャージされてよい。これに関して、バルクキャパシタ３１２−１，・・・，３１２−ｎが負荷回路３１４から切り離される場合に、それは開回路構成のままであってよく、それにより、如何なる切り離されたバルクキャパシタ３１２−１，・・・，３１２−ｎにおける電荷も、次の電力周期の間、比較的に安定したままである。そのためには、夫々のバルクキャパシタ３１２−１，・・・，３１２−ｎのキャパシタンスは、バルクキャパシタに関連する時定数が出力電圧モード間のサイクル時間よりも大きくなるような大きさにされてよい。更なる他の実施形態では、図３の電源システムは、初期化動作のために制御されてよく、その間に、バルクキャパシタ３１２−１，・・・，３１２−ｎは、適切なレベルに夫々充電される。いくつかの実施形態において、少なくとも１つのバルクキャパシタ３１２−１，・・・，３１２−ｎは、並列及び／又は直列に結合される複数の個別キャパシタから成ってよい。そのような実施形態において、容量管理回路３１０は、第１の出力電力状態については直列に、そして、第２の出力電力状態については並列に、バルクキャパシタ（例えば、３１２−１）の複数のキャパシタを結合するよう構成されてよい。また、そのような実施形態において、バルクキャパシタの複数のキャパシタの夫々は、同じレベル、例えば、Ｖｏｕｔ１にプレチャージされてよく、容量管理回路３１０は、制御信号３０１が第１の出力電圧（Ｖｏｕｔ１）を示すときに直列に、そして、制御信号３０１が第２の電圧レベル（例えば、Ｖｏｕｔ２）を示すときに並列に、複数のキャパシタを結合してよい。当然、他の実施形態では、直列／並列の複合的な結合が使用されてよい。そのような実施形態は、第１の出力電圧状態から第２の出力電圧状態へ切り替わるときに容量性負荷の如何なる瞬時損失も回避し、且つ、夫々のバルクキャパシタを別のプレチャージレベルにプレチャージすることを回避することができる。前述の例は、第１及び第２の出力電圧状態、ひいては、第１及び第２のキャパシタ３１２−１及び３１２−２を具体的に参照しているが、本開示の電源システム３００は３つ以上の出力電圧レベルを有効にしてよく、よって、３つ以上のバルクキャパシタが使用されてよいことが理解されるべきである。図２の信号プロットは、図３のスイッチド電源３００と従来のスイッチド電源との間の比較を同じように表す。
【００２０】
図４は、本開示の一実施形態に従う動作のフローチャート４００である。この実施形態は、所望の出力電圧レベルに基づきバルクキャパシタを切り替える動作を表し、第１及び第２の動作状態、例えば、第１及び第２の出力電力状態（Ｖｏｕｔ１及びＶｏｕｔ２）を有している図１のレギュレータ電源及び／又は図３のスイッチド電源に適用してよい。この実施形態の動作は、第１のバルクキャパシタをおおよそ第１の出力電圧レベル（Ｖｏｕｔ１）にプレチャージし、第２のバルクキャパシタをおおよそ第２の電圧レベル（Ｖｏｕｔ２）にプレチャージすること４０２を含んでよい。動作は、Ｖｏｕｔ１を生成するための第１のコマンドを受信すること４０４を更に含んでよい。動作は、Ｖｏｕｔ１を生成するようＶｏｕｔ１に対応する第１のリファレンス信号を生成し、第１のバルクキャパシタを選択して該第１のバルクキャパシタを負荷回路へ結合すること４０６を更に含む。動作は、Ｖｏｕｔ２を生成するための第２のコマンドを受信すること４０８を更に含んでよい。動作は、Ｖｏｕｔ２を生成するようＶｏｕｔ２に対応する第２のリファレンス信号を生成し、第２のバルクキャパシタを選択して該第２のバルクキャパシタを負荷回路へ結合すること４１０を更に含んでよい。動作は、第１のバルクキャパシタを負荷回路から切り離すこと４１２を更に含んでよい。これらの動作は、Ｖｏｕｔ１とＶｏｕｔ２との間を電源が巡回するように、繰り返されてよい。
【００２１】
図５は、本開示の様々な実施形態に適合する電源システム５００の他の例を表す。このシステム実施形態において、負荷回路１１４′／３１４′は、プロセッサ回路５０２、メモリ回路５０４及びベースバンド管理コントローラ（ＢＭＣ；baseband  management  controller）モジュール５０６を含むウェアラブル及び／又はＩｏＴデバイスである。電源回路１００′／３００′は、負荷回路１１４′／３１４′の少なくとも１つの要素へ電力を供給するよう構成され、更には、ＢＭＣモジュール５０６と通信して、例えば、出力電圧制御信号１０１′／３０１′を受信するよう、及び／又はプロセッサ回路５０２と通信するよう構成される。
【００２２】
上記は、例となるシステムアーキテクチャ及びメソッドロジとして与えられているが、本開示に対する変更は可能である。いくつかの実施形態において、Ｖｒｅｆ管理回路１０２／３０２及び／又は容量管理回路１１０／３１０は、バス（図示せず。）を介して出力制御信号１０１／３０１へ結合されてよい。バスは、２００２年７月２２日付けで公開され、アメリカ合衆国オレゴン州ポートランドにあるＰＣＩ分科会（Special  Interest  Group）から入手可能であるペリフェラル・コンポーネント・インターコネクト（ＰＣＩ；Peripheral  Component  Interconnect）エクスプレス基本仕様改訂１．０（PCI  Express  Base  Specification  Revision  1.0）に適合するバス（以降、「ＰＣＩ  Ｅｘｐｒｅｓｓバス」と呼ばれる。）を有してよい。代替的に、バスは、２０００年７月２４日付けで公開され、アメリカ合衆国オレゴン州ポートランドにある前述のＰＣＩ分科会から入手可能であるＰＣＩ−Ｘ仕様改訂１．０ａに適合するバス（以降、「ＰＣＩ−Ｘバス」と呼ばれる。）を代わりに有してよい。また、代替的に、バスは、本開示から逸脱することなしに、他のタイプ及び構成のバスシステムを有してよい。
【００２３】
図５のプロセッサ回路５０２及びメモリ回路５０４に加えて、Ｖｒｅｆ管理回路１０２／３０２及び／又は容量管理回路１１０／３１０は、メモリ及び／又はプロセッシングシステムを含んでよい。メモリは、次のタイプのメモリの中の１つ以上を有してよい：半導体ファームウェアメモリ、プログラム可能メモリ、不揮発性メモリ、リードオンリーメモリ、電気的プログラム可能メモリ、ランダムアクセスメモリ、フラッシュメモリ、磁気ディスクメモリ、及び／又は光ディスクメモリ。加えて、又は代替的に、メモリは、他の及び／又は今後開発されるタイプのコンピュータ可読メモリを有してよい。
【００２４】
本願で記載される動作の実施形態は、１つ以上のプロセッサによって実行される場合に方法を実施する命令を記憶している記憶デバイスにおいて実装されてよい。プロセッサは、例えば、Ｖｒｅｆ管理回路１０２／３０２及び／又は容量管理回路１１０／３１０、且つ／あるいは、電源システムと通信するか又はそれと関連した他の回路、におけるプロセッシングユニット（例えば、プロセッサ５０２）及び／又はプログラム可能な回路を含んでよい。このように、本願で記載される方法に従う動作は、いくつかの異なる物理的位置にあるプロセッシング構造体のような、複数の物理デバイスにわたって、分散されてよい。記憶デバイスは、あらゆるタイプの有形な非一時的記憶デバイス、例えば、フロッピー（登録商標）ディスク、光ディスク、コンパクトディスク・リードオンリーメモリ（ＣＤ−ＲＯＭ）、コンパクトディスク・リライタブル（ＣＤ−ＲＷ）、及び光学磁気ディスクを含むあらゆるタイプのディスク、リードオンリーメモリ（ＲＯＭ）、動的及び静的ＲＡＭのようなランダムアクセスメモリ（ＲＡＭ）、消去可能なプログラム可能リードオンリーメモリ（ＥＰＲＯＭ）、電気的消去可能なプログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気若しくは光学カードのような半導体デバイス、あるいは、電子命令を記憶するのに適したあらゆるタイプの記憶媒体を含んでよい。
【００２５】
いくつかの実施形態において、ハードウェア記述言語は、本願で記載される様々な回路構成のための回路及びロジック実施を特定するために使用されてよい。例えば、一実施形態において、ハードウェア記述言語は、本願で記載される１つ以上の回路及び／又はモジュールの半導体製造を可能にし得る超高速集積回路（ＶＨＳＩＣ；very  high  speed  integrated  circuit）ハードウェア記述言語（hardware  description  language）（ＶＨＤＬ）に従ってよい。ＶＨＤＬは、ＩＥＥＥ標準１０７６−１９８７、ＩＥＥＥ標準１０７６．２、ＩＥＥＥ１０７６．１、ＶＨＤＬ−２００６のＩＥＥＥドラフト３．０、ＶＨＤＬ−２００８のＩＥＥＥドラフト４．０、及び／又はＩＥＥＥ  ＶＨＤＬ標準の他のバージョン、並びに／あるいは他のハードウェア記述標準に従ってよい。
【００２６】
本願におけるいずれかの実施形態において使用される「回路（circuitry）」は、例えば、ハードワイヤード回路、プログラマブル回路、状態機械回路、及び／又はプログラマブル回路によって実行される命令を記憶するファームウェアを、単独で、又はあらゆる組み合わせにおいて、有してよい。
【００２７】
本開示の例は、以下で論じられるように、方法、該方法の動作を実施する手段、デバイス、マシンによって実行される場合に該マシンに方法の動作を実施させる命令を含む少なくとも１つのマシン読み出し可能なデバイス、又は電源システムにおいてバルクキャパシタンスを管理する装置若しくはシステムのような、対象を含む。
【００２８】
［例］
本開示の例は、以下で論じられるように、方法、該方法の動作を実施する手段、デバイス、１つ以上のプロセッサによって実行される場合に前記方法の動作を生じさせる命令を記憶しているコンピュータ可読記憶デバイス、又はキャパシタンス管理を備えた電源トポロジに関連した装置若しくはシステムのような、対象を含む。
【００２９】
［例１］
この例に従って、パワートレイン回路へ結合されている負荷回路へ電力を伝えるよう、第１の出力レベル制御信号及び第２の出力レベル制御信号に夫々少なくとも部分的に基づき、第１の出力電圧レベル及び第２の出力電圧レベルを生成するよう構成される前記パワートレイン回路と、おおよそ前記第１の出力電圧レベルにプレチャージされるよう構成される第１のバルクキャパシタ回路、及びおおよそ前記第２の出力電圧レベルにプレチャージされるよう構成される第２のバルクキャパシタ回路と、前記第１の出力レベル制御信号に基づき前記第１のバルクキャパシタ回路を前記負荷回路へ結合するよう、あるいは、前記第２の出力レベル制御信号に基づき前記第２のバルクキャパシタ回路を前記負荷回路へ結合するよう構成される容量管理回路とを有する電源システムが提供される。
【００３０】
［例２］
この例は、例１の要素を含み、更には、前記パワートレイン回路を制御して前記第１の出力電圧レベルを生成するように、前記第１の出力レベル制御信号に応答して第１のリファレンス信号を生成するよう、且つ、前記パワートレイン回路を制御して前記第２の出力電圧レベルを生成するように、前記第２の出力レベル制御信号に応答して第２のリファレンス信号を生成するよう構成されるリファレンス信号管理回路を含む。
【００３１】
［例３］
この例は、例２の要素を含み、前記パワートレイン回路は、前記第１のリファレンス信号及び前記第２のリファレンス信号を夫々、前記第１の出力電圧レベル及び前記第２の出力電圧レベルと比較するよう構成されるコンパレータ回路を有する。
【００３２】
［例４］
この例は、例３の要素を含み、前記パワートレイン回路は、入力電圧源へ結合される電力スイッチ回路を更に有し、該電力スイッチ回路の導通状態は、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するように、前記コンパレータ回路の出力によって制御されるよう構成される。
【００３３】
［例５］
この例は、例３の要素を含み、前記パワートレイン回路は、パルス幅変調（ＰＷＭ）制御回路、ハイサイドスイッチ回路、及びローサイドスイッチ回路を更に有し、前記ＰＷＭ制御回路は、前記ハイサイドスイッチ回路の導通状態を制御するＰＷＭ信号、及び前記ローサイドスイッチ回路の導通状態を制御する相補ＰＷＭ信号を生成するよう構成され、前記ＰＷＭ信号のデューティサイクルは、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するように、前記コンパレータ回路の出力によって制御される。
【００３４】
［例６］
この例は、例１乃至５のうちいずれか一例に従う要素を含み、前記第１のバルクキャパシタ回路は、複数のキャパシタを有し、前記容量管理回路は、前記第１の出力レベル制御信号に応答して直列に、且つ、前記第２の出力レベル制御信号に応答して並列に、前記複数のキャパシタを結合するよう構成される。
【００３５】
［例７］
この例は、例１乃至５のうちいずれか一例に従う要素を含み、前記パワートレイン回路は、前記第１の出力レベル制御信号及び前記第２の出力レベル制御信号に夫々少なくとも部分的に基づき、前記第１の出力電圧レベルと前記第２の出力電圧レベルとの間を巡回するよう更に構成される。
【００３６】
［例８］
この例は、例１乃至５のうちいずれか一例に従う要素を含み、前記容量管理回路は、前記第２のバルクキャパシタ回路が前記負荷回路へ結合されるときに前記第１のバルクキャパシタ回路を前記負荷回路から切り離し、前記第１のバルクキャパシタ回路が前記負荷回路へ結合されるときに前記第２のバルクキャパシタ回路を前記負荷回路から切り離すよう更に構成される。
【００３７】
［例９］
この例に従って、電源システムのバルクキャパシタンスを管理する方法が提供される。当該方法は、前記電源システムの第１及び第２のバルクキャパシタを夫々、おおよそ第１の出力電圧レベル及び第２の出力電圧レベルにプレチャージすることと、前記第１の出力電圧レベルを前記電源システムによって生成するための第１のコマンド信号を受信することと、前記電源システムへ結合されている負荷回路へ前記第１のバルクキャパシタを結合することと、前記第２の出力電圧レベルを前記電源システムによって生成するための第２のコマンド信号を受信することと、前記電源システムへ結合されている前記負荷回路へ前記第２のバルクキャパシタを結合することとを有する。
【００３８】
［例１０］
この例は、例９の要素を含み、更には、前記電源システムを制御して前記第１の出力電圧レベルを生成するように、前記第１のコマンド信号に応答して第１のリファレンス信号を生成することと、前記電源システムを制御して前記第２の出力電圧レベルを生成するように、前記第２のコマンド信号に応答して第２のリファレンス信号を生成することとを含む。
【００３９】
［例１１］
この例は、例１０の要素を含み、更には、前記第１のリファレンス信号及び前記第２のリファレンス信号を夫々、前記第１の出力電圧レベル及び前記第２の出力電圧レベルと比較することを含む。
【００４０】
［例１２］
この例は、例１１の要素を含み、更には、前記比較の結果によって、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するよう電力スイッチ回路を制御することを含む。
【００４１】
［例１３］
この例は、例１１の要素を含み、更には、前記比較の結果によって、ハイサイドスイッチ回路の導通状態を制御するＰＷＭ信号、及びローサイドスイッチ回路の導通状態を制御する相補ＰＷＭ信号を生成するようＰＷＭ制御回路を制御することを含み、前記ＰＷＭ信号のデューティサイクルは、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するように、前記比較の結果によって制御される。
【００４２】
［例１４］
この例は、例９乃至１３のうちいずれか一例に従う要素を含み、前記第１のバルクキャパシタは、複数のキャパシタを有し、当該方法は、前記第１のコマンド信号に応答して直列に、且つ、前記第２のコマンド信号に応答して並列に、前記複数のキャパシタを結合することを更に有する。
【００４３】
［例１５］
この例は、例９乃至１３のうちいずれか一例に従う要素を含み、更には、前記第１のコマンド信号及び前記第２のコマンド信号に夫々少なくとも部分的に基づき、前記第１の出力電圧レベルと前記第２の出力電圧レベルとの間を巡回することを含む。
【００４４】
［例１６］
この例は、例９乃至１３のうちいずれか一例に従う要素を含み、更には、前記第２のバルクキャパシタが前記負荷回路へ結合されるときに前記第１のバルクキャパシタを前記負荷回路から切り離し、前記第１のバルクキャパシタが前記負荷回路へ結合されるときに前記第２のバルクキャパシタを前記負荷回路から切り離すことを含む。
【００４５】
［例１７］
この例は、１つ以上のプロセッサによって実行される場合に次の動作を生じさせる命令を記憶しているマシン読み出し可能な記憶デバイスを含む。動作は、電源システムの第１及び第２のバルクキャパシタを夫々、おおよそ第１の出力電圧レベル及び第２の出力電圧レベルにプレチャージすることと、前記第１の出力電圧レベルを前記電源システムによって生成するための第１のコマンド信号を受信することと、前記電源システムへ結合されている負荷回路へ前記第１のバルクキャパシタを結合することと、前記第２の出力電圧レベルを前記電源システムによって生成するための第２のコマンド信号を受信することと、前記電源システムへ結合されている前記負荷回路へ前記第２のバルクキャパシタを結合することとを含む。
【００４６】
［例１８］
この例は、例１７の要素を含み、前記命令は、１つ以上のプロセッサによって実行される場合に次の更なる動作を生じさせる。更なる動作は、前記電源システムを制御して前記第１の出力電圧レベルを生成するように、前記第１のコマンド信号に応答して第１のリファレンス信号を生成することと、前記電源システムを制御して前記第２の出力電圧レベルを生成するように、前記第２のコマンド信号に応答して第２のリファレンス信号を生成することとを含む。
【００４７】
［例１９］
この例は、例１８の要素を含み、前記命令は、１つ以上のプロセッサによって実行される場合に次の更なる動作を生じさせる。更なる動作は、前記第１のリファレンス信号及び前記第２のリファレンス信号を夫々、前記第１の出力電圧レベル及び前記第２の出力電圧レベルと比較することを含む。
【００４８】
［例２０］
この例は、例１９の要素を含み、前記命令は、１つ以上のプロセッサによって実行される場合に次の更なる動作を生じさせる。更なる動作は、前記比較の結果によって、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するよう電力スイッチ回路を制御することを含む。
【００４９】
［例２１］
この例は、例１９の要素を含み、前記命令は、１つ以上のプロセッサによって実行される場合に次の更なる動作を生じさせる。更なる動作は、前記比較の結果によって、ハイサイドスイッチ回路の導通状態を制御するＰＷＭ信号、及びローサイドスイッチ回路の導通状態を制御する相補ＰＷＭ信号を生成するようＰＷＭ制御回路を制御することを含み、前記ＰＷＭ信号のデューティサイクルは、前記第１の出力電圧レベル又は前記第２の出力電圧レベルを生成するように、前記比較の結果によって制御される。
【００５０】
［例２２］
この例は、例１７乃至２１のうちいずれか一例に従う要素を含み、前記第１のバルクキャパシタは、複数のキャパシタを有し、前記命令は、１つ以上のプロセッサによって実行される場合に次の更なる動作を生じさせる。更なる動作は、前記第１のコマンド信号に応答して直列に、且つ、前記第２のコマンド信号に応答して並列に、前記複数のキャパシタを結合することを含む。
【００５１】
［例２３］
この例は、例１７乃至２１のうちいずれか一例に従う要素を含み、前記命令は、１つ以上のプロセッサによって実行される場合に次の更なる動作を生じさせる。更なる動作は、前記第１のコマンド信号及び前記第２のコマンド信号に夫々少なくとも部分的に基づき、前記第１の出力電圧レベルと前記第２の出力電圧レベルとの間を巡回することを含む。
【００５２】
［例２４］
この例は、例１７乃至２１のうちいずれか一例に従う要素を含み、前記命令は、１つ以上のプロセッサによって実行される場合に次の更なる動作を生じさせる。更なる動作は、前記第２のバルクキャパシタが前記負荷回路へ結合されるときに前記第１のバルクキャパシタを前記負荷回路から切り離し、前記第１のバルクキャパシタが前記負荷回路へ結合されるときに前記第２のバルクキャパシタを前記負荷回路から切り離すことを含む。
【００５３】
［例２５］
この例に従って、１つ以上のプロセッサによって実行される場合に、例９乃至１６のうちいずれか一例に従う方法を含む動作を生じさせる命令を記憶しているマシン読み出し可能な記憶デバイスが提供される。
【００５４】
［例２６］
本開示の他の例は、例９乃至１６のうちいずれか一例の方法を実施するよう構成される少なくとも１つのデバイスを含むシステムである。
【００５５】
［例２７］
本開示の他の例は、例９乃至１６のうちいずれか一例の方法を実施する手段を含むデバイスである。
【００５６】
［例２８］
この例は、例９乃至１６のうちいずれか一例に従う要素を含み、前記パワートレイン回路は、線形レギュレータ電源である。
【００５７】
［例２９］
この例は、例９乃至１６のうちいずれか一例に従う要素を含み、前記パワートレイン回路は、スイッチドＤＣ／ＤＣコンバータ電源である。
【００５８】
［例３０］
この例は、システムを含む。当該システムは、電源システム及び負荷回路を含み、前記電源システムは、パワートレイン回路へ結合されている負荷回路へ電力を伝えるよう、第１の出力レベル制御信号及び第２の出力レベル制御信号に夫々少なくとも部分的に基づき、第１の出力電圧レベル及び第２の出力電圧レベルを生成するよう構成される前記パワートレイン回路と、おおよそ前記第１の出力電圧レベルにプレチャージされるよう構成される第１のバルクキャパシタ回路、及びおおよそ前記第２の出力電圧レベルにプレチャージされるよう構成される第２のバルクキャパシタ回路と、前記第１の出力レベル制御信号に基づき前記第１のバルクキャパシタ回路を前記負荷回路へ結合するよう、あるいは、前記第２の出力レベル制御信号に基づき前記第２のバルクキャパシタ回路を前記負荷回路へ結合するよう構成される容量管理回路とを有し、前記負荷回路は、プロセッサ回路及びメモリ回路を有する。
【００５９】
［例３１］
この例は、例３０に従う要素を含み、前記第１のバルクキャパシタ回路は、複数のキャパシタを有し、前記容量管理回路は、前記第１の出力レベル制御信号に応答して直列に、且つ、前記第２の出力レベル制御信号に応答して並列に、前記複数のキャパシタを結合するよう構成される。
【００６０】
［例３２］
この例は、例３０に従う要素を含み、前記パワートレイン回路は、前記第１の出力レベル制御信号及び前記第２の出力レベル制御信号に夫々少なくとも部分的に基づき、前記第１の出力電圧レベルと前記第２の出力電圧レベルとの間を巡回するよう更に構成される。
【００６１】
［例３３］
この例は、例３０に従う要素を含み、前記容量管理回路は、前記第２のバルクキャパシタ回路が前記負荷回路へ結合されるときに前記第１のバルクキャパシタ回路を前記負荷回路から切り離し、前記第１のバルクキャパシタ回路が前記負荷回路へ結合されるときに前記第２のバルクキャパシタ回路を前記負荷回路から切り離すよう更に構成される。
【００６２】
［例３４］
この例は、例３０に従う要素を含み、前記負荷回路は、モノのインターネット（ＩｏＴ；Internet  of  Things）デバイスである。
【００６３】
［例３５］
この例は、例３０に従う要素を含み、前記負荷回路は、ウェアラブルデバイスである。
【００６４】
［例３６］
この例は、例３０に従う要素を含み、前記負荷回路は、前記第１の出力レベル制御信号及び前記第２の出力レベル制御信号を生成するよう構成されるベースバンド管理コントローラ回路を更に有する。
【００６５】
［例３７］
この例は、例３０に従う要素を含み、前記パワートレイン回路は、線形レギュレータ電源である。
【００６６】
［例３８］
この例は、例３０に従う要素を含み、前記パワートレイン回路は、スイッチドＤＣ／ＤＣコンバータ電源である。
【００６７】
本願で用いられている用語及び表現は、記載の点から使用され、限定ではなく、そのような用語及び表現の使用において、図示及び記載されている特徴（又はその部分）の如何なる均等物も除外する意図はなく、様々な変更が、特許請求の範囲の適用範囲内で可能であると認められる。然るに、特許請求の範囲は、全てのそのような均等物をカバーするよう意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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