(57)【特許請求の範囲】
【請求項１】
第１のノードと第１の基準ノードとの間に配された第１のトランジスタと、
第２のノードと前記第１の基準ノードとの間に配された第２のトランジスタと、
一端が前記第１のトランジスタのゲートに接続され、他端が前記第１のノードに接続された第１の抵抗と、
一端が前記第２のトランジスタのゲートに接続され、他端が前記第２のノードに接続された第２の抵抗と、
前記第１のトランジスタと前記第１の基準ノードとの間に配された第３のトランジスタと、
前記第２のトランジスタと前記第１の基準ノードとの間に配された第４のトランジスタと、
前記第２のトランジスタとともにカレントミラー回路を構成し、第３のノードと前記第１の基準ノードとの間に配された第５のトランジスタと、
前記第１のトランジスタとともにカレントミラー回路を構成し、第４のノードと前記第１の基準ノードとの間に配された第６のトランジスタと、
前記第５のトランジスタと前記第１の基準ノードとの間に配された第７のトランジスタと、
前記第６のトランジスタと前記第１の基準ノードとの間に配された第８のトランジスタと、
前記第５のトランジスタ及び前記第７のトランジスタの間の第５のノードと前記第６のトランジスタ及び前記第８のトランジスタの間の第６のノードとを接続するラインと、
一端が前記第３のトランジスタのゲートに接続され、他端が中間ノードに接続された第３の抵抗と、
一端が前記第４のトランジスタのゲートに接続され、他端が前記中間ノードに接続された第４の抵抗と、
を備え、
前記中間ノードは、前記第７のトランジスタのゲートと前記第８のトランジスタのゲートとに接続されている
能動負荷回路。
【請求項２】
前記第１のトランジスタのゲートと前記第３のトランジスタのゲートと前記第８のトランジスタのゲートとは、互いに接続され、
前記第２のトランジスタのゲートと前記第４のトランジスタのゲートと前記第７のトランジスタのゲートとは、互いに接続されている
請求項１に記載の能動負荷回路。
【請求項３】
前記第３のトランジスタのゲートと前記第４のトランジスタのゲートと前記第７のトランジスタのゲートと前記第８のトランジスタのゲートとに接続されたバイアス回路をさらに有する
請求項１に記載の能動負荷回路。
【請求項４】
第１の差動入力対が接続された第１の入力段と第１の差動出力対との間に請求項１から３のいずれか１項に記載の能動負荷回路を第１の利得段として有する１段アンプと、
前記第１の差動入力対が接続された第２の入力段と前記第１の差動出力対との間に、第２の利得段及び第３の利得段を２段の形態で有する２段アンプと、
を備え、
前記第３の利得段は、
前記第５のトランジスタと反対の導電型のトランジスタであり、前記第５のトランジスタとインバータ接続された第９のトランジスタと、
前記第６のトランジスタと反対の導電型のトランジスタであり、前記第６のトランジスタとインバータ接続された第１０のトランジスタと、
一端が前記第１の差動出力対の一方に接続された第１の容量素子と、
一端が前記第１の容量素子の他端に接続され、他端が前記第２の利得段に接続された第１のスイッチと、
一端が前記第１の差動出力対の他方に接続された第２の容量素子と、
一端が前記第２の容量素子の他端に接続され、他端が前記第２の利得段に接続された第２のスイッチと、
を有し、
前記第１の差動出力対の中間ノードと前記第１の差動出力対との間に接続されたコモンモードフィードバック回路をさらに備え、
前記コモンモードフィードバック回路は、
ソース及びドレインの一方が前記第１の差動出力対の一方に接続され、他方が前記第１の基準ノードに接続された第１１のトランジスタと、
一端が前記第１１のトランジスタのドレインに接続され、他端が前記第１の差動出力対の一方に接続された第３のスイッチと、
ソース及びドレインの一方が前記第１の差動出力対の他方に接続され、他方が前記第１の基準ノードに接続された第１２のトランジスタと、
一端が前記第１２のトランジスタのドレインに接続され、他端が前記第１の差動出力対の他方に接続された第４のスイッチと、
ソース及びドレインの一方が前記第１の差動出力対の一方に接続され、他方が第２の基準ノードに接続された第１３のトランジスタと、
一端が前記第１３のトランジスタのドレインに接続され、他端が前記第１の差動出力対の一方に接続された第５のスイッチと、
ソース及びドレインの一方が前記第１の差動出力対の他方に接続され、他方が前記第２の基準ノードに接続された第１４のトランジスタと、
一端が前記第１４のトランジスタのドレインに接続され、他端が前記第１の差動出力対の他方に接続された第６のスイッチと、
を有する
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、能動負荷回路及び半導体集積回路に関する。
【背景技術】
【０００２】
アンプでは、入力段で受けた差動信号を能動負荷回路で増幅して差動信号として出力する。このとき、能動負荷回路にカレントミラー回路を使用すると、トランジスタの寄生容量がミラー元とミラー先とにそれぞれ接続されるので、アンプの帯域が狭くなりやすい。そのため、能動負荷回路を広帯域化することが望まれる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】ＴｈａｒｔＦａｊ  Ｖｏｏ  ａｎｄ  Ｃｈｒｉｓ  Ｔｏｕｍａｚｏｕ“Ａ  Ｎｏｖｅｌ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｃｕｒｒｅｎｔ  Ｍｉｒｒｏｒ  Ｃｏｍｐｅｎｓａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎ”，  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，  １９９５．  ＩＳＣＡＳ  １９９５．，  １９９５  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ      （Ｖｏｌｕｍｅ：３  ）
【非特許文献２】Ｔ．  Ｖｏｏ  ａｎｄ  Ｃ．  Ｔｏｕｍａｚｏｕ  “Ｈｉｇｈ  ｓｐｅｅｄ  ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ  ｃｏｍｐｅｎｓａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅ”，  ＥＬＥＣＴＲＯＮＩＣＳ  ＬＥＴＴＥＲＳ  １６ｔｈ  Ｆｅｂｒｕａｒｙ  １９９５，  Ｖｏｌ．３１  Ｎｏ．４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、広帯域化できる能動負荷回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１のトランジスタと第２のトランジスタと第１の抵抗と第２の抵抗と第３のトランジスタと第４のトランジスタと第５のトランジスタと第６のトランジスタと第７のトランジスタと第８のトランジスタとラインとを有する能動負荷回路が提供される。第１のトランジスタは、第１のノードと第１の基準ノードとの間に配されている。第２のトランジスタは、第２のノードと第１の基準ノードとの間に配されている。第１の抵抗は、一端が第１のトランジスタのゲートに接続され、他端が第１のノードに接続されている。第２の抵抗は、一端が第２のトランジスタのゲートに接続され、他端が第２のノードに接続されている。第３のトランジスタは、第１のトランジスタと第１の基準ノードとの間に配されている。第４のトランジスタは、第２のトランジスタと第１の基準ノードとの間に配されている。第５のトランジスタは、第２のトランジスタとともにカレントミラー回路を構成する。第５のトランジスタは、第３のノードと第１の基準ノードとの間に配されている。第６のトランジスタは、第１のトランジスタとともにカレントミラー回路を構成する。第６のトランジスタは、第４のノードと第１の基準ノードとの間に配されている。第７のトランジスタは、第５のトランジスタと第１の基準ノードとの間に配されている。第８のトランジスタは、第６のトランジスタと第１の基準ノードとの間に配されている。ラインは、第５のノードと第６のノードとを接続する。第５のノードは、第５のトランジスタ及び第７のトランジスタの間のノードである。第６のノードは、第６のトランジスタ及び第８のトランジスタの間のノードである。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかる能動負荷回路の構成を示す回路図。
【図２】第１の実施形態の変形例にかかる能動負荷回路の構成を示す回路図。
【図３】第１の実施形態の他の変形例にかかる能動負荷回路の構成を示す回路図。
【図４】第２の実施形態にかかる半導体集積回路の構成を示す回路図。
【図５】第２の実施形態にかかる半導体集積回路の動作を示す図。
【図６】第３の実施形態にかかる半導体集積回路の構成を示す回路図。
【図７】第３の実施形態にかかる半導体集積回路の動作を示す回路図。
【図８】第３の実施形態にかかる半導体集積回路の動作を示す回路図。
【図９】第２の実施形態及び第３の実施形態にかかる半導体集積回路が適用されたローパスフィルタを含む受信機の構成を示すブロック図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる能動負荷回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる能動負荷回路３について図１を用いて説明する。図１は、能動負荷回路３の構成を示す回路図である。
【０００９】
能動負荷回路３は、アンプ１に含まれている。アンプ１は、入力段２及び能動負荷回路３を含む。アンプ１では、差動入力対（一対の入力端子Ｔｉｎ１，Ｔｉｎ２）を介して入力段２で受けた差動信号（差動電圧Ｖｉｐ，Ｖｉｎ）を能動負荷回路３で増幅して差動信号（差動電流Ｉｏｐ，Ｉｏｎ）として差動出力対（一対の出力端子Ｔｏｕｔ１，Ｔｏｕｔ２）から出力する。なお、入力段２は、トランジスタＭ５１，Ｍ５２及び電流源ＣＳ１を有する。トランジスタＭ５１，Ｍ５２は、例えばＮＭＯＳトランジスタである。トランジスタＭ５１，Ｍ５２のゲートは、差動入力対Ｔｉｎ１，Ｔｉｎ２に接続されている。差動出力対Ｔｏｕｔ１，Ｔｏｕｔ２は、能動負荷回路３におけるノードＮ３，Ｎ４に接続されている。
【００１０】
例えば、アンプ１を設計するのに、能動負荷回路３内にカレントミラー回路を使用する。能動負荷回路３は、トランジスタＭ１，Ｍ２，Ｍ５，Ｍ６を有する。トランジスタＭ１とトランジスタＭ６とは、カレントミラー回路ＣＭ１を構成する。トランジスタＭ２とトランジスタＭ５とは、カレントミラー回路ＣＭ２を構成する。
【００１１】
トランジスタＭ１は、ノードＮ１と電源ノード（第１の基準ノード）Ｎｖｄｄとの間に配されている。電源ノードＮｖｄｄは、電源電位を有する。トランジスタＭ１は、例えばＰＭＯＳトランジスタである。トランジスタＭ１は、ドレイン及びゲートがノードＮ１に電気的に接続されている。ノードＮ１は、トランジスタＭ５１のドレインに接続されている。トランジスタＭ６は、ノードＮ４と電源ノードＮｖｄｄとの間に配されている。トランジスタＭ６は、例えばＰＭＯＳトランジスタである。トランジスタＭ６は、ドレインがノードＮ４に電気的に接続され、ゲートがノードＮ１に電気的に接続されている。これにより、トランジスタＭ１とトランジスタＭ６とは、カレントミラー回路ＣＭ１を構成する。
【００１２】
トランジスタＭ２は、ノードＮ２と電源ノードＮｖｄｄとの間に配されている。トランジスタＭ２は、例えばＰＭＯＳトランジスタである。トランジスタＭ２は、ドレイン及びゲートがノードＮ２に電気的に接続されている。ノードＮ２は、トランジスタＭ５２のドレインに接続されている。トランジスタＭ５は、ノードＮ３と電源ノードＮｖｄｄとの間に配されている。トランジスタＭ５は、例えばＰＭＯＳトランジスタである。トランジスタＭ５は、ドレインがノードＮ３に電気的に接続され、ゲートがノードＮ２に電気的に接続されている。これにより、トランジスタＭ２とトランジスタＭ５とは、カレントミラー回路ＣＭ２を構成する。
【００１３】
カレントミラー回路では、トランジスタの寄生容量（ゲート・ソース間の寄生容量）がミラー元とミラー先とにそれぞれ接続されることになる。例えば、カレントミラー回路ＣＭ１では、寄生容量Ｃｇｓ１と寄生容量Ｃｇｓ６とが、トランジスタＭ１とトランジスタＭ６とにそれぞれ接続される。カレントミラー回路ＣＭ２では、寄生容量Ｃｇｓ２と寄生容量Ｃｇｓ５とが、トランジスタＭ２とトランジスタＭ５とにそれぞれ接続される。トランジスタの寄生容量がミラー元とミラー先とにそれぞれ接続されると、高速化するために流す電流量を増やす必要があり、消費電流が増加しやすい。また、能動負荷であるカレントミラーで、ミラー元のトランジスタの寄生容量（Ｃｇｓ１、Ｃｇｓ２）とミラー先のトランジスタの寄生容量（Ｃｇｓ５、Ｃｇｓ６）とがアンプ１の帯域に影響を与えるので、アンプ１の帯域が狭くなりやすい。
【００１４】
そのため、能動負荷回路３では、トランジスタＭ１のゲートとノードＮ１との間に抵抗Ｒ１を挿入し、トランジスタＭ２のゲートとノードＮ２との間に抵抗Ｒ２を挿入している。抵抗Ｒ１は、一端がトランジスタＭ１のゲートに電気的に接続され、他端がノードＮ１に気的に接続されている。抵抗Ｒ２は、一端がトランジスタＭ２のゲートに電気的に接続され、他端がノードＮ２に気的に接続されている。抵抗Ｒ１及び抵抗Ｒ２を含む能動負荷で、トランジスタＭ１，Ｍ２の寄生容量Ｃｇｓ１、Ｃｇｓ２がアンプ１の帯域に与える影響を軽減することができる。これにより、抵抗Ｒ１及び抵抗Ｒ２が無い場合に比べて、アンプ１の広帯域化（高速化）を図ることが可能であるようにも考えられる。
【００１５】
しかし、各カレントミラー回路ＣＭ１，ＭＣ２では、例えば、ミラー元のディメンジョン（＝Ｗ／Ｌ，Ｗ：ゲート幅，Ｌ：ゲート長）とミラー先のディメンジョンとが約１：１である場合、利得が約０ｄＢとなる。利得を上げるには、ミラー元に対してミラー先のディメンジョン比を１：２などのように増加させる必要がある。ミラー元に対してミラー先のディメンジョン比を増加させると、トランジスタのディメンジョンの増加に伴いトランジスタの寄生容量が増加するので、アンプ１の帯域が狭帯域となりやすい。
【００１６】
また、アンプ１を広帯域化するために、トランジスタのディメンジョンを縮小してトランジスタの寄生容量を減少させた場合、ミラー元とミラー先とのマッチングが劣化しやすい。すなわち、ミラー元に対するミラー先のディメンジョン比が目標値からばらつきやすいので、アンプ１の同相出力電圧のミスマッチ（ＤＣオフセット）が増加しやすい。
【００１７】
そこで、本実施形態では、能動負荷回路３において、ディジェネレーション抵抗として動作するトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８を追加するとともにトランジスタＭ７，Ｍ８のドレインをラインＣＬで接続することで、アンプ１のＤＣオフセット抑制及び広帯域化（高速化）の両立を図る。
【００１８】
具体的には、能動負荷回路３は、トランジスタＭ３，Ｍ４，Ｍ７，Ｍ８及びラインＣＬを有する。
【００１９】
トランジスタＭ３は、トランジスタＭ１と電源ノードＮｖｄｄとの間に配されている。トランジスタＭ３は、例えばＰＭＯＳトランジスタである。トランジスタＭ３は、ソースが電源ノードＮｖｄｄに電気的に接続され、ドレインがトランジスタＭ１のソースに電気的に接続されている。
【００２０】
トランジスタＭ４は、トランジスタＭ２と電源ノードＮｖｄｄとの間に配されている。トランジスタＭ４は、例えばＰＭＯＳトランジスタである。トランジスタＭ４は、ソースが電源ノードＮｖｄｄに電気的に接続され、ドレインがトランジスタＭ２のソースに電気的に接続されている。
【００２１】
トランジスタＭ７は、トランジスタＭ５と電源ノードＮｖｄｄとの間に配されている。トランジスタＭ７は、例えばＰＭＯＳトランジスタである。トランジスタＭ７は、ソースが電源ノードＮｖｄｄに電気的に接続され、ドレインがノードＮ５を介してトランジスタＭ５のソースに電気的に接続されている。
【００２２】
トランジスタＭ８は、トランジスタＭ６と電源ノードＮｖｄｄとの間に配されている。トランジスタＭ８は、例えばＰＭＯＳトランジスタである。トランジスタＭ８は、ソースが電源ノードＮｖｄｄに電気的に接続され、ドレインがノードＮ６を介してトランジスタＭ６のソースに電気的に接続されている。
【００２３】
トランジスタＭ３，Ｍ４，Ｍ７，Ｍ８は、線形領域で動作するように構成されている。例えば、トランジスタＭ３，Ｍ７は、ディジェネレーション抵抗として動作し、カレントミラー回路ＣＭ１に対して同相のトランスコンダクタンスｇｍを下げることができる。トランジスタＭ４，Ｍ８は、ディジェネレーション抵抗として動作し、カレントミラー回路ＣＭ２に対して同相のトランスコンダクタンスｇｍを下げることができる。これにより、トランジスタＭ３，Ｍ４，Ｍ７，Ｍ８は、各カレントミラー回路ＣＭ１，ＭＣ２に対して、同相におけるミラー元とミラー先とのマッチングを改善できる。
【００２４】
トランジスタＭ１のゲートとトランジスタＭ３のゲートとトランジスタＭ８のゲートとは、互いに電気的に接続されているとともに、抵抗Ｒ１を介してノードＮ１に電気的に接続されている。これにより、トランジスタＭ３のゲートとトランジスタＭ８のゲートとに、線形領域で動作するようなバイアス電圧を供給できる。
【００２５】
トランジスタＭ２のゲートとトランジスタＭ４のゲートとトランジスタＭ７のゲートとは、互いに電気的に接続されているとともに、抵抗Ｒ２を介してノードＮ２に電気的に接続されている。これにより、トランジスタＭ４のゲートとトランジスタＭ７のゲートとに、線形領域で動作するようなバイアス電圧を供給できる。
【００２６】
能動負荷回路３では、トランジスタＭ１，Ｍ３，Ｍ８の寄生容量Ｃｇｓ１，Ｃｇｓ３，Ｃｇｓ８は、抵抗Ｒ１により、出力端子Ｔｏｕｔ２側のノードＮ４から見えにくくなっている。トランジスタＭ２，Ｍ４，Ｍ７の寄生容量Ｃｇｓ２，Ｃｇｓ４，Ｃｇｓ７は、抵抗Ｒ２により、出力端子Ｔｏｕｔ１側のノードＮ３から見えにくくなっている。これにより、各寄生容量Ｃｇｓ１，Ｃｇｓ２，Ｃｇｓ３，Ｃｇｓ４，Ｃｇｓ７，Ｃｇｓ８がアンプ１の帯域に与える影響を軽減できる。
【００２７】
また、ノードＮ５とノードＮ６とがラインＣＬで電気的に接続されている。ノードＮ５は、トランジスタＭ７のドレインとトランジスタＭ５のソースとにそれぞれ接続されている。ノードＮ６は、トランジスタＭ８のドレインとトランジスタＭ６のソースとにそれぞれ接続されている。トランジスタＭ７を流れるＰ側電流ＩｐとトランジスタＭ８を流れるＮ側電流ＩｎとはラインＣＬに流れ込んで互いにキャンセルされ得るので、ラインＣＬにより、カレントミラー回路ＣＭ１，ＣＭ２に対して差動のトランスコンダクタンスｇｍを上げることができる。すなわち、差動として考えた場合、カレントミラー回路ＣＭ１，ＣＭ２において、ミラー元とミラー先とで差動のトランスコンダクタンスｇｍが異なることになり、ミラー先の差動のトランスコンダクタンスｇｍを高くできるので、例えば低周波領域での利得を増加できる。
【００２８】
以上のように、第１の実施形態では、能動負荷回路３において、トランジスタＭ３，Ｍ４，Ｍ７，Ｍ８がディジェネレーション抵抗として動作するので、カレントミラー回路ＣＭ１，ＣＭ２に対して同相のトランスコンダクタンスｇｍを下げることができる。これにより、トランジスタＭ３，Ｍ４，Ｍ７，Ｍ８は、各カレントミラー回路ＣＭ１，ＭＣ２に対して、同相におけるミラー元とミラー先とのマッチングを改善でき、同相出力電圧のミスマッチ（ＤＣオフセット）を抑制できる。また、トランジスタＭ７，Ｍ８のドレインがラインＣＬで接続されているので、カレントミラー回路ＣＭ１，ＣＭ２に対して差動のトランスコンダクタンスｇｍを上げることができる。これにより、アンプ１の利得を増加できるとともに、アンプ１を広帯域化（高速化）できる。したがって、アンプ１のＤＣオフセット抑制及び広帯域化（高速化）を両立させることができる。
【００２９】
なお、図１に示す能動負荷回路３において、電源ノードＮｖｄｄをグランドノード（第１の基準ノード）に変更し、各トランジスタＭ１〜Ｍ８を導電型が反対のトランジスタで置き換えることで、同様の機能を有する能動負荷回路が構成されていてもよい。
【００３０】
あるいは、図２に示すように、能動負荷回路３ｉにおいて、トランジスタＭ３，Ｍ４，Ｍ７，Ｍ８は、バイアス回路４ｉからゲートにバイアスが供給されることで、線形領域で動作するように構成されていてもよい。すなわち、バイアス回路４ｉは、トランジスタＭ３のゲートとトランジスタＭ４のゲートとトランジスタＭ７のゲートとトランジスタＭ８のゲートと電気的に接続されている。バイアス回路４ｉは、レプリカトランジスタＭ２１，Ｍ２２及び電流源ＣＳ２を有する。レプリカトランジスタＭ２１は、トランジスタＭ１と等価な特性を有するように構成され、例えば、トランジスタＭ１と等価なディメンジョンを有する。レプリカトランジスタＭ２２は、トランジスタＭ３と等価な特性を有するように構成され、例えば、トランジスタＭ３と等価なディメンジョンを有する。これにより、図１に示す構成でトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８のゲートに供給されたバイアスと同様のレプリカバイアスをトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８のゲートに供給でき、トランジスタＭ３，Ｍ４，Ｍ７，Ｍ８を線形領域で動作させることができる。
【００３１】
あるいは、図３に示すように、能動負荷回路３ｊにおいて、トランジスタＭ３，Ｍ４の同相電圧を抽出してトランジスタＭ７，Ｍ８のゲートに印加するように構成されていてもよい。すなわち、能動負荷回路３ｊは、抵抗Ｒ３，Ｒ４をさらに有する。抵抗Ｒ３は、一端がトランジスタＭ３のゲートに電気的に接続され、他端が中間ノードＮ１１に電気的に接続されている。抵抗Ｒ４は、一端がトランジスタＭ４のゲートに電気的に接続され、他端が中間ノードＮ１１に電気的に接続されている。中間ノードＮ１１は、ノードＮ１２を介して、トランジスタＭ７のゲートとトランジスタＭ８のゲートとに電気的に接続されている。
【００３２】
この構成では、トランジスタＭ３は、ゲートがトランジスタＭ１のゲートに接続されており、図１の構成と同様に、線形領域で動作できる。トランジスタＭ４は、ゲートがトランジスタＭ２のゲートに接続されており、図１の構成と同様に、線形領域で動作できる。抵抗Ｒ３の抵抗値と抵抗Ｒ４の抵抗値とを均等にすれば、トランジスタＭ３，Ｍ４の同相電圧を抽出して中間ノードＮ１１の電圧とすることができ、抽出された同相電圧を、中間ノードＮ１１→ノードＮ１２→トランジスタＭ７，Ｍ８のゲートと伝達できる。これにより、トランジスタＭ７，Ｍ８を線形領域で動作させることができる。また、トランジスタＭ７のＰ側電流ＩｐとトランジスタＭ８のＮ側電流ＩｎとをラインＣＬでキャンセルする際の精度を向上できるので、カレントミラー回路ＣＭ１，ＣＭ２に対して差動のトランスコンダクタンスｇｍをさらに上げることができる。
【００３３】
（第２の実施形態）
次に、第２の実施形態にかかる半導体集積回路２００について図４を用いて説明する。図４は、半導体集積回路２００の構成を示す回路図である。
【００３４】
半導体集積回路２００は、第１の実施形態と同様のアンプ１を１段アンプとして含むとともに、２段アンプ４及びコモンモードフィードバック（ＣＭＦＢ）回路８をさらに含む。
【００３５】
１段アンプ１及び２段アンプ４は、差動入力対Ｔｉｎ１，Ｔｉｎ２と差動出力対Ｔｏｕｔ１，Ｔｏｕｔ２との間で互いに並列に電気的に接続されている。１段アンプ１は、入力段２に対して利得段としての能動負荷回路３（図１参照）が１段で構成されている。以下では、利得段としての能動負荷回路３を単に利得段３として説明する。２段アンプ４は、入力段５に対して、利得段６，７が２段で構成されている。
【００３６】
入力段５は、差動入力対Ｔｉｎ１，Ｔｉｎ２が電気的に接続されている。入力段５は、トランジスタＭ３１，Ｍ３２及び電流源ＣＳ３を有する。トランジスタＭ３１，Ｍ３２は、例えばＰＭＯＳトランジスタである。トランジスタＭ３１，Ｍ３２は、ゲートが差動入力対Ｔｉｎ１，Ｔｉｎ２に電気的に接続され、ソースが電流源ＣＳ３に接続され、ドレインがノードＮ７，Ｎ８に接続されている。
【００３７】
利得段６は、入力段５と利得段７との間に電気的に接続されている。利得段６は、入力段５とともに差動増幅回路を構成する。利得段６は、差動段と呼ぶこともできる。利得段６は、トランジスタＭ４１，Ｍ４２及び抵抗Ｒ５，Ｒ６を有する。トランジスタＭ４１は、ノードＮ７とグランドノードＮｇｎｄとの間に配されている。グランドノードＮｇｎｄは、基準電位（例えば、グランド電位）を有する。トランジスタＭ４１は、例えばＮＭＯＳトランジスタである。トランジスタＭ４１は、ゲートが抵抗Ｒ５の一端、抵抗Ｒ６の一端、トランジスタＭ４２のゲートに電気的に接続され、ドレインがノードＮ７に接続され、ソースがグランドノードＮｇｎｄに接続されている。
【００３８】
トランジスタＭ４２は、ノードＮ８とグランドノードＮｇｎｄとの間に配されている。トランジスタＭ４２は、例えばＮＭＯＳトランジスタである。トランジスタＭ４２は、ゲートが抵抗Ｒ５の一端、抵抗Ｒ６の一端、トランジスタＭ４１のゲートに電気的に接続され、ドレインがノードＮ８に接続され、ソースがグランドノードＮｇｎｄに接続されている。
【００３９】
抵抗Ｒ５は、一端が抵抗Ｒ６の一端、トランジスタＭ４１のゲート、トランジスタＭ４２のゲートに接続され、他端がノードＮ７に接続されている。
【００４０】
抵抗Ｒ６は、一端が抵抗Ｒ５の一端、トランジスタＭ４１のゲート、トランジスタＭ４２のゲートに接続され、他端がノードＮ８に接続されている。
【００４１】
利得段７は、利得段６と差動出力対Ｔｏｕｔ１，Ｔｏｕｔ２との間に電気的に接続されている。利得段７は、トランジスタＭ９，Ｍ１０を有する。トランジスタＭ９は、ノードＮ９とグランドノードＮｇｎｄとの間に配されている。ノードＮ９は、出力端子Ｔｏｕｔ１に電気的に接続されている。トランジスタＭ９は、例えばＮＭＯＳトランジスタである。トランジスタＭ９は、ゲートがノードＮ８に電気的に接続され、ドレインがノードＮ９に接続され、ソースがグランドノードＮｇｎｄに接続されている。
【００４２】
トランジスタＭ１０は、ノードＮ１０とグランドノードＮｇｎｄとの間に配されている。ノードＮ１０は、出力端子Ｔｏｕｔ２に電気的に接続されている。トランジスタＭ１０は、例えばＮＭＯＳトランジスタである。トランジスタＭ１０は、ゲートがノードＮ７に電気的に接続され、ドレインがノードＮ１０に接続され、ソースがグランドノードＮｇｎｄに接続されている。
【００４３】
ＣＭＦＢ回路８は、中間ノードＮ１１と差動出力対Ｔｏｕｔ１，Ｔｏｕｔ２との間に接続されている。中間ノードＮ１１は、差動出力対Ｔｏｕｔ１，Ｔｏｕｔ２の中間ノードである。中間ノードＮ１１は、抵抗Ｒ７を介して出力端子Ｔｏｕｔ１に接続され、抵抗Ｒ８を介して出力端子Ｔｏｕｔ２に接続され、抵抗Ｒ７及び抵抗Ｒ８により同相電圧が抽出されるように構成されている。
【００４４】
ＣＭＦＢ回路８は、差動アンプ９及びトランジスタＭ１３，Ｍ１４を有する。差動アンプ９は、入力側が中間ノードＮ１１と参照電圧Ｖｒｅｆとにそれぞれ接続され、出力側がトランジスタＭ１３，Ｍ１４のゲートに接続されている。トランジスタＭ１３は、例えばＮＭＯＳトランジスタである。トランジスタＭ１３は、ソースがグランドノードＮｇｎｄに接続され、ドレインがノードＮ９に接続されている。トランジスタＭ１４は、例えばＮＭＯＳトランジスタである。トランジスタＭ１４は、ソースがグランドノードＮｇｎｄに接続され、ドレインがノードＮ１０に接続されている。
【００４５】
半導体集積回路２００において、１段アンプ１と２段アンプ４とを比較すると、２段アンプ４の方が、図５（ａ）に破線で示すように、負荷抵抗が高いので利得が高い。１段アンプ１の方が、図５（ｂ）に一点鎖線で示すように、負荷抵抗が低いので高速に（広帯域に）動作できる。図５は、半導体集積回路２００の動作を示す図である。図５（ａ）に破線で示す２段アンプ４の利得特性では、ポールＰ１，Ｐ２が２つ存在し、ポールＰ１付近の帯域で出力の位相が０°→−９０°に遅れやすく、ポールＰ２付近の帯域で出力の位相が−９０°→−１８０°に遅れやすい。半導体集積回路２００がネガティブフィードバックを掛ける構成で使用されることを考慮すると、位相が−１８０°になることは、回路の発振動作をもたらす可能性があるので、避ける必要がある。
【００４６】
そのため、半導体集積回路２００において、１段アンプ１及び２段アンプ４を互いに並列に接続することで、低域では利得の高い２段アンプ４を支配的に動作させ、高域では広帯域な１段アンプ１を支配的に動作させ、図５（ｂ）に示すように、位相補償を行う。図５（ｂ）に示す半導体集積回路２００の利得特性では、ポールＰ２付近の帯域で出力の位相が−９０°→−１８０°に遅れ始めるが、ゼロＺ２付近の帯域で１段アンプ１の動作が支配的になることで出力の位相を−９０°側に進める。これにより、出力の位相が−１８０°になることを避けることができ、半導体集積回路２００におけるアンプの広帯域化を行いながら位相補償できる２ポール１ゼロ位相補償を実現できる。
【００４７】
このとき、例えば、２段アンプの入力段、２段アンプの出力段、１段アンプの３つのブロックを個別に構成すると、各ブロックで電流を消費することになるので、半導体集積回路２００の消費電流が増大しやすい。
【００４８】
それに対して、第２の実施形態では、２段アンプ４の出力段（利得段７）のトランジスタＭ９，Ｍ１０と１段アンプ１のカレントミラーの折り返し出力先のトランジスタＭ５，Ｍ６とを互いに反対の導電型のトランジスタで構成し、インバータ接続している。例えば、トランジスタＭ９，Ｍ１０をＮＭＯＳトランジスタで構成し、トランジスタＭ５，Ｍ６をＰＭＯＳトランジスタで構成し、互いにインバータ接続されている。これにより、トランジスタＭ５，Ｍ６とトランジスタＭ９，Ｍ１０とで電流を共有化できる。すなわち、２段アンプ４の出力段と１段アンプ１とで電流を共有化できるので、半導体集積回路２００における消費電流を削減できる。
【００４９】
なお、２ポール１ゼロ位相補償を実現するために、１段アンプ１に並列に接続するのは、３段以上の多段アンプであってもよい。この場合、多段アンプにおける出力段と１段アンプのカレントミラーの折り返し出力先とを図４と同様に構成することで、電流を共有化してもよい。
【００５０】
（第３の実施形態）
次に、第３の実施形態にかかる半導体集積回路３００について説明する。以下では、第２の実施形態と異なる部分を中心に説明する。
【００５１】
第２の実施形態では、位相補償方法を２ポール１ゼロ位相補償に固定しているが、第３の実施形態では、要求される帯域により位相補償方法を切り替え可能にする。
【００５２】
具体的には、半導体集積回路３００は、２段アンプ４及びＣＭＦＢ回路８（図４参照）に代えて、２段アンプ４ａ及びＣＭＦＢ回路８ａを有する。
【００５３】
２段アンプ４ａは、利得段７（図４参照）に代えて、利得段７ａを有する。利得段７ａは、容量素子Ｃ１，Ｃ２及びスイッチＳＷ１，ＳＷ２をさらに有する。容量素子Ｃ１は、一端がノードＮ９を介して出力端子Ｔｏｕｔ１に電気的に接続され、他端がスイッチＳＷ１の一端に電気的に接続されている。スイッチＳＷ１は、一端が容量素子Ｃ１の他端に電気的に接続され、他端が利得段６におけるノードＮ８に電気的に接続されている。スイッチＳＷ１は、オンすることで領域ＲＧ３を活性化し、オフすることで領域ＲＧ３を非活性化する。領域ＲＧ３が活性化された場合、容量素子Ｃ１がミラー容量として機能し、ミラー補償が行われる。
【００５４】
容量素子Ｃ２は、一端がノードＮ１０を介して出力端子Ｔｏｕｔ２に電気的に接続され、他端がスイッチＳＷ２の一端に電気的に接続されている。スイッチＳＷ２は、一端が容量素子Ｃ２の他端に電気的に接続され、他端が利得段６におけるノードＮ７に電気的に接続されている。スイッチＳＷ２は、オンすることで領域ＲＧ４を活性化し、オフすることで領域ＲＧ４を非活性化する。領域ＲＧ４が活性化された場合、容量素子Ｃ２がミラー容量として機能し、ミラー補償が行われる。
【００５５】
ＣＭＦＢ回路８ａは、トランジスタＭ１１，Ｍ１２及びスイッチＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６をさらに有する。差動アンプ９は、出力側がトランジスタＭ１１，Ｍ１２のゲートとトランジスタＭ１３，Ｍ１４のゲートとにそれぞれ接続されている。トランジスタＭ１１は、例えばＰＭＯＳトランジスタである。トランジスタＭ１１は、ソースが電源ノードＮｖｄｄに接続され、ドレインがスイッチＳＷ３の一端に接続されている。トランジスタＭ１２は、例えばＰＭＯＳトランジスタである。トランジスタＭ１２は、ソースが電源ノードＮｖｄｄに接続され、ドレインがスイッチＳＷ４の一端に接続されている。
【００５６】
スイッチＳＷ３は、一端がトランジスタＭ１１のドレインに接続され、他端がノードＮ３を介して出力端子Ｔｏｕｔ１に接続されている。スイッチＳＷ４は、一端がトランジスタＭ１２のドレインに接続され、他端がノードＮ４を介して出力端子Ｔｏｕｔ２に接続されている。スイッチＳＷ３，ＳＷ４は、オンすることで領域ＲＧ２を活性化し、オフすることで領域ＲＧ２を非活性化する。領域ＲＧ２が活性化すると、ミラー補償が行われる。
【００５７】
スイッチＳＷ５は、一端がトランジスタＭ１３のドレインに接続され、他端がノードＮ９を介して出力端子Ｔｏｕｔ１に接続されている。スイッチＳＷ６は、一端がトランジスタＭ１４のドレインに接続され、他端がノードＮ１０を介して出力端子Ｔｏｕｔ２に接続されている。スイッチＳＷ５，ＳＷ６は、オンすることで領域ＲＧ１を活性化し、オフすることで領域ＲＧ１を非活性化する。領域ＲＧ１が活性化すると、２ポール１ゼロ位相補償が行われる。
【００５８】
半導体集積回路３００は、要求される帯域に応じて、位相補償方法を２ポール１ゼロ位相補償とミラー補償とで切り替え可能に構成されている。２ポール１ゼロ位相補償は、広帯域だが１段アンプ１の電流が必要な位相補償方法である。ミラー補償は、狭帯域だが１段アンプの分の電流を削減できる位相補償方法である。
【００５９】
例えば、半導体集積回路３００の用途において要求帯域が広い場合、図７に示すように、半導体集積回路３００は、外部の制御部１２０（図９参照）により、２ポール１ゼロ位相補償モードに制御される。制御部１２０は、スイッチＳＷ５，ＳＷ６の制御端子にオン信号を継続的に供給し、スイッチＳＷ１〜ＳＷ４の制御端子にオフ信号を継続的に供給する。これにより、スイッチＳＷ５，ＳＷ６がオン状態に維持され、スイッチＳＷ１〜ＳＷ４がオフ状態に維持される。領域ＲＧ１が活性化状態に維持され、領域ＲＧ２〜ＲＧ４が非活性化状態に維持される。このとき、２段アンプ４ａはミラー補償がない状態であり、１段アンプ１はアクティブな状態になっている。この結果、第２の実施形態と同様に２段アンプ４ａと１段アンプ１との並列構成となっており、広帯域に適した２ポール１ゼロ位相補償を実現できる。
【００６０】
例えば、半導体集積回路３００の用途において要求帯域が狭い場合、図８に示すように、半導体集積回路３００は、外部の制御部１２０（図９参照）により、ミラー補償モードに制御される。制御部１２０は、スイッチＳＷ５，ＳＷ６の制御端子にオフ信号を継続的に供給し、スイッチＳＷ１〜ＳＷ４の制御端子にオン信号を継続的に供給する。これにより、スイッチＳＷ５，ＳＷ６がオフ状態に維持され、スイッチＳＷ１〜ＳＷ４がオン状態に維持される。領域ＲＧ１が非活性化状態に維持され、領域ＲＧ２〜ＲＧ４が活性化状態に維持される。このとき、２段アンプ４ａはミラー補償を行っている状態であり、１段アンプ１はカットオフされた状態である。半導体集積回路３００は、ミラー補償を用いた２段アンプ４ａの構成となるので、２ポール１ゼロ位相補償モードよりも狭帯域になると考えられる。しかしながら、１段アンプ１の差動対部で使用していた消費電流の分の消費電流を低減できる。
【００６１】
以上のように、第３の実施形態では、半導体集積回路３００は、要求帯域が広い場合に、広帯域に適した２ポール１ゼロ位相補償を行い、要求帯域が狭い場合に、１段アンプ１をカットオフ状態にしてミラー補償を行う。これにより、要求帯域が広い場合に１段アンプ１を動作させて広帯域化を実現でき、要求帯域が狭い場合に１段アンプ１をカットオフさせて低消費電力化を実現できる。
【００６２】
次に、第２の実施形態及び第３の実施形態にかかる半導体集積回路が適用されたローパスフィルタ１０６を含む受信機１００について図９を用いて説明する。図９は、受信機１００の構成を示すブロック図である。
【００６３】
図８に示す受信機１００は、無線電波（無線周波数信号）を受信する。具体的には、受信機１００は、受信アンテナ１０１、バンドパスフィルタ１０２、ローノイズアンプ（ＬＮＡ）１０３、バッファ１０４、ミキサ１０５、ローパスフィルタ１０６、利得可変アンプ１０７、ＡＤコンバータ（ＡＤＣ）１０８、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ−Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ：直交周波数分割多重方式）復調部１０９、及び制御部１２０を備える。
【００６４】
受信アンテナ１０１は、空間を伝播する無線電波（無線周波数信号）を受信する。受信アンテナ１０１は、受信された無線周波数信号をバンドパスフィルタ１０２へ供給する。
【００６５】
バンドパスフィルタ１０２は、受信アンテナ１０１にて受信された無線周波数信号から所望の周波数成分を選択的に抽出する。バンドパスフィルタ１０２は、抽出された無線周波数信号をローノイズアンプ１０３へ供給する。
【００６６】
ローノイズアンプ１０３は、バンドパスフィルタ１０２にて抽出された無線周波数信号を増幅する。ローノイズアンプ１０３は、増幅された無線周波数信号をバッファ１０４へ供給する。
【００６７】
バッファ１０４は、ローノイズアンプ１０３から供給された無線周波数信号をミキサ１０５へさらに供給する。
【００６８】
ミキサ１０５は、ローノイズアンプ１０３にて増幅された無線周波数信号をバッファ１０４経由で受け、その無線周波数信号を局部発振信号ＬＩ，ＬＱに応じてベースバンド信号または中間周波信号に変換する。ミキサ１０５は、変換された信号をローパスフィルタ１０６へ供給する。
【００６９】
ローパスフィルタ１０６は、ミキサ１０５から供給された信号から不要な高域成分を除去する。ローパスフィルタ１０６は、高域成分が除去された信号を利得可変アンプ１０７へ供給する。
【００７０】
利得可変アンプ１０７は、ローパスフィルタ１０６を通過した信号を増幅する。このとき、利得可変アンプ１０７は、例えば、制御部１２０により制御されたゲインで、信号を増幅してもよい。利得可変アンプ１０７は、増幅された信号をＡＤコンバータ１０８へ供給する。
【００７１】
ＡＤコンバータ１０８は、利得可変アンプ１０７から供給された信号をＡ／Ｄ変換して、デジタル値を生成する。ＡＤコンバータ１０８は、生成されたデジタル値をＯＦＤＭ復調部１０９へ供給する。
【００７２】
ＯＦＤＭ復調部１０９は、供給されたデジタル値に対して、ＯＦＤＭ復調処理を行う。例えば、ＯＦＤＭ復調部１０９は、多重化されたデジタル値から元のデータを復元する。ＯＦＤＭ復調部１０９は、復元されたデータを所定の回路及び制御部１２０へ供給する。
【００７３】
なお、バンドパスフィルタ１０２からＡＤコンバータ１０８まで伝送される信号は差動信号を用いることができる。また、ローパスフィルタ１０６に第３の実施形態にかかる半導体集積回路３００が適用された場合、各スイッチＳＷ１〜ＳＷ６へのオン信号・オフ信号が制御部１２０からローパスフィルタ１０６内の半導体集積回路３００へ供給されてもよい。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
３  能動負荷回路、２００，３００  半導体集積回路。
【図１】
0006416020.tif 000002
【図２】
0006416020.tif 000003
【図３】
0006416020.tif 000004
【図４】
0006416020.tif 000005
【図５】
0006416020.tif 000006
【図６】
0006416020.tif 000007
【図７】
0006416020.tif 000008
【図８】
0006416020.tif 000009
【図９】
0006416020.tif 000010