(57)【特許請求の範囲】
【請求項１】
第１主面を有する半導体基板と、
前記半導体基板の前記第１主面側に形成された第１端子電極、第２端子電極、および、グランドに接続される第３端子電極と、
前記半導体基板の前記第１主面側に形成され、前記第１端子電極と前記第２端子電極とを接続し、主線路の一部を構成する配線電極と、を備え、
前記半導体基板は、平面視で直方体形状であり、前記半導体基板の厚み方向に直交する第１方向に沿った長辺と、前記厚み方向および前記第１方向に直交する第２方向に沿った短辺とを有し、
前記配線電極と前記第３端子電極とは、前記半導体基板を介して接続されており、
前記半導体基板は、前記配線電極に接続される第１の半導体領域と、前記第３端子電極に接続される第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域のそれぞれに接する第３の半導体領域とによって形成された、サージ吸収素子であり、
前記第１の半導体領域と前記第２の半導体領域とが、前記第２方向に沿って並ぶとともに、前記第２方向に沿って形成される前記第３の半導体領域を介して、電気的に接続されることで、
前記配線電極から前記第３端子電極に流れる電流が、平面視で、前記半導体基板の前記第２方向に沿って流れる、
ＥＳＤ保護デバイス。
【請求項２】
前記半導体基板の前記第１主面に、前記配線電極に接続する第１パッド電極と、前記第３端子電極に接続する第２パッド電極と、を備え、
前記第１パッド電極のうち、前記第１パッド電極から前記半導体基板の内部に電流を入力する第１部分と、前記第２パッド電極のうち、前記第２パッド電極から前記半導体基板の内部の電流を出力する第２部分は、前記第２方向に平行に配置されている、
請求項１に記載のＥＳＤ保護デバイス。
【請求項３】
前記第１主面上に形成され、内部に前記配線電極を有する再配線層を備え、
前記第１端子電極、前記第２端子電極、および、前記第３端子電極は、外部に露出する外部電極であり、
前記配線電極と前記第１パッド電極とは平面視において少なくとも一部が重なっており、
前記第３端子電極と前記第２パッド電極とは、平面視において少なくとも一部が重なっている、
請求項２に記載のＥＳＤ保護デバイス。
【請求項４】
前記第３端子電極は、前記第１方向において、前記第１端子電極と前記第２端子電極との間に配置されている、
請求項１乃至請求項３のいずれかに記載のＥＳＤ保護デバイス。
【請求項５】
前記配線電極は、前記第１方向に延びる直線形状である、
請求項１乃至請求項４のいずれかに記載のＥＳＤ保護デバイス。
【請求項６】
請求項１乃至請求項５のいずれかに記載のＥＳＤ保護デバイスの構成をそれぞれに有する第１ＥＳＤ保護素子および第２ＥＳＤ保護素子と、
第１線路電極および第２線路電極と、
接地用のグランド電極と、
を備え、
前記第１線路電極は、伝送方向の途中位置が分断され、この分断箇所が前記第１ＥＳＤ保護素子の第１端子電極と第２端子電極とによって接続され、
前記第２線路電極は、伝送方向の途中位置で分断され、この分断箇所が前記第２ＥＳＤ保護素子の第１端子電極と第２端子電極とによってが接続され、
前記分断箇所には、前記接地用のグランド電極に接続される補助グランド電極が配置され、
前記第１ＥＳＤ保護素子の第３端子電極および前記第２ＥＳＤ保護素子の第３端子電極は、前記補助グランド電極に接続されている、
信号伝送線路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用い、所望の信号を通過させながら、サージ等をグランドに導くためのＥＳＤ保護デバイスに関する。
【背景技術】
【０００２】
従来、電子部品を静電気等のサージから保護することを目的として、ＥＳＤ保護素子、または、ＥＳＤ保護回路が実用化されている。【０００３】
例えば、特許文献１には、ツェナーダイオードを用いたＥＳＤ保護回路が記載されている。特許文献１に示すツェナーダイオードは、２個の端子を有し、一方端子は、信号ラインに接続されており、他方端子は、グランドに接続されている。【０００４】
このようなツェナーダイオードは、一般的に、直方体の筐体を有する。筐体には、半導体のＰＮ接合、すなわちダイオードを利用したＴＶＳ素子が形成されている。また、筐体の両端には、上述の一方端子および他方端子となる外部接続電極がそれぞれ形成されている。すなわち、ツェナーダイオードは、２端子型のチップ部品によって実現されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３２７０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の２端子型のチップ部品からなるツェナーダイオードでは、ＴＶＳ素子のＥＳＬ（等価直列インダクタンス）と、当該ＴＶＳ素子を各外部接続電極に接続する配線のＥＳＬとが直列接続される。【０００７】
このため、ツェナーダイオードとしてのＥＳＬが大きくなってしまい、ＥＳＤ保護としての性能、所望の信号の伝送特性が低下してしまうことがある。【０００８】
したがって、本発明の目的は、ＥＳＬの小さなＥＳＤ保護デバイスを提供することにある。
【課題を解決するための手段】
【０００９】
この発明のＥＳＤ保護デバイスは、第１主面を有する半導体基板と、半導体基板の第１主面側に形成された第１端子電極、第２端子電極、および、グランドに接続される第３端子電極と、半導体基板の第１主面側に形成され、第１端子電極と第２端子電極とを接続し、主線路の一部を構成する配線電極と、を備える。半導体基板は、平面視で直方体形状であり、半導体基板の厚み方向に直交する第１方向に沿った長辺と、厚み方向および第１方向に直交する第２方向に沿った短辺とを有する。配線電極と第３端子電極とは、半導体基板を介して接続されている。半導体基板には、配線電極に接続される第１の半導体領域と、第３端子電極に接続される第２の半導体領域と、第３の半導体領域とが形成されている。第１の半導体領域と第２の半導体領域とが、第２方向に沿って並ぶとともに、第２方向に沿って形成される第３の半導体領域を介して、電気的に接続されることで、配線電極から第３端子に流れる電流が、平面視で、半導体基板の第２方向に沿って流れる。【００１０】
この構成では、配線電極と第３端子電極とを接続する半導体基板内における電流経路が、短くなり、低ＥＳＬ化が達成できる。また、この電流経路の断面積が、大きくなり、低抵抗化が達成できる。【００１１】
また、この発明のＥＳＤ保護デバイスは、次の構成であることが好ましい。ＥＳＤ保護デバイスは、半導体基板の第１主面に、配線電極に接続する第１パッド電極と、第３端子電極に接続する第２パッド電極と、を備える。第１パッド電極のうち、第１パッド電極から半導体基板の内部に電流を入力する第１部分と、第２パッド電極のうち、第２パッド電極から半導体基板の内部の電流を出力する第２部分は、第２方向に平行に配置されている。【００１２】
この構成では、簡素な構成によって、短い電流経路が実現される。【００１３】
また、この発明のＥＳＤ保護デバイスは、次の構成であることが好ましい。ＥＳＤ保護デバイスは、半導体基板の第１主面上に形成され、内部に配線電極を有する再配線層を備える。第１端子電極、第２端子電極、および、第３端子電極は、外部に露出する外部電極である。配線電極と第１パッド電極とは平面視において少なくとも一部が重なっており、第３端子電極と第２パッド電極とは、平面視において少なくとも一部が重なっている。【００１４】
この構成では、配線電極と第１パッド電極との間、および、第３端子電極と第２パッド電極との間を、それぞれに最短距離にて接続可能である。【００１５】
また、この発明のＥＳＤ保護デバイスでは、第３端子電極は、第１方向において、第１端子電極と第２端子電極との間に配置されている。【００１６】
この構成では、配線電極と第３端子電極との距離を短くできるので、ＥＳＤ保護性能の低下を抑制できる。【００１７】
また、この発明のＥＳＤ保護デバイスでは、配線電極は、第１方向に延びる直線形状である。【００１８】
この構成では、配線電極を短くできるので、配線抵抗が小さくなり、損失を低減できる。【００１９】
また、この発明の信号伝送線路は、第１ＥＳＤ保護素子および第２ＥＳＤ保護素子と、第１線路電極および第２線路電極と、接地用のグランド電極と、を備える。第１ＥＳＤ保護素子および第２ＥＳＤ保護素子は、上述のいずれかに記載のＥＳＤ保護デバイスの構成をそれぞれに有する。第１線路電極は、伝送方向の途中位置が分断され、この分断箇所が第１ＥＳＤ保護素子の第１端子電極と第２端子電極とによって接続されている。第２線路電極は、伝送方向の途中位置で分断され、この分断箇所が第２ＥＳＤ保護素子の第１端子電極と第２端子電極とによって接続されている。分断箇所には、接地用のグランド電極に接続される補助グランド電極が配置されている。第１ＥＳＤ保護素子の第３端子電極および第２ＥＳＤ保護素子の第３端子電極は、補助グランド電極に接続されている。【００２０】
この構成では、第１線路電極と第２線路電極との間に生じる寄生インダクタンスが小さくなる。
【発明の効果】
【００２１】
この発明によれば、ＥＳＬの小さなＥＳＤ保護デバイスを実現できるとともに、ＥＳＲの小さなＥＳＤ保護デバイスを実現でき、ＥＳＤ保護性能の低下を抑制できる。
【図面の簡単な説明】
【００２２】
【図１】図１（Ａ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の外観斜視図であり、図１（Ｂ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の等価回路図である。
【図２】図２（Ａ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の実装面の平面図であり、図２（Ｂ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の主配線面の平面図であり、図２（Ｃ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の半導体基板２０の第１主面２０１の平面図である。
【図３】図３（Ａ）は、本発明の実施形態に係る半導体基板２０の側面断面図であり、図３（Ｂ）は、本発明の実施形態に係る半導体基板２０の等価回路図である。
【図４】図４は、パッド電極２８１Ａ，２８２Ａおよびこれに接続する層間接続電極６１１Ａ，６１２Ａの別の配置態様を示す平面図である。
【図５】図５（Ａ）は、本発明のＥＳＤ保護デバイス１０を用いた信号伝送線路９０の一部を示す平面図であり、図５（Ｂ）は、本発明のＥＳＤ保護デバイス１０を用いた信号伝送線路９０の断面図であり、図５（Ｃ）は、本発明のＥＳＤ保護デバイス１０を用いた信号伝送線路９０における差動信号の伝送時の等価回路図であり、図５（Ｄ）は、比較例の２端子のＥＳＤ保護デバイス１０Ｐを用いた信号伝送線路９０Ｐの一部を示す平面図であり、図５（Ｅ）は、比較例の２端子のＥＳＤ保護デバイス１０Ｐを用いた信号伝送線路９０Ｐの断面図であり、図５（Ｆ）は、比較例の２端子のＥＳＤ保護デバイス１０Ｐを用いた信号伝送線路９０Ｐにおける差動信号の伝送時の等価回路図である。
【図６】図６は、本願発明の信号伝送線路と比較例の信号伝送線路との差動信号に対するＳ２１特性を示すグラフである。
【発明を実施するための形態】
【００２３】
本発明の実施形態に係るＥＳＤ保護デバイスについて、図を参照して説明する。図１（Ａ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の外観斜視図である。図１（Ｂ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の等価回路図である。図２（Ａ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の実装面の平面図である。図２（Ｂ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の主配線面の平面図である。図２（Ｃ）は、本発明の実施形態に係るＥＳＤ保護デバイス１０の半導体基板２０の第１主面２０１の平面図である。図３（Ａ）は、本発明の実施形態に係る半導体基板２０の側面断面図である。図３（Ａ）は、図１（Ａ）におけるＡ−Ａ断面を示す図である。図３（Ｂ）は、本発明の実施形態に係る半導体基板２０の等価回路図である。なお、各図において、Ｘ軸方向は厚み方向に対応し、Ｙ軸方向は第１方向に対応し、Ｚ軸方向は第２方向に対応する。
【００２４】
図１（Ａ）に示すように、構造としては、ＥＳＤ保護デバイス１０は、半導体基板２０、再配線層３０、端子電極４１、端子電極４２、端子電極４３、および、配線電極５１を備える。
【００２５】
一方、図１（Ｂ）に示すように、回路としては、ＥＳＤ保護デバイス１０は、端子Ｐ１、端子Ｐ２、端子Ｐ３、主線路１００、および、サージ吸収素子ＴＶＳを備える。端子Ｐ１と端子Ｐ２とは、主線路１００によって接続されている。主線路１００と端子Ｐ３とは、サージ吸収素子ＴＶＳを介して接続されている。この構成により、端子Ｐ１および端子Ｐ２は、目的信号（高周波信号、アナログ信号、デジタル信号、制御信号）の入出力端子となる。例えば、端子Ｐ１から入力された目的信号は、主線路１００を介して、端子Ｐ２から出力される。逆に、端子Ｐ２から入力された目的信号は、主線路１００を介して、端子Ｐ１から出力される。また、端子Ｐ３は接地され、端子Ｐ１または端子Ｐ２から入力されたサージ信号は、サージ吸収素子ＴＶＳ、および、端子Ｐ３を介して、グランドに導かれる（接地される）。
【００２６】
（ＥＳＤ保護デバイス１０の概略構造）
半導体基板２０は、直方体形状である。より具体的には、半導体基板２０は、厚み方向に直交する第１方向に沿った長辺と、厚み方向と第１方向に直交する第２方向に平行な短辺とを有する。また、半導体基板２０は、厚み方向に直交する第１主面２０１を有する。半導体基板２０内に、上述のサージ吸収素子ＴＶＳが形成されている。
【００２７】
再配線層３０は、半導体基板２０における第１主面２０１上に形成されている。再配線層３０は、主体としては絶縁体からなり、配線電極５１を含む各種の電極が形成されている。配線電極５１は、上述の主線路１００の一部を構成している。再配線層３０の側面と半導体基板２０の側面とは面一であり、この構成によって、ＥＳＤ保護デバイス１０は、直方体形状である。
【００２８】
端子電極４１、端子電極４２、および、端子電極４３は、再配線層３０における半導体基板２０の第１主面２０１に当接する面と反対側の面に形成されている。言い換えれば、端子電極４１、端子電極４２、および、端子電極４３は、ＥＳＤ保護デバイス１０における実装面に形成されている。端子電極４１、端子電極４２、および、端子電極４３は、平面視において略矩形である。なお、端子電極４１、端子電極４２、および、端子電極４３は、平面視において略矩形に限らず、楕円形、多角形、その他、所定の面積を有する形状であればよい。
【００２９】
図１（Ａ）および図２（Ａ）に示すように、端子電極４１は、ＥＳＤ保護デバイス１０の実装面において、第１方向の一方端付近に形成されている。端子電極４２は、ＥＳＤ保護デバイス１０の実装面において、第１方向の他方端付近に形成されている。端子電極４３は、ＥＳＤ保護デバイス１０の実装面において、第１方向における略中央に形成されている。すなわち、ＥＳＤ保護デバイス１０の実装面において、端子電極４３は、第１方向における端子電極４１と端子電極４２との間に、形成されている。
【００３０】
端子電極４１は、回路的には端子Ｐ１に対応し、本発明の「第１端子電極」に対応する。端子電極４２は、回路的には端子Ｐ２に対応し、本発明の「第２端子電極」に対応する。端子電極４３は、回路的には端子Ｐ３に対応し、本発明の「第３端子電極」に対応する。
【００３１】
（半導体基板２０の具体的な構造）
図３（Ａ）に示すように、半導体基板２０は、Ｐｓｕｂ層２１、Ｎｅｐｉ層２２、および、Ｎｅｐｉ層２３を備える。Ｐｓｕｂ層２１は、Ｐ型半導体からなる。Ｎｅｐｉ層２２、および、Ｎｅｐｉ層２３は、Ｎ型半導体からなる。Ｎｅｐｉ層２２は、Ｐｓｕｂ層２１の表面に形成されており、Ｎｅｐｉ層２３は、Ｎｅｐｉ層２２の表面に形成されている。すなわち、Ｐｓｕｂ層２１、Ｎｅｐｉ層２２、および、Ｎｅｐｉ層２３は、半導体基板２０の厚み方向において、この順に積層されている。Ｎｅｐｉ層２３の表面が、半導体基板２０の第１主面２０１に対応する。これらの層が、本発明の「第３の半導体領域」に対応する。
【００３２】
Ｎｅｐｉ層２３の表面領域（表面を含む所定深さまでの領域）には、Ｐ型領域２４１、Ｐ型領域２４２、Ｎ型領域２５１、および、Ｎ型領域２５２が形成されている。Ｐ型領域２４１、およびＰ型領域２４２は、Ｐ型不純物が支配的な領域であり、Ｎ型領域２５１、および、Ｎ型領域２５２は、Ｎ型不純物が支配的な領域である。Ｐ型領域２４１、Ｎ型領域２５１が、本発明の「第１の半導体領域」に対応し、Ｐ型領域２４２、Ｎ型領域２５２が、本発明の「第２の半導体領域」に対応する。
【００３３】
図２（Ｃ）および図３（Ａ）に示すように、Ｐ型領域２４１、Ｐ型領域２４２、Ｎ型領域２５１、および、Ｎ型領域２５２は、半導体基板２０の第２方向に沿って配列して、形成されている。この際、これらは、第２方向に沿って、Ｎ型領域２５１、Ｐ型領域２４１、Ｐ型領域２４２、Ｎ型領域２５２の順に並んでいる。すなわち、第２方向において、Ｐ型領域２４１、および、Ｐ型領域２４２は、Ｎ型領域２５１とＮ型領域２５２との間に配置され、Ｎ型領域２５１とＰ型領域２４１とが隣り合い、Ｐ型領域２４１とＰ型領域２４２とが隣り合い、Ｐ型領域２４２とＮ型領域２５２とが隣り合う。
【００３４】
Ｐ型領域２４１、Ｐ型領域２４２、Ｎ型領域２５１、および、Ｎ型領域２５２は、半導体基板２０の第２方向に沿った短辺および第１方向に沿った長辺の中央に配置されている。
【００３５】
さらに、半導体基板２０には、ＮＢＬ（Ｎ型埋め込み層）２６が形成されている。ＮＢＬ２６は、Ｎｅｐｉ層２２からＮｅｐｉ層２３に亘って形成されている。ＮＢＬ２６は、平面視において、Ｐ型領域２４１、および、Ｐ型領域２４２に重なっている。
【００３６】
さらに、半導体基板２０には、トレンチ２７が形成されている。トレンチ２７は、絶縁体からなり、平面視において矩形の枠状である。トレンチ２７は、図３（Ａ）に示すように、Ｎｅｐｉ層２３の表面から、Ｎｅｐｉ層２３およびＮｅｐｉ層２２を厚み方向に貫き、Ｐｓｕｂ層２１の所定深さの位置に達している。トレンチ２７は、Ｐ型領域２４１、Ｐ型領域２４２、および、ＮＢＬ２６が枠の内側になり、Ｎ型領域２５１およびＮ型領域２５２が枠の外側となる形状である。
【００３７】
図２（Ｃ）および図３（Ａ）に示すように、Ｎｅｐｉ層２３の表面、すなわち、半導体基板２０の第１主面２０１には、パッド電極２８１、および、パッド電極２８２が形成されている。パッド電極２８１、および、パッド電極２８２は、矩形である。パッド電極２８１およびパッド電極２８２は、半導体基板２０の第２方向に沿って間隔を空けて配置されている。
【００３８】
パッド電極２８１は、平面視において、Ｐ型領域２４１およびＮ型領域２５１に重なっている。パッド電極２８２は、平面視において、Ｐ型領域２４２およびＮ型領域２５２に重なっている。パッド電極２８１は、本発明の「第１パッド電極」に対応し、パッド電極２８２は、本発明の「第２パッド電極」に対応する。
【００３９】
このような構成によって、半導体基板２０は、図３（Ｂ）に示すＴＶＳの回路を実現する。パッド電極２８１は、ＴＶＳの一方端子であり、パッド電極２８２は、ＴＶＳの他方端子である。
【００４０】
パッド電極２８１とパッド電極２８２は、ダイオードＤ１１、ダイオードＤ１２との直列回路によって接続される。より具体的には、パッド電極２８１は、ダイオードＤ１１のアノードに接続され、ダイオードＤ１１のカソードは、ダイオードＤ１２のカソードに接続され、ダイオードＤ１２のアノードは、パッド電極２８２に接続されている。ダイオードＤ１１は、Ｐ型領域２４１とＮｅｐｉ層２３とによって実現される（図３（Ａ）参照）。ダイオードＤ１２は、Ｐ型領域２４２とＮｅｐｉ層２３とによって実現される（図３（Ａ）参照）。
【００４１】
また、パッド電極２８１とパッド電極２８２は、ダイオードＤ２１、ダイオードＤ２２との直列回路によって接続される。より具体的には、パッド電極２８１は、ダイオードＤ２１のカソードに接続され、ダイオードＤ２１のアノードは、ダイオードＤ２２のアノードに接続され、ダイオードＤ２２のカソードは、パッド電極２８２に接続されている。ダイオードＤ２１は、Ｎ型領域２５１、Ｎｅｐｉ層２３、およびＮｅｐｉ層２２と、Ｐｓｕｂ層２１とによって実現される（図３（Ａ）参照）。ダイオードＤ２２は、Ｎ型領域２５２、Ｎｅｐｉ層２３、およびＮｅｐｉ層２２と、Ｐｓｕｂ層２１とによって実現される（図３（Ａ）参照）。
【００４２】
ダイオードＤ１１とダイオードＤ１２との接続点は、ツェナーダイオードＴＤを介して、ダイオードＤ２１とダイオードＤ２２との接続点に接続されている。より具体的には、ダイオードＤ１１とダイオードＤ１２との接続点は、ツェナーダイオードＴＤのカソードに接続され、ツェナーダイオードＴＤのアノードは、ダイオードＤ２１とダイオードＤ２２との接続点に接続されている。ツェナーダイオードＴＤは、ＮＢＬ２６とＰｓｕｂ層２１とによって実現される（図３（Ａ）参照）。
【００４３】
このような構成では、パッド電極２８１またはパッド電極２８２から入力されたサージ信号は、図３（Ａ）の太い白抜き矢印のマークに示すように、主たる伝搬領域となるＰｓｕｂ層２１において、第２方向（半導体基板２０の短辺に平行な方向）に沿って流れる。そして、この第２方向では、パッド電極２８１またはパッド電極２８２の距離が短い。すなわち、図１（Ａ）の破線の矢印に示すように、サージ信号が流れるので、サージ信号の電流が流れる経路が短い。これにより、半導体基板２０におけるサージ信号に対するＥＳＬ（等価直列インダクタンス）は、小さくなる。したがって、当該半導体基板２０を用いることによって、ＥＳＬの小さなＥＳＤ保護デバイス１０を実現でき、ＥＳＤ保護としての性能の低下、および、目的信号（所望の信号）の伝送特性の低下を抑制できる。
【００４４】
また、この電流の流れる方向は、半導体基板２０の長手方向（第１方向）に直交するので、電流経路の断面積は実質的に大きくなる。これにより、半導体基板２０におけるサージ信号に対するＥＳＲ（等価直列抵抗）は、小さくなる。したがって、当該半導体基板２０を用いることによって、ＥＳＲの小さなＥＳＤ保護デバイス１０を実現でき、ＥＳＤ保護としての性能の低下を抑制できる。
【００４５】
（再配線層３０の具体的な構造）
ＥＳＤ保護デバイス１０は、上述の半導体基板２０の構造に加えて、再配線層３０を次に示す構造とすることによって、性能および特性の更なる向上を実現している。
【００４６】
図１（Ａ）および図２（Ｂ）に示すように、再配線層３０は、配線電極５１および配線補助電極６０を備える。配線電極５１および配線補助電極６０は、再配線層３０の厚み方向の途中位置に配置されている。
【００４７】
配線電極５１は、図２（Ｂ）に示すように、第１方向に延びる直線状である。配線電極５１は、第１端部５１１、第２端部５１２、接続パッド部５１３、配線部５１４、および、配線部５１５を備える。これらは、第１方向に沿って、第１端部５１１、配線部５１４、接続パッド部５１３、配線部５１５、第２端部５１２の順に繋がっている。第１端部５１１、第２端部５１２、および、接続パッド部５１３の第２方向の長さは、配線部５１４、および配線部５１５の第２方向の長さよりも長い。
【００４８】
第１端部５１１は、平面視において、端子電極４１に重なっている。第１端部５１１は、層間接続電極６０１を介して、端子電極４１に接続されている。第２端部５１２は、平面視において、端子電極４２に重なっている。第２端部５１２は、層間接続電極６０２を介して、端子電極４２に接続されている。
【００４９】
この構成によって、図１（Ｂ）に示す回路における、端子Ｐ１（端子電極４１）と端子Ｐ２（端子電極４２）とが、主線路１００（配線電極５１、層間接続電極６０１、および、層間接続電極６０２）で接続される構成が実現される。
【００５０】
接続パッド部５１３は、平面視において、半導体基板２０の第１主面２０１のパッド電極２８１に重なっている。接続パッド部５１３は、層間接続電極６１１を介して、パッド電極２８１に接続されている。
【００５１】
配線補助電極６０は、平面視において矩形である。配線補助電極６０は、配線電極５１に対して、第２方向に間隔を空けて配置されている。より具体的には、配線補助電極６０は、第２方向に沿って、接続パッド部５１３と並んで配置されている。
【００５２】
配線補助電極６０は、平面視において、半導体基板２０の第１主面２０１のパッド電極２８２に重なっている。配線補助電極６０は、層間接続電極６１２を介して、パッド電極２８２に接続されている。配線補助電極６０は、平面視において、端子電極４３に重なっている。配線補助電極６０は、層間接続電極６０３を介して、端子電極４３に接続されている。
【００５３】
この構成によって、図１（Ｂ）に示す回路における、端子Ｐ３（端子電極４３）と主線路１００（配線電極５１）とが、ＴＶＳ（半導体基板２０）を介して接続される構成が実現される。
【００５４】
そして、このような再配線層３０の構成では、半導体基板２０のパッド電極２８１と配線電極５１とが層間接続電極６１１によって厚み方向に沿って直線で接続される。したがって、図１（Ｂ）における主線路１００とＴＶＳとの接続距離を短くできる。これにより、ＥＳＤ保護デバイス１０としてのサージ信号のＴＶＳへの伝送経路のＥＳＬおよびＥＳＲを抑制できる。
【００５５】
また、半導体基板２０のパッド電極２８２と端子電極４３とが、厚み方向に沿って略直線で接続される。したがって、図１（Ｂ）におけるＴＶＳと端子Ｐ３の接続距離を短くできる。これにより、ＥＳＤ保護デバイス１０としてのサージ信号のＴＶＳからグランド用の端子への伝送経路のＥＳＬおよびＥＳＲを抑制できる。
【００５６】
また、この再配線層３０の構成では、配線電極５１が、端子電極４１と端子電極４２とが配列された方向である第１方向に沿って延びる直線状であるので、端子電極４１と端子電極４２との接続距離を短くできる。したがって、図１（Ｂ）における端子Ｐ１と端子Ｐ２との距離、すなわち、主線路１００の距離を短くできる。これにより、目的信号の伝送損失を抑制できる。
【００５７】
さらに、層間接続電極６０１は、第２方向の長さが長く、平面視において、第１端部５１１と略同じ形状である。同様に、層間接続電極６０２は、第２方向の長さが長く、平面視において、第２端部５１２と略同じ形状である。これにより、層間接続電極６０１および層間接続電極６０２による抵抗を抑制でき、目的信号の伝送損失をさらに抑制できる。
【００５８】
なお、上述の説明では、パッド電極２８１に接続する層間接続電極６１１と、パッド電極２８２に接続する層間接続電極６１２とが、第２方向に並ぶ態様を示した。しかしながら、これらの層間接続導体の配置は、これに限らない。図４は、パッド電極２８１Ａ，２８２Ａおよびこれに接続する層間接続電極６１１Ａ，６１２Ａの別の配置態様を示す平面図である。
【００５９】
図４に示すように、パッド電極２８１Ａは、Ｐ型領域２４１およびＮ型領域２５１に重なる主体部（本発明の「第１部分」に対応する。）とともに、該主体部に繋がり第１方向に突出する突出部を備える。突出部は、パッド電極２８１Ａに対して、第１方向の一方端側に突出している。パッド電極２８２Ａは、Ｐ型領域２４２およびＮ型領域２５２に重なる主体部（本発明の「第２部分」に対応する。）とともに、該主体部に繋がり第１方向に突出する突出部を備える。突出部は、パッド電極２８２Ａに対して、第１方向の他方端側に突出している。すなわち、パッド電極２８１Ａの突出部とパッド電極２８２Ａの突出部とは、第１方向において、パッド電極２８１Ａの主体部とパッド電極２８２Ａの主体部の形成領域を挟んで配置されている。層間接続電極６１１Ａは、パッド電極２８１Ａの突出部に重なる位置に形成されている。層間接続電極６１１Ａは、図示しない配線電極に接続している。層間接続電極６１２Ａは、パッド電極２８２Ａの突出部に重なる位置に配置されている。層間接続電極６１２Ａは、図示しない配線補助電極を介してグランド用の端子電極に接続している。なお、層間接続電極６１１Ａ、および、層間接続電極６１２Ａの接続先の配線は、適宜設定できる。
【００６０】
このような構成であっても、半導体基板２０において、Ｎ型領域２５１、Ｐ型領域２４１、Ｐ型領域２４２、Ｎ型領域２５２が第２方向に沿って並び、サージ信号は、半導体基板２０のＰｓｕｂ層２１において、第２方向に沿って流れる。したがって、上述の構成と同様の作用効果を得ることができる。すなわち、再配線層３０側の電極パターンの構成は、適宜設定が可能である。
【００６１】
上述の構成のＥＳＤ保護デバイス１０は、次に示す高周波の信号伝送線路９０に適用すると有効である。図５（Ａ）は、本発明のＥＳＤ保護デバイス１０を用いた信号伝送線路９０の一部を示す平面図である。図５（Ｂ）は、本発明のＥＳＤ保護デバイス１０を用いた信号伝送線路９０の断面図である。図５（Ｂ）は、図５（Ａ）のＢ−Ｂ断面を示す図である。図５（Ｃ）は、本発明のＥＳＤ保護デバイス１０を用いた信号伝送線路９０における差動信号の伝送時の等価回路図である。図５（Ｄ）は、比較例の２端子のＥＳＤ保護デバイス１０Ｐを用いた信号伝送線路９０Ｐの一部を示す平面図である。図５（Ｅ）は、比較例の２端子のＥＳＤ保護デバイス１０Ｐを用いた信号伝送線路９０Ｐの断面図である。図５（Ｅ）は、図５（Ｄ）のＣ−Ｃ断面を示す図である。図５（Ｆ）は、比較例の２端子のＥＳＤ保護デバイス１０Ｐを用いた信号伝送線路９０Ｐにおける差動信号の伝送時の等価回路図である。
【００６２】
図５（Ａ）、図５（Ｂ）に示すように、信号伝送線路９０は、絶縁性基板９００、ＥＳＤ保護デバイス１０、線路電極９１、線路電極９２、グランド電極９３、グランド電極９４、および、補助グランド電極９３０を備える。線路電極９１が本発明の「第１線路電極」に対応し、線路電極９２が本発明の「第２線路電極」に対応する。
【００６３】
線路電極９１、線路電極９２、グランド電極９３、および、補助グランド電極９３０は、絶縁性基板９００の表面に形成されている。線路電極９１、線路電極９２は、平行に配置されている。グランド電極９３は、線路電極９１と線路電極９２が延びる方向に直交する方向にて、線路電極９１と線路電極９２とを間に挟むように配置されている。
【００６４】
線路電極９１と線路電極９２とは、途中が分断されている。補助グランド電極９３０は、この分断領域に形成されており、線路電極９１と線路電極９２とを挟む両側のグランド電極９３に接続している。
【００６５】
グランド電極９４は、絶縁性基板９００の裏面に形成されている。グランド電極９４は、絶縁性基板９００を厚み方向に貫通する層間接続電極９５によって、グランド電極９３に接続されている。
【００６６】
第１のＥＳＤ保護デバイス１０は、線路電極９１の分断箇所を接続している。より具体的には、第１のＥＳＤ保護デバイス１０の端子電極４１は、線路電極９１における分断箇所の一方端に接続しており、第１のＥＳＤ保護デバイス１０の端子電極４２は、線路電極９１における分断箇所の他方端に接続している。さらに、第１のＥＳＤ保護デバイス１０の端子電極４３は、補助グランド電極９３０に接続している。なお、第１のＥＳＤ保護デバイス１０が、本発明の「第１ＥＳＤ保護素子」に対応する。
【００６７】
第２のＥＳＤ保護デバイス１０は、線路電極９２の分断箇所を接続している。より具体的には、第２のＥＳＤ保護デバイス１０の端子電極４１は、線路電極９２における分断箇所の一方端に接続しており、第２のＥＳＤ保護デバイス１０の端子電極４２は、線路電極９２における分断箇所の他方端に接続している。さらに、第２のＥＳＤ保護デバイス１０の端子電極４３は、補助グランド電極９３０に接続している。なお、第２のＥＳＤ保護デバイス１０が、本発明の「第２ＥＳＤ保護素子」に対応する。
【００６８】
このような構成とすることで、線路電極９１と線路電極９２とに差動信号（互いに位相が反転する信号）を伝送する場合、図５（Ｃ）に示すように、線路電極９１に対するグランドと線路電極９２に対するグランドとは、実質的に補助グランド電極９３０のみによって繋がっているようにみなせる。これにより、差動線路を構成する線路間の寄生インダクタンスは、補助グランド電極９３０のインダクタンスＬ９３０と、ＥＳＤ保護デバイス１０のＥＳＬとの合計値になる。ここで、補助グランド電極９３０は短く、ＥＳＤ保護デバイス１０のＥＳＬは、上述のように小さい。したがって、差動線路を構成する線路間の寄生インダクタンスを小さくでき、ＥＳＤ保護を実現しながら、信号伝送線路９０の通過特性の低下を抑制できる。
【００６９】
一方、図５（Ｄ）、図５（Ｅ）に示すように、比較例の信号伝送線路９０Ｐは、絶縁性基板９００、ＥＳＤ保護デバイス１０Ｐ、線路電極９１、線路電極９２、グランド電極９３、および、グランド電極９４を備える。
【００７０】
線路電極９１、線路電極９２、および、グランド電極９３は、絶縁性基板９００の表面に形成されている。線路電極９１、線路電極９２は、平行に配置されている。グランド電極９３は、線路電極９１と線路電極９２が延びる方向に直交する方向にて、線路電極９１と線路電極９２とを間に挟むように配置されている。
【００７１】
グランド電極９４は、絶縁性基板９００の裏面に形成されている。グランド電極９４は、絶縁性基板９００を厚み方向に貫通する層間接続電極９５によって、グランド電極９３に接続されている。
【００７２】
第１のＥＳＤ保護デバイス１０Ｐは、線路電極９１とグランド電極９３とを接続している。より具体的には、第１のＥＳＤ保護デバイス１０Ｐの一方の端子電極は、線路電極９１に接続しており、他方の端子電極は、グランド電極９３に接続している。そして、この一方の端子電極と他方の端子電極との間に、一般的な半導体によるＴＶＳが接続されている。
【００７３】
第２のＥＳＤ保護デバイス１０Ｐは、線路電極９２とグランド電極９３とを接続している。より具体的には、第２のＥＳＤ保護デバイス１０Ｐの一方の端子電極は、線路電極９２に接続しており、他方の端子電極は、グランド電極９３に接続している。そして、この一方の端子電極と他方の端子電極との間に、一般的な半導体によるＴＶＳが接続されている。
【００７４】
このような構成では、線路電極９１と線路電極９２とに差動信号（互いに位相が反転する信号）を伝送する場合、図５（Ｆ）に示すように、線路電極９１に対するグランドと線路電極９２に対するグランドとは、グランド電極９３、層間接続電極９５、グランド電極９４によって繋がっているようにみなせる。これにより、差動線路を構成する線路間の寄生インダクタンスは、一方の層間接続電極９５のインダクタンスＬ９５、グランド電極９４のインダクタンスＬ９４、他方の層間接続電極９５のインダクタンスＬ９５、ＥＳＤ保護デバイス１０ＰのＥＳＬとの合計値になる。層間接続電極９５のインダクタンスＬ９５、グランド電極９４のインダクタンスＬ９４は大きく、また、ＥＳＤ保護デバイス１０ＰのＥＳＬも本願発明のＥＳＤ保護デバイス１０よりも大きい。したがって、差動線路を構成する線路間の寄生インダクタンスは大きくなり、ＥＳＤ保護デバイス１０Ｐを備えることによって、信号伝送線路９０Ｐの通過特性は劣化してしまう。
【００７５】
図６は、本願発明の信号伝送線路９０と比較例の信号伝送線路９０Ｐとの差動信号に対するＳ２１特性を示すグラフである。図６において、実線は、本願発明の構成を示し、点線は、比較例の構成を示す。破線において、太破線は、形状の小さな２端子のＥＳＤ保護デバイス１０Ｐ（例えば、０４０２サイズのＥＳＤ保護デバイス）を用いる場合であり、細破線は、形状の小さな２端子のＥＳＤ保護デバイス１０Ｐ（例えば、０６０３サイズのＥＳＤ保護デバイス）を用いる場合である。
【００７６】
図６に示すように、本実施形態の信号伝送線路９０を用いることによって、比較例の構成よりも、ＥＳＤ保護機能を有しながら、差動信号を低損失で伝送することができる。
【００７７】
さらに、本実施形態の構成を備えることによって、線路電極間の寄生インダクタンスは、補助グランド電極のみに影響される。したがって、グランド電極の形状や設計を変更しても、特性の劣化は生じない。すなわち、グランド電極の形状の設計自由度が向上する。
【００７８】
なお、上述の説明では、ＥＳＤ保護デバイスを高周波の信号伝送線路に適用する態様を示したが、他の回路に適用することも可能である。例えば、ＬＥＤの電源系のサージ保護回路や、その他のサージ保護回路に適用することも可能である。
【００７９】
また、上述の半導体基板のＰ型半導体とＮ型半導体との位置関係は逆であってもよい。すなわち、上述の半導体基板のＰ型半導体の部分をＮ型半導体にし、Ｎ型半導体の部分をＰ型半導体にしてもよい。また、上述の半導体基板は、ベースの半導体基板にＰ型領域とＮ型領域とを離間して形成する構造であってもよい。
【符号の説明】
【００８０】
１０、１０Ｐ：ＥＳＤ保護デバイス
２０：半導体基板
２１：Ｐｓｕｂ層
２２：Ｎｅｐｉ層
２３：Ｎｅｐｉ層
２６：ＮＢＬ
２７：トレンチ
３０：再配線層
４１、４２、４３：端子電極
５１：配線電極
６０：配線補助電極
９０、９０Ｐ：信号伝送線路
９１、９２：線路電極
９３、９４：グランド電極
９５：層間接続電極
１００：主線路
２０１：第１主面
２４１、２４２：Ｐ型領域
２５１、２５２：Ｎ型領域
２８１、２８１Ａ、２８２、２８２Ａ：パッド電極
５１１：第１端部
５１２：第２端部
５１３：接続パッド部
５１４、５１５：配線部
６０１、６０２、６０３、６１１、６１１Ａ、６１２、６１２Ａ：層間接続電極
９００：絶縁性基板
９３０：補助グランド電極
Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２：ダイオード
Ｌ９３０、Ｌ９４、Ｌ９５：インダクタンス
Ｐ１、Ｐ２、Ｐ３：端子
ＴＤ：ツェナーダイオード
ＴＶＳ：サージ吸収素子
【要約】
ＥＳＤ保護デバイス（１０）は、第１主面（２０１）を有する半導体基板（２０）と、第１主面（２０１）に形成された端子電極（４１、４２）、および、グランドに接続される端子電極（４３）と、端子電極（４１、４２）とを接続し、主線路の一部を構成する配線電極（５１）と、を備える。半導体基板は、平面視で直方体形状である。半導体基板（２０）には、配線電極（５１）に接続される第１の半導体領域と、第３端子電極に接続される第２の半導体領域と、第３の半導体領域とが形成されている。第１の半導体領域と第２の半導体領域とが、半導体基板（２０）の短辺に沿って並ぶとともに、短辺に沿って形成される第３の半導体領域を介して、電気的に接続される。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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