(57)【特許請求の範囲】
【請求項１】
複数の画素が２次元の行列状に配置された画素領域と、
前記画素領域の画素列に対応して設けられた複数の垂直信号線と、
前記画素領域の画素行に対応して設けられた複数のトリガ線と
を備え、
前記複数のトリガ線は、第１のトリガ線と第２のトリガ線とを含み、
前記第１のトリガ線は、前記画素領域における第１の赤色の画素に接続され、
前記第２のトリガ線は、前記第１の赤色の画素と同じ行に設けられた第１の緑色の画素に接続され、
前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、
前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給される
固体撮像素子。
【請求項２】
前記複数のトリガ線は、第３のトリガ線と第４のトリガ線とを含み、
前記第３のトリガ線は、前記画素領域における第１の青色の画素に接続され、
前記第４のトリガ線は、前記第１の青色の画素と同じ行に設けられた第２の緑色の画素に接続された
請求項１に記載の固体撮像素子。
【請求項３】
前記複数のトリガ線は、第５のトリガ線を含み、
前記第５のトリガ線は、前記画素領域における第２の赤色の画素に接続され、
前記第１のトリガ線と前記第５のトリガ線は、同じトリガパルスを受けるように設けられた
請求項１または２に記載の固体撮像素子。
【請求項４】
前記複数のトリガ線は、第６のトリガ線を含み、
前記第６のトリガ線は、前記第２の赤色の画素と同じ行に設けられた第３の緑色の画素に接続され、
前記第２のトリガ線と前記第６のトリガ線は、同じトリガパルスを受けるように設けられた
請求項３に記載の固体撮像素子。
【請求項５】
前記複数のトリガ線は、第７のトリガ線を含み、
前記第７のトリガ線は、前記画素領域における第２の青色の画素に接続され、
前記第３のトリガ線と前記第７のトリガ線は、同じトリガパルスを受けるように設けられた
請求項２に記載の固体撮像素子。
【請求項６】
前記複数のトリガ線は、第８のトリガ線を含み、
前記第８のトリガ線は、前記第２の青色の画素と同じ行に設けられた第４の緑色の画素に接続され、
前記第４のトリガ線と前記第８のトリガ線は、同じトリガパルスを受けるように設けられた
請求項５に記載の固体撮像素子。
【請求項７】
前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、
前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、
前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、
前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、
前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられた
請求項１から６のいずれかに記載の固体撮像素子。
【請求項８】
前記第１の画素群と前記第２の画素群は、２行２列の４画素から成る
請求項７に記載の固体撮像素子。
【請求項９】
前記２行２列の４画素は、ベイヤ配列に従って配置された
請求項８に記載の固体撮像素子。
【請求項１０】
前記複数の垂直信号線は、カラム処理部に接続された
請求項１から９のいずれかに記載の固体撮像素子。
【請求項１１】
前記複数の垂直信号線が接続されたカラム処理部は、第１のカラム処理部と第２のカラム処理部とを含み、
前記複数の垂直信号線は、第３の垂直信号線を含み、
前記第１の垂直信号線と前記第３の垂直信号線は、第１の画素列に対応して設けられ、
前記第１のカラム処理部は、第１のスイッチ領域を介して前記第１の垂直信号線に接続され、
前記第２のカラム処理部は、第２のスイッチ領域を介して前記第３の垂直信号線に接続され、
前記第１のカラム処理部と前記第２のカラム処理部は、画素領域を垂直方向に挟むように設けられた
請求項７に記載の固体撮像素子。
【請求項１２】
複数の画素が２次元の行列状に配置された画素領域と、
前記画素領域の画素列に対応して設けられた複数の垂直信号線と、
前記画素領域の画素行に対応して設けられた複数のトリガ線と
を備え、
前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、
前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給され、
前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、
前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、
前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、
前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、
前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられた 
固体撮像素子。
【請求項１３】
前記第１の画素群と前記第２の画素群は、２行２列の４画素から成る
請求項１２に記載の固体撮像素子。
【請求項１４】
前記２行２列の４画素は、ベイヤ配列に従って配置された
請求項１３に記載の固体撮像素子。
【請求項１５】
複数の画素が２次元の行列状に配置された画素領域と、
前記画素領域の画素列に対応して設けられた複数の垂直信号線と、
前記画素領域の画素行に対応して設けられた複数のトリガ線と、
前記画素領域に設けられた複数のゲート電極と
を備え、
前記複数の画素は、複数の受光部と複数のフローティングデフュージョンとを有し、
前記複数の画素は、画素毎に前記受光部を有し、
前記複数のフローティングデフュージョンは、第１のフローティングデフュージョンと第２のフローティングデフュージョンとを含み、
前記複数のゲート電極は、第１のゲート電極と第２のゲート電極とを含み、
前記第１のフローティングデフュージョンは、前記第１のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、
前記第２のフローティングデフュージョンは、前記第２のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、
前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、
前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、
前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、
前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、
前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられ、
前記第１のフローティングデフュージョンは、前記第１の垂直信号線に接続され、
前記第２のフローティングデフュージョンは、前記第２の垂直信号線に接続された 
固体撮像素子。
【請求項１６】
前記第１の画素群と前記第２の画素群は、２行２列の４画素から成る
請求項１５に記載の固体撮像素子。
【請求項１７】
前記２行２列の４画素は、ベイヤ配列に従って配置された
請求項１６に記載の固体撮像素子。
【請求項１８】
固体撮像素子が搭載された電子機器において、
前記固体撮像素子は、
複数の画素が２次元の行列状に配置された画素領域と、
前記画素領域の画素列に対応して設けられた複数の垂直信号線と、
前記画素領域の画素行に対応して設けられた複数のトリガ線と
を備え、
前記複数のトリガ線は、第１のトリガ線と第２のトリガ線とを含み、
前記第１のトリガ線は、前記画素領域における第１の赤色の画素に接続され、
前記第２のトリガ線は、前記第１の赤色の画素と同じ行に設けられた第１の緑色の画素に接続され、
前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、
前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給される
電子機器。
【請求項１９】
固体撮像素子が搭載された電子機器において、
前記固体撮像素子は、
複数の画素が２次元の行列状に配置された画素領域と、
前記画素領域の画素列に対応して設けられた複数の垂直信号線と、
前記画素領域の画素行に対応して設けられた複数のトリガ線と
を備え、
前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、
前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給され、
前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、
前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、
前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、
前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、
前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられた 
電子機器。
【請求項２０】
固体撮像素子が搭載された電子機器において、
前記固体撮像素子は、
複数の画素が２次元の行列状に配置された画素領域と、
前記画素領域の画素列に対応して設けられた複数の垂直信号線と、
前記画素領域の画素行に対応して設けられた複数のトリガ線と、
前記画素領域に設けられた複数のゲート電極と
を備え、
前記複数の画素は、複数の受光部と複数のフローティングデフュージョンとを有し、
前記複数の画素は、画素毎に前記受光部を有し、
前記複数のフローティングデフュージョンは、第１のフローティングデフュージョンと第２のフローティングデフュージョンとを含み、
前記複数のゲート電極は、第１のゲート電極と第２のゲート電極とを含み、
前記第１のフローティングデフュージョンは、前記第１のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、
前記第２のフローティングデフュージョンは、前記第２のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、
前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、
前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、
前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、
前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、
前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられ、
前記第１のフローティングデフュージョンは、前記第１の垂直信号線に接続され、
前記第２のフローティングデフュージョンは、前記第２の垂直信号線に接続された 
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、および電子機器に関し、特に、画像全体の同時性を確保し、かつ、イメージセンサにおける信号の漏れ込みによるノイズの影響を低減することができるようにする固体撮像素子、および電子機器に関する。
【背景技術】
【０００２】
近年、撮像素子としてＣＭＯＳイメージセンサが広く用いられている。しかしながら、ＣＭＯＳイメージセンサは、一般に画素ごとに順次読み出しされるため、画像全体の同時性を実現できない。
【０００３】
すなわち、ＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎または行毎に順次走査して読み出す動作が行われる。この順次走査の場合、つまり、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、および、終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
【０００４】
この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。
【０００５】
電子シャッタとしてグローバルシャッタを採用するデバイスであるグローバルシャッタデバイスは、画素内に、例えば、半導体メモリによる電荷蓄積部が設けられている。グローバルシャッタを採用したデバイスでは、フォトダイオードから電荷を一斉に半導体メモリに転送して蓄積し、そののち順次読みだすことにより、画像全体の同時性を確保している。
【０００６】
また、半導体領域の上部の一部に埋め込まれ、光を入射する受光用表面埋込領域と、半導体領域の上部の一部に埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深く、受光用表面埋込領域により生成した信号電荷を蓄積する電荷蓄積領域とを有するものも提案されている（例えば、特許文献１参照）。
【０００７】
グローバルシャッタを採用するＣＭＯＳイメージセンサでは、受光用表面埋込領域により生成された信号電荷が、全画素同時に電荷蓄積領域に完全転送され、次に、電荷読み出し領域へ順次転送されて読み出される。ここで、例えば、電荷保持中に高輝度被写体による受光があると、受光用表面埋込領域から電荷読み出し領域に信号が漏れ込み、ノイズとなる。
【０００８】
このため、グローバルシャッタを採用するデバイスでは、信号の漏れ込みによるノイズ対策が重要である。特許文献１の技術では、信号電荷が電荷蓄積領域に保持されている間に、電荷蓄積領域に光が漏れ込み信号が加算されてしまうことを防ぐために電荷蓄積領域上部に遮光膜が選択的に設けられている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−２０４８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、受光用表面埋込領域の出力は、波長や入射光の入射角度に依存性があり、例えば、波長の長い順番に大きな値となることが知られている。
【００１１】
例えば、特許文献１の技術を用いた場合、信号が画素の行毎に読み出されるため、例えば、ＲＧ行とＢＧ行が交互に読み出される。そのため、同行において各色の保持時間が等しくなる。この場合、波長や入射光の入射角度に依存性によって、各色でノイズの大きさが異なるという課題があった。
【００１２】
また、電荷保持中の信号の漏れ込みによるノイズの影響を考慮すると、画面内のどの位置の画素も、保持時間が等しくなるようにすることが望ましい。
【００１３】
しかしながら、従来の技術では、最初に読む行と最後に読む行では保持時間の差が大きくなりすぎてしまうという課題があった。
【００１４】
本技術はこのような状況に鑑みて開示するものであり、画像全体の同時性を確保し、かつ、イメージセンサにおける信号の漏れ込みによるノイズの影響を低減することができるようにするものである。
【課題を解決するための手段】
【００１５】
本技術の第１の側面である固体撮像素子は、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数のトリガ線は、第１のトリガ線と第２のトリガ線とを含み、前記第１のトリガ線は、前記画素領域における第１の赤色の画素に接続され、前記第２のトリガ線は、前記第１の赤色の画素と同じ行に設けられた第１の緑色の画素に接続され、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給される。
本技術の第２の側面である固体撮像素子は、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給され、前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられている。
本技術の第３の側面である固体撮像素子は、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線と、前記画素領域に設けられた複数のゲート電極とを備え、前記複数の画素は、複数の受光部と複数のフローティングデフュージョンとを有し、前記複数の画素は、画素毎に前記受光部を有し、前記複数のフローティングデフュージョンは、第１のフローティングデフュージョンと第２のフローティングデフュージョンとを含み、前記複数のゲート電極は、第１のゲート電極と第２のゲート電極とを含み、前記第１のフローティングデフュージョンは、前記第１のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記第２のフローティングデフュージョンは、前記第２のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられ、前記第１のフローティングデフュージョンは、前記第１の垂直信号線に接続され、前記第２のフローティングデフュージョンは、前記第２の垂直信号線に接続されている。
【００１６】
本技術の第４の側面である電子機器は、固体撮像素子が搭載された電子機器において、前記固体撮像素子が、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数のトリガ線は、第１のトリガ線と第２のトリガ線とを含み、前記第１のトリガ線は、前記画素領域における第１の赤色の画素に接続され、前記第２のトリガ線は、前記第１の赤色の画素と同じ行に設けられた第１の緑色の画素に接続され、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給される。
本技術の第５の側面である電子機器は、固体撮像素子が搭載された電子機器において、前記固体撮像素子が、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給され、前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられている。
本技術の第６の側面である電子機器は、固体撮像素子が搭載された電子機器において、前記固体撮像素子が、複数の画素が２次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線と、前記画素領域に設けられた複数のゲート電極とを備え、前記複数の画素は、複数の受光部と複数のフローティングデフュージョンとを有し、前記複数の画素は、画素毎に前記受光部を有し、前記複数のフローティングデフュージョンは、第１のフローティングデフュージョンと第２のフローティングデフュージョンとを含み、前記複数のゲート電極は、第１のゲート電極と第２のゲート電極とを含み、前記第１のフローティングデフュージョンは、前記第１のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記第２のフローティングデフュージョンは、前記第２のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記複数の垂直信号線は、第１の垂直信号線と第２の垂直信号線とを含み、前記画素領域には、それぞれ隣接した４画素から成る第１の画素群と第２の画素群が設けられ、前記第１の画素群を成す４画素は、前記第１の垂直信号線を共有し、前記第２の画素群を成す４画素は、前記第２の垂直信号線を共有し、前記第１の画素群と前記第２の画素群は、垂直方向に隣接して設けられ、前記第１のフローティングデフュージョンは、前記第１の垂直信号線に接続され、前記第２のフローティングデフュージョンは、前記第２の垂直信号線に接続されている。
【発明の効果】
【００１７】
本技術によれば、画像全体の同時性を確保し、かつ、イメージセンサにおける信号の漏れ込みによるノイズの影響を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】グローバルシャッタを採用するＣＭＯＳイメージセンサの画素の構成例を説明する図である。
【図２】従来のＣＭＯＳイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。
【図３】行列状に画素が配列された画素アレイにおける各行の画素の電荷の保持時間を説明する図である。
【図４】本技術が適用される固体撮像デバイスの構成例を示すブロック図である。
【図５】画素アレイにおける画素の配置例を示す図である。
【図６】上下読み出し方式における画素信号の生成例を説明する図である。
【図７】本技術を適用した場合の各画素の保持時間について説明する図である。
【図８】本技術を適用したＣＭＯＳイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。
【図９】中央の行から画素の読み出しが行われるようにした場合の各画素の保持時間の例について説明する図である。
【図１０】撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【００２０】
最初に従来のグローバルシャッタを採用するＣＭＯＳイメージセンサに係る問題点について説明する。
【００２１】
図１は、グローバルシャッタを採用するＣＭＯＳイメージセンサの画素の構成例を説明する図である。同図は、ＣＭＯＳイメージセンサの画素の構成する半導体素子の断面図とされる。
【００２２】
同図に示されるように、半導体素子には、第１導電型（ｐ型）の半導体領域１と、半導体領域１の上部の一部に埋め込まれ、光を入射する第２導電型（ｎ型）の受光用表面埋込領域（適宜、受光カソード領域とも称する）１１ａが設けられている。また、半導体領域１の上部の一部に、受光カソード領域１１ａと離間して埋め込まれ、受光カソード領域１１ａよりも高不純物密度であり、受光カソード領域１１ａにより生成した信号電荷を蓄積する第２導電型（ｎ+型）の電荷蓄積領域１２ａが設けられている。さらに、電荷蓄積領域１２ａにより蓄積した信号電荷を受け入れる電荷読み出し領域１３が設けられている。
【００２３】
この例では、「第１導電型の半導体領域」としては、第１導電型の半導体基板を用いる場合を例示しているが、半導体基板の代わりに、第１導電型の半導体基板上に形成した半導体基板よりも低不純物密度の第１導電型のシリコンエピタキシャル成長層を採用しても良い。
【００２４】
受光カソード領域１１ａと、受光カソード領域１１ａの直下の半導体基板（アノード領域）１とでフォトダイオードＤ１を構成している。電荷蓄積領域（カソード領域）１２ａと、電荷蓄積領域１２ａ直下の半導体基板（アノード領域）とで電荷蓄積ダイオードＤ２を構成している。
【００２５】
受光カソード領域１１ａの上には、ｐ+型ピニング層１１ｂが配置されている。電荷蓄積領域１２ａの上には、ｐ+型ピニング層１２ｂが配置されている。ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂは、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。ダーク電流が問題とならない場合、構造上、ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂを省略しても構わない。
【００２６】
ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂ上、更にはｐ+型ピニング層１１ｂとｐ+型ピニング層１２ｂとの間の半導体基板上、および、受光カソード領域１１ａと電荷読み出し領域１３との間の半導体基板上には絶縁膜２が形成されている。絶縁膜２としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜（ＳｉＯ2膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜でもよい。さらには、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等が絶縁膜２として使用可能である。
【００２７】
絶縁膜２上には、受光カソード領域１１ａと電荷蓄積領域１２ａとの間に形成される第１転送チャネルの電位を制御して、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する転送ゲート電極３１が配置され、第１の電位制御手段を構成している。さらに、絶縁膜２上には、電荷蓄積領域１２ａと電荷読み出し領域１３との間に形成される第２転送チャネルの電位を制御して、電荷蓄積領域１２ａから電荷読み出し領域１３へ信号電荷を転送する読み出しゲート電極３２が配置され、第２の電位制御手段を構成している。
【００２８】
電荷読み出し領域１３には、読み出し用バッファアンプ２０を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ1のドレイン電極に接続されている。
【００２９】
画素選択用のスイッチングトランジスタＭＳ1のソース電極は、垂直信号線Ｂ1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳ1が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1で増幅された電荷読み出し領域１３の電位に対応する電流が垂直信号線Ｂ1に流れる。
【００３０】
また、電荷読み出し領域１３には、読み出し用バッファアンプ２０を構成するリセットトランジスタＴＲのソース電極が接続されている。リセットトランジスタＴＲのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒが与えられる。リセット信号をハイ（Ｈ）レベルにして、受光カソード領域１１ａ及び電荷蓄積領域１２ａに蓄積された信号電荷を吐き出し、受光カソード領域１１ａ及び電荷蓄積領域１２ａをリセットする。
【００３１】
ところで、光電荷がフォトダイオードから全画素同時に読み出されてから浮遊拡散容量（ＦＤ）に出力されるまでの蓄積時間が異なると、その蓄積時間が長くなるとともに信号成分に対するスミア成分を主成分とするノイズ量が増大する。
【００３２】
図１に示されるように、グローバルシャッタを採用したＣＭＯＳイメージセンサでは画素毎に電荷蓄積領域１２ａが設けられている。電荷蓄積領域１２ａにおいて、電荷が保持されている期間内に、例えば、高輝度被写体に係る受光があると、受光用表面埋込領域１１aから電荷蓄積領域１２ａに信号が漏れ込み、ノイズが発生する。また、この際、被写体が移動すると被写体が移動した軌跡状にノイズ（以下、軌跡状ノイズ）が発生する。ノイズの大きさＰは、式（１）で定義される。
【００３３】
【数１】
0006439996.tif 000002
・・・（１）
【００３４】
式（１）において、ＨおよびＭは、それぞれ単位時間・単位輝度あたりの受光用表面埋込領域１１ａの出力および電荷蓄積領域１２ａの出力を表す。また、ＴhおよびＴmは、受光用表面埋込領域１１ａの蓄積時間（露光時間）および電荷蓄積領域１２ａの保持時間を表している。
【００３５】
ここで、式（１）におけるＭ（電荷蓄積領域１２ａの出力）は波長依存性や入射光の入射角度に依存性があり、次の理由により波長の長い順番に大きな値となることが知られている。
【００３６】
すなわち、シリコンの光吸収係数が光の波長により異なるため、長波長側の方が深い場所で光電変換が起こり、その結果、長波長側の方が受光用表面埋込領域１１ａ以外の場所で光電変換が起こりやすいことによる。
【００３７】
また、光の波長は長い方が、回折角が大きくなり、その結果、電荷蓄積領域１２ａに光が侵入しやすいことによる。
【００３８】
このように、式（１）におけるＭは、波長の長い順番に大きな値となるので、例えば、ベイヤ配列の画素の場合、通常、ノイズの大きさＰもＲ，Ｇ，Ｂの順番に大きくなる。
【００３９】
図２は、従来のＣＭＯＳイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。同図の例では、画素の色毎の棒グラフにより、ノイズの大きさが表されている。なお、ノイズの大きさはｄＢで表されているので、棒グラフの高さが高くなるほどノイズの大きさは小さいことになる。図２に示されるように、赤色（Ｒ）の画素のノイズが最も多きく、次いで緑色（Ｇ）、青色（Ｂ）の順にノイズが大きくなっている。
【００４０】
なお、図中ＧＢは、行列状に画素が配列された画素アレイにおいて青色の画素と同じ行に配置された緑色の画素を意味し、図中ＧＲは、行列状に画素が配列された画素アレイにおいて赤色の画素と同じ行に配置された緑色の画素を意味する。
【００４１】
また、画素アレイに配置された画素の全行数をＮとし、最終行の電荷蓄積領域１２ａでの保持時間をＴlとすると、第ｎ行の電荷蓄積領域１２ａでの保持時間Ｔmは、式（２）により表される。
【００４２】
【数２】
0006439996.tif 000003
・・・（２）
【００４３】
式（２）から分かる通り、最初に読む行と最後に読む行で保持時間の差が大きくなる。
このため、式（１）におけるＴhも行によって異なる。
【００４４】
図３は、行列状に画素が配列された画素アレイにおける各行の画素の電荷の保持時間を説明する図である。同図は、横軸が時間とされ、縦軸に画素の行が示されている。図３に示されるように、第１行目、第２行目、・・・と読み出し順が後になるのに従って保持時間が増加している。
【００４５】
従って、式（１）より読み出し順が後の行の画素ほどノイズが大きくなることが分かる。
【００４６】
このように、従来のＣＭＯＳイメージセンサには、画素の色によってノイズの大きさが異なり、さらに読出し順によってノイズの大きさが異なるという問題があった。
【００４７】
そこで本技術では、ノイズをできるだけ小さく、かつできるだけ平準化できるようにし、イメージセンサにおける信号の漏れ込みによるノイズの影響を低減することができるようにする。
【００４８】
図４は、本技術が適用される固体撮像デバイスの構成例を示すブロック図である。同図に示される固体撮像素子は、例えば、ＣＭＯＳイメージセンサとして構成される。
【００４９】
図４に示されるＣＭＯＳイメージセンサ１１０は、図示せぬ半導体基板（チップ）に形成された画素アレイ１１１と、当該画素アレイ１１１と同じ半導体基板上に集積された周辺回路とを有する構成となっている。周辺回路には、例えば、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４およびシステム制御部１１５が含まれる。
【００５０】
ＣＭＯＳイメージセンサ１１０にはさらに、信号処理部１１８およびデータ格納部１１９が設けられる。信号処理部１１８およびデータ格納部１１９については、例えば、ＣＭＯＳイメージセンサ１１０とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)などによって構成されるようにしてもよい。外部信号処理部は、ＤＳＰやＣＰＵ等のコンピュータベースのハードウエアと、これを制御するためのソフトウェアによる処理によっても実現可能である。外部信号処理部は通常、データ格納部１１９を実現のためにメモリを含んで構成される。なお、外部信号処理部を、ＣＭＯＳイメージセンサ１１０と同じ基板上に搭載しても構わない。
【００５１】
画素アレイ１１１は、入射光量に応じた電荷量の光電荷（以下、“信号電荷”あるいは単に“電荷”と記述する場合もある）を発生して内部に蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されて構成されている。単位画素の基本的な断面および回路構成は、例えば、図１と同じ構成でもよいし、一部異なる構成でもよい。
【００５２】
画素アレイ１１１には、行列状に配置された各画素に対して行ごとに画素駆動線１１６が図中水平方向（画素行の画素の配列方向）に形成され、列ごとに垂直信号線１１７が図中垂直方向に形成されている。
【００５３】
なお、図４では、便宜上、画素駆動線１１６が１本の線として示されているが、実際には１本に限られるものではない。例えば、リセットトランジスタのゲートにリセットパルスＲＳＴを印加するリセット線、選択トランジスタのゲートに選択パルスＳＥＬを印加する選択線（走査線）が、この画素駆動線１１６に含まれる。さらに、選択パルスとともに、印加することで、同じ行内の画素の信号電圧を選択的に読み出すためのトリガパルスを供給するトリガ線も画素駆動線１１６に含まれる。
【００５４】
画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００５５】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ１１１の各画素を、所定画素領域（本実施形態では全画素）で同時に、あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系と掃出し走査系は、画素行ごとの走査線を独立に駆動する回路とされる。
【００５６】
掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子（図２のフォトダイオード１０１に対応）の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことをいう。
【００５７】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００５８】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００５９】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３に、ノイズ除去処理の機能以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号に変換して出力することも可能である。
【００６０】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に出力される。
【００６１】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。
【００６２】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。加算処理の目的としては、例えば、平均化によるランダムノイズの抑圧、あるいはまた、その他の目的で加算される場合もある。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００６３】
図４の例では、カラム処理部１１３および水平駆動部１１４が図中の下側にのみ設けられているが、例えば、カラム処理部１１３および水平駆動部１１４が図中の上下両側それぞれ１つずつに設けられるようにしてもよい。すなわち、ＣＭＯＳイメージセンサ１１０を、いわゆる上下読み出し方式で駆動させるようにしてもよい。
【００６４】
ＣＭＯＳイメージセンサ１１０を上下読み出し方式で駆動させることにより、例えば、上側のカラム処理部に赤色の画素および青色の画素の信号電圧が出力され、下側のカラム処理部に緑色の画素の信号電圧が出力されるようにすることができる。ＣＭＯＳイメージセンサ１１０を上下読み出し方式で駆動させる場合、画素の１列に対して垂直信号線１１７が２本ずつ設けられることになる。
【００６５】
なお、画素アレイ１１１での画素の配置の方式として、一般的にベイヤ(Bayer)配列が採用されることが多い。ベイヤ配列においては、２行２列の画素の１行１列目に赤色の画素が配置され、１行２列目に緑色の画素が配置され、２行１列目に緑色の画素が配置され、２行２列目に青色の画素が配置される。すなわち、ベイヤ配列においては、上述した４つ（２行２列の赤色、緑色、緑色、青色）の画素から成る１組の画素群が実質的な単位画素として取り扱われる。
【００６６】
図４に示される画素アレイ１１１においても、ベイヤ配列が採用されているものとし、上述した４つの画素から成る１組の画素群が実質的な単位画素として取り扱われるものとする。
【００６７】
図５は、画素アレイ１１１における画素の配置例を示す図である。同図に示される画素群１３１−１、画素群１３１−２、画素群１３２−１、および画素群１３２−２は、それぞれ上述した４つの画素から成る１組の画素群であり、実質的な単位画素として取り扱われる。すなわち、各画素群を実質的な単位画素とした場合、図５の画素アレイは２行２列に配置された単位画素（実際には４つの画素から成る画素群）によって構成されている。
【００６８】
ここでは、説明を簡単にするために２行２列の画素群の配置が示されているが、実際にはもっと多くの画素群によって画素アレイ１１１が構成される。
【００６９】
なお、同図の例は、ＣＭＯＳイメージセンサ１１０において上下読み出し方式が採用される場合の例とし、画素群の１列目には、ＶＳＬ（垂直信号線）１４１−１、および、ＶＳＬ１４１−２が設けられており、画素群の２列目には、ＶＳＬ１４２−１、および、ＶＳＬ１４２−２が設けられている。すなわち、図５の上側または下側にそれぞれカラム処理部および水平駆動部が設けられることになる。
【００７０】
画素群１３１−１において、画素１３１−１−１は赤色の画素とされ、画素１３１−１−２は緑色の画素とされ、画素１３１−１−３は緑色の画素とされ、画素１３１−１−４は、青色の画素とされる。図中に示される縦長の長方形１３１−１ａは、便宜上、画素１３１−１−１乃至画素１３１−１−４のフローティングデフュージョンをまとめて示すものである。
【００７１】
画素群１３１−２、画素群１３２−１、および画素群１３２−２についても、画素群１３１−１の場合と同様に、赤色の画素、緑色の画素、および青色の画素がそれぞれ配置され、それら４つの画素のフローティングデフュージョンがまとめて１つの長方形として示されている。
【００７２】
画素群１３１−１のフローティングデフュージョン１３１−１ａは、ＶＳＬ１４１−２に接続され、画素群１３２−１のフローティングデフュージョン１３２−１ａは、ＶＳＬ１４１−１に接続される。また、画素群１３１−２のフローティングデフュージョン１３１−２ａは、ＶＳＬ１４２−２に接続され、画素群１３２−２のフローティングデフュージョン１３２−２ａは、ＶＳＬ１４２−１に接続される。
【００７３】
なお、ベイヤ配列の各画素群においては、緑色の画素が２つ存在し、一方は赤色の画素と同じ行に配置され、一方は緑色の画素と同じ行に配置される。個々の画素を簡単に表記する場合、赤色の画素はＲ、青色の画素はＢで示し、赤色の画素と同じ行の緑色の画素はＧＲ、青色の画素と同じ行の緑色の画素はＧＢで示すことにする。
【００７４】
また、図５に示されるように、画素群１３１−１、画素群１３１−２、画素群１３２−１、および画素群１３２−２のそれぞれは、図中水平方向の点線で示されるリセット線ＲＳＴ、および、選択線ＳＥＬに接続される。さらに、画素群１３１−１、画素群１３１−２、画素群１３２−１、および画素群１３２−２のそれぞれは、図中水平方向の実線で示されるトリガ線ＴＲＧ＿ＧＲ、ＴＲＧ＿Ｒ，ＴＲＧ＿Ｂ、およびＴＲＧ＿ＢＲに接続される。
【００７５】
トリガ線ＴＲＧ＿ＧＲは、各画素群のＧＲの画素にトリガパルスを供給するための配線とされ、トリガ線ＴＲＧ＿Ｒは、各画素群のＲの画素にトリガパルスを供給するための配線とされる。また、トリガ線ＴＲＧ＿Ｂは、各画素群のＢの画素にトリガパルスを供給するための配線とされ、トリガ線ＴＲＧ＿Ｒは、各画素群のＧＢの画素にトリガパルスを供給するための配線とされる。
【００７６】
例えば、画素群１３１−１、および画素群１３１−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿ＧＲを「Ｈ」とすると、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−２および画素１３１−２−２から信号電圧を読み出すことができる。また、例えば、画素群１３１−１、および画素群１３１−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿Ｒを「Ｈ」とすると、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−１および画素１３１−２−１から信号電圧を読み出すことができる。
【００７７】
さらに、例えば、画素群１３１−１、および画素群１３１−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿Ｂを「Ｈ」とすると、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−４および画素１３１−２−４から信号電圧を読み出すことができる。また、例えば、画素群１３１−１、および画素群１３１−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿ＧＢを「Ｈ」とすると、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−３および画素１３１−２−３から信号電圧を読み出すことができる。
【００７８】
また、例えば、画素群１３２−１、および画素群１３２−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿ＧＲを「Ｈ」とすると、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−２および画素１３２−２−２から信号電圧を読み出すことができる。また、例えば、画素群１３２−１、および画素群１３２−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿Ｒを「Ｈ」とすると、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−１および画素１３２−２−１から信号電圧を読み出すことができる。
【００７９】
さらに、例えば、画素群１３２−１、および画素群１３２−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿Ｂを「Ｈ」とすると、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−４および画素１３２−２−４から信号電圧を読み出すことができる。また、例えば、画素群１３２−１、および画素群１３２−２に接続される選択線ＳＥＬの信号を「Ｈ」とし、トリガ線ＴＲＧ＿ＧＢを「Ｈ」とすると、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−３および画素１３２−２−３から信号電圧を読み出すことができる。
【００８０】
なお、Ｒの画素またはＢの画素から読み出された信号電圧は、図５の上側のカラム処理部によってＡＤ変換されるものとし、ＧＲの画素またはＧＢの画素から読み出された信号電圧は、図５の下側のカラム処理部によってＡＤ変換されるものとする。
【００８１】
本技術では、最初に図中上側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｒを「Ｈ」とし、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−１および画素１３１−２−１から図中上側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｒを「Ｈ」とし、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−１および画素１３２−２−１から図中上側のカラム処理部に信号電圧を読み出す。このようにして、最初に全てのＲの画素から信号電圧を読み出す。これを、例えば、第１の工程と称することにする。
【００８２】
本技術では、次に図中上側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿ＧＲを「Ｈ」とし、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−２および画素１３１−２−２から図中下側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿ＧＲを「Ｈ」とし、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−２および画素１３２−２−２から図中下側のカラム処理部に信号電圧を読み出す。このようにして、全てのＧＲの画素から信号電圧を読み出す。これを、例えば、第２の工程と称することにする。
【００８３】
本技術では、次に図中上側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿ＧＢを「Ｈ」とし、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−３および画素１３１−２−３から図中下側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿ＧＢを「Ｈ」とし、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−３および画素１３２−２−３から図中下側のカラム処理部に信号電圧を読み出す。このようにして、全てのＧＢの画素から信号電圧を読み出す。これを、例えば、第３の工程と称することにする。
【００８４】
本技術では、次に図中上側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｂを「Ｈ」とし、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して画素１３１−１−４および画素１３１−２−４から図中上側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線ＳＥＬを「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｂを「Ｈ」とし、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して画素１３２−１−４および画素１３２−２−４から図中上側のカラム処理部に信号電圧を読み出す。このようにして、全てのＢの画素から信号電圧を読み出す。これを、例えば、第４の工程と称することにする。
【００８５】
第１の工程乃至第４の工程を実行することで、例えば、図６に示されるように、図中上側のカラム処理部によってＲの画素の画素信号とＢの画素の画素信号が生成され、図中上側のカラム処理部によってＧＲの画素の画素信号とＧＢの画素の画素信号が生成される。例えば、行毎に読み出された各色の画素の信号電圧から生成された各色の画素信号は、それぞれの画素位置を表す情報と対応づけられて信号処理部１１８を介してデータ格納部１１９に格納される。そして、信号処理部１１８は、データ格納部１１９に格納された画素信号を並べ替えることで画像データを生成する。
【００８６】
このようにすることで、本技術では、ノイズが蓄積されやすい画素から順番に信号電圧を読み出すことができる。
【００８７】
なお、第１の工程乃至第４の工程は、図４のシステム制御部１１５のタイミングジェネレータ等によって生成されるタイミング信号によって垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４の駆動が制御されることにより実現される。すなわち、システム制御部１１５は、第１の工程乃至第４の工程における信号電圧の読み出しを可能とするタイミング信号を生成するようになされている。
【００８８】
図５の例では、ＣＭＯＳイメージセンサ１１０において上下読み出し方式が採用されていることを前提に説明したが、本技術において必ずしも上下読み出し方式が採用される必要はない。ＣＭＯＳイメージセンサ１１０において上下読み出し方式が採用されない場合、垂直信号線は画素の各列に１本ずつ設けられることになる。例えば、図５においてＶＳＬ１４１−２およびＶＳＬ１４２−２が設けられず、ＶＳＬ１４１−１およびＶＳＬ１４２−１のみが設けられることになる。
【００８９】
ＣＭＯＳイメージセンサ１１０において上下読み出し方式が採用されない場合、第１の工程乃至第４の工程において、Ｒ、ＧＲ、ＧＢ、Ｂのそれぞれの画素の信号電圧がＶＳＬ１４１−１およびＶＳＬ１４２−１を介して図中下側のカラム処理部に読み出されることになる。
【００９０】
図７は、本技術を適用した場合の各画素の保持時間について説明する図である。図７は、図３と同様に、横軸が時間とされ、縦軸に画素の行が示されている。また、図７においては、線２１１によりＲの画素の保持時間が示されており、線２１２によりＧＲの画素の保持時間が示されており、線２１３によりＧＢの画素の保持時間が示されており、線２１４によりＢの画素の保持時間が示されている。さらに、図７においては、参考として従来の各画素の保持時間が線２１５により示されている。
【００９１】
例えば、線２１５で示される保持時間をＴｍとし、最終行の保持時間をｔｌとする。そして、線２１１で示される保持時間をＴｍ（Ｒ）とし、線２１２で示される保持時間をＴｍ（ＧＲ）とし、線２１３で示される保持時間をＴｍ（ＧＢ）とし、線２１４で示される保持時間をＴｍ（Ｂ）とする。画素アレイに配置された画素の全行数をＮとすると、第ｎ行におけるそれぞれの保持時間は、式（３）乃至式（６）により表すことができる。
【００９２】
【数３】
0006439996.tif 000004
・・・（３）
【数４】
0006439996.tif 000005
・・・（４）
【数５】
0006439996.tif 000006
・・・（５）
【数６】
0006439996.tif 000007
・・・（６）
【００９３】
式（３）より、Ｔｍ（Ｒ）は画素アレイ１１１の全行で保持時間を短縮することができる。これにより、Ｒの画素のから出力される信号電圧に含まれるノイズを全行で削減することが可能となる。
【００９４】
式（４）より、Ｔｍ（ＧＲ）は、ｎ＞Ｎ／３の行において保持時間を短縮することができる。これにより、ｎ＞Ｎ／３の行においてＧＲの画素のから出力される信号電圧に含まれるノイズを全行で削減することが可能となる。
【００９５】
式（５）より、Ｔｍ（ＧＢ）は、ｎ＞Ｎ／２の行で保持時間が増大し、式（６）よりＴｍ（Ｂ）は、全行で保持時間が増大する。よって、Ｂの画素のから出力される信号電圧に含まれるノイズの削減はあまり期待できない。
【００９６】
しかし、本技術を適用することにより、最もノイズが混入しやすいＲの画素の保持時間を全行で短縮することができるので、画像全体としてのノイズを低減させることが可能となる。
【００９７】
さらに、本技術を適用することにより、全ての色の画素において、１行目とＮ行目の保持時間の差が、従来はＴｍあったのに対し、１／４Ｔｍに短縮することができる。これにより、ノイズ量を平準化することができ、違和感の少ない自然な画像を生成することが可能となる。
【００９８】
図８は、本技術を適用したＣＭＯＳイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。同図では、図７に示される保持時間に対応して観測されるノイズの大きさが画素の色毎の棒グラフにより表されている。なお、図２に示した場合と同様に、ノイズの大きさはｄＢで表されているので、棒グラフの高さが高くなるほどノイズの大きさは小さいことになる。また、図８のグラフにおける縦軸の目盛は、図２の場合と同じである。
【００９９】
図８に示されるように、ＧＲの画素のノイズが最も多きく、次いでＢ、ＧＢおよびＲの順にノイズが大きくなっている。また、図２の場合と比較して、図８の場合、Ｂの画素以外の全ての色の画素においてノイズが小さくなっている。このように、本技術を適用することで、画像全体のノイズ感を低減させることができる。
【０１００】
ところで、以上においては、第１の工程乃至第４の工程のそれぞれにおいて、図中上側の選択線ＳＥＬが「Ｈ」とされた後、図中下側の選択線ＳＥＬが「Ｈ」とされる例について説明した。
【０１０１】
しかし、例えば、第１の工程乃至第４の工程のそれぞれにおいて、図中上側の選択線ＳＥＬと図中下側の選択線ＳＥＬを同時に「Ｈ」とするようにしてもよい。この場合、例えば、最初にＶＳＬ１４１−２およびＶＳＬ１４２−２を介して信号電圧を読み出し、その後、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して信号電圧が読み出されるようにすればよい。すなわち、選択線ＳＥＬのパルスによって読み出す画素の行を選択する代わりに、信号電圧を読み出す垂直信号線（ＶＳＬ）を切り替えることによって読み出す画素の行を選択するようにしてもよい。
【０１０２】
さらに、以上においては、各色の画素を１行毎に読み出す例について説明した。例えば、Ｒの画素として画素１３１−１−１と画素１３１−２−１を読み出した後、画素１３２−１−１と画素１３２−２−１を読み出す場合の例について説明した。
【０１０３】
しかし、例えば、各色の画素を２行同時に読み出すようにしてもよい。例えば、Ｒの画素として画素１３１−１−１、画素１３１−２−１、画素１３２−１−１、および画素１３２−２−１を同時に読み出すようにしてもよい。
【０１０４】
この場合、例えば、第１の工程において、図中上側の選択線ＳＥＬと図中下側の選択線ＳＥＬを同時に「Ｈ」とし、かつ、トリガ線ＴＲＧ＿Ｒを「Ｈ」とする。そして、ＶＳＬ１４１−２およびＶＳＬ１４２−２を介して図中上側のカラム処理部に信号電圧を読み出すと同時に、ＶＳＬ１４１−１およびＶＳＬ１４２−１を介して図中下側のカラム処理部に信号電圧を読み出す。
【０１０５】
このようにすることで、Ｒの画素の信号電圧を２行分同時に読み出すことが可能となる。ここでは、Ｒの画素の場合を例として説明したが、ＧＲの画素、ＧＢの画素、またはＢの画素の場合も同様に、２行分同時に読み出すことが可能となる。
【０１０６】
なお、いまの場合、図６を参照して説明した例とは異なり、図中上側のカラム処理部によって各色の画素のうちの一部の画素の画素信号が生成され、図中下側のカラム処理部によって他の画素の画素信号が生成されることになる。すなわち、各色の画素を２行同時に読み出す場合、図中上側のカラム処理部と図中下側のカラム処理部のそれぞれが、Ｒ、ＧＲ、ＧＢ、Ｂの画素信号をそれぞれ生成する。
【０１０７】
そして、各色の画素信号は、それぞれの画素位置を表す情報と対応づけられて信号処理部１１８を介してデータ格納部１１９に格納され、信号処理部１１８が、データ格納部１１９に格納された画素信号を並べ替えることで画像データを生成する。
【０１０８】
以上においては、各色の画素を行毎に（１行ずつまたは２行同時に）上から順に読み出す例について説明した。しかし、例えば、画素アレイ１１１の中央に位置する行から画素の読み出しが行われるようにしてもよい。
【０１０９】
図９は、画素アレイ１１１の中央に位置する行から画素の読み出しが行われるようにした場合の各画素の保持時間の例について説明する図である。図９は、図３と同様に、横軸が時間とされ、縦軸に画素の行が示されている。また、図９においては、線２３１−１および線２３１−２により各画素の保持時間が示されており、参考として上の行から順番に読み出した場合の各画素の保持時間が線２３２により示されている。
【０１１０】
すなわち、図９の場合、画素アレイ１１１の中央に位置する行である第ｎ行目の画素から読み出しが開始される。そして、第ｎ−１行目、第ｎ−２行目、・・・第１行目のように画素アレイ１１１の上方向に向かって順番に各行の画素が読み出されていく（線２３１−１）。また、図９の場合、第１行目の画素の読み出しが終了すると、第ｎ＋１行目、第ｎ＋２行目、第ｎ＋３行目、・・・のように画素アレイ１１１の下方向に向かって順番に各行の画素が読み出されていく（線２３１−２）。
【０１１１】
このようにすることで、例えば、第α行目乃至第ｎ行目の画素については、上の行から順番に読み出した場合と比較して保持時間を短縮することができる。すなわち、画面の中で比較的に注目されやすい中央上側の画素のノイズを小さくすることができる。
【０１１２】
図９に示される線２３１−１と線２３１−２は、各画素を色毎に分けることなく読み出した場合の保持時間を示しているが、例えば、画素を色毎にＲ、ＧＲ、ＧＢ、Ｂの順に読み出した場合でも、各色の画素の保持時間について線２３１−１と線２３１−２で示される特性と同様の特性が観測されるはずである。
【０１１３】
従って、画素を色毎にＲ、ＧＲ、ＧＢ、Ｂの順に読み出した場合も、各色の画素を画素アレイ１１１の中央に位置する行から読み出すことにより、画面の中央上側における各色の画素の保持時間を短縮することができる。すなわち、画面の中で比較的に注目されやすい位置に配置された画素のノイズをさらに低減することが可能となる。
【０１１４】
なお、本技術は、例えば、ＣＭＯＳイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１１５】
図１０は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１１６】
図１０の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１１７】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１１０等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【０１１８】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１１９】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１２０】
上述したように、固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１１０を用いることで、信号の加算を行うことなく、第１の画素信号を抽出する際にも、第２の画素信号を抽出する際にも、正確にリセットノイズを除去することが可能となるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。
【０１２１】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１２２】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１２３】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１２４】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１２５】
１１０  ＣＭＯＳイメージセンサ，  １１１  画素アレイ  １１２  垂直駆動部，  １１３  カラム処理部，  １１４  水平駆動部，  １１６  画素駆動線，  １１７  垂直信号線，  １１８  信号処理部，  １１９  データ格納部，  １３１−１−１乃至１３２−２−４  画素，  １４１−１，１４１−２  ＶＳＬ，  １４２−１，１４２−２  ＶＳＬ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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