(57)【特許請求の範囲】
【請求項１】
制御電圧範囲に対して複数の出力周波数範囲を設定可能な電圧制御発振回路と、
前記電圧制御発振回路の前記複数の出力周波数範囲を探索し、１つの前記出力周波数範囲を選択する周波数選択回路と、
前記電圧制御発振回路の出力から前記電圧制御発振回路の入力に至る信号経路上に設けられた分周回路と、
デルタシグマ変調を行い、前記分周回路の分周比を設定する分周設定回路と、を含み、
前記分周設定回路は、
前記周波数選択回路が前記複数の出力周波数範囲の探索中は、前記周波数選択回路が前記複数の出力周波数範囲の探索を終了して前記選択する１つの前記出力周波数範囲を固定した後よりも低い周波数で前記デルタシグマ変調を行う、フラクショナルＮ−ＰＬＬ回路。
【請求項２】
前記分周設定回路は、
前記周波数選択回路が前記複数の出力周波数範囲の探索中は前記分周回路の出力周波数の１／Ｎ１（Ｎ１は２以上の整数）の周波数で前記デルタシグマ変調を行う、請求項１に記載のフラクショナルＮ−ＰＬＬ回路。
【請求項３】
前記分周設定回路は、
前記周波数選択回路が前記複数の出力周波数範囲の探索を終了して前記選択する１つの前記出力周波数範囲を固定した後は、前記分周回路の出力周波数の１／Ｎ２（Ｎ２はＮ１よりも小さい１以上の整数）の周波数で前記デルタシグマ変調を行う、請求項２に記載のフラクショナルＮ−ＰＬＬ回路。
【請求項４】
前記分周回路の出力信号を用いて、前記周波数選択回路が前記複数の出力周波数範囲の探索中は、前記周波数選択回路が探索を終了して前記選択する１つの前記出力周波数範囲を固定した後よりも低い周波数のクロック信号を生成するクロック生成回路を含み、
前記分周設定回路は、
前記クロック信号に同期して前記デルタシグマ変調を行う、請求項１乃至３のいずれか
一項に記載のフラクショナルＮ−ＰＬＬ回路。
【請求項５】
前記周波数選択回路は、
前記クロック信号を用いて前記複数の出力周波数範囲を探索する、請求項４に記載のフラクショナルＮ−ＰＬＬ回路。
【請求項６】
前記分周設定回路は、
第１のデルタシグマ変調回路と、
第２のデルタシグマ変調回路と、
前記周波数選択回路が前記複数の出力周波数範囲の探索中は前記第１のデルタシグマ変調回路の出力信号を選択し、前記周波数選択回路が探索を終了して前記選択する１つの前記出力周波数範囲を固定した後は前記第２のデルタシグマ変調回路の出力信号を選択する切り換え回路と、を含み、
前記第１のデルタシグマ変調回路は、前記第２のデルタシグマ変調回路よりも低い周波数で動作する、請求項１乃至３のいずれか一項に記載のフラクショナルＮ−ＰＬＬ回路。
【請求項７】
前記分周回路の出力信号を用いて、第１のクロック信号と第２のクロック信号とを生成するクロック生成回路を含み、
前記第１のクロック信号の周波数は、前記第２のクロック信号の周波数よりも低く、
前記周波数選択回路は、
前記第１のデルタシグマ変調回路は、
前記第１のクロック信号に同期して動作し、
前記第２のデルタシグマ変調回路は、
前記第２のクロック信号に同期して動作する、請求項６に記載のフラクショナルＮ−ＰＬＬ回路。
【請求項８】
請求項１乃至７のいずれか一項に記載のフラクショナルＮ−ＰＬＬ回路を含む、発振器。
【請求項９】
請求項１乃至７のいずれか一項に記載のフラクショナルＮ−ＰＬＬ回路を含む、電子機器。
【請求項１０】
請求項１乃至７のいずれか一項に記載のフラクショナルＮ−ＰＬＬ回路を含む、移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラクショナルＮ−ＰＬＬ回路、発振器、電子機器及び移動体に関する。
【背景技術】
【０００２】
発振回路の後段にフラクショナルＮ−ＰＬＬ回路を接続し、外部端子からフラクショナルＮ−ＰＬＬ回路の分周比の設定を変えることで複数の周波数を出力可能な発振器が知られている。ＰＬＬ（Phase Locked Loop）回路は、リファレンス信号と電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）の出力信号をＱ分周したフィードバック信号との位相差に応じた電圧をＶＣＯにフィードバックすることで、リファレンス周波数のＱ倍の出力周波数を得る回路である。フラクショナルＮ−ＰＬＬ回路は、例えば、デルタシグマ変調された信号を用いて複数の整数分周比を切り替えることでその平均値が分周比Ｑとなるため、分周比Ｑを整数のみならず分数にも設定可能である。また、フラクショナルＮ−ＰＬＬ回路の出力周波数範囲を広く確保するために、レンジ切り換え機能を持つＶＣＯを用いる手法も知られている。このようなＶＣＯは、出力周波数範囲が異なる複数のレンジを選択可能にすることで広い周波数可変範囲を確保しながら、各レンジにおける周波数変換利得を小さくすることができる。周波数変換利得が小さいということは周辺回路の電圧雑音に対する周波数依存性が低くなるので、ＶＣＯの出力信号の位相雑音特性を抑えるという効果があるほか、制御電圧に対する周波数応答の分解能も高くなる。レンジ切り換え機能を持つＶＣＯを有し、デルタシグマ変調を利用して複数の分周比を切り替えるフラクショナルＮ−ＰＬＬ回路は、例えば、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２８８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のような、レンジ切り換え機能を持つＶＣＯとデルタシグマ変調回路を用いた従来のフラクショナルＮ−ＰＬＬ回路では、起動時あるいは分周比の設定が変更された時に、ＶＣＯのレンジを切り替えながら最適なレンジを探索するため、例えば２分探索法等の高速探索を行う場合には、ＶＣＯの出力周波数が定常状態（通常動作時）ではあり得ない高い周波数になり得る。デルタシグマ変調回路は、フィードバック信号に追従して動作する必要があるため、同様に、ＶＣＯレンジのサーチ中は定常状態ではあり得ない高い周波数で動作する必要がある。そのため、従来のフラクショナルＮ−ＰＬＬ回路では、デルタシグマ変調回路が、ＶＣＯレンジのサーチ中も誤動作しないように、過剰仕様とならざるを得ず、回路規模や消費電流が増大するという問題があった。
【０００５】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、デルタシグマ変調を行う周波数を過剰に高くすることなく、電圧制御発振回路の動作レンジを適切に設定可能なフラクショナルＮ−ＰＬＬ回路を提供することができる。また、本発明のいくつかの態様によれば、このフラクショナルＮ−ＰＬＬ回路を用いた発振器、電子機器及び移動体を提供することができる。
【課題を解決するための手段】
【０００６】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
【０００７】
［適用例１］
本適用例に係るフラクショナルＮ−ＰＬＬ回路は、制御電圧範囲に対して複数の出力周波数範囲を設定可能な電圧制御発振回路と、前記電圧制御発振回路の前記複数の出力周波数範囲を探索し、１つの前記出力周波数範囲を選択する周波数選択回路と、前記電圧制御発振回路の出力から前記電圧制御発振回路の入力に至る信号経路上に設けられた分周回路と、デルタシグマ変調を行い、前記分周回路の分周比を設定する分周設定回路と、を含み、前記分周設定回路は、前記周波数選択回路が前記複数の出力周波数範囲の探索中は、前記周波数選択回路が探索を終了した後よりも低い周波数で前記デルタシグマ変調を行う。
【０００８】
本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、分周設定回路が、周波数選択回路による電圧制御発振回路の複数の出力周波数範囲（動作レンジ）の探索中は、探索を終了した後よりも低い周波数でデルタシグマ変調を行うので、探索中に電圧制御発振回路の出力周波数が定常状態（通常動作時）ではあり得ない高い周波数になったとしても、分周回路の分周比を正常に設定することができる。従って、本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、デルタシグマ変調を行う最高周波数を過剰に高くすることなく、電圧制御発振回路の動作レンジを適切に設定することができる。
【０００９】
［適用例２］
上記適用例に係るフラクショナルＮ−ＰＬＬ回路において、前記分周設定回路は、前記周波数選択回路が前記複数の出力周波数範囲の探索中は前記分周回路の出力周波数の１／Ｎ１（Ｎ１は２以上の整数）の周波数で前記デルタシグマ変調を行ってもよい。
【００１０】
本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、電圧制御発振回路の動作レンジの探索中において、分周回路の出力信号と同期してその分周比を更新することができるので、分周回路の出力周波数の精度を確保することができる。従って、本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、電圧制御発振回路の動作レンジを適切に設定することができる。
【００１１】
［適用例３］
上記適用例に係るフラクショナルＮ−ＰＬＬ回路において、前記分周設定回路は、前記周波数選択回路が前記複数の出力周波数範囲の探索を終了した後は、前記分周回路の出力周波数の１／Ｎ２（Ｎ２はＮ１よりも小さい１以上の整数）の周波数で前記デルタシグマ変調を行ってもよい。
【００１２】
本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、電圧制御発振回路の動作レンジの探索が終了した後も、分周回路の出力信号と同期してその分周比を更新することができるので、分周回路の出力周波数の精度を確保することができる。従って、本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、定常状態において所望の出力周波数精度を実現することができる。
【００１３】
［適用例４］
上記適用例に係るフラクショナルＮ−ＰＬＬ回路は、前記分周回路の出力信号を用いて、前記周波数選択回路が前記複数の出力周波数範囲の探索中は、前記周波数選択回路が探索を終了した後よりも低い周波数のクロック信号を生成するクロック生成回路を含み、前記分周設定回路は、前記クロック信号に同期して前記デルタシグマ変調を行ってもよい。
【００１４】
本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、電圧制御発振回路の動作レンジの探索の前後でクロック信号の周波数を切り替えることで、探索の前後で１つのデルタシグマ変調回路を兼用することができる。従って、本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、面積コストの過剰な増加を抑制することができる。
【００１５】
［適用例５］
上記適用例に係るフラクショナルＮ−ＰＬＬ回路において、前記周波数選択回路は、前記クロック信号を用いて前記複数の出力周波数範囲を探索してもよい。
【００１６】
本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、分周回路の出力周波数よりも低い周波数のクロック信号を用いて電圧制御発振回路の動作レンジの探索を行うので、分周回路の出力信号を用いて電圧制御発振回路の動作レンジの探索を行う場合と比較して、消費電力を低減することができる。
【００１７】
［適用例６］
上記適用例に係るフラクショナルＮ−ＰＬＬ回路において、前記分周設定回路は、第１のデルタシグマ変調回路と、第２のデルタシグマ変調回路と、前記周波数選択回路が前記複数の出力周波数範囲の探索中は前記第１のデルタシグマ変調回路の出力信号を選択し、前記周波数選択回路が探索を終了した後は前記第２のデルタシグマ変調回路の出力信号を選択する切り換え回路と、を含み、前記第１のデルタシグマ変調回路は、前記第２のデルタシグマ変調回路よりも低い周波数で動作してもよい。
【００１８】
本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、第１のデルタシグマ変調回路を電圧制御発振回路の動作レンジの探索中に必要となる最高動作周波数でも誤動作しないように構成することで、電圧制御発振回路の動作レンジを適切に設定することができる。また、本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、第２のデルタシグマ変調回路は、電圧制御発振回路の動作レンジの探索終了後の定常状態おいて必要となる最高動作周波数（動作レンジの探索中の最高動作周波数よりも低い周波数）で誤動作しなければよいので、第２のデルタシグマ変調回路の動作周波数を過剰に高くする必要もない。
【００１９】
［適用例７］
上記適用例に係るフラクショナルＮ−ＰＬＬ回路は、前記分周回路の出力信号を用いて、第１のクロック信号と第２のクロック信号とを生成するクロック生成回路を含み、前記第１のクロック信号の周波数は、前記第２のクロック信号の周波数よりも低く、前記周波数選択回路は、前記第１のデルタシグマ変調回路は、前記第１のクロック信号に同期して動作し、前記第２のデルタシグマ変調回路は、前記第２のクロック信号に同期して動作してもよい。
【００２０】
本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、電圧制御発振回路の動作レンジの探索中において、分周回路の出力信号と同期した第１のクロック信号で第１のデルタシグマ変調回路を動作させて分周回路の分周比を更新することができるので、分周回路の出力周波数の精度を確保し、電圧制御発振回路の動作レンジを適切に設定することができる。
【００２１】
また、本適用例に係るフラクショナルＮ−ＰＬＬ回路によれば、電圧制御発振回路の動作レンジの探索が終了した後は、分周回路の出力信号と同期した第２のクロック信号で第２のデルタシグマ変調回路を動作させて分周回路の分周比を更新することができるので、分周回路の出力周波数の精度を確保し、定常状態において所望の出力周波数精度を実現することができる。
【００２２】
［適用例８］
本適用例に係る発振器は、上記のいずれかのフラクショナルＮ−ＰＬＬ回路を含む。
【００２３】
［適用例９］
本適用例に係る電子機器は、上記のいずれかのフラクショナルＮ−ＰＬＬ回路を含む。
【００２４】
［適用例１０］
本適用例に係る移動体は、上記のいずれかのフラクショナルＮ−ＰＬＬ回路を含む。
【００２５】
これらの適用例に係る発振器、電子機器又は移動体によれば、デルタシグマ変調を行う周波数を過剰に高くすることなく、電圧制御発振回路の動作レンジを適切に設定可能なフラクショナルＮ−ＰＬＬ回を含むので、高い実用性や信頼性を実現することができる。
【図面の簡単な説明】
【００２６】
【図１】本実施形態の発振器の構成図。
【図２】第１実施形態におけるフラクショナルＮ−ＰＬＬ回路の構成例を示す図。
【図３】電圧制御発振回路の動作レンジと出力周波数範囲との関係の一例を示す図。
【図４】電圧制御発振回路の電圧制御周波数特性の一例を示す図。
【図５】第１実施形態における周波数比較回路の構成例を示す図。
【図６】周波数選択回路の動作を表すタイミングチャートの一例を示す図。
【図７】第１実施形態におけるフラクショナルＮ−ＰＬＬ回路の動作手順の一例を示すフローチャート図。
【図８】第２実施形態におけるフラクショナルＮ−ＰＬＬ回路の構成例を示す図。
【図９】第２実施形態における周波数比較回路の構成例を示す図。
【図１０】第３実施形態におけるフラクショナルＮ−ＰＬＬ回路の構成例を示す図。
【図１１】第３実施形態におけるフラクショナルＮ−ＰＬＬ回路の動作手順の一例を示すフローチャート図。
【図１２】本実施形態の電子機器の機能ブロック図。
【図１３】本実施形態の電子機器の外観の一例を示す図。
【図１４】本実施形態の移動体の一例を示す図。
【発明を実施するための形態】
【００２７】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２８】
１．発振器
１−１．第１実施形態
［発振器の構成］
図１は本実施形態の発振器の構成図である。図１に示すように、本実施形態の発振器１は、発振回路２と振動子３とを含む発振器であり、発振回路２と振動子３は不図示のパッケージに収容されている。
【００２９】
本実施形態では、振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカットやＳＣカットの水晶振動子が用いられる。振動子３は、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
【００３０】
発振回路２は、電源端子であるＶｃｃ端子、接地端子であるＧＮＤ端子、差動出力端子であるＯＵＴ＿Ｐ端子及びＯＵＴ＿Ｎ端子、外部インターフェース用のＳＤＡ端子及びＳＣＬ端子、振動子３との接続端子であるＸＩ端子及びＸＯ端子が設けられている。Ｖｃｃ
端子、ＧＮＤ端子、ＯＵＴ＿Ｐ端子、ＯＵＴ＿Ｎ端子、ＳＤＡ端子及びＳＣＬ端子は、発振器１の外部端子（不図示）にも接続されている。
【００３１】
本実施形態では、発振回路２は、発振用回路１０、フラクショナルＮ−ＰＬＬ回路２０、分周回路３０、出力回路４０、レギュレーター５０、レギュレーター６０、制御回路７０、シリアルインターフェース（Ｉ／Ｆ）回路８０及び不揮発メモリー９０を含んで構成されている。なお、本実施形態の発振回路２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。発振回路２は、１チップ化された半導体集積回路（ＩＣ：integrated circuit）であってもよいし、複数チップのＩＣで構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
【００３２】
発振用回路１０は、振動子３を発振させるための回路であり、振動子３の出力信号を増幅して振動子３にフィードバックする。発振用回路１０は、振動子３の発振に基づくクロック信号（発振信号）ＲＥＦＣＬＫを出力する。例えば、振動子３と発振用回路１０により構成される発振回路は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々のタイプの発振回路であってもよい。
【００３３】
フラクショナルＮ−ＰＬＬ回路２０は、制御回路７０から入力される分周比に応じて、クロック信号ＲＥＦＣＬＫの周波数（リファレンス周波数）を逓倍したクロック信号ＰＬＬＣＬＫを生成する。ここで、分周比の整数部分（整数分周比）をＮ、分数部分（分数分周比）をＦ／Ｍとすると、クロック信号ＲＥＦＣＬＫの周波数ｆＲＥＦＣＬＫとクロック信号ＰＬＬＣＬＫの周波数ｆＰＬＬＣＬＫとの間には、次式（１）の関係が成り立つ。
【００３４】
【数１】
0006439915.tif 000002
【００３５】
分周回路３０は、フラクショナルＮ−ＰＬＬ回路２０が出力するクロック信号ＰＬＬＣＬＫを、制御回路７０から入力される出力分周比Ｐ（Ｐは１以上の整数）で分周し、クロック信号ＣＬＫＯを生成する。ここで、クロック信号ＰＬＬＣＬＫの周波数ｆＰＬＬＣＬＫとクロック信号ＣＬＫＯの周波数ｆＣＬＫＯとの間には、次式（２）の関係が成り立つ。
【００３６】
【数２】
0006439915.tif 000003
【００３７】
従って、式（１）と式（２）より、クロック信号ＲＥＦＣＬＫの周波数ｆＲＥＦＣＬＫとクロック信号ＣＬＫＯの周波数ｆＣＬＫＯとの間には、次式（３）の関係が成り立つ。
【００３８】
【数３】
0006439915.tif 000004
【００３９】
出力回路４０は、分周回路３０が出力するクロック信号ＣＬＫＯを、非反転信号ＣＫＰと反転信号ＣＫＮとから成る差動信号に変換する。この非反転信号ＣＫＰは出力端子ＯＵ
Ｔ＿Ｐから外部に出力され、反転信号ＣＫＮは出力端子ＯＵＴ＿Ｎから外部に出力される。出力回路４０は、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）回路、ＰＥＣＬ（Positive Emitter Coupled Logic）回路、ＬＶＰＥＣＬ（Low Voltage PECL）回路等の差動出力回路であってもよい。ただし、出力回路４０は、シングルエンドの出力回路であってもよい。
【００４０】
レギュレーター５０は、Ｖｃｃ端子から供給される電源電圧Ｖｃｃに基づき、Ｖｃｃよりも低い一定電圧Ｖｒｅｇ１を生成する。この一定電圧Ｖｒｅｇ１は、発振用回路１０の電源電圧及びフラクショナルＮ−ＰＬＬ回路２０の一部の回路の電源電圧として供給される。
【００４１】
レギュレーター６０は、Ｖｃｃ端子から供給される電源電圧Ｖｃｃに基づき、Ｖｃｃよりも低い一定電圧Ｖｒｅｇ２を生成する。この一定電圧Ｖｒｅｇ２は、フラクショナルＮ−ＰＬＬ回路２０の一部の回路及び分周回路３０の電源電圧として供給される。
【００４２】
本実施形態では、一定電圧Ｖｒｅｇ１と一定電圧Ｖｒｅｇ２は同じ電圧であるが、Ｖｒｅｇ１を電源電圧とする回路とＶｒｅｇ２を電源電圧とする回路とのインターフェース部分で誤動作が生じない限りにおいて、Ｖｒｅｇ１とＶｒｅｇ２が異なっていてもよい。
【００４３】
本実施形態では、シリアルインターフェース回路８０は、Ｉ２Ｃ規格のデジタルインターフェース回路であり、ＳＤＡ端子からシリアルデータ信号が入出力され、ＳＣＬからクロック信号が入力される。このＳＤＡ端子とＳＣＬ端子及びシリアルインターフェース回路８０を介して、外部装置から、制御回路７０が有する不図示の制御レジスターや不揮発メモリー９０に対するリード／ライトが可能に構成されている。なお、シリアルインターフェース回路８０は、Ｉ２Ｃ以外の通信規格のインターフェース回路であってもよい。また、発振器１は、インターフェース専用の外部端子（図１では、ＳＤＡ端子及びＳＣＬ端子）を備えていなくてもよく、例えば、外部からモードを切り替えることで、ＯＵＴ＿Ｐ端子やＯＵＴ＿Ｎ端子、あるいは不図示の機能端子がインターフェース用の外部端子に兼用される構成であってもよい。
【００４４】
制御回路７０は、不図示の制御レジスターを有し、制御レジスターの設定値に応じて、発振用回路１０、フラクショナルＮ−ＰＬＬ回路２０及び分周回路３０の各動作を制御する。制御レジスターには、発振用回路１０の周波数調整値等の設定、フラクショナルＮ−ＰＬＬ回路２０の整数分周比Ｎや分数分周比Ｆ／Ｍの設定、フラクショナルＮ−ＰＬＬ回路２０が有する電圧制御発振回路２４（図２参照）の動作レンジを探索し、出力周波数範囲を選択するための周波数選択開始ビットの設定、分周回路３０の出力分周比Ｐの設定などが可能である。本実施形態では、外部装置が、シリアルインターフェース回路８０を介して、整数分周比Ｎ、分数分周比Ｆ／Ｍ、出力分周比Ｐを設定し、周波数選択開始ビットをアクティブに設定すると、制御回路７０は、周波数選択開始信号ＳＴＡＲＴ（パルス信号）を生成してフラクショナルＮ−ＰＬＬ回路２０に供給する。フラクショナルＮ−ＰＬＬ回路２０は、周波数選択開始信号ＳＴＡＲＴを受けて電圧制御発振回路２４の動作レンジを探索し、整数分周比Ｎ及び分数分周比Ｆ／Ｍに応じた適切な動作レンジを選択する。そして、分周回路３０は、出力分周比Ｐに応じてクロック信号ＰＬＬＣＬＫを分周し、ＯＵＴ＿Ｐ端子及びＯＵＴ＿Ｎ端子から式（３）により決まる周波数のクロック信号が出力される。
【００４５】
不揮発メモリー９０は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等で実現され、発振器１の起動時（電源投入時）に必要なデータなどが記憶される。例えば、不揮発メモリー９０には、発振制御用回路の周波数調整等の制御データ、整数分周比Ｎ、分数分周比Ｆ／Ｍ及び出力分周比Ｐの各初期値などが記憶されていても
よい。制御回路７０は、発振器１の起動時（電源投入時）などに、不揮発メモリー９０に記憶されているデータを読み出して制御レジスターに設定し、各種の制御を行う。
【００４６】
［フラクショナルＮ−ＰＬＬ回路の構成］
図２は、第１実施形態におけるフラクショナルＮ−ＰＬＬ回路２０の構成例を示す図である。図２に示すように、フラクショナルＮ−ＰＬＬ回路２０は、位相比較器（ＰＦＤ：Phase Frequency Detector）２１、チャージポンプ（ＣＰ：Charge Pump）２２、ローパスフィルター（ＬＰＦ：Low Pass Filter）２３、電圧制御発振回路（ＶＣＯ）２４、分周回路２５、周波数選択回路２６、分周設定回路２７及びクロック生成回路２８を含んで構成されている。
【００４７】
位相比較器２１は、発振用回路１０が出力するクロック信号ＲＥＦＣＬＫと分周回路２５が出力するクロック信号ＦＢＣＬＫの位相差を比較し、比較結果をパルス電圧として出力する。
【００４８】
チャージポンプ２２は、位相比較器２１が出力するパルス電圧を電流に変換し、ローパスフィルター２３は、チャージポンプ２２が出力する電流を平滑化及び電圧変換する。
【００４９】
電圧制御発振回路２４は、ローパスフィルター２３の出力電圧を制御電圧として、制御電圧に応じて周波数が変化するクロック信号ＰＬＬＣＬＫを出力する。この電圧制御発振回路２４は、制御電圧範囲に対して複数の出力周波数範囲を設定可能であり、周波数選択回路２６が出力するレンジ設定信号ＲＡＮＧＥＳＥＴに応じて、複数の動作レンジのいずれかを選択することで、目標周波数のクロック信号ＰＬＬＣＬＫを出力するために適切な出力周波数範囲に設定される。例えば、電圧制御発振回路２４は、複数の容量素子と複数のスイッチ回路を含む容量バンクを有し、レンジ設定信号ＲＡＮＧＥＳＥＴに応じて、スイッチ回路の開閉を制御して発振の負荷容量となる容量素子を選択するように構成してもよい。また、電圧制御発振回路２４は、コイル等のインダクタンス素子とコンデンサー等の容量素子を用いて構成されるＬＣ発振回路や水晶振動子等の圧電振動子を用いた発振回路などの種々のタイプの発振回路として実現可能である。
【００５０】
図３は、電圧制御発振回路２４の動作レンジと出力周波数範囲との関係の一例を示す図である。図３の例では、電圧制御発振回路２４は、出力周波数範囲が１０ＭＨｚの動作レンジを６４レンジ有し、レンジ１〜レンジ６４にそれぞれレンジ設定信号ＲＡＮＧＥＳＥＴの０〜６３を対応づけて動作レンジを切り換えることで３０００〜３６４０ＭＨｚの範囲のクロック信号ＰＬＬＣＬＫを出力可能である。実際には、図４に示すように、電圧制御発振回路２４の電圧制御周波数特性は、各動作レンジの出力周波数範囲は隣の動作レンジの出力周波数範囲と重複するように設計される。図４の例では、例えば、レンジ３の出力周波数範囲はレンジ４の出力周波数範囲の一部又はレンジ２の出力周波数範囲の一部と重複している。従って、各動作レンジにおいて図３に示した出力周波数範囲は、制御電圧範囲の中心付近に存在することになり、いわば実使用範囲と考えることができる。実使用範囲以外の残りの制御電圧範囲は、位相同期後に周囲温度等の影響で電圧制御発振回路２４の自走周波数が変動してもＰＬＬ系として追従させる制御のために確保されるものであるが、電圧制御発振回路２４の製作偏差などを吸収する役割も果たしている。なお、図３や図４の例では、電圧制御発振回路２４の出力周波数範囲はＧＨｚ帯であるが、ＧＨｚ帯に限定されるわけではなく、ＭＨｚ帯やｋＨｚ帯であってもよい。
【００５１】
図２に戻り、分周回路２５は、電圧制御発振回路２４の出力から電圧制御発振回路２４の入力に至る信号経路上に設けられ、分周設定回路２７の出力信号を分周比として、電圧制御発振回路２４が出力するクロック信号ＰＬＬＣＬＫを分周したクロック信号ＦＢＣＬＫを出力する。後述するように、分周設定回路２７の出力信号の時間平均値は、制御回路
７０から入力される整数分周比Ｎと分数分周比Ｆ／Ｍとの和（Ｎ＋Ｆ／Ｍ）と一致する。そして、クロック信号ＲＥＦＣＬＫの位相とクロック信号ＦＢＣＬＫの位相が同期した定常状態では、式（１）で計算されるクロック信号ＰＬＬＣＬＫの周波数がクロック信号ＲＥＦＣＬＫの周波数と一致し、これによりクロック信号ＣＬＫＯは式（３）で表される所望の周波数（目標周波数）となる。
【００５２】
周波数選択回路２６は、周波数選択開始信号ＳＴＡＲＴを受け取ると、発振用回路１０が出力するクロック信号ＲＥＦＣＬＫと分周回路２５が出力するクロック信号ＦＢＣＬＫを用いて、電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）を探索し、１つの動作レンジ（出力周波数範囲）を選択する処理を行う。本実施形態では、周波数選択回路２６は、周波数比較回路１００とレンジ探索回路１１０を含む。
【００５３】
周波数比較回路１００は、周波数選択開始信号ＳＴＡＲＴを受け取ると、クロック信号ＲＥＦＣＬＫとクロック信号ＦＢＣＬＫの周波数を比較し、比較結果信号ＲＥＳＵＬＴを出力する。例えば、周波数比較回路１００は、所定期間（ゲート期間）におけるクロック信号ＲＥＦＣＬＫのパルス数（クロック数）とクロック信号ＦＢＣＬＫのパルス数（クロック数）とを比較することで、クロック信号ＲＥＦＣＬＫとクロック信号ＦＢＣＬＫの周波数を比較してもよい。
【００５４】
図５は、周波数比較回路１００の構成例を示す図であり、周波数比較回路１００は、例えば、ゲートカウンター１０２、計測カウンター１０４及び判定回路１０６を含んで構成される。ゲートカウンター１０２と計測カウンター１０４は同じ構成のｎビットカウンターである。ゲートカウンター１０２は、リセット信号ＲＥＳＥＴがアクティブの時は０に初期化され、リセット信号ＲＥＳＥＴが非アクティブの時はクロック信号ＲＥＦＣＬＫのパルス数（クロック数）をアップカウントする。同様に、計測カウンター１０４は、リセット信号ＲＥＳＥＴがアクティブの時は０に初期化され、リセット信号ＲＥＳＥＴが非アクティブの時はクロック信号ＦＢＣＬＫのパルス数（クロック数）をアップカウントする。判定回路１０６は、周波数選択開始信号ＳＴＡＲＴを受け取ると、リセット信号ＲＥＳＥＴのアクティブパルスを発生させた後、リセット信号ＲＥＳＥＴが非アクティブの時に、ゲートカウンター１０２のカウント結果と計測カウンター１０４のカウント結果とを比較することで、クロック信号ＦＢＣＬＫの周波数がクロック信号ＲＥＦＣＬＫの周波数よりも高いか低いかを判定する。例えば、判定回路１０６は、ゲートカウンター１０２のカウント結果より計測カウンター１０４のカウント結果が小さければ、クロック信号ＦＢＣＬＫの周波数がクロック信号ＲＥＦＣＬＫの周波数よりも低いと判定し、ローレベルの比較結果信号ＲＥＳＵＬＴを出力する。また、判定回路１０６は、ゲートカウンター１０２のカウント結果より計測カウンター１０４のカウント結果が大きければ、クロック信号ＦＢＣＬＫの周波数がクロック信号ＲＥＦＣＬＫの周波数よりも高いと判定し、ハイレベルの比較結果信号ＲＥＳＵＬＴを出力する。判定回路１０６は、レンジ探索回路１１０が出力するロック信号ＬＯＣＫを受け取るまで、判定が終了するごとにリセット信号ＲＥＳＥＴのアクティブパルスを発生させる。
【００５５】
レンジ探索回路１１０は、周波数選択開始信号ＳＴＡＲＴを受け取ると、周波数比較回路１００が出力する比較結果信号ＲＥＳＵＬＴに基づいてレンジ設定信号ＲＡＮＧＥＳＥＴを変化させて電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）を探索し、１つの動作レンジ（出力周波数範囲）を選択してレンジンジ設定信号ＲＡＮＧＥＳＥＴを固定する。また、レンジ探索回路１１０は、動作レンジの探索を終了するとロック信号ＬＯＣＫを出力してその動作を停止する。周波数比較回路１００はロック信号ＬＯＣＫを受けてその動作を停止する。本実施形態では、レンジ探索回路１１０は、比較結果信号ＲＥＳＵＬＴに応じて、電圧制御発振回路２４の動作レンジの探索範囲を１／２に限定していく２分探索法により、動作レンジを探索する。
【００５６】
図６は、電圧制御発振回路２４が図３及び図４に示した６４の動作レンジを有する場合の周波数選択回路２６の動作を表すタイミングチャートの一例を示す図である。図６の例では、例えば、クロック信号ＰＬＬＣＬＫの目標周波数は３４２５ＭＨｚであり、レンジ４３（ＲＥＮＧＥＳＥＴ＝４２）が最適であるものとしている。図６に示すように、周波数選択開始信号ＳＴＡＲＴのアクティブパルスが入力されると、レンジ探索回路１１０は、レンジ設定信号ＲＡＮＧＥＳＥＴを３１に設定する。これにより、電圧制御発振回路２４の動作レンジは６４レンジの真ん中にあたるレンジ３２に初期設定される。
【００５７】
この初期設定の状態において、例えば、クロック信号ＦＢＣＬＫの周波数がクロック信号ＲＥＦＣＬＫの周波数よりも低い（クロック信号ＰＬＬＣＬＫの周波数が目標周波数よりも低い）場合、周波数比較回路１００は、ローレベルの比較結果信号ＲＥＳＵＬＴを出力する。レンジ探索回路１１０は、このローレベルの比較結果信号ＲＥＳＵＬＴを受けてレンジ設定信号ＲＡＮＧＥＳＥＴを＋１６して４７に設定し、リセット信号ＲＥＳＥＴのアクティブパルスを発生させる。これにより、電圧制御発振回路２４の動作レンジの探索範囲はレンジ３３〜レンジ６４に限定され、その真ん中にあたるレンジ４８に設定される。
【００５８】
この設定の状態において、例えば、クロック信号ＦＢＣＬＫの周波数がクロック信号ＲＥＦＣＬＫの周波数よりも高い（クロック信号ＰＬＬＣＬＫの周波数が目標周波数よりも高い）場合、周波数比較回路１００は、ハイレベルの比較結果信号ＲＥＳＵＬＴを出力する。レンジ探索回路１１０は、このハイレベルの比較結果信号ＲＥＳＵＬＴを受けてレンジ設定信号ＲＡＮＧＥＳＥＴを−８して３９に設定し、リセット信号ＲＥＳＥＴのアクティブパルスを発生させる。これにより、電圧制御発振回路２４の動作レンジの探索範囲はレンジ３３〜レンジ４８に限定され、その真ん中にあたるレンジ４０に設定される。
【００５９】
以降は同様に、レンジ探索回路１１０は、探索範囲を１／２ずつ狭めながら電圧制御発振回路２４の動作レンジを探索し、レンジ設定信号ＲＡＮＧＥＳＥＴが４２に設定された状態において、クロック信号ＦＢＣＬＫの周波数とクロック信号ＲＥＦＣＬＫの周波数が一致（クロック信号ＰＬＬＣＬＫの周波数が目標周波数と一致）する。周波数比較回路１００は、クロック信号ＦＢＣＬＫの周波数とクロック信号ＲＥＦＣＬＫの周波数が一致するので、ハイレベルの比較結果信号ＲＥＳＵＬＴを出力する。レンジ探索回路１１０は、このハイレベルの比較結果信号ＲＥＳＵＬＴを受けて、レンジ設定信号ＲＡＮＧＥＳＥＴを４２（レンジ４３）に固定し、ロック信号ＬＯＣＫを発生させる。
【００６０】
なお、例えば、クロック信号ＰＬＬＣＬＫの目標周波数が３４３５ＭＨｚであれば、図６において、レンジ設定信号ＲＡＮＧＥＳＥＴが４３の状態で、クロック信号ＦＢＣＬＫの周波数とクロック信号ＲＥＦＣＬＫの周波数が一致（クロック信号ＰＬＬＣＬＫの周波数が目標周波数と一致）する場合は、レンジ設定信号ＲＡＮＧＥＳＥＴが４２に設定された状態において、周波数比較回路１００は、ローレベルの比較結果信号ＲＥＳＵＬＴを出力する。そして、レンジ探索回路１１０は、このローレベルの比較結果信号ＲＥＳＵＬＴを受けて、レンジ設定信号ＲＡＮＧＥＳＥＴを＋１して４３（レンジ４４）に固定し、ロック信号ＬＯＣＫを発生させる。
【００６１】
このように、例えば、電圧制御発振回路２４が６４の動作レンジを有する場合、２分探索法によれば６（＝ｌｏｇ２６４）回の判定で動作レンジの探索を終了し、適切な動作レンジを選択することができる。仮に、レンジ１から１ずつレンジを上げながらシーケンシャルに探索する場合は、最大６４回の判定が必要になるため、発振器１の起動時間（電源投入から通常動作を開始する（定常状態に至る）までの時間）を短くするためには２分探索法が極めて有効であると言える。
【００６２】
図２に戻り、分周設定回路２７は、分数分周比Ｆ／Ｍを用いてデルタシグマ変調を行い、分周回路２５の分周比を設定する。本実施形態では、分周設定回路２７は、デルタシグマ変調回路１２０と加減算回路１３０を含んで構成されている。デルタシグマ変調回路１２０は、クロック生成回路２８が出力するクロック信号ＤＳＭＣＬＫに同期して、分数分周比Ｆ／Ｍを積分して量子化するデルタシグマ変調を行う。加減算回路１３０は、デルタシグマ変調回路１２０が出力するデルタシグマ変調信号と整数分周比Ｎとを加減算する。この加減算回路１３０の出力信号は、分周設定回路２７の出力信号として分周回路２５に入力される。分周設定回路２７の出力信号は、整数分周比Ｎの付近の範囲の複数の整数分周比が時系列に変化し、その時間平均値はＮ＋Ｆ／Ｍと一致する。
【００６３】
例えば、クロック信号ＲＥＦＣＬＫの周波数を１００ＭＨｚ、クロック信号ＰＬＬＣＬＫの目標周波数を３４２５ＭＨｚとすると、分周設定回路２７の出力信号の時間平均値、すなわち分周回路２５の分周比の時間平均値は３４．２５となる必要がある。そこで、整数分周比Ｎを３４に、分数分周比Ｆ／Ｍを０．２５に設定すべきである。
【００６４】
３４．２５は非整数であるため、デルタシグマ変調回路１２０によるデルタシグマ変調により分周回路２５の分周比（整数値）を時系列的に変化させることにより近似的に３４．２５の分周比を実現する。例えば、ある所定期間を複数の期間に分割し、分割した複数の期間の３／４では分周回路２５の分周比を３４とし、残りの１／４の期間では分周回路２５の分周比を３５とすれば、当該所定期間内のクロック信号ＦＢＣＬＫのパルス数で考えると３４．２５分周に近似することができる。この方法は疑似的に非整数分周と等価なクロック信号ＦＢＣＬＫのパルス数を得るための方法であるから、所定期間はなるべく短い方が近似精度は高くなる。また、クロック信号ＦＢＣＬＫのパルス数の近似精度を保つためには、分周回路２５の分周比を切り替えるデルタシグマ変調信号とクロック信号ＦＢＣＬＫは同期関係にある必要がある。そのため、定常状態では、デルタシグマ変調回路１２０は、クロック信号ＦＢＣＬＫの周波数の１／Ｋ（Ｋは１以上の整数）の周波数のクロック信号で動作する。従って、所定期間を分割した複数の期間の最小単位は、クロック信号ＦＢＣＬＫのＫクロックということになる。つまり、デルタシグマ変調回路１２０は、クロック信号ＦＢＣＬＫのＫクロックごとに分周回路２５の分周比を更新する。更新する分周比は目的の非整数分周比の±１の範囲にある整数値でなく、更に乖離した整数値を用いることで所定期間を短くすることができる。具体的な数値は設計仕様によるが、一般的に目標とする非整数分周比の±２０％程度となることが多い。従って、目的の非整数分周比を３４．２５とすると、デルタシグマ変調回路１２０は、クロック信号ＦＢＣＬＫのＫクロックごとに２７（≒３４．２５×０．８）〜４１（≒３４．２５×１．２）の整数分周比を時系列に出力することになる。このとき、クロック信号ＦＢＣＬＫの周波数は１００ＭＨｚ±２０％の範囲で変動する。従って、このような設計仕様の場合、定常状態では、デルタシグマ変調回路１２０は、最大（１２０／Ｍ）ＭＨｚの動作に追従すれば良いことになる。
【００６５】
一方、クロック信号ＰＬＬＣＬＫの目標周波数を３４２５ＭＨｚとして電圧制御発振回路２４の動作レンジを２分探索法で探索する場合、電圧制御発振回路２４は、最終的に選択されるレンジ４３よりも高いレンジで動作する瞬間がある。例えば、図６の例では、最高レンジはレンジ４８（ＲＡＮＧＥＳＥＴ＝４７）となり、図３及び図４の例では、レンジ４８は、３４７０ＭＨｚ〜３４８０ＭＨｚをカバーしている。従って、電圧制御発振回路２４が出力可能な最高周波数は３４８０ＭＨｚ＋αとなる。＋αは図４における実使用範囲よりも高い周波数範囲を考慮したものであるが、仮にこれを無視しても最高周波数は３４８０ＭＨｚとなる。このレンジ４８が選択された場合でも、分周回路２５の分周比は２７〜４１であるのでクロック信号ＦＢＣＬＫの最大周波数は１２８．８ＭＨｚ（＝３４８０ＭＨｚ／２７）であり、クロック信号ＦＢＣＬＫのＭクロックごとに分周比を変化さ
せようとすると、デルタシグマ変調回路１２０は、最大（１２８．８／Ｍ）ＭＨｚの動作に追従する必要がある。この周波数は、定常状態におけるデルタシグマ変調回路１２０の最高動作周波数（１２０／Ｍ）ＭＨｚよりも高い。２分探索法を含めた高速探索アルゴリズム全般を考えた場合、クロック信号ＦＢＣＬＫのＭクロックごとに分周比を変化させようとすると、デルタシグマ変調回路１２０は、クロック信号ＰＬＬＣＬＫの最高周波数３６４０ＭＨｚを、最低周波数３０００ＭＨｚを目標周波数とした場合の最小分周比２４（＝３０×０．８）で分周した最大１５１．６６７ＭＨｚ（＝３６４０ＭＨｚ／２４）の周波数で動作する必要がある。
【００６６】
従って、デルタシグマ変調回路１２０が１５１．６６７ＭＨｚの動作に対応可能に構成すれば、どのような高速探索アルゴリズムによるレンジ探索を行っても誤動作することはない。しかしながら、デルタシグマ変調回路１２０を高速動作させるためには消費電力と回路サイズの犠牲を伴うという問題がある。特に、フラクショナルＮ−ＰＬＬ回路２０を同一ＩＣ内に構築しようとする場合には、デルタシグマ変調回路１２０の高速化によるデメリットがＩＣ全体の性能に与える影響は更に大きくなる。また、多くの電子機器は、起動初期に大電力を消費する傾向が強い。これは定常時のように各機能を適正に制御した省電力動作を行ないにくいことが主因と言える。同時に、フラクショナルＮ−ＰＬＬ回路２０から信号供給を受ける装置側についても同様のことが言え、フラクショナルＮ−ＰＬＬ回路２０が定常状態に到達して信号供給するまでは装置側も起動過程で待機しなければならない。従って、電圧制御発振回路２４の動作レンジの確定までに時間が掛り、加えて安定制御時以上の電力を消費すると言う問題は深刻であり、特にバッテリー動作をするような携帯機器では致命的である。
【００６７】
そこで、本実施形態では、分周設定回路２７は、周波数選択回路２６が電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）の探索中は、周波数選択回路２６が探索を終了した後よりも低い周波数でデルタシグマ変調を行う。これを実現するため、図２に示すように、クロック生成回路２８は、クロック信号ＦＢＣＬＫを用いて、周波数選択回路２６（レンジ探索回路１１０）が電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）の探索中は、周波数選択回路２６（レンジ探索回路１１０）が探索を終了した後よりも低い周波数のクロック信号ＤＳＭＣＬＫを生成し、デルタシグマ変調回路１２０は、クロック信号ＤＳＭＣＬＫに同期してデルタシグマ変調を行う。
【００６８】
前述の様に、デルタシグマ変調信号はクロック信号ＦＢＣＬＫと同期して更新する必要があるので、デルタシグマ変調回路１２０の動作周波数は、クロック信号ＦＢＣＬＫの周波数（分周回路２５の出力周波数）の整数分の１であることが望ましい。そこで、例えば、分周設定回路２７（デルタシグマ変調回路１２０）は、周波数選択回路２６が電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）の探索中は分周回路２５の出力周波数の１／Ｎ１（Ｎ１は２以上の整数）の周波数でデルタシグマ変調を行い、周波数選択回路２６が探索を終了した後は、分周回路２５の出力周波数の１／Ｎ２（Ｎ２はＮ１よりも小さい１以上の整数）の周波数でデルタシグマ変調を行うのが望ましい。これを実現するため、クロック生成回路２８は、周波数選択回路２６（レンジ探索回路１１０）が電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）の探索中（ロック信号ＬＯＣＫがローレベルの時）は、クロック信号ＦＢＣＬＫをＮ１分周したクロック信号ＤＳＭＣＬＫを生成し、周波数選択回路２６（レンジ探索回路１１０）が探索を終了した後（ロック信号ＬＯＣＫがハイレベルの時）は、クロック信号ＦＢＣＬＫをＮ２分周したクロック信号ＤＳＭＣＬＫを生成する。
【００６９】
仮に、分周比Ｎ１が非整数であったり、クロック信号ＦＢＣＬＫとデルタシグマ変調信号の更新が非同期であっても、電圧制御発振回路２４の動作レンジの探索中にクロック信号ＤＳＭＣＬＫの周波数が、定常状態におけるクロック信号ＤＳＭＣＬＫ（クロック信号
ＦＢＣＬＫのＮ２分周クロック信号）の最高周波数（前述の例では、１２０ＭＨｚ）以下であれば、デルタシグマ変調回路１２０の動作速度の問題自体は解決する。しかしながら、デルタシグマ変調の制御が正常動作しなくなる可能性があるため、Ｎ１は整数が好適と言える。
【００７０】
分周比Ｎ１の整数値は、２，３，４，・・・と無限に存在するが、分周比Ｎ１が大きくなると、電圧制御発振回路２４の動作レンジの探索中のデルタシグマ変調回路１２０の動作速度が遅くなってしまう。例えば、Ｎ１を無限に大きい整数値と考えると、デルタシグマ変調回路１２０はほとんど動作しないことになるから、分周回路２５の分周比は一定の整数値となる、これは、フラクショナルＮ−ＰＬＬ回路２０が、実質的に整数型のＰＬＬ回路と同じ動作となることを意味し、デルタシグマ変調回路１２０の動作速度の問題からは一切解放される反面、図３や図４に示した電圧制御発振回路２４の各動作レンジを十分にカバーできないと言う不都合が生じ、適正なレンジ選択もできない可能性が生じる。例えば、図３や図４の例のように、クロック信号ＰＬＬＣＬＫの周波数範囲を３０００ＭＨｚ〜３６４０ＭＨｚとし、クロック信号ＲＥＦＣＬＫを１００ＭＨｚとした場合、デルタシグマ変調回路１２０が整数型のＰＬＬ回路として動作すると、分周回路２５の分周比を３０〜３６の７つの整数値のいずれかに設定しなければならない。これは、クロック信号ＰＬＬＣＬＫの周波数が、３０００ＭＨｚから３６００ＭＨｚの間の１００ＭＨｚ間隔の７種類の周波数のいずれかになり、電圧制御発振回路２４の６４の動作レンジのうち、この７種類の周波数を出力可能な７つのレンジ以外は選択することができないことを意味する。
【００７１】
また、図３や図４の例では電圧制御発振回路２４の動作レンジは６４レンジであるが、１２８レンジや更にそれ以上の動作レンジに設計することにも格別の困難はない。しかし、設定可能な分周回路２５の分周比の数が電圧制御発振回路２４の動作レンジの数に対して十分大きな値でない場合は、限られた動作レンジしか選択できないという不都合が生じる。逆言すれば、フラクショナルＮ−ＰＬＬ回路２０では、無数の非整数分周比を設定できるので、動作レンジを多く有する電圧制御発振回路２４を用いても、全ての動作レンジを使用することが可能となっている。このようなメカニズムを理解することにより、Ｎ１は、電圧制御発振回路２４が出力可能な最高周波数を、分周回路２５の最小分周比（例えば２４）で分周した周波数をＮ１分周した周波数が、定常状態におけるデルタシグマ変調回路１２０の最高動作周波数を超えない最も小さな整数値であることが好適であると言える。前述の例に当てはめると、３６４０ＭＨｚ／２４＝１５１．６６７ＭＨｚなので、Ｎ１＝２とすればデルタシグマ変調回路１２０の動作周波数は７５．８３３ＭＨｚとなり、定常状態におけるデルタシグマ変調回路１２０の最高動作周波数１２０ＭＨｚ（Ｎ２＝１の場合）を超えないため、Ｎ１＝２が好適である。
【００７２】
なお、図２に示すように、本実施形態では、位相比較器２１、チャージポンプ２２、分周回路２５、周波数選択回路２６、分周設定回路２７及びクロック生成回路２８には、発振用回路１０と同じく、電源電圧として一定電圧Ｖｒｅｇ１が供給され、ローパスフィルター２３及び電圧制御発振回路２４には、電源電圧としてＶｒｅｇ１とは異なる一定電圧Ｖｒｅｇ２が供給されるようにしている。このように、フラクショナルＮ−ＰＬＬ回路２０において、入力周波数（クロック信号ＲＥＦＣＬＫの周波数）で動作する回路の電源と出力周波数（クロック信号ＰＬＬＣＬＫの周波数）で動作する回路の電源を分離することで、入力周波数のノイズを有するＶｒｅｇ１の電圧変動が出力周波数で動作するＶｒｅｇ２に重畳されないので、クロック信号ＰＬＬＣＬＫへのノイズの重畳を低減することができる。また、発振用回路１０が、電源電圧Ｖｃｃよりも低い電圧Ｖｒｅｇ１の振幅（小振幅）のクロック信号ＲＥＦＣＬＫを出力することで、発振用回路１０とフラクショナルＮ−ＰＬＬ回路２０の間でのクロック信号ＲＥＦＣＬＫの送受信に要するエネルギーが小さくなり、電圧制御発振回路２４に混入するノイズ量を低減することができる。従って、発
振器１の出力信号の位相ノイズや位相ジッターを低減することができる。
【００７３】
［フラクショナルＮ−ＰＬＬ回路の動作手順］
図７は、第１実施形態におけるフラクショナルＮ−ＰＬＬ回路２０の動作手順の一例を示すフローチャート図である。
【００７４】
図７に示す手順では、電源投入後、フラクショナルＮ−ＰＬＬ回路２０は、周波数選択開始信号ＳＴＡＲＴを受け取るまで待機する（Ｓ１０のＮ）。例えば、外部装置が、既知であるクロック信号ＲＥＦＣＬＫの周波数からクロック信号ＰＬＬＣＬＫの目標周波数との比に応じて、制御回路７０が有する制御レジスターに整数分周比Ｎ及び分数分周比Ｆ／Ｍを設定し、周波数選択開始ビットをアクティブに設定する。これにより、制御回路７０が周波数選択開始信号ＳＴＡＲＴ（パルス信号）を発生させる。
【００７５】
フラクショナルＮ−ＰＬＬ回路２０は、周波数選択開始信号ＳＴＡＲＴを受け取ると（Ｓ１０のＹ）、クロック生成回路２８の分周比をＮ１に設定する（Ｓ２０）。本実施形態では、電源投入後のロック信号ＬＯＣＫの初期値はローレベルであるため、クロック生成回路２８の分周比はＮ１に初期設定される。
【００７６】
次に、フラクショナルＮ−ＰＬＬ回路２０は、電圧制御発振回路２４の動作レンジを探索する（Ｓ３０）。本実施形態では、レンジ探索回路１１０が周波数選択開始信号ＳＴＡＲＴを受け取ることで、周波数比較回路１００が出力する比較結果信号ＲＥＳＵＬＴに基づいて電圧制御発振回路２４の動作レンジを探索する。
【００７７】
そして、フラクショナルＮ−ＰＬＬ回路２０は、動作レンジの探索を終了するまで（Ｓ４０のＮ）動作レンジの設定を変えながら探索を継続し（Ｓ３０）、動作レンジの探索を終了すると（Ｓ４０のＹ）、電圧制御発振回路２４の動作レンジを固定する（Ｓ５０）。本実施形態では、レンジ探索回路１１０が動作レンジの探索を終了すると動作レンジを固定する。
【００７８】
また、フラクショナルＮ−ＰＬＬ回路２０は、クロック生成回路２８の分周比をＮ２に設定する（Ｓ６０）。本実施形態では、レンジ探索回路１１０が動作レンジの探索を終了するとロック信号ＬＯＣＫをハイレベルにすることでクロック生成回路２８の分周比をＮ２に設定する。
【００７９】
次に、フラクショナルＮ−ＰＬＬ回路２０は、ステップＳ５０で固定した動作レンジでＰＬＬによる位相同期状態（定常発振状態）に移行する（Ｓ７０）。これにより、クロック信号ＰＬＬＣＬＫの周波数が目標周波数と一致する。
【００８０】
そして、フラクショナルＮ−ＰＬＬ回路２０は、ＰＬＬによる位相同期状態（定常発振状態）を継続し、周波数選択開始信号ＳＴＡＲＴを受け取ると（Ｓ８０のＹ）、再びステップＳ３０以降の動作を行う。例えば、外部装置が、クロック信号ＰＬＬＣＬＫの目標周波数を変更したい場合、制御回路７０が有する制御レジスターに整数分周比Ｎ及び分数分周比Ｆ／Ｍを再設定し、周波数選択開始ビットをアクティブに再設定する。これにより、制御回路７０が周波数選択開始信号ＳＴＡＲＴ（パルス信号）を発生させる。本実施形態では、レンジ探索回路１１０が周波数選択開始信号ＳＴＡＲＴを受け取ることで、ロック信号ＬＯＣＫをローレベルにしてクロック生成回路２８の分周比をＮ１に設定し、前述したステップＳ４０以降の動作を行う。
【００８１】
このように、本実施形態では、外部装置が周波数選択開始ビットをアクティブに設定する毎に、フラクショナルＮ−ＰＬＬ回路２０は、電圧制御発振回路２４の動作レンジの探
索を行った後、定常発振状態に移行する。
【００８２】
［効果］
以上に説明したように、第１実施形態の発振器１によれば、フラクショナルＮ−ＰＬＬ回路２０において、デルタシグマ変調回路１２０が、周波数選択回路２６による電圧制御発振回路２４の動作レンジの探索中は、探索を終了した後よりも低い周波数で動作するので、探索中に電圧制御発振回路２４の出力周波数が定常状態（通常動作時）ではあり得ない高い周波数になったとしても、分周回路２５の分周比を正常に設定することができる。また、第１実施形態の発振器１によれば、フラクショナルＮ−ＰＬＬ回路２０は、電圧制御発振回路２４の動作レンジの探索中において、クロック信号ＦＢＣＬＫと同期して分周回路２５の分周比を更新するので、クロック信号ＦＢＣＬＫの周波数の精度を確保することができる。従って、第１実施形態の発振器１によれば、フラクショナルＮ−ＰＬＬ回路２０は、デルタシグマ変調回路１２０の最高動作周波数を過剰に高くすることなく、電圧制御発振回路２４の動作レンジを適切に設定することができる。
【００８３】
また、第１実施形態の発振器１によれば、フラクショナルＮ−ＰＬＬ回路２０は、電圧制御発振回路２４の動作レンジの探索が終了した後も、クロック信号ＦＢＣＬＫと同期して分周回路２５の分周比を更新するので、クロック信号ＦＢＣＬＫの周波数の精度を確保し、定常状態において所望の出力周波数精度を実現することができる。
【００８４】
また、第１実施形態の発振器１によれば、フラクショナルＮ−ＰＬＬ回路２０において、電圧制御発振回路２４の動作レンジの探索の前後でクロック信号ＤＳＭＣＬＫの周波数を切り替えることで、探索の前後で１つのデルタシグマ変調回路１２０を兼用することを可能としている。従って、第１実施形態の発振器１によれば、フラクショナルＮ−ＰＬＬ回路の面積コストの過剰な増加を抑制することができる。
【００８５】
１−２．第２実施形態
以下に第２実施形態の発振器について説明するが、第１実施形態と同様の機能を有する構成には同じ符号を付し、重複する説明は省略又は簡略する。第２実施形態の発振器１は、第１実施形態と同様に、発振回路２と振動子３とを含む発振器であり、発振回路２と振動子３はパッケージに収容されている。第２実施形態の発振器１の全体構成は、図１と同様であるため、その図示及び説明を省略する。
【００８６】
第２実施形態の発振器１では、第１実施形態と比較して、フラクショナルＮ−ＰＬＬ回路２０の機能は同様であるが、その構成が異なる。図８は、第２実施形態の発振器１におけるフラクショナルＮ−ＰＬＬ回路２０の構成例を示す図である。図８に示すように、第２実施形態でも、第１実施形態と同様に、フラクショナルＮ−ＰＬＬ回路２０は、位相比較器（ＰＦＤ）２１、チャージポンプ（ＣＰ）２２、ローパスフィルター（ＬＰＦ）２３、電圧制御発振回路（ＶＣＯ）２４、分周回路２５、周波数選択回路２６、分周設定回路２７及びクロック生成回路２８を含んで構成されている。位相比較器（ＰＦＤ）２１、チャージポンプ（ＣＰ）２２、ローパスフィルター（ＬＰＦ）２３、電圧制御発振回路（ＶＣＯ）２４、分周回路２５、分周設定回路２７及びクロック生成回路２８の機能及び構成は、第１実施形態と同様であるため、その説明を省略する。
【００８７】
周波数選択回路２６は、周波数選択開始信号ＳＴＡＲＴを受け取ると、発振用回路１０が出力するクロック信号ＲＥＦＣＬＫとクロック生成回路２８が出力するクロック信号ＤＳＭＣＬＫを用いて、電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）を探索し、１つの動作レンジ（出力周波数範囲）を選択する処理を行う。この周波数選択回路２６は、周波数比較回路１００とレンジ探索回路１１０を含む構成は第１実施形態と同様であるが、第１実施形態と異なり、周波数比較回路１００には、クロック信号ＲＥＦＣＬ
Ｋとクロック信号ＤＳＭＣＬＫが入力される。そして、周波数比較回路１００は、周波数選択開始信号ＳＴＡＲＴを受け取ると、クロック信号ＲＥＦＣＬＫの周波数とクロック信号ＤＳＭＣＬＫの周波数のＮ１倍の周波数とを比較し、比較結果信号ＲＥＳＵＬＴを出力する。
【００８８】
第１実施形態で説明したように、周波数選択回路２６（レンジ探索回路１１０）が電圧制御発振回路２４の動作レンジを探索する間、すなわち、ロック信号ＬＯＣＫがローレベルの間は、クロック信号ＤＳＭＣＬＫは、クロック信号ＦＢＣＬＫをＮ１分周したクロックである。そのため、クロック信号ＦＢＣＬＫの周波数は、クロック信号ＤＳＭＣＬＫの周波数のＮ１倍と等しく、クロック信号ＲＥＦＣＬＫの周波数とクロック信号ＤＳＭＣＬＫの周波数のＮ１倍の周波数とを比較することは、クロック信号ＲＥＦＣＬＫの周波数とクロック信号ＦＢＣＬＫの周波数とを比較することに相当する。
【００８９】
ただし、周波数比較回路１００は、実際にクロック信号ＤＳＭＣＬＫの周波数をＮ１倍するわけではなく、所定期間（ゲート期間）におけるクロック信号ＲＥＦＣＬＫのパルス数（クロック数）とクロック信号ＤＳＭＣＬＫのパルス数（クロック数）のＮ１倍とを比較することで、クロック信号ＲＥＦＣＬＫの周波数とクロック信号ＤＳＭＣＬＫの周波数のＮ１倍の周波数とを比較する。
【００９０】
図９は、第２実施形態の発振器１における周波数比較回路１００の構成例を示す図であり、周波数比較回路１００は、例えば、第１実施形態と同様に、ゲートカウンター１０２、計測カウンター１０４及び判定回路１０６を含んで構成される。第１実施形態と同様に、ゲートカウンター１０２は、ｎビットのカウンターであり、リセット信号ＲＥＳＥＴがアクティブの時は０に初期化され、リセット信号ＲＥＳＥＴが非アクティブの時はクロック信号ＲＥＦＣＬＫのパルス数（クロック数）をアップカウントする。また、第１実施形態と異なり、計測カウンター１０４は、ｎ−ｌｏｇ２（Ｎ１）ビット（Ｎ１は２のべき乗）のカウンターであり、リセット信号ＲＥＳＥＴがアクティブの時は０に初期化され、リセット信号ＲＥＳＥＴが非アクティブの時はクロック信号ＤＳＭＣＬＫのパルス数（クロック数）をアップカウントする。また、第１実施形態と同様に、判定回路１０６は、周波数選択開始信号ＳＴＡＲＴを受け取ると、リセット信号ＲＥＳＥＴのアクティブパルスを発生させた後、リセット信号ＲＥＳＥＴが非アクティブの時に、ゲートカウンター１０２のカウント結果と計測カウンター１０４のカウント結果とを比較しどちらが大きいかによって、クロック信号ＦＢＣＬＫの周波数がクロック信号ＲＥＦＣＬＫの周波数よりも高いか低いかを判定する。そして、判定回路１０６は、レンジ探索回路１１０が出力するロック信号ＬＯＣＫを受け取るまで、判定が終了するごとにリセット信号ＲＥＳＥＴのアクティブパルスを発生させる。
【００９１】
このような構成の周波数比較回路１００では、ゲートカウンター１０２のビット数がｎであるのに対して、計測カウンター１０４のビット数がｎ−ｌｏｇ２（Ｎ１）であるので、所定期間（ゲート期間）におけるクロック信号ＲＥＦＣＬＫのパルス数（クロック数）とクロック信号ＤＳＭＣＬＫのパルス数（クロック数）のＮ１倍とを比較している。
【００９２】
第２実施形態における周波数選択回路２６を第１実施形態と比較すると、計測カウンター１０４のビット数は変わらないのに対して、計測カウンター１０４のビット数がｌｏｇ２（Ｎ１）ビット分減っており、さらに、計測カウンター１０４のクロック信号の周波数も１／Ｎ１に減っている。従って、第２実施形態の発振器１によれば、第１実施形態と比較して、回路面積を削減するとともに、電圧制御発振回路２４の動作レンジの探索中における消費電力を削減することができる。
【００９３】
なお、計測カウンター１０４のビット数をｌｏｇ２（Ｎ１）ビット分減らすことにより
、周波数比較精度が低下するため、クロック信号ＰＬＬＣＬＫの目標周波数を電圧制御発振回路２４の動作レンジの境界付近の周波数に設定した場合、本来選択されるべき動作レンジよりも１つ高いレンジあるいは１つ低いレンジが選択される確率が増える。例えば、電圧制御発振回路２４の動作レンジが図３ように構成されている場合に、クロック信号ＰＬＬＣＬＫの目標周波数が３０３１ＭＨｚあるいは３０３９ＭＨｚだとすると、本来はレンジ４が選択されるべきだが、レンジ３あるいはレンジ５が選択される可能性が上昇する。しかしながら、実際には、図４に示したように、電圧制御発振回路２４の電圧制御周波数特性は、各動作レンジの出力周波数範囲は隣の動作レンジの出力周波数範囲と重複するように設計されることが多いので、仮に、本来よりも１つだけ高いあるいは低いレンジが選択されたとしても、フラクショナルＮ−ＰＬＬ回路２０は定常発振を継続することができる。
【００９４】
以上に説明した第２実施形態の発振器１によれば、第１実施形態の発振器１と同様の効果を発揮することができる。さらに、第２実施形態の発振器１によれば、フラクショナルＮ−ＰＬＬ回路は、クロック信号ＦＢＣＬＫの周波数よりも低い周波数のクロック信号ＤＳＭＣＬＫ１を用いて電圧制御発振回路２４の動作レンジの探索を行うので、第１実施形態の発振器１と比較して、フラクショナルＮ−ＰＬＬ回路の消費電力を低減することができる。
【００９５】
１−３．第３実施形態
以下に第３実施形態の発振器について説明するが、第１実施形態と同様の機能を有する構成には同じ符号を付し、重複する説明は省略又は簡略する。第３実施形態の発振器１は、第１実施形態と同様に、発振回路２と振動子３とを含む発振器であり、発振回路２と振動子３はパッケージに収容されている。第３実施形態の発振器１の全体構成は、図１と同様であるため、その図示及び説明を省略する。
【００９６】
第３実施形態の発振器１では、第１実施形態と比較して、フラクショナルＮ−ＰＬＬ回路２０の機能は同様であるが、その構成が異なる。図１０は、第３実施形態の発振器１におけるフラクショナルＮ−ＰＬＬ回路２０の構成例を示す図である。図１０に示すように、第３実施形態でも、第１実施形態と同様に、フラクショナルＮ−ＰＬＬ回路２０は、位相比較器（ＰＦＤ）２１、チャージポンプ（ＣＰ）２２、ローパスフィルター（ＬＰＦ）２３、電圧制御発振回路（ＶＣＯ）２４、分周回路２５、周波数選択回路２６、分周設定回路２７及びクロック生成回路２８を含んで構成されている。位相比較器（ＰＦＤ）２１、チャージポンプ（ＣＰ）２２、ローパスフィルター（ＬＰＦ）２３、電圧制御発振回路（ＶＣＯ）２４、分周回路２５、周波数選択回路２６の構成は、第１実施形態と同様であるため、その説明を省略する。
【００９７】
分周設定回路２７は、２つのデルタシグマ変調回路１２２，１２４、２つの加減算回路１３２，１３４及び切り換え回路１４０を含んで構成されている。
【００９８】
デルタシグマ変調回路１２２（第１のデルタシグマ変調回路の一例）は、分数分周比Ｆ／Ｍを積分して量子化するデルタシグマ変調を行い、加減算回路１３２は、デルタシグマ変調回路１２２が出力するデルタシグマ変調信号と整数分周比Ｎとを加減算する。
【００９９】
同様に、デルタシグマ変調回路１２４（第２のデルタシグマ変調回路の一例）は、分数分周比Ｆ／Ｍを積分して量子化するデルタシグマ変調を行い、加減算回路１３４は、デルタシグマ変調回路１２４が出力するデルタシグマ変調信号と整数分周比Ｎとを加減算する。
【０１００】
切り換え回路１４０は、周波数選択回路２６（レンジ探索回路１１０）が電圧制御発振
回路２４の複数の動作レンジ（出力周波数範囲）の探索中（ロック信号ＬＯＣＫがローレベルの時）はデルタシグマ変調回路１２２の出力信号を選択し、周波数選択回路２６（レンジ探索回路１１０）が探索を終了した後（ロック信号ＬＯＣＫがハイレベルの時）はデルタシグマ変調回路１２４の出力信号を選択して出力する。この切り換え回路１４０の出力信号は、分周設定回路２７の出力信号として分周回路２５に入力される。
【０１０１】
本実施形態では、デルタシグマ変調回路１２２は、デルタシグマ変調回路１２４よりも低い周波数で動作する。すなわち、分周設定回路２７は、周波数選択回路２６が電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）の探索中は、探索後の定常状態においてデルタシグマ変調を行う周波数よりも低い周波数でデルタシグマ変調を行って、分周回路２５の分周比を出力する。これを実現するため、図１０に示すように、クロック生成回路２８は、クロック信号ＦＢＣＬＫを用いて、クロック信号ＤＳＭＣＬＫ１（第１のクロック信号の一例）とクロック信号ＤＳＭＣＬＫ２（第２のクロック信号）とを生成する。
【０１０２】
ここで、クロック信号ＤＳＭＣＬＫ１の周波数はクロック信号ＤＳＭＣＬＫ２の周波数よりも低い。例えば、クロック信号ＤＳＭＣＬＫ１はクロック信号ＦＢＣＬＫをＮ１（Ｎ１は２以上の整数）分周したクロック信号であり、クロック信号ＤＳＭＣＬＫ１はクロック信号ＦＢＣＬＫをＮ２（Ｎ２はＮ１よりも小さい１以上の整数）分周したクロック信号であってもよい。このようにすれば、周波数選択回路２６（レンジ探索回路１１０）が電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）の探索中（ロック信号ＬＯＣＫがローレベルの時）は、デルタシグマ変調回路１２２が第１実施形態におけるデルタシグマ変調回路１２０の動作レンジの探索中と同じ周波数で動作し、周波数選択回路２６（レンジ探索回路１１０）が探索を終了した後（ロック信号ＬＯＣＫがハイレベルの時）は、デルタシグマ変調回路１２４がデルタシグマ変調回路１２０の探索が終了した後と同じ周波数で動作することになる。また、分周回路２５の入力信号（分周比）の更新周期も、第１実施形態と同じとなる。従って、第１実施形態で説明したデルタシグマ変調回路の動作速度の問題が解決する。
【０１０３】
なお、周波数選択回路２６（レンジ探索回路１１０）が電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）の探索中（ロック信号ＬＯＣＫがローレベルの時）もデルタシグマ変調回路１２４はクロック信号ＤＳＭＣＬＫ１に同期して動作するが、動作レンジの探索中は、切り換え回路１４０によってデルタシグマ変調回路１２４の出力信号が選択されることはないため、デルタシグマ変調回路１２４が誤動作しても問題ない。従って、デルタシグマ変調回路１２４は、定常状態における最高周波数（前述の例では１２０ＭＨｚ）で動作可能に構成されていればよく、動作レンジの探索中にも誤動作しないように、その動作周波数を過剰に高くする必要はない。
【０１０４】
また、電圧制御発振回路２４の複数の動作レンジ（出力周波数範囲）の探索中（ロック信号ＬＯＣＫがローレベルの時）はデルタシグマ変調回路１２４の動作を停止し、動作レンジの探索後はデルタシグマ変調回路１２２の動作を停止してもよい。
【０１０５】
図１１は、第３実施形態におけるフラクショナルＮ−ＰＬＬ回路２０の動作手順の一例を示すフローチャート図である。図１１において、図７と同じ処理を行うステップには図７と同じ符号を付しており、その説明を簡略する。
【０１０６】
図１１に示す手順では、図７と同様に、電源投入後、フラクショナルＮ−ＰＬＬ回路２０は、周波数選択開始信号ＳＴＡＲＴを受け取るまで待機する（Ｓ１０のＮ）。
【０１０７】
フラクショナルＮ−ＰＬＬ回路２０は、周波数選択開始信号ＳＴＡＲＴを受け取ると（
Ｓ１０のＹ）、クロック信号ＤＳＭＣＬＫ１で動作するデルタシグマ変調回路１２２の出力信号を選択し、分周回路２５に入力する（Ｓ２２）。本実施形態では、電源投入後のロック信号ＬＯＣＫの初期値はローレベルであるため、切り換え回路１４０がデルタシグマ変調回路１２２の出力信号を選択するように初期設定される。
【０１０８】
次に、フラクショナルＮ−ＰＬＬ回路２０は、電圧制御発振回路２４の動作レンジを探索する（Ｓ３０）。そして、フラクショナルＮ−ＰＬＬ回路２０は、動作レンジの探索を終了するまで（Ｓ４０のＮ）動作レンジの設定を変えながら探索を継続し（Ｓ３０）、動作レンジの探索を終了すると（Ｓ４０のＹ）、電圧制御発振回路２４の動作レンジを固定する（Ｓ５０）。
【０１０９】
また、フラクショナルＮ−ＰＬＬ回路２０は、クロック信号ＤＳＭＣＬＫ２で動作するデルタシグマ変調回路１２４の出力信号を選択し、分周回路２５に入力する（Ｓ６２）。本実施形態では、レンジ探索回路１１０が動作レンジの探索を終了するとロック信号ＬＯＣＫをハイレベルにすることで切り換え回路１４０がデルタシグマ変調回路１２４の出力信号を選択する。
【０１１０】
次に、フラクショナルＮ−ＰＬＬ回路２０は、ステップＳ５０で固定した動作レンジでＰＬＬによる位相同期状態（定常発振状態）に移行する（Ｓ７０）。そして、フラクショナルＮ−ＰＬＬ回路２０は、ＰＬＬによる位相同期状態（定常発振状態）を継続し、周波数選択開始信号ＳＴＡＲＴを受け取ると（Ｓ８０のＹ）、再びステップＳ３０以降の動作を行う。本実施形態では、レンジ探索回路１１０が周波数選択開始信号ＳＴＡＲＴを受け取ることでロック信号ＬＯＣＫをローレベルにし、これにより切り換え回路１４０がデルタシグマ変調回路１２２の出力信号を選択し、前述したステップＳ４０以降の動作を行う。
【０１１１】
以上に説明した第３実施形態の発振器１によれば、第１実施形態の発振器１と比較してフラクショナルＮ−ＰＬＬ回路の面積コストは増加するものの、第１実施形態の発振器１と同様の効果を発揮することができる。
【０１１２】
２．電子機器
図１２は、本実施形態の電子機器の機能ブロック図である。また、図１３は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
【０１１３】
本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１２の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１１４】
発振器３１０は、振動子３１２と発振回路３１４とを備えている。発振回路３１４は、フラクショナルＮ−ＰＬＬ回路３１６を含み、振動子３１２を発振させて発生した発振信号をフラクショナルＮ−ＰＬＬ回路３１６で周波数変換し、ＣＰＵ３２０に出力する。
【０１１５】
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
【０１１６】
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
【０１１７】
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
【０１１８】
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
【０１１９】
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【０１２０】
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
【０１２１】
例えば、発振器３１０として上述した各実施形態の発振器１を適用し、又は、発振回路３１４として上述した各実施形態の発振回路２を適用し、又は、フラクショナルＮ−ＰＬＬ回路３１６として上述した各実施形態のフラクショナルＮ−ＰＬＬ回路２０を適用することにより、実用性や信頼性の高い電子機器を実現することができる。
【０１２２】
このような電子機器３００としては種々の電子機器が考えられ、例えば、通信機器（例えば、ＲＦ送信モジュール、光伝送装置）、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【０１２３】
３．移動体
図１４は、本実施形態の移動体の一例を示す図（上面図）である。図１４に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１４の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
【０１２４】
発振器４１０は、不図示の発振回路と振動子とを備えており、発振回路は振動子を発振させて発生した発振信号をフラクショナルＮ−ＰＬＬ回路で周波数変換して出力する。この発振回路の出力信号は発振器４１０の外部端子からコントローラー４２０，４３０，４４０に出力され、例えばクロック信号として用いられる。
【０１２５】
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
【０１２６】
例えば、発振器４１０として上述した各実施形態の発振器１を適用し、又は、発振器４１０が備える発振回路として上述した各実施形態の発振回路２を適用し、又は、発振器４１０が備えるフラクショナルＮ−ＰＬＬ回路として上述した各実施形態のフラクショナルＮ−ＰＬＬ回路２０を適用することにより、実用性や信頼性の高い移動体を実現することができる。
【０１２７】
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
【０１２８】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２９】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【０１３０】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１３１】
１  発振器、２  発振回路、３  振動子、１０  発振用回路、２０  フラクショナルＮ−ＰＬＬ回路、２１  位相比較器、２２  チャージポンプ、２３  ローパスフィルター、２４  電圧制御発振回路、２５  分周回路、２６  周波数選択回路、２７  分周設定回路、２８  クロック生成回路、３０  分周回路、４０  出力回路、５０  レギュレーター、６０  レギュレーター、７０  制御回路、８０  シリアルインターフェース（Ｉ／Ｆ）回路、９０  不揮発メモリー、１００  周波数比較回路、１０２  ゲートカウンター、１０４
計測カウンター、１０６  判定回路、１１０  レンジ探索回路、１２０  デルタシグマ変調回路、１２２  デルタシグマ変調回路、１２４  デルタシグマ変調回路、１３０  加減算回路、１３２  加減算回路、１３４  加減算回路、１４０  切り換え回路、３００  電子機器、３１０  発振器、３１２  振動子、３１４  発振回路、３１６  フラクショナルＮ−ＰＬＬ回路、３２０  ＣＰＵ、３３０  操作部、３４０  ＲＯＭ、３５０  ＲＡＭ、３６０  通信部、３７０  表示部、４００  移動体、４１０  発振器、４２０，４３０，４４０  コントローラー、４５０  バッテリー、４６０  バックアップ用バッテリー
【図１】
0006439915.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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