(57)【特許請求の範囲】
【請求項１】
アナログの被測定信号を所定の中間周波数に周波数変換する周波数変換手段（１２）と、
前記周波数変換手段により周波数変換された被測定信号を、前記中間周波数の４倍のサンプリング周波数でサンプリングしてディジタルデータＡ（ｎ）（ｎは前記サンプリング周波数によるサンプリング点を示すインデックス）に変換するＡ／Ｄ変換手段（１３）と、
前記ディジタルデータを直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、前記サンプリング周波数の１／Ｎのレートで当該Ｎ個の並列データを順次出力する並列分離手段（２１）と、
前記Ｎ個の並列データを直交復調して直交信号Ｉ（ｎ），Ｑ（ｍ）（ｎ，ｍは前記サンプリング周波数によるサンプリング点を示すインデックス）を出力する直交復調手段（２２）と、
前記直交復調手段から出力された前記直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を行うフィルタ処理手段（２３）と、を備える信号処理装置（１）であって、
前記直交信号Ｉ（ｎ），Ｑ（ｍ）は、１つおきの前記サンプリング点において０の値を取り、
Ｉ（ｍ）＝０となる前記１つおきのサンプリング点において、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）であり、
Ｑ（ｎ）＝０となる前記１つおきのサンプリング点において、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）であり、
前記直交復調手段は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる前記直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる前記直交信号Ｑ（ｍ）を前記フィルタ処理手段に出力し、
前記フィルタ処理手段は、前記直交復調手段から出力された前記直交信号Ｉ（ｎ）用のＮ／２個のフィルタ（２３ａ）と、前記直交復調手段から出力された前記直交信号Ｑ（ｍ）用のＮ／２個のフィルタ（２３ｂ）と、を備え、
前記直交信号Ｉ（ｎ）用の各前記フィルタは、タップ数が１１のハーフバンドフィルタのフィルタ係数Ｃ０，Ｃ２，Ｃ４，Ｃ５のうちのＣ５と、前記直交復調手段から出力された前記直交信号Ｉ（ｎ）とを乗算する乗算器（２５ａ）を有し、
前記直交信号Ｑ（ｍ）用の各前記フィルタは、
前記直交復調手段から出力された前記直交信号Ｑ（ｍ）の時間的に連続する６個のデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５のうち、前記データＤ０とＤ５の和に前記フィルタ係数Ｃ０を乗算する第１乗算器（２５ｅ）と、
前記データＤ１とＤ４の和に前記フィルタ係数Ｃ２を乗算する第２乗算器（２５ｆ）と、
前記データＤ２とＤ３の和に前記フィルタ係数Ｃ４を乗算する第３乗算器（２５ｇ）と、
前記第１乗算器、前記第２乗算器、及び前記第３乗算器による乗算結果を加算する加算器（２５ｈ）と、を有することを特徴とする信号処理装置。
【請求項２】
アナログの被測定信号を所定の中間周波数に周波数変換する周波数変換ステップ（Ｓ１）と、
前記周波数変換ステップにより周波数変換された被測定信号を、前記中間周波数の４倍のサンプリング周波数でサンプリングしてディジタルデータＡ（ｎ）（ｎは前記サンプリング周波数によるサンプリング点を示すインデックス）に変換するＡ／Ｄ変換ステップ（Ｓ２）と、
前記ディジタルデータを直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、前記サンプリング周波数の１／Ｎのレートで当該Ｎ個の並列データをＮ個のレーンに順次出力する並列分離ステップ（Ｓ３）と、
前記Ｎ個のレーンに出力された前記Ｎ個の並列データを直交復調して、Ｎ／２個のレーンに直交信号Ｉ（ｎ）を出力するとともに、前記Ｎ／２個のレーンとは異なる他のＮ／２個のレーンに直交信号Ｑ（ｍ）（ｎ，ｍは前記サンプリング周波数によるサンプリング点を示すインデックス）を出力する直交復調ステップ（Ｓ４）と、
前記直交復調ステップで出力された前記直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を行うフィルタ処理ステップ（Ｓ５）と、を含む信号処理方法であって、
前記直交信号Ｉ（ｎ），Ｑ（ｍ）は、１つおきの前記サンプリング点において０の値を取り、
Ｉ（ｍ）＝０となる前記１つおきのサンプリング点において、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）であり、
Ｑ（ｎ）＝０となる前記１つおきのサンプリング点において、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）であり、
前記直交復調ステップは、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる前記直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる前記直交信号Ｑ（ｍ）を前記フィルタ処理ステップに出力し、
前記フィルタ処理ステップは、
前記直交復調ステップにより前記Ｎ／２個のレーンに出力された前記直交信号Ｉ（ｎ）と、タップ数が１１のハーフバンドフィルタのフィルタ係数Ｃ０，Ｃ２，Ｃ４，Ｃ５のうちのＣ５と、を乗算するステップと、
前記直交復調ステップにより前記他のＮ／２個のレーンに出力された前記直交信号Ｑ（ｍ）の時間的に連続する６個のデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５のうち、前記データＤ０とＤ５の和に前記フィルタ係数Ｃ０を乗算する第１乗算ステップと、
前記データＤ１とＤ４の和に前記フィルタ係数Ｃ２を乗算する第２乗算ステップと、
前記データＤ２とＤ３の和に前記フィルタ係数Ｃ４を乗算する第３乗算ステップと、
前記第１乗算ステップ、前記第２乗算ステップ、及び前記第３乗算ステップによる乗算結果を加算する加算ステップと、を含むことを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置及び信号処理方法に関する。
【背景技術】
【０００２】
被測定物から出力される広帯域のＲＦ信号を被測定信号として受信し、当該被測定信号の周波数解析を行うシグナルアナライザなどの信号処理装置が従来から知られている。
【０００３】
このような信号処理装置は、入力された被測定信号の搬送周波数を中間周波数ＦＩＦに変換する周波数変換部と、周波数変換部により周波数変換された被測定信号を所定のサンプリング周波数ＦｓでサンプリングしてディジタルデータＡ（ｎ）に変換するＡ／Ｄ変換部と、ディジタルデータＡ（ｎ）をＩ，Ｑ信号に直交復調する直交復調部と、を備えている（例えば、特許文献１参照）。ここで、ｎはサンプリング周波数Ｆｓによるサンプリング点を表すインデックスであり、０以上の整数である。
【０００４】
信号処理装置では、ディジタル信号処理を行う信号処理部をハードウェアで実現する場合、信号処理部は例えばフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array：ＦＰＧＡ）などのデバイスで構成される。ＦＰＧＡの最大動作速度には限界があるため、複数のレーンをＦＰＧＡに構成して、ディジタルデータＡ（ｎ）を並列化して信号処理することが行われる場合がある。
【０００５】
さらに、今後は、ミリ波帯を使用するＩＥＥＥ８０２．１１ａｄや５Ｇセルラ等の、より広帯域な信号を解析したいという要求が想定される。このように被測定信号が広帯域になればなるほど、Ａ／Ｄ変換部においては高いサンプリング周波数Ｆｓが求められ、ＦＰＧＡにおいてはレーン数を増加させる必要性が増すことになる。
【０００６】
従来の直交復調部は、下記の式（１），（２）に従ってＦＰＧＡの動作クロックのタイミングで、並列化されたＮ個のディジタルデータＡ（ｎ）をＮ個の直交信号Ｉ（ｎ）とＮ個の直交信号Ｑ（ｎ）に直交復調する。
【０００７】
図１２に示すように、従来の直交復調部は、並列化されたＮ個のディジタルデータＡ（ｎ）が入力されるＮ個の入力レーンと、直交信号Ｉ（ｎ），Ｑ（ｎ）が出力される２Ｎ個の出力レーンと、２Ｎ個の出力レーンに対応して配置される２Ｎ個の乗算器３１と、並列化されたＮ個のディジタルデータＡ（ｎ）の直交復調に使用するｓｉｎ／ｃｏｓテーブル３２と、を有する。
【０００８】
ｓｉｎ／ｃｏｓテーブル３２は、式（１），（２）の三角関数部分の値を与えるものである。各入力レーンに入力されたディジタルデータＡ（ｎ）は、乗算器３１においてｓｉｎ／ｃｏｓテーブル３２から与えられる値と乗算され、対応するＩ相及びＱ相の２つの出力レーンから直交信号として出力される。
【数１】
0006416710.tif 000002
【０００９】
また、上記のような直交復調部の後段には、直交復調部の各出力レーンに対応して、図１３に示すような構成のハーフバンドフィルタ（Half-Band Filter：ＨＢＦ）が２Ｎ個配置される場合がある。
【００１０】
図１３に示すようなタップ数が１１のＨＢＦは、その出力が式（３）のように表される。ここで、ｄｋは、Ｉ（ｎ＋ｋ）又はＱ（ｎ＋ｋ）であり（ｎ，ｋは０以上の整数）、Ｋ＝１０である。また、フィルタ係数Ｃ０〜Ｃ１０には、Ｃ１＝Ｃ３＝Ｃ７＝Ｃ９＝０、Ｃ０＝Ｃ１０≠０、Ｃ２＝Ｃ８≠０、Ｃ４＝Ｃ６≠０、Ｃ５≠０の関係があるため、フィルタ係数は実質的にＣ０，Ｃ２，Ｃ４，Ｃ５の４つである。
【数２】
0006416710.tif 000003
【００１１】
ここで、式（３）における７個のデータｄ０，ｄ２，ｄ４，ｄ５，ｄ６，ｄ８，ｄ１０を、それぞれ改めてＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６と記載すると、式（３）は下記の式（４）のように表される。
【数３】
0006416710.tif 000004
【００１２】
よって、図１３に示すように、従来のタップ数が１１のＨＢＦは、Ｄ０とＤ６の和にフィルタ係数Ｃ０を乗じる乗算器３３ａと、Ｄ１とＤ５の和にフィルタ係数Ｃ２を乗じる乗算器３３ｂと、Ｄ２とＤ４の和にフィルタ係数Ｃ４を乗じる乗算器３３ｃと、Ｄ３にフィルタ係数Ｃ５を乗じる乗算器３３ｄと、乗算器３３ａ〜３３ｄによる乗算結果を加算する加算器３４と、を含む構成となっている。
【００１３】
このため、図１３の従来のＨＢＦが図１２の直交復調部の後段に配置される場合には、直交復調部の２Ｎ個の出力レーンの１レーン当たりに割り当てられる乗算器数は４個となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第３９１６６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の信号処理装置において、広帯域の被測定信号の解析処理を行うためにＦＰＧＡなどのデバイスのレーン数を増加させようとすると、それに伴って乗算器の使用数が増大し、デバイスの使用可能なリソース数の上限を大幅に超えてしまうという問題があった。
【００１６】
この問題を解決するためには、例えば信号処理装置に搭載するＦＰＧＡの数を増やすことも考えられるが、その場合には実装効率が著しく低下し、装置全体が非常に大型かつ高価となるだけでなく消費電力も増大するため、現実的ではない。
【００１７】
本発明は、このような従来の課題を解決するためになされたものであって、乗算器の使用数を削減して、広帯域の信号処理を実行することが可能な信号処理装置及び信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の請求項１の信号処理装置は、アナログの被測定信号を所定の中間周波数に周波数変換する周波数変換手段と、前記周波数変換手段により周波数変換された被測定信号を、前記中間周波数の４倍のサンプリング周波数でサンプリングしてディジタルデータＡ（ｎ）（ｎは前記サンプリング周波数によるサンプリング点を示すインデックス）に変換するＡ／Ｄ変換手段と、前記ディジタルデータを直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、前記サンプリング周波数の１／Ｎのレートで当該Ｎ個の並列データを順次出力する並列分離手段と、前記Ｎ個の並列データを直交復調して直交信号Ｉ（ｎ），Ｑ（ｍ）（ｎ，ｍは前記サンプリング周波数によるサンプリング点を示すインデックス）を出力する直交復調手段と、前記直交復調手段から出力された前記直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を行うフィルタ処理手段と、を備える信号処理装置であって、前記直交信号Ｉ（ｎ），Ｑ（ｍ）は、１つおきの前記サンプリング点において０の値を取り、Ｉ（ｍ）＝０となる前記１つおきのサンプリング点において、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）であり、Ｑ（ｎ）＝０となる前記１つおきのサンプリング点において、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）であり、前記直交復調手段は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる前記直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる前記直交信号Ｑ（ｍ）を前記フィルタ処理手段に出力し、前記フィルタ処理手段は、前記直交復調手段から出力された前記直交信号Ｉ（ｎ）用のＮ／２個のフィルタと、前記直交復調手段から出力された前記直交信号Ｑ（ｍ）用のＮ／２個のフィルタと、を備え、前記直交信号Ｉ（ｎ）用の各前記フィルタは、タップ数が１１のハーフバンドフィルタのフィルタ係数Ｃ０，Ｃ２，Ｃ４，Ｃ５のうちのＣ５と、前記直交復調手段から出力された前記直交信号Ｉ（ｎ）とを乗算する乗算器を有し、前記直交信号Ｑ（ｍ）用の各前記フィルタは、前記直交復調手段から出力された前記直交信号Ｑ（ｍ）の時間的に連続する６個のデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５のうち、前記データＤ０とＤ５の和に前記フィルタ係数Ｃ０を乗算する第１乗算器と、前記データＤ１とＤ４の和に前記フィルタ係数Ｃ２を乗算する第２乗算器と、前記データＤ２とＤ３の和に前記フィルタ係数Ｃ４を乗算する第３乗算器と、前記第１乗算器、前記第２乗算器、及び前記第３乗算器による乗算結果を加算する加算器と、を有することを特徴とする。
【００２０】
また、本発明の請求項２の信号処理方法は、アナログの被測定信号を所定の中間周波数に周波数変換する周波数変換ステップと、前記周波数変換ステップにより周波数変換された被測定信号を、前記中間周波数の４倍のサンプリング周波数でサンプリングしてディジタルデータＡ（ｎ）（ｎは前記サンプリング周波数によるサンプリング点を示すインデックス）に変換するＡ／Ｄ変換ステップと、前記ディジタルデータを直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、前記サンプリング周波数の１／Ｎのレートで当該Ｎ個の並列データをＮ個のレーンに順次出力する並列分離ステップと、前記Ｎ個のレーンに出力された前記Ｎ個の並列データを直交復調して、Ｎ／２個のレーンに直交信号Ｉ（ｎ）を出力するとともに、前記Ｎ／２個のレーンとは異なる他のＮ／２個のレーンに直交信号Ｑ（ｍ）（ｎ，ｍは前記サンプリング周波数によるサンプリング点を示すインデックス）を出力する直交復調ステップと、前記直交復調ステップで出力された前記直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を行うフィルタ処理ステップと、を含む信号処理方法であって、前記直交信号Ｉ（ｎ），Ｑ（ｍ）は、１つおきの前記サンプリング点において０の値を取り、Ｉ（ｍ）＝０となる前記１つおきのサンプリング点において、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）であり、Ｑ（ｎ）＝０となる前記１つおきのサンプリング点において、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）であり、前記直交復調ステップは、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる前記直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる前記直交信号Ｑ（ｍ）を前記フィルタ処理ステップに出力し、前記フィルタ処理ステップは、前記直交復調ステップにより前記Ｎ／２個のレーンに出力された前記直交信号Ｉ（ｎ）と、タップ数が１１のハーフバンドフィルタのフィルタ係数Ｃ０，Ｃ２，Ｃ４，Ｃ５のうちのＣ５と、を乗算するステップと、前記直交復調ステップにより前記他のＮ／２個のレーンに出力された前記直交信号Ｑ（ｍ）の時間的に連続する６個のデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５のうち、前記データＤ０とＤ５の和に前記フィルタ係数Ｃ０を乗算する第１乗算ステップと、前記データＤ１とＤ４の和に前記フィルタ係数Ｃ２を乗算する第２乗算ステップと、前記データＤ２とＤ３の和に前記フィルタ係数Ｃ４を乗算する第３乗算ステップと、前記第１乗算ステップ、前記第２乗算ステップ、及び前記第３乗算ステップによる乗算結果を加算する加算ステップと、を含むことを特徴とする。
【発明の効果】
【００２１】
本発明は、乗算器の使用数を削減して、広帯域の信号処理を実行することが可能な信号処理装置及び信号処理方法を提供するものである。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態としての信号処理装置の構成を示すブロック図である。
【図２】本発明の実施形態としての信号処理装置が備えるＦＰＧＡの詳細な構成を示すブロック図である。
【図３】ＦＰＧＡに構成された直交復調部の詳細な構成を示すブロック図である。
【図４】ＦＰＧＡに構成された直交復調部へデータが入力されるタイミングを示す図である。
【図５】ＦＰＧＡに構成された直交復調部からデータが出力されるタイミングを示す図である。
【図６】ＦＰＧＡに構成されたＦＩＲフィルタの構成図である。
【図７】ＦＰＧＡに構成されたＦＩＲフィルタにおける入力データとフィルタ係数との関係を示す図である。
【図８】ＦＰＧＡに構成されたＱ相側の各フィルタに入力されるデータを示す図である。
【図９】ＦＰＧＡに構成されたＦＩＲフィルタへデータが入力されるタイミングを示す図である。
【図１０】ＦＰＧＡに構成されたＦＩＲフィルタからデータが出力されるタイミングを示す図である。
【図１１】本発明の実施形態としての信号処理装置による信号処理を説明するためのフローチャートである。
【図１２】従来の直交復調部の構成を示すブロック図である。
【図１３】従来のＨＢＦの構成図である。
【発明を実施するための形態】
【００２３】
以下、本発明に係る信号処理装置及び信号処理方法の実施形態について図面を用いて説明する。
【００２４】
図１に示すように、本発明の実施形態としての信号処理装置１は、操作部１１、周波数変換部１２、Ａ／Ｄ変換部１３、ＦＰＧＡ１４、波形メモリ１５、データ処理部１６、表示部１７、及び制御部１８を備える。
【００２５】
操作部１１は、被試験対象（Device Under Test：ＤＵＴ）１００から出力される被測定信号の通信規格を複数の通信規格の中から選択するために、ユーザが操作するものである。操作部１１は、例えば、複数の通信規格を選択可能に表示するディスプレイと、キーボード、ダイヤル又はマウスのような入力デバイスと、を含んで構成される。
【００２６】
ＤＵＴ１００が対応する通信規格としては、例えば、セルラ（ＬＴＥ、ＬＴＥ−Ａ、Ｗ−ＣＤＭＡ（登録商標）、ＧＳＭ（登録商標）、ＣＤＭＡ２０００、１ｘＥＶ−ＤＯ、ＴＤ−ＳＣＤＭＡ等）、ＷＬＡＮ（ＩＥＥＥ８０２．１１ｂ／ｇ／ａ／ｎ／ａｃ／ａｄ等）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＧＮＳＳ（ＧＰＳ、Ｇａｌｉｌｅｏ、ＧＬＯＮＡＳＳ、ＢｅｉＤｏｕ等）、ＦＭ、及びディジタル放送（ＤＶＢ−Ｈ、ＩＳＤＢ−Ｔ等）が挙げられる。
【００２７】
周波数変換部１２は、局部発振器１２ａ及びミキサ１２ｂを有する。局部発振器１２ａは、例えばＰＬＬ回路により構成されており、操作部１１により選択された通信規格に応じた周波数ｆＬの局部発振信号を発生して、ミキサ１２ｂへ送出するようになっている。ミキサ１２ｂは、局部発振器１２ａから入力される周波数ｆＬの局部発振信号と、ＤＵＴ１００から入力される周波数ｆＲのアナログの被測定信号とを乗算して、被測定信号を所定の中間周波数ＦＩＦに周波数変換するようになっている。
【００２８】
Ａ／Ｄ変換部１３は、局部発振器１２ａ及びミキサ１２ｂにより周波数変換された被測定信号を、中間周波数ＦＩＦの４倍のサンプリング周波数Ｆｓ（ＦＩＦ＝Ｆｓ／４）でサンプリングしてディジタルデータＡ（ｎ）に変換し、ディジタルデータＡ（ｎ）をＦＰＧＡ１４に出力するようになっている。ここで、ｎはサンプリング周波数Ｆｓによるサンプリング点を表すインデックスであり、０以上の整数である。
【００２９】
ＦＰＧＡ１４は、Ａ／Ｄ変換部１３から出力されたディジタルデータＡ（ｎ）を直交復調して直交信号Ｉ（ｎ），Ｑ（ｍ）を生成するようになっている。ここで、ｎ，ｍはサンプリング周波数Ｆｓによるサンプリング点を示すインデックスであり、０以上の整数である。
【００３０】
波形メモリ１５は、ＦＰＧＡ１４から出力された直交信号Ｉ（ｎ），Ｑ（ｍ）のデータを保存するようになっている。
【００３１】
データ処理部１６は、波形メモリ１５から直交信号Ｉ（ｎ），Ｑ（ｍ）のデータを読み出し、これらのデータに対してＦＦＴ処理などの任意のデータ処理を行うようになっている。
【００３２】
表示部１７は、例えばＬＣＤやＣＲＴなどの表示機器で構成され、制御部１８からの制御信号に応じて各種表示内容を表示するようになっている。この表示内容には、データ処理部１６から出力された処理結果や、測定条件などを設定するためのソフトキー、プルダウンメニュー、テキストボックスなどの操作対象が含まれていてもよい。
【００３３】
制御部１８は、例えばＣＰＵ、ＲＯＭ、ＲＡＭなどを含むマイクロコンピュータで構成され、信号処理装置１を構成する上記各部の動作を制御するとともに、所定のプログラムを実行することにより、データ処理部１６をソフトウェア的に構成するようになっている。
【００３４】
なお、信号処理装置１は、ＧＰＩＢ、Ｅｔｈｅｒｎｅｔ（登録商標）、ＵＳＢなどのリモート制御インタフェースを介して、外部制御装置により遠隔制御される構成であってもよい。
【００３５】
以下、ＦＰＧＡ１４の機能構成について図２を参照しながら説明する。ＦＰＧＡ１４は、ＡＤＣインタフェース（以下、「ＡＤＣＩＦ」ともいう）２１、直交復調部２２、ＦＩＲフィルタ２３、及び波形メモリインタフェース（以下、「波形メモリＩＦ」ともいう）２４を有する。
【００３６】
ＡＤＣＩＦ２１は、Ａ／Ｄ変換部１３から出力されたディジタルデータＡ（ｎ）を直並列変換してＮ個（Ｎは正の偶数）の並列データに分離する並列分離手段として機能する。ＦＰＧＡ１４の動作クロックはサンプリング周波数Ｆｓの１／Ｎであり、ＡＤＣＩＦ２１はＦｓ／Ｎのレートで当該Ｎ個の並列データを順次出力するようになっている。
【００３７】
直交復調部２２は、ＡＤＣＩＦ２１から出力されたＮ個の並列データを直交復調してベースバンドの直交信号Ｉ（ｎ），Ｑ（ｍ）を出力するようになっている。
【００３８】
ＦＩＲフィルタ２３は、直交復調部２２から出力された直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を行うようになっている。なお、ＦＩＲフィルタ２３の後段にも任意のタップ数のＦＩＲフィルタが１つ以上配置されてもよい。
【００３９】
波形メモリＩＦ２４は、ＦＩＲフィルタ２３から出力された帯域制限処理後の直交信号Ｉ（ｎ），Ｑ（ｍ）の並列データを、波形データとして波形メモリ１５に保存するためのインタフェースである。
【００４０】
以下、本実施形態の直交復調部２２が行う処理を説明する。本実施形態においては、中間周波数ＦＩＦをサンプリング周波数Ｆｓの１／４の値としているため、入力された並列データの直交復調は以下の式（５），（６）に従って行われる。式（５），（６）においては、式（１），（２）の三角関数の括弧内がπ／２の倍数となっている。つまり、式（５），（６）の三角関数部分は、Ｉ相側は０，１，０，−１，・・・の繰り返しになり、Ｑ相側は１，０，−１，０，・・・の繰り返しになる。
【数４】
0006416710.tif 000005
【００４１】
よって、Ｉ相側の直交信号Ｉ（ｎ）は、例えばＩ（０）＝０、Ｉ（１）＝Ａ（１）、Ｉ（２）＝０、Ｉ（３）＝−Ａ（３）、・・・のように、１つおきのサンプリング点において０の値を取る。また、Ｑ相側の直交信号Ｑ（ｍ）も同様に、例えばＱ（０）＝Ａ（０）、Ｑ（１）＝０、Ｑ（２）＝−Ａ（２）、Ｑ（３）＝０、・・・のように、１つおきのサンプリング点において０の値を取る。
【００４２】
つまり、各サンプリング点ｎについて、Ｉ相側の直交信号とＱ相側の直交信号のどちらか一方がデータＡ（ｎ）を含み、他方は０となることが分かる。また、Ｉ（ｍ）＝０となる１つおきのサンプリング点において、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）である。また、Ｑ（ｎ）＝０となる１つおきのサンプリング点において、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）である。
【００４３】
本実施形態では、このことを利用して、直交復調部２２が、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となる直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となる直交信号Ｑ（ｍ）をＦＩＲフィルタ２３に出力するようになっている。
【００４４】
つまり、直交復調部２２は、Ｎ個の並列データからＮ個の直交信号の並列データを生成する。図１２に示した従来の直交復調部と比較すると、あたかも直交復調後のディジタルデータＡ（ｎ）が１／２に間引かれたようになる。
【００４５】
具体的には、図３に示すように、従来の直交復調部とは異なり、乗算器を使用せずに直交復調部２２を構成することができる。これにより、入力側のレーン数と出力側のレーン数を等しくすることができる。なお、図３では、入力側と出力側のレーン数Ｎをいずれも２４としている。また、直交復調部２２は、符号反転部２２ａ，２２ｂにおいて、符号反転部２２ａ，２２ｂが配置されたレーンに入力されたディジタルデータＡ（ｎ）の符号を反転するようになっている。
【００４６】
図４に示すように、直交復調部２２の入力側の各レーンには、サンプリング周波数Ｆｓの１／ＮのレートでＮ個の並列データが順次入力される。ここで、サンプリング周波数Ｆｓは例えば４８００ＭＨｚである。
【００４７】
また、図５（ａ）に示すように、直交復調部２２のＩ相の出力側の各レーンｉ０〜ｉ１１からは、サンプリング周波数Ｆｓの１／ＮのレートでＮ／２個の直交信号の並列データが順次出力される。また、図５（ｂ）に示すように、直交復調部２２のＱ相の出力側の各レーンｑ０〜ｑ１１からは、サンプリング周波数Ｆｓの１／ＮのレートでＮ／２個の直交信号の並列データが順次出力される。
【００４８】
以下、図６，７を用いて本実施形態のＦＩＲフィルタ２３の構成を説明する。ＦＩＲフィルタ２３は、例えばタップ数が１１のＨＢＦを変形したものになっており、サンプリング周波数Ｆｓの１／２の帯域幅を有している。
【００４９】
図６に示すように、本実施形態のＦＩＲフィルタ２３は、直交復調部２２のＩ相の出力側の各レーンに対応した直交信号Ｉ（ｎ）用のＮ／２個のＩ相フィルタ２３ａと、直交復調部２２のＱ相の出力側の各レーンに対応した直交信号Ｑ（ｍ）用のＮ／２個のＱ相フィルタ２３ｂと、を備える。
【００５０】
図７は、仮にＩ相フィルタ２３ａ及びＱ相フィルタ２３ｂをタップ数が１１のＨＢＦと見なした場合に、ｎ＝５のタイミングを中心とした直交信号Ｉ（ｎ），Ｑ（ｍ）のデータの組がＩ相フィルタ２３ａ及びＱ相フィルタ２３ｂに入力される場合の、直交信号とフィルタ係数との関係を示している。ここでは、一例として、フィルタ係数の大小関係をＣ２＜Ｃ０＜Ｃ４＜Ｃ５（Ｃ５がフィルタ係数の最大値）としている。
【００５１】
式（５）によれば、ｎが偶数となるＩ（ｎ）は、直交復調部２２からＦＩＲフィルタ２３に出力されない。また、ｎが奇数となるＩ（ｎ）については、図７（ａ）に示すようにＩ（５）を除いて対応するフィルタ係数が０である。このため、Ｉ相フィルタ２３ａの出力はＣ５×Ｉ（５）となる。
【００５２】
よって、図６（ａ）に示すように、Ｉ相フィルタ２３ａは、フィルタ係数Ｃ５とＩ（ｎ）（ｎは奇数）とを乗算する乗算器２５ａを１つ備えるものであればよい。なお、Ｉ（ｎ）（ｎは奇数）は、図６（ａ）におけるデータＤ３に対応している。Ｉ相フィルタ２３ａの出力は、式（７）のように表すことができる。
【数５】
0006416710.tif 000006
【００５３】
一方、式（６）によれば、ｎが奇数となるＱ（ｎ）は、直交復調部２２からＦＩＲフィルタ２３に出力されない。また、ｎが偶数となるＱ（ｎ）については、図７（ｂ）に示すように対応するフィルタ係数は０ではない値を取る。このため、Ｑ相フィルタ２３ｂの出力は、Ｃ０×（Ｑ（０）＋Ｑ（１０））＋Ｃ２×（Ｑ（２）＋Ｑ（８））＋Ｃ４×（Ｑ（４）＋Ｑ（６））となる。
【００５４】
よって、図６（ｂ）に示すように、Ｑ相フィルタ２３ｂは、フィルタ係数Ｃ０，Ｃ２，Ｃ４と、時間的に連続するＱ（ｊ），Ｑ（ｊ＋２），Ｑ（ｊ＋４），Ｑ（ｊ＋６），Ｑ（ｊ＋８），Ｑ（ｊ＋１０）（ｊは０以上の偶数）の６個のデータが入力される乗算器を３つ備えるものであればよい。
【００５５】
なお、Ｑ（ｊ），Ｑ（ｊ＋２），Ｑ（ｊ＋４），Ｑ（ｊ＋６），Ｑ（ｊ＋８），Ｑ（ｊ＋１０）は、図６（ｂ）におけるデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５にそれぞれ対応している。Ｑ相フィルタ２３ｂの出力は、Ｉ相側のＤ３のタイミングに相当するものになっており、式（８）のように表すことができる。
【数６】
0006416710.tif 000007
【００５６】
すなわち、図６（ｂ）に示すように、Ｑ相フィルタ２３ｂは、データＤ０とＤ５を加算する加算器２５ｂと、データＤ１とＤ４を加算する加算器２５ｃと、データＤ２とＤ３を加算する加算器２５ｄと、データＤ０とＤ５の和にフィルタ係数Ｃ０を乗算する乗算器２５ｅと、データＤ１とＤ４の和にフィルタ係数Ｃ２を乗算する乗算器２５ｆと、データＤ２とＤ３の和にフィルタ係数Ｃ４を乗算する乗算器２５ｇと、乗算器２５ｅ〜２５ｇによる乗算結果を加算する加算器２５ｈと、を有する構成となっている。
【００５７】
本実施形態では、既に述べたように、各相の直交信号は、Ｉ（０）＝０、Ｉ（１）＝１、Ｉ（２）＝０、Ｉ（３）＝−１、・・・のように、交互に０が出現するようなデータとなっている。このため、Ｉ相フィルタ２３ａ及びＱ相フィルタ２３ｂを図６に示すような簡略化した構成とすることができる。
【００５８】
図６においては、Ｉ相フィルタ２３ａの乗算器数は１個であり、Ｑ相フィルタ２３ｂの乗算器数は３個である。つまり、直交復調部２２の出力側の１レーン当たりに割り当てられる平均の乗算器数は２個であり、これは図１３の従来のＨＢＦと比較すれば半分の個数である。
【００５９】
なお、上記の説明では、Ｉ相フィルタ２３ａが備える乗算器数を１個としたが、本発明はこれに限定されず、Ｑ相フィルタ２３ｂが備える乗算器数を１個としてもよい。この場合には、ｎが偶数となるＱ（ｎ）がフィルタ係数Ｃ５と乗算されるようにＱ相フィルタ２３ｂを構成し、ｎが奇数となるＩ（ｎ）がフィルタ係数Ｃ０，Ｃ２，Ｃ４と乗算されるようにＩ相フィルタ２３ａを構成することになる。
【００６０】
図８は、ＦＰＧＡ１４の動作クロックＦｓ／Ｎのタイミングで各Ｑ相フィルタ２３ｂに入力されるデータを説明するための図である。図８において、Ｆ０〜Ｆ１１は、直交復調部２２のＱ相の出力側のレーンｑ０〜ｑ１１にそれぞれ対応して配置されるＱ相フィルタ２３ｂの番号である。例えば、Ｑ相フィルタ２３ｂのうちのフィルタＦ１はレーンｑ１に配置される。
【００６１】
図８は、Ｄ２４〜Ｄ３５のデータ（図中の表記では「Ｄ２４ｄ０〜Ｄ３５ｄ０」）が直交復調部２２から出力されたタイミング（以下、「ディレイ"０"」ともいう）での各フィルタＦ０〜Ｆ１１への入力データを示している。図８において、太線の枠で囲まれたデータが各フィルタＦ０〜Ｆ１１への入力データである。
【００６２】
フィルタＦ１１には、ディレイ"０"のデータＤ２４〜Ｄ２６と、ディレイ"０"よりも１つ前のタイミング（以下、「ディレイ"１"」ともいう）で直交復調部２２から出力されたデータＤ２１〜Ｄ２３が入力される。なお、これらのデータＤ２１〜Ｄ２６、すなわちＱ（４２），Ｑ（４４），Ｑ（４６），Ｑ（４８），Ｑ（５０），Ｑ（５２）は、図６（ｂ）のＱ相フィルタ２３ｂのＤ０〜Ｄ５の位置にそれぞれ入力される。
【００６３】
これにより、フィルタＦ１１は、Ｉ相側のＩ（４７）のタイミングに相当するデータとして、Ｑ相側のＤ２１〜Ｄ２６をフィルタ処理したデータを出力する。この出力データは、後述する図１０においてｄ'Ｑ（４７）と表されるデータである。
【００６４】
フィルタＦ１０には、ディレイ"０"のデータＤ２４，Ｄ２５と、ディレイ"１"のデータＤ２０〜Ｄ２３が入力される。フィルタＦ１０は、Ｉ相側のＩ（４５）のタイミングに相当するデータとして、Ｑ相側のＤ２０〜Ｄ２５、すなわちＱ（４０），Ｑ（４２），Ｑ（４４），Ｑ（４６），Ｑ（４８），Ｑ（５０）をフィルタ処理したデータを出力する。この出力データは、後述する図１０においてｄ'Ｑ（４５）と表されるデータである。
【００６５】
以下、図８に示すように、フィルタＦ９、フィルタＦ８、・・・とフィルタ番号が小さくなるに連れて、各フィルタに入力される６個のデータの組は１データずつ時間的に新しいものになる。
【００６６】
フィルタＦ０には、ディレイ"１"のデータＤ１２〜Ｄ１５と、ディレイ"１"よりも１つ前のタイミング（以下、「ディレイ"２"」ともいう）のデータＤ１０，Ｄ１１が入力される。フィルタＦ１は、Ｉ相側のＩ（２５）のタイミングに相当するデータとして、Ｑ相側のＤ１０〜Ｄ１５、すなわちＱ（２０），Ｑ（２２），Ｑ（２４），Ｑ（２６），Ｑ（２８），Ｑ（３０）をフィルタ処理したデータを出力する。この出力データは、後述する図１０においてｄ'Ｑ（２５）と表されるデータである。
【００６７】
図９に示すように、ＦＩＲフィルタ２３のＩ相側の各レーンｉ０〜ｉ１１には、ＦＰＧＡ１４の動作クロックＦｓ／Ｎのタイミングで、直交復調部２２の各レーンｉ０〜ｉ１１から出力されたＮ／２個の並列データが順次入力される。つまり、図９において、例えばｄ（１）は＋Ａ（１）である。
【００６８】
Ｉ相側の各レーンｉ０〜ｉ１１に入力された並列データは、各Ｉ相フィルタ２３ａでフィルタ処理されて、図１０に示すようにＦＰＧＡ１４の動作クロックＦｓ／Ｎのタイミングで順次出力される。図１０において、例えばｄ'Ｉ（１）は、ｎ＝１のタイミングに相当する出力データである。
【００６９】
また、図９に示すように、ＦＩＲフィルタ２３のＱ相側の各レーンｑ０〜ｑ１１には、ＦＰＧＡ１４の動作クロックＦｓ／Ｎのタイミングで、直交復調部２２の各レーンｑ０〜ｑ１１から出力されたＮ／２個の並列データが順次入力される。つまり、図９において、例えばｄ（２）は−Ａ（２）である。
【００７０】
Ｑ相側の各レーンｑ０〜ｑ１１に入力された並列データは、Ｑ相側のフィルタＦ０〜Ｆ１１でそれぞれフィルタ処理されて、図１０に示すようにＦＰＧＡ１４の動作クロックＦｓ／Ｎのタイミングで順次出力される。図１０において、例えばｄ'Ｑ（１）は、ｎ＝１のタイミングに相当する出力データである。
【００７１】
以下、図１１のフローチャートを参照しながら、本実施形態の信号処理装置１を用いた信号処理方法について説明する。
【００７２】
まず、周波数変換部１２は、操作部１１により選択された通信規格に応じた周波数ｆＬの局部発振信号を用いて、周波数ｆＲのアナログの被測定信号を所定の中間周波数ＦＩＦに周波数変換する（ステップＳ１）。
【００７３】
次に、Ａ／Ｄ変換部１３は、ステップＳ１で周波数変換された被測定信号を、中間周波数ＦＩＦの４倍のサンプリング周波数ＦｓでサンプリングしてディジタルデータＡ（ｎ）に変換する（ステップＳ２）。
【００７４】
次に、ＡＤＣＩＦ２１は、ステップＳ２で得られたディジタルデータＡ（ｎ）を直並列変換してＮ個（Ｎは正の偶数）の並列データに分離し、サンプリング周波数Ｆｓの１／Ｎのレートで当該Ｎ個の並列データを順次出力する（ステップＳ３）。
【００７５】
次に、直交復調部２２は、ステップＳ３で出力されたＮ個の並列データを直交復調してベースバンドの直交信号Ｉ（ｎ），Ｑ（ｍ）を出力する（ステップＳ４）。ここで、直交復調部２２が出力する直交信号Ｉ（ｎ）は、Ｉ（ｎ）＝Ａ（ｎ）、又は、Ｉ（ｎ）＝−Ａ（ｎ）となるものである。また、直交復調部２２が出力する直交信号Ｑ（ｍ）は、Ｑ（ｍ）＝Ａ（ｍ）、又は、Ｑ（ｍ）＝−Ａ（ｍ）となるものである。
【００７６】
次に、ＦＩＲフィルタ２３は、ステップＳ４で得られた直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を行う（ステップＳ５）。
【００７７】
以上説明したように、本実施形態の信号処理装置は、Ｎ個の並列データを直交復調して直交信号Ｉ（ｎ），Ｑ（ｍ）を出力する直交復調手段と、直交復調手段から出力された直交信号Ｉ（ｎ），Ｑ（ｍ）に対して、帯域制限処理を行うフィルタ処理手段を備え、直交復調手段は、Ｉ（ｎ）＝Ａ（ｎ）又はＩ（ｎ）＝−Ａ（ｎ）となる直交信号Ｉ（ｎ）と、Ｑ（ｍ）＝Ａ（ｍ）又はＱ（ｍ）＝−Ａ（ｍ）となる直交信号Ｑ（ｍ）をフィルタ処理手段に出力する。
【００７８】
上記の構成により、乗算器を使用せずに直交復調手段を構成することができる。これにより、直交復調手段の前後でデータ量を変化させることなくＩ／Ｑ変換を行うことができる。
【００７９】
また、本実施形態の信号処理装置においては、フィルタ処理手段は、直交復調手段から出力された直交信号Ｉ（ｎ）用のＮ／２個のフィルタと、直交復調手段から出力された直交信号Ｑ（ｍ）用のＮ／２個のフィルタと、を備える。直交信号Ｉ（ｎ）用の各フィルタは、タップ数が１１のハーフバンドフィルタのフィルタ係数Ｃ０，Ｃ２，Ｃ４，Ｃ５のうちのＣ５と、直交復調手段から出力された直交信号Ｉ（ｎ）とを乗算する乗算器を有する。直交信号Ｑ（ｍ）用の各フィルタは、直交復調手段から出力された直交信号Ｑ（ｍ）の時間的に連続する６個のデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５のうち、データＤ０とＤ５の和にフィルタ係数Ｃ０を乗算する第１乗算器と、データＤ１とＤ４の和にフィルタ係数Ｃ２を乗算する第２乗算器と、データＤ２とＤ３の和にフィルタ係数Ｃ４を乗算する第３乗算器と、第１〜第３乗算器による乗算結果を加算する加算器と、を有する。
【００８０】
上記の構成により、フィルタ処理手段において、乗算器の使用数を従来のＨＢＦよりも削減することができる。
【００８１】
あるいは、本実施形態の信号処理装置においては、直交信号Ｑ（ｍ）用の各フィルタは、タップ数が１１のハーフバンドフィルタのフィルタ係数Ｃ０，Ｃ２，Ｃ４，Ｃ５のうちのＣ５と、直交復調手段から出力された直交信号Ｑ（ｍ）とを乗算する１つの乗算器を有するものであってもよい。また、直交信号Ｉ（ｎ）用の各フィルタは、直交復調手段から出力された直交信号Ｉ（ｎ）の時間的に連続する６個のデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５のうち、データＤ０とＤ５の和にフィルタ係数Ｃ０を乗算する乗算器と、データＤ１とＤ４の和にフィルタ係数Ｃ２を乗算する乗算器と、データＤ２とＤ３の和にフィルタ係数Ｃ４を乗算する乗算器と、上記３つの乗算器による乗算結果を加算する加算器と、を有するものであってもよい。
【符号の説明】
【００８２】
１  信号処理装置
１１  操作部
１２  周波数変換部（周波数変換手段）
１２ａ  局部発振器
１２ｂ  ミキサ
１３  Ａ／Ｄ変換部（Ａ／Ｄ変換手段）
１４  ＦＰＧＡ
１５  波形メモリ
１６  データ処理部
１７  表示部
１８  制御部
２１  ＡＤＣインタフェース（並列分離手段）
２２  直交復調部（直交復調手段）
２２ａ，２２ｂ  符号反転部（直交復調手段）
２３  ＦＩＲフィルタ（フィルタ処理手段）
２３ａ  Ｉ相フィルタ（フィルタ処理手段）
２３ｂ  Ｑ相フィルタ（フィルタ処理手段）
２４  波形メモリインタフェース
２５ａ  乗算器
２５ｂ〜２５ｄ，２５ｈ  加算器
２５ｅ  乗算器（第１乗算器）
２５ｆ  乗算器（第２乗算器）
２５ｇ  乗算器（第３乗算器）
１００  ＤＵＴ
【図１】
0006416710.tif 000008
【図２】
0006416710.tif 000009
【図３】
0006416710.tif 000010
【図４】
0006416710.tif 000011
【図５】
0006416710.tif 000012
【図６】
0006416710.tif 000013
【図７】
0006416710.tif 000014
【図８】
0006416710.tif 000015
【図９】
0006416710.tif 000016
【図１０】
0006416710.tif 000017
【図１１】
0006416710.tif 000018
【図１２】
0006416710.tif 000019
【図１３】
0006416710.tif 000020