(57)【特許請求の範囲】
【請求項１】
第１の導電型をもつ第１の半導体層を具備する半導体基板において、
当該半導体基板における前記第１の半導体層よりも表面側に形成され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝と、当該溝の内部に形成されたゲート電極と、前記溝の内部の前記ゲート電極よりも底部側に配され前記ゲート電極と絶縁されたシールド電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記第２の半導体層の上部に形成された第１の主電極と、前記第１の半導体層に接続された第２の主電極との間を流れる電流が制御されるセル領域と、
平面視において前記半導体基板における前記セル領域に隣接し、前記セル領域から延伸した前記第１の主電極が前記半導体基板の表面との間に絶縁層を介して設けられ、前記電流を制御する構造を具備しない外周領域と、
が設けられた半導体装置であって、
前記セル領域における最も前記外周領域側に設けられた前記溝であるセル領域端部溝以外の前記溝の内部において、前記ゲート電極は、前記セル領域から前記外周領域に向かう方向における前記溝の両側面においてそれぞれ形成され、
前記セル領域端部溝の内部において、前記ゲート電極は、前記セル領域から前記外周領域に向かう方向における、前記溝の前記外周領域側の側面には形成されず、前記外周領域と反対側の側面において形成され、
上下方向における、前記セル領域端部溝の前記外周領域側の端部と前記第１の主電極との間の間隔である第１の間隔は、前記セル領域端部溝の前記外周領域と反対側の端部と前記第１の主電極との間の間隔である第２の間隔よりも大きくされたことを特徴とする半導体装置。
【請求項２】
前記第１の間隔の前記第２の間隔に対する比率は１．２以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
平面視において、
前記セル領域で前記溝は並行に複数形成され、
前記第２の半導体層は、前記セル領域端部溝よりも前記外周領域と反対側において形成され、前記セル領域端部溝よりも前記外周領域側には形成されないことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の主電極がソース電極、前記第２の主電極がドレイン電極とされたパワーＭＯＳＦＥＴであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記セル領域端部溝の前記外周領域側の端部と前記第１の主電極との間における絶縁層には、ＣＶＤ法で形成された層と、前記半導体基板の熱酸化によって形成された層との積層構造が含まれることを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子においては、半導体基板に形成された溝（トレンチ）中に酸化膜及びゲート電極を形成したトレンチゲート型のものが用いられる。
【０００３】
図５は、こうしたトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置）の構成の一例を示す断面図である。図５において、この半導体基板８０においては、ドレイン層となるｎ＋層８１の上に、ｎ−層８２、ｐ−層８３が順次形成されている。半導体基板８０の表面側には、ｐ−層８３を貫通する溝（セル領域溝：トレンチ）８４が形成されている。溝８４は、図５における紙面と垂直方向に延伸して平行に複数（図示された範囲では４つ）形成されている。各々の溝８４の内面には酸化膜８６が一様に形成された上で、ゲート電極８７が溝８４を埋め込むように形成されている。ゲート電極８７は、通常は高濃度にドーピングされた多結晶シリコンで形成される。
【０００４】
また、半導体基板８０の表面側においては、溝８４の両側に、ソース領域となるｎ＋層８５が形成されている。半導体基板８０の表面には、ソース電極（第１の主電極）８９が形成されている。一方、半導体基板８０の裏面全面には、ｎ＋層（ドレイン層）８１と接触してドレイン電極９０（第２の主電極）が形成されている。一方、半導体基板８０の表面側においては層間絶縁層８８が溝８４を覆うように形成されているため、ソース電極８９は、ｎ＋層８５とｐ−層８３の両方に接触し、ゲート電極８７とは絶縁される。図５に示された範囲外の表面側において、例えば溝８４の延伸方向（紙面垂直方向）の端部側で全てのゲート電極８７は接続され、共通のゲート配線に接続される。また、 図５に示された範囲内ではソース電極８９は表面全面に形成されているが、表面側では、このゲート配線とソース電極８９とは分離して形成される。このため、各溝８４毎に、ゲート配線（ゲート電極８７）に印加された電圧によって溝８４の側面におけるｐ−層８３でチャネルが形成され、ｎ−層８２とｎ＋層８５の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電極８９とドレイン電極９０との間の電流のスイッチング制御をすることができる。各溝８４毎に形成されたＭＯＳＦＥＴは全て並列に接続されているために、ソース電極８９・ドレイン電極９０間に大電流を流すことができる。
【０００５】
なお、図はパワーＭＯＳＦＥＴの構造を示しているが、ＩＧＢＴの場合においても同様の構造を適用することができる。この場合、例えば、図５におけるｎ＋層８１をコレクタ層となるｐ＋層とし、ソース電極８９をエミッタ電極、ドレイン電極９０をコレクタ電極に置換した構造とすればよい。
【０００６】
こうしたパワーＭＯＳＦＥＴを高速で動作させるには、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓを小さくする必要がある。図５の構造においては、帰還容量Ｃｒｓｓはゲート電極８７・ドレイン電極９０間の容量となり、入力容量Ｃｉｓｓは、ゲート電極８７・ソース電極８９間の容量と帰還容量Ｃｒｓｓとの和となる。図５の構造においては、溝８４の底部の酸化膜８６を介した容量が存在するため、ゲート電極８７・ドレイン電極９０間の容量Ｃｒｓｓを小さくすることが困難である。特許文献１には、この点を考慮して、ゲート電極・ドレイン電極間の容量と、ゲート電極・ソース電極間の容量を共に低減した構造のパワーＭＯＳＦＥＴが記載されている。
【０００７】
図６は、この場合の構造を示す断面図である。図５の構造においては、単一の溝８４内が酸化膜８６を介してゲート電極８７で一様に埋め込まれていたのに対し、図６の構造においては、ゲート電極８７は、溝８４の左右両側においてのみ薄く左右で分離され、かつ溝８４の上側においてのみ形成されている。溝８４内において、左右のゲート電極８７の間には、トレンチソース電極（シールド電極）９１が埋め込まれて設けられている。トレンチソース電極９１は、ゲート電極８７と同様に、高濃度にドーピングされた多結晶シリコンで構成されるため、ゲート電極８７と同様の形成方法によって溝８４内に形成される。トレンチソース電極９１は、図示の範囲外でソース電極８９と接続されるため、その電位はソース電位に維持される。このため、トレンチソース電極９１はシールドとして機能する。この構造では、ゲート電極８７と下側のｎ−層８２との間の間隔が広くされるために、ゲート電極８７・ドレイン電極９０間の容量を低減することができる。
【０００８】
一方、この構造においては、ソース電極８９と接続されたトレンチソース電極９１とその両側のゲート電極８７との間でゲート電極８７・ソース電極８９間の容量が発生する。しかしながら、後述するように、トレンチソース電極９１の図中における幅は、上側では下側よりも狭くされ、ゲート電極８７と溝８４の側壁との間における酸化膜８６（図６における左側のゲート電極８７の左側の酸化膜８６、右側のゲート電極８７の右側の酸化膜８６）と比べて、トレンチソース電極９１とその両側のゲート電極８７との間の酸化膜８６を充分厚くすることができる。このため、ゲート電極８７・ソース電極８９間の容量も小さく保つことができる。
【０００９】
この構造によれば、帰還容量Ｃｒｓｓを小さくすることができる。一方、この構造では、ＭＯＳＦＥＴにおけるチャネルが形成される部分である溝８４の側面とゲート電極８７の間の酸化膜８６が薄くされるため、図５の構造の半導体装置と同様に、良好なスイッチング特性を得ることができる。
【００１０】
図７、８は、図６の構造を製造する製造方法を示す工程断面図であり、ここでは、層間絶縁層８８がパターニングされるまでの工程が模式化して示されている。まず、図７（ａ）に示されるように、ｎ＋層８１の上にｎ−層８２が形成された半導体基板８０が用いられる。次に、図７（ｂ）に示されるように、ｎ−層８２の表面側にボディ領域となるｐ−層８３が、ｐ−層８３の表面の一部にソース領域となるｎ＋層８５が、順次イオン注入によって形成される。その後、図７（ｃ）に示されるように、この構造の表面からｎ＋層８５を左右に分断してｎ−層８２に達する溝８４が形成される。その後、図７（ｄ）に示されるように、熱酸化工程が行われ酸化膜８６が形成される。この際の酸化膜８６の膜厚は、図６においてゲート電極８７と溝８４の内面との間に形成された酸化膜８６（ゲート酸化膜）よりも厚く、これを介したトレンチソース電極９１とｎ−層８２との間の容量が十分小さくなるような厚さとされる。
【００１１】
その後、図７（ｅ）に示されるように、多結晶シリコン層１００が、溝８４を埋め込む程度に厚く全面に形成された後に、これをエッチバックすることによって、図７（ｆ）に示されるように、溝８４内においてのみ、後にトレンチソース電極９１となる多結晶シリコン層１００が残存した形態とされる。多結晶シリコン層１００は、導電性となるように高濃度に不純物がドーピングされている。
【００１２】
その後、図７（ｇ）に示されるように、溝８４の左右上部側の酸化膜８６がエッチングにより除去される。これにより、酸化膜８６は溝８４の底部側においてのみ残存する。その後に再び熱酸化工程を行うことによって、再び全面に酸化膜８６が形成される。この場合には、溝８４内の内面の上部側（図７（ｇ）において酸化膜８６が除去された箇所）における酸化膜８６が、図６においてゲート電極８７と溝８４の内面との間に形成された酸化膜８６となるように設定される。この際に溝８４内に残された多結晶シリコン層１００も酸化されるが、特許文献１に記載されるように、高濃度にドーピングされた多結晶シリコン層１００の酸化速度は、溝８４の内面（ｎ−層８２）の酸化速度よりも大きくなる。このため、多結晶シリコン層１００の露出した表面には酸化膜８６は厚く形成され、その分多結晶シリコン層１００は薄くなり、最終的には図７（ｈ）のような形態となる。ここでは、溝８４の内面の上部側の酸化膜８６は薄く、上部側で薄くなった多結晶シリコン層１００の左右両側に形成された酸化膜８６は厚く形成され、酸化膜８６は一様な厚さとはならない。また、酸化は上下方向においても進行するため、多結晶シリコン層１００の上部側にも酸化膜８６は厚く形成され、その分多結晶シリコン層１００の頂部は低くなる。熱酸化後の多結晶シリコン層１００はトレンチソース電極９１となり、図７（ｈ）においては、溝８４内が酸化膜８６、トレンチソース電極９１で埋め込まれる。また、ここで改めて溝８４の内面に形成された酸化膜８６は、図７（ｄ）において形成され図７（ｇ）において除去された酸化膜８６よりも薄く、この酸化膜８６の形状は、多結晶シリコン層１００とその側方に空隙を挟んでｐ−層８３が存在した形態を反映するため、溝８４内の酸化膜８６においては、小さな溝である酸化膜溝８６１が左右両側にそれぞれ形成されている。
【００１３】
その後、図７（ｉ）に示されるように、後にゲート電極となる多結晶シリコン層１００が再び全面に形成された後に、エッチバックが行われ、酸化膜溝８６１中においてのみ多結晶シリコン層１００が残存した図７（ｊ）の形態とされる。これらの工程は、図７（ｅ）（ｆ）と同様である。図７（ｊ）において、酸化膜溝８６１中に残存した多結晶シリコン層１００がゲート電極８７となる。トレンチソース電極９１、左右のゲート電極８７が溝８４中に形成された図７（ｊ）の形態は、熱酸化後の図７（ｈ）の形態を反映し、溝８４内が窪んだ状態となっている。
【００１４】
その後、図８（ｋ）に示されるように、ＣＶＤ法等によって、層間絶縁層（ＳｉＯ２層）８８が全面に厚くコンフォーマルに形成され、図８（ｌ）に示されるように、ソース電極８９との間のコンタクト領域における層間絶縁層８８が除去される。その後、ソース電極８９、ドレイン電極９０が形成され、図６の形態となる。
【００１５】
図６に示されるように、ソース電極８９は層間絶縁層８８上に形成され、その断面形状は、層間絶縁層８８の断面形状（表面形状）を反映する。層間絶縁層８８の断面形状は、層間絶縁層８８が成膜される直前の表面の形状を反映するため、図８（ｋ）、図６に示されるように、溝８４の中央で窪んだ形状となる。
【００１６】
また、一般に、図５、６の構成を具備するパワーＭＯＳＦＥＴにおいては、溝８４が複数並列に形成されて動作電流が流されるセル領域と、素子の耐圧を確保するためにセル領域の外側に設けられた外周領域とが設けられる。オフ時においてソース電極・ドレイン電極間に高電圧が印加された場合にはセル領域の全面に空乏層が形成されるが、空乏層の厚さはセル領域の端部で薄くなり、この部分で局所的に電界が高くなる。また、空乏層の端部が急激に湾曲する形状においても、局所的に電界が高くなる。このため、外周領域はセル領域の端部で形成された空乏層が外周領域まで緩やかに延びる形状で形成されるように構成される。ただし、外周領域もセル領域も同時に製造されるため、外周領域の構成要素としては、セル領域の構成要素と共通のものが用いられる。図６の構造をもつパワーＭＯＳＦＥＴにおいて、こうした外周領域が設けられた場合の形状を図９に示す。ここで、セル領域Ｘは左側に設けられ、外周領域Ｙはセル領域Ｘに隣接して右側に設けられる。
【００１７】
セル領域Ｘの構造は図６に示されたものと同様である。一方、外周領域Ｙにおいては、層間絶縁層８８を介してソース電極８９が表面全体を覆うように設けられる。これによって、ソース電極８９は半導体基板８０（ｐ−層８３）の表面の電位を一定とするフィールドプレートとして作用する。これによって、このパワーＭＯＳＦＥＴのオフ時においてセル領域Ｘから外周領域Ｙにかけて形成される空乏層は、緩やかに延びる形状となる。これによって、空乏層の幅が局所的に狭くなる箇所が形成されにくくなり、耐圧が向上する。この際、外周領域Ｙにおける層間絶縁層８８の厚さは、図８（ｋ）において形成された層間絶縁層８８の厚さで定まり、外周領域Ｙにおいては、半導体基板８０の表面の電位は、層間絶縁層８８を介してソース電極８９によって制御される。このため、外周領域Ｙは、セル領域Ｘを形成すると同時に形成され、外周領域Ｙを具備する図９の半導体装置も、図７、８に示された製造方法によって製造される。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０１３−０６９８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
図９の断面形状をもつパワーＭＯＳＦＥＴにおいては、実際には耐圧を向上させることが困難であった。これは、この構造においては、セル領域Ｘにおける外周領域Ｙに隣接する部分において、局所的な電界集中（絶縁破壊）が発生しやすくなったためであった。
【００２０】
このため、高速動作が可能であり高い耐圧をもつパワー半導体装置を得ることは困難であった。
【００２１】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ第１の半導体層を具備する半導体基板において、当該半導体基板における前記第１の半導体層よりも表面側に形成され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝と、当該溝の内部に形成されたゲート電極と、前記溝の内部の前記ゲート電極よりも底部側に配され前記ゲート電極と絶縁されたシールド電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記第２の半導体層の上部に形成された第１の主電極と、前記第１の半導体層に接続された第２の主電極との間を流れる電流が制御されるセル領域と、平面視において前記半導体基板における前記セル領域に隣接し、前記セル領域から延伸した前記第１の主電極が前記半導体基板の表面との間に絶縁層を介して設けられ、前記電流を制御する構造を具備しない外周領域と、が設けられた半導体装置であって、前記セル領域における最も前記外周領域側に設けられた前記溝であるセル領域端部溝以外の前記溝の内部において、前記ゲート電極は、前記セル領域から前記外周領域に向かう方向における前記溝の両側面においてそれぞれ形成され、前記セル領域端部溝の内部において、前記ゲート電極は、前記セル領域から前記外周領域に向かう方向における、前記溝の前記外周領域側の側面には形成されず、前記外周領域と反対側の側面において形成され、上下方向における、前記セル領域端部溝の前記外周領域側の端部と前記第１の主電極との間の間隔である第１の間隔は、前記セル領域端部溝の前記外周領域と反対側の端部と前記第１の主電極との間の間隔である第２の間隔よりも大きくされたことを特徴とする。
本発明の半導体装置において、前記第１の間隔の前記第２の間隔に対する比率は１．２以上であることを特徴とする。
本発明の半導体装置は、平面視において、前記セル領域で前記溝は並行に複数形成され、前記第２の半導体層は、前記セル領域端部溝よりも前記外周領域と反対側において形成され、前記セル領域端部溝よりも前記外周領域側には形成されないことを特徴とする。
本発明の半導体装置は、前記第１の主電極がソース電極、前記第２の主電極がドレイン電極とされたパワーＭＯＳＦＥＴであることを特徴とする。
本発明の半導体装置において、前記セル領域端部溝の前記外周領域側の端部と前記第１の主電極との間における絶縁層には、ＣＶＤ法で形成された層と、前記半導体基板の熱酸化によって形成された層との積層構造が含まれることを特徴とする。
【発明の効果】
【００２３】
本発明は以上のように構成されているので、高速動作が可能であり高い耐圧をもつパワー半導体装置を得ることができる。
【図面の簡単な説明】
【００２４】
【図１】従来の半導体装置において発生する絶縁破壊の状況を説明する図である。
【図２】本発明の実施の形態となる半導体装置の構造を示す断面図である。
【図３】本発明の実施の形態に係る半導体装置における、セル領域端部溝の構成を拡大して示す図である。
【図４】本発明の実施の形態に係る半導体装置の製造工程の一部を示す工程断面図である。
【図５】従来のトレンチゲート型の半導体装置の第１の例の構造を示す断面図である。
【図６】従来のトレンチゲート型の半導体装置の第２の例の構造を示す断面図である。
【図７】従来のトレンチゲート型の半導体装置の第２の例の製造方法を示す工程断面図（その１）である。
【図８】従来のトレンチゲート型の半導体装置の第２の例の製造方法を示す工程断面図（その２）である。
【図９】従来のトレンチゲート型の半導体装置の第３の例の構造を示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲート電極に印加された電圧（ゲート電圧）によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされるトレンチゲート型のパワーＭＯＳＦＥＴである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。各ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。また、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓを低減し高速動作を実現させるために、溝内にトレンチソース電極（シールド電極）も設けられている。また、図９の構成と同様に、溝が並行に複数配されたセル領域Ｘと、その外側においてソース電極がフィールドプレートとして機能する外周領域Ｙとが設けられる。
【００２６】
まず、図９に示す従来の構造のパワーＭＯＳＦＥＴにおいて、耐圧が低くなる原因について説明する。図１は、図９の構成における、セル領域Ｘにおいて最も外側、すなわち外周領域Ｙに最も近い溝（セル領域端部溝８４１）の構造を拡大して示す図である。解析の結果、オフ時のソース電極９０、ドレイン電極８９間に高圧印加の際に絶縁破壊が発生する箇所は、図１に示されたＡの箇所であった。すなわち、Ａの箇所における局所的に薄くなった層間絶縁層（ＳｉＯ２）８８において発生する絶縁破壊が、耐圧低下の原因である。図７、８に示された製造方法において、溝８４（セル領域端部溝８４１）内が窪んだ形状となることに起因して、層間絶縁層８８がこうした断面形状となる。
【００２７】
このため、層間絶縁層８８をＡの箇所で厚くなるように形成すれば、耐圧を向上させることができることは明らかであり、このためには、単純には、例えば図８（ｋ）において、層間絶縁層８８を充分厚く形成すればよい。しかしながら、層間絶縁層８８を厚くした場合には、外周領域Ｙにおけるソース電極８９のフィールドプレートとしての機能が低下する。あるいは、セル領域端部溝８４１付近でのみ局所的に層間絶縁層８８を厚くすることも不可能ではないが、この場合には、層間絶縁層８８を複数回にわたり形成し、更にこれをパターニングするための工程を追加することが必要となる。このため、このパワーＭＯＳＦＥＴを安価に製造することが困難となる。
【００２８】
本発明の実施の形態となる半導体装置（パワーＭＯＳＦＥＴ）においては、図７、８に示された製造方法と同様の製造方法で製造することができ、高い耐圧を得ることができる。図２は、この半導体装置１０の断面図であり、図９に対応する。
【００２９】
この半導体装置１０においても、図９あるいは図６の半導体装置と同様に、ドレイン層となるｎ＋層２１の上にｎ−層２２が形成された半導体基板２０、ｎ−層２２の表面側に形成されたｐ−層２３、ｐ−層２３中に局所的に形成されたｎ＋層２５が設けられている。また、溝２４も同様に設けられ、溝２４の中には、酸化膜２６、ゲート電極２７、トレンチソース電極（シールド電極）３１が設けられている。また、ソース電極２９、ドレイン電極３０も同様に設けられ、層間絶縁層２８が外周領域Ｙにおいてフィールドプレートとして機能するソース電極２９と半導体基板２０（ｐ−層２３）との間に設けられることも同様である。
【００３０】
この半導体装置１０のセル領域Ｘにおいては、溝２４が複数並行に形成されており、図２においては、外周領域Ｙに近い側の２つの溝２４に係る構成のみが示されている。セル領域Ｘにおいて最も外側（右側）、すなわち外周領域Ｙに最も近い溝（セル領域端部溝２４１）以外の溝２４中においては、図６の構造と同様に、下側にトレンチソース電極３１が、上側の左右にゲート電極２７が設けられている。しかしながら、セル領域端部溝２４１においては、ゲート電極２７は、左側（外周領域Ｙと反対側）においてのみ設けられており、右側（外周領域Ｙ側）には設けられていない。なお、これに対応して、ｎ＋層２５も、セル領域端部溝２４１の左側においてのみ設けられ、ｎ＋層２５は、右側には設けられていない。
【００３１】
図２におけるセル領域端部溝２４１付近を拡大した構造を、図１に対応させて図３に示す。この構造においては、セル領域端部溝２４１の右側（外周領域Ｙ側）に、層間絶縁層２８と厚い酸化膜２６で構成された厚い絶縁層４０が設けられる。このため、図１のＡに対応する領域を図２におけるＢとして、外周領域Ｙにおける層間絶縁層２８を厚くすることなく、Ｂの間隔＞Ａの間隔とすることができる。このため、ソース電極２９と半導体基板２０との間の耐圧を向上させることができる。この半導体装置１０は、一部のパターンを変更した以外の点においては、図９の半導体装置を製造するための図７、８に示された製造方法を用いて製造することができる。
【００３２】
図４（ａ）〜（ｊ）は、この製造方法の一部を示すセル領域端部溝２４１付近における工程断面図であり、図７（ｂ）〜図８（ｋ）に対応する工程を示す。セル領域端部溝２４１以外の溝２４付近における工程断面図は、図７、８における溝８４等を図２における溝２４等にそれぞれ置換した場合と一致する。このため、実際には、この半導体装置１０の製造方法は、セル領域端部溝２４１付近における一部の工程におけるパターニングを変更する以外は、従来の製造方法（図７、８）と同様である。以下に、この製造方法について説明する。
【００３３】
まず、図４（ａ）において、ｐ−層２３は、図７（ｂ）におけるｐ−層８３と同様に形成されるが、溝２４の右側にはｎ＋層２５を形成しないため、ｎ＋層２５は、図７（ｂ）におけるｎ＋層８５よりも水平方向において短く形成される。その後、図４（ｂ）に示されるように、図７（ｃ）の溝８４と同様にセル領域端部溝２４１が形成され、ソース領域となるｎ＋層２５は、セル領域端部溝２４１の左側にのみ残存する。
【００３４】
その後、図４（ｃ）において酸化膜２６が、図４（ｄ）において多結晶シリコン層１００がそれぞれ形成された後に、多結晶シリコン層１００がエッチバックされ、図４（ｅ）に示されるように、後にトレンチソース電極３１となる多結晶シリコン層１００がセル領域端部溝２４１内においてのみ残存する。これらの工程は、図７（ｄ）〜（ｆ）と同様である。
【００３５】
次に、図７（ｇ）では溝８４における左右両側の酸化膜８６が除去されたのに対し、図４（ｆ）では、左側の酸化膜２６のみが除去され、右側においては酸化膜２６は除去されない。これは、酸化膜２６のエッチング時に、セル領域端部溝２４１の右側をカバーするマスクを用いることによって、容易に行われる。
【００３６】
このため、再度の熱酸化後の図７（ｈ）においては残存する多結晶シリコン層１００（後にトレンチソース電極９１となる層）の左右両側に酸化膜溝８６１が形成されたのに対し、図４（ｇ）においては、左側（外周領域Ｙの反対側）においてのみ酸化膜溝２６１が形成され、右側（外周領域Ｙ側）には、多結晶シリコン層１００とセル領域端部溝２４１の間には、厚い酸化膜２６がそのまま残存している。
【００３７】
その後、図７（ｉ）と同様に多結晶シリコン層１００を成膜し（図４（ｈ））、これを図７（ｊ）と同様にエッチバックした場合には、図４（ｉ）に示されるように、図７（ｊ）とは異なり、左側においてのみゲート電極２７が形成される。ここで、図４（ｉ）の状態においても、図７（ｊ）の状態と同様に、セル領域端部溝２４１の内側が窪んだ形状となっているが、図４（ｆ）においてセル領域端部溝２４１の右側では厚い酸化膜２６が残されていたために、図４（ｉ）の状態ではセル領域端部溝２４１内の形態は左右非対称となり、その右側においてのみ厚い酸化膜２６が残存している。
【００３８】
このため、その後に層間絶縁層２８を形成した図４（ｊ）の状態では、図８（ｋ）と比べて、層間絶縁層２８と厚い酸化膜２６の積層構造が形成されることによって、セル領域端部溝２４１の右側において、厚い絶縁層４０が形成されている。すなわち、図３に示されるＢの間隔を大きくすることができる。この際、外周領域Ｙにおいて図４（ｆ）の工程でセル領域端部溝２４１の左側と同様に酸化膜２６を除去すれば、外周領域におけるソース電極２９と半導体基板２０（ｐ−層２３）の間隔は、図４（ｊ）において形成される層間絶縁層２８の膜厚と等しい。このため、、図９の構造と同様に、ソース電極２９によるフィールドプレート効果を外周領域Ｙで得ることができる。このため、高い耐圧を得ることができる。
【００３９】
また、図９の構造においては、セル領域端部溝８４１の左右両側にゲート電極８７が設けられたために、左右両側にチャネルが形成された、すなわち、セル領域端部溝８４１の左右両側が電流経路として使用された。これに対し、上記の半導体装置１０においては、セル領域端部溝２４１においては、その左側のみが電流経路として使用され、その右側は電流経路として使用されない。しかしながら、実際にはセル領域Ｘには多数の溝２４が形成され、セル領域端部溝２４１は１つだけ存在し、全ての溝２４毎に形成された電流経路が並列に接続されるため、セル領域端部溝２４１以外の溝２４の両側が電流経路として使用されれば、セル領域端部溝２４１の右側が電流経路として使用されないことによる駆動能力の低下は僅かである。また、この半導体装置１０においても、図６、９の構造の半導体装置と同様に、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓが小さくなることも明らかである。
【００４０】
なお、セル領域端部溝２４１の右側は電流経路として使用されないため、図４（ｂ）において、ｎ＋層２５はセル領域端部溝２４１の左側においてのみ形成され、その右側には形成されない。従来の構造におけるｎ＋層８５も平面視において局所的に形成されるため、図４（ａ）におけるｎ＋層２５を形成する場合のマスクパターンを、図７（ｂ）においてｎ＋層８５を形成する際のマスクパターンから変更することによって、この構成も容易に実現される。また、セル領域端部溝２４１の右側は電流経路として使用されないため、ここにｐ−層２３を形成することも不要であり、ｐ−層２３をセル領域Ｘ（セル領域端部溝２４１の左側）においてのみ形成してもよい。この場合には、セル領域端部溝２４１の右側においては、半導体基板２０の表面（層間絶縁層２８の直下）はｎ−層２２となる。
【００４１】
このため、セル領域端部溝２４１周辺におけるｎ＋層２５の形成や酸化膜２６のエッチングの際に用いるマスクを、図９の構造を製造する場合から変更するだけで、上記の半導体装置１０を製造することができる。このため、安価にこの半導体装置１０を製造することができる。
【００４２】
上記の効果を奏するためには、図３中のＣ（セル領域端部溝２４１の右側の上下方向におけるソース電極２９と半導体基板２０の間隔：第１の間隔）、Ｄ（セル領域端部溝２４１の左側の上下方向におけるソース電極２９と半導体基板２０の間隔：第２の間隔）、において、Ｃ＞Ｄとすることが必要である。ここで、Ｃは、図４（ｃ）の工程において形成する酸化膜２６の厚さ、図４（ｊ）の工程において形成する層間絶縁層２８の厚さ等で設定され、Ｄは図４（ｊ）の工程において形成する層間絶縁層２８の厚さで設定される。ただし、セル領域端部溝２４１の左右端部の直上における酸化膜２６や層間絶縁層２８の厚さは、溝２４（セル領域端部溝２４１）の断面形状等にも依存するため、これらを設定することによって、Ｃをどの程度Ｄよりも大きくするかを定めることができる。充分な効果を得るためには、Ｃ／Ｄ≧１．２とすることが好ましい。
【００４３】
なお、上記の例では、外周領域Ｙには溝が形成されず、フィールドプレートとして機能するソース電極２９がセル領域Ｘから延伸して設けられた構成とされた。しかしながら、例えば、セル領域と同様に外周領域にも溝が設けられた構成とすることによって、耐圧を向上させることも可能である。こうした構造においても、セル領域端部溝の上部にソース電極が設けられる限りにおいて、ソース電極と半導体基板間の絶縁破壊は問題になる。この場合にも上記の構成が有効であることは明らかである。
【００４４】
なお、上記の構成は、ｎチャネル型のパワーＭＯＳＦＥＴであったが、導電型（ｐ型、ｎ型）を全てにおいて逆転させ、ｐチャネル型の素子を同様に得ることができる。すなわち、上記のｎ−層２２を第１の導電型をもつ第１の半導体層とし、上記のｐ−層２３を、第１の導電型と逆の第２の導電型をもつ第２の半導体層とした場合において、上記と同様の構造を形成することができ、同様の効果を奏することは明らかである。また、同様の構成をトレンチゲート型のＩＧＢＴに適用できることも明らかである。
【符号の説明】
【００４５】
１０  半導体装置（パワーＭＯＳＦＥＴ）
２０、８０  半導体基板
２１、２５、８１、８５  ｎ＋層
２２、８２  ｎ−層
２３、８３  ｐ−層
２４、８４  溝
２４１、８４１  セル領域端部溝（溝）
２６、８６  酸化膜
２７、８７  ゲート電極
２８、８８  層間絶縁層
２９、８９  ソース電極（第１の電極）
３０、９０  ドレイン電極（第２の電極）
３１、９１  トレンチソース電極（シールド電極）
４０  絶縁層
１００  多結晶シリコン層
２６１、８６１  酸化膜溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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