(57)【特許請求の範囲】
【請求項１】
第１主面を有し、全体が低抵抗部である半導体基板と、
前記半導体基板の前記第１主面に形成される絶縁体層と、
前記絶縁体層の表面に形成される第１入出力電極、第２入出力電極およびグランド電極と、
前記第１主面側に形成され、前記第１入出力電極に電気的に接続される第１端、および前記グランド電極に電気的に接続される第２端を有するダイオード素子と、
前記第１主面側に形成され、前記第２入出力電極に電気的に接続される第３端、および前記グランド電極に電気的に接続される第４端を有するキャパシタ素子と、
を備え、
前記ダイオード素子の前記第２端、および前記キャパシタ素子の前記第４端は、前記低抵抗部を介して前記グランド電極に電気的に接続される、
薄膜ＥＳＤ保護デバイス。
【請求項２】
前記ダイオード素子は、アノード電極およびカソード電極を有し、
前記キャパシタ素子は、第１キャパシタ電極および第２キャパシタ電極を有し、
前記低抵抗部は、前記カソード電極または前記アノード電極、および前記第２キャパシタ電極である、請求項１に記載の薄膜ＥＳＤ保護デバイス。
【請求項３】
前記ダイオード素子は、アノード電極およびカソード電極を有し、
前記キャパシタ素子は、第１キャパシタ電極および第２キャパシタ電極を有し、
前記ダイオード素子の前記アノード電極または前記カソード電極は、前記第１キャパシタ電極または前記第２キャパシタ電極と同材料である、請求項１に記載の薄膜ＥＳＤ保護デバイス。
【請求項４】
前記ダイオード素子は、アノード電極およびカソード電極を有し、
前記キャパシタ素子は、第１キャパシタ電極、第２キャパシタ電極および誘電体層を有し、
前記絶縁体層は、前記誘電体層と同材料である、請求項１に記載の薄膜ＥＳＤ保護デバイス。
【請求項５】
前記半導体基板および前記絶縁体層によって積層体が構成され、
前記積層体は、前記第１主面の平面視で、互いに対向する第１辺および第２辺を有する矩形状であり、
前記第１入出力電極および前記第２入出力電極は、前記第１辺近傍に配置され、
前記グランド電極は、前記第２辺近傍に配置される、請求項１から４のいずれかに記載の薄膜ＥＳＤ保護デバイス。
【請求項６】
前記グランド電極は、前記第１主面の平面視で、前記第１入出力電極と前記第２入出力電極との間に配置される、請求項１から５のいずれかに記載の薄膜ＥＳＤ保護デバイス。
【請求項７】
前記第１主面の平面視で、前記第１入出力電極と前記グランド電極との間の距離、前記第２入出力電極と前記グランド電極との間の距離は等しい、請求項１から６のいずれかに記載の薄膜ＥＳＤ保護デバイス。
【請求項８】
前記絶縁体層に形成され、前記第１入出力電極に電気的に接続される第５端、および前記第２入出力電極に電気的に接続される第６端を有するインダクタ素子をさらに備える、請求項１から７のいずれかに記載の薄膜ＥＳＤ保護デバイス。
【請求項９】
前記絶縁体層は少なくとも一部に磁性体を有し、
前記インダクタ素子は、前記磁性体、および前記絶縁体層に形成されるコイル導体を含んで構成される、請求項８に記載の薄膜ＥＳＤ保護デバイス。
【請求項１０】
前記磁性体は、少なくとも一部が前記コイル導体と前記低抵抗部との間に配置される、請求項９に記載の薄膜ＥＳＤ保護デバイス。
【請求項１１】
前記キャパシタ素子と前記インダクタ素子とで、ローパスフィルタが構成される、請求項８から１０のいずれかに記載の薄膜ＥＳＤ保護デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護機能を有する薄膜ＥＳＤ保護デバイスに関し、特にダイオードとキャパシタとを備える薄膜ＥＳＤ保護デバイスに関するものである。
【背景技術】
【０００２】
従来、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）による電子機器の損傷や誤作動等を防止するため、各種ＥＳＤ保護回路が利用されている。ＥＳＤ保護回路は、ＥＳＤをグランド等に逃がし、後段の電子回路をＥＳＤから保護するための回路であって、例えば信号線路とグランド（接地）との間に配置される。【０００３】
例えば、特許文献１には、ＥＳＤ保護対策のため、アンテナ端子の近傍にＥＳＤ保護機能を有するフィルタ回路が設けられた電子機器が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−５４０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に示されるようなＥＳＤ保護機能を有する回路を構成するために、複数のディスクリート部品を実装基板上に配置すると、実装面積が大きくなってしまうという問題がある。また、ディスクリート部品を接続するための配線を実装基板に形成するため、配線長が長くなることで寄生インダクタンスが大きくなり、必要な特性が得られない虞もある。【０００６】
本発明の目的は、電気的特性の変動が抑制され、且つ、必要な実装面積の低減が可能な小型の薄膜ＥＳＤ保護デバイスを提供することにある。
【課題を解決するための手段】
【０００７】
（１）本発明の薄膜ＥＳＤ保護デバイスは、
少なくとも前記第１主面側に低抵抗部を有する半導体基板と、
前記半導体基板の前記第１主面に形成される絶縁体層と、
前記絶縁体層の表面に形成される第１入出力電極、第２入出力電極およびグランド電極と、
前記第１主面側に形成され、前記第１入出力電極に電気的に接続される第１端、および前記グランド電極に電気的に接続される第２端を有するダイオード素子と、
前記第１主面側に形成され、前記第２入出力電極に電気的に接続される第３端、および前記グランド電極に電気的に接続される第４端を有するキャパシタ素子と、
を備え、
前記ダイオード素子の前記第２端、および前記キャパシタ素子の前記第４端は、前記低抵抗部を介して前記グランド電極に電気的に接続されることを特徴とする。【０００８】
この構成では、ダイオード素子およびキャパシタ素子が一体形成される。そのため、ディスクリート部品であるチップダイオードおよびチップキャパシタを実装基板等に搭載する場合に比べて、回路構成に必要な実装面積を低減できる。また、この構成により、ディスクリート部品を実装基板等に搭載する場合に比べて、薄膜ＥＳＤ保護デバイスに形成される各素子間の配線長を短くできる。そのため、各素子間の配線における導体抵抗や寄生インダクタンスを小さくでき、ＥＳＤ抑制電圧が低く、応答性の高い薄膜ＥＳＤ保護デバイスを実現できる。【０００９】
また、この構成では、ダイオード素子の第２端とキャパシタ素子の第４端とを接続する配線を別途形成する必要がないため、製造工程の工数が削減され、低コスト化できる。【００１０】
（２）上記（１）において、前記半導体基板は、全体が前記低抵抗部であることが好ましい。この構成により、半導体基板に低抵抗部を別途形成する必要がないため、製造工程の工数が削減され、低コスト化できる。また、この構成により、グランド電極に電気的に接続される低抵抗部が比較的大きなグランド電極として機能するため、グランド電位が安定する。【００１１】
（３）上記（１）または（２）において、前記ダイオード素子は、アノード電極およびカソード電極を有し、前記キャパシタ素子は、第１キャパシタ電極および第２キャパシタ電極を有し、前記低抵抗部は、前記カソード電極または前記アノード電極、および前記第２キャパシタ電極であることが好ましい。この構成により、カソード電極および第２キャパシタ電極を形成する必要がないため、製造工程の工数が削減され、低コスト化できる。【００１２】
（４）上記（１）または（２）において、前記ダイオード素子は、アノード電極およびカソード電極を有し、前記キャパシタ素子は、第１キャパシタ電極および第２キャパシタ電極を有し、前記ダイオード素子の前記アノード電極または前記カソード電極は、前記第１キャパシタ電極または前記第２キャパシタ電極と同材料であることが好ましい。この構成では、ダイオード電極および第１キャパシタ電極を、同工程で同時に形成することができる。そのため、製造工程の工数が削減され、低コスト化できる。【００１３】
（５）上記（１）または（２）において、前記ダイオード素子は、アノード電極およびカソード電極を有し、前記キャパシタ素子は、第１キャパシタ電極、第２キャパシタ電極および誘電体層を有し、前記絶縁体層は、前記誘電体層と同材料であることが好ましい。この構成では、絶縁体層および誘電体層を、同工程で同時に形成することができる。そのため、製造工程の工数が削減され、低コスト化できる。【００１４】
（６）上記（１）から（５）のいずれかにおいて、前記半導体基板および前記絶縁体層によって積層体が構成され、前記積層体は、前記第１主面の平面視で、互いに対向する第１辺および第２辺を有する矩形状であり、前記第１入出力電極および第２入出力電極は、前記第１辺近傍に配置され、前記グランド電極は、前記第２辺近傍に配置されることが好ましい。この構成によれば、第１主面に平行な面方向に長い配線を引き回す必要がなく、各素子と各電極（第１入出力電極、第２入出力電極およびグランド電極）とを最短距離で接続できる。そのため、各素子と各電極との間の配線における導体抵抗や寄生インダクタンスを小さくできる。【００１５】
（７）上記（１）から（６）のいずれかにおいて、前記グランド電極は、前記第１主面の平面視で、前記第１入出力電極と前記第２入出力電極との間に配置されることが好ましい。この構成によれば、一方の入出力電極側に印加されたＥＳＤが、主に低抵抗部を介してＥＳＤが他方の入出力電極側に流れることを抑制できるため、ＥＳＤに対する第１入出力電極Ｐ１と第２入出力電極Ｐ２との間のアイソレーションを高めることができる。【００１６】
（８）上記（１）から（７）のいずれかにおいて、前記第１主面の平面視で、前記第１入出力電極と前記グランド電極との間の距離、前記第２入出力電極と前記グランド電極との間の距離は等しいことが好ましい。各入出力電極とグランド電極ＧＰとの間の距離が異なる場合には、各入出力電極とグランド電極との間のダイナミック抵抗にばらつきが生じる。一方、この構成によれば、各入出力電極とグランド電極との間のダイナミック抵抗値のばらつきは抑制され、結果的に各入出力電極とグランド電極間でのＥＳＤ抑制電圧のばらつきを抑制できる。【００１７】
（９）上記（１）から（８）のいずれかにおいて、前記絶縁体層に形成され、前記第１入出力電極に電気的に接続される第５端、および前記第２入出力電極に電気的に接続される第６端を有するインダクタ素子をさらに備えていてもよい。この構成により、ダイオード素子、キャパシタ素子およびインダクタ素子が一体形成される。そのため、ディスクリート部品であるチップインダクタを実装基板等に搭載する場合に比べて、回路構成に必要な実装面積を低減できる。また、この構成により、ディスクリート部品を実装基板等に搭載する場合に比べて、インダクタ素子とダイオード素子との間の配線長、およびインダクタ素子とキャパシタ素子との間の配線長を短くできる。そのため、インダクタ素子とダイオード素子との間の配線、およびインダクタ素子とキャパシタ素子との間の配線における導体抵抗や寄生インダクタンスを小さくできる。【００１８】
（１０）上記（９）において、前記絶縁体層は少なくとも一部に磁性体を有し、
前記インダクタ素子は、前記磁性体、および前記絶縁体層に形成されるコイル導体を含んで構成されることが好ましい。この構成により、磁性体の高い透磁率の作用で、少ないターン数でも所定のインダクタンス値を有するインダクタ素子が得られる。【００１９】
（１１）上記（１０）において、前記磁性体は、少なくとも一部が前記コイル導体と前記低抵抗部との間に配置されることが好ましい。この構成では、コイル導体と低抵抗部との間に磁性体が介在しているため、磁性体の磁気シールド効果により、低抵抗部に、インダクタ素子からの磁界が放射されることを抑制できる。したがって、低抵抗部とインダクタ素子とのアイソレーションが高まり、低抵抗部での渦電流の発生を抑制できる。【００２０】
（１２）上記（９）から（１１）のいずれかにおいて、前記キャパシタ素子と前記インダクタ素子とで、ローパスフィルタが構成されていてもよい。
【発明の効果】
【００２１】
本発明によれば、電気的特性の変動が抑制され、且つ、必要な実装面積の低減が可能な小型の薄膜ＥＳＤ保護デバイスを実現できる。
【図面の簡単な説明】
【００２２】
【図１】図１（Ａ）は第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１の斜視図であり、図１（Ｂ）は薄膜ＥＳＤ保護デバイス１０１の正面図である。
【図２】図２（Ａ）は薄膜ＥＳＤ保護デバイス１０１の底面図であり、図２（Ｂ）は図１（Ｂ）におけるＡ−Ａ断面図である。
【図３】図３は、図２（Ａ）におけるＢ−Ｂ断面図である。
【図４】図４（Ａ）は図２（Ａ）におけるＣ−Ｃ断面図であり、図４（Ｂ）は図２（Ａ）におけるＤ−Ｄ断面図である。
【図５】図５は薄膜ＥＳＤ保護デバイス１０１の回路図である。
【図６】図６（Ａ）は第２の実施形態に係る薄膜ＥＳＤ保護デバイス１０２の斜視図であり、図６（Ｂ）は薄膜ＥＳＤ保護デバイス１０２の正面図である。
【図７】図７（Ａ）は薄膜ＥＳＤ保護デバイス１０２の底面図であり、図７（Ｂ）は図６（Ｂ）におけるＥ−Ｅ断面図である。
【図８】図８（Ａ）は図７（Ａ）におけるＦ−Ｆ断面図であり、図８（Ｂ）は図７（Ａ）におけるＧ−Ｇ断面図である。
【図９】図９（Ａ）は第３の実施形態に係る薄膜ＥＳＤ保護デバイス１０３の斜視図であり、図９（Ｂ）は薄膜ＥＳＤ保護デバイス１０３の底面図である。
【図１０】図１０（Ａ）は第４の実施形態に係る薄膜ＥＳＤ保護デバイス１０４の斜視図であり、図１０（Ｂ）は薄膜ＥＳＤ保護デバイス１０４の底面図である。
【図１１】図１１（Ａ）は図１０（Ｂ）におけるＨ−Ｈ断面図であり、図１１（Ｂ）は図１０（Ｂ）におけるＪ−Ｊ断面図である。
【図１２】図１２は薄膜ＥＳＤ保護デバイス１０４の回路図である。
【図１３】第５の実施形態に係る薄膜ＥＳＤ保護デバイスの底面図である。
【図１４】薄膜ＥＳＤ保護デバイス１０５の回路図である。
【図１５】図１５は、比較例である第４の実施形態に係る薄膜ＥＳＤ保護デバイス１０４の底面図である。
【図１６】図１６は、第６の実施形態に係る薄膜ＥＳＤ保護デバイス１０６の底面図である。
【図１７】図１７（Ａ）は比較例である薄膜ＥＳＤ保護デバイス１０６Ａの平面図であり、図１７（Ｂ）は薄膜ＥＳＤ保護デバイス１０６Ａの回路図である。
【図１８】図１８は、薄膜ＥＳＤ保護デバイス１０６Ａの各入出力電極とグランド電極間のＶ−Ｉ特性を示した図である。
【発明を実施するための形態】
【００２３】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２４】
《第１の実施形態》
図１（Ａ）は第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１の斜視図であり、図１（Ｂ）は薄膜ＥＳＤ保護デバイス１０１の正面図である。図２（Ａ）は薄膜ＥＳＤ保護デバイス１０１の底面図であり、図２（Ｂ）は図１（Ｂ）におけるＡ−Ａ断面図である。図３は、図２（Ａ）におけるＢ−Ｂ断面図である。図４（Ａ）は図２（Ａ）におけるＣ−Ｃ断面図であり、図４（Ｂ）は図２（Ａ）におけるＤ−Ｄ断面図である。
【００２５】
薄膜ＥＳＤ保護デバイス１０１は、半導体基板２１、絶縁体層ＴＬ、第１入出力電極Ｐ１、第２入出力電極Ｐ２、グランド電極ＧＰ、ダイオード素子Ｄ１、キャパシタ素子Ｃ１およびインダクタ素子Ｌ１等を備える。
【００２６】
半導体基板２１は、互いに対向する第１主面ＰＳ１および第２主面ＰＳ２を有する直方体であり、少なくとも第１主面ＰＳ１側に低抵抗部を有する。半導体基板２１は例えば低抵抗Ｓｉ基板である。そのため、本実施形態では、半導体基板２１全体が本発明における「低抵抗部」である。
【００２７】
なお、本発明における「低抵抗」とは、平均の電気抵抗率が１．０［Ω・ｃｍ］未満のものを言う。
【００２８】
また、図３、図４（Ａ）および図４（Ｂ）等に示すように、半導体基板２１の第１主面ＰＳ１側には、第１キャパシタ電極Ｃ１１、誘電体層１３、ｎ型半導体層５１、ｐ型半導体層４１、ダイオード電極６１、導体７１、コイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ３１等が形成されている。第１キャパシタ電極Ｃ１１、ダイオード電極６１，６２および導体７１は、例えばＡｌ膜である。誘電体層１３は例えばＳｉＯ２膜である。コイル導体Ｌ１１，Ｌ１２は例えばＣｕ等の導体パターンである。
【００２９】
絶縁体層ＴＬは、半導体基板２１の第１主面ＰＳ１に薄膜プロセスによって形成される絶縁体層である。絶縁体層ＴＬは、第１絶縁体層１１、第２絶縁体層１２および保護層１で構成される。図３等に示すように、第１絶縁体層１１は半導体基板２１の第１主面ＰＳ１に形成されており、第２絶縁体層１２は第１絶縁体層１１の表面に形成されており、保護層１は第２絶縁体層１２の表面に形成されている。第１絶縁体層１１は例えばＳｉＯ２膜であり、第２絶縁体層１２および保護層１は、例えばポリイミド（ＰＩ）樹脂、エポキシ（ＥＰ）樹脂、またはポリベンゾオキサゾール（ＰＢＯ）樹脂等である。
【００３０】
本実施形態では、これら半導体基板２１および絶縁体層ＴＬによって、積層体１０Ａが構成される。積層体１０Ａは、第１面Ｓ１および第２面Ｓ２を有する略直方体である。また、積層体１０Ａは、第１主面ＰＳ１および第２主面ＰＳ２の平面視で（Ｚ軸方向から視て）、互いに対向する第１辺および第２辺（例えば、図２（Ａ）における積層体１０Ａの左辺および右辺）を有する矩形状である。
【００３１】
第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰは、実装基板等に実装するためのＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）形端子であり、絶縁体層ＴＬの表面（積層体１０Ａの第１面Ｓ１）に矩形の島状に形成されている。第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰは、例えば第２絶縁体層１２の表面に形成されたＣｕの導体パターンにＮｉ−Ａｕ等のめっき膜を形成した導体である。
【００３２】
本実施形態では、第１入出力電極Ｐ１および第２入出力電極Ｐ２が、第１辺（図２（Ａ）における積層体１０Ａの左辺）近傍に配置されていて、グランド電極ＧＰが、第２辺（図２（Ａ）における積層体１０Ａの右辺）近傍に配置されている。
【００３３】
ダイオード素子Ｄ１は、半導体基板２１の第１主面ＰＳ１側に形成され、ｎ型半導体層５１、ｐ型半導体層４１およびダイオード電極６１を含んで構成される。具体的には、図３および図４（Ａ）に示すように、半導体基板２１の第１主面ＰＳ１には、ｎ型半導体層５１が形成されており、ｎ型半導体層５１の表面（第１主面ＰＳ１）にはｐ型半導体層４１が配置されている。ｎ型半導体層５１およびｐ型半導体層４１は、例えば気相成長法（ＣＶＤ）法により形成される。また、このｐ型半導体層４１の表面には、ダイオード電極６１が形成されている。このように、ダイオード素子Ｄ１は、ｐｎ接合ダイオードであり、ツェナー特性を有する。そのため、ＥＳＤ保護素子として機能する。
【００３４】
なお、本実施形態では、ダイオード電極６１が本発明における「アノード電極」に相当し、半導体基板２１（低抵抗部）が本発明における「カソード電極」に相当する。
【００３５】
ダイオード素子Ｄ１の第１端（ダイオード電極６１）は、層間接続導体Ｖ１１，Ｖ１３を介して、第１入出力電極Ｐ１およびコイル導体Ｌ１１に電気的に接続される。また、ダイオード素子Ｄ１の第２端（半導体基板２１のうちｎ型半導体層５１と接する部分）は、低抵抗部（半導体基板２１）、導体７１および層間接続導体Ｖ１５を介して、グランド電極ＧＰに接続される。すなわち、低抵抗部（半導体基板２１）はグランド電位である。
【００３６】
なお、本発明における「電気的に接続する」とは、直接的または間接的に接続されて導通することを言う。
【００３７】
キャパシタ素子Ｃ１は、半導体基板２１の第１主面ＰＳ１側に形成され、第１キャパシタ電極Ｃ１１、第２キャパシタ電極および誘電体層１３を含んで構成される。図４（Ａ）に示すように、半導体基板２１の第１主面ＰＳ１に、誘電体層１３および第１キャパシタ電極Ｃ１１の順に積層されている。
【００３８】
なお、本実施形態では、半導体基板２１（低抵抗部）が本発明における「第２キャパシタ電極」に相当する。
【００３９】
キャパシタ素子Ｃ１の第３端（第１キャパシタ電極Ｃ１１）は、層間接続導体Ｖ１２，Ｖ１４を介して第２入出力電極Ｐ２に電気的に接続される。キャパシタ素子Ｃ１の第４端（半導体基板２１のうち誘電体層１３に接する部分）は、低抵抗部（半導体基板２１）、導体７１および層間接続導体Ｖ１５を介して、グランド電極ＧＰに電気的に接続される。
【００４０】
図２（Ａ）および図４（Ａ）等に示すように、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１は、Ｚ軸方向から視て、重ならない。また、ダイオード素子Ｄ１の第２端（半導体基板２１のうちｎ型半導体層５１と接する部分）と、キャパシタ素子Ｃ１の第４端（半導体基板２１のうち誘電体層１３に接する部分）とは、低抵抗部（半導体基板２１）を介して電気的に接続される。
【００４１】
インダクタ素子Ｌ１は、半導体基板２１の第１主面ＰＳ１側に形成され、コイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１を含んで構成される。インダクタ素子Ｌ１は、Ｚ軸方向に巻回軸を有するコイルである。図２（Ｂ）、図４（Ａ）および図４（Ｂ）等に示すように、コイル導体Ｌ１１は、第２絶縁体層１２の内部に形成される約３．５ターンの矩形スパイラル状の導体である。コイル導体Ｌ１２は、第１絶縁体層１１の表面に形成される約３．５ターンの矩形スパイラル状の導体である。コイル導体Ｌ１１の一端は、層間接続導体Ｖ３１を介して、コイル導体Ｌ１２の一端に接続されている。
【００４２】
図３および図４（Ａ）等に示すように、インダクタ素子Ｌ１の第５端（コイル導体Ｌ１１の他端）は、層間接続導体Ｖ１１を介して、第１入出力電極Ｐ１に電気的に接続される。インダクタ素子Ｌ１の第６端（コイル導体Ｌ１２の他端）は、層間接続導体Ｖ１２を介して、第２入出力電極Ｐ２に電気的に接続される。
【００４３】
図２（Ａ）、図２（Ｂ）、図３および図４（Ａ）等に示すように、インダクタ素子Ｌ１は、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１と同じ平面上（ＸＹ平面上）には配置されておらず、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１よりも低抵抗部（半導体基板２１）から離間して配置されている。また、インダクタ素子Ｌ１は、Ｚ軸方向から視て、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１に重なっている。
【００４４】
図５は薄膜ＥＳＤ保護デバイス１０１の回路図である。
【００４５】
薄膜ＥＳＤ保護デバイス１０１は、第１入出力電極Ｐ１と第２入出力電極Ｐ２との間にインダクタ素子Ｌ１が接続され、第１入出力電極Ｐ１とグランド電極ＧＰとの間にダイオード素子Ｄ１が接続され、第２入出力電極Ｐ２とグランド電極ＧＰとの間にはキャパシタ素子Ｃ１が接続された回路である。
【００４６】
ダイオード素子Ｄ１の第１端Ｅ１は、第１入出力電極Ｐ１に電気的に接続され、ダイオード素子Ｄ１の第２端Ｅ２は、グランド電極ＧＰに電気的に接続されている。キャパシタ素子Ｃ１の第３端Ｅ３は、第２入出力電極Ｐ２に電気的に接続され、キャパシタ素子Ｃ１の第４端Ｅ４は、グランド電極ＧＰに電気的に接続されている。インダクタ素子Ｌ１の第５端Ｅ５は、第１入出力電極Ｐ１およびダイオード素子Ｄ１の第１端に電気的に接続され、インダクタ素子Ｌ１の第６端Ｅ６は、第２入出力電極Ｐ２およびキャパシタ素子Ｃ１の第３端Ｅ３に電気的に接続されている。
【００４７】
このように、薄膜ＥＳＤ保護デバイス１０１では、ダイオード素子Ｄ１、インダクタ素子Ｌ１およびキャパシタ素子Ｃ１により、ＥＳＤ保護機能付きローパスフィルタが構成される。
【００４８】
薄膜ＥＳＤ保護デバイス１０１によれば、次のような効果を奏する。
【００４９】
（ａ）薄膜ＥＳＤ保護デバイス１０１では、ダイオード素子Ｄ１、キャパシタ素子Ｃ１およびインダクタ素子Ｌ１が一体形成される。そのため、ディスクリート部品であるチップダイオード、チップキャパシタおよびチップインダクタを実装基板等に搭載する場合に比べて、回路構成に必要な実装面積を低減できる。また、この構成により、ディスクリート部品を実装基板等に搭載する場合に比べて、各素子間（例えば、インダクタ素子Ｌ１とダイオード素子Ｄ１との間、インダクタ素子Ｌ１とキャパシタ素子Ｃ１との間）の配線長を短くできる。そのため、各素子間の配線における導体抵抗や寄生インダクタンスを小さくでき、ＥＳＤ抑制電圧が低く、応答性の高い薄膜ＥＳＤ保護デバイスが実現できる。
【００５０】
（ｂ）また、薄膜ＥＳＤ保護デバイス１０１では、低抵抗部（半導体基板２１）を介して、ダイオード素子の第２端（半導体基板２１のうちｎ型半導体層５１と接する部分）とキャパシタ素子Ｃ１の第４端（半導体基板２１のうち誘電体層１３に接する部分）が電気的に接続される。この構成では、ダイオード素子Ｄ１の第２端とキャパシタ素子Ｃ１の第４端とを接続する配線を別途形成する必要がないため、製造工程の工数が削減され、低コスト化できる。
【００５１】
（ｃ）薄膜ＥＳＤ保護デバイス１０１では、低抵抗部（半導体基板２１）が、カソード電極および第２キャパシタ電極として機能する。この構成により、カソード電極および第２キャパシタ電極を形成する必要がないため、製造工程の工数が削減され、低コスト化できる。
【００５２】
（ｄ）また、薄膜ＥＳＤ保護デバイス１０１では、半導体基板２１全体が低抵抗部である。この構成により、半導体基板２１に低抵抗部を別途形成する必要がないため、製造工程の工数が削減され、低コスト化できる。また、この構成により、グランド電極ＧＰに電気的に接続される低抵抗部（半導体基板２１全体）が比較的大きなグランド電極として機能するため、グランド電位が安定する。さらに、低抵抗部（半導体基板２１全体）が第２キャパシタ電極として機能する場合には、平坦性の高い半導体基板２１の表面に第１キャパシタ電極Ｃ１１が形成されるため、キャパシタ電極の凹凸やキャパシタ電極同士の形成位置ずれに起因する、容量の変化や短絡の可能性を低くできる。
【００５３】
（ｅ）薄膜ＥＳＤ保護デバイス１０１では、インダクタ素子Ｌ１が、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１と同じ層（ＸＹ平面上）には配置されていない。そのため、インダクタ素子Ｌ１をダイオード素子Ｄ１およびキャパシタ素子Ｃ１と同じ層に配置した場合に比べて、薄膜ＥＳＤ保護デバイスの実装面積（特に平面上の面積）を低減できる。
【００５４】
（ｆ）また、薄膜ＥＳＤ保護デバイス１０１では、インダクタ素子Ｌ１が、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１よりも低抵抗部（半導体基板２１）から離間して配置されている。低抵抗部（半導体基板２１）には渦電流が流れやすい。そのため、この構成により、インダクタ素子Ｌ１がダイオード素子Ｄ１およびキャパシタ素子Ｃ１よりも低抵抗部（半導体基板２１）に近接して配置されている場合に比べて、Ｑ値が高く、渦電流損失の少ないインダクタ素子を構成できる。
【００５５】
（ｇ）なお、薄膜ＥＳＤ保護デバイス１０１では、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１が、いずれも半導体基板２１の第１主面ＰＳ１側に配置されており、Ｚ軸方向から視て、重なっていない。仮に、ダイオード素子Ｄ１の上にキャパシタ素子Ｃ１を重ねて配置すると、キャパシタ素子Ｃ１を構成するキャパシタ電極の平坦性が確保し難くなる。そのため、この構成により、キャパシタ電極の凹凸に起因する、容量の変化や短絡の可能性を低くできる。
【００５６】
（ｈ）本実施形態では、積層体１０Ａが、Ｚ軸方向から視て、互いに対向する第１辺および第２辺を有する矩形状であり、第１入出力電極Ｐ１および第２入出力電極Ｐ２が第１辺近傍に配置され、グランド電極ＧＰが第２辺近傍に配置されている。この構成によれば、第１主面ＰＳ１および第２主面ＰＳ２に平行な面方向（例えば、Ｘ軸方向またはＹ軸方向）に長い配線を引き回す必要がなく、各素子（インダクタ素子Ｌ１、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１）と電極とを最短距離で接続できる。そのため、各素子と電極との間の配線における導体抵抗や寄生インダクタンスを小さくできる。
【００５７】
（ｉ）また、薄膜ＥＳＤ保護デバイス１０１では、ダイオード素子Ｄ１のアノード電極（ダイオード電極６１）と第１キャパシタ電極Ｃ１１が、同材料（Ａｌ）である。この構成では、ダイオード電極６１および第１キャパシタ電極Ｃ１１を、同工程で同時に形成することができる。そのため、製造工程の工数が削減され、低コスト化できる。
【００５８】
また、薄膜ＥＳＤ保護デバイス１０１では、第１キャパシタ電極Ｃ１１と第２キャパシタ電極（半導体基板２１）との間に挟まれる誘電体層１３が常誘電体であるＳｉＯ２である。そのため、この構成により、誘電体層１３に強誘電体を用いる場合に比べて、温度が変化することによる容量の変化を抑制したキャパシタ素子を構成できる。
【００５９】
（ｊ）さらに、薄膜ＥＳＤ保護デバイス１０１では、第１絶縁体層１１（絶縁体層ＴＬ）が、誘電体層１３と同材料である。この構成では、第１絶縁体層１１（絶縁体層ＴＬ）および誘電体層１３を、同工程で同時に形成することができる。そのため、製造工程の工数が削減され、低コスト化できる。
【００６０】
なお、本実施形態に係る薄膜ＥＳＤ保護デバイス１０１は、例えば次の工程で製造される。
【００６１】
（１）まず、第１主面ＰＳ１を有する半導体基板２１を用意する。半導体基板２１は例えば低抵抗Ｓｉ基板である。
【００６２】
（２）次に、半導体基板２１の第１主面ＰＳ１にダイオード素子Ｄ１を形成する。具体的には、まず、気相成長法（ＣＶＤ）によって、半導体基板２１の第１主面ＰＳ１（低抵抗部）にｎ型半導体層５１をパターニング（成膜）した後、気相成長法（ＣＶＤ）によって、ｎ型半導体層５１の表面に、ｐ型半導体層４１をパターニング（成膜）する。その後、ｐ型半導体層４１の表面にダイオード電極６１を形成する。ダイオード電極６１は、例えばＡｌ膜である。
【００６３】
このようにして、ｎ型半導体層５１、ｐ型半導体層４１およびダイオード電極６１を含んで構成されるダイオード素子Ｄ１を、半導体基板２１の第１主面ＰＳ１に形成する。
【００６４】
（３）また、半導体基板２１の第１主面ＰＳ１（低抵抗部のうち、ｎ型半導体層５１が成膜されていない部分）に、キャパシタ素子Ｃ１を形成する。具体的には、まず、半導体基板２１の第１主面ＰＳ１（低抵抗部）に誘電体層１３を形成する。次に、誘電体層１３の表面に第１キャパシタ電極Ｃ１１を形成する。第１キャパシタ電極Ｃ１１は、例えばＡｌ膜である。誘電体層１３は例えばＳｉＯ２膜である。
【００６５】
このようにして、第１キャパシタ電極Ｃ１１、誘電体層１３、低抵抗部（半導体基板２１）を含んで構成されるキャパシタ素子Ｃ１を、半導体基板２１の第１主面ＰＳ１に形成する。
【００６６】
なお、ダイオード電極６１および第１キャパシタ電極Ｃ１１は、同工程で同時に形成してもよい。その場合には、製造工程の工数が削減され、低コスト化できる。
【００６７】
（４）次に、半導体基板２１の第１主面ＰＳ１に第１絶縁体層１１を形成する。具体的には、半導体基板２１の第１主面ＰＳ１に、気相成長法（ＣＶＤ）によって、少なくともｎ型半導体層５１、ｐ型半導体層４１、ダイオード電極６１、第１キャパシタ電極Ｃ１１および誘電体層１３が埋設する高さまで、第１絶縁体層１１を形成する。第１絶縁体層１１は例えばＳｉＯ２膜である。
【００６８】
なお、第１絶縁体層１１および誘電体層１３は、同工程で同時に形成してもよい。その場合には、製造工程の工数が削減され、低コスト化できる。
【００６９】
その後、第１絶縁体層１１に層間接続導体Ｖ１４を形成する。具体的には、エッチング等によって第１絶縁体層１１に孔を形成した後、イオン化スパッタリング法等によって、層間接続導体Ｖ１４を形成する。
【００７０】
（５）次に、第２絶縁体層１２にインダクタ素子Ｌ１を形成する。具体的には、第１絶縁体層１１の表面にコイル導体Ｌ１２を形成した後、樹脂を塗布する。次に、エッチングにより樹脂に孔を形成した後、イオン化スパッタリング法等によって、層間接続導体Ｖ１３，Ｖ３１を形成する。また、硬化した樹脂の表面にコイル導体Ｌ１１を形成した後、さらに樹脂を塗布する。
【００７１】
このようにして、第２絶縁体層１２を形成する。また、このようにして、コイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１を含んで構成されるインダクタ素子Ｌ１を、第２絶縁体層１２（絶縁体層ＴＬ）に形成する。第２絶縁体層１２は、例えばポリイミド（ＰＩ）樹脂、エポキシ（ＥＰ）樹脂、またはポリベンゾオキサゾール（ＰＢＯ）樹脂等である。
【００７２】
（６）次に、層間接続導体Ｖ１１，Ｖ１２，Ｖ１５を形成する。具体的には、エッチング等によって第２絶縁体層１２に孔を形成した後、イオン化スパッタリング法等によって、層間接続導体Ｖ１１，Ｖ１２を形成する。また、エッチング等によって第１絶縁体層１１および第２絶縁体層１２に孔を形成した後、イオン化スパッタリング法等によって、層間接続導体Ｖ１５を形成する。
【００７３】
（７）次に、第２絶縁体層１２の表面に、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰを形成する。第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰは、例えば第２絶縁体層１２の表面に形成されたＣｕの導体パターンにＮｉ−Ａｕ等のめっき膜を形成した導体である。
【００７４】
（８）次に、第２絶縁体層１２の表面に、保護層１を形成する。保護層１には、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰに応じた位置に開口が形成される。そのため、第２絶縁体層１２の表面に保護層１が形成されても、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰは、保護層１の表面から露出する。保護層１は、例えばポリイミド（ＰＩ）樹脂、エポキシ（ＥＰ）樹脂、またはポリベンゾオキサゾール（ＰＢＯ）樹脂等である。
【００７５】
（９）最後にダイシングを行い、ウェハーから個々の薄膜ＥＳＤ保護デバイス１０１単位（個片）に分離する。
【００７６】
《第２の実施形態》
第２の実施形態では、絶縁体層が磁性体を有する例を示す。
【００７７】
図６（Ａ）は第２の実施形態に係る薄膜ＥＳＤ保護デバイス１０２の斜視図であり、図６（Ｂ）は薄膜ＥＳＤ保護デバイス１０２の正面図である。図７（Ａ）は薄膜ＥＳＤ保護デバイス１０２の底面図であり、図７（Ｂ）は図６（Ｂ）におけるＥ−Ｅ断面図である。図８（Ａ）は図７（Ａ）におけるＦ−Ｆ断面図であり、図８（Ｂ）は図７（Ａ）におけるＧ−Ｇ断面図である。
【００７８】
薄膜ＥＳＤ保護デバイス１０２は、半導体基板の構成とダイオード素子の構成とが、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる。また、薄膜ＥＳＤ保護デバイス１０２は、インダクタ素子Ｌ１の構成が、薄膜ＥＳＤ保護デバイス１０１と異なる。その他の構成については、薄膜ＥＳＤ保護デバイス１０１と実質的に同じである。
【００７９】
以下、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる部分について説明する。
【００８０】
本実施形態に係る半導体基板２２は、第１主面ＰＳ１側にｎ型半導体層５１が形成されている。それ以外の構成は、第１の実施形態で説明した半導体基板２１と同じである。本実施形態では、半導体基板２２のうち、ｎ型半導体層５１以外の部分が本発明における「低抵抗部」である。
【００８１】
本実施形態に係るダイオード素子Ｄ２は、半導体基板２１の第１主面ＰＳ１側に形成され、ｎ型半導体層５２、ｐ型半導体層４１およびダイオード電極６１を含んで構成される。具体的には、図８（Ａ）等に示すように、半導体基板２１の第１主面ＰＳ１側には、所定の深さのｎ型半導体層５２（ｎ型ウェル）が形成されている。ｎ型半導体層５２の一部は半導体基板２１の第１主面ＰＳ１から露出しており、ｎ型半導体層５２の表面（第１主面ＰＳ１）にはｐ型半導体層４１が配置されている。ｐ型半導体層４１は、例えば気相成長法（ＣＶＤ）により形成される。また、このｐ型半導体層４１の表面には、ダイオード電極６１が形成されている。
【００８２】
本実施形態に係る絶縁体層ＴＬは、一部に磁性体３１を有する。具体的には、磁性体３１は、第２絶縁体層１２の内部に形成されている。磁性体３１は、例えばフェライト粉等の磁性体粉がエポキシ樹脂等の樹脂中に分散された樹脂を塗布して形成される部材である。
【００８３】
本実施形態に係るインダクタ素子Ｌ２は、上記磁性体３１、磁性体３１に形成されるコイル導体Ｌ１１，Ｌ１２、および磁性体３１に形成される層間接続導体Ｖ３１を含んで構成される。
【００８４】
また、図８（Ａ）および図８（Ｂ）に示すように、磁性体３１は、コイル導体Ｌ１１，Ｌ１２と低抵抗部（半導体基板２１のうち、ｎ型半導体層５２以外の部分）との間に配置されている。
【００８５】
本実施形態に係る薄膜ＥＳＤ保護デバイス１０２によれば、第１の実施形態で述べた効果以外に、次のような効果を奏する。
【００８６】
（ａ）薄膜ＥＳＤ保護デバイス１０２は、絶縁体層ＴＬの一部に磁性体３１を有する。この構成により、磁性体３１の高い透磁率の作用で、少ないターン数でも所定のインダクタンス値を有するインダクタ素子が得られる。
【００８７】
（ｂ）また、薄膜ＥＳＤ保護デバイス１０２では、磁性体３１が、コイル導体Ｌ１１，Ｌ１２と低抵抗部（半導体基板２１のうち、ｎ型半導体層５２以外の部分）との間に配置されている。この構成では、コイル導体Ｌ１１，Ｌ１２と低抵抗部との間に、磁性体が介在しているため、磁性体の磁気シールド効果により、インダクタ素子Ｌ２と低抵抗部とのアイソレーションがさらに高まる。したがって、この構成により、低抵抗部に渦電流がさらに流れ難くなり、Ｑ値の高いインダクタ素子Ｌ２を構成できる。
【００８８】
（ｃ）さらに、薄膜ＥＳＤ保護デバイスでは、インダクタ素子Ｌ２を構成するコイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１が、磁性体３１に形成されている。この構成により、磁性体の磁気シールド効果により、インダクタ素子Ｌ２から磁界が磁性体３１の外部に放射されることが抑制される。したがって、この構成により、他の導体（例えば、キャパシタ素子Ｃ１を構成する第１キャパシタ電極Ｃ１１）に渦電流がさらに流れ難くなり、インダクタ素子Ｌ２のＱ値がさらに高まる。
【００８９】
なお、本実施形態では、絶縁体層ＴＬの一部が磁性体３１を有する例を示したが、この構成に限定されるものではない。絶縁体層ＴＬ全体が磁性体であってもよい。
【００９０】
また、本実施形態では、磁性体３１が、フェライト粉等の磁性体粉をエポキシ樹脂等に分散した樹脂に塗布して形成される部材である例を示したが、この構成に限定されるものではない。磁性体３１は、例えば磁性体フェライト焼結体シートであってもよい。
【００９１】
また、本実施形態では、コイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１が、磁性体３１の内部に形成される例を示したが、この構成に限定されるものではない。コイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１は、一部が磁性体の表面に形成されていてもよい。また、コイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１は、絶縁体層ＴＬに形成されていれば上記（ａ）等の作用・効果を奏する。したがって、コイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１は、磁性体３１に形成されている必要はない。
【００９２】
なお、本実施形態に係る薄膜ＥＳＤ保護デバイス１０２は、例えば次の工程で製造される。
【００９３】
（１）まず、互いに対向する第１主面ＰＳ１および第２主面ＰＳ２を有する半導体基板２１を用意する。半導体基板２１は例えば低抵抗Ｓｉ基板である。
【００９４】
（２）次に、半導体基板２１の第１主面ＰＳ１側にダイオード素子Ｄ２を形成する。具体的には、まず、半導体基板２１の第１主面ＰＳ１側に所定の開口を有する絶縁膜（不図示）を形成し、この開口にｎ型不純物をドーピングしてｎ型半導体層５２（ｎ型ウェル）を形成する。次に、気相成長法（ＣＶＤ）によって、ｎ型半導体層５２の表面（第１主面ＰＳ１）にｐ型半導体層４１をパターニング（成膜）する。その後、ｐ型半導体層４１の表面にダイオード電極６１を形成する。
【００９５】
このようにして、ｎ型半導体層５２、ｐ型半導体層４１およびダイオード電極６１を含んで構成されるダイオード素子Ｄ２を、半導体基板２１の第１主面ＰＳ１側に形成する。
【００９６】
（３）また、半導体基板２１の第１主面ＰＳ１（ｎ型半導体層５２が形成されていない部分）に、キャパシタ素子Ｃ１を形成する。具体的には、まず、第２キャパシタ電極Ｃ１２を形成する。その後、第２キャパシタ電極Ｃ１２の表面に誘電体層１３を形成する。次に、誘電体層１３の表面に第１キャパシタ電極Ｃ１１を形成する。
【００９７】
このようにして、半導体基板２１の第１主面ＰＳ１に、第１キャパシタ電極Ｃ１１、第２キャパシタ電極Ｃ１２および誘電体層１３を含んで構成されるキャパシタ素子Ｃ１を形成する。
【００９８】
（４）次に、半導体基板２１の第１主面ＰＳ１に第１絶縁体層１１を形成する。具体的には、半導体基板２１の第１主面ＰＳ１に、気相成長法（ＣＶＤ）によって、少なくともｐ型半導体層４１、ダイオード電極６１、第１キャパシタ電極Ｃ１１および誘電体層１３が埋設する高さまで、第１絶縁体層１１を形成する。
【００９９】
（５）次に、第１絶縁体層１１に層間接続導体Ｖ１４を形成する。具体的には、エッチング等によって第１絶縁体層１１に孔を形成した後、イオン化スパッタリング法等によって、層間接続導体Ｖ１４を形成する。
【０１００】
（６）次に、磁性体３１にインダクタ素子Ｌ１を形成する。具体的には、第１絶縁体層１１の表面にコイル導体Ｌ１２を形成した後、磁性体樹脂を塗布または印刷する。磁性体樹脂は、フェライト粉等の磁性体粉がエポキシ樹脂等の樹脂中に分散された樹脂である。次に、次にエッチング等により磁性体樹脂に孔を形成した後、イオン化スパッタリング法等によって、層間接続導体Ｖ１３，Ｖ３１を形成する。また、硬化した磁性体樹脂の表面にコイル導体Ｌ１１を形成した後、さらに磁性体樹脂を塗布または印刷する。
【０１０１】
このようにして、インダクタ素子Ｌ２（磁性体３１、磁性体３１に形成されるコイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１）を形成する。
【０１０２】
（７）次に、第２絶縁体層１２を形成する。具体的には、第１絶縁体層１１の表面、および磁性体３１の表面に、樹脂を塗布する。
【０１０３】
（８）次に、層間接続導体Ｖ１１，Ｖ１２，Ｖ１５を形成する。具体的には、エッチング等によって第２絶縁体層１２および磁性体３１に孔を形成した後、イオン化スパッタリング法等によって、層間接続導体Ｖ１１，Ｖ１２を形成する。また、エッチング等によって第１絶縁体層１１、第２絶縁体層１２および磁性体３１に孔を形成した後、イオン化スパッタリング法等によって、層間接続導体Ｖ１５を形成する。
【０１０４】
（９）次に、第２絶縁体層１２の表面に、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰを形成する。第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰは、例えば第２絶縁体層１２の表面に形成されたＣｕの導体パターンにＮｉ−Ａｕ等のめっき膜を形成した導体である。
【０１０５】
（１０）次に、第２絶縁体層１２の表面に、保護層１を形成する。保護層１には、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰに応じた位置に開口が形成される。そのため、第２絶縁体層１２の表面に保護層１が形成されても、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰは、保護層１の表面から露出する。
【０１０６】
（１１）最後にダイシングを行い、ウェハーから個々の薄膜ＥＳＤ保護デバイス１０２単位（個片）に分離する。
【０１０７】
《第３の実施形態》
第３の実施形態では、以上に示した各実施形態とは異なるグランド電極を備える薄膜ＥＳＤ保護デバイスの例を示す。
【０１０８】
図９（Ａ）は第３の実施形態に係る薄膜ＥＳＤ保護デバイス１０３の斜視図であり、図９（Ｂ）は薄膜ＥＳＤ保護デバイス１０３の底面図である。
【０１０９】
薄膜ＥＳＤ保護デバイス１０３は、グランド電極ＧＰの形状が、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる。その他の構成については、薄膜ＥＳＤ保護デバイス１０１と同じである。
【０１１０】
以下、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる部分について説明する。
【０１１１】
本実施形態に係るグランド電極ＧＰは、長手方向がＹ軸方向に一致する矩形の導体である。
【０１１２】
このような構成でも、第１の実施形態と同様の作用・効果を奏する。
【０１１３】
《第４の実施形態》
第４の実施形態では、複数のグランド電極を備える薄膜ＥＳＤ保護デバイスの例を示す。
【０１１４】
図１０（Ａ）は第４の実施形態に係る薄膜ＥＳＤ保護デバイス１０４の斜視図であり、図１０（Ｂ）は薄膜ＥＳＤ保護デバイス１０４の底面図である。図１１（Ａ）は図１０（Ｂ）におけるＨ−Ｈ断面図であり、図１１（Ｂ）は図１０（Ｂ）におけるＪ−Ｊ断面図である。図１２は薄膜ＥＳＤ保護デバイス１０４の回路図である。
【０１１５】
薄膜ＥＳＤ保護デバイス１０４は、２つのグランド電極ＧＰ１，ＧＰ２を備える点で、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる。その他の構成については、薄膜ＥＳＤ保護デバイス１０１と実質的に同じである。
【０１１６】
以下、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる部分について説明する。
【０１１７】
グランド電極ＧＰ１，ＧＰ２は、実装基板等に実装するためのＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）形端子であり、絶縁体層ＴＬの表面（積層体１０Ａの第１面Ｓ１）に矩形の島状に形成されている。グランド電極ＧＰ１，ＧＰ２は、Ｙ軸方向に沿って配列されている。
【０１１８】
図１１（Ａ）に示すように、グランド電極ＧＰ１は、導体７１および層間接続導体Ｖ１５を介して、半導体基板２１（低抵抗部）に接続される。また、図１１（Ｂ）に示すように、グランド電極ＧＰ２は、導体７２および層間接続導体Ｖ１６を介して、半導体基板２１（低抵抗部）に接続される。
【０１１９】
また、本実施形態では、第１入出力電極Ｐ１および第２入出力電極Ｐ２が、第１辺（図１０（Ｂ）における積層体１０Ａの左辺）近傍に配置されていて、グランド電極ＧＰ１，ＧＰ２が、第２辺（図１０（Ｂ）における積層体１０Ａの右辺）近傍に配置されている。
【０１２０】
このような構成でも、第１の実施形態と同様の作用・効果を奏する。
【０１２１】
《第５の実施形態》
第５の実施形態では、第１入出力電極、第２入出力電極およびグランド電極の配置が、以上に示した各実施形態とは異なる例を示す。
【０１２２】
図１３は、第５の実施形態に係る薄膜ＥＳＤ保護デバイス１０５の底面図である。図１４は、薄膜ＥＳＤ保護デバイス１０５の回路図である。
【０１２３】
薄膜ＥＳＤ保護デバイス１０５は、上述したように、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰの配置が、第３の実施形態に係る薄膜ＥＳＤ保護デバイス１０３と異なる。薄膜ＥＳＤ保護デバイス１０５は、ダイオード素子Ｄ１Ａの構造が、第３の実施形態に係るダイオード素子Ｄ１と異なる。また、薄膜ＥＳＤ保護デバイス１０５は、ダイオード素子Ｄ２Ａおよびキャパシタ素子Ｃ２をさらに備える点で、薄膜ＥＳＤ保護デバイス１０３と異なる。薄膜ＥＳＤ保護デバイス１０５の他の構成については、薄膜ＥＳＤ保護デバイス１０３と実質的に同じである。
【０１２４】
以下、第３の実施形態に係る薄膜ＥＳＤ保護デバイス１０３と異なる部分について説明する。
【０１２５】
図１４に示すように、ダイオード素子Ｄ１Ａ，Ｄ２Ａは、いずれもカソードが互いに接続された２つのｐｎ接合ダイオードであり、ツェナー特性を有する。キャパシタ素子Ｃ２は、キャパシタ素子Ｃ１と略同じ構成である。
【０１２６】
ダイオード素子Ｄ１Ａおよびキャパシタ素子Ｃ２は、第１入出力電極Ｐ１とグランド電極ＧＰとの間に、並列接続されている。具体的には、ダイオード素子Ｄ１Ａの第１端Ｅ１およびキャパシタ素子Ｃ２の第９端Ｅ９が、第１入出力電極Ｐ１に電気的に接続され、ダイオード素子Ｄ１Ａの第２端Ｅ２およびキャパシタ素子Ｃ２の第１０端Ｅ１０が、グランド電極ＧＰに電気的に接続されている。また、ダイオード素子Ｄ２Ａおよびキャパシタ素子Ｃ１は、第２入出力電極Ｐ２とグランド電極ＧＰとの間に、並列接続されている。具体的には、ダイオード素子Ｄ２Ａの第７端Ｅ７およびキャパシタ素子Ｃ１の第３端Ｅ３が、第２入出力電極Ｐ２に電気的に接続され、ダイオード素子Ｄ２Ａの第８端Ｅ８およびキャパシタ素子Ｃ１の第４端Ｅ４が、グランド電極ＧＰに電気的に接続されている。
【０１２７】
このように、薄膜ＥＳＤ保護デバイス１０５では、ダイオード素子Ｄ１Ａ，Ｄ２Ａ、インダクタ素子Ｌ１およびキャパシタ素子Ｃ１，Ｃ２により、ＥＳＤ保護機能付きπ型ローパスフィルタが構成される。
【０１２８】
本実施形態では、図１３に示すように、半導体基板の第１主面の平面視で（Ｚ軸方向から視て）、グランド電極ＧＰが、Ｘ軸方向において第１入出力電極Ｐ１と第２入出力電極Ｐ２との間に配置されている。
【０１２９】
次に、グランド電極ＧＰを第１入出力電極Ｐ１と第２入出力電極Ｐ２との間に配置することによる効果を、図を参照して説明する。図１５は、比較例である第４の実施形態に係る薄膜ＥＳＤ保護デバイス１０４の底面図である。
【０１３０】
図１５に示すように、第１入出力電極Ｐ１と第２入出力電極Ｐ２とが隣接している場合、一方の入出力電極に印加されたＥＳＤをグランド（グランド電極ＧＰ１，ＧＰ２）に逃がす際に（図１５中の白抜き矢印参照）、主に低抵抗部を介してＥＳＤが他方の入出力電極側に流れる虞がある（例えば、図１５中の矢印参照）。これに対して本実施形態によれば、グランド電極ＧＰが第１入出力電極Ｐ１と第２入出力電極Ｐ２との間に配置されているため、一方の入出力電極に印加されたＥＳＤをグランド（グランド電極ＧＰ）に逃がす際に（図１３中の白抜き矢印参照）、主に低抵抗部を介してＥＳＤが他方の入出力電極側に流れることを抑制できる。
【０１３１】
すなわち、第１入出力電極Ｐ１と第２入出力電極Ｐ２との間にグランド電極ＧＰを配置することにより、ＥＳＤに対する第１入出力電極Ｐ１と第２入出力電極Ｐ２との間のアイソレーションを高めることができる。
【０１３２】
《第６の実施形態》
第６の実施形態では、第１入出力電極、第２入出力電極およびグランド電極の配置が、以上に示した各実施形態とは異なる例を示す。
【０１３３】
図１６は、第６の実施形態に係る薄膜ＥＳＤ保護デバイス１０６の底面図である。
【０１３４】
薄膜ＥＳＤ保護デバイス１０６は、第３入出力端子Ｐ３をさらに備える点で、第５の実施形態に係る薄膜ＥＳＤ保護デバイス１０５と異なる。また、薄膜ＥＳＤ保護デバイス１０６では、第１入出力電極Ｐ１および第２入出力電極Ｐ２の大きさが薄膜ＥＳＤ保護デバイス１０５と異なる。薄膜ＥＳＤ保護デバイス１０６の他の構成については、薄膜ＥＳＤ保護デバイス１０５と実質的に同じである。
【０１３５】
以下、第５の実施形態に係る薄膜ＥＳＤ保護デバイス１０５と異なる部分について説明する。
【０１３６】
本実施形態では、第１入出力電極Ｐ１および第２入出力電極Ｐ２が、第１辺（図１６における積層体１０Ｄの左辺）近傍に配置されていて、第３入出力電極Ｐ３が、第２辺（図１６における積層体１０Ｄの右辺）近傍に配置されている。第１入出力電極Ｐ１および第２入出力電極Ｐ２は、Ｙ軸方向に沿って配列されている。グランド電極ＧＰは、積層体１０Ｄの中央付近に配置されている。
【０１３７】
また、本実施形態では、図１６に示すように、半導体基板の第１主面の平面視で（Ｚ軸方向から視て）、第１入出力電極Ｐ１とグランド電極ＧＰとの間の距離、第２入出力電極Ｐ２とグランド電極ＧＰとの間の距離、および第３入出力電極Ｐ３とグランド電極ＧＰとの間の距離が、略等しい。
【０１３８】
なお、第１入出力電極Ｐ１とグランド電極ＧＰとの間には、ダイオード素子が接続されている（図示省略）。第２入出力電極Ｐ２とグランド電極ＧＰとの間には、ダイオード素子が接続されている（図示省略）。また、第３入出力電極Ｐ３とグランド電極ＧＰとの間には、ダイオード素子が接続されている（図示省略）。
【０１３９】
次に、各入出力電極（第１入出力電極Ｐ１、第２入出力電極Ｐ２および第３入出力電極Ｐ３）とグランド電極ＧＰとの間の距離が略等しいことによる効果を、図を参照して説明する。図１７（Ａ）は比較例である薄膜ＥＳＤ保護デバイス１０６Ａの平面図であり、図１７（Ｂ）は薄膜ＥＳＤ保護デバイス１０６Ａの回路図である。図１８は、薄膜ＥＳＤ保護デバイス１０６Ａの各入出力電極とグランド電極間のＶ−Ｉ特性を示した図である。
【０１４０】
図１７（Ａ）に示すように、第１入出力電極Ｐ１とグランド電極ＧＰとの間の距離は、他の入出力電極（第２入出力電極Ｐ２および第３入出力電極Ｐ３）とグランド電極ＧＰとの間の距離よりも長い。一般に、入出力電極とグランド電極との間の距離が長いと、入出力電極とグランド電極間のダイナミック抵抗値は高くなる。そのため、図１８に示すように、各入出力電極とグランド電極ＧＰとの間の距離が異なる場合には、各入出力電極とグランド電極間でのＥＳＤ抑制電圧にばらつきが生じる。
【０１４１】
一方、本実施形態では、各入出力電極とグランド電極との間の距離が略等しい。そのため、各入出力電極とグランド電極との間のダイナミック抵抗値のばらつきが抑制され、結果的に各入出力電極とグランド電極間でのＥＳＤ抑制電圧のばらつきを抑制できる。
【０１４２】
《その他の実施形態》
以上に示した各実施形態では、積層体の平面形状が矩形の直方体である例を示したが、この構成に限定されるものではない。積層体の形状は、本発明の作用・効果を奏する範囲において適宜変更可能である。積層体の平面形状は、例えば多角形、円形、楕円形、Ｌ字形、クランク形、Ｔ字形、Ｙ字形等であってもよい。また、半導体基板の形状も、積層体と同様に、本発明の作用・効果を奏する範囲において適宜変更可能である。
【０１４３】
また、以上に示した各実施形態では、互いに対向する第１主面ＰＳ１および第２主面ＰＳ２を有する半導体基板２１，２２を示したが、半導体基板はこの構成に限定されるものではない。半導体基板の第２主面ＰＳ２は、第１主面ＰＳ１に対向している必要はなく、曲面であってもよい。さらに、半導体基板は第１主面ＰＳ１を有していればよく、第２主面ＰＳ２がなくてもよい。
【０１４４】
また、以上に示した各実施形態では、積層体の第１面Ｓ１（第２絶縁体層１２の表面）に保護層１が形成されている構成について示したが、これに限定されるものではない。保護層１は必須の構成ではない。また、積層体の第２面Ｓ２（半導体基板の第２主面ＰＳ２）側に保護層が形成されていてもよい。
【０１４５】
以上の示した各実施形態では、半導体基板の全体または略全体が、低抵抗部である例を示したが、この構成に限定されるものではない。低抵抗部は、ダイオード素子の第２端とキャパシタ素子の第４端とを接続する構成であればよく、半導体基板の少なくとも第１主面ＰＳ１側に形成されていてもよい。
【０１４６】
なお、以上に示した第１〜第４の各実施形態では、低抵抗部（半導体基板）が、カソード電極および第２キャパシタ電極である例を示した、低抵抗部は構成に限定されるものではない。低抵抗部は、例えばダイオード素子のアノード電極であってもよい。また、半導体基板が有する低抵抗部の表面に、アノード電極またはカソード電極や第２キャパシタ電極が形成されていてもよい。
【０１４７】
なお、以上に示した第１〜第４の各実施形態では、ｐｎ接合ダイオードであるダイオード素子Ｄ１，Ｄ２を示したが、ダイオード素子はこの構成に限定されるものではない。ダイオード素子は、第５・第６の実施形態で示したように、例えば２つのｐｎ接合ダイオードのカソードが互いに接続され、且つ、直列接続された構成であってもよい。また、ダイオード素子は、２つのｐｎ接合ダイオードのアノードが互いに接続され、且つ、直列接続された構成であってもよい。
【０１４８】
以上に示した各実施形態では、Ｚ軸方向に巻回軸を有するインダクタ素子の例を示したが、この構成に限定されるものではない。インダクタ素子の形状、巻回数は本発明の作用・効果を奏する範囲において適宜変更可能である。インダクタ素子は例えば平面スパイラル状、平面ループ状、ヘリカル状およびミアンダ形状であってもよい。また、インダクタ素子の巻回軸についても、本発明の作用・効果を奏する範囲において適宜変更可能であり、例えばＸ軸方向またはＹ軸方向に沿っていてもよい。
【０１４９】
また、以上に示した各実施形態では、ローパスフィルタが構成された薄膜ＥＳＤ保護デバイスの例を示したが、この構成に限定されるものではない。薄膜ＥＳＤ保護デバイスに構成される回路は、本発明の作用・効果を奏する範囲において適宜変更可能である。
【０１５０】
以上に示した各実施形態では、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰが矩形の導体である例について示したが、この構成に限定されるものではない。第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰの形状は適宜変更可能である。また、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰの配置・個数についても、薄膜ＥＳＤ保護デバイスの回路構成によって適宜変更可能である。
【０１５１】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【符号の説明】
【０１５２】
Ｄ１，Ｄ１Ａ，Ｄ２，Ｄ２Ａ，Ｄ３，Ｄ４…ダイオード素子
Ｃ１，Ｃ２…キャパシタ素子
Ｃ１１…第１キャパシタ電極
Ｃ１２…第２キャパシタ電極
Ｌ１，Ｌ２…インダクタ素子
Ｌ１１，Ｌ１２…コイル導体
Ｅ１…ダイオード素子の第１端
Ｅ２…ダイオード素子の第２端
Ｅ３…キャパシタ素子の第３端
Ｅ４…キャパシタ素子の第４端
Ｅ５…インダクタ素子の第５端
Ｅ６…インダクタ素子の第６端
Ｅ７…ダイオード素子の第７端
Ｅ８…ダイオード素子の第８端
Ｅ９…キャパシタ素子の第９端
Ｅ１０…キャパシタ素子の第１０端
Ｐ１…第１入出力電極
Ｐ２…第２入出力電極
Ｐ３…第３入出力電極
ＧＰ，ＧＰ１，ＧＰ２…グランド電極
ＰＳ１…半導体基板の第１主面
ＰＳ２…半導体基板の第２主面
Ｓ１…積層体の第１面
Ｓ２…積層体の第２面
ＴＬ…絶縁体層
Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１６，Ｖ３１…層間接続導体
１…保護層
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ…積層体
１１…第１絶縁体層
１２…第２絶縁体層
１３…誘電体層
２１，２２…半導体基板
３１…磁性体
４１…ｐ型半導体層
５１，５２…ｎ型半導体層
６１，６２…ダイオード電極
７１…導体
１０１，１０２，１０３，１０４，１０５，１０６，１０６Ａ…薄膜ＥＳＤ保護デバイス
【要約】
薄膜ＥＳＤ保護デバイス（１０１）は、少なくとも第１主面（ＰＳ１）側に低抵抗部を有する半導体基板（２１）と、半導体基板（２１）の第１主面（ＰＳ１）に形成される絶縁体層（ＴＬ）と、絶縁体層（ＴＬ）の表面に形成される第１入出力電極（Ｐ１）、第２入出力電極（Ｐ２）およびグランド電極（ＧＰ）と、第１主面（ＰＳ１）側に形成されるダイオード素子（Ｄ１）と、第１主面（ＰＳ１）側に形成されるキャパシタ素子（Ｃ１）とを備える。ダイオード素子（Ｄ１）は、第１端が第１入出力電極（Ｐ１）に接続され、第２端がグランド電極（ＧＰ）に接続される。キャパシタ素子（Ｃ１）は、第３端が第２入出力電極（Ｐ２）に接続され、第４端がグランド電極（ＧＰ）に接続される。ダイオード素子（Ｄ１）の第２端およびキャパシタ素子（Ｃ１）の第４端は、低抵抗部（半導体基板（２１））を介してグランド電極（ＧＰ）に接続される。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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