(57)【特許請求の範囲】
【請求項１】
複数の１次インダクタと、
前記複数の１次インダクタに対して共通に設けられ、各前記１次インダクタと磁気的に結合する２次インダクタと、
前記複数の１次インダクタのいずれか１つから電磁誘導によって前記２次インダクタに伝達された信号を、より低周波数の信号に変換するための復調器と、
複数の低雑音増幅器を備え、
各前記１次インダクタには、少なくとも１つの前記低雑音増幅器が対応し、
各前記１次インダクタは、対応する１または複数の前記低雑音増幅器の差動出力ノード間に接続される、半導体装置。
【請求項２】
各前記低雑音増幅器は、入力信号を増幅可能な活性状態と入力信号を遮断する非活性状態とに切替え可能であり、
前記半導体装置は、制御部をさらに備え、
前記制御部は、いずれか１つの前記低雑音増幅器を選択し、前記選択された低雑音増幅器を活性状態にし、残りの前記低雑音増幅器を非活性状態にすることによって、前記選択された低雑音増幅器に入力された信号を前記２次インダクタに伝達させるように構成される、請求項１に記載の半導体装置。
【請求項３】
前記複数の１次インダクタにそれぞれ対応し、各々が対応する前記１次インダクタと並列に接続された複数の第１の可変容量素子をさらに備える、請求項２に記載の半導体装置。
【請求項４】
前記制御部は、前記選択された低雑音増幅器に共に対応する１次インダクタと第１の可変容量素子とが、前記選択された低雑音増幅器に入力された信号の周波数において並列共振回路を構成するように、前記対応する第１の可変容量素子の容量値を設定するように構成される、請求項３に記載の半導体装置。
【請求項５】
前記制御部は、前記選択された低雑音増幅器に対応する第１の可変容量素子を除く残余の第１の可変容量素子の容量値を、設定可能な最小値に設定するように構成される、請求項４に記載の半導体装置。
【請求項６】
前記複数の１次インダクタの２個ずつの全組合わせにそれぞれ対応する複数の第２の可変容量素子と、
前記複数の１次インダクタの２個ずつの全組合わせにそれぞれ対応する複数の第３の可変容量素子とをさらに備え、
前記複数の第２の可変容量素子の各々は、対応する２個の前記１次インダクタの第１端子間に接続され、
前記複数の第２の可変容量素子の各々は、対応する２個の前記１次インダクタの第２端子間に接続される、請求項３に記載の半導体装置。
【請求項７】
前記制御部は、前記選択された低雑音増幅器に対応する１次インダクタと、前記選択された低雑音増幅器に接続されていない非対応の１次インダクタとの間に接続された第２および第３の可変量素子が、前記非対応の１次インダクタと共に所定の周波数で直列共振回路を構成するように、前記第２および第３の可変容量素子の容量値を設定するように構成される、請求項６に記載の半導体装置。
【請求項８】
前記所定の周波数は、前記非対応の１次インダクタの自己共振周波数である、請求項７に記載の半導体装置。
【請求項９】
前記所定の周波数は、前記選択された低雑音増幅器に入力される妨害波の周波数である、請求項７に記載の半導体装置。
【請求項１０】
前記複数の低雑音増幅器の差動入力ノード間には、互いに周波数帯域の異なる受信信号が選択的に入力される、請求項２に記載の半導体装置。
【請求項１１】
複数の１次インダクタと、
前記複数の１次インダクタに対して共通に設けられ、各前記１次インダクタと磁気的に結合する２次インダクタと、
前記複数の１次インダクタのいずれか１つから電磁誘導によって前記２次インダクタに伝達された信号を、より低周波数の信号に変換するための復調器と、
前記２次インダクタに接続された差動入力ノードおよび前記復調器に接続された差動出力ノードを有する低雑音増幅器とを備え、
前記低雑音増幅器は、一端に負荷インダクタが接続され、他端に前記２次インダクタが接続されたゲート接地増幅回路を含む、半導体装置。
【請求項１２】
前記複数の１次インダクタにそれぞれ対応し、各々が対応する１次インダクタと並列に接続された複数の第１の可変容量素子と、
前記負荷インダクタと並列に接続された第２の可変容量素子とをさらに備える、請求項１１に記載の半導体装置。
【請求項１３】
前記半導体装置は、制御部をさらに備え、
前記制御部は、前記複数の１次インダクタのいずれか１つに受信信号が入力された場合に、前記受信信号が入力された１次インダクタとこれに対応する第１の可変容量素子とが前記受信信号の周波数で並列共振回路を構成するように、前記対応の第１の可変容量素子の容量値を設定するとともに、前記負荷インダクタと前記第２の可変容量素子とが前記受信信号の周波数で並列共振回路を構成するように前記第２の可変容量素子の容量値を設定するように構成される、請求項１２に記載の半導体装置。
【請求項１４】
互いに周波数帯域の異なる受信信号が選択的に入力される複数の低雑音増幅器と、
各前記低雑音増幅器の差動出力ノード間にそれぞれ接続された複数の１次インダクタと、
前記複数の１次インダクタに対して共通に設けられ、各前記１次インダクタと磁気的に結合する２次インダクタとを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、たとえば、携帯電話などの無線通信用の高周波受信部を備えた半導体装置に好適に用いられるものである。
【背景技術】
【０００２】
近年、携帯電話機などの無線通信端末は、複数の通信規格に対応することが求められ、マルチモードの高周波集積回路（ＲＦＩＣ：Radio  Frequency  Integrated  Circuit）が開発されている。マルチモードＲＦＩＣは、たとえば、ＧＳＭ（登録商標）（Global  System  for  Mobile  Communications）、ＥＤＧＥ（Enhanced  Data  Rates  for  GSM  Evolution）、ＷＣＤＭＡ（登録商標）（Wideband  Code  Division  Multiple  Access）、およびＬＴＥ（登録商標）（Long  Term  Evolution）などに対応する。
【０００３】
マルチモードＲＦＩＣでは、複数の周波数帯域のＲＦ信号に対応した回路を搭載する必要があるため、回路面積の増大が１つの問題となっている。受信キャリアアグリゲーションおよび受信ダイバシティにまで対応しようとすると、複数系統の受信パスが必要になるために回路面積の増大の問題がさらに深刻になる。
【０００４】
ＲＦＩＣの回路面積を削減する方法として、たとえば、特開２００９−１０４６１号公報（特許文献１）に記載の技術が知られている。この文献の技術では、複数の受信周波数帯域にそれぞれ対応した複数の低雑音増幅器（ＬＮＡ：Low  Noise  Amplifier）間で、ディジェネレーション用のインダクタおよび負荷インダクタを共有することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１０４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、負荷インダクタを共用するＬＮＡの数が増加するにつれて、ＬＮＡの出力側に付随する寄生容量の影響も増大する。この寄生容量の影響によって、ＬＮＡの利得およびノイズ特性が低下してしまうという問題が生じる。このため、従来は、負荷インダクタを共用可能なＬＮＡの数が制限されることになるので、回路面積の縮小が困難であった。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施形態による半導体装置は、各低雑音増幅器の差動出力ノード間にそれぞれ接続される複数の１次インダクタと、複数の１次インダクタに対して共通に設けられ、各１次インダクタと磁気的に結合する２次インダクタとを備える。
【発明の効果】
【０００９】
上記の実施形態によれば、受信回路の面積のさらなる削減が可能である。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態によるＲＦＩＣが内蔵された無線通信端末の構成を示すブロック図である。
【図２】図１のフロントエンドモジュールおよび受信部のさらに詳しい構成を示す図である。
【図３】図２のトランスフォーマ４２のより詳細な構成を示す回路図である。
【図４】図２および図３に示すＬＮＡの構成例を示す回路図である。
【図５】図２に示す直交復調器を構成するミキサとアクティブフィルタとの構成例を示す回路図である。
【図６】図２および図３で示したトランスフォーマのレイアウト例を模式的に示す平面図である。
【図７】トランスフォーマの交流等価回路を示す図である。
【図８】受信部に設けられたＬＮＡの電流利得について説明するための図である。
【図９】第２の実施形態によるＲＦＩＣの受信部の一部の回路構成を示す図である。
【図１０】図９において、第２番目の入力ポートに受信ＲＦ信号が入力される場合の等価回路を示す図である。
【図１１】図１０の各部のインピーダンスの周波数特性およびトランスフォーマの電流利得の周波数特性を示す図である。
【図１２】図１０の帯域除去フィルタの効果を説明するための図である。
【図１３】第３の実施形態によるＲＦＩＣの受信部の一部の回路構成を示す図である。
【図１４】図１３の変形例を示す回路図である。
【図１５】図１４の一部のＬＮＡの回路構成を示す図である。
【図１６】第４の実施形態によるＲＦＩＣの受信部の構成を示すブロック図である。
【図１７】図１６のトランスフォーマおよびＬＮＡのより詳細な構成を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１２】
＜第１の実施形態＞
［無線通信システムの概略構成］
図１は、第１の実施形態によるＲＦＩＣが内蔵された無線通信端末の構成を示すブロック図である。図１の無線通信システム１は、たとえば、携帯電話機に用いられる。無線通信システム１は、ＲＦＩＣ１２と、ベースバンドＩＣ（Integrated  Circuit）１０と、ＨＰＡ（High  Power  Amplifier：高出力増幅器）モジュール１６と、送信用整合回路１４＿１〜１４＿ｎと、受信用整合回路１８＿１〜１８＿ｎと、フロントエンドモジュール（ＦＥＭ：Front  End  Module）２０と、アンテナ２２とを含む。
【００１３】
（ＲＦＩＣ）
図１に示すように、半導体装置としてのＲＦＩＣ１２は、受信部２４、送信部２６、およびデジタルＲＦ（Radio  Frequency）インターフェース（ＤｉｇＲＦ  ＩＦ）２８を含む。
【００１４】
受信部２４は、アンテナ２２で受信した基地局等からの受信ＲＦ信号を、ローカルキャリア信号（局部発振信号）を使ってより低周波数のアナログ受信ベースバンド信号に変換する（ダウンコンバートする）。受信部２４は、さらに、アナログ受信ベースバンド信号をＡＤ（Analog-to-Digital）変換してデジタル受信ベースバンド信号を生成する。
【００１５】
送信部２６は、デジタル送信ベースバンド信号をＤＡ（Digital-to-Analog）変換してアナログ送信ベースバンド信号を生成する。送信部２６は、さらに、ローカルキャリア信号を使ってそのアナログ送信ベースバンド信号をより高周波数の送信ＲＦ信号に変換する（アップコンバートする）。そして、送信部２６は、アンテナ２２を介して基地局等に送信ＲＦ信号を無線送信する。
【００１６】
デジタルＲＦインターフェース２８は、ＲＦＩＣ１２とベースバンドＩＣ１０との間のインターフェースであり、ＭＩＰＩ  Ａｌｌｉａｎｃｅ（ＭＩＰＩ：Mobile  Industry  Processor  Interface）により策定されたインターフェース規格に従ったものである。
【００１７】
ＲＦＩＣ１２は、さらに、各々ＲＦ信号を出力する複数の出力ポートＴＯＵＴ１〜ＴＯＵＴｎと、各々ＲＦ信号を受け取る複数の入力ポートＲＩＮ１〜ＲＩＮｎを有する。各入力ポートＲＩＮは正側端子と負側端子とを含み、この端子対に差動の受信ＲＦ信号が入力される。各出力ポートＴＯＵＴは、シングルエンドの送信ＲＦ信号を出力するための出力端子を含む。出力ポートＴＯＵＴと入力ポートＲＩＮとは、（ＴＯＵＴ１，ＲＩＮ１）,・・・,（ＴＯＵＴｎ，ＲＩＮｎ）のようにペアをなしており、ＲＦＩＣが使用されるバンド（周波数帯）に応じて、使用される出力ポートおよび入力ポートのペアが決められている。
【００１８】
（ベースバンドＩＣ）
ベースバンドＩＣ１０は、ＲＦＩＣ１２から受け取ったデジタル受信ベースバンド信号に対して、デジタル復調その他の信号処理を行ない、受信データ（音声、画像またはその他のデータ）を生成する。ベースバンドＩＣ１０は、さらに、送信データ（音声、画像またはその他データ）にデジタル変調その他の信号処理を行ってデジタル送信ベースバンド信号を生成し、ＲＦＩＣ１２に転送する。図１には図示しないが無線通信システム１が搭載された携帯電話機は、アプリケーションプロセッサ、メモリ、スピーカ、マイクロホン、入力キー、液晶モニタなどを含み、それぞれがベースバンドＩＣ１０との間で信号のやりとりを行なう。
【００１９】
（ＨＰＡモジュール）
ＨＰＡモジュール１６は、出力ポートＴＯＵＴ１〜ＴＯＵＴｎにそれぞれ対応して設けられた複数のＨＰＡ（高出力増幅器：High  Power  Amplifier）１６＿１〜１６＿ｎを含む。各ＨＰＡは、対応の出力ポートから整合回路を介して受け取った送信ＲＦ信号を増幅する。各ＨＰＡは１つ半導体チップで構成されており、これらはパッケージ内にモジュール化されている。
【００２０】
（フロントエンドモジュール）
フロントエンドモジュール２０は、入力・出力ポートペア（ＲＩＮ１，ＴＯＵＴ１）〜（ＲＩＮｎ，ＴＯＵＴｎ）のうち、選択された１組の入力・出力ポートペア（ＲＩＮｉ，ＴＯＵＴｉ）（ｉは１以上ｎ以下の整数）と、アンテナ２２とを接続する。
【００２１】
（整合回路）
送信用整合回路１４＿１〜１４＿ｎは、出力ポートＴＯＵＴ１〜ＴＯＵＴｎと複数のＨＰＡ１６＿１〜１６＿ｎとの間にそれぞれ挿入される。各送信用整合回路は、送信部２６の出力インピーダンスとＨＰＡの入力インピーダンスと間の整合をとる。図１では、整合回路１４＿１〜１４＿ｎはＲＦＩＣ１２に外付けされているが、ＲＦＩＣ１２に内蔵することもできる。
【００２２】
受信用整合回路１８＿１〜１８＿ｎは、入力ポートＲＩＮ１〜ＲＩＮｎとフロントエンドモジュール２０との間に挿入される。各受信用整合回路は、フロントエンドモジュール２０の出力インピーダンスと受信部２４の入力インピーダンスとの間の整合をとる。図１では、整合回路１８＿１〜１８＿ｎはＲＦＩＣ１２に外付けされているが、ＲＦＩＣ１２に内蔵することもできる。
【００２３】
［フロントエンドモジュールの詳細構成］
図２は、図１のフロントエンドモジュールおよび受信部のさらに詳しい構成を示す図である。
【００２４】
図２を参照して、フロントエンドモジュール２０は、ＲＦスイッチ３０＿１〜３０＿ｎとデュプレクサ３２＿１〜３２＿ｎとを含む。ＲＦスイッチ３０＿１〜３０＿ｎは、アンテナ２２とｎ個のデュプレクサ３２＿１〜３２＿ｎとの接続を選択的に切り替える。
【００２５】
デュプレクサ３２＿１〜３２＿ｎは、入力・出力ポートペア（ＲＩＮｉ，ＴＯＵＴｉ）（ｉは１以上ｎ以下の整数）にそれぞれ対応して設けられる。各デュプレクサは、対応する出力ポートＴＯＵＴから出力された送信ＲＦ信号を通過させるバンドパスフィルタと、アンテナ２２で受信した信号のうち対応する入力ポートＲＩＮに供給する受信ＲＦ信号を通過させるバンドパスフィルタとを含む。各デュプレクサ３２を構成する受信用のバンドパスフィルタは差動の受信ＲＦ信号を対応する周波数帯域用の整合回路１８に出力する。
【００２６】
［受信部の詳細構成］
図２を参照して、受信部２４は、ｎ個のＬＮＡ（低雑音増幅器）４０＿１〜４０＿ｎと、ｎ入力１出力のトランスフォーマ（変圧器）４２と、直交復調器４４と、アクティブフィルタ４６，４８と、ＡＤ変換器（ＡＤＣ：Analog  to  Digital  Converter）５０とを含む。
【００２７】
各ＬＮＡ４０は、対応の入力ポートＲＩＮから入力された対応の周波数帯域の差動ＲＦ信号を増幅し、増幅された差動ＲＦ信号を出力する完全差動増幅器（Fully-Differential  Amplifier）である。
【００２８】
トランスフォーマ４２は、ｎ個の１次インダクタＬ１〜Ｌｎと、各１次インダクタに磁気的に結合された１個の２次インダクタＬｏとを含む。１次インダクタＬ１〜ＬｎはＬＮＡ４０＿１〜４０＿ｎにそれぞれ対応し、各１次インダクタは対応するＬＮＡの差動出力ノード間に接続される。１次インダクタＬ１〜Ｌｎのいずれか１つに入力された信号は電磁誘導によって２次インダクタＬｏに伝達される。
【００２９】
直交復調器４４は、第１および第２のミキサ（mixer）と、図示しない局部発振器と、図示しない１／２分周器とを含む。１／２分周器は、局部発振器から出力された信号から互いに９０度位相が異なる第１および第２の局部発振信号を生成する。第１のミキサは、２次インダクタＬｏからの信号と第１の局部発振信号とを混合する。同様に、第２のミキサは、２次インダクタＬｏからの信号と第２の局部発振信号とを混合する。
【００３０】
アクティブフィルタ４６は、第１のミキサの出力信号のうち高周波分を除去する。これによって、アナログ受信ベースバンド信号としてのＩ信号（同相信号）が生成される。同様に、アクティブフィルタ４８は、第２のミキサの出力信号のうち高周波分を除去する。これによって、アナログ受信ベースバンド信号としてのＱ信号（直交信号）が生成される。Ｉ信号およびＱ信号はＡＤＣ５０に入力されることによってデジタル信号に変換される。
【００３１】
なお、上記では、受信部２４がダイレクトコンバージョン方式である場合を示したが、受信部２４をスーパーヘテロダイン方式によって構成することも可能である。
【００３２】
［トランスフォーマのより詳細な構成］
図３は、図２のトランスフォーマ４２のより詳細な構成を示す回路図である。図３を参照して、トランスフォーマ４２は、１次インダクタＬ１〜Ｌｎにそれぞれ並列に接続された可変容量素子Ｃ１〜Ｃｎをさらに含む。後述するように、各可変容量素子は対応する１次インダクタとともに受信ＲＦ信号の周波数で並列共振回路を構成する。
【００３３】
１次インダクタＬ１〜Ｌｎの各中点は電源電圧ＶＤＤを与えるノード（以下、電源ノードＶＤＤとも記載する）に接続される。２次インダクタＬｏの両端は直交復調器４４と接続される。２次インダクタＬｏと直交復調器４４との間には容量素子５２Ｐ，５２Ｍが接続される。さらに、２次インダクタＬｏの中点は接地電位ＶＳＳを与えるノード（以下、接地ノードＶＳＳとも称する）に接続される。
【００３４】
容量素子５２Ｐ，５２Ｍは、直交復調器４４のバイアス電圧と無関係に２次インダクタＬｏの電位を設定するために設けられているが、直交復調器４４の回路構成によっては必要ない場合もある。なお、図３の場合、２次インダクタＬｏの中点を電源ノードＶＤＤに接続するようにしてもよい。
【００３５】
ＬＮＡ４０＿１〜４０＿ｎでは、受信ＲＦ信号の周波数帯域に応じて選択的に１つのＬＮＡが活性化され、その他のＬＮＡは非活性化される。ＬＮＡの活性化および非活性化の制御は、デジタルＲＦインターフェース２８またはベースバンドＩＣ１０（両者を制御部と総称する）によって実行される。活性化状態のＬＮＡは入力信号を増幅し、非活性化状態のＬＮＡは入力信号を遮断する。
【００３６】
各可変容量素子は、対応するＬＮＡが活性化状態である場合には、受信ＲＦ信号の周波数において、対応する１次インダクタとともに並列共振回路を構成するように調整される。これによって、２次インダクタＬｏに伝達されるＲＦ電流信号の強度を増大させることができる。一方、各可変容量素子は、対応するＬＮＡが非活性化状態である場合には、設定可能な容量値のうちで最も小さい値に設定される。
【００３７】
［ＬＮＡの構成例］
図４は、図２および図３に示すＬＮＡの構成例を示す回路図である。図４を参照して、ＬＮＡ４０は、カスコード差動増幅回路７４と、第１および第２のバイアス設定回路６２，７０と、容量素子５６，５８と、正極側出力ノードＡＰと、負極側出力ノードＡＭとを含む。
【００３８】
カスコード差動増幅回路７４は、ＮＭＯＳ（N-channel  Metal  Oxide  Semiconductor）トランジスタＭ１１〜Ｍ１６と、ディジェネレーション用のインダクタＬＳとを含む。ＮＭＯＳトランジスタＭ１１，Ｍ１２は差動対を構成し、それぞれのゲートは容量素子５６，５８を介して入力ポートＲＩＮ（正側端子ＲＩＮＰ，負側端子ＲＩＮＭ）と接続される。ＮＭＯＳトランジスタＭ１３，Ｍ１５は、この並び順でＮＭＯＳトランジスタＭ１１のドレインと出力ノードＡＭとの間に直列に接続される。同様に、ＮＭＯＳトランジスタＭ１４，Ｍ１６は、この並び順でＮＭＯＳトランジスタＭ１２のドレインと出力ノードＡＰとの間に直列に接続される。出力ノードＡＰ，ＡＭ間には、対応する１次インダクタと可変容量素子とが接続される。インダクタＬＳは、ＮＭＯＳトランジスタＭ１１，Ｍ１２のソース間に接続される。インダクタＬＳの中点が接地ノードＶＳＳに接続される。
【００３９】
バイアス設定回路６２は、電流源Ｉ１と、ＭＯＳトランジスタなどによって構成されるスイッチ素子ＳＷ３，ＳＷ４と、ダイオード接続されたＮＭＯＳトランジスタＭ１７と、抵抗素子６４，６６とを含む。電流源Ｉ１、スイッチ素子ＳＷ３、およびＮＭＯＳトランジスタＭ１７は、この並び順で、電源電位ＶＤＤが与えられる電源線６０と接地ノードＶＳＳとの間に直列に接続される。ＮＭＯＳトランジスタＭ１７のゲートは、抵抗素子６４を介してＮＭＯＳトランジスタＭ１１のゲートに接続されるともに、抵抗素子６６を介してＮＭＯＳトランジスタＭ１２のゲートに接続される。ＮＭＯＳトランジスタＭ１２のゲートは、さらに、スイッチ素子ＳＷ４を介して接地ノードＶＳＳと接続される。
【００４０】
バイアス設定回路７０は、ＭＯＳトランジスタなどによって構成されるスイッチ素子ＳＷ１，ＳＷ２を含む。スイッチ素子ＳＷ１，ＳＷ２は、この並び順で電源線６０と接地ノードＶＳＳとの間に直列に接続される。スイッチ素子ＳＷ１，ＳＷ２の接続ノード７２は、ＮＭＯＳトランジスタＭ１３〜Ｍ１６の各ゲートに接続される。
【００４１】
上記構成において、スイッチ素子ＳＷ１〜ＳＷ４の開閉および図３の対応する可変容量素子の容量値は、デジタルＲＦインターフェース２８またはベースバンドＩＣ１０からの制御信号に従って制御される。スイッチ素子ＳＷ１，ＳＷ３をオン状態にしかつスイッチ素子ＳＷ２，ＳＷ４をオフ状態にすることによってＬＮＡ４０は活性化される。逆に、スイッチ素子ＳＷ１，ＳＷ３をオフ状態にしかつスイッチ素子ＳＷ２，ＳＷ４をオン状態にすることによって、ＬＮＡ４０は非活性化される。
【００４２】
ＬＮＡ４０が活性化状態の場合、ＮＭＯＳトランジスタＭ１１，Ｍ１２はソース接地増幅回路として動作し、ＮＭＯＳトランジスタＭ１３〜Ｍ１６はゲート接地増幅回路として動作する。具体的に、ＮＭＯＳトランジスタＭ１１，Ｍ１２は、入力ポートＲＩＮから入力された差動のＲＦ電圧信号を信号増幅しながら電流信号に変換する。信号増幅された差動のＲＦ電流信号は、ＮＭＯＳトランジスタＭ１３〜Ｍ１６によって伝達され、出力ノードＡＰ，ＡＭからトランスフォーマ４２の対応する１次インダクタに出力される。対応する１次インダクタにＲＦ電流信号が流れることによって電磁誘導が生じ、１次インダクタと磁気結合している２次インダクタＬｏにＲＦ電流信号が伝達される。
【００４３】
なお、前述したように、ＬＮＡ４０が活性化状態の場合、対応する可変容量素子と１次インダクタとが並列共振回路を構成するように、対応の可変容量素子の容量値が調整される。これによって、２次インダクタＬｏが伝達されるＲＦ電流信号の振幅を増大させることができる。
【００４４】
一方、ＬＮＡ４０が非活性化状態の場合、ＮＭＯＳトランジスタＭ１１〜Ｍ１６のゲートには接地電位が入力されるので、これらのＮＭＯＳトランジスタＭ１１〜Ｍ１６は全てオフ状態になる。この結果、ＬＮＡ４０による信号増幅動作ができない。
【００４５】
［ミキサおよびアクティブフィルタの構成例］
図５は、図２に示す直交復調器を構成するミキサとアクティブフィルタとの構成例を示す回路図である。図５には、Ｉ信号側のミキサ４５Ｉとアクティブフィルタ４６との構成が示されている。Ｑ信号側のミキサおよびアクティブフィルタ４８の構成も同様である。
【００４６】
図５を参照して、ミキサ４５Ｉは、いわゆるギルバートセルミキサを変形したものである。具体的に、ミキサ４５Ｉは、差動入力ノードＲＦＰ，ＲＦＭと、差動入力ノードＬＯＰ，ＬＯＭと、差動出力ノードＭＩＸＰ，ＭＩＸＭと、ＮＭＯＳトランジスタＭ２１〜Ｍ２４を含む。差動入力ノードＲＦＰ，ＲＦＭは、トランスフォーマ４２の２次インダクタに接続されることによって差動のＲＦ電流信号が入力される。差動入力ノードＬＯＰ，ＬＯＭは、差動の局部発振信号が入力される。
【００４７】
ＮＭＯＳトランジスタＭ２１，Ｍ２２は、差動対を構成する。ＮＭＯＳトランジスタＭ２１，Ｍ２２のソースは、正極側の入力ノードＲＦＰに接続されることによって、正極側のＲＦ電流信号が共通に入力される。ＮＭＯＳトランジスタＭ２１，Ｍ２２のゲートは、差動入力ノードＬＯＰ，ＬＯＭにそれぞれ接続されることによって差動の局部発振信号が入力される。局部発振信号の振幅を比較的大きくすることによって、ＮＭＯＳトランジスタＭ２１，Ｍ２２は相補的にオンおよびオフするスイッチとして機能する。ＮＭＯＳトランジスタＭ２１，Ｍ２２のドレインは差動出力ノードＭＩＸＰ，ＭＩＸＭにそれぞれ接続される。
【００４８】
同様に、ＮＭＯＳトランジスタＭ２３，Ｍ２４は、差動対を構成する。ＮＭＯＳトランジスタＭ２３，Ｍ２４のソースは、負極側の入力ノードＲＦＭに接続されることによって、負極側のＲＦ電流信号が共通に入力される。ＮＭＯＳトランジスタＭ２３，Ｍ２４のゲートは、差動入力ノードＬＯＰ，ＬＯＭにそれぞれ接続されることによって差動の局部発振信号が入力される。局部発振信号の振幅を比較的大きくすることによって、ＮＭＯＳトランジスタＭ２３，Ｍ２４は相補的にオンおよびオフするスイッチとして機能する。ＮＭＯＳトランジスタＭ２３，Ｍ２４のドレインは差動出力ノードＭＩＸＭ，ＭＩＸＰにそれぞれ接続される。
【００４９】
上記のミキサ４５Ｉの構成によって、差動出力ノードＭＩＸＰ，ＭＩＸＮからは、差動のＲＦ電流信号と差動の局部発振信号とを乗算することよって得られる電流信号が出力される。
【００５０】
アクティブフィルタ４６は、差動増幅回路４７と、容量素子８０，８４と、抵抗素子８２，８８とを含む。差動増幅回路４７は、ＮＭＯＳトランジスタＭ２５，Ｍ２６と、ＰＭＯＳ（P-channel  MOS）トランジスタＭ２７，Ｍ２８と、抵抗素子９４，９６と、電流源Ｉ２と、差動信号が出力される差動出力ノードＢＢＰ，ＢＢＭとを含む。
【００５１】
ＮＭＯＳトランジスタＭ２５，Ｍ２６は差動対として用いられる。ＮＭＯＳトランジスタＭ２５，Ｍ２６のソースは、共通の電流源Ｉ２を介して接地ノードＶＳＳに接続される。ＮＭＯＳトランジスタＭ２５，Ｍ２６のドレインは、それぞれ負荷トランジスタとして用いられるＰＭＯＳトランジスタＭ２７，Ｍ２８を介して電源線６０と接続される。ＰＭＯＳトランジスタＭ２７のドレイン９０とＰＭＯＳトランジスタＭ２８のドレインとの間には抵抗素子９４，９６が直列に接続される。抵抗素子９４，９６の接続ノード９８は、ＰＭＯＳトランジスタＭ２７，Ｍ２８のゲートに接続される。これによって、ＰＭＯＳトランジスタにはバイアス電位が与えられる。
【００５２】
出力ノードＢＢＰは、ＰＭＯＳトランジスタＭ２８のドレイン９２に接続されるとともに、容量素子８４と抵抗素子８８との並列回路を介してミキサ４５Ｉの出力ノードＭＩＸＭに接続される。同様に、出力ノードＢＢＭは、ＰＭＯＳトランジスタＭ２７のドレイン９０に接続されるとともに、容量素子８０と抵抗素子８２との並列回路を介してミキサ４５Ｉの出力ノードＭＩＸＰに接続される。
【００５３】
以上によって、差動増幅回路４７の差動出力電圧が容量素子と抵抗素子との並列回路を介して入力側にネガティブフィードバックされるローパスフィルタが構成される。ローパスフィルタのカットオフ周波数は容量素子８０，８４の容量値と抵抗素子８２，８８の抵抗値との積の平方根の逆数に応じて決まる。
【００５４】
［トランスフォーマのレイアウト例］
図６は、図２および図３で示したトランスフォーマのレイアウト例を模式的に示す平面図である。図６に示す例では、２個の１次インダクタＬ１，Ｌ２と２次インダクタＬｏとによってトランスフォーマ４２が構成されている。２次インダクタＬｏの内周側に近接して１次インダクタＬ１が設けられ、外周側に近接して１次インダクタＬ２が設けられる。図６では、各インダクタの巻数は１であるが、複数巻としたほうが好ましい。複数のインダクタが互いに基板垂直方向に積層された構造も可能である。トランスフォーマ４２では、このように複数のインダクタが互いに近接または積層されて設けられているために、レイアウト面積を比較的小さくすることができる。
【００５５】
［トランスフォーマの設計について］
次に、図２および図３で示したトランスフォーマ４２の設計について述べる。
【００５６】
図３で説明したように、ｎ個の１次インダクタＬ１〜Ｌｎと並列にｎ個の可変容量素子Ｃ１〜Ｃｎがそれぞれ接続されている。ｎ個の可変容量素子Ｃ１〜Ｃｎの容量値は互いに独立に調整可能である。さらに、ｎ個のインダクタＬ１〜Ｌｎは、ｎ個のＬＮＡ４０＿１〜４０＿ｎの出力ノード（ＡＰ１，ＡＭ１）〜（ＡＰｎ，ＡＭｎ）とそれぞれ接続されている。
【００５７】
第ｉ番目（１≦ｉ≦ｎ）のＬＮＡ４０＿ｉを活性化する場合、ＬＮＡ４０＿ｉに入力される受信ＲＦ信号の周波数において対応する１次インダクタＬｉと可変容量素子Ｃｉとが並列共振回路を構成するように可変容量素子Ｃｉの容量値が設定される。その他の可変容量素子Ｃ１〜Ｃｉ−１，Ｃｉ＋１〜Ｃｎの容量値は設定可能な値のうちの最小値に設定される。
【００５８】
図７は、トランスフォーマの交流等価回路を示す図である。図７において、第ｉ番目のＬＮＡ４０＿ｉの出力ノードをＡＰ，ＡＮとし、ＬＮＡ４０＿ｉの出力側の寄生容量をＣｐとする。さらに、ＬＮＡ４０＿ｉからトランスフォーマ４２に入力される電流をＩｉｎとし、１次インダクタＬｉを流れる電流をＩａとし、２次インダクタＬｏから出力される電流をＩｏｕｔとする。２次インダクタＬｏに接続される回路（直交復調器４４など）のインピーダンスをＺｏとする。なお、以下では簡単のために、可変容量素子Ｃｉの容量値をＣｉと記載し、１次インダクタＬｉのインダクタンス値をＬｉと記載し、２次インダクタＬｏのインダクタンス値をＬｏと記載する。入力されるＲＦ電流信号Ｉｉｎの角周波数をωとし、虚数単位をｊと記載する。
【００５９】
この場合、トランスフォーマ４２の電流利得Ｉｏｕｔ／Ｉｉｎは、次式（１）で表される。次式（１）によれば、角周波数ωが次式（２）の関係式を満足するとき、電流利得が最大となる。すなわち、対応する１次インダクタＬｉと可変容量素子Ｃｉと寄生容量Ｃｐとが並列共振回路を構成する場合に、トランスフォーマ４２の電流利得が最大になる。
【００６０】
【数１】
0006386312.tif 000002
【００６１】
トランスフォーマ４２を構成する１次インダクタＬ１〜Ｌｎは、独立の素子であるため、任意のインダクタンス値となるように設計することが可能である。したがって、入力ポートＲＩＮ１〜ＲＩＮｎに入力される互いに周波数帯域が異なる受信ＲＦ信号にそれぞれ対応して並列共振回路を構成するように、１次インダクタＬ１〜Ｌｎのインダクタンス値および可変容量素子Ｃ１〜Ｃｎの容量値の範囲を最適化することができる。この結果、各受信ＲＦ信号を増幅する際の電流利得を最大化することができる。
【００６２】
図８は、受信部に設けられたＬＮＡの電流利得について説明するための図である。図８には、各１次インダクタＬ１〜Ｌｎの各々に入力される受信ＲＦ信号の周波数帯域が模式的に示されている。具体的に、１次インダクタＬ１は周波数ｆ１〜ｆ２の周波数帯域に対応し、１次インダクタＬ２は周波数ｆ３〜ｆ４の周波数帯域に対応し、１次インダクタＬｎは周波数ｆ５〜ｆ６の周波数帯域に対応する。
【００６３】
たとえば、周波数ｆ１〜ｆ２の周波数帯域に含まれる受信ＲＦ信号を増幅する場合には、受信ＲＦ信号の周波数で電流利得がピークを有するように、可変容量素子Ｃ１の容量値が調整される。他の周波数帯域の受信ＲＦ信号についても同様である。以上によって、１つのトランスフォーマ４２で多様な周波数範囲に対応することが可能になる。
【００６４】
［第１の実施形態の効果］
最初に、トランスフォーマを用いずに、負荷インダクタおよび可変容量素子を共用化した場合の問題点について説明する。この場合、負荷インダクタを共用するＬＮＡの数が増加するにつれて、ＬＮＡの出力側に付随する寄生容量の影響も増大する。この寄生容量によって以下の問題が引き起こされる。
【００６５】
第１の問題として、可変容量素子の容量値を変化させた際の共振周波数の変動幅が寄生容量の影響で小さくなる。この結果、ＬＮＡの広帯域動作が困難になる。たとえば、２．１４ＧＨｚの周波数帯域と８８１．５ＭＨｚの周波数帯域では、共振周波数の変更が困難であるために、これらの周波数帯域用の負荷インダクタを共用化することができない。言い換えると、比較的近接した周波数帯域の信号を増幅する場合のみしか負荷インダクタスを共用することができない。
【００６６】
第２の問題として、寄生容量が増えると、並列共振したときの１次インダクタの端部でのインピーダンスが減少する。これによって、ＬＮＡの利得およびノイズ特性が低下してしまう。この場合に、ＬＮＡの利得を増加させてノイズ特性を向上させるためには、ＬＮＡのトランスコンダクタンスを増加させる必要がある。この結果、消費電流が大幅に増加してしまう。このため、負荷インダクタを共用可能なＬＮＡの数には制限があり、結果として受信回路の面積の削減が困難になる。
【００６７】
以上の問題点に対して、第１の実施形態によるＲＦＩＣの受信部では、図２または図３に示すように、ｎ入力１出力のトランスフォーマ４２の１次インダクタＬ１〜Ｌｎがｎ個のＬＮＡ４０＿１〜４０＿ｎの負荷インダクタとしてそれぞれ用いられる。この場合、トランスフォーマ４２の１次インダクタＬ１〜Ｌｎと２次インダクタＬｏとは互いに近接して配置されるので、面積の削減が可能になる。
【００６８】
さらに、各１次インダクタには、対応するＬＮＡの出力側の寄生容量が主として影響するだけであるので、各ＬＮＡの利得およびノイズ特性が劣化しない。また、各ＬＮＡの負荷インダクタ（すなわち、対応する１次インダクタ）のインダクタンス値を個別に決めることができるので、各入力ポートに入力される受信ＲＦ信号ごとに電流利得を容易に最適化できる。
【００６９】
なお、図３および図４に示すＬＮＡの回路では、ディジェネレーション用のインダクタＬＳをＬＮＡごとに個別に設けている。これに代えて、ディジェネレーション用のインダクタＬＳを複数のＬＮＡで共有化してもよく、この場合には、さらに、回路面積を削減することができる。
【００７０】
＜第２の実施形態＞
［受信部の回路構成］
図９は、第２の実施形態によるＲＦＩＣの受信部の一部の回路構成を示す図である。図９は、第１の実施形態の図３に対応するものである。図９の例では、２個のＬＮＡ４０＿１，４０＿２と、２入力１出力のトランスフォーマ４２とを備えた場合を示している（すなわち、図３でｎ＝２の場合）。
【００７１】
図９に示すように、第２の実施形態によるトランスフォーマ４２は、ＬＮＡ４０＿１，４０＿２の正側出力ノードＡＰ１，ＡＰ２間に接続された可変容量素子ＣＰ１２と、ＬＮＡ４０＿１，４０＿２の負側出力ノードＡＭ１，ＡＭ２間に接続された可変容量素子ＣＭ１２とがさらに設けられている点で、図３に示す第１の実施形態の場合と異なる。可変容量素子ＣＰ１２，ＣＭ１２の容量値は、図１のデジタルＲＦインターフェース２８またはベースバンドＩＣ１０（制御部と総称する）によって制御される。図９のその他の点は図３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００７２】
［回路動作］
次に、図９に示す受信部の回路動作について説明する。第１の実施形態と同様に２個のＬＮＡ４０＿１，４０＿２のうち１つが活性となり、他方は非活性となる。ＬＮＡの活性および非活性の切替え方法は第１の実施形態の図４で説明したとおりである。
【００７３】
以下、図９において、ＬＮＡ４０＿１が非活性状態であり、ＬＮＡ４０＿２が活性状態の場合について説明する。この場合、１次インダクタＬ１は無信号入力状態であり、１次インダクタＬ２に信号が入力される。第１の実施形態で説明したように、可変容量素子Ｃ２は、１次インダクタＬ２とともに入力信号の周波数で並列共振回路を構成するように、その容量値が設定される。可変容量素子Ｃ１の容量値は、設定可能な値の最小値に設定される（この場合、可変容量素子Ｃ１を無視することができる）。
【００７４】
図１０は、図９において、第２番目の入力ポートに受信ＲＦ信号が入力される場合の等価回路を示す図である。
【００７５】
図１０を参照して、入力ポートＲＩＮ２（正側端子ＲＩＮＰ２，負側端子ＲＩＮＭ２）に差動の受信ＲＦ信号が入力される。この場合、図１のデジタルＲＦインターフェース２８またはベースバンドＩＣ１０（両者を総称して制御部と称する）の制御に従って、ＬＮＡ４０＿２が活性化される。ＬＮＡ４０＿２と接続された１次インダクタＬ２が、信号伝達経路として使用される。
【００７６】
１次インダクタＬ２と可変容量素子Ｃ２とは受信ＲＦ信号の周波数で並列共振回路１５０を構成する。これによって、対応する周波数範囲において最大電流利得を得ることができる。
【００７７】
１次インダクタＬ１は、２つの可変容量素子ＣＰ１２，ＣＭ１２をそれぞれ介してＬＮＡ４０＿２の出力ノードＡＰ２，ＡＭ２に接続される。可変容量素子ＣＰ１２，ＣＭ１２および１次インダクタＬ１は帯域除去フィルタ１５２を構成する。
【００７８】
ここで、可変容量素子ＣＰ１２，ＣＭ１２の容量値をＣｐ，Ｃｍとしたとき、
１／Ｃｐ＋１／Ｃｍ＝１／Ｃｎ      …(3)
と定義する。そうすると、帯域除去フィルタ１５２のインピーダンスＺｎｏｔは、次式（４）で与えられる。次式（４）において、角周波数ωが次式（５）を満たすとき、インピーダンスＺｎｏｔはゼロになる（すなわち、１次インダクタＬ１と可変容量素子ＣＰ１２，ＣＭ１２とは角周波数ωにおいて直列共振回路を構成する）。このときの周波数をノッチ周波数Ｆｎｏｔ＝ω／（２・π）と称する。
【００７９】
【数２】
0006386312.tif 000003
【００８０】
前述の式（１）の場合と同様に、図１０においてトランスフォーマの電流利得Ｉｏｕｔ／Ｉｉｎを計算すると、次式（６）が得られる。ただし、２次インダクタＬｏに接続される回路（直交復調器４４など）のインピーダンスＺｏは、ω・Ｌｏに比べて無視できるとしている。次式（６）によれば、角周波数ωが上式（５）を満たすとき（すなわち、回路１５２が直列共振のとき）、電流利得はゼロになる。各周波数ωが次式（７）を満たすとき（すなわち、回路１５０が並列共振のとき）、電流利得は最大化される。
【００８１】
【数３】
0006386312.tif 000004
【００８２】
図１１は、図１０の各部のインピーダンスの周波数特性およびトランスフォーマの電流利得の周波数特性を示す図である。具体的に図１１には、図１０の並列共振回路１５０のインピーダンスＺｒｅｓｏ、帯域除去フィルタ１５２のインピーダンスＺｎｏｔ、およびトランスフォーマの電流利得（電流ゲイン）Ｇｃが示されている。
【００８３】
図１０および図１１を参照して、受信ＲＦ信号は、ＬＮＡ４０＿２で増幅されるとともに電流信号に変換される。ＬＮＡ４０＿２から出力された電流信号は、上記の並列共振回路１５０と帯域除去フィルタ１５２とに分流される。並列共振回路１５０のインピーダンスＺｒｅｓｏおよび帯域除去フィルタ１５２のインピーダンスＺｎｏｔは、周波数に依存して変化するので、各回路を流れる電流量も周波数に依存して変化する。
【００８４】
受信Ｒｆ信号の周波数が帯域除去フィルタ１５２のノッチ周波数Ｆｎｏｔ付近のとき、帯域除去フィルタ１５２のインピーダンスＺｎｏｔは、並列共振回路１５０のインピーダンスＺｒｅｓｏよりも十分小さい。この場合、ＬＮＡ４０＿２から出力された電流信号は、ほぼ帯域除去フィルタ１５２に流れ、２次インダクタＬｏから電流信号が出力されない。ノッチ周波数Ｆｎｏｔ付近では、電流ゲインＧｃはほぼ０になり、帯域除去フィルタの特性を示す。
【００８５】
一方、ノッチ周波数Ｆｎｏｔの近傍以外の周波数領域では、帯域除去フィルタ１５２のインピーダンスＺｎｏｔは、並列共振回路１５０のインピーダンスＺｒｅｓｏに比べて大きくなる。このため、ＬＮＡ４０＿２から出力された電流信号は、ほぼ並列共振回路１５０に流れ、電磁誘導によって２次インダクタＬｏに電流信号が伝達される。共振周波数Ｆｒｅｓｏにおいて電流ゲインＧｃは最大値を有する。
【００８６】
［第２の実施形態の効果］
第２の実施形態によるＲＦＩＣの受信部は、第１の実施形態で説明した効果に加えて、帯域除去フィルタ１５２よる効果をさらに奏する。以下、図１０の帯域除去フィルタ１５２よる効果について説明する。
【００８７】
第１の効果として、帯域除去フィルタを利用することによって、トランスフォーマの１次インダクタ間の寄生磁気結合の影響を抑圧することができる。
【００８８】
図１２は、図１０の帯域除去フィルタの効果を説明するための図である。図１２において、太い破線は、帯域除去フィルタがない場合（第１の実施形態の場合）のトランスフォーマの電流利得の周波数特性を示す。太い実線は、帯域除去フィルタある場合（第２の実施形態の場合）のトランスフォーマの電流利得の周波数特性を示す。細い破線は、帯域除去フィルタ単体の周波数特性を示す。
【００８９】
トランスフォーマ４２では、１次インダクタＬ１，Ｌ２が互いに近接して配置されているので、１次インダクタＬ１，Ｌ２間が磁気結合する。その磁気結合の度合が大きいと、信号無入力の１次インダクタの周波数特性の影響によって、トランスフォーマの電流利得が低下する原因となる。
【００９０】
具体的には、図１２の帯域除去フィルタ無しの場合に示されるように、信号無入力状態の１次インダクタの自己共振周波数をＦｓｅｌｆ＿ｏｓｃにおいて電流利得が増加する。ここで、自己共振周波数とは、自己インダクタンスと寄生の線間容量とが共振現象を起こす場合の周波数である。さらに、信号無入力状態の１次インダクタの端部でのインピーダンス増加の影響によって、図１０の並列共振回路１５０の共振周波数Ｆｒｅｓｏにおける電流利得が低下してしまう。
【００９１】
そこで、図９の帯域除去フィルタ１５２のノッチ周波数Ｆｎｏｔが、信号無入力状態の１次インダクタの自己共振周波数Ｆｓｅｌｆ＿ｏｓｃに等しくなるように、可変容量素子ＣＰ１２，ＣＭ１２の容量値を調整する。図１２の太い実線のグラフで示すように、帯域除去フィルタによって、信号無入力状態の１次インダクタの周波数特性の影響を除去することができるので、共振周波数Ｆｒｅｓｏでの電流利得が向上する。
【００９２】
さらに、第２の効果として、帯域除去フィルタ１５２を利用することによって、ＬＮＡの入力端における妨害波を抑圧することができる。
【００９３】
アンテナで受信される所望のＲＦ信号の強度に比べて妨害波の強度が極めて大きい場合がある。妨害波としては、同一チップに搭載されている局部発振回路および／または送信用の電力増幅器からの漏洩信号が考えられる。この非常に強大な妨害波と受信ＲＦ信号との両方がＲＦＩＣの受信部に入力されると、受信部の特性は妨害波の影響により非線形となるために、受信特性が劣化する。
【００９４】
そこで、図１０の帯域除去フィルタ１５２のノッチ周波数Ｆｎｏｔを、妨害波の周波数に合わせることによって、帯域除去フィルタ１５２によって妨害波が抑圧されるようにする。これによって、ＬＮＡよりも後段の回路の線形性を劣化させずに信号処理を行うことができる。
【００９５】
［第２の実施形態の変形例］
第２の実施形態において、３個のＬＮＡ４０＿１〜４０＿３と３入力１出力のトランスフォーマ４２とを備えた受信部の場合（すなわち、図３でｎ＝３の場合）には、図３の構成と比較して６個の可変容量素子ＣＰ１２，ＣＰ１３，ＣＰ２３，ＣＭ１２，ＣＭ１３，ＣＭ２３が追加される。
【００９６】
具体的に、可変容量素子ＣＰ１２は、ＬＮＡ４０＿１の正側出力ノードＡＰ１とＬＮＡ４０＿２の正側出力ノードＡＰ２との間に接続される。可変容量素子ＣＰ１３は、ＬＮＡ４０＿１の正側出力ノードＡＰ１とＬＮＡ４０＿３の正側出力ノードＡＰ３との間に接続される。可変容量素子ＣＰ２３は、ＬＮＡ４０＿２の正側出力ノードＡＰ２とＬＮＡ４０＿３の正側出力ノードＡＰ３との間に接続される。すなわち、可変容量素子ＣＰ１２，ＣＰ１３，ＣＰ２３は、ＬＮＡ４０＿１〜４０＿３の２個ずつ全組合わせ（もしくは、１次インダクタＬ１〜Ｌ３の２個ずつの全組合わせ）にそれぞれ対応して設けられている。
【００９７】
同様に、可変容量素子ＣＭ１２は、ＬＮＡ４０＿１の負側出力ノードＡＭ１とＬＮＡ４０＿２の負側出力ノードＡＭ２との間に接続される。可変容量素子ＣＭ１３は、ＬＮＡ４０＿１の負側出力ノードＡＭ１とＬＮＡ４０＿３の負側出力ノードＡＭ３との間に接続される。可変容量素子ＣＭ２３は、ＬＮＡ４０＿２の負側出力ノードＡＭ２とＬＮＡ４０＿３の負側出力ノードＡＭ３との間に接続される。すなわち、可変容量素子ＣＭ１２，ＣＭ１３，ＣＭ２３は、ＬＮＡ４０＿１〜４０＿３の２個ずつ全組合わせ（もしくは、１次インダクタＬ１〜Ｌ３の２個ずつの全組合わせ）にそれぞれ対応して設けられている。
【００９８】
たとえば、受信ＲＦ信号がＬＮＡ４０＿１に入力された場合には、１次インダクタＬ１と可変容量素子Ｃ１とが受信ＲＦ信号が並列共振回路を構成するように、可変容量素子Ｃ１の容量値が調整される。さらに、１次インダクタＬ１と１次インダクタＬ２との間に接続された可変容量素子ＣＰ１２，ＣＭ１２と１次インダクタＬ２とが所定の周波数（１次インダクタＬ２の自己共振周波数または妨害波の周波数）で直列共振回路を構成するように、可変容量素子ＣＰ１２，ＣＭ１２の容量値が調整される。同様に、１次インダクタＬ１と１次インダクタＬ３との間に接続された可変容量素子ＣＰ１３，ＣＭ１３と１次インダクタＬ３とが所定の周波数（１次インダクタＬ３の自己共振周波数または妨害波の周波数）で直列共振回路を構成するように、可変容量素子ＣＰ１３，ＣＭ１３の容量値が調整される。
【００９９】
一般にｎ個のＬＮＡ４０＿１〜４０＿ｎとｎ入力１出力のトランスフォーマ４２とを備えた受信部の場合の第２の実施形態による構成を、図３の構成と比較して説明する。この場合、ｎ個の１次インダクタＬ１〜Ｌｎ（または、ｎ個のＬＮＡ４０＿１〜４０＿ｎ）の２個ずつの全組合せにそれぞれ対応してｎ！／２個（ｎ！はｎの階乗を表す）の正側可変容量素子が設けられる。同様に、ｎ個の１次インダクタＬ１〜Ｌｎ（または、ｎ個のＬＮＡ４０＿１〜４０＿ｎ）の２個ずつの全組合せにそれぞれ対応してｎ！／２個の負側可変容量素子が設けられる。各正側可変容量素子は対応する２個の１次インダクタの正側端子間に（または、対応する２個のＬＮＡの正側出力ノード間に）接続される。各負側可変容量素子は対応する２個の１次インダクタの負側端子間に（または、対応する２個のＬＮＡの負側出力ノード間に）接続される。
【０１００】
選択された活性化状態のＬＮＡ４０＿ｉ（ただし、１≦ｉ≦ｎ）に受信ＲＦ信号が入力された場合、受信ＲＦ信号の周波数でＬＮＡ４０＿ｉの差動出力ノード間に接続された１次インダクタＬｉと可変容量素子Ｃｉとは並列共振回路を構成する。さらに、選択されたＬＮＡ４０＿ｉに対応する１次インダクタＬｉと、選択された低雑音増幅器に対して非対応の１次インダクタＬｊ（ｊ≠ｉ）との間に接続された正側可変容量素子をＣＰｉｊ（またはＣＰｊｉ）とし、負側可変容量素子をＣＭｉｊ（またはＣＭｊｉ）とする。そうすると、正側可変容量素子ＣＰｉｊ（またはＣＰｊｉ）および負側可変容量素子ＣＭｉｊ（またはＣＭｊｉ）と１次インダクタＬｊとは所定の周波数で直列共振回路を構成する。この場合の所定の周波数とは、１次インダクタＬｊの自己共振周波数またはＬＮＡ４０＿ｉに入力された妨害波の周波数である。
【０１０１】
＜第３の実施形態＞
［第１の回路構成例］
図１３は、第３の実施形態によるＲＦＩＣの受信部の一部の回路構成を示す図である。図１３は、第１の実施形態の図３に対応するものである。
【０１０２】
第３の実施形態による受信部は、トランスフォーマ４２の各１次インダクタが複数のＬＮＡ４０によって共有される点で第１の実施形態による受信部と異なる。図１３では一例としてｍ個のＬＮＡ４０によって各１次インダクタが共有される場合が示されている。
【０１０３】
具体的に、図１３の受信部は、ｎ×ｍ個のＬＮＡ４０と、ｎ×ｍ個の入力ポートＲＩＮと、ｎ個の１次インダクタＬ１〜Ｌｎと、２次インダクタＬｏと、ｎ個の可変容量素子Ｃ１〜Ｃｎとを含む。１次インダクタＬ１〜Ｌｎと２次インダクタＬｏとによってｎ入力１出力のトランスフォーマ４２が構成される。
【０１０４】
図１３に示すように、ＬＮＡ４０＿ｉ＿ｊ（ただし、ｉ，ｊは１≦ｉ≦ｎ、１≦ｊ≦ｍを満たす整数）の差動の入力ノードは、入力ポートＲＩＮ＿ｉ＿ｊを構成する１対の入力端子に接続される。ＬＮＡ４０＿ｉ＿ｊの差動の出力ノードは、１次インダクタＬｉの両端に接続される。したがって、１次インダクタＬｉ（ｉは１≦ｉ≦ｎを満たす整数）は、ｍ個のＬＮＡ４０＿ｉ＿１，４０＿ｉ＿２，…，４０＿ｉ＿ｍによって共有される。図１３のその他の点は図３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１０５】
具体的な回路動作は、第１の実施形態の場合と同様である。ｎ×ｍ個の入力ポートＲＩＮのうち１つの入力ポートに差動の受信ＲＦ信号が入力される。たとえば、入力ポートＲＩＮ＿１＿１にアンテナで受信した信号が入力されたとする。この場合、入力ポートＲＩＮ＿１＿１に対応するＬＮＡ４０＿１＿１が活性化され、その他のＬＮＡ４０＿ｉ＿ｊ（ただし、ｉ≠１、ｊ≠１）が非活性化される。可変容量素子Ｃ１と１次インダクタＬ１と並列共振回路を構成するように、可変容量素子Ｃ１の容量値が調整される。その他の可変容量素子Ｃ２〜Ｃｎの容量値は、設定可能な範囲の最小値に設定される。この結果、１次インダクタＬ１が信号伝達経路となって、２次インダクタＬ２に受信ＲＦ信号が伝達される。
【０１０６】
上記の受信部の構成によれば、第１の実施形態に比べて、さらに多くの周波数帯域の受信号に対して信号処理が可能になる。この結果、後段の回路の更なる面積削減が可能になる。なお、第３の実施形態を第２の実施形態と組み合わせることも可能である。
【０１０７】
［第２の回路構成例］
図１４は、図１３の変形例を示す回路図である。図１４は、第１の実施形態の図３に対応するものである。図１４の受信部は、１０個のＬＮＡ４０＿１＿１〜４０＿１＿６，４０＿２＿１〜４０＿２＿４と、２個の１次インダクタＬ１，Ｌ２と、２次インダクタＬｏと、２個の可変容量素子Ｃ１，Ｃ２とを含む。１次インダクタＬ１，Ｌ２と２次インダクタＬｏとによって２入力１出力のトランスフォーマ４２が構成される。
【０１０８】
図１４に示すように、ＬＮＡ４０＿１＿１〜４０＿１＿６の差動の入力ノードは、入力ポートＲＩＮ＿１＿１〜ＲＩＮ＿１＿６にそれぞれ接続される。ＬＮＡ４０＿２＿１〜４０＿２＿４の差動の入力ノードは、入力ポートＲＩＮ＿２＿１〜ＲＩＮ＿２＿４にそれぞれ接続される。ＬＮＡ４０＿１＿１〜４０＿１＿６の差動の出力ノードは、１次インダクタＬ１の両端に接続される。すなわち、１次インダクタＬ１は、ＬＮＡ４０＿１＿１〜４０＿１＿６によって共有される。ＬＮＡ４０＿２＿１〜４０＿２＿４の差動の出力ノードは、１次インダクタＬ２の両端に接続される。すなわち、１次インダクタＬ２は、ＬＮＡ４０＿２＿１〜４０＿２＿４によって共有される。
【０１０９】
さらに、ＬＮＡ４０＿１＿１とＬＮＡ４０＿１＿２とは、ディジェネレーション用のインダクタＬＳ１を共有化している。ＬＮＡ４０＿１＿３とＬＮＡ４０＿１＿４とは、ディジェネレーション用のインダクタＬＳ２を共有化している。ＬＮＡ４０＿１＿５とＬＮＡ４０＿１＿６とは、ディジェネレーション用のインダクタＬＳ３を共有化している。ＬＮＡ４０＿２＿１〜４０＿２＿４は、ディジェネレーション用のインダクタＬＳ４を共有化している。
【０１１０】
このように、ディジェネレーション用のインダクタを共有化することによって、回路面積をさらに削減することができる。なお、図１４のその他の点は図３と同様であるので、同一または相当する部分には同一の参照符号を付して説明を付して説明を繰返さない。
【０１１１】
図１５は、図１４の一部のＬＮＡの回路構成を示す図である。図１５には、ディジェネレーション用のインダクタＬＳ１を共有化しているＬＮＡ４０＿１＿１とＬＮＡ４０＿１＿２の回路構成とが示されている。他のインダクタＬＳ２〜ＬＳ４の各々を共有しているＬＮＡの構成も図１５の場合と同様である。
【０１１２】
図１５を参照して、ＬＮＡ４０＿１＿１，４０＿１＿２の各々の回路構成は、ディジェネレーション用のインダクタＬＳ１が共有化されている点を除いて図４で説明したＬＮＡ４０の回路構成と同じである。具体的に、ＬＮＡ４０＿１＿１の各構成要素の参照符号は、図４のＬＮＡ４０の対応する構成要素の参照符号の末尾に「Ａ」を付したものとなっている。ＬＮＡ４０＿１＿２の各構成要素の参照符号は、図４のＬＮＡ４０の対応する構成要素の参照符号の末尾に「Ｂ」を付したものとなっている。
【０１１３】
ＬＮＡ４０＿１＿１において、ＮＭＯＳトランジスタＭ１１Ａのソースは、インダクタＬＳ１の一端（ノードＳＰ１）に接続される。ＮＭＯＳトランジスタＭ１２Ａのソースは、インダクタＬＳ１の他端（ノードＳＭ１）に接続される。ＮＭＯＳトランジスタＭ１５Ａのドレインは図１４のノードＡＭ１に接続され、ＮＭＯＳトランジスタＭ１６Ａのドレインは図１４のノードＡＰ１に接続される。
【０１１４】
同様に、ＬＮＡ４０＿１＿２において、ＮＭＯＳトランジスタＭ１１Ｂのソースは、インダクタＬＳ１の一端（ノードＳＰ１）に接続される。ＮＭＯＳトランジスタＭ１２Ｂのソースは、インダクタＬＳ１の他端（ノードＳＭ１）に接続される。ＮＭＯＳトランジスタＭ１５Ｂのドレインは図１４のノードＡＭ１に接続され、ＮＭＯＳトランジスタＭ１６Ｂのドレインは図１４のノードＡＰ１に接続される。
【０１１５】
＜第４の実施形態＞
［受信部の回路構成］
図１６は、第４の実施形態によるＲＦＩＣの受信部の構成を示すブロック図である。図１６は、第１の実施形態の図２に対応するものである。図１６には、ＲＦＩＣ１２Ａの他に、受信用整合回路１８＿１〜１８＿ｎ、フロントエンドモジュール２０、およびアンテナ２２が示されている。
【０１１６】
図１６のＲＦＩＣ１２Ａの受信部２４Ａは、ｎ個のＬＮＡ４０＿１〜４０＿ｎに代えて１個のＬＮＡ４０Ａが設けられている点で図２の受信部２４と異なる。さらに、図１６の受信部２４Ａは、ＬＮＡ４０Ａがトランスフォーマ４２の後段に配置されている点で図２の受信部２４と異なる。
【０１１７】
具体的に、トランスフォーマ４２を構成する１次インダクタＬ１〜Ｌｎは、それぞれ入力ポートＲＩＮ１〜ＲＩＮｎの入力端子対に接続される。２次インダクタＬｏは、ＬＮＡ４０Ａの差動入力ノードに接続される。ＬＮＡ４０Ａの差動出力ノードは直交復調器４４に接続される。図１６のその他の点は図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１１８】
図１７は、図１６のトランスフォーマおよびＬＮＡのより詳細な構成を示す回路図である。図１７を参照して、トランスフォーマ４２は、１次インダクタＬ１〜Ｌｎにそれぞれ並列に接続された可変容量素子Ｃ１〜Ｃｎをさらに含む。第１〜第３の実施形態の場合と同様に、各一次インダクタは、受信信号が入力されている場合に対応の可変容量素子とともに並列共振回路を構成する。
【０１１９】
ＬＮＡ４０Ａは、カスコード接続されたゲート接地回路として構成される。具体的に、ＬＮＡ４０Ａは、ＮＭＯＳトランジスタＭ３１〜Ｍ３４と、負荷インダクタＬＤと、可変容量素子ＣＤと、出力ノードＡＰ，ＡＭとを含む。負荷インダクタＬＤの中点は電源線６０に接続される。
【０１２０】
ＮＭＯＳトランジスタＭ３１，Ｍ３３は、この並び順で、２次インダクタＬｏの一端（ノードＳＰ）と負荷インダクタＬＤの一端（ノードＤＰ）との間に直列に接続される。ＮＭＯＳトランジスタＭ３２，Ｍ３４は、この並び順で、２次インダクタＬｏの他端（ノードＳＭ）と負荷インダクタＬＤの他端（ノードＤＭ）との間に直列に接続される。ＮＭＯＳトランジスタＭ３１，Ｍ３２のゲートにはバイアス電圧Ｖｂが供給される。ＮＭＯＳトランジスタＭ３３，Ｍ３４のゲートは電源線６０に接続される。ＮＭＯＳトランジスタＭ３３，Ｍ３４のドレインは、それぞれ出力ノードＡＰ，ＡＭに接続される。
【０１２１】
可変容量素子ＣＤは、負荷インダクタＬＤと並列に接続される。可変容量素子ＣＤと負荷インダクタＬＤとが受信ＲＦ信号の周波数で並列共振回路を構成するように、可変容量素子ＣＤの容量値が調整される。
【０１２２】
［回路動作］
次に、図１７の回路の動作について説明する。ｎ個の入力ポートＲＩＮ１〜ＲＩＮｎのうち１つの入力ポートに受信ＲＦ信号が入力される。可変容量素子Ｃ１〜Ｃｎの容量値は、図１６のデジタルＲＦインターフェース２８またはベースバンドＩＣ１０（両者を総称して制御部と称する）によって制御される。具体的に、受信ＲＦ信号が入力された入力ポートＲＩＮに対応する１次インダクタと可変容量素子とが受信ＲＦ信号の周波数で並列共振回路を構成するように、対応する可変容量素子の容量値が設定される。この場合、トランスフォーマ４２の電流利得が最大となる。その他の可変容量素子の容量値は、設定可能な最小値に設定される。
【０１２３】
受信ＲＦ信号は、信号入力された１次インダクタから２次インダクタＬｏに電磁誘導によって伝達される。受信ＲＦ信号は、ゲート接地回路として構成されたＬＮＡ４０Ａに入力される。ＬＮＡ４０Ａにおいても、負荷インダクタＬＤと対応する可変容量素子ＣＤとが受信ＲＦ信号の周波数で並列共振回路を構成するように、可変容量素子ＣＤの容量値が制御部によって調整される。ＬＮＡ４０Ａによって増幅された受信ＲＦ信号は差動出力ノードＡＰ，ＡＭを介して直交復調器４４に出力される。
【０１２４】
［第４の実施形態の効果］
第１の実施形態では、ｎ個の周波数帯域の受信ＲＦ信号を受信可能にするためにｎ個のＬＮＡ４０＿１〜４０＿ｎが必要であったのに対し、本実施形態では１個のＬＮＡ４０Ａで済む。このため、第１の実施形態に比べてさらなる回路面積の削減が可能になる。
【０１２５】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１２６】
１  無線通信システム、１０  ベースバンドＩＣ、１２  ＲＦＩＣ（半導体装置）、１４  送信用整合回路、１６  ＨＰＡモジュール、１８  受信用整合回路、２０  フロントエンドモジュール、２２  アンテナ、２４，２４Ａ  受信部、２６  送信部、２８  デジタルＲＦインターフェース、３０  ＲＦスイッチ、３２  デュプレクサ、４２  トランスフォーマ、４４  直交復調器、４５Ｉ  ミキサ、４６，４８  アクティブフィルタ、１５０  並列共振回路、１５２  帯域除去フィルタ、ＡＭ  負側出力ノード、ＡＰ  正極側出力ノード、Ｃ１〜Ｃｎ，ＣＤ  可変容量素子、ＣＭ  負側可変容量素子、ＣＰ  正側可変容量素子、Ｌ１〜Ｌｎ  １次インダクタ、Ｌｏ  ２次インダクタ、ＬＤ  負荷インダクタ、ＲＩＮ１〜ＲＩＮｎ  入力ポート、ＲＩＮＰ  正側端子、ＲＩＮＮ  負側端子、ＴＯＵＴ１〜ＴＯＵＴｎ  出力ポート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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