(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面側に、第１導電型の第１半導体領域を形成する工程、
（ｃ）前記第１半導体領域上に、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
（ｄ）前記第１半導体領域のうち、前記第１ゲート電極に対して第１の側に位置する第１部分に、前記第１導電型とは反対の第２導電型の第２半導体領域を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１部分上に、第１絶縁膜を形成する工程、
（ｆ）前記第１部分上に前記第１絶縁膜が形成された状態で、前記第１半導体領域のうち、前記第１ゲート電極に対して前記第１の側と反対側に位置する第２部分に、前記第２導電型の第３半導体領域を形成する工程、
を有し、
前記第１半導体領域と前記第２半導体領域とにより、フォトダイオードが形成され、
前記第１ゲート電極と前記第３半導体領域とにより、前記フォトダイオードで生成された電荷を転送する転送トランジスタが形成され、
前記第１絶縁膜は、シリコンと窒素とを含有し、
前記（ｅ）工程では、前記第１部分上、前記第１ゲート電極の前記第１の側の第１側面上、および、前記第１ゲート電極の第１上面上に、前記第１絶縁膜を一体的に形成し、
前記（ｅ）工程では、前記第１絶縁膜を、前記第１部分上に直接形成し、
前記（ｅ）工程は、
（ｅ３）前記第１部分、前記第１ゲート電極および前記第２部分を覆うように、シリコンと酸素とを含有する第５絶縁膜を形成する工程、
（ｅ４）前記（ｅ３）工程の後、前記第１部分を覆う部分の前記第５絶縁膜を除去し、前記第２部分上、前記第１ゲート電極の前記第１の側と反対側の第３側面上、および、前記第１ゲート電極の前記第１上面上に一体的に残された部分の前記第５絶縁膜からなる第６絶縁膜を形成する工程、
（ｅ５）前記（ｅ４）工程の後、前記第１部分、前記第１ゲート電極および前記第６絶縁膜を覆うように、シリコンと窒素とを含有する第７絶縁膜を形成する工程、
（ｅ６）前記（ｅ５）工程の後、前記第６絶縁膜を覆う部分の前記第７絶縁膜を除去し、前記第１部分上、前記第１ゲート電極の前記第１側面上、および、前記第１ゲート電極の前記第１上面上に一体的に残された部分の前記第７絶縁膜からなる前記第１絶縁膜を形成する工程、
を含み、
前記（ｅ５）工程では、前記第７絶縁膜を、前記第１部分上に直接形成し、
前記第６絶縁膜の、前記第１ゲート電極の前記第１側面側の第１端部は、前記第１ゲート電極の前記第１上面上に配置され、
前記第１絶縁膜の、前記第１ゲート電極の前記第３側面側の第２端部は、前記第１ゲート電極の前記第１上面上に形成された部分の前記第６絶縁膜上に配置される、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
（ｇ）前記（ｅ）工程の後、前記第１ゲート電極の前記第１側面上に、前記第１絶縁膜を介して、第１サイドウォールスペーサを形成する工程、
を有する、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１サイドウォールスペーサは、第２絶縁膜からなり、
前記（ｇ）工程では、前記第１ゲート電極の前記第１の側と反対側の第２側面上に、前記第２絶縁膜と同層に形成された第３絶縁膜からなる第２サイドウォールスペーサを形成する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第１部分、前記第１ゲート電極および前記第２部分を覆うように、シリコンと窒素とを含有する第４絶縁膜を形成する工程、
（ｅ２）前記（ｅ１）工程の後、前記第２部分を覆う部分の前記第４絶縁膜を除去し、前記第１部分上、前記第１ゲート電極の前記第１側面上、および、前記第１ゲート電極の前記第１上面上に一体的に残された部分の前記第４絶縁膜からなる前記第１絶縁膜を形成する工程、
を含む、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板の前記主面側の第１領域に、前記第１半導体領域を形成し、前記半導体基板の前記主面側の第２領域に、第３導電型の第４半導体領域を形成し、
前記（ｃ）工程では、前記第４半導体領域上に、第２ゲート絶縁膜を介して第２ゲート電極を形成し、
前記（ｆ）工程では、前記第１部分上に前記第１絶縁膜が形成された状態で、前記第４半導体領域のうち、前記第２ゲート電極に対して第２の側に位置する第３部分に、前記第３導電型とは反対の第４導電型の第５半導体領域を形成する、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１部分上、前記第１ゲート電極の前記第１の側の第４側面上、および、前記第１ゲート電極の第２上面上に、前記第１絶縁膜を一体的に形成し、
前記半導体装置の製造方法は、さらに、
（ｈ）前記（ｅ）工程の後、前記第１ゲート電極の前記第４側面上に、第８絶縁膜からなる第３サイドウォールスペーサを、前記第１絶縁膜を介して形成し、前記第１ゲート電極の前記第１の側と反対側の第５側面上に、前記第８絶縁膜と同層に形成された第９絶縁膜からなる第４サイドウォールスペーサを形成し、前記第２ゲート電極の前記第２の側の第６側面上に、前記第８絶縁膜と同層に形成された第１０絶縁膜からなる第５サイドウォールスペーサを形成する工程、
（ｉ）前記第４サイドウォールスペーサをマスクとして前記第２部分に前記第２導電型の第１不純物イオンを注入し、前記第５サイドウォールスペーサをマスクとして前記第３部分に前記第４導電型の第２不純物イオンを注入する工程、
（ｊ）前記（ｉ）工程の後、前記第３サイドウォールスペーサ、前記第４サイドウォールスペーサおよび前記第５サイドウォールスペーサを除去する工程、
（ｋ）前記（ｊ）工程の後、前記第１絶縁膜、前記第１ゲート電極、前記第２部分、前記第２ゲート電極および前記第３部分を覆うように、第１１絶縁膜を形成する工程、
を有し、
前記第１１絶縁膜は、前記第１ゲート電極の前記第４側面上に形成された部分の前記第１絶縁膜、前記第１ゲート電極の前記第５側面、および、前記第２ゲート電極の前記第６側面の各々に、接触する、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第１絶縁膜上、前記第１ゲート電極上、および、前記第２部分上に、レジスト膜を形成する工程、
（ｆ２）前記第２部分上に形成された部分の前記レジスト膜を除去する工程、
（ｆ３）前記（ｆ２）工程の後、前記第１絶縁膜上に前記レジスト膜が形成された状態で、前記第１ゲート電極をマスクとして前記第２部分に前記第２導電型の第３不純物イオンを注入することにより、前記第２部分に前記第３半導体領域を形成する工程、
（ｆ４）前記レジスト膜を除去する工程、
を含む、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、窒化シリコン膜からなる、半導体装置の製造方法。
【請求項９】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面側に、第１導電型の第１半導体領域を形成する工程、
（ｃ）前記第１半導体領域上に、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
（ｄ）前記第１半導体領域のうち、前記第１ゲート電極に対して第１の側に位置する第１部分に、前記第１導電型とは反対の第２導電型の第２半導体領域を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１部分上に、第１絶縁膜を形成する工程、
（ｆ）前記第１部分上に前記第１絶縁膜が形成された状態で、前記第１半導体領域のうち、前記第１ゲート電極に対して前記第１の側と反対側に位置する第２部分に、前記第２導電型の第３半導体領域を形成する工程、
を有し、
前記第１半導体領域と前記第２半導体領域とにより、フォトダイオードが形成され、
前記第１ゲート電極と前記第３半導体領域とにより、前記フォトダイオードで生成された電荷を転送する転送トランジスタが形成され、
前記第１絶縁膜は、シリコンと窒素とを含有し、
（ｌ）前記（ｅ）工程の後、前記第１ゲート電極の前記第１の側と反対側の第７側面上に、シリコンと窒素とを含有する第１２絶縁膜からなる第６サイドウォールスペーサを形成する工程、
を有し、
前記（ｌ）工程では、前記第１絶縁膜上に、前記第１２絶縁膜と同層に、シリコンと窒素とを含有する第１３絶縁膜を形成する、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第１絶縁膜上、前記第１ゲート電極上、および、前記第２部分上に、レジスト膜を形成する工程、
（ｆ２）前記第２部分上に形成された部分の前記レジスト膜を除去する工程、
（ｆ３）前記（ｆ２）工程の後、前記第１絶縁膜上に前記レジスト膜が形成された状態で、前記第１ゲート電極をマスクとして前記第２部分に前記第２導電型の第３不純物イオンを注入することにより、前記第２部分に前記第３半導体領域を形成する工程、
（ｆ４）前記レジスト膜を除去する工程、
を含む、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記第１絶縁膜は、窒化シリコン膜からなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、固体撮像素子を含む半導体装置の製造方法および半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＣＭＯＳイメージセンサの開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送トランジスタとを有する複数の画素を含む。フォトダイオードおよび転送トランジスタは、半導体基板の画素領域に形成されている。一方、半導体基板の周辺回路領域には、論理回路を構成するトランジスタ、すなわちロジックトランジスタが形成されている。
【０００３】
特開２００８−１２４３１０号公報（特許文献１）には、固体撮像装置において、半導体基板上にシリサイド層が形成される周辺回路領域と、シリサイド層が形成されない画素領域とを有し、画素領域内に、３層の絶縁膜によって被覆され、シリサイド層を形成する際の高融点金属をブロックする領域を有する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１２４３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＭＯＳイメージセンサを有する半導体装置の製造工程では、フォトダイオードの例えばｎ型ウェルを形成するために不純物イオンを注入し、転送トランジスタのドレイン領域を形成するために不純物イオンを注入した後に、フォトダイオード上に、キャップ絶縁膜を形成する。
【０００６】
このような場合、転送トランジスタのドレイン領域を形成するために不純物イオンを注入する際、または、転送トランジスタのドレイン領域を形成した後、フォトレジスト膜からなるマスクを、例えばＳＰＭ（Sulfuric Acid Peroxide Mixture）洗浄またはアッシング処理により除去する際に、フォトダイオードに損傷が与えられるおそれがある。すなわち、フォトダイオード中に結晶欠陥が発生するおそれがある。
【０００７】
フォトダイオード中に結晶欠陥が多く含まれていると、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯を起こして白点が発生する。また、光を照射していない状態での白点の発生、すなわち画素欠陥の発生の頻度が増加すると、ＣＭＯＳイメージセンサの性能が低下するおそれがあり、半導体装置の性能が低下する。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置の製造方法において、転送トランジスタのゲート電極を形成し、フォトダイオードを形成した後、転送トランジスタのドレイン領域を形成する前に、フォトダイオード上に、シリコンと窒素とを含有するキャップ絶縁膜を形成する。
【００１０】
また、他の実施の形態によれば、半導体装置は、フォトダイオード上、および、転送トランジスタのゲート電極のフォトダイオード側の側面上に形成され、シリコンと窒素とを含有するキャップ絶縁膜を有する。そして、当該半導体装置は、転送トランジスタのゲート電極のフォトダイオード側の側面上に、キャップ絶縁膜を介して形成されたサイドウォールスペーサを有する。
【００１１】
また、他の実施の形態によれば、半導体装置は、画素領域で、フォトダイオード上、および、転送トランジスタのゲート電極のフォトダイオード側の側面上に形成され、シリコンと窒素とを含有するキャップ絶縁膜を有する。そして、当該半導体装置は、画素領域で形成されたフォトダイオード、画素領域で形成された転送トランジスタ、および、周辺回路領域で形成されたトランジスタを覆うライナー膜を有する。ライナー膜は、転送トランジスタのゲート電極のフォトダイオード側の側面上に形成された部分のキャップ絶縁膜、転送トランジスタのゲート電極のフォトダイオード側と反対側の側面、および、トランジスタのゲート電極の側面の各々に、接触している。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成例を示す回路ブロック図である。
【図２】画素の構成例を示す回路図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１の半導体装置の構成を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の第１変形例の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の第１変形例の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の第１変形例の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の第１変形例の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の第２変形例の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の第３変形例の半導体装置の製造工程を示す断面図である。
【図２６】比較例の半導体装置の製造工程を示す断面図である。
【図２７】比較例の半導体装置の製造工程を示す断面図である。
【図２８】比較例の半導体装置の製造工程を示す断面図である。
【図２９】比較例の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態２の半導体装置の構成を示す断面図である。
【図３１】実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３６】実施の形態２の変形例の半導体装置の製造工程を示す断面図である。
【図３７】実施の形態３の半導体装置の構成を示す断面図である。
【図３８】実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４３】実施の形態３の半導体装置の製造工程を示す断面図である。
【図４４】実施の形態３の第１変形例の半導体装置の製造工程を示す断面図である。
【図４５】実施の形態３の第１変形例の半導体装置の製造工程を示す断面図である。
【図４６】実施の形態３の第１変形例の半導体装置の製造工程を示す断面図である。
【図４７】実施の形態３の第２変形例の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１９】
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２０】
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置について詳細に説明する。
【００２１】
＜半導体装置の構成＞
図１は、実施の形態１の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状に配置された４行４列の１６個の画素を示す。しかし、実施の形態１の半導体装置がカメラなどの電子機器に適用される場合、例えば数百万の画素が設けられる。
【００２２】
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路１０２や水平走査回路１０５などの駆動回路が配置されている。すなわち、本実施の形態１の半導体装置は、画素ＰＵがアレイ状に複数配置された画素アレイを有する。言い換えれば、本実施の形態１の半導体装置は、アレイ状に配置された複数の画素ＰＵを有する。
【００２３】
各画素ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路１０２と接続され、出力線ＯＬはそれぞれ列回路１０３と接続されている。列回路１０３はスイッチＳｗを介して出力アンプ１０４と接続されている。各スイッチＳｗは水平走査回路１０５と接続され、水平走査回路１０５により制御される。
【００２４】
例えば、垂直走査回路１０２および水平走査回路１０５により選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプ１０４を介して出力される。
【００２５】
画素ＰＵは、例えば、図２に示すように、フォトダイオードＰＤと、４つのＭＯＳＦＥＴとを備えている。これらのＭＯＳＦＥＴは、ｎチャネル型であり、ＲＳＴはリセットトランジスタ、ＴＸは転送トランジスタ、ＳＥＬは選択トランジスタ、ＡＭＩは増幅トランジスタである。転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する。なお、これらのトランジスタの他に、他のトランジスタまたは容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態として、種々の変形例を用いることが可能である。そして、ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略であり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と示されることもある。さらに、ＦＥＴ（Field Effect Transistor）は、電界効果トランジスタの略である。
【００２６】
図２に示す回路例においては、画素ＰＵにおいて、接地電位ＧＮＤとノードｎ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードｎ１と電源電位ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤは、電源電位線の電位である。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードｎ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。そして、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線ＬＴＸと接続されている。
【００２７】
フォトダイオードＰＤは、光電変換により電荷を生成する。転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する。増幅トランジスタＡＭＩは、転送トランジスタＴＸにより転送された電荷に応じて信号を増幅する。選択トランジスタＳＥＬは、フォトダイオードＰＤおよび転送トランジスタＴＸが含まれた画素ＰＵを選択する。言い換えれば、選択トランジスタＳＥＬは、増幅トランジスタＡＭＩを選択する。リセットトランジスタＲＳＴは、フォトダイオードＰＤの電荷を消去する。
【００２８】
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げてＨレベルとし、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
【００２９】
この後、例えば、カメラなどの電子機器の例えばメカニカルシャッターなどのシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
【００３０】
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げてＬレベルとし、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げてＨレベルとし、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送トランジスタＴＸのノードｎ１側の端部（後述する図３に示すフローティングディフュージョンＦＤ）に転送される。このとき、フローティングディフュージョンＦＤの信号、すなわち電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この信号の値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに出力される。この出力線ＯＬの信号、すなわち電位が、電気信号（受光信号）となり、列回路１０３およびスイッチＳｗを介して出力アンプ１０４から出力信号として読み出される。
【００３１】
＜画素領域および周辺回路領域の素子構造＞
次いで、画素領域および周辺回路領域の素子構造を説明する。図３および図４は、実施の形態１の半導体装置の構成を示す断面図である。なお、図３および図４では、画素領域１Ａの素子構造と、周辺回路領域２Ａの素子構造とを、合わせて図示している（以下の半導体装置の構成を示す断面図においても同様）。また、図４では、図３のうち、層間絶縁膜ＩＬ１よりも上方の部分の図示を省略している。
【００３２】
図３に示すように、本実施の形態１の半導体装置は、半導体基板１Ｓと、半導体基板１Ｓの主面としての上面側の画素領域１Ａに形成された半導体領域である活性領域ＡｃＴＰと、半導体基板１Ｓの上面側の周辺回路領域２Ａに形成された半導体領域である活性領域ＡｃＬと、を有する。
【００３３】
活性領域ＡｃＴＰには、フォトダイオードＰＤと、転送トランジスタＴＸと、が形成されている。また、図３および図４では図示を省略するが、画素領域１Ａの活性領域には、図２を用いて説明した、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴが形成されていてもよい。
【００３４】
活性領域ＡｃＬには、論理回路を構成するロジックトランジスタとしてのトランジスタＬＴＬが形成されている。トランジスタＬＴＬは、電子をキャリアとするｎチャネル型のＭＩＳＦＥＴ、および、正孔をキャリアとするｐチャネル型のＭＩＳＦＥＴのいずれかにより構成されている。また、図３および図４では図示を省略するが、周辺回路領域２Ａの活性領域には、トランジスタＬＴＬの駆動電圧よりも高い駆動電圧を有するトランジスタが形成されていてもよい。この高い駆動電圧を有するトランジスタも、トランジスタＬＴＬと同様に、ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴのいずれかにより構成されている。あるいは、周辺回路領域２Ａには、駆動電圧の異なる複数種類のトランジスタが形成されていてもよい。
【００３５】
半導体基板１Ｓは、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を含有する単結晶シリコンである。活性領域ＡｃＴＰおよびＡｃＬの各々の外周には、素子分離領域ＳＴＩが配置されている。このように、半導体基板１Ｓの上面側で、素子分離領域ＳＴＩで囲まれた各部分が、活性領域ＡｃＴＰおよびＡｃＬ等の活性領域となる。
【００３６】
画素領域１Ａでは、活性領域ＡｃＴＰには、例えばホウ素（Ｂ）などのｐ型不純物を導入した半導体領域としてのｐ型ウェルＰＷ１が形成されている。また、周辺回路領域２Ａでは、活性領域ＡｃＬには、例えばホウ素（Ｂ）などのｐ型不純物を導入した半導体領域としてのｐ型ウェルＰＷ２が形成されている。ｐ型ウェルＰＷ１およびＰＷ２の導電型はｐ型であり、半導体基板１Ｓの導電型であるｎ型とは反対の導電型である。
【００３７】
活性領域ＡｃＴＰ上、すなわちｐ型ウェルＰＷ１上には、ゲート絶縁膜ＧＩｔを介してゲート電極ＧＥｔが形成されている。ゲート電極ＧＥｔは、転送トランジスタＴＸのゲート電極である。ｐ型ウェルＰＷ１のうち、平面視において、ゲート電極ＧＥｔに対して一方の側（図３中左側）に位置する部分ＰＴ１には、フォトダイオードＰＤが形成されている。また、ｐ型ウェルＰＷ１のうち、平面視において、ゲート電極ＧＥｔに対して他方の側（図３中右側）、すなわちゲート電極ＧＥｔを挟んでフォトダイオードＰＤと反対側に位置する部分ＰＴ２には、電荷蓄積部または浮遊拡散層としての機能を有する、フローティングディフュージョンＦＤが形成されている。
【００３８】
活性領域ＡｃＴＰで、ｐ型ウェルＰＷ１の部分ＰＴ１の内部には、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入した半導体領域としてのｎ型ウェルＮＷが形成されている。具体的には、ｎ型ウェルＮＷは、ｐ型ウェルＰＷ１の部分ＰＴ１の上層部に形成されている。このｐ型ウェルＰＷ１とｎ型ウェルＮＷによって、フォトダイオードＰＤが形成されている。すなわち、フォトダイオードＰＤは、活性領域ＡｃＴＰに形成されたｐ型ウェルＰＷ１と、ｐ型ウェルＰＷ１の内部に形成されたｎ型ウェルＮＷとを含む。また、フォトダイオードＰＤは、ｐ型ウェルＰＷ１とｎ型ウェルＮＷとの間のｐｎ接合を含む。
【００３９】
このｎ型ウェルＮＷの上面の一部には、ｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの上面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される。すなわち、半導体基板１Ｓの上面付近の部分では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型ウェルＮＷの上面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制でき、暗電流の増加を抑制することができる。すなわち、フォトダイオードＰＤは、ｎ型ウェルＮＷの上面の一部に形成されたｐ＋型半導体領域ＰＲを有する。したがって、ｐ型ウェルＰＷ１のうち、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲが形成された部分が、部分ＰＴ１である。
【００４０】
活性領域ＡｃＴＰで、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部には、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入したｎ型の高濃度半導体領域ＮＲが形成されている。ｎ型の高濃度半導体領域ＮＲは、フローティングディフュージョンＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。すなわち、転送トランジスタＴＸは、活性領域ＡｃＴＰ上に形成されたゲート電極ＧＥｔと、活性領域ＡｃＴＰの上層部に、ゲート電極ＧＥｔに整合して形成されたドレイン領域であるｎ型の高濃度半導体領域ＮＲとを含む。言い換えれば、ゲート電極ＧＥｔと、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部に形成されたｎ型の高濃度半導体領域ＮＲと、により転送トランジスタＴＸが形成されている。したがって、ｐ型ウェルＰＷ１のうち、ｎ型の高濃度半導体領域ＮＲが形成された部分が、部分ＰＴ２である。
【００４１】
ｎ型ウェルＮＷ上およびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上には、シリコンと酸素とを含有する絶縁膜ＩＦ１１を介して、シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰが形成されている。キャップ絶縁膜ＣＡＰは、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１、すなわちフォトダイオードＰＤ、を保護する保護膜として形成されている。また、絶縁膜ＩＦ１１は、例えば、キャップ絶縁膜ＣＡＰをエッチングする際のエッチングストッパとして形成されている。
【００４２】
シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰが形成されることにより、キャップ絶縁膜ＣＡＰの保護膜としての性能を向上させ、反射防止膜としての性能を向上させることができる。また、シリコンと酸素とを含有する絶縁膜ＩＦ１１が形成されることにより、キャップ絶縁膜ＣＡＰをエッチングする際のエッチングストッパとしての性能を向上させることができる。
【００４３】
後述する図１０を用いて説明するように、本実施の形態１の半導体装置の製造工程では、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部に、低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲを形成する前に、ｎ型ウェルＮＷ上およびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に、キャップ絶縁膜ＣＡＰを形成する。そして、部分ＰＴ１上に、キャップ絶縁膜ＣＡＰが形成された状態で、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部に、低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲを形成する。これにより、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部に、低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲを形成する際に、フォトダイオードＰＤを保護することができる。
【００４４】
また、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部に低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲを形成する前に、形成されたキャップ絶縁膜ＣＡＰは、半導体装置の製造工程の最後まで除去されずに残され、反射防止膜ＡＲＦとして機能する。
【００４５】
好適には、絶縁膜ＩＦ１１は、酸化シリコン（ＳｉＯ２）膜からなり、キャップ絶縁膜ＣＡＰは、窒化シリコン（ＳｉＮ）膜からなる。窒化シリコン膜は、酸化シリコン膜に比べて、高い化学的安定性を有するか、または、酸化シリコン膜に比べて、高い屈折率を有する。したがって、窒化シリコン膜からなるキャップ絶縁膜ＣＡＰが形成されることにより、キャップ絶縁膜ＣＡＰの保護膜としての性能をさらに向上させ、反射防止膜としての性能をさらに向上させることができる。また、酸化シリコン膜からなる絶縁膜ＩＦ１１が形成されることにより、キャップ絶縁膜ＣＡＰをエッチングする際の絶縁膜ＩＦ１１のエッチングストッパとしての性能をさらに向上させることができる。
【００４６】
また、キャップ絶縁膜ＣＡＰは、部分ＰＴ１上、ゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上、および、ゲート電極ＧＥｔの上面ＴＳ１上に、一体的に形成されている。これにより、ｎ型ウェルＮＷ上およびｐ＋型半導体領域ＰＲからなる部分ＰＴ１のうち、平面視においてゲート電極ＧＥｔに隣接する部分を、保護することができる。そのため、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部に低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲを形成する際に、フォトダイオードＰＤのうち平面視においてゲート電極ＧＥｔに隣接する部分を、保護することができる。
【００４７】
ゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上には、絶縁膜ＩＦ１１、キャップ絶縁膜ＣＡＰおよび絶縁膜ＩＦ２１を介して、絶縁膜ＩＦ３１からなるサイドウォールスペーサＳＷｔ１が形成されている。ゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側の側面ＳＳｔ２上には、オフセットスペーサＯＦｔおよび絶縁膜ＩＦ２２を介して、絶縁膜ＩＦ３２からなるサイドウォールスペーサＳＷｔ２が形成されている。絶縁膜ＩＦ２２は、絶縁膜ＩＦ２１と同層に形成され、絶縁膜ＩＦ３２は、絶縁膜ＩＦ３１と同層に形成され、サイドウォールスペーサＳＷｔ２は、サイドウォールスペーサＳＷｔ１に含まれる絶縁膜ＩＦ３１と同層に形成された絶縁膜ＩＦ３２からなる。したがって、サイドウォールスペーサＳＷｔ１およびＳＷｔ２は、いずれもキャップ絶縁膜ＣＡＰと異なる絶縁膜からなる。
【００４８】
このような構造により、ゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上に形成された絶縁膜と、ゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側の側面ＳＳｔ２上に形成された絶縁膜とは、ゲート電極ＧＥｔを中心として非対称に配置されている。これにより、ゲート電極ＧＥｔのフォトダイオードＰＤ側と、ゲート電極ＧＥｔのフォトダイオードＰＤ側とは反対側との間で、半導体基板１Ｓに加えられる応力など、種々の特性を異ならせることができ、ＣＭＯＳイメージセンサとしての半導体装置の特性を最適化することができる。
【００４９】
なお、キャップ絶縁膜ＣＡＰの、ゲート電極ＧＥｔの側面ＳＳｔ２側の端部は、ゲート電極ＧＥｔの上面ＴＳ１上に配置されている。このとき、キャップ絶縁膜ＣＡＰの、ゲート電極ＧＥｔの側面ＳＳｔ２側の側面ＳＳｃ上に、絶縁膜ＩＦ２３を介して、絶縁膜ＩＦ３３からなるサイドウォールスペーサＳＷｔ３が形成されていてもよい。絶縁膜ＩＦ２３は、絶縁膜ＩＦ２１と同層に形成され、絶縁膜ＩＦ３３は、絶縁膜ＩＦ３１と同層に形成され、サイドウォールスペーサＳＷｔ３は、サイドウォールスペーサＳＷｔ１に含まれる絶縁膜ＩＦ３１と同層に形成された絶縁膜ＩＦ３３からなる。
【００５０】
これにより、フォトダイオードＰＤの中央部と、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部との間で、フォトダイオードＰＤ上に形成されるキャップ絶縁膜ＣＡＰなどの絶縁膜の構造が異なる。そのため、例えばゲート電極ＧＥｔのフォトダイオードＰＤ側の端部下に位置する部分のｐ型ウェルＰＷ１に印加される応力などを緩和することができる。
【００５１】
あるいは、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部上の、絶縁膜の層数を、フォトダイオードＰＤの中央部上の、絶縁膜の層数よりも増加させることなどにより、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部に、光が到達しにくくなる。そのため、フォトダイオードＰＤの中央部の特性に対する、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部の特性の影響を、低減することができる。
【００５２】
好適には、絶縁膜ＩＦ２１、ＩＦ２２およびＩＦ２３の各々は、酸化シリコン膜からなり、絶縁膜ＩＦ３１、ＩＦ３２およびＩＦ３３の各々は、窒化シリコン膜からなる。窒化シリコン膜からなる絶縁膜ＩＦ３１が、酸化シリコン膜に比べて、高いヤング率を有することにより、フォトダイオードＰＤのうち、平面視においてゲート電極ＧＥｔと隣接する部分、すなわち、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部にかかる応力を、より容易に調整することができる。また、窒化シリコン膜からなる絶縁膜ＩＦ３１が、酸化シリコン膜に比べて、高い屈折率を有することにより、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部に、光がより到達しにくくなる。
【００５３】
なお、図３および図４に示すように、フローティングディフュージョンＦＤに含まれる高濃度半導体領域ＮＲが、ｐ型ウェルＰＷ１の部分ＰＴ２のうち、サイドウォールスペーサＳＷｔ２を挟んでゲート電極ＧＥｔと反対側に位置する部分に、サイドウォールスペーサＳＷｔ２に整合して形成されていてもよい。また、ｐ型ウェルＰＷ１の部分ＰＴ２に、フローティングディフュージョンＦＤに含まれる低濃度半導体領域ＮＭが、ゲート電極ＧＥｔに整合して形成されていてもよい。そして、低濃度半導体領域ＮＭと高濃度半導体領域ＮＲとにより、ＬＤＤ（Lightly Doped Drain）構造を有するフローティングディフュージョンＦＤが形成されていてもよい。
【００５４】
活性領域ＡｃＬ上、すなわちｐ型ウェルＰＷ２上には、ゲート絶縁膜ＧＩＬを介してゲート電極ＧＥＬが形成されている。ゲート電極ＧＥＬは、トランジスタＬＴＬのゲート電極である。ｐ型ウェルＰＷ２のうち、平面視において、ゲート電極ＧＥＬに対して一方の側（図３中左側）に位置する部分ＰＴ３には、ｎ型の低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲからなるトランジスタＬＴＬのソース・ドレイン領域ＳＤが形成されている。また、ｐ型ウェルＰＷ２のうち、平面視において、ゲート電極ＧＥＬに対して一方の側と反対側（図３中右側）に位置する部分ＰＴ４には、ｎ型の低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲからなるトランジスタＬＴＬのソース・ドレイン領域ＳＤが形成されている。
【００５５】
なお、本願明細書では、ソース・ドレイン領域とは、ソース領域またはドレイン領域である半導体領域を意味する。
【００５６】
ゲート電極ＧＥＬの一方の側（図３中左側）の側面ＳＳＬ１には、オフセットスペーサＯＦＬ、および、絶縁膜ＩＦ２４を介して、絶縁膜ＩＦ３４からなるサイドウォールスペーサＳＷＬ１が形成されている。ゲート電極ＧＥＬの一方の側と反対側（図３中右側）の側面ＳＳＬ２には、オフセットスペーサＯＦＬ、および、絶縁膜ＩＦ２５を介して、絶縁膜ＩＦ３５からなるサイドウォールスペーサＳＷＬ２が形成されている。絶縁膜ＩＦ２４およびＩＦ２５の各々は、絶縁膜ＩＦ２１と同層に形成され、絶縁膜ＩＦ３４およびＩＦ３５の各々は、絶縁膜ＩＦ３１と同層に形成されている。したがって、サイドウォールスペーサＳＷＬ１およびＳＷＬ２の各々は、サイドウォールスペーサＳＷｔ１に含まれる絶縁膜ＩＦ３１と同層に形成された絶縁膜ＩＦ３４およびＩＦ３５のそれぞれからなる。
【００５７】
ｐ型ウェルＰＷ２の部分ＰＴ３の上層部には、ｎ型の低濃度半導体領域ＮＭ、すなわちｎ-型半導体領域ＮＭが、ゲート電極ＧＥＬに整合して形成されている。また、ｐ型ウェルＰＷ２の部分ＰＴ３のうち、平面視において、サイドウォールスペーサＳＷＬ１を挟んでゲート電極ＧＥＬと反対側に位置する部分の上層部には、ｎ型の高濃度半導体領域ＮＲ、すなわちｎ＋型半導体領域ＮＲが、サイドウォールスペーサＳＷＬ１に整合して形成されている。そして、ｐ型ウェルＰＷ２の部分ＰＴ３の上層部には、低濃度半導体領域ＮＭと高濃度半導体領域ＮＲとにより、ＬＤＤ構造を有するソース・ドレイン領域ＳＤが形成されている。
【００５８】
ｐ型ウェルＰＷ２の部分ＰＴ４の上層部には、ｎ型の低濃度半導体領域ＮＭが、ゲート電極ＧＥＬに整合して形成されている。また、ｐ型ウェルＰＷ２の部分ＰＴ４のうち、平面視において、サイドウォールスペーサＳＷＬ２を挟んでゲート電極ＧＥＬと反対側に位置する部分の上層部には、ｎ型の高濃度半導体領域ＮＲが、サイドウォールスペーサＳＷＬ２に整合して形成されている。そして、ｐ型ウェルＰＷ２の部分ＰＴ４の上層部には、低濃度半導体領域ＮＭと高濃度半導体領域ＮＲとにより、ＬＤＤ構造を有するソース・ドレイン領域ＳＤが形成されている。
【００５９】
したがって、トランジスタＬＴＬは、ゲート電極ＧＥＬと、ソース・ドレイン領域ＳＤと、を有する。言い換えれば、ゲート電極ＧＥＬと、ソース・ドレイン領域ＳＤと、によりトランジスタＬＴＬが形成されている。
【００６０】
ｎ型の高濃度半導体領域ＮＲの上面には、例えばニッケルシリサイドなどの金属シリサイド層からなるシリサイド層ＳＩＬが形成されている。すなわち、ｎ型の高濃度半導体領域ＮＲの上層部には、シリサイド層ＳＩＬが形成されている。
【００６１】
なお、シリサイド層ＳＩＬは、ゲート電極ＧＥＬの上面に形成されていてもよい。また、フローティングディフュージョンＦＤであるｎ型の高濃度半導体領域ＮＲの上面には、シリサイド層ＳＩＬが形成されていてもよい。あるいは、フローティングディフュージョンＦＤであるｎ型の高濃度半導体領域ＮＲの上面には、シリサイド層が形成されていなくてもよい。
【００６２】
画素領域１Ａでは、転送トランジスタＴＸおよびフォトダイオードＰＤを含めて活性領域ＡｃＴＰを覆うように、絶縁膜としてのライナー膜ＬＮ１が形成され、ライナー膜ＬＮ１上に、層間絶縁膜ＩＬ１が形成されている。そして、層間絶縁膜ＩＬ１およびライナー膜ＬＮ１には、層間絶縁膜ＩＬ１およびライナー膜ＬＮ１を貫通して、フローティングディフュージョンＦＤであるｎ型の高濃度半導体領域ＮＲに達するプラグＰＧｔが形成されている。
【００６３】
また、周辺回路領域２Ａでは、トランジスタＬＴＬを含めて活性領域ＡｃＬを覆うように、ライナー膜ＬＮ１が形成され、ライナー膜ＬＮ１上に、層間絶縁膜ＩＬ１が形成されている。そして、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１およびライナー膜ＬＮ１を貫通して、ゲート電極ＧＥＬの両側のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧＬが形成されている。なお、図３では、ゲート電極ＧＥＬの一方の側と反対側（図３中右側）のｎ型の高濃度半導体領域ＮＲに達するプラグＰＧＬのみを図示している。
【００６４】
ライナー膜ＬＮ１は、例えば窒化シリコン膜からなる。また、層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜からなる。
【００６５】
また、図４に示すように、画素領域１Ａで、層間絶縁膜ＩＬ１およびライナー膜ＬＮ１には、コンタクトホールＣＨｔが形成され、周辺回路領域２Ａで、層間絶縁膜ＩＬ１およびライナー膜ＬＮ１には、コンタクトホールＣＨＬが形成されている。これらのコンタクトホールＣＨｔおよびＣＨＬの各々には、例えば、チタン膜およびチタン膜上に形成された窒化チタン膜からなるバリア導体膜と、バリア導体膜上に形成されたタングステン膜からなる主導体膜とが、埋め込まれている。これにより、プラグＰＧｔおよびＰＧＬの各々が形成されている。
【００６６】
画素領域１Ａで、プラグＰＧｔが形成された層間絶縁膜ＩＬ１上、および、周辺回路領域２Ａで、プラグＰＧＬが形成された層間絶縁膜ＩＬ１上には、図３に示すように、例えば層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２内に配線Ｍ１が形成されている。上記プラグＰＧｔおよびＰＧＬは、配線Ｍ１と接続されている。
【００６７】
層間絶縁膜ＩＬ２は、例えば窒化シリコン膜と酸化シリコン膜との積層膜からなるが、これに限定されるものではなく、例えば酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えば、炭素含有酸化シリコン（ＳｉＯＣ）膜を挙げることができる。また、配線Ｍ１は、例えば、銅配線から形成されており、例えばダマシン法により形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム配線から形成することもできる。
【００６８】
配線Ｍ１が形成された層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３内に配線Ｍ２が形成されている。また、配線Ｍ２が形成された層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４内に配線Ｍ３が形成されている。配線Ｍ１〜Ｍ３は、配線層を形成している。上記プラグＰＧｔおよびＰＧＬは、配線Ｍ１〜Ｍ３からなる配線層により接続される。これにより、図１および図２に示す回路を形成することができる。
【００６９】
なお、配線Ｍ１〜Ｍ３は、フォトダイオードＰＤと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線Ｍ１〜Ｍ３によって遮られないようにするためである。
【００７０】
さらに、画素領域１Ａでは、配線Ｍ３が形成された層間絶縁膜ＩＬ４上には、マイクロレンズＭＬが搭載されている。なお、図３に示すように、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間に、半導体基板１Ｓ側から順に、パッシベーション膜ＰＦおよびカラーフィルタＣＬが形成されていてもよい。このとき、図３に示すように、周辺回路領域２Ａでも、層間絶縁膜ＩＬ４上に、パッシベーション膜ＰＦが設けられていてもよい。
【００７１】
図３において、光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズＭＬを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１、ライナー膜ＬＮ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤに入射する。フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型ウェルＮＷに蓄積される。
【００７２】
そして、適切なタイミングで、転送トランジスタＴＸをオンする。具体的には、転送トランジスタＴＸのゲート電極ＧＥｔに、しきい値電圧以上の電圧を印加する。すると、ｐ型ウェルＰＷ１のうち、ゲート絶縁膜ＧＩｔ下の部分に、チャネル領域が形成され、転送トランジスタＴＸのソース領域であるｎ型ウェルＮＷと、転送トランジスタＴＸのドレイン領域であるｎ型の高濃度半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型ウェルＮＷに蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を通って外部に取り出される。
【００７３】
＜半導体装置の製造方法＞
次いで、本実施の形態１の半導体装置の製造方法について説明する。図５および図６は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図７〜図１９は、実施の形態１の半導体装置の製造工程を示す断面図である。なお、図７〜図１９では、画素領域１Ａにおける製造工程と、周辺回路領域２Ａにおける製造工程とを、合わせて図示している（以下の半導体装置の製造工程を示す断面図においても同様）。
【００７４】
まず、図７に示すように、半導体基板１Ｓを準備する（図５のステップＳ１１）。このステップＳ１１では、まず、半導体基板１Ｓとして、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を含有したｎ型の単結晶シリコン基板を準備する。
【００７５】
次いで、半導体基板１Ｓに素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、半導体基板１Ｓ中の溝内に埋め込まれた絶縁部材からなる。例えば、窒化シリコン（ＳｉＮ）膜をマスクとして半導体基板１Ｓをエッチングすることにより、半導体基板１Ｓのうち、活性領域ＡｃＴＰおよびＡｃＬ等の活性領域となる領域に、分離溝を形成する。次いで、この分離溝の内部に酸化シリコン（ＳｉＯ２）膜などの絶縁膜を埋め込むことにより、素子分離領域ＳＴＩを形成する。このような素子分離方法をＳＴＩ（Shallow Trench Isolation）法という。この素子分離領域ＳＴＩにより活性領域ＡｃＴＰおよびＡｃＬ等の活性領域が区画、すなわち形成される。活性領域ＡｃＴＰは、半導体基板１Ｓの主面としての上面側の画素領域１Ａに形成され、活性領域ＡｃＬは、半導体基板１Ｓの主面としての上面側の周辺回路領域２Ａに形成される。
【００７６】
なお、ＳＴＩ法に代えてＬＯＣＯＳ（Local oxidation of silicon）法を用いて素子分離領域を形成してもよい。この場合、素子分離領域は、熱酸化膜からなる。例えば、半導体基板１Ｓのうち、活性領域ＡｃＴＰおよびＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆い、熱酸化することにより、酸化シリコン膜等の絶縁部材からなる素子分離領域を形成する。
【００７７】
次いで、図７に示すように、ｐ型ウェルＰＷ１を形成する（図５のステップＳ１２）。このステップＳ１２では、画素領域１Ａで、活性領域ＡｃＴＰに、ｐ型の半導体領域であるｐ型ウェルＰＷ１を形成する。また、ステップＳ１２では、周辺回路領域２Ａで、活性領域ＡｃＬに、ｐ型の半導体領域であるｐ型ウェルＰＷ２を形成する。
【００７８】
このステップＳ１２では、フォトリソグラフィ技術およびイオン注入法を使用することにより、活性領域ＡｃＴＰおよびＡｃＬで、半導体基板１Ｓ内に、例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、画素領域１Ａおよび周辺回路領域２Ａで、ｐ型ウェルＰＷ１およびＰＷ２を形成する。ｐ型ウェルＰＷ１およびＰＷ２の導電型はｐ型であり、半導体基板１Ｓの導電型であるｎ型とは反対の導電型である。また、ｐ型ウェルＰＷ１およびＰＷ２の各々におけるｐ型の不純物濃度は、特に限定されず、任意の値とすることができる。
【００７９】
次いで、図７に示すように、ゲート絶縁膜ＧＩｔおよびゲート電極ＧＥｔを形成する（図５のステップＳ１３）。
【００８０】
このステップＳ１３では、まず、半導体基板１Ｓを熱酸化することにより、画素領域１Ａで、ｐ型ウェルＰＷ１の上面に、酸化シリコン膜からなる絶縁膜ＧＩ１を形成する。また、半導体基板１Ｓを熱酸化することにより、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の上面に、絶縁膜ＧＩ１を形成する。
【００８１】
絶縁膜ＧＩ１として、窒化シリコン膜や酸窒化シリコン（ＳｉＯＮ）膜などを用いてもよい。また、酸化ハフニウム（ＨｆＯ２）膜に酸化ランタン（Ｌａ２Ｏ３）を導入したハフニウム系絶縁膜などのいわゆる高誘電体膜、すなわち窒化シリコン膜よりも誘電率の高い膜を用いてもよい。これらの膜を、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
【００８２】
このステップＳ１３では、次に、画素領域１Ａで、絶縁膜ＧＩ１上に、例えば多結晶シリコン膜からなる導電膜ＣＦ１を、ＣＶＤ法などを用いて形成し、周辺回路領域２Ａで、絶縁膜ＧＩ１上に、導電膜ＣＦ１を、ＣＶＤ法などを用いて形成する。
【００８３】
このステップＳ１３では、次に、導電膜ＣＦ１および絶縁膜ＧＩ１をパターニングする。
【００８４】
具体的には、導電膜ＣＦ１上にフォトレジスト膜（図示は省略）を形成し、フォトリソグラフィ技術を用いて露光および現像処理する。このフォトレジスト膜を、レジスト膜とも称する。これにより、画素領域１Ａおよび周辺回路領域２Ａで、ゲート電極ＧＥｔおよびＧＥＬを形成する領域に、フォトレジスト膜を残存させる。
【００８５】
次いで、このフォトレジスト膜をマスクとして、導電膜ＣＦ１および絶縁膜ＧＩ１をエッチングする。これにより、画素領域１Ａで、ｐ型ウェルＰＷ１上に、絶縁膜ＧＩ１からなるゲート絶縁膜ＧＩｔを介して、導電膜ＣＦ１からなるゲート電極ＧＥｔが形成される。また、周辺回路領域２Ａで、ｐ型ウェルＰＷ２上に、絶縁膜ＧＩ１からなるゲート絶縁膜ＧＩＬを介して、導電膜ＣＦ１からなるゲート電極ＧＥＬが形成される。
【００８６】
なお、ゲート電極ＧＥｔの上面を上面ＴＳ１とし、ゲート電極ＧＥｔの一方の側（図７中の左側）の側面を側面ＳＳｔ１とし、ゲート電極ＧＥｔの一方の側と反対側（図７中の右側）の側面を側面ＳＳｔ２とする。また、ゲート電極ＧＥＬの上面を上面ＴＳ２とし、ゲート電極ＧＥＬの一方の側（図７中の左側）の側面を側面ＳＳＬ１とし、ゲート電極ＧＥＬの一方の側と反対側（図７中の右側）の側面を側面ＳＳＬ２とする。
【００８７】
また、ｐ型ウェルＰＷ１のうち、ゲート電極ＧＥｔに対して一方の側（図７中の左側）に位置する部分を部分ＰＴ１とし、ｐ型ウェルＰＷ１のうち、ゲート電極ＧＥｔに対して一方の側と反対側（図７中の右側）に位置する部分を部分ＰＴ２とする。また、ｐ型ウェルＰＷ２のうち、ゲート電極ＧＥＬに対して一方の側（図７中の左側）に位置する部分を部分ＰＴ３とし、ｐ型ウェルＰＷ２のうち、ゲート電極ＧＥＬに対して一方の側と反対側（図７中の右側）に位置する部分を部分ＰＴ４とする。
【００８８】
次いで、図８に示すように、ｎ型ウェルＮＷを形成する（図５のステップＳ１４）。このステップＳ１４では、画素領域１Ａで、ｐ型ウェルＰＷ１のうち、ゲート電極ＧＥｔに対して一方の側（図８中の左側）に位置する部分ＰＴ１の内部に、イオン注入法によりｎ型ウェルＮＷを形成する。
【００８９】
例えば、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上にフォトレジスト膜（レジスト膜）Ｒ１を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行うことにより、フォトレジスト膜Ｒ１をパターニングする。
【００９０】
具体的には、画素領域１Ａで、ｐ型ウェルＰＷ１の部分ＰＴ１上、ゲート電極ＧＥｔ上、および、ｐ型ウェルＰＷ１の部分ＰＴ２上に、フォトレジスト膜Ｒ１を形成し、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の部分ＰＴ３上、ゲート電極ＧＥＬ上、および、ｐ型ウェルＰＷ２の部分ＰＴ４上に、フォトレジスト膜Ｒ１を形成する。そして、画素領域１Ａで、ｐ型ウェルＰＷ１の部分ＰＴ１上に形成された部分のフォトレジスト膜Ｒ１を除去する。言い換えれば、ｐ型ウェルＰＷ１の部分ＰＴ１が露出するように、フォトレジスト膜Ｒ１をパターニングする。
【００９１】
このとき、周辺回路領域２Ａでは、ｐ型ウェルＰＷ２は、ｎ型の不純物イオンが注入されないように、フォトレジスト膜Ｒ１により覆われている。一方、画素領域１Ａでは、ｐ型ウェルＰＷ１の部分ＰＴ２は、ｎ型の不純物イオンが注入されないように、フォトレジスト膜Ｒ１により覆われている。
【００９２】
そして、画素領域１Ａで、フォトレジスト膜Ｒ１およびゲート電極ＧＥｔをマスクとして、ｐ型ウェルＰＷ１の部分ＰＴ１に、ｎ型の不純物イオンＩＭ１を注入する。これにより、ｐ型ウェルＰＷ１の部分ＰＴ１の上層部に、ｎ型ウェルＮＷが形成される。すなわち、ｐ型ウェルＰＷ１の部分ＰＴ１の内部に、ｎ型ウェルＮＷが形成される。このｐ型ウェルＰＷ１とｎ型ウェルＮＷとの間のｐｎ接合により、フォトダイオードＰＤが形成される。このとき、部分ＰＴ１は、ｎ型ウェルＮＷからなる。
【００９３】
なお、図８に示すように、このステップＳ１４では、ｎ型ウェルＮＷを形成した後、ｎ型ウェルＮＷの上層部に、ｐ＋型半導体領域ＰＲを形成してもよい。このとき、部分ＰＴ１は、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる。
【００９４】
次いで、図９に示すように、絶縁膜ＩＦ１を形成する（図５のステップＳ１５）。このステップＳ１５では、例えば熱酸化法またはＣＶＤ法により、画素領域１Ａで、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上、および、ゲート電極ＧＥｔ上に、シリコンと酸素とを含有する絶縁膜ＩＦ１を形成する。また、画素領域１Ａで、ｐ型ウェルＰＷ１の部分ＰＴ２上に、絶縁膜ＩＦ１を形成する。言い換えれば、ステップＳ１５では、部分ＰＴ１、ゲート電極ＧＥｔおよび部分ＰＴ２を覆うように、絶縁膜ＩＦ１を形成する。
【００９５】
一方、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の部分ＰＴ３上、ゲート電極ＧＥＬ上、および、ｐ型ウェルＰＷ２の部分ＰＴ４上に、絶縁膜ＩＦ１を形成する。言い換えれば、ステップＳ１５では、部分ＰＴ３、ゲート電極ＧＥＬおよび部分ＰＴ４を覆うように、絶縁膜ＩＦ１を形成する。
【００９６】
次いで、図９に示すように、絶縁膜ＣＡＰ１を形成する（図５のステップＳ１６）。このステップＳ１６では、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＩＦ１上に、シリコンと窒素とを含有する絶縁膜ＣＡＰ１を、例えばＣＶＤ法などを用いて形成する。言い換えれば、ステップＳ１６では、画素領域１Ａで、部分ＰＴ１、ゲート電極ＧＥｔおよび部分ＰＴ２を覆うように、絶縁膜ＣＡＰ１を形成する。また、ステップＳ１６では、周辺回路領域２Ａで、部分ＰＴ３、ゲート電極ＧＥＬおよび部分ＰＴ４を覆うように、絶縁膜ＣＡＰ１を形成する。
【００９７】
好適には、絶縁膜ＩＦ１は、酸化シリコン膜からなり、絶縁膜ＣＡＰ１は、窒化シリコン膜からなる。窒化シリコン膜が、酸化シリコン膜に比べて、高い化学的安定性を有すること、または、酸化シリコン膜に比べて、高い屈折率を有することなどにより、絶縁膜ＣＡＰ１からなるキャップ絶縁膜ＣＡＰの保護膜としての性能を向上させ、反射防止膜としての性能を向上させることができる。
【００９８】
次いで、図１０に示すように、絶縁膜ＣＡＰ１をパターニングする（図５のステップＳ１７）。このステップＳ１７では、例えば、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＣＡＰ１上にフォトレジスト膜（図示せず）を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行う。これにより、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上、および、ゲート電極ＧＥｔのフォトダイオードＰＤ側の部分上のフォトレジスト膜を残し、それ以外の部分のフォトレジスト膜を除去する。
【００９９】
そして、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１、および、ゲート電極ＧＥｔのフォトダイオードＰＤ側の部分がフォトレジスト膜に覆われた状態で、画素領域１Ａおよび周辺回路領域２Ａにおいて、絶縁膜ＣＡＰ１を、ＲＩＥ（Reactive Ion Etching）法などによりエッチングする。
【０１００】
具体的には、画素領域１Ａで、部分ＰＴ２を覆う部分の絶縁膜ＣＡＰ１を除去し、周辺回路領域２Ａで、絶縁膜ＣＡＰ１を除去する。そして、画素領域１Ａで、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上、ゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上、および、ゲート電極ＧＥｔの上面ＴＳ１上、に一体的に残された部分の絶縁膜ＣＡＰ１からなるキャップ絶縁膜ＣＡＰを形成する。すなわち、画素領域１Ａで、部分ＰＴ１上、ゲート電極ＧＥｔの側面ＳＳｔ１上、および、ゲート電極ＧＥｔの上面ＴＳ１上に、キャップ絶縁膜ＣＡＰを一体的に形成する。キャップ絶縁膜ＣＡＰは、反射防止膜ＡＲＦとして機能する。その後、フォトレジスト膜を除去する。
【０１０１】
なお、図１０に示す例では、キャップ絶縁膜ＣＡＰから露出した部分の絶縁膜ＩＦ１は除去されずに残される。しかし、後述する図２０〜図２３を用いて説明するように、キャップ絶縁膜ＣＡＰから露出した部分の絶縁膜ＩＦ１が除去されてもよい。
【０１０２】
また、キャップ絶縁膜ＣＡＰの、ゲート電極ＧＥｔの側面ＳＳｔ２側の側面を、側面ＳＳｃとする。
【０１０３】
次いで、図１１〜図１３に示すように、ｎ型の低濃度半導体領域ＮＭを形成する（図５のステップＳ１８）。
【０１０４】
このステップＳ１８では、まず、図１１に示すように、例えば、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上にフォトレジスト膜Ｒ２を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行うことにより、フォトレジスト膜Ｒ２をパターニングする。
【０１０５】
具体的には、画素領域１Ａで、キャップ絶縁膜ＣＡＰ上、ゲート電極ＧＥｔ上、および、ｐ型ウェルＰＷ１の部分ＰＴ２上に、フォトレジスト膜Ｒ２を形成し、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の部分ＰＴ３上、ゲート電極ＧＥＬ上、および、ｐ型ウェルＰＷ２の部分ＰＴ４上に、フォトレジスト膜Ｒ２を形成する。そして、画素領域１Ａで、ｐ型ウェルＰＷ１の部分ＰＴ２上に形成された部分のフォトレジスト膜Ｒ２を除去する。言い換えれば、ｐ型ウェルＰＷ１の部分ＰＴ２が露出するように、フォトレジスト膜Ｒ２をパターニングする。
【０１０６】
このとき、周辺回路領域２Ａでは、ゲート電極ＧＥＬ、ならびに、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４の各々の上に形成された部分のフォトレジスト膜Ｒ２が除去される。一方、画素領域１Ａでは、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１は、ｎ型の不純物イオンが注入されないように、絶縁膜ＩＦ１、キャップ絶縁膜ＣＡＰおよびフォトレジスト膜Ｒ２により覆われている。
【０１０７】
そして、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上にキャップ絶縁膜ＣＡＰおよびフォトレジスト膜Ｒ２が形成された状態で、画素領域１Ａで、ゲート電極ＧＥｔをマスクとして、ｐ型ウェルＰＷ１の部分ＰＴ２に、ｎ型の不純物イオンＩＭ２を注入する。また、部分ＰＴ１上にキャップ絶縁膜ＣＡＰおよびフォトレジスト膜Ｒ２が形成された状態で、周辺回路領域２Ａで、ゲート電極ＧＥＬをマスクとして、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４に、ｎ型の不純物イオンＩＭ２を注入する。
【０１０８】
これにより、画素領域１Ａで、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部に、ｎ型の低濃度半導体領域ＮＭが形成され、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４の上層部に、ｎ型の低濃度半導体領域ＮＭが形成される。画素領域１Ａにおけるｎ型の低濃度半導体領域ＮＭは、転送トランジスタＴＸのドレイン領域でもあり、フローティングディフュージョンＦＤとなる半導体領域である。その後、フォトレジスト膜Ｒ２は、例えばＳＰＭ洗浄またはアッシング処理により除去される。
【０１０９】
このステップＳ１８では、次に、図１２に示すように、キャップ絶縁膜ＣＡＰから露出した部分の絶縁膜ＩＦ１を、例えばフッ酸を用いたウェットエッチングにより、除去する。これにより、キャップ絶縁膜ＣＡＰに覆われた部分の絶縁膜ＩＦ１からなる絶縁膜ＩＦ１１が形成される。
【０１１０】
そして、画素領域１Ａで、ゲート電極ＧＥｔ、および、ｐ型ウェルＰＷ１の部分ＰＴ２を覆うように、例えば熱酸化法またはＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜ＯＦ１を形成する。このとき、周辺回路領域２Ａでは、ゲート電極ＧＥＬ、ならびに、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４を覆うように、絶縁膜ＯＦ１を形成する。
【０１１１】
そして、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＯＦ１をエッチバックする。これにより、画素領域１Ａで、ゲート電極ＧＥｔの側面ＳＳｔ２上に残された部分の絶縁膜ＯＦ１からなるオフセットスペーサＯＦｔを形成する。また、周辺回路領域２Ａで、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々の上に残された部分の絶縁膜ＯＦ１からなるオフセットスペーサＯＦＬを形成する。
【０１１２】
このステップＳ１８では、次に、図１３に示すように、例えば、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上にフォトレジスト膜Ｒ３を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行うことにより、フォトレジスト膜Ｒ３をパターニングする。
【０１１３】
具体的には、画素領域１Ａで、キャップ絶縁膜ＣＡＰ上、ゲート電極ＧＥｔ上、および、ｐ型ウェルＰＷ１の部分ＰＴ２上に、フォトレジスト膜Ｒ３を形成し、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の部分ＰＴ３上、ゲート電極ＧＥＬ上、および、ｐ型ウェルＰＷ２の部分ＰＴ４上に、フォトレジスト膜Ｒ３を形成する。そして、画素領域１Ａで、ｐ型ウェルＰＷ１の部分ＰＴ２上に形成された部分のフォトレジスト膜Ｒ３を除去する。言い換えれば、ｐ型ウェルＰＷ１の部分ＰＴ２が露出するように、フォトレジスト膜Ｒ３をパターニングする。
【０１１４】
このとき、周辺回路領域２Ａでは、ゲート電極ＧＥＬ、ならびに、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４の各々の上に形成された部分のフォトレジスト膜Ｒ３が除去される。一方、画素領域１Ａでは、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１は、ｎ型の不純物イオンが注入されないように、絶縁膜ＩＦ１１、キャップ絶縁膜ＣＡＰおよびフォトレジスト膜Ｒ３により覆われている。
【０１１５】
そして、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上にキャップ絶縁膜ＣＡＰおよびフォトレジスト膜Ｒ３が形成された状態で、画素領域１Ａで、ゲート電極ＧＥｔ、および、ゲート電極ＧＥｔの側面に形成されたオフセットスペーサＯＦｔをマスクとして、ｐ型ウェルＰＷ１の部分ＰＴ２に、ｎ型の不純物イオンＩＭ３を注入する。また、部分ＰＴ１上にキャップ絶縁膜ＣＡＰおよびフォトレジスト膜Ｒ３が形成された状態で、周辺回路領域２Ａで、ゲート電極ＧＥＬ、および、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々に形成されたオフセットスペーサＯＦＬをマスクとして、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４に、ｎ型の不純物イオンＩＭ３を注入する。
【０１１６】
これにより、画素領域１Ａで、ｐ型ウェルＰＷ１の部分ＰＴ２に形成されたｎ型の低濃度半導体領域ＮＭに、さらに、ｎ型の不純物イオンが注入される。また、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４の上層部に形成されたｎ型の低濃度半導体領域ＮＭに、さらに、ｎ型の不純物イオンが注入される。その後、フォトレジスト膜Ｒ３は、例えばＳＰＭ洗浄またはアッシング処理により除去される。
【０１１７】
本実施の形態１では、転送トランジスタＴＸのゲート電極ＧＥｔを形成し、フォトダイオードＰＤを形成した後、転送トランジスタＴＸのドレイン領域などに含まれる低濃度半導体領域ＮＭを形成する前に、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に、シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰを形成する。
【０１１８】
これにより、低濃度半導体領域ＮＭを形成するために不純物イオンを注入する際、または、フォトレジスト膜Ｒ２またはＲ３を例えばＳＰＭ洗浄またはアッシング処理により除去する際に、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲに損傷が与えられることを防止または抑制することができる。したがって、フォトダイオードＰＤ中に結晶欠陥が発生することを防止または抑制し、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯を起こして白点が発生することを、防止または抑制することができる。
【０１１９】
なお、周辺回路領域２Ａにｐチャネル型のＭＩＳＦＥＴが形成される場合には、周辺回路領域２Ａにおいて、例えばホウ素（Ｂ）などのｐ型の不純物イオンを注入することで、ｐ型の低濃度半導体領域を形成してもよい。
【０１２０】
次いで、図１４に示すように、サイドウォールスペーサＳＷｔ１を形成する（図５のステップＳ１９）。
【０１２１】
このステップＳ１９では、まず、画素領域１Ａで、キャップ絶縁膜ＣＡＰ、ゲート電極ＧＥｔ、ゲート電極ＧＥｔの側面ＳＳｔ２に形成されたオフセットスペーサＯＦｔ、および、ｐ型ウェルＰＷ１の部分ＰＴ２、を覆うように、例えば熱酸化法またはＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。このとき、周辺回路領域２Ａでは、ゲート電極ＧＥＬ、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々に形成されたオフセットスペーサＯＦＬ、ならびに、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４、を覆うように、絶縁膜ＩＦ２を形成する。
【０１２２】
このステップＳ１９では、次に、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＩＦ２上に、例えばＣＶＤ法により、例えば窒化シリコン膜などの、シリコンと窒素とを含有する絶縁膜ＩＦ３を形成する。そして、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＩＦ３をエッチバックする。
【０１２３】
これにより、画素領域１Ａで、ゲート電極ＧＥｔの側面ＳＳｔ１上に、側面ＳＳｔ１上に残された部分の絶縁膜ＩＦ３としての絶縁膜ＩＦ３１からなるサイドウォールスペーサＳＷｔ１を、絶縁膜ＩＦ１１、キャップ絶縁膜ＣＡＰおよび絶縁膜ＩＦ２を介して、形成する。また、画素領域１Ａで、ゲート電極ＧＥｔの側面ＳＳｔ２上に、側面ＳＳｔ２上に残された部分の絶縁膜ＩＦ３としての絶縁膜ＩＦ３２からなるサイドウォールスペーサＳＷｔ２を、オフセットスペーサＯＦｔおよび絶縁膜ＩＦ２を介して、形成する。
【０１２４】
なお、キャップ絶縁膜ＣＡＰの、ゲート電極ＧＥｔの側面ＳＳｔ２側の側面ＳＳｃ上に、側面ＳＳｃ上に残された部分の絶縁膜ＩＦ３としての絶縁膜ＩＦ３３からなるサイドウォールスペーサＳＷｔ３を、絶縁膜ＩＦ２を介して、形成してもよい。
【０１２５】
一方、周辺回路領域２Ａで、ゲート電極ＧＥＬの側面ＳＳＬ１上に、側面ＳＳＬ１上に残された部分の絶縁膜ＩＦ３としての絶縁膜ＩＦ３４からなるサイドウォールスペーサＳＷＬ１を、オフセットスペーサＯＦＬおよび絶縁膜ＩＦ２を介して、形成する。また、周辺回路領域２Ａで、ゲート電極ＧＥＬの側面ＳＳＬ２上に、側面ＳＳＬ２上に残された部分の絶縁膜ＩＦ３としての絶縁膜ＩＦ３５からなるサイドウォールスペーサＳＷＬ２を、オフセットスペーサＯＦＬおよび絶縁膜ＩＦ２を介して、形成する。
【０１２６】
なお、絶縁膜ＩＦ３をエッチバックする条件を調整することにより、図１５に示すように、画素領域１Ａで、キャップ絶縁膜ＣＡＰの、ゲート電極ＧＥｔの側面ＳＳｔ２側の側面ＳＳｃ上の絶縁膜ＩＦ３を除去し、サイドウォールスペーサＳＷｔ３（図１４参照）が形成されないようにすることもできる。
【０１２７】
次いで、図１６に示すように、ｎ型の高濃度半導体領域ＮＲを形成する（図５のステップＳ２０）。
【０１２８】
このステップＳ２０では、例えば、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上にフォトレジスト膜Ｒ４を形成し、フォトリソグラフィ技術を用いて露光および現像処理を行うことにより、フォトレジスト膜Ｒ４をパターニングする。
【０１２９】
具体的には、画素領域１Ａで、キャップ絶縁膜ＣＡＰ上、ゲート電極ＧＥｔ上、および、ｐ型ウェルＰＷ１の部分ＰＴ２上に、絶縁膜ＩＦ２ならびにサイドウォールスペーサＳＷｔ１、ＳＷｔ２およびＳＷｔ３の各々を介して、フォトレジスト膜Ｒ４を形成する。また、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の部分ＰＴ３上、ゲート電極ＧＥＬ上、および、ｐ型ウェルＰＷ２の部分ＰＴ４上に、絶縁膜ＩＦ２ならびにサイドウォールスペーサＳＷＬ１およびＳＷＬ２の各々を介して、フォトレジスト膜Ｒ４を形成する。そして、画素領域１Ａで、ｐ型ウェルＰＷ１の部分ＰＴ２上に形成された部分のフォトレジスト膜Ｒ４を除去する。言い換えれば、ｐ型ウェルＰＷ１の部分ＰＴ２上に形成された部分の絶縁膜ＩＦ２が露出するように、フォトレジスト膜Ｒ４をパターニングする。
【０１３０】
このとき、周辺回路領域２Ａでは、ゲート電極ＧＥＬ、ならびに、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４の各々の上に形成された部分のフォトレジスト膜Ｒ４が除去される。一方、画素領域１Ａでは、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１は、ｎ型の不純物イオンが注入されないように、絶縁膜ＩＦ１１、キャップ絶縁膜ＣＡＰ、絶縁膜ＩＦ２およびフォトレジスト膜Ｒ４により覆われている。
【０１３１】
そして、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上にキャップ絶縁膜ＣＡＰおよびフォトレジスト膜Ｒ４が形成された状態で、画素領域１Ａで、ゲート電極ＧＥｔの側面ＳＳｔ２に形成されたサイドウォールスペーサＳＷｔ２をマスクとして、ｐ型ウェルＰＷ１の部分ＰＴ２に、ｎ型の不純物イオンＩＭ４を注入する。また、部分ＰＴ１上にキャップ絶縁膜ＣＡＰおよびフォトレジスト膜Ｒ４が形成された状態で、周辺回路領域２Ａで、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々に形成されたサイドウォールスペーサＳＷＬ１およびＳＷＬ２をマスクとして、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４に、ｎ型の不純物イオンＩＭ４を注入する。
【０１３２】
これにより、画素領域１Ａで、ｐ型ウェルＰＷ１の部分ＰＴ２のうち、サイドウォールスペーサＳＷｔ２を挟んでゲート電極ＧＥｔと反対側に位置する部分の上層部に、ｎ型の高濃度半導体領域ＮＲが形成される。このｎ型の高濃度半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域でもあり、フローティングディフュージョンＦＤとなる半導体領域である。すなわち、ゲート電極ＧＥｔと、ｎ型の低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲからなるドレイン領域と、により転送トランジスタＴＸが形成される。
【０１３３】
また、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の部分ＰＴ３のうち、サイドウォールスペーサＳＷＬ１を挟んでゲート電極ＧＥＬと反対側に位置する部分の上層部に、ｎ型の高濃度半導体領域ＮＲが形成される。また、ｐ型ウェルＰＷ２の部分ＰＴ４のうち、サイドウォールスペーサＳＷＬ２を挟んでゲート電極ＧＥＬと反対側に位置する部分の上層部に、ｎ型の高濃度半導体領域ＮＲが形成される。そして、ゲート電極ＧＥＬと、ソース・ドレイン領域ＳＤであるｎ型の高濃度半導体領域ＮＲと、によりトランジスタＬＴＬが形成される。その後、フォトレジスト膜Ｒ４は、例えばＳＰＭ洗浄またはアッシング処理により除去される。
【０１３４】
なお、周辺回路領域２Ａにｐチャネル型のＭＩＳＦＥＴが形成される場合には、周辺回路領域２Ａにおいて、例えばホウ素（Ｂ）などのｐ型の不純物イオンを注入することで、ｐチャネル型のＭＩＳＦＥＴのソース・ドレイン領域となるｐ型の高濃度半導体領域を形成してもよい。
【０１３５】
その後、以上の工程で注入した不純物を活性化させるために、活性化アニールを行う。なお、各不純物の注入の順序は上記工程の順序に制限されるものではない。また、複数の同じ導電型の半導体領域については、一度の工程で同時に不純物を注入することが可能であり、各不純物の注入工程を調整することができる。
【０１３６】
次いで、図１７に示すように、シリサイドブロッキング膜ＢＬ１およびシリサイド層ＳＩＬを形成する（図６のステップＳ２１）。
【０１３７】
このステップＳ２１の工程では、まず、シリサイド層を形成しない領域で、半導体基板１Ｓ上に、例えば酸化シリコン膜からなるシリサイドブロッキング膜ＢＬ１を形成する。一方、シリサイド層ＳＩＬを形成する領域では、半導体基板１Ｓ上に、シリサイドブロッキング膜ＢＬ１を形成しない。
【０１３８】
具体的には、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上に、例えば酸化シリコン膜からなるシリサイドブロッキング膜ＢＬ１を形成した後、シリサイド層ＳＩＬを形成する領域で、例えばフッ酸を用いたウェットエッチングにより、シリサイドブロッキング膜ＢＬ１を除去する。このとき、周辺回路領域２Ａで、例えばトランジスタＬＴＬのｎ型の高濃度半導体領域ＮＲを覆う部分のシリサイドブロッキング膜ＢＬ１が除去される。また、サイドウォールスペーサＳＷＬ１およびＳＷＬ２から露出した部分の絶縁膜ＩＦ２が、除去される。そして、サイドウォールスペーサＳＷＬ１に覆われた部分の絶縁膜ＩＦ２からなる絶縁膜ＩＦ２４、および、サイドウォールスペーサＳＷＬ２に覆われた部分の絶縁膜ＩＦ２からなる絶縁膜ＩＦ２５が、形成される。
【０１３９】
このステップＳ２１の工程では、次に、半導体基板１Ｓ上に、例えばニッケル（Ｎｉ）膜からなる金属膜（図示は省略）を、スパッタリング法などを用いて形成する。この金属膜として、ニッケル膜の他、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜またはプラチナ（Ｐｔ）膜などの金属膜、および、これらの金属からなる合金膜を用いてもよい。
【０１４０】
そして、半導体基板１Ｓに対して熱処理を施すことにより、周辺回路領域２Ａにおいて、金属膜（図示は省略）と、ｎ型の高濃度半導体領域ＮＲを構成するシリコンとを反応させて、例えばニッケルシリサイド層からなるシリサイド層ＳＩＬを形成する。その後、未反応の金属膜（図示は省略）を除去する。このシリサイド層ＳＩＬにより、ｎ型の高濃度半導体領域ＮＲとプラグとの接続抵抗を小さくすることができる。
【０１４１】
なお、図１７では図示を省略するが、周辺回路領域２Ａにおいて、ゲート電極ＧＥＬの上面にも、シリサイド層を形成してもよい。あるいは、画素領域１Ａにおいて、転送トランジスタＴＸのドレイン領域であるｎ型の高濃度半導体領域ＮＲの上面にシリサイド層ＳＩＬを形成してもよい。
【０１４２】
次いで、図１８に示すように、シリサイドブロッキング膜ＢＬ１を除去する（図６のステップＳ２２）。このステップＳ２２では、例えばフッ酸を用いたウェットエッチングにより、シリサイドブロッキング膜ＢＬ１を除去する。このとき、画素領域１Ａで、サイドウォールスペーサＳＷｔ１、ＳＷｔ２およびＳＷｔ３から露出した部分の絶縁膜ＩＦ２も、除去される。そして、サイドウォールスペーサＳＷｔ１に覆われた部分の絶縁膜ＩＦ２からなる絶縁膜ＩＦ２１、サイドウォールスペーサＳＷｔ２に覆われた部分の絶縁膜ＩＦ２からなる絶縁膜ＩＦ２２、および、サイドウォールスペーサＳＷｔ３に覆われた部分の絶縁膜ＩＦ２からなる絶縁膜ＩＦ２３が形成される。
【０１４３】
次いで、図１９に示すように、ライナー膜ＬＮ１を形成する（図６のステップＳ２３）。このステップＳ２３では、画素領域１Ａで、キャップ絶縁膜ＣＡＰ、ゲート電極ＧＥｔ、サイドウォールスペーサＳＷｔ１、ＳＷｔ２およびＳＷｔ３、ならびに、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部に形成されたｎ型の高濃度半導体領域ＮＲ、を覆うように、絶縁膜としてのライナー膜ＬＮ１を、例えばＣＶＤ法により形成する。また、周辺回路領域２Ａで、ゲート電極ＧＥＬ、サイドウォールスペーサＳＷＬ１およびＳＷＬ２、ならびに、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４の上層部に形成されたｎ型の高濃度半導体領域ＮＲ、を覆うように、絶縁膜としてのライナー膜ＬＮ１を、例えばＣＶＤ法により形成する。すなわち、フォトダイオードＰＤ、転送トランジスタＴＸおよびトランジスタＬＴＬを覆うように、ライナー膜ＬＮ１を形成する。ライナー膜ＬＮ１は、例えば窒化シリコン膜からなる。
【０１４４】
次いで、図４に示すように、層間絶縁膜ＩＬ１を形成する（図６のステップＳ２４）。このステップＳ２４では、画素領域１Ａおよび周辺回路領域２Ａで、ライナー膜ＬＮ１上に、層間絶縁膜ＩＬ１を形成する。
【０１４５】
例えば、ライナー膜ＬＮ１上に、ＴＥＯＳガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を堆積する。この後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて平坦化する。
【０１４６】
次いで、図４に示すように、コンタクトホールＣＨｔを形成する（図６のステップＳ２５）。このステップＳ２５では、画素領域１Ａで、層間絶縁膜ＩＬ１およびライナー膜ＬＮ１をパターニングすることにより、コンタクトホールＣＨｔを形成する。また、周辺回路領域２Ａで、層間絶縁膜ＩＬ１およびライナー膜ＬＮ１をパターニングすることにより、コンタクトホールＣＨＬを形成する。
【０１４７】
具体的には、転送トランジスタＴＸのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１およびライナー膜ＬＮ１を貫通してｎ型の高濃度半導体領域ＮＲに達するコンタクトホールＣＨｔを形成する。また、トランジスタＬＴＬのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１およびライナー膜ＬＮ１を貫通して、ｎ型の高濃度半導体領域ＮＲの上面に形成されたシリサイド層ＳＩＬに達するコンタクトホールＣＨＬを形成する。
【０１４８】
この際、ゲート電極ＧＥｔおよびＧＥＬの上方にも、コンタクトホール（図示は省略）が形成される。
【０１４９】
次いで、図４に示すように、プラグＰＧｔを形成する（図６のステップＳ２６）。このステップＳ２６では、画素領域１Ａで、コンタクトホールＣＨｔの内部に導電膜を埋め込むことにより、プラグＰＧｔを形成する。また、周辺回路領域２Ａで、コンタクトホールＣＨＬの内部に導電膜を埋め込むことにより、プラグＰＧＬを形成する。
【０１５０】
まず、コンタクトホールＣＨｔおよびＣＨＬの底面および内壁を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。バリア導体膜は、チタン膜およびチタン膜上に形成された窒化チタン膜からなり、例えばスパッタリング法を使用することにより形成することができる。このバリア導体膜は、例えば、後の工程で埋め込む主導体膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆる拡散バリア性を有する。
【０１５１】
そして、コンタクトホールＣＨｔおよびＣＨＬの各々を埋め込むように、バリア導体膜上に、タングステン膜からなる主導体膜を形成する。この主導体膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要な主導体膜およびバリア導体膜を例えばＣＭＰ法で除去することにより、プラグＰＧｔおよびＰＧＬのそれぞれを形成することができる。
【０１５２】
次いで、図３に示すように、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する。例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜と酸化シリコン膜との積層膜をＣＶＤ法などで形成する。次いで、層間絶縁膜ＩＬ２を貫通して配線Ｍ１に達するコンタクトホールを形成する。次いで、そのコンタクトホールの内部を含む層間絶縁膜ＩＬ２上に、バリア膜としてタンタル（Ｔａ）膜と、その上の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次いで、バリア膜上にシード膜（図示は省略）として薄い銅（Ｃｕ）膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。次いで、層間絶縁膜ＩＬ２上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。このように、配線溝の内部にバリア膜、シード膜および銅膜を埋め込むことにより配線Ｍ１を形成することができる（シングルダマシン法）。
【０１５３】
以下、同様にして、図３に示すように、配線Ｍ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、層間絶縁膜ＩＬ３中に配線Ｍ２を形成し、配線Ｍ２を形成した層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４中に配線Ｍ３を形成する。
【０１５４】
なお、本実施の形態１では、配線Ｍ１や配線Ｍ２をダマシン法による銅配線で形成した例を示しているが、これに限られず、アルミニウムを用いてパターニング法によって形成してもよい。
【０１５５】
次いで、図３に示すように、最上層の層間絶縁膜ＩＬ４上であって、平面的に画素領域１Ａを含む領域にマイクロレンズＭＬを形成する。すなわち、フォトダイオードＰＤを構成するｎ型ウェルＮＷと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬを形成する。なお、図３に示すように、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間に、下から順に、パッシベーション膜ＰＦおよびカラーフィルタＣＬを形成してもよい。
【０１５６】
以上の工程により、図３に示すように、本実施の形態１の半導体装置を製造することができる。
【０１５７】
なお、本実施の形態１において、例えば半導体基板１Ｓ、ｐ型ウェルＰＷ１およびＰＷ２、ｎ型ウェルＮＷ、ｐ＋型半導体領域ＰＲ、ｎ型の低濃度半導体領域ＮＭ、ならびに、ｎ型の高濃度半導体領域ＮＲのそれぞれの導電型を、一括して反対の導電型に変えてもよい（以後の各変形例および各実施の形態においても同様）。
【０１５８】
＜半導体装置の製造方法の第１変形例＞
次いで、本実施の形態１の半導体装置の製造方法の第１変形例について説明する。図２０〜図２３は、実施の形態１の第１変形例の半導体装置の製造工程を示す断面図である。
【０１５９】
本第１変形例の半導体装置の製造工程は、実施の形態１の半導体装置の製造工程のうち、図１０および図１１を用いて説明した工程（図５のステップＳ１７およびステップＳ１８）を変更したものである。
【０１６０】
本第１変形例では、実施の形態１で図９を用いて説明した工程（図５のステップＳ１５およびステップＳ１６）を行った後、図２０に示すように、キャップ絶縁膜ＣＡＰ（図２１参照）が形成される領域に、例えば酸化シリコン膜からなるハードマスク膜ＨＭ１を形成する。
【０１６１】
具体的には、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＣＡＰ１上に、例えば酸化シリコン膜からなる絶縁膜ＨＭ２を、例えばＣＶＤ法により形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＨＭ２をパターニングすることにより、キャップ絶縁膜ＣＡＰが形成される領域に絶縁膜ＨＭ２を残してハードマスク膜ＨＭ１を形成する。すなわち、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上、および、ゲート電極ＧＥｔのフォトダイオードＰＤ側の部分上に、絶縁膜ＣＡＰ１を介して、ハードマスク膜ＨＭ１を形成する。一方、キャップ絶縁膜ＣＡＰが形成される領域以外の領域では、絶縁膜ＨＭ２は、除去される。
【０１６２】
次いで、実施の形態１で図１０を用いて説明した工程（図５のステップＳ１７）と同様の工程を行って、図２１および図２２に示すように、絶縁膜ＣＡＰ１をパターニングする。
【０１６３】
ただし、本第１変形例では、図２１に示すように、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＣＡＰ１を、ハードマスク膜ＨＭ１をマスクとして用い、ＲＩＥ法などによりエッチングする。これにより、画素領域１Ａにおいて、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上、および、ゲート電極ＧＥｔのフォトダイオードＰＤ側の部分上に、絶縁膜ＣＡＰ１を残してキャップ絶縁膜ＣＡＰを形成する。
【０１６４】
その後、図２２に示すように、キャップ絶縁膜ＣＡＰ上に残された、酸化シリコン膜からなるハードマスク膜ＨＭ１を、例えばフッ酸を用いたウェットエッチングにより、除去する。これにより、キャップ絶縁膜ＣＡＰが露出する。このとき、画素領域１Ａおよび周辺回路領域２Ａで、キャップ絶縁膜ＣＡＰから露出した部分の、酸化シリコン膜からなる絶縁膜ＩＦ１も、除去される。このとき、キャップ絶縁膜ＣＡＰに覆われた部分の絶縁膜ＩＦ１からなる絶縁膜ＩＦ１１が形成される。
【０１６５】
次いで、図１１を用いて説明した工程（図５のステップＳ１８の一部の工程）と同様の工程を行って、図２３に示すように、ｎ型の不純物イオンＩＭ２を注入する。ただし、本第１変形例では、図１１を用いて説明した工程と同様の工程を行って、ゲート電極ＧＥｔおよびＧＥＬをマスクとして、ｎ型の不純物イオンを注入する際に、図２３に示すように、キャップ絶縁膜ＣＡＰから露出した部分の絶縁膜ＩＦ１（図２１参照）は、除去されている。
【０１６６】
本第１変形例では、ハードマスク膜ＨＭ１を用いて絶縁膜ＣＡＰ１をパターニングするため、フォトレジスト膜を用いて絶縁膜ＣＡＰ１をパターニングする場合に比べ、形状精度を向上させることができる。あるいは、ゲート電極ＧＥｔの側面ＳＳｔ２上の絶縁膜ＩＦ１が除去されているので、ｐ型ウェルＰＷ１の部分ＰＴ２に不純物イオンを注入する際に、ゲート電極ＧＥｔに、より整合させた状態で、不純物イオンＩＭ２を注入することができる。また、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々の上の絶縁膜ＩＦ１が除去されているので、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４に不純物イオンを注入する際に、ゲート電極ＧＥＬに、より整合させた状態で、不純物イオンＩＭ２を注入することができる。
【０１６７】
＜半導体装置の製造方法の第２変形例＞
次いで、本実施の形態１の半導体装置の製造方法の第２変形例について説明する。図２４は、実施の形態１の第２変形例の半導体装置の製造工程を示す断面図である。
【０１６８】
本第２変形例の半導体装置の製造工程は、実施の形態１の半導体装置の製造工程のうち、図１８を用いて説明した工程（図６のステップＳ２２）を行わないものである。すなわち、シリサイド層ＳＩＬの形成後、シリサイドブロッキング膜ＢＬ１を除去しない。そのため、図１９を用いて説明した工程（図６のステップＳ２３）を行うと、図２４に示すように、画素領域１Ａで、ライナー膜ＬＮ１は、シリサイドブロッキング膜ＢＬ１上に、形成される。
【０１６９】
本第２変形例では、シリサイドブロッキング膜ＢＬ１を除去する工程を行わないので、半導体装置の製造工程の工程数を削減することができる。
【０１７０】
＜半導体装置の製造方法の第３変形例＞
次いで、本実施の形態１の半導体装置の製造方法の第３変形例について説明する。図２５は、実施の形態１の第３変形例の半導体装置の製造工程を示す断面図である。
【０１７１】
本第３変形例の半導体装置の製造工程は、実施の形態１の半導体装置の製造工程のうち、図１４を用いて説明した工程（図５のステップＳ１９）を変更したものである。
【０１７２】
本第３変形例では、実施の形態１で図１３を用いて説明した工程（図５のステップＳ１８）を行った後、図１４を用いて説明した工程（図５のステップＳ１９）に相当する工程を行って、図２５に示すように、サイドウォールスペーサＳＷｔ２、ＳＷｔ３、ＳＷＬ１およびＳＷＬ２を形成する。ただし、このサイドウォールスペーサＳＷｔ２、ＳＷｔ３、ＳＷＬ１およびＳＷＬ２を形成する工程では、実施の形態１とは異なり、サイドウォールスペーサＳＷｔ１（図１４参照）を形成しない。
【０１７３】
具体的には、図１４を用いて説明した工程（図５のステップＳ１９）と同様に、例えば窒化シリコン膜からなる絶縁膜ＩＦ３を形成した後、キャップ絶縁膜ＣＡＰ上に位置する部分の絶縁膜ＩＦ２およびＩＦ３を覆うように、フォトレジスト膜（図示せず）を形成する。そして、キャップ絶縁膜ＣＡＰ上に位置する部分の絶縁膜ＩＦ２およびＩＦ３がフォトレジスト膜に覆われた状態で、絶縁膜ＩＦ３をエッチバックする。
【０１７４】
これにより、絶縁膜ＩＦ３２からなるサイドウォールスペーサＳＷｔ２、および、絶縁膜ＩＦ３４からなるサイドウォールスペーサＳＷＬ１などを形成する際に、サイドウォールスペーサＳＷｔ１（図１４参照）は形成されず、図２５に示すように、キャップ絶縁膜ＣＡＰ上に位置する部分の絶縁膜ＩＦ２およびＩＦ３が残される。そして、キャップ絶縁膜ＣＡＰ上に、絶縁膜ＩＦ３２と同層に、絶縁膜ＩＦ３からなる絶縁膜ＩＦ３１が、絶縁膜ＩＦ２を介して、形成される。
【０１７５】
本第３変形例では、ｎ型の高濃度半導体領域ＮＲを形成する前に、シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰに加え、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１を覆うように、シリコンと窒素とを含有する絶縁膜ＩＦ３１が形成される。すなわち、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に、それぞれシリコンと窒素とを含有するキャップ絶縁膜ＣＡＰおよび絶縁膜ＩＦ３１の２層の絶縁膜が形成される。なお、絶縁膜ＩＦ３からなる絶縁膜ＩＦ３２なども、シリコンと窒素とを含有する。
【０１７６】
これにより、ｎ型ウェルＮＷ上およびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に形成される、シリコンおよび窒素を含有する絶縁膜の厚さを厚くすることができる。そのため、高濃度半導体領域ＮＲ（図１６参照）を形成するために不純物イオンを注入する際、または、フォトレジスト膜Ｒ４（図１６参照）を例えばＳＰＭ洗浄またはアッシング処理により除去する際に、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲに損傷が与えられることを防止または抑制することができる。
【０１７７】
したがって、フォトダイオード中に結晶欠陥が発生することを防止または抑制し、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯を起こして白点が発生することを、実施の形態１に比べ、さらに防止または抑制することができる。
【０１７８】
＜フォトダイオードに与えられる損傷について＞
次いで、画素領域および周辺回路領域においてトランジスタを形成する際にフォトダイオードに与えられる損傷について、比較例の半導体装置の製造方法と比較しながら説明する。図２６〜図２９は、比較例の半導体装置の製造工程を示す断面図である。
【０１７９】
比較例では、実施の形態１で図８を用いて説明した工程（図５のステップＳ１４）に相当する工程を行った後、図２６に示すように、キャップ絶縁膜ＣＡＰ（図１０参照）が形成されていない状態で、実施の形態１で図１１を用いて説明した工程（図５のステップＳ１８の一部）に相当する工程を行う。このとき、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１が、フォトレジスト膜Ｒ２には覆われるものの、キャップ絶縁膜ＣＡＰ（図１０参照）には覆われていない状態で、ｎ型の不純物イオンＩＭ２を注入することになる。その後、フォトレジスト膜Ｒ２は、例えばＳＰＭ洗浄またはアッシング処理により除去される。
【０１８０】
比較例では、次に、図２７に示すように、実施の形態１で図１３を用いて説明した工程（図５のステップＳ１８の一部）に相当する工程を行う。このとき、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１が、絶縁膜ＩＦ１１およびフォトレジスト膜Ｒ３には覆われるものの、キャップ絶縁膜ＣＡＰ（図１０参照）には覆われていない状態で、ｎ型の不純物イオンＩＭ３を注入することになる。その後、フォトレジスト膜Ｒ３は、例えばＳＰＭ洗浄またはアッシング処理により除去される。
【０１８１】
比較例では、次に、図２８に示すように、実施の形態１で図１４を用いて説明した工程（図５のステップＳ１９）に相当する工程を行う。このとき、キャップ絶縁膜ＣＡＰ（図１０参照）は形成されていない状態で、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＩＦ２および絶縁膜ＩＦ３を順次形成する。そして、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に位置する部分の絶縁膜ＩＦ２およびＩＦ３を覆うように、フォトレジスト膜（図示は省略）を形成し、部分ＰＴ１上に位置する部分の絶縁膜ＩＦ２およびＩＦ３がフォトレジスト膜に覆われた状態で、絶縁膜ＩＦ３をエッチバックする。
【０１８２】
これにより、実施の形態１と同様に、サイドウォールスペーサＳＷｔ２、ＳＷＬ１およびＳＷＬ２は形成されるが、図２８に示すように、ｎ型ウェルＮＷ上およびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に位置する部分の絶縁膜ＩＦ２およびＩＦ３が残される。そして、部分ＰＴ１上に、絶縁膜ＩＦ３２と同層に、絶縁膜ＩＦ３からなる絶縁膜ＩＦ３１が、絶縁膜ＩＦ２を介して、形成される。絶縁膜ＩＦ３１は、キャップ絶縁膜に相当する。
【０１８３】
比較例では、次に、図２９に示すように、実施の形態１で図１６を用いて説明した工程（図５のステップＳ２０）に相当する工程を行う。このとき、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１が、絶縁膜ＩＦ１１、ＩＦ２およびＩＦ３１、ならびに、フォトレジスト膜Ｒ４に覆われた状態で、ｎ型の不純物イオンＩＭ４を注入することになる。その後、フォトレジスト膜Ｒ４は、例えばＳＰＭ洗浄またはアッシング処理により除去される。
【０１８４】
比較例では、フォトダイオードＰＤのｎ型ウェルＮＷを形成するために不純物イオンを注入し、転送トランジスタＴＸのドレイン領域などに含まれるｎ型の低濃度半導体領域ＮＭを形成するために不純物イオンを注入した後に、フォトダイオードＰＤ上に、キャップ絶縁膜を形成する。
【０１８５】
このような場合、ｎ型の低濃度半導体領域ＮＭを形成するために不純物イオンを注入する際、または、フォトレジスト膜Ｒ２またはＲ３を例えばＳＰＭ洗浄またはアッシング処理により除去する際に、フォトダイオードＰＤに損傷が与えられるおそれがある。すなわち、フォトダイオードＰＤ中に結晶欠陥が発生するおそれがある。
【０１８６】
フォトダイオードＰＤ中に結晶欠陥が多く含まれていると、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯を起こして白点が発生する。また、光を照射していない状態での白点の発生、すなわち画素欠陥の発生の頻度が増加すると、ＣＭＯＳイメージセンサの性能が低下するおそれがあり、半導体装置の性能が低下する。
【０１８７】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置の製造工程では、転送トランジスタＴＸのゲート電極ＧＥｔを形成し、フォトダイオードＰＤを形成した後、転送トランジスタＴＸのドレイン領域などに含まれる低濃度半導体領域ＮＭを形成する前に、フォトダイオードＰＤ上に、シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰを形成する。
【０１８８】
これにより、低濃度半導体領域ＮＭを形成するために不純物イオンを注入する際、または、フォトレジスト膜Ｒ２またはＲ３を例えばＳＰＭ洗浄またはアッシング処理により除去する際に、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲに損傷が与えられることを防止または抑制することができる。したがって、フォトダイオードＰＤ中に結晶欠陥が発生することを防止または抑制することができる。
【０１８９】
よって、本実施の形態１の半導体装置の製造工程により製造されたＣＭＯＳイメージセンサを備えた半導体装置では、白点が発生することを、防止または抑制することができる。また、光を照射していない状態での白点の発生、すなわち画素欠陥の発生の頻度を減少させることができ、ＣＭＯＳイメージセンサの性能を向上させることができ、半導体装置の性能を向上させることができる。
【０１９０】
また、本実施の形態１の半導体装置は、フォトダイオードＰＤ上、および、転送トランジスタＴＸのゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上に形成され、シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰを有する。そして、当該半導体装置は、転送トランジスタＴＸのゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上に、キャップ絶縁膜ＣＡＰを介して形成されたサイドウォールスペーサＳＷｔ１を有する。
【０１９１】
本実施の形態１の半導体装置におけるこのような構造は、上記した製造工程で製造されたことによるものである。そのため、上記したように、低濃度半導体領域ＮＭを形成するために不純物イオンを注入する際、または、フォトレジスト膜Ｒ２またはＲ３を例えばＳＰＭ洗浄またはアッシング処理により除去する際に、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲに損傷が与えられることを防止または抑制することができる。
【０１９２】
また、フォトダイオードＰＤの中央部と、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部との間で、フォトダイオードＰＤ上に形成されるキャップ絶縁膜ＣＡＰなどの絶縁膜の構造が異なる。そのため、例えばゲート電極ＧＥｔのフォトダイオードＰＤ側の端部下に位置する部分のｐ型ウェルＰＷ１に印加される応力などを緩和することができる。
【０１９３】
あるいは、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部上の、絶縁膜の層数を、フォトダイオードＰＤの中央部上の、絶縁膜の層数よりも増加させることなどにより、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部に、光が到達しにくくなる。そのため、フォトダイオードＰＤの中央部の特性に対する、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部の特性の影響を、低減することができる。
【０１９４】
（実施の形態２）
実施の形態１では、キャップ絶縁膜ＣＡＰが、ｎ型ウェルＮＷ上およびｐ＋型半導体領域ＰＲ上に、絶縁膜ＩＦ１を介して形成されている例について説明した。一方、実施の形態２では、キャップ絶縁膜ＣＡＰが、ｎ型ウェルＮＷ上およびｐ＋型半導体領域ＰＲ上に、直接形成されている例について説明する。
【０１９５】
本実施の形態２の半導体装置の構成については、図１および図２を用いて説明した実施の形態１の半導体装置の構成と同様であり、それらの説明を省略する。
【０１９６】
＜画素領域および周辺回路領域の素子構造＞
次いで、画素領域および周辺回路領域の素子構造を説明する。図３０は、実施の形態２の半導体装置の構成を示す断面図である。
【０１９７】
図３０に示すように、本実施の形態２における画素領域の素子構造については、キャップ絶縁膜ＣＡＰが、ｎ型ウェルＮＷ上およびｐ＋型半導体領域ＰＲ上に、直接形成されている点を除き、図３および図４を用いて説明した実施の形態１における画素領域の素子構造と同様であり、それらの説明を省略する。また、本実施の形態２における周辺回路領域の素子構造についても、図３および図４を用いて説明した実施の形態１における周辺回路領域の素子構造と同様であり、それらの説明を省略する。
【０１９８】
＜半導体装置の製造方法＞
次いで、本実施の形態２の半導体装置の製造方法について説明する。図３１は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３２〜図３５は、実施の形態２の半導体装置の製造工程を示す断面図である。
【０１９９】
本実施の形態２では、図５のステップＳ１１〜ステップＳ１４の工程と同様の工程（図３１のステップＳ１１〜ステップＳ１４）を行ってｎ型ウェルＮＷを形成した後、図３２に示すように、絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１をパターニングする（図３１のステップＳ１５１）。
【０２００】
このステップＳ１５１では、まず、図５のステップＳ１５と同様の工程を行って、図３２に示すように、画素領域１Ａで、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上、ゲート電極ＧＥｔ上、および、ｐ型ウェルＰＷ１の部分ＰＴ２上に、絶縁膜ＩＦ１を形成する。言い換えれば、ステップＳ１５１では、部分ＰＴ１、ゲート電極ＧＥｔおよび部分ＰＴ２を覆うように、絶縁膜ＩＦ１を形成する。
【０２０１】
一方、周辺回路領域２Ａで、ｐ型ウェルＰＷ２の部分ＰＴ３上、ゲート電極ＧＥＬ上、および、ｐ型ウェルＰＷ２の部分ＰＴ４上に、絶縁膜ＩＦ１を形成する。言い換えれば、ステップＳ１５１では、部分ＰＴ３、ゲート電極ＧＥＬおよび部分ＰＴ４を覆うように、絶縁膜ＩＦ１を形成する。
【０２０２】
このステップＳ１５１では、次に、図３３に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。具体的には、画素領域１Ａで、部分ＰＴ１を覆う部分の絶縁膜ＩＦ１を除去し、部分ＰＴ２上、ゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側の側面ＳＳｔ２上、および、ゲート電極ＧＥｔの上面ＴＳ１上、に一体的に残された部分の絶縁膜ＩＦ１からなる絶縁膜ＩＦ１２を形成する。絶縁膜ＩＦ１２の、ゲート電極ＧＥｔの側面ＳＳｔ１側の端部ＥＰ１は、ゲート電極ＧＥｔの上面ＴＳ１上に配置される。なお、周辺回路領域２Ａでは、絶縁膜ＩＦ１は残される。
【０２０３】
次に、図５のステップＳ１６と同様の工程を行って、図３４に示すように、絶縁膜ＣＡＰ１を形成する（図３１のステップＳ１６）。このとき、画素領域１Ａおよび周辺回路領域２Ａで、部分ＰＴ１、ゲート電極ＧＥｔ、ならびに、絶縁膜ＩＦ１２およびＩＦ１を覆うように、シリコンと窒素とを含有する絶縁膜ＣＡＰ１を形成する。このとき、絶縁膜ＣＡＰ１は、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に、直接形成される。
【０２０４】
次に、図５のステップＳ１７と同様の工程を行って、図３５に示すように、絶縁膜ＣＡＰ１をパターニングする（図３１のステップＳ１７）。具体的には、絶縁膜ＩＦ１２およびＩＦ１を覆う部分の絶縁膜ＣＡＰ１を除去し、部分ＰＴ１上、ゲート電極ＧＥｔの側面ＳＳｔ１上、および、ゲート電極ＧＥｔの上面ＴＳ１上、に一体的に残された部分の絶縁膜ＣＡＰ１からなるキャップ絶縁膜ＣＡＰを形成する。
【０２０５】
このとき、キャップ絶縁膜ＣＡＰは、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上、ゲート電極ＧＥｔの側面ＳＳｔ１上、および、ゲート電極ＧＥｔの上面ＴＳ１上に、一体的に形成される。また、キャップ絶縁膜ＣＡＰの、ゲート電極ＧＥｔの側面ＳＳｔ２側の端部ＥＰ２は、ゲート電極ＧＥｔの上面ＴＳ１上に形成された部分の絶縁膜ＩＦ１２上に配置される。すなわち、キャップ絶縁膜ＣＡＰの、ゲート電極ＧＥｔの側面ＳＳｔ２側の端部ＥＰ２は、絶縁膜ＩＦ１２の、ゲート電極ＧＥｔの側面ＳＳｔ１側の端部ＥＰ１よりも側面ＳＳｔ２側に配置される。これにより、ゲート電極ＧＥｔの表面全面を、絶縁膜ＩＦ１２およびキャップ絶縁膜ＣＡＰにより保護することができる。
【０２０６】
その後、図５のステップＳ１８〜ステップＳ２０と同様の工程（図３１のステップＳ１８〜ステップＳ２０）、および、図６のステップＳ２１〜ステップＳ２６を行うことにより、本実施の形態２の半導体装置が形成される。
【０２０７】
＜半導体装置の製造方法の変形例＞
次いで、本実施の形態２の半導体装置の製造方法の変形例について説明する。図３６は、実施の形態２の変形例の半導体装置の製造工程を示す断面図である。
【０２０８】
本変形例では、実施の形態２で図３３を用いて説明した工程（図３１のステップＳ１５１）を行う際に、異方性エッチングを用いて絶縁膜ＩＦ１をパターニングし、ゲート電極ＧＥｔの側面ＳＳｔ１上に、絶縁膜ＩＦ１を残す。その後、実施の形態２で図３４を用いて説明した工程（図３１のステップＳ１６）を行って、図３６に示すように、絶縁膜ＣＡＰ１を形成する。
【０２０９】
本変形例でも、実施の形態２と同様に、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に、キャップ絶縁膜ＣＡＰを直接形成することができる。
【０２１０】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置の製造工程でも、実施の形態１の半導体装置の製造工程と同様に、ゲート電極ＧＥｔを形成し、フォトダイオードＰＤを形成した後、低濃度半導体領域ＮＭを形成する前に、フォトダイオードＰＤ上に、シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰを形成する。
【０２１１】
そのため、低濃度半導体領域ＮＭを形成するために不純物イオンを注入する際、または、フォトレジスト膜Ｒ２またはＲ３を例えばＳＰＭ洗浄またはアッシング処理により除去する際に、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲに損傷が与えられることを防止または抑制することができる。したがって、フォトダイオードＰＤ中に結晶欠陥が発生することを防止または抑制することができる。
【０２１２】
また、本実施の形態２の半導体装置も、実施の形態１の半導体装置と同様に、フォトダイオードＰＤ上、および、転送トランジスタＴＸのゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上に形成され、シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰを有する。そして、当該半導体装置は、転送トランジスタＴＸのゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上に、キャップ絶縁膜ＣＡＰを介して形成されたサイドウォールスペーサＳＷｔ１を有する。
【０２１３】
そのため、例えばゲート電極ＧＥｔのフォトダイオードＰＤ側の端部下に位置する部分のｐ型ウェルＰＷ１に印加される応力などを緩和することができる。あるいは、フォトダイオードＰＤの中央部の特性に対する、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部の特性の影響を、低減することができる。
【０２１４】
一方、本実施の形態２の半導体装置では、キャップ絶縁膜ＣＡＰが、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に、直接形成されている。そのため、キャップ絶縁膜ＣＡＰが、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に、絶縁膜ＩＦ１１を介して形成された実施の形態１に比べ、例えばフォトダイオードＰＤに到達する光量を増加させ、フォトダイオードＰＤの光検出感度を向上させることができるなど、光学特性を向上させることができる。
【０２１５】
（実施の形態３）
実施の形態１では、ゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上に、サイドウォールスペーサＳＷｔ１（図４参照）が形成され、ゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側の側面ＳＳｔ２上に、サイドウォールスペーサＳＷｔ２（図４参照）が形成されている例について説明した。一方、実施の形態３では、サイドウォールスペーサＳＷｔ１およびサイドウォールスペーサＳＷｔ２のいずれも形成されていない例について説明する。
【０２１６】
本実施の形態３の半導体装置の構成については、図１および図２を用いて説明した実施の形態１の半導体装置の構成と同様であり、それらの説明を省略する。
【０２１７】
＜画素領域および周辺回路領域の素子構造＞
次いで、画素領域および周辺回路領域の素子構造を説明する。
【０２１８】
本実施の形態３における画素領域および周辺回路領域の素子構造は、サイドウォールスペーサが形成されていない点以外の点において、図３および図４を用いて説明した実施の形態１における画素領域および周辺回路領域の素子構造と同様である。したがって、本実施の形態３における画素領域および周辺回路領域の素子構造については、サイドウォールスペーサが形成されていないことによる構造の相違点を除き、それらの説明を省略する。
【０２１９】
図３７は、実施の形態３の半導体装置の構成を示す断面図である。
【０２２０】
図３７に示すように、本実施の形態３の半導体装置では、ゲート電極ＧＥｔの側面ＳＳｔ１上に絶縁膜ＩＦ１１を介して形成されたキャップ絶縁膜ＣＡＰ膜上には、サイドウォールスペーサＳＷｔ１（図４参照）は形成されていない。また、ゲート電極ＧＥｔの側面ＳＳｔ２上には、サイドウォールスペーサＳＷｔ２（図４参照）は形成されていない。また、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々の上には、サイドウォールスペーサＳＷＬ１およびＳＷＬ２（図４参照）は形成されていない。
【０２２１】
そのため、ゲート電極ＧＥｔの側面ＳＳｔ１上に絶縁膜ＩＦ１１を介して形成されたキャップ絶縁膜ＣＡＰ上には、ライナー膜ＬＮ１が直接形成されている。また、ゲート電極ＧＥｔの側面ＳＳｔ２上には、ライナー膜ＬＮ１が直接形成されている。また、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々の上には、ライナー膜ＬＮ１が直接形成されている。
【０２２２】
すなわち、ライナー膜ＬＮ１は、キャップ絶縁膜ＣＡＰ、ゲート電極ＧＥｔ、ｐ型ウェルＰＷ１の部分ＰＴ２の上層部に形成されたｎ型の高濃度半導体領域ＮＲ、ゲート電極ＧＥＬ、ならびに、ｐ型ウェルＰＷ２の部分ＰＴ３およびＰＴ４の上層部に形成されたｎ型の高濃度半導体領域ＮＲを覆うように、形成されている。
【０２２３】
そして、ライナー膜ＬＮ１は、ゲート電極ＧＥｔの側面ＳＳｔ１の下端部上に絶縁膜ＩＦ１１を介して形成された部分のキャップ絶縁膜ＣＡＰに、直接接触している。また、ライナー膜ＬＮ１は、ゲート電極ＧＥｔの側面ＳＳｔ２の下端部に、直接接触している。また、ライナー膜ＬＮ１は、ゲート電極ＧＥＬの側面ＳＳＬ１の下端部、および、ゲート電極ＧＥＬの側面ＳＳＬ２の下端部の各々に、直接接触している。すなわち、ライナー膜ＬＮ１は、側面ＳＳｔ２、ＳＳＬ１およびＳＳＬ２の各々に、直接接触している。
【０２２４】
これにより、ゲート電極ＧＥｔの側面ＳＳｔ１上のサイドウォールスペーサＳＷｔ１（図４参照）が除去されているので、フォトダイオードＰＤのうち平面視においてゲート電極ＧＥｔに隣接する部分に到達する光量が増加し、フォトダイオードＰＤの感度を向上させることができる。
【０２２５】
また、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々の上にライナー膜ＬＮ１が直接形成されているので、ライナー膜ＬＮ１の応力の影響などにより、トランジスタＬＴＬのソース・ドレイン領域の特性などを向上させることができる。あるいは、ゲート電極ＧＥｔの側面ＳＳｔ２上にライナー膜ＬＮ１が直接形成されているので、ライナー膜ＬＮ１の応力の影響などにより、転送トランジスタＴＸのドレイン領域の特性などを向上させることができる。
【０２２６】
＜半導体装置の製造方法＞
次いで、本実施の形態３の半導体装置の製造方法について説明する。図３８は、実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３９〜図４３は、実施の形態３の半導体装置の製造工程を示す断面図である。
【０２２７】
本実施の形態３では、図５のステップＳ１１〜ステップＳ２０の工程を行って、高濃度半導体領域ＮＲを形成した後、図３９に示すように、サイドウォールスペーサＳＷｔ１（図１６参照）を除去する（図３８のステップＳ２１１）。このステップＳ２１１では、サイドウォールスペーサＳＷｔ１、ＳＷｔ２、ＳＷｔ３、ＳＷＬ１およびＳＷＬ２（図１６参照）を、例えばＲＩＥ法により、除去する。これにより、画素領域１Ａおよび周辺回路領域２Ａで、絶縁膜ＩＦ２が露出する。
【０２２８】
なお、図４０に示すように、サイドウォールスペーサＳＷｔ１、ＳＷｔ２、ＳＷＬ１およびＳＷＬ２を、完全に除去せず、サイドウォールスペーサＳＷｔ１、ＳＷｔ２、ＳＷＬ１およびＳＷＬ２の各々の一部を残してもよい。このような場合、残される部分のサイドウォールスペーサの厚さを調整することにより、後述するステップＳ２１２で形成されるシリサイド層ＳＩＬのゲート電極ＧＥＬ側の端部の、ゲート電極ＧＥＬからの距離を、調整することができる。
【０２２９】
次いで、図６のステップＳ２１と同様の工程を行って、図４１に示すように、シリサイドブロッキング膜ＢＬ１およびシリサイド層ＳＩＬを形成する（図３８のステップＳ２１２）。
【０２３０】
次いで、図６のステップＳ２２と同様の工程を行って、図４２に示すように、シリサイドブロッキング膜ＢＬ１（図４１参照）を除去する（図３８のステップＳ２２）。
【０２３１】
次いで、図６のステップＳ２３と同様の工程を行って、図４３に示すように、ライナー膜ＬＮ１を形成する（図３８のステップＳ２３）。
【０２３２】
本実施の形態３では、ステップＳ２１１の工程で、サイドウォールスペーサＳＷｔ１、ＳＷｔ２、ＳＷｔ３、ＳＷＬ１およびＳＷＬ２（図１６参照）が除去されている。そのため、ライナー膜ＬＮ１は、ゲート電極ＧＥｔの側面ＳＳｔ１の下端部上に絶縁膜ＩＦ１１を介して形成された部分のキャップ絶縁膜ＣＡＰに、直接接触する。また、ライナー膜ＬＮ１は、ゲート電極ＧＥｔの側面ＳＳｔ２の下端部に、直接接触する。また、ライナー膜ＬＮ１は、ゲート電極ＧＥＬの側面ＳＳＬ１の下端部、および、ゲート電極ＧＥＬの側面ＳＳＬ２の下端部の各々に、直接接触する。すなわち、ライナー膜ＬＮ１は、側面ＳＳｔ２、ＳＳＬ１およびＳＳＬ２の各々に、直接接触する。
【０２３３】
これにより、ゲート電極ＧＥｔの側面ＳＳｔ１上のサイドウォールスペーサＳＷｔ１（図１６参照）が除去されるので、フォトダイオードＰＤのうち平面視においてゲート電極ＧＥｔに隣接する部分、すなわち、フォトダイオードＰＤの、ゲート電極ＧＥｔ側の端部に到達する光量が増加し、フォトダイオードＰＤの感度を向上させることができる。
【０２３４】
また、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々の上にライナー膜ＬＮ１が直接形成されるので、ライナー膜ＬＮ１の応力の影響などにより、トランジスタＬＴＬのソース・ドレイン領域の特性などを向上させることができる。
【０２３５】
その後、図６のステップＳ２４〜ステップＳ２６と同様の工程（図３８のステップＳ２４〜ステップＳ２６）を行うことにより、本実施の形態３の半導体装置が形成される。
【０２３６】
＜半導体装置の製造方法の第１変形例＞
次いで、本実施の形態３の半導体装置の製造方法の第１変形例について説明する。図４４〜図４６は、実施の形態３の第１変形例の半導体装置の製造工程を示す断面図である。
【０２３７】
本第１変形例では、実施の形態３で図３９を用いて説明した工程（図３８のステップＳ２１１）を行った後、図４４に示すように、絶縁膜ＩＦ２上に、例えば窒化シリコン膜からなる絶縁膜ＩＦ４を形成する。そして、絶縁膜ＩＦ２上に絶縁膜ＩＦ４が形成された状態で、熱処理を行う。
【０２３８】
具体的には、周辺回路領域２Ａにおいて、それぞれ低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲからなる部分ＰＴ３およびＰＴ４上に、絶縁膜ＩＦ２を介して、絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４の厚さは、相対的に厚く、例えばキャップ絶縁膜ＣＡＰの厚さよりも厚い。このように相対的に厚い絶縁膜ＩＦ４が形成された状態で、熱処理を行う際に、周辺回路領域２Ａで、ｐ型ウェルＰＷ２に応力を印加し、内部歪を発生させることができる。そのため、トランジスタＬＴＬのチャネル領域におけるチャネル移動度を向上させることができ、トランジスタＬＴＬのトランジスタ特性を向上させることができる。
【０２３９】
また、画素領域１Ａにおいて、低濃度半導体領域ＮＭおよび高濃度半導体領域ＮＲからなる部分ＰＴ２上に、絶縁膜ＩＦ２を介して形成された部分の絶縁膜ＩＦ４の厚さも、相対的に厚く、例えばキャップ絶縁膜ＣＡＰの厚さよりも厚い。このように相対的に厚い絶縁膜ＩＦ４が形成された状態で、熱処理を行う際に、画素領域１Ａで、ｐ型ウェルＰＷ１に応力を印加し、内部歪を発生させることができる。そのため、転送トランジスタＴＸのチャネル領域におけるチャネル移動度を向上させることができ、転送トランジスタＴＸのトランジスタ特性を向上させることができる。
【０２４０】
図４４に示す例では、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上には、絶縁膜ＩＦ４が形成されていない。一方、図４５に示すように、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲからなる部分ＰＴ１上に、絶縁膜ＩＦ１１、キャップ絶縁膜ＣＡＰおよび絶縁膜ＩＦ２を介して、絶縁膜ＩＦ４が形成されてもよい。
【０２４１】
ただし、部分ＰＴ１上に、絶縁膜ＩＦ１１、キャップ絶縁膜ＣＡＰおよび絶縁膜ＩＦ２を介して形成された部分の絶縁膜ＩＦ４の膜厚は、画素領域１Ａにおいて、部分ＰＴ２上に、絶縁膜ＩＦ２を介して形成された部分の絶縁膜ＩＦ４の厚さよりも薄いことが好ましい。このように、部分ＰＴ１上の絶縁膜ＩＦ４の厚さを薄くすることにより、部分ＰＴ１上に、絶縁膜ＩＦ１１、キャップ絶縁膜ＣＡＰおよび絶縁膜ＩＦ２を介して絶縁膜ＩＦ４が形成された状態で熱処理を行う場合でも、フォトダイオードＰＤの内部に印加される応力を低減することができる。そのため、フォトダイオードＰＤにおける白点の発生を低減することができる。
【０２４２】
次いで、図４６に示すように、例えばＲＩＥ法により、絶縁膜ＩＦ４を除去する。その後、図３８のステップＳ２１２およびステップＳ２２〜ステップＳ２６の工程と同様の工程を行う。
【０２４３】
＜半導体装置の製造方法の第２変形例＞
次いで、本実施の形態３の半導体装置の製造方法の第２変形例について説明する。図４７は、実施の形態３の第２変形例の半導体装置の製造工程を示す断面図である。
【０２４４】
本第２変形例の半導体装置の製造工程は、実施の形態３の半導体装置の製造工程のうち、図４２を用いて説明した工程（図３８のステップＳ２２）を行わないものである。すなわち、シリサイド層ＳＩＬの形成後、シリサイドブロッキング膜ＢＬ１を除去しない。そのため、図４３を用いて説明した工程（図３８のステップＳ２３）を行うと、図４７に示すように、画素領域１Ａでは、ライナー膜ＬＮ１は、シリサイドブロッキング膜ＢＬ１上に、形成される。
【０２４５】
本第２変形例では、シリサイドブロッキング膜ＢＬ１を除去する工程を行わないので、半導体装置の製造工程の工程数を削減することができる。
【０２４６】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置の製造工程でも、実施の形態１の半導体装置の製造工程と同様に、ゲート電極ＧＥｔを形成し、フォトダイオードＰＤを形成した後、低濃度半導体領域ＮＭを形成する前に、フォトダイオードＰＤ上に、シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰを形成する。
【０２４７】
そのため、低濃度半導体領域ＮＭを形成するために不純物イオンを注入する際、または、フォトレジスト膜Ｒ２またはＲ３を例えばＳＰＭ洗浄またはアッシング処理により除去する際に、ｎ型ウェルＮＷおよびｐ＋型半導体領域ＰＲに損傷が与えられることを防止または抑制することができる。したがって、フォトダイオードＰＤ中に結晶欠陥が発生することを防止または抑制することができる。
【０２４８】
一方、本実施の形態３の半導体装置は、画素領域１Ａで、フォトダイオードＰＤ上、および、転送トランジスタＴＸのゲート電極ＧＥｔのフォトダイオードＰＤ側の側面ＳＳｔ１上に形成され、シリコンと窒素とを含有するキャップ絶縁膜ＣＡＰを有する。そして、当該半導体装置は、画素領域１Ａで形成されたフォトダイオードＰＤ、画素領域１Ａで形成された転送トランジスタＴＸ、および、周辺回路領域２Ａで形成されたトランジスタＬＴＬの各々を覆うライナー膜ＬＮ１を有する。ライナー膜ＬＮ１は、転送トランジスタＴＸのゲート電極ＧＥｔの側面ＳＳｔ１上に形成された部分のキャップ絶縁膜ＣＡＰ、ゲート電極ＧＥｔのフォトダイオードＰＤ側と反対側の側面ＳＳｔ２、ならびに、トランジスタＬＴＬのゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々に、接触している。
【０２４９】
これにより、ゲート電極ＧＥｔの側面ＳＳｔ１上のサイドウォールスペーサＳＷｔ１（図４参照）が除去されているので、フォトダイオードＰＤのうち平面視においてゲート電極ＧＥｔに隣接する部分に到達する光量が増加し、フォトダイオードＰＤの感度を向上させることができる。
【０２５０】
また、ゲート電極ＧＥＬの側面ＳＳＬ１およびＳＳＬ２の各々の上にライナー膜ＬＮ１が直接形成されているので、ライナー膜ＬＮ１の応力の影響などにより、トランジスタＬＴＬのソース・ドレイン領域の特性などを向上させることができる。
【０２５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２５２】
１Ａ  画素領域
１Ｓ  半導体基板
２Ａ  周辺回路領域
１０２  垂直走査回路
１０３  列回路
１０４  出力アンプ
１０５  水平走査回路
ＡｃＬ、ＡｃＴＰ  活性領域
ＡＭＩ  増幅トランジスタ
ＡＲＦ  反射防止膜
ＢＬ１  シリサイドブロッキング膜
ＣＡＰ  キャップ絶縁膜
ＣＡＰ１  絶縁膜
ＣＦ１  導電膜
ＣＨＬ、ＣＨｔ  コンタクトホール
ＣＬ  カラーフィルタ
ＥＰ１、ＥＰ２  端部
ＦＤ  フローティングディフュージョン
ＧＥＬ、ＧＥｔ  ゲート電極
ＧＩ１  絶縁膜
ＧＩＬ、ＧＩｔ  ゲート絶縁膜
ＧＮＤ  接地電位
ＨＭ１  ハードマスク膜
ＨＭ２  絶縁膜
ＩＦ１、ＩＦ１１、ＩＦ１２、ＩＦ２、ＩＦ２１〜ＩＦ２５  絶縁膜
ＩＦ３、ＩＦ３１〜ＩＦ３５、ＩＦ４  絶縁膜
ＩＬ１〜ＩＬ４  層間絶縁膜
ＩＭ１〜ＩＭ４  不純物イオン
ＬＮ１  ライナー膜
ＬＲＳＴ  リセット線
ＬＴＬ  トランジスタ
ＬＴＸ  転送線
Ｍ１〜Ｍ３  配線
ＭＬ  マイクロレンズ
ｎ１  ノード
ＮＭ  低濃度半導体領域（ｎ−型半導体領域）
ＮＲ  高濃度半導体領域（ｎ＋型半導体領域）
ＮＷ  ｎ型ウェル
ＯＦ１  絶縁膜
ＯＦＬ、ＯＦｔ  オフセットスペーサ
ＯＬ  出力線
ＰＤ  フォトダイオード
ＰＦ  パッシベーション膜
ＰＧＬ、ＰＧｔ  プラグ
ＰＲ  ｐ＋型半導体領域
ＰＴ１〜ＰＴ４  部分
ＰＵ  画素
ＰＷ１、ＰＷ２  ｐ型ウェル
Ｒ１〜Ｒ４  フォトレジスト膜
ＲＳＴ  リセットトランジスタ
ＳＤ  ソース・ドレイン領域
ＳＥＬ  選択トランジスタ
ＳＩＬ  シリサイド層
ＳＬ  選択線
ＳＳｃ、ＳＳＬ１、ＳＳＬ２、ＳＳｔ１、ＳＳｔ２  側面
ＳＴＩ  素子分離領域
Ｓｗ  スイッチ
ＳＷＬ１、ＳＷＬ２、ＳＷｔ１〜ＳＷｔ３  サイドウォールスペーサ
ＴＳ１、ＴＳ２  上面
ＴＸ  転送トランジスタ
ＶＤＤ  電源電位
【図１】
0006362527.tif 000002
【図２】
0006362527.tif 000003
【図３】
0006362527.tif 000004
【図４】
0006362527.tif 000005
【図５】
0006362527.tif 000006
【図６】
0006362527.tif 000007
【図７】
0006362527.tif 000008
【図８】
0006362527.tif 000009
【図９】
0006362527.tif 000010
【図１０】
0006362527.tif 000011
【図１１】
0006362527.tif 000012
【図１２】
0006362527.tif 000013
【図１３】
0006362527.tif 000014
【図１４】
0006362527.tif 000015
【図１５】
0006362527.tif 000016
【図１６】
0006362527.tif 000017
【図１７】
0006362527.tif 000018
【図１８】
0006362527.tif 000019
【図１９】
0006362527.tif 000020
【図２０】
0006362527.tif 000021
【図２１】
0006362527.tif 000022
【図２２】
0006362527.tif 000023
【図２３】
0006362527.tif 000024
【図２４】
0006362527.tif 000025
【図２５】
0006362527.tif 000026
【図２６】
0006362527.tif 000027
【図２７】
0006362527.tif 000028
【図２８】
0006362527.tif 000029
【図２９】
0006362527.tif 000030
【図３０】
0006362527.tif 000031
【図３１】
0006362527.tif 000032
【図３２】
0006362527.tif 000033
【図３３】
0006362527.tif 000034
【図３４】
0006362527.tif 000035
【図３５】
0006362527.tif 000036
【図３６】
0006362527.tif 000037
【図３７】
0006362527.tif 000038
【図３８】
0006362527.tif 000039
【図３９】
0006362527.tif 000040
【図４０】
0006362527.tif 000041
【図４１】
0006362527.tif 000042
【図４２】
0006362527.tif 000043
【図４３】
0006362527.tif 000044
【図４４】
0006362527.tif 000045
【図４５】
0006362527.tif 000046
【図４６】
0006362527.tif 000047
【図４７】
0006362527.tif 000048