(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に配置されたゲート電極と、
前記ゲート電極の上方であって、前記ゲート電極に対向する位置に配置され、チャネル層として用いられる酸化物半導体層と、
前記ゲート電極と前記酸化物半導体層との間に配置されたゲート絶縁層とを備え、
前記ゲート絶縁層は、前記ゲート電極側から順に配置された第１絶縁層、第２絶縁層及び第３絶縁層を備え、
前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層はシリコン窒化膜から構成され、
前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層における窒素原子及び珪素原子に結合される水素原子量が、それぞれ、３．３×１０２２ｃｍ−３以下、及び、２．３×１０２１ｃｍ−３以下であり、
前記第２絶縁層の膜厚から前記第３絶縁層の膜厚を引いた差は５０ｎｍ以下であり、
前記第２絶縁層の膜密度は、前記第１絶縁層及び前記第３絶縁層の膜密度より小さい
薄膜トランジスタ基板。
【請求項２】
前記第２絶縁層のシリコン基板に対する応力は、−１００ＭＰａ以上、１００ＭＰａ以下であり、
前記第１絶縁層及び前記第３絶縁層のシリコン基板に対する応力は、−４００ＭＰａ以上、−２００ＭＰａ以下である
請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記第２絶縁層の膜厚の、前記ゲート絶縁層全体の膜厚に対する割合は、３５％以上である
請求項１又は２に記載の薄膜トランジスタ基板。
【請求項４】
前記第２絶縁層及び前記第３絶縁層の合計膜厚は、３００ｎｍ以上、６００ｎｍ以下である
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板。
【請求項５】
前記第１絶縁層の膜厚は、１０ｎｍ以上、６０ｎｍ以下である
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板。
【請求項６】
前記第２絶縁層は、複数の絶縁層から構成される
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板。
【請求項７】
前記ゲート絶縁層は、前記第３絶縁層と前記酸化物半導体層との間に配置される第４絶縁層を、さらに備え、
前記第４絶縁層は、シリコン酸化膜から構成される
請求項１〜６のいずれか１項に記載の薄膜トランジスタ基板。
【請求項８】
前記第４絶縁層の膜厚は、１０ｎｍ以上、１００ｎｍ以下である
請求項７に記載の薄膜トランジスタ基板。
【請求項９】
前記第４絶縁層は、前記酸化物半導体層側の表面において、前記第４絶縁層の膜厚方向の中央部より窒素原子濃度が高い
請求項７又は８に記載の薄膜トランジスタ基板。
【請求項１０】
前記酸化物半導体層は、透明アモルファス酸化物半導体から構成される
請求項１〜９のいずれか１項に記載の薄膜トランジスタ基板。
【請求項１１】
前記酸化物半導体層は、ＩｎＧａＺｎＯから構成される
請求項１〜１０のいずれか１項に記載の薄膜トランジスタ基板。
【請求項１２】
薄膜トランジスタ基板の製造方法であって、
基板の上方にゲート電極を形成する工程と、
前記ゲート電極の上方であって、前記ゲート電極と対向する位置に、チャネル層として用いられる酸化物半導体層を形成する工程と、
前記ゲート電極と前記酸化物半導体層との間にゲート絶縁層を形成する工程とを含み、
前記ゲート絶縁層を形成する工程は、前記ゲート電極側から順に配置される第１絶縁層、第２絶縁層及び第３絶縁層をそれぞれ形成する工程を含み、
前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層はシリコン窒化膜から構成され、
前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層における窒素原子及び珪素原子に結合される水素原子量が、それぞれ、３．３×１０２２ｃｍ−３以下、及び、２．３×１０２１ｃｍ−３以下であり、
前記第２絶縁層の膜厚から前記第３絶縁層の膜厚を引いた差は５０ｎｍ以下であり、
前記第２絶縁層の膜密度は、前記第１絶縁層及び前記第３絶縁層の膜密度より小さい
薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、酸化物半導体を用いた薄膜トランジスタ基板及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。また、表示装置の大画面化に伴い、ＴＦＴが積層されるガラス基板の大型化が進んでいる。ここで、大型化されたガラス基板上にＴＦＴを設ける場合に、異層配線間のショートによって歩留りが悪化するという問題がある。この問題を解決するために、アモルファスシリコンをチャネル層に用いたＴＦＴにおいて、ゲート絶縁層を、異なる種類の複数のシリコン窒化膜で構成する技術が知られている（非特許文献１）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｙｕｅ  Ｋｕｏ，「Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  ｗｉｔｈ  Ｇｒａｄｅｄ  ＳｉＮｘ  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃｓ」，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．  Ｓｏｃ．，１４１（４），１０６１（１９９４）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、ＴＦＴのチャネル層に酸化亜鉛（ＺｎＯ）、酸化インジウムガリウム（ＩｎＧａＯ）、又は、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）などの酸化物半導体を用いた構成について、研究開発が積極的に進められている。酸化物半導体をチャネル層に用いたＴＦＴは、アモルファス状態でも高いキャリア移動度を持ち、低温プロセスで形成可能であるという特徴を持つ。このような酸化物半導体をチャネル層に用いたＴＦＴにおいても、アモルファスシリコンを用いた場合と同様に、異層配線間のショートによって歩留りが悪化するという問題がある。
【０００５】
本開示は、酸化物半導体をチャネル層に用いた薄膜トランジスタが基板上に形成された薄膜トランジスタ基板であって、ゲート絶縁層の耐電圧特性を改善できる薄膜トランジスタ基板及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本開示に係る薄膜トランジスタ基板の一態様は、基板と、基板の上方に配置されたゲート電極と、ゲート電極の上方であって、ゲート電極に対向する位置に配置され、チャネル層として用いられる酸化物半導体層と、ゲート電極と酸化物半導体層との間に配置されたゲート絶縁層とを備え、ゲート絶縁層は、ゲート電極側から順に配置された第１絶縁層、第２絶縁層及び第３絶縁層を備え、第１絶縁層、第２絶縁層及び第３絶縁層はシリコン窒化膜から構成され、第１絶縁層、第２絶縁層及び第３絶縁層における窒素原子及び珪素原子に結合される水素原子量が、それぞれ、３．３×１０２２ｃｍ−３以下、及び、２．３×１０２１ｃｍ−３以下であり、第２絶縁層の膜厚から第３絶縁層の膜厚を引いた差は５０ｎｍ以下であり、第２絶縁層の膜密度は、第１絶縁層及び第３絶縁層の膜密度より小さい。
【０００７】
また、本開示に係る薄膜トランジスタ基板の製造方法の一態様は、薄膜トランジスタ基板の製造方法であって、基板の上方にゲート電極を形成する工程と、ゲート電極の上方であって、ゲート電極と対向する位置に、チャネル層として用いられる酸化物半導体層を形成する工程と、ゲート電極と酸化物半導体層との間にゲート絶縁層を形成する工程とを含み、ゲート絶縁層を形成する工程は、ゲート電極側から順に配置される第１絶縁層、第２絶縁層及び第３絶縁層をそれぞれ形成する工程を含み、第１絶縁層、第２絶縁層及び第３絶縁層はシリコン窒化膜から構成され、第１絶縁層、第２絶縁層及び第３絶縁層における窒素原子及び珪素原子に結合される水素原子量が、それぞれ、３．３×１０２２ｃｍ−３以下、及び、２．３×１０２１ｃｍ−３以下であり、第２絶縁層の膜厚から第３絶縁層の膜厚を引いた差は５０ｎｍ以下であり、第２絶縁層の膜密度は、第１絶縁層及び第３絶縁層の膜密度より小さい。
【発明の効果】
【０００８】
本開示によれば、酸化物半導体をチャネル層に用いた薄膜トランジスタが基板上に形成された薄膜トランジスタ基板であって、ゲート絶縁層の耐電圧特性を改善できる薄膜トランジスタ基板及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。
【図３】図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図４】図４は、実施の形態に係る薄膜トランジスタ基板の一例を示す概略断面図である。
【図５Ａ】図５Ａは、実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図５Ｂ】図５Ｂは、実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図５Ｃ】図５Ｃは、実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図５Ｄ】図５Ｄは、実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図６】図６は、シリコン窒化膜が形成されるシリコン基板の成膜時における配置を示す上面図である。
【図７】図７は、シリコン窒化膜の成膜パラメータと成膜されたシリコン窒化膜の物性値とを示す表である。
【図８】図８は、シリコン酸化膜の成膜パラメータと成膜されたシリコン酸化膜の物性値とを示す表である。
【図９Ａ】図９Ａは、条件Ａを用いて成膜されたシリコン窒化膜とシリコン酸化膜とをゲート絶縁層に用いた薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図９Ｂ】図９Ｂは、条件Ｂを用いて成膜されたシリコン窒化膜とシリコン酸化膜とをゲート絶縁層に用いた薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図９Ｃ】図９Ｃは、条件Ｃを用いて成膜されたシリコン窒化膜とシリコン酸化膜とをゲート絶縁層に用いた薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図１０】図１０は、シリコン窒化膜の成膜パラメータと成膜されたシリコン窒化膜の物性値とを示す表である。
【図１１】図１１は、成膜における圧力と各物性値との関係を示すグラフである。
【図１２】図１２は、シランガス流量と各物性値との関係を示すグラフである。
【図１３Ａ】図１３Ａは、条件Ａを用いて成膜されたシリコン窒化膜とシリコン酸化膜とをゲート絶縁層に用いた薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図１３Ｂ】図１３Ｂは、条件Ａ４を用いて成膜されたシリコン窒化膜をゲート絶縁層の応力緩和層として用いた薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図１４】図１４は、成膜条件をパラメータして基板温度に対するＨ２脱離プロファイルを示すグラフである。
【図１５】図１５は、基板温度３５０℃の場合における各成膜条件に対するＨ２脱離量を示すグラフである。
【図１６】図１６は、測定対象の薄膜トランジスタにおける各絶縁層の膜厚の条件と、当該条件で作製した薄膜トランジスタの電気特性及びＴＦＴ基板の反り量を示した表である。
【図１７Ａ】図１７Ａは、図１６に示す条件（ａ）で作製された薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図１７Ｂ】図１７Ｂは、図１６に示す条件（ｂ）で作製された薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図１７Ｃ】図１７Ｃは、図１６に示す条件（ｃ）で作製された薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図１７Ｄ】図１７Ｄは、図１６に示す条件（ｄ）で作製された薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図１７Ｅ】図１７Ｅは、図１６に示す条件（ｅ）で作製された薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図１７Ｆ】図１７Ｆは、図１６に示す条件（ｆ）で作製された薄膜トランジスタの電気特性の測定結果を示すグラフである。
【図１８】図１８は、第２絶縁層の膜厚のゲート絶縁層の合計膜厚に対する割合と、ＴＦＴ基板の反り量及び閾値Ｖｔｈのばらつきとの関係を示すグラフである。
【発明を実施するための形態】
【００１０】
（本開示の基礎となった知見）
アモルファスシリコンをチャネル層に用いたＴＦＴにおける異層配線間のショートを抑制するための構成として、ゲート絶縁層を構成するシリコン窒化膜のバルク層として、成膜レートが大きいシリコン窒化膜を厚く堆積させ、アモルファスシリコン層との界面の層として、成膜レートが小さく緻密なシリコン窒化膜を堆積させる構成が考えられる。
【００１１】
当該構成により、生産性を悪化させることなく、ゲート絶縁層を厚くすることによって異層配線間のショートを抑制し、かつ、ゲート絶縁層とアモルファスシリコン層との界面特性を良好にすることができる。
【００１２】
上記構成は、酸化物半導体をチャネル層に用いたＴＦＴにおいても、異層配線間ショートの低減に効果的であると予想される。しかしながら、本発明者は、上記構成を、酸化物半導体をチャネル層に用いたＴＦＴに適用する場合に、以下の問題が生じることを見出した。
【００１３】
上記構成を適用したＴＦＴにおいて、ゲート絶縁層中のシリコン窒化膜の膜厚増加は、シリコン窒化膜から脱離してチャネル層に注入される水素原子量を増加させる。ここで、アモルファスシリコンをチャネル層に用いるＴＦＴにおいては、シリコン窒化膜から脱離する水素原子によって、アモルファスシリコン層とシリコン窒化膜（ゲート絶縁層）との界面に多数存在する活性な未結合手（ダングリングボンド）が終端される。これにより、界面準位及び固定電荷を低減することができるため、ＴＦＴの電気特性を向上することができる。
【００１４】
一方、酸化物半導体をチャネル層に用いたＴＦＴにおいても、ゲート絶縁層中のシリコン窒化膜の膜厚増加は、シリコン窒化膜から脱離して酸化物半導体層に注入される水素原子量を増加させる。そして、当該水素原子により酸化物半導体層の電気特性が不安定化される。具体的には、酸化物半導体層中に、水素原子が注入されると、水素原子（Ｈ）によって、酸化物半導体層中の金属原子（例えば、インジウム原子Ｉｎ）と酸素原子（Ｏ）との結合が切断され、Ｏ−Ｈ結合（例えば、Ｉｎ−Ｏ−Ｈ結合）又は酸素欠陥が発生する。これにより、当該欠陥などの発生によりキャリアが増加するため、薄膜トランジスタの閾値（閾値電圧Ｖｔｈ）はマイナス方向にシフトし易くなり、薄膜トランジスタの電気特性が不安定になる。
【００１５】
そこで、本開示は、酸化物半導体をチャネル層に用いた薄膜トランジスタが基板上に形成された薄膜トランジスタ基板であって、薄膜トランジスタの電気特性を不安定化させることなく、ゲート絶縁層の耐電圧特性を改善できる薄膜トランジスタ基板及びその製造方法を提供する。
【００１６】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明、及び、実質的に同一の構成に対する重複説明などを省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００１７】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。
【００１８】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。
【００１９】
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【００２０】
（実施の形態）
［１．有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１及び図２を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。
【００２１】
［１−１．構成］
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
【００２２】
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
【００２３】
有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化層）の上方に形成される。
【００２４】
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
【００２５】
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
【００２６】
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００２７】
図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。
【００２８】
バンク２１は、ゲート配線５０に平行に延びる突条と、ソース配線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００２９】
陽極４１は、ＴＦＴ基板２０上の層間絶縁層（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。
【００３０】
さらに、画素回路３１は、各サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。
【００３１】
［１−２．画素回路］
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。
【００３２】
図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
【００３３】
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
【００３４】
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
【００３５】
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素３０Ｒ、３０Ｇ、３０Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
【００３６】
［２．ＴＦＴ基板］
以下では、本実施の形態に係るＴＦＴ基板２０について、図４を用いて説明する。なお、本実施の形態に係るＴＦＴ基板２０に形成される薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。
【００３７】
図４は、本実施の形態に係るＴＦＴ基板２０の概略断面図である。ＴＦＴ基板２０には、例えば、複数の薄膜トランジスタ１００が形成されている。
【００３８】
図４に示すように、本実施の形態に係るＴＦＴ基板２０は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、チャネル保護層１５０と、ドレイン電極１６０ｄと、ソース電極１６０ｓと、層間絶縁層１７０と、上部電極１８０と、上部絶縁層１９０とを備える。なお、ＴＦＴ基板２０において、薄膜トランジスタ１００は、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、チャネル保護層１５０と、ドレイン電極１６０ｄと、ソース電極１６０ｓとから構成される。
【００３９】
薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３２である。すなわち、薄膜トランジスタ１００は、駆動トランジスタとして利用できる。具体的には、薄膜トランジスタ１００が薄膜トランジスタ３２（駆動トランジスタ）である場合、ゲート電極１２０がゲート電極３２ｇに、ソース電極１６０ｓがソース電極３２ｓに、ドレイン電極１６０ｄがドレイン電極３２ｄに、それぞれ相当する。
【００４０】
なお、薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３３でもよい。すなわち、薄膜トランジスタ１００は、スイッチングトランジスタとして利用してもよい。
【００４１】
［２−１．基板］
基板１１０は、電気絶縁性を有する材料から構成される基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、又は、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
【００４２】
なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ１００をフレキシブルディスプレイなどに利用することができる。
【００４３】
［２−２．ゲート電極］
ゲート電極１２０は、基板１１０の上方に配置される電極である。本実施の形態では、ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０の膜厚は、例えば、３０ｎｍ〜４００ｎｍである。なお、ゲート電極１２０は、基板１１０の上方に、例えば、バッファ層などを介して形成されてもよい。
【００４４】
ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。
【００４５】
［２−３．ゲート絶縁層］
ゲート絶縁層１３０は、ゲート電極１２０と酸化物半導体層１４０との間に配置される絶縁層である。本実施の形態では、ゲート絶縁層１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に配置される。ゲート絶縁層１３０の膜厚は、例えば、３１０ｎｍ〜７６０ｎｍである。
【００４６】
ゲート絶縁層１３０は、電気絶縁性を有する材料から構成される。本実施の形態では、ゲート絶縁層１３０は、ゲート電極１２０側から順に配置された第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３を備える。また、ゲート絶縁層１３０は、第３絶縁層１３３と酸化物半導体層１４０との間に配置される第４絶縁層１３４を備えてもよい。また、ゲート絶縁層１３０は、第１絶縁層１３１と第４絶縁層１３４との間にさらに他の絶縁層が配置されてもよい。
【００４７】
第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３は、シリコン窒化膜から構成され、各層に含まれる窒素原子及び珪素原子に結合される水素原子量が、それぞれ、３．３×１０２２ｃｍ−３以下、及び、２．３×１０２１ｃｍ−３以下である。
【００４８】
なお、ゲート絶縁層１３０及びゲート絶縁層１３０を構成する各層のパラメータの数値範囲の根拠などについては、後で詳述する。
【００４９】
［２−３−１．第１絶縁層］
第１絶縁層１３１は、ゲート電極１２０との密着層である。第１絶縁層１３１の膜厚は、例えば、１０ｎｍ〜６０ｎｍである。第１絶縁層１３１において、ゲート電極１２０と密着するために、基板１１０に対する圧縮応力が必要とされる。そこで、本実施の形態に係る第１絶縁層１３１のシリコン基板に対する応力は、−４００ＭＰａ以上、−２００ＭＰａ以下であることが好ましい。また、第１絶縁層１３１の応力は、膜密度に対応する。本実施の形態では、第１絶縁層１３１の膜密度は、２．５７ｇ／ｃｍ３以上、２．５９ｇ／ｃｍ３以下であることが好ましい。
【００５０】
［２−３−２．第２絶縁層］
第２絶縁層１３２は、ゲート絶縁層１３０の応力を緩和するための応力緩和層である。第２絶縁層１３２による応力を抑制するために、第２絶縁層１３２の膜密度は、第１絶縁層１３１及び第３絶縁層１３３の膜密度より小さい。また、第２絶縁層１３２のシリコン基板に対する応力は、−１００ＭＰａ以上、１００ＭＰａ以下であることが好ましい。また、第２絶縁層１３２の膜密度は、２．５３ｇ／ｃｍ３以上、２．５５ｇ／ｃｍ３以下であることが好ましい。
【００５１】
また、第２絶縁層１３２の膜厚と、後述する第３絶縁層１３３の膜厚との合計膜厚は、例えば、３００ｎｍ〜６００ｎｍである。これにより、ゲート電極１２０と酸化物半導体層１４０との間の十分な耐電圧特性を確保できる。なお、耐電圧特性の観点からは、上記合計膜厚は、大きい方が好ましいが、プロセス（成膜）時間が長くなり過ぎることを抑制するために、上記合計膜厚は６００ｎｍ以下であることが好ましい。また、ゲート絶縁層１３０の膜厚増加に伴って、ゲート絶縁層１３０による基板１１０に対する応力が増大する場合には、基板１１０の反り量が増加する。そこで、基板１１０の反り量を低減するために、応力緩和層である第２絶縁層１３２の膜厚のゲート絶縁層１３０の合計膜厚に対する割合は、３５％以上であることが好ましい。なお、当該割合は、ＴＦＴ基板２０の製造装置における基板１１０の反り量に対する許容範囲などに応じて適宜調整されてもよい。
【００５２】
［２−３−３．第３絶縁層］
第３絶縁層１３３は、水素原子が透過することを抑制するための水素原子ブロック層である。第３絶縁層１３３の下方の第２絶縁層１３２には、珪素原子と結合していない水素原子、又は、珪素原子との結合が非常に弱いサイトに位置する水素原子が存在し、当該水素原子が第２絶縁層１３２から脱離する。第３絶縁層１３３は、当該水素原子が酸化物半導体層１４０側に透過することを抑制するための層である。第３絶縁層１３３は、水素原子の透過を抑制するために、緻密な（すなわち、密度が大きい）膜から構成される。ここで、膜の緻密さ（すなわち、膜密度）と膜の応力とは相関を有することから、第３絶縁層が水素原子の透過を十分に抑制するために必要な、第３絶縁層１３３の応力を定めることができる。本実施の形態においては、第３絶縁層１３３のシリコン基板に対する応力は、−４００ＭＰａ以上、−２００ＭＰａ以下であることが好ましい。また、第３絶縁層１３３の膜密度は、２．５７ｇ／ｃｍ３以上、２．５９ｇ／ｃｍ３以下であることが好ましい。
【００５３】
また、第２絶縁層１３２の膜厚を大きくする場合、第２絶縁層１３２から脱離する水素原子量が増加するため、第３絶縁層１３３の膜厚を大きくして水素原子ブロック効果を向上させる必要がある。そこで、本実施の形態では、第２絶縁層１３２の膜厚から第３絶縁層１３３の膜厚を引いた差が５０ｎｍ以下となるように各層の膜厚が定められる。
【００５４】
［２−３−４．第４絶縁層］
第４絶縁層１３４は、第３絶縁層１３３と酸化物半導体層１４０との間に配置される絶縁層である。本実施の形態では、第４絶縁層１３４は、酸化物半導体層１４０と接する層である。第４絶縁層１３４は、シリコン酸化膜から構成されることが好ましい。第４絶縁層１３４の膜厚は、例えば、１０ｎｍ〜１００ｎｍであり、より好ましくは、３０ｎｍ〜５０ｎｍである。
【００５５】
第４絶縁層１３４がシリコン酸化膜から構成されることにより、シリコン窒化膜などから構成される場合より、膜内の水素原子量（すなわち、水素原子含有量）を低減することができる。これにより、第４絶縁層１３４と接する酸化物半導体層１４０が取り込む水素原子量を低減することができるため、酸化物半導体層１４０の低抵抗化を抑制することができる。なお、ゲート絶縁層１３０全体をシリコン酸化膜だけで形成することは以下の理由から好ましくない。すなわち、シリコン酸化膜の応力を成膜条件によって制御することは困難であるため、薄膜トランジスタ１００に適用できる程度に緻密なシリコン酸化膜を形成する場合には、シリコン酸化膜の圧縮応力が大きくことを避けられない。このため、シリコン酸化膜だけでゲート絶縁層１３０全体を形成すると、圧縮応力が大きく、かつ、膜厚も大きいゲート絶縁層１３０が形成されることにより、基板１１０が反ってしまう。
【００５６】
［２−４．酸化物半導体層］
酸化物半導体層１４０は、薄膜トランジスタ１００のチャネル層として用いられる層であり、ゲート電極１２０に対向するように基板１１０の上方に配置される。具体的には、酸化物半導体層１４０は、ゲート絶縁層１３０上であって、ゲート電極１２０に対向する位置に配置される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、３０ｎｍ〜１５０ｎｍである。
【００５７】
酸化物半導体層１４０の材料としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。
【００５８】
Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。
【００５９】
酸化物半導体層１４０は、薄膜トランジスタ１００のチャネル層である。チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。
【００６０】
［２−５．チャネル保護層］
チャネル保護層１５０は、酸化物半導体層１４０上に配置される。例えば、チャネル保護層１５０は、酸化物半導体層１４０を覆うように、酸化物半導体層１４０上及びゲート絶縁層１３０上に配置される。チャネル保護層１５０は、酸化物半導体層１４０を保護するために設けられた絶縁層である。チャネル保護層１５０の膜厚は、例えば、１００ｎｍ〜４００ｎｍである。
【００６１】
チャネル保護層１５０は、電気絶縁性を有する材料から構成される。チャネル保護層１５０は、シリコン酸化膜から構成される。あるいは、チャネル保護層１５０は、酸化アルミニウム膜から構成されてもよい。チャネル保護層１５０は、単層膜であっても、積層膜であってもよい。
【００６２】
また、チャネル保護層１５０には、ドレイン電極１６０ｄ及びソース電極１６０ｓのそれぞれを酸化物半導体層１４０に接続するためのコンタクトホールが設けられている。ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料が、それぞれ、コンタクトホールの壁面に沿って酸化物半導体層１４０まで達している。あるいは、コンタクトホールには、ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料がそれぞれ充填されていてもよい。
【００６３】
［２−６．ドレイン電極及びソース電極］
ドレイン電極１６０ｄ及びソース電極１６０ｓは、チャネル保護層１５０上に所定形状で形成される。例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓは、チャネル保護層１５０上に、基板水平方向に離間して対向配置されている。具体的には、ドレイン電極１６０ｄ及びソース電極１６０ｓはそれぞれ、コンタクトホールを介して酸化物半導体層１４０に接続されるように、チャネル保護層１５０上に配置される。ドレイン電極１６０ｄ及びソース電極１６０ｓの膜厚は、例えば、３０ｎｍ〜３００ｎｍである。
【００６４】
ドレイン電極１６０ｄ及びソース電極１６０ｓは、導電性を有する材料からなる電極である。ドレイン電極１６０ｄ及びソース電極１６０ｓは、例えば、銅の単層膜（Ｃｕ膜）、銅膜及びタングステン膜の積層構造（Ｃｕ／Ｗ）、銅膜及び窒化チタン膜の積層構造（Ｃｕ／ＴｉＮ）、又は、銅及びマンガンの合金膜、銅膜並びにモリブデン膜の積層構造（ＣｕＭｎ／Ｃｕ／Ｍｏ）などで構成される。あるいは、ドレイン電極１６０ｄ及びソース電極１６０ｓの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。
【００６５】
［２−７．層間絶縁層］
層間絶縁層１７０は、チャネル保護層１５０の上方に配置される。層間絶縁層１７０は、チャネル保護層１５０、ドレイン電極１６０ｄ及びソース電極１６０ｓ上に配置される。例えば、層間絶縁層１７０は、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うように、チャネル保護層１５０上、ドレイン電極１６０ｄ及びソース電極１６０ｓ上に配置される。
【００６６】
層間絶縁層１７０は、薄膜トランジスタ１００のパッシベーション膜である。層間絶縁層１７０の膜厚は、例えば、２００ｎｍ〜５００ｎｍである。
【００６７】
また、層間絶縁層１７０の一部は、貫通するように開口されている。つまり、層間絶縁層１７０には、ソース電極１６０ｓの一部を露出させるためのコンタクトホールが形成されている。
【００６８】
コンタクトホールは、上部電極１８０とソース電極１６０ｓとを電気的に接続するために形成されたコンタクトホールである。上部電極１８０を構成する材料が、例えば、コンタクトホールの壁面に沿って、ソース電極１６０ｓまで達している。あるいは、コンタクトホールには、上部電極１８０を構成する材料が充填されていてもよい。
【００６９】
層間絶縁層１７０は、複数の層を含んでいる。具体的には、図４に示すように、層間絶縁層１７０は、３層構造であり、順に積層された、下部層間絶縁層１７１と、バリア層１７２と、上部層間絶縁層１７３とを含んでいる。
【００７０】
［２−７−１．下部層間絶縁層］
下部層間絶縁層１７１は、ドレイン電極１６０ｄ及びソース電極１６０ｓ上に設けられた絶縁層である。下部層間絶縁層１７１の膜厚は、層間絶縁層１７０としての膜厚が５００ｎｍ以下となるような膜厚である。
【００７１】
下部層間絶縁層１７１は、電気絶縁性を有する材料から構成される。例えば、下部層間絶縁層１７１は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。
【００７２】
［２−７−２．バリア層］
バリア層１７２は、下部層間絶縁層１７１上に設けられた絶縁層である。バリア層１７２は、空気中の水分などが外部から酸化物半導体層１４０に浸入するのを抑制するための層である。
【００７３】
バリア層１７２は、例えば、酸化アルミニウム膜である。バリア層１７２の膜厚は、例えば、３０ｎｍ〜１００ｎｍである。
【００７４】
［２−７−３．上部層間絶縁層］
上部層間絶縁層１７３は、バリア層１７２上に設けられた絶縁層である。上部層間絶縁層１７３の膜厚は、層間絶縁層１７０としての膜厚が５００ｎｍ以下となるような膜厚である。
【００７５】
上部層間絶縁層１７３は、電気絶縁性を有する材料から構成される。例えば、上部層間絶縁層１７３は、下部層間絶縁層１７１と同じ材料から構成される。
【００７６】
［２−８．上部電極］
上部電極１８０は、ドレイン電極１６０ｄ及びソース電極１６０ｓの上方に所定形状で形成される。具体的には、上部電極１８０は、層間絶縁層１７０上に形成される。上部電極１８０の膜厚は、例えば、２００ｎｍ〜５００ｎｍである。
【００７７】
上部電極１８０は、ドレイン電極１６０ｄ及びソース電極１６０ｓの一方に接続される。具体的には、上部電極１８０は、コンタクトホールを介してソース電極１６０ｓに電気的に接続されている。
【００７８】
上部電極１８０は、例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓと同じ材料から構成される。なお、層間の密着性を向上させるために、ＩＴＯ膜と金属膜とをこの順で積層してもよい。
【００７９】
［２−９．上部絶縁層］
上部絶縁層１９０は、上部電極１８０に設けられた絶縁層である。本実施の形態では、上部絶縁層１９０は、上部電極１８０を覆うように、上部電極１８０上及び層間絶縁層１７０上に配置される。上部絶縁層１９０の膜厚は、例えば、１００ｎｍ〜２００ｎｍである。
【００８０】
上部絶縁層１９０は、水、水素などに対するバリア性が高いシリコン窒化膜から構成されることが好ましい。
【００８１】
上部絶縁層１９０の一部は、貫通するように開口されている。つまり、上部絶縁層１９０には、上部電極１８０の一部を露出させるためのコンタクトホール１９１が形成されている。コンタクトホール１９１には、例えば、端子電極などが形成される。
【００８２】
［３．ＴＦＴ基板の製造方法］
続いて、本実施の形態に係るＴＦＴ基板２０の製造方法について図５Ａ〜５Ｄを用いて説明する。図５Ａ〜５Ｄは、本実施の形態に係るＴＦＴ基板２０の製造工程を示す概略断面図である。
【００８３】
［３−１．ゲート電極の形成］
まず、図５Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって金属膜を加工することにより、所定形状のゲート電極１２０を形成する。
【００８４】
具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上に、２０ｎｍのＭｏ膜と２００ｎｍのＣｕ膜とをスパッタリングによって順に成膜する。そして、フォトリソグラフィでレジストパターンを形成した後、ウェットエッチングによってＭｏ膜及びＣｕ膜を加工することにより、ゲート電極１２０を形成する。
【００８５】
なお、Ｍｏ膜及びＣｕ膜のウェットエッチングは、ＰＡＮ（Ｐｈｏｓｐｈｏｒｉｃ−Ａｃｅｔｉｃ−Ｎｉｔｒｉｃ−ａｃｉｄ）液を用いて、室温で行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。また、基板１１０は、例えば、Ｇ８．５のガラス基板（厚さ：０．５ｍｍ、Ｘ：２５００ｍｍ×Ｙ：２２００ｍｍ）である。
【００８６】
［３−２．ゲート絶縁層の形成］
次に、図５Ａの（ｂ）〜（ｅ）に示すように、基板１１０の上方にゲート絶縁層１３０を形成する。例えば、ゲート電極１２０を覆うようにゲート絶縁層１３０をプラズマＣＶＤ又はスパッタリングによって成膜する。ゲート絶縁層１３０は、第１絶縁層１３１、第２絶縁層１３２、第３絶縁層１３３及び第４絶縁層１３４から構成される。
【００８７】
具体的には、まず、図５Ａの（ｂ）に示すように、ゲート電極１２０を覆うように基板１１０上に、５０ｎｍのシリコン窒化膜から構成される第１絶縁層１３１を成膜する。
【００８８】
次に、図５Ａの（ｃ）に示すように、第１絶縁層１３１上に１７５ｎｍのシリコン窒化膜から構成される第２絶縁層１３２を成膜する。
【００８９】
次に、図５Ａの（ｄ）に示すように、第２絶縁層１３２上に１２５ｎｍのシリコン窒化膜から構成される第３絶縁層１３３を成膜する。
【００９０】
次に、図５Ａの（ｅ）に示すように、第３絶縁層１３３上に５０ｎｍのシリコン酸化膜から構成される第４絶縁層１３４を成膜する。
【００９１】
第１絶縁層１３１、第２絶縁層１３２、第３絶縁層１３３及び第４絶縁層１３４は、プラズマＣＶＤによって順に成膜される。このときの成膜温度は、例えば、３５０℃〜４００℃である。成膜温度が３５０℃より低い場合には、シリコン窒化膜中の水素含有量が増加するため好ましくない。
【００９２】
シリコン窒化膜から構成される第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３は、例えば、窒素ガス（Ｎ２）、アンモニアガス（ＮＨ３）及びシランガス（ＳｉＨ４）を導入ガスに用いることで成膜することができる。具体的な成膜条件は、パワー密度が０．１２Ｗ／ｃｍ２〜０．２２Ｗ／ｃｍ２、プロセス距離（電極間距離）が５５０ｍｉｌ（０．５５インチ）〜７５０ｍｉｌ（０．７５インチ）、規格化されたＮ２ガス流量が０．８ｓｃｃｍ／ｃｍ２〜１．５ｓｃｃｍ／ｃｍ２、規格化されたＮＨ３ガス流量が５ｓｃｃｍ／ｃｍ２〜１０ｓｃｃｍ／ｃｍ２である。なお、上記各ガスの規格化された流量は、ガス流量をプラズマＣＶＤ装置の電極面積で除した値である。以下に示すガスの規格化された流量についても同様である。
【００９３】
また、成膜時のプロセス圧力は、第１絶縁層１３１及び第３絶縁層１３３の成膜においては７０Ｐａ〜２５０Ｐａであり、第２絶縁層１３２の成膜においては、第１絶縁層１３１及び第３絶縁層１３３の成膜における圧力より高い。このように、第２絶縁層１３２において高いプロセス圧力を用いることにより、第２絶縁層１３２の圧縮応力を低減することができる。ただし、高いプロセス圧力を用いると、膜中の水素原子量が増加する。そこで、本実施の形態では、第２絶縁層１３２の成膜におけるＳｉＨ４ガス流量を、第１絶縁層１３１及び第３絶縁層１３３の成膜における流量（０．３３ｓｃｃｍ／ｃｍ２〜０．４６ｓｃｃｍ／ｃｍ２）より小さくする。このように、第２絶縁層１３２の成膜において、小さいＳｉＨ４ガス流量を用いることにより、第２絶縁層１３２中の水素原子量を低減することができる。
【００９４】
シリコン酸化膜から構成される第４絶縁層１３４は、例えば、亜酸化窒素ガス（Ｎ２Ｏ）、アルゴンガス（Ａｒ）及びシランガス（ＳｉＨ４）を導入ガスに用いることで成膜することができる。なお、Ａｒガスは、Ｎ２Ｏガスの希釈ガスとして用いられる。これにより、効率的にガスが分解され、良質な酸化膜が形成され、かつ、Ｎ２Ｏガスの使用量を抑制することができる。具体的な成膜条件は、例えば、成膜温度が３５０℃〜４００℃、パワー密度が０．１Ｗ／ｃｍ２〜０．３Ｗ／ｃｍ２、プロセス距離（電極間距離）が５５０ｍｉｌ（０．５５インチ）〜７５０ｍｉｌ（０．７５インチ）、プロセス圧力が７０Ｐａ〜２５０Ｐａ、Ｎ２Ｏガス流量が０〜０．５５ｓｃｃｍ／ｃｍ２、Ａｒガス流量が１．２ｓｃｃｍ／ｃｍ２〜１．８ｓｃｃｍ／ｃｍ２、ＳｉＨ４ガス流量が０．０１５ｓｃｃｍ／ｃｍ２〜０．０２５ｓｃｃｍ／ｃｍ２である。
【００９５】
なお、第１絶縁層１３１、第２絶縁層１３２、第３絶縁層１３３及び第４絶縁層１３４の成膜は、連続して行われる。つまり、プラズマＣＶＤ装置を用いて第１絶縁層１３１を成膜した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、第２絶縁層１３２、第３絶縁層１３３及び第４絶縁層１３４の成膜を行う。これにより、不純物が混入する可能性を低減することができる。
【００９６】
［３−３．プラズマ処理］
次に、図５Ｂの（ａ）に示すように、ゲート絶縁層１３０の第４絶縁層１３４に対する窒化処理の一例であるプラズマ処理を行う。つまり、第４絶縁層１３４を形成した後、酸化物半導体層１４０を形成する前に、プラズマ処理を行う。
【００９７】
具体的には、第４絶縁層１３４の成膜に用いたチャンバー内に、アンモニアガス（ＮＨ３）、窒素ガス（Ｎ２）などを用いてプラズマ２０１を発生させる。プラズマ処理に用いるガスには、水素原子が含まれてもよい。水素原子がプラズマ処理に用いるガス中に含まれることにより、シリコン層の表面の未結合手を終端でき、酸化物半導体層１４０との界面の欠陥準位を低減できる。なお、第４絶縁層１３４に結合される水素原子は、酸化物半導体層１４０との界面の欠陥準位を低減するためにのみ利用されるため、当該水素原子の量は第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３から脱離する水素原子の量に比べて圧倒的に少ない。したがって、第４絶縁層１３４に結合される水素原子による酸化物半導体層１４０の低抵抗化への影響は無視できる。なお、当該処理によって、第４絶縁層１３４は、酸化物半導体層１４０側の表面において、第４絶縁層１３４の膜厚方向の中央部より窒素原子濃度が高くなる。
【００９８】
プラズマ２０１を発生させる時間、すなわち、プラズマ処理時間は、例えば、５秒〜１２０秒であり、好ましくは３０秒〜６０秒である。また、プラズマ処理温度、すなわち、基板温度は、３５０℃〜４００℃である。例えば、基板温度は、ゲート絶縁層１３０の成膜時の温度と同一である。具体的なプラズマ処理条件は、例えば、パワー密度が０．１Ｗ／ｃｍ２〜０．３Ｗ／ｃｍ２、プロセス距離（電極間距離）が５５０ｍｉｌ（０．５５インチ）〜７５０ｍｉｌ（０．７５インチ）、プロセス圧力が７０Ｐａ〜２５０Ｐａ、ＮＨ３ガス流量が０．０９ｓｃｃｍ／ｃｍ２〜０．５５ｓｃｃｍ／ｃｍ２である。また、プラズマ処理に用いるガスとして、窒素（Ｎ２）及び水素（Ｈ２）を用いてもよい。この場合、Ｎ２ガス流量が０．０９ｓｃｃｍ／ｃｍ２〜０．５５ｓｃｃｍ／ｃｍ２であり、Ｈ２ガス流量が０．１８ｓｃｃｍ／ｃｍ２〜１．８２ｓｃｃｍ／ｃｍ２である。
【００９９】
なお、プラズマ処理は、第４絶縁層１３４の成膜に連続して行われる。つまり、プラズマＣＶＤ装置を用いて第４絶縁層１３４を成膜した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、プラズマ処理を行う。これにより、不純物が混入する可能性を低減することができる。
【０１００】
［３−４．酸化物半導体層の形成］
次に、図５Ｂの（ｂ）に示すように、基板１１０の上方に、かつ、ゲート電極１２０に対向する位置に所定形状の酸化物半導体層１４０を形成する。例えば、ゲート絶縁層１３０上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィ及びエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層１４０を形成する。
【０１０１】
具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上に９０ｎｍのアモルファスＩｎＧａＺｎＯ膜を成膜する。より具体的な成膜条件は、例えば、ＤＣマグネトロンスパッタ法において、パワーが１２ｋＷ、成膜ガスの酸素分圧が４．５％、成膜レートが１００ｎｍ／ｍｉｎである。
【０１０２】
そして、ゲート絶縁層１３０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層１４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）及び界面活性剤を混合した薬液を用いて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【０１０３】
［３−５．チャネル保護層の形成］
次に、図５Ｂの（ｃ）に示すように、酸化物半導体層１４０上にチャネル保護層１５０を形成する。例えば、酸化物半導体層１４０を覆うようにチャネル保護層１５０をプラズマＣＶＤによって成膜する。
【０１０４】
具体的には、酸化物半導体層１４０を覆うようにゲート絶縁層１３０上に、２００ｎｍのシリコン酸化膜を成膜することで、チャネル保護層１５０を形成する。この時の成膜温度は、例えば、２３０℃である。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。具体的な成膜条件は、例えば、パワー密度が０．２３８Ｗ／ｃｍ２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ４ガス流量が９８０ｓｃｃｍである。
【０１０５】
なお、チャネル保護層１５０を形成した後、所定の温度の加熱処理（アニール処理）を行ってもよい。例えば、ドライエア、又は、酸素雰囲気中において、成膜温度以上の温度でアニール処理してもよい。例えば、アニール温度は３５０℃としてよい。また、アニール時間は、７分程度の基板温度安定時間が経過した後、１時間としてもよい。これにより、酸化物半導体層１４０中の酸素欠陥が修復され、半導体性を維持することができる。また、上記ドライエアは、大気圧下露点が−７０℃以下としてよい。
【０１０６】
［３−６．ドレイン電極及びソース電極の形成］
次に、図５Ｂの（ｄ）に示すように、チャネル保護層１５０上にドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。具体的には、まず、チャネル保護層１５０の一部をフォトリソグラフィ及びドライエッチングによって除去することで、コンタクトホールを形成する。つまり、酸化物半導体層１４０の一部を露出させるためのコンタクトホールをチャネル保護層１５０に形成する。
【０１０７】
例えば、チャネル保護層１５０がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）、酸素ガス（Ｏ２）及びヘリウムガス（Ｈｅ）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。例えば、パワー密度を０．２５５Ｗ／ｃｍ２、プロセス圧力を５０Ｐａ、Ｏ２ガス流量を１３００ｓｃｃｍ、ＣＦ４ガス流量を３８００ｓｃｃｍ、Ｈｅガス流量を５０００ｓｃｃｍとしてよい。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【０１０８】
そして、形成したコンタクトホールを埋めるようにして、チャネル保護層１５０上に金属膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、及び、５０ｎｍの銅及びマンガンの合金膜（ＣｕＭｎ膜）を順にチャネル保護層１５０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した金属膜を加工することで、所定形状のドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。Ｍｏ膜、Ｃｕ膜、及び、ＣｕＭｎ膜のウェットエッチングは、例えば、ＰＡＮ液を用いて、室温にて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【０１０９】
［３−７．層間絶縁層の形成］
次に、図５Ｃの（ａ）に示すように、層間絶縁層１７０を形成する。具体的には、まず、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うように、下部層間絶縁層１７１をプラズマＣＶＤ又はスパッタリングによって形成する。例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うようにチャネル保護層１５０上に、２００ｎｍのシリコン酸化膜をプラズマＣＶＤによって成膜する。具体的な成膜条件は、例えば、成膜温度が２３０℃、パワー密度が０．２３８Ｗ／ｃｍ２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ４ガス流量が９８０ｓｃｃｍである。
【０１１０】
次に、プラズマＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）又はスパッタリングなどによって、下部層間絶縁層１７１上にバリア層１７２を形成する。例えば、スパッタリングによって３０ｎｍの酸化アルミニウム膜を下部層間絶縁層１７１上に成膜することで、バリア層１７２を形成する。具体的には、アルミニウムをターゲットに用い、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガス雰囲気でのＲＦマグネトロンスパッタ法によって酸化アルミニウム膜を成膜する。成膜条件は、例えば、パワーが３０ｋＷ、アルミニウムターゲットの純度が９９．９９％、成膜ガスであるＡｒとＯ２との流量比が１対１、成膜レートが６．０ｎｍ／ｍｉｎである。
【０１１１】
次に、プラズマＣＶＤ又はスパッタリングによって、バリア層１７２上に上部層間絶縁層１７３を形成する。具体的には、プラズマＣＶＤによって、４００ｎｍのシリコン窒化膜をバリア層１７２上に成膜することで、上部層間絶縁層１７３を形成する。具体的な成膜条件は、例えば、成膜温度が２９０℃、パワー密度が０．２３８Ｗ／ｃｍ２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ４ガス流量が９８０ｓｃｃｍである。
【０１１２】
なお、層間絶縁層１７０の成膜中に基板は真空下に置かれるので、酸化物半導体層１４０の酸素が欠損し、低抵抗化する。このため、成膜後にドライエア、又は、酸素雰囲気中でのアニール処理を行うことで、酸素欠陥の修復を行う。例えば、アニール温度は３００℃としてよい。また、アニール時間は、７分程度の基板温度安定時間が経過した後、１時間としてもよい。また、上記ドライエアは、大気圧下露点が−７０℃以下としてよい。
【０１１３】
［３−８．上部電極の形成］
次に、図５Ｃの（ｂ）に示すように、層間絶縁層１７０（上部層間絶縁層１７３）上に上部電極１８０を形成する。具体的には、まず、層間絶縁層１７０の一部をフォトリソグラフィ及びドライエッチングによって除去することで、コンタクトホールを形成する。つまり、ソース電極１６０ｓ又はドレイン電極１６ｄの一部を露出させるためのコンタクトホールを層間絶縁層１７０に形成する。
【０１１４】
例えば、ＲＩＥなどのドライエッチングによって、層間絶縁層１７０の一部を除去する。エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。パワー密度、圧力、ガス流量などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。例えば、パワー密度を０．２５５Ｗ／ｃｍ２、プロセス圧力を５０Ｐａ、Ｏ２ガス流量を１３００ｓｃｃｍ、ＣＦ４ガス流量を３８００ｓｃｃｍ、Ｈｅガス流量を５０００ｓｃｃｍとしてよい。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【０１１５】
続いて、形成したコンタクトホールを埋めるようにして、層間絶縁層１７０上に導電膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、５０ｎｍのＣｕＭｎ膜を順に層間絶縁層１７０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した導電膜を加工することで、所定形状の上部電極１８０を形成する。Ｍｏ膜、Ｃｕ膜、及び、ＣｕＭｎ膜のウェットエッチングは、例えば、ＰＡＮ液を用いて、室温にて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【０１１６】
［３−９．上部絶縁層の形成］
次に、図５Ｄの（ａ）に示すように、上部絶縁層１９０を形成する。具体的には、まず、上部電極１８０を覆うように、上部絶縁層１９０をプラズマＣＶＤ又はスパッタリングによって形成する。例えば、上部電極１８０を覆うように層間絶縁層１７０（上部層間絶縁層１７３）上に、１００ｎｍのシリコン窒化膜をプラズマＣＶＤによって成膜する。具体的な成膜条件は、例えば、成膜温度が３５０℃、パワー密度が０．２Ｗ／ｃｍ２、プロセス距離（電極間距離）が７００ｍｉｌ（０．７インチ）、プロセス圧力が１６０Ｐａ、Ｎ２ガス流量が６５０００ｓｃｃｍ、ＮＨ３ガス流量が２５０００ｓｃｃｍ、ＳｉＨ４ガス流量が２０００ｓｃｃｍである。なお、上部絶縁層１９０の成膜後においても、層間絶縁層１７０の成膜後と同様のアニール処理を行ってもよい。
【０１１７】
上部絶縁層１９０を成膜した後、図５Ｄの（ｂ）に示すように、上部絶縁層１９０の一部をフォトリソグラフィ及びドライエッチングによって除去することで、コンタクトホール１９１を形成する。つまり、上部電極１８０の一部を露出させるためのコンタクトホール１９１を上部絶縁層１９０に形成する。コンタクトホール１９１の形成方法は、上記層間絶縁層１７０にコンタクトホールを形成する方法と同様である。
【０１１８】
以上の工程を経て、図４に示すＴＦＴ基板２０が製造される。なお、以降の工程において、有機ＥＬ素子４０などがさらに積層される。
【０１１９】
［４．ゲート絶縁層の構成及び形成条件］
続いて、本実施の形態に係るＴＦＴ基板２０において、薄膜トランジスタ１００の電気特性を不安定化させることなく、ゲート絶縁層１３０の耐電圧特性を改善するための構成及び形成条件について詳細に説明する。
【０１２０】
［４−１．シリコン窒化膜の水素原子量］
まず、ゲート絶縁層１３０を構成するシリコン窒化膜の形成条件と水素原子量との関係について検討するための実験及びその結果について、図面を用いて説明する。
【０１２１】
本実験においては、直径６インチサイズのシリコン基板にシリコン窒化膜を様々な条件で形成し、各シリコン窒化膜の特性を調べた。用いたシリコン基板の厚さは０．６２５μｍ、直径は１５０ｍｍ、面方位は（１００）である。
【０１２２】
図６は、シリコン窒化膜が形成されるシリコン基板の成膜時における配置を示す上面図である。
【０１２３】
図６に示すように、シリコン基板１１５を、Ｇ８．５ガラス基板１１１の中央部に貼り付け、シリコン基板１１６を、Ｇ８．５ガラス基板１１１の端部（オリエンテイションフラット１１２付近）に貼り付けた。これにより、Ｇ８．５ガラス基板１１１のような大型の基板に成膜する場合における基板上の位置と膜質との関係を調べることができる。
【０１２４】
本実験において、上述のシリコン基板１１５及び１１６上に、図７に示す条件Ａ、条件Ｂ及び条件Ｃでシリコン窒化膜を成膜した場合のシリコン窒化膜の特性を調べた。
【０１２５】
図７は、シリコン窒化膜（ＳｉＮ膜）の成膜パラメータと成膜されたシリコン窒化膜の物性値とを示す表である。図７において、Ｇ８．５ガラス基板１１１の中央部に配置されたシリコン基板１１５、及び、端部に配置されたシリコン基板１１６のそれぞれに成膜されたシリコン窒化膜の物性値が示されている。
【０１２６】
シリコン窒化膜は、各条件において、膜厚が４００ｎｍとなるように成膜された。なお、膜厚は、分光エリプソメーターで測定された。
【０１２７】
図７に示すように、シリコン窒化膜の物性値として、シリコン基板１１５に対する応力と、シリコン原子と結合している水素原子の結合量（Ｓｉ−Ｈ結合量）と、窒素原子と結合している水素原子の結合量（Ｎ−Ｈ結合量）とが測定された。シリコン窒化膜のシリコン基板１１５に対する応力は、薄膜応力測定装置によって、シリコン窒化膜が成膜されたシリコン基板の反り（曲率半径）の変化量と膜厚とから評価された。また、Ｓｉ−Ｈ結合量及びＮ−Ｈ結合量は、ＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ  Ｉｎｆｒａｒｅｄ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分光法によって評価された。
【０１２８】
図７に示されるように、条件Ａと条件Ｂとでは、各ガス流量が異なる。また、条件Ａと条件Ｃとでは、主に、パワーが異なる。上記いずれの条件においてもシリコン窒化膜において、圧縮応力が生じるが、応力の絶対値は、条件Ｃ、条件Ａ、条件Ｂの順に増加する。また、Ｓｉ―Ｈ結合量は、条件Ａ、条件Ｂ、条件Ｃの順に増加し、Ｎ―Ｈ結合量は、条件Ａ、条件Ｂ、条件Ｃの順に減少している。
【０１２９】
ここで、上記各条件によって成膜されたシリコン窒化膜を薄膜トランジスタに用いた場合における薄膜トランジスタの特性について調査した結果について説明する。本実験において用いた薄膜トランジスタにおいては、ゲート絶縁層が、シリコン窒化膜と、その上に成膜されたシリコン酸化膜とから構成される。そして、シリコン窒化膜が、それぞれ、上記条件Ａ、条件Ｂ及び条件Ｃを用いて成膜された三通りの薄膜トランジスタを作製した。また、実験用の各薄膜トランジスタにおけるシリコン窒化膜は、いずれも膜厚３５０ｎｍとなるように成膜された。また、シリコン酸化膜は、図８に示す成膜条件で膜厚５０ｎｍとなるように成膜された。
【０１３０】
図８は、シリコン酸化膜（ＳｉＯ膜）の成膜パラメータと成膜されたシリコン酸化膜の物性値とを示す表である。なお、図８には、上記シリコン窒化膜と同様に測定されたシリコン酸化膜の物性値についても示している。シリコン窒化膜上に成膜されるシリコン酸化膜として緻密な膜が求められるため、図８に示すようにシリコン酸化膜のシリコン基板に対する応力は圧縮応力となり、その応力の絶対値は大きくなる。したがって、シリコン酸化膜の膜厚を必要以上に増加させると、基板の反り量増加につながるため好ましくない。
【０１３１】
なお、本実験用の薄膜トランジスタのゲート絶縁層以外の構成は、上記薄膜トランジスタ１００と同様である。
【０１３２】
上述の成膜条件を用いて作製された実験用の薄膜トランジスタの電気特性を図９Ａ、図９Ｂ及び図９Ｃを用いて説明する。
【０１３３】
図９Ａ、図９Ｂ及び図９Ｃは、それぞれ条件Ａ、条件Ｂ及び条件Ｃを用いて成膜されたシリコン窒化膜とシリコン酸化膜とをゲート絶縁層に用いた薄膜トランジスタの電気特性の測定結果を示すグラフである。ここでは、電気特性として、薄膜トランジスタに印加されるゲート−ソース間電圧Ｖｇｓと、ドレイン−ソース間に流れる電流Ｉｄｓとの関係が測定された。測定対象の薄膜トランジスタは、Ｇ８．５ガラス基板にマトリクス状に形成される。ここで、薄膜トランジスタ１００のチャネル幅Ｗ及びチャネル長Ｌはそれぞれ１０μｍ及び１１μｍである。なお、図９Ａ、図９Ｂ及び図９Ｃにおいて、ＴＦＴ基板のエッジから２００ｍｍを除く領域の、長辺方向８点及び短辺方向７点の合計５６点において電気特性を求めて、Ｉｄｓ−Ｖｇｓ曲線を描いた。そして、当該曲線から、Ｉｄｓが、Ｗ／Ｌ×１０−９（Ｗ：チャネル幅、Ｌ：チャネル長）となるときのＶｄｓを閾値Ｖｔｈとして、各曲線に対する閾値Ｖｔｈを求め、それらの平均値（Ａｖｅ）とばらつき（３σ）を算出した。
【０１３４】
図９Ａに示すように、条件Ａを用いる場合には、閾値Ｖｔｈが０．７３Ｖ、ばらつきが０．５０Ｖとなり、ばらつきの小さい電気特性が得られた。一方、図９Ｂ及び図９Ｃに示すように、条件Ｂ及び条件Ｃを用いる場合には、閾値Ｖｔｈが大きくマイナス方向にシフトした特性が多く見られた。また、図９Ｃに示すように、条件Ｃを用いる場合には、薄膜トランジスタ１００のソース−ドレイン間がほぼ導通する現象（グラフの曲線がほぼ横一直線となる現象）も見られた。条件Ｂ及び条件Ｃを用いる場合には、シリコン窒化膜に含まれるＳｉ−Ｈ結合量が多いため、上記のような閾値Ｖｔｈのマイナスシフトが発生すると推測される。
【０１３５】
当該推測の根拠について以下に述べる。シリコン窒化膜中に含まれる水素原子Ｈの結合エネルギーは、Ｓｉ−Ｈ結合では３．３ｅＶ、Ｎ−Ｈ結合では４．０ｅＶであり、結合エネルギーの小さいＳｉ−Ｈ結合から水素原子Ｈが脱離し易い。ここで、脱離した水素原子の少なくとも一部は、酸化物半導体層１４０にドープされる。これにより酸化物半導体層１４０中の酸素欠損が増加し、酸化物半導体層１４０中のキャリア密度が増加するため、薄膜トランジスタ１００の閾値Ｖｔｈは、マイナスシフトすると推測される。
【０１３６】
以上より、薄膜トランジスタ１００のゲート絶縁層１３０に用いるシリコン窒化膜において、特に、Ｓｉ−Ｈ結合量を低減する必要があると言える。シリコン窒化膜中のＳｉ−Ｈ結合量としては、上記の実験結果から、２．３×１０２１ｃｍ−３以下であることが望ましい。また、シリコン窒化膜中のＮ−Ｈ結合量についても、同様に少ない方が好ましいが、条件Ａと同程度に存在しても薄膜トランジスタ１００の閾値Ｖｔｈをマイナスシフトさせることはないと考えられる。したがって、シリコン窒化膜中のＮ−Ｈ結合量は、３．３×１０２２ｃｍ−３以下であればよい。
【０１３７】
［４−２．シリコン窒化膜の応力］
次に、シリコン窒化膜の形成条件と応力と関係について検討するための実験及びその結果について、図面を用いて説明する。
【０１３８】
上記条件Ａを用いて形成されるシリコン窒化膜をゲート絶縁層において用いる場合、得られる薄膜トランジスタの電気特性は、上述のとおり良好である。しかしながら、上述のとおり、上記条件Ａを用いて形成されるシリコン窒化膜の圧縮応力が大きいため、基板の反り量（基板垂れ量）が大きくなる。基板垂れ量が大きくなると、大型のガラス基板を用いる製造ラインでは、製造装置内での基板の搬送に問題が生じる。例えば、ローラーでガラス基板を搬送するような設備（リソグラフィー、ウェットエッチング、剥離洗浄装置など）でガラス基板の端が引っ掛かるなどの搬送トラブルが生じ易くなり、それが原因でガラス基板が割れるなどの事故の発生確率が増大する。
【０１３９】
そこで、薄膜トランジスタのゲート絶縁層に用いるシリコン窒化膜を積層化し、応力緩和層を設けることにより上記問題を解決することを試みた。以下、当該応力緩和層の成膜条件について検討するための実験及びその結果について説明する。
【０１４０】
本実験においても、図６に示すように直径６インチのシリコン基板１１５及び１１６をＧ８．５ガラス基板１１１上に貼り付けて、図１０に示す条件を用いて、膜厚４００ｎｍとなるようにシリコン窒化膜を成膜した。
【０１４１】
図１０は、シリコン窒化膜（ＳｉＮ膜）の成膜パラメータと成膜されたシリコン窒化膜の物性値とを示す表である。なお、図１０において、成膜パラメータのうち、各条件において、他の条件と異なる値を斜体の太字で示している。また、図１０においては、成膜されたシリコン窒化膜の物性値も示されている。膜厚及び他の物性値の測定方法は上述した測定方法と同様である。
【０１４２】
図１０に示す実験結果を図１１及び図１２を用いて検討する。
【０１４３】
図１１は、成膜における圧力と各物性値との関係を示すグラフである。図１１においては、図１０に示す条件Ａ、条件Ａ１及び条件Ａ２のデータを示している。また、図１１の（Ａ）、（Ｂ）及び（Ｃ）は、圧力と、シリコン基板に対する応力、Ｓｉ−Ｈ結合量及びＮ−Ｈ結合量との関係をそれぞれ示す。
【０１４４】
図１２は、シランガス（ＳｉＨ４）流量と各物性値との関係を示すグラフである。図１２においては、図１０に示す条件Ａ１、条件Ａ３及び条件Ａ４のデータを示している。また、図１２の（Ａ）、（Ｂ）及び（Ｃ）は、シランガス流量と、シリコン基板に対する応力、Ｓｉ−Ｈ結合量及びＮ−Ｈ結合量との関係をそれぞれ示す。
【０１４５】
図１０及び図１１に示すように、条件Ａより成膜における圧力を増加させた場合（条件Ａ１及び条件Ａ２）、シリコン窒化膜の応力が圧縮応力から引っ張り応力に変化する。例えば、条件Ａ１では、Ｇ８．５ガラス基板１１１の中央部及び端部の両方において、シリコン基板に対する応力が−１００ＭＰａ以上、１００ＭＰａ以下となる。一方、シリコン窒化膜中の水素原子量のうちＳｉ−Ｈ結合量は、圧力の増加に伴って増加し、条件Ａ１及び条件Ａ２では２．３×１０２１ｃｍ−３を超える。そこで、シリコン窒化膜中の水素原子量を低減するために、条件Ａ３及び条件Ａ４においては、条件Ａ１よりシランガス流量を低減した。これにより、図１０及び図１２に示すように、条件Ａ３及び条件Ａ４においては、応力は条件Ａ１の場合と同等でありながら、Ｓｉ−Ｈ結合量は、条件Ａ１の場合より低下し、２．３×１０２１ｃｍ−３以下を維持することができた。
【０１４６】
なお、上記各条件によって測定されたシリコン窒化膜のシリコン基板に対する応力は、膜密度に対応する物性値である。すなわち、シリコン窒化膜の圧縮応力が大きいほど、膜密度が大きくなる。例えば、条件Ａ及び条件Ａ４を用いてＧ８．５ガラス基板１１１の中央部において成膜されたシリコン窒化膜の膜密度は、それぞれ、２．５８ｇ／ｃｍ３、及び、２．５４ｇ／ｃｍ３である。
【０１４７】
以上より、本実施の形態では、応力緩和層として、条件Ａ４を用いて成膜したシリコン窒化膜を用いて、ゲート絶縁層の応力緩和を試みることとした。そこで、条件Ａ４を用いて成膜したシリコン窒化膜を応力緩和層として用いる薄膜トランジスタを作製した。当該薄膜トランジスタにおいて、ゲート絶縁層として、条件Ａを用いて、圧縮応力の比較的大きいシリコン窒化膜を膜厚５０ｎｍとなるように成膜し、その上に、条件Ａ４を用いてシリコン窒化膜を膜厚３００ｎｍとなるように成膜した。さらに、当該シリコン窒化膜上に図８に示す条件で膜厚５０ｎｍとなるようにシリコン酸化膜を成膜した。なお、ここで、条件Ａを用いて成膜された膜厚５０ｎｍのシリコン窒化膜は、ゲート電極との密着性を高めるための密着層として用いた。そこで、当該薄膜トランジスタを作製して、その電気特性を測定し、条件Ａを用いて成膜されたシリコン窒化膜とシリコン酸化膜とをゲート絶縁層に用いた薄膜トランジスタの電気特性と比較した。なお、本実験で用いられる薄膜トランジスタのゲート絶縁層以外の構成は、上記実験において用いられた薄膜トランジスタと同様である。
【０１４８】
図１３Ａは、条件Ａを用いて成膜されたシリコン窒化膜とシリコン酸化膜とをゲート絶縁層に用いた薄膜トランジスタの電気特性の測定結果を示すグラフである。
【０１４９】
図１３Ｂは、条件Ａ４を用いて成膜されたシリコン窒化膜をゲート絶縁層の応力緩和層として用いた薄膜トランジスタの電気特性の測定結果を示すグラフである。
【０１５０】
図１３Ｂに示す例では、閾値Ｖｔｈの平均値が０．５９Ｖ、ばらつきが１．８２となる。このように、図１３Ｂに示す例では、図１３Ａに示す例より、閾値Ｖｔｈがマイナスシフトし、かつ、閾値のばらつきも増大している。図１３Ａ及び図１３Ｂに示すように、条件Ａを用いて成膜したシリコン窒化膜と、条件Ａ４を用いて成膜したシリコン窒化膜とでは、膜中のＳｉ−Ｈ結合量は同等であるのに、電気特性に差が生じている。この原因を調査する目的で、条件Ａ及び条件Ａ４を用いてそれぞれ成膜されたシリコン窒化膜の昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素脱離量を比較する実験を行った。当該実験においては、シリコン基板上に、条件Ａ及び条件Ａ４を用いて、それぞれ４００ｎｍの膜厚で成膜したシリコン窒化膜を１０ｍｍ角にカットし、ＴＤＳによりＨ２（Ｍ／ｚ＝２）の脱離量を測定した。
【０１５１】
図１４は、成膜条件をパラメータして基板温度に対するＨ２脱離プロファイルを示すグラフである。
【０１５２】
図１５は、基板温度３５０℃の場合における各成膜条件に対するＨ２脱離量を示すグラフである。
【０１５３】
なお、図１４及び図１５に示す脱離量を示す強度は、測定サンプル重量（シリコン窒化膜重量）により規格化されている。
【０１５４】
図１４及び図１５に示すように、基板温度３５０℃以上において、条件Ａ４で成膜されたシリコン窒化膜の方が、条件Ａで成膜されたシリコン窒化膜より脱離量が多くなる。本実験結果から、上記図１３Ａ及び図１３Ｂに示す例では、条件Ａ４を用いて成膜されたシリコン窒化膜の方が、条件Ａを用いて成膜されたシリコン窒化膜より、水素原子が多く脱離したと推測される。そのため、条件Ａ４を用いて成膜されたシリコン窒化膜をゲート絶縁層に用いた薄膜トランジスタにおいては、水素原子が酸化物半導体層に多くドープされ、当該水素原子によって、酸化物半導体層中のキャリア密度が増加したため、閾値Ｖｔｈがマイナス方向にシフトしたと推測される。
【０１５５】
また、条件Ａ４を用いて成膜されたシリコン窒化膜におけるＨ２脱離量と、条件Ａを用いて成膜されたシリコン窒化膜におけるＨ２脱離量との差分は、珪素原子（Ｓｉ）や窒素原子（Ｎ）との結合していない未結合水素原子によって発生すると推測される。そのため、当該未結合水素原子は、ＦＴ−ＩＲ分光法では、評価できない。また、当該未結合水素原子が、条件Ａ４を用いて成膜されたシリコン窒化膜の応力緩和に寄与していると推測される。
【０１５６】
以上のことから、低応力のシリコン窒化膜をゲート絶縁層として用いる場合には、薄膜トランジスタの閾値Ｖｔｈのマイナスシフトを抑制するための手段が必要と言える。
【０１５７】
［４−３．ゲート絶縁層の積層構造］
上述のとおり、低応力のシリコン窒化膜をゲート絶縁層として用いる場合には、薄膜トランジスタの閾値Ｖｔｈのマイナスシフトを抑制する手段が必要である。そこで、ゲート絶縁層の積層構造を検討した結果について説明する。
【０１５８】
ここででは、上記条件Ａ４を用いて成膜したシリコン窒化膜を応力緩和層としてゲート絶縁層に用い、かつ、当該応力緩和層上に上記条件Ａを用いて成膜したシリコン窒化膜を積層して薄膜トランジスタを作製した。この積層構造の目的は、応力緩和層上に、圧縮応力が大きい（すなわち、膜密度が大きい）シリコン窒化膜を配置することにより、応力緩和層から脱離する水素原子の酸化物半導体層への移動を抑制することである。
【０１５９】
上記ゲート絶縁層の積層構造として、図４などに示した第１〜４絶縁層から構成される積層構造を採用し、第１〜４絶縁層の膜厚を図１６に示すように変化させた場合の薄膜トランジスタ１００の電気特性及び基板の反り量を測定した。なお、本実験で用いられる薄膜トランジスタ１００のゲート絶縁層１３０以外の構成は、上記実験において用いられた薄膜トランジスタと同様である。
【０１６０】
図１６は、測定対象の薄膜トランジスタ１００における各絶縁層の膜厚の条件と、当該条件で作製した薄膜トランジスタ１００の電気特性及びＴＦＴ基板２０の反り量を示した表である。
【０１６１】
図１７Ａ〜１７Ｆは、それぞれ、図１６に示す条件（ａ）〜条件（ｆ）で作製された薄膜トランジスタ１００の電気特性の測定結果を示すグラフである。
【０１６２】
図１６の条件（ｂ）、条件（ｃ）及び条件（ｄ）、並びに、図１７Ｂ、図１７Ｃ及び図１７Ｄより、応力緩和層である第２絶縁層１３２の膜厚に対する、水素原子ブロック層である第３絶縁層１３３の膜厚の割合が増加すると、閾値Ｖｔｈのばらつきが減少することが分かる。これは、第３絶縁層１３３によって、第２絶縁層１３２から脱離する水素原子の酸化物半導体層１４０への移動を抑制しているためであると推測される。
【０１６３】
また、図１６の条件（ｃ）及び条件（ｅ）、並びに、図１７Ｃ及び図１７Ｅより、第３絶縁層１３３の膜厚を変えずに、第２絶縁層１３２の膜厚を増加させると、閾値のばらつきが増大する。また、図１６の条件（ｅ）及び条件（ｆ）、並びに、図１７Ｅ及び図１７Ｆより、第２絶縁層１３２及び第３絶縁層１３３の膜厚の和を一定として、第３絶縁層１３３の割合を増加させると、閾値Ｖｔｈのばらつきが低下する。
【０１６４】
以上より、薄膜トランジスタ１００の閾値Ｖｔｈのばらつきを抑制するために、第２絶縁層１３２上に水素原子ブロック層である第３絶縁層１３３を所定の膜厚で設ける必要があると言える。ここで、例えば閾値Ｖｔｈのばらつきを０．５５以下とするためには、当該所定の膜厚は、第２絶縁層１３２の膜厚からから第３絶縁層１３３の膜厚を引いた差が５０ｎｍ以下となるように定めればよい。
【０１６５】
次に、上記各積層構造の条件とＴＦＴ基板２０の反り量との関係について図面を用いて説明する。
【０１６６】
図１６に示すように、積層構造の条件（ａ）〜（ｆ）に対して、ＴＦＴ基板２０の反り量が変化する。なお、ＴＦＴ基板２０の反り量（基板垂れ量）は、ＴＦＴ基板２０（Ｇ８．５ガラス基板）の周囲から２００ｍｍ内側にステージの縁が配置されるように、ＴＦＴ基板２０をステージ上に配置した場合のＴＦＴ基板２０の端の垂れ下がり量によって測定した。ここで応力緩和層である第２絶縁層１３２の膜厚のゲート絶縁層１３０の合計膜厚に対する割合と、反り量との関係について図１８を用いて説明する。
【０１６７】
図１８は、第２絶縁層１３２の膜厚のゲート絶縁層１３０の合計膜厚に対する割合と、ＴＦＴ基板の反り量及び閾値Ｖｔｈのばらつきとの関係を示すグラフである。
【０１６８】
図１６及び図１８に示すように、応力緩和層である第２絶縁層１３２がない場合（条件（ａ））に比べて、第２絶縁層１３２の割合が約３５％以上の場合には、反り量が約１ｍｍ低減され、反り量低減効果があることが分かる。
【０１６９】
また、図１６及び図１８に示すように、第２絶縁層１３２の割合が多過ぎる場合（約４５％以上の場合）には、第３絶縁層１３３によって水素原子を十分にブロックできないため、閾値Ｖｔｈのばらつきが増大する。
【０１７０】
以上のことから、本実施の形態に係る積層構造のゲート絶縁層１３０において、各層の膜厚及び応力を所定の範囲に定め、各層の水素原子量が所定量以下となるように形成することにより、ゲート絶縁層１３０の膜厚を増大させた場合でも、ＴＦＴ基板２０の反り量を低減でき、かつ、薄膜トランジスタ１００の電気特性のばらつきを抑制することができることが判明した。
【０１７１】
［５．まとめ］
以上のように、本実施の形態に係るＴＦＴ基板２０は、基板１１０と、基板１１０の上方に配置されたゲート電極１２０と、基板１１０の上方であって、ゲート電極１２０に対向する位置に配置され、チャネル層として用いられる酸化物半導体層１４０と、ゲート電極１２０と酸化物半導体層１４０との間に配置されたゲート絶縁層１３０とを備え、ゲート絶縁層１３０は、ゲート電極１２０側から順に配置された第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３を備え、第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３はシリコン窒化膜から構成され、第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３における窒素原子及び珪素原子に結合される水素原子量が、それぞれ、３．３×１０２２ｃｍ−３以下、及び、２．３×１０２１ｃｍ−３以下であり、第２絶縁層１３２の膜厚から第３絶縁層１３３の膜厚を引いた差は５０ｎｍ以下であり、第２絶縁層１３２の膜密度は、第１絶縁層１３１及び第３絶縁層１３３の膜密度より小さい。
【０１７２】
このように、ゲート絶縁層１３０が、膜密度の小さい、すなわち、圧縮応力の小さい第２絶縁層１３２を備えるため、ゲート絶縁層１３０の膜厚を大きくしても、ゲート絶縁層１３０の基板１１０に対する圧縮応力を抑制することができる。そのため、基板１１０の反り量を抑制しながら、ゲート絶縁層１３０の膜厚を大きくしてゲート絶縁層１３０の耐電圧特性を改善することができる。また、ゲート絶縁層１３０を構成する第１〜３絶縁層の窒素原子及び珪素原子に結合される水素原子量が抑制され、かつ、第３絶縁層１３３として、所定の膜厚を有し、かつ、膜密度の大きい（緻密な）シリコン窒化膜を用いることにより、酸化物半導体層１４０への水素原子ドープ量を抑制することができる。したがって、酸化物半導体層１４０の水素原子ドープによる低抵抗化が抑制されるため、薄膜トランジスタ１００の電気特性を安定化することができる。また、ゲート電極１２０上に、膜密度の大きい、すなわち、圧縮応力の大きい第１絶縁層１３１を備えることにより、ゲート電極１２０と第１絶縁層１３１との密着性を確保することができる。
【０１７３】
また、例えば、第２絶縁層１３２のシリコン基板に対する応力は、−１００ＭＰａ以上、１００ＭＰａ以下であり、第１絶縁層１３１及び第３絶縁層１３３のシリコン基板に対する応力は、−４００ＭＰａ以上、−２００ＭＰａ以下であってもよい。
【０１７４】
これにより、ゲート絶縁層１３０の基板１１０に対する圧縮応力をより確実に抑制することができる。また、酸化物半導体層１４０への水素原子ドープ量をより確実に抑制することができる。また、ゲート電極１２０と第１絶縁層１３１との密着性をより高めることができる。
【０１７５】
また、例えば、第２絶縁層１３２の膜厚の、ゲート絶縁層１３０全体の膜厚に対する割合は、３５％以上であってもよい。
【０１７６】
このように、ゲート絶縁層１３０に占める低応力の第２絶縁層１３２の割合が大きいことにより、ゲート絶縁層１３０による応力をより確実に抑制することができる。したがって、基板１１０の反り量をより確実に低減することができる。
【０１７７】
また、例えば、第２絶縁層１３２及び第３絶縁層１３３の合計膜厚は、３００ｎｍ以上、６００ｎｍ以下であってもよい。
【０１７８】
これにより、ゲート絶縁層１３０が十分な耐電圧特性を有することができる。また、上記合計膜厚が６００ｎｍ以下に制限されることにより、プロセス（成膜）時間が長くなり過ぎることを抑制することができるため、ＴＦＴ基板２０の生産性の低下を抑制することができる。
【０１７９】
また、例えば、第１絶縁層１３１の膜厚は、１０ｎｍ以上、６０ｎｍ以下であってもよい。
【０１８０】
これにより、圧縮応力の大きい第１絶縁層１３１とゲート電極１２０との密着性を確保することができる。
【０１８１】
また、例えば、第２絶縁層１３２は、複数の絶縁層から構成されてもよい。また、当該複数の絶縁層の間に他の層が挿入されてもよい。
【０１８２】
また、例えば、ゲート絶縁層１３０は、第３絶縁層１３３と酸化物半導体層１４０との間に配置される第４絶縁層１３４を、さらに備え、第４絶縁層１３４は、シリコン酸化膜から構成されてもよい。
【０１８３】
これにより、水素原子量の少ない第４絶縁層１３４がゲート絶縁層１３０の酸化物半導体層１４０側に配置されるため、酸化物半導体層１４０への水素原子ドープ量が抑制される。したがって、薄膜トランジスタ１００の電気特性を安定化できる。
【０１８４】
また、例えば、第４絶縁層１３４の膜厚は、１０ｎｍ以上、１００ｎｍ以下であってもよい。
【０１８５】
また、例えば、第４絶縁層１３４は、酸化物半導体層１４０側の表面において、第４絶縁層１３４の膜厚方向の中央部より窒素原子濃度が高くてもよい。
【０１８６】
また、例えば、酸化物半導体層１４０は、透明アモルファス酸化物半導体から構成されてもよい。
【０１８７】
また、例えば、酸化物半導体層１４０は、ＩｎＧａＺｎＯから構成されてもよい。
【０１８８】
また、本実施の形態に係るＴＦＴ基板２０の製造方法は、基板１１０の上方にゲート電極１２０を形成する工程と、基板１１０の上方であって、ゲート電極１２０と対向する位置に、チャネル層として用いられる酸化物半導体層１４０を形成する工程と、ゲート電極１２０と酸化物半導体層１４０との間にゲート絶縁層１３０を形成する工程とを含み、ゲート絶縁層１３０を形成する工程は、ゲート電極１２０側から順に配置される第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３をそれぞれ形成する工程を含み、第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３はシリコン窒化膜から構成され、第１絶縁層１３１、第２絶縁層１３２及び第３絶縁層１３３における窒素原子及び珪素原子に結合される水素原子量が、それぞれ、３．３×１０２２ｃｍ−３以下、及び、２．３×１０２１ｃｍ−３以下であり、第２絶縁層１３２の膜厚から第３絶縁層１３３の膜厚を引いた差は５０ｎｍ以下であり、第２絶縁層１３２の膜密度は、第１絶縁層１３１及び第３絶縁層１３３の膜密度より小さい。
【０１８９】
このように、ゲート絶縁層１３０として、膜密度の小さい、すなわち、圧縮応力の小さい第２絶縁層１３２が形成されるため、ゲート絶縁層１３０の膜厚を大きくしても、ゲート絶縁層１３０の基板１１０に対する圧縮応力を抑制することができる。そのため、基板１１０の反り量を抑制しながら、ゲート絶縁層１３０の膜厚を大きくしてゲート絶縁層１３０の耐電圧特性を改善することができる。また、ゲート絶縁層１３０を構成する第１〜３絶縁層の窒素原子及び珪素原子に結合される水素原子量が抑制され、かつ、第３絶縁層１３３として、所定の膜厚を有し膜密度の大きい（緻密な）シリコン窒化膜を用いることにより、酸化物半導体層１４０への水素原子ドープ量を抑制することができる。したがって、酸化物半導体層１４０の水素原子ドープによる低抵抗化が抑制されるため、薄膜トランジスタ１００の電気特性を安定化することができる。また、ゲート電極１２０上に、膜密度の大きい、すなわち、圧縮応力の大きい第１絶縁層１３１を備えることにより、ゲート電極１２０と第１絶縁層１３１との密着性を確保することができる。
【０１９０】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
【０１９１】
そこで、以下では、他の実施の形態を例示する。
【０１９２】
例えば、上記実施の形態に係るＴＦＴ基板２０は、第４絶縁層１３４を備えなくてもよい。
【０１９３】
また、例えば、上記実施の形態において、チャネル保護層１５０の成膜前に、適切な条件で酸化性処理を行ってもよい。具体的には、酸化物半導体層１４０を成膜した後、チャネル保護層１５０を成膜する前に、熱処理、プラズマ処理又はこれらの組み合わせを行ってもよい。
【０１９４】
例えば、上記熱処理は、温度が３００℃〜３５０℃で、約１時間以内のドライエアによるアニール処理である。
【０１９５】
これにより、酸化物半導体層１４０内の酸素欠陥を低減し、かつ、酸化物半導体層１４０の表面の不純物を除去することができる。
【０１９６】
また、例えば、上記実施の形態において、薄膜トランジスタ１００は、ボトムゲート型でチャネル保護型の構成であったが、これに限られない。例えば、薄膜トランジスタ１００は、トップゲート型であってもよいし、チャネルエッチ型であってもよい。
【０１９７】
また、例えば、上記の実施の形態では、薄膜トランジスタ１００を用いた表示装置として有機ＥＬ表示装置１０について説明したが、上記実施の形態における薄膜トランジスタ１００は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
【０１９８】
また、上述した有機ＥＬ表示装置１０などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１９９】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
【０２００】
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０２０１】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０２０２】
本開示に係る薄膜トランジスタ基板及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置及びその製造方法などに利用することができる。
【符号の説明】
【０２０３】
１０  有機ＥＬ表示装置
２０  ＴＦＴ基板
２１  バンク
３０  画素
３０Ｂ、３０Ｇ、３０Ｒ  サブ画素
３１  画素回路
３２、３３、１００  薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ  ドレイン電極
３２ｇ、３３ｇ、１２０  ゲート電極
３２ｓ、３３ｓ、１６０ｓ  ソース電極
３４  キャパシタ
４０  有機ＥＬ素子
４１  陽極
４２  ＥＬ層
４３  陰極
５０  ゲート配線
６０  ソース配線
７０  電源配線
１１０  基板
１１１  Ｇ８．５ガラス基板
１１２  オリエンテイションフラット
１１５、１１６  シリコン基板
１３０  ゲート絶縁層
１３１  第１絶縁層
１３２  第２絶縁層
１３３  第３絶縁層
１３４  第４絶縁層
１４０  酸化物半導体層
１５０  チャネル保護層
１７０  層間絶縁層
１７１  下部層間絶縁層
１７２  バリア層
１７３  上部層間絶縁層
１８０  上部電極
１９０  上部絶縁層
１９１  コンタクトホール
２０１  プラズマ
【図１】
0006357665.tif 000002
【図２】
0006357665.tif 000003
【図３】
0006357665.tif 000004
【図４】
0006357665.tif 000005
【図５Ａ】
0006357665.tif 000006
【図５Ｂ】
0006357665.tif 000007
【図５Ｃ】
0006357665.tif 000008
【図５Ｄ】
0006357665.tif 000009
【図６】
0006357665.tif 000010
【図７】
0006357665.tif 000011
【図８】
0006357665.tif 000012
【図９Ａ】
0006357665.tif 000013
【図９Ｂ】
0006357665.tif 000014
【図９Ｃ】
0006357665.tif 000015
【図１０】
0006357665.tif 000016
【図１１】
0006357665.tif 000017
【図１２】
0006357665.tif 000018
【図１３Ａ】
0006357665.tif 000019
【図１３Ｂ】
0006357665.tif 000020
【図１４】
0006357665.tif 000021
【図１５】
0006357665.tif 000022
【図１６】
0006357665.tif 000023
【図１７Ａ】
0006357665.tif 000024
【図１７Ｂ】
0006357665.tif 000025
【図１７Ｃ】
0006357665.tif 000026
【図１７Ｄ】
0006357665.tif 000027
【図１７Ｅ】
0006357665.tif 000028
【図１７Ｆ】
0006357665.tif 000029
【図１８】
0006357665.tif 000030