(57)【特許請求の範囲】
【請求項１】
第１面および当該第１面に直交する側面を有し、前記第１面に機能素子が形成された半導体基板と、
前記半導体基板の第１面上の全面に形成され、前記半導体基板の側面から連続する側面を有し、樹脂層と、前記機能素子に接続された配線パターンを含む、再配線層と、
フッ素系化合物の堆積膜による保護膜と、
を備え、
前記再配線層の側面は前記樹脂層により構成され、
前記保護膜は、前記再配線層の側面から前記半導体基板の側面にかけて連続的に形成され、
前記保護膜は、前記再配線層の側面における厚みが前記半導体基板の側面における厚みよりも厚い、ＣＳＰ型半導体デバイス。
【請求項２】
第１面および当該第１面に直交する側面を有し、前記第１面に機能素子が形成された半導体基板と、
前記半導体基板の第１面上の全面に形成され、前記半導体基板の側面から連続する側面を有し、樹脂層と、前記機能素子に接続された配線パターンを含む、再配線層と、
フッ素系化合物の堆積膜による保護膜と、
を備え、
前記再配線層の側面は前記樹脂層により構成され、
前記保護膜は、前記再配線層の側面から前記半導体基板の側面にかけて連続的に形成され、
前記保護膜は、前記再配線層の表面から前記半導体基板の前記第１面の対向面である第２面に向かって漸次薄くなっている、ＣＳＰ型半導体デバイス。
【請求項３】
第１面および当該第１面に直交する側面を有し、前記第１面に機能素子が形成された半導体基板と、
前記半導体基板の第１面上の全面に形成され、前記半導体基板の側面から連続する側面を有し、樹脂層と、前記機能素子に接続された配線パターンを含む、再配線層と、
フッ素系化合物の堆積膜による保護膜と、
を備え、
前記再配線層の側面は前記樹脂層により構成され、
前記保護膜は、前記再配線層の側面から前記半導体基板の側面にかけて連続的に形成され、
前記保護膜は、前記半導体基板の側面に比べて前記再配線層の側面において側方に突出している、ＣＳＰ型半導体デバイス。
【請求項４】
前記機能素子は、前記半導体基板に導通するＥＳＤ保護用ダイオードである、請求項１から３のいずれかに記載のＣＳＰ型半導体デバイス。
【請求項５】
前記保護膜の表面は微細な凹凸を有する粗面であり、前記凹凸の無い状態に比べて導電性接合材の濡れ性が低い、請求項１から４のいずれかに記載のＣＳＰ型半導体デバイス。
【請求項６】
前記フッ素系化合物の堆積膜は、フルオロカーボン重合膜である、請求項１から５のいずれかに記載のＣＳＰ型半導体デバイス。
【請求項７】
半導体基板の第１面に機能素子を形成する工程と、
前記半導体基板の第１面上に、前記機能素子に導通する配線パターンを有する再配線層を形成する工程と、
前記半導体基板をチップ化するための仮想線に沿って前記再配線層を分断する溝を、前記再配線層の表面側から、フォトリソグラフィーによって形成する工程と、
前記溝に沿った、前記半導体基板に対するエッチングおよびフッ素系化合物の堆積膜の成膜を交互に繰り返し、前記半導体基板をチップ化すると共に、前記半導体基板の側面から前記再配線層の側面にかけて連続し、且つ前記再配線層の側面における厚みが前記半導体基板の側面における厚みよりも厚くなる、前記フッ素系化合物の堆積膜による保護膜を形成する工程と、
を備える、ＣＳＰ型半導体デバイスの製造方法。
【請求項８】
半導体基板の第１面に機能素子を形成する工程と、
前記半導体基板の第１面上に、前記機能素子に導通する配線パターンを有する再配線層を形成する工程と、
前記半導体基板をチップ化するための仮想線に沿って前記再配線層を分断する溝を、前記再配線層の表面側から、フォトリソグラフィーによって形成する工程と、
前記溝に沿った、前記半導体基板に対するエッチングおよびフッ素系化合物の堆積膜の成膜を交互に繰り返し、前記半導体基板をチップ化すると共に、前記半導体基板の側面から前記再配線層の側面にかけて連続し、且つ前記再配線層の表面から前記半導体基板の前記第１面の対向面である第２面に向かって漸次薄くなる、前記フッ素系化合物の堆積膜による保護膜を形成する工程と、
を備える、ＣＳＰ型半導体デバイスの製造方法。
【請求項９】
半導体基板の第１面に機能素子を形成する工程と、
前記半導体基板の第１面上に、前記機能素子に導通する配線パターンを有する再配線層を形成する工程と、
前記半導体基板をチップ化するための仮想線に沿って前記再配線層を分断する溝を、前記再配線層の表面側から、フォトリソグラフィーによって形成する工程と、
前記溝に沿った、前記半導体基板に対するエッチングおよびフッ素系化合物の堆積膜の成膜を交互に繰り返し、前記半導体基板をチップ化すると共に、前記半導体基板の側面から前記再配線層の側面にかけて連続し、且つ前記半導体基板の側面に比べて前記再配線層の側面において側方に突出する、前記フッ素系化合物の堆積膜による保護膜を形成する工程と、
を備える、ＣＳＰ型半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能素子が形成された半導体基板と再配線層とを備える半導体デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの小型化の要求に伴い、半導体チップの表面に形成される再配線層に実装用の端子電極が形成されたＣＳＰ（チップサイズパッケージ）型の半導体デバイスが小型の電子機器に用いられている。【０００３】
ＣＳＰ型半導体デバイスは小型化の面で非常に有利であるが、その構造上、半導体基板の側面は外部に露出している。この構造は耐環境性の面で不利である。つまり、信頼性低下の要因になり得る。また、再配線層の形成された端子電極を回路基板上のランドにフェイスダウンボンディングする際、はんだ等の導電性接合材が半導体デバイスの側面に沿って這い上がり、その導電性接合材が半導体基板に接触して電気的に導通してしまうおそれがある。【０００４】
上述の問題を回避する構造の半導体デバイスとして、半導体基板の側面に樹脂系の保護膜が塗布形成された半導体デバイスが、例えば特許文献１，２に示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許公報第４７２５６３９号公報
【特許文献２】特許公報第５０２８９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記樹脂系の保護膜は、塗布形成された膜であって膜厚が比較的大きいので、半導体基板への密着性があまり高くない。また、半導体基板と樹脂系保護膜とは線膨張係数が１桁程度も異なる。これらに起因して、上記保護膜は半導体基板から脱落するおそれもある。また、ウエハーから多数のチップを切り分けた後の工程で、それらチップ毎に保護膜を形成する必要があるため、製造工程が非常に複雑であり、高コスト化を招く。【０００７】
そこで、本発明の目的は、半導体基板の側面の絶縁保護を確実にしたＣＳＰ型半導体デバイス、およびその製造を容易にしたＣＳＰ型半導体デバイスの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
（１）本発明のＣＳＰ型半導体デバイスは、
第１面および当該第１面に直交する側面を有し、前記第１面に機能素子が形成された半導体基板と、前記半導体基板の第１面上の全面に形成され、前記半導体基板の側面から連続する側面を有し、樹脂層と、前記機能素子に接続された配線パターンを含む、再配線層と、フッ素系化合物の堆積膜による保護膜と、を備え、
前記再配線層の側面は前記樹脂層により構成され、
前記保護膜は、前記再配線層の側面から前記半導体基板の側面にかけて連続的に形成される、ことを特徴とする。【０００９】
上記構成により、半導体基板および再配線層の側面への保護膜の密着性が高いＣＳＰ型半導体デバイスが得られる。また、半導体基板と再配線層との界面への導電性材料やフラックス等の浸入が効果的に抑制される。【００１０】
（２）前記保護膜は、前記再配線層の側面における厚みが前記半導体基板の側面における厚みよりも厚いことが好ましい。フルオロカーボン重合膜による保護膜と再配線層の樹脂層との線膨張係数差は、半導体基板と保護膜との線膨張係数差よりも小さいので、このように、再配線層の側面における保護膜が、半導体基板の側面における保護膜よりも厚いことにより、保護膜の剥がれが効果的に抑制される。また、回路基板上への表面実装時にはんだ等の導電性材料の這い上がり（側面への回り込み）が効果的に抑制される。【００１１】
（３）前記保護膜は、前記再配線層の表面から前記半導体基板の第１面の対向面である第２面に向かって漸次薄くなっていることが好ましい。この構造により、再配線層の側面および半導体基板の側面と保護膜との界面に局部的な応力が加わりにくく、保護膜の剥離が効果的に抑制される。【００１２】
（４）前記保護膜は、前記半導体基板の側面に比べて前記再配線層の側面において側方に突出していることが好ましい。この構造により、回路基板上への表面実装時にはんだ等の導電性材料の這い上がりが効果的に抑制される。【００１３】
（５）前記機能素子は、前記半導体基板に導通する例えばＥＳＤ保護用ダイオードである。このように、半導体基板に導通するＥＳＤ保護用ダイオードが形成された半導体デバイスにおいて、はんだ等の導電性接合材が半導体デバイスの側面に這い上がって半導体基板に接触することにより生じる、ＥＳＤ保護用ダイオードのバイパスが防止される。すなわち、回路基板へのＥＳＤ保護用デバイスの不良実装による、回路の致命的な不良が防止される。【００１４】
（６）前記保護膜の表面は微細な凹凸を有する粗面であり、前記凹凸の無い状態に比べて導電性接合材の濡れ性が低いことが好ましい。この構造により、回路基板上への表面実装時にはんだ等の導電性材料の這い上がりが効果的に抑制される。【００１５】
（７）前記フッ素系化合物の堆積膜は、例えばフルオロカーボン重合膜である。【００１６】
（８）本発明のＣＳＰ型半導体デバイスの製造方法は、
半導体基板の第１面に機能素子を形成する工程と、
前記半導体基板の第１面上に、前記機能素子に導通する配線パターンを有する再配線層を形成する工程と、
前記半導体基板をチップ化するための仮想線に沿って前記再配線層を分断する溝を、前記再配線層の表面側から、フォトリソグラフィーによって形成する工程と、
前記溝に沿った、前記半導体基板に対するエッチングおよびフッ素系化合物の堆積膜の成膜を交互に繰り返すことで、前記半導体基板をチップ化すると共に、前記半導体基板の側面から前記再配線層の側面にかけて連続的に前記フッ素系化合物の堆積膜による保護膜を形成する工程と、
を備える。【００１７】
上記製造方法によれば、半導体基板の分離前（ウエハー段階）で各チップの側面に保護膜が形成されるので、また、ウエハーから複数のチップを分離する工程で保護膜が形成されるので、製造が容易であり、低コスト化が図れる。
【発明の効果】
【００１８】
本発明によれば、半導体基板の側面に強度の高い保護膜を有するＣＳＰ型半導体デバイスが得られ、且つそのＣＳＰ型半導体デバイスが容易に製造できる。
【図面の簡単な説明】
【００１９】
【図１】図１（Ａ）は本発明の実施形態に係るＣＳＰ型半導体デバイス１０１の平面図であり、図１（Ｂ）は図１（Ａ）におけるＸ−Ｘ部分の断面図である。
【図２】図２はＣＳＰ型半導体デバイス１０１の回路図である。
【図３】図３（Ａ）は、再配線層が形成されたウエハー１Ｗの平面図および断面図である。図３（Ｂ）は、ウエハー１Ｗを分割してチップ化するための仮想線に沿って溝Ｇを形成した段階での、ウエハー１Ｗの平面図および断面図である。図３（Ｃ）はウエハー１Ｗをチップ化した後の断面図である。
【図４】図４はＣＳＰ型半導体デバイス１０１の製造方法を示す、各工程における断面図である。
【図５】図５はＣＳＰ型半導体デバイス１０１の製造方法を示す、各工程における断面図である。
【図６】図６はＣＳＰ型半導体デバイス１０１の製造方法を示す、各工程における断面図である。
【図７】図７はＣＳＰ型半導体デバイス１０１の製造方法を示す、各工程における断面図である。
【図８】図８はボッシュプロセスの工程を示す図である。
【図９】図９は保護膜３の微細な断面形状を示す拡大断面図である。
【図１０】図１０（Ａ）はＣＳＰ型半導体デバイス１０１を回路基板５に表面実装した状態を示す図である。図１０（Ｂ）は比較例のＣＳＰ型半導体デバイス１０１Ｐを回路基板５に表面実装した状態を示す図である。
【図１１】図１１（Ａ）は、図１０（Ａ）に示した状態でのＥＳＤ保護回路部の回路図である。図１１（Ｂ）は図１０（Ｂ）に示した状態でのＥＳＤ保護回路部の回路図である。
【発明を実施するための形態】
【００２０】
図１（Ａ）は本発明の実施形態に係るＣＳＰ型半導体デバイス１０１の平面図であり、図１（Ｂ）は図１（Ａ）におけるＸ−Ｘ部分の断面図である。このＣＳＰ型半導体デバイス１０１は、半導体基板１と、再配線層２と、保護膜３とを備える。半導体基板１は、第１面Ｓ１およびこの第１面Ｓ１に直交する側面Ｓ３１を有する。半導体基板１の第１面Ｓ１には機能素子１０が形成されている。
【００２１】
再配線層２は、半導体基板１の第１面Ｓ１上の全面に形成され、半導体基板の側面Ｓ３１から連続する側面Ｓ３２を有し、機能素子１０に接続された配線パターン２１Ａ，２１Ｂを含む。
【００２２】
保護膜３は、再配線層２の側面Ｓ３２から半導体基板１の側面Ｓ３１にかけて連続的に形成されたフルオロカーボン重合膜である。フルオロカーボン重合膜による保護膜３の線膨張係数は60ppm/K以上100ppm/K未満、再配線層２の樹脂層２０（エポキシ系）の線膨張係数は40ppm/K以上60ppm/K未満、半導体基板１の線膨張係数は3ppm/K以上4ppm/K未満であるので、保護膜３と再配線層２の樹脂層２０との線膨張係数差は、半導体基板１と保護膜３との線膨張係数差よりも小さい。
【００２３】
ここで、フルオロカーボン (fluorocarbon) とは、炭素−フッ素結合を持つ有機化合物の総称であり、フッ素系化合物の一例である。
【００２４】
保護膜３は、半導体基板１の側面Ｓ３１における厚みより、再配線層２の側面Ｓ３２における厚みの方が厚い。また、保護膜３は、再配線層２の表面から半導体基板１の第１面Ｓ１の対向面である第２面Ｓ２に向かって漸次薄くなっている。ここで、「漸次薄くなっている」とは、保護膜３が再配線層２の表面から半導体基板１の第２面Ｓ２に向かって断続的に薄くなっていく状態の意味、または、連続的に薄くなっていく状態の意味である。つまり、後述する製造プロセスでＣＳＰ型半導体デバイスを製造した場合、ＣＳＰ型半導体デバイスの側面に微小な凹凸が形成される（図９のように、保護膜３の表面が、微細な凹凸を有する粗面となる）ため、保護膜３は、再配線層２の表面から半導体基板１の第２面Ｓ２に向かって断続的に薄くなる形状であるが、凹凸を除去する工程を別途設ける等の手段により、保護膜３が連続的に薄くなるようにすることもできる。あるいは、後述する製造プロセスに代えて、保護膜３が連続的に薄くなるように形成される、別の製造プロセスを採用することもできる。すなわち、半導体基板１の側面Ｓ３１のうち第２面Ｓ２における厚みをＴ１、再配線層２の表面における厚みをＴ２とした場合に、Ｔ２＞Ｔ１となるように保護膜が形成されていればよい。換言すれば、保護膜３が、半導体基板１の側面Ｓ３１に比べて、再配線層２の側面Ｓ３２において、より側方に突出しているように形成されていればよい。
【００２５】
図１において、半導体基板１はｎ型Si基板であり、その機能素子形成面である第１面Ｓ１にｎ＋型拡散層１１Ｎが形成されていて、このｎ＋型拡散層１１Ｎ内に２つのｐ＋型拡散層１１Ｐが形成されている。
【００２６】
半導体基板１の第１面Ｓ１にはSiO2 絶縁膜１２が形成されていて、この絶縁膜１２の上面にAl電極１３Ａ，１３Ｂが形成されていて、コンタクトホールを介してｐ＋型拡散層１１Ｐに導通している。なお、ｐ＋型拡散層とｎ＋型拡散層の形成位置は、逆転していてもよい。すなわち、半導体基板の機能素子面にｐ＋型拡散層が形成されていて、このｐ＋型拡散層内に２つのｎ＋型拡散層が形成されていてもよい。
【００２７】
再配線層２は、樹脂層２０、配線パターン２１Ａ，２１Ｂ、および端子電極２２Ａ，２２Ｂを含む。配線パターン２１Ａ，２１ＢはAl電極１３Ａ，１３Ｂにそれぞれ導通する。端子電極２２Ａ、２２Ｂは配線パターン２１Ａ，２１Ｂにそれぞれ導通し、外部に露出している。端子電極２２Ａと再配線層２の側面までの最短距離Ｗａ、および端子電極２２Ｂと再配線層２の側面までの最短距離Ｗｂは、端子電極２２Ａと端子電極２２Ｂとの間の最短距離Ｗｃより短い。
【００２８】
図２はＣＳＰ型半導体デバイス１０１の回路図である。ツェナーダイオードＤａ，Ｄｂはｎ＋型拡散層１１Ｎとｐ型拡散層１１Ｐ，１１Ｐとの接合部にそれぞれ形成されるダイオードである。このＣＳＰ型半導体デバイス１０１は、例えば信号線とグランドとの間に接続されて、ＥＳＤ保護デバイスとして用いられる。
【００２９】
ここで、上記ＣＳＰ型半導体デバイス１０１とその比較例のＣＳＰ型半導体デバイスについて、回路基板への実装構造を示す。図１０（Ａ）はＣＳＰ型半導体デバイス１０１を回路基板５に表面実装した状態を示す図である。図１に示した端子電極２２Ａ，２２Ｂにはんだボールが搭載される。ＣＳＰ型半導体デバイス１０１は、このはんだボールのはんだＳＢを介して、回路基板５上のランドに接続される。
【００３０】
図１０（Ｂ）は比較例のＣＳＰ型半導体デバイス１０１Ｐを回路基板５に表面実装した状態を示す図である。この比較例のＣＳＰ型半導体デバイス１０１Ｐは、半導体基板および再配線層の側面に保護膜が形成されていない。図１０（Ｂ）に示すように、ＣＳＰ型半導体デバイス１０１Ｐを回路基板５に表面実装した際に、溶融したはんだＳＢが、半導体基板および再配線層の側面に這い上がって、半導体基板の側面に接触する場合がある。
【００３１】
これに対し、本実施形態のＣＳＰ型半導体デバイス１０１では、図１０（Ａ）に示すように、半導体基板が保護膜３で保護されており、且つ、保護膜３は、半導体基板１の側面Ｓ３１に比べて再配線層２の側面Ｓ３２において側方に突出しているので、はんだが再配線層の側面および半導体基板の側面を這い上がり難く、這い上がったとしても、半導体基板に接触することはない。
【００３２】
なお、端子電極２２Ａと再配線層２の側面までの最短距離、および端子電極２２Ｂと再配線層２の側面までの最短距離は、端子電極２２Ａと端子電極２２Ｂとの間の最短距離より短いので、端子電極２２Ａと端子電極２２Ｂとがはんだでブリッジされるおそれはない。
【００３３】
図１１（Ａ）は、図１０（Ａ）に示した状態でのＥＳＤ保護回路部の回路図である。図１１（Ｂ）は、図１０（Ｂ）に示した状態でのＥＳＤ保護回路部の回路図である。図１０（Ｂ）に示したように、表面実装用のはんだが半導体基板の側面に接触すると、ツェナーダイオードＤａ，Ｄｂがはんだでバイパスされてしまう。図１０（Ｂ）に示したように、端子電極２２Ａが半導体基板にバイパスされると、図１１（Ｂ）の右側に示す状態となり、端子電極２２Ｂが半導体基板にバイパスされると、図１１（Ｂ）の左側に示す状態となる。いずれの状態でも、ＥＳＤ保護回路としての機能が損なわれるだけでなく、信号ラインがツェナーダイオードＤａまたはＤｂを介してグランドにシャントされてしまい、信号伝送自体できなくなる。
【００３４】
次にＣＳＰ型半導体デバイス１０１の製造方法について順次説明する。
【００３５】
図３（Ａ）は、再配線層が形成されたウエハー１Ｗの平面図および、そのＸ−Ｘ部分の断面図である。図３（Ｂ）は、ウエハー１Ｗを分割してチップ化するための仮想線に沿って溝Ｇを形成した段階での、ウエハー１Ｗの平面図および、そのＸ−Ｘ部分の断面図である。図３（Ｃ）はウエハー１Ｗをチップ化した後の断面図である。
【００３６】
後に詳述するとおり、ウエハー１Ｗを各チップに分離するための仮想線に沿って再配線層２を分断する溝Ｇを再配線層２の表面側から形成し、この溝に沿ってウエハー１Ｗに対するエッチングおよびフルオロカーボン重合膜の成膜を交互に繰り返すことで、ウエハー１Ｗをチップ化すると共に、半導体基板１および再配線層２の側面にフルオロカーボン重合膜による保護膜３を形成する。
【００３７】
図４から図７までは、ＣＳＰ型半導体デバイス１０１の製造方法を示す図である。図４、図５、図６、図７の各図中に示す番号（１）〜（１６）は便宜的に付した各工程の番号である。
【００３８】
［工程１］
半導体基板１の第１面Ｓ１に機能素子１０を形成する。具体的には、図１に示したように、ｎ型Si半導体基板１の第１面Ｓ１にSiO2 膜１２を形成し、SiO2 膜１２の所定箇所を開口して、ｎ＋型拡散層１１Ｎを形成し、このｎ＋型拡散層１１Ｎ内に２つのｐ型拡散層１１Ｐを形成する。その後、SiO2 膜１２の所定位置を開口し、SiO2 膜１２上にAl電極膜を形成し、それをパターンニングすることによりAl電極１３Ａ，１３Ｂを形成する。
【００３９】
［工程２］
半導体基板１の第１面Ｓ１に、感光性エポキシ系の樹脂層２０を塗布形成する。
【００４０】
［工程３］
樹脂層２０に、フォトリソグラフィーによって溝Ｇおよび開口Ｈを形成する。すなわち、フォトレジスト膜塗布、プリベーク、フォトマスクを介する露光、現像、ポストベークおよびエッチングを順に行うことで開口Ｈおよび溝Ｇを形成する。これによりAl電極は開口Ｈで部分的に露出する。溝Ｇは図３（Ａ）（Ｂ）に示したとおり、ウエハー１Ｗをチップ化するための仮想線に沿って形成される。
【００４１】
［工程４］
樹脂層２０の表面に、Cu膜による配線パターン形成用金属膜を成膜し、不要箇所をエッチングすることにより、配線パターン２１Ａ，２１Ｂを形成する。
【００４２】
［工程５］
樹脂層２０の表面にさらに樹脂層２０を塗布形成する。
【００４３】
［工程６］
再び、フォトリソグラフィーによって溝Ｇを形成する。
【００４４】
［工程７］
樹脂層２０の表面に、端子電極用金属膜を成膜し、不要箇所をエッチングすることにより、端子電極２２Ａ，２２Ｂを形成する。これら端子電極用金属膜は下地がNi膜、表面がAu膜の膜である。
【００４５】
［工程８］
半導体基板１の第１面Ｓ１の反対面である第２面Ｓ２をバックグラインディングすることにより、所定の厚みにまで薄くする。例えば４００μｍ〜６００μｍのウエハーを８０μｍ〜１２０μｍ程度にまで薄くする。具体的には、再配線層の表面にバックグラインド保護テープを貼付し、半導体基板１の第２面Ｓ２を研削し、研磨し、その後バックグラインド保護テープを剥離する。さらに、半導体基板１の第２面Ｓ２にダイシングテープ（ダイシングプロセス用粘着テープ）４を貼付する。
【００４６】
［工程９］−［工程１５］
工程９から工程１５までは、エッチング・モードとパッシベーション・モードとを繰り返し、側面を保護しながらアスペクト比の大きな溝を形成する、いわゆるボッシュプロセス工程である。
【００４７】
ここで、ボッシュプロセスについて図８を参照して説明する。ボッシュプロセスはDeep RIEを使った深堀りエッチングの一種であり、図８に示すように、ガス種の交換によるエッチング・モードとパッシベーション・モードとを繰り返すプロセスである。C4F8 ガスが流れているパッシベーション・モードでは、プラズマ重合でフルオロカーボン重合膜（nCF2 ）が堆積し、これにより溝Ｇの内面がフルオロカーボン重合膜でコーティングされる。SF6 ガスによるエッチング・モードでは、溝底面のフルオロカーボン重合膜が削られてSiが露出し，F+ ラジカルで半導体基板１（Si）がエッチングされる。
【００４８】
図６において工程９はエッチング・モードであり、SF6 ガスを流し、反応性イオンエッチングする。すなわち、樹脂層２０をマスクとして利用し、F系ラジカルでエッチングを行うことで、溝Ｇを深くする。
【００４９】
工程１０はパッシベーション・モードであり、ガスをC4F8 ガスに切り換えて、CFx 系ラジカルの作用により、樹脂層２０の表面および溝Ｇの内面にフルオロカーボン重合膜による保護膜３を堆積させる。
【００５０】
工程１１はエッチング・モードであり、再びSF6 ガスを流し、反応性イオンエッチングする。これにより樹脂層２０の表面および溝Ｇの底面の保護膜（フルオロカーボン重合膜）３を除去し、更に溝Ｇを深くする。
【００５１】
工程１２は、パッシベーション・モードであり、再びC4F8 ガスを流して、CFx 系ラジカルの作用により、樹脂層２０の表面および溝Ｇの内面にフルオロカーボン重合膜による保護膜３を堆積させる。
【００５２】
以降同様に、工程１３（エッチング・モード）、工程１４（パッシベーション・モード）、工程１５（エッチング・モード）を行い、溝Ｇがダイシングテープ４に達するまで、エッチング・モードとパッシベーション・モードを繰り返す。
【００５３】
なお、工程１０から工程１５までの図においては、保護膜３にハッチングを施さずに表している。
【００５４】
上述のとおり、溝Ｇの側面の保護膜３がなくならないうちに、また次の保護膜３の堆積を交互に行うことで、溝Ｇを深くし、チップに分離すると共に半導体基板１および再配線層２の側面にフルオロカーボン重合膜による保護膜３を形成する。
【００５５】
なお、図６、図７に示した例では、エッチング・モードとパッシベーション・モードとの繰り返し回数を数回程度として表したが、数十回繰り返してもよい。
【００５６】
［工程１６］
ダイシングテープ４から各チップを剥離することによって多数のＣＳＰ型半導体デバイス１０１を得る。なお、上記エッチング・モードとパッシベーション・モードとの繰り返し回数が多いほど、保護膜３の段差は少なく、図７において工程１６で示すように、また、図１に示したように、保護膜３は再配線層２の表面から半導体基板１の第２面Ｓ２に向かって漸次薄くなるテーパー状を成す。
【００５７】
図９は保護膜３の微細な断面形状を示す拡大断面図である。上述のエッチング・モードとパッシベーション・モードを繰り返すことにより、溝Ｇの内壁面は微細な凹凸を有する粗面となる。
【００５８】
以上に示した本発明の実施形態によれば次のような効果を奏する。
【００５９】
（ａ）半導体基板１および再配線層２の側面への保護膜３の密着性が高いＣＳＰ型半導体デバイスが得られる。また、半導体基板１と再配線層２との界面への導電性材料やフラックス等の浸入が効果的に抑制される。
【００６０】
（ｂ）フルオロカーボン重合膜による保護膜３と再配線層２の樹脂層２０との線膨張係数差は、半導体基板１と保護膜３との線膨張係数差よりも小さいので、保護膜３の再配線層２の側面Ｓ３２における厚みが、半導体基板１の側面Ｓ３１における保護膜３の厚みより厚くても、保護膜３の剥がれが効果的に抑制される。
【００６１】
（ｃ）保護膜３は再配線層２の表面から半導体基板１の第２面に向かって漸次薄くなっているので、再配線層２の側面Ｓ３２および半導体基板１の側面Ｓ３１と保護膜３との界面に局部的な応力が加わりにくく、保護膜３の剥離が効果的に抑制される。
【００６２】
（ｄ）保護膜３は、半導体基板１の側面Ｓ３１に比べて再配線層２の側面Ｓ３２において側方に突出しているので、回路基板５上への表面実装時にはんだ等の導電性材料の這い上がりが効果的に抑制される。
【００６３】
（ｅ）機能素子１０は、半導体基板１に導通するＥＳＤ保護用ダイオードであっても、はんだ等の導電性接合材が半導体デバイスの側面に這い上がることによる、ＥＳＤ保護用デバイスが設けられた回路の致命的な不良が防止される。
【００６４】
（ｆ）保護膜３の表面は微細な凹凸を有する粗面であるので、凹凸の無い状態に比べて導電性接合材の濡れ性が低い。そのため、回路基板５上への表面実装時にはんだ等の導電性材料の這い上がりが効果的に抑制される。
【００６５】
（ｇ）本実施形態の製造方法によれば、半導体基板１の分離前であるウエハー段階で各チップの側面に保護膜３が形成されるので、また、ウエハー１Ｗから複数のチップを分離する工程で保護膜３が形成されるので、製造が容易であり、低コスト化が図れる。
【００６６】
（ｈ）レーザー加工によって再配線層２の樹脂層２０に溝Ｇを形成する方法に比べて、短時間で溝Ｇを形成できる。また、レーザー加工時に樹脂の燃えカス（デブリ）が発生して溝Ｇの内壁面（再配線層および半導体基板の側面）に不要な凹凸が形成されることもない。
【００６７】
なお、「フッ素系化合物の堆積膜」の一例として「フルオロカーボン重合膜」を示したが、その他のフッ素系化合物を保護膜として用いてもよい。
【００６８】
最後に、上述の実施形態はすべての点で例示であって制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【符号の説明】
【００６９】
Ｄａ，Ｄｂ…ツェナーダイオード
Ｇ…溝
Ｈ…開口
Ｓ１…半導体基板の第１面
Ｓ２…半導体基板の第２面
Ｓ３１…半導体基板の側面
Ｓ３２…再配線層の側面
ＳＢ…はんだ
１…半導体基板
１Ｗ…ウエハー
２…再配線層
３…保護膜
４…ダイシングテープ
５…回路基板
１０…機能素子
１１Ｎ…ｎ型拡散層
１１Ｐ…ｐ型拡散層
１２…SiO2 絶縁膜
１３Ａ，１３Ｂ…Al電極
２０…樹脂層
２１Ａ，２１Ｂ…配線パターン
２２Ａ，２２Ｂ…端子電極
１０１…ＣＳＰ型半導体デバイス
１０１Ｐ…比較例のＣＳＰ型半導体デバイス
【要約】
ＣＳＰ型半導体デバイス（１０１）は、半導体基板（１）、再配線層（２）および保護膜（３）を有する。半導体基板（１）は第１面（Ｓ１）およびこの第１面（Ｓ１）に直交する側面（Ｓ３１）を有し、第１面（Ｓ１）に機能素子（１０）が形成されている。再配線層（２）は、半導体基板（１）の第１面（Ｓ１）上の全面に形成され、半導体基板（１）の側面（Ｓ３１）から連続する側面（Ｓ３２）を有し、機能素子（１０）に接続された配線パターン（２１Ａ，２１Ｂ）を含む。保護膜（３）は、再配線層（２）の側面（Ｓ３２）から半導体基板（１）の側面（Ｓ３１）にかけて連続的に形成されたフルオロカーボン重合膜により形成されている。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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