(57)【特許請求の範囲】
【請求項１】
ダイオード整流型の降圧ＤＣ／ＤＣコンバータのコントロールＩＣ（Integrated Circuit）であって、
入力電圧を受ける入力端子と、
インダクタが接続されるとともに整流ダイオードのカソードが接続されるスイッチング端子と、
前記整流ダイオードのアノードが接続される接地端子と、
前記入力端子と前記スイッチング端子の間に設けられたＮチャンネルＤＭＯＳ型のスイッチングトランジスタと、
前記スイッチング端子と前記接地端子の間に直列に設けられた第１ダイオードおよびＮチャンネルＤＭＯＳ型のローサイドトランジスタと、
前記スイッチングトランジスタをスイッチングするハイサイドドライバと、
前記ローサイドトランジスタをスイッチングするローサイドドライバと、
備えることを特徴とするコントロールＩＣ。
【請求項２】
前記第１ダイオードは、ゲートおよびバックゲートが前記ローサイドトランジスタのドレインと接続されたＰチャンネルＤＭＯＳ型のトランジスタを含むことを特徴とする請求項１に記載のコントロールＩＣ。
【請求項３】
前記第１ダイオードは、前記コントロールＩＣが集積化される半導体基板に対して寄生素子を有しないように構成されることを特徴とする請求項１に記載のコントロールＩＣ。
【請求項４】
前記第１ダイオードは、前記ローサイドトランジスタよりも高電位側に設けられることを特徴とする請求項１から３のいずれかに記載のコントロールＩＣ。
【請求項５】
ブートストラップ端子と、
所定の電圧レベルの内部電圧を生成する内部レギュレータと、
前記内部レギュレータの出力と前記ブートストラップ端子の間に設けられた第２ダイオードと、
をさらに備え、
前記ハイサイドドライバの上側の電源端子には、前記ブートストラップ端子の電圧が供給されることを特徴とする請求項１から４のいずれかに記載のコントロールＩＣ。
【請求項６】
２４Ｖ系よりも高い入力電圧を受けることを特徴とする請求項１から５のいずれかに記載のコントロールＩＣ。
【請求項７】
前記降圧ＤＣ／ＤＣコンバータの出力電圧に応じた検出電圧が入力される検出端子と、
前記検出電圧と所定の基準電圧の誤差を増幅して誤差信号を生成するエラーアンプと、
前記誤差信号を受け、前記誤差がゼロに近づくようにデューティ比が調節されるパルス変調信号を生成するデューティコントローラと、
をさらに備えることを特徴とする請求項１から６のいずれかに記載のコントロールＩＣ。
【請求項８】
ダイオード整流型の降圧ＤＣ／ＤＣコンバータのコントロールＩＣ（Integrated Circuit）であって、
入力電圧を受ける入力端子と、
インダクタが接続されるとともに整流ダイオードのカソードが接続されるスイッチング端子と、
前記整流ダイオードのアノードが接続される接地端子と、
前記入力端子と前記スイッチング端子の間に設けられたＮチャンネルＤＭＯＳ型のスイッチングトランジスタと、
ソースが前記接地端子と接続されたＮチャンネルＤＭＯＳ型のローサイドトランジスタと、
前記スイッチング端子と前記ローサイドトランジスタのドレインの間に挿入され、前記ローサイドトランジスタのドレイン電圧が負方向にスイングするのを抑制する電圧制限素子と、
前記スイッチングトランジスタをスイッチングするハイサイドドライバと、
前記ローサイドトランジスタをスイッチングするローサイドドライバと、
備えることを特徴とするコントロールＩＣ。
【請求項９】
前記電圧制限素子は、第１ダイオードを含むことを特徴とする請求項８に記載のコントロールＩＣ。
【請求項１０】
前記電圧制限素子は、ゲートおよびバックゲートが前記ローサイドトランジスタのドレインと接続されたＰチャンネルＤＭＯＳ型のトランジスタを含むことを特徴とする請求項８に記載のコントロールＩＣ。
【請求項１１】
前記電圧制限素子は、前記コントロールＩＣが集積化される半導体基板に対して寄生素子を有しないことを特徴とする請求項８に記載のコントロールＩＣ。
【請求項１２】
前記電圧制限素子は、フローティングＭＯＳＦＥＴを含むことを特徴とする請求項８に記載のコントロールＩＣ。
【請求項１３】
ダイオード整流型の降圧ＤＣ／ＤＣコンバータであって、
請求項１から１２のいずれかに記載のコントロールＩＣと、
負荷が接続される出力ラインと、
前記コントロールＩＣの前記スイッチング端子と前記接地端子の間に設けられた整流ダイオードと、
前記出力ラインと接続される出力キャパシタと、
前記出力ラインと前記スイッチング端子の間に設けられたインダクタと、
を備えることを特徴とする降圧ＤＣ／ＤＣコンバータ。
【請求項１４】
請求項１３に記載の降圧ＤＣ／ＤＣコンバータを備えることを特徴とするオフィス用通信機器。
【請求項１５】
請求項１３に記載の降圧ＤＣ／ＤＣコンバータを備えることを特徴とする電動自転車。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
ある電圧レベルの電源電圧ＶＣＣが供給される電子機器あるいはシステムにおいて、その内部の回路の動作電圧が電源電圧ＶＣＣよりも低い場合、降圧ＤＣ／ＤＣコンバータが利用される。
【０００３】
図１は、本発明者らが検討した降圧ＤＣ／ＤＣコンバータの回路図である。ＤＣ／ＤＣコンバータ１００ｒは、入力ライン１０２の入力電圧（電源電圧）ＶＣＣを受け、それを降圧し、所定の目標レベルに安定化された出力電圧ＶＯＵＴを、出力ライン１０４に接続される負荷（不図示）に供給する。
【０００４】
ＤＣ／ＤＣコンバータ１００ｒは、出力回路１０６およびコントロール集積回路（コントロールＩＣ）２００ｒを備える。このＤＣ／ＤＣコンバータ１００ｒは、ダイオード整流型であり、その出力回路１０６は、スイッチングトランジスタＭ１、整流ダイオードＤ１、インダクタＬ１、出力キャパシタＣ１を含む。
【０００５】
コントロールＩＣ２００ｒは、入力端子（ＶＣＣ）、スイッチング端子（ＬＸ端子）、接地端子（ＧＮＤ）およびブートストラップ端子（ＢＳＴ）を有する。スイッチングトランジスタＭ１をコントロールＩＣ２００ｒに内蔵（集積化）する場合、回路面積を小さくするためにＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が利用される。スイッチングトランジスタＭ１のドレインは、ＶＣＣ端子と接続され、そのソースはＬＸ端子と接続される。
【０００６】
出力電圧ＶＯＵＴは、抵抗Ｒ１、Ｒ２により分圧され、フィードバックライン１０８を介してコントロールＩＣ２００ｒの電圧検出端子（ＶＯＵＴ）にフィードバックされる。エラーアンプ２０２は、フィードバックされた検出電圧ＶＳと所定の基準電圧ＶＲＥＦの誤差を増幅する。デューティコントローラ２０４は、パルス幅変調器あるいはパルス周波数変調器、もしくはそれらの組み合わせで構成され、誤差がゼロに近づくようにデューティ比が調節されるパルス信号Ｓ１を生成する。ハイサイドドライバ２０６は、パルス信号Ｓ１に応じて、スイッチングトランジスタＭ１をスイッチングする。
【０００７】
ＮチャンネルＭＯＳＦＥＴであるスイッチングトランジスタＭ１をターンオンするためには、ハイサイドドライバ２０６は、スイッチングトランジスタＭ１のゲートに、電源電圧ＶＣＣよりも高い駆動電圧ＶＨを印加する必要がある。かかる駆動電圧ＶＨを生成するために、ブートストラップ回路が利用される。
【０００８】
ブートストラップ回路は、ブートストラップキャパシタＣ２、ダイオードＤ２、ローサイドトランジスタＭ２、ローサイドドライバ２０８、内部レギュレータ２１０を含む。内部レギュレータ２１０は、電源電圧ＶＣＣを受け、それを降圧するリニアレギュレータを含み、安定化された内部電圧ＶＲＥＧを生成する。ダイオードＤ２は、内部レギュレータ２１０の出力とＢＳＴ端子の間に設けられる。ブートストラップキャパシタＣ２は、ＬＸ端子とＢＳＴ端子の間に設けられる。
【０００９】
ローサイドトランジスタＭ２は、ＬＸ端子とＧＮＤ端子の間に設けられる。デューティコントローラ２０４は、パルス変調信号Ｓ１と同期して、ローサイドトランジスタＭ２の制御信号Ｓ２を生成する。制御信号Ｓ２は、スイッチングトランジスタＭ１がオフである期間内の少なくとも一部においてローサイドトランジスタＭ２がターンオンするように生成される。
【００１０】
スイッチングトランジスタＭ１がオフし、ローサイドトランジスタＭ２がオンすると、ＬＸ端子の電位が０Ｖとなる。このとき、ブートストラップキャパシタＣ２の一端（ＢＳＴ端子）は、ダイオードＤ２を介して内部レギュレータ２１０により充電される。ハイサイドドライバ２０６の上側の電源端子には、ＢＳＴ端子の電圧が供給される。
【００１１】
ここで入力電源電圧ＶＣＣが４８Ｖ程度の高いアプリケーションでは、スイッチングトランジスタＭ１やローサイドトランジスタＭ２として、６０Ｖ程度の耐圧を有する高耐圧素子が利用され、こうした高耐圧素子としては、二重拡散構造を有するＤＭＯＳ（Double-Diffused MOSFET）が用いられる。
【００１２】
図２は、ＤＭＯＳ構造を有する半導体装置３００の断面図である。Ｐ型半導体基板３０１上に、半導体層としてのＮ型エピタキシャル層３０２と、このＮ型エピタキシャル層３０２の周囲(側方)を取り囲む環状の分離領域としてのＰ型分離拡散領域３０３とが形成される。Ｎ型エピタキシャル層３０２の表層部には、ボディ領域としてのＰ型ボディ拡散領域３０４が形成される。Ｐ型ボディ拡散領域３０４の表層部には、ソース領域としてのＮ型ソース拡散領域３０５と、Ｐ型ボディーコンタクト領域３０６とが形成される。Ｎ型ソース拡散領域３０５およびＰ型ボディーコンタクト領域３０６は接地される。Ｎ型エピタキシャル層３０２の表層部には、ドレイン領域としてのドレイン拡散領域３０８が形成される。Ｎ型エピタキシャル層３０２の表面のゲート領域には、酸化膜層３０９が形成され、酸化膜層３０９の上にはゲート電極３１０（Ｇ）が形成される。Ｐ型半導体基板３０１とＮ型エピタキシャル層３０２の境界には、Ｎ型埋め込み拡散層３１４が形成される。
【００１３】
Ｐ型分離拡散領域３０３は、Ｐ型半導体基板３０１に接続された下側分離拡散領域３１１と、その上に形成された上側分離拡散領域３１２を含む。上側分離拡散領域３１２は接地され、Ｐ型半導体基板３０１の電位は接地電圧（０Ｖ）に固定される。
【００１４】
ローサイドトランジスタＭ２であるＤＭＯＳのドレイン（Ｄ）は、ＬＸ端子と接続され、そのソース（Ｓ）はＧＮＤ端子と接続される。ローサイドトランジスタＭ２の周囲は、Ｎウェル縦構造を有するガードリング２２０で囲まれる。ガードリング２２０は、Ｎ型埋め込み拡散層２２２と、その上の拡散領域２２４、コンタクト領域２２６を含む。コンタクト領域２２６は、電源電圧ＶＣＣに固定される。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−０９５２１４号公報
【特許文献２】特開２０１１−２１１０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明者は、図２のデバイス構造を有する半導体装置３００について検討した結果、以下の課題を認識するに至った。
【００１７】
ローサイドトランジスタＭ２のＮ型エピタキシャル層３０２と、Ｐ型半導体基板３０１と、ガードリング２２０のＮ型埋め込み拡散層２２２は、寄生バイポーラトランジスタ（ＮＰＮ型）２３０を形成する。
【００１８】
図１に戻る。電源電圧ＶＣＣが４８Ｖ程度と大きなアプリケーションでは、整流ダイオードＤ１にも、高耐圧が要求される。一般に高耐圧のダイオード素子の順方向電圧Ｖｆは、低耐圧のダイオードのそれよりも大きい。一例として高耐圧を有する整流ダイオードＤ１の順方向電圧Ｖｆを０．９Ｖであり、低耐圧のダイオードの０．７Ｖ程度の順方向電圧よりも大きい。
【００１９】
寄生トランジスタ２３０に着目する。寄生トランジスタ２３０のエミッタはＬＸ端子と接続され、そのベースはＰ型半導体基板３０１と接続される。上述のようにＰ型半導体基板３０１の電位は０Ｖである。またスイッチングトランジスタＭ１がオフの期間、整流ダイオードＤ１のアノードからカソードに向かって電流が流れる。このときＬＸ端子の電位は、−Ｖｆ＝−０．９Ｖとなる。つまり寄生トランジスタ２３０のベースエミッタ間電圧は、０．９Ｖとなる。
【００２０】
寄生トランジスタ２３０のベースエミッタ間電圧Ｖｂｅが０．７Ｖとすれば、スイッチングトランジスタＭ１がオフの期間、寄生トランジスタ２３０がターンオンする。これにより電源ライン、ガードリング２２０および寄生トランジスタ２３０を経由して、Ｎ型エピタキシャル層３０２に大電流が流れ、信頼性に悪影響を及ぼす可能性がある。なおこの問題を本発明の分野における共通の一般知識の範囲として捉えてはならない。
【００２１】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、信頼性を高めたＤＣ／ＤＣコンバータのコントロールＩＣ２００の提供にある。
【課題を解決するための手段】
【００２２】
本発明のある態様は、ダイオード整流型の降圧ＤＣ／ＤＣコンバータのコントロールＩＣ（Integrated Circuit）に関する。コントロールＩＣは、入力電圧を受ける入力端子と、インダクタが接続されるとともに整流ダイオードのカソードが接続されるスイッチング端子と、整流ダイオードのアノードが接続される接地端子と、入力端子とスイッチング端子の間に設けられたＮチャンネルＤＭＯＳ型のスイッチングトランジスタと、スイッチング端子と接地端子の間に直列に設けられた第１ダイオードおよびＮチャンネルＤＭＯＳ型のローサイドトランジスタと、スイッチングトランジスタをスイッチングするハイサイドドライバと、ローサイドトランジスタをスイッチングするローサイドドライバと、備える。
【００２３】
この態様によると、スイッチング端子と接地端子の間に第１ダイオードを挿入したことにより、ローサイドトランジスタの周囲をガードリングで囲む必要がなくなる。これにより、入力端子、基板、スイッチング端子を経由する寄生トランジスタが見えなくなり、スイッチング端子の電位が負方向に大きくスイングしても、ローサイドトランジスタに対して大電流が流れるのを抑制でき、信頼性を高めることができる。
【００２４】
ある態様において、順方向電圧の大きな整流ダイオードを用いてもよい。これにより降圧ＤＣ／ＤＣコンバータのコストを下げることができる。
【００２５】
第１ダイオードは、ゲートおよびバックゲートがローサイドトランジスタのドレインと接続されたＰチャンネルＤＭＯＳ型のトランジスタを含んでもよい。
【００２６】
第１ダイオードは、コントロールＩＣが集積化される半導体基板に対して寄生素子を有しないよう構成されてもよい。
【００２７】
第１ダイオードは、ローサイドトランジスタよりも高電位側に設けられてもよい。
【００２８】
ある態様のコントロールＩＣは、ブートストラップ端子と、所定の電圧レベルの内部電圧を生成する内部レギュレータと、内部レギュレータの出力とブートストラップ端子の間に設けられた第２ダイオードと、をさらに備えてもよい。ハイサイドドライバの上側の電源端子には、ブートストラップ端子の電圧が供給されてもよい。
【００２９】
コントロールＩＣは、その入力端子に２４Ｖ系よりも高い入力電圧を受けてもよい。
【００３０】
ある態様のコントロールＩＣは、降圧ＤＣ／ＤＣコンバータの出力電圧に応じた検出電圧が入力される検出端子と、検出電圧と所定の基準電圧の誤差を増幅して誤差信号を生成するエラーアンプと、誤差信号を受け、誤差がゼロに近づくようにデューティ比が調節されるパルス変調信号を生成するデューティコントローラと、をさらに備えてもよい。
【００３１】
本発明の別の態様も、ダイオード整流型の降圧ＤＣ／ＤＣコンバータのコントロールＩＣに関する。コントロールＩＣは、入力電圧を受ける入力端子と、インダクタが接続されるとともに整流ダイオードのカソードが接続されるスイッチング端子と、整流ダイオードのアノードが接続される接地端子と、入力端子とスイッチング端子の間に設けられたＮチャンネルＤＭＯＳ型のスイッチングトランジスタと、ソースが接地端子と接続されたＮチャンネルＤＭＯＳ型のローサイドトランジスタと、スイッチング端子とローサイドトランジスタのドレインの間に挿入され、ローサイドトランジスタのドレイン電圧が負方向にスイングするのを抑制する電圧制限素子と、スイッチングトランジスタをスイッチングするハイサイドドライバと、ローサイドトランジスタをスイッチングするローサイドドライバと、備える。
この態様によると、電圧制限素子を挿入したことにより、ローサイドトランジスタのドレインが負電位となるのが抑制され、ローサイドトランジスタの周囲をガードリングで囲む必要がなくなる。これにより、入力端子、基板、スイッチング端子を経由する寄生トランジスタが見えなくなり、スイッチング端子の電位が負方向に大きくスイングしても、ローサイドトランジスタに対して大電流が流れるのを抑制でき、信頼性を高めることができる。
【００３２】
電圧制限素子は、第１ダイオードを含んでもよい。電圧制限素子は、ゲートおよびバックゲートがローサイドトランジスタのドレインと接続されたＰチャンネルＤＭＯＳ型のトランジスタを含んでもよい。電圧制限素子は、フローティングＭＯＳＦＥＴを含んでもよい。
【００３３】
電圧制限素子は、コントロールＩＣが集積化される半導体基板に対して寄生素子を有しないよう構成されてもよい。
【００３４】
本発明の別の態様は、ダイオード整流型の降圧ＤＣ／ＤＣコンバータに関する。降圧ＤＣ／ＤＣコンバータは、上述のいずれかのコントロールＩＣと、負荷が接続される出力ラインと、コントロールＩＣのスイッチング端子と接地端子の間に設けられた整流ダイオードと、出力ラインと接続される出力キャパシタと、出力ラインとスイッチング端子の間に設けられたインダクタと、を備える。
【００３５】
本発明の別の態様は、オフィス用通信機器あるいは電動自転車に関する。オフィス用通信機器あるいは電動自転車は、上述の降圧ＤＣ／ＤＣコンバータを備える。
【００３６】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３７】
本発明のある態様によれば、降圧ＤＣ／ＤＣコンバータのコントロールＩＣの信頼性を高めることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明者らが検討した降圧ＤＣ／ＤＣコンバータの回路図である。
【図２】ＤＭＯＳ構造を有する半導体装置の断面図である。
【図３】実施の形態に係る降圧ＤＣ／ＤＣコンバータの回路図である。
【図４】コントロールＩＣの出力段の回路図である。
【図５】ローサイドトランジスタおよび第１ダイオードが集積化される半導体装置の断面図である。
【図６】図６（ａ）は、ＤＣ／ＤＣコンバータを備えるオフィス用通信機器を示す図であり、図６（ｂ）は、ＤＣ／ＤＣコンバータを備える電動自転車を示す図である。
【発明を実施するための形態】
【００３９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００４０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００４１】
図３は、実施の形態に係る降圧ＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、入力ライン１０２の入力電圧（電源電圧）ＶＣＣを受け、それを降圧し、所定の目標レベルに安定化された出力電圧ＶＯＵＴを、出力ライン１０４に接続される負荷（不図示）に供給する。ＤＣ／ＤＣコンバータ１００の基本構成は図１のそれと同様であるため、説明を省略する。
【００４２】
実施の形態に係るコントロールＩＣ２００は、入出力ピンとして、入力端子（ＶＣＣ）、スイッチング端子（ＬＸ端子）、接地端子（ＧＮＤ）およびブートストラップ端子（ＢＳＴ）を有する。また、コントロールＩＣ２００はその内部に、スイッチングトランジスタＭ１、ローサイドトランジスタＭ２、第１ダイオードＤ１１、第２ダイオードＤ１２、エラーアンプ２０２、デューティコントローラ２０４、ハイサイドドライバ２０６、ローサイドドライバ２０８、内部レギュレータ２１０を備え、単一のパッケージを構成する。コントロールＩＣ２００の構成要素は、単一の半導体基板に集積化されてもよい。あるいはパワー系の素子の半導体製造プロセスと小電力系の素子の半導体製造プロセスが異なる場合、それらを複数の半導体基板に個別に集積化されてもよい。
【００４３】
コントロールＩＣ２００のうち、エラーアンプ２０２、デューティコントローラ２０４、ハイサイドドライバ２０６、ローサイドドライバ２０８、内部レギュレータ２１０、第２ダイオードＤ１２については、図１を参照してすでに説明した。
【００４４】
コントロールＩＣ２００は、図１のコントロールＩＣ２００ｒに加えて、第１ダイオードＤ１１をさらに備える。ローサイドトランジスタＭ２は、ＮチャンネルのＤＭＯＳ型（以下、ＮＤＭＯＳと称する）トランジスタである。本実施の形態において、第１ダイオードＤ１１とローサイドトランジスタＭ２は、ＬＸ端子とＧＮＤ端子の間に直列に設けられる。第１ダイオードＤ１１は、ローサイドトランジスタＭ２よりも高電位側、つまりＬＸ端子側に挿入される。
【００４５】
図４は、コントロールＩＣ２００の出力段の回路図である。たとえば第１ダイオードＤ１１は、ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳトランジスタとも称する）を含む。ＰＭＯＳトランジスタのゲートおよびバックゲート（ボディ）は、ローサイドトランジスタＭ１２のドレインと接続される。したがって第１ダイオードＤ１１のボディダイオードのカソードは、ローサイドトランジスタＭ２のドレインと接続され、ボディダイオードのアノードはＬＸ端子と接続される。
【００４６】
第２ダイオードＤ１２についても、第１ダイオードＤ１１と同様に、ＰＭＯＳトランジスタを利用して構成してもよい。ＢＳＴ端子とＬＸ端子の間には、保護用のダイオードＤ２１が挿入される。またＶＣＣ端子とＧＮＤ端子の間には、保護用のダイオードＤ２２が挿入される。ダイオードＤ２１、Ｄ２２の段数は、各端子に印加される電圧レベルを考慮して定めればよい。保護用のダイオードは、ＮチャンネルＭＯＳＦＥＴを用いて構成される。
【００４７】
図５は、ローサイドトランジスタＭ２および第１ダイオードＤ１１が集積化される半導体装置４００の断面図である。図５には、ローサイドトランジスタＭ２と第１ダイオードＤ１１が示される。
【００４８】
ローサイドトランジスタＭ２の構造は、図２と同様である。すなわちＰ型半導体基板４０１上に、半導体層としてのＮ型エピタキシャル層４０２が形成される。Ｎ型エピタキシャル層４０２の表層部には、ボディ領域としてのＰ型ボディ拡散領域４０４が形成される。Ｐ型ボディ拡散領域４０４の表層部には、ソース領域（Ｓ）としてのＮ型ソース拡散領域４０５と、Ｐ型ボディーコンタクト領域４０６とが形成される。Ｎ型ソース拡散領域４０５およびＰ型ボディーコンタクト領域４０６は接地される。
【００４９】
Ｎ型エピタキシャル層４０２の表層部には、ドレイン領域としてのドレイン拡散領域４０８が形成される。Ｎ型エピタキシャル層４０２の表面のゲート領域には、酸化膜層４０９が形成され、酸化膜層４０９の上にはゲート電極４１０（Ｇ）が形成される。Ｐ型半導体基板４０１とＮ型エピタキシャル層４０２の境界には、Ｎ型埋め込み拡散層４１４が形成される。
【００５０】
第１ダイオードＤ１１は、ＰチャンネルのＤＭＯＳ型トランジスタ（ＰＤＭＯＳという）を利用して構成される。Ｎ型エピタキシャル層４０２のＰＤＭＯＳの位置には、Ｐ型拡散領域４２０が形成される。Ｐ型拡散領域４２０の表層部には、ＰＤＭＯＳの一端（便宜的にドレインと称する）としてのＰ型拡散領域４２２が形成される。またＰ型拡散領域４２０の表面のゲート領域には、酸化膜層４２４が形成され、酸化膜層４２４の上にはゲート電極４２６（Ｇ）が形成される。またＰ型拡散領域４２０には、Ｎ型ボディ拡散領域４２８が形成され、Ｎ型ボディ拡散領域４２８の表層には、ボディーコンタクト領域としてのＮ型ボディーコンタクト領域４３２（ＢＧ）と、ＰＤＭＯＳの他端（便宜的にソースと称する）としてのＰ型拡散領域４３０が形成される。
【００５１】
ローサイドトランジスタＭ２であるＮＤＭＯＳトランジスタのソース（Ｓ）およびバックゲート（ＢＧ）はＧＮＤ端子と接続される。第１ダイオードＤ１１であるＰＤＭＯＳトランジスタのゲート（Ｇ）、バックゲート（ＢＧ）、ドレイン（Ｄ）は、ローサイドトランジスタＭ２のドレイン（Ｄ）と接続される。ＰＤＭＯＳトランジスタのソース（Ｓ）は、ＬＸ端子と接続される。かくして、Ｐ型拡散領域４３０をアノード、Ｎ型ボディ拡散領域４２８をカソードとする第１ダイオードＤ１１（４４０）が形成される。
【００５２】
以上が半導体装置４００のデバイス構造である。続いてその利点を説明する。
【００５３】
ローサイドトランジスタＭ２と直列に、第１ダイオードＤ１１を挿入したことにより、ＬＸ端子の電位が負にスイングした場合であっても、ローサイドトランジスタＭ２のドレインが負方向にスイングするのが抑制される。これによりＮ型エピタキシャル層４０２の周囲を、図２に示したようなガードリング２２０で囲む必要が無くなる。その結果、図２に示した寄生トランジスタ２３０が存在しなくなるため、寄生トランジスタ２３０を介してローサイドトランジスタＭ２に大電流が流れ込み、信頼性が低下するのを防止できる。
【００５４】
図５の構成においては、寄生トランジスタ２３０に代えて、Ｎ型エピタキシャル層４０２をエミッタ、Ｐ型半導体基板３０１をベース、図示しないＮ型領域をコレクタとする寄生トランジスタ４４２が存在しうる。ところが、第１ダイオードＤ１１によってローサイドトランジスタＭ２のドレイン（Ｄ）が負方向に大きくスイングすることが抑制されるため、寄生トランジスタ４４２がターンオンすることもない。
【００５５】
また第１ダイオードＤ１１を、図５のようにＰＤＭＯＳトランジスタを用いて構成した。これにより、第１ダイオードＤ１１を、コントロールＩＣ２００が集積化される半導体基板４０１に対して寄生素子を有しないように構成することができる。つまり、第１ダイオードＤ１１自体が、寄生トランジスタ４４２のドレインとなるのを防止できる。
【００５６】
加えて、ＰＤＭＯＳトランジスタを用いることで第１ダイオードＤ１１は高耐圧を有することとなり、ＶＣＣ＝２４Ｖ系や４８Ｖ系などのアプリケーションに利用可能となる。
【００５７】
そして寄生トランジスタ４４２を介した電流は、ＬＸ端子の電位にかかわらず流れない。したがって整流ダイオードＤ１として順方向電圧Ｖｆが大きな素子を使用することができる。このことは、整流ダイオードＤ１、ひいてはＤＣ／ＤＣコンバータ１００のコスト低下に寄与することとなる。
【００５８】
図３のコントロールＩＣ２００に関して、第１ダイオードＤ１１は、ローサイドトランジスタＭ２のドレイン電圧が負方向にスイングするのを抑制する電圧制限素子として把握することができる。図３では、かかる電圧制限素子の一例として、ダイオード、特にＰＤＭＯＳトランジスタを利用したダイオードを例示したが、当業者によれば、本発明がそれに限定されるものでないことが理解されよう。たとえば電圧制限素子は、フローティングＭＯＳＦＥＴを用いて構成してもよい。
【００５９】
最後にコントロールＩＣ２００を用いたＤＣ／ＤＣコンバータ１００の用途を説明する。図６（ａ）は、ＤＣ／ＤＣコンバータ１００を備えるオフィス用通信機器５００を示す図である。オフィス用通信機器は、たとえば電話線５０２を介して電源が供給される電話機である。電話線５０２内の電線５０４には、１２Ｖ、２４あるいは４８Ｖ系の電源電圧ＶＣＣが供給される。ＤＣ／ＤＣコンバータ１００は、電源電圧ＶＣＣを３．５Ｖ，５Ｖあるいは１．５Ｖに降圧し、負荷であるマイクロコントローラ５０６に供給する。オフィス用通信機器は、ＰｏＥ（Power Over Ethernet（登録商標））と呼ばれるＬＡＮケーブルを介して電源が供給される機器であってもよい。
【００６０】
図６（ｂ）は、ＤＣ／ＤＣコンバータ１００を備える電動自転車６００を示す図である。電動自転車６００は、２次電池６０２、アシストモータ６０４、図示しないモータ駆動回路や制御用のマイコン等を備える。ＤＣ／ＤＣコンバータ１００は、電池電圧を受け、それを降圧してマイコンや駆動回路に供給する。マイコンは、クランクの回転数や踏み込みトルクに応じて、アシストモータ６０４の回転数やトルクを制御する。
【００６１】
なお、ＤＣ／ＤＣコンバータ１００の用途は、オフィス用通信機器や電動自転車には限定されず、たとえば農業用の耕作機械等にも利用可能である。
【００６２】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６３】
１００…ＤＣ／ＤＣコンバータ、１０２…入力ライン、１０４…出力ライン、１０６…出力回路、１０８…フィードバックライン、Ｍ１…スイッチングトランジスタ、Ｄ１…整流ダイオード、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｒ１，Ｒ２…抵抗、Ｃ２…ブートストラップキャパシタ、Ｄ２…ダイオード、Ｍ２…ローサイドトランジスタ、Ｄ１１…第１ダイオード、Ｄ１２…第２ダイオード、２００…コントロールＩＣ、２０２…エラーアンプ、２０４…デューティコントローラ、２０６…ハイサイドドライバ、２０８…ローサイドドライバ、２１０…内部レギュレータ、２２０…ガードリング、２３０…寄生トランジスタ、４００…半導体装置、４０１…Ｐ型半導体基板、４０２…Ｎ型エピタキシャル層、４０４…Ｐ型ボディ拡散領域、４０５…Ｎ型ソース拡散領域、４０６…Ｐ型ボディーコンタクト領域、４０８…ドレイン拡散領域、４０９…酸化膜層、４１０…ゲート電極、４１４…Ｎ型埋め込み拡散層、４２０，４２２…Ｐ型拡散領域、４２４…酸化膜層、４２６…ゲート電極、４２８…Ｎ型ボディ拡散領域、４３０…Ｐ型拡散領域、４３２…Ｎ型ボディーコンタクト領域、５００…オフィス用通信機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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