(57)【特許請求の範囲】
【請求項１】
第１シリコン層と、
絶縁層と、
前記第１シリコン層と前記絶縁層との間に配置されているエッチストップ層と、
第２シリコン層とを有する構造体であって、
前記絶縁層が、前記第１シリコン層と第２シリコン層との間に配置されており、前記第２シリコン層は前記第１シリコン層よりも厚く、前記第１シリコン層の上方表面上にIII-V族層が配置されており、
前記第１シリコン層が抵抗＞500  ohm-cmにｎ型ドーピングされており、前記第２シリコン層が前記第１シリコン層のドーピング濃度よりも高いｎ型ドーピング濃度を有する、
する、構造体。
【請求項２】
構造体を提供する方法であって、
＜１１１＞結晶方位を有し、抵抗＞500  ohm-cmにｎ型ドーピングされている第１シリコン層を準備し
前記第１シリコン層の底部表面を第１絶縁層で覆い、
前記第１シリコン層のドーピング濃度よりも高いｎ型ドーピング濃度を有する第２シリコン層を準備し、
前記第２シリコン層を第２絶縁層で覆い、
前記第１絶縁層を前記第２絶縁層にボンディングし、
該ボンディングの後に前記第１シリコン層の厚さを減少させ、
前記第１シリコン層の前記第１絶縁層で覆われていない側の上方表面にIII-V族層を形成し、
前記III-V族層内にIII-V族デバイスを形成し、該III-V族デバイスに接続したストリップ導体を形成し、
前記第２シリコン層、前記第２絶縁層及び前記第１絶縁層を除去して、前記第１シリコン層の底部表面を露出させ、
前記第１シリコン層の底部表面上にグランド平面導体を形成し、前記ストリップ導体及び前記グランド平面導体がマイクロストリップ伝送ラインをもたらす、
ことを特徴とする、方法。
【請求項３】
前記第２絶縁層への前記第１絶縁層の前記ボンディングの後に、前記第１シリコン層の上に前記III-V族層を形成する、請求項２に記載の方法。
【請求項４】
前記第１シリコン層を50〜100ミクロンの厚さに減少させる、請求項２に記載の方法。
【請求項５】
前記第１絶縁層の付着の後に、前記第１シリコン層の厚さを減少させる、請求項２に記載の方法。
【請求項６】
前記第２絶縁層への前記第１絶縁層の前記ボンディングの後に、前記第１シリコン層の上に前記III-V族層を形成する、請求項５に記載の方法。
【請求項７】
前記第１シリコン層を50〜100ミクロンの厚さに減少させる、請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、半導体構造体および製造方法に関し、より詳細には、ウェハー破壊を減少させビア処理を単純化するための、シリコンオン絶縁体（SOI）上のGaNなどの薄いIII-V属の上にマイクロストリップ伝送ラインを形成する方法及び構造体に関する。
【背景技術】
【０００２】
当技術で知られているように、CMOSトランジスタはしばしば、絶縁基板上に付着されたシリコン層内に形成される。ある構造体においては、これらのCMOSデバイスの製造は、厚さが約725ミクロンで、＜１００＞結晶方位を有する、ドープされたシリコン基板を有するウェハー上で遂行される。ウェハーは、基板の上方表面上の1400〜2000厚の二酸化シリコン層、及び二酸化シリコン層上の１〜２ミクロン厚の単結晶シリコン層を有する。ウェハーが処理されて、上方シリコン層内にCMOSトランジスタを形成する。ドーピングした基板を用いて、ウェハー破壊を減少させる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
やはり当技術で知られているように、モノリシックマイクロ波集積回路（MMIC）として、基板上にIII-V属デバイスを形成することが望まれることがある。そのようなある構造体において、シリコンウェハー、例えば約725ミクロンの厚さを有する＜１１１＞シリコンの８インチのシリコンウェハーが、MOCVD又はMBEを用いて上方表面上にGaNなどのIII-V属材料層を有する。MMICにおいて、しばしば、マイクロストリップ伝送ラインが用いられて、FETデバイスなどの能動デバイスと、III-V属層中に又はその上に形成された受動デバイスとが相互結合される。そのような場合において、マイクロストリップ伝送ラインからストリップ導体及びFETを形成した後に、725ミクロン厚のウェハーを薄くするかポリッシングして50〜100ミクロンにしなければならない。マイクロストリップ伝送ライングランド平面導体のためである。マイクロストリップ伝送ライングランド平面導体は、ウェハーの後側上に形成されて、グランド平面からFETの電極まで通過する導体ビアを収容する。しかしながら、ウェハー後側を薄くするかポリッシングする処理、及びウェハー後側からのビアの形成は、制御が困難である。さらに、低損失高周波伝送ラインに必要な高抵抗＜１１１＞シリコンは、ウェハー破壊がより起こりやすい。これは、高抵抗（＞500Ohm-cm）に必要なSiの低酸素含有によりSiウェハーがより壊れやすくなることによる。
【課題を解決するための手段】
【０００４】
本開示に従って構造体が提供される。当該構造体は、第１シリコン層と、絶縁層と、第２シリコン層とを有する。絶縁層が、第１シリコン層と第２シリコン層との間に配置されており、第２シリコン層は第１シリコン層よりも厚く、第１シリコンの上方表面上にIII-V属層が配置されている。
【０００５】
一実施形態において、第１シリコン層が＜１１１＞結晶方位を有する。
【０００６】
一実施形態において、第１シリコン層が50〜100ミクロンの厚さを有する。
【０００７】
一実施形態において、第１シリコン層が故意に又は非故意にドーピングされている。
【０００８】
一実施形態において、第２シリコン層が675〜625ミクロンの厚さを有する。
【０００９】
一実施形態において、第２シリコン層が、第１シリコン層のドーピング濃度よりも高いドーピング濃度を有する。
【００１０】
一実施形態において、絶縁層が二酸化シリコンを有する。
【００１１】
一実施形態に従って方法が提供される。当該方法は、（Ａ）第１シリコン層と、該第１シリコン層を覆う第１二酸化シリコン層と、（Ｂ）第２シリコン層と、該第２シリコン層を覆う第２二酸化シリコン層と、を有する構造体を提供する方法であって、第１二酸化シリコン層を第２二酸化シリコン層にボンディングする。第１シリコン層の上方表面をポリッシングして、厚さを減少させる。薄くした第１シリコン層の上方表面にIII-V属層を成長させる。III-V属層内にIII-V属デバイスを形成し、形成したデバイスに接続したストリップ導体を備え、III-V属層及び第１シリコン層を通過する導電ビアを備える。第２シリコン層、第２二酸化シリコン層及び第１二酸化シリコン層を順次的に除去して、第１シリコン層の底部表面を露出させる。露出した底部表面上にグランド平面導体を形成し、ストリップ導体及びグランド平面導体がマイクロストリップ伝送ラインをもたらす。
【００１２】
一実施形態に従う方法は、（Ａ）第１シリコン層と、絶縁層と、第２シリコン層とを有する構造体を提供する方法であって、絶縁層が第１シリコン層と第２シリコン層との間に配置され、第２シリコン層は第１シリコン層よりも厚く、第１シリコン層の上方表面に成長されたIII-V属層を有する。上記方法は、（Ｂ）III-V属層内にIII-V属デバイスを形成し、デバイスに接続したストリップ導体を備え、（Ｃ）絶縁層及び第２シリコン層を除去して、第１シリコン層の底部表面を露出させ、（Ｄ）接続した第１シリコン層の露出した底部表面上にグランド平面導体を形成し、ストリップ導体とともに、マイクロストリップ伝送ラインをもたらす。
【００１３】
一実施形態において、第１構造体が提供される。該第１構造体は、シリコン層と、該シリコン層を覆う二酸化シリコン層を有する。第２構造体が提供され、該第２構造体は、シリコン層と、該シリコン層を覆う二酸化シリコン層とを有し、第１構造体の二酸化シリコン層を第２構造体の二酸化シリコン層にボンディングして、層状の構造体を形成する。第１構造体のシリコン層の上方表面をポリッシングして、第１構造体のシリコン層の厚さを50〜100ミクロン厚に減少させる。層状の構造体第１構造体の薄くしたシリコン層の上方表面にIII-V属層を成長させる。III-V属層内にIII-V属デバイスを形成し、III-V属層の表面上に、形成したデバイスに接続したストリップ導体を備える。デバイスに接続し、III-V属層及び第１構造体のシリコン層を通過する導電ビアを備える。第２構造体、及び第１構造体上の二酸化シリコン層を、第１構造体のシリコン層から除去し、第１構造体のシリコン層の底部表面を露出させる。第１構造体のシリコン層の底部露出表面上にグランド平面導体を形成し、ストリップ導体及びグランド平面導体がマイクロストリップ伝送ラインをもたらす。
【００１４】
本開示の１つ以上の実施形態の詳細を添付図面とともに以下に説明する。本開示の他の特徴、目的及び効果は明細書、図面から、そして特許請求の範囲から明らかである。
【図面の簡単な説明】
【００１５】
【図１Ａ】本開示に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図１Ｂ】本開示に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図１Ｃ】本開示に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図１Ｄ】本開示に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図１Ｅ】本開示に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図１Ｆ】本開示に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図１Ｇ】本開示に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図１Ｈ】本開示に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図２】本開示に従った図１Ａ〜図１Ｈの構造体の形成に用いる処理のフローチャートである。
【図３】本開示に他の実施形態に従った処理のフローチャートである。
【図４Ａ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｂ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｃ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｄ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｅ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｆ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｇ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｈ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｉ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｊ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。
【図４Ｋ】図３の他の実施形態に従った製造の各ステージにおける半導体構造体の概略断面図である。  各図における同様な参照符号は、同様な部材を示す。
【発明を実施するための形態】
【００１６】
図１Ａ及び図２のステップ１００を参照し、第１構造体１０が得られる。第１構造体１０は、公称厚さ725ミクロン、＜１１１＞結晶方位及び好適にはｎ型で軽くドーピングされて＞500ohm-cmの抵抗を有するシリコン層１２と、シリコン層１２を覆う二酸化シリコン層１４とを有する。本実施形態では例えばAl2O3である、選択的なエッチストップ層１６を、図示のように、二酸化シリコン層１４とシリコン層１２との間に配置してもよい。
【００１７】
図１Ｂ及び図２のステップ２００を参照し、第２構造体２０が得られる。第２構造体２０は、厚さ625〜675ミクロンの厚さ、より強くドーピングされたシリコン層１８と、シリコン層１８を覆う二酸化シリコン層２２とを有する。
【００１８】
図１Ｃ及び図２のステップ３００を参照し、第１構造体１０の二酸化シリコン層１４が、第２構造体２０の二酸化シリコン層２２にボンディングされ、層状構造体２４を形成する。
【００１９】
図１Ｄ及び図２のステップ４００を参照し、第１構造体のシリコン層１２（図１Ｃ）の上方表面をポリッシングして、シリコン層１２の厚さを減少させて、より薄いシリコン層１２’（図１Ｄ）にする。本実施形態では、50〜100ミクロンの厚さにする。
【００２０】
次に、図１Ｅ及び図２のステップ５００を参照し、薄くした層１２’の上方表面上に、例えばMOCVD又はMBEによって、本実施形態では例えばGaNであるIII-V属材料の層２６を成長させる。
【００２１】
次に、図１Ｆ及び図２のステップ６００を参照し、III-V属のデバイス３０、本実施形態ではGaN  HEMT  FET  能動デバイスが、III-V属層２６内に形成される。それとともにデバイス３０に接続されるストリップ導体３２、受動デバイス３４、導電ビア３６が形成される。導電ビア３６は、デバイス３０の図示しないソース電極（図２においてゲート電極もドレイン電極も図示されていない）などの電極に接続される。導電ビア３６は、III-V属層２６を鉛直に通過し、薄いシリコン層１２’の下部を通過し、最後に薄いシリコン（層１２’）と下層の誘電体（SiO2（層１４）又は選択的AL2O3層（層１６））との境界面で止まる。
【００２２】
次に、図１Ｆ及び図２のステップ７００に示す層状構造体を、図示しない一時的キャリア内に上下を逆にして置き、ポリッシングまたはエッチングにより、シリコン層１８を除去し、そして二酸化シリコン層２２、二酸化シリコン層１４を除去する。最後に選択的Al2O3層１６（もし存在すれば）を除去して、薄いシリコン層１２’の底部表面を露出させる。結果としての構造体を図１Ｇに示す。
【００２３】
次に、図１Ｈ及び図２のステップ８００を参照し、グランド平面導体（ground  plane  conductor）４０を薄いシリコン層１２’の底部表面上に形成する。ストリップ導体３２及びグランド平面導体４０がマイクロストリップ伝送ラインをもたらす。完成した構造体は多くのケースにおいて、一時的キャリアから外される。
【００２４】
第２構造体（層１８）は、第１Si構造体（層１２）の100〜50μｍ厚を補償するために、（SEMI  International  Standards  San  Jose  3081  Zanker  Road  San  Jose,  CA  95134,  米国での従来からの200mmウェハー用の725μｍではなく）625〜675μｍ厚と指定されたことを理解すべきである。このことにより、最終的にボンディングされたウェハースタックの全体的厚さは、200mmウェハー用の公称725μｍセミスタンダード厚さに近くなり、現在の標準的な工具におけるウェハー取扱い問題を回避することができる。
【００２５】
厚い、ボンディングされた頂部Si又は化合物半導体層の主目的は、マイクロストリップデバイスを容易にするためにファウンドリーで必要とされる後側処理を最小化することである。すなわち、ソースビアを前側からエッチして金属化することができる。結果として、高収率マイクロストリップ処理を容易にするために、最小の後側処理が必要になるだけである。基板設計の二次的目的は、Si基板上の、低酸素含有、高抵抗＜１１１＞GaNの処理によるウェハー破損を排除することである。
【００２６】
次に、図３及び図４Ａ〜４Ｋを参照し、他の実施形態を述べる。本実施形態では、725ミクロン＜１１１＞、＞500  ohm-cmのSi  ウェハー（図４Ａ）が提供される。Si  ウェハーの上方表面上にIII-V属（例えばGaN）層２６（図４Ｂ）が成長された（ステップ１０００（図３））。次に、例えば二酸化シリコンなどの適切な一時的ボンディング材料４０を用いて、GaN層２６を一時的ハンドル基板４２（図４Ｃ）にボンディングし（ステップ２０００）、Siウェハー１２の＜１１１＞の底部表面を露出させる。次に、Siウェハー１２の底部表面をポリッシングまたはグラインディングして、シリコン層１２の厚さを、50〜100ミクロンの厚さに減少させる（図４Ｄ、ステップ３０００）。次に薄くしたシリコン層１２’’の底部表面上に二酸化シリコンの層１４を形成する。二酸化シリコンの層１４の形成に先立ち、薄くしたシリコン層１２’’の底部表面上にAl2O3（層１６）の層を形成してもよいことに注意すべきである（図４Ｅ、ステップ４０００）。このようにして、第１構造体を形成する。次に第２構造体２０（図４Ｆ）を得る。第２構造体２０は、625又は675ミクロン厚、＜１００＞であり強くドーピングしたシリコン層１８と、シリコン層１８上の二酸化シリコン層２２とを有する（ステップ５０００）。次に、第１構造体の二酸化シリコン層１４を第２構造体の二酸化シリコン層２２へボンディングして、層状構造体を形成する（図４Ｇ、ステップ６０００）。次に、一時的ハンドル基板を除去する（図４Ｈ）。次に半導体デバイス３０（図４Ｉ）をGaN層２６内に形成する。それに伴い、図１Ｆに関して上述したように、形成されたデバイス３０に接続され、GaN層２６の表面を覆うストリップ導体（図示せず）を形成し、デバイス３０に接続し、GaN層２６及びシリコン層１２’’の両層を通過する導電ビア３６を形成する（図４Ｉ、ステップ７０００）。次に、シリコン層１８、二酸化シリコン層２２、二酸化シリコン層１４、及び形成された場合のAl2O3層１６が、順次的に除去され、シリコン層１２’’の底部表面を露出する（図４Ｊ、ステップ８０００）。次に、グランド平面導体４０が、薄いシリコン層１２’’の底部表面上に形成される（図４Ｋ、ステップ９０００）。
【００２７】
他の実施形態では、シリコン層１２（図１）の頂部表面が一時的ハンドルにボンディングされ、シリコン層の底部表面が薄くされる。選択的Al2O3層１６及び二酸化シリコン層１４が次に、第１構造体をなす薄いシリコン層の底部表面上に形成される。第２構造体の二酸化シリコン層を第１構造体の二酸化シリコン層にボンディングする。一時的ハンドルが除去されて、薄くされたシリコン層の上方表面を露出する。次に、薄くされたシリコン層の露出された上方表面内にGaN層を形成する。図１Ｆ乃至１Ｈに関して上述したように構造体を処理する。
【００２８】
本開示に従った構造体は、
第１シリコン層と、
絶縁層と、
第２シリコン層とを有する構造体であって、
絶縁層が、第１シリコン層と第２シリコン層との間に配置されており、第２シリコン層は前記第１シリコン層よりも厚く、第１シリコン層の上方表面上にIII-V属層が配置されている、構造体であることを評価すべきである。
【００２９】
上記構造体は、以下の特徴のうちの１つまたはそれ以上の特徴を単独で又は他の特徴と組合せて備えている。
【００３０】
第１シリコン層が＜１１１＞結晶方位を有すること；
第１シリコン層が50〜100ミクロンの厚さを有すること；
第１シリコン層が故意に又は非故意にドーピングされていること；
第１シリコン層が抵抗＞500  ohm-cmにｎ型ドーピングされていること；
第２シリコン層が675〜625ミクロンの厚さを有すること；及び
第２シリコン層が、第１シリコン層のドーピング濃度よりも高いドーピング濃度を有すること。
【００３１】
本開示に従った方法が、
第１シリコン層と、
該第１シリコン層を覆う第１絶縁層と、
第２シリコン層と、
該第２シリコン層を覆う第２絶縁層と、
を有する構造体を提供するステップを含み、
前記第１絶縁層を前記第２絶縁層にボンディングし、
前記第１シリコン層の厚さを減少させ、
前記第１シリコン層の上方表面にIII-V属層を形成し、
前記III-V属層内にIII-V属デバイスを形成し、形成したデバイスに接続したストリップ導体を備え、
前記第１シリコン層の底部表面上にグランド平面導体を形成し、前記ストリップ導体及び前記グランド平面導体がマイクロストリップ伝送ラインをもたらす、ことを評価すべきである。
【００３２】
上記方法は、以下の特徴のうちの１つまたはそれ以上の特徴を単独で又は他の特徴と組合せて備えている。
【００３３】
第１絶縁層の付着に先立ち、第１シリコン層の厚さが減少されること；
第１シリコン層の厚さの減少に先立ち、第１シリコン層上にIII-V属層を形成すること；
第２絶縁層への第１絶縁層のボンディングに続いて、第１シリコン層上にIII-V属層を形成すること；
第１シリコン層を50〜100ミクロンの厚さに減少させること；
第１絶縁層の付着に続いて、第１シリコン層の厚さを減少させること；
第２絶縁層への第１絶縁層のボンディングに続いて、第１シリコン層上にIII-V属層を形成すること；及び
第１シリコン層を50〜100ミクロンの厚さに減少させること。
【００３４】
本開示の多くの実施形態を説明してきたが、本開示の精神及び範囲から逸脱することなく多様な変形をなし得ることを理解すべきである。例えば、ウェハーボンディング内で用いる全ての酸化物は、第１Si構造体（層１２）又は第２Si構造体（層１８）の何れかの上に付着又は成長させたものであってよく、ベア（bare）Siウェハーの自然酸化物にボンディングされてもよい。さらに、第１Si層、第２Si層及び酸化物層の厚さは、本開示の精神及び範囲内で、上述のものから変化することができる。さらに、追加的な薄いSi層（代表的には1〜2μｍ）を50〜100μｍの＜１１１＞Si層及び675〜625μｍのSi基板の頂部にボンディングして、３層基板を形成してもよい。その３層基板は、窓（露出した＜１１１＞Si領域）内のGaN成長及びCMOS処理を可能にし、同一基板上のGaNデバイス処理を可能にする。このことは、次に、異種集積化GaN/CMOS回路を可能にする。したがって、他の実施形態が特許請求の範囲内に含まれる。
【図１Ａ】
0006345251.tif 000002
【図１Ｂ】
0006345251.tif 000003
【図１Ｃ】
0006345251.tif 000004
【図１Ｄ】
0006345251.tif 000005
【図１Ｅ】
0006345251.tif 000006
【図１Ｆ】
0006345251.tif 000007
【図１Ｇ】
0006345251.tif 000008
【図１Ｈ】
0006345251.tif 000009
【図２】
0006345251.tif 000010
【図３】
0006345251.tif 000011
【図４Ａ】
0006345251.tif 000012
【図４Ｂ】
0006345251.tif 000013
【図４Ｃ】
0006345251.tif 000014
【図４Ｄ】
0006345251.tif 000015
【図４Ｅ】
0006345251.tif 000016
【図４Ｆ】
0006345251.tif 000017
【図４Ｇ】
0006345251.tif 000018
【図４Ｈ】
0006345251.tif 000019
【図４Ｉ】
0006345251.tif 000020
【図４Ｊ】
0006345251.tif 000021
【図４Ｋ】
0006345251.tif 000022