(57)【特許請求の範囲】
【請求項１】
第１の電位線と第１ノードとの間に接続され、前記第１の電位線から前記第１ノードに駆動電流が供給され駆動する論理回路と、
前記第１ノードと第２の電位線との間の前記駆動電流が流れる電流経路中に接続され、前記論理回路の駆動電流を調整する駆動電流調整回路と、
電圧又は電流を前記第１ノードに供給する供給回路と、
前記第１ノードの電圧又は電流を測定する測定回路と、
前記測定回路が測定した前記第１ノードの測定電圧又は測定電流に基づいて、前記供給回路が出力する前記電圧又は前記電流を制御する制御回路と、を備え、
前記駆動電流調整回路は、
前記第１ノードと前記第２の電位線との間で直列に接続され、前記供給回路が出力する前記電圧又は前記電流により抵抗値が変化する複数のメモリ素子を有する
ことを特徴とする遅延装置。
【請求項２】
前記供給回路が出力する電流又は電圧は、電圧信号又は電流信号と、予め設定された設定電流又は設定電圧と、の何れか一方であることを特徴とする請求項１に記載の遅延装置。
【請求項３】
前記制御回路は、
前記供給回路から第１の値の前記電圧信号又は前記電流信号を前記第１ノードに供給させ、
その後、前記供給回路から前記設定電流を前記第１ノードに供給させた状態において、前記測定回路により測定された前記第１ノードの測定電圧を取得し、
その後、前記測定電圧が目標電圧に達したか否かを判断する
ことを特徴とする請求項２に記載の遅延装置。
【請求項４】
前記制御回路は、
前記測定電圧が前記目標電圧に達していない場合には、
前記供給回路から前記第１の値よりも大きい第２の値の調整電流を前記第１ノードに供給させ、
前記供給回路から前記第２の値の設定電流を前記第１ノードに供給させた状態において、前記測定回路により測定された前記第１ノードの測定電圧を取得し、
前記測定電圧が目標電圧に達したか否かを判断する
ことを特徴とする請求項３に記載の遅延装置。
【請求項５】
前記制御回路は、
前記測定電圧が前記目標電圧に達している場合には、前記供給回路および前記測定回路の動作を停止させる
ことを特徴とする請求項３に記載の遅延装置。
【請求項６】
前記第１ノードと前記供給回路および前記測定回路との間に接続され、前記前記制御回路により制御されるスイッチ回路をさらに備え、
前記制御回路は、
前記測定電圧が前記目標電圧に達していない場合には、前記スイッチ回路を制御することにより、前記第１ノードと前記供給回路および前記測定回路との間を導通させ、
一方、前記測定電圧が前記目標電圧に達している場合には、前記スイッチ回路を制御することにより、前記第１ノードと前記供給回路および前記測定回路との間を遮断させる
ことを特徴とする請求項５に記載の遅延装置。
【請求項７】
前記遅延装置は、
前記論理回路および前記駆動電流調整回路をそれぞれ有する複数の遅延回路を備え、
前記制御回路は、前記スイッチ回路を制御することにより、前記複数の遅延回路のうちの駆動電流を調整する１つの遅延回路の第１ノードと、前記供給回路および前記測定回路との間を導通させるとともに、前記複数の遅延回路のうちの残りの遅延回路の第１ノードと、前記供給回路および前記測定回路との間を遮断させる
ことを特徴とする請求項６に記載の遅延装置。
【請求項８】
前記設定電流の値は、前記メモリ素子に前記設定電流が流れた場合に、前記メモリ素子の抵抗値が変化しない大きさであることを特徴とする請求項２に記載の遅延装置。
【請求項９】
前記設定電流の値は、前記電圧信号又は前記電流信号の電流値よりも小さいことを特徴とする請求項２に記載の遅延装置。
【請求項１０】
前記論理回路は、
第１の電位線に接続される第２ノードと、
前記第１ノードに接続される第３ノードと、を有し、
前記第１の電位線から前記第２ノードを介して供給された駆動電流が、前記第３ノードを介して前記第１ノードに出力される
ことを特徴とする請求項１に記載の遅延装置。
【請求項１１】
前記測定回路は、前記設定電流を前記第１ノードに供給させた状態において、前記第１ノードの電圧を測定し、又は前記設定電圧を前記第１ノードに供給させた状態において、前記第１ノードの電流を測定することを特徴とする請求項２に記載の遅延装置。
【請求項１２】
前記メモリ素子は、
ＭＲＡＭ、Ｉｏｎメモリ、相変化メモリ、又は、ＲｅＲＡＭであることを特徴とする請求項１に記載の遅延装置。
【請求項１３】
前記駆動電流調整回路の抵抗値が増加すると、前記駆動電流が減少し、
前記駆動電流調整回路の抵抗値が減少すると、前記駆動電流が増加することを特徴とする請求項１に記載の遅延装置。
【請求項１４】
第１の電位線と第１ノードとの間に接続され、前記第１の電位線から前記第１ノードに駆動電流が供給され駆動する論理回路と、
前記第１ノードと第２の電位線との間の前記駆動電流が流れる電流経路中に接続され、前記論理回路の駆動電流を調整する駆動電流調整回路と、
予め設定された設定電流又は設定電圧を前記第１ノードに供給する供給回路と、
前記第１ノードの電圧又は電流を測定する測定回路と、を備え、
前記駆動電流調整回路は、
一端が前記第１ノードに接続された第１のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタの他端に接続され、ゲートに制御電圧が印加された、ホットキャリアを注入可能な抵抗用ＭＯＳトランジスタと、
一端が前記抵抗用ＭＯＳトランジスタの他端に接続され、他端が前記第２の電位線に接続され、第１の制御信号に応じて制御される第２のＭＯＳトランジスタと、
一端が前記第１の電位線に接続され、他端が前記抵抗用ＭＯＳトランジスタの他端に接続され、前記第１の制御信号に応じて制御される第３のＭＯＳトランジスタと、
一端が前記抵抗用ＭＯＳトランジスタの一端に接続され、他端が前記第２の電位線に接続され、前記第１の制御信号に応じて制御される第４のＭＯＳトランジスタと、を有する
ことを特徴とする遅延装置。
【請求項１５】
前記駆動電流調整回路は、
前記抵抗用ＭＯＳトランジスタは、書込動作時において、
前記第１の制御信号に応じて、前記第２のＭＯＳトランジスタをオフし且つ前記第３および第４のＭＯＳトランジスタをオンするとともに、前記第２の制御信号に応じて、前記第１のＭＯＳトランジスタをオフし、さらに、ホットキャリアが注入されるように、前記抵抗用ＭＯＳトランジスタのゲートに制御電圧が印加され、
通常動作時において、
前記第１の制御信号に応じて、前記第２のＭＯＳトランジスタをオンし且つ前記第３および第４のＭＯＳトランジスタをオフするとともに、前記第２の制御信号に応じて、前記第１のＭＯＳトランジスタをオンし、さらに、前記抵抗用ＭＯＳトランジスタに駆動電流が流れるようにゲートに制御電圧が印加されることを特徴とする請求項１４に記載の遅延装置。
【請求項１６】
第１の電位線と第１ノードとの間に接続され、前記第１の電位線から前記第１ノードに駆動電流が供給され駆動する論理回路と、
前記第１ノードと第２の電位線との間の前記駆動電流が流れる電流経路中に接続され、前記論理回路の駆動電流を調整する駆動電流調整回路と、
予め設定された設定電流又は設定電圧を前記第１ノードに供給する供給回路と、
前記第１ノードの電圧又は電流を測定する測定回路と、を備え、
前記駆動電流調整回路は、
一端が前記第１ノードに接続された第１のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタの他端に接続され、他端が前記第２の電位線に接続され、ゲートに制御電圧が印加された、ホットキャリアを注入可能な抵抗用ＭＯＳトランジスタと、
一端が前記第１の電位線に接続され、他端が前記抵抗用ＭＯＳトランジスタの一端に接続され、第１の制御信号に応じて制御される第２のＭＯＳトランジスタと、を有する
ことを特徴とする遅延装置。
【請求項１７】
前記駆動電流調整回路は、
書込動作時において、
前記第１の制御信号に応じて、前記第２のＭＯＳトランジスタをオンするとともに、前記第２の制御信号に応じて、前記第１のＭＯＳトランジスタをオフし、さらに、ホットキャリアが注入されるように、前記抵抗用ＭＯＳトランジスタのゲートに制御電圧が印加され、
通常動作時において、
前記第１の制御信号に応じて、前記第２のＭＯＳトランジスタをオフするとともに、前記第２の制御信号に応じて、前記第１のＭＯＳトランジスタをオンし、さらに、前記抵抗用ＭＯＳトランジスタに駆動電流が流れるようにゲートに制御電圧が印加される
ことを特徴とする請求項１６に記載の遅延装置。
【請求項１８】
第１の電位線と第１ノードとの間に接続され、前記第１の電位線から前記第１ノードに駆動電流が供給され駆動する論理回路と、
前記第１ノードと第２の電位線との間の前記駆動電流が流れる電流経路中に接続され、前記論理回路の駆動電流を調整する駆動電流調整回路と、
予め設定された設定電流又は設定電圧を前記第１ノードに供給する供給回路と、
前記第１ノードの電圧又は電流を測定する測定回路と、
前記測定回路が測定した前記第１ノードの測定電圧又は測定電流に基づいて、前記供給回路が出力する前記電圧信号又は前記電流信号を制御する制御回路と、を備え、
前記駆動電流調整回路は、
前記第１ノードと前記第２の電位線との間で直列に接続された複数のＭＯＳトランジスタと、
前記複数のＭＯＳトランジスタに対応して設けられ、対応するＭＯＳトランジスタのゲートに、記憶しているデータの論理に基づいたゲート電圧を供給する複数のメモリ装置と、  を有する
ことを特徴とする遅延装置。
【請求項１９】
前記複数のＭＯＳトランジスタのゲート幅は、前記第１ノード側のＭＯＳトランジスタから順番に大きくなるように設定されている
ことを特徴とする請求項１８に記載の遅延装置。
【請求項２０】
前記複数のＭＯＳトランジスタのサイズは、前記第１ノード側のＭＯＳトランジスタから順番に大きくなるように設定されている
ことを特徴とする請求項１８に記載の遅延装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、遅延装置に関する。
【背景技術】
【０００２】
従来、遅延装置には、遅延素子の駆動電流を切り替えることにより、又は、遅延素子の遅延段数を切り換えることにより、遅延時間を調整することが可能なものがある。このような従来の遅延装置の遅延素子は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路、ＤＬＬ（Ｄｉｇｉａｌ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を含み、遅延回路の駆動電流を個別に設定するものではない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１９８０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
遅延回路の駆動電流を個別に設定することが可能な遅延装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に従った遅延装置は、第１の電位線と第１ノードとの間に接続され、前記第１の電位線から駆動電流が供給され駆動する論理回路を備える。遅延装置は、前記第１ノードと第２の電位線との間の前記駆動電流が流れる電流経路中に接続され、前記論理回路の駆動電流を調整する駆動電流調整回路を備える。遅延装置は、電圧又は電流を前記第１ノードに供給する供給回路を備える。遅延装置は、前記第１ノードの電圧を測定し、又は前記第１ノードの電流を測定する測定回路を備える。遅延装置は、前記測定回路が測定した前記第１ノードの測定電圧又は測定電流に基づいて、前記供給回路が出力する前記電圧又は前記電流を制御する制御回路を備える。
【０００６】
前記駆動電流調整回路は、前記第１ノードと前記第２の電位線との間で直列に接続され、前記供給回路が出力する前記電圧又は前記電流により抵抗値が変化する複数のメモリ素子を有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係る遅延装置１００の構成の一例を示す回路図である。
【図２】図２は、調整信号を調整ノードＮＣに段階的に増加するように印加した場合における、測定電圧の変化の一例を示す波形図である。
【図３】図３は、第２の実施形態に係る遅延装置２００の構成の一例を示す回路図である。
【図４】図４は、図３に示す抵抗用ＭＯＳトランジスタＭＲの断面の一例を示す断面図である。
【図５】図５は、第３の実施形態に係る遅延装置３００の構成の一例を示す回路図である。
【図６】図６は、第４の実施形態に係る遅延装置４００の構成の一例を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、各実施形態について図面に基づいて説明する。
【第１の実施形態】
【０００９】
図１は、第１の実施形態に係る遅延装置１００の構成の一例を示す回路図である。
【００１０】
図１に示すように、遅延装置１００は、複数の遅延回路Ｄ１、Ｄ２、Ｄ３と、供給回路ＳＣと、測定回路ＭＣと、制御回路ＣＯＮと、スイッチ回路ＳＷと、を備える。
【００１１】
遅延回路Ｄ１は、例えば、図１に示すように、論理回路Ｚと、駆動電流調整回路ＲＣと、を含む。なお、遅延回路Ｄ２、Ｄ３は、遅延回路Ｄ１と同様な構成を有する。
【００１２】
また、図１では、一例として、遅延回路が３個の場合を示しているが、遅延回路が１個、２個、又は、４個以上であってもよい。
【００１３】
論理回路Ｚは、入力Ｘと出力Ｙとを有し、第１の電位線Ｌ１と調整ノードＮＣとの間に接続されている。この論理回路Ｚは、第１の電位線Ｌ１から駆動電流が供給され駆動する。
【００１４】
この論理回路Ｚは、第１の電位線Ｌ１に接続された第１の電源ノードＮＳ１と、調整ノードＮＣに接続された第２の電源ノードＮＳ２と、を有する。
【００１５】
したがって、論理回路Ｚは、例えば、第１の電位線Ｌ１から第１の電源ノードＮＳ１を介して供給された駆動電流が、第２の電源ノードＮＳ２を介して調整ノードＮＣに出力される。
【００１６】
そして、この論理回路Ｚは、例えば、駆動電流が大きくなると、動作速度が速く（すなわち、遅延回路Ｄ１の遅延時間が短く）なる。
【００１７】
一方、この論理回路Ｚは、駆動電流が小さくなると、動作速度が遅く（すなわち、遅延回路Ｄ１の遅延時間が長く）なる。
【００１８】
なお、図１の例では、第１の電位線Ｌ１は電源に接続され且つ第２の電位線Ｌ２は接地に接続されている。
【００１９】
しかし、第１の電位線Ｌ１は接地に接続され、且つ第２の電位線Ｌ２は電源に接続されるようにしてもよい。この場合、図１の例の駆動電流と比較して、駆動電流の極性が逆になる。
【００２０】
また、駆動電流調整回路ＲＣは、調整ノードＮＣと第２の電位線Ｌ２との間の駆動電流が流れる電流経路中に接続され、論理回路Ｚの駆動電流を調整する。
【００２１】
例えば、駆動電流調整回路ＲＣの抵抗値が増加すると、遅延回路Ｄ１の駆動電流が減少する。そして、遅延回路Ｄ１の駆動電流が減少すると、遅延回路Ｄ１の遅延時間が長くなる。すなわち、駆動電流調整回路ＲＣの抵抗値が増加すると、遅延回路Ｄ１の遅延時間が長くなる。
【００２２】
一方、駆動電流調整回路ＲＣの抵抗値が減少すると、遅延回路Ｄ１の駆動電流が増加する。そして、遅延回路Ｄ１の駆動電流が増加すると、遅延回路Ｄ１の遅延時間が短くなる。すなわち、駆動電流調整回路ＲＣの抵抗値が減少すると、遅延回路Ｄ１の遅延時間が短くなる。
【００２３】
この駆動電流調整回路ＲＣは、例えば、図１に示すように、調整ノードＮＣと第２の電位線Ｌ２との間で直列に接続され、調整信号により抵抗値が変化する２端子の複数のメモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４を有する。
【００２４】
この複数のメモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４は、その抵抗値が変化する閾値に製造プロセス等に起因するバラツキがある。したがって、調整信号の大きさを段階的に変化させることにより、駆動電流調整回路ＲＣの抵抗値を段階的に変化させることができる。
【００２５】
ここで、メモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４は、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、Ｉｏｎ（イオン）メモリ、相変化メモリ、又は、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の抵抗変化型メモリである。
【００２６】
例えば、メモリ素子がＭＲＡＭである場合、駆動電流調整回路ＲＣは、閾値以上の電流の調整信号が流れると、その抵抗値が変化する。
【００２７】
また、例えば、メモリ素子がＲｅＲＡＭである場合、駆動電流調整回路ＲＣは、閾値以上の電圧の調整信号が印加されると、その抵抗値が変化する。
【００２８】
なお、図１では、一例として、駆動電流調整回路ＲＣのメモリ素子が４個設けられている場合を示しているが、駆動電流調整回路ＲＣにメモリ素子が複数個（２個以上）設けられていればよい。
【００２９】
スイッチ回路ＳＷは、調整ノードＮＣと、供給回路ＳＣの出力および測定回路ＭＣの入力（測定ノード）との間に接続されている。このスイッチ回路ＳＷは、制御回路ＣＯＮにより制御される。
【００３０】
供給回路ＳＣは、駆動電流調整回路ＲＣの抵抗値を調整するための電圧又は電流の調整信号を調整ノードＮＣに供給し、又は、予め設定された設定電流又は設定電圧を調整ノードＮＣに供給する。調整ノードＮＣに電流又は電圧を供給する場合、供給回路ＳＣの出力と調整ノードＮＣとがスイッチ回路ＳＷにより接続される。
【００３１】
この供給回路ＳＣが出力する設定電流の値は、調整信号の電流値よりも小さい。すなわち、設定電流の値は、メモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４に設定電流が流れた場合に、メモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４の抵抗値が変化しない大きさである。
【００３２】
また、測定回路ＭＣは、設定電流が調整ノードＮＣに供給された状態で、調整ノードＮＣの電圧を測定する。そして、調整ノードＮＣの電圧を測定する場合、測定回路ＭＣの入力と調整ノードＮＣとがスイッチ回路ＳＷにより接続される。なお、測定回路ＭＣは、設定電圧が調整ノードＮＣに供給された状態で、調整ノードＮＣの電流を測定するようにしてもよい。そして、調整ノードＮＣの電流を測定する場合、測定回路ＭＣの入力と調整ノードＮＣとがスイッチ回路ＳＷにより接続される。
【００３３】
制御回路ＣＯＮは、測定回路ＭＣが測定した調整ノードＮＣの測定電圧に基づいて、供給回路ＳＣが出力する調整信号を制御する。なお、制御回路ＣＯＮは、測定回路ＭＣが測定した調整ノードＮＣの測定電流に基づいて、供給回路ＳＣが出力する調整信号を制御するようにしてもよい。
【００３４】
また、制御回路ＣＯＮは、例えば、スイッチ回路ＳＷを制御することにより、複数の遅延回路Ｄ１、Ｄ２、Ｄ３のうちの駆動電流を調整する１つの遅延回路の調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を導通させるとともに、複数の遅延回路Ｄ１、Ｄ２、Ｄ３のうちの残りの遅延回路の調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を遮断させる。
【００３５】
特に、制御回路ＣＯＮは、測定回路ＭＣが測定した調整ノードＮＣの測定電圧に基づいて、スイッチ回路ＳＷの切り換えを制御する。
【００３６】
例えば、制御回路ＣＯＮは、測定電圧が目標電圧に達していない場合には、スイッチ回路ＳＷを制御することにより、調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を導通させる。
【００３７】
一方、制御回路ＣＯＮは、測定電圧が目標電圧に達している場合には、スイッチ回路ＳＷを制御することにより、調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を遮断させる。
【００３８】
ここで、以上のような構成を有する遅延装置１００の動作の一例について説明する。図２は、調整信号を調整ノードＮＣに段階的に増加するように印加した場合における、測定電圧の変化の一例を示す波形図である。
【００３９】
先ず、制御回路ＣＯＮは、遅延回路Ｄ１の駆動電流を調整するため、スイッチ回路ＳＷを制御する。これにより、複数の遅延回路Ｄ１、Ｄ２、Ｄ３のうちの駆動電流を調整する１つの遅延回路Ｄ１の調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を導通させるとともに、複数の遅延回路Ｄ１、Ｄ２、Ｄ３のうちの残りの遅延回路Ｄ２、Ｄ３の調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を遮断させる。
【００４０】
そして、時刻ｔ０において、駆動電流調整回路ＲＣの抵抗値は、例えば、最大値に設定されている。これにより、測定回路ＭＣが測定した調整ノードＮＣの測定電圧は、最大電圧値ＶＨになっている。
【００４１】
その後、制御回路ＣＯＮは、供給回路ＳＣから第１の値の調整信号を調整ノードＮＣに供給させる（時刻ｔ１〜時刻ｔ２）。
【００４２】
これにより、複数のメモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４の何れかの抵抗値が変化（低下）する。すなわち、駆動電流調整回路ＲＣの抵抗値が低下する。
【００４３】
その後、制御回路ＣＯＮは、供給回路ＳＣから設定電流を調整ノードＮＣに供給させた状態において、測定回路ＭＣにより測定された調整ノードＮＣの測定電圧を取得する。上述のように、駆動電流調整回路ＲＣの抵抗値が低下しているため、調整ノードＮＣの測定電圧は、最大電圧値ＶＨよりも低い電圧値Ｖ１になる（時刻ｔ１〜時刻ｔ２）。
【００４４】
なお、駆動電流調整回路ＲＣの抵抗値は、測定電圧を測定電流で割った値に相当する。
【００４５】
その後、制御回路ＣＯＮは、測定電圧が目標電圧ＶＴに達したか否かを判断する。ここでは、電圧値Ｖ１は、目標電圧ＶＴに達していない（目標電圧ＶＴよりも高い）。
【００４６】
そして、制御回路ＣＯＮは、測定電圧が目標電圧に達していないので、スイッチ回路ＳＷを制御することにより、遅延回路Ｄ１の調整ノードＮＣと供給回路ＳＣおよび測定回路ＭＣとの間を導通させる。
【００４７】
そして、制御回路ＣＯＮは、測定電圧が目標電圧に達していないため、供給回路ＳＣから第１の値よりも大きい第２の値の調整信号を調整ノードＮＣに供給させる（時刻ｔ３〜時刻ｔ４）。
【００４８】
これにより、複数のメモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４の変化していない何れかの抵抗値が変化（低下）する。すなわち、駆動電流調整回路ＲＣの抵抗値がさらに低下する。
【００４９】
その後、制御回路ＣＯＮは、供給回路ＳＣから設定電流を調整ノードＮＣに供給させた状態において、測定回路ＭＣにより測定された調整ノードＮＣの測定電圧を取得する。
【００５０】
その後、制御回路ＣＯＮは、測定電圧が目標電圧ＶＴに達したか否かを判断する。ここでは、電圧値Ｖ２は、目標電圧ＶＴに達していない（目標電圧ＶＴよりも高い）。
【００５１】
そして、制御回路ＣＯＮは、測定電圧が目標電圧に達していないので、スイッチ回路ＳＷを制御することにより、遅延回路Ｄ１の調整ノードＮＣと供給回路ＳＣおよび測定回路ＭＣとの間を導通させる。
【００５２】
以降、制御回路ＣＯＮは、同様の制御動作を実行する。これにより、駆動電流調整回路ＲＣの抵抗値がさらに低下する。  
【００５３】
そして、制御回路ＣＯＮは、測定電圧が目標電圧ＶＴに達すると、スイッチ回路ＳＷを制御することにより、遅延回路Ｄ１の調整ノードＮＣと供給回路ＳＣおよび測定回路ＭＣとの間を遮断させる。
【００５４】
以上の動作により、駆動電流調整回路ＲＣの抵抗値が目標電圧に基づいた値に調整されて、遅延回路Ｄ１の駆動電流が所定の値に調整される。すなわち、遅延回路Ｄ１の遅延時間が所定の値に調整される。  
【００５５】
次に、制御回路ＣＯＮは、遅延回路Ｄ２の駆動電流を調整するため、スイッチ回路ＳＷを制御することにより、複数の遅延回路Ｄ１、Ｄ２、Ｄ３のうちの駆動電流を調整する１つの遅延回路Ｄ２の調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を導通させるとともに、複数の遅延回路Ｄ１、Ｄ２、Ｄ３のうちの残りの遅延回路Ｄ１、Ｄ３の調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を遮断させる。
【００５６】
以降は、遅延回路Ｄ１について実行した既述の動作と同様の動作が、遅延回路Ｄ２、Ｄ３についても実行される。
【００５７】
なお、既述のように、設定電流の値は、調整信号の電流値よりも小さくなるように設定されている。これにより、メモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４に設定電流が流れても、メモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４の抵抗値が変化しない。
【００５８】
また、既述のように、駆動電流調整回路ＲＣは、調整ノードＮＣと第２の電位線Ｌ２との間で直列に接続され、調整信号により抵抗値が変化する２端子の複数のメモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４を有する。さらに、この複数のメモリ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４は、その抵抗値が変化する閾値に製造プロセス等に起因するバラツキがある。
【００５９】
したがって、調整信号の大きさを書き込み閾値付近で段階的に変化（パルス幅を徐々に強く、または長く発生）させることにより、いくつかのメモリ素子の抵抗値が確率的に書き換わり、駆動電流調整回路ＲＣの抵抗値を段階的に変化させることができる。
【００６０】
以上のように、本第１の実施形態に係る遅延装置では、遅延回路（論理回路）の駆動電流を調整する駆動電流調整回路を回路面積が小さい複数のメモリ素子で構成し、この複数のメモリ素子の抵抗値を書き換えることにより、個々の論理回路の駆動電流を個別に設定することができる。  
【第２の実施形態】
【００６１】
図３は、第２の実施形態に係る遅延装置２００の構成の一例を示す回路図である。また、図４は、図３に示す抵抗用ＭＯＳトランジスタＭＲの断面の一例を示す断面図である。なお、図３において、図１と同じ符号は、第１の実施形態と同様の構成を示す。
【００６２】
図３に示すように、遅延装置２００は、第１の実施形態と同様に、複数の遅延回路Ｄ１、Ｄ２、Ｄ３と、供給回路ＳＣと、測定回路ＭＣと、制御回路ＣＯＮと、スイッチ回路ＳＷと、を備える。
【００６３】
そして、遅延回路Ｄ１は、第１の実施形態と同様に、論理回路Ｚと、駆動電流調整回路ＲＣと、を含む。なお、遅延回路Ｄ２、Ｄ３は、遅延回路Ｄ１と同様な構成を有する。
【００６４】
ここで、この遅延装置２００は、第１の実施形態と比較して、駆動電流調整回路ＲＣの回路構成が異なる。
【００６５】
この駆動電流調整回路ＲＣは、例えば、図３に示すように、制御インバータＩＣと、第１のＭＯＳトランジスタＴｒ１と、第２のＭＯＳトランジスタＴｒ２と、第３のＭＯＳトランジスタＴｒ３と、第４のＭＯＳトランジスタＴｒ４と、メモリ素子である抵抗用ＭＯＳトランジスタＭＲと、を有する。
【００６６】
なお、図３の例では、第１、第２、第４のＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ４は、例えば、ｎＭＯＳトランジスタであり、第３のＭＯＳトランジスタＴｒ３は、例えば、ｐＭＯＳトランジスタである。
【００６７】
図３に示すように、制御インバータＩＣは、入力が第４のＭＯＳトランジスタＴｒ４のゲートに接続され、出力が第２および第３のＭＯＳトランジスタＴｒ２、Ｔｒ３のゲートに接続されている。この制御インバータＩＣは、入力に第１の制御信号Ｓ１が供給される。そして、制御インバータＩＣは、第１の制御信号Ｓ１の反転信号を出力する。
【００６８】
また、第１のＭＯＳトランジスタＴｒ１は、一端（ドレイン）が調整ノードＮＣに接続され、ゲートに第２の制御信号Ｓ２が供給される。
【００６９】
抵抗用ＭＯＳトランジスタＭＲは、一端（ドレイン）が第１のＭＯＳトランジスタＴｒ１の他端（ソース）に接続され、ゲートに制御電圧Ｓ３が印加されている。この抵抗用ＭＯＳトランジスタＭＲは、ホットキャリアを注入可能である、例えば、ＳＯＮＯＳ（Silicon/silicon Oxide/silicon Nitride/silicon Oxide/poly Silicon）構造のＭＯＳトランジスタである。ここでは、抵抗用ＭＯＳトランジスタＭＲは、ｎＭＯＳトランジスタである。
【００７０】
ここで、図４に示すように、ＳＯＮＯＳ構造の抵抗用ＭＯＳトランジスタＭＲは、ｐ型シリコン基板１１と、シリコン基板１１に形成されたｎ型拡散領域１１ａ，１１ｂと、ｎ型拡散領域１１ａ，１１ｂの間に形成されるチャネル領域上に積層される、トンネル酸化膜１２、シリコン窒化膜１３、シリコン酸化膜１４およびポリシリコン層１５とを有する。
【００７１】
なお、ｎ型拡散領域１１ａ、１１ｂの一方がドレイン、他方がソースに対応し、ポリシリコン層１５がゲートに対応する。
【００７２】
また、トンネル酸化膜１２は、例えば、第１のシリコン酸化膜と、クーロンブロッケイド条件を満たす微結晶シリコングレインで形成されたシリコン層と、第２のシリコン酸化膜とが積層された構造である。
【００７３】
また、シリコン窒化膜１３は、電荷を蓄積可能なフローティングゲートである。
【００７４】
この抵抗用ＭＯＳトランジスタＭＲは、ホットキャリアが注入されることによりシリコン窒化膜１３に蓄積される電荷量に応じて、閾値電圧を調整できる。シリコン窒化膜１３に電子が蓄積されると、ゲートすなわちポリシリコン層１５に正の電圧が印加されても、蓄積された電子により電圧が打ち消され、チャネルが形成されにくくなる。結果として、抵抗用ＭＯＳトランジスタＭＲの閾値電圧が高くなる。より多くの電子を注入することにより、閾値電圧を高くすることができる。
【００７５】
また、図３に示すように、第２のＭＯＳトランジスタＴｒ２は、一端（ドレイン）が抵抗用ＭＯＳトランジスタＭＲの他端（ソース）に接続され、他端（ソース）が第２の電位線Ｌ２に接続され、ゲートが制御インバータＩＣの出力に接続されている。
【００７６】
この第２のＭＯＳトランジスタＴｒ２は、ゲートに第１の制御信号Ｓ１の反転信号が供給されている。すなわち、この第２のＭＯＳトランジスタＴｒ２は、第１の制御信号Ｓ１に応じて制御される。
【００７７】
第３のＭＯＳトランジスタＴｒ３は、一端（ソース）が第１の電位線Ｌ１に接続され、他端（ドレイン）が抵抗用ＭＯＳトランジスタＭＲの他端（ソース）に接続され、ゲートが制御インバータＩＣの出力に接続されている。
【００７８】
この第３のＭＯＳトランジスタＴｒ３は、ゲートに第１の制御信号Ｓ１の反転信号が供給されている。すなわち、この第３のＭＯＳトランジスタＴｒ３は、第１の制御信号に応じて制御される。
【００７９】
第４のＭＯＳトランジスタＴｒ４は、一端（ドレイン）が抵抗用ＭＯＳトランジスタＭＲの一端（ドレイン）に接続され、他端（ソース）が第２の電位線Ｌ２に接続され、ゲートが制御インバータＩＣの入力に接続されている。
【００８０】
この第４のＭＯＳトランジスタＴｒ４は、ゲートに第１の制御信号Ｓ１が供給される。すなわち、この第４のＭＯＳトランジスタＴｒ４は、第１の制御信号Ｓ１に応じて制御される。
【００８１】
遅延装置２００のその他の構成は、図１に示す第１の実施形態に係る遅延装置１００と同様である。
【００８２】
ここで、以上のような構成を有する遅延装置２００の動作の一例について説明する。
【００８３】
先ず、駆動電流調整回路ＲＣの抵抗値を書き換える（高くする）書込動作の一例について説明する。  
【００８４】
書込動作時には、第１の制御信号Ｓ１が“Ｈｉｇｈ”レベル、第２の制御信号Ｓ２が“Ｌｏｗ”レベル、さらに、制御電圧Ｓ３が所定の電圧値に設定される。
【００８５】
そして、駆動電流調整回路ＲＣは、この書込動作時において、第１の制御信号Ｓ１（“Ｈｉｇｈ”レベル）に応じて、第２のＭＯＳトランジスタＴｒ２をオフし且つ第３および第４のＭＯＳトランジスタＴｒ３、Ｔｒ４をオンするとともに、第２の制御信号Ｓ２（“Ｌｏｗ”レベル）に応じて、第１のＭＯＳトランジスタＴｒ１をオフする。
【００８６】
これにより、抵抗用ＭＯＳトランジスタＭＲのソースからドレインの方向に電流ａが流れる状態になる。
【００８７】
さらに、駆動電流調整回路ＲＣは、この書込動作時において、電流ａが流れる状態で、ホットキャリアが注入されるように、抵抗用ＭＯＳトランジスタＭＲのゲートに制御電圧が印加される。
【００８８】
これにより、ＳＯＮＯＳ構造の抵抗用ＭＯＳトランジスタＭＲにホットキャリアが注入されて、抵抗用ＭＯＳトランジスタＭＲの閾値電圧が高くなる（駆動電流調整回路ＲＣの抵抗値が高くなる）。
【００８９】
次に、駆動電流調整回路ＲＣに駆動電流を流す通常動作の一例について説明する。
【００９０】
通常動作時には、第１の制御信号Ｓ１が“Ｌｏｗ”レベル、第２の制御信号Ｓ２が“Ｈｉｇｈ”レベル、さらに、制御電圧Ｓ３が所定の電圧値に設定される。
【００９１】
そして、駆動電流調整回路ＲＣは、この通常動作時において、第１の制御信号Ｓ１（“Ｌｏｗ”レベル）に応じて、第２のＭＯＳトランジスタＴｒ２をオンし且つ第３および第４のＭＯＳトランジスタＴｒ３、Ｔｒ４をオフするとともに、第２の制御信号Ｓ２（“Ｈｉｇｈ”レベル）に応じて、第１のＭＯＳトランジスタＴｒ１をオンする。
【００９２】
さらに、抵抗用ＭＯＳトランジスタＭＲに駆動電流が流れるようにゲートに制御電圧が印加される。
【００９３】
これにより、抵抗用ＭＯＳトランジスタＭＲのソースからドレインの方向に電流ｂ（駆動電流）が流れる状態になる。なお、第２の制御信号Ｓ２のレベルは、第１のＭＯＳトランジスタＴｒ１が線形領域で動作するように設定される。
【００９４】
このように、図３に示す第２の実施形態に係る遅延装置２００は、図１に示す遅延装置１００と比較して、駆動電流調整回路ＲＣの抵抗値を変化させる動作が異なる。
【００９５】
そして、この遅延装置２００の制御回路ＣＯＮは、第１の実施形態と同様に、スイッチ回路ＳＷ、供給回路ＳＣ、測定回路ＭＣを制御して、測定電圧を取得する。そして、制御回路ＣＯＮは、目標電圧ＶＴと比較して、測定電圧が目標電圧に達するまで、駆動電流調整回路ＲＣの抵抗値を変化させる動作を繰り返す。  
【００９６】
なお、この遅延装置２００のその他の動作は、図１に示す第１の実施形態に係る遅延装置１００と同様である。
【００９７】
以上のように、本第２の実施形態に係る遅延装置では、遅延回路（論理回路）の駆動電流を調整する駆動電流調整回路を回路面積が小さい複数のメモリ素子で構成し、この複数のメモリ素子の抵抗値を書き換えることにより、個々の論理回路の駆動電流を個別に設定することができる。  
【第３の実施形態】
【００９８】
図５は、第３の実施形態に係る遅延装置３００の構成の一例を示す回路図である。なお、この図５において、図３と同じ符号は、第２の実施形態と同様の構成を示す。
【００９９】
図５に示すように、遅延装置３００は、第２の実施形態と同様に、複数の遅延回路Ｄ１、Ｄ２、Ｄ３と、供給回路ＳＣと、測定回路ＭＣと、制御回路ＣＯＮと、スイッチ回路ＳＷと、を備える。
【０１００】
そして、遅延回路Ｄ１は、第２の実施形態と同様に、論理回路Ｚと、駆動電流調整回路ＲＣと、を含む。なお、遅延回路Ｄ２、Ｄ３は、遅延回路Ｄ１と同様な構成を有する。
【０１０１】
ここで、この遅延装置３００は、第２の実施形態と比較して、駆動電流調整回路ＲＣの回路構成が異なる。
【０１０２】
この駆動電流調整回路ＲＣは、例えば、図５に示すように、第１のＭＯＳトランジスタＴｒ１ａと、第２のＭＯＳトランジスタＴｒ２ａと、メモリ素子である抵抗用ＭＯＳトランジスタＭＲａと、を有する。
【０１０３】
なお、図５の例では、第１のＭＯＳトランジスタＴｒ１ａは、例えば、ｎＭＯＳトランジスタであり、第２のＭＯＳトランジスタＴｒ２ａは、例えば、ｐＭＯＳトランジスタである。
【０１０４】
図５に示すように、第１のＭＯＳトランジスタＴｒ１ａは、一端（ドレイン）が調整ノードＮＣに接続されている。この第１のＭＯＳトランジスタＴｒ１ａは、ゲートに第２の制御信号Ｓ２が供給されている。すなわち、この第１のＭＯＳトランジスタＴｒ１ａは、第２の制御信号Ｓ２に応じて制御される。
【０１０５】
抵抗用ＭＯＳトランジスタＭＲａは、一端（ドレイン）が第１のＭＯＳトランジスタＴｒ１ａの他端（ソース）に接続され、他端（ソース）が第２の電位線Ｌ２に接続され、ゲートに制御電圧（第３の制御信号）Ｓ３が印加されている。この抵抗用ＭＯＳトランジスタＭＲａは、ホットキャリアを注入可能な、例えば、フローティングゲート構造のＭＯＳトランジスタである。
【０１０６】
第２のＭＯＳトランジスタＴｒ２ａは、一端（ソース）が第１の電位線Ｌ１に接続され、他端（ドレイン）が抵抗用ＭＯＳトランジスタＭＲの一端（ドレイン）に接続されている。この第２のＭＯＳトランジスタＴｒ２ａは、ゲートに第１の制御信号Ｓ１が供給されている。すなわち、この第２のＭＯＳトランジスタＴｒ２ａは、第１の制御信号Ｓ１に応じて制御される。
【０１０７】
遅延装置３００のその他の構成は、図３に示す第２の実施形態に係る遅延装置２００と同様である。
【０１０８】
ここで、以上のような構成を有する遅延装置３００の動作の一例について説明する。
【０１０９】
先ず、駆動電流調整回路ＲＣの抵抗値を書き換える（高くする）書込動作の一例について説明する。
【０１１０】
書込動作時には、第１の制御信号Ｓ１が“Ｌｏｗ”レベル、第２の制御信号Ｓ２が“Ｌｏｗ”レベル、さらに、制御電圧Ｓ３が所定の電圧値に設定される。
【０１１１】
そして、駆動電流調整回路ＲＣは、この書込動作時において、第１の制御信号Ｓ１（“Ｌｏｗ”レベル）に応じて、第２のＭＯＳトランジスタＴｒ２ａをオンするとともに、第２の制御信号Ｓ２（“Ｌｏｗ”レベル）に応じて、第１のＭＯＳトランジスタＴｒ１ａをオフする。
【０１１２】
これにより、第１の電位線Ｌ１から、第２のＭＯＳトランジスタＴｒ２を介して、抵抗用ＭＯＳトランジスタＭＲａのドレインからソースの方向に書込電流が流れる状態になる。なお、この書込電流は、駆動電流よりも大きくなるように設定されている。
【０１１３】
さらに、駆動電流調整回路ＲＣは、この書込動作時において、既述の書込電流が流れる状態で、ホットキャリアが注入されるように、抵抗用ＭＯＳトランジスタＭＲａのゲートに制御電圧が印加される。
【０１１４】
これにより、フローティングゲート構造の抵抗用ＭＯＳトランジスタＭＲａにホットキャリアが注入されて、抵抗用ＭＯＳトランジスタＭＲａの閾値電圧が高くなる（駆動電流調整回路ＲＣの抵抗値が高くなる）。
【０１１５】
次に、駆動電流調整回路ＲＣに駆動電流を流す通常動作の一例について説明する。
【０１１６】
通常動作時には、第１の制御信号Ｓ１が“Ｈｉｇｈ”レベル、第２の制御信号Ｓ２が“Ｈｉｇｈ”レベル、さらに、制御電圧Ｓ３が所定の電圧値に設定される。
【０１１７】
そして、駆動電流調整回路ＲＣは、この通常動作時において、第１の制御信号Ｓ１（“Ｈｉｇｈ”レベル）に応じて、第２のＭＯＳトランジスタＴｒ２ａをオフするとともに、第２の制御信号Ｓ２（“Ｈｉｇｈ”レベル）に応じて、第１のＭＯＳトランジスタＴｒ１ａをオンする。
【０１１８】
さらに、抵抗用ＭＯＳトランジスタＭＲに駆動電流が流れるようにゲートに制御電圧が印加される。
【０１１９】
これにより、抵抗用ＭＯＳトランジスタＭＲに駆動電流が流れる状態になる。なお、第２の制御信号Ｓ２のレベルは、第１のＭＯＳトランジスタＴｒ１が線形領域で動作するように設定される。
【０１２０】
なお、この遅延装置３００のその他の動作は、図３に示す第２の実施形態に係る遅延装置２００と同様である。
【０１２１】
以上のように、本第３の実施形態に係る遅延装置では、遅延回路（論理回路）の駆動電流を調整する駆動電流調整回路を回路面積が小さい複数のメモリ素子で構成し、この複数のメモリ素子の抵抗値を書き換えることにより、個々の論理回路の駆動電流を個別に設定することができる。  
【第４の実施形態】
【０１２２】
図６は、第３の実施形態に係る遅延装置４００の構成の一例を示す回路図である。なお、この図６において、図１と同じ符号は、第１の実施形態と同様の構成を示す。
【０１２３】
図６に示すように、遅延装置４００は、第１の実施形態と同様に、複数の遅延回路Ｄ１、Ｄ２、Ｄ３と、供給回路ＳＣと、測定回路ＭＣと、制御回路ＣＯＮと、スイッチ回路ＳＷと、を備える。
【０１２４】
そして、遅延回路Ｄ１は、第１の実施形態と同様に、論理回路Ｚと、駆動電流調整回路ＲＣと、を含む。なお、遅延回路Ｄ２、Ｄ３は、遅延回路Ｄ１と同様な構成を有する。
【０１２５】
ここで、この遅延装置４００は、第１の実施形態と比較して、駆動電流調整回路ＲＣの回路構成が異なる。
【０１２６】
この駆動電流調整回路ＲＣは、例えば、図６に示すように、複数のＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４と、複数のメモリ装置ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４と、を有する。
【０１２７】
なお、図６の例では、複数のＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４は、例えば、ｎＭＯＳトランジスタである。
【０１２８】
なお、図６では、一例として、駆動電流調整回路のＭＯＳトランジスタが４個設けられている場合を示しているが、駆動電流調整回路にメモリ素子が複数個（２個以上）設けられていればよい。
【０１２９】
複数のＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４は、調整ノードＮＣと第２の電位線ＬＣ２との間で直列に接続されている。
【０１３０】
ここで、複数のＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４のサイズは、調整ノードＮＣ側のＭＯＳトランジスタから順番（ＭＯＳトランジスタＡ１からＭＯＳトランジスタＡ４の順番）に大きくなるように設定されている。特に、複数のＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４のゲート幅は、調整ノードＮＣ側のＭＯＳトランジスタから順番（ＭＯＳトランジスタＡ１からＭＯＳトランジスタＡ４の順番）に大きくなるように設定されている。
【０１３１】
これにより、複数のＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４のオン抵抗の値は、調整ノードＮＣ側のＭＯＳトランジスタから順番（ＭＯＳトランジスタＡ１からＭＯＳトランジスタＡ４の順番）に小さくなるように設定されることとなる。
【０１３２】
複数のメモリ装置ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４は、複数のＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４に対応して設けられ、対応するＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４のゲートに、記憶しているデータの論理に基づいたゲート電圧を供給する。
【０１３３】
したがって、複数のメモリ装置ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４に記憶されているデータを変更することにより、複数のＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４のゲートに供給されるゲート電圧が変更される。
【０１３４】
なお、各メモリ装置ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４は、例えば、１ビットのデータを記憶する。この場合、ゲート電圧は、２つの値（“Ｈｉｇｈ”レベルと“Ｌｏｗ”レベル）の何れか一方に制御されることとなる。すなわち、各ＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４は、２つの異なるオン抵抗の値の何れかに切り替え可能な可変抵抗として機能する。
【０１３５】
なお、例えば、制御回路ＣＯＮが、上記複数のメモリ装置ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４に記憶されているデータを変更する。しかし、他の回路構成等が複数のメモリ装置ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４に記憶されているデータを変更するようにしてもよい。
【０１３６】
この遅延装置４００のその他の構成は、図１に示す第１の実施形態に係る遅延装置１００と同様である。
【０１３７】
ここで、以上のような構成を有する遅延装置４００の動作の一例について説明する。
【０１３８】
例えば、制御回路ＣＯＮは、遅延回路Ｄ１の駆動電流を調整するため、スイッチ回路ＳＷを制御する。これにより、複数の遅延回路Ｄ１、Ｄ２、Ｄ３のうちの駆動電流を調整する１つの遅延回路Ｄ１の調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を導通させるとともに、複数の遅延回路Ｄ１、Ｄ２、Ｄ３のうちの残りの遅延回路Ｄ２、Ｄ３の調整ノードＮＣと、供給回路ＳＣおよび測定回路ＭＣとの間を遮断させる。
【０１３９】
そして、駆動電流調整回路ＲＣの抵抗値が段階的に変化するように、メモリ装置ＭＤ１〜ＭＤ４に記憶されているデータを変化させる。これにより、対応するＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４のゲートに、記憶しているデータの論理に基づいたゲート電圧が、メモリ装置ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４から供給される。
【０１４０】
これにより、ＭＯＳトランジスタＡ１、Ａ２、Ａ３、Ａ４のオン抵抗の合成抵抗の値が段階的に変化することとなる。
【０１４１】
そして、制御回路ＣＯＮは、駆動電流調整回路ＲＣの抵抗値を変化させる毎に、測定電圧が目標電圧に達したか否かを判断する。
【０１４２】
そして、制御回路ＣＯＮは、測定電圧が目標電圧ＶＴに達すると、スイッチ回路ＳＷを制御することにより、遅延回路Ｄ１の調整ノードＮＣと供給回路ＳＣおよび測定回路ＭＣとの間を遮断させる。
【０１４３】
以上の動作により、駆動電流調整回路ＲＣの抵抗値が目標電圧に基づいた値に調整されて、遅延回路Ｄ１の駆動電流が所定の値に調整される。すなわち、遅延回路Ｄ１の遅延時間が所定の値に調整される。
【０１４４】
このように、メモリ装置ＭＤ１〜ＭＤ４に記憶されているデータを変化させることにより、駆動電流調整回路ＲＣの抵抗値を段階的に変化させることができる。
【０１４５】
以上のように、本第１の実施形態に係る遅延装置では、遅延回路（論理回路）の駆動電流を調整する駆動電流調整回路を回路面積が小さい複数のメモリ装置とＭＯＳトランジスタで構成し、この複数のＭＯＳトランジスタのオン抵抗を変化させることにより、個々の遅延回路の駆動電流を個別に設定することができる。
【０１４６】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１４７】
１００、２００、３００、４００  遅延装置  
Ｄ１、Ｄ２、Ｄ３  遅延回路  
ＳＣ  供給回路  
ＭＣ  測定回路  
ＣＯＮ  制御回路  
ＳＷ  スイッチ回路  
ＲＣ  駆動電流調整回路
【図１】
0006271367.tif 000002
【図２】
0006271367.tif 000003
【図３】
0006271367.tif 000004
【図４】
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【図５】
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【図６】
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