(57)【特許請求の範囲】
【請求項１】
それぞれが主軸および短軸を有し、それぞれが互いにモノリシックである第１の部分、第２の部分、および第３の部分を有する非プレーナ型のフィンを複数備える装置であって、
各フィンにおいて、（ａ）前記第１の部分、前記第２の部分、および前記第３の部分の前記主軸は互いに平行であり、（ｂ）前記第１の部分および前記第２の部分の前記主軸は互いに非共線的であり、
前記第１の部分、前記第２の部分、および前記第３の部分のそれぞれは、ソースノード、ドレインノード、およびチャネルノードを有するｆｉｎＦＥＴを含み、前記フィンは少なくとも３つのｆｉｎＦＥＴに含まれており、
複数の前記フィンは、それぞれが互いにモノシリックであり、
前記複数のフィンのうち、第１の前記フィンの前記第３の部分、および、第２の前記フィンの前記第３の部分は、第３の前記フィンの前記第１の部分および前記第２の部分である、装置。
【請求項２】
それぞれが追加の主軸および追加の短軸を有し、それぞれが互いにモノリシックである追加の第１の部分、追加の第２の部分、および追加の第３の部分を有する追加の非プレーナ型フィンを備え、
（ａ）前記追加の第１の部分、前記追加の第２の部分、および前記追加の第３の部分の前記追加の主軸は互いに平行であり、（ｂ）前記追加の第１の部分および前記追加の第２の部分の前記追加の主軸は互いに非共線的であり、（ｃ）前記追加の第１の部分、前記追加の第２の部分、および前記追加の第３の部分のそれぞれは、ソース、ドレイン、およびチャネルを有するグループから選択されるトランジスタのノードを含み、（ｅ）前記追加の第１の部分、前記追加の第２の部分、および前記追加の第３の部分は少なくとも１つの追加のｆｉｎＦＥＴを有し、前記フィンは追加のフィンと直接隣接し、前記フィンおよび前記追加のフィンは、両方とも単一のシステムオンチップ（ＳｏＣ）に含まれ、前記フィンおよび前記追加のフィンは、互いにモノリシックではない、請求項１に記載の装置。
【請求項３】
前記フィンは、前記第２の部分が前記追加の第３の部分に直接隣接し、前記第３の部分が前記追加の第１の部分に直接隣接するように、前記追加のフィンと正反対に配置される、請求項２に記載の装置。
【請求項４】
前記複数のフィンのうち少なくとも１つのフィンにおいて（ａ）前記第１の部分、前記第２の部分、および前記第３の部分のそれぞれは、その短軸に対応する最大幅を有し、（ｂ）前記第１の部分の前記最大幅は、前記第２の部分および前記第３の部分の前記最大幅のうち少なくとも１つと等しくない、請求項１から３のいずれか一項に記載の装置。
【請求項５】
前記複数のフィンのうち少なくとも１つのフィンにおいて前記第１の部分および前記第２の部分はそれぞれ、単一の共通ゲートコンタクトに結合されたチャネルを含み、前記第１の部分および前記第２の部分のための前記チャネルは、互いに直接接触していない、請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記複数のフィンのうち少なくとも１つのフィンにおいて前記第１の部分および前記第２の部分はそれぞれ、単一の共通ソースコンタクトに結合されたソースを含み、前記第１の部分および前記第２の部分の前記ソースは互いに直接接触していない、請求項１から５のいずれか一項に記載の装置。
【請求項７】
前記複数のフィンのうち少なくとも１つのフィンにおいて前記第１の部分、前記第２の部分、および前記第３の部分の前記主軸は、全て互いに非共線的である、請求項１から６のいずれか一項に記載の装置。
【請求項８】
各フィンにおける各ｆｉｎＦＥＴおよび追加のｆｉｎＦＥＴを含むシステムオンチップ（ＳｏＣ）を備え、前記追加のｆｉｎＦＥＴは、前記複数のフィンとモノリシックでない追加の非プレーナ型のフィンを含む、請求項１から７のいずれか一項に記載の装置。
【請求項９】
前記複数のフィンのうち一のフィンの前記第１の部分を含む無線周波数（ＲＦ）混合器を備える、請求項１から８のいずれか一項に記載の装置。
【請求項１０】
前記一のフィンの前記第１の部分は、第１の信号および発振器信号のための入力ノード、ならびに前記第１の信号および前記発振器信号に基づく混合信号のための出力ノードを含む、請求項９に記載の装置。
【請求項１１】
前記一のフィンにおける前記第２の部分は、追加の信号および追加の発振器信号のための入力ノードを含む、請求項１０に記載の装置。
【請求項１２】
前記一のフィンの前記第３の部分を含む増幅器を備える、請求項９から１１のいずれか一項に記載の装置。
【請求項１３】
前記複数のフィンを含むマルチプレクサ（ｍｕｘ）を備える、請求項１から８のいずれか一項に記載の装置。
【請求項１４】
前記複数のフィンのうち少なくとも一部のフィンにおいて、（ａ）前記第１の部分は、第１の信号のための入力ノードを含み、（ｂ）前記第２の部分は、第２の信号のための入力ノードを含み、（ｃ）前記第３の部分は、前記第１の信号および前記第２の信号のうち一方のための出力ノードを含み、（ｄ）前記第１の部分および前記第２の部分のそれぞれは、選択ノードを含む、請求項１３に記載の装置。
【請求項１５】
前記第１の部分および前記第２の部分のための前記選択ノードはそれぞれ、単一の選択信号源に結合する、請求項１４に記載の装置。
【請求項１６】
第１のパターンを有するリソグラフィマスクを第１の層の上に提供する段階と、
前記第１のパターンに基づいて、前記第１の層の複数の部分を除去し、最小リソグラフィピッチで前記第１の層に非線形のバックボーンを形成する段階と、
前記バックボーンの複数の側壁および半導体層の上にスペーサ層を提供し、スペーサパターンを形成する段階と、
前記スペーサパターンに基づいて前記半導体層と前記バックボーンとの複数の部分を除去し、それぞれが主軸および短軸を有し、それぞれが互いにモノリシックである第１の部分、第２の部分、および第３の部分を有する非プレーナ型のフィンを複数形成する段階と、を備える方法であって、
各フィンにおいて、（ａ）前記第１の部分、前記第２の部分、および前記第３の部分の前記主軸は互いに平行であり、（ｂ）前記第１の部分および前記第２の部分の前記主軸は互いに非共線的であり、
前記第１の部分、前記第２の部分、および前記第３の部分のそれぞれは、ソースノード、ドレインノード、およびチャネルノードを有するｆｉｎＦＥＴを含み、前記フィンは少なくとも３つのｆｉｎＦＥＴに含まれており、
複数の前記フィンは、それぞれが互いにモノシリックであり、
前記複数のフィンのうち、第１の前記フィンの前記第３の部分、および、第２の前記フィンの前記第３の部分は、第３の前記フィンの前記第１の部分および前記第２の部分である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は、半導体デバイス、特に非プレーナ型トランジスタの分野におけるものである。
【背景技術】
【０００２】
ｆｉｎＦＥＴは、半導体材料（「フィン」と称される）薄いストリップの周りに作られるトランジスタである。トランジスタは、標準の電界効果トランジスタ（ＦＥＴ）ノード／コンポーネント、つまりゲート、ゲート誘電体、ソース領域、およびドレイン領域を含む。そのデバイスの導電性チャネルは、ゲート誘電体の下のフィンの複数の外側面上に存在する。具体的には、電流はフィンの両「側壁」に沿って、ならびにフィンの上面に沿って流れる。導電性チャネルは、基本的に、フィンの３つの異なる外側の平面領域に沿って存在することから、そのようなｆｉｎＦＥＴは典型的に「トライゲート」ｆｉｎＦＥＴと呼ばれる。他の複数のタイプのｆｉｎＦＥＴ（原則的に、導電性チャネルがフィンの両側壁に沿ってのみ存在し、フィンの上面に沿って存在しない「ダブルゲート」ｆｉｎＦＥＴ等）が、存在する。
【図面の簡単な説明】
【０００３】
本発明の複数の実施形態の複数の特徴および複数の利点が、添付の特許請求の範囲、１または複数の例示的な実施形態の以下の詳細な説明、および対応する複数の図から明らかになるであろう。
【図１】本発明の実施形態における複数の非線形フィンベースのｆｉｎＦＥＴを含む。
【図２Ａ】本発明の実施形態における線形フィンベースのｆｉｎＦＥＴおよび非線形フィンベースのｆｉｎＦＥＴを含む。
【図２Ｂ】本発明の実施形態における非線形フィンベースのｆｉｎＦＥＴを含む。
【図３】本発明の実施形態における混合器および増幅器を含む。
【図４】本発明の実施形態におけるマルチプレクサ（ｍｕｘ）を含む。
【図５Ａ】本発明の実施形態における非線形フィンベースのｆｉｎＦＥＴを形成する方法を含む。
【図５Ｂ】本発明の実施形態における非線形フィンベースのｆｉｎＦＥＴを形成する方法を含む。
【図５Ｃ】本発明の実施形態における非線形フィンベースのｆｉｎＦＥＴを形成する方法を含む。
【図６】図５Ａ〜図５Ｃの方法についての概略的フローチャートを含む。
【発明を実施するための形態】
【０００４】
ここで複数の図面を参照する。図中、同様の構造には、同様の参照指示符号が末尾に与えられ得る。様々な実施形態の構造をより明らかに示すべく、本明細書に含まれる複数の図面は、半導体／回路構造の概略図である。従って、複数の例示された実施形態の特許請求される複数の構造を依然として組み込んでいるが、製造された複数の集積回路構造の実際の外観は、例えば顕微鏡写真においては異なるように見える場合がある。さらに、複数の図面は、例示された実施形態を理解するのに有用な構造を示すだけである場合がある。複数の図面の明確性を保持すべく、当技術分野において知られる複数の付加的な構造は含まれていない場合がある。例えば、半導体デバイスの全ての層が必ずしも示されるわけではない。「一実施形態」、「様々な実施形態」等は、そのように説明される実施形態が複数の特定の特徴、構造、または特性を含み得るが、全ての実施形態が複数の特定の特徴、構造、または特性を必ずしも含まないことを示す。いくつかの実施形態は、複数の他の実施形態に関して説明される複数の機能のいくつか、または全てを有し得るか、あるいはそれらの１つも有し得ない。「第１の」、「第２の」、「第３の」および同様のものは共通の対象物を説明し、同様の複数の対象物の異なる複数の例が参照されていることを示す。そのような複数の形容詞は、そのように説明される複数の対象物が、時間的に、空間的に、序列において、または任意の他の態様においてのいずれかで、所定の順でなければならないことを暗示するものではない。「接続される（ｃｏｎｎｅｃｔｅｄ）」は、複数の要素が互いに直接物理的にまたは電気的に接触していることを示し得て、「結合される（ｃｏｕｐｌｅｄ）」は、複数の要素が互いに協働または相互作用するが、それらは直接物理的にまたは電気的に接触しても、接触しなくてもよいことを示し得る。
【０００５】
実施形態は、自己整合スペーサおよび非線形の「湾曲した」バックボーンアーキテクチャに基づく工程を用いて製造されるマルチ端子ｆｉｎＦＥＴトランジスタ（例えば、３つの端子ｆｉｎＦＥＴ）を含む。そのようなトランジスタは、それらが形成される複数のフィンが非線形であり得ることから、本明細書において、非線形フィンベースのｆｉｎＦＥＴと称されることがある。非線形フィンベースの構造は、第１の周波数入力を第２の周波数出力に変換する混合器を形成するのに用いられ得る。バックボーン構造の形状を変化させることによって、複数の非線形フィンベースのｆｉｎＦＥＴは、平行の、または逆平行（正反対とも呼ばれる）の態様で互いに隣り合って配置され得る。
【０００６】
実施形態は、３つの端子を有する非線形フィンベースのｆｉｎＦＥＴ混合器を含む。１つの端子が高周波入力信号に用いられ、第２の端子が局所発振器周波数を入力するのに用いられ、第３の端子が高周波入力信号と局所発振器周波数との混合である混合信号を出力するのに用いられる。
【０００７】
実施形態は、カスコード型の態様で配置された複数の非線形フィンベースのｆｉｎＦＥＴを含み、従ってそれらは、単一のシステムオンチップ（ＳｏＣ）上の多入力・多出力（ＭＩＭＯ）通信を可能にする。ＭＩＭＯは、無線システムの送信機および受信機の両方で複数のアンテナを用い、通信性能を改善することに関する。
【０００８】
図１は、本発明の実施形態における複数の非線形フィンベースのｆｉｎＦＥＴを含む。より具体的に、図１の装置は、平行なｆｉｎＦＥＴ１２０、１３０およびｆｉｎＦＥＴ１２０と逆平行なｆｉｎＦＥＴ１１０を有するＳｏＣ１００を含む。ＳｏＣ１００は、第１の部分１１１、第２の部分１１２、および第３の部分１１３を有する非プレーナ型フィン１１０を備える。部分１１１は、主軸１１５および短軸１１５´を含む。部分１１２は、主軸１１６および短軸１１６´を含む。部分１１３は、主軸１１７および短軸１１７´を含む。部分１１１、１１２、１１３は、それぞれ互いに関してモノリシックである。例えば、部分１１１、１１２、１１３は全て、同じ元のフィンから形成され、複数のトレースまたは相互接続により共に結合されるのではなく、代わりに同じフィン構造から形成される。
【０００９】
ＳｏＣ１００は、第１の部分１２１、第２の部分１２２、および第３の部分１２３を有する非プレーナ型フィン１２０を備える。部分１２１は主軸１２５を含み、部分１２２は主軸１２６を含み、部分１２３は主軸１２７を含む。部分１２１、１２２、１２３はそれぞれ互いにモノリシックである。フィン１１０は、フィン１２０とモノリシックでない。それらは、ＳｏＣ製造工程のある時点で共通のフィンを共有していたが、図１に示される工程の段階は、フィン１１０、１２０が、互いにモノリシックでないことを示す。
【００１０】
ＳｏＣ１００は、第１の部分１３１、第２の部分１３２、および第３の部分１３３を有する非プレーナ型フィン１３０を備える。部分１３１は、主軸１３５および短軸１３５´を含む。部分１３２は、主軸１３６および短軸１３６´を含む。部分１３３は、主軸１３７および短軸１３７´を含む。部分１３１、１３２、１３３は、それぞれ互いにモノリシックである。
【００１１】
フィン１１０は、フィン１１０、１２０、１３０の代表例である。フィン１１０において、主軸１１５、１１６、１１７は互いに平行であり、主軸１１５、１１６、１１７は互いに非共線的である。
【００１２】
図２Ａは、本発明の実施形態における線形フィンベースのｆｉｎＦＥＴおよび非線形フィンベースのｆｉｎＦＥＴを含む。図２Ｂは、本発明の実施形態における非線形フィンベースのｆｉｎＦＥＴを含む。図２Ａおよび図２Ｂの両方が、部分２３１、２３２、２３３を有するフィンを含み、部分２３１、２３２、２３３の各々は、ソース、ドレインおよびチャネルを有するグループから選択されたトランジスタのノードを含む。部分２３１、２３２、２３３は、少なくとも１つのｆｉｎＦＥＴを集合的に備える。
【００１３】
図２Ａにおいて、部分２３１、２３２、２３３のそれぞれは、単一のｆｉｎＦＥＴのノードを含む。部分２３１、２３２、２３３は、単一のｆｉｎＦＥＴ２３０用のチャネルを含む共通の部分２５４で互いに交差する。コンタクト２４３は、フィンの複数のソース部分２４３´上にあり、コンタクト２４２は、フィンの複数のチャネル部分２４２´上にあり、コンタクト２４１は、フィンの複数のドレイン部分２４１´上にある。
【００１４】
図２Ｂは、図２Ｂの実施形態において部分２３１、２３２、２３３の各々が、ソース、ドレインおよびチャネルノードを有するｆｉｎＦＥＴを含むという点において、図２Ａの実施形態とは異なる。従って、フィン２３０は、３つのｆｉｎＦＥＴを含む。具体的に、第１のｆｉｎＦＥＴコンタクト２４３は、フィンのソース部分２４３´上にあり、コンタクト２４２は、フィンのチャネル部分２４２´上にあり、コンタクト２４１は、フィン部分２３３のドレイン部分２４１´上にある。第２のｆｉｎＦＥＴについて、コンタクト２４６はフィンのソース部分２４６´上にあり、コンタクト２４５は、フィンのチャネル部分２４５´上にあり、コンタクト２４４は、フィン部分２３１のドレイン部分２４４´上にある。第３のｆｉｎＦＥＴについて、コンタクト２４９はフィンのソース部分２４９´上にあり、コンタクト２４８はフィンのチャネル部分２４８´上にあり、コンタクト２４７はフィン部分２３２のドレイン部分２４７´上にある。従って、部分２３１、２３２の各々は、チャネル（２４５´、２４８´）を含む。一実施形態において、チャネル２４５´、２４８´は、単一の共通ゲートコンタクト（不図示）に結合され、チャネル２４５´、２４８´は、互いに直接接触していない。別の実施形態において、チャネル２４５´、２４８´は、複数の異なるゲートコンタクトに結合されており、チャネル２４５´、２４８´は、互いに直接接触していない。また、実施形態において、部分２３１、２３２はそれぞれソース（２４６´、２４９´）を含む。一実施形態において、ソース２４６´、２４９´は、単一の共通ソースコンタクト（不図示）に結合されており、第１および第２の部分のためのソースは、互いに直接接触していない。一実施形態において、ソース２４６´、２４９´は、複数の異なるソースコンタクトに結合され、ソース２４６´、２４９´は、互いに直接接触していない。一実施形態において、ドレイン２４４´、２４７´は、単一の共通ソースコンタクト（不図示）に結合され、第１および第２の部分のためのドレインは、互いに直接接触していない。一実施形態において、ドレイン２４４´、２４７´は、複数の異なるドレインコンタクトに結合され、ドレイン２４４´、２４７´は、互いに直接接触していない。
【００１５】
図２Ａに戻ると、非線形フィン２３０のフィン部分２３１、２３２、２３３は、線形フィン２６１に基づく従来の線形フィンベースのｆｉｎＦＥＴ２３１を含むＳｏＣ上に含まれ得る。従来の線形フィンベースのｆｉｎＦＥＴ２３１は、非プレーナ型フィン２３０とモノリシックでない非プレーナ型フィン２６１を含み得る。破線２３９によって示されるように、フィン部分２６１は、製造工程の間のある時点では部分２３３と一直線になっていたことがあるが、結局は、その工程における後の時点で分離される。除かれたフィン部分は、フィン２６１をフィン２３０から隔離すべく、層間誘電体（ＩＬＤ）等と交換され得る。以下で説明されるように、自己整合スペーサ技術の複数の実施形態は、非線形フィンベースのｆｉｎＦＥＴと同じ基板／ＳｏＣ上に線形フィンベースの両方のｆｉｎＦＥＴを形成することと完全に互換性がある。線形フィンベースのｆｉｎＦＥＴおよび非線形フィンベースのｆｉｎＦＥＴは、同じフィンから形成され得る。従って、従来の２端子デバイスおよび３端子デバイスは、バックボーン構造の選択（例えば、線形ｖｓ．非線形）によって同じダイ上に製造され得、工程の実施形態の用途を非常に広くする。
【００１６】
図２Ａの実施形態等の実施形態は、ドレイン側面よりも多くの部材を有する（例えば、デバイス２３０が、一方の側面上に２つの部材２３１、２３２を有し、別の側面上に１つの部材２３３を有する）フィン側のソース部分を示すが、複数の他の実施形態において、複数のノードは交換可能であり、要素２４３´はドレインを意味し得、要素２４１´はソースを意味し得ることに留意されたい。
【００１７】
図１に戻ると、フィン１１０、１１１、１１２のいずれも、図２Ａのフィン２３０または図２Ｂのフィン２３０のいずれかとして作成されてよい。フィン１１０は、フィン１２０と直接隣接し、それと逆平行／正反対であり、フィン１２０は、フィン１３０と直接隣接し、それと平行である。フィン１１０、１２０、１３０の全ては、基板１０５上に形成され、ＳｏＣ１００に含まれる。フィン１１０、１２０、１３０のいずれも互いにモノリシックでない。
【００１８】
フィン１３０を、フィン１１０、１２０、１３０の代表例であると考慮すると、部分１３３は、最大幅１５０および最大の高さ１５１を有し、部分１３２は、最大幅１５２および最大の高さ１５３を有する。高さ１５１は、高さ１５３に等しくなくてよく、および／または幅１５０は幅１５２と等しくなくてよい。結果として、実施形態は、フィンの異なる部分の幅を変化させることによって、短チャネル制御に対して複数の利点を提供し得る。例えば、チャネルおよび／またはドレイン部分は、複数の短チャネル効果をより良好に管理すべく、ソース部分より太くてもよい。
【００１９】
図３は、本発明の実施形態における混合器を含む。エレクトロニクスにおいて、混合器または周波数混合器は、それに印加された２つの信号から複数の新たな周波数を形成する非線形電気回路であってもよい。例えば、周波数ｆ１およびｆ２における２つの信号が混合器に印加され、混合器は、元の周波数の和ｆ１＋ｆ２および差ｆ１−ｆ２で複数の新たな信号を作成する。複数の他の周波数コンポーネントも、周波数混合器において作成されてもよい。
【００２０】
ＳｏＣ３００は、部分３２１、３２２、３２３、３３１、３３２、３３３、３４９を有する非プレーナ型フィンを備え、それらの全ては、互いにモノリシックである（単一の連続するフィンから形成される）。ＳｏＣ３００は、ＲＦ混合器を含み得る。
【００２１】
部分３２１は、第１の信号および発振器信号のための入力ノード、ならびに、第１の信号および発振器信号に基づく混合信号のための出力ノードを含む。例えば、部分３２１は、信号ｓｉｇＡのための入力ノード（例えば、ソースノード）および局所発振器信号Ｏｓｃ１のための別の入力ノード（例えば、ゲートノード）を含む。部分３２１は、混合信号ｓｉｇＡＯｓｄを出力するための出力ノード（例えば、ドレインノード）を含む。従って、部分３２１はそれ自体で混合器を構成する。しかしながら、図３の実施形態において、部分３２１の混合器は、以下のように他の複数の混合器と組み合わされてもよい。部分３２２は、信号ｓｉｇＢのための入力ノード（例えば、ソースノード）、局所発振器信号Ｏｓｃ２のための入力ノード（例えば、ゲートノード）、および混合信号ｓｉｇＢ×Ｏｓｃ２を出力するための出力ノード（例えば、ドレインノード）を含む。部分３３１は、信号ｓｉｇＣのための入力ノード（例えば、ソースノード）、局所発振器信号Ｏｓｃ３のための入力ノード（例えば、ゲートノード）、および混合信号ｓｉｇＣ×Ｏｓｃ３を出力するための出力ノード（例えば、ドレインノード｝を含む。部分３３２は、信号ｓｉｇＤのための入力ノード（例えば、ソースノード）、局所発振器信号Ｏｓｃ４のための入力ノード（例えば、ゲートノード）、および混合信号ｓｉｇＤ×Ｏｓｃ４を出力するための出力ノード（例えば、ドレインノード）を含む。
【００２２】
部分３２１は、ｓｉｇＡＯｓｄのための出力ノードならびにＳｏＣ３００の別の部分のための入力ノードを含む。例えば、部分３２３は、信号ｓｉｇＡＯｓｄおよびｓｉｇＢ×Ｏｓｃ２のための入力ノード（例えば、ソースノード）、ゲート信号ａｍｐ１のための入力ノード（例えば、ゲートノード）、および増幅信号ｓｉｇＡＯｓｄ＋ｓｉｇＢ×Ｏｓｃ２を出力するための出力ノード（例えば、ドレインノード）を含む。従って、部分３２３は、相互コンダクタンス増幅器ＦＥＴ等のトランジスタ増幅器に含まれる。そのようなデバイスは、カスコード構成に含まれてもよい。
【００２３】
部分３３３は、混合信号ｓｉｇＣ×Ｏｓｃ３およびｓｉｇＤ×Ｏｓｃ４のための入力ノード（例えば、ソースノード）、ゲート信号ａｍｐ２のための入力ノード（例えば、ゲートノード）、および増幅信号ｓｉｇＣ×Ｏｓｃ３＋ｓｉｇＤ×Ｏｓｃ４を出力するための出力ノード（例えば、ドレインノード）を含む。従って、部分３３３は、相互コンダクタンス増幅器ＦＥＴ等のトランジスタ増幅器に含まれる。そのようなデバイスは、カスコード構成に含まれてもよい。
【００２４】
部分３４９は、混合の増幅信号ｓｉｇＡＯｓｄ＋ｓｉｇＢ×Ｏｓｃ２およびｓｉｇＣ×Ｏｓｃ３＋ｓｉｇＤ×Ｏｓｃ４のための入力ノード（例えば、ソースノード）、ゲート信号ａｍｐ３のための入力ノード（例えば、ゲートノード）、および混合信号および増幅信号ｓｉｇＡＯｓｄ＋ｓｉｇＢ×Ｏｓｃ２＋ｓｉｇＣ×Ｏｓｃ３＋ｓｉｇＤ×Ｏｓｃ４を出力するための出力ノード（例えば、ドレインノード）を含む。従って、部分３４９は、相互コンダクタンス増幅器ＦＥＴ等のトランジスタ増幅器に含まれる。そのようなデバイスは、カスコード構成に含まれてもよい。
【００２５】
実施形態において、ｓｉｇＡおよびｓｉｇＢ等の信号のための複数の入力が、ＭＩＭＯシステムにおけるデュアルアンテナから複数の信号を受信するのに用いられてもよい。
【００２６】
複数の実施形態は、ｆｉｎＦＥＴのゲートを通常駆動する発振器信号を示すが、複数の他の実施形態において、発振器信号または任意の他の入力信号は、別のノードにおいて入力されてもよい。例えば、ｓｉｇＡは、図３に示されるように入力され得るが、発振器信号は、ｓｉｇＢが、示されている箇所から入力されて、ａｍｐ１によって駆動するゲートに達する前にｓｉｇＡおよびＯｓｃ１を混合することを許容し得る。
【００２７】
図４は、本発明の実施形態におけるマルチプレクサ（ｍｕｘ）を含む。ｍｕｘは、いくつかのアナログまたはデジタル入力信号のうち１つを選択し、選択された入力を単一のラインへと転送するデバイスである。２ｎ個の入力のマルチプレクサは、どの入力ラインを出力へ送るか選択するのに用いられるｎ個の選択ラインを有する。マルチプレクサは、一定の時間および一定の帯域幅内でネットワークを介して送信され得るデータ量を増加させるのに主に用いられる。マルチプレクサは、データセレクタとも呼ばれる。
【００２８】
ＳｏＣ４００は、部分４２１、４２２、４２３、４３１、４３２、４３３、４４９を有する非プレーナ型フィンを備え、それらの全ては互いにモノリシックである（単一の連続するフィンから形成される）。ＳｏＣ４００は、ｍｕｘを含み得る。
【００２９】
部分４３１は、主軸４３５を含む。部分４３２は、主軸４３６を含む。部分４３３は、主軸４３７を含む。部分４４９は、主軸４３８を含む。軸４３５、４３６、４３７、４３８は、互いに平行である。軸４３８は、軸４３５、４３６、４３７と非共線的であるが、これは、全ての実施形態において、そうである必要はない。
【００３０】
部分４２１は、信号ｓｉｇＡのための入力ノード（例えば、ソース）を含み、部分４２２は、信号ｓｉｇＢのための入力ノード（例えば、ソース）を含み、部分４２３は、ｓｉｇＡおよびｓｉｇＢのうち１つのための出力ノードを含み、部分４２１、４２２は、選択ノード（例えば、ゲート）ｓｅｌＡ４４１およびｓｅｌＢ４４２を含む。選択ノード４４１、４４２は、単一のコンタクトに結合され得るが、これらのノードのうち１つは、インバータ等を含み得るので、単一のＨｉ信号は、ｓｉｇＡ、ｓｉｇＢの一方を選択し、ｓｉｇＡ、ｓｉｇＢのうち他方を選択解除し、単一のＬｏ信号は、ｓｉｇＡ、ｓｉｇＢの別の一方を選択し、ｓｉｇＡ、ｓｉｇＢの他方を選択解除する。
【００３１】
部分４２１、４２２は、ＳｏＣ４００の他の複数の部分に結合され得る２：１ｍｕｘを構成する。例えば、ＳｏＣ４００の全体が４：１ｍｕｘを形成する。部分４３１は、信号ｓｉｇＣのための入力ノード（例えば、ソース）を含み、部分４３２は、信号ｓｉｇＤのための入力ノード（例えば、ソース）を含み、部分４３３は、ｓｉｇＣおよびｓｉｇＤのうち一方のための出力ノードを含み、部分４３１、４３２は、選択ノード（例えば、ゲート）、ｓｅｌＣ４４３およびｓｅｌＢ４４２を含む。
【００３２】
部分４２３は、信号ｓｉｇＡ、ｓｉｇＢのうち一方のための入力ノード（例えば、ソース）を含み、部分４３３は、信号ｓｉｇＣ、ｓｉｇＤのうち一方のための入力ノード（例えば、ソース）を含み、部分４４９は、信号ｓｉｇＡ、ｓｉｇＢ、ＳｉｇＣ、ｓｉｇＤのうち１つのための出力ノードを含み、部分４２３、４３３は、選択ノード（例えば、ゲート）、（ｓｉｇＡおよびｓｉｇＢのうち一方を選択するか、またはｓｉｇＡおよびｓｉｇＢのうち１つも選択しないための）ｓｅｌＡＢ４４５、および（ｓｉｇＣおよびｓｉｇＤのうち一方を選択するか、またはｓｉｇＣおよびｓｉｇＤのうち１つも選択しないための）ｓｅｌＣＤ４４６を含む。部分４４９は、ＨｉまたはＬｏ設定を選択すべく、イネーブルＥＮ入力をさらに含んでもよい。
【００３３】
ＥＮ入力を有するｍｕｘのための従来の４：１真理値表を有する通常の４：１ｍｕｘを生成すべく、ｓｅｌＡ、ｓｅｌＢ、ｓｅｌＣ、ｓｅｌＤへの信号は、信号ｓＯを含んでよく、ｓｅｌＡＢおよびｓｅｌＣＤへの信号は、信号ｓ１を含んでもよい。
【００３４】
図５Ａ〜図５Ｃは、本発明の実施形態における非線形フィンベースのｆｉｎＦＥＴを形成する方法を含む。図６は、図５Ａ〜図５Ｃの方法についての概略的フローチャートを含む。
【００３５】
ブロック６０１は、第１のパターンを有するリソグラフィマスクを第１の層の上に提供する段階を含む。第１の層は、フォトレジスト、酸化物等を含んでよい。ブロック６０２は、第１のパターンに基づいて第１の層の複数の部分を除去し、第１の層において（全ての実施形態が最小のピッチを必要とするわけではないが）最小リソグラフィピッチで非線形バックボーン（図５Ａのバックボーン５０１を参照）を形成する段階を含む。ブロック６０３は、非線形バックボーンの複数の側壁の上および半導体層の上にスペーサ層を提供し、スペーサパターン（図５Ｂのスペーサ層５０２を参照）を形成する段階を含む。
【００３６】
スペーサは、予めパターニングされた形状の側壁の上に形成されたフィルム層である。スペーサは、以前のパターンにおける膜の堆積または反応によって形成され、複数の水平面上の膜材料をエッチング／除去し、複数の側壁の上の材料のみを残す段階が後に続く。元のパターニングされた形状を除去することによって、スペーサのみが残される。しかしながら、各ラインに対して２つのスペーサがあるので、ライン密度はここで２倍となった。スペーサ技術は、例えば、元のリソグラフィピッチの半分の狭いゲートを画定するのに適用可能である。スペーサアプローチは、１つの露光で、後続のスペーサ形成およびパターン転写プロセスによってピッチが無制限に半分にされ得る点で、特異的である。これは、複数の連続する露光の間のオーバーレイの深刻な課題をうまく回避する。複数のスペーサ材料は、複数のハードマスク材料を含んでよく、これらのエッチング後のパターンの質は、一般にラインエッジの粗さに悩まされるエッチング後のフォトレジストプロファイルと比較して優れていてよい。
【００３７】
ブロック６０４は、スペーサパターンに基づいてバックボーンと半導体層との複数の部分を除去し、それぞれが主軸を有し、それぞれが互いにモノリシックである第１、第２、および第３の部分を有する非プレーナ型フィン（図５Ｃの半導体５０３上のフィン５０４を参照）を形成する段階であって、第１、第２、および第３の部分の主軸５０５、５０６、５０７は、互いに平行であり、主軸５０５、５０６、５０７は互いに非共線的である、段階を含む。
【００３８】
従って、方法６００と共に示されるように、バックボーン構造および自己整合スペーサ技術を用いることにより、直接的なリソグラフィによって作成される同様の構造と比較して非常に均等なフィン寸法がもたらされる。図５Ｃの複数のフィン５０４の部分のピッチは、図５Ａの最小リソグラフィピッチの１／２であってよく、またはそれ未満であってよい。実施形態は、直接的なリソグラフィによってバックボーン構造を作成する段階、スペーサを堆積させる段階、バックボーン構造をエッチング除去／除去する段階、および次にスペーサパターンを基板へ転写させて複数のフィンを形成する段階を含む。
【００３９】
様々な実施形態は、半導体基板を含む。そのような基板は、ウェハの一部であるバルク半導体材料であってよい。一実施形態において、半導体基板は、ウェハから個片化されたチップの一部としてのバルク半導体材料である。一実施形態において、半導体基板は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板等の絶縁体の上に形成された半導体材料である。実施形態において、半導体基板は、バルク半導体材料の上方に延在するフィン等の突き出た構造である。
【００４０】
以下の複数の例は、複数のさらなる実施形態に関する。
【００４１】
例１は、それぞれが主軸および短軸を有し、それぞれが互いにモノリシックである第１、第２、および第３の部分を有する非プレーナ型フィンを備える装置を含み、（ａ）第１、第２、および第３の部分の主軸は互いに平行であり、（ｂ）第１および第２の部分の主軸は互いに非共線的であり、（ｃ）第１、第２、および第３の部分のそれぞれは、ソース、ドレイン、およびチャネルを有するグループから選択されるトランジスタのノードを含み、（ｅ）第１、第２、第３の部分は少なくとも１つのｆｉｎＦＥＴを有する。
【００４２】
例２において、例１の主題は、第１、第２、および第３の部分のそれぞれが、ソース、ドレイン、およびチャネルノードを有するｆｉｎＦＥＴを含み、フィンは少なくとも３つのｆｉｎＦＥＴに含まれている場合を任意選択で含み得る。
【００４３】
例３において、例１‐２の主題は、第１、第２、および第３の部分のそれぞれが単一のｆｉｎＦＥＴのノードを含む場合を任意選択で含み得る。
【００４４】
例４において、例１‐３の主題は、第１、第２、第３の部分が単一のｆｉｎＦＥＴのためのチャネルを含む共通の部分で互いに交差する場合を任意選択で含み得る。
【００４５】
例５において、例１‐４の主題は、請求項１に記載の装置を任意選択で含み得、（ａ）フィンは、主軸および短軸を有し、第１、第２、および第３の部分とモノリシックである第４の部分を含み、（ｂ）第１、第２、第３、および第４の部分の主軸は互いに平行であり、（ｃ）第４の部分の主軸は、第１、第２、および第３の部分の主軸のうち少なくとも１つと非共線的である。
【００４６】
例６において、例１‐５の主題は、それぞれが追加の主軸および短軸を有し、それぞれが互いにモノリシックである追加の第１、第２、および第３の部分を有する追加の非プレーナ型フィンを任意選択で含み得、（ａ）第１、第２、および第３の部分の追加の主軸は互いに平行であり、（ｂ）第１および第２の部分の追加の主軸は互いに非共線的であり、（ｃ）追加の第１、第２、および第３の部分のそれぞれは、ソース、ドレイン、およびチャネルを有するグループから選択されるトランジスタのノードを含み、（ｅ）追加の第１、第２、および第３の部分は少なくとも１つの追加のｆｉｎＦＥＴを有し、フィンは追加のフィンと直接隣接し、フィンおよび追加のフィンは、両方とも単一のシステムオンチップ（ＳｏＣ）に含まれ、フィンおよび追加のフィンは、互いにモノリシックではない。
【００４７】
例７において、例１‐６の主題は、第２の部分が追加の第３の部分に直接隣接し、第３の部分が追加の第１の部分に直接隣接するように、フィンが追加のフィンとは正反対に配置される場合を任意選択で含み得る。
【００４８】
例８において、例１‐７の主題は、（ａ）第１、第２、および第３の部分のそれぞれは、その短軸に対応する最大幅を有し、（ｂ）第１の部分の最大幅は、第２および第３の部分の最大幅のうち少なくとも１つに等しくない場合を任意選択で含み得る。
【００４９】
例９において、例１‐８の主題は、第１および第２の部分がそれぞれ単一の共通ゲートコンタクトに結合されたチャネルを含み、第１および第２の部分のためのチャネルが、互いに直接接触していない場合を任意選択で含み得る。
【００５０】
例１０において、例１‐９の主題は、第１および第２の部分がそれぞれ単一の共通ソースコンタクトに結合されたソースを含み、第１および第２の部分のためのソースは互いに直接接触していない場合を任意選択で含み得る。
【００５１】
例１１において、例１‐１０の主題は、第１、第２、および第３の部分の主軸が全て、互いに非共線的である場合を任意選択で含み得る。
【００５２】
例１２において、例１‐１１の主題は、少なくとも１つのｆｉｎＦＥＴおよび追加のｆｉｎＦＥＴを含むシステムオンチップ（ＳｏＣ）を備えることを任意選択で含み得、追加のｆｉｎＦＥＴは、非プレーナ型フィンとモノリシックでない追加の非プレーナ型フィンを含む。
【００５３】
例１３において、例１‐１２の主題は、第１、第２、および第３の部分を含む無線周波数（ＲＦ）混合器を備えることを任意選択で含み得る。
【００５４】
例１４において、例１‐１３の主題は、フィンが第１の信号および発振器信号のための入力ノードと、第１の信号および発振器信号に基づく混合信号のための出力ノードとを含む場合を任意選択で含み得る。
【００５５】
例１５において、例１‐１４の主題は、第１の部分が第１の信号および発振器信号のための入力ノードを含む場合を任意選択で含み得る。
【００５６】
例１６において、例１‐１５の主題は、第２の部分が追加の信号および追加の発振器信号のための入力ノードを含む場合を任意選択で含み得る。
【００５７】
例１７において、例１‐１６の主題は、（ａ）非プレーナ型フィンが、それぞれが主軸および短軸を有し、それぞれが第３の部分とモノリシックである第４および第５の部分を含み、（ｂ）第３、第４および第５の部分の主軸は互いに平行であり、（ｃ）第３および第４の部分の主軸は、互いに非共線的であり、（ｄ）第３の部分は追加の入力ノードを含む場合を、任意選択で含み得る。
【００５８】
例１８において、例１‐１７の主題は、第３の部分が増幅器に含まれる場合を任意選択で含み得る。
【００５９】
例１９において、例１‐１８の主題は、第１、第２、および第３の部分を含むマルチプレクサ（ｍｕｘ）を備える場合を任意選択で含み得る。
【００６０】
例２０において、例１‐１９の主題は、（ａ）第１の部分が第１の信号のための入力ノードを含み、（ｂ）第２の部分が第２の信号のための入力ノードを含み、（ｃ）第３の部分が第１および第２の信号のうち１つのための出力ノードを含み、（ｄ）第１および第２の部分のそれぞれが選択ノードを含む場合を、任意選択で含み得る。
【００６１】
例２１において、例１‐２０の主題は、第１および第２の部分のための選択ノードがそれぞれ単一の選択信号源に結合する場合を、任意選択で含み得る。
【００６２】
例２２において、例２１の主題は、（ａ）非プレーナ型フィンが、それぞれが主軸および短軸を有し、それぞれが第３の部分とモノリシックである第４および第５の部分を含み、（ｂ）第３、第４および第５の部分の主軸が互いに平行であり、（ｃ）第３および第４の部分の主軸は、互いに非共線的であり、（ｄ）第３の部分は追加の信号選択ノードを含む場合を任意選択で含み得る。
【００６３】
例２３は、第１のパターンを有するリソグラフィマスクを第１の層の上に提供する段階と、第１のパターンに基づいて、第１の層の複数の部分を除去し、最小リソグラフィピッチで第１の層に非線形バックボーンを形成する段階と、非線形バックボーンの半導体層および複数の側壁の上にスペーサ層を提供し、スペーサパターンを形成する段階と、スペーサパターンに基づいて半導体層およびバックボーンの複数の部分を除去し、それぞれが主軸および短軸を有し、それぞれが互いにモノリシックである第１、第２、および第３の部分を有する非プレーナ型フィンを形成する段階と、を備える方法を含み、（ａ）第１、第２、および第３の部分の主軸は互いに平行であり、（ｂ）第１および第２の部分の主軸は、互いに非共線的であり、（ｃ）第１、第２、および第３の部分のそれぞれは、ソース、ドレイン、およびチャネルを有するグループから選択されるトランジスタのノードを含み、（ｅ）第１、第２、および第３の部分は少なくとも１つのｆｉｎＦＥＴを備える。
【００６４】
例２４において、例２３の主題は、第１、第２、および第３の部分のそれぞれが、ソース、ドレイン、およびチャネルノードを有するｆｉｎＦＥＴを含み、フィンは少なくとも３つのｆｉｎＦＥＴに含まれる場合を、任意選択で含み得る。
【００６５】
例２５において、例２３‐２４の主題は、第１、第２、および第３の部分のそれぞれが単一のｆｉｎＦＥＴのノードを含む場合を、任意選択で含み得る。
【００６６】
本発明の複数の実施形態についての前述の説明は、例示および説明を目的として提示されてきた。それは網羅的であることも、本発明を開示された複数の正確な形態に限定することも意図されていない。この説明及び以下の特許請求の範囲は、左、右、最上部、最下部、上方、下方、上部、下部、第１、第２等の複数の用語を含み、これらは説明の目的だけに用いられるのであって、限定するものであると解釈されるべきではない。例えば、相対的な鉛直位置を指定する複数の用語は、基板のデバイス側（またはアクティブ面）または集積回路がその基板の「最上部」の表面である状況を指す。そうすることで、参照する標準の地球座標系において、基板の「最上部」側が「最下部」側より下の方にあっても、依然として「最上部」という用語が意味する範囲内に含まれ得るため、実際には基板はいずれの方向をも取り得る。本明細書（特許請求の範囲においても含む）において用いられるように「上」という用語は、第２の層の「上」の第１の層が、第２の層の上に直接存在し、第２の層と直接接触するということを、そのようなことが具体的に述べられない限りは示さず、第１の層と第１の層の上の第２の層との間には第３の層または他の構造が存在し得る。本明細書において説明されたデバイスまたは製品の複数の実施形態は、多数の配置および方向で製造、使用、または輸送され得る。当業者は、上述の教示を踏まえれば多くの変形形態および変更形態が可能であることを理解できよう。当業者は、複数の図面において示された様々な構成要素に対する様々な等価な組み合わせおよび代替物を理解するであろう。従って、本発明の範囲は、この詳細な説明によってではなく、むしろ本明細書に添付の特許請求の範囲によって限定されることが意図されている。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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