(57)【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極と強誘電体膜と上部電極を有するキャパシタを形成し、
前記キャパシタの側面と上面を覆う絶縁性保護膜を形成し、
前記絶縁性保護膜上に層間絶縁膜を形成し、
前記層間絶縁膜を、前記キャパシタの前記上面を覆う前記絶縁性保護膜の位置まで研磨し、
前記研磨の後に、前記キャパシタの前記上部電極の一部を露出する開口と、前記下部電極または前記半導体基板上のトランジスタ上方にコンタクトホールを形成し、
前記開口内と前記コンタクトホール内に、前記下部電極または前記トランジスタと電気的に接続する第１導体膜と第２導体膜を順次形成し、
前記第１導体膜と前記第２導体膜を、前記上部電極上に残る前記絶縁性保護膜の位置まで研磨して、前記開口内を埋める導電性保護膜と、前記コンタクトホールを埋めるコンタクトプラグとを形成し、
前記導電性保護膜上と前記コンタクトプラグ上に配線を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記開口と、前記コンタクトホールのアスペクト比を１以下にすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導体膜と前記第２導体膜の前記研磨により、前記開口内に、前記絶縁性保護膜の厚さと揃う前記導電性保護膜が形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記開口は、前記第１導体膜で完全に埋め込まれ、前記第１導体膜と前記第２導体膜の前記研磨により、前記導電性保護膜が前記第１導体膜で形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁性保護膜に前記開口を形成した後に、前記強誘電体キャパシタに対して酸素含有雰囲気中で熱処理を施すことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置の製造方法と構成に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。より低電圧で高速の書き込み及び読み出し動作が可能な不揮発性ランダムアクセスメモリ（ＲＡＭ：Random Access Memory）を実現するために、容量絶縁膜として自発分極特性を有する強誘電体膜を用いる技術が開発されている。このような記憶装置は、強誘電体メモリあるいは「ＦｅＲＡＭ」と呼ばれている。
【０００３】
強誘電体メモリでは、キャパシタに用いられる強誘電体膜が半導体プロセスで一般に使われる還元雰囲気中で還元されやすく、強誘電性が劣化するという問題が生じる。図１に示すように、下部電極１０１４、強誘電体膜１０１３、上部電極１０１２で構成される強誘電体キャパシタ１０１５を水素バリア膜１０１６で保護する場合でも、コンタクトプラグ１０３３、１０３７を形成する際に、タングステン（Ｗ）の成膜過程で発生する水素（Ｈ）やフッ素（Ｆ）が強誘電体キャパシタ１０１５に侵入する。侵入した水素やフッ素は強誘電体膜１０１３の結晶に欠損やボイドを生じさせる。上部電極１０１２が酸化イリジウム（ＩｒＯ）などの金属酸化物で形成されている場合は、上部電極１０１２も水素やフッ素により侵食されダメージ層Ｄが生じる。
【０００４】
強誘電体膜１０１３の還元を抑制するために様々な提案がなされている。キャパシタを覆う層間絶縁膜を一定の厚さまで研磨した後にキャパシタ上面の水素バリア膜までエッチバックし、その後、上部電極上の水素バリア膜の一部をエッチングして開口を形成し、開口内に露出する上部電極上に直接チタン（Ｔｉ），チタンナイトライド（ＴｉＮ），アルミニウム（Ａｌ），ＴｉＮをこの順で積層して４層の配線を形成する方法が知られている（たとえば、特許文献１参照）。
【０００５】
別の方法として、キャパシタの側面を水素バリア膜で覆い、キャパシタの上面には水素バリア膜を配置せずに、上部電極の上面全体を覆って、ＴｉＮ、アルミ銅（ＡｌＣｕ）、及びＴｉＮの三層の配線を形成する方法が知られている（たとえば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３３５５３６号公報
【特許文献２】特開２０１０−１５７５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１の従来構成では、強誘電体キャパシタ１０１５の上方に層間絶縁膜１０１１を３００〜５００ｎｍ程度の厚さで残し、層間絶縁膜１０１１に上部電極１０１２に到達するコンタクトホール１０１７と、下部電極１０１４に到達するコンタクトホール１０１８が形成される。コンタクトホール１０１７、１０１８を形成するときに、水素バリア膜１０１６の一部を除去して上部電極１０１２と下部電極１０１４の一部を露出し、コンタクトホール１０１７、１０１８の底部と側壁にグルー膜１０３１、１０３７を形成する。このグルー膜１０３１、１０３７は、タングステン膜１０３２、１０３７の成膜時に発生する水素やフッ素をブロックしきれない。アスペクト比の大きいコンタクトホール１０１７，１０１８内に形成されるグルー膜１０３１、１０３７は不均一となり、コンタクトホール１０１７、１０１８の内壁、特に底面を完全に覆うことができず、水素、フッ素等が突き抜けるからである。また、コンタクトホール１０１７、１０１８内に成膜されるタングステン膜１０３２，１０３６も不均一になり、成膜時に発生する水素やフッ素が強誘電体キャパシタ１０１５の上部電極１０１２に侵入する。さらに、層間絶縁膜１０１１のエッチングの際に、コンタクトホール１０１７、１０１８内で露出する水素バリア膜１０１６に塩素（Ｃｌ）や下部電極１０１４のプラチナ（Ｐｔ）が残留し、水分を吸着して水素を発生し、強誘電性を劣化させる。
【０００８】
特許文献１の方法は、研磨の後にエッチバックを行い工程が多くなる。また、層間絶縁膜から水素や水が強誘電体膜に侵入するのを完全に防止できない、基板上のトランジスタへのコンタクトホールが深すぎて完全に埋め込むことができないという問題がある。
【０００９】
特許文献２の方法は、キャパシタの上部電極の表面を研磨して凹凸を低減するが、上部電極自体にダメージを与えてしまう。また、キャパシタが配置される層以降の層間絶縁膜の水分や水素が上部電極に侵入し、強誘電体膜にダメージを与える。
【００１０】
そこで、半導体プロセスで発生する水素、フッ素等の強誘電体キャパシタへの侵入を防止し、メモリの強誘電性を維持することのできる半導体装置の製造方法と構成を提供することを課題とする。
【課題を解決するための手段】
【００１１】
ひとつの態様では、半導体装置の製造方法は、
半導体基板上に、下部電極と強誘電体膜と上部電極を有するキャパシタを形成し、
前記キャパシタの側面と上面を覆う絶縁性保護膜を形成し、
前記絶縁性保護膜上に層間絶縁膜を形成し、
前記層間絶縁膜を、前記キャパシタの前記上面を覆う前記絶縁性保護膜の位置まで研磨し、
前記研磨の後に、前記キャパシタの前記上部電極の一部を露出する開口と、前記下部電極または前記半導体基板上のトランジスタ上方にコンタクトホールとを形成し、
前記開口内と前記コンタクトホール内に、前記下部電極または前記トランジスタと電気的に接続する第１導体膜と第２導体膜を順次形成し、
前記第１導体膜と前記第２導体膜を、前記上部電極上に残る前記絶縁性保護膜の位置まで研磨して、前記開口内を埋める導電性保護膜と、前記コンタクトホールを埋めるコンタクトプラグとを形成し、
前記導電性保護膜上と前記コンタクトプラグ上に配線を形成する、
ことを特徴とする。
【発明の効果】
【００１２】
半導体プロセスで発生する水素、フッ素等の強誘電体キャパシタへの侵入を防止し、メモリの強誘電性を維持することができる。
【図面の簡単な説明】
【００１３】
【図１】従来の問題点を示す図である。
【図２】実施形態で用いる強誘電体キャパシタの構成を示す図である。
【図３Ａ】実施例１の半導体装置の製造工程図である。
【図３Ｂ】実施例１の半導体装置の製造工程図である。
【図３Ｃ】実施例１の半導体装置の製造工程図である。
【図３Ｄ】実施例１の半導体装置の製造工程図である。
【図３Ｅ】実施例１の半導体装置の製造工程図である。
【図３Ｆ】実施例１の半導体装置の製造工程図である。
【図３Ｇ】実施例１の半導体装置の製造工程図である。
【図３Ｈ】実施例１の半導体装置の製造工程図である。
【図３Ｉ】実施例１の半導体装置の製造工程図である。
【図３Ｊ】実施例１の半導体装置の製造工程図である。
【図３Ｋ】実施例１の半導体装置の製造工程図である。
【図３Ｌ】実施例１の半導体装置の製造工程図である。
【図４】実施例２の半導体装置の概略図である。
【図５】実施例３の半導体装置の概略図である。
【図６】実施例４の半導体装置の概略図である。
【図７】実施例５の半導体装置の概略図である。
【発明を実施するための形態】
【００１４】
以下の実施形態では、半導体装置の一例として、半導体基板上に記憶保持用の強誘電体キャパシタとメモリセルトランジスタを備えた強誘電体メモリの構成と製造方法を説明する。
【００１５】
実施形態の手法と構成に至る過程で、図１の従来構成を維持したまま、強誘電体キャパシタの上部電極や下部電極に接続されるコンタクトホール内に均一なグルー膜とプラグ用の導電膜を形成する試みを行った。たとえば、バイアスをかけながらグルー膜とプラグ用の導電膜を形成することで、コンタクトホールの底部に厚く成膜する試みを行った。しかし、実際に作製されたコンタクトプラグでは、コンタクトホールの底部と側壁で均一な膜厚を得ることができなかった。
【００１６】
そこで、実施形態では、強誘電体キャパシタの上部電極と上層の配線の間を電気的に接続するコンタクトプラグを排除し、かつ強誘電体キャパシタへの水素やフッ素の侵入を防止する構成及び手法を提供する。
【００１７】
簡潔に説明すると、強誘電体キャパシタの全体を絶縁性保護膜で保護し、強誘電体キャパシタの上面を覆う絶縁性保護膜を研磨のストッパとして用いて、層間絶縁膜を強誘電体キャパシタとほぼ同じ高さまで研磨する。研磨により露出した上部電極上の絶縁性保護膜に開口を形成して上部電極の一部を露出し、膜厚が低減された層間絶縁膜に下部電極または下層のプラグに到達するコンタクトホールを形成する。開口とコンタクトホールを導電性保護膜とプラグ用導体膜で埋め込んだ後に、上部電極上に残る絶縁性保護膜の位置まで導電性保護膜とプラグ用導体膜を研磨して、開口内を埋める導電性保護膜とコンタクトプラグを形成する。導電性保護膜とコンタクトプラグ上に直接配線を形成する。
【００１８】
上部電極上の絶縁性保護膜に形成される開口の深さは開口の径以下であり、アスペクト比は１以下である。また、層間絶縁膜を強誘電体キャパシタの高さに対応する位置まで研磨することで、デバイスの厚さ方向のサイズが小さくなり、層間絶縁膜に形成されるコンタクトホールのアスペクト比を１以下とすることができる。アスペクト比が小さな開口内とコンタクトホール内に、均一な膜厚と膜質の導電性保護膜が形成され、プラグ形成過程で生じる水素やフッ素をブロックすることができる。
【００１９】
図２は、半導体装置１の強誘電体キャパシタ１５とその近傍の構成を示す図である。強誘電体キャパシタ１５は、下部電極１４と、強誘電体膜１３と、上部電極１２を有する。強誘電体キャパシタ１５の側面と上部電極１２の一部は、絶縁性保護膜１６で覆われている。
【００２０】
上部電極１２の外周部分は、絶縁性保護膜１６で覆われ、外周以外の中央部分は、導電性保護膜１９に覆われている。導電性保護膜１９は、後述するように、上部電極１２上の絶縁性保護膜１６に形成された開口１７内に配置されている。導電性保護膜１９に、配線２５が直接接続される。配線２５はたとえば３層の積層配線であり、チタン（Ｔｉ）膜２１と、アルミニウム（Ａｌ）膜２２と、Ｔｉ膜２３の積層である。あるいは、後述するように、Ｔｉ／ＴｉＮ膜２１と、ＡｌＣｕ膜２２とＴｉＮ／Ｔｉ膜２３の積層であってもよい。
【００２１】
上部電極１２上にコンタクトプラグを設置せずに、絶縁性保護膜１６の開口１７内を埋める均一で十分な厚さの導電性保護膜１９を介して配線２５を接続するので、強誘電体キャパシタ１５への水素やフッ素の侵入を防止し、上層の配線との確実なコンタクトをとることができる。
【００２２】
図１との比較の観点から、図２ではプレーナ型の強誘電体キャパシタ１５を用いている。下部電極１４と上層の配線２５は、コンタクトプラグ３７によって電気的に接続されている。図１の構成と比較して、層間絶縁膜１１の膜厚が小さく、コンタクトプラグ３７のアスペクト比は１以下である。図示の都合上、コンタクトプラグ３７のアスペクト比が１よりも大きく見えるが、実際は、強誘電体膜１３と上部電極１２のトータルの厚さは１８０〜２８０ｎｍ程度、プラグ径は３００〜４００ｎｍであり、アスペクト比は１以下となる。アスペクト比が１以下のコンタクトホール内に、グルー膜３５とＷ膜３６が均一な膜厚、膜質で形成され、層間絶縁膜１１から水素やフッ素が強誘電体膜１３に侵入するのを防止することができる。
【実施例１】
【００２３】
図３Ａ〜図３Ｌは、実施例１の半導体装置１００Ａの製造工程図である。
【００２４】
図３Ａで、n型又はp型の半導体基板（たとえばシリコン基板）１１１の素子分離領域１１２によって区画される領域にウェル１１４を形成する。ウェル１１４の表面の活性領域に、ゲート絶縁膜１１５、ゲート電極１１６、ソース／ドレイン領域１１７、ソース・ドレインエクステンション１１８を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタＴｒを形成する。シリコン基板１１１の表面の必要な個所に図示しない高融点金属シリサイド層を形成し、カバー絶縁膜１０６を形成する。カバー絶縁膜１０６は、たとえばプラズマＣＶＤ法により約２００ｎｍの厚さに形成されたシリコン酸窒化膜（ＳｉＯＮ）１１６である。
【００２５】
カバー絶縁膜１０６の上に、ＴＥＯＳガスを使用するプラズマＣＶＤ法により第１層間絶縁膜１０７として酸化シリコン膜１０７を厚さ約１０００nmに形成し、第１層間絶縁膜１０７の上面を化学機械研磨（ＣＭＰ）法により研磨して平坦化する。ＣＭＰの結果、第１層間絶縁膜１０７の厚さは、シリコン基板１１１の平坦面上で約７００ｎｍとなる。
【００２６】
フォトリソグラフィによりカバー絶縁膜１０６と第１層間絶縁膜１０７とをパターニングして、ソース／ドレイン領域１１７に接続する第１コンタクトホールを、たとえば０．２５μｍの径で形成する。コンタクトホール内に、厚さが３０ｎｍのＴｉ膜上に厚さが２０ｎｍのＴｉＮ膜を積層したＴｉＮ／Ｔｉ密着膜（グルー膜）１０８を形成し、ＣＶＤ法によりホール内にタングステン（Ｗ）膜１１９を充填して表面を平坦化して、コンタクトプラグ１２０ａ〜１２０ｃを形成する。さらに、平坦化された基板全面に、ＳｉＯＮの第１酸化防止膜１２１をプラズマＣＶＤ法により、例えば１３０ｎｍの膜厚に形成する。第１酸化防止膜１２１上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば３００ｎｍの膜厚の第２層間絶縁膜１２２を形成する。第１酸化防止膜１２１はＳｉＯＮに限らず、シリコン窒化（ＳｉＮ）膜や酸化アルミニウム（ＡｌＯ）膜であってもよい。
【００２７】
図３Ｂで、第２層間絶縁膜１２２と第１酸化防止膜（ＳｉＯＮ、ＡｌＯなど）１２１を貫通して、第１コンタクトプラグ１２０ａ、１２０ｂと電気的に接続される第２コンタクトプラグ１２５を形成する。第２コンタクトプラグ１２５は、第１コンタクトプラグ１２０ａ〜１２０ｃと同様に、グルー膜１２３とプラグ用導電膜１２４を有する。第２層間絶縁膜１２２の上の余分なグルー膜１２３とプラグ用導電膜１２４をＣＭＰで研磨する際に、研磨対象であるグルー膜１２３とプラグ用導電膜１２４の研磨速度が、下地の第２層間絶縁膜１２２よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のSSW2000を使用する。第２層間絶縁膜１２２上に研磨残を残さないために、ＣＭＰの研磨量はグルー膜１２２とＷ膜１２４の合計膜厚よりも厚く設定され、オーバー研磨される結果、図示はしないが、コンタクトプラグ１２５の表面にリセスが発生する。
【００２８】
図３Ｃで、全面に、結晶性向上のためのグルー膜１２７を形成する。グルー膜１２７として、たとえばＴｉＮ膜１２７を形成する。まず、スパッタ法により厚さ１０ｎｍ以下のチタン（Ｔｉ）膜を形成し、ラピッドサーマルアニール（ＲＴＡ）により窒素雰囲気中で６５０℃、６０秒の熱処理を行って、結晶面が（１１１）配向のＴｉＮ膜１２７とする。ＴｉＮ膜１２７の上に、酸素拡散バリア膜１２８を形成する。酸素拡散バリア膜１２８として、たとえば厚さ４０ｎｍのチタンアルミニウムナイトライド（ＴｉＡｌＮ）膜１２８を形成する。酸素拡散バリア膜１２８は、ＴｉＡｌＮに限らず、研磨できる酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、酸窒化タンタルアルミニウム（ＴａＡｌＯＮ）、窒化ハフニウムアルミニウム（ＨｆＡｌＮ）、酸窒化ハフニウムアルミニウム（ＨｆＡｌＯＮ）、窒化イリジウムシリコン（ＩｒＳｉＮ）、酸窒化イリジウムシリコン（ＩｒＳｉＯＮ）、窒化イリジウムアルミニウム（ＩｒＡｌＮ）、酸窒化イリジウムアルミニウム（ＩｒＡｌＯＮ）、窒化ルテニウムシリコン（ＲｕＳｉＮ）、酸窒化ルテニウムシリコン（ＲｕＳｉＯＮ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）の中のいずれかの単層膜或いは積層膜でもよい。
【００２９】
酸素拡散バリア膜１２８の上に下部電極膜１２９ｍとしてイリジウム（Ｉｒ）膜を、３０〜５０ｎｍの厚さに形成する。Ｉｒ膜上に導電性の貴金属酸化膜を積層して下部電極膜１２９ｍを二層構造としてもよい。下部電極膜１２９ｍ上に、強誘電体膜１３１ｍとしてチタン酸ジルコン酸鉛（ＰＺＴ）膜１３１ｍを８０ｎｍの厚さに形成する。ＰＺＴは、ゾル−ゲル法、ＣＳＤ法、スパッタ法又はＭＯＣＶＤ法により形成する。強誘電体膜１３１ｍは単層でも積層膜でもよく、一例として、７０ｎｍと１０ｎｍの積層強誘電体膜１３１ｍを使用する。強誘電体膜１３１ｍ上に、上部電極膜１３２ｍを形成する。たとえば、第１上部電極膜として成膜の時点で結晶化したＩｒＯｘ膜をスパッタ法により厚さ２５ｎｍで形成し、ＲＴＡにより、酸素２０ｓｃｃｍとアルゴン（Ａｒ）２０００ｓｃｃｍの雰囲気中で７２５℃、１２０秒の熱処理を行う。この熱処理は強誘電体膜１３１ｍを完全に結晶化させる同時に、ＩｒＯＸ膜のプラズマダメージも回復でき、ＰＺＴ中の酸素欠損を補償する。図示はしないが、上部電極膜１３２ｍ上に、膜厚が１００ｎｍ〜２００ｎｍの第２上部電極膜としてＩｒＯＹ膜を形成してもよい。この場合、工程劣化を抑えるために、ＩｒＯＹ膜はＩｒＯ２の化学量論組成に近い組成を有するのが望ましい。ＩｒＯ２の化学量論組成に近い組成とすることで、水素に対する触媒作用を抑制し、水素ラジカルによる強誘電体膜１３１ｍの還元を防止して、強誘電体キャパシタの水素耐性を向上することができる。上部電極膜１３２ｍの材料として、ＩｒＯ２の代わりにＩｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、及びＳｒＲｕＯ３などの導電性酸化物やこれらの積層構造としてもよい。また第２上部電極膜としてＩｒＯＹ膜を形成する場合は、ＩｒＯＹ膜上に水素バリア膜及び導電性向上膜としてスパッタ法によりＩｒ膜を形成してもよい。成膜条件は、たとえば、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのスパッタパワーで５０ｎｍの厚さに堆積する。水素バリア膜としては、他にＲｕ膜やＳｒＲｕＯ３膜を使うことも可能である。
【００３０】
図３Ｄで、図示しないハードマスクを形成して、結晶性向上のためのグルー膜１２７から上部電極膜１３２ｍまでの積層を所定の形状に加工する。たとえば、金属とシリコン酸化膜の２層ハードマスクを用いて、上部電極膜１３２ｍ、強誘電体膜１３１ｍ、及び下部電極膜１２９ｍをプラズマエッチングで加工して強誘電体キャパシタ１３５を形成し、上層のシリコン酸化膜マスクをドライエッチング又はウエットエッチングで除去する。続いて、強誘電体キャパシタ１３５で覆われていない部分の酸素拡散バリア膜１２８、結晶性向上のためのグルー膜１２７、及び上層の金属マスクをエッチバックで除去する。エッチバックは、例えば、ダウンフロー型プラズマエッチングチャンバ内に流量比で５％のＣＦ４ガスと９５％Ｏ２ガスとの混合ガスをエッチングガスとして供給し、チャンバの上部電極に周波数が２．４５ＧＨｚでパワーが１４００Ｗの高周波電力を供給して、基板温度２００℃の条件で行う。
【００３１】
キャパシタ形状に加工された積層構造及び基板の全面を覆って、絶縁性保護膜１３８を形成する。この例では、絶縁性保護膜１３８は第１のアルミナ（Ａｌ２Ｏ３）膜１３６と第２のＡｌ２Ｏ３膜１３７の積層となっている。第１のＡｌ２Ｏ３膜１３６は、スパッタ法、有機金属気相成長（ＭＯＣＶＤ）法、原子層堆積（ＡＬＤ)法などにより、１０〜２０ｎｍの膜厚で形成する。絶縁性保護膜１３８はアルミナに限らず、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化ニオブ、酸化シリコン、酸化窒化シリコン、窒化シリコンからなる群から選択された単層または積層膜でもよい。次に、強誘電体膜１３１のダメージを回復させるために、酸素含有雰囲気中で回復アニールを施す。この回復アニールの条件は特に限定されないが、実施形態では、炉内において基板温度５５０℃〜７００℃として行われる。強誘電体膜１３１がＰＺＴの場合、６１０℃酸素の雰囲気中６０分間のアニールを行うことが望ましい。
【００３２】
図３Ｅで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１３００ｎｍの第３層間絶縁膜１３９を形成する。第３層間絶縁膜１３９としてシリコン酸化膜１３９を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。ＴＥＯＳ膜に替えて、無機絶縁膜を形成してもよい。
【００３３】
図３Ｆで、例えばＣＭＰ法により、第３層間絶縁膜１３９の表面を平坦化する。このＣＭＰ工程で、絶縁性保護膜１３８（あるいは第２Ａｌ２Ｏ３膜１３７）をＣＭＰのストッパ膜として用いる。平坦化により、強誘電体キャパシタ１３５の上部電極１３２の表面を覆う絶縁性保護膜１３８が露出し、第３層間絶縁膜１３９の厚さは、第２層間絶縁膜１２２に対する強誘電体キャパシタ１３５の高さとほぼ同じになる。この構成は、図１の従来構成と異なる点である。
【００３４】
図３Ｇで、フォトリソグラフィとエッチングにより絶縁性保護膜１３８（第１のＡｌ２Ｏ３膜１３６と第２のＡｌ２Ｏ３膜１３７を含む）をパターニングし、上部電極１３２上の絶縁性保護膜１３８に第１の開口１４１を形成する。上部電極１３２の端部は絶縁性保護膜１３８に覆われている。上部電極１３２の端部を除く領域が、開口１４１内に露出する。
【００３５】
図３Ｈで、従前の工程で強誘電体膜１３１が受けたダメージを回復するために、酸素含有雰囲気中で基板温度を約４００〜５００℃（例えば４５０℃）として回復アニールを行う。
【００３６】
図３Ｉで、第３層間絶縁膜１３９と第２層間絶縁膜１２２に、コンタクトプラグ１２０ｂに接続するコンタクトホール１４３を形成する。
【００３７】
図３Ｊで、アルゴンプラズマを用いるＲＦエッチングにより、開口１４１内で露出している上部電極１３２や、コンタクトホール１４３内で露出するタングステン膜１１９の表面の自然酸化膜を除去する。次に、開口１４１内及びコンタクトホール１４３内を含む基板全面に、導電性保護膜１４４を形成する。導電性保護膜１４４として、たとえばＴｉＮ膜１４４をスパッタ法により１００ｎｍ程度の厚さに形成する。開口１４１の深さは、絶縁性保護膜１３８の厚さに対応し、浅い開口１４１内に導電性保護膜１４４が均一な膜厚及び膜質で形成される。開口１４１内を埋める導電性保護膜１４４は、上部電極１３２をカバーして強誘電体キャパシタ１３５への水素やフッ素等の侵入を防止する。これにより水素やフッ素等の元素によって強誘電体キャパシタ１３５に欠損やボイドが形成されるのを防止できる。なお、下層のコンタクトプラグ１２０ｂに接続するコンタクトホール１４３のアスペクト比は１を超えて比較的高いので、導電性保護膜１４４の形成時には、ＳＩＰ（Self-Ionized Plasma）技術を用いたスパッタ法のように、良好なカバレッジで成膜可能なスパッタ法を用いるのが望ましい。導電性保護膜１４４は、ＴｉＮに限らず、窒化タンタル(TaN)、窒化ハフニウム(HfN)、窒化クロム(CrN)、窒化ジルコニウム(ZrN)、窒化チタンアルミニウム(TiAlN)、酸窒化チタンアルミニウム(TiAlON)、窒化タンタルアルミニウム(TaAlN)、酸窒化タンタルアルミニウム(TaAlON)、窒化ハフニウムアルミニウム(HfAlN)、酸窒化ハフニウムアルミニウム(HfAlON)、窒化クロムアルミニウム(CrAlN)、酸窒化クロムアルミニウム(CrAlON)、窒化ジルコニウムアルミニウム(ZrAlN)、酸窒化ジルコニウムアルミニウム(ZeAlON)、窒化イリジウムシリコン（IrSiN）、酸窒化イリジウムシリコン（IrSiON）、窒化イリジウムアルミニウム（IrAlN）、酸窒化イリジウムアルミニウム（IrAlON）、窒化ルテニウムシリコン（RuSiN）、酸窒化ルテニウムシリコン（RuSiON）、チタン(Ti)、タンタル(Ta)、イリジウム(Ir)、ルテニウム（Ｒｕ）からなる群から選択された単層または積層膜でもよい。導電性保護膜１４４は、スパッタ法の他、めっき法、有機金属分解法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着法、エピタキシャル成長法、及びＭＯＣＶＤ法のいずれかを用いて形成してもよい。
【００３８】
図３Ｋで、導電性保護膜１４４上にプラグ用の導電膜として、スパッタ法によりタングステン（Ｗ）膜１４５を３００ｎｍ程度の厚さに形成して、コンタクトホール１４３内を埋め込む。ＣＶＤ法では、たとえば六フッ化タングステンガスと水素ガスの混合ガスを使用する。前工程の図３Ｊで、上部電極１３２上の浅い開口１４１内に、空洞のない均一な導電性保護膜１４４が形成されている。また、コンタクトホール１４３の側壁で露出する絶縁性保護膜１３８も、均一な導電性保護膜１４４で覆われているので、タングステン膜１４５の成膜時に発生する水素やフッ素から強誘電体キャパシタ１３５を保護することができる。プラグ用の導電膜１４５はタングステン膜１４５に限定されず、銅膜やポリシリコン膜であってもよい。銅膜については、成膜雰囲気に水素が含まれるＣＶＤ法で成膜する場合に、上部電極１３２上の導電性保護膜１４４による水素バリアの実益が大きい。また、ポリシリコン膜の成膜雰囲気にも水素が含まれるので、水素バリア性の高い導電性保護膜１４４を形成することにより水素から強誘電体キャパシタ１３５を保護することができる。基板上の余分な導電膜保護膜１４４とプラグ用の導電膜１４５をＣＭＰ法により研磨することで、図３Ｋのようなコンタクトプラグ１４６と、上部電極１３２上の浅い開口１４１内に、上部電極１３２上の絶縁性保護膜１３８とほぼ同じ厚さの導電性保護膜１４４が得られる。
【００３９】
図３Ｌで、アルゴンプラズマを用いたエッチングによりコンタクトプラグ１４６の上面の自然酸化膜を除去し、コンタクトプラグ１４６と、導電性保護膜１４４に対応して、配線パターン１５１を形成する。たとえば、スパッタ法により膜厚が６０ｎｍのＴｉ膜と膜厚が３０ｎｍのＴｉＮ膜の積層１４７、膜厚が３６０ｎｍのＡｌＣｕ合金膜１４８、膜厚が７０ｎｍのＴｉＮ膜と膜厚が５ｎｍのＴｉ膜の積層１４９を順次形成する。フォトリソグラフィ技術を用いて積層膜をパターニングすることで、ＴｉＮ／Ｔｉ膜１４７、ＡｌＣｕ合金膜１４８、Ｔｉ／ＴｉＮ膜１４９の三層の配線パターン１５１が形成される。配線パターン１５１を第１メタル配線層とする。その後、図示はしないが、層間絶縁膜の形成、コンタクトプラグの形成及び第２メタル配線以降の配線の形成を行い、たとえばＴＥＯＳ酸化膜とＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタ１３５を有する強誘電体メモリ１００Ａを完成させる。
【００４０】
上述のように、強誘電体キャパシタ１３５の側面と上部電極１３２の一部（端部）を絶縁性保護膜１３８で覆い、絶縁性保護膜１３８の浅い開口１４１内に露出する上部電極１３２上に、均一な導電性保護膜を形成して強誘電体キャパシタ１３５を保護する。これにより、タングステンや銅などのコンタクトプラグを形成する際に、水素やフッ素が強誘電体キャパシタ１３５の上部電極１３２や強誘電体膜１３１へ浸入することを防ぐことができる。また、配線１５１からの水分や水素も導電性保護膜１４４と絶縁性保護膜１３８によってバリアされるので、強誘電体キャパシタ１３５の強誘電性の低下を抑制することができる。この構成と手法により、デバイスの歩留まりが向上する。
【実施例２】
【００４１】
図４は、実施例２の強誘電体メモリ１００Ｂの概略断面図である。実施例２について、実施例１と異なる部分を説明する。
【００４２】
実施例２では、絶縁性保護膜１３８をストッパとして用いて第３層間絶縁膜１３９を強誘電体キャパシタ１３５の高さまでＣＭＰで研磨した後に、フラットな第２の絶縁性保護膜１５３を形成する。第２の絶縁性保護膜１５３は、たとえば２０〜５０ｎｍの膜厚を有し、スパッタ法、ＭＯＣＶＤ法、ＡＬＤ法などにより形成される。第２の絶縁性保護膜１５３は、酸化アルミニウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化ニオブ、酸化シリコン、酸化窒化シリコン、窒化シリコンからなる群から選択される１以上の材料を用いた単層または積層の膜である。
【００４３】
その後、実施例１の図３Ｉと同じ方法で、コンタクトホール１４３を開口し、導電性保護膜１４４及びプラグ用の導電膜１４５、上層の金属配線１５１を形成する。コンタクトホール１４３の形成前に、回復アニールを行ってもよい。
【００４４】
実施例２では、絶縁性保護膜１３８をストッパとして第３層間絶縁膜１３９をＣＭＰ研磨するときに、ある程度オーバー研磨が発生しても、その後、第２の絶縁性保護膜１５３を形成するので、コンタクトプラグ１４６の形成およびそれ以降の配線形成工程で発生する水素や水はキャパシタへ浸入しない。実施例１より、効果的にキャパシタの強誘電性を保つことができる。
【実施例３】
【００４５】
図５は、実施例３の強誘電体メモリ１００Ｃの概略断面図である。実施例３について、実施例１と異なる部分を説明する。
【００４６】
実施例３では、トランジスタＴｒを覆う第１層間絶縁膜１０７に、トランジスタＴｒのソース又はドレインの一方に接続されるコンタクトプラグ１２０ａ及び１２０ｃを形成した後、酸化防止膜１２１と第２層間絶縁膜１２２を形成せずに、そのままキャパシタ用の積層を形成する。すなわち、第１層間絶縁膜１０７上に、結晶性向上のためのグルー膜１２７、酸素拡散バリア膜１２８、下部電極膜１２９ｍ、強誘電体膜１３１ｍ、及び上部電極膜１３２ｍを順次積層して（図３Ｃ参照）所定の形状に加工し、強誘電体キャパシタ１３５を形成する。強誘電体キャパシタとウェハ全面に絶縁性保護膜１３８を形成した後、全面を覆う第３層間絶縁膜１３９を形成し、上部電極１３２上に位置する絶縁性保護膜１３８をストッパとして第３層間絶縁膜１３９を平坦化する。その後、上部電極１３２上に位置する絶縁性保護膜１３８に開口１４１を形成して回復アニールを行う。
【００４７】
実施例３では、第２層間絶縁膜を排除しているので、回復アニールの後、第３層間絶縁膜１３９と第１層間絶縁膜１０７を貫通してトランジスタＴｒのソース又はドレインの他方と接続されるコンタクトホールを形成する。開口１４１内の上部電極１３２上と、コンタクトホール内壁に導電性保護膜１４４を形成し、コンタクトホール内を導電膜１５４で埋め込んでコンタクトプラグ１５６を形成する。その後のプロセスは実施例１と同じである。
【００４８】
実施例３では、トランジスタＴｒのソース又はドレインの他方に接続されるコンタクトプラグ１５６を一度の処理で形成することができる。強誘電体キャパシタ１３５への水素やフッ素の侵入防止効果は、実施例１及び２と同じである。
【実施例４】
【００４９】
図６は、実施例４の強誘電体メモリ１００Ｄの概略断面図である。実施例４は、絶縁性保護膜１３８に形成された開口１４１を導電性保護膜１４４で埋めて上部電極１３２を保護する構成を、プレーナ型のキャパシタに適用する。また、実施例３と同様に、第２層間絶縁膜１２２を省略して、ＣＭＯＳバルク上にそのまま結晶性向上のためのグルー膜１２７、酸素拡散バリア膜１２８、下部電極膜１６９、強誘電体膜１７１、及び上部電極膜１７２を順次形成して、キャパシタ用の積層を形成する。
【００５０】
キャパシタ用の積層を、プレーナ型の強誘電体キャパシタ１７５の形状に加工した後、強誘電体キャパシタ１７５とウェハ全面を覆う絶縁性保護膜１３８を形成する。全面に第３層間絶縁膜１３９を形成し、上部電極１７２上に位置する絶縁性保護膜１３８をストッパとして第３層間絶縁膜１３９を研磨して平坦化する。その後、上部電極１３２上に位置する絶縁性保護膜１３８の開口１４１と、下部電極１６９接続用のコンタクトホールを形成して回復アニールを行う。さらに、下層のコンタクトプラグ１２０に接続するプラグ１２５用のトランジスタ接続用のコンタクトホールを形成し、実施例１と同じ方法で、開口１４１を埋める導電性保護膜１４４と、下部電極１６９接続用のコンタクトホール内壁のグルー膜１６１と、トランジスタ接続用のコンタクトホール内壁のグルー膜１２３を形成する。続いてコントタクトホールを埋めるプラグ用導電膜１２４、１６２を形成し、全体を平坦化する。これにより、上部電極１７２を覆う導電性保護膜１４４と、コンタクトプラグ１６３、１２５が形成される。その後、実施例１と同様に、配線１５１を形成する。
【００５１】
下部電極接続用のコンタクトプラグ１６３は、強誘電体キャパシタ１７３の高さに揃う厚さの第３層間絶縁膜１３９に形成され、そのアスペクト比は１より小さい。また、トランジスタ接続用のコンタクトプラグ１２５のアスペクト比も１程度である。したがって、均一な膜厚と膜質の導電性保護膜１４４、及びグルー膜１２３，１６１を形成することができ、タングステンや銅などのプラグ用導電膜１２４、１６１を成膜する際の還元雰囲気から強誘電体キャパシタ１７５を保護することができる。
【実施例５】
【００５２】
図７は、実施例５の強誘電体メモリ１００Ｅの概略断面図である。実施例５は、実施例４と同様にプレーナ型の強誘電体キャパシタ１７５を用いるとともに、実施例２と同様に上部電極１７２上の絶縁性保護膜１３８と第３層間絶縁膜１３９を覆うフラットな第２の絶縁性保護膜１５３を形成する。この構成も、実施例１−４と同様に強誘電体キャパシタ１７５への水素やフッ素の侵入を防止して、強誘電性を維持することができる。
【００５３】
実施例１〜５を通して、開口１４１内で上部電極１３２、１７２を保護する導電性保護膜１４４として、２層以上の積層膜を形成してもよい。下部電極１２９，１６９として、Ｉｒ、Ｒｕ、Ｐｔ、Ｐｄ、Ｏｓ、Ｒｈ、ＩｒＯｘ、ＲｕＯｘ、ＰｔＯｘ、ＰｄＯｘ、ＯｓＯｘ、ＲｈＯｘ、ＳｒＲｕＯ３からなる群から選択される材料の単層または積層膜を用いることができる。
【００５４】
強誘電体１３１、１７１の形成方法としては、スパッタ法やＭＯＣＶＤ法の他に、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等を用いることができる。強誘電体１３１、１７１としては、例えば、熱処理により結晶構造がＢｉ層状構造又はペロブスカイト構造となる膜を形成することができる。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＡＢＯ３で表される膜が挙げられる。
【００５５】
上部電極１３２、１７２を形成する際には、例えば、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及び／又はパラジウム等の貴金属元素を含むターゲットを用いたスパッタリングを、これらの貴金属元素の酸化が生じる条件下で行うことができる。
【００５６】
いずれの場合も、強誘電体キャパシタ１３５、１７５の側面と上面の一部を保護する絶縁性保護膜に形成された開口１４１は非常に浅く、均一な膜厚、膜質の導電性保護膜１４４で上部電極１３２、１７２を保護することができる。また、プレーナ型の強誘電体キャパシタを形成する場合も、下部電極１６９に接続するコンタクトプラグのアスペクト比が１より小さくなり、還元雰囲気中での成膜処理で、水素やフッ素がコンタクトプラグ１６３か層間絶縁膜１３９から強誘電体キャパシタ１７５に侵入するのを防止できる。
【００５７】
製造過程では、強誘電体キャパシタ１３５，１７５の上部電極１３２，１７２上の絶縁性保護膜１３８をストッパとして層間絶縁膜１３９を研磨し、その上に配線１５１を形成することで、簡単なプロセスでデバイスの縦方向（基板面に対して垂直な方向）のサイズを小さくできる。同時に、層間絶縁膜１３９から水分、水素、フッ素等が強誘電体膜１３１、１７１へ浸入することを防げ、上部電極１３２，１７２へのダメージも抑制される。強誘電体キャパシタ１３５，１７５のスイッチング特性が良好に維持され、デバイスの歩留まりが向上する。
【００５８】
以下の説明に対し、以下の付記を提示する。
（付記１）
半導体基板上に、下部電極と強誘電体膜と上部電極を有するキャパシタを形成し、
前記キャパシタの側面と上面を覆う絶縁性保護膜を形成し、
前記絶縁性保護膜上に層間絶縁膜を形成し、
前記層間絶縁膜を、前記キャパシタの前記上面を覆う前記絶縁性保護膜の位置まで研磨し、
前記研磨の後に、前記キャパシタの前記上部電極の一部を露出する開口と、前記下部電極または前記半導体基板上のトランジスタ上方にコンタクトホールを形成し、
前記開口内と前記コンタクトホール内に、前記下部電極または前記トランジスタと電気的に接続する第１導体膜と第２導体膜を順次形成し、
前記第１導体膜と前記第２導体膜を、前記上部電極上に残る前記絶縁性保護膜の位置まで研磨して、前記開口内を埋める導電性保護膜と、前記コンタクトホールを埋めるコンタクトプラグとを形成し、
前記導電性保護膜上と前記コンタクトプラグ上に配線を形成する、
ことを特徴とする半導体装置の製造ことを特徴とする半導体装置の製造方法。
（付記２）
前記開口と、前記コンタクトホールのアスペクト比を１以下にすることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記第１導体膜と前記第２導体膜の前記研磨により、前記開口内に、前記絶縁性保護膜の厚さと揃う前記導電性保護膜が形成されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記４）
前記開口は、前記第１導体膜で完全に埋め込まれ、前記第１導体膜と前記第２導体膜の前記研磨により、前記導電性保護膜が前記第１導体膜で形成されることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）
前記絶縁性保護膜に前記開口を形成した後に、前記強誘電体キャパシタに対して酸素含有雰囲気中で熱処理を施すことを特徴とする付記１に記載の半導体装置の製造方法。
（付記６）
前記層間絶縁膜の前記研磨の後に、前記強誘電体キャパシタの前記上面を覆う部分の前記絶縁性保護膜上と前記層間絶縁膜上に平坦な第２の絶縁性保護膜を形成することを特徴とする付記１〜５のいずれかに記載の半導体装置の製造方法。
（付記７）
前記絶縁性保護膜は、アルミナ、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化ニオブ、酸化シリコン、酸化窒化シリコン、窒化シリコンからなる群から選択される単層または積層の膜であることを特徴とする付記１〜６のいずれかに記載の半導体装置の製造方法。
（付記８）
前記導電性保護膜は、窒化チタン(TiN)、窒化タンタル(TaN)、窒化ハフニウム(HfN)、窒化クロム(CrN)、窒化ジルコニウム(ZrN)、窒化チタンアルミニウム(TiAlN)、酸窒化チタンアルミニウム(TiAlON)、窒化タンタルアルミニウム(TaAlN)、酸窒化タンタルアルミニウム(TaAlON)、窒化ハフニウムアルミニウム(HfAlN)、酸窒化ハフニウムアルミニウム(HfAlON)、窒化クロムアルミニウム(CrAlN)、酸窒化クロムアルミニウム(CrAlON)、窒化ジルコニウムアルミニウム(ZrAlN)、酸窒化ジルコニウムアルミニウム(ZeAlON)、窒化イリジウムシリコン（IrSiN）、酸窒化イリジウムシリコン（IrSiON）、窒化イリジウムアルミニウム（IrAlN）、酸窒化イリジウムアルミニウム（IrAlON）、窒化ルテニウムシリコン（RuSiN）、酸窒化ルテニウムシリコン（RuSiON）、チタン(Ti)、タンタル(Ta)、イリジウム(Ir)、ルテニウム（Ｒｕ）からなる群から選択される単層または積層の膜で形成することを特徴とする付記１〜７のいずれかに記載の半導体装置の製造方法。
（付記９）
前記下部電極は、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、酸化イリジウム（ＩｒＯｘ）、酸化ルテニウム（ＲｕＯｘ）、酸化白金（ＰｔＯｘ）、酸化パラジウム（ＰｄＯｘ）、酸化オスミウム（ＯｓＯｘ）、酸化ロジウム（ＲｈＯｘ）膜、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）からなる群から選択される単層または積層の膜で形成されることを特徴とする付記１〜８のいずれかに記載の半導体装置の製造方法。
（付記１０）
前記強誘電体膜は、ペロブスカイト構造の化合物膜又はビスマス層状系構造の化合物膜であることを特徴とする付記１〜９のいずれかに記載の半導体装置の製造方法。
（付記１１）
上部電極は、貴金属の酸化物を含有する導電膜で形成されることを特徴とする付記１〜１０のいずれかに記載の半導体装置の製造方法。
（付記１２）
前記貴金属の酸化物は、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、及びパラジウム（Ｐｄ）からなる群から選択される一の元素の酸化物であることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
半導体基板と、
前記半導体基板上に形成され、下部電極と強誘電体膜と上部電極とを有するキャパシタと、
前記上部電極の上面の一部と前記キャパシタの側面とを覆う絶縁性保護膜と、
前記上部電極の前記絶縁性保護膜に覆われていない領域を覆う導電性保護膜であって、前記絶縁性保護膜と表面位置が揃う導電性保護膜と、
前記導電性保護膜に接続される配線と、
を有することを特徴とする半導体装置。
（付記１４）
前記キャパシタを、前記キャパシタの前記上面に位置する前記絶縁性保護膜の位置まで埋める層間絶縁膜と、
前記層間絶縁膜に形成され、前記キャパシタの前記下部電極または前記層間絶縁膜の直下のプラグ電極に接続されるコンタクトプラグと、
をさらに有し、前記コンタクトプラグのアスペクト比は１以下であることを特徴とする付記１３に記載の半導体装置。
（付記１５）
前記導電性保護膜の底面は前記上部電極と接し、前記導電性保護膜の上面は前記配線に接していることを特徴とする付記１３に記載の半導体装置。
（付記１６）
前記配線層は、前記導電性保護膜に接する第１金属膜と、前記第１金属膜上の第２金属膜と、前記第２金属膜上の第３金属膜が積層された配線であることを特徴とする付記１３に記載の半導体装置。
【符号の説明】
【００５９】
１，１００Ａ〜１００Ｅ  強誘電体メモリ（半導体装置）
１２、１３２、１７２  上部電極
１３、１３１、１７１  強誘電体膜
１４、１２９、１６９  下部電極
１５，１３５，１７５  強誘電体キャパシタ
１３８  絶縁性保護膜
１４１  開口
１４４  導電性保護膜
１５１  配線
【図１】
0006439284.tif 000002
【図２】
0006439284.tif 000003
【図３Ａ】
0006439284.tif 000004
【図３Ｂ】
0006439284.tif 000005
【図３Ｃ】
0006439284.tif 000006
【図３Ｄ】
0006439284.tif 000007
【図３Ｅ】
0006439284.tif 000008
【図３Ｆ】
0006439284.tif 000009
【図３Ｇ】
0006439284.tif 000010
【図３Ｈ】
0006439284.tif 000011
【図３Ｉ】
0006439284.tif 000012
【図３Ｊ】
0006439284.tif 000013
【図３Ｋ】
0006439284.tif 000014
【図３Ｌ】
0006439284.tif 000015
【図４】
0006439284.tif 000016
【図５】
0006439284.tif 000017
【図６】
0006439284.tif 000018
【図７】
0006439284.tif 000019