(57)【特許請求の範囲】
【請求項１】
ｎ型コラム領域及びｐ型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、
前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるＭＯＳＦＥＴであって、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式（１）で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ（ｘ）を縦軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとしたときに、
当該平均正電荷密度ρ（ｘ）を表す曲線においては、ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正であり、
当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝０の直線及びｘ軸で囲まれた領域の面積は、当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａの直線及びｘ軸で囲まれた領域の面積と等しく、
前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、
前記スーパージャンクション構造の前記第１主面側の表面を基準として、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なる状態における、当該平均正電荷密度ρ（ｘ）が０になるときの深さ位置をＸｍ’とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置をＸ０’とし、
前記スーパージャンクション構造の前記第１主面側の表面を基準として、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と等しくなるように構成された基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化するときの前記平均正電荷密度を基準平均正電荷密度ρ０（ｘ）とした場合に、前記基準平均正電荷密度ρ０（ｘ）が０になるときの深さ位置をＸｍとし、前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層のうち最も深い深さ位置をＸ０としたときに、
｜Ｘ０−Ｘ０’｜＜｜Ｘｍ−Ｘｍ’｜の関係を満たすことを特徴とするＭＯＳＦＥＴ。
【数１】
0006362154.tif 000028
（式（１）中、Ｗｎ（ｘ）は、前記ｎ型コラム領域の前記所定深さ位置における幅を示し、Ｎｄ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度を示し、Ｗｐ（ｘ）は、前記ｐ型コラム領域の前記所定深さ位置における幅を示し、Ｎａ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度を示し、ｑは、電気素量を示し、Ｗは、Ｗｎ（ｘ）＋Ｗｐ（ｘ）＝２Ｗを満たす正の定数を示す。）
【請求項２】
前記平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記スーパージャンクション構造における前記所定深さ位置の深さｘを横軸とし、前記ｐ型コラム領域の前記所定深さ位置における幅Ｗｐ（ｘ）又は前記ｎ型コラム領域の前記所定深さ位置における幅Ｗｎ（ｘ）を縦軸としたときに、
前記ｐ型コラム領域の幅Ｗｐ（ｘ）は、以下の式（２）
【数２】
0006362154.tif 000029
（符号Ａ，Ｂ，λは定数。）
で表され、前記ｎ型コラム領域の幅Ｗｎ（ｘ）は、以下の式（３）
【数３】
0006362154.tif 000030
（符号Ａ，Ｂ，λは定数）
で表されることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項４】
前記スーパージャンクション構造における所定深さ位置における深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎａ（ｘ）又は前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）を縦軸としたときに、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎａ（ｘ）は、以下の式（４）
【数４】
0006362154.tif 000031
（符号Ａ，Ｂ，λは定数）
で表され、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎｄ（ｘ）は、以下の式（５）
【数５】
0006362154.tif 000032
（符号Ａ，Ｂ，λは定数）
で表されることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項５】
前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、
前記スーパージャンクション構造の前記第１主面側の表面を基準として、
前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なる状態における、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置Ｘ０’の前記平均正電荷密度をρ（Ｘ０’）とし、
前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層のうち最も深い深さ位置Ｘ０の前記基準平均正電荷密度をρ０（Ｘ０）としたときに、
ρ０（Ｘ０）＞ρ（Ｘ０’）を満たすことを特徴とする請求項１〜４のいずれかに記載のＭＯＳＦＥＴ。
【請求項６】
前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、
前記スーパージャンクション構造の前記第１主面側の表面を基準として、
前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なる状態における、前記平均正電荷密度ρ（ｘ）が０になるときの深さ位置をＸｍ’とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをＸ１’とし、
前記基準平均正電荷密度ρ０（ｘ）が０になるときの深さ位置をＸｍとし、前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第２主面側の空乏層の表面のうち最も浅い深さ位置をＸ１としたときに、
｜Ｘｍ−Ｘｍ’｜＜｜Ｘ１−Ｘ１’｜の関係を満たすことを特徴とする請求項１〜５のいずれかに記載のＭＯＳＦＥＴ。
【請求項７】
前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、
前記スーパージャンクション構造の前記第１主面側の表面を基準として、
前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なる状態における、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さＸ１’の前記平均正電荷密度をρ（Ｘ１’）とし、
前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第２主面側の空乏層の表面のうち最も浅い深さ位置Ｘ１ の前記基準平均正電荷密度をρ０（Ｘ１）としたときに、
ρ０（Ｘ１）＜ρ（Ｘ１’）を満たすことを特徴とする請求項１〜６のいずれかに記載のＭＯＳＦＥＴ。
【請求項８】
前記ｎ型コラム領域の不純物総量と前記ｐ型コラム領域の不純物総量の差を横軸とし、前記スーパージャンクション構造の前記第１主面側の表面を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さＸ１を縦軸としたときに、
前記ｐ型コラム領域の不純物総量が前記ｎ型コラム領域の不純物総量よりも多い状態となった場合において、当該深さＸ１を示す曲線は、前記ｎ型コラム領域の不純物総量と前記ｐ型コラム領域の不純物総量との差が大きくなると所定の値に収束することを特徴とする請求項１〜７のいずれかに記載のＭＯＳＦＥＴ。
【請求項９】
前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａ’とし、前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとしたときに、
前記平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａ’の直線及びｘ軸で囲まれた領域の面積は、前記基準平均正電荷密度ρ０（ｘ）を表す曲線、ｘ＝ａの直線及びｘ軸で囲まれた領域の面積と等しいことを特徴とする請求項１〜８のいずれかに記載のＭＯＳＦＥＴ。
【請求項１０】
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第２主面側の空乏層の表面のうち最も浅い深さ位置をａとし、前記スーパージャンクション構造における、前記平均正電荷密度ρ（ｘ）が０になる深さ位置の深さをｄとしたときに、０＜ｄ＜ａ／２を満たすことを特徴とする請求項１〜９のいずれかに記載のＭＯＳＦＥＴ。
【請求項１１】
前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面上に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ＭＯＳＦＥＴは、
平面的に見て前記ｎ型コラム領域が位置する領域内において、前記半導体基体の第１主面の表面から前記ベース領域の最深部よりも深い深さ位置まで、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチをさらに備え、
前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなることを特徴とする請求項１〜１０のいずれかに記載のＭＯＳＦＥＴ。
【請求項１２】
前記半導体基体は、前記半導体基体の前記第１主面の表面、かつ、前記ｐ型コラム領域の表面上の全部及び前記ｎ型コラム領域の表面上の一部に形成されたベース領域と、前記半導体基体の前記第１主面の表面、かつ、前記ｎ型コラム領域の表面上に前記ベース領域に隣接するように形成されたｎ型表面高濃度領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ゲート電極は、前記ソース領域と前記ｎ型表面高濃度領域とに挟まれた前記ベース領域の表面上に前記ゲート絶縁膜を介して形成されていることを特徴とする請求項１〜１０のいずれかに記載のＭＯＳＦＥＴ。
【請求項１３】
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、前記ベース領域の最下面の深さ位置のｘ座標を−ｔとし、前記ｐ型コラム領域の最下部の深さ位置のｘ座標をｂとし、前記平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとしたときに、０＜ｔ＋ｄ＜（ｔ＋ｂ）／２を満たすことを特徴とする請求項１１又は１２に記載のＭＯＳＦＥＴ。
【請求項１４】
リアクトルと、
前記リアクトルに電流を供給する電源と、
前記電源から前記リアクトルに供給する電流を制御する請求項１〜１３のいずれかに記載のＭＯＳＦＥＴと、
前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。
【請求項１５】
前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項１４に記載の電力変換回路。
【請求項１６】
前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることを特徴とする請求項１４に記載の電力変換回路。
【請求項１７】
前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項１４に記載の電力変換回路。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ及び電力変換回路に関する。
【背景技術】
【０００２】
従来、ｎ型コラム領域及びｐ型コラム領域から構成されたスーパージャンクション構造を有する半導体基体を備えるＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。【０００３】
なお、本明細書中、スーパージャンクション構造とは、所定の断面で見たときにｎ型コラム領域とｐ型コラム領域とが交互に繰り返し配列されている構造をいう。【０００４】
従来のＭＯＳＦＥＴ９００は、図２５に示すように、ｎ型コラム領域９１４及びｐ型コラム領域９１６から構成されたスーパージャンクション構造９１７と、第１主面の表面、かつ、ｐ型コラム領域９１６の表面上の全部及びｎ型コラム領域９１４の表面上の一部に形成されたベース領域９１８と、第１主面の表面、かつ、ｎ型コラム領域９１４の表面上にベース領域９１８に隣接するように形成されたｎ型表面高濃度領域９１９と、ベース領域９１８の表面に形成されたｎ型のソース領域９２０とを有する半導体基体９１０と、ソース領域９２０とｎ型表面高濃度領域９１９とに挟まれたベース領域９１８の表面上にゲート絶縁膜９３４を介して形成されたゲート電極９３６とを備えるプレーナーゲート型のＭＯＳＦＥＴである。【０００５】
従来のＭＯＳＦＥＴ９００において、ｎ型コラム領域９１４及びｐ型コラム領域９１６は、ｎ型コラム領域９１４の不純物総量とｐ型コラム領域９１６の不純物総量とが等しくなるように形成されている。すなわち、ｎ型コラム領域９１４及びｐ型コラム領域９１６は、チャージバランスが取れている。また、ｎ型コラム領域９１４の不純物濃度及びｐ型コラム領域９１６の不純物濃度はいずれも、深さによらず一定となっている。さらにまた、ｎ型コラム領域９１４の側壁は、第１主面側が狭いテーパ形状となっており、ｐ型コラム領域９１６の側壁は、底が狭いテーパ形状となっている。【０００６】
なお、本明細書中、「不純物総量」とは、ＭＯＳＦＥＴ内の構成要素（ｎ型コラム領域又はｐ型コラム領域）の不純物の総量をいう。【０００７】
従来のＭＯＳＦＥＴ９００は、ｎ型コラム領域９１４及びｐ型コラム領域９１６から構成されたスーパージャンクション構造９１７を有する半導体基体９１０を備えるため、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１１９６１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、従来のＭＯＳＦＥＴ９００においては、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが生じ易くなる、という問題がある。【００１０】
そこで、本発明は、上記した問題を解決するためになされたものであり、ゲート周辺のチャージバランスのバラツキが生じたとしても、ターンオフしたときのスイッチング特性のバラツキが生じ難くなるＭＯＳＦＥＴ及びこれを用いた電力変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
［１］本発明のＭＯＳＦＥＴは、ｎ型コラム領域及びｐ型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるＭＯＳＦＥＴであって、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式（１）で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ（ｘ）を縦軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとしたときに、当該平均正電荷密度ρ（ｘ）を表す曲線においては、ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正であり、当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝０の直線及びｘ軸で囲まれた領域の面積は、当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａの直線及びｘ軸で囲まれた領域の面積と等しく、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、前記スーパージャンクション構造の前記第１主面側の表面を基準として、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なる状態における、当該平均正電荷密度ρ（ｘ）が０になるときの深さ位置をＸｍ’とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置をＸ０’とし、前記スーパージャンクション構造の前記第１主面側の表面を基準として、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と等しくなるように構成された基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化するときの前記平均正電荷密度を基準平均正電荷密度ρ０（ｘ）とした場合に、前記基準平均正電荷密度ρ０（ｘ）が０になるときの深さ位置をＸｍとし、前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層のうち最も深い深さ位置をＸ０としたときに、｜Ｘ０−Ｘ０’｜＜｜Ｘｍ−Ｘｍ’｜の関係を満たすことを特徴とする。
【数１】
0006362154.tif 000002
（式（１）中、Ｗｎ（ｘ）は、前記ｎ型コラム領域の前記所定深さ位置における幅を示し、Ｎｄ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度を示し、Ｗｐ（ｘ）は、前記ｐ型コラム領域の前記所定深さ位置における幅を示し、Ｎａ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度を示し、ｑは、電気素量を示し、Ｗは、Ｗｎ（ｘ）＋Ｗｐ（ｘ）＝２Ｗを満たす正の定数を示す。）【００１２】
なお、本明細書中、「スーパージャンクション構造における所定深さ位置の深さ」とは、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準としたスーパージャンクション構造内の所定の深さ位置の深さのことをいう。また、「第２主面」とは、第１主面とは反対側の主面のことをいう。また、「ｎ型コラム領域の・・・正電荷の平均密度」は、ＭＯＳＦＥＴをターンオフしてｎ型コラム領域が空乏化したときの、ｎ型コラム領域のドナーに起因した正電荷の平均密度を示し、「ｐ型コラム領域の・・・負電荷の平均密度」は、ＭＯＳＦＥＴをターンオフしてｐ型コラム領域が空乏化したときの、ｐ型コラム領域のアクセプタに起因した負電荷の平均密度を示す。【００１３】
また、本明細書中、「基準ＭＯＳＦＥＴ」とは、スーパージャンクション構造（ｐ型コラム領域及びｎ型コラム領域）の形状が本発明のＭＯＳＦＥＴと等しく、かつ、ｐ型コラム領域のｐ型不純物の濃度勾配及びｎ型コラム領域のｎ型不純物の濃度勾配が本発明のＭＯＳＦＥＴと等しく、かつ、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量と等しくなるようにｐ型コラム領域の不純物濃度を調整した構成のＭＯＳＦＥＴをいう。また、「基準平均正電荷密度ρ０（ｘ）」は、基準ＭＯＳＦＥＴの平均正電荷密度をいう。なお、本発明のＭＯＳＦＥＴには、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と同じ状態となる場合(すなわち、チャージバランスが取れている場合）及びｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と異なった状態となる場合(すなわち、チャージバランスにバラツキが生じている場合）の両方が含まれるものとする。【００１４】
［２］本発明のＭＯＳＦＥＴにおいては、前記平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されることが好ましい。【００１５】
なお、本明細書中、「スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表される」とは、当該平均正電荷密度が上に凸の単調な右上がりの曲線で表される場合のみならず、当該平均正電荷密度が階段状（但し、階段の角の部分を結んだ線（包絡線）が上に凸の単調な右上がりの曲線になる）で表される場合や、当該平均正電荷密度が凹凸を繰り返す曲線（但し、包絡線が上に凸の単調な右上がりの曲線になる）で表される場合を含むものとする。【００１６】
［３］本発明のＭＯＳＦＥＴにおいては、前記スーパージャンクション構造における前記所定深さ位置の深さｘを横軸とし、前記ｐ型コラム領域の前記所定深さ位置における幅Ｗｐ（ｘ）又は前記ｎ型コラム領域の前記所定深さ位置における幅Ｗｎ（ｘ）を縦軸としたときに、
前記ｐ型コラム領域の幅Ｗｐ（ｘ）は、以下の式（２）
【数２】
0006362154.tif 000003
（符号Ａ，Ｂ，λは定数。）
で表され、前記ｎ型コラム領域の幅Ｗｎ（ｘ）は、以下の式（３)
【数３】
0006362154.tif 000004
（符号Ａ，Ｂ，λは定数）
で表されることが好ましい。【００１７】
［４］本発明のＭＯＳＦＥＴにおいては、前記スーパージャンクション構造における所定深さ位置における深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎａ（ｘ）又は前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）を縦軸としたときに、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎａ（ｘ）は、以下の式（４）
【数４】
0006362154.tif 000005
（符号Ａ，Ｂ，λは定数）
で表され、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎｄ（ｘ）は、以下の式（５）
【数５】
0006362154.tif 000006
（符号Ａ，Ｂ，λは定数）
で表されることが好ましい。【００１８】
［５］本発明のＭＯＳＦＥＴにおいては、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、前記スーパージャンクション構造の前記第１主面側の表面を基準として、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なる状態における、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置Ｘ０’の前記平均正電荷密度をρ（Ｘ０’）とし、前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層のうち最も深い深さ位置Ｘ０の当該基準平均正電荷密度をρ０（Ｘ０）としたときに、ρ０（Ｘ０）＞ρ（Ｘ０’）を満たすことが好ましい。【００１９】
［６］本発明のＭＯＳＦＥＴにおいては、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、前記スーパージャンクション構造の前記第１主面側の表面を基準として、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なる状態における、前記平均正電荷密度ρ（ｘ）が０になるときの深さ位置をＸｍ’とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをＸ１’とし、前記基準平均正電荷密度ρ０（ｘ）が０になるときの深さ位置をＸｍとし、前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第２主面側の空乏層の表面のうち最も浅い深さ位置をＸ１としたときに、｜Ｘｍ−Ｘｍ’｜＜｜Ｘ１−Ｘ１’｜の関係を満たすことが好ましい。【００２０】
［７］本発明のＭＯＳＦＥＴにおいては、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、前記スーパージャンクション構造の前記第１主面側の表面を基準として、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なる状態における、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さＸ１’の前記平均正電荷密度をρ（Ｘ１’）とし、前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第２主面側の空乏層の表面のうち最も浅い深さ位置Ｘ１ の前記基準平均正電荷密度をρ０（Ｘ１）としたときに、ρ０（Ｘ１）＜ρ（Ｘ１’）を満たすことが好ましい。【００２１】
［８］本発明のＭＯＳＦＥＴにおいては、前記ｐ型コラム領域の不純物総量が前記ｎ型コラム領域の不純物総量よりも多い状態となった場合において、前記ｎ型コラム領域の不純物総量と前記ｐ型コラム領域の不純物総量との差を横軸とし、前記スーパージャンクション構造の前記第１主面側の表面を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さＸ１を縦軸としたときに、当該深さＸ１を示す曲線は、前記ｎ型コラム領域の不純物総量と前記ｐ型コラム領域の不純物総量との差が大きくなるに従って所定の値に収束することが好ましい。【００２２】
［９］本発明のＭＯＳＦＥＴにおいては、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合において、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａ’とし、前記基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとしたときに、前記平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａ’の直線及びｘ軸で囲まれた領域の面積は、前記基準平均正電荷密度ρ０（ｘ）を表す曲線、ｘ＝ａの直線及びｘ軸で囲まれた領域の面積と等しいことが好ましい。【００２３】
［１０］本発明のＭＯＳＦＥＴにおいては、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第２主面側の空乏層の表面のうち最も浅い深さ位置をａとし、前記スーパージャンクション構造における、前記平均正電荷密度ρ（ｘ）が０になる深さ位置の深さをｄとしたときに、０＜ｄ＜ａ／２を満たすことが好ましい。【００２４】
［１１］本発明のＭＯＳＦＥＴにおいては、前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面上に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、前記ＭＯＳＦＥＴは、平面的に見て前記ｎ型コラム領域が位置する領域内において、前記半導体基体の第１主面の表面から前記ベース領域の最深部よりも深い深さ位置まで、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチをさらに備え、前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなることが好ましい。【００２５】
［１２］本発明のＭＯＳＦＥＴにおいては、前記半導体基体は、前記半導体基体の前記第１主面の表面、かつ、前記ｐ型コラム領域の表面上の全部及び前記ｎ型コラム領域の表面上の一部に形成されたベース領域と、前記半導体基体の前記第１主面の表面、かつ、前記ｎ型コラム領域の表面上に前記ベース領域に隣接するように形成されたｎ型表面高濃度領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、前記ゲート電極は、前記ソース領域と前記ｎ型表面高濃度領域とに挟まれた前記ベース領域の表面上に前記ゲート絶縁膜を介して形成されていることが好ましい。【００２６】
［１３］本発明のＭＯＳＦＥＴにおいては、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、前記ベース領域の最下面の深さ位置のｘ座標を−ｔとし、前記ｐ型コラム領域の最下部の深さ位置のｘ座標をｂとし、前記平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとしたときに、０＜ｔ＋ｄ＜（ｔ＋ｂ）／２を満たすことが好ましい。【００２７】
［１４］本発明の電力変換回路は、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御する上記［１］〜［１３］のいずれかに記載のＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする。【００２８】
［１５］本発明の電力変換回路においては、前記整流素子は、ファスト・リカバリー・ダイオードであることが好ましい。【００２９】
［１６］本発明の電力変換回路においては、前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることが好ましい。【００３０】
［１７］本発明の電力変換回路においては、前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることが好ましい。
【発明の効果】
【００３１】
本発明のＭＯＳＦＥＴによれば、｜Ｘ０−Ｘ０’｜＜｜Ｘｍ−Ｘｍ’｜の関係を満たすため、チャージバランスにバラツキが生じｎ過多になった場合であっても、ＭＯＳＦＥＴをターンオフしたときに、第１主面側（ゲート電極側）の平均正電荷密度ρ（ｘ）のずれが少なく、電界が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のｎ型コラム領域の電界が高くなり難くなるため、ゲート周辺のｎ型コラム領域の電位変化が小さくなり易くなる。その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。【００３２】
また、本発明のＭＯＳＦＥＴ及び電力変換回路によれば、｜Ｘ０−Ｘ０’｜＜｜Ｘｍ−Ｘｍ’｜の関係を満たすため、チャージバランスにバラツキが生じた場合であっても、ＭＯＳＦＥＴをターンオフしたときのスイッチング損失のバラツキが大きくなり難くなるため、電力変換回路（特に、電流臨界型ＰＦＣや電流不連続型ＰＦＣ等のようにターンオフ時のスイッチング損失の影響が大きい回路）の動作に不具合が生じることを防ぐことができる(図１３参照。)。【００３３】
また、本発明のＭＯＳＦＥＴによれば、ｎ型コラム領域及びｐ型コラム領域から構成されたスーパージャンクション構造を有する半導体基体を備えるため、従来のＭＯＳＦＥＴ９００の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。【００３４】
また、本発明のＭＯＳＦＥＴによれば、ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正であるため、ｐ型コラム領域の底部付近の深さ位置においては、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも少なくなる（ｎ過多になる）。従って、ＭＯＳＦＥＴをターンオフしたときにｐ型コラム領域から発生した空乏層が第２主面側に向かって広がり難くなる。従って、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難いＭＯＳＦＥＴとなる。
【図面の簡単な説明】
【００３５】
【図１】実施形態１に係る電力変換回路１を示す回路図である。
【図２】実施形態１に係るＭＯＳＦＥＴ１００を示す断面図である。
【図３】式（２）及び式（３）の定数Ａ，Ｂ及びλについて説明するために示す模式図である。なお、図３においては、スーパージャンクション構造１１７（ｎ型コラム領域１１４及びｐ型コラム領域１１６）以外の構成要素の図示を省略している。なお、図３は、図２の一点鎖線で囲まれた領域に対応した図である。
【図４】実施形態１に係るＭＯＳＦＥＴ１００をターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）を説明するために示す模式図である。なお、図４においては、スーパージャンクション構造１１７（ｎ型コラム領域１１４及びｐ型コラム領域１１６）、バッファ層１１３以外の構成要素の図示を省略している（図５（ｂ）において同じ。）。図４左側の２つの軸のうち、左側のＸ軸はスーパージャンクション構造の第１主面側の表面の深さ位置（ベース領域の最下面の深さ位置）を基準（Ｘ＝０）としたときの深さを示す軸であり、Ｘ座標がＸ０の位置はＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置であり、Ｘ座標がＸ１の位置はＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置であり、Ｘ座標がＸ２の位置はｐ型コラム領域１１６の最下部の深さ位置である（図５、１０及び１１において同じ）。図４左側の２つの軸のうち、右側のｘ軸はＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準（ｘ＝０）としたときの深さｘを示す軸であり、ｘ座標が−ｔの位置はベース領域１１８の最下面の深さ位置であり、ｘ座標がｂの位置はｐ型コラム領域１１６の最下部の深さ位置であり、ｘ座標がａの位置はＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置である（図５〜図９において同じ）。
【図５】比較例１に係るＭＯＳＦＥＴ８００を説明するために示す図である。図５（ａ）は比較例１に係るＭＯＳＦＥＴ８００を示す断面図であり、図５（ｂ）は比較例１に係るＭＯＳＦＥＴ８００をターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）を説明するために示す模式図である。
【図６】比較例１に係るＭＯＳＦＥＴ８００（基準ＭＯＳＦＥＴ）において、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）、ｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）（基準平均正電荷密度ρ０（ｘ））及び電界Ｅ（ｘ）（Ｅ０（ｘ））の深さｘに対する変化を表すグラフである。図６（ａ）はｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）の深さｘに対する変化を表すグラフであり、図６（ｂ）はｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）の深さｘに対する変化を表すグラフであり、図６（ｃ）はスーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）の深さｘに対する変化を表すグラフであり、図６（ｄ）はスーパージャンクション構造の所定深さ位置における電界Ｅ（ｘ）の深さｘに対する変化を表すグラフである（図７において同じ。）。なお、図６においては、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準（ｘ＝０）としている（図７〜図９において同じ。）
【図７】実施形態１に係るＭＯＳＦＥＴ１００（基準ＭＯＳＦＥＴ）において、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｎ型コラム領域１１４の所定深さ位置における幅Ｗｎ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における幅Ｗｐ（ｘ）、ｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）（基準平均正電荷密度ρ０（ｘ））及び電界Ｅ（ｘ）（Ｅ０（ｘ））の深さｘに対する変化を表すグラフである。
【図８】比較例１におけるｎ過多ＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）、ｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）及び電界Ｅ（ｘ）の深さｘに対する変化を表すグラフである。図８（ａ）はｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）の深さｘに対する変化を表すグラフであり、図８（ｂ）はｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）の深さｘに対する変化を表すグラフであり、図８（ｃ）はスーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）の深さｘに対する変化を表すグラフであり、図８（ｄ）はスーパージャンクション構造の所定深さ位置における電界Ｅ（ｘ）の深さｘに対する変化を表すグラフである(図９において同じ。)。なお、ｘ座標が−ｔ’の位置はベース領域１１８の最下面の深さ位置であり、ｘ座標がｂ’の位置はｐ型コラム領域１１６の最下部の深さ位置であり、ｘ座標がａ’の位置はＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置である（図９において同じ）。また、ｔ’＋ｂ’＝ｔ＋ｂを満たす（図９において同じ）。
【図９】実施形態１におけるｎ過多ＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｎ型コラム領域１１４の所定深さ位置における幅Ｗｎ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における幅Ｗｐ（ｘ）、ｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）及び電界Ｅ（ｘ）の深さｘに対する変化を表すグラフである。
【図１０】比較例１における基準ＭＯＳＦＥＴ及びｎ過多ＭＯＳＦＥＴについて、基準平均正電荷密度ρ０（Ｘ）、平均正電荷密度ρ（Ｘ）、及び、それぞれの電界Ｅ０（Ｘ）、Ｅ（Ｘ）の深さＸに対する変化を表すグラフである。図１０（ａ）は比較例１における基準ＭＯＳＦＥＴ及びｎ過多ＭＯＳＦＥＴについて、基準平均正電荷密度ρ０（Ｘ）及び平均正電荷密度ρ（Ｘ）の深さＸに対する変化を表すグラフであり、図１０（ｂ）は比較例１における基準ＭＯＳＦＥＴ及びｎ過多ＭＯＳＦＥＴについて、それぞれの電界Ｅ０（Ｘ）、Ｅ（Ｘ）の深さＸに対する変化を表すグラフである。
【図１１】実施形態１における基準ＭＯＳＦＥＴ及びｎ過多ＭＯＳＦＥＴについて、基準平均正電荷密度ρ０（Ｘ）、平均正電荷密度ρ（Ｘ）、及び、それぞれの電界Ｅ０（Ｘ）、Ｅ（Ｘ）の深さＸに対する変化を表すグラフである。図１１（ａ）は実施形態１における基準ＭＯＳＦＥＴ及びｎ過多ＭＯＳＦＥＴについて、基準平均正電荷密度ρ０（Ｘ）及び平均正電荷密度ρ（Ｘ）の深さＸに対する変化を表すグラフであり、図１１（ｂ）は実施形態１における基準ＭＯＳＦＥＴ及びｎ過多ＭＯＳＦＥＴについて、それぞれの電界Ｅ０（Ｘ）、Ｅ（Ｘ）の深さＸに対する変化を表すグラフである。
【図１２】実施形態１に係るＭＯＳＦＥＴ１００において、ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量の差（チャージバランス）と、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置Ｘ０、当該平均正電荷密度ρ（ｘ）が０になるときの深さ位置Ｘｍ及びＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さＸ１との関係を示すグラフである。
【図１３】実施形態１に係るＭＯＳＦＥＴ１００及び比較例１に係るＭＯＳＦＥＴ８００において、チャージバランスと、ＭＯＳＦＥＴをターンオフしたときのスイッチング損失Ｅоｆｆ及びＭＯＳＦＥＴをターンオンしたときのスイッチング損失Ｅоｎとの関係を示すグラフである。図１３（ａ）は比較例１に係るＭＯＳＦＥＴ１００において、チャージバランスと、ＭＯＳＦＥＴをターンオフしたときのスイッチング損失Ｅоｆｆ及びＭＯＳＦＥＴをターンオンしたときのスイッチング損失Ｅоｎとの関係を示すグラフであり、図１３（ｂ）は実施形態１に係るＭＯＳＦＥＴ８００において、チャージバランスと、ＭＯＳＦＥＴをターンオフしたときのスイッチング損失Ｅоｆｆ及びＭＯＳＦＥＴをターンオンしたときのスイッチング損失Ｅоｎとの関係を示すグラフである。
【図１４】比較例１に係るＭＯＳＦＥＴ８００を用いた電力変換回路において、ＭＯＳＦＥＴをターンオフしたときのドレイン・ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。なお、図１４中、ｐ過多は、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも１０％多い場合を示し、ｎ過多は、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも１０％多い場合を示し、Ｊｕｓｔは、ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量とが等しい場合を示す（図１５において同じ。）。また、電源電圧は３００Ｖである（図１５において同じ）。
【図１５】実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴをターンオフしたときのドレイン・ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。
【図１６】比較例１に係るＭＯＳＦＥＴ８００において、ターンオフ期間中のある瞬間の空乏層の様子を示す模式図である。なお、図１６において、ソース領域の図示を省略している（図１７において同じ）。
【図１７】実施形態１に係るＭＯＳＦＥＴ１００において、ＭＯＳＦＥＴをターンオフしたときのある瞬間の空乏層の様子を示す模式図である。なお、図１７は、図１６と同じタイミングの空乏層の様子を示す。
【図１８】比較例２に係るＭＯＳＦＥＴ７００及び実施例に係るＭＯＳＦＥＴ１００Ａを示す断面図である。図１８（ａ）は比較例２に係るＭＯＳＦＥＴ７００を示す断面図であり、図１８（ｂ）は実施例に係るＭＯＳＦＥＴ１００Ａを示す断面図である。なお、図１８は模式図であり、図１９のシミュレーション結果に用いた構造の寸法及び形状を厳密に反映したものではない。
【図１９】比較例２に係るＭＯＳＦＥＴ７００及び実施例に係るＭＯＳＦＥＴ１００Ａにおいて、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図である。図１９（ａ）は比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図であり、図１９（ｂ）は実施例に係るＭＯＳＦＥＴ１００Ａにおいて、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図である。なお、図１９（ａ）は、図１８（ａ）の一点鎖線で囲まれた領域に対応した図であり、図１９（ｂ）は、図１８（ｂ）の一点鎖線で囲まれた領域に対応した図である。また、図１９において太い黒実線は、ｎ型コラム領域とｐ型コラム領域との境界を示し、黒い細実線は３Ｖごとに引いた等電位線を示し、白実線はキャリアが通常時の５％となる領域とそれ以外の領域との境界を示す。
【図２０】実施形態２に係るＭＯＳＦＥＴ１０２を説明するために示す図である。図２０（ａ）は実施形態２に係るＭＯＳＦＥＴ１０２を示す断面図であり、図２０（ｂ）はＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｎ型コラム領域１１４の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における幅Ｗｐ（ｘ）の深さｘに対する変化を表すグラフであり、図２０（ｃ）はｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）の深さｘに対する変化を表すグラフである。
【図２１】実施形態３に係るＭＯＳＦＥＴ２００を示す断面図である。
【図２２】実施形態４に係る電力変換回路２を示す回路図である。
【図２３】変形例１に係るＭＯＳＦＥＴ１０４を示す断面図である。
【図２４】変形例２に係るＭＯＳＦＥＴ１０６を示す断面図である。
【図２５】従来のＭＯＳＦＥＴ９００を示す断面図である。なお、符号９１２は低抵抗半導体層を示し、符号９１３はバッファ層を示し、符号９１５はｎ型半導体層を示し、符号９３０はソース電極を示し、符号９３２はドレイン電極を示す。
【発明を実施するための形態】
【００３６】
以下、本発明のＭＯＳＦＥＴ及び電力変換回路について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
【００３７】
［実施形態１］
１．実施形態１に係る電力変換回路１の構成及び動作
実施形態１に係る電力変換回路１は、ＤＣ−ＤＣコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態１に係る電力変換回路１は、図１に示すように、リアクトル１０と、電源２０と、実施形態１に係るＭＯＳＦＥＴ１００と、整流素子３０とを備える。
【００３８】
リアクトル１０は、流れる電流によって形成される磁場にエネルギーを蓄えることができる受動素子である。
電源２０は、リアクトル１０に電流を供給する直流電源である。ＭＯＳＦＥＴ１００は、電源２０からリアクトル１０に供給する電流を制御する。具体的には、ＭＯＳＦＥＴ１００は、ドライブ回路（図示せず）からＭＯＳＦＥＴ１００のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、リアクトル１０と電源２０の負極との間を導通させる。ＭＯＳＦＥＴ１００の具体的な構成については、後述する。
整流素子３０は、電源２０からリアクトル１０に供給する電流の整流動作を行うファスト・リカバリー・ダイオードである。具体的には、整流素子３０は、ライフタイムコントロールされたｐｉｎダイオードである。
【００３９】
電源２０の陽極（＋）は、リアクトル１０の一方端１２及び整流素子３０のカソード電極と電気的に接続されており、電源２０の負極（−）は、ＭＯＳＦＥＴ１００のソース電極と電気的に接続されている。また、ＭＯＳＦＥＴ１００のドレイン電極は、リアクトル１０の他方端１４及び整流素子３０のアノード電極と電気的に接続されている。
【００４０】
このような電力変換回路１において、ＭＯＳＦＥＴ１００がオン状態のときは、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路が形成され、当該電流経路に電流が流れる。このとき、リアクトル１０には電源２０の電気エネルギーが蓄積される。
そして、ＭＯＳＦＥＴ１００をターンオフしたときには、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路を流れる電流が減少し、やがて０になる。一方、リアクトル１０は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる（リアクトル１０に蓄積された電気エネルギーが放出される）。リアクトル１０の起電力により発生した電流は整流素子３０に向かい、整流素子３０に順方向電流が流れる。
なお、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、リアクトル１０に流れる電流量に等しい。そして、ＭＯＳＦＥＴ１００のスイッチング期間は短い（長く見積もっても１００ｎｓｅｃ）ため、その期間内においてリアクトル１０を流れる電流量はほとんど変化しない。従って、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、オン状態、ターンオフ期間、オフ状態のいずれの場合でもほとんど変化しない。
【００４１】
ところで、このような電力変換回路１において、ＭＯＳＦＥＴとして、ｎ型コラム領域９１４の側壁が、第１主面側が狭いテーパ形状となっており、かつ、ｐ型コラム領域９１６の側壁が、底が狭いテーパ形状となっているＭＯＳＦＥＴ（例えば、従来のＭＯＳＦＥＴ９００）を用いた場合には、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが生じ易くなるという問題がある（後述する図１４参照。）。
【００４２】
特に、電力変換回路として、電流臨界型ＰＦＣや電流不連続型ＰＦＣ等のようにターンオフ時のスイッチング損失の影響が大きい回路を用いた場合において、ＭＯＳＦＥＴとして、ｎ型コラム領域の側壁が、第１主面側が狭いテーパ形状となっており、かつ、ｐ型コラム領域の側壁が、底が狭いテーパ形状となっているＭＯＳＦＥＴを用いた場合(例えば、従来のＭＯＳＦＥＴ９００を用いた場合)には、後述する図１３（ｂ）のＥｏｆｆに示すように、ターンオフしたときのチャージバランスにバラツキが生じるとスイッチング損失のバラツキが大きくなり、電力変換回路の動作に不具合が生じうる、という問題がある。
【００４３】
そこで、本発明においては、ＭＯＳＦＥＴとして、下記の実施形態１に係るＭＯＳＦＥＴ１００を用いる。
【００４４】
２．実施形態１に係るＭＯＳＦＥＴ１００の構成
実施形態１に係るＭＯＳＦＥＴ１００は、図２に示すように、半導体基体１１０と、トレンチ１２２と、ゲート電極１２６と、層間絶縁膜１２８と、ソース電極１３０と、ドレイン電極１３２とを備えるトレンチゲート型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００のドレイン・ソース間耐圧は、３００Ｖ以上であり、例えば６００Ｖである。
【００４５】
半導体基体１１０は、ｎ型の低抵抗半導体層１１２、低抵抗半導体層１１２上に形成され低抵抗半導体層１１２よりも不純物濃度が低いｎ型のバッファ層１１３、バッファ層１１３上に水平方向に沿って交互に配列されたｎ型コラム領域１１４及びｐ型コラム領域１１６から構成されたスーパージャンクション構造１１７、ｎ型コラム領域１１４及びｐ型コラム領域１１６の表面上に形成されたｐ型のベース領域１１８、並びに、ベース領域１１８の表面に形成されたｎ型のソース領域１２０を有する。なお、バッファ層１１３及びｎ型コラム領域１１４は一体的に形成されており、バッファ層１１３とｎ型コラム領域１１４とでｎ型半導体層１１５を構成している。
【００４６】
ｎ型コラム領域１１４及びｐ型コラム領域１１６は、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準（ｘ＝０）として、スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）又はｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）を縦軸としたときに、当該幅Ｗｎ（ｘ）は、上に凸の右上がりの曲線で表され、当該幅Ｗｐ（ｘ）は、下に凸の右下がりの曲線で表される（図７（ａ）参照。）。すなわち、ｎ型コラム領域１１４は、断面で見ると伏せたグラスのような形状をしており、ｐ型コラム領域１１６は、断面で見るとトランペットのような形状をしている。
【００４７】
具体的には、スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、ｎ型コラム領域１１４の所定深さ位置における幅Ｗｎ（ｘ）又はｐ型コラム領域１１６の所定深さ位置における幅Ｗｐ（ｘ）を縦軸としたときに、ｐ型コラム領域の幅Ｗｐ（ｘ）は、以下の式（２）
【数２】
0006362154.tif 000007
（符号Ａ，Ｂ，λは定数）
で表されｎ型コラム領域の幅Ｗｎ（ｘ）は、以下の式（３）
【数３】
0006362154.tif 000008
（符号Ａ，Ｂ，λは定数）
で表される。
【００４８】
ここで、上記式（２）及び式（３）の定数Ｗ、Ａ、Ｂ及びλの意味について説明する(図３参照。)。
Ｗは、Ｗｎ（ｘ）＋Ｗｐ（ｘ）＝２Ｗを満たす正の定数を示す。言い換えると、Ｗは、ｎ型コラム領域１１４とｐ型コラム領域１１６の平均のピッチ幅（平均コラム幅）を示す。
また、定数Ｂは、深さｘを無限大としたときに、ｐ型コラム領域１１６の幅と平均コラム幅Ｗとの差分を示す。従って、ｐ型コラム領域１１６の幅は、深さｘを無限大としたときに平均コラム幅ＷよりもＢだけ細くなっている。なお、ｎ型コラム領域１１４とｐ型コラム領域１１６との境界線を描き、平均コラム幅Ｗの線との乖離を見る場合、片側の乖離幅はＢ／２となる。従って、両側の乖離幅を足して、合計の乖離幅はＢとなる。このとき、ｎ型コラム領域１１４は、平均コラム幅ＷよりもＢだけ太くなっている。また、上記から自然に導かれるが、深さｘが無限大となったときの想定において、ｐ型コラム領域１１６とｎ型コラム領域１１４との差分は、２Ｂとなる。
また、定数Ａは指数関数ｅｘの係数であり、ｘ＝０のときに、深さが無限大の時のｐ型コラム領域１１６の幅から広くなっている幅を示している。
さらにまた、定数λは、指数関数の減衰の速さを与える尺度である。実施形態１においては、ｐ型コラム領域１１６の幅が、深さ無限大におけるｐ型コラム領域１１６の幅Ｗ−Ｂに漸近するときの深さの尺度を示す。同様に、ｎ型コラム領域１１４の幅が、深さ無限大におけるｎ型コラム領域１１４の幅Ｗ＋Ｂに漸近するときの深さの尺度を示す。図３に示すように、ｎ型コラム領域１１４とｐ型コラム領域１１６との境界線において、任意の深さｆにおける接線をひき、この接線と、漸近線との交点をとると、交点の深さは、必ずｆ＋λとなる。また、深さａにおける上記境界線と漸近線との乖離幅と、深さｆ＋λにおける上記境界線と漸近線との乖離幅とを比較すると、後者の乖離幅は、前者の乖離幅の１/ｅとなる（約２．７分の１）。
【００４９】
ｎ型コラム領域１１４の不純物濃度及びｐ型コラム領域１１６の不純物濃度はいずれも深さによらず一定である。
【００５０】
ｎ型コラム領域１１４、ｐ型コラム領域１１６、ソース領域１２０、トレンチ１２２及びゲート電極１２６はいずれも、平面的に見てストライプ状に形成されている。
【００５１】
低抵抗半導体層１１２の厚さは、例えば１００μｍ〜４００μｍの範囲内にあり、低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。ｎ型半導体層１１５の厚さは、例えば５μｍ〜１２０μｍの範囲内にある。ｎ型半導体層１１５の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ｐ型コラム領域１１６の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ベース領域１１８の最深部の深さ位置は、例えば０．５μｍ〜４．０μｍの範囲内にあり、ベース領域１１８の不純物濃度は、例えば５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。ソース領域１２０の最深部の深さ位置は、例えば０．１μｍ〜０．４μｍの範囲内にあり、ソース領域１２０の不純物濃度は、例えば５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲内にある。
【００５２】
トレンチ１２２は、平面的に見てｎ型コラム領域１１４が位置する領域内に、半導体基体１１０の第１主面の表面からベース領域１１８の最深部よりも深い深さ位置まで、ソース領域１２０の一部が内周面に露出するように形成されている。トレンチ１２２の深さは、例えば５μｍである。
【００５３】
ゲート電極１２６は、トレンチ１２２の内周面に形成されたゲート絶縁膜１２４を介してトレンチ１２２の内部に埋め込まれてなる。ゲート絶縁膜１２４は、熱酸化法により形成された厚さが例えば１００ｎｍの二酸化珪素膜からなる。ゲート電極１２６は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
【００５４】
層間絶縁膜１２８は、ソース領域１２０の一部、ゲート絶縁膜１２４及びゲート電極１２６を覆うように形成されている。層間絶縁膜１２８は、ＣＶＤ法により形成された厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
【００５５】
ソース電極１３０は、ベース領域１１８、ソース領域１２０の一部、及び、層間絶縁膜１２８を覆うように形成され、ソース領域１２０と電気的に接続されている。ドレイン電極１３２は、低抵抗半導体層１１２の表面上に形成されている。ソース電極１３０は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ−Ｃｕ系の合金）からなる。ドレイン電極１３２は、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば０．５μｍである。
【００５６】
３．スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）について
ＭＯＳＦＥＴをターンオフしたときの、ｎ型コラム領域１１４の正電荷の電荷量及びｐ型コラム領域１１６の負電荷の電荷量を評価するために、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）（以下、単に平均正電荷密度ρ（ｘ）という。）を用いる。
【００５７】
ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、スーパージャンクション構造１１７における所定深さ位置の深さ（以下、単に深さｘという）をｘとすると、平均正電荷密度ρ（ｘ）は、以下の式（１）で表される。
【数１】
0006362154.tif 000009
（式（１）中、Ｗｎ（ｘ）は、ｎ型コラム領域１１４の所定深さ位置における幅を示し、Ｎｄ（ｘ）は、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度を示し、Ｗｐ（ｘ）は、ｐ型コラム領域の所定深さ位置における幅を示し、Ｎａ（ｘ）は、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度を示し、ｑは、電気素量を示し、Ｗは、Ｗｎ（ｘ）＋Ｗｐ（ｘ）＝２Ｗを満たす正の定数を示す。図４参照。）
【００５８】
ここで、ｎ型コラム領域１１４の不純物濃度とｐ型コラム領域１１６の不純物濃度がそれぞれ深さによらず一定であるとすると、Ｎａ（ｘ）＝Ｎｄ（ｘ）＝Ｎ０となり、以下のような式（６）で表される。
【数６】
0006362154.tif 000010
【００５９】
また、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、スーパージャンクション構造１１７の所定深さ位置における電界Ｅ（ｘ）（以下、単に電界Ｅ（ｘ）という。）は、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｎ型コラム領域１１４の所定深さ位置における正電荷（ドナー）及びｐ型コラム領域１１６の所定深さ位置における負電荷（アクセプタ）から発生する電界を表したものであり、以下の式（７）で表される。
【数７】
0006362154.tif 000011
（式（７）中、εは、半導体基体の材料（例えばシリコン）の誘電率を示す。）
【００６０】
次に、実施形態１に係るＭＯＳＦＥＴ１００の平均正電荷密度ρ（ｘ）を説明するために、まず、比較例１に係るＭＯＳＦＥＴ８００を説明する。
比較例１に係るＭＯＳＦＥＴ８００（図５参照。）は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、従来のＭＯＳＦＥＴ９００と同様に、ｎ型コラム領域８１４の側壁は、第１主面側が狭いテーパ形状となっており、ｐ型コラム領域８１６の側壁は、底が狭いテーパ形状となっている点で、実施形態１に係るＭＯＳＦＥＴ１００とは異なる。
【００６１】
比較例１に係るＭＯＳＦＥＴ８００においては、深さｘを横軸とし、ｎ型コラム領域８１４の所定深さ位置における幅Ｗｎ（ｘ）又はｐ型コラム領域８１６の所定深さ位置における幅Ｗｐ（ｘ）を縦軸としたときに、当該幅Ｗｐ（ｘ）は、右下がりの直線で表され、当該幅Ｗｎ（ｘ）は、右上がりの直線で表される（図６（ａ）参照。）。
また、比較例１に係るＭＯＳＦＥＴ８００においては、実施形態１に係るＭＯＳＦＥＴ１００と同様に、ｎ型コラム領域８１４の不純物濃度及びｐ型コラム領域８１６の不純物濃度は深さによらず一定である（図６（ｂ）参照。）。
これらのことから、比較例１に係るＭＯＳＦＥＴ８００において、平均正電荷密度ρ（ｘ）は、右上がりの直線で表される（図６（ｃ）参照。）。
【００６２】
平均正電荷密度ρ（ｘ）を表す直線について詳しく見ると、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、ベース領域の最下面の深さ位置のｘ座標を−ｔとし、ｐ型コラム領域の最下部の深さ位置のｘ座標をｂとし、平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとし、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置のｘ座標をａとすると、以下の（１）〜（３）が成り立つ。
（１）ｄ＝ａ／２を満たす。すなわち、当該平均正電荷密度ρ（ｘ）が０になるときの所定深さ位置の深さｄは、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さａの半分の深さとなる。（すなわち、ｘ＝ａ／２のときの深さ位置においてチャージバランスが取れている）。
（２）ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正である。
（３）当該平均正電荷密度ρ（ｘ）を表す直線、ｘ＝０の直線及び横軸（ｘ軸）で囲まれた領域の面積Ｓ１は、当該平均正電荷密度ρ（ｘ）を表す直線、ｘ＝ａの直線及び横軸（ｘ軸）で囲まれた領域の面積Ｓ２と等しい。
【００６３】
また、比較例１に係るＭＯＳＦＥＴ８００において、電界Ｅ（ｘ）は、ｘ＝ａ／２を頂点とする下に凸の二次関数となる（図６（ｄ）参照。）。なお、電界Ｅ（ｘ）が負になるということは、ｘが０に近づく向きに電界ベクトルが向いていることを示している。
【００６４】
これに対して、実施形態１に係るＭＯＳＦＥＴ１００においては、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準としたときの深さｘを横軸とし、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）又はｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）を縦軸としたときに、当該幅Ｗｎ（ｘ）は、上に凸の単調な右上がりの曲線で表され、当該幅Ｗｐ（ｘ）は、下に凸の単調な右下がりの曲線で表される（図７（ａ）参照。）。
また、実施形態１に係るＭＯＳＦＥＴ１００においては、正電荷の平均密度Ｎｄ（ｘ）と負電荷の平均密度Ｎａ（ｘ）は深さによらず一定である（図７（ｂ）参照。）。これらのことから、実施形態１に係るＭＯＳＦＥＴ１００において、平均正電荷密度ρ（ｘ）は、上に凸の単調な右上がりの曲線で表される（図７（ｃ）参照。）。
【００６５】
平均正電荷密度ρ（ｘ）を表す曲線について詳しく見ると、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、ベース領域の最下面の深さ位置のｘ座標を−ｔとし、ｐ型コラム領域の最下部の深さ位置のｘ座標をｂとし、平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとし、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置のｘ座標をａとすると、以下の（１）〜（４）が成り立つ。
（１）０＜ｄ＜ａ／２を満たす。すなわち、当該平均正電荷密度ρ（ｘ）が０になるときの所定深さ位置の深さｄは、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さａの半分の深さよりも浅い（チャージバランスが取れている深さ位置が比較例１に係るＭＯＳＦＥＴ８００におけるチャージバランスが取れている深さ位置よりも浅い）。
（２）ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正である。
（３）当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝０の直線及び横軸（ｘ軸）で囲まれた領域の面積Ｓ３は、当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａの直線及び横軸（ｘ軸）で囲まれた領域の面積Ｓ４と等しい。
（４）０＜ｔ＋ｄ＜（ｔ＋ｂ）／２を満たす。
【００６６】
また、電界Ｅ（ｘ）は、ｘ＝ｄを頂点とする下に凸の関数となる（図７（ｄ）参照。）。このとき、ｘ＜ｄのとき、電界Ｅ（ｘ）は急激に減少し、ｘ＞ｄのとき、電界Ｅ（ｘ）は緩やかに増加する。
【００６７】
４．チャージバランスのバラツキとスイッチング特性との関係について
（１）チャージバランスのバラツキと平均正電荷密度ρ（ｘ）のずれについて
実施形態１に係るＭＯＳＦＥＴにおける、チャージバランスのバラツキとスイッチング特性との関係について説明するために、まず、実施形態１に係るＭＯＳＦＥＴのチャージバランスにバラツキが生じた場合の平均正電荷密度ρ（ｘ）のずれについて説明する。このために、スーパージャンクション構造（ｐ型コラム領域及びｎ型コラム領域）の形状が等しく、チャージバランスにバラツキが生じていない基準ＭＯＳＦＥＴと、スーパージャンクション構造（ｐ型コラム領域及びｎ型コラム領域）の形状が等しく、チャージバランスにバラツキが生じｎ過多になったＭＯＳＦＥＴ（ｎ過多ＭＯＳＦＥＴ）とを比較する。
【００６８】
（１−１）比較例１における基準ＭＯＳＦＥＴについて
比較例１における基準ＭＯＳＦＥＴは、スーパージャンクション構造（ｐ型コラム領域及びｎ型コラム領域）の形状が比較例１に係るＭＯＳＦＥＴ８００と等しく、かつ、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と等しく、チャージバランスが取れているＭＯＳＦＥＴである（図６参照。）。
具体的には、比較例１に係る基準ＭＯＳＦＥＴは、スーパージャンクション構造（ｐ型コラム領域及びｎ型コラム領域）の形状が比較例１に係るＭＯＳＦＥＴ８００と等しく、かつ、ｐ型コラム領域のｐ型不純物の濃度勾配及びｎ型コラム領域のｎ型不純物の濃度勾配が比較例１に係るＭＯＳＦＥＴ８００と等しく、かつ、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と等しくなるようにｐ型コラム領域の不純物濃度を調整した(ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と等しいため不純物濃度を調整しない場合も含む)構成のＭＯＳＦＥＴである。
なお、基準ＭＯＳＦＥＴの平均正電荷密度を基準平均正電荷密度ρ０（ｘ）で表す。
【００６９】
（１−２）比較例１におけるｎ過多ＭＯＳＦＥＴについて
比較例１におけるｎ過多ＭＯＳＦＥＴは、スーパージャンクション構造（ｐ型コラム領域及びｎ型コラム領域）の形状が比較例１に係るＭＯＳＦＥＴ８００と等しく、かつ、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域の不純物総量よりも大きくなるように構成されたＭＯＳＦＥＴである(図８参照。)。
【００７０】
比較例１におけるｎ過多ＭＯＳＦＥＴのｎ型コラム領域１１４の所定深さ位置における幅Ｗｎ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）は、比較例１に係る基準ＭＯＳＦＥＴのｎ型コラム領域１１４の所定深さ位置における幅Ｗｎ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）と同じである(図８(ａ)及び図８（ｂ）参照。)。一方、比較例１におけるｎ過多ＭＯＳＦＥＴのｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）は、比較例１における基準ＭＯＳＦＥＴのｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）よりも大きくなっている。
【００７１】
比較例１におけるｎ過多ＭＯＳＦＥＴにおいては、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも大きくなっているため、比較例１における基準ＭＯＳＦＥＴとは空乏層の伸び方が異なる。すなわち、ｎ型コラム領域１１４においては、空乏層が伸び難くなり、ｐ型コラム領域１１６においては、空乏層が伸び易くなる。従って、｜−ｔ’｜＜｜−ｔ｜を満たす。
【００７２】
比較例１におけるｎ過多ＭＯＳＦＥＴの平均正電荷密度ρ（ｘ）及び電界Ｅ（ｘ）は、比較例１に係る基準ＭＯＳＦＥＴの平均正電荷密度ρ（ｘ）及び電界Ｅ（ｘ）とよく似たグラフをしている(図８(ｃ)及び図８（ｄ）参照)。
【００７３】
なお、当該ｎ過多平均正電荷密度ρ（ｘ）を表す直線、ｘ＝０の直線及びｘ軸で囲まれた領域の面積Ｓ１’は、当該ｎ過多平均正電荷密度ρ（ｘ）を表す直線、ｘ＝ａの直線及びｘ軸で囲まれた領域の面積Ｓ２’と等しい。
【００７４】
（１−３）実施形態１における基準ＭＯＳＦＥＴについて
実施形態１における基準ＭＯＳＦＥＴは、スーパージャンクション構造（ｐ型コラム領域及びｎ型コラム領域）の形状が実施形態１に係るＭＯＳＦＥＴ１００と等しく、かつ、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と等しく、チャージバランスが取れているＭＯＳＦＥＴである（図７参照。）。
具体的には、実施形態１における基準ＭＯＳＦＥＴは、スーパージャンクション構造（ｐ型コラム領域及びｎ型コラム領域）の形状が実施形態１に係るＭＯＳＦＥＴ１００と等しく、かつ、ｐ型コラム領域のｐ型不純物の濃度勾配及びｎ型コラム領域のｎ型不純物の濃度勾配が実施形態１に係るＭＯＳＦＥＴ１００と等しく、かつ、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と等しくなるようにｐ型コラム領域の不純物濃度を調整した(ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と等しいため不純物濃度を調整しない場合も含む)構成のＭＯＳＦＥＴである（図７（ｂ）参照。）。実施形態１においては、実施形態１における基準ＭＯＳＦＥＴは、実施形態１に係るＭＯＳＦＥＴと等しい。
なお、このときの平均正電荷密度を基準平均正電荷密度ρ０（ｘ）で表す。
【００７５】
（１−４）実施形態１におけるｎ過多ＭＯＳＦＥＴについて
実施形態１におけるｎ過多ＭＯＳＦＥＴは、スーパージャンクション構造（ｐ型コラム領域及びｎ型コラム領域）の形状が実施形態１に係るＭＯＳＦＥＴ１００と等しく、かつ、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域の不純物総量よりも大きくなるように構成されたＭＯＳＦＥＴである。
【００７６】
実施形態１におけるｎ過多ＭＯＳＦＥＴにおいては、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と等しくなっているため、実施形態１に係る基準ＭＯＳＦＥＴとは空乏層の伸び方が異なる。すなわち、ｎ型コラム領域１１４においては、空乏層が伸び易くなり、ｐ型コラム領域１１６においては、空乏層が伸び難くなる。従って、｜−ｔ’｜＜｜−ｔ｜を満たす。
【００７７】
実施形態１におけるｎ過多ＭＯＳＦＥＴのｎ型コラム領域１１４の所定深さ位置における幅Ｗｎ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）は、実施形態１に係る基準ＭＯＳＦＥＴのｎ型コラム領域１１４の所定深さ位置における幅Ｗｎ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）と同じである（図９（ａ）及び図９（ｂ）参照。）。一方、実施形態１におけるｎ過多ＭＯＳＦＥＴのｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）は、実施形態１に係る基準ＭＯＳＦＥＴのｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）よりも大きくなっている。
【００７８】
実施形態１におけるｎ過多ＭＯＳＦＥＴの平均正電荷密度ρ（ｘ）及びＥ（ｘ）の曲線は、比較例１に係る基準ＭＯＳＦＥＴの平均正電荷密度ρ（ｘ）及びＥ（ｘ）とよく似た形状の曲線をしている（図９（ｃ）及び（ｄ）参照。）。
【００７９】
なお、当該ｎ過多平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝０の直線及びｘ軸で囲まれた領域の面積Ｓ３’は、当該ｎ過多平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａの直線及びｘ軸で囲まれた領域の面積Ｓ４’と等しい。
【００８０】
また、当該ｎ過多平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａ’の直線及びｘ軸で囲まれた領域の面積Ｓ４’(図９参照。）は、基準平均正電荷密度ρ０（ｘ）を表す曲線、ｘ＝ａの直線及びｘ軸で囲まれた領域の面積Ｓ４（図７参照。）と等しい。
【００８１】
（１−５）チャージバランスのバラツキと平均正電荷密度ρ（ｘ）のずれと関係について
次に、チャージバランスのバラツキと平均正電荷密度ρ（ｘ）のずれとの関係について説明する。スーパージャンクション構造の第１主面側の表面を基準として、比較例１の場合及び実施形態１の場合のいずれも、ｎ過多ＭＯＳＦＥＴにおける平均正電荷密度ρ（Ｘ）のグラフが基準平均正電荷密度ρ０（Ｘ）のグラフよりも左側に位置する(図１０及び図１１参照。)。従って、チャージバランスにバラツキが生じｎ過多になった場合に、ｎ過多ＭＯＳＦＥＴにおける電界Ｅ（Ｘ）が最も高い点（Ｅ（Ｘｍ’））が、基準ＭＯＳＦＥＴにおける電界Ｅ（Ｘ）が最も高い点（Ｅ（Ｘｍ））よりもソース電極側に近くなる。
【００８２】
比較例１におけるｎ過多ＭＯＳＦＥＴ及び比較例１における基準ＭＯＳＦＥＴにおいて、スーパージャンクション構造の上面（ベース領域の最下面）を基準として、ｎ過多ＭＯＳＦＥＴにおける平均正電荷密度ρ（Ｘ）の直線と基準平均正電荷密度ρ０（Ｘ）の直線とを比較すると、ΔＸ０（＝｜Ｘ０−Ｘ０’｜）とΔＸｍ（＝｜Ｘｍ−Ｘｍ’｜）が大きく変化せず（図１０（ａ）参照。）、グラフからは読み取りにくいが、ΔＸ０（＝｜Ｘ０−Ｘ０’｜）＞ΔＸｍ（＝｜Ｘｍ−Ｘｍ’｜）の関係を満たす。また、グラフよりΔＸ１（＝｜Ｘ１−Ｘ１’｜）はΔＸｍよりも小さい。従って、ΔＸ０＞ΔＸｍ＞ΔＸ１の関係を満たす。
また、電界Ｅ（Ｘ）においては、ΔＸ０とΔＸｍとが大きく変化しないため、比較例１におけるｎ過多ＭＯＳＦＥＴの曲線は比較例１に係る基準ＭＯＳＦＥＴの曲線と形状がほとんど変わらず、ソース電極側に平行移動したものに近い形になっている（図１０（ｂ）参照。）。
【００８３】
これに対して、実施形態１におけるｎ過多ＭＯＳＦＥＴ及び実施形態１における基準ＭＯＳＦＥＴにおいて、スーパージャンクション構造の上面（ベース領域の最下面）を基準として、ｎ過多ＭＯＳＦＥＴにおける平均正電荷密度ρ（Ｘ）の曲線と基準平均正電荷密度ρ０（Ｘ）の曲線とを比較すると、ΔＸ０（＝｜Ｘ０−Ｘ０’｜）＜ΔＸｍ（＝｜Ｘｍ−Ｘｍ’｜）の関係を満たす。また、グラフよりΔＸ１（＝｜Ｘ１−Ｘ１’｜）はΔＸｍよりも大きくなる（図１１（ａ）参照。）。従って、ΔＸ０＜ΔＸｍ＜ΔＸ１の関係を満たす。また、電界Ｅ（Ｘ）においては、ΔＸ０＜ΔＸｍとなるため、Ｘ０＜Ｘ＜Ｘｍの範囲内において、傾きが急になっている（図１１（ｂ）参照。）。
【００８４】
従って、実施形態１に係るＭＯＳＦＥＴ１００は、ΔＸ０（＝｜Ｘ０−Ｘ０’｜）＜ΔＸｍ（＝｜Ｘｍ−Ｘｍ’｜）の関係を満たすため、チャージバランスにバラツキが生じｎ過多になった場合であっても、第１主面側（ゲート電極側）の平均正電荷密度ρ（Ｘ）のずれが少なく、電界Ｅ（Ｘ）が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のｎ型コラム領域の電界Ｅ（Ｘ）が高くなり難くなるため、ゲート周辺のｎ型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
【００８５】
また、実施形態１におけるｎ過多ＭＯＳＦＥＴ及び実施形態１における基準ＭＯＳＦＥＴにおいては、スーパージャンクション構造の第１主面側の表面を基準として、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さＸ１の当該平均正電荷密度をρ（Ｘ１）とし、基準ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置をＸ１’の当該基準平均正電荷密度をρ０（Ｘ１）としたときに、ρ０（Ｘ１）＜ρ（Ｘ１’）を満たす。
また、スーパージャンクション構造の第１主面側の表面を基準として、ｎ過多ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置Ｘ０の当該平均正電荷密度をρ（Ｘ０’）とし、基準ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層のうち最も深い深さ位置Ｘ０の当該基準平均正電荷密度をρ０（Ｘ０）としたときに、ρ０（Ｘ０）＞ρ（Ｘ０’）を満たす。
【００８６】
（１−６）スーパージャンクション構造の構成と平均正電荷密度ρ（ｘ）のずれと関係について
ここで、実施形態１に係るＭＯＳＦＥＴ１００が、上記したようにΔＸ０（＝Ｘ０−Ｘ０’）＜ΔＸｍ（＝Ｘｍ−Ｘｍ’）の関係を満たすことを確かめる。
ｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）が以下の式（２）で表され、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）が以下の式（３）で表される。
【数２】
0006362154.tif 000012
【数３】
0006362154.tif 000013
【００８７】
これを式変形するとｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）及びｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）は以下の式（８）及び（９）で表される。
【数８】
0006362154.tif 000014
【数９】
0006362154.tif 000015
式（８）及び式（９）を式（６）へ代入し、ｘ−λｌｎ（Ａ／Ｂ）を改めてｘと置き換え（このことはｘ座標を平行移動したことに相当する）、整理すると以下の式（１０）となる
【数１０】
0006362154.tif 000016
一方、ｐ型コラム領域１１６の不純物濃度が以下のように変動したとする（式（１１））。
【数１１】
0006362154.tif 000017
（但し、｜δ｜＜＜１）  ここで、δは変動幅を表す（例えば、ｐ型コラム領域１１６の不純物濃度が５％増加した場合にはδ＝０．０５となり、ｐ型コラム領域１１６の不純物濃度が５％減少した場合にはδ＝−０．０５となる。）。式（１１）を式（１）に代入すると以下の式（１２）となる。
【数１２】
0006362154.tif 000018
ここで、式(８)及び式（９）を式（１１）へ代入するが、｜δ｜＜＜１であることから、ｅｘｐ（δ）≒１＋δと近似できる。さらに、ｘ−λｌｎ（Ａ／Ｂ）を改めてｘと置き換え、整理すると以下の式（１３）になる。
【数１３】
0006362154.tif 000019
【００８８】
ここで、図１１（ｃ）及び図１１（ｄ）からもわかるように、最大電界強度点Ｘｍではρ（ｘ）＝０となるため、最大電界強度点はｘ＝λδＷ／（２＋δ）Ｂのときとなる。式（１０）と式（１３）とを比較すると、チャージバランスのバラツキが生じたときに最大電界強度点はλδＷ／（２＋δ）Ｂだけソース電極側に移動していることとなる（すなわち、ΔＸｍ＝λδＷ／（２＋δ）Ｂとなる）。ここで、δ＝−０．０５、Ｗ＝５μｍ、λ＝１０μｍ、Ｎ０＝３×１０１５ｃｍ−３、Ｂ＝０．８６８μｍを代入すると、最大電界強度点の移動量ΔＸｍ＝１．４８μｍとなる。なお、Ｂの値は、ρ（Ｘ）から電界Ｅ（Ｘ）を算出し、最大電界強度Ｅ（Ｘｍ）＝−２．５×１０５（Ｖ／ｃｍ）とし、Ｅ（Ｘ０）＝０、Ｅ（Ｘ１）＝０となることからこれらの式から算出した。
【００８９】
また、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置は、ρ(Ｘ)が最小となる点となる。式（１０）と式（１３）とを比較すると、当該位置は、チャージバランスのバラツキによって（１＋δ／２）Ｂ−δＷ／２だけソース電極側に平行移動していることになる（すなわち、ΔＸ０＝（１＋δ／２）Ｂ−δＷ／２）となる。ここで上記したδ＝−０．０５、Ｗ＝５μｍ等の数値を代入すると、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置の移動量ΔＸ０＝０．９７１μｍとなる。
【００９０】
従って、ΔＸ０＜ΔＸｍとなる。
【００９１】
すなわち、実施形態１に係るＭＯＳＦＥＴ１００においては、Ｗｎ（ｘ）及びＷｐ（ｘ）が上記式（２）及び（３）のような指数関数であり、かつ、｜δ｜＜＜１であることから、平均正電荷密度ρ(ｘ)が以下の式（１４）のような形となる。従って、チャージバランスが生じても、関数形が変わらず、かつ、チャージバランスのバラツキを平行移動の値として吸収することができる。すなわち、実施形態１に係るＭＯＳＦＥＴ１００は、チャージバランスのバラツキに対して高いロバスト安定性を確保しているといえる。
【数１４】
0006362154.tif 000020
【００９２】
なお、実施形態１においては、チャージバランスがｎ過多（ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも大きくなる）になった場合を想定しているが、チャージバランスがｐ過多にずれた場合には、平均正電荷密度ρ（ｘ）は基準平均正電荷密度ρ０（ｘ）よりも右側に位置することになり、この場合にも電界Ｅ（ｘ）が高い領域がゲート電極に近づくことはない。従って、ゲート電極周辺のｎ型コラム領域の電界Ｅ（ｘ）が高くなり難くなるため、ゲート電極周辺のｎ型コラム領域の電位変化が小さくなり易くなる。その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。ちなみに、この場合においても、｜Ｘ０−Ｘ０’｜＜｜Ｘｍ−Ｘｍ’｜を満たす。
【００９３】
（２）チャージバランスのバラツキとＸ０、Ｘｍ及びＸ１のずれについて
次に、スーパージャンクション構造の前記第１主面側の表面を基準として、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置Ｘ０、当該平均正電荷密度ρ（ｘ）が０になるときの深さ位置Ｘｍ及びＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをＸ１と、チャージバランスとの関係について説明する。
【００９４】
ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量との差を横軸とし、スーパージャンクション構造の第１主面側の表面を基準として、深さＸを縦軸としたときに、Ｘ０及びＸｍは単調に増加する直線となる(図１２参照。)。Ｘ１は、ｎ型コラム領域１１４の不純物総量とｐ型コラム領域１１６の不純物総量との差が正（＋）の場合には、単調に増加する直線となり、ｎ型コラム領域１１４の不純物総量とｐ型コラム領域１１６の不純物総量との差が負（−）の場合には、ｎ型コラム領域１１４の不純物総量とｐ型コラム領域１１６の不純物総量との差が大きくなると所定の値に収束する。なお、所定の値とは、ｐ型コラム領域１１６の底の深さの値にほぼ等しくなる。
また、ｎ過多のとき、Ｘ０、Ｘｍ及びＸ１の順にチャージバランスが取れているときの値に対する差が大きくなっており、ΔＸ０＜ΔＸｍ＜ΔＸ１であることがわかる。
【００９５】
（３）チャージバランスのバラツキとターンオフ時におけるスイッチングオフ損失との関係について
図１３（ａ）に示すように、比較例１に係るＭＯＳＦＥＴ８００において、ＭＯＳＦＥＴをターンオフしたときのスイッチング損失Ｅоｆｆは、Ｊｕｓｔの場合及びｐ過多の時は約１０μＪ〜１５μＪの範囲内に収まっているのに対して、ｎ過多になるにつれてスイッチング損失Ｅоｆｆが増加しており、ｎ過多５％の場合には２０μＪ、ｎ過多１０％の場合には３０μＪとなる。従って、チャージバランスにバラツキが生じｎ過多になった場合には、ＭＯＳＦＥＴをターンオフしたときのスイッチング損失のバラツキが大きくなるため、電力変換回路（特に、電流臨界型ＰＦＣや電流不連続型ＰＦＣ等のようにターンオフ時のスイッチング損失の影響が大きい回路）の動作に不具合が生じるおそれがある。
【００９６】
これに対して、図１３（ｂ）に示すように、実施形態１に係るＭＯＳＦＥＴ１００において、ＭＯＳＦＥＴをターンオフしたときのスイッチング損失Ｅоｆｆは、Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、１０μＪ〜２０μＪの範囲内に収まっている。従って、チャージバランスにバラツキが生じた場合であっても、ＭＯＳＦＥＴをターンオフしたときのスイッチング損失のバラツキが大きくならないため、電力変換回路の動作に不具合が生じることを防ぐことができる。すなわち、実施形態１に係るＭＯＳＦＥＴ１００は、チャージバランスのバラツキによるターンオフ時のスイッチング損失のバラツキを低減することができるＭＯＳＦＥＴであるといえる。
【００９７】
なお、ＭＯＳＦＥＴをターンオンしたときのスイッチング損失は、比較例１に係るＭＯＳＦＥＴ８００における場合及び実施形態１に係るＭＯＳＦＥＴ１００における場合のいずれの場合においても、Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ほとんど変化がない。ゲート抵抗を下げることによってＭＯＳＦＥＴをターンオンしたときのスイッチング損失を減少させることはできるが、電力変換回路のスイッチング損失は電力変換回路の整流素子（フリーホイールダイオード等）の特性（リカバリ特性）に大きく依存することから、ターンオン時のＭＯＳＦＥＴのスイッチング損失の影響は小さく、電力変換回路のスイッチング損失にほとんど寄与しない。
【００９８】
５．ターンオフしたときのＭＯＳＦＥＴ１００の動作・波形について
実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴ１００の代わりに比較例１に係るＭＯＳＦＥＴ８００を用いた場合、比較例１に係るＭＯＳＦＥＴ８００は、以下のように動作する。
（１）ドレイン電流Ｉｄ
ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量とが等しい場合（以下、Ｊｕｓｔの場合という）、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、一時的にドレイン電流Ｉｄが上昇する期間がわずかに出現するように動作する（ドレイン電流Ｉｄの波形にコブ波形がわずかに出現するように動作する。図１４のＩｄ（Ｊｕｓｔ）参照。）。ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間は約０．０２μｓｅｃ（２０ｎｓｅｃ）である。
ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも大きくなるようにチャージバランスのバラツキがあった場合（以下、ｎ過多の場合という）、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、一時的にドレイン電流Ｉｄが上昇する期間が出現するように動作する（ドレイン電流Ｉｄの波形に大きなコブ波形が出現するように動作する。図１４のＩｄ（ｎ過多）参照。）。当該コブ波形においては、ドレイン電流ＩｄがＪｕｓｔの場合よりも高い電流値まで増加し、かつ、ドレイン電流Ｉｄが０になるまでの期間がＪｕｓｔの場合よりも大幅に長くなる（Ｊｕｓｔの場合が約０．０２μｓｅｃ（２０ｎｓｅｃ）であるのに対して、ｎ過多の場合には約０．０４μｓｅｃ（４０ｎｓｅｃ）である。）。
また、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも大きい場合（以下、ｐ過多の場合という）、ドレイン電流Ｉｄは単調に減少するように動作する（ドレイン電流Ｉｄの波形にコブ波形が出現しないように動作する。図１４のＩｄ（ｐ過多）参照。）。
（２）ドレイン・ソース間電圧Ｖｄｓ
ｎ過多の場合、ドレイン・ソース間電圧ＶｄｓはＪｕｓｔの場合よりも緩やかに約３５０Ｖまで上昇し、その後、緩やかに減少して電源電圧（３００Ｖ）で安定するように動作する。ドレイン・ソース間電圧Ｖｄｓが上昇し始めてから安定するまでにかかる時間はＪｕｓｔの場合よりも長く約０．０５μｓｅｃ（５０ｎｓｅｃ）である（図１４のＶｄｓ（ｎ過多）参照。）。
ｐ過多の場合、ドレイン・ソース間電圧ＶｄｓがＪｕｓｔの場合よりも急激に約３７０Ｖまで増加した後、電源電圧（３００Ｖ）で安定するように動作する（図１４のＶｄｓ（ｐ過多）参照。）。ドレイン・ソース間電圧Ｖｄｓが上昇してから安定するまでにかかる時間は約０．０２μｓｅｃ（２０ｎｓｅｃ）である。
（３）ゲート・ソース間電圧Ｖｇｓ
ｎ過多の場合、ゲート・ソース間電圧Ｖｇｓは、ミラー期間終了後に一時的に上昇する期間がわずかに出現するように動作する（図１４のＶｇｓ（ｎ過多）参照。）。一方、Ｊｕｓｔの場合及びｐ過多の場合、ゲート・ソース間電圧Ｖｇｓは、ほとんど変化せず単調に減少するように動作する（図１４のＶｇｓ（ｐ過多）及びＶｇｓ（Ｊｕｓｔ）参照。）。
【００９９】
上記（１）〜（３）からわかるように、比較例１に係るＭＯＳＦＥＴ８００においては、ゲート周辺のチャージバランスのバラツキがあった場合（Ｊｕｓｔがｎ過多になったり、ｐ過多になったりする場合等）に、ターンオフしたときのスイッチング特性、特にドレイン電流Ｉｄ及びドレイン・ソース間電圧Ｖｄｓのバラツキが大きくなる。チャージバランスにバラツキが生じｎ過多になった場合、スイッチング特性のバラツキは特に大きくなる。
【０１００】
これに対して、実施形態１に係る電力変換回路１において、実施形態１に係るＭＯＳＦＥＴ１００は、以下のように動作する。
（１）ドレイン電流Ｉｄ
Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する（図１５の各Ｉｄ参照。）。特に、ｎ過多の場合には、ドレイン電流Ｉｄの波形にコブ波形がほとんど出現しなくなり、Ｊｕｓｔの場合及びｐ過多の場合の波形に近くなるように動作する。
（２）ドレイン・ソース間電圧Ｖｄｓ
Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する（図１５の各Ｖｄｓ参照。）。ｐ過多の場合にはリンギングが発生しているが、このリンギングはスナバ回路等のリンギングを除去する機構を設けることによって小さくすることができる。
（３）ゲート・ソース間電圧Ｖｇｓ
Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ゲート・ソース間電圧Ｖｇｓの波形にほとんど違いがないように動作する（図１５の各Ｖｇｓ参照。）。
【０１０１】
上記（１）〜（３）からわかるように、実施形態１に係るＭＯＳＦＥＴ１００においては、ゲート周辺のチャージバランスのバラツキ（Ｊｕｓｔからｎ過多になったり、ｐ過多になったりする等）があったときしても、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
【０１０２】
次に、ＭＯＳＦＥＴをターンオフしたときに、実施形態１に係るＭＯＳＦＥＴ１００及び比較例１に係るＭＯＳＦＥＴ８００の波形が上記のような波形になる理由を説明する。
まず、比較例１に係るＭＯＳＦＥＴ８００において、ＭＯＳＦＥＴをターンオフすると、ｐ型コラム領域８１６（及びベース領域８１８）とｎ型コラム領域８１４との間のｐｎ接合から空乏層がｎ型コラム領域８１４及びｐ型コラム領域８１６に広がる。しかしながら、比較例１に係るＭＯＳＦＥＴ８００においては、（空乏層がトレンチ直下まで広がるものの）空乏層がドレイン電極側に広がり難いため、ｎ型コラム領域８１４における空乏化されていない領域とゲート電極８２６の間隔を長くすることが難しく、帰還容量Ｃｒｓｓを小さくすることが難しくなる（図１６参照。）。このため、ゲート電極８２６がｎ型コラム領域８１４の電位変化の影響を受け易く、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
【０１０３】
これに対して、実施形態１に係るＭＯＳＦＥＴ１００においては、空乏層がドレイン電極側にも広がり易いため、ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔を長くし易く、帰還容量Ｃｒｓｓを小さくすることが容易となる（図１７参照。）。このため、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くすることができ、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
【０１０４】
次に、等電位線の面から上記理由を説明する。
なお、比較例２に係るＭＯＳＦＥＴ７００は、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は比較例１に係るＭＯＳＦＥＴ８００と同様の構成を有するＭＯＳＦＥＴであり（図１８（ａ）参照。）、実施例に係るＭＯＳＦＥＴ１００Ａは、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は、実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するＭＯＳＦＥＴである（図１８（ｂ）参照。）。
【０１０５】
比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときには、トレンチの底部の等電位線の間隔が狭い状態となっている（図１９（ａ）参照。）。これは、ｎ型コラム領域７１４における空乏化されていない領域とゲート電極７２６との間隔が短いためである。従って、トレンチの底部付近の電位勾配が大きくなり、ゲート電極７２６がｎ型コラム領域７１４の電位変化の影響を受け易くなる。従って、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
【０１０６】
これに対して、実施例に係るＭＯＳＦＥＴ１００Ａにおいて、ＭＯＳＦＥＴをターンオフしたときには、トレンチ１２２の底部付近の等電位線の間隔が広い状態となっている（図１９（ｂ）参照。）。これは、ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔が長いためである。これにより、トレンチ１２２の底部付近の電位勾配が小さくなり、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
【０１０７】
６．実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１の効果
実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、｜Ｘ０−Ｘ０’｜≦｜Ｘｍ−Ｘｍ’｜の関係を満たすため、チャージバランスにバラツキが生じｎ過多になった場合であっても、第１主面側（ゲート電極側）の平均正電荷密度ρ（ｘ）のずれが少なく、電界Ｅ（ｘ）が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のｎ型コラム領域１１４の電界Ｅ（ｘ）が高くなり難くなるため、ゲート周辺のｎ型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
【０１０８】
また、実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、｜Ｘ０−Ｘ０’｜≦｜Ｘｍ−Ｘｍ’｜の関係を満たすため、チャージバランスにバラツキが生じた場合であっても、ＭＯＳＦＥＴをターンオフしたときのスイッチング損失のバラツキが大きくなり難くなるため、電力変換回路（特に、電流臨界型ＰＦＣや電流不連続型ＰＦＣ等のようにターンオフ時のスイッチング損失の影響が大きい回路）の動作に不具合が生じることを防ぐことができる。
【０１０９】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｎ型コラム領域１１４及びｐ型コラム領域１１６から構成されたスーパージャンクション構造１１７を有する半導体基体１１０を備えるため、従来のＭＯＳＦＥＴ９００の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【０１１０】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正であるため、ｐ型コラム領域１１６の底部付近の深さ位置においては、ｐ型コラム領域１１６の不純物総量がｎ型コラム領域１１４の不純物総量よりも少なくなる（ｎ過多になる）。従って、ＭＯＳＦＥＴをターンオフしたときにｐ型コラム領域１１６から発生した空乏層が第２主面側に向かって広がり難くなる。従って、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難いＭＯＳＦＥＴとなる。
【０１１１】
また、実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、当該平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置（ｘが０に近い領域）においては、当該平均正電荷密度ρ（ｘ）が従来のＭＯＳＦＥＴ９００よりも小さく（負側に大きく）、ｐ型コラム領域１１６の負電荷の電荷量とｎ型コラム領域１１４の正電荷の電荷量との差が従来のＭＯＳＦＥＴ９００よりも大きくなる。従って、（１）ゲート周辺のｎ型コラム領域１１４が従来のＭＯＳＦＥＴ９００よりも空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のｎ型コラム領域１１４の電位が高くなり難くなる。また、（２）ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔が従来のＭＯＳＦＥＴ９００よりも長くなり、帰還容量Ｃｒｓｓ（ゲート・ドレイン間容量Ｃｇｄと等しい）が従来のＭＯＳＦＥＴ９００よりも小さくなるため、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域１１４（ｎ型コラム領域１１４のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【０１１２】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、当該平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置においては、平均正電荷密度ρ（ｘ）が小さく（負側に大きく）、ｐ型コラム領域１１６の負電荷の電荷量がｎ型コラム領域の正電荷の電荷量よりも大きくなる。従って、当該ｐ型コラム領域１１６の負電荷によってゲート周辺のホールを引き抜きやすくなり、その結果、Ｌ負荷アバランシェ破壊耐量を大きくすることができる。
【０１１３】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｐ型コラム領域の幅Ｗｐ（ｘ）は、以下の式（２）
【数２】
0006362154.tif 000021
（符号Ａ，Ｂ，λは定数。）
で表され、ｎ型コラム領域の幅Ｗｎ（ｘ）は、以下の式（３）
【数３】
0006362154.tif 000022
（符号Ａ，Ｂ，λは定数）
で表されるため、ゲート周辺の深さ位置においては、平均正電荷密度ρ（ｘ）が小さく（負側に大きく）、ｐ型コラム領域１１６の負電荷の電荷量がｎ型コラム領域の正電荷の電荷量よりも大きくなる。従って、当該ｐ型コラム領域１１６の負電荷によってゲート周辺のホールを引き抜きやすくなり、その結果、Ｌ負荷アバランシェ破壊耐量を大きくすることができる。
【０１１４】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ρ０（Ｘ０）＞ρ（Ｘ０’）を満たすため、ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量と異なった状態となる場合に第１主面側（ゲート電極側）がよりｐ過多の状態になり易くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
【０１１５】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、｜Ｘｍ−Ｘｍ’｜＜｜Ｘ１−Ｘ１’｜の関係を満たすため、電界Ｅ（Ｘ）が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のｎ型コラム領域１１４の電界Ｅ（Ｘ）が高くなり難くなるため、ゲート周辺のｎ型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
【０１１６】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｐ過多になった場合において、当該深さＸ１を示す曲線は、ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量との差が大きくなると所定の値に収束する。このため、ｐ型コラム領域の底よりも深い領域に空乏層が延伸することが困難となる。従って、ｐ型コラム領域１１６よりも深い領域に設けられているバッファ層１１３が完全に空乏化することを防ぐことができ、その結果、ｐ過多になった場合でもＬ負荷アバランシェ耐量を維持することができる。なお、ｐ型コラム領域の底よりも深い領域に空乏層が延伸し難いのは、ｎ型領域（バッファ層１１３及び低抵抗半導体層１１２）しか存在しないためであると考えられる
【０１１７】
ところで、一般に、スーパージャンクション構造を有するＭＯＳＦＥＴの設計及び製造においては、チャージバランスを変動させたときに最も耐圧が高くなる構成がチャージバランス点であり、ｐ型コラム領域の不純物総量とｎ型コラム領域の不純物総量とが等しくなった構成であるとみなす。このとき、ｐ型コラム領域及びｎ型コラム領域のうち、それぞれ空乏化している領域において、 不純物総量が等しくなる。
実施形態１に係るＭＯＳＦＥＴ１００においても、チャージバランスを変動させ、最も耐圧が高くなる構成を見いだし、これをチャージバランス点であるとみなしている。そして、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｐ過多になった場合において、当該深さＸ１を示す曲線は、ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量との差が大きくなると所定の値に収束することからもわかるように、実施形態１に係るＭＯＳＦＥＴ１００において、チャージバランス点とみなされる構成（最も耐圧が高くなる構成）は、もともと空乏層が深めの位置に形成されている。
従って、ＭＯＳＦＥＴの製造過程において、チャージバランスがｎ過多にずれた場合において、空乏層の上端Ｘ０が浅い方向に動いた場合でも、ゲート電極から空乏層の上端までの距離が十分に長いため、ゲート周辺の電界分布に影響を与え難く、ゲート周辺の電界分布が安定した状態を保つことができる。
ところで、量産における工程管理においては、所定の特性についての、流れ品のウェーハ間の推移やロット間の推移を測定することにより当該所定の特性のバラツキを測定しており、バラツキ幅が大きくなると、バラツキをジャストに戻すように管理を行う。そして、工程管理において、チャージバランスのバラツキは耐圧の低下として検知される。複数のロットの推移として、チャージバランスのｎ過多へのバラツキ幅が漸増したことに起因して耐圧が低下傾向を示した場合、チャージバランスをジャストに戻すように不純物ドープ工程にフィードバックする。
このとき、ｎ過多へのバラツキ幅が漸増傾向を示した数ロットについては、デバイス内部を見ると、空乏層の形成範囲が浅い方に移動していることになるが、 上記したようにゲート周辺の電界分布は安定したままであり、チャージバランスのバラツキがスイッチング特性に強い影響は与えない。すなわち、実施形態１に係るＭＯＳＦＥＴ１００によれば、通常の量産工程管理において、耐圧をモニターして、チャージバランスを管理しておけば、その管理幅の範囲内において、スイッチング特性のバラツキが大きくなることはない。つまり、実施形態１に係るＭＯＳＦＥＴ１００は、静特性の管理によって、動特性(スイッチング特性)が自動的に管理される構造となっている。
【０１１８】
実施形態１に係るＭＯＳＦＥＴ１００はトレンチゲート型のＭＯＳＦＥＴである。このような構成とすることにより、プレーナーゲート型のＭＯＳＦＥＴよりもゲート電極とドレイン電極が近く、ゲート周辺のｎ型コラム領域１１４の電位が上がり易いトレンチゲート型のＭＯＳＦＥＴであっても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【０１１９】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置をａとし、スーパージャンクション構造１１７における、平均正電荷密度ρ（ｘ）が０になる深さ位置の深さをｄとしたときに、０＜ｄ＜ａ／２を満たすため(図７参照。）、ゲート周辺の深さ位置においてｐ型コラム領域１１６の負電荷の電荷量とｎ型コラム領域１１４の正電荷の電荷量との差が大きくなり、ゲート周辺のｎ型コラム領域１１４が空乏化しやすくなるため、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
【０１２０】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、深さ方向に沿った軸をｘ軸とし、ベース領域１１の最下面の深さ位置のｘ座標を−ｔとし、ｐ型コラム領域１１６の最下部の深さ位置のｘ座標をｂとし、平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとしたときに、０＜ｔ＋ｄ＜（ｔ＋ｂ）／２を満たすため(図７参照。）、このような構成とすることによっても、ゲート周辺の深さ位置においてｐ型コラム領域１１６の負電荷の電荷量とｎ型コラム領域１１４の正電荷の電荷量との差が大きくなり、ゲート周辺のｎ型コラム領域１１４が空乏化しやすくなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
【０１２１】
実施形態１に係る電力変換回路１によれば、整流素子が、ファスト・リカバリー・ダイオードであるため、ターンオフ期間が短く、ＭＯＳＦＥＴをターンオフしたときに、ドレイン電圧に伴ってｎ型コラム領域１１４の電位が上がり難くなる。従って、ゲート電極の電位も上がり難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【０１２２】
［変形例］
変形例に係るＭＯＳＦＥＴ(図示せず)は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、ｎ型コラム領域の不純物濃度ではなく、ｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）及びｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）にバラツキが生じた場合を想定している点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、変形例に係るＭＯＳＦＥＴにおいては、ｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）が以下の式（１５）で表されるようにδだけ狭くなり、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）が以下の式（１６）で表されるようδだけ広くなる。
【数１５】
0006362154.tif 000023
【数１６】
0006362154.tif 000024
このとき、平均正電荷密度ρ（ｘ）は以下の式（１７）で表される。
【数１７】
0006362154.tif 000025
【０１２３】
ここで、最大電界強度点Ｘｍではρ（ｘ）＝０となるため、最大電界強度点はｘ＝λδＷ／Ｂのときとなる。すなわち、式（１０）と式（１７）とを比較すると、チャージバランスのバラツキが生じたときに最大電界強度点はｘ＝λδＷ／Ｂだけソース電極側に移動していることとなる。ここで、Ｗ＝５μｍ、λ＝１０μｍ、Ｎ０＝３×１０１５ｃｍ−３、Ｂ＝０．８６８μｍを代入すると、最大電界強度点の移動量ΔＸｍ＝１．４４μｍとなる。
【０１２４】
また、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置は、ρ(ｘ)が最小となる点であるため、式（１０）と式（１７）とを比較すると、当該位置は、チャージバランスのバラツキによって（Ｂ＋δ）だけソース電極側に平行移動していることになる。ここで上記したＷ＝５μｍ等の数値を代入すると、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置の移動量ΔＸ０＝０．４４μｍとなる。
【０１２５】
従って、この場合でもΔＸ０＜ΔＸｍとなる。
【０１２６】
このように、変形例に係るＭＯＳＦＥＴ及び電力変換回路は、ｎ型コラム領域の不純物濃度ではなく、ｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）及びｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）にバラツキが生じた場合を想定している点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なるが、実施形態１に係るＭＯＳＦＥＴ１００の場合と同様に、｜Ｘ０−Ｘ０’｜≦｜Ｘｍ−Ｘｍ’｜の関係を満たすため、チャージバランスにバラツキが生じｎ過多になった場合であっても、第１主面側（ゲート電極側）の平均正電荷密度ρ（ｘ）のずれが少なく、電界Ｅ（ｘ）が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のｎ型コラム領域１１４の電界Ｅ（ｘ）が高くなり難くなるため、ゲート周辺のｎ型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
【０１２７】
［実施形態２］
実施形態２に係るＭＯＳＦＥＴ１０２は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）ではなく、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を変化させた点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態２に係るＭＯＳＦＥＴ１０２においては、深さｘを横軸とし、ｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を縦軸としたときに、当該正電荷の平均密度Ｎｄ（ｘ）は、上に凸の単調な右上がりの曲線で表され、当該負電荷の平均密度Ｎａ（ｘ）は、下に凸の単調な右下がりの曲線で表される（図２０（ｃ）参照。）。なお、ｎ型コラム領域１１４の幅及びｐ型コラム領域１１６の幅はいずれも、深さによらず一定である（図２０（ａ）及び図２０（ｂ）参照。）。
【０１２８】
ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、スーパージャンクション構造における所定深さ位置における深さｘを横軸とし、ｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）又はｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を縦軸としたときに、
ｎ型コラム領域１１４の前記所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）は、以下の式（４）
【数４】
0006362154.tif 000026
（符号Ａ，Ｂ，λは定数）
で表され、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）は、以下の式（５）
【数５】
0006362154.tif 000027
（符号Ａ，Ｂ，λは定数）
で表される。
【０１２９】
このように、実施形態２に係るＭＯＳＦＥＴ１０２は、ｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）及びｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）ではなく、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を変化させた点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なるが、実施形態１に係るＭＯＳＦＥＴ１００の場合と同様に、｜Ｘ０−Ｘ０’｜≦｜Ｘｍ−Ｘｍ’｜の関係を満たすため、チャージバランスにバラツキが生じｎ過多になった場合であっても、第１主面側（ゲート電極側）の平均正電荷密度ρ（ｘ）のずれが少なく、電界Ｅ（ｘ）が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のｎ型コラム領域１１４の電界Ｅ（ｘ）が高くなり難くなるため、ゲート周辺のｎ型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
【０１３０】
なお、実施形態２に係るＭＯＳＦＥＴ１０２は、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）ではなく、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を変化させた点以外の点においては実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するため、実施形態１に係るＭＯＳＦＥＴ１００が有する効果のうち該当する効果を有する。
【０１３１】
［実施形態３］
実施形態３に係るＭＯＳＦＥＴ２００は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、トレンチゲート型のＭＯＳＦＥＴではなくプレーナーゲート型のＭＯＳＦＥＴである点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態３に係るＭＯＳＦＥＴ２００において、半導体基体２１０は、図２１に示すように、半導体基体２１０の第１主面の表面、かつ、ｐ型コラム領域２１６の表面上の全部及びｎ型コラム領域２１４の表面上の一部に形成されたベース領域２１８と、半導体基体２１０の第１主面の表面、かつ、ｎ型コラム領域２１４の表面上にベース領域２１８に隣接するように形成されたｎ型表面高濃度領域２１９と、ベース領域２１８の表面に形成されたｎ型のソース領域２２０とを有し、ゲート電極２３６は、ソース領域２２０とｎ型表面高濃度領域２１９とに挟まれたベース領域２１８の表面上にゲート絶縁膜２３４を介して形成されている。なお、ｎ型表面高濃度領域２１９の深さ位置は、１．０μｍ〜４．０μｍの範囲内にあり、ｎ型表面高濃度領域２１９の不純物濃度は、１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。
【０１３２】
このように、実施形態３に係るＭＯＳＦＥＴ２００は、トレンチゲート型のＭＯＳＦＥＴではなく、プレーナーゲート型のＭＯＳＦＥＴである点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なるが、実施形態１に係るＭＯＳＦＥＴ１００の場合と同様に、｜Ｘ０−Ｘ０’｜≦｜Ｘｍ−Ｘｍ’｜の関係を満たすため、チャージバランスにバラツキが生じｎ過多になった場合であっても、第１主面側（ゲート電極側）の平均正電荷密度ρ（ｘ）のずれが少なく、電界Ｅ（ｘ）が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のｎ型コラム領域１１４の電界Ｅ（ｘ）が高くなり難くなるため、ゲート周辺のｎ型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
【０１３３】
なお、実施形態３に係るＭＯＳＦＥＴ２００は、トレンチゲート型のＭＯＳＦＥＴではなく、プレーナーゲート型のＭＯＳＦＥＴである点以外の点においては実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するため、実施形態１に係るＭＯＳＦＥＴ１００が有する効果のうち該当する効果を有する。
【０１３４】
［実施形態４］
実施形態４に係る電力変換回路２は、基本的には実施形態１に係る電力変換回路１と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態４に係る電力変換回路２は、図２２に示すように、ＭＯＳＦＥＴとして、４つのＭＯＳＦＥＴ１００（１００ａ〜１００ｄ）を備え、整流素子として、各ＭＯＳＦＥＴの内蔵ダイオードを備える。
【０１３５】
このように、実施形態４に係る電力変換回路２は、電力変換回路がフルブリッジ回路である点で実施形態１に係る電力変換回路１の場合とは異なるが、実施形態１に係る電力変換回路１の場合と同様に、｜Ｘ０−Ｘ０’｜≦｜Ｘｍ−Ｘｍ’｜の関係を満たすため、チャージバランスにバラツキが生じｎ過多になった場合であっても、第１主面側（ゲート電極側）の平均正電荷密度ρ（ｘ）のずれが少なく、電界Ｅ（ｘ）が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のｎ型コラム領域１１４の電界Ｅ（ｘ）が高くなり難くなるため、ゲート周辺のｎ型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
【０１３６】
また、実施形態４に係る電力変換回路２によれば、当該平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、上記したように、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域１１４（ｎ型コラム領域１１４のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。このため、フォールス・ターンオン(誤オン)と呼ばれる現象が発生し難くなる。
【０１３７】
なお、フォールス・ターンオン(誤オン)と呼ばれる現象は、２個以上のＭＯＳＦＥＴが接続されている回路において、どちらか一方のＭＯＳＦＥＴがターンオンするとき、電位変化によって、もう一方のＭＯＳＦＥＴも誤ってターンオンする現象である。
【０１３８】
さらにまた、実施形態４に係る電力変換回路２によれば、整流素子が、ＭＯＳＦＥＴの内蔵ダイオードであるため、別途整流素子を準備する必要がない。
【０１３９】
なお、実施形態４に係る電力変換回路２は、電力変換回路がフルブリッジ回路である点以外の点においては実施形態１に係る電力変換回路１と同様の構成を有するため、実施形態１に係る電力変換回路１が有する効果のうち該当する効果を有する。
【０１４０】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【０１４１】
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【０１４２】
（２）上記実施形態１及び２においては、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）及びｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）、又は、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を指数関数としたが、本発明はこれに限定されるものではない。｜Ｘ０−Ｘ０’｜≦｜Ｘｍ−Ｘｍ’｜の関係を満たすのであれば、指数関数でなくてもよい。
【０１４３】
（３）上記実施形態１においては、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）を上に凸の単調な右上がりの曲線で表し、かつ、ｐ型コラム領域の所定深さ位置における幅Ｗｐ（ｘ）を下に凸の単調な右下がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）を、階段状（但し、階段の角の部分を結んだ線（包絡線）が上に凸の単調な右上がりの曲線になる）で表し、かつ、ｐ型コラム領域の所定深さ位置における幅Ｗｐを、階段状（但し、階段の角の部分を結んだ線（包絡線）が下に凸の単調な右下がりの曲線になる）で表してもよいし（図２３参照。）、ｎ型コラム領域の所定深さ位置における幅Ｗｎ（ｘ）を、凹凸を繰り返す曲線（但し、包絡線が上に凸の単調な右上がりの曲線になる）で表し、かつ、ｐ型コラム領域の所定深さ位置における幅Ｗｐを、凹凸を繰り返す曲線（但し、包絡線が下に凸の単調な右下がりの曲線になる）で表してもよい（図２４参照。）。
【０１４４】
（４）上記実施形態２においては、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）を上に凸の単調な右上がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）を、階段状（但し、階段の角の部分を結んだ線が上に凸の単調な右上がりの曲線になる）で表してもよいし、凹凸を繰り返す曲線（但し、包絡線が上に凸の単調な右上がりの曲線になる）で表してもよい。
【０１４５】
（５）上記実施形態２においては、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を下に凸の単調な右下がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を、階段状（但し、階段の角の部分を結んだ線が下に凸の単調な右下がりの曲線になる）で表してもよいし、凹凸を繰り返す曲線（但し、包絡線が下に凸の単調な右下がりの曲線になる）で表してもよい。
【０１４６】
（６）上記各実施形態においては、ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２、ゲート電極１２６を平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２、ゲート電極１２６を平面的に見て、円状（立体的に見て柱状）、四角形の枠状、円形の枠状又は格子状等に形成してもよい。
【０１４７】
（７）上記各実施形態においては、電源として、直流電源を用いたが、本発明はこれに限定されるものではない。電源として、交流電源を用いてもよい。
【０１４８】
（８）上記実施形態１〜３においては、電力変換回路として、チョッパ回路を用い、実施形態４においては、電力変換回路としてフルブリッジ回路を用いたが、本発明はこれに限定されるものではない。電力変換回路として、ハーフブリッジ回路、三相交流コンバータ、非絶縁型フルブリッジ回路、非絶縁型ハーフブリッジ回路、プッシュプル回路、ＲＣＣ回路、フォワードコンバータ、フライバックコンバータ、ＰＦＣ回路（電流臨界型ＰＦＣ回路，電流不連続型ＰＦＣ回路、電流連続型ＰＦＣその他のＰＦＣ回路）、その他の回路を用いてもよい。
【０１４９】
（９）上記実施形態１〜３においては、整流素子として、ｐｉｎダイオードを用い、実施形態４においては、ＭＯＳＦＥＴの内蔵ダイオードを用いたが、本発明はこれに限定されるものではない。整流素子として、ＪＢＳ、ＭＰＳその他のファスト・リカバリー・ダイオード、シリコンカーバイド・ショットキーバリアダイオードその他のダイオードを用いてもよい。
【０１５０】
（１０）上記実施形態４においては、整流素子として、ＭＯＳＦＥＴの内蔵ダイオードのみを用いたが、本発明はこれに限定されるものではない。内蔵ダイオードのリカバリ損失が大きすぎる場合は、ＭＯＳＦＥＴと並列に別途整流素子を接続してもよい。
【符号の説明】
【０１５１】
１，２…電力変換回路、１０…リアクトル、１２…第１端子、１４…第２端子、２０…電源、３０…整流素子、１００，１００Ａ，１００ａ，１００ｂ，１００ｃ，１００ｄ，１０２，１０４，１０６，２００，７００，８００，９００…ＭＯＳＦＥＴ、１１０，２１０，７１０，８１０，９１０…半導体基体、１１２，２１２，７１２，８１２，９１２…低抵抗半導体層、１１３，２１３，７１３，８１３，９１３…バッファ層、１１４，２１４，７１４，８１４，９１４…ｎ型コラム領域、１１５，２１５，７１５，８１５，９１５…ｎ型半導体層、１１６，２１６，７１６，８１６，９１６…ｐ型コラム領域、１１７，２１７，７１７，９１７…スーパージャンクション構造、１１８，２１８，７１８，８１８，９１８…ベース領域、２１９，９１９…ｎ型表面高濃度領域、１２０，２２０，７２０，８２０，９２０…ソース領域、１２２，７２２，８２２…トレンチ、１２４，２３４，７２４，８２４，９３４…ゲート絶縁膜、１２６，２３６，７２６，８２６，９３６…ゲート電極、１２８，２３８，７２８、８２８…層間絶縁膜、１３０，２３０，７３０，８３０，９３０…ソース電極、１３２，２３２，７３２，８３２，９３２…ドレイン電極
【要約】
本発明のＭＯＳＦＥＴ１００は、スーパージャンクション構造１１７を有する半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２４を介して形成されたゲート電極１２６とを備え、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域１１６の不純物総量と異なる状態における、当該平均正電荷密度ρ（ｘ）が０になるときの深さ位置をＸｍ’とし、第１主面側の空乏層の表面のうち最も深い深さ位置をＸ０’とし、基準平均正電荷密度ρ０（ｘ）が０になるときの深さ位置をＸｍとし、第１主面側の空乏層のうち最も深い深さ位置をＸ０としたときに、｜Ｘ０−Ｘ０’｜＜｜Ｘｍ−Ｘｍ’｜の関係を満たすことを特徴とする。
本発明のＭＯＳＦＥＴ１００によれば、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキが小さくなる。【図１】
0006362154.tif 000033
【図２】
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【図３】
0006362154.tif 000035
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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