(57)【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第３半導体領域の上面から前記第１半導体領域へ延びる第１絶縁部と、
前記第１絶縁部中に設けられ、前記第１半導体領域から前記第３半導体領域へ延びる第１電極と、
前記第１絶縁部中に設けられ、かつ前記第１電極を環状に囲い、前記第１絶縁部を介して前記第２半導体領域と向かい合うように設けられたゲート電極と、
前記第３半導体領域上面と前記第１絶縁部上面と前記第１電極上面とに接して覆うように設けられ、前記環状のゲート電極の一部上に第１開口を有する第１金属層と、
前記第１金属層の上に設けられた第１絶縁層と、
前記第１絶縁層の上に設けられた第２金属層と、
前記第１絶縁層中に設けられ、前記第１開口を通して前記第２金属層と前記ゲート電極とを接続している第１接続部と、
を備えた半導体装置。
【請求項２】
前記第２金属層の上に設けられた第２絶縁層と、
前記第２絶縁層の上に設けられた第３金属層と、
前記第１絶縁層中および前記第２絶縁層中に設けられた第２接続部と、
をさらに備え、
前記第２金属層は、第２開口を有し、
前記第２接続部は、前記第２開口を通して前記第１金属層と前記第３金属層とを接続している請求項１記載の半導体装置。
【請求項３】
前記第２金属層は、前記第２方向に延びる第１部分を有し、
前記第１接続部は、前記第１開口を通して前記第１部分と前記ゲート電極とを接続している請求項２記載の半導体装置。
【請求項４】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第３半導体領域の上面から前記第１半導体領域へ延びる第１絶縁部と、
前記第１絶縁部中に設けられ、前記第１半導体領域から前記第３半導体領域へ延びる第１電極と、
前記第１絶縁部中に設けられ、かつ前記第１電極を環状に囲い、前記第１絶縁部を介して前記第２半導体領域と向かい合うように設けられたゲート電極と、
前記第３半導体領域の上および前記第１絶縁部の上に設けられた第１絶縁層と、
前記第１絶縁層の上に設けられ、前記第１電極の直上に第２開口を有する第２金属層と、
前記第１絶縁層中に設けられ、前記第２金属層と前記ゲート電極とを接続している第１接続部と、
前記第２金属層の上に設けられた第２絶縁層と、
前記第２絶縁層の上に設けられた第３金属層と、
前記第１絶縁層中および前記第２絶縁層中に設けられ、前記第２開口を通して前記第１電極と前記第３金属層とを接続している第２接続部と、
を備えた半導体装置。
【請求項５】
前記第１絶縁部、前記ゲート電極、および前記第１電極は、前記第１電極が延びる第１方向に対して垂直な第２方向と、前記第１方向に対して垂直であり前記第２方向と交差する第３方向と、において複数設けられ、
前記複数のゲート電極のそれぞれは、前記複数の第１絶縁部のそれぞれに囲まれ、
前記複数の第１電極のそれぞれは、前記複数の第１絶縁部のそれぞれと、前記複数のゲート電極のそれぞれと、に囲まれた請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等の用途に用いられる。半導体装置のオン抵抗は、低いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２２５９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１絶縁部と、ゲート電極と、第１電極と、第１金属層と、第１絶縁層と、第２金属層と、第１接続部と、を有する。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に設けられている。
前記第１絶縁部は、前記第３半導体領域の上面から前記第１半導体領域へ延びている。
前記ゲート電極は、前記第１絶縁部中に設けられ、かつ前記第１電極を環状に囲い、前記第１絶縁部を介して前記第２半導体領域と向かい合うように設けられている。
前記第１電極は、前記第１絶縁部中に設けられ、前記第１半導体領域から前記第３半導体領域へ延びている。
前記第１金属層は、前記第３半導体領域上面と前記第１絶縁部上面と前記第１電極上面とに接して覆うように設けられ、前記環状のゲート電極の一部上に第１開口を有する。
前記第１絶縁層は、前記第１金属層の上に設けられている。
前記第２金属層は、前記第１絶縁層の上に設けられている。
前記第１接続部は、前記第１絶縁層中に設けられ、前記第１開口を通して前記第２金属層と前記ゲート電極とを接続している。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を表す平面図である。
【図２】第１実施形態に係る半導体装置を表す平面図である。
【図３】図２の部分Ａを拡大した平面図である。
【図４】図３のＢ−Ｂ’断面図である。
【図５】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図６】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図７】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図８】第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。
【図９】第１実施形態の第２変形例に係る半導体装置の一部を表す断面図である。
【図１０】第２実施形態に係る半導体装置を表す平面図である。
【図１１】第２実施形態に係る半導体装置を表す平面図である。
【図１２】図１１のＡ−Ａ’断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１からｐ形ベース領域２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直な方向であって相互に直交する２方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１〜図３を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１および図２は、第１実施形態に係る半導体装置１００を表す平面図である。
図３は、図２の部分Ａを拡大した平面図である。
図４は、図３のＢ−Ｂ’断面図である。
【０００９】
なお、図２および図３では、半導体装置１００の内部構造を説明するために、ソース電極２１、絶縁層３１、ゲートパッド２２、絶縁層３２、およびソースパッド２３のそれぞれの一部を省略されている。
また、図２では、ソース電極２１が有する開口ＯＰ１およびゲートパッド２２が有する開口ＯＰ２が省略されている。
図３では、ソース電極２１およびゲートパッド２２の下に設けられたゲート電極１０、ＦＰ電極１１、および絶縁部１２が破線で表されている。
【００１０】
半導体装置１００は、ＭＯＳＦＥＴである。
図１〜図４に表すように、半導体装置１００は、ｎ−形（第１導電形）半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｎ＋形ドレイン領域４、ゲート電極１０、フィールドプレート電極（以下、ＦＰ電極という）１１（第１電極）、絶縁部１２（第１絶縁部）、ドレイン電極２０、ソース電極２１（第１金属層）、ゲートパッド２２（第２金属層）、ソースパッド２３（第３金属層）、絶縁層３１（第１絶縁層）、絶縁層３２（第２絶縁層）、プラグ４１（第１接続部）、およびプラグ４２（第２接続部）を有する。
【００１１】
図１に表すように、半導体装置１００の上面には、ゲートパッド２２の一部およびソースパッド２３が露出している。ゲートパッド２２の他の部分は、絶縁層３２およびソースパッド２３に覆われている。
【００１２】
図２に表すように、絶縁層３１は、ゲートパッド２２の下に設けられ、ソース電極２１は、絶縁層３１の下に設けられている。そして、ソース電極２１の下には、Ｘ方向およびＹ方向に並べられた複数のゲート電極１０および複数のＦＰ電極１１が設けられている。
【００１３】
図２および図３に表すように、ゲート電極１０およびＦＰ電極１１は、絶縁部１２に囲まれている。また、ゲート電極１０は、環状に設けられており、ＦＰ電極１１は、ゲート電極１０の内側に設けられている。
【００１４】
図３に表すように、ソース電極２１は、複数の開口ＯＰ１（第１開口）を有する。開口ＯＰ１は、ゲート電極１０の一部の上に形成されている。
ゲートパッド２２は、複数の開口ＯＰ２（第２開口）を有する。開口ＯＰ２は、開口ＯＰ１とＺ方向において重ならないように、例えばｎ＋形ソース領域３の上に形成されている。また、開口ＯＰ２の幅（Ｘ方向またはＹ方向における寸法）は、開口ＯＰ１の幅よりも広い。
【００１５】
図４に表すように、半導体装置１００の下面には、ドレイン電極２０が設けられている。
ｎ＋形ドレイン領域４は、ドレイン電極２０の上に設けられ、ドレイン電極２０と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域４の上に設けられている。
ｐ形ベース領域２は、ｎ−形半導体領域１の上に設けられている。
ｎ＋形ソース領域３は、ｐ形ベース領域２の上に設けられている。
【００１６】
絶縁部１２は、ｎ−形半導体領域１の上に設けられ、ｐ形ベース領域２およびｎ＋形ソース領域３に囲まれている。
ゲート電極１０は、Ｘ方向およびＹ方向において、ｐ形ベース領域２と並んでいる。
ＦＰ電極１１は、ゲート電極１０よりも下方に向かって延びている。ＦＰ電極１１の一部は、Ｘ方向およびＹ方向において、ｎ−形半導体領域１の一部と並んでいる。
ゲート電極１０とＦＰ電極１１との間には、絶縁部１２の一部が設けられ、これらの電極は電気的に分離されている。
【００１７】
ソース電極２１は、ｎ＋形ソース領域３および絶縁部１２の上に設けられ、ｎ＋形ソース領域３およびＦＰ電極１１と電気的に接続されている。
ソース電極２１の上には、上述した通り、絶縁層３１、ゲートパッド２２、絶縁層３２、およびソースパッド２３が、この順で積層されている。
【００１８】
プラグ４１は、絶縁層３１中に設けられ、ソース電極２１の開口ＯＰ１を通してゲートパッド２２とゲート電極１０とを接続している。
プラグ４２は、絶縁層３１中および絶縁層３２中に設けられ、ゲートパッド２２の開口ＯＰ２を通してソースパッド２３とソース電極２１とを接続している。
【００１９】
ここで、半導体装置１００の動作について説明する。
ドレイン電極２０に、ソース電極２１に対して正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、ｐ形ベース領域２の絶縁部１２近傍の領域にチャネル（反転層）が形成される。
その後、ゲート電極１０に印加される電圧が閾値未満になると、チャネルが消滅し、半導体装置がオフ状態となる。
【００２０】
半導体装置がオフ状態のときは、ＦＰ電極１１とドレイン電極２０との間の電位差により、絶縁部１２とｎ−形半導体領域１との界面からｎ−形半導体領域１に向けて空乏層が広がる。絶縁部１２とｎ−形半導体領域１との界面から広がるこの空乏層により、半導体装置の耐圧を高めることができる。あるいは、半導体装置の耐圧が向上した分、ｎ−形半導体領域１におけるｎ形不純物濃度を高め、半導体装置のオン抵抗を低減することができる。
【００２１】
次に、各構成要素の材料の一例を説明する。
ｎ＋形ドレイン領域４、ｎ−形半導体領域１、ｐ形ベース領域２、およびｎ＋形ソース領域３は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ゲート電極１０およびＦＰ電極１１は、ポリシリコンなどの導電材料を含む。
絶縁部１２、絶縁層３１、および絶縁層３２は、酸化シリコンや窒化シリコンなどの絶縁材料を含む。
ドレイン電極２０、ソース電極２１、ゲートパッド２２、およびソースパッド２３は、アルミニウムなどの金属を含む金属層である。
プラグ４１および４２は、チタンやタングステンなどの金属を含む。あるいは、プラグ４１および４２は、チタンやタングステンを含む部分と、アルミニウムを含む部分と、が積層された構造を有していてもよい。
【００２２】
次に、図５〜図７を用いて、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図５〜図７は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
【００２３】
まず、ｎ＋形半導体層４ａと、ｎ−形半導体層１ａと、を有する半導体基板を用意する。次に、ｎ−形半導体層１ａの表面にｐ形不純物をイオン注入し、ｐ形ベース領域２を形成する。続いて、ｐ形ベース領域２を貫通する複数の開口を形成する。
【００２４】
次に、これらの開口の内壁に沿って絶縁層ＩＬ１を形成する。続いて、絶縁層ＩＬ１の上に導電層を形成する。この導電層をエッチバックすることで、図５（ａ）に表すように、それぞれの開口の内側にＦＰ電極１１を形成する。
【００２５】
次に、ＦＰ電極１１上部の周りの絶縁層ＩＬ１を除去する。これにより、ＦＰ電極１１の上部および半導体層の表面が露出する。続いて、図５（ｂ）に表すように、熱酸化により、これらの露出した部分に絶縁層ＩＬ２を形成する。
【００２６】
次に、絶縁層ＩＬ２の上に導電層を形成し、この導電層をエッチバックすることで、ＦＰ電極１１の上部の周りにゲート電極１０を形成する。続いて、熱酸化を行うことで、ゲート電極１０の上面に絶縁層ＩＬ３を形成する。続いて、図６（ａ）に表すように、ｐ形ベース領域２の表面にｎ形不純物をイオン注入し、ｎ＋形ソース領域３を形成する。
【００２７】
次に、絶縁層ＩＬ２の一部を除去し、ｎ＋形ソース領域３およびＦＰ電極１１の上面を露出させる。続いて、これらの上に金属層を形成する。この金属層をパターニングすることで、図６（ｂ）に表すように、複数の開口ＯＰ１を有するソース電極２１が形成される。
【００２８】
次に、ソース電極２１の上に絶縁層３１を形成し、絶縁層３１に複数の開口を形成する。絶縁層３１に形成された開口を通して、ゲート電極１０の上面およびソース電極２１の上面が露出する。続いて、絶縁層３１に形成された開口を金属材料で埋め込む。これにより、プラグ４１と、プラグ４２の一部と、が形成される。続いて、絶縁層３１の上に金属層を形成する。この金属層をパターニングすることで、図７（ａ）に表すように、複数の開口ＯＰ２を有するゲートパッド２２と、プラグ４２の他の一部と、が形成される。
【００２９】
次に、ゲートパッド２２の上に絶縁層３２を形成し、絶縁層３２に複数の開口を形成する。続いて、絶縁層３２に形成された開口を金属材料で埋め込む。これにより、絶縁層３１中および３２中にプラグ４２が形成される。続いて、絶縁層３２の上に金属層を形成する。この金属層をパターニングすることで、図７（ｂ）に表すように、ソースパッド２３が形成される。
【００３０】
次に、ｎ＋形半導体層４ａが所定の厚みになるまで、ｎ＋形半導体層４ａの裏面を研削する。その後、ｎ＋形半導体層４ａの裏面にドレイン電極２０を形成することで、図１〜図４に表す半導体装置１００が得られる。
【００３１】
なお、図５〜図７に表した製造方法の一例では、複数の金属層がＺ方向に積層されることで、プラグ４２が形成されている。しかし、この方法に限らず、プラグ４２は、絶縁層３２を形成した後に、絶縁層３１および３２を貫通する開口を形成し、この開口を金属材料で埋め込むことで、形成されてもよい。
【００３２】
ここで、本実施形態による作用および効果について説明する。
本実施形態に係る半導体装置では、複数のゲート電極１０が、Ｘ方向およびＹ方向に配列され、各ゲート電極１０が、絶縁部１２を介してｐ形ベース領域２に囲まれている。半導体装置がこのような構成を有する場合、ゲート電極１０に電圧を印加すると、絶縁部１２の周りのｐ形ベース領域２に、環状にチャネルが形成される。このため、ゲート電極１０が、Ｘ方向またはＹ方向に一方向に延びている場合に比べて、半導体装置の単位面積当たりのチャネルの面積（チャネル密度）を向上させることができる。
また、本実施形態に係る半導体装置では、ＦＰ電極１１が設けられており、ｎ−形半導体領域１における空乏化が促進されるため、半導体装置の耐圧を維持しつつ、ｎ−形半導体領域１におけるｎ形不純物濃度を高めることができる。
加えて、ＦＰ電極１１は、ゲート電極１０の内側に設けられており、これらの２つの電極が絶縁部１２に囲まれている。このような構造を採用することで、ゲート電極１０およびＦＰ電極１１を、別個の絶縁部中に設けた場合に比べて、ゲート電極１０およびＦＰ電極１１をより高密度に設けることができ、半導体装置のチャネル密度をさらに向上させることができる。
すなわち、本実施形態によれば、ｎ−形半導体領域１におけるｎ形不純物濃度を高め、かつ半導体装置のチャネル密度を向上させることができ、半導体装置のオン抵抗を低減することが可能である。
【００３３】
また、ゲート電極１０を、ＦＰ電極１１の周りに環状に設けることで、ゲート電極１０を、図５〜図７の製造工程で表したように、ＦＰ電極１１が形成された位置に対して、自己整合的に形成することができる。
このため、本実施形態に係る半導体装置およびその製造方法によれば、製造過程における、ゲート電極１０とＦＰ電極１１との相対的な位置のずれを抑制し、半導体装置の歩留まりを向上させることが可能である。
【００３４】
さらに、ｎ＋形ソース領域３の上にソース電極２１を設け、ｎ＋形ソース領域３とソース電極２１とを接続することで、ソースパッド２３とｎ＋形ソース領域３とをプラグによって直接接続した場合に比べて、ソース電位に接続された金属層と、ｎ＋形ソース領域３と、の間の接触面積を大きくすることができる。接触面積を大きくすることで、ｐ形ベース領域２およびｎ＋形ソース領域３における電流密度の偏りが緩和され、半導体装置がオン状態のときに、半導体装置により大きな電流を流すことが可能となる。
【００３５】
また、本実施形態に係る半導体装置では、ゲートパッド２２とソースパッド２３とが積層され、プラグ４１を介してゲートパッド２２とゲート電極１０とを接続し、プラグ４２を介してソースパッド２３とＦＰ電極１１とを接続している。このような構造を採用することで、ゲート電極１０およびＦＰ電極１１がＸ方向およびＹ方向に複数設けられている場合であっても、ゲートパッド２２とゲート電極１０との接続およびソースパッド２３とＦＰ電極１１との接続を容易に行うことができる。
【００３６】
（第１変形例）
図８は、第１実施形態の第１変形例に係る半導体装置１１０の一部を表す断面図である。
図８に表すように、半導体装置１１０では、ソース電極２１が設けられていない。
また、絶縁層３１中および絶縁層３２中には、プラグ４２に加えてプラグ４３が設けられている。
ゲートパッド２２は、複数の開口ＯＰ２および複数の開口ＯＰ３を有する。
プラグ４２は、開口ＯＰ２を通して、ソースパッド２３とｎ＋形ソース領域３とを直接接続している。また、プラグ４３は、開口ＯＰ３を通して、ソースパッド２３とＦＰ電極１１とを直接接続している。
【００３７】
本変形例に係る半導体装置では、ソース電極２１が設けられていないため、半導体装置１００に比べて、ソース電位に接続された金属層と、ゲート電位に接続された金属層と、の対向面積を小さくすることができる。
このため、本変形例によれば、半導体装置１００に比べて、ゲート・ソース間の容量を低減し、半導体装置のスイッチング時間を短縮することができる。
【００３８】
（第２変形例）
図９は、第１実施形態の第２変形例に係る半導体装置１２０の一部を表す断面図である。
図９に表すように、半導体装置１２０では、ゲート電極１０とＦＰ電極１１とが一体に設けられている。すなわち、半導体装置１００では、ＦＰ電極１１がソース電位に接続されていたのに対して、半導体装置１２０では、ＦＰ電極１１がゲート電位に接続されている。
この場合でも、半導体装置がオフ状態のときには、ドレイン電極２０とゲート電極１０との間の電位差により、絶縁部１２とｎ−形半導体領域１との界面からｎ−形半導体領域１に向けて空乏層が広がる。
このため、本変形例によっても、半導体装置１００と同様に、ｎ−形半導体領域１におけるｎ形不純物濃度を高め、かつ半導体装置のチャネル密度を向上させることができ、半導体装置のオン抵抗を低減することができる。
【００３９】
（第２実施形態）
図１０および図１１は、第２実施形態に係る半導体装置２００を表す平面図である。
図１２は、図１１のＡ−Ａ’断面図である。
なお、図１０では、絶縁層３２およびソースパッド２３の一部が省略されている。
図１１では、ソース電極２１、絶縁層３１、絶縁層３２、およびソースパッド２３の一部が省略され、ゲートパッド２２が破線で表されている。
【００４０】
図１０に表すように、本実施形態に係る半導体装置２００では、ゲートパッド２２のソースパッド２３に覆われた部分が、格子状に設けられている。
より具体的には、ゲートパッド２２は、Ｙ方向に延びる第１部分２２ａと、Ｘ方向に延びる第２部分２２ｂと、を有する。第１部分２２ａは、Ｘ方向において複数設けられ、第２部分２２ｂは、Ｙ方向において複数設けられている。これらの部分が互いに交差しながら並べられ、ゲートパッド２２の一部が格子状となっている。
【００４１】
図１１に表すように、ゲート電極１０の一部は、第１部分２２ａの下に位置している。  図１２に表すように、プラグ４１は、Ｚ方向においてゲート電極１０と第１部分２２ａとの間に設けられ、第１部分２２ａとゲート電極１０とを接続している。
また、プラグ４２は、格子状に並べられた第１部分２２ａと第２部分２２ｂとによって形成される開口ＯＰ２を通して、ソースパッド２３とソース電極２１とを接続している。
【００４２】
本実施形態のように、ゲートパッド２２の一部を格子状に設けることで、ゲートパッド２２とソース電極２１との間の対向面積およびゲートパッド２２とソースパッド２３との間の対向面積を低減することができる。
すなわち、本実施形態によれば、第１実施形態に係る半導体装置１００に比べて、ゲート・ソース間の容量を低減し、半導体装置のスイッチング時間を短縮することができる。
【００４３】
また、本実施形態では、半導体装置１００と同様に、ｎ＋形ソース領域３の上にソース電極２１が設けられている。このため本実施形態によれば、第１実施形態の第１変形例に係る半導体装置１１０に比べて、ゲート・ソース間の容量の増加を抑制しつつ、半導体装置により大きな電流を流すことが可能となる。
【００４４】
また、ゲートパッド２２が、互いに異なる方向に延びる第１部分２２ａおよび第２部分２２ｂを有することで、ゲートパッド２２における電気抵抗を小さくすることができる。このため、ゲートパッド２２にゲート電圧が印加された際の、それぞれのゲート電極１０への信号の伝達速度のばらつきを低減することが可能である。
【００４５】
なお、図１０〜図１２では、第１部分２２ａとゲート電極１０とがプラグ４１によって接続された場合を表したが、本実施形態はこれに限定されない。例えば、第２部分２２ｂとゲート電極１０とがプラグ４１によって接続されていてもよい。または、半導体装置２００は、より多くのプラグ４１を有し、第１部分２２ａおよび第２部分２２ｂの両方がゲート電極１０と接続されていてもよい。
【００４６】
また、ゲートパッド２２は、第１部分２２ａおよび第２部分２２ｂの一方のみを有し、第１部分２２ａおよび第２部分２２ｂの一方とゲート電極１０とが接続されていてもよい。このような構成を採用することで、半導体装置のゲート・ソース間の容量をさらに低減することができる。
【００４７】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００４８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｎ＋形ドレイン領域４、ゲート電極１０、ＦＰ電極１１、絶縁部１２、ドレイン電極２０、ソース電極２１、ゲートパッド２２、ソースパッド２３、絶縁層３１、絶縁層３２、プラグ４１、プラグ４２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４９】
１００〜１２０、２００…半導体装置、  １…ｎ−形半導体領域、  ２…ｐ形ベース領域、  ３…ｎ＋形ソース領域、  ４…ｎ＋形ドレイン領域、  １０…ゲート電極、  １１…ＦＰ電極、  １２…絶縁部、  ２０…ドレイン電極、  ２１…ソース電極、  ２２…ゲートパッド、  ２３…ソースパッド、  ３１、３２…絶縁層、  ４１〜４３…プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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