(57)【特許請求の範囲】
【請求項１】
第１主面および前記第１主面に対向する第２主面を有する薄膜素子と、
前記第１主面に形成される第１電極と、
前記第２主面に形成される第２電極と、
前記第１主面に沿った方向から視て、前記第１電極の表面に半円状に設けられる第１導電性接合材と、
前記第２主面に沿った方向から視て、前記第２電極の表面に半円状に設けられる第２導電性接合材と、
を備え、
前記薄膜素子の厚みは、前記第１導電性接合材の厚み、または前記第２導電性接合材の厚みよりも薄いことを特徴とする、接続素子。
【請求項２】
前記第１電極および前記第１導電性接合材は、前記第１主面に垂直な方向から視て、前記第１主面の外縁の内側に形成され、
前記第２電極および前記第２導電性接合材は、前記第２主面に垂直な方向から視て、前記第２主面の外縁の内側に形成される、請求項１に記載の接続素子。
【請求項３】
前記薄膜素子は、
第１面および第２面を有する基板と、
前記第１面および前記第２面の少なくとも一方に形成される受動素子と、
を有する、請求項１または２に記載の接続素子。
【請求項４】
前記受動素子は、キャパシタである、請求項３に記載の接続素子。
【請求項５】
前記受動素子は、巻回軸を有するコイル状のインダクタであり、
前記巻回軸は、前記第１主面および前記第２主面に平行である、請求項３に記載の接続素子。
【請求項６】
前記第１導電性接合材および前記第２導電性接合材は、はんだである、請求項１から５のいずれかに記載の接続素子。
【請求項７】
請求項１から６のいずれかに記載の接続素子と、
球状の第３導電性接合材と、で構成される、実装用素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続素子に関し、特に例えば薄膜素子と導電性接合材とを備える接続素子に関する。また、本発明は、上記接合素子と球状の導電性接合材とで構成される実装用素子に関する。
【背景技術】
【０００２】
従来、電子機器の小型化の要求に対応するため、実装基板に実装されるディスクリート部品や半導体素子（半導体パッケージ）を高密度化・高集積化する各種方法が考案されている。
【０００３】
例えば、特許文献１には、球状等に形成した抵抗やコンデンサ等の素子をはんだボールのように接続素子として、半導体素子と実装基板との間に挟んで接続する方法が記載されている。上記構造により、実装基板に実装される抵抗やコンデンサ等の素子の数を減らすことができるため、高密度化・高集積化が可能となる。また、実装基板に抵抗やコンデンサ等の素子を実装する場合に比べて、導電性接合材による接続箇所を減らすことができるため、接続信頼性が向上する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１２４５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体素子と実装基板との間に、はんだボール等の導電性接合材のみを挟んで接続した場合、導電性接合材がリフロー時に溶融するため、実装基板と半導体素子との間の距離はリフロー前に比べて小さくなる。
【０００６】
しかし、特許文献１に示す接続素子はリフロー後に殆ど変形することがないため、上記接続素子を半導体素子と実装基板との間に挟んで接続する方法では、実装基板と半導体素子との間の距離はリフロー後に殆ど変化しない。そのため、半導体素子と実装基板との間に挟んで接続する接続素子に、はんだボール等の導電性接合材が一部混在している場合には、導電性接合材がリフロー時に溶融し、導電性接合材の断面が表面張力によって細くなり断線する虞がある。
【０００７】
本発明の目的は、受動素子として機能する薄膜素子と導電性接合材とを備え、リフロー時における導電性接合材の断線を抑制することで、半導体素子と実装基板との間の接続信頼性を高めた接続素子を提供することにある。また、受動素子として機能する薄膜素子と導電性接合材とを備えた接続素子を用いることにより、半導体素子と実装基板との間の接続信頼性を高めた、実装基板に対する半導体素子の実装構造を提供することにある。
【課題を解決するための手段】
【０００８】
（１）本発明の接続素子は、
第１主面および前記第１主面に対向する第２主面を有する薄膜素子と、
前記第１主面に形成される第１電極と、
前記第２主面に形成される第２電極と、
前記第１主面に沿った方向から視て、前記第１電極の表面に半円状に設けられる第１導電性接合材と、
前記第２主面に沿った方向から視て、前記第２電極の表面に半円状に設けられる第２導電性接合材と、
を備えることを特徴とする。
【０００９】
この構成では、第１導電性接合材および第２導電性接合材が、はんだボール等の球状の導電性接合材と同様に、リフロープロセスによって溶融する。そのため、接続素子を介して接続する端子電極間（例えば実装基板の実装電極と半導体素子の外部電極との間）のリフロー後の距離は、導電性接合材の表面張力等によって、接続素子を介して接続する端子電極間のリフロー前の距離に比べて短くなる。したがって、これら接続素子および球状の導電性接合材を用いて端子電極間を接続した場合には、リフロープロセスにより溶融した球状の導電性接合材が表面張力によって細くなることが抑制され、溶融した球状の導電性接合材の断線を抑制できる。
【００１０】
また、接続素子の外形（形状および大きさ）は、球状の導電性接合材と略同じである。そのため、接続素子は、球状の導電性接合材と同様に、半導体素子と実装基板との間に挟んで接続することができる。そのため、実装基板に実装される受動素子の数を減らすことができ、高密度化・高集積化が可能となる。また、実装基板に受動素子を実装する場合に比べて、導電性接合材による接続箇所を減らすことができるため、接続信頼性が向上する。
【００１１】
（２）上記（１）において、前記第１電極および前記第１導電性接合材は、前記第１主面に垂直な方向から視て、前記第１主面の外縁の内側に形成され、前記第２電極および前記第２導電性接合材は、前記第２主面に垂直な方向から視て、前記第２主面の外縁の内側に形成されることが好ましい。この構成により、リフロープロセスによって溶融した第１導電性接合材および第２導電性接合材が、第１主面側および第２主面側に濡れ広がることを抑制できるため、第１電極Ｐ１と第２電極Ｐ２とが短絡する可能性は低い。
【００１２】
（３）上記（１）または（２）において、前記薄膜素子は、第１面および第２面を有する基板と、前記第１面および前記第２面の少なくとも一方に、薄膜プロセスにより形成される受動素子と、を有することが好ましい。この構成により、薄膜素子の厚みを薄くできるため、接続素子を介して接続する端子電極間の距離をさらに短くできる。したがって、導電性接合材および薄膜素子が持つ寄生インダクタンスをさらに抑制できる。
【００１３】
（４）上記（３）において、前記受動素子は、キャパシタであってもよい。
【００１４】
（５）上記（３）において、前記受動素子は、巻回軸を有するコイル状のインダクタであり、前記巻回軸は、前記第１主面および前記第２主面に平行であることが好ましい。この構成により、コイル状のインダクタに発生する磁束が、第１電極および第２電極により妨げられることを抑制できる。したがって、所定のインダクタンス値を有するコイル状のインダクタを実現できる。
【００１５】
（６）上記（１）から（５）のいずれかにおいて、前記第１導電性接合材および前記第２導電性接合材は、はんだで構成できる。
【００１６】
（７）本発明の実装用素子は、
上記（１）から（６）のいずれかの接続素子と、
球状の第３導電性接合材と、で構成されることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、受動素子として機能する薄膜素子と導電性接合材とを備え、リフロー時における導電性接合材の断線を抑制することで、半導体素子と実装基板との間の接続信頼性を高めた接続素子を実現できる。また、受動素子として機能する薄膜素子と導電性接合材とを備えた接続素子を用いることにより、半導体素子と実装基板との間の接続信頼性を高めた、実装基板に対する半導体素子の実装構造を実現できる。
【図面の簡単な説明】
【００１９】
【図１】図１は第１の実施形態に係る接続素子１０１の正面図である。
【図２】図２は接続素子１０１が備える薄膜素子１１、第１電極Ｐ１および第２電極Ｐ２を示す外観斜視図である。
【図３】図３は薄膜素子１１、第１電極Ｐ１および第２電極Ｐ２の断面図である。
【図４】図４（Ａ）は、接続素子１０１および第３導電性接合材２３を用いて半導体素子１を実装基板２に表面実装した状態を示す正面図であり、図４（Ｂ）は、半導体素子１を実装基板２に実装した半導体素子１の、リフロー後の状態を示す正面図である。
【図５】図５（Ａ）は、接続素子１０１を利用した電子機器２０１の主要部を示す正面図であり、図５（Ｂ）は、電子機器２０１の主要部のブロック図である。
【図６】図６（Ａ）は薄膜素子１３の平面図であり、図６（Ｂ）は、図６（Ａ）におけるＡ−Ａ断面図である。
【図７】図７（Ａ）は薄膜素子１４の平面図であり、図７（Ｂ）は、図７（Ａ）におけるＢ−Ｂ断面図である。
【発明を実施するための形態】
【００２０】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２１】
《第１の実施形態》
図１は第１の実施形態に係る接続素子１０１の正面図である。図２は接続素子１０１が備える薄膜素子１１、第１電極Ｐ１および第２電極Ｐ２を示す外観斜視図である。なお、図１において、各部の厚みは誇張して図示している。以降の各実施形態における正面図および断面図についても同様である。
【００２２】
接続素子１０１は、薄膜素子１１、第１電極Ｐ１、第２電極Ｐ２、第１導電性接合材２１および第２導電性接合材２２を備える。図１等に示すように、接続素子１０１は、はんだボールの様に略球状の受動素子である。
【００２３】
薄膜素子１１は、平面形状が正方形である絶縁性の薄板であり、第１主面Ｓ１および第１主面Ｓ１に対向する第２主面Ｓ２を有する。図１等に示すように、薄膜素子１１の第１主面Ｓ１および第２主面Ｓ２は、ＸＹ平面に平行である。なお、図１等に示すＸ方向、Ｙ方向およびＺ方向は互いに直交する方向である。第１主面Ｓ１および第２主面Ｓ２はＸ方向およびＹ方向に平行であり、Ｚ方向に垂直である。
【００２４】
第１電極Ｐ１は、第１主面Ｓ１に形成される平面形状が正方形の電極パターンである。第１導電性接合材２１は、第１主面Ｓ１に沿った方向（Ｙ方向）から視て、第１電極Ｐ１の表面に半円状に設けられる。
【００２５】
第１電極Ｐ１は、第１主面Ｓ１よりも面積が小さく、且つ、第１主面Ｓ１の略中央に形成されている。そのため、第１電極Ｐ１および第１導電性接合材２１は、第１主面Ｓ１に垂直な方向（Ｚ方向）から視て、第１主面Ｓ１の外縁の内側に形成される。言い換えると、第１導電性接合材２１は、Ｚ方向から視て、第１主面Ｓ１の外縁にまで達していない。
【００２６】
第２電極Ｐ２は、第２主面Ｓ２に形成される平面形状が正方形の電極パターンである。第２導電性接合材２２は、第２主面Ｓ２に沿った方向（Ｙ方向）から視て、第２電極Ｐ２電極Ｐ２の表面に半円状に設けられる。
【００２７】
第２電極Ｐ２は、第２主面Ｓ２よりも面積が小さく、且つ、第２主面Ｓ２の略中央に形成されている。そのため、第２電極Ｐ２および第２導電性接合材２２は、第２主面に垂直な方向（Ｚ方向）から視て、第２主面Ｓ２の外縁の内側に形成される。言い換えると、第２導電性接合材２２は、Ｚ方向から視て、第２主面Ｓ２の外縁に達していない。
【００２８】
第１電極Ｐ１および第２電極Ｐ２は例えばCuやAgを主成分としためっき膜にNiやAu等のめっき膜を被覆したものであり、第１導電性接合材２１および第２導電性接合材２２は、例えばはんだ等である。
【００２９】
図３は薄膜素子１１、第１電極Ｐ１および第２電極Ｐ２の断面図である。
【００３０】
薄膜素子１１は、基板３１、受動素子４１、拡散防止層５２、絶縁体層５３、保護層５４、複数の導体６３，６４、および複数の層間接続導体Ｖ１，Ｖ２，Ｖ３，Ｖ４を有する。
【００３１】
基板３１は平面形状が正方形の導電性薄板であり、第１面ＰＳ１および第２面ＰＳ２を有する。基板３１は例えば低抵抗Si基板である。基板３１の第１面ＰＳ１には拡散防止層５２が形成され、拡散防止層５２の表面には受動素子４１が形成される。拡散防止層５２は絶縁性を有し、基板３１に含有される元素が受動素子４１に拡散するのを防止する。拡散防止層５２は例えばSiO2膜等である。
【００３２】
受動素子４１は、基板３１の第１面ＰＳ１に薄膜プロセスにより形成される受動素子である。具体的に説明すると、受動素子４１は、拡散防止層５２上に形成される第１キャパシタ用電極６１と、第１キャパシタ用電極６１上に形成される誘電体層５１と、誘電体層５１上に形成される第２キャパシタ用電極６２とにより構成される薄膜キャパシタである。第１キャパシタ用電極６１および第２キャパシタ用電極６２は例えばCu箔であるが、Pt、Au、Ru等の熱処理に対して耐酸化性を有する材料が好ましい。誘電体層５１は高誘電率の材料であり、例えば（Ba，Sr）TiO3（BST）である。
【００３３】
また、拡散防止層５２の表面には絶縁体層５３が形成される。受動素子４１は、図３に示すように、全体が絶縁体層５３によって被覆される。絶縁体層５３の上面には導体６３，６４が形成される。導体６３は、拡散防止層５２および絶縁体層５３を貫通する層間接続導体Ｖ１を介して基板３１に電気的に接続される。また、導体６３は、絶縁体層５３を貫通する層間接続導体Ｖ２を介して受動素子４１の第１キャパシタ用電極６１に接続される。導体６４は、層間接続導体Ｖ３を介して受動素子４１の第２キャパシタ用電極６２に接続される。
【００３４】
さらに、拡散防止層５２の表面および絶縁体層５３の上面には、保護層５４が形成される。絶縁体層５３は、図３に示すように、全体が保護層５４によって被覆される。保護層５４は例えばポリイミド樹脂やエキポシ樹脂等である。
【００３５】
保護層５４の上面（薄膜素子１１の第１主面Ｓ１）には、第１電極Ｐ１が形成される。第１電極は、保護層５４を貫通する層間接続導体Ｖ４を介して導体６４に接続される。また、基板３１の第２面ＰＳ２（薄膜素子１１の第２主面Ｓ２）には、第２電極Ｐ２が形成される。
【００３６】
このようにして、薄膜素子１１はキャパシタとして機能する。
【００３７】
本実施形態に係る接続素子１０１は、例えば次の（１）から（７）の工程で製造される。
【００３８】
（１）まず、薄膜プロセスで形成された薄膜素子１１を準備する。
【００３９】
（２）次に、薄膜素子１１の第１主面Ｓ１および第２主面Ｓ２にめっき法等によってCu膜等の導体膜を形成し、これをフォトレジスト膜パターンの形成およびエッチングによってパターニングすることにより、第１電極Ｐ１および第２電極Ｐ２を形成する。また、導電性ペーストをスクリーン印刷することによって第１電極Ｐ１および第２電極Ｐ２を形成してもよい。その後、Cu等のめっき膜の表面にNi，Auめっき膜を更に形成する。
【００４０】
（３）第１電極Ｐ１にペースト状の導電性接合材を印刷する。すなわち、はんだを使う場合、薄膜素子１１の第１主面Ｓ１に形成された第１電極Ｐ１にはんだペーストを印刷する。その後、リフロープロセスにより、第１電極Ｐ１の表面に第１導電性接合材２１を設ける。上記ペースト状の導電性接合材は、このリフロープロセスによって、Ｘ方向またはＹ方向から視て、第１電極Ｐ１の表面に半円状に設けられる第１導電性接合材２１となる。
【００４１】
（４）次に、耐熱性を有するマスキングテープ（シールテープ）を薄膜素子１１の第１主面Ｓ１全体に貼付する。
【００４２】
（５）第２電極Ｐ２にペースト状の導電性接合材を印刷する。すなわち、はんだを使う場合、薄膜素子１１の第２主面Ｓ２に形成された第２電極Ｐ２にはんだペーストを印刷する。その後、リフロープロセスにより、第２電極Ｐ２の表面に第２導電性接合材２２を設ける。上記ペースト状の導電性接合材は、このリフロープロセスによって、Ｘ方向またはＹ方向から視て、第２電極Ｐ２の表面に半円状に設けられる第２導電性接合材２２となる。
【００４３】
（６）その後、薄膜素子１１の第１主面Ｓ１全体に貼付したマスキングテープを取り除く。
【００４４】
（７）なお、上記の工程は、複数の薄膜素子１１が形成されたウェハ状態のまま処理される。最後にダイシングを行い、ウェハから個々の接続素子１０１単位（個片）に分離する。
【００４５】
次に、半導体素子１の実装方法、および接続素子１０１を利用することの利点について、図を参照して説明する。図４（Ａ）は、接続素子１０１および第３導電性接合材２３を用いて半導体素子１を実装基板２に表面実装した状態を示す正面図であり、図４（Ｂ）は、半導体素子１を実装基板２に実装した半導体素子１の、リフロー後の状態を示す正面図である。
【００４６】
半導体素子１の下面（実装面）には複数の外部電極７１，７２が形成されており、実装基板２の上面には複数の実装電極８１，８２が形成されている。半導体素子１は例えば半導体ＩＣチップである。
【００４７】
図５（Ａ）に示すように、外部電極７１と実装電極８１との間には、接続素子１０１が配置される。このとき、接続素子１０１の第１導電性接合材は、外部電極７１に接し、接続素子１０１の第２導電性接合材は実装電極８１に接する。また、外部電極７２と実装電極８２との間には、球状の第３導電性接合材２３が配置される。第３導電性接合材２３は、例えばはんだボールである。
【００４８】
その後、図５（Ｂ）に示すように、リフロープロセスによって、半導体素子１を実装基板２に実装する。
【００４９】
具体的に説明すると、リフロープロセスによって、接続素子１０１の第１導電性接合材は溶融し、第１導電性接合部２１Ｓになる。第１導電性接合部２１Ｓは、薄膜素子１１の第１電極と外部電極７１との間を電気的に導通し、且つ構造的に接合する。リフロープロセスによって、接続素子１０１の第２導電性接合材は溶融し、第２導電性接合部２２Ｓになる。第２導電性接合部２２Ｓは、薄膜素子１１の第２電極Ｐ２と実装電極８１との間を電気的に導通し、且つ構造的に接合する。すなわち、外部電極７１は、薄膜素子１１、第１導電性接合部２１Ｓおよび第２導電性接合部２２Ｓを介して実装電極８１に接続される。また、リフロープロセスによって、第３導電性接合材２３は溶融し、第３導電性接合部２３Ｓになる。第３導電性接合部２３Ｓは、外部電極７２と実装電極８２との間を電気的に導通し、且つ構造的に接合する。
【００５０】
半導体素子１は例えば次の（１）（２）の工程により、図４（Ａ）に示すように、接続素子１０１を用いて実装基板２に表面実装される。
【００５１】
（１）まず、実装基板２の上面に形成された実装電極８１，８２にフラックス等の接着剤を塗付し、接続素子１０１および第３導電性接合材２３を実装電極８１，８２上にそれぞれ配置（接着）する。これら接続素子１０１および第３導電性接合材２３は例えばマウンターで実装電極８１，８２上に配置される。
【００５２】
（２）次に、半導体素子１の実装面に形成された外部電極７１，７２にフラックス等の接着剤を塗付し、実装電極８１，８２上に配置された接続素子１０１および第３導電性接合材２３を外部電極７１，７２にそれぞれ配置する。
【００５３】
このようにして、接続素子１０１および第３導電性接合材２３を用いて半導体素子１を実装基板２に表面実装する。
【００５４】
なお、半導体素子１の実装面に形成された外部電極７１，７２上に接続素子１０１および第３導電性接合材２３をそれぞれ配置した後、実装基板２の上面に形成された実装電極８１，８２に、外部電極７１，７２上に配置された接続素子１０１および第３導電接合材２３をそれぞれ配置してもよい。また、接続素子１０１および第３導電性接合材２３は、マウンターで別々に配置してもよく、同時に配置してもよい。
【００５５】
さらに、半導体素子１は例えば次の（１）（２）の工程により、接続素子１０１を用いて実装基板２に表面実装してもよい。
【００５６】
（１）まず、第２電極Ｐ２に第２導電性接合材２２を設けた薄膜素子１１を用意する。
【００５７】
（２）次に、実装基板２の上面に形成された実装電極８１，８２に接着剤を塗付し、薄膜素子１１の第２導電性接合材２２および第３導電性接合材２３を実装電極８１，８２上に配置（接着）する。
【００５８】
（３）次に、薄膜素子１１の第１電極Ｐ１上に接着剤を塗付し、はんだボール等の球状の導電性接合材を第１電極Ｐ１上に配置する。
【００５９】
（４）次に、半導体素子１の実装面に形成された外部電極７１，７２上に接着剤を塗布し、実装電極８２上に配置された第３導電性接合材２３および第１電極Ｐ１上に配置された球状の導電性接合材を外部電極７１，７２にそれぞれ配置する。
【００６０】
なお、第１電極Ｐ１に第１導電性接合材２１を設けた薄膜素子１１を用意し、半導体素子１の実装面に形成された外部電極７１，７２上に、薄膜素子１１および第３導電性接合材２３をそれぞれ配置し、薄膜素子１１の第２電極Ｐ２に球状の導電性接合材を配置した後、実装電極８１，８２に、第２電極Ｐ２上に配置された球状の導電性接合材および第３導電性接合材２３をそれぞれ接着してもよい。
【００６１】
半導体素子１の実装構造において、本実施形態に係る接続素子１０１を利用すれば、次のような効果を奏する。
【００６２】
（ａ）本実施形態に係る接続素子１０１は、第１導電性接合材２１および第２導電性接合材２２が、第３導電性接合材２３と同様に、リフロープロセスによって溶融する。そのため、リフロー後の半導体素子１と実装基板２との間の距離Ｈ２は、半導体素子１の重量や導電性接合材の表面張力等によって、リフロー前の半導体素子１と実装基板２との間の距離Ｈ１に比べて短くなる（Ｈ１＞Ｈ２）。したがって、接続素子１０１および第３導電性接合材２３を用いて半導体素子１を実装基板２に実装した場合には、リフロープロセスにより溶融した第３導電性接合材２３（第３導電性接合部２３Ｓ）が表面張力によって細くなることが抑制され、第３導電性接合部２３Ｓの断線を抑制できる。
【００６３】
（ｂ）また、本実施形態に係る薄膜素子１１は、第１面ＰＳ１および第２面ＰＳ２を有する基板３１、および第１面ＰＳ１に薄膜プロセスにより形成される受動素子（薄膜キャパシタ）を有する。この構成により、薄膜素子１１の厚みを薄くできるため、半導体素子１と実装基板２との間の距離Ｈ２をさらに短くできる。したがって、第１導電性接合部２１Ｓ、第２導電性接合部２２Ｓおよび薄膜素子１１が持つ寄生インダクタンスをさらに抑制できる。
【００６４】
（ｃ）また、接続素子１０１の外形（形状および大きさ）は、はんだボール等の球状の導電性接合材と略同じである。そのため、接続素子１０１は、球状の導電性接合材と同様に、半導体素子と実装基板との間に挟んで接続することができる。そのため、実装基板に実装される受動素子の数を減らすことができ、高密度化・高集積化が可能となる。また、実装基板に受動素子を実装する場合に比べて、導電性接合材による接続箇所を減らすことができるため、接続信頼性が向上する。
【００６５】
（ｄ）本実施形態では、第１電極Ｐ１および第１導電性接合材２１が、Ｚ方向から視て、第１主面Ｓ１の外縁の内側に形成されている。言い換えると、第１導電性接合材２１は、Ｚ方向から視て、第１主面Ｓ１の外縁に達していない。この構成により、リフロープロセスによって溶融した第１導電性接合材２１（第１導電性接合部２１Ｓ）が、第２主面Ｓ２側に濡れ広がることを抑制できるため、第１電極Ｐ１と第２電極Ｐ２とが短絡する可能性は低い。
【００６６】
（ｅ）同様に、本実施形態では、第２電極Ｐ２および第２導電性接合材２２が、Ｚ方向から視て、第２主面Ｓ２の外縁の内側に形成されている。この構成により、リフロープロセスによって溶融した第２導電性接合材２２（第２導電性接合部２２Ｓ）が、第１主面Ｓ１側に濡れ広がることを抑制できるため、第１電極Ｐ１と第２電極Ｐ２とが短絡する可能性は低い。
【００６７】
（ｆ）接続素子１０１は、第１電極Ｐ１の表面に設けられる第１導電性接合材２１と、第２電極Ｐ２の表面に設けられる第２導電性接合材２２とを備える。そのため、リフロープロセスにおけるセルフアライメント作用により、接続素子１０１（薄膜素子１１）の位置ズレが起こりにくくなる。したがって、本実施形態に係る接続素子１０１を用いることによって、薄膜素子１１は、外部電極７１と実装電極８１との間に高精度に接続される。
【００６８】
（ｇ）また、接続素子１０１は、第１導電性接合材２１および第２導電性接合材２２を備えるため、リフロープロセスによって溶融した第１導電性接合部２１Ｓおよび第２導電性接合部２２Ｓの表面には表面張力が発生する。そのため、接続素子１０１が外部電極７１と実装電極８１との間に配置された際に、薄膜素子の第１主面および第２主面が、外部電極７１および実装電極８１に非平行であっても、リフロー後には外部電極７１および実装電極８１に平行になるように位置が補正される。
【００６９】
（ｈ）本実施形態において、受動素子４１は、第１キャパシタ用電極６１と、第１キャパシタ用電極６１上に形成される誘電体層５１と、誘電体層５１上に形成される第２キャパシタ用電極６２とにより構成される薄膜キャパシタである。そのため、第１キャパシタ用電極６１と第２キャパシタ用電極６２との間の距離を容易に短くでき、高容量のキャパシタとして機能する接続素子１０１を実現できる。
【００７０】
（ｉ）また、本実施形態では、受動素子４１の全体が絶縁体層５３によって被覆されているため、導体６３，６４を形成するためのエッチング等による特性変化を抑制することができる。また、この構成により、堅牢性や耐熱性の高い薄膜素子１１を実現できる。
【００７１】
なお、本実施形態では、図３に示すように、第１キャパシタ用電極６１と基板３１とが、導体６３および層間接続導体Ｖ１，Ｖ２を介して接続されているため、線路長は長くなる。しかし、導体６３の厚膜化や、層間接続導体Ｖ１，Ｖ２の径を太くすることにより、低ＥＳＲの接続素子１０１を得ることができる。
【００７２】
《第２の実施形態》
第２の実施形態では、第１の実施形態に係る接続素子１０１および第３導電性接合材を利用した電子機器２０１について、図を参照して説明する。
【００７３】
図５（Ａ）は、接続素子１０１を利用した電子機器２０１の主要部を示す正面図であり、図５（Ｂ）は、電子機器２０１の主要部のブロック図である。図５（Ｂ）において、薄膜キャパシタである薄膜素子１１をキャパシタＣで表している。
【００７４】
電子機器２０１は、半導体素子１および実装基板２を備える。半導体素子１の下面（実装面）には外部電極７１，７２が形成されており、実装基板２の上面には実装電極８１，８２が形成されている。
【００７５】
外部電極７１は、薄膜素子１１の第１主面に形成された第１電極Ｐ１に、第１導電性接合部２１Ｓを介して接続される。実装電極８１は、薄膜素子１１の第２主面に形成された第２電極Ｐ２に、第２導電性接合部２２Ｓを介して接続される。すなわち、外部電極７１は、第１導電性接合部２１Ｓ、薄膜素子１１および第２導電性接合部２２Ｓを介して実装電極８１に接続されている。第１導電性接合部２１Ｓおよび第２導電性接合部２２Ｓは、上述したように、外部電極７１と実装電極８１との間に配置された接続素子１０１の、第１導電性接合材および第２導電性接合材が、それぞれ溶融したものである。
【００７６】
外部電極７２は、第３導電性接合部２３Ｓを介して実装電極８２に接続されている。第３導電性接合部２３Ｓは、上述したように、外部電極７２と実装電極８２との間に配置された第３導電性接合材が溶融したものである。
【００７７】
電子機器２０１の主要部では、実装基板２の実装電極８２は給電回路９２に接続されており、実装電極８１はグランドに接続されている。そのため、図５（Ｂ）に示すように、半導体素子１が有する回路９１が給電回路９２に導通する構成であり、グランドへシャント接続されたキャパシタＣが構成される。このようにして、電子機器２０１の主要部では、薄膜素子１１（キャパシタＣ）がデカップリングコンデンサとして機能する。
【００７８】
電子機器２０１では、回路９１の直前でキャパシタＣがシャント接続されているため、給電回路９２からの電源ラインに重畳された高周波ノイズまたは高調波ノイズを除去できる。
【００７９】
なお、本実施形態に係る電子機器２０１では、図５（Ｂ）のような回路構成について示したが、これに限定されるものではない。接続素子１０１を利用した半導体素子１の実装構造において、回路構成は適宜変更可能である。
【００８０】
《第３の実施形態》
第３の実施形態では、インダクタとして機能する接続素子の薄膜素子１３ついて、各図を参照して説明する。
【００８１】
図６（Ａ）は薄膜素子１３の平面図であり、図６（Ｂ）は、図６（Ａ）におけるＡ−Ａ断面図である。
【００８２】
本実施形態に係る薄膜素子１３は、コイル用導体６５を備える点で第１の実施形態に係る接続素子１０１の薄膜素子１１と異なる。また、薄膜素子１３は、基板３２の材質が薄膜素子１１と異なる。その他の構成については接続素子１０１と同じである。
【００８３】
薄膜素子１３は、基板３２、コイル用導体６５、絶縁体層５３および複数の層間接続導体Ｖ１，Ｖ２を有する。
【００８４】
基板３２は平面形状が正方形の絶縁性薄板であり、第１面ＰＳ１および第２面ＰＳ２を有する。基板３２は例えば高抵抗Si基板である。基板３２の第１面ＰＳ１にはコイル用導体６５が形成される。コイル用導体６５は約２ターンのスパイラル状の導体パターンであり、薄膜プロセスにより形成される受動素子（薄膜インダクタ）である。コイル用導体６５は例えばCu箔であるが、Pt、Au、Ru等の熱処理に対して耐酸化性を有する材料が好ましい。
【００８５】
また、基板３２の第１面ＰＳ１には絶縁体層５３が形成される。コイル用導体６５は、図５に示すように、全体が絶縁体層５３によって被覆される。絶縁体層５３の上面には第１電極Ｐ１が形成され、基板３２の第２面Ｓ２には第２電極Ｐ２が形成される。第１電極Ｐ１は、絶縁体層５３を貫通する層間接続導体Ｖ２を介してコイル用導体６５に一端に接続され、第２電極Ｐ２は、基板３２を貫通する層間接続導体Ｖ１を介してコイル用導体６５の他端に接続される。絶縁体層５３は例えばポリイミド樹脂やエキポシ樹脂等である。なお、絶縁体層５３は所定の大きなインダクタンス値を得るためには、例えば磁性フェライトであることが好ましい。
【００８６】
この構成により、薄膜素子１３はインダクタとして機能する。
【００８７】
本実施形態に係る薄膜素子１３を備える接続素子であっても、上述した第１の実施形態に係る接続素子１０１と同様の効果を奏する。
【００８８】
《第４の実施形態》
第４の実施形態では、インダクタとして機能する接続素子の薄膜素子において、第３の実施形態で示した薄膜素子１３とは異なる例について、各図を参照して説明する。
【００８９】
図７（Ａ）は薄膜素子１４の平面図であり、図７（Ｂ）は、図７（Ａ）におけるＢ−Ｂ断面図である。
【００９０】
薄膜素子１４は、基板３２、第１コイル用導体６６、第２コイル用導体６７、磁性体層５５、非磁性体層５６および複数の層間接続導体Ｖ１，Ｖ２を有する。
【００９１】
基板３２の第１面ＰＳ１には、５つの第１コイル用導体６６が形成されている。５つの第１コイル用導体６６は、概略的にＹ方向に延伸する導体パターンであり、Ｘ方向に配列されている。基板３２の第１面ＰＳ１には磁性体層５５が形成される。第１コイル用導体６６は、図７（Ｂ）に示すように、全体が磁性体層５５によって被覆される。磁性体層５５は例えば磁性体フェライトである。磁性体層の上面には、５つの第２コイル用導体６７が形成される。５つの第２コイル用導体６７は、Ｙ方向に延伸する導体パターンであり、Ｘ方向に配列されている。第１コイル用導体６６の一端は、磁性体層５５を貫通する層間接続導体Ｖ３を介して第２コイル用導体６７の一端に接続される。第１コイル用導体６６の他端は、層間接続導体Ｖ３を介して第２コイル用導体６７の他端に接続される。
【００９２】
これら第１コイル用導体６６、第２コイル用導体６７および層間接続導体Ｖ３によって、Ｘ方向に沿った巻回軸ＡＸ１を有するコイル状のインダクタが形成される。上記コイル状のインダクタは、約５ターンのヘリカル状のコイル導体であり、薄膜プロセスにより形成される受動素子（薄膜インダクタ）である。
【００９３】
また、磁性体層５５の上面には非磁性体層５６が形成される。第２コイル用導体６７は、図７（Ｂ）に示すように、全体が非磁性体層５６によって被覆される。非磁性体層５６の上面には第１電極Ｐ１が形成され、基板３２の第２面Ｓ２には第２電極Ｐ２が形成される。第１電極Ｐ１は、非磁性体層５６を貫通する層間接続導体Ｖ１を介して上記コイル状のインダクタの一端に接続され、第２電極Ｐ２は、基板３２を貫通する層間接続導体Ｖ２を介して上記コイル状のインダクタの他端に接続される。非磁性体層５６は例えば非磁性体フェライトである。
【００９４】
この構成により、薄膜素子１４はインダクタとして機能する。
【００９５】
本実施形態に係る薄膜素子１４を備える接続素子であっても、上述した第１の実施形態に係る接続素子１０１と同様の効果を奏する。
【００９６】
また、本実施形態では、上記コイル状のインダクタの巻回軸ＡＸ１がＸ方向に沿っている。この構成により、コイル状のインダクタに発生する磁束が、第１電極Ｐ１および第２電極Ｐ２により妨げられることを抑制できる。したがって、所定のインダクタンス値を有するコイル状のインダクタを実現できる。なお、コイル状のインダクタの巻回軸ＡＸ１は、Ｘ方向に沿っている構造に限定されるものではなく、第１主面Ｓ１および第２主面Ｓ２に平行であれば上記の作用・効果を奏することができる。
【００９７】
《その他の実施形態》
上述の実施形態では、薄膜素子がインダクタまたはキャパシタとして機能する構成例を示したが、これに限定されるものではない。薄膜素子は、抵抗として機能する構成であってもよい。また、薄膜素子は、インダクタおよびキャパシタを一体的に備え、ＬＣ回路として機能する構成であってもよい。
【００９８】
上述の実施形態では、薄膜プロセスにより形成される受動素子が、基板の第１面ＰＳ１側に設けられた構成を示したが、これに限定されるものではない。基板の第２面ＰＳ２側に、薄膜プロセスにより形成される受動素子は、基板の第２面ＰＳ２側に設けられていてもよい。また、基板の第１面ＰＳ１および第２面ＰＳ２の両側に設けられていてもよい。
【００９９】
なお、本発明の薄膜素子において、基板３１，３２は必須ではない。薄膜素子が抵抗として機能する受動素子である場合は、抵抗材料の薄板自体を薄膜素子として利用することもできる。
【０１００】
また、上述の実施形態では、薄膜素子の平面形状が正方形である例を示したが、この構成に限定されるものではない。薄膜素子の平面形状は、例えば円形、楕円形、多角形等、本発明の作用・効果を奏する範囲において適宜変更可能である。
【０１０１】
なお、本発明における「第１電極の表面に半円状に設けられる」とは、第１電極の表面に設けられる第１導電性接合材２１が完全な半円形状である場合に限るものではない。第１主面Ｓ１に沿った方向（Ｘ方向またはＹ方向）から視て、第１電極Ｐ１の表面に設けられた第１導電性接合材２１が、円弧状等も含まれる。また、異なる第１主面に沿った方向（例えばＸ方向とＹ方向）から視た第１導電性接合材２１の形状が相似形でないものであってもよく、第１導電性接合材２１が例えば直角三角錐のような形状も含まれる。
【０１０２】
同様に、本発明における「第２電極の表面に半円状に設けられる」とは、第２電極の表面に設けられる第２導電性接合材２２が完全な半円形状である場合に限るものではない。第２主面Ｓ２に沿った方向（Ｘ方向またはＹ方向）から視て、第２電極Ｐ２の表面に設けられた第２導電性接合材２２が、円弧状等も含まれる。また、異なる第２主面Ｓ２に沿った方向（例えばＸ方向とＹ方向）から視た第２導電性接合材２２の形状が相似形でないものであってもよく、第２導電性接合材２２が例えば直角三角錐のような形状も含まれる。
【符号の説明】
【０１０３】
ＡＸ１…巻回軸
Ｃ…キャパシタ
Ｈ１…リフロー前の半導体素子の外部電極と実装基板の実装電極との間の距離
Ｈ２…リフロー後の半導体素子の外部電極と実装基板の実装電極との間の距離
Ｐ１…第１電極
Ｐ２…第２電極
ＰＳ１…基板の第１面
ＰＳ２…基板の第２面
Ｓ１…薄膜素子の第１主面
Ｓ２…薄膜素子の第２主面
Ｖ１，Ｖ２，Ｖ３，Ｖ４…層間接続導体
１…半導体素子
２…実装基板
１１，１３，１４…薄膜素子
２１…第１導電性接合材
２２…第２導電性接合材
２３…第３導電性接合材
２１Ｓ…第１導電性接合部
２２Ｓ…第２導電性接合部
２３Ｓ…第３導電性接合部
３１，３２…基板
４１…受動素子
５１…誘電体層
５２…拡散防止層
５３…絶縁体層
５４…保護層
５５…磁性体層
５６…非磁性体層
６１…第１キャパシタ用電極
６２…第２キャパシタ用電極
６３，６４…導体
６５…コイル用導体
６６…第１コイル用導体
６７…第２コイル用導体
７１，７２…半導体素子の外部電極
８１，８２…実装基板の実装電極
９１…回路
９２…給電回路
１０１…接続素子
２０１…電子機器
【図１】
0006372465.tif 000002
【図２】
0006372465.tif 000003
【図３】
0006372465.tif 000004
【図４】
0006372465.tif 000005
【図５】
0006372465.tif 000006
【図６】
0006372465.tif 000007
【図７】
0006372465.tif 000008