(57)【特許請求の範囲】
【請求項１】
通信電子ユニットの遅延値を提供する方法であって、
前記通信電子ユニットのデジタル入力信号および当該デジタル入力信号に対応する遅延された出力信号を、予め定められた長さのサンプリング間隔でサンプリングするステップと、
前記サンプリングされた入力信号の振幅と前記サンプリングされた出力信号の振幅とを比較するステップと、
前記サンプリングされた入力信号の振幅が前記サンプリングされた出力信号の振幅と等しくない度に、ミスマッチ計測値Ｍを増加させるステップと、
前記入力信号が遷移する度に、信号遷移計測値Ｎを増加させるステップと、
前記ミスマッチ計測値Ｍに正比例し、前記サンプリング間隔の前記長さに正比例し、前記信号遷移計測値Ｎに反比例する見込み値として、前記入力信号および前記出力信号間の信号遅延値を発生させるステップと、を含むことを特徴とする方法。
【請求項２】
前記サンプリングするステップは、遅延チェーンの入力および出力のサンプリングと同時に実行されることを特徴とする請求項１に記載の方法。
【請求項３】
前記サンプリングするステップは、１または複数の１ビットサンプラーによって実行されることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記サンプリングするステップは、参照クロックを使用して規則的に実行され、
前記参照クロックのサンプリング期間は、前記デジタル入力信号のクロック期間と異なることを特徴とする請求項１〜３の何れか１項に記載の方法。
【請求項５】
前記入力信号の１つのクロック期間に最も近い、前記参照クロックの複数のサンプリング期間は、前記入力信号のクロック期間に対して、前記入力信号の前記クロック期間の１０％分だけオフセットされることを特徴とする請求項４に記載の方法。
【請求項６】
前記入力信号の遷移は、前記入力信号から導出されることを特徴とする請求項１〜５の何れか１項に記載の方法。
【請求項７】
前記入力信号の遷移は、前記出力信号から導出されることを特徴とする請求項１〜６の何れか１項に記載の方法。
【請求項８】
前記見込み遅延値は、前記遷移の時間と、入力値および出力値の反転の時間との間の期間に等しい時間から決定されることを特徴とする請求項１〜７の何れか１項に記載の方法。
【請求項９】
前記見込み遅延値Ｄは下記の式を使用して計算され、
Ｄ＝Ｔ＿ｒｅｆ＊Ｍ／Ｎ
Ｔ＿ｒｅｆは連続する２つのサンプリング時間の間であるサンプリング期間であり、Ｍは前記ミスマッチ計測値であり、Ｎは前記遷移計測値であることを特徴とする請求項１〜８の何れか１項に記載の方法。
【請求項１０】
インテグレーション間隔は予め定められた入力信号遷移の個数に依存し、前記遅延値は当該インテグレーション間隔の後で計算されることを特徴とする請求項１〜９の何れか１項に記載の方法。
【請求項１１】
インテグレーション間隔は予め定められたミスマッチの個数に依存し、前記遅延値は当該インテグレーション間隔の後で計算されることを特徴とする請求項１〜１０の何れか１項に記載の方法。
【請求項１２】
インテグレーション間隔は、予め定められたインテグレーション時間を超えないことを特徴とする請求項１〜１１の何れか１項に記載の方法。
【請求項１３】
前記見込み遅延値は、スライド時間ウィンドウ内で発生した信号ミスマッチおよび遷移に基づいて計算されることを特徴とする請求項１〜１２の何れか１項に記載の方法。
【請求項１４】
前記見込み遅延値に基づいて遅延を調整するステップを含み、
前記調整するステップは、遅延チェーンの構成部品を非稼働または稼働にするステップを含み、
構成部品の個数は前記遅延に依存することを特徴とする請求項１〜１３の何れか１項に記載の方法。
【請求項１５】
デジタル入力信号の予め定められた遅延を提供する遅延発生器であって、
入力信号を受信する信号入力部および遅延された出力信号を出力する信号出力部を有する調整可能な遅延要素と、
参照クロックと、
予め定められたサンプリング時間において前記入力信号と前記出力信号とを比較し、前記入力信号および前記出力信号間のミスマッチの個数を計測する信号比較ユニットと、
前記入力信号の信号路に配置される遷移検出ユニットであって、信号遷移を検出し、前記信号遷移の個数を計測する機能を有する遷移検出ユニットと、
前記信号比較ユニットからミスマッチの個数を受信し、前記遷移検出ユニットから信号遷移の個数を受信し、前記ミスマッチの個数に比例し、かつ、前記遷移の個数に反比例する見積遅延を計算する遅延見積ユニットと、
前記遅延見積ユニットおよび前記調整可能な遅延要素に接続し、前記調整可能な遅延要素に制御信号を出力するコントローラと、を備え、
前記信号比較ユニットの前記予め定められたサンプリング時間は、前記参照クロックによって与えられ、
前記制御信号は見積遅延に依存することを特徴とする遅延発生器。
【請求項１６】
前記調整可能な遅延要素の前記コントローラは、前記調整可能な遅延要素に含まれる個々の電子部品を稼働または非稼働にすることによって、前記遅延を調整する機能を有することを特徴とする請求項１５に記載の遅延発生器。
【請求項１７】
前記信号比較ユニットは第一１ビットサンプラーおよび第二１ビットサンプラーを備えることを特徴とする請求項１５または１６に記載の遅延発生器。
【請求項１８】
前記信号比較ユニットはＸＯＲゲートを備えることを特徴とする請求項１５〜１７の何れか１項に記載の遅延発生器。
【請求項１９】
請求項１５〜１８の何れか１項に記載の遅延発生器の集積回路であって、
前記遅延発生器は、前記集積回路の半導体部品を備えることを特徴とする集積回路。
【請求項２０】
請求項１９に記載の集積回路を備える通信電子システム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、デジタル遅延測定装置、デジタル信号の遅延を測定する方法、および、一定遅延素子のような、デジタル遅延測定装置を含む装置に関する。
【０００２】
例えば、ＧＰＳシステムまたは映像および音声データの送信装置のような通信電子装置では、しばしば、一定量の時間まで信号を遅延させることが望まれる。しかしながら、ＩＣ製造中におけるリソグラフィーの変化および他の重大な化学的変化による変更、並びに、温度および電圧の変化のような稼働状況のような、生産に関連する影響が、遅延素子の遅延に作用するため、時間が経ってもこの遅延を十分に一定に維持する素子を作ることは難しいまたは費用がかかる。
【０００３】
一定遅延素子のさらなる適用は、コンピュータクロックレートの制御を含む。今日のコンピュータチップは、しばしば高クロックレートを使用する。高クロックレートでは、遅延率（the delay rate）に影響する生産変化および稼働状況は、電子部品の同期に影響を及ぼす可能性がある。
【０００４】
或る特定例において、予め定められた一定量の時間まで信号を遅延させる遅延チェーン（a delay chain）を使用するデジタル回路は、ディレイロックループ（ＤＬＬ）である。ＤＬＬは、通常、集積回路の、クロック立ち上がりからデータ出力の妥当なタイミング特性を高めるために、クロック信号の位相を変化させるために使用される。ＤＬＬはクロックリカバリ（ＣＤＲ）にも使用することができる。
【０００５】
ＤＬＬの主な部品は、前後に接続された多数の遅延ゲートから構成される遅延チェーンである。遅延チェーンの入力は、負方向に遅延されるクロックに接続している。マルチプレクサーは、遅延チェーンの各段に接続される。このマルチプレクサーのセレクタは、制御回路によって自動的に更新され、負方向の遅延効果を生みだす。ＤＬＬの出力は、その結果、負方向に遅延されたクロック信号である。
【０００６】
本明細書は、実際の遅延を測定し、測定された遅延に基づいてある時間にわたり遅延を調整することにより遅延変化を補償するための改良フィードバック機構を開示する。特に、本明細書に係るフィードバック機構は、低周波数サンプリングを含む。この低周波数サンプリングでは、出力信号および／または入力信号が、測定された遅延の正確さより大きいサンプリング期間でサンプリングされる。
【０００７】
本明細書によれば、特に、低コスト装置に十分な正確性を与えるために、または、遅延測定の正確性をさらに高めるために、低サンプリング期間が使用されてもよい。特に、映像データの伝送および表示のような、マルチメディアに適用するために、低コスト装置は、十分な遅延正確性を与えてもよい。
【０００８】
特に、遅延チェーンの入力信号および出力信号のような、比較される信号は、同じ振幅を有し、かつ、本質的に同じ矩形を有するもしくは本質的に同じ矩形パルスからなる２つのデジタル信号によって与えられてもよい。２つの信号は、同じ入力信号クロックに追随する。さらに、予想される遅延は、いつも、入力信号クロックの１クロック期間より小さい。その遅延は、突然に、または、ある時間にわたり大量には、変化しない。さらに、２つのサンプリングは、それ自身、サンプリング遅延の影響を受けない。または、少なくともその遅延が無視できるものであり、多数のサンプルに基づく遅延推定を与えることができる。
【０００９】
遅延チェーンは、一例として、結線された遅延線で実現してもよい。遅延線は、明確な遅延時間を有する幾つかのセルを含む。これは、例えば、予め定められた遅延時間を有し、連続的に接続されたＤフリップフロップセルで実現してもよい。
【００１０】
好ましくは、サンプリング期間は、入力信号のクロック期間または２つの入力信号の遷移間の最小距離より短い。別の実施形態では、サンプリング期間は、少なくとも予測された遅延よりわずかに短い。一方、サンプリング期間は、達成されるべき遅延測定の正確性より非常に長くてもよい。
【００１１】
本明細書は、遅延チェーンを有する通信電子ユニットの遅延値を与えるまたは発生させるためのコンピュータで実行される方法を開示する。
【００１２】
通信電子ユニットにおけるデジタル入力信号およびそれに対応する遅延された出力信号は、予め定められた長さのサンプリング間隔で、特に、予測された遅延に匹敵するまたは少なくとも短くない長いサンプリング期間でサンプリングされる。
【００１３】
サンプリングされた入力信号の振幅または電圧レベルは、サンプリングされた出力信号の振幅と比較される。サンプリングされた入力信号の振幅と、サンプリングされた出力信号の振幅とが予め定められた許容範囲内で等しくない場合、ミスマッチ計測値Ｍは増加する。
【００１４】
信号遷移計測値Ｎは、入力信号が遷移する度に、増加する。なお、入力信号の遷移は、出力信号の遷移から導き出されてもよい。
【００１５】
入力信号と出力信号との間の信号遅延値は、見込み値としても参照される値として発生される。発生された信号遅延値は、ミスマッチ計測値Ｍに正比例し、サンプリング間隔の長さに正比例し、信号遷移計測値Ｎに反比例する。
【００１６】
或る実施形態では、サンプリングは、遅延チェーンの入力信号および出力信号のサンプリングと同時に実行される。
【００１７】
特に、サンプリングは、２つの電圧レベルで信号をサンプリングするための、１または複数の１ビットのサンプラー（samplers）によって実行されてもよい。
【００１８】
或る実施形態では、サンプリングは、参照クロックを用いて規則的に引き起こされる。なお、参照クロックのサンプリング期間は、デジタル入力信号のクロック期間とは異なる。それによって、参照クロックのパルスは、デジタル入力信号のクロックパルスに対してシフトされる。参照クロックパルスの配列は、デジタル入力信号のクロックパルスの配列と独立して作られる。
【００１９】
特に、或る実施形態では、参照クロックの或る期間が選択され、入力信号の或るクロック期間に最も近い、参照クロックの多数のサンプリング期間は、入力信号のクロック期間に対して入力信号のクロック期間の１０％以下分にオフセットされる。それによって、参照クロックパルスは、入力クロックパルスに関して、時間毎に少しの量だけシフトされる。これは、より良い時間解決を与えることができる。
【００２０】
或る実施形態によれば、入力信号の遷移は、入力信号において（特に、遅延チェーンの入力における入力信号の遷移を検出することによって）検出される。それによって、入力信号の遷移を検出することは、入力信号値の検出と同時にされる。
【００２１】
他の実施形態によれば、入力信号の遷移は、出力信号において（特に、調整可能な遅延素子の出力における入力信号の遷移を検出することによって）検出される。入力および出力信号の関係は、入力信号および出力信号のレベルまたは値の反転に遷移が追従することである。
【００２２】
或る実施形態では、見込み遅延値は、入力信号遷移と、入力値および出力値の反転との間の時間に等しい期間から決定される。
【００２３】
特に、見込み遅延値Ｄは、式Ｄ＝Ｔ＿ｒｅｆ＊Ｍ／Ｎに基づいて計算することができる。前記式において、商は予め定められた正確性で計算され、Ｔ＿ｒｅｆは、２つの連続したサンプリング時間の間のサンプリング期間であり、Ｍはミスマッチ計測値であり、Ｎは遷移計測値である。
【００２４】
本明細書によれば、十分な正確性に到達した時点を判断するために、様々な基準が適用されるであろう。或る実施形態によれば、インテグレーション間隔は予め定められた入力信号遷移の個数に依存し、前記遅延値は当該インテグレーション間隔の後で計算される。他の実施形態によれば、インテグレーション間隔は予め定められたミスマッチの個数に依存し、前記遅延値は当該インテグレーション間隔の後で計算される。さらに別の実施形態によれば、インテグレーション間隔は、予め定められたインテグレーション時間によって境界を定められる。これらの基準は組み合わされてもよい。
【００２５】
別の実施形態によれば、見込み遅延値は、スライド時間ウィンドウ（a sliding time window）内に生じる信号ミスマッチおよび信号遷移に基づいて計算される。具体例では、スライド時間ウィンドウは、キューの最初で新しい値を読み出してキューの最後で古い値を捨てることによって、シフトレジスタ等で実現される。
【００２６】
別の実施形態によれば、本方法は、遅延チェーンの部品を非活性化または活性化することにより、見込み遅延値に基づく遅延を調整するステップを含む。そのステップでは、活性化されるまたは非活性化される部品の個数は遅延に依存する。特に、個数は遅延に比例してもよい。
【００２７】
さらに、本明細書は、デジタル入力信号の予め定めた遅延を与える遅延発生器を開示する。遅延発生器は、遅延チェーンのような、調整可能遅延素子を含む。調整可能遅延素子は、入力信号を受信する信号入力部と、遅延された出力信号を出力する信号出力部とを備える。
【００２８】
参照クロックは、入力信号および出力信号のサンプリングを同時に行うために与えられる。信号比較ユニット（例えば、２つの１ビットのサンプラーおよびＸＯＲゲートの形態、または、２つのデジタル入力信号を比較する他の電子部品）は、予め定めたサンプリング時間で入力信号と出力信号とを比較し、入力信号と出力信号との間のミスマッチの個数を計測するために与えられる。信号比較ユニットの予め定めたサンプリング時間は、参照クロックにより与えられる。
【００２９】
遷移検出ユニット（例えば、フリップフロップのようなデジタル信号用のエッジ検出器の形態または他の電子部品）は、入力信号の信号路に与えられる。遷移検出ユニットは、信号遷移を検出し、信号遷移の個数を計測する機能を有する。
【００３０】
遅延見積ユニットは、信号比較ユニットおよび遷移検出ユニットと接続される。遅延見積ユニットは、信号比較ユニットからミスマッチの個数を受信し、遷移検出ユニットから信号遷移の個数を受信し、見積もられた遅延を計算するために与えられる。具体例によれば、遅延見積ユニットは、加算器および記憶レジスタのような電子部品を含む演算ユニット（ＡＩＵ）のような計算ユニットによって与えられてもよい。
【００３１】
見込み遅延値または遅延値として参照される、遅延見積ユニットによって見積もられた遅延は、ミスマッチの個数に比例し、遷移の個数に反比例する。
【００３２】
遅延発生器は、さらに、遅延見積ユニットおよび調整可能遅延素子と接続されるコントローラを含む。特に、遅延見積ユニットは前記コントローラを含んでいてもよい。遅延発生器は、調整可能遅延素子に制御信号を供給する。制御信号は見積もられた遅延に依存する。
【００３３】
或る特定の実施形態では、調整可能遅延素子のコントローラは、調整可能遅延素子の個々の電子部品を活性化および非活性化することにより、遅延を調整する機能を有する。特に、活性化および非活性化は、電子部品のオンおよびオフを切り替えて実現してもよい。
【００３４】
或る実施形態によれば、信号比較ユニットは、第一１ビットサンプラーおよび第二１ビットサンプラーを含む。特に、第一１ビットサンプラーおよび第二１ビットサンプラーは、フリップフロップ素子を含む１ビットサンプラーにより実現されてもよい。
【００３５】
或る特定の実施形態では、信号比較ユニットは、第一ビットを表す第一信号と、第二ビットを表す第二信号とを比較するＸＯＲゲートを含む。
【００３６】
さらに、本明細書は、上述の遅延発生器を有する集積回路を開示する。遅延発生器は、集積回路の半導体部品により実現される。
【００３７】
さらに、本明細書は、集積回路を有する通信電子システムを開示する。
【００３８】
本明細書に係る遅延補償装置は、２つの調和する可変遅延チェーンを必要としない。それによって、遅延チェーンの電力消費は入力の周波数によって規定され、各遅延チェーンが電力を消費するため、電力消費を減らすことができる。さらに、本明細書に係る遅延補償は、制御信号に対する遅延セルの線形応答に限らず、非線形性の計算を使用することができる。
【００３９】
すなわち、本明細書に係る遅延補償装置は、チップ上のより少ない領域を必要とするように、かつ、２つの遅延チェーンを有する遅延補償装置より少ない電力を消費するように設計されてもよい。また、本明細書に係る遅延補償装置は、非線形性のチェーンに適応するように設計されてもよい。さらに、１つの遅延チェーンのみを有する設計を使用することによって、２つの遅延チェーン間のミスマッチ遅延が無い。
【００４０】
特に、本明細書によれば、遅延は、利用可能な参照クロックを用いる直接測定を使用することにより実行できる増分より非常に小さい増分として測定されてもよい。これは、遷移イベントの統計的な蓄積を使用して、遅延を測定することにより達成される。
【００４１】
本明細書によれば、入力信号および遅延された出力信号の両方は、規則的な間隔でサンプリングされる。時間毎に状態が検出されて、入力は出力と一致せず、ミスマッチカウンタＭが増加する。さらに、分離カウンタＮは、入力信号の遷移を計測する。入出力間の見積もられた遅延は計算され、ミスマッチ個数Ｍの計測値に正比例し、入力信号遷移の個数に反比例する。
【００４２】
本明細書の目的を、添付の図面に基づいて、以下に処理詳細に説明する。
【００４３】
図１は、第一実施形態に係る、フィードフォワード制御を使用して予め定められた遅延を発生させる遅延装置を示す図である。
【００４４】
図２は、第二実施形態に係る、フィードバック制御およびアンダーサンプリング（under-sampling）を使用して予め定められた遅延を発生させる遅延装置を示す図である。
【００４５】
図３は、図１の遅延見積ユニットの遅延見積計算方法を示す図である。
【００４６】
図４は、図２の第二実施形態に類似する第三実施形態に係る遅延装置を示す図である。
【００４７】
以下の説明では、具体例について、本明細書の各実施形態に基づいて説明する。しかしながら、その具体例に限定することなく、各実施形態が実施されてもよいことが当業者にとって明白であろう。
【００４８】
図１は、制御された遅延を発生させる、第一実施形態に係る遅延装置１０を示す。図１に示す遅延装置は、フィードフォワード制御を使用して、遅延装置の遅延回路を調整するための制御信号を発生させる。
【００４９】
遅延装置は、遅延チェーン回路を有する遅延チェーンユニット１１を備える。遅延チェーンユニット１１は、入力線および出力線に接続される。コントローラ１４は、遅延チェーンユニット１１の調整可能な素子に電気的に接続される。
【００５０】
さらに、遅延装置は、参照遅延チェーン回路を有する参照遅延チェーンユニット１５の入力に接続する参照クロックを備える。特に、参照遅延チェーンユニット１５は、遅延チェーンユニット１１と類似または同一の構成部品を備えていてもよい。コンパレータ１６の入力は、参照クロックの出力および参照遅延チェーンユニット１５の出力に接続される。コンパレータ１６の出力は、コントローラ１４の入力に接続される。
【００５１】
特に、コンパレータ１６は、参照クロックのクロック信号と、参照遅延チェーンユニット１５の出力信号との間の遅延を算出する機能を有していてもよい。動作している間、コントローラ１４は、コンパレータ１６の出力信号に基づいて、遅延チェーンユニット１１の遅延チェーン回路および／または参照遅延チェーンユニット１５の参照遅延チェーン回路を調整する。
【００５２】
或る実施形態では、２つの遅延チェーン１１，１５は、同一の設計である。この場合、参照チェーン１５上で測定された遅延は、遅延チェーン１１の実際の信号として適用されてもよい。或る実施形態によれば、参照チェーン１５は、通常、予め定めた遅延（例えば１ｎｓ）に一致させるために用いられる。予め定めた遅延と一致させるために必要となる遅延ステージの個数を見つけるために、読み出しが行われる。チェーン遅延が制御値に比例すると仮定すると、参照チェーン１５の制御値が分かれば、第一遅延チェーン１１用の制御値を導出することができる。遅延の直接測定を使用した場合、図１の実施形態のように、１ＧＨｚのクロックを用いて、１ＧＨｚのクロックパルスの個数（この例では信号が入力から出力に伝搬する時間である１００）を計測することにより、１００ｎｓの遅延を＋／−１ｎｓの正確性の範囲内で測定することができる。しかしながら、１ＧＨｚのクロックを使用する方法では、１ＧＨｚのクロックのクロックパルスの１００倍以上の頻度でイベントが発生するため、＋／−１０ｐｓの正確性の範囲内で５００ｐｓの遅延を測定することはできない。
【００５３】
図２は、第二実施形態に係る制御された遅延を発生させる遅延装置２０を示す。
【００５４】
遅延装置２０は、調整可能な遅延チェーン２１および遅延測定装置３１を備える。特に、遅延測定装置は、ミスマッチ検出器もしくは「０１，１０検出器」２４と、エッジ検出器２５と、ミスマッチカウンタ２６と、遷移カウンタ２７と、第一単一ビットサンプラー３２と、第二単一ビットサンプラー３３とを備える。
【００５５】
調整可能な遅延チェーン１１、２１は、制御入力によって遅延が増加されるもしくは減少されるデジタルまたはアナログの遅延チェーンである。単一ビットサンプラー３２，３３は同期している。各単一ビット要素は、入力値である０または１をサンプリングして、後続の処理のために同期して出力する。サンプラー３２，３３の両方とも、参照クロック４２を使用する。
【００５６】
ミスマッチ検出器２４は、２つの入力が異なっている（図２および４の実施形態において「０１」または「１０」である）ときを示すことができる２入力ＸＯＲゲートを備える。そして、ＸＯＲゲートは、１（＝０ ＸＯＲ １＝１ ＸＯＲ ０）を出力する。２つの入力が同じ場合、ＸＯＲゲートは、０（＝０ ＸＯＲ ０＝１ ＸＯＲ １）を出力する。
【００５７】
エッジ検出器２５は、入力信号がローレベルからハイレベルに、または、ハイレベルからローレベルに遷移したときを示す。図２には示していないが、指示は、参照クロックの単一参照クロックサイクルの間続く。
【００５８】
ミスマッチカウンタ２６は、ミスマッチ検出器２４によって検出されたミスマッチの個数を計測する。ミスマッチカウンタ２６は、ミスマッチカウンタ２６の計測値Ｍを０にリセットするためのリセット入力を備える。遷移カウンタ２５またはエッジ検出器は、入力信号遷移の個数を計測する。遷移カウンタは、遷移カウンタの計測値Ｎを０にリセットするためのリセット入力を備える。或る実施形態によれば、カウンタ２６、２７の計測値は、遷移の個数が予め定められた値Ｎに到達した場合、０にリセットされる。図２には示していないが、これはＮ−コンパレータによって決定されてもよい。
【００５９】
第一単一ビットサンプラー３２は、遅延チェーン２１の信号入力２２に接続される。第二単一ビットサンプラー３３は、遅延チェーン２１の遅延された信号出力２３に接続される。
【００６０】
第一単一ビットサンプラー３２の出力は、ミスマッチ検出器２４の入力およびエッジ検出器２５の入力に接続される。第二単一ビットサンプラー３３の出力は、エッジ検出器２５の入力に接続される。
【００６１】
ミスマッチカウンタ２６の入力は、ミスマッチ検出器２４の出力に接続される。遷移カウンタ２７の入力は、エッジ検出器２５の入力に接続される。
【００６２】
ミスマッチカウンタ２６の出力は、コントローラ４０の第一入力に接続される。遷移カウンタ２７の出力は、コントローラ４０の第二入力に接続される。コントローラ４０の出力は、遅延チェーン２１の入力に接続される。遅延チェーン２１は、例えば、遅延素子の個数をチェーンすることによって、または、トランジスタのバイアス電圧を調整することによってコントローラ４０からの信号に応じて、遅延を調整する機能を有している。
【００６３】
或る実施形態では、コントローラ４０は、ミスマッチ計測Ｍ用の第一コンパレータ３８、遷移計測Ｎ用の第二コンパレータ３９、および、第一コンパレータの出力および第二コンパレータの出力と接続する調整モジュール４１を備える。他の実施形態によれば、第一コンパレータ３８および第二コンパレータ３９は、遅延測定装置３１の一部である。このコンパレータ３８、３９および調整モジュール４１は、図４の実施形態に示されている。
【００６４】
以下では、入力信号が、「１」として表すハイレベルおよび「０」として表すローレベルのデジタル信号であると仮定する。ハイレベルからローレベルへの遷移は、「１０」遷移として表す。ローレベルからハイレベルへの遷移は、「０１」遷移として表す。しかしながら、これは、特定のデータ符号化方法について、本明細書の目的を限定するものではない。特に、入力信号の遷移について、バイナリーデータストリームを符号化するために様々な方法を用いてもよい。または、遷移は、デジタルクロックパルスを表すために使用されてもよい。
【００６５】
より一般的な実施形態において、本明細書に係る遅延測定装置３１、３１’は、多数のレベルを有するデジタル信号（例えば、デジタル／アナログ変換前のデジタル音楽信号）に対する遅延を決定するために使用されてもよい。
【００６６】
動作している間、遅延チェーンの入力信号および出力信号は、２つの単一ビットサンプラーによって、同時にサンプリングされる。或る実施形態では、サンプリングは、入力信号に対して独立している参照クロックを用いて、規則的に行われる。独立の参照クロックは、ビットサンプリングに、入力信号から独立した良い統計値を与える。特に、これは、参照クロックの期間または多数の参照クロック期間が、入力信号の多数のクロック期間とわずかに異なっている場合に有利である。十分なサンプリングの個数から、近似された遅延値を導出することができる。
【００６７】
具体例において、１つのサンプリング期間または多数のサンプリング期間の集合が、多数の入力信号クロック期間の集合よりわずかに長い場合、連続する信号遷移についての複数のサンプリングポイントの位置は互いにわずかにシフトする。それによって、サンプリングポイントの有効な密度を増加させることができる。例えば、図３の具体例では、５つのサンプリング期間が、連続的な入力信号遷移の間の最小時間よりわずかに長い。
【００６８】
エッジ検出器２５は、入力信号の遷移を検出する。遷移が生じる度に、遅延のために入力信号が出力信号と等しくない場合、入力／出力値を反転させることにより追従させる。このことは、図３に最もよく表されている。この遷移状態は、遅延チェーンの遅延に等しい或る期間において存在する。ここでは、時間遅延は、入力信号の２つの遷移間の最小距離より短いと仮定する。この仮定は、多くの適用において、条件を満たす。
【００６９】
規則的な間隔でサンプリングすることにより、遷移状態は、該当するまたは外れる。該当および非該当の見込みは、遅延値に直接的に関係する。それゆえ、この手法により発生した遅延値は、見込み遅延値としてみなされてもよい。ここでは、遅延は変化しない、または、遅延は、遅延が決定される評価時間ウィンドウの間において非常にわずかに変化するだけであると仮定する。これは、半導体物質の温度または化学組成のような状態がゆっくり変化することにより生じる遅延に関する特別な場合である。評価時間ウィンドウはインテグレーション時間として表されてもよい。
【００７０】
入力信号および遅延された出力信号の間における該当、または、言い換えればミスマッチが検出される度に、ミスマッチカウンタＭは増加される。第二カウンタＮは、入力信号の遷移の個数を計測し、入力信号遷移が検出される度に増加される。
【００７１】
本明細書によれば、Ｎ個の信号遷移の後の遅延の総計は、ミスマッチカウンタＭをサンプリング期間Ｔ＿ｒｅｆで乗算することによって近似される。したがって、１つの信号遷移の後の遅延Ｄは、入力信号および遅延された出力信号間のミスマッチの個数Ｍを、サンプリング期間Ｔ＿ｒｅｆで乗算し、信号遷移の個数Ｎで除算することにより近似される。これは、下記の式で表される。
【００７２】
【数１】
0006311147.tif 000002
【００７３】
さらに、相対的な遅延の見積もりは、例えば、見積遅延Ｄを入力信号のクロック時間、またはサンプリング期間で除算することにより、遅延値Ｄから導出されてもよい。
【００７４】
インテグレーション時間の間に遅延が変化しない場合、または、遅延変化が無視できる場合、信号遷移の後の遷移状態は、入力信号自身が繰り返しでなくても、または、入力信号が予め定められた連続遷移を有していなかったとしても、繰り返し行われる。本明細書によれば、この効果は、所定の信号遷移の後により小さいサンプリング期間でサンプリングするのに代えて、対応する信号遷移の後に、複数の遷移状態を、異なるサンプリング時間でサンプリングするために使用される。
【００７５】
見積遅延Ｄは、より長いサンプリングウィンドウについて向上させる。さらに、これは、サンプリング周波数または多数のサンプリング周波数の集合が多数の入力信号クロック周波数の集合ではなく、多数の入力信号クロック周波数の集合とわずかに異なっている場合に有効である。特に、実際の遅延ｔ＿Ｄの見積Ｄは、予め定められたサンプリングパルスの最小個数、および／または、予め定められた入力信号遷移の最小個数Ｎ＿ｍｉｎに関して十分な正確性を有しているとしてみなしてもよい。
【００７６】
本明細書に係る入力信号の信号遷移の計測を使用することによって、入力信号および遅延された出力信号間の遅延を決定するために、周期的なテスト信号、または、予め定められた遷移パターンを有するテスト信号を使用する必要が無い。なお、所望すれば、そのような信号を使用してもよい。入力信号は、インテグレーション時間内において、十分な個数の遷移を有しているだけでよい。それによって、情報が入力信号線を通って送信されている間に、信号遅延を決定することができる。
【００７７】
遅延を決定するために適当ではない数個の遷移を有する信号は、予め処理されてもよい。例えば、黒および白のライン画像を符号化する生信号は、通常、同じ長いビット列を有する。これらのビット列は、ランレングスコード化のような圧縮を使用することによって短くすることができる。さらに、１ｓおよび０ｓの分布は、信号スクランブラーでさえ作ることができる。事前処理または符号化は、解凍ユニットおよびデスクランブルユニットを用いることによって、復号化側で反対にすることができる。
【００７８】
インテグレーション時間は、前もって固定される必要はないが、入力信号の遷移Ｎの予め定められた個数またはミスマッチＭの予め定められた個数に到達するまで、ミスマッチ計測Ｍを増加させてもよい。
【００７９】
図３は、入力信号間の時間遅延の見積の計算方法の例を示す。図３の例では、サンプリングウィンドウは１４のサンプリング期間を備える。
【００８０】
第二サンプリング時間では、入力信号である「信号入力」はレベル「１」であり、遅延された出力信号である「信号出力」はレベル「０」であり、レベル「１」である差信号が生じる。第三サンプリング時間では、入力信号および出力信号間のミスマッチが検出されない。それゆえ、ミスマッチカウンタＭは１つ増加させる。さらに、入力信号の遷移は、第一および第二サンプリング時間の間で検出される。それゆえ、遷移カウンタＮは１つ増加させる。
【００８１】
第六および第七サンプリング時間では、入力および出力信号間のミスマッチが検出されるが、第八サンプリング時間では検出されない。それゆえ、ミスマッチカウンタＭは２つ増加させる。さらに、入力信号の遷移は第六サンプリング時間で決定され、遷移カウンタＮは１つ増加させる。
【００８２】
第十一サンプリング時間では、入力および出力信号間のミスマッチが検出されるが、第十二サンプリング時間では検出されない。それゆえ、ミスマッチカウンタＭは１つ増加させる。さらに、入力信号の遷移が第十一サンプリング時間で決定され、遷移カウンタＮは１つ増加させる。
【００８３】
これは、下記の式で表される、見積もられたまたは測定された遅延Ｄを与える。
【００８４】
【数２】
0006311147.tif 000003
【００８５】
図４に、信号の視覚による比較を示す。ここでは、遅延は１つのサンプリング期間よりわずかに長く、上述の見積と矛盾しない。より大きな個数のサンプリングを蓄積することは、サンプリングと関連しない信号周波数を有している限り、測定された遅延値Ｄの正確性を向上させる。
【００８６】
図４は、別の実施形態である、遅延測定装置３１’およびコントローラ４０’を有する遅延装置２０’を示す。簡潔さのため、図２に関して上記で説明した部品についてはここでは説明しない。
【００８７】
遅延測定装置３１’は、ミスマッチカウンタ２６の出力およびミスマッチの予想された個数Ｍ＿ｅｘｐのソースに接続するミスマッチコンパレータ３８を備える。例えば、ミスマッチコンパレータ３８は、コンピュータ読み取り可能な記憶部からミスマッチの予想された個数Ｍ＿ｅｘｐを読み出す機能を有する計算ユニットに接続されていてもよい。ミスマッチコンパレータ３８は、蓄積されたミスマッチの個数と、遷移の個数Ｎ＿ｍａｘとを比較し、遷移の個数Ｎ＿ｍａｘと予想されたミスマッチの個数Ｍ＿ｅｘｐとを比較する。
【００８８】
さらに、遅延測定装置３１’は、遷移カウンタ２７の出力および要求される遷移の個数Ｎ＿ｍａｘのソースに接続する遷移コンパレータ３９を備える。例えば、ミスマッチコンパレータ３８は、コンピュータ読み取り可能な記憶部から要求される遷移個数Ｎ＿ｍａｘを読み出す機能を有する計算ユニットに接続していてもよい。遷移コンパレータ３９は、遷移の個数をとらえている。遷移の要求される個数Ｎ＿ｍａｘに到達した場合、両方のカウンタはリセットされる。
【００８９】
コントローラ４０’は、ミスマッチコンパレータ３８の出力および遷移コンパレータ３９の出力と接続する調整モジュール４１を備える。遷移コンパレータ３９の出力は、調整モジュール４１の稼働を引き起こすために、規則的なパルスとして使用されてもよい。
【００９０】
遷移コンパレータ３９から受信する度に、調整モジュール４１は、ミスマッチコンパレータ３８の出力を調査し、調整可能な遅延チェーンの制御値または制御パラメータを増加するか、減少するか、維持するかを決定する。それによって、遅延チェーン２１の遅延は、要求された狭い範囲内に維持される。
【００９１】
図４には、単独でまたは組み合わせて使用可能な、カウンタ２６、２７をリセットするための２つの手段が示されている。第一リセット状態によれば、遷移の予め定められた個数Ｎ＿ｍａｘに到達した場合に、カウンタがリセットされる。第二リセット状態によれば、参照クロック４２のクロックパルスが予め定められた最大個数に到達した場合に、カウンタはリセットされる。上記２つの状態は、組み合わせて使用してもよく、例えば、最初に到達した状態または最後に到達した状態をリセットするためのトリガーとして使用してもよい。
【００９２】
実施形態は、項目に組み込まれた下記リストの要素を備えるものとして記述することもできる。項目リストに開示された特徴の組み合わせのそれぞれは、独立した構成部材としてみなされてもよい。各特徴は、それぞれ本明細書中の他の特徴と組み合わせることもできる。
【００９３】
１．通信電子ユニットの遅延チェーンから出力信号の予め定められた遅延値を提供または発生する方法は、参照クロックを用いて、デジタル入力信号のクロック期間と異なる予め定められたサンプリング間隔を提供するステップと、１ビットサンプラーを用いて、前記予め定められたサンプリング間隔で前記遅延チェーンのデジタル入力信号をサンプリングするステップと、前記予め定められたサンプリング間隔で前記遅延チェーンのデジタル出力信号をサンプリングするステップと、サンプリングされた入力信号の振幅（例えば電圧レベル）と、サンプリングされた出力信号の振幅とを比較するステップと、前記サンプリングされた入力信号の振幅が、予め定められた許容範囲内で、前記サンプリングされた出力信号の振幅と等しくない場合ごとに、ミスマッチカウンタＭを増加させるステップと、前記入力信号の信号路に配置された遷移検出器を用いて、前記入力信号の信号遷移を検出するステップと、インテグレーション時間後に入力信号遷移が検出される度に、信号遷移カウンタＮを増加させるステップと、ミスマッチ計測値Ｍを遷移カウンタＮで除算した値にサンプリング間隔の長さを乗算して計算された、前記入力信号および前記出力信号間の信号遅延値を発生させるステップと、を含む。
【００９４】
ここで、入力信号遷移は、調整可能な遅延要素の入力または出力において検出されてもよい。サンプリング間隔の長さは、サンプリング期間としてもよい。
【００９５】
２．デジタル入力信号、特に、２つのレベルまたは振幅を有する入力信号の予め定められた遅延を提供する遅延発生器は、信号入力部および信号出力部を有する調整可能な遅延チェーンと、サンプリング期間を提供する参照クロックと、前記調整可能な遅延チェーンの前記信号入力部および前記参照クロックの出力部に接続する第一１ビットサンプラーと、前記調整可能な遅延チェーンの前記信号出力部および前記参照クロックの出力部に接続する第二１ビットサンプラーと、前記調整可能な遅延チェーンの前記信号入力部または前記調整可能な遅延チェーンの前記信号出力部に接続する遷移検出ユニットと、第一入力部、第二入力部および出力部を有する信号ミスマッチ検出ユニットであって、前記信号ミスマッチ検出ユニットの第一入力部が前記第一１ビットサンプラーの出力部に接続し、前記信号ミスマッチ検出ユニットの第二入力部が前記第二１ビットサンプラーの出力部に接続している信号ミスマッチ検出ユニットと、前記信号ミスマッチ検出ユニットの前記出力部に接続する信号ミスマッチ計測ユニットと、前記遷移検出ユニットの前記出力部に接続する遷移計測ユニットと、前記調整可能な遅延チェーンの制御入力部と機能的に接続する遅延コントローラと、を備え、遅延コントローラは、前記調整可能な遅延チェーンの遅延を制御する機能を有し、前記ミスマッチ計測ユニットの出力部および前記遷移計測ユニットの出力部に接続している。
【００９６】
上記の記述は非常に特異的なものを含むが、実施形態の範囲を限定するものとして解釈されるべきではない。単に予見できる実施形態の例を提供したに過ぎない。本明細書の範囲内において、様々な変形が可能である。例えば、参照クロックは、遅延測定装置の一部であってもよいし、遅延測定装置の外部にあってもよい。コンパレータは、遅延測定装置の一部であってもよいし、コントローラの一部であってもよいし、遅延測定装置およびコントローラの外部にあってもよい。図２および図４に示す要素は、１つの集積回路に配置されてもよいし、いくつかの集積回路に配置されてもよいし、特に、プリント回路基板上の要素を備えていてもよい。
【００９７】
さらに、遅延は、重複しないインテグレーション間隔を用いて見積もってもよい。または、遅延は、スライド時間ウィンドウを用いて見積もってもよい。例えば、見積遅延を更新するために、遷移後かつスライド時間ウィンドウの現在時点より前のミスマッチは無視される。スライド時間ウィンドウの新たな時点内における遷移後のミスマッチは計測される。
【００９８】
特に、上記で説明した実施形態の利点は、実施形態の範囲を限定するものとして解釈されるべきではなく、単に、上記実施形態が実施された場合に達成可能なものを説明したに過ぎない。それゆえ、実施形態の範囲は、説明した実施例ではなく、特許請求の範囲およびそれと同等のものによって決定されるべきである。
【００９９】
〔符号の説明〕
１０  遅延装置
１１  遅延チェーン
１２  信号入力
１３  信号出力
１４  コントローラ
１５  参照遅延チェーン
１６  コンパレータ
２０  遅延装置
２１  遅延チェーン
２２  信号入力
２３  信号出力
２４  ミスマッチ検出器
２５  遷移／エッジ検出器
２６  ミスマッチカウンタ
２７  遷移／エッジカウンタ
３１，３１’  遅延測定装置／ユニット
３２  １ビットサンプラー
３３  １ビットサンプラー
３８  コンパレータ
３９  コンパレータ
４０，４０’  コントローラ
４１  調整モジュール
４２  参照クロック
【図面の簡単な説明】
【０１００】
【図１】第一実施形態に係る、フィードフォワード制御を使用して予め定められた遅延を発生させる遅延装置を示す図である。
【図２】第二実施形態に係る、フィードバック制御およびアンダーサンプリングを使用して予め定められた遅延を発生させる遅延装置を示す図である。
【図３】図１の遅延見積ユニットの遅延見積計算方法を示す図である。
【図４】図２の第二実施形態に類似する第三実施形態に係る遅延装置を示す図である。
【図１】
0006311147.tif 000004
【図２】
0006311147.tif 000005
【図３】
0006311147.tif 000006
【図４】
0006311147.tif 000007