(57)【特許請求の範囲】
【請求項１】
各層間に絶縁層が設けられた多層配線基板の第１層に配置された１次巻線と、
前記多層配線基板の第３層に配置された２次巻線と、
前記第１層と前記第３層との間の第２層に配置された導体からなるシールドと、
前記多層配線基板を貫通する孔の位置に配置され、少なくとも１つのギャップを有するコアと
を含み、前記多層配線基板の厚さ方向において前記ギャップは前記シールドと同一の位置に設けられており、前記ギャップからの漏れ磁束による磁界強度に応じた所定の距離内にある前記シールドの全領域において、前記ギャップから前記所定の距離離れた前記シールド上の位置まで、前記ギャップに近い側の前記シールドのエッジから伸びる前記所定の距離内に限定された長さを有するスリットが複数個形成されているプレーナトランス。
【請求項２】
前記複数のスリットは前記エッジに対して所定の角度を有する一定方向に設けられている請求項１記載のプレーナトランス。
【請求項３】
前記複数のスリットは、
前記エッジに対して所定の第１の角度を有する第１の一定方向に設けられる第１のスリットと、
前記エッジに対して所定の第２の角度を有する第２の一定方向に設けられる第２のスリットと、
を含み、前記第１のスリットと前記第２のスリットとは互いに交差する請求項１記載のプレーナトランス。
【請求項４】
前記所定の距離は２ｍｍ以下である請求項１記載のプレーナトランス。
【請求項５】
前記所定の距離は１ｍｍ以下である請求項１記載のプレーナトランス。
【請求項６】
整流回路と、
前記整流回路に１次側が接続されるプレーナトランスと、
前記プレーナトランスの前記１次側に設けられたスイッチ回路と、
前記スイッチ回路のスイッチング動作を制御する制御回路と
を含み、前記プレーナトランスは、
各層間に絶縁層が設けられた多層配線基板の第１層に配置された１次巻線と、
前記多層配線基板の第３層に配置された２次巻線と、
前記第１層と前記第３層との間の第２層に配置された導体からなるシールドと、
前記多層配線基板を貫通する孔の位置に配置され、少なくとも１つのギャップを有するコアと
を含み、前記多層配線基板の厚さ方向において前記ギャップは前記シールドと同一の位置に設けられており、前記ギャップからの漏れ磁束による磁界強度に応じた所定の距離内にある前記シールドの全領域において、前記ギャップから前記所定の距離離れた前記シールド上の位置まで、前記ギャップに近い側の前記シールドのエッジから伸びる前記所定の距離内に限定された長さを有するスリットが複数個形成されている
ことを特徴とする電源ユニット。
【請求項７】
各層間に絶縁層が設けられる多層配線基板の第１層に１次巻線を配置し、
前記多層配線基板の第３層に２次巻線を配置し、
前記第１層と前記第３層との間の第２層に導体からなるシールドを配置し、
前記多層配線基板を貫通する孔の位置に、少なくとも１つのギャップを有するコアを配置する
各段階を含み、前記多層配線基板の厚さ方向において前記ギャップは前記シールドと同一の位置に設けられており、前記シールドを配置する段階は、前記ギャップからの漏れ磁束による磁界強度に応じた所定の距離内にある前記シールドの全領域において、前記ギャップから前記所定の距離離れた前記シールド上の位置まで、前記ギャップに近い側の前記シールドのエッジから伸びる前記所定の距離内に限定された長さを有するスリットを複数個形成する段階を含むプレーナトランスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、プレーナトランス、電源ユニット、及びプレーナトランスの製造方法に関する。
【背景技術】
【０００２】
情報機器の電源ユニットやＡＣアダプタに用いられるスイッチング電源回路においては、従来の巻線トランスの代わりにプレーナトランスが使用され始めている。プレーナトランスにおいては、多層プリント基板の異なる層に１次巻線の平面コイルパターン及び２次巻線の平面コイルパターンが形成される。プレーナトランスは、構造的に従来の巻線トランスよりも低背化が可能であり、プリント基板の工程を利用して容易に製造可能であるという利点がある。またプレーナトランスは更に、巻線トランスに比較して体積に対する表面積の比が大きく放熱特性に優れており、寄生キャパシタンスの影響を容易に予測して設計可能である、等の利点がある。
【０００３】
フライバック電源方式のトランスの場合、トランスに必要なインダクタンス値は、スイッチング周波数が高くなるほど小さくなる。このようにトランスに必要なインダクタンス値が小さくてよい場合、トランスの巻線を少なくして、低コスト化及び小型化を実現することができる。しかしながら、各コイル単体の寄生容量やコイル間の寄生容量がスイッチングのたびに充放電を繰り返すので、スイッチング周波数が高い場合には、電力損失が大きくなるという問題がある。またこれら寄生容量にスイッチング電流が流入することにより発生するノイズの影響が無視できなくなる、という問題がある。
【０００４】
プレーナトランスの１次巻線と２次巻線との間の寄生容量に起因する電力損失やノイズを低減するためには、１次巻線層と２次巻線層との間に導電体からなるシールド層を設ければよい。しかしながら、このようにシールド層を設けた場合には、シールド層の導電体を流れる渦電流により、渦電流損失が発生するという問題がある。
【０００５】
渦電流の発生を抑制するために、シールドにスリット（切れ目）を設けて渦電流の電流経路を遮断する技術がある（例えば特許文献１参照）。しかしスリットの設置個所や大きさについては、従来技術において特に明確な指針が与えられておらず、渦電流を効果的に抑制することができない。またシールドパターンを１次巻線と２次巻線との何れか細い側のパターンと同一の形状とすることにより、渦電流の発生を低減する技術がある（例えば特許文献２参照）。しかしながらこのような形状のシールドを用いた場合、シールドのインピーダンスが大きくなってしまい、接地点から離れたシールド上の箇所での電位変動が生じやすくなり、シールド効果が劣化してしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】実開平１−９３７１５号公報
【特許文献２】特開平６−２９０９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上を鑑みると、シールド効果を保ちながら渦電流を効果的に低減したシールド構造を有するプレーナトランスが望まれる。
【課題を解決するための手段】
【０００８】
プレーナトランスは、各層間に絶縁層が設けられた多層配線基板の第１層に配置された１次巻線と、前記多層配線基板の第３層に配置された２次巻線と、前記第１層と前記第３層との間の第２層に配置された導体からなるシールドと、前記多層配線基板を貫通する孔の位置に配置され、少なくとも１つのギャップを有するコアとを含み、前記多層配線基板の厚さ方向において前記ギャップは前記シールドと同一の位置に設けられており、前記ギャップからの漏れ磁束による磁界強度に応じた所定の距離内にある前記シールドの全領域において、前記ギャップから前記所定の距離離れた前記シールド上の位置まで、前記ギャップに近い側の前記シールドのエッジから伸びる前記所定の距離内に限定された長さを有するスリットが複数個形成されている。
【発明の効果】
【０００９】
少なくとも１つの実施例によれば、シールド効果を保ちながら渦電流を効果的に低減したシールド構造を有するプレーナトランスを提供できる。
【図面の簡単な説明】
【００１０】
【図１】電源ユニットの回路構成の一例を示す図である。
【図２】プレーナトランスの構造の一例を示す斜視図である。
【図３】プレーナトランスの各構成要素の構造の一例を示す斜視図である。
【図４】図３に示される多層配線基板の一部分の断面を示す図である。
【図５】コアと多層配線基板との配置関係の一例を示す図である。
【図６】シールドに形成されるスリットの一例を示す図である。
【図７】図６に示すスリットを拡大して示す図である。
【図８】シールドに形成されるスリットの別の一例を示す図である。
【図９】図８に示すスリットを拡大して示す図である。
【図１０】シールドに形成されるスリットの更に別の一例を示す図である。
【図１１】図１０に示すスリットを拡大して示す図である。
【図１２】シールドに形成されるスリットを模式的に示す図である。
【図１３】スリットの実際のサイズの一例を示す図である。
【図１４】コアのギャップとスリットとの位置関係の一例を示す図である。
【図１５】コアのギャップとスリットとの位置関係の別の一例を示す図である。
【図１６】プレーナトランスの構造の別の一例を示す図である。
【図１７】図２及び図３に示すプレーナトランスの電磁界解析の結果の一例を示す図である。
【図１８】シールドの渦電流損失とインピーダンスとの関係を示す図である。
【図１９】図１８に示すシールドの渦電流損失と巻線型のシールドの渦電流損失とを比較して示す図である。
【図２０】図１８に示すシールドのインダクタンスと巻線型のシールドのインダクタンスとを比較して示す図である。
【図２１】電源ユニットを用いる情報機器の構成の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。なお以下の図において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００１２】
図１は、電源ユニットの回路構成の一例を示す図である。図１に示す電源ユニットは、交流電源を直流電源に変換するためのフライバック方式のスイッチング電源回路である。電源ユニットは、整流回路１０、制御回路１１、スイッチ回路１２、プレーナトランス１３、容量素子１４、及びダイオード素子１５を含む。プレーナトランス１３は、１次巻線１３−１及び２次巻線１３−２を含む。
【００１３】
プレーナトランス１３は、整流回路１０に１次側が接続される。スイッチ回路１２は、プレーナトランス１３の１次側に設けられる。より具体的には、整流回路１０が交流電源電圧ＶＩＮを整流することにより整流後の電圧を生成し、この整流後の電圧がプレーナトランス１３の１次巻線１３−１に印可される。この１次巻線１３−１には、スイッチ回路１２が直列に接続されており、スイッチ回路１２の導通及び非導通を制御することにより、整流後の電圧が１次巻線１３−１に印可されるか否かを制御する。制御回路１１は、スイッチ回路１２のスイッチング動作を制御する。
【００１４】
制御回路１１がスイッチ回路１２を導通させると、１次巻線１３−１に整流後の電圧が印可され、１次巻線１３−１の電流ＩＰが増加していく。このとき、２次巻線１３−２には電流ＩＳと逆方向に電流が流れる方向に起電力が発生するが、ダイオード素子１５が設けられているために逆方向の電流は流れない。１次巻線１３−１の電流ＩＰが十分に大きくなり１次巻線１３−１に十分にエネルギーが蓄積された後、制御回路１１はスイッチ回路１２を遮断する（非導通状態にする）。スイッチ回路１２の遮断により１次巻線１３−１を流れる電流ＩＰは瞬時にゼロになり、それによる磁束変化を打ち消すように２次巻線１３−２に電流ＩＳが流れる。この電流ＩＳは一部が出力電流ＩＯＵＴとして負荷回路に供給されるとともに、一部が容量素子１４に供給されて容量素子１４を充電する。このようにして、スイッチ回路１２の導通状態時にプレーナトランス１３にエネルギーが蓄積され、スイッチ回路１２の遮断状態時にプレーナトランス１３の蓄積エネルギーが出力側に放出される。容量素子１４は電圧波形を平滑化して、略一定の出力電圧を保持する役目を有する。
【００１５】
図２は、プレーナトランス１３の構造の一例を示す斜視図である。プレーナトランス１３は、多層配線基板２１とコア２０とを含む。コア２０は、多層配線基板２１を貫通する孔の位置に配置される。多層配線基板２１は各層間に絶縁層が設けられた複数の層を含み、１次巻線２２及び２次巻線２３がそれぞれ別の層に配置されている。
【００１６】
図３は、プレーナトランス１３の各構成要素の構造の一例を示す斜視図である。図３（ａ）はコア２０を示す。コア２０は、フェライト等の磁性材料で形成され、中脚２０−１と、中脚２０−１を真中に挟んで対向する位置に設けられた一対の側脚２０−２及び２０−３とを含む。コア２０は更に、中脚２０−１並びに側脚２０−２及び２０−３の上部を連結する上面部２０−４と、中脚２０−１並びに側脚２０−２及び２０−３の下部を連結する底面部２０−５を含む。コア２０は、断面構造がＥ字状である一対のＥ型コアを、互いの３本の脚が向き合うように組み合わせることにより形成してよい。コア２０の中脚２０−１にはギャップ２０ａが形成されている。
【００１７】
図３（ｂ）乃至（ｆ）は、各層間に絶縁層が設けられた多層配線基板２１の各層を示す図である。図３（ｂ）には、多層配線基板２１の第１層に配置される１次巻線２２が示される。１次巻線２２はスパイラルコイルであり、その中央部にはコア２０の中脚２０−１が配置される開口部２２ａが設けられる。図３（ｃ）には、１次巻線２２が形成された絶縁層３０が示される。２次巻線２３は、絶縁層３０の上面側に設けられてよい。絶縁層３０の中央部には、コア２０の中脚２０−１が配置される開口部３０ａが設けられる。
【００１８】
図３（ｄ）には、多層配線基板２１の第３層に配置される２次巻線２３が示される。２次巻線２３はスパイラルコイルであり、その中央部にはコア２０の中脚２０−１が配置される開口部２３ａが設けられる。図３（ｅ）には、２次巻線２３が形成された絶縁層３１が示される。２次巻線２３は、絶縁層３１の下面側に設けられてよい。絶縁層３１の中央部には、コア２０の中脚２０−１が配置される開口部３１ａが設けられる。
【００１９】
図３（ｆ）には、多層配線基板２１の第１層と第３層との間の第２層に配置される導体からなるシールド３２が示される。シールド３２の中央部には、コア２０の中脚２０−１が配置される開口部３２ａが設けられ、この開口部３２ａを画定するシールド３２の内側エッジの全周に亘り複数のスリット３５が形成されている。またシールド３２は更に、内周側エッジから外周側エッジまで伸びる間隙部３３を有する。図３（ｃ）、（ｅ）、及び（ｆ）に示される構造が積層されることにより、中央部に貫通孔が設けられた多層配線基板２１が形成される。
【００２０】
図４は、図３に示される多層配線基板２１の一部分の断面を示す図である。図４に示すのは、コア２０の中脚２０−１と例えば側脚２０−２との間に位置する部分の多層配線基板２１の部分に相当する。図４に示されるように、各層間に絶縁層３０及び３１が設けられた多層配線基板２１は、第１層に配置された１次巻線２２と、第３層に配置された２次巻線２３と、第１層と前記第３層との間の第２層に配置された導体からなるシールド３２とを含む。
【００２１】
図５は、コア２０と多層配線基板２１との配置関係の一例を示す図である。図５の左側にはコア２０の全体と多層配線基板２１とを側面から見た図が示される。図５の右側にはコア２０の中脚２０−１に設けられたギャップ２０ａの近傍を拡大した図が示される。図５に示される例では、中脚２０−１に設けられたギャップ２０ａと同一の垂直方向位置にシールド３２が設けられている。またシールド３２の上方に１次巻線２２が配置され、シールド３２の下方に２次巻線２３が配置されている。
【００２２】
ギャップ２０ａは、磁気飽和を防止し且つインダクタンス値を一定化することにより、トランスの特性を安定化するように機能する。しかしながら、ギャップ２０ａを設けることは特性安定化のために役立つが、ギャップ２０ａからは磁界が漏れ出てしまい、その漏れ磁界によりシールド３２上に渦電流が発生してしまうという問題がある。そこで渦電流の発生を抑制するために、前述のようにスリット３５が形成される。具体的には、ギャップ２０ａから所定の距離内にあるシールド３２の全領域において、ギャップ２０ａから上記所定の距離離れたシールド３２上の位置まで、ギャップ２０ａに近い側のシールド３２のエッジから伸びるスリットが複数個形成される。スリットを形成することにより、渦電流の流れる経路が遮断され、渦電流が抑制される。
【００２３】
ここで、上記の所定の距離とは、その距離内においてギャップ２０ａからの漏れ磁束による磁界強度が無視できないほどの大きさであるような距離である。また更に、上記の所定の距離とは、当該所定の距離内においては磁界強度が距離に応じて急激に低下していくが、その距離以上に離れでもそれほど急激に磁界強度が低下していかないような距離であってよい。
【００２４】
スリット３５が長くなると、シールド３２のインピーダンスが増加して、シールド効果が低下してしまう。上記のような条件にあてはまる所定の距離内にスリット３５の形成箇所及び長さを限定することにより、無用に長いスリット３５を形成することを避けることができる。即ち、シールド効果を保ちながら渦電流を効果的に低減したシールド構造を実現することができる。
【００２５】
図６は、シールド３２に形成されるスリット３５の一例を示す図である。図６に示す例では、シールド３２の開口部を画定する４つの内周エッジ３２−１乃至３２−４の全てにおいて、スリット３５が形成されている。即ち、シールド３２の開口部に配置されるコア２０の中脚２０−１のギャップ２０ａから、所定の距離内にあるシールド３２の全領域において、スリット３５が形成されている。なおここで全領域においてスリット３５が形成されるとの表現は、渦電流を十分に抑制することができるように対象領域の殆どの部分においてスリット３５が形成されているとの趣旨である。従って、対象領域の隅から隅まで、寸分の隙間もなくスリット３５が形成されることを要求するものではない。例えば隣接するスリット３５間の間隔が不均一であってもよいし、対象領域のうちの僅かな一部（例えば図６において４個の縦横のエッジ３２−１乃至３２−４の間にある斜めのエッジ部分）においてスリット３５が設けられていなくともよい。
【００２６】
図７は、図６に示すスリット３５を拡大して示す図である。シールド３２の複数のスリット３５は、シールド３２のエッジに対して所定の角度（図７の例では９０度）を有する一定方向に複数の切欠き４０を設けることにより形成される。この際、ギャップから所定の距離内にあるシールド３２の全領域において、ギャップから上記所定の距離離れたシールド３２上の位置まで、ギャップに近い側のシールド３２のエッジから伸びるスリットが複数個形成される。例えばギャップからシールド３２のエッジが０．３ｍｍ離れており、ギャップから０．８ｍｍの距離内には無視できないほどの強い漏れ磁界が存在するとする。このとき、ギャップから０．８ｍｍ内にあるシールド３２の全領域がスリット３５形成の対象となる。具体的には、ギャップから０．８ｍｍ離れたシールド３２上の位置（即ちエッジから０．５ｍｍの位置）まで、ギャップに近い側のシールド３２のエッジから伸びるスリット（長さ０．５ｍｍ）が複数個形成される。図７の例では、スリット３５の幅（切欠き４０の幅）は０．１ｍｍであり、隣接するスリット間の間隔（隣接する切欠き４０間の間隔）も０．１ｍｍである。
【００２７】
図８は、シールド３２に形成されるスリットの別の一例を示す図である。図８に示す例では、シールド３２の開口部を画定する４つの内周エッジの全てにおいて、スリット３５Ａが形成されている。スリット３５Ａは、その方向が図６に示すスリット３５と異なる。
【００２８】
図９は、図８に示すスリット３５Ａを拡大して示す図である。シールド３２の複数のスリット３５Ａは、シールド３２のエッジに対して所定の角度（図９の例では４５度）を有する一定方向に複数の切欠き４１を設けることにより形成される。例えばギャップからシールド３２のエッジが０．３ｍｍ離れており、ギャップから約０．８７ｍｍの距離内には無視できないほどの強い漏れ磁界が存在するとする。このとき、ギャップから０．８７ｍｍ内にあるシールド３２の全領域がスリット３５Ａ形成の対象となる。具体的には、ギャップから０．８７ｍｍ離れたシールド３２上の位置（エッジから０．５７ｍｍの位置）まで、ギャップに近い側のシールド３２のエッジから伸びるスリット（４５度斜め方向であれば０．５７×√２≒０．８ｍｍの長さ）が複数個形成される。図９の例では、スリット３５Ａの幅（切欠き４１の幅）は０．１ｍｍである。
【００２９】
図１０は、シールド３２に形成されるスリットの更に別の一例を示す図である。図１０に示す例では、シールド３２の開口部を画定する４つの内周エッジの全てにおいて、スリット３５Ｂが形成されている。スリット３５Ｂは、図６に示すスリット３５及び図８に示すスリット３５Ａと異なり、異なる方向に延びる複数のスリットが交差する構成となっている。
【００３０】
図１１は、図１０に示すスリット３５Ｂを拡大して示す図である。シールド３２の複数のスリット３５Ｂは、シールド３２のエッジに対して所定の第１の角度（この例では４５度）を有する第１の一定方向に設けられる複数の第１のスリット４２を含む。シールド３２の複数のスリット３５Ｂは更に、エッジに対して所定の第２の角度（この例では１３５度）を有する第２の一定方向に設けられる複数の第２のスリット４３を含む。これら複数の第１のスリット４２と複数の第２のスリット４３とは互いに交差することにより、網目形状を形成する。例えばギャップからシールド３２のエッジが０．３ｍｍ離れており、ギャップから約０．８７ｍｍの距離内には無視できないほどの強い漏れ磁界が存在するとする。このとき、ギャップから０．８７ｍｍ内にあるシールド３２の全領域がスリット３５Ｂ形成の対象となる。具体的には、ギャップから０．８７ｍｍ離れたシールド３２上の位置（即ちエッジから０．５７ｍｍの位置）まで、ギャップに近い側のシールド３２のエッジから伸びるスリット（０．５７×√２≒０．８ｍｍの長さ）が複数個形成される。図１１の例では、スリット３５Ｂの幅（切欠き４２及び４３の幅）は０．１ｍｍである。
【００３１】
図１２は、シールド３２に形成されるスリットを模式的に示す図である。図１２に示す例では、シールド３２の開口部を画定する４つの内周エッジの全てにおいて、スリット３５Ｃが形成されている。スリット３５Ｃは、図６に示すスリット３５と同様の構成であるが、内周エッジに形成されたスリットの配置を明確に示すために、スリット３５Ｃの大きさをシールド３２に比較して拡大して図示してある。
【００３２】
図１３は、スリット３５Ｃの実際のサイズの一例を示す図である。シールド３２の複数のスリット３５Ｃは、シールド３２のエッジに対して所定の角度（図１３の例では９０度）を有する一定方向に複数の切欠き４０を設けることにより形成される。この際、ギャップから所定の距離内にあるシールド３２の全領域において、ギャップから上記所定の距離離れたシールド３２上の位置まで、ギャップに近い側のシールド３２のエッジから伸びるスリットが複数個形成される。例えばギャップからシールド３２のエッジが０．３ｍｍ離れており、ギャップから１．８ｍｍの距離内には無視できないほどの強い漏れ磁界が存在するとする。このとき、ギャップから１．８ｍｍ内にあるシールド３２の全領域がスリット３５Ｃ形成の対象となる。具体的には、ギャップから１．８ｍｍ離れたシールド３２上の位置（即ちエッジから１．５ｍｍの位置）まで、ギャップに近い側のシールド３２のエッジから伸びるスリット（長さ１．５ｍｍ）が複数個形成される。図１２の例では、スリット３５の幅（切欠き４０の幅）は０．３ｍｍであり、隣接するスリット間の間隔（隣接する切欠き４０間の間隔）も０．３ｍｍである。
【００３３】
図１４は、コア２０のギャップ２０ａとスリット３５との位置関係の一例を示す図である。図１４（ａ）に示すようにコア２０の中脚にのみギャップ２０ａが設けられている場合、図１４（ｂ）に示すように中脚が配置される開口部の周囲のエッジ全体にスリット３５が設けられてよい。
【００３４】
図１５は、コア２０のギャップ２０ａとスリット３５との位置関係の別の一例を示す図である。図１５（ａ）に示す例では、コア２０の中脚にギャップ２０ａが設けられるとともに、コア２０の両方の側脚にギャップ２０ｂが設けられている。この場合、図１５（ｂ）に示すように、中脚が配置される開口部の周囲のエッジ全体にスリット３５が設けられるとともに、側脚のギャップ２０ｂに近接する外周エッジ全体にスリット３５Ｄが設けられてよい。即ち、ギャップ２０ｂから所定の距離内にあるシールド３２の全領域において、ギャップから上記所定の距離離れたシールド３２上の位置まで、ギャップに近い側のシールド３２のエッジ３２−５及び３２−６から伸びるスリット３５Ｄが複数個形成される。なおスリット３５Ｄの延びる方向は、エッジ３２−５及び３２−６に対して９０度の方向でもよいし、９０度以外の角度の方向であってもよい。
【００３５】
図１６は、プレーナトランス１３の構造の別の一例を示す図である。図１６（ａ）に示すプレーナトランス１３は、多層配線基板５１とコア２０とを含む。コア２０は、多層配線基板５１を貫通する孔の位置に配置される。多層配線基板５１は各層間に絶縁層が設けられた複数の層を含み、１次巻線２２等の巻線がそれぞれ別の層に配置されている。
【００３６】
図１６（ｂ）には、図１６（ａ）に示すプレーナトランス１３の側面断面図が示される。各層間に絶縁層が設けられた多層配線基板５１の第１層（最上層）には１次巻線２２が配置され、最上層から３番目の第３層には２次巻線２３が配置され、第１層と第３層との間の第２層にはシールド３２が配置されている。また同様に、多層配線基板５１の最上層から５番目の第５層には１次巻線２２が配置され、第３層と第５層との間の第４層にはシールド３２が配置されている。このようにして、多層配線基板５１の各層には、１次巻線２２と２次巻線２３とが一層おきに交互に配置され、１次巻線２２が配置される層と２次巻線２３が配置される層との間には、シールド３２が配置される。
【００３７】
例えば第２層に配置されるシールド３２と例えば第４層に配置されるシールド３２とでは、コア２０のギャップ２０ａからの距離が異なる。従って、これらのシールド３２に設けるスリットの長さは互いに異なってもよい。また漏れ磁束のうち渦電流の原因となるシールド３２に垂直な方向の磁界の大きさは、第２層に配置されるシールド３２と第４層に配置されるシールド３２とでは、ギャップ２０ａから同一の距離離れた位置であっても互いに異なる。従って、スリット形成の対象領域としてギャップ２０ａから所定の距離内にあるシールド３２の全領域を考える場合、当該所定の距離の長さは、第２層に配置されるシールド３２と第４層に配置されるシールド３２とで互いに異なってよい。
【００３８】
図１７は、図２及び図３に示すプレーナトランス１３の電磁界解析の結果の一例を示す図である。図１７の上側にはプレーナトランス１３の側面断面図が示され、図１７の下側にはプレーナトランス１３の側面断面の各点における磁界強度を示すグラフが示される。点線Ｌ１及びＬ２は、コア２０の中脚の側面位置を示し、点線Ｌ３及びＬ４は、シールド３２の内周エッジの位置を示す。点線Ｌ５乃至Ｌ７は、１次巻線２２及び２次巻線２３のスパイラルの各周の外側位置を示し、点線Ｌ８は、シールド３２の外周エッジの位置を示す。ギャップ２０ａはシールド３２と同一の垂直位置に設けられている。
【００３９】
電磁界解析により得られた磁界強度を示すグラフには、基板垂直方向の磁界成分の強度が、基板及びシールドの各点についてプロットされている。ギャップ２０ａからの水平距離が近い位置（ギャップ２０ａからの距離が約２ｍｍ以下の領域）においては、磁界強度は非常に強くなっている。ギャップ２０ａからの水平距離が遠くなると磁界強度は小さくなるが、１次巻線２２及び２次巻線２３の各周の巻線間の間隙において磁束が通りやすいため、１次巻線２２及び２次巻線２３のコイルパターンに応じて磁界の強度が周期的に強くなっている。ギャップ２０ａからの水平距離が６ｍｍ程度の遠い距離（点線Ｌ８の位置）においても、ギャップ２０ａからの水平距離が２ｍｍ程度の距離（点線Ｌ５の位置）における磁界強度と、略同程度の磁界強度となっている。
【００４０】
コア２０の中脚のギャップ２０ａからの距離が２ｍｍ以下の領域では、漏れ磁束による磁界強度が１０００［Ａ／ｍ］程度以上の大きな値となっている。またこの２ｍｍ以下の領域では磁界強度が距離に応じて急激に低下しているのに対して、ギャップ２０ａからそれ以上の距離（即ち２ｍｍ以上）離れても、磁界強度はそれほど急激には低下しない。従って、シールド３２のインピーダンスを無用に増大させずにシールド効果を保ちながら、渦電流を効果的に低減するためには、ギャップ２０ａからの距離が２ｍｍ以下の領域にスリットを形成すればよい。
【００４１】
図１８は、シールドの渦電流損失とインピーダンスとの関係を示す図である。図１８において、横軸はシールド３２に前述のように形成されるスリットの長さを示し、縦軸はシールドに渦電流が発生することによる渦電流損失及びシールドのインピーダンス実部を示す。なお図示される特性は、図２及び図３に示すプレーナトランス１３に対して求めたものである。１次側電流は正弦波波形の最大値が８Ａであり、１次巻線２２は一層４巻、２次巻線２３は一層２巻である。またシールド３２は一層の銅板である。
【００４２】
特性曲線６１は、トランスを駆動するスイッチング周波数（例えば図１の電源ユニットの場合にはスイッチ回路１２の駆動周波数）が１００ＭＨｚの場合に、スリットの長さに応じて変化するシールドのインピーダンス実部を示す。同様に、特性曲線６２及び６３は、トランスを駆動するスイッチング周波数がそれぞれ１０ＭＨｚ及び１ＭＨｚの場合に、スリットの長さに応じて変化するシールドのインピーダンス実部を示す。また特性曲線６４は、スリットの長さに応じて変化する渦電流損を示す。スリット長が増大するほど、インピーダンスは大きくなる。またスリット長が増大するほど、渦電流は少なくなり、渦電流損は小さくなる。
【００４３】
図１８から分かるように、スリット長が１ｍｍ以下の領域では、スリット長の増大に伴い比較的急激に渦電流が減少する一方で、スリット長が１ｍｍ以上の領域では、スリット長の増大に伴い比較的緩やかに渦電流が減少する。またスリット長が１ｍｍ以下の領域では、スリット長の増大に伴い比較的急激にインピーダンスが増大する一方で、スリット長が１ｍｍ以上の領域では、スリット長の増大に伴い比較的緩やかにインピーダンスが増大する。従って、スリット長が１ｍｍ以下となるように設定すれば、十分なシールド効果を保ちながら渦電流損を効果的に低減することができる。なおギャップ２０ａとシールド３２との距離を無視することにより、スリット長が１ｍｍ以下との条件は、ギャップ２０ａからの距離が１ｍｍ以下の条件に近似的に置き換えることができる。
【００４４】
図１９は、図１８に示すシールドの渦電流損失と巻線型のシールドの渦電流損失とを比較して示す図である。図１９において、横軸はシールド３２に形成されるスリットの長さを示し、縦軸はシールドに渦電流が発生することによる渦電流損失を示す。特性曲線７１は、図１８に示す特性曲線６１と同一の特性曲線である。また特性曲線７２は、特許文献２に記載される巻線型シールドの場合の渦電流損失を示す。巻線型シールドの場合、横軸に示すスリットの長さは無関係であり、渦電流損失は一定値となる。
【００４５】
図２０は、図１８に示すシールドのインダクタンスと巻線型のシールドのインダクタンスとを比較して示す図である。図２０において、横軸はシールド３２に形成されるスリットの長さを示し、縦軸はシールドのインピーダンス実部を示す。特性曲線８５乃至８７は、図１８に示す特性曲線６１乃至６３と同一の特性曲線である。また特性曲線８８は、トランスを駆動するスイッチング周波数が０．１ＭＨｚの場合に、スリットの長さに応じて変化するシールドのインピーダンス実部を示す。更に、特性曲線８１乃至８４は、トランスを駆動するスイッチング周波数がそれぞれ１００ＭＨｚ、１０ＭＨｚ、１ＭＨｚ、０．１ＭＨｚの場合における、特許文献２に記載される巻線型シールドのインピーダンス実部を示す。巻線型シールドの場合、横軸に示すスリットの長さは無関係であり、インピーダンス実部は一定値となる。
【００４６】
図１９に示されるように、図３に示すシールド３２の場合、スリット無しのときの渦電流損失１Ｗに対して、１．０ｍｍの長さのスリットを形成したときの渦電流損失は、半分の０．５Ｗとなる。一方巻線型シールドの場合には、渦電流損失は０．０２Ｗであり実質的に殆どゼロである。またインピーダンスについては、図２０に示されるように例えば１ＭＨｚの場合、スリット無しのときと１．０ｍｍの長さのスリットを形成したときとで、インピーダンスには殆ど違いはなく約０．００４Ωである。また１ＭＨｚの場合、巻線型シールドのインピーダンスは０．０９Ωである。
【００４７】
即ち、１．０ｍｍのスリット形成により、渦電流損に関しては、巻線の値である略ゼロと最悪の値１．０との間の中間の値を実現できる一方で、インピーダンスに関しては、巻線の値０．０９と最善の値０．００４との間において殆ど最善に近い値を実現できる。このように、本願開示のスリットを形成することにより、シールドとしての機能については十分なシールド効果を保持しつつ、渦電流損についても適度の低減効果をもたらすことができる。
【００４８】
図２１は、電源ユニットを用いる情報機器の構成の一例を示す図である。図２１に示す情報機器は、電源ユニット１００と情報処理装置１０１とを含む。情報処理装置１０１は、メモリ１１１、ＨＤＤ（ハードディスクドライブ）１１２、及びＣＰＵ１１３を含む。電源ユニット１００は、図１に示す電源ユニット１００であってよく、商用交流電源１０５からの交流電圧を配線コード１００−１を介して受け取り、交流電圧を直流電圧に変換し、直流電圧を配線コード１００−２を介して情報処理装置１０１に供給する。情報処理装置１０１は、供給された直流電圧を電源電圧として動作する。
【００４９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００５０】
１０  整流回路
１１  制御回路
１２  スイッチ回路
１３  プレーナトランス
１４  容量素子
１５  ダイオード素子
２０  コア
２１  多層配線基板
２２  １次巻線
２３  ２次巻線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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