(57)【特許請求の範囲】
【請求項１】
高電圧および低電圧の電源電圧の供給を受けて動作する回路を対象としたパワーオンリセット回路であって、
前記高電圧の電源電圧が供給され、ゲート電圧が第１閾値電圧以上になるとオン動作するＰチャンネル型の第１スイッチング素子（７）と、
前記高電圧の電源電圧が供給され前記第１スイッチング素子にゲート電圧を与えるための抵抗性素子（２、７２）と、
前記抵抗性素子（２、７２）を介して前記高電圧の電源電圧が高圧側端子に与えられ、前記高圧側端子に接続されるゲートのゲート電圧が第２閾値電圧以上になるとオン動作するＮチャンネル型の第２スイッチング素子（３）と、
前記高電圧の電源電圧が前記抵抗性素子および前記第２スイッチング素子を介して与えられ、前記低電圧の電源から与えられるゲート電圧が第３閾値電圧以上になるとオン動作するＮチャンネル型の第３スイッチング素子（４）と、
前記低電圧の電源電圧が供給され、前記第１スイッチング素子がオフ状態で低電圧の回路をリセットするリセット信号を出力し、前記第１スイッチング素子がオン動作すると前記低電圧用のリセット信号を停止する低電圧用出力回路（１２）と
を備えたことを特徴とするパワーオンリセット回路（１、２１、３１、４１、５１、７１、８１、９１）。
【請求項２】
請求項１に記載のパワーオンリセット回路において、
前記高電圧の電源電圧が供給され、前記第１スイッチング素子がオフ状態で高電圧用のリセット信号を出力し、前記第１スイッチング素子がオン動作すると前記高電圧用のリセット信号を停止する高電圧用出力回路（１１）を設けたことを特徴とするパワーオンリセット回路（１、２１、３１、４１、５１、７１、８１、９１）。
【請求項３】
請求項１または２に記載のパワーオンリセット回路において、
前記高電圧の電源電圧が供給されると共に前記抵抗性負荷（２、７２）からゲート電圧が供給され、前記第１閾値電圧以上になるとオン動作するＰチャンネル型の第４スイッチング素子（５）と、
前記第４スイッチング素子を介して前記高電圧の電源電圧が供給されるコンデンサ（６）と、
前記第４スイッチング素子（５）がオン動作して前記コンデンサ（６）への充電動作が開始され、前記高電圧用出力回路（１１）による前記リセット信号を停止する動作に対して、前記コンデンサ（６）の端子電圧が第４閾値電圧未満では無効化し、前記コンデンサの端子電圧が第４閾値電圧以上になると有効化する時定数回路（５、６）と
を備えたことを特徴とするパワーオンリセット回路（１、３１、４１、５１）。
【請求項４】
請求項３に記載のパワーオンリセット回路において、
前記第１スイッチング素子がオフ状態にあるときに前記コンデンサの充電電荷を放電するように設けられた放電回路（３２）を備えたことを特徴とするパワーオンリセット回路（３１、４１）。
【請求項５】
請求項１から４のいずれか一項に記載のパワーオンリセット回路において、
前記高電圧の電源電圧が供給され、前記低電圧の電源電圧がゲート電圧として与えられる第５スイッチング素子（４２）と、
前記第５スイッチング素子に直列に接続され、前記第５スイッチング素子のオン状態で現れる端子電圧を分圧して前記第３スイッチング素子のゲート電圧として出力する分圧回路（４３、４４）とを備えたことを特徴とするパワーオンリセット回路（４１）。
【請求項６】
請求項５に記載のパワーオンリセット回路において、
前記第５スイッチング素子（４２）は、閾値電圧がゼロであることを特徴とするパワーオンリセット回路（４１）。
【請求項７】
請求項１から６のいずれか一項に記載のパワーオンリセット回路において、
前記高電圧用出力回路の前記リセット信号の出力レベルを保持する信号保持回路（６１、６２）と、
前記信号保持回路の出力状態が前記リセット信号の停止状態を保持している場合に、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子をオフさせる電流経路制御回路（５４）と
を備えたことを特徴とするパワーオンリセット回路（５１）。
【請求項８】
請求項１から７のいずれか一項に記載のパワーオンリセット回路において、
前記抵抗性素子は、抵抗素子（２、８）もしくはトランジスタ（７２、７３）を抵抗負荷として接続したものを用いることを特徴とするパワーオンリセット回路（７１）。
【請求項９】
請求項１から８のいずれか一項に記載のパワーオンリセット回路において、
前記抵抗性素子（２）と前記第２スイッチング素子（３）との間に高圧側のリセット信号を停止するための電圧を高く設定するリセット停止電圧調整用の抵抗性素子（８２）を直列に設けたことを特徴とするパワーオンリセット回路（８１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関する。
【背景技術】
【０００２】
パワーオンリセット回路は、電源が投入された直後において電源電圧が確保できない状態で回路の動作が安定しないことを回避するために、回路動作をリセット状態に保持し、動作電源が確保されてからリセット状態を解除するものである。近年、パワーオンリセットを行う対象となる回路は、微細化が進むにつれて回路に組み込むトランジスタの閾値電圧が低電圧化し、十分なリセットパルス幅を確保できなくなることがあった。
【０００３】
また、最近では、例えばＩＣのインターフェースは５Ｖ，制御回路は１．８Ｖといった２電源構成のＩＣが主流となりつつあるが、２電源用パワーオンリセット回路としては、従来、例えば５Ｖ系パワーオンリセット回路と同種の回路を１．８Ｖ系にも適用し、１．８Ｖから５Ｖへレベルシフトを介して、最後に論理をとり、リセット信号としたものがある。しかし、このものでは、リセット検出部が２つあり、回路規模が大きくなるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３５０１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的は、複数の電源で駆動する回路に対して、低電圧系トランジスタの閾値が低い場合でも十分なリセットパルス幅を確保でき、しかも、複数の電源が立ち上がった状態で確実にリセットを解除することができるようにしたパワーオンリセット回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載のパワーオンリセット回路は、高電圧および低電圧の電源電圧の供給を受けて動作する回路を対象としたもので、高電圧の電源電圧が供給され、ゲート電圧が第１閾値電圧以上になるとオン動作するＰチャンネル型の第１スイッチング素子と、高電圧の電源電圧が供給され前記第１スイッチング素子にゲート電圧を与えるための抵抗性素子と、抵抗性素子を介して高電圧の電源電圧が高圧側端子に与えられ、高圧側端子に接続されるゲートのゲート電圧が第２閾値電圧以上になるとオン動作するＮチャンネル型の第２スイッチング素子と、高電圧の電源電圧が前記抵抗性素子および前記第２スイッチング素子を介して与えられ、低電圧の電源から与えられるゲート電圧が第３閾値電圧以上になるとオン動作するＮチャンネル型の第３スイッチング素子と、低電圧の電源電圧が供給され、第１スイッチング素子がオフ状態で低電圧の回路をリセットするリセット信号を出力し、第１スイッチング素子がオン動作すると低電圧用のリセット信号を停止する低電圧用出力回路とを備えている。
【０００７】
上記構成を採用することにより、低電圧および高電圧の電源電圧が供給されると、第３スイッチング素子は、低電圧の電源からゲート電圧が与えられ、第３閾値電圧以上になるとオン動作する。第２スイッチング素子は、低電圧が与えられた状態で、高電圧が上昇して第２閾値電圧以上になるとオン動作して抵抗性素子を介して電流が流れるようになる。これにより、抵抗性素子の端子電圧が第１閾値電圧以上になると第１スイッチング素子がオン動作して抵抗性素子に電流が流れる。低電圧用出力回路は第１スイッチング素子がオン動作することで低電圧用のリセット信号を停止する。これにより、高電圧および低電圧の双方が立ち上がった時点でリセット信号を停止することができるので、低電圧系トランジスタの閾値が低い場合でも十分なリセットパルス幅を確保でき、しかも、複数の電源が立ち上がった状態で確実にリセットを解除することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態を示す電気的構成図
【図２】低電圧が先に立ち上がるケースの各部の電圧の推移を示すタイムチャート
【図３】高電圧が先に立ち上がるケースの各部の電圧の推移を示すタイムチャート
【図４】電源が急峻に立ち上がるケースの各部の電圧の推移を示すタイムチャート
【図５】電源がゆっくり立ち上がるケースの各部の電圧の推移を示すタイムチャート
【図６】第２実施形態を示す電気的構成図
【図７】第３実施形態を示す電気的構成図
【図８】第４実施形態を示す電気的構成図
【図９】第５実施形態を示す電気的構成図
【図１０】第６実施形態を示す電気的構成図
【図１１】第７実施形態を示す電気的構成図
【図１２】第８実施形態を示す電気的構成図
【発明を実施するための形態】
【０００９】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図５を参照して説明する。この実施形態においては、動作電源として高電圧ＶＤＨが５Ｖの電源、低電圧ＶＤＬが１．８Ｖの電源として、これら高電圧ＶＤＨおよび低電圧ＶＤＬから給電されて動作するＩＣを対象回路として説明する。なお、ここでいう高電圧、低電圧は、電圧の大小関係を相対的に表すもので、いわゆる高電圧あるいは低電圧の電圧範囲や電圧レベルを示すものではなく、同じ電圧でない複数の電源電圧が存在していることを表している。
【００１０】
図１は、上記した高電圧ＶＤＨおよび低電圧ＶＤＬの電源を使用する回路において、双方のパワーオンリセット信号を発生することができるパワーオンリセット回路１を示している。高電圧である５Ｖの電源端子ＶＤＨは、抵抗性素子である抵抗２、Ｎチャンネル型のＭＯＳＦＥＴ３、４を直列に介してグランド端子に接続されている。Ｎチャンネル型のＭＯＳＦＥＴ３は、第２スイッチング素子として機能するもので、ドレイン−ゲート間が短絡されている。Ｎチャンネル型のＭＯＳＦＥＴ４は、第３スイッチング素子として機能するもので、ゲートに低電圧である１．８Ｖの電源端子ＶＤ２が接続されている。
【００１１】
また、電源端子ＶＤＨは、Ｐチャンネル型のＭＯＳＦＥＴ５およびコンデンサ６を直列に介してグランド端子に接続されている。ＭＯＳＦＥＴ５およびコンデンサ６は時定数回路を構成している。さらに、電源端子ＶＤＨは、Ｐチャンネル型のＭＯＳＦＥＴ７および抵抗性素子である抵抗８を直列に介してグランド端子に接続されている。ＭＯＳＦＥＴ５および７のゲートは、抵抗２とＭＯＳＦＥＴ３の共通接続点に接続されている。ＭＯＳＦＥＴ７は第１スイッチング素子として機能するものである。また、ＭＯＳＦＥＴ５は第４スイッチング素子として機能するものである。
【００１２】
ＭＯＳＦＥＴ５および７のドレイン端子は、ＡＮＤ回路９の２つの入力端子に接続されている。ＡＮＤ回路９の出力端子は高電圧系（５Ｖ系）のＮＡＮＤ回路１０および１１を直列に介して高電圧用のパワーオンリセット信号ＰＯＲＨを出力する出力端子に接続されている。インバータ回路１１は高電圧用出力回路として機能するものである。なお、ＡＮＤ回路９、インバータ回路１０、１１はいずれも高電圧ＶＤＨから給電されている。
【００１３】
レベルシフト回路１２は、低電圧用のパワーオンリセット信号ＰＯＲＬを出力する出力段に設けられるものである。レベルシフト回路１２は、２個のＮチャンネル型ＭＯＳＦＥＴ１２ａ、１２ｂと、２個のＰチャンネル型のＭＯＳＦＥＴ１２ｃ、１２ｄと、低電圧系（１．８Ｖ系）のインバータ回路１２ｅを有する構成である。レベルシフト回路１２は、低電圧用出力回路として機能するものである。
【００１４】
ＭＯＳＦＥＴ１２ａのドレインは、ＭＯＳＦＥＴ１２ｃのドレイン−ソース間を介して低電圧ＶＤＬに接続され、ＭＯＳＦＥＴ１２ｄのゲートにも接続される。また、ＭＯＳＦＥＴ１２ａのゲートはインバータ回路１１の入力端子に接続され、ソースはグランドに接続される。
【００１５】
ＭＯＳＦＥＴ１２ｂのドレインは、ＭＯＳＦＥＴ１２ｄのドレイン−ソース間を介して低電圧ＶＤＬに接続され、ＭＯＳＦＥＴ１２ｃのゲートおよびインバータ回路１２ｅの入力端子に接続される。また、ＭＯＳＦＥＴ１２ｂのゲートはインバータ回路１０の入力端子に接続され、ソースはグランドに接続される。インバータ回路１２ｅは低電圧ＶＤＬから給電され、出力端子は低電圧用のパワーオンリセット信号ＰＯＲＬを出力する出力端子に接続されている。
【００１６】
次に、上記構成の動作について図２〜図５も参照して説明する。なお、以下の説明では、高電圧ＶＤＨおよび低電圧ＶＤＬの２つの電源電圧のいずれが先に立ち上がるかに応じて、（ａ）低電圧ＶＤＬが先に立ち上がるケース、（ｂ）高電圧ＶＤＨが先に立ち上がるケースに分けて説明する。また、（ａ）の低電圧ＶＤＬが先に立ち上がるケースでは、一般的な動作に加えて、（１）高電圧ＶＤＨが急峻に立ち上がるケース、（２）高電圧ＶＤＨがゆっくり立ち上がるケースについても述べる。
【００１７】
また、説明のために、各部の接続点（ノード）を次のように定める。ＭＯＳＦＥＴ５とコンデンサ６の共通接続点をノードＡ、ＭＯＳＦＥＴ７と抵抗８の共通接続点をノードＢ、ＡＮＤ回路９とインバータ回路１０の共通接続点をノードＣ、インバータ回路１０および１１の共通接続点をノードＤとする。
【００１８】
（ａ）低電圧ＶＤＬが先に立ち上がるケース
図２を参照して、この場合の動作について説明する。初期状態では、高電圧系のパワーオンリセット信号ＰＯＲＨおよび低電圧系のパワーオンリセット信号ＰＯＲＬを出力する出力端子は、いずれもローレベルのリセット信号を出力しており、これを受けて、対象回路はリセット状態が保持されている。
【００１９】
この状態で、低電圧ＶＤＬが印加されると、ＭＯＳＦＥＴ４は、ゲート電圧（第３閾値電圧）が印加されることでオン状態になる。この状態が図２中の開始時点の状態である。次に、この状態で高電圧ＶＤＨが印加されると、印加される電圧のレベルがＭＯＳＦＥＴ３の閾値電圧Ｖｔ（３）（第２閾値電圧）とＭＯＳＦＥＴ５の閾値電圧Ｖｔ（５）（第１閾値電圧）との和の電圧Ｖａ（＝Ｖｔ（３）＋Ｖｔ（５））を超えた時点で、抵抗２に電流が流れるようになる。これによって、抵抗２の端子間電圧が上昇し、ＭＯＳＦＥＴ５の閾値電圧を超えるとコンデンサ６への充電動作が開始されてノードＡの電位Ｖ（Ａ）が上昇していく。
【００２０】
この後、さらに印加される高電圧ＶＤＨのレベルが上昇すると、ＭＯＳＦＥＴ７のゲート−ソース間の電位が上昇するので、ＭＯＳＦＥＴ７のオン抵抗Ｒｏｎ（７）が下がっていく。ノードＢの電位Ｖ（Ｂ）は、抵抗８とＭＯＳＦＥＴ７のオン抵抗Ｒｏｎ（７）で定まる電位である。そして、ノードＡの電位Ｖ（Ａ）およびノードＢの電位Ｖ（Ｂ）が共にＡＮＤ回路９の閾値電圧Ｖｔ（９）を超えると、ＡＮＤ回路９の出力がハイレベルに反転する。これによって、高電圧系のパワーオンリセット信号ＰＯＲＨがローレベルからハイレベルに反転し、高電圧回路系のパワーオンリセット状態が解除される。
【００２１】
また、低電圧系のパワーオンリセット信号ＰＯＲＬは、初期状態でのリセット状態を指示するローレベルの信号となっている。この状態では、高電圧系のパワーオンリセット信号ＰＯＲＨがローレベルを出力しており、このとき、ノードＣはローレベル、ノードＤはハイレベルとなっている。これにより、レベルシフト回路１２においては、ＭＯＳＦＥＴ１２ａがオン、ＭＯＳＦＥＴ１２ｂがオフ状態となっており、低電圧系のパワーオンリセット信号ＰＯＲＬがローレベルとなっている。
【００２２】
そして、高圧系のパワーオンリセット信号ＰＯＲＨがハイレベルに変化した時点で、ノードＣがハイレベル、ノードＤがローレベルに変化しているので、ＭＯＳＦＥＴ１２ａがオフ、ＭＯＳＦＥＴ１２ｂがオン状態に移行する。この結果、低電圧系のパワーオンリセット信号ＰＯＲＬもハイレベルに移行する。これにより、高電圧ＶＤＨおよび低電圧ＶＤＬのいずれも所定電圧に達した時点で、パワーオンリセット信号ＰＯＲＨ、ＰＯＲＬの両者をハイレベルに移行させてリセット状態を解除させることができる。
【００２３】
（ｂ）高電圧ＶＤＨが先に立ち上がるケース
図３を参照してこのケースの動作について説明する。このケースでは、すでに高電圧ＶＤＨが立ち上がって印加された状態にあり、この状態で低電圧ＶＤＬが上昇していくケースである。高電圧ＶＤＨが印加された状態では、ＭＯＳＦＥＴ４は、ドレイン端子に抵抗２およびＭＯＳＦＥＴ３を介して高電圧ＶＤＨが印加された状態となっている。低電圧ＶＤＬが印加されて、ＭＯＳＦＥＴ４のゲート電圧が上昇して閾値電圧Ｖｔ（４）に達すると、ＭＯＳＦＥＴ４はオン状態に移行し、電流が流れるようになる。
【００２４】
これにより、抵抗２の電圧降下が発生してＭＯＳＦＥＴ５、７がオン状態に移行するようになる。すると、コンデンサ６はＭＯＳＦＥＴ５を介して充電動作が開始され、ノードＡの電圧Ｖ（Ａ）が徐々に上昇する。また、ノードＢの電圧Ｖ（Ｂ）は、ＭＯＳＦＥＴ７のオンと同時に高電圧ＶＤＨ近くまで上昇する。
【００２５】
この後、コンデンサ６の充電の進行によりノードＡの電圧Ｖ（Ａ）がＡＮＤ回路９の閾値電圧Ｖｔ（９）を超えると、ＡＮＤ回路９の出力がハイレベルに斑点する。これによって、高電圧ＶＤＨ系のパワーオンリセット信号ＰＯＲＨがローレベルからハイレベルに反転し、高電圧回路系のパワーオンリセットが解除される。
【００２６】
また、高電圧系のパワーオンリセット信号ＰＯＲＨがハイレベルに変化した時点で、ＭＯＳＦＥＴ１２ａがオフ、ＭＯＳＦＥＴ１２ｂがオン状態に移行し、低電圧系のパワーオンリセット信号ＰＯＲＬもハイレベルに移行する。これにより、高電圧ＶＤＨおよび低電圧ＶＤＬのいずれも所定電圧に達した時点で、パワーオンリセット信号ＰＯＲＨ、ＰＯＲＬの両者をハイレベルに移行させてパワーオンリセット状態を解除させることができる。
【００２７】
（１）低電圧ＶＤＬが立ち上がった状態で、高電圧ＶＤＨが急峻に立ち上がるケース
次に、上記の（ａ）のケースつまり低電圧ＶＤＬが先に立ち上がった状態で、高電圧ＶＤＨが印加されるときに、高電圧ＶＤＨが急峻に立ち上がるケースについて図４を参照して説明する。
【００２８】
この場合には、図４（ａ）に示すように、高電圧ＶＤＨが短時間で電圧ＶＤＨに達するように変化する。この後は、上記した場合とほぼ同じで、高電圧ＶＤＨのレベルがＭＯＳＦＥＴ３の閾値電圧Ｖｔ（３）とＭＯＳＦＥＴ５の閾値電圧Ｖｔ（５）との和の電圧Ｖａを超えた時点で、抵抗２に電流が流れるようになる。これによって、抵抗２の端子間電圧が上昇し、ＭＯＳＦＥＴ５の閾値電圧Ｖｔ（５）を超えるとコンデンサ６への充電動作が開始されてノードＡの電位Ｖ（Ａ）が上昇していく（図４（ｃ））。
【００２９】
ノードＡの電圧Ｖ（Ａ）は、コンデンサ６の充電動作により徐々に上昇していくが、ノードＢの電圧Ｖ（Ｂ）は、高電圧ＶＤＨが急峻に立ち上がることで、図４（ｂ）に示すように、高電圧ＶＤＨとほぼ同じ電圧レベルに短時間で達するので、ＡＮＤ回路９の閾値電圧Ｖｔ（９）に先に達している。そして、コンデンサ６の端子電圧が上昇して、ノードＡの電位Ｖ（Ａ）が閾値電圧Ｖｔ（９）に達するとＡＮＤ回路９の出力がハイレベルに反転する。これによって、図４（ｄ）に示すように、高電圧系のパワーオンリセット信号ＰＯＲＨがローレベルからハイレベルに反転し、高電圧系のパワーオンリセット状態が解除される。
【００３０】
（２）低電圧ＶＤＬが立ち上がった状態で、高電圧ＶＤＨがゆっくり立ち上がるケース
次に、低電圧ＶＤＬが立ち上がった状態で、その後、高電圧ＶＤＨがゆっくり立ち上がる場合について、図５を参照して説明する。この場合には、図５（ａ）に示すように、例えば高電圧ＶＤＨの上昇が、前述したコンデンサ６の充電によるノードＡの電圧上昇よりも遅い状況を想定している。
【００３１】
図５（ａ）に示すように、高電圧ＶＤＨが緩やかな傾斜で上昇していき、高電圧ＶＤＨのレベルがＭＯＳＦＥＴ３の閾値電圧Ｖｔ（３）とＭＯＳＦＥＴ５の閾値電圧Ｖｔ（５）との和の電圧Ｖａを超えた時点で、抵抗２に電流が流れるようになる。これによって、抵抗２の端子間電圧が上昇し、ＭＯＳＦＥＴ５の閾値電圧Ｖｔ（５）を超えるとコンデンサ６への充電動作が開始されてノードＡの電位Ｖ（Ａ）が上昇していく（図５（ｂ））。なお、このように高電圧ＶＤＨがゆっくり上昇する場合には、回路においてはまだ論理セルも状態がしっかり定まらない不安定状態に近い。
【００３２】
そして、ノードＡの電圧Ｖ（Ａ）は、高電圧ＶＤＨの上昇が遅いので、コンデンサ６の充電動作により徐々に上昇していって上昇中の高電圧ＶＨＤに追いつき、高電圧ＶＤＨの電圧と共に上昇していく。一方、ノードＢの電圧Ｖ（Ｂ）は、高電圧ＶＤＨがゆっくり上昇していることから、ＭＯＳＦＥＴ７のオン抵抗Ｒｏｎ（７）と抵抗８の抵抗値で決まるため、ノードＡの電圧Ｖ（Ａ）よりゆっくり上昇していく（図５（ｃ））。
【００３３】
そして、ノードＢの電圧Ｖ（Ｂ）がＭＯＳＦＥＴ３の閾値電圧Ｖｔ（３）とＭＯＳＦＥＴ５の閾値電圧Ｖｔ（５）との和の電圧Ｖａより高い電圧ＶｂでＡＮＤ回路９の閾値電圧Ｖｔ（９）を横切るようになるので、出力をハイレベルに反転させることができる。これによって、図５（ｄ）に示すように、高電圧ＶＤＨ系のパワーオンリセット信号ＰＯＲＨがローレベルからハイレベルに反転し、論理セルの状態が安定した状態で高電圧回路系のパワーオンリセットを解除することができる。
【００３４】
このような本実施形態によれば、低電圧ＶＤＬ（例えば１．８Ｖ）と高電圧ＶＤＨ（例えば５Ｖ）の２電源で動作するＩＣに対して上記したパワーオンリセット回路１を構成したので、両電源のリセット検出回路を共用し、全体として回路を小型化すると共に、低電圧ＶＤＬが立ち上がってからのＣＲ時定数を高電圧ＶＤＨ系素子で構成することで、リセットパルス幅を確保することができ、対象回路に対して安定した動作を行わせることができる。
【００３５】
（第２実施形態）
図６は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態におけるパワーオンリセット回路２１は、ＭＯＳＦＥＴ５、コンデンサ６を設けておらず、ＡＮＤ回路９に代えてバッファ回路２２を設けている。
【００３６】
この構成においては、前提となる構成として、高電圧ＶＤＨおよび低電圧ＶＤＬを供給する電源ＩＣが、所定のスルーレートで立ち上がるものを用いているケースである。この場合には、ＭＯＳＦＥＴ５およびコンデンサ６による時定数回路を設けることなく第１実施形態と同様の作用により、高電圧ＶＤＨ系のパワーオンリセット信号ＰＯＲＨおよび低電圧ＶＤＬ系のパワーオンリセット信号ＰＯＲＬのリセットパルス幅を確保することができるので、対象回路に対して安定した動作を行わせることができる。
【００３７】
（第３実施形態）
図７は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態におけるパワーオンリセット回路３１は、コンデンサ６の電荷を放電するための放電回路としてのＭＯＳＦＥＴ３２を備えた構成としている。Ｐチャンネル型のＭＯＳＦＥＴ３２は、コンデンサ６の両端子間に接続され、ゲートはＭＯＳＦＥＴ７のドレインに接続されている。
【００３８】
上記構成において、第1実施形態と同様にして動作するケースにおいて、ＭＯＳＦＥＴ３２の動作に関係する部分について説明する。第１実施形態と同様にしてＭＯＳＦＥＴ７がオン状態に移行すると、ＭＯＳＦＥＴ３２は、ゲートがハイレベルに持ち上げられるので、オフ状態となる。この状態は、ＭＯＳＦＥＴ３２が設けられていない状態と等価になるので、第１実施形態と同様の動作を行わせることができる。これにより、リセットパルス幅を確保することができ、安定した動作を行わせることができる。
【００３９】
そして、上記のようにして高電圧ＶＤＨおよび低電圧ＶＤＬが印加され、リセットパルスも解除された状態において、電源変動などの影響で一時的に電圧が低下するなどの事態が発生することがある。この場合には、低電圧ＶＤＬが低下した場合あるいは高電圧ＶＤＨが低下した場合のいずれにおいてもＭＯＳＦＥＴ７がオフすることでノードＢの電位が低下する。
【００４０】
これにより、Ｐチャンネル型のＭＯＳＦＥＴ３２はゲート電位が低下することでオン状態に移行し、コンデンサ６の両端子間を短絡させることで電荷を急速に放電させる。この結果、ノードＡの電位も低下する。また、ＡＮＤ回路９の出力はローレベルに反転することから高電圧系のパワーオンリセット信号ＰＯＲＨはローレベルに反転し、低電圧系のパワーオンリセット信号ＰＯＲＬもローレベルに反転する。これにより、対象回路のリセット状態を形成する。
【００４１】
この後、電源が復帰すると、コンデンサ６は電荷が放電されているので、再び前述と同様の動作を経てパワーオンリセット信号ＰＯＲＨおよびＰＯＲＬをリセットパルス幅を確保した状態で解除させることができる。
【００４２】
このような第３実施形態によれば、第１実施形態と同様の作用効果を得ることができると共に、放電回路としてＭＯＳＦＥＴ３２を設けたことで、パワーオンリセットが解除された後の電源変動などによる一時的な電圧低下においても確実にパワーオンリセット動作を確保することができる。
【００４３】
（第４実施形態）
図８は第４実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態におけるパワーオンリセット回路４１は、第３実施形態で用いていた１．８Ｖの低電圧ＶＤＬに代えて、３．３Ｖの低電圧ＶＤＬを適用しているＩＣなどの対象回路に対応したものである。
【００４４】
この構成では、ＭＯＳＦＥＴ４のゲートに直接接続されていた１．８Ｖの低電圧ＶＤＬに対して、別途設けるＮチャンネル型のＭＯＳＦＥＴ４２のゲートに３．３Ｖの低電圧ＶＤＬを入力する構成としている。ＭＯＳＦＥＴ４２は、ドレインが高電圧ＶＤＨに接続され、ソースは抵抗４３および４４の直列回路を介してグランドに接続されている。抵抗４３と４４とは分圧回路を構成しており、その共通接続点がＭＯＳＦＥＴ４のゲートに接続されている。また、この実施形態で用いるＭＯＳＦＥＴ４２は、ディプレッション型のものを採用しており、閾値電圧Ｖｔ（４２）は０Ｖである。また、抵抗４３、４４はそれぞれの抵抗値Ｒ（４３）＝Ｒ（４４）に設定されている。
【００４５】
低電圧系のＰチャンネル型ＭＯＳＦＥＴの閾値電圧とＮチャンネル型ＭＯＳＦＥＴの閾値電圧の和は約１．２Ｖであり、高電圧系のＮチャンネル型ＭＯＳＦＥＴの閾値電圧は０．７Ｖであるとすると、第１実施形態で示した構成では、確実なパワーオンリセットが期待できない。
【００４６】
そこで、この実施形態では、上記のように構成することで、これを解決している。すなわち、３．３Ｖの低電圧ＶＤＬをディプレッション型のＮチャンネル型ＭＯＳＦＥＴ４２のゲートに与えるようにしている。これにより、３．３Ｖの低電圧ＶＤＬを抵抗４３および４４の直列回路に供給する。ここで、抵抗４３および４４の抵抗値を等しいものを用いることとすると、第１実施形態と同様の動作原理により確実にパワーオンリセット動作を行うことができるものである。
【００４７】
なお、この実施形態において３．３Ｖの低電圧ＶＤＬをＭＯＳＦＥＴ４２を介して印加する構成を採用しているのは、電源印加状態でパワーオンリセット回路４１に常時電流が流れる状態を防止するためである。これは、例えば、ＣＭＯＳ回路などで行うＩＤＤＱ検査（静止電流検査）などにおいて、静止状態で電流が流れないようにすることができる利点がある。
【００４８】
また、この実施形態においても、第３実施形態と同様に、放電回路としてＭＯＳＦＥＴ３２を設けたことで、パワーオンリセットが解除された後の電源変動などによる一時的な電圧低下においても確実にパワーオンリセット動作を確保することができる。
【００４９】
（第５実施形態）
図９は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態におけるパワーオンリセット回路５１は、第１実施形態の構成に、電流経路を制限して消費電力を低減するようにした回路を付加したものである。
【００５０】
Ｎチャンネル型のＭＯＳＦＥＴ３のゲート・ソース間にはアナログスイッチ５２が介在され、ゲートはＮチャンネル型のＭＯＳＦＥＴ５３のドレイン・ソース間を介してグランドに接続される。ＮＯＲ回路５４は、一方の入力端子に定常電流カットの信号が与えられるように設けられる。ＮＯＲ回路５４の出力端子は、アナログスイッチの一方のゲートに接続されると共に、インバータ回路５５を介してアナログスイッチの他方のゲートおよびＭＯＳＦＥＴ５３のゲートに接続される。ＮＯＲ回路５４は電流経路制御回路として機能する。
【００５１】
ＡＮＤ回路９に代えて、ＮＡＮＤ回路５６が設けられている。ＮＡＮＤ回路５６の入力端子は、ノードＡおよびノードＢに接続されている。ＮＡＮＤ回路５６の出力端子はＮＡＮＤ回路５７の入力端子に接続されている。ＮＡＮＤ回路５７は３入力の回路で、残りの２つの入力端子には、ＮＯＲ回路５４の出力端子が接続され、そのＮＯＲ回路５４の出力端子からインバータ回路５８、５９を直列に介して接続されている。
【００５２】
また、インバータ回路５８の出力端子はコンデンサ６０を介してグランドに接続されている。ＮＡＮＤ回路５７の出力端子はインバータ回路１０の入力端子（ノードＣ部分）に接続されている。インバータ回路１１の出力端子は、高電圧系のパワーオンリセット信号ＰＯＲＨを出力すると共に、この端子は抵抗６１およびコンデンサ６２の直列回路を介してグランドに接続されている。抵抗６１とコンデンサ６２の共通接続点は、ＮＯＲ回路５４の他方の入力端子に接続され、また、ダイオード６３を順方向に介して高電圧ＶＤＨの電源端子に接続されている。抵抗６１およびコンデンサ６２により信号保持回路を構成している。
【００５３】
上記構成において、ローレベルの定常電流カット信号がＮＯＲ回路５４に入力されている状態では、他の入力端子にもローレベルの信号が入力されている状態で出力はハイレベルとなる。この状態では、アナログスイッチ５２はオン状態であり、ＭＯＳＦＥＴ５３はオフ状態となっており、構成としては第１実施形態における構成と同等となっている。
【００５４】
この状態では、第１実施形態とほぼ同じ動作をすることで、一定期間インバータ回路１１および１２ｅはローレベル（リセット状態）の信号を出力した後に、ハイレベル（リセット解除）の信号を出力することで、パワーオンリセット信号を解除させるようになる。      
【００５５】
そして、パワーオンリセット信号ＰＯＲＨがハイレベルになってリセット状態を解除すると、この回路構成においては、信号保持回路として機能するコンデンサ６２の充電が開始され、コンデンサ６２の端子電圧が上昇してＮＯＲ回路５４にハイレベルの信号を入力するようになる。この結果、ＮＯＲ回路５４の出力はローレベルに反転し、アナログスイッチ５２はオフ状態に移行し、ＭＯＳＦＥＴ５３はオン状態に移行する。
【００５６】
すると、ＭＯＳＦＥＴ３はオフ状態に移行し、これに伴ってＭＯＳＦＥＴ５、７もオフ状態に移行する。この状態では、高電圧ＶＤＨおよび低電圧ＶＤＬが正常に印加されている状態であるから、パワーオンリセット回路５１の出力はハイレベルが保持された状態となっている。
【００５７】
これにより、パワーオンリセット回路５１を動作させた後に、パワーオンリセット信号を解除した状態では、ＭＯＳＦＥＴ３、４、７などをオフさせることができるので、自動的に定常電流をカットした状態とすることができる。
【００５８】
なお、この構成においては、何らかの原因で高電圧ＶＤＨが低下した場合には、コンデンサ６２の電荷がダイオード６３を介して放電されるので、パワーオンリセット信号ＰＯＲＨおよびＰＯＲＬをローレベルに反転してリセット状態を呈する信号とすることができる。これにより、高電圧ＶＤＨが復帰したときには、前述と同様にして動作させることで確実にパワーオンリセットを実施することができる。
このような第５実施形態によっても、第１実施形態と同様の作用効果を得ることができると共に、定常電流をカットすることができるので、省電力化を図ることができる。
【００５９】
（第６実施形態）
図１０は第６実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態におけるパワーオンリセット回路７１は、抵抗２および８に代えて抵抗性素子として機能するＭＯＳＦＥＴ７２、７３を設けた構成としている。ＭＯＳＦＥＴ７２はＰチャンネル型のもので、ゲートはグランドに接続されている。また、ＭＯＳＦＥＴ７３はＮチャンネル型のもので、ゲートは高電圧ＶＤＨに接続されている。ＭＯＳＦＥＴ７２および７３はいずれも常時オンの状態に設けられ、抵抗としての機能を果たすものである。
【００６０】
したがって、このような構成によっても、第２実施形態と同様の作用効果をえることができ、抵抗２、８を設けるのではなく、ＭＯＳＦＥＴ７２、７３を設けることで抵抗としての機能を持たせた構成とすることができる。
【００６１】
（第７実施形態）
図１１は第７実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態におけるパワーオンリセット回路８１は、抵抗２とＭＯＳＦＥＴ３との間に抵抗８２を直列に介在させた構成としている。このパワーオンリセット回路８１における基本的な動作については第２実施形態と同様である。
【００６２】
そして、この構成により、ＭＯＳＦＥＴ３および４のオン動作に伴い流れる電流が抵抗２および抵抗８２を介して流れるようになり、抵抗２の端子間に発生する電圧を変更することができる。つまり、パワーオンリセットの解除電圧を高く設定することができるようになるものである。
【００６３】
したがって、このような第７実施形態によっても、第２実施形態と同様の作用効果を得ることができると共に、抵抗８２を追加した構成とすることで、パワーオンリセットの解除電圧を高める（変更する）ことができるようになる。
【００６４】
（第８実施形態）
図１２は第８実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態におけるパワーオンリセット回路９１は、３つの異なる電圧の電源を用いるＩＣに対してパワーオンリセット信号を出力する回路を構成している。３つの電源は、高電圧ＶＤＨ、低電圧ＶＤＬ１、ＶＤＬ２である。低電圧ＶＤＬ１、ＶＤＬ２としているのは、異なる電圧であることを示していて、低電圧ＶＤＬ２は低電圧ＶＤＬ１よりも高く、高電圧ＶＤＨよりも低い電圧の電源を想定している。
【００６５】
この構成においては、第２実施形態における構成の低電圧ＶＤＬを低電圧ＶＤＬ１として設定し、新たに低電圧ＶＤＬ２を印加するための回路を付加している。回路構成としては、動作閾値電圧を設定するＭＯＳＦＥＴ３とＭＯＳＦＥＴ４との間に低電圧ＶＤＬ２の立ち上がりを検出するためのＮチャンネル型のＭＯＳＦＥＴ９２を接続している。
【００６６】
低電圧ＶＤＬ２を入力する回路は、別途設けるＮチャンネル型のＭＯＳＦＥＴ９３と、これに直列に接続される抵抗９４、９５の直列回路である。ＭＯＳＦＥＴ９３のゲートに低電圧ＶＤＬ２を入力する構成としている。ＭＯＳＦＥＴ９３は、ドレインが高電圧ＶＤＨに接続され、ソースは抵抗９４および９５の直列回路を介してグランドに接続されている。抵抗９４と９５との共通接続点がＭＯＳＦＥＴ９２のゲートに接続されている。また、この実施形態で用いるＭＯＳＦＥＴ９３は、ディプレッション型のものを採用しており、閾値電圧Ｖｔ（９３）は０Ｖである。抵抗９４および９５の抵抗値を所定の比率に設定することでＭＯＳＦＥＴ９２の動作条件を設定している。
【００６７】
これにより、低電圧ＶＤＬ１およびＶＤＬ２の双方が立ち上がるとＭＯＳＦＥＴ４および９２が動作することで、これらＭＯＳＦＥＴ９２、４および３の閾値電圧を超えるとＭＯＳＦＥＴ７が動作をする。この後は、第２実施形態と同様にして動作するので、３つの電源である高電圧ＶＤＨ、低電圧ＶＤＬ１、ＶＤＬ２のすべてが立ち上がった状態でパワーオンリセット信号を解除させることができるようになる。
【００６８】
（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００６９】
抵抗性素子は、抵抗やＭＯＳＦＥＴのほかにもバイポーラトランジスタやダイオードなどの素子を用いることもできる。
レベルシフト回路は、異なる構成を採用できる。一般的なインバータ回路や、フリップフロップのような記憶機能を有する回路などを適用することができる。
【００７０】
第５実施形態の構成に、放電回路としてＭＯＳＦＥＴ３２を設けることができる。
第６〜８実施形態は、第１実施形態の構成に適用することもできる。
その他、上記各実施形態は、適宜組み合わせて構成することができる。
【符号の説明】
【００７１】
図面中、１、２１、３１、４１、５１、７１、８１、９１はパワーオンリセット回路、２、８は抵抗（抵抗性素子）、３はＮチャンネル型のＭＯＳＦＥＴ（第２スイッチング素子）、４はＮチャンネル型のＭＯＳＦＥＴ（第３スイッチング素子）、５はＰチャンネル型のＭＯＳＦＥＴ（第４スイッチング素子、時定数回路）、６はコンデンサ（時定数回路）、７はＰチャンネル型のＭＯＳＦＥＴ（第１スイッチング素子）、９はＡＮＤ回路、１０はインバータ回路、１１はインバータ回路（高電圧用出力回路）、１２はレベルシフト回路（低電圧用出力回路）、３２はＰチャンネル型のＭＯＳＦＥＴ（放電回路）、４２はＮチャンネル型のＭＯＳＦＥＴ（第５スイッチング素子）、４３、４４は抵抗（分圧回路）、５４はＮＯＲ回路（電流経路制御回路）、６１は抵抗（信号保持回路）、６２はコンデンサ（信号保持回路）、７２、７３はＭＯＳＦＥＴ（抵抗性素子）、８２は抵抗（抵抗性素子）、９３，９４は抵抗である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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