(57)【特許請求の範囲】
【請求項１】
ゲート電圧として電源電圧が入力された第１トランジスタと、第２トランジスタとが並列に接続され、入力電圧に応じた電圧を出力する並列回路と、
前記並列回路の出力電圧と論理閾値との比較結果を出力する論理回路と、
前記論理回路により出力された前記比較結果に応じて前記第２トランジスタのゲート電圧を制御する制御部と、
前記制御部は、前記入力電圧の変化に応じた電圧を前記第２トランジスタのゲート電圧に付与することで前記第２トランジスタの出力電圧を制御する制御回路を有し、
前記制御回路は、前記比較結果がゲート電圧として入力される第３トランジスタの出力電圧と前記入力電圧との差に応じた電圧を出力する第４トランジスタと、前記第３トランジスタの出力電圧と前記第４トランジスタの出力電圧との差に応じた電圧を前記変化に応じた電圧として前記第２トランジスタのゲート電圧に付与する第５トランジスタと、を有する
トレラント入力回路。
【請求項２】
前記第２トランジスタ、前記第４トランジスタ、及び前記第５トランジスタの各バックゲートは、互いに接続されており、前記各バックゲートの電位は、前記入力電圧に応じて定まる請求項１に記載のトレラント入力回路。
【請求項３】
前記制御部は、バックゲートが前記各バックゲートに接続され、前記入力電圧がゲート電圧として入力されることで前記各バックゲートの電位を制御する第６トランジスタを有する請求項２に記載のトレラント入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレラント入力回路に関する。
【背景技術】
【０００２】
先ず、図３を参照して、従来のトレラント入力回路１００について説明する。なお、本明細書中では、説明の便宜上、Ｐ型電界効果トランジスタをＰ型トランジスタと称し、Ｎ型電界効果トランジスタをＮ型トランジスタと称する。また、本明細書中では、説明の便宜上、いわゆる接地電圧をＧＮＤと称し、いわゆる電源電圧をＶＤＤと称する。
【０００３】
一例として図３に示すように、トレラント入力回路１００は、入力端子１０２及び出力端子１０４を備えており、外部から入力端子１０２に第１信号としてＧＮＤ又はＶＤＤが入力され、出力端子１０４により第２信号としてＧＮＤ又はＶＤＤが所定回路（図示省略）に出力される。
【０００４】
トレラント入力回路１００は、Ｎ型トランジスタ１０６、バッファ１０８、反転回路１１０、及びＰ型トランジスタ１１２を備えている。入力端子１０２から入力された第１信号は、Ｎ型トランジスタ１０６の特性により、ＧＮＤからＶＤＤ−Ｖｔｎの電圧振幅で第１ノード１１４に出力される。ここで、Ｖｔｎは、Ｎ型トランジスタ１０６の閾値電圧である。従って、“ＶＤＤ−Ｖｔｎ”とは、ＶＤＤからＶｔｎを減じて得た電圧を意味する。
【０００５】
第１ノード１１４の電圧は、バッファ１０８により第２信号としてＧＮＤ又はＶＤＤに変換されて第２ノード１１６に出力される。すなわち、バッファ１０８は、論理閾値を有しており、論理閾値以下の電圧が入力された場合、第２ノード１１６を介して第２信号としてＧＮＤを出力し、論理閾値を超える電圧が入力された場合に、第２ノード１１６を介して第２信号としてＶＤＤを出力する。
【０００６】
バッファ１０８により第２信号としてＶＤＤが出力された場合、反転回路１１０は、ＧＮＤを出力する。これにより、Ｐ型トランジスタ１１２が導通状態になり、第１ノード１１４の電圧をＶＤＤ−ＶｔｎからＶＤＤへ引き上げる。また、入力端子１０２にＶＤＤよりも高い電圧が印加された場合、Ｐ型トランジスタ１１２は、Ｎ型トランジスタ１０６のリーク電流により、ＶＤＤよりも高い電圧が第１ノード１１４に印加されてしまうのをクランプする役割も担っている。
【０００７】
なお、特許文献１には、低電圧での動作を可能とするためのトレラント入力回路として、シュミット反転回路を備えたトレラント入力回路が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３０４４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、トレラント入力回路１００において、バッファ１０８の論理閾値をＶＤＤ−Ｖｔｎよりも高い電圧とした上で、入力端子１０２に第１信号が入力されると、第２ノード１１６の電圧がＧＮＤのままで第２信号としてＶＤＤが出力されない（図４参照）。なぜならば、一例として図４に示すように、Ｎ型トランジスタ１０６は、直流レベルでＶＤＤ−Ｖｔｎまでの電圧しか第１ノード１１４に出力することができず、第１ノード１１４からバッファ１０８に入力される電圧が論理閾値を超えないからである。このような現象、すなわち、第１信号としてＶＤＤを超える電圧が入力端子１０２に入力されたにも拘わらずバッファ１０８によって第２信号としてＶＤＤが出力されなくなる現象は、ＶＤＤを低く、Ｖｔｎを高くするほど顕在化してくる。
【００１０】
なお、上記現象の発生を抑制する方法の１つとして、トレラント入力回路にシュミット反転回路を備える方法（特許文献１参照）が考えられるが、第２信号としてＶＤＤが出力できない現象を解決するものではない。
【００１１】
本発明は上記問題点を解決するために成されたものであり、低電圧化に伴う機能低下を抑制することができるトレラント入力回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１に記載のトレラント入力回路は、ゲート電圧として電源電圧が入力された第１トランジスタと、第２トランジスタとが並列に接続され、入力電圧に応じた電圧を出力する並列回路と、前記並列回路の出力電圧と論理閾値との比較結果を出力する論理回路と、前記論理回路により出力された前記比較結果に応じて前記第２トランジスタのゲート電圧を制御する制御部と、を含み、前記制御部は、前記入力電圧の変化に応じた電圧を前記第２トランジスタのゲート電圧に付与することで前記第２トランジスタの出力電圧を制御する制御回路を有し、前記制御回路は、前記比較結果がゲート電圧として入力される第３トランジスタの出力電圧と前記入力電圧との差に応じた電圧を出力する第４トランジスタと、前記第３トランジスタの出力電圧と前記第４トランジスタの出力電圧との差に応じた電圧を前記変化に応じた電圧として前記第２トランジスタのゲート電圧に付与する第５トランジスタと、を有する。
【発明の効果】
【００１４】
本発明によれば、低電圧化に伴う機能低下を抑制することができる、という効果が得られる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係るトレラント入力回路の要部構成の一例を示す回路図である。
【図２】実施形態に係るトレラント入力回路における各ノードの電圧の変化の一例を示すタイムチャートである。
【図３】従来のトレラント入力回路の要部構成の一例を示す回路図である。
【図４】従来のトレラント入力回路におけるＮ型トランジスタの入力電圧及び出力電圧、並びに出力端子により第２信号として出力される電圧の変化の一例を示すタイムチャートである。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本発明を実施するための形態例について詳細に説明する。
【００１７】
一例として図１に示すように、トレラント入力回路１０は、入力端子１２及び出力端子１４を備えており、入力端子１２に第１信号が入力され、出力端子１４により第２信号が所定回路（図示省略）に出力される。第１信号は、ＶＤＤ、又は、ＶＤＤよりも高い電圧及びＧＮＤの一方から他方に遷移する信号であり、第２信号は、信号レベルがＧＮＤ及びＶＤＤの一方から他方に遷移する信号である。
【００１８】
トレラント入力回路１０は、並列回路１６、バッファ１８、及び制御部２０を含む。並列回路１６は、本発明に係る第１トランジスタの一例であるＮ型トランジスタ２２、及び本発明に係る第２トランジスタの一例であるＰ型トランジスタ２４を有する。Ｎ型トランジスタ２２とＰ型トランジスタ２４とは並列に接続されている。すなわち、Ｎ型トランジスタ２２のソースがＰ型トランジスタ２４のソースに接続されており、Ｎ型トランジスタ２２のドレインがＰ型トランジスタ２４のドレインに接続されている。Ｎ型トランジスタ２２のゲートにはＶＤＤが入力されている。
【００１９】
並列回路１６は、第１ノード２６及び第２ノード２８を有する。第１ノード２６は、Ｎ型トランジスタ２２のソースとＰ型トランジスタ２４のソースとの接続点であり、入力端子１２に接続されている。第２ノード２８は、Ｎ型トランジスタ２２のドレインとＰ型トランジスタ２４のドレインとの接続点である。
【００２０】
バッファ１８は、本発明に係る論理回路の一例である第１反転回路３０、第２反転回路３２、及び第３ノード３４を有する。
【００２１】
第１反転回路３０の入力端子は、第２ノード２８に接続されている。第１反転回路３０と第２反転回路３２とは直列に接続されている。すなわち、第１反転回路３０の出力端子は、第２反転回路３２の入力端子に接続されている。第２反転回路３２の出力端子は、出力端子１４に接続されている。第３ノード３４は、第１反転回路３０と第２反転回路３２との接続点である。
【００２２】
第１反転回路３０は、論理閾値を有しており、第２ノード２８の電圧と論理閾値との比較結果としてＶＤＤを出力する。すなわち、第１反転回路３０は、第２ノード２８の電圧が論理閾値以下の場合にＶＤＤを出力し、第２ノード２８の電圧が論理閾値を超えた場合にＧＮＤを出力する。
【００２３】
第２反転回路３２は、第１反転回路３０からＧＮＤが入力されると、第２信号としてＶＤＤを出力し、第１反転回路３０からＶＤＤが入力されると、第２信号としてＧＮＤを出力する。
【００２４】
制御部２０は、Ｎ型トランジスタ４０，４２、Ｐ型トランジスタ４４、制御回路４８、及び第４ノード５０を有する。
【００２５】
本発明に係る第３トランジスタの一例であるＮ型トランジスタ４０のソースにはＧＮＤが入力されている。また、Ｎ型トランジスタ４０のゲートには第３ノード３４が接続されている。従って、Ｎ型トランジスタ４０のゲートには、第１反転回路３０により出力されたＧＮＤ又はＶＤＤがゲート電圧として入力される。
【００２６】
Ｎ型トランジスタ４２のソースにはＮ型トランジスタ４０のドレインが接続されている。また、Ｎ型トランジスタ４２のゲートにはＶＤＤが入力されている。
【００２７】
本発明に係る保持部の一例であるＰ型トランジスタ４４のゲートには第３ノード３４が接続されている。また、Ｐ型トランジスタ４４のソースにはＶＤＤが入力されている。更に、Ｐ型トランジスタ４４のドレインには第２ノード２８が接続されている。
【００２８】
第４ノード５０は、Ｎ型トランジスタ４０のドレインとＮ型トランジスタ４２のソースとの接続点である。
【００２９】
制御回路４８は、Ｎ型トランジスタ５４、Ｐ型トランジスタ４６，５６，５８，６０、第５ノード５２、第６ノード６２、及び第７ノード６４を有する。
【００３０】
本発明に係る第６トランジスタの一例であるＰ型トランジスタ４６のゲートには第２ノード２６が接続されている。また、Ｐ型トランジスタ４６のソースにはＶＤＤが接続されている。更に、Ｐ型トランジスタ４６のバックゲートにはＰ型トランジスタ４６のドレインが接続されている。
【００３１】
Ｎ型トランジスタ５４のゲートにはＶＤＤが入力されている。また、Ｎ型トランジスタ５４のソースにはＮ型トランジスタ４２のドレインが接続されている。更に、Ｎ型トランジスタ５４のドレインにはＮ型トランジスタ２４のゲートが接続されている。従って、Ｎ型トランジスタ２４のゲート電圧は、Ｎ型トランジスタ４０の出力電圧に基づいて制御される。
【００３２】
Ｐ型トランジスタ５６のソースには第２ノード２６が接続されている。また、Ｐ型トランジスタ５６のゲートにはＰ型トランジスタ５６のソースが接続されている。更に、Ｐ型トランジスタ５６のバックゲートには第５ノード５２が接続されている。
【００３３】
本発明に係る第４トランジスタの一例であるＰ型トランジスタ５８のゲートにはＰ型トランジスタ５６のドレインが接続されている。また、Ｐ型トランジスタ５８のソースにはＰ型トランジスタ５６のソースが接続されている。更に、Ｐ型トランジスタ５８のバックゲートには第５ノード５２が接続されている。
【００３４】
本発明に係る第５トランジスタの一例であるＰ型トランジスタ６０のソースにはＮ型トランジスタ５４のドレイン及びＰ型トランジスタ５８のドレインが接続されている。また、Ｐ型トランジスタ６０のドレイン及びゲートにはＮ型トランジスタ５４のソース及びＰ型トランジスタ５８のゲートが接続されている。更に、Ｐ型トランジスタ６０のバックゲートには第５ノード５２が接続されている。
【００３５】
第５ノード５２は、Ｐ型トランジスタ４６，５６，５８，６０のバックゲート、及びＰ型トランジスタ４６の接続点である。また、第５ノード５２には、Ｐ型トランジスタ２４のバックゲートも接続されている。
【００３６】
第６ノード６２は、Ｐ型トランジスタ５６のドレイン、Ｐ型トランジスタ５８のゲート、Ｐ型トランジスタ６０のドレイン、Ｐ型トランジスタ６０のゲート、及びＮ型トランジスタ５４のソースの接続点である。
【００３７】
第７ノード６４は、Ｎ型トランジスタ５４のドレイン、Ｐ型トランジスタ５８のドレイン、及びＰ型トランジスタ６０のソースの接続点である。
【００３８】
制御回路４８において、Ｐ型トランジスタ５８は、Ｎ型トランジスタ４０の出力電圧と第１信号として入力された電圧との差に応じた電圧を出力する。また、Ｐ型トランジスタ６０は、Ｎ型トランジスタ４０の出力電圧とＮ型トランジスタ５８の出力電圧との差に応じた電圧を第７ノード６４の電圧としてＰ型トランジスタ２４のゲート電圧に付与する。従って、第７ノード６４の電圧は、第１信号として入力された電圧の変化に応じて定まり、Ｎ型トランジスタ２４の出力電圧は、第７ノード６４の電圧がＮ型トランジスタ２４のゲート電圧に付与されることで、制御される。
【００３９】
次に本実施形態に係るトレラント入力回路１０の動作について図２を参照して説明する。なお、以下では、説明の便宜上、Ｎ型トランジスタ２２，４０，４２，５４の各々の閾値電圧をＶｔｎとし、Ｐ型トランジスタ２４，４４，４６，５６，５８，６０の各々の閾値電圧をＶｔｐとする。
【００４０】
先ず、入力端子１２に第１信号として入力された電圧がＧＮＤからＶＤＤ以上の電圧に遷移する場合について説明する。
【００４１】
第１信号としてＧＮＤが入力された場合、常に導通状態のＮ型トランジスタ２２の特性により第２ノード２８の電圧はＧＮＤになる。第２ノード２８の電圧がＧＮＤの場合、第１反転回路３０により第３ノード３４の電圧がＶＤＤになり、第２反転回路３２により第２信号としてＧＮＤが出力される。
【００４２】
第３ノード３４の電圧がＶＤＤになったことに応じてＮ型トランジスタ４０が導通状態になり、第４ノード５０の電圧がＧＮＤになる。このとき、Ｎ型トランジスタ４２，５２は、常に導通状態であるため、第６ノード６２及び第７ノード６４の各電圧はＧＮＤになる。
【００４３】
一方、第１信号としてＧＮＤがゲートに入力されているＰ型トランジスタ４６は、導通状態になっており、第５ノード５２の電圧はＶＤＤになっている。この時点で、Ｐ型トランジスタ４４，５６，５８，６０は何れも非導通状態になっている。
【００４４】
第１信号として入力された電圧がＧＮＤからＶＤＤ−Ｖｔｎ未満の範囲では、Ｎ型トランジスタ２２の特性により、第１ノード２６での入力レベルの電圧が第２ノード２８に出力される。ここで、本実施形態に係るトレラント入力回路１０では、第１反転回路３０の論理閾値としてＶＤＤ−Ｖｔｎよりも高い電圧が用いられている。そのため、第３ノードの電圧はＶＤＤのままであり、第２信号として出力される電圧もＧＮＤのままである。
【００４５】
第１信号として入力された電圧がＶｔｐに達すると、Ｐ型トランジスタ２４，５８は、非導通状態から導通状態に遷移し始める。そして、第６ノード６２と第７ノード６４との電位差がＶｔｐよりも大きければＰ型トランジスタ６０が導通する。Ｎ型トランジスタ４０，４２，５４の電流を流す能力がＰ型トランジスタ５８の電流を流す能力よりも第１ノード２６と第７ノード６４との電位差がＶｔｐよりも十分大きくなるくらい高ければ、Ｐ型トランジスタ２４により第１信号は第２ノード２８に出力される。第６ノード６２と第７ノード６４との電位差がＶｔｐよりも大きい場合にはＰ型トランジスタ６０は導通状態になる。
【００４６】
第２ノード２８の電圧が第１反転回路３０の閾値電圧を超えると、第３ノード３４の電圧はＶＤＤからＧＮＤに遷移し、第２信号として出力される電圧はＧＮＤからＶＤＤに遷移する。
【００４７】
第３ノード３４の電圧がＶＤＤからＧＮＤに遷移すると、これに応じて、Ｎ型トランジスタ４０は導通状態から非導通状態に遷移し、第４ノード５０の電圧はＮ型トランジスタ４０の特性によりＶＤＤ−Ｖｔｎに遷移する。その後、Ｐ型トランジスタ２４は導通状態から非導通状態へ遷移し始める。その一方で、Ｐ型トランジスタ４４は非導通状態から導通状態に遷移し、これに応じて、第２ノード２８の電圧が徐々にＶＤＤ（本発明に係る保持用電圧の一例）に引き上げられる。また、Ｐ型トランジスタ４４は、Ｎ型トランジスタ２２及びＰ型トランジスタ２４のリーク電流により第２ノード２８の電圧がＶＤＤを超える電圧に引き上げられないようにクランプする。このようにクランプされると、第１反転回路３０の出力レベルが保持され、これに伴って、第２反転回路３２の出力レベルも保持される。
【００４８】
第１信号として入力される電圧の上昇に伴って第１ノード２６と第６ノード６２との電位差がＶｔｐを超えると、Ｐ型トランジスタ５８は導通し、第１ノード２６と第７ノード６４との電位差は徐々に小さくなり、やがて“０”になる。
【００４９】
第６ノード６２と第７ノード６４との電位差がＶｔｐを超えると、Ｐ型トランジスタ６０は導通し、第６ノード６２と第７ノード６４との電位差を保持するように働く。
【００５０】
第７ノード６４の電圧が第１ノード２６の電圧に徐々に近付き、やがて第１ノード２６と第７ノード６４との電位差がＶｔｐよりも小さくなると、Ｐ型トランジスタ２４は非導通状態になる。なお、Ｐ型トランジスタ２４は、非導通状態になるまで第２ノード２８に電圧を出力し続けることは言うまでもない。
【００５１】
その後、制御回路４８では、第１ノード２６の電圧と第６ノード６２の電圧に変化が生じると、第１ノード２６と第６ノード６２との電位差がＶｔｐを超え、これに応じて、Ｐ型トランジスタ５８が導通し、第７ノード６４の電圧が引き上げられる。第７ノード６４の電圧が引き上げられると、第６ノード６２と第７ノード６４との電位差がＶｔｐを超え、これに応じて、Ｐ型トランジスタ６０が導通し、第６ノード６２の電圧が引き上げられる。これらの動作が交互に行われることで、第１ノード２６と第７ノード６４との電位差がＶｔｐ未満に保持され、結果的にＰ型トランジスタ２４の非導通状態が保持される。
【００５２】
第１ノード２６の電圧がＶＤＤ＋Ｖｔｐを超えると、Ｐ型トランジスタ２４，５８の寄生順方向ダイオードが導通して第５ノード５２の電圧が引き上げられる。
【００５３】
制御回路４８では、第１ノード２６の電圧がＶＤＤ＋Ｖｔｐを超えた場合も第１ノード２６の電圧がＶＤＤ未満の場合と同様の動作が実行される。
【００５４】
すなわち、第１ノード２６の電圧及び第６ノード６２の電圧に変化が生じると第１ノード２６と第６ノード６２との電位差がＶｔｐを超え、これに応じて、Ｐ型トランジスタ５８が導通し、第７ノード６４の電圧が引き上げられる。第７ノード６４の電圧が引き上げられると、第６ノード６２と第７ノード６４との電位差がＶｔｐを超え、これに応じて、Ｐ型トランジスタ６０が導通し、第６ノード６２の電圧が引き上げられる。これらの動作が交互に行われることで、第１ノード２６と第７ノード６４との電位差がＶｔｐ未満に保持され、結果的にＰ型トランジスタ２４の非導通状態が保持される。
【００５５】
なお、これにより、Ｐ型トランジスタ２４，５２，５６，５８，６０のゲートとバックゲート（基盤）間の電位差はゲート膜破壊電圧を超えることはなく、全てのトランジスタについても接合破壊電圧を超えることはない。
【００５６】
次に、入力端子１２に入力された第１信号がＶＤＤ以上の電圧からＧＮＤに遷移する場合について説明する。
【００５７】
第１信号として入力された電圧がＶＤＤからＧＮＤに遷移する過程で、第１ノード２６と第６ノード６２との電位差がＶｔｐを超えると、Ｐ型トランジスタ５６が導通状態となり、第６ノード６２の電圧が引き下げられる。第６ノード６２の電圧が引き下げられたことに応じて第６ノード６２と第７ノード６４との電位差がＶｔｐになると、Ｐ型トランジスタ５８，６０が導通状態になり、第７ノード６４の電圧が引き下げられる。
【００５８】
これらの動作は、第１ノード２６の電圧が引き下げられることに伴って交互に行われる。これにより、第６ノード６２と第１ノード２６との電位差がＶｔｐに保持され、かつ、第６ノード６２と第７ノード６４との電位差がＶｔｐに保持されるように、第１ノード２６の電圧に追従しながら第６ノード６２及び第７ノード６４の電圧が引き下げられる。
【００５９】
これと同時に第１ノード２６と第５ノード５２との電位差がＶｔｐを超えるとＰ型トランジスタ４６が導通状態となり、第５ノード５２の電圧がＶＤＤに引き下げられる。
【００６０】
第１ノード２６の電圧がＶＤＤ−Ｖｔｎ未満に引き下げられると、Ｎ型トランジスタ２２の特性により第２ノード２８の電圧が第１ノード２６の電圧と同レベルまで引き下げられる。第２ノード２８の電圧が第１反転回路３０の論理閾値未満になると、第３ノード３４の電圧はＧＮＤからＶＤＤに遷移し、第２信号として出力される電圧はＶＤＤからＧＮＤに遷移する。
【００６１】
これに伴って、Ｐ型トランジスタ４４は、導通状態から非導通状態に遷移し、Ｎ型トランジスタ４０は非導通状態から導通状態に遷移し、第４ノード５０、第６ノード６２、及び第７ノード６４の各電圧はＧＮＤとなる。そして、第１信号として入力された電圧がＧＮＤに達すると、Ｎ型トランジスタ２２の特性により第２ノード２８の電圧もＧＮＤに達する。なお、この場合も当然ながら、第３ノード３４の電圧はＶＤＤのままであり、第２信号として出力される電圧もＧＮＤのままである。
【００６２】
以上説明したように、トレラント入力回路１０では、並列回路１６により、第１信号として入力されたＧＮＤ又はＶＤＤに応じた電圧が出力され、第１反転回路３０により、並列回路１６の出力電圧と論理閾値との比較結果がＧＮＤ又はＶＤＤとして出力される。そして、制御部２０により、第１反転回路３０の出力結果に応じて並列回路１６のＰ型トランジスタ２４のゲート電圧が制御される。これにより、例えば、ＶＤＤの低下により第１反転回路３０に入力される電圧が第１反転回路３０の論理閾値を超えないために、第１反転回路３０によりＶＤＤが出力されなくなるという不具合の発生が抑制される。このように、トレラント入力回路１０は、入力された第１信号がＮ型トランジスタ２２のみによって第１反転回路３０に出力される場合に比べ、低電圧化に伴う機能低下を抑制することができる。
【００６３】
また、トレラント入力回路１０では、第２ノード２８の電圧が第１反転回路３０の論理閾値以下で、かつ、第１ノード２６の電圧がＰ型トランジスタ２４の閾値電圧以上の場合にＰ型トランジスタ２４が導通状態になるようにＰ型トランジスタ２４のゲート電圧が制御される。これにより、トレラント入力回路１０は、第１信号として入力された電圧が第１反転回路３０に入力されないという事態の発生を抑制することができる。
【００６４】
また、トレラント入力回路１０では、第２ノード２８の電圧が第１反転回路３０の論理閾値を超えたことを条件に、Ｐ型トランジスタ２４が非導通状態になるようにＰ型トランジスタ２４のゲート電圧が制御される。これにより、トレラント入力回路１０は、第１信号として入力された電圧の上昇に伴うＰ型トランジスタ２４の破損を防止することができる。
【００６５】
また、トレラント入力回路１０では、制御部２０により、第２ノード２８の電圧が第１反転回路３０の論理閾値を超えた場合に、所定条件を満たす迄の間、第１反転回路３０の出力レベルが保持されるように第１反転回路３０が制御される。これにより、トレラント入力回路１０は、出力端子１４により出力される電圧を安定させることができる。なお、所定条件の一例としては、第２ノード２８の電圧が第１反転回路３０の論理閾値未満になるとの条件が挙げられる。
【００６６】
また、トレラント入力回路１０では、第２ノード２８の電圧が第１反転回路３０の論理閾値を超えた場合に、所定条件を満たす迄の間、Ｐ型トランジスタ４４の出力電圧であるＶＤＤにより、第１反転回路３０の出力レベルが保持される。これにより、トレラント入力回路１０は、簡易な構成で第１反転回路３０の出力レベルを保持することができる。
【００６７】
また、トレラント入力回路１０では、第３ノード３４の電圧がゲート電圧として入力されるＮ型トランジスタ４０の出力電圧に基づいてＰ型トランジスタ２４のゲート電圧が制御される。これにより、トレラント入力回路１０は、第１反転回路３０の出力レベルに基づくＰ型トランジスタ２４の導通状態及び非導通状態の切り替えを簡易な構成で実現することができる。
【００６８】
また、トレラント入力回路１０では、制御回路４８により、第１ノード２６の電圧の変化に応じた電圧がＰ型トランジスタ２４のゲート電圧に付与されることでＰ型トランジスタ２４の出力電圧が制御される。これにより、トレラント入力回路１０は、第２ノード２８の電圧を所定範囲に保持しつつＰ型トランジスタ２４の破損を防止することができる。
【００６９】
また、トレラント入力回路１０では、Ｐ型トランジスタ５８により、Ｎ型トランジスタ４０の出力電圧と第１ノード２６の電圧との差に応じた電圧が出力される。そして、Ｐ型トランジスタ６０により、Ｎ型トランジスタ４０の出力電圧とＰ型トランジスタ５８の出力電圧との差に応じた電圧が第１ノード２６の電圧の変化に応じた電圧としてＰ型トランジスタ２４のゲート電圧に付与される。これにより、トレラント入力回路１０は、第２ノード２８の電圧を所定範囲に保持すること及びＰ型トランジスタ２４の破損防止を簡易な構成で実現することができる。
【００７０】
また、トレラント入力回路１０では、Ｐ型トランジスタ２４，５８，６０のバックゲートが互いに接続されており、各バックゲートの電位が第１信号として入力された電圧に応じて定まる。これにより、トレラント入力回路１０は、Ｐ型トランジスタ２４，５８，６０の制御を容易に行うことができる。
【００７１】
更に、トレラント入力回路１０では、第５ノード５２にバックゲートが接続され、かつ、第１信号として入力された電圧がゲート電圧として入力されるＰ型トランジスタ４６により、前記第５ノード５２の電圧が制御される。これにより、トレラント入力回路１０は、簡易な構成で、Ｐ型トランジスタ２４，５８，６０の各バックゲートの電位を第１信号として入力された電圧に応じた電位にすることができる。
【００７２】
なお、上記実施形態では、第１反転回路３０を例示したが、本発明はこれに限定されるものではなく、ＮＡＮＤ回路又はＮＯＲ回路などの論理回路であってもよい。
【００７３】
また、上記実施形態では、第１反転回路３０及び第２反転回路３２が直列に接続されたバッファ１８を例示したが、これに限らず、バッファとインバータとが直列に接続された回路を用いてもよい。
【００７４】
また、上記実施形態では、Ｐ型トランジスタ５６及びＮ型トランジスタ４２，５４を例示したが、本発明はこれに限定されるものではなく、例えば、これらのトランジスタに代えて抵抗を適用してもよい。
【００７５】
また、上記実施形態では、Ｐ型トランジスタ２４の出力電圧を制御するために制御回路４８を用いたが、本発明はこれに限定されるものではなく、制御回路４８を用いなくとも本発明は成立する。
【００７６】
また、上記実施形態では、トレラント入力回路１０に含まれるトランジスタとして電界効果トランジスタを例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、電界効果トランジスタに代えて絶縁ゲートバイポーラトランジスタやパワーバイポーラトランジスタ等の他の種類のトランジスタを用いてもよい。
【符号の説明】
【００７７】
１０  トレラント入力回路
１６  並列回路
２２，４０  Ｎ型トランジスタ
２４，４４，４６，５８，６０  Ｐ型トランジスタ
３０  第１反転回路
４８  制御回路
【図１】
0006408294.tif 000002
【図２】
0006408294.tif 000003
【図３】
0006408294.tif 000004
【図４】
0006408294.tif 000005