(57)【特許請求の範囲】
【請求項１】
少なくとも１つの角部を含む外形を有し且つ第１の導電型の半導体を有する第１の半導体領域と、
前記第１の半導体領域の外周を囲み、前記角部に対応するコーナー部における深さが該コーナー部以外の部位における深さよりも深い絶縁体を有する第１の絶縁領域と、
前記第１の絶縁領域の外周を囲む前記第１の導電型とは異なる第２の導電型の半導体を有する第２の半導体領域と、
前記第２の半導体領域の外周を囲み、前記第１の絶縁領域のコーナー部以外の部位における深さよりも深い絶縁体を有する第２の絶縁領域と、
を含む半導体装置。
【請求項２】
前記第１の半導体領域と前記第２の半導体領域との間に形成され且つ前記第１の絶縁領域のコーナー部の下方を経由する電流経路の最短距離が、前記第１の半導体領域と前記第２の半導体領域との間に形成され且つ前記第１の絶縁領域のコーナー部以外の部位の下方を経由する電流経路の最短距離の１．５倍以上である
請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体領域に接続された複数のコンタクトを更に含み、
前記第１の半導体領域の前記角部に対応する前記第２の半導体領域のコーナー部におけるコンタクトの密度が、前記第２の半導体領域のコーナー部以外の部位におけるコンタクトの密度よりも小さい
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２の半導体領域のコーナー部におけるコンタクトの密度は、前記第２の半導体領域のコーナー部以外の部位におけるコンタクトの密度の６７％以下である
請求項３に記載の半導体装置。
【請求項５】
前記第２の半導体領域に接続された複数のコンタクトを更に含み、
前記第１の半導体領域の前記角部に対応する前記第２の半導体領域のコーナー部におけるコンタクトの密度は、前記第２の半導体領域のコーナー部以外の部位におけるコンタクトの密度と同一である
請求項１または請求項２に記載の半導体装置。
【請求項６】
前記第２の半導体領域に接続された複数のコンタクトを更に含み、
前記第１の半導体領域の前記角部に対応する前記第２の半導体領域のコーナー部にコンタクトが接続されておらず、前記第２の半導体領域のコーナー部以外の部位にコンタクトが接続されている
請求項１または請求項２に記載の半導体装置。
【請求項７】
少なくとも１つの角部を含む外形を有し且つ第１の導電型の半導体を有する第１の半導体領域と、
前記第１の半導体領域の外周を囲み、前記角部に対応するコーナー部における深さが該コーナー部以外の部位における深さよりも深い絶縁体を有する第１の絶縁領域と、
前記第１の絶縁領域の外周を囲む前記第１の導電型とは異なる第２の導電型の半導体を有する第２の半導体領域と、
前記第２の半導体領域の外周を囲み、前記第１の絶縁領域のコーナー部以外の部位における深さよりも深い絶縁体を有する第２の絶縁領域と、
前記第１の半導体領域および前記第２の半導体領域に異なる配線を介して接続された回路と、
を含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、半導体装置および集積回路に関する。
【背景技術】
【０００２】
半導体デバイスは、静電気放電（ESD: Electro-Static Discharge）によって損傷または誤動作発生などの影響を受ける。そこで、静電気放電保護機能を備えた半導体装置が提案されている。
【０００３】
例えば、ｐ型領域およびｎ型領域を含むダイオード構造を有するＥＳＤ保護用の半導体装置が提案されている。また、バーティカルＮＰＮトランジスタおよびラテラルＰＮＰトランジスタを含むサイリスタ構造を有するＥＳＤ保護用の半導体装置が提案されている。また、ｎ型ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ構造を有するＥＳＤ保護用の半導体装置が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２１５６９号公報
【特許文献２】特開２００３−１７９１５０号公報
【特許文献３】特開２０１１−７１３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＥＳＤ保護用の半導体装置において、静電気放電による放電電流が局所的に集中する領域が存在すると、当該領域が熱破壊に至るおそれがある。そのため、ＥＳＤ保護用の半導体装置においては、静電気放電による放電電流が偏りなく流れることが望ましい。静電気放電による放電電流の局所集中を抑制することにより、ＥＳＤ保護用の半導体装置自体のＥＳＤ耐性を向上させることができる。
【０００６】
また、ＥＳＤ保護用の半導体装置においては、放電電流が流れる電流経路上の抵抗を小さくすることにより放電能力が向上する。放電電流の大きさはＥＳＤのクライテリアによって規定されるので、ＥＳＤ保護用の半導体装置の放電能力を高めることにより、当該半導体装置のサイズを小さくことが可能となる。
【０００７】
開示の技術は、一つの側面として、ＥＳＤ保護機能を有する半導体装置において、静電気放電による放電電流の局所集中を抑制するとともに放電能力を従来よりも向上させることを目的とする。
【課題を解決するための手段】
【０００８】
半導体装置は、少なくとも１つの角部を含む外形を有し且つ第１の導電型の半導体を有する第１の半導体領域を含む。半導体装置は、前記第１の半導体領域の外周を囲み、前記角部に対応するコーナー部における深さが該コーナー部以外の部位における深さよりも深い絶縁体を有する第１の絶縁領域を含む。半導体装置は、前記第１の絶縁領域の外周を囲む前記第１の導電型とは異なる第２の導電型の半導体を有する第２の半導体領域を含む。半導体装置は、前記第２の半導体領域の外周を囲み、前記第１の絶縁領域のコーナー部以外の部位における深さよりも深い絶縁体を有する第２の絶縁領域を含む。
【発明の効果】
【０００９】
開示の技術は、一つの側面として、ＥＳＤ保護機能を備えた半導体装置において、静電気放電による放電電流の局所集中を抑制するとともに放電能力を従来よりも向上させる、という効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】開示の技術の実施形態に係る半導体装置１を含む集積回路の構成を示す図である。
【図２】開示の技術の実施形態に係る半導体装置の構成を示す平面図である
【図３】図２における３−３線に沿った断面図である。
【図４】図２における４−４線に沿った断面図である。
【図５】開示の技術の実施形態に係る半導体装置における静電気放電時の放電電流の経路を示す平面図である。
【図６】開示の技術の実施形態に係る半導体装置における静電気放電時の放電電流の経路を示す平面図である。
【図７Ａ】図６における電流経路Ｃ１に沿った断面図である。
【図７Ｂ】図６における電流経路Ｃ２に沿った断面図である。
【図８】開示の技術の実施形態に係る半導体装置を含む集積回路の構成を示す平面図である。
【図９】開示の技術の実施形態に係る半導体装置を含む集積回路の模式的な断面図である。
【図１０】開示の技術の実施形態に係る半導体装置を含む集積回路の構成を示す平面図である。
【図１１】開示の技術の実施形態に係る半導体装置を含む集積回路の模式的な断面図である。
【図１２】開示の技術の実施形態に係る半導体装置の構成を示す平面図である。
【図１３】開示の技術の実施形態に係る半導体装置を含む集積回路の構成を示す平面図である。
【図１４】開示の技術の実施形態に係る半導体装置を含む集積回路の模式的な断面図である。
【図１５】開示の技術の実施形態に係る半導体装置を含む集積回路の構成を示す平面図である。
【図１６】開示の技術の実施形態に係る半導体装置を含む集積回路の構成を示す平面図である。
【図１７】図１６における１７−１７線に沿った断面図である。
【図１８】図１６における１８−１８線に沿った断面図である。
【図１９】開示の技術の実施形態に係る半導体装置の構成を示す断面図である。
【図２０】開示の技術の実施形態に係る半導体装置の構成を示す部分的な平面図である。
【発明を実施するための形態】
【００１１】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
【００１２】
［第１の実施形態］
図１は、開示の技術の第１の実施形態に係るＥＳＤ保護機能を備えた半導体装置１の使用形態の一例を示す図であり、半導体装置１を含む集積回路１００Ａの構成を示す図である。集積回路１００Ａは、ＥＳＤ保護用の半導体装置１と、半導体装置１によって保護される保護対象回路の一例である入出力セル（Ｉ／Ｏセル）１１０と、電極パッド１０１、１０２、１０３と、を含んでいる。電極パッド１０１は、入出力セル（Ｉ／Ｏセル）１１０に電源を供給するための電源端子であり、電源ライン１２１を介して入出力セル（Ｉ／Ｏセル）１１０に接続されている。電極パッド１０２は、入出力セル（Ｉ／Ｏセル）１１０との間で信号を送受信するための信号端子であり、信号ライン１２２を介して入出力セル（Ｉ／Ｏセル）１１０に接続されている。電極パッド１０３は、入出力セル（Ｉ／Ｏセル）１１０に接地電位（グランド電位）を供給するためのグランド端子であり、グランドライン１２３を介して入出力セル（Ｉ／Ｏセル）１１０に接続されている
【００１３】
図１に示す例では、電極パッド１０１〜１０３を介して生じる静電気放電から保護対象回路１１０を保護するために、ダイオード構造を有する２つの半導体装置１および１´が用いられている。図１において上方（電源（ＶＤＤ）側）に配置された半導体装置１´は、アノードが信号ライン１２２に接続され、カソードが電源ライン１２１に接続されている。図１において下方（グランド（ＶＳＳ）側）に配置された半導体装置１は、アノードがグランドライン１２３に接続され、カソードが信号ライン１２２に接続されている。
【００１４】
例えば、電極パッド１０２が電極パッド１０３に対して低電位となる静電気放電が生じた場合には、図１において下方（グランド（ＶＳＳ）側）に配置された半導体装置１に放電電流ＩＤ１が流れる。これにより入出力セル（Ｉ／Ｏセル）１１０への放電電流ＩＤ１の流入が抑制される。一方、電極パッド１０１が電極パッド１０２に対して低電位となる静電気放電が生じた場合には、図１において上方（電源（ＶＤＤ）側）に配置された半導体装置１´に放電電流ＩＤ２が流れる。これにより、入出力セル（Ｉ／Ｏセル）１１０への放電電流ＩＤ２の流入が抑制される。
【００１５】
なお、図１に示す例では、保護対象回路としての入出力セル（Ｉ／Ｏセル）１１０に対して２つの半導体装置１および１´を用いているが、保護対象回路の端子構成等に応じて、１つの保護対象回路に対して１つまたは３つ以上の半導体装置１および１´を用いてもよい。また、図１に示す例では、半導体装置１´を、電源ライン１２１および信号ライン１２２に接続し、半導体装置１を信号ライン１２２およびグランドライン１２３に接続する構成を例示しているが、半導体装置１および１´は、放電電流の迂回経路を形成するべき任意の部位に接続することができる。また、保護対象回路として入出力セル（Ｉ／Ｏ）１１０を例示しているが、保護対象回路は、いかなる回路であってもよい。また、図１に例示したような半導体装置１の使用形態は、後述する第２〜４の実施形態に係る半導体装置２、３、４についても適用することが可能である。
【００１６】
図２は、半導体装置１の構成を示す平面図、図３は、図２における３−３線に沿った断面図である。なお、図３においては、一例として、図１において下方（グランド（ＶＳＳ）側）に配置された半導体装置１に対応する回路接続が示されている。
【００１７】
半導体装置１は、４つの角部（頂点）１１Ｃを有する矩形状の外形を有するカソード領域１１と、カソード領域１１の外周を囲む矩形環状の第１の絶縁領域１２と、を含む。半導体装置１は、更に、第１の絶縁領域１２の外周を囲む矩形環状のアノード領域１３と、アノード領域１３の外周を囲む矩形環状の第２の絶縁領域１４と、を含む。なお、カソード領域１１は、開示の技術における第１の半導体領域の一例である。アノード領域１３は、開示の技術における第２の半導体領域の一例である。第１の絶縁領域１２は、開示の技術における第１の絶縁領域の一例である。第２の絶縁領域１４は、開示の技術における第２の絶縁領域の一例である。
【００１８】
図３に示すように、半導体装置１は、ｐ型の基板１５と、基板１５上に設けられたｐ型の導電型を有するｐウェル１６を含む。基板１５は、一例としてシリコン基板であってもよい。カソード領域１１は、ｐウェル１６の表面に形成されたｎ型半導体１１Ａを有する。ｎ型半導体１１Ａは、例えばイオン注入法によってｐウェル１６の表面にリンやヒ素などのＶ族元素をドープすることにより形成することができる。カソード領域１１は、ｎ型半導体１１Ａ上に設けられたシリサイド層１１Ｂを有する。カソード領域１１の表面には、シリサイド層１１Ｂに電気的に接続された複数のコンタクト４１が設けられている。複数のコンタクト４１は、信号ライン１２２（図１参照）を形成するメタル配線４３を介して電極パッド１０２に電気的に接続されている。
【００１９】
アノード領域１３は、ｐウェル１６の表面に形成されたｐ型半導体１３Ａを有する。ｐ型半導体１３Ａは、例えばイオン注入法によってｐウェル１６の表面にボロンなどのIII族元素をドープすることにより形成することができる。アノード領域１３は、ｐ型半導体１３Ａ上に設けられたシリサイド層１３Ｂを有する。アノード領域１３の表面には、シリサイド層１３Ｂに電気的に接続された複数のコンタクト４２が設けられている。複数のコンタクト４２は、グランドライン１２３（図１参照）を形成するメタル配線４４を介して電極パッド１０３に接続されている。
【００２０】
カソード領域１１とアノード領域１３との間に延在する第１の絶縁領域１２は、一例としてＳＴＩ（Shallow Trench Isolation）プロセスによって形成されたＳｉＯ２等の絶縁体１２Ａを有する。第１の絶縁領域１２は、カソード領域１１とアノード領域１３との間を流れる電流の経路を規制する役割を担う。
【００２１】
アノード領域１３の外周を囲む第２の絶縁領域１４は、一例としてＳＴＩプロセスによって形成されたＳｉＯ２等の絶縁体１４Ａを有する。第２の絶縁領域１４は、半導体装置１と、半導体装置１の外側に配置される他の半導体素子とを電気的に分離する素子分離層として機能する。
【００２２】
図２に示すように、第１の絶縁領域１２は、カソード領域１１の角部１１Ｃの各々に対応するコーナー部２０Ａと、カソード領域１１の各辺に沿って直線状に伸長する直線部２０Ｂを有する。本実施形態において、カソード領域１１の隣り合う各２辺の延長線（Ｌ１とＬ２、Ｌ１とＬ４、Ｌ３とＬ２、Ｌ３とＬ４）の間に延在する第１の絶縁領域１２における各部分が、第１の絶縁領域１２のコーナー部２０Ａとされている。また、第１の絶縁領域１２のコーナー部２０Ａ以外の部分である、カソード領域１１およびアノード領域１３の対向する辺に挟まれた部分が、第１の絶縁領域１２の直線部２０Ｂとされている。
【００２３】
同様に、アノード領域１３は、カソード領域１１の角部１１Ｃの各々に対応するコーナー部３０Ａと、カソード領域１１の各辺に沿って直線状に伸長する直線部３０Ｂを有する。本実施形態において、カソード領域１１の隣り合う各２辺の延長線（Ｌ１とＬ２、Ｌ１とＬ４、Ｌ３とＬ２、Ｌ３とＬ４）の間に延在するアノード領域１３の各部分が、アノード領域１３のコーナー部３０Ａとされている。また、アノード領域１３のコーナー部３０Ａ以外の部分である、カソード領域１１の各辺に沿って直線状に伸長する各部分がアノード領域１３の直線部３０Ｂとされている。半導体装置１においては、アノード領域１３の各コーナー部３０Ａにはコンタクト４２が接続されていない。すなわち、コンタクト４２の各々は、アノード領域１３の直線部３０Ｂに接続されている。
【００２４】
図４は、第１の絶縁領域１２のコーナー部２０Ａおよび直線部２０Ｂを通る、図２における４−４線に沿った断面図である。図４に示すように、第１の絶縁領域１２のコーナー部２０Ａにおける絶縁体１２Ａの深さは、直線部２０Ｂにおける絶縁体１２Ａの深さよりも深い。一方、第１の絶縁領域１２の直線部２０Ｂにおける絶縁体１２Ａの深さは、第２の絶縁領域１４の絶縁体１４Ａの深さよりも浅い。すなわち、第１の絶縁領域１２の直線部２０Ｂは、パーシャルトレンチ構造を有している。第１の絶縁領域１２の直線部２０Ｂにおける絶縁体１２Ａの底面は、例えば、ｐウェル１６の深さ方向における中央位置の近傍若しくはそれよりも上方に配置されていてもよい。一方、第１の絶縁領域１２のコーナー部２０Ａにおける絶縁体１２Ａの深さは、第２の絶縁領域１４の絶縁体１４Ａの深さと同じであってもよい。
【００２５】
図５および図６は、カソード領域１１がアノード領域１３に対して低電位となる静電気放電時の放電電流の経路を示す平面図である。カソード領域１１がアノード領域１３に対して低電位となる静電気放電が生じると、図５および図６において矢印で示される方向、すなわち、アノード領域１３からカソード領域１１に向けて放電電流が流れる。図６には、放電電流の経路のうち、第１の絶縁領域１２のコーナー部２０Ａを横断する電流経路Ｃ１と、第１の絶縁領域１２の直線部２０Ｂを横断する電流経路Ｃ２とが例示されている。
【００２６】
図７Ａは図６における電流経路Ｃ１に沿った断面図であり、図７Ｂは図６における電流経路Ｃ２に沿った断面図である。図７Ａおよび図７Ｂに示すように、放電電流はアノード領域１３のｐ型半導体１３Ａから第１の絶縁領域１２の絶縁体１２Ａの下方を経由してカソード領域１１のｎ型半導体１１Ａに向かう。なお、図７Ａおよび図７Ｂに示される電流経路Ｃ１およびＣ２は、アノード領域１３からカソード領域１１に至る最短経路であるものとする。上記したように、第１の絶縁領域１２のコーナー部２０Ａにおける絶縁体１２Ａの深さは、第１の絶縁領域１２の直線部２０Ｂにおける絶縁体１２Ａの深さよりも深い。従って、第１の絶縁領域１２のコーナー部２０Ａの下方を経由する電流経路Ｃ１の距離は、第１の絶縁領域１２の直線部２０Ｂの下方を経由する電流経路Ｃ２の距離よりも長い。従って、電流経路Ｃ１の抵抗は、電流経路Ｃ２の抵抗よりも大きい。
【００２７】
このように、半導体装置１においては、アノード領域１３とカソード領域１１との間に形成される電流経路のうち、第１の絶縁領域１２のコーナー部２０Ａの下方を経由する電流経路Ｃ１の抵抗が相対的に大きくなっている。これにより、静電気放電時におけるカソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａへの電流集中を抑制することが可能となる。仮に、電流経路Ｃ１の抵抗と電流経路Ｃ２の抵抗が同じである場合には、カソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａにおける電流密度は他の部位における電流密度よりも顕著に高くなる。一般的に、半導体領域の角部における電流密度は、他の部位における電流密度に対して最大で１．５倍程度になることが知られている（出典：Basic ESD and I/O Design; Sanjay Dabral, Timothy J. Maloney）。すなわち、電流経路Ｃ１の抵抗と電流経路Ｃ２の抵抗が同等である場合には、静電気放電時にカソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａに電流が集中するので熱破壊が起こりやすくなる。その結果、半導体装置１において所望のＥＳＤ耐性を得ることが困難となる。
【００２８】
半導体装置１においては、上記したように第１の絶縁領域１２のコーナー部２０Ａの下方を経由する電流経路Ｃ１の抵抗が直線部２０Ｂの下方を経由する電流経路Ｃ２の抵抗よりも大きい。これによりカソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａにおける電流集中が抑制される。さらに、半導体装置１においては、アノード領域１３の各コーナー部３０Ａにコンタクト４２が接続されていないので、カソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａにおける電流集中を抑制する効果が促進される。半導体装置１によれば、静電気放電時における放電電流は、局所的な集中を生じることなく、カソード領域１１の全周に亘り略均一な密度で流れる。
【００２９】
以下に、カソード領域１１およびアノード領域１３の各コーナーへの電流集中を効果的に抑制するための、第１の絶縁領域１２のコーナー部２０Ａにおける絶縁体１２Ａの深さと直線部２０Ｂにおける絶縁体１２Ａの深さとの関係について説明する。
【００３０】
上記したように、カソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａにおける電流密度は、他の部位における電流密度に対して最大で１．５倍程度になることが想定される。従って、図６、７Ａ、７Ｂに示される電流経路Ｃ１の抵抗を電流経路Ｃ２の抵抗の１．５倍以上とすれば、カソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａへの電流集中を解消することができる。つまり、電流経路Ｃ１の距離が電流経路Ｃ２の距離に対して１．５倍以上となるように第１の絶縁領域１２のコーナー部２０Ａおよび直線部２０Ｂにおける絶縁体１２Ａの深さを定めることで電流集中を解消できる。
【００３１】
ここで、電流方向における絶縁体１２Ａの幅をＷ、ｎ型半導体１１Ａおよびｐ型半導体１３Ａの深さをＴとする。また、第１の絶縁領域１２のコーナー部２０Ａにおける絶縁体１２Ａの深さをＤ１、第１の絶縁領域１２の直線部２０Ｂにおける絶縁体１２Ａの深さをＤ２とする（図７Ａ、７Ｂ参照）。この場合において、電流経路Ｃ１の距離Ｐ１および電流経路Ｃ２の距離Ｐ２は、それぞれ、下記の（１）式および（２）式で表すことができる。
Ｐ１＝２（Ｄ１−Ｔ）＋Ｗ  ・・・（１）
Ｐ２＝２（Ｄ２−Ｔ）＋Ｗ  ・・・（２）
電流経路Ｃ１の距離Ｐ１を電流経路Ｃ２の距離Ｐ２に対して１．５倍以上とする場合、下記（３）式および（４）式が導かれる。
Ｐ１≧１．５Ｐ２  ・・・（３）
２（Ｄ１−Ｔ）＋Ｗ≧３（Ｄ２−Ｔ）＋１．５Ｗ  ・・・（４）
（４）式をＤ１について解くと、下記の（５）式が得られる。
Ｄ１≧（３Ｄ２−Ｔ＋０．５Ｗ）／２  ・・・（５）
すなわち、Ｄ１およびＤ２が、（５）式を満たすことにより、静電気放電時におけるカソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａへの電流集中を効果的に抑制することができる。
【００３２】
一方、第１の絶縁領域１２の直線部２０Ｂは、絶縁体１２Ａの深さが素子分離層として機能する第２の絶縁領域１４における絶縁体１４Ａの深さよりも浅いパーシャルトレンチ構造を有する。これにより、直線部２０Ｂを通常のトレンチ構造とした場合と比較して、直線部２０Ｂの下方を経由する電流経路の抵抗を小さくすることができる。これにより、半導体装置１は、従来よりも高い放電能力を備えることができる。
【００３３】
以上のように、開示の技術の第１の実施形態に係る半導体装置１によれば、第１の絶縁領域１２のコーナー部２０Ａにおける絶縁体１２Ａの深さは、直線部２０Ｂにおける絶縁体１２Ａの深さよりも深い。さらに、アノード領域１３の各コーナー部３０Ａにはコンタクト４２が接続されていない。従って、第１の絶縁領域１２の直線部２０Ｂの下方を経由する電流経路の抵抗が相対的に小さく、第１の絶縁領域１２のコーナー部２０Ａの下方を経由する電流経路の抵抗が相対的に大きい。これにより、静電気放電時におけるカソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａへの電流集中を抑制することでき、放電電流の電流密度を、カソード領域１１の全周に亘り略均一とすることが可能となる。半導体領域に流れる放電電流の電流密度を均一にすることで、半導体装置１のＥＳＤ耐性を向上させることが可能となる。
【００３４】
また、開示の技術の第１の実施形態に係る半導体装置１によれば、第１の絶縁領域１２の直線部２０Ｂにおける絶縁体１２Ａは、素子分離層として機能する第２の絶縁領域１４の絶縁体１４Ａの深さよりも浅いパーシャルトレンチ構造を有する。これにより、アノード領域１３から第１の絶縁領域１２の直線部２０Ｂの下方を経由してカソード領域に向かう放電電流の電流経路の抵抗を従来よりも小さくすることができる。従って、半導体装置１における放電能力を従来よりも向上させることが可能となる。
【００３５】
このように、開示の技術の第１の実施形態に係る半導体装置１によれば、静電気放電による放電電流の局所集中を抑制するとともに、従来よりも高い放電能力を得ることができる。なお、第１の絶縁領域１２のコーナー部２０Ａの全域に亘る絶縁体１２Ａの深さを直線部２０Ｂにおける絶縁体１２Ａの深さよりも深くしてもよい。また、第１の絶縁領域１２のコーナー部２０Ａのうちの一部の範囲における絶縁体１２Ａの深さを直線部２０Ｂにおける絶縁体１２Ａの深さよりも深くしてもよい。第１の絶縁領域１２において絶縁体１２Ａの深さが相対的に深くされる範囲が、コーナー部２０Ａのうちの一部の範囲であっても電流集中を抑制する効果を得ることができる。
【００３６】
[第２の実施形態]
図８は、上記第１の実施形態に係る半導体装置１を含む集積回路１００Ｂの構成を示す平面図である。集積回路１００Ｂは、半導体装置１と、半導体装置１の近傍に配置された複数のＣＭＯＳ（Complementary Metal-Oxide Semiconductor）回路２１０とを含む。なお、図８において、半導体装置１によって保護される保護対象回路および電極パッド等の構成は省略されている。半導体装置１の近傍にＣＭＯＳ回路２１０を配置すると、静電気放電時にＣＭＯＳ回路２１０と半導体装置１との間に流れる放電電流ＩＤをトリガとしてラッチアップが発生するおそれがある。上記ラッチアップが生じるメカニズムを、図９を参照しつつ説明する。図９は、集積回路１００Ｂの模式的な断面図である。なお、図９において、図面の煩雑性を回避する観点から、半導体装置１については、ｎ型半導体１１Ａ以外の構成要素は省略されている。
【００３７】
ＣＭＯＳ回路２１０は、電源端子である電極パッド１０１に自身のソースが接続されたｐチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）２１２と、グランド端子である電極パッド１０３に自身のソースが接続されたｎチャネルＭＯＳＦＥＴ２１４とを有する。電極パッド１０２（カソード領域１１）が電極パッド１０３（アノード領域１３）に対して低電位となる静電気放電が生じると、ｐ型の基板１５と半導体装置１のカソード領域１１のｎ型半導体１１Ａとにより形成される寄生ダイオードＤａが導通する。これにより、電極パッド１０２に向けて放電電流ＩＤが流れる。放電電流ＩＤの大部分は、寄生ｎｐｎトランジスタＱ１のベース電流Ｉ１となり、寄生ｎｐｎトランジスタＱ１がオン状態となる。これにより、寄生ｎｐｎトランジスタＱ１にコレクタ電流Ｉ２が流れる。コレクタ電流Ｉ２は、電源電圧ＶＤＤが与えられる電極パッド１０１と、寄生ｐｎｐトランジスタＱ２のベースとの間に形成される抵抗Ｒｗｅｌｌに流れ、抵抗Ｒｗｅｌｌに電位差が生じる。これにより、寄生ｐｎｐトランジスタＱ２のベースがバイアスされるので、寄生ｐｎｐトランジスタＱ２がオン状態となり、寄生ｐｎｐトランジスタのコレクタ電流Ｉ３が流れる。コレクタ電流Ｉ３が、寄生ｎｐｎトランジスタＱ１のベースとグランド電位が与えられる電極パッド１０３との間に形成される抵抗Ｒｓｕｂに流れると、抵抗Ｒｓｕｂに電位差が生じる。これにより、寄生ｎｐｎトランジスタＱ１のベースがバイアスされ、寄生ｎｐｎトランジスタＱ１のオン状態が維持される。その結果、寄生ｐｎｐトランジスタＱ２のオン状態も維持される。このように、半導体装置１の近傍にＣＭＯＳ回路２１０を配置すると、静電気放電による放電電流ＩＤがトリガとなって、寄生ｎｐｎトランジスタＱ１および寄生ｐｎｐトランジスタＱ２が継続的にオン状態となるラッチアップが引き起こされる可能性がある。ラッチアップのトリガとなる放電電流ＩＤは、図８に示すように、コンタクト４２が接続されていないアノード領域１３のコーナー部３０Ａを横断してカソード領域１１に向けて流れる。
【００３８】
上記のラッチアップの発生を抑制するための手段として、ＣＭＯＳ回路２１０と半導体装置１との間の距離を大きくする方法が挙げられる。これにより、静電気放電時における寄生ｎｐｎトランジスタＱ１（図９参照）のベース電流Ｉ１が小さくなるので、寄生ｎｐｎトランジスタＱ１がオン状態となりにくくなり、ラッチアップの発生を抑制することができる。
【００３９】
ラッチアップの発生を抑制するための他の手段として、半導体装置１とＣＭＯＳ回路２１０との間に基板コンタクト領域を形成する方法が挙げられる。図１０は、半導体装置１とＣＭＯＳ回路２１０との間に基板コンタクト領域２２０が設けられた集積回路１００Ｃの構成を示す平面図である。図１１は、集積回路１００Ｃの模式的な断面図である。なお、図１１において、図面の煩雑性を回避する観点から、半導体装置１については、ｎ型半導体１１Ａ以外の構成要素は省略されている。
【００４０】
図１１に示すように、基板コンタクト領域２２０は、グランド電位が与えられる電極パッド１０３に接続されたｐ型半導体２２０Ａを含む。半導体装置１の近傍に基板コンタクト領域２２０を配置することにより、基板コンタクト領域２２０のｐ型半導体２２０Ａをアノード、半導体装置１のカソード領域１１のｎ型半導体１１ＡをカソードとするダイオードＤｂが形成される。この場合において、電極パッド１０２（カソード領域１１）が電極パッド１０３（アノード領域１３）に対して低電位となる静電気放電が生じた場合の放電電流ＩＤは、ダイオードＤｂに流れる。これにより、静電気放電時に寄生ｎｐｎトランジスタＱ１（図９参照）のベースには電流が供給されにくくなるので、寄生ｎｐｎトランジスタＱ１がオン状態となりにくくなり、ラッチアップの発生が抑制される。すなわち、ラッチアップのトリガとなる放電電流ＩＤは、図１０に示すように、基板コンタクト領域２２０から半導体装置１のカソード領域１１に向けて流れるので、放電電流ＩＤのＣＭＯＳ回路２１０からの引き込みを防止することができる。
【００４１】
しかしながら、上記したラッチアップの発生を抑制するためのいずれの手段も、集積回路の面積拡大を伴う。開示の技術の第２の実施形態に係る半導体装置は、集積回路の面積の拡大を伴うことなくラッチアップの発生を抑制し得る構成を有する。
【００４２】
図１２は、開示の技術の第２の実施形態に係る半導体装置２の構成を示す平面図である。図１２において、第１の実施形態に係る半導体装置１と同一または対応する構成要素については同一の参照符号を付与し、詳細な説明は省略する。第２の実施形態に係る半導体装置２は、アノード領域１３の直線部３０Ｂのみならずコーナー部３０Ａにもコンタクト４２が接続されている点が第１の実施形態に係る半導体装置１と異なる。なお、第２の実施形態に係る半導体装置２において、アノード領域１３のコーナー部３０Ａにおけるコンタクト４２の密度と、アノード領域１３の直線部３０Ｂにおけるコンタクト４２の密度は同じである。このように、アノード領域１３の全域にコンタクト４２を設けることにより、上記の基板コンタクト領域２２０を第１の実施形態に係る半導体装置１の近傍に配置した場合（図１０参照）と同様の効果を得ることができる。
【００４３】
図１３は、半導体装置２と、半導体装置２の近傍に配置された複数のＣＭＯＳ回路２１０とを含む集積回路１００Ｄの構成を示す平面図である。なお、図１３において、半導体装置２によって保護される保護対象回路および電極パッド等の構成は省略されている。図１４は、集積回路１００Ｄの模式的な断面図である。なお、図１４において、図面の煩雑性を回避する観点から、半導体装置２については、ｎ型半導体１１Ａおよびｐ型半導体１３Ａ以外の構成要素は省略されている。
【００４４】
アノード領域１３のコーナー部３０Ａにもコンタクト４２を接続することにより、コーナー部３０Ａにおけるｐ型半導体１３Ａとカソード領域１１におけるｎ型半導体１１Ａとによって形成されるダイオードＤｃの抵抗が小さくなる。これにより、電極パッド１０２（カソード領域１１）が電極パッド１０３（アノード領域１３）に対して低電位となる静電気放電が生じた場合でも、半導体装置２の外部から放電電流ＩＤを引き込みにくくなる。すなわち、アノード領域１３のコーナー部３０Ａにもコンタクト４２を接続することにより、放電電流ＩＤのＣＭＯＳ回路２１０からの引き込みを防止することができる。これにより、寄生ｎｐｎトランジスタＱ１（図９参照）がオン状態となりにくくなり、ラッチアップの発生が抑制される。第２の実施形態に係る半導体装置２によれば、半導体装置２とＣＭＯＳ回路２１０との間の距離を大きくすることや、半導体装置２とＣＭＯＳ回路２１０との間に基板コンタクト領域を設けることなくラッチアップの発生を抑制することができる。すなわち、集積回路の面積の拡大を伴うことなくラッチアップの発生を抑制することができる。
【００４５】
なお、アノード領域１３のコーナー部３０Ａにもコンタクト４２を接続することにより、カソード領域１１の角部１１Ｃおよびアノード領域１３のコーナー部３０Ａへの電流集中を抑制する効果は、第１の実施形態と比較して低減する。しかしながら、第２の実施形態に係る半導体装置２においても、第１の絶縁領域１２のコーナー部２０Ａにおける絶縁体１２Ａの深さは直線部２０Ｂにおける絶縁体１２Ａの深さよりも深い。従って、第２の実施形態に係る半導体装置２における、カソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａへの電流集中を抑制する効果は第１の実施形態と比較して低減するものの維持される。換言すれば、第１の絶縁領域１２のコーナー部２０Ａにおける絶縁体１２Ａの深さを、直線部２０Ｂにおける絶縁体１２Ａの深さよりも深くすることで、カソード領域１１およびアノード領域１３の各コーナー部への電流集中を抑制する効果が担保される。従って、アノード領域１３のコーナー部３０Ａにコンタクト４２を配置しても一定レベル以上のＥＳＤ耐性を維持することができる。
【００４６】
以上のように、開示の技術の第２の実施形態に係る半導体装置２によれば、第１の実施形態に係る半導体装置１と同様、静電気放電による放電電流の局所集中を抑制するとともに、従来よりも高い放電能力を得ることができる。また、半導体装置２の近傍にＣＭＯＳ回路を配置しても、静電気放電時の放電電流をトリガとするラッチアップの発生を抑制することができる。従って、半導体装置２およびこれに付随する保護対称回路（例えばＩ／Ｏセル）の集積回路内における配置を自由に定めることができる。これにより、集積回路において面積効率の高いレイアウトが可能となり、当該集積回路を搭載した半導体チップのサイズを縮小することが可能となる。
【００４７】
［第３の実施形態］
図１５は、開示の技術の第３の実施形態に係る半導体装置３の構成を示す平面図である。図１５において、第１および第２の実施形態に係る半導体装置１および２と同一または対応する構成要素については同一の参照符号を付与し、詳細な説明は省略する。第３の実施形態に係る半導体装置３は、アノード領域１３の各コーナー部３０Ａにおけるコンタクト４２の密度が、アノード領域１３の直線部３０Ｂにおけるコンタクト４２の密度よりも小さい点が第２の実施形態に係る半導体装置２と異なる。なお、アノード領域１３のコーナー部３０Ａにおけるコンタクト４２の密度とは、コーナー部３０Ａの面積に対するコーナー部３０Ａに接続されたコンタクト４２の面積の割合をいうものとする。また、アノード領域１３の直線部３０Ｂにおけるコンタクト４２の密度とは、直線部３０Ｂの面積に対する直線部３０Ｂに接続されたコンタクト４２の面積の割合をいうものとする。
【００４８】
アノード領域１３の各コーナー部３０Ａにおけるコンタクト４２の密度を直線部３０Ｂよりも小さくすることでカソード領域１１およびアノード領域１３の各コーナー部への電流集中を抑制する効果を第２の実施形態に係る半導体装置２よりも高めることができる。以下に、静電気放電時における電流集中を効果的に抑制するための、アノード領域１３のコーナー部３０Ａにおけるコンタクト４２の密度と直線部３０Ｂにおけるコンタクト４２の密度との関係について説明する。
【００４９】
上記したように、カソード領域１１の各角部１１Ｃおよびアノード領域１３の各コーナー部３０Ａにおける電流密度は、他の部位における電流密度に対して最大で１．５倍程度になることが想定される。従って、アノード領域１３の各コーナー部３０Ａにおけるコンタクト４２の密度を、直線部３０Ｂにおけるコンタクト４２の密度の２／３（６７％）以下とすれば、電流集中を解消することができる。
【００５０】
半導体装置３においては、アノード領域１３のコーナー部３０Ａには直線部３０Ｂよりも低密度ではあるが、コンタクト４２が設けられているので、ラッチアップの発生を抑制する効果は維持される。
【００５１】
開示の技術の第３の実施形態に係る半導体装置３によれば、第１の実施形態に係る半導体装置１と同様、静電気放電による放電電流の局所集中を抑制するとともに、従来よりも高い放電能力を得ることができる。また、半導体装置３によれば、静電気放電時における電流集中を抑制する能力については第２の実施形態よりも優れ、ラッチアップの発生を抑制する能力については第１の実施形態よりも優れる、という効果を得ることができる。
【００５２】
［第４の実施形態］
上記の第１〜第３の実施形態に係る半導体装置１〜３は、カソード領域１１の外周をアノード領域１３が囲む構成を有するが、開示の技術の半導体装置はかかる構成に限定されるものではない。
【００５３】
図１６は、第４の実施形態に係る半導体装置４の構成を示す平面図、図１７は、図１６における１７−１７線に沿った断面図である。なお、図１７においては、一例として、図１において上方（電源（ＶＤＤ）側）に配置された半導体装置１´に対応する回路接続が示されている。
【００５４】
第４の実施形態に係る半導体装置４は、第１〜第３の半導体装置１〜３に対してアノード領域とカソード領域の配置を入れ替えた構成を有する。半導体装置４は、４つの角部（頂点）５１Ｃを有する矩形状の外形を有するアノード領域５１と、アノード領域５１の外周を囲む矩形環状の第１の絶縁領域５２と、を含む。半導体装置４は、更に、第１の絶縁領域５２の外周を囲む矩形環状のカソード領域５３と、カソード領域５３の外周を囲む矩形環状の第２の絶縁領域５４と、を含む。なお、アノード領域５１は、開示の技術における第１の半導体領域の一例である。カソード領域５３は、開示の技術における第２の半導体領域の一例である。第１の絶縁領域５２は、開示の技術における第１の絶縁領域の一例である。第２の絶縁領域５４は、開示の技術における第２の絶縁領域の一例である。
【００５５】
半導体装置４は、図１７に示すように、ｐ型の基板１５と、基板１５上に設けられたｎ型の導電型を有するｎウェル５６を含む。アノード領域５１は、ｎウェル５６の表面に形成されたｐ型半導体５１Ａを有する。ｐ型半導体５１Ａは、例えばイオン注入法によってｎウェル５６の表面にボロンなどのIII族元素をドープすることにより形成することができる。アノード領域５１は、ｐ型半導体５１Ａ上に設けられたシリサイド層５１Ｂを有する。アノード領域５１の表面には、シリサイド層５１Ｂに電気的に接続された複数のコンタクト８１が設けられている。複数のコンタクト８１は、信号ライン１２２（図１参照）を形成するメタル配線８３を介して電極パッド１０２に電気的に接続されている。
【００５６】
カソード領域５３は、ｎウェル５６の表面に形成されたｎ型半導体５３Ａを有する。ｎ型半導体５３Ａは、例えばイオン注入法によってｎウェル５６の表面にヒ素やリンなどのＶ族元素をドープすることにより形成することができる。カソード領域５３は、ｎ型半導体５３Ａ上に設けられたシリサイド層５３Ｂを有する。カソード領域５３の表面には、シリサイド層５３Ｂに電気的に接続された複数のコンタクト８２が設けられている。複数のコンタクト８２は、電源ライン１２１（図１参照）を形成するメタル配線４４を介して電極パッド１０１に接続されている。
【００５７】
アノード領域５１とカソード領域５３との間に延在する第１の絶縁領域５２は、上記第１〜第３の実施形態に係る第１の絶縁領域１２に対応する。カソード領域５３の外周を囲む第２の絶縁領域５４は、第１〜第３の実施形態に係る第２の絶縁領域１４に対応する。
【００５８】
図１９に示すように、第１の絶縁領域５２は、アノード領域５１の角部５１Ｃの各々に対応するコーナー部６０Ａと、アノード領域５１の各辺に沿って直線状に伸長する直線部６０Ｂを有する。本実施形態において、アノード領域５１の隣り合う各２辺の延長線（Ｌ１とＬ２、Ｌ１とＬ４、Ｌ３とＬ２、Ｌ３とＬ４）の間に延在する第１の絶縁領域５２における各部分が、第１の絶縁領域５２のコーナー部６０Ａとされている。また、第１の絶縁領域５２のコーナー部６０Ａ以外の部分である、アノード領域５１およびカソード領域５３の対向する辺に挟まれた部分が、第１の絶縁領域５２の直線部６０Ｂとされている。
【００５９】
同様に、カソード領域５３は、アノード領域５１の角部５１Ｃの各々に対応するコーナー部７０Ａと、アノード領域５１の各辺に沿って直線状に伸長する直線部７０Ｂを有する。本実施形態において、アノード領域５１の隣り合う各２辺の延長線（Ｌ１とＬ２、Ｌ１とＬ４、Ｌ３とＬ２、Ｌ３とＬ４）の間に延在するカソード領域５３の各部分が、カソード領域５３のコーナー部７０Ａとされている。また、カソード領域５３のコーナー部７０Ａ以外の部分である、アノード領域５１の各辺に沿って直線状に伸長する各部分がカソード領域５３の直線部７０Ｂとされている。半導体装置１においては、カソード領域５３の各コーナー部７０Ａにはコンタクト８２が接続されていない。すなわち、コンタクト８２の各々は、カソード領域５３の直線部７０Ｂに接続されている。
【００６０】
図１８は、第１の絶縁領域５２のコーナー部６０Ａおよび直線部６０Ｂを通る、図１６における１８−１８線に沿った断面図である。図１８に示すように、第１の絶縁領域５２のコーナー部６０Ａにおける絶縁体５２Ａの深さは、直線部６０Ｂにおける絶縁体６２Ａの深さよりも深い。一方、第１の絶縁領域５２の直線部６０Ｂにおける絶縁体５２Ａの深さは、第２の絶縁領域５４の絶縁体５４Ａの深さよりも浅い。すなわち、第１の絶縁領域５２の直線部６０Ｂは、パーシャルトレンチ構造を有している。第１の絶縁領域５２の直線部６０Ｂにおける絶縁体５２Ａの底面は、ｐウェル５６の深さ方向における中央位置の近傍若しくはそれよりも上方に配置されていてもよい。一方、第１の絶縁領域５２のコーナー部６０Ａにおける絶縁体５２Ａの深さは、第２の絶縁領域５４の絶縁体５４Ａの深さと等しくてもよい。
【００６１】
上記の構成を有する半導体装置４によれば、第１の実施形態に係る半導体装置１と同様、静電気放電による放電電流の局所集中を抑制するとともに、従来よりも高い放電能力を得ることができる、という効果を得ることができる。また、半導体装置４において、カソード領域５３の直線部７０Ｂのみならずコーナー部７０Ａにもコンタクト８２を設けることにより、第２の実施形態に係る半導体装置２と同様の効果を得ることができる。さらに、カソード領域５３のコーナー部７０Ａにおけるコンタクトの密度を、直線部７０Ｂにおけるコンタクトの密度よりも小さくすることで、第３の実施形態に係る半導体装置３と同様の効果を得ることができる。
【００６２】
図１に示すように、複数のＥＳＤ保護用の半導体装置を用いて保護対象回路を保護する場合には、上記第１〜第４の実施形態に係る半導体装置１〜４を適宜組み合わせて用いてもよい。図１９には、第１の実施形態に係る半導体装置１と第４の実施形態に係る半導体装置４との組み合わせを用いる場合が例示されている。半導体装置１および半導体装置４は、図１９に示すように、基板１５上において互いに隣接して設けられていてもよい。図１９に示す例では、半導体装置４が電源（ＶＤＤ）側に設けられ、半導体装置１がグランド（ＶＳＳ）側に設けられている。
【００６３】
すなわち、半導体装置４のカソード領域５３は、コンタクト８２、第１のメタル配線８４、ビア８６、第２のメタル配線８８を介して電極パッド１０１に接続されている。半導体装置４のアノード領域５１は、コンタクト８１、第１のメタル配線８３、ビア８５、第２のメタル配線８７を介して電極パッド１０２に接続されている。
【００６４】
半導体装置１のカソード領域１１は、コンタクト４１、第１のメタル配線４３、ビア４５、第２のメタル配線４７を介して電極パッド１０２に接続されている。半導体装置１のアノード領域１３は、コンタクト４２、第１のメタル配線４４、ビア４６、第２のメタル配線４８を介して電極パッド１０３に接続されている。半導体装置１と半導体装置４は、第２の絶縁領域１４（５４）によって互いに電気的分離されている。
【００６５】
上記した第１〜第４の実施形態に係る半導体装置１〜４について種々の改変が可能である。例えば、図２０に示すように、第１〜第３の実施形態に係る半導体装置１〜３において、カソード領域１１の角部１１Ｃは、丸みを帯びていてもよい。同様に、第４の実施形態に係る半導体装置４において、アノード領域５１の角部５１Ｃは、丸みを帯びていてもよい。また、以上の説明では、第１〜第３の実施形態に係る半導体装置１〜３におけるカソード領域１１および第４の実施形態に係る半導体装置４におけるアノード領域５１の外形が矩形状である場合を例示したがこれに限定されるものではない。カソード領域１１またはアノード領域５１は、静電気放電時に電流集中を誘発する少なくとも１つの角部（頂点）を含む形状を有していればよい。
【００６６】
以上の第１乃至第４の実施形態に関し、更に以下の付記を開示する。
【００６７】
（付記１）
少なくとも１つの角部を含む外形を有し且つ第１の導電型の半導体を有する第１の半導体領域と、
前記第１の半導体領域の外周を囲み、前記角部に対応するコーナー部における深さが該コーナー部以外の部位における深さよりも深い絶縁体を有する第１の絶縁領域と、
前記第１の絶縁領域の外周を囲む前記第１の導電型とは異なる第２の導電型の半導体を有する第２の半導体領域と、
前記第２の半導体領域の外周を囲み、前記第１の絶縁領域のコーナー部以外の部位における深さよりも深い絶縁体を有する第２の絶縁領域と、
を含む半導体装置。
【００６８】
（付記２）
前記第１の半導体領域と前記第２の半導体領域との間に形成され且つ前記第１の絶縁領域のコーナー部の下方を経由する電流経路の最短距離が、前記第１の半導体領域と前記第２の半導体領域との間に形成され且つ前記第１の絶縁領域のコーナー部以外の部位の下方を経由する電流経路の最短距離の１．５倍以上である
付記１に記載の半導体装置。
【００６９】
（付記３）
前記第２の半導体領域に接続された複数のコンタクトを更に含み、
前記第１の半導体領域の前記角部に対応する前記第２の半導体領域のコーナー部におけるコンタクトの密度が、前記第２の半導体領域のコーナー部以外の部位におけるコンタクトの密度よりも小さい
付記１または付記２に記載の半導体装置。
【００７０】
（付記４）
前記第２の半導体領域のコーナー部におけるコンタクトの密度は、前記第２の半導体領域のコーナー部以外の部位におけるコンタクトの密度の６７％以下である
付記３に記載の半導体装置。
【００７１】
（付記５）
前記第２の半導体領域に接続された複数のコンタクトを更に含み、
前記第１の半導体領域の前記角部に対応する前記第２の半導体領域のコーナー部におけるコンタクトの密度は、前記第２の半導体領域のコーナー部以外の部位におけるコンタクトの密度と同一である
付記１または付記２に記載の半導体装置。
【００７２】
（付記６）
前記第２の半導体領域に接続された複数のコンタクトを更に含み、
前記第１の半導体領域の前記角部に対応する前記第２の半導体領域のコーナー部にコンタクトが接続されておらず、前記第２の半導体領域のコーナー部以外の部位にコンタクトが接続されている
付記１または付記２に記載の半導体装置。
【００７３】
（付記７）
前記第１の半導体領域は、矩形状の外形を有し、
前記第１の絶縁領域のコーナー部は、前記第１の絶縁領域における、前記第１の半導体領域の外縁の互いに隣接する各２辺の延長線の間に延在する部分である
付記１から付記６のいずれか１つに記載の半導体装置。
【００７４】
（付記８）
前記第２の半導体領域のコーナー部は、前記第２の半導体領域における、前記第１の半導体領域の外縁の互いに隣接する各２辺の延長線の間に延在する部分である
付記７に記載の半導体装置。
【００７５】
（付記９）
前記第１の半導体領域は、ｐ型のウェルの表面に形成されたｎ型半導体を含み、
前記第２の半導体領域は、前記ウェルの表面に形成されたｐ型半導体を含む
付記１から付記８のいずれか１つに記載の半導体装置。
【００７６】
（付記１０）
前記第１の半導体領域は、ｎ型のウェルの表面に形成されたｐ型半導体を含み、
前記第２の半導体領域は、前記ウェルの表面に形成されたｎ型半導体を含む
付記１から付記８のいずれか１つに記載の半導体装置。
【００７７】
（付記１１）
少なくとも１つの角部を含む外形を有し且つ第１の導電型の半導体を有する第１の半導体領域と、
前記第１の半導体領域の外周を囲み、前記角部に対応するコーナー部における深さが該コーナー部以外の部位における深さよりも深い絶縁体を有する第１の絶縁領域と、
前記第１の絶縁領域の外周を囲む前記第１の導電型とは異なる第２の導電型の半導体を有する第２の半導体領域と、
前記第２の半導体領域の外周を囲み、前記第１の絶縁領域のコーナー部以外の部位における深さよりも深い絶縁体を有する第２の絶縁領域と、
前記第１の半導体領域および前記第２の半導体領域に異なる配線を介して接続された回路と、
を含む集積回路。
【００７８】
（付記１２）
前記第１の半導体領域と前記第２の半導体領域との間に形成され且つ前記第１の絶縁領域のコーナー部の下方を経由する電流経路の最短距離が、前記第１の半導体領域と前記第２の半導体領域との間に形成され且つ前記第１の絶縁領域のコーナー部以外の部位の下方を経由する電流経路の最短距離の１．５倍以上である
付記１１に記載の集積回路。
【００７９】
（付記１３）
前記第２の半導体領域に接続された複数のコンタクトを更に含み、
前記第１の半導体領域の前記角部に対応する前記第２の半導体領域のコーナー部におけるコンタクトの密度が、前記第２の半導体領域のコーナー部以外の部位におけるコンタクトの密度よりも小さい
付記１１または付記１２に記載の集積回路。
【００８０】
（付記１４）
前記第２の半導体領域のコーナー部におけるコンタクトの密度は、前記第２の半導体領域のコーナー部以外の部位におけるコンタクトの密度の６７％以下である
付記１３に記載の集積回路。
【００８１】
（付記１５）
前記第２の半導体領域に接続された複数のコンタクトを更に含み、
前記第１の半導体領域の前記角部に対応する前記第２の半導体領域のコーナー部におけるコンタクトの密度は、前記第２の半導体領域のコーナー部以外の部位におけるコンタクトの密度と同一である
付記１１または付記１２に記載の集積回路。
【００８２】
（付記１６）
前記第２の半導体領域に接続された複数のコンタクトを更に含み、
前記第１の半導体領域の前記角部に対応する前記第２の半導体領域のコーナー部にコンタクトが接続されておらず、前記第２の半導体領域のコーナー部以外の部位にコンタクトが接続されている
付記１１または付記１２に記載の集積回路。
【００８３】
（付記１７）
前記第１の半導体領域は、矩形状の外形を有し、
前記第１の絶縁領域のコーナー部は、前記第１の絶縁領域における、前記第１の半導体領域の外縁の互いに隣接する各２辺の延長線の間に延在する部分である
付記１１から付記１６のいずれか１つに記載の集積回路。
【００８４】
（付記１８）
前記第２の半導体領域のコーナー部は、前記第２の半導体領域における、前記第１の半導体領域の外縁の互いに隣接する各２辺の延長線の間に延在する部分である
付記１７に記載の集積回路。
【００８５】
（付記１９）
前記第１の半導体領域は、ｐ型のウェルの表面に形成されたｎ型半導体を含み、
前記第２の半導体領域は、前記ウェルの表面に形成されたｐ型半導体を含む
付記１１から付記１８のいずれか１つに記載の集積回路。
【００８６】
（付記２０）
前記第１の半導体領域は、ｎ型のウェルの表面に形成されたｐ型半導体を含み、
前記第２の半導体領域は、前記ウェルの表面に形成されたｎ型半導体を含む
付記１１から付記１８のいずれか１つに記載の集積回路。
【００８７】
（付記２１）
前記第２の絶縁領域に隣接して設けられたＣＭＯＳ回路を更に含む、
付記１１から付記２０のいずれか１つに記載の集積回路。
【符号の説明】
【００８８】
１〜４、１´  半導体装置
１１、５３  カソード領域
１１Ａ、５３Ａ  ｎ型半導体
１２、５２  第１の絶縁領域
１２Ａ、５２Ａ  絶縁体
１３、５１  アノード領域
１３Ａ、５１Ａ  ｐ型半導体
１４、５４  第２の絶縁領域
１４Ａ、５４Ａ  絶縁体
２０Ａ、６０Ａ  コーナー部
２０Ｂ、６０Ｂ  直線部
３０Ａ、７０Ａ  コーナー部
３０Ｂ、７０Ｂ  直線部
４１、４２、８１、８２  コンタクト
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ  集積回路
１０１〜１０３  電極パッド
１１０  入出力セル（Ｉ／Ｏセル）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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