(57)【特許請求の範囲】
【請求項１】
オプトエレクトロニクス素子であって、
ケーシング（１００）を有しており、
当該ケーシング（１００）は、当該ケーシング（１００）の上面（１０１）に向かって開放されている第１のキャビティ（２００）と、当該ケーシング（１００）の前記上面（１０１）に向かって開放されている第２のキャビティ（３００）とを有しており、
前記第１のキャビティ（２００）と前記第２のキャビティ（３００）とは、接続チャネル（４００）によって接続されており、
前記第１のキャビティ（２００）の中には、オプトエレクトロニクス半導体チップ（７００）が配置されており、
前記第１のキャビティ（２００）の、前記オプトエレクトロニクス半導体チップ（７００）を包囲している領域内には、注封材料（８００、８１０）が配置されており、
前記オプトエレクトロニクス半導体チップ（７００）の電気的なコンタクト面と、前記ケーシング（１００）のボンディング面（６１０）との間にボンディングワイヤー（６３０）が配置されており、
前記ボンディング面（６１０）は前記接続チャネル（４００）に配置されており、
前記第２のキャビティ（３００）内に、注封材料（８００、８２０）が配置されており、
前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、前記第１のキャビティ（２００）における、前記第１のキャビティ（２００）の底面（２１０）からの前記注封材料の高さのうちの最も小さい高さ（８１１）と、前記第２のキャビティ（３００）における、前記第２のキャビティ（３００）の底面からの前記注封材料の高さのうちの最も小さい高さ（８２１）とは異なっている、
ことを特徴とするオプトエレクトロニクス素子。
【請求項２】
前記接続チャネル（４００）は、前記第１のキャビティ（２００）と前記第２のキャビティ（３００）との間の接続方向に対して垂直に、前記第１のキャビティ（２００）および前記第２のキャビティ（３００）よりも狭い幅（４０１）を有している、請求項１記載のオプトエレクトロニクス素子。
【請求項３】
前記第１のキャビティ（２００）は第１の容積（２０２）を有しており、
前記第２のキャビティ（３００）は第２の容積（３０２）を有しており、
前記第２の容積（３０２）は少なくとも、前記第１の容積（２０２）と同じ大きさである、請求項１または２記載のオプトエレクトロニクス素子。
【請求項４】
前記第１のキャビティ（２０）は、周囲を包囲している壁部（２３０）によって画定されており、
前記壁部（２３０）は段階部（２６０）を有しており、
前記第１のキャビティ（２００）は当該段階部（２６０）で、前記ケーシング（１００）の前記上面（１０１）に向かって幅が広くなっている、請求項１から３までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項５】
前記第１のキャビティ（２００）と前記第２のキャビティ（３００）は、前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、異なる深さを有している、請求項１から４までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項６】
前記オプトエレクトロニクス半導体チップ（７００）は、ビームを放射する上面（７０１）を有しており、
ビームを放射する前記上面（７０１）上には、波長変換素子（７３０）が配置されている、請求項１から５までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項７】
前記波長変換素子（７３０）の上面（７３１）と、前記第１のキャビティ（２００）の、前記ケーシング（１００）に形成されている、周囲を囲んでいる縁部（２４０）との間に、前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、６０μｍを下回る、高さの相違が生じている、請求項６記載のオプトエレクトロニクス素子。
【請求項８】
前記オプトエレクトロニクス半導体チップ（７００）の上面（７０１）と、前記第１のキャビティ（２００）の、前記ケーシング（１００）に形成されている、周囲を取り囲んでいる縁部（２４０）との間に、前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、６０μｍを下回る、高さの相違が生じている、請求項１から５までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項９】
前記ケーシング（１００）は、前記ケーシング（１００）の前記上面（１０１）に向かって開放されている、別のキャビティ（１３００）を有しており、
当該別のキャビティ（１３００）は、別の接続チャネル（１４００）によって、前記第１のキャビティ（２００）または前記第２のキャビティ（３００）と接続されている、請求項１から８までのいずれか１項記載のオプトエレクトロニクス素子。
【請求項１０】
前記別のキャビティの中には、別のオプトエレクトロニクス半導体チップ（１７００）が配置されている、請求項９記載のオプトエレクトロニクス素子。
【請求項１１】
オプトエレクトロニクス素子であって、
ケーシング（１００）を有しており、
当該ケーシング（１００）は、当該ケーシング（１００）の上面（１０１）に向かって開放されている第１のキャビティ（２００）と、当該ケーシング（１００）の前記上面（１０１）に向かって開放されている第２のキャビティ（３００）とを有しており、
前記第１のキャビティ（２００）と前記第２のキャビティ（３００）とは、接続チャネル（４００）によって接続されており、
前記第１のキャビティ（２００）の中には、オプトエレクトロニクス半導体チップ（７００）が配置されており、
前記第１のキャビティ（２００）の、前記オプトエレクトロニクス半導体チップ（７００）を包囲している領域内には、注封材料（８００、８１０）が配置されており、
前記オプトエレクトロニクス半導体チップ（７００）の電気的なコンタクト面と、前記ケーシング（１００）のボンディング面（６１０）との間にボンディングワイヤー（６３０）が配置されており、
前記オプトエレクトロニクス半導体チップ（７００）は、第１の幾何学的形状を備えた上面（７０１）を有しており、
前記第１のキャビティ（２００）は、幾何学的な基本形状を有している底面（２１０）を有しており、当該幾何学的な基本形状は、前記第１の幾何学的形状と相似関係にあり、かつ、当該第１の幾何学的形状を拡大することにより形成され、
前記第１のキャビティ（２００）の前記底面（２１０）は、前記幾何学的な基本形状に対して付加的に張り出し部（２５０）を有しており、
前記ボンディング面（６１０）は、前記底面（２１０）に接している前記張り出し部（２５０）内に配置されており、
前記第２のキャビティ（３００）内に、注封材料（８００、８２０）が配置されており、
前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、前記第１のキャビティ（２００）における、前記第１のキャビティ（２００）の底面（２１０）からの前記注封材料の高さのうちの最も小さい高さ（８１１）と、前記第２のキャビティ（３００）における、前記第２のキャビティ（３００）の底面からの前記注封材料の高さのうちの最も小さい高さ（８２１）とは異なっている、
ことを特徴とするオプトエレクトロニクス素子。
【請求項１２】
前記第１のキャビティ（２００）と前記第２のキャビティ（３００）は、前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、異なる深さを有している、請求項１１記載のオプトエレクトロニクス素子。
【請求項１３】
前記ケーシング（１００）は、前記ケーシング（１００）の前記上面（１０１）に向かって開放されている、別のキャビティ（１３００）を有しており、
当該別のキャビティ（１３００）は、別の接続チャネル（１４００）によって、前記第１のキャビティ（２００）または前記第２のキャビティ（３００）と接続されている、請求項１１または１２記載のオプトエレクトロニクス素子。
【請求項１４】
オプトエレクトロニクス素子の製造方法であって、
・ケーシング（１００）を提供するステップを有しており、当該ケーシング（１００）は、当該ケーシング（１００）の上面（１０１）に向かって開放されている第１のキャビティ（２００）と、当該ケーシング（１００）の前記上面（１０１）に向かって開放されている第２のキャビティ（３００）とを有しており、前記第１のキャビティ（２００）と前記第２のキャビティ（３００）とは、接続チャネル（４００）によって接続されており、
・オプトエレクトロニクス半導体チップ（７００）を前記第１のキャビティ（２００）内に配置するステップを有しており、
・注封材料（８００）を、前記第１のキャビティ（２００）の、前記オプトエレクトロニクス半導体チップ（７００）を包囲している領域に入れるステップを有しており、
前記注封材料（８００）を前記第２のキャビティ（３００）内に入れ、
前記注封材料（８００）は前記第２のキャビティ（３００）から前記接続チャネル（４００）を通じて、前記第１のキャビティ（２００）に達し、
前記ケーシング（１００）の前記上面（１０１）に対して垂直な方向（１１）において、前記第１のキャビティ（２００）における、前記第１のキャビティ（２００）の底面（２１０）からの前記注封材料の高さのうちの最も小さい高さ（８１１）と、前記第２のキャビティ（３００）における、前記第２のキャビティ（３００）の底面からの前記注封材料の高さのうちの最も小さい高さ（８２１）とは異なっている、
ことを特徴とする、オプトエレクトロニクス素子の製造方法。
【請求項１５】
前記製造方法は、
・前記ケーシング（１００）の、前記第２のキャビティ（３００）を含んでいる部分を切り離すステップを含んでいる、請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１記載のオプトエレクトロニクス素子、請求項１３記載のオプトエレクトロニクス素子、並びに請求項１８記載のオプトエレクトロニクス素子の製造方法に関する。
【０００２】
従来技術から、オプトエレクトロニクス素子が既知である。ここでは、オプトエレクトロニクス半導体チップは、オプトエレクトロニクス素子のケーシングの、オプトエレクトロニクス素子の放射面の方に向かって開放されているキャビティ内に配置されている。オプトエレクトロニクス半導体チップおよび場合によって設けられているボンディングワイヤーおよび変換素子は、ここで、しばしば、透明な、または、着色された注封材料によって注封されている。ここでこの注封材料は、キャビティを少なくとも部分的に満たしている。この注封材料は、ここで、光学的な反射体を形成し、チップ、ボンディングワイヤーおよび変換素子を機械的に保護する。
【０００３】
注封材料を、従来のオプトエレクトロニクス素子のキャビティに入れる際の問題は、注封材料によるボンディングワイヤーの確実な被覆を保証し、同時に、注封材料による、オプトエレクトロニクス半導体チップまたは変換素子の上面または他のビーム放射表面の汚染を阻止することである。
【０００４】
本発明の課題は、オプトエレクトロニクス素子を提供することである。この課題は、請求項１の特徴部分に記載されている構成を有するオプトエレクトロニクス素子および請求項１３の特徴部分に記載されている構成を有するオプトエレクトロニクス素子によって解決される。本発明の別の課題は、オプトエレクトロニクス素子の製造方法を提供することである。この課題は、請求項１８の特徴部分に記載された構成を有する方法によって解決される。従属請求項には、種々の発展構成が記載されている。
【０００５】
オプトエレクトロニクス素子は、ケーシングを含んでいる。このケーシングは、ケーシングの上面に向かって開放されている第１のキャビティと、ケーシングの上面に向かって開放されている第２のキャビティとを有している。ここで、この第１のキャビティと第２のキャビティとは、接続チャネルによって接続されている。第１のキャビティ内には、オプトエレクトロニクス半導体チップが配置されている。第１のキャビティの、このオプトエレクトロニクス半導体チップを包囲している領域には、注封材料が配置されている。
【０００６】
有利には、このオプトエレクトロニクス素子のケーシングの第２のキャビティは、注封材料のための貯蔵所を形成する。第１のキャビティ内の注封材料の充填レベルは、注封材料の量に依存して生じる。オプトエレクトロニクス素子のこのケーシングでは、第１のキャビティの容積と第２のキャビティの容積とは、接続チャネルを介して相互に接続されているので、第１のキャビティ内の注封材料の充填レベルは、第１のキャビティと第２のキャビティとによって形成される総容積における注封材料の量に依存する。ケーシングの、第１のキャビティと、第２のキャビティと、第１のキャビティと第２のキャビティとを接続している接続チャネルとの総容積は第１のキャビティ単独の容積よりも大きいので、総容積が第１のキャビティ容積だけのことである場合に比べて、総容積内に入れられる注封材料の量の変化によって生じる第１のキャビティ内の注封材料の充填レベルの変化がより小さくなる。これによって有利には、第１のキャビティ内に入れられている注封材料の量の測定時の誤差が避けられないのにもかかわらず、オプトエレクトロニクス素子のケーシングの第１のキャビティ内の注封材料の充填レベルを、高い精度および再現可能性で設定することができる。
【０００７】
オプトエレクトロニクス素子の、第１のキャビティと第２のキャビティとを有するこのケーシングのさらなる利点は、注封材料が第２のキャビティ内に充填され、第２のキャビティから第１のキャビティ内に達することが可能である、ということである。これによって、注封材料の充填の間、オプトエレクトロニクス半導体チップのビーム放射上面、または、オプトエレクトロニクス半導体チップ上に配置されている素子の上面の意図しない、かつ、不所望の汚染を回避することができる。
【０００８】
オプトエレクトロニクス素子の実施形態では、接続チャネルは、接続方向に対して垂直に、第１のキャビティと第２のキャビティとの間に、第１のキャビティよりも、かつ、第２のキャビティよりも狭い幅を有している。有利には、第１のキャビティと第２のキャビティはこれとによって、明確に相互に分けられた容積として形成されている。これによって、オプトエレクトロニクス素子のケーシングの第１のキャビティの輪郭を次のように設計することが可能になる。すなわち、第１のキャビティ内に配置されたオプトエレクトロニクス半導体チップが、全面で、幅狭く、かつ、第１のキャビティの壁部からほぼ一定の間隔で画定されるように設計することが可能になる。これによって、有利には、次のことが保証される。すなわち、全面で、オプトエレクトロニクス半導体チップの隣で、注封材料の表面に形成されるメニスカスが小さくなるということが保証される。これによって有利には、オプトエレクトロニクス半導体チップの確実な組み込みおよび注封材料によるボンディングワイヤーの確実な被覆がサポートされる。第１のキャビティを第２のキャビティと明確に区分することのさらなる利点は、後続の処理ステップにおいて、第２のキャビティを切り離すことができる、ということである。これによって、ケーシングの大きさを低減することができる。
【０００９】
オプトエレクトロニクス素子のある実施形態では、第１のキャビティは第１の容積を有し、第２のキャビティは第２の容積を有する。ここで、第２の容積は少なくとも、第１の容積と同じ容積を有する。有利には、この第２のキャビティによって、第１の容積に比べて、第１のキャビティの容積と第２のキャビティの容積とによって形成される総容積を格段に増大させることができる。これによって、オプトエレクトロニクス素子のケーシングの第２のキャビティは、注封材料のための効果の大きい貯蔵所を形成し、注封材料の充填量変動を効果的に補償することができる。
【００１０】
オプトエレクトロニクス素子のある実施形態では、ボンディングワイヤーは、オプトエレクトロニクス半導体チップの電気的なコンタクト面と、ケーシングのボンディング面との間に配置されている。有利には、ボンディングワイヤーはこの場合には、注封材料によって覆われ、これによって、外部の機械的な作用による損傷から保護される。有利には、これは、オプトエレクトロニクス素子の頑強性を高める。
【００１１】
オプトエレクトロニクス素子のある実施形態では、ボンディング面は、接続チャネル内に配置されている。有利にはこれによって、オプトエレクトロニクス素子のケーシングの第１のキャビティに、ボンディング面用の空間を取って置く必要がなくなる。これによって、オプトエレクトロニクス素子のケーシングの第１のキャビティの輪郭を次のように形成することが可能になる。すなわち、第１のキャビティ内に配置されているオプトエレクトロニクス半導体チップが、全ての面で、幅狭く、かつ、第１のキャビティの壁部からほぼ均一の間隔で、画定されるように形成することが可能になる。これによって有利には、第１のキャビティ内に配置されている注封材料のメニスカスが、オプトエレクトロニクス半導体チップの全面で、ほぼ同じ大きさで形成される。これは、オプトエレクトロニクス半導体チップの確実な組み込みをサポートし、注封材料によるボンディングワイヤーの確実かつ完全な被覆をサポートする。
【００１２】
オプトエレクトロニクス素子のある実施形態では、オプトエレクトロニクス半導体チップは、第１の幾何学的な形状を備えた上面を有する。ここで第１のキャビティは、幾何学的な基本形状を備えた底面を有する。これは、第１の幾何学的な形状から延ばすことによって形成される。さらに、第１のキャビティの底面は、この幾何学的な基本形状に対して付加的に張り出し部を有している。ここで、ボンディング面は、底面に接している張り出し部内に配置されている。有利には、オプトエレクトロニクス半導体チップの上面の第１の幾何学的な形状と、第１のキャビティの底面の幾何学的な基本形状とが相似していることによって、第１のキャビティの壁部は、第１のキャビティ内に配置されているオプトエレクトロニクス半導体チップを、オプトエレクトロニクス半導体チップの全面で、ほぼ同じ間隔で包囲することができる。張り出し部の領域においてのみ、第１のキャビティの形状は、オプトエレクトロニクス半導体チップの形状と相違する。しかし、この張り出し部は、ボンディングワイヤーを収容するためだけに設けられているので、この張り出し部を小さく形成することができる。オプトエレクトロニクス半導体チップ全面で、オプトエレクトロニクス半導体チップの外縁と、第１のキャビティの壁部との間の間隔がほぼ同じであることによって、第１のキャビティ内に配置された注封材料は、オプトエレクトロニクス半導体チップの全面で、ほぼ同じ大きさのメニスカスを形成する。これによって、オプトエレクトロニクス半導体チップの確実な組み込みと、注封材料によるボンディングワイヤーの確実な被覆が保証される。底面に、第１のキャビティの張り出し部内に、ボンディング面を配置することによって、有利には、次のことが可能になる。すなわち、第２のキャビティ、および、要望に応じては、オプトエレクトロニクス素子のケーシングの、第１のキャビティと第２のキャビティとの間の接続チャネルを包囲する部分も切り離すことが可能になる。これによって、オプトエレクトロニクス素子のケーシングの全体的な大きさを低減することができる。
【００１３】
オプトエレクトロニクス素子のある実施形態では、第２のキャビティ内に注封材料が配置されている。有利には、ここで、このオプトエレクトロニクス素子のケーシングのこの第２のキャビティは注封材料のための貯蔵所を形成し、これによって、注封材料の充填量変動を補償する。
【００１４】
オプトエレクトロニクス素子のある実施形態では、注封材料は、ケーシングの上面に対して垂直な方向で、第１のキャビティと第２のキャビティとにおいて異なる高さを有している。有利にはこれによって次のことが可能になる。すなわち、オプトエレクトロニクス素子のケーシングの第２のキャビティによって形成された貯蔵所が、注封材料の充填量変動を補償することが可能になる。ここで、第１のキャビティにおける注封材料の高さは、ほぼ、注封材料の量の変動に依存しない。これによって有利には、オプトエレクトロニクス半導体チップの確実な組み込みと、ボンディングワイヤーの確実な被覆とが保証される。同時に、オプトエレクトロニクス半導体チップの上面の、または、オプトエレクトロニクス半導体チップ上に配置されている素子の上面の、注封材料による汚染も確実に阻止される。
【００１５】
オプトエレクトロニクス素子のある実施形態では、第１のキャビティは、周囲を包囲している壁部によって画定されている。この壁部は段階部（Absatz）を有している。ここで、第１のキャビティはこの段階部でケーシングの上面へ向かって幅が広がっている。有利には、段階部を設けることによって、第１のキャビティ内の注封材料の所望の充填レベルを設定することができる。第１のキャビティの壁部と第１のキャビティ内に配置されているオプトエレクトロニクス半導体チップとの間の間隔が十分に小さい場合には、第１のキャビティの壁部は、毛細管現象によって、段階部まで、注封材料によって濡れている。これによって、第１のキャビティ内に配置される注封材料は、場合によって存在する、注封材料の充填量変動に依存せずに、確実に所定の目標値を有することができる。
【００１６】
オプトエレクトロニクス素子のある実施形態では、第１のキャビティと第２のキャビティとは、ケーシングの上面に対して垂直な方向において、異なる深さを有している。有利にはこれによって、第２のキャビティの容積は、第１のキャビティの容積と比べて格段される。
【００１７】
オプトエレクトロニクス素子のある実施形態では、オプトエレクトロニクス半導体チップは、ビーム放射上面を有している。ここで、このビーム放射上面には、波長変換素子が配置されている。波長変換素子は、次のように構成可能である。すなわち、オプトエレクトロニクス半導体チップによって放射された電磁ビームの波長を変換するように構成可能である。このために、波長変換素子には例えば、発光材料が組み込まれている。
【００１８】
オプトエレクトロニクス素子のある実施形態では、波長変換素子の上面と、第１のキャビティの、ケーシングに構成された、第１のキャビティの周囲を包囲する縁部との間に、ケーシングの上面に対して垂直な方向において、６０μｍを下回る高さの差が発生する。有利には、これによって、オプトエレクトロニクス半導体チップおよび波長変換素子の、第１のキャビティ内に配置されている注封材料内への確実な組み込みが保証される。ここでは、波長変換素子の上面が、注封材料によって汚染されることはない。
【００１９】
オプトエレクトロニクス素子のある実施形態では、オプトエレクトロニクス半導体チップの上面と、ケーシングに構成されている、第１のキャビティの周囲を包囲する縁部との間に、ケーシングの上面に対して垂直な方向において、６０μｍを下回る、高さの差が生じる。有利には、これによって、オプトエレクトロニクス素子のケーシングの第１のキャビティへ内に配置されている注封材料内への、オプトエレクトロニクス半導体チップの確実な組み込みが保証される。ここでは、オプトエレクトロニクス半導体チップの上面は、封入材料によって汚染されない。
【００２０】
オプトエレクトロニクス素子のある実施形態では、ケーシングは、さらなる、ケーシングの上面に向かって開放されているキャビティを有している。ここで、このさらなるキャビティは、さらなる接続チャネルによって、第１のキャビティまたは第２のキャビティと接続されている。有利には、このさらなるキャビティは、第１のキャビティ内に配置されている注封材料のための、さらなる貯蔵所として用いられ、これによって、第１のキャビティと、第２のキャビティと、さらなるキャビティと、接続チャネルとの総容積をさらに増大させることができる。このさらなるキャビティ内には、さらなるオプトエレクトロニクス半導体チップも配置可能である。
【００２１】
オプトエレクトロニクス素子のある実施形態では、さらなるキャビティ内に、さらなるオプトエレクトロニクス半導体チップが配置されている。有利には、第１のキャビティとさらなるキャビティに、このオプトエレクトロニクス素子では同時に、注封材料を充填することができる。注封材料は、ここで有利には、オプトエレクトロニクス素子のケーシングの第２のキャビティ内に充填され、接続チャネルおよびさらなる接続チャネルによって、第１のキャビティおよびさらなるキャビティ内に達する。これによって、注封材料の充填の間、オプトエレクトロニクス半導体チップの上面またはオプトエレクトロニクス半導体チップ上に配置されている素子の上面の、注封材料による汚染、および、さらなるオプトエレクトロニクス半導体チップの上面またはこのさらなるオプトエレクトロニクス半導体チップ上に配置されている素子の上面の、注封材料による汚染を阻止することができる。
【００２２】
オプトエレクトロニクス素子の製造方法は、ケーシングの上面に向かって開放されている第１のキャビティと、ケーシングの上面に向かって開放されている第２のキャビティとを備えたケーシングを提供するステップを有している。ここで、第１のキャビティと第２のキャビティは、接続チャネルによって接続されている。さらにこの方法は、第１のキャビティ内に、オプトエレクトロニクス半導体チップを配置するステップと、第１のキャビティの、オプトエレクトロニクス半導体チップを包囲している領域に注封材料を入れるステップとを有している。有利には、この方法は、第１のキャビティへの、注封材料の充填レベルの確実かつ制限可能な調整を可能にする。第１のキャビティにおける、この方法において実現される、第１のキャビティ内の注封材料の充填レベルは、ここで、有利には、充填材料の充填量の変動に対して許容性を有している。これは次のことによって実現される。すなわち、第２のキャビティと接続チャネルとが、注封材料のための貯蔵所として用いられることによって実現される。第２のキャビティと接続チャネルとによって得られる容積拡大は、注封材料の充填量への、第１のキャビティ内の注封材料の得られる充填レベルの依存性を低減する。これによって、この方法は、有利には、オプトエレクトロニクス半導体チップの確実な組み込みを可能にする。同時に、この方法では、有利には、オプトエレクトロニクス半導体チップの上面またはオプトエレクトロニクス半導体チップの上面に配置された素子の上面の汚染の危険が僅かになる。
【００２３】
この方法のある実施形態では、注封材料は、第２のキャビティ内に入れられる。ここで、注封材料は、第２のキャビティから、接続チャネルを通って、第１のキャビティに達する。有利には、これによって、注封材料の組み込みの間、オプトエレクトロニクス半導体チップの上面またはオプトエレクトロニクス半導体チップの上面に配置された素子の上面の、注封材料による汚染、例えば、はねによる汚染が阻止される。
【００２４】
この方法の実施形態では、この方法は、第２のキャビティを含んでいる、ケーシングの部分を切り離すさらなるステップを含んでいる。第２のキャビティを含んでいる、このケーシング部分の分離は、ここで例えば、注封材料の硬化後に行われる。有利には、第２のキャビティを含んでいるケーシング部分を分離することによって、オプトエレクトロニクス素子のケーシングの残りの部分の大きさが低減される。これによって、この方法によって得られるオプトエレクトロニクス素子は、有利なコンパクトな外側寸法を有する。
【００２５】
本発明の上述した特性、特徴および利点並びに様式は、これが実現されるように、実施例の後続の説明に関連して、より明瞭、かつ、より理解しやすくなる。実施例は、図面に関連してより詳細に説明される。
【図面の簡単な説明】
【００２６】
【図１】第１のオプトエレクトロニクス素子の平面図
【図２】第１のオプトエレクトロニクス素子の断面図
【図３】第２のオプトエレクトロニクス素子の平面図
【図４】第２のオプトエレクトロニクス素子の断面図
【図５】第３のオプトエレクトロニクス素子の平面図
【図６】第４のオプトエレクトロニクス素子の平面図
【図７】第５のオプトエレクトロニクス素子の平面図
【図８】第６のオプトエレクトロニクス素子の平面図
【図９】第７のオプトエレクトロニクス素子の平面図
【図１０】複数個の第８のオプトエレクトロニクス素子を備えた素子結合体の平面図
【発明を実施するための形態】
【００２７】
図１は、第１のオプトエレクトロニクス素子１０のケーシング１００の上面１０１の平面図を概略的に示している。図２は、第１のオプトエレクトロニクス素子１０のケーシング１００の、図１に示された切断線Ｉ−Ｉに沿って切断された断面図を示している。第１のオプトエレクトロニクス素子１０は例えば、発光ダイオード素子であり得る。
【００２８】
ケーシング１００は、電気的に絶縁性の材料、例えばプラスチック材料を有している。ケーシング１００は、例えば射出成形、トランスファ成形または他の成形プロセスによって製造可能である。
【００２９】
第１のオプトエレクトロニクス素子１０のケーシング１００は、第１のキャビティ２００を有している。この第１のキャビティ２００は、ケーシング１００の上面１０１に向かって開放されている。従って、第１のキャビティ２００は、ケーシング１００の上面１０１から、ケーシング１００内へと延在している。ケーシング１００の上面１０１で、第１のキャビティ２００は、開放面２２０を有している。第１のキャビティ２００の、ケーシング１００内に配置されている底面は、底面２１０によって形成される。第１のキャビティ２００の、底面２１０と、開放面２２０との間には、周囲を包囲する壁部２３０が延在している。この壁部２３０は、ケーシング１００の材料によって形成され、第１のキャビティ２００を側方で制限する。開放面２２０では、周辺を包囲する壁部２３０は、縁部２４０を形成する。従ってこの縁部２４０は、第１のキャビティ２００の開放面２２０を包囲する。
【００３０】
ケーシング１００は第１のキャビティ２００の隣に、第２のキャビティ３００を有している。第２のキャビティ３００は、同様に、ケーシング１００の上面１０１に向かって開放されている。従って、第２のキャビティ３００も、ケーシング１００の上面１０１からケーシング１００内に延在している。第２のキャビティ３００は同様に、ケーシング１００内に配置された底面を有している。ケーシング１００の上面１０１で、第２のキャビティ３００は開放面を有している。第２のキャビティ３００の底面と開放面との間には、第２のキャビティ３００の周囲を包囲する壁部３３０が延在している。これは、ケーシング１００の材料によって形成されており、第２のキャビティ３００を側方で画定する。
【００３１】
第１のオプトエレクトロニクス素子１０のケーシング１００の第１のキャビティ２００と第２のキャビティ３００とは、接続チャネル４００によって相互に接続されている。接続チャネル４００は、同様に、ケーシング１００の上面１０１に向かって開放されている。すなわちこれは、ケーシング１００の上面１０１からケーシング１００内へと延在している。
【００３２】
第１のキャビティ２００と第２のキャビティ３００との間には、接続チャネル４００が、接続方向に沿って延在している。接続方向に対して垂直に、および、ケーシング１００の上面１０１に対して平行に、接続チャネルは幅４０１を有している。第１のキャビティ２００は、この方向において、幅２０１を有している。第２のキャビティ３００は、同じ方向において、幅３０１を有している。接続チャネル４００の幅４０１は、第１のキャビティ２００の幅２０１よりも狭く、かつ、第２のキャビティ３００の幅３０１よりも狭い。これは次のことを意味する。すなわち、第１のキャビティ２００と接続チャネル４００と第２のキャビティ３００のつながっている容積が、接続チャネル４００から第１のキャビティ２００の方へ、および、第２のキャビティ３００の方へそれぞれ拡張していることを意味している。接続チャネル４００は、第１のキャビティ２００と第２のキャビティ３００との間に、縮小箇所を形成する。
【００３３】
第１のオプトエレクトロニスク素子１０のケーシング１００の第１のキャビティ２００内には、オプトエレクトロニクス半導体チップ７００が配置されている。このオプトエレクトロニクス半導体チップ７００は例えば、発光ダイオードチップ（ＬＥＤチップ）であり得る。オプトエレクトロニクス半導体チップ７００は、電磁ビーム、例えば可視光を放射するように構成されている。オプトエレクトロニクス半導体チップ７００は、例えば面発光型発光ダイオードチップとして、または、ボリュームエミッタ（volumenemittierender）型発光ダイオードチップとして形成可能である。
【００３４】
オプトエレクトロニクス半導体チップ７００は、上面７０１と、この上面７０１に対向している下面７０２とを有している。オプトエレクトロニクス半導体チップ７００は、次のように第１のキャビティ２００内に配置されている。すなわち、オプトエレクトロニクス半導体チップ７００の下面７０２が、第１のキャビティ２００の底面２１０の方を向いているように配置されている。オプトエレクトロニクス半導体チップ７００の上面７０１は、ケーシング１００の上面１０１の第１のキャビティ２００の開放部へ向かって配向されている。
【００３５】
図１および２に図示されている例では、オプトエレクトロニクス半導体チップ７００の上面７０１に波長変換素子７３０が配置されている。この波長変換素子７３０は、オプトエレクトロニクス半導体チップ７００によって放射された電磁ビームの波長を、変換するために配置されている。このために、波長変換素子７３０は、第１の波長を有する電磁ビームを吸収し、第２の、典型的により長い波長を有する電磁ビームを放射することができる。波長変換素子７３０は、例えば、埋め込まれた発光材料を含んでいる。埋め込まれた発光材料は、ここで、有機発光材料であっても、無機発光材料であってもよい。埋め込まれた発光材料は量子ドットを有し得る。
【００３６】
波長変換素子７３０は、上面７３１を有している。この上面は、オプトエレクトロニクス半導体チップ７００の上面７０１から離反している。これによって、波長変換素子７３０の上面７３１は、オプトエレクトロニクス半導体チップ７００と波長変換素子７３０によって形成されているオプトエレクトロニクス半導体チップ装置の上面を形成する。しかしこの波長変換素子７３０を省くこともできる。この場合には、オプトエレクトロニクス半導体チップ７００の上面７０１が、オプトエレクトロニクス半導体チップ装置の上面を形成する。オプトエレクトロニクス半導体チップ７００の上面７０１または波長変換素子７３０の上面７３１に、他の素子、例えば透明なセラミック（Klar-Keramik）、ガラス、または、透明なキャスティングコンパウンドも配置することができる。この場合には、さらなる素子の上面が、オプトエレクトロニクス半導体チップ装置の上面を形成する。以降では、波長変換素子７３０の上面７３１は、オプトエレクトロニクス半導体チップ装置の上面を表す。
【００３７】
オプトエレクトロニクス半導体チップ７００の上面７０１は、幾何学的形状を有する。図示の例では、オプトエレクトロニクス半導体チップ７００の上面７０１は、長方形を有している。しかしオプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的形状を、長方形と異なった形状に形成することができる。ケーシング１００の第１のキャビティ２００の底面２１０は、幾何学的な基本形状を有している。これは、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的形状を延ばすことによって形成される。すなわち、底面２１０の幾何学的な基本形状は、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的な形状に相似している。しかし、底面２１０の幾何学的な基本形状は、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的な形状よりも大きい。図示の例では、第１のキャビティ２００の底面２１０は、長方形の、幾何学的な基本形状を有している。
【００３８】
しかし第１のオプトエレクトロニクス素子１０ケーシング１００の第１のキャビティ２００の底面２１０の形状は、第１のキャビティ２００が付加的な張り出し部２５０を有している、という点において、幾何学的な基本形状とは異なる。張り出し部２５０の領域において、底面２１０は、幾何学的な基本形状を超えて延在する。図示の例では、張り出し部２５０は長方形に形成されており、第１のキャビティ２００の底面２１０の長方形の幾何学的な基本形状の外縁に配置されている。ここで、張り出し部２５０は、図示の例では、第１のキャビティ２００の底面２１０の長方形の幾何学的な基本形状の角領域に接している。しかし、張り出し部２５０が、第１のキャビティ２００の他の位置に配置されてもよい。張り出し部２５０は、第１のキャビティ２００の残りの寸法と比べて小さい。例えば、張り出し部２５０の容積は、第１のキャビティ２００の総容積の１０％よりも小さい。
【００３９】
有利には、第１のキャビティ２００の開放面２２０も、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的な形状に相似している、幾何学的な基本形状を有している。ここで、第１のキャビティ２００の開放領域２２０も、張り出し部２５０の領域においてのみ、この幾何学的な基本形状と相違している。
【００４０】
第１のオプトエレクトロニクス半導体素子１０のケーシング１００内には、第１のリードフレーム部分５００と、第２のリードフレーム部分６００とが埋設されている。第１のリードフレーム部分５００と、第２のリードフレーム部分６００とは、それぞれ、導電性の材料を有している。これは例えば金属である。第１のリードフレーム部分５００と第２のリードフレーム部分６００とは、例えば、打ち抜きおよび／またはエッチングによって、共通のワークピースから製造される。第１のリードフレーム５００と第２のリードフレーム６００とは、相互に間隔が空けられている、かつ、相互に電気的に絶縁されている。
【００４１】
第１のリードフレーム部分５００は、チップ受容面５１０と、このチップ受容面５１０に対して対向している第１のはんだ付けコンタクト面５２０とを有している。第２のリードフレーム部分６００は、ボンディング面６１０と、このボンディング面６１０に対向している第２のはんだ付けコンタクト面６２０とを有している。第１のリードフレーム部分５００と、第２のリードフレーム部分６００とは、次のように、ケーシング１００の材料内に埋設されている。すなわち、第１のリードフレーム部分５００のチップ受容面５１０と第１のはんだ付けコンタクト面５２０、並びに、第２のリードフレーム部分６００のボンディング面６１０と第２のはんだ付けコンタクト面６２０とが、それぞれ少なくとも部分的に、ケーシング１００の材料によって被覆されていないように、埋設されている。第１のリードフレーム部分５００の第１のはんだ付けコンタクト面５２０と、第２のリードフレーム部分６００の第２のはんだ付けコンタクト面６２０とは、ケーシングの上面１０１に対向している、ケーシング１００の背面でアクセス可能である。第１のリードフレーム部分５００のチップ受容面５１０と、第２のリードフレーム部分のボンディング面６１０は、第１のキャビティ２００の底面２１０でアクセス可能であり、第１のキャビティ２００の底面２１０の一部を形成する。第１のリードフレーム部分５００のチップ受容面５１０は、第１のキャビティ２００の底面領域２１０の、幾何学的な基本形状を形成している部分に配置されている。第２のリードフレーム部分６００のボンディング面６１０は、第１のキャビティ２００の底面２１０の、張り出し部２５０を形成している部分内に、配置されている。
【００４２】
オプトエレクトロニクス半導体チップ７００は、自身の上面７０１で、上方の電気的なコンタクト面７１０を有している。その下面７０２で、オプトエレクトロニクス半導体チップ７００は、下方の、電気的なコンタクト面７２０を有している。上方の電気的なコンタクト面７１０と、下方の電気的なコンタクト面７２０との間で、電圧が、オプトエレクトロニクス半導体チップ７００に印加される。これによって、オプトエレクトロニクス半導体チップ７００は、電磁ビームを放射するように促される。
【００４３】
上方の電気的なコンタクト面７１０は、オプトエレクトロニクス半導体チップ７００の上面７０１の角領域に配置されている。オプトエレクトロニクス半導体チップ７００の上面７０１上に配置されている波長変換素子７３０は、オプトエレクトロニクス半導体チップ７００の上方の電気的なコンタクト面７１０の領域において、空白部７４０を有している。これによって、オプトエレクトロニクス半導体チップ７００の、上方の電気的なコンタクト面７１０は、オプトエレクトロニクス半導体チップ７００の上面７０１に波長変換素子７３０が配置されているのにもかかわらず、露出されている。
【００４４】
オプトエレクトロニクス半導体チップ７００は、次のように、第１のキャビティ２００の底面２１０に配置されている。すなわち、オプトエレクトロニクス半導体チップ７００の下方の電気的なコンタクト面７２０が、第１のリードフレーム部分５００のチップ受容面５１０に対して導電性接続されているように配置されている。オプトエレクトロニクス半導体チップ７００の下面７０２は、例えば、はんだ付けによって、または、導電性接着剤によって、第１のリードフレーム部分５００のチップ受容面５１０と接続可能である。
【００４５】
オプトエレクトロニクス半導体チップ７００の上面７０１での上方の電気的なコンタクト面７１０と、第２のリードフレーム部分６００のボンディング面６１０との間に、ボンディングワイヤー６３０が配置されている。ボンディングワイヤー６３０は、オプトエレクトロニクス半導体チップ７００の上方の電気的なコンタクト面７１０と、第２のリードフレーム部分６００のボンディング面６１０との間に、導電性接続を形成する。ボンディングワイヤー６３０はここで、第１のキャビティ２００内に配置されており、少なくとも部分的に、第１のキャビティ２００の張り出し部２５０内へ延在する。
【００４６】
第１のリードフレーム部分５００の第１のはんだ付けコンタクト面５２０は、チップ受容面５１０を介して、オプトエレクトロニクス半導体チップ７００の下方の電気的なコンタクト面７２０と導電性接続されている。第２のリードフレーム部分６００の第２のはんだ付けコンタクと面６２０は、ボンディング面６１０と、ボンディングワイヤー６３０とを介して、電気的に、オプトエレクトロニクス半導体チップ７００の上方の電気的なコンタクト面７１０と導電性に接続されている。第１のはんだ付けコンタクト面５２０と、第２のはんだ付けコンタクト面６２０とは、外部からアクセス可能な、第１のオプトエレクトロニクス素子１０の電気的な接続面を形成する。第１はんだ付けコンタクト面５２０と、第２のはんだ付けコンタクト面６２０とは、例えば、表面実装方法に従って、電気的に接触接続される。第１のオプトエレクトロニクス素子１０は、この場合、ＳＭＤ素子を形成する。例えば、第１のはんだ付けコンタクト面５２０と、第２のはんだ付けコンタクト面６２０とは、リフローはんだによって、電気的に接触接続される。
【００４７】
オプトエレクトロニクス半導体チップ７００を包囲している、第１のオプトエレクトロニクス素子１０のケーシング１００の第１のキャビティ２００の領域内には、注封材料８００が入れられている。この注封材料８００は、ケーシング１００の第２のキャビティ３００内にも、ケーシング１００の接続チャネル４００内にも入れられている。注封材料８００の第１の部分８１０は、第１のキャビティ２００の、オプトエレクトロニクス半導体チップ７００を包囲している領域に入れられている。注封材料８００の第２の部分８２０は、第２のキャビティ３００内に入れられている。注封材料８００の第３の部分８３０は、接続チャネル４００内に配置されている。
【００４８】
注封材料８００は、例えばシリコーンまたはエポキシ樹脂またはシリコーンとエポキシ樹脂とのハイブリッド材料を含み得る。注封材料８００は、実質的に、電磁ビームに対して透過性であり、特に、オプトエレクトロニクス半導体チップ７００および／または波長変換素子７３０を通して放射された電磁ビームに対して透過性である。しかし、注封材料８００が着色されていてもよい。例えば、注封材料８００に散乱粒子が埋設されていてもよい。この散乱粒子は例えば、ＴｉＯ２を含み得る。注封材料８００は、埋設された波長変換発光材料も含み得る。
【００４９】
注封材料８００の、オプトエレクトロニクス半導体チップ７００を包囲する、第１のキャビティ２００の領域内に配置された第１の部分８１０は、オプトエレクトロニクス半導体チップ７００の側面および波長変換素子７３０の側面を、有利にはできるだけ完全に包囲するが、オプトエレクトロニクス半導体チップ７００を有しているオプトエレクトロニクス半導体チップ装置の上面は覆わない。すなわち、図１および２に示された例では、注封材料８００の第１の部分８１０は、波長変換素子７３０の上面７３１を覆わない。オプトエレクトロニクス半導体チップ７００が波長変換素子７３０を有していない場合には、オプトエレクトロニクス半導体チップ７００の上面７０１は、注封材料８００によって覆われない。
【００５０】
ボンディングワイヤー６３０は有利には完全に、注封材料８００の第１の部分８１０内に埋設されており、これによって、外部の機械的な作用による損傷から保護される。
【００５１】
波長変換素子７３０の上面７３１と、開放面２２０の、ケーシング１００の上面１０１に形成されている縁部２４０との間で、ケーシング１００の上面１０１に対して垂直な方向１１において、有利には、高さの違いは、６０μｍよりも低い。これに相応して、波長変換素子７３０が存在しない場合には、オプトエレクトロニクス半導体チップ７００の上面７０１またはオプトエレクトロニクス半導体チップ７００の上面７０１の上に配置された、別の素子の上面と、第１のキャビティ２００の縁部２４０との間で、ケーシング１００の上面１０１に対して垂直な方向において、有利には６０μｍを下回る高さの相違が生じるだろう。これによって、次のことが可能になる。すなわち、注封材料８００の第１の部分８１０が、第１のキャビティ２００の、周囲を包囲している壁部２３０、および、オプトエレクトロニクス半導体チップ７００および波長変換素子７３０の側壁も、実質的に完全に覆うことが可能になる。ここでは、注封材料８００の第１の部分８１０は、波長変換素子７３０の上面７３１に達する。
【００５２】
オプトエレクトロニクス半導体チップ７００は有利には、第１のキャビティ２００の、幾何学的な基本形状を有する部分のほぼ中央に配置されている。これによって、波長変換素子７３０の上面の外縁は、ほぼ全ての箇所で、実質的に一定の間隔２３１を、第１のキャビティ２００の、周囲を包囲している壁部２３０の縁部２４０に対して有している。この間隔２３１は、ここで、波長変換素子７３０の上面７３１の外縁と、第１のキャビティ２００の、周囲を囲んでいる壁部２３０の縁部２４０との間のより短い間隔として定められる。接続チャネル４００の領域と、張り出し部５００の領域のみにおいては、波長変換素子７３０の上面７３１の外縁と、第１のキャビティ２００の開放面２２０の縁部２４０とは、ケーシング１００の上面１０１に対して平行な方向において、さらに、相互に離れている。
【００５３】
ケーシング１００の上面１０１の近傍に配置されている、自身の自由表面で、注封材料８００は、メニスカスを形成する。このメニスカスの形状は実質的に、注封材料８００の表面張力によって決まる。引力作用は、ここで、下位の役割のみを果たす。波長変換素子７３０の上面７３１の縁部と、第１のキャビティ２００の周囲を囲んでいる壁部２３０との間には、第１のメニスカス８１２が形成される。第２のキャビティ３００内には、対向し合っている、第２のキャビティ３００の周囲を包囲している壁部３３０の部分同士の間に、第２のメニスカス８２２が形成される。
【００５４】
形成されたメニスカス８１２、８２２の半径は、注封材料８００のほぼ一定の静水圧によって、ほぼ等しい。しかし、相互に対向する、第２のキャビティ３００の周囲を包囲する壁部３３０の部分は、壁間隔３３１を有している。この壁間隔は、波長変換素子７３０の上面７３１の外縁と、第１のキャビティ２００の周囲を包囲する壁部２３０との間の間隔２３１よりも格段に大きい。ここから、次のことが結果として生じる。すなわち、注封材料８００の、第１のキャビティ２００内に配置されている第１の部分８１０が、第１のキャビティ２００の底面２１０から、注封材料８００の第１の部分８１０の第１のメニスカス８１２の最も深い点まで見込まれる第１の高さ８１１を有している、ということである。この第１の高さは、第２のキャビティ３００の底面から、注封材料８００の第２の部分８２０の第２のメニスカス８２２まで見込まれる第２の高さ８２１よりも大きい。
【００５５】
波長変換素子７３０の上面７３１と、第１のキャビティ２００の、周囲を取り囲んでいる壁部２３０との間の間隔は、ケーシング１００の上面１０１に対して平行な方向において、波長変換素子７３０の周りほぼ全体にわたって短く、第１のキャビティ２００の開放面２２０の縁部２４０の輪郭が、波長変換素子７３０の上面７３１の第１の幾何学的な形状に配向されているので、注封材料８００の、第１のキャビティ２００内に配置されている第１の部分８１０は、第１の高さ８１１を有している。この第１の高さは、オプトエレロニクス半導体チップ装置の高さ、および、第１のキャビティ２００の高さと、僅かに異なっている。これによって、次のことが保証される。すなわち、ボンディングワイヤー６３０の、第１のキャビティ２００の、幾何学的な基本形状を有する部分内に延在している部分が完全に、注封材料８００の、第１のキャビティ２００内に配置されている第１の部分８１０によって覆われていることが保証される。
【００５６】
第１のキャビティ２００の、周囲を取り囲んでいる壁部２３０の、相互に対向している部分同士も、第１のキャビティ２００の張り出し部２５０の領域において、相互に僅かな間隔を有しており、有利には、波長変換素子７３０の上面７３１と、第１のキャビティ２００の、周囲を囲んでいる壁部２３０との間の間隔２３１に相当する間隔を有しているので、注封材料８００の第１の部分８１０は、第１のキャビティ２００の張り出し部２５０の領域においても、第１の高さ８１１にほぼ同等する高さを有している。これによって、有利には、次のことが保証される。すなわち、ボンディングワイヤー６３０の、張り出し部２５０の領域内に延在する部分も、注封材料８００によって完全に覆われることが保証される。
【００５７】
波長変換素子７３０の上面７３１の外縁と、第１のキャビティ２００の、周囲を囲んでいる壁部２３０との間の、ケーシング１００の上面１０１に対して平行な方向における間隔２３１、並びに、第１のキャビティ２００の張り出し部２５０の領域における、周囲を囲んでいる壁部２３０の相互に対向する部分間の間隔は、有利には６００μｍを下回る。ここで、より短い間隔２３１が有利である。特に有利には、間隔２３１は、１００μｍから３００μｍの間である。
【００５８】
注封材料８００は、第１のオプトエレクトロニクス素子１０の製造時に、有利には、流体の形で、オプトエレクトロニクス素子１０のケーシング１００の第２のキャビティ３００内に充填され、第２のキャビティから、接続チャネル４００を介して、第１のキャビティ２００に達する。次に、注封材料８００が硬化する。注封材料８００を第２のキャビティ３００内に充填することによって、有利には、波長変換素子７３０の上面７３１が、注封材料８００を充填する間、注封材料８００の飛沫によって汚染されてしまうリスクが低減される。
【００５９】
第２のキャビティ３００と、僅かな程度ではあるが接続チャネル４００も、注封材料８００のための貯蔵所として用いられる。これによって、注封材料８００の充填量変動が補償される。第１のキャビティ２００は、第１の容積２０２を有している。第２のキャビティ３００は、第２の容積３０２を有している。有利には、第２の容積３０２は、第１の容積２０２と類似の大きさを有している、または、第１の容積２０２よりも大きい。第１のキャビティ２００の第１の容積２０２と、第２のキャビティ３００の第２の容積３０２並びに接続チャネル４００の容積とから成る容積全体は大きいので、キャビティ２００、３００内に充填される注封材料８００の充填量の変化は、第１のキャビティ２００内の注封材料８００の第１の部分８１０の第１の高さ８１１を僅かにしか変えない。
【００６０】
オプトエレクトロニクス半導体チップ７００ないしは波長変換素子７３０と、第１のキャビティ２００の、周囲を囲んでいる壁部２３０との間の間隔２３１が短いので、接続チャネル４００を介して、第２のキャビティ３００から第１のキャビティ２００に達する注封材料８００に毛管力が作用する。この毛管力の結果、第１のキャビティ２００に達する、注封材料８００の第１の部分８１０は、オプトエレクトロニクス半導体チップ７００および波長変換素子７３０の側面並びに第１のキャビティ２００の、周囲を囲んでいる壁部２３０を実質的に完全に濡らす。この完全な濡れは、波長変換素子７３０の上面７３１と、ケーシング１００の上面１０１との間の僅かな高さの差によってもサポートされる。
【００６１】
オプトエレクトロニクス半導体チップ７００および波長変換素子７３０並びに、第１のキャビティ２００の、周囲を囲んでいる壁部２３０の側面を完全に被覆することは、許容誤差範囲において、キャビティ２００、３００および接続チャネル４００内に入れられる、注封材料８００の充填量に依存しない。注封材料８００の充填量の変化は、結果的に、許容誤差範囲において、第２のキャビティ３００内に、注封材料８００の第２の部分８２０の第２の高さ８２１の変化だけを生じさせる。しかしこれは、極めて僅かな程度にしか、第１のキャビティ２００内の注封材料８００の第１の部分８１０の第１の高さ８１１の変化を生じさせない。
【００６２】
第１のキャビティ２００の、周囲を囲んでいる壁部２３０は、ケーシング１００の上面１０１に対して垂直に配向可能である。この場合には、第１のキャビティ２００は、円筒状の形状を有している。しかし、周囲を囲んでいる壁部２３０が、ケーシング１００の上面１０１と、直角とは異なる角度を成していてもよい。この場合には、第１のキャビティ２００は、底面２１０から開放面２２０の方へ拡張している、または、底面２１０から開放面の方へ先細りしている。第１のキャビティ２００はこの場合には、円錐台の形状に形成されている。ケーシング１００の上面１０１に対して垂直な、周囲を囲んでいる壁部２３０の個々の部分と、周囲を囲んでいる壁部２３０の他の部分とが、ケーシング１００の上面１０１に関して、異なる角度で配置されていてもよい。第２のキャビティ３００が、円筒状に、円錐台の形状に、またはその他の形状に形成されていてもよい。
【００６３】
キャビティ２００、３００および接続チャネル４００内に入れられている注封材料８００を硬化した後、ケーシング１００の、第２のキャビティ３００を含んでいる部分を切り離すことができる。これによって、第１のオプトエレクトロニクス素子１０のケーシング１００の大きさを低減することができる。例えば、ケーシング１００は、図１および２に概略的に示された分断面１１０に沿って切り分けられる。ここでこの分断面１１０は、第１のキャビティ２００と第２のキャビティ３００との間の接続チャネル４００を通って延在する。ケーシング１００の、第２のキャビティ３００を含んでいる部分は、注封材料８００の硬化後、もはや不必要である。
【００６４】
次に図３から１０に基づいて、別のオプトエレクトロニクス素子を説明する。これらの別のオプトエレクトロニクス素子は、それぞれ、図１および２の第１のオプトエレクトロニクス素子１０とほぼ一致している。第１のオプトエレクトロニクス素子１０では存在しているコンポーネントに対応している、別のオプトエレクトロニクス素子のコンポーネントには、図３から１０において、図１および２においても使用されている参照符号が付けられており、以下で、新たに説明されない。以下では、第１のオプトエレクトロニクス素子１０と、これらの別のオプトエレクトロニクス素子との間の違いだけを示す。
【００６５】
図３は、第２のオプトエレクトロニクス素子２０の概略的な平面図を示す。図４は、第２のオプトエレクトロニクス素子２０の、図３に示された切断線ＩＶ−ＩＶで切断された、概略的な断面図を示している。
【００６６】
第２のオプトエレクトロニクス素子２０は、第１のオプトエレクトロニクス素子１０とは、次の点において異なっている。すなわち、第２のオプトエレクトロニクス素子２０のケーシング１００の第１のキャビティ２００の、周囲を包囲している壁部２３０が、段階部２６０を有している、という点において異なっている。この段階部で、第１のキャビティ２００は、ケーシング１００の上面１０１に向かって広がっている。ここで、第１のキャビティ２００の高さは、ケーシング１００の上面１０１に対して垂直な方向１１において、底面２１０と段階部２６０との間で、オプトエレクトロニクス半導体チップの高さに合うように調整されている。すなわち、波長変換素子７３０の上面７３１と、段階部２６０との間には、垂直方向１１で、有利には、６０μｍを下回る高さの差が生じる。
【００６７】
第１のキャビティ２００内に配置されている、注封材料８００の第１の部分８１０は、第１のキャビティ２００の底面２１０から、第１のキャビティ２００の、周囲を囲んでいる壁部２３０における段階部２６０の高さまで延在しており、ここで、オプトエレクトロニクス半導体チップ７００および波長変換素子７３０の外面を覆っている。周囲を囲んでいる壁部２３０も、段階部２６０の高さまで有利には実質的に覆っている。
【００６８】
第２のオプトエレクトロニクス素子２０のケーシング１００の第２のキャビティ３００の、周囲を囲んでいる壁部３３０は、段階部を有していない。これによって、第１のオプトエレクトロニクス素子１０と比べて、第２のオプトエレクトロニクス素子２０では、第２のキャビティ３００の第２の容積３０２は、第１のキャビティ２００の第１の容積２０２に対してさらに増大される。すなわち第２のオプトエレクトロニクス素子２０の場合には、第２のキャビティ３００は、第１のキャビティ２００と比べて、より多くの量の注封材料８００を受容することができ、これによって、注封材料８００のための、より効果的な貯蔵所を形成することができる。これによって、第２のオプトエレクトロニクス素子の場合には、第１のオプトエレクトロニクス素子１０の場合よりも多くの注封材料８００の充填量変動を補償することができる。
【００６９】
第１のオプトエレクトロニクス素子１０の図示されていない、さらなる変形では、次のことによって、第２のキャビティ３００の容積は、第１のキャビティ２００の容積に比べて増大される。すなわち、第２のキャビティ３００が、第１のキャビティ２００よりも深く形成されることによってである。ケーシング１００の上面１０１に対して垂直な方向１１では、第２のキャビティ３００の底面は、第１のキャビティの底面２１０よりも、低く配置可能である。
【００７０】
図５は、第３のオプトエレクトロニクス素子３０の概略的な平面図を示している。第３のオプトエレクトロニクス素子３０では、ケーシング１００の第１のキャビティ２００は、張り出し部２５０を有していない。これによって、第１のキャビティ２００の底面２１０の形状は、第３のオプトエレクトロニクス素子３０の場合には、完全に、幾何学的な基本形状に相当する。これは、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的な形状を延ばすことによって形成される。これによって、第１のキャビティ２００の開放面２２０の縁部２４０の輪郭は、第３のオプトエレクトロニクス素子３０の場合には、波長変換素子７３０の上面７３１の縁部に、有利には、特に高い精度で追従する。
【００７１】
第２のリードフレーム部分６００のボンディング面６１０は、第３のオプトエレクトロニクス素子３０の場合には、接続チャネル４００の領域に配置されている。ボンディングワイヤー６３０は、オプトエレクトロニクス半導体チップ７００の上方の電気的なコンタクト面７１０から、第２のリードフレーム部分６００のボンディング面６１０に向かって延在しており、ここで、部分的には第１のキャビティ２００内に延在しており、部分的には接続チャネル４００内に延在している。
【００７２】
オプトエレクトロニクス半導体チップ装置の輪郭が、第１のキャビティ２００の、周囲を囲んでいる壁部２３０およびここから生じる、注封材料８００の、第１のキャビティ２００内に配置されている第１の部分８１０の、高い第１の高さ８１１によって、狭く囲まれていることによって、ボンディングワイヤー６３０の、第１のキャビティ２００内に延在する部分は、完全に、注封材料８００によって覆われている。有利には、波長変換素子７３０の縁部と、第１のキャビティ２００の周囲を囲んでいる壁部２３０との間の間隔２３１にほぼ相当する接続チャネル４００の幅４０１が狭いことによって、接続チャネル４００の領域においても、注封材料８００の高い充填レベルが得られる。これによって、ボンディングワイヤー６３０の、接続チャネル４００内に延在する部分も、完全に、注封材料８００によって覆われ、これによって、外部の機械的な作用による損傷から保護される。
【００７３】
第３のオプトエレクトロニクス素子３０の場合にも、注封材料８００の硬化の後に、ケーシング１００の、第２のキャビティ３００を包囲している部分を切り離すことができる。これは例えば、図５に概略的に示された分断面１００に沿って行われる。
【００７４】
図６は、第４のオプトエレクトロニクス素子４０の概略的な平面図を示している。第４のオプトエレクトロニクス素子４０の場合には、ケーシング１００は、第１のキャビティ２００と第２キャビティ３００との他に、さらに別の第２のキャビティ１３００を有している。この別の第２のキャビティ１３００は、第２の接続チャネル１４００を介して、第１のキャビティ２００と接続されている。
【００７５】
第４のオプトエレクトロニクス素子４０の場合には、第１のキャビティ２００内に、オプトエレクトロニクス半導体チップ７００の他に、別のオプトエレクトロニクス半導体チップ１７００が配置されている。この別のオプトエレクトロニクス半導体チップ１７００は、オプトエレクトロニクス半導体チップ７００のように構成可能であり、その上面に、波長変換素子または他の素子も有し得る。その波長が、オプトエレクトロニクス半導体チップ７００によって放射された電磁ビームの波長に相当する電磁ビームを放射するように、この別のオプトエレクトロニクス半導体チップ１７００を構成することができる。しかし、別のオプトエレクトロニクス半導体チップ１７００を、異なる波長を有する電磁ビームを放射するように設けることもできる。
【００７６】
第４のオプトエレクトロニクス素子４０のケーシング１００の第１のキャビティ２００は、張り出し部２５０を有していない。
【００７７】
第４のオプトエレクトロニクス素子４０のケーシング１００内には、第１のリードフレーム部分５００と、第２のリードフレーム部分６００の他に、別の第１のリードフレーム部分１５００と、別の第２のリードフレーム部分１６００が埋設されている。この別の第１のリードフレーム部分１５００は、別のチップ受容面と、別の第１のはんだ付けコンタクト面とを有している。この別の第２のリードフレーム部分１６００は、別のボンディング面と、別の第２のはんだ付けコンタクト面とを有している。第１のリードフレーム部分５００のチップ受容面５１０と、別の第１のリードフレーム部分１５００の別のチップ受容面は、第１のキャビティ２００の底面２１０の領域に配置されている。第２のリードフレーム部分６００のボンディング面６１０は、接続チャネル４００の領域内に配置されている。別の第２のリードフレーム部分１６００の別のボンディング面は、別の接続チャネル１４００の領域内に配置されている。
【００７８】
第１のオプトエレクトロニクス半導体チップ７００は、第１のリードフレーム部分５００のチップ受容面５１０上に配置されており、ボンディングワイヤー６３０によって、第２のリードフレーム部分６００のボンディング面６１０と接続されている。ボンディングワイヤー６３０はここで、部分的に第１のキャビティ２００を通って、かつ、部分的に接続チャネル４００を通って延在している。別のオプトエレクトロニクス半導体チップ１７００は、別の第１のリードフレーム部分１５００の別のチップ受容面に配置されており、別のボンディングワイヤー１６３０を用いて、別の第２のリードフレーム部分１６００の別のボンディング面と接続されている。別のボンディングワイヤー１６３０は、ここで、部分的に第１のキャビティ２００を通って延在し、かつ、部分的に別の接続チャネル１４００を通って延在していり。
【００７９】
第１のリードフレーム部分５００と、別の第１のリードフレーム部分１５００とを一体で、共通の第１のリードフレーム部分として形成することも可能である。択一的に、または、付加的に、第２のリードフレーム部分６００と別の第２のリードフレーム部分１６００とを、これに相応して、一体的に、共通の第２のリードフレーム部分として形成することができる。この場合には、オプトエレクトロニクス半導体チップ７００と別のオプトエレクトロニクス半導体チップ１７００とは、共通の第１のリードフレーム部分と、共通の第２のリードフレームとの間で、電気的に並列接続されている。これに対して、第１のリードフレーム部分５００、１５００、および／または、第２のリードフレーム部分６００、１６００が別個に形成されている場合には、オプトエレクトロニクス半導体チップ７００および別のオプトエレクトロニクス半導体チップ１７００は、第１のはんだ付けコンタクト面、別の第１のはんだ付けコンタクト面、第２のはんだ付けコンタクト面および別の第２のはんだ付けコンタクト面を介して、別個に駆動制御される。
【００８０】
第４のオプトエレクトロニクス素子４０のケーシング１００では、注封材料８００は、第２のキャビティおよび／または別の第２のキャビティ１３００を介して充填され、接続チャネルおよび別の接続チャネル１４００を介して、第１のキャビティ２００内に、および、場合によっては、第２のキャビティ３００または別の第２のキャビティ１３００内に達する。ここで、注封材料８００の別の部分８４０は、この別の第２のキャビティ１３００内に残る。
【００８１】
注封材料８００を硬化した後、ケーシング１００の、第２のキャビティ３００と、別の第２のキャビティ１３００とを含んでいる部分が分断される。これは例えば、図６に示された分断面１１０に沿って行われる。
【００８２】
図７は、第５のオプトエレクトロニクス素子５０の概略的な平面図を示している。この第５のオプトエレクトロニクス素子５０は、図６の第４のオプトエレクトロニクス素子４０とほぼ一致している。しかし、第５のオプトエレクトロニクス素子５０では、別の第２のキャビティ１３００は存在していない。このため、第１のキャビティ２００は、第５のオプトエレクトロニクス素子５０では、接続チャネル４００を介してのみ、第２のキャビティ３００と接続されているのではなく、付加的に、別の接続チャネル１４００も介して接続される。
【００８３】
接続チャネル４００は、第５のオプトエレクトロニクス素子５０の場合には、ボンディングワイヤー６３０の一部を収容するために用いられる。別の接続チャネル１４００は、第５のオプトエレクトロニクス素子５０の場合には、別のボンディングワイヤー１６３０の一部を収容するために用いられる。
【００８４】
注封材料８００は、第５のオプトエレクトロニクス素子５０のケーシング１００の場合には、第２のキャビティ３００内に充填され、そこから、接続チャネル４００と別の接続チャネル１４００とを介して、第１のキャビティ２００に達する。接続チャネル４００内では、接続チャネル４００内に残っている注封材料８００が、ボンディングワイヤー６３０の、接続チャネル４００内に配置されている部分を覆う。別の接続チャネル１４００においては、別の接続チャネル１４００内に残っている注封材料８００は、別のボンディングワイヤー１６３０の、別の接続チャネル１４００内に配置されている部分を覆う。
【００８５】
図８は、第６のオプトエレクトロニクス素子６０の概略的な平面図を示している。第６のオプトエレクトロニクス素子６０のケーシング１００では、第１のキャビティ２００は、接続チャネル４００を介して、第２のキャビティ３００と接続されている。第１のキャビティ２００は、張り出し部２５０に加えて、別の張り出し部１２５０を有している。従って、第６のオプトエレクトロニクス素子６０では、底面２１０の形状は、オプトエレクトロニクス半導体チップ７００の上面７０１の第１の幾何学的な形状を延ばすことよって得られる幾何学的な基本形状と、張り出し部２５０の領域においても、別の張り出し部１２５０の領域においても、異なっている。
【００８６】
第６のオプトエレクトロニクス素子６０は、同様に、第１のリードフレーム部分５００と第２のリードフレーム部分６００の他に、別の第１のリードフレーム部分１５００と別の第２のリードフレーム部分１６００とを有している。この別の第１のリードフレーム部分１５００は、第１のリードフレーム部分５００と同様に、第１のキャビティ２００の幾何学的な基本形状の領域内に配置されている。第２のリードフレーム部分６００は、第１のキャビティ２００の張り出し部２５０の領域内に配置されている。別の第２のリードフレーム部分１６００は、別の張り出し部１２５０の領域内に配置されている。オプトエレクトロニクス半導体チップ７００は、第１のリードフレーム部分５００のチップ受容面５１０上に配置されており、ボンディングワイヤー６３０を用いて、第２のリードフレーム部分６００のボンディング面６１０と接続されている。別のオプトエレクトロニクス半導体チップ１７００は、別の第１のリードフレーム部分１５００のチップ受容面上に配置されており、別のボンディングワイヤー１６３０を用いて、別の第２のリードフレーム部分１６００のボンディング面と接続されている。
【００８７】
図９は、第７のオプトエレクトロニクス素子７０の概略的な平面図を示している。第７のオプトエレクトロニクス素子７０は実質的に、第６のオプトエレクトロニクス素子６０に相当する。しかし、張り出し部２５０と別の張り出し部１２５０は、第７のオプトエレクトロニクス素子７０では、第１のキャビティ２００の、第２のキャビティ３００とは反対側の面に配置されている。また、張り出し部２５０と、別の張り出し部１２５０は、図８の第６のオプトエレクトロニクス素子６０では、第１のキャビティ２００の、第２のキャビティ３００とは反対側の面に配置されている。図９に示された装置は、次のことを可能にする。すなわち、第１のキャビティ２００と第２のキャビティ３００との間の接続チャネル４００を、図９の第７のオプトエレクトロニクス素子７０の場合に、図８の第６のオプトエレクトロニクス素子６０の場合よりも短く形成することを可能にする。
【００８８】
図１０は、第８オプトエレクトロニクス素子８０を有している素子結合体８５の概略的な平面図を示している。素子結合体８５の第８のオプトエレクトロニクス素子８０は、共通の作業ステップにおいて製造され、図１０に示された、時間的に続く作業ステップにおいて、分断面１１０に沿って切り分けられる。
【００８９】
複数の第８のオプトエレクトロニクス素子８０の各々では、第１のキャビティ２００は、張り出し部２５０と、別の張り出し部１２５０とを有している。ここで第１のキャビティ２００は、接続チャネル４００を介して、第２のキャビティ３００と接続されている。第１のキャビティ２００には、オプトエレクトロニクス半導体チップ７００の他に、さらに、別のオプトエレクトロニクス半導体チップ１７００が配置されている。この点では、第８のオプトエレクトロニクス素子８０は、図８の第６のオプトエレクトロニクス素子６０および図９の第７のオプトエレクトロニクス素子７０に相当する。
【００９０】
しかし、付加的に、素子結合体８５では、各第８のオプトエレクトロニクス素子８０の第２のキャビティ３００は、別の接続チャネル１４００を介して、各隣接する第８のオプトエレクトロニクス素子８０の第１のキャビティ２００と接続されている。素子結合体８５の第８のオプトエレクトロニクス素子８０の製造の間、注封材料８００は、第８のオプトエレクトロニクス素子８０の第２のキャビティ３００内に充填され、接続チャネル４００を介して、同じ、第８のオプトエレクトロニクス素子８０それぞれの第１のキャビティ２００内に達し、別の接続チャネル１４００を介して、各隣接する第８のオプトエレクトロニクス素子８０の第１のキャビティ２００内に達する。素子結合体８５の全ての第８のオプトエレクトロニクス素子８０の第１のキャビティ２００と第２のキャビティ３００の大きい、つながっている容積によって、入れられる注封材料８００の充填量変動に対する、さらに格段に大きいトレランスが得られる。
【００９１】
注封材料８００を硬化した後、素子結合体８５の第８のオプトエレクトロニクス素子８０が相互に分けられる。さらに、第８のオプトエレクトロニクス素子８０のケーシング１００の、第２のキャビティ３００を含んでいる部分それぞれが分断される。
【００９２】
図１〜９の、オプトエレクトロニクス素子１０、２０、３０、４０、５０、６０、７０も、図１０に相応して、素子結合体として製造可能である。オプトエレクトロニクス素子１０、２０、３０、４０、５０、６０、７０、８０の残りの特徴も、任意に相互に組み合わせ可能である。
【００９３】
本発明を、有利な実施例に基づいて詳細に記載および説明したが、本発明は、開示された例に制限されない。むしろ、本発明の保護範囲を逸脱することなく、ここから、別の形態が当業者によって導出可能である。
【符号の説明】
【００９４】
１０  第１のオプトエレクトロニクス素子、  １１  垂直方向、  ２０  第２のオプトエレクトロニクス素子、  ３０  第３のオプトエレクトロニクス素子、  ４０  第４のオプトエレクトロニクス素子、  ５０  第５のオプトエレクトロニクス素子、  ６０  第６のオプトエレクトロニクス素子、  ７０  第７のオプトエレクトロニクス素子、  ８０  第８のオプトエレクトロニクス素子、  ８５  素子結合体、  １００  ケーシング、  １０１  上面、  １１０  分断面、  ２００  第１のキャビティ、  ２０１  幅、  ２０２  第１の容積、  ２１０  底面、  ２２０  開放面、  ２３０  周囲を包囲している壁部、  ２３１  間隔、  ２４０  縁部、  ２５０  張り出し部、  ２６０  段階部、  ３００  第２のキャビティ、  ３０１  幅、  ３０２  第２の容積、  ３３０  周囲を包囲している壁部、  ３３１  壁間隔、  ４００  接続チャネル、  ４０１  幅、  ５００  第１のリードフレーム部分、  ５１０  チップ受容面、  ５２０  第１のはんだ付けコンタクト面、  ６００  第２のリードフレーム部分、  ６１０  ボンディング面、  ６２０  第２のはんだ付けコンタクト面、  ６３０  ボンディングワイヤー、  ７００  オプトエレクトロニクス半導体チップ、  ７０１  上面、  ７０２  下面、  ７１０  上方の電気的なコンタクト面、  ７２０  下方の電気的なコンタクト面、  ７３０  波長変換素子、  ７３１  上面、  ７４０  空白部、  ８００  注封材料、  ８１０  第１の部分、  ８１１  第１の高さ、  ８１２  第１のメニスカス、  ８２０  第２の部分、  ８２１  第２の高さ、  ８２２  第２のメニスカス、  ８３０  第３の部分、  ８４０  別の部分、  １２５０  別の張り出し部、  １３００  別の第２のキャビティ、  １４００  別の接続チャネル、  １５００  別の第１のリードフレーム部分、  １６００  別の第２のリードフレーム部分、  １６３０  別のボンディングワイヤー、  １７００  別のオプトエレクトロニクス半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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