(57)【特許請求の範囲】
【請求項１】
第１領域と、第２領域と、第３領域と、を有するＳｉ基板と、
第１直流阻止キャパシタと、前記第１直流阻止キャパシタの両端に接続された２つの領域を有する入力伝送線路と、前記入力伝送線路に接続された第１の入力パッド部と、第１バイアス回路と、を有し、前記Ｓｉ基板の前記第１領域に設けられた入力回路と、
窒化物系半導体層を含む第１の半導体素子と、
前記第１の入力パッド部と前記第１の半導体素子とを接続する第１ボンディングワイヤと、
第２直流阻止キャパシタと、前記第２直流阻止キャパシタの両端に接続された２つの領域を有する段間伝送線路と、前記段間伝送線路に接続された第１の出力パッド部と、第２バイアス回路と、前記段間伝送線路に接続された分配伝送線路と、第３バイアス回路と、前記分配伝送線路に接続された第２の入力パッド部と、を有し、前記Ｓｉ基板の前記第２領域に設けられた段間回路と、
前記第１の半導体素子と前記出力パッド部とを接続する第２ボンディングワイヤと、
窒化物系半導体層を含む第２の半導体素子と、
前記第２の入力パッド部と前記第２の半導体素子とを接続する第３ボンディングワイヤと、
第２の出力パッド部と、前記第２の出力パッド部に接続された合成伝送線路と、第３直流阻止キャパシタと、前記合成伝送線路の出力端に接続されかつ前記第２直流阻止キャパシタの両端に接続された２つの領域を有する出力伝送線路と、第４バイアス回路と、を有し、前記Ｓｉ基板の前記第３領域に設けられた出力回路と、
前記第２の出力パッド部と前記第２の半導体素子とを接続する第４ボンディングワイヤと、
前記第１および第２の半導体素子と、前記入力回路と、前記段間回路と、前記出力回路と、が接合されたパッケージと、
を備え、
前記第１バイアス回路は、第１接地キャパシタと、前記入力パッド部と前記第１直流阻止キャパシタとの間の前記入力伝送線路の領域と前記第１接地キャパシタとに接続された第１伝送線路と、を有し、
前記第２バイアス回路は、第２接地キャパシタと、前記出力パッド部と前記第２直流阻止キャパシタとの間の前記段間伝送線路の領域と前記第２接地キャパシタとに接続された第２伝送線路と、を有し、
前記第３バイアス回路は、第３接地キャパシタと、前記分配伝送線路と前記第３接地キャパシタとに接続された第３伝送線路と、を有し、
前記第４バイアス回路は、第４接地キャパシタと、前記合成伝送線路と前記第４接地キャパシタとに接続された第４伝送線路と、を有し、
前記第１〜第４の接地キャパシタおよび前記第１〜第３の直流阻止キャパシタは、前記Ｓｉ基板の表面に設けられた下部金属膜と、前記下部金属膜の上に設けられかつＳｉ酸化膜またはＳｉ窒化膜を含む第１誘電体層と、前記第１誘電体層の上に設けられた上部金属膜と、を含む、高周波半導体増幅器。
【請求項２】
前記第１の半導体素子の前記窒化物系半導体層は、ＳｉＣ基板上またはダイアモンド基板上に設けられ、
前記第２の半導体素子の前記窒化物系半導体層は、ＳｉＣ基板上またはダイアモンド基板上に設けられた請求項１記載の高周波半導体増幅器。  
【請求項３】
前記Ｓｉ基板は連続しており、
前記第１領域と前記第２領域との間に第１のスルーホールが設けられ、
前記第２領域と前記第３領域との間に第２のスルーホールが設けられ、
前記第１の半導体素子は、前記第１のスルーホール内に配置され、
前記第２の半導体素子は、前記第２のスルーホール内に配置された請求項１または２に記載の高周波半導体増幅器。
【請求項４】
前記Ｓｉ基板は、前記第１領域と、前記第２領域と、前記第３領域と、に分離され、
前記第１の半導体素子は、前記第１領域と前記第２領域との間に配置され、
前記第２の半導体素子は、前記第２領域と前記第３領域との間に配置された、請求項１または２に記載の高周波半導体増幅器。
【請求項５】
第１〜４伝送線路の電気長は、それぞれ８１°以上かつ９９°以下である請求項１〜３のいずれか１つに記載の高周波半導体増幅装置。
【請求項６】
前記入力伝送線路、前記段間伝送線路、前記出力伝送線路、前記第１〜第４の伝送線路は、前記Ｓｉ基板の表面に設けられた金属膜上に設けられたＳｉ酸化膜またはＳｉ窒化膜を含む第２誘電体層を有する請求項１〜５のいずれか１つに記載の高周波半導体増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体増幅器に関する。
【背景技術】
【０００２】
ＭＭＩＣ（Microwave  Monolithic  Integrated  Circuit：マイクロ波集積回路)化増幅器を用いると、レーダー装置や通信機器の小型化が容易となる。
【０００３】
ＭＭＩＣ化増幅器は、たとえば、ＳｉＣやＳｉ基板上に窒化物系半導体層を設けたウェーハを用いることにより実現できる。
【０００４】
ただし、ＳｉＣ基板上に形成された窒化物系半導体層（ＡｌＧａＮ／ＧａＮ／ＳｉＣ）に設けられたＭＭＩＣは、キャパシタの耐圧が低くかつ高価である。また、Ｓｉ基板上に形成された窒化物系半導体層（ＡｌＧａＮ／ＧａＮ／Ｓｉ）に設けられたＭＭＩＣは、半導体素子からの発生熱に対して放熱性が不十分である。  
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−３２１３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
放熱性が高められ、低コストで量産性に富む高周波半導体増幅器を提供する。
【課題を解決するための手段】
【０００７】
実施形態の高周波半導体増幅器は、Ｓｉ基板と、入力回路と、第１の半導体素子と、第１ボンディングワイヤと、段間回路と、第２ボンディングワイヤと、第２の半導体素子と、第３ボンディングワイヤと、出力回路と、第４ボンディングワイヤと、パッケージと、を有する。前記Ｓｉ基板は、第１領域と、第２領域と、第３領域と、を有する。前記入力回路は、第１直流阻止キャパシタと、前記第１直流阻止キャパシタの両端に接続された２つの領域を有する入力伝送線路と、前記入力伝送線路に接続された第１の入力パッド部と、第１バイアス回路と、を有し、前記Ｓｉ基板の前記第１領域に設けられる。前記第１の半導体素子は、ＳｉＣ基板上に設けられた窒化物系半導体層を含む。前記第１ボンディングワイヤは、前記第１の入力パッド部と前記第１の半導体素子とを接続する。前記段間回路は、第２直流阻止キャパシタと、前記第２直流阻止キャパシタの両端に接続された２つの領域を有する段間伝送線路と、前記段間伝送線路の一方の領域に接続された第１の出力パッド部と、第２バイアス回路と、前記段間伝送線路の他方の領域に接続された分配伝送線路と、第３バイアス回路と、前記分配伝送線路に接続された第２の入力パッド部と、を有し、前記Ｓｉ基板の前記第２領域に設けられる。前記第２のボンディングワイヤは、前記第１の半導体素子と前記第１の出力パッド部とを接続する。前記第２の半導体素子は、ＳｉＣ基板上に設けられた窒化物系半導体層を含む。前記第３ボンディングワイヤは、前記第２の入力パッド部と前記第２の半導体素子とを接続する。前記出力回路は、第２の出力パッド部と、第２の出力パッド部に接続された合成伝送線路と、第３直流阻止キャパシタと、前記合成伝送線路の出力端に接続されかつ前記第２直流阻止キャパシタの両端に接続された２つの領域を有する出力伝送線路と、第４バイアス回路と、を有し、前記Ｓｉ基板の前記第３領域に設けられる。前記第４ボンディングワイヤは、前記第２の出力パッド部と前記第２の半導体素子とを接続する。前記パッケージは、金属板と枠部から構成される。前記金属板には、前記第１および第２の半導体素子と、前記入力回路と、前記段間回路と、前記出力回路と、が接合される。前記枠部は、入力端子と、出力端子とを有する。前記第１バイアス回路は、第１接地キャパシタと、前記第１の入力パッド部と前記第１直流阻止キャパシタとの間の前記入力伝送線路の領域と前記第１接地キャパシタとに接続された第１伝送線路と、を有する。前記第２バイアス回路は、第２接地キャパシタと、前記第１の出力パッド部と前記第２直流阻止キャパシタとの間の前記段間伝送線路の領域と前記第２接地キャパシタとに接続された第２伝送線路と、を有する。前記第３バイアス回路は、第３接地キャパシタと、前記分配伝送線路と前記第３接地キャパシタとに接続された第３伝送線路と、を有する。前記第４バイアス回路は、第４接地キャパシタと、前記合成伝送線路と前記第４接地キャパシタとに接続された第４伝送線路と、を有する。前記第１〜第４の接地キャパシタおよび前記第１〜第３の直流阻止キャパシタは、前記Ｓｉ基板の表面に設けられた下部金属膜と、前記下部金属膜の上に設けられかつＳｉ酸化膜またはＳｉ窒化膜を含む第１誘電体層と、前記第１誘電体層の上に設けられた上部金属膜と、を含む。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は第１の実施形態にかかる高周波増幅器の模式平面図、図１（ｂ）はそのＡ−Ａ線に沿った模式断面図、である。
【図２】図２（ａ）は直流阻止キャパシタの模式斜視図、図２（ｂ）は接地キャパシタの模式斜視図、である。
【図３】図３（ａ）は第１の実施形態の第１変形例にかかる高周波半導体増幅器の模式平面図、図３（ｂ）は第１実施形態の第２変形例にかかる高周波半導体増幅器の模式平面図、である。
【図４】第２の実施形態にかかる高周波半導体増幅器の模式斜視図である。
【図５】第２の実施形態にかかる高周波半導体増幅器の第２の半導体素子の近傍を部分拡大した模式斜視図である。
【図６】第３の実施形態にかかる高周波半導体増幅器の模式斜視図である。
【図７】第３の実施形態にかかる高周波半導体増幅器の第２の半導体素子の近傍を部分拡大した模式斜視図である。
【図８】比較例にかかる高周波半導体増幅器の模式斜視図である。
【図９】比較例にかかる高周波半導体増幅器の第２の半導体素子の近傍を部分拡大した模式斜視図である。
【図１０】伝送線路の変形例を表す模式断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態を説明する。
図１（ａ）は第１の実施形態にかかる高周波増幅用半導体装置の模式平面図、図１（ｂ）はそのＡ−Ａ線に沿った模式断面図、である。
高周波半導体増幅器は、金属板１０および枠部８０からなるパッケージＰＫと、入力回路２０と、半導体素子４０と、第１ボンディングワイヤ６２と、出力回路３０と、第２ボンディングワイヤ６４と、を有する。
【００１０】
入力回路２０は、離間した第１領域２２ａと第２領域２２ｂとを有する入力伝送線路２２と、第２領域２２ｂに接続された入力パッド部２３と、第１領域２２ａと第２領域２２ｂとの間に接続された第１直流阻止キャパシタ２７と、第１バイアス回路２６と、を有し、Ｓｉ基板２８に設けられる。第１バイアス回路２６は、第１接地キャパシタ２４と、第２領域２２ｂに接続された一方の端部と第１接地キャパシタ２４に接続された他方の端部とを有する第１伝送線路２５と、を有する。第１伝送線路２５の電気長ＥＬ２５を基本波の４分の１波長近傍（８１°〜９９°）にすると、入力伝送線路２２側からみた第１バイアス回路２６の基本波でのインピーダンスを高くできる。  
【００１１】
出力回路３０は、出力パッド部３３と、出力パッド部３３に接続された第１領域３２ａと第２領域３２ｂとを有する出力伝送線路３２と、出力伝送線路３２の第１領域３２ａと第２領域３２ｂとの間に接続された第２直流阻止キャパシタ３７と、出力バイアス回路３６と、を有し、Ｓｉ基板３８に設けられる。出力バイアス回路３６は、第２接地キャパシタ３４と、出力伝送線路３２の第１領域３２ａに接続された一方の端部と第２接地キャパシタ３４に接続された他方の端部とを有する第２伝送線路３５と、を有する。
【００１２】
第１ボンディングワイヤ６２は、入力パッド部２３と半導体素子４０の入力電極４０ａとを接続する。また、第２ボンディングワイヤ６４は、半導体素子４０の出力電極４０ｂと出力パッド部３３とを接続する。第２伝送線路３５の電気長ＥＬ３５を基本波の４分の１波長近傍（８１°〜９９°）にすると、出力伝送線路３２側からみた出力バイアス回路３６の基本波でのインピーダンスを高くできる。
【００１３】
第１および第２の接地キャパシタ２４、３４、および第１および第２の直流阻止キャパシタ２７、３７は、Ｓｉ酸化膜またはＳｉ窒化膜などの誘電体層９４が上下金属膜で挟まれかつＳｉ基板２８、３８のそれぞれの表面に設けられる。
【００１４】
パッケージＰＫは、金属板１０と、金属板１０の周辺部に設けられた枠部８０と、を有する。枠部８０は、その表面に入力端子８２、出力端子８４などを有する。枠部８０の表面には、バイアス回路に接続するための端子がさらに設けられてもよい。枠部８０の表面を、蓋部（図示せず）により封止すると、パッケージ内部を気密封止できる。
【００１５】
枠部８０は、アルミナ（Ａｌ２Ｏ３）や窒化アルミニウム（ＡｌＮ）などのセラミックとすることができる。また、金属板１０は、ＣｕＷやＣｕＭｏなどとすることができる。枠部８０と、金属板１０と、は、銀ロウなどで接合される。
【００１６】
枠部８０と入力回路２０との間、および枠部８０と出力回路３０との間にチップキャパシタを設けることができる。チップキャパシタの静電容量を１００ｐＦ以上などとし、その上部電極とバイアス回路を構成する伝送線路の端部とをボンディングワイヤなどで接続すると、電源ノイズなどを低減できる。
【００１７】
図２（ａ）は直流阻止キャパシタの模式斜視図、図２（ｂ）は接地キャパシタの模式斜視図、である。
図２（ａ）に表すように、たとえば、第２直流阻止キャパシタ３７は、出力伝送線路３２の第１領域３２ａと第２領域３２ｂとの間隙に設けられる。第１領域３２ａの上に誘電体層９４が設けられ、誘電体層９４の上に上部電極３７ａが設けられる。エアーブリッジなどからなる接続導体３７ｂは、上部電極３７ａと、出力伝送線路３２の第２領域３２ｂと、にそれぞれ接続される。なお、直流阻止キャパシタの構造は、図２（ａ）に限定されない。
【００１８】
図２（ｂ）に表すように、第２接地キャパシタ３４は、下部電極３４ａと、下部電極３４ａの上に設けられた誘電体層９７と、誘電体層９７の上に設けられた上部電極３４ｂと、エアーブリッジなどからなる接続導体３４ｃと、を有する。接続導体３４ｃは、第２伝送線路３５の端部と、上部電極３４ｂと、に接続される。下部電極３４ａは、Ｓｉ基板２８、３８に設けられたスルーホール（図示せず）などを介して金属板１０（接地）に接続される。なお、接地キャパシタの構造は、図２（ｂ）に限定されない。誘電体層９４、９７を第１誘電体層と呼ぶことにする。第１誘電体層９４、９７とは、同一プロセスで形成してもよいし、別プロセスで形成して異なる厚さ、異なる膜質としてもよい。
【００１９】
回路部分は大きな発熱を伴わないので放熱のためにＳｉＣ基板やダイヤモンド基板のような高価なウェーハ上に設ける必要がない。入力回路２０および出力回路３０をＳｉ基板２８、３８に設けると、大きな面積を必要とする回路部分を安価なＳｉ基板でつくれるので低コストとなる。また、入力回路２０および出力回路３０をＳｉ基板２８、３８に設けると、バイアス回路を構成する接地キャパシタや直流阻止キャパシタを半導体製造プロセスを用いて形成できるのでキャパシタ耐圧を高めることができる。
【００２０】
半導体素子４０は、ＨＥＭＴ（High  Electron  Mobility  Transistor)を含む電界効果トランジスタなどとすることができる。電界効果トランジスタは、ＳｉＣ基板またはダイアモンド基板上に設けられた窒化物系半導体層を含む。もし、Ｓｉ基板上に窒化物系半導体層を形成するとウェーハを低価格にできるが、ＳｉＣ基板やダイアモンド基板に比較して放熱性が低下し半導体素子４０の特性や信頼性が低下するので好ましくない。ＳｉＣ基板やダイアモンド基板上に窒化物系半導体を設けたウェーハ上に高密度な発熱を伴うＨＥＭＴ部分だけを設けることで、高い放熱性と低価格とを両立することができる。
【００２１】
電界効果トランジスタは、マルチフィンガー電極により電流が制御される複数のセル領域からなる。それぞれのセル領域には、フィンガーゲート電極、フィンガードレイン電極、フィンガーソース電極を含むフィンガー電極が設けられる。フィンガーゲート電極は束ねられてゲート端子電極に接続される。フィンガードレイン電極は、束ねられてドレイン端子電極に接続される。また、フィンガーソース電極は、束ねられて、接地に接続される。
【００２２】
図３（ａ）は第１の実施形態の第１変形例にかかる高周波半導体増幅器の模式平面図、図３（ｂ）は第１実施形態の第２変形例にかかる高周波半導体増幅器の模式平面図、である。
出力回路３０は、たとえば、所定の特性インピーダンスおよび所定の電気長を有する合成伝送線路６０をさらに有することができる。合成伝送線路６０は、インピーダンス変換回路としても機能する。
【００２３】
半導体素子４０がマルチセル構造であると、出力電極（たとえば、ドレイン電極）４０ｂがセル配列方向に沿って長くなる。出力回路３０の出力パッド部３３が長くなるのに従い、出力伝送線路３２の端部３２ｃからセルまでの距離が不均一となる。図３（ａ）に表すように、合成伝送線路６０の２つの端部６０ａ、６０ｂと出力パッド部３３との接続位置がＡ−Ａ線に沿って対称であり、かつ複数のセルが均一に動作するように接続することが好ましい。
【００２４】
出力バイアス回路３６を構成する第２伝送線路３５の電気長を、４分の１波長（たとえば、８１°以上かつ９９°以下）とすると、出力伝送線路３２からみた出力バイアス回路３６のインピーダンスを高くすることができる。
【００２５】
また、図３（ｂ）に表すように、出力パッド部３３を２分割してもよい。半導体素子４０の出力電極４０ｂを２分割し、これに対応するように出力パッド部３３も２分割（３３ａ、３３ｂ）する。さらに出力パッド部３３ａの中心を合成伝送線路６０の端部６０ａと接続し、出力パッド部３３ｂの中心を合成伝送線路６０の端部６０ｂに接続すると、セル間で動作が均一になる。分割した出力パッド部３３ａと３３ｂとの間にアイソレーション抵抗３３ｃを設けてもよい。これによりループ発振が回避される。アイソレーション抵抗３３ｃはＳｉ半導体製造プロセスで形成可能なＳｉバルクもしくは金属薄膜を用いることができる。
【００２６】
入力回路２０は、たとえば、所定の特性インピーダンスおよび所定の電気長を有する分配伝送線路をさらに有することができる。また、分配伝送線路は、インピーダンス変換回路として機能する。
【００２７】
図４は、第２の実施形態にかかる高周波半導体増幅器の模式斜視図である。
また、図５は、第２の実施形態にかかる高周波半導体増幅器の第２の半導体素子の近傍を部分拡大した模式斜視図である。第１の実施形態が１段増幅器であったのに対して、第２の実施形態は多段増幅器である。多段増幅器の組み立てを容易にするために、第１の実施形態が複数のＳｉ基板に回路部分を作り分けていたことに対して、１枚のＳｉ基板上に半導体素子が入る程度のスルーホールＴＨを開け、その周辺に回路を形成している。
【００２８】
高周波半導体増幅器は、金属板１０と枠部８０とからなるパッケージＰＫと、入力回路２０と、第１の半導体素子４０と、第１ボンディングワイヤと、段間回路５０と、第２ボンディングワイヤと、第２の半導体素子４１、４２と、第３ボンディングワイヤ６３（図５）と、出力回路７０と、第４ボンディングワイヤ６５（図５）と、を有する。なお、図４にはボンディングワイヤを図示していない。図５には、一例として、第２の半導体素子４１と、回路を接続する第３および第４のボンディングワイヤ６３、６５を図示している。
【００２９】
入力回路２０は、第１直流阻止キャパシタ２７と、第１直流阻止キャパシタ２７の両端に接続された２つの領域２２ａ、２２ｂを有する入力伝送線路２２と、入力伝送線路２２の領域２２ｂに接続された第１の入力パッド部２３と、第１バイアス回路２６と、を有し、Ｓｉ基板上に設けられる。
【００３０】
第１の半導体素子４０は、ＳｉＣ基板またはダイアモンド基板上に設けられた窒化物系半導体層を含み、金属板１０の上に設けられる。第１ボンディングワイヤは、第１の入力パッド部２３と第１の半導体素子４０とを接続する。
【００３１】
段間回路５０は、第２直流阻止キャパシタ５７と、第２直流阻止キャパシタ５７の両端に接続された２つの領域５８ａ、５８ｂを有する段間伝送線路５８と、段間伝送線路５８の一方の領域５８ａに接続された第１の出力パッド部３３と、第２バイアス回路５３と、段間伝送線路５８の他方の領域５８ｂに接続された分配伝送線路５９と、第３バイアス回路５６と、分配伝送線路５９に接続された第２の入力パッド部６１と、を有し、Ｓｉ基板上に設けられる。
【００３２】
第２ボンディングワイヤは、第１の半導体素子４０と、段間回路５０の第１の出力パッド部３３とを接続する。第２の半導体素子４１、４２は、ＳｉＣ基板またはダイアモンド基板上に設けられた窒化物系半導体層を含み、金属板１０の上に設けられる。第３ボンディングワイヤ６３は、分配伝送線路５９に接続された第２の入力パッド部６１と第２の半導体素子４１、４２とを接続する。
【００３３】
出力回路７０は、第２の出力パッド部６６と、第２の出力パッド部６６に接続された合成伝送線路６０と、第３直流阻止キャパシタ７８と、合成伝送線路６０の出力端に接続されかつ第３直流阻止キャパシタ７８の両端に接続された２つの領域を有する出力伝送線路７２と、第４バイアス回路７６と、を有し、Ｓｉ基板の上に設けられる。第４ボンディングワイヤ６５は、第２の出力パッド部６６と第２の半導体素子４１、４２とを接続する。第２の出力パッド部６６の２つの領域の間には、アイソレーション抵抗６０ｃを設けることができる。
【００３４】
入力回路２０と、段間回路５０と、出力回路７０と、は、連続したＳｉ基板に設けられ、第１の半導体素子４０、第２の半導体素子４１、４２は、Ｓｉ基板に設けられたスルーホールＴＨ内にそれぞれ配置されている。
【００３５】
第１バイアス回路２６は、第１接地キャパシタ２４と、第１の入力パッド部２３と第１直流阻止キャパシタ２７との間の入力伝送線路２２の領域２２ｂと第１接地キャパシタ２４とに接続された第１伝送線路２５と、を有する。
【００３６】
第２バイアス回路５３は、第２接地キャパシタ５１と、第１の出力パッド部３３と第２直流阻止キャパシタ５７との間の段間伝送線路５８の領域５８ａと第２接地キャパシタ５１とに接続された第２伝送線路５２と、を有する。
【００３７】
第３バイアス回路５６は、第３接地キャパシタ５４と、分配伝送線路５９と第３接地キャパシタ５４とに接続された第３伝送線路５５と、を有する。なお、分配伝送線路５９には第２の入力パッド部６１が接続される。
【００３８】
第４バイアス回路７６は、第４接地キャパシタ７４と、合成伝送線路６０と第４接地キャパシタ７４とに接続された第４伝送線路７５と、を有する。なお、合成伝送線路６０には第２の出力パッド部６６が接続される。
【００３９】
キャパシタＣ１〜Ｃ４を、たとえば、静電容量が１００ｐＦ以上のチップキャパシタなどとする。図５において、第３伝送線路５５の端部および第４伝送線路７５の端部に接続されたボンディングワイヤは、Ｓｉ基板の外側に設けられたチップキャパシタの上部電極にそれぞれ接続される。このようにすると、電源ノイズなどを低減できる。
【００４０】
第１〜第４の接地キャパシタおよび第１〜第３の直流阻止キャパシタは、Ｓｉ酸化膜またはＳｉ窒化膜を含む誘電体層が上下金属膜で挟まれかつＳｉ基板の表面に設けられる。
【００４１】
図６は、第３の実施形態にかかる高周波半導体増幅器の模式斜視図である。
また、図７は、第３の実施形態にかかる高周波半導体増幅器の第２の半導体素子の近傍を部分拡大した模式斜視図である。
第３の実施形態にかかる高周波半導体増幅器において、入力回路２０、段間回路５０、出力回路７０は、互いに分離されたＳｉ基板とされる。第１の半導体素子４０は、入力回路２０が設けられたＳｉ基板と段間回路５０が設けられたＳｉ基板との間に配置される。また、第２の半導体素子４１は、段間回路５０が設けられたＳｉ基板と出力回路７０が設けられたＳｉ基板との間に配置される。この構造では、Ｓｉ基板にスルーホールを設けないでよい。第２の出力パッド部６６の２つの領域の間にはアイソレーション抵抗６０ｃを設けることができる。
【００４２】
図８は、比較例にかかる高周波半導体増幅器の模式斜視図である。
また、図９は、比較例にかかる高周波半導体増幅器の第２の半導体素子の近傍を部分拡大した模式斜視図である。  
高周波半導体増幅器は、金属板１１０と、ＭＭＩＣチップ１４０と、絶縁体からなる枠部１８０と、を有している。ＭＭＩＣチップ１４０は、入力回路１２０と、第１の半導体素子１４０ａと、段間回路１５０と、第２の半導体素子１４０ｂと、出力回路１７０と、を有する。
【００４３】
入力回路１２０は、第１直流阻止キャパシタ１２７と、第１直流阻止キャパシタ１２７の両端に接続された２つの領域を有する入力伝送線路１２２と、第１バイアス回路１２６と、を有する。
【００４４】
段間回路１５０は、第２直流阻止キャパシタ１５７と、第２直流阻止キャパシタ１５７の両端に接続された２つの領域を有する段間伝送線路１５８と、第２バイアス回路１５３と、段間伝送線路１５８に接続された分配伝送線路１５９と、第３バイアス回路１５６と、を有する。
【００４５】
出力回路１７０は、合成伝送線路１６０と、第３直流阻止キャパシタ１７８と、合成伝送線路１６０の出力端に接続されかつ第３直流阻止キャパシタ１７８の両端に接続された領域を有する出力伝送線路１７２と、第４バイアス回路１７６と、を有する。
【００４６】
第１の半導体素子１４０ａおよび第２の半導体素子１４０ｂ（破線で表す領域）は、窒化物系半導体層を有する。
【００４７】
第１の半導体素子１４０ａ、および第２の半導体素子１４０ｂ、入力回路１２０、段間回路１５０、出力回路１７０、は、ＳｉＣ基板上に積層された窒化物系半導体層上に形成される。
【００４８】
窒化物系半導体層（ＡｌＧａＮ／ＧａＮ積層など）上に形成されたＳｉ酸化膜やＳｉ窒化膜を含む誘電体薄膜は、その耐圧を１００Ｖ以上に安定に保つことがプロセス的に困難である。１００Ｖよりも高い耐圧が必要な窒化物系半導体素子の場合、キャパシタをＭＭＩＣの外部回路に外付けする必要がある。このため、部品点数が増えかつ組み立て工程が複雑となり、高周波半導体増幅器が高価となる。
【００４９】
これに対して、本実施形態によれば、Ｓｉ基板上にシリコン製造プロセスを用いて形成されたＳｉ酸化膜やＳｉ窒化膜の耐圧は安定して１００Ｖ以上にできる。このため、電界効果トランジスタを５０Ｖよりも高い電圧で動作可能であり、より高出力を得ることができる。    
【００５０】
また、ＳｉＣやダイアモンド基板上に形成された窒化物系半導体を有するウェーハは高価で、かつ大口径化が困難である。一方、ＭＭＩＣのチップサイズは大きいので、ウェーハ当たりの収量が少なくなる。この結果、比較例にかかるＭＭＩＣチップはさらに高価となり、これを用いた高周波半導体増幅器も高価となる。もし、Ｓｉ基板上に窒化物系半導体層を形成するとウェーハを大口径にできる。しかし、ＳｉＣ基板やダイアモンド基板に比較して、Ｓｉ基板の放熱性が低下するので半導体素子の特性や信頼性が低下するので好ましくない。
【００５１】
これに対して、本実施形態によれば、第１の半導体素子４０、および第２の半導体素子４１、４２のサイズは、ＭＭＩＣのチップサイズよりも十分に小さいので、ウェーハ当たりの収量が多い。このため、高価なウェーハを用いても半導体素子チップの価格は相対的に低くできる。さらに、Ｓｉ量産プロセスを用いてＳｉ基板上に形成された回路は、キャパシタの耐圧が高いので信頼性を高めることができる。かつ量産性に富むので、高周波半導体増幅器を低価格にできる。
【００５２】
また、半導体素子はＳｉＣやダイアモンド基板上に形成された窒化物系半導体を用い、回路はＳｉ上に形成することで、低価格、高出力、高放熱が実現できる。さらに、半導体素子は薄層のＳｉ基板上に形成された窒化物系半導体を用い、回路はＳｉ上に形成することでも、低価格、高出力、高放熱が実現できる。
【００５３】
図１０は、伝送線路の変形例を表す模式断面図である。
Ｓｉ酸化膜やＳｉ窒化膜の誘電体損失は、Ｓｉの誘電体損失よりも低い。伝送線路をマイクロストリップ線路とする場合、誘電体層をＳｉ酸化膜やＳｉ窒化膜とすると、１０ＧＨｚ以上の周波数において誘電体損失を低減できる。
【００５４】
たとえば、図１０に表すように、接地導体となる導電層９０がＳｉ基板２８の上に設けられる。導電層９０の上に、Ｓｉ酸化膜やＳｉ窒化膜からなる第２誘電体層９３が設けられる。第２誘電体層９３の表面に上部導電層が形成され、伝送線路２２などとなる。Ｓｉ基板２８にはスルーホール２８ａが設けられ、スルーホール２８ａ内に設けられた導電体層９１により、Ｓｉ基板２８に設けられた裏面導電体９２により接地される。入力端子８２からの高周波信号は、誘電体損失の低い第２誘電体層９３を伝搬する。この結果、電力損失が低減される。
【００５５】
第１〜第３の実施形態およびこれに付随する変形例によれば、放熱性および量産性に富み低価格の高周波半導体増幅器が提供される。この高周波半導体装置は、レーダー装置や通信機器に広く使用可能である。    
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１０  金属板、  ２０  入力回路、  ２２  入力伝送線路、  １４  第１接地キャパシタ、  ２５  第１伝送線路、  ２６  第１バイアス回路、  ２３  （第１の）入力パッド部、  ３３  （第１の）出力パッド部、  ３４、５１  第２接地キャパシタ、  ３５、５２  第２伝送線路、  ３６ 出力バイアス回路、  ５３  第２バイアス回路、  ３０、７０  出力回路、  ２０  段間回路、  ４０  第１の半導体素子、  ４１、４２  第２の半導体素子、  ５４  第３接地キャパシタ、  ５５  第３伝送線路、  ５６  第３バイアス回路、  ５８  段間伝送線路、  ５９  分配伝送線路、  ６０  合成伝送線路、  ６１  第２の入力パッド部、  ６２  第１ボンディングワイヤ、  ６３  第３ボンディングワイヤ、  ６４  第２ボンディングワイヤ、  ６５  第４ボンディングワイヤ、  ６６  第２の出力パッド部、  ７２  出力伝送線路、  ７４  第４接地キャパシタ、  ７５  第４伝送線路、  ７６  第４バイアス回路、  ８０  枠部、  ９３  第２誘電体層、  ９４、９７  第１誘電体層、  ＴＨ  （Ｓｉ基板に設けられた）スルーホール、  ＰＫ  パッケージ
【図１】
0006273247.tif 000002
【図２】
0006273247.tif 000003
【図３】
0006273247.tif 000004
【図４】
0006273247.tif 000005
【図５】
0006273247.tif 000006
【図６】
0006273247.tif 000007
【図７】
0006273247.tif 000008
【図８】
0006273247.tif 000009
【図９】
0006273247.tif 000010
【図１０】
0006273247.tif 000011