(57)【特許請求の範囲】
【請求項１】
多次元集積チップ構造の形成方法であって、
一つ以上の半導体デバイスを第一基板中に形成する工程、
一つ以上のイメージセンシング素子を第二基板中に形成する工程、
接合構造を介して前記第一基板上の第一誘電構造と前記第二基板の背面とを接合する工程、および、
第一セグメント、第三セグメントおよび前記第一セグメントと前記第三セグメントとの間にある第二セグメントを備えており、前記第二セグメントおよび前記第三セグメントが、前記接合構造を通って延伸し、前記第一セグメントが、前記第二基板を通って延伸し、前記第三セグメントが、前記第一基板からの距離が増加するにつれて増加する幅を有し、前記第二セグメントが、前記第一基板からの距離が増加するにつれて減少する幅を有し、かつ非ゼロ距離で前記第一セグメントの側壁間を横方向に分離する位置で前記第一セグメントの下表面に接触しており、前記第一基板上の第一金属相互接続層と前記第二基板上の第二金属相互接続層とを電気的に接続するインターティア相互接続構造を形成する工程、
を含む方法。
【請求項２】
さらに、
第一接合エッチ停止層（ＥＳＬ）を、前記第一基板上に形成する工程、
第一誘電接合層を前記第一接合ＥＳＬ上に形成する工程、
前記第二基板の前記背面に沿って第二誘電接合層を形成する工程、および
前記第二誘電接合層を形成する前に、前記第二基板の厚さを減少させる工程
を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記インターティア相互接続構造の形成は、
前記第一誘電接合層と前記第二誘電接合層とを接合する工程、
第一エッチング処理を実行して、前記第二基板を通って延伸し、実質的に垂直な側壁を有する第一開口を形成する工程、
前記第一開口に第一導電材を充填して前記第一セグメントを形成する工程、
第二エッチング処理を実行して、前記第二誘電接合層および前記第一セグメントの一部を通って延伸し、前記第一基板からの距離が増加するにつれて減少する幅を有する第二開口を形成する工程、
前記第二開口に第二導電材を充填して前記第二セグメントを形成する工程、
第三エッチング処理を実行して、前記第一誘電接合層および前記第一接合ＥＳＬを通って延伸し、前記第一基板からの距離が増加するにつれて増加する幅を有する第三開口を形成する工程、
前記第三開口に第三導電材を充填して前記第三セグメントを形成する工程、および
一つ以上の追加金属相互接続層を前記インターティア相互接続構造および前記第二基板の上に形成する工程、
を含むことを特徴とする請求項２に記載の方法。
【請求項４】
さらに、
前記第二開口を形成する前に、前記第一開口の側壁に沿って隔離層を形成する工程、および
前記隔離層の側壁と前記第二開口の側壁および下表面とを覆う拡散バリア層を形成する工程、
を含むことを特徴とする請求項３に記載の方法。
【請求項５】
さらに、
シャロートレンチアイソレーション（ＳＴＩ）領域を前記第二基板中に形成する工程、および
前記ＳＴＩ領域を通り、前記ＳＴＩ領域の最外側壁からオフセットする位置にあって、前記ＳＴＩ領域を通って延びる前記第一開口を形成する工程、および
前記第三開口に前記第三導電材を充填した後に、前記第一誘電接合層と前記第二誘電接合層とを接合する工程、
を含むことを特徴とする請求項３に記載の方法。
【請求項６】
多次元集積チップ構造の形成方法であって、
一つ以上の半導体デバイスを第一基板中に形成する工程、
前記第一基板の前面に沿って第一誘電構造中に第一複数の金属相互接続層を形成する工程、
第一誘電接合層を前記第一誘電構造の上表面上に形成する工程、
一つ以上のイメージセンシング素子を第二基板の中に形成する工程、
前記第二基板の前面に沿って設けられた一つ以上の誘電層中に一つ以上の第二金属相互接続層を形成する工程、
前記第二基板の背面に沿って第二誘電接合層を形成する工程、
前記第一誘電接合層と前記第二誘電接合層とを接合する工程、および
前記第二基板を通って延伸する第一セグメント、前記第二誘電接合層を通って延伸する第二セグメントおよび前記第一誘電接合層を通って延伸する第三セグメントを備え、前記第三セグメントが、前記第一基板からの距離が増加するにつれて増加する幅を有し、前記第二セグメントが、前記第一基板からの距離が増加するにつれて減少する幅を有し、かつ非ゼロ距離で前記第一セグメントの側壁間を横方向に分離する位置で前記第一セグメントの下表面に接触しており、前記一つ以上の半導体デバイスと前記一つ以上のイメージセンシング素子とを電気的に接続するインターティア相互接続構造を形成する工程、
を含むことを特徴とする方法。
【請求項７】
さらに、
前記第二基板の前記背面に沿って、前記第二誘電接合層を形成する前に、前記第二基板の厚さを減少させる工程
を含むことを特徴とする請求項６に記載の方法。
【請求項８】
多次元集積チップ構造であって、
第一基板上の第一誘電構造中に設けられた第一複数の金属相互接続層と、
第二基板上の第二誘電構造中に設けられた第二複数の金属相互接続層と、
前記第一誘電構造と前記第二基板との間に設けられた接合構造と、
前記第一複数の金属相互接続層の一つと前記第二複数の金属相互接続層の一つとの間に延伸し、前記接合構造と前記第二基板とを通ったインターティア相互接続構造とを含み、
前記インターティア相互接続構造は、第一セグメント、第三セグメントおよび前記第一セグメントと前記第三セグメントとの間にある第二セグメントを備え、
前記第二セグメントおよび前記第三セグメントは、前記接合構造を通って延伸し、
前記第一セグメントは、前記第二基板を通って延伸し、
前記第三セグメントは、前記第一基板からの距離が増加するにつれて増加する幅を有し、
および
前記第二セグメントは、前記第一基板からの距離が増加するにつれて減少する幅を有し、かつ非ゼロ距離で前記第一セグメントの側壁間を横方向に分離する位置で前記第一セグメントの下表面に接触すること
を特徴とする集積チップ構造。
【請求項９】
前記インターティア相互接続構造は、さらに、
前記第二基板の前面から前記第二複数の金属相互接続層の一つへ延伸する第四セグメント、および、
前記第一セグメントは、前記第二基板の背面と前面との間に延伸すること
を特徴とする請求項８に記載の集積チップ構造。
【請求項１０】
さらに、
前記第一セグメントの側壁に沿って設けられ、前記第二セグメント上に下表面を有する隔離層、および、
前記第一セグメントと前記第二セグメントとを覆う拡散バリア層、
を含むことを特徴とする請求項８に記載の集積チップ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターティア相互接続を有するスタック基板構造に関するものである。
【背景技術】
【０００２】
多次元集積チップは、垂直にスタック（積層）されて、互いに電気的に相互接続された複数の基板またはダイを有する集積回路である。スタックされた基板またはダイを電気的に相互接続することにより、多次元集積チップは、単一のデバイスとして機能し、従来の集積チップと比較して、パフォーマンスが改善され、消費電力が削減され、より小さなフットプリント（占有面積）を提供する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、インターティア相互接続を有するスタック基板構造を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明によるインターティア相互接続を有するスタック基板構造の多次元集積チップ基板の形成方法によれば、一つ以上の半導体デバイスを第一基板中に形成し、一つ以上のイメージセンシング素子を第二基板中に形成し、接合構造を介して第一基板上の第一誘電構造を、第二基板の背面に接合する。第一セグメント、第三セグメントおよび第一セグメントと第三セグメントとの間にある第二セグメントを備えており、第一セグメントが、第二基板を通って延伸し、第二セグメントおよび第三セグメントが、接合構造を通って延伸し、第二セグメントが、第一基板からの距離が増加するにつれて減少する幅を有し、第三セグメントが、第一基板からの距離が増加するにつれて増加する幅を有し、かつ非ゼロ距離で第一セグメントの側壁間を横方向に分離する位置で第一セグメントの下表面に接触しており、第一基板上の第一金属相互接続層と第二基板上の第二金属相互接続層とを電気的に接続するインターティア相互接続構造を形成する。
【発明の効果】
【０００５】
本発明により、パフォーマンスが改善され、電力消耗が減少する。
【図面の簡単な説明】
【０００６】
【図１】いくつかの実施態様による、前後配置で接続された第一および第二ティアを有する多次元集積チップ基板の断面図である。
【図２】いくつかの実施態様による、前後配置で接続されたティアを有する三次元集積チップ(３ＤＩＣ)構造中に設けられた正面照射ＣＭＯＳイメージセンサー(ＦＳＩ−ＣＩＳ)の断面図である。
【図３】いくつかの追加実施態様による、前後配置で接続されたティアを有する３ＤＩＣ構造中に設けられたＦＳＩ−ＣＩＳの断面図である。
【図４】いくつかの追加実施態様による、前後配置で接続されるティアを有する３ＤＩＣ構造中に設けられたＦＳＩ−ＣＩＳの断面図である。
【図５】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図６】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図７】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図８】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図９】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１０Ａ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１０Ｂ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１０Ｃ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１０Ｄ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１０Ｅ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１１Ａ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１１Ｂ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１１Ｃ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１１Ｄ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１１Ｅ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１２Ａ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１２Ｂ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１２Ｃ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１２Ｄ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１２Ｅ】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１３】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１４】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法の断面図である。
【図１５】いくつかの実施態様による、前後配置で接続されたティアを有する多次元集積チップ基板の形成方法のフローチャートである。
【発明を実施するための形態】
【０００７】
実施の形態１．
本発明の態様は、後述する詳細な説明を、添付した図面を参照しながら読むことにより最も理解される。注意すべきことは、産業上の標準的習慣に従い、各種特徴はサイズ通りに描かれていないことである。実際、各種特徴のサイズは、議論の明瞭化のために、任意に拡大縮小される。
以下の説明は、提供された主題の特徴を実現するための、多くの異なる実施態様または例を提供する。構成要素と配置の特定の例が、本発明を簡潔にするために、以下に記述されている。もちろん、これらは、単なる例であり、これに限定されない。例えば、記述中の第一特徴を第二特徴上に形成するというのは、第一特徴と第二特徴とが直接接触して形成される実施態様、および、第一特徴と第二特徴との間に追加特徴が形成され、第一特徴と第二特徴とが直接接触しない実施態様も含む。このほか、本発明は、各種例において、参照符号および／または文字を繰り返し使用している。この繰り返しは、説明を簡潔かつ明確にするためであり、各種実施態様および／または構成との間の関係を決定するものではない。
【０００８】
さらに、空間的相関用語、例えば、“下方”、“下”、“底”、“上部”、“上方”等は、図中の一素子ともう一つの素子との関係を簡潔に説明するために用いられる。空間的相関用語は、図で示された方向に加えて、使用中または操作中のデバイスの異なる方向も表現している。装置は他の方向に向けることができ（９０度回転または別の方向）、ここで用いられる空間的相対記述は、同様に、適切に解釈される。
【０００９】
イメージセンサーを備えた集積回路（ＩＣ）は、例えば、携帯電話やコンピュータなどのような近年の電子装置に幅広く使用されている。相補型ＭＯＳ（ＣＭＯＳ）イメージセンサー（ＣＩＳ）は、普及したタイプのＩＣイメージセンサーになっている。電荷結合素子（ＣＣＤ）と比較して、ＣＭＯＳイメージセンサーは、低消費電力、小型、高速データ処理、データの直接出力、および低製造コストである。いくつかのタイプのＣＭＯＳイメージセンサーは、前面照射ＣＭＯＳイメージセンサー（ＦＳＩ−ＣＩＳ）および背面照射ＣＭＯＳイメージセンサー（ＢＳＩ−ＣＩＳ）を含む。ＦＳＩ−ＣＩＳは、基板の前面にイメージセンサー素子が配置されるので、複数の金属相互接続層がイメージセンシング素子の光路中に配置される。ＢＳＩ−ＣＩＳは、基板の背面に配置され、イメージセンシング素子の光路中に金属相互接続層を有さない。
【００１０】
ＣＩＳは、ロジックデバイスを有する基板上にイメージセンシング素子がスタックされた基板を有する多次元集積チップ構造に集積されることが一般的になっている。
多次元集積チップ構造内へのＣＩＳの集積は、従来のパッケージスキームにおけるパフォーマンスと電力消費とを改善する。
一般に、スタック集積チップ構造では、ロジックおよびイメージセンサー基板のバックエンドライン（ＢＥＯＬ）金属化スタックを結合する前面−前面接続が採用されている。ＢＳＩ−ＣＩＳの場合、光線がイメージセンシング基板の背面を通過できるように、イメージセンシング基板は薄化されている。
しかし、ＦＳＩ−ＣＩＳが光線を受光することができないので、このようなスタック集積チップ基板は、ＦＳＩ−ＣＩＳに適さない。
【００１１】
本発明は、前後配置で接続されるティアを有する多次元集積チップの形成方法とこれに関連する装置に関するものである。
いくつかの実施態様において、本方法では、第一基板中に一つ以上の半導体デバイスを形成し、第二基板中に一つ以上のイメージセンシング素子を形成する。第一基板上の第一誘電構造は、接合構造を介して第二基板の背面に接続される。異なる側壁角の側壁をそれぞれ有する複数の異なるセグメントを含むインターティア相互接続構造は、接合構造と第二基板とに延伸するように形成されている。インターティア相互接続構造は、第一基板上の第一金属相互接続層と第二基板上の第二金属相互接続層とを電気的に結合する。第一誘電構造を第二基板の背面に接合することにより、イメージセンシング素子を、多次元集積チップ中に前面イメージセンサーとして集積することができる。
【００１２】
図１は、いくつかの実施態様による、前後配置で第二ティアに接続される第一ティアを有する多次元集積チップ基板１００の断面図である。
【００１３】
多次元集積チップ基板１００は、第一ティア１０２および第二ティア１１４を有する。第一ティア１０２は、前面１０２ｆおよび背面１０２ｂを有する。第二ティア１１４は、さらに、前面１１４ｆおよび背面１１４ｂを有する。
第一ティア１０２の前面１０２ｆは、第一ティア１０２と第二ティア１１４との間に設けられた接合構造１１２を介して第二ティア１１４の背面１０２ｂに接合される。
いくつかの実施態様において、接合構造１１２は、例えば、接合界面に沿って隣接する２つの誘電（例えば、酸化物）接合層を含む。
【００１４】
第一ティア１０２は、背面１０２ｂに沿って設けられた第一基板１０４と、前面１０２ｆに沿って第一基板１０４上に設けられた第一誘電構造１０８とを含む。一つ以上の半導体デバイス１０６は、第一基板１０４中に設けられる。各種実施態様において、一つ以上の半導体デバイス１０６は、例えば、トランジスタデバイスおよび／またはパッシブデバイスを含む。第一複数の金属相互接続層１１０は、第一誘電構造１０８中に設けられる。
【００１５】
第二ティア１１４は、背面１１４ｂに沿って設けられた第二基板１１６と、前面１１４ｆに沿って第二基板１１６上に設けられた第二誘電構造１２０とを含む。
いくつかの実施態様において、入射放射線から電荷キャリア（例えば、電子ホールペア）を生成する一つ以上のイメージセンシング素子１１８が、第二基板１１６中に設けられる。
別の実施態様において、第二基板１１６は、あるいは、および／または、追加で、ロジックデバイス、パッシブデバイス、ＭＥＭ装置などを含む。第二複数の金属相互接続層１２２は、第二誘電構造１２０中に設けられる。
いくつかの実施態様において、第二複数の金属相互接続層１２２は、一つ以上のイメージセンシング素子１１８の上に開口１２６を有して設けられる。開口１２６は、前面１１４ｆに入射した放射線が一つ以上のイメージセンシング素子１１８に到達することを可能としている。
【００１６】
インターティア相互接続構造１２４は、第一ティア１０２と第二ティア１１４とを電気的に接続する。インターティア相互接続構造１２４は、第一複数の金属相互接続層１１０の一つから、接合構造１１２および第二基板１１６を通って、第二複数の金属相互接続層１２２の一つまで延びている。
いくつかの実施態様において、拡散バリア層１２８は、インターティア相互接続構造１２４の両側に沿って設けられる。インターティア相互接続構造１２４は、さらに、電気的隔絶層１３０（例えば、酸化物）を介して第二基板１１６から分離されている。
【００１７】
インターティア相互接続構造１２４は、それぞれ、異なる傾斜（すなわち、異なる側壁角）の側壁を有する複数の異なるセグメント１２４ａおよび１２４ｂを含む。
複数の異なるセグメント１２４ａおよび１２４ｂは、インターティア相互接続構造１２４に階段状の側面を持たせ、階段状の側面は、インターティア相互接続構造１２４の上表面と下表面との間に延伸し、上表面と下表面との間で直線に沿って延伸していない。
いくつかの実施態様において、接続されたセグメント側壁の傾斜は、異なる極性（例えば、第一セグメントは、負勾配の側壁を有する第二セグメントに接続された正勾配の側壁を有する）を有する。
【００１８】
いくつかの実施態様において、第一基板１０４は、第二基板１１６と異なる厚さを有する。例えば、いくつかの実施態様において、第一基板１０４は第一厚さｔ１を有し、第二基板１１６は、第一厚さｔ１より小さい第二厚さｔ２を有する。例えば、いくつかの実施態様において、第一厚さｔ１は、約１００μｍと約１０００μｍとの間の第一範囲内であり、第二厚さｔ２は、約１．５μｍと約１００μｍとの間の第二範囲内である。第二基板１１６のより小さい第二厚さｔ２は、第一ティア１０２と第二ティア１１４との間の相互接続距離を減少させることにより、多次元集積チップ基板１００のパフォーマンスを改善する。さらに、複数の異なるエッチング処理を用いて、インターティア相互接続構造１２４は、第一ティア１０２と第二ティア１１４とを接続するように容易に形成される。インターティア相互接続構造１２４の異なる傾斜は、インターティア相互接続構造１２４の形成に用いられる異なるエッチング処理の結果として得られる。
【００１９】
図２は、いくつかの実施態様による、前後配置で接続されるティアを有する三次元集積チップ（３ＤＩＣ）構造２００中の前面照明ＣＭＯＳイメージセンサー（ＦＳＩ−ＣＩＳ）の断面図である。
【００２０】
３ＤＩＣ構造２００は、第一基板１０４中に設けられた一つ以上の半導体デバイス１０６ａ，１０６ｂを有する第一ティア１０２を含む。
いくつかの実施態様において、隔離構造１０７は、一つ以上の半導体デバイス１０６ａ，１０６ｂのうちの隣接するものを分離する。第一誘電構造２０２は、第一基板１０４上に設けられる。
いくつかの実施態様において、第一誘電構造２０２は、エッチ停止層２０４によって垂直に分離される一つ以上の層間誘電体（ＩＬＤ）層２０２ａ〜２０２ｃを含む。第一複数の金属相互接続層２０６ａ〜２０６ｃは、第一誘電構造２０２中に設けられる。
いくつかの実施態様において、第一複数の金属相互接続層２０６ａ〜２０６ｃは、導電コンタクト２０６ａ（ＣＯ）、金属ビア２０６ｂ（Ｖｘ、ｘ＝１：ｎ）および金属相互接続ワイヤ２０６ｃ（Ｍｘ、ｘ＝１：ｎ）を有する。
導電コンタクト２０６ａは、半導体デバイス１０６ａ〜１０６ｂを、金属ビア２０６ｂによって分離された金属相互接続ワイヤ２０６ｃと電気的に接続している。
いくつかの実施態様において、第一複数の金属相互接続層２０６ａ〜２０６ｃは、拡散バリア層２０８によって第一誘電構造１０８から分離される。
【００２１】
第二ティア１１４は、第一ティア１０２上に設けられる。第二ティア１１４は、第二基板１１６中に設けられたイメージセンシング素子をそれぞれ含む一つ以上の画素領域２０９を有する。
いくつかの実施態様において、画素領域２０９のアレイは、第二基板１１６中にロウとカラムが設けられる。
いくつかの実施態様において、隔離構造２１６（例えば、ＳＴＩ領域）は、隣接した画素領域間を電気的に絶縁するために、画素領域２０９の対向する側に設けられる。
イメージセンシング素子は、第一ドーピング型と異なる第二ドーピング型（例えば、ｐ−型ドーピング）の第二領域２１０ｂに隣接する、第一ドーピング型（例えば、ｎ−型ドーピング）の第一領域２１０ａを有するフォトダイオード２１０を含む。
いくつかの実施態様において、第二基板１１６は第二ドーピング型である。
いくつかの実施態様において、第一領域２１０ａと第二領域２１０ｂとは、約５ｅ１５ａｔｏｍｓ／ｃｍ３以上のドーピング濃度を有する。
【００２２】
いくつかの実施態様において、フォトダイオード２１０は、第二基板１１６上に設けられたトランジスタゲート２１４を介して、ドープ領域２１２に操作可能な方式で結合される。トランジスタゲート２１４は、第二基板１１６上に設けられたゲート誘電層と、ゲート誘電層上に設けられたゲート電極とを含む。トランジスタゲート２１４は、フォトダイオード２１０とドープ領域２１２との間で横方向に設けられて、フォトダイオード２１０からドープ領域２１２へ移動する電荷の流れを制御することにより、光線を、第一ティア１０２に送られる電気信号に変換する。
【００２３】
第二誘電構造２１８は、第二基板１１６上に設けられる。
いくつかの実施態様において、第二誘電構造２１８は、エッチ停止層２０４を介して分離された一つ以上のＩＬＤ層２１８ａ，２１８ｂを含む。第二複数の金属相互接続層２２０ａ〜２２０ｃは、第二誘電構造２１８中に設けられる。
いくつかの実施態様において、第二複数の金属相互接続層２２０ａ〜２２０ｃは、導電コンタクト２２０ａ、金属ビア２２０ｂおよび金属相互接続ワイヤ２２０ｃを含む。
各種実施態様において、第一複数の金属相互接続層２０６ａ〜２０６ｃおよび第二複数の金属相互接続層２２０ａ〜２２０ｃは、銅、アルミニウムおよび／またはタングステンを含み、拡散バリア層２０８は、タンタル、タンタル−窒化物、チタニウムおよび／またはチタニウム−窒化物を含む。
各種実施態様において、一つ以上のＩＬＤ層２０２ａ〜２０２ｃおよび２１８ａ，２１８ｂは、酸化物、超低−ｋ誘電材および／または低−ｋ誘電材（例えば、ＳｉＣＯ）を含み、エッチ停止層２０４は、窒化物（例えば、窒化ケイ素）を含む。
【００２４】
いくつかの実施態様において、一つ以上のパッシベーション層２２２は、第二誘電構造２１８上に設けられる。一つ以上のパッシベーション層２２２は、酸化物および／または窒化物層を含む。複数のカラーフィルター２３６は、一つ以上のパッシベーション層２２２上に設けられる。特定波長の放射線を照射するために、複数のカラーフィルター２３６がそれぞれ設けられる。
例えば、第一カラーフィルター（例えば、赤色カラーフィルター）は、第一範囲内の波長を有する放射線を照射し、第二カラーフィルター（例えば、緑色カラーフィルター）は、第一範囲とは異なる第二範囲内の波長を有する放射線を照射する。
いくつかの実施態様において、複数のカラーフィルター２３６は、グリッド構造２２４により囲まれる。
いくつかの実施態様において、グリッド構造２２４は、誘電材２２４ａ（例えば、窒化ケイ素）と、これを覆う金属層２２４ｂとを有するスタック構造を含む。グリッド構造２２４は、画素領域２０９上に位置する複数の開口を定義するフレームワークを形成する。
【００２５】
複数のマイクロレンズ２３８は、複数のカラーフィルター２３６上に設けられる。複数のマイクロレンズ２３８は、それぞれ、カラーフィルター２３６に対応して配列される。
いくつかの実施態様において、複数のマイクロレンズ２３８は、カラーフィルター２３６に隣接するほぼ平坦な底面と、曲線状の上表面とを有する。曲線状の上表面は、下にあるフォトダイオード２１０の中央に入射放射線を集束させて、フォトダイオード２１０の効率を向上させる。
いくつかの実施態様において、ボンドパッド（図示しない）は、さらに、複数のマイクロレンズ２３８から横方向にオフセットする位置で一つ以上のパッシベーション層２２２上に設けられる。ボンドパッドは、一つ以上のパッシベーション層２２２から延伸して、第二複数の金属相互接続層２２０ａ〜２２０ｃの１つと接触する。
【００２６】
第一誘電構造２０２は、第一誘電接合層２２６ａと第二誘電接合層２２６ｂとを含む接合構造２２６を介して、第二基板１１６の背面１１６ｂに接合される。
いくつかの実施態様において、第一誘電接合層２２６ａおよび第二誘電接合層２２６ｂは、酸化層を含む。
いくつかの実施態様において、接合エッチ停止層（ＥＳＬ）２２８は、接合構造２２６と第一誘電構造２０２との間に設けられる。
いくつかの実施態様において、接合エッチ停止層ＥＳＬ２２８は、窒化物を含む（例えば、窒化ケイ素）。
【００２７】
インターティア相互接続構造２３０は、第一複数の金属相互接続層２０６ａ〜２０６ｃの一つから第二複数の金属相互接続層２２０ａ〜２２０ｃの一つに向けて延伸する。
各種実施態様において、インターティア相互接続構造２３０は、第一複数の金属相互接続層２０６ａ〜２０６ｃ（例えば、ＣＯ、ＶｘまたはＭｘ）の任意の一つから、第二複数の金属相互接続層２２０ａ〜２２０ｃの任意の一つに向けて延伸する。
いくつかの実施態様において、インターティア相互接続構造２３０は、第二基板１１６中で、隔離構造２１６（例えば、ＳＴＩ領域）に延伸している。
このような実施態様において、隔離構造２１６は、画素領域２０９とインターティア相互接続構造２３０との間の改善された隔離を提供する。
各種実施態様において、インターティア相互接続構造２３０は、例えば、銅、タングステンおよび／またはアルミニウムのような導電材を含む。
【００２８】
インターティア相互接続構造２３０は、第一ティア１０２と第二ティア１１４とを電気的に接続する。
いくつかの実施態様において、インターティア相互接続構造２３０を用いて、第一ティア１０２と第二ティア１１４とを接続することにより、画素領域２０９中で生成した信号の信号処理は、第一ティア１０２中で、半導体デバイス１０６ａ，１０６ｂにより排他的に実行される。
【００２９】
インターティア相互接続構造２３０は、第一セグメント２３０ａおよび第二セグメント２３０ｂを有する。第一セグメント２３０ａは、接合構造２２６中に設けられて、第一基板１０４からの距離が増加するにつれて増加する幅を与えるテーパ型側壁を有する。
いくつかの実施態様において、第一セグメント２３０ａは、第一複数の金属相互接続層２０６ａ〜２０６ｃの一つから、接合構造２２６の上表面に延伸している。
第二セグメント２３０ｂは、第二セグメント２３０ｂに実質的に一定の幅を与える実質的に垂直な側壁を有する。
いくつかの実施態様において、第二セグメント２３０ｂは、第二基板１１６の背面１１６ｂから、第二複数の金属相互接続層２２０ａ〜２２０ｃの一つに延伸している。
【００３０】
拡散バリア層２３２は、第一セグメント２３０ａと第二セグメント２３０ｂとの側壁に沿って延伸する。
各種実施態様において、拡散バリア層２３２は、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、タンタル（Ｔａ）および／またはタンタル窒化物（ＴａＮ）を含む。拡散バリア層２３２は、第二セグメント２３０ｂの下表面に沿って延伸する横向きセグメント２３１を有する。
隔離層２３４は、拡散バリア層２３２に沿って、第二基板１１６の背面１１６ｂから第二複数の金属相互接続層２２０ａ〜２２０ｃの一つに延伸している。
いくつかの実施態様において、隔離層２３４は、例えば、酸化物または窒化物を含む。
【００３１】
図３は、いくつかの他の実施態様による、前後配置で接続されるティアを有する３ＤＩＣ構造３００中のＦＳＩ−ＣＩＳの断面図である。
【００３２】
３ＤＩＣ構造３００は、導電材をそれぞれに含む、第一セグメント３０２ａ、第二セグメント３０２ｂおよび第三セグメント３０２ｃを有するインターティア相互接続構造３０２を含んでいる。
第一セグメント３０２ａは、第一セグメント３０２ａに、第一基板１０４からの距離が増加しても実質的に一定の幅を与える実質的に垂直な側壁を有する。
いくつかの実施態様において、第一セグメント３０２ａは、第二基板１１６の背面１１６ｂから、第二複数の金属相互接続層２２０ａ〜２２０ｃの一つに向けて延伸している。
第二セグメント３０２ｂは、第二誘電接合層２２６ｂ中に設けられる。第二セグメント３０２ｂは、第二誘電接合層２２６ｂの上表面と下表面との間に延伸している。
いくつかの実施態様において、第二セグメント３０２ｂは、第一セグメント３０２ａ中の凹部に延伸している。
第二セグメント３０２ｂは、第一基板１０４からの距離が増加するにつれて減少する幅を与えるテーパ型側壁を有する。
いくつかの実施態様において、第一セグメント３０２ａは、第二セグメント３０２ｂより大きい幅を有する。第三セグメント３０２ｃは、接合構造２２６の第一誘電接合層２２６ａ中に設けられる。
いくつかの実施態様において、第三セグメント３０２ｃは、第一誘電接合層２２６ａの上表面と第一複数の金属相互接続層２０６ａ〜２０６ｃの一つとの間に延伸している。
第三セグメント３０２ｃは、第一基板１０４からの距離が増加するにつれて増加する幅を与えるテーパ型側壁を有する。
【００３３】
拡散バリア層３０４は、第三セグメント３０２ｃの側壁と下表面とに沿って延伸し、第二セグメント３０２ｂの側壁と上表面とに沿って延伸し、第一セグメント３０２ａの側壁と下表面とに沿って延伸している。拡散バリア層３０４は、第二セグメント３０２ｂから第一セグメント３０２ａを分離し、第二セグメント３０２ｂは、直接、第三セグメント３０２ｃと接触している。隔離層３０６は、第二基板１１６の背面１１６ｂから拡散バリア層３０４に沿って第二複数の金属相互接続層２２０ａ〜２２０ｃの一つに延伸している。
【００３４】
図４は、いくつかの他の実施態様による前後配置で接続されるティアを有する３ＤＩＣ構造４００中のＦＳＩ−ＣＩＳの断面図である。
【００３５】
３ＤＩＣ構造４００は、接合構造２２６を介して第二ティア１１４に接続される第一ティア１０２を含む。接合構造２２６は、第一接合ＥＳＬ２２８によって第一ティア１０２から分離され、さらに第二接合ＥＳＬ４０８によって第二ティア１１４から分離される。
【００３６】
インターティア相互接続構造４０２は、第一ティア１０２と第二ティア１１４とを接続する。インターティア相互接続構造４０２は、それぞれが導電材を含む、第一セグメント４０２ａ、第二セグメント４０２ｂ、第三セグメント４０２ｃおよび第四セグメント４０２ｄを含んでいる。第一セグメント４０２ａは、第二基板１１６上で第二誘電構造２１８中に設けられる。
いくつかの実施態様において、第一セグメント４０２ａは、第二基板１１６の前面１１６ｆから、第二複数の金属相互接続層２２０ａ〜２２０ｃの一つに向けて延伸している。
第一セグメント４０２ａは、第二基板１１６からの距離が増加するとともに減少する幅を与えるテーパ型側壁を有する。
いくつかの実施態様において、第二セグメント４０２ｂは、第二基板１１６の背面１１６ｂと前面１１６ｆとの間で延伸している。第二セグメント４０２ｂは、第一基板１０４からの距離が増加しても実質的に一定の幅を与える実質的に垂直な側壁を有する。
第三セグメント４０２ｃは、第二誘電接合層２２６ｂ中に設けられる。
いくつかの実施態様において、第三セグメント４０２ｃは、第二誘電接合層２２６ｂの上表面と下表面との間に延伸している。第三セグメント４０２ｃは、第一基板１０４からの距離が増加するにつれて減少する幅を与えるテーパ型側壁を有する。
第四セグメント４０２ｄは、第一誘電接合層２２６ａ中に設けられる。
いくつかの実施態様において、第四セグメント４０２ｄは、第一誘電接合層２２６ａの上表面と第一複数の金属相互接続層２０６ａ〜２０６ｃの一つとの間に延伸している。
第四セグメント４０２ｄは、第一基板１０４からの距離が増加するにつれて増加する幅を与えるテーパ型側壁を有する。
【００３７】
拡散バリア層４０４は、第四セグメント４０２ｄの側壁と下表面とに沿って延伸し、第三セグメント４０２ｃの側壁と上表面とに沿って延伸し、第二セグメント４０２ｂの側壁と下表面とに沿って延伸し、第一セグメント４０２ａの側壁と上表面とに沿って延伸している。拡散バリア層４０４は、第三セグメント４０２ｃから第二セグメント４０２ｂを分離し、第一および第二セグメント４０２ａおよび４０２ｂは、直接、互いに接触し、第三および第四セグメント４０２ｃおよび４０２ｄは、直接、互いに接触している。
隔離層４０６は、背面１１６ｂから拡散バリア層４０４に沿って第二基板１１６の前面１１６ｆに向けて延伸している。
【００３８】
図５〜図１４は、いくつかの実施態様による、前後配置で接続されるティアを有する多次元集積チップ基板の形成方法の断面図５００，６００，７００，８００，９００，１０００，１００８，１０１４，１０２０，１０２２，１１００，１１１０，１１１２，１１１８，１１２４，１２００，１２０２，１２１０，１２１６，１２２２，１３００，１４００を示している。これまでの実施態様で記述した要素は、説明をわかりやすくするため、図５〜図１４において同じ符号で示している。
【００３９】
図５の断面図５００に示されるように、一つ以上の半導体デバイス１０６ａ，１０６ｂが第一基板１０４中に形成される。第一基板１０４は、例えば、半導体ウェハおよび／または一つ以上のダイオンウェハ、および関連する任意の別のタイプの半導体および／またはエピタキシャル層のような、任意のタイプの半導体本体（例えば、シリコン、ＳｉＧｅ、ＳＯＩ）である。
いくつかの実施態様において、一つ以上の半導体デバイス１０６ａ，１０６ｂは、チャネル領域５０４によって分離されたるソース／ドレイン領域５０２を有するトランジスタデバイスを含む。このような実施態様において、ゲート構造５０６は、チャネル領域５０４上に形成される。
いくつかの実施態様において、隔離構造１０７（例えば、ＳＴＩ領域）は、隣接する半導体デバイス間に形成される。
【００４０】
図６の断面図６００に示されるように、第一複数の金属相互接続層２０６ａ〜２０６ｃは、第一基板１０４上に形成された第一誘電構造２０２中に形成される。
いくつかの実施態様において、第一複数の金属相互接続層２０６ａ〜２０６ｃは、ダマシン処理および／またはデュアルダマシン処理によって形成される。このような実施態様において、複数のＩＬＤ層２０２ａ〜２０２ｃは、第一基板１０４上に形成される。
ＩＬＤ層２０２ａ〜２０２ｃが別々にエッチされてビアホールおよび／または金属トレンチが形成される。ビアホールおよび／または金属トレンチには、その後、導電材が充填されて、一つ以上の第一複数の金属相互接続層２０６ａ〜２０６ｃが形成される。
いくつかの実施態様において、ＩＬＤ層２０２ａ〜２０２ｃは、物理気相蒸着技術（例えば、ＰＶＤ，ＣＶＤ，ＰＥ−ＣＶＤ，ＡＬＤ等）によって蒸着される。第一複数の金属相互接続層２０６ａ〜２０６ｃは、蒸着処理および／またはメッキ処理（例えば、電気メッキ、化学めっきなど）を用いて形成される。
【００４１】
第一接合エッチ停止層（ＥＳＬ）６０２は、第一誘電構造２０２上に形成される。
いくつかの実施態様において、第一接合ＥＳＬ６０２は、窒化層を含む。
第一誘電接合層６０４は、第一接合ＥＳＬ６０２上に形成される。
いくつかの実施態様において、第一接合ＥＳＬ６０２および第一誘電接合層６０４は、蒸着プロセス（例えば、ＣＶＤ，ＰＶＤ，ＰＥ−ＣＶＤ，ＡＬＤ等）により形成される。
【００４２】
図７の断面図７００に示されるように、第二基板７０２が提供される。
いくつかの実施態様において、複数のイメージセンシング素子は、第二基板７０２の画素領域２０９中に形成される。
いくつかの実施態様において、一つ以上のトランジスタデバイス、パッシブデバイスおよび／またはＭＥＭＳデバイスが、代わりにまたは追加で、第二基板７０２中に形成される。
【００４３】
いくつかの実施態様において、複数のイメージセンシング素子は、個々に、異なるドーピング型の隣接領域を有するフォトダイオード２１０を含む。
このような実施態様において、フォトダイオード２１０は、第一マスキング層に従って実行される第一注入処理および第二マスキング層に従って実行される第二後続注入処理によって、選択的に、第二基板７０２に注入することにより形成される。
いくつかの実施態様において、ドープ領域２１２は、第二基板７０２に一つ以上のドーパント種を選択的に注入することにより、画素領域２０９中に形成される。
【００４４】
その後、トランジスタゲート２１４が、フォトダイオード２１０とドープ領域２１２との間に形成される。トランジスタゲート２１４は、ゲート誘電膜とゲート電極膜とを第二基板７０２上に蒸着して形成される。ゲート誘電膜とゲート電極膜とは、その後パターン化されて、ゲート誘電層とゲート電極とを形成する。
いくつかの実施態様において、一つ以上の隔離構造２１６（例えば、シャロートレンチアイソレーション領域）は、画素領域２０９の対向する側の第二基板７０２中に形成される。いくつかの実施態様において、一つ以上の隔離構造２１６は、複数のイメージセンシング素子の形成前に形成される。
【００４５】
図８の断面図８００に示されるように、一つ以上の金属相互接続層２２０ａは、第二基板７０２の上方にある一つ以上の誘電層８０２中に形成される。
いくつかの実施態様において、一つ以上の金属相互接続層２２０ａは、ダマシンおよび／またはデュアルダマシン処理を用いて形成される。
【００４６】
図９の断面図９００に示されるように、一つ以上の金属相互接続層２２０ａの形成後、第二基板７０２が薄化される。第二基板７０２の薄化では、第二基板７０２の厚さを、厚さｔから減少させて、厚さｔ２の第二基板９０２が形成される。厚さを減少させることにより、第二基板９０２が、インターティア相互接続構造を用いて、第一基板１０４に容易に接続できるようになる。
いくつかの実施態様において、第二基板７０２は、第二基板７０２の背面７０２ｂがエッチングされて薄化される。
別の実施態様において、第二基板７０２の背面７０２ｂが機械的に研磨されて第二基板７０２が薄化される。
【００４７】
いくつかの実施態様において、薄化の前に、一つ以上の誘電層８０２が、ハンドル基板９０４に接合される。
いくつかの実施態様において、接合処理には、一つ以上の誘電層８０２とハンドル基板９０４との間に設けられた中間接合酸化層（図示しない）が用いられる。
いくつかの実施態様において、接合処理は、融合接合処理を含む。
いくつかの実施態様において、ハンドル基板９０４は、シリコンウェハを含む。
一つ以上の誘電層８０２をハンドル基板９０４に接合後に、第二基板７０２が薄化される。
【００４８】
図１０Ａ〜図１０Ｅは、いくつかの実施態様による、前後配置で第一および第二ティアを接続するインターティア相互接続構造の形成を示す断面図である。
【００４９】
図１０Ａの断面図１０００に示されるように、第二誘電接合層１００２が、第二基板９０２の背面９０２ｂ上に形成される。
第一誘電接合層６０４は、誘電体−誘電体（例えば、酸化物−酸化物）接合界面１００６に沿って、第二誘電接合層１００２に接合される。接合処理では、第一誘電構造２０２と第二基板９０２とを接続する接合構造１００４が形成される。
いくつかの実施態様において、接合処理は、例えば、融合接合処理を含む。
いくつかの実施態様において、接合処理は、ウェハ（例えば、第一３００ｍｍウェハ）を含む第一基板１０４を、同様にウェハ（例えば、第二３００ｍｍウェハ）を含む第二基板１１６に接合する‘ウェハレベルの接合処理’を含む。
【００５０】
図１０Ｂの断面図１００８に示されるように、第一エッチング処理は、第一開口１０１２を形成するために、第一エッチャント１０１０を用いて第二基板１１６の前面の方向に実行される。第一開口１０１２は、ＩＬＤ層２１８ａと第二基板１１６とを通って延びて接合構造１００４と接触する。
いくつかの実施態様において、第一エッチング処理は、実質的に垂直な側壁が結果的に得られる第一異方性エッチング処理（例えば、ドライ異方性エッチング処理）を含む。
隔離層２３４は、第一開口１０１２の側壁上に形成される。
いくつかの実施態様において、隔離層２３４は、酸化層を含む。
各種実施態様において、隔離層２３４は、蒸着処理または熱処理によって形成される。
【００５１】
図１０Ｃの断面図１０１４に示されるように、第二エッチング処理は、第二エッチャント１０１６を用いて実行されて、第二開口１０１８が形成される。第二開口１０１８は、接合構造２２６を通って延びて第一複数の金属相互接続層２０６ａ〜２０６ｃの一つと接触する。
いくつかの実施態様において、第二エッチング処理は、テーパ型側壁が結果的に得られる第二異方性エッチング処理（例えば、ウェット異方性エッチング処理）を含む。
【００５２】
図１０Ｄの断面図１０２０に示されるように、拡散バリア層２３２が、第一開口（例えば、図１０Ｃの１０１２）と第二開口（例えば、図１０Ｃの１０１８）との、側壁および底部表面に沿って形成される。
これに続いて、第一開口（例えば、図１０Ｃの１０１２）と第二開口（例えば、図１０Ｃの１０１８）とに導電材が充填され、インターティア相互接続構造２３０の第一セグメント２３０ａと第二セグメント２３０ｂとが形成される。
これに続いて、平坦化処理（例えば、ＣＭＰ処理）が実行されて、第一開口（例えば、図１０Ｃの１０１２）と第二開口（例えば、図１０Ｃの１０１８）との外側から余分な導電材が除去される。
【００５３】
図１０Ｅの断面図１０２２に示されるように、一つ以上の金属相互接続層２２０ｂおよび２２０ｃが、ＩＬＤ層２１８ａの上にある一つ以上のＩＬＤ層２１８ｂおよび２１８ｃを有する誘電体構造中に形成される。
一つ以上の金属相互接続層２２０ｂおよび２２０ｃの一つが、第一セグメント２３０ａの上方に形成される。
いくつかの実施態様において、一つ以上の金属相互接続層２２０ｂおよび２２０ｃが、ダマシンおよび／またはデュアルダマシン処理を用いて形成される。
【００５４】
図１１Ａ〜図１１Ｅは、いくつかの他の実施態様による、前後配置で第一および第二ティアを接続するインターティア相互接続構造の形成方法を示す断面図である。
【００５５】
図１１Ａの断面図１１００に示されるように、第二誘電接合層１１０２が、第二基板１１６の背面１１６ｂ上に形成される。
これに続いて、第一エッチャント１１０４を用いて第一エッチング処理が第二基板１１６の前面の方向で実行されて、第一開口１１０６が形成される。
第一開口１１０６は、ＩＬＤ層２１８ａと第二基板１１６とを通って延びて、第二誘電接合層１１０２に接触している。
いくつかの実施態様において、第一エッチング処理は、実質的に垂直な側壁が結果的に得られる第一異方性エッチング処理（例えば、ドライ異方性エッチング処理）を含む。
【００５６】
続いて、隔離層３０６が、第一開口１１０６の側壁上に形成される。
いくつかの実施態様において、隔離層３０６は、蒸着または熱処理によって形成される酸化層を含む。
拡散バリア層１１０８ａは、隔離層３０６の側壁と第一開口１１０６の底部表面とに沿って形成される。続いて、第一開口１１０６には、第一導電材が充填されて、インターティア相互接続構造の第一セグメント３０２ａが形成される。
これに続いて、平坦化処理が実行されて、第一開口１１０６の外側から余分な導電材が除去される。
【００５７】
図１１Ｂの断面図１１１０に示されるように、一つ以上の金属相互接続層２２０ｂおよび２２０ｃが、第二基板１１６の上にある一つ以上のＩＬＤ層２１８ｂおよび２１８ｃを有する誘電体構造中に形成される。一つ以上の金属相互接続層２２０ｂおよび２２０ｃの一つが第一セグメント３０２ａ上に形成される。
いくつかの実施態様において、一つ以上の金属相互接続層２２０ｂおよび２２０ｃは、ダマシンおよび／またはデュアルダマシン処理を用いて形成される。
いくつかの別の実施態様において、一つ以上の金属相互接続層２２０ｂおよび２２０ｃは、図１１Ｅの後に形成される。
【００５８】
図１１Ｃの断面図１１１２に示されるように、第二エッチャント１１１４を用いて、第二エッチング処理が第二基板１１６の背面の方向に実行されて、第二誘電接合層２２６ｂを通って延びる第二開口１１１６が形成される。
いくつかの実施態様において、第二エッチング処理は、テーパ型側壁を有する第二開口１１１６が結果的に得られる異方性エッチング処理（例えば、ウェット異方性エッチング処理）を含む。拡散バリア層１１０８ｂは、第二開口１１１６の側壁と底部表面とに沿って形成される。続いて、第二開口１１１６には、第二導電材が充填されて、インターティア相互接続構造の第二セグメント３０２ｂが形成される。これに続いて、平坦化処理が実行されて、第二開口１１１６の外側から余分な導電材が除去される。
【００５９】
図１１Ｄの断面図１１１８に示されるように、第三エッチング処理が、第三エッチャント１１２０を用いて第一基板１０４の前面の方向で実行されて、第一誘電接合層２２６ａと第一接合ＥＳＬ２２８とを通って延びる第三開口１１２２が形成される。
いくつかの実施態様において、第三エッチング処理は、テーパ型側壁を有する第三開口１１２２が結果的に得られる異方性エッチング処理（例えば、ウェット異方性エッチング処理）を含む。
拡散バリア層１１０８ｃは、第三開口１１２２の側壁と底部表面とに沿って形成される。これに続いて、第三開口１１２２に第三導電材が充填されて、インターティア相互接続構造の第三セグメント３０２ｃが形成される。各種実施態様において、第一、第二および第三導電材は、同じ材料または異なる材料を含む。
これに続いて、平坦化処理が実行されて、第三開口１１２２の外側から余分な導電材が除去される。
【００６０】
図１１Ｅの断面図１１２４に示されるように、インターティア相互接続構造の第一誘電接合層２２６ａと第三セグメント３０２ｃとが、誘電材と導電材とを含むハイブリッド接合界面１１２６に沿って、インターティア相互接続構造の第二誘電接合層２２６ｂと第二セグメント３０２ｂとに接合される。
いくつかの実施態様において、接合処理は、ウェハ（例えば、第一３００ｍｍウェハ）を含む第一基板１０４を、ウェハ（例えば、第二３００ｍｍウェハ）を含む第二基板１１６に接合する‘ウェハレベルの接合処理’である。
【００６１】
図１２Ａ〜図１２Ｅは、いくつかの他の実施態様による、前後配置で第一および第二ティアを接続するインターティア相互接続構造の形成方法を示す断面図である。
【００６２】
図１２Ａの断面図１２００に示されるように、一つ以上の金属相互接続層２２０ｂおよび２２０ｃは、第二基板９０２の上にある一つ以上のＩＬＤ層２１８ｂおよび２１８ｃを有する誘電体構造中に形成される。
いくつかの実施態様において、一つ以上の金属相互接続層２２０ｂおよび２２０ｃが、ダマシンおよび／またはデュアルダマシン処理を用いて形成される。
【００６３】
図１２Ｂの断面図１２０２に示されるように、第一エッチング処理が、第二基板１１６の背面の方向で実行されて、第二基板１１６を通って延びて実質的に垂直な側壁を有する第一開口１２０４が形成される。
隔離層４０６は、第一開口１２０４の側壁に沿って形成される。
第二エッチング処理が、第二基板１１６の背面の方向で実行されて、第二ＩＬＤ層２１８ａから、金属相互接続層２２０ａ〜２２０ｃの一つに向けて延伸する第二開口１２０６が形成される。第二開口１２０６は、第二基板１１６からの距離が増加するにつれて減少する幅を有する。
いくつかの実施態様において、第二開口１２０６は、第二複数の金属相互接続層２２０ａ〜２２０ｃのうちの一つの中にある凹部内まで延伸している。
拡散バリア層１２０８ａは、隔離層４０６の側壁と第二開口１２０６の側壁と下方表面とに沿って形成される。
これに続いて、第一開口１２０４および第二開口１２０６に第一導電材が充填されて、インターティア相互接続構造の第一セグメント４０２ａおよび第二セグメント４０２ｂが形成される。
【００６４】
図１２Ｃの断面図１２１０に示されるように、第二接合ＥＳＬ４０８および第二誘電接合層２２６ｂが、第二基板１１６の背面上に形成される。
第三エッチング処理が第三エッチャント１２１２を用いて実行されて、第二接合ＥＳＬ４０８および第二誘電接合層２２６ｂから延伸する第三開口１２１４が形成される。
いくつかの実施態様において、第三エッチング処理は、テーパ型側壁を有する第三開口１２１４が結果的に得られる異方性エッチング処理（例えば、ウェット異方性エッチング処理）を含む。第三開口１２１４には、拡散バリア層１２０８ｂおよび第二導電材が充填されて、インターティア相互接続構造の第三セグメント４０２ｃが形成される。
【００６５】
図１２Ｄの断面図１２１６に示されるように、第四エッチング処理が第四エッチャント１２１８を用いて実行されて、第一誘電接合層２２６ａおよび第一接合ＥＳＬ２２８から延伸する第四開口１２２０が形成される。
いくつかの実施態様において、第四エッチング処理は、テーパ型側壁を有する第四開口１２２０が結果的に得られる異方性エッチング処理（例えば、ウェット異方性エッチング処理）を含む。拡散バリア層１２０８ｃは、第四開口１２２０の側壁と底部表面とに沿って形成される。これに続いて、第四開口１２２０に第三導電材が充填されて、インターティア相互接続構造の第四セグメント４０２ｄが形成される。続いて、平坦化処理が実行されて、第四開口１２２０の外側から余分な導電材が除去される。
【００６６】
図１２Ｅの断面図１２２２に示されるように、インターティア相互接続構造の第一誘電接合層２２６ａおよび第四セグメント４０２ｄは、誘電材と導電材とを含むハイブリッド接合界面領域１２２４に沿って、インターティア相互接続構造の第二誘電接合層２２６ｂおよび第三セグメント４０２ｃに接合される。
いくつかの実施態様において、接合処理は、ウェハ（例えば、第一３００ｍｍウェハ）を含む第一基板１０４を、ウェハ（例えば、第一３００ｍｍウェハ）を含む第二基板１１６に接合する‘ウェハレベルの接合処理’である。
【００６７】
図１３の断面図１３００に示されるように、複数のカラーフィルター２３６が第二誘電構造２１８上に形成される。
いくつかの実施態様において、複数のカラーフィルター２３６の形成前に、一つ以上のパッシベーション層２２２が第二誘電構造２１８上に形成される。複数のカラーフィルター２３６は、第二誘電構造２１８の上にあるグリッド構造２２４中に形成される。
いくつかの実施態様において、複数のカラーフィルター２３６は、カラーフィルター層を形成してから、カラーフィルター層をパターン化することによって形成される。カラーフィルター層は、特定範囲の波長を有する放射線（例えば、光線）の照射を可能にする材料で形成され、特定範囲外の光線が遮断される。パターン化は、カラーフィルター層上のパターンによってフォトレジスト層を形成し、フォトレジスト層のパターンに従って、エッチャントをカラーフィルター層に供給し、パターンフォトレジスト層を除去することにより、実行される。いくつかの実施態様において、カラーフィルター層は形成された後に平坦化される。
【００６８】
続いて、複数のマイクロレンズ２３８が、複数のカラーフィルター２３６上に形成される。いくつかの実施態様において、マイクロレンズ２３８は、マイクロレンズ材料を複数のカラーフィルター２３６に蒸着（例えば、スピンオン法または蒸着処理により）することにより形成される。曲線状の上表面を有するマイクロレンズテンプレート（図示しない）は、マイクロレンズ材料上にパターン化される。
いくつかの実施態様において、マイクロレンズテンプレートは、分布露光光量（例えば、負のフォトレジストの場合、より多くの光が曲率の底部に露出され、より少ない光が曲率の上部に露出される）を用いて露出されるフォトレジスト材を含み、現像およびベイクされて円形状が形成される。その後、マイクロレンズ２３８は、マイクロレンズテンプレートに従って、マイクロレンズ材料を選択的にエッチングすることにより形成される。
【００６９】
いくつかの実施態様において、複数のカラーフィルター２３６および複数のマイクロレンズ２３８がスタックウェハ構造１３０２上に形成され、第一基板１０４は第一ウェハを含み、第二基板１１６は第二ウェハ（例えば、薄型ウェハ）を含む。
スタックウェハ構造１３０２は、複数のダイ領域１３０４ａ〜１３０４ｃを含む。
複数のダイ領域１３０４ａ〜１３０４ｃのそれぞれは、周期パターンで設けられた複数のフォトダイオード２１０を含むイメージセンサーアレイを含んでいる。
いくつかの実施態様において、複数のダイ領域１３０４ａ〜１３０４ｃのそれぞれの中にあるイメージセンシングアレイは、百、千、あるいは、それ以上の個々のフォトダイオード２１０を含む。
例えば、二個のフォトダイオード２１０が記載されたダイ領域１３０４ｂを示したが、ダイ領域１３０４ｂは、二個以上のフォトダイオードを有するイメージセンシングアレイを含んでもよい。
さらに、ダイ領域１３０４ａ〜１３０４ｃのそれぞれは、アレイで配置された複数のカラーフィルター２３６とマイクロレンズ２３８とを有し、カラーフィルター２３６およびマイクロレンズ２３８は、個々のフォトダイオード２１０上に位置する。
カラーフィルター２３６およびマイクロレンズ２３８のアレイは、ダイ領域１３０４ａ〜１３０４ｃの端部から横方向に後退する。横方向への後退は、カラーフィルター２３６およびマイクロレンズ２３８の隣接アレイを、非ゼロスペース１３０６を介して互いに横方向に分離させる。
【００７０】
図１４の断面図１４００に示されるように、いくつかの実施態様において、第一基板１０４は第一ウェハ（例えば、第一３００ｍｍウェハ）を有し、第二基板１１６は第二ウェハ（例えば、第二３００ｍｍウェハ）を有し、ダイシング処理が実行される。
ダイシング処理は、スタックウェハ構造１４０２を、複数のティア１０２および１０４を有する複数のセパレートダイ１４０６ａ〜１４０６ｃにそれぞれ分割する。
いくつかの実施態様において、ダイシング処理は、スクライブライン１４０４に沿った鋸処理（例えば、鋸歯１４０５を用いて）によって実行される。
別の実施態様において、ダイシング処理は、スクライブライン１４０４に沿って、レーザーにより実行される。
【００７１】
図１５は、いくつかの実施態様による、前後配置で接続されるティアを有する多次元集積チップ基板の形成方法１５００のフローチャートである。
【００７２】
開示される方法１５００は、一連の工程や事象として説明および記述され、理解できることは、このような工程や事象は、このような構造に限定されないことである。
例えば、いくつかの工程は、説明される、および／または、記述されるものとは別に、その他の工程や事象と異なる順序および／または同時に発生する。
このほか、説明した全ての工程が、記述した一つ以上の態様や実施態様を実施するために必要であるわけではない。
さらに、記述した一つ以上の工程は一つ以上の分離した工程および／または段階で実行される。
【００７３】
工程１５０２において、一つ以上の半導体デバイスが第一基板中に形成される。図５は、いくつかの実施態様による工程１５０２に対応する断面図５００である。
【００７４】
工程１５０４において、第一複数の金属相互接続層が、第一基板の前面に沿った第一誘電構造中に形成される。図６は、いくつかの実施態様による工程１５０４に対応する断面図６００である。
【００７５】
工程１５０６において、第一誘電接合層が、第一誘電構造の表面上に形成される。図６は、いくつかの実施態様による工程１５０６に対応する断面図６００である。
【００７６】
工程１５０８において、一つ以上のイメージセンシング素子が第二基板中に形成される。図７は、いくつかの実施態様による工程１５０８に対応する断面図７００である。
【００７７】
工程１５１０において、一つ以上の第二金属相互接続層が、第二基板の前面に沿って設けられた一つ以上の誘電層誘電体構造中に形成される。図８は、いくつかの実施態様による工程１５１０に対応する断面図８００である。
【００７８】
工程１５１２において、第二基板の厚さを減少させる。図９は、いくつかの実施態様による工程１５１２に対応する断面図９００である。
【００７９】
工程１５１４において、第二誘電接合層が第二基板の背面上に形成される。
【００８０】
工程１５１６において、第一誘電接合層が第二誘電接合層に接合される。
【００８１】
工程１５１８において、異なる傾斜の側壁を有する複数のセグメントを有するインターティア相互接続構造が形成される。インターティア相互接続構造は、第一基板と第二基板とを電気的に接続する。
【００８２】
工程１５２０において、一つ以上の追加金属相互接続層が、第二基板の前面に形成される。図１０Ａ〜図１０Ｅは、いくつかの実施態様による工程１５１４，１５１６，１５１８，１５２０に対応する断面図である。図１１Ａ〜図１１Ｅは、いくつかの他の実施態様による工程１５１４，１５１６，１５１８，１５２０に対応する断面図である。図１２Ａ〜図１２Ｅは、いくつかの他の実施態様による工程１５１４，１５１６，１５１８，１５２０に対応する断面図である。
【００８３】
工程１５２２において、一つ以上のカラーフィルターおよび一つ以上のマイクロレンズが、第二基板中のイメージセンシング素子上に形成される。図１３は、いくつかの実施態様による工程１５２２に対応する断面図１３００である。
【００８４】
工程１５２４において、ダイシング処理が実行されて、第一および第二基板を、複数のティアを有する複数のセパレートダイにそれぞれ分割する。図１４は、いくつかの実施態様による工程１５２４に対応する断面図１４００である。
【００８５】
本発明は、前後配置で接続されるティアを有する多次元集積チップの形成方法とこれに関連する装置に関連する。
【００８６】
いくつかの実施態様において、本発明は多次元集積チップ基板の形成方法に関連する。
本方法は、一つ以上の半導体デバイスを第一基板中に形成する工程および一つ以上のイメージセンシング素子を第二基板中に形成する工程を含む。
本方法は、さらに、接合構造により、第一基板上の第一誘電構造を、第二基板の背面に接合する工程を含む。
本方法は、さらに、異なる側壁角の側壁をそれぞれが有する複数の異なるセグメントを有し、接合構造と第二基板とを通って延びるインターティア相互接続構造を形成する工程を含む。
インターティア相互接続構造が、前記第一基板上の第一金属相互接続層と第二基板上の第二金属相互接続層とを電気的に接続するように設けられる。
【００８７】
別の実施態様において、本発明は多次元集積チップ基板の形成方法に関する。
本方法は、一つ以上の半導体デバイスを第一基板中に形成する工程、第一基板の前面に沿って第一誘電構造中に第一複数の金属相互接続層を形成する工程、および第一誘電構造上表面に第一誘電接合層を形成する工程を含む。
本方法は、さらに、一つ以上のイメージセンシング素子を第二基板中に形成する工程、一つ以上の第二金属相互接続層を第二基板の前面に沿って設けられた一つ以上の誘電層中に形成する工程、および第二基板の背面に沿って第二誘電接合層を形成する工程を含む。
本方法は、さらに、第一誘電接合層を第二誘電接合層に結合する工程を含む。
本発明は、さらに異なる傾斜の側壁を有する複数の異なるセグメントを有し、一つ以上の半導体デバイスと一つ以上のイメージセンシング素子とを電気的に接続するインターティア相互接続構造を形成する工程を含む。
【００８８】
さらに別の実施態様において、本発明は多次元集積チップ基板に関連する。
集積チップ基板は、第一基板上の第一誘電構造中に設けられた第一複数の金属相互接続層と、第二基板上の第二誘電構造中に設けられた第二複数の金属相互接続層とを含む。
接合構造は、第一誘電構造と第二基板との間に設けられる。
インターティア相互接続構造は、第一複数の金属相互接続層の一つと第二複数の金属相互接続層の一つとの間で延伸し、接合構造と第二基板とを通過している。
インターティア相互接続構造は、異なる側壁角の側壁をそれぞれが有する複数の異なるセグメントを有する。
【００８９】
本発明では好ましい実施態様を前述の通り開示したが、これらは決して本発明を限定するものではなく、当業者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更、置換および改変を加えることができる。従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００９０】
１００  多次元集積チップ基板、１０２  第一ティア、１０２ｂ，１１４ｂ，１１６ｂ，７０２ｂ，９０２ｂ  背面、１０２ｆ，１１４ｆ，１１６ｆ  前面、１０４  第一基板、１０６，１０６ａ，１０６ｂ  半導体デバイス、１０７，２１６  隔離構造、１０８，２０２  第一誘電構造、１１０，１２２  金属相互接続層、１１２，２２６，１００４  接合構造、１１４  第二ティア、１１６，７０２，９０２  第二基板、１１８  イメージセンシング素子、１２０，２１８  第二誘電構造、１２４，２３０，３０２，４０２  インターティア相互接続構造、１２４ａ，１２４ｂ  セグメント、１２６  開口、１２８，２０８，２３２，３０４，４０４，１１０８ａ〜１１０８ｃ，１２０８ａ〜１２０８ｃ  拡散バリア層、１３０  電気的隔絶層、２００，３００，４００  ３ＤＩＣ構造、２０２ａ〜２０２ｃ  層間誘電体層、２０４  エッチ停止層、２０６ａ，２２０ａ  導電コンタクト、２０６ｂ，２２０ｂ  金属ビア、２０６ｃ，２２０ｃ  金属相互接続ワイヤ、２０６ａ〜２０６ｃ，２２０ａ〜２２０ｃ  金属相互接続層、２０９  画素領域、２１０  フォトダイオード、２１０ａ  第一領域、２１０ｂ  第二領域、２１２  ドープ領域、２１４  トランジスタゲート、２１８ａ〜２１８ｃ  ＩＬＤ層、２２２  パッシベーション層、２２４  グリッド構造、２２４ａ  誘電材、２２４ｂ  金属層、２２６ａ，６０４  第一誘電接合層、２２６ｂ，１００２，１１０２  第二誘電接合層、２３０ａ，３０２ａ，４０２ａ  第一セグメント、２３０ｂ，３０２ｂ，４０２ｂ  第二セグメント、２３１  横向きセグメント、２３４，３０６，４０６  隔離層、２３６  カラーフィルター、２３８  マイクロレンズ、３０２ｃ，４０２ｃ  第三セグメント、４０２ｄ  第四セグメント、５０２  ドレイン領域、５０４  チャネル領域、５０６  ゲート構造、８０２  誘電層、９０４  ハンドル基板、１００６  接合界面、１０１０，１１０４  第一エッチャント、１０１２，１１０６，１２０４  第一開口、１０１６，１１１４  第二エッチャント、１０１８，１１１６，１２０６  第二開口、１１２０，１２１２  第三エッチャント、１１２２，１２１４  第三開口、１１２６  ハイブリッド接合界面、１２１８  第四エッチャント、１２２０  第四開口、１２２４  ハイブリッド接合界面領域、１３０２，１４０２  スタックウェハ構造、１３０４ａ〜１３０４ｃ  ダイ領域、１３０６  非ゼロスペース、１４０４  スクライブライン、１４０５  鋸歯、１４０６ａ〜１４０６ｃ  セパレートダイ、２２８  第一接合ＥＳＬ、４０８  第二接合ＥＳＬ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１３】
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【図１４】
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【図１５】
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