(57)【特許請求の範囲】
【請求項１】
第１の基板上に駆動回路及び画素部を有し、
前記第１の基板と１つのシール材で固定された第２の基板を有し、
前記駆動回路は第１のトランジスタを有し、
前記画素部に設けられる画素は、
第２のトランジスタと、
前記第２のトランジスタのドレイン電極と電気的に接続する画素電極と、
前記第２のトランジスタのドレイン電極と、容量電極又は容量配線として機能する第１の配線とを有する容量素子と、
前記第２のトランジスタのゲート電極として機能する第２の配線と、
前記第２のトランジスタのソース電極として機能する第３の配線と、
を有し、
前記第１のトランジスタ及び前記第２のトランジスタはそれぞれ酸化物半導体層を有し、
前記シール材は、前記駆動回路及び前記画素部を囲み、閉じられた１つのパターン形状を有し、
前記駆動回路は、前記シール材、前記第１の基板、及び前記第２の基板で囲まれる第１の閉空間に設けられ、
前記画素部は、前記シール材、前記第１の基板、及び前記第２の基板で囲まれる第２の閉空間に設けられ、
前記第１の閉空間は減圧状態である、或いは前記第１の閉空間には乾燥空気が充填され、
前記第２の閉空間には液晶材料が充填され、
前記酸化物半導体層は、溝部を除いて前記画素の全面に設けられ、
前記溝部は、前記第２の配線の線幅方向の両端部を超えて横切るように設けられ、
前記溝部は、前記第１の配線の線幅方向の両端部を超えて横切るように設けられ、
前記溝部は、前記第３の配線又は隣の画素の第３の配線と、前記画素電極との間に、前記第３の配線又は前記隣の画素の第３の配線が延在する方向と平行な方向に沿って、前記画素電極の両端部を超えるように設けられていることを特徴とする半導体装置。
【請求項２】
請求項１において、前記酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎの少なくとも一を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍ〜数百ｎｍ程
度の半導体薄膜により構成されるトランジスタが注目されている。トランジスタは、ＩＣ
（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイス
に広く応用されている。トランジスタは、特に液晶表示装置等に代表される、画像表示装
置のスイッチング素子として開発が急がれている。
【０００４】
また、半導体特性を示す金属酸化物（以下「酸化物半導体」ともいう）をチャネル形成領
域とするトランジスタが既に知られている。
【０００５】
トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と
、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別される。こ
れらのトランジスタは、少なくとも５枚のフォトマスクにより作製されることが一般的で
ある。
【０００６】
また、信頼性を向上するため、シール部でセンサ部を二重に密閉する液晶表示装置が特許
文献１に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−８４４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少
なくし、且つ、信頼性の高い半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
酸化物半導体層をチャネル形成領域とするトランジスタ（以下「酸化物半導体トランジス
タ」という）は、雰囲気の影響を受けることがあり、例えば、高温高湿の雰囲気であると
、特性変動を引き起こす恐れがある。
【００１０】
特に酸化物半導体トランジスタの酸化物半導体層が十分に保護膜で覆われていない場合、
特性変動が生じやすい。
【００１１】
フォトリソグラフィ工程を従来よりも少なくしようとすると、酸化物半導体層をエッチン
グする工程を省略せざるを得ない。酸化物半導体層をエッチングする工程を省略すると、
酸化物半導体層を十分に保護膜で覆うことができなくなる。これにより、酸化物半導体層
に水分が混入し、特性変動を引き起こす恐れがある。
【００１２】
開示される発明の一様態では、酸化物半導体層をチャネル形成領域とするトランジスタ、
及び当該トランジスタにより形成される回路を、閉じたパターン形状を有するシール材で
囲む。当該トランジスタ又は回路が形成される第１の基板、当該シール材、当該第１の基
板と当該シール材で固定された第２の基板との間に、閉空間を形成する。当該閉空間を減
圧状態、或いは当該閉空間に乾燥空気を充填することにより、安定した電気特性を有する
トランジスタ、及びそのようなトランジスタを有する回路を得ることが可能である。さら
に、そのような回路を用いて半導体装置を作製すると、信頼性の高い半導体装置を得るこ
とができる。
【００１３】
開示される発明の一様態は、第１の基板上に酸化物半導体層を有するトランジスタを含む
回路と、当該第１の基板とシール材で固定された第２の基板とを有し、当該シール材、当
該第１の基板、及び当該第２の基板で囲まれる閉空間は、減圧状態、或いは乾燥空気を充
填することを特徴とする半導体装置に関する。
【００１４】
開示される発明の一様態において、当該シール材は、少なくとも当該トランジスタを囲み
、閉じられたパターン形状を有することを特徴とする半導体装置に関する。
【００１５】
開示される発明の一様態は、第１の基板上に酸化物半導体層を有するトランジスタを含む
駆動回路及び画素部と、当該第１の基板と第１のシール材及び第２のシール材で固定され
た第２の基板とを有し、当該駆動回路のトランジスタは、当該第１のシール材で囲まれ、
当該画素部のトランジスタは、当該第２のシール材で囲まれ、当該第１のシール材、当該
第１の基板、及び当該第２の基板で囲まれる第１の閉空間と、当該第２のシール材、当該
第１の基板、及び当該第２の基板で囲まれる第２の閉空間と、当該第１の閉空間は減圧状
態、或いは乾燥空気を充填し、当該第２の閉空間には液晶材料が充填されていることを特
徴とする半導体装置に関する。
【００１６】
開示される発明の一様態において、当該第２の基板はガラス基板であることを特徴とする
半導体装置に関する。
【００１７】
開示される発明の一様態において、当該第１の基板は半導体基板、またはガラス基板であ
ることを特徴とする半導体装置に関する。
【００１８】
開示される発明の一様態において、当該酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎの少なくと
も一を含むことを特徴とする半導体装置に関する。
【００１９】
開示される発明の一様態において、当該第１のシール及び当該第２のシールは、閉じられ
たパターン形状を有することを特徴とする半導体装置に関する。
【発明の効果】
【００２０】
開示される発明の一態様により、トランジスタの作製に用いるフォトリソグラフィ工程を
従来よりも少なくし、且つ、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様を示す上面図及び断面図。
【図２】本発明の一態様を示す上面図。
【図３】本発明の一態様を示す断面図。
【図４】本発明の一態様を示す断面図。
【図５】本発明の一態様を示す断面図。
【図６】本発明の一態様を示す上面図及び断面図。
【図７】本発明の一態様を示す回路図。
【図８】本発明の一態様を説明する図。
【図９】本発明の一態様を説明する図。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
【００２３】
本実施の形態の半導体装置の上面図及び断面図を、それぞれ図１（Ａ）及び図１（Ｂ）に
示す。
【００２４】
図１（Ａ）は、画素部３０２及び液晶層３０５を、第１の基板３０１と第２の基板３０３
との間にシール材３０４によって封止したパネルの平面図であり、図１（Ｂ）は、図１（
Ａ）のＸ−Ｘ’における断面図に相当する。
【００２５】
図１（Ａ）及び図１（Ｂ）に示す半導体装置は、第１の基板３０１、第２の基板３０３、
第１の基板３０１と第２の基板３０３との間のシール材３０４、端子電極３１０、ＦＰＣ
（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）３０６を有している。また第１
の基板３０１上には、画素部３０２、駆動回路３０８、及び駆動回路３０９を有している
。駆動回路３０８及び駆動回路３０９はそれぞれ、酸化物半導体トランジスタによって形
成されている。さらに画素部３０２のスイッチング素子も酸化物半導体トランジスタによ
って形成されていてもよい。例えば、駆動回路３０８はゲート側の駆動回路であり、駆動
回路３０９はソース側の駆動回路である。なお、酸化物半導体トランジスタで構成するた
め、Ｎ型のトランジスタのみを駆動回路３０８及び駆動回路３０９に用いる。
【００２６】
上記シール材３０４は、第１の基板３０１上に設けられた画素部３０２、駆動回路３０８
、及び駆動回路３０９それぞれを囲み、閉じられたパターン形状を有している。また第２
の基板３０３は、第１の基板３０１とシール材３０４によって固定されている。
【００２７】
駆動回路３０８、第１の基板３０１、第２の基板３０３、及びシール材３０４によって囲
まれる閉空間、並びに駆動回路３０９、第１の基板３０１、第２の基板３０３、及びシー
ル材３０４によって囲まれる閉空間は減圧状態とする、又は乾燥空気が充填される。
【００２８】
駆動回路３０８及び駆動回路３０９それぞれを囲み、閉じた形状を有するシール材３０４
を形成し、上記複数の閉空間を減圧状態にする又は乾燥空気を充填することによって、駆
動回路３０８及び駆動回路３０９に含まれる酸化物半導体トランジスタの酸化物半導体層
に水分が混入するのを防ぎ、安定した電気特性を有する酸化物半導体トランジスタを得る
ことができる。なお、図１（Ａ）のシール材の配置に限定されず、閉じた形状を有するシ
ール材で駆動回路３０８と駆動回路３０９を両方囲み形成される１つの閉空間を、減圧状
態にする又は乾燥空気を充填してもよい。また、閉じた形状を有する第１のシール材で駆
動回路３０８を囲み形成される第１の閉空間と、閉じた形状を有する第２のシール材で駆
動回路３０９を囲み形成される第２の閉空間を、減圧状態にする又は乾燥空気を充填して
もよい。この場合、第３のシール材で画素部３０２を囲み形成される第３の閉空間には、
液晶材料が充填される。
【００２９】
駆動回路３０８及び駆動回路３０９を形成する複数の酸化物半導体トランジスタが、安定
した電気特性を有していると、そのような駆動回路を有する半導体装置全体の信頼性を向
上させることが可能である。具体的には、駆動回路の酸化物半導体トランジスタの酸化物
半導体層に水分が混入することを防ぐことにより、駆動回路の劣化や異常動作を抑制する
ことができ、信頼性の高い表示装置を提供することができる。
【００３０】
なお、駆動回路３０８及び駆動回路３０９に酸化物トランジスタ以外の素子、例えば、ダ
イオードやキャパシタ等を設けてもよい。この場合、少なくとも酸化物半導体トランジス
タ、或いは駆動回路全体を１つ又は複数のシール材で囲み、水分を混入させないことが重
要である。
【００３１】
画素部３０２、第１の基板３０１、第２の基板３０３、及びシール材３０４によって囲ま
れる閉空間には、液晶層３０５が封止されている。
【００３２】
また、第１の基板３０１上のシール材３０４によって囲まれている領域より外側の領域に
、端子電極３１０を有している。端子電極３１０は、異方性導電膜３０７を介してＦＰＣ
３０６に接続されている。ＦＰＣ３０６は、外部からの信号や電位を伝達する役目を担う
。
【００３３】
なお、別途異なる基板に作製された駆動回路の接続方法は、特に限定されるものではなく
、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方法、ワイヤボンディング方法、ＴＣＰ（Ｔａ
ｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）方法、或いはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａ
ｔｅｄ  Ｂｏｎｄｉｎｇ）方法などを用いることができる。
【００３４】
図７（Ａ）に、液晶表示装置に用いる半導体装置１００の構成の一例を説明する。半導体
装置１００は、基板１０１上に画素領域１０２と、ｍ個（ｍは１以上の整数）の端子１０
５及び端子１０７を有する端子部１０３と、ｎ個（ｎは１以上の整数）の端子１０６を有
する端子部１０４を有している。また、半導体装置１００は、端子部１０３に電気的に接
続するｍ本の配線２１２と、端子部１０４に電気的に接続するｎ本の配線２１６と、配線
２０３を有している。また、画素領域１０２は、縦ｍ個（行）×横ｎ個（列）のマトリク
ス状に配置された複数の画素１１０を有している。ｉ行ｊ列の画素１１０（ｉ、ｊ）（ｉ
は１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線２１２−ｉ、配線２１６−ｊ
にそれぞれ電気的に接続されている。また、各画素は、容量電極または容量配線として機
能する配線２０３と接続され、配線２０３は端子１０７と電気的に接続されている。また
、配線２１２−ｉは端子１０５−ｉと電気的に接続され、配線２１６−ｊは端子１０６−
ｊと電気的に接続されている。
【００３５】
端子部１０３及び端子部１０４は外部入力端子であり、外部に設けられた制御回路とＦＰ
Ｃ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等を用いて接続される。外部
に設けられた制御回路から供給される信号は、端子部１０３及び端子部１０４を介して半
導体装置１００に入力される。図７（Ａ）では、端子部１０３を画素領域１０２の左右外
側に形成し、２カ所から信号を入力する構成を示している。また、端子部１０４を画素領
域１０２の上下外側に形成し、２カ所から信号を入力する構成を示している。２カ所から
信号を入力することにより、信号の供給能力が高まるため、半導体装置１００の高速動作
が容易となる。また、半導体装置１００の大型化や高精細化に伴う配線抵抗の増大による
信号遅延の影響を軽減することができる。また、半導体装置１００に冗長性を持たせるこ
とが可能となるため、半導体装置１００の信頼性を向上させることができる。なお、図７
（Ａ）では端子部１０３及び端子部１０４をそれぞれ２カ所設ける構成としているが、そ
れぞれ１カ所設ける構成としても構わない。
【００３６】
図７（Ｂ）は、画素１１０の回路構成を示している。画素１１０は、トランジスタ１１１
と、液晶素子１１２と、容量素子１１３を有している。トランジスタ１１１のゲート電極
は配線２１２−ｉに電気的に接続され、トランジスタ１１１のソース電極またはドレイン
電極の一方は配線２１６−ｊに電気的に接続されている。また、トランジスタ１１１のソ
ース電極またはドレイン電極の他方は、液晶素子１１２の一方の電極と、容量素子１１３
の一方の電極に電気的に接続されている。液晶素子１１２の他方の電極は、電極１１４に
電気的に接続されている。電極１１４の電位は、０Ｖや、ＧＮＤや、共通電位などの固定
電位としておけばよい。容量素子１１３の他方の電極は、配線２０３に電気的に接続され
ている。
【００３７】
トランジスタ１１１は、液晶素子１１２に配線２１６から供給される画像信号を入力させ
るか否かを選択する機能を有する。配線２１２−ｉにトランジスタ１１１をオン状態とす
る信号が供給されると、トランジスタ１１１を介して配線２１６−ｊの画像信号が液晶素
子１１２に供給される。液晶素子１１２は、供給される画像信号（電位）に応じて、光の
透過率が制御される。容量素子１１３は、液晶素子１１２に供給された電位を保持するた
めの保持容量（Ｃｓ容量ともいう）としての機能を有する。容量素子１１３は、必ずしも
設ける必要はないが、容量素子１１３を設けることにより、トランジスタ１１１がオフ状
態の時にソース電極とドレイン電極間に流れる電流（オフ電流）に起因する、液晶素子１
１２に与えられた電位の変動を抑制することができる。
【００３８】
上述のトランジスタ１１１のチャネル領域が形成される半導体層の材料に、酸化物半導体
を用いることができる。酸化物半導体は、エネルギーギャップが３．０〜３．５ｅＶ以上
と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して
得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）に
おいて、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）
以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、容量素
子１１３を設けなくても液晶素子１１２に印加された電位の保持が可能となる。また、消
費電力の小さい液晶表示装置を実現することができるため、トランジスタ１１１のチャネ
ル領域が形成される半導体層として酸化物半導体層を用いることが好ましい。
【００３９】
またトランジスタ１１１のチャネル領域として、酸化物半導体層の他に、単結晶半導体層
、多結晶半導体層、微結晶半導体層、非晶質半導体層等を用いてもよい。半導体材料とし
ては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、または
ガリウムヒ素等を挙げることができる。なお、本実施の形態で説明する表示装置は、画素
領域内に半導体層が残る構成であるため、上記半導体を用いた表示装置を透過型の表示装
置として用いる場合は、半導体層を極力薄くするなどして、可視光の透過率を高めること
が好ましい。
【００４０】
図２は画素部３０２に設けられる画素１１０の平面構成を示す上面図であり、図３は、画
素１１０の積層構成を示す断面図である。なお、図２におけるＡ１−Ａ２、Ｂ１−Ｂ２、
Ｃ１−Ｃ２、Ｄ１−Ｄ２の鎖線は、図３（Ａ）乃至図３（Ｄ）における断面Ａ１−Ａ２、
断面Ｂ１−Ｂ２、断面Ｃ１−Ｃ２、断面Ｄ１−Ｄ２に相当する。
【００４１】
本実施の形態に示すトランジスタ１１１は、ドレイン電極２０６ｂを、Ｕ字型（Ｃ字型、
コの字型、または馬蹄型）のソース電極２０６ａで囲む形状としている。このような形状
とすることで、トランジスタの面積が小さくても、十分なチャネル幅を確保することが可
能となり、トランジスタの導通時に流れる電流（オン電流ともいう）の量を増やすことが
可能となる。
【００４２】
また、画素電極２１０と電気的に接続するドレイン電極２０６ｂと、ゲート電極２０２の
間に生じる寄生容量が大きいと、フィードスルーの影響を受けやすくなるため、液晶素子
１１２に供給された電位が正確に保持できず、表示品位が低下する要因となる。本実施の
形態に示すように、ソース電極２０６ａをＵ字型としてドレイン電極２０６ｂを囲む形状
とすることで、十分なチャネル幅を確保しつつ、ドレイン電極２０６ｂとゲート電極２０
２間に生じる寄生容量を小さくすることができるため、液晶表示装置の表示品位を向上さ
せることができる。
【００４３】
配線２０３は、容量電極または容量配線として機能する。本実施の形態では、配線２０３
とドレイン電極２０６ｂを重畳させて容量素子１１３を形成している。
【００４４】
また、本実施の形態で説明する半導体装置は、工程簡略化のため島状半導体層を形成する
ためのフォトリソグラフィ工程やエッチング工程を行わないため、画素領域の全てに半導
体層２０５が残る構成となる。その結果、配線２１２−ｉがゲート電極として機能し、配
線２１６−ｊがソース電極またはドレイン電極の一方として機能し、配線２１６−ｊ＋１
がソース電極またはドレイン電極の他方として機能する第１の寄生トランジスタが生じる
。
【００４５】
また、配線２０３がゲート電極として機能し、配線２１６−ｊがソース電極またはドレイ
ン電極の一方として機能し、配線２１６−ｊ＋１がソース電極またはドレイン電極の他方
として機能する第２の寄生トランジスタが生じる。
【００４６】
また、画素電極２１０がゲート電極として機能し、絶縁層２０７がゲート絶縁層として機
能し、配線２１６−ｊがソース電極またはドレイン電極の一方として機能し、配線２１６
−ｊ＋１がソース電極またはドレイン電極の他方として機能する第３の寄生トランジスタ
が生じる。
【００４７】
第１の寄生トランジスタは、配線２１２−ｉにトランジスタ１１１をオン状態とする電位
が供給されると、第１の寄生トランジスタもオン状態となり、配線２１６−ｊと配線２１
６−ｊ＋１が電気的に接続されることとなる。第１の寄生トランジスタにより配線２１６
−ｊと配線２１６−ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画
像信号を液晶素子１１２に供給することが困難となる。
【００４８】
また、第２の寄生トランジスタがＮ型のトランジスタとして機能する場合、配線２０３に
供給された電位よりも、配線２１６−ｊまたは配線２１６−ｊ＋１の電位が低くなり、そ
の電位差の絶対値が第２の寄生トランジスタのしきい値よりも大きくなると、画素電極２
１０の下に位置する半導体層２０５にチャネルが形成され、第２の寄生トランジスタがオ
ン状態となる。
【００４９】
第２の寄生トランジスタがオン状態となると、配線２１６−ｊと配線２１６−ｊ＋１が電
気的に接続されることとなる。第２の寄生トランジスタにより配線２１６−ｊと配線２１
６−ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素
子１１２に供給することが困難となる。
【００５０】
また、第３の寄生トランジスタがＮ型のトランジスタとして機能する場合、画素電極２１
０に供給された、または保持された電位よりも、配線２１６−ｊまたは配線２１６−ｊ＋
１の電位が低くなり、その電位差の絶対値が第３の寄生トランジスタのしきい値よりも大
きくなると、画素電極２１０の下に位置する半導体層２０５にチャネルが形成され、第３
の寄生トランジスタがオン状態となる。
【００５１】
第３の寄生トランジスタがオン状態となると、配線２１６−ｊと配線２１６−ｊ＋１が電
気的に接続されることとなる。第３の寄生トランジスタにより配線２１６−ｊと配線２１
６−ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素
子１１２に供給することが困難となる。また、画素の開口率を大きくするなどの理由によ
り、画素電極２１０を配線２１６−ｊや配線２１６−ｊ＋１に近づけると、第３の寄生ト
ランジスタの影響がより強くなる。
【００５２】
そこで、本実施の形態では、画素１１０に半導体層２０５が除去された溝部２３０を設け
、上述の寄生トランジスタが生じない構成とする。溝部２３０を、配線２１２−ｉの線幅
方向の両端部を越えて横切る様に設けることで、第１の寄生トランジスタの生成を防ぐこ
とができる。また、溝部２３０を、配線２０３の線幅方向の両端部を越えて横切る様に設
けることで、第２の寄生トランジスタの生成を防ぐことができる。なお、配線２１２−ｉ
上の溝部２３０もしくは、配線２０３上の溝部２３０は、それぞれ複数設けてもよい。
【００５３】
また、溝部２３０を配線２１６−ｊと画素電極２１０との間、または配線２１６−ｊ＋１
と画素電極２１０との間の少なくともどちらか一方に、配線２１６−ｊまたは配線２１６
−ｊ＋１が延在する方向と平行な方向に沿って、画素電極２１０の端部２３１及び端部２
３２を越えて形成する。これにより、第３の寄生トランジスタの生成を防ぐことができる
。なお、溝部２３０は、配線２１６−ｊまたは配線２１６−ｊ＋１と平行に設けられてい
る必要はなく、また、屈曲部または湾曲部を有していてもよい。
【００５４】
なお、図２では、配線２１２−ｉと配線２０３に挟まれた領域で溝部２３０が途切れてい
るが、配線２１２−ｉの線幅方向の端部を越えて設けられた溝部２３０を延伸し、配線２
０３の幅方向の端部を越えて設けられた溝部２３０と接続した構成としてもよい。
【００５５】
また、配線２０３上に溝部２３０を設けずに、配線２０３の電位を、配線２１６−ｊまた
は配線２１６−ｊ＋１に供給される電位よりも低い電位としておくことで、第２の寄生ト
ランジスタの生成を防ぐこともできる。ただし、この場合は、上記電位を配線２０３に供
給するための電源を別途設ける必要がある。
【００５６】
また、半導体層２０５が除去された溝部２３０の大きさに特に制限はないが、寄生トラン
ジスタの生成を確実に防ぐため、配線２１６−ｊまたは配線２１６−ｊ＋１が延在する方
向と直交する方向における、溝部２３０内の半導体層が除去された部分の距離は１μｍ以
上とすることが好ましく、２μｍ以上とするとさらに好ましい。
【００５７】
断面Ａ１−Ａ２は、トランジスタ１１１及び容量素子１１３の積層構造を示している。ト
ランジスタ１１１は、ボトムゲート構造のトランジスタである。断面Ｂ１−Ｂ２は、画素
電極２１０及び溝部２３０を含む、配線２１６−ｊから配線２１６−ｊ＋１までの積層構
造を示している。また、断面Ｃ１−Ｃ２は、配線２１６−ｊと、配線２１２−ｉの交差部
における積層構造を示している。また、断面Ｄ１−Ｄ２は、配線２１６−ｊ＋１と、配線
２１２−ｉの交差部と、溝部２３０の積層構造を示している。
【００５８】
図３（Ａ）に示す断面Ａ１−Ａ２において、基板２００上に下地層２０１が形成され、下
地層２０１上にゲート電極２０２及び配線２０３が形成されている。また、ゲート電極２
０２及び配線２０３上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また
、半導体層２０５上にソース電極２０６ａ及びドレイン電極２０６ｂが形成されている。
また、半導体層２０５の一部に接し、ソース電極２０６ａ及びドレイン電極２０６ｂ上に
絶縁層２０７が形成されている。絶縁層２０７上には画素電極２１０が形成され、絶縁層
２０７に形成されたコンタクトホール２０８を介してドレイン電極２０６ｂに電気的に接
続されている。
【００５９】
配線２０３とドレイン電極２０６ｂが、ゲート絶縁層２０４と半導体層２０５を間に挟ん
で重なっている部分が容量素子１１３として機能する。ゲート絶縁層２０４と半導体層２
０５は誘電体層として機能する。配線２０３と画素電極２１０の間に形成される誘電体層
を多層構造とすることで、一つの誘電体層にピンホールが生じても、ピンホールは他の誘
電体層で被覆されるため、容量素子１１３を正常に機能させることができる。また、酸化
物半導体の比誘電率は１４乃至１６と大きいため、半導体層２０５に酸化物半導体を用い
ると、容量素子１１３の容量値を大きくすることが可能となる。
【００６０】
図３（Ｂ）に示す断面Ｂ１−Ｂ２において、基板２００上に下地層２０１が形成され、下
地層２０１上にゲート絶縁層２０４が形成され、ゲート絶縁層２０４上に半導体層２０５
が形成されている。半導体層２０５上に配線２１６−ｊ及び配線２１６−ｊ＋１が形成さ
れ、半導体層２０５と、配線２１６−ｊ及び配線２１６−ｊ＋１上に絶縁層２０７が形成
されている。また、絶縁層２０７上に画素電極２１０が形成されている。
【００６１】
配線２１６−ｊ＋１と画素電極２１０の間に、ゲート絶縁層２０４の一部、半導体層２０
５の一部、及び絶縁層２０７の一部が除去された溝部２３０が形成されている。溝部２３
０は、少なくともその底面において半導体層を有していない構成となっている。
【００６２】
図３（Ｃ）に示す断面Ｃ１−Ｃ２において、基板２００上に下地層２０１が形成され、下
地層２０１上に配線２１２−ｉが形成されている。また、配線２１２−ｉ上に、ゲート絶
縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上に配線２１６−
ｊが形成され、配線２１６−ｊ上に絶縁層２０７が形成されている。
【００６３】
図３（Ｄ）に示す断面Ｄ１−Ｄ２において、基板２００上に下地層２０１が形成され、下
地層２０１上に配線２１２−ｉが形成されている。また、配線２１２−ｉ上に、ゲート絶
縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上に配線２１６−
ｊ＋１が形成され、配線２１６−ｊ＋１上に絶縁層２０７が形成されている。また、ゲー
ト絶縁層２０４の一部、半導体層２０５の一部、及び絶縁層２０７の一部が除去された溝
部２３０が形成されている。
【００６４】
次に、端子１０５及び端子１０６の構成例について、図６（Ａ１）乃至図６（Ｂ２）を用
いて説明する。図６（Ａ１）及び図６（Ａ２）は、端子１０５の上面図及び断面図をそれ
ぞれ図示している。図６（Ａ１）におけるＪ１−Ｊ２の鎖線は、図６（Ａ２）における断
面Ｊ１−Ｊ２に相当する。また、図６（Ｂ１）及び図６（Ｂ２）は、端子１０６の上面図
及び断面図をそれぞれ図示している。図６（Ｂ１）におけるＫ１−Ｋ２の鎖線は、図６（
Ｂ２）における断面Ｋ１−Ｋ２に相当する。なお、断面Ｊ１−Ｊ２及び断面Ｋ１−Ｋ２に
おいて、Ｊ２及びＫ２は、基板端部に相当する。
【００６５】
断面Ｊ１−Ｊ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配
線２１２が形成されている。また、配線２１２上に、ゲート絶縁層２０４、半導体層２０
５、及び絶縁層２０７が形成されている。絶縁層２０７上に電極２２１が形成され、電極
２２１は、ゲート絶縁層２０４、半導体層２０５、及び絶縁層２０７に形成されたコンタ
クトホール２１９を介して配線２１２に電気的に接続されている。
【００６６】
断面Ｋ１−Ｋ２において、基板２００上に、下地層２０１、ゲート絶縁層２０４、及び半
導体層２０５が形成されている。半導体層２０５上に配線２１６が形成され、配線２１６
上に絶縁層２０７が形成されている。絶縁層２０７上に電極２２２が形成され、電極２２
２は、絶縁層２０７に形成されたコンタクトホール２２０を介して配線２１６に電気的に
接続されている。
【００６７】
なお、端子１０７の構成も、端子１０５または端子１０６と同様の構成とすることができ
る。
【００６８】
また、画素領域１０２と端子部１０４はｎ本の配線２１６で接続されているが、画素領域
１０２から端子部１０４が有する端子１０６に至るまでの配線２１６の引き回しにおいて
、隣接する配線２１６同士が近い場合は、隣接する配線２１６の電位差によって、隣接す
る配線２１６間に存在する半導体層２０５中に寄生チャネルが形成され、隣接する配線２
１６同士が電気的に接続されてしまう恐れがある。
【００６９】
このような現象は、絶縁層を介して、画素領域１０２から端子部１０４までの領域全体、
もしくは、隣接する配線２１６の間に導電層を設け、該導電層の電位を半導体層２０５中
に寄生チャネルが形成されない電位としておくことで防ぐことができる。
【００７０】
例えば、半導体層２０５に酸化物半導体を用いる場合、多くの酸化物半導体はＮ型の半導
体となりやすいため、導電層の電位を配線２１６に供給される電位よりも低い電位として
おけばよい。
【００７１】
また、後述するコンタクトホール形成工程において、隣接する配線２１６間の半導体層２
０５を除去することでも、隣接する配線２１６同士の電気的な接続を防ぐことができる。
【００７２】
続いて、図２、図３（Ａ）乃至図３（Ｂ）、図６（Ａ１）乃至図６（Ｂ２）、図７（Ａ）
乃至図７（Ｂ）を用いて説明した液晶表示装置の画素部の作製方法について、図４（Ａ）
乃至図４（Ｃ）及び図５（Ａ）乃至図５（Ｃ）を用いて説明する。なお、図４（Ａ）乃至
図４（Ｃ）及び図５（Ａ）乃至図５（Ｃ）における断面Ａ１−Ａ２、断面Ｊ１−Ｊ２、及
び断面Ｋ１−Ｋ２は、図２、図３（Ａ）乃至図３（Ｂ）、図６（Ａ１）乃至図６（Ｂ２）
におけるＡ１−Ａ２、Ｊ１−Ｊ２、及びＫ１−Ｋ２の鎖線で示した部位の断面図である。
【００７３】
なお図１における駆動回路３０８及び駆動回路３０９に設けられるトランジスタの構成及
び作製工程は、図２、図３（Ａ）乃至図３（Ｄ）、図４（Ａ）乃至図４（Ｃ）、図５（Ａ
）乃至図５（Ｃ）、及び図７（Ａ）乃至図７（Ｂ）に示されるトランジスタ１１１と同様
である。そのため駆動回路３０８及び駆動回路３０９に設けられるトランジスタの構成及
び作製工程は、トランジスタ１１１の説明を援用すればよい。
【００７４】
まず、基板２００上に下地層２０１となる絶縁層を５０ｎｍ以上３００ｎｍ以下、好まし
くは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板２００は、ガラス基板、セラ
ミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基
板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等
の金属の基板や半導体基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板とし
ては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノ
ケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基
板などを用いることができる。また、基板２００として、第３世代（５５０ｍｍ×６５０
ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第
４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１０
０ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７
０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４０
０ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３
４００ｍｍ）等のガラス基板を用いることができる。本実施の形態では、基板２００にア
ルミノホウケイ酸ガラスを用いる。
【００７５】
下地層２０１は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコ
ン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積
層構造により形成することができ、基板２００からの不純物元素の拡散を防止する機能が
ある。なお、本明細書中において、窒化酸化珪素とは、その組成として、酸素よりも窒素
の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、
組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５〜３５原子
％、水素が１０〜３０原子％の範囲で含まれるものをいう。下地層２０１は、スパッタリ
ング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。
【００７６】
本実施の形態では、下地層２０１として、窒化シリコンと酸化シリコンの積層を用いる。
具体的には、基板２００上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上
に酸化シリコンを１５０ｎｍの厚さで形成する。なお、下地層２０１中にリン（Ｐ）や硼
素（Ｂ）がドープされていても良い。
【００７７】
また、下地層２０１に、塩素、フッ素などのハロゲン元素を含ませることで、基板２００
からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層２０１に含
ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得
られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすれ
ばよい。
【００７８】
また、下地層２０１として酸化ガリウムを用いてもよい。また、下地層２０１を酸化ガリ
ウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため
、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。
【００７９】
次に、下地層２０１上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００
ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形
成し、第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的
にエッチング除去し、ゲート電極２０２、配線２０３、配線２１２を形成する。
【００８０】
ゲート電極２０２、配線２０３、配線２１２を形成するための導電層は、モリブデン（Ｍ
ｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、
銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又
はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
【００８１】
導電層は配線となるため、低抵抗材料であるＡｌやＣｕを用いるのが好ましい。ＡｌやＣ
ｕを用いることで、信号遅延を低減し、高画質化を実現することができる。なお、Ａｌは
耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しや
すい。Ａｌのマイグレーションを防ぐため、Ａｌに、Ｍｏ、Ｔｉ、Ｗなどの、Ａｌよりも
融点の高い金属材料を積層することが好ましい。また、導電層にＡｌを含む材料を用いる
場合には、以後の工程におけるプロセス最高温度を３８０℃以下とすることが好ましく、
３５０℃以下とするとよい。
【００８２】
また、導電層にＣｕを用いる場合も、マイグレーションによる不良やＣｕ元素の拡散を防
ぐため、Ｍｏ、Ｔｉ、Ｗなどの、Ｃｕよりも融点の高い金属材料を積層することが好まし
い。また、導電層にＣｕを含む材料を用いる場合には、以後の工程におけるプロセス最高
温度を４５０℃以下とすることが好ましい。
【００８３】
本実施の形態では、導電層として下地層２０１上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層
上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第１のフォトリソグラフィ工程により
導電層を選択的にエッチング除去し、ゲート電極２０２、配線２０３、配線２１２を形成
する（図４（Ａ）参照）。また、形成されたゲート電極２０２、配線２０３、配線２１２
の端部がテーパー形状であると、後に積層する絶縁層や導電層の被覆性が向上するため好
ましい。
【００８４】
なお、フォトリソグラフィ工程に用いるレジストマスクはインクジェット法で形成しても
よい。インクジェット法では、フォトマスクを使用しないため、更に製造コストを低減す
ることができる。また、レジストマスクはエッチング工程の後に剥離するものとし、各フ
ォトリソグラフィ工程における説明は省くこととする。また、特段の説明が無い限り、本
明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または
絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
【００８５】
次いで、ゲート電極２０２、配線２０３、配線２１２上にゲート絶縁層２０４を５０ｎｍ
以上８００ｎｍ以下、好ましくは１００ｎｍ以上６００ｎｍ以下の厚さで形成する。ゲー
ト絶縁層２０４には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウ
ム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ハフニウム、ハフニウムシリ
ケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート
、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法や
スパッタリング法等で形成することができる。また、ゲート絶縁層２０４は単層に限らず
異なる層の積層でも良い。例えば、１層目のゲート絶縁層としてプラズマＣＶＤ法により
窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、１層目のゲート絶縁層の上に２層目の
ゲート絶縁層として酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、ゲート絶縁層２
０４としても良い。
【００８６】
ゲート絶縁層２０４の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例
えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用する
ことができる。
【００８７】
本実施の形態では、ゲート絶縁層２０４として、窒化シリコンと酸化シリコンの積層を用
いる。具体的には、下地層２０１、ゲート電極２０２、配線２０３、配線２１２上に窒化
シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１００ｎｍの厚
さで形成する。
【００８８】
また、ゲート絶縁層２０４は保護層としても機能する。Ｃｕを含むゲート電極２０２を、
窒化シリコンを含む絶縁層で覆う構成とすることで、ゲート電極２０２からのＣｕ拡散を
防ぐことができる。
【００８９】
また、ゲート絶縁層２０４には、この後形成する半導体層に酸化物半導体を用いる場合に
は、酸化物半導体と同種の成分を含む絶縁材料を用いてもよい。ゲート絶縁層２０４を異
なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含
む絶縁材料とすればよい。このような材料は酸化物半導体との相性が良く、これをゲート
絶縁層２０４に用いることで、酸化物半導体との界面の状態を良好に保つことができるか
らである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選
択される一または複数の元素を意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の
酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては酸化ガリ
ウムなどがある。
【００９０】
また、ゲート絶縁層２０４を積層構造とする場合には、酸化物半導体と同種の成分を含む
絶縁材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い
。
【００９１】
また、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、
酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基板２００を
予備加熱し、基板２００やゲート絶縁層２０４に吸着した水素、水分などの不純物を脱離
し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ま
しい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、ゲート
絶縁層２０４の成膜前に、ゲート電極２０２、配線２０３、及び配線２１２まで形成した
基板２００にも同様に行ってもよい。
【００９２】
半導体層２０５に用いる酸化物半導体層としては、四元系金属の酸化物であるＩｎ−Ｓｎ
−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半
導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓ
ｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化
物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ
−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や
、Ｉｎ−Ｇａ−Ｏ系の材料、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−
Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含ま
せてもよい。
【００９３】
酸化物半導体層は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、
及びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、こ
の後行う脱水化または脱水素化は有効である。
【００９４】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリ
ウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その化学量論比
は問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
【００９５】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または
複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧ
ａ及びＣｏなどがある。
【００９６】
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用
いてスパッタリング法により３０ｎｍの厚さで形成する。また、酸化物半導体層は、希ガ
ス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下に
おいてスパッタリング法により形成することができる（図４（Ｂ）参照）。
【００９７】
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成
比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物タ
ーゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。また、このターゲットの材料及び
組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比
］の金属酸化物ターゲットを用いてもよい。
【００９８】
また、金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上
９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜し
た酸化物半導体層を緻密な膜とすることができる。
【００９９】
酸化物半導体層を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物など
の不純物が除去された高純度ガスを用いることが好ましい。
【０１００】
酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１
００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。なお、第１の
フォトリソグラフィ工程により形成された配線層にＡｌが用いられている場合は、基板温
度を３８０℃以下、好ましくは３５０℃以下とし、また、第１のフォトリソグラフィ工程
により形成された配線層にＣｕが用いられている場合は、基板温度を４５０℃以下とする
。
【０１０１】
基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分
、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタ
リングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分
が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する
。
【０１０２】
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含
む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で
成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【０１０３】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ご
みともいう）が軽減でき、膜厚分布も均一となるために好ましい。
【０１０４】
また、酸化物半導体層中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ）など
のアルカリ金属の濃度は、Ｎａは５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃ
ｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉは５×１０１５ｃｍ−３
以下、好ましくは１×１０１５ｃｍ−３以下、Ｋは５×１０１５ｃｍ−３以下、好ましく
は１×１０１５ｃｍ−３以下とすることが好ましい。
【０１０５】
酸化物半導体は不純物に対して鈍感であり、酸化物半導体中にはかなりの金属不純物が含
まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソー
ダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導
体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．
６２１−６３３）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体
を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成
する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化
物半導体層に接する絶縁層が酸化物である場合、当該絶縁層中に拡散してＮａ＋となる。
また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を
分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向
にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化
が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジス
タの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素の濃度が十分に低い場合
において顕著に現れる。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−
３以下、特に５×１０１８ｃｍ−３以下である場合には、酸化物半導体中のアルカリ金属
の濃度を上記の値にすることが強く求められる。
【０１０６】
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な
水素（水や水酸基を含む）を除去（脱水化または脱水素化）した後、酸素を供給して酸化
物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。ま
た、酸化物半導体層と、該酸化物半導体層が接する絶縁層との界面に生じた欠陥を低減す
ることができる。
【０１０７】
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰
囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の
露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好まし
くは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０
℃以下、または４００℃以上基板の歪み点未満の温度で行う。ただし、第１のフォトリソ
グラフィ工程により形成された配線層にＡｌが用いられている場合は、加熱処理の温度を
３８０℃以下、好ましくは３５０℃以下とし、また、第１のフォトリソグラフィ工程によ
り形成された配線層にＣｕが用いられている場合は、加熱処理の温度を４５０℃以下とす
る。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体
層に対して窒素雰囲気下で４５０℃、１時間の加熱処理を行う。
【０１０８】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスに
は、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しな
い不活性ガスが用いられる。
【０１０９】
例えば、第１の加熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、
数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行
ってもよい。
【０１１０】
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行
なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処
理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好
ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とすることが好ましい。
【０１１１】
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠
乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア
濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望まし
くは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（こ
こでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。また、
８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、望ましくは１０ｚＡ／
μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、Ｉ型化（真性化）または実質
的にＩ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジス
タ１１１を得ることができる。
【０１１２】
また、高純度化された酸化物半導体を有するトランジスタは、しきい値電圧やオン電流な
どの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特
性の変動も少ない。
【０１１３】
このように、高純度化され、十分な酸素の供給により電気的にＩ型（真性）化した酸化物
半導体を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である
。よって安定した電気的特性を有する酸化物半導体を用いた信頼性の高い液晶表示装置を
提供することができる。
【０１１４】
次いで、半導体層２０５上に、ソース電極２０６ａ、ドレイン電極２０６ｂ、及び配線２
１６となる導電層を形成する。ソース電極２０６ａ、ドレイン電極２０６ｂ、及び配線２
１６に用いる導電層は、ゲート電極２０２と同様の材料及び方法で形成することができる
。また、ソース電極２０６ａ、ドレイン電極２０６ｂ、及び配線２１６に用いる導電層と
して、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウ
ム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化ス
ズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３
―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることが
できる。
【０１１５】
本実施の形態では、導電層として半導体層２０５上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ
層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第２のフォトリソグラフィ工程によ
り、レジストマスクを形成し、導電層を選択的にエッチング除去し、ソース電極２０６ａ
、ドレイン電極２０６ｂ、及び配線２１６を形成する（図４（Ｃ）参照）。
【０１１６】
次いで、ソース電極２０６ａ、ドレイン電極２０６ｂ、及び配線２１６上に絶縁層２０７
を形成する（図５（Ａ）参照）。絶縁層２０７は、ゲート絶縁層２０４または下地層２０
１と同様の材料及び方法で形成することができる。なお、水素や水などが混入しにくいと
いう点では、スパッタリング法による形成が好適である。絶縁層２０７に水素が含まれる
と、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き
抜きが生じ、酸化物半導体層が低抵抗化（Ｎ型化）する恐れがある。従って、絶縁層２０
７は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。
【０１１７】
絶縁層２０７としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、
酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウ
ムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を
抑えることができる。なお、半導体層２０５に酸化物半導体を用いる場合、絶縁層２０７
として、または、絶縁層２０７と積層して、酸化物半導体と同種の成分を含む金属酸化物
層を形成してもよい。
【０１１８】
本実施の形態では、絶縁層２０７として膜厚２００ｎｍの酸化シリコンをスパッタリング
法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施
の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下にお
いて行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いるこ
とができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを
行うと酸化シリコンを形成することができる。
【０１１９】
絶縁層２０７の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポ
ンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した
成膜室で成膜した絶縁層２０７は、絶縁層２０７中に含まれる不純物の濃度を低減するこ
とができる。また、絶縁層２０７の成膜室内の残留水分を除去するための排気手段として
は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１２０】
絶縁層２０７を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの
不純物が除去された高純度ガスを用いることが好ましい。
【０１２１】
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲
気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５
０℃以下）を行ってもよい。ただし、第１のフォトリソグラフィ工程、または第２のフォ
トリソグラフィ工程により形成された配線層にＡｌが用いられている場合は、加熱処理の
温度を３８０℃以下、好ましくは３５０℃以下とし、また、上記配線層にＣｕが用いられ
ている場合は、加熱処理の温度を４５０℃以下とする。例えば、窒素雰囲気下で４５０℃
、１時間の第２の加熱処理を行ってもよい。第２の加熱処理を行うと、酸化物半導体層の
一部（チャネル形成領域）が絶縁層２０７と接した状態で昇温され、酸素を含む絶縁層２
０７から酸素を半導体層２０５へ供給することができる。なお、上記雰囲気に水、水素な
どが含まれないことが好ましい。
【０１２２】
次いで、第３のフォトリソグラフィ工程により、レジストマスクを形成し、ドレイン電極
２０６ｂ上の絶縁層２０７の一部を選択的に除去し、コンタクトホール２０８を形成する
。また、断面Ｋ１−Ｋ２断面における配線２１６上の絶縁層２０７の一部を選択的に除去
し、コンタクトホール２２０を形成する。また、断面Ｊ１−Ｊ２断面における配線２１２
上では、絶縁層２０７、半導体層２０５、及びゲート絶縁層２０４の一部を選択的に除去
し、コンタクトホール２１９を形成する。（図５（Ｂ）参照）。なお、図示していないが
、本フォトリソグラフィ工程において、溝部２３０もコンタクトホール２１９と同様に形
成する。このため、溝部２３０の側面は、絶縁層２０７、半導体層２０５、及びゲート絶
縁層２０４が露出している。
【０１２３】
絶縁層２０７、半導体層２０５、及びゲート絶縁層２０４のエッチングは、ドライエッチ
ングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いる
エッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化
硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）を用いる
ことができる。
【０１２４】
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉ
ｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結
合型プラズマ）エッチング法を用いることができる。また、下地層２０１は基板２００か
らの不純物元素の拡散を防止する機能を有するため、上記エッチングに際して、下地層２
０１が極力エッチングされることのないように、エッチング条件を調整することが好まし
い。
【０１２５】
一般に、半導体層のエッチングとコンタクトホールの形成は、異なるフォトリソグラフィ
工程及びエッチング工程により別々に実施されるが、本実施の形態に示す作製工程によれ
ば、一回のフォトリソグラフィ工程とエッチング工程により、同時に実施することが可能
となる。よって、フォトマスクの削減のみならず、フォトリソグラフィ工程そのものを削
減することができ、その後のエッチング工程も削減することができる。すなわち、少ない
フォトリソグラフィ工程により、低コストで、生産性よく液晶表示装置を作製することが
できる。
【０１２６】
また、本実施の形態に示す作製工程によれば、酸化物半導体層にフォトレジストが直接形
成されることがない。また、酸化物半導体層のチャネル形成領域が絶縁層２０７で保護さ
れているため、その後のフォトレジストの剥離洗浄工程においても、酸化物半導体層のチ
ャネル形成領域に水分が付着することがないため、トランジスタ１１１の特性バラツキが
低減され、信頼性が向上する。
【０１２７】
次いで、絶縁層２０７上に、スパッタリング法、真空蒸着法などを用いて、画素電極２１
０、電極２２１、及び電極２２２となる透光性を有する導電層（透明導電層ともいう）を
３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の厚さで形成する
（図５（Ｃ）参照）。
【０１２８】
透光性を有する導電層としては、酸化タングステンを含むインジウム酸化物、酸化タング
ステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを
含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜
鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を
用いることができる。また、１枚乃至１０枚のグラフェンシート（グラファイトの１層分
）よりなる材料を用いてもよい。
【０１２９】
また、本実施の形態では透過型の液晶表示装置の画素部の作製方法について例示したが、
透過型に限らず、反射型や半透過型の液晶表示装置の画素部にも適用することができる。
反射型の液晶表示装置の画素部を得る場合は、画素電極として光反射率の高い導電層（反
射導電層ともいう）、例えば、アルミニウム、チタン、銀、ロジウム、ニッケルなどの可
視光の反射率が高い金属、或いは、これら金属の少なくとも１つを含む合金、またはそれ
らの積層を用いればよい。半透過型の液晶表示装置の画素部を得る場合は、一つの画素電
極を、透明導電層と反射導電層とで形成し、透過部分と反射部分とを設ける。
【０１３０】
本実施の形態では、透光性を有する導電層として厚さ８０ｎｍのＩＴＯ層を形成し、第４
のフォトリソグラフィ工程により、レジストマスクを形成し、透光性を有する導電層を選
択的にエッチングして、画素電極２１０、電極２２１、及び電極２２２を形成する。
【０１３１】
画素電極２１０は、コンタクトホール２０８を介してドレイン電極２０６ｂに電気的に接
続される。また、電極２２１はコンタクトホール２１９を介して配線２１２に電気的に接
続される。また、電極２２２はコンタクトホール２２０を介して配線２１６に電気的に接
続される。
【０１３２】
また、端子部１０３及び端子部１０４に形成されるコンタクトホール２１９及びコンタク
トホール２２０において、配線２１２及び配線２１６を露出した状態のままとせず、ＩＴ
Ｏなどの酸化物導電性材料で覆うことは重要である。配線２１２及び配線２１６は金属層
であるため、配線２１２及び配線２１６を露出した状態のままとすると、露出表面が酸化
され、ＦＰＣ等との接触抵抗が増大する。接触抵抗の増大は、外部から入力される信号の
遅延や波形のなまりを生じ、外部からの信号が正確に伝達されず、半導体装置の信頼性が
低下してしまう。配線２１２及び配線２１６の露出表面を、ＩＴＯなどの酸化物導電性材
料で覆うことにより、接触抵抗の増大を防ぎ、半導体装置の信頼性を向上させることがで
きる。
【０１３３】
本実施の形態によれば、従来よりも少ないフォトリソグラフィ工程により半導体装置を作
製することが可能となる。よって、低コストで、生産性の良い半導体装置を作製すること
ができる。
【０１３４】
また、本実施の形態では、シール材により駆動回路を囲むことで、駆動回路に設けられる
酸化物半導体トランジスタの酸化物半導体層に水分が混入するのを防ぐことができる。こ
れにより、信頼性の高い半導体装置を作製することができる。
【０１３５】
なお本実施の形態では、ボトムゲート構造のトランジスタを例として説明したが、トップ
ゲート構造のトランジスタに適用することも可能である。
【実施例】
【０１３６】
図８（Ａ）乃至図８（Ｂ）及び図９（Ａ）乃至図９（Ｂ）に、比較例のトランジスタ及び
実施の形態の記載に基づいて作製した酸化物半導体トランジスタの特性を示す。
【０１３７】
本実施例では、比較例のトランジスタ及び実施の形態の記載に基づいて作製した酸化物半
導体トランジスタに、ゲートバイアスストレス試験を行い、それぞれの比較を行った。な
お本実施例において比較例のトランジスタとは、シール材によって囲まれていないトラン
ジスタを指す。このような比較例のトランジスタは、水分が混入可能である。
【０１３８】
図８（Ａ）は、実施の形態の記載に基づいて作製した酸化物半導体トランジスタの試験後
のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の関係（Ｖｇ−Ｉｄ曲線）を示す。図８（
Ｂ）は、比較例のトランジスタのＶｇ−Ｉｄ曲線である。なお図８（Ａ）及び図８（Ｂ）
において、温度２５℃とし、ゲート電圧＋３０Ｖを最大２０００秒の間、印加して試験を
行った。
【０１３９】
図８（Ａ）及び図８（Ｂ）を比較すると、比較例のトランジスタでは、ゲート電圧（Ｖｇ
）が０Ｖでのドレイン電流（Ｉｄ）の立ち上がりに変動が生じることが示される。一方、
実施の形態の記載に基づいて作製した酸化物半導体トランジスタでは、ゲート電圧（Ｖｇ
）が０Ｖでのドレイン電流（Ｉｄ）の立ち上がりは、ほぼ一定である。
【０１４０】
図９（Ａ）は、実施の形態の記載に基づいて作製した酸化物半導体トランジスタの試験後
のＶｇ−Ｉｄ曲線を示す。図９（Ｂ）は、比較例のトランジスタのＶｇ−Ｉｄ曲線である
。なお図９（Ａ）及び図９（Ｂ）において、ゲート電圧−３０Ｖを最大２０００秒の間、
印加して試験を行った。その他の試験条件については、図８（Ａ）及び図８（Ｂ）と同様
である。
【０１４１】
図９（Ａ）及び図９（Ｂ）においても、図８（Ａ）及び図８（Ｂ）と同様に、比較例のト
ランジスタでは、ゲート電圧（Ｖｇ）が０Ｖでのドレイン電流（Ｉｄ）の立ち上がりに変
動が生じるが、実施の形態の記載に基づいて作製した酸化物半導体トランジスタでは、ゲ
ート電圧（Ｖｇ）が０Ｖでのドレイン電流（Ｉｄ）の立ち上がりは、ほぼ一定である。
【０１４２】
以上本実施例により、開示される発明の一様態により、電気特性が安定したトランジスタ
が得られることが示された。
【０１４３】
上記のような電気特性が安定したトランジスタを用いて半導体装置を作製すると、信頼性
の高い半導体装置を得ることができる。
【符号の説明】
【０１４４】
１００    半導体装置
１０１    基板
１０２    画素領域
１０３    端子部
１０４    端子部
１０５    端子
１０５−ｉ    端子
１０６    端子
１０６−ｊ    端子
１０７    端子
１１０    画素
１１１    トランジスタ
１１２    液晶素子
１１３    容量素子
１１４    電極
２００    基板
２０１    下地層
２０２    ゲート電極
２０３    配線
２０４    ゲート絶縁層
２０５    半導体層
２０６ａ    ソース電極
２０６ｂ    ドレイン電極
２０７    絶縁層
２０８    コンタクトホール
２１０    画素電極
２１２    配線
２１２−ｉ    配線
２１６    配線
２１６−ｊ    配線
２１６−ｊ＋１    配線
２１９    コンタクトホール
２２０    コンタクトホール
２２１    電極
２２２    電極
２３０    溝部
２３１    端部
２３２    端部
３０１    基板
３０２    画素部
３０３    基板
３０４    シール材
３０５    液晶層
３０６    ＦＰＣ
３０７    異方性導電膜
３０８    駆動回路
３０９    駆動回路
３１０    端子電極
【図１】
0006261655.tif 000002
【図２】
0006261655.tif 000003
【図３】
0006261655.tif 000004
【図４】
0006261655.tif 000005
【図５】
0006261655.tif 000006
【図６】
0006261655.tif 000007
【図７】
0006261655.tif 000008
【図８】
0006261655.tif 000009
【図９】
0006261655.tif 000010