(57)【特許請求の範囲】
【請求項１】
炭化珪素からなり、第１導電型の半導体基板（１）と、
前記半導体基板（１）上に形成された、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）と、
前記第１の半導体層（２）上に選択的に形成された、高濃度の第２導電型である第２の半導体層（３）と、
前記第１の半導体層（２）及び前記第２の半導体層（３）上に、第１導電型で前記第１の半導体層（２）と同一の濃度で形成された第３の半導体層（２１）と、
前記第３の半導体層（２１）の表面に、前記第２の半導体層（３）と同一の位置上に選択的に形成された、前記第２の半導体層（３）と同一膜厚の高濃度の第２導電型である第４の半導体層（３１）と、
前記第４の半導体層（３１）の表面に形成された第２導電型で低濃度のベース層（４）と、
当該ベース層（４）の表面層に選択的に形成された第２導電型のコンタクト領域（１２）及び第１導電型のソース領域（５）と、
表面から前記ベース層（４）を貫通して、前記第３の半導体層（２１）に達するように形成された第１導電型のウェル領域（６）と、
前記ソース領域（５）と前記ウェル領域（６）とに挟まれた、前記ベース層（４）の表面露出部上の少なくとも一部にゲート絶縁膜（８）を介して設けられたゲート電極層（９）と、
前記ソース領域（５）と前記コンタクト領域（１２）との表面に共通に接触するソース電極（１０）と、
前記半導体基板（１）の裏面に設けられたドレイン電極（１１）とからなる縦型ＭＯＳＦＥＴ。
【請求項２】
前記第２の半導体層（３）及び前記第３の半導体層（２１）が、交互に複数形成された請求項１に記載の縦型ＭＯＳＦＥＴ。
【請求項３】
炭化珪素からなり、第１導電型の半導体基板（１）上に、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）をエピタキシャル成長により形成する第１の工程と、
前記第１の半導体層（２）上に、高濃度の第２導電型である第２の半導体層（３）を、マスクを用いたイオン注入により選択的に形成する第２の工程と、
前記第１の半導体層（２）及び前記第２の半導体層（３）上に、前記第１の半導体層（２）と同一の濃度の第３の半導体層（２１）をエピタキシャル成長により形成する第３の工程と、
前記第３の半導体層（２１）上に、前記第２の工程で形成した前記第２の半導体層（３）と同一の場所において、高濃度の第２導電型である、前記第２の半導体層（３）と同一膜厚の第４の半導体層（３１）を、マスクを用いたイオン注入により選択的に形成する第４の工程と、
前記第４の半導体層（３１）の表面上に、第２導電型で低濃度のベース層（４）をエピタキシャル成長により形成する第５の工程と、
前記ベース層（４）上に、前記第４の半導体層表面に直接達するよう、マスクを用いたイオン注入により第１導電型のウェル領域（６）を選択的に形成する第６の工程と、
前記ベース層（４）上に、イオン注入により、第２導電型のコンタクト領域（１２）と、その内側に第１導電型のソース領域（５）を形成するとともに、前記ソース領域（５）と前記ウェル領域（６）とに挟まれた前記ベース層（４）の表面露出部の一部に、ゲート絶縁膜（８）を介して設けられたゲート電極層（９）を形成する第７の工程と、
前記ソース領域（５）と前記コンタクト領域（１２）に共通して接触するようソース電極（１０）を形成するとともに、前記半導体基板（１）の裏面にドレイン電極（１１）を形成する第８の工程とからなる縦型ＭＯＳＦＥＴの製造方法。
【請求項４】
前記第３の工程の後に、再び前記第２の工程を行い、前記第３の工程を行う工程を、少なくとも１回繰り返すことを特徴とする請求項３に記載の縦型ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳＦＥＴ及びその製造方法に関し、特に、素子耐圧向上とオン抵抗低減の両立を実現する縦型ＭＯＳＦＥＴの構造及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（以後、「ＳｉＣ」ともいう。）によるスイッチングデバイスであるＮチャネルのＭＯＳＦＥＴは、一例として、つぎのような手順で製造される。なお、この例では、第１の導電型をｎ型、第２の導電型をｐ型とし、高濃度を＋（プラス）、これに比べて低濃度を無印で示している。
（１）高濃度のｎ+型ＳｉＣ基板の表面に、低濃度のｎ型ＳｉＣ層（ｎ-耐圧領域  ドリフト層）がエピタキシャル成長により形成され、そのｎ型ＳｉＣ層の表面に、さらに複数のｐ+型領域が選択的に形成される。
（２）各ｐ+型領域の表面には、ｎ+型ソース領域とｐ型コンタクト領域が複数形成され、ｎ+型ソース領域とｐ型コンタクト領域との表面にソース電極が形成される。
（３）ｎ+型ソース領域の間のｐ型コンタクト領域と、ｎ型ＳｉＣ層表面にゲート絶縁膜を介してゲート電極が形成され、また、ｎ+型ＳｉＣ基板の裏面側にはドレイン電極が形成される。
【０００３】
こうしたＮチャネルのＳｉＣ―ＭＯＳＦＥＴは、高耐圧であることが知られているが、下記特許文献１には、こうしたＮチャネルのＳｉＣ―ＭＯＳＦＥＴのオン抵抗を低減するための製造方法が提案されている。
第１図は、この先行技術における炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための模式断面図である。
【０００４】
第１図において、窒素がドーピングされた（０００１）面を有する高濃度ｎ+型基板ａ表面上には、たとえば、窒素がドーピングされた、基板ａより低濃度のｎ型ドリフト層ｂが堆積されている。この低濃度ｎ型ドリフト層ｂの表面上には、アルミニウムがドーピングされた高濃度ｐ+型層ｃが堆積され、その上面には、アルミニウムがドーピングされた、ｐ+型層ｃより低濃度のｐ型層ｄが堆積されている。
【０００５】
このｐ型層ｄの表面部分には、たとえば、選択的にリンがドーピングされた高濃度ｎ+型ソース領域ｅが形成されており、高濃度ｐ+型層ｃには、選択的に形成された切欠き部からなる第１の領域が設けられ、また、低濃度ｐ型層ｄには、切欠き部より幅の広い切欠き部からなる第２の領域が形成されている。
【０００６】
第１及び第２の領域には、窒素がドーピングされた、低濃度ｎ型ベース領域ｆがｎ型ドリフト層ｂに直接接して設けられており、低濃度ｐ型層ｄにおける幅の広い第２の領域は、チャネル抵抗成分が小さくなり、炭化ケイ素半導体装置のオン抵抗を低減することができる。
ｎ型ベース領域ｆと高濃度ｎ+型ソース領域ｅの中間部分には、高濃度ｐ+型層ｃの表面層に低濃度ベース領域ｇが形成され、その上面及びｎ型ベース領域ｆの表面上には、ゲート絶縁膜ｈを介してゲート電極ｉが設けられており、ゲート電極ｉ上には、層間絶縁膜ｊを介して、高濃度ｎ+型ソース領域ｅと低濃度ｐ型層ｄとのそれぞれの表面に低抵抗接続されたソース電極ｋが形成されている。
なお、ｐはドレイン電極である。
【０００７】
このように、低濃度ｎ型ドリフト層ｂの一部の部分ｍが表面に露出しており、高濃度ｐ+型層ｃが、この低濃度ｎ型ドリフト層ｂに直接接して設けられており、低濃度ｎ型ドリフト層ｂの表面すべてが高濃度ｐ+型層ｃで覆われることなく、高濃度ｐ+型層ｃが、ｎ型不純物イオンを注入して低濃度ｎ型ベース領域ｆを形成する領域を除いて、すべて低濃度のｐ型層ｄで構成されているので、ｎ型不純物イオン注入を行った後、ｎ型ベース領域ｆのｎ型ドリフト層ｂと接する部分ｍを高濃度にでき、オン抵抗を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２３７５７号公報
【特許文献２】特開２００９−５９９４９号公報
【特許文献３】特開２００７−１１５７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の先行技術により、ｎ型ベース領域ｆのｎ型ドリフト層ｂと接する部分ｍを高濃度にでき、オン抵抗を低減することが可能となるが、一般に、高濃度ｎ+型基板ａより低濃度のｎ型ＳｉＣ層（ｎ型耐圧領域）であるドリフト層ｂは、ソース・ドレイン電極間に電流が流れる際、ドリフト層ｂでの電位降下が大きく、その結果電流導通時の抵抗が大きくなってしまう。
これを防止するため、ドリフト層ｂの不純物濃度を上げると、低濃度ｐ型層ｍと低濃度ｎ型ドリフト層ｂとの接合部分から広がる空乏層が不十分となり、局所的なブレークダウンが発生し、耐圧が低下する。
【００１０】
このように、ＳｉＣ−ＭＯＳＦＥＴにおいては、ドリフト層ｂ自体が、さらなる素子耐圧向上とオン抵抗低減の両立を阻む要因となっており、素子耐圧を確保した上で、さらなるオン抵抗の低減を実現するため、ドリフト層ｂの改善が求められている。
【００１１】
素子耐圧の向上とオン抵抗の低減を両立させるため、上記特許文献２には、ＬＤＭＯＳトランジスタ（ラテラル二重拡散ＭＯＳトランジスタ）のｎ型拡散領域にｐ型拡散領域を形成し、ドレイン側のゲートエッジ周辺の領域の電界集中を緩和することが記載されている。また上記特許文献３には、横側ＭＯＳＦＥＴのｎ型ドレインドリフト層に、ｐ型埋め込み領域を形成し、高耐圧化、低オン抵抗化を図ることが記載されている。
しかし、これらはいずれも、ＬＤＭＯＳトランジスタ、横側ＭＯＳＦＥＴを前提としたもので、そのままでは、炭化ケイ素縦型ＭＯＳＦＥＴに適用できず、素子耐圧を確保した上で、さらなるオン抵抗の低減を実現することはできない。
【００１２】
すなわち、縦型素子の場合電流が縦方向に流れるため、ｐ型埋め込み領域と垂直方向に流れる電流を妨げないように、高精度な前記ｐ型領域同志の合わせ精度が必要となる。
これに対し横型素子は、ｐ型埋め込み領域と平行に電流が流れるため高度な合わせ精度は全く必要ない。また横型素子の場合、素子内を流れる電流は表面に集中して流れるため、ｐ型埋め込み層を適用してことで達成されるｎ型層の高濃度化、低オン抵抗の効果が、電流が流れる表面層のみに限られるが、縦型素子の場合は電流が素子全体に均一に流れる構造であるため、ｐ型埋め込み層の適用によるｎ層の高濃度層の効果が素子全体に影響するため、低オン抵抗化の効果が横型素子に比べ格段に大きくなる。
【００１３】
そこで、本発明の目的は、炭化ケイ素縦型ＭＯＳＦＥＴのドリフト層に、高濃度ｎ+型ソース領域と同一の位置に、高濃度ｐ+型層を中間層として形成することにより、ドリフト層の不純物濃度を上げても、ｎ型耐圧領域であるドリフト層と高濃度ｐ+型層との接合面に空乏層を発生させ、その両端に印加される電圧がドレイン電極の電圧を増加させても変化しないことを利用して、素子耐圧向上とオン抵抗低減の両立を実現することにある。
【課題を解決するための手段】
【００１４】
以上の目的を達成するため、本発明の縦型ＭＯＳＦＥＴにおいては、次のような技術的手段を講じた。すなわち、本発明の縦型ＭＯＳＦＥＴは、
（１）炭化珪素からなり、第１導電型の半導体基板（１）と、前記半導体基板（１）上に形成された、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）と、前記第１の半導体層（２）上に選択的に形成された、高濃度の第２導電型である第２の半導体層（３）と、前記第１の半導体層（２）及び前記第２の半導体層（３）上に、第１導電型で前記第１の半導体層（２）と同一の濃度で形成された第３の半導体層（２１）と、前記第３の半導体層（２１）の表面に、前記第２の半導体層（３）と同一の位置上に選択的に形成された、前記第２の半導体層（３）と同一膜厚の高濃度の第２導電型である第４の半導体層（３１）と、前記第４の半導体層（３１）の表面に形成された第２導電型で低濃度のベース層（４）と、当該ベース層（４）の表面層に選択的に形成された第２導電型のコンタクト領域（１２）及び第１導電型のソース領域（５）と、
表面から前記ベース層（４）を貫通して、前記第３の半導体層（２１）に達するように形成された第１導電型のウェル領域（６）と、前記ソース領域（５）と前記ウェル領域（６）とに挟まれた、前記ベース層（４）の表面露出部上の少なくとも一部にゲート絶縁膜（８）を介して設けられたゲート電極層（９）と、前記ソース領域（５）と前記コンタクト領域（１２）の表面に共通に接触するソース電極（１０）と、前記半導体基板（１）の裏面に設けられたドレイン電極（１１）と構成される。
【００１５】
（２）上記の縦型ＭＯＳＦＥＴにおいて、前記第２の半導体層（３）及び前記第３の半導体層（２１）を交互に複数形成した。
【００１６】
また、上記の縦型ＭＯＳＦＥＴを効率よく製造するため、本発明の縦型ＭＯＳＦＥＴの製造方法は、次のような工程から構成した。すなわち、本発明の縦型ＭＯＳＦＥＴの製造方法は、
（３）炭化珪素からなり、第１導電型の半導体基板（１）上に、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）をエピタキシャル成長により形成する第１の工程と、前記第１の半導体層（２）上に、高濃度の第２導電型である第２の半導体層（３）を、マスクを用いたイオン注入により選択的に形成する第２の工程と、前記第１の半導体層（２）及び前記第２の半導体層（３）上に、前記第１の半導体層（２）と同一の濃度の第３の半導体層（２１）をエピタキシャル成長により形成する第３の工程と、前記第３の半導体層（２１）上に、前記第２の工程で形成した前記第２の半導体層（３）と同一の場所において、高濃度の第２導電型である、前記第２の半導体層（３）と同一膜厚の第４の半導体層（３１）を、マスクを用いたイオン注入により選択的に形成する第４の工程と、前記第４の半導体層（３１）の表面上に、第２導電型で低濃度のベース層（４）をエピタキシャル成長により形成する第５の工程と、前記ベース層（４）上に、前記第４の半導体層表面に直接達するよう、マスクを用いたイオン注入により第１導電型のウェル領域（６）を選択的に形成する第６の工程と、前記ベース層（４）上に、イオン注入により、第２導電型のコンタクト領域（１２）と、その内側に第１導電型のソース領域（５）を形成するとともに、前記ソース領域（５）と前記ウェル領域（６）とに挟まれた前記ベース層（４）の表面露出部の一部に、ゲート絶縁膜（８）を介して設けられたゲート電極層（９）を形成する第７の工程と、前記ソース領域（５）と前記コンタクト領域（１２）に共通して接触するようソース電極（１０）を形成するとともに、前記半導体基板（１）の裏面にドレイン電極（１１）を形成する第８の工程とから構成する。
【００１７】
（４）上記の縦型ＭＯＳＦＥＴの製造方法において、前記第３の工程の後に、再び前記第２の工程を行い、前記第３の工程を行う工程を、少なくとも１回繰り返すようにした。
【発明の効果】
【００１８】
本発明によれば、ソース電極とドレイン電極との間に高電圧が印加された場合、第２の半導体層ならびに第４の半導体層が起点となって、横方向にも空乏層を広げることができる。
これにより、半導体層２の濃度を従来ＭＯＳＦＥＴよりも高く設定しても、空乏層が伸びやすいため、高耐圧が実現できるので、高耐圧特性と半導体層２の濃度を高くしたことによる低オン抵抗特性が両立できること可能となる。
【図面の簡単な説明】
【００１９】
【図１】従来の縦型ＭＯＳＦＥＴの構造を示す図
【図２】実施例における第１の工程により形成される構造を示す図
【図３】実施例における第２の工程により形成される構造を示す図
【図４】実施例における第３の工程により形成される構造を示す図
【図５】実施例における第４の工程により形成される構造を示す図
【図６】実施例における第５の工程により形成される構造を示す図
【図７】実施例における第６の工程により形成される構造を示す図
【図８】実施例における第７の工程により形成される構造を示す図
【図９】実施例における第８の工程終了後に作製された本発明の縦型ＭＯＳＦＥＴの構造を示す図
【発明を実施するための形態】
【００２０】
以下、図面を参照しつつ本発明の実施例について説明する。
【実施例】
【００２１】
本実施例による、スイッチングデバイスであるＳｉＣ−ＮチャネルのＭＯＳＦＥＴの製造の手順は、次のとおりである。
この実施例では、第１の導電型をＮ型、第２の導電型をＰ型とし、高濃度を＋（プラス）、低濃度を−（マイナス）で示しているが、第１の導電型をＰ型、第２の導電型をＮ型としてもよい。
【００２２】
（第１の工程）
図２に示すように、第１の導電型で、窒素がドーピングされた（０００-１）面を有する高濃度の半導体基板１（Ｎ+型ＳｉＣ基板）の表面に、第１の導電型で半導体基板１よりも低濃度な第１半導体層２（Ｎ-型ＳｉＣ層）をエピタキシャル成長により形成する。本実施例では不純物濃度６×１０16ｃｍ-3、厚さ４.５μｍとした。
【００２３】
（第２の工程）
図３に示すように、第１の半導体層２（Ｎ-型ＳｉＣ層）の表面上に減圧ＣＶＤ法により堆積された厚さ１.５μｍのＳｉＯ2膜をフォトリソグラフィによりパターン加工して形成し、これをマスクとして、アルミニウムあるいはボロンをイオン注入して、高濃度の第１導電型である第２の半導体層３（Ｐ+型領域）を選択的に形成する。このとき、半導体基板１は５００℃程度に加熱してイオン注入をする。その結果、０.５μｍ厚の第２の半導体層３が形成される。
【００２４】
（第３の工程）
図４に示すように、マスクとしたＳｉＯ2膜を除去した後、第２の半導体層３（Ｐ+型領域）が形成された第１の半導体層２（Ｎ-型ＳｉＣ層）の表面上に、第１の半導体層２とほぼ同一の濃度で形成された第３の半導体層２１をエピタキシャル成長により形成する。厚さは半導体層２と同じ４.５μｍとした。
【００２５】
（第４の工程）
図５に示すように、第３の半導体層２１の表面に、第２の工程と同一の位置に、ＳｉＯ2膜をパターン加工したマスクを形成した後、第２の工程と同様の手順で、アルミニウムあるいはボロンをイオン注入することにより、軸方向（図２（ｄ）の第３の半導体層２１の表面側）からみて第２の半導体層３（Ｐ+型領域）とほぼ同一の位置に、高濃度の第１導電型である、第４の半導体層３１（Ｐ+型領域）を０.５μｍ厚さで形成する。
【００２６】
（第５の工程）
図６に示すように、第４の半導体層３１（Ｐ+型領域）の表面に、第２導電型で５×１０15ｃｍ-3と比較的低濃度のベース層（４）をエピタキシャル成長により、厚さ０.５μｍで形成する。
【００２７】
（第６の工程）
図７に示すように、ベース層４の表面に、第４の半導体層３１（Ｐ+型領域）を形成した位置を避け、このベース層４にマスクを用いたイオン注入により第１導電型ウェル領域６を選択的に形成する。この第１導電型ウェル領域６は、表面からベース層（４）を貫通して、第３の半導体層２１に達することになる。
【００２８】
（第７の工程）
図８に示すように、ベース層４内にアルミニウムイオンを打ち込み、後述するソース電極１０と接触するコンタクト領域１２（Ｐ+部分）を形成するとともに、その内側にリンイオンを打ち込み、コンタクト領域１２（Ｐ+部分）とベース層４との表面に共通に接触するよう、高濃度の第１導電型であるソース領域５（ｎ+部分）を形成する。
そして、ベース層４の表面露出部の一部にゲート絶縁膜８を形成し、ゲートｐｏｌｙ−Ｓｉ９及び層間絶縁膜１３を形成する。
【００２９】
（第８の工程）
図９に示すように、第８の工程により、この第１導電型ソース領域５とベース層４との表面に共通に接触するようソース電極１０を形成した後、半導体基板１の裏面にドレイン電極１１を形成する。
【００３０】
なお、第３の工程終了後、再び第２の工程に戻り、第３の半導体層２１を複数形成することも可能である。
【００３１】
このような工程で、図９に示されるような構造の炭化珪素縦型ＭＯＳＦＥＴが得られるが、ソース電極１０とドレイン電極１１との間に高電圧が印加された場合、第２の半導体層３ならびに第４の半導体層３１（Ｐ+型領域）が起点となって、横方向にも空乏層が広がることができる。これにより、半導体層２の濃度を従来ＭＯＳＦＥＴよりも高く設定しても、空乏層が伸びやすいため、高耐圧が実現できるので、高耐圧特性と半導体層２の濃度を高くしたことによる低オン抵抗特性が両立できることになる。
【産業上の利用可能性】
【００３２】
以上説明したとおり、本発明の縦型ＭＯＳＦＥＴ構造によれば、従来の縦方向だけでなく横方向にも空乏層が伸びることになり、その結果、半導体層２の濃度を従来ＭＯＳＦＥＴよりも高く設定しても、空乏層は伸びやすいので、高耐圧が実現され、しかも、半導体層の濃度を高くしたことにより、低オン抵抗特性が両立できるので、高耐圧、低オン抵抗の縦型ＭＯＳＦＥＴに広く採用されることが期待できる。
【符号の説明】
【００３３】
１    半導体基板
２    第１の半導体層
３    第２の半導体層
４    第６の半導体層
５    第１導電型ソース領域
６    第１導電型ウェル層
８    ゲートpoly-Si絶縁膜
１０  ソース電極
１１  ドレイン電極層
１２  コンタクト領域
１３  ゲート絶縁膜
２１  第３の半導体層
３１  第４の半導体層
【図１】
0006338134.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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