(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型スイッチング素子であって、
半導体基板と、
前記半導体基板の表面上に配置されているゲート絶縁膜と、
前記ゲート絶縁膜上に配置されているゲート電極、
を有しており、
前記半導体基板が、
前記表面に露出している第１導電型の第１半導体領域と、
前記表面に露出しており、前記第１半導体領域に接している第２導電型のベース領域と、
前記表面に露出しており、前記ベース領域に接しており、前記第１半導体領域から分離されている第１導電型の第２半導体領域、
を有しており、
前記第１半導体領域が、前記ベース領域の内部に配置されており、
前記ベース領域が、下側及び側方から前記第１半導体領域に接しており、
前記第２半導体領域が、前記ベース領域の外部から前記ベース領域に接しており、
前記ゲート電極が、前記第１半導体領域と前記第２半導体領域を分離している範囲の前記ベース領域に対して前記ゲート絶縁膜を介して対向しており、
前記ベース領域と前記第１半導体領域の界面である第１界面及び前記ベース領域と前記第２半導体領域の界面である第２界面の少なくとも一方に、前記ゲート絶縁膜から離れており、第１導電型の半導体の多数キャリアに対する抵抗が前記ベース領域よりも高い高抵抗領域が配置されており、
前記第２界面に、間隔を開けて複数の前記高抵抗領域が配置されている、
絶縁ゲート型スイッチング素子。
【請求項２】
前記第２半導体領域が、前記高抵抗領域に接しているとともにその周囲の前記第２半導体領域よりも第１導電型不純物濃度が高い高濃度領域を有している請求項１の絶縁ゲート型スイッチング素子。
【請求項３】
絶縁ゲート型スイッチング素子であって、
半導体基板と、
前記半導体基板の表面上に配置されているゲート絶縁膜と、
前記ゲート絶縁膜上に配置されているゲート電極、
を有しており、
前記半導体基板が、
前記表面に露出している第１導電型の第１半導体領域と、
前記表面に露出しており、前記第１半導体領域に接している第２導電型のベース領域と、
前記表面に露出しており、前記ベース領域に接しており、前記第１半導体領域から分離されている第１導電型の第２半導体領域、
を有しており、
前記第１半導体領域が、前記ベース領域の内部に配置されており、
前記ベース領域が、下側及び側方から前記第１半導体領域に接しており、
前記第２半導体領域が、前記ベース領域の外部から前記ベース領域に接しており、
前記ゲート電極が、前記第１半導体領域と前記第２半導体領域を分離している範囲の前記ベース領域に対して前記ゲート絶縁膜を介して対向しており、
前記ベース領域と前記第１半導体領域の界面である第１界面及び前記ベース領域と前記第２半導体領域の界面である第２界面の少なくとも一方に、前記ゲート絶縁膜から離れており、第１導電型の半導体の多数キャリアに対する抵抗が前記ベース領域よりも高い高抵抗領域が配置されており、
前記ベース領域が、前記第１半導体領域に接する低濃度領域と、前記低濃度領域よりも第２導電型不純物濃度が高い高濃度領域を有しており、
前記高抵抗領域が、前記高濃度領域によって構成されている、
絶縁ゲート型スイッチング素子。
【請求項４】
絶縁ゲート型スイッチング素子であって、
半導体基板と、
前記半導体基板の表面上に配置されているゲート絶縁膜と、
前記ゲート絶縁膜上に配置されているゲート電極、
を有しており、
前記半導体基板が、
前記表面に露出している第１導電型の第１半導体領域と、
前記表面に露出しており、前記第１半導体領域に接している第２導電型のベース領域と、
前記表面に露出しており、前記ベース領域に接しており、前記第１半導体領域から分離されている第１導電型の第２半導体領域、
を有しており、
前記第１半導体領域が、前記ベース領域の内部に配置されており、
前記ベース領域が、下側及び側方から前記第１半導体領域に接しており、
前記第２半導体領域が、前記ベース領域の外部から前記ベース領域に接しており、
前記ゲート電極が、前記第１半導体領域と前記第２半導体領域を分離している範囲の前記ベース領域に対して前記ゲート絶縁膜を介して対向しており、
前記ベース領域と前記第１半導体領域の界面である第１界面及び前記ベース領域と前記第２半導体領域の界面である第２界面の少なくとも一方に、前記ゲート絶縁膜から離れており、第１導電型の半導体の多数キャリアに対する抵抗が前記ベース領域よりも高い高抵抗領域が配置されており、
前記ベース領域が、前記第１半導体領域に接する低濃度領域と、前記低濃度領域よりも第２導電型不純物濃度が高い高濃度領域を有しており、
前記高抵抗領域が、複数の絶縁体と、前記高濃度領域によって構成されており、
前記複数の絶縁体が、前記第２界面に、間隔を開けて配置されており、
前記高濃度領域が、前記複数の絶縁体の間の間隔に配置されている、
絶縁ゲート型スイッチング素子。
【請求項５】
絶縁ゲート型スイッチング素子であって、
半導体基板と、
前記半導体基板の表面上に配置されているゲート絶縁膜と、
前記ゲート絶縁膜上に配置されているゲート電極、
を有しており、
前記半導体基板が、
前記表面に露出している第１導電型の第１半導体領域と、
前記表面に露出しており、前記第１半導体領域に接している第２導電型のベース領域と、
前記表面に露出しており、前記ベース領域に接しており、前記第１半導体領域から分離されている第１導電型の第２半導体領域、
を有しており、
前記第１半導体領域が、前記ベース領域の内部に配置されており、
前記ベース領域が、下側及び側方から前記第１半導体領域に接しており、
前記第２半導体領域が、前記ベース領域の外部から前記ベース領域に接しており、
前記ゲート電極が、前記第１半導体領域と前記第２半導体領域を分離している範囲の前記ベース領域に対して前記ゲート絶縁膜を介して対向しており、
前記ベース領域と前記第１半導体領域の界面である第１界面に、前記ゲート絶縁膜から離れており、第１導電型の半導体の多数キャリアに対する抵抗が前記ベース領域よりも高い高抵抗領域が配置されている、
絶縁ゲート型スイッチング素子。
【請求項６】
前記高抵抗領域が、絶縁体によって構成されている請求項１、２または５のいずれか一項の絶縁ゲート型スイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、絶縁ゲート型スイッチング素子に関する。
【背景技術】
【０００２】
特許文献１に、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が開示されている。ＭＯＳＦＥＴのゲート電極に閾値以上の電圧を印加すると、ベース領域にチャネルが形成される。このため、チャネルを介して、ソース領域からドレイン領域に向かってキャリアが流れる。すなわち、ＭＯＳＦＥＴがオンする。ゲート電極への印加電圧を閾値未満に低下させると、チャネルが消失し、キャリアの流れが停止する。すなわち、ＭＯＳＦＥＴがオフする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１８７８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＯＳＦＥＴがオフしていると、ソース領域とドレイン領域の間に高い電位差が印加される。このため、ＭＯＳＦＥＴがオフしているときに、ベース領域を介してソース領域とドレイン領域の間に漏れ電流が流れる場合がある。特に、近年のＭＯＳＦＥＴでは、オン抵抗の低減等を目的として、ソース領域とドレイン領域の間の距離が短くなっている。これにより、より漏れ電流が流れ易くなっている。同様に、近年のＩＧＢＴ（Insulated Gate Bipolar Transistor）でも、エミッタ領域とドレイン領域の間の距離が短くなっており、漏れ電流が流れ易くなっている。そこで、本明細書では、ＭＯＳＦＥＴやＩＧＢＴ等のような絶縁ゲート型スイッチング素子の漏れ電流を抑制することができる技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示する絶縁ゲート型スイッチング素子は、半導体基板と、前記半導体基板の表面上に配置されているゲート絶縁膜と、前記ゲート絶縁膜上に配置されているゲート電極を有している。前記半導体基板が、第１半導体領域と、ベース領域と、第２半導体領域を有している。第１半導体領域は、前記表面に露出している第１導電型の領域である。ベース領域は、前記表面に露出しており、前記第１半導体領域に接している第２導電型の領域である。第２半導体領域は、前記表面に露出しており、前記ベース領域に接しており、前記第１半導体領域から分離されている第１導電型の領域である。前記ゲート電極が、前記第１半導体領域と前記第２半導体領域を分離している範囲の前記ベース領域に対して前記ゲート絶縁膜を介して対向している。前記ベース領域と前記第１半導体領域の界面である第１界面及び前記ベース領域と前記第２半導体領域の界面である第２界面の少なくとも一方に、前記ゲート絶縁膜から離れており、第１導電型の半導体の多数キャリアに対する抵抗が前記ベース領域よりも高い高抵抗領域が配置されている。
【０００６】
なお、第１導電型と第２導電型の何れか一方がｎ型であり、他方がｐ型である。絶縁ゲート型スイッチング素子がｎチャネル型ＭＯＳＦＥＴである場合には、第１導電型がｎ型である。絶縁ゲート型スイッチング素子がｐチャネル型ＭＯＳＦＥＴである場合には、第１導電型がｐ型である。絶縁ゲート型スイッチング素子がＩＧＢＴである場合には、第１導電型がｎ型である。また、第１半導体領域は、メインベース領域によって取り囲まれた状態でメインベース領域に接していてもよい。同様に、第２半導体領域は、メインベース領域によって取り囲まれた状態でメインベース領域に接していてもよい。また、上記のベース領域の抵抗はゲート電極の電位によって（すなわち、チャネルが形成されているか否か）で変化するが、高抵抗領域の前記抵抗はゲート電極の電位がゲート閾値未満のとき（すなわち、チャネルが形成されていないとき）のベース領域の前記抵抗よりも高い。
【０００７】
漏れ電流は、第１導電型の半導体の多数キャリア（すなわち、ｎチャネル型ＭＯＳＦＥＴの場合には電子、ｐチャネル型ＭＯＳＦＥＴの場合にはホール、ＩＧＢＴの場合には電子）の流れによって生じる。この絶縁ゲート型スイッチング素子では、ベース領域と第１半導体領域の界面である第１界面及びベース領域と第２半導体領域の界面である第２界面の少なくとも一方に、高抵抗領域が配置されている。高抵抗領域は、第１導電型の半導体の多数キャリアに対する抵抗が高い。高抵抗領域の存在により、絶縁ゲート型スイッチング素子がオフしているときに第１導電型の半導体の多数キャリア（すなわち、電子またはホール）が第１半導体領域と第２半導体領域の間で流れ難くなる。このため、この絶縁ゲート型スイッチング素子には漏れ電流が流れ難い。また、高抵抗領域はゲート絶縁膜から離れているので、絶縁ゲート型スイッチング素子がオンするときにゲート絶縁膜に隣接するチャネルにおける電流が高抵抗領域によって阻害されることがない。このように、高抵抗領域を設けることで、絶縁ゲート型スイッチング素子のオン特性を劣化させることなく、漏れ電流を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】実施例１のＭＯＳＦＥＴ１０の縦断面図。
【図２】実施例１のＭＯＳＦＥＴ１０の表層部４２ａ及び表層ベース領域４４近傍の拡大断面図。
【図３】比較例のＭＯＳＦＥＴの表層部４２ａ近傍の拡大断面図。
【図４】実施例２のＭＯＳＦＥＴの縦断面図。
【図５】実施例３のＭＯＳＦＥＴの縦断面図。
【図６】実施例４のＭＯＳＦＥＴの縦断面図。
【図７】実施例５のＭＯＳＦＥＴの縦断面図。
【図８】実施例６のＭＯＳＦＥＴの縦断面図。
【図９】実施例７のＭＯＳＦＥＴの縦断面図。
【図１０】実施例８のＭＯＳＦＥＴの縦断面図。
【図１１】ＭＯＳＦＥＴの製造工程を示す縦断面図。
【図１２】実施例９のＭＯＳＦＥＴの縦断面図。
【図１３】実施例１０のＭＯＳＦＥＴの縦断面図。
【図１４】変形例のＭＯＳＦＥＴの縦断面図。
【図１５】変形例のＩＧＢＴの縦断面図。
【発明を実施するための形態】
【実施例１】
【０００９】
図１に示す実施例１のＭＯＳＦＥＴ１０は、ｎチャネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１０は、ＳＯＩ（Silicon on Insulator）基板１２を有している。なお、以下では、ＳＯＩ基板１２の表面１２ａに平行な一方向（図１の左右方向）をｘ方向といい、表面１２ａに平行であるとともにｘ方向に直交する方向をｙ方向といい、ＳＯＩ基板１２の厚み方向をｚ方向という。ＳＯＩ基板１２は、ハンドル層１８と、ボックス層１６と、デバイス層１４を有している。ハンドル層１８は、単結晶のシリコンにより構成されている。ハンドル層１８は、ＳＯＩ基板１２の裏面１２ｂに露出している。ボックス層１６は、酸化シリコンにより構成されている。ボックス層１６は、ハンドル層１８上に積層されている。デバイス層１４は、単結晶のシリコンにより構成されている。デバイス層１４は、ボックス層１６上に積層されている。デバイス層１４は、ボックス層１６によってハンドル層１８から絶縁されている。また、ＳＯＩ基板１２には、デバイス層１４を貫通するように伸びる境界絶縁膜２０が形成されている。境界絶縁膜２０は、ＳＯＩ基板１２の表面１２ａからボックス層１６まで伸びている。境界絶縁膜２０によって、デバイス層１４が複数のセル領域２２に分離されている。境界絶縁膜２０によって区画された各セル領域２２内に、ＭＯＳＦＥＴ構造が形成されている。
【００１０】
セル領域２２内のＳＯＩ基板１２の表面１２ａには、ＬＯＣＯＳ（Local Oxidation of Silicon）膜７０、ゲート絶縁膜７２、ゲート電極７４、ソース電極７６及びドレイン電極７８が形成されている。
【００１１】
ゲート絶縁膜７２は、酸化シリコンによって構成された絶縁膜である。ゲート絶縁膜７２は、表面１２ａ上に配置されている。ゲート絶縁膜７２は、ｘ方向におけるセル領域２２の両端を画定している２つの境界絶縁膜２０ａ、２０ｂの何れにも接していない。
【００１２】
ゲート電極７４は、ゲート絶縁膜７２上に配置されている。ゲート電極７４は、ゲート絶縁膜７２を介してデバイス層１４に対向している。ゲート電極７４は、ゲート絶縁膜７２によってデバイス層１４から絶縁されている。
【００１３】
ソース電極７６は、ゲート絶縁膜７２に隣接する位置に形成されている。ソース電極７６は、ゲート絶縁膜７２と境界絶縁膜２０ｂの間に形成されている。ソース電極７６は、ゲート絶縁膜７２と境界絶縁膜２０ｂの間の位置で、デバイス層１４に接している。
【００１４】
ＬＯＣＯＳ膜７０は、酸化シリコンによって構成された絶縁膜である。ＬＯＣＯＳ膜７０は、ゲート絶縁膜７２に対して境界絶縁膜２０ａ側で隣接している。すなわち、ＬＯＣＯＳ膜７０は、ソース電極７６と反対側でゲート絶縁膜７２に隣接している。言い換えると、ＬＯＣＯＳ膜７０とソース電極７６の間に、ゲート絶縁膜７２が配置されている。ＬＯＣＯＳ膜７０の厚みは、ゲート絶縁膜７２の厚みよりも厚い。ＬＯＣＯＳ膜７０が形成されている範囲では、その他の範囲よりもＳＯＩ基板１２の表面１２ａが、下側（裏面１２ｂ側）に位置している。すなわち、表面１２ａの一部が凹状に形成されており、その凹部内を埋めるようにＬＯＣＯＳ膜７０が配置されている。したがって、ＬＯＣＯＳ膜７０の下端は、ゲート絶縁膜７２の下端よりも下側に位置している。
【００１５】
ドレイン電極７８は、ＬＯＣＯＳ膜７０に対して境界絶縁膜２０ａ側で隣接している。
ドレイン電極７８は、ＬＯＣＯＳ膜７０と境界絶縁膜２０ａの間に形成されている。ドレイン電極７８は、ＬＯＣＯＳ膜７０と境界絶縁膜２０ａの間の位置で、デバイス層１４に接している。
【００１６】
セル領域２２内には、ソース領域３０、コンタクト領域４６、ベース領域４０及びドレイン領域５０が形成されている。
【００１７】
ソース領域３０は、高いｎ型不純物濃度を有するｎ型領域である。ソース領域３０は、表面１２ａに露出している。ソース領域３０は、ソース電極７６とゲート絶縁膜７２に接している。ソース領域３０は、ソース電極７６に対してオーミック接触している。
【００１８】
コンタクト領域４６は、高いｐ型不純物濃度を有するｐ型領域である。コンタクト領域４６は、ソース領域３０と境界絶縁膜２０ｂの間に形成されている。コンタクト領域４６は、ＳＯＩ基板１２の表面１２ａに露出している。コンタクト領域４６は、ソース電極７６に対してオーミック接触している。
【００１９】
ベース領域４０は、ｐ型領域である。ベース領域４０は、ソース領域３０とコンタクト領域４６に接している。ベース領域４０は、メインベース領域４２と表層ベース領域４４を有している。
【００２０】
メインベース領域４２のｐ型不純物濃度は、コンタクト領域４６のｐ型不純物濃度よりも低い。メインベース領域４２は、コンタクト領域４６とソース領域３０の下側に形成されている。メインベース領域４２は、コンタクト領域４６とソース領域３０に接している。また、メインベース領域４２の一部は、ソース領域３０に対して隣接する範囲まで伸びており、そこで表面１２ａに露出している。以下では、メインベース領域４２のうちのソース領域３０に隣接するとともに表面１２ａに露出する部分を、表層部４２ａという。表層部４２ａは、ゲート絶縁膜７２に接している。
【００２１】
表層ベース領域４４のｐ型不純物濃度は、メインベース領域４２のｐ型不純物濃度と略等しく、コンタクト領域４６のｐ型不純物濃度よりも低い。表層ベース領域４４は、メインベース領域４２（より詳細には、表層部４２ａ）に隣接する位置で表面１２ａに露出している。すなわち、表層ベース領域４４とソース領域３０の間に、メインベース領域４２の表層部４２ａが配置されている。表層ベース領域４４は、表面１２ａ近傍にのみ形成されている。図２に示す表層ベース領域４４の厚みＴ２（すなわち、ｚ方向における寸法）は、メインベース領域４２の厚み（すなわち、表面１２ａからメインベース領域４２の下端までの距離）よりも薄い。厚みＴ２は、２０ｎｍ以下である。表層ベース領域４４は、表層部４２ａから表面１２ａに沿ってＬＯＣＯＳ膜７０側に伸びている。表層ベース領域４４のＬＯＣＯＳ膜７０側の端面４４ａは、ＬＯＣＯＳ膜７０に接している。表層ベース領域４４の下端はＬＯＣＯＳ膜７０の下端よりも表面１２ａ側に位置している。このため、表層ベース領域４４の端面４４ａの全域が、ＬＯＣＯＳ膜７０に接している。また、表層ベース領域４４は、ゲート絶縁膜７２に接している。より詳細には、ゲート絶縁膜７２は、表層ベース領域４４と表層部４２ａの表面のｘ方向の全域を覆っている。ゲート絶縁膜７２は、ソース領域３０の表面の一部も覆っている。また、表層ベース領域４４と表層部４２ａのｘ方向の全域の上部に、ゲート電極７４が配置されている。ゲート電極７４は、ソース領域３０の上部からＬＯＣＯＳ膜７０の上部まで伸びている。すなわち、ゲート電極７４は、ソース領域３０、表層部４２ａ、表層ベース領域４４及びＬＯＣＯＳ膜７０の上部に跨って配置されている。なお、図１中の表層部４２ａの下側の破線は、表層部４２ａの輪郭を表す。また、表層部４２ａと表層ベース領域４４の間の破線は、これらの境界を表す。何れの破線も、物理的な境界を示すものではなく、ベース領域４０の全体がｐ型領域で形成されている。
【００２２】
ドレイン領域５０は、ｎ型領域である。ドレイン領域５０は、ベース領域４０に接している。ドレイン領域５０は、ベース領域４０によってソース領域３０から分離されている。ドレイン領域５０は、ボトム領域５２、ドリフト領域５４及びコンタクト領域５６を有している。
【００２３】
コンタクト領域５６のｎ型不純物濃度は高い。コンタクト領域５６は、ＬＯＣＯＳ膜７０と境界絶縁膜２０ａの間に形成されている。コンタクト領域５６は、ＳＯＩ基板１２の表面１２ａに露出している。コンタクト領域５６は、ドレイン電極７８に対してオーミック接触している。
【００２４】
ドリフト領域５４のｎ型不純物濃度は、コンタクト領域５６のｎ型不純物濃度よりも低い。ドリフト領域５４は、表層ベース領域４４、ＬＯＣＯＳ膜７０及びコンタクト領域５６の下側に形成されている。ドリフト領域５４は、表層ベース領域４４、ＬＯＣＯＳ膜７０及びコンタクト領域５６に接している。ドリフト領域５４は、表層ベース領域４４に対して裏面１２ｂ側から接している（すなわち、表層ベース領域４４の下面に接している）。また、ドリフト領域５４は、後述する界面絶縁膜６０を介してメインベース領域４２に隣接している。
【００２５】
ボトム領域５２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度よりも低い。ボトム領域５２は、ドリフト領域５４及びメインベース領域４２の下側に形成されている。ボトム領域５２は、ドリフト領域５４及びメインベース領域４２に接している。また、ボトム領域５２は、ボックス層１６に接している。
【００２６】
界面絶縁膜６０は、抵抗が極めて高い絶縁膜である。界面絶縁膜６０は、メインベース領域４２とドリフト領域５４の界面に沿って形成されている。界面絶縁膜６０は、表面１２ａまでは伸びていない。このため、界面絶縁膜６０は、ゲート絶縁膜７２から分離されている。界面絶縁膜６０は、ｘ方向において、ソース電極７６とドレイン電極７８の間に位置している。したがって、ＳＯＩ基板１２の表面１２ａを平面視したときに、界面絶縁膜６０は、ソース電極７６とドレイン電極７８の間の範囲内に位置している。
【００２７】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ドレイン電極７８とソース電極７６の間にドレイン電極７８が高電位となる電圧が印加される。このときに、ゲート電極７４の電位（ゲート電位）を上昇させると、図２に示すように、表層部４２ａと表層ベース領域４４のうちのゲート絶縁膜７２近傍の領域に電子が集まり、チャネル８０（反転層）が形成される。チャネル８０は、表層部４２ａと表層ベース領域４４に跨って形成される。すなわち、チャネル８０は、ソース領域３０からＬＯＣＯＳ膜７０まで伸びるように形成される。ゲート電極７４の電位が比較的低い間は、チャネル８０の厚みＴ１が、表層ベース領域４４の厚みＴ２よりも薄い。このため、チャネル８０がドリフト領域５４に接続されておらず、ＭＯＳＦＥＴ１０はオンしない。ゲート電位を上昇させると、チャネル８０の厚みが増大する。チャネル８０の厚みＴ１が表層ベース領域４４の厚みＴ２まで達すると、チャネル８０によってソース領域３０とドリフト領域５４（すなわち、ドレイン領域５０）が接続される。このため、チャネル８０を介してソース領域３０からドレイン領域５０に電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。表層ベース領域４４の下側にドリフト領域５４が形成されているので、表層部４２ａから表層ベース領域４４に流入した電子は、下側に流れてドリフト領域５４に流入する。このため、チャネル８０内で主に電子が流れるのは表層部４２ａ内のチャネル８０であり、表層ベース領域４４内のチャネル８０では電流密度が低くなる。すなわち、このＭＯＳＦＥＴ１０では、チャネル８０の現実の長さＬ１が長いものの、ＭＯＳＦＥＴ１０のオン抵抗に影響する実効的なチャネル長は表層部４２ａのｘ方向の長さＬ２である。チャネル長Ｌ２が短いので、このＭＯＳＦＥＴはオン抵抗が小さい。
【００２８】
なお、表層ベース領域４４の厚みＴ２は２０ｎｍ以下であるので、表層ベース領域４４の厚み方向の全域にチャネル８０を形成するためには、チャネル８０の厚みが最大で２０ｎｍまで達する必要がある。大電流制御用のパワー半導体の分野での実用的なゲート電位によれば、チャネル８０の厚みＴ１を２０ｎｍまで増大させることは可能である。したがって、表層ベース領域４４の厚みＴ２を２０ｎｍ以下に設計しておけば、好適にＭＯＳＦＥＴ１０をスイッチングさせることができる。
【００２９】
また、ＭＯＳＦＥＴ１０には、ソース領域３０、メインベース領域４２及びドレイン領域５０によって、ｎｐｎ構造を有する寄生バイポーラトランジスタが形成されている。ＭＯＳＦＥＴ１０がオンしているときに、チャネル８０を介さずにメインベース領域４２とドレイン領域５０の間で直接キャリアが移動すると、寄生バイポーラトランジスタがオンし、ＭＯＳＦＥＴ１０が誤動作を起こす。しかしながら、ＭＯＳＦＥＴ１０では、メインベース領域４２とドリフト領域５４の間に界面絶縁膜６０が形成されているので、このようなキャリアの移動が抑制される。このため、ＭＯＳＦＥＴ１０では、寄生バイポーラトランジスタがオンし難い。
【００３０】
次に、比較例のＭＯＳＦＥＴを示す図３を用いて、短チャネル効果について説明する。図３に示す比較例のＭＯＳＦＥＴでは、表層ベース領域４４が形成されていない点で実施例１のＭＯＳＦＥＴ１０と異なる。図３のＭＯＳＦＥＴでは、実施例１のＭＯＳＦＥＴ１０において表層ベース領域４４が形成されている範囲までｎ型のドリフト領域５４が広がっている。このため、ドリフト領域５４がメインベース領域４２の表層部４２ａに直接接している。また、比較例のＭＯＳＦＥＴは、界面絶縁膜６０を有していない。図３では、ＭＯＳＦＥＴがオフしているときにベース領域４０内に分布する空乏層８２が示されている。ドリフト領域５４（すなわち、ドレイン領域５０）の電位が高いため、ドリフト領域５４と表層部４２ａの間のｐｎ接合１００から表層部４２ａ内に空乏層８２が大きく伸展している。空乏層８２内には、負の固定電荷（アクセプタイオン）が存在している。図３のように表層部４２ａに大きく空乏層８２が伸びると、空乏層８２内の負の固定電荷の影響によって、表層部４２ａにチャネルが形成され易くなる。このため、ＭＯＳＦＥＴをオンさせるのに必要なゲート電位（すなわち、ゲート閾値）が低くなる。表層部４２ａのｘ方向の長さＬ３（以下、チャネル長Ｌ３という）が短くなるほど、空乏層８２の影響が大きくなり、ゲート閾値が低くなる。これが、短チャネル効果である。また、チャネル長Ｌ３が大きい場合にはゲート閾値はチャネル長Ｌ３によらず略一定であるが、短チャネル効果が生じるほどチャネル長Ｌ３が短くなると、ゲート閾値がチャネル長Ｌ３によって大きく変化するようになる。このため、チャネル長Ｌ３の製造誤差によってゲート閾値が大きくばらつくようになり、量産時にＭＯＳＦＥＴの特性が安定しない。
【００３１】
これに対し、実施例１のＭＯＳＦＥＴ１０では、表層部４２ａに隣接する位置にｐ型の表層ベース領域４４が形成されており、その表層ベース領域４４に対して下側からｎ型のドリフト領域５４（すなわち、ドレイン領域５０）が接している。ドリフト領域５４が表層部４２ａに直接接触していないので、表層部４２ａに空乏層が伸展し難くなっている。したがって、短チャネル効果が生じ難い。このため、実施例１のＭＯＳＦＥＴ１０は、高いゲート閾値を有している。また、表層部４２ａの長さＬ２に製造誤差が生じても、ゲート閾値が変化し難い。
【００３２】
また、実施例１のＭＯＳＦＥＴ１０では、表層ベース領域４４の表層部４２ａと反対側の端面４４ａが、ＬＯＣＯＳ膜７０と接している。すなわち、端面４４ａが、ドレイン領域５０と接していない。このため、表層ベース領域４４内を表層部４２ａに向かって横方向に空乏層が伸展し難くなっている。これによっても、表層部４２ａに空乏層が伸展することが抑制されており、短チャネル効果が生じ難くなっている。
【００３３】
また、実施例１のＭＯＳＦＥＴ１０では、上述したように、ゲート絶縁膜７２近傍にのみチャネル８０が形成されただけではＭＯＳＦＥＴ１０がオンしない。チャネル８０の厚みＴ１が表層ベース領域４４の厚みＴ２に達した段階でＭＯＳＦＥＴ１０がオンする。これによっても、高いゲート閾値が実現されている。また、チャネル８０の厚みＴ１が表層ベース領域４４の厚みＴ２に達したときにＭＯＳＦＥＴ１０がオンするので、表層部４２ａの長さＬ２がゲート閾値に影響し難い。このため、表層部４２ａの長さＬ２に製造誤差が生じても、ゲート閾値が変化し難い。
【００３４】
以上に説明したように、実施例１のＭＯＳＦＥＴ１０では、実効的なチャネル長Ｌ２が短いにもかかわらず、高いゲート閾値と安定したゲート閾値が実現される。すなわち、このＭＯＳＦＥＴ１０によれば、低いオン抵抗、高いゲート閾値、及び、安定したゲート閾値を実現することができる。
【００３５】
ゲート電圧をゲート閾値未満に低下させると、チャネル８０が消失し、ＭＯＳＦＥＴ１０がオフする。ＭＯＳＦＥＴ１０がオフしている場合でも、ドレイン領域５０からソース領域３０に向かって微小な漏れ電流が流れる。この漏れ電流は、ソース領域３０からベース領域４０を通ってドレイン領域５０に流れる電子による電流である。一般に、ドレイン領域５０とソース領域３０の間の間隔が短いと、漏れ電流が流れやすい。しかしながら、実施例１のＭＯＳＦＥＴ１０では、メインベース領域４２とドリフト領域５４の境界面に沿って界面絶縁膜６０が形成されている。このため、界面絶縁膜６０が形成されている範囲では、ベース領域４０からドレイン領域５０に電子が流れない。これによって、ドレイン領域５０からソース領域３０に流れる漏れ電流を抑制することができる。特に、漏れ電流は、ＳＯＩ基板１２の表面１２ａを平面視したときにドレイン電極７８とソース電極７６の間に位置する範囲内で流れやすい。したがって、図１のように、ドレイン電極７８とソース電極７６の間の範囲内に界面絶縁膜６０を配置することで、効果的に漏れ電流を抑制することができる。このため、ＭＯＳＦＥＴ１０では、ドレイン領域５０とソース領域３０の間の間隔が短いにもかかわらず、漏れ電流が流れ難い。また、界面絶縁膜６０は、ゲート絶縁膜７２から離れている。すなわち、界面絶縁膜６０がゲート絶縁膜７２から分離されており、これらの間に表層部４２ａが形成されている。このため、界面絶縁膜６０がチャネル８０を流れる電流を阻害することがない。
【００３６】
以上に説明したように、実施例１のＭＯＳＦＥＴ１０では、表層ベース領域４４によって、低いオン抵抗と、高いゲート閾値と、安定したゲート閾値が実現される。さらに、実施例１のＭＯＳＦＥＴ１０では、界面絶縁膜６０によって、寄生バイポーラトランジスタがオンすることを抑制し、漏れ電流を抑制することができる。
【実施例２】
【００３７】
図４に示す実施例２のＭＯＳＦＥＴでは、界面絶縁膜６０が、メインベース領域４２とドリフト領域５４の間の界面だけでなく、メインベース領域４２とボトム領域５２の間の界面にも形成されている。すなわち、界面絶縁膜６０が、ベース領域４０とドレイン領域５０の間の界面のうち、ゲート絶縁膜７２近傍の位置を除く全体に形成されている。実施例２のＭＯＳＦＥＴによれば、漏れ電流をさらに抑制することができる。
【実施例３】
【００３８】
図５に示す実施例３のＭＯＳＦＥＴでは、ベース領域４０とドレイン領域５０の界面に複数の界面絶縁膜６０が配置されている。各界面絶縁膜６０の間には間隔が形成されている。これらの間隔において、ベース領域４０（すなわち、メインベース領域４２）がドレイン領域５０（すなわち、ドリフト領域５４とボトム領域５２）に接している。実施例３のＭＯＳＦＥＴでは、ＭＯＳＦＥＴがオフするときに、界面絶縁膜６０の間の間隔に形成されているｐｎ接合からドリフト領域５４及びボトム領域５２に空乏層が広がる。このため、ドリフト領域５４及びボトム領域５２の広い範囲が空乏化される。したがって、実施例３のＭＯＳＦＥＴは、高い耐圧を有している。
【実施例４】
【００３９】
図６に示す実施例４のＭＯＳＦＥＴでは、実施例３（図５）のＭＯＳＦＥＴと同様に、複数の界面絶縁膜６０が間隔を開けて配置されている。また、実施例４のＭＯＳＦＥＴでは、ドレイン領域５０が、複数の高濃度ｎ型領域５８を有している。高濃度ｎ型領域５８は、ドリフト領域５４よりも高いｎ型不純物濃度を有する。高濃度ｎ型領域５８は、界面絶縁膜６０に接している。高濃度ｎ型領域５８の周囲は、ドリフト領域５４に囲まれている。高濃度ｎ型領域５８は、界面絶縁膜６０の間の間隔には形成されていない。このため、界面絶縁膜６０の間の間隔では、ドリフト領域５４がメインベース領域４２に接している。
【００４０】
ｎ型不純物濃度が高い高濃度ｎ型領域５８は、電子に対する抵抗が低い。このため、図６のように高濃度ｎ型領域５８が界面絶縁膜６０に沿って配置されていると、チャネル８０を通ってドレイン領域５０に流入した電子が、高濃度ｎ型領域５８に流れ易くなる。すなわち、電子が、ベース領域４０とドレイン領域５０の界面に沿って下方向に流れ易くなる。このように電子が深い位置まで流れると、ドリフト領域５４内で電子が分散して流れるようになり、ドリフト領域５４で生じる損失が小さくなる。このため、実施例４のＭＯＳＦＥＴの構造によれば、オン抵抗をより低くすることができる。
【００４１】
また、実施例４のＭＯＳＦＥＴでは、界面絶縁膜６０の間隔に高濃度ｎ型領域５８が配置されておらず、その間隔でｎ型不純物濃度が低いドリフト領域５４がメインベース領域４２に接している。このため、ＭＯＳＦＥＴがオフするときに高濃度ｎ型領域５８によって空乏層の広がりが阻害されることが無い。メインベース領域４２からドリフト領域５４に広く空乏層を伸展させることができる。したがって、実施例４のＭＯＳＦＥＴは、高い耐圧を有している。
【００４２】
なお、実施例１、２のＭＯＳＦＥＴでも、界面絶縁膜６０に接する位置に高濃度ｎ型領域５８が形成されていてもよい。このような構成でも、ＭＯＳＦＥＴのオン抵抗を低減することができる。
【実施例５】
【００４３】
図７に示す実施例５のＭＯＳＦＥＴは、実施例１のＭＯＳＦＥＴ１０の界面絶縁膜６０を、高濃度ｐ型領域６２に置き換えた構造を有している。高濃度ｐ型領域６２は、ベース領域４０（すなわち、メインベース領域４２と表層ベース領域４４）よりもｐ型不純物濃度が高いｐ型領域である。電子がｐ型領域を通過する場合には、そのｐ型領域のｐ型不純物濃度が高いほど抵抗が大きくなる。したがって、高濃度ｐ型領域６２の電子に対する抵抗は、ベース領域４０の電子に対する抵抗よりも大きい。上述したように、ｎチャネル型のＭＯＳＦＥＴの漏れ電流は、電子の流れによって生じる。高濃度ｐ型領域６２の電子に対する抵抗が大きいので、実施例５のＭＯＳＦＥＴでも漏れ電流が流れ難い。また、高濃度ｐ型領域６２がｐ型領域であるので、高濃度ｐ型領域６２とドリフト領域５４の界面にｐｎ接合が形成されている。したがって、ＭＯＳＦＥＴがオフするときに、高濃度ｐ型領域６２からドリフト領域５４に空乏層が伸展する。このため、実施例５のＭＯＳＦＥＴは高い耐圧を有している。
【００４４】
なお、実施例２〜４（すなわち、図４〜６）のＭＯＳＦＥＴの界面絶縁膜６０を、上述した高濃度ｐ型領域６２に置き換えてもよい。これらの構成でも、漏れ電流を抑制することができる。
【００４５】
また、高濃度ｐ型領域６２を設ける場合には、高濃度ｐ型領域６２に接する位置に上述した高濃度ｎ型領域５８（図６参照）が形成されてもよい。高濃度ｎ型領域５８を設けることで、オン抵抗をさらに低減することができる。
【実施例６】
【００４６】
図８に示す実施例６のＭＯＳＦＥＴは、実施例５のＭＯＳＦＥＴの界面絶縁膜６０の間の間隔に、高濃度ｐ型領域６２を設けた構造を有している。この構造では、界面絶縁膜６０には電子が流れず、高濃度ｐ型領域６２は電子に対して高い抵抗を有しているので、漏れ電流を抑制することができる。また、ＭＯＳＦＥＴがオフする時には、高濃度ｐ型領域６２からドリフト領域５４に空乏層が広がる。このため、このＭＯＳＦＥＴは高い耐圧を有している。
【実施例７】
【００４７】
図９に示す実施例７のＭＯＳＦＥＴでは、ベース領域４０とドレイン領域５０の界面に界面絶縁膜６０及び高濃度ｐ型領域６２が形成されていない。このため、ベース領域４０とドレイン領域５０とが界面全域で接している。代わりに、実施例７のＭＯＳＦＥＴでは、ソース領域３０とベース領域４０の界面に、界面絶縁膜６０が形成されている。このように、ソース領域３０とベース領域４０の界面に界面絶縁膜６０を形成しても、漏れ電流を抑制することができる。なお、実施例７の界面絶縁膜６０の代わりに、実施例１〜６のベース領域４０とドレイン領域５０の界面の構造を、ソース領域３０とベース領域４０の界面に形成してもよい。例えば、実施例７の界面絶縁膜６０の代わりに、ソース領域３０とベース領域４０の界面に高濃度ｐ型領域６２を形成してもよい。
【実施例８】
【００４８】
図１０に示す実施例８のＭＯＳＦＥＴでは、表層部４２ａの一部に、高濃度表層領域４３が形成されている。高濃度表層領域４３のｐ型不純物濃度は、その外部の表層部４２ａのｐ型不純物濃度よりも高い。また、高濃度表層領域４３のｐ型不純物濃度は、表層ベース領域４４のｐ型不純物濃度よりも高い。なお、高濃度表層領域４３のｐ型不純物濃度は、その周囲のｐ型領域のｐ型不純物濃度よりも高いものの、チャネル８０の形成が可能な程度に低い。
【００４９】
実施例８のＭＯＳＦＥＴの構造によれば、量産時におけるゲート閾値のばらつきを抑制することができる。ゲート閾値のばらつきが生じる要因について、実施例１のＭＯＳＦＥＴ１０を例として説明する。ＭＯＳＦＥＴ１０の製造工程では、図１１に示すようにＳＯＩ基板１２の表面１２ａに、開口９０を有するマスク９２が形成される。マスク９２は、ＳｉＮによって構成されている。次に、開口９０内のＳＯＩ基板１２の表面１２ａを酸化させることで、ＬＯＣＯＳ膜７０を形成する。デバイス層１４を構成するシリコンが深い位置まで酸化されることで、厚いＬＯＣＯＳ膜７０が形成される。このとき、開口９０近傍では、マスク９２の裏側のデバイス層１４が酸化されることで薄い酸化膜９４が形成される場合がある。その後、マスク９２を除去し、必要な拡散層、絶縁膜及び電極を形成することで、ＭＯＳＦＥＴ１０が形成される。薄い酸化膜９４が形成されている場合には、ＬＯＣＯＳ膜７０近傍で表層ベース領域４４上の絶縁膜の厚み（すなわち、酸化膜９４とゲート絶縁膜７２を合わせた絶縁膜の厚み）が厚くなる。酸化膜９４の厚みが厚いほど、酸化膜９４の下側の表層ベース領域４４にチャネル８０が形成され難くなる。酸化膜９４の厚みを制御することは困難であるので、酸化膜９４の厚みのばらつきによって、ＭＯＳＦＥＴのゲート閾値にばらつきが生じる場合がある。
【００５０】
これに対し、図１０に示す実施例８のＭＯＳＦＥＴでは、表層部４２ａの一部に高濃度表層領域４３が形成されている。高濃度表層領域４３はｐ型不純物濃度が高いので、高濃度表層領域４３には、その周りの表層部４２ａ及び表層ベース領域４４に比べてチャネル８０が形成され難い。したがって、ゲート電圧を上昇させていくと、高濃度表層領域４３よりも先に、その外部の表層部４２ａと表層ベース領域４４にチャネル８０が形成される。高濃度表層領域４３には、最後にチャネル８０が形成される。したがって、実施例８のＭＯＳＦＥＴのゲート閾値は、高濃度表層領域４３のｐ型不純物濃度によって決まる。このため、ゲート閾値に、酸化膜９４の厚みが影響しない。また、高濃度表層領域４３のｐ型不純物濃度は正確に制御することができる。したがって、実施例８の構造を採用すると、ＭＯＳＦＥＴの量産時に、ゲート閾値のばらつきを抑制することができる。
【００５１】
なお、実施例８において、表層部４２ａの全域に高濃度表層領域４３が形成されていてもよい。このような構成でも、ゲート閾値のばらつきを抑制することができる。
【実施例９】
【００５２】
図１２に示す実施例９のＭＯＳＦＥＴでは、ＬＯＣＯＳ膜７０の下端が、表層ベース領域４４の下端よりも表面１２ａ側（浅い位置）に配置されている。このため、表層ベース領域４４のＬＯＣＯＳ膜７０側の端面４４ａの一部が、ｘ方向においてドリフト領域５４と接している。このような構成では、表層ベース領域４４の端面４４ａの一部に形成されているｐｎ接合から、表層ベース領域４４内を横方向に空乏層が伸びる。このため、実施例１よりも、表層部４２ａに空乏層が伸展し易くなる。したがって、この構造では、実施例１よりも、短チャネル効果が生じやすい。しかしながら、この構造でも、表層ベース領域４４が存在しているので、従来のＭＯＳＦＥＴに比べれば表層部４２ａに空乏層が伸展し難い。すなわち、この構造でも、短チャネル効果を抑制することができる。また、実施例９のＭＯＳＦＥＴでは、ＬＯＣＯＳ膜７０を深い位置まで形成する必要が無い。したがって、このＭＯＳＦＥＴは、効率的に製造することができる。また、場合によっては、ＬＯＣＯＳ膜７０が形成されておらず、表層ベース領域４４の端面４４ａの全域がドリフト領域５４に接していてもよい。このような構造によれば、より効率的にＭＯＳＦＥＴを製造することが可能となる。また、ＬＯＣＯＳ膜７０が無くても、表層ベース領域４４によって、従来のＭＯＳＦＥＴよりも短チャネル効果を抑制することができる。
【実施例１０】
【００５３】
図１３に示す実施例１０のＭＯＳＦＥＴでは、実施例１のＭＯＳＦＥＴ１０よりもゲート電極７４が短い。実施例１０のＭＯＳＦＥＴでは、ゲート電極７４のＬＯＣＯＳ膜７０側の端部７４ａが、ＬＯＣＯＳ膜７０よりもソース領域３０側に位置している。すなわち、ゲート電極７４が表層ベース領域４４上で途切れている。ゲート電極７４は、ソース領域３０、表層部４２ａ及び表層ベース領域４４の上部に跨って配置されており、ＬＯＣＯＳ膜７０の上部に配置されていない。この構成では、ＬＯＣＯＳ膜７０近傍の表層ベース領域４４（上部にゲート電極７４が存在していない部分）にチャネル８０が形成されない。しかしながら、ゲート電極７４の下部に位置する表層ベース領域４４にチャネル８０が形成されるので、この構造でもＭＯＳＦＥＴをオンさせることができる。
【００５４】
なお、上述した実施例１〜１０では、ｎチャネル型ＭＯＳＦＥＴについて説明したが、ｐチャネル型ＭＯＳＦＥＴに対して本明細書に開示の技術を適用してもよい。上述した各実施例において、ｎ型半導体領域とｐ型半導体領域を反転させることで、ｐチャネル型ＭＯＳＦＥＴを得ることができる。
【００５５】
また、上述した実施例１〜１０のＭＯＳＦＥＴは、ｐ型の表層ベース領域４４を有していたが、実施例１〜１０のＭＯＳＦＥＴが表層ベース領域４４を有していなくてもよい。例えば、図１４に示すように、実施例１のＭＯＳＦＥＴにおいて表層ベース領域４４に代えてｎ型のドリフト領域５４が形成されていてもよい。すなわち、実施例１において表層ベース領域４４が形成されていた範囲まで、ｎ型のドリフト領域５４が広がっていてもよい。このような構成でも、ＭＯＳＦＥＴは動作することができる。実施例２〜１０においても、図１４と同様に表層ベース領域４４に代えてドリフト領域５４が形成されていてもよい。
【００５６】
また、上述した実施例１〜１０ではＭＯＳＦＥＴについて説明したが、ＩＧＢＴに本明細書に開示の技術を適用してもよい。例えば、図１５に示すように、実施例１のＭＯＳＦＥＴにおいて、コンタクト領域５６とドレイン電極７８の間にｐ型のコレクタ領域８４を配置することで、ＩＧＢＴを構成することができる。実施例２〜１０においても、図１５と同様にコレクタ領域８４を配置することで、ＩＧＢＴを構成することができる。
【００５７】
上述した実施例の構成要素と請求項の構成要素の関係について説明する。実施例の界面絶縁膜６０と高濃度ｐ型領域６２は、請求項の高抵抗領域の一例である。実施例の高濃度ｎ型領域５８は、請求項の高濃度領域の一例である。
【００５８】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００５９】
本明細書が開示する一例の絶縁ゲート型スイッチング素子は、ＭＯＳＦＥＴ構造を有する。
【００６０】
本明細書が開示する一例の絶縁ゲート型スイッチング素子は、半導体基板の表面に配置されており、第１半導体領域に接続されている第１電極と、前記表面に配置されており、第２半導体領域に接続されている第２電極をさらに有していてもよい。高抵抗領域の少なくとも一部が、前記表面を平面視したときに第１電極と第２電極の間の範囲内に配置されていてもよい。
【００６１】
この構成によれば、漏れ電流をより抑制することができる。
【００６２】
本明細書が開示する一例の絶縁ゲート型スイッチング素子では、高抵抗領域が、絶縁体によって構成されていてもよい。
【００６３】
本明細書が開示する一例の絶縁ゲート型スイッチング素子では、高抵抗領域が、第２界面のうち、ゲート絶縁膜の近傍の位置を除く全体に形成されていてもよい。
【００６４】
この構成によれば、漏れ電流をより抑制することができる。
【００６５】
高抵抗領域が絶縁体によって構成されている場合には、第２界面に、間隔を開けて複数の高抵抗領域が配置されていてもよい。
【００６６】
このような構成によれば、絶縁ゲート型スイッチング素子がオフしているときに、高抵抗領域の間隔の部分の第２界面から第２半導体領域に空乏層が伸びる。このため、絶縁ゲート型スイッチング素子の耐圧が向上する。
【００６７】
第２界面に間隔を開けて複数の高抵抗領域が配置されている場合には、第２半導体領域が、高抵抗領域に接しているとともにその周囲の第２半導体領域よりも第１導電型不純物濃度が高い高濃度領域を有していてもよい。
【００６８】
このような構成によれば、絶縁ゲート型スイッチング素子がオンしているときに、キャリアが高濃度領域を流れ易くなる。すなわち、キャリアが、第２半導体領域内で第２界面に沿って流れ易くなる。これによって、第２半導体領域内でキャリアの流れを分散させることができる。このため、絶縁ゲート型スイッチング素子のオン抵抗を低減することができる。
【００６９】
本明細書が開示する一例の絶縁ゲート型スイッチング素子では、高抵抗領域が、ベース領域よりも第２導電型不純物濃度が高い第２導電型の領域によって構成されていてもよい。
【００７０】
本明細書が開示する一例の絶縁ゲート型スイッチング素子では、高抵抗領域が、複数の絶縁体と、ベース領域よりも第２導電型不純物濃度が高い第２導電型の領域を有していてもよい。複数の絶縁体が、第２界面に、間隔を開けて配置されていてもよい。第２導電型の領域が、複数の絶縁体の間の間隔に配置されていてもよい。
【００７１】
本明細書が開示する一例の絶縁ゲート型スイッチング素子では、高抵抗領域が、第１界面に配置されていてもよい。
【００７２】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００７３】
１０    ：ＭＯＳＦＥＴ
１２    ：ＳＯＩ基板
１４    ：デバイス層
１６    ：ボックス層
１８    ：ハンドル層
２０    ：境界絶縁膜
３０    ：ソース領域
４０    ：ベース領域
４２    ：メインベース領域
４２ａ  ：表層部
４４    ：表層ベース領域
４６    ：コンタクト領域
５０    ：ドレイン領域
５２    ：ボトム領域
５４    ：ドリフト領域
５６    ：コンタクト領域
５８    ：高濃度ｎ型領域
６０    ：界面絶縁膜
６２    ：高濃度ｐ型領域
７０    ：ＬＯＣＯＳ膜
７２    ：ゲート絶縁膜
７４    ：ゲート電極
７６    ：ソース電極
７８    ：ドレイン電極
８０    ：チャネル
８２    ：空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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