(57)【特許請求の範囲】
【請求項１】
集積チップであって、
半導体基板の上面内に設けられるウェル領域、
第一誘電層により、前記半導体基板から縦方向に分離される位置で、前記半導体基板の上に配置される複数の上部電極、
前記複数の上部電極間から、前記ウェル領域内に埋め込まれる位置まで縦方向に延伸する一つ以上の下部電極、
前記半導体基板と前記一つ以上の下部電極の間および前記複数の上部電極と一つ以上の下部電極の間に配置される電荷トラッピング誘電層、
前記ウェル領域の上に配置されたコンタクトエッチング停止層、および
前記コンタクトエッチング停止層の上に配置された第一インターレベル絶縁（ＩＬＤ）層を含み、
前記コンタクトエッチング停止層、前記電荷トラッピング誘電層、前記第一ＩＬＤ層、前記複数の上部電極、および前記一つ以上の下部電極は、縦方向に並んだ平坦な上面を有することを特徴とする集積チップ。
【請求項２】
前記電荷トラッピング誘電層は、
第一酸化物層と、
前記第一酸化物層に接触する窒化層、および、
前記窒化層に接触する第二酸化物層、
を含むことを特徴とする請求項１に記載の集積チップ。
【請求項３】
さらに、
前記一つ以上の下部電極から横方向にオフセットする位置で、前記ウェル領域の上面の上へ配置される下シリサイド層と、
前記複数の上部電極と前記一つ以上の下部電極の上面の上へ配置される上シリサイド層と、
を含むことを特徴とする請求項１に記載の集積チップ。
【請求項４】
さらに、
前記複数の上部電極により、前記一つ以上の下部電極から横方向に分離される側壁スペーサを含むことを特徴とする請求項１に記載の集積チップ。
【請求項５】
さらに、
分離構造により、前記複数の上部電極から横方向に分離され、ゲート誘電層により前記半導体基板から縦方向に分離され、且つ、追加の電荷トラッピング層により、コントロールゲート電極から横方向に分離される選択ゲート電極を含むスプリットゲートフラッシュメモリセルと、
前記選択ゲート電極の対向側で、前記半導体基板内に設けられる複数のソース／ドレイン領域であって、これら複数のソース／ドレイン領域は、第一深さまで、前記半導体基板中に縦方向に延伸するとともに、前記ウェル領域が、前記第一深さより大きい第二深さまで、前記半導体基板中に延伸することと、
前記分離構造の上に配置され、且つ、前記第一誘電層と同じ材料を含む第二誘電層と、
を有することを特徴とする請求項１に記載の集積チップ。
【請求項６】
前記一つ以上の下部電極は、それぞれ、前記電荷トラッピング誘電層に接触する、丸みを帯びた下面を有することを特徴とする請求項１に記載の集積チップ。
【請求項７】
前記一つ以上の下部電極が互いに電気的に結合するとともに、前記複数の上部電極が前記ウェル領域に電気的に結合することを特徴とする請求項１に記載の集積チップ。
【請求項８】
集積チップであって、
半導体基板の上面内に設けられるウェル領域、
第一誘電層により、前記半導体基板から縦方向に分離される位置で、前記半導体基板の上に配置される複数の上部電極、
前記複数の上部電極間に交互配置され、且つ、前記ウェル領域中に延伸するトレンチ内に配置される一つ以上の下部電極、
前記一つ以上の下部電極を、前記ウェル領域および前記複数の上部電極から分離する三層構造を有する電荷トラッピング誘電層と、
前記ウェル領域の上に配置されたコンタクトエッチング停止層、および
前記コンタクトエッチング停止層の上に配置された第一インターレベル絶縁（ＩＬＤ）層を含み、
前記コンタクトエッチング停止層、前記第一ＩＬＤ層、前記複数の上部電極、前記電荷トラッピング誘電層および前記一つ以上の下部電極が、縦方向に並んだ平坦な上面を有することを特徴とする集積チップ。
【請求項９】
集積チップの形成方法であって、
ウェル領域を半導体基板内に形成する工程、
複数の上部電極を、前記ウェル領域の上に形成する工程と、
前記複数の上部電極にしたがって、前記ウェル領域を選択的にエッチングして、前記複数の上部電極を横方向に分離する一つ以上のトレンチを形成する工程、
前記一つ以上のトレンチ内、且つ、前記複数の上部電極の側壁に沿って、電荷トラッピング誘電層を形成する工程、
一つ以上の下部電極を、前記一つ以上のトレンチ内に形成し、前記一つ以上の下部電極が、前記電荷トラッピング誘電層により、前記ウェル領域および前記複数の上部電極から分離される工程、
コンタクトエッチング停止層を半導体基板の上に形成する工程、
第一インターレベル絶縁（ＩＬＤ）層を前記コンタクトエッチング停止層の上に形成する工程、および
前記コンタクトエッチング停止層、前記第一ＩＬＤ層、前記複数の上部電極、前記電荷トラッピング誘電層、および前記一つ以上の下部電極が、縦方向に並んだ平坦な上面を有するように、平坦化プロセスを実行する工程
を含むことを特徴とする方法。
【請求項１０】
さらに、
選択ゲート電極を、前記半導体基板内に設けられる分離構造により、前記一つ以上のトレンチから横方向に分離される埋め込み式フラッシュメモリ領域内に形成する工程と、
追加の電荷トラッピング誘電層を形成して、前記選択ゲート電極の側壁に沿って延伸する縦方向部分および横方向部分を有する工程と、
コントロールゲート電極を、前記電荷トラッピング誘電層の前記横方向部分の上に形成する工程と、
を含むことを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプリットゲートフラッシュ技術におけるインターディジテート(interdigitated)キャパシタに関するものである。
【背景技術】
【０００２】
フラッシュメモリは、電気的に消去および再プログラム化が可能な電子非揮発性コンピュータ記憶媒体である。各種電子装置と設備(たとえば、家庭用電化製品、自動車等)に用いられる。一般的なフラッシュメモリセルは、スタックゲートメモリセルおよびスプリットゲートメモリセルを備える。スプリットゲートメモリセルは、スタックゲートメモリセルより優れた長所を有し、たとえば、低電力消耗、高い注入効率、短チャネル効果の発生しにくさ、および、過消去耐性(over erase immunity)がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、スプリットゲートフラッシュ技術におけるインターディジテートキャパシタを提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明は、スプリットゲートフラッシュメモリセルとともに形成され、且つ、単位面積当たりの高容量を提供するインターディジテートキャパシタ、および、その形成方法に関する。いくつかの実施態様において、インターディジテートキャパシタは、半導体基板の上面内に設けられるウェル領域を有する。複数のトレンチは、半導体基板の上面から、ウェル領域内の位置まで縦方向に延伸する。下部電極が複数のトレンチ内に配置される。下部電極は、複数のトレンチの内面に沿って配置される電荷トラッピング誘電層により、ウェル領域から分離される。複数の上部電極は、電荷トラッピング誘電層により、下部電極から横方向に分離され、且つ、第一誘電層により、ウェル領域から縦方向に分離される位置で、半導体基板上に配置される。コンタクトエッチング停止層は、ウェル領域の上に配置される。第一インターレベル絶縁（ＩＬＤ）層は、コンタクトエッチング停止層の上に配置される。コンタクトエッチング停止層、電荷トラッピング誘電層、第一ＩＬＤ層、複数の上部電極、および一つ以上の下部電極は、縦方向に並んだ平坦な上面を有する。
【発明の効果】
【０００５】
本発明によれば、単位面積当たりの高容量のインターディジテートキャパシタを提供できる。
【図面の簡単な説明】
【０００６】
図面を併せ読むことで以下の詳細な説明により、本発明についての態様がよく理解されよう。注意すべきことは、業界の慣例に基づき、各特徴は、正確な縮尺率で図示されていない。実際、各特徴の尺寸は、任意で拡大や縮小して、説明をわかりやすくしている。
【図１】開示されるインターディジテートキャパシタを含む集積チップの実施態様を示す図である。
【図２】開示されるインターディジテートキャパシタを含む集積チップのその他の実施態様を示す図である。
【図３】開示されるインターディジテートキャパシタおよびスプリットゲートフラッシュメモリセルを含む集積チップのその他の実施態様を示す図である。
【図４】開示されるインターディジテートキャパシタ、スプリットゲートフラッシュメモリセルおよびロジック装置を含む集積チップのもう一つの実施態様を示す図である。
【図５】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図６】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図７】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図８】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図９】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図１０】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図１１】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図１２】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図１３】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図１４】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図１５】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図１６】開示されるインターディジテートキャパシタを含む集積チップの形成方法の断面図の実施態様を示す図である。
【図１７】開示されるインターディジテートキャパシタを含む集積チップの形成方法の実施態様を示す図である。
【図１８】開示されるインターディジテートキャパシタを含む集積チップの形成方法のその他の実施態様を示す図である。
【発明を実施するための形態】
【０００７】
以下の開示は、多くの異なる実施形態または例を提供して、提供される主題の異なる特徴を実施する。構成要素とその配置の特定の例を説明することにより、本発明をわかりやすくする。当然のことながら、これらの実施例は、単なる例であり、且つ、本発明の範囲を限定するものではない。たとえば、明細書中、第一特徴が第二特徴の上に形成される、というのは、第一特徴と第二特徴が直接接触している実施例を含み、さらに、第一特徴と第二特徴間に、その他の特徴を有する、すなわち、第一特徴と第二特徴が直接接触しない実施例も含む。このほか、本発明は、異なる実施例において、重複した符号や表示を使用しているが、これらは、本発明の説明を簡潔にするためのものであり、討論される異なる実施例、および／または、構造間の特定の関係を示すものではない。
【０００８】
このほか、空間相対用語、たとえば、 “下方” “下” “低い” “上方” “上部”等は、図面中の一素子または特徴ともう一つの素子または特徴との間の関係を描写するためのものであり、これらの空間相対用語は、使用中または操作中の装置の異なる方位、および、図面中で描写される方位を含む。装置は、別なやり方で方位づけされ(９０度またはその他の方位に回転され)てもよく、使用する空間相対用語はそれに従い、同様に解釈されてもよい。
【０００９】
組み込みメモリは、現代の集積チップでは一般的になっている。組み込みメモリは、ロジック機能(たとえば、プロセッサまたはASIC)として同じ集積チップダイに位置される電子メモリである。一般の組み込みメモリの一つとして、埋め込み式フラッシュメモリがある。埋め込み式フラッシュメモリセルは、フラッシュメモリセルの第一および第二ソース／ドレイン領域間に配置される選択ゲートを備える。フラッシュメモリセルは、さらに、選択ゲートに沿って配置されるコントロールゲートを備える。コントロールゲートは、電荷トラッピング誘電層により、選択ゲートから分離される。
【００１０】
データは、電圧を、選択ゲートおよびコントロールゲートに加えることにより、このようなフラッシュメモリセルに書き込まれる。現代のフラッシュメモリは、通常、消去とプログラム操作を実行するために高い電圧(たとえば、約１４Ｖ以上の電圧)を必要とする。このような高い電圧を達成するため、統合されたチャージポンプが用いられる。統合されたチャージポンプは、キャパシタを用いて、電荷を蓄積するとともに、その後、電荷を放出して、高い電圧を達成する。一般に、プラナーキャパシタ、たとえば、ＰＩＰ(poly-interpoly-poly)キャパシタ、ＭＩＭ(metal-insulator-metal)またはＭｏＭ (metal-oxide-metal) キャパシタが、統合されたチャージポンプ回路に用いられる。しかし、このようなキャパシタの形成は、余分なマスクおよび余分なプロセス工程を用い、フラッシュ技術の高コスト化を余儀なくする。
【００１１】
いくつかの実施態様において、本発明は、スプリットゲートフラッシュメモリセルとともに形成され、且つ、単位面積当たりの高容量を提供するインターディジテートキャパシタ、および、その形成方法に関する。いくつかの実施態様において、インターディジテートキャパシタは、半導体基板の上面内に設けられるウェル領域を含む。複数のトレンチは、半導体基板の上面からウェル領域内の位置まで縦方向に延伸する。下部電極は複数のトレンチ内に配置される。下部電極は、複数のトレンチの内面に沿って配置される電荷トラッピング誘電層により、ウェル領域から分離される。複数の上部電極は、電荷トラッピング誘電層により横方向に下部電極から分離され、且つ、第一誘電層により、ウェル領域から縦方向に分離される位置で、半導体基板上に配置される。
【００１２】
図１は、開示されるインターディジテートキャパシタ１０１を含む集積チップ１００のいくつかの実施態様を示す図である。
【００１３】
集積チップ１００は、半導体基板１０２の上面１０２ｕ内に設けられるウェル領域１０４を含む。ウェル領域１０４は、半導体基板１０２より高いドープ濃度を有する。いくつかの実施態様において、ウェル領域１０４は、第一ドーピングタイプ (たとえば、ｎ型)で、半導体基板１０２は、第一ドーピングタイプと異なる第二ドープ型(たとえば、ｐ型)である。第一誘電層１０６は、ウェル領域１０４上に配置される。いくつかの実施態様において、第一誘電層１０６は、ウェル領域１０４の上面と直接接触する。
【００１４】
複数の上部電極１１２が、半導体基板１０２上に配置される。複数の上部電極１１２は、第一誘電層１０６により、ウェル領域１０４から縦方向に分離される。複数の下部電極１０８は、複数の上部電極１１２間に横方向に交互配置される(inter-leaved)。複数の下部電極１０８は、半導体基板１０２の上面１０２ｕの上方から、ウェル領域１０４中に延伸するトレンチ内に縦方向に延伸し、これにより、複数の下部電極１０８がウェル領域１０４内に埋め込まれる。
【００１５】
電荷トラッピング誘電層１１０は、ウェル領域１０４から、複数の下部電極１０８を分離する。電荷トラッピング誘電層１１０は、縦方向に、ウェル領域１０４内から、複数の上部電極１１２の側壁に沿った位置まで延伸し、よって、電荷トラッピング誘電層１１０は、複数の上部電極１１２から、横方向に、複数の下部電極１０８を分離する。いくつかの実施態様において、上部電極１１２、下部電極１０８および電荷トラッピング誘電層１１０は、縦方向に並んだ(たとえば、線１１４に沿って)平坦な上面を有する。
【００１６】
複数の下部電極１０８は、互いに電気的に結合するとともに、複数の上部電極１１２が、ウェル領域１０４に電気的に結合して、複数の下部電極１０８と複数の上部電極１１２とウェル領域１０４間の電位差を形成する。複数の下部電極１０８が、ウェル領域１０４内に埋め込まれた位置に延伸するので、複数の下部電極は高アスペクト比(たとえば、大きい高さ対幅の比)を実現し、インターディジテートキャパシタ１０１が、単位面積当たりの高容量を提供できるようにする。
【００１７】
図２は、開示されるインターディジテートキャパシタ２０１を含む集積チップ２００の別の実施態様を示す図である。
【００１８】
集積チップ２００は、半導体基板１０２内に設けられるウェル領域１０４を含む。いくつかの実施態様において、一つ以上の分離構造２０２が、ウェル領域１０４に隣接する半導体基板１０２内に配置される。一つ以上の分離構造２０２は、たとえば、酸化物等の誘電材料を含む。いくつかの実施態様において、一つ以上の分離構造２０２は、シャロートレンチアイソレーション(shallow trench isolation、ＳＴＩ)領域を含み、半導体基板１０２の上面から外側に突出する。
【００１９】
第一誘電層１０６は、ウェル領域１０４上の半導体基板１０２上へ設けられる。いくつかの実施態様において、第一誘電層１０６は酸化物を含む。複数の上部電極１１２は第一誘電層１０６上に設けられる。いくつかの実施態様において、複数の上部電極１１２は、第一誘電層１０６上面と直接接触する。複数の下部電極１０８が、複数の上部電極１１２間に横方向に配置される。複数の下部電極１０８は、複数の上部電極１１２間から、ウェル領域１０４内に埋め込まれる位置まで縦方向に延伸する。いくつかの実施態様において、複数の下部電極１０８は円形の下面を有する。いくつかの実施態様において、複数の上部電極１１２および複数の下部電極１０８は、たとえば、ドープポリシリコンや金属(例えば、アルミニウム)等の導電材料を含む。
【００２０】
複数の上部電極１１２は、外側電極１１２ａと１１２ｃ間に横方向に配置される一つ以上の内側電極１１２ｂを含む。いくつかの実施態様において、側壁スペーサ２０６は、外側電極１１２ａと１１２ｃの第一側壁に沿って配置される。電荷トラッピング誘電層２０４は、外側電極１１２ａと１１２ｃの第二側壁に沿って、および、一つ以上の内側電極１１２ｂの対向側壁に沿って配置されるので、電荷トラッピング誘電層２０４は、複数の下部電極１０８から横方向に、複数の上部電極１１２を分離する。電荷トラッピング誘電層２０４は、さらに、複数の下部電極１０８の側壁と下面に沿って配置され、よって、電荷トラッピング誘電層２０４は、ウェル領域１０４から、複数の下部電極１０８を分離する。いくつかの実施態様において、複数の上部電極１１２、電荷トラッピング誘電層２０４、側壁スペーサ２０６および複数の下部電極１０８は、縦方向に並んだ平坦な上面を有する。
【００２１】
いくつかの実施態様において、電荷トラッピング誘電層２０４は三層構造を含む。いくつかの実施態様において、三層構造は、第一酸化層２０４ａ、第一酸化層２０４ａと接触する窒化層２０４ｂおよび窒化層２０４ｂと接触する第二酸化層２０４ｃを有するＯＮＯ構造を含む。別の実施態様において、三層構造は、酸化物ナノ結晶物酸化物(oxide-nano-crystal-oxide、ONCO)構造を含み、第一酸化層、第一酸化層に接触する複数の量子ドット、および、第一酸化層および複数の量子ドットと接触する第二酸化層を有する。
【００２２】
下シリサイド層２０８が、第一誘電層１０６に横方向に隣接する位置で、ウェル領域１０４上へ配置される。上シリサイド層２１０が、複数の下部電極１０８上と複数の上部電極１１２上に配置される。いくつかの実施態様において、上シリサイド層２１０は、電荷トラッピング誘電層２０４にしたがって離隔した複数のセグメントを含む。いくつかの実施態様において、下シリサイド層２０８および上シリサイド層２１０は、ニッケルシリサイドを含む。
【００２３】
いくつかの実施態様において、コンタクトエッチング停止層２１４は、側壁スペーサ２０６に沿って縦方向に延伸し、且つ、下シリサイド層２０８および分離構造２０２の上に横方向に延伸する。第一インターレベル絶縁（ＩＬＤ）層２１６が、コンタクトエッチング停止層２１４上に配置される。コンタクトエッチング停止層２１４は、側壁スペーサ２０６から、横方向に、第一ＩＬＤ層２１６を分離するとともに、下シリサイド層２０８と分離構造２０２から、第一ＩＬＤ層２１６を縦方向に分離する。いくつかの実施態様において、第二誘電層２１２は、コンタクトエッチング停止層２１４と分離構造２０２間に配置される。いくつかの実施態様において、第二誘電層２１２は、第一誘電層１０６と同じ材料である。
【００２４】
複数の下部電極１０８は、第一電位 V1に電気的に接続され、複数の上部電極１１２およびウェル領域１０４は、第二電位V2に電気的に接続される。第一電位 V1と第二電位 V2 間の差は、複数の下部電極１０８と複数の上部電極１１２とウェル領域１０４間の電位差を生成する。電位差は、電荷トラッピング誘電層２０４を横切って延伸する電界を生成する。電界は、第一サインを有する電荷 (例えば、正電荷)を、複数の下部電極１０８上に集中させるとともに、第一電荷と反対の第二サインを有する電荷 (例えば、負電荷)を、複数の上部電極１１２とウェル領域１０４に集中させる。これらの電荷の電位は、インターディジテートキャパシタ２０１にエネルギーを保存する。
【００２５】
図３は、開示されるインターディジテートキャパシタ２０１を含む集積チップ３００の別の実施態様を示す図である。 
【００２６】
集積チップ３００は、分離構造２０２により、キャパシタ領域３０２ｂから分離される埋め込み式フラッシュメモリ領域３０２ａを含む。キャパシタ領域３０２ｂは、複数の上部電極１１２間で横方向に交互配置された複数の下部電極１０８を有するインターディジテートキャパシタ２０１を含む。複数の下部電極１０８は、電荷トラッピング誘電層２０４により、複数の上部電極１１２から、および、ウェル領域１０４から分離される。側壁スペーサ３０４は、複数の下部電極１０８と分離構造２０２間に配置される複数の上部電極１１２の外側側壁に沿って設けられる。いくつかの実施態様において、側壁スペーサ３０４は、第一側壁スペーサ３０４ａおよび第二側壁スペーサ３０４ｂを含む。第一側壁スペーサ３０４ａおよび第二側壁スペーサ３０４ｂは、例えば、窒化物 (たとえば、SiN)を含む。
【００２７】
埋め込み式フラッシュメモリ領域３０２ａは、分離構造２０２により、インターディジテートキャパシタ２０１から横方向に分離される一つ以上のスプリットゲートフラッシュメモリセル３０６ａ、３０６ｂを含む。いくつかの実施態様において、埋め込み式フラッシュメモリ領域３０２ａは、第一スプリットゲートフラッシュメモリセル３０６ａおよび第二スプリットゲートフラッシュメモリセル３０６ｂを有する一対のスプリットゲートフラッシュメモリセルを含む。いくつかの実施態様において、第一スプリットゲートフラッシュメモリセル３０６ａおよび第二スプリットゲートフラッシュメモリセル３０６ｂは、対称軸を中心とした互いの鏡像である。
【００２８】
スプリットゲートフラッシュメモリセル３０６ａ、３０６ｂは、それぞれ、半導体基板１０２内に配置される複数のソース／ドレイン領域３０８間に横方向に配置されるコントロールゲート電極３１２および選択ゲート電極３１０を含む。複数のソース／ドレイン領域３０８は、キャパシタ領域３０２ｂにおいて、半導体基板１０２内で、ウェル領域１０４の深さ dw より小さい深さ dS/D まで縦方向に延伸する。ゲート誘電層３１４は、半導体基板１０２とコントロールゲート電極３１２間に縦方向に配置される。コントロールゲート電極３１２は、横方向部分と縦方向部分を含むＬ字型形状の追加の電荷トラッピング誘電層２０４′ (たとえば、ＯＮＯ層)により、選択ゲート電極３１０から横方向に分離される。追加の電荷トラッピング誘電層２０４′の横方向部分は、半導体基板１０２から、コントロールゲート電極３１２を縦方向に分離する。いくつかの実施態様において、追加電荷トラッピング誘電層２０４′の横方向部分は、ゲート誘電層３１４により、半導体基板１０２から分離される。
【００２９】
追加側壁スペーサ３０４′は、選択ゲート電極３１０に対向するコントロールゲート電極３１２の側壁に沿って位置している。追加の側壁スペーサ３０４′は、コントロールゲート電極３１２の上面からゲート誘電層３１４まで縦方向に延伸する。いくつかの実施態様において、側壁スペーサ３０４は、第一側壁スペーサ３０４ａおよび第二側壁スペーサ３０４ｂを含む。
【００３０】
下シリサイド層２０８は、ソース／ドレイン領域３０８上へ配置される。下シリサイド層２０８は、ゲート誘電層３１４に横方向に隣接する。上シリサイド層２１０は、コントロールゲート電極３１２および選択ゲート電極３１０上に配置される。いくつかの実施態様において、コンタクトエッチング停止層２１４は、横方向に、下シリサイド層２０８上、且つ、追加側壁スペーサ３０４′に沿って配置され、第一インターレベル絶縁（ＩＬＤ）層２１６は、コンタクトエッチング停止層２１４上へ配置される。いくつかの実施態様において、第一ＩＬＤ層２１６は、低誘電率(low-k)誘電層、超低誘電率誘電層、極低誘電率誘電層および／または二酸化ケイ素層を含む。いくつかの実施態様において、第一ＩＬＤ層２１６は、上シリサイド層２１０下方の平坦な上面を有する。いくつかの実施態様において、第一ＩＬＤ層２１６の平坦な上面は、複数の下部電極１０８、複数の上部電極１１２、コントロールゲート電極３１２および選択ゲート電極３１０上面と縦方向に並べられる。
【００３１】
第二層間誘電体 (ＩＬＤ)層３１６は、第一ＩＬＤ層２１６上に位置する。いくつかの実施態様において、第二ＩＬＤ層３１６は、低誘電率誘電層、超低誘電率誘電層、極低誘電率誘電層および/または二酸化ケイ素層を含む。導電材料を含む複数のコンタクト３１８は、第二ＩＬＤ層３１６を通して縦方向に延伸して、下シリサイド層２０８と上シリサイド層２１０に隣接する。いくつかの実施態様において、複数のコンタクト３１８は、金属、たとえば、タングステン、銅および／またはアルミ二ウムを含む。
【００３２】
図４は、開示されるインターディジテートキャパシタ２０１を含む集積チップ４００の別の実施態様を示す図である。 
【００３３】
集積チップ４００は、埋め込み式フラッシュメモリ領域３０２ａとロジック領域４０２間に配置されるキャパシタ領域３０２ｂを含む。キャパシタ領域３０２ｂは、半導体基板１０２内に配置される一つ以上の分離構造２０２により、埋め込み式フラッシュメモリ領域３０２ａから、および、ロジック領域４０２から分離される。埋め込み式フラッシュメモリ領域３０２ａは、前述の複数のスプリットゲートフラッシュメモリセル３０６を含む。キャパシタ領域３０２ｂは、前述のインターディジテートキャパシタ２０１を含む。
【００３４】
ロジック領域４０２は、複数のトランジスタデバイス４０３ａ、４０３ｂを含む。複数の トランジスタデバイス４０３ａ、４０３ｂは、それぞれ、半導体基板１０２内に位置するソース／ドレイン領域４０４間に横方向に配置されるゲート構造４０７を含む。側壁スペーサ４１２は、ゲート構造４０７の対向側の上へ配置される。いくつかの実施態様において、側壁スペーサ４１２は、第一側壁スペーサ４１２ａと第二側壁スペーサ４１２ｂを含む。いくつかの実施態様において、半導体基板１０２内に配置されるドレイン延伸領域４０６は、ソース／ドレイン領域４０４から外側に、側壁スペーサ４１２下方まで突出する。
【００３５】
いくつかの実施態様において、ロジック領域４０２は、ＮＭＯＳトランジスタデバイス４０３ａを有するＮＭＯＳ領域４０２ａおよび／またはＰＭＯＳトランジスタデバイス４０３ｂを有するＰＭＯＳ領域４０２ｂを含む。いくつかの実施態様において、ＮＭＯＳトランジスタデバイス４０３ａは、高誘電率(high-k)ゲート誘電層４０８およびその上のＮＭＯＳ金属ゲート電極４１０ａを有する高誘電率金属ゲートトランジスタを含む。いくつかの実施態様において、ＰＭＯＳトランジスタデバイス４０３ｂは、高誘電率ゲート誘電層４０８およびその上方のＰＭＯＳ金属ゲート電極４１０ｂを有する高誘電率金属ゲートトランジスタを含む。ＮＭＯＳ金属ゲート電極４１０ａは、ＰＭＯＳ金属ゲート電極４１０ｂと異なる仕事関数を有する。いくつかの実施態様において、高誘電率ゲート誘電層４０８は、たとえば、酸化ハフ二ウム (HfO)、ハフ二ウム酸化ケイ素(HfSiO)、ハフ二ウム酸化アルミニウム(HfAlO)またはハフ二ウム酸化タンタル(HfTaO)を含む。いくつかの実施態様において (図示しない)、高誘電率ゲート誘電層４０８は、底部高温酸化物層およびその上方の高誘電率誘電層を含む。
【００３６】
図５〜図１６は、インターディジテートキャパシタを有する集積チップの形成方法を示す断面図５００〜１６００の実施態様を示す図である。
【００３７】
図５の断面図５００に示されるように、半導体基板１０２が提供される。各種実施態様において、半導体基板１０２は、任意のタイプの半導体本体(たとえば、シリコン/CMOS バルク、SiGe、SOI等)、たとえば、半導体ウェハまたはウェハ上の一つ以上のダイ、並びに、任意のタイプの半導体、および／または、その上に形成されるエピタキシャル層、および／または、その他上述の相関物を含む。
【００３８】
第一誘電層５０２ (たとえば、SiO2)が、半導体基板１０２上に形成される。いくつかの実施態様において、第一誘電層５０２は、サーマルプロセスまたは蒸着プロセス (たとえば、化学気相蒸着 (CVD)、物理的気相成長法 (PVD)、原子層堆積 (ALD)等)の方法によって形成される酸化物(たとえば、SiO2)を含む。第一マスク層５０４が、第一誘電層５０２上に形成される。いくつかの実施態様において、第一マスク層５０４は窒化ケイ素層を含む。半導体基板１０２は、第一マスク層５０４にしたがって、選択的にエッチングされて、隔離トレンチを形成し、その後に、絶縁材料を充填して、半導体基板１０２内に一つ以上の分離構造２０２を形成する。分離構造２０２は、横方向に、埋め込み式フラッシュメモリ領域３０２ａ、キャパシタ領域３０２ｂおよびロジック領域４０２を分離する。
【００３９】
図６の断面図６００に示されるように、第一注入プロセスが実行される。第一注入プロセスは、第二マスク層６０４にしたがって、選択的に、第一ドーパント種６０２ (たとえば、ボロン、リン等)を、半導体基板１０２に注入する。いくつかの実施態様において、第二マスク層６０４は、第一マスク層５０４を含む。別の実施態様において、第二マスク層６０４はフォトレジスト層を含む。第一ドーパント種６０２は、半導体基板１０２内に、ウェル領域６０６を形成する。いくつかの実施態様において、第一注入プロセス終了後、ドーパント種６０２は、半導体基板１０２を高温にさらすことにより、半導体基板１０２中に打ち込まれる。ウェル領域６０６形成後、第一誘電層５０２が除去される。
【００４０】
図７の断面図７００に示されるように、第二誘電層７０１ (たとえば、酸化物)が半導体基板１０２上に形成される。第一電極層７０２が、第二誘電層７０１上に形成され、ハードマスク層７０４が第一電極層７０２上に形成される。いくつかの実施態様において、第一電極層７０２はドープポリシリコンを含む。いくつかの実施態様において、ハードマスク層７０４は、窒化ケイ素 (SiN)を含む。
【００４１】
第一電極層７０２およびハードマスク層７０４は、その後、パターン化されて、複数の選択ゲートスタック７０８および複数の上部電極スタック７１０を画定する。いくつかの実施態様において、フォトリソグラフィプロセスにしたがって、ハードマスク層７０４がパターン化される。このような実施態様において、第一電極層７０２は、選択的に、ハードマスク層７０４によりマスクされない領域で、エッチャントにさらされて、複数の選択ゲートスタック７０８および複数の上部電極スタック７１０を形成する。
【００４２】
複数の選択ゲートスタック７０８は、それぞれ、選択ゲート電極３１０およびその上方のハードマスク層７０４を含む。複数の上部電極スタック７１０は、それぞれ、上部電極１１２およびその上方のハードマスク層７０４を有する。パターン化後、酸化物層７０６は、複数の選択ゲートスタック７０８および複数の上部電極スタック７１０の外面上へ成長する。いくつかの実施態様において、酸化物層７０６は、蒸着プロセス (たとえば、CVD、PVD、ALD等)の方法により成長する。酸化物層７０６は、後続のエッチングプロセスの間に複数の上部電極スタック７１０を保護するように構成される。
【００４３】
図８の断面図８００に示されるように、第三マスク層８０２が半導体基板１０２上に形成される。いくつかの実施態様において、第三マスク層８０２はフォトレジスト層を含む。第三マスク層８０２形成後、第一エッチングプロセスが実行される。第一エッチングプロセスは、ウェル領域１０４を第一エッチャント８１０にさらし、第二誘電層７０１およびウェル領域１０４をエッチングするように構成され、上部電極１１２間のウェル領域１０４中に延伸する複数のトレンチ８０６を形成する。
【００４４】
図９の断面図９００に示されるように、電荷トラッピング誘電層９０２が形成される。埋め込み式フラッシュメモリ領域３０２ａ内で、電荷トラッピング誘電層９０２が、選択ゲートスタック７０８の対向側に形成される。いくつかの実施態様において、埋め込み式フラッシュメモリ領域３０２ａ内の電荷トラッピング誘電層９０２は、第二誘電層７０１と直接接触する横方向部分を有するＬ字型を有する。キャパシタ領域３０２ｂ内で、電荷トラッピング誘電層９０２が、複数の上部電極スタック７１０の対向側に形成される。いくつかの実施態様において、電荷トラッピング誘電層９０２は、上部電極スタック７１０と分離構造２０２間にＬ字型および隣接する上部電極スタック７１０間にＵ字型を有する。電荷トラッピング誘電層９０２は、複数のトレンチ８０６の内面を裏打ちする。いくつかの実施態様において、図９に示されるように、電荷トラッピング誘電層９０２は、第一酸化層９０２ａ、窒化層９０２ｂおよび第二酸化層９０２ｃを含む三層構造を有してもよい。第一酸化層９０２ａ、窒化層９０２ｂおよび第二酸化層９０２ｃはそれぞれ、図２に示される第一酸化層２０４ａ、窒化層２０４ｂおよび第二酸化層２０４ｃと同様である。
【００４５】
第二電極層９０４が、電荷トラッピング誘電層９０２の横方向面上へ形成される。埋め込み式フラッシュメモリ領域３０２ａ内で、第二電極層９０４は、コントロールゲート電極３１２を形成する。キャパシタ領域３０２ｂ内で、第二電極層９０４は、複数のトレンチ８０６中に延伸する下部電極１０８を形成する。いくつかの実施態様において、第二電極層９０４は、蒸着プロセス (たとえば、CVD、PVD、ALD等)により形成されるドープポリシリコンまたは金属を含む。ハードマスク層９０６が第二電極層９０４上に形成される。
【００４６】
図１０の断面図１０００に示されるように、第二エッチングプロセスが実行される。第二エッチングプロセスは、選択的に、電荷トラッピング誘電層９０２、第二電極層９０４およびハードマスク層９０６を、第二エッチャント１００２にさらす。埋め込み式フラッシュメモリ領域３０２ａ内で、第二エッチャント１００２は、第一コントロールゲートスタック７０８ａと第二コントロールゲートスタック７０８ｂ間の電荷トラッピング誘電層９０２、第二電極層９０４およびハードマスク層９０６を除去する。キャパシタ領域３０２ｂ内で、第二エッチャント１００２は、上部電極１１２と分離構造２０２間の電荷トラッピング誘電層９０２、第二電極層９０４およびハードマスク層９０６を除去する。各種実施態様において、第二エッチャント１００２は、ドライエッチング(たとえば、テトラフルオロメタン(CF4)、６フッ化硫黄 (SF6)、３フッ化窒素 (NF3)等を用いたプラズマエッチング)を含む。
【００４７】
図１１の断面図１１００に示されるように、第四マスキング構造１１０２が、埋め込み式フラッシュメモリ領域３０２ａとキャパシタ領域３０２ｂの半導体基板１０２上に形成される。いくつかの実施態様において、第四マスキング構造１１０２は、スピンコーティングまたはその他の適当な技術により、半導体基板１０２上に形成されるBARC (bottom anti-reflective coating)を含む。別の実施態様において、第四マスキング構造１１０２はフォトレジスト層を含む。
【００４８】
第四マスキング構造１１０２形成後、第三エッチングプロセスが実行される。第三エッチングプロセスは、選択的に、第一電極層 (図１０の７０２)およびハードマスク層 (図１０の７０４)を、第三エッチャント１１０４にさらす。第三エッチャント１１０４は、選択的に、ロジック領域４０２内の第一電極層 (図１０の７０２)とハードマスク層 (図１０の７０４)の一部を選択的に除去して、犠牲ゲートスタック１１０６ａと１１０６ｂを画定するように構成される。犠牲ゲートスタック１１０６ａと１１０６ｂは、それぞれ、犠牲ポリシリコン層１１０８およびその上方の犠牲ハードマスク層１１１０を有する。第一側壁スペーサ層１１１２は、犠牲ゲートスタック１１０６ａと１１０６ｂの側壁に沿って形成される。いくつかの実施態様において、第一側壁スペーサ層１１１２は、蒸着プロセスにより形成される酸化物 (たとえば、SiO2)または窒化物 (たとえば、SiN)を含む。
【００４９】
図１２の断面図１２００に示されるように、第二側壁スペーサ層１２０２は、選択ゲートスタック７０８と上部電極スタック７１０の側壁に沿って形成される。第三側壁スペーサ層１２０４は、その後、選択ゲートスタック７０８、上部電極スタック７１０および犠牲ゲートスタック１１０６ａと１１０６ｂの側壁に沿って形成される。いくつかの実施態様において、第二側壁スペーサ層１２０２および第三側壁スペーサ層１２０４は、蒸着プロセスにより形成される酸化物(たとえば、SiO2)または窒化物 (たとえば、SiN)を含む。
【００５０】
その後、ソース／ドレイン領域３０８と４０４が、それぞれ、埋め込み式フラッシュメモリ領域３０２ａおよびロジック領域４０２内に形成される。ソース／ドレイン領域３０８と４０４が、選択的に、ドーパント種１２０６、たとえば、ボロン (B)またはリン (P)を半導体基板１０２に注入する第二注入プロセスにより形成される。ドーパント種１２０６は、その後、半導体基板１０２中に打ち込まれる。ソースとドレイン領域３０８と４０４は、半導体基板１０２のある深さまで延伸し、この深さは、ウェル領域１０４の深さより小さい。
【００５１】
図１３の断面図１３００に示されるように、第一サリサイド化プロセスが実行されて、ウェル領域１０４およびソース／ドレイン領域３０８と４０４の上面に、下シリサイド層２０８を形成する。いくつかの実施態様において、第一サリサイド化プロセスは、ニッケル層を蒸着することにより実行され、その後、熱アニールプロセス (たとえば、急速熱アニール) を実行して、ニッケルを含む下シリサイド層２０８を形成する。
【００５２】
第一平坦化プロセスが線１３０２に沿って実行される。第一平坦化プロセスは、コントロールゲート電極３１２、上部電極１１２および犠牲ポリシリコン層１１０８を縦方向に覆う位置から、ハードマスク層および電荷トラッピング層を除去する。いくつかの実施態様において、第一平坦化プロセスは化学機械研磨 (CMP)プロセスを含む。
【００５３】
図１４の断面図１４００に示されるように、コンタクトエッチング停止層１４０２が半導体基板１０２上に形成され、第一インターレベル絶縁（ＩＬＤ）層１４０４がコンタクトエッチング停止層１４０２上へ形成される。いくつかの実施態様において、コンタクトエッチング停止層１４０２は、蒸着プロセス (たとえば、CVD、PVD等)の方法によって形成される窒化ケイ素を含む。いくつかの実施態様において、第一ＩＬＤ層１４０４は、蒸着プロセス (たとえば、CVD、PVD等)の方法により形成される低誘電率誘電層を含む。
【００５４】
図１５の断面図１５００に示されるように、第二平坦化プロセスが線１５０２に沿って実行される。第二平坦化プロセスは、コントロールゲート電極３１２、上部電極１１２および犠牲ポリシリコン層 (図１４の１１０８)を縦方向に覆う位置から、コンタクトエッチング停止層２１４および第一ＩＬＤ層２１６の一部を除去する。いくつかの実施態様において、第二平坦化プロセスは、たとえば、化学機械研磨 (CMP)プロセスを含む。
【００５５】
その後、置換ゲートプロセスが実行される。置換ゲートプロセスは、犠牲ポリシリコン層を除去するとともに、蒸着技術 (たとえば、化学気相蒸着、物理的気相成長法等)を用いて、犠牲ポリシリコン層を代替する位置で、高誘電率ゲート誘電層４０８を形成する。金属ゲート電極４１０は、蒸着技術により、高誘電率ゲート誘電層４０８上に蒸着される。いくつかの実施態様において、ＮＭＯＳ金属ゲート電極４１０ａは、高誘電率ゲート誘電層４０８上に形成されて、ＮＭＯＳ領域４０２ａ内に、ＮＭＯＳトランジスタデバイスを形成する。いくつかの実施態様において、ＰＭＯＳ金属ゲート電極４１０ｂが、高誘電率ゲート誘電層４０８上に形成されて、ＰＭＯＳ領域４０２ｂ内に、ＰＭＯＳトランジスタデバイスを形成する。ＮＭＯＳ金属ゲート電極４１０ａは、ＰＭＯＳ金属ゲート電極４１０ｂと異なる仕事関数を有する。
【００５６】
次に、第二サリサイド化プロセスが実行されて、コントロールゲート電極３１２、選択ゲート電極３１０、上部電極１１２および下部電極１０８の上面に、上シリサイド層２１０を形成する。いくつかの実施態様において、第二サリサイド化プロセスが、ニッケル層を蒸着することにより実行され、その後、熱アニールプロセス (例えば、急速熱アニール)を実行して、ニッケルを含む上シリサイド層２１０を形成する。
【００５７】
図１６の断面図１６００に示されるように、コンタクト３１８が、第一ＩＬＤ層２１６を覆う第二層間誘電体 (ＩＬＤ)層３１６内に形成される。選択的に、第二ＩＬＤ層３１６をエッチングして、開口を形成し、その後、開口内に導電材料を蒸着することにより、コンタクト３１８を形成する。いくつかの実施態様において、導電材料は、たとえば、タングステン (W)または窒化チタン (TiN)を含む。
【００５８】
図１７は、インターディジテートキャパシタを有する集積チップの形成方法１７００の実施態様の流れ図である。
【００５９】
開示される方法(たとえば、方法１７００と１８００)は、一連の動作または事象として説明および記述され、理解できることは、このような動作または事象の順序は本発明を限定するものではない。たとえば、ある動作は、異なる順序で発生する、および／または、その他の動作や事象と一緒に実施することができ、説明される順序に限定されない。このほか、一つ以上の態様または実施例は全ての動作を実行しなくてもよい。また、一つ以上の動作は、一つ以上の別々の動作、および／または、局面で実行することができる。
【００６０】
工程１７０２において、ウェル領域が半導体基板内に形成される。
【００６１】
工程１７０４において、複数の上部電極がウェル領域上に形成される。
【００６２】
工程１７０６において、ウェル領域は、複数の上部電極にしたがって、選択的にエッチングされて、複数の上部電極を横方向に分離する一つ以上のトレンチを形成する。
【００６３】
工程１７０８において、一つ以上のトレンチ内、且つ、上部電極の側壁に沿って、電荷トラッピング誘電層が形成される。
【００６４】
工程１７１０において、一つ以上のトレンチ内に、下部電極が形成される。下部電極は、電荷トラッピング誘電層により、ウェル領域と上部電極から分離される。
【００６５】
図１８は、インターディジテートキャパシタを有する集積チップを形成する方法１８００の別の実施態様の流れ図である。方法１８００は図５〜図１６に関連して記述しているが、理解できることは、方法１８００はこのような構造に限定されず、それどころか、この構造と無関係の方法として孤立している。
【００６６】
工程１８０２において、分離構造が半導体基板内に形成されて、埋め込み式フラッシュメモリ領域とロジック領域からキャパシタ領域を分離する。図５は断面図５００のいくつかの実施態様を例示し、動作１８０２に対応する。
【００６７】
工程１８０４において、ウェル領域がキャパシタ領域内に形成される。図６は断面図６００のいくつかの実施態様を例示し、動作１８０４に対応する。
【００６８】
工程１８０６において、第一電極層およびハードマスク層が、半導体基板上に形成される。図７は断面図７００のいくつかの実施態様を例示し、動作１８０６に対応する。
【００６９】
工程１８０８において、第一電極層およびハードマスク層がパターン化されて、キャパシタ領域内で、複数の上部電極スタックを画定し、埋め込み式フラッシュメモリ領域内で、選択ゲートスタックを画定する。複数の上部電極スタックは、上部電極およびその上方のハードマスク層を含む。複数の選択ゲートスタックは、選択ゲート電極およびその上方のハードマスク層を含む。図７は断面図７００のいくつかの実施例を例示し、動作１８０８に対応する。
【００７０】
工程１８１０において、キャパシタ領域内で、半導体基板が選択的にエッチングされて、一つ以上のトレンチを形成する。一つ以上のトレンチは、横方向に、複数の上部電極スタック間に位置し、縦方向に、ウェル領域内に延伸する。図８は断面図８００の実施態様を例示し、動作１８１０に対応する。
【００７１】
工程１８１２において、電荷トラッピング誘電層が、一つ以上のトレンチ内、且つ、選択ゲートスタックおよび上部電極スタックの側壁に沿って形成される。図９は断面図９００の実施態様を例示し、動作１８１２に対応する。
【００７２】
工程１８１４において、コントロールゲートおよび下部電極が形成される。コントロールゲートが、選択ゲートから分離される位置で形成され、上部電極が、一つ以上のトレンチ内に形成される。図９と図１０は断面図９００の実施態様を例示し、動作１８１４に対応する。
【００７３】
工程１８１６において、第一電極層およびハードマスク層が、ロジック領域内でパターン化されて、犠牲ゲートスタックを画定する。犠牲ゲートスタックは、選択ゲート電極およびその上方のハードマスク層を含む。 図１１は断面図１１００の実施態様を例示し、動作１８１６に対応する。
【００７４】
工程１８１８において、ソース／ドレイン領域が、埋め込み式フラッシュメモリ領域およびロジック領域内に形成される。図１２は断面図１２００の実施態様を例示し、動作１８１８に対応する。
【００７５】
工程１８２０において、下シリサイド化層が、ウェル領域上とソース／ドレイン領域上に形成される。図１３は断面図１３００の実施態様を例示し、動作１８２０に対応する。
【００７６】
工程１８２２において、第一平坦化プロセスが実行されて、ハードマスク層を除去する。図１３は断面図１３００の実施態様を例示し、動作１８２２に対応する。
【００７７】
工程１８２４において、コンタクトエッチング停止層および第一インターレベル絶縁（ＩＬＤ）層が、半導体基板上に形成される。図１４は断面図１４００の実施態様を例示し、動作１８２４に対応する。
【００７８】
工程１８２６において、第二平坦化プロセスが実行されて、コンタクトエッチング停止層と第一ＩＬＤ層の一部を除去する。図１５は断面図１５００の実施態様を例示し、動作１８２６に対応する。
【００７９】
工程１８２８において、上シリサイド化層が、上部電極、下部電極、選択ゲートおよびコントロールゲート上に形成される。図１５は断面図１５００の実施態様を例示し、動作１８２８に対応する。
【００８０】
工程１８３０において、コンタクトが、第一ＩＬＤ層上に形成される第二インターレベル絶縁（ＩＬＤ）層内に形成される。図１６は断面図１５００の実施態様を例示し、動作１８３０に対応する。
【００８１】
よって、本発明は、スプリットゲートフラッシュメモリセルと一緒に形成され、且つ、単位面積当たりの高容量を提供することができるインターディジテートキャパシタ、および、その形成方法に関連する。
【００８２】
いくつかの実施態様において、本発明は、集積チップに関連する。集積チップは、半導体基板の上面内に設けられるウェル領域を含む。複数の上部電極は、第一誘電層によって、半導体基板から縦方向に分離される位置で、半導体基板上に配置される。一つ以上の下部電極は、複数の上部電極間から、ウェル領域内に埋め込まれる位置まで縦方向に延伸する。電荷トラッピング誘電層は、半導体基板と一つ以上の下部電極の間、および、複数の上部電極と一つ以上の下部電極の間に配置される。
【００８３】
別の実施態様において、本開示は集積チップに関連する。集積チップは、半導体基板の上面内に設けられるウェル領域を含む。複数の上部電極は、第一誘電層により、半導体基板から縦方向に分離される位置で、半導体基板上に配置される。一つ以上の下部電極は、複数の上部電極間に交互配置されるとともに、ウェル領域中に延伸するトレンチ内に配置される。三層構造を有する電荷トラッピング誘電層は、一つ以上の下部電極を、ウェル領域および複数の上部電極から分離する。複数の上部電極、電荷トラッピング誘電層および一つ以上の下部電極は、縦方向に並んだ上面を有する。
【００８４】
さらに別の実施態様において、本発明は集積チップの形成方法に関連する。本方法は、半導体基板内にウェル領域を形成する工程を含む。本方法は、さらに、ウェル領域上に、複数の上部電極を形成する工程を含む。本方法は、複数の上部電極にしたがって、選択的に、ウェル領域をエッチングして、複数の上部電極を横方向に分離する一つ以上のトレンチを形成する工程を含む。本方法は、一つ以上のトレンチ内、且つ、複数の上部電極の側壁に沿って、電荷トラッピング誘電層を形成する工程を含む。本方法は、一つ以上の下部電極を、一つ以上のトレンチ内に形成する工程を含み、一つ以上の下部電極は、電荷トラッピング誘電層により、ウェル領域および複数の上部電極から分離される。
【００８５】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００８６】
１００〜集積チップ
１０１〜インターディジテートキャパシタ
１０２〜半導体基板
１０２u〜上面
１０４〜ウェル領域
１０６〜第一誘電層
１０８〜下部電極
１１０〜電荷トラッピング誘電層
１１２〜上部電極
１１２ａ、１１２ｃ〜外側電極
１１２ｂ〜内側電極 
１１４〜線
２００〜集積チップ
２０１〜インターディジテートキャパシタ
２０２〜分離構造
２０４〜電荷トラッピング誘電層
２０４’〜追加の電荷トラッピング誘電層
２０４ａ〜第一酸化層
２０４ｂ〜窒化層
２０４ｃ〜第二酸化層
２０６〜側壁スペーサ
２０８〜下シリサイド層
２１０〜上シリサイド層
２１２〜第二誘電層
２１４〜コンタクトエッチング停止層
２１６〜第一層間誘電層
V1〜第一電圧
V2〜第二電圧
３００〜集積チップ
３０２ａ〜埋め込み式フラッシュメモリ領域
３０２ｂ〜キャパシタ領域
３０４〜側壁スペーサ
３０４’〜追加の側壁スペーサ
３０４ａ〜第一側壁スペーサ
３０４ｂ〜第二側壁スペーサ
３０６〜スプリットゲートフラッシュメモリセル
３０６ａ〜第一スプリットゲートフラッシュメモリセル
３０６ｂ〜第二スプリットゲートフラッシュメモリセル
３０８〜ソース／ドレイン領域
３１０〜選択ゲート電極
３１２〜コントロールゲート電極
３１４〜ゲート誘電層
３１６〜第二層間誘電層
３１８〜コンタクト
ds/d、dw〜深さ
４００〜集積チップ
４０２〜ロジック領域
４０２ａ〜ＮＭＯＳ領域
４０２ｂ〜ＰＭＯＳ領域
４０３ａ〜ＮＭＯＳトランジスタデバイス
４０３ｂ〜ＰＭＯＳトランジスタデバイス
４０４〜ソース／ドレイン領域
４０６〜ドレイン延伸領域
４０７〜ゲート構造
４０８〜高誘電率ゲート誘電層
４１０ａ〜ＮＭＯＳ金属ゲート電極
４１０ｂ〜ＰＭＯＳ金属ゲート電極
４１２〜側壁スペーサ
４１２ａ〜第一側壁スペーサ
４１２ｂ〜第二側壁スペーサ
５００〜断面図
５０２〜第一誘電層
５０４〜第一マスク層
６００〜断面図
６０２〜第一ドーパント種
６０４〜第二マスク層
６０６〜ウェル領域
７００〜断面図
７０１〜第二誘電層
７０２〜第一電極層
７０４〜ハードマスク層
７０６〜酸化層
７０８〜選択ゲートスタック
７１０〜上部電極スタック
８００〜断面図
８０２〜第三マスク層
８０６〜溝槽
８１０〜第一エッチャント
９００〜断面図
９０２〜電荷トラッピング誘電層
９０２ａ〜第一酸化層
９０２ｂ〜窒化層
９０２ｃ〜第二酸化層
９０４〜第二電極層
９０６〜ハードマスク層
１０００〜断面図
１００２〜第二エッチャント
１１００〜断面図
１１０２〜第四マスキング構造
１１０４〜第三エッチャント
１１０６ａ、１１０６ｂ〜犠牲ゲートスタック
１１０８〜犠牲ポリシリコン層
１１１０〜犧牲ハードマスク層
１１１２〜第一側壁スペーサ
１２００〜断面図
１２０２〜第二側壁スペーサ
１２０４〜第三側壁スペーサ
１２０６〜ドーパント種
１３００〜断面図
１３０２〜線
１４００〜断面図
１４０２〜コンタクトエッチング停止層
１４０４〜第一層間誘電層
１５００〜断面図
１５０２〜線段
１６００〜断面図
１７００、１８００〜方法
１７０２〜１７１０、１８００〜１８３０〜工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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