(57)【特許請求の範囲】
【請求項１】
差動出力回路と、前記差動出力回路に流れる電流を制御するバイアス電圧を生成するバイアス電圧生成回路とを備える差動出力バッファであって、
前記差動出力回路は、
差動入力信号に応じて、一方がオン状態、他方がオフ状態となる第１スイッチおよび第２スイッチと、
高電圧電源と前記第１スイッチおよび第２スイッチとの間にそれぞれ接続され、同じ抵抗値を有する第１内蔵抵抗および第２内蔵抵抗と、
前記第１スイッチおよび第２スイッチと低電圧電源との間に接続され、前記バイアス電圧に応じて、一定値の電流を流す第１電流源と、
前記第１内蔵抵抗と前記第１スイッチとの間の第１内部ノードと、前記第２内蔵抵抗と前記第２スイッチとの間の第２内部ノードとの間に直列に接続され、同じ抵抗値を有する第１外部抵抗および第２外部抵抗とを備え、
前記バイアス電圧生成回路は、
オン状態の前記第１スイッチまたは第２スイッチに相当する第３スイッチと、
前記高電圧電源と前記第３スイッチとの間に接続され、前記第１内蔵抵抗または第２内蔵抵抗に相当する第３内蔵抵抗と、
前記第３スイッチと前記低電圧電源との間に接続され、前記第１電流源に相当する第２電流源と、
前記高電圧電源と前記第３スイッチとの間に前記第３内蔵抵抗と並列に接続され、前記第１外部抵抗または第２外部抵抗に相当する第３外部抵抗と、
前記第３内蔵抵抗および前記第３外部抵抗と前記第３スイッチとの間の、前記第１内部ノードまたは第２内部ノードに相当する第３内部ノードの電圧と、前記第１スイッチがオン状態の場合の前記第１内部ノードの電圧、または、前記第２スイッチがオン状態の場合の前記第２内部ノードの電圧に等しい基準電圧とが等しくなるように、前記第１電流源および前記第２電流源に流れる電流を制御する前記バイアス電圧を生成するオペアンプとを備えることを特徴とする差動出力バッファ。
【請求項２】
前記第１内蔵抵抗および第２内蔵抵抗の抵抗値がそれぞれＲＩＮＴ、前記第１外部抵抗および第２外部抵抗の抵抗値がそれぞれＲＥＸＴの場合に、前記第３内蔵抵抗および前記第３外部抵抗は、それぞれ、式（１３）により算出される、前記抵抗値ＲＩＮＴおよび前記抵抗値ＲＥＸＴのＸ倍の抵抗値を有する請求項１に記載の差動出力バッファ。
【数１１】
0006399938.tif 000012
…  式（１３）
【請求項３】
前記第３スイッチおよび前記第２電流源は、それぞれ、前記第１スイッチまたは第２スイッチ、および、前記第１電流源の１／ａ倍（ａは、０ではない正の実数）のサイズのトランジスタで構成され、
前記第３内蔵抵抗および前記第３外部抵抗は、それぞれ、前記抵抗値ＲＩＮＴおよび前記抵抗値ＲＥＸＴのＸ・ａ倍の抵抗値を有する請求項２に記載の差動出力バッファ。
【請求項４】
さらに、同じ容量値を持つ第１外部容量および第２外部容量が、前記第１内蔵抵抗および第２内蔵抵抗と前記第１外部抵抗および第２外部抵抗との間にそれぞれ接続されている請求項１〜３のいずれか１項に記載の差動出力バッファ。
【請求項５】
前記第１内蔵抵抗、第２内蔵抵抗および第３内蔵抵抗は、ポリシリコン抵抗により構成されている請求項１〜４のいずれか１項に記載の差動出力バッファ。
【請求項６】
前記第１内蔵抵抗、第２内蔵抵抗および第３内蔵抵抗は、オン状態のＭＯＳトランジスタのオン抵抗により構成されている請求項１〜４のいずれか１項に記載の差動出力バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＬ（Current Mode Logic：電流モード論理）回路により構成された差動出力バッファに関するものである。
【背景技術】
【０００２】
図３は、従来の差動出力バッファの構成を表す一例の回路図である。同図に示す差動出力バッファ３０は、差動出力回路１２と、差動出力回路１２に流れる電流を制御するバイアス電圧を生成するバイアス電圧生成回路３４とを備えている。
【０００３】
差動出力回路１２は、差動入力信号に対応する差動出力信号を出力するＣＭＬ回路であり、第１スイッチ１６ａおよび第２スイッチ１６ｂと、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂと、第１電流源２０ａと、第１外部容量２２ａおよび第２外部容量２２ｂと、第１外部抵抗２４ａおよび第２外部抵抗２４ｂとを備えている。
同図は、差動入力信号として、第１スイッチ１６ａを構成するＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）のゲートに高電圧が、第２スイッチ１６ｂを構成するＮＭＯＳのゲートに低電圧が入力され、第１スイッチ１６ａがオン状態、第２スイッチ１６ｂがオフ状態の場合を表している。
【０００４】
第１内蔵抵抗１８ａと第１スイッチ１６ａとの間の第１内部ノード、および、第２内蔵抵抗１８ｂと第２スイッチ１６ｂとの間の第２内部ノードから、差動出力回路１２の差動出力信号が出力される。
【０００５】
バイアス電圧生成回路３４は、第２電流源３６と、定電流生成回路３８とを備えている。第２電流源３６を構成するＮＭＯＳは、第１電流源２０ａの１／ａ倍（ａは、０ではない正の実数）のサイズのＮＭＯＳで構成されている。
【０００６】
次に、差動出力バッファ３０の動作を説明する。
【０００７】
ここで、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値をＲＩＮＴ、第１外部抵抗２４ａおよび第２外部抵抗２４ｂの抵抗値をＲＥＸＴ、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂを流れる電流を、それぞれ、ＩＡ、ＩＢ、第１内部ノードおよび第２内部ノードの電圧を、それぞれ、ＶＡ、ＶＢ、第１電流源２０ａおよび第２電流源３６を流れる電流を、それぞれ、ＩＴＯＴＡＬ、ＩＳＯＵＲＣＥとする。
【０００８】
図３に示すように、差動入力信号として、第１スイッチ１６ａのＮＭＯＳのゲートに高電圧、第２スイッチ１６ｂのＮＭＯＳのゲートに低電圧が入力された場合、差動出力回路１２では、第１スイッチ１６ａがオン状態、第２スイッチ１６ｂがオフ状態となる。
【０００９】
この場合、高電圧電源から第１内蔵抵抗１８ａを介して電流ＩＡが流れるとともに、高電圧電源から第２内蔵抵抗１８ｂ、第２外部容量２２ｂ、第２外部抵抗２４ｂ、第１外部抵抗２４ａ、第１外部容量２２ａを介して電流ＩＢが流れ、両者の合計の電流ＩＴＯＴＡＬが、第１スイッチ１６ａ、第１電流源２０ａを介して低電圧電源に流れる。その結果、第１内部ノードが低電圧、第２内部ノードが高電圧となる差動出力信号が出力される。
【００１０】
バイアス電圧生成回路３４では、定電流生成回路３８から供給される定電流ＩＳＯＵＲＣＥが、第２電流源３６を介して低電圧電源に流れる。第１電流源２０ａのＮＭＯＳおよび第２電流源３６のＮＭＯＳはカレントミラー回路を構成するため、第１電流源２０ａには、第２電流源２０ｂに流れる電流ＩＳＯＵＲＣＥのａ倍の電流ＩＴＯＴＡＬが流れる。
そして、電流ＩＴＯＴＡＬの電流値、抵抗値ＲＩＮＴ、抵抗値ＲＥＸＴに応じて、電圧ＶＡおよび電圧ＶＢ、つまり、差動振幅ＶＯＤ＝ＶＡ−ＶＢが決定される。
【００１１】
ここで、従来の差動出力バッファ３０には、差動振幅ＶＡ−ＶＢがばらつくという問題がある。差動振幅ＶＡ−ＶＢのばらつきが発生する原因として、（１）および（２）の２つが挙げられる。
（１）カレントミラー回路を構成する第１電流源２０ａのＮＭＯＳと第２電流源３６のＮＭＯＳとの間でのソース−ドレイン電圧ＶＤＳのミスマッチ
（２）第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴのばらつき
【００１２】
（１）について、電圧ＶＤＳのミスマッチの影響を減らすため、トランジスタのチャネル長（Ｌ長）を大きくすれば、ある程度、電流ＩＴＯＴＡＬのばらつき、つまり、差動振幅ＶＡ−ＶＢのばらつきを低減することが可能であるが、サイズが増大する。
【００１３】
（２）について、カレントミラー回路のミラー元の第２電流源３６を流れる電流ＩＳＯＵＲＣＥは、第２電流源３６のＮＭＯＳのオン抵抗により生成されるため、例えば、半導体チップに搭載される第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴのばらつきに応じて増減し、差動振幅ＶＡ−ＶＢがばらつく。一方、半導体チップの外部に接続される、第１外部抵抗２４ａおよび第２外部抵抗２４ｂの抵抗値ＲＥＸＴはほとんどばらつくことはなく、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴのばらつきとは一致しない。
【００１４】
次に、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴのばらつきが、差動出力信号の差動振幅ＶＡ−ＶＢにどの程度影響するのかを計算する。
【００１５】
電流ＩＴＯＴＡＬは、電流ＩＡと電流ＩＢとの和であるから、式（１）で表される。
ＩＴＯＴＡＬ＝ＩＡ＋ＩＢ
…  式（１）
【００１６】
電流ＩＡおよび電流ＩＢの電流値は、式（２）および式（３）で表される。
【００１７】
【数１】
0006399938.tif 000002
…  式（２）
【００１８】
【数２】
0006399938.tif 000003
…  式（３）
【００１９】
電圧ＶＡおよび電圧ＶＢは、電流値と抵抗値の積により算出されるから、式（２）および式（３）を代入すると、式（４）および式（５）で表される。
【００２０】
【数３】
0006399938.tif 000004
…  式（４）
【００２１】
【数４】
0006399938.tif 000005
…  式（５）
【００２２】
差動振幅ＶＡ−ＶＢは、式（４）および式（５）から式（６）により計算される。
【００２３】
【数５】
0006399938.tif 000006
…  式（６）
【００２４】
このように、従来の差動出力バッファ３０では、差動振幅ＶＡ−ＶＢの計算式に、電流ＩＴＯＴＡＬ、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴ、第１外部抵抗２４ａおよび第２外部抵抗２４ｂの抵抗値ＲＥＸＴの項が含まれる。そのため、差動振幅ＶＡ−ＶＢは、電流ＩＴＯＴＡＬ、つまり、電圧ＶＤＳのばらつき応じてばらつくとともに、抵抗値ＲＩＮＴのばらつきに応じてばらつくことが分かる。
【００２５】
図４は、図３に示す差動出力バッファの差動振幅ＶＡ−ＶＢを表す一例のアイダイアグラム（Eye Diagram）である。同図に示すアイダイアグラムの縦軸は電圧Ｖ（ｍＶ）、横軸は、時間である。このアイダイアグラムは、抵抗値ＲＩＮＴがプロセスの変動により±２０％の変動があると仮定した場合のものあり、実線は−２０％の変動がある場合、点線は変動がない場合、一点鎖線は＋２０％の変動がある場合である。このアイダイアグラムに示されているように、従来の差動出力バッファ３０では、抵抗値ＲＩＮＴのばらつきに応じて、差動振幅ＶＡ−ＶＢが大きく変動することが確認できる。
【００２６】
ここで、本発明に関連性のある先行技術文献としては、入力電圧を差動電流に変換するアナログフロントエンド回路に関する特許文献１、入力差動信号を入力し、所望の中心電圧および所望の振幅の出力差動信号を生成して出力する差動出力バッファに関する特許文献２、相補的にデータを出力する出力バッファ回路に関する特許文献３、製造プロセスの変動による特性のばらつきを抑えることができるＣＭＬ回路に関する特許文献４、電流モード論理回路における信号レベルに関する特許文献５等がある。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特表平１１−５１３２３５号公報
【特許文献２】特開２０１０−９８５９０号公報
【特許文献３】特開平１１−４１０８５号公報
【特許文献４】特開２００９−２２５２０５号公報
【特許文献５】特開２００６−４２３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
本発明の目的は、前記従来技術の問題点を解消し、差動出力信号の差動振幅のばらつきを低減することができる差動出力バッファを提供することにある。
【課題を解決するための手段】
【００２９】
上記目的を達成するために、本発明は、差動出力回路と、前記差動出力回路に流れる電流を制御するバイアス電圧を生成するバイアス電圧生成回路とを備える差動出力バッファであって、
前記差動出力回路は、
差動入力信号に応じて、一方がオン状態、他方がオフ状態となる第１スイッチおよび第２スイッチと、
高電圧電源と前記第１スイッチおよび第２スイッチとの間にそれぞれ接続され、同じ抵抗値を有する第１内蔵抵抗および第２内蔵抵抗と、
前記第１スイッチおよび第２スイッチと低電圧電源との間に接続され、前記バイアス電圧に応じて、一定値の電流を流す第１電流源と、
前記第１内蔵抵抗と前記第１スイッチとの間の第１内部ノードと、前記第２内蔵抵抗と前記第２スイッチとの間の第２内部ノードとの間に直列に接続され、同じ抵抗値を有する第１外部抵抗および第２外部抵抗とを備え、
前記バイアス電圧生成回路は、
オン状態の前記第１スイッチまたは第２スイッチに相当する第３スイッチと、
前記高電圧電源と前記第３スイッチとの間に接続され、前記第１内蔵抵抗または第２内蔵抵抗に相当する第３内蔵抵抗と、
前記第３スイッチと前記低電圧電源との間に接続され、前記第１電流源に相当する第２電流源と、
前記高電圧電源と前記第３スイッチとの間に前記第３内蔵抵抗と並列に接続され、前記第１外部抵抗または第２外部抵抗に相当する第３外部抵抗と、
前記第３内蔵抵抗および前記第３外部抵抗と前記第３スイッチとの間の、前記第１内部ノードまたは第２内部ノードに相当する第３内部ノードの電圧と、前記第１スイッチがオン状態の場合の前記第１内部ノードの電圧、または、前記第２スイッチがオン状態の場合の前記第２内部ノードの電圧に等しい基準電圧とが等しくなるように、前記第１電流源および前記第２電流源に流れる電流を制御する前記バイアス電圧を生成するオペアンプとを備えることを特徴とする差動出力バッファを提供するものである。
【００３０】
ここで、前記第１内蔵抵抗および第２内蔵抵抗の抵抗値がそれぞれＲＩＮＴ、前記第１外部抵抗および第２外部抵抗の抵抗値がそれぞれＲＥＸＴの場合に、前記第３内蔵抵抗および前記第３外部抵抗は、それぞれ、式（７）により算出される、前記抵抗値ＲＩＮＴおよび前記抵抗値ＲＥＸＴのＸ倍の抵抗値を有することが好ましい。
【数６】
0006399938.tif 000007
…  式（７）
【００３１】
また、前記第３スイッチおよび前記第２電流源は、それぞれ、前記第１スイッチまたは第２スイッチ、および、前記第１電流源の１／ａ倍（ａは、０ではない正の実数）のサイズのトランジスタで構成され、
前記第３内蔵抵抗および前記第３外部抵抗は、それぞれ、前記抵抗値ＲＩＮＴおよび前記抵抗値ＲＥＸＴのＸ・ａ倍の抵抗値を有することが好ましい。
【００３２】
さらに、同じ容量値を持つ第１外部容量および第２外部容量が、前記第１内蔵抵抗および第２内蔵抵抗と前記第１外部抵抗および第２外部抵抗との間にそれぞれ接続されていることが好ましい。
【００３３】
また、前記第１内蔵抵抗、第２内蔵抵抗および第３内蔵抵抗は、ポリシリコン抵抗により構成されていることが好ましい。
【００３４】
また、前記第１内蔵抵抗、第２内蔵抵抗および第３内蔵抵抗は、オン状態のＭＯＳトランジスタのオン抵抗により構成されていることが好ましい。
【発明の効果】
【００３５】
本発明によれば、第３内部ノードの電圧と、基準電圧とが等しくなるように制御することにより、第２電流源のＭＯＳトランジスタと第２電流源のＭＯＳトランジスタのソース−ドレイン電圧ＶＤＳの差による電流誤差をなくすことが可能となり、差動出力信号の差動振幅のばらつきを低減することができる。
また、本発明によれば、差動振幅を、第１内蔵抵抗および第２内蔵抵抗の抵抗値に係わらず、基準電圧によって決定することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の差動出力バッファの構成を表す一実施形態の回路図である。
【図２】図１に示す差動出力バッファの差動振幅ＶＡ−ＶＢを表す一例のアイダイアグラムである。
【図３】従来の差動出力バッファの構成を表す一例の回路図である。
【図４】図３に示す差動出力バッファの差動振幅ＶＡ−ＶＢを表す一例のアイダイアグラムである。
【発明を実施するための形態】
【００３７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の差動出力バッファを詳細に説明する。
【００３８】
図１は、本発明の差動出力バッファの構成を表す一実施形態の回路図である。同図に示す差動出力バッファ１０は、差動出力回路１２と、差動出力回路１２に流れる電流を制御するバイアス電圧ＶＢＡＩＡＳを生成するバイアス電圧生成回路１４とを備えている。
差動出力バッファ１０は、バイアス電圧生成回路１４を流れる合計の電流ＩＲＥＰと、差動出力回路１２を流れる合計の電流ＩＴＯＴＡＬとの比率（電流比）が、１：ａ（ａは、０ではない正の実数）となるように構成されている。
【００３９】
差動出力回路１２は、差動入力信号に対応する差動出力信号を出力するＣＭＬ回路であり、第１スイッチ１６ａおよび第２スイッチ１６ｂと、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂと、第１電流源２０ａと、第１外部容量２２ａおよび第２外部容量２２ｂと、第１外部抵抗２４ａおよび第２外部抵抗２４ｂとを備えている。
【００４０】
第１スイッチ１６ａおよび第２スイッチ１６ｂは、差動入力信号に応じて、一方がオン状態、他方がオフ状態となる差動スイッチであり、本実施形態の場合、ＮＭＯＳで構成されている。
同図は、差動入力信号として、第１スイッチ１６ａのＮＭＯＳのゲートに高電圧が、第２スイッチ１６ｂのＮＭＯＳのゲートに低電圧が入力され、第１スイッチ１６ａがオン状態、第２スイッチ１６ｂがオフ状態の場合を表している。
なお、差動入力信号として、第１スイッチ１６ａのＮＭＯＳのゲートに低電圧が、第２スイッチ１６ｂのＮＭＯＳのゲートに高電圧が入力された場合も、本実施形態の場合と同様に動作する。
【００４１】
第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂは、同じ抵抗値ＲＩＮＴを有する内部終端抵抗、本実施形態の場合は５０Ωの終端抵抗であり、高電圧が供給される高電圧電源と第１スイッチ１６ａおよび第２スイッチ１６ｂとの間にそれぞれ接続されている。
第１内蔵抵抗１８ａと第１スイッチ１６ａとの間の第１内部ノード、および、第２内蔵抵抗１８ｂと第２スイッチ１６ｂとの間の第２内部ノードから、差動出力回路１２の差動出力信号が出力される。
【００４２】
なお、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂは、通常、ポリシリコン抵抗等により構成されるが、オン状態のＭＯＳトランジスタのオン抵抗等により構成することもできる。
【００４３】
第１電流源２０ａは、バイアス電圧生成回路１４により生成されるバイアス電圧ＶＢＩＡＳに応じて、一定値の電流を流すものであり、本実施形態の場合、ＮＭＯＳで構成されている。
第１電流源２０ａのＮＭＯＳは、第１スイッチ１６ａおよび第２スイッチ１６ｂと、高電圧よりも低い低電圧が供給される低電圧電源との間に接続され、バイアス電圧ＶＢＩＡＳが、第１電流源２０ａのＮＭＯＳのゲートに入力されている。
【００４４】
第１外部容量２２ａおよび第２外部容量２２ｂは、同じ容量値を有する容量素子であり、第１外部抵抗２４ａおよび第２外部抵抗２４ｂは、同じ抵抗値ＲＥＸＴを有する終端抵抗、本実施形態の場合はそれぞれ５０Ωの終端抵抗である。第１外部容量２２ａ、第１外部抵抗２４ａ、第２外部抵抗２４ｂ、第２外部容量２２ｂは、この順序で、第１内部ノードと第２内部ノードとの間に、つまり、差動出力信号の間に直列に接続されている。
【００４５】
なお、第１外部容量２２ａおよび第２外部容量２２ｂは必須の構成要素ではなく、第１外部抵抗２４ａ、第２外部抵抗２４ｂを、この順序で、第１内部ノードと第２内部ノードとの間に直列に接続してもよい。
【００４６】
続いて、バイアス電圧生成回路１４は、差動出力回路１２のレプリカ回路であり、第３スイッチ１６ｃと、第３内蔵抵抗１８ｃと、第２電流源２０ｂと、第３外部抵抗２４ｃと、オペアンプ２６とを備えている。
【００４７】
第３スイッチ１６ｃは、差動出力回路１２のオン状態の第１スイッチ１６ａまたは第２スイッチ１６ｂに相当するものであり、第１スイッチ１６ａまたは第２スイッチ１６ｂの１／ａ倍のサイズのＮＭＯＳで構成されている。
オン状態の第１スイッチ１６ａまたは第２スイッチ１６ｂに応じて、第３スイッチ１６ｃのＮＭＯＳのゲートは高電圧電源に接続されている。つまり、本実施形態の第３スイッチ１６ｃは、オン状態の第１スイッチ１６ａに相当する。
【００４８】
第３内蔵抵抗１８ｃは、差動出力回路１２の第１内蔵抵抗１８ａまたは第２内蔵抵抗１８ｂに相当するものであり、高電圧電源と第３スイッチ１６ｃとの間に接続されている。
第３内蔵抵抗１８ｃは、第１内蔵抵抗１８ａまたは第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴの１．５・ａ倍の抵抗値１．５・ａ・ＲＩＮＴを有する。
【００４９】
第２電流源２０ｂは、差動出力回路１２の第１電流源２０ａに相当するものであり、第１電流源２０ａの１／ａ倍のサイズのＮＭＯＳで構成されている。
第２電流源２０ｂのＮＭＯＳは、第３スイッチ１６ｃと低電圧電源との間に接続され、オペアンプ２６から出力されるバイアス電圧ＶＢＩＡＳが、第２電流源２０ｂのＮＭＯＳのゲートに入力されている。
【００５０】
第３外部抵抗２４ｃは、差動出力回路１２の第１外部抵抗２４ａまたは第２外部抵抗２４ｂに相当するものであり、高電圧電源と第３スイッチ１６ｃとの間に第３内蔵抵抗１８ｃと並列に接続されている。
第３外部抵抗２４ｃは、第１外部抵抗２４ａまたは第２外部抵抗２４ｂの１．５・ａ倍の抵抗値１．５・ａ・ＲＥＸＴを有する。
【００５１】
なお、第３内蔵抵抗１８ｃおよび第３外部抵抗２４ｃの抵抗値は、一般的なＣＭＬ回路の場合のように、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴがそれぞれ５０Ω、第１外部抵抗２４ａおよび第２外部抵抗２４ｂの抵抗値ＲＥＸＴがそれぞれ５０Ωであり、バイアス電圧生成回路１４を流れる合計の電流ＩＲＥＰと、差動出力回路１２を流れる合計の電流ＩＴＯＴＡＬとの比率が、１：ａの場合の値である。
【００５２】
一方、抵抗値ＲＩＮＴおよび抵抗値ＲＥＸＴが、本実施形態の場合と異なる場合であっても、差動出力バッファ１０は正しく動作する。この場合、第３内蔵抵抗１８ｃおよび第３外部抵抗２４ｃの抵抗値は、抵抗値ＲＩＮＴおよび抵抗値ＲＥＸＴに応じて決定される。抵抗値ＲＩＮＴおよび抵抗値ＲＥＸＴに対する第３内蔵抵抗１８ｃおよび第３外部抵抗２４ｃの抵抗値の倍率Ｘは、電流比ａ＝１の場合、式（８）により算出することができる。
【００５３】
【数７】
0006399938.tif 000008
…  式（８）
【００５４】
本実施形態の場合のように、抵抗値ＲＩＮＴ＝５０Ω、抵抗値ＲＥＸＴ＝５０Ωを式（８）に代入すると、倍率Ｘ＝１．５となり、式（８）が正しいことが確認できる。また、例えば、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴがそれぞれ５０Ω、第１外部抵抗２４ａおよび第２外部抵抗２４ｂの抵抗値ＲＥＸＴがそれぞれ１００Ωの場合、倍率Ｘ＝１．２５となる。
【００５５】
オペアンプ２６は、第３内蔵抵抗１８ｃおよび第３外部抵抗２４ｃと第３スイッチ１６ｃとの間の、第１内部ノードまたは第２内部ノードに相当する第３内部ノードの電圧と、外部のバンドギャップリファレンス（ＢＧＲ）回路等の基準電圧生成回路２８から供給される基準電圧ＶＲＥＦとが等しくなるように、第１電流源２０ａおよび第２電流源２０ｂに流れる電流ＩＴＯＴＡＬおよび電流ＩＲＥＰを制御するバイアス電圧ＶＢＩＡＳを生成するものである。
オペアンプ２６の−入力端子には、基準電圧ＶＲＥＦが入力され、＋入力端子には、第３内部ノードの電圧が入力されている。本実施形態の場合、基準電圧ＶＲＥＦとして、オン状態の第１内部ノードの電圧ＶＡが入力される。オペアンプ２６から出力されるバイアス電圧ＶＢＩＡＳは、第１電流源２０ａおよび第２電流源２０ｂを構成するＮＭＯＳのゲートに入力される。
つまり、第１電流源２０ａおよび第２電流源２０ｂは、カレントミラー回路を構成し、電流ＩＲＥＰと電流ＩＴＯＴＡＬとの比率は、１：ａとなる。
【００５６】
なお、基準電圧ＶＲＥＦは、第１スイッチ１６ａがオン状態の場合の第１内部ノードの電圧、または、第２スイッチ１６ｂがオン状態の場合の第２内部ノードの電圧、つまり、差動出力信号の高電圧に等しい電圧に設定される。
【００５７】
また、例えば、差動出力バッファ１０が半導体チップに搭載される場合、第１スイッチ１６ａ、第２スイッチ１６ｂおよび第３スイッチ１６ｃ、第１内蔵抵抗１８ａ、第２内蔵抵抗１８ｂおよび第３内蔵抵抗１８ｃ、第１電流源２０ａおよび第２電流源２０ｂ、オペアンプ２６は、半導体チップに搭載され、第１外部容量２２ａおよび第２外部容量２２ｂ、第１外部抵抗２４ａ、第２外部抵抗２４ｂおよび第３外部抵抗２４ｃは、半導体チップの外部に実装される。
【００５８】
次に、差動出力バッファ１０の動作を説明する。
【００５９】
ここで、第１内蔵抵抗１８ａ、第２内蔵抵抗１８ｂ、第３内蔵抵抗１８ｃ、および、第３外部抵抗２４ｃを流れる電流を、それぞれ、ＩＡ、ＩＢ、ＩＣ、および、ＩＤ、第１内部ノード、第２内部ノード、および、第３内部ノードの電圧を、それぞれ、ＶＡ、ＶＢ、および、ＶＡ＿ＲＥＰとする。また、第１スイッチ１６ａと第１電流源２０ａとの間の第４内部ノードの電圧をＶＣ、第３スイッチ１６ｃと第２電流源２０ｂとの間の第５内部ノードの電圧をＶＣ＿ＲＥＰとする。
【００６０】
図１に示すように、差動入力信号として、第１スイッチ１６ａのＮＭＯＳのゲートに高電圧、第２スイッチ１６ｂのＮＭＯＳのゲートに低電圧が入力された場合、差動出力回路１２では、第１スイッチ１６ａがオン状態、第２スイッチ１６ｂがオフ状態となる。
【００６１】
この場合、高電圧電源から第１内蔵抵抗１８ａを介して電流ＩＡが流れるとともに、高電圧電源から第２内蔵抵抗１８ｂ、第２外部容量２２ｂ、第２外部抵抗２４ｂ、第１外部抵抗２４ａ、第１外部容量２２ａを介して電流ＩＢが流れ、両者の合計の電流ＩＴＯＴＡＬが、第１スイッチ１６ａ、第１電流源２０ａを介して低電圧電源に流れる。その結果、第１内部ノードが低電圧、第２内部ノードが高電圧となる差動出力信号が出力される。
【００６２】
バイアス電圧生成回路１４では、第３スイッチ１６ｃのＮＭＯＳのゲートに高電圧が入力されているため、第３スイッチ１６ｃはオン状態である。
【００６３】
この場合、高電圧電源から第３内蔵抵抗１８ｃを介して電流ＩＣが流れるとともに、高電圧電源から第３外部抵抗２４ｃを介して電流ＩＤが流れ、両者の合計の電流ＩＲＥＰが、第３スイッチ１６ｃ、第２電流源２０ｂを介して低電圧電源に流れる。
【００６４】
ここで、第１内部ノードの電圧ＶＡは、差動出力信号の差動振幅から計算できる値である。そこで、基準電圧ＶＲＥＦを、第１内部ノードの電圧ＶＡに等しい電圧とし、オペアンプ２６を使用して、バイアス電圧ＶＢＩＡＳにより、第３内部ノードの電圧ＶＡ＿ＲＥＰと、基準電圧ＶＲＥＦとが等しくなるように、第２電流源２０ｂを流れる電流ＩＲＥＰを制御する。これにより、第３内部ノードの電圧ＶＡ＿ＲＥＰは、基準電圧ＶＲＥＦ、つまり、第１内部ノードの電圧ＶＡに等しい電圧になる。
【００６５】
第１スイッチ１６ａおよび第３スイッチ１６ｃにより生じる電圧降下（Ｄｒｏｐ）は等しいため、第１スイッチ１６ａおよび第２スイッチ１６ｂと第１電流源２０ａとの間の第４内部ノードの電圧ＶＣと、第３スイッチ１６ｃと第２電流源２０ｂとの間の第５内部ノードの電圧ＶＣ＿ＲＥＰとは最終的に等しくなる。つまり、カレントミラー回路のミラー元である第２電流源２０ｂのＮＭＯＳとミラー先である第１電流源２０ａのＮＭＯＳのソース−ドレイン電圧ＶＤＳの差による電流誤差をなくすことが可能となる。
【００６６】
また、電流ＩＲＥＰは、式（９）により計算される。
【００６７】
【数８】
0006399938.tif 000009
…  式（９）
【００６８】
電流ＩＴＯＴＡＬと電流ＩＲＥＰとの関係は、式（１０）により表される。
ＩＴＯＴＡＬ＝ａ・ＩＲＥＰ
…  式（１０）
【００６９】
差動振幅ＶＡ−ＶＢは、式（９）および式（１０）を式（６）に代入して式（１１）で表される。
【００７０】
【数９】
0006399938.tif 000010
…  式（１１）
【００７１】
基準電圧ＶＲＥＦ＝電圧ＶＡであるため、式（１１）は式（１２）で表される。
【００７２】
【数１０】
0006399938.tif 000011
…  式（１２）
【００７３】
つまり、本実施形態の差動出力バッファ１０では、差動振幅ＶＡ−ＶＢの計算式から、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴ、第１外部抵抗２４ａおよび第２外部抵抗２４ｂの抵抗値ＲＥＸＴの項が消去され、差動出力電圧ＶＡの項のみが残る。そのため、差動振幅ＶＡ−ＶＢを、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴに係わらず、基準電圧ＶＲＥＦによって決定することができる。
【００７４】
例えば、電流ＩＴＯＴＡＬが８ｍＡであると仮定する。第１外部抵抗２４ａおよび第２外部抵抗２４ｂの抵抗値ＲＥＸＴがそれぞれ５０Ω（両者の合成抵抗の抵抗値は１００Ω）、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴがそれぞれ５０Ωである場合、これらの数値を式（６）に代入すると、差動振幅ＶＡ−ＶＢは２００ｍＶとなる。
【００７５】
従来の差動出力バッファ３０において、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴが、ばらつきにより１０％増加すると仮定すると、抵抗値ＲＩＮＴ＝５５Ωとなる。この場合、差動振幅ＶＡ−ＶＢは２０９．５ｍＶとなり、誤差が生じる。
【００７６】
これに対し、本実施形態の差動出力バッファ１０において、電圧ＶＡは、式（４）から３００ｍＶと計算される、つまり、基準電圧生成回路２８から供給される基準電圧ＶＲＥＦは３００ｍＶとなる。
本実施形態の差動出力バッファ１０では、基準電圧ＶＲＥＦの値のみで差動振幅ＶＡ−ＶＢの値が決定されるため、ＶＲＥＦ＝３００ｍＶを式（１２）に代入すると、差動振幅ＶＡ−ＶＢは２００ｍＶとなり、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴのばらつきに依存しない。
【００７７】
図２は、図１に示す差動出力バッファの差動振幅ＶＡ−ＶＢを表す一例のアイダイアグラムである。同様に、同図に示すアイダイアグラムの縦軸は電圧Ｖ（ｍＶ）、横軸は、時間である。このアイダイアグラムは、抵抗値ＲＩＮＴがプロセスの変動により±２０％の変動があると仮定した場合のものあり、実線は−２０％の変動がある場合、点線は変動がない場合、一点鎖線は＋２０％の変動がある場合である。このアイダイアグラムに示されているように、本実施形態の差動出力バッファ１０では、抵抗値ＲＩＮＴがばらついた場合であっても、差動振幅ＶＡ−ＶＢはほとんどばらつかないことが分かる。
【００７８】
なお、第３内蔵抵抗１８ｃおよび第３外部抵抗２４ｃの抵抗値が、それぞれ、第１内蔵抵抗１８ａおよび第２内蔵抵抗１８ｂの抵抗値ＲＩＮＴ、および、第１外部抵抗２４ａおよび第２外部抵抗２４ｂの抵抗値ＲＥＸＴのＸ・ａ倍の抵抗値ではない場合、差動振幅ＶＡ−ＶＢの計算式から抵抗値ＲＩＮＴ、抵抗値ＲＥＸＴの項が完全に消去されないが、この場合であっても、差動振幅ＶＡ−ＶＢのばらつきを従来よりも低減することができる。
【００７９】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００８０】
１０、３０  差動出力バッファ
１２  差動出力回路
１４、３４  バイアス電圧生成回路
１６ａ  第１スイッチ
１６ｂ  第２スイッチ
１６ｃ  第３スイッチ
１８ａ  第１内蔵抵抗
１８ｂ  第２内蔵抵抗
１８ｃ  第３内蔵抵抗
２０ａ  第１電流源
２０ｂ、３６  第２電流源
２２ａ  第１容量素子
２２ｂ  第２容量素子
２４ａ  第１外部抵抗
２４ｂ  第２外部抵抗
２４ｃ  第３外部抵抗
２６  オペアンプ
２８  基準電圧生成回路
３８  定電流生成回路
【図１】
0006399938.tif 000013
【図２】
0006399938.tif 000014
【図３】
0006399938.tif 000015
【図４】
0006399938.tif 000016