(57)【特許請求の範囲】
【請求項１】
複数の第１の相互接続と複数の第２の相互接続との間に配置される集積回路デバイスレイヤを含む第１の基板を形成する段階と、
メモリデバイスレイヤが前記複数の第１の相互接続および前記複数の第２の相互接続のうちの一方に並置されるように、前記メモリデバイスレイヤを含む第２の基板を前記第１の基板に連結する段階と、
前記第１の基板の一部を除去する段階と、を備える方法。
【請求項２】
複数の第１の相互接続と複数の第２の相互接続との間に配置される集積回路デバイスレイヤを含む第１の基板を形成する前記段階は、
前記第１の基板に、第１のデバイスを含む第１のデバイスレイヤを形成する段階と、
前記第１の基板に複数の第１の相互接続を形成する段階であって、前記複数の第１の相互接続の各々は複数の前記第１のデバイスの各々に連結される、形成する段階と、
前記集積回路デバイスレイヤを前記複数の第１の相互接続の各々に連結する段階と、
前記集積回路デバイスレイヤに複数の第２の相互接続を形成する段階であって、前記複数の第２の相互接続の各々は前記集積回路デバイスレイヤの複数の第２のデバイスの各々に連結される、形成する段階と、を含む、請求項１に記載の方法。
【請求項３】
前記方法は、前記第１の基板の一部を除去する前記段階の後に、
前記複数の第１の相互接続の各々への複数のコンタクトポイントを形成する段階を備え、前記複数のコンタクトポイントは外部電源への接続のために使用可能である、請求項２に記載の方法。
【請求項４】
前記複数の第１の相互接続の各々の寸法は、前記複数の第２の相互接続の各々の寸法より大きい、請求項２に記載の方法。
【請求項５】
前記複数の第１のデバイスは、前記複数の第２のデバイスより高い電圧範囲を有する複数のデバイスを含む、請求項２に記載の方法。
【請求項６】
前記複数の第２のデバイスは、前記複数の第１のデバイスのピッチより細かいピッチで配置される複数のデバイスを含む、請求項２に記載の方法。
【請求項７】
複数の第２の相互接続を形成する前記段階は、前記複数の第２の相互接続および前記複数の第２の相互接続に埋め込まれた複数のメモリデバイスを含む相互接続スタックを形成する段階を含む、請求項１または２に記載の方法。
【請求項８】
前記メモリデバイスレイヤは複数のＤＲＡＭデバイスを含む、請求項１または２に記載の方法。
【請求項９】
請求項１から８のいずれか一項に記載の前記方法により三次元集積回路デバイスを製造する方法。
【請求項１０】
基板上の複数の第１の相互接続と複数の第２の相互接続との間に配置される複数の第１の回路デバイスを含むデバイスレイヤであって、前記複数の第１の相互接続の各々および前記複数の第２の相互接続の各々が前記複数の第１の回路デバイスの各々に連結される、デバイスレイヤと、
前記複数の第１の相互接続および前記複数の第２の相互接続のうちの一方に並置され、および連結される複数のメモリデバイスを含むメモリデバイスレイヤと、
前記複数の第１の相互接続および前記複数の第２の相互接続のうちの他方に連結される複数のコンタクトポイントであって、前記複数のコンタクトポイントは外部電源への接続のために使用可能である、複数のコンタクトポイントと、を備える、装置。
【請求項１１】
前記デバイスレイヤは第１のデバイスレイヤを含み、前記メモリデバイスは前記複数の第１の相互接続および前記複数の第２の相互接続の一方に並置され、および連結され、前記装置は、
前記複数の第１の相互接続および前記複数の第２の相互接続の他方に並置され、および連結される複数の第２の回路デバイスを含む第２のデバイスレイヤをさらに備える、請求項１０に記載の装置。
【請求項１２】
複数の第１のデバイスおよび複数の第２のデバイスのうちの一方は、前記複数の第１のデバイスおよび前記複数の第２のデバイスのうちの他方より高い電圧範囲を有する複数のデバイスを含む、請求項１０または１１に記載の装置。
【請求項１３】
前記第１のデバイスレイヤの前記複数の第１の回路デバイスは、前記複数の第２の回路デバイスのピッチより細かいピッチで配置される複数のデバイスを含み、前記複数の第１の相互接続はキャリア基板と前記第１のデバイスレイヤとの間に配置される、請求項１１に記載の装置。
【請求項１４】
前記複数のコンタクトポイントは、前記複数の第２の相互接続に各々に連結される、請求項１２に記載の装置。
【請求項１５】
複数のメモリデバイスは、前記複数の第１の相互接続および前記複数の第２の相互接続のうちの一方の中に配置される、請求項１０または１１に記載の装置。
【請求項１６】
前記複数のコンタクトポイントは複数の回路コンタクトポイントを含み、前記装置は前記複数の回路コンタクトポイントに連結される複数のパッケージコンタクトポイントを含むパッケージをさらに備える、請求項１２に記載の装置。
【請求項１７】
第１の基板に複数の第１のデバイスを含む第１のデバイスレイヤを形成する段階と、
複数の第１の相互接続を形成する段階であって、前記複数の第１の相互接続の各々は前記複数の第１のデバイスの各々に連結される、形成する段階と、
前記複数の第１の相互接続に並置される、複数の第２のデバイスを含む第２のデバイスレイヤを形成する段階と、
前記第２のデバイスレイヤに並置される複数の第２の相互接続を形成する段階と、
メモリデバイスレイヤが前記複数の第２の相互接続に並置されるように、前記メモリデバイスレイヤを含む第２の基板を前記第１の基板に連結する段階と、
前記第１のデバイスレイヤを保持しつつ、前記第１の基板の一部を除去する段階と、を備える、方法。
【請求項１８】
前記複数の第１の相互接続への複数のコンタクトポイントを形成する段階をさらに備え、前記複数のコンタクトポイントは外部電源への接続のために使用可能である、請求項１７に記載の方法。
【請求項１９】
前記複数の第１のデバイスは、前記複数の第２のデバイスより高い電圧範囲を有する複数のデバイスを含む、請求項１７または１８に記載の方法。
【請求項２０】
前記複数の第２のデバイスは、前記複数の第１のデバイスのピッチより細かいピッチで配置される複数のデバイスを含む、請求項１７から１９のいずれか一項に記載の方法。
【請求項２１】
複数の第２の相互接続を形成する前記段階は、前記複数の第２の相互接続および前記複数の第２の相互接続に埋め込まれた複数のメモリデバイスを含む相互接続スタックを形成する段階を含む、請求項１７から１９のいずれか一項に記載の方法。
【請求項２２】
請求項１７から２１のいずれか一項に記載の前記方法により、三次元集積回路を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は集積回路に関し、より具体的にはモノリシック三次元集積回路に関する。
【背景技術】
【０００２】
モノリシック集積回路（ＩＣ）は一般に、シリコンウェハ等のプレーナ型基板の上方に製造された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の複数のトランジスタを含む。ＭＯＳＦＥＴゲートの寸法が現在２０ｎｍ未満であり、ＩＣ寸法の横方向のスケーリングがますます難しくなっている。デバイスサイズは縮小の一途をたどるので、標準的なプレーナ型スケーリングを継続することは非実用的となる時が来るであろう。この変革点は非常に高い容量または量子ベースの変動性といった経済的または物理的なものに起因する可能性がある。通常、垂直スケールと呼ばれる三次元でのデバイスの積層、すなわち三次元（３Ｄ）統合はより高密度なトランジスタに向かう有望な道である。
【０００３】
メモリデバイスを論理デバイスと統合するための１つの解決手段として、論理ダイを通ってメモリダイに接続するために配置されるスルーシリコンビア（ＴＳＶ）を使用して、メモリダイを論理ダイに組み込むことによるものがある。別の解決手段としては、論理ダイをメモリダイにワイヤボンディングするものがある。これら両方の解決手段は、限定された速度／帯域幅および少なくとも２つのダイのパッケージの高さをもたらす。
【図面の簡単な説明】
【０００４】
【図１】単一の結晶シリコン半導体基板による基板を示す。
【図２】基板に並置される複数の相互接続を導入した後の図１の構造を示し、複数の相互接続の各々はデバイスに接続される。
【図３】デバイスレイヤを構造に導入した後の図２の構造を示す。
【図４】複数の相互接続を構造に導入した後の図３の構造を示す。
【図５】構造をメモリデバイスレイヤを含むキャリアウェハに接続した後の図４の構造を示す。
【図６】基板１１０を構造から除去した後の図５の構造を示す。
【図７】複数のデバイスを含むデバイスレイヤをパッシベーション化した後の図６の構造を示す。
【図８】１または複数の実施形態を実装するインターポーザである。
【図９】コンピューティングデバイスの一実施形態を示す。
【発明を実施するための形態】
【０００５】
集積回路（ＩＣ）、ＩＣを形成する方法およびその使用法が開示される。一実施形態において、モノリシック三次元（３Ｄ）ＩＣおよびその製造および使用方法が開示される。一実施形態において、三次元集積回路に係る装置は、基板上の複数の第１の相互接続と複数の第２の相互接続との間に配置される複数の回路デバイスを含むデバイスレイヤ、および複数の第１の相互接続および複数の第２の相互接続および回路デバイスのうちの１つに接続される複数のメモリデバイスを含むメモリデバイスレイヤを含む。従って、メモリデバイスレイヤを少なくとも１つのアクティブ回路（例えば、論理）レイヤに直接取り付ける装置が開示される。当該方法において記載の通り、直接取り付け方法を用いてＤＲＡＭ等のメモリまたは他のメモリをアクティブ回路に直接取り付けることにより、速度を限定するスルーシリコンビア（ＴＳＶ）を必要としない高帯域幅をもたらす。代わりに、メモリデバイスはモノリシック３Ｄ  ＩＣ構造に統合され、単一ダイの解決手段をもたらす。複数の個別のレイヤ内のアクティブ（例えば、論理）回路およびメモリ回路を統合的に積層することは単一ダイの解決手段をもたらし、それはまたパッケージの高さが重視される用途向けの薄型パッケージをもたらす。
【０００６】
以下の詳細な説明において、例示的な実装に係る様々な態様が、当業者が他の当業者に自分の研究内容を伝えるべく一般に採用される用語を使用して記載される。しかしながら、記載された態様のうちのいくつかのみで、実施形態は実施可能であることが当業者には明らかであろう。例示的な実装について完全な理解を供すべく、説明目的として特定の数、材料、および構成が記載されている。しかしながら、これら具体的な詳細がなくても、実施形態は実施可能であることが当業者には明らかであろう。例示的な実装を不明瞭にしないよう、他の例において、周知の特徴は省略または簡略化されている。
【０００７】
本明細書に記載される実施形態の理解に最も寄与する態様で、様々な処理が別個の処理として順番に記載されるだろう。しかしながら、記載の順序は、これらの処理が必ず順序に依存することを示唆するものとして解釈されるべきではない。特に、これらの処理は提示の順序で実行される必要はない。
【０００８】
実装形態は、半導体基板等の基板上に形成され、または基板上で実行されてよい。一実装において、半導体基板はバルクシリコンまたはシリコンオンインシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基礎構造を使用して形成された結晶基板であってよい。他の複数の実装において、半導体基板は代替の材料を使用して形成されてよく、代替の材料はシリコンと組み合わされても組み合わされなくてもよく、そのようなものとしては、限定ではないがゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ガリウムヒ素、インジウムガリウムヒ素、アンチモン化ガリウム、またはＩＩＩ−Ｖ族若しくはＩＶ族材料の他の組み合わせが含まれる。基板を形成し得る少数の材料の例がここに記載されるものの、半導体デバイスが構築され得る基礎として機能し得る任意の材料は本発明の精神および範囲に属する。
【０００９】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴまたは単にＭＯＳトランジスタ）等、本明細書に後に特記される複数のデバイスレイヤ内にあるもののような複数のトランジスタが基板上に製造されてよい。様々な実装において、ＭＯＳトランジスタはプレーナ型トランジスタ、非プレーナ型トランジスタ、またはそれら両方の組み合わせであってよい。非プレーナ型トランジスタとしては、ダブルゲート型トランジスタおよびトライゲート型トランジスタ等のＦｉｎＦＥＴトランジスタ、並びにナノリボンおよびナノワイヤトランジスタ等のラップアラウンド型ゲートトランジスタまたはオールアラウンド型ゲートトランジスタが挙げられる。本明細書に記載の実装はプレーナ型トランジスタのみを示す可能性があるものの、非プレーナ型トランジスタを使用しても実施形態は実行可能であることに留意されたい。
【００１０】
各ＭＯＳトランジスタは、ゲート誘電体レイヤおよびゲート電極レイヤの少なくとも２つのレイヤで形成されるゲートスタックを含む。ゲート誘電体レイヤは１つのレイヤまたは複数のレイヤのスタックを含んでよい。１または複数のレイヤは、酸化シリコン、二酸化シリコン（ＳｉＯ２）および／または高誘電率の誘電材料を含んでよい。高誘電率の誘電材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブ、および亜鉛等の元素を含んでよい。ゲート誘電体レイヤに使用され得る高誘電率材料の例としては限定ではないが、酸化ハフニウム、ハフニウムシリコン酸化、酸化ランタン、ランタン酸化アルミニウム、酸化ジルコニウム、ジルコニウム酸化ケイ素、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、およびニオブ酸亜鉛鉛が含まれる。いくつかの実施形態において、高誘電率材料が使用される場合、その品質を上げるために、アニール処理がゲート誘電体レイヤに行われてよい。
【００１１】
ゲート電極レイヤはゲート誘電体レイヤ上に形成され、トランジスタをＰＭＯＳトランジスタまたはＮＭＯＳトランジスタにするかに応じ、ゲート電極レイヤは少なくとも１つのＰ型仕事関数の金属またはＮ型仕事関数の金属で構成されてよい。いくつかの実装において、ゲート電極レイヤは２または２より多い金属レイヤのスタックで構成されてよく、１または複数の金属レイヤは仕事関数金属レイヤであり、少なくとも１つの金属レイヤは充填金属レイヤである。
【００１２】
ＰＭＯＳトランジスタについては、ゲート電極に使用され得る金属としては限定ではないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および例えば酸化ルテニウム等の導電性金属酸化物が含まれる。Ｐ型金属レイヤは、約４．９ｅＶから約５．２ｅＶの間の仕事関数を持つＰＭＯＳゲート電極の形成を可能にするであろう。ＮＭＯＳトランジスタについては、ゲート電極に使用され得る金属としては限定ではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、並びに炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、および炭化アルミニウム等、これらの金属の炭化物が含まれる。Ｎ型金属レイヤは、約３．９ｅＶから約４．２ｅＶの間の仕事関数を持つＮＭＯＳゲート電極の形成を可能にするであろう。
【００１３】
いくつかの実装において、ゲート電極は、基板の表面に対し実質的に平行な底部および基板の上面に対し実質的に垂直な２つの側壁部を有する「Ｕ」字形構造で構成されてよい。別の実装においては、ゲート電極を形成する金属レイヤのうちの少なくとも１つは単に、基板の上面に対し実質的に平行で、基板の上面に対し実質的に垂直な側壁部を含まないプレーナ型レイヤであってよい。さらなる複数の実装において、ゲート電極はＵ字形構造および非Ｕ字形構造のプレーナ型の組み合わせで構成されてよい。例えば、ゲート電極は１または複数のプレーナ型の非Ｕ字形レイヤ上に形成された１または複数のＵ字形金属レイヤで構成されてよい。
【００１４】
いくつかの実装において、ゲートスタックを囲む側壁スペーサのペアがゲートスタックの異なる側に形成されてよい。これら側壁スペーサは、窒化シリコン、酸化シリコン、炭化シリコン、炭素がドープされた窒化シリコン、およびシリコン酸窒化物等の材料から形成されてよい。側壁スペーサを形成するための処理は当該技術分野において周知であり、一般的には堆積およびエッチング処理段階を含む。代替的な実装においては、側壁スペーサの複数のペアが使用されてよく、例えば側壁スペーサの２つのペア、３つのペア、または４つのペアがゲートスタックの異なる側に形成されてよい。
【００１５】
当該技術分野において周知であるように、各ＭＯＳトランジスタのゲートスタックに隣接する基板内にソースドレイン領域が形成される。ソースドレイン領域は一般的に、注入／拡散処理またはエッチング／堆積処理のいずれかを使用して形成される。前者の処理では、ホウ素、アルミニウム、アンチモン、リンまたはヒ素等のドーパントが基板にイオン注入され、ソースドレイン領域が形成されてよい。ドーパントを活性化させ、ドーパントを基板のさらに奥に拡散させるアニール処理が通常、イオン注入処理の後に続く。後者の処理において、ソースドレイン領域の位置にリセスを形成すべく、基板はまずエッチングされてよい。次にエピタキシャル堆積処理が行われてよく、ソースドレイン領域を製造するために使用される材料でリセスを充填する。いくつかの実装において、ソースドレイン領域は、シリコンゲルマニウムまたは炭化シリコン等のシリコン合金を使用して製造されてよい。いくつかの実装において、エピタキシャル堆積シリコン合金は、ホウ素、ヒ素またはリン等のドーパントを用いてインサイチュにドープされてよい。さらなる複数の実施形態において、ソースドレイン領域は、ゲルマニウムまたはＩＩＩ−Ｖ族材料または合金等の１または複数の代替的な半導体材料を使用して形成されてよい。さらなる複数の実施形態において、金属および／または合金の１または複数のレイヤが使用され、ソースドレイン領域が形成されてよい。
【００１６】
１または複数の層間絶縁体（ＩＬＤ）がＭＯＳトランジスタの上方に堆積される。ＩＬＤレイヤは、低誘電率誘電材料等、集積回路構造でのその適用で知られる誘電材料を使用して形成されてよい。使用され得る誘電材料の例としては限定ではないが、二酸化ケイ素（ＳｉＯ２）、炭素ドープ酸化物（ＣＤＯ）、窒化シリコン、パーフルオロシクロブタンまたはポリテトラフルオロエチレン、フルオロケイ酸塩ガラス（ＦＳＧ）等の有機ポリマー、およびシルセスキオキサン、シロキサンまたは有機ケイ酸塩ガラス等の有機シリケートが含まれる。ＩＬＤレイヤは、それらの誘電率をさらに下げるために、複数の孔またはエアギャップを含んでよい。
【００１７】
図１〜図７は、メモリデバイスレイヤを含むモノリシック３Ｄ  ＩＣを形成する方法について説明する。説明される実施形態はまた２つの回路デバイスレイヤ（アクティブな回路レイヤ）を含み、そこでは回路デバイスレイヤの一方が、他方の回路デバイスレイヤ内の複数のデバイスとは異なる電圧範囲を有する複数のデバイスを含む。典型的には、より高い電圧範囲を有する複数のデバイスとしては限定ではないが、高周波数（例えば、無線周波数（ＲＦ））および電力切り替え用途での使用のために動作可能な複数のデバイスが挙げられる。そのようなデバイスの例示としては、比較的大型（例えば、より旧世代の）のＰ型および／またはＮ型デバイス、窒化ガリウム（ＧａＮ）若しくはガリウムヒ素（ＧａＡｓ）等の高電子移動度トランジスタである。典型的には、そのようなデバイスは電圧の増大に耐えることができ、増大する駆動電流を提供できるデバイスを含むことができる。そのようなデバイスは、最先端の論理デバイスより大型になる傾向にある。より低い電圧範囲である典型的により高速なデバイスは、より高い電圧範囲のデバイスよりもより高ピッチでデバイスレイヤに配置可能なＦｉｎＦＥＴまたは他の小型のフォームファクタデバイス等の論理デバイスを含む。別の実施形態においては、モノリシック３Ｄ  ＩＣは、複数の類似デバイスから構成される複数の回路デバイスレイヤ若しくは１つのデバイスレイヤのみ（例えば、論理デバイスレイヤ）または複数のデバイスタイプが混在したものを含む。
【００１８】
図１を参照すると、一実施形態において、複数の高電圧の振幅デバイス、並びに／または、より大型の（例えば、より旧世代の）ＰＭＯＳおよび／またはＮＭＯＳデバイスが基板上に形成されている。図１は、例えば、単結晶シリコン半導体基板（例えば、シリコン基板）の基板１１０を示す。基板１１０上に配置されているのは、デバイス１２０Ａ、１２０Ｂおよび１２０Ｃを含むデバイスレイヤである。デバイス１２０Ａは例えばＧａＮデバイスまたはＧａＡｓデバイスであり、デバイス１２０Ｂは例えばより旧世代のＮ型デバイスであり、デバイス１２０Ｃは典型的なより旧世代のＰ型デバイスである。そのような複数のデバイスは、高電力用途で使用されてよい。
【００１９】
図２は、基板１１０に並置される複数の相互接続を設けた後の図１の構造を示し、ここで複数の相互接続の各々は当該複数のデバイスに接続されている。図２は、デバイス１２０Ａ、１２０Ｂおよび１２０Ｃ等の比較的高電圧の振幅デバイスと適合する（例えば、インピーダンスが整合）寸法を有する複数の相互接続１３０５を含む複数の相互接続１３０を示す。複数の相互接続１３０はまた複数の相互接続１３０６を含み、複数の相互接続１３０６は一実施形態において、複数の相互接続１３０５の寸法とは異なる寸法を有する。一実施形態において、複数の相互接続１３０は当該分野で周知ののように銅材料であり、パターニングされる。当該複数のデバイスと第１のレベルの相互接続との間にあるデバイスレイヤコンタクト１２５Ａ、１２５Ｂおよび１２５Ｃはタングステンまたは銅であってよく、複数の相互接続間にある複数のレベル間コンタクトは例えば銅である。複数の相互接続は、誘電材料（例えば、酸化物）によって、互いにおよび当該複数のデバイスから絶縁されている。
【００２０】
図３は、デバイスレイヤを構造上に設けた後の図２の構造を示す。図３は、複数の相互接続１３０に並置される、または複数の相互接続１３０上に置かれるデバイスレイヤ１５０を示す。一実施形態において、デバイスレイヤ１５０は、単結晶半導体レイヤ（例えば、シリコンレイヤ）であり、レイヤ転写処理を介して設けられるレイヤを含む。デバイスレイヤ１５０は、転写時に複数のデバイスを含んでも含まなくてもよい。そのようなレイヤが転写時にデバイスを含まない一実施形態においては、複数のデバイスは転写後形成されてよい。そのような複数のデバイスとしては、高速論理デバイス（例えば、ＦｉｎＦＥＴデバイス）等の高速デバイスが含まれる。そのような複数のデバイスは、構造１００のもう一方のデバイスレイヤ（例えば、デバイス１２０Ａ〜１２０Ｃを含むデバイスレイヤ）に関連付けられた高電圧の振幅デバイスおよび／またはより大型（より旧世代の）のデバイスよりも細かいピッチでデバイスレイヤ１５０内にレイアウトまたは配置されてよい。そのような複数のデバイスは一実施形態において、複数の相互接続１３０に係る複数の相互接続１３０６に、例えば当該デバイスレイヤと当該相互接続との間の複数のコンタクト１５５を介して接続される。典型的には、複数の相互接続１３０６はゲートピッチの少なくとも約０．６７倍の厚みを有し、複数の相互接続１３０５は複数の相互接続１３０６の厚みの約１００倍から１０００倍を超える厚みを有し得る。典型的には、現在のＦｉｎＦＥＴはゼロから１．５ボルトの電圧範囲を有する。一実施形態において、さらに高い電圧範囲のデバイスは１．５ボルトより高い電圧範囲、例えば最大５．５ボルトまでの電圧範囲を持つデバイスである。
【００２１】
図４は、複数の相互接続を構造に設けた後の図３の構造を示す。図４は、デバイスレイヤ１５０に並置される、またはデバイスレイヤ１５０上に配置される複数の相互接続１７０を示し、ここで複数の相互接続１７０の各々はデバイスレイヤ１５０内の複数のデバイスに接続されている。図４に示される通り、デバイスレイヤ１５０内の複数のデバイスは、複数のコンタクト１５８を介して複数の相互接続１７０の各々に、および／または、複数のコンタクト１５５を介して複数の相互接続１３０の各々に接続されてよい。図４はまた、複数の相互接続１７０に埋め込まれた複数のメモリ素子を示す。一実施形態において、複数のメモリ素子（例えば、スケーラブルな２つのトランジスタメモリ（ＳＴＴＭ）および／または抵抗変化型メモリ（ＲｅＲＡＭ）素子）が一端において複数の相互接続１７０に（コンタクト１６４を介して）、デバイスレイヤ１５０に、および複数のコンタクト１６２を介して複数の相互接続１３０に接続される。デバイスレイヤ１５０内の複数のデバイスはメモリ読み取りおよび書き込み処理中にメモリ素子を有効にするよう動作可能である。
【００２２】
図４は、当該分野において周知の誘電材料によって、互いにおよびデバイスレイヤから絶縁された複数の相互接続１７０を示す。複数の相互接続１７０は一実施形態において、めっき処理によって導入される銅等の材料から選択され、デバイスレイヤ１５０内の複数のデバイスに対する複数のコンタクト１５８は典型的に銅またはタングステンであり、複数の相互接続間の複数のコンタクトは銅である。複数の相互接続１７０上に配置されているのはメタライゼーションレイヤ１７５であり、メタライゼーションレイヤ１７５は金属対金属のボンディング接続のための複数の露出した導電性コンタクトポイントを含む。
【００２３】
図５は、構造をメモリデバイスレイヤを含むキャリアウェハに接続した後の図４の構造を示す。一実施形態において、図４中の構造１００は反転されてキャリアウェハに接合されている。図５は、例えばシリコンまたは他の好適な基板のキャリアウェハ１８５を示す。キャリアウェハ１８５は一方の表面側にメモリデバイスレイヤ１９０を含む。メモリデバイスレイヤ１９０は、多数の複数のメモリ素子およびダイナミックＲＡＭ（ＤＲＡＭ）デバイスレイヤ等のメモリ回路であってよい。一実施形態において、メモリデバイスレイヤはメタライゼーションレイヤ１９５を含み、メタライゼーションレイヤ１９５は、構造１００のメタライゼーションレイヤ１７５内の複数の導電性コンタクトポイントに露出し、位置合わせされた、複数の導電性接続ポイントまたは接続を含む。故に、一実施形態において、メモリデバイスレイヤ１９０に関連付けられた複数の露出したコンタクトは、メタライゼーション１７５に金属対金属の直接ボンディング（例えば、銅対銅の圧着）を介して接続されてよい。
【００２４】
図６は、構造から基板１１０を除去した後の図５の構造を示す。一実施形態において、基板１１０は、機械的（例えば、研削）または他のメカニズム（例えば、エッチング）によって除去される。基板１１０は、この実施形態においてデバイス１２０Ａ、１２０Ｂおよび１２０Ｃを含む少なくともデバイスレイヤがキャリアウェハ上に残る程度に除去される。
【００２５】
図７は、デバイス１２０Ａ、デバイス１２０Ｂおよびデバイス１２０Ｃを含むデバイスレイヤをパッシベーション化した後の図６の構造を示す。そのようなパッシベーション化は、酸化物レイヤまたは類似の誘電材料レイヤによるものであってよい。図７はまた、複数の相互接続１３０（相互接続１３０５）の各々へのコンタクトポイント１９５の形成を示す。複数のコンタクトポイント１９５は、構造１００をパッケージ基板等の基板に接続するために使用されてよい。ひとたび形成された後、ウェハレベルで形成される場合の構造は、ディスクリートモノリシック３Ｄ  ＩＣに単体化されてよい。図７は単体化した後の典型的な構造１００を示し、複数のコンタクトポイント１９５への半田接続を介した構造のパッケージ基板への接続を点線で示す。
【００２６】
図８は、本発明の１または複数の実施形態を含むインターポーザ２００を示す。インターポーザ２００は、第１の基板２０２を第２の基板２０４につなぐために使用される介在基板である。第１の基板２０２は例えば、集積回路ダイであってよい。第２の基板２０４は例えば、メモリモジュール、コンピュータマザーボード、または別の集積回路ダイであってよい。一般的に、インターポーザ２００の目的は、接続をより広いピッチに広げること、または接続を異なる接続に変更することである。例えば、インターポーザ２００は集積回路ダイをボールグリッドアレイ（ＢＧＡ）２０６に連結してよく、ボールグリッドアレイ（ＢＧＡ）２０６はその後、第２の基板２０４に連結可能である。いくつかの実施形態において、第１の基板２０２および第２の基板２０４は、インターポーザ２００の異なる側に取り付けられる。他の実施形態において、第１の基板２０２および第２の基板２０４はインターポーザ２００の同一側に取り付けられる。さらなる複数の実施形態において、３つまたは３つより多い基板がインターポーザ２００を介して相互接続される。
【００２７】
インターポーザ２００はエポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミド等のポリマー材料で形成されてよい。さらなる複数の実装において、インターポーザは代替的な剛性または可撓性のある材料で形成されてよく、これら材料としては、シリコン、ゲルマニウム並びに他のＩＩＩ−Ｖ族およびＩＶ族材料等の半導体基板での使用について上記したものと同一の材料が含まれてよい。
【００２８】
インターポーザは、複数の金属相互接続２０８、および限定ではないがスルーシリコンビア（ＴＳＶ）２１２を始めとする複数のビア２１０を含んでよい。インターポーザ２００はパッシブデバイスおよびアクティブデバイスの両方を含む、複数の埋め込みデバイス２１４をさらに含んでよい。そのような複数のデバイスとしては限定ではないが、コンデンサ、デカップリングコンデンサ、抵抗、インダクタ、ヒューズ、ダイオード、トランス、センサ、および静電放電（ＥＳＤ）デバイスが含まれる。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイス等のより複雑な複数のデバイスも、インターポーザ２００上に形成されてよい。
【００２９】
本発明の実施形態に従い、本明細書に開示される装置または処理が、インターポーザ２００の製造において使用されてよい。
【００３０】
図９は、本発明の一実施形態による、コンピューティングデバイス３００を示す。コンピューティングデバイス３００は複数のコンポーネントを含んでよい。一実施形態において、これらのコンポーネントは１または複数のマザーボードに取り付けられる。代替的な実施形態においては、これらのコンポーネントは、マザーボードではなく、単一のシステムオンチップ（ＳｏＣ）ダイ上に製造される。コンピューティングデバイス３００における複数のコンポーネントとしては限定ではないが、集積回路ダイ３０２および少なくとも１つの通信チップ３０８が含まれる。いくつかの実装において、通信チップ３０８は集積回路ダイ３０２の一部として製造される。集積回路ダイ３０２は、埋め込みＤＲＡＭ（ｅＤＲＡＭ）またはスピントランスファートルクメモリ（ＳＴＴＭまたはＳＴＴＭ‐ＲＡＭ）等の技術によって提供可能な、しばしばキャッシュメモリとして使用されるオンダイメモリ３０６に加え、ＣＰＵ３０４を含んでよい。
【００３１】
コンピューティングデバイス３００は、マザーボードに物理的および電気的に連結されてよい、またはされなくてもよい、またはＳｏＣダイ内に製造されてよい、またはされなくてもよい複数の他のコンポーネントを含んでよい。これらの他のコンポーネントとしては限定ではないが、揮発性メモリ３１０（例えばＤＲＡＭ）、不揮発性メモリ３１２（例えばＲＯＭまたはフラッシュメモリ）、グラフィック処理ユニット３１４（ＧＰＵ）、デジタル信号プロセッサ３１６、暗号プロセッサ３４２（ハードウェア内で暗号アルゴリズムを実行する特殊プロセッサ）、チップセット３２０、アンテナ３２２、ディスプレイ若しくはタッチスクリーンディスプレイ３２４、タッチスクリーンコントローラ３２６、バッテリ３２８若しくは他の電源、電力増幅器（不図示）、全地球測位システム（ＧＰＳ）デバイス３４４、コンパス３３０、モーションコプロセッサ若しくはセンサ３３２（加速度計、ジャイロスコープおよびコンパスを含んでよい）、スピーカ３３４、カメラ３３６、ユーザ入力デバイス３３８（キーボード、マウス、スタイラス、およびタッチパッド等）、および大容量記憶装置３４０（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が含まれる。
【００３２】
通信チップ３０８は、コンピューティングデバイス３００への、およびコンピューティングデバイス３００からのデータ転送のための無線通信を有効にする。「無線」という用語およびその派生語は、非固体媒体を介した変調された電磁放射の使用によりデータを通信し得る、回路、デバイス、システム、方法、技術、通信チャネル等を記載するために使用され得る。当該用語は、関連するデバイスがいくつかの実施形態においてはそうではない場合もあり得るが、いずれの有線も含まないことを示唆するものではない。通信チップ３０８は、複数の無線規格またはプロトコルのうちの任意のものを実装してよく、それらには限定ではないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、およびこれらの派生物に加え、３Ｇ、４Ｇ、５Ｇ、およびそれ以降のものとして指定される任意の他の無線プロトコルが含まれる。コンピューティングデバイス３００は、複数の通信チップ３０８を含んでよい。例えば、第１の通信チップ３０８はＷｉ‐ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等、より短距離の無線通信専用であってよく、第２の通信チップ３０８はＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ‐ＤＯおよびその他等、より長距離の無線通信専用であってよい。
【００３３】
一実施形態におけるコンピューティングデバイス３００のプロセッサ３０４は、上記の実施形態に従い形成される、複数のデバイスレイヤを含むモノリシック３Ｄ  ＩＣである。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理してその電子データをレジスタおよび／またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。
【００３４】
一実施形態における通信チップ３０８はまた、上記の実施形態に従い形成される、複数のデバイスレイヤを含むモノリシック３Ｄ  ＩＣを含んでよい。
【００３５】
さらなる複数の実施形態において、コンピューティングデバイス３００内に収容される別のコンポーネントは、上記の複数の実装による複数のデバイスレイヤを含むモノリシック３Ｄ  ＩＣを含んでよい。
【００３６】
様々な実施形態において、コンピューティングデバイス３００は、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、ウルトラブックコンピュータ、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテイメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、またはデジタルビデオレコーダであってよい。さらなる実装において、コンピューティングデバイス３００はデータを処理する任意の他の電子デバイスであってよい。
［実施例］
【００３７】
例１は、複数の第１の相互接続と複数の第２の相互接続との間に配置される集積回路デバイスレイヤを含む第１の基板を形成する段階と、メモリデバイスレイヤが上記複数の第１の相互接続および上記複数の第２の相互接続のうちの一方に並置されるように、上記メモリデバイスレイヤを含む第２の基板を上記第１の基板に連結する段階と、上記第１の基板の一部を除去する段階と、を備える、方法である。
【００３８】
例２において、複数の第１の相互接続と複数の第２の相互接続との間に配置される集積回路デバイスレイヤを含む例１に係る第１の基板を形成する段階は、上記第１の基板に第１のデバイスレイヤを形成する段階と、上記第１の基板に複数の第１の相互接続を形成する段階であって、上記複数の第１の相互接続の各々は上記複数の第１のデバイスの各々に連結される、形成する段階と、複数の第２のデバイスを含まないデバイスレイヤおよび複数の第２のデバイスを含むデバイスレイヤのうちの一方を上記複数の第１の相互接続の各々に連結する段階であって、上記複数の第２のデバイスを含まないデバイスレイヤが連結される場合、上記方法は複数の第２のデバイスを形成する段階を備える、連結する段階と、上記第２のデバイスレイヤに複数の第２の相互接続を形成する段階であって、上記複数の第２の相互接続の各々は上記複数の第２のデバイスの各々に連結される、形成する段階と、を含む。
【００３９】
例３において、上記第１の基板の一部を除去する上記段階の後に、例２に係る上記方法は、上記複数の第１の相互接続の各々への複数のコンタクトポイントを形成する段階を備え、上記複数のコンタクトポイントは外部電源への接続のために使用可能である。
【００４０】
例４において、例２に係る上記複数の第１の相互接続の各々の寸法は、上記複数の第２の相互接続の各々の寸法より大きい。
【００４１】
例５において、例２に係る上記複数の第１のデバイスは、上記複数の第２のデバイスより高い電圧範囲を有する複数のデバイスを含む。
【００４２】
例６において、例２に係る上記複数の第２のデバイスは、上記複数の第１のデバイスのピッチより細かいピッチで配置される複数のデバイスを含む。
【００４３】
例７において、例１に係る複数の第２の相互接続を形成する上記段階は、上記複数の第２の相互接続および上記複数の第２の相互接続に埋め込まれた複数のメモリデバイスを含む相互接続スタックを形成する段階を含む。例８において、例１の上記メモリデバイスレイヤは複数のＤＲＡＭデバイスを含む。
【００４４】
例９は例１から８のいずれかに係る方法によって形成される三次元集積回路である。
【００４５】
例１０は、基板上の複数の第１の相互接続と複数の第２の相互接続との間に配置される複数の第１の回路デバイスを含むデバイスレイヤであって、上記複数の第１の相互接続の各々および上記複数の第２の相互接続の各々が上記複数の第１の回路デバイスの各々に連結される、デバイスレイヤと、上記複数の第１の相互接続および上記複数の第２の相互接続のうちの一方に並置され、および連結される複数のメモリデバイスを含むメモリデバイスレイヤと、上記複数の第１の相互接続の各々および上記複数の第２の相互接続の各々のうちの一方に連結される複数のコンタクトポイントであって、上記複数のコンタクトポイントは外部電源への接続のために使用可能である、複数のコンタクトポイントと、を備える、装置である。
【００４６】
例１１において、例１０に係る上記デバイスレイヤは第１のデバイスレイヤを含み、上記メモリデバイスは上記複数の第１の相互接続および上記複数の第２の相互接続の一方に並置され、および連結され、上記装置は、上記複数の第１の相互接続および上記複数の第２の相互接続の他方に並置され、および連結される複数の第２の回路デバイスを含む第２のデバイスレイヤをさらに備える。
【００４７】
例１２において、例１１に係る上記複数の第１のデバイスおよび上記複数の第２のデバイスのうちの一方は、上記複数の第１のデバイスおよび上記複数の第２のデバイスのうちの他方より高い電圧範囲を有する複数のデバイスを含む。
【００４８】
例１３において、例１２に係る上記第１のデバイスレイヤの上記複数の第１の回路デバイスは、上記複数の第２の回路デバイスのピッチより細かいピッチで配置される複数のデバイスを含み、上記複数の第１の相互接続はキャリア基板と上記第１のデバイスレイヤとの間に配置される。
【００４９】
例１４において、例１２に係る複数のコンタクトポイントは、複数の第２の相互接続の各々に連結される。
【００５０】
例１５において、例１１に係る複数のメモリデバイスは、上記複数の第１の相互接続および上記複数の第２の相互接続のうちの一方の中に配置される。
【００５１】
例１６において、例１２に係る上記複数のコンタクトポイントは複数の回路コンタクトポイントを含み、上記装置は上記複数の回路コンタクトポイントに連結される複数のパッケージコンタクトポイントを含むパッケージをさらに備える。
【００５２】
例１７は、第１の基板に複数の第１のデバイスを含む第１のデバイスレイヤを形成する段階と、複数の第１の相互接続を形成する段階であって、上記複数の第１の相互接続の各々は上記複数の第１のデバイスの各々に連結される、形成する段階と、上記複数の第１の相互接続に並置される、複数の第２のデバイスを含む第２のデバイスレイヤを形成する段階と、上記第２のデバイスレイヤに並置される複数の第２の相互接続を形成する段階と、メモリデバイスレイヤが上記複数の第２の相互接続に並置されるように、上記メモリデバイスレイヤを含む第２の基板を上記第１の基板に連結する段階と、上記第１のデバイスレイヤを保持しつつ、上記第１の基板の一部を除去する段階と、を備える、方法である。
【００５３】
例１８において、例１７に係る方法は、上記複数の第１の相互接続への複数のコンタクトポイントを形成する段階を備え、上記複数のコンタクトポイントは外部電源への接続のために使用可能である。
【００５４】
例１９において、例１７に係る上記複数の第１のデバイスは、上記複数の第２のデバイスより高い電圧範囲を有する複数のデバイスを含む。
【００５５】
例２０において、例１７に係る上記複数の第２のデバイスは、上記複数の第１のデバイスのピッチより細かいピッチで配置される複数のデバイスを含む。
【００５６】
例２１において、例１７に係る複数の第２の相互接続を形成する上記段階は、上記複数の第２の相互接続および上記複数の第２の相互接続に埋め込まれた複数のメモリデバイスを含む相互接続スタックを形成する段階を含む。例２２は、例１７から２１のいずれかに係る方法により作成される三次元装置である。
【００５７】
要約書の記載内容を含め、本発明の例示的な実装に係る上記説明は網羅的なものを意図しておらず、または本発明を開示された形態そのものに限定することを意図していない。本発明の具体的な実装および例が例示目的のために本明細書に記載されているものの、当業者が想起するように、様々な均等な修正を本発明の範囲内でなし得る。
【００５８】
上記の詳細な説明に照らし、これらの修正を本発明になし得る。以下の特許請求の範囲で使用される用語は、本発明を明細書および特許請求の範囲に開示された具体的な実装に限定するために解釈されるべきではない。本発明の範囲は専ら以下の特許請求の範囲によって判断されるべきであり、特許請求の範囲はクレーム解釈の確立された理論に従い解釈されるものとする。
本実施形態の例を下記の各項目として示す。
［項目１］
複数の第１の相互接続と複数の第２の相互接続との間に配置される集積回路デバイスレイヤを含む第１の基板を形成する段階と、
メモリデバイスレイヤが前記複数の第１の相互接続および前記複数の第２の相互接続のうちの一方に並置されるように、前記メモリデバイスレイヤを含む第２の基板を前記第１の基板に連結する段階と、
前記第１の基板の一部を除去する段階と、を備える方法。
［項目２］
複数の第１の相互接続と複数の第２の相互接続との間に配置される集積回路デバイスレイヤを含む第１の基板を形成する前記段階は、
前記第１の基板に第１のデバイスレイヤを形成する段階と、
前記第１の基板に複数の第１の相互接続を形成する段階であって、前記複数の第１の相互接続の各々は複数の第１のデバイスの各々に連結される、形成する段階と、
複数の第２のデバイスを含まないデバイスレイヤおよび複数の第２のデバイスを含むデバイスレイヤのうちの一方を前記複数の第１の相互接続の各々に連結する段階であって、前記複数の第２のデバイスを含まないデバイスレイヤが連結される場合、前記方法は複数の第２のデバイスを形成する段階を備える、連結する段階と、
第２のデバイスレイヤに複数の第２の相互接続を形成する段階であって、前記複数の第２の相互接続の各々は前記複数の第２のデバイスの各々に連結される、形成する段階と、を含む、項目１に記載の方法。
［項目３］
前記方法は、前記第１の基板の一部を除去する前記段階の後に、
前記複数の第１の相互接続の各々への複数のコンタクトポイントを形成する段階を備え、前記複数のコンタクトポイントは外部電源への接続のために使用可能である、項目２に記載の方法。
［項目４］
前記複数の第１の相互接続の各々の寸法は、前記複数の第２の相互接続の各々の寸法より大きい、項目２に記載の方法。
［項目５］
前記複数の第１のデバイスは、前記複数の第２のデバイスより高い電圧範囲を有する複数のデバイスを含む、項目２に記載の方法。
［項目６］
前記複数の第２のデバイスは、前記複数の第１のデバイスのピッチより細かいピッチで配置される複数のデバイスを含む、項目２に記載の方法。
［項目７］
複数の第２の相互接続を形成する前記段階は、前記複数の第２の相互接続および前記複数の第２の相互接続に埋め込まれた複数のメモリデバイスを含む相互接続スタックを形成する段階を含む、項目１または２に記載の方法。
［項目８］
前記メモリデバイスレイヤは複数のＤＲＡＭデバイスを含む、項目１または２に記載の方法。
［項目９］
項目１から８のいずれか一項に記載の前記方法により形成される三次元集積回路デバイス。
［項目１０］
基板上の複数の第１の相互接続と複数の第２の相互接続との間に配置される複数の第１の回路デバイスを含むデバイスレイヤであって、前記複数の第１の相互接続の各々および前記複数の第２の相互接続の各々が前記複数の第１の回路デバイスの各々に連結される、デバイスレイヤと、
前記複数の第１の相互接続および前記複数の第２の相互接続のうちの一方に並置され、および連結される複数のメモリデバイスを含むメモリデバイスレイヤと、
前記複数の第１の相互接続の各々および前記複数の第２の相互接続の各々のうちの一方に連結される複数のコンタクトポイントであって、前記複数のコンタクトポイントは外部電源への接続のために使用可能である、複数のコンタクトポイントと、を備える、装置。
［項目１１］
前記デバイスレイヤは第１のデバイスレイヤを含み、前記メモリデバイスは前記複数の第１の相互接続および前記複数の第２の相互接続の一方に並置され、および連結され、前記装置は、
前記複数の第１の相互接続および前記複数の第２の相互接続の他方に並置され、および連結される複数の第２の回路デバイスを含む第２のデバイスレイヤをさらに備える、項目１０に記載の装置。
［項目１２］
複数の第１のデバイスおよび複数の第２のデバイスのうちの一方は、前記複数の第１のデバイスおよび前記複数の第２のデバイスのうちの他方より高い電圧範囲を有する複数のデバイスを含む、項目１０または１１に記載の装置。
［項目１３］
前記第１のデバイスレイヤの前記複数の第１の回路デバイスは、前記複数の第２の回路デバイスのピッチより細かいピッチで配置される複数のデバイスを含み、前記複数の第１の相互接続はキャリア基板と前記第１のデバイスレイヤとの間に配置される、項目１１に記載の装置。
［項目１４］
前記複数のコンタクトポイントは、前記複数の第２の相互接続に各々に連結される、項目１２に記載の装置。
［項目１５］
複数のメモリデバイスは、前記複数の第１の相互接続および前記複数の第２の相互接続のうちの一方の中に配置される、項目１０または１１に記載の装置。
［項目１６］
前記複数のコンタクトポイントは複数の回路コンタクトポイントを含み、前記装置は前記複数の回路コンタクトポイントに連結される複数のパッケージコンタクトポイントを含むパッケージをさらに備える、項目１２に記載の装置。
［項目１７］
第１の基板に複数の第１のデバイスを含む第１のデバイスレイヤを形成する段階と、
複数の第１の相互接続を形成する段階であって、前記複数の第１の相互接続の各々は前記複数の第１のデバイスの各々に連結される、形成する段階と、
前記複数の第１の相互接続に並置される、複数の第２のデバイスを含む第２のデバイスレイヤを形成する段階と、
前記第２のデバイスレイヤに並置される複数の第２の相互接続を形成する段階と、
メモリデバイスレイヤが前記複数の第２の相互接続に並置されるように、前記メモリデバイスレイヤを含む第２の基板を前記第１の基板に連結する段階と、
前記第１のデバイスレイヤを保持しつつ、前記第１の基板の一部を除去する段階と、を備える、方法。
［項目１８］
前記複数の第１の相互接続への複数のコンタクトポイントを形成する段階をさらに備え、前記複数のコンタクトポイントは外部電源への接続のために使用可能である、項目１７に記載の方法。
［項目１９］
前記複数の第１のデバイスは、前記複数の第２のデバイスより高い電圧範囲を有する複数のデバイスを含む、項目１７または１８に記載の方法。
［項目２０］
前記複数の第２のデバイスは、前記複数の第１のデバイスのピッチより細かいピッチで配置される複数のデバイスを含む、項目１７から１９のいずれか一項に記載の方法。
［項目２１］
複数の第２の相互接続を形成する前記段階は、前記複数の第２の相互接続および前記複数の第２の相互接続に埋め込まれた複数のメモリデバイスを含む相互接続スタックを形成する段階を含む、項目１７から１９のいずれか一項に記載の方法。
［項目２２］
項目１７から２１のいずれか一項に記載の前記方法により作成される、三次元集積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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