(57)【特許請求の範囲】
【請求項１】
集積回路であって、
基板であって、前記基板の頂部表面まで延在する半導体材料を含む、前記基板と、
前記基板内に配置されるフィールド酸化物と、
前記フィールド酸化物に近接する前記半導体材料の上の第１のゲート構造であって、前記半導体材料の上のゲート誘電体層と、前記第１のゲート構造の前記ゲート誘電体層上のゲートとを含む、前記第１のゲート構造と、
前記フィールド酸化物の上の第２のゲート構造であって、前記第２のゲート構造のゲートが前記第１のゲート構造に面する前記フィールド酸化物の側壁に重ならないように、前記第２のゲート構造のゲート誘電体層上の前記ゲートを含む、前記第２のゲート構造と、
前記第１のゲート構造と前記第２のゲート構造との間の前記基板におけるシリコンゲルマニウムソース／ドレイン領域であって、前記シリコンゲルマニウムソース／ドレイン領域が、前記半導体材料の頂部表面よりも下であって前記半導体材料の頂部表面から前記シリコンゲルマニウムソース／ドレイン領域の深さの３分の１よりも延在しない点で前記フィールド酸化物に接する頂部端を備えるファセットを有する、前記シリコンゲルマニウムソース／ドレイン領域と、
前記シリコンゲルマニウムソース／ドレイン領域上まで延在する、前記第２のゲート構造の前記ゲートの横方向表面の近隣の誘電体スペーサと、
前記シリコンゲルマニウムソース／ドレイン領域のファセット上の金属シリサイドと、
前記第１のゲート構造と前記第２のゲート構造との間のコンタクトであって、前記コンタクトの底部の少なくとも半分が、前記シリコンゲルマニウムソース／ドレイン領域のファセット上の前記金属シリサイドに直接的に接するようになっている、前記コンタクトと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記第１のゲート構造の中心から前記第２のゲート構造の中心までの横方向距離が、前記集積回路を製造するために用いられる設計ルールに従ったコンタクトされるゲート構造のための最小距離である、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記第１のゲート構造の中心から前記第２のゲート構造の中心までの横方向距離が１５０ナノメートル未満である、集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記コンタクトの前記底部が幅４０ナノメートル未満である、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記金属シリサイドがニッケルシリサイドを含む、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記シリコンゲルマニウムソース／ドレイン領域の深さが、５０ナノメートル〜８０ナノメートルである、集積回路。
【請求項７】
請求項１に記載の集積回路であって、
前記金属シリサイドが実質的に平坦である、集積回路。
【請求項８】
請求項１に記載の集積回路であって、
前記フィールド酸化物の頂部表面が、前記第１のゲート構造の下の前記半導体材料の頂部表面の１５ナノメートル内の共面である、集積回路。
【請求項９】
集積回路を形成する方法であって、
基板を提供することであって、前記基板が、前記基板の頂部表面まで延在する半導体材料を含む、前記提供することと、
前記基板にフィールド酸化物を形成することと、
前記フィールド酸化物に近接して前記半導体材料の上に第１のゲート構造のゲートを形成することと、
前記フィールド酸化物の近隣の前記半導体材料に重ならないように前記フィールド酸化物の上に第２のゲート構造のゲートを形成することと、
前記第１のゲート構造と前記第２のゲート構造との間の前記半導体材料の一部を露出させるように前記第２のゲート構造の上にエピタキシーハードマスクを形成することであって、前記エピタキシーハードマスクが前記第１のゲート構造と前記第２のゲート構造との間の前記フィールド酸化物の近隣の前記半導体材料の頂部表面に重なる、前記エピタキシーハードマスクを形成することと、
ソース／ドレインキャビティを形成するように前記エピタキシーハードマスクによって露出された前記第１のゲート構造と前記第２のゲート構造との間のソース／ドレイン領域における前記半導体材料を取り除くことと、
前記ソース／ドレインキャビティにおいてシリコンゲルマニウムソース／ドレイン領域を形成することであって、前記シリコンゲルマニウムソース／ドレイン領域が、前記半導体材料の頂部表面よりも下であって前記半導体材料の頂部表面から前記シリコンゲルマニウムソース／ドレイン領域の深さの３分の１よりも延在しない点で前記フィールド酸化物の側壁に接する頂部端を備えるファセットを有するように、前記シリコンゲルマニウムソース／ドレイン領域を形成することと、
誘電体スペーサが前記シリコンゲルマニウムソース／ドレイン領域上まで延在するように、前記第２のゲート構造の前記ゲートの横方向表面の近隣に前記誘電体スペーサを形成することと、
前記シリコンゲルマニウムソース／ドレイン領域のファセット上に金属シリサイドを形成することと、
前記第１のゲート構造と前記第２のゲート構造との間にコンタクトを形成することであって、前記コンタクトの底部の少なくとも半分が前記シリコンゲルマニウムソース／ドレイン領域のファセット上の前記金属シリサイドに直接的に接する、前記コンタクトを形成することと、
を含む、方法。
【請求項１０】
集積回路を形成する方法であって、
基板を提供することであって、前記基板が、前記基板の頂部表面まで延在する半導体材料を含む、前記提供することと、
前記基板にフィールド酸化物を形成することと、
前記フィールド酸化物に近接して前記半導体材料の上に第１のゲート構造のゲートを形成することと、
前記フィールド酸化物の近隣の前記半導体材料に重ならないように前記フィールド酸化物の上に第２のゲート構造のゲートを形成することと、
前記第１のゲート構造と前記第２のゲート構造との間の前記半導体材料の一部を露出させるように前記第２のゲート構造の上にエピタキシーハードマスクを形成することであって、前記エピタキシーハードマスクが前記第１のゲート構造と前記第２のゲート構造との間の前記フィールド酸化物の近隣の前記半導体材料の頂部表面に重なる、前記エピタキシーハードマスクを形成することと、
ソース／ドレインキャビティを形成するように前記エピタキシーハードマスクによって露出された前記第１のゲート構造と前記第２のゲート構造との間のソース／ドレイン領域における前記半導体材料を取り除くことと、
前記ソース／ドレインキャビティにおいてシリコンゲルマニウムソース／ドレイン領域を形成することであって、前記フィールド酸化物の側壁における前記シリコンゲルマニウムソース／ドレイン領域の頂部端が前記半導体材料の頂部表面から前記シリコンゲルマニウムソース／ドレイン領域の深さの３分の１より多く延在しない、前記シリコンゲルマニウムソース／ドレイン領域を形成することと、
誘電体スペーサが前記シリコンゲルマニウムソース／ドレイン領域上まで延在するように、前記第２のゲート構造の前記ゲートの横方向表面の近隣に前記誘電体スペーサを形成することと、
前記シリコンゲルマニウムソース／ドレイン領域上に金属シリサイドを形成することと、
前記第１のゲート構造と前記第２のゲート構造との間にコンタクトを形成することであって、前記コンタクトの底部の少なくとも半分が前記シリコンゲルマニウムソース／ドレイン領域上の前記金属シリサイドに直接的に接する、前記コンタクトを形成することと、
を含み、
前記エピタキシーハードマスクを形成することが、
前記第１のゲート構造と前記第２のゲート構造と前記半導体材料と前記フィールド酸化物との上にエピタキシーハードマスク層を形成することと、
前記第２のゲート構造を覆い、前記第１のゲート構造と前記第２のゲート構造との間の前記エピタキシーハードマスク層の一部を露出させるように、前記エピタキシーハードマスク層の上にエピタキシーマスクを形成することであって、前記エピタキシーマスクが前記第１のゲート構造と前記第２のゲート構造との間の前記フィールド酸化物の近隣の前記半導体材料の頂部表面に重なる、前記エピタキシーマスクを形成することと、
前記エピタキシーハードマスクを形成するように前記エピタキシーマスクによって露出された前記エピタキシーハードマスク層を取り除くことと、
を含む、方法。
【請求項１１】
請求項９又は１０に記載の方法であって、
前記ソース／ドレイン領域における前記半導体材料を取り除くことが、前記ソース／ドレインキャビティにおける前記フィールド酸化物の前記側壁の一部が露出されるように実施される、方法。
【請求項１２】
請求項９又は１０に記載の方法であって、
前記ソース／ドレイン領域における前記半導体材料を取り除くことが、前記半導体材料が前記エピタキシーハードマスクの直下の前記フィールド酸化物の前記側壁上に残るように実施される、方法。
【請求項１３】
請求項９又は１０に記載の方法であって、
前記シリコンゲルマニウムソース／ドレイン領域を形成することが、エピタキシャルプロセスによって実施される、方法。
【請求項１４】
請求項９又は１０に記載の方法であって、
前記第１のゲート構造の中心から前記第２のゲート構造の中心までの横方向距離が、前記集積回路を製造するために用いられる設計ルールに従ったコンタクトされるゲート構造のための最小距離である、方法。
【請求項１５】
請求項９又は１０に記載の方法であって、
前記第１のゲート構造の中心から前記第２のゲート構造の中心までの横方向距離が１５０ナノメートル未満である、方法。
【請求項１６】
請求項９又は１０に記載の方法であって、
前記コンタクトの前記底部が幅４０ナノメートル未満である、方法。
【請求項１７】
請求項９又は１０に記載の方法であって、
前記金属シリサイドがニッケルシリサイドを含む、方法。
【請求項１８】
請求項９又は１０に記載の方法であって、
前記シリコンゲルマニウムソース／ドレイン領域の深さが５０ナノメートル〜８０ナノメートルである、方法。
【請求項１９】
請求項９又は１０に記載の方法であって、
前記金属シリサイドが実質的に平坦である、方法。
【請求項２０】
請求項９又は１０に記載の方法であって、
前記フィールド酸化物の頂部表面が、前記第１のゲート構造の下の前記半導体材料の前記頂部表面の１５ナノメートル内の共面である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して集積回路に関し、特に、集積回路におけるＭＯＳトランジスタに関連する。
【背景技術】
【０００２】
集積回路が、シリコンゲルマニウム（ＳｉＧｅ）エピタキシャルソース／ドレイン領域を備えたｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを含み得る。ＳｉＧｅソース／ドレイン領域のインスタンスが、シャロートレンチアイソレーション（ＳＴＩ）プロセスによって形成されたフィールド酸化物に隣接し得る。ＳｉＧｅソース／ドレイン領域は、シリコンゲルマニウムエピタキシャル材料とフィールド酸化物の誘電性材料との間に、高角度の表面ファセット（facet）とキャビティとを有し得る。
【０００３】
ゲート構造の横方向表面上の誘電性スペーサ材料がキャビティ内へ及びシリコンゲルマニウムエピタキシャル材料まで下方に延在し得るように、ゲート構造が、ＳｉＧｅソース／ドレイン領域の近隣のフィールド酸化物上に配置され得、ＳｉＧｅソース／ドレイン領域上の金属シリサイドのためのエリアが低減される。ＳｉＧｅソース／ドレイン領域上に配置されるコンタクトが、シリサイドエリアが低減されたため、及び場合によってはソース／ドレイン領域に対するコンタクトの整合許容差との組み合わせのため、ＰＭＯＳトランジスタに対する高抵抗接続を不利に提供し得る。
【発明の概要】
【０００４】
記載される例において、集積回路が半導体材料を含む。第１のゲート構造が、ゲート誘電体層及びゲートを含む。第２のゲート構造が、フィールド酸化物の側壁に重ならないゲートを含む。ＳｉＧｅソース／ドレイン領域が、頂部端が半導体材料の頂部表面からＳｉＧｅソース／ドレイン領域の深さの３分の１より多く延在しないように、第１及び第２のゲート構造間にある。誘電体スペーサが、ＳｉＧｅソース／ドレイン領域上まで延在して、ゲートの横方向表面の近隣にある。コンタクトが、コンタクトの底部の少なくとも半分がＳｉＧｅソース／ドレイン領域上の金属シリサイドに直接的に接するように、第１及び第２のゲート構造間にある。
【図面の簡単な説明】
【０００５】
【図１】フィールド酸化物の近隣にＰＭＯＳトランジスタを含む例示の集積回路の断面図である。
【０００６】
【図２Ａ】例示の製造シーケンスの継続的段階で示す、図１の集積回路の断面図である。
【図２Ｂ】例示の製造シーケンスの継続的段階で示す、図１の集積回路の断面図である。
【図２Ｃ】例示の製造シーケンスの継続的段階で示す、図１の集積回路の断面図である。
【図２Ｄ】例示の製造シーケンスの継続的段階で示す、図１の集積回路の断面図である。
【図２Ｅ】例示の製造シーケンスの継続的段階で示す、図１の集積回路の断面図である。
【図２Ｆ】例示の製造シーケンスの継続的段階で示す、図１の集積回路の断面図である。
【図２Ｇ】例示の製造シーケンスの継続的段階で示す、図１の集積回路の断面図である。
【０００７】
【図３Ａ】代替の例示の製造シーケンスの継続的段階で示す、図１の集積回路の代替のバージョンの断面図である。
【図３Ｂ】代替の例示の製造シーケンスの継続的段階で示す、図１の集積回路の代替のバージョンの断面図である。
【図３Ｃ】代替の例示の製造シーケンスの継続的段階で示す、図１の集積回路の代替のバージョンの断面図である。
【発明を実施するための形態】
【０００８】
フィールド酸化物に隣接するＰＭＯＳトランジスタを含む集積回路が、ＰＭＯＳトランジスタのためのゲート構造を形成すること、及びＰＭＯＳトランジスタのソース／ドレイン領域の近隣のフィールド酸化物上にゲート構造を同時に形成することによって形成される。エピタキシーハードマスク層が、ＰＭＯＳトランジスタ及びフィールド酸化物上のゲート構造の上に形成され、エピタキシーハードマスク層が、フィールド酸化物とソース／ドレイン領域における半導体材料との間の境界を覆い、半導体材料に重なるように、パターニングされる。エピタキシーキャビティエッチングが、ＰＭＯＳトランジスタのソース／ドレイン領域における集積回路の基板の半導体材料を取り除く。ＳｉＧｅ半導体材料とフィールド酸化物との間の境界の頂部端が、フィールド酸化物に隣接するソース／ドレイン領域におけるＳｉＧｅ半導体材料の深さの３分の１より多く延在しないように、ＳｉＧｅ半導体材料がソース／ドレイン領域にエピタキシャル形成される。フィールド酸化物に隣接するソース／ドレイン領域におけるＳｉＧｅの頂部表面の少なくとも３分の１が露出されるように、ＰＭＯＳゲート構造及びフィールド酸化物上のゲート構造の横方向表面上に誘電体スペーサが形成される。金属シリサイドが、フィールド酸化物に隣接するソース／ドレイン領域におけるＳｉＧｅの金属シリサイドがＳｉＧｅの頂部表面の少なくとも３分の１を覆うように、露出されたＳｉＧｅ上に形成される。コンタクトが、コンタクトの底部の少なくとも半分が、フィールド酸化物に隣接するソース／ドレイン領域におけるＳｉＧｅ上の金属シリサイドに直接的に接するように形成される。
【０００９】
図１は、フィールド酸化物の近隣にＰＭＯＳトランジスタを含む例示の集積回路の断面図である。集積回路１００は基板１０２内及び上に形成され、基板１０２は、その頂部表面において半導体材料１０４を含む。フィールド酸化物１０６が、フィールド酸化物１０６の頂部表面が実質的に、基板１０２の頂部表面１６８の、１５ナノメートル内の、共面（coplanar）であるように基板１０２に配置される。
【００１０】
ＰＭＯＳトランジスタ１１０のための第１のゲート構造１０８が、フィールド酸化物１０６に近接して基板１０２上に配置される。第１のゲート構造１０８は、基板１０２の頂部表面１６８において半導体材料１０４上に配置されるゲート誘電体層１１２を含む。ゲート誘電体層１１２は、例えば、二酸化シリコンの熱的に成長された層、或いはハフニウム酸化物又はジルコニウム酸化物などの誘電性材料の堆積された層とし得る。第１のゲート構造はまた、ゲート誘電体層１１２の上のゲート１１４を含む。ゲート１１４は、例えば、主として多結晶シリコンであり得る。第１のゲート構造はまた、ゲート１１４の横方向表面上に配置された第１の誘電体スペーサ１１６を含む。第１の誘電体スペーサ１１６は、例えば、二酸化シリコン及びシリコン窒化物の一つ又は複数の層を含み得る。
【００１１】
第２のゲート構造１１８が、半導体材料１０４に近隣してフィールド酸化物１０６上に配置される。第２のゲート構造１１８は、例えば、ゲート誘電体層１１２及び１２０が、半導体材料１０４及びフィールド酸化物１０６上に同時に堆積される堆積された誘電体層である場合など、ゲート誘電体層１２０を有し得る。第１のゲート構造１０８のゲート誘電体層１１２が、例えば、フィールド酸化物１０６上に形成しない熱的に成長された酸化物層である場合、第２のゲート構造１１８にゲート誘電体層がない可能性がある。第２のゲート構造１１８は、（ある場合）ゲート誘電体層１２０上の、又は第２のゲート構造１１８にゲート誘電体層がない場合はフィールド酸化物１０６上の、ゲート１２２を含む。ゲート１２２は、フィールド酸化物１０６の側壁１４２に重ならない。第２のゲート構造１１８は、ゲート１２２の横方向表面上に配置される第１の誘電体スペーサ１２４を含む。
【００１２】
第２のゲート構造１１８は、例えば、インバータ、NＡＮＤゲート、又はＮＯＲゲートなどの、ロジック構成要素のゲート間の接続であり得る。第２のゲート構造１１８は、代替として、電気的にイナクティブであり得、第１のゲート構造１０８のための均一なパターニングを提供するように形成され得る。第１のゲート構造１０８の中心から第２のゲート構造１１８の中心までの横方向距離１２６が、例えば、集積回路１００を製造するために用いられる設計ルールに従ったコンタクトされるゲート構造のための最小距離であり得る。この横方向距離１２６は、例えば、１５０ナノメートル未満とし得る。
【００１３】
任意選択の第３のゲート構造１２８が、第２のゲート構造１１８とは反対の第１のゲート構造１０８の近隣に配置され得る。第３のゲート構造１２８は、図１に示すような半導体材料１０４上に配置され得、又はフィールド酸化物上に配置され得る。第３のゲート構造１２８は、場合によっては第２のゲート構造１１８のゲート誘電体層１２０を参照して説明される例外はあるが、ゲート誘電体層１３０を含む。第３のゲート構造１２８は、（ある場合）ゲート誘電体層１３０上のゲート１３２、及びゲート１３２の横方向表面上に配置される第１の誘電体スペーサ１３４を含む。第３のゲート構造１２８は、ＰＭＯＳトランジスタ１１０の一部であり得、異なるＰＭＯＳトランジスタの一部であり得、又はイナクティブであり得、第１のゲート構造１０８のための均一なパターニングを提供するように形成され得る。
【００１４】
第１のゲート構造１０８の中心から第３のゲート構造１２８の中心までの横方向距離１３６を、例えば、第１のゲート構造１０８の中心から第２のゲート構造１１８の中心までの横方向距離１２６に実質的に等しくし得る。この横方向距離１３６も１５０ナノメートル未満とし得る。
【００１５】
第１のＳｉＧｅソース／ドレイン領域１３８が、第１のゲート構造１０８とフィールド酸化物１０６との間の半導体材料１０４上の基板１０２に配置される。フィールド酸化物１０６の側壁１４２における第１のＳｉＧｅソース／ドレイン領域１３８の頂部端１４０が、第１のゲート構造１０８の下の半導体材料１０４の頂部表面１６８の平面より下に配置され得る。フィールド酸化物１０６の側壁１４２における第１のＳｉＧｅソース／ドレイン領域１３８の頂部端１４０の垂直の距離１４４が、半導体材料１０４の頂部表面１６８より下の第１のＳｉＧｅソース／ドレイン領域１３８の深さ１４６の３分の１未満である。第１のＳｉＧｅソース／ドレイン領域１３８の深さ１４６は、５０ナノメートル〜８０ナノメートルとし得る。付加的なＳｉＧｅソース／ドレイン領域１４８が、第１のゲート構造１０８と第３のゲート構造１２８との間、及び場合によっては第１のゲート構造１０８とは反対の第３のゲート構造１２８の近隣で、半導体材料１０４上の基板１０２に配置される。
【００１６】
第２の誘電体スペーサ１５０が、第１のゲート構造１０８の近隣で第１のＳｉＧｅソース／ドレイン領域１３８及びＳｉＧｅソース／ドレイン領域１４８上まで延在して、第１のゲート構造１０８の第１の誘電体スペーサ１１６上に配置される。第２の誘電体スペーサ１５０は、シリコン窒化物及び／又は二酸化シリコンの一つ又は複数の層を含み得、例えば、第１のゲート構造１０８のゲート１１４の幅の３分の１から３分の２の最大横方向厚みを有し得る。ゲート１１４の幅は、ゲート１１４のゲート長と称されることもある。また、第２の誘電体スペーサ１５２が、第２のゲート構造１１８の第１の誘電体スペーサ１２４上に配置され、第１のＳｉＧｅソース／ドレイン領域１３８上まで延在する。また、第２の誘電体スペーサ１５４が、第３のゲート構造１２８の第１の誘電体スペーサ１３４上に配置され、第３のゲート構造１２８の近隣でＳｉＧｅソース／ドレイン領域１４８上まで延在する。
【００１７】
第２の誘電体スペーサ１５０、１５２、及び１５４によって露出されるエリアにおける、第１のＳｉＧｅソース／ドレイン領域１３８及び付加的なＳｉＧｅソース／ドレイン領域１４８上に、金属シリサイド１５６が配置される。金属シリサイド１５６は、第１のＳｉＧｅソース／ドレイン領域１３８の頂部表面の少なくとも３分の１を覆う。金属シリサイド１５６はまた、ゲート１１４、１２２、及び１３２の頂部に配置され得る。
【００１８】
プレメタル誘電体（ＰＭＤ）層１５８が、集積回路１００の既存の頂部表面の上に配置される。ＰＭＤ層１５８は、シリコン窒化物のライナー、ボロンリン珪酸ガラス（ＢＰＳＧ）のメイン層、及び場合によっては、シリコン窒化物、シリコンカーバイド、又はシリコンカーバイド窒化物のキャップ層など、誘電性材料の幾つかの層を含み得る。
【００１９】
コンタクト１６０がＰＭＤ層１５８に配置され、第１のＳｉＧｅソース／ドレイン領域１３８の頂部表面への電気的接続を成す。コンタクト１６０の底部の少なくとも半分が、第１のＳｉＧｅソース／ドレイン領域１３８に直接的に接する。コンタクト１６０の底部は、例えば、４０ナノメートル幅未満とし得る。付加的なコンタクト１６２がＰＭＤ層１５８に配置され得、付加的なＳｉＧｅソース／ドレイン領域１４８への電気的接続を成し得る。コンタクト１６０及び１６２は、チタン及びチタン窒化物のライナー１６４、及びタングステンの充填金属１６６を含み得る。
【００２０】
図２Ａ〜図２Ｇは、例示の製造シーケンスの継続的段階に示す、図１の集積回路の断面図である。図２Ａを参照すると、集積回路１００の形成が基板１０２で開始する。基板１０２は、例えば、単結晶シリコンウエハ、ＳＯＩ（シリコンオンインシュレータ）ウエハ、頂部表面における半導体の領域が異なる結晶配向を有する、ハイブリッド配向技術（ＨＯＴ）のウエハ、又は集積回路１００を形成するために適切なその他の基板とし得る。基板１０２は、基板１０２の頂部表面１６８まで延在する半導体材料１０４を含む。半導体材料１０４は、例えば、単結晶シリコンとし得る。
【００２１】
フィールド酸化物１０６が基板１０２に形成される。フィールド酸化物１０６は、シャロートレンチアイソレーション（ＳＴＩ）プロセスにより形成され得、このプロセスは、基板１０２においてトレンチをエッチングすること、トレンチを二酸化シリコンなどの誘電性材料で充填すること、及び化学機械研磨（ＣＭＰ）プロセスで基板１０２の頂部表面１６８の上から誘電性材料を取り除くことを含む。フィールド酸化物１０６の頂部表面は実質的に、基板１０２の頂部表面１６８の、１５ナノメートル内の、共面である。
【００２２】
第１のゲート構造１０８のゲート誘電体層１１２、及び第３のゲート構造１２８のゲート誘電体層１３０、及び場合によっては第２のゲート構造１１８のゲート誘電体層１２０が、半導体材料１０４の頂部表面１６８において形成される。この例の一つのバージョンにおいて、ゲート誘電体層１１２及び１３０が半導体材料１０４の熱酸化により形成され得、このバージョンにおいて、フィールド酸化物１０６上にゲート誘電体層は形成されず、そのため、第２のゲート構造にはゲート誘電体層がない。この実施例の別のバージョンにおいて、ゲート誘電体層１１２、１３０、及び１２０が、半導体材料１０４の頂部表面１６８及びフィールド酸化物１０６の頂部表面上の、誘電性材料の堆積により形成され得る。堆積されたゲート誘電体層１１２、１３０、及び１２０は、例えば、ハフニウム酸化物、ジルコニウム酸化物、及び／又はタンタル酸化物などの、高ｋ誘電性材料を含み得る。
【００２３】
続いて、第１のゲート構造１０８のゲート１１４、第２のゲート構造１１８のゲート１２２、及び第３のゲート構造１２８のゲート１３２が、それぞれ、ゲート誘電体層１１２、１２０（ある場合）、及び１３０上に形成される。ゲート１１４、１２２、及び１３２は、ゲート誘電体層１１２、１２０、及び１３０の上に、通常ポリシリコンと呼ばれる多結晶シリコンの層を形成すること、及び、このポリシリコンの層の上にハードマスク材料（非晶質炭素など）の層を形成することなどにより形成され得る。ゲート１１４、１２２、及び１３２のためのエリアを覆うように、ハードマスク材料の層の上にフォトレジストエッチングマスクが形成される。第１の反応性イオンエッチング（ＲＩＥ）プロセスが、ポリシリコン層の上にハードエッチングマスクを形成するように、露出されたハードマスク材料を取り除く。第２のＲＩＥプロセスが、ゲート１１４、１２２、及び１３２を形成するように、露出されたポリシリコンを取り除き、残ったフォトレジストを腐食させる（erode）。残ったハードマスク材料はその後、アッシングなどにより、取り除かれる。
【００２４】
第１のゲート構造１０８の第１の誘電体スペーサ１１６、第２のゲート構造１１８の第１の誘電体スペーサ１２４、及び第３のゲート構造１２８の第１の誘電体スペーサ１３４が、それぞれ、ゲート１１４、１２２、及び１３２の横方向表面上に形成される。第１の誘電体スペーサ１１６、１２４、及び１３４は、二酸化シリコンの層を形成するように、ゲート１１４、１２２、及び１３２の横方向表面を熱的に酸化させることにより形成され得る。続いて、二酸化シリコン及び／又はシリコン窒化物の一つ又は複数のコンフォーマル層が、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）及び／又は低圧力化学気相成長（ＬＰＣＶＤ）プロセスによりゲート１１４、１２２、及び１３２の上に形成され得る。第１の誘電体スペーサ１１６、１２４、及び１３４を形成するように、後続の異方性プラズマエッチングが、ゲート１１４、１２２、及び１３２の頂部から二酸化シリコン及びシリコン窒化物の層を取り除く。
【００２５】
エピタキシーハードマスク層１７０が、集積回路１００の既存の頂部表面の上に形成される。エピタキシーハードマスク層１７０は、例えば、ＬＰＣＶＤプロセスによって形成される２０ナノメートル〜５０ナノメートルのシリコン窒化物を含み得る。
【００２６】
エピタキシーマスク１７２が、半導体材料１０４及びフィールド酸化物１０６に接するエピタキシーハードマスク層１７０の部分を露出させて、第１のゲート構造１０８、第２のゲート構造１１８、及び第３のゲート構造１２８の上に形成される。エピタキシーマスク１７２は、フォトレジストを含み得、ゲート１１４、１２２、及び１３２のためのフォトレジストエッチングマスクを形成するために用いられるものと同様の照明源を用いるフォトリソグラフィプロセスにより形成され得る。エピタキシーマスク１７２は、第１のゲート構造１０８と第２のゲート構造１１８との間のフィールド酸化物１０６の近隣で半導体材料１０４の頂部表面１６８の一部に重なるように、及び第１のゲート構造１０８と第２のゲート構造１１８との間のエピタキシーハードマスク層１７０の一部を露出させるように、第２のゲート構造１１８の上に形成される。エピタキシーマスク１７２は、場合によっては、半導体材料１０４の頂部表面１６８の一部に重なるように、第１のゲート構造１０８の第１の誘電体スペーサ１１６を過ぎるよりも、第２のゲート構造１１８の第１の誘電体スペーサ１２４を過ぎて一層遠くまで延在し得る。この例の代替のバージョンにおいて、エピタキシーマスク１７２は、場合によっては第１のゲート構造１０８又は第３のゲート構造１２８の上に形成されない可能性もある。
【００２７】
図２Ｂを参照すると、第１のゲート構造１０８、第２のゲート構造１１８、及び第３のゲート構造１２８の上にエピタキシーハードマスク１７４を形成するように、エッチングプロセスが、エピタキシーマスク１７２によって露出された図２Ａのエピタキシーハードマスク層１７０を取り除く。第２のゲート構造１１８の上のエピタキシーハードマスク１７４は、第１のゲート構造１０８と第２のゲート構造１１８との間のフィールド酸化物１０６の近隣で半導体材料１０４の頂部表面１６８に重なる。図２Ａを参照して述べたように、この例の代替のバージョンにおいて、第１のゲート構造１０８及び第３のゲート構造１２８には、エピタキシーマスク１７２がない可能性があり、そのためエピタキシーハードマスク１７４がない可能性がある。エピタキシーマスク１７２は、エピタキシーハードマスク１７４を形成するためのエッチングプロセスが完了した後取り除かれる。
【００２８】
図２Ｃを参照すると、第１のゲート構造１０８と第２のゲート構造１１８との間の第１のソース／ドレインキャビティ１７６を形成するように、及び第１のゲート構造１０８及び第３のゲート構造１２８の近隣で付加的なソース／ドレインキャビティ１７８を形成するように、エッチングプロセスが、エピタキシーハードマスク１７４によって露出されたソース／ドレイン領域から半導体材料１０４を取り除く。第１のソース／ドレインキャビティ１７６及び付加的なソース／ドレインキャビティ１７８は、例えば、半導体材料１０４の頂部表面１６８より下に５０ナノメートル〜８０ナノメートルの深さとし得る。図２Ｂを参照して説明したように半導体材料１０４に重なるエピタキシーハードマスク１７４を形成することは、有利にも、第１のソース／ドレインキャビティ１７６の底部からフィールド酸化物１０６に沿って延在する半導体材料１０４となり、これは、図１に示す望ましいＳｉＧｅプロファイルを提供する。
【００２９】
図２Ｄを参照すると、それぞれ、第１のＳｉＧｅソース／ドレイン領域１３８及び付加的なＳｉＧｅソース／ドレイン領域１４８を形成するように、第１のソース／ドレインキャビティ１７６及び付加的なソース／ドレインキャビティ１７８にＳｉＧｅ半導体材料がエピタキシャル形成される。フィールド酸化物１０６の側壁１４２上のＳｉＧｅ半導体材料の制限された成長のため、第１のＳｉＧｅソース／ドレイン領域１３８の頂部表面ファセットが傾斜され得る。エピタキシーハードマスク１７４は、第１のソース／ドレインキャビティ１７６及び付加的なソース／ドレインキャビティ１７８を形成するためのエッチングプロセスが完了した後、リン酸を用いるプラズマエッチングプロセス又はウェットエッチングプロセスなどにより、取り除かれる。
【００３０】
図２Ｅを参照すると、誘電体スペーサ材料１８０のコンフォーマル層が、集積回路１００の既存の頂部表面の上に形成される。誘電体スペーサ材料１８０のコンフォーマル層は、シリコン窒化物及び／又は二酸化シリコンの一つ又は複数の層を含み得、ゲート１１４、１２２、及び１３２の幅の３分の１〜３分の２の総厚を有し得る。誘電体スペーサ材料１８０のコンフォーマル層は、フィールド酸化物１０６の側壁１４２における第１のＳｉＧｅソース／ドレイン領域１３８の頂部端１４０を超えて著しく厚くし得る。
【００３１】
図２Ｆを参照すると、第１のゲート構造１０８の第１の誘電体スペーサ１１６上の第２の誘電体スペーサ１５０、第２のゲート構造１１８の第１の誘電体スペーサ１２４上の第２の誘電体スペーサ１５２、及び第３のゲート構造１２８の第１の誘電体スペーサ１３４上の第２の誘電体スペーサ１５４を形成するように、異方性ＲＩＥプロセスが、ゲート１１４、１２２、及び１３２の上から図２Ｅの誘電体スペーサ材料１８０のコンフォーマル層を取り除く。フィールド酸化物１０６の側壁１４２における第１のＳｉＧｅソース／ドレイン領域１３８の頂部端１４０を超える一層厚い誘電体スペーサ材料１８０のコンフォーマル層のため、第２のゲート構造１１８上の第２の誘電体スペーサ１５２は、第１のＳｉＧｅソース／ドレイン領域１３８の角度付けられた表面ファセット上まで延在する。フィールド酸化物１０６の側壁１４２における第１のＳｉＧｅソース／ドレイン領域１３８の望ましいプロファイルは、図２Ｃを参照して説明したように半導体材料１０４に重なるエピタキシーハードマスク１７４を形成することに起因して、第１のＳｉＧｅソース／ドレイン領域１３８の角度付けられた表面ファセット上の第２の誘電体スペーサ１５２の横方向範囲を有利に制限して、第１のＳｉＧｅソース／ドレイン領域１３８の角度付けられた表面ファセットの少なくとも３分の１が露出されるようにする。
【００３２】
図２Ｇを参照すると、第２の誘電体スペーサ１５０、１５２、及び１５４によって露出されたエリアにおける第１のＳｉＧｅソース／ドレイン領域１３８及び付加的なＳｉＧｅソース／ドレイン領域１４８上に、及び場合によってはゲート１１４、１２２、及び１３２上に、金属シリサイド１５６が形成される。金属シリサイド１５６は、集積回路１００の既存の頂部表面上に金属（ニッケルなど）の層を堆積すること、その金属の一部を、露出されたＳｉＧｅ及びシリコンと反応させるように集積回路１００を加熱すること、及び、集積回路１００を硫酸及び過酸化水素の混合を含むウェットエッチャントに晒すことによって未反応の金属を選択的に取り除くこと、などにより形成され得る。続いて、図１のＰＭＤ層１５８及びコンタクト１６０及び１６２が形成される。
【００３３】
図３Ａ〜図３Ｃは、図１の集積回路の代替のバージョンの断面図であり、代替の例示の製造シーケンスの継続的段階で示す。図３Ａを参照すると、第１のソース／ドレインキャビティ１７６が形成された後に、半導体材料１０４がエピタキシーハードマスク１７４の直下のフィールド酸化物１０６の側壁１４２上に残るように、第２のゲート構造１１８の上のエピタキシーハードマスク１７４は、第１のゲート構造１０８と第２のゲート構造１１８との間の半導体材料１０４の頂部表面１６８に充分に重なる。
【００３４】
図３Ｂを参照すると、頂部表面ファセットが実質的に全て半導体材料１０４の頂部表面１６８より上にあるように、第１のＳｉＧｅソース／ドレイン領域１３８が形成される。第１のＳｉＧｅソース／ドレイン領域１３８のプロファイルは、付加的なＳｉＧｅソース／ドレイン領域１４８のプロファイルに実質的に類似し得、これは、図１に示す構成と比較して、第３のゲート構造１２８の下の半導体材料１０４における応力により一層ほぼ等しい、第１のゲート構造１０８の下の半導体材料１０４における応力を有利に提供し得る。
【００３５】
図３Ｃを参照すると、第１のＳｉＧｅソース／ドレイン領域１３８上の金属シリサイド１５６は実質的に平坦である。第１のＳｉＧｅソース／ドレイン領域１３８上の金属シリサイド１５６の幅は、付加的なＳｉＧｅソース／ドレイン領域１４８上の金属シリサイド１５６の幅より小さくし得る。
【００３６】
従って、例示の実施例において、集積回路が、ＰＭＯＳゲート構造、及び近隣のフィールド酸化物上のゲート構造を含む。エピタキシーハードマスクがＰＭＯＳソース／ドレイン領域における半導体材料に重なるように、エピタキシーハードマスクがフィールド酸化物上のゲート構造の上に形成される。フィールド酸化物におけるＳｉＧｅ半導体材料の頂部端が、フィールド酸化物に隣接するソース／ドレイン領域におけるＳｉＧｅの深さの３分の１より多く延在しないように、ＳｉＧｅ半導体材料が、ソース／ドレイン領域にエピタキシャル形成される。フィールド酸化物上のゲート構造の横方向表面上の誘電体スペーサが、ＳｉＧｅ上まで延在し、ＳｉＧｅの少なくとも３分の１が露出される。金属シリサイドがＳｉＧｅの頂部表面の少なくとも３分の１を覆う。コンタクトが、ＳｉＧｅ上の金属シリサイドに直接的に接するコンタクトの底部の少なくとも半分を有する。
【００３７】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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