(57)【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）チップ上であって、第１の出力及び第２の出力を具備する低雑音増幅器（ＬＮＡ）と、
前記ＩＣチップ上であって、前記ＬＮＡのうちの前記第２の出力を受信し、前記ＩＣチップの外部に増幅された無線周波数（ＲＦ）信号を供給するよう構成されたインタフェース回路と、
前記ＩＣチップ上であって、前記ＬＮＡのうちの前記第１の出力に結合されるバッファと、前記バッファは、前記ＩＣチップの外部から第２の増幅されたＲＦ信号を受信するよう構成される、
を具備する装置。
【請求項２】
前記ＬＮＡのうちの前記第１の出力に結合される負荷回路と、
前記負荷回路に結合されるダウンコンバータ回路と
を更に具備する請求項１に記載の装置。
【請求項３】
前記ＬＮＡのうちの前記第１の出力に結合される一次コイルと差動出力ＲＦ信号を供給する二次コイルとを有する変圧器を備える負荷回路を、更に具備する請求項１に記載の装置。
【請求項４】
集積回路（ＩＣ）チップ上であって、第１の出力及び第２の出力を具備する低雑音増幅器（ＬＮＡ）と、
前記ＩＣチップ上であって、前記ＬＮＡのうちの前記第２の出力を受信し、前記ＩＣチップの外部に増幅された無線周波数（ＲＦ）信号を供給するよう構成されたインタフェース回路と、ここにおいて、前記インタフェース回路は、前記ＬＮＡのうちの前記第２の出力に結合される一次コイルと、前記増幅されたＲＦ信号を供給する二次コイルとを有する変圧器を備える、装置。
【請求項５】
集積回路（ＩＣ）チップ上であって、第１の出力及び第２の出力を具備する低雑音増幅器（ＬＮＡ）と、
前記ＩＣチップ上であって、前記ＬＮＡのうちの前記第２の出力を受信し、前記ＩＣチップの外部に増幅された無線周波数（ＲＦ）信号を供給するよう構成されたインタフェース回路と、
第２のＩＣチップ上であって、第１の出力と第２の出力とを備える第２のＬＮＡと、
前記第２のＩＣチップ上であって、前記第２のＬＮＡのうちの前記第１の出力に結合される出力と、前記ＩＣチップ上の前記インタフェース回路に結合される入力とを備えるバッファと
を備える、装置。
【請求項６】
前記第２のＩＣチップ上であって、前記第２のＬＮＡのうちの前記第１の出力に結合されるダウンコンバート回路と、を更に備え、
前記ダウンコンバート回路は、前記ＩＣチップから前記第２のＩＣチップへインタフェース回路によって渡され、前記第２のＩＣチップ上のバッファによってバッファされ、前記ＬＮＡのうちの前記第２の出力によって供給されるＲＦ信号をダウンコンバートするように構成される、
請求項５に記載の装置。
【請求項７】
前記第２のＩＣチップ上であって前記第２のＬＮＡのうちの前記第２の出力に結合された第２のインタフェース回路を更に具備し、前記第２のインタフェース回路は、前記第２のＩＣチップの外部に第２の増幅されたＲＦ信号を供給するよう構成される、
請求項５に記載の装置。
【請求項８】
前記ＩＣチップ上であって、第１の出力と第２の出力とを備える第２のＬＮＡを更に具備し、前記ＬＮＡは、第１の帯域群に関し、前記第２のＬＮＡは、第２の帯域群に関する、
請求項１に記載の装置。
【請求項９】
前記インタフェース回路は、更に前記第２のＬＮＡの前記第１の出力に結合され、前記第２のＬＮＡからの第２の出力ＲＦ信号或いは前記ＬＮＡからの第１の出力ＲＦ信号を受信し、前記ＩＣチップの外部に前記増幅されたＲＦ信号を供給するよう構成される、
請求項８に記載の装置。
【請求項１０】
前記ＬＮＡのうちの前記第１の出力及び前記第２のＬＮＡのうちの前記第１の出力に結合され、前記ＩＣチップの外部から第２の増幅されたＲＦ信号を受信するよう構成され、バッファされたＲＦ信号を前記第２のＬＮＡのうちの前記第１の出力或いは前記ＬＮＡのうちの前記第１の出力に供給するバッファを、更に具備する請求項８に記載の装置。
【請求項１１】
前記ＬＮＡは、
入力ＲＦ信号を受信し、前記ＬＮＡのうちの前記第１の出力に第１の出力ＲＦ信号を供給するよう構成された第１の増幅器回路と、
前記入力ＲＦ信号を受信し、第２の出力ＲＦ信号を前記ＬＮＡのうちの第２の出力に供給するよう構成される第２の増幅器回路と
を具備する、請求項１に記載の装置。
【請求項１２】
前記ＬＮＡは、
第２の入力ＲＦ信号を受信し、第３の出力ＲＦ信号を前記ＬＮＡのうちの前記第１の出力に供給するよう構成された第３の増幅器回路を、
更に具備する請求項１１に記載の装置。
【請求項１３】
前記ＩＣチップ上の電力増幅器を更に備える請求項１に記載の装置。
【請求項１４】
集積回路（ＩＣ）チップ上であって、第１の出力と第２の出力とを備える低雑音増幅器（ＬＮＡ）で入力無線周波数（ＲＦ）を増幅することと、
ＩＣチップ上のインタフェース回路を有し、前記ＬＮＡのうちの前記第２の出力に結合される前記ＩＣチップの外部に増幅されたＲＦ信号を供給することと、
前記ＩＣチップ上であって、前記ＬＮＡのうちの前記第１の出力に結合されるバッファを有する前記ＩＣチップの外部から受信された第２の増幅されたＲＦ信号をバッファすることと
を具備する方法。
【請求項１５】
第２のＩＣチップ上でバッファを有するＩＣチップ上の前記インタフェース回路からの前記増幅されたＲＦ信号をバッファすることと、
前記第２のＩＣチップ上のダウンコンバート回路を有する前記バッファからのバッファされたＲＦ信号をダウンコンバートすることと
を更に具備する請求項１４に記載の方法。
【請求項１６】
集積回路（ＩＣ）チップ上に存在し、第１の出力及び第２の出力を具備する増幅手段と、
前記ＩＣチップ上に存在し、前記増幅手段のうちの前記第２の出力に結合されたインタフェース手段と、
前記ＩＣチップ上に存在し、前記増幅手段のうちの前記第１の出力に結合されるバッファ手段と、前記バッファ手段は、前記ＩＣチップの外部から第２の増幅されたＲＦ信号を受信するよう構成される、
を具備する装置。
【請求項１７】
前記増幅手段のうちの前記第１の出力に結合されるバッファ手段、を更に具備する請求項１６に記載の装置。
【請求項１８】
第２のＩＣチップ上に存在し、前記インタフェース手段からの前記増幅されたＲＦ信号をバッファするよう構成されたバッファ手段と、前記バッファ手段からのバッファされたＲＦ信号をダウンコンバートするよう構成されたダウンコンバート手段と
を更に具備する請求項１６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示は、一般的には電子機器、より具体的にはレシーバおよびトランスミッタに関する。
【背景技術】
【０００２】
[0002]無線通信システムにおける無線デバイス（例えば、セルラ電話またはスマートフォン）は、双方向通信のためにデータを送信し、受信し得る。無線デバイスは、データ送信のための送信機およびデータ受信のための受信機を含み得る。データ送信のために、送信機は、変調された無線周波数（ＲＦ）信号を取得するために、データを用いてＲＦキャリア信号を変調し得、適切な出力電力レベルを持つＲＦ信号を取得するための変調されたＲＦ信号を増幅し、アンテナを介して基地局に送信ＲＦ信号を送信し得る。データ受信のために、受信機はアンテナを介して受信されたＲＦ信号を取得し得、基地局によって送られたデータを再生するための受信されたＲＦ信号を増幅および処理し得る。
【０００３】
[0003]無線デバイスは、マルチプル（multiple）の周波数帯域および／またはマルチプルの無線技術上の通信をサポートし得る。無線デバイスは、キャリアアグリゲーションをもサポートし得、それはマルチプルのキャリア上で同時の動作である。キャリアは、通信に関して使用される周波数の範囲を指し、特定の特性と関連付けられ得る。例えば、キャリアは、キャリア上の動作を記述する制御情報および／またはシステムと関連付けられ得る。キャリアも、構成要素キャリア（ＣＣ）、周波数チャネル、セルなどとも呼ばれ得る。無線デバイスによる通信を効率的にサポートすることが望ましい。
【図面の簡単な説明】
【０００４】
【図１】[0004]図１は、無線システムと通信する無線デバイスを示す。
【図２Ａ】[0005]図２Ａ〜図２Ｄは、キャリアアグリゲーション（ＣＡ）の４つの例を示す。
【図２Ｂ】[0005]図２Ａ〜図２Ｄは、キャリアアグリゲーション（ＣＡ）の４つの例を示す。
【図２Ｃ】[0005]図２Ａ〜図２Ｄは、キャリアアグリゲーション（ＣＡ）の４つの例を示す。
【図２Ｄ】[0005]図２Ａ〜図２Ｄは、キャリアアグリゲーション（ＣＡ）の４つの例を示す。
【図３】[0006]図３は、図１における無線デバイスのブロック図を示す。
【図４】[0007]図４は、集積回路（ＩＣ）チップ上で履行された拡張可能なトランシーバを示す。
【図５】[0008]図５は、２つのＩＣチップ上で履行された拡張可能なトランシーバを示す。
【図６Ａ】[0009]図６Ａおよび図６Ｂは、図５中のトランシーバの２つの動作モードを示す。
【図６Ｂ】[0009]図６Ａおよび図６Ｂは、図５中のトランシーバの２つの動作モードを示す。
【図７】[0010]図７は、２つのＩＣチップ上で履行された拡張可能なトランシーバを示す。
【図８】[0011]図８は、３つのＩＣチップ上で履行された拡張可能なトランシーバおよびレシーバを示す。
【図９Ａ】[0012]図９Ａおよび図９Ｂは、ＬＮＡとバッファの２つの典型的なデザインを示す。
【図９Ｂ】[0012]図９Ａおよび図９Ｂは、ＬＮＡとバッファの２つの典型的なデザインを示す。
【図１０】[0013]図１０は、マルチバンドインタフェースを備えた拡張可能なトランシーバを示す。
【図１１Ａ】[0014]図１１Ａ〜図１１Ｃは、２つのＩＣチップ上で履行されるマルチバンドインタフェースを備えた２つの拡張可能なトランシーバの３つの動作モードを示す。
【図１１Ｂ】[0014]図１１Ａ〜図１１Ｃは、２つのＩＣチップ上で履行されるマルチバンドインタフェースを備えた２つの拡張可能なトランシーバの３つの動作モードを示す。
【図１１Ｃ】[0014]図１１Ａ〜図１１Ｃは、２つのＩＣチップ上で履行されるマルチバンドインタフェースを備えた２つの拡張可能なトランシーバの３つの動作モードを示す。
【図１２】[0015]図１２は、共有されるマルチバンドインタフェースを備えた拡張可能なトランシーバを示す。
【図１３】[0016]図１３は、ＲＦ受信を行なうプロセスを示す。
【発明の詳細な説明】
【０００５】
[0017]以下に述べられる詳細な説明は、本開示の例示的な設計の説明を意図するものであり、本開示が実現され得る、唯一の構成を表すことを意図したものではない。「例示的」という用語は、本明細書において、「例、事例、または例示として提供する」という意味で使用される。「例示的」なものとしてここに説明される任意の設計は、必ずしも、他の設計よりも好ましい、または利点を有するものと解釈されるべきではない。詳細な説明は、本開示の例示的な設計の完全な理解を提供することを目的とした特定の詳細を含む。ここにおいて説明される例示的な設計が、これらの具体的な詳細なしに実現され得ることを当業者は理解するだろう。いくつかの事例では、周知の構造およびデバイスが、ここに提示される例示的な設計の新規性を曖昧にすることを避けるために、ブロック図形式で示される。
【０００６】
[0018]マルチプルの周波数帯域、マルチプルのキャリア、マルチプルの無線技術および／またはマルチプルのアンテナ上のフレキシブルな動作をサポートし得る拡張可能なトランシーバおよびレシーバは、ここに示される。拡張可能なトランシーバおよびレシーバは、無線通信デバイスのような様々なタイプの電子デバイスに使用され得る。
【０００７】
[0019]図１は、無線通信システム１２０と通信する無線デバイス１１０を示す。無線システム１２０は、ロングタームエボリューション（ＬＴＥ）システム、符号分割多元接続（ＣＤＭＡ）システム、グローバル移動体通信システム（ＧＳＭ（登録商標））システム、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、またはいくつかの他の無線システムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ  １Ｘ、Ｅｖｏｌｕｔｉｏｎ−Ｄａｔａ Ｏｐｔｉｍｉｚｅｄ（ＥＶＤＯ）、時分割同期ＣＤＭＡ（ＴＤ−ＳＣＤＭＡ）、あるいはＣＤＭＡの他のあるバージョンを履行し得る。簡単にするために、図１は、２つの基地局１３０及び１３２並びに１つのシステムコントローラ１４０を含む無線システム１２０を示す。一般に、無線システムは、任意の数の基地局および任意のセットのネットワークエンティティを含み得る。
【０００８】
[0020]無線デバイス１１０は、ユーザー設備（ＵＥ）、移動局、端末、アクセス端末、加入者ユニット、ステーションなどとも呼ばれ得る。無線デバイス１１０は携帯電話、スマートフォン、タブレット、無線モデム、携帯情報端末（ＰＤＡ）、携帯型のデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレス電話機、ワイヤレスローカルループ（ＷＬＬ）ステーション、ブルーツースデバイスなどになり得る。無線デバイス１１０は、ワイヤレスシステム１２０と通信し得る。無線デバイス１１０は、さらに放送局（例えば、放送局１３４）からの信号、１つまたは複数の全地球型衛星航法システム（ＧＮＳＳ）などにおける衛星（例えば、衛星１５０）からの信号などを受信し得る。無線デバイス１１０は、ＬＴＥ、ＷＣＤＭＡ、ＣＤＭＡ  １Ｘ、ＥＶＤＯ、ＴＤ−ＳＣＤＭＡ、ＧＳＭ、８０２．１１などのような無線通信に関する１つまたは複数の無線技術をサポートし得る。
【０００９】
[0021]無線デバイス１１０は、マルチプルのキャリア上での動作である、キャリアアグリゲーションをサポートし得る。キャリアアグリゲーションは、マルチキャリア動作とも称され得る。無線デバイス１１０は、１０００メガヘルツ（ＭＨｚ）未満の周波数をカバーする低帯域（ＬＢ）、１０００ＭＨｚから２３００ＭＨｚまでの周波数をカバーする中帯域（ＭＢ）、および／または２３００ＭＨｚを超える周波数をカバーする高帯域（ＨＢ）中で作動し得る。例えば、低帯域は６９８〜９６０ＭＨｚをカバーし、中帯域は、１４７５〜２１７０ＭＨｚをカバーし、また高帯域は２３００〜２６９０ＭＨｚおよび３４００〜３８００ＭＨｚまでをカバーし得る。低帯域、中帯域、および高帯域は、３つの帯域の群（または帯域群）を指し、各帯域群は、多数の周波数帯域（または、単に「帯域」）を含む。各帯域は、２００ＭＨｚまでカバーし得、１つまたは複数のキャリアを含み得る。各キャリアは、ＬＴＥにおいて２０ＭＨｚまでカバーし得る。ＬＴＥリリース１１は、３５帯域をサポートし、それらはＬＴＥ／ＵＭＴＳ帯域とも称され、３ＧＰＰＴＳ３６．１０１に記載されている。無線デバイス１１０は、ＬＴＥリリース１１中の１つまたは２つの帯域において５つまでのキャリアによって構成され得る。
【００１０】
[0022]一般的に、キャリアアグリゲーション（ＣＡ）は、帯域内ＣＡおよび帯域間ＣＡの２種類に分類され得る。帯域内ＣＡは、同一の帯域内の複数のキャリア上の動作を指す。帯域間ＣＡは、異なる帯域における複数のキャリア上の動作を指す。
【００１１】
[0023]図２Ａは、隣接する帯域内ＣＡの例を示す。図２Ａ中で示される例において、無線デバイス１１０は、低帯域における１つの帯域中に４つの隣接するキャリアを形成する。無線デバイス１１０は、同じ帯域内での４つの隣接するキャリア上での送信信号を送信および／または受信し得る。
【００１２】
[0024]図２Ｂは、隣接しない帯域内ＣＡの例を示す。図２Ｂ中で示される例において、無線デバイス１１０は低帯域中の１つの帯域における４つの隣接しないキャリアで形成される。キャリアは、５ＭＨｚ、１０ＭＨｚ、またはいくつかの他の量によって分離されることができる。無線デバイス１１０は、同じ帯域内で４つの隣接しないキャリア上の送信信号を送信および／または受信し得る。
【００１３】
[0025]図２Ｃは、同じ帯域群中での帯域内ＣＡの例を示す。図２Ｃ中で示される例において、無線デバイス１１０は、低帯域における２つの帯域中の４つのキャリアで形成される。無線デバイス１１０は、同じ帯域群内の異なる帯域中の４つのキャリア上の送信信号を送信および／または受信し得る。
【００１４】
[0026]図２Ｄは、異なる帯域群内の帯域間ＣＡの例を示す。図２Ｄに示される例では、無線デバイス１１０は、異なる帯域群における２つの帯域中の４つのキャリアによって構成され、それは低帯域中の１つの帯域における２つのキャリア、および中帯域中の別の帯域における２つの追加のキャリアを含む。無線デバイス１１０は、異なる帯域群における異なる帯域中の４つのキャリア上の送信信号を送信しおよび／または受信し得る。
【００１５】
[0027]図２Ａ〜図２Ｄは、キャリアアグリゲーションの４つの例を示す。キャリアアグリゲーションは、帯域および帯域群の他の組み合わせに対してもサポートされ得る。
【００１６】
[0028]図３は、図１中の無線デバイス１１０の典型的なデザインのブロック図を示す。例示的なデザインにおいて、無線デバイス１１０は、第１のアンテナ３１０に結合されたトランシーバ３２０、第２のアンテナ３１２に結合された受信機３２２、およびデータプロセッサ／コントローラ３８０を含む。トランシーバ３２０は、マルチプルの周波数帯、マルチプルの無線技術、キャリアアグリゲーションなどをサポートするためのマルチプルのＫ個のトランスミッタ３５０ｐａから３５０ｐｋ及びマルチプルのＫ個のレシーバ３３０ｐａから３３０ｐｋを含む。トランシーバ３２２は、マルチプルの送信アンテナからマルチプルの受信アンテナなどへの、マルチプルの周波数帯域、マルチプルの無線技術、キャリアアグリゲーション、受信ダイバシティ、多入力多出力（ＭＩＭＯ）送信をサポートするためのＬ個のレシーバ３３０ｓａ〜３３０ｓｌ、Ｌ個のトランスミッタ３５０ｓａ〜３５０ｓｌを含む。
【００１７】
[0029]図３に示される典型的なデザインでは、レシーバ３３０はそれぞれＬＮＡ３４０及び受信回路３４２を含む。データ受信に関して、アンテナ３１０は、基地局および／または他の送信局から信号を受信し、受信ＲＦ信号を供給し、それはアンテナインタフェース回路３２４を通じて送信され、選択された受信機への入力ＲＦ信号として示される。アンテナインタフェース回路３２４は、スイッチ、送受切り替え器、送信フィルタ、受信フィルタ、整合回路などを含み得る。以下説明は、レシーバ３３０ｐａが選択されたレシーバであると仮定する。レシーバ３３０ｐａ内で、ＬＮＡ３４０ｐａは、入力ＲＦ信号を増幅し、出力ＲＦ信号を提供する。受信回路３４２ｐａは、出力ＲＦ信号をＲＦからベースバンドへダウンコンバートし、ダウンコンバートされた信号を増幅しフィルタし、そして、データ処理装置３８０にアナログ入力信号を供給する。受信回路３４２ｐａは、ミキサ、フィルタ、増幅器、整合回路、発振器、局部発振（ＬＯ）発生回路、位相ロックループ（ＰＬＬ）などを含み得る。トランシーバ３２０及び３２２中の各々の残りのレシーバ３３０のそれぞれは、レシーバ３３０ｐａのような同様の方法で動作し得る。
【００１８】
[0030]図３中に示される典型的な設計では、トランスミッタ３５０は、それぞれ送信回路３５２および電力増幅器（ＰＡ）３５４を含む。データ送信に関して、データプロセッサ３８０は、データが送信されるように処理（例えば、符号化および変調）し、アナログ出力信号を選択されたトランスミッタに供給する。下記説明は、トランスミッタ３５０ｐａが選択されたトランスミッタであると仮定する。トランスミッタ３５０ｐａ内で、送信回路３５２ｐａは、増幅し、フィルタし、およびベースバンドからＲＦへアナログ出力信号アップコンバータし、調整されたＲＦ信号を提供する。送信回路３５２ｐａは、増幅器、フィルタ、ミキサ、整合回路、発振器、ＬＯ生成器、ＰＬＬなどを含み得る。ＰＡ３５４ｐａは、調整されたＲＦ信号を受信し増幅し、適切な出力電力レベルを有する送信ＲＦ信号を提供する。送信ＲＦ信号は、アンテナインタフェース回路３２４を通じて送信され、アンテナ３１０を介して送信される。トランシーバ３２０および３２２中の残りのトランスミッタ３５０はそれぞれ、トランスミッタ３５０ｐａのような同様の方法で作動し得る。
【００１９】
[0031]図３は、レシーバ３３０およびトランスミッタ３５０の典型的な設計を示す。レシーバとトランスミッタは、さらにフィルタ、整合回路などのような図３に示されない他の回路をも含み得る。トランシーバ３２０および３２２の全てあるいは一部は、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦＩＣ（ＲＦＩＣ）、混合信号のＩＣ上などで履行され得る。例えば、トランシーバ３２０および３２２内のＬＮＡ３４０及び受信回路３４２は、下記に説明されるように、マルチプルのＩＣチップ上で履行され得る。トランシーバ３２０および３２２における回路も、他の方法で履行され得る。
【００２０】
[0032]データ処理装置／コントローラ３８０は、無線デバイス１１０のための各種機能を実行し得る。例えば、データプロセッサ３８０は、レシーバ３３０を介して受信されるデータ、およびトランスミッタ３５０を介して送信されるデータに関する処理を実行し得る。コントローラ３８０は、トランシーバ３２０および３２２内の様々な回路の動作を制御し得る。メモリ３８２は、データプロセッサ／コントローラ３８０のためのプログラムコードおよびデータを記憶し得る。データプロセッサ／コントローラ３８０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上で履行され得る。
【００２１】
[0033]無線デバイス１１０は、ＣＡをサポートし得、そして（ｉ）異なる周波数でマルチプルのダウンリンク・キャリア上の１つまたは複数のセルによって送信されたマルチプルのダウンリンク信号を受信し、および／または（ｉｉ）マルチプルのアップリンク・キャリア上の１つまたは複数のセルにマルチプルのアップリンク信号を送信し得る。ＣＡをサポートするためのトランスミッタおよびレシーバは、単一のＩＣチップ上で履行され得る。しかしながら、ＩＣチップ上の限定された端子間アイソレーションに起因する、ある送信（ＴＸ）及び受信（ＲＸ）帯におけるトランスミッタとレシーバとの間のアイソレーションの必要条件を満たすことは、困難であり、不可能かもしれない。
【００２２】
[0034]例えば、ＣＡ間モードにおいて、あるＴＸとＲＸ帯（例えば、ＵＭＴＳ帯の４と１７）間のアイソレーションの必要条件は、１００デシベル（ｄＢ）となり得、それは端子間アイソレーションがアイソレーションの必要条件よりも劣っているため、達成するのには困難であり、不可能となり得る。オンチップ送信フィルタリングは、端子間ＲＸ／ＴＸアイソレーションを改善し得るが、（ｉ）トランスミッタの性能を悪化させ、（ｉｉ）同じＩＣチップ上の他のＲＸ／ＴＸ結合作用を低減し得ない。更に、同じＩＣチップ上で同時に作動する、マルチプルのＰＬＬおよびＬＯ生成器からの擬似信号は、トランスミッタの性能を悪化させ得る。レシーバの感度も粗末な誤りとアイソレーション性能に起因して悪化され得る。
【００２３】
[0035]本開示の観点において、マルチプルのＩＣチップ上で履行された拡張可能なトランシーバおよびレシーバは、ＣＡをサポートし、上で説明された問題を軽減するために使用され得る。マルチプルのＩＣチップ上のトランスミッタとレシーバは、これらのトランスミッタとレシーバとの間の干渉が低減され得るように、使用のために選択され得る。例として、バンド間ＣＡについては、１つのＩＣチップ上のトランスミッタおよびレシーバは１つのバンド上での通信のために使用され得、別のＩＣチップ上の別のトランスミッタおよび別レシーバは、別帯域上での通信のために使用され得る。これは、単一のチップの設計中で遭遇した誤ったアイソレーション問題を低減し得る。
【００２４】
[0036]図４は、ＩＣチップ４１０上で履行された、拡張可能なトランシーバ４２０の典型的な設計のブロック図を示す。トランシーバ４２０は、拡張可能な（Ｍ、１）のレシーバ４３０およびトランスミッタ４９０を具備する。一般に、（Ｍ、Ｌ）のレシーバは、（ｉ）同じＩＣチップ上のダウンコンバータに結合されたＭ個の「オンチップ」出力、および（ｉｉ）１つまたは複数の他のレシーバオフチップに結合されたＬ個の「オフチップ」出力を含む。ここでの記述では、「オンチップ」は、ＩＣチップ内での信号の意図された宛先を指し、「オフチップ」は、ＩＣチップの外部での信号の意図された宛先を指す。「オンチップ出力」は、その信号がＩＣチップ内での回路に関して意図される出力であり、そして「オフチップ出力」は、その信号がＩＣチップの外部の回路に関して意図される出力である。オンチップ出力およびオフチップ出力は両者とも、物理的にＩＣチップ上に配置され得るが、これら出力からの信号は、異なる意図された宛先を有する。
【００２５】
[0037]図４中に示される典型的な設計では、レシーバ４３０は、Ｎ個の入力（例えばＮ個の異なる帯域）を有するＬＮＡ４４０、同時に受信し得るキャリアのＭ個のセットに関するＭ個のオンチップ出力、および１つのオフチップ出力、を含み、そこで、一般的にはＬＮＡ４４０は、図３中の任意のＬＮＡ３３０のために使用され得る。ＬＮＡ４４０のＮ個の入力は、ＲＦｉｎ１からＲＦｉｎＮの、Ｎ個の入力ＲＦ信号を受信する。ＬＮＡ４４０のＭ個のオンチップ出力は、Ｍ個の負荷回路４５０〜４５２に結合され、それは更にＭ個のダウンコンバータ４６０〜４６２のそれぞれに結合される。Ｍ個のダウンコンバータ４６０〜４６２は、Ｍ個の負荷回路４５０〜４５２のそれぞれから出力ＲＦ信号を受信する。ダウンコンバータはそれぞれ、ＲＦからベースバンドあるいは中間周波数までの、その出力ＲＦ信号について直交周波数逓降変換（quadrature downconversion）を行なうための２つのミキサを含み得る。インタフェース回路４７０は、ＬＮＡ４４０のオフチップ出力と、別のＩＣチップ（図４に示されない）上の外部受信機に増幅されたＲＦ信号RFampinを供給する出力と、に結合された入力を有する。バッファ４８０は、別のＩＣチップ上の別のレシーバから、増幅されたＲＦ信号RFampinを受信するその入力、およびＬＮＡ４４０の第１のオンチップ出力に結合されたその出力を有する。
【００２６】
[0038]図４中に示される一典型的なデザインにおいて、トランスミッタ４９０は、ＰＡ４９４に結合されるアップコンバータ回路４９２を含む。アップコンバータ回路４９２は、ベースバンドからＲＦへ出力ベースバンド信号の直交アップコンバータを実行するための２つのミキサを含み得る。ＰＡ４９４は、アップコンバータ４９２の出力に結合される。ＰＡ４９４は、アップコンバータ回路４９２から調整されたＲＦ信号を受信し、増幅し、送信ＲＦ信号を提供する。
【００２７】
[0039]図４は、拡張可能なレシーバ４３０およびトランスミッタ４９０の一典型的なデザインを示し、これは、他方法でも履行され得る。別の典型的な設計において、（ｉ）拡張可能なレシーバ４３０は、あらゆる外部受信機を駆動するためのインタフェース回路４７０を含まず、あるいは（ｉｉ）１以上の外部受信機を駆動するための１つ以上のインタフェース回路４７０を含み得る。更に別の典型的な設計において、拡張可能なレシーバ４３０は、（ｉ）あらゆる外部受信機から増幅されたＲＦ信号を受信するためのバッファ４８０を含まず、あるいは（ｉｉ）１つ以上の外部受信機からの増幅されたＲＦ信号を受信するための１つより多くのバッファ４８０を含み得る。
【００２８】
[0040]図５は、ＩＣチップ５１０および５１２上でそれぞれ履行される２つの拡張可能なトランシーバ５２０及び５２２の一典型的なデザインのブロック図を示す。トランシーバ５２０は、（ｉ）２つのオンチップ出力および１つのオフチップ出力を有する拡張可能な（２、１）レシーバ５３０、および（ｉｉ）トランスミッタ５９０を備える。トランシーバ５２２は、（ｉ）１つのオンチップ出力および２つのオフチップ出力を有する拡張可能な（１、２）レシーバ５３２、および（ｉｉ）トランスミッタ５９１を備える。
【００２９】
[0041]図５中に示される典型的な設計において、レシーバ５３０は、Ｎ個の入力（例えば、Ｎ個の異なる帯域）を有するＬＮＡ５４０、同時に受信し得る２セットのキャリアに関する２つのオンチップ出力、および１つのオフチップ出力を含み、ここにおいてＬＮＡ５４０は、図３中の任意のＬＮＡ３３０のために使用され得る。ＬＮＡ５４０のＮ個の入力は、Ｎ個の入力ＲＦ信号までを受信する。ＬＮＡ５４０の２つのオンチップ出力は、２つの負荷回路５５０および５５２に結合され、それらは更に２つのダウンコンバータ５６０および５６２のそれぞれに結合される。図５中に示される典型的な設計において、負荷回路はそれぞれ、一次コイルと二次コイルを備える変圧器を含む。負荷回路５５０および５５２に関する２つの変圧器は、ＬＮＡ５４０の２つのオンチップ出力に結合されるそれらの一次コイル、および２つのダウンコンバータ５６０から５６２に結合されるそれらの二次コイル、を有する。各一次コイルの他端は電源ＶＤＤに結合される。負荷回路５５０および５５２も他の方法で履行され得る。例えば、負荷回路はインダクタ、および場合によってはＬＮＡのオンチップ出力と電源との間で結合されるキャパシタを含み得る。ダウンコンバータ５６０および５６２は、負荷回路５５０および５５２のそれぞれからの差動出力ＲＦ信号をそれぞれ受信する。ダウンコンバータはそれぞれ、ＲＦからベースバンドあるいは中間周波数にその差動出力ＲＦ信号について直交周波数逓降変換を行なうための２つのミキサを含み得る。
【００３０】
[0042]インタフェース回路５７０は、ＬＮＡ５４０のオフチップ出力に結合される入力、および別のＩＣチップ５１２上の外部受信機５３２に増幅されたＲＦ信号を供給する出力を有する。図５中に示される典型的な設計において、インタフェース回路５７０は、ＬＮＡ５４０のオフチップ出力に結合されるその一次コイル、および増幅されたＲＦ信号を提供するその二次コイルを有する変圧器を具備する。別の典型的な設計において、インタフェース回路５７０は、インタフェース回路５７０の入出力間で結合されるキャパシタを具備し得る。インタフェース回路５７０も他の回路に履行され得る。バッファ５８０は、別のＩＣチップ５１２上の外部受信機５３２からの増幅されたＲＦ信号を受信するその入力、およびＬＮＡ５４０の第１のオンチップ出力に結合されるその出力を有している。従って、変圧器５５０の一次コイルは、ＬＮＡ５４０の第１のオンチップ出力およびバッファ５８０の出力の両方に結合される。
【００３１】
[0043]図５に示される典型的な設計において、レシーバ５３２は、Ｋ個の入力（例えばＫ個のための異なる帯域）、１つのオンチップ出力および２つのオフチップ出力を有し、ここにおいて、ＬＮＡ５４２は、図３中の任意のＬＮＡのために使用され得る。ＬＮＡ５４２のＫ個の入力は、Ｋ個の入力ＲＦ信号までを受信する。ＬＮＡ５４２のオンチップ出力は、負荷回路５５４に結合され、それは更にダウンコンバータ５６４に結合される。図５に示される典型的な設計において、負荷回路５５４は、ＬＮＡ５４２のオンチップ出力に結合された一次コイル、およびダウンコンバータ５６４に結合された二次コイルを具備する変圧器を含む。負荷回路５５４も他の方法で履行され得る。ダウンコンバータ５６４は、負荷回路５５４からの差動出力ＲＦ信号を受信し、差動出力ＲＦ信号の直交周波数逓降変換を行なう。
【００３２】
[0044]２つのインタフェース回路５７２および５７４がＬＮＡ５４２の２つのオフチップ出力に結合される。図５に示される典型的な設計において、インタフェース回路はそれぞれ、ＬＮＡ５４２のそれぞれのオフチップ出力に結合されるその一次コイル、および増幅されたＲＦ信号を提供するその二次コイルを有する変圧器を具備する。バッファ５８２は、別のＩＣチップ５１０上の外部受信機５３０から増幅されたＲＦ信号を受信するその入力、およびＬＮＡ５４２のオンチップ出力に結合されるその出力を有している。
【００３３】
[0045]図５に示される典型的な設計において、ＩＣチップ５１０上のインタフェース回路５７０の出力は、信号線５７６を介して別のＩＣチップ５１２上のバッファ５８２の入力に結合される。ＩＣチップ５１２内のインタフェース回路５７２の出力は、信号線５７８を介して別のＩＣチップ５１０上のバッファ５８０の入力に結合される。ＩＣチップ５１２上のインタフェース回路５７４の出力は、別のＩＣチップ上の別のバッファの入力に結合され得る。信号線５７６および５７８は、ＩＣチップ５１０および５１２に関する良好な入力整合を提供するために設計され得、固有の特性インピーダンス（５０オーム）を有し得る。
【００３４】
[0046]図５に示される典型的な設計において、トランスミッタ５９０は、ＩＣチップ５１０上のアップコンバータ回路５９２およびＰＡ５９４を含む。トランスミッタ５９１は、ＩＣチップ５１２上のアップコンバータ回路５９３およびＰＡ５９５を含む。トランスミッタのそれぞれは、さらに他の回路をも含み得る。
【００３５】
[0047] 図６Ａは、２つの帯域をサポートするための第１のオペレーティングモード中のレシーバ５３０および５３２の動作を示す。この例において、ＩＣチップ５１０上のＬＮＡ５４０は、負荷回路５５０に第１の帯域に関する第１の出力ＲＦ信号を提供し、それはダウンコンバータ回路５６０に第１の差動出力ＲＦ信号を供給する。ＩＣチップ５１２上のＬＮＡ５４２は、負荷回路５５４に第２の帯域に関する第２の出力ＲＦ信号を提供し、それはダウンコンバータ回路５６４に第２の差動出力ＲＦ信号を供給する。ＩＣチップ５１０上のレシーバ５３０と、ＩＣチップ５１２上のレシーバ５３２と、の間を通過するＲＦ信号はない。
【００３６】
[0048]図６Ｂは、ＩＣチップ５１０と５１２との間の相互接続を持った１つの帯域をサポートための第２のオペレーティングモード中のレシーバ５３０および５３２の動作を示す。この例において、ＩＣチップ５１０上のＬＮＡ５４０は、ＩＣチップ５１０上のインタフェース回路５７０を介して送られる出力ＲＦ信号を、ＩＣチップ５１２上のレシーバ５３２に供給する。ＩＣチップ５１２内では、出力ＲＦ信号は、ＩＣチップ５１２上のバッファ５８２によってバッファされ、負荷回路５５４によって渡され、ダウンコンバータ回路５６４に供給される。ＩＣチップ５１２上のＬＮＡ５４２は無効になる。
【００３７】
[0049]２つの帯域をサポートするための第３のオペレーティングモードにおいて、図６Ａの中で示されるように、ＬＮＡ５４０は、負荷回路５５０を介して第１の出力ＲＦ信号をダウンコンバータ回路５６０に供給する。図６Ｂの中で示されるように、ＬＮＡ５４０はさらに、インタフェース回路５７０を介してバッファ５８２、負荷回路５５４、及びダウンコンバータ回路５６４に第２の出力ＲＦ信号を提供する。ＬＮＡ５４０は、このように２つのＩＣチップ５１０および５１２上の両方のダウンコンバータ５６０及び５６４を駆動する。
【００３８】
[0050]様々な他のオペレーティングモードもＬＮＡ５４０および５４２によってサポートされ得る。一般に、１つのＬＮＡあるいは両方のＬＮＡは、任意の所定の時点で使用可能とされ得る。使用可能とされたＬＮＡはそれぞれ、１つまたは複数のオンチップ・ダウンコンバータ回路および／またはオフチップ・ダウンコンバータ回路を駆動し得る。１つまたは複数のオンチップおよび／またはオフチップ・ダウンコンバータ回路がアイソレーションおよび／または他の基準に基づいて選択され得る。
【００３９】
[0051]図７は、２つのＩＣチップ７１０および７１２上でそれぞれ履行された、２つの拡張可能なトランシーバ７２０および７２２の典型的なデザインのブロック図を示す。図７に示される典型的な設計において、トランシーバ７２０は、（ｉ）低帯域、中帯域、広帯域に関する３つのトランスミッタ７９０ａ、７９０ｂおよび７９０ｃ並びに３つの拡張可能な（２、１）レシーバ７３０ａ、７３０ｂおよび７３０ｃを具備する。レシーバ７３０はそれぞれ、ＬＮＡ７４０、２つの負荷回路７５０および７５２、２つのダウンコンバータ回路７６０と７６２、インタフェース回路７７０およびバッファ７８０を含み、それらは、ＬＮＡ５４０、負荷回路５５０及び５５２、ダウンコンバータ回路５６０及び５６２、インタフェース回路５７０、並びにバッファ５８０に関して記述したように結合される。トランスミッタ７９０はそれぞれ、ＰＡ７９４に結合されたアップコンバータ回路７９２を含む。
【００４０】
[0052]図７に示される典型的な設計において、トランシーバ７２２は、（ｉ）低帯域、中帯域、及び広帯域のそれぞれに関するトランスミッタ７９１ａ、７９１ｂおよび７９１ｃ、並びに３の拡張可能な（１、２）レシーバ７３２ａ、７３２ｂおよび７３２ｃを具備する。レシーバ７３２は、それぞれＬＮＡ７４２、負荷回路７５４、ダウンコンバータ回路７６４、２つのインタフェース回路７７２および７７４、並びにバッファ７８２を含み、それらは、図５中のＬＮＡ５４２、負荷回路５５４、ダウンコンバータ回路５６４、インタフェース回路５７２および５７４並びにバッファ５８２に関して上述したように結合される。トランスミッタ７９１はそれぞれ、ＰＡ７９５に結合されたアップコンバータ回路７９３を含む。
【００４１】
[0053]図７は、各帯域群に関するレシーバ７３０と７３２との間の相互接続の典型的なデザインを示す。低帯域に関して、ＩＣチップ７１０上のインタフェース回路７７０ａの出力は、ＩＣチップ７１２上のバッファ７８２ａの入力に結合される。ＩＣチップ７１２内のインタフェース回路７７２ａの出力は、ＩＣチップ７１０上のバッファ７８０ａの入力に結合される。広帯域のためのインタフェース回路７７０ｃ及び７７２ｃ並びにバッファ７８０ｃ及び７８２ｃだけでなく、中帯域のためのインタフェース回路７７０ｂ及び７７２ｂ並びにバッファ７８０ｂ及び７８２ｂは、低帯域のためのインタフェース回路７７０ａ及び７７２ａ並びにバッファ７８０ａ及び７８２ａのような同様の方法で結合される。
【００４２】
[0054]レシーバ７３０ａ及び７３２ａ並びにトランスミッタ７９０ａ及び７９１ａ中の回路は、低帯域のために設計される。レシーバ７３０ｂ及び７３２ｂ並びにトランスミッタ７９０ｂ及び７９１ｂ中の回路は、中帯域のために設計される。レシーバ７３０ｃ及び７３２ｃ並びにトランスミッタ７９０ｃ及び７９１ｃ中の回路は、広帯域のために設計される。レシーバ７３０あるいは７３２のそれぞれは、その帯域群の中で１つまたは複数の帯域をサポートし得る。同様に、トランスミッタ７９０あるいは７９１のそれぞれは、その帯域群中で１つまたは複数の帯域をサポートし得る。
【００４３】
[0055]図８は、３つのＩＣチップ７１０、７１２および７１４上でそれぞれ履行された、２つの拡張可能なトランシーバ７２０および７２２、ならびに拡張可能なレシーバ７２４の典型的なデザインのブロック図を示す。トランシーバ７２０および７２２は、図７に関して上述される。図８に示される典型的な設計では、レシーバ７２４は、低帯域、中帯域および高帯域に関する３の拡張可能な（１、２）レシーバ７３４ａ、７３４ｂおよび７３４ｃをそれぞれ含む。レシーバ７３４はそれぞれ、ＬＮＡ７４４、負荷回路７５６、ダウンコンバータ回路７６６、２つのインタフェース回路７７６および７７８、ならびにバッファ７８４を含み、それは図５中のＬＮＡ５４２、負荷回路５５４、ダウンコンバータ回路５６４、インタフェース回路５７２および５７４ならびにバッファ５８２のような同様の方法で結合される。ＩＣチップ７１２上のインタフェース回路７７４ａ、７７４ｂおよび７７４ｃの出力は、ＩＣチップ７１４上のバッファ７８４ａ、７８４ｂおよび７８４ｃのそれぞれの入力に結合される。ＩＣチップ７１４上のインタフェース回路７７６ａ、７７６ｂ、７７６ｃ、７７８ａ、７７８ｂおよび７７８ｃは、他のＩＣチップ上の、例えば他のレシーバに結合され得る。
【００４４】
[0056]別の典型的な設計では、２つの拡張可能なトランシーバおよび拡張可能なレシーバが３つのＩＣチップ上で履行され得る。第１の拡張可能なトランシーバは、（トランシーバ７２０の代わりに）図７の中のトランシーバ７２２を含み得る。第２の拡張可能なトランシーバは、図７の中のトランシーバ７２２を含み得る。拡張可能なレシーバは、図８の中のレシーバ７２４を含み得る。さらに別の典型的な設計では、３つの拡張可能なトランシーバが３つのＩＣチップ上で履行され得る。第１の拡張可能なトランシーバは、図７の中のトランシーバ７２０を含み得、第２の拡張可能なトランシーバは、図７の中のトランシーバ７２２を含み得、また、３番目の拡張可能なトランシーバは、図７の中のトランシーバ７２２を含み得る。一般に、いかなる数の拡張可能なトランシーバおよびいかなる数の拡張可能なレシーバも、あらゆる数のＩＣチップ上で履行され得る。拡張可能なトランシーバはそれぞれ、あらゆる数の帯域群、無線技術などに関するあらゆる数の拡張可能なレシーバを含み得る。拡張可能なレシーバはそれぞれ、あらゆる数のオンチップＬＮＡ出力およびあらゆる数のオフチップＬＮＡ出力を含み得る。拡張可能なトランシーバは、（ｉ）同一か異なる数のオンチップＬＮＡ出力および（ｉｉ）同一か異なる数のオフチップＬＮＡ出力を有する多数の拡張可能なレシーバを含み得る。
【００４５】
[0057]図５〜８に示されるように、多数のキャリアを介した通信は、マルチプルのＩＣチップ上に履行されたレシーバとトランスミッタがサポートされ得る。所定のＲＸ帯域のために増幅されたＲＦ信号は、対がないＴＸバンドからの誤った内容を減らすためにＴＸ帯域と一致するためのマルチプル（multiple）のＩＣチップ間で送信され得る。拡張可能なトランシーバのモジューラ設計は、互いに結合されるべきあらゆる数のＩＣチップに、あらゆる数のキャリア、あらゆる数の帯域およびあらゆる数の帯域群のサポートすることを可能にする。ＬＯ漏れはＩＣチップを横断してバッファされたインタフェースにより減少され得る。
【００４６】
[0058]１つまたは複数のオンチップ出力および１つまたは複数のオフチップ出力を備えた多出力ＬＮＡは、様々な回路アーキテクチャで履行され得る。入って来る増幅されたＲＦ信号を受信するためのバッファも様々な回路アーキテクチャで履行され得る。多出力ＬＮＡおよびバッファのいくつかの典型的なデザインが下記に述べられる。多出力ＬＮＡおよびバッファも様々なタイプのトランジスタで履行され得る。Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタで履行された、多出力ＬＮＡおよびバッファのいくつかの典型的なデザインが下記に述べられる。
【００４７】
[0059]図９Ａは、多出力ＬＮＡ９４０及び９４２並びにバッファ９８０及び９８２の典型的なデザインの概略図を示す。ＩＣチップ９１０上で履行された拡張可能なレシーバ９３０は、ＬＮＡ９４０、負荷回路９５０、インタフェース回路９７０およびバッファ９８０を含む。ＩＣチップ９１２上で履行された拡張可能なレシーバ９３２はＬＮＡ９４２、負荷回路９５２、インタフェース回路９７２およびバッファ９８２を含む。
【００４８】
[0060]図９Ａの中で示される典型的な設計では、ＬＮＡ９４０は、２つの増幅器回路９４１および９５１を含む。増幅器回路９４１は、第１の入力ＲＦ信号（ＲＦｉｎ１）を受信し、ＬＮＡ９４０のオンチップ出力に第１の出力ＲＦ信号を供給する。増幅器回路９５１は、同じＲＦｉｎ１信号を受信し、ＬＮＡ９４０のオフチップ出力に第２の出力ＲＦ信号を供給する。増幅器回路９４１は、利得トランジスタ９４６、カスコードトランジスタ９４８およびソース・デジェネレーションインダクタ９４４を含む。利得トランジスタ９４６は、インダクタ９４４の一端に結合されたそのソース及びＲＦｉｎ１信号を受信するそのゲートを有する。インダクタ９４４の他端は、回路接地に結合される。カスコードトランジスタ９４８は、利得トランジスタ９４６のドレインに結合されるそのソース、Ｖ１ａ制御信号を受信するそのゲート、および負荷回路９５０に第１の出力ＲＦ信号を供給するそのドレインを有する。増幅器回路９５１は、利得トランジスタ９５６、カスコードトランジスタ９５８およびソース・デジェネレーションコンダクタ９５４を含み、それは、増幅器回路９４１中の利得トランジスタ９４６、カスコードトランジスタ９４８およびソース・デジェネレーションインダクタ９４４のような同様の方法で結合される。利得トランジスタ９５６は、ＲＦｉｎ１信号を受信するそのゲートを有する。カスコードトランジスタ９５８は、Ｖ２ａ制御信号を受信するそのゲート、およびインタフェース回路９７０に第２の出力ＲＦ信号を供給するそのドレインを有する。
【００４９】
[0061]図９Ａ中で示される典型的な設計では、バッファ９８０は電流バッファトランジスタ９８６およびカスコードトランジスタ９８８を含む。トランジスタ９８６は、Ｖｂ２制御信号を受信するそのゲート、および入って来る増幅されたＲＦ信号を受信するそのソースを有する。カスコードトランジスタ９８８は、トランジスタ９８６のドレインに結合されるそのソース、Ｖｂ１制御信号を受信するそのゲート、およびＬＮＡ９４０のオンチップ出力である、カスコードトランジスタ９４８のドレインに結合されたそのドレインを有する。図９Ａ中に示される典型的な設計では、インタフェース回路９７０は、（ｉ）ＬＮＡ９４０のオフチップ出力に結合された一次コイル、および（ｉｉ）増幅されたＲＦ信号を供給する二次コイルを有する変圧器を含む。インタフェース回路９７０およびバッファ９８０は、レシーバ９３０のための低インピーダンス／広帯域のインタフェースを提供する。
【００５０】
[0062]図９Ａ中に示される典型的な設計では、ＬＮＡ９４２は、２つの増幅器回路９４１および９５１を含み、それはＬＮＡ９４０中の２つの増幅器回路９４１および９５１のような同様の方法で履行される。バッファ９８２は、バッファ９８０のような同様の方法で履行される。ＬＮＡ９４０および９４２並びにバッファ９８０および９８２の中のトランジスタは、（図９Ａの中で示されたように）ｎＭＯＳトランジスタ、あるいは他のタイプのトランジスタで履行され得る。
【００５１】
[0063]図９Ａは、レシーバ９３０と９３２との間の典型的な相互接続を示します。ＩＣチップ９１０上のインタフェース回路９７０の出力は、ＩＣチップ９１２上のバッファ９８２の入力に結合され得る。同様に、ＩＣチップ９１２上のインタフェース回路９７２の出力は、ＩＣチップ９１０上のバッファ９８０の入力に結合され得る。あるいは、ＩＣチップ９１２上のインタフェース回路９７２の出力は、第３のＩＣチップ（図９Ａ中に図示せぬ）上のバッファに結合され得る。
【００５２】
[0064]図９Ｂは、多重入力多出力ＬＮＡ９４４の典型的なデザインの概略図を示す。図９Ｂ中に示される典型的な設計では、ＬＮＡ９４４は、ＬＮＡ９４４のＭ個のオンチップ出力に関するＭ個の増幅器回路９４３ａから９４３ｍまでを含み、ここでＭは、任意の整数値であり得る。
【００５３】
増幅器回路９４３ａは、第１の入力ＲＦ信号（ＲＦｉｎ１）を受信し、ＬＮＡ９４０のＭ個のオンチップ出力のうちの１つに第１の出力ＲＦ信号を供給する。増幅器回路９４３ａは、利得トランジスタ９４６ａ、Ｍ個のカスコードトランジスタ９４８ａから９４９ａ、並びにソース・デジェネレーションインダクタ９４４ａを含む。利得トランジスタ９４６ａは、インダクタ９４４ａの一端に結合されたそのソース、及びＲＦｉｎ１信号を受信するそのゲートを有する。インダクタ９４４ａの他端は、回路接地に結合される。カスコードトランジスタ９４８ａから９４９ａは、利得トランジスタ９４６ａのドレインに結合されるそれらのソース、Ｖ１ａからＶ１ｍの制御信号を受信するそれらのゲート、並びに負荷回路９５０ａから９５０ｍにそれぞれ結合されたそれらのドレインを有する。ＬＮＡ９４０の内の残りの増幅器回路９４３はそれぞれ、増幅器回路９４３ａのような同様の方法で結合され得る。
【００５４】
[0065]ＬＮＡ９４４は、さらにＬＮＡ９４４のオフチップ出力に関するＭ個の増幅器回路９５３ａから９５３ｍを含む。増幅器回路９５３ａは、利得トランジスタ９５６ａ、カスコードトランジスタ９５８ａおよびソース・デジェネレーションインダクタ９５４ａを含み、それらは増幅器回路９４３ａ中の利得トランジスタ９４６ａ、カスコードトランジスタ９４８ａおよびソース・デジェネレーションインダクタ９４４ａのように同様の方法で結合される。利得トランジスタ９５６ａは、ＲＦｉｎ１信号を受信するそのゲートを有する。カスコードトランジスタ９５８ａは、Ｖｎａ制御信号を受信するそのゲート、およびインタフェース回路９７０に結合されるそのドレインを有する。残りの増幅器回路９５３はそれぞれ、増幅器回路９５３ａのように同様の方法で結合され得る。
【００５５】
[0066]図９Ａおよび９Ｂは、ＬＮＡ９４０、９４２、９４４、並びにバッファ９８０および９８２の典型的なデザインを示す。ＬＮＡ９４０、９４２および／または９４４は、追加のオンチップおよび／またはオフチップ出力に関する追加の増幅器回路を含み得る。
【００５６】
[0067]ＬＮＡ９４０、９４２、９４４およびバッファ９８０も他の方法で履行され得る。典型的な設計では、ＬＮＡの中の増幅器回路は、回路接地（ソース・デジェネレーションインダクタへの代わりに)に直接的に結合されたそのソースを有する利得トランジスタを含み得る。また別の典型的な設計では、ＬＮＡ中のマルチプルの増幅器回路は、同じソース・デジェネレーションインダクタを共有し得る。
【００５７】
[0068]別の典型的な設計では、増幅器回路は、増幅器回路の入出力間で結合された帰還回路を含み得る。帰還回路は、抵抗器、コンデンサ、スイッチ、ある他の回路部品あるいはそれらの組み合わせを含み得る。帰還回路は、増幅器回路の入力整合及び線形性を改善するために使用され得る。
【００５８】
[0069]さらに別の例示的な設計において、増幅器回路は、並列に結合され、入力ＲＦ信号を受信するそれらのゲートを有する、２つの利得トランジスタを含み得る。図９Ａおよび９Ｂ中で示されるように、第１の利得トランジスタは、ソース・デジェネレーションインダクタに結合されるそのソースを有し得る。第２の利得トランジスタは、回路接地に直接結合されたそのソースを有し得る。第１又は第２のいずれか利得トランジスタは、入力ＲＦ信号の受信電力に依存して選択され得る。
【００５９】
[0070]図１０は、ＩＣチップ１０１０上で履行されたマルチバンド・インタフェースを備えた拡張可能なトランシーバ１０２０の典型的なデザインのブロック図を示す。トランシーバ１０２０は、第１の帯域群（例えば、低帯域）用の拡張可能なレシーバ１０３０ａ、第２の帯域群（例えば、中帯域）用の拡張可能なレシーバ１０３０ｂ、両方の帯域群用のインタフェース回路１０７０および両方の帯域群用のバッファ１０８０を含む。レシーバ１０３０ａは、第１の帯域群のためのダウンコンバータ回路１０６０ａ、負荷回路１０５０ａおよびＬＮＡ１０４０ａを含む。ＬＮＡ１０４０ａは、負荷回路１０５０ａに結合されたオンチップ出力、およびインタフェース回路１０７０に結合されたオフチップ出力を含む。レシーバ１０３０ｂは、第２の帯域群用のダウンコンバータ回路１０６０ｂ、負荷回路１０５０ｂおよびＬＮＡ１０４０ｂを含む。ＬＮＡ１０４０ｂは、負荷回路１０５０ｂに結合されたオンチップ出力、およびインタフェース回路１０７０に結合されたオフチップ出力を含む。バッファ１０８０は、ＬＮＡ１０４０ａのオンチップ出力に結合された第１の出力、およびＬＮＡ１０４０ｂのオンチップ出力に結合された第２の出力を含む。
【００６０】
[0071]図１０に示される典型的な設計では、インタフェース回路１０７０は、ＬＮＡ１０４０ａおよび１０４０ｂの両方によって共有される。インタフェース回路１０７０は、ＬＮＡ１０４０ａあるいは１０４０ｂのいずれかから出力ＲＦ信号を受け取り、別のＩＣチップ上のレシーバに増幅されたＲＦ信号を供給し得る。同様に、バッファ１０８０は、ＬＮＡ１０４０ａおよび１０４０ｂの両方によって共有される。バッファ１０８０は、別のＩＣチップ上の外部受信機から増幅されたＲＦ信号を受信し、ＬＮＡ１０４０ａおよび／またはＬＮＡ１０４０ｂのいずれか一方にバッファされたＲＦ信号を供給し得る。
【００６１】
[0072]図１１Ａは、２つのＩＣチップ１０１０および１０１２上にそれぞれ履行されたマルチバンド・インタフェースを備えた、２つの拡張可能なトランシーバ１０２０および１０２２の典型的なデザインのブロック図を示す。図１０に関してトランシーバ１０２０が記述される。トランシーバ１０２２は、第１の帯域群（例えば、低帯域）に関する拡張可能なレシーバ１０３２ａ、第２の帯域群（例えば、中帯域）に関する拡張可能なレシーバ１０３２ｂ、両方の帯域群に関するインタフェース回路１０７２および両方の帯域群に関するバッファ１０８２を含む。レシーバ１０３２ａは、ＬＮＡ１０４２ａ、負荷回路１０５２ａおよび第１の帯域群に関するダウンコンバータ回路１０６２ａを含む。レシーバ１０３２ｂは、帯域群に関するダウンコンバータ回路１０６２ｂ、負荷回路１０５２ｂおよびＬＮＡ１０４２ｂを含む。インタフェース回路１０７２は、ＬＮＡ１０４２ａおよび１０４２ｂの両方によって共有され、バッファ１０８２もＬＮＡ１０４２ａおよび１０４２ｂの両方によって共有される。ＩＣチップ１０１０上のインタフェース回路１０７０の出力は、別のＩＣチップ１０１２上のバッファ１０８２の入力に結合される。ＩＣチップ１０１２上のインタフェース回路１０７２の出力は、別のＩＣチップ１０１０上のバッファ１０８０の入力に結合される。
【００６２】
[0073]図１１Ａは、２つのバンドをサポートするための第１のオペレーティングモードにおけるトランシーバ１０２０および１０２２の動作をも示す。この例において、ＬＮＡ１０４０ａは、負荷回路１０５０ａに第１の帯域群に関する第１の出力ＲＦ信号を供給し、ＬＮＡ１０４０ｂは、負荷回路１０５０ｂに第２の帯域群に関する第２の出力ＲＦ信号を供給する。ＬＮＡ１０４２ａおよび１０４２ｂは無効になる。ＩＣチップ１０１２上のトランシーバ１０２２と、ＩＣチップ１０１０上のトランシーバ１０２０との間では渡されるＲＦシグナルはない。図１１Ａの中で図示されなかったが、ＩＣチップ１０１０上の２つのトランスミッタが、第１及び第２のバンド上での送信のために使用され得る。
【００６３】
[0074]図１１Ｂは、２つのバンドをサポートする第２のオペレーティングモードにおけるトランシーバ１０２０および１０２２のオペレーションを示す。この例において、ＬＮＡ１０４０ａは、ＩＣチップ１０１０上の負荷回路１０５０ａに、第１の帯域群に関する第１の出力ＲＦ信号を供給する。ＬＮＡ１０４２ｂは、ＩＣチップ１０１２上の負荷回路１０５２ｂに、第２の帯域群に関する第２の出力ＲＦ信号を供給する。ＬＮＡ１０４０ｂおよび１０４２ａは無効になる。ＩＣチップ１０１０上のトランシーバ１０２０と、ＩＣチップ１０１２上のトランシーバ１０２２との間で渡されるＲＦシグナルはない。図１１Ｂ中で図示されなかったが、ＩＣチップ１０１０上の第１のトランスミッタは、第１の帯域群上での送信に使用され得、ＩＣチップ１０１２上の第２のトランスミッタは、第２の帯域群上での送信に使用され得る。
【００６４】
[0075]図１１Ｃは、ＩＣチップ１０１０と１０１２との間の相互接続を持った２つのバンドをサポートための第３のオペレーティングモードにおけるトランシーバ１０２０および１０２２の動作を示す。この例において、ＩＣチップ１０１０上のＬＮＡ１０４２ａは、第１の帯域群に関する第１の出力ＲＦ信号を供給し、それはＩＣチップ１０１０上の負荷回路１０７２を介してＩＣチップ１０１０上の負荷回路１０５０ａ及びバッファ１０８０に送られる。ＩＣチップ１０１０上のＬＮＡ１０４０ｂは、第２の帯域群に関する第２の出力ＲＦ信号を供給し、それは、ＩＣチップ１０１２上のインタフェース回路１０７０を介して、ＩＣチップ１０１２上の負荷回路１０５２ｂ及びバッファ１０８２に送られる。図１１Ｃ中で図示されなかったが、ＩＣチップ１０１０上の第１のトランスミッタは、第１の帯域群上での送信のために使用され得、ＩＣチップ１０１２上の第２のトランスミッタは、第２の帯域群上での送信に使用され得る。
【００６５】
[0076]様々な他のオペレーティングモードは、トランシーバ１０２０および１０２２によってサポートもされ得る。一般に、１つまたは複数のＬＮＡは、あらゆる所定の時点（moment）でイネーブルになり得る。イネーブルとされたＬＮＡのそれぞれは、１つまたは複数のオンチップ・ダウンコンバータ回路および／またはオフチップ・ダウンコンバータ回路を駆動し得る。オンチップおよび／またはオフチップ・ダウンコンバータ回路は、アイソレーションおよび／または他の基準に基づいて選択され得る。
【００６６】
[0077]図１２は、２つの帯域群に関する２つのレシーバ中の２つのＬＮＡ１２４０ａおよび１２４０ｂの典型的なデザインの回路図を示す。２つのレシーバは、インタフェース回路１２７０およびバッファ１２８０を共有する。図１２に示された典型的な設計において、利得トランジスタ１２４６ａおよび１２５６ａで履行された２つの増幅器回路１２４１ａ及び１２５１ａ、カスコードトランジスタ１２４８ａおよび１２５８ａ及びソース・デジェネレーションインダクタ１２４４ａおよび１２５４ａを含み、それは図１２に示されるように結合される。カスコードトランジスタ１２４８ａのドレインは、ＬＮＡ１２４０ａのオンチップ出力を形成し、負荷回路１２５０ａに結合される。同様に、ＬＮＡ１２４０ｂは、利得トランジスタ１２４６ｂおよび１２５６ｂで履行された、２つの増幅器回路１２４１ｂおよび１２５１ｂ、カスコードトランジスタ１２４８ｂおよび１２５８ｂ、並びにソース・デジェネレーションインダクタ１２４４ｂ及び１２５４ｂを含み、それらは図１２に示されるように結合される。カスコードトランジスタ１２４８ｂのドレインは、ＬＮＡ１２４０ｂのオンチップ出力を形成し、負荷回路１２５０ｂに結合される。
【００６７】
[0078]図９Ａ中で示される典型的な設計では、バッファ１２８０は、電流バッファトランジスタ１２８６並びにカスコードトランジスタ１２８８ａおよび１２８８ｂを含んでいる。トランジスタ１２８６は、入って来る増幅されたＲＦ信号を受信するそのソースを有している。カスコードトランジスタ１２８８ａおよび１２８８ｂは、トランジスタ１２８６のドレインに結合されるそれらのソース、およびカスコードトランジスタ１２４８ａおよび１２４８ｂのドレインにそれぞれ結合されたそれらのドレインを有する。
【００６８】
[0079]図１２は、２つの帯域群に関するバッファ１２８０並びにＬＮＡ１２４０ａおよび１２４０ｂの典型的なデザインを示す。上述されたように、ＬＮＡとバッファは、他の方法でも履行され得る。
【００６９】
[0080]ここに記述された拡張可能なトランシーバおよびレシーバは、様々な利点を備え得る。第１にマルチプルのＩＣチップ上で履行された拡張可能なトランシーバおよびレシーバは、アイソレーションを改善し得る。厳格なＲＸ／ＴＸアイソレーションの必要条件は、チップ間アイソレーションが、端子間アイソレーションより典型的によいので、多数のＩＣチップ間のレシーバ入力とトランスミット出力とを分割することにより満たされる。上述された単一のＩＣチップ上で履行されたトランシーバ間のアイソレーションと関係する問題が緩和され得る。同じＩＣチップ上において同じ帯域に関してダウンコンバージョンを受信し、アップコンバージョンを送信するように、同じ帯域に属するＲＸ／ＴＸ信号は、同じＩＣチップ上でペアになり得る。ＣＡ間モードにおいて、異なる帯域群に関するレシーバのためのマルチプルのＰＬＬは、マルチプルのＩＣチップ（例えば、図１１Ｂおよび１１Ｃ中で示されるように）間で分離し得、別の帯域群に関するレシーバを阻害する１つの帯域群に関する１つのＰＬＬからの誤トーン（spurious tones）を緩和し得る。ＩＣチップ間のインタフェース回路およびバッファを備えた増幅されたＲＦ信号をバッファすることは、１つのレシーバから別のレシーバへのＬＯ漏れの量を減らし得る。第２に、異なるＩＣチップ上で履行されたレシーバの感度は、単一のＩＣチップ上で履行されたレシーバの感度と比較して下げられ得ない。
【００７０】
[0081]第３に、拡張可能なトランシーバおよびレシーバのモジューラ設計は、任意の数のＩＣチップに相互接続させることを可能にし得る。拡張可能なトランシーバおよびレシーバは、マルチプルのレシーバ間でより多くのアイソレーションを提示しているが、２つのＩＣチップ上で履行され、少なくとも２つのキャリアのセット上での通信をサポートするために使用され得る。拡張可能なトランシーバおよびレシーバは、マルチプルのレシーバ間でより多くのアイソレーションを提示しているが、３つのＩＣチップ上で履行され、少なくとも３つのキャリアのセット上での通信をサポートするために使用され得る。
【００７１】
[0082]典型的な設計では、装置（例えば、無線デバイス、ＩＣ、回路モジュールなど）は、ＬＮＡとインタフェース回路を含み得る。ＬＮＡ（例えば、図５中のＬＮＡ５４０のうちの（of）図４中のＬＮＡ４４０）は、ＩＣチップ（例えば、図４の中のＩＣチップ４１０あるいは図５中のＩＣチップ５１０）上に存在し得、第１の／オンチップ出力および第２の／オフチップ出力を含み得る。インタフェース回路（例えば、図４中のインタフェース回路４７０あるいは図５中のインタフェース回路５７０）は、さらに同じＩＣチップ上に存在し得及びＬＮＡの第２の出力に結合され得、或いは受信し得る。インタフェース回路は、ＩＣチップの外部の増幅されたＲＦ信号を提供し得る。装置は、さらにバッファ、負荷回路およびダウンコンバータ回路を含み得る。バッファ（例えば、図４中のバッファ４８０或いは図５中のバッファ５８０）は、ＩＣチップ上に存在し得、ＬＮＡの第１の出力に結合され得る。バッファは、ＩＣチップの外部からの第２の増幅されたＲＦ信号を受信し得る。負荷回路（例えば、図４中の負荷回路４５０或いは図５中の負荷回路５５０）は、ＬＮＡの第１の出力に結合され得る。ダウンコンバータ回路（例えば、図４の中のダウンコンバータ回路４６０或いは図５中のダウンコンバータ回路５６０）は、負荷回路に結合され得る。
【００７２】
[0083]典型的な設計では、負荷回路は、ＬＮＡの第１の出力に結合された一次コイル、および差動出力ＲＦ信号を提供する二次コイルを有する変圧器を含み、例えば、図５に示される。典型的な設計では、インタフェース回路は、例えば図５に示されたように、ＬＮＡの第２の出力に結合された一次コイル、および増幅されたＲＦ信号を提供する二次コイルを有する変圧器を含み得る。
【００７３】
[0084]典型的な設計では、装置は第２のＬＮＡおよび第２のバッファを含み得る。第２のＬＮＡ（例えば、図５中のＬＮＡ５４２）は、第２のＩＣチップ（例えば、ＩＣチップ５１２）上に存在し得、第１の／オンチップ出力および第２の／オフチップ出力を含み得る。第２のバッファ（例えば、バッファ５８２）は、第２のＩＣチップ上に存在し得、第２のＬＮＡの第１の出力に結合された出力、およびＩＣチップ上のインタフェース回路に結合された入力を含み得る。装置は、更に第２のＩＣチップ上に存在し、第２のＬＮＡのうちの第１の出力に動作可能なように結合された（例えば、直接あるいは間接的に）第２のダウンコンバータ回路（例えば、ダウンコンバータ回路５６４）を含む。第２のダウンコンバータ回路は、ＩＣチップから第２のＩＣチップへインタフェース回路によって渡され、また第２のＣＣ上の第２のバッファによってバッファされた、ＬＮＡの第２の出力によって提供されるＲＦ信号をダウンコンバートし得る。装置はまた、第２のＩＣチップ上に存在し、第２のＬＮＡのうちの第２の出力に結合された第２のインタフェース回路（例えば、インタフェース回路５７２）をも含む。第２のインタフェース回路は、第２のＩＣチップの外部に第２の増幅されたＲＦ信号を提供し得る。
【００７４】
[0085]典型的な設計では、装置は、同一のＩＣチップ上で第２のＬＮＡ（例えば、図７中のＬＮＡ７４０ｂあるいは図１０中のＬＮＡ１０４０ｂ）を含み、第１の／オンチップ出力および第２の／オフチップ出力を含み得る。第１の帯域群（例えば、低帯域）及び第２のＬＮＡに関し得る（may be for）ＬＮＡは、第２の帯域群（例えば、中帯域）に関し得る。インタフェース回路（例えば、図１０中のインタフェース回路１０７０）は、ＬＮＡおよび第２のＬＮＡの両方によって共有され得、第２のＬＮＡのうちの第２の出力にさらに結合され得る。インタフェース回路は、ＬＮＡから第１の出力ＲＦ信号、或いは第２のＬＮＡから第２の出力ＲＦ信号を受信し得、ＩＣチップの外部に増幅されたＲＦ信号を提供し得る。装置は、（ｉ）ＬＮＡおよび第２のＬＮＡの両方によって共有され、および（ｉｉ）第２のＬＮＡのうちの第１の出力およびＬＮＡのうちの第１の出力に結合されたバッファ（例えば、バッファ１０８０）を更に含む。バッファは、ＩＣチップの外部から第２の増幅されたＲＦ信号を受信し得、また第２のＬＮＡのうちの第１の出力或いはＬＮＡのうちの第１の出力にバッファされた（buffered）ＲＦ信号を供給し得る。
【００７５】
[0086]典型的な設計では、ＬＮＡは、第１と第２の増幅器回路を含み得る。第１の増幅器回路（例えば、図９Ｂ中の増幅器回路９４３ａ或いは図９Ａ中の増幅器回路９４１）は、入力ＲＦ信号を受信し、ＬＮＡのうちの第１の出力に第１の出力ＲＦ信号を供給し得る。第２の増幅器回路（例えば、図９Ｂ中の増幅器回路９５３ａ或いは図９Ａ中の増幅器回路９５１)は、さらに入力ＲＦ信号を受信し、ＬＮＡのうちの第２の出力に第２の出力ＲＦ信号を供給し得る。ＬＮＡは、第３の増幅器回路（例えば、図９Ｂ中の増幅器回路９４３ｍ）を更に含み得、それは第２の入力ＲＦ信号を受信し、ＬＮＡのうちの第１の出力に第３の出力ＲＦ信号を供給し得る。ＬＮＡは、追加の増幅器回路を含み得る。
【００７６】
[0087]典型的な設計では、装置は、さらにＬＮＡと同じＩＣチップ上で電力増幅器（例えば、図４中の電力増幅器４９４）をも含み得る。
【００７７】
[0088]図１３は、ＲＦ受信を行なうためのプロセス１３００の典型的なデザインを示す。プロセス１３００は、無線デバイス、あるいは他のある実体によって実行され得る。入力ＲＦ信号は、ＩＣチップ上に存在するＬＮＡで増幅され得、第１の／オンチップ出力および第２の／オフチップ出力（ブロック１３１２）を含み得る。増幅されたＲＦ信号は、ＩＣチップ上に存在し、ＬＮＡ（ブロック１３１４）のうちの第２の出力に結合されたインタフェース回路を備えるＩＣチップの外部に供給され得る。ＩＣチップの外部から受信された第２の増幅されたＲＦ信号は、ＩＣチップ上に存在し、ＬＮＡ（ブロック１３１６）のうちの第１の出力に結合されたバッファで（with）バッファされ得る。ＬＮＡのうちの第１の出力からの第１の出力ＲＦ信号は、ＩＣチップ（ブロック１３１８）上のダウンコンバータ回路でダウンコンバートされ得る。
【００７８】
[0089]代替案として或いは加えて、ＩＣチップ上のインタフェース回路からの増幅されたＲＦ信号は、第２のＩＣチップ（ブロック１３２０）上の第２のバッファでバッファされ得る。第２のバッファからのバッファされたＲＦ信号は、第２のＩＣチップ（ブロック１３２２）上の第２のダウンコンバータ回路でダウンコンバートされ得る。
【００７９】
[0090]ここに記述された拡張可能なトランシーバおよびレシーバは、１つまたは複数のＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路板（ＰＣＢ）、電子デバイスなどの上で履行され得る。拡張可能なトランシーバおよびレシーバも、相補型金属酸化膜半導体（ＣＭＯＳ）、Ｎ型チャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ヘテロ接合トランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、シリコン・オン・インシュレータ（ＳＯＩ）などのような様々なＩＣプロセス技術で作り上げられ得る。
【００８０】
[0091]ここに記述された拡張可能なレシーバおよび／またはトランシーバを履行する装置は、スタンドアロンのデバイスになり得、あるいは大型装置の一部となり得る。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含みうる１つまたは複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に組み込まれうるモジュール、（ｖｉ）受信機、セルラ電話、無線デバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他、であり得る。
【００８１】
[0092]１つまたは複数の典型的な設計において、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、あるいはそれら任意の組み合わせで実現されうる。ソフトウェアでインプリメントされる場合、これら機能は、コンピュータ可読媒体上で、１つまたは複数の命令またはコードとして送信または記憶されうる。コンピュータ可読媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体とコンピュータ記憶媒体との両方を含む。記憶媒体は、コンピュータによってアクセスできるあらゆる利用可能な媒体でありうる。限定ではなく例として、このようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置またはその他の磁気記憶デバイス、あるいは、データ構造または命令の形式で所望のプログラムコードを記憶または伝送するために使用可能であり、かつコンピュータによってアクセスされうるその他任意の媒体を備えうる。また、任意の接続は、コンピュータ読み取り可能な媒体と厳密には称されうる。例えば、ソフトウェアがウェブサイト、サーバ、または他の遠隔ソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技法を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技法は送信媒体の定義に含まれている。本明細書で使用されるようなディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）（disc）、レーザーディスク（登録商標）（disc）、光学ディスク(disc)、デジタルバーサタイルディスク（ＤＶＤ）（disk）、フロッピー（登録商標）ディスク（disk）及びブルーレイ（登録商標）ディスク（disc）を含む。ここで、ディスク（disk）は通常、データを磁気的に再生する一方、ディスク（disc）はレーザを用いてデータを光学的に再生する。上記の組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。
【００８２】
[0093]本開示の先の説明は、当業者が本開示を行なうまたは使用することを可能にするために提供される。本開示への様々な修正は、当業者にとって容易に明らかであり、ここに定義された一般的な原理は、本開示の範囲から逸脱することなく、他のバリエーションにも適用され得る。よって、本開示は、本明細書において説明される実例および設計に限定されるように意図されたものではなく、本明細書において開示された原理および新規の特徴と矛盾しない最大範囲であると認められるべきである。
【００８３】
[0094]要求されるものは次のとおりである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
集積回路（ＩＣ）チップ上であって、第１の出力及び第２の出力を具備する低雑音増幅器（ＬＮＡ）と、
前記ＩＣチップ上であって、前記ＬＮＡのうちの前記第２の出力を受信し、前記ＩＣチップの外部に増幅された無線周波数（ＲＦ）信号を供給するよう構成されたインタフェース回路と
を具備する装置。
［Ｃ２］
前記ＩＣチップ上であって、前記ＬＮＡのうちの前記第１の出力に結合されるバッファを更に備え、前記バッファは、前記ＩＣチップの外部から第２の増幅されたＲＦ信号を受信するよう構成される、
Ｃ１に記載の装置。
［Ｃ３］
前記ＬＮＡのうちの前記第１の出力に結合される負荷回路と、
前記負荷回路に結合されるダウンコンバータ回路と
を更に具備するＣ１に記載の装置。
［Ｃ４］
前記ＬＮＡのうちの前記第１の出力に結合される一次コイルと差動出力ＲＦ信号を供給する二次コイルとを有する変圧器を備える負荷回路を、更に具備するＣ１に記載の装置。
［Ｃ５］
前記インタフェース回路は、前記ＬＮＡのうちの前記第２の出力に結合される一次コイルと、前記増幅されたＲＦ信号を供給する二次コイルとを有する変圧器を備える、
Ｃ１に記載の装置。
［Ｃ６］
第２のＩＣチップ上であって、第１の出力と第２の出力とを備える第２のＬＮＡと、
前記第２のＩＣチップ上であって、前記第２のＬＮＡのうちの前記第１の出力に結合される出力と、前記ＩＣチップ上の前記インタフェース回路に結合される入力とを備えるバッファと
を更に具備するＣ１に記載の装置。
［Ｃ７］
前記第２のＩＣチップ上であって、前記第２のＬＮＡのうちの前記第１の出力に結合されるダウンコンバート回路と、を更に備え、
前記ダウンコンバート回路は、前記ＩＣチップから前記第２のＩＣチップへインタフェース回路によって渡され、前記第２のＩＣチップ上のバッファによってバッファされ、前記ＬＮＡのうちの前記第２の出力によって供給されるＲＦ信号をダウンコンバートするように構成される、
Ｃ６に記載の装置。
［Ｃ８］
前記第２のＩＣチップ上であって前記第２のＬＮＡのうちの前記第２の出力に結合された第２のインタフェース回路を更に具備し、前記第２のインタフェース回路は、前記第２のＩＣチップの外部に第２の増幅されたＲＦ信号を供給するよう構成される、
Ｃ６に記載の装置。
［Ｃ９］
前記ＩＣチップ上であって、第１の出力と第２の出力とを備える第２のＬＮＡを更に具備し、前記ＬＮＡは、第１の帯域群に関し、前記第２のＬＮＡは、第２の帯域群に関する、
Ｃ１に記載の装置。
［Ｃ１０］
前記インタフェース回路は、更に前記第２のＬＮＡの前記第１の出力に結合され、前記第２のＬＮＡからの第２の出力ＲＦ信号或いは前記ＬＮＡからの第１の出力ＲＦ信号を受信し、前記ＩＣチップの外部に前記増幅されたＲＦ信号を供給するよう構成される、
Ｃ９に記載の装置。
［Ｃ１１］
前記ＬＮＡのうちの前記第１の出力及び前記第２のＬＮＡのうちの前記第１の出力に結合され、前記ＩＣチップの外部から第２の増幅されたＲＦ信号を受信するよう構成され、バッファされたＲＦ信号を前記第２のＬＮＡのうちの前記第１の出力或いは前記ＬＮＡのうちの前記第１の出力に供給するバッファを、更に具備するＣ９に記載の装置。
［Ｃ１２］
前記ＬＮＡは、
入力ＲＦ信号を受信し、前記ＬＮＡのうちの前記第１の出力に第１の出力ＲＦ信号を供給するよう構成された第１の増幅器回路と、
前記入力ＲＦ信号を受信し、第２の出力ＲＦ信号を前記ＬＮＡのうちの第２の出力に供給するよう構成される第２の増幅器回路と
を具備する、Ｃ１に記載の装置。
［Ｃ１３］
前記ＬＮＡは、
第２の入力ＲＦ信号を受信し、第３の出力ＲＦ信号を前記ＬＮＡのうちの前記第１の出力に供給するよう構成された第３の増幅器回路を、
更に具備するＣ１２に記載の装置。
［Ｃ１４］
前記ＩＣチップ上の電力増幅器を更に備えるＣ１に記載の装置。
［Ｃ１５］
集積回路（ＩＣ）チップ上であって、第１の出力と第２の出力とを備える低雑音増幅器（ＬＮＡ）で入力無線周波数（ＲＦ）を増幅することと、
ＩＣチップ上のインタフェース回路を有し、前記ＬＮＡのうちの前記第２の出力に結合される前記ＩＣチップの外部に増幅されたＲＦ信号を供給することと
を具備する方法。
［Ｃ１６］
前記ＩＣチップ上であって、前記ＬＮＡのうちの前記第１の出力に結合されるバッファを有する前記ＩＣチップの外部から受信された第２の増幅されたＲＦ信号をバッファすることと
をさらに具備するＣ１５に記載の方法。
［Ｃ１７］
第２のＩＣチップ上でバッファを有するＩＣチップ上の前記インタフェース回路からの前記増幅されたＲＦ信号をバッファすることと、
前記第２のＩＣチップ上のダウンコンバート回路を有する前記バッファからのバッファされたＲＦ信号をダウンコンバートすることと
を更に具備するＣ１５に記載の方法。
［Ｃ１８］
集積回路（ＩＣ）チップ上に存在し、第１の出力及び第２の出力を具備する増幅手段と、
前記ＩＣチップ上に存在し、前記増幅手段のうちの前記第２の出力に結合されたインタフェース手段と
を具備する装置。
［Ｃ１９］
前記増幅手段のうちの前記第１の出力に結合されるバッファ手段、を更に具備するＣ１８に記載の装置。
［Ｃ２０］
第２のＩＣチップ上に存在し、前記インタフェース手段からの前記増幅されたＲＦ信号をバッファするよう構成されたバッファ手段と、前記バッファ手段からのバッファされたＲＦ信号をダウンコンバートするよう構成されたダウンコンバート手段と
を更に具備するＣ１８に記載の装置。
【図１】
0006321025.tif 000002
【図２Ａ】
0006321025.tif 000003
【図２Ｂ】
0006321025.tif 000004
【図２Ｃ】
0006321025.tif 000005
【図２Ｄ】
0006321025.tif 000006
【図３】
0006321025.tif 000007
【図４】
0006321025.tif 000008
【図５】
0006321025.tif 000009
【図６Ａ】
0006321025.tif 000010
【図６Ｂ】
0006321025.tif 000011
【図７】
0006321025.tif 000012
【図８】
0006321025.tif 000013
【図９Ａ】
0006321025.tif 000014
【図９Ｂ】
0006321025.tif 000015
【図１０】
0006321025.tif 000016
【図１１Ａ】
0006321025.tif 000017
【図１１Ｂ】
0006321025.tif 000018
【図１１Ｃ】
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【図１２】
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【図１３】
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