(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第1の半導体層と、前記第1の半導体層上に選択的に設けられた第２の半導体層と、前記第２の半導体層上に選択的に設けられた第３の半導体層と、前記第２の半導体層の上部近傍に一部が埋め込まれた導電膜と、前記第１の半導体層全体及び前記第２の半導体層の下部に設けられた第１の不純物領域（ソース領域あるいはドレイン領域）と、前記第１の不純物領域と離間し相対して前記導電膜下部近傍の第２の半導体層の上部に設けられた第２の不純物領域（ソース領域あるいはドレイン領域）と、前記導電膜上部近傍の第２の半導体層の上部及び前記第３の半導体層の下部に設けられた第３の不純物領域（ソース領域あるいはドレイン領域）と、前記第３の不純物領域と離間し相対して前記第３の半導体層の上部に設けられた第４の不純物領域（ソース領域あるいはドレイン領域）と、前記第２及び第３の半導体層の側面にゲート絶縁膜を介して、一体化して、包囲する構造に設けられたゲート電極（一体化包囲型ゲート電極）と、前記第２及び第３の不純物領域を接続している前記導電膜と、を備え、前記第1、第２及び第３の半導体層からなる３段柱状構造半導体層に積層構造の２つの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを構成していることを特徴とする半導体装置。
【請求項２】
前記第２の半導体層が一導電型の半導体層をなし、前記第1及び第３の半導体層が反対導電型の半導体層をなし、前記第１及び第２の不純物領域が反対導電型のソースドレイン領域をなし、前記第３及び第４の不純物領域が一導電型のソースドレイン領域をなし、積層構造の縦型（垂直方向動作）の反対導電型及び一導電型のＭＩＳ電界効果トランジスタからなる相補型のＭＩＳ電界効果トランジスタを構成していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１の半導体層の一部上に第１のマスク層が設けられ、第２の半導体層の上部近傍に導電膜の一部が埋め込まれ、第３の半導体層直上に第２のマスク層が設けられた３段柱状構造半導体層において、第１のマスク層を貫通し、第１の半導体層の上部に及び埋め込み導電膜を貫通し、導電膜下の第２の半導体層に、反対導電型の不純物を導入する工程と、第２のマスク層を除去する工程と、導電膜上の第２の半導体層及び第３の半導体層の上部に一導電型の不純物を導入する工程と、をおこなった後、熱処理を施すことにより不純物を拡散させ、第１の半導体層全体、第２の半導体層の下部及び導電膜下の第２の半導体層上部に反対導電型のソースドレイン領域を形成し、導電膜上の第２の半導体層上部、第３の半導体層の下部及び第３の半導体層の上部に一導電型のソースドレイン領域を形成したことを特徴とする半導体装置の製造方法。
【請求項４】
第１の半導体層の一部表面を露出する、下部が広く、上部が狭い、開孔部を形成し、しかる後に前記開孔部を埋め込むように、エピタキシャル半導体層を成長することにより、自己整合して幅が広い第２の半導体層と幅が狭い第３の半導体層を形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストのＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルの縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３１は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、７１はｐ型のシリコン(Si)基板、７２は貼り合わせ用酸化膜、７３は素子分離領域形成用トレンチ及び埋め込み酸化膜、７４はｐ型の半導体層（ＳＯＩ基板）、７５はｎ型の半導体層（ＳＯＩ基板）、７６はｎ＋型ソース領域、７７はｎ型ソース領域、７８はｎ型ドレイン領域、７９はｎ＋型ドレイン領域、８０はｐ＋型ソース領域、８１はｐ＋型ドレイン領域、８２はゲート絶縁膜、８３はゲート電極、８４はサイドウォール、８５はＰＳＧ膜、８６は絶縁膜、８７はバリアメタル、８８は導電プラグ、８９は層間絶縁膜、９０はバリアメタル、９１はＣｕ配線、９２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板７１上に酸化膜７２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜７３により島状に絶縁分離された薄膜のｐ型の半導体層（ＳＯＩ基板）７４及びｎ型の半導体層（ＳＯＩ基板）７５が形成され、このｐ型のＳＯＩ基板７４にはゲート電極８３にセルフアライン形成されたｎ型ソースドレイン領域（７７、７８）、サイドウォール８４にセルフアライン形成されたｎ＋型ソースドレイン領域（７６、７９）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＩＳ電界効果トランジスタが形成され、ｎ型のＳＯＩ基板７５にはゲート電極８３にセルフアライン形成されたサイドウォール８４にセルフアライン形成されたｐ＋型ソースドレイン領域（８０、８１）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（７６、７９）及びｐ＋型ソースドレイン領域（８０、８１）は、それぞれバリアメタル８７を有する導電プラグ８８を介して、バリアメタル９０を有するＣｕ配線９１に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＯＩ基板下の導電体(ｐ型のシリコン基板)に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤作動することが避けられないという欠点があった。
またＣＭＯＳを形成する場合、酸化膜上に貼り合わせたシリコン基板にＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを横方向に並べて形成しなければならなかったため、高集積化が達成されなかった。
またＣＭＯＳの集積回路を形成する場合、一対のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタのゲート電極は同電圧に接続されるのが一般的であり、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタにそれぞれ固有のゲート電極を形成し、配線体によりそれぞれのゲート電極を接続しなければならなかったので、高集積化が達成されにくかった。
またこのようなＳＯＩ構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの２〜３倍程度と極めてコスト高であるという欠点もあった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
また貼り合わせＳＯＩ基板を使用しても、ＳＩＭＯＸ法によるＳＯＩ基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるＳＯＩ基板を多層化することが不可能であり、３次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のＳＯＩ基板に関しては、実現の可能性が全く見出されていなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６００９９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、あるいは、貼り合わせＳＯＩウエハーを使用しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＣＭＯＳを形成する場合、いずれか一方のＭＩＳ電界効果トランジスタのバックチャネルリークを防止できなかったこと。
（４）ＣＭＯＳを形成する場合、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタ共に表面上の占有面積を有して形成しなければならないことにより、高集積化の妨げになっていること。
（５）ＣＭＯＳを形成する場合、１対のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタの個々のゲート電極にそれぞれゲート電極接続配線を形成し、それらを結線するため、素子の微細化はできても、配線の微細化が難しく、高集積化に難があったこと。
（６）貼り合わせあるいはＳＩＭＯＸ法によるＳＯＩ基板を形成する際、高温処理が必要であるため、多層のＳＯＩ基板を形成し、それぞれのＳＯＩ基板にＭＩＳ電界効果トランジスタを形成することが不可能であり、３次元のＳＯＩ化が実現できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高集積化、高速化、高性能化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた反対導電型の第1の半導体層と、前記第1の半導体層上に選択的に設けられた一導電型の第２の半導体層と、前記第２の半導体層上に選択的に設けられた反対導電型の第３の半導体層と、からなる３段柱状構造半導体層と、前記第２の半導体層の上部近傍に一部が埋め込まれている導電膜と、前記第１の半導体層全体及び前記第２の半導体層の下部に設けられた反対導電型のソース領域と、前記反対導電型のソース領域と離間し相対して前記導電膜下部近傍の第２の半導体層の上部に設けられた反対導電型のドレイン領域と、前記導電膜上部近傍の第２の半導体層の上部及び前記第３の半導体層の下部に設けられた一導電型のドレイン領域と、前記一導電型のドレイン領域と離間し相対して前記第３の半導体層の上部に設けられた一導電型のソース領域と、前記第２及び第３の半導体層の側面にゲート絶縁膜を介して設けられた一体化包囲型ゲート電極と、前記導電膜により接続された前記反対導電型のドレイン領域及び前記一導電型のドレイン領域と、を備えてなる積層構造の一対の縦型（垂直方向動作）の反対導電型ＭＩＳ電界効果トランジスタ及び一導電型のＭＩＳ電界効果トランジスタからなる相補型のＭＩＳ電界効果トランジスタを構成している本発明の半導体装置によって解決される。
ここで一体化包囲型ゲート電極とは、上下に積層した縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタと縦型（垂直方向動作）のＰチャネルＭＩＳ電界効果トランジスタにおいて、それぞれ柱状構造の半導体層の側面をゲート絶縁膜を介して包囲する構造に形成されたＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とが単一の包囲型ゲート電極として、一体化したものである。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）絶縁膜上に、直下に下地絶縁膜バリア層を有し、２段目の半導体層（第２の半導体層）の上部の一部に導電膜の一部が埋め込まれた３段柱状構造半導体層からなるＳＯＩ基板を設け、２段目の半導体層及び３段目の半導体層（第３の半導体層）の側面にゲート酸化膜を介して一体化包囲型ゲート電極を設け、１段目の半導体層（第1の半導体層）全体及び２段目の半導体層の下部に反対導電型ソース領域を設け、離間し相対して、２段目の半導体層の上部の導電膜下部近傍に反対導電型ドレイン領域を設けた縦型（垂直方向動作）の反対導電型のＭＩＳ電界効果トランジスタを形成し、さらに２段目の半導体層の上部の導電膜上部近傍及び３段目の半導体層の下部に一導電型ドレイン領域を設け、離間し相対して、３段目の半導体層の上部に一導電型ソース領域を設けた縦型（垂直方向動作）の一導電型のＭＩＳ電界効果トランジスタが形成された３段柱状半導体層からなるＳＯＩ構造のＣＭＯＳ型半導体装置を構成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
また一導電型ドレイン領域への配線体と反対導電型ドレイン領域への配線体を個別に設けることなく、２段目の半導体層の上部の一部に埋め込まれ、延在した導電膜により一導電型ドレイン領域と反対導電型ドレイン領域を直接接続でき、1つの配線体に容易に接続できるため、高集積化を可能にすることができる。（特にインバータ回路に有効である。）
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また下部の反対導電型のＭＩＳ電界効果トランジスタの包囲型ゲート電極と上部の一導電型のＭＩＳ電界効果トランジスタの包囲型ゲート電極を単一の包囲型ゲート電極として一体化して形成できることにより、配線体を削除できることによる高集積化を可能にすることができる。
また表面上の占有面積を増やすことなく、ほぼ1つのＭＩＳ電界効果トランジスタの占有面積で、且つ３次元化した多層のＳＯＩ基板を形成せずに、一体化した単一のＳＯＩ基板（３段柱状構造半導体層）に一対の縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタ及び縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタを積層したＣＭＯＳを形成できることによる高集積化を可能にすることができる。
また２段目及び３段目の半導体層を自己整合し、1回のエピタキシャル成長で形成できること、各階段部に自己整合して不純物を注入して一導電型及び反対導電型ソースドレイン領域を形成できることによる高集積化及びプロセスの簡略化が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、絶縁膜の上面にバリア層（下地絶縁膜バリア層）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また完全なＳＯＩ構造のＣＭＯＳ回路を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
また１段目の半導体層（横（水平）方向エピタキシャル半導体層）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層（製造方法参照）を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な柱状構造の３段目の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（一導電型及び反対導電型のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
また反対導電型のソース領域が設けられる１段目の半導体層直下の下地絶縁膜バリア層下に配線体を設けることも可能で、この場合は反対導電型のソース領域への上部からの配線体が省略できるため、１段目の半導体層を微細に形成することが可能となる。
また反対導電型のソース領域が設けられる１段目の半導体層直下の下地絶縁膜バリア層を下層配線として使用することも可能で、この場合は反対導電型のソース領域への上部からの配線体が省略できるため、１段目の半導体層を微細に形成することが可能となる。
また１段目の半導体層の替りに半導体基板を使用することも可能で、この場合は半導体基板とソース領域間の接合容量が増加してしまうが、製造方法の簡略化が可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型（垂直方向動作）のＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の３段柱状半導体層及び一体化包囲型ゲート電極を有する積層縦型（垂直方向動作）ＣＭＯＳ（Ａｃｃｕｍｕｌａｔｅｄ  Ｖｅｒｔｉｃａｌ  ＣＭＯＳ  ｗｉｔｈ  Ｔｈｒｅｅ  Ｓｔｅｐｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｌａｙｅｒ  ａｎｄ  Ｓｉｍｐｌｉｆｉｅｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＡＶＥＣＴ４ＳＧ（エイベクトフォーエスジー）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２６】本発明の半導体装置における第２の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図２７】本発明の半導体装置における第３の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図２８】本発明の半導体装置における第４の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図２９】本発明の半導体装置における第５の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３０】本発明の半導体装置における第５の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図３１】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなるＳｉ基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャルＳｉ層の成長による第１、第２及び第３の半導体層からなる３段柱状構造半導体層の形成。
（２）下地絶縁膜バリア層を使用したエピタキシャル成長による完全単結晶Ｓｉ層の成長。
（３）第１の半導体層上に形成した２段構造の開孔部に成長した縦（垂直）方向エピタキシャルＳｉ層による自己整合の第２及び第３の半導体層の形成。
（４）第２及び第３の半導体層側面へのゲート絶縁膜及び一体化包囲型ゲート電極の形成。
（５）第１、第２及び第３の半導体層からなる３段柱状構造半導体層への自己整合によるｎ型及びｎ＋型ソースドレイン領域あるいはｐ＋型ソースドレイン領域の形成。
（６）第２の半導体層の上部近傍への導電膜の一部の埋め込み及び埋め込み導電膜を介したｐ＋型ドレイン領域とｎ＋型ドレイン領域の接続。
（７）ｎ型及びｎ＋型ソースドレイン領域とｐ＋型ソースドレイン領域のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法による同時活性化及び深さ制御。
等の技術を使用し、
Ｓｉ基板上に絶縁膜を介して、導電膜の一部が埋め込まれた３段柱状構造半導体層（第１、第２及び第３の半導体層）が設けられ、第1の半導体層全体及び第２の半導体層の下部にｐ＋型ソース領域が設けられ、ｐ＋型ソース領域と離間し相対して導電膜下部近傍の第２の半導体層の上部にｐ＋型ドレイン領域設けられ、導電膜上部近傍の第２の半導体層の上部及び第３の半導体層の下部にｎ＋型及びｎ型ドレイン領域が設けられ、ｎ＋型及びｎ型ドレイン領域と離間し相対して第３の半導体層の上部にｎ型及びｎ＋型ソース領域が設けられ、導電膜によりｐ＋型ドレイン領域とｎ＋型ドレイン領域が接続され、第２及び第３の半導体層の側面にゲート絶縁膜を介して一体化包囲型ゲート電極が設けられた、積層構造の一対の縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタ及び縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＣＭＯＳを構成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２５は本発明の半導体装置における第１の実施例で、高集積に形成したＣＭＯＳ型インバータを含む半導体集積回路の一部で、図１は模式平面図、図２は模式側断面図（ｐ−ｐ矢視断面図）、図３は模式側断面図（ｑ−ｑ矢視断面図）、図４〜図２５は製造方法の工程断面図である。
【００１０】
図１〜図３はシリコン（Ｓｉ）基板を使用し、ＶＥＣＴ４ＳＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなる積層ＣＭＯＳ型半導体集積回路の一部（ＣＭＯＳ型インバータ）を示しており、１は１０１６ｃｍ−３程度のｎ型のシリコン（Ｓｉ）基板、２は１５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は３０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、４は８０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、５は膜厚５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｎ型のＳｉ層（１段目の半導体層、第1の半導体層）、６は５０ｎｍ程度の異種導電型ドレイン領域接続用の導電膜（ＷＳｉ）、７は膜厚２１０ｎｍ程度、濃度１０１７ｃｍ−３程度のｎ型のＳｉ層（２段目の半導体層、第２の半導体層）、８は膜厚１４０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型のＳｉ層（３段目の半導体層、第３の半導体層）、９は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１０は一体化包囲型ゲート電極（ＷＳｉ）、１１は１０２０ｃｍ−３程度のｐ＋型ソース領域、１２は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１４は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１５は５×１０１７ｃｍ−３程度のｎ型ソース領域、１６は１０２０ｃｍ−３程度のｎ＋型ソース領域、１７は５００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１８は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１９は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２０は導電プラグ（Ｗ）、２１は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、２２は１０ｎｍ程度のバリアメタル（ＴａＮ）、２３は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２４は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１はＣＭＯＳ型インバータをパターン化した平面図で、ｎ＋型ソース領域１６が接続されたＣｕ配線２３に接地電圧（Ｖｓｓ）を与え、ｐ＋型ソース領域１１が接続されたＣｕ配線２３に電源電圧（Ｖｄｄ）を与え、ＮチャネルＭＩＳ電界効果トランジスタのゲート電極とＰチャネルＭＩＳ電界効果トランジスタのゲート電極が共通化した一体化包囲型ゲート電極１０が接続されたＣｕ配線２３に入力電圧（Ｖｉｎ）を与えれば、ｐ＋型ドレイン領域１２とｎ＋型ドレイン領域１３を直接接続している導電膜（ＷＳｉ）６に接続されたＣｕ配線２３から出力電圧（Ｖｏｕｔ）を取り出すことができる。
【００１２】
図２（ｐ−ｐ矢視断面図）においては、ｎ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が選択的に設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的に下地絶縁膜バリア層（ＴｉＮ）３が設けられ、下地絶縁膜バリア層（ＴｉＮ）３直上には、ｎ型のＳｉ層５（１段目の半導体層、第1の半導体層）が設けられ、Ｓｉ層５はシリコン酸化膜（ＳｉＯ２）４により島状に絶縁分離されている。Ｓｉ層５上には、選択的に、幅が広い柱状構造のｎ型のＳｉ層７（２段目の半導体層、第２の半導体層）が設けられ、Ｓｉ層７上には、Ｓｉ層７に自己整合して、幅がやや狭い柱状構造のｐ型のＳｉ層８（３段目の半導体層、第３の半導体層）が設けられ、Ｓｉ層５、Ｓｉ層７及びＳｉ層８からなる３段柱状半導体層のＳＯＩ基板が形成されている。またＳｉ層７の上部の一部には導電膜（ＷＳｉ）６が埋め込まれている。Ｓｉ層７及びＳｉ層８の一部を除く側面は、ゲート酸化膜（ＳｉＯ２）９を介してゲート電極（ＷＳｉ、一体化包囲型ゲート電極）１０に包囲されている。Ｓｉ層５全体及びＳｉ層７の下部にはｐ＋型ソース領域１１が設けられ、ｐ＋型ソース領域１１に相対して、Ｓｉ層７の上部の導電膜（ＷＳｉ）６下部近傍にはｐ＋型ドレイン領域１２が設けられ、Ｓｉ層７の中央部をチャネル領域とする縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。またＳｉ層７の上部の導電膜（ＷＳｉ）６上部近傍及びＳｉ層８の下部にはｎ＋型及びｎ型ドレイン領域（１３、１４）が設けられ、ｎ＋型及びｎ型ドレイン領域（１３、１４）に相対して、Ｓｉ層８の上部にはｎ型及びｎ＋型ソース領域（１５、１６）が設けられ、Ｓｉ層８の中央部をチャネル領域とする縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。ここでｐ＋型ドレイン領域１２とｎ＋型ドレイン領域１３は導電膜（ＷＳｉ）６により直接接続されている。ｎ＋型ソース領域１６、ｐ＋型ドレイン領域１２とｎ＋型ドレイン領域１３を直接接続し、延在する導電膜（ＷＳｉ）６及び一体化包囲型ゲート電極１０は、それぞれバリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を介してバリアメタル（ＴａＮ）２２を有するＣｕ配線２３が接続されている。こうして下部に縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタが形成され、上部に縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタが形成された、３段柱状半導体層からなるＳＯＩ構造のＣＭＯＳ型半導体装置が構成されている。
【００１３】
図３（ｑ−ｑ矢視断面図）においては、ｎ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的に下地絶縁膜バリア層（ＴｉＮ）３が設けられ、下地絶縁膜バリア層（ＴｉＮ）３直上には、ｎ型のＳｉ層５（１段目の半導体層、第1の半導体層）が設けられ、Ｓｉ層５はシリコン酸化膜（ＳｉＯ２）４により島状に絶縁分離されている。Ｓｉ層５上には、選択的に、幅が広い柱状構造のｎ型のＳｉ層７（２段目の半導体層、第２の半導体層）が設けられ、Ｓｉ層７上には、Ｓｉ層７に自己整合して、幅がやや狭い柱状構造のｐ型のＳｉ層８（３段目の半導体層、第３の半導体層）が設けられ、Ｓｉ層５、Ｓｉ層７及びＳｉ層８からなる３段柱状半導体層のＳＯＩ基板が形成されている。またＳｉ層７の上部の一部には導電膜（ＷＳｉ）６が埋め込まれている。Ｓｉ層７及びＳｉ層８の側面は、ゲート酸化膜（ＳｉＯ２）９を介してゲート電極（ＷＳｉ、一体化包囲型ゲート電極）１０に包囲されている。Ｓｉ層５全体及びＳｉ層７の下部にはｐ＋型ソース領域１１が設けられ、ｐ＋型ソース領域１１に相対して、Ｓｉ層７の上部の導電膜（ＷＳｉ）６下部近傍にはｐ＋型ドレイン領域１２が設けられ、Ｓｉ層７の中央部をチャネル領域とする縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。またＳｉ層７の上部の導電膜（ＷＳｉ）６上部近傍及びＳｉ層８の下部にはｎ＋型及びｎ型ドレイン領域（１３、１４）が設けられ、ｎ＋型及びｎ型ドレイン領域（１３、１４）に相対して、Ｓｉ層８の上部にはｎ型及びｎ＋型ソース領域（１５、１６）が設けられ、Ｓｉ層８の中央部をチャネル領域とする縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。ここでｐ＋型ドレイン領域１２とｎ＋型ドレイン領域１３は導電膜（ＷＳｉ）６により直接接続されている。ｐ＋型ソース領域１１及びｎ＋型ソース領域１６は、それぞれバリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を介してバリアメタル（ＴａＮ）２２を有するＣｕ配線２３が接続されている。こうして下部に縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタが形成され、上部に縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタが形成された、３段柱状半導体層からなるＳＯＩ構造のＣＭＯＳ型半導体装置が構成されている。
【００１４】
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）絶縁膜上に、直下に下地絶縁膜バリア層を有し、２段目の半導体層（第２の半導体層）の上部の一部に導電膜が埋め込まれた３段柱状半導体層からなるＳＯＩ基板を設け、２段目の半導体層及び３段目の半導体層（第３の半導体層）の側面にゲート酸化膜を介して一体化包囲型ゲート電極を設け、１段目の半導体層（第1の半導体層）全体及び２段目の半導体層の下部にｐ＋型ソース領域を設け、離間し相対して、２段目の半導体層の上部の導電膜下部近傍にｐ＋型ドレイン領域を設けた縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタを形成し、さらに２段目の半導体層の上部の導電膜上部近傍及び３段目の半導体層の下部にｎ＋型及びｎ型ドレイン領域を設け、離間し相対して、３段目の半導体層の上部にｎ型及びｎ＋型ソース領域を設けた縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタが形成された３段柱状半導体層からなるＳＯＩ構造のＣＭＯＳ型半導体装置を構成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またｎ＋型ドレイン領域への配線体とｐ＋型ドレイン領域への配線体を個別に設けることなく、２段目の半導体層の上部の一部に埋め込まれ、延在した導電膜によりｎ＋型ドレイン領域とｐ＋型ドレイン領域を直接接続でき、1つの配線体に容易に接続できるため、高集積化を可能にすることができる。（特にインバータ回路に有効である。）
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また下部のＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極と上部のＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を単一の包囲型ゲート電極として一体化して形成できることにより、配線体を削除できることによる高集積化を可能にすることができる。
また表面上の占有面積を増やすことなく、ほぼ1つのＭＩＳ電界効果トランジスタの占有面積で、且つ３次元化した多層のＳＯＩ基板を形成せずに、一体化した単一のＳＯＩ基板（３段柱状構造半導体層）に一対の縦型（垂直方向動作）のＰチャネルのＭＩＳ電界効果トランジスタ及び縦型（垂直方向動作）のＮチャネルのＭＩＳ電界効果トランジスタを積層したＣＭＯＳを形成できることによる高集積化を可能にすることができる。
また２段目及び３段目の半導体層を自己整合し、1回のエピタキシャル成長で形成できること、各階段部に自己整合して不純物を注入して一導電型及び反対導電型ソースドレイン領域を形成できることによる高集積化及びプロセスの簡略化が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、絶縁膜の上面にバリア層（下地絶縁膜バリア層）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また完全なＳＯＩ構造のＣＭＯＳ回路を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
また１段目の半導体層（横（水平）方向エピタキシャル半導体層）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層（製造方法参照）を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な柱状構造の３段目の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（一導電型及び反対導電型のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型（垂直方向動作）のＣＭＯＳ型半導体装置を得ることができる。
【００１５】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図４〜図２５、図２及び図３を参照し、一体化包囲型ゲート電極への接続部及び異種導電型ドレイン領域への接続部を示す方向の模式側断面図（ｐ−ｐ矢視断面図）を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１６】
図４
化学気相成長により、ｎ型のシリコン基板１上に１５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２を成長する。次いで化学気相成長により、３０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２５を６０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２５、下地絶縁膜バリア層（ＴｉＮ）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図５
次いで露出したｎ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層２６を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２５の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層２６を平坦化する。次いで選択化学気相成長法により、Ｓｉ層２６上にのみ３０ｎｍ程度のタングステン膜２７を成長する。
【００１８】
図６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２５を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層２６の一部側面及び下地絶縁膜バリア層（ＴｉＮ）３の一部上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図７
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２６の側面から下地絶縁膜バリア層（ＴｉＮ）３上にｎ型の横（水平）方向エピタキシャルＳｉ層５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）２５の開孔部を埋め込む。ここで成長したＳｉ層５は下地絶縁膜バリア層（ＴｉＮ）３により下地のシリコン窒化膜（Ｓｉ３Ｎ４）２の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）３がないと下地のシリコン窒化膜（Ｓｉ３Ｎ４）２の影響を受け一部が非晶質化した半導体層となってしまい、微少な電流リークを生じる原因となる。）
【００２０】
図８
次いでＳｉ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２８を成長する。ここでＳｉ層５は５０ｎｍ程度になる。次いでシリコン酸化膜（ＳｉＯ２）２８をマスク層として、タングステン膜２７、Ｓｉ層２６、シリコン窒化膜（Ｓｉ３Ｎ４）２５及び下地絶縁膜バリア層（ＴｉＮ）３を順次異方性ドライエッチングし、２段の開孔部を形成する。
【００２１】
図９
次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４を成長する。次いでＳｉ層５の平坦面より上に存在するシリコン酸化膜（ＳｉＯ２）２８及びシリコン酸化膜（ＳｉＯ２）４を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４を開孔部に平坦に埋め込み素子分離領域を形成する。
【００２２】
図１０
次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２９を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。次いでスパッタにより、５０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）６を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３１を成長する。次いでスパッタにより、１４０ｎｍ程度の窒化チタン膜（ＴｉＮ）３２を成長する。
【００２３】
図１１
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、窒化チタン膜（ＴｉＮ）３２、シリコン窒化膜（Ｓｉ３Ｎ４）３１、タングステンシリサイド膜（ＷＳｉ）６、シリコン酸化膜（ＳｉＯ２）３０及びシリコン窒化膜（Ｓｉ３Ｎ４）２９を順次異方性ドライエッチングし、Ｓｉ層５の表面の一部を露出する開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００２４】
図１２
次いでシリコン酸化膜（ＳｉＯ２）３０及びシリコン窒化膜（Ｓｉ３Ｎ４）（２９、３１）を５ｎｍ程度順次等方性ドライエッチングする。（開孔部の一部を横方向に広げる。）
【００２５】
図１３
次いで露出したＳｉ層５上にＰチャネルＭＩＳ電界効果トランジスタの閾値電圧を制御した２段柱状構造のｎ型の縦（垂直）方向エピタキシャルＳｉ層７を成長する。次いで化学的機械研磨（ＣＭＰ）し、窒化チタン膜（ＴｉＮ）３２の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層７を平坦化する。
【００２６】
図１４
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉ層７の上部にＮチャネルＭＩＳ電界効果トランジスタの閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０００℃程度でランニングし、Ｓｉ層７の上層部の幅が狭い柱状構造部を所望の閾値電圧に制御したｐ型のＳｉ層８に変換する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。こうしてＳｉ層５、Ｓｉ層７及びＳｉ層８からなる３段柱状構造のＳＯＩ基板が形成される。
【００２７】
図１５
次いで窒化チタン膜（ＴｉＮ）３２をエッチング除去する。次いで化学気相成長により、１４０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３３を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層８の平坦面より上に成長したシリコン酸化膜（ＳｉＯ２）３３を除去し、平坦化する。（窒化チタン膜（ＴｉＮ）３２をシリコン酸化膜（ＳｉＯ２）３３に置き換える。）
【００２８】
図１６
次いで選択化学気相成長法により、Ｓｉ層８上にのみ１５０ｎｍ程度のタングステン膜（Ｗ）３４を成長する。次いでシリコン酸化膜（ＳｉＯ２）３３をエッチング除去する。
【００２９】
図１７
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３１、タングステンシリサイド膜（ＷＳｉ）６及びシリコン酸化膜（ＳｉＯ２）３０を順次異方性ドライエッチングする。この際タングステン膜（Ｗ）３４も５０ｎｍ程度エッチング除去される。次いでレジスト（図示せず）を除去する。
【００３０】
図１８
次いでタングステン膜（Ｗ）３４をマスク層として、タングステンシリサイド膜（ＷＳｉ）６を貫通してＳｉ層７の上部に、シリコン窒化膜（Ｓｉ３Ｎ４）２９を貫通してＳｉ層５の上部にｐ＋型ソースドレイン領域（１１、１２）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域の最終形を図示しておく。）
【００３１】
図１９
次いでタングステン膜（Ｗ）３４をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２９をマスク層として、Ｓｉ層７の上部（タングステンシリサイド膜（ＷＳｉ）６の上部）及びＳｉ層８の上部にｎ型ソースドレイン領域（１４、１５）形成用の燐のイオン注入をおこなう。連続してｎ＋型ソースドレイン領域（１３、１６）形成用の砒素のイオン注入をおこなう。（ここではｎ型及びｎ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型及びｎ＋型ソースドレイン領域の最終形を図示しておく。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００３２】
図２０
次いでシリコン酸化膜（ＳｉＯ２）３０及びシリコン窒化膜（Ｓｉ３Ｎ４）（２９、３１）を順次等方性ドライエッチングする。
【００３３】
図２１
次いで化学気相成長により、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）９を成長する。次いで化学気相成長により、３５０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）１０を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層８の平坦面より上に成長したゲート酸化膜（ＳｉＯ２）９及びタングステンシリサイド膜（ＷＳｉ）１０を除去し、平坦化する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法により活性化及び深さ制御用のアニールをおこない、Ｓｉ層５及びＳｉ層７にｐ＋型ソースドレイン領域（１１、１２）を、Ｓｉ層７及びＳｉ層８にｎ型ソースドレイン領域（１４、１５）及びｎ＋型ソースドレイン領域（１３、１６）を形成する。この際、ｐ＋型ドレイン領域１２とｎ＋型ドレイン領域１３はＳｉ層７に埋め込まれたタングステンシリサイド膜（ＷＳｉ）６により接続されている。
【００３４】
図２２
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）１０を異方性ドライエッチングし、ゲート酸化膜（ＳｉＯ２）９を介してＳｉ層７及びＳｉ層８の側面に一体化包囲型ゲート電極（ＷＳｉ）を形成する。（エッチングの途中で露出した、異種導電型ドレイン領域接続用の導電膜（ＷＳｉ）６上のゲート酸化膜（ＳｉＯ２）９もマスク層となる。）次いでレジスト（図示せず）を除去する。次いでタングステンシリサイド膜（ＷＳｉ）１０を５０ｎｍ程度異方性ドライエッチングする。次いで不要部のゲート酸化膜（ＳｉＯ２）９を異方性ドライエッチングする。
【００３５】
図２３
次いで化学気相成長により、５００ｎｍ程度のＰＳＧ膜１７を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１８を成長する。
【００３６】
図２４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８及びＰＳＧ膜１７を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３７】
図２５
次いで化学気相成長により、バリアメタルとなるＴｉＮ１９を成長する。次いで化学気相成長により、タングステン（Ｗ）２０を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を形成する。
【００３８】
図２（ｐ−ｐ矢視断面図）及び図３（ｑ−ｑ矢視断面図）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜２１を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２２を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２２を有するＣｕ配線２３を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長し、本願発明のＶＥＣＴ４ＳＧ構造の半導体装置を完成する。
【実施例２】
【００３９】
図２６（ｑ−ｑ矢視断面図）は本発明の半導体装置における第２の実施例の模式側断面図（ｐ−ｐ矢視断面図は図２に同じ）で、シリコン（Ｓｉ）基板を使用し、ＶＥＣＴ４ＳＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜２４は図３と同じ物を、３５は下部接続配線体（ＷＳｉ）を示している。
同図においては、ＰチャネルＭＩＳ電界効果トランジスタのｐ＋型ソース領域へ直接接続するＣｕ配線２３が存在せずに替りにｐ＋型ソース領域直下の下地絶縁膜バリア層（ＴｉＮ）３に下から接続する下部接続配線体（ＷＳｉ）３５が形成されていること以外は図３とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、またＰチャネルＭＩＳ電界効果トランジスタのＳＯＩ基板の一部となるＳｉ層５（１段目の半導体層、第1の半導体層）を形成する前に、下部接続配線体（ＷＳｉ）を形成する工程が必要となるが、横（水平）方向エピタキシャルＳｉ層５（１段目の半導体層、第1の半導体層）を微細に形成できることによる高集積化が可能となる。
【実施例３】
【００４０】
図２７（ｑ−ｑ矢視断面図）は本発明の半導体装置における第３の実施例の模式側断面図（ｐ−ｐ矢視断面図は図２に同じ）で、シリコン（Ｓｉ）基板を使用し、ＶＥＣＴ４ＳＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜２４は図３と同じ物を示している。
同図においては、ＰチャネルＭＩＳ電界効果トランジスタのｐ＋型ソース領域へ直接接続するＣｕ配線２３が存在せずに替りにｐ＋型ソース領域直下の下地絶縁膜バリア層（ＴｉＮ）３を延長し、下部接続配線体として利用していること以外は図３とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、また下地絶縁膜バリア層（ＴｉＮ）３をパターニングするマスク工程が必要となるが、横（水平）方向エピタキシャルＳｉ層５（１段目の半導体層、第1の半導体層）を微細に形成できることによる高集積化が可能となる。
【実施例４】
【００４１】
図２８（ｐ−ｐ矢視断面図）は本発明の半導体装置における第４の実施例の模式側断面図（ｑ−ｑ矢視断面図は図３に同じ）で、シリコン（Ｓｉ）基板を使用し、ＶＥＣＴ４ＳＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１〜２４は図１と同じ物を、２９、３０は図１７と同じ物を示している。
同図においては、異種導電型ドレイン領域接続用の導電膜（ＷＳｉ）６とＣｕ配線２３との接続部下に絶縁膜（２９、３０）が残されていること以外は図２とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、また異種導電型ドレイン領域接続用の導電膜（ＷＳｉ）６とＣｕ配線２３との接続部下に絶縁膜（２９、３０）を残すマスク工程が必要となるが、異種導電型ドレイン領域接続用の導電膜（ＷＳｉ）６と一体化包囲型ゲート電極（ＷＳｉ）１０間の電流リーク耐性を向上させることが可能である。
【実施例５】
【００４２】
図２９（ｐ−ｐ矢視断面図）及び図３０（ｑ−ｑ矢視断面図）は本発明の半導体装置における第５の実施例の模式側断面図（平面図は図１に同じ、ただし第１の半導体層５はｎ型のシリコン（Ｓｉ）基板１の一部で、ｐ＋型ソース領域１１に相当する箇所を示すものとする）で、シリコン（Ｓｉ）基板を使用し、ＶＥＣＴ４ＳＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１、６〜２４は図１と同じ物を、３６はｎ＋型チャネルストッパー領域、３７はシャロートレンチ素子分離領域及び埋め込みシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、１段目の半導体層５がｎ型のシリコン（Ｓｉ）基板１からなっていること、素子分離領域（ＳｉＯ２）４がｎ型のシリコン（Ｓｉ）基板１に形成されたシャロートレンチ素子分離領域及び埋め込みシリコン酸化膜（ＳｉＯ２）３７からなっていること及びシャロートレンチ素子分離領域及び埋め込みシリコン酸化膜（ＳｉＯ２）３７直下にｎ＋型チャネルストッパー領域が形成されていること以外は図２及び図３とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、ＳＯＩ構造を有していないため、ｐ＋型ソース領域とｎ型のシリコン（Ｓｉ）基板間に接合容量が生じるが、それ以外はほぼ第１の実施例と同様の効果を得ることができ、製造プロセスをやや簡略化することが可能である。
【００４３】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、３段柱状構造半導体層の下層部にＰチャネルＭＩＳ電界効果トランジスタを形成し、３段柱状構造半導体層の上層部にＮチャネルＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路を形成しているが、これを逆にして形成してもよい。
また上記実施例においては、第２及び第３の半導体層を自己整合して同じ工程で形成しているが、別マスク工程により、独自に形成することも可能である。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、下地絶縁膜バリア層、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、３段柱状構造半導体層に異なる導電型のＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成し、高集積な大電流トランジスタを構成する場合に利用することも可能である。
【産業上の利用可能性】
【００４４】
本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置を目指したものではあるが、高速に限らず、すべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他のトランジスタからなる半導体集積回路に利用できる可能性がある。
【符号の説明】
【００４５】
１    ｎ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    下地絶縁膜バリア層（ＴｉＮ）
４    素子分離領域のシリコン酸化膜（ＳｉＯ２）
５    ｎ型のＳｉ層（１段目の半導体層、第1の半導体層）
６    異種導電型ドレイン領域接続用の導電膜（ＷＳｉ）
７    ｎ型のＳｉ層（２段目の半導体層、第２の半導体層）
８    ｐ型のＳｉ層（３段目の半導体層、第３の半導体層）
９    ゲート酸化膜（ＳｉＯ２）
１０  一体化包囲型ゲート電極（ＷＳｉ）
１１  ｐ＋型ソース領域
１２  ｐ＋型ドレイン領域
１３  ｎ＋型ドレイン領域
１４  ｎ型ドレイン領域
１５  ｎ型ソース領域
１６  ｎ＋型ソース領域
１７  燐珪酸ガラス（ＰＳＧ）膜
１８  シリコン窒化膜（Ｓｉ３Ｎ４）
１９  バリアメタル（ＴｉＮ）
２０  導電プラグ（Ｗ）
２１  ＳｉＯＣ膜
２２  バリアメタル（ＴａＮ）
２３  Ｃｕ配線（Ｃｕシード層含む）
２４  バリア絶縁膜（Ｓｉ３Ｎ４）
２５  シリコン窒化膜（Ｓｉ３Ｎ４）
２６  ｎ型の縦（垂直）方向エピタキシャルＳｉ層
２７  選択化学気相成長導電膜（Ｗ）
２８  シリコン酸化膜（ＳｉＯ２）
２９  シリコン窒化膜（Ｓｉ３Ｎ４）
３０  シリコン酸化膜（ＳｉＯ２）
３１  シリコン窒化膜（Ｓｉ３Ｎ４）
３２  窒化チタン膜（ＴｉＮ）
３３  シリコン酸化膜（ＳｉＯ２）
３４  選択化学気相成長導電膜（Ｗ）
３５  下部接続配線体（ＷＳｉ）
３６  ｎ＋型チャネルストッパー領域
３７  シャロートレンチ素子分離領域及び埋め込みシリコン酸化膜（ＳｉＯ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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