(57)【特許請求の範囲】
【請求項１】
入力受信機であって、
入力信号が内部電源電圧より大きいときに第１のチョップ信号として前記入力信号を実質的に通過し、前記入力信号が前記内部電源電圧未満であるときに前記内部電源電圧で前記第１のチョップ信号をクランプするように構成される波形チョッパを備え、ここにおいて、前記波形チョッパは更に、前記入力信号が前記内部電源電圧未満であるときに第２のチョップ信号として前記入力信号を実質的に通過し、前記入力信号が前記内部電源電圧より大きいときに前記内部電源電圧で前記第２のチョップ信号をクランプするように構成され、ここにおいて、前記波形チョッパは、
第１のパストランジスタと、
第２のパストランジスタと、
第１の端子及び第２の端子を有するキャパシタと、
前記キャパシタの前記第２の端子と前記内部電源電圧のための電源ノードとの間に直接に接続される抵抗器と、
を含み、ここにおいて、前記キャパシタは、前記第１の端子で前記入力信号を受信し、前記第２の端子でバイアス電圧を生成するように構成され、前記第１のパストランジスタのゲート及び前記第２のパストランジスタのゲートは、両方とも前記キャパシタの前記第２の端子に結合され、前記入力受信機は更に、
前記第１のチョップ信号が前記内部電源電圧でクランプされるときに結合信号を第１の電源電圧に充電するためにスイッチオンするように構成される第１のスイッチと、前記第２のチョップ信号が前記内部電源電圧でクランプされるときに前記結合信号を接地するためにスイッチオンするように構成される第２のスイッチとを含むチョップ波形受信機と、
を備え、ここにおいて、前記第１の電源電圧は、前記内部電源電圧より大きい、入力受信機。
【請求項２】
前記内部電源電圧は、前記第１の電源電圧のほぼ半分である、請求項１に記載の入力受信機。
【請求項３】
第１のスイッチは、前記第１のチョップ信号によって駆動されるそのゲート及び前記第１の電源電圧を供給するように構成される電源に結合されるソースを有するＰＭＯＳトランジスタを備え、
前記第２のスイッチは、前記第２のチョップ信号によって駆動されるそのゲート及び接地に結合されるそのソースを有するＮＭＯＳトランジスタを備える、請求項１に記載の入力受信機。
【請求項４】
前記チョップ波形受信機は、接地されている前記結合信号に応答して前記内部電源電圧に前記第１のスイッチの端子を充電するように構成される第１のトランジスタを含む、請求項２に記載の入力受信機。
【請求項５】
前記第１のトランジスタは、前記内部電源電圧を供給するための電源ノードに結合されるソースと、前記第１のスイッチの前記端子に結合されるドレインと、前記結合信号を搬送する出力ノードに結合されるゲートとを有するＰＭＯＳトランジスタを備える、請求項４に記載の入力受信機。
【請求項６】
前記チョップ波形受信機は、前記第１の電源電圧に充電されている前記結合信号に応答して前記内部電源電圧に前記第２のスイッチの端子を充電するように構成される第２のトランジスタを含む、請求項２に記載の入力受信機。
【請求項７】
前記第２のトランジスタは、前記第２のスイッチの前記端子に結合されるドレインと、前記内部電源電圧を供給するための前記電源ノードに結合されるソースと、前記結合信号を搬送するための出力ノードに結合されるゲートとを有するＮＭＯＳトランジスタを備える、請求項６に記載の入力受信機。
【請求項８】
接地と前記内部電源電圧との間で繰り返すステップダウン信号に前記結合信号をステップダウンするように構成されるステップダウンデバイスを更に備える、請求項２に記載の入力受信機。
【請求項９】
前記ステップダウンデバイスは、ＮＭＯＳネイティブパストランジスタを備える、請求項８に記載の入力受信機。
【請求項１０】
前記ステップダウン信号を受信し、出力信号を生成するように構成されるシュミットトリガを更に備える、請求項９に記載の入力受信機。
【請求項１１】
ほぼ０Ｖと第１の電源電圧ＶＤＤＸとの間で繰り返す入力信号を受信することと、ＶＤＤＸは、内部電源電圧ＶＤＤのほぼ２倍であり、
キャパシタのための第２の端子でバイアス電圧を生成するために、受信された前記入力信号によって前記キャパシタの第１の端子を駆動することと、前記第２の端子は、前記内部電源電圧ＶＤＤのための電源ノードに順に直接に接続される抵抗器に直接に接続され、
前記入力信号がＶＤＤより大きいときに実質的に前記入力信号に等しく、前記入力信号がＶＤＤ未満のときにＶＤＤに等しい第１のチョップ信号を生成するために、前記バイアス電圧によってバイアスされたゲートを有する第１のパストランジスタを、受信した前記入力信号が通過することと、
前記入力信号がＶＤＤ未満のときに前記入力信号に実質的に等しく、前記入力信号がＶＤＤより大きいときにＶＤＤに等しい第２のチョップ信号を生成するために、前記バイアス電圧によってバイアスされたゲートを有する第２のパストランジスタを、受信された前記入力信号が通過することと、
前記第１のチョップ信号がＶＤＤに等しいときにＶＤＤＸに結合信号を充電することによって、及び前記第２のチョップ信号がＶＤＤに等しいときに前記結合信号を接地する結合信号に前記第１のチョップ信号と前記第２のチョップ信号とを結合することによって、前記第１のチョップ信号と前記第２のチョップ信号とを結合することと
を備える、方法。
【請求項１２】
接地とＶＤＤとの間で繰り返すステップダウン信号に前記結合信号をステップダウンすることを更に備える、請求項１１に記載の方法。
【請求項１３】
接地とＶＤＤとの間でも繰り返す最終出力信号を提供するためにヒステリシスを前記ステップダウン信号に適用することを更に備える、請求項１２に記載の方法。
【請求項１４】
前記第１のチョップ信号と前記第２のチョップ信号とを結合することは、前記第１のチョップ信号に応答して第１のスイッチを制御すること、前記第２のチョップ信号に応答して第２のスイッチを制御することを備える、請求項１１に記載の方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本出願はその全体が参照として本明細書に組み込まれる、２０１４年４月１６日に出願された米国仮出願番号第１４／２５４，７０６号に優先権を主張する。
【技術分野】
【０００２】
[0002]本出願は受信機に関し、特に高電圧領域入力信号を受入低電圧領域信号に変換する受信機に関する。
【背景技術】
【０００３】
[0003]半導体技術が大幅なサブミクロン体制に進歩するに従って電源電圧はトランジスタ寸法の縮小に合わせて減少される。それにもかかわらず、高電圧体制からの入出力（Ｉ／Ｏ）標準は、まだサポートされることを必要とし得る。しかし、最新高密度集積化回路の厚酸化トランジスタは、それらのゲート−ソース、ゲート−ドレイン又はソース−ドレイン接合にわたる２ボルトのような多少の最大レベルより高いいかなる電圧に適応することができなくなるかもしれない。このような最大レベルを上回る電圧を有する入力信号を安全に受信するために、集積化回路の入力受信機の在来トランジスタを使用することは一般的である。
【０００４】
[0004]例示的従来の入力受信機１００が、図１Ａに示される。ネイティブＮＭＯＳパストランジスタ１０５は、内部電源電圧ＶＤＤによって駆動されるそのゲートを有する。この内部電圧ＶＤＤは、ネイティブパストランジスタ１０５のドレインで受けるＶＤＤＸ−領域入力信号１０２によって繰り返される電源電圧ＶＤＤＸより低い。ＶＤＤＸのレベルは、入力信号１０２のための信号プロトコルに依存する。例えば、１つの信号プロトコルは、その周波数に従って０及び３．３Ｖ（ＶＤＤＸ）間に入力信号１０２サイクルを有し得る。これに対して、ＶＤＤは最新デバイスのための安全レベルである１．８Ｖ又は１．６５Ｖに等しくなり得る。その事については、３．３Ｖがネイティブパストランジスタ１０５の一対の端子（ドレイン−ソース、ゲート−ソース又はゲート−ドレイン）にわたって印加された場合、ネイティブパストランジスタ１０５は機能しなくなるかもしれない。更に一般的にいえば、信号プロトコルによって決定されるようにＶＤＤＸのレベルに関係なく、ＶＤＤはＶＤＤＸのほぼ半分に等しい。
【０００５】
[0005]入力信号１０２がＶＤＤまで上昇するにつれて、それは、その電圧閾値がゼロボルトであるので、ネイティブトランジスタ１０５のドレインまで通過する。ネイティブパストランジスタ１０５のゲート−ソース間電圧は結局ゼロまで低下し、それはネイティブパストランジスタのソースがＶＤＤより高く上昇することを防止する。ドレインが入力信号電圧１０２のサイクルで３．３Ｖまで上昇し続けるけれども、そのドレインとソースの間のＶＤＤ電圧差よりも大きくならないので、ネイティブパストランジスタ１０５は負担をかけられることはない。同様に、ネイティブパストランジスタ１０５のゲートとドレイン間又はゲートとソース間のＶＤＤ電圧差より大きくはならない。
【０００６】
[0006]ＶＤＤ電源電圧によって電力供給されるインバータ１１０のような受信機は、ＶＤＤ−領域又は電圧降下出力信号１１５をＶＤＤＸ−領域入力信号１０２から生成するために電源電圧を反転する。インバータ１１０は、入力受信機１００を含む集積化回路の内部回路（図示せず）に出力信号１１５を送る。ネイティブパストランジスタ１０５がＶＤＤＸ−領域入力信号１０２をＶＤＤ−領域出力信号１１５に変換する際の電圧歪課題を避けるけれども、入力受信機１００は多くの課題を蒙る。例えば、外部電源は入力信号１０２を駆動する。入力受信機１００は、この外部電源についてどうすることもできない。故に、ネイティブパストランジスタ１０５は、それがインバータ１１０にまで受けるどんなデューティサイクル及びスルーレートでも通す。故に、インバータ１１０からのＶＤＤ−領域出力信号１１５のためのデューティサイクル及びスルーレートは、受け入れ難いほどに歪められル可能性がある。加えて、更なる歪みが、接地とＶＤＤＸの所望のレベルとは異なる電圧最低値と電圧最大値との間で揺れる入力信号１０２を結果として生じる。更に、ネイティブパストランジスタ１０５のようなネイティブデバイスが、プロセス変動に非常に影響される。このように受信機１００の使用が５％、＋／−を満たすデューティサイクルエラー要求を満たすために何十ＭＨｚのような比較的低入力信号周波数に限定される。
【０００７】
[0007]従って、より高い周波数領域においてより正確な性能を提供するステップダウン入力受信機のための技術の必要がある。
【発明の概要】
【０００８】
[0008]入力信号を受信するための波形チョッパを含む入力受信機が提供される。波形チョッパは、内部電源電圧ＶＤＤのような閾値電圧に関して、入力信号を第１のチョップ信号（chopped signal）及び第２のチョップ信号にチョップする。入力信号がＶＤＤを超えてくり返すと、波形チョッパは第１のチョップ信号を駆動するために入力信号を通す。しかし、入力信号がＶＤＤ未満でくり返すと、波形チョッパはＶＤＤで第１のチョップ信号をクランプする。同様に、波形チョッパは入力信号がＶＤＤ未満でくり返すと第２のチョップ信号を駆動するため入力信号を通すが、入力信号がＶＤＤを超えてくり返すと、ＶＤＤに第２のチョップ信号をクランプする。
【０００９】
［０００９]ＶＤＤＸ−領域受信機は、チョップ信号をＶＤＤＸ−領域結合信号に結合する。ＶＤＤＸは、ＶＤＤの約２倍の電源電圧である。第１のチョップ信号がＶＤＤにクランプされると、ＶＤＤＸ−領域受信機はＶＤＤＸに結合信号を充電する。逆にいえば、第２のチョップ信号がＶＤＤにクランプされると、ＶＤＤＸ−領域受信機は接地に結合信号を放電する。
【図面の簡単な説明】
【００１０】
【図１】[0010]図１は、高電圧−領域入力信号を受信低圧−領域信号に変換するための従来の入力受信機の回路図である。
【図２】[0011]図２は、開示の実施形態に従って高電圧−領域入力信号を改良されたスルーレート、デューティサイクル、最小及び最大電圧レベル並びに高周波性能を有する受信低圧−領域信号に変換するための入力受信機のブロックダイヤグラムである。
【図３】[0012]図３は、図２の入力受信機の波形チョッパの回路図である。
【図４】[0013]図４は、入力信号及び図３の波形チョッパのための対応する第１のチョップ信号及び第２のチョップ信号のためのタイミング図である。
【図５】[0014]図５は、図２の入力受信機の中のチョップ波形受信機の回路図である。
【図６】[0015]図６は、図２の入力受信機のための一例の使用方法のためのフローチャートである。
【００１１】
[0016]以下の詳細な説明を参照することによって、開示された入力受信機の実施形態及びそれらの利点は、最も理解される。参照番号が図の１つ以上において説明されている同様な素子を識別するために使用されることは言うまでもない。
【発明を実施するための形態】
【００１２】
[0017]図２に示された入力受信機２００は高電圧−領域（ＶＤＤＸ）入力信号１０２を改良されたデューティサイクル、スルーレート及び電圧最低及び最大レベルを有する減少された電圧領域（ＶＤＤ）出力信号２２５にステップダウンする。そのために、入力受信機２００は、波形チョッパ２０５でＶＤＤＸ−領域入力信号１０２を受信する。これに対して、図１に関して検討された従来の受信機１００は、ネイティブパストランジスタ１０５で入力信号１０２を受信する。それが入力信号源（例示せず）において不正確のために、これらの最小及び最大電圧レベルから離れているかもしれないが、入力信号１０２は０ボルトと高電圧−領域供給電圧ＶＤＤＸの間でくり返すことを目的とする。その事については、外部電源（例示せず）は、入力信号１０２を生成し、それを入力受信機２００を含むダイ(die)（例示せず）に送るので、入力受信機２００はそのスルーレート、デューティサイクル及び最大及び最小電圧レベルに関して入力信号１０２の品質についてどうすることもできない。波形チョッパ２０５は、約ＶＤＤＸ／２に等しい内部電源電圧ＶＤＤのような閾値電圧に関して入力信号１０２をチョップする。例えば、一実施形態では、ＶＤＤＸは３．３Ｖに等しくなり得るが、ＶＤＤは１．８Ｖ又は１．６５Ｖに等しくなり得る。ＶＤＤ電圧レベルは、入力受信機２００からの低電圧領域デバイス（例示せず）ダウンストリームがそれによって損害を受けないように十分に低い。例えば、入力受信機２００を含むダイ（ｄｉｅ）は、薄膜ゲート酸化物デバイスだけでなく厚ゲート酸化物デバイスを含むことができる。厚ゲート酸化物デバイスは、１．８ＶのようなＶＤＤに対して比較的高いレベルに耐性がある。これに対して、薄膜ゲート酸化物デバイスは、この種の電圧レベルに耐性がないが、その代わりに１Ｖ以下のような減少する電圧レベルだけに耐性があり得る。
【００１３】
[0018]それらがＶＤＤ電圧レベルに耐性があるように入力受信機２００のデバイスは厚ゲート酸化物デバイスを備え得る。しかし、これらのデバイスは、ＶＤＤＸ電圧差に耐性がない。入力受信機がＶＤＤＸ−領域入力信号１０２を受信するけれども、入力受信機２００の設計は入力受信機２００の各デバイスが本願明細書において後述するように更なるその端子（ゲート−ソース、ゲート−ドレイン及びドレイン−ソース）のいずれかにわたって安全でない電圧レベル（例えばＶＤＤＸ）を決して有しないことを確実にする。
【００１４】
[0019]波形チョッパ２０５は、２つのチョップ信号、即ち、ＶＤＤとＶＤＤＸの間でくり返す第１のチョップ信号（padsig_p）２３０、及び０ＶとＶＤＤとの間でくり返す第２のチョップ信号２４０（padsig_n）を生成する。例えば、波形チョッパ２０５は、例えば、ＶＤＤに関して第１及び第２のチョップ信号padsig_p２３０及びpadsig_n２４０を形成する。更に一般的にいえば、ＶＤＤは波形チョッパ２０５によって実行されるチョッピングのための閾値電圧を表す。その点については、入力信号１０２が０ＶとＶＤＤＸとの間で（理想的に）繰り返すことであることを再度留意する。入力信号１０２の各サイクルは、このように入力信号１０２が接地とＶＤＤとの間で繰り返す下半周期及び入力信号１０２がＶＤＤとＶＤＤＸとの間で繰り返す上半周期を含む。波形チョッパ２０５は、第１のチョップ信号padsig_p２３０として実質的に入力信号１０２の各上半周期を通す。しかし、入力信号１０２がその下半周期でＶＤＤ未満に低下すると、波形チョッパ２０５はＶＤＤに第１のチョップ信号padsig_p２３０をクランプする。故に、第１のチョップ信号padsig_p２３０の各サイクルは、クランプされた半周期及びクランプせれない半周期を含む。クランプされた半周期は、入力信号１０２のための下半周期と一致する。クランプされない半周期は、入力信号１０２のための上半周期と一致する。クランプされた半周期において、それがＶＤＤ未満に低下すると、第１のチョップ信号padsig_p２３０は入力信号１０２の下半周期のその部分の間にＶＤＤにクランプされる。クランプされた半周期の残りの部分において、それがＶＤＤから上昇するか又はＶＤＤに低下するにつれて、第１のチョップ信号padsig_p２３０は実質的に入力信号１０２に等しくなる。同様に、クランプされない半周期では、それがその上半周期においてＶＤＤとＶＤＤＸとの間で上昇及び低下するので、第１のチョップ信号padsig_p２３０は実質的に入力信号１０２に等しくなる。
【００１５】
[0020]同様に、波形チョッパ２０５は実質的に、第２のチョップ信号padsig_n２４０のクランプされない半周期として入力信号１０２の各下半周期を通す。しかし、入力信号１０２がその上半周期においてＶＤＤを超えて上昇すると、波形チョッパ２０５はＶＤＤに第２のチョップ信号padsig_n２４０をクランプする。故に、入力信号１０２の上半周期は、第２のチョップされた入力信号padsig_n２４０のためのクランプされた半周期と対応する。上記のように、入力受信機２００は、入力信号１０２の品質以上に制御しない。それで、入力信号１０２のための上半周期は、ＶＤＤＸの所望又は意図された電圧レベルに達し得ない。同様に、入力信号１０２の下半周期は、０Ｖ又は接地（ＶＳＳ）に達し得ない。それにもかかわらず、入力信号１０２が各上半周期において大多数の時間の間のＶＤＤを超えていることを十分に確信し得る。故に、第１のチョップ信号padsig_p２３０は、そのクランプされた半周期の各々のほとんど（又は少なくともかなりの部分）に対してＶＤＤにクランプされるであろう。同様に、入力信号１０２が各下半分サイクルの大多数の時間の間ＶＤＤ未満にあることを十分に確信し得る。故に、第２のチョップ信号padsig_n２４０は、そのクランプされた半周期の各々のほとんど（又は少なくともかなりの部分）に対してＶＤＤにクランプされるであろう。
【００１６】
[0021]それ故に、０ＶとＶＤＤＸとの間で繰り返す「結合」信号が第１及び第２のチョップ信号padsig_p２３０及びpadsig_n２４０のためのクランプされた半周期から有利に再構成され得ることは理解し得る。例えば、第１のチョップ信号padsig_p２３０がＶＤＤでクランプときはいつでも、このような結合信号がＶＤＤＸに駆動されたと仮定する。同様に、第２のチョップ信号padsig_n２４０がＶＤＤでクランプされたときはいつでも、結合信号が接地されたと仮定する。入力信号１０２がＶＤＤから接地に低下するにつれて第１のチョップ信号padsig_pがＶＤＤでクランプされるが、入力信号１０２がＶＤＤからＶＤＤＸに上昇するにつれて第２のチョップ信号padsig_n２４０がＶＤＤにクランプされるので、結果として生じる結合信号は入力信号１０２に関して反転又は１８０度の位相が異なっている。この方法で結合信号を生成することは、結合信号がその後に所望の最小及び最大電圧レベルを有するはずであるので、全く有益である。これに対して、これらの最小及び最大電圧レベルは、入力信号１０２のために保証されることができない。更に、クランプされたＶＤＤレベルが第１及び第２のチョップ信号padsig_p２３０及びpadsig_n２４０の各クランプされた半周期のほとんど（又は、少なくとも、かなりの部分）に対して生じるので、結果としての結合信号はそれから望ましいデューティー係数及びスルーレートを有することになる。これに対して、入力信号１０２のためのデューティサイクル及びスルーレートは、望ましいデューティー係数、スルーレート又は最大及び最小電圧レベルのそのような保証を有しない。
【００１７】
[0022]再び図２を参照すると、ＶＤＤＸ−領域チョップ波形受信機２１０は、ちょうどこれらの効果を達成するために記載されているように、繰り返す結合信号２３５を生成するために第１及び第２のチョップ信号padsig_p２３０及びpadsig_n２４０を処理する。結果は、０とＶＤＤＸとの間で理想的には繰り返す入力信号１０２が０とＶＤＤＸとの間で繰り返す結合信号２３５を生成するために処理されるということである。しかし、入力信号１０２が単に結合信号２３５を形成するために再生されるだけではない点に留意する。その代わりに、波形チョッパ２０５とＶＤＤＸ−領域チョップ波形受信機２１０の組合せは、スルーレート、デューティサイクルを改良し、上記のように結合信号２３５のための所望の最小及び最大電圧レベルを実施する。
【００１８】
[0023]スルーレート、デューティサイクル及び信号電圧最低及び最大レベルにこれらの改良を与えられて、ネイティブパストランジスタのようなステップダウンデバイス２１５は、結合信号２３５からＶＤＤ−領域出力信号２４５を形成するために用いることができる。図１のネイティブパストランジスタ１０５に関して同様に検討したように、ステップダウンデバイス２１５は、ＮＭＯＳネィテイブパストランジスタ（示されず）を備え、それは１つのドレイン／ソース端子でＶＤＤＸ−領域結合信号２３５を受信して、そのゲートに印加されているＶＤＤによって制御されるようにその残りのドレイン／ソース端子でＶＤＤ−領域出力信号２４５を通過する。結合信号２３５がＶＤＤを超えて繰り返すと、ＶＤＤ−領域出力信号２４５が（ＶＤＤ−約閾値電圧に対して）ＶＤＤで飽和し得るようにネイティブトランジスタには電圧閾値損失が存在しない。
【００１９】
[0024]幾つかの実施形態では、更にここで検討したように、シュミットトリガのようなヒステリシス回路２２０は最終的なＶＤＤ−領域出力信号２２５を形成するために更にＶＤＤ−領域出力信号２４５を処理することができる。或いは、ＶＤＤ−領域出力信号２４５が、いかなるヒステリシス処理を伴わないで出力信号として使用し得る。
【００２０】
[0025]波形チョッパ２０５及びＶＤＤＸ−領域チョップ波形受信機２１０の組合せによるスルーレート及びデューティサイクル調整並びに所望の電圧最大及び最小レベルの実施のために、入力信号１０２は数百ＭＨｚ以上のような比較的高い周波数を有し得るが、それでも、それは忠実度の損失を伴わないでＶＤＤＸ領域からＶＤＤ領域までステップダウンし得る。これらの有利な特徴は、以下の実例実施形態に関してよりよく評価し得る。
【００２１】
[0026]実例波形チョッパ２０５のための回路図が、図３に示される。抵抗器３０５と直列のキャパシタ３００によって形成される分圧器は、キャパシタ３００の第１の端子３０２で入力信号１０２を受ける。抵抗器３０５は、内部電源電圧ＶＤＤを供給する電源ノードとキャパシタ３００の残りの第２の端子３０１との間を結合する。入力信号１０２が接地される必要があるとすれば、第２の端子３０１の（Ｖｂｉａｓとして示された）電圧はＶＤＤに確定されるであろう。入力信号１０２がＶＤＤまで上昇するにつれて、ＶｂｉａｓはＶＤＤより僅かに高く上昇するであろうが、入力信号１０２がＶＤＤＸに上昇し続けるにつれて再びＶＤＤに設定される前にＶＤＤＸよりも低いレベルに上昇する。ＶｂｉａｓのためのＶＤＤを超えて電圧の実際量が増加するのは、抵抗器３０５の抵抗とキャパシタ３００の容量によって定まる電圧分割に依存する。逆にいえば、入力信号１０２がＶＤＤＸからＶＤＤまで低下するにつれて、入力信号が接地の方にサイクルし、次いでＶＤＤの方に戻り続けるに従ってＶＤＤのそのデフォルトレベルに再び設定する前にＶＤＤより低く一時的に引き込まれる。
【００２２】
[0027]Ｖｂｉａｓが波形チョッパ２０５の中のＰＭＯＳパストランジスタ３１０及びＮＭＯＳパストランジスタのゲートをバイアスするので、ＶＤＤのそのデフォルトレベルに対するＶｂｉａｓのこれらの一時的な増加及び減少は有効である。ＰＭＯＳパストランジスタ３１０のドレイン／ソース端子は、第１のチョップ信号padsig_p２３０を搬送するためにキャパシタ３００の第１端子３０２と出力ノードとの間に結合する。同様に、ＮＭＯＳパストランジスタ３１５のためのドレイン／ソース端子は、第２のチョップ信号padsig_n２４０を搬送するために第１の端子３０２と出力ノード３２５との間に結合する。ＮＭＯＳパストランジスタ３１５の動作は、最初に検討される。
【００２３】
[0028]入力信号１０２が０ＶからＶＤＤまで上昇するにつれて、Ｖｂｉａｓは上述したように僅かにＶＤＤより高く急上昇するであろう。ＮＭＯＳパストランジスタ３１５でのゲート電圧のこの上昇は入力信号１０２の立ち上がりエッジのできるだけ多くを第２のチョップ信号padsig_n２４０まで通過させることに役立つ。しかし、ＮＭＯＳパストランジスタ３１５がネイティブトランジスタでない点に留意する。これは、第２のチョップ信号padsig_n２４０のプロセスバリエーションが入力信号１０２の立ち上がりエッジと比較して第２のチョップ信号padsig_n２４０の立ち上がりエッジでの閾値電圧損失を犠牲することを除いて減少されるという利点がある。この閾値電圧損失は、ゲートを単にＶＤＤでバイアスすることに反してＮＭＯＳパストランジスタ３１５のゲートをＶｂｉａｓ駆動させることによって減少する。加えて、ＮＭＯＳクランプトランジスタ３３０は出力ノード３２５に結合されるソースとＶＤＤを提供する電源ノードに結合されたドレインとを有する。ＮＭＯＳクランプトランジスタ３３０のゲートは、入力信号１０２によって駆動される。クランピングＮＭＯＳトランジスタ３３０は非ネイティブトランジスタ（non-native transistor）でもあるが、そのゲート電圧は入力信号１０２がＶＤＤＸまで上昇するにつれて、ＶＤＤＸの方へ上昇するであろう。このように、閾値電圧損失についてさえ、クランピングＮＭＯＳトランジスタ３３０は、入力信号１０２がＶＤＤＸの方へＶＤＤを超えて上昇するにつれて、ＶＤＤで第２のチョップ信号padsig_n２４０を容易にクランプし得る。
【００２４】
[0029]ＰＭＯＳパストランジスタ３１０の動作は、類似している。入力信号１０２がＶＤＤＸまで上昇するにつれて、ＰＭＯＳパストランジスタ３１０のゲート上のＶｂｉａｓはＶｂｉａｓがＶＤＤにクランプされるので仮想接地となる。ＰＭＯＳ技術において知られているように、ＰＭＯＳトランジスタは強い論理１を通過する。このように、ＰＭＯＳパストランジスタ３１０は、入力信号１０２がＶＤＤからＶＤＤＸまで上昇するにつれて入力信号１０２の立ち上がりエッジを第１のチョップ信号padsig_p２３０まで通過することに関して問題をもたない。しかし、ＰＭＯＳトランジスタは、一般に弱い論理０を通過する。それがＶＤＤＸからＶＤＤまで低下するにつれて入力信号１０２の立ち下がりエッジを通過するときに結果として生じる歪みを緩和するために、入力信号１０２がＶＤＤＸからＶＤＤまで低下するにつれて、Ｖｂｉａｓはキャパシタ３００の効果により一時的にＶＤＤより下に引き下げられる。この方法では、ＰＭＯＳパストランジスタ３１０は、入力信号１０２がＶＤＤに低下するにつれて入力信号１０２の立ち下がりエッジのより多くを第１のチョップ信号padsig_p２３０まで通過することができる。加えて、クランピングＰＭＯＳトランジスタ３３５は、出力ノード３２０に結合されるソースとＶＤＤを保持する電源ノードに結合される残りのドレインを有する。クランピングＰＭＯＳトランジスタ３３５のゲートは、入力信号１０２によって駆動される。このようにクランピングＰＭＯＳトランジスタ３３５は、スイッチオンされるが、入力信号１０２がＶＤＤで第２のチョップ信号padsig_p２３０をクランプするためにＶＤＤより下に低下する。
【００２５】
[0030]トランジスタ３１０、３１５、３３０及び３３５がそれらの端子間のＶＤＤ−レベル電圧差に耐性するようにそれらが全て厚いゲート酸化物トランジスタで構成し得る。入力信号１０２がＶＤＤＸまで上昇するにつれて、Ｖｂｉａｓでパストランジスタ３１０及び３１５のゲートをバイアスすると、これらトランジスタを保護する。同様に、入力信号１０２がＶＤＤＸまで上昇するにつれて、クランプトランジスタ３３５のソース及びトランジスタ３３０のドレインの両方をＶＤＤでバイアスすると、クランプトランジスタを保護する。
【００２６】
[0031]入力信号１０２の実例波形は、対応する第１及び第２のチョップ信号padsig_p２３０及びpadsig_n２４０のための波形とともに、図４に示される。入力信号１０２がＶＤＤを超えて上昇するにつれて、第２のチョップ信号padsig_n２４０は入力信号１０２の各上半周期の殆んどに対してＶＤＤにクランプされる。同様に、入力信号１０２がＶＤＤよりも低下するにつれて、第１のチョップ信号padsig_p２３０は入力信号１０２の各下半周期の殆んどに対してＶＤＤにクランプされる。第１のチョップ信号padsig_p２３０がＶＤＤにクランプされるクランプ半周期及び第２のチョップ信号padsig_n２４０がＶＤＤにクランプされるクランプ半周期が比較的魅力的なデューティサイクルを有することは言うまでもない。後述するように、チョップ波形受信機２１０は都合よくクランプされた半周期を結合する−換言すれば、第１のチョップ信号padsig_p２３０がそのＶＤＤ固定レベルにある間は、結合信号２３５が論理１レベル（ＶＤＤＸ）に駆動され、これに対して、第２のチョップ信号padsig_n２４０がＶＤＤにクランプされている間は、結合信号２３５は論理的０レベル（ＶＤＤＸ）に駆動される。チョップ信号padsig_p２３０及びpadsig_n２４０の「良好な」半周期は保持され（クランプされた半周期）、これに対してそれらの「不良」半周期は廃棄される（クランプされない半周期）。この方法では、従来技術に関して始めに検討される課題が克服され、−入力信号１０２が不所望なスルーレート及び最小／最大レベルを有し得る、しかし、それは所望の最小レベル（ＶＳＳ又は接地）、所望の最大レベル（ＶＤＤＸ又は２＊ＶＤＤ）、所望のスルーレート及び所望のデューティサイクルを有する結合信号２３５に処理される。
【００２７】
[0032]実例チョップ波形受信機２１０は、図５に示される。第１のチョップ信号padsig_p２３０は、ＰＭＯＳトランジスタ５００のような第１のスイッチを制御する。ＰＭＯＳトランジスタ５００のソースはＶＤＤＸを提供するための電源ノードに結合されるが、そのゲートは第１のチョップ信号padsig_p２３０によって駆動される。それ故に、第１のチョップ信号padsig_p２３０のためのＶＤＤのクランプされたレベルは、ＰＭＯＳトランジスタ５００の仮想接地として作用し、第１のチョップ信号padsig_p２３０がＶＤＤでクランプされると、それがそのドレインをＶＤＤＸに充電するように、完全にこのトランジスタのスイッチを入れる。ＰＭＯＳトランジスタ５０５は、ＰＭＯＳトランジスタ５００と抵抗器Ｒ１のドレインとの間に結合する。第１のチョップ信号padsig_p２３０がＶＤＤにクランプすると、ＰＭＯＳトランジスタ５０５がまた完全にオンになるようにバイアス信号ＶｂｉａｓがＰＭＯＳトランジスタ５０５のゲートを駆動する。
【００２８】
[0033]第２のチョップ信号padsig_n２４０は、ＮＭＯＳトランジスタ５１５のような第２のスイッチを制御する。ＮＭＯＳトランジスタ５１５のソースは、接地に接続され、そのゲートは第２のチョップ信号padsig_n２４０によって駆動される。図４に示すように、第２のチョップ信号padsig_n２４０はＶＳＳまで低下して繰り返すが、第１のチョップ信号padsig_p２３０はＶＤＤにクランプされる。故に、ＰＭＯＳトランジスタ５００がスイッチオンすると、ＮＭＯＳトランジスタ５１５はスイッチオフする。ＮＭＯＳトランジスタ５１５のドレインは、Ｖｂｉａｓによって駆動されるゲートを有する他のＮＭＯＳトランジスタ５１０のソースに結合する。故に、トランジスタ５１５がオフになると、ＮＭＯＳトランジスタ５１０が、また、オフになるであろう。ＮＭＯＳトランジスタ５１０のドレインは、抵抗器Ｒ１と直列に抵抗器Ｒ２に結合する。出力信号２３５は、抵抗器Ｒ１とＲ２との間のノードから駆動される。一般に、結合信号２３５を処理するダウンストリームデバイス（例示されない）は比較的少ない電流がいつも抵抗器Ｒ１又はＲ２の中を流れるように高入力インピーダンスを有する。結果は、ＰＭＯＳトランジスタ５００及び５０５は、スイッチオンされ、トランジスタ５１５がスイッチオフされたとき、抵抗器Ｒ１における抵抗電圧降下が事実上ないので、結合信号２３５がＶＤＤＸまで駆動される。
【００２９】
[0034]第２のチョップ信号padsig_n２４０がＶＤＤにクランプされると、ＮＭＯＳトランジスタ５１０及び５１５の両方がスイッチオンされるが、ＰＭＯＳトランジスタ５０５及び５００はオフされる。故に、結合信号２３５は、ＶＤＤにクランプされているチョップ信号padsig_n２４０に応答して接地に放電される。ＰＭＯＳトランジスタ５２０は、ＶＤＤを提供する電源ノードとＰＭＯＳトランジスタ５００のドレインとの間に結合する。故に、第２のチョップ信号padsig_n２４０がＰＭＯＳトランジスタ５００を安全でない電圧レベルから保護するために（結合信号２３５を放電する）ＶＤＤにクランプされたとき、ＰＭＯＳトランジスタ５２０はオンに駆動される。その事については、ＰＭＯＳトランジスタ５００はＶＤＤＸに結合されるそのソースを有し、故にそのドレインで０ボルトとなることができない、又は、それは損害を受けるであろう。ＰＭＯＳトランジスタ５２０は、ＰＭＯＳトランジスタ５０５のドレインがＶＤＤより降下するのを防止する。同様に、ＮＭＯＳトランジスタ５２５はＶＤＤを提供している電源ノードに結合されるそのソースを有し、ＮＭＯＳトランジスタ５１５のドレインに結合したそのドレインを有する。第１のチョップ信号padsig_p２３０がＶＤＤにクランプされると、ＮＭＯＳトランジスタ５２５はＮＭＯＳトランジスタ５１０のソースをＶＤＤに充電するためスイッチオンされる。この方法では、そのドレインがその時にＶＤＤＸに充電されるので、ＮＭＯＳトランジスタ５１０は過度の電圧レベルから保護される。
【００３０】
[0035]一実施形態において、チョップ波形受信機２１０は、第１のチョップ信号padsig_p２３０及び第２のチョップ信号を結合し、結合信号２３５にするための手段を備えるように見做し得、それは、第１のチョップ信号padsig_p２３０がＶＤＤに等しいときにＶＤＤＸに充電され、第２のチョップ信号padsig_n２４０がＶＤＤに等しいときに接地される。
【００３１】
[0036]任意のヒステリシス発生器２２０は、シュミットトリガ又は他の適切なデバイスを備えることができる。これらの信号がＶＤＤのそれらのクランプされたレベルに近づくにつれて、結果として生じるヒステリシスは第１及び第２のチョップ信号padsig_p２３０及びpadsig_n２４０のための図４に示される「ショルダ」を軽減するために有効である。電圧のこれらの不規則性は、ネイティブではなく、故に非ゼロ閾値電圧を有するパストランジスタ３１０及び３１５に起因して生じる。ヒステリシス発生器２２０は、入力信号１０２がＶＤＤまで高（ハイ）に駆動されるために最終的な出力信号２２５に対して交差しなければならない高圧閾値を有する。第１のチョップ信号padsig_p２３０がＶＤＤの方へ低下するにつれてヒステリシス発生器２２０が第１のチョップ信号padsig_p２３０の不規則性によって影響されないようにこの高圧閾値はＶＤＤより高くてもよい。同様に、第２のチョップ信号padsig_n２４０がＶＤＤまで上昇するにつれて、ヒステリシス発生器２２０は、ヒステリシス発生器２２０が第２のチョップ信号padsig_n２４０の不規則性によって影響されないようにＶＤＤより低い低圧閾値を有することができる。この方法では、最終の出力信号２２５のためのデューティサイクルは、改良されることができる。
【００３２】
[0037]図６は、開示の実施形態に従って入力受信機のための実例動作方法のためのフローチャートである。方法は、ほぼ接地とＶＤＤＸとの間で繰り返す入力信号を受けるステップ６００で開始し、ＶＤＤＸは内部電源電圧ＶＤＤのほぼ２倍である。ステップ６０５は、入力信号がＶＤＤより大きいとき入力信号に実質的に等しく、入力信号がＶＤＤ未満のときＶＤＤに等しい第１のチョップ信号に入力信号をチョップすることを備える。同様に、方法は、入力信号がＶＤＤ未満であるとき入力信号に実質的に等しく、入力信号がＶＤＤより大きいときＶＤＤに等しい第２のチョップ信号に入力信号をチョップするステップ６１０を含む。最後に、第１のチョップ信号がＶＤＤに等しいとき結合信号をＶＤＤＸに充電することによって及び第２のチョップ信号がＶＤＤに等しいときに結合信号を接地することによって第１のチョップ信号と第２のチョップ信号とを結合し、結合信号にするステップ６１５を含む。
【００３３】
[0038]当業者が、近い将来に特定のアプリケーションを現時点で理解することとなり、依存していることとなる時、多くの修正、代替及び変形は、それの主旨及び範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、及びマテリアルに及びそれらの中になされることができる。このことを踏まえて、本開示の範囲は、単にそれらのいくつかの例として、本明細書で例示され、説明された特定の実施形態のそれに、限定されるべきでなく、むしろ、以下に添付された特許請求の範囲のそれに十分に相応するべきである。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
［１］  入力信号が閾値電圧未満であるとき第１のチョップ信号として前記入力信号を実質的に通過し、前記入力信号が閾値電圧未満のとき前記閾値電圧に前記第１のチョップ信号をクランプするように構成される波形チョッパと、ここにおいて、前記波形チョッパは更に前記入力信号が閾値電圧未満であるときに第２のチョップ信号として前記入力信号を実質的に通過し、前記入力信号が閾値電圧より大きいときに前記第２のチョップ信号を前記閾値にクランプするように構成され、前記第１のチョップ信号が閾値電圧でクランプされると結合信号を第１の電源電圧に充電するためにスイッチオンするように構成された第１のスイッチと、前記第２のチョップ信号が前記閾値電圧にクランプされると前記結合信号を接地するためにスイッチオンするように構成される第２のスイッチとを含むチョップ波形受信機とを備える、入力受信機。
［２］  前記閾値電圧が第１の電源電圧のほぼ半分である内部電源電圧である、［１］に記載の入力受信機。
［３］  第１のパストランジスタと、第２のパストランジスタと、第１の端子及び第２の端子を有するキャパシタと、前記キャパシタは前記第１の端子で前記入力信号を受け、前記第２の端子でバイアス電圧を生成するように構成され、ここにおいて、前記第１のパストランジスタのゲート及び前記第２のパストランジスタのゲートは、前記キャパシタの前記第２の端子に両方とも結合される、［２］に記載の入力受信機。
［４］  第１のスイッチは、前記第１のチョップ信号によって駆動されるそのゲート及び前記第１の電源電圧を供給するように構成される電源に結合されるソースを有するＰＭＯＳトランジスタを備え、前記第２のスイッチは、前記第２のチョップ信号によって駆動されるそのゲート及び接地に結合されるそのソースを有するＮＭＯＳトランジスタを備える、［３］に記載の入力受信機。
［５］  前記チョップ波形受信機が接地されている前記結合信号に応答して前記内部電源電圧に前記第１のスイッチの端子を充電するように構成される第１のトランジスタを含む、［２］に記載の入力受信機。
［６］  前記第１のトランジスタが前記内部電源電圧を供給するための電源ノードに結合されるソースと、前記第１のスイッチの端子に結合されるドレインと、前記結合信号を搬送する出力ノードに結合されるゲートとを有するＰＭＯＳトランジスタを備える、［５の入力受信機。
［７］  前記チョップ波形受信機が前記第１の電源電圧に充電されている前記結合信号に応答して前記内部電源電圧に前記第２のスイッチの端子を充電するように構成される第２のトランジスタを含む、［２］に記載の入力受信機。
［８］  前記第２のトランジスタが前記第２のスイッチの端子に結合されるドレインと、前記内部電源電圧を供給するための電源ノードに結合されるソースと、前記結合信号を搬送するための出力ノードに結合されるゲートとを有するＮＭＯＳトランジスタを備える、［７］に記載の入力受信機。
［９］  前記接地と前記内部電源電圧との間で繰り返すステップダウン信号に前記結合信号をステップダウンするように構成されるステップダウンデバイスを更に備える、［２］に記載の入力受信機。
［１０］  前記ステップダウンデバイスがＮＭＯＳネイティブパストランジスタを備える、［９］に記載の入力受信機。
［１１］  前記ステップダウン信号を受け、出力信号を生成するように構成されるシュミットトリガを更に備える、［１０］に記載の入力受信機。
［１２］  ほぼ０Ｖと第１の電源電圧ＶＤＤＸとの間で繰り返す入力信号を受信することと、ＶＤＤＸは内部電源電圧レベルのほぼ２倍であり、前記入力信号がＶＤＤより大きいときに実質的に前記入力信号に等しく、前記入力信号がＶＤＤ未満のときにＶＤＤに等しい第１のチョップ信号に受信した前記入力信号をチョップすることと、前記入力信号がＶＤＤ未満のときに前記入力信号に実質的に等しく、前記入力信号がＶＤＤより大きいときにＶＤＤに等しい第２のチョップ信号に前記入力信号をチョップすることと、前記第１のチョップ信号がＶＤＤに等しいときにＶＤＤＸに結合信号を充電することによって及び第２のチョップ信号がＶＤＤに等しいときに前記結合信号を接地することによって前記第１のチョップ信号及び前記第２のチョップ信号を結合し、前記結合信号とすること、を備える、方法。
［１３］  接地とＶＤＤとの間で繰り返すステップダウン信号に前記結合信号をステップダウンすることを更に備える、［１２］に記載の方法。
［１４］  接地とＶＤＤとの間でも繰り返す最終出力信号を提供するためにヒステリシスをステップダウン信号に適用することを更に備える、［１３］に記載の方法。
［１５］  第１のチョップ信号及び第２のチョップ信号を結合することが前記第１のチョップ信号に応答して第１のスイッチを制御すること、前記第２のチョップ信号に応答して第２のスイッチを制御することを更に備える、［１２］に記載の方法。
［１６］  入力信号が内部電源電圧ＶＤＤより大きいとき第１のチョップ信号として前記入力信号を実質的に通過し、前記入力信号がＶＤＤ未満のときＶＤＤに前記第１のチョップ信号をクランプするように構成される波形チョッパと、ここにおいて、前記波形チョッパは更に前記入力信号がＶＤＤ未満であるときに第２のチョップ信号として前記入力信号を実質的に通過し、前記入力信号がＶＤＤより大きいときに前記第２のチョップ信号をＶＤＤにクランプするように構成され、前記第１のチョップ信号がＶＤＤに等しいときに電源電圧ＶＤＤＸに充電され、前記第２のチョップ信号がＶＤＤに等しいときに接地される結合信号を作るために前記第１のチョップ信号及び前記第２のチョップ信号を結合するための手段と、ＶＤＤ−領域ステップダウン信号に前記結合信号のステップダウンするように構成されるネイティブパストランジスタと、を備える、入力受信機。
［１７］  ＶＤＤＸがほぼ３．３Ｖであり、ＶＤＤがほぼ１．８Ｖである、［１６］に記載の入力受信機。
［１８］  キャパシタを含んでいる分圧器と、前記分圧器はバイアス電圧がキャパシタの端子で発生するように前記入力信号を受信するように構成され、前記第１のチョップ信号として前記入力信号を通過するように構成される第１のパストランジスタと、前記第１のパストランジスタは前記バイアス電圧によって制御されるゲートを有し、前記第２のチョップ信号として前記入力信号を通過するように構成される第２のパストランジスタと、前記第２のパストランジスタは前記バイアス電圧によって制御されるゲートを有する、［１６］に記載の入力受信機。
［１９］  前記入力信号がＶＤＤ未満のときに前記第１のチョップ信号をＶＤＤにクランプするように構成される第１のクランプトランジスタと、前記入力信号がＶＤＤより大きいときに前記第２のチョップ信号をＶＤＤにクランプするように構成される第２のクランプトランジスタと、を更に備える、［１８］に記載の入力受信機。
［２０］  前記第１のパストランジスタは、非ネイティブＰＭＯＳトランジスタであり、前記第２のパストランジスタは、非ネイティブＮＭＯＳトランジスタである、［１８］に記載の入力受信機。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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