(57)【特許請求の範囲】
【請求項１】
複数の画素回路を備える画素アレイを有する画像システムであって、各画素回路が、
光または放射線に応答して電荷を発生させるように構成されるフォトダイオードと、
前記フォトダイオードにより発生される前記電荷を排出するように、バイアス信号によって変調されるバイアス回路のバイアス電流によって前記フォトダイオードの両端に一定のバイアス電圧を提供するように構成されるバイアス回路と、
前記バイアス回路により排出された前記電荷を蓄積し、当該蓄積された電荷を対応する出力電圧に変換するように構成される第１の電荷‐電圧変換器と
を含む、画像システム。
【請求項２】
請求項１に記載の画像システムであって、前記各画素回路が、
前記出力電圧を検出し、前記出力電圧が閾値電圧を超えることに応答して、前記フォトダイオードにより発生される前記電荷を蓄積するように、第２の電荷‐電圧変換器を提供するように構成される利得スイッチング回路をさらに含む、前記画像システム。
【請求項３】
請求項２に記載の画像システムであって、
前記利得スイッチング回路が、
前記出力電圧と前記閾値電圧の差に従って選択信号を発生させるように構成される電圧比較器と、
前記選択信号の論理レベルと関連したラッチ信号を発生させるように構成される選択回路と
を含み、
前記第２の電荷‐電圧変換器が、前記ラッチ信号に基づいて、選択的に前記第１の電荷‐電圧変換器と並列に結合される、前記画像システム。
【請求項４】
請求項１に記載の画像システムであって、
前記第１の電荷‐電圧変換器が、
前記フォトダイオードのカソードに結合された第１の端部と、
前記出力電圧を出力するための第２の端部と
を含み、
前記バイアス回路が、
演算増幅器であって、
非反転入力端部と、
前記フォトダイオードの前記カソードに結合された反転入力端部と、
前記第１の電荷‐電圧変換器の前記第２の端部に結合された出力端部と、を備える、前記演算増幅器と、
前記一定のバイアス電圧を提供するように、前記フォトダイオードのアノードと前記演算増幅器の前記非反転入力端部との間に結合された電圧源と、
を含む、前記画像システム。
【請求項５】
請求項１に記載の画像システムであって、
前記第１の電荷‐電圧変換器が、
前記フォトダイオードのアノードに結合された第１の端部と、
前記出力電圧を出力するための第２の端部と、を含み、
前記バイアス回路が、
第１のトランジスタであって、
前記フォトダイオードのカソードに結合された第１の端部と、
第２の端部と、
制御端部と、を備える、前記第１のトランジスタと、
第２のトランジスタであって、
第１の端部と、
前記第１のトランジスタの前記制御端部に結合された第２の端部と、
前記第１のトランジスタの前記制御端部に結合された制御端部と、を備える、前記第２のトランジスタと、
第３のトランジスタであって、
第１の端部と、
前記第１のトランジスタの前記第２の端部に結合された第２の端部と、
前記第１のトランジスタの前記第２の端部に結合された制御端部と、を備える、前記第３のトランジスタと、
第４のトランジスタであって、
前記第３のトランジスタの前記第１の端部に結合された第１の端部と、
前記第１のトランジスタの前記制御端部に結合された第２の端部と、
前記第１のトランジスタの前記第２の端部に結合された制御端部と、を備える、前記第４のトランジスタと、
第５のトランジスタであって、
前記第３のトランジスタの前記第１の端部に結合された第１の端部と、
前記第１の電荷‐電圧変換器の前記第２の端部に結合された第２の端部と、
前記第１のトランジスタの前記第２の端部に結合された制御端部と、を備える、前記第５のトランジスタと、
前記一定のバイアス電圧を提供するように、前記フォトダイオードの前記アノードと前記第２のトランジスタの前記第１の端部との間に結合された電圧源と、
を含む、前記画像システム。
【請求項６】
請求項１に記載の画像システムであって、前記各画素回路が、
前記第１の電荷‐電圧変換器の第２の端部をデータラインに選択的に結合する第１のスイッチと、
前記第１の電荷‐電圧変換器をリセットする第２のスイッチと
をさらに含む、前記画像システム。
【請求項７】
請求項１に記載の画像システムであって、
第１の処理回路であって、
第１の画素回路における前記第１の電荷‐電圧変換器をリセットする前に、前記複数の前記画素回路の中の第１の画素回路における第１の電荷‐電圧変換器により発生される出力電圧を読み出すことにより、第１の信号サンプルを取得し、
第２の画素回路における前記第１の電荷‐電圧変換器をリセットする前に、前記複数の前記画素回路の中の第２の画素回路における第１の電荷‐電圧変換器により発生される出力電圧を読み出すことにより、第２の信号サンプルを取得するように構成される、前記第１の処理回路と、
第２の処理回路であって、
前記第１の画素回路における前記第１の電荷‐電圧変換器をリセットした後に、前記第１の画素回路における前記第１の電荷‐電圧変換器により発生される前記出力電圧を読み出すことにより、第１のリセットサンプルを取得し、
前記第２の画素回路における前記第１の電荷‐電圧変換器をリセットした後に、前記第２の画素回路における前記第１の電荷‐電圧変換器により発生される前記出力電圧を読み出すことにより、第２のリセットサンプルを取得するように構成される、前記第２の処理回路と
をさらに含み、
前記第１の画素回路が、前記画素アレイのｍ番目の行及びｎ番目の列に配列され、ｍ及びｎは正の整数であり、
前記第２の画素回路が、前記画素アレイの（ｍ＋１）番目の行及び前記ｎ番目の列に配列される、前記画像システム。
【請求項８】
請求項７に記載の画像システムであって、前記第１のリセットサンプル及び前記第２の信号サンプルが同時に取得される、前記画像システム。
【請求項９】
請求項１に記載の画像システムであって、前記第１の電荷‐電圧変換器が線形平板コンデンサである、前記画像システム。
【請求項１０】
請求項１に記載の画像システムであって、前記一定のバイアス電圧がゼロである、前記画像システム。
【請求項１１】
撮像方法であって、
リセット期間、画像取得期間または読み出し期間の間に、光または放射線に応答してフォトダイオードにより発生される電荷を排出するように、前記フォトダイオードの両端に確立される電圧を、バイアス回路を用いて一定の値に維持することと、
バイアス信号を用いて前記画像取得期間及び前記読み出し期間又は前記リセット期間の間に２つのバイアス電流間で変調することと、
前記画像取得期間の間に、第１の電荷‐電圧変換器における前記フォトダイオードから排出された前記電荷を蓄積して、前記蓄積された電荷を対応する出力電圧に変換することと、
前記画像取得期間の後の前記読み出し期間の間に、前記出力電圧を読み出すことにより信号サンプルを取得すること、を含み、前記信号サンプルの電圧が、前記画像取得期間の間に前記第１の電荷‐電圧変換器内に蓄積される前記電荷と関連する、撮像方法。
【請求項１２】
請求項１１に記載の撮像方法であって、
前記リセット期間の間であり、且つ前記画像取得期間の前に、前記第１の電荷‐電圧変換器をリセットすることと、
前記リセット期間の間に、前記第１の電荷‐電圧変換器内に蓄積される電荷と関連したリセットサンプルを取得することと、
前記画像取得期間の間に、前記信号サンプルの電圧及び前記リセットサンプルの電圧に基づいて、前記フォトダイオードにより発生される前記電荷と関連した映像信号を発生させること
をさらに含む、前記撮像方法。
【請求項１３】
請求項１２に記載の撮像方法であって、前記映像信号が、前記リセットサンプルにより減算された前記信号サンプルと関連する、前記撮像方法。
【請求項１４】
請求項１１に記載の撮像方法であって、
前記画像取得期間の間に、前記フォトダイオードの両端に確立される前記電圧を前記一定の値に維持するように、第１のバイアス電流を使用して前記バイアス回路を動作させることと、
前記リセット期間または前記読み出し期間の間に、前記フォトダイオードの両端に確立される前記電圧を前記一定の値に維持するように、第２のバイアス電流を使用して前記バイアス回路を動作させること、をさらに含み、前記第１のバイアス電流が前記第２のバイアス電流よりも小さい、前記撮像方法。
【発明の詳細な説明】
【背景技術】
【０００１】
［関連出願の相互参照］
本出願は、参照により明細書に組込まれる、２０１３年９月１１日に出願された米国仮出願番号第６１／８７６，２２６号（代理人整理番号１２４‐００１５‐ＵＳ‐ＰＲＯ）の利益を主張するものである。
【０００２】
本明細書において特に明記のない限り、この部分において述べられるアプローチは、本出願の特許請求の範囲に対する先行技術ではなく、また、この部分に包含することにより、先行技術であると認められない。
【０００３】
従来の撮像装置は、入射光を電流または電圧のいずれかに変換する感光性の電子的素子であるフォトダイオードを使用する。そのようなフォトダイオード素子または画素の行列からの信号が、画像を作成する。フォトダイオードは、「電荷消耗」モードで通常は動作される。このモードにおいて、各画素回路におけるフォトダイオードと関連したコンデンサは、露光または画像取得前に、１Ｖ〜６Ｖの逆バイアス（または電圧）にプリチャージされる。例えば、カソードは、アノードよりも電圧レベルが高い（カソード及びアノードは、フォトダイオードにおいて反対の極性に帯電した２つの電極である）。非常に少ない漏れ電流の流れがこれらの２つの端子間で可能である。漏れ電流とは、オフ状態のデバイスにおける電荷の流れであり、望ましくない現象である。電荷消耗モードにおいて、画像情報により発生される光電流は、逆バイアス内にストアされた電荷を消極的に消耗するか、または除去し、その結果、フォトダイオード両端の電圧は、フォトダイオードが入来する画像により投射される光を吸収するにつれて、徐々に降下する。
【０００４】
いくつかの先行技術の受動画素回路では、読み出し動作が、フォトダイオード逆バイアスを露光前のレベルに回復でき、このバイアスを回復するのに必要とされる電荷の量を測定できる。いくつかの先行技術の能動画素回路では、フォトダイオードに残された電圧が、露光の最後に測定される。フォトダイオード逆バイアスはその後、別個のリセット動作によって回復される。
【０００５】
上述の先行技術のアプローチには、少なくとも以下の制限がある。すなわち、（１）フォトダイオード漏れ電流が、ストアされた逆バイアスも消耗でき、それゆえ、ショット雑音として知られるタイプの雑音及びダイナミックレンジの制限が生じること、（２）フォトダイオード感度が、信号積分の増加により消耗し得るそのバイアス電圧と共に変化でき、それゆえ、望ましくない非線形性が生じること、（３）多くのアクティブ画素設計において、蓄積された信号電荷が、電圧の関数である、フォトダイオード静電容量間の電圧によって表され、それによって、望ましくない非線形性が生じること、及び、（４）フォトダイオード静電容量のバイアス回復動作が、ｋＴＣ雑音（リセット雑音としても知られる）を生じさせることがあること、である。
【図面の簡単な説明】
【０００６】
【図１】画像システムにおける１つの例示的な画素回路の概略図である。
【図２】画像システムにおける別の例示的な画素回路の概略図である。
【図３】画像システムにおける別の例示的な画素回路の概略図である。
【図４】画像システムにおけるさらに別の例示的な画素回路の概略図である。
【図５】図１に示された画素回路で実施される画像システムの概略図である。
【図６】本開示の少なくともいくつかの実施形態に従って全てが構成された、図５の画像システムの動作を示すタイミング図である。
【発明を実施するための形態】
【０００７】
以下の詳細な説明において、本明細書の一部を形成する添付の図面が参照される。図面では、特に文脈が規定しない限り、同様の記号は、通常は同様の構成要素を示す。詳細な説明、図面及び特許請求の範囲において述べられる説明的な実施形態は、限定的であることを意図するものではない。本明細書に示された主題の精神または範囲から逸脱することなく、他の実施形態が利用されてもよく、または他の変更がなされてもよい。本明細書において全般的に述べられ、また図面に示されるように、本開示の態様は、幅広い様々な構成においてアレンジでき、置換でき、結合でき、また、設計でき、それら全てが、本明細書において明確に考慮されることが容易に理解されよう。
【０００８】
この説明全体を通して、フォトダイオード両端のバイアス電圧（すなわち、フォトダイオードのカソード端子及びアノード端子間に存在または維持される電位差）と、画素回路において動作するバイアス電流との相違に留意すべきである。バイアス電圧は、フォトダイオードが電荷消耗により光信号を積分できることを可能にするように、フォトダイオードに印加される。バイアス電流は、画素回路の、最適な、線形且つ低雑音の動作を確実にするように、画素回路内のアクティブユニットに印加される。
【０００９】
図１、図２、図３及び図４は、それぞれ、本開示の少なくともいくつかの実施形態に従った、画像システムにおける画素回路１０１、１０２、１０３及び１０４の概略図である。画素回路１０１、１０２、１０３及び１０４のそれぞれは、フォトダイオードＰＤ、バイアス回路１０、電荷‐電圧変換器Ｃ１、ならびにスイッチＳＷ１及びＳＷ２を備える。画素回路１０１、１０２、１０３及び１０４は、制御信号ＲＥＳＥＴ、ＢＩＡＳ及びＳＥＬＥＣＴに基づいて動作するように構成でき、これは後の段落において詳細に説明される。ＶＣＣ及びＶＳＳは、正常な動作を確実にするようにバイアス回路１０に供給されるバイアス電圧を表す。
【００１０】
画素回路１０１、１０２、１０３及び１０４の動作は、少なくとも３つの段階を備えることができる。すなわち、画像取得期間、読み出し期間及びリセット期間である。バイアス回路１０は、全体の動作の間にフォトダイオードＰＤの両端に一定のバイアス電圧を提供するように構成され、その結果、画素回路１０１、１０２、１０３及び１０４は「電荷発生」モードで動作できる。画像取得期間の間、フォトダイオードＰＤは、入射する光または放射線に応答して電荷を発生させるように構成できる。「電荷発生」モードにおいて、光または放射線に応答してフォトダイオードＰＤにより発生される電荷は、バイアス回路１０によって排出され、電荷‐電圧変換器Ｃ１内に蓄積される。前述のように、先行技術の画素回路は、フォトダイオード感度がバイアス電圧と共に変化でき、それゆえ望ましくない非線形性が生じる、「電荷消耗」モードで動作するように構成される。本開示では、フォトダイオードＰＤ両端のバイアス電圧は、入射する光または放射線によって変調することができないので、フォトダイオード感度は、既に捕捉された信号の量の関数ではなく、それゆえ、信号応答の線形性を維持できる。
【００１１】
図１、図２、図３及び図４に示された実施形態において、電荷‐電圧変換器Ｃ１は、これに限定されるのではないが、線形平行板コンデンサまたは同様の機能を有する別のタイプのデバイスとすることができる。画像取得期間の間、電荷‐電圧変換器Ｃ１は、フォトダイオードＰＤから排出された電荷を第１の端部で受け取り、当該受け取られた電荷を蓄積し、当該蓄積された電荷を第２の端部で出力電圧Ｖｏに変換するように構成できる。読み出し期間の間、出力電圧Ｖｏは、対応する映像信号を取得するために、画像システムにおける対応するデータラインにスイッチＳＷ１を介して伝送でき、これは後の段落において詳細に説明される。リセット期間の間、電荷‐電圧変換器Ｃ１は、蓄積された電荷をクリアするために、スイッチＳＷ２を使用してリセットでき、それによって、後続の画像取得期間に備える。
【００１２】
前述のように、先行技術の能動画素回路において光または放射線により発生される電荷は、フォトダイオード静電容量において蓄積され、これは変動するバイアス電圧の関数であり、それによって、望ましくない非線形性が生じる。本開示において、光または放射線により発生される電荷は、フォトダイオード静電容量ではなく、電荷‐電圧変換器Ｃ１内に蓄積される。電荷‐電圧変換器Ｃ１の利得（入力電荷対出力電圧の比）は、いずれの入射する光または放射線とも無関係の一定の値なので、入射する光または放射線の線形表現は、電荷‐電圧変換器Ｃ１の第２の端部で出力電圧Ｖｏを直接読み出すことにより提供できる。
【００１３】
「電荷発生」モードで動作する場合、バイアス回復動作が、切換方法におけるフォトダイオードＰＤ上で実行される必要がないことに留意すべきである。それゆえ、本開示の少なくともいくつかの実施形態に従った画素回路１０１、１０２、１０３及び１０４は、従来の画素回路の欠点であった多量のｋＴＣ雑音を発生させない。
【００１４】
図１及び図３に示された実施形態において、画素回路１０１または１０３のバイアス回路１０は、演算増幅器２０及び電圧源４０を備える。電圧源４０は、演算増幅器２０の非反転端部とフォトダイオードＰＤのアノードとの間に結合される。電荷‐電圧変換器Ｃ１は、演算増幅器２０の反転端部と出力端部との間に結合される。フォトダイオードＰＤの両端に提供される一定のバイアス電圧は、電圧源４０によって決まる。演算増幅器２０は、その反転入力で、仮想の接地ノードをフォトダイオードＰＤに提供でき、それゆえ、そうした仮想の接地ノードをその非反転入力と同じ電圧で保持できる。光により発生される全ての電荷は電荷‐電圧変換器Ｃ１を通され、そこで、当該電荷は、フォトダイオードＰＤが入来する光信号から発生させた電荷の積算量に直線的に比例する出力電圧Ｖｏになる。しかし、これらの光により誘起された電荷は、従来の画素回路における非線形性の原因である、フォトダイオードＰＤ両端の電圧を変化させない。
【００１５】
図２及び図４に示された実施形態において、画素回路１０２または１０４のバイアス回路１０は、電流整流回路３０及び電圧源４０を備える。電流整流回路３０は、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、及びＱ５を備え、これらは、金属酸化膜半導体電解効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）または同様の機能を有する他のデバイスとすることができる。フォトダイオードＰＤのカソードは、電流整流回路３０の第１の端部に結合される。電圧源４０は、電流整流回路３０の第２の端部とフォトダイオードＰＤのアノードとの間に結合される。電荷‐電圧変換器Ｃ１は、電流整流回路３０の第３の端部とフォトダイオードＰＤのアノードとの間に結合される。フォトダイオードＰＤの両端に提供される一定のバイアス電圧は、電圧源４０によって決まる。画素回路１０２及び１０４における電流整流回路３０が、演算増幅器と比べて電子雑音の発生を少なくできることに留意すべきである。
【００１６】
前述のように、従来の画素回路は、フォトダイオード上にストアされた初期バイアス電荷を消耗するので、漏れ電流は、従来の画素回路が画像積分モードに留まることのできる時間の長さを制限する。漏れ電流はまた、従来の画素回路の低信号検出機能を制限するショット雑音をもたらす。本開示のいくつかの実施形態によれば、バイアス回路１０における電圧源４０は、０Ｖのバイアス電圧を提供するように構成され、その結果、漏れ電流はフォトダイオードＰＤにおいて発生し得ない。結果として、より望ましい線形性を提供することに加えて、ゼロバイアスされたフォトダイオードを有する画素回路１０１、１０２、１０３及び１０４は、動作時間を長くでき、また、ショット雑音を低くできる。
【００１７】
図１、図２、図３及び図４に示された例示的な実施形態において、バイアス回路１０は、画像取得期間の間は第１のモードで、また、読み出し期間及びリセット期間の間は第２のモードで動作するように構成される。バイアス回路１０は、バイアス信号ＢＩＡＳに基づいて、第１のモードと第２のモードとの間を切り換えることができる。第１のモードにおいて、バイアス回路１０の内部バイアス電流は、フォトダイオードＰＤから電荷を排出し、且つフォトダイオードＰＤの両端を一定のバイアス電圧に維持するのに十分な最小値に変調される。第２のモードにおいて、バイアス回路１０の内部バイアス電流は、雑音低減のために、また、良好なインテグリティでデータラインに出力電圧Ｖｏを送信するのに十分な駆動強度を提供するために、より高い値（その最小値の１００倍と同程度）に変調される。それゆえ、画素回路１０１、１０２、１０３及び１０４が、画素数の高いアクティブ／パッシブモノリシック画像システムにおいて実施される場合に特に、電力消費は、バイアス回路１０の内部バイアス電流を変調することによって低減できる。
【００１８】
図３及び図４に示された例示的な実施形態において、画素回路１０３及び１０４のそれぞれは、利得スイッチング回路５０及び電荷‐電圧変換器Ｃ２をさらに備える。利得スイッチング回路５０は、電圧比較器５２と、ラッチ５４ならびにスイッチＳＷ３及びＳＷ４を有する選択回路とを備える。電圧比較器５２は、出力電圧Ｖｏと閾値電圧Ｖｔｈとの差に従って、選択信号Ｖｓを発生させるように構成される。ラッチ５４は、選択信号Ｖｓの論理レベルと関連したラッチ信号Ｖａを発生させるように構成される。その利得が電荷‐電圧変換器Ｃ１の利得よりも高い電荷‐電圧変換器Ｃ２は、ラッチ信号Ｖａに基づくスイッチＳＷ３を介して電荷‐電圧変換器Ｃ１と選択的に並列に結合される。電荷‐電圧変換器Ｃ２は、これに限定されるのではないが、線形平行板コンデンサまたは同様の機能を有する別のタイプのデバイスとすることができる。
【００１９】
画素回路１０３または１０４の全体の電荷‐電圧変換比が、最適な信号対雑音比を達成するのに可能な限り小さくされる場合、処理できる信号電荷の量は、少なくなるであろう。本開示の少なくともいくつかの実施形態によれば、電荷‐電圧変換器Ｃ１の利得は、最大限の変換効率を提供するのに可能な限り低いものであるように選択でき、他方で、電荷‐電圧変換器Ｃ２の利得は、より多くの量の信号電荷を処理するために、電荷‐電圧変換器Ｃ１の利得よりも著しく高いものであるように選択できる（通常、４倍または１６倍高い）。各フレームの開始時に、選択回路におけるスイッチＳＷ３はオフにされ（開回路にされ）、画素回路１０３または１０４の全体の電荷‐電圧変換比は、それゆえ、電荷‐電圧変換器Ｃ１の利得のみによって決まる。このような状況の下、画素回路１０３または１０４は、電荷‐電圧変換効率及び信号対雑音比を改善できる。
【００２０】
前述のように、電荷‐電圧変換器Ｃ１によって提供される出力電圧Ｖｏは、フォトダイオードＰＤによって発生され、且つそこから排出される電荷に比例し、電圧比較器５２によって提供される選択信号Ｖｓは、出力電圧Ｖｏと閾値電圧Ｖｔｈとの差に比例する。フォトダイオードＰＤが、低レベルの光または放射線に露光される場合、電荷‐電圧変換器Ｃ１内に蓄積された電荷は、閾値電圧Ｖｔｈを超えない出力電圧Ｖｏとなることがある。この時、電圧比較器５２により発生される選択信号Ｖｓは論理ローレベルにあり、選択回路においてラッチ５４により発生される対応するラッチ信号Ｖａは、スイッチＳＷ３を「オフ」状態に保つ。従って、画素回路１０３または１０４の全体の電荷‐電圧変換比はやはり電荷‐電圧変換器Ｃ１の利得のみによって決まり、それによって、電荷‐電圧変換効率及び信号対雑音比が改善する。
【００２１】
フォトダイオードＰＤが、高レベルの光または放射線に露光される場合、電荷‐電圧変換器Ｃ１内に蓄積される電荷は、十分に大きいものとすることができ、その結果、出力電圧Ｖｏは、閾値電圧Ｖｔｈを超えるまで急速に上昇する。この条件の下、電圧比較器５２により発生される選択信号Ｖｓは論理ハイレベルにあり、選択回路においてラッチ５４により発生される対応するラッチ信号Ｖａは、スイッチＳＷ３をオンにし（短絡させ）、それによって、電荷‐電圧変換器Ｃ２が電荷‐電圧変換器Ｃ１と並列に結合することが可能となる。従って、画素回路１０３または１０４の全体の電荷‐電圧変換比は、ここでは、電荷‐電圧変換器Ｃ１の利得と電荷‐電圧変換器Ｃ２の利得の両方によって決めることができ、それによって、画素回路１０３または１０４は、より多くの量の信号電荷を積分することが可能となる。
【００２２】
この方法で、画像において暗い（低レベルの光または放射線）領域は、利得が高く、且つ相加性雑音が低い状態で取り込むことができ、明るい（高レベルの光または放射線）領域は、信号容量が高い状態で取り込まれる。低い利得で取り込まれた画素データは、出力電圧Ｖｏと平行して（スイッチＳＷ１及びＳＷ４を制御することにより）多重伝送される利得ビット値ＧＢとして、ラッチ出力により警告できる。後の画像処理コンピュータ（図示せず）はその後、その画素の代表デジタル値を、その画素の較正された利得比によりデジタルに乗算して、先行技術の画素回路における既定の利得設計により可能なものよりもダイナミックレンジがより大きい状態で、すべての画素のための線形信号値を回復できる。
【００２３】
図５は、本開示の少なくともいくつかの実施形態に従った、図１の画素回路１０１により実施される画像システム５００の概略図である。画像システム５００は、Ｍ×Ｎ画素の撮像装置アレイとして構成でき、ここでＭ及びＮは正の整数である。図５は、説明目的のためにＭ＝Ｎ＝３である場合の実施形態を表す。画素回路１０１が例として使用されているが、画素回路１０２、１０３及び１０４のそれぞれが、画像システムにおいて同様に実施されてもよい。
【００２４】
画像システム５００はまた、行制御回路５１０及び列読み出し回路５２０を備える。行制御回路５１０は、バイアス信号ＢＩＡＳ１、ＢＩＡＳ２及びＢＩＡＳ３、選択信号ＳＥＬＥＣＴ１、ＳＥＬＥＣＴ２及びＳＥＬＥＣＴ３、ならびにリセット信号ＲＥＳＥＴ１、ＲＥＳＥＴ２及びＲＥＳＥＴ３を含め、対応する画素回路１０１を動作させるための制御信号を発生させるように構成される。バイアス信号ＢＩＡＳ１、ＢＩＡＳ２及びＢＩＡＳ３は、それぞれ画素回路１０１の第１、第２及び第３の行における演算増幅器２０のバイアス電流を変調するのに使用される。選択信号ＳＥＬＥＣＴ１、ＳＥＬＥＣＴ２及びＳＥＬＥＣＴ３は、それぞれ画素回路１０１の第１、第２及び第３の行におけるスイッチＳＷ１をオンにするのに使用され、その結果、対応する行の出力信号Ｖｏは、列読み出し回路５２０に伝送できる。リセット信号ＲＥＳＥＴ１、ＲＥＳＥＴ２及びＲＥＳＥＴ３は、次の画像取得のために、対応する行の電荷‐電圧変換器Ｃ１内に蓄積された電荷をクリアするように、それぞれ画素回路１０１の第１、第２及び第３の行におけるスイッチＳＷ２をオンにするのに使用される。
【００２５】
列読み出し回路５２０は、第１の映像処理回路、第２の映像処理回路、複数の信号データラインＤＬA1、ＤＬA2及びＤＬA3、ならびに複数のリセットデータラインＤＬB1、ＤＬB2及びＤＬB3を備える。第１の映像処理回路は、映像処理ユニットＡ１、Ａ２及びＡ３を備え、それぞれは、画素回路１０１の対応する列から対応する信号データラインを介して受け取った出力電圧Ｖｏを処理するように構成される。第２の映像処理回路は、映像処理ユニットＢ１、Ｂ２及びＢ３を備え、それぞれは、画素回路１０１の対応する列から対応するリセットデータラインを介して受け取った出力電圧Ｖｏを処理するように構成される。画像システム５００において、２つの映像処理回路及び２つのデータラインが、画素回路１０１の対応する列に提供される。例えば、画素回路１０１の第１の行におけるスイッチＳＷ１が選択信号ＳＥＬＥＣＴ１によってオンにされる場合、処理ユニットＡ１は、信号データラインＤＬA1を介して出力電圧Ｖｏをラッチすることにより信号サンプルを取得でき、処理ユニットＢ１は、リセットデータラインＤＬB1を介して出力電圧Ｖｏをラッチすることによりリセットサンプルを取得できる。
【００２６】
いくつかの実施形態において、画像積分の完了時に、各画素回路上にストアされた信号は、ラスター映像信号ＶＩＤＥＯを形成するように、行列データライン及び列読み出し回路５２０を通って読み出すことができる。連続的に、通常は行列の行単位で、その行の画素内演算増幅器２０が、対応するバイアス信号に基づいて上昇したバイアス電流により動作でき、その行のスイッチＳＷ１が、対応する選択信号によってオンにできる。それゆえ、その行における演算増幅器２０の出力端部は、行列データラインを通って列読み出し回路５２０に接続できる。各データラインから信号サンプルを取り込んだ直後に、その行のためのリセット信号が、蓄積された信号電荷をクリアするように作動でき、また、次の画像積分フェーズのために画素回路を準備できる。
【００２７】
図６は、本開示の少なくともいくつかの実施形態に従った、図５の画像システム５００の動作を示すタイミング図である。選択信号ＳＥＬＥＣＴ１、ＳＥＬＥＣＴ２及びＳＥＬＥＣＴ３がアクティブ（図６におけるハイレベルによって表す）である場合、列読み出し回路５２０が信号サンプル及びリセットサンプルを対応する画素回路から取得することが可能となるように、スイッチＳＷ１がオンにされる。いくつかの実施形態においては、映像処理回路Ａ１、Ａ２及びＡ３が電荷‐電圧変換器Ｃ１をリセットする前に対応する画素回路から信号サンプルを取得することが可能となるように、また、映像処理回路Ｂ１、Ｂ２及びＢ３が電荷‐電圧変換器Ｃ１をリセットした後に対応する画素回路からリセットサンプルを取得することが可能となるように、各行のための選択信号は、対応するリセット信号がインアクティブになる前及びその後の十分な時間の間、アクティブに保つことができる。画素回路から取得されたリセットサンプルは、次の画像積分フェーズに備えて演算増幅器２０をリセットするレベルを表すことができる。このリセットサンプルは、その後、次の画像の信号サンプルから減算するためにストアでき、それゆえ、演算増幅器２０のリセット雑音を除去するように、相関二重サンプリングを実行できる。
【００２８】
いくつかの実施形態において、この相関二重サンプリングプロセスは、１つの行のリセットサンプル及び次の行の信号サンプルが同じ期間の間に読み取ることができるように、２つのデータライン及び２つの映像処理回路を列毎に有する画像システム５００を設計することによって合理化できる。例えば、第１の行のリセットサンプル及び第２の行の信号サンプルは、選択信号ＳＥＬＥＣＴ１とＳＥＬＥＣＴ２の両方がアクティブであるＴ３及びＴ４の間に取得できる。同様に、第２の行のリセットサンプル及び第３の行の信号サンプルは、選択信号ＳＥＬＥＣＴ１とＳＥＬＥＣＴ２の両方がアクティブであるＴ５〜Ｔ６の間に取得できる。
【００２９】
いくつかの実施形態において、この相関二重サンプリングプロセスは、１つの行のリセットサンプル及び次の行の信号サンプルが同時に読み取ることができるように、２つのデータライン及び２つの映像処理回路を列毎に有する画像システム５００を設計することによって合理化できる。例えば、第１の行のリセットサンプル及び第２の行の信号サンプルは、選択信号ＳＥＬＥＣＴ１とＳＥＬＥＣＴ２の両方がアクティブであるＴ３及びＴ４の間の同じ時間に取得できる。同様に、第２の行のリセットサンプル及び第３の行の信号サンプルは、選択信号ＳＥＬＥＣＴ１とＳＥＬＥＣＴ２の両方がアクティブであるＴ５及びＴ６の間の同じ時間に取得できる。
【００３０】
様々な態様及び実施形態が本明細書において開示されたが、他の態様及び実施形態が当業者に明らかであろう。明細書において開示された様々な態様及び実施形態は、説明目的のためのものであり、限定的であることを意図するものではなく、その正確な範囲及び精神は以下の特許請求の範囲に示される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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