(57)【特許請求の範囲】
【請求項１】
電荷検出回路と、
基板上に設けられた画素電極およびシールド電極と、
前記電荷検出回路および前記画素電極と電気的に接続された電荷蓄積ノードと、
前記画素電極およびシールド電極上に位置する光電変換層と、
前記光電変換層上に位置する上部電極と、
を含む単位画素セル、および
前記シールド電極と電気的に接続され、シールド電圧を発生するシールド電圧発生回路
を備え、
前記電荷検出回路は、所定のタイミングで前記画素電極を初期化電圧に設定するためのリセットトランジスタを含み、
前記上部電極の電圧と前記シールド電圧との差の絶対値は、前記上部電極の電圧と前記初期化電圧との差の絶対値よりも大きい、撮像装置。
【請求項２】
前記単位画素セルは、１次元または２次元に複数配列された、請求項１に記載の撮像装置。
【請求項３】
前記電荷蓄積ノードは前記光電変換層において、光電変換により生成した正孔を信号電荷として蓄積し、
前記シールド電圧は前記初期化電圧よりも小さい請求項１又は２に記載の撮像装置。
【請求項４】
前記シールド電圧は負電圧である請求項３に記載の撮像装置。
【請求項５】
前記電荷蓄積ノードは前記光電変換層において、光電変換により生成した電子を信号電荷として蓄積し、
前記シールド電圧は前記初期化電圧よりも大きい請求項１又は２に記載の撮像装置。
【請求項６】
前記複数の単位画素セルのそれぞれは、前記上部電極上にマイクロレンズを有していない請求項１から５のいずれかに記載の撮像装置。
【請求項７】
被写体を基準にして複数の異なる照射方向から、順次、照明光を出射し、前記照明光で前記被写体を照射する照明システムと、
前記被写体を透過した前記照明光が入射する位置に配置され、前記異なる照射方向に応じて異なる複数の画像を取得する請求項１から６のいずれかに記載の撮像装置と、
前記複数の画像を合成して、前記複数の画像の各々よりも分解能の高い前記被写体の高分解能画像を形成する画像処理部と、
を備える画像取得装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は撮像装置および画像取得装置に関する。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の撮像装置として積層型の撮像装置が提案されている。積層型の撮像装置では、半導体基板の最表面に光電変換膜が積層され、光電変換膜内において光電変換によって発生した電荷を電荷蓄積領域に蓄積する。撮像装置は、半導体基板内でＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）回路又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路を用いてその蓄積された電荷を読み出す。
【０００３】
一般に、積層型の撮像装置では、光電変換膜は複数の単位画素セルにわたって一体的に形成されており、単位画素セルごとに光電変換膜は区画分けされていない。このため、積層型の撮像装置では、隣接する画素の信号電荷が流入することによる画素間のキャリアクロストーク、色クロストーク等が課題となる。特許文献１は、この課題を解決するため、画素電極を囲むようにシールド電極を設け、シールド電極を接地することを開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１１２９０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の積層型の撮像装置では、より上述したクロストークを抑制することが求められていた。本願の限定的ではないある例示的な一実施形態は、よりクロストークが抑制された積層型の撮像装置を提供する。
【課題を解決するための手段】
【０００６】
本願の限定的ではないある例示的な一実施形態にかかる撮像装置は、電荷検出回路と、基板上に設けられた画素電極およびシールド電極と、電荷検出回路および画素電極と電気的に接続された電荷蓄積ノードと、画素電極およびシールド電極上に位置する光電変換層と、光電変換層上に位置する上部電極とを含む単位画素セル、およびシールド電極と電気的に接続され、シールド電圧を発生するシールド電圧発生回路を備え、電荷検出回路は、所定のタイミングで画素電極を初期化電圧に設定するためのリセットトランジスタを含み、上部電極の電圧とシールド電圧との差の絶対値は、上部電極の電圧と初期化電圧との差の絶対値よりも大きい。
【発明の効果】
【０００７】
本開示の一態様によれば画素間のクロストークが抑制された撮像装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る撮像装置１の回路構成を示す模式図の一例である。
【図２】図２は、第１の実施形態に係る撮像装置内の単位画素セルの模式的な断面図の一例である。
【図３】図３は画素電極およびシールド電極の模式的な平面図の一例である。
【図４Ａ】図４Ａは、シールド電極にシールド電圧Ｖ１を印加した場合において、光電変換層に形成される電荷捕捉領域を示す模式的断面図の一例である。
【図４Ｂ】図４Ｂは、シールド電極にシールド電圧Ｖ１を印加した場合において、光電変換層に形成される電荷捕捉領域を示す模式的平面図の一例である。
【図４Ｃ】図４Ｃは、シールド電極にシールド電圧Ｖ２を印加した場合において、光電変換層に形成される電荷捕捉領域を示す模式的断面図の一例である。
【図４Ｄ】図４Ｄは、シールド電極にシールド電圧Ｖ２を印加した場合において、光電変換層に形成される電荷捕捉領域を示す模式的平面図の一例である。
【図５】図５は、シールド電圧と感度出力との関係を示す模式図の一例である。
【図６Ａ】図６Ａは、第２の実施形態に係る画像取得装置の構成を示すブロック図である。
【図６Ｂ】図６Ｂは、第２の実施形態に係る画像取得装置における照明システムの概要構成を示す模式図の一例である。
【図７Ａ】図７Ａは、シールド電極にシールド電圧Ｖ１を印加した場合において、画像取得装置により、画像を取得する手順を示す模式図の一例である。
【図７Ｂ】図７Ｂは、シールド電極にシールド電圧Ｖ１を印加した場合において、画像取得装置により、画像を取得する手順を示す模式図の一例である。
【図８】図８は、シールド電極にシールド電圧Ｖ１を印加した場合における撮影した画像の画素配置を示す模式図の一例である。
【図９Ａ】図９Ａは、シールド電極にシールド電圧Ｖ２を印加した場合における撮影した画像の画素配置を示す模式図の一例である。
【図９Ｂ】図９Ｂは、シールド電極にシールド電圧Ｖ２を印加した場合における撮影した画像の画素配置を示す模式図の一例である。
【図９Ｃ】図９Ｃは、シールド電極にシールド電圧Ｖ２を印加した場合における撮影した画像の画素配置を示す模式図の一例である。
【図１０】図１０は、シールド電極にシールド電圧Ｖ２を印加した場合における撮影した画像の画素配置を示す模式図の一例である。
【図１１】図１１は、第２の実施形態に係る画像取得装置における照明システムの概要構成を示す模式図の他の一例である。
【発明を実施するための形態】
【０００９】
本開示の一態様の概要は以下のとおりである。
【００１０】
［項目１］
電荷検出回路と、基板上に設けられた画素電極およびシールド電極と、電荷検出回路および画素電極と電気的に接続された電荷蓄積ノードと、画素電極およびシールド電極上に位置する光電変換層と、光電変換層上に位置する上部電極とを含む単位画素セル、およびシールド電極と電気的に接続され、シールド電圧を発生するシールド電圧発生回路を備え、
電荷検出回路は、所定のタイミングで画素電極を初期化電圧に設定するためのリセットトランジスタを含み、上部電極の電圧とシールド電圧との差の絶対値は、上部電極の電圧と初期化電圧との差の絶対値よりも大きい、撮像装置。この構成によれば、シールド電圧が印加されたシールド電極によって、光電変換層において光電変換により発生した信号電荷を捕捉する。したがって、隣接する単位画素セル間の混色やクロストークを抑制することができる。また、単位画素セルにおける画素領域を小さくできる。
［項目２］
単位画素セルは、１次元または２次元に複数配列された、項目１に記載の撮像装置。
［項目３］
電荷蓄積ノードは光電変換層において、光電変換により生成した正孔を信号電荷として蓄積し、シールド電圧は初期化電圧よりも小さい項目１又は２に記載の撮像装置。この構成によれば、信号電荷が正孔である場合に、効率的に、隣接する単位画素セル間の混色やクロストークを抑制することが可能となる。
［項目４］
シールド電圧は負電圧である項目３に記載の撮像装置。この構成によれば、電荷捕捉領域の光電変換層表面における面積を画素電極よりも小さくでき、より小さい画素領域を有する撮像装置を実現し得る。
［項目５］
電荷蓄積ノードは光電変換層において、光電変換により生成した電子を信号電荷として蓄積し、シールド電圧は初期化電圧よりも大きい項目１又は２に記載の撮像装置。
［項目６］
複数の単位画素セルのそれぞれは、上部電極上にマイクロレンズを有していない項目１から５のいずれかに記載の撮像装置。この構成によれば、オンチップマイクロレンズを有しない構成において、隣接する単位画素セル間の混色やクロストークを抑制したり、画素領域を小さくしたりすることが可能となる。
［項目７］
被写体を基準にして複数の異なる照射方向から、順次、照明光を出射し、照明光で被写体を照射する照明システムと、被写体を透過した照明光が入射する位置に配置され、異なる照射方向に応じて異なる複数の画像を取得する項目１から６のいずれかに記載の撮像装置と、複数の画像を合成して、複数の画像の各々よりも分解能の高い被写体の高分解能画像を形成する画像処理部とを備える画像取得装置。この構成によれば、１つの撮像装置によって得られる複数の低分解能画像を合成することにより、高分解能の画像を取得することができる。また、シールド電極に印加するシールド電圧を変更することによって解像度を変化させることができる。
【００１１】
以下、図面を参照しながら、本開示による実施形態を説明する。以下の実施形態では、光電変換によって生じた正孔−電子対のうち、正孔を信号電荷と検出する例を説明する。信号電荷は電子であってもよい。なお、本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については同一の参照符号を付している。また、重複する説明は省略する場合がある。
【００１２】
（第１の実施形態）
図１から図５を参照しながら、本実施形態に係る撮像装置を説明する。
【００１３】
（撮像装置１０１の構造）
図１は第１の実施形態に係る撮像装置１０１の回路構成を模式的に示している。撮像装置１０１は、複数の単位画素セル１４と周辺回路とを備えている。
【００１４】
複数の単位画素セル１４は、半導体基板に２次元、すなわち行方向および列方向に配列されて、感光領域（画素領域）を形成している。撮像装置１０１は、ラインセンサであってもよい。その場合、複数の単位画素セル１４は、１次元に配列されていてもよい。本願明細書では、行方向および列方向とは、行および列がそれぞれ伸びる方向をいう。つまり、垂直方向が列方向であり、水平方向が行方向である。
【００１５】
各単位画素セル１４は、光電変換部１０と、増幅トランジスタ１１と、リセットトランジスタ１２と、アドレストランジスタ（行選択トランジスタ）１３とを含む。以下において詳細に説明するように、本実施形態では、光電変換部１０は画素電極５０およびシールド電極６１を含み、シールド電極６１に、画素電極５０をリセットする初期化電圧よりも低いシールド電圧を印加する。好ましくは、シールド電圧は負電圧である。これにより、画素間のクロストークをより抑制することができる。
【００１６】
撮像装置１０１は、シールド電極６１にシールド電圧を印加するために、シールド電圧発生回路６０を備える。シールド電圧発生回路６０は、周辺回路の一部として、感光領域外に設けられる。
【００１７】
画素電極５０は、増幅トランジスタ１１のゲート電極に接続され、画素電極５０によって集められた信号電荷は、画素電極５０と増幅トランジスタ１１のゲート電極との間に位置する電荷蓄積ノード２４に蓄積される。本実施形態では信号電荷は、正孔であるが、信号電荷は電子であってもよい。
【００１８】
電荷蓄積ノード２４に蓄積された信号電荷は、信号電荷の量に応じた電圧として増幅トランジスタ１１のゲート電極に印加される。増幅トランジスタ１１は、この電圧を増幅し、信号電圧として、アドレストランジスタ１３によって、選択的に読み出される。リセットトランジスタ１２のソース／ドレイン電極が、画素電極５０に接続されており、リセットトランジスタ１２は、電荷蓄積ノード２４に蓄積された信号電荷をリセットする。換言すると、リセットトランジスタ１２は、例えば、所定のタイミング、つまり、フレームごとに増幅トランジスタ１１のゲート電極および画素電極５０の電位をリセットする。
【００１９】
複数の単位画素セル１４において上述した動作を選択的に行うため、撮像装置１０１は、電源配線２１と、垂直信号線１７と、アドレス信号線２６とリセット信号線２７を含み、これらの線が単位画素セル１４にそれぞれ接続されている。具体的には、電源配線２１は、増幅トランジスタ１１のソース／ドレイン電極に接続され、垂直信号線１７は、アドレストランジスタ１３のソース／ドレイン電極に接続される。アドレス信号線２６はアドレストランジスタ１３のゲート電極に接続される。またリセット信号線２７は、リセットトランジスタ１２のゲート電極に接続される。
【００２０】
また、撮像装置１０１は、すべての光電変換部１０に同一の一定電圧を印加するための光電変換部制御線１６を含む。
【００２１】
周辺回路は、垂直走査回路１５と、水平信号読出し回路２０と、複数のカラム信号処理回路１９と、複数の負荷回路１８と、複数の差動増幅器２２とを含む。垂直走査回路１５は行走査回路とも称される。水平信号読出し回路２０は列走査回路とも称される。カラム信号処理回路１９は行信号蓄積回路とも称される。差動増幅器２２はフィードバックアンプとも称される。
【００２２】
垂直走査回路１５は、アドレス信号線２６およびリセット信号線２７に接続されており、各行に配置された複数の単位画素セル１４を行単位で選択し、信号電圧の読出しおよび画素電極５０の電位のリセットを行う。電源配線（ソースフォロア電源）２１は、各単位画素セル１４に所定の電源電圧を供給する。水平信号読出し回路２０は、複数のカラム信号処理回路１９に電気的に接続されている。カラム信号処理回路１９は、各列に対応した垂直信号線１７を介して、各列に配置された単位画素セル１４に電気的に接続されている。負荷回路１８は、各垂直信号線１７に電気的に接続されている。負荷回路１８と増幅トランジスタ１１とは、ソースフォロア回路を形成する。
【００２３】
複数の差動増幅器２２は、各列に対応して設けられている。差動増幅器２２の負側の入力端子は、対応した垂直信号線１７に接続されている。また、差動増幅器２２の出力端子は、各列に対応したフィードバック線２３を介して単位画素セル１４に接続されている。
【００２４】
垂直走査回路１５は、アドレス信号線２６によって、アドレストランジスタ１３のオンおよびオフを制御する行選択信号をアドレストランジスタ１３のゲート電極に印加する。これにより、読出し対象の行が走査され、選択される。選択された行の単位画素セル１４から垂直信号線１７に信号電圧が読み出される。また、垂直走査回路１５は、リセット信号線２７を介して、リセットトランジスタ１２のオンおよびオフを制御するリセット信号をリセットトランジスタ１２のゲート電極に印加する。これにより、リセット動作の対象となる単位画素セル１４の行が選択される。垂直信号線１７は、垂直走査回路１５によって選択された単位画素セル１４から読み出された信号電圧をカラム信号処理回路１９へ伝達する。
【００２５】
カラム信号処理回路１９は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。
【００２６】
水平信号読出し回路２０は、複数のカラム信号処理回路１９から水平共通信号線（不図示）に信号を順次読み出す。
【００２７】
差動増幅器２２は、フィードバック線２３を介してリセットトランジスタ１２のドレイン電極に接続されている。従って、差動増幅器２２は、アドレストランジスタ１３とリセットトランジスタ１２とが導通状態にあるときに、アドレストランジスタ１３の出力値を負端子に受ける。増幅トランジスタ１１のゲート電位が所定のフィードバック電圧となるように、差動増幅器２２はフィードバック動作を行う。このとき、差動増幅器２２の出力電圧値は、０Ｖまたは０Ｖ近傍の正電圧である。フィードバック電圧とは、差動増幅器２２の出力電圧を意味し、増幅トランジスタ１１のゲートおよび画素電極５０等に蓄積される信号電荷をリセットトランジスタ１２がリセットする初期化電圧である。
【００２８】
（単位画素セル１４のデバイス構造）
図２は、本実施形態による撮像装置１０１中の単位画素セル１４のデバイス構造の断面を模式的に示している。
【００２９】
単位画素セル１４は、半導体基板３１と、電荷検出回路２５と、光電変換部１０とを含む。半導体基板３１は、例えば、ｐ型シリコン基板である。電荷検出回路２５は、画素電極５０によって捕捉された信号電荷を検出し、信号電圧を出力する。電荷検出回路２５は、増幅トランジスタ１１と、リセットトランジスタ１２と、アドレストランジスタ１３とを含み、半導体基板３１に形成されている。
【００３０】
増幅トランジスタ１１は、半導体基板３１内に形成され、それぞれドレイン電極およびソース電極として機能するｎ型不純物領域４１Ｃおよび４１Ｄと、半導体基板３１上に位置するゲート絶縁層３８Ｂとゲート絶縁層３８Ｂ上に位置するゲート電極３９Ｂとを含む。
【００３１】
リセットトランジスタ１２は、半導体基板３１内に形成され、それぞれドレイン電極およびソース電極として機能するｎ型不純物領域４１Ｂおよび４１Ａと、半導体基板３１上に位置するゲート絶縁層３８Ａとゲート絶縁層３８Ａ上に位置するゲート電極３９Ａとを含む。
【００３２】
アドレストランジスタ１３は、半導体基板３１内に形成され、それぞれドレイン電極およびソース電極として機能するｎ型不純物領域４１Ｄおよび４１Ｅと、半導体基板３１上に位置するゲート絶縁層３８Ｃとゲート絶縁層３８Ｃ上に位置するゲート電極３９Ｃとを含む。ｎ型不純物領域４１Ｄは、増幅トランジスタ１１とアドレストランジスタ１３と共用されており、これにより、増幅トランジスタ１１とアドレストランジスタ１３とが直列に接続される。
【００３３】
半導体基板３１において、隣接する単位画素セル１４との間および増幅トランジスタ１１とリセットトランジスタ１２との間には素子分離領域４２が設けられている。素子分離領域４２によって隣接する単位画素セル１４間の電気的な分離が行われる。また、電荷蓄積ノードで蓄積される信号電荷のリークが抑制される。
【００３４】
半導体基板３１の表面には層間絶縁層４３Ａ、４３Ｂおよび４３Ｃが積層されている。
層間絶縁層４３Ａ中には、リセットトランジスタ１２のｎ型不純物領域４１Ｂと接続されたコンタクトプラグ４５Ａ、増幅トランジスタ１１のゲート電極３９Ｂと接続されたコンタクトプラグ４５Ｂ、およびコンタクトプラグ４５Ａとコンタクトプラグ４５Ｂとを接続する配線４６Ａが埋設されている。これにより、リセットトランジスタ１２のｎ型不純物領域４１Ｂ（ドレイン電極）が増幅トランジスタ１１のゲート電極３９Ｂと電気的に接続されている。
【００３５】
光電変換部１０は、層間絶縁層４３Ｃ上に設けられている。光電変換部１０は、上部電極５２と、光電変換層５１と、画素電極５０と、シールド電極６１とを含む。光電変換層５１は上部電極５２と画素電極５０およびシールド電極６１とによって挟まれている。画素電極５０およびシールド電極６１は、層間絶縁層３１Ｃ上に設けられている。上部電極５２は、例えば、ＩＴＯ等の導電性透明材料によって形成される。画素電極５０およびシールド電極６１は、アルミニウム、銅等の金属や不純物がドープされ導電性が付与されたポリシリコン等によって形成される。
【００３６】
図３に示すように、単位画素セル１４は、光電変換部１０の上部電極５２上にマイクロレンズ（オンチップマイクロレンズ）を有していない。図示していないが、単位画素セル１４は、光電変換部１０の上部電極５２上にカラーフィルタを有していてもよい。
【００３７】
図３は、層間絶縁層３１Ｃの表面における画素電極５０およびシールド電極６１の形状を示している。図３では、隣接する９単位画素セル分の構造を示している。図３に示すように、本実施形態では、画素電極５０は矩形形状を有し、シールド電極６１は、画素電極５０を囲むリング状の矩形形状を有する。画素電極５０とシールド電極６１とは間隙を介して距離Ｌ１だけ離れている。各単位画素セル１４のシールド電極６１は一体的に形成され、互いに電気的に接続されている。
【００３８】
本実施形態では、画素電極５０は、画素電極５０の形状は矩形であるが、円形や五角形以上多角形形状を有していてもよい。シールド電極６１は、画素電極５０を囲んでいることが好ましい。ただし、複数の単位画素セル１４が１次元または２次元に配列された状態で、隣接する２つの単位画素セル１４の画素電極５０の間にシールド電極６１が位置していれば、各単位画素セル１４内では、シールド電極６１が画素電極５０を囲んでいなくてもよい。
【００３９】
画素電極５０は、層間絶縁層４３Ｃ中の埋設されたプラグ４７Ｃ、層間絶縁層４３Ｂ上に設けられた配線４６Ｃ、層間絶縁層４３Ｂ中の埋設されたプラグ４７Ｂ、層間絶縁層４３Ａ上に設けられた配線４６Ｂおよび層間絶縁層４３Ａ中の埋設されたプラグ４７Ａを介して、配線４６Ａに接続されている。また、シールド電極６１は、層間絶縁層４３Ｃに埋設されたプラグ４８を介して層間絶縁層４３Ｂ上に設けられた配線４９と接続されている。これらのプラグ、コンタクトプラグおよび配線は、アルミニウム、銅等の金属や不純物がドープされ導電性が付与されたポリシリコン等によって形成される。
【００４０】
本実施形態において、撮像装置１０１は、光電変換層５１における光電変換によって生成した正孔電子対のうち、正孔を信号電荷として検出する。検出される信号電荷は、電荷蓄積ノード２４に蓄積される。電荷蓄積ノード２４は、画素電極５０、ゲート電極３９Ｂ、ｎ型不純物領域４１Ｂおよびこれらを接続するプラグ、４７Ａ、４７Ｂ、４７Ｃ、コンタクトプラグ４５Ａ、４５Ｂおよび配線４６Ｃ、４６Ｂ、４６Ａを含む。
【００４１】
光電変換層５１は、層間絶縁層４３Ｃ上において、シールド電極６１および画素電極５０を覆い、複数の単位画素セル１４全体にわたって連続的に形成されている。光電変換層５１は、例えば有機材料またはアモルファスシリコンから形成される。
【００４２】
図２には示していないが、周辺回路、具体的には、垂直走査回路１５、水平信号読出し回路２０、カラム信号処理回路１９、負荷回路１８および差動増幅器２２も、半導体基板３１に形成される。
【００４３】
撮像装置１０１は、一般的な半導体製造プロセスを用いて製造することができる。特に半導体基板３１としてシリコン基板を用いる場合には、種々のシリコン半導体プロセスを利用することによって製造することができる。
【００４４】
（撮像装置１０１の動作）
次に図１、図４Ａおよび図４Ｂを参照しながら、撮像装置１０１の動作を説明する。
【００４５】
信号電荷として正孔を利用する場合、上部電極５２よりも画素電極５０およびシールド電極６１の電位を低く設定することにより、光電変換で発生した正孔を画素電極５０側へ集めることができる。このため、まず、例えば、上部電極５２に１０Ｖ程度の電圧を印加し、リセットトランジスタ１２をＯＮにし、その後ＯＦＦにすることによって、画素電極５０の電位をリセットする。リセットにより、画素電極５０を含む電荷蓄積ノード２４の電位は例えば初期値として初期化電圧、例えば、０Ｖに設定される。シールド電圧発生回路６０は、例えば、初期化電圧である０Ｖよりも低いシールド電圧Ｖ１を発生し、シールド電極６１に印加する。例えば、シールド電圧は−２Ｖである。
【００４６】
図４Ａに示すように、撮像装置１０１は、各単位画素セル１４にマイクロレンズを備えていない。このため、光電変換部１０に入射した光は、集光されることなく、単位画素セル１４内の光電変換層５１に入射する。光電変換層５１内において、光電変換により正孔−電子対が生成する。光電変換で生成した正孔は、シールド電極６１および画素電極５０へ移動する。画素電極５０よりもシールド電極６１の電圧の方が低いため（画素電極５０と上部電極５２との電位差よりも、シールド電極６１と上部電極との電位差の方が大きいため）、生成した正孔は画素電極５０よりもシールド電極６１へ移動しやすい。その結果、図４Ａに示すように、電荷捕捉領域５１Ａにおいて発生する正孔は画素電極５０へ移動し、信号電荷として検出され、領域５１Ｂにおいて生成する正孔はシールド電極６１に捕捉される。これは、光電変換層５１のうち、電荷捕捉領域５１Ａに照射された光が検出されることを意味し、電荷捕捉領域５１Ａは光を検出し得る画素領域を示す。図４Ｂは電荷捕捉領域５１Ａを上部電極５２側から見た平面図である。電荷捕捉領域５１Ａは例えば、光電変換層５１と平行な平面において、画素電極５０よりも少し大きい面積を有する。
【００４７】
図４Ｃおよび図４Ｄは、シールド電圧Ｖ１よりも低いシールド電圧Ｖ２をシールド電極６１に印加した場合の光電変換層に形成される電荷捕捉領域１５Ａの模式的断面図および模式的平面図の一例である。シールド電圧をＶ１に設定する場合に比べて、シールド電圧がより低く設定されることより、領域５１Ｂが広がり、電荷捕捉領域５１Ａがより小さくなる。
【００４８】
図３に示すように、シールド電極６１が画素電極５０を囲んでいるため、光電変換層５１内における領域５１Ｂも電荷捕捉領域５１Ａを囲んでいる。このように本実施形態の撮像装置では、画素領域となる電荷捕捉領域５１Ａの周囲において、信号電荷を積極的にシールド電極６１で捕捉する。このため、隣接する単位画素セル１４において、光電変換によって生成した信号電荷が、隣接する単位画素セル１４から移動してきても、シールド電極６１で捕捉する。よって、隣接する画素間のキャリアクロストークおよび色クロストークを効果的に抑制することができる。
【００４９】
信号電荷をシールド電極６１で捕捉するため、画素電極５０に捕捉される信号電荷の量は減少する。これは、各単位画素セルおいて、生成した信号電荷のうち、検出される量が低下すること、つまり、感度の低下を意味する。しかし、本実施形態の撮像装置では、積極的に生成した信号電荷の一部を検出に用いず、破棄することによって、より確実に隣接する単位画素セル間の混色やクロストークを抑制する。
【００５０】
本実施形態では、シールド電極６１に印加するシールド電圧を、画素電極５０に印加される初期化電圧よりも低くしている。これにより、領域５１Ｂを大きくし、電荷捕捉領域５１Ａを小さくできる。このため、単位画素セル１４における画素領域を小さくできる。以下の実施形態で説明するように、小さい画素領域が好ましい態様において、本実施形態の撮像装置は有効である。
【００５１】
また、シールド電極６１および画素電極５０に印加する電圧を異ならせることによって、つまり、シールド電極６１に印加するシールド電圧を初期化電圧と異ならせることによって、電荷捕捉領域５１Ａの大きさを初期化電圧とシールド電圧との電位差でも制御し得る。このため、画素電極５０が小さく、加工精度の誤差によって画素電極５０の大きさが複数の単位画素セル１４間でばらつく場合でも、ばらつきの影響を抑制し得る。
【００５２】
また、シールド電圧を負電圧に設定することによって、電荷捕捉領域５１Ａの光電変換層５１の表面における面積を画素電極５０よりも小さくできる。したがって、より小さい画素領域を有する撮像装置を実現し得る。
【００５３】
なお、特許文献１に開示されたイメージセンサでは、シールド電極によって画素電極間に電位障壁を形成し、位障壁によって画素間における信号電荷の移動を抑制することにより、画素間のクロストークを抑制する。このため、特許文献１のイメージセンサにおけるシールド電極は、印加する電圧が異なることにより、本実施形態の撮像装置におけるシールド電極とは異なる機能でクロストークを抑制していると考えられる。
【００５４】
図５は、信号電荷が正孔である場合における、シールド電極に印加するシールド電圧と撮像装置１０１の感度出力との関係を模式的に示している。図５に示すように、シールド電極に印加するシールド電圧を変化させると、感度出力も変化し、電圧を大きくすると感度出力は増大する。したがって、シールド電圧が初期化電圧よりも小さい範囲において、シールド電圧の値を任意の値に決定することにより、撮像装置の感度を変化させることが可能である。
【００５５】
上記実施形態では、信号電荷は正孔であるが、信号電荷は電子であってもよい。この場合、画素電極５０およびシールド電極６１には、上部電極５２よりも高い電圧を印加し、光電変換により生成した電子を、画素電極５０およびシールド電極６１へ移動させる。信号電荷が電子である場合には、シールド電圧を初期化電圧よりも高く設定する。
【００５６】
このように、信号電荷が正孔であるか電子であるかにかかわらず、上部電極の電圧とシールド電圧との差の絶対値が、上部電極の電圧と初期化電圧との差の絶対値よりも大きくなるようにシールド電圧を決定することによって、上述した効果を得ることが可能となる。
【００５７】
（第２の実施形態）
以下図面を参照しながら、本実施形態に係る画像取得装置を説明する。
【００５８】
本実施形態に係る画像取得装置は、被写体を撮像装置の光電変換部に近接させ、被写体を透過した光を光電変換部によって検出する。被写体を透過する光の照射方向を異ならせることによって、同一の画素に被写体の異なる部分を透過した光を検出させ、得られた複数の画像信号を合成することによって、解像度の高い画像を得る。
【００５９】
図６Ａは、画像取得装置１０５の構成を模式的に示している。画像取得装置１０５は、照明システム８１と、撮像装置１０６と、画像処理部９０とを備える。
【００６０】
撮像装置１０６には第１の実施形態の撮像装置を使用する。図６Ｂは、照明システム８１の構成を模式的に示している。照明システム８１は、例えば、２次元に配列された、光源８１ａ〜８１ｉを含む。
【００６１】
図７Ａは、照明システム８１および撮像装置１０１の光電変換部１０近傍の構成を模式的に示している。図７Ａに示すように、被写体８０は光電変換部１０の上部電極５２から、例えば距離Ｌ２を隔てて配置される。距離Ｌ２は１ｍｍ以下であり、例えば０．１μｍ程度以上１０μｍ程度以下である。被写体８０は、光電変換部１０に対して平行配置される。光電変換部１０の上部電極５２上にはマイクロレンズ等の集光光学素子は配置されていない。被写体８０は例えば、プレパラート上に保持された光透過性の細胞、剥切した組織などである。
【００６２】
照明システム８１は、光電変換部１０から十分に離間した位置に配置されている。図７Ａでは、光源８１ａ〜８１ｉのうち光源８１ａ〜８１ｃのみが示されている。光源８１ａ、８１ｂ、８１ｃのうち、光源８１ａは、撮像装置１０６の２次元に配置された複数の単位画素セル１４の中央近傍上に配置される。これに対して、光源８１ｂ、８１ｃは中央近傍上から離れて位置している。光源８１ａ、８１ｂ、８１ｃはそれぞれ点光源であるが、光電変換部１０のから十分に離間していることにより、被写体８０に、平行光である照明光を照射する。図７Ａに示すように、光源８１ａは、光電変換部１０上の被写体８０に対して垂直な方向から照明光を被写体８０に照射する。一方、図７Ｂに示すように、光源８１ｂは、被写体８０の法線方向に対して斜め方向から被写体８０に照射する。光源８１ｃについても同様である。このように、照明システム８１は、被写体８０を基準にして複数の異なる照射方向から、順次、照明光を出射し、照明光で被写体８０を照射する。
【００６３】
次に、画像取得装置１０５によって、被写体８０の画像を取得する手順を説明する。
【００６４】
まず、シールド電極６１に初期化電圧よりも低い所定のシールド電圧Ｖ１を印加する。第１の実施形態で説明したように、シールド電圧によって、領域５１Ｂで生成した信号電荷はシールド電極６１へ移動し、電荷捕捉領域５１Ａで生成した信号電荷のみが画素電極５０によって検出される。つまり、電荷捕捉領域５１Ａが画素サイズを規定する。
【００６５】
まず、光源８１ａを点灯させ照明光を被写体８０に照射する。被写体８０を透過した照明光は、光電変換部１０に入射する。上述したように、光電変換部に入射する光のうち、電荷捕捉領域５１Ａに入射する照明光だけが、検出される。つまり、被写体８０の領域８０Ａのみが撮影される。
【００６６】
次に、図７Ｂに示すように、光源８１ｂを点灯させ、照明光を被写体８０に照射する。光源８１ｂからの照明光は、被写体８０の法線に対して斜めに入射する。このため、光電変換層５１の電荷捕捉領域５１Ａ上に位置する被写体８０の領域８０Ａではなく、光電変換層５１の電荷捕捉領域５１Ａの斜め上に位置する領域８０Ｂを透過した光が、電荷捕捉領域５１Ａに入射する。図７Ｂから分かるように、被写体８０の領域８０Ａを透過した照明光は、光電変換層５１の領域５１Ｂに入射する。このため、光源８１ｂを点灯させた場合には、被写体の領域８０Ｂのみが撮影される。
【００６７】
以降、図６Ｂに示す照明システム８１の光源８１ｇおよび光源８１ｈを用いて同様に撮影を行う。図８は、被写体８０の平面図であって、光源８１ａ、８１ｂ、８１ｇ、８１ｈによって撮影される領域８０Ａ、８０Ｂ、８０Ｇ、８０Ｈを示している。図７Ｂｏおよび図８に示すように、光電変換層５１の電荷捕捉領域５１Ａは、領域８０Ａの下に位置しているため、光源８１ａ、８１ｂ、８１ｇ、８１ｈを用いることによって、被写体８０の領域８０Ｂ、８０Ｇ、８０Ｈも、光電変換層５１の電荷捕捉領域５１Ａで検出される。このため、光源８１ａ、８１ｂ、８１ｇ、８１ｈを用いた４回の撮影により、被写体８０のすべての領域が撮影される。つまり、画素に対応する領域５１に被写体の異なる部分を透過した光を検出させることができる。
【００６８】
画像処理部９０は、光源８１ａ、８１ｂ、８１ｇ、８１ｈを用いた撮影によってそれぞれ得られた画像信号を、図８に示す配列となるように、画素信号を再配列するように、合成する。これによって、光源８１ａ、８１ｂ、８１ｇ、８１ｈのそれぞれを用いた１回の撮影の画像よりも分解能の高い被写体の高分解能画像を形成する。
【００６９】
画像取得装置１０５では、画素に対応する光電変換層５１の電荷捕捉領域５１Ａの大きさが、撮影する被写体の分解能を決定し、電荷捕捉領域５１Ａを小さくする方が撮影画像の分解能を高められる。以下、電荷捕捉領域５１Ａを小さくした場合における被写体８０の画像取得を図９Ａ〜９Ｃおよび図１０を参照して説明する。
【００７０】
まず、シールド電極６１に所定のシールド電圧Ｖ２を印加する。画素に対応する光電変換層５１の電荷捕捉領域５１Ａが小さくなるように、信号電荷が正孔である場合、シールド電圧Ｖ２は初期化電圧よりも低く、かつ、上述のシールド電圧Ｖ１よりも低く設定する。これにより、図９Ａに示すように、光電変換層５１の電荷捕捉領域５１Ａは、図７Ａ、７Ｂに示す状態よりも小さくなる。
【００７１】
まず、光源８１ａを点灯させ、照明光を被写体８０に照射する。これにより、被写体８０の領域８０Ａのみが撮影される。
【００７２】
次に、図９Ｂに示すように、光源８１ｂを点灯させ、照明光を被写体８０に照射する。光源８１ｂからの照明光は、被写体８０の法線に対して斜めに入射する。光源８１ｂを点灯させた場合には、被写体の領域８０Ｂのみが撮影される。
【００７３】
次に、図９Ｃに示すように、光源８１ｃを点灯させ、照明光を被写体８０に照射する。同様に、光源８１ｃからの照明光は、被写体８０の法線に対して斜めに入射する。光源８１ｃを点灯させた場合には、被写体の領域８０Ｃのみが撮影される。
【００７４】
以降、図６Ｂに示す照明システム８１の光源８１ｄから光源８１ｉを用いて同様に撮影を行う。図１０は、被写体８０の平面図であって、光源８１ａから８１ｉによって撮影される領域８０Ａから８０Ｉを示している。光源８１ｂから８１ｉを用いることによって、被写体８０の領域８０Ｂから８０Ｉも、光電変換層５１の電荷捕捉領域５１Ａで検出される。このため、光源８１ａから８１ｉを用いた９回の撮影により、被写体８０のすべての領域が撮影される。つまり、画素に対応する電荷捕捉領域５１Ａに被写体の異なる部分を透過した光を検出させることができる。
【００７５】
画像処理部９０は、光源８１ａから８１ｉを用いた撮影によってそれぞれ得られた画像信号を、図１０に示す配列となるように、画素信号を再配列するように合成する。これによって、光源８１ａから８１ｉを用いたそれぞれ１回の撮影の画像よりも分解能の高い被写体の高分解能画像を形成する。
【００７６】
また、シールド電圧を変化させても、単位画素セル１４の大きさは変化せず、画素ピッチも変化しない。しかし、実効的な画素の大きさである電荷捕捉領域５１Ａのサイズを変化させることができる。画像取得装置１０５では、電荷捕捉領域５１Ａの大きさが分解能を決定するため、電荷捕捉領域５１Ａのサイズが小さくなるようにシールド電圧の値を決定し、印加することにより、高分解能の画像を取得することができる。例えば、図８に示す例では、単位画素セル１４の１／４の分解能で画像を取得することができ、図９に示す例では、単位画素セル１４の１／９の分解能で画像を取得することができる。
【００７７】
このように本実施形態の画像取得装置によれば、シールド電極に印加するシールド電圧を変化させることによって、光電変換層中の電荷捕捉領域のサイズを変化させることができる。よって、分解能を変化させることが可能であり、電荷捕捉領域のサイズを小さくすることによって、より高分解能の画像を取得することが可能である。
【００７８】
なお、本実施形態において、照明システム８１は、複数の光源を備え、光源の位置によって、被写体に複数の異なる照射方向から照明光を照射していた。しかし、照明システムは、１つの光源を備え、被写体が支持された撮像装置の向きを異ならせてもよい。例えば図１０に示すように、照明システムは、平行光光源８１’と、被写体の姿勢を変化させる機構８２とによって構成されていてもよい。機構８２は例えば、ゴニオ機構８２Ａと回転機構８２Ｂとによって構成されている。ゴニオ機構８２Ａは、撮像装置１０６と被写体８０とを支持している。この照明システムによれば、機構８２によって、被写体８０の平行光光源８１’に対する方向を異ならせることできる。よって被写体８０を基準にして複数の異なる方向から平行光光源８１’の照明光を受けることができる。
【産業上の利用可能性】
【００７９】
本開示による撮像装置および画像取得装置は、デジタルカメラに代表される撮像装置に用いられるイメージセンサに有用である。
【符号の説明】
【００８０】
１        撮像装置
１０      光電変換部
１１      増幅トランジスタ
１２      リセットトランジスタ
１３      アドレストランジスタ
１４      単位画素セル
１５      垂直走査回路
１６      光電変換部制御線
１７      垂直信号線
１８      負荷回路
１９      カラム信号処理回路
２０      水平信号読出し回路
２１      電源配線
２２      差動増幅器
２３      フィードバック線
２４      電荷蓄積ノード
２５      電荷検出回路
２６      アドレス信号線
２７      リセット信号線
３１      半導体基板
３１Ｃ    層間絶縁層
３８Ａ、３８Ｂ、３８Ｃ    ゲート絶縁層
３９Ａ、３９Ｂ、３９Ｃ    ゲート電極
４１Ｂ、４１Ｃ、４１Ｄ    ｎ型不純物領域
４２      素子分離領域
４３Ａ、４３Ｂ、４３Ｃ    層間絶縁層
４５Ａ、４５Ｂ    コンタクトプラグ
４６Ａ、４６Ｂ、４６Ｃ    配線
４７Ａ、４７Ｂ、４７Ｃ、４８      プラグ
４９      配線
５０      画素電極
５１      光電変換層
５１Ａ    電荷捕捉領域
５１Ｂ    領域
５２      上部電極
６０    シールド電圧発生回路
６１      シールド電極
８０      被写体
８１      照明システム
８１’    平行光光源
８０Ａ〜８１Ｉ    領域
８１ａ〜８１ｉ    光源
８２      機構
８２Ａ    ゴニオ機構
８２Ｂ    回転機構
９０      画像処理部
１０１    撮像装置
１０２    画像取得装置
【図１】
0006399488.tif 000002
【図２】
0006399488.tif 000003
【図３】
0006399488.tif 000004
【図４Ａ】
0006399488.tif 000005
【図４Ｂ】
0006399488.tif 000006
【図４Ｃ】
0006399488.tif 000007
【図４Ｄ】
0006399488.tif 000008
【図５】
0006399488.tif 000009
【図６Ａ】
0006399488.tif 000010
【図６Ｂ】
0006399488.tif 000011
【図７Ａ】
0006399488.tif 000012
【図７Ｂ】
0006399488.tif 000013
【図８】
0006399488.tif 000014
【図９Ａ】
0006399488.tif 000015
【図９Ｂ】
0006399488.tif 000016
【図９Ｃ】
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【図１０】
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【図１１】
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