(57)【特許請求の範囲】
【請求項１】
制御ノードと、出力ノードと、高電圧源に結合されている電源ノードとを有するＮ型トランジスタを駆動するための電子回路であって、
前記Ｎ型トランジスタの前記出力ノードに容量結合されているブートストラップ電圧ノードと、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の入力トランジスタであって、前記制御ノードは第１の入力信号を受信するように結合されている、第１の入力トランジスタと、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の入力トランジスタであって、前記制御ノードは第２の入力信号を受信するように結合されている、第２の入力トランジスタと、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の複合カレントミラー回路であって、前記第１の複合カレントミラー回路の前記制御ノードは前記第１の入力トランジスタの前記電流入力ノードに結合されており、前記第１の複合カレントミラー回路の前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第１の複合カレントミラー回路と、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の複合カレントミラー回路であって、前記第２の複合カレントミラー回路の前記制御ノードは前記第２の入力トランジスタの前記電流入力ノードに結合されており、前記第２の複合カレントミラー回路の前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第２の複合カレントミラー回路と、
前記第２の複合カレントミラー回路の前記電流出力ノードに結合されている第１の入力ノードを有し、第１の基準電圧を受け取るように結合されている第２の入力ノードを有する第１の比較器であって、前記第１の基準電圧は前記Ｎ型トランジスタの前記出力ノードにおける電圧に関係付けられ、前記第１の比較器は出力ノードをも有する、第１の比較器と、
前記第１の複合カレントミラー回路の前記出力ノードに結合されている第１の入力ノードを有し、第２の基準電圧を受け取るように結合されている第２の入力ノードを有する第２の比較器であって、前記第２の基準電圧は前記Ｎ型トランジスタの前記出力ノードにおける前記電圧に関係付けられ、前記第２の比較器は出力ノードをも有する、第２の比較器と
を備え、
前記第１の複合カレントミラー回路は、
制御ノード、電流入力ノード、および電流出力ノードを有する第１のカレントミラーであって、前記第１のカレントミラーの前記制御ノードは前記第１の入力トランジスタの前記電流入力ノードに結合されており、前記第１のカレントミラーの前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第１のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第２のカレントミラーであって、前記第２のカレントミラーの前記制御ノードは前記第１のカレントミラーの前記電流出力ノードに結合されており、前記第２のカレントミラーの前記電流出力ノードは前記Ｎ型トランジスタの前記出力ノードに結合されている、第２のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第３のカレントミラーであって、前記第３のカレントミラーの前記制御ノードは前記第２のカレントミラーの前記電流入力ノードに結合されており、前記第３のカレントミラーの前記電流入力ノードは前記ブートストラッップ電圧ノードに結合されており、前記第３のカレントミラーの前記電流出力ノードは前記第２の比較器の前記第１の入力ノードに結合されている、第３のカレントミラーと
を備え、前記第２の複合カレントミラー回路は、
制御ノード、電流入力ノード、および電流出力ノードを有する第４のカレントミラーであって、前記第４のカレントミラーの前記制御ノードは前記第２の入力トランジスタの前記電流入力ノードに結合されており、前記第４のカレントミラーの前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第４のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第５のカレントミラーであって、前記第５のカレントミラーの前記制御ノードは前記第４のカレントミラーの前記電流出力ノードに結合されており、前記第５のカレントミラーの前記電流出力ノードは前記Ｎ型トランジスタの前記出力ノードに結合されている、第５のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第６のカレントミラーであって、前記第６のカレントミラーの前記制御ノードは前記第５のカレントミラーの前記電流入力ノードに結合されており、前記第６のカレントミラーの前記電流入力ノードは前記ブートストラップ電圧ノードに結合されており、前記第６のカレントミラーの前記電流出力ノードは前記第１の比較器の前記第１の入力ノードに結合されている、第６のカレントミラーと
を備える、電子回路。
【請求項２】
前記第２のカレントミラーは、第２の電流入力ノードをさらに有し、前記第２のカレントミラーの前記第２の電流入力ノードは前記第１の比較器の前記第１の入力ノードに結合されており、前記第５のカレントミラーは第２の電流入力ノードをさらに有し、前記第５のカレントミラーの前記第２の電流入力ノードは前記第２の比較器の前記第１の入力ノードに結合されている、請求項１に記載の電子回路。
【請求項３】
前記Ｎ型トランジスタは第１のＮ型トランジスタであり、第２のＮ型トランジスタに結合されている、請求項２に記載の電子回路。
【請求項４】
前記第１の入力信号はリセット入力信号であり、前記第２の入力信号はセット入力信号であり、前記第１の比較器の前記出力ノードにおける電圧は、前記セット入力信号における正パルスに応答してハイ状態を達成し、前記第２の比較器の前記出力ノードの前記電圧は、前記リセット入力信号における正パルスに応答してハイ状態を達成する、請求項２に記載の電子回路。
【請求項５】
前記Ｎ型トランジスタの前記出力ノードと前記第１の比較器の前記第１の入力ノードとの間に結合されている第１の電流生成器と、
前記Ｎ型トランジスタの前記出力ノードと前記第２の比較器の前記第１の入力ノードとの間に結合されている第２の電流生成器と
をさらに備える、請求項４に記載の電子回路。
【請求項６】
第１の入力ノードおよび第２の入力ノードならびに第１の出力ノードおよび第２の出力ノードを有する第１の電圧−電圧変換器であって、前記第１の電圧−電圧変換器の前記第１の入力ノードは前記第２の複合カレントミラー回路の前記電流出力ノードに結合されており、前記第１の電圧−電圧変換器の前記第２の入力ノードは前記第１の基準電圧を受け取るように結合されている、第１の電圧−電圧変換器と、
第１の入力ノードおよび第２の入力ノードならびに第１の出力ノードおよび第２の出力ノードを有する第２の電圧−電圧変換器であって、前記第２の電圧−電圧変換器の前記第１の入力ノードは前記第１の複合カレントミラー回路の前記電流出力ノードに結合されており、前記第２の電圧−電圧変換器の前記第２の入力ノードは前記第２の基準電圧を受け取るように結合されている、第２の電圧−電圧変換器と
をさらに備える、請求項５に記載の電子回路。
【請求項７】
入力ノードおよび出力ノードを有する第１のローパスフィルタであって、前記第１のローパスフィルタの前記出力ノードは前記第１の比較器の前記第１の入力ノードに結合されており、前記第１のローパスフィルタの前記入力ノードは前記第１の電圧−電圧変換器の前記第１の出力ノードに結合されており、前記第１の比較器の前記第２の入力ノードは前記第１の電圧−電圧変換器の前記第２の出力ノードに結合されている、第１のローパスフィルタと、
入力ノードおよび出力ノードを有する第２のローパスフィルタであって、前記第２のローパスフィルタの前記出力ノードは前記第２の比較器の前記第１の入力ノードに結合されており、前記第２のローパスフィルタの前記入力ノードは前記第２の電圧−電圧変換器の前記第１の出力ノードに結合されており、前記第２の比較器の前記第２の入力ノードは前記第２の電圧−電圧変換器の前記第２の出力ノードに結合されている、第２のローパスフィルタと
をさらに備える、請求項６に記載の電子回路。
【請求項８】
入力ノードおよび出力ノードを有する第１のローパスフィルタであって、前記第１のローパスフィルタの入力ノードは前記第１の比較器の前記出力ノードに結合されている、第１のローパスフィルタと、
入力ノードおよび出力ノードを有する第２のローパスフィルタであって、前記第２のローパスフィルタの前記入力ノードは前記第２の比較器の前記出力ノードに結合されている、第２のローパスフィルタと
をさらに備える、請求項５に記載の電子回路。
【請求項９】
前記第２のカレントミラーは、第３の電流入力ノードおよび第４の電流入力ノードをさらに有し、前記第５のカレントミラーは、前記第２のカレントミラーの前記第３の電流入力ノードに結合されている第３の電流入力ノードと、前記第２のカレントミラーの前記第４の電流入力ノードに結合されている第４の電流入力ノードとをさらに有する、請求項８に記載の電子回路。
【請求項１０】
前記第１の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の比較器カレントミラーであって、前記第１の比較器カレントミラーの前記制御ノードは、前記第２のカレントミラーおよび第５のカレントミラーの第３の電流入力ノードから、第１の速度信号の所定の状態の間に前記第１の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第１の比較器カレントミラーを備え、前記第２の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の比較器カレントミラーであって、前記第２の比較器カレントミラーの前記制御ノードは、前記第２のカレントミラーおよび第５のカレントミラーの前記第４の電流入力ノードから、第２の速度信号の所定の状態の間に前記第２の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第２の比較器カレントミラーを備える、請求項９に記載の電子回路。
【請求項１１】
前記第１の入力信号はセット入力信号であり、前記第２の入力信号はリセット入力信号であり、前記第１の比較器の前記出力ノードにおける電圧は、前記セット入力信号における正パルスに応答してハイ状態を達成し、前記第２の比較器の前記出力ノードの前記電圧は、前記リセット入力信号における正パルスに応答してハイ状態を達成する、請求項２に記載の電子回路。
【請求項１２】
前記ブートストラップ電圧ノードと前記第１の比較器の前記第１の入力ノードとの間に結合されている第１の電流生成器と、
前記ブートストラップ電圧ノードと前記第２の比較器の前記第１の入力ノードとの間に結合されている第２の電流生成器と
をさらに備える、請求項１１に記載の電子回路。
【請求項１３】
第１の入力ノードおよび第２の入力ノードならびに第１の出力ノードおよび第２の出力ノードを有する第１の電圧−電圧変換器であって、前記第１の電圧−電圧変換器の前記第１の入力ノードは前記第２の複合カレントミラー回路の前記電流出力ノードに結合されており、前記第１の電圧−電圧変換器の前記第２の入力ノードは前記第１の基準電圧を受け取るように結合されている、第１の電圧−電圧変換器と、
第１の入力ノードおよび第２の入力ノードならびに第１の出力ノードおよび第２の出力ノードを有する第２の電圧−電圧変換器であって、前記第２の電圧−電圧変換器の前記第１の入力ノードは前記第１の複合カレントミラー回路の前記電流出力ノードに結合されており、前記第２の電圧−電圧変換器の前記第２の入力ノードは前記第２の基準電圧を受け取るように結合されている、第２の電圧−電圧変換器と
をさらに備える、請求項１２に記載の電子回路。
【請求項１４】
入力ノードおよび出力ノードを有する第１のローパスフィルタであって、前記第１のローパスフィルタの前記出力ノードは前記第１の比較器の前記第１の入力ノードに結合されており、前記第１のローパスフィルタの前記入力ノードは前記第１の電圧−電圧変換器の前記第１の出力ノードに結合されており、前記第１の比較器の前記第２の入力ノードは前記第１の電圧−電圧変換器の前記第２の出力ノードに結合されている、第１のローパスフィルタと、
入力ノードおよび出力ノードを有する第２のローパスフィルタであって、前記第２のローパスフィルタの前記出力ノードは前記第２の比較器の前記第１の入力ノードに結合されており、前記第２のローパスフィルタの前記入力ノードは前記第２の電圧−電圧変換器の前記第１の出力ノードに結合されており、前記第２の比較器の前記第２の入力ノードは前記第２の電圧−電圧変換器の前記第２の出力ノードに結合されている、第２のローパスフィルタと
をさらに備える、請求項１３に記載の電子回路。
【請求項１５】
入力ノードおよび出力ノードを有する第１のローパスフィルタであって、前記第１のローパスフィルタの前記入力ノードは前記第１の比較器の前記出力ノードに結合されている、第１のローパスフィルタと、
入力ノードおよび出力ノードを有する第２のローパスフィルタであって、前記第２のローパスフィルタの前記入力ノードは前記第２の比較器の前記出力ノードに結合されている、第２のローパスフィルタと
をさらに備える、請求項１２に記載の電子回路。
【請求項１６】
前記第２のカレントミラーは、第３の電流入力ノードおよび第４の電流出力ノードをさらに有し、前記第５のカレントミラーは、前記第２のカレントミラーの前記第３の電流入力ノードに結合されている第３の電流入力ノードと、前記第２のカレントミラーの前記第４の電流入力ノードに結合されている第４の電流入力ノードとをさらに有する、請求項１５に記載の電子回路。
【請求項１７】
前記第１の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の比較器カレントミラーであって、前記第１の比較器カレントミラーの前記制御ノードは、前記第２のカレントミラーおよび第５のカレントミラーの第３の電流入力ノードから、第１の速度信号の所定の状態の間に前記第１の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第１の比較器カレントミラーを備え、前記第２の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の比較器カレントミラーであって、前記第２の比較器カレントミラーの前記制御ノードは、前記第２のカレントミラーおよび第５のカレントミラーの前記第４の電流入力ノードから、第２の速度信号の所定の状態の間に前記第２の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第２の比較器カレントミラーを備える、請求項１６に記載の電子回路。
【請求項１８】
制御ノードと、出力ノードと、高電圧源に結合されている電源ノードとを有するＮ型トランジスタを駆動するための電子回路であって、
前記Ｎ型トランジスタの前記出力ノードに容量結合されているブートストラップ電圧ノードと、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の入力トランジスタであって、前記制御ノードは第１の入力信号を受信するように結合されている、第１の入力トランジスタと、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の入力トランジスタであって、前記制御ノードは第２の入力信号を受信するように結合されている、第２の入力トランジスタと、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の複合カレントミラー回路であって、前記第１の複合カレントミラー回路の前記制御ノードは前記第１の入力トランジスタの前記電流入力ノードに結合されており、前記第１の複合カレントミラー回路の前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第１の複合カレントミラー回路と、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の複合カレントミラー回路であって、前記第２の複合カレントミラー回路の前記制御ノードは前記第２の入力トランジスタの前記電流入力ノードに結合されており、前記第２の複合カレントミラー回路の前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第２の複合カレントミラー回路と、
前記第２の複合カレントミラー回路の前記電流出力ノードに結合されている第１の入力ノードを有し、第１の基準電圧を受け取るように結合されている第２の入力ノードを有する第１の比較器であって、前記第１の基準電圧は前記Ｎ型トランジスタの前記出力ノードにおける電圧に関係付けられ、前記第１の比較器は出力ノードをも有する、第１の比較器と、
前記第１の複合カレントミラー回路の前記出力ノードに結合されている第１の入力ノードを有し、第２の基準電圧を受け取るように結合されている第２の入力ノードを有する第２の比較器であって、前記第２の基準電圧は前記Ｎ型トランジスタの前記出力ノードにおける前記電圧に関係付けられ、前記第２の比較器は出力ノードをも有する、第２の比較器と
を備え、
前記第１の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の比較器カレントミラーであって、前記第１の比較器カレントミラーの前記制御ノードは、第１の速度信号の所定の状態の間に前記第１の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第１の比較器カレントミラーを備え、前記第２の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の比較器カレントミラーであって、前記第２の比較器カレントミラーの前記制御ノードは、第２の速度信号の所定の状態の間に前記第２の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第２の速度信号を受信するように結合されている、第２の比較器カレントミラーを備える、電子回路。
【請求項１９】
制御ノードと、出力ノードと、高電圧源に結合されている電源ノードとを有するＮ型トランジスタを駆動するための電子回路であって、
前記Ｎ型トランジスタの前記出力ノードに容量結合されているブートストラップ電圧ノードと、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の入力トランジスタであって、前記制御ノードは第１の入力信号を受信するように結合されている、第１の入力トランジスタと、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の入力トランジスタであって、前記制御ノードは第２の入力信号を受信するように結合されている、第２の入力トランジスタと、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の複合カレントミラー回路であって、前記第１の複合カレントミラー回路の前記制御ノードは前記第１の入力トランジスタの前記電流入力ノードに結合されており、前記第１の複合カレントミラー回路の前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第１の複合カレントミラー回路と、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の複合カレントミラー回路であって、前記第２の複合カレントミラー回路の前記制御ノードは前記第２の入力トランジスタの前記電流入力ノードに結合されており、前記第２の複合カレントミラー回路の前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第２の複合カレントミラー回路と、
前記第２の複合カレントミラー回路の前記電流出力ノードに結合されている第１の入力ノードを有し、第１の基準電圧を受け取るように結合されている第２の入力ノードを有する第１の比較器であって、前記第１の基準電圧は前記Ｎ型トランジスタの前記出力ノードにおける電圧に関係付けられ、前記第１の比較器は出力ノードをも有する、第１の比較器と、
前記第１の複合カレントミラー回路の前記出力ノードに結合されている第１の入力ノードを有し、第２の基準電圧を受け取るように結合されている第２の入力ノードを有する第２の比較器であって、前記第２の基準電圧は前記Ｎ型トランジスタの前記出力ノードにおける前記電圧に関係付けられ、前記第２の比較器は出力ノードをも有する、第２の比較器と
を備え、
前記第１の複合カレントミラー回路は、
制御ノード、電流入力ノード、ならびに第１の電流出力ノードおよび第２の電流出力ノードを有する第１のカレントミラーであって、前記第１のカレントミラーの前記制御ノードは前記第１の入力トランジスタの前記電流入力ノードに結合されており、前記第１のカレントミラーの前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第１のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第２のカレントミラーであって、前記第２のカレントミラーの前記制御ノードは前記第１のカレントミラーの前記第１の電流出力ノードに結合されており、前記第２のカレントミラーの前記電流入力ノードは前記第１の比較器の前記第１の入力ノードに結合されている、第２のカレントミラーと
を備え、前記第２の複合カレントミラー回路は、
制御ノード、電流入力ノード、ならびに第１の電流出力ノードおよび第２の電流出力ノード出力ノードを有する第３のカレントミラーであって、前記第３のカレントミラーの前記制御ノードは前記第２の入力トランジスタの前記電流入力ノードに結合されており、前記第４のカレントミラーの前記電流入力ノードは前記ブートストラップ電圧ノードに結合されている、第３のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第４のカレントミラーであって、前記第４のカレントミラーの前記制御ノードは前記第３のカレントミラーの前記第１の電流出力ノードに結合されており、前記第４のカレントミラーの前記電流入力ノードは前記第２の比較器の前記第１の入力ノードに結合されている、第４のカレントミラーと
を備え、
前記第１のカレントミラーの前記第２の電流出力ノードは前記第４のカレントミラーの前記電流入力ノードに結合されており、
前記第３のカレントミラーの前記第２の電流出力ノードは前記第２のカレントミラーの前記電流入力ノードに結合されている、電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に電子回路に関し、より詳細には、ハーフブリッジ回路のハイサイドを駆動するためのレベルシフト回路に関する。
【背景技術】
【０００２】
高電圧ハーフブリッジ回路は、高電圧（たとえば、６００ボルト）および低電圧（たとえば、接地電圧）を含む電圧値を帯びた負荷に対する（たとえば、電気モータに対する）スイッチングされた電圧を駆動するように構成され得る。本明細書に記載されている高電圧ハーフブリッジ回路は非線形的に動作し、或る時点においては高電圧のみを負荷に提供し、他の時点においては低電圧を負荷に提供する。いくつかの用途において、負荷に印加される高電圧のデューティサイクルを変更することによって、負荷に対する電力が変更され得、結果として、たとえば、電気モータ負荷の回転速度が変化することになる。
【０００３】
ハーフブリッジ回路は、直列結合された２つのトランジスタを備える。２つのトランジスタの結合するノードが負荷に結合されている。ハーフブリッジを制御するために、制御回路が、２つのトランジスタの制御ノード（たとえば、ゲート）に結合されている。
【０００４】
高電圧ソリッドステートハーフブリッジ回路は、殆どの場合、ハーフブリッジを形成するために直列に結合されている２つのＮＭＯＳ電界効果トランジスタ（ＦＥＴＳ）または２つのＮＰＮ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）によって構築される。ハイサイドＮＰＮパワートランジスタ、すなわち、高電圧に結合されているＮＰＮパワートランジスタは、ハイサイドトランジスタが、ハイサイドトランジスタがオンであるときの高供給電圧よりも高い（たとえば、約６００ボルトよりも高い）電圧に対してオフであるとき、負供給電圧からの電圧値（通常は接地）を帯び得るそのベースにおいて、制御電圧を必要とする。この広範囲の制御電圧を達成するために、制御回路は高電圧レベルトランジスタ（またはレベルシフタ）を必要とする。
【０００５】
１つの例示的なレベルシフタが、１９９９年６月２９日に発行された米国特許第５，９１７，３５９号に記載されている。米国特許第５，９１７，３５９号に記載されているレベルシフタのいくつかの要素は一般的なものになっている。
【０００６】
ここで図１を参照すると、ハーフブリッジ１９は、ノードＨＳにおいてともに結合されている２つのＮＰＮパワーＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）１７、１８から構成されている。ノードＨＳは負荷２１に、たとえば、電気モータに結合されている。トランジスタ１７は、高電圧電源ＶＤＤに結合されているハイサイドトランジスタである。電源ＶＤＤは、数百ボルト、たとえば、６００ボルトの電圧を有することができる。トランジスタ１８は、低い方の電圧に、たとえば、接地電圧に結合されているローサイドトランジスタである。
【０００７】
制御回路は、ハイサイドトランジスタ１７を制御するように結合されている従来の高電圧制御回路１０（レベルシフト回路）と、ローサイドトランジスタ１８を制御するように結合されている低電圧制御回路３０とを含む。高電圧制御回路１０および低電圧制御回路３０は、共通の基板上に集積され得る。いくつかの実施形態において、ハーフブリッジ回路１９は、共通の基板から分離している。
【０００８】
高電圧制御回路１０は、入力信号を受信するように結合されており、好ましくは反対の状態を有するオン信号およびオフ信号（パルス信号）を生成するように構成されているパルス生成回路１を含むことができる。高電圧制御回路１０はまた、制御入力（たとえば、ゲート）においてオンおよびオフパルス信号を受信するように結合されている２つの高電圧ＦＥＴ２、３と、２つのＦＥＴ２、３のドレインに結合されている２つの抵抗器４、５と、同じくＦＥＴ２、３のドレインに結合されている２つのＣＭＯＳインバータ６、７と、２つのインバータ６、７に結合されている保護回路２７と、保護回路２７に結合されているラッチ１５と、バッファ回路１１、１２、１３と、一方の端部においてノードＨＳに結合されており、他方の端部において高電圧制御回路１０の複数部分に対する電源としての電圧ＶＢ（ブートストラップ電源）を提供するように結合されているキャパシタ１６とを含むことができる。
【０００９】
本明細書においては「ブートストラップキャパシタ」と称されるキャパシタ１６は、より大きいオフチップキャパシタによって並列に補完され得る。ＣＭＯＳ論理６、７、２７、１５、１１は、キャパシタ１６によって提供されるブートストラップ電源にわたって、すなわち、電圧ＶＢおよびノードＨＳにおける電圧にわたって動作する。電圧ＶＢとノードＨＳにおける電圧との間の電圧差は、低電圧、たとえば、１５ボルトに維持され得るが、電圧ＶＢとノードＨＳにおける電圧の両方は、ともに広範囲の電圧を通じて動くことができる。
【００１０】
高電圧制御回路１０はまた、たとえば約１５ボルトとすることができる電源電圧ＶＣＣを受け取るように直列に結合されているダイオードＤ１０および抵抗器Ｒ１０も含むことができる。
【００１１】
高電圧電源ＶＤＤと接地との間にキャパシタ２０が結合され得る。
【００１２】
高電圧源ＶＤＤは６００ボルトに設定されており、電源電圧ＶＣＣは１５ボルトに設定されていると仮定する。トランジスタ１８がオンであるとき、ノードＨＳは接地に近い電圧を有し、ブートストラップキャパシタ１６は、電源電圧ＶＣＣの１つのダイオードの電圧、すなわち約１４．３ボルト内まで帯電する。ハーフブリッジ回路１９が切り替えられると、ノードＨＳにおける電圧は０ボルトと６００ボルトとの間で切り替わり、それに従ってキャパシタ１６の遠い方の端部における電圧が動く。したがって、電圧ＶＢとノードＨＳにおける電圧（ブートストラップ電源電圧）との間の差は１４．３Ｖでほぼ一定のままである。それゆえ、ＣＭＯＳ回路６、７、２７、１５、１１は１５ボルトだけ許容すればよいが、ＣＭＯＳ回路６、７、２７、１５、１１は６１５ボルトを許容するために接地から十分に絶縁されなければならず、ＦＥＴ２および３は６１５ボルトを許容しなければならない。
【００１３】
動作時、高電圧ＦＥＴ２および３の寄生容量が、すべてのそのような高電圧制御回路（すなわち、レベルトランジスタ回路またはレベルシフト回路）に共通の問題を呈する。本質的に、寄生容量は、高電圧スイッチング中に充電および放電されなければならない。ハイサイドトランジスタ１７が突然オンにされると（また、ローサイドトランジスタ１８が突然オフにされると）、ＦＥＴ２および３のドレインキャパシタンスが抵抗器４、５を通じて高電圧に充電され、抵抗器４、５の両方にわたる過渡電圧降下が同時に生じる（すなわち、コモンモード電圧過渡現象）。そのような過渡現象は、ハイサイドトランジスタ１７を制御するＣＭＯＳ論理によって検出され得、トランジスタ１７、１８の両方を通じた同時の高電流スパイクに起因してハーフブリッジ回路１９の制御に誤りが生じ、トランジスタ１７、１８のうちの一方が破損する可能性がある。この問題は、（上述のコモンモード過渡現象に起因して）インバータ６および７の両方が同時に過渡現象を呈するときはいつでも、セット−リセットラッチ１５の状態に対する変更を防止する保護回路２７によって部分的に解決され得る。
【００１４】
保護回路２７は、コモンモード過渡電圧からのある程度の保護を提供することができるが、保護回路はまた、高電圧制御回路１０を減速させる傾向にもあり、結果として、ハーフブリッジ１９がスイッチングされ得る速度に対する制限がもたらされる。
【００１５】
それゆえ、コモンモード電圧過渡現象の影響を低減するかまたはなくすが、ハーフブリッジがスイッチングされ得る速度を制限せず、ハーフブリッジの適切な制御を可能にすることができるハイサイド制御回路および関連技法を提供することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、コモンモード電圧過渡現象の影響を低減するかまたはなくすが、ハーフブリッジがスイッチングされ得る速度を制限せず、ハーフブリッジの適切な制御を可能にすることができるハイサイド制御回路および関連技法を提供する。
【課題を解決するための手段】
【００１７】
本発明の一態様によれば、電子回路はＮ型トランジスタを駆動するためのものであり、Ｎ型トランジスタは制御ノードと、出力ノードと、高電圧源に結合されている電源ノードとを有する。電子回路は、Ｎ型トランジスタの出力ノードに容量結合されているブートストラップ電圧ノードを含む。電子回路はまた、制御ノード、電流入力ノード、および電流出力ノードを有する第１の入力トランジスタを含み、制御ノードは第１の入力信号を受信するように結合されている。電子回路はまた、制御ノード、電流入力ノード、および電流出力ノードを有する第２の入力トランジスタをも含み、制御ノードは第２の入力信号を受信するように結合されている。電子回路はまた、制御ノード、電流入力ノード、および電流出力ノードを有する第１の複合カレントミラー（ｃｏｍｐｏｓｉｔｅ  ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）回路をも含む。第１の複合カレントミラー回路の制御ノードは第１の入力トランジスタの電流入力ノードに結合されており、第１の複合カレントミラー回路の電流入力ノードはブートストラップ電圧ノードに結合されている。電子回路はまた、制御ノード、電流入力ノード、および電流出力ノードを有する第２の複合カレントミラー回路をも含む。第２の複合カレントミラー回路の制御ノードは第２の入力トランジスタの電流入力ノードに結合されており、第２の複合カレントミラー回路の電流入力ノードはブートストラップ電圧ノードに結合されている。電子回路はまた、第２の複合カレントミラー回路の電流出力ノードに結合されている第１の入力ノードを有し、第１の基準電圧を受け取るように結合されている第２の入力ノードを有する第１の比較器をも含む。第１の基準電圧はＮ型トランジスタの出力ノードにおける電圧に関係付けられる。第１の比較器は出力ノードをも有する。電子回路はまた、第１の複合カレントミラー回路の電流出力ノードに結合されている第１の入力ノードを有し、第２の基準電圧を受け取るように結合されている第２の入力ノードを有する第２の比較器をも含む。第２の基準電圧はＮ型トランジスタの出力ノードにおける電圧に関係付けられる。第２の比較器は出力ノードをも有する。
【００１８】
いくつかの実施形態において、上記電子回路は以下の態様のうちの１つまたは複数を含む。
【００１９】
電子回路のいくつかの実施形態において、第１の複合カレントミラー回路は、
制御ノード、電流入力ノード、および電流出力ノードを有する第１のカレントミラーであって、第１のカレントミラーの制御ノードは第１の入力トランジスタの電流入力ノードに結合されており、第１のカレントミラーの電流入力ノードはブートストラップ電圧ノードに結合されている、第１のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第２のカレントミラーであって、第２のカレントミラーの制御ノードは第１のカレントミラーの電流出力ノードに結合されており、第２のカレントミラーの電流出力ノードはＮ型トランジスタの出力ノードに結合されている、第２のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第３のカレントミラーであって、第３のカレントミラーの制御ノードは第２のカレントミラーの電流入力ノードに結合されており、第３のカレントミラーの電流入力ノードはブートストラップ電圧ノードに結合されており、第３のカレントミラーの電流出力ノードは第２の比較器の第１の入力ノードに結合されている、第３のカレントミラーと
を備え、第２の複合カレントミラー回路は、
制御ノード、電流入力ノード、および電流出力ノードを有する第４のカレントミラーであって、第４のカレントミラーの制御ノードは第２の入力トランジスタの電流入力ノードに結合されており、第４のカレントミラーの電流入力ノードはブートストラップ電圧ノードに結合されている、第４のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第５のカレントミラーであって、第５のカレントミラーの制御ノードは第４のカレントミラーの電流出力ノードに結合されており、第５のカレントミラーの電流出力ノードはＮ型トランジスタの出力ノードに結合されている、第５のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第６のカレントミラーであって、第６のカレントミラーの制御ノードは第５のカレントミラーの電流入力ノードに結合されており、第６のカレントミラーの電流入力ノードはブートストラップ電圧ノードに結合されており、第６のカレントミラーの電流出力ノードは第１の比較器の第１の入力ノードに結合されている、第６のカレントミラーと
を備える。
【００２０】
電子回路のいくつかの実施形態において、第２のカレントミラーは、第２の電流入力ノードをさらに有し、第２のカレントミラーの第２の電流入力ノードは第１の比較器の第１の入力ノードに結合されており、第５のカレントミラーは第２の電流入力ノードをさらに有し、第５のカレントミラーの第２の電流入力ノードは第２の比較器の第１の入力ノードに結合されている。
【００２１】
電子回路のいくつかの実施形態において、上記Ｎ型トランジスタは第１のＮ型トランジスタであり、第２のＮ型トランジスタに結合されている。
【００２２】
電子回路のいくつかの実施形態において、第１の入力信号はリセット入力信号であり、第２の入力信号はセット入力信号（ｓｅｔ  ｉｎｐｕｔ  ｓｉｇｎａｌ）であり、第１の比較器の出力ノードにおける電圧は、セット入力信号における正パルスに応答してハイ状態を達成し、第２の比較器の出力ノードの電圧は、リセット入力信号における正パルスに応答してハイ状態を達成する。
【００２３】
いくつかの実施形態において、電子回路は、
Ｎ型トランジスタの出力ノードと第１の比較器の第１の入力ノードとの間に結合されている第１の電流生成器と、
Ｎ型トランジスタの出力ノードと第２の比較器の第１の入力ノードとの間に結合されている第２の電流生成器と
をさらに備える。
【００２４】
いくつかの実施形態において、電子回路は、
第１の入力ノードおよび第２の入力ノードならびに第１の出力ノードおよび第２の出力ノードを有する第１の電圧−電圧変換器（ｖｏｌｔａｇｅ  ｔｏ  ｖｏｌｔａｇｅ  ｃｏｎｖｅｒｔｅｒ）であって、第１の電圧−電圧変換器の第１の入力ノードは第２の複合カレントミラー回路の電流出力ノードに結合されており、第１の電圧−電圧変換器の第２の入力ノードは第１の基準電圧を受け取るように結合されている、第１の電圧−電圧変換器と、
第１の入力ノードおよび第２の入力ノードならびに第１の出力ノードおよび第２の出力ノードを有する第２の電圧−電圧変換器であって、第２の電圧−電圧変換器の第１の入力ノードは第１の複合カレントミラー回路の電流出力ノードに結合されており、第２の電圧−電圧変換器の第２の入力ノードは第２の基準電圧を受け取るように結合されている、第２の電圧−電圧変換器と
をさらに備える。
【００２５】
いくつかの実施形態において、電子回路は、
入力ノードおよび出力ノードを有する第１のローパスフィルタであって、第１のローパスフィルタの出力ノードは第１の比較器の第１の入力ノードに結合されており、第１のローパスフィルタの入力ノードは第１の電圧−電圧変換器の第１の出力ノードに結合されており、第１の比較器の第２の入力ノードは第１の電圧−電圧変換器の第２の出力ノードに結合されている、第１のローパスフィルタと、
入力ノードおよび出力ノードを有する第２のローパスフィルタであって、第２のローパスフィルタの出力ノードは第２の比較器の第１の入力ノードに結合されており、第２のローパスフィルタの入力ノードは第２の電圧−電圧変換器の第１の出力ノードに結合されており、第２の比較器の第２の入力ノードは第２の電圧−電圧変換器の第２の出力ノードに結合されている、第２のローパスフィルタと
をさらに備える。
【００２６】
いくつかの実施形態において、電子回路は、
入力ノードおよび出力ノードを有する第１のローパスフィルタであって、第１のローパスフィルタの入力ノードは第１の比較器の出力ノードに結合されている、第１のローパスフィルタと、
入力ノードおよび出力ノードを有する第２のローパスフィルタであって、第２のローパスフィルタの入力ノードは第２の比較器の出力ノードに結合されている、第１のローパスフィルタと
をさらに備える。
【００２７】
電子回路のいくつかの実施形態において、第２のカレントミラーは、第３の電流入力ノードおよび第４の電流入力ノードをさらに有し、第５のカレントミラーは、第２のカレントミラーの第３の電流入力ノードに結合されている第３の電流入力ノードと、第２のカレントミラーの第４の電流入力ノードに結合されている第４の電流入力ノードとをさらに有する。
【００２８】
電子回路のいくつかの実施形態において、第１の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の比較器カレントミラーであって、第１の比較器カレントミラーの制御ノードは、第２のカレントミラーおよび第５のカレントミラーの第３の電流入力ノードから、第１の速度信号の所定の状態の間に第１の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第１の比較器カレントミラーを備え、第２の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の比較器カレントミラーであって、第２の比較器カレントミラーの制御ノードは、第２のカレントミラーおよび第５のカレントミラーの第４の電流入力ノードから、第２の速度信号の所定の状態の間に第２の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第２の比較器カレントミラーを備える。
【００２９】
電子回路のいくつかの実施形態において、第１の入力信号はセット入力信号であり、第２の入力信号はリセット入力信号であり、第１の比較器の出力ノードにおける電圧は、セット入力信号における正パルスに応答してハイ状態を達成し、第２の比較器の出力ノードの電圧は、リセット入力信号における正パルスに応答してハイ状態を達成する。
【００３０】
いくつかの実施形態において、電子回路は、
ブートストラップ電圧ノードと第１の比較器の第１の入力ノードとの間に結合されている第１の電流生成器と、
ブートストラップ電圧ノードと第２の比較器の第１の入力ノードとの間に結合されている第２の電流生成器と
をさらに備える。
【００３１】
いくつかの実施形態において、電子回路は、
第１の入力ノードおよび第２の入力ノードならびに第１の出力ノードおよび第２の出力ノードを有する第１の電圧−電圧変換器であって、第１の電圧−電圧変換器の第１の入力ノードは第２の複合カレントミラー回路の電流出力ノードに結合されており、第１の電圧−電圧変換器の第２の入力ノードは第１の基準電圧を受け取るように結合されている、第１の電圧−電圧変換器と、
第１の入力ノードおよび第２の入力ノードならびに第１の出力ノードおよび第２の出力ノードを有する第２の電圧−電圧変換器であって、第２の電圧−電圧変換器の第１の入力ノードは第１の複合カレントミラー回路の電流出力ノードに結合されており、第２の電圧−電圧変換器の第２の入力ノードは第２の基準電圧を受け取るように結合されている、第２の電圧−電圧変換器と
をさらに備える。
【００３２】
いくつかの実施形態において、電子回路は、
入力ノードおよび出力ノードを有する第１のローパスフィルタであって、第１のローパスフィルタの出力ノードは第１の比較器の第１の入力ノードに結合されており、第１のローパスフィルタの入力ノードは第１の電圧−電圧変換器の第１の出力ノードに結合されており、第１の比較器の第２の入力ノードは第１の電圧−電圧変換器の第２の出力ノードに結合されている、第１のローパスフィルタと、
入力ノードおよび出力ノードを有する第２のローパスフィルタであって、第２のローパスフィルタの出力ノードは第２の比較器の第１の入力ノードに結合されており、第２のローパスフィルタの入力ノードは第２の電圧−電圧変換器の第１の出力ノードに結合されており、第２の比較器の第２の入力ノードは第２の電圧−電圧変換器の第２の出力ノードに結合されている、第２のローパスフィルタと
をさらに備える。
【００３３】
いくつかの実施形態において、電子回路は、
入力ノードおよび出力ノードを有する第１のローパスフィルタであって、第１のローパスフィルタの入力ノードは第１の比較器の出力ノードに結合されている、第１のローパスフィルタと、
入力ノードおよび出力ノードを有する第２のローパスフィルタであって、第２のローパスフィルタの入力ノードは第２の比較器の出力ノードに結合されている、第２のローパスフィルタと
をさらに備える。
【００３４】
電子回路のいくつかの実施形態において、第２のカレントミラーは、第３の電流入力ノードおよび第４の電流入力ノードをさらに有し、第５のカレントミラーは、第２のカレントミラーの第３の電流入力ノードに結合されている第３の電流入力ノードと、第２のカレントミラーの第４の電流入力ノードに結合されている第４の電流入力ノードとをさらに有する。
【００３５】
電子回路のいくつかの実施形態において、第１の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の比較器カレントミラーであって、第１の比較器カレントミラーの制御ノードは、第２のカレントミラーおよび第５のカレントミラーの第３の電流入力ノードから、第１の速度信号の所定の状態の間に第１の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第１の比較器カレントミラーを備え、第２の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の比較器カレントミラーであって、第２の比較器カレントミラーの制御ノードは、第２のカレントミラーおよび第５のカレントミラーの第４の電流入力ノードから、第２の速度信号の所定の状態の間に第２の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第２の比較器カレントミラーを備える。
【００３６】
電子回路のいくつかの実施形態において、第１の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第１の比較器カレントミラーであって、第１の比較器カレントミラーの制御ノードは、第１の速度信号の所定の状態の間に第１の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第１の速度信号を受信するように結合されている、第１の比較器カレントミラーを備え、第２の比較器は、
制御ノード、電流入力ノード、および電流出力ノードを有する第２の比較器カレントミラーであって、第２の比較器カレントミラーの制御ノードは、第２の速度信号の所定の状態の間に第２の比較器がより高い出力信号スルーレートを達成するという結果をもたらす第２の速度信号を受信するように結合されている、第２の比較器カレントミラーを備える。
【００３７】
電子回路のいくつかの実施形態において、第１の複合カレントミラー回路は、
制御ノード、電流入力ノード、ならびに第１の電流出力ノードおよび第２の電流出力ノードを有する第１のカレントミラーであって、第１のカレントミラーの制御ノードは第１の入力トランジスタの電流入力ノードに結合されており、第１のカレントミラーの電流入力ノードはブートストラップ電圧ノードに結合されている、第１のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第２のカレントミラーであって、第２のカレントミラーの制御ノードは第１のカレントミラーの第１の電流出力ノードに結合されており、第２のカレントミラーの電流入力ノードは第１の比較器の第１の入力ノードに結合されている、第２のカレントミラーと
を備え、第２の複合カレントミラー回路は、
制御ノード、電流入力ノード、ならびに第１の電流出力ノードおよび第２の電流出力ノード電流出力ノードを有する第３のカレントミラーであって、第３のカレントミラーの制御ノードは第２の入力トランジスタの電流入力ノードに結合されており、第４のカレントミラーの電流入力ノードはブートストラップ電圧ノードに結合されている、第３のカレントミラーと、
制御ノード、電流入力ノード、および電流出力ノードを有する第４のカレントミラーであって、第４のカレントミラーの制御ノードは第３のカレントミラーの第１の電流出力ノードに結合されており、第４のカレントミラーの電流入力ノードは第２の比較器の第１の入力ノードに結合されている、第４のカレントミラーと
を備え、
第１のカレントミラーの第２の電流出力ノードは第４のカレントミラーの電流入力ノードに結合されており、
第３のカレントミラーの第２の電流出力ノードは第２のカレントミラーの電流入力ノードに結合されている。
【００３８】
本発明の上記の特徴および本発明自体は、以下の図面の詳細な説明からより完全に理解され得る。
【図面の簡単な説明】
【００３９】
【図１】両方とも従来技術の制御回路によって駆動されるハイサイドＮＰＮトランジスタおよびローサイドＮＰＮトランジスタから構成される従来技術のハーフブリッジ回路を示す図である。従来技術の制御回路は、ハイサイドＮＰＮトランジスタを駆動するためのレベルシフト回路を有する。
【図２】両方とも制御回路によって駆動されるハイサイドＮＰＮトランジスタおよびローサイドＮＰＮトランジスタから構成されるハーフブリッジ回路を示すブロック図である。制御回路は、ハイサイドＮＰＮトランジスタを駆動するためのレベルシフト回路を有する。
【図３】図２のレベルシフト回路として使用され得る例示的なレベルシフト回路を示すブロック図である。
【図４】図３のレベルシフト回路内の特定の信号を示すグラフ図である。
【図５】図２のレベルシフト回路として使用され得る別の例示的なレベルシフト回路を示すブロック図である。
【図６】図２のレベルシフト回路として使用され得る別の例示的なレベルシフト回路を示すブロック図である。
【図７】図６のレベルシフト回路内の特定の信号を示すグラフ図である。
【図８Ａ】図２のレベルシフト回路として使用され得る別の例示的なレベルシフト回路を示す、図８Ｂとともに取り上げられるブロック図である。
【図８Ｂ】図２のレベルシフト回路として使用され得る別の例示的なレベルシフト回路を示す、図８Ａとともに取り上げられるブロック図である。
【図９Ａ】図２のレベルシフト回路として使用され得る別の例示的なレベルシフト回路を示す、図９Ｂとともに取り上げられるブロック図である。
【図９Ｂ】図２のレベルシフト回路として使用され得る別の例示的なレベルシフト回路を示す、図９Ａとともに取り上げられるブロック図である。
【図１０】図３、図５、図６、図８、および図９のレベルシフト回路内の２つの比較器の各々を形成するのに使用され得る２段階速度比較器（ｔｗｏ−ｓｐｅｅｄ  ｃｏｍｐａｒａｔｏｒ）のブロック図である。
【発明を実施するための形態】
【００４０】
本発明を説明する前に、いくつかの初歩の概念および用語が説明される。本明細書において使用される場合「複合カレントミラー」という用語は、直列結合された２つ以上のカレントミラー回路、または単純にカレントミラーを記載するのに使用される。
【００４１】
図１と同様の要素が同様の参照符号を有して示されている図２を参照すると、例示的な電子回路２００は、電子回路２００が異なるレベルシフト回路２０４を含む異なる高電圧制御回路２０２を含むことを除いて、図１の電子回路１００と同様である。
【００４２】
様々な信号ノードが、以下の図面における同じ参照符号および同じ関連信号および関連ノードに関係する参照符号Ａ〜Ｆをラベリングされている。本明細書において使用される場合、参照符号Ａ〜Ｆは、信号またはノードを交換可能に識別するのに使用される。
【００４３】
ここで、図３を参照すると、例示的なレベルシフト回路３００は、図２のレベルシフト回路２０４として使用され得る。電源ＶＣＣへの結合も、図２に示されているように示されている。
【００４４】
文字Ｍで始まる参照符号が、ＮＭＯＳおよびＰＭＯＳ電界効果トランジスタ（ＦＥＴ）を識別するのに使用されている。ＮＭＯＳおよびＰＭＯＳ  ＦＥＴの例示的な相対サイズが、デバイス参照符号の下の整数によって示される。文字Ｑで始まる参照符号が、バイポーラトランジスタを識別するのに使用されている。文字Ｖで始まる参照符号が、電圧源を識別するのに使用されている。文字Ｉで始まる参照符号が、電流源を識別するのに使用されている。文字Ｘで始まる参照符号が、比較器を識別するのに使用されている。文字Ｒで始まる参照符号が、抵抗器を識別するのに使用されている。文字Ｄで始まる参照符号が、ダイオードを識別するのに使用されている。参照符号ＶＢは、図１および図２とともに上述された電圧ＶＢに対応する。参照符号ＶＢは、本明細書において、電圧ＶＢが存在する回路ノードを参照するのにも使用される。参照符号ＨＳは、ハーフブリッジに構成されている２つのトランジスタの間の接合部である、図１および図２とともに上述されたノードＨＳを記載するのに使用される。
【００４５】
レベルシフト回路３００は、ＦＥＴ  Ｍ８、Ｍ９を含むことができ、これらは高電圧ＮＭＯＳトランジスタとすることができ、図１のＦＥＴ２、３と同じまたは同様とすることができる。
【００４６】
最終的に、参照符号Ｂにおける信号ＨＶＳＥＴおよび参照符号Ｃにおける信号ＨＶＲＥＳＥＴが、図２に示されているセット−リセットラッチ１５に接続する。図１および図２のブートストラップキャパシタ１６も、図１および図２に示すようにノードＡとＤとの間に接続されるが、図３には示されていない。
【００４７】
ノードＦにおいて受信されるパルス信号ＳｅｔＬは、入力信号（たとえば、図１および図２参照）が、図１および図２のハイサイドトランジスタ１７をオンにする状態にあるときに生成されるパルスを含む。パルス信号ＲｅｓｅｔＬは、入力信号がハイサイドトランジスタ１７をオフにする状態にあるときに生成されるパルスを含む。パルス信号ＳｅｔＬとパルス信号ＲｅｓｅｔＬは両方とも、通常は接地にあり得る。
【００４８】
ＦＥＴ  Ｍ８およびＭ９からの電流は、それぞれカレントミラーＭ１２／Ｍ１３およびＭ１４／Ｍ１５、それぞれカレントミラーＭ０／Ｍ１／Ｍ２（Ｍ１において）およびＭ３／Ｍ４／Ｍ５（Ｍ４において）、ならびにそれぞれカレントミラーＭ６／Ｍ７およびＭ１０／Ｍ１１によってミラーリングされる。カレントミラーＭ０／Ｍ１／Ｍ２はまた、Ｍ２において電流を生成し、カレントミラーＭ３／Ｍ４／Ｍ５はまた、Ｍ５において電流を生成し、これらの電流は電圧ＶｓｔｃｏｍｐおよびＶｒｓｔｃｏｍｐに変換される。電圧ＶｓｔｃｏｍｐおよびＶｒｓｔｃｏｍｐは、それぞれ比較器Ｘ１、Ｘ０によって基準電圧ＳｅｔＲｅｆおよびＲｓｔＲｅｆと比較される。
【００４９】
比較器Ｘ１は、電圧ＶｓｔｃｏｍｐとＳｅｔＲｅｆとの間の差に基づいて出力信号ＨＶＳＥＴを生成する。電圧ＳｅｔＲｅｆは、中間供給（ｍｉｄ−ｓｕｐｐｌｙ）（たとえば、６．５ボルト）に近いバイアス電圧であり得る。トランジスタＱ２、Ｑ３は、電圧Ｖｓｔｃｏｍｐの範囲を約６〜７ボルトに制限する。電流源Ｉ１は、ノードＥおよびＦにおける信号ＲｅｓｅｔＬおよびＳｅｔＬ内にパルスが存在しないときに、約６ボルトにある電圧Ｖｓｔｃｏｍｐをクランピングして電圧ＨＶＳＥＴをロー論理レベルのままにするために、小さいバイアス電流（たとえば、約５マイクロアンペア）を提供する。ノードＣにおける出力信号ＨＶＲＥＳＥＴの生成は、ノードＢにおける出力信号ＨＶＳＥＴの生成と同様であり、ノードＥおよびＦにおける信号ＲｅｓｅｔＬおよびＳｅｔＬ内にパルスが存在しないとき、これもローのままである。
【００５０】
本明細書においては、直列に結合されているカレントミラーが「複合カレントミラー回路」、またはより単純に「複合カレントミラー」と称される。たとえば、カレントミラーＭ６／Ｍ７に結合されているカレントミラーＭ０／Ｍ１／Ｍ２に結合されているカレントミラーＭ１２／Ｍ１３は複合カレントミラーである。同じく、カレントミラーＭ１０／Ｍ１１に結合されているカレントミラーＭ３／Ｍ４／Ｍ５に結合されているカレントミラーＭ１４／Ｍ１５は別の複合カレントミラーである。
【００５１】
複合カレントミラーは直列に結合されている３つのカレントミラーを含むように図示されているが、複合カレントミラー回路は、任意の数の直列接続カレントミラーを有することができる。ただし、少なくとも２つの直列接続カレントミラーを含む。
【００５２】
レベルシフト回路３００は、Ｎ型トランジスタ、たとえば、図２のＮ型トランジスタ１７を駆動するように構成されている。Ｎ型トランジスタ１７は、制御ノード（たとえば、ベースまたはゲート）、出力ノード（Ｄ、たとえば、エミッタ）、および高電圧源（たとえば、図２のＶＤＤ）に結合されている電源ノード（たとえば、コレクタ）を有する。レベルシフト回路は、Ｎ型トランジスタ１７の出力ノード（Ｄ、たとえば、エミッタ）に（図２のキャパシタ１６を介して）容量結合されているブートストラップ電圧ノード（たとえば、ノードＡ）を含む。レベルシフト回路３００はまた、制御ノード（たとえば、ノードＥ、ゲートまたはベース）、電流入力ノード（たとえば、ドレインまたはコレクタ）、および電流出力ノード（たとえば、ソースまたはエミッタ）を有する、ＦＥＴまたはバイポーラトランジスタのいずれかとすることができる第１の入力トランジスタＭ８をも含み、制御ノード（たとえば、ノードＥ）は、第１の入力信号ＲｅｓｅｔＬを受信するように結合されている。レベルシフト回路３００はまた、制御ノード（たとえば、ノードＦ、ゲートまたはベース）、電流入力ノード（たとえば、ドレインまたはコレクタ）、および電流出力ノード（たとえば、ソースまたはエミッタ）を有する、ＦＥＴまたはバイポーラトランジスタのいずれかとすることができる第２の入力トランジスタＭ９をも含み、制御ノード（たとえば、ノードＦ）は、第２の入力信号ＳｅｔＬを受信するように結合されている。
【００５３】
しかしながら、他の実施形態において、図６とともに後述されるように、入力信号ＲｅｓｅｔＬ、ＳｅｔＬは逆にすることができることは諒解されたい。
【００５４】
レベルシフト回路３００はまた、制御ノード（たとえば、Ｍ１２のドレイン）、電流入力ノード（たとえば、Ｍ１２およびＭ１３のソース）、および電流出力ノード（たとえば、Ｍ７のドレイン）を有する、第１の複合カレントミラー回路Ｍ１２／Ｍ１３、Ｍ０／Ｍ１／Ｍ２、Ｍ６／Ｍ７をも含む。第１の複合カレントミラー回路Ｍ１２／Ｍ１３、Ｍ０／Ｍ１／Ｍ２、Ｍ６／Ｍ７の制御ノード（たとえば、Ｍ１２のドレイン）は、第１の入力トランジスタＭ８の電流入力ノード（たとえば、ドレインまたはコレクタ）に結合されており、第１の複合カレントミラー回路Ｍ１２／Ｍ１３、Ｍ０／Ｍ１／Ｍ２、Ｍ６／Ｍ７の電流入力ノード（たとえば、Ｍ１２およびＭ１３のソース）は、ブートストラップ電圧ノード（たとえば、ノードＡ）に結合されている。
【００５５】
レベルシフト回路３００はまた、制御ノード（たとえば、Ｍ１４のドレイン）、電流入力ノード（たとえば、Ｍ１４、Ｍ１５のソース）、および電流出力ノード（たとえば、Ｍ１１のドレイン）を有する、第２の複合カレントミラー回路Ｍ１４／Ｍ１５、Ｍ３／Ｍ４／Ｍ５、Ｍ１０／Ｍ１１をも含む。第２の複合カレントミラー回路Ｍ１４／Ｍ１５、Ｍ３／Ｍ４／Ｍ５、Ｍ１０／Ｍ１１の制御ノード（たとえば、Ｍ１４のドレイン）は、第２の入力トランジスタＭ９の電流入力ノード（たとえば、ドレインまたはコレクタ）に結合されており、第２の複合カレントミラー回路Ｍ１４／Ｍ１５、Ｍ３／Ｍ４／Ｍ５、Ｍ１０／Ｍ１１の電流入力ノード（たとえば、Ｍ１４およびＭ１５のソース）は、ブートストラップ電圧ノード（たとえば、ノードＡ）に結合されている。
【００５６】
第１の複合カレントミラーおよび第２の複合カレントミラーは各々、直列に結合されている３つのカレントミラーを含むように図示されている。しかしながら、他の実施形態において、図５とともに後述されるように、第１の複合カレントミラーおよび第２の複合カレントミラーは各々、異なる数のカレントミラーを含むことができることは諒解されたい。
【００５７】
レベルシフト回路３００はまた、第２の複合カレントミラー回路Ｍ１４／Ｍ１５、Ｍ３／Ｍ４／Ｍ５、Ｍ１０／Ｍ１１の電流出力ノード（たとえば、Ｍ１１のドレイン）に結合されている第１の入力ノード、および第１の基準電圧ＳｅｔＲｅｆを受け取るように結合されている第２の入力ノードを有する第１の比較器Ｘ１をも含む。第１の基準電圧ＳｅｔＲｅｆはＮ型トランジスタ１７の出力ノード（たとえば、エミッタ）における電圧に関係付けられる。第１の比較器Ｘ１は出力ノードをも有する。
【００５８】
レベルシフト回路３００はまた、第１の複合カレントミラー回路Ｍ１２／Ｍ１３、Ｍ０／Ｍ１／Ｍ２、Ｍ６／Ｍ７の電流出力ノード（たとえば、Ｍ７のドレイン）に結合されている第１の入力ノード、および第２の基準電圧ＲｓｔＲｅｆを受け取るように結合されている第２の入力ノードを有する第２の比較器Ｘ０をも含む。第２の基準電圧ＲｓｔＲｅｆはＮ型トランジスタ１７の出力ノード（たとえば、エミッタ）における電圧に関係付けられる。第２の比較器Ｘ０は出力ノードをも有する。
【００５９】
いくつかの実施形態において、第１の複合カレントミラー回路Ｍ１２／Ｍ１３、Ｍ０／Ｍ１／Ｍ２、Ｍ６／Ｍ７は、制御ノード（たとえば、Ｍ１２のドレイン）、電流入力ノード（たとえば、Ｍ１２およびＭ１３のソース）、および電流出力ノード（たとえば、Ｍ１３のドレイン）を有する第１のカレントミラーＭ１２／Ｍ１３を含む。第１のカレントミラーＭ１２／Ｍ１３の制御ノード（たとえば、Ｍ１２のドレイン）は、第１の入力トランジスタＭ８の電流入力ノード（たとえば、Ｍ８のドレイン）に結合されており、第１のカレントミラーＭ１２／Ｍ１３の電流入力ノード（たとえば、Ｍ１２およびＭ１３のソース）は、ブートストラップ電圧ノード（たとえば、ノードＡ）に結合されている。
【００６０】
いくつかの実施形態において、第１の複合カレントミラー回路Ｍ１２／Ｍ１３、Ｍ０／Ｍ１／Ｍ２、Ｍ６／Ｍ７はまた、制御ノード（たとえば、Ｍ０のドレイン）、電流入力ノード（たとえば、Ｍ１のドレイン）、および電流出力ノード（たとえば、Ｍ０およびＭ１のソース）を有する第２のカレントミラーＭ０／Ｍ１／Ｍ２を含む。第２のカレントミラーＭ０／Ｍ１／Ｍ２の制御ノード（たとえば、Ｍ０のドレイン）は、第１のカレントミラーＭ１２／Ｍ１３の電流出力ノード（たとえば、Ｍ１３のドレイン）に結合されており、第２のカレントミラーＭ０／Ｍ１の電流出力ノード（たとえば、Ｍ０およびＭ１のソース）は、Ｎ型トランジスタ１７の出力ノード（たとえば、ノードＤ）に結合されている。
【００６１】
いくつかの実施形態において、第１の複合カレントミラー回路Ｍ１２／Ｍ１３、Ｍ０／Ｍ１／Ｍ２、Ｍ６／Ｍ７は、制御ノード（たとえば、Ｍ６のドレイン）、電流入力ノード（たとえば、Ｍ６およびＭ７のソース）、および電流出力ノード（たとえば、Ｍ７のドレイン）を有する第３のカレントミラーＭ６／Ｍ７を含む。第３のカレントミラーＭ６／Ｍ７の制御ノード（たとえば、Ｍ６のドレイン）は、第２のカレントミラーＭ０／Ｍ１の電流入力ノード（たとえば、Ｍ１のドレイン）に結合されており、第３のカレントミラーＭ６／Ｍ７の電流入力ノード（たとえば、Ｍ６およびＭ７のソース）は、ブートストラップ電圧ノード（たとえば、ノードＡ）に結合されており、第３のカレントミラーＭ６／Ｍ７の電流出力ノード（たとえば、Ｍ７のドレイン）は、第２の比較器Ｘ０の第１の入力ノードに結合されている。
【００６２】
いくつかの実施形態において、第２の複合カレントミラー回路Ｍ１４／Ｍ１５、Ｍ３／Ｍ４／Ｍ５、Ｍ１０／Ｍ１１は、制御ノード（たとえば、Ｍ１４のドレイン）、電流入力ノード（たとえば、Ｍ１４およびＭ１５のソース）、および電流出力ノード（たとえば、Ｍ１５のドレイン）を有する第４のカレントミラーＭ１４／Ｍ１５を含む。第４のカレントミラーＭ１４／Ｍ１５の制御ノード（たとえば、Ｍ１４のドレイン）は、第２の入力トランジスタＭ９の電流入力ノード（たとえば、ドレイン）に結合されており、第４のカレントミラーＭ１４／Ｍ１５の電流入力ノード（たとえば、Ｍ１４およびＭ１５のソース）は、ブートストラップ電圧ノード（たとえば、ノードＡ）に結合されている。
【００６３】
いくつかの実施形態において、第２の複合カレントミラー回路Ｍ１４／Ｍ１５、Ｍ３／Ｍ４／Ｍ５、Ｍ１０／Ｍ１１はまた、制御ノード（たとえば、Ｍ３のドレイン）、電流入力ノード（たとえば、Ｍ４のドレイン）、および電流出力ノード（たとえば、Ｍ３、Ｍ４、およびのＭ５のソース）を有する第５のカレントミラーＭ３／Ｍ４／Ｍ５をも含む。第５のカレントミラーＭ３／Ｍ４／Ｍ５の制御ノード（たとえば、Ｍ３のドレイン）は、第４のカレントミラーＭ１４／Ｍ１５の電流出力ノード（たとえば、Ｍ１５のドレイン）に結合されており、第５のカレントミラーＭ３／Ｍ４／Ｍ５の電流出力ノード（たとえば、Ｍ３、Ｍ４、およびＭ５のソース）は、Ｎ型トランジスタ１７の出力ノード（たとえば、ノードＤ）に結合されている。
【００６４】
いくつかの実施形態において、第２の複合カレントミラー回路Ｍ１４／Ｍ１５、Ｍ３／Ｍ４／Ｍ５、Ｍ１０／Ｍ１１はまた、制御ノード（たとえば、Ｍ１０のドレイン）、電流入力ノード（たとえば、Ｍ１０およびＭ１１のソース）、および電流出力ノード（たとえば、Ｍ１１のドレイン）を有する第６のカレントミラーＭ１０／Ｍ１１をも含む。第６のカレントミラーＭ１０／Ｍ１１の制御ノード（たとえば、Ｍ１０のドレイン）は、第５のカレントミラーＭ３／Ｍ４の電流入力ノード（たとえば、Ｍ４のドレイン）に結合されている。第６のカレントミラーＭ１０／Ｍ１１の電流入力ノード（たとえば、Ｍ１０およびＭ１１のソース）は、ブートストラップ電圧ノード（たとえば、ノードＡ）に結合されている。第６のカレントミラーＭ１０／Ｍ１１の電流出力ノード（たとえば、Ｍ１１のドレイン）は、第１の比較器Ｘ１の第１の入力ノードに結合されている。
【００６５】
いくつかの実施形態において、第２のカレントミラーＭ０／Ｍ１／Ｍ２は、第２の電流入力ノード（たとえば、Ｍ２のドレイン）をさらに含む。第２のカレントミラーＭ０／Ｍ１／Ｍ２の第２の電流入力ノード（たとえば、Ｍ２のドレイン）は、第１の比較器Ｘ１の第１の入力ノードに結合されている。いくつかの実施形態において、第５のカレントミラーＭ３／Ｍ４／Ｍ５は、第２の電流入力ノード（たとえば、Ｍ５のドレイン）をさらに含む。第５のカレントミラーＭ３／Ｍ４／Ｍ５の第２の電流入力ノード（たとえば、Ｍ５のドレイン）は、第２の比較器Ｘ０の第１の入力ノードに結合されている。
【００６６】
いくつかの実施形態において、レベルシフト回路３００は、第１の比較器Ｘ１の第１の入力ノードとＮ型トランジスタ１７の出力ノード（たとえば、ノードＤ）との間に結合されている第１の電流生成器Ｉ１と、第２の比較器Ｘ０の第１の入力ノードとＮ型トランジスタ１７の出力ノード（たとえば、ノードＤ）との間に結合されている第２の電流生成器Ｉ０とを含む。
【００６７】
いくつかの実施形態において、レベルシフト回路３００はまた、第１の比較器Ｘ１の第１の入力ノードに結合されているエミッタ、および、Ｎ型トランジスタ１７（図２）の出力ノード（たとえば、ノードＤ）に結合されているコレクタを有する第１のトランジスタＱ２をも含む。いくつかの実施形態において、レベルシフト回路３００はまた、第２の比較器Ｘ０の第１の入力ノードに結合されているエミッタ、および、Ｎ型トランジスタ１７の出力ノード（たとえば、ノードＤ）に結合されているコレクタを有する第２のトランジスタＱ０をも含む。
【００６８】
いくつかの実施形態において、レベルシフト回路３００はまた、ブートストラップ電圧ノード（たとえば、ノードＡ）に結合されているコレクタ、および、第１のトランジスタＱ２のエミッタに結合されているエミッタを有する第３のトランジスタＱ３をも含む。いくつかの実施形態において、レベルシフト回路３００はまた、ブートストラップ電圧ノード（たとえば、ノードＡ）に結合されているコレクタ、および、第２のトランジスタＱ０のエミッタに結合されているエミッタを有する第４のトランジスタＱ１をも含む。
【００６９】
いくつかの実施形態において、レベルシフト回路３００は、第１のトランジスタＱ２および第３のトランジスタＱ３の制御ノード（たとえば、ベース）、ならびに、第１の比較器Ｘ１の第２の入力ノードに結合されている、３つの電圧源Ｖ５、Ｖ４、Ｖ３の第１の直列連鎖（ｓｅｒｉｅｓ  ｓｔｒｉｎｇ）を含むことができる。いくつかの実施形態において、レベルシフト回路３００は、第２のトランジスタＱ０および第４のトランジスタＱ１の制御ノード（たとえば、ベース）、ならびに、第１の比較器Ｘ１の第２の入力ノードに結合されている、３つの電圧源Ｖ２、Ｖ１、Ｖ０の第２の直列連鎖を含むことができる。
【００７０】
電源電圧ＶＣＣ、たとえば、１５ボルトが、ダイオードＤ１０のカソード端部において受け取られ得る。ダイオードＤ１０のアノード端部は抵抗器Ｒ１０の一方の端部に結合され得、抵抗器Ｒ１の他方の端部はブートストラップ電圧ノード（たとえば、ノードＡ）の他方の端部に結合され得る。このように、ブートストラップ電圧ノードが図２のキャパシタ１６によって０ボルトに向けて送られるとき、ブートストラップ電圧ノードは１５ボルト近くに保持されることは理解されたい。また、ブートストラップ電圧ノード（たとえば、ノードＡ）が高電圧、たとえば、６００ボルトに向けて送られるとき、ブートストラップ電圧ノードは６１５ボルトの電圧を達成することになる。
【００７１】
動作時、最初に、ハイ状態ＳｅｔＬパルスがＦＥＴ  Ｍ９のゲートにおいて受け取られ、一方でＦＥＴ  Ｍ８のゲートにおけるＲｅｓｅｔＬが低く、たとえば、接地において保持されると仮定する。この状態において、ＦＥＴ  Ｍ９はオンにされ、第４のカレントミラーＭ１４／Ｍ１５と第５のカレントミラーＭ３／Ｍ４／Ｍ５との組合せによって、そのドレイン電流が約２０分の１に低減され得る（数字によって示されているＦＥＴの相対サイズ参照）。ＦＥＴ  Ｍ４のドレイン電流がカレントミラーＭ１０／Ｍ１１によってミラーリングされる。カレントミラーＭ０／Ｍ１／Ｍ２、またはカレントミラーＭ６／Ｍ７において電流は生成されない。ＦＥＴ  Ｍ１１のドレイン電流は、電流生成器Ｉ１の電流を超え、電圧Ｖｓｔｃｏｍｐを上昇させ、第１のトランジスタＱ２がオンになると約７ボルトにクランピングする。この状態において、電圧Ｖｓｔｃｏｍｐは基準電圧ＳｅｔＲｅｆよりも大きく、したがって、第１の比較器Ｘ１は、ハイ状態を有する出力信号ＨＶＳＥＴを生成する。またこの状態において、ＦＥＴ  Ｍ５を通る電流が第２の電流生成器Ｉ０の電流に加わり、一方でＭ７によって電流は提供されない。したがって、信号Ｖｒｓｔｃｏｍｐは６Ｖにクランピングされ、第２の比較器Ｘ０からの出力信号ＨＶＲＥＳＥＴはローのままである。
【００７２】
ＦＥＴ  Ｍ５からのドレイン電流は第２の電流生成器Ｉ０からの電流よりもはるかに大きく、それによって、入力信号が存在するときのＨＶＲＥＳＥＴ経路の雑音排除性が増大する。同様に、ＳｅｔＬ信号がローに保持されたままでＲｅｓｅｔＬ信号にパルスが現れるとき、ＨＶＲＥＳＥＴにおける論理ハイ信号およびＨＶＳＥＴにおける論理ローが生成されることになる。
【００７３】
ブートストラップ電圧ノード（たとえば、ノードＡ）が急激な電圧の増大を受けると、図１とともに上述したコモンモード過渡信号がＦＥＴ  Ｍ８、Ｍ９に呈される。コモンモード過渡信号に起因して、第１の比較器Ｘ１の出力信号ＨＶＳＥＴおよび第２の比較器Ｘ０の出力信号ＨＶＲＥＳＥＴが、両方とも、ＳｅｔＬまたはＲｅｓｅｔＬ入力信号はハイ状態にないにもかかわらず、論理ハイ状態を一時的に達成することになる可能性があり得る。しかしながら、図２の構成とは異なり、ＦＥＴ  Ｍ８、Ｍ９はそれぞれ、カレントミラーＭ１２／Ｍ１３、Ｍ１４／Ｍ１５から電流を受け取るように結合されていることを理解されたい。
【００７４】
コモンモード過渡信号に関して、図２を手短に参照すると、ローサイドトランジスタ１７が負荷２１からの電流を吸い込んでいる場合、ローサイドトランジスタ１８がオフにされると、たとえトランジスタ１７がオンにされる前であっても、ノードＨＳにおける電圧は、ダイオードＤ１が順方向にバイアスするまで「フライアップ（ｆｌｙ  ｕｐ）」することになる。これは、負荷を通る電流が瞬間的にオフになることができない誘導負荷２１に特に当てはまる。
【００７５】
図３に戻って、このフライアップコモンモード電圧は、ＦＥＴ  Ｍ８、Ｍ９のドレインキャパシタンスに印加され、これが、２つのカレントミラーＭ１２／Ｍ１３およびＭ１４／Ｍ１５からそれぞれのコモンモード電流を引き込むことになる。基本的に、コモンモード電圧は、それぞれＶＢとＦＥＴ  Ｍ８、Ｍ９のドレインとの間にダイオード接続されているＭ１２、Ｍ１４を通じてＦＥＴ  Ｍ８、Ｍ９のドレインに現れる。しかしながら、コモンモード電圧の前方エッジ（すなわち、立ち上がりエッジ）は、レベルシフト回路３００を通じてあまり伝播しない。基本的に、カレントミラーＭ６／Ｍ７およびＭ１０／Ｍ１１を通じた遅延が、たとえコモンモード電圧の前方エッジの間であっても、第１の比較器Ｘ１および第２の比較器Ｘ２の第１の入力ノードにおけるロー信号を保証する。しかしながら、コモンモード電圧の立ち下がりエッジにおいて、カレントミラーＭ１０／Ｍ１１を通じた遅延によって、ＦＥＴ  Ｍ１１を通る電流が、ＦＥＴ  Ｍ２を通る電流を瞬間的に超え、これは、第１の比較器Ｘ１の出力においてＨＶＳＥＴ信号の誤ったハイ状態を生成する傾向にある。同様に、カレントミラーＭ６／Ｍ７を通じた遅延に起因してＨＶＲＥＳＥＴ信号のハイ状態も同時に生成される。これらの出力信号ＨＶＳＥＴおよびＨＶＲＥＳＥＴの誤った過渡現象は、コモンモード電流が第１の電流生成器Ｉ１および第２の電流生成器Ｉ０によって生成されるオフセットを下回るまで継続することになる。
【００７６】
出力信号ＨＶＳＥＴおよびＨＶＲＥＳＥＴの誤ったグリッチは、図１の従来の回路においてそうであるように依然として発生するが、誤ったグリッチの継続時間は短くなっている。いくつかの実施形態において、出力信号ＨＶＳＥＴおよびＨＶＲＥＳＥＴの誤ったグリッチは、電流生成器Ｉ０、Ｉ１がそれぞれＶｒｓｔｃｏｍｐおよびＶｓｔｃｏｍｐに現れる過渡電圧を克服するのに十分な電流を供給することを保証することによって、レベルシフト回路３００において低減されるか、またはなくされ得る。
【００７７】
図１とともに上述された従来技術にまさるレベルシフト回路３００の主要な利点は、変換が２つの比較器Ｘ１、Ｘ０における差動電流の比較に依存することである。たとえばＦＥＴ  Ｍ８、Ｍ９における大きなコモンモード電圧の存在する中でも、電圧信号ＶｓｔｃｏｍｐおよびＶｒｓｔｃｏｍｐを解決するのに十分な差動電流が存在する。
【００７８】
ここで図４を参照すると、グラフは、ナノ秒の時間単位にあるスケールを有する水平軸と、ボルトの電圧単位およびマイクロアンペアの電流単位にあるスケールを有する垂直軸とを有する。信号４０２は、トランジスタ１７がオンになるときに電圧が上昇するときのブートストラップ電圧ノード（図３のノードＡ）における電圧を表す。この例において、電圧は、約１０ナノ秒の間に約０ボルトから約５００ボルトに上昇し、一方で図３の信号ＳｅｔＬおよびＲｅｓｅｔＬはローのままである。
【００７９】
信号４０４は、ＦＥＴ  Ｍ１１（図３）における対応する電流信号を表す。信号４０６は、ＦＥＴ  Ｍ２における電流信号を表し、信号４０８は、ＦＥＴ  Ｍ４における電流を表す。ＦＥＴ  Ｍ１１における電流スパイクは、ＦＥＴ  Ｍ２、Ｍ４における電流スパイクから遅延されていることが認識されよう。
【００８０】
信号４０６、４０８の電流は、図３の電流生成器Ｉ１の電流よりも大きく、したがって、第１の比較器Ｘ１の第１の入力ノードにおける信号Ｖｓｔｃｏｍｐは、第１の比較器Ｘ１の第２の入力ノードにおける信号ＳｅｔＲｅｆ（約６．５ボルト）を上回って上昇する。
【００８１】
信号４１０は、図２の第１の比較器Ｘ１の第１の入力ノードにおける信号Ｖｓｔｃｏｍｐにおける対応する過渡電圧信号を表す。上述されたように、信号Ｖｓｔｃｏｍｐは、第１の比較器Ｘ１において信号ＳｅｔＲｅｆ（約６．５ボルト）と比較される。信号４１０は、信号４０４が信号４０８を下回るまで、または、両方の信号が図３の電流生成器Ｉ１の電流を下回って降下するまで信号ＳｅｔＲｅｆを上回ったままであり、結果として、第１の比較器Ｘ１からの出力信号ＨＶＳＥＴはハイ状態になる。したがって、信号４１０のハイの過渡値は望ましくない。
【００８２】
いくつかの実施形態において、過渡現象は、オフセット電流Ｉ０およびＩ１を十分に大きくすることによって、上述されたように緩和され得る。代替的に、回路３００は、下記の図５および図６におけるように修正され得、これらの両方は、電流生成器Ｉ０およびＩ１と関連付けられる電力損失の増大を回避する回路を示す。したがって、図５および図６とともに後述される回路は、図３の回路３００に対する改善である。
【００８３】
ここで、図１、図２、および図３の同様の要素が同様の参照符号を有して示されている図５を参照すると、別の例示的なレベルシフト回路５００は、図３のレベルシフト回路３００と同様である。しかしながら、ここで、各々３つのカレントミラーを有する、図３とともに上述された第１の複合カレントミラー回路および第２の複合カレントミラー回路は、２つのカレントミラーを有する複合カレントミラー回路に置き換えられている。
【００８４】
レベルシフト回路５００の機能は図３および図４とともに上述された機能と同様であり、したがって、本明細書においては詳細に説明されない。
【００８５】
図１、図２、および図３の同様の要素が同様の参照符号を有して示されている図６を参照すると、別の例示的なレベルシフト回路６００は、図３のレベルシフト回路３００と同様である。しかしながら、ここで、第１の電流生成器Ｉ１、第２の電流生成器Ｉ０の位置が変更されており、入力ノードＥ、Ｆおよび対応する信号ＲｅｓｅｔＬ、ＳｅｔＬが逆になっており、後述されるローパスフィルタが比較器Ｘ１、Ｘ０の入力に追加されている。また、関連付けられる参照符号の下の数字によって識別されるように、カレントミラーＭ６／７およびＭ１０／１１は図３の１：１の比から３：４の比に変更されている。
【００８６】
第１の電流生成器Ｉ１は、ブートストラップ電圧ノード（たとえば、ノードＡ）と、第６のカレントミラーＭ１０／Ｍ１１の電流出力ノードとの間に結合されている。第２の電流生成器Ｉ０は、ブートストラップ電圧ノード（たとえば、ノードＡ）と、第３のカレントミラーＭ６／Ｍ７の電流出力ノードとの間に結合されている。
【００８７】
第１の電圧−電圧変換器Ｅ１が、第１の比較器Ｘ１ならびに信号ＶｓｔｃｏｍｐおよびＳｅｔＲｅｆの間に結合され得、第２の電圧−電圧変換器Ｅ０が、第２の比較器Ｘ０ならびに信号ＶｒｓｔｃｏｍｐおよびＲｓｔＲｅｆの間に結合され得る。
【００８８】
また任意選択的に、抵抗器Ｒ１およびキャパシタＣ１から構成される第１のローパスフィルタも、第１の比較器Ｘ１の第１の入力ノードと第２の入力ノードとの間に結合され得、抵抗器Ｒ２およびキャパシタＣ２から構成される第２のローパスフィルタも、第２の比較器Ｘ０の第１の入力ノードと第２の入力ノードとの間に結合され得る。
【００８９】
第１の電圧−電圧変換器Ｅ１は、基本的に、信号ＶｓｔｃｏｍｐとＳｅｔＲｅｆとの間の差を、反転させることによって、第１の比較器Ｘ１の第１の（すなわち正）入力と第１の比較器Ｘ１の第２の（すなわち負）入力との間の差として通すように動作可能であり得る。図示されているように、フィルタリングも追加されている。同様に、第２の電圧−電圧変換器Ｅ０は、基本的に、フィルタリングによって、信号ＶｒｓｔｃｏｍｐとＲｓｔＲｅｆとの間の差を、反転させることによって、第２の比較器Ｘ０の第１の（すなわち正）入力と第２の比較器Ｘ０の第２の（すなわち負）入力との間の差として通すように動作可能であり得る。ＳｅｔＬパルスが発生するとき、Ｖｓｔｃｏｍｐ信号はＳｅｔＲｅｆ信号に対して負にプルされ、ＲｅｓｅｔＬパルスが発生するとき、Ｖｒｓｔｃｏｍｐ信号はＲｓｔＲｅｆ信号に対して負にプルされることは諒解されたい。
【００９０】
様々な信号が反転する理由は、図７を伴う下記の説明から理解されよう。
【００９１】
ここで図７を参照すると、グラフは、ナノ秒の時間単位にあるスケールを有する水平軸と、ボルトの電圧単位およびマイクロアンペアの電流単位にあるスケールを有する垂直軸とを有する。信号７０２は、図６の信号ＳｅｔＬおよびＲｅｓｅｔＬはローのままである一方で、電圧が、この例において、約１０ナノ秒の間に約０ボルトから約５００ボルトに上昇するときのブートストラップ電圧ノード（図３のノードＡ）における電圧を表す。
【００９２】
信号７０４は、ＦＥＴ  Ｍ１１（図３）における対応する電流信号を表す。信号７０６は、ＦＥＴ  Ｍ２における電流信号を表し、信号７０８は、ＦＥＴ  Ｍ４における電流を表す。ＦＥＴ  Ｍ１１における電流スパイクは、ＦＥＴ  Ｍ２、Ｍ４における電流スパイクから遅延されていることが認識されよう。
【００９３】
上述されたように、図６のレベルシフト回路６００内の第１の電流生成器Ｉ１は、図３のレベルシフト回路３００において第１の電流生成器Ｉ１が結合されているのとは別様に結合されている。
【００９４】
信号７１０は、図２の第１の比較器Ｘ１の第１の入力ノードにおける信号Ｖｓｔｃｏｍｐにおける対応する過渡電圧信号を表す。上述されたように、信号Ｖｓｔｃｏｍｐは、第１の比較器Ｘ１において信号ＳｅｔＲｅｆ（約６．５ボルト）と比較される。信号７１０は信号ＳｅｔＲｅｆを上回ったままであり、結果として、第１の比較器Ｘ１からの出力信号ＨＶＳＥＴはロー状態のままである。したがって、信号７１０のローの過渡値は許容可能である。
【００９５】
ＦＥＴ  Ｍ１１を通る電流７０４とＦＥＴ  Ｍ２を通る電流７０６との間の差が、信号７１０を決定付ける。電流７０４が電流７０６よりも大きいとき、信号Ｖｓｔｃｏｍｐは信号ＳｅｔＲｅｆに対して正になる。それゆえ、信号７０６の前方エッジにおいて、電流７０４は電流７０６よりも小さく、結果として信号Ｖｓｔｃｏｍｐは、信号７１０において示されているように、信号ＳｅｔＲｅｆよりも小さくなる。しかしながら、この過渡状態の継続時間は短く、ＲＣフィルタＲ１、Ｃ１によってフィルタリング除外され得る。信号７０６の後方エッジにおいて、電流７０４は電流７０６よりも大きく、結果として信号Ｖｓｔｃｏｍｐは、信号ＳｅｔＲｅｆよりも大きくなる。電流生成器Ｉ１は、過渡現象がない間に信号Ｖｓｔｃｏｍｐが信号ＳｅｔＲｅｆよりも大きくなることを保証する役割を果たす。
【００９６】
負に向かう過渡電圧信号７１０を、図４の正に向かう過渡電圧信号４１０と比較すると、負に向かう過渡電圧信号７１０の継続時間は、正に向かう過渡電圧信号４１０よりもはるかに短いことも認識されよう。したがって、出力信号ＨＶＳＥＴおよびＨＶＲＥＳＥＴに対するいかなる影響も、レベルシフト回路６００についてはレベルシフト回路３００よりも短くなる。
【００９７】
さらに、負に向かう過渡電圧信号７１０の継続時間は短いため、第１の比較器Ｘ１の入力ノード間に結合されている第１のフィルタは、負に向かう過渡電圧信号７１０を有効にフィルタリング除外することができる。
【００９８】
カレントミラーＭ１０／Ｍ１１およびＭ６／Ｍ７における３：４のミラー比（参照符号の下の数字参照）が、コモンモード信号に対する排除性を改善することも理解されたい。たとえば、Ｍ２のコモンモード電流はＭ４のコモンモード電流に等しくなる。３：４の比のために、ＦＥＴ  Ｍ１１内の電流はＦＥＴ  Ｍ２の電流よりも大きくなり、これは、信号Ｖｓｔｃｏｍｐが信号ＳｅｔＲｅｆよりも大きいことを保証する一助となる。
【００９９】
ここで、図１、図２、図３、および図６の同様の要素が同様の参照符号を有して示されている図８Ａおよび図８Ｂをともに参照すると、別の例示的なレベルシフト回路８００は、図６のレベルシフト回路６００と同様である。しかしながら、ここで、第１のトランジスタＱ２、第２のトランジスタＱ０、第３のトランジスタＱ３、および第４のトランジスタＱ１はそれぞれ、対応するＦＥＴに置き換えられている。また、さらなるＦＥＴ  Ｍ２０、Ｍ２１が追加されている。またさらに、電圧源Ｖ５、Ｖ４、Ｖ３、Ｖ２、Ｖ１、Ｖ０が、ツェナーダイオードＤ２、Ｄ３、Ｄ１、Ｄ０および関連付けられる減結合キャパシタＣ２、Ｃ３に置き換えられている。また、カレントミラーＭ２２／Ｍ２３、Ｍ１８／Ｍ１９が追加されている。また、ダイオードＤ０、Ｄ１、Ｄ２、Ｄ３のためのバイアス電流を提供するための電流源Ｉ２、Ｉ３も追加されている。また、ツェナーダイオードＤ４、Ｄ５、Ｄ６、Ｄ７も追加されている。また、抵抗器Ｒ２、Ｒ３、Ｒ４、Ｒ５も追加されている。
【０１００】
いくつかの集積回路作製技術において、たとえば、いわゆるバイポーラＣＭＯＳ  ＤＭＯＳ（ＢＣＤ）プロセスにおいて、図６の第１のトランジスタＱ２および第２のトランジスタＱ０をＰＮＰトランジスタとして実装することは可能ではない。基本的に、ＢＣＤプロセスを使用したＰＮＰトランジスタのベースは、高電圧領域のための基板絶縁を形成する埋め込みＮ層である。また、ＮＰＮトランジスタである図６の第３のトランジスタＱ３および第４のトランジスタＱ１は、高速動作のために大きいベース電流バイアスを必要とし得る。
【０１０１】
したがって、ＦＥＴ  Ｍ２４、Ｍ１７、Ｍ２５、Ｍ１６が上述されたバイポーラトランジスタに置き換わる。
【０１０２】
新たなカレントミラーＭ１８／Ｍ１９およびＭ２２／Ｍ２３は、ＳｅｔＬまたはＲｅｓｅｔＬパルスが到達すると、ＭＯＳＦＥＴクランプのゲートに対する帯電電流を増大させる。上記の変更は、電圧信号ＶｓｔｃｏｍｐおよびＶｒｓｔｃｏｍｐの範囲を約６ボルト〜約９ボルトに制限する。
【０１０３】
新たなツェナーダイオードＤ４、Ｄ５、Ｄ６、Ｄ７は、（上述されたコモンモード電圧に起因する）カレントミラーＭ１２／１３、Ｍ１４／Ｍ１５に対する過渡ドレイン電圧が、（ボディまたはゲートに対する）破壊限界を超えるのを防止する。また、抵抗器Ｒ２、Ｒ３、Ｒ４、Ｒ５が、電流オーバーシュートを低減する。抵抗器Ｒ２、Ｒ３、Ｒ４、Ｒ５は、ツェナーダイオードＤ４、Ｄ５、Ｄ６、Ｄ７とともに、電流がツェナーダイオードおよびＰＭＯＳトランジスタＭ１２、Ｍ１４の間で共有されるようなサイズにされる。デバイスサイズはまた、カレントミラーＭ１２／Ｍ１３、Ｍ１４／Ｍ１５を通じた遅延を低減するようにも選択される。コモンモード電圧および結果としてもたらされるコモンモード電流が存在する中で、すべての条件下でＳｅｔＬおよびＲｅｓｅｔＬ入力を解決するのに十分な差動電流が利用可能である。
【０１０４】
部分的にローパスフィルタＲ１／Ｃ１、Ｒ０／Ｃ０に起因する第１の比較器Ｘ１および第２の比較器Ｘ２の基準電圧を通じた相対的に遅い電圧遷移が、比較器Ｘ１、Ｘ０の出力信号ＨＶＳＥＴ、ＨＶＲＥＳＥＴの速度に影響を与え、比較器Ｘ１、Ｘ０の遅延をプロセス、温度、および供給電圧にわたって変化させる。この影響は、図１０とともに後述される技法によって緩和される。
【０１０５】
ここで、図２、図３、図６、および図８の同様の要素が同様の参照符号を有して示されている図９Ａおよび図９Ｂをともに参照すると、レベルシフト回路９００は、図８のレベルシフト回路８００と同様である。しかしながら、ここで、ローパスフィルタＲ１／Ｃ１、Ｒ０／Ｃ０は、それぞれ比較器Ｘ１、Ｘ０の出力側に移動されている。また、ＦＥＴ  Ｍ２６、Ｍ２７、Ｍ２８、Ｍ２９が追加されている。
【０１０６】
比較器Ｘ１、Ｘ０の出力は、ノードＨＳ（すなわち、ノードＤ）における電圧からノードＡにおける電圧ＶＢまでスイングし、そのため、ＲＣフィルタは、たとえ電圧信号ＶｓｔｃｏｍｐおよびＶｒｓｔｃｏｍｐ遷移がそれぞれ基準電圧ＳｅｔＲｅｆ、ＲｓｔＲｅｆを急速に過ぎたとしても、依然として有効である。
【０１０７】
ＦＥＴ  Ｍ２６、Ｍ２８のドレイン電流は合計されて、第１の比較器Ｘ１（結合は図示されていない）に与えられる。同様に、ＦＥＴ  Ｍ２７、Ｍ２９のドレイン電流は合計されて、第２の比較器Ｘ０（結合は図示されていない）に与えられる。これらの信号の比較器への結合は、図１０とともに後述される。
【０１０８】
ここで図１０を参照すると、例示的な比較器１０００は、図２、図３、図５、図６、図８、および図９の比較器Ｘ１、Ｘ０の各々として使用され得る。或る時点において、比較器１０００は、「低電流ＤＣバイアス」として識別される信号によって制御されるカレントミラーＭ１１／Ｍ１２によって、小さいＤＣバイアス電流（たとえば、５マイクロアンペア）を受け取る。他の時点において、たとえば、ＳｅｔＬまたはＲｅｓｅｔＬパルスが上述されたレベルシフト回路に印加されると、カレントミラーＭ９／Ｍ１０によって提供されるより高いバイアス電流（たとえば、１５０マイクロアンペア）によって比較器１０００の速度が増大され得る。
【０１０９】
動作時、カレントミラーＭ９／Ｍ１０は、図９のＦＥＴ  Ｍ２６、Ｍ２８対またはＦＥＴ  Ｍ２７、Ｍ２９対のそれぞれの対からの信号の１つによって制御され得る。より高いバイアス電流は、比較器がその出力信号において遷移を行わなければならないときに比較器１０００を加速させることができることが理解されよう。
【０１１０】
ＳｅｔＣｏｍｐ比較器、すなわち、図３、図５、図６、図８、および図９の第１の比較器Ｘ１について、電圧信号Ｖｓｔｃｏｍｐは、図１０においてそのようにラベリングされている入力ノードに接続され、電圧基準信号ＳｅｔＲｅｆは、図１０においてそのようにラベリングされている入力ノードに接続される。したがって、定常状態において、第１の比較器Ｘ１の出力は論理ローであり、ＳｅｔＬパルスが存在するとき、出力は論理ハイである。ＳｅｔＬパルスの終端において、上述された高電流高速モードは、パルスが出力に伝播する前にディセーブルされる。インバータであるが、高速動作を維持するために、ＦＥＴ  Ｍ８のゲートがノードＢまたはＣにおいて出力に結合される。Ｍ８のドレイン電流は、比較器入力対にルーティングされ、出力がローにスイッチングするまで比較器を高速モードのままにする。
【０１１１】
ＲｓｔＣｏｍｐ比較器、すなわち、図３、図５、図６、図８、および図９の第２の比較器Ｘ０について、動作は上述されたものと同様であり、さらに説明はされない。
【０１１２】
本明細書において引用されたすべての引用文献は参照によりその全体が本明細書に組み込まれる。
【０１１３】
本特許の主題である様々な概念、構造および技法を例示する役割を果たす好ましい実施形態が説明されたが、ここで、これらの概念、構造および技法を組み込んだ他の実施形態が使用されてもよいことが当業者には明らかになろう。したがって、本特許の範囲は記載されている実施形態には限定されるべきではなく、むしろ、添付の特許請求項の精神および範囲によってのみ限定されるべきであることが提案される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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