(57)【特許請求の範囲】
【請求項１】
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成され、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有し、前記ＡｌＧａＮ層が部分的に除去されたリセス部（５）が形成されたチャネル形成層と、
前記リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたゲート電極（７）を有して構成されるゲート構造部と、
前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、
前記ＧａＮ層と前記ＡｌＧａＮ層との界面における前記ＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記リセス部の底部における前記ＧａＮ層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記ＡｌＧａＮ層は、
２次元電子ガス濃度が決まるＡｌ混晶比に設定された第１ＡｌＧａＮ層（４ａ）と、
前記ゲート構造部と前記ドレイン電極との間に配置され、前記ゲート構造部と前記ドレイン電極との配列方向において複数に分割されていると共に、２次元電子ガス濃度が決まるＡｌ混晶比に設定され、かつ、前記第１ＡｌＧａＮ層よりもＡｌ混晶比が小さくされることで負の固定電荷を誘起する第２ＡｌＧａＮ層（４ｂ）と、を有し、
前記第２ＡｌＧａＮ層は、前記ゲート構造部と前記ドレイン電極との配列方向において複数に分割され互いに離間しており、
前記ＡｌＧａＮ層は、前記第１ＡｌＧａＮ層と前記第２ＡｌＧａＮ層との間に配置される第３ＡｌＧａＮ層（４ｃ）を有し、該第３ＡｌＧａＮ層のＡｌ混晶比が前記第１ＡｌＧａＮ層の混晶比より大きく、かつ、前記第２ＡｌＧａＮ層の混晶比よりも大きいことを特徴とする半導体装置。
【請求項２】
前記ゲート構造部と前記ソース電極および前記ドレイン電極は、前記基板の表面に対して平行な一方向に延設されたライン状とされ、
前記第２ＡｌＧａＮ層も、前記一方向に延設されたライン状とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成され、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有し、前記ＡｌＧａＮ層が部分的に除去されたリセス部（５）が形成されたチャネル形成層と、
前記リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたゲート電極（７）を有して構成されるゲート構造部と、
前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、
前記ＧａＮ層と前記ＡｌＧａＮ層との界面における前記ＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記リセス部の底部における前記ＧａＮ層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記ＡｌＧａＮ層は、
２次元電子ガス濃度が決まるＡｌ混晶比に設定された第１ＡｌＧａＮ層（４ａ）と、
前記ゲート構造部と前記ドレイン電極との間に配置され、前記ゲート構造部と前記ドレイン電極との配列方向において複数に分割されていると共に、２次元電子ガス濃度が決まるＡｌ混晶比に設定され、かつ、前記第１ＡｌＧａＮ層よりもＡｌ混晶比が小さくされることで負の固定電荷を誘起する第２ＡｌＧａＮ層（４ｂ）と、を有し、
前記ゲート構造部と前記ソース電極および前記ドレイン電極は、前記基板の表面に対して平行な一方向に延設されたライン状とされ、
前記第２ＡｌＧａＮ層は、ドット状に配置されていることを特徴とする半導体装置。
【請求項４】
前記第２ＡｌＧａＮ層は、前記一方向に沿って延設されるライン上において複数に分割されることで前記ドット状とされていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２ＡｌＧａＮ層は、千鳥状に配置されることで前記ドット状とされていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ＡｌＧａＮ層は、前記第１ＡｌＧａＮ層と前記第２ＡｌＧａＮ層との間に配置される第３ＡｌＧａＮ層（４ｃ）を有し、該第３ＡｌＧａＮ層のＡｌ混晶比が前記第１ＡｌＧａＮ層の混晶比より大きく、かつ、前記第２ＡｌＧａＮ層の混晶比よりも大きいことを特徴とする請求項３ないし５のいずれか１つに記載の半導体装置。
【請求項７】
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成され、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有し、前記ＡｌＧａＮ層が部分的に除去されたリセス部（５）が形成されたチャネル形成層と、
前記リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたゲート電極（７）を有して構成されるゲート構造部と、
前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、
前記ＧａＮ層と前記ＡｌＧａＮ層との界面における前記ＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記リセス部の底部における前記ＧａＮ層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記ＡｌＧａＮ層は、
２次元電子ガス濃度が決まるＡｌ混晶比に設定された第１ＡｌＧａＮ層（４ａ）と、
前記ゲート構造部と前記ドレイン電極との間に配置され、前記ゲート構造部と前記ドレイン電極との配列方向において複数に分割されていると共に、２次元電子ガス濃度が決まるＡｌ混晶比に設定され、かつ、前記第１ＡｌＧａＮ層よりもＡｌ混晶比が小さくされることで負の固定電荷を誘起する第２ＡｌＧａＮ層（４ｂ）と、を有しており、
さらに、前記スイッチングデバイスが形成されることで素子として動作する動作領域（１００）と、
前記動作領域の外側に位置する素子分離領域（２００）と、を有し、
前記第２ＡｌＧａＮ層は、前記素子分離領域に近づくほど形成面積が増加させられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体である窒化ガリウム（以下、ＧａＮという）と窒化アルミニウムガリウム（以下、ＡｌＧａＮという）とによるヘテロジャンクション構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、ヘテロジャンクション構造を有した横型のスイッチングデバイスとして、電界効果トランジスタであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）を備えた半導体装置が提案されている。
【０００３】
この半導体装置には、ＧａＮとＡｌＧａＮとによるヘテロジャンクション構造を有する横型のＨＥＭＴが備えられている。具体的には、基板の上にＧａＮ電子走行層とＡｌＧａＮ電子供給層とを順に積層したＧａＮ系半導体層を備えている。ＡｌＧａＮ電子供給層は、リセス部が形成されることで厚みが薄くされており、リセス部内にゲート電極が備えられ、ゲート電極を挟んだ両側において、ＡｌＧａＮ電子供給層の上にソース電極およびドレイン電極が形成されている。リセス部は、ゲート電極が配置されるゲート埋込部に加えて、ゲート埋込部よりも外側にも設けられており、ゲート埋込部よりもソース側に第１リセス部が設けられ、ドレイン側に第２リセス部が設けられている。
【０００４】
このように構成されるＨＥＭＴでは、ゲート電極の両側に位置するＡｌＧａＮ電子供給層の下方において、ピエゾ効果および自発分極効果による２次元電子ガス（以下、２ＤＥＧという）キャリアを誘起する。そして、ゲート電極の下方位置におけるＧａＮ電子走行層の表層部をチャネル部として、２ＤＥＧキャリアおよびチャネル部を通じてソース−ドレイン間に電流を流すという動作を行う。
【０００５】
このようなＨＥＭＴにおいて、リセス部を設けることでＡｌＧａＮ電子供給層を薄くしている。これにより、ＡｌＧａＮ電子供給層のうちリセス部が形成された部分にてそれより厚い部分よりも応力を緩和させられ、ピエゾ分極発生を抑制することができ、２ＤＥＧ濃度（以下、Ｎｓという）を少なくできる。したがって、阻止耐圧を低下させないようにすることができる。また、ＡｌＧａＮ電子供給層を部分的に複数箇所において薄くする構造とすることもでき、そのような構造とすれば更に最大電界強度を減らすことが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５０９３９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＡｌＧａＮ電子供給層の膜厚と応力との関係にはほぼ臨界性があることが確認されており、Ｎｓの膜厚に対する感度は非常に高い（後述する図３参照）。したがって、ＡｌＧａＮ電子供給層の膜厚が少し異なっただけでＮｓが大きく変わり、Ｎｓの制御が難しいという問題がある。ＡｌＧａＮ電子供給層の膜厚については、エッチングによって薄くすることになるが、エッチングによる膜厚制御は難しく、Ｎｓを制御することが難しい。
【０００８】
本発明は上記点に鑑みて、ノーマリーオフのデバイスとしつつ、制御性よく阻止耐圧の低下を抑制でき、かつ、オン抵抗の上昇を抑制することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、半絶縁性もしくは半導体にて構成される基板（１）と、基板上に形成され、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有し、ＡｌＧａＮ層が部分的に除去されたリセス部（５）が形成されたチャネル形成層と、リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたゲート電極（７）を有して構成されるゲート構造部と、チャネル形成層上において、ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、ＧａＮ層とＡｌＧａＮ層との界面におけるＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、ゲート電極に対して電圧が印加されたときにリセス部の底部におけるＧａＮ層の表面部にチャネルが形成されることでソース電極とドレイン電極との間に電流を流す横型のスイッチングデバイスを備えている。このような構成において、ＡｌＧａＮ層は、２次元電子ガス濃度が決まるＡｌ混晶比に設定された第１ＡｌＧａＮ層（４ａ）と、ゲート構造部とドレイン電極との間に配置され、ゲート構造部とドレイン電極との配列方向において複数に分割されていると共に、２次元電子ガス濃度が決まるＡｌ混晶比に設定され、かつ、第１ＡｌＧａＮ層よりもＡｌ混晶比が小さくされることで負の固定電荷を誘起する第２ＡｌＧａＮ層（４ｂ）と、を有し、第２ＡｌＧａＮ層は、ゲート構造部とドレイン電極との配列方向において複数に分割され互いに離間していることを特徴としている。
【００１０】
このように、ＡｌＧａＮ層を第１ＡｌＧａＮ層および第２ＡｌＧａＮ層とを有した構成とし、上層側の第２ＡｌＧａＮ層についてはゲート構造部とドレイン電極との間に複数に分割して配置した構造としている。そして、第１ＡｌＧａＮ層のＡｌ混晶比の方が第２ＡｌＧａＮ層のＡｌ混晶比よりも大きくなるようにしている。このような構成とすることで、ノーマリーオフのデバイスとしつつ、阻止耐圧の低下を抑制でき、かつ、オン抵抗の上昇を抑制することが可能な半導体装置とすることができる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。
【図２】図１に示す半導体装置の上面レイアウト図である。
【図３】Ａｌ混晶比、ＡｌＧａＮ層の厚みとＮｓとの関係を示した図である。
【図４Ａ】図１中のIVA−IVA'断面でのエネルギーバンドおよびキャリア濃度を示した図である。
【図４Ｂ】図１中のIVB−IVB’断面でのエネルギーバンドおよびキャリア濃度を示した図である。
【図５Ａ】阻止状態における横型のＨＥＭＴの空間電荷の分布を示した断面図である。
【図５Ｂ】オン状態における横型のＨＥＭＴの電子の分布を示した断面図である。
【図６】第２ＡｌＧａＮ層４ｂを連続的に形成した場合に電界強度が高くなる部位を示した断面図である。
【図７】第２ＡｌＧａＮ層４ｂを分割して形成した場合と連続的に形成した場合それぞれにおける電界強度分布を示した図である。
【図８】本発明の第２実施形態にかかる横型のＨＥＭＴを有する半導体装置の上面レイアウト図である。
【図９】本発明の第３実施形態にかかる横型のＨＥＭＴを有する半導体装置の上面レイアウト図である。
【図１０】本発明の第４実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。
【図１１】本発明の第５実施形態にかかる横型のＨＥＭＴを有する半導体装置の上面レイアウト図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１４】
（第１実施形態）
図１を参照して、本実施形態にかかる半導体装置について説明する。図１に示すように、本実施形態にかかる半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。
【００１５】
本実施形態の横型のＨＥＭＴは、基板１の表面に、バッファ層２を介してｉ型、ｎ型もしくはｐ型のＧａＮ層３が積層された構造を化合物半導体基板として用いて形成されている。ＧａＮ層３の表面には、第１ＡｌＧａＮ層４ａおよび第２ＡｌＧａＮ層４ｂが積層されたＡｌＧａＮ層４が形成されており、ＧａＮ層３とＡｌＧａＮ層４によってヘテロジャンクション構造が構成されている。横型のＨＥＭＴは、これらＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層３側に、ピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起されることで動作する。
【００１６】
基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。基板１の上に結晶性良くＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。なお、ここでの結晶性とは、ＧａＮ層３中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００１７】
バッファ層２の上には、ＧａＮ層３とＡｌＧａＮ層４が例えばヘテロエピタキシャル成長によって形成されている。
【００１８】
ＧａＮ層３は、ｉ−ＧａＮ、ｎ−ＧａＮもしくはｐ−ＧａＮのＧａＮ系の半導体材料で構成された電子走行層を構成するものである。
【００１９】
ＡｌＧａＮ層４は、ＧａＮ層３を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな半導体材料で構成されたものであり、電子供給部となるバリア層を構成している。本実施形態の場合、ＡｌＧａＮ層４を第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂとを有した構成としており、これら第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂを貫通するようにゲート構造部の埋め込み用のリセス部５が形成されている。リセス部５は、基板１の表面に対して平行な一方向、具体的には図２の紙面上下方向（図１の紙面法線方向に相当）に延設されたライン状とされている。
【００２０】
第１ＡｌＧａＮ層４ａは、Ａｌ混晶比をｘとして、ＡｌxＧａ1-xＮで構成され、第２ＡｌＧａＮ層４ｂは、Ａｌ混晶比をｙとして、ＡｌyＧａ1-yＮで構成されている。第１ＡｌＧａＮ層４ａのＡｌ混晶比ｘは、第２ＡｌＧａＮ層４ｂのＡｌ混晶比ｙよりも大きくされている。このように、第１ＡｌＧａＮ層４ａおよび第２ＡｌＧａＮ層４ｂのＡｌ混晶比ｘ、ｙを設定することで、２次元ホールガス（以下、２ＤＨＧという）を発生させずに負の固定電荷を誘起することが可能となる。これら第１、第２ＡｌＧａＮ層４ａ、４ｂは、共に、Ｎｓ（２ＤＥＧ濃度）がＡｌ混晶比によって一義的に決まる厚みに設定されている。
【００２１】
すなわち、単層で形成したＡｌＧａＮ層の厚みとＮｓとの関係は図３に示す関係となり、厚みが薄いとＮｓが大きく変化するが、ある程度の厚み（図中破線で囲んだ領域）になるとＮｓがＡｌＧａＮ層の厚みに依存するのではなく、Ａｌ混晶比によって一義的に決まる。したがって、第１、第２ＡｌＧａＮ層４ａ、４ｂについては、これらの厚みによってＮｓが大きく変動する範囲ではなく、Ａｌ混晶比によって一義的にＮｓが決まる程度の厚みに設定してある。
【００２２】
第１ＡｌＧａＮ層４ａは、基板１の上面の全面に形成されており、リセス部５において除去されている。第２ＡｌＧａＮ層４ｂは、第１ＡｌＧａＮ層４ａの上面のうちのゲート構造部と後述するドレイン電極９との間に配置され、これらの配列方向において複数に分割されて形成されている。本実施形態の場合、第２ＡｌＧａＮ層４ｂは、リセス部５から、つまりゲート構造部の側面から一定間隔で配置されており、各第２ＡｌＧａＮ層４ｂはリセス部５と同様に図３の紙面上下方向に延設されたライン状とされている。このため、各第２ＡｌＧａＮ層４ｂを上面から見るとストライプ状になっている。各第２ＡｌＧａＮ層４ｂの幅については任意であるが、本実施形態では同幅に設定してある。
【００２３】
リセス部５内には、ゲート構造部として、ゲート絶縁膜６を介してゲート電極７が埋め込まれている。具体的には、リセス部５の内壁面に所定膜厚のゲート絶縁膜６が成膜されており、このゲート絶縁膜６の上に更にゲート電極７が形成されることでゲート構造部が構成されている。
【００２４】
ゲート絶縁膜６は、シリコン酸化膜（ＳｉＯ2）やアルミナ（Ａｌ2Ｏ3）などによって構成されており、ゲート電極７は、アルミニウム、プラチナなどの金属または不純物がドープされたＰｏｌｙ−半導体などによって構成されている。これらゲート絶縁膜６およびゲート電極７をリセス部５内に形成することでＭＯＳ構造のゲート構造部を構成している。
【００２５】
一方、第１ＡｌＧａＮ層４ａの表面のうちゲート構造部を挟んだ両側それぞれにおいて、第２ＡｌＧａＮ層４ｂからは離れるようにソース電極８とドレイン電極９が形成されている。そして、ソース電極８やドレイン電極９が第１ＡｌＧａＮ層４ａに対してそれぞれオーミック接触させられている。このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。
【００２６】
なお、図示していないが、ゲート電極７やソース電極８およびドレイン電極９の表面には、それぞれ、Ａｌなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。
【００２７】
このように、本実施形態の半導体装置では、ＧａＮ層３とＡｌＧａＮ層４によるヘテロジャンクション構造を構成し、ＡｌＧａＮ層４をＡｌ混晶比の異なる第１、第２ＡｌＧａＮ層４ａ、４ｂによって構成している。そして、下層側の第１ＡｌＧａＮ層４ａの方が上層側の第２ＡｌＧａＮ層４ｂよりもＡｌ混晶比が大きくなるようにし、第２ＡｌＧａＮ層４ｂをゲート構造部とドレイン電極９との間において複数に分割して配置した構造としている。
【００２８】
そして、第１、第２ＡｌＧａＮ層４ａ、４ｂの厚みをＮｓがＡｌ混晶比によって一義的に決まる程度の厚みに設定している。このため、熱平衡状態において、図１中のIVA−IVA'断面やIVB−IVB’断面でのエネルギーバンドおよびキャリア濃度は、図４Ａおよび図４Ｂのようになる。
【００２９】
すなわち、図４Ａに示すように、ＧａＮ層３上に第１ＡｌＧａＮ層４ａのみが形成されている部分では、第１ＡｌＧａＮ層４ａとＧａＮ層３との境界部における伝導帯および価電子帯のエネルギーバンドが下方に向けて突出した形状となる。そして、第１ＡｌＧａＮ層４ａ中のＧａＮ層３に接して多く存在している＋（正）の固定電荷に基づいて、ＧａＮ層３の表層部に−（負）の電荷が集まった状態となる。したがって、キャリア濃度、すなわちＮｓが大きくなる。
【００３０】
一方、図４Ｂに示すように、ＧａＮ層３上に第１、第２ＡｌＧａＮ層４ａ、４ｂが形成されている部分では、第２ＡｌＧａＮ層４ｂの影響で、第２ＡｌＧａＮ層４ｂとの境界部において、第１ＡｌＧａＮ層４ａの表層部に−の固定電荷が誘起される。つまり、第２ＡｌＧａＮ層４ｂの方が第１ＡｌＧａＮ層４ａよりもＡｌ混晶比が小さくされているため、第１ＡｌＧａＮ層４ａの表層部に−の固定電荷を誘起させる。かつ第２ＡｌＧａＮ層４ｂのＡｌ混晶比は二次元ホールガス（以下、２ＤＨＧという）を発生させない程度の値としている。このため、第１ＡｌＧａＮ層４ａ内の＋の固定電荷から−の固定電荷分を差し引いた値が図４Ａの場合と比較して小さくなり、ＧａＮ層３の表層部に集まる−の電子による電荷濃度Ｎｓが少なくなる。
【００３１】
阻止状態においては、図５Ａに示すように固定電荷が作用する。具体的には、第１ＡｌＧａＮ層４ａ上に第２ＡｌＧａＮ層４ｂが形成されている部位では、第１ＡｌＧａＮ層４ａの表層部に−の固定電荷があることで下方位置の＋の固定電荷が実効的に相殺され、これによりゲート近傍の領域の電界強度が弱められる。一方、ＧａＮ層３の上に第１ＡｌＧａＮ層４ａしか形成されていない部位では、多く存在する＋の固定電荷によってドレイン近傍の領域の電界強度が弱くなる。したがって、局所的な電界強度の強い部分がなくなることにより耐圧向上を図ることが可能となる。また、ゲート構造部の下方においては２ＤＥＧが形成されていないことから、ノーマリーオフのデバイスとなる。
【００３２】
また、オン状態（導通状態）においては、図５Ｂに示すようにＧａＮ層３の表層部に２ＤＥＧによるチャネル部が形成される。これにより、ソース−ドレイン間に電流が流れる。このとき、第１ＡｌＧａＮ層４ａの上に第２ＡｌＧａＮ層４ｂが形成された部位では、第１ＡｌＧａＮ層４ａのみの部位と比較して、キャリアとなる電子の数（２ＤＥＧキャリアの数）が少なくなる。したがって、第２ＡｌＧａＮ層４ｂが形成されている範囲が広いと、オン抵抗を増大させることになる。しかしながら、本実施形態の場合、第２ＡｌＧａＮ層４ｂをリセス部５の側面から所定の幅のみ形成するようにしており、ソース電極８やドレイン電極９の近傍には形成しないようにしている。このため、オン抵抗の増大をできるだけ抑制することが可能となる。
【００３３】
ここで、図６に示すように、第２ＡｌＧａＮ層４ｂをゲート構造部とドレイン電極９との間に連続的に１つのみ設ける構造も考えられる。しかしながら、このような構造とする場合、図７の実線で示したように、ゲート構造部と第２ＡｌＧａＮ層４ｂとの境界位置に加えて、図６中の一点差線で囲んだ領域、つまり第２ＡｌＧａＮ層４ｂのうちのドレイン電極９側の端部において、電界強度が高くなる。このため、第２ＡｌＧａＮ層４ｂを所望膜厚で形成することで制御性良く電界緩和が行えるようにするものの、第２ＡｌＧａＮ層４ｂのうちのドレイン電極９側の端部のように、Ｎｓが急変する場所では電界集中が発生する。このため、耐圧向上効果が十分ではない。
【００３４】
これに対して、本実施形態のように、第２ＡｌＧａＮ層４ｂを複数に分割して配置した構造の場合、第２ＡｌＧａＮ層４ｂが分割された位置それぞれにおいてＮｓが急変することになる。このため、図７中の一点鎖線で示したように、電界強度が高くなる位置が複数になる。しかしながら、電界強度が高くなる場所を複数箇所にできることから、それぞれの場所での最大電界強度が小さくなる。したがって、図６に示すように第２ＡｌＧａＮ層４ｂを１つのみ設ける構造と比較して、さらに耐圧向上を図ることが可能となる。
【００３５】
以上説明したように、本実施形態では、ＡｌＧａＮ層４を第１ＡｌＧａＮ層４ａおよび第２ＡｌＧａＮ層４ｂとし、上層側の第２ＡｌＧａＮ層４ｂについてはゲート構造部とドレイン電極９との間に複数に分割して配置した構造としている。そして、第１ＡｌＧａＮ層４ａのＡｌ混晶比ｘの方が第２ＡｌＧａＮ層４ｂのＡｌ混晶比ｙよりも大きくなるようにしている。このような構成とすることで、ノーマリーオフのデバイスとしつつ、阻止耐圧の低下を抑制でき、かつ、オン抵抗の上昇を抑制することが可能な半導体装置とすることができる。
【００３６】
ただし、第２ＡｌＧａＮ層４ｂを形成することによってオン抵抗を増加させることになることになるため、第２ＡｌＧａＮ層４ｂの面積は少ない方が好ましい。その反面、第２ＡｌＧａＮ層４ｂの面積を少なくすると、耐圧に影響を及ぼす。このため、所望の耐圧を確保しつつ、オン抵抗を低減できるように、第１ＡｌＧａＮ層４ａの単層のみが配置される部分と第２ＡｌＧａＮ層４ｂが配置される部分の面積比を設計パラメータとして用いて設計を行うのが好ましい。
【００３７】
なお、このように構成される半導体装置の製造方法は、基本的には従来と同様であるが、ＡｌＧａＮ層４の形成工程などが従来と異なったものとなる。すなわち、ＧａＮ層３の上にＡｌ混晶比を変えて第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂを順に積層したのち、所望のマスクを用いて第２ＡｌＧａＮ層４ｂをエッチングする。これにより、ゲート構造部の形成予定領域の近傍にのみ第２ＡｌＧａＮ層４ｂが残るようにする。そして、第２ＡｌＧａＮ層４ｂの表面から第１ＡｌＧａＮ層４ａを貫通してＧａＮ層３に達するように所望のマスクを用いてエッチングを行うことでリセス部５を形成する。さらに、ゲート絶縁膜形成工程、ゲート電極埋込およびパターニング工程などを行うことで、ゲート構造部を形成する。この後、層間絶縁膜の形成工程やソース電極８およびドレイン電極９の形成工程などを行うことで、本実施形態の半導体装置を製造することができる。このような製造方法において、エッチングによって第１、第２ＡｌＧａＮ層４ａ、４ｂの膜厚調整などを行ってＮｓを調整することはないため、これらの膜厚調整に起因するＮｓの大きな変動は生じず、制御性よく安定したデバイス特性が期待できる。第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂの間にはたとえばキャリアを生じない程度の非常に薄いＡｌＮなどの層を挿入し、第２ＡｌＧａＮ層４ｂをエッチングする際のエッチストッパとして使用しても良い。
【００３８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＡｌＧａＮ層４の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３９】
図８に示すように、本実施形態では、第２ＡｌＧａＮ層４ｂのうちゲート構造部に接する部分についてはライン状としているが、ゲート構造部から離れたものについては、第２ＡｌＧａＮ層４ｂをライン状ではなく、ドット状に配置した構造としている。具体的には、図８中の左右方向に沿うライン上だけでなく上下方向に沿うライン上においても第２ＡｌＧａＮ層４ｂを分割し、第２ＡｌＧａＮ層４ｂを網目状、換言すれば島状に配置した構造としている。
【００４０】
このように、第２ＡｌＧａＮ層４ｂを網目状に配置すると、第１実施形態と比較して第２ＡｌＧａＮ層４ｂの面積を少なくすることができる。第２ＡｌＧａＮ層４ｂが形成された領域ではＮｓが低くなるため、オン抵抗の増加要因となる。このため、本実施形態のように第２ＡｌＧａＮ層４ｂを網目状に配置してＮｓが低くなる面積を少なくすることで、オン抵抗を低減することが可能となる。
【００４１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対してＡｌＧａＮ層４の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４２】
図９に示すように、本実施形態でも、第２ＡｌＧａＮ層４ｂのうちゲート構造部に接する部分についてはライン状としているが、ゲート構造部から離れたものについては、第２ＡｌＧａＮ層４ｂをドット状に配置した構造としている。ただし、第２実施形態のように、第２ＡｌＧａＮ層４ｂをｙ方向に延設されたライン上において分割する構造ではなく、千鳥状に配置した構造としている。
【００４３】
このように、第２ＡｌＧａＮ層４ｂを千鳥状に配置すると、第２実施形態と比較して更に第２ＡｌＧａＮ層４ｂの面積を少なくすることができる。このため、よりオン抵抗を低減することが可能となる。
【００４４】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、第１実施形態に対してＡｌＧａＮ層４の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４５】
図１０に示すように、本実施形態では、第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂの間に第３ＡｌＧａＮ層４ｃを備えている。第３ＡｌＧａＮ層４ｃは、Ａｌ混晶比をｚとして、ＡｌzＧａ1-zＮで構成されている。第１ＡｌＧａＮ層４ａのＡｌ混晶比ｘ、第２ＡｌＧａＮ層４ｂのＡｌ混晶比ｙと比較して、第３ＡｌＧａＮ層４ｃのＡｌ混晶比ｚは大きくされている。また、第３ＡｌＧａＮ層４ｃの膜厚は、第１ＡｌＧａＮ層４ａや第２ＡｌＧａＮ層４ｂの膜厚よりも薄くされている。
【００４６】
このように、本実施形態では、第１ＡｌＧａＮ層４ａと第２ＡｌＧａＮ層４ｂの間に第３ＡｌＧａＮ層４ｃを備えた構造としている。ＡｌＧａＮ層のエッチングレートは、Ａｌ混晶比によって変化し、Ａｌ混晶比が高いほどエッチングレートが低くなる。このため、半導体装置の製造工程において、第２ＡｌＧａＮ層４ｂをエッチングによってパターニングする際に、第３ＡｌＧａＮ層４ｃをエッチストッパして用いることができる。これにより、第１ＡｌＧａＮ層４ａをより確実にエッチングすることなく、第２ＡｌＧａＮ層４ｂのパターンを行うことが可能となる。
【００４７】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態も、第１実施形態に対してＡｌＧａＮ層４の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４８】
図１１に示すように、半導体装置は、横型のＨＥＭＴが形成されることで素子動作が行われる動作領域１００、つまり素子形成領域と、その外側に備えられる素子分離領域２００とを有している。これら素子分離領域２００と動作領域１００との界面ではＮｓが急激に変化するため、電界が最も集中し易い。
【００４９】
このため、本実施形態では、素子分離領域２００に近いほど第２ＡｌＧａＮ層４ｂの面積が増える構造としている。具体的には、図１１に示すように、素子分離領域２００に近いほど分割された第２ＡｌＧａＮ層４ｂの個数が多くなるようにし、素子分離領域２００から離れた位置、つまり動作領域１００の内側の位置では第２ＡｌＧａＮ層４ｂの個数をそれよりも少ない一定数としている。
【００５０】
このように、素子分離領域２００に近づくほど第２ＡｌＧａＮ層４ｂの面積を増加させることにより、素子分離領域２００と動作領域１００との界面でのＮｓの変化を緩やかにすることが可能となる。このため、この界面近傍での電界強度を低下させることが可能となり、更に阻止耐圧を向上させることが可能となる。
【００５１】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５２】
例えば、上記各実施形態では、リセス部５の深さを、ＧａＮ層３の表面が露出する深さとしたが、これは一例を示したに過ぎない。例えば、リセス部５をＧａＮ層３の表層部が一部除去されるまでの深さとしても良いし、リセス部５の底面において２ＤＥＧキャリアが形成されない程度に第１ＡｌＧａＮ層４ａの一部が残る程度の深さとされていても良い。
【００５３】
また、上記各実施形態では、ゲート構造部とドレイン電極９との間にのみ第２ＡｌＧａＮ層４ｂを備え、ゲート構造部とソース電極８との間には第２ＡｌＧａＮ層４ｂを全く形成していない構造を例に挙げた。これも一例を示したに過ぎず、例えばゲート構造部とソース電極８との間において、ゲート構造部の側面から所定幅の第２ＡｌＧａＮ層４ｂを形成した構造としても良い。
【００５４】
さらに、上記各実施形態で示した第２ＡｌＧａＮ層４ｂのレイアウトについても一例を示したのであり、他のレイアウトとしても良い。例えば。第２ＡｌＧａＮ層４ｂをドット状に配置する場合、網目状や千鳥状の配置する場合に限らない。
【符号の説明】
【００５５】
１          基板
３          ＧａＮ層
４          ＡｌＧａＮ層
４ａ〜４ｃ  第１〜第３ＡｌＧａＮ層
５          リセス部
６          ゲート絶縁膜
７          ゲート電極
８          ソース電極
９          ドレイン電極
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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