(57)【特許請求の範囲】
【請求項１】
信号用の第１及び第２の端子と、
電圧印加用の第３及び第４の端子と、
前記第１の端子と前記第２の端子との間で直列に接続された複数の可変容量素子と、
前記第３の端子に接続され、電流を第１の方向に流す第１の電圧印加回路と、
前記第４の端子に接続され、電流を前記第１の方向に流す第２の電圧印加回路と、
前記第３の端子に接続され、電流を前記第１の方向とは逆方向である第２の方向に流す第３の電圧印加回路と、
前記第４の端子に接続され、電流を前記第２の方向に流す第４の電圧印加回路と、
を有し、
前記複数の可変容量素子のうち前記第１の端子に最も近い可変容量素子の前記第１の端子側の端部から前記第２の端子に最も近い可変容量素子の前記第２の端子側の端部まで順番に、
前記第１の端子に最も近い可変容量素子の前記第１の端子側の端部と、前記複数の可変容量素子のうちの２つの可変容量素子の接続部分と、前記第２の端子に最も近い可変容量素子の前記第２の端子側の端部とを含む複数の部分に、
前記第１の電圧印加回路と前記第４の電圧印加回路との接続部分と、前記第２の電圧印加回路と第３の電圧印加回路との接続部分とが交互に接続され、
前記第１の電圧印加回路及び前記第３の電圧印加回路の各々は、
前記第３の端子側に接続されるダイオードと前記ダイオードに接続される抵抗との組み合わせを複数含み、
前記第２の電圧印加回路及び前記第４の電圧印加回路の各々は、
前記第４の端子側に接続されるダイオードと前記ダイオードに接続される抵抗との組み合わせを１又は複数含む、
可変容量デバイス。
【請求項２】
請求項１記載の可変容量デバイスを含むアンテナ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量デバイス及び当該可変容量デバイスを用いたアンテナ装置に関する。
【背景技術】
【０００２】
例えば、携帯フェリカ用のＮＦＣ（Near Field Communication：近距離無線通信）モジュールでは、アンテナのコイルのばらつきにより１３．５６ＭＨｚの共振周波数がシフトして受信感度が劣化してしまうという現象が起きる。そのため、キャパシタを含む周波数調整回路をモジュールに組み込み、出荷時に全ての機器を検査し、キャパシタの容量を微調整して、共振周波数のずれを補正する。
【０００３】
従来、固定の容量素子にＦＥＴ（Field Effect Transistor）スイッチを直列に接続したスイッチトキャパシタが利用されていた。そして、予め出荷検査にて切り替え設定を制御用ＩＣ（Integrated Circuit）に書き込んでおいて、ＮＦＣの使用時にＦＥＴを切り替えてキャパシタの容量を微調整する。
【０００４】
一方、近年ＦＥＴスイッチよりも安価で、耐圧に優れた汎用のセラミックコンデンサへの置き換えが検討されている。セラミックコンデンサ材料はＤＣバイアス電圧の印加に伴って容量が減少する特性を有しており、この特性を積極的に利用するものである。
【０００５】
但し、セラミックコンデンサの容量が経時変化するという問題等から、焼結体ではなく薄膜によって形成された誘電体層を含む可変容量素子を複数用いた可変容量デバイスの採用が検討されている。
【０００６】
しかしながら、従来の可変容量素子は、その構造から方向性を有するため、実装方向を間違えると電圧を印加しても十分な容量可変率を得ることができない可能性がある。
【０００７】
例えば、図１（ａ）及び（ｂ）に従来の可変容量デバイスの構成例を示す。従来の可変容量デバイスには、入力端子ＩＮと出力端子ＯＵＴの間に可変容量素子Ｃ１０１乃至Ｃ１０４が直列に接続されており、左右にバイアス印加用の端子Ｘ及びＹが設けられている。図１（ａ）に示すように、３つの抵抗を介して可変容量素子Ｃ１０１乃至Ｃ１０４に接続する端子ＸをグランドＧＮＤに接続し、２つの抵抗を介して可変容量素子Ｃ１０１乃至Ｃ１０４に接続する端子Ｙに所定の電圧ＤＣ＋を印加するのが正しい接続態様（正接続とも呼ぶ）である。電流は、端子Ｙから端子Ｘに向けて矢印で示すような方向に流れる。
【０００８】
一方、図１（ｂ）に示すように、端子ＹをグランドＧＮＤに接続し、端子Ｘに所定の電圧ＤＣ＋を印加するのは、誤った接続態様（逆接続とも呼ぶ）である。この場合、電流は、端子Ｘから端子Ｙに向けて矢印で示すような方向に流れ、可変容量素子Ｃ１０１及びＣ１０４には電流は流れず、印加電圧の変化もない。
【０００９】
例えば、図２に示すように、正接続の場合、ＤＣ＋＝０Ｖであれば可変容量素子Ｃ１０１乃至Ｃ１０４の各容量が４００ｎＦであり、ＤＣ＋＝＋３Ｖであれば可変容量素子Ｃ１０１乃至Ｃ１０４の各容量が３３％減って２６８ｎＦとなる。そうすると、全体としてはＤＣ＋＝０Ｖであれば１００ｎＦで、ＤＣ＋＝＋３Ｖであれば６７ｎＦとなるので、全体としても容量は３３％変化する。
【００１０】
一方、逆接続の場合、可変容量素子Ｃ１０２及びＣ１０３の容量は、ＤＣ＋＝＋３Ｖであれば３３％減って２６８ｎＦとなるが、可変容量素子Ｃ１０１及びＣ１０４の容量は変化しない。従って、全体としてはＤＣ＋＝０Ｖであれば１００ｎＦで、ＤＣ＋＝＋３Ｖでも８０ｎＦとなるので、全体として容量は２０％しか変化しない。
【００１１】
これでは、キャパシタの容量を十分調整できず、共振周波数のずれを十分に補正できない場合が生ずる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−５５５７０号公報
【特許文献２】特開２０１１−１１９４８２号公報
【特許文献３】特開２００８−６６６８２号公報
【特許文献４】特開２００５−６４４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従って、本発明の目的は、一側面によれば、方向性を有しない可変容量デバイス及び当該可変容量デバイスを用いたアンテナ装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る可変容量デバイスは、（Ａ）信号用の第１及び第２の端子と、（Ｂ）電圧印加用の第３及び第４の端子と、（Ｃ）第１の端子と第２の端子との間で直列に接続された複数の可変容量素子と、（Ｄ）第３の端子に接続され、電流を第１の方向に流す第１の電圧印加回路と、（Ｅ）第４の端子に接続され、電流を第１の方向に流す第２の電圧印加回路と、（Ｆ）第３の端子に接続され、電流を第１の方向とは逆方向である第２の方向に流す第３の電圧印加回路と、（Ｇ）第４の端子に接続され、電流を第２の方向に流す第４の電圧印加回路とを有する。そして、複数の可変容量素子のうち第１の端子に最も近い可変容量素子の第１の端子側の端部から第２の端子に最も近い可変容量素子の第２の端子側の端部まで順番に、第１の端子に最も近い可変容量素子の第１の端子側の端部と、上記複数の可変容量素子のうちの２つの可変容量素子の接続部分と、第２の端子に最も近い可変容量素子の第２の端子側の端部とを含む複数の部分に、第１の電圧印加回路と第４の電圧印加回路との接続部分と、第２の電圧印加回路と第３の電圧印加回路との接続部分とが交互に接続される。
【発明の効果】
【００１５】
一側面によれば、方向性を有しない可変容量デバイスが得られるようになる。
【図面の簡単な説明】
【００１６】
【図１】図１は、従来の可変容量デバイスを説明するための図である。
【図２】図２は、従来の可変容量デバイスを説明するための図である。
【図３】図３は、本発明の第１の実施の形態に係る可変容量デバイスの回路構成例を示す図である。
【図４】図４は、第１の態様でバイアス電圧を印加した場合における電流の流れを模式的に示す図である。
【図５】図５は、第２の態様でバイアス電圧を印加した場合における電流の流れを模式的に示す図である。
【図６】図６は、本実施の形態に係る容量の変化率を説明するための図である。
【図７】図７は、可変容量デバイスの実装例を示す下面図である。
【図８】図８は、アンテナ装置の構成例を示す図である。
【図９】図９は、第１の実施の形態における第１の変形例を示す図である。
【図１０】図１０は、第１の実施の形態における第２の変形例を示す図である。
【図１１】図１１は、本発明の第２の実施の形態に係る可変容量デバイスの回路構成例を示す図である。
【図１２】図１２は、第１の態様でバイアス電圧を印加した場合における電流の流れを模式的に示す図である。
【図１３】図１３は、第２の態様でバイアス電圧を印加した場合における電流の流れを模式的に示す図である。
【発明を実施するための形態】
【００１７】
［第１の実施の形態］
図３に本発明の第１の実施の形態に係る可変容量デバイスの回路例を示す。本実施の形態でも、信号用の端子Ｃ及びＤとの間に、可変容量素子Ｃ１乃至Ｃ４が直列に接続されている。また、本実施の形態に係る可変容量デバイスは、ダイオードＤ１乃至Ｄ１０と抵抗Ｒ１乃至Ｒ１０も有する。例えば、ダイオードＤ１乃至Ｄ１０は同一の特性を有し、抵抗Ｒ１乃至Ｒ１０も同一の抵抗値を有する。
【００１８】
そして、可変容量素子Ｃ１の端子Ｃ側の端部と、可変容量素子Ｃ１と可変容量素子Ｃ２との接続部分と、可変容量素子Ｃ２と可変容量素子Ｃ３との接続部分と、可変容量素子Ｃ３と可変容量素子Ｃ４との接続部分と、可変容量素子Ｃ４の端子Ｄ側の端部との各々には、端子Ａと端子Ｂとの間に印加されるバイアス電圧を伝えるために、抵抗とダイオードとの直列回路が端子Ａ側と端子Ｂ側とに接続される。
【００１９】
図３の例では、ダイオードＤ１と一端が当該ダイオードＤ１のアノードに接続された抵抗Ｒ１との第１の直列回路において、ダイオードＤ１のカソードは端子Ａに接続され、抵抗Ｒ１の他端は可変容量素子Ｃ１の一端に接続される。この第１の直列回路では、端子Ａから可変容量素子Ｃ１へは電流が流れないようになっている。
【００２０】
また、ダイオードＤ３と一端が当該ダイオードＤ３のカソードに接続された抵抗Ｒ３との第２の直列回路において、ダイオードＤ３のアノードは端子Ａに接続され、抵抗Ｒ３の他端は可変容量素子Ｃ１とＣ２の接続部分に接続される。この第２の直列回路では、端子Ａから可変容量素子Ｃ１及びＣ２へ電流が流れるようになっている。
【００２１】
さらに、ダイオードＤ５と一端が当該ダイオードＤ５のアノードに接続された抵抗Ｒ５との第３の直列回路において、ダイオードＤ５のカソードは端子Ａに接続され、抵抗Ｒ５の他端は可変容量素子Ｃ２とＣ３の接続部分に接続される。この第３の直列回路では、端子Ａから可変容量素子Ｃ２及びＣ３へは電流が流れないようになっている。また、第３の直列回路と、第１の直列回路は同じである。
【００２２】
また、ダイオードＤ７と一端が当該ダイオードＤ７のカソードに接続された抵抗Ｒ７との第４の直列回路において、ダイオードＤ７のアノードは端子Ａに接続され、抵抗Ｒ７の他端は可変容量素子Ｃ３とＣ４の接続部分に接続される。この第４の直列回路では、端子Ａから可変容量素子Ｃ３及びＣ４へ電流が流れるようになっている。また、第４の直列回路と、第２の直列回路は同じである。
【００２３】
さらに、ダイオードＤ９と一端が当該ダイオードＤ９のアノードに接続された抵抗Ｒ９との第５の直列回路において、ダイオードＤ９のカソードは端子Ａに接続され、抵抗Ｒ９の他端は可変容量素子Ｃ４の一端に接続される。この第５の直列回路では、端子Ａから可変容量素子Ｃ４へは電流が流れないようになっている。また、第５の直列回路と、第１及び第３の直列回路は同じである。
【００２４】
一方、ダイオードＤ２と一端が当該ダイオードＤ２のアノードに接続された抵抗Ｒ２との第６の直列回路において、ダイオードＤ２のカソードは端子Ｂに接続され、抵抗Ｒ２の他端は可変容量素子Ｃ１の一端に接続される。この第６の直列回路では、端子Ｂから可変容量素子Ｃ１へは電流が流れないようになっている。
【００２５】
また、ダイオードＤ４と一端が当該ダイオードＤ４のカソードに接続された抵抗Ｒ４との第７の直列回路において、ダイオードＤ４のアノードは端子Ｂに接続され、抵抗Ｒ４の他端は可変容量素子Ｃ１とＣ２の接続部分に接続される。この第７の直列回路では、端子Ｂから可変容量素子Ｃ１及びＣ２へ電流が流れるようになっている。
【００２６】
さらに、ダイオードＤ６と一端が当該ダイオードＤ６のアノードに接続された抵抗Ｒ６との第８の直列回路において、ダイオードＤ６のカソードは端子Ｂに接続され、抵抗Ｒ６の他端は可変容量素子Ｃ２とＣ３の接続部分に接続される。この第８の直列回路では、端子Ｂから可変容量素子Ｃ２及びＣ３へは電流が流れないようになっている。また、第８の直列回路と、第６の直列回路は同じである。
【００２７】
また、ダイオードＤ８と一端が当該ダイオードＤ８のカソードに接続された抵抗Ｒ８との第９の直列回路において、ダイオードＤ８のアノードは端子Ｂに接続され、抵抗Ｒ８の他端は可変容量素子Ｃ３とＣ４の接続部分に接続される。この第９の直列回路では、端子Ｂから可変容量素子Ｃ３及びＣ４へ電流が流れるようになっている。また、第９の直列回路と、第７の直列回路は同じである。
【００２８】
さらに、ダイオードＤ１０と一端が当該ダイオードＤ１０のアノードに接続された抵抗Ｒ１０との第１０の直列回路において、ダイオードＤ１０のカソードは端子Ｂに接続され、抵抗Ｒ１０の他端は可変容量素子Ｃ４の一端に接続される。この第１０の直列回路では、端子Ｂから可変容量素子Ｃ４へは電流が流れないようになっている。また、第１０の直列回路と、第６及び第８の直列回路は同じである。
【００２９】
このように、端子Ａには、上から順番に、端子Ａ側に電流を流すようにする直列回路（第１、第３及び第５の直列回路）と、端子Ａ側に電流を流さないようにする直列回路（第２及び第４の直列回路）とを交互に接続するようになっている。
【００３０】
一方、端子Ｂには、上から順番に、端子Ｂ側に電流を流すようにする直列回路（第６、第８及び第１０の直列回路）と、端子Ｂ側に電流を流さないようにする直列回路（第７及び第９の直列回路）とを交互に接続するようになっている。
【００３１】
そうすると、第１乃至第１０の直列回路は、端子Ｃと端子Ｄとを結ぶ直線に対して線対称となるように接続される。
【００３２】
このような構成を採用すれば、図４に示すように、端子ＡをグランドＧＮＤに接続し、端子ＢにＤＣ＋を印加する場合には、矢印で示すように、第７の直列回路と第９の直列回路とを電流が流れ、さらに、可変容量素子Ｃ１乃至Ｃ４を介して、第１の直列回路と第３の直列回路と第５の直列回路とを電流が流れる。このように、可変容量素子Ｃ１乃至Ｃ４の左右に配置した２つのはしご状の直列回路において、１段ずつ左右交互に端子Ｂから端子Ａの方向に電流が流れる直列回路が現れる。すなわち、可変容量素子Ｃ１乃至Ｃ４のいずれについてもバイアス電圧が印加されることになる。
【００３３】
一方、図５に示すように、端子ＢをグランドＧＮＤに接続し、端子ＡにＤＣ＋を印加する場合には、矢印で示すように、第２の直列回路と第４の直列回路とを電流が流れ、さらに、可変容量素子Ｃ１乃至Ｃ４を介して、第６の直列回路と第８の直列回路と第１０の直列回路とを電流が流れる。図５の例でも、可変容量素子Ｃ１乃至Ｃ４の左右に配置した２つのはしご状の直列回路において、１段ずつ左右交互に端子Ａから端子Ｂの方向に電流が流れる直列回路が現れる。すなわち、可変容量素子Ｃ１乃至Ｃ４のいずれについてもバイアス電圧が印加されることになる。
【００３４】
このよう第１乃至第１０の直列回路は、可変容量素子Ｃ１乃至Ｃ４に対する電圧印加のための回路として作用する。
【００３５】
従って、図４及び図５のように接続した場合、いずれの場合も、図６に示すように、ＤＣ＋＝＋３Ｖであれば可変容量素子Ｃ１乃至Ｃ４の各々が、３２％容量が変化するので、全体としても３２％容量が変化する。従来構成を正接続で接続した場合には可変率は３３％であったが、この例ではダイオードの影響などにより１％可変率が減少している。しかし、従来構成を逆接続で接続した場合における可変率の減少と比べれば影響は非常に小さい。
【００３６】
図３に示すような回路構成を、例えば図７（下面図）のような直方体状の可変容量デバイス１００に薄膜化して実装した場合、端子Ｃを可変容量デバイス１００の外部端子ｃに接続させ、端子Ｄを可変容量デバイス１００の外部端子ｄに接続させ、端子Ａを可変容量デバイス１００の外部端子ａに接続させ、端子Ｂを可変容量デバイス１００の外部端子ｂに接続させる。このような可変容量デバイス１００は、長手方向に沿って設けられたＺ−Ｚ’中央直線で左右対称であるから、外部端子ａと外部端子ｂとを区別する必要はなく、実装の誤りが生じない。なお、外部端子ａ乃至ｄの配置及び形状については従来のものと同じである。
【００３７】
なお、本実施の形態に係る可変容量デバイス１００を用いたアンテナ装置は例えば図８に示すような構成を有する。アンテナ装置は、信号処理及び制御回路２００と、ＤＣカットのためのキャパシタＣDCcutと、可変容量デバイス１００と、アンテナとして用いられるコイルＬとを有する。信号処理及び制御回路２００は、コイルＬで受信される信号を適切に復調できるようにするため、可変容量デバイス１００に対して適切な電圧を印加するようになっている。
【００３８】
本実施の形態に係る可変容量デバイス１００を採用すれば、このようなアンテナ装置を製造する際に、可変容量デバイス１００の左右の向きを留意せずに実装できるようになる。
【００３９】
なお、図３には、可変容量素子を４つ直列に接続する例を示したが、可変容量素子の数については２以上の偶数であればよい。
【００４０】
また、上で述べた例では、各直列回路において、可変容量素子Ｃ１乃至Ｃ４に近い方から抵抗、ダイオードの順番で素子を配置する例を示したが、図９に示すように、逆の順番に配置するようにしても良い。
【００４１】
さらに、上で述べた例では、直列回路は、可変容量素子Ｃ１乃至Ｃ４を通る直線に対して線対称になるように配置していたが、図１０に示すように、例えば片側の直列回路については、可変容量素子Ｃ１乃至Ｃ４に近い方からダイオード、抵抗の順番に配置する場合もある。
【００４２】
さらに、ダイオード及び抵抗の順番を、各直列回路について任意の順番にする場合もある。
【００４３】
［第２の実施の形態］
図１１に本発明の第２の実施の形態に係る可変容量デバイスの回路例を示す。本実施の形態でも、信号用の端子Ｅ及びＦとの間に、可変容量素子Ｃ１乃至Ｃ４が直列に接続されている。また、本実施の形態に係る可変容量デバイスは、ダイオードＤ１１乃至Ｄ１４と抵抗Ｒ１１乃至Ｒ２０も有する。例えば、ダイオードＤ１１乃至Ｄ１４は同一の特性を有し、抵抗Ｒ１１乃至Ｒ２０も同一の抵抗値を有する。このように、第１の実施の形態に係るダイオードＤ１、Ｄ５及びＤ９は、ダイオードＤ１１に統合され、ダイオードＤ３及びＤ７は、ダイオードＤ１２に統合され、ダイオードＤ２、Ｄ６及びＤ１０は、ダイオードＤ１４に統合され、ダイオードＤ４及びＤ８は、ダイオードＤ１３に統合された。
【００４４】
そして、可変容量素子Ｃ１の端子Ｅ側の端部と、可変容量素子Ｃ１と可変容量素子Ｃ２との接続部分と、可変容量素子Ｃ２と可変容量素子Ｃ３との接続部分と、可変容量素子Ｃ３と可変容量素子Ｃ４との接続部分と、可変容量素子Ｃ４の端子Ｆ側の端部とには、端子Ｇと端子Ｈとの間に印加されるバイアス電圧を伝えるために、第１乃至第４の電圧印加回路が、端子Ｇ側と端子Ｈ側とに接続される。
【００４５】
図１１の例では、端子Ｇから、可変容量素子Ｃ１と端子Ｅとの接続部分と、可変容量素子Ｃ２と可変容量素子Ｃ３との接続部分と、可変容量素子Ｃ４と端子Ｆとの接続部分とへ電流が流れないようにするため、第１の電圧印加回路が設けられている。すなわち、第１の電圧印加回路は、端子Ｇにカソードが接続されたダイオードＤ１１と、一端がダイオードＤ１１のアノードに接続され且つ他端が可変容量素子Ｃ１と端子Ｅとの接続部分に接続された抵抗Ｒ１１と、一端がダイオードＤ１１のアノードに接続され且つ他端が可変容量素子Ｃ２と可変容量素子Ｃ３との接続部分に接続された抵抗Ｒ１５と、一端がダイオードＤ１１のアノードに接続され且つ他端が可変容量素子Ｃ４と端子Ｆとの接続部分に接続された抵抗Ｒ１９とを有する。ダイオードＤ１１は、抵抗Ｒ１１、Ｒ１５及びＲ１９によって共用されており、ダイオードＤ１１との組み合わせによって、第１の実施の形態に係る第１、第３及び第５の直列回路が実質的に形成される。
【００４６】
また、端子Ｇから、可変容量素子Ｃ１と可変容量素子Ｃ２との接続部分と、可変容量素子Ｃ３と可変容量素子Ｃ４との接続部分とへ電流が流れるようにするため、第３の電圧印加回路が設けられている。すなわち、第３の電圧印加回路は、端子Ｇにアノードが接続されたダイオードＤ１２と、一端がダイオードＤ１２のカソードに接続され且つ他端が可変容量素子Ｃ１と可変容量素子Ｃ２との接続部分に接続された抵抗Ｒ１３と、一端がダイオードＤ１２のカソードに接続され且つ他端が可変容量素子Ｃ３と可変容量素子Ｃ４との接続部分に接続された抵抗Ｒ１７とを有する。ダイオードＤ１２は、抵抗Ｒ１３及びＲ１７によって共用されており、ダイオードＤ１２との組み合わせによって、第１の実施の形態に係る第２及び第４の直列回路が実質的に形成される。
【００４７】
同様に、端子Ｈから、可変容量素子Ｃ１と端子Ｅとの接続部分と、可変容量素子Ｃ２と可変容量素子Ｃ３との接続部分と、可変容量素子Ｃ４と端子Ｆとの接続部分とへ電流が流れないようにするため、第４の電圧印加回路が設けられている。すなわち、第４の電圧印加回路は、端子Ｈにカソードが接続されたダイオードＤ１４と、一端がダイオードＤ１４のアノードに接続され且つ他端が可変容量素子Ｃ１と端子Ｅとの接続部分に接続された抵抗Ｒ１２と、一端がダイオードＤ１４のアノードに接続され且つ他端が可変容量素子Ｃ２と可変容量素子Ｃ３との接続部分に接続された抵抗Ｒ１６と、一端がダイオードＤ１４のアノードに接続され且つ他端が可変容量素子Ｃ４と端子Ｆとの接続部分に接続された抵抗Ｒ２０とを有する。ダイオードＤ１４は、抵抗Ｒ１２、Ｒ１６及びＲ２０によって共用されており、ダイオードＤ１４との組み合わせによって、第１の実施の形態に係る第６、第８及び第１０の直列回路が実質的に形成される。
【００４８】
また、端子Ｈから、可変容量素子Ｃ１と可変容量素子Ｃ２との接続部分と、可変容量素子Ｃ３と可変容量素子Ｃ４との接続部分とへ電流が流れるようにするため、第２の電圧印加回路が設けられている。すなわち、第２の電圧印加回路は、端子Ｈにアノードが接続されたダイオードＤ１３と、一端がダイオードＤ１３のカソードに接続され且つ他端が可変容量素子Ｃ１と可変容量素子Ｃ２との接続部分に接続された抵抗Ｒ１４と、一端がダイオードＤ１３のカソードに接続され且つ他端が可変容量素子Ｃ３と可変容量素子Ｃ４との接続部分に接続された抵抗Ｒ１８とを有する。ダイオードＤ１３は、抵抗Ｒ１４及びＲ１８によって共用されており、ダイオードＤ１３との組み合わせによって、第１の実施の形態に係る第７及び第９の直列回路が実質的に形成される。
【００４９】
このように、端子Ｅと可変容量素子Ｃ１との接続部分、可変容量素子Ｃ１と可変容量素子Ｃ２との接続部分、可変容量素子Ｃ２と可変容量素子Ｃ３との接続部分、可変容量素子Ｃ３と可変容量素子Ｃ４との接続部分、可変容量素子Ｃ４と端子Ｄとの接続部分の順番に、端子Ｇに接続された第１の電圧印加回路と第３の電圧印加回路とが交互に接続される。
【００５０】
同様に、端子Ｅと可変容量素子Ｃ１との接続部分、可変容量素子Ｃ１と可変容量素子Ｃ２との接続部分、可変容量素子Ｃ２と可変容量素子Ｃ３との接続部分、可変容量素子Ｃ３と可変容量素子Ｃ４との接続部分、可変容量素子Ｃ４と端子Ｄとの接続部分の順番に、端子Ｈに接続された第２の電圧印加回路と第４の電圧印加回路とが交互に接続される。
【００５１】
よって、図１１からも分かるように、端子Ｅと端子Ｆとを結ぶ直線に対して、第１及び第３の電圧印加回路と第４及び第２の電圧印加回路とが線対称となっている。
【００５２】
このような構成を採用すれば、図１２に示すように、端子ＧをグランドＧＮＤに接続し、端子ＨにＤＣ＋を印加する場合には、矢印で示すように、第１の電圧印加回路と第２の電圧印加回路とに電流が流れる。このように、可変容量素子Ｃ１乃至Ｃ４の左右に配置した２つのはしご状の抵抗において、１段ずつ左右交互に端子Ｈから端子Ｇの方向に電流が流れる抵抗が現れる。すなわち、可変容量素子Ｃ１乃至Ｃ４のいずれについてもバイアス電圧が印加されることになる。
【００５３】
一方、図１３に示すように、端子ＨをグランドＧＮＤに接続し、端子ＧにＤＣ＋を印加する場合には、矢印で示すように、第３の電圧印加回路と第４の電圧印加回路とに電流が流れる。図１３の例でも、可変容量素子Ｃ１乃至Ｃ４の左右に配置した２つのはしご状の抵抗において、１段ずつ左右交互に端子Ｇから端子Ｈの方向に電流が流れる抵抗が現れる。すなわち、可変容量素子Ｃ１乃至Ｃ４のいずれについてもバイアス電圧が印加されることになる。
【００５４】
このような構成を採用した場合であっても、第１の実施の形態について述べた図６に示すような容量の可変率が実現される。
【００５５】
さらに、図７に示すような直方体状の可変容量デバイス１００に薄膜化して実装するようにしても良い。
【００５６】
さらに、図８に示すように、その可変容量デバイス１００をアンテナ装置に用いるようにしても良い。
【００５７】
このように、本実施の形態に係る可変容量デバイス１００を採用しても、このようなアンテナ装置を製造する際に、可変容量デバイス１００の左右の向きを留意せずに実装できるようになる。
【００５８】
なお、図１１には、可変容量素子を４つ直列に接続する例を示したが、可変容量素子の数については２以上の偶数であればよい。
【００５９】
以上述べた本発明の実施の形態をまとめると、以下のようになる。
【００６０】
実施の形態の第１の態様に係る可変容量デバイスは、（Ａ）信号用の第１及び第２の端子と、電圧印加用の第３及び第４の端子と、（Ｂ）第１の端子と第２の端子との間で直列に接続された複数の可変容量素子と、（Ｃ）電流を第１の方向に流す複数の第１および第２の電圧印加回路と、（Ｄ）電流を第１の方向とは逆方向である第２の方向に流す複数の第３および第４の電圧印加回路とを有する。そして、（ｄ１）複数の可変容量素子のうち第１の端子に最も近い可変容量素子の第１の端子側の端部と、第２の端子に最も近い可変容量素子の第２の端子側の端部と、複数の可変容量素子のうちの２つの可変容量素子の接続部分とに、複数の第１の電圧印加回路のうちの１つの第１の電圧印加回路と複数の第３の電圧印加回路のうちの１つの第３の電圧印加回路とが接続される。また、（ｄ２）第１の端子に最も近い可変容量素子から第２の端子に最も近い可変容量素子まで、第１の電圧印加回路と第３の電圧印加回路とがこの順番で交互に接続され、その一方は第３の端子に接続される。さらに、（ｄ３）第１の端子に最も近い可変容量素子から第２の端子に最も近い可変容量素子まで、第４の電圧印加回路と第２の電圧印加回路とがこの順番で交互に接続され、その一方は第４の端子に接続される。
【００６１】
このような回路を採用することで、第３の端子をグランドに接続する場合であっても、第４の端子をグランドに接続する場合であっても、各可変容量素子に適切な電圧が印加されるようになるため、方向性を有しない可変容量デバイスが形成されるようになる。
【００６２】
なお、複数の第１から第４の電圧印加回路の各々が、ダイオードと抵抗とが直列に接続された直列回路である場合もある。このようにすれば安価なデバイスが形成できる。
【００６３】
さらに、複数の可変容量素子のうち第１の端子に最も近い可変容量素子の第１の端子側の端部と、第２の端子に最も近い可変容量素子の第２の端子側の端部と、複数の可変容量素子のうちの２つの可変容量素子の接続部分との各々に、直列回路における抵抗を接続するようにしても良い。この場合、第３の端子及び第４の端子に、直列回路におけるダイオードを接続するようになる。このようにすれば、直列に接続された可変容量素子に対して電圧印加回路が線対称に配置され、製造が容易になる。
【００６４】
なお、このような可変容量デバイスを含むようなアンテナ装置も形成できる。
【００６５】
実施の形態の第２の態様に係る可変容量デバイスは、（Ａ）信号用の第１及び第２の端子と、（Ｂ）電圧印加用の第３及び第４の端子と、（Ｃ）第１の端子と第２の端子との間で直列に接続された複数の可変容量素子と、（Ｄ）第３の端子に接続され、電流を第１の方向に流す第１の電圧印加回路と、（Ｅ）第４の端子に接続され、電流を第１の方向に流す第２の電圧印加回路と、（Ｆ）第３の端子に接続され、電流を第１の方向とは逆方向である第２の方向に流す第３の電圧印加回路と、（Ｇ）第４の端子に接続され、電流を第２の方向に流す第４の電圧印加回路とを有する。そして、複数の可変容量素子のうち第１の端子に最も近い可変容量素子の第１の端子側の端部から第２の端子に最も近い可変容量素子の第２の端子側の端部まで順番に、第１の端子に最も近い可変容量素子の第１の端子側の端部と、上記複数の可変容量素子のうちの２つの可変容量素子の接続部分と、第２の端子に最も近い可変容量素子の第２の端子側の端部とを含む複数の部分に、第１の電圧印加回路と第４の電圧印加回路との接続部分と、第２の電圧印加回路と第３の電圧印加回路との接続部分とが交互に接続される。
【００６６】
このような構成においても、第３の端子をグランドに接続する場合であっても、第４の端子をグランドに接続する場合であっても、各可変容量素子に適切な電圧が印加されるようになるため、方向性を有しない可変容量デバイスが形成されるようになる。
【００６７】
なお、上で述べた第１の電圧印加回路及び第３の電圧印加回路の各々は、第３の端子側に接続されるダイオードとダイオードに接続される抵抗との組み合わせを複数含むようにしてもよい。また、上で述べた第２の電圧印加回路及び第４の電圧印加回路の各々は、第４の端子側に接続されるダイオードとダイオードに接続される抵抗との組み合わせを１又は複数含むようにしても良い。
【００６８】
一方、上で述べた第１の電圧印加回路及び第３の電圧印加回路の各々は、第３の端子側に接続されるダイオードとダイオードに接続される複数の抵抗とを含むようにしても良い。また、上で述べた第２の電圧印加回路及び第４の電圧印加回路の各々は、第４の端子側に接続されるダイオードとダイオードに接続される１又は複数の抵抗とを含むようにしてもよい。このような構成の方がより安価に製造できるようになる。
【００６９】
以上述べた構成については、実施の形態にて具体的に説明されているが、実施の形態に限定されるものではない。
【符号の説明】
【００７０】
１００  可変容量デバイス
Ｃ１乃至Ｃ４  可変容量素子
Ｒ１乃至Ｒ２０  抵抗
Ｄ１乃至Ｄ１４  ダイオード
【図１】
0006408964.tif 000002
【図２】
0006408964.tif 000003
【図３】
0006408964.tif 000004
【図４】
0006408964.tif 000005
【図５】
0006408964.tif 000006
【図６】
0006408964.tif 000007
【図７】
0006408964.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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