(57)【特許請求の範囲】
【請求項１】
リング状形状を有し、第１の接続部と、前記第１の接続部よりも内側に設けられた第２の接続部と、を有する第１の双方向ダイオードと、
前記リング状形状の内側に設けられ、第１の半導体素子電極と、第２の半導体素子電極と、制御電極と、を有し、前記第１の半導体素子電極は前記第１の接続部と電気的に接続されており、前記第２の半導体素子電極は前記制御電極と電気的に接続された半導体素子と、
前記リング状形状の内側に設けられ、第１の抵抗電極と、第２の抵抗電極と、を有し前記第１の抵抗電極は前記第２の接続部及び前記制御電極に電気的に接続された第１の抵抗素子と、
前記リング状形状の内側に設けられ、一方の電極は前記第２の抵抗電極に電気的に接続され他方の電極は前記第２の半導体素子電極に電気的に接続された第２の双方向ダイオードと、
前記リング状形状の内側に設けられ、前記第２の抵抗電極に電気的に接続された第２の抵抗素子と、
を備え、
前記半導体素子はＭＯＳＦＥＴ又はＩＧＢＴであり、前記第１の抵抗素子及び前記第２の抵抗素子は、前記第２の双方向ダイオードの周囲に設けられ、前記第１の双方向ダイオードの逆方向電圧は前記半導体素子の真性耐圧以上であり、前記第１の双方向ダイオードの逆方向電圧は前記第２の双方向ダイオードの逆方向電圧以上であり、前記第２の双方向ダイオードの逆方向電圧は前記半導体素子のゲート定格電圧より高く、前記半導体素子のゲート膜破壊電圧より低い半導体装置。
【請求項２】
前記第１の双方向ダイオードと前記第２の双方向ダイオードと前記第１の抵抗素子と前記第２の抵抗素子はポリシリコンを含む請求項１記載の半導体装置。
【請求項３】
前記第１の抵抗素子の第１のポリシリコンに含まれる不純物と前記第２の抵抗素子の第２のポリシリコンに含まれる不純物は、種類が互いに同じであり濃度が互いに等しい請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メカニカルリレー等の駆動に用いられるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においては、ドレインにメカニカルリレーのコイル等の誘導性負荷が直接接続される。そのため、サージ電圧やアバランシェ破壊からＭＯＳＦＥＴを保護することが好ましい。
【０００３】
ＭＯＳＦＥＴの保護のため、様々な回路がこれまでに用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１０９５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、小型化された半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、リング状形状を有し、第１の接続部と、第１の接続部よりも内側に設けられた第２の接続部と、を有する第１の双方向ダイオードと、リング状形状の内側に設けられ、第１の半導体素子電極と、第２の半導体素子電極と、制御電極と、を有し、第１の半導体素子電極は第１の接続部と電気的に接続されており、第２の半導体素子電極は制御電極と電気的に接続された半導体素子と、リング状形状の内側に設けられ、第１の抵抗電極と、第２の抵抗電極と、を有し第１の抵抗電極は第２の接続部及び制御電極に電気的に接続された第１の抵抗素子と、リング状形状の内側に設けられ、一方の電極は第２の抵抗電極に電気的に接続され他方の電極は第２の半導体素子電極に電気的に接続された第２の双方向ダイオードと、リング状形状の内側に設けられ、第２の抵抗電極に電気的に接続された第２の抵抗素子と、を備え、前記半導体素子はＭＯＳＦＥＴ又はＩＧＢＴであり、第１の抵抗素子及び第２の抵抗素子は、第２の双方向ダイオードの周囲に設けられ、第１の双方向ダイオードの逆方向電圧は半導体素子の真性耐圧以上であり、第１の双方向ダイオードの逆方向電圧は第２の双方向ダイオードの逆方向電圧以上であり、第２の双方向ダイオードの逆方向電圧は半導体素子のゲート定格電圧より高く、半導体素子のゲート膜破壊電圧より低い半導体装置。
【図面の簡単な説明】
【０００７】
【図１】本実施形態の半導体装置が構成する電気回路の模式図である。
【図２】本実施形態の半導体装置の模式図である。
【図３】本実施形態の半導体装置の内部構造の模式図である。
【図４】本実施形態の比較形態となる半導体装置の模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて本発明の実施形態を説明する。
【０００９】
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【００１０】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１１】
（実施形態）
本実施形態の半導体装置は、リング状形状を有し、第１の接続部と、第１の接続部よりも内側に設けられた第２の接続部と、を有する第１の双方向ダイオードと、リング状形状の内側に設けられ、第１の半導体素子電極と、第２の半導体素子電極と、制御電極と、を有し、第１の半導体素子電極は第１の接続部と電気的に接続され、第２の半導体素子電極は制御電極と電気的に接続された半導体素子と、第１の抵抗電極と、第２の抵抗電極と、を有し第１の抵抗電極は第２の接続部及び制御電極に電気的に接続された第１の抵抗素子と、一方の電極は第２の抵抗電極に電気的に接続され他方の電極は第２の半導体素子電極に電気的に接続された第２の双方向ダイオードと、第２の抵抗電極に電気的に接続された第２の抵抗素子と、を備える。
【００１２】
図１は、本実施形態の半導体装置１００が構成する電気回路２００の模式図である。
【００１３】
電気回路２００は、半導体素子２０２と、第１の双方向ダイオード２０６と、第２の双方向ダイオード２１２と、第１の抵抗素子２０８と、第２の抵抗素子２１０と、を備える。
【００１４】
本実施形態の半導体素子２０２は、ＭＯＳＦＥＴである。以後、本実施形態においては、半導体素子２０２は、ｎ型の縦型ＭＯＳＦＥＴであるとして記載する。半導体素子２０２は、第１の半導体素子電極（ドレイン電極）２０２ａと、第２の半導体素子電極（ソース電極）２０２ｂと、制御電極（ゲート電極）２０２ｃを有する。第１の半導体素子電極２０２ａは、電気回路２００の外部に設けられた外部電気回路Ｌと接続される。ここで外部電気回路Ｌとは、例えばメカニカルリレーのコイル等の誘導性負荷である。第２の半導体素子電極２０２ｂは、グランドに接続されている。ボディダイオード２０４は、ＭＯＳＦＥＴのボディダイオードである。なお、半導体素子２０２は、ｐ型のＭＯＳＦＥＴであっても良い。また、半導体素子２０２は、第１の半導体素子電極２０２ａがコレクタ電極、第２の半導体素子電極２０２ｂがエミッタ電極、制御電極２０２ｃがゲート電極であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であっても良い。また、半導体素子２０２は、バイポーラトランジスタであっても良い。
【００１５】
第１の双方向ダイオード（ＧＤ間双方向ダイオード）２０６は、例えば複数のダイオードを並列かつ互いに極性が逆になるように接続させたダイオードである。第１の半導体素子電極２０２ａに接続された誘導性負荷がオフになることにより外部電気回路Ｌに逆起電力が生じた場合、第１の双方向ダイオード２０６が通電状態になることにより半導体素子２０２のゲート電圧が増加して半導体素子２０２がオンの状態になる。これによりドレイン−ソース間の電圧増加が抑制され、半導体素子２０２の破壊を防ぐことが出来る。なお、第１の双方向ダイオードは、一の方向にツェナーダイオード、上述の一の方向に反対の方向にＰＮ接合ダイオードであっても良い。
【００１６】
第１の双方向ダイオード２０６は、第１の接続部２０６ａと第２の接続部２０６ｂを有する。第１の接続部２０６ａは第１の半導体素子電極２０２ａと電気的に接続されている。第２の接続部２０６ｂは制御電極２０２ｃと電気的に接続されている。
【００１７】
第１の抵抗素子２０８は、ゲートシリーズ抵抗として用いられる。第１の抵抗素子２０８は、第１の抵抗電極２０８ａと、第２の抵抗電極２０８ｂと、を有する。第１の抵抗電極２０８ａは、第２の接続部２０６ｂ及び制御電極２０２ｃと電気的に接続されている。
【００１８】
第２の双方向ダイオード２１２（ＧＳ間双方向ダイオード）は、例えば複数のダイオードを並列かつ互いに極性が逆になるように接続させたダイオードである。第２の双方向ダイオード２１２は、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気）保護ダイオードである。第２の双方向ダイオード２１２の一方の電極は第２の半導体素子電極２０２ｂに電気的に接続されている。第２の双方向ダイオード２１２の他方の電極は、第１の抵抗素子２０８の、例えば第２の抵抗電極２０８ｂに電気的に接続されている。なお、第２の双方向ダイオード２１２の他方の電極は、第１の抵抗素子２０８の第１の抵抗電極２０８ａに電気的に接続されていても良い。
【００１９】
第２の抵抗素子２１０は、プルダウン抵抗として用いられる。第２の抵抗素子２１０は、第１の抵抗素子２０８及びグランドに接続される。
【００２０】
第１の双方向ダイオード２０６の逆方向電圧は、半導体素子２０２保護のため、半導体素子１０２の真性耐圧ＶＤＳＳと等しいか、またはＶＤＳＳより高い。第１の双方向ダイオード２０６の逆方向電圧は、例えば、第２の双方向ダイオード２１２の逆方向電圧と等しいか、または第２の双方向ダイオード２１２の逆方向電圧より高い。第２の双方向ダイオード２１２の逆方向電圧は、ＥＳＤが混入した際に半導体素子２０２の動作をクランプさせることが出来るように、半導体素子２０２のゲート定格電圧より高い。また、第２の双方向ダイオード２１２の逆方向電圧は、半導体素子２０２の破壊を防止するため、半導体素子１０２のゲート膜破壊電圧より低い。
【００２１】
第１の双方向ダイオード２０６がクランプした時には半導体素子２０２のゲート電圧が増加する。この時の制御電極２０２ｃに印加される電圧（ゲート電圧）は、第１の抵抗素子２０８と第２の抵抗素子２１０の分圧で決定される電圧に安定化される。そのため、半導体素子２０２のスイッチング速度等を考慮して適切な分圧を決めることに留意する。一般的には、第２の抵抗素子２１０の抵抗値が第１の抵抗素子２０８の抵抗値より大きくなるように、第１の抵抗素子２０８の抵抗値と第２の抵抗素子２１０の抵抗値を選択する。
【００２２】
図２は、本実施形態の半導体装置１００の模式図である。図３は、本実施形態の半導体装置１００の内部構造の要部の模式図である。図３（ａ）は、図２に示したＡ−Ａ’線で切断したときの、本実施形態の半導体装置１００の第１の双方向ダイオード１０６と半導体素子１０２の内部構造の模式図である。図３（ｂ）に、本実施形態の半導体装置１００の第１の抵抗素子１０８の内部構造の模式図を示す。
【００２３】
基板１１４は、ｎ型の不純物を含む、例えばＳｉ（シリコン）基板である。
【００２４】
第１の双方向ダイオード１０６は、基板１１４上に設けられた絶縁層１４０内に、リング状形状を有して設けられている。ここでリング状形状とは、例えば角形形状である。しかし例えば円形形状等であってもよい。第１の双方向ダイオード１０６は、第１の接続部１０６ａと、第１の接続部１０６ａよりも内側に設けられた第２の接続部１０６ｂと、を有する。第１の接続部１０６ａと第２の接続部１０６ｂの間には、ｎ型不純物を含む部分とｐ型不純物を含む部分が交互に設けられている。ｎ型不純物を有する部分とｐ型不純物を有する部分は、いずれもリング状形状を有している。第１の接続部１０６ａ及び第２の接続部１０６ｂには、それぞれ例えばＡｌで形成された、半導体素子１０２や第１の抵抗素子１０８等と電気的に接続をとるための配線１４４が電気的に接続されている。
【００２５】
半導体素子１０２は、リング状形状の内側に設けられている。半導体素子１０２は、基板１１４上に設けられｎ型不純物を含むドリフト層１４２と、基板１１４の、ドリフト層１４２と反対側に設けられた第１の半導体素子電極１３０と、ドリフト層１４２内に設けられｐ型不純物を含むウェル領域１３４と、ウェル領域１３４内に設けられｎ型不純物を含むソース領域１３６と、ドリフト層１４２上に設けられた制御電極１３８と、ドリフト層１４２上の制御電極１３８周囲に設けられた絶縁層１４０と、ソース領域１３６上に設けられた第２の半導体素子電極１３２と、を有する。
【００２６】
第２の双方向ダイオード１１２は、リング状形状の内側の、半導体素子１０２の周囲に設けられている。第２の双方向ダイオード１１２は、第１の双方向ダイオード１０６と同様に図３（ａ）に示されたような、ｎ型不純物を有する部分とｐ型不純物を有する部分のいずれもがリング状形状を有するような、リング状形状のダイオードであっても良い。またはｎ型不純物を有する半導体層とｐ型不純物を有する半導体層が基板１１４に垂直な方向に交互に積層されて設けられていても良い。なお、図示されていないが、ゲート制御用の信号が入力されるゲートパッドは、例えば第２の双方向ダイオード１１２上に設けられる。
【００２７】
第１の抵抗素子１０８及び第２の抵抗素子１１０は、絶縁層１４０上に設けられた不純物を含む半導体材料で形成されている。第１の抵抗素子１０８及び第２の抵抗素子１１０の両端には、例えばＡｌで形成された、双方向ダイオードや半導体素子１０２と電気的に接続をとるための配線１４４が設けられている。なお図３（ｂ）においては第１の抵抗素子１０８はｎ型不純物を含んでいるが、ｐ型不純物でもよい。
【００２８】
なお、半導体素子１０２、第１の双方向ダイオード１０６、第１の抵抗素子１０８、第２の抵抗素子１１０、及び第２の双方向ダイオード１１２間の電気的接続は、本明細書に記載の方法の他、公知の電気的接続方法により好ましく行うことが出来る。
【００２９】
第１の抵抗素子１０８または第２の抵抗素子１１０は、リング状形状の内側の、第２の双方向ダイオード１１２の周囲に設けられていることが好ましい。
【００３０】
第１の双方向ダイオード１０６、第２の双方向ダイオード１１２、第１の抵抗素子１０８、第２の抵抗素子１１０は、ポリシリコンを用いることにより形成が容易になるため、ポリシリコンを含むことが好ましい。なお、アモルファスシリコン、単結晶シリコン等の公知の半導体材料も好ましく用いることが出来る。
【００３１】
第１の抵抗素子１０８の第１のポリシリコンに含まれる不純物と第２の抵抗素子１１０の第２のポリシリコンに含まれる不純物は、種類が互いに同じであり、濃度が互いに等しいことが好ましい。ここで濃度が互いに等しいとは、第１のポリシリコンに含まれる不純物の濃度と第２のポリシリコンに含まれる不純物の濃度が、製造ばらつきの範囲内で互いに等しいことをいう。また、本実施形態の半導体装置１００における不純物の濃度は、例えばＳＩＭＳ（ＳＥＣＯＮＤＡＲＹ  ＩＯＮ  ＭＡＳＳ  ＳＰＥＣＴＲＯＭＥＴＲＹ：二次イオン質量分析法）により評価することが出来る。
【００３２】
次に、本実施形態の作用効果を記載する。
【００３３】
図４は、本実施形態の比較形態となる半導体装置８００の模式図である。半導体装置８００は、半導体素子８０２と、第１の双方向ダイオード８０６と、第１の抵抗素子８０８と、第２の抵抗素子８１０と、第２の双方向ダイオード８１２と、を備える。第１の双方向ダイオード８０６は、半導体素子８０２の周囲に設けられている。
【００３４】
第１の双方向ダイオードの高アバランシェ耐量や高ドレイン−ソース間ＥＳＤ耐量を実現するためには、ダイオードのＰＮ接合部等の接合部における断面積を大きくすることが好ましい。
【００３５】
上述の条件を満たしかつ半導体装置１００を小型化するためには、第１の双方向ダイオード１０６をリング状形状とし、リング状形状の内側に半導体素子１０２及び第２の双方向ダイオード１１２を設けることが好ましい。リング状形状とすることにより、半導体装置１００を小型化しながらダイオードの周囲長を長くすることが出来るため、接合部における断面積を大きくすることが出来る。
【００３６】
一方で、ｎ型の縦型ＭＯＳＦＥＴにおいては、一般に基板１１４のドリフト層１４２と反対側すなわち基板１１４の裏面に第１の半導体素子電極１３０が設けられている。さらに、基板１１４の側方にまで第１の半導体素子電極１３０が延在して設けられていることがある。そこで、本実施形態の半導体装置１００においては、第１の接続部１０６ａと、第１の接続部１０６ａよりも内側に設けられた第２の接続部１０６ｂと、を設けている。これにより、小型化しながら、配線１４４を介して基板１１４の裏面及び側方と第１の接続部１０６ａとの電気的接続を容易に行い、さらに外部電気回路Ｌと第１の半導体素子電極１３０の電気的接続を容易に行うことが出来る。また、第２の接続部１０６ｂと制御電極１３８との電気的接続を容易に行うことが出来る。
【００３７】
第１の抵抗素子１０８または第２の抵抗素子１１０を、リング状形状の内側に設けることにより、さらに半導体装置１００の小型化を図ることが出来る。特にゲートパッドが第２の双方向ダイオード上に設けられている場合には、第１の抵抗素子１０８及び第２の抵抗素子１１０はゲート電圧の安定化を図るものであるため、半導体素子１０２に近い領域に設けられているよりも、第２の双方向ダイオード１１２周囲に設けられている方が、ゲートパッドとの電気的接続を容易に行うことが出来るため好ましい。また、半導体素子１０２を形成する領域と、ダイオードや抵抗等の保護素子を形成する領域は別個のものとして分けた方が、半導体装置１００の作製は容易になる。この観点からも、第１の抵抗素子１０８及び第２の抵抗素子１１０は、第２の双方向ダイオード１１２周囲に設けられている方が好ましい。
【００３８】
第１の双方向ダイオード１０６、第２の双方向ダイオード１１２、第１の抵抗素子１０８、第２の抵抗素子１１０は、いずれもポリシリコンで形成されてポリシリコンを含むことにより、容易に形成出来る。
【００３９】
ポリシリコンでダイオードを形成する場合には、ポリシリコンは基板上にあまり厚く形成することが出来ないため、断面積を大きくすることが難しくなる。この観点からも、第１の双方向ダイオード１０６及び第２の双方向ダイオード１１２は、リング状形状にして断面積を大きくすることが好ましい。
【００４０】
第１の抵抗素子１０８の第１のポリシリコンに含まれる不純物と第２の抵抗素子１１０の第２のポリシリコンに用いられる不純物が、種類が互いに同じであり濃度が互いに等しいことにより、イオン注入等のプロセス回数を減少させることが出来るため、半導体装置１００の作製を容易に行うことが出来る。
【００４１】
本実施形態の半導体装置によれば、小型化された半導体装置の提供が可能になる。
【００４２】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
１００        半導体装置
１０２        半導体素子（ＭＯＳＦＥＴ）
１０６        第１の双方向ダイオード（ＧＤ間双方向ダイオード）
１０６ａ      第１の接続部
１０６ｂ      第２の接続部
１０８        第１の抵抗素子（ゲートシリーズ抵抗）
１１０        第２の抵抗素子（プルダウン抵抗）
１１２        第２の双方向ダイオード（ＧＳ間双方向ダイオード）
１１４        基板
１３０        第１の半導体素子電極（ドレイン電極）
１３２        第２の半導体素子電極（ソース電極）
１３４        ウェル領域
１３６        ソース領域
１３８        制御電極（ゲート電極）
１４０        絶縁層
１４２        ドリフト層
１４４        配線
２００        電気回路（アクティブクランプ回路）
２０２        半導体素子（ＭＯＳＦＥＴ）
２０２ａ      第１の半導体素子電極（ドレイン電極）
２０２ｂ      第２の半導体素子電極（ソース電極）
２０２ｃ      制御電極（ゲート電極）
２０４        ボディダイオード
２０６        第１の双方向ダイオード（ＧＤ間双方向ダイオード）
２０６ａ      第１の接続部
２０６ｂ      第２の接続部
２０８        第１の抵抗素子（ゲート抵抗）
２０８ａ      第１の抵抗電極
２０８ｂ      第２の抵抗電極
２１０        第２の抵抗素子（プルダウン抵抗）
２１２        第２の双方向ダイオード（ＧＳ間双方向ダイオード）
８００        半導体装置
８０２        半導体素子領域
８０６        第１の双方向ダイオード領域
８０８        第１の抵抗素子領域
８１０        第２の抵抗素子領域
８１２        第２の双方向ダイオード領域
Ｌ            外部電気回路
【図１】
0006430424.tif 000002
【図２】
0006430424.tif 000003
【図３】
0006430424.tif 000004
【図４】
0006430424.tif 000005