(57)【特許請求の範囲】
【請求項１】
縦続接続の複数のＧＯＡユニット回路を備えるＰＭＯＳゲート電極駆動回路であって、
各ステージのＧＯＡユニット回路は、いずれもプルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブーストラップコンデンサと、プルダウン保持モジュールと、からなり、
Ｎを正の整数とした第ＮステージのＧＯＡユニット回路において、
前記プルアップ制御モジュールは、第一ノードとプルダウン保持モジュールに電気的に接続され、
前記プルアップ制御モジュールは、一つのＰ型薄膜トランジスタを少なくとも備え、
前記Ｐ型薄膜トランジスタは、少なくとも、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号と定圧の負電位を受信し、
前記プルアップモジュールは、第二十二Ｐ型薄膜トランジスタ備え、
前記第二十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第Ｍ本目のクロック信号に電気的に接続され、ドレイン電極は、走査駆動信号を出力し、
前記伝送モジュールは、第二十一Ｐ型薄膜トランジスタを備え、
前記第二十一Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第Ｍ本目のクロック信号に電気的に接続され、ドレイン電極は、ステージ転送信号を出力し、
前記第一プルダウンモジュールは、第一ノードと走査駆動信号に電気的に接続されるとともに、相互に直列接続された第四十Ｐ型薄膜トランジスタと第四十一Ｐ型薄膜トランジスタを備え、非動作期間において、第一ノードの電位を走査駆動信号の電位まで引き上げるのに用いられ、
前記ブーストラップコンデンサの一端は、第一ノードに電気的に接続され、他端は、走査駆動信号に電気的に接続され、
前記プルダウン保持モジュールは、複数のＰ型薄膜トランジスタにより構成されるインバータと、第三十二Ｐ型薄膜トランジスタと、第四十二Ｐ型薄膜トランジスタと、第八十二Ｐ型薄膜トランジスタと、第八十一Ｐ型薄膜トランジスタと、からなり、
前記インバータの入力端は、第一ノードに電気的に接続され、出力端は、第二ノードに電気的に接続され、
前記第三十二Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第四十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、第一定圧の正電位に電気的に接続され、
前記第四十二Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ドレイン電極は、第一ノードに電気的に接続され、ソース電極は、第八十二Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第八十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第八十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第八十一Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第八十二Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第一定圧の正電位は、第二定圧の正電位より低い
ことを特徴とする、ＰＭＯＳゲート電極駆動回路。
【請求項２】
前記プルアップ制御モジュールは、一つのＰ型薄膜トランジスタ、即ち、第十一Ｐ型薄膜トランジスタを備え、
前記第十一Ｐ型薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号を受信し、ソース電極は、定圧の負電位を受信し、ドレイン電極は、第一ノードに電気的に接続される
ことを特徴とする、請求項１に記載のＰＭＯＳゲート電極駆動回路。
【請求項３】
前記プルアップ制御モジュールは、三つのＰ型薄膜トランジスタ、即ち、第十一Ｐ型薄膜トランジスタと、第十二Ｐ型薄膜トランジスタと、第十三Ｐ型薄膜トランジスタと、からなり、
前記第十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号を受信し、ドレイン電極は、第十二Ｐ型薄膜トランジスタのソース電極と第十三Ｐ型薄膜のドレイン電極に電気的に接続され、
前記第十二Ｐ型薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージＧＯＡユニット回路のステージ転送信号を受信し、ソース電極は、第十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、第一ノードに電気的に接続され、
前記第十三Ｐ型薄膜トランジスタのゲート電極は、走査駆動信号を受信し、ソース電極は、定圧の負電位を受信し、ドレイン電極は、第十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される
ことを特徴とする、請求項１に記載のＰＭＯＳゲート電極駆動回路。
【請求項４】
前記第四十Ｐ型薄膜トランジスタのゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号或いは、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのソース電極に電気的に接続され、
前記第四十一Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、請求項１に記載のＰＭＯＳゲート電極駆動回路。
【請求項５】
前記第四十Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのソース電極に電気的に接続され、
前記第四十一Ｐ型薄膜トランジスタのゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号或いは、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、請求項１に記載のＰＭＯＳゲート電極駆動回路。
【請求項６】
前記第四十Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのソース電極に電気的に接続され、
前記第四十一Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、請求項１に記載のＰＭＯＳゲート電極駆動回路。
【請求項７】
前記第四十Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのゲート電極とソース電極に電気的に接続され、
前記第四十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも、第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、請求項１に記載のゲート電極駆動回路。
【請求項８】
前記インバータは、第五十二Ｐ型薄膜トランジスタと、第五十一Ｐ型薄膜トランジスタと、第五十四Ｐ型薄膜トランジスタと、第五十三Ｐ型薄膜トランジスタと、からなり、
前記第五十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも、定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される
ことを特徴とする、請求項１に記載のＰＭＯＳゲート電極駆動回路。
【請求項９】
前記インバータは、二重インバータであり、メインインバータと補助インバータを備え、
前記メインインバータは、第五十二Ｐ型薄膜トランジスタと、第五十一Ｐ型薄膜トランジスタと、第五十四Ｐ型薄膜トランジスタと、第五十三Ｐ型薄膜トランジスタと、からなり、
前記第五十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記補助インバータは、第六十二Ｐ型薄膜トランジスタと、第六十一Ｐ型薄膜トランジスタと、第六十四Ｐ型薄膜トランジスタと、第六十三Ｐ型薄膜トランジスタと、からなり、
前記第六十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続され、
前記第六十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続され、
前記第六十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続され、
前記第六十三Ｐ型薄膜トランジスタのゲート電極は、第五ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される
ことを特徴とする、請求項１に記載のＰＭＯＳゲート電極駆動回路。
【請求項１０】
前記インバータは、二重インバータであり、メインインバータと補助インバータを備え、
前記メインインバータは、第五十二Ｐ型薄膜トランジスタと、第五十一Ｐ型薄膜トランジスタと、第五十四Ｐ型薄膜トランジスタと、第五十三Ｐ型薄膜トランジスタと、からなり、
前記第五十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記補助インバータは、第六十四Ｐ型薄膜トランジスタと第六十三Ｐ型薄膜トランジスタを備え、
前記第六十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続され、
前記第六十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される
ことを特徴とする、請求項１に記載のＰＭＯＳゲート電極駆動回路。
【請求項１１】
縦続接続の複数のＧＯＡユニット回路を備えるＰＭＯＳゲート電極駆動回路であって、
各ステージのＧＯＡユニット回路は、いずれもプルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブーストラップコンデンサと、プルダウン保持モジュールと、からなり、
Ｎを正の整数とした第ＮステージのＧＯＡユニット回路において、
前記プルアップ制御モジュールは、第一ノードとプルダウン保持モジュールに電気的に接続され、
前記プルアップ制御モジュールは、一つのＰ型薄膜トランジスタを少なくとも備え、
前記Ｐ型薄膜トランジスタは、少なくとも、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号と定圧の負電位を受信し、
前記プルアップモジュールは、第二十二Ｐ型薄膜トランジスタを備え、
前記第二十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第Ｍ本目のクロック信号に電気的に接続され、ドレイン電極は、走査駆動信号を出力し、
前記伝送モジュールは、第二十一Ｐ型薄膜トランジスタを備え、
前記第二十一Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第Ｍ本目のクロック信号に電気的に接続され、ドレイン電極は、ステージ転送信号を出力し、
前記第一プルダウンモジュールは、第一ノードと走査駆動信号に電気的に接続されるとともに、相互に直列接続された第四十Ｐ型薄膜トランジスタと第四十一Ｐ型薄膜トランジスタを備え、非動作期間において、第一ノードの電位を、走査駆動信号の電位まで引き上げるのに用いられ、
前記ブーストラップコンデンサの一端は、第一ノードに電気的に接続され、他端は、走査駆動信号に電気的に接続され、
前記プルダウン保持モジュールは、複数のＰ型薄膜トランジスタにより構成されるインバータと、第三十二Ｐ型薄膜トランジスタと、第四十二Ｐ型薄膜トランジスタと、第八十二Ｐ型薄膜トランジスタと、第八十一Ｐ型薄膜トランジスタと、からなり、
前記インバータの入力端は、第一ノードに電気的に接続され、出力端は、第二ノードに電気的に接続され、
前記第三十二Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第四十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、第一定圧の正電位に電気的に接続され、
前記第四十二Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ドレイン電極は、第一ノードに電気的に接続され、ソース電極は、第八十二Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第八十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第八十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第八十一Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第八十二Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、
前記第一定圧の正電位は、第二定圧の正電位より低く、
その内、前記プルアップ制御モジュールは、一つのＰ型薄膜トランジスタ、即ち、第十一Ｐ型薄膜トランジスタを備え、
前記第十一Ｐ型薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号を受信し、ソース電極は、定圧の負電位を受信し、ドレイン電極は、第一ノードに電気的に接続され、
その内、前記第四十Ｐ型薄膜トランジスタのゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号或いは、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのソース電極に電気的に接続され、
前記第四十一Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される
ことを特徴とする、ＰＭＯＳゲート電極駆動回路。
【請求項１２】
前記インバータは、第五十二Ｐ型薄膜トランジスタと、第五十一Ｐ型薄膜トランジスタと、第五十四Ｐ型薄膜トランジスタと、第五十三Ｐ型薄膜トランジスタと、からなり、
前記第五十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも、定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
第五十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される
ことを特徴とする、請求項１１に記載のＰＭＯＳゲート電極駆動回路。
【請求項１３】
前記インバータは、二重インバータであり、メインインバータと補助インバータを備え、
前記メインインバータは、第五十二Ｐ型薄膜トランジスタと、第五十一Ｐ型薄膜トランジスタと、第五十四Ｐ型薄膜トランジスタと、第五十三Ｐ型薄膜トランジスタと、からなり、
前記第五十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記補助インバータは、第六十二Ｐ型薄膜トランジスタと、第六十一Ｐ型薄膜トランジスタと、第六十四Ｐ型薄膜トランジスタと、第六十三Ｐ型薄膜トランジスタと、からなり、
前記第六十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続され、
前記第六十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続され、
前記第六十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続され、
前記第六十三Ｐ型薄膜トランジスタのゲート電極は、第五ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される
ことを特徴とする、請求項１１に記載のＰＭＯＳゲート電極駆動回路。
【請求項１４】
前記インバータは、二重インバータであり、メインインバータと補助インバータを備え、
前記メインインバータは、第五十二Ｐ型薄膜トランジスタと、第五十一Ｐ型薄膜トランジスタと、第五十四Ｐ型薄膜トランジスタと、第五十三Ｐ型薄膜トランジスタと、からなり、
第五十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続され、
前記第五十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記第五十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続され、
前記補助インバータは、第六十四Ｐ型薄膜トランジスタと第六十三Ｐ型薄膜トランジスタを備え、
前記第六十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続され、
前記第六十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される
ことを特徴とする、請求項１１に記載のＰＭＯＳゲート電極駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶ディスプレイ駆動分野に関し、特にＰＭＯＳゲート電極駆動回路に関する。
【背景技術】
【０００２】
液晶ディスプレイ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ，ＬＣＤ）は、機械の本体の薄さや、省電力や、無放射等の非常に多い利点を具え，幅広く応用されている。例えば、液晶テレビや、携帯電話や、パーソナルデジタルアシスタント（ＰＤＡ）や、デジタルカメラや、コンピューターディスプレイ或いは、ノートパソコンディスプレイ等、平板表示分野において、主導的な地位を占める。
【０００３】
従来の市場における液晶ディスプレイの大部分は、バックグラウンド型液晶ディスプレイであり、それは、液晶表示パネルとバックライトモジュール（ｂａｃｋｌｉｇｈｔ  ｍｏｄｕｌｅ）を備える。液晶表示パネルの作動原理は、薄膜トランジスタアレイ基（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ａｒｒａｙ  Ｓｕｂｓｔｒａｔｅ，ＴＦＴ  Ａｒｒａｙ  Ｓｕｂｓｔｒａｔｅ）とカラーフィルタ基板（Ｃｏｌｏｒ  Ｆｉｌｔｅｒ，ＣＦ）の間に、液晶分子を注入するとともに、二つの基板上に、駆動電圧をかけることによって液晶分子の回転方向を制御し、それにより、バックライトモジュールの光線を屈折させ、画面が生じる。    
【０００４】
アクティブマトリックス型液晶ディスプレイにおいて、各画素は、一つの薄膜トランジスタ（ＴＦＴ）と電気的に接続され、薄膜トランジスタのゲート電極（Ｇａｔｅ）は、水平走査線と接続され、ドレイン電極（Ｄｒａｉｎ）は、垂直方向のデータ線に接続され、ソース電極（Ｓｏｕｒｃｅ）は、画素電極に接続される。水平走査線上に十分な電圧をかけることによって、前記水平走査線上に電気的に接続されているすべてのＴＦＴを開くことができる。したがって、データ線上の信号電圧を画素に書き込むことができ、異なる液晶の光透過率を制御し、さらに、色彩と輝度を制御する効果がある。現在、アクティブマトリックス型液晶表示パネルにおける水平走査線の駆動は、主に外部接続による集積回路板（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ，ＩＣ）によって完成し、外部接続のＩＣは、各ステージの水平走査線の段階的な充電と放電を制御することができる。また、ＧＯＡ技術（Ｇａｔｅ  Ｄｒｉｖｅｒ  ｏｎ  Ａｒｒａｙ）、即ち、アレイ基板の駆動技術は、液晶表示パネルのアレイ製造工程を使用し、ゲート電極駆動回路をＴＦＴアレイ基板上に実装することができ、ゲート電極に対して、走査を行う駆動方式を実現させる。ＧＯＡ技術は、外部接続の溶接（ｂｏｎｄｉｎｇ）工程を減らすことができ、生産能力を向上させ、製品コストを下げる見込みがあるとともに、液晶表示パネルが、狭いフレーム、或いは、フレーム無しのディスプレイ製品を製作するのに更に適している。
【０００５】
通常、低温ポリシリコン（ＬＴＰＳ）半導体薄膜トランジスタには、以下の二種類のデバイスがある。一種類は、電子伝導を主とするＮ型デバイス（ＮＭＯＳ）で、もう一種類は、導通孔を主とするＰ型デバイス（ＰＭＯＳ）である。一般にＣＭＯＳは、ＮＭＯＳとＰＭＯＳを一緒に使用する相補型デバイスを指す。いくつかの特殊な応用の場合と、製造工程条件が制限される状況の下では、液晶ディスプレイは、ＰＭＯＳ単一デバイスを、ゲート電極駆動回路の薄膜トランジスタとして選択する必要がある。したがって、ゲート電極駆動回路の性能を改善し、液晶表示パネルの集積度を向上させ、さらには液晶表示パネルのフレームの幅を減らすことができる、ＰＭＯＳ単一デバイスに対して、集積したゲート電極駆動回路を設計する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、漏電を減少させ、ゲート電極駆動回路の安定性を向上させるとともに、パネルの集積度を向上させ、さらに、液晶表示パネルのフレームの幅を減らし、特に、フレーム幅に対して比較的要求の高い、小さいサイズのパネルに適用されることができる、ＰＭＯＳゲート電極駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を実現させるために、本発明が提供するＰＭＯＳゲート電極駆動回路は、縦続接続の複数のＧＯＡユニット回路を備え、各ステージのＧＯＡユニット回路は、いずれも、プルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブーストラップコンデンサと、プルダウン保持モジュールとからなる。Ｎを正の整数とした第ＮステージのＧＯＡユニット回路において、前記プルアップ制御モジュールは、第一ノードとプルダウン保持モジュールに電気的に接続される。前記プルアップ制御モジュールは、一つのＰ型薄膜トランジスタを少なくとも備え、前記Ｐ型薄膜トランジスタは、少なくとも、前テージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号と定圧の負電位を受信する。前記プルアップモジュールは、第二十二Ｐ型薄膜トランジスタを備え、前記第二十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第Ｍ本目のクロック信号に電気的に接続され、ドレイン電極は、走査駆動信号を出力する。前記伝送モジュールは、第二十一Ｐ型薄膜トランジスタを備え、前記第二十一Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第Ｍ本目のクロック信号に電気的に接続され、ドレイン電極は、ステージ転送信号を出力する。前記第一プルダウンモジュールは、第一ノードと走査駆動信号に電気的に接続されるとともに、相互に直列接続された第四十Ｐ型薄膜トランジスタと第四十一Ｐ型薄膜トランジスタを備え、非動作期間において、第一ノードの電位を走査駆動信号の電位まで引き上げるのに用いられる。前記ブーストラップコンデンサの一端は、第一ノードに電気的に接続され、他端は、走査駆動信号に電気的に接続される。前記プルダウン保持モジュールは、複数のＰ型薄膜トランジスタにより構成されるインバータと、第三十二Ｐ型薄膜トランジスタと、第四十二Ｐ型薄膜トランジスタと、第八十二Ｐ型薄膜トランジスタと、第八十一Ｐ型薄膜トランジスタと、からなり、前記インバータの入力端は、第一ノードに電気的に接続され、出力端は、第二ノードに電気的に接続される。前記第三十二Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第四十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、第一定圧の正電位に電気的に接続される。前記第四十二Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ドレイン電極は、第一ノードに電気的に接続され、ソース電極は、第八十二Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される。前記第八十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第八十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される。前記第八十一Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第八十二Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される。前記第一定圧の正電位は、第二定圧の正電位より低い。
【０００８】
前記プルアップ制御モジュールは、一つのＰ型薄膜トランジスタ、即ち、第十一Ｐ型薄膜トランジスタを備え、前記第十一Ｐ型薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号を受信し、ソース電極は、定圧の負電位を受信し、ドレイン電極は、第一ノードに電気的に接続される。
【０００９】
前記プルアップ制御モジュールは、三つのＰ型薄膜トランジスタ、即ち、第十一Ｐ型薄膜トランジスタと、第十二Ｐ型薄膜トランジスタと、第十三Ｐ型薄膜トランジスタを備える。前記第十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号を受信し、ドレイン電極は、第十二Ｐ型薄膜トランジスタのソース電極と第十三Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される。前記第十二Ｐ型薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号を受信し、ソース電極は、第十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、第一ノードに電気的に接続される。前記第十三Ｐ型薄膜トランジスタのゲート電極は、走査駆動信号を受信し、ソース電極は、定圧の負電位を受信し、ドレイン電極は、第十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される。
【００１０】
前記第四十Ｐ型薄膜トランジスタのゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号或いは、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのソース電極に電気的に接続される。前記第四十一Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される。
【００１１】
前記第四十Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのソース電極に電気的に接続される。前記第四十一薄膜トランジスタのゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号、或いは二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される。
【００１２】
前記第四十Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのソース電極に電気的に接続される。前記第四十一Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される。
【００１３】
前記第四十Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのゲート電極とソース電極に電気的に接続される。前記第四十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される。
【００１４】
前記インバータは、第五十二Ｐ型薄膜トランジスタと、第五十一Ｐ型薄膜トランジスタと、第五十四Ｐ型薄膜トランジスタと、第五十三Ｐ型薄膜トランジスタと、からなり、前記第五十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続される。前記第五十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも、定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続される。前記第五十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される。前記第五十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される。
【００１５】
前記インバータは、二重インバータであり、メインインバータと補助インバータを備える。前記メインインバータは、第五十二Ｐ型薄膜トランジスタと、第五十一Ｐ型薄膜トランジスタと、第五十四Ｐ型薄膜トランジスタと、第五十三Ｐ型薄膜トランジスタと、からなり、前記第五十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続される。前記第五十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続される。前記第五十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される。前記第五十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される。前記補助インバータは、第六十二Ｐ型薄膜トランジスタと、第六十一Ｐ型薄膜トランジスタと、第六十四Ｐ型薄膜トランジスタと、第六十三Ｐ型薄膜トランジスタと、からなり、前記第六十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続される。前記第六十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第五ノードに電気的に接続される。前記第六十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される。前記第六十三Ｐ型薄膜トランジスタのゲート電極は、第五ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される。
【００１６】
前記インバータは、二重インバータであり、メインインバータと補助インバータを備える。前記メインインバータは、第五十二Ｐ型薄膜トランジスタと、第五十一Ｐ型薄膜トランジスタと、第五十四Ｐ型薄膜トランジスタと、第五十三Ｐ型薄膜トランジスタと、からなり、前記第五十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第一定圧の正電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続される。前記第五十一Ｐ型薄膜トランジスタのゲート電極とソース電極は、いずれも定圧の負電位に電気的に接続され、ドレイン電極は、第三ノードに電気的に接続される。前記第五十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第四ノードに電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される。前記第五十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第二ノードに電気的に接続される。前記補助インバータは、第六十四Ｐ型薄膜トランジスタと第六十三Ｐ型薄膜トランジスタを備え、前記第六十四Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される。前記第六十三Ｐ型薄膜トランジスタのゲート電極は、第三ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第四ノードに電気的に接続される。
【００１７】
本発明が提供するＰＭＯＳゲート電極駆動回路は、縦続接続の複数のＧＯＡユニット回路を備え、各ステージのＧＯＡユニット回路は、いずれも、プルアップ制御モジュールと、プルアップモジュールと、伝送モジュールと、第一プルダウンモジュールと、ブーストラップコンデンサと、プルダウン保持モジュールとからなる。Ｎを正の整数とした第ＮステージのＧＯＡユニット回路において、前記プルアップ制御モジュールは、第一ノードとプルダウン保持モジュールに電気的に接続される。前記プルアップ制御モジュールは、一つのＰ型薄膜トランジスタを少なくとも備え、前記Ｐ型薄膜トランジスタは、少なくとも、前テージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号と定圧の負電位を受信する。前記プルアップモジュールは、第二十二Ｐ型薄膜トランジスタを備え、前記第二十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第Ｍ本目のクロック信号に電気的に接続され、ドレイン電極は、走査駆動信号を出力する。前記伝送モジュールは、第二十一Ｐ型薄膜トランジスタを備え、前記第二十一Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、第Ｍ本目のクロック信号に電気的に接続され、ドレイン電極は、ステージ転送信号を出力する。前記第一プルダウンモジュールは、第一ノードと走査駆動信号に電気的に接続されるとともに、相互に直列接続された第四十Ｐ型薄膜トランジスタと第四十一Ｐ型薄膜トランジスタを備え、非動作期間において、第一ノードの電位を走査駆動信号の電位まで引き上げるのに用いられる。前記ブーストラップコンデンサの一端は、第一ノードに電気的に接続され、他端は、走査駆動信号に電気的に接続される。前記プルダウン保持モジュールは、複数のＰ型薄膜トランジスタにより構成されるインバータと、第三十二Ｐ型薄膜トランジスタと、第四十二Ｐ型薄膜トランジスタと、第八十二Ｐ型薄膜トランジスタと、第八十一Ｐ型薄膜トランジスタと、からなり、前記インバータの入力端は、第一ノードに電気的に接続され、出力端は、第二ノードに電気的に接続される。前記第三十二Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第四十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、第一定圧の正電位に電気的に接続される。前記第四十二Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ドレイン電極は、第一ノードに電気的に接続され、ソース電極は、第八十二Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される。記第八十二Ｐ型薄膜トランジスタのゲート電極は、第一ノードに電気的に接続され、ソース電極は、定圧の負電位に電気的に接続され、ドレイン電極は、第八十一Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される。前記第八十一Ｐ型薄膜トランジスタのゲート電極は、第二ノードに電気的に接続され、ソース電極は、第二定圧の正電位に電気的に接続され、ドレイン電極は、第八十二Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される。前記第一定圧の正電位は、第二定圧の正電位より低い。その内、前記プルアップ制御モジュールは、一つのＰ型薄膜トランジスタ、即ち、第十一Ｐ型薄膜トランジスタを備え、前記第十一Ｐ型薄膜トランジスタのゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号を受信し、ソース電極は、定圧の負電位を受信し、ドレイン電極には、第一ノードに電気的に接続される。その内、前記第四十Ｐ型薄膜トランジスタのゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号或いは、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号に電気的に接続され、ソース電極は、第一ノードに電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタのソース電極に電気的に接続される。前記第四十一Ｐ型薄膜トランジスタのゲート電極は、第Ｍ＋２本目のクロック信号に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタのドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号に電気的に接続される。
【発明の効果】
【００１８】
本発明の有益な効果は以下の通りである。本発明が提供するＰＭＯＳゲート電極駆動回路は、そのプルアップ制御モジュールが、一つの定圧の負電位を受信することで、ＰＭＯＳデバイスの漏電が第一ノードに対して与える影響を減少させることができる。そのプルダウンモジュールは、Ｐ型薄膜トランジスタにより構成される二重インバータを設けると共に、特殊な漏電を防ぐ設計を採用することにより、第一ノードの漏電を減少させ、デプレッションモードＰ型薄膜トランジスタの電気特性がインバータの出力に対して影響を与えるのを防止でき、ゲート電極駆動回路の安定性を向上させるとともに、パネルの集積度を向上させ、さらに、液晶表示パネルのフレームの幅を減らし、特に、フレームの幅に対して比較的要求の高い、小さなサイズのパネルに適用されることができる。
【００１９】
本発明の特性及び技術内容をさらに理解するために、以下、本発明に関する詳細な説明と図を参照する。然しながら、図は、参考と説明に用いるのに提供するに過ぎず、本発明に対して制限するものではない。
【図面の簡単な説明】
【００２０】
本発明の技術案とその他有効な効果を理解するために、以下では図を用いて、本発明の具体的実施方式に対して詳細な説明を行う。
【図１】本発明のＰＭＯＳゲート電極駆動回路の実施例１の回路図である。
【図２】本発明のＰＭＯＳゲート電極駆動回路の実施例１の第一ステージにおけるＧＯＡユニット回路の回路図である。
【図３】本発明のＰＭＯＳゲート電極駆動回路の実施例１の最後から二番目のステージにおけるＧＯＡユニット回路の回路図である。
【図４】本発明のＰＭＯＳゲート電極駆動回路の実施例１の最後の一ステージにおけるＧＯＡユニット回路の回路図である。
【図５】本発明のＰＭＯＳゲート電極駆動回路のシーケンス図である。
【図６】本発明のＰＭＯＳゲート電極駆動回路の実施例２の回路図である。
【図７】本発明のＰＭＯＳゲート電極駆動回路の実施例３の回路図である。
【図８】本発明のＰＭＯＳゲート電極駆動回路の実施例４の回路図である。
【図９】本発明のＰＭＯＳゲート電極駆動回路の実施例５の回路図である。
【図１０】本発明のＰＭＯＳゲート電極駆動回路の実施例６の回路図である。
【図１１】本発明のＰＭＯＳゲート電極駆動回路の実施例７の回路図である。
【図１２】本発明のＰＭＯＳゲート電極駆動回路の実施例８の回路図である。
【図１３】本発明のＰＭＯＳゲート電極駆動回路におけるインバータの第一種回路の構造を示した概略図である。
【図１４】本発明のＰＭＯＳゲート電極駆動回路におけるインバータの第二種回路の構造を示した概略図である。
【図１５】本発明のＰＭＯＳゲート電極駆動回路におけるインバータの第三種回路の構造を示した概略図である。
【発明を実施するための形態】
【００２１】
本発明が用いる技術手段とその効果をさらに詳述するために、以下では、本発明の好ましい実施例と図を用いて、詳細な説明を行う。
【００２２】
本発明は、ＰＭＯＳゲート電極駆動回路を提供する。図１が示すのは、本発明の実施例１の回路図である。前記ＰＭＯＳゲート電極駆動回路は、縦続接続の複数のＧＯＡユニット回路を備え、各ステージのＧＯＡユニット回路は、いずれも、プルアップ制御モジュール１００と、プルアップモジュール２００と、伝送モジュール３００と、第一プルダウンモジュール４００と、ブーストラップコンデンサ５００と、プルダウン保持モジュール６００と、からなる。
【００２３】
Ｎを正の整数とした第ＮステージのＧＯＡユニット回路において、前記プルアップ制御モジュール１００は、一つのＰ型薄膜トランジスタ、即ち第十一Ｐ型薄膜トランジスタＴ１１を備え、前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号ＳＴ（Ｎ−１）を受信し、ソース電極は、定圧の負電位ＶＳＳ１を受信し、ドレイン電極は、第一ノードＱ（Ｎ）に電気的に接続される。
【００２４】
前記プルアップモジュール２００は、第二十二Ｐ型薄膜トランジスタＴ２２を備え、前記第二十二Ｐ型薄膜トランジスタＴ２２のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第Ｍ本目のクロック信号ＣＫ（Ｍ）に電気的に接続され、ドレイン電極は、走査駆動信号Ｇ（Ｎ）を出力する。
【００２５】
前記伝送モジュール３００は、第二十一Ｐ型薄膜トランジスタＴ２１を備え、前記第二十一Ｐ型薄膜トランジスタＴ２１のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第Ｍ本目のクロック信号ＣＫ（Ｍ）に電気的に接続され、ドレイン電極は、ステージ転送信号ＳＴ（Ｎ）を出力する。
【００２６】
前記第一プルダウンモジュール４００は、相互に直列接続された第四十Ｐ型薄膜トランジスタＴ４０と第四十一Ｐ型薄膜トランジスタＴ４１を備える。前記四十Ｐ型薄膜トラジスタＴ４０のゲート電極は、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号ＳＴ（Ｎ＋２）或いは、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号Ｇ（Ｎ＋２）に電気的に接続され、ソース電極は、第一ノードＱ（Ｎ）に電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタＴ４１のソース電極に電気的に接続される。前記第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極は、第Ｍ＋２本目のクロック信号ＣＫ（Ｍ＋２）に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタＴ４０のドレイン電極に電気的に接続され，ドレイン電極は、走査駆動信号Ｇ（Ｎ）に電気的に接続される。
【００２７】
前記ブーストラップコンデンサ５００の一端は、第一ノードＱ（Ｎ）に電気的に接続され、他端は、走査駆動信号Ｇ（Ｎ）に電気的に接続される。
【００２８】
前記プルダウン保持モジュール６００は、複数のＰ型薄膜トランジスタにより構成されるインバータＦ１と、第三十二Ｐ型薄膜トランジスタＴ３２と、第四十二Ｐ型薄膜トランジスタＴ４２と、第八十二Ｐ型薄膜トランジスタＴ８２と、第八十一Ｐ型薄膜トランジスタＴ８１と、からなり、前記インバータＦ１の入力端は、第一ノードＱ（Ｎ）に電気的に接続され、出力端は、第二ノードＰ（Ｎ）に電気的に接続される。前記第三十二Ｐ型薄膜トランジスタＴ３２のゲート電極は、第二ノードＰ（Ｎ）に電気的に接続され、ソース電極は、第四十一Ｐ型薄膜トランジスタＴ４１のドレイン電極に電気的に接続され、ドレイン電極は、第一定圧の正電位ＶＤＤ１に電気的に接続される。前記第四十二Ｐ型薄膜トランジスタＴ４２のゲート電極は、第二ノードＰ（Ｎ）に電気的に接続され、ドレイン電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第八十二Ｐ型薄膜トランジスタのドレイン電極に電気的に接続される。前記第八十二Ｐ型薄膜トランジスタＴ８２のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第八十一Ｐ型薄膜トランジスタＴ８１のドレイン電極に電気的に接続される。前記第八十一Ｐ型薄膜トランジスタのゲート電極は、第二ノードＰ（Ｎ）に電気的に接続され、ソース電極は、第二定圧の正電位ＶＤＤ２に電気的に接続され、ドレイン電極は、第八十二Ｐ型薄膜トランジスタＴ８２のドレイン電極に電気的に接続される。
【００２９】
（実施例１）
図２と、図３と、図４を参照する。特別なのは、図２が示す、本発明のＰＭＯＳゲート電極駆動回路の実施例１の第一ステージにおける接続関係において、前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極は、起動信号ＳＴＶに電気的に接続され、図３と図４が示す、本発明のＰＭＯＳゲート電極駆動回路の実施例１の最後から二番目のステージと、最後の一ステージにおける接続関係において、前記第四十Ｐ型薄膜トランジスタＴ４０のゲート電極は、起動信号ＳＴＶに電気的に接続される、という点である。  
【００３０】
図５が示すのは、本発明のＰＭＯＳゲート電極駆動回路のシーケンス図である。その内、ＳＴＶは回路の起動信号を表している。ＣＫ（１）と、ＣＫ（２）と、ＣＫ（３）と、ＣＫ（４）は、クロック信号ＣＫ（Ｍ）に含まれる四組のクロック信号であり、いずれも、高周波クロック信号である。前記クロック信号ＣＫ（Ｍ）が、第三クロック信号ＣＫ（３）の時、前記第Ｍ＋２組目のクロック信号ＣＫ（Ｍ＋２）は、第一クロック信号ＣＫ（１）である。前記クロック信号ＣＫ（Ｍ）が、第四クロック信号ＣＫ（４）の時、前記第Ｍ＋２組目のクロック信号ＣＫ（Ｍ＋２）は、第二クロック信号ＣＫ（２）である。Ｑ（１）とＱ（２）は、それぞれ、第一ステージと第二ステージであるＧＯＡユニット回路において、第一ノードＱ（Ｎ）の波形である。Ｇ（１）とＧ（２）は、それぞれ、第一ステージと第二ステージであるＧＯＡユニット回路が出力する走査駆動信号Ｇ（Ｎ）の波形である。ＶＳＳ１は、定圧の負電位である。ＶＤＤ１とＶＤＤは、それぞれ、第一と第二定圧の正電位であるとともに、第一定圧の正電位ＶＤＤ１は、第二定圧の正電位ＶＤＤ２より低い。
【００３１】
図１、図５を併せて参照する。具体的には、前記ＰＭＯＳゲート電極駆動回路の実施例１の作動過程は以下の通りである。前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号ＳＴ（Ｎ−１）が、低電位の時、第十一Ｐ型薄膜トランジスタＴ１１は導通し、定圧の負電位ＶＳＳ１は回路に進入し、ブーストラップコンデンサ５００に対して充電を行い、それにより、第一ノードＱ（Ｎ）は、一つの負電位を得た後で、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号ＳＴ（Ｎ−１）が高電位に転換され、第一ノードＱ（Ｎ）は、ブーストラップコンデンサ５００によって、負電位を維持すると同時に、第二十一Ｐ型薄膜トランジスタＴ２１と第二十二Ｐ型薄膜トランジスタＴ２２は、第一ノードＱ（Ｎ）の制御を受け導通する。
【００３２】
それに続いて、第Ｍ組目のクロック信号ＣＫ（Ｍ）は低電位であるとともに、第二十二Ｐ型薄膜トランジスタＴ２２によって、ブーストラップコンデンサ５００へ継続的に充電を行う。それにより、第一ノードＱ（Ｎ）は、更に低い電位に達すると同時に、第二十二Ｐ型薄膜トランジスタＴ２２のドレイン電極は、走査駆動信号Ｇ（Ｎ）を出力し、第二十一Ｐ型薄膜トランジスタＴ２１のドレイン電極は、ステージ転送信号ＳＴ（Ｎ）を出力するとともに、走査駆動信号Ｇ（Ｎ）とステージ転送信号ＳＴ（Ｎ）は、いずれも低電位である。ＰＭＯＳゲート電極駆動回路に関して、一般には、走査駆動信号Ｇ（Ｎ）が低電位の時間帯を動作期間と称し、動作期間において、第一ノードＱ（Ｎ）は低電位であり、インバータＦ１で反転させて得た第二ノードＰ（Ｎ）は高電位であり、プルダウン保持モジュール６００内の第八十二Ｐ型薄膜トランジスタＴ８２は導通しているため、第八十一Ｐ型薄膜トランジスタＴ８１と、第四十二Ｐ型薄膜トランジスタＴ４２と、第三十二Ｐ型薄膜トランジスタＴ３２は、いずれも閉鎖され、第四十二Ｐ型薄膜トランジスタＴ４２のソース電極の電位が、定圧の負電位ＶＳＳ１まで引き下げられることで、第一ノードＱ（Ｎ）が、第四十二Ｐ型薄膜トランジスタＴ４２を経ることによる漏電を減少させることができる。また、前記定圧の負電位ＶＳＳ１を採用して第十一薄膜トランジスタＴ１１の信号の伝送を行うことで、第一ノードＱ（Ｎ）の漏電も減少させることができる。
【００３３】
引き続いて、第Ｍ組目のクロック信号ＣＫ（Ｍ）は高電位に変化し、それに対応して、第二十二Ｐ型薄膜トランジスタＴ２２のドレイン電極によって出力された走査駆動信号Ｇ（Ｎ）と、第二十一Ｐ型薄膜トランジスタＴ２１のドレイン電極によって出力されたステージ転送信号ＳＴ（Ｎ）も、高電位に転換され、回路は非動作期間に進入し、第Ｍ＋２本目のクロック信号ＣＫ（Ｍ＋２）と、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号ＳＴ（Ｎ＋２）或いは、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号Ｇ（Ｎ＋２）が、低電位に達した場合、第四十Ｐ型薄膜トランジスタＴ４０と第四十一Ｐ型薄膜トランジスタＴ４１は、いずれも導通し、第一ノードＱ（Ｎ）の電位は、走査駆動信号Ｇ（Ｎ）の高電位まで引き上げられ、第二十一Ｐ型薄膜トランジスタＴ２１と第二十二Ｐ型薄膜トランジスタＴ２２は、いずれも閉鎖される。非動作期間において、第一ノードＱ（Ｎ）は高電位であり、インバータＦ１で反転させて得た第二ノードＰ（Ｎ）は、低電位であり、プルダウン保持モジュール６００内の第八十二Ｐ型薄膜トランジスタＴ８２は閉鎖されているため、第八十一Ｐ型薄膜トランジスタＴ８１と、第四十二Ｐ型薄膜トランジスタＴ４２と、第三十二Ｐ型薄膜トランジスタＴ３２とは、いずれも導通し、第一ノードＱ（Ｎ）の電位は、第四十二Ｐ型薄膜トランジスタＴ４２と第八十一Ｐ型薄膜トランジスタＴ８１によって、第二定圧の正電位ＶＤＤ２まで上昇させられるとともに、第二定圧の正電位ＶＤＤ２にて維持される。
【００３４】
さらに、前記インバータＦ１は、図１３と、図１４と、図１５がそれぞれ示す三種類の構造にすることができる。第一種のインバータＦ１の構造は、図１３に示すように、第五十二Ｐ型薄膜晶トランジスタＴ５２と、第五十一Ｐ型薄膜トランジスタＴ５１と、第五十四Ｐ型薄膜トランジスタＴ５４と、第五十三Ｐ型薄膜トランジスタＴ５３と、からなり、前記第五十二Ｐ型薄膜トランジスタＴ５２のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第二定圧の正電位ＶＤＤ２に電気的に接続され、ドレイン電極は、第三ノードＳ（Ｎ）に電気的に接続される。前記第五十一Ｐ型薄膜トランジスタＴ５１のゲート電極とソース電極は、いずれも、定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第三ノードＳ（Ｎ）に電気的に接続される。前記第五十四Ｐ型薄膜トランジスタＴ５４のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第二定圧の正電位ＶＤＤ２に電気的に接続され、ドレイン電極は、第二ノードＰ（Ｎ）に電気的に接続される。前記第五十三Ｐ型薄膜トランジスタＴ５３のゲート電極は、第三ノードＳ（Ｎ）に電気的に接続され、ソース電極は、定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第二ノードＰ（Ｎ）に電気的に接続される。
【００３５】
非動作期間において、第一ノードＱ（Ｎ）が低電位の時、前記第五十二Ｐ型薄膜トランジスタＴ５２と第五十四Ｐ型薄膜トランジスタＴ５４は、いずれも導通し、第五十一Ｐ型薄膜トランジスタＴ５１と第五十三Ｐ型薄膜トランジスタＴ５３は、閉鎖され、第二ノードＰ（Ｎ）の電位は、第二定圧の正電位ＶＤＤ２である。非動作期間において、第一ノードＱ（Ｎ）が高電位の時、前記第五十二Ｐ型薄膜トランジスタＴ５２と第五十四Ｐ型薄膜トランジスタＴ５４は、いずれも閉鎖され、第五十一Ｐ型薄膜トランジスタ５１と第五十三Ｐ型薄膜トランジスタＴ５３は、いずれも導通し、第二ノードＰ（Ｎ）の電位は、定圧の負電位ＶＳＳ１である。
【００３６】
第二種のインバータＦ１の構造を図１４に示している。前記インバータＦ１は、二重インバータであり、メインインバータＦ１１と補助インバータＦ１３を備える。
【００３７】
前記メインインバータＦ１１は、第五十二Ｐ型薄膜トランジスタＴ５２と、第五十一Ｐ型薄膜トランジスタＴ５１と、第五十四Ｐ型薄膜トランジスタＴ５４と、第五十三Ｐ型薄膜トランジスタＴ５３と、からなり、前記第五十二Ｐ型薄膜トランジスタＴ５２のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第一定圧の正電位ＶＤＤ１に電気的に接続され、ドレイン電極は、第三ノードＳ（Ｎ）に電気的に接続される。前記第五十一Ｐ型薄膜トランジスタＴ５１のゲート電極とソース電極は、いずれも、定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第三ノードＳ（Ｎ）に電気的に接続される。前記第五十四Ｐ型薄膜トランジスタＴ５４のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第四ノードＫ（Ｎ）に電気的に接続され、ドレイン電極は、第二ノードＰ（Ｎ）に電気的に接続される。前記第五十三Ｐ型薄膜トランジスタＴ５３のゲート電極は、第三ノードＳ（Ｎ）に電気的に接続され、ソース電極は、定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第二ノードＰ（Ｎ）に電気的に接続される。前記補助インバータＦ１３は、第六十二Ｐ型薄膜トランジスタＴ６２と、第六十一Ｐ型薄膜トランジスタＴ６１と、第六十四Ｐ型薄膜トランジスタＴ６４と、第六十三Ｐ型薄膜トランジスタＴ６３と、からなり、前記第六十二Ｐ型薄膜トランジスタＴ６２のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第二定圧の正電位ＶＤＤ２に電気的に接続され、ドレイン電極は、第五ノードＴ（Ｎ）に電気的に接続される。前記第六十一Ｐ型薄膜トランジスタＴ６１のゲート電極とソース電極は、いずれも、定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第五ノードＴ（Ｎ）に電気的に接続される。前記第六十四Ｐ型薄膜トランジスタＴ６４のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第二定圧の正電位ＶＤＤ２に電気的に接続され、ドレイン電極は、第四ノードＫ（Ｎ）に電気的に接続される。前記第六十三Ｐ型薄膜トランジスタＴ６３のゲート電極は、第五ノードＴ（Ｎ）に電気的に接続され、ソース電極は、定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第四ノードＫ（Ｎ）に電気的に接続される。
【００３８】
動作期間において、第一ノードＱ（Ｎ）が低電位の時、前記メインインバータＦ１１内の第五十二Ｐ型薄膜トランジスタＴ５２と第五十四Ｐ型薄膜トランジスタＴ５４は、いずれも導通し、第五十一Ｐ型薄膜トランジスタＴ５１と第五十三Ｐ型薄膜トランジスタＴ５３は、閉鎖され、補助インバータＦ１３内の第六十二Ｐ型薄膜トランジスタＴ６２と第六十四Ｐ型薄膜トランジスタＴ６４は、いずれも導通し、第二ノードＰ（Ｎ）の電位は、第一定圧の正電位ＶＤＤ１より高い、第二定圧の正電位ＶＤＤ２まで上昇される。非動作期間において、第一ノードＱ（Ｎ）が高電位の時、前記メインインバータＦ１１内の第五十二Ｐ型薄膜トランジスタＴ５２と第五十四Ｐ型薄膜トランジスタＴ５４は、いずれも閉鎖され、第五十一Ｐ型薄膜トランジスタＴ５１と第五十三Ｐ型薄膜トランジスタＴ５３は、いずれも導通し、第二ノードＰ（Ｎ）の電位は、定圧の負電位ＶＳＳ１である。
【００３９】
第三種のインバータＦ１の構造を図１５に示す。前記インバータＦ１は、二重インバータであり、メインインバータＦ１１と補助インバータＦ１３を備える。
【００４０】
前記メインインバータＦ１１は、第五十二Ｐ型薄膜トランジスタＴ５２と、第五十一Ｐ型薄トランジスタＴ５１と、第五十四Ｐ型薄膜トランジスタＴ５４と、第五十三Ｐ型薄膜トランジスタＴ５３と、からなり、前記第五十二Ｐ型薄膜トランジスタＴ５２のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第一定圧の正電位ＶＤＤ１に電気的に接続され、ドレイン電極は、第三ノードＳ（Ｎ）に電気的に接続される。前記第五十一Ｐ型薄膜トランジスタＴ５１のゲート電極とソース電極は、いずれも定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第三ノードＳ（Ｎ）電気的に接続される。前記第五十四Ｐ型薄膜トランジスタＴ５４のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第四ノードＫ（Ｎ）に電気的に接続され、ドレイン電極は、第二ノードＰ（Ｎ）に電気的に接続される。前記第五十三Ｐ型薄膜トランジスタＴ５３のゲート電極は、第三ノードＳ（Ｎ）に電気的に接続され、ソース電極は、定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第二ノードＰ（Ｎ）に電気的に接続される。前記補助インバータＦ１３は、第六十四Ｐ型薄膜トランジスタＴ６４と第六十三Ｐ型薄膜トランジスタＴ６３を備え、前記第六十四Ｐ型薄膜トランジスタＴ６４のゲート電極は、第一ノードＱ（Ｎ）に電気的に接続され、ソース電極は、第二定圧の正電位ＶＤＤ２に電気的に接続され、ドレイン電極は、第四ノードＫ（Ｎ）に電気的に接続される。前記第六十三Ｐ型薄膜トランジスタＴ６３のゲート電極は、第三ノードＳ（Ｎ）に電気的に接続され、ソース電極は、定圧の負電位ＶＳＳ１に電気的に接続され、ドレイン電極は、第四ノードＫ（Ｎ）に電気的に接続される。前記第三種のインバータＦ１の構造は、二重インバータの効果を得ると同時に、Ｐ型薄膜トランジスタを二つ減らし、回路を簡素化させる。
【００４１】
動作期間において、第一ノードＱ（Ｎ）が低電位の時、前記メインインバータＦ１１内の第五十二Ｐ型薄膜トランジスタＴ５２と第五十四Ｐ型薄膜トランジスタＴ５４は、いずれも導通し、第五十一Ｐ型薄膜トランジスタＴ５１と第五十三Ｐ型薄膜トランジスタＴ５３は、閉鎖され、補助インバータＦ１３内の第六十四Ｐ型薄膜トランジスタＴ６４は導通し、第六十三Ｐ型薄膜トランジスタＴ６３は閉鎖され、第二ノードＰ（Ｎ）の電位は、第一定圧の正電位ＶＤＤ１より高い、第二定圧の正電位ＶＤＤ２まで上昇される。非動作期間において、第一ノードＱ（Ｎ）が高電位の時、前記メインインバータＦ１１内の第五十二Ｐ型薄膜トランジスタＴ５２と第五十四Ｐ型薄膜トランジスタＴ５４は、いずれも閉鎖され、第五十一Ｐ型薄膜トランジスタＴ５１と第五十三Ｐ型薄膜トランジスタＴ５３は、いずれも導通し、第二ノードＰ（Ｎ）の電位は、定圧の負電位ＶＳＳ１である。
【００４２】
上述の図１４と図１５が示す二重インバータにおいて、補助インバータＦ１３は、動作期間において、メインインバータＦ１１に、更に高い電位を提供し、第一ノードＱ（Ｎ）の漏電を確実に減少させ、デプレッションモードＰ型薄膜トランジスタの電気特性が、インバータの出力に対して、影響を与えるのを防止することができる。
【００４３】
（実施例２）
図６を参照する。図６は、本発明の実施例２の回路図である。本実施例２と実施例１の違いは、以下の点のみである。第一プルダウンモジュール４００内の第四十Ｐ型薄膜トランジスタＴ４０と第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極が受信した信号を、交換する。即ち、第四十Ｐ型薄膜トランジスタＴ４０のゲート電極を、第Ｍ＋２本目のクロック信号ＣＫ（Ｍ＋２）に電気的に接続させ、第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極を、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号ＳＴ（Ｎ＋２）或いは、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号Ｇ（Ｎ＋２）に電気的に接続させる。それに対応するように、本発明のＰＭＯＳゲート電極駆動回路の実施例２の第一ステージにおける接続関係において、前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極は、起動信号ＳＴＶに電気的に接続され、最後から二番目のステージと、最後の一ステージにおける接続関係において、前記第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極は、起動信号ＳＴＶに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例１と同じであり、ここでは説明を繰り返さない。
【００４４】
（実施例３）
図７を参照する。図７は、本発明の実施例３の回路図である。本実施例３と実施例１の違いは、以下の点のみである。第一プルダウンモジュール４００内の第四十Ｐ型薄膜トランジスタＴ４０は、ダイオード接続を採用することによって漏電を減少させる。即ち、第四十Ｐ型薄膜トランジスタＴ４０のゲート電極とソース電極は、いずれも第一ノードＱ（Ｎ）に電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタＴ４１のソース電極に電気的に接続される。前記第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極は、第Ｍ＋２本目のクロック信号ＣＫ（Ｍ＋２）に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタＴ４０のドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号Ｇ（Ｎ）に電気的に接続される。それに対応するように、本発明のＰＭＯＳゲート電極駆動回路の実施例３の第一ステージにおける接続関係において、前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極は、起動信号ＳＴＶに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例１と同じであり、ここでは説明を繰り返さない。
【００４５】
（実施例４）
図８を参照する。図８は、本発明の実施例４の回路図である。本実施例４と実施例１の違いは、以下の点のみである。第一プルダウンモジュール４００内の第四十一Ｐ型薄膜トランジスタＴ４１は、ダイオード接続を採用することによって、漏電を減少させる。即ち、第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極とソース電極は、いずれも第四十Ｐ型薄膜トランジスタＴ４０のドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号Ｇ（Ｎ）に電気的に接続される。第四十Ｐ型薄膜トランジスタＴ４０のゲート電極は、第Ｍ＋２本目のクロック信号ＣＫ（Ｍ＋２）に電気的に接続され、ソース電極は、第一ノードＱ（Ｎ）に電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極とソース電極に電気的に接続される。それに対応するように、本発明のＰＭＯＳゲート電極駆動回路の実施例３の第一ステージにおける接続関係において、前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極は、起動信号ＳＴＶに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例１と同じであり、ここでは説明を繰り返さない。
【００４６】
（実施例５）
図９を参照する。図９は、本発明の実施例５の回路図である。本実施例５と実施例１の違いは、以下の点のみである。前記プルアップ制御モジュール１００は、三つのＰ型薄膜トランジスタ、即ち、第十一Ｐ型薄膜トランジスタＴ１１と、第十二Ｐ型薄膜トランジスタＴ１２と、第十三Ｐ型薄膜トランジスタＴ１３と、からなる。前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極とソース電極は、いずれも、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号ＳＴ（Ｎ−１）を受信し、ドレイン電極は、第十二Ｐ型薄膜トランジスタＴ１２のソース電極と第十三Ｐ型薄膜トランジスタＴ１３のドレイン電極に電気的に接続される。前記第十二Ｐ型薄膜トランジスタＴ１２のゲート電極は、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号ＳＴ（Ｎ−１）を受信し、ソース電極は、第十一Ｐ型薄膜トランジスタＴ１１のドレイン電極に電気的に接続され、ドレイン電極は、第一ノードＱ（Ｎ）に電気的に接続される。前記第十三Ｐ型薄膜トランジスタＴ１３のゲート電極は、走査駆動信号Ｇ（Ｎ）を受信し、ソース電極は、定圧の負電位ＶＳＳ１を受信し、ドレイン電極は、第十一Ｐ型薄膜トランジスタＴ１１のドレイン電極に電気的に接続される。それに対応するように、本発明のＰＭＯＳゲート電極駆動回路の実施例５の第一ステージにおける接続関係において、前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極及びソース電極と、第十二Ｐ型薄膜トランジスタＴ１２のゲート電極は、起動信号ＳＴＶに電気的に接続される。最後から二番目のステージと、最後の一ステージにおける接続関係において、前記第四十Ｐ型薄膜トランジスタＴ４０のゲート電極は、起動信号ＳＴＶに電気的に接続される。その他の回路構造と実施例１は同じであり、ここでは説明を繰り返さない。
【００４７】
本実施例５の作動過程と実施例１の作動過程には、わずかに違いがある。前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号ＳＴ（Ｎ−１）は低電位であり、走査駆動信号Ｇ（Ｎ）が高電位の時、第十一Ｐ型薄膜トランジスタＴ１１と第十二Ｐ型薄膜トランジスタＴ１２は導通し、第十三Ｐ型薄膜トランジスタＴ１３は、閉鎖され、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号ＳＴ（Ｎ−１）は、回路に進入する。また、前ステージである第Ｎ−１ステージのＧＯＡユニット回路のステージ転送信号ＳＴ（Ｎ−１）が高電位に変化し、走査駆動信号Ｇ（Ｎ）が低電位の時、第十一Ｐ型薄膜トランジスタＴ１１と第十二Ｐ型薄膜トランジスタＴ１２は、閉鎖され、第十三Ｐ型薄膜トランジスタＴ１３は、導通し、定圧の負電位ＶＳＳ１が、第十一Ｐ型薄膜トランジスタＴ１１のドレイン電極と第十二Ｐ型薄膜トランジスタＴ１２のソース電極に進入する。それにより、第十一Ｐ型薄膜トランジスタＴ１１と第十二Ｐ型薄膜トランジスタＴ１２の閉鎖が更に効果的になり、漏電を防止することができる。その他の作動過程と実施例１は同じであり、ここでは説明を繰り返さない。
【００４８】
（実施例６）
図１０を参照する。図１０は、本発明の実施例６の回路図である。本実施例６と実施例５の違いは、以下の点のみである。第一プルダウンモジュール４００内の第四十Ｐ型薄膜トランジスタＴ４０と第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極が受信した信号を、交換する。即ち、第四十Ｐ型薄膜トランジスタＴ４０のゲート電極を、第Ｍ＋２本目のクロック信号ＣＫ（Ｍ＋２）に電気的に接続させ、第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極を、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットのステージ転送信号ＳＴ（Ｎ＋２）或いは、二つ先のステージである第Ｎ＋２ステージのＧＯＡユニットの走査駆動信号Ｇ（Ｎ＋２）に電気的に接続させる。それに対応するように、本発明のＰＭＯＳゲート電極駆動回路の実施例６の第一ステージにおける接続関係において、前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極及びソース電極と、第十二Ｐ型薄膜トランジスタＴ１２のゲート電極は、起動信号ＳＴＶに電気的に接続される。最後から二番目のステージと、最後の一ステージにおける接続関係において、前記第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極は、起動信号ＳＴＶに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例５と同じであり、ここでは説明を繰り返さない。
【００４９】
（実施例７）
図１１を参照する。図１１は、本発明の実施例７の回路図である。本実施例７と実施例５の違いは、以下の点のみである。第一プルダウンモジュール４００内の第四十Ｐ型薄膜トランジスタＴ４０は、ダイオード接続を採用することによって、漏電を減少させる。即ち、第四十Ｐ型薄膜トランジスタＴ４０のゲート電極とソース電極は、いずれも第一ノードＱ（Ｎ）に電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタＴ４１のソース電極に電気的に接続される。前記第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極は、第Ｍ＋２本目のクロック信号ＣＫ（Ｍ＋２）に電気的に接続され、ソース電極は、第四十Ｐ型薄膜トランジスタＴ４０のドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号Ｇ（Ｎ）に電気的に接続される。それに対応するように、本発明のＰＭＯＳゲート電極駆動回路の実施例７の第一ステージにおける接続関係において、前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極及びソース電極と、第十二Ｐ型薄膜トランジスタＴ１２のゲート電極は、起動信号ＳＴＶに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例５と同じであり、ここでは説明を繰り返さない。
【００５０】
（実施例８）
図１２を参照する。図１２は、本発明の実施例８の回路図である。本実施例８と実施例５の違いは、以下の点のみである。第一プルダウンモジュール４００内の第四十一Ｐ型薄膜トランジスタＴ４１は、ダイオード接続を採用することによって漏電を減少させる。即ち、第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極とソース電極は、いずれも第四十Ｐ型薄膜トランジスタＴ４０のドレイン電極に電気的に接続され、ドレイン電極は、走査駆動信号Ｇ（Ｎ）に電気的に接続される。第四十Ｐ型薄膜トランジスタＴ４０のゲート電極は、第Ｍ＋２本目のクロック信号ＣＫ（Ｍ＋２）に電気的に接続され、ソース電極は、第一ノードＱ（Ｎ）に電気的に接続され、ドレイン電極は、第四十一Ｐ型薄膜トランジスタＴ４１のゲート電極とソース電極に電気的に接続される。それに対応するように、本発明のＰＭＯＳゲート電極駆動回路の実施例８の第一ステージにおける接続関係において、前記第十一Ｐ型薄膜トランジスタＴ１１のゲート電極及びソース電極と、第十二Ｐ型薄膜トランジスタＴ１２のゲート電極は、起動信号ＳＴＶに電気的に接続され、その他の回路構造と作動過程は、いずれも実施例５と同じであり、ここでは説明を繰り返さない。
【００５１】
上記内容をまとめると、本発明のＰＭＯＳゲート電極駆動回路は、そのプルアップ制御モジュールが一つの定圧の負電位を受信することで、ＰＭＯＳデバイスの漏電が、第一ノードに対して与える影響を減少させることができ、そのプルダウン保持モジュールは、Ｐ型薄膜トランジスタにより構成される二重インバータを設けるとともに、特殊な漏電を防ぐ設計を採用することにより、第一ノードの漏電を減少させ、デプレッションモードＰ型薄膜晶トランジスタの電気特性がインバータの出力に対して影響を与えるのを防止することができ、ゲート電極駆動回路の安定性を向上させるとともに、パネルの集積度を向上させ、さらに、液晶表示パネルのフレームの幅を減らし、特に、フレームの幅に対して比較的要求の高い、小さいサイズのパネルに適用される。
【００５２】
以上の内容に関し、本分野の領域の一般的な技術者は、本発明の技術案と技術構想に基づいて、その他各種同様の効果を持つ修正や変更を行うことができ、これらの修正や変更は全て本発明の請求項の範囲に含まれるものとする。
【符号の説明】
【００５３】
１００        プルアップ制御モジュール
２００        プルアップモジュール
３００        伝送モジュール
４００        第一プルダウンモジュール
５００        ブーストラップコンデンサ
６００        プルダウン保持モジュール
ＣＫ（１）    第一クロック信号
ＣＫ（２）    第二クロック信号
ＣＫ（３）    第三クロック信号
ＣＫ（４）    第四クロック信号
ＣＫ（Ｍ）    クロック信号    
ＣＫ（Ｍ）    第Ｍ本目のクロック信号
ＣＫ（Ｍ＋２）第Ｍ＋２本目のクロック信号
ＣＫ（Ｍ＋２）第Ｍ＋２組目のクロック信号
Ｆ１          インバータ
Ｆ１          二重インバータ
Ｆ１１        メインインバータ
Ｆ１３        補助インバータ
Ｇ（１）  第一ステージのＧＯＡユニット回路が出力する走査駆動信号Ｇ（Ｎ）の波形
Ｇ（２）  第二ステージのＧＯＡユニット回路が出力する走査駆動信号Ｇ（Ｎ）の波形
Ｇ（Ｎ＋２）  二つ先のステージである第Ｎ＋２ステージＧＯＡユニットの走査駆動信号
Ｇ（Ｎ）        走査駆動信号
Ｋ（Ｎ）        第四ノード
Ｐ（Ｎ）        第二ノード
Ｑ（１）  第一ステージであるＧＯＡユニット回路において、第一ノードＱ（Ｎ）の波形
Ｑ（２）  第二ステージであるＧＯＡユニット回路において、第一ノードＱ（Ｎ）の波形
Ｑ（Ｎ）        第一ノード
Ｓ（Ｎ）        第三ノード
ＳＴ（Ｎ−１）  ステージ転送信号
ＳＴ（Ｎ）      ステージ転送信号
ＳＴ（Ｎ＋２）  二つ先のステージである第Ｎ＋２ステージＧＯＡユニットの
ステージ転送信号ＳＴ
ＳＴＶ        起動信号
Ｔ１１        第十一Ｐ型薄膜トランジスタ
Ｔ１２        第十二Ｐ型薄膜トランジスタ
Ｔ１３        第十三Ｐ型薄膜トランジスタ
Ｔ２１        第二十一Ｐ型薄膜トランジスタ
Ｔ２２        第二十二Ｐ型薄膜トランジスタ
Ｔ３２        第三十二Ｐ型薄膜トランジスタ
Ｔ４０        第四十Ｐ型薄膜トランジスタ
Ｔ４１        第四十一Ｐ型薄膜トランジスタ
Ｔ４２        第四十二Ｐ型薄膜トランジスタ
Ｔ５１        第五十一Ｐ型薄膜トランジスタ
Ｔ５２        第五十二Ｐ型薄膜トランジスタ
Ｔ５３        第五十三Ｐ型薄膜トランジスタ
Ｔ５４        第五十四Ｐ型薄膜トランジスタ
Ｔ６１        第六十一Ｐ型薄膜トランジスタ
Ｔ６２        第六十二Ｐ型薄膜トランジスタ
Ｔ６３        第六十三Ｐ型薄膜トランジスタ
Ｔ６４        第六十四Ｐ型薄膜トランジスタ
Ｔ８１        第八十一Ｐ型薄膜トランジスタ
Ｔ８２        第八十二Ｐ型薄膜トランジスタ
Ｔ（Ｎ）      第五ノード
ＶＤＤ１      第一定圧の正電位
ＶＤＤ２      第二定圧の正電位
ＶＳＳ１      定圧の負電位
【図１】
0006405056.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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