(57)【特許請求の範囲】
【請求項１】
第１の表面と第２の表面とを有し、シリコンを含む第１のチップ本体と、前記第１のチップ本体の前記第１の表面に設けられた第１の電極と、前記第１の電極を露出させつつ、前記第１のチップ本体の前記第１の表面を覆う第１の保護膜と、前記第１の電極上に設けられた第１のバンプ電極とを備える第１の半導体チップと、
第１の表面と第２の表面とを有し、シリコンを含む第２のチップ本体と、前記第２のチップ本体の前記第１の表面に設けられた第２の電極と、前記第２の電極を露出させつつ、前記第２のチップ本体の前記第１の表面を覆う第２の保護膜と、前記第２の電極を露出させつつ、前記第２の保護膜を覆う第３の保護膜と、前記第３の保護膜上に設けられ、前記第２の電極と電気的に接続された再配線層と、前記再配線層と電気的に接続された第２のバンプ電極と、前記第２のチップ本体を貫通するように設けられ、前記第２の電極と電気的に接続された第１の貫通電極と、前記第２のチップ本体の前記第２の表面に設けられ、前記第１の貫通電極と電気的に接続された第３のバンプ電極とを備え、前記第３のバンプ電極を前記第１のバンプ電極に接続させつつ、前記第１の半導体チップ上に積層された第２の半導体チップと、
第１の表面と第２の表面とを有し、シリコンを含む第３のチップ本体と、前記第３のチップ本体の前記第１の表面に設けられた第３の電極と、前記第３の電極を露出させつつ、前記第３のチップ本体の前記第１の表面を覆う第４の保護膜と、前記第３の電極上に設けられた第４のバンプ電極とを備え、前記第４のバンプ電極を前記第２のバンプ電極に接続させつつ、前記第２の半導体チップ上に積層された第３の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間に充填され、前記第１の保護膜と接する第１の樹脂層と、
前記第２の半導体チップと前記第３の半導体チップとの間に充填され、前記第３の保護膜および前記第４の保護膜と接する第２の樹脂層とを具備し、
前記第１のチップ本体に含まれるシリコン、前記第２のチップ本体に含まれるシリコン、および前記第３のチップ本体に含まれるシリコンの熱膨張係数と前記第１の保護膜、前記第２の保護膜、および前記第４の保護膜の熱膨張係数との差の絶対値である第１の値は、前記第２のチップ本体に含まれるシリコンの熱膨張係数と前記第３の保護膜の熱膨張係数との差の絶対値である第２の値より小さい、半導体装置。
【請求項２】
前記第１の保護膜、前記第２の保護膜、および前記第４の保護膜は無機保護膜であり、前記第３の保護膜は有機保護膜である、請求項１に記載の半導体装置。
【請求項３】
さらに、第１の表面と第２の表面とを有し、シリコンを含む第４のチップ本体と、前記第４のチップ本体の前記第１の表面に設けられた第４の電極と、前記第４の電極を露出させつつ、前記第４のチップ本体の前記第１の表面を覆う第５の保護膜と、前記第４の電極上に設けられた第５のバンプ電極と、前記第４のチップ本体を貫通するように設けられ、前記第４の電極と電気的に接続された第２の貫通電極と、前記第４のチップ本体の前記第２の表面に設けられ、前記第２の貫通電極と電気的に接続された第６のバンプ電極とを備え、前記第５のバンプ電極を前記第３のバンプ電極に接続させ、かつ前記第６のバンプ電極を前記第１のバンプ電極に接続させつつ、前記第１の半導体チップと前記第２の半導体チップとの間に配置された第４の半導体チップを具備し、
前記第１の半導体チップと前記第４の半導体チップとの間、および前記第４の半導体チップと前記第２の半導体チップとの間には前記第１の樹脂層が充填されており、前記第１の樹脂層は前記第５の保護膜と接していると共に、前記第４のチップ本体に含まれるシリコンの熱膨張係数と前記第５の保護膜の熱膨張係数との差の絶対値である第３の値は、前記第２のチップ本体に含まれるシリコンの熱膨張係数と前記第３の保護膜の熱膨張係数との差の絶対値である第２の値より小さく、
さらに、前記第１の半導体チップと前記第４の半導体チップとの間、および前記第４の半導体チップと前記第２の半導体チップとの間のそれぞれに、局所的に配置された接着性スペーサを具備する、請求項１または請求項２に記載の半導体装置。
【請求項４】
さらに、積層された複数の前記第４の半導体チップを具備し、
前記複数の第４の半導体チップは、上段側の前記第４の半導体チップの前記第６のバンプ電極を下段側の前記第４の半導体チップの前記第５のバンプ電極に接続させつつ、順に積層されており、
前記複数の第４の半導体チップ間には前記第１の樹脂層が充填されており、前記第１の樹脂層は前記複数の第４の半導体チップの前記第５の保護膜と接している、請求項３に記載の半導体装置。
【請求項５】
さらに、外部接続端子を備える第１の面と、内部接続端子を備える第２の面とを有し、前記第１ないし第３の半導体チップを備えるチップ積層体、または前記第１ないし第４の半導体チップを備えるチップ積層体が前記第２の面上に搭載された回路基板と、
前記第３の半導体チップの前記第３の電極と前記内部接続端子とを電気的に接続する接続部材と、
前記チップ積層体を封止するように、前記回路基板の前記第２の面上に形成された第３の樹脂層と
を具備する、請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等のメモリチップを内蔵する半導体記憶装置においては、小型・高容量化を実現するために、薄厚化したメモリチップを多段に積層したメモリチップ積層体を回路基板上に配置した構造が適用されている。多段に積層されたメモリチップ間の電気的な接続には、メモリチップ内に設けられた貫通電極と、貫通電極間を電気的に接続するマイクロバンプとが用いられる。メモリチップ積層体上には、メモリチップと外部デバイスとの間でデータ通信を行うインターフェース（ＩＦ）回路が搭載された半導体チップ（ＩＦチップ等）が配置される。ＩＦチップの電極配列は、メモリチップのそれとは異なるため、例えばメモリチップ積層体の最上段に位置するメモリチップ上に、電極を再配置する再配線層を形成することが行われている。ＩＦチップの電極は、再配線層上に形成されたマイクロバンプを介してメモリチップの電極と電気的に接続される。
【０００３】
マイクロバンプを用いて半導体チップ間を接続する場合、上下の半導体チップに設けられたバンプ電極同士を位置合わせした後、熱を加えながら上下の半導体チップを圧着してバンプ電極同士を接続する。半導体チップ間には、接続信頼性等を高めるためにアンダーフィル樹脂が充填される。アンダーフィル樹脂が充填される前段階において、上下の半導体チップ間はマイクロバンプのみにより接続されているため、バンプ接続後の半導体チップの反りによりバンプ電極間に接続不良（オープン不良）が生じやすい。このような点に対して、半導体チップ間に局所的に接着剤を配置し、半導体チップ間の接着強度を高めることが行われている。しかしながら、半導体チップの積層数が増えるにつれて半導体チップの反り量が増大し、バンプ電極間の接続不良を十分に抑制できないおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１３／００７５８９５号明細書
【特許文献２】米国特許出願公開第２０１３／０１３４５８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、積層された半導体チップ間をバンプ電極で接続するにあたって、半導体チップの反り等によるバンプ電極間の接続不良の発生を抑制することを可能にした半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の表面と第２の表面とを有し、シリコンを含む第１のチップ本体と、第１のチップ本体の第１の表面に設けられた第１の電極と、第１の電極を露出させつつ、第１のチップ本体の第１の表面を覆う第１の保護膜と、第１の電極上に設けられた第１のバンプ電極とを備える第１の半導体チップと、第１の表面と第２の表面とを有し、シリコンを含む第２のチップ本体と、第２のチップ本体の第１の表面に設けられた第２の電極と、第２の電極を露出させつつ、第２のチップ本体の第１の表面を覆う第２の保護膜と、第２の電極を露出させつつ、第２の保護膜を覆う第３の保護膜と、第３の保護膜上に設けられ、第２の電極と電気的に接続された再配線層と、再配線層と電気的に接続された第２のバンプ電極と、第２のチップ本体を貫通するように設けられ、第２の電極と電気的に接続された第１の貫通電極と、第２のチップ本体の第２の表面に設けられ、第１の貫通電極と電気的に接続された第３のバンプ電極とを備え、第３のバンプ電極を第１のバンプ電極に接続させつつ、第１の半導体チップ上に積層された第２の半導体チップと、第１の表面と第２の表面とを有し、シリコンを含む第３のチップ本体と、第３のチップ本体の第１の表面に設けられた第３の電極と、第３の電極を露出させつつ、第３のチップ本体の第１の表面を覆う第４の保護膜と、第３の電極上に設けられた第４のバンプ電極とを備え、第４のバンプ電極を第２のバンプ電極に接続させつつ、第２の半導体チップ上に積層された第３の半導体チップと、第１の半導体チップと第２の半導体チップとの間に充填され、第１の保護膜と接する第１の樹脂層と、第２の半導体チップと第３の半導体チップとの間に充填され、第３の保護膜および第４の保護膜と接する第２の樹脂層とを具備する。実施形態の半導体装置において、第１のチップ本体に含まれるシリコン、第２のチップ本体に含まれるシリコン、および第３のチップ本体に含まれるシリコンの熱膨張係数と第１の保護膜、第２の保護膜、および第４の保護膜の熱膨張係数との差の絶対値である第１の値は、第２のチップ本体に含まれるシリコンの熱膨張係数と第３の保護膜の熱膨張係数との差の絶対値である第２の値より小さい。
【図面の簡単な説明】
【０００７】
【図１】実施形態による半導体装置を示す断面図である。
【図２】図１に示す半導体装置の一部を拡大して示す断面図である。
【図３】図１に示す半導体装置に用いられる半導体チップの一部を拡大して示す断面図である。
【図４】図１に示す半導体装置に用いられる半導体チップの一部を拡大して示す断面図である。
【図５】図１に示す半導体装置に用いられる半導体チップの一部を拡大して示す断面図である。
【図６】図１に示す半導体装置に用いられる半導体チップの一部を拡大して示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態の半導体装置について、図面を参照して説明する。図１は実施形態による半導体装置を示す断面図、図２は図１に示す半導体装置の一部を拡大して示す断面図である。図３ないし図６は図１に示す半導体装置に用いられる半導体チップの構成を一部拡大して示す断面図である。図１に示す半導体装置１は、半導体チップとしてメモリチップおよびインターフェース（ＩＦ）チップを備える半導体記憶装置である。半導体装置１は回路基板２を具備する。回路基板２は、絶縁樹脂基板の表面や内部に配線網３を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等の絶縁樹脂を使用したプリント配線板（多層プリント基板等）が用いられる。
【０００９】
回路基板２は、外部接続端子の形成面となる第１の面２ａと、半導体チップの搭載面となる第２の面２ｂとを有している。回路基板２の第１の面２ａには、外部接続端子４が形成されている。半導体装置１をＢＧＡパッケージとして使用する場合、外部接続端子４は半田ボール、半田メッキ、Ａｕメッキ等からなる突起端子で構成される。半導体装置１をＬＧＡパッケージとして使用する場合には、外部接続端子４として金属ランドが設けられる。回路基板２の第２の面２ｂには、内部接続端子５が設けられている。内部接続端子５は、半導体チップとの接続時に接続部（接続パッド）として機能するものであり、回路基板２の配線網３を介して外部接続端子４と電気的に接続されている。
【００１０】
回路基板２の第２の面２ｂ上には、複数のメモリチップ６（６Ａ、６Ｂａ〜６Ｂｆ、６Ｃ）とＩＦチップ７とを有するチップ積層体８が配置されている。メモリチップ６は、例えばＮＡＮＤ型フラッシュメモリのような不揮発性記憶素子を有する半導体チップである。ＩＦチップ７は、複数のメモリチップ６と外部デバイスとの間でデータ通信を行うＩＦ回路が搭載された半導体チップである。図１は８個のメモリチップ６Ａ、６Ｂａ〜６Ｂｆ、６Ｃを有するチップ積層体８を示しているが、メモリチップ６の数は、これに限られるものではない。メモリチップ６の数は、１個のメモリチップ６の記憶容量、半導体記憶装置１の記憶容量や使用用途等に応じて適宜に設定される。
【００１１】
チップ積層体８は、積層順とは逆転させた状態で回路基板２の第２の面２ｂ上に搭載されている。チップ積層体８は、複数のメモリチップ６Ａ、６Ｂａ〜６Ｂｆ、６Ｃをこの順に積層して積層体６１を形成し、さらに積層体６１上にＩＦチップ７を積層することにより作製される。このようなチップ積層体８を、積層順とは逆転させた状態で回路基板２の第２の面２ｂ上に搭載している。従って、チップ積層体８の積層順における最上段の半導体チップ、すなわちＩＦチップ７が回路基板２に最も近くなるように、チップ積層体８を回路基板２の第２の面２ｂ上に配置している。
【００１２】
なお、チップ積層体８は、積層体６１の積層順における最下段の半導体チップ（メモリチップ６Ａ）および最上段の半導体チップ（メモリチップ６Ｃ）と、それらと後述する再配線層を介して電気的に接続される半導体チップ（ＩＦチップ７）とを有していればよく、中間の半導体チップ（メモリチップ６Ｂａ〜６Ｂｆ）は任意である。チップ積層体８やメモリチップの積層体６１における最下段および最上段という言葉は、複数の半導体チップ６Ａ、６Ｂａ〜６Ｂｆ、６Ｃ、７の積層順を基準にしたものであり、回路基板２上における配置位置と必ずしも一致するものではない。また、半導体チップ６、７の上面や下面等における上下の方向も、複数の半導体チップの積層順を基準としている。
【００１３】
チップ積層体８の構造について、図２ないし図６を参照して詳述する。チップ積層体８は、複数のメモリチップ６Ａ、６Ｂ、６Ｃを順に積層して積層体６１を構成し、さらに積層体６１上にＩＦチップ７を積層することにより構成したものである。積層体６１の積層順における最下段のメモリチップ６Ａと最上段のメモリチップ６Ｃは、それぞれ積層位置に応じた構成を有している。図１に示した積層体６１において、中間のメモリチップ６Ｂａ〜６Ｂｆは、同一構成を有している。図２では中間のメモリチップ６Ｂａ〜６Ｂｆを代表してメモリチップ６Ｂとして図示している。上述したように、中間のメモリチップ６Ｂは任意である。積層体６１は、中間のメモリチップ６Ｂを有していなくてもよいし、また複数のメモリチップ６Ｂ（６Ｂａ〜６Ｂｆ）を有していてもよい。
【００１４】
積層体６１における最下段のメモリチップ６Ａは、チップ本体１１Ａのメモリ素子等の回路が形成された上面（回路面／第１の表面）に設けられた電極１２Ａと、電極１２Ａを露出させつつ、チップ本体１１Ａの上面を覆う無機保護膜１３Ａと、電極１２Ａ上に設けられたバンプ電極１４Ａとを有している。後に詳述するように、メモリチップ６Ａの上面（回路面）は、無機保護膜１３Ａにより覆われており、ポリイミド樹脂等を用いた有機保護膜で覆われていない。メモリチップ６Ａの上面側の最表面層は無機保護膜１３Ａであり、後述するアンダーフィル樹脂は無機保護膜１３Ａと接している。
【００１５】
積層体６１における中間のメモリチップ６Ｂは、チップ本体１１Ｂの上面（回路面／第１の表面）に設けられた電極１２Ｂと、電極１２Ｂを露出させつつ、チップ本体１１Ｂの上面を覆う無機保護膜１３Ｂと、電極１２Ｂ上に設けられたバンプ電極１４Ｂとを有している。メモリチップ６Ｂは、さらにチップ本体１１Ｂを貫通するように設けられ、電極１２Ｂと電気的に接続された貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）１５Ｂと、チップ本体１１Ｂの下面（非回路面／第２の表面）に設けられ、貫通電極１５Ｂと電気的に接続されたバンプ電極１６Ｂとを有している。メモリチップ６Ｂの上面（回路面）は、メモリチップ６Ａと同様に、無機保護膜１３Ｂにより覆われている。後述するアンダーフィル樹脂は、無機保護膜１３Ｂと接している。
【００１６】
中間のメモリチップ６Ｂは、バンプ電極１６Ｂをメモリチップ６Ａのバンプ電極１４Ａに接続させつつ、メモリチップ６Ａ上に積層されている。メモリチップ６Ｂの電極１２Ｂは、貫通電極１５Ｂおよびバンプ電極１４Ａとバンプ電極１６Ｂとの接続体１７ａを介して、メモリチップ６Ａの電極１２Ａと電気的に接続されている。積層体６１が複数のメモリチップ６Ｂ（６Ｂａ〜６Ｂｆ）を有する場合には、上段側のメモリチップ６Ｂのバンプ電極１６Ｂを下段側のメモリチップ６のバンプ電極１４Ｂに接続させつつ、複数のメモリチップ６Ｂを順に積層する。複数のメモリチップ６Ｂの電極１２Ｂ間は、貫通電極１５Ｂおよびバンプ電極１４Ｂとバンプ電極１６Ｂとの接続体を介して電気的に接続される。
【００１７】
最下段のメモリチップ６Ａと中間のメモリチップ６Ｂとの間には、複数の接着性スペーサ１８が配置されている。複数の接着性スペーサ１８は突起形状を有し、メモリチップ６Ａ、６Ｂ間に局所的に配置されている。接着性スペーサ１８は、メモリチップ６Ａ、６Ｂ間の隙間を保持するストッパ部材として機能すると同時に、アンダーフィル樹脂を充填する前段階においてメモリチップ６Ａ、６Ｂ間を接着する接着部材として機能する。メモリチップ６Ａ、６Ｂ間には、ストッパ部材と接着部材とを別々に配置してもよい。複数のメモリチップ６Ｂを積層する場合、それらの間にも接着性スペーサ１８が配置される。
【００１８】
積層体６１における最上段のメモリチップ６Ｃは、チップ本体１１Ｃの上面（回路面／第１の表面）に設けられた電極１２Ｃと、電極１２Ｃを露出させつつ、チップ本体１１Ｃの上面を覆う無機保護膜１３Ｃとを有している。無機保護膜１３Ｃ上には、電極１２Ｃを露出させるように第１の有機保護膜１９ａが設けられている。無機保護膜１３Ｃは、第１の有機保護膜１９ａにより覆われている。第１の有機保護膜１９ａ上には、電極１２Ｃと電気的に接続された再配線層２０が形成されている。再配線層２０上には、第２の有機保護膜１９ｂが形成されている。第２の有機保護膜１９ｂは、再配線層２０を露出させる開口２１を有している。第２の有機保護膜１９ｂ上には、開口２１を介して再配線層２０と電気的に接続されたバンプ電極１４Ｃが形成されている。再配線層２０は、例えば電極１２Ｃの位置をＩＦチップ７の電極形状に応じて再配置するものである。
【００１９】
メモリチップ６Ｃは、さらにチップ本体１１Ｃを貫通するように設けられ、電極１２Ｃと電気的に接続された貫通電極１５Ｃと、チップ本体１１Ｃの下面（非回路面／第２の表面）に設けられ、貫通電極１５Ｃと電気的に接続されたバンプ電極１６Ｃとを有している。メモリチップ６Ｃの上面（回路面）は、無機保護膜１３Ｃおよび有機保護膜１９により覆われている。メモリチップ６Ｃの上面側の最表面層は有機保護膜１９であり、後述するアンダーフィル樹脂と接している。メモリチップ６Ｃは、バンプ電極１６Ｃをメモリチップ６Ｂのバンプ電極１４Ｂに接続させつつ、メモリチップ６Ｂ上に積層されている。メモリチップ６Ｃの電極１２Ｃは、貫通電極１５Ｃおよびバンプ電極１４Ｂとバンプ電極１６Ｃとの接続体１７ｂを介して、メモリチップ６Ｂの電極１２Ｂと電気的に接続されている。中間のメモリチップ６Ｂと最上段のメモリチップ６Ｃとの間には、メモリチップ６Ａ、６Ｂ間と同様に、複数の接着性スペーサ１８が局所的に配置されている。
【００２０】
このように、メモリチップ６Ａ、６Ｂ、６Ｃの積層体６１においては、複数のメモリチップ６Ａ、６Ｂ、６Ｃ間が、最下段のメモリチップ６Ａを除くメモリチップ６Ｂ、６Ｃに設けられた貫通電極１５とバンプ接続体１７とを介して電気的に接続されている。さらに、隣接するメモリチップ６Ａ、６Ｂ、６Ｃ間（中間のメモリチップ６Ｂを複数有する場合には、それら複数のメモリチップ６Ｂ間）に配置された接着性スペーサ１８によって、メモリチップ６Ａ、６Ｂ、６Ｃ間の隙間が保持されていると共に、アンダーフィル樹脂を充填する前段階においてメモリチップ６Ａ、６Ｂ、６Ｃ間が接着されている。
【００２１】
積層体６１の最上段に位置するメモリチップ６Ｃ上には、インターフェース（ＩＦ）チップ７が搭載されている。積層体６１上に搭載する半導体チップは、ＩＦ回路のみを搭載したＩＦチップ７に限られるものではない。ＩＦチップ７は、ＩＦ回路に加えてコントローラ回路が搭載されたものであってもよい。メモリチップの積層体６１上には、ＩＦ回路とコントローラ回路との混載チップ、すなわちコントローラ兼ＩＦチップを搭載してもよい。これらは半導体記憶装置１の使用用途や外部デバイスの構成等に基づいて適宜に選択される。ＩＦチップ７は、フェースダウン方式で最上段のメモリチップ６Ｃ、ひいてはメモリチップの積層体６１に対してフリップチップ（ＦＣ）接続されている。
【００２２】
ＩＦチップ７は、チップ本体２２の下面（回路面／第１の表面）に設けられた電極２３と、電極２３を露出させつつ、チップ本体２２の上面を覆う無機保護膜２４と、電極２３上に設けられたバンプ電極２５とを有している。ＩＦチップ７の回路面は、無機保護膜２４により覆われており、有機保護膜で覆われていない。ＩＦチップ７の下面側の最表面層は無機保護膜２４であり、後述するアンダーフィル樹脂は無機保護膜２４と接している。ＩＦチップ７は、バンプ電極２５をメモリチップ６Ｃのバンプ電極１４Ｃに接続させつつ、メモリチップ６Ｃ上に積層されている。ＩＦチップ７の電極２３は、バンプ電極２５とバンプ電極１４Ｃとの接続体１７ｃを介して、メモリチップ６Ｃの電極１２Ｃ、さらにはメモリチップ６Ａ、６Ｂの電極１２Ａ、１２Ｂと電気的に接続されている。
【００２３】
無機保護膜１３、２４には、各種の無機絶縁材料を適用することができ、例えばシリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、シリコン酸化膜（ＳｉＯ膜）、炭素ドープシリコン酸化膜（ＳｉＯＣ膜）等の単層膜や積層膜が用いられる。有機保護膜１９には、各種の有機絶縁材料を適用することができ、例えばポリイミド樹脂膜、フェノール樹脂膜、アクリル樹脂膜、ポリベンゾオキサゾール樹脂膜、ポリベンゾシクロブテン樹脂膜等が用いられる。第１の有機保護膜１９ａと第２の有機保護膜１９ｂとは、同一の有機樹脂膜であってもよいし、異なる有機樹脂膜であってもよい。
【００２４】
バンプ電極１４、１６、２５の形成材料としては、ＳｎにＣｕ、Ａｇ、Ｂｉ、Ｉｎ等を添加したＳｎ合金からなる半田材料や、Ｃｕ、Ｎｉ、Ａｕ、Ａｇ、Ｐｄ、Ｓｎ等の金属材料が挙げられる。半田材料（Ｐｂフリー半田）の具体例としては、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金等が挙げられる。金属材料は単層膜に限らず、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ／Ｃｕ、Ｃｕ／Ｎｉ／Ａｕ、Ｎｉ／Ａｕ、Ｃｕ／Ａｕ等の複数の金属膜の積層膜であってもよい。さらに、金属材料は上記したような金属を含む合金であってもよい。バンプ電極１４とバンプ電極１６（またはバンプ電極２５）との組合せとしては、半田／半田、金属／半田、半田／金属、金属／金属等が例示される。また、バンプ電極１４とバンプ電極１６、２５の形状に関しては、半球状や柱状等の突起形状同士の組合せや、突起形状とパッドのような平坦形状との組合せが用いられる。
【００２５】
バンプ電極１４およびバンプ電極１６、２５の少なくとも一方は、半田材料からなることが好ましい。チップ積層体８を作製する際のメモリチップ６やＩＦチップ７のハンドリング性等を考慮すると、メモリチップ６の上面（回路面）にＣｕ／Ｎｉ／Ｃｕ、Ｃｕ／Ｎｉ／Ａｕ、Ｎｉ／Ａｕ等の金属材料からなるバンプ電極１４を形成し、メモリチップ６の下面（非回路面）やＩＦチップ７の上面（回路面）にＳｎ−Ｃｕ合金、Ｓｎ−Ａｇ−Ｃｕ合金等の半田材料からなるバンプ電極１６、２５を形成することが好ましい。この場合、金属材料からなるバンプ電極１４は平坦形状とし、半田材料からなるバンプ電極１６、２５は突起形状とすることが好ましい。バンプ接続体１７は、バンプ電極１４とバンプ電極１６、２５とを接触させ、少なくとも一方（例えば、半田材料からなるバンプ電極１６、２５）を溶融して一体化することにより形成される。
【００２６】
貫通電極１５には、Ｃｕ、Ｎｉ、Ａｕ、Ａｇ、これらの少なくとも１つを含む合金等の金属材料が用いられる。再配線層２０は、例えばＣｕ、Ｎｉ、Ｔｉ、Ａｕ、Ａｇ、Ａｌ、これらの少なくとも１つを含む合金等の金属材料の単層膜や積層膜で形成される。電極１２、２３は、一般的にＡｌやＡｌ合金からなる金属パッドである。
【００２７】
接着性スペーサ１８は、例えば感光性および熱硬化性を有する樹脂で形成される。感光性および熱硬化性樹脂の具体例としては、感光性接着剤樹脂のような感光剤を含有する熱硬化性樹脂が挙げられる。感光性および熱硬化性樹脂は、スペーサ１８の形成段階で紫外線の照射により硬化するため、スペーサ１８をメモリチップ６間の隙間を保持するストッパとして機能させることができる。さらに、樹脂を加熱して熱硬化させることで、スペーサ１８がメモリチップ６に接着するため、アンダーフィル樹脂の充填前の積層体６１におけるメモリチップ６間の接着強度を高めることができる。これらによって、バンプ接続体１７の過度の潰れによるショートやメモリチップ６の反りによるバンプ接続体１７のオープン不良の発生が抑制される。ただし、接着性スペーサ１８を形成したのみでは、後述するようにメモリチップ６の積層数を増加させた際のメモリチップ６の反りを十分に抑制できないおそれがある。そこで、実施形態の半導体装置１においては、後に詳述するようにメモリチップ６やＩＦチップ７の回路面に形成する保護膜の種類を規定している。
【００２８】
メモリチップの積層体６１を構成するメモリチップ６Ａ、６Ｂ、６Ｃ間の隙間には、第１のアンダーフィル樹脂１８が充填されている。さらに、積層体６１の最上段に位置するメモリチップ６ＣとＩＦチップ７との間の隙間には、第２のアンダーフィル樹脂１８が充填されている。第２のアンダーフィル樹脂１８は、第１のアンダーフィル樹脂１８の形成工程で同時に形成してもよいし、第１のアンダーフィル樹脂１８の形成工程とは別工程で形成してもよい。アンダーフィル樹脂１８には、エポキシ樹脂、フェノール樹脂、アクリル樹脂、シリコーン樹脂、ポリイミド樹脂等の熱硬化性樹脂が用いられる。このようにして、メモリチップの積層体６１およびチップ積層体８が構成されている。
【００２９】
メモリチップの積層体６１およびチップ積層体８は、例えば以下のようにして形成される。まず、メモリチップ６Ａ上にメモリチップ６Ｂを積層する。例えば、メモリチップ６Ｂの下面には、バンプ電極１６Ｂと共に接着性スベーサ１８が形成されている。メモリチップ６Ｂは、バンプ電極１６Ｂをメモリチップ６Ａのバンプ電極１４Ａに位置合せしつつ、メモリチップ６Ａに熱圧着される。メモリチップ６Ａとメモリチップ６Ｂとの間には、接着性スベーサ１８が配置される。このため、メモリチップ６Ｂをメモリチップ６Ａに熱圧着するにあたって、これらメモリチップ６Ａ、６Ｂ間の隙間が保持される。同様にして、メモリチップ６Ｂ上にメモリチップ６Ｃを積層する。さらに、回路面に形成されたバンプ電極２５を有するＩＦチップ７をメモリチップ６Ｃ上に積層する。
【００３０】
圧着温度は、バンプ電極１４とバンプ電極１６、２５との接続温度以上としてもよいし、バンプ電極１４、１６（２５）間を仮固定する温度であってもよい。バンプ電極１４、１６（２５）間を仮固定した場合には、メモリチップ６およびＩＦチップ７を含む全ての半導体チップを積層した後、還元雰囲気中にてバンプ電極１４、１６（２５）の接続温度以上の温度で圧着またはリフローする。接着性スベーサ１８は、メモリチップ６の熱圧着工程等でキュアされる。このようにして、バンプ電極１４とバンプ電極１６、２５間を接続すると共に、接着性スベーサ１８をメモリチップ６に接着する。メモリチップ６ＣとＩＦチップ７との間にも、接着性スベーサ１８を配置してもよい。この後、メモリチップ６Ａ〜６Ｃ間の隙間およびメモリチップ６ＣとＩＦチップ７との間の隙間にアンダーフィル樹脂２６ａ、２６ｂを充填し、さらにキュア処理する。アンダーフィル樹脂２６ａ、２６ｂは、同時に充填してもよいし、別々に充填してもよい。
【００３１】
上述したように、メモリチップ６Ａ、６Ｂ、６Ｃ間、さらに必要に応じてメモリチップ６ＣとＩＦチップ７との間に接着性スペーサ１８を配置することによって、アンダーフィル樹脂２６の充填前の積層体６１におけるメモリチップ６Ａ、６Ｂ、６Ｃ間の接着強度、さらには積層体６１とＩＦチップ７との間の接着強度を高めることができる。しかしながら、メモリチップ６の積層数を増加させた場合、圧着工程後におけるメモリチップ６の反りを十分に抑制できないおそれがある。すなわち、メモリチップ６間を熱圧着するために加えた圧力を解放した際に、メモリチップ６の反りにより接着性スペーサ１８が伸びることで、バンプ電極１４とバンプ電極１６との接続体１７に破断が生じるおそれがある。
【００３２】
メモリチップ６の反りは、種々の要因により発生するものの、特にメモリチップ６のチップ本体１１を構成するＳｉと有機保護膜１９を構成するポリイミド樹脂等の有機絶縁樹脂との熱膨張差により生じるものと考えられる。具体的には、Ｓｉの熱膨張係数は３ｐｐｍ／℃であるのに対して、ポリイミド樹脂の熱膨張係数は１０ｐｐｍ／℃以上（例えば１０〜５０ｐｐｍ／℃程度）である。このため、メモリチップ６の熱圧着工程における膨張は、チップ本体１１より有機保護膜１９の方が大きくなる。熱圧着後の冷却工程で収縮した際に、チップ積層体８にはメモリチップ６の上面側が凹状の反りが生じやすい。
【００３３】
そこで、実施形態のチップ積層体８では、再配線層２０を有するメモリチップ６Ｃの回路面は有機保護膜１９で覆っているものの、それ以外のメモリチップ６Ａ、６ＢおよびＩＦチップ７の回路面は無機保護膜１３、２４で覆っている。すなわち、メモリチップ６Ａ、６ＢおよびＩＦチップ７は有機保護膜を有していない。このため、メモリチップ６Ａ、６Ｂの回路面側については、無機保護膜１３Ａ、１３Ｂが第１のアンダーフィル樹脂２６ａと接している。メモリチップ６Ｃの回路面側については、有機保護膜１９が第２のアンダーフィル樹脂２６ｂと接しているのに対し、ＩＦチップ７の回路面側については、無機保護膜２４が第２のアンダーフィル樹脂２６ｂと接している。
【００３４】
実施形態のチップ積層体８において、メモリチップ６Ｃは再配線層２０の形成に必要な有機保護膜１９を有しており、それ以外のメモリチップ６Ａ、６ＢおよびＩＦチップ７は有機保護膜１９を有していない。無機保護膜１３、２４を構成する無機絶縁材料は、例えばシリコン窒化膜の熱膨張係数が２．５〜３ｐｐｍ／℃程度であるように、熱膨張係数がＳｉのそれに近似しているため、有機保護膜のようにＳｉとの熱膨張差に基づいてメモリチップ６に反りを生じさせる要因とはならない。すなわち、メモリチップ６やＩＦチップ７が無機保護膜１３、２４を有していても、それに起因して熱圧着工程等でメモリチップ６やＩＦチップ７に反りが生じることはない。
【００３５】
従来のメモリチップやＩＦチップを用いたチップ積層体においては、全ての半導体チップが有機保護膜を有しているため、半導体チップの積層数が増加するとチップ本体と有機保護膜との熱膨張差の影響が大きくなる。このため、熱圧着工程等における半導体チップの反り量が大きくなる。半導体チップ間に接着性スペーサを配置している場合においても、増大した半導体チップの反り量により接着性スペーサが半導体チップの反り方向に伸びることによって、バンプ接続体に破断が生じるおそれが大きくなるものと考えられる。
【００３６】
これに対して、実施形態のチップ積層体８では、再配線層２０を有するメモリチップ６Ｃにしか有機保護膜１９を設けていないため、メモリチップ６の積層数が増大してもチップ本体と有機保護膜との熱膨張差の影響は変わらない。従って、メモリチップ６の反りに起因する接着性スペーサ１８の伸びが抑制されるため、バンプ接続体１７の接続不良（オープン不良）の発生を効果的に防ぐことができる。なお、接着性スペーサ１８を有していないチップ積層体８においても、有機保護膜を設ける半導体チップを限定することで、チップ本体と有機保護膜との熱膨張差に起因する半導体チップの反りが低減される。従って、バンプ接続体の接続不良（オープン不良）の発生を抑制することができる。
【００３７】
上述したチップ積層体８は、図１に示したように、積層順とは逆転させた状態で回路基板２の第２の面２ｂ上に搭載されている。ＩＦチップ７の電極２３の一部は、バンプ電極２７を介して再配線層２０と接続されており、さらに再配線層２０はバンプ電極２８を介して回路基板２の内部接続端子５と電気的に接続されている。再配線層２０は、メモリチップ６Ｃの電極１２Ｃを再配置する配線機能に加えて、ＩＦチップ７の電極２３の一部を回路基板２の内部接続端子５に応じて再配置する配線機能を有している。メモリチップの積層体６１は、ＩＦチップ７を介して回路基板２と電気的に接続されている。
【００３８】
再配線層２０と内部接続端子５とをバンプ電極２８で接続するにあたって、基板接続用のバンプ電極２８はチップ接続用のバンプ電極２７より大きいサイズを有している。すなわち、基板接続用のバンプ電極２８は、ＩＦチップ７の厚さおよびＩＦチップ７と回路基板２との隙間を確保することが可能な大きさ（高さ）を有している。チップ積層体８と回路基板２との間の隙間には、アンダーフィル樹脂２９が充填されている。回路基板２上には、チップ積層体８を封止するように、エポキシ樹脂等の絶縁樹脂からなる封止樹脂層３０が例えばモールド成形されている。アンダーフィル樹脂２９は省略してもよい。その場合、封止樹脂（３０）をチップ積層体８と回路基板２との隙間に充填する。このようにして、実施形態の半導体装置（半導体記憶装置）１が構成されている。
【００３９】
本発明の実施形態を説明したが、実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。本発明の実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４０】
１…半導体装置、２…配線基板、６Ａ，６Ｂ，６Ｃ…メモリチップ、７…ＩＦチップ、８…チップ積層体、１１Ａ，１１Ｂ，１１Ｃ，２２…チップ本体、１２Ａ，１２Ｂ，１２Ｃ，２３…電極、１３Ａ，１３Ｂ，１３Ｃ，２４…無機保護膜、１４Ａ，１４Ｂ，１４Ｃ，１６Ｂ，１６Ｃ，２５…バンプ電極、１５Ｂ，１５Ｃ…貫通電極、１７ａ，１７ｂ，１７ｃ…バンプ接続体、１８…接着性スペーサ、１９ａ，１９ｂ…有機保護膜、２０…再配線層、２６ａ，２６ｂ…樹脂層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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