(57)【特許請求の範囲】
【請求項１】
低損失基板と、
前記低損失基板と第２のインダクタ構造との間に存在する第１のインダクタ構造であって、前記第１のインダクタ構造が第１のインダクタを含み、前記第２のインダクタ構造が第２のインダクタを含み、前記第１のインダクタ構造が前記第２のインダクタ構造と整列して垂直結合トランスを形成する第１のインダクタ構造と、
前記第１のインダクタ構造と前記第２のインダクタ構造との間に存在するエアギャップと
を備え、
前記第２のインダクタは誘電体層中の凹所の近傍に配置され、前記誘電体層が前記第１のインダクタおよび前記第２のインダクタと接触し、
前記エアギャップは前記凹所に結合されることを特徴とする、トランス。
【請求項２】
前記誘電体層は金属間誘電体層を含み、
前記エアギャップが微小電気機械型（ＭＥＭＳ）エアギャップを備え、
前記エアギャップの第１の部分が前記金属間誘電体層内の領域で前記凹所の第２の部分に結合される、
請求項１に記載のトランス。
【請求項３】
前記誘電体層が誘電材料を含み、前記低損失基板が誘電体基板または半導体基板を備える、請求項１に記載のトランス。
【請求項４】
前記第１のインダクタ構造および前記第２のインダクタ構造が、平らな正方形のインダクタ、平らな中空のインダクタ、平らな円形のインダクタ、平らな八角形のインダクタ、正方形の螺旋インダクタ、中空の螺旋インダクタ、円形の螺旋インダクタまたは八角形の螺旋インダクタを備える、請求項１に記載のトランス。
【請求項５】
前記第１のインダクタ構造が複数の第１のインダクタを備え、前記第２のインダクタ構造が複数の第２のインダクタを備える、請求項１に記載のトランス。
【請求項６】
前記複数の第１のインダクタおよび前記複数の第２のインダクタが並列に結合される、請求項５に記載のトランス。
【請求項７】
前記複数の第１のインダクタが第１のスタックとして並列に配置され、前記複数の第２のインダクタが第２のスタックとして並列に配置され、前記第１のスタックが前記第２のスタックと並列に配置される、請求項６に記載のトランス。
【請求項８】
前記第１のインダクタが２つの隣接するインダクタを備え、前記エアギャップが前記隣接するインダクタの両方の上方に配置される、請求項１に記載のトランス。
【請求項９】
前記第２のインダクタが２つの隣接するインダクタを備え、前記エアギャップが前記隣接するインダクタの両方の下方に配置される、請求項１または請求項８に記載のトランス。
【請求項１０】
第１のインダクタを備える第１のインダクタ構造を形成するステップと、
第２のインダクタを備える第２のインダクタ構造を形成するステップであって、前記第１のインダクタ構造が低損失基板と前記第２のインダクタ構造との間に存在し、前記第１のインダクタ構造が前記第２のインダクタ構造と整列してトランスを形成するステップと、
前記第１のインダクタ構造と前記第２のインダクタ構造との間にエアギャップを形成するステップと
を含み、
前記第２のインダクタの近傍の領域へのエッチングによる凹所の一部の配置に引き続いて、前記エアギャップの一部が化学プロセスによって前記領域に配置され、前記エアギャップが前記領域で前記凹所に結合されることを特徴とする、方法。
【請求項１１】
前記エアギャップが前記凹所を介して犠牲材料を除去することによって形成される、請求項１０に記載の方法。
【請求項１２】
前記犠牲材料が、モリブデン、アモルファスシリコン、ポリシリコン、二酸化ケイ素およびＳＵ−８フォトレジストのうちの少なくとも１つを含む、請求項１１に記載の方法。
【請求項１３】
前記凹所が前記第２のインダクタの近傍に配置される、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１４年２月２７日に出願した共同所有米国非仮特許出願第１３／７７８１９１号の優先権を主張するものであり、この共同所有米国非仮特許出願の内容は、参照によりその全体が明確に本明細書に組み込まれている。
【０００２】
本開示は、一般に、半導体デバイスにおけるトランスに関する。
【背景技術】
【０００３】
ワイヤレス通信技術は、我々の社会に著しい影響をもたらしている。数多くの顕著な技術的進歩は、最新のワイヤレス通信を促進している。顕著な技術的進歩のうちの１つは、半導体集積回路（ＩＣ）上への極めて多くの微小電子デバイスの統合を可能にする半導体製造プロセスにおける進歩である。そのような半導体製造技術は、ワイヤレス通信製品の製造に関連するコストの低減を促進している。
【０００４】
相補性金属酸化膜半導体（ＣＭＯＳ）製造技術は、通常、ワイヤレス通信ＩＣの製造に使用されている。近代の無線周波数（ＲＦ）送受切換え器は、周波数選択型フィルタを使用して送信−受信（ＴＸ−ＲＸ）を分離しているため、その高度な分離要求事項が、ＣＭＯＳ技術を使用したＲＦオフ−チップ送受切換え器の統合を妨げている。現在、そのＴＸ−ＲＸ分離のため、表面弾性波（ＳＡＷ）技術および圧電薄膜共振子（ＦＢＡＲ）技術が優勢な送受切換え器技術である。しかしながらＳＡＷ技術およびＦＢＡＲ技術は、他の技術と比較すると、モジュールのサイズが比較的大きく、また、コストがより高くなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示によれば、２つの垂直結合インダクタの間にエアギャップを有する垂直結合トランスの特定の実施形態が提供される。エアギャップを有する垂直結合トランスをワイヤレス通信デバイス（たとえばＲＦ送受切換え器）に使用することにより、ＴＸ−ＲＸ分離およびＡＮＴ−ＲＸ信号発信結合を改善することができ、また、ワイヤレス通信デバイスに関連するＡＮＴ−ＲＸ挿入損失およびＴＸ−ＡＮＴ挿入損失を低減することができる。
【課題を解決するための手段】
【０００６】
特定の実施形態では、デバイスは、低損失基板と、第１のインダクタ構造と、エアギャップとを含む。第１のインダクタ構造は、低損失基板と第２のインダクタ構造との間に存在する。第１のインダクタ構造は、第２のインダクタ構造と整列してトランスを形成する。エアギャップは、第１のインダクタ構造と第２のインダクタ構造との間に存在する。
【０００７】
別の特定の実施形態では、デバイスは、低損失基板（たとえば誘電体基板または半導体基板）と、インダクタ構造とを含む。インダクタ構造の各々は、第１のインダクタおよび第２のインダクタを含む。第１のインダクタおよび第２のインダクタは互いに近接している。インダクタ構造は並列に配置される。第１のインダクタ構造は、第２のインダクタ構造と低損失基板との間に存在する。第１のインダクタ構造は、第２のインダクタ構造と整列してトランスを形成する。第１のインダクタ構造中の第１のインダクタは、第２のインダクタ構造中の第１のインダクタに接続される。第１のインダクタ構造中の第２のインダクタは、第２のインダクタ構造中の第２のインダクタに接続される。エアギャップは、第１のインダクタ構造と第２のインダクタ構造との間に存在する。
【０００８】
別の特定の実施形態では、方法は、第１のインダクタ構造を形成するステップと、第２のインダクタ構造を形成するステップとを含む。第１のインダクタ構造は、低損失基板と第２のインダクタ構造との間に存在する。第１のインダクタ構造は、第２のインダクタ構造と整列してトランスを形成する。また、方法は、第１のインダクタ構造と第２のインダクタ構造との間にエアギャップを形成するステップを含む。
【０００９】
別の特定の実施形態では、方法は、インダクタ構造を形成するステップを含む。インダクタ構造の各々は、第１のインダクタおよび第２のインダクタを含む。第１のインダクタおよび第２のインダクタは互いに近接している。インダクタ構造は並列に配置される。第１のインダクタ構造中の第１のインダクタは、第２のインダクタ構造中の第１のインダクタに接続される。第１のインダクタ構造中の第２のインダクタは、第２のインダクタ構造中の第２のインダクタに接続される。第１のインダクタ構造は、低損失基板と第２のインダクタ構造との間に存在する。第１のインダクタ構造は、第２のインダクタ構造と整列してトランスを形成する。また、方法は、第１のインダクタ構造と第２のインダクタ構造との間にエアギャップを形成するステップを含む。
【００１０】
別の特定の実施形態では、コンピュータ可読記憶装置は、プロセッサによって実行されると、第１のインダクタ構造を形成するステップおよび第２のインダクタ構造を形成するステップを含む動作をプロセッサに実施させる命令を記憶する。第１のインダクタ構造は、低損失基板と第２のインダクタ構造との間に存在する。第１のインダクタ構造は、第２のインダクタ構造と整列してトランスを形成する。また、方法は、第１のインダクタ構造と第２のインダクタ構造との間にエアギャップを形成するステップを含む。
【００１１】
別の特定の実施形態では、方法は、第１のインダクタ構造を形成するためのステップを含む。また、方法は、第２のインダクタ構造を形成するためのステップを含む。第１のインダクタ構造は、低損失基板と第２のインダクタ構造との間に存在する。第１のインダクタ構造は、第２のインダクタ構造と整列してトランスを形成する。また、方法は、第１のインダクタ構造と第２のインダクタ構造との間にエアギャップを形成するためのステップを含む。
【００１２】
開示される実施形態のうちの少なくとも１つによって提供される特定の利点の１つは、エアギャップがない垂直トランスと比較すると、ＲＦ送受切換え器構成において実施される場合などに、性能が強化されることである。たとえば、入力インダクタと出力インダクタとの間の寄生容量結合が小さくなるため、ＴＸ−ＲＸ分離を改善することができ、入力インダクタと出力インダクタとの間のギャップ幅が狭くなるため、ＡＮＴ−ＲＸ信号結合を改善することができ、また、エアギャップを損失が極めて小さいか、あるいは損失がない誘電材料として機能させることができるので、ＡＮＴ−ＲＸ挿入損失およびＴＸ−ＡＮＴ挿入損失を小さくすることができる。
【００１３】
本開示の他の態様、利点および特徴は、以下の節、すなわち図面の簡単な説明、発明を実施するための形態および特許請求の範囲を含む本出願全体を精査すれば明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】パッシブオングラス構成（ＰＯＧ：ｐａｓｓｉｖｅ−ｏｎ−ｇｌａｓｓ）のエアギャップ構造を有する垂直結合トランス（ＶＨＴ）の特定の実施形態を示す線図である。
【図２】低損失（たとえば誘電体または半導体）基板上のコネクタの形成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図３】誘電体層の形成およびビアホールの生成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図４】低インダクタの形成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図５】誘電体層の形成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図６】望ましくない誘電体層材料を除去するための化学機械研磨（ＣＭＰ）平坦化プロセスの使用を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図７】犠牲層の形成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図８】上部インダクタの形成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図９】誘電体層の形成およびビアホールの生成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図１０】コネクタの形成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図１１】パッシベーション層の形成、およびプロービングまたはボンディングのための開口の形成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図１２】解放孔の形成を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図１３】犠牲層からの犠牲材料の除去を含む、エアギャップ構造を有するＶＨＴを形成するステージの特定の実施形態の線図である。
【図１４】並列構成の複数のインダクタを有するＶＨＴの特定の実施形態の線図である。
【図１５】エアギャップ構造を有する、交互配置構成の複数のインダクタを有するＶＨＴの特定の実施形態の線図である。
【図１６】エアギャップ構造を有するＶＨＴを形成する方法の特定の実例実施形態の流れ図である。
【図１７】エアギャップ構造を有するＶＨＴを形成する方法の別の特定の実例実施形態の流れ図である。
【図１８】エアギャップ構造を有するＶＨＴを含む通信デバイスのブロック図である。
【図１９】エアギャップ構造を有する半導体デバイスを含む電子デバイスを製造するための製造プロセスの特定の実例実施形態のデータ流れ図である。
【発明を実施するための形態】
【００１５】
図１は、パッシブオングラス（ＰＯＧ）構成のエアギャップ構造を有する垂直結合トランス（ＶＨＴ）１２０の斜視図を示す線図である。この線図には、ＰＯＧ  ＶＨＴの横断面図１３０が同じく示されている。本開示には、エアギャップ構造を有するＰＯＧ  ＶＨＴの特定の実施形態および製造方法が詳細に示されている。しかしながら、特定の実施形態に使用されている概念および見識は、デバイスの設計に関して、また、デバイスを製造する方法に関して、様々な文脈で具体化することができることを理解されたい。示されている特定の実施形態は、デバイスを設計し、かつ、製造するための特定の方法の単なる実例にすぎず、本開示の範囲を限定するものではない。
【００１６】
本開示は、エアギャップデバイスを有するＶＨＴの設計およびＰＯＧ構成のデバイスを製造する方法などの特定の文脈で特定の実施形態を記述している。しかしながら、特定の実施形態に従って記述されている特徴、方法、構造または特性は、適切な方法で組み合わせて１つまたは複数の他の実施形態を形成することも可能である。さらに、図は、特徴、方法、構造または特性の間の相対関係を示すために使用される範囲で描かれており、したがってスケール通りには描かれていないことがある。
【００１７】
ＰＯＧ  ＶＨＴ１２０は、下部インダクタ１０１、上部インダクタ１０２、および下部インダクタ１０１と上部インダクタ１０２との間のエアギャップ１０３を含む。下部インダクタ１０１は、磁界１２２を発生させることができる（たとえば電流が下部インダクタ１０１に印加されると、それに応答して）。上部インダクタ１０２は、磁界１２２に応答して別の電流を発生させることができる。
【００１８】
ＰＯＧ  ＶＨＴ１２０の横断面図１３０は、基板１３２として低損失材料を含み、この低損失材料は、電気抵抗率が高いガラス材料でできていてもよい。ＰＯＧ  ＶＨＴ１３０は、基板１３２の表面から第１の距離を隔てて金属コネクタ１３４を含む。この金属コネクタ１３４（たとえばＭ１層）を利用して、導電層１３６（たとえばビア層Ｖ２）を介して下部インダクタ１０１（たとえばＭ３層）に接続することができる。ＰＯＧ  ＶＨＴ１３０は、上部インダクタ１０２をさらに含み、下部インダクタ１０１と上部インダクタ１０２との間にエアギャップ１０３が存在している。上部インダクタ１０２（たとえばＭ４層）と別の金属コネクタ１４０（たとえばＭ５層）との間には、別の導電層１３８（たとえばビア層Ｖ４）が存在している。他の金属コネクタ１４０を利用して、上部インダクタ１０２を第３の導電層１４２を介して他の回路機構またはデバイスに接続することができる。
【００１９】
材料誘電体層の代わりにエアギャップ構造を垂直トランス（たとえばＰＯＧ  ＶＨＴ１３０）中に有することにより、垂直トランスを使用しているワイヤレス通信デバイス（たとえばＲＦ送受切換え器）の入力インダクタ（たとえば下部インダクタ１０１）と出力インダクタ（たとえば上部インダクタ１０２）との間の寄生容量結合を小さくすることができる。寄生結合が小さいため、ワイヤレス通信デバイスに関連するＴＸ−ＲＸ分離を改善することができる。特定の実施形態では、材料誘電体層の代わりにエアギャップ構造を有することにより、入力インダクタと出力インダクタとの間のギャップ幅を狭くすることができ、延いてはＡＮＴ−ＲＸ信号結合が改善される。別の特定の実施形態では、エアギャップ構造は、材料誘電体層より損失が小さい誘電体層として機能することができ、それによりワイヤレス通信デバイスに関連するＡＮＴ−ＲＸ挿入損失およびＴＸ−ＡＮＴ挿入損失を小さくすることができる。
【００２０】
図２は、エアギャップ構造を有するＰＯＧ  ＶＨＴ内の構成要素を形成するステージを示す線図である。この線図は、ウェーハ２００の一部の横断面図を示している。ウェーハ２００は、基板２０１として低損失（たとえば誘電体、広禁制帯半導体、など）材料を含み、この低損失材料はガラス材料でできていてもよい。低損失材料には、誘電材料または高絶縁性半導体材料を含むことができる。低損失材料の例には、ガラス、クオーツ、サファイヤ、シリコンオンインシュレータ基板（ＳＯＩ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、炭化ケイ素（ＳｉＣ）、プラスチック、ロジャースラミネート、窒化ケイ素、酸窒化ケイ素、セラミックス、重合体およびエポキシがある。基板２０１の厚さは、以下のプロセスおよびパッケージング基準に順応する任意の適切なサイズにすることができる。特定の実施形態では、この厚さは約０．７ミリメートル（ｍｍ）にすることができる。別の特定の実施形態では、この厚さは約０．３ｍｍにすることができる。別の特定の実施形態では、この厚さは約０．１ｍｍにすることができる。別の特定の実施形態では、この厚さは約０．１ｍｍから約０．７ｍｍの範囲にすることができる。
【００２１】
本開示の特定の実施形態では、化学気相成長（ＣＶＤ）、スピン−オン、スパッタリングおよび／または電気めっきなどの膜堆積プロセスを使用して、金属層および金属間誘電体層を形成することができることに留意されたい。フォトリソグラフィを使用して金属層のパターンを形成することができる。エッチングプロセスを実施して望ましくない材料を除去することができる。「エッチバック」および化学機械研磨（ＣＭＰ）などの平坦化プロセスを使用して平らな表面を生成することができる。
【００２２】
また、図解を分かり易くし、かつ、明確にするために、本開示の図には限られた数のコネクタ、インダクタ、層および他の構造またはデバイスしか示されていないことに留意されたい。実際にはウェーハ２００は、設計基準に応じて多くのコネクタ、インダクタ、層および他の構造またはデバイスを有することができることが当業者には理解されよう。また、説明および図には、同様の数字、文字、材料、機能、構造およびプロセスフローは、場合によっては反復されていないことに留意されたい。
【００２３】
インダクタに接続するために利用される金属コネクタ２０２を基板２０１の表面に形成することができる。コネクタ２０２は、最初に基板２０１の前面（ＦＳ）に導電層２０３を堆積させることによって形成することができる。導電層２０３のための材料は、任意の導電性材料を含むことができる。特定の実施形態では、導電層２０３は金属であるか、あるいはアルミニウム−銅（Ａｌ−Ｃｕ）合金などの金属合金である。導電層２０３の厚さは、様々な厚さを含むことができる。特定の実施形態では、厚さは約１〜３マイクロメートル（ｕｍ）である。導電層２０３は、物理気相成長（ＰＶＤ）（たとえばスパッタリング）または化学気相成長（ＣＶＤ）などの膜堆積プロセスを使用して形成することができる。代替としては、導電層２０３は、電気めっきプロセスを使用して形成することも可能である。特定の実施形態では、導電層２０３は銅（Ｃｕ）でできており、高度な導電性で損失が小さい層を得るために、電気めっきプロセスまたはＣＶＤプロセスを使用して形成される。フォトリソグラフィエッチプロセスフローを導電層２０３に実施して、パターン化された金属コネクタ２０２を形成することができる。
【００２４】
図３の処理ステージ３００に示されているように、引き続いて基板２０１の上に誘電体層３０１を形成し、金属コネクタ２０２を他の回路機構またはデバイスから電気的に絶縁することができる。誘電体層３０１は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）または絶縁重合体（たとえばポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、アクリル、ポリベンゾオキサゾール（ＰＢＯ）またはフォトレジスト）を含むことができる。特定の実施形態では、誘電体層３０１の厚さは約３マイクロメートル（ｕｍ）である。異方性エッチプロセスを基板２０１に実施して、誘電体層３０１中にビアホール３０２を生成することができる。特定の実施形態では、ビアホール３０２の深さは約２ｕｍである。
【００２５】
図４の処理ステージ４００に示されているように、基板２０１の上に導電層４０１を堆積させてインダクタ４０２を形成することができる。導電層４０１のための材料は、ＲＦインダクタを製造するのに適した任意の導電性材料を含むことができる。特定の実施形態では、導電層４０１は、銅（Ｃｕ）などの金属または金属合金でできている。導電層４０１は、電気めっき、スパッタリングＰＶＤまたは化学気相成長（ＣＶＤ）などの膜堆積プロセスを使用して形成することができる。フォトリソグラフィエッチプロセスフローを導電層４０１に実施して、パターン化されたインダクタ４０２を形成することができる。図４に示されているインダクタ４０２は、図１の下部インダクタ１０１の横断面図に対応していてもよい。
【００２６】
図５の処理ステージ５００に示されているように、引き続いて基板２０１の上に誘電体層５０１を堆積させて、インダクタ４０２を他の回路機構またはデバイスから絶縁することができる。誘電体層５０１の材料は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）または絶縁重合体（たとえばポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）、アクリル、ポリベンゾオキサゾール（ＰＢＯ）またはフォトレジスト）を含むことができる。
【００２７】
図６の処理ステージ６００に示されているように、平坦化プロセスを使用して、望ましくない誘電体層材料または余分の誘電体層材料を除去して平らな表面を生成し、後続する処理のためにインダクタ４０２を露出させることができる。このステージには任意の適切な平坦化プロセスを利用することができる。特定の実施形態では、平坦化プロセスは化学機械研磨（ＣＭＰ）を含むことができる。別の特定の実施形態では、平坦化プロセスはエッチバック平坦化プロセスを含むことができる。
【００２８】
図７の処理ステージ７００に示されているように、引き続いて基板２０１の上に、後にエアギャップを形成するために除去される犠牲層７０１を堆積させることができる。フォトリソグラフィエッチプロセスを使用して犠牲層７０１をパターン化することができる。犠牲層７０１の材料は、後の手順の間のプロセスによって除去することができる任意の材料であり得る。特定の実施形態では、犠牲材料は、モリブデン（Ｍｏ）、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン、二酸化ケイ素（ＳｉＯ２）またはＳＵ−８フォトレジストを含む。特定の実施形態では、犠牲層７０１の厚さは約５ｕｍである。別の特定の実施形態では、犠牲層７０１の厚さはほぼ３〜１０ｕｍである。
【００２９】
図８の処理ステージ８００に示されているように、基板２０１の上に導電層８０１を堆積させてインダクタ８０２を形成することができる。導電層８０１のための材料は、ＲＦインダクタを製造するのに適した任意の導電性材料を含むことができる。特定の実施形態では、導電層８０１は、銅（Ｃｕ）などの金属または金属合金でできている。導電層８０１は、電気めっき、物理気相成長（ＰＶＤ）または化学気相成長（ＣＶＤ）などの膜堆積プロセスを使用して形成することができる。フォトリソグラフィエッチプロセスフローを導電層８０１に実施して、パターン化されたインダクタ８０２を形成することができる。インダクタ８０２は、任意の適切な高さのインダクタにすることができる。特定の実施形態では、インダクタ８０２の高さは約１０ｕｍである。図８に示されているようなインダクタ８０２は、図１の上部インダクタ１０２の横断面図に対応していてもよい。
【００３０】
図９の処理ステージ９００に示されているように、引き続いて基板２０１上に誘電体層９０１を堆積させて、インダクタ８０２を他の回路機構またはデバイスから絶縁することができる。誘電体層９０１の材料は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）または絶縁重合体を含むことができる。特定の実施形態では、誘電体層９０１の厚さは約１５ｕｍである。異方性エッチプロセスを基板２０１に実施して、誘電体層９０１中にビアホール９０２を生成することができる。ビアホール９０２は、後の処理ステージにおけるコネクタの形成に使用することができる。特定の実施形態では、ビアホール９０２の深さは約２ｕｍである。
【００３１】
図１０の処理ステージ１０００に示されているように、基板２０１の上に導電層１００１を堆積させて、インダクタ８０２を他の回路機構またはデバイスに接続するために使用することができるコネクタ１００２を形成することができる。導電層１００１のための材料は、コネクタを製造するのに適した任意の導電性材料を含むことができる。特定の実施形態では、導電層１００１は、金属またはアルミニウム−銅（Ａｌ−Ｃｕ）合金などの金属合金でできている。導電層１００１は、物理気相成長（ＰＶＤ）（たとえばスパッタリング）または化学気相成長（ＣＶＤ）などの膜堆積プロセスを使用して形成することができる。特定の実施形態では、導電層１００１は銅（Ｃｕ）でできており、高度な導電性で損失が小さい層を得るために、電気めっきプロセスまたはＣＶＤプロセスを使用して形成される。フォトリソグラフィエッチプロセスフローを導電層１００１に実施して、パターン化されたコネクタ１００２を形成することができる。特定の実施形態では、コネクタ１００２の厚さは約１０ｕｍである。
【００３２】
図１１の処理ステージ１１００に示されているように、引き続いて基板２０１の上にパッシベーション層１１０１を形成して、インダクタ８０２およびコネクタ１００２をウェーハ２００に結合された任意のウェーハ中の他の回路機構またはデバイスから電気的に絶縁することができる。異方性エッチプロセスを基板２０１に実施して、パッシベーション層１１０１中に開口１１０２を生成することができる。開口１１０２は、コネクタ１００２のプロービング、コネクタ１００２とのボンディングまたはその両方に使用することができる。
【００３３】
図１２の処理ステージ１２００に示されているように、異方性エッチプロセスを基板２０１に実施して、誘電体層９０１およびパッシベーション層１１０１中に１つまたは複数の凹所１２０１を生成することができる。１つまたは複数の凹所１２０１は、図１３に関連して説明されるように、犠牲層７０１を除去し、かつ、エアギャップを形成するために解放孔として使用することができる。
【００３４】
図１３の処理ステージ１３００に示されているように、１つまたは複数の凹所１２０１が生成されると、犠牲層７０１を除去するプロセスを適用することができる。このプロセスは、化学プロセス（たとえばウエットエッチングまたは気相エッチング）などの任意の適切なプロセスであってもよい。犠牲層７０１が除去されると、インダクタ４０２とインダクタ８０２との間にエアギャップ１３０１が形成される。エアギャップ１３０１は、微小電気機械型（ＭＥＭＳ）エアギャップを含むことができる。ＰＯＧ  ＶＨＴ内にエアギャップ１３０１を有することにより、ＰＯＧ  ＶＨＴの性能を強化することができる。たとえばインダクタ４０２とインダクタ８０２との間にエアギャップ１３０１を有するＰＯＧ  ＶＨＴをＲＦ送受切換え器構成に使用することにより、ＴＸ−ＲＸ分離およびＡＮＴ−ＲＸ感度を改善することができ、また、インダクタ４０２とインダクタ８０２との間に誘電体層を含むＶＨＴを使用する場合と比較すると、ＴＸ−ＡＮＴ挿入損失およびＲＸ−ＡＮＴ挿入損失を小さくすることができる。
【００３５】
上で示した犠牲層７０１、およびエアギャップ１３０１を形成するプロセスは、図解を分かり易くし、かつ、明確にするために説明されていることに留意されたい。実際には、多くの構成のエアギャップをウェーハ２００中に形成することができることが当業者には認識されよう。特定の実施形態では、複数のインダクタ４０２と複数のインダクタ８０２との間に複数のエアギャップを形成することができる。
【００３６】
ダマシンプロセスなどの他の適切な処理技法を使用して、インダクタ４０２およびインダクタ８０２ならびにコネクタ層２０２およびコネクタ層１００２を形成することができることに留意されたい。
【００３７】
また、上で示したインダクタ４０２およびインダクタ８０２、ならびにインダクタ４０２およびインダクタ８０２を形成するプロセスは、図解を分かり易くし、かつ、明確にするためのものであることに留意されたい。実際には、上記実例処理手順の後に、様々なパラメータおよび構成の多くのインダクタをウェーハ２００中に形成することができることが当業者には認識されよう。特定の実施形態では、正方形、中空、円形または八角形の形の平らなインダクタのアレイが形成される。別の実施形態では、正方形、中空、円形または八角形の形の螺旋インダクタのアレイが形成される。
【００３８】
また、インダクタ４０２およびインダクタ８０２は、並列構成の多重垂直結合インダクタとして形成することができることに留意されたい。多重垂直結合インダクタは、２つの垂直結合インダクタの複数のセットを含むことができる。図１４の多重垂直結合実施形態１４００で示されているように、多重垂直結合インダクタは、２つの垂直結合インダクタ構造を含むことも可能であり、その各々は、コネクタによって並列構成で接続された一連のインダクタ１４０１およびインダクタ１４０２を備えている。インダクタ１４０１は、第１のスタックとして並列で配置されており、インダクタ１４０２は、第２のスタックとして並列で配置されており、また、第１のスタックは第２のスタックと並列で配置されている。
【００３９】
また、並列構成に加えて、インダクタ４０２およびインダクタ８０２は、交互配置構成で形成することも可能であることに留意されたい。図１５の交互配置構成１５００で示されているように、交互配置構成１５００は、第１のタイプの一連のインダクタ１５０１および第２のタイプの一連のインダクタ１５０２を備えている。第１のタイプのインダクタ１５０１および第２のタイプのインダクタ１５０２の各々は、インダクタの一部をすぐ前の構成で備えている。
【００４０】
各第１のタイプのインダクタ１５０１は、インダクタ構造を形成するために、各第２のタイプのインダクタ１５０２と対をなして互いに横方向に配置されている。一方のインダクタ構造は、別のインダクタ構造から第１の距離を隔てて配置されている。つまりインダクタ構造は並列に配置されている。さらに、一方のインダクタ構造の第１のタイプのインダクタ１５０１は、コネクタを介して別のインダクタ構造の第１のタイプのインダクタ１５０１に接続されている。同様に、一方のインダクタ構造の第２のタイプのインダクタ１５０２は、コネクタを介して別のインダクタ構造の第２のタイプのインダクタ１５０２に接続されている。
【００４１】
交互配置構成１５００は、図１の垂直結合トランス（ＶＨＴ）１２０または図１４の多重垂直結合実施形態１４００を使用しているアプリケーションに使用することができる。たとえば交互配置構成１５００は、ＲＦ送受切換え器などのワイヤレス通信デバイスに使用することができる。交互配置構成１５００の第１のタイプのインダクタと第２のタイプのインダクタとの間のエアギャップは、ワイヤレス通信デバイス中にエアギャップがない垂直トランスを使用する場合と比較すると、ＴＸ−ＲＸ分離およびＡＮＴ−ＲＸ信号発信結合を改善することができ、また、ワイヤレス通信デバイスに関連するＡＮＴ−ＲＸ挿入損失およびＴＸ−ＡＮＴ挿入損失を小さくすることができる。
【００４２】
図１６を参照すると、エアギャップ構造を有する垂直結合トランス（ＶＨＴ）（たとえばＰＯＧ  ＶＨＴ１２０）を形成する方法の特定の実例実施形態の流れ図が一括して１６００で示されている。方法１６００の１つまたは複数の動作は、図１９を参照してさらに説明されるように、半導体製造工場（たとえば「ファブ」）の設備などの電子デバイスに統合されたプロセッサによって実施することができる。
【００４３】
方法１６００は、１６０２で第１のインダクタ構造を形成するステップを含む。たとえば第１のインダクタ構造は、図１の下部インダクタ１０１に対応していてもよい。実例を挙げて説明すると、図４を参照して説明したように、インダクタ４０２は、ガラス基板２０１から第１の距離を隔てて形成することができる。インダクタ４０２は、図１の下部インダクタ１０１に対応していてもよく、ガラス基板２０１は、図１のガラス基板１３２に対応していてもよい。
【００４４】
また、方法１６００は、１６０４で第２のインダクタ構造を形成するステップを含む。第１のインダクタ構造は、低損失基板と第２のインダクタ構造との間に存在させることができる。第１のインダクタ構造は、第２のインダクタ構造と整列させてトランスを形成することができる。たとえば第２のインダクタ構造は、図１の上部インダクタ１０２に対応していてもよい。実例を挙げて説明すると、図８を参照して説明したように、インダクタ８０２は、ガラス基板２０１から第２の距離を隔てて形成し、それによりＶＨＴを形成することができ、第２の距離は第１の距離より長い。インダクタ８０２は、図１の上部インダクタ１０２に対応していてもよい。
【００４５】
方法１６００は、１６０６で第１のインダクタ構造と第２のインダクタ構造との間にエアギャップを形成するステップをさらに含む。たとえば図１３を参照して説明したように、エアギャップ１３０１は、インダクタ４０２とインダクタ８０２との間に形成することができる。エアギャップ１３０１は、図１のエアギャップ１０３に対応していてもよい。
【００４６】
エアギャップ構造を有するＶＨＴを形成することにより、エアギャップがない垂直トランスを使用する場合と比較すると、ワイヤレス通信デバイスに関連するＴＸ−ＲＸ分離を改善することができることが理解されよう。少なくとも１つの実施形態では、エアギャップ構造を有するＶＨＴを形成することにより、入力インダクタ（たとえばインダクタ４０２）と出力インダクタ（たとえばインダクタ８０２）との間の寄生容量結合を小さくすることができ、それによりワイヤレス通信デバイスに関連するＴＸ−ＲＸ分離を改善することができる。
【００４７】
図１７を参照すると、エアギャップ構造を有する垂直結合トランス（ＶＨＴ）（たとえばＰＯＧ  ＶＨＴ１２０）を形成する方法の特定の実例実施形態の流れ図が一括して１７００で示されている。方法１７００の１つまたは複数の動作は、図１９を参照してさらに説明されるように、半導体製造工場（たとえば「ファブ」）の設備などの電子デバイスに統合されたプロセッサによって実施することができる。
【００４８】
方法１７００は、１７０２でインダクタ構造を形成するステップを含む。インダクタ構造の各々は、第１のインダクタおよび第２のインダクタを含むことができる。第１のインダクタおよび第２のインダクタは互いに近接させることができる。インダクタ構造は並列に配置することができる。第１のインダクタ構造中の第１のインダクタは、第２のインダクタ構造中の第１のインダクタに接続することができる。第１のインダクタ構造中の第２のインダクタは、第２のインダクタ構造中の第２のインダクタに接続することができる。第１のインダクタ構造は、低損失基板と第２のインダクタ構造との間に存在させることができる。第１のインダクタ構造は、第２のインダクタ構造と整列させてトランスを形成することができる。たとえば図１４を参照して説明したように、２つの垂直結合インダクタ構造の各々は、コネクタによって並列構成で接続されたインダクタ１４０１およびインダクタ１４０２を含む。
【００４９】
また、方法１７００は、１７０４で第１のインダクタ構造と第２のインダクタ構造との間にエアギャップを形成するステップを含む。たとえば図１３を参照して説明したように、エアギャップは、インダクタ４０２とインダクタ８０２との間に形成することができる。特定の実施形態では、インダクタ４０２は、図１４の２つのインダクタ構造のうちのインダクタ１４０１に対応していてもよい。インダクタ８０２は、図１４の２つのインダクタ構造のうちのインダクタ１４０２に対応していてもよい。
【００５０】
図１６の方法１６００、図１７の方法１７００またはそれらの組合せを参照して説明した動作のうちの１つまたは複数は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）などの処理装置、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイスまたはそれらの任意の組合せによって実施することができる。一例として、図１６の方法１６００、図１７の方法１７００またはそれらの組合せは、図１９を参照してさらに説明されるように、メモリ（たとえば非一時的コンピュータ可読媒体）に記憶されている命令を実行するプロセッサなどの半導体製造設備によって実施することができる。
【００５１】
図１８を参照すると、モバイルデバイスの特定の実例実施形態のブロック図が一括して１８００で示されている。モバイルデバイス１８００は、デジタル信号プロセッサ（ＤＳＰ）などのプロセッサ１８１０を含むことができる。プロセッサ１８１０は、メモリ１８３２（たとえばランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、プログラマブルリードオンリメモリ（ＰＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、または当分野で知られている任意の他の形態の非一時的記憶媒体）に結合することができる。メモリ１８３２は、プロセッサ１８１０によって実行することができる命令１８６２を記憶することができる。メモリ１８３２は、プロセッサ１８１０へのアクセスが可能なデータ１８６６を記憶することができる。
【００５２】
モバイルデバイス１８００は、エアギャップを使用して形成された、図１のＰＯＧ  ＶＨＴ１２０などの少なくとも１つのＶＨＴ、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴを含む。たとえば、図１８に示されているように、ＲＦインターフェース１８５２は、ＶＨＴ１８５６（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含むことができる。別の例として、図１８は、電源１８４４が、ＶＨＴ１８４８（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含むことができることを示している。別の例として、システムオンチップデバイス１８２２、システムオンチップデバイス１８２２の１つまたは複数の構成要素またはそれらの組合せは、図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴを含むことができる。たとえば、図１８に示されているように、ワイヤレスコントローラ１８４０は、ＶＨＴ１８４６（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含むことができる。特定の実施形態では、ＶＨＴ１８４６は、ＲＦ送受切換え器として使用することができ、あるいはＲＦ送受切換え器内で使用することができる。
【００５３】
また、図１８は、プロセッサ１８１０およびディスプレイ１８２８に結合されるディスプレイコントローラ１８２６を示している。また、符号器／復号器（ＣＯＤＥＣ）１８３４もプロセッサ１８１０に結合することができる。スピーカ１８３６およびマイクロホン１８３８はＣＯＤＥＣ１８３４に結合することができる。また、図１８は、ワイヤレスコントローラ１８４０をプロセッサ１８１０に結合することができ、さらに、無線周波数（ＲＦ）インターフェース１８５２を介してワイヤレスアンテナ１８４２に結合することができることを示している。
【００５４】
特定の実施形態では、プロセッサ１８１０、ディスプレイコントローラ１８２６、メモリ１８３２、ＣＯＤＥＣ１８３４およびワイヤレスコントローラ１８４０は、システムインパッケージまたはシステムオンチップデバイス１８２２の中に含まれている。入力デバイス１８３０および電源１８４４は、システムオンチップデバイス１８２２に結合することができる。その上、特定の実施形態では、図１８に示されているように、ディスプレイ１８２８、入力デバイス１８３０、スピーカ１８３６、マイクロホン１８３８、ワイヤレスアンテナ１８４２および電源１８４４は、システムオンチップデバイス１８２２の外部に存在している。しかしながら、ディスプレイ１８２８、入力デバイス１８３０、スピーカ１８３６、マイクロホン１８３８、ワイヤレスアンテナ１８４２および電源１８４４の各々は、インターフェースまたはコントローラなどのシステムオンチップデバイス１８２２の構成要素に結合することも可能である。
【００５５】
上で開示したデバイスおよび機能は、コンピュータ可読媒体上に記憶されるコンピュータファイル（たとえばＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲ、など）で設計し、かつ、構成することができる。そのようなファイルの一部またはすべてを製造処理者に提供し、そのようなファイルに基づいてデバイスを製造することができる。それによって得られる製品には半導体ウェーハがあり、この半導体ウェーハは、次いで半導体ダイに切断され、かつ、半導体チップにパッケージングされる。半導体チップは、図１９を参照してさらに説明されるように、次いで電子デバイスに統合される。
【００５６】
図１９を参照すると、電子デバイス製造プロセスの特定の実例実施形態が一括して１９００で示されている。図１９では、製造プロセス１９００で、リサーチコンピュータ１９０６などで物理デバイス情報１９０２が受け取られる。物理デバイス情報１９０２は、エアギャップを使用して形成されたＶＨＴ（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）などの半導体デバイスの少なくとも１つの物理特性を表す設計情報を含むことができる。たとえば物理デバイス情報１９０２は、リサーチコンピュータ１９０６に結合されたユーザインターフェース１９０４を介して入力される物理パラメータ、材料特性および構造情報を含むことができる。リサーチコンピュータ１９０６は、メモリ１９１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ１９０８を含む。メモリ１９１０は、実行してプロセッサ１９０８に、ファイル形式に従うように、また、ライブラリファイル１９１２を生成するように、物理デバイス情報１９０２を変換させることができるコンピュータ可読命令を記憶することができる。
【００５７】
特定の実施形態では、ライブラリファイル１９１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえばライブラリファイル１９１２は、電子設計オートメーション（ＥＤＡ）ツール１９２０とともに使用するために提供される、半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含む半導体デバイスのライブラリを含むことができる。
【００５８】
ライブラリファイル１９１２は、メモリ１９１８に結合された、１つまたは複数の処理コアなどのプロセッサ１９１６を含むデザインコンピュータ１９１４でＥＤＡツール１９２０とともに使用することができる。ＥＤＡツール１９２０は、プロセッサ実行可能命令としてメモリ１９１８に記憶することができ、それによりデザインコンピュータ１９１４のユーザは、ライブラリファイル１９１２を使用して、半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を始めとする回路を設計することができる。たとえばデザインコンピュータ１９１４のユーザは、デザインコンピュータ１９１４に結合されたユーザインターフェース１９２４を介して回路設計情報１９２２を入力することができる。回路設計情報１９２２は、半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）などの半導体デバイスの少なくとも１つの物理特性を表す設計情報を含むことができる。実例を挙げて説明すると、回路設計特性は、特定の回路および回路設計における他の要素に対する関係の識別、配置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理特性を表す他の情報を含むことができる。
【００５９】
デザインコンピュータ１９１４は、ファイル形式に従うように、回路設計情報１９２２を含む設計情報を変換するように構成することができる。実例を挙げて説明すると、ファイル形成は、平らな幾何学形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイル形式などの階層形式における回路レイアウトに関する他の情報を表すデータベースバイナリファイル形式を含むことができる。デザインコンピュータ１９１４は、他の回路または情報に加えて、半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を記述している情報を含むＧＤＳＩＩファイル１９２６などの変換された設計情報を含むデータファイルを生成するように構成することができる。実例を挙げて説明すると、データファイルは、半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含み、かつ、ＳＯＣ内に追加電子回路および構成要素を同じく含むシステムオンチップ（ＳＯＣ）に対応する情報を含むことができる。
【００６０】
ＧＤＳＩＩファイル１９２６は、製造プロセス１９２８で受け取り、ＧＤＳＩＩファイル１９２６内の変換された情報に従って半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を製造することができる。たとえばデバイス製造プロセスは、ＧＤＳＩＩファイル１９２６をマスク製造者１９３０に提供するステップであって、フォトリソグラフィ処理とともに使用される、代表マスク１９３２として図１９に示されているマスクなどの１つまたは複数のマスクを生成するステップを含むことができる。マスク１９３２は、製造プロセスの間、代表ウェーハ１９３４として図１９に示されている１つまたは複数のウェーハを生成するために使用することができる。少なくとも１つの実施形態では、ウェーハ１９３４はウェーハ２００を含む。他の実施形態によれば、ウェーハ２００は代替技法を使用して生成することができる。ウェーハ１９３４は、試験し、かつ、代表ダイ１９３６などのダイに分割することができる。ダイ１９３６は、半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含む回路を含む。
【００６１】
説明されている実施形態に関連して、非一時的コンピュータ可読媒体は、コンピュータが実行して、図１６の方法１６００、図１７の方法１７００またはそれらの組合せを実施することができる命令を記憶する。たとえば半導体製造工場の設備は、コンピュータおよびメモリを含むことができ、また、製造プロセス１９２８などとともに、ＧＳＤＩＩファイル１９２６を使用して、図１６の方法１６００、図１７の方法１７００またはそれらの組合せを実施することができる。実例を挙げて説明すると、コンピュータは、図１６を参照して説明したように、第１のインダクタ構造を形成するステップ、第２のインダクタ構造を形成するステップ、および第１のインダクタ構造と第２のインダクタ構造との間にエアギャップを形成するステップを開始する命令を実行することができる。
【００６２】
ダイ１９３６はパッケージングプロセス１９３８に提供することができ、このパッケージングプロセス１９３８でダイ１９３６が代表パッケージ１９４０に組み込まれる。たとえばパッケージ１９４０は、単一のダイ１９３６またはシステムインパッケージ（ＳｉＰ）構造などの複数のダイを含むことができる。パッケージ１９４０は、Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様書に準拠するように構成することができる。
【００６３】
パッケージ１９４０に関する情報は、コンピュータ１９４６に記憶されているコンポーネントライブラリなどを介して様々な製品設計者に分配することができる。コンピュータ１９４６は、メモリ１９５０に結合された、１つまたは複数の処理コアなどのプロセッサ１９４８を含むことができる。印刷回路基板（ＰＣＢ）ツールは、プロセッサ実行可能命令としてメモリ１９５０に記憶し、ユーザインターフェース１９４４を介してコンピュータ１９４６のユーザから受け取ったＰＣＢ設計情報１９４２を処理することができる。ＰＣＢ設計情報１９４２は、回路基板上にパッケージングされる半導体デバイスの物理配置情報を含むことができ、パッケージングされる半導体デバイスは、半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含むパッケージ１９４０に対応する。
【００６４】
コンピュータ１９４６は、回路基板上にパッケージングされる半導体デバイスの物理配置情報、ならびにトレースおよびビアなどの電気接続のレイアウトを含むデータを有するＧＥＲＢＥＲファイル１９５２などのデータファイルを生成するように、ＰＣＢ設計情報１９４２を変換するように構成することができ、パッケージングされる半導体デバイスは、半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含むパッケージ１９４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲ形式とは異なる形式を有することができる。
【００６５】
ＧＥＲＢＥＲファイル１９５２は、基板アセンブリプロセス１９５４で受け取り、かつ、使用して、ＧＥＲＢＥＲファイル１９５２内に記憶されている設計情報に従って製造される代表ＰＣＢ１９５６などのＰＣＢを生成することができる。たとえばＧＥＲＢＥＲファイル１９５２は、１つまたは複数の機械にアップロードして、ＰＣＢ製造プロセスの様々なステップを実施することができる。ＰＣＢ１９５６は、パッケージ１９４０を含む電子構成要素を実装して、代表印刷回路アセンブリ（ＰＣＡ）１９５８を形成することができる。
【００６６】
ＰＣＡ１９５８は、製品製造プロセス１９６０で受け取り、かつ、第１の代表電子デバイス１９６２および第２の代表電子デバイス１９６４などの１つまたは複数の電子デバイスに統合することができる。非限定の実例として、第１の代表電子デバイス１９６２、第２の代表電子デバイス１９６４または両方は、半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）が統合されるセルラー電話、ワイヤレスローカルエリアネットワーク（ＬＡＮ）デバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、パーソナルデジタルアシスタント（ＰＤＡ）、固定位置データユニットおよびコンピュータであってもよい。別の非限定の実例として、電子デバイス１９６２および電子デバイス１９６４のうちの１つまたは複数は、モバイル電話などの遠隔ユニット、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、パーソナルデジタルアシスタントなどの携帯型データユニット、全地球測位システム（ＧＰＳ）イネーブルデバイス、ナビゲーションデバイス、計器読取り設備などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶し、あるいは検索する任意の他のデバイス、あるいはそれらの任意の組合せであってもよい。図１９は、本開示の教示による遠隔ユニットを示したものであるが、本開示は、示されているこれらのユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路機構を始めとする能動集積回路機構を含む任意のデバイスに適切に使用することができる。
【００６７】
半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含むデバイスは、実例プロセス１９００で説明したように製造し、処理し、かつ、電子デバイスに組み込むことができる。図１〜図１９に関連して開示した実施形態のうちの１つまたは複数の態様は、様々な処理ステージで、ライブラリファイル１９１２、ＧＤＳＩＩファイル１９２６およびＧＥＲＢＥＲファイル１９５２内などに含めることができ、かつ、基板アセンブリプロセス１９５４などの様々なステージで使用されるリサーチコンピュータ１９０６のメモリ１９１０、デザインコンピュータ１９１４のメモリ１９１８、コンピュータ１９４６のメモリ１９５０、１つまたは複数の他のコンピュータあるいはプロセッサ（図示せず）のメモリに記憶することができ、また、ウェーハ１９３４、ダイ１９３６、パッケージ１９４０、ＰＣＡ１９５８、原型回路またはデバイス（図示せず）などの他の製品、あるいはそれらの任意の組合せなどの１つまたは複数の他の物理実施形態に組み込むことができる。図１〜図１９を参照すると、様々な代表ステージが示されているが、他の実施形態では、もっと少ないステージを使用することができ、あるいは追加ステージを含めることも可能である。同様に、図１９のプロセス１９００は、プロセス１９００の様々なステージを実施する単一の実体によって、あるいは１つまたは複数の実体によって実施することができる。
【００６８】
説明されている実施形態に関連して、第１の半導体デバイス（たとえば図１のＰＯＧ  ＶＨＴ１２０、図１４の多重垂直結合実施形態１４００、図１５の交互配置構成１５００、図１６の方法１６００に従って形成されたＶＨＴ、および／または図１７の方法１７００に従って形成されたＶＨＴ）を含む装置が開示される。第１の半導体デバイスは、ＶＨＴ１８５６、ＶＨＴ１８４８またはそれらの組合せを含むことができる。この装置は、第１の半導体デバイスを少なくとも第２の半導体デバイス（たとえばＰＣＢ１９５６）に電気的に結合するための手段をさらに含む。
【００６９】
説明されている実施形態に関連して、磁界を発生させるための手段を含む装置が開示される。たとえば磁界を発生させるための手段は、図１の下部インダクタ１０１、図４のインダクタ４０２、図１４のインダクタ１４０２またはそれらの組合せを含むことができる。
【００７０】
また、この装置は、磁界に応答して電流を発生させるための手段を含む。磁界を発生させるための手段は、低損失基板と電流を発生させるための手段との間に存在する。磁界を発生させるための手段は、電流を発生させるための手段と整列してトランスを形成する。エアギャップは、磁界を発生させるための手段と電流を発生させるための手段との間に存在する。たとえば電流を発生させるための手段は、図１の上部インダクタ１０２、図８のインダクタ８０２、図１４のインダクタ１４０１またはそれらの組合せを含むことができる。
【００７１】
本明細書において開示されている実施形態に関連して説明されている様々な実例論理ブロック、構成、モジュール、回路およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェアまたはその両方の組合せとして実施することができることが当業者にはさらに理解されよう。様々な実例構成要素、ブロック、構成、モジュール、回路およびステップは、上では概ねそれらの機能の点で説明されている。そのような機能がハードウェアとして実施されるか、あるいはプロセッサ実行可能命令として実施されるかは、システム全体に課される特定のアプリケーションおよび設計制約で決まる。当業者は、特定のアプリケーションごとに可変方式で所望の機能を実施することができるが、そのような実施の決定は、本開示の範囲から逸脱させるものとして解釈してはならない。
【００７２】
本明細書において開示されている実施形態に関連して説明されている方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュールまたはその２つの組合せで直接具体化することができる。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、プログラマブルリードオンリメモリ（ＰＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、または当分野で知られている任意の他の形態の非一時的記憶媒体に常駐させることができる。例示的記憶媒体は、プロセッサが記憶媒体から情報を読み出し、かつ、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替では、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）の中に設けることができる。ＡＳＩＣは、計算デバイスまたはユーザ端末の中に設けることができる。代替では、プロセッサおよび記憶媒体は、離散構成要素として計算デバイスまたはユーザ端末の中に設けることができる。
【００７３】
開示されている実施形態についての以上の説明は、開示されている実施形態の当業者による構築または使用を可能にするために提供されたものである。当業者にはこれらの実施形態に対する様々な修正が容易に明らかになり、また、本明細書において定義されている原理は、本開示の範囲から逸脱することなく他の実施形態に適用することができる。したがって本開示は、本明細書において示されている実施形態に限定されることは意図されておらず、以下の特許請求の範囲によって定義されている原理および新規な特徴と矛盾のない、可能な限り最も広い範囲が与えられるものとする。
【符号の説明】
【００７４】
１０１  下部インダクタ
１０２  上部インダクタ
１０３、１３０１  エアギャップ
１２０、１８４６、１８４８、１８５６  垂直結合トランス（ＶＨＴ）
１２２  磁界
１３０  ＰＯＧ  ＶＨＴの横断面図
１３２、２０１  基板
１３４、１４０、２０２  金属コネクタ
１３６、１３８、１４２、２０３、４０１、８０１、１００１  導電層
２００、１９３４  ウェーハ
３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００  処理ステージ
３０１、５０１、９０１  誘電体層
３０２、９０２  ビアホール
４０２、８０２、１４０１、１４０２  インダクタ
７０１  犠牲層
１００２  コネクタ
１１０１  パッシベーション層
１１０２  開口
１２０１  凹所
１４００  多重垂直結合実施形態
１５００  交互配置構成
１５０１  第１のタイプのインダクタ
１５０２  第２のタイプのインダクタ
１６００、１７００  エアギャップ構造を有する垂直結合トランス（ＶＨＴ）を形成する方法
１８００  モバイルデバイス
１８１０、１９０８、１９１６、１９４８  プロセッサ
１８２２  システムオンチップデバイス
１８２６  ディスプレイコントローラ
１８２８  ディスプレイ
１８３０  入力デバイス
１８３２、１９１０、１９１８、１９５０  メモリ
１８３４  符号器／復号器（ＣＯＤＥＣ）
１８３６  スピーカ
１８３８  マイクロホン
１８４０  ワイヤレスコントローラ
１８４２  ワイヤレスアンテナ
１８４４  電源
１８５２  ＲＦインターフェース
１８６２  命令
１８６６  データ
１９００  電子デバイス製造プロセスの特定の実例実施形態
１９０２  物理デバイス情報
１９０４、１９２４、１９４４  ユーザインターフェース
１９０６  リサーチコンピュータ
１９１２  ライブラリファイル
１９１４  デザインコンピュータ
１９２０  電子設計オートメーション（ＥＤＡ）ツール
１９２２  回路設計情報
１９２６  ＧＤＳＩＩファイル
１９２８  製造プロセス
１９３０  マスク製造者
１９３２  マスク
１９３６  ダイ
１９３８  パッケージングプロセス
１９４０  パッケージ
１９４２  ＰＣＢ設計情報
１９４６  コンピュータ
１９５２  ＧＥＲＢＥＲファイル
１９５４  基板アセンブリプロセス
１９５６  代表ＰＣＢ
１９５８  代表印刷回路アセンブリ（ＰＣＡ）
１９６０  製品製造プロセス
１９６２  第１の代表電子デバイス
１９６４  第２の代表電子デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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