(57)【特許請求の範囲】
【請求項１】
外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に所定の駆動電圧または駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電圧または駆動電流の供給を絶つ駆動回路であって、
第１および第２の入力端子を有し、前記第１および第２の入力端子にそれぞれ入力される第１および第２の入力電圧の差に応じた出力電圧を発生する誤差増幅器と、
前記誤差増幅器の出力電圧を増幅するための第１のトランジスタと、
位相補償のために前記第１のトランジスタの制御端子と出力端子との間に接続されるコンデンサと、
前記負荷に出力回路を介してまたは直接に接続される第１のノードと、
前記第１のトランジスタの出力端子と前記第１のノードとの間に接続される少なくとも１つの線形素子または非線形素子を含む受動素子回路と、
前記第１のノードと前記負荷に対して前記出力電圧または出力電流の供給を絶つための基準電位を与える基準電位端子との間に接続され、前記２値信号の論理値が前記第２の論理値である時はオン状態になり、前記２値信号の論理値が前記第１の論理値である時はオフ状態になる第１のスイッチと、
前記受動素子回路と並列に接続され、前記２値信号の論理値が前記第２の論理値である時はオフ状態になり、前記２値信号の論理値が前記第１の論理値である時はオン状態になる第２のスイッチと
を有する駆動回路。
【請求項２】
前記誤差増幅器において、前記第１の入力電圧は一定の電圧レベルを有する基準電圧であり、前記第２の入力電圧は前記駆動電圧または駆動電流に応じたフィードバック信号の電圧を含む、請求項１に記載の駆動回路。
【請求項３】
前記誤差増幅器において、前記第１の入力電圧は予め設定された電圧レベルを有する基準電圧であり、前記第２の入力電圧は前記２値信号の電圧を含む、請求項１に記載の駆動回路。
【請求項４】
前記出力回路は、制御端子が前記第１のノードに接続され、出力端子が前記負荷に接続される第２のトランジスタを有する、請求項１〜３のいずれか一項に記載の駆動回路。
【請求項５】
外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に一定の駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電流の供給を絶つ駆動回路であって、
所定の基準電圧と前記駆動電流の電流値に比例する電圧を有するフィードバック信号とを入力し、前記基準電圧と前記フィードバック信号の電圧との差に応じた出力電圧を発生する誤差増幅器と、
ソース接地増幅回路を構成し、制御端子が前記誤差増幅器の出力端子に接続される第１のＭＯＳＦＥＴと、
位相補償のために前記第１のＭＯＳＦＥＴの制御端子と出力端子との間に接続されるコンデンサと、
出力端子が前記負荷に接続される第２導電型の第２のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴの出力端子と前記第２のＭＯＳＦＥＴの制御端子との間に接続される少なくとも１つの線形素子または非線形素子を含む受動素子回路と、
前記第２のＭＯＳＦＥＴの制御端子と前記第２のＭＯＳＦＥＴをオフ状態にする所定の基準電位を与える基準電位端子との間に接続され、前記２値信号の論理値が前記第２の論理値である時はオン状態になり、前記２値信号の論理値が前記第１の論理値である時はオフ状態になる第１のスイッチと、
前記受動素子回路と並列に接続され、前記２値信号の論理値が前記第２の論理値である時はオフ状態になり、前記２値信号の論理値が前記第１の論理値である時はオン状態になる第２のスイッチと
を有する駆動回路。
【請求項６】
前記第１のスイッチと並列に接続される電流源を有する、請求項５に記載の駆動回路。
【請求項７】
前記受動素子回路は、少なくとも１つの抵抗を有する、請求項５または請求項６に記載の駆動回路。
【請求項８】
前記受動素子回路は、ダイオード接続された第２導電型の第４のＭＯＳＦＥＴを有する、請求項５〜７のいずれか一項に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２値信号に応動して負荷を駆動する駆動回路に係り、特に位相補償用のコンデンサを有する駆動回路に関する。
【背景技術】
【０００２】
駆動回路は、コントローラ、信号処理回路あるいはロジック回路のように比較的小さな電力で信号を発生する信号発生回路と負荷との間に介在するインタフェース回路であり、信号発生回路に代わって電力の大きな信号を負荷に供給する。一般的に、駆動回路は、１個または複数個の能動素子またはトランジスタを有しており、駆動出力に要求される精度、速度、安定度が高いほど、使用するトランジスタの数も増える傾向がある。
【０００３】
従来から、様々な用途の駆動回路に演算増幅器が用いられている。演算増幅器は、内部が複数段（典型的には差動増幅段、中間増幅段、出力段）に分かれており、各段に１個または複数個のトランジスタを設け、安定動作のために負帰還ループを付ける。かかる構成の演算増幅器は、大きな利得と所望の入出力特性が得られやすい反面、高域の周波数で不所望に発振しやすい性質がある。この発振を防止するためには、位相遅れ１８０°の周波数で負帰還のゲインを１以下にする必要があり、そのための手段として位相遅れを調整できる位相補償用のコンデンサが用いられている。通常、内蔵型の位相補償コンデンサは、中間増幅段をバイパスして設けられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−９１８５７号公報
【特許文献２】特開２０００−３４９５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
たとえばＰＷＭ（パルス幅変調）方式の駆動のように周波数の高いパルスまたは２値信号を扱う駆動回路は、動作周波数範囲（ダイナミックレンジ）のほかに出力の立ち上がり速度いわゆるスルーレートが重要であり、スルーレートが十分に高くないと、入力パルスに対する出力パルスの応答速度が不足して、出力パルスの波形にひずみが生じる。この点に関して、位相補償用のコンデンサを内蔵する駆動回路においては、スルーレートがコンデンサの静電容量に反比例し、その容量の値を小さくするほどスルーレートが高くなる反面、位相補償の効き目が弱まって発振やリンギングが発生しやすくなる傾向があり、スルーレートと安定性がトレードオフの関係になっている。
【０００６】
従来技術において、たとえば特許文献１（図１）の駆動回路は、差動入力の差電圧が所定の閾値を越えた時に位相補償用コンデンサに対して電流を供給する電流供給手段を備える。この電流供給手段は、差動入力の差電圧が閾値を越えた時に導通するスイッチング回路と、このスイッチング回路の導通時に位相補償用コンデンサに対して電流を供給する電流供給回路とを有する。
【０００７】
また、特許文献２（図４）の駆動回路は、入力端子と出力端子間に接続されて、負荷に供給する電流の駆動能力を外部から制御可能とする信号増幅回路と、出力端子の電圧に所定の電圧を印加して出力するレベルシフト回路と、信号増幅回路の入力電圧とレベルシフト回路の出力電圧との電位差を検出する電位差検出回路と、この電位差検出回路により検出した電位差に基づいて立ち上がり時または立ち下がり時の応答時間を短縮する制御信号を出力することにより信号増幅回路の出力段の駆動能力を制御する制御回路とを有する。
【０００８】
特許文献１，２の駆動回路も含めて、従来技術の駆動回路は、スルーレートを改善するための回路構成が煩雑なうえ、ＰＷＭ駆動のような高速で精細なパルス駆動またはオン・オフ駆動を正確かつ安定に行うことは困難である。
【０００９】
本発明は、かかる従来技術の課題を解決するものであり、簡易な回路構成によってパルス駆動またはオン・オフ駆動を高スルーレートで正確かつ安定に行える駆動回路を提供する。
【課題を解決するための手段】
【００１０】
本発明の第１の観点における駆動回路は、外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に所定の駆動電圧または駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電圧または駆動電流の供給を絶つ駆動回路であって、第１および第２の入力端子を有し、前記第１および第２の入力端子にそれぞれ入力される第１および第２の入力電圧の差に応じた出力電圧を発生する誤差増幅器と、前記誤差増幅器の出力電圧を増幅するための第１のトランジスタと、位相補償のために前記第１のトランジスタの制御端子と出力端子との間に接続されるコンデンサと、前記負荷に出力回路を介してまたは直接に接続される第１のノードと、前記第１のトランジスタの出力端子と前記第１のノードとの間に接続される少なくとも１つの線形素子または非線形素子を含む受動素子回路と、前記第１のノードと前記負荷に対して前記出力電圧または出力電流の供給を絶つための基準電位を与える基準電位端子との間に接続され、前記２値信号の論理値が前記第２の論理値である時はオン状態になり、前記２値信号の論理値が前記第１の論理値である時はオフ状態になる第１のスイッチと、前記受動素子回路と並列に接続され、前記２値信号の論理値が前記第２の論理値である時はオフ状態になり、前記２値信号の論理値が前記第１の論理値である時はオン状態になる第２のスイッチとを有する。
【００１１】
本発明の第２の観点における駆動回路は、外部からの２値信号を入力し、前記２値信号の論理値が第１の論理値である時は負荷に一定の駆動電流を供給し、前記２値信号の論理値が第２の論理値である時は前記負荷に対して前記駆動電流の供給を絶つ駆動回路であって、所定の基準電圧と前記駆動電流の電流値に比例する電圧を有するフィードバック信号とを入力し、前記基準電圧と前記フィードバック信号の電圧との差に応じた出力電圧を発生する誤差増幅器と、ソース接地増幅回路を構成し、制御端子が前記誤差増幅器の出力端子に接続される第１のＭＯＳＦＥＴと、位相補償のために前記第１のＭＯＳＦＥＴの制御端子と出力端子との間に接続されるコンデンサと、出力端子が前記負荷に接続される第２導電型の第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴの出力端子と前記第２のＭＯＳＦＥＴの制御端子との間に接続される少なくとも１つの線形素子または非線形素子を含む受動素子回路と、前記第２のＭＯＳＦＥＴの制御端子と前記第２のＭＯＳＦＥＴをオフ状態にする所定の基準電位を与える基準電位端子との間に接続され、前記２値信号の論理値が前記第２の論理値である時はオン状態になり、前記２値信号の論理値が前記第１の論理値である時はオフ状態になる第１のスイッチと、前記受動素子回路と並列に接続され、前記２値信号の論理値が前記第２の論理値である時はオフ状態になり、前記２値信号の論理値が前記第１の論理値である時はオン状態になる第２のスイッチとを有する。
【００１２】
本発明の駆動回路においては、２値信号の論理値が第２の論理値になっている期間中に、増幅用の第１のトランジスタ（第１のＭＯＳＦＥＴ）とオン状態の第１のスイッチを介して受動素子回路の線形素子または非線形素子に一定の電流を流し、受動素子回路に発生する電圧降下を利用して位相補償コンデンサを十分に高い電圧に充電しておく。そして、２値信号の論理値が第２の論理値から第１の論理値に変わると、位相補償コンデンサの充電電圧をオン状態の第２のスイッチを介して出力用の第２のトランジスタ（第２のＭＯＳＦＥＴ）の制御端子に与えて、出力電流または出力電圧を高速に立ち上げる。
【００１３】
上記第２の観点の駆動回路において、好適には、受動素子回路が、ダイオード接続された第２導電型の第４のＭＯＳＦＥＴを有する。
【発明の効果】
【００１４】
本発明の駆動回路によれば、上記のような構成および作用により、簡易な回路構成によってパルス駆動またはオン・オフ駆動を高スルーレートで正確かつ安定に行うことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明における駆動回路の典型的な使用形態を示すブロック図である。
【図２】一実施形態における駆動回路の構成を示す回路図である。
【図３】実施形態の駆動回路に含まれる誤差増幅器の一構成例を示す回路図である。
【図４】実施形態の駆動回路における各部の波形を示す波形図である。
【図５】比較例の駆動回路の構成を示す回路図である。
【図６】比較例の駆動回路における各部の波形を示す波形図である。
【図７】一変形例における駆動回路の構成を示す回路図である。
【図８】別の変形例における駆動回路の構成を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、添付図を参照して本発明の好適な実施形態を説明する。
［本発明における駆動回路の使用形態］
【００１７】
図１に示すように、本発明における駆動回路１０は、典型的には、２値信号発生回路１２と負荷１４との間に介在して使用される。２値信号発生回路１２は、たとえばＰＷＭ信号、オン・オフ信号、ディジタル信号等のような任意の２値信号ＣＳを所定の電力（通常は比較的小さい電力）で発生する。駆動回路１０は、２値信号発生回路１２からの２値信号ＣＳを入力し、その２値信号ＣＳに対応した２値レベルまたはパルスの出力を所要の電力で負荷１４に供給する。
【００１８】
ここで、駆動回路１０の負荷１４に対する駆動様式には定電圧駆動型と定電流駆動型の２種類がある。定電圧駆動型の場合は、２値信号ＣＳがＨレベルになっている期間中に駆動回路１０より負荷１４に一定の電圧レベルを有する駆動電圧ＤＶが供給され、２値信号ＣＳがＬレベルになっている期間中は駆動電圧ＤＶの供給が絶たれる。定電流駆動型の場合は、２値信号ＣＳがＨレベルになっている期間中に駆動回路１０より負荷１４に一定の電流値を有する駆動電流ＤＩが供給され、２値信号ＣＳがＬレベルになっている期間中は駆動電流ＤＩの供給が絶たれる。２値信号ＣＳの２値論理と駆動出力（ＤＶ，ＤＩ）の２値論理とを逆にする関係（反転関係）も可能である。
【００１９】
定電流駆動型には、図１の（ａ）のように駆動回路１０から負荷１４に駆動電流ＤＩを流し込む方式（ソース型）と、図１の（ｂ）のように電源から負荷１４を介して駆動回路１０側に駆動電流ＤＩを引き込む方式（シンク型）とがある。たとえば、ＬＥＤ(発光ダイオード)やモータをＰＷＭ方式で駆動する場合は、引き込み（シンク）の定電流駆動型が多く用いられている。
【００２０】
本発明における駆動回路１０は、好ましくは集積回路として構築され、２値信号発生回路１２から完全に独立していてもよく、あるいは共通の半導体チップ上に２値信号発生回路１２と一体的に搭載されてもよい。
［実施形態における駆動回路の構成］
【００２１】
図２に、本発明の一実施形態における駆動回路１０の回路構成を示す。この駆動回路１０は、引き込み（シンク型）の定電流駆動に用いられるＣＭＯＳ駆動回路として構成されている。この駆動回路１０は、主な構成要素として、誤差増幅器２０、増幅トランジスタ２２、出力トランジスタ２４、位相補償用のコンデンサ２６、第１および第２のスイッチ２８，３０および受動素子回路３２を有している。この駆動回路１０の入力端子１０(IN)には、２値信号発生回路１２（図１）より上記のような２値信号たとえばＰＷＭ信号ＣＳが入力される。この駆動回路１０の出力端子１０(OUT)は、負荷１４を介して正極性の駆動用電源電圧ＶCCを与える電源端子に接続される。
【００２２】
誤差増幅器２０、増幅トランジスタ２２および出力トランジスタ２４は、基準電圧源３４およびモニタ抵抗３６とともに定電流回路３８を構成している。
【００２３】
より詳細には、出力トランジスタ２４は、Ｎ型ＭＯＳＦＥＴからなり、そのドレイン端子（出力端子）がこの駆動回路１０の出力端子１０(OUT)を介して負荷１４に接続されるとともに、ソース端子が電流検出用のモニタ抵抗３６を介して負極性の電源電圧端子つまりグランド電位の電源端子に接続されている。出力トランジスタ２４のソース端子とモニタ抵抗３６との間のノードＮMは、誤差増幅器２０の正極側入力端子（＋）に接続されている。
【００２４】
モニタ抵抗３６の抵抗値をＲ36とすると、負荷１４に電流値ＩDIの駆動電流ＤＩが流れている時は、ＶM＝Ｒ36＊ＩDIで表されるモニタ電圧ＶMがノードＮMに得られる。このモニタ電圧ＶMは、誤差増幅器２０の正極側入力端子（＋）に入力される。誤差増幅器２０の負極側入力端子（−）には、基準電圧源３４より予め設定された一定の電圧レベルを有する基準電圧ＶSが入力される。
【００２５】
誤差増幅器２０は、たとえば図３に示すような周知構成の差動増幅回路を含んでいる。この差動増幅回路においては、略同じ特性を有する一対のＮ型ＭＯＳＦＥＴ５０，５２のそれぞれのソース端子とグランド電位の電源端子との間に定電流源５４が共通接続されるとともに、Ｎ型ＭＯＳＦＥＴ５０，５２のそれぞれのドレイン端子と正極性の電源電圧Ｖddを与える電源端子との間に一対のＰ型ＭＯＳＦＥＴ５６，５８からなるカレントミラー回路が接続されている。差動対のＮ型ＭＯＳＦＥＴ５０，５２のゲート端子（制御端子）は、正極側入力端子（＋）および負極側入力端子（−）にそれぞれ接続されている。出力端子２０(OUT)は、Ｐ型ＭＯＳＦＥＴ５６のドレイン端子とＮ型ＭＯＳＦＥＴ５０のドレイン端子との間のノードＮCに接続されている。かかる構成により、誤差増幅器２０の出力端子２０(OUT)には、両入力電圧ＶM，ＶSの差（ＶM−ＶS）に応じた出力電圧または誤差電圧ＶERが得られる。
【００２６】
再び図２において、増幅トランジスタ２２は、Ｐ型ＭＯＳＦＥＴからなり、電流源４０とともにソース接地増幅回路を構成している。より詳細には、増幅トランジスタ２２のゲート端子（制御端子）は誤差増幅器２０の出力端子に接続され、ソース端子は正極性の電源電圧Ｖddを与える電源電圧端子に接続され、ドレイン端子（出力端子）は電流源４０を介してグランド電位の電源端子に接続されている。増幅トランジスタ２２の出力端子と電流源４０との間のノードＮBは、出力トランジスタ２４の制御端子に接続されている。
【００２７】
位相補償用のコンデンサ２６は、増幅トランジスタ２２の制御端子と出力端子またはノードＮAとの間に接続されている。この位相補償コンデンサ２６の静電容量（位相補償容量）ＣCは、可及的に広いダイナミックレンジを確保しつつ発振またはリンギングの発生を確実に防止できるほどの位相余裕が得られる最適な値に選定されてよい。
【００２８】
第１のスイッチ２８は、ＰＷＭ信号ＣＳのデューティ比に応じて定電流回路３８を間欠的に動作させるために用いられている。後述するように、第１のスイッチ２８は、ＰＷＭ信号ＣＳがＨレベルのときはオフ状態になって、定電流回路３８をイネーブル（作動）状態に切り替え、ＰＷＭ信号ＣＳがＬレベルのときはオン状態になって、定電流回路３８をディセーブル（停止）状態に切り替える。このスイッチ２８は、Ｎ型ＭＯＳＦＥＴからなり、そのゲート端子（制御端子）にはインバータ４２を介してこの駆動回路１０の入力端子１０(IN)が接続され、ソース端子はグランド電位の電源端子に接続され、ドレイン端子はノードＮBを介して出力トランジスタ２４の制御端子に接続されている。
【００２９】
受動素子回路３２および第２のスイッチ３０は、位相補償コンデンサ２６による位相補償に影響を及ぼすことなく、この駆動回路１０における駆動電流ＤＩの立ち上げ速度またはスルーレートを向上させるために設けられている。一構成例として、受動素子回路３２は、上記のノードＮA，ＮB間に接続された１個の抵抗（線形素子）４４を有する。第２のスイッチ３０も、受動素子回路３２と並列にノードＮA，ＮB間に接続されている。第２のスイッチ３０は、Ｎ型ＭＯＳＦＥＴからなり、ドレイン端子がノードＮAに接続され、ソース端子がノードＮBに接続され、ゲート端子（制御端子）がこの駆動回路１０の入力端子１０(IN)に接続されている。後述するように、第２のスイッチ３０は、ＰＷＭ信号ＣＳがＬレベルのときはオフ状態になって、ノードＮA，ＮB間で受動素子回路３２に電流が流れるようにし、ＰＷＭ信号ＣＳがＨレベルのときはオン状態になって、ノードＮA，ＮB間を短絡するようになっている。
［実施形態における駆動回路の作用］
【００３０】
以下、図４を参照して、この駆動回路１０の作用を説明する。２値信号発生回路１２（図１）より入力端子１０(IN)に与えられるＰＷＭ信号ＣＳは、一定の周波数と可変のデューティ比でＨレベルとＬレベルとを交互に繰り返す。
【００３１】
このＰＷＭ信号ＣＳがＬレベルになっている期間中は、第１のスイッチ（Ｎ型ＭＯＳＦＥＴ）２８がオン状態に保持される。第１のスイッチ２８がオン状態に保持されることで、ノードＮBの電位ＶNBがグランド電位付近に下がり、出力トランジスタ（Ｎ型ＭＯＳＦＥＴ）２４はオフ状態になる。出力トランジスタ（Ｎ型ＭＯＳＦＥＴ）２４がオフしている時は、負荷１４に駆動電流ＤＩは流れず、定電流回路３８は停止状態となる。この時、ノードＮMの電位つまりモニタ電圧ＶMはグランド電位に等しい。このため、誤差増幅器２０の出力端子に得られる誤差電圧ＶERは最も低い電圧レベルに下がる。これにより、増幅トランジスタ（Ｐ型ＭＯＳＦＥＴ）２２は飽和領域でオン状態になる。
【００３２】
一方、ＰＷＭ信号ＣＳがＬレベルになっている期間中は、第２のスイッチ（Ｎ型ＭＯＳＦＥＴ）３０がオフ状態に保持される。第２のスイッチ３０がオフ状態に保持されることで、増幅トランジスタ（Ｐ型ＭＯＳＦＥＴ）２２の出力端子またはノードＮAは、受動素子回路３２の抵抗４４を介してノードＮBに接続され、ひいてはオン状態の第１のスイッチ２８を介してグランド電位の電源端子に接続される。これにより、オン状態の増幅トランジスタ（Ｐ型ＭＯＳＦＥＴ）２２、受動素子回路３２の抵抗４４およびオン状態の第１のスイッチ（Ｎ型ＭＯＳＦＥＴ）２８を通って、電源電圧Ｖddの電源端子からグランド電位の電源端子に一定の電流が流れる。この電流の電流値をＩF、抵抗４４の抵抗値をＲ44とすると、抵抗４４における電圧降下Ｖ44はＶ44＝Ｒ44＊ＩFである。したがって、ノードＮAの電位ＶNAはノードＮBの電位ＶNB（略グランド電位）よりＶ44だけ高くなる。
【００３３】
別の見方をすると、増幅トランジスタ（Ｐ型ＭＯＳＦＥＴ）２２は飽和領域でオンしているので、ノードＮAの電位ＶNAは電源電圧Ｖddに近い値（Ｖdd−δ）に保持される。
【００３４】
こうして、ＰＷＭ信号ＣＳがＬレベルになっている期間中は、ノードＮAの電位ＶNAが電源電圧Ｖddに近い値（Ｖdd−δ）（≒Ｒ44＊ＩF）に保持され、この電圧（Ｖdd−δ）（≒Ｒ44＊ＩF）によって位相補償コンデンサ２６が充電される。
【００３５】
ＰＷＭ信号ＣＳがＬレベルからＨレベルに変わると（図４の時点ｔa，ｔc）、第１のスイッチ（Ｎ型ＭＯＳＦＥＴ）２８はそれまでのオン状態からオフ状態に切り替わり、第２のスイッチ（Ｎ型ＭＯＳＦＥＴ）３０はそれまでのオフ状態からオン状態に切り替わる。
【００３６】
第１のスイッチ２８がオフ状態になると、ノードＮBがグランド電位の電源端子から電気的に切り離される。一方、第２のスイッチ３０がオン状態になることにより、ノードＮBは第２のスイッチ３０を介してノードＮAと短絡し、位相補償コンデンサ２６から充電電圧を印加される。これにより、ノードＮBの電位ＶNBは、それまでのグランド電位付近のレベルから一瞬に立ち上がる。この時、位相補償コンデンサ２６から放電電流が少し流れて、ノードＮAの電位ＶNAは僅かに下がるが、それでも十分高いＨレベルの一定値ＶHに止まる。このＨレベルの電圧ＶHを制御端子（ゲート端子）に受けて出力トランジスタ（Ｎ型ＭＯＳＦＥＴ）２４がオンし、定電流回路３８による定電流駆動動作が開始（再開）される。
【００３７】
この場合、定電流回路３８においては、ノードＮBの電位ＶNBの立ち上がりに応動して、駆動電流ＤＩが高速に立ち上がり、モニタ電圧ＶMもそれまでのグランド電位から高速に立ち上がる。そうすると、誤差増幅器２０の出力電圧つまり誤差電圧ＶERが上昇して、増幅トランジスタ（Ｐ型ＭＯＳＦＥＴ）２２の出力電圧つまりノードＮA，ＮBの電位が下がり、出力トランジスタ（Ｎ型ＭＯＳＦＥＴ）２４のドレイン電流つまり駆動電流ＤＩの増大が抑制される。こうして、誤差増幅器２０の両入力電圧が殆ど等しくなるように、つまりモニタ電圧ＶMが基準電圧ＶSに等しくなるように、負帰還ループで定電流回路３８内の各部、特に誤差増幅器２０、増幅トランジスタ２２および出力トランジスタ２４が動作する。ノードＮA（ＮB）の電位ＶNA（ＶNB）は、このような定電流駆動動作の下で不定に変動する（図４の一点鎖線ＡＬ，ＢＬはこのことを示している）。
【００３８】
このような定電流回路３８の定電流駆動動作により、ＰＷＭ信号ＣＳがＨレベルになっている期間中は、ＶS／Ｒ36で近似される一定電流値ＩSの駆動電流ＤＩが負荷１４に供給される。
【００３９】
ＰＷＭ信号ＣＳが再びＨレベルからＬレベルに変わると（図４の時点ｔb，ｔd）、第１のスイッチ（Ｎ型ＭＯＳＦＥＴ）２８はそれまでのオフ状態からオン状態に切り替わり、第２のスイッチ（Ｎ型ＭＯＳＦＥＴ）３０はそれまでのオン状態からオフ状態に切り替わる。これにより、上記と同様に、出力トランジスタ（Ｎ型ＭＯＳＦＥＴ）２４がオフして定電流回路３８が停止する一方で、受動素子回路３２の抵抗４４に一定の電流が流れ、位相補償コンデンサ２６が充電される。
【００４０】
こうして、ＰＷＭ信号ＣＳの可変のデューティ比に応じて駆動回路１０内で上記のような定電流回路３８の動作と停止が交互に繰り返され、負荷１４にはＰＷＭ信号ＣＳの可変のデューティ比に応じた駆動電流ＤＩが供給される。
【００４１】
この実施形態の駆動回路１０においては、上記のように、定電流回路３８を停止させている期間中に、受動素子回路３２の抵抗４４に一定の電流を流して位相補償コンデンサ２６を十分に高い電圧（Ｈレベル）に充電し、定電流回路３８の動作を開始する際に位相補償コンデンサ２６の充電電圧を出力トランジタ２４の制御端子に与えて、出力トランジタ２４の出力電流つまり駆動電流ＤＩを高速に立ち上げるようにしている。受動素子回路３２は、定電流回路３８が動作している間は、定電流回路３８の負帰還ループから外れているので、位相補償コンデンサ２６の作用（位相補償）に影響を及ぼすことはない。これにより、ＰＷＭ信号ＣＳのパルス幅が相当小さくても、位相補償コンデンサ２６の働きにより発振またはリンギングの発生を防止できるので、ダイナミックレンジと可変デューティ比のレンジを拡げることができる。また、駆動回路１０の回路構成が簡便であることも大きな利点である。
［実施形態における比較例］
【００４２】
図５に、この実施形態における比較例の構成を示す。この比較例は、上記実施形態における駆動回路１０において受動素子回路３２および第２のスイッチ３０を省いた構成に相当する。したがって、ノードＮAとノードＮBは、ＰＷＭ信号ＣＳの論理レベルに関係なく常に短絡されている。
【００４３】
この比較例においては、ＰＷＭ信号ＣＳがＬレベルになっている期間中は、第１のスイッチ２８がオン状態に保持されることで、ノードＮA（ＮB）の電位ＶNA（ＶNB）がグランド電位付近に下がる。したがって、位相補償コンデンサ２６は殆ど充電されない。この状態で、ＰＷＭ信号ＣＳがＬレベルからＨレベルに変わると、ノードＮA（ＮB）は増幅トランジスタ２２の出力電圧の下でグランド電位付近のレベルからＨレベルまで立ち上がる。この時、位相補償コンデンサ２６より高い電圧（充電電圧）がノードＮA（ＮB）に供給されないのはもちろん、逆にノードＮA（ＮB）の電位ＶNA（ＶNB）の立ち上がりが位相補償コンデンサ２６を介して増幅トランジスタ（Ｐ型ＭＯＳＦＥＴ）２２の制御端子（ゲート端子）に回り込み、それによって増幅トランジスタ（Ｐ型ＭＯＳＦＥＴ）２２の出力電圧の立ち上がり、ひいてはノードＮA（ＮB）の電位ＶNA（ＶNB）の立ち上がりが遅くなる。その結果、出力トランジタ２４の出力電流つまり駆動電流ＤＩの立ち上がりも遅くなり、駆動電流ＤＩの波形に歪みが生じたり、ＰＷＭのデューティ比が小さいときは正常な電流駆動ができなくなる。
【００４４】
この比較例では、位相補償コンデンサ２６の容量を小さくすることで、スルーレートをある程度まで改善することができる。しかし、そうすると、位相補償の効き目が弱まり（位相補償コンデンサ２６による位相補償の作用を犠牲にする結果となり）、安定したＰＷＭ方式のパルス駆動が期待できなくなる。
［他の実施形態または変形例］
【００４５】
上述した実施形態における受動素子回路３２は、１個の抵抗（線形素子）４４を有して構成されている。しかし、複数個の抵抗を直列または並列に接続した回路構成も可能であり、ダイオード等の非線形素子を含む構成であってもよい。
【００４６】
特に、受動素子回路３２にダイオードを設ける場合は、図７に示すように、出力トランジスタ２４を構成するＭＯＳＦＥＴ（図示の例ではＮ型ＭＯＳＦＥＴ）と同一または近似する閾値電圧を有するダイオード接続されたＭＯＳＦＥＴ（Ｎ型ＭＯＳＦＥＴ）４６を好適に用いることができる。このような閾値電圧の同一性または近似性の要件を適えるには、同一の半導体プロセスを経た同一の半導体ウエハ（更に好ましくはウエハ上の近傍エリア）から切り出された２つのＭＯＳＦＥＴデバイスを両者（２４，４６）に用いるのが好ましい。
【００４７】
図７の構成においては、半導体プロセスのばらつきによって、出力トランジスタ（Ｎ型ＭＯＳＦＥＴ）２４の閾値電圧が高めになっている場合は、受動素子回路３２におけるダイオード接続Ｎ型ＭＯＳＦＥＴ４６の閾値電圧も高めになる。これにより、定電流回路３８を停止させている期間中に充電される位相補償コンデンサ２６の充電電圧もそのぶん高くなる。これによって、出力トランジスタ（Ｎ型ＭＯＳＦＥＴ）２４における閾値電圧の増大分（ばらつき）をキャンセルして、出力トランジスタ（Ｎ型ＭＯＳＦＥＴ）２４を高速にオンさせることが可能であり、駆動電流ＤＩの立ち上げを高速に保つことができる。
【００４８】
また、上記実施形態における駆動回路１０は、ＣＭＯＳ回路で構成され、特に出力トランジタ２４がＭＯＳＦＥＴで構成されているので、負荷１４を流れる駆動電流ＤＩがそのままモニタ抵抗３６を流れる。このため、モニタ電圧ＶMの精度が高く、引き込み定電流駆動の精度が高いという利点がある。もっとも、駆動回路１０内の一部または全部のトランジスタをバイポーラ・トランジスタで構成することも可能である。また、第１および第２のスイッチ２８，３０のいずれか（特に第２のスイッチ３０）をトランスミッションゲートで構成することも可能である。電流源４０を抵抗に置き換える構成も可能である。また、誤差増幅器２０として、図３の構成は一例であり、両入力電圧ＶS，ＶMの差に応じた誤差電圧ＶERを出力できる任意の回路構成を採ることができる。
【００４９】
上記実施形態における駆動回路１０は引き込みの定電流駆動用に構成されたが、流し込みの定電流駆動用に構成されてもよい。さらに、本発明は、定電圧駆動用の駆動回路にも適用可能であり、図８にその一例を示す。
【００５０】
図８の駆動回路において、誤差増幅器２０'、増幅トランジスタ２２'、出力トランジスタ２４'、位相補償コンデンサ２６'、第１および第２のスイッチ２８'，３０'、受動素子回路３２'は、上記実施形態の駆動回路（図２）における誤差増幅器２０、増幅トランジスタ２２、出力トランジスタ２４、位相補償コンデンサ２６、第１および第２のスイッチ２８，３０、受動素子回路３２とそれぞれ同様の機能を有する。入力抵抗７０およびフィードバック抵抗７２は、非反転型の駆動回路における増幅率を規定する。
【００５１】
この駆動回路においては、ＰＷＭ信号ＣＳがＨレベルのときは、出力トランジスタ２４'がオンして、その出力端子（ドレイン端子）に得られる電圧が駆動電圧ＤＶとして負荷１４（図１）に印加される。ＰＷＭ信号ＣＳがＬレベルのときは、出力トランジスタ２４'がオフして、出力端子（ドレイン端子）の電圧はグランド電位に下がり、駆動電圧ＤＶの供給が絶たれる。
【００５２】
さらに、本発明における駆動回路の一変形例として、出力トランジスタ２４を省いて、増幅トランジスタ２２と電流源４０との間のノードＮBを負荷に直接接続する構成も可能である。
【符号の説明】
【００５３】
１０    駆動回路
１２    ２値信号発生回路
１４    負荷
２０    誤差増幅器
２２    増幅トランジスタ
２４    出力トランジスタ
２６    位相補償コンデンサ
２８    第１のスイッチ
３０    第２のスイッチ
３２    受動素子回路
３４    基準電圧源
３６    モニタ抵抗
４０    電流源
４４    抵抗（線形素子）
４６    ダイオード接続ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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