(57)【特許請求の範囲】
【請求項１】
制御信号に基づいて参照電圧を所定の値に制御し、アナログ信号および制御された前記参照電圧を用いて残差電圧を生成するディジタル／アナログ変換器と、
前記残差電圧および基準電圧を比較することによって、ディジタルの比較信号を生成する第１の比較器と、
遅延制御信号に基づいて遅延時間を制御し、前記比較信号を前記遅延時間だけ遅延させた遅延比較信号を生成する遅延回路と、
前記比較信号および前記遅延比較信号を用いて、前記遅延時間に相当する差分時間信号を検出する差分時間検出回路と、
前記差分時間信号を時間／電圧変換することによって、差分電圧を生成する第１の時間／電圧変換回路と、
前記差分電圧および調整目標電圧を比較することによって、ディジタルの遅延判定信号を生成する第２の比較器と、
前記遅延判定信号に応じて、前記遅延時間を制御する前記遅延制御信号を生成する遅延制御回路と、
前記アナログ信号のアナログ／ディジタル変換期間に対応する第１の状態を持つサンプルクロックが入力され、前記第１の状態において、前記遅延比較信号から前記制御信号を生成する制御回路と、
を具備する、アナログ／ディジタル変換器。
【請求項２】
前記アナログ信号のサンプリング期間に対応する第２の状態を更に持つ前記サンプルクロックが入力され、前記第２の状態に亘る時間を時間／電圧変換することによって、前記調整目標電圧を生成する第２の時間／電圧変換回路を更に具備する、請求項１に記載のアナログ／ディジタル変換器。
【請求項３】
前記制御回路は、前記アナログ信号のアナログ／ディジタル変換の各々の変換サイクルの切り替えを示す変換サイクル情報を保持し、
前記アナログ／ディジタル変換器は、
前記サンプルクロックが入力され、前記第１の状態において、前記変換サイクル情報に基づいて、前記変換サイクルの変換サイクル数をカウントするカウンタと、
前記変換サイクル数に対応する係数を選択するテーブルと、
前記遅延制御信号および前記係数を演算することによって演算信号を生成する演算器と
をさらに具備し、
前記遅延回路は、前記遅延制御信号に対応する前記演算信号に基づいて前記遅延時間を制御する、請求項１または請求項２に記載のアナログ／ディジタル変換器。
【請求項４】
前記遅延回路は、前記変換サイクル数が増加するに従って前記遅延時間が維持または減少するように制御される、請求項３に記載のアナログ／ディジタル変換器。
【請求項５】
入射された放射線を光信号に変換するシンチレータと、
前記光信号を電気信号に変換する光電子増倍器と、
前記電気信号を電圧信号に変換するアナログフロントエンド回路と、
前記アナログ信号に相当する前記電圧信号をアナログ／ディジタル変換することによってディジタル信号を生成する、請求項１乃至請求項４のいずれか１項に記載のアナログ／ディジタル変換器と
を具備する、放射線検出器。
【請求項６】
ＲＦ信号を低雑音増幅することによって増幅信号を生成する低雑音増幅器と、
ローカル信号を発生させる発振器と、
前記増幅信号および前記ローカル信号を乗算することによって積信号を生成するミキサと、
前記積信号の高周波成分を抑圧することによってベースバンド信号を生成するアナログベースバンド回路と、
前記アナログ信号に相当する前記ベースバンド信号をアナログ／ディジタル変換することによってディジタル信号を生成する、請求項１乃至請求項４のいずれか１項に記載のアナログ／ディジタル変換器と
を具備する、無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、アナログ／ディジタル変換器に関する。
【背景技術】
【０００２】
従来、非同期の逐次比較型（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ；ＳＡＲ）アナログ／ディジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）は、比較器の出力信号に所定の遅延時間を与えることで、１サイクルあたりのアナログ／ディジタル（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ；ＡＤ）変換時間が決定される。係る遅延時間は、例えば固定遅延回路によって予め決定される。固定遅延回路を用いたＳＡＲＡＤＣは、１サイクルあたりに必要なＡＤ変換時間が長くなった場合において、全体のＡＤ変換時間に対する所定のサイクル数を下回る（即ち、分解能が減少する）可能性がある。
【０００３】
これに対して、遅延時間を任意に調整可能なＳＡＲＡＤＣが知られている。係るＳＡＲＡＤＣは、遅延時間を任意に調整できる遅延回路を用い、当該遅延時間をリング発振器とカウンタとで調整する。遅延時間の調整は、リング発振器の発振周波数を調整することで行われる。リング発振器の発振周波数は、カウンタの値が所定の値となるように、帰還ループによって調整される。このＳＡＲＡＤＣによれば、ＡＤ変換の動作中に遅延時間の調整（即ち、バックグラウンド調整）が可能である。しかしながら、リング発振器およびカウンタは、高速動作が必要となるため、消費電力が大きいという課題がある。
【０００４】
別のＳＡＲＡＤＣとして、所定時間のＡＤ変換サイクルをカウントすることによって遅延時間を調整する構成が知られている。係るＳＡＲＡＤＣは、比較器の出力エッジを検出し、検出したエッジの数だけカウンタの値を上昇させる。カウンタの値は、全体のＡＤ変換時間に発生するＡＤ変換のサイクル数に相当する。即ち、このＳＡＲＡＤＣは、カウンタの値が所定の値よりも大きければ遅延時間が短いと判定し、小さければ遅延時間が長いと判定する。しかしながら、このＳＡＲＡＤＣは、カウンタの値の累積値によって制御を行うため、調整のための時間を別途必要とする（即ち、バックグラウンド調整を行うことができない）という課題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８７８６４８３号明細書
【非特許文献】
【０００６】
【非特許文献１】Ｍａｎｉｃｋａｍ  ｅｔ  ａｌ．，“Ａ  ＣＭＯＳ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｉｍｐｅｄａｎｃｅ  Ｓｐｅｃｔｒｏｓｃｏｐｙ（ＥＩＳ）  Ｂｉｏｓｅｎｓｏｒ  Ａｒｒａｙ”，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ＯＮ  Ｂｉｏｍｅｄｉｃａｌ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｎｏｖｅｍｂｅｒ  ２０１０，ＶＯＬ．４，Ｉｓｓｕｅ６，ｐ．３７９−３９０
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、遅延時間制御回路を低消費電力化し、かつ、遅延時間をバックグラウンド調整することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態によれば、アナログ／ディジタル変換器は、ディジタル／アナログ変換器と、第１の比較器と、遅延回路と、差分時間検出回路と、第１の時間／電圧変換回路と、第２の比較器と、遅延制御回路と、制御回路とを含む。ディジタル／アナログ変換器は、制御信号に基づいて参照電圧を所定の値に制御し、アナログ信号および制御された参照電圧を用いて残差電圧を生成する。第１の比較器は、残差電圧および基準電圧を比較することによって、ディジタルの比較信号を出力する。遅延回路は、遅延制御信号に基づいて遅延時間を制御し、比較信号を遅延時間だけ遅延させた遅延比較信号を生成する。差分時間検出回路は、比較信号および遅延比較信号を用いて、遅延時間に相当する差分時間信号を検出する。第１の時間／電圧変換回路は、差分時間信号を時間／電圧変換することによって、差分電圧を生成する。第２の比較器は、差分電圧および調整目標電圧を比較することによって、ディジタルの遅延判定信号を出力する。遅延制御回路は、遅延判定信号に応じて、遅延時間を制御する遅延制御信号を生成する。制御回路は、アナログ信号のアナログ／ディジタル変換期間に対応する第１の状態を持つサンプルクロックが入力され、前記第１の状態において、前記遅延比較信号から前記制御信号を生成する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＡＤＣの比較例に相当するＡＤＣを例示するブロック図。
【図２】図１のＡＤＣの動作を例示するタイミングチャート。
【図３】第１の実施形態に係るＡＤＣを例示するブロック図。
【図４】図３の遅延時間制御回路を例示する図。
【図５】図４の遅延時間制御回路の動作を例示するタイミングチャート。
【図６】第２の実施形態に係るＡＤＣを例示するブロック図。
【図７】図６の遅延時間制御回路を例示する図。
【図８】サンプルクロックおよびリセットクロックを例示するタイミングチャート。
【図９】第３の実施形態に係るＡＤＣを例示するブロック図。
【図１０】第４の実施形態に係るＡＤＣを例示するブロック図。
【図１１】第５の実施形態に係る放射線検出器を例示するブロック図。
【図１２】第６の実施形態に係る無線受信機を例示するブロック図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、解説済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。
【００１１】
以降の説明において、ＡＤ変換の１サイクルは、１ビットの処理を行うことを想定しているが、２ビット以上の処理を行ってもよい。
【００１２】
（第１の実施形態）
図１に第１の実施形態に係るＡＤＣの比較例に相当するＡＤＣが例示される。図１のＡＤＣは、ディジタル／アナログ変換器（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）１０と、比較器２０と、固定遅延回路３０と、制御回路４０とを備える。
【００１３】
ＤＡＣ１０は、アナログ信号と、制御信号によって制御された参照電圧とを用いて残差電圧を生成する。比較器２０は、残差電圧および基準電圧を比較することによって、ディジタル値に対応する比較信号を生成する。固定遅延回路３０は、比較信号を所定の遅延時間だけ遅延させた固定遅延比較信号を生成する。制御回路４０は、サンプルクロックのＡＤ変換期間（後述される）において、固定遅延比較信号から制御信号を生成する。
【００１４】
図１のＡＤＣは、図２に例示されるように動作をする。サンプルクロックは、アナログ信号のＡＤ変換期間に対応するＴｃｏｎｖｅｒｔ（第１の状態ともいう）と、アナログ信号のサンプリング期間に対応するＴｓａｍｐｌｅ（第２の状態ともいう）とを持つ。Ｔｃｏｎｖｅｒｔはサンプルクロックの“０”に対応し、Ｔｓａｍｐｌｅはサンプルクロックの“１”に対応する。図１のＡＤＣは、例えば、トランジスタの閾値電圧（Ｖｔｈ）に依存して１サイクルのＡＤ変換時間が決定される。具体的には、トランジスタのＶｔｈが低い場合には、１サイクルのＡＤ変換時間が短く（即ち、ＴｃｏｎｖｅｒｔにおけるＡＤ変換サイクル数が多く）なり、トランジスタのＶｔｈが高い場合には、１サイクルのＡＤ変換時間が長く（即ち、ＴｃｏｎｖｅｒｔにおけるＡＤ変換サイクル数が少なく）なる。ここで、１サイクルのＡＤ変換時間は、遅延時間によって決定される。従って、固定遅延回路３０は、トランジスタのＶｔｈに応じた遅延時間が予め設定される。
【００１５】
しかしながら、１サイクルのＡＤ変換時間は、プロセス条件（例えば、トランジスタのＶｔｈなど）だけでなく、外部環境（例えば、電源電圧および動作温度など）によっても変化をすることがある。そのため、図１のＡＤＣでは、ＴｃｏｎｖｅｒｔにおけるＡＤ変換サイクル数が所定の回数とならず、ＡＤ変換の分解能が減少することがある。
【００１６】
第１の実施形態に係るＡＤＣは、図１の固定遅延回路３０の機能を代替する手段を利用することにより、遅延時間を制御することができる。
【００１７】
図３に例示されるように、第１の実施形態に係るＡＤＣ１００は、ＤＡＣ１１０と、第１の比較器１２０と、遅延回路１３０と、遅延時間制御回路１４０と、制御回路１５０とを備える。ＡＤＣ１００は、例えば図２に示されるサンプルクロックを用いて、アナログ信号のサンプリングおよびアナログ信号のＡＤ変換を行う。以下の各部では、ＡＤ変換期間（サンプルクロックのＴｃｏｎｖｅｒｔ）における動作について説明をする。
【００１８】
ＤＡＣ１１０は、例えば容量ＤＡＣに相当する。ＤＡＣ１１０は、図示されない入力部からアナログ信号が入力され、図示されない回路から参照電圧が入力される。ＤＡＣ１１０は、さらに、制御回路１５０から制御信号ｔＤＡＣが入力される。ＤＡＣ１１０は、制御信号ｔＤＡＣに基づいて参照電圧を所定の値に制御する。ＤＡＣ１１０は、アナログ信号および制御された参照電圧を用いて残差電圧を生成する。ＤＡＣ１１０は、残差電圧を第１の比較器１２０へと出力する。尚、ＤＡＣ１１０は、抵抗ＤＡＣなどの任意のＤＡＣを用いてもよい。
【００１９】
第１の比較器１２０は、ＤＡＣ１１０から残差電圧が入力され、図示されない回路から基準電圧が入力される。第１の比較器１２０は、残差電圧および基準電圧を比較することによって、ディジタルの比較信号ｔ１を生成する。例えば、第１の比較器１２０は、残差電圧が基準電圧以上の場合にディジタルの“１”に対応する信号を生成し、残差電圧が基準電圧未満の場合にディジタルの“０”に対応する信号を生成する。第１の比較器１２０は、比較信号ｔ１を遅延回路１３０および差分時間検出回路１４１（後述される）へと出力する。
【００２０】
遅延回路１３０は、第１の比較器１２０から比較信号ｔ１が入力される。遅延回路１３０は、さらに、遅延制御回路１４４（後述される）から遅延時間を制御する遅延制御信号が入力される。遅延回路１３０は、ＡＤＣ１００のプロセス条件（例えば、トランジスタのＶｔｈなど）に応じた遅延時間が予め設定される。遅延回路１３０は、遅延制御信号に基づいて遅延時間を制御し、比較信号ｔ１を当該遅延時間だけ遅延させた遅延比較信号ｔ２を生成する。遅延回路１３０は、遅延比較信号ｔ２を制御回路１５０および差分時間検出回路１４１（後述される）へとそれぞれ出力する。
【００２１】
制御回路１５０は、遅延回路１３０から遅延比較信号ｔ２が入力され、図示されない回路からサンプルクロックが入力される。制御回路１５０は、アナログ信号のＡＤ変換期間に対応するＴｃｏｎｖｅｒｔにおいて、遅延比較信号ｔ２から制御信号ｔＤＡＣを生成する。制御回路１５０は、制御信号ｔＤＡＣをＤＡＣ１１０へと出力する。尚、制御回路１５０は、ＡＤ変換の各々の変換サイクルの切り替えを示す変換サイクル情報を保持する。変換サイクル情報は、例えば、ＡＤ変換の各々の変換サイクルの開始点および終了点の少なくとも１つが示されればよい。また、制御回路１５０は、アナログ信号のサンプリング期間に対応するＴｓａｍｐｌｅにおいて、アナログ信号のサンプリング動作に対応する制御信号をＤＡＣ１１０へと出力する。
【００２２】
遅延時間制御回路１４０は、差分時間検出回路１４１と、第１の時間／電圧変換回路１４２と、第２の比較器１４３と、遅延制御回路１４４とを備える。遅延時間制御回路１４０は、遅延回路１３０の遅延時間を測定し、所定の遅延時間となるように遅延回路１３０を制御する。
【００２３】
差分時間検出回路１４１は、第１の比較器１２０から比較信号ｔ１が入力され、遅延回路１３０から遅延比較信号ｔ２が入力される。差分時間検出回路１４１は、比較信号ｔ１および遅延比較信号ｔ２を用いて、遅延回路１３０の遅延時間に相当する差分時間信号を検出する。差分時間検出回路１４１は、差分時間信号を第１の時間／電圧変換回路１４２へと出力する。
【００２４】
具体的には、差分時間検出回路１４１は、比較信号ｔ１および遅延比較信号ｔ２の立ち下がり時間の差から差分時間信号を生成する。或いは、差分時間検出回路１４１は、比較信号ｔ１および遅延比較信号ｔ２の立ち上がり時間の差から差分時間信号を生成してもよいし、立ち上がり時間の差および立ち下がり時間の差の両方を用いて差分時間信号を生成してもよい。尚、差分時間検出回路１４１は、２つの信号の差分時間が検出できる回路であればよい。
【００２５】
第１の時間／電圧変換回路１４２は、例えばチャージポンプ回路に相当する。第１の時間／電圧変換回路１４２は、差分時間検出回路１４１から差分時間信号が入力される。第１の時間／電圧変換回路１４２は、差分時間信号を時間／電圧変換することによって、差分電圧を生成する。第１の時間／電圧変換回路１４２の具体的な動作は後述される。第１の時間／電圧変換回路１４２は、差分電圧を第２の比較器１４３へと出力する。尚、第１の時間／電圧変換回路１４２は、時間信号を電圧に変換可能な他の回路を用いてもよい。
【００２６】
第２の比較器１４３は、第１の時間／電圧変換回路１４２から差分電圧が入力され、図示されない回路から調整目標電圧が入力される。第２の比較器１４３は、差分電圧および調整目標電圧を比較することによって、ディジタルの遅延判定信号を生成する。例えば、第２の比較器１４３は、差分電圧が調整目標電圧以上の場合にディジタルの“１”に対応する信号を生成し、差分電圧が調整目標電圧未満の場合にディジタルの“０”に対応する信号を生成する。第２の比較器１４３は、遅延判定信号を遅延制御回路１４４へと出力する。
【００２７】
遅延制御回路１４４は、例えばアップダウンカウンタに相当する。遅延制御回路１４４は、第２の比較器１４３から遅延判定信号が入力される。遅延制御回路１４４は、遅延判定信号に応じて、遅延時間を制御する遅延制御信号を生成する。例えば、遅延制御回路１４４は、遅延判定信号が“１”の場合に、遅延時間を短くする遅延制御信号を生成し、遅延判定信号が“０”場合に遅延時間を長くする遅延制御信号を生成する。遅延制御回路１４４は、遅延制御信号を遅延回路１３０へと出力する。尚、遅延制御回路１４４は、他の任意のカウンタを用いてもよい。
【００２８】
遅延時間制御回路１４０の具体例が図４に示される。差分時間検出回路１４１は、ＩＮＶゲート１４５と、ＡＮＤゲート１４６と、ＡＮＤゲート１４７とを備える。第１の時間／電圧変換回路１４２は、定電流源Ｉ１と、スイッチＳＷ１と、スイッチＳＷ２と、キャパシタＣｄｅｌａｙとを備える。
【００２９】
ＩＮＶゲート１４５は、第１の比較器１２０から比較信号ｔ１が入力される。ＩＮＶゲート１４５は、比較信号ｔ１を反転させる。ＩＮＶゲート１４５は、反転した比較信号ｔ１をＡＮＤゲート１４６へと出力する。
【００３０】
ＡＮＤゲート１４６は、ＩＮＶゲート１４５から反転した比較信号ｔ１が入力され、遅延回路１３０から遅延比較信号ｔ２が入力される。ＡＮＤゲート１４６は、反転した比較信号ｔ１と遅延比較信号ｔ２との論理積をとることによって制御信号ｔｃｐ（差分時間信号ともいう）を生成する。ＡＮＤゲート１４６は、制御信号ｔｃｐをスイッチＳＷ１へと出力する。
【００３１】
ＡＮＤゲート１４７は、第１の比較器１２０から比較信号ｔ１が入力され、遅延回路１３０から遅延比較信号ｔ２が入力される。ＡＮＤゲート１４７は、比較信号ｔ１と遅延比較信号ｔ２との論理積をとることによって制御信号ｔｇを生成する。ＡＮＤゲート１４７は、制御信号ｔｇをスイッチＳＷ２へと出力する。
【００３２】
定電流源Ｉ１は、定電流信号を発生させる。定電流源Ｉ１は、定電流信号をスイッチＳＷ１へと出力する。
【００３３】
スイッチＳＷ１は、ＡＮＤゲート１４６から制御信号ｔｃｐが入力され、定電流源Ｉ１から定電流信号が入力される。スイッチＳＷ１は、制御信号ｔｃｐがＨｉｇｈレベルであれば、当該スイッチＳＷ１をＯＮにして、定電流信号をキャパシタＣｄｅｌａｙへと供給させる。他方、制御信号ｔｃｐがＬｏｗレベルであれば、当該スイッチＳＷ１をＯＦＦにして、回路を開放させる。
【００３４】
キャパシタＣｄｅｌａｙは、スイッチＳＷ１がＯＮの期間に亘って定電流信号が入力される。キャパシタＣｄｅｌａｙは、定電流信号が入力される時間に亘って、電極の両端に電圧Ｖｃ（＝（Ｉ１×Ｔｄｅｌａｙ）／Ｃｄｅｌａｙ）を発生させる。ここで、Ｔｄｅｌａｙは、ｔｃｐのＨｉｇｈレベルの期間である。電圧Ｖｃは、前述の差分電圧に相当する。尚、キャパシタＣｄｅｌａｙは、定電流信号に応じた容量を用いればよいため、定電流信号が小さい場合は、微小な容量を用いてもよい。
【００３５】
スイッチＳＷ２は、ＡＮＤゲート１４７から制御信号ｔｇが入力される。スイッチＳＷ２は、制御信号ｔｇがＨｉｇｈレベルであれば、当該ＳＷ２をＯＮにして、キャパシタＣｄｅｌａｙの電極の両端にかかる電圧Ｖｃをリセットする。他方、制御信号ｔｇがＬｏｗレベルであれば、当該ＳＷ２をＯＦＦにして、回路を開放させる。
【００３６】
遅延時間制御回路１４０の動作を例示するタイミングチャートが図５に示される。比較信号ｔ１のＨｉｇｈレベルは、遅延時間が与えられることによって、遅延比較信号ｔ２のＨｉｇｈレベルの位置へと移動する。制御信号ｔｃｐのＨｉｇｈレベルは、比較信号ｔ１および遅延比較信号ｔ２の立ち下がり時間の差である遅延時間に相当する。第１の時間／電圧変換回路１４２は、制御信号ｔｃｐがＨｉｇｈレベルとなる期間において、キャパシタＣｄｅｌａｙに電荷を貯める（即ち、電圧Ｖｃが高くなる）。第１の時間／電圧変換回路１４２は、比較信号ｔ１および遅延比較信号ｔ２がＨｉｇｈレベルとなる期間において、キャパシタＣｄｅｌａｙの電荷をリセットする（即ち、電圧Ｖｃが０になる）。
【００３７】
以上説明したように、第１の実施形態に係るアナログ／ディジタル変換器は、遅延時間制御回路において、遅延回路の入力信号および出力信号の差から遅延時間を検出し、遅延時間に対応する電圧値と目標電圧とを比較することによって判定信号を生成し、判定信号に基づいて生成される制御信号によって遅延回路の遅延時間を制御する。さらに、このアナログ／ディジタル変換器は、アナログ信号のアナログ／ディジタル変換動作中に、バックグラウンドで遅延時間を制御することができる。故に、このアナログ／ディジタル変換器によれば、高速なクロックを必要とせず、遅延時間制御回路を低消費電力化し、かつ、遅延時間をバックグラウンド調整することができる。
【００３８】
（第２の実施形態）
前述のＡＤＣ１００は、図示されない回路から調整目標電圧が入力される。他方、第２の実施形態に係るＡＤＣは、調整目標電圧をＡＤＣの内部回路で生成することができる。
【００３９】
図６に例示されるように、第２の実施形態に係るＡＤＣ２００は、ＤＡＣ１１０と、第１の比較器１２０と、遅延回路１３０と、遅延時間制御回路２１０と、制御回路１５０とを備える。遅延時間制御回路２１０は、差分時間検出回路１４１と、第１の時間／電圧変換回路１４２と、第２の比較器１４３と、遅延制御回路１４４と、第２の時間／電圧変換回路２１１とを備える。
【００４０】
第２の時間／電圧変換回路２１１は、例えばチャージポンプ回路に相当する。第２の時間／電圧変換回路２１１は、図示されない回路からサンプルクロックおよびリセットクロックが入力される。第２の時間／電圧変換回路２１１は、アナログ信号のサンプリング期間に対応するＴｓａｍｐｌｅに亘る時間を時間／電圧変換することによって、調整目標電圧を生成する。第２の時間／電圧変換回路２１１は、リセットクロックによって、調整目標電圧をリセットする。第２の時間／電圧変換回路２１１の具体的な動作は後述される。第２の時間／電圧変換回路２１１は、調整目標電圧を第２の比較器１４３へと出力する。尚、第２の時間／電圧変換回路２１１は、時間信号を電圧に変換可能な他の回路を用いてもよい。
【００４１】
遅延時間制御回路２１０の具体例が図７に示される。差分時間検出回路１４１は、ＩＮＶゲート１４５と、ＡＮＤゲート１４６と、ＡＮＤゲート１４７とを備える。第１の時間／電圧変換回路１４２は、定電流源Ｉ１と、スイッチＳＷ１と、スイッチＳＷ２と、キャパシタＣｄｅｌａｙとを備える。第２の時間／電圧変換回路２１１は、定電流源Ｉ２と、スイッチＳＷ３と、スイッチＳＷ４と、キャパシタＣｓａｍｐｌｅとを備える。
【００４２】
定電流源Ｉ２は、定電流信号を発生させる。スイッチＳＷ３は、図示されない回路からサンプルクロックが入力され、定電流源Ｉ２から定電流信号が入力される。スイッチＳＷ３は、サンプルクロックがＴｓａｍｐｌｅ（Ｈｉｇｈレベル）であれば、当該スイッチＳＷ３をＯＮにして、定電流信号をキャパシタＣｓａｍｐｌｅへと供給させる。他方、サンプルクロックがＴｃｏｎｖｅｒｔ（Ｌｏｗレベル）であれば、当該スイッチＳＷ３をＯＦＦにして、回路を開放させる。
【００４３】
キャパシタＣｓａｍｐｌｅは、定電流信号が供給される時間に応じて、電極の両端に電圧Ｖｔｇ（＝（Ｉ２×Ｔｓａｍｐｌｅ）／Ｃｓａｍｐｌｅ）を発生させる。電圧Ｖｔｇは、前述の調整目標電圧に相当する。
【００４４】
スイッチＳＷ４は、図示されない回路からリセットクロックが入力される。スイッチＳＷ４は、リセットクロックがＨｉｇｈレベルであれば、当該スイッチＳＷ４をＯＮにして、キャパシタＣｓａｍｐｌｅの電極の両端に係る電圧Ｖｔｇをリセットする。他方、リセットクロックがＬｏｗレベルであれば、当該スイッチＳＷ４をＯＦＦにして、回路を開放させる。
【００４５】
ここで、遅延時間制御回路２１０は、電圧Ｖｃおよび電圧Ｖｔｇの値が等しくなるように制御を行い、遅延時間Ｔｄｅｌａｙ（＝Ｔｓａｍｐｌｅ×（Ｃｄｅｌａｙ／Ｃｓａｍｐｌｅ））が決定される。即ち、遅延時間は、サンプルクロックのＴｓａｍｐｌｅおよびキャパシタの容量比で決定される。尚、定電流源Ｉ１およびＩ２の定電流信号は、等しい値を用いているが、異なっていてもよい。
【００４６】
図８において、サンプルクロックおよびリセットクロックのタイミングチャートが例示される。第２の時間／電圧変換回路２１１は、サンプルクロックのＴｓａｍｐｌｅにおいて、キャパシタＣｓａｍｐｌｅに電荷を貯め（即ち、電圧Ｖｔｇが上がり）、Ｔｃｏｎｖｅｒｔにおいて電圧Ｖｔｇを保持する。第２の時間／電圧変換回路２１１は、リセットクロックがＨｉｇｈレベルとなった時に、キャパシタＣｓａｍｐｌｅの電荷をリセットする（即ち、電圧Ｖｔｇが０になる）。
【００４７】
以上説明したように、第２の実施形態に係るアナログ／ディジタル変換器は、調整目標電圧をＡＤＣの内部回路で生成し、キャパシタの容量比によって遅延時間を制御する。前述の第１の実施形態は、外部からの調整目標電圧を、キャパシタＣｄｅｌａｙの容量のばらつき（絶対ばらつき）に応じた電圧値に設定する必要がある。一般的に、絶対ばらつきは、相対的なキャパシタのばらつき（キャパシタの容量比のばらつき）よりもばらつきが大きい。故に、本実施形態のアナログ／ディジタル変換器は、キャパシタの容量比によって遅延時間を制御することにより、絶対ばらつきを抑えることができる。
【００４８】
（第３の実施形態）
前述のＡＤＣ１００およびＡＤＣ２００は、１サイクルあたりのＡＤ変換時間を全て等しい時間に制御する。他方、第３の実施形態に係るＡＤＣは、各々のＡＤ変換サイクルに応じてＡＤ変換時間を制御することができる。
【００４９】
図９に例示されるように、本実施形態に係るＡＤＣ３００は、ＤＡＣ１１０と、第１の比較器１２０と、遅延回路１３０と、遅延時間制御回路３１０と、制御回路１５０とを備える。遅延時間制御回路３１０は、差分時間検出回路１４１と、第１の時間／電圧変換回路１４２と、第２の比較器１４３と、遅延制御回路１４４と、カウンタ３１１と、テーブル３１２と、演算器３１３とを備える。
【００５０】
制御回路１５０は、制御信号ｔＤＡＣをＤＡＣ１１０へと出力し、変換サイクル情報をカウンタ３１１へと出力する。遅延制御回路１４４は、遅延制御信号を演算器３１３へと出力する。遅延回路１３０は、演算器３１３から遅延制御信号に対応する演算信号が入力される。遅延回路１３０は、演算信号に基づいて遅延時間を制御し、比較信号ｔ１を当該遅延時間だけ遅延させた遅延比較信号ｔ２を生成する。
【００５１】
カウンタ３１１は、図示されない回路からサンプルクロックが入力され、制御回路１５０から変換サイクル情報が入力される。カウンタ３１１は、サンプルクロックがＴｃｏｎｖｅｒｔに遷移するタイミングでカウントを開始する。カウンタ３１１は、変換サイクル情報に基づいて、ＡＤ変換サイクルの変換サイクル数をカウントする。カウンタ３１１は、変換サイクル数を表すサイクル数信号をテーブル３１２へと出力する。
【００５２】
テーブル３１２は、例えばルックアップテーブルに相当する。テーブル３１２は、カウンタ３１１からサイクル数信号に含まれる変換サイクル数が入力される。テーブル３１２は、変換サイクル数に対応する係数が格納されている。例えば、テーブル３１２は、変換サイクル数が増加するに従って、係数の値を維持または係数の値が小さくなるようにデータが格納されてもよい。テーブル３１２は、変換サイクル数に対応する係数を係数信号として演算器３１３へと出力する。
【００５３】
演算器３１３は、例えば除算器に相当する。演算器３１３は、テーブル３１２から係数信号が入力され、遅延制御回路１４４から遅延制御信号が入力される。演算器３１３は、遅延制御信号と係数信号に含まれる係数とを演算することによって演算信号を生成する。演算器３１３は、演算信号を遅延回路１３０へと出力する。尚、演算器３１３は、乗算器または減算器であってもよい。即ち、演算器３１３は、変換サイクル数が増加するに従って遅延時間を維持または減少させるように係数を演算すればよい。
【００５４】
具体的には、演算器３１３は、遅延時間制御回路３１０の遅延調整時（即ち、１サイクルあたりのＡＤ変換時間を全て等しい時間に制御する時）において、係数を“１”に設定する。演算器３１３は、遅延制御回路１４４の出力が安定した後、変換サイクル数に応じた係数を用いて演算を行う。
【００５５】
以上説明したように、第３の実施形態に係るアナログ／ディジタル変換器は、各々のＡＤ変換サイクルに応じてＡＤ変換時間を制御する。故に、このアナログ／ディジタル変換器は、各々のＡＤ変換サイクルに必要な時間を最適に設定することができる。従って、このアナログ／ディジタル変換器によれば、サンプリングから出力までの時間を短くすることができる。
【００５６】
通常のＡＤＣは、１サイクルあたりのＡＤ変換時間を全て等しい時間に制御する。しかしながら、ＳＡＲＡＤＣは、最上位ビットのＡＤ変換サイクルに必要な時間が最も長く、最下位ビットのＡＤ変換サイクルに必要な時間が最も短い。故に、ＡＤ変換時間がサイクル毎に一定の場合は、上位ビットから下位ビットへいくにつれて、余分な変換時間が増える。従って、ＡＤ変換時間をサイクルごとに変化させることにより、余分な変換時間を減らすことができる。
【００５７】
（第４の実施形態）
前述のＡＤＣ３００は、図示されない回路から調整目標電圧が入力される。他方、第４の実施形態に係るＡＤＣは、調整目標電圧をＡＤＣの内部回路で生成することができる。
【００５８】
図１０に例示されるように、第４の実施形態に係るＡＤＣ４００は、ＤＡＣ１１０と、第１の比較器１２０と、遅延回路１３０と、遅延時間制御回路４１０と、制御回路１５０とを備える。遅延時間制御回路４１０は、差分時間検出回路１４１と、第１の時間／電圧変換回路１４２と、第２の比較器１４３と、遅延制御回路１４４と、第２の時間／電圧変換回路２１１と、カウンタ３１１と、テーブル３１２と、演算器３１３とを備える。尚、各部の説明は、第１の実施形態乃至第３の実施形態の該当箇所によって説明されているため、省略する。
【００５９】
以上説明したように、第４の実施形態に係るアナログ／ディジタル変換器は、調整目標電圧をＡＤＣの内部回路で生成し、キャパシタの容量比によって遅延時間を制御し、かつ、各々のＡＤ変換サイクルに応じてＡＤ変換時間を制御する。従って、このアナログ／ディジタル変換器は、第１の実施形態乃至第３の実施形態に係るアナログ／ディジタル変換器と同様の効果を得ることができる。
【００６０】
（第５の実施形態）
前述のＡＤＣ１００，２００，３００，４００は、例えば放射線検出器で用いられるＡＤＣに応用することができる。
【００６１】
図１１に例示されるように、第５の実施形態に係る放射線検出器５００は、シンチレータ５１０と、光電子増倍器５２０と、アナログフロントエンド回路５３０と、ＡＤＣ５４０とを含む。ＡＤＣ５４０は、前述のＡＤＣ１００，２００，３００，４００のいずれかと同一または類似であってよい。
【００６２】
シンチレータ５１０は、外部からの放射線が入射される。シンチレータ５１０は、放射線を光信号に変換する。光信号の強度は、放射線の強度に相当する。シンチレータ５１０は、光信号を光電子増倍器５２０へと出力する。
【００６３】
光電子増倍器５２０は、シンチレータ５１０から光信号が入力される。光電子増倍器５２０は、光信号を電気信号に変換する。光電子増倍器５２０は、電気信号をアナログフロントエンド回路５３０へと出力する。
【００６４】
アナログフロントエンド回路５３０は、光電子増倍器５２０から電気信号が入力される。アナログフロントエンド回路５３０は、電気信号を電圧信号に変換する。アナログフロントエンド回路５３０は、電圧信号（アナログ信号に相当）をＡＤＣ５４０へと出力する。
【００６５】
ＡＤＣ５４０は、アナログフロントエンド回路５３０から電圧信号が入力される。ＡＤＣ５４０は、電圧信号をアナログ／ディジタル変換することによってディジタル信号を生成する。ＡＤＣ５４０は、図示されないディジタル信号処理回路へとディジタル信号を出力する。
【００６６】
以上説明したように、第５の実施形態に係る放射線検出器は、前述の第１の実施形態乃至第４の実施形態に係るアナログ／ディジタル変換器のいずれか１つを備える。従って、この放射線検出器によれば、アナログ／ディジタル変換器における遅延時間制御回路を低消費電力化し、かつ、遅延時間をバックグラウンド調整することができる。
【００６７】
（第６の実施形態）
前述のＡＤＣ１００，２００，３００，４００は、例えば無線受信機で用いられるＡＤＣに応用することができる。
【００６８】
図１２に例示されるように、第６の実施形態に係る無線受信機６００は、直交復調器を用いた受信装置に相当する。無線受信機６００は、低雑音増幅器（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ；ＬＮＡ）６１０と、発振器６２０と、ミキサ６３１と、ミキサ６３２と、アナログベースバンド回路６４１と、アナログベースバンド回路６４２と、ＡＤＣ６５１と、ＡＤＣ６５２とを備える。ＡＤＣ６５１およびＡＤＣ６５２は、前述のＡＤＣ１００，２００，３００，４００のいずれかと同一または類似であってよい。尚、無線受信機６００は、任意の復調器を用いた受信装置でもよい。
【００６９】
ＬＮＡ６１０は、図示されないアンテナから無線周波数（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ；ＲＦ）信号（ＲＦｉｎ）を入力する。ＬＮＡ６１０は、ＲＦ信号を低雑音増幅することによって増幅ＲＦ信号（増幅信号ともいう）を生成する。ＬＮＡ６１０は、増幅ＲＦ信号をミキサ６３１およびミキサ６３２へと出力する。
【００７０】
発振器６２０は、例えば局部発振器に相当する。発振器６２０は、位相の異なる２つのローカル信号を発生させる。発振器６２０は、第１のローカル信号をミキサ６３１へと出力し、第２のローカル信号をミキサ６３２へと出力する。
【００７１】
ミキサ６３１は、ＬＮＡ６１０から増幅ＲＦ信号が入力され、発振器６２０から第１のローカル信号が入力される。ミキサ６３１は、増幅ＲＦ信号に第１のローカル信号を乗算することによって第１の積信号を生成する。ミキサ６３１は、第１の積信号をアナログベースバンド回路６４１へと出力する。
【００７２】
アナログベースバンド回路６４１は、ミキサ６３１から第１の積信号を入力する。アナログベースバンド回路６４１は、第１の積信号の高周波成分を抑圧することによって第１のベースバンド信号（アナログ信号に相当）を生成する。アナログベースバンド回路６４１は、第１のベースバンド信号をＡＤＣ６５１へと出力する。
【００７３】
ＡＤＣ６５１は、アナログベースバンド回路６４１から第１のベースバンド信号が入力される。ＡＤＣ６５１は、第１のベースバンド信号をアナログ／ディジタル変換することによって第１のディジタル信号（Ｄｏｕｔ１）を生成する。ＡＤＣ６５１は、図示されないディジタル信号処理回路へと第１のディジタル信号を出力する。
【００７４】
ミキサ６３２は、ＬＮＡ６１０から増幅ＲＦ信号が入力され、発振器６２０から第２のローカル信号が入力される。ミキサ６３２は、増幅ＲＦ信号に第２のローカル信号を乗算することによって第２の積信号を生成する。ミキサ６３２は、第２の積信号をアナログベースバンド回路６４２へと出力する。
【００７５】
アナログベースバンド回路６４２は、ミキサ６３２から第２の積信号を入力する。アナログベースバンド回路６４２は、第２の積信号の高周波成分を抑圧することによって第２のベースバンド信号（アナログ信号に相当）を生成する。アナログベースバンド回路６４２は、第２のベースバンド信号をＡＤＣ６５２へと出力する。
【００７６】
ＡＤＣ６５２は、アナログベースバンド回路６４２から第２のベースバンド信号が入力される。ＡＤＣ６５２は、第２のベースバンド信号をアナログ／ディジタル変換することによって第２のディジタル信号（Ｄｏｕｔ２）を生成する。ＡＤＣ６５２は、図示されないディジタル信号処理回路へと第２のディジタル信号を出力する。
【００７７】
以上説明したように、第６の実施形態に係る無線受信機は、前述の第１の実施形態乃至第４の実施形態に係るアナログ／ディジタル変換器のいずれか１つを備える。従って、この無線受信機によれば、アナログ／ディジタル変換器における遅延時間制御回路を低消費電力化し、かつ、遅延時間をバックグラウンド調整することができる。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１０・・・ＤＡＣ
２０・・・比較器
３０・・・固定遅延回路
４０・・・制御回路
１００，２００，３００，４００，５４０，６５１，６５２・・・ＡＤＣ
１１０・・・ＤＡＣ
１２０・・・第１の比較器
１３０・・・遅延回路
１４０，２１０，３１０，４１０・・・遅延時間制御回路
１４１・・・差分時間検出回路
１４２・・・第１の時間／電圧変換回路
１４３・・・第２の比較器
１４４・・・遅延制御回路
１４５・・・ＩＮＶゲート
１４６，１４７・・・ＡＮＤゲート
１５０・・・制御回路
２１１・・・第２の時間／電圧変換回路
３１１・・・カウンタ
３１２・・・テーブル
３１３・・・演算器
５００・・・放射線検出器
５１０・・・シンチレータ
５２０・・・光電子増倍器
５３０・・・アナログフロントエンド回路
６００・・・無線受信機
６１０・・・ＬＮＡ
６２０・・・発振器
６３１，６３２・・・ミキサ
６４１，６４２・・・アナログベースバンド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006426543.tif 000008
【図８】
0006426543.tif 000009
【図９】
0006426543.tif 000010
【図１０】
0006426543.tif 000011
【図１１】
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【図１２】
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