(57)【特許請求の範囲】
【請求項１】
入力データの周波数に発振回路の発振クロック信号の周波数を同期させる周波数同期ループ回路と、
前記発振クロック信号を入力して前記入力データの位相に同期する位相同期クロック信号を出力する位相補間器と、前記入力データと前記位相同期クロック信号の位相差を検出する位相誤差検出回路とを備え、前記位相補間器が前記位相差に応じて前記発振クロック信号の位相進み／遅れを調節して前記位相同期クロック信号を出力するように構成された位相同期ループ回路と、
前記周波数同期ループ回路による周波数引き込み後の前記位相同期ループ回路による位相引き込み動作中に又は位相引き込み完了後に、前記位相差に基づいて補正値を演算し、前記周波数同期ループ回路よりも小さなループ利得をもって、前記補正値で前記発振回路の発振周波数を補正可能とするドリフト補正回路と、を備えるＣＤＲ回路。
【請求項２】
請求項１において、前記ドリフト補正回路は、前記補正値を前記周波数同期ループ回路の周波数制御データに加算することで前記発振回路の発振周波数を補正する、ＣＤＲ回路。
【請求項３】
請求項２において、前記周波数同期ループ回路は入力データの特定の固定パターンに対して周波数引き込み動作を行い、
前記位相同期ループ回路は入力データの任意パターンに対して位相引き込みを行う、ＣＤＲ回路。
【請求項４】
入力データの周波数に発振回路の発振クロック信号の周波数を同期させる周波数同期ループ回路と、
前記発振クロック信号を入力して前記入力データの位相に同期する位相同期クロック信号を出力する位相同期ループ回路と、
前記周波数同期ループ回路による周波数引き込み後の前記位相同期ループ回路による位相引き込み動作中に又は位相引き込み完了後に、前記入力データと前記位相同期クロック信号の位相差に基づいて補正値を演算し、前記周波数同期ループ回路よりも小さなループ利得をもって、前記補正値で前記発振回路の発振周波数を補正可能とするドリフト補正回路と、
前記周波数同期ループ回路における周波数引き込み完了の通知に応答して前記位相同期ループ回路に位相引き込み動作の開始を指示し、位相引き込みの完了通知に応答して前記ドリフト補正回路に前記補正値の演算を指示し、演算された前記補正値が所定値に達したとき、前記周波数同期ループ回路よりも小さなループ利得をもって、前記補正値を前記周波数同期ループ回路の周波数制御データに加算することで前記発振回路の発振周波数を補正し、前記位相同期ループ回路に再度位相引き込み動作の開始を指示する、制御を司る制御部とを備えるＣＤＲ回路。
【請求項５】
入力データの周波数に発振回路の発振クロック信号の周波数を同期させる周波数同期ループ回路と、
前記発振クロック信号を入力して前記入力データの位相に同期する位相同期クロック信号を出力する位相補間器と、前記入力データと前記位相同期クロック信号の位相差を検出する位相誤差検出回路とを備え、前記位相補間器が前記位相差に応じて前記発振クロック信号の位相進み／遅れを調節して前記位相同期クロック信号を出力するように構成された位相同期ループ回路と、を備え、
前記周波数同期ループ回路は、周波数引き込み後における前記位相同期ループ回路の位相引き込み動作に並行して又は当該位相引き込み動作の完了後に、ループ利得が小さく切替えられた状態で周波数引き込み動作を行う、ＣＤＲ回路。
【請求項６】
請求項５において、前記周波数同期ループ回路はループ利得を可変に切替え可能な可変利得回路を有する、ＣＤＲ回路。
【請求項７】
請求項５において、前記周波数同期ループ回路は入力データの任意パターンに対して周波数引き込み動作を行い、
前記位相同期ループ回路は入力データの任意パターンに対して位相同期を行う、ＣＤＲ回路。
【請求項８】
入力データの周波数に発振回路の発振クロック信号の周波数を同期させる周波数同期ループ回路と、
前記発振クロック信号を入力して前記入力データの位相に同期する位相同期クロック信号を出力する位相同期ループ回路と、
制御部とを備え、
前記周波数同期ループ回路はループ利得を可変に切替え可能であり、
前記制御部は、前記周波数同期ループ回路における周波数引き込み完了の通知に応答して前記位相同期ループ回路に位相引き込み動作の開始を指示すると共に、位相引き込みの完了通知に応答して前記周波数同期ループ回路のループ利得を小さく切替えて周波数引き込み動作の開始を指示し、周波数引き込み完了後に再度位相同期ループ回路に位相引き込み動作の開始を指示する、制御を行うＣＤＲ回路。
【請求項９】
外部インタフェース回路と、前記外部インタフェース回路に供給されたデータを処理する処理回路とを含み、前記外部インタフェース回路は前記データを入力する回路として請求項１記載のＣＤＲ回路を備えた、半導体装置。
【請求項１０】
請求項９において、前記処理回路は、前記ＣＤＲ回路に供給された画像データを入力し、入力した画像データに応ずる階調電圧を表示タイミングに同期して画素単位で出力する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ列にクロック信号が埋め込まれたデータからクロック信号を再生する機能を備えたクロック・データ・リカバリ（ＣＤＲ）回路に関し、例えば、ＣＤＲ回路を用いたデータ入力インタフェース回路に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、スマートフォンやタブレット端末に用いられるディスプレイの高詳細化により、送信デバイスと受信デバイス間のインタフェースの高速化が進んでいる。従来は送信デバイスがデータと共にクロックを送り出し、受信デバイスはこのクロックでデータを取り込むソースシンクロナス方式が多く使われてきた。しかし、ソースシンクロナス方式ではクロックとデータ間のスキューが高速化への妨げとなっており、最近はクロックをデータに埋め込んで送信する所謂エンベデッドクロック方式が使われ始めている。
【０００３】
エンベデッドクロック方式の受信はクロックとデータを分離する機能であるＣＤＲ（Clock Data Recovery)回路が必要であり、このＣＤＲ回路の性能はこれを組み込んだデバイス更にはその応用システム全体の性能に大きな影響を与える。
【０００４】
ＣＤＲ回路について記載された文献の例として特許文献１がある。特許文献１では、シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するクロック・データ・リカバリ回路は、所定の基準クロック信号を用いてクロック信号を所望の周波数にロックさせるための周波数同期ループと、クロック信号の周波数ロック状態においてクロック信号をデータ信号に位相同期させるための位相同期ループとを有する。周波数同期ループの動作中に参照クロック信号と生成したクロック信号との周波数比較を行い、該比較結果に応じた周波数のクロック信号周波数をロックし、周波数ロックしたクロック信号の位相は位相同期ループを動作させて入力データの位相に同期化する。
【０００５】
特許文献１のように参照クロックが与えられ、それを使って周波数引き込み（周波数ロック）を行う場合には、長時間の連続受信が不要な場合は周波数ロック後に発振回路の設定を固定する。但し、長時間の連続受信が必要な場合は周波数ロック後も、参照クロックでロック状態を維持し続ける場合もある。
【０００６】
ＣＤＲには参照クロックが与えられないものもある。この場合、受信デバイス側でクロック信号を初期的に自発振して、入力データのエッジを検出することで入力データの周波数に上記クロック信号の合わせ込みを行い、周波数をロックする。周波数ロック後は発振回路の設定を固定する。発振周波数をロックした後は、位相同期ループを用いて微小な位相のタイミング誤差を修正することになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−４４４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者はＣＤＲ回路について以下の検討を行った。ＣＤＲ回路において、送信データからクロック信号を再生し、そのクロック信号でデータを受信する場合に、短時間のデータ受信であれば参照クロックを用いずに周波数ロックしてデータ受信を行う方法で問題ないが、長時間連続受信を行う場合には、温度変化や電源電圧の変動により発振回路の発振周波数が変動し、周波数ロックが外れてしまう可能性、即ち、位相補正ではクロック信号を受信データに同期させることができなくなる虞を生じ、受信データの再生ができなくなる可能性のあることが分かった。
【０００９】
このような場合に、送信デバイスに周波数の再ロック要求（周波数引き込みの再要求）を出してデータ送信を一旦停止させ、その間に周波数ロックをやり直すことになる。しかしながら、周波数引き込み動作をやり直すためにデータ送信を一時的に停止すれば、データ伝送効率が低下してしまう。
【００１０】
本発明の目的は、温度変化などによりＣＤＲ回路の発振回路に不所望な周波数変動を生じても、入力データパターンを用いた周波数引き込み動作をやり直さずに、入力データに対する発振クロック信号の同期化を可能にすることにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、周波数同期ループ回路により周波数引き込み完了された周波数に対する位相同期ループ回路による位相引き込みが完了した後に又は位相引き込み動作中に、小さなループ利得をもって（ループ帯域幅を狭くして）、引き込み完了している発振周波数を更新する回路をＣＤＲ回路に設ける。引き込みを完了している発振周波数を小さなループ利得をもって更新するから、位相引き込み動作中であっても位相同期ループが不所望に発振することなく周波数同期ループ回路における発振回路の周波数変動を補正することが可能になる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１５】
すなわち、温度変化などにより発振回路に不所望な周波数変動を生じても、入力データパターンを用いた周波数引き込み動作をやり直さずに、入力データに対する発振クロック信号の同期化を可能にすることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は第１の実施形態に係るＣＤＲ回路を例示するブロック図である。
【図２】図２は図１のＣＤＲ回路をデータインタフェースに適用した場合のシステム構成を例示するブロック図である。
【図３】図３は図１の同期化制御部によるＣＤＲ回路に対する基本的な制御形態を例示するタイミングチャートである。
【図４】図４は図１のＣＤＲ回路の動作フローを例示するフローチャートである。
【図５】図５はＶＣＯの発振クロック信号の周波数ドリフトを放置した場合に対して周波数補正を行った場合を示す説明図である。
【図６】図６は第２の実施形態に係るＣＤＲ回路を例示するブロック図である。
【図７】図７は図６のＣＤＲ回路をデータインタフェースに適用した場合のシステム構成を例示するブロック図である。
【図８】図８は図６の同期化制御部によるＣＤＲ回路に対する基本的な制御形態を例示するタイミングチャートである。
【図９】図９は図６のＣＤＲ回路の動作フローを例示するフローチャートである。
【図１０】図１０は第３の実施形態としてＣＤＲ回路を外部インタフェース回路に備えた半導体装置として液晶ドライバを例示するブロック図である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕＜周波数引き込み後における発振回路の周波数変動を補正するドリフト補正＞
ＣＤＲ回路（１）は、入力データ（Ｄｉｎ）の周波数に発振回路（１６）の発振クロック信号（ＣＬＫｆ）の周波数を同期させる周波数同期ループ回路（２）と、前記発振クロック信号を入力して前記入力データの位相に同期する位相同期クロック信号ｂ（ＣＬＫｆｐ）を出力する位相同期ループ回路（３）と、前記周波数同期ループ回路による周波数引き込み後の前記位相同期ループ回路による位相引き込み動作中に又は位相引き込み完了後に、前記入力データと前記位相同期クロック信号の位相差に基づいて補正値を演算し、前記周波数同期ループ回路よりも小さなループ利得をもって、前記補正値で前記発振回路の発振周波数を補正可能とするドリフト補正回路（４）と、を有する。
【００１９】
これによれば、引き込みを完了している発振周波数を周波数同期ループ回路よりも小さなループ利得を持つドリフト補正回路によって補正する。換言すれば、小さなループ利得はループ帯域幅を狭くすることと等価であるから発振回路の周波数変動に対して負帰還制御のレスポンスを遅くすることができる。したがって、位相引き込み動作中であっても位相同期ループが不所望に発振することなく周波数同期ループ回路における発振回路の周波数変動を補正することが可能になる。温度変化などにより発振回路野に不所望な周波数変動を生じても、入力データパターンを用いた周波数引き込み動作をやり直さずに、入力データに対する発振クロック信号の同期化を可能にすることができる。
【００２０】
〔２〕＜ループ利得を下げて位相誤差に基づく補正値を周波数制御データに加算＞
項１において、前記ドリフト補正回路は前記位相同期ループ回路で検出された位相誤差に基づいて周波数補正値を演算し、前記周波数同期ループ回路よりも小さなループ利得をもって、前記補正値を前記周波数同期ループ回路の周波数制御データに加算する。
【００２１】
これによれば、補正値を容易に周波数同期ループ回路に反映することができる。
【００２２】
〔３〕＜周波数引き込み対象を固定パターン化＞
項２において、前記周波数同期ループ回路は入力データの特定の固定パターンに対して周波数引き込み動作を行う。前記位相同期ループ回路は入力データの任意パターンに対して位相引き込みを行う。
【００２３】
これによれば、周波数同期ループ回路の簡素化と低消費電力に資することができ、これを前提として、ドリフト補正回路は周波数引き込み完了後における任意パターンに対応する位相引き込みのための位相誤差検出機能を流用して周波数引き込み完了後における任意パターンに対して補正値の演算が可能になる。
【００２４】
〔４〕＜周波数変動補正の制御＞
項２において、前記周波数同期ループ回路における周波数引き込み完了の通知に応答して前記位相同期ループ回路に位相引き込み動作の開始を指示し、位相引き込みの完了通知に応答して前記ドリフト補正回路に前記補正値の演算を指示し、演算された前記補正値が所定値に達したとき、前記周波数同期ループ回路よりも小さなループ利得をもって、前記補正値を前記周波数同期ループ回路の周波数制御データに加算して、前記位相同期ループ回路に再度位相引き込み動作の開始を指示する、制御を司る制御部（２２）を有する。
【００２５】
これによれば、引き込みを完了している発振周波数を周波数同期ループ回路よりも小さなループ利得を持つドリフト補正回路を用いて、位相引き込み完了状態で補正するから、位相同期ループが不安定になる虞を未然に防止して発振周波数の変動を補正することが可能になる。
【００２６】
〔５〕＜周波数引き込み後における周波数同期ループの利得低下＞
ＣＤＲ回路（１Ａ）は、入力データ（Ｄｉｎ）の周波数に発振回路（１６）の発振クロック信号（ＣＬＫｆ）の周波数を同期させる周波数同期ループ回路（２Ａ）と、前記発振クロック信号を入力して前記入力データの位相に同期する位相同期クロック信号（ＣＬＫｆｐ）を出力する位相同期ループ回路（３）と、を有する。前記周波数同期ループ回路は、周波数引き込み後における前記位相同期ループ回路の位相引き込み動作に並行して又は当該位相引き込み動作の完了後に、ループ利得が小さく切替えられた状態で周波数引き込み動作を行う。
【００２７】
これによれば、引き込みを完了している周波数同期ループ回路のループ利得を小さなループ利得に切替えた状態で周波数引き込み動作を行うから、位相引き込み動作中であっても位相同期ループが不所望に発振することなく周波数同期ループ回路における発振回路の周波数変動を補正することが可能になる。温度変化などにより発振回路に不所望な周波数変動を生じても、入力データパターンを用いた周波数引き込み動作をやり直さずに、入力データに対する発振クロック信号の同期化を可能にすることができる。
【００２８】
〔６〕＜可変利得回路＞
項５において、前記周波数同期ループ回路はループ利得を可変に切替え可能な可変利得回路（１３Ａ）を有する。
【００２９】
これによれば、周波数同期ループ回路のループ利得の切替えを簡単に行うことができる。
【００３０】
〔７〕＜任意パターンを周波数引き込み対象とする＞
項５において、前記周波数同期ループ回路は入力データの任意パターンに対して周波数引き込み動作を行う。前記位相同期ループ回路は入力データの任意パターンに対して位相同期を行う。
【００３１】
これによれば、特定の固定パターンで周波数引き込み動作を行う場合に比べて周波数同期ループ回路の構成は複雑になるが、前記ドリフト補正回路のような新たなループ回路の新設を要せず、周波数同期ループ回路のループ利得の切替えで発振周波数の補正に対処することができる。
【００３２】
〔８〕＜周波数変動補正の制御＞
項６において、前記周波数同期ループ回路における周波数引き込み完了の通知に応答して前記位相同期ループ回路に位相引き込み動作の開始を指示すると共に、位相引き込みの完了通知に応答して前記周波数同期ループ回路のループ利得を小さく切替えて周波数引き込み動作の開始を指示し、周波数引き込み完了後に再度位相同期ループ回路に位相引き込み動作の開始を指示する、制御を行う制御部（２２Ａ）を有する。
【００３３】
これによれば、引き込みを完了している発振回路の発振周波数を、小さなループ利得に切替えた周波数同期ループ回路を用いて、位相引き込み完了状態で補正するから、位相同期ループが不安定になる虞を未然に防止して発振周波数の変動を補正することが可能になる。
【００３４】
〔９〕＜半導体装置のインタフェース回路への適用＞
半導体装置（１０６）は、外部インタフェース回路（１０１，１０２，１０２Ａ）と、前記外部インタフェース回路に供給されたデータを処理する処理回路（１０４）とを含み、前記外部インタフェース回路は前記データを入力する回路として項１のＣＤＲ回路（１，１Ａ）を備える。
【００３５】
これによれば、半導体装置における所謂クロック埋め込み型のデータインタフェースの信頼性向上に資することができる。
【００３６】
〔１０〕＜表示駆動デバイス＞
項９において、前記処理回路は、前記ＣＤＲ回路に供給された画像データを入力し、入力した画像データに応ずる階調電圧を表示タイミングに同期して画素単位で出力する。
【００３７】
これによれば、映像出力インタフェースの規格であるディスプレイポートなどにおいて、温度変化や電源電圧変動に起因して発振周波数が変動しても、それによる入力データの取り込みエラーの発生を防止することができる。
【００３８】
〔１１〕＜周波数引き込み後における発振回路の周波数変動の補正＞
ＣＤＲ回路は、入力データ（Ｄｉｎ）の周波数に発振回路（１６）の発振クロック信号（ＣＬＫｆ）の周波数を同期させる周波数同期ループと、前記発振クロック信号を入力して前記入力データの位相に同期する移送同期クロック信号（ＣＬＫｆｐ）を生成する位相同期ループとを形成する同期化回路（２，３，４，２Ａ）を含む。同期化回路は、前記周波数同期ループによる周波数引き込み完了された周波数に対して位相同期ループによる位相引き込み動作中に又は位相引き込み完了後に、前記周波数同期ループよりも小さなループ利得をもって、引き込み完了している発振周波数を更新する回路（２０，２１，１４，１３Ａ）を有する。
【００３９】
これによれば、引き込みを完了している発振周波数を周波数同期ループよりも小さなループ利得をもって更新するから、位相引き込み動作中であっても位相同期ループが不所望に発振することなく周波数同期ループにおける発振回路の周波数変動を補正することが可能になる。温度変化などにより発振回路に不所望な周波数変動を生じても、入力データパターンを用いた周波数引き込み動作をやり直さずに、入力データに対する発振クロック信号の同期化を可能にすることができる。
【００４０】
〔１２〕＜補正用周波数同期ループ＞
項１１において、前記更新する回路は、前記周波数同期ループによる周波数引き込み後の前記位相同期ループによる位相引き込み動作中に又は位相引き込み完了後に、前記入力データと前記位相同期クロック信号の位相差に基づいて補正値を演算し、前記周波数同期ループよりも小さなループ利得をもって、前記補正値で前記発振回路の発振周波数変動を補正可能とするドリフト補正回路（４）である。
【００４１】
これによれば、前記周波数同期ループが入力データの特定の固定パターンに対して周波数引き込み動作を行うことによって周波数同期ループの簡素化と低消費電力を企図する場合であっても、ドリフト補正は周波数引き込み完了後における任意パターンに対して補正値の演算が可能になる。
【００４２】
〔１３〕＜周波数変動補正の制御＞
項１２において、前記周波数同期ループにおける周波数引き込み完了の通知に応答して前記位相同期ループに位相引き込み動作の開始を指示し、位相引き込みの完了通知に応答して前記ドリフト補正回路に前記補正値の演算を指示し、演算された前記補正値が所定値に達したとき、前記周波数同期ループよりも小さなループ利得をもって、前記補正値を前記周波数同期ループの周波数制御データに加算して、前記位相同期ループに再度位相引き込み動作の開始を指示する、制御を司る制御部（２２）を有する。
【００４３】
これによれば、引き込みを完了している発振周波数を周波数同期ループよりも小さなループ利得を持つドリフト補正回路を用いて、位相引き込み完了状態で補正するから、位相同期ループが不安定になる虞を未然に防止して発振周波数の変動を補正することが可能になる。
【００４４】
〔１４〕＜周波数引き込み後における周波数同期ループの利得低下＞
項１１において、前記更新する回路は、前記周波数同期ループ回路中に配置されていて、ループ利得を可変に切替え可能な可変利得回路（１３Ａ）である。前記可変利得回路は、周波数引き込み後における前記位相同期ループの位相引き込み動作に並行して又は当該位相引き込み動作の完了後に、ループ利得が小さく切替えられる。
【００４５】
これによれば、前記周波数同期ループ回路が入力データの任意パターンに対して周波数引き込みを行うことができれば、前記ドリフト補正回路のような新たなループ回路を新設せずに、周波数同期ループのループ利得の切替えで発振周波数の補正に対処することができる。
【００４６】
〔１５〕＜周波数変動補正の制御＞
項１４において、前記周波数同期ループにおける周波数引き込み完了の通知に応答して前記位相同期ループに位相引き込み動作の開始を指示すると共に、位相引き込みの完了通知に応答して前記周波数同期ループのループ利得を小さく切替えて周波数引き込み動作の開始を指示し、周波数引き込み完了後に再度位相同期ループに位相引き込み動作の開始を指示する、制御を行う制御部（２２Ａ）を有する。
【００４７】
これによれば、引き込みを完了している発振回路の発振周波数を、小さなループ利得に切替えた周波数同期ループを用いて、位相引き込み完了状態で補正するから、位相同期ループが不安定になる虞を未然に防止して発振周波数の変動を補正することが可能になる。
【００４８】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４９】
＜第１の実施形態＞
第１の実施形態としてドリフト補正回路１を用いたＣＤＲ回路の例を説明する。
【００５０】
図１には第１の実施形態に係るＣＤＲ回路が例示される。同図に示されるＣＤＲ回路１は、周波数同期ループ回路２、位相同期ループ回路３、ドリフト補正回路４及び同期化制御部２２を有する。
【００５１】
周波数同期ループ回路２は、入力データＤｉｎの周波数に発振回路（ＶＣＯ）１６の発振クロック信号ＣＬＫｆの周波数を同期させる。例えば、具体的に例示された周波数誤差検出器１１、周波数補正値計算保持回路１２、利得回路１３、加算回路１４、デジタル信号をアナログ信号に変換するＤＡ変換器（ＤＡＣ）１５、及び電圧制御発振器（ＶＣＯ）から成る発振回路１６を有し、発信回路１６で発振されるクロック信号ＣＬＫｆが周波数誤差検器１１に帰還され、全体として負帰還ループを構成する。夫々の回路については公知の回路を採用すればよい。例えば周波数誤差検出回路１１は１，０の繰り返しのような固定パターンの入力データＤｉｎと発振クロック信号ＣＬＫｆとの夫々のエッジ変化を所定インターバル毎にカウンタでカウントし、双方のカウント値の差によって周波数誤差を検出することができる。周波数補正値計算保持回路１２は周波数誤差を積分してその積分値の短周期の信号性成分をカットするデジタルフィルタ機能及びそのデジタルフィルタ機能で生成された信号コードを保持するデータラッチ機能など有する。
周波数補正値計算保持回路１２に保持されたデータには利得回路１３で必要なループ利得が与えられ、加算器１４を通してＤＡＣ１５でアナログ電圧信号に変換される。周波数補正計算保持回路１２と利得回路１３はデジタルフィルタによって一体的に構成することも可能である。
【００５２】
ＶＣＯ１６は、バリキャップを有し、バリキャップに印加されたアナログ電圧信号によって生ずる静電容量の変化に応じた発信周波数でクロック信号ＣＬＫｆを出力する。周波数同期ループ回路２によるクロック信号ＣＬＫｆの周波数引き込み動作（クロック信号ＣＬＫｆの周波数を入力データＤｉｎの周波数に一致させる動作）を考慮すると、必要な負帰還応答性を得るに必要な比較的大きな（高い）ループゲインが利得回路１３に設定される。高いループゲインはループ帯域幅を広くすることと等価であり、ＶＣＯ１６の発振周波数変動に対する応答性を速くすることができる。
【００５３】
位相同期ループ回路３は、前記発振クロック信号ＣＬＫｆを入力して入力データＤｉｎの位相に同期するクロック信号ＣＬＫｆｐ（位相同期クロック信号ＣＬＫｆｐ）を生成する。例えば、具体的に例示された位相誤差検出回路１７、位相補正値計算保持回路１８、及び位相補間器１９を有し、位相補間器１９で補正されたクロック信号ＣＬＫｆｐが位相誤差検器１７に帰還され、全体として負帰還ループを構成する。夫々の回路については公知の回路を採用すればよい。例えば位相誤差検出回路１７は位相差に応じた電圧（位相差電圧）を出力する所謂デジタル位相比較器によって構成することができる。位相補正値計算保持回路１８は位相差電圧を積分してその積分値の短周期の信号性成分をカットするデジタルフィルタ機能及びそのデジタルフィルタ機能で生成された信号コードを保持するデータラッチ機能など有する。
【００５４】
位相補間回路１９は位相補正値計算保持回路１８に保持された信号コードに応じてクロック信号ＣＬＫｆの位相進み／遅れを調整してクロック信号ＣＬＫｆｐを出力し、クロック信号ＣＬＫｆｐの位相を入力データＤｉｎのエッジのタイミングに同期して最適化しようとする位相引き込みを行う。
【００５５】
ドリフト補正回路４は前記周波数同期ループ回路２による周波数引き込み後の前記位相同期ループ回路３による位相引き込み動作中に又は位相引き込み完了後に、前記入力データＤｉｎと前記クロック信号ＣＬＫｆｐの位相差に基づいて補正値を演算し、前記周波数同期ループ回路２よりも小さなループ利得をもって、前記補正値で前記発振回路１６の発振周波数を補正可能とするものである。例えば、具体的に例示された周波数ドリフト補正値計算保持回路２０、前記利得回路１３に比べて利得の低い利得回路２１、及び加算回路１４から成る。周波数ドリフト補正値計算保持回路２０は位相誤差検出器１７からの位相差電圧を積分した積分値に対する短周期の信号性成分をカットするデジタルフィルタ機能及びそのデジタルフィルタ機能で生成された積分値が所定の閾値を超えるか否かを判別し、超えたときの積分値のコードデータを保持するデータラッチ機能などを有する。
【００５６】
周波数ドリフト補正値計算保持回路２０に保持されたコードデータには利得回路２１で比較的低いループ利得が与えられ、これが加算器１４に供給される。このとき加算器１４には周波数引き込がみ完了されたクロック信号ＣＬＫｆの周波数を得るための信号コードが利得回路１３を介して供給されており、ループ利得を高くする利得回路１３の出力に、ループ利得を低くする利得回路２１の出力が加算され、これによって、クロック信号ＣＬＫｆの周波数が利得回路１３の出力に応じて変化される。尚、周波数ドリフト補正値計算保持回路２０と低利得回路２１はデジタルフィルタによって一体的に構成することも可能である。
【００５７】
クロック信号ＣＬＫｆの周波数に対するドリフト補正回路４による変化は温度変化によるクロック信号ＣＬＫの変動分を補償することを目的とするものであり、周波数ドリフト補正値計算保持回路２０が出力するコードデータの大きさ及び利得回路２１が付与するループ利得はその目的に見合うように決定されている。要するに、低利得回路２１の出力は
ＶＣＯ１６の周波数変動に対する応答性が遅くされている。
【００５８】
例えば、ＣＤＲ回路の連続動作時間が長くなると温度変化によりＶＣＯ１６の出力周波数がドリフトする。ドリフト量が小さい間は位相同期ループ回路３による位相補正でクロック信号ＣＬＫｆｐの修正を行えるが、大きくなると補正しきれなくなり、やがて周波数ロックが外れてしまう。図５に例示するように、今、温度変化に伴いＶＣＯ１６の周波数が下がるものとすると、補正を行わない場合にはＶＣＯ１６の発振周波数はそのまま下がって行き、ある時点で周波数ロックが外れてしまう。ドリフト補正回路４はＶＣＯ１６の発振周波数がある任意の値まで下がるとそれ以下にならないようＤＡＣ１５への供給データを補正するものである。これにより一旦引き込まれたクロック信号ＣＬＫｆの周波数のロックが外れないようにされる。
【００５９】
図２には図１のＣＤＲ回路１をデータインタフェースに適用した場合のシステム構成を例示しており、特にＣＤＲ回路１における同期化制御部２２の具体例を示してある。
【００６０】
図２に例示されたシステムは、制御インタフェース１０１、データインタフェース１０２、処理コントローラ１０３及び処理回路１０４から成るデバイスにホスト装置１００が接続され、ホスト装置１００が発行したコマンドを制御インタフェース１０１が入力し、ホスト装置１００が出力するデータをデータインタフェース１０２が入力し、処理コントローラ１０３がコマンドを解読し、解読結果に従って処理コントローラ１０３が入力データを処理回路１０４に処理させるようになっている。
【００６１】
データインタフェース１０２はＣＤＲ回路１とサンプリング回路５によって所謂クロック埋め込み型のインタフェースとして構成される。サンプリング回路５はＣＤＲ回路１で生成されたクロック信号ＣＬＫｆｐに同期して入力データＤｉｎを取り込んで処理コントローラ１０３に与える。
【００６２】
同期化制御部２２は周波数ロック検出器２３による周波数引き込み（周波数ロック）、位相ロック検出器２４による位相送引き込み（位相ロック）、及びドリフト補正回路４による周波数補正の各動作を制御する。φ１は周波数誤差検出器１１の動作指示信号、φ２は周波数ロックの完了通知信号、φ３は位相誤差検出器１７に対する検出動作の指示信号、φ４は位相ロックの完了通知信号、φ５は周波数ドリフト補正値計算保持回路２０に対する動作の指示信号である。
【００６３】
同期化制御部２２は周波数ロック検出器２３による周波数引き込み（周波数ロック）、位相ロック検出器２４による位相送引き込み（位相ロック）、及びドリフト補正回路４による周波数補正の各動作を制御する。
【００６４】
図３には同期化制御部２２によるＣＤＲ回路１に対する基本的な制御形態が例示される。最初に周波数ロック検出器２３による周波数補正動作、即ちクロック信号ＣＬＫｆの周波数引き込み（周波数ロック）動作が開始される。この動作に用いられる入力データＤｉｎは本実施の形態では１，０の繰り返しを持つような特定のデータパターンに限られる。これによって周波数ロックが検出されると、今度は、位相ロック検出器２４による位相補正動作、即ち、位相送引き込み（位相ロック）動作が開始される。最初の位相引き込み動作も周波数引き込み動作と同様に特定パターンの入力データＤｉｎを用いても良いし、別のトレーニングパターンを用いても良い。位相補正動作によって位相ロックが検出された後は、ドリフト補正回路４による周波数ドリフト補正が開始される。ドリフト補正回路４によるクロック信号ＣＬＫｆの周波数補正は、位相ロック後の位相補正動作に並行して行ってもよいし、位相ロック後に位相補正動作を停止した状態で行ってもよい。
【００６５】
図４にはＣＤＲ回路１の動作フローが例示される。先ず、ホスト装置１００からのコマンドに従って処理コントローラ１０３がＣＤＲ回路１に対して活性化（ＯＮ）の指示を与えると、同期化制御部２２はＶＣＯ１６を起動し、信号φ１によって周波数誤差検出器１１を動作させるなどにより、周波数同期ループ回路２を動作可能として、データＤｉｎの入力を開始する（Ｓ１）。これによって周波数誤差検出回路１１により入力データＤｉｎとＶＣＯ１６の発振クロック信号ＣＬＫｆの周波数との誤差が検出され（Ｓ２）、検出された誤差に基づいて周波数補正値計算保持回路１２が補正値を計算して保持し、発振周波数ＣＬＫｆがロックしているかが判別され（Ｓ４）、ロックしていなければその補正値がＶＣＯ１６に反映される（Ｓ５）。Ｓ２〜Ｓ５の処理は周波数ロックが判別されるまで繰り返される。クロック信号ＣＬＫｆの周波数ロックが判別されると、ＶＣＯ１６の設定が固定され、信号φ２により周波数同期ループ回路２による周波数誤差検出が終了され、今度は位相同期ループ回路３が起動され（Ｓ６）、信号φ３により位相誤差検出器１７による位相誤差検出が開始される（Ｓ７）。これにより、入力データＤｉｎとクロック信号ＣＬＫｆｐとの位相差に基づいて位相補正値計算保持回路１８で補正値が計算され、計算された補正値が保持される（Ｓ８）。保持された補正値によって、入力されたクロック信号ＣＬＫｆの位相が補正され、これがクロック信号ＣＬＫｆｐに反映される。
【００６６】
この後、入力データＤｉｎの全てが受信完了さたかが判別され（Ｓ１０）、そうでなければ、クロック信号ＣＬＫｆｐの位相が入力データＤｉｎの位相に一致して位相がロックしたか、或いは既に位相ロック済か否かが判別され（Ｓ１１）、そうでなければステップＳ７に戻って位相ロックするまでステップＳ７〜Ｓ１１の処理を繰り返す。尚、少なくとも、周波数ロックが完了する予測時間が経過した所定のタイミングで入力データＤｉｎは周波数体引き込み用の特定の固定パターンから本来の通信データに変化される。
【００６７】
位相同期ループ回路３により位相ロックしたとき、信号φ４によってそれが同期化制御部２２に通知される。その通知が初めての位相ロックの通知であれば同期化制御部２２は信号φ５で周波数ドリフト補正値計算保持回路２０を起動し（Ｓ１４）、位相誤差検出器１７の出力を入力し（Ｓ１４）、位相変動が閾値を超えたときの位相差の累積に基づいて発振回路１６の周波数ドリフトを補正するための補正値を演算し、これを保持する（Ｓ１５）。保持した補正値によって発振回路１６の発振周波数を補正する（Ｓ１６）。
【００６８】
クロック信号ＣＬＫｆの周波数を補正した後は、クロック信号ＣＬＫｆの周波数を補正した後は位相同期ループ回路３とドリフト回路４を同時に動かし、位相補正を行う処理Ｓ７〜Ｓ１１と発振周波数を補正する処理Ｓ１４〜Ｓ１６を並行して行う。周波数ドリフト補正回路４は１度起動したら起動したままであり、図３に示すように起動後は位相同期ループ回路と並行して動作する。即ち、フローチャートでは作図を簡単にするためにドリフト補正と位相補正を直列的に行うかのように図示してあるが、実際には、ドリフト補正を行った後の位相補正の際にもドリフト補正回路は動作している。ドリフト補正回路４は応答が遅いため、位相補正が十分収束した後に再びドリフト補正値を変化させることになる。位相補正のための処理Ｓ７〜Ｓ１１と、ドリフト補正回路４による周波数ドリフトに対するＶＣＯ１６の発振周波数の補正処理Ｓ１４〜Ｓ１６は、受信完了まで繰り返される。
【００６９】
第１の実施形態によれば以下の作用効果を奏する。
【００７０】
（１）位相引き込みを完了した後にＶＣＯ１６の発振周波数を周波数同期ループ回路２よりも小さなループ利得を持つドリフト補正回路４によって補正するから、位相引き込み動作中であっても位相同期ループが不所望に発振することなく周波数同期ループ回路における発振回路の周波数変動を補正することが可能になる。温度変化などにより発振回路ＶＣＯ１６に不所望な周波数変動を生じても、入力データＤｉｎの特定パターンを用いた周波数引き込み動作をやり直さずに、入力データＤｉｎに対する発振クロック信号ＣＬＫｆの同期化を可能にすることができる。
【００７１】
（２）ドリフト補正回路４は前記位相同期ループ回路３で検出された位相誤差に基づいて周波数補正値を演算し、周波数同期ループ回路２よりも小さなループ利得をもって、その補正値を周波数同期ループ回路２の周波数制御データに加算器１４で加算するから、補正値を容易に周波数同期ループ回路２に反映することができる。
【００７２】
（３）前記位相同期ループ回路３は入力データの任意パターンに対して位相引き込みを行わなければならないことは言うまでもないが、その前段で行われる周波数引き込みに関しては、必ずしもそれと同様に任意のパターンに対して周波数引き込み可能である必要はない。この点で、第１の実施形態における周波数検出器１１は、１，０の繰り返しのような特定の固定パターンを周波数引き込み対象として、周波数同期ループ回路２の簡素化と低消費電力が企図されている。これを前提に、ドリフト補正回路４は周波数引き込み完了後における任意パターンに対応する位相誤差検出器１７の誤差検出機能を流用して周波数ドリフトの演算を行うことができる。
【００７３】
（４）図４のフローチャートで説明したように、第１の実施形態では、周波数引き込みを完了している発振周波数を周波数同期ループ回路２よりも小さなループ利得を持つドリフト補正回路４を用いて、位相引き込み完了状態で補正するから、ドリフト補正回路４による周波数補正によって位相同期ループ回路３が過剰な負帰還制御を行って位相同期ループが不安定になる虞を未然に防止して発振周波数の変動を補正することができる。
【００７４】
＜第２の実施形態＞
第２の実施形態としてドリフト補正回路を用いたＣＤＲ回路の例を説明する。
【００７５】
図６には第２の実施形態に係るＣＤＲ回路１Ａが例示される。同図に示されるＣＤＲ回路１Ａは、周波数同期ループ回路２Ａ、及び位相同期ループ回路３を有する。図１の第１の実施形態で採用したような、位相同期ループ回路３と周波数同期ループ回路に跨るドリフト補正回路４を用いない。第２の実施形態では、周波数同期ループ回路２Ａのループ利得を可変可能とすることにより、ＶＣＯ１６の周波数ドリフトに対する周波数補正も周波数同期ループ回路２Ａで行うようにしたものである。
【００７６】
第２の実施形態に係るＣＤＲ回路１Ａの具体例を説明する。図１との相違点は、ドリフト補正回路４に代えて採用した周波数同期ループ回路２Ａの構成である。即ち、周波数検出１１Ａは１，０の繰り返しのような特定の固定パターンだけでなく任意のパターンに対して周波数誤差を検出可能にされ、周波数誤差検出回路１１に比べて回路規模が大きくなっている。種々の入力パターンに対して周波数引き込みを行わなければならない用途に応ずるためである。具体的な回路構成は図示を省略するがカウンタなどを用いた公知の回路構成を採用すればよい。その他に、周波数同期ループ回路２Ａは、周波数補正値計算保持回路１２で保持された補正値に対するループ利得を可変に切替え可能な可変利得回路１３Ａを固定利得回路３に代えて採用し、ドリフト補正回路４を用いないので加算器１４を不使用とした。この周波数同期ループ回路２Ａにおいて起動直後の周波数引き込み動作において可変利得回路１３Ａには高いループ利得を設定し、周波数誤差検出回路１１Ａによる誤差をＶＣＯ１６の発振周波数に比較的高い応答性を持って反映できるようにされる。周波数引き込み後の位相引き込み完了した後では、可変利得回路１３Ａには低いループ利得を設定し、周波数誤差検出回路１１Ａによる誤差を比較的低い応答性を持ってＶＣＯ１６の発振周波数に反映できるようにされる。温度変化などによるＶＣＯ１６の発振周波数変動（周波数低下）に対してこれを補う方向に周波数を補正できれば十分であり、逆に僅かな変動で敏感に応答すると位相同期が外れて、クロック信号ＣＬＫｆｐの周波数が不安定になるからである。この事情は第１の実施形態と同じである。同期化制御部２０Ａは発振クロックの同期動作に応じた周波数同期ループ回路におけるループ利得の切替え制御と共に、上記同様に周波数同期ループ回路の制御と位相同期ループ回路３の制御を行う。尚、図１と同様の機能を実現する回路ブロックにはそれ同じ参照符号を付してその詳細な説明を省略する。
【００７７】
図７には図６のＣＤＲ回路１Ａをデータインタフェースに適用した場合のシステム構成を例示している。図７には例示されたシステムは、制御インタフェース１０１、データインタフェース１０２Ａ、処理コントローラ１０３及び処理回路１０４から成るデバイスにホスト装置１００が接続され、ホスト装置１００が発行したコマンドを制御インタフェース１０１が入力し、ホスト装置１００が出力するデータをデータインタフェース１０２Ａが入力し、処理コントローラ１０３がコマンドを解読し、解読結果に従って処理コントローラ１０３が入力データを処理回路１０４に処理させるようになっている。
【００７８】
データインタフェース１０２ＡはＣＤＲ回路１Ａとサンプリング回路５によって所謂クロック埋め込み型のインタフェースとして構成される。サンプリング回路５はＣＤＲ回路１Ａで生成されたクロック信号ＣＬＫｆｐに同期して入力データＤｉｎを取り込んで処理コントローラ１０３に与える。
【００７９】
ＣＤＲ回路１Ａにおける同期化制御部２２Ａは、周波数ロック検出器２３Ａ及び位相ロック検出器２４Ａを有する。同期化制御部２２Ａは周波数ロック検出器２３Ａによる周波数引き込み（周波数ロック）、位相ロック検出器２４による位相引き込み（位相ロック）及びループ利得の切替えを制御する。φ１１は周波数誤差検出器１１Ａの動作指示信号、φ１２は周波数ロックの完了通知信号、φ１３は位相誤差検出器１７に対する検出動作の指示信号、φ１４は位相ロックの完了通知信号、φ１５は可変利得回路１３Ａに対するループ利得の切替え信号である。図２と同一機能を有する回路ブロックには同じ参照符号を付してその詳細な説明を省略する。
【００８０】
図８には同期化制御部２２ＡによるＣＤＲ回路１Ａに対する基本的な制御形態が例示される。最初に周波数ロック検出器２３Ａによる周波数補正動作、即ちクロック信号ＣＬＫｆの周波数引き込み（周波数ロック）動作が開始される。この動作に用いられる入力データＤｉｎは第１の実施形態とは相違され任意のデータパターンを持つ。これによって周波数ロックが検出されると、今度は、位相ロック検出器２４Ａによる位相補正動作、即ち、位相送引き込み（位相ロック）動作が開始される。位相引き込み動作も周波数引き込み動作と同様に任意のパターンをもつ入力データＤｉｎに対して行われる。位相補正動作によって位相ロックが検出されると、位相ロック検出器２４Ａは可変利得回路１３Ａのループ利得を低く切替え、周波数補正ループ回路２Ａは低いループ利得をもってＶＣＯ１６の発振クロック信号に変動を補正する。この低ループ利得での周波数補正ループ回路２ＡによるＶＣＯ１６のドリフト補正は、最初の位相ロックの後に行われ、最初の位相ロック後にドリフト補正を位相同期ループ回路３の位相補正動作に並行して行う。若しくは位相同期ループ回路３の起動時に周波数補正ループ回路２Ａを同時に起動してもよい。
【００８１】
図９にはＣＤＲ回路１Ａの動作フローが例示される。先ず、ホスト装置１００からのコマンドに従って処理コントローラ１０３がＣＤＲ回路１Ａに対して活性化（ＯＮ）の指示を与えると、同期化制御部２２ＡはＶＣＯ１６を起動し、信号φ１によって周波数誤差検出器１１Ａを動作させるなどにより、周波数同期ループ回路２Ａを動作可能として、データＤｉｎの入力を開始する（Ｓ２１）。これによって周波数誤差検出回路１１Ａにより入力データＤｉｎとＶＣＯ１６の発振クロック信号ＣＬＫｆの周波数との誤差が検出され（Ｓ２２）、検出された誤差に基づいて周波数補正値計算保持回路１２が補正値を計算して保持し（Ｓ２３）、発振周波数ＣＬＫｆがロックしているかが判別され（Ｓ２４）、ロックしていなければその補正値がＶＣＯ１６に反映され（Ｓ１５）。Ｓ２２〜Ｓ２５の処理は周波数ロックが判別されるまで繰り返される。クロック信号ＣＬＫｆの周波数ロックが判別されると、ＶＣＯ１６の設定が固定され、信号φ２により周波数同期ループ回路２Ａによる周波数誤差検出が終了され、今度は位相同期ループ回路３が起動され（Ｓ２６）、信号φ３により位相誤差検出器１７による位相誤差検出が開始され（Ｓ２７）、入力データＤｉｎとクロック信号ＣＬＫｆｐとの位相差に基づいて位相補正値計算保持回路１８で補正値が計算され、計算された補正値が保持される（Ｓ２８）。保持された補正値によってクロック信号ＣＬＫｆの位相が補正され、これがクロック信号ＣＬＫｆｐに反映される（Ｓ２９）。
【００８２】
この後、入力データＤｉｎの全てが受信完了されたかが判別され（Ｓ３０）、そうでなければ、クロック信号ＣＬＫｆｐの位相が入力データＤｉｎの位相に一致して位相がロックしたか、或いは既に位相ロック済か否かが判別され（Ｓ３１）、そうでなければステップＳ２７に戻って位相ロックするまでステップＳ２７〜Ｓ３１の処理を繰り返す。受信完了判断は処理コントローラ１０３が行う。
【００８３】
位相同期ループ回路３により位相ロックしたとき、信号φ４によってそれが同期化制御部２２に通知される。その通知が初めての位相ロックの通知であれば（Ｓ３２）同期化制御部２２Ａは信号φ１５で周波数同期ループ回路２Ａに周波数ドリフト補正モードを起動する（Ｓ３３）。即ち、信号φ１５で可変利得回路１３Ａのループ利得を高利得から低利得に切替えて周波数補正ループ回路２Ａを動作させる。これによって周波数誤差検出器１１Ａで検出された周波数誤差を周波数補正値計算保持回路１２が入力し（Ｓ３４）、入力した誤差に基づいて周波数補正値計算保持回路１２が発振回路１６の周波数ドリフトを補正するための補正値を演算し、これを保持する（Ｓ３５）。保持した補正値は低ループ利得で発振回路１６の発振周波数を補正する（Ｓ３６）。
【００８４】
クロック信号ＣＬＫｆの周波数を補正した後は、再度位相同期ループ回路３を用いて位相補正のための処理Ｓ１７〜Ｓ２１を行い、位相補正後は再びＶＣＯ１６の周波数ドリフトを補正する処理Ｓ２４〜Ｓ２６を行う。これらの処理を受信完了まで繰り返す。
【００８５】
第２の実施形態によれば以下の作用効果を奏する。
【００８６】
（１）引き込みを完了している周波数同期ループ回路２Ａのループ利得を小さなループ利得に切替えた状態で周波数引き込み動作を行うから、位相引き込み動作中であっても位相同期ループが不所望に発振することなく周波数同期ループ回路２ＡにおけるＶＣＯ１６の周波数変動を補正することが可能になる。温度変化などによりＶＣＯ１６に不所望な周波数変動を生じても、入力データパターンを用いた周波数引き込み動作をやり直さずに、入力データに対するクロック信号ＣＬＫｆの同期化を可能にすることができる。
【００８７】
（２）周波数同期ループ回路２Ａは可変利得回路１３Ａにより周波数同期ループのループ利得の切替えを簡単に行うことができる。
【００８８】
（３）周波数同期ループ回路２Ａは入力データＤｉｎの任意パターンに対して周波数引き込み動作を行うから、第１の実施形態の如くの固定パターンで周波数引き込み動作を行う場合に比べて周波数同期ループ回路２Ａの構成は複雑化になるが、ドリフト補正回路４のような新たなループ回路の新設を要せずに、ＶＣＯ１６の周波数ドリフトに対処することができる。
【００８９】
（４）引き込みを完了しているＶＣＯ１６の発振周波数を、小さなループ利得に切替えた周波数同期ループ回路２Ａを用いて、位相引き込み完了状態で補正するから、位相同期ループが不安定になる虞を未然に防止してＶＣＯ１６の周波数ドリフトを補正することができる。
【００９０】
＜第３の実施形態＞
図１０には第３の実施形態としてＣＤＲ回路を外部インタフェース回路に備えた半導体装置として液晶ドライバが例示される。液晶ドライバ（ＬＣＤドライバ）１０６はガラス基板に形成された液晶ディスプレイ（ＬＣＤ＿ＤＳＰ）１２０及び電源回路１２１と共にＬＣＤモジュール（若しくはＬＣＤパネル）１０８を構成する。
【００９１】
液晶ドライバ（ＬＣＤドライバ）１０６はホスト装置（ＨＳＴ）１００に接続される外部インタフェース回路として、制御インタフェース１０１と画像データを入力するデータインタフェース１０２（１０２Ａ）とを有する。ホスト装置１０６から制御インタフェース回路１０１を介してコマンドが供給され、データインタフェース１０２（１０２Ａ）を介して表示データが供給される。データインタフェース１０２（１０２Ａ）にはＣＤＲ回路１（１Ａ）が適用され、所謂クロック埋め込み型のデータインタフェースを構成する。制御インタフェース１０１に供給されたコマンド及びデータインタフェース１０２（１０２Ａ）に供給された画像データを処理する処理回路１０６として、処理コントローラとしての表示コントローラ１０３、メモリ１１０、階調電圧コントローラ１１１、ソースドライバ１１２、及びゲート制御ドライバ１１３を有する。表示コントローラ１０３は供給されたコマンドの解読結果及びコマンドパラメータを用いて内部を制御すると共に、供給された表示データをメモリ１１０に格納する。階調電圧コントローラ１１１は複数の階調電圧を生成し、表示タイミングに同期してメモリ１１０から与えられた表示ライン単位の表示データに従って画素単位で階調電圧を選択してソースドライバ１１２に与える。表示コントローラ１０３は表示動作においてゲート制御ドライバ１１３を用いて表示フレーム毎に水平走査期間に同期して液晶ディスプレイ１２０のゲートラインを順次選択駆動する。また表示コントローラ１０３は、水平走査期間に同期してメモリ１１０から１ゲートライン分の表示データ（表示ラインデータ）を階調電圧コントローラ１１１に転送し、転送された表示ラインデータを用いて当該データの画素単位で階調電圧を選択する。選択された階調電圧はソースドライバ１１２を構成する複数の駆動アンプに供給される。複数の駆動アンプは表示ラインデータ単位で液晶ディスプレイ１２０の複数のソースラインを並列的に駆動する。
【００９２】
データインタフェース１０２（１０２Ａ）に上記ＣＤＲ回路１（１Ａ）が適用されるから、ＬＣＤドライバ１０６における所謂クロック埋め込み型のデータインタフェースの信頼性を向上させることができる。ＶＣＯ１６の温度上昇による発振周波数低下を生じても、ＶＣＯの発振クロック信号ＣＬＫｆの周波数補正によってその変動分を補正することができる。その補正に際して、入力データＤｉｎの入力を止めて周波数引き込みからクロック同期をやり直すことを要しない。
【００９３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９４】
本発明はＬＣＤドライバに限定されず、クロック埋め込み型のインタフェースを備えて半導体装置やシステムに広く適用することができる。周波数同期ループ回路及び位相同期ループ回路の構成は上記実施の形態に限定されず適宜変更可能である。ループ利得の設定や切替えは上記実施形態に限定されず、デジタルフィルタなど種々の手段を用いて行うことができる。
【符号の説明】
【００９５】
１，１Ａ  ＣＤＲ回路
２，２Ａ  周波数同期ループ回路
３  位相同期ループ回路
４  ドリフト補正回路
Ｄｉｎ  入力データ
１１，１１Ａ  周波数誤差検出器
１２  周波数補正値計算保持回路
１３，１３Ａ  利得回路
１４  加算回路
１５  ＤＡ変換器（ＤＡＣ）
１６  発振回路（ＶＣＯ）
ＣＬＫｆ  周波数同期ループ回路の発振クロック信号
ＣＬＫｆｐ  位相同期ループ回路から出力されるクロック信号
１７  位相誤差検出回路
１８  位相補正値計算保持回路
１９  位相補間器
２０  周波数ドリフト補正値計算保持回路
２１  低ループ利得の利得回路
２２  同期化制御部
１０１  制御インタフェース
１０２，１０２Ａ  データインタフェース
１０３  処理コントローラ
１０４  処理回路
１０６  液晶ドライバ（ＬＣＤドライバ）
１０８  ＬＣＤモジュール（若しくはＬＣＤパネル）
１００  ホスト装置（ＨＳＴ）
１１０  メモリ
１１１  階調電圧コントローラ
１１２  ソースドライバ
１１３  ゲート制御ドライバ
１２０  液晶ディスプレイ（ＬＣＤ＿ＤＳＰ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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