(57)【特許請求の範囲】
【請求項１】
メモリセル組であって、
第１導電型と、表面と、を有する半導体材料の基板と、
対向する側壁組を有し、前記基板の前記表面内へと設けられたトレンチと、
前記トレンチ下の前記基板に形成された第１領域と、
前記基板内に形成された第２領域組であって、チャネル領域組がそれぞれ前記基板内で前記第１領域と前記第２領域の１つとの間に設けられ、前記第１及び第２領域は第２導電型を有し、前記チャネル領域はそれぞれ、前記対向するトレンチ側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有する第２領域組と、
導電性浮遊ゲート組であって、それぞれが前記チャネル領域第１部分のうちの一方の導電性を制御するために前記トレンチ内で前記一方のチャネル領域第１部分に絶縁状態で少なくとも部分的に隣接配設される、浮遊ゲート組と、
導電性消去ゲートであって、前記トレンチ内に配設され、前記浮遊ゲートに絶縁状態で隣接配設される下部を有する、消去ゲートと、
導電性制御ゲート組であって、それぞれが前記チャネル領域第２部分のうちの一方の導電性を制御するために前記一方のチャネル領域第２部分の上に絶縁状態で配設される、制御ゲート組と、を含み、
前記浮遊ゲート組間における前記トレンチのどの部分も前記消去ゲート下部以外の導電性要素から自由である、メモリセル組。
【請求項２】
前記制御ゲート組及び前記浮遊ゲート組が、垂直方向に重なっていない、請求項１に記載のメモリセル組。
【請求項３】
前記消去ゲートは、前記浮遊ゲートに対し隣接して配置され、ファウラーノルドハイムトンネリングが可能となる厚さを有する絶縁材料により絶縁されている、請求項１に記載のメモリセル組。
【請求項４】
前記消去ゲートは切欠き組を有し、前記浮遊ゲートはそれぞれ、前記切欠き組の１つに対して直接対向し、絶縁されている縁を有する、請求項１に記載の一対のメモリセル。
【請求項５】
前記消去ゲートは、第１幅を持つ上部を有し、前記消去ゲート下部は、前記第１幅よりも小さい第２幅を持つ、請求項４に記載のメモリセル組。
【請求項６】
前記切欠き組は、前記消去ゲートの前記上部及び下部部分が交わる箇所に設けられる、請求項５に記載のメモリセル組。
【請求項７】
メモリセル組を形成する方法であって、
第１導電型を有する半導体の基板の表面内へと、対向する側壁組を有するトレンチを形成することと、
第１領域を前記トレンチ下の前記基板に形成することと、
第２領域組であって、チャネル領域組がそれぞれ前記基板内で前記第１領域と前記第２領域の１つとの間に設けられ、前記第１及び第２領域は第２導電型を有し、前記チャネル領域はそれぞれ、前記対向するトレンチ側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有するような第２領域組を前記基板内に形成することと、
導電性浮遊ゲート組であって、それぞれが前記チャネル領域第１部分のうちの一方の導電性を制御するために前記トレンチ内で前記一方のチャネル領域第１部分に絶縁状態で少なくとも部分的に隣接配設される、浮遊ゲート組を形成することと、
導電性消去ゲートであって、前記トレンチ内に配設され、前記浮遊ゲートに絶縁状態で隣接配設される下部を有する、消去ゲートを形成することと、
導電性制御ゲート組であって、それぞれが前記チャネル領域第２部分のうちの一方の導電性を制御するために前記一方のチャネル領域第２部分の上に絶縁状態で配設される、制御ゲート組を形成することと、を含み、
前記浮遊ゲート組間における前記トレンチのどの部分も前記消去ゲート下部以外の導電性要素から自由である、方法。
【請求項８】
前記制御ゲート組及び前記浮遊ゲート組が、垂直方向に重なっていない、請求項７に記載の方法。
【請求項９】
前記消去ゲートは切欠き組を有し、前記浮遊ゲートはそれぞれ、前記切欠き組の１つに対して直接対向し、絶縁されている縁を有する、請求項７に記載の方法。
【請求項１０】
前記消去ゲートの形成が、
前記消去ゲートの、第１幅を有する上部を形成することと、
前記消去ゲートの、前記第１幅より小さい第２幅を有する下部を形成することと、を含む、請求項９に記載の方法。
【請求項１１】
前記切欠き組は、前記消去ゲートの前記上部及び下部部分が交わる箇所に設けられる、請求項１０に記載の方法。
【請求項１２】
請求項７に記載の方法であって、
前記トレンチの前記対向する側壁に、酸化物犠牲層を形成することと、
前記酸化物犠牲層を除去することと、を更に含む、方法。
【請求項１３】
前記浮遊ゲートの形成が、
導電性材料を前記トレンチ内に形成することと、
対向する絶縁材料スペーサ組を、前記導電性材料の一部が前記対向する絶縁材料スペーサ組の間から露出するように、前記導電性材料上に形成することと、
前記導電性材料の前記露出部分を除去することと、を含む、請求項７に記載の方法。
【請求項１４】
前記導電性材料の前記露出部分を除去することは、異方性エッチングすることを含む、請求項１３に記載の方法。
【請求項１５】
前記消去及び制御ゲートの形成が、
前記対向するスペーサ間に配設される第１部分と、前記対向するスペーサを挟んで前記基板表面の上に配設される第２及び第３部分とを有する導電性材料層を形成することを含む、請求項１３に記載の方法。
【請求項１６】
請求項１３に記載の方法であって、
前記対向するスペーサの厚さを減らし、前記対向するスペーサ間の空間の幅を増やすエッチングを行うことを更に含む、方法。
【請求項１７】
前記消去ゲートの形成が、
前記エッチングの後に前記対向するスペーサ間の前記空間内に前記消去ゲートの上部を形成することを含む、請求項１６に記載の方法。
【請求項１８】
メモリセル組のうちの１つをプログラミングする方法であって、前記メモリセル組が、第１導電型で表面を有する半導体材料の基板と、前記基板の前記表面に形成され、対向する側壁組を有するトレンチと、前記トレンチ下の前記基板内に形成された第１領域と、前記基板内に形成された第２領域組であって、チャネル領域組がそれぞれ前記基板内で前記第１領域と前記第２領域の１つとの間に設けられ、前記第１及び前記第２領域が第２導電型を有し、それぞれの前記チャネル領域が、前記対向するトレンチ側壁の１つにほぼ沿って延在する第１部分及び前記基板表面にほぼ沿って延在する第２部分を含む、領域と、導電性浮遊ゲート組であって、それぞれが前記チャネル領域第１部分のうちの一方の導電性を制御するために前記トレンチ内で前記一方のチャネル領域第１部分に絶縁状態で少なくとも部分的に隣接配設される、浮遊ゲート組と、導電性消去ゲートであって、前記トレンチ内に配設され、前記浮遊ゲートに絶縁状態で隣接配設される下部を有する、消去ゲートと、導電性制御ゲート組であって、それぞれが前記チャネル領域第２部分のうちの一方の導電性を制御するために前記一方のチャネル領域第２部分の上に絶縁状態で配設される、制御ゲート組と、を含み、前記浮遊ゲート組間における前記トレンチのどの部分も前記消去ゲート下部以外の導電性要素から自由である、メモリセル組であり、
正電圧を前記第２領域の１つにかけることと、
正電圧を前記制御ゲートの１つにかけることと、
正の高電圧を前記第１領域にかけることと、
正の高電圧を前記消去ゲートにかけることと、を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートメモリセルの半導体メモリアレイを形成するための自己整列を伴う方法に関する。本発明は更に、当該種類の浮遊ゲートメモリセルの半導体メモリアレイに関する。
【背景技術】
【０００２】
浮遊ゲートを使用して電荷を蓄積する不揮発性半導体メモリセル、及び半導体基板の中に形成されたかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型となっている。
【０００３】
半導体浮遊ゲートメモリセルアレイの製造性に直面している問題の１つがソース、ドレイン、制御ゲート、及び浮遊ゲートなどの様々な構成要素の整列である。半導体処理を統合させる設計基準寸法が縮小するにつれ、最小のリソグラフィック機構が縮小し、正確な整列に対する必要性がより重要度を増している。様々なパーツの整列によって、半導体製品の製造の歩留まりも決定することができる。
【０００４】
自己整列は、当業界では既知である。自己整列は、１つ以上の材料を含む１つ以上の工程を処理する行為を意味し、この工程の処理において、機構がお互いに対して自動的に整列する。したがって、本発明は、浮遊ゲートメモリセル型半導体メモリアレイを製造するため、自己整列技術を使用する。
【０００５】
性能（具体的にはプログラミング、消去、読み出しについての効率や信頼性）を落とすことなく、単一のウェハ上のメモリセルの数を最大限増やすため、メモリセルアレイの小型化が常に求められている。メモリセルを組で形成し、各組が単一のソース領域を共有し、隣接するセルの組同士が共通のドレイン領域を共有するようにすることで、メモリセルアレイが小型化可能であることがよく知られている。また、基板にトレンチを形成し、１つ以上のメモリセル要素をトレンチ内に配置することで、所定の単位表面積に嵌合するメモリセルの数を増やすことができることも知られている（例えば、米国特許第５，７８０，３４１号及び第６，８９１，２２０号参照）。しかし、そのようなメモリセルでは、チャネル領域制御（低電圧動作中）及び浮遊ゲート消去（高電圧動作中）の両方に制御ゲートが使用される。これは、制御ゲートは低電圧要素、高電圧要素の両方であることを意味するため、低電圧動作用に過剰に電気的絶縁しないようにしつつ、高電圧動作用に十分絶縁して囲繞することが困難である。更に、消去動作のため、制御ゲートを浮遊ゲートに近接させることが求められるため、制御ゲートと浮遊ゲートとの間で過剰な容量性カップリングが生じてしまうこともあり得る。
【０００６】
米国特許第８，１４８，７６８号は、１つ以上のメモリ要素を基板トレンチ内に形成する方法を開示しており、メモリセル消去用に独立した消去ゲートを提供し、それにより制御ゲートから高電圧消去動作の負担を取り除いている。メモリセルアレイは、ソース領域４６と電気的に接触しているポリブロック５０を含み、これにより、ポリブロック５０は、隣接する活性領域まで分離領域を横切って連続的に形成され、その結果、メモリセルの組の行ごとに全てのソース領域にわたって、それぞれが電気的に連結されているソース線を形成する。ポリブロック５０は浮遊ゲートと平行に延在し、それらの間の容量性カップリングを改善する。但し、ポリブロック５０を形成するためだけに、生産コストを大幅に増加させる、別個のポリシリコン形成工程が必要となる。更に、ポリブロック５０の各行の最後に追加の電気接点が必要となる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、メモリセル要素が互いに自己整列されるメモリセル構成及び製造方法を考案すること、並びに製造コストを過度に増大させることなくプログラミング、消去、及び読み出しの効率を向上させることである。
【課題を解決するための手段】
【０００８】
上記の問題、需要、及び目的は、本明細書に開示されるメモリデバイス及び方法によって対処される。具体的には、第１導電型で表面を有する半導体材料の基板と、この基板の表面に形成され、対向する側壁組を有するトレンチと、このトレンチ下の基板内に形成された第１領域と、この基板内に形成された第２領域組であって、チャネル領域組がそれぞれ基板内で第１領域と第２領域の１つとの間に設けられ、第１及び第２領域が第２導電型を有し、それぞれのチャネル領域が、対向するトレンチ側壁の１つにほぼ沿って延在する第１部分及び基板表面にほぼ沿って延在する第２部分を含む、領域と、導電性浮遊ゲート組であって、それぞれがチャネル領域第１部分のうちの一方の導電性を制御するためにトレンチ内でこの一方のチャネル領域第１部分に絶縁状態で少なくとも部分的に隣接配設される、浮遊ゲート組と、導電性消去ゲートであって、トレンチ内に配設され、浮遊ゲートに絶縁状態で隣接配設される下部を有する、消去ゲートと、導電性制御ゲート組であって、それぞれがチャネル領域第２部分のうちの一方の導電性を制御するためにこの一方のチャネル領域第２部分の上に絶縁状態で配設される、制御ゲート組と、を含み、浮遊ゲート組間ではトレンチのどの部分も消去ゲート下部以外の導電性要素から自由である、メモリセル組である。
【０００９】
第１導電型の半導体基板の表面にトレンチを形成する工程であって、このトレンチが対向する側壁組を有する、工程と、トレンチ下の基板内に第１領域を形成する工程と、基板内に第２領域組を形成する工程であって、チャネル領域組がそれぞれ基板内で第１領域と第２領域の１つとの間に定義され、第１及び第２領域が第２導電型を有し、それぞれのチャネル領域が、対向するトレンチ側壁の１つにほぼ沿って延在する第１部分及び基板表面にほぼ沿って延在する第２部分を有する、工程と、導電性浮遊ゲート組であって、それぞれがチャネル領域第１部分のうちの一方の導電性を制御するためにトレンチ内でこの一方のチャネル領域第１部分に絶縁状態で少なくとも部分的に隣接配設される、浮遊ゲート組を形成する工程と、導電性消去ゲートであって、トレンチ内に配設され、浮遊ゲートに絶縁状態で隣接配設される下部を有する、消去ゲートを形成する工程と、導電性制御ゲート組であって、それぞれがチャネル領域第２部分のうちの一方の導電性を制御するためにこの一方のチャネル領域第２部分の上に絶縁状態で配設される、制御ゲート組を形成する工程と、を含み、浮遊ゲート組間ではトレンチのどの部分も消去ゲート下部以外の導電性要素から自由である、メモリセル組を形成する方法である。
【００１０】
メモリセル組のうちの１つをプログラミングする方法であって、このメモリセル組が、第１導電型で表面を有する半導体材料の基板と、この基板の表面に形成され、対向する側壁組を有するトレンチと、このトレンチ下の基板内に形成された第１領域と、この基板内に形成された第２領域組であって、チャネル領域組がそれぞれ基板内で第１領域と第２領域の１つとの間に設けられ、第１及び第２領域が第２導電型を有し、それぞれのチャネル領域が、対向するトレンチ側壁の１つにほぼ沿って延在する第１部分及び基板表面にほぼ沿って延在する第２部分を含む、領域と、導電性浮遊ゲート組であって、それぞれがチャネル領域第１部分のうちの一方の導電性を制御するためにトレンチ内でこの一方のチャネル領域第１部分に絶縁状態で少なくとも部分的に隣接配設される、浮遊ゲート組と、導電性消去ゲートであって、トレンチ内に配設され、浮遊ゲートに絶縁状態で隣接配設される下部を有する、消去ゲートと、導電性制御ゲート組であって、それぞれがチャネル領域第２部分のうちの一方の導電性を制御するためにこの一方のチャネル領域第２部分の上に絶縁状態で配設される、制御ゲート組と、を含み、浮遊ゲート組間ではトレンチのどの部分も消去ゲート下部以外の導電性要素から自由である、方法である。この方法は、正電圧を第２領域のうちの１つにかける工程、正電圧を制御ゲートのうちの１つにかける工程、正の高電圧を第１領域にかける工程、及び正の高電圧を消去ゲートにかける工程を含む。
【００１１】
本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。
【図面の簡単な説明】
【００１２】
【図１Ａ】分離領域を形成するための、本発明の方法の第１工程に使用される半導体基板の上面図である。
【図１Ｂ】本発明の初期処理工程を示す、線１Ｂ−１Ｂに沿った構造の断面図である。
【図１Ｃ】分離領域が画定された、図１Ｂの構造に対する処理の次の工程を示す上面図である。
【図１Ｄ】構造に形成される分離トレンチを示す、図１Ｃの構造の線１Ｄ−１Ｄによる断面図である。
【図１Ｅ】分離トレンチの分離ブロックの材料の形成を示す、図１Ｄの構造の断面図である。
【図１Ｆ】分離領域の最終構造を示す、図１Ｅの構造の断面図である。
【図２Ａ】図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。
【図２Ｂ】図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。
【図２Ｃ】図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。
【図２Ｄ】図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。
【図２Ｅ】図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。
【図２Ｆ】図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。
【図２Ｇ】図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。
【図２Ｈ】図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。
【発明を実施するための形態】
【００１３】
本発明の方法を図１Ａ〜１Ｆ及び２Ａ〜２Ｆ（本発明のメモリセルアレイを製造する処理工程を示す）に示す。本方法は、好ましくは、Ｐ型であり、当業界では既知である半導体基板１０から開始される。以下に説明する層の厚さは、設計ルールや製造処理技術に依存するものである。ここでは、ディープサブミクロン技術処理について説明されるが、当業者には本発明が、いかなる特定の製造処理技術や、以下に説明されるいずれの処理パラメータの特定値にも限定されるものではないことが理解されよう。
分離領域形成
【００１４】
図１Ａ〜図１Ｆは、基板上の分離領域を形成する既知のＳＴＩ法を示す。図１Ａは、半導体基板１０（又は半導体ウェル）の上面図を示しており、好ましくはＰ型であり、本技術分野では公知である。第１及び第２の材料層１２、１４は、基板の上に形成される（例えば、成長する又は蒸着される）。例えば、第１の層１２は、二酸化珪素（以下、「酸化物」）にすることができ、この層は、基板１０上に、約５０〜１５０Åの厚さとなるよう、酸化又は酸化物蒸着（例えば、化学蒸着（ＣＶＤ））のような任意の公知の技術により形成される。窒素ドープ酸化物又は他の絶縁性誘電体も使用されてもよい。第２の層１４は、窒化珪素（以下、「窒化物」）で、酸化物層１２上に約１０００〜５０００Åの厚さとなるよう、好ましくはＣＶＤ又はＰＥＣＶＤにより形成される。図１Ｂは、結果得られる構造の断面を図示する。
【００１５】
第１及び第２の層１２／１４が形成されると、好適なフォトレジスト材料１６を窒化物層１４上に塗布し、マスキング工程を行い、図１Ｃに示すように、Ｙ又はカラム方向に延在する特定領域（ストライプ１８）からフォトレジスト材料を選択的に除去する。フォトレジスト材料１６を除去したところに、標準的なエッチング技術（つまり異方性窒化物及び酸化物／誘電体エッチング処理）を使って、露出された窒化物層１４と酸化物層１２とをストライプ１８内でエッチングし、構造内にトレンチ２０を形成する。隣接するストライプ１８間の距離Ｗは、使用する処理の最小リソグラフィック機構と同じぐらい小さくてもよい。その後、図１Ｄに示すように、トレンチ２０がシリコン基板１０に達するように（例えば、約５００Å〜数ミクロンの深さまで）、シリコンエッチング処理が行われる。フォトレジスト１６が除去されていないところに、窒化物層１４と酸化物層１２とが残存する。図１Ｄに示すその結果得られる構造により、分離領域２４と織り交ぜられた活性領域２２が画定される。
【００１６】
この構造を更に処理し、残存するフォトレジスト１６を除去する。その後、厚い酸化物層を蒸着することで、トレンチ２０内に二酸化珪素のような分離材料が形成され、その後、化学機械研磨（ＣＭＰ）エッチングが実行され（窒化物層１４をエッチングのストッパとして使用）、図１Ｅに示すように、トレンチ２０内の酸化物ブロック２６を除いて、酸化物層を除去する。その後、残存する窒化物層１４及び酸化物層１２は、窒化／酸化エッチング処理を使用して除去され、図１Ｆに示すように、分離領域２４に沿って延在するＳＴＩ酸化物ブロック２６が残される。
【００１７】
上述したＳＴＩ分離法は、分離領域２４を形成するための好ましい方法である。あるいは、トレンチ２０が基板内まで達しない公知のＬＯＣＯＳ分離法（例えば、リセスＬＯＣＯＳ、ポリ緩衝ＬＯＣＯＳなど）を使用し、ストライプ領域１８内の基板表面上に分離材料を形成してもよい。図１Ａ〜図１Ｆは、基板のメモリセルアレイ領域を図示し、そこでメモリセルのカラムは、分離領域２４によって離間される活性領域２２に形成されるであろう。なお、基板１０は、メモリセルアレイ領域に形成されたメモリセルを動作させるため使用される制御回路が形成された少なくとも１つの周辺領域（不図示）も有する。好ましくは、上述したものと同じＳＴＩ又はＬＯＣＯＳ処理中に、周辺領域内に分離ブロック２６も形成される。
メモリセル形成
【００１８】
図１Ｆに示す構造は、更に以下のとおりに処理される。図２Ａ〜図２Ｈは、本発明に記載の処理における次の工程が両方の領域内で同時に実行されるときに、図１Ｆに直交する視点から見た活性領域２２にある構造の（図１Ｃ及び１Ｆに示す線２Ａ−２Ａによる）断面を示す。
【００１９】
絶縁層３０（好ましくは酸化物層又は窒素ドープ酸化物層）が最初に基板１０上に（例えば〜１０〜５０Åの厚さで）形成される。基板１０の活性領域部分は、メモリデバイスのセルアレイ部分を周辺領域に比べ良好に独立して制御するために、ドープ処理を施してもよい。そのようなドープ処理はしばしばＶtインプラント又はセルウェルインプラントと呼ばれ、当該技術では周知である。このインプラントの間、周辺領域は、構造全体に蒸着され基板のメモリセルアレイ領域だけから取り除かれるフォトレジスト層によって保護されている。次に、厚い窒化物などのハードマスク材料層３２を酸化物層３０の上に形成する（例えば、厚さ〜３５００Å）。図２Ａは結果得られる構造を示す。
【００２０】
複数の平行な第２トレンチ３６は、フォトレジスト（マスキング）材料を窒化物層３２の上に塗布し、次いでマスキング工程を実行して、選択された平行なストライプ領域からフォトレジスト材料を取り除くことにより、窒化物層３２及び酸化物層３０内に形成される。異方性窒化物−酸化物エッチングを使用してストライプ領域内の窒化物層３２及び酸化物層３０の露出部分を除去することで、基板１０まで延び、基板１０を露出させる第２トレンチ３６が残る。次に、シリコン異方性エッチングを用いて、第２トレンチ３６を各活性領域内２２において基板１０内へと下方に伸張する（例えば、約５００Å〜数ミクロンのような、機構約１つ分の深さまでエッチングが行われる）。フォトレジストを取り除くのは、基板１０内にトレンチ３６が形成される前でも後でもよい。
【００２１】
次に、絶縁材料による犠牲層３７を（好ましくは熱酸化処理又はＣＶＤ酸化処理により）、第２トレンチ３６内で、第２トレンチ３６の底壁及び下方側壁を形成する、露出シリコンに沿って形成する。酸化物３７を形成することで、酸化物除去後の酸化工程により、損傷したシリコンを除去できる。次に、インプラント工程により、ドーパントをトレンチ３６下の基板（即ち、浮遊ゲート電圧閾値調整用及び／又は貫通防止用に、浮遊ゲートの下に存在する基板の部分）にインプラントする。好ましくは、インプラントは傾斜している。結果得られた構造を図２Ｂに示す。
【００２２】
酸化物エッチングを実行して、犠牲酸化物層３７を除去する。その後、酸化物層３８を（好ましくは熱酸化又はＣＶＤ酸化処理により）、第２のトレンチ３６内で、第２のトレンチ３６の底壁や下方側壁を形成する、露出シリコンに沿って形成する（厚さは例えば〜６０Å〜１５０Åとする）。その後、ポリシリコンの厚い層４０（以下、「ポリ」）を第２トレンチ３６に充填された構造上に形成する。ポリ層４０をイオンインプラントでドープ処理（例えばｎ＋）してもよく、Ｉｎ−ｓｉｔｕリン又はヒ素ドーピングポリ処理を行ってもよい。ポリ４０がイオンインプラントでドープ処理されている場合、インプラント焼成処理を実行してもよい。結果得られた構造を図２Ｃに示す。
【００２３】
ポリエッチング処理（例えば、エッチングストッパに窒化物層３２を使用したＣＭＰ処理）を使用して、第２トレンチ３６に残留するポリシリコン層４０のブロックを除いて、ポリ層４０を除去する。その後、制御性ポリエッチングを使用して、ポリブロックの高さを下げる。その結果、ポリブロック頂部が、基板１０の表面とほぼ同じ高さになる。その後、酸化物スペーサ４４が第２トレンチ３６の側壁に沿って形成される。スペーサの形成は、当該技術分野において既知であり、構造の輪郭上で材料の蒸着の後、異方性エッチング処理を伴い、材料は、構造の水平面から除去される一方で、材料は、（丸みを帯びた上面を有する）構造の垂直に配向した表面上に大部分はそのまま残存する。構造上に酸化物を蒸着し（例えば厚さ約３００〜１０００Å）、その後異方性酸化物エッチングを行うことで、トレンチの側壁に沿って、ポリブロックを部分的に覆うよう、スペーサ４４が形成される。その後、異方性ポリエッチングにより、ポリブロックの露出部分を除去し、スペーサ４４の一つの下にそれぞれ設けられた（そして自己整列した）ポリブロック４２の組が残る。結果得られた構造を図２Ｄに示す。
【００２４】
基板がＰ型、Ｎ型かによって、ヒ素、リン、ホウ素、アンチモンの少なくとも１つを含む（更に任意で焼成された）イオンインプラント処理が構造表面に行われ、第２トレンチ３６の底の基板部分内の第１（ソース）領域４６が形成され、その後インプラントが焼成される。ソース領域４６は、第２トレンチ３６に対し自己整列し、基板（例えばＰ型）の第１導電型と異なる第２導電型（例えばＮ型）を持つ。ソース領域４６が分離領域２４間に跨って延在するよう、イオンインプラントが深くなっているか、インプラント処理の前にＳＴＩ絶縁材料を第２トレンチ３６の分離領域から除去しておく。次に、酸化処理を実行して、第２トレンチ３６の底部にあり、ポリブロック４２の間に位置する、酸化物層３８の部分３８ａを厚くする。この酸化処理は、ソース領域４６を形成しているドーパントを浮遊ゲートの下でより均一に拡散させるのに役立ち、また浮遊ゲートの底隅部を滑らかにする。次いで、厚い酸化物層が構造上に形成され、続いて、その酸化物層を、第２トレンチ３６の底部にある酸化物ブロック４８を残して除去する異方性酸化物エッチングが行われる。結果得られた構造を図２Ｅに示す。
【００２５】
次に、等方性酸化物エッチングを実行して、酸化物スペーサ４４の厚さを低減する（これはまた、酸化物ブロック４８の高さをわずかに低減する）。酸化物蒸着処理を実行して、トレンチ３６内も含め、構造上に酸化物層５２を形成する。層５２は、高品質酸化物化学蒸着法（ＣＶＤ）処理により形成される。結果得られた構造を図２Ｆに示す。あるいは、酸化物層５２は、高温熱酸化（ＨＴＯ）処理を使用して形成することもでき、この場合、層５２はポリブロック４２の露出部分にのみ形成される。
【００２６】
酸化物及び窒化物エッチングを実行して、窒化物３２上の酸化物５２を除去し、次いで窒化物３２、酸化物３０を順に除去する。任意でリソグラフィ処理を実行して、トレンチ３６内に酸化物５２を残してもよい（図２Ｇを参照）。あるいは、窒化物３２を、酸化物５２を形成する前に除去してもよい。Ｐ型イオンインプラント処理により、メモリセル用の制御（又はＷＬ）トランジスタを形成する。熱酸化を行って、基板１０の露出部分にゲート酸化物層５４を形成する（厚さ１５Å〜７０Å）。厚いポリ層が構造上に蒸着される（即ち、トレンチ３６内の酸化物層５４）。Ｉｎ−ｓｉｔｕリン又はヒ素ドーピングを実行してもよい。又はポリインプラント処理及び焼成処理を実行してもよい。ポリ平面化エッチングにより、ポリ層の頂部を平坦化する。フォトリソグラフィ及びポリエッチング処理を使用して、図２Ｇに示すように、トレンチ３６内のポリブロック５６ａ、トレンチ３６外のゲート酸化物層５４上のポリブロック５６ｂ、及び隣接する酸化物スペーサ４４を残して、ポリ層を部分的に除去する。
【００２７】
その後、酸化物エッチングを行って、酸化物層５４の露出部分を除去する。酸化物蒸着及び異方性エッチングを使用して、ポリブロック５６ｂ外側に酸化物スペーサ５８を形成する。適切なイオンインプラント処理（及び焼成）により、基板内に第２（ドレイン）領域６０を形成する。
【００２８】
ＢＰＳＧ又は酸化物のような絶縁材料６２を構造上全体に形成する。ドレイン領域６０全体でエッチングされる領域を決定するため、マスキング工程を行う。絶縁材料６２は、マスクされた領域で選択的にエッチングされて、下向きの、ドレイン領域６０まで達するコンタクト開口が形成される。コンタクト開口は、導電性金属（例えばタングステン）により充填され、ドレイン領域６０に電気的に接触した金属コンタクト６４を形成する。最終的な活性領域メモリセル構造を図２Ｈに示す。
【００２９】
図２Ｈに示すように、本発明に記載の処理は、酸化物ブロック４８の両側にメモリセルが形成される、対称的なメモリセル組を形成する。各メモリセルについて、第１及び第２領域４６、６０がそれぞれソース及びドレイン領域となる（当業者であれば、ソース及びドレインを動作中に切り替えることが可能であることが理解されよう）。ポリブロック４２は浮遊ゲートを構成し、ポリブロック５６ｂは制御ゲートを構成し、ポリブロック５６ａは消去ゲートを構成する。各メモリセル用のチャネル領域７２は、ソース及びドレイン４６、６０間の基板の表面部分に画定される。各チャネル領域７２は、ほぼ直角に交わる２つの部分を有する。具体的には、第１（直角）部分７２ａが充填された第２トレンチ３６の垂直壁に沿って延在し、第２（水平）部分７２ｂが充填された第２トレンチ３６の側壁と、ドレイン領域６０との間に延在する。各メモリセル組は、充填された第２トレンチ３６の下（及び浮遊ゲート４２の下）に配設された共通のソース領域４６を共有する。同様に、各ドレイン領域６０が、異なる対称的なメモリセル組の隣接したメモリセルにより共有される。図２Ｈに示すメモリセルアレイでは、制御ゲート５６ｂが、活性及び分離領域２２／２４の両方に跨って延在する制御（ワード）線として連続的に形成されている。
【００３０】
浮遊ゲート４２は、それぞれ１つのチャネル領域垂直部分７２ａに対し、絶縁された状態で対向して、第２トレンチ３６内かつ１つのソース領域４６上に配設される。各浮遊ゲート４２は、消去ゲート５６ａの切欠き８０に対向（かつ絶縁）した角縁４２ａを有する上部を含み、これにより、酸化物層５２から消去ゲート５６ａへのファウラーノルドハイムトンネリング用の経路を提供する。
メモリセル動作
【００３１】
メモリセルの動作について説明する。上記のようなメモリセルの動作及び動作原理は、浮遊ゲート、ゲート間トンネリング、メモリセルアレイが形成された不揮発性メモリセルの動作及び動作原理について、参照により本書に組み込まれる米国特許第５，５７２，０５４号にも説明されている。
【００３２】
所与の活性領域２２において選択されたメモリセルを消去するために、対応するソース領域４６と対応するワード線（制御ゲート５６ｂ）との両方に接地電位がかけられる。対応する消去ゲート５６ａには、正の高電圧（例えば、＋１１．５ボルト）がかけられる。浮遊ゲート４２上の電子は、ファウラーノルドハイムトンネリング機構によって誘起されて、浮遊ゲート４２の角縁４２ａから、酸化物層５２を介して、消去ゲート５６ｂ上までトンネリングされ、これにより、浮遊ゲート４２は正に帯電された状態になる。角縁４２ａの鋭さ、及び角縁４２ａが、消去ゲート５６ａに形成された切欠き８０に対向していることによって、トンネリングは強化される。切欠き８０は、消去ゲート５６ａが、その上部より狭い幅の下部を有し、また角縁４２ａを包むよう第２トレンチ３６の頂部にまで延在することに由来する。各消去ゲート５６ａは浮遊ゲート４２の組に対向しているので、各組の両方の浮遊ゲート４２が同時に消去されることに注意されたい。
【００３３】
選択されたメモリセルにプログラミングしようとする場合、そのドレイン領域６０に小電圧（例えば、０．５〜２．０Ｖ）がかけられる。ＭＯＳ構造の閾値電圧付近の正電圧レベル（１Ｖなど、ドレイン６０に対して約＋０．２〜１ボルト程度）が、対応する制御ゲート５６ｂにかけられる。正の高電圧（例えば、６Ｖなど、５〜１０ボルト程度）が、対応するソース領域４６及び消去ゲート５６ａにかけられる。浮遊ゲート４２はソース領域４６及び消去ゲート５６ａに強く容量結合されているため、浮遊ゲート４２は＋４〜＋８ボルト程度の電位に「なる」。ドレイン領域６０で生成された電子は、当該領域から、チャネル領域７２の深い空乏層の水平部分７２ｂを介してソース領域４６に流れる。電子は、チャネル領域７２の垂直部分７２ａに達すると、浮遊ゲート４２の高電位にさらされる（浮遊ゲート４２が、正に帯電したソース領域４６及び消去ゲート５６ａに強く電圧結合されるため）。電子は加速、加熱されて、大部分が絶縁層３６内に注入されて浮遊ゲート４２上に至る。これにより浮遊ゲート４２が負帯電される。低電位又は接地電位が、選択されたメモリセルを含まないメモリセル行／列用のソース／ドレイン領域４６／６０及び制御ゲート５６ｂにかけられる。したがって、選択された行及び列のメモリセルにのみプログラミングが行われる。
【００３４】
浮遊ゲート４２に電子が注入され続けるのは、浮遊ゲート４２上の電荷の減少により、高温電子を生成するための垂直チャネル領域部分７２ａに沿った高表面電位を維持できなくなるまでである。その時点で、浮遊ゲート４２内の電子又は負電荷は、ドレイン領域６０から浮遊ゲート４２上へ流れる電子を減少させる。
【００３５】
最後に、選択されたメモリセルを読み出すために、接地電位が、対応するソース領域４６にかけられる。読み出し電圧（例えば、〜０．６〜１ボルト）が、対応するドレイン領域６０にかけられ、約１〜４ボルトのＶｃｃ電圧（デバイスの電源電圧に依存）が、対応する制御ゲート５６ｂにかけられる。浮遊ゲート４２が正帯電されると（即ち浮遊ゲートから電子が排出されると）、垂直チャネル領域部分７２ａ（浮遊ゲート４２に隣接）が活性化される。制御ゲート５６ｂが読み出し電位まで引き上げられると、水平チャネル領域部分７２ｂ（制御ゲート５６ｂに隣接）も活性化される。これにより、チャネル領域７２全体が活性化し、電子がソース領域４６からドレイン領域６０に流れる。このように検知された電流を「１」状態とする。
【００３６】
一方、浮遊ゲート４２が負帯電の場合、垂直チャネル領域部分７２ａは弱く活性化されるか、完全に遮断される。制御ゲート５６ｂ及びドレイン領域６０が読み出し電位に引き上げられても、垂直チャネル領域部分７２ａにはせいぜい小さな電流しか流れないか、まったく電流が流れなくなる。この場合、電流は「１」状態と比較して非常に小さいか、まったく流れない。このようにして、メモリセルが「０」状態でプログラミングされることが検出される。選択されていない列及び行ではソース／ドレイン領域４６／６０及び制御ゲート５６ｂに接地電位がかけられるため、選択されたメモリセルのみが読み出される。
【００３７】
メモリセルアレイは、本分野では公知である従来のローアドレス複合回路、カラムアドレス複合回路、センスアンプ回路、出力バッファ回路、入力バッファ回路を含む周辺回路を有する。
【００３８】
本発明は、より小型で、プログラミング、読み出し、消去をより効率的に行えるメモリセルアレイを提供する。メモリセルの小型化を大幅に進めることが可能なのは、ソース領域４６が基板１０に埋め込まれ、第２トレンチ３６に対し自己整列しているため、リソグラフィ生成、コンタクト合わせ、コンタクト精度による制限により空間が使用されないためである。各浮遊ゲート４２は、基板の第２トレンチ３６に設けられ、プログラミング動作中に電子のトンネリングが行われ、読み出し動作中には垂直チャネル領域部分７２ａの活性化が行われるための下部を有する。更に、各浮遊ゲート４２は、消去ゲート５６ａの切欠き部分８０に対向した角縁４２ａまでの上部を有することで、消去動作中、そこへのファウラーノルドハイムトンネリングが生じる。角縁４２ａを囲う、消去ゲート５６ａの切欠き８０により、高い消去効率が得られる。
【００３９】
更に本発明では、ソース領域４６及びドレイン領域６０が垂直及び水平に分離しているため、セルのサイズとは無関係に、信頼性パラメータをより容易に最適化できる。更に、制御ゲート５６ｂとは別に設けられた消去ゲート５６ａを提供することにより、制御ゲートは単に低電圧デバイスであればよい。このため、高電圧駆動回路を制御ゲート５６ｂに連結する必要がなく、制御ゲート５６ｂを浮遊ゲート４２から更に離間配置してそれらの間の容量性カップリングを低下させることができ、制御ゲート５６ｂが高電圧動作しなければ、基板１０から制御ゲート５６ｂを絶縁する酸化物層５４をより薄くすることができる。最後に、メモリセルは、２つのポリ蒸着工程のみを使用して形成することができ、第１の工程では浮遊ゲートを形成し、第２の工程では制御及び消去ゲートを形成する。
【００４０】
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、トレンチ２０、３６は基板へと延在するいかなる形状であってもよく、側壁は垂直であってもなくてもよく、図示されたような矩形でなくてもよい。上記方法では、メモリセルを形成するために使用される導電性材料として適切にドープ処理されたポリシリコンを使用したが、本開示及び特許請求の範囲において、不揮発性メモリセルの要素を形成するために使用可能な「ポリシリコン」があらゆる適切な導電性材料を示すことは、当業者であれば自明である。更に、任意の適切な絶縁体は、二酸化珪素又はシリコン窒化物の所定の位置で使用されてもよい。更に、二酸化珪素（又はあらゆる絶縁体）やポリシリコン（又はあらゆる導電体）とは異なるエッチング特性を有するあらゆる適切な材料を使用することができる。更に、請求項を見てわかるように、全ての方法の工程が、例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な成形が可能である。また、上記の発明は、一様にドープ処理されているように示されている基板に形成されていたが、メモリセル要素が基板のその他の部分とは異なる導電型を有するようにドープ処理された領域である基板のウェル領域に形成可能であることは公知であり本発明においても考慮されている。絶縁材料又は導電材料の単一の層が、そのような材料の複数の層として形成されてもよく、逆も又同様である。浮遊ゲート４２の頂面は、基板表面の上方に延在可能であり、あるいは下方に埋没可能である。最後に、浮遊ゲート縁４２ａを取り囲む切欠き８０は好ましいものであるが、これらは必ずしも必須ではなく、消去ゲート５６ａは切欠き８０がなくても実装することができる（例えば、消去ゲート５６ａの下部は、浮遊ゲート４２に対して単に横方向に隣接又は垂直方向に隣接する（及び絶縁される））。
【００４１】
本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上方に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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