(57)【特許請求の範囲】
【請求項１】
基板の第１面側の複数のメモリセルストリングと、
前記基板の第２面側にあり、複数のトランジスタを有するサポート回路と、
前記基板内に形成されて前記複数のメモリセルストリングと前記サポート回路とを接続する接続構成と、を含み、
前記接続構成は、
前記基板を貫通する穴と、
前記穴をライニングするゲートインシュレータと、
前記ゲートインシュレータ内の前記穴を充填するゲート導体材料と、
前記基板の前記第１面側の前記穴の周囲に形成された環状の第１の拡散領域と、
前記基板の前記第２面側の前記穴の周囲に形成された環状の第２の拡散領域と、
を含むサラウンド基板トランジスタ（ＳＳＴ）を有する、
メモリ機器。
【請求項２】
前記サポート回路が相補型金属酸化膜半導体（ＣＭＯＳ）回路である、請求項１に記載のメモリ機器。
【請求項３】
前記ＳＳＴは、前記複数のメモリセルストリングの制御ゲートのための制御ゲートドライバとして作用する、請求項１または２に記載のメモリ機器。
【請求項４】
前記基板は、前記ＳＳＴが形成される部分に凹部を有することにより、前記ＳＳＴのチャネル長が短縮されている、請求項１乃至３のいずれか一項に記載のメモリ機器。
【請求項５】
前記接続構成は、前記基板から絶縁されて前記基板を貫通する貫通ビアをさらに有する、請求項１乃至４のいずれか一項に記載のメモリ機器。
【請求項６】
前記接続構成は、前記ＳＳＴの周囲に複数のアシストゲートをさらに有し、前記ＳＳＴのチャネル領域は前記複数のアシストゲートにより完全空乏化される、請求項１乃至５のいずれか一項に記載のメモリ機器。
【請求項７】
基板の第１面側の複数のメモリセルストリングと、
前記基板の第２面側にあり、複数のトランジスタを有するサポート回路と、
前記基板内に形成されて前記メモリセルストリングと前記サポート回路とを接続する接続構成と、を含み、
前記接続構成は、
前記基板を貫通する穴と、
前記穴をライニングするゲートインシュレータと、
前記ゲートインシュレータ内の前記穴を充填する半導体材料と、
前記ゲートインシュレータの周囲に形成された環状のゲート材料と、
前記基板の前記第１面側の前記半導体材料に形成された第１の拡散領域と、
前記基板の前記第２面側の前記半導体材料に形成された第２の拡散領域と、
を含むサラウンドゲートトランジスタ（ＳＧＴ）を有する、
メモリ機器。
【請求項８】
前記複数のメモリセルストリングが、前記基板から外側へ延在する複数のメモリセルピラーを含み、前記複数のメモリセルピラーのソースが前記基板から最も遠い前記複数のメモリセルピラーの上部にあり、前記複数のメモリセルピラーに接続されたデータラインが前記基板と前記複数のメモリセルピラーとの間の前記複数のメモリセルピラーの底部にある、請求項１に記載のメモリ機器。
【請求項９】
前記基板の逆導電性を有するウェルを前記基板の上面にさらに含み、前記複数のメモリセルストリングが前記ウェルに接続される複数のメモリセルピラーを含み、前記ウェルが前記複数のメモリセルストリングのためのソースである、請求項１に記載のメモリ機器。
【請求項１０】
前記基板は、前記ＳＧＴが形成される部分に凹部を有することにより、前記ＳＧＴのチャネル長が短縮されている、請求項７に記載のメモリ機器。
【請求項１１】
前記ＳＳＴは、前記データラインに接続されている、請求項８に記載のメモリ機器。
【請求項１２】
前記ＳＳＴは、前記複数のメモリセルストリングの制御ゲートに接続され、
前記貫通ビアは、前記複数のメモリセルストリングのデータラインに接続される、
請求項５に記載のメモリ機器。
【請求項１３】
基板の一方の一表面から前記基板の途中にまで至る複数の穴を形成することと、
前記複数の穴をそれぞれライニングする複数のインシュレータを形成することと、
前記複数のインシュレータ内の前記複数の穴をそれぞれ充填する複数の導体材料を形成することと、
前記複数の穴、前記複数のインシュレータおよび前記複数の導体材料を有する前記基板の前記一方の一表面側に複数のメモリセルストリングを形成することと、
前記基板の他方の一主面から前記基板を薄型化して前記複数の導体材料および前記複数のインシュレータを露出することと、
前記基板の薄型化された面側に、複数のトランジスタを有するサポート回路を形成することと、
を含む方法であって、
前記複数の穴のうちの少なくとも一つの穴について、前記少なくとも一つの穴の前記基板の前記一方の一表面側の周囲に環状の第１の拡散領域を形成することと、前記少なくとも一つの穴の前記基板の前記薄型化された面側の周囲に環状の第２の拡散領域を形成することと、を行ってサラウンド基板トランジスタ（ＳＳＴ）を形成すること、
をさらに含み、前記ＳＳＴを介して前記複数のメモリセルストリングと前記サポート回路とを接続する、
方法。
【発明の詳細な説明】
【背景技術】
【０００１】
［優先出願］
本出願は、本明細書に参照として組み込まれる。２０１４年１月２２日に出願された米国特許出願整理番号１４／１６１，１７０の利益の優先性を主張する。
【０００２】
［背景技術］
メモリ装置は通常、コンピュータまたは他の電子装置内において、内部の、半導体、集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）及び不揮発性（たとえば、フラッシュ）メモリを含む多くの異なるタイプのメモリが存在する。
【０００３】
集積回路ウエハー上の増加しつづけるメモリセルを形成する継続過程において、メモリメーカーは比較的最近になって、半導体ピラーを利用して形成された３次元（３Ｄ）メモリの開発を開始した。このようなピラーに沿ったメモリセルの縦ストリングの形成過程により、ウエハー上の他の回路に損傷を与える可能性のあるサーマルバジェット（たとえば、高温操作中にウエハーに伝達される熱エネルギーの総量）が作りうる。同一のウエハー上のこれらピラーの複数のレイヤーの形成において利用されるサーマルバジェットによって、この問題は悪化する可能性がある。
【０００４】
メモリサポート回路に損傷を与えない、より小型のメモリ装置作成が一般に求められている。
【図面の簡単な説明】
【０００５】
【図１】メモリセルのストリングの実施形態の概略図を示す。
【図２】図１による、メモリセルのストリングの半導体構成の実施形態の断面図を示す。
【図３】基板の上面に複数のメモリセルのストリングを、また基板の裏面にＣＭＯＳ回路を有する機器の実施形態の断面図を示す。
【図４】図３の実施形態による、メモリ回路の実施形態の概略図を示す。
【図５】図５Ａ〜５Ｇは、図３の実施形態による、機器の形成方法の断面図を示す。
【図６】サラウンド基板トランジスタを有する機器の別の実施形態の断面図を示す。
【図７】図６の実施形態による、機器の概略図を示す。
【図８】サラウンド基板トランジスタを有する機器の別の実施形態の断面図を示す。
【図９】図９Ａ〜９Ｃは、複数のサラウンド基板トランジスタの上面及び断面作用図を示す。
【図１０】図１０Ａ〜１０Ｂ小型サラウンド基板トランジスタの実施形態の上面及び断面図を示す。
【図１１】図１１Ａ〜１１Ｈは、図１０Ａ〜１０Ｂの実施形態による、小型サラウンド基板トランジスタの形成方法の実施形態を示す。
【図１２】図１２Ａ〜１２Ｆは、小型サラウンド基板トランジスタの形成方法の別の実施形態を示す。
【図１３】複数の半導体ピラー及び小型サラウンド基板トランジスタを含む機器の実施形態の断面図を示す。
【図１４】図１４Ａ〜１４Ｄは、閾値電圧変調を利用するサラウンド基板トランジスタの上面及び断面作用図を示す。
【図１５】図１４Ａ〜１４Ｄの実施形態による、ドレイン電流の閾値電圧に対する対数のプロットを示す。
【図１６】複数の半導体ピラーを含み、サラウンド基板トランジスタを用いる閾値電圧変調を組み込む機器の実施形態の断面図を示す。
【図１７】サラウンド基板トランジスタをトランスファゲートとして組み込むチャージポンプ回路の実施形態の概略図を示す。
【図１８】図１８Ａ及び１８Ｂは、チャージポンプ回路の概略図及びサラウンド基板トランジスタのコンデンサとしての等角図を示す。
【図１９】図１９Ａ〜１９Ｇは、基板内のサラウンドゲートトランジスタの形成方法の実施形態を示す。
【図２０】図１９Ａ〜１９Ｇの実施形態による、サラウンドゲートトランジスタを組み込む機器の実施形態の断面図を示す。
【図２１】データライン及びアクセスラインを機器内の基板の両側に組み込む機器の実施形態の断面図を示す。
【図２２】図２１の実施形態による、機器の実施形態の概略図を示す。
【図２３】底部にデータラインを有する機器の実施形態の断面図を示す。
【発明を実施するための形態】
【０００６】
以下の詳細な説明において、本明細書の一部を形成し、特定の実施形態を例として示す添付図面を参照する。図面において、類似の番号は、いくつかの図を通じて実質的に類似の構成要素を記述する。本開示の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的、論理的及び電気的変化が加えられてもよい。したがって以下の詳細な説明は、限定的な意味で解釈されるべきではない。
【０００７】
以下の開示では、例示のみの目的のためにＮＡＮＤ不揮発性メモリについて述べる。本開示はいかなるタイプのメモリにも限定されない。たとえば、メモリには、不揮発性メモリ（たとえば、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、相変化メモリ（ＰＣＭ）など）または揮発性メモリ（たとえば、ＤＲＡＭ、ＳＲＡＭなど）が含まれてもよい。
【０００８】
図１は、基板（図３に示す）上に形成される縦積みされたメモリセル１００のストリングの実施形態の概略図を示す。メモリセルのストリング１００は例示のみの目的のために、基板上の１６のメモリセル層（たとえば、レイヤー）において形成することができる１６のメモリセル１１２を持って示される。代替的な実施形態は、１６より大きいまたは少ないおおよその数のメモリセル１１２及び／または１６くらいのおおよその数メモリセル層を含むことができる。
【０００９】
メモリセルのストリング１００は、メモリセルのストリング１００の一端のメモリセル１１２の１つと共通のソース１２６との間に接続されるｎチャネルトランジスタであってもよいソース選択装置１２０を含むことができる。共通のソース１２６は、たとえば、共通のドープの半導体材料及び／または他の導電性材料のスロットを含んでもよい。共通のソース１２６は、基準電圧ＶＳＳ（たとえば、接地）または電圧源（たとえば、図示されないチャージポンプ回路）に接続することができる。
【００１０】
メモリセルのストリング１００の他端においてドレイン選択装置１３０は、メモリセル１１２の１つとデータライン（たとえば、ビットライン）１３４との間で接続されたｎチャネルトランジスタであってもよい。データライン１３４は最終的に、選択したメモリセル１１２の状態を感知する（たとえば、読み取る）ための感知回路（図示せず）に接続することができる。
【００１１】
各メモリセル１１２には、たとえば、浮遊ゲートトランジスタまたは電荷トラップトランジスタが含まれてもよい。各メモリセル１１２は、２ビットのデータを格納するためのシングルレベルセル（ＳＬＣ）または２ビット以上のデータを格納するためのマルチレベルセル（ＭＬＣ）とすることができる。
【００１２】
メモリセル１１２、ソース選択ゲートトランジスタ１２０及びドレイン選択ゲートトランジスタ１３０をそれぞれの制御ゲート上の信号によって制御することができる。メモリセル１１２の制御ゲート上の信号はアクセスライン（たとえば、ワードライン）ＷＬ０〜ＷＬ１５上に提供することができる。実施形態において、メモリセルの行におけるメモリセルの制御ゲートにより、少なくとも部分的にアクセスラインを形成することができる。
【００１３】
ソース選択ゲートトランジスタ１２０は、ソース選択ゲートトランジスタ１２０を制御する制御信号を受信し、メモリセルのストリング１００と共通のソース１２６との間の導通を実質的に制御することができる。ストリング１００を選択または選択解除するためにドレイン選択ゲートトランジスタ１３０を利用することができるように、ドレイン選択ゲートトランジスタ１３０はドレイン選択ゲートトランジスタ１３０を制御する制御信号を受信することができる。ストリング１００は、ＮＡＮＤメモリ装置などのメモリ装置におけるメモリセルのブロック内の複数のメモリセルのストリングの１つとすることができる。
【００１４】
図２は、図１のメモリセルのストリング１００の半導体構成の実施形態の断面図を示す。メモリセル１１２、ソース選択ゲートトランジスタ１２０及びドレイン選択ゲートトランジスタ１３０は、半導体材料２１０を少なくとも部分的に囲む（たとえば、囲む、あるいは部分的に囲む）。ある実施形態において、半導体材料２１０はｐ型ポリシリコンのピラーを含み、メモリセル１１２、ソース選択ゲートトランジスタ１２０及びドレイン選択ゲートトランジスタ１３０のチャネルとして利用することができる。メモリセル１１２、ソース選択ゲートトランジスタ１２０及びドレイン選択ゲートトランジスタ１３０はこのように半導体材料２１０のピラーと関連付けることができる。半導体材料２１０のピラーは、ソースキャップ２２０（たとえば、ｎ＋型ポリシリコン）とドレインキャップ２３０（たとえば、ｎ＋型ポリシリコン）との間に延在することができる。ソースキャップ２２０は、半導体材料２１０のピラーと電気的に接触することができ、また半導体材料２１０とのｐｎ接合を形成することができる。ドレインキャップ２３０は、半導体材料２１０のピラーと電気的に接触することができ、半導体材料２１０とのｐｎ接合を形成することができる。ソースキャップ２２０は、半導体材料２１０のピラーのためのソースとすることができ、ドレインキャップ２３０は、半導体材料２１０のピラーのためのドレインとすることができる。ソースキャップ２２０は共通のソース１２６に接続することができる。ドレインキャップ２３０は、データライン１３４に接続することができる。
【００１５】
図３は、基板３０１の上面のピラーに沿って形成される複数のメモリセルのストリング３００を有し、基板３０１から外側へ延在する機器の実施形態の断面図を示す。たとえば図３に示されるように、複数のメモリセルのストリング３００は基板３０１上に形成され、また基板３０１から外側へ延在することができる。各ピラーに沿って少なくとも１つのメモリセルのストリングを形成することができる。
【００１６】
複数のメモリセルのストリング３００は、図示の通り基板３０１の上面に渡って水平に形成されるメモリセルのストリング３２０〜３２３の複数のグループ（たとえば、ブロック）を含むことができる。別の実施形態では、メモリセルのストリング３２０〜３２３の複数のグループを、基板３０１の上面から層（図示せず）において延在させて形成することができる。
【００１７】
基板３０１はシリコン基板とすることができる。別の実施形態は、ゲルマニウムなどの他の基板材料または基板材料の組み合わせを利用することができる。基板３０１はまた、シリコンオンインシュレ―ター（ＳＯＩ）構成を含むことができる。
【００１８】
基板３０１は、基板３０１の裏面に回路３０２（たとえば、相補型金属酸化膜半導体（ＣＭＯＳ）回路）を含むことができる。この回路３０２は、基板３０１の上面に形成された複数のメモリセルのストリング３００のためにサポート回路を含むことができる。ある実施形態において、サポート回路３０２はＣＭＯＳ回路３０２とすることができる。他の実施形態は、サポート回路３０２の構成における、複数のメモリセルのストリング３００を構成するために利用される製造技術とは異なる他の集積回路製造技術を利用する可能性がある。サポート回路３０２は、複数のメモリセルのストリングに利用されるかまたはこれに接続されてもよい任意の回路として定義することができる。
【００１９】
基板３０１の裏面のサポート回路３０２は、垂直配相互接続３０４（たとえば、シリコン貫通ビア（ＴＳＶ））を通じて複数のメモリセルのストリング３００に接続することができる。後述のように、これらの垂直配相互接続３０４は、サポート回路３０２を複数のメモリセルのストリング３００に接続することができるトランジスタ３０５（たとえば、高電圧トランジスタ）を含むことができる。後述のようにある実施形態において、トランジスタ３０５は、サラウンド基板トランジスタ３０５（ＳＳＴ）とも称することができる。
【００２０】
当業者には明らかである通り、サラウンドゲートトランジスタ（ＳＧＴ）は、チャネル領域の両端においてソース／ドレイン領域を有するチャネル領域として作用する中央半導体領域を含むことができる。制御ゲートは、中央半導体領域を囲むことができる。ＳＳＴは、トランジスタの中央に制御ゲートを含み、基板が制御ゲートを囲んでいる、という点において異なる。このように、ＳＳＴ内のチャネル領域は制御ゲートを囲むことができる。
【００２１】
サポート回路３０２がさらされるサーマルバジェットを軽減するために、サポート回路３０２の形成に先立って複数のメモリセルのストリング３００を形成（たとえば、製造）することができる。このように、サポート回路３０２はメモリセルのストリングの複数のグループ（たとえば、層）の製造から生成される総サーマルバジェットにさらされない可能性がある。このような製造について、図５Ａ〜５Ｇにおいて説明し、後述する。
【００２２】
図４は、図３の実施形態によるメモリ回路の実施形態の概略図を示す。明確化のために、この図はメモリセルのストリング３２０、サポート回路３０２及びサラウンド基板トランジスタ３０５の単一のグループに関連付けられる回路のみを示す。この回路はメモリセルのストリングの追加的なグループのために複製することが可能であることが、当業者には明らかである。
【００２３】
図３のメモリセルのストリング３２０のグループを、図３の基板３０１の上面に形成することができるメモリセルアレイ３２０の概略図によって図４に示す。このメモリセルアレイ３２０は、基板３０１の裏面に形成されるサポート回路３０２を利用することができる。サポート回路３０２は、たとえば、ページバッファ４０１〜４０６及びデコーダ４１０〜４１５を含むことができる。
【００２４】
メモリセルアレイ３２０は、基板３０１の上面と基板３０１の裏面との間に形成される個別のサラウンド基板トランジスタ４２０〜４３１を通じてサポート回路３０２に接続することができる。サラウンド基板トランジスタ４２０〜４３１は、比較的高い電圧（たとえば、１５Ｖ〜２０Ｖ）のためのメモリ操作（たとえば、プログラミング、消去）のメモリアレイ３２０への接続機能により、高電圧トランジスタとも称することができる。
【００２５】
図５Ａ〜５Ｇは、図３に示すように基板３０１の上面に複数のメモリセルのストリングと、また基板の裏面にサポート回路３０２を有する機器の製造のための過程フローの実施形態を示す。同一のまたは実質的に同様の結果に到達するために他の過程フローを利用することができることから、図５Ａ〜５Ｇの過程フローは例示のみの目的のために示される。
【００２６】
図５Ａを参照すると、基板５００はシリコンのｐ型基板を含むことができる。他の実施形態では、他の材料及び他の導電性を利用する可能性がある。開口部（たとえば、穴）５１０、５１１を基板５００内に形成し（たとえば、方向性エッチングを施し）、電気絶縁材料５０４（たとえば、酸化物、ＳｉＯ２）でライニングし、その後導電性材料５０３（たとえば、金属、ポリシリコン）で充填することができる。開口部５１０、５１１は基板５００を貫通しないように形成することができる。拡散領域５０１（たとえば、Ｎ＋拡散）は基板５００の上に形成することができる。拡散領域５０１は、基板の導電性の逆導電性を有して埋め込みすることができる。
【００２７】
図５Ｂは、基板５００の上に形成される複数のメモリセルのストリングを示す。このようなストリングの半導体ピラー５２０〜５２５は、基板５００の上のＮ＋拡散５０１に接続することができる。ある実施形態において、Ｎ＋拡散５０１は複数のメモリセルのストリングのためのソースとして動作することができる。
【００２８】
１つの開口部５１０内の導電性材料は、導体５２７を通じてＮ＋拡散５０１に接続することができる。他の開口部５１１内の導電性材料は、導体５２６を通じてデータライン５２８に接続することができる。データライン５２８はその後、半導体ピラー５２０〜５２５のそれぞれに接続することができる。
【００２９】
図５Ｃは、複数のピラー５２０〜５２５上に形成され、基板５００に接続された機械的支持基板５３０を示す。特に図５Ｄに示す基板薄型化過程の間に、機械的支持基板５３０によって他の回路と共に複数のピラー５２０〜５２５を保護し、支持することができる。機械的支持基板５３０は一時的なものであってもよく、その後取り外されるか、あるいは機器の一部として永久支持体として維持されてもよい。
【００３０】
図５Ｄは、基板５００を薄型化することができることを示す。基板の裏面上の研磨過程は、薄型化に利用することができる。たとえば、２〜１０μｍの厚さの基板を作成するために研磨過程を利用することができる。
【００３１】
研磨過程の間に、開口部５１０、５１１内の導電性材料５０３が裏面上に露出するようになり、次の製造ステップにおいてアクセス可能となる。開口部５１０、５１１内の導電性材料５０３は、メモリセルのストリング３００の上面とサポート回路３０２の裏面との間で垂直配相互接続（たとえば、ＴＳＶ）としての役割を果たすことができるようになる（開口部５１０、５１１内の導電性材料５０３は本明細書内で垂直配相互接続５１０、５１１と称される場合がある）。
【００３２】
図５Ｅは、基板５００内に形成される（たとえば、ドープされる）異なる導電性ウェル５３１〜５３３を示す。例示される実施形態においては、基板内に１つのｎウェル５３１及び２つのｐウェル５３２〜５３３が形成される。他の実施形態においては、異なる導電性を有する別の数量のウェルが形成される可能性がある。
【００３３】
図５Ｆは図３においてすでに示したように、様々なサポート回路（たとえば、ＣＭＯＳサポート回路）３０２を示す。サポート回路のための拡散領域は、関連するウェル５３１〜５３３内に埋め込まれることができる。サポート回路の残りの要素は、同様に基板内に、または裏面上に形成することができる。ＣＭＯＳ製造方法において、たとえばサポート回路３０２の様々なＣＭＯＳデコーダ、バッファ及びトランジスタを形成するために、たとえば第１の金属層５４０及び第２の金属層５４１を形成することができる。他の実施形態においては、金属層またはＣＭＯＳ製造方法が利用されない場合がある。
【００３４】
図５Ｇは、基板５００の裏面上にトランジスタ（たとえば、ＨＶトランジスタ）５５０を形成することができる実施形態を示す。このトランジスタ５５０は、複数のメモリセルのストリングのメモリセルの制御ゲートのための制御ゲートドライバとして利用することができる。トランジスタ５５０は、１対のソース／ドレイン領域５５１、５５２を用いて形成することができる。ソース／ドレイン領域５５１の１つは、導体５５３を用いて垂直配相互接続５１０の１つに接続することができる。基板５００の裏面上のサポート回路が形成された後、機械的支持基板は取り外すことができる。
【００３５】
図６は、垂直配相互接続５１０が複数のメモリセルのストリングのメモリセルの制御ゲートのために制御ゲートドライバとして作用するＳＳＴ６００である機器の実施形態の断面図を示す。このような実施形態においてＳＳＴ６００は、電気絶縁材料５０４及び導電性材料５０３などの、他の垂直配相互接続５１１と実質的に同様の構造を有することができる。しかしＳＳＴ６００は、適切な付勢時にチャネル６３０を作成するソース／ドレイン領域６０１、６０２を、基板５００内において電気絶縁材料５０４の下にさらに有することができる。導電性材料５０３はＳＳＴ６００の制御ゲートとしての役割を果たすことができる。
【００３６】
図６の実施形態において、基板５００の上面にある１つのソース／ドレイン領域６０２は、複数のメモリセルのストリングのメモリセルのための制御ゲートの行に接続することができる。基板５００の裏面上の他のソース／ドレイン領域６０１は、ＷＬアドレス信号の１つに接続することができる。導電性材料５０３（たとえば、ＳＳＴ制御ゲート）は、図示しない他のメモリサポート回路（たとえば、ロウデコーダ）に接続することができる。
【００３７】
図６の機器のこのような実施態様の１つを図７において示す。図７は、ＳＳＴ６００を垂直配相互接続として組み込むことができる図６の機器の実施形態の概略図を示す。
【００３８】
概略図により、それぞれのデータラインＢＬ０、ＢＬ１におのおのが接続される複数のメモリセルのストリング７２０、７２１を示す。特定のメモリセル７１０の制御ゲートは、複数の制御ゲートドライバ７００の制御ゲートドライバとしての役割を果たす、図６のＳＳＴ６００の１つのソース／ドレイン接続部（たとえば、ソースドレイン領域）に接続することができる。ＳＳＴ６００制御ゲートドライバの他のソース／ドレイン接続部（たとえば、ソース／ドレイン領域）は、ＷＬアドレス信号Ｓ０に接続することができる。
【００３９】
複数の制御ゲートドライバ７００の特定の制御ゲートドライバを選択するためのロウデコーダ７０１は、複数の制御ゲートドライバ７００の制御ゲートに接続することができる。チャージポンプ７０２はまた制御ゲートドライバを付勢するために、電圧を生成するための複数の制御ゲートドライバ７００の制御ゲートに接続することができる。
【００４０】
図８は図６のＳＳＴ６００の実施形態と同様の実施形態を示すが、ＳＳＴ６００のチャネルの長さは基板の方向性エッチングによって変更することができる。ＳＳＴ６００が形成される凹部をエッチングにより作成し、チャネルの長さを短縮してＳＳＴ６００の電気特性を変更する。
【００４１】
図９Ａ〜９Ｃは、トランジスタ操作中に生成されたそれぞれの電界が隣接するＳＳＴの電気特性に影響を与えることができるように、互いに相対的に近接した複数のＳＳＴを有する実施形態の上面及び断面作用図を示す。図３の機器は、図７の概略図で示し、すでに述べた通り、相対的に近接する複数のＳＳＴを組み込むことができる。
【００４２】
図９Ａは、基板内に形成することができる、７個のＳＳＴの９００〜９０６の上面図を示す。ＳＳＴ９００〜９０６はそれぞれ、基板の上面に円形のソース／ドレイン領域９１０を、また基板の裏面に円形のソース／ドレイン領域９１３を含むことができる（図９Ｂを参照）。電気絶縁材料９１１（たとえば、酸化物、ＳｉＯ２）は、各開口部の側面をライニングし、導電性材料（たとえば、制御ゲート）９１２を基板及びソース／ドレイン領域９１０、９１３から分離することができる。
【００４３】
図９Ｂは、図９ＡのＳＳＴ９００、９０３、９０６を通る軸Ｘ−Ｘ’に沿った断面図を示す。この図は図９Ｃの作用図において示されるように、隣接するＳＳＴ９０１〜９０６によって作成することができる中央のＳＳＴ９００のための完全空乏型、低閾値チャネル領域を示す。
【００４４】
ＳＳＴ９００、９０３、９０６は、浅いトレンチ分離部（ＳＴＩ）９６０によって分離することができる。他の実施形態では、上部のＳＴＩ９６０のみ、底部のＳＴＩ９６０のみを利用するか、あるいは上部及び底部のＳＴＩ９６０のいずれも利用しない場合がある。
【００４５】
図９Ｃは、図９ＡのＳＳＴ９００〜９０６の上面作用図を示す。適切な付勢時に、外側のＳＳＴ９０１〜９０６（たとえば、アシストゲート）はおのおのが、それぞれの空乏領域９２０を中央のＳＳＴ９００の周囲に環状に生成する。中央のＳＳＴ９００に面する空乏領域９２０の約１２０°の弧９２１は、中央のＳＳＴ９００のチャネル領域に影響を与える。このように中央のＳＳＴ９００を囲む６個のＳＳＴの９０１〜９０６を用いて、外側のＳＳＴ９０１〜９０６のそれぞれからの空乏領域弧９２１は、中央のＳＳＴ９００のチャネル領域に３６０°の空乏効果を与えることができる。これにより、中央のＳＳＴ９００のチャネル領域のための閾値電圧Ｖｔｈを低減することができる。
【００４６】
図１０Ａ及び１０Ｂは、図３の機器に組み込むことができるトランジスタの別の実施形態を示す。この実施形態は小型サラウンド基板トランジスタ（Ｃ−ＳＳＴ）である。基板上に形成されるトランジスタと比較して狭いスペースを利用することができるように、このようなトランジスタは基板内に組み込むことができる。
【００４７】
図１０Ａは、基板１０００内で略環状に（たとえば、少なくとも部分的に囲む）形成されるドレイン１００１を示す。電気絶縁材料（たとえば、ゲートインシュレーター、酸化物、ＳｉＯ２）は、ドレイン１００１と実質的に略環状の制御ゲート１００３（たとえば、金属、ポリシリコン）との間で、略環状に形成される。他の電気絶縁材料１００５（たとえば、酸化物、ＳｉＯ２）は、制御ゲート１００３と、実質的にトランジスタの中央において環状にすることができる金属プラグ１００４との間で略環状に形成される。図１０Ｂの断面図において示されるように、第１の電気絶縁材料１００２及び第２の電気絶縁材料１００５は、１つのつながった電気絶縁材料とすることができる。
【００４８】
図１０Ｂは、Ｘ−Ｘ’軸に沿った図１０ＡのＣ−ＳＳＴの断面図を示す。この図は、基板１０００内に形成され、金属プラグ１００４に接続されたソース１０１０の追加を示す。このようにソース１０１０は、接続部として利用される金属プラグ１００４を通じて基板１０００の上面にアクセス可能である。
【００４９】
Ｃ−ＳＳＴの基板は、ｐ型バルクシリコン材料または他のいくつかの基板材料とすることができる。基板１０００がｐ型材料である場合に、ドレイン１００１及びソース１０１０はＮ＋ドープ領域とすることができる。別の実施形態において、基板１０００がｎ型材料である場合、ドレイン１００１及びソース１０１０はｐ型材料とすることができる。
【００５０】
図１１Ａ〜１１Ｈは、図１０Ａ及び１０ＢのＣ−ＳＳＴを形成するための製造過程の実施形態を示す。図１１Ａ及び１１Ｂはそれぞれ、基板１１０１内に形成される開口部１１００の上面及び断面図を示す。Ｘ−Ｘ’軸は開口部１１００を２分割して示され、製造過程の次のステップの断面図を示すために利用される。たとえば、図１１Ｂ、１１Ｄ、１１Ｆ及び１１Ｈは、Ｘ−Ｘ’軸に沿った過程の断面図を示す。
【００５１】
図１１Ｃ及び１１Ｄはそれぞれ、ゲートインシュレーター１１０２（たとえば、酸化物、ＳｉＯ２）が形成され、開口部１１００のライニングを行った後の開口部１１００の上面及び断面図を示す。１１０３が１１０２によって囲まれるように、制御ゲート材料１１０３（たとえば、ポリシリコン、金属）はゲートインシュレーター１１０２内に形成される。
【００５２】
図１１Ｅ及び１１Ｆはそれぞれ、ドレイン１１０５が基板１１０１内においてゲートインシュレーター１１０２の外周部の周囲で環状にドープされた後の上面及び断面図を示す。開口部１１０６は、制御ゲート材料１１０３内に形成されている。ソース１１０４は、開口部１１０６の底部において基板１１０１内にドープされる。
【００５３】
図１１Ｇ及び１１Ｈはそれぞれ、ゲート材料１１０３内の開口部の側面が電気絶縁材料（たとえば、酸化物、ＳｉＯ２）１１１０でライニングされた後の上面及び断面図を示す。ソース１１０４上の開口部１１０６の底部は電気絶縁材料１１１０を含まない。金属プラグ１１１１はその後、ソース１１０４に接触し、基板１１０１の上面の上に延在するように、開口部１１０６内に形成される。電気絶縁材料１１１０はまた、基板１１０１の上面の上に延在し、金属プラグ１１１１の延在する外面を実質的に包み込むことができる。
【００５４】
図１２Ａ〜１２Ｆは、Ｃ−ＳＳＴの別の実施形態を示す。先の実施形態の金属プラグが必要なくなるように、このＣ−ＳＳＴは、上面にソースを形成することができるリング型Ｃ−ＳＳＴとすることができる。
【００５５】
図１２Ａ及び１２Ｂはそれぞれ、円環状の開口部１２０１が基板１２００内に形成された後の上面及び断面図を示す。円環状の開口部１２０１は、基板材料の中央のピラー１２２０を基板１２００の上面に延在させる。
【００５６】
図１２Ｃ及び１２Ｄはそれぞれ、円環状の１２０１がゲートインシュレーター１２０３（たとえば、酸化物、ＳｉＯ２）でライニングされた後の上面及び断面図を示す。ゲートインシュレーター１２０３内の円環状の１２０１はその後、ゲート材料１２０４（たとえば、金属、ポリシリコン）で充填することができる。
【００５７】
図１２Ｅ及び１２Ｆはそれぞれ、ドレイン１２１０が基板１２００の上面において円環状の１２０１の周囲に環状にドープされた後の上面及び断面図を示す。ソース１２１１は、円環状の１２０１の中央の基板ピラー１２２０の上部においてドープすることができる。ドレイン１２１０及びソース１２１１は、基板がｐ型材料である場合にｎ型領域とすることができる。別の実施形態において、ドレイン１２１０及びソース１２１１は、基板がｎ型材料である場合にｐ型領域とすることができる。
【００５８】
図１３は、図３の機器の実施形態に組み込まれるようなＣ−ＳＳＴ１４００の実施形態を示す。例示の実施形態においてＣ−ＳＳＴ１３００は、メモリセルのストリング１３１２とともに利用される選択ゲート１３１１（たとえば、選択ゲートドレイン）のためのドライバトランジスタ（たとえば、ＨＶドライバ）として利用することができる。Ｃ−ＳＳＴ１３００は、ソースが基板１３０１の上面に形成される複数のメモリセルのストリング１３１２にアクセス可能であるように、基板１３０１内に形成されている。例示の実施形態においては、図１０Ａ及び１０Ｂの実施形態にあるように、Ｃ−ＳＳＴ１３００のソースは金属プラグを通じてアクセス可能である。別の実施形態では、図１２Ａ〜１２ＦのＣ−ＳＳＴの実施形態を利用する場合がある。
【００５９】
図１３の実施形態は、Ｃ−ＳＳＴ１３００が選択ゲート１３１１に接続して示されるのと実質的に同一の方法で追加のドライバトランジスタ（図示せず）に接続することができる複数のピラー１３１０を示す。これらのピラー１３１０は、ドライバトランジスタをメモリセル制御ゲート及び他の選択ゲート（たとえば、ソース選択ゲート）に接続するために利用することができる。この図はまた、データライン接触部１３１４を通じてメモリセルのストリングに接続されるデータライン１３１３を示す。
【００６０】
図１４Ａ〜１４Ｄは、ＳＳＴ１４５２の閾値電圧Ｖｔｈが隣り合うＳＳＴの１４５０、１４５１（たとえば、アシストゲート）によって変調することができるなどの、図６及び８の実施形態のサラウンド基板トランジスタ（ＳＳＴ）の潜在的利用を示す。このような実施形態は図３の機器において、データラインクランプトランジスタとして利用することができる。データラインのプリチャージ操作中、データラインクランプトランジスタの閾値電圧Ｖｔｈは低く変調される可能性がある。データラインの感知操作中、閾値電圧Ｖｔｈはチャージシェアの感知などのために高く変調される可能性がある。
【００６１】
図１４Ａ及び１４Ｃは、２つのアシストゲート１４５０、１４５１を利用するＳＳＴの上面作用図を示す。図１４Ｂ及び１４Ｄは、Ｘ−Ｘ’軸を通るＳＳＴの断面作用図を示す。例示の実施形態において、アシストゲート１４５０、１４５１はソース／ドレイン領域を有しない。これにより、レイアウト面積が削減される可能性がある。
【００６２】
図１４Ａ及び１４Ｂは、使用禁止（たとえば、電源の切れた）アシストゲート１４５０、１４５１を示す。このように、中央のＳＳＴ１４５２の周囲に空乏領域１４６０を作成するために、中央のＳＳＴ１４５２の付勢により高い閾値電圧Ｖｔｈを利用可能にすることができる。図１４Ｃ及び１４Ｄは、適切な付勢によって使用できる（たとえば、電源の入った）アシストゲート１４５０、１４５１を示す。中央のＳＳＴ１４５２においてより低い閾値電圧Ｖｔｈを利用することができるように、アシストゲート１４５０、１４５１の空乏領域１４６１、１４６２はそれぞれ、中央のＳＳＴ１４５２の周囲の完全空乏領域１４７０、１４７１とすることができる。
【００６３】
図１５では、シリコンから生成されたデータに利用して、ｘ軸に沿った閾値電圧Ｖｔｈに対するｙ軸に沿ったドレイン電流ログ（ＩＤ）の対数プロットを示す。このグラフは、アシストゲートが使用できない（たとえば、付勢＝低）場合、及びアシストゲートが使用できる（たとえば、付勢＝高）場合のそれぞれのために、Ｖｔｈに対するログ（ＩＤ）のプロット１５７０、１５７１を示す。アシストゲートが使用できる場合に閾値電圧を低減させることができることが分かる。
【００６４】
図１６は、図１４Ａ〜１４Ｄの実施形態を組み込むことができる図３の機器の実施形態の断面図を示す。例示の図１６の実施形態では、データラインのプリチャージ及び感知操作のためにデータラインクランプトランジスタの閾値電圧Ｖｔｈの変調を利用することができる。
【００６５】
図１６は、２つのアシストゲート１６０１、１６０２を有するデータラインクランプＳＳＴ１６００を示す。代替的な実施形態において、おおよその数のアシストゲートを利用してもよい。データラインクランプＳＳＴ１６００のドレイン／ソース領域１６１０の１つは、導体１６２１によってデータライン１６２０に接続することができる。データラインクランプＳＳＴ１６００の他のドレイン／ソース領域１６１１は、ページバッファドライバトランジスタ１６６０のドレイン／ソース領域１６５０に接続することができる。裏面の回路３０２の一部であるページバッファドライバ１６６０を上面の複数のメモリセルのストリング３００に選択的に接続するなどのために、データラインクランプＳＳＴ１６００を基板１６７０内で垂直配相互接続として利用することが可能であることが分かる。
【００６６】
図１６の実施形態は、例示のみの目的を有する。本明細書において開示するように、ＳＳＴは図１６において例示されるものとは異なるように利用することができる。たとえばＳＳＴは、図１７に示すようにチャージポンプ回路においてトランスファゲートとして利用することができる。
【００６７】
図１７は、ＳＳＴ１７００〜１７０３をトランスファゲートとして利用するチャージポンプ回路の実施形態の概略図を示す。図９Ａ〜９Ｃのアシストゲートの実施形態を利用すると、典型的な従来技術のチャージポンプトランスファゲートと比較してより低い閾値電圧Ｖｔｈを実現することができる。これによって、典型的な従来技術のチャージポンプよりも比較的高い効率性及び低い電力が可能になる。
【００６８】
図１８Ａ及び１８Ｂは、ＳＳＴのさらに別の実施形態を示す。図１８Ａは、ＳＳＴ１８００〜１８０３をコンデンサとして利用することができるチャージポンプの概略図を示す。また、ＳＳＴはダイオード接続されたトランジスタＭ０〜Ｍ４として利用することができる。図１８Ｂの実施形態において、コンデンサ１８００〜１８０３及びダイオード接続されたトランジスタＭ０〜Ｍ４は、基板３０１内で形成されたＳＳＴである。
【００６９】
図１９Ａ〜１９Ｇは、図３の機器のための基板などの基板内でサラウンドゲートトランジスタ（ＳＧＴ）を形成するための過程フローを示す。ＳＧＴは接触部が基板１９００の上面を通じてアクセス可能であるように形成され、次のステップにおいて複数のメモリセルのストリングに接続される。結果として得られたトランジスタは、典型的な従来技術のＳＧＴと比較して相対的に狭いスペースを有することができるプログラム及び消去電圧のための、比較的高い電圧（たとえば、約１５〜２０Ｖ）のサラウンドゲートトランジスタ（ＨＶ−ＳＧＴ）として利用することができる。
【００７０】
図１９Ａに示されるように、当過程は、電気絶縁材料（たとえば、酸化物、ＳｉＯ２）で充填することができる複数の開口部（たとえば、トレンチ１９１０〜１９１３）を形成することにより、基板１９００内にトレンチ分離部を作成することができる。図１９Ｂは、基板１９００内に形成された様々なイオン注入及び拡散領域１９２０〜１９２３を示す。たとえば第１の２つの分離トレンチ１９１０、１９１１の間に、ｎチャネルＨＶ−ＳＧＴゲート１９２０を形成することができる。第２の２つの分離トレンチ１９１２、１９１３の間に、ｐチャネルＨＶ−ＳＧＴゲート１９２１を形成することができる。ｐウェル１９２２は追加の回路のために一方の領域において形成することができ、一方ｎウェル１９２３は追加の回路のために他方の領域において形成することができる。
【００７１】
図１９Ｃは、ｎチャネルゲート１９２０内に形成される開口部（たとえば、トレンチ１９３０）及びｐチャネルゲート１９２１内で形成される開口部（たとえば、トレンチ１９３１）を示す。トレンチ１９３０、１９３１はそれぞれ、電気絶縁材料１９３２、１９３３（たとえば、酸化物、ＳｉＯ２）でライニングすることができる。
【００７２】
図１９Ｄは、形成されたゲートの逆導電性を有する半導体材料（たとえば、ポリシリコン）で充填される、インシュレーターによってライニングされたトレンチ１９３０、１９３１を示す。すなわち、ｎチャネルゲート１９２０内のトレンチ１９３０はｐドープ半導体材料１９３４で充填することができ、一方ｐチャネルゲート１９２１内のトレンチ１９３１はｎドープ半導体材料１９３５で充填することができる。半導体材料１９３４、１９３５は最終的にそれぞれのＨＶ−ＳＧＴのためのチャネル領域としての役割を果たすことができる。ソース１９３６、１９３７（たとえば、それぞれＮ＋及びｐ＋）はその後、それぞれの半導体材料１９３４、１９３５の上部において形成することができる。
【００７３】
図１９Ｅは、基板１９００内に形成される、結果として得られたＨＶ−ＳＧＴ１９５０、１９５１を示す。複数のメモリセルのストリング３００は、基板１９００上に形成することができる。この場合、複数のメモリセルのストリング３００は、ｐウェル１９２２及びｎウェル１９２３上に形成することができる。ＨＶ−ＳＧＴ１９５０の１つは、ドライバトランジスタ（たとえば、制御ゲートドライバ）として利用するために、導体１９６０を通じて複数のメモリセルのストリング３００に接続することができる。機械的支持体１９６１は、複数のメモリセルのストリング３００上に形成することができる。先の実施形態のように、機械的支持体１９６１は一時的または永続的とすることができる。
【００７４】
図１９Ｆは、基板１９００の一部を取り除く研磨過程の結果を示す。この過程により、ＨＶ−ＳＧＴ１９５０、１９５１の裏面ならびにｐウェル１９２２及びｎウェル１９２３が露出する。ある実施形態において、基板１９００は約２μｍに削減することができる。他の実施形態において、他の厚さを利用することができる。
【００７５】
図１９Ｇは、ドレイン１９７０、１９７１（たとえば、それぞれＮ＋及びｐ＋）それぞれのＨＶ−ＳＧＴ１９５０、１９５１の半導体材料１９３４、１９３５の露出端において形成することができることを示す。それぞれのＨＶ−ＳＧＴ１９５０、１９５１のゲート１９２０、１９２１を付勢するために利用することができるようなゲート接触部１９７２、１９７３（たとえば、それぞれｐ＋及びｎ＋）もまた形成することができる。追加の回路１９９０、１９９１は、それぞれのウェル１９２２、１９２３を通じてアクセスすることができる基板１９００の裏面に形成することができる。
【００７６】
図２０は、図１９Ａ〜１９ＧのＨＶ−ＳＧＴ１９５０、１９５１の別の実施形態を示す。図２０の実施形態において、裏面のドレイン１９７０、１９７１及びゲート接触部１９７２、１９７３の形成前にチャネル領域の長さを短縮するために、エッチング過程（たとえば、方向性エッチング）を利用することができる。
【００７７】
図２１は、データライン及びアクセスラインが複数のメモリセルのストリング３００の上面のみではなく、基板の両側に位置することができる実施形態の断面図を示す。図２１は、ローカルデータライン２１００が垂直配相互接続としての役割を果たすトランジスタ２１０２（たとえば、ＨＶ−ＳＳＴ）に、トランジスタの上面のソース／ドレイン２１０３に接続された導体２１０１を通じて接続されることを示す。トランジスタの裏面のソース／ドレイン２１０４は、グローバルデータライン（図示せず）及びローカルデータラインラッチ２１０６の両方に接続される。
【００７８】
図２２は、図２１の断面図の概略図を示す。この図は、複数のメモリセルのストリング３００に接続されたローカルデータラインラッチ２１０６に接続されるグローバルデータライン２２００を示す。複数のメモリセルのストリング３００は基板の上面にある。ラッチ２１０６及びグローバルデータライン２２００は基板の裏面にある。基板の裏面のラッチ２１０６は、基板内に形成されるＨＶ−ＳＳＴ２１０２によって複数のメモリセルのストリングに接続される。このような実施形態では、マルチページ読み取り及びプログラム操作、ならびに、グローバルデータラインを同一のサブアレイ内の複数のローカルデータラインで共有することが可能になる。
【００７９】
図２３は、底部のデータライン構造を有する基板の上面に形成された複数のメモリセルのストリングの断面図を示す。ソース２３００は基板から最も遠い複数のメモリセルのストリングの上部に示され、一方データライン２３０１は基板と複数のメモリセルのストリングとの間の複数のメモリセルのストリングの底部にある。データラインは、基板内に形成されたＨＶ−ＳＳＴ２３０２の上面のソース／ドレイン領域２３０４に接続される。裏面のソース／ドレイン領域２３０５はページバッファ回路２３０６に接続される。ＨＶ−ＳＳＴ２３０７の制御ゲートは、データラインクランプゲート（図示せず）に接続される。
【００８０】
機器はたとえば、回路、集積回路ダイ、メモリ装置、メモリアレイまたは、他の構造の間に回路、ダイ、装置若しくはアレイを含むシステムであってもよい。
【００８１】
結論
１つ以上の実施形態に、たとえばサポート回路が直面するサーマルバジェットの低減に役立つ、基板の裏面にサポート回路を有する機器が含まれる。これにより、複数のメモリセルのストリングを形成することがまず可能になり、その後、熱感応性がより高い可能性のあるサポート回路（たとえば、ＣＭＯＳ）を基板の裏面に形成することができる。
【００８２】
本明細書にて特定の実施形態を例示し、説明したが、同一の目的を達成するべく計算された任意の配置が示される特定の実施形態に置き換わってもよいことを当業者は認めるであろう。多くの改変が当業者にとって明らかとなる。したがって、この応用はあらゆる改変及び変形を網羅することを意図するものである。
【図１】
0006367956.tif 000002
【図２】
0006367956.tif 000003
【図３】
0006367956.tif 000004
【図４】
0006367956.tif 000005
【図５Ａ】
0006367956.tif 000006
【図５Ｂ】
0006367956.tif 000007
【図５Ｃ】
0006367956.tif 000008
【図５Ｄ】
0006367956.tif 000009
【図５Ｅ】
0006367956.tif 000010
【図５Ｆ】
0006367956.tif 000011
【図５Ｇ】
0006367956.tif 000012
【図６】
0006367956.tif 000013
【図７】
0006367956.tif 000014
【図８】
0006367956.tif 000015
【図９Ａ】
0006367956.tif 000016
【図９Ｂ】
0006367956.tif 000017
【図９Ｃ】
0006367956.tif 000018
【図１０Ａ】
0006367956.tif 000019
【図１０Ｂ】
0006367956.tif 000020
【図１１Ａ】
0006367956.tif 000021
【図１１Ｂ】
0006367956.tif 000022
【図１１Ｃ】
0006367956.tif 000023
【図１１Ｄ】
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【図１１Ｅ】
0006367956.tif 000025
【図１１Ｆ】
0006367956.tif 000026
【図１１Ｇ】
0006367956.tif 000027
【図１１Ｈ】
0006367956.tif 000028
【図１２Ａ】
0006367956.tif 000029
【図１２Ｂ】
0006367956.tif 000030
【図１２Ｃ】
0006367956.tif 000031
【図１２Ｄ】
0006367956.tif 000032
【図１２Ｅ】
0006367956.tif 000033
【図１２Ｆ】
0006367956.tif 000034
【図１３】
0006367956.tif 000035
【図１４Ａ】
0006367956.tif 000036
【図１４Ｂ】
0006367956.tif 000037
【図１４Ｃ】
0006367956.tif 000038
【図１４Ｄ】
0006367956.tif 000039
【図１５】
0006367956.tif 000040
【図１６】
0006367956.tif 000041
【図１７】
0006367956.tif 000042
【図１８Ａ】
0006367956.tif 000043
【図１８Ｂ】
0006367956.tif 000044
【図１９Ａ】
0006367956.tif 000045
【図１９Ｂ】
0006367956.tif 000046
【図１９Ｃ】
0006367956.tif 000047
【図１９Ｄ】
0006367956.tif 000048
【図１９Ｅ】
0006367956.tif 000049
【図１９Ｆ】
0006367956.tif 000050
【図１９Ｇ】
0006367956.tif 000051
【図２０】
0006367956.tif 000052
【図２１】
0006367956.tif 000053
【図２２】
0006367956.tif 000054
【図２３】
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