(57)【特許請求の範囲】
【請求項１】
半導体装置構造を仮想的に製作するコンピュータにより実行可能な指示を有する非一過性のコンピュータ読み取り可能媒体であって、前記指示が実行されると計算装置に、
仮想的に製作されるべき半導体装置構造についてプロセスエディタにおいてプロセスシーケンスの選択を受信する処理と、
前記構造に対する２Ｄ設計データにおけるレイヤにユーザ供給された測定ロケータ形状を追加する処理と、
前記プロセスシーケンスにユーザ供給された仮想計測測定ステップを挿入する処理であって、前記仮想計測測定ステップは前記ロケータ形状を用いて測定が行われるべき前記プロセスシーケンスにおける瞬間を示す、処理と、
前記プロセスシーケンスおよび前記２Ｄ設計データを用いて前記構造に対する仮想製作ランを前記計算装置で実施する処理であって、前記仮想製作ランは３Ｄ構造モデルを構築する、処理と、
前記仮想製作ランの前記仮想計測測定ステップから生成された仮想計測測定データをエクスポートする処理であって、仮想計測ステップは前記ロケータ形状を用いる、処理とを実施させる、コンピュータ読み取り可能媒体。
【請求項２】
前記指示が実行されると、更に、前記計算装置に、前記ユーザが前記エクスポートされた仮想計測測定データを見ることに続いて前記プロセスシーケンスまたは前記２Ｄ設計データに対するユーザ供給された変更を受信する処理を実施させる、請求項１記載の媒体。
【請求項３】
前記指示が実行されると、更に、前記計算装置に、
前記変更を用いて前記半導体装置構造に対して追加的な仮想製作ランを実施する処理と、
前記追加的な仮想製作ラン中に生成された仮想計測測定データをエクスポートする処理とを実施させる、請求項２記載の媒体。
【請求項４】
前記指示が実行されると、更に、前記計算装置に、
前記仮想製作ランからの仮想計測測定データと対応する物理的製作ラン中に取られた測定とを比較する処理と、
前記比較に基づいて前記プロセスシーケンスにおけるプロセスパラメータを調節して前記プロセスシーケンスを校正するユーザの指示を受信する処理とを実施させる請求項１記載の媒体。
【請求項５】
前記指示が実行されると、更に、前記計算装置に、
前記プロセスシーケンスまたは前記２Ｄ設計データに対する一組のパラメータ変動の特定を受信する処理と、
前記パラメータ変動を用いて複数の３Ｄ構造モデルを構築する仮想実験において複数の仮想製作ランを実施する処理と、を実施させ、
前記仮想計測測定データは各パラメータ変動に対して生成される、請求項１記載の媒体。
【請求項６】
各パラメータ変動に対して生成された前記仮想計測測定データは解析されてユーザに提示される、請求項５記載の媒体。
【請求項７】
前記パラメータ変動の組はプロセスシーケンスのために設けられ、前記プロセスシーケンスは、前記仮想製作ランからの前記仮想計測測定データと対応する物理的製作ランに対して取られた測定とを比較し、前記比較に基づいてプロセスパラメータを調節することで予め校正される、請求項５記載の媒体。
【請求項８】
半導体装置構造を仮想的に製作する計算装置で実施される方法であって、
仮想的に製作されるべき半導体装置構造についてプロセスエディタにおいてプロセスシーケンスの選択を受信するステップと、
前記構造に対する２Ｄ設計データにおけるレイヤにユーザ供給された測定ロケータ形状を追加するステップと、
前記プロセスシーケンスにユーザ供給された仮想計測測定ステップを挿入するステップであって、前記仮想計測測定ステップは前記ロケータ形状を用いて測定が行われるべき前記プロセスシーケンスにおける瞬間を示す、ステップと、
前記プロセスシーケンスおよび前記２Ｄ設計データを用いて前記半導体装置構造に対する仮想製作ランを前記計算装置で実施するステップであって、前記仮想製作ランは３Ｄ構造モデルを構築する、ステップと、
前記仮想製作ランの前記仮想計測測定ステップから生成された仮想計測測定データをエクスポートするステップであって、仮想計測ステップは前記ロケータ形状を用いるステップと、を備える、方法。
【請求項９】
前記ユーザが前記エクスポートされた仮想計測測定データを見ることに続いて前記プロセスシーケンスまたは前記２Ｄ設計データに対するユーザ供給された変更を受信するステップを更に備える、請求項８記載の方法。
【請求項１０】
前記ユーザ供給された変更を用いて前記半導体装置構造に対して追加的な仮想製作ランを実施するステップと、
前記追加的な仮想製作ラン中に生成された仮想計測測定データをエクスポートするステップと、を更に備える請求項９記載の方法。
【請求項１１】
前記仮想製作ランからの仮想計測測定データと対応する物理的製作ラン中に取られた測定とを比較するステップと、
前記比較に基づいて前記プロセスシーケンスにおけるプロセスパラメータを調節して前記プロセスシーケンスを校正するステップと、を更に備える請求項８記載の方法。
【請求項１２】
前記プロセスシーケンスまたは前記２Ｄ設計データに対する一組のパラメータ変動の特定を受信するステップと、
前記パラメータ変動を用いて複数の３Ｄ構造モデルを構築する仮想実験において複数の仮想製作ランを実施するステップと、を更に備え、
前記仮想計測測定データは各パラメータ変動に対して生成される、請求項８記載の方法。
【請求項１３】
各パラメータ変動に対して生成された前記仮想計測測定データは解析されてユーザに提示される、請求項１２記載の方法。
【請求項１４】
前記パラメータ変動の組はプロセスシーケンスのために設けられ、前記プロセスシーケンスは、前記仮想製作ランからの前記仮想計測測定データと対応する物理的製作ランに対して取られた測定とを比較し、前記比較に基づいてプロセスパラメータを調節することで予め校正される、請求項１２記載の方法。
【請求項１５】
プロセッサを有し、３Ｄモデリング・エンジンで入力データを受信するよう構成される計算装置であって、前記入力データは仮想的に製作されるべき半導体装置構造に対する２Ｄ設計データおよびプロセスシーケンスを含み、前記プロセスシーケンスは前記２Ｄ設計データに追加されたロケータ形状を用いて測定が行われるべき前記プロセスシーケンスにおける瞬間を示すユーザ供給された仮想計測測定ステップを含み、半導体装置構造に対する仮想製作ランの前記仮想計測測定ステップの実行により仮想計測測定データが生成される、計算装置と、
前記計算装置と通信し、ユーザに前記仮想計測測定データを表示する表示面とを備える仮想製作システム。
【請求項１６】
前記仮想製作ランにおける前記プロセスシーケンスは、前記仮想製作ランからの前記仮想計測測定データと対応する物理的製作ラン中に取られた測定とを比較し、前記比較に基づいて前記プロセスシーケンスにおけるプロセスパラメータを調節することで校正される、請求項１５記載の仮想製作システム。
【請求項１７】
前記仮想製作ラン中に生成された３Ｄ構造モデルを表示する３Ｄビューアを更に有する、請求項１５記載の仮想製作システム。
【請求項１８】
仮想実験において複数の３Ｄ構造モデルを構築する複数の仮想製作ランは、前記プロセスシーケンスまたは前記２Ｄデータに対するパラメータ変動の組を用いて実施され、前記仮想計測測定データは各パラメータ変動に対して生成される、請求項１５記載の仮想製作システム。
【請求項１９】
複数の仮想製作ランを平行に実施する複数のコアまたはプロセッサを更に備える、請求項１８記載の仮想製作システム。
【請求項２０】
階層的な材料データベースを更に備える、請求項１８記載の仮想製作システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１３年３月１４日に出願された「予測３Ｄ仮想製作システムおよび方法」なる名称の米国特許出願第１３／８３１，４４０号の優先権を主張し、その内容を本願では全体的に組み込む。
【背景技術】
【０００２】
垂直統合型デバイスメーカー（ＩＤＭ）や独立法人における半導体開発機構は、ウェハ（「ウェハ」とは半導体材料の薄片であり、常にではないがしばしばシリコン結晶よりなる）から販売するチップ（集積回路（ＩＣ））を製作するために使用されるプロセス操作の統合シーケンスを開発するために相当なリソースを消費している。リソースの大部分は、実験ウェハや関連測定、計測学（「計測学」とは半導体産業で実施される特別な種類の測定）や特徴構造を製作するために使用され、全て統合プロセスが所望の半導体装置構造を作ることを確実にすることを目的としている。これら実験ウェハは、試行錯誤スキームにおいて使用されて、装置構造の製作について個別のプロセスを開発し、更に、全体の統合プロセスフローを開発する。先端技術のノードプロセスフローの複雑性が増したことにより、実験的製作ランの大部分は結果として負のまたはヌルの特徴結果を生ずる。これら実験的ランの持続時間は「ファブ」（製作環境）において数週間から数か月と長く、各実験ウェハは３０００ドルから１０，０００ドルと高価である。ＦｉｎＦＥＴ、ＴｒｉＧａｔｅ、高Ｋ／金属Ｇａｔｅ、埋め込み式メモリおよび先端パターニング等の最近の半導体技術の進化は、統合半導体製作プロセスの複雑性を飛躍的に増加させた。この試行錯誤的な実験的計測学を用いた技術開発の費用および持続時間も同時に増加した。
【０００３】
実験ウェハを製作することに消費される努力を軽減することを目的として、半導体装置構造をモデル化するために、従来の機械式コンピュータ支援設計（ＣＡＤ）ツールや特殊技術（ＴＣＡＤ）ツールを用いる試みもなされた。汎用的な機械式ＣＡＤツールは、材料の追加や除去、実際のファブで行われる修正プロセスを自動的に模倣しないため不十分とされた。一方で、ＴＣＡＤツールは拡散およびインプラントプロセス中に起こる材料組成の変化をシミュレートするフィジックスベースのモデリングプラットホームであるが、統合プロセスフローを有する他のプロセス中に行われる材料の全ての追加および除去の効果はシミュレートできない。典型的には、３Ｄ装置構造は、ＴＣＡＤの出力ではなく入力である。更に、プロセスのフィジックスベースのシミュレーションに必要となるデータ量や計算により、ＴＣＡＤシミュレーションはチップ上の非常に小さい領域に実質的に制限され、多くの場合、単一のトランジスタだけを含んでいる。最新式の半導体製作技術では、多くの統合に関する課題は、統合プロセスフローにおいて広く分離され得るプロセス間の相互作用や、完全な技術一式（トランジスタ、レジスタ、キャパシタ、メモリ、等）を有する多数の異なる装置と回路の懸念に関わる。システムおよびランダムな効果の両方から生ずる構造的欠陥は、新しいプロセス技術ノードを製品化するための時間におけるリミッタである。このように、機械式ＣＡＤまたはＴＣＡＤとは異なるモデリングプラットホームやアプローチが、より広い懸念範囲を網羅し、構造的に予測可能な方法で統合プロセスフロー全体をモデリングするために必要である。
【０００４】
半導体装置構造に対する仮想製作環境は、従来の試行錯誤の物理的実験で可能な費用および速さよりもより低い費用且つ速い速さでの半導体プロセス開発を実施するためのプラットホームを提供する。従来のＣＡＤやＴＣＡＤ環境に対して、仮想製作環境は、統合プロセスフローを仮想的にモデリングし、完全な技術一式を備える全ての装置および回路の完全な３Ｄ構造を予測することが可能である。仮想製作は、その最も簡単な形態として、２Ｄ設計データ（マスクまたはレイアウト）の形態にある対象設計と統合プロセスシーケンスの説明を組み合わせ、実際の／物理的な製作ランから予想される結果を予測できる３Ｄ構造モデルを作成するものとして説明できる。３Ｄ構造モデルは、チップまたはチップの一部を有する材料、インプラント、拡散等の多層の幾何学的に正確な３Ｄ形状を含む。仮想製作は、主として幾何学的な方法で行われるが、該関連する幾何学は製作プロセスのフィジックスによって指示される。抽象（フィジックスベースのシミュレーションよりも）の構造レベルでモデリングが実施されることにより、構造モデルの構成が飛躍的に加速され、回路レベルの面積スケールで完全な技術のモデリングが可能となる。そのため、仮想製作環境の使用は、プロセス予測の迅速な検証、および、統合プロセスシーケンスと２Ｄ設計データとの間の複雑な相互関係の視覚化が可能となる。
【発明の概要】
【０００５】
本発明の実施形態により、従来の物理的製作環境や以前の仮想製作環境よりも有益な、半導体装置構造の発展に対する仮想製作環境の使用が可能となる。プロセスシーケンスに一つ以上の仮想計測測定ステップが挿入されることにより、２Ｄ設計データにおいて先に特定された場所においてモデル化された構造から仮想計測測定データが収集され得る。収集された仮想計測測定データは、仮想製作プロセスシーケンスを改良するために、自動化データ分析ツールに、または、ユーザへの提示のために表示部にエクスポートされる。更に、収集された仮想計測測定データは、対応する物理的製作プロセスからの物理的測定の限定されたサブセットと共に使用されることで、得られる結果がより物理的に予測可能となるよう仮想製作環境を校正する。追加的には、本発明の実施形態により、費用の面で物理的製作環境ではなし得なかった方法で多数のモデルを構築し結果を比較することで統合プロセスシーケンスにおける全てのプロセスに対するプロセスパラメータの様々な値が探索される、仮想製作環境における仮想実験の実行が可能となる。
【０００６】
一実施形態では、半導体装置構造を仮想的に製作する計算装置で実施される方法は、仮想的に製作されるべき半導体装置構造についてプロセスエディタにおいてプロセスシーケンスの選択を受信するステップと、構造に対する２Ｄ設計データにおけるレイヤにユーザ供給された測定ロケータ形状を追加するステップとを有する。プロセスシーケンスにユーザ供給された仮想計測測定ステップが挿入される。仮想計測測定ステップは、ロケータ形状を用いて測定が行われるべきプロセスシーケンスにおける瞬間を示す。該方法は、プロセスシーケンスおよび２Ｄ設計データを用いて半導体装置構造に対する仮想製作ランを計算装置で実施し、半導体装置の３Ｄ構造モデルを構築する。該方法は、更に、
仮想製作ランの仮想計測測定ステップから生成された仮想計測測定データをエクスポートするステップを有し、仮想計測ステップはロケータ形状を用いる。
【０００７】
別の実施形態では、仮想製作システムは、プロセッサを含み、３Ｄモデリング・エンジンに対する入力データを受信するよう構成される計算装置を有する。入力データは仮想的に製作されるべき半導体装置構造に対する２Ｄ設計データおよびプロセスシーケンスを含む。プロセスシーケンスは、２Ｄ設計データに追加されたロケータ形状を用いて測定が行われるべきプロセスシーケンスにおける瞬間を示すユーザ供給された仮想計測測定ステップを含む。半導体装置構造に対する仮想製作ランの仮想計測測定ステップの実行により仮想計測測定データが生成される。システムは、更に、計算装置と通信し、ユーザに仮想計測測定データを表示する表示面を有する。
【図面の簡単な説明】
【０００８】
本明細書に組み込まれその一部を構成する添付の図面は、本発明の一つ以上の実施形態を例示し、説明と併せて本発明を説明する補助をなす。図中、
【０００９】
【図１】図１は、本発明の実施形態を実施するに好適な模範的な仮想製作環境を示す。
【図２】図２は、本発明の実施形態において利用される模範的な仮想製作コンソールを示す。
【図３】図３は、本発明の実施形態において利用される模範的なレイアウトエディタを示す。
【図４】図４は、本発明の実施形態において利用される模範的なプロセスエディタを示す。
【図５】図５は、仮想計測測定データを生成するために本発明の実施形態によって後続される模範的なステップのシーケンスを示す。
【図６】図６は、本発明の実施形態において利用される模範的な３Ｄビューアを示す。
【図７】図７は、本発明の実施形態によって生成される仮想計測測定データの模範的な表示を示す。
【図８】図８は、仮想製作環境においてプロセスシーケンスを校正するよう本発明の実施形態によって後続される模範的なステップのシーケンスを示す。
【図９】図９は、多数の半導体装置構造モデルに対して仮想計測測定データを生成する仮想実験をセットアップし実施するよう、本発明の実施形態によって後続される模範的なステップのシーケンスを示す。
【図１０】図１０は、本発明の実施形態における仮想実験についてプロセスパラメータを提供するために使用される模範的なパラメータエクスプローラを示す。
【図１１】図１１は、本発明の実施形態における仮想実験において生成された仮想計測データの模範的な表形式にフォーマット化された表示を示す。
【図１２】図１２は、本発明の実施形態における仮想実験によって生成された仮想計測データの模範的なグラフ表示を示す。
【図１３】図１３Ａ乃至図１３Ｃは、本発明の多エッチングプロセスによる等方性、テーパー、および、スパッタリングのエッチング挙動の効果をそれぞれ示す。
【図１４Ａ】図１４Ａは、エッチング速さを局所的な表面配向の関数として定義するよう、本発明の実施形態によって利用される模範的な経験的に決定された単一材料の速さ関数を示す。
【図１４Ｂ】図１４Ｂは、エッチング速さを局所的な表面配向の関数として定義するよう、本発明の実施形態によって利用される模範的な経験的に決定された単一材料の速さ関数を示す。
【図１４Ｃ】図１４Ｃは、エッチング速さを局所的な表面配向の関数として定義するよう、本発明の実施形態によって利用される模範的な経験的に決定された単一材料の速さ関数を示す。
【図１５Ａ】図１５Ａは、多エッチングプロセスステップに関する情報を表示する模範的なプロセスエディタを示す。
【図１５Ｂ】図１５Ｂは、本発明の実施形態において図１５Ａの多エッチングステップを実施する仮想製作によって生成された関連する前及び後の３Ｄ構造モデルを示す。
【図１５Ｃ】図１５Ｃは、本発明の実施形態において図１５Ａの多エッチングステップを実施する仮想製作によって生成された関連する前及び後の３Ｄ構造モデルを示す。
【図１６】図１６は、仮想製作環境において多エッチングプロセスステップを作成し実施するために本発明の実施形態によって後続される模範的なステップのシーケンスを示す。
【図１７】図１７は、本発明の仮想製作環境において使用される３Ｄ座標系に対してウェハ内の結晶格子の配向を定めるシリコンウェハに対する入力パラメータを表示する模範的なプロセスエディタを示す。
【図１８Ａ】図１８Ａは、結晶材料の選択エピタキシープロセスステップのモデリング成長に関する情報を表示する模範的なプロセスエディタを示す。
【図１８Ｂ】図１８Ｂは、エッチング可能な表面の全ての可能な配向に対するエッチング速度、および、本発明の実施形態において選択エピタキシープロセスステップを実施する仮想製作によって生成された３Ｄモデルビューを示す３Ｄグラフを示す。
【図１８Ｃ】図１８Ｃは、エッチング可能な表面の全ての可能な配向に対するエッチング速度、および、本発明の実施形態において選択エピタキシープロセスステップを実施する仮想製作によって生成された３Ｄモデルビューを示す３Ｄグラフを示す。
【図１９Ａ】図１９Ａは、結晶シード材料と非結晶の隣接材料を有し、本発明の選択エピタキシープロセスを受ける構造の模範的な概略断面図である。
【図１９Ｂ】図１９Ｂは、結晶シード材料と非結晶の隣接材料を有し、本発明の選択エピタキシープロセスを受ける構造の模範的な概略断面図である。
【図１９Ｃ】図１９Ｃは、結晶シード材料と非結晶の隣接材料を有し、本発明の選択エピタキシープロセスを受ける構造の模範的な概略断面図である。
【図１９Ｄ】図１９Ｄは、結晶シード材料と非結晶の隣接材料を有し、本発明の選択エピタキシープロセスを受ける構造の模範的な概略断面図である。
【図２０】図２０は、選択エピタキシーを実施するために本発明の実施形態によって後続される模範的なステップのシーケンスを示す。
【図２１Ａ】図２１Ａは、本発明の実施形態によって実施される隣接する非結晶材料上の過成長を伴うエピタキシャル成長の模範的なシミュレーションを示す。
【図２１Ｂ】図２１Ｂは、本発明の実施形態によって実施される隣接する非結晶材料上の過成長を伴うエピタキシャル成長の模範的なシミュレーションを示す。
【図２１Ｃ】図２１Ｃは、本発明の実施形態によって実施される隣接する非結晶材料上の過成長を伴うエピタキシャル成長の模範的なシミュレーションを示す。
【図２１Ｄ】図２１Ｄは、本発明の実施形態によって実施される隣接する非結晶材料上の過成長を伴うエピタキシャル成長の模範的なシミュレーションを示す。
【図２２Ａ】図２２Ａは、２Ｄ設計データに対する２Ｄ設計ルールの従来の適用法を示す。
【図２２Ｂ】図２２Ｂは、２Ｄ設計データに対する２Ｄ設計ルールの従来の適用法を示す。
【図２２Ｃ】図２２Ｃは、２Ｄ設計データに対する２Ｄ設計ルールの従来の適用法を示す。
【図２２Ｄ】図２２Ｄは、２Ｄ設計データに対する２Ｄ設計ルールの従来の適用法を示す。
【図２３】図２３は、本発明の実施形態におけるプロセスシーケンスに挿入された電気ネットアイソレーションに対する模範的な３ＤＤＲＣを示す。
【図２４】図２４は、本発明の実施形態によって実施される電気ネットアイソレーションチェックである３ＤＤＲＣの違反を示す模範的な３Ｄビューを３Ｄビューアに示す。
【図２５】図２５は、本発明の実施形態によって実施される最小接触面積チェックである３ＤＤＲＣの違反を示す模範的な３Ｄビューを３Ｄビューアに示す。
【図２６】図２６は、仮想製作環境において３ＤＤＲＣを実施するために、本発明の実施形態によって後続される模範的なステップのシーケンスを示す。
【発明を実施するための形態】
【００１０】
本発明の好ましい形態は、半導体装置構造の開発に対してより速く、より経済的なアプローチを提供することである。仮想計測学測定データの使用を含むよう仮想製作環境を向上することで、装置構造に対するプロセスまたはプロセスシーケンスにおける変更の効果が決定され、最適化された製作シーケンスにつながる。更に、仮想製作ランから生成される仮想計測データと物理的製作環境において実施された測定のサブセットとが比較されることで仮想製作環境を校正することにより、本発明の仮想製作環境は、モデル装置構造を生成する際に益々物理的に予測可能となる。更には、本発明の仮想製作環境において仮想実験を行うことで、物理的製作環境において経済的にも物理的にも実現可能でない方法でプロセス全体と関心のある設計スペースを覆うよう様々な範囲のプロセスパラメータおよび設計パラメータの変動を用いて多数の装置構造モデルを生成することができる。
【００１１】
図１は、本発明の実施形態を実施するに好適な模範的な仮想製作環境１を示す。仮想製作環境１は、ユーザ２によってアクセスされる計算装置１０を含む。計算装置１０は、表示部１２０と通信している。表示部１２０は、計算装置１０の一部である表示スクリーンでもよいし、計算装置１０と通信している別個の表示装置または表示スクリーンでもよい。計算装置１０は、ＰＣ、ラップトップ・コンピュータ、タブレット式計算装置、サーバー、または、プロセッサ１１を具備し、３Ｄモデリング・エンジン７５（以下に説明する）の動作を支援することができる何等かの他の計算装置でもよい。プロセッサは、一つ以上のコアを有してもよい。計算装置１０は、限定的でないが、ランダム・アクセス・メモリ（ＲＡＭ）１２、読み取り専用メモリ（ＲＯＭ）１３、および、ハード・ドライブ１４等の揮発、および、不揮発記憶部を含んでもよい。計算装置１０は、他の計算装置と通信することができるようネットワーク・インターフェース１５を具備してもよい。
【００１２】
計算装置１０は、３Ｄモデリング・エンジン７５を含む仮想製作アプリケーション７０を記憶し実行し得る。３Ｄモデリング・エンジン７５は、半導体装置構造を仮想的に製作する際に使用されるアルゴリズム１（７６）、アルゴリズム２（７７）、アルゴリズム３（７８）等の一つ以上のアルゴリズムを含んでもよい。３Ｄモデリング・エンジン７５は、半導体装置構造モデルデータ９０を生成する仮想製作「ラン」を実施するために入力データ２０を受け付けてもよい。仮想製作アプリケーション７０と３Ｄモデリング・エンジン７５は、仮想製作ランの結果を作成し表示するために使用される幾つかのユーザ・インタフェースおよびビューを生成してもよい。例えば、仮想製作アプリケーション７０と３Ｄモデリング・エンジン７５は、仮想製作ランを作成するために使用されるレイアウトエディタ１２１、プロセスエディタ１２２、および、仮想製作コンソール１２３を表示してもよい。仮想製作アプリケーション７０と３Ｄモデリング・エンジン７５は、仮想製作ランの結果と、半導体装置構造の仮想製作中に３Ｄモデリング・エンジン７５によって生成される３Ｄ構造モデルをそれぞれ表示する表形式の、および、グラフ形式の計測結果のビュー１２４および３Ｄビュー１２５を表示してもよい。
【００１３】
入力データ２０は、２Ｄ設計データ３０とプロセスシーケンス４０の両方を含む。プロセスシーケンス４０は、多数のプロセスステップ４３、４４、４７、４８、および、４９よりなる。本願で更に説明するように、プロセスシーケンス４０は、一つ以上の仮想計測学測定プロセスステップ４５を含んでもよい。プロセスシーケンス４０は、一つ以上のプロセスステップまたは仮想計測学測定プロセスステップを含む一つ以上のサブシーケンスを更に含んでもよい。２Ｄ設計データ３０は、ＧＤＳＩＩ（Graphical Design System version 2）またはＯＡＳＩＳ（Open Artwork System Interchange Standard）等の業界基準レイアウトフォーマットで典型的には提供されるレイヤ１（３２）、レイヤ２（３４）、および、レイヤ３（３６）等の一つ以上のレイヤを含んでもよい。
【００１４】
入力データ２０は、更に、材料タイプ１（６２）および材料タイプ２（６４）等の材料タイプの記録、および、各材料タイプに対する特定の材料を含む材料データベース６０を含んでもよい。プロセスシーケンスにおける多くのプロセスステップは、材料データベース内の一つ以上の材料を参照し得る。各材料は、名前があり、レンダリング色等の何等かの属性を有する。材料データベースは、別個のデータ構造に記憶されてもよい。材料データベースは階層的でもよく、材料はタイプとサブタイプにグループ化されてもよい。プロセスシーケンスにおける個々のステップは、個々の材料または親材料タイプを示してもよい。材料データベースにおける階層により、材料データベースを参照するプロセスシーケンスがより簡単に変更される。例えば、半導体装置構造の仮想製作において、プロセスシーケンスの過程において多数のタイプの酸化物材料が構造モデルに追加されてもよい。特定の酸化物が追加された後、後続するステップで該材料が変更されてもよい。材料データベースに階層がなく、新しいタイプの酸化物材料を追加するステップが既存のプロセスシーケンスに挿入される場合、酸化物材料に影響を及ぼし得る全ての後続するステップも新しいタイプの酸化物材料を含むよう変更されなくてはならない。階層を支持する材料データベースを用いることで、酸化物のようなある区分の材料で動作するステップは同じタイプの材料のリストではなく親タイプだけを参照する。そうすることで、新しいタイプの酸化物材料を追加するステップがプロセスシーケンスに挿入された場合、酸化物の親タイプだけを参照する後続するステップを変更する必要性がなくなる。そのため、階層的な材料により、プロセスシーケンスが変更に対してより回復力を持つようになる。階層的な材料の更なる利点としては、親材料タイプだけを参照するストックプロセスステップ及びシーケンスを作成し再使用できる点である。
【００１５】
３Ｄモデリング・エンジン７５は、入力データ２０を用いてプロセスシーケンス４０によって特定された動作／ステップのシーケンスを実施する。以下に更に説明するように、プロセスシーケンス４０は、構造成分の測定が行われるべき仮想製作ラン中のプロセスシーケンスの瞬間を示す一つ以上の仮想計測ステップ４５、４９を含んでもよい。測定は、２Ｄ設計データ３０におけるレイヤに先に追加されたロケータ形状を用いて行われてもよい。ある変更態様では、測定場所は、ロケータ形状を使用する代わりに、２Ｄ設計データの（ｘ、ｙ）座標等の代替的な手段または２Ｄ設計データ３０における場所を特定する何等かの他の手段によって特定されてもよい。仮想製作ラン中のプロセスシーケンス４０の実施により、仮想計測データ８０および３Ｄ構造モデルデータ９０が生成される。３Ｄ構造モデルデータ９０は、３Ｄビューア１２５において表示され得る半導体装置構造の構造モデルの３Ｄビューを生成するために使用されてもよい。仮想計測データ８０は、プロセスされてユーザ２に表形式およびグラフ形式の計測結果ビュー１２４で提示されてもよい。
【００１６】
半導体装置等の集積技術の成功に重要となる多数の構造寸法により、装置構造を製作するために使用される多くの相互関係にあるプロセスステップと、作成された構造との間の関係を見つけることが重要となる。プロセスシーケンスにおけるステップによって行われる構造上の変更がシーケンス中の前後のステップによって影響を及ぼされるため、特定のステップが明白にならないように構造寸法に影響を及ぼす場合がある。本発明の実施形態は、作成されている装置から構造測定を自動的に抽出することを可能にする仮想製作環境を提供する。測定の自動抽出は、測定が重要となるプロセス中のある瞬間においてプロセスシーケンスにおける仮想計測測定ステップを特定することで実現される。この仮想計測測定に対するロケータ形状は、設計データにおけるレイヤに追加され、仮想計測測定ステップによって特定されてもよい。該仮想計測測定からの出力データが、他のモデリング結果や物理的計測測定に対する定量比較を提供するために使用され得る。該仮想計測測定の能力は、統合プロセスフロー中の正確な瞬間において重要な物理的寸法を抽出するよう、プロセスシーケンス中に本発明の実施形態によって提供される。
【００１７】
装置構造における特定された場所で仮想計測測定データを提供する能力は、従来の物理的製作環境測定技術に対して顕著な改善を示している。典型的には、物理的製作環境内の測定は、製品ダイスに隣接するスクライブ・ラインまたはのこぎりの切り口で製作された特定の特徴構造に対して行われる。多くの場合、特徴構造は、光学スポットサイズ等の測定技術の制限に対応するよう設計される必要がある。従って、特徴構造は、製品ダイス上の実際の構造を完全に代表するものではない。これらの違いにより、製作環境内測定のユーザは通常、特徴構造に対する測定から製品構造に対する結果を推測するといった課題に直面する。本発明の仮想製作環境では、測定は、プロセスシーケンスにおける特定の瞬間にどの設計レイアウトに追加されてもよいため、構成されている仮想構造に対する相互関係にあるプロセスステップの効果についてより大きな見識を与えることができる。このように、特徴構造を測定し、製品構造に対して結果を推測するといった製作環境内の課題が排除される。
【００１８】
図２は、仮想製作ランをセットアップするために本発明の実施形態において利用される模範的な仮想製作コンソール１２３を示す。仮想製作コンソール１２３により、ユーザは仮想的に製作されている半導体装置構造に対するプロセスシーケンス２０２やレイアウト（２Ｄ設計データ）２０４を特定することができる。しかしながら、仮想製作コンソールが、要求される入力を特定し構造モデルの構築を開始するスクリプト命令を入力する、または、プロセスシーケンスにおける特定のステップに対する様々なパラメータ値に対応する一組の構造モデルを構築する手段をユーザに提供する、テキストベースのスクリプトコンソールでもよい。後者の場合が仮想実験（以下に説明）と考えられる。
【００１９】
図３は、本発明の実施形態において利用される模範的なレイアウトエディタを示す。レイアウトエティダ１２１は、仮想製作コンソール１２３においてユーザによって特定された２Ｄ設計レイアウトを表示する。レイアウトエディタでは、設計データにおける異なるレイヤを示すために色が使用され得る。各レイヤ上で形状または多角形によって囲われた領域は、統合プロセスフローにおけるフォトリソグラフィステップ中にウェハ上のフォトレジストコーティングが光に曝されるか光から保護される領域を示す。一層以上のレイヤ上の形状が組み合わされて（ブーリアン）、フォトリソグラフィステップで使用されるマスクを形成してもよい。レイアウトエディタ１２１は、任意のレイヤに対して多角形を挿入、削除、および、変更し、２Ｄ設計データに対してレイヤを追加、削除、および、変更する手段を提供する。レイヤは、仮想計測測定の場所を示す形状または多角形を含むことを唯一の目的として挿入され得る。長方形３０２、３０４、３０６が挿入されたレイヤ（異なる色で示される）に追加され、仮想計測測定の場所をマーキングしている。上述の通り、ロケータ形状を使用すること以外にも仮想計測測定に対して場所を特定する他のアプローチも本発明の範囲内と考慮されるべきである。設計データは、プロセスデータおよび材料データベースと組み合わされて３Ｄ構造モデルを構築する。
【００２０】
本発明の実施形態では、レイアウトエディタ１２１で表示される設計データにおける挿入されたレイヤは、挿入されたロケータ形状を含んでもよい。例えば、ロケータ形状は長方形でもよく、その長辺は３Ｄ構造モデルにおける測定の方向を示している。例えば、図３では、第１のロケータ形状３０２は仮想計測測定に対するダブルパターニングマンドレルをマーキングし、第２のロケータ形状３０４は仮想計測測定に対するゲートスタックをマーキングし、第３のロケータ形状３０６は仮想計測測定に対するトランジスタのソースまたはドレイン接触をマーキングしてもよい。
【００２１】
図４は、本発明の実施形態において利用される模範的なプロセスエディタ１２２を示す。ユーザは、プロセスエディタにおいてプロセスシーケンスを定める。プロセスシーケンスは、ユーザの選択した構造を仮想的に製作するために行われるプロセスステップの順序付けリストである。プロセスエディタは、テキストエディタでもよく、各ラインまたはライン群は、プロセスステップ、または、図４に示すような特殊なグラフィカルユーザ・インタフェースに対応する。プロセスシーケンスは階層的でもよく、つまり、プロセスステップはサブシーケンスおよびサブシーケンスのサブシーケンス等にグループ化されてもよい。一般的に、プロセスシーケンスにおける各ステップは、製作環境内の実際のステップに対応する。例えば、反応性イオンエッチング動作に対するサブシーケンスは、フォトレジスト上でスピンし、レジストをパターン形成し、エッチング動作を実施するステップを含んでもよい。ユーザは、動作タイプに適当な各ステップまたはサブステップに対するパラメータを特定する。幾つかのパラメータは、材料データベースにおける材料および２Ｄ設計データにおけるレイヤへの参照となる。例えば、初期の堆積動作に対するパラメータは堆積される材料、堆積の公称の厚さ、横方向対縦方向における異方性または成長の比である。初期の堆積動作は、化学蒸着（ＣＶＤ）等の実際のプロセスをモデル化するために使用され得る。同様にして、初期のエッチング動作に対するパラメータは、マスク名（設計データから）、動作によって影響される材料のリスト、および、異方性である。
【００２２】
プロセスシーケンスには数百個のステップがあり、プロセスシーケンスはサブシーケンスを含んでもよい。例えば、図４に示すように、プロセスシーケンス４１０は、選択されたステップ４１３のような多数のプロセスステップよりなるサブシーケンス４１２を含んでもよい。プロセスステップは、利用可能なプロセスステップ４０２のライブラリから選択されてもよい。選択されたステップ４１３について、プロセスエディタ１２２によりユーザは全ての必要なパラメータ４２０を特定することができる。例えば、ユーザは、材料データベース４０４内の材料のリストから材料を選択し、プロセスステップ４１３において材料の使用についてプロセスパラメータ４０６を特定してもよい。
【００２３】
プロセスシーケンスにおける一つ以上のステップは、ユーザによって挿入された仮想計測ステップでもよい。例えば、プロセスシーケンス４１２におけるステップ４．１７「ＣＤ（限界寸法）測定」（４１４）では、２Ｄ設計データにおける一層以上のレイヤに先に挿入された一つ以上のロケータ形状を用いて仮想製作ランにおけるその瞬間で仮想計測測定が行われる。製作シーケンスに直接仮想計測ステップを挿入することにより、本発明の実施形態では、仮想計測測定が製作プロセス中に関心臨界点で行われることが可能となる。仮想製作における多くのステップが最終構造の作成において相互に作用するため、統合プロセスフローにおける異なる瞬間で断面寸法や表面積等の構造の幾何学的特性を決定する能力がプロセス開発者や構造設計者にとって大きな関心事となる。
【００２４】
図５は、仮想計測測定データを生成するために本発明の実施形態によって後続される模範的なステップのシーケンスを示す。シーケンスは、ユーザが製作されるべき半導体装置構造を選択することで開始される（ステップ５０２）。ユーザは、多数の利用可能な組の設計データファイルの中から選択し、設計データ内の長方形の領域を選択してもよい。例えば、ユーザは、ＦｉｎＦＥＴ、受動レジスタ、または、メモリセルを選んでもよい。製作されるべき構造の決定／選択に続いて、ユーザはプロセスエディタ１２２にプロセスシーケンスを入力し（ステップ５０４ａ）、所望の構造を結果として得ることが予想される２Ｄ設計データを選択する（ステップ５０４ｂ）。任意には、ユーザはレイアウトエディタ１２１における設計データを作成または変更してもよい。プロセスエディタでは、ユーザは進化する構造における特定の場所でユーザが仮想計測測定を行おうとする仮想製作中のある瞬間を特定するプロセスシーケンスに一つ以上の仮想計測学ステップを挿入してもよい（ステップ５０６ａ）。ユーザは、測定を実施するために仮想計測ステップによって使用されるレイアウトエディタ１２１において表示される２Ｄ設計データにロケータ形状を挿入してもよい（ステップ５０６ｂ）。ロケータ形状の重要性は要求される測定のタイプに依存する。例えば、長方形の長手軸が構造の断面について取られた長さ測定の方向および程度を示し、あるいは、長方形自体が二つの材料間の接触面積が測定されるべき領域を示してもよい。プロセスエディタにおける上述の二つのステップが、本発明の範囲から逸脱することなく、レイアウトエディタにおけるステップの前に、または、その逆で実施されてもよいことは明らかであろう。
【００２５】
２Ｄ設計データにおける一層以上のレイヤに一つ以上のロケータ形状が追加され（ステップ５０６ｂ）、仮想計測ステップがプロセスシーケンスに追加された後（５０６ａ）、ユーザは仮想製作コンソール１２３を用いて仮想製作ランをセットアップする（ステップ５０８）。仮想製作ラン中、プロセスシーケンス４０におけるプロセスステップは、３Ｄモデリング・エンジン７５によって特定された順番で実施される。仮想製作が仮想計測ステップに到達すると、製作されている構造における特定の成分の仮想「測定」が実施される。モデリング・エンジンによって行われる計算は、要求されている測定の性質に依存し、製作環境における類似の物理的測定技術と概ね一貫している。例えば、製作環境における限界寸法走査型電子顕微鏡（ＣＤ−ＳＥＭ）測定は、構造の上面の方向付けにおける急速な変化を検出することで側壁を見つける。同様にして、仮想計測動作では、閾値（例えば、５度）を超える傾斜の変化について、３Ｄモデリング・エンジンはロケータ長方形によって特定される領域における構造の上面を抽出し、長方形の長手軸と垂直軸との交点によって定められる面との交点に沿って表面を探す。傾斜の大きな変化は、構造におけるリッジの底部、上部、および、側部等の特徴の面を定める。特徴の底部、上部、および、側部の場所が確立された後、計測ステップによって特定された垂直方向の場所（底部、中部、または、上部）において特徴の側部間の距離が計算される。３Ｄモデリング・エンジンは、一つ以上のタイプの出力を生成して構造モデルを構築する。一つのタイプの出力は、構造モデル自体であり、プロセスシーケンスにおける一つ以上の瞬間でのその状態を含む。３Ｄモデルは、３Ｄビューア１２５でユーザに表示されてもよい（ステップ５１２ａ）。３Ｄモデリング・エンジンは、仮想計測データをエクスポートする（ステップ５１０）。仮想計測データ８０は、更なる処理のために自動データ分析ツールにエクスポートされてもよく、あるいは、表形式およびグラフ形式の計測結果ビュー１２４または他のビュー等のユーザ・インタフェースを通じてユーザに表示されてもよい（ステップ５１２ｂ）。表示されるか分析された構造が十分である場合（ステップ５１３）、仮想製作ランが終了される（ステップ５１４）。３Ｄモデリング・エンジンによって作成される構造が不十分である場合、ユーザはプロセスシーケンス、および／または、２Ｄ設計データを変更し（ステップ５１６）、新しい仮想製作ランがセットアップされる（ステップ５０８）。
【００２６】
図６は、本発明の実施形態において利用される模範的な３Ｄビューア１２５を示す。３Ｄビューア７５は、３Ｄモデリング・エンジン７５によって生成される３Ｄモデルを表示する３Ｄビューキャンバス６０２を有してもよい。３Ｄビューア７５は、プロセスシーケンスにおける保存された状態６０４を表示してもよく、特定の状態を選択し６０６、３Ｄビューキャンバスに現わすこともできる。３Ｄビューアは、ズーム・イン／アウト、回転、並進、断面等の機能性を提供する。任意には、ユーザは、３Ｄビューキャンバス６０２において断面図を作動して、縮小上面図６０８を用いて断面の場所を操作してもよい。
【００２７】
３Ｄモデリング・エンジン７５からの別のタイプの出力は、プロセスシーケンスに含まれる仮想計測ステップによって生成されたデータである。図７は、本発明の実施形態における多数の仮想計測測定ステップによって生成される仮想計測測定データ８０の模範的な表示を示す。仮想計測測定結果データ８０は、２ＤＸ−Ｙプロットおよび多次元グラフを含む表式またはグラフ形式で表示され得る。
【００２８】
本発明の仮想製作システムによって使用される技術は、幾何学ベースである。従って、仮想実験をより予測可能にするために物理的製作からの実際の実験結果を用いてプロセスステップの入力パラメータを校正することが望ましい。プロセスステップのこのような校正により、結果として、完全な技術一式を有する全ての構造に対してモデリングの正確性が改善される。校正は、特徴構造または製品構造に対する測定、計測、または、他の物理的特徴方法を含む個々のプロセスステップで実行され得る。校正は、仮想計測測定データを含むモデリング結果を、製作環境で（対応する特徴または製品構造に対して）行われる対応する測定または計測と比較し、その後、結果として得られる仮想製作構造が物理的な製作構造とよりよく一致するようモデリングパラメータを調節することで行われる。モデリングプロセスパラメータを正しく校正することにより、本発明仮想製作環境は、許容される設計スペース全体にわたる物理的製作から生ずる構造をより予測することができる。
【００２９】
図８は、仮想製作環境においてプロセスシーケンスを校正するために本発明の実施形態によって後続される模範的なステップのシーケンスを示す。シーケンスは、仮想製作環境および対応する物理的製作環境の両方において実施されるステップを含む。仮想製作環境では、ユーザが校正されるべきプロセスシーケンス（仮想製作されるべき構造について）を選択し、関連するプロセスパラメータを識別する（ステップ８０２ａ）。物理的製作環境では、ユーザは製作ラン中の測定に対して一組の特徴または製品構造を識別する（ステップ８０２ｂ）。仮想製作環境に戻るに、ユーザはプロセスエディタにプロセスシーケンスを入力し（ステップ８０４ａ）、特徴構造を定める２Ｄ設計データ（レイアウト）は利用可能な２Ｄ設計データ（レイアウト）から選択されるか、レイアウトエディタ１２１における目的のために形成される（ステップ８０４ｂ）。同じ設計データが仮想製作および実際の特徴に対して使用される。上述した通り、ユーザは、プロセスシーケンスに一つ以上の仮想計測ステップを挿入し（ステップ８０６ａ）、２Ｄ設計データに測定ロケータ形状を追加する（ステップ８０６ｂ）。ユーザは、仮想製作コンソールにおいて仮想製作ランをセットアップし（ステップ８０８）、３Ｄモデリング・エンジンは３Ｄモデルを構築して仮想計測データを生成しエクスポートする（ステップ８１２ａ）。仮想製作ランと平行してまたはオフセットした状態では、物理的製作環境が特徴または製品構造を作成し（ステップ８１０）、これらの構造に対して製作環境内画像および測定が行われる（ステップ８１２ｂ）。続いて、ユーザは３Ｄビューア７５における生成された仮想モデルの３Ｄビューを物理的装置構造の製作環境内画像と比較する（ステップ８１４ａ）。更に、特徴構造測定の組は、プロセスシーケンスに挿入された仮想計測ステップの結果として仮想計測測定と比較されもよい（ステップ８１４ｂ）。多くの場合、この比較はユーザによって行われるが、変更態様では、比較は予め定められたまたはインタラクティブ応答型基準に基づいて自動データ分析ツールによって行われてもよい。ビューおよび画像と、仮想および実際の測定との間で十分な一致がある場合（ステップ８１５）、プロセスシーケンスは校正されたと考えられる（ステップ８１６）。しかしながら、一致が不十分な場合（ステップ８１５）、ユーザはプロセスエディタにおけるプロセスパラメータの値を変更し（ステップ８１８）、新しい仮想製作ランが仮想製作コンソールにセットアップされる（ステップ８０８）。シーケンスは、十分な一致があり校正が実現されるまで繰り返される。
【００３０】
シーケンス内で校正され得る幾つかの異なるパラメータがあることは理解されるであろう。更に、上述の説明では仮想計測測定を行うために、プロセスシーケンスにおける仮想計測ステップの挿入の使用、および、２Ｄロケータ形状の関連する使用について説明したが、本発明はこれに限定されない。例えば、仮想測定は、製作が完了した後に仮想装置構造に行われ、物理的製作ラン中／後に特徴構造についてとられた物理的測定と比較される。
【００３１】
単一の構造モデルを構築することは価値あることであるが、多数のモデルを構築する仮想製作により価値がある。本発明の実施形態により、ユーザは仮想実験を作成して実行することが可能となる。本発明の仮想実験では、プロセスパラメータの様々な値が探索される。仮想実験は、完全なプロセスシーケンスにおける個々のプロセス（一パラメータ当たり単一の値よりも）に適用されるべき一組のパラメータ値を特定することでセットアップされる。単一のプロセスシーケンスまたは多数のプロセスシーケンスがこのようにして特定され得る。仮想実験モードで実行する３Ｄモデリング・エンジン７５は、各変動に対して計測測定データを抽出するために上述の仮想計測測定動作を利用しながらプロセスパラメータセットにわたる多数のモデルを構築する。本発明の実施形態によって提供されるこの能力は、物理的製作環境において典型的に実施される二つの基本タイプの実験を模倣するために使用されてもよい。第一に、製作プロセスは確率論的（非決定的）に自然に変化する。本願で説明するように、本発明の実施形態は、多数のランを行うことで非決定的な結果を予測することができる各仮想製作ランに対して基本的に決定的なアプローチ法を用いる。本発明の実施形態によって提供される仮想実験モードにより、仮想製作環境は、各プロセスパラメータについて変動の全ての統計的範囲にわたって、および、多くの／全てのプロセスパラメータにおける変動の組み合わせにわたってモデリングすることが可能になる。第二に、物理的製作環境における実験ランは、異なるウェハを製作する際に意図的に変化されるべきパラメータの組を特定してもよい。本発明の仮想実験モードにより、パラメータセットの特定の変動に対して多数の仮想製作ランを実施することで、仮想製作環境はこのタイプの実験を模倣することができる。
【００３２】
製作シーケンスにおける各プロセスは、固有の変動を有する。複雑なフローにおける全ての集合プロセス変動の効果を理解することは、特に、変動の組み合わせの統計的確率を因数分解する際に非常に難しい。一旦仮想実験が作られると、プロセスシーケンスはプロセス説明に含まれる数的プロセスパラメータの組み合わせによって本質的に説明される。これらパラメータそれぞれは、その全変動（標準偏差またはシグマ値について）によって特徴付けられ、したがって、ガウス分布または他の適当な確率分布の多数の点によって特徴付けられる。プロセス変動の組み合わせ全てを検査するために（各ガウス上の多数の点、例えば、各パラメータの＋３シグマ、＋２シグマ、＋１シグマ、および、公称値）仮想実験が設計され実行された場合、シーケンスにおける仮想計測ステップからの結果として得られるグラフ形式び数的出力は技術の全変動空間を網羅する。本実験的研究における各ケースが仮想製作システムによって決定的にモデリングされたとしても、仮想計測結果の集まりは、統計的分布を含む。統計的に無相関のパラメータの根二乗和（ＲＳＳ）計算のような単純な統計分析が実験の各ケースに対して全変動計量を帰するために使用されてもよい。このとき、数的およびグラフ的の両方を含む全ての仮想計測出力が全変動計量に対して分析され得る。
【００３３】
物理的製作環境における典型的な試行錯誤実験の実施では、公称プロセスから結果として得られる構造測定がターゲットとされ、プロセス変動は後続するプロセスにおいて予測されなくてはならない構造測定（全構造マージン）における全変動に対して非常に大きい（保守的）マージンを特定することで説明される。反対に、本発明の仮想実験の実施形態は、統合プロセスフローにおける任意の瞬間での構造測定に対して全変動包絡線の定量的予測を提供する。これにより、構造測定の公称値ではなく全変動包絡線が発展のターゲットとなる。このアプローチにより、重要な構造上の設計目標を犠牲にすることなく統合プロセスフローにわたって許容可能な全構造マージンを確保することができる。全変動をターゲットとするこのアプローチにより、公称プロセスをターゲットとすることで得られる公称構造よりも最適でない（または美的に好ましくない）公称の中間または最終構造が結果として得られる。しかしながら、全プロセス変動の包絡線が説明され、統合プロセスフローのロバスト性およびイールドを決定する際により重要となるため、この準最適な公称プロセスは重要でない。このアプローチは、半導体技術開発において、公称プロセスに重点を置くことから全プロセス変動の包絡線に重点を置くことまでのパラダイム・シフトである。
【００３４】
図９は、多数の半導体装置構造モデルに対する仮想計測測定データを生成する仮想実験をセットアップし実施するための、本発明の実施形態によって後続される模範的なステップのシーケンスを示す。シーケンスは、ユーザがプロセスシーケンス（結果がより構造的に予測可能となるよう予め校正され得る）を選択し（ステップ９０２ａ）、２Ｄ設計データを識別／作成する（ステップ９０２ｂ））ことで開始される。ユーザは、分析するプロセスパラメータの変動を選択する（ステップ９０４ａ）および／または分析する設計パラメータの変動を選択してもよい（ステップ９０４ｂ）。ユーザは、前述の通り、プロセスシーケンスに仮想計測ステップを一つ以上挿入し（ステップ９０６ａ）、２Ｄ設計データに測定ロケータ形状を追加する（ステップ９０６ｂ）。ユーザは、自動パラメータエクスプローラ１２６である特殊なユーザ・インタフェースを用いて仮想実験をセットアップしてもよい（ステップ９０８）。模範的な自動パラメータエクスプローラが図１０に示され、変更されるべきプロセスパラメータ１００２、１００４、１００６および対応する異なるパラメータ値１００８で構築される３Ｄモデルのリストが表示され、ユーザがこれらを変更することが可能である。仮想実験に対するパラメータ範囲は表形式で特定され得る。３Ｄモデリング・エンジン７５は３Ｄモデルを構築し、レビューのために仮想計測測定データをエクスポートする（ステップ９１０）。仮想実験モードは、全ての仮想測定／計測学動作から出力データ処理を提供する。仮想計測測定からの出力データは解析されて使用可能なフォームにアセンブルされてもよい（ステップ９１２）。
【００３５】
解析とアセンブリを行うことにより、後続する定量的統計的分析が実行され得る。別個の出力データコレクタモジュール１１０は、仮想実験を有する仮想製作ランのシーケンスからの３Ｄモデルデータと仮想計測測定結果を集め、グラフ形式および表形式で提示するために使用されてもよい。図１１は、本発明の実施形態における仮想実験によって生成された仮想計測データの模範的な表形式にフォーマット化された表示を示す。表形式にフォーマット化された表示では、仮想実験１１０２中に集められた仮想計測データと、仮想製作ラン１１０４のリストが表示されてもよい。
【００３６】
図１２は、本発明の実施形態における仮想実験によって生成された仮想計測データの模範的な２Ｄ  Ｘ−Ｙグラフプロット表示を示す。図１０に示す実施例では、プロセスシーケンスの先行するステップにおける可変の三つのパラメータによるシャロー・トレンチ・アイソレーション（ＳＴＩ）ステップ高さにおける全変動が示される。各ダイアモンド１２０２は、仮想製作ランを示す。変動包絡線１２０４も６シグマの入来する変動を通じてロバスト性を実現するためにＳＴＩステップ高さにおいて約１０．５ｎｍの全変動を下流プロセスモジュールが支持しなくてはならないといった結論１２０６と共に表示される。仮想実験結果も多次元のグラフ形式で表示され得る。
【００３７】
一旦仮想実験の結果がアセンブリされると、ユーザは３Ｄビューアで生成された３Ｄモデルをレビューし（ステップ９１４ａ）、各製作ランに対して提示される仮想計測測定データおよび計量をレビューする（ステップ９１４ｂ）。仮想実験の目的によっては、ユーザは、所望の公称の構造モデルを実現するプロセスシーケンスを開発する目的、プロセスステップ入力パラメータを更に校正する、または、所望のプロセス窓を実現するためにプロセスシーケンスを最適化するために３Ｄモデリング・エンジンからの出力を分析してもよい。
【００３８】
様々なパラメータ値（仮想実験を含む）に対して多数の構造モデルを構成する３Ｄモデリング・エンジン７５のタスクは、非常に計算に集中しているため、単一の計算装置で実施された場合には非常に長い時間（数日間または数週間）を必要とする。仮想製作の意図する値を提供するためには、仮想実験に対するモデル構築は物理的実験よりも何倍もの速さで行われなくてはならない。今日のコンピュータでこの目標を実現することは、平行性に対する任意のあるいは全ての機会を友好的に使うことを必要とする。本発明の３Ｄモデリング・エンジン７５は、個別のモデリングステップを実施するために多数のコアおよび／プロセスを用いる。更に、ある組における異なるパラメータ値に対する構造モデルは、完全に独立しており、そのため、多数のコア、多数のプロセッサ、または、多数のシステムを用いて平行に構築される。
【００３９】
例示的な実施形態では、３Ｄモデリング・エンジン７５はボクセルの形態で基本的な構造モデルを表す。ボクセルは、本質的には３Ｄピクセルである。各ボクセルは、同じサイズの立方体であり、一つ以上の材料を含むか、全く材料を含まない。実施形態において３Ｄモデリング・エンジンによって実施される動作の多くは、ボクセルモデリング動作である。当業者には、３Ｄモデリング・エンジン７５が他の形態で構造モデルを表してもよいことは理解されるであろう。例えば、３Ｄモデリング・エンジンは、３Ｄ機械ＣＡＤツールで使用されるような従来のＮＵＲＢＳベースの固体モデリング・カーネルを使用してもよいが、デジタルボクセル表示に基づくモデリング動作の方が従来のアナログ固体モデリング・カーネルにおける対応する動作よりもはるかに強い。このような固体モデリング・カーネルは、様々な幾何学的状況に対処するために多数のヒューリスティックなルールに一般的に依存し、モデリング動作は、ヒューリスティックなルールが状況を正確に予測しない場合に失敗し得る。ＮＵＲＢＳベースの固体モデリング・カーネルに問題を生ずる半導体構造モデリングの態様は、堆積プロセスによって生成される非常に薄い層や、幾何学的形状の面および／または断片の合併を結果として生ずるエッチングフロントの伝搬を含む。
【００４０】
別の実施形態では、多エッチングプロセスは、３Ｄモデリング・エンジン７５が幅広い範囲のプロセスおよび材料特定エッチング挙動をモデリングすることを可能にするプロセスシーケンスに含まれ得る。非常に高いスケールの半導体装置に対するプロセスフローにおけるパターニング動作はプラズマエッチングを用いて頻繁に実施される。プラズマエッチングは、多数の異なる名称で知られている。例えば、ドライエッチング、反応イオンエッチング（ＲＩＥ）、誘導結合プラズマ（ＩＣＰ）エッチング等である。幅広い種類の動作条件および化学により、多数の異なるクラスの材料において様々なエッチングフィジックスを選択的に実現するためにプロセスエンジニアはプラズマエッチング挙動を微調整することを可能にする。この挙動の柔軟性は、数枚の層の材料を通じてパターニングする際に所望の３Ｄ構造を実現する鍵となる。化学エッチング、スパッタリング、ポリマー材料の堆積または再堆積、静電帯電、静電フォーカシング、および、シャドーイングを含むがこれらに限定されない、幾つかの異なるタイプのフィジックスが典型的には伴われる。フィジックスの様々なスペクトラムは、相応の範囲のエッチング挙動を生成し、それにより、構造形状を生成する。
【００４１】
十分な正確性でプラズマエッチングに伴われるフィジックスの直接的なシミュレーションは、非常に難しく遅い。本発明の多エッチングプロセスステップは、エッチングのタイプやエッチングされるべき材料に特有の減少された組の挙動パラメータを用いてプラズマエッチングをシミュレートすることでフィジックスベースのシミュレーションの難しさを回避している。これにより、エッチングプロセスのフィジックスを直接的にシミュレートする必要なく幅広い種類の物理的なエッチング挙動を捕捉することが可能となる。本発明の実施形態によって、等方性、テーパリング、および、スパッタリングといった三つの主なタイプのエッチング挙動がシミュレートされ得る。エッチング挙動の四つ目のタイプであるシャドーイングも任意にはシミュレートされ得る。
【００４２】
基本的（等方性）挙動は、化学エッチングによって（物理的に）生じ、結果として、エッチング可能な表面の局所配向に関わらず、エッチング可能な表面上の点から全ての方向に同様の速度で材料が除去される。基本的挙動は、横方向と縦方向のエッチング速度間の比を制御する単一のパラメータ「横方向比」でモデリングされ得る。例えば、一（１・０）の横方向比の値は、エッチング速度が全ての方向において均一であることを示す。一未満の横方向比の値は、横方向（垂直面上）におけるエッチング速度が縦方向（水平面上）におけるエッチング速度よりも遅いことを示す。
【００４３】
テーパー挙動は、方向性エッチング挙動とポリマー堆積の組み合わせによって（物理的に）生ずる。ポリマー堆積は、方向性エッチングプロセスの副次的な悪影響として起こる。垂直面よりも水平面をより早くエッチングする方向性エッチングプロセス中、ポリマーは、垂直面の近傍で蓄積され得る。エッチングと堆積との間の競争により、結果としてテーパーが付けられた側壁プロフィールが得られる。テーパー挙動は、テーパー角度といった単一の入力パラメータでモデリングされ得る。テーパー角度は、堆積とエッチング速度のバランスが取れた臨界角度を表す。横方向比といった任意の第２のパラメータは、基本的挙動に関して述べたのと同じ意味を持つ。
【００４４】
スパッタリング挙動は、エネルギーイオンによる衝撃を介して材料を直接物理的に除去することを意味し、結果として、突出するエッジ（凸エッジ）、またはある場合にはコーナーを好ましくは除去することができる。スパッタリングは、最大スパッタリングイールドの角度と垂直エッチングの速度に対するスパッタリングの速度といった二つのパラメータでモデリングされ得る。
【００４５】
シャドーイングは、局所的なエレベーションの変化によって生ずる方向性イオン束の減少を意味し、幾つかの構造についてエッチング速度を効果的に減少させる。この効果は、あるケースで顕著であり、結果として、セルにわたってエッチング速度が異なる。シャドーイングは、垂直軸に対するエネルギーイオンの入射角を表すよう単一のパラメータを用いてモデリングされ得る。
【００４６】
図１３Ａ乃至図１３Ｃは、本発明の多エッチングプロセスによってシミュレートされた等方性、テーパー、および、スパッタリングのエッチング挙動の効果をそれぞれ示す。図１３Ａでは、等方性の挙動は、左側にエッチング動作前の装置構造の典型的な略断面を示し、右側に動作後の構造を示して説明される。エッチング可能な材料表面１３０２は、マスキング材料１３０４を保持する。マスキング材料１３０４は、比較的ゆっくりとエッチングされる材料である。等方性挙動の効果は、エッチング深さ１３０６（垂直方向に対向している矢印間に示す）と横方向のエッチング距離（「エッチングバイアス」ともいう）１３０８（水平方向に対向している矢印間に示す）を形成することである。横方向比は、本発明の実施形態において、横方向のエッチング距離１３０８とエッチング深さ１３０６との間の比を決定する。
【００４７】
図１３Ｂでは、装置構造に対するテーパー挙動の効果が示される。エッチング可能な材料表面１３０２はマスキング材料１３０４を保持する。テーパー挙動の効果は、側壁角度１３１０、および、任意には、横方向のエッチング距離１３０８にある。前述のとおり、テーパー挙動は、テーパー（側壁）角度１３１０といった単一の入力パラメータのみでシミュレートされてもよく、横方向のエッチング距離１３０８とエッチング深さ１３０６との間の比を決定するために横方向比入力パラメータを任意には用いてもよい。
【００４８】
図１３Ｃでは、装置構造に対するスパッタリング挙動の効果が示される。エッチング可能な材料表面１３０２はスパッタリング材料１３２０を保持する。スパッタリング挙動の効果は図１３Ｃの右側に示される。スパッタリング材料下にある材料がどのエッチングタイプ（テーパリングの効果が示される）でエッチングされてもよいことは理解されるであろう。前述の通り、スパッタリング挙動は、最大スパッタリングイールド１３１３の角度と垂直エッチングの速度に対するスパッタリングの速度（スパッタリング比）といった二つのパラメータでシミュレートされ得る。スパッタリング比は、エッチング深さ１３０６に対するスパッタリング距離１３１２を決定する。横方向比入力パラメータが横方向のエッチング成分をモデリングするために任意には使用され得、使用された場合には、エッチング深さ１３０６に対する横方向のエッチング距離１３０８を決定する。
【００４９】
本発明の範囲内で図１３Ａ乃至図１３Ｃに示すパラメータの組を表す多数の代替法があることに注意する。例えば、側壁角度は、垂直方向ではなく水平方向に対して測定されてもよい。横方向のエッチング距離は、比ではなく寸法距離として表されてもよい。エッチングは、深さや比の代わりに、速度や時間を用いて等価的に説明されてもよい。
【００５０】
多材料のマルチフィジックスのエッチングをモデリングするためには、上述の入力パラメータが、本発明の実施形態において好適な数値モデリングアルゴリズムに設けられなくてはならない。本発明の数値モデリングアルゴリズムは、単一材料および多材料の速さ関数と表面進化技術を含む。単一材料の速さ関数は、エッチング速度を局所的な表面配向（即ち、表面の法線方向）の関数として定義し、所望のエッチング挙動を生ずるために経験的に決定される。あるエッチング挙動について、速さ関数は自明であり、例えば、等方性エッチングに対する速さ関数は一定である。図１４Ａ乃至１４Ｃは、エッチング速さを局所的な表面配向の関数として定義するよう、本発明の実施形態によって利用される模範的な経験的に決定された単一材料の速さ関数を示す。速さ関数は、３Ｄ極性プロットの形態で示される。等方性１４０２、テーパー１４０４、および、スパッタリング１４０６のエッチング挙動に対する単一材料の速さ関数の例が示される。等方性エッチング１４０２に対する速さ関数は、自明の定数である。テーパーエッチング１４０４およびスパッタリングエッチング１４０６に対する速さ関数は、所望のエッチング挙動を実現するために経験的に決定される。シャドーイングの効果をモデリングするために、速さ関数がイオン源への局所的表面の可視性も考慮しなくてはならないことに注意する。更に、単一材料の速さ関数が多数のタイプのエッチング挙動を組み合わせてもよいことに注意する。例えば、テーパーおよびスパッタリングエッチングそれぞれは、基本的（等方性）エッチングと関連するパラメータを含む。多材料の速さ関数は、単一材料の速さ関数の組み合わせであり、局所的な表面配向と局所的な材料のタイプの両方の関数として局所的なエッチング速さを計算する。エッチング比パラメータは、エッチング可能材料の相対的なエッチング速度を定め、単一材料の速さに対する増倍計数である。
【００５１】
速さ関数が定義された状態では、三次元でエッチング可能な表面の位置を見つけて進化させるために好適な表面進化技術が使用されてもよい。エッチング可能な表面は、速さ関数を評価することで決定される局所的なスケーラ速さに応じてその局所的な法線方向に移流されるか移動される。スケーラ速さは、エッチング可能な表面上の関心点で計算されなくてはならず、エッチング可能な表面の幾何学的形状が進化するにつれて定期的に再計算されなくてはならない。
【００５２】
本発明の多エッチングプロセスをシミュレートするために幾つかの異なるタイプの表面進化技術が数値アルゴリズムによって利用されてもよい。移動表面は、任意の好適な数値空間離散化を用いて表される。明確なフロント追跡方法が使用されてもよく、例としてはストリング方法、ポイント−線方法（２Ｄ）、および、多角形表面（３Ｄ）が挙げられる。距離フィールド、流体の堆積またはボクセル等の代替的な潜在的な表面表示が使用されてもよい。任意の好適な時間依存数値技術が、時間内に移動表面を進行させるために使用されてもよい。
【００５３】
全てのエッチング可能な材料の相対的なエッチング速度の制御と組み合わせて多材料エッチングに適用された場合、上述の技術は、幅広い種類のエッチング挙動、および、結果として得られる構造形状を正確に且つ現実的にモデリングすることができる。これにより、エッチング挙動を特徴化する比較的少ない組の入力パラメータに基づいて多材料エッチングをシミュレートする半物理的アプローチを仮想製作システムにおいて提供する。
【００５４】
図１５Ａ乃至図１５Ｃは、模範的な多エッチングステップに対するパラメータ、および、本発明の多エッチングプロセスステップを実施する可能製作システムによって生成された関連する前１５１０及び後１５２０の３Ｄ構造モデルを示す。図１５Ａについて、表示される多エッチングプロセスステップ１２２は、材料リスト１５３０、各材料と関連付けられるエッチングタイプ１５４０、および、エッチング可能な材料の相対的なエッチング速度に対するエッチング比１５５０を含む。全てのこれらパラメータは、個々のパラメータ１５６０と組み合わせて、エッチングの挙動を定める。図１５Ｂは、本発明の多エッチングプロセスが構造に適用される前のモデル１５１０の３Ｄビューである。モデル構造は、上述のとおり、仮想製作ランにおいて生成され得る。図１５Ｃは、モデル構造１５２０に対して多エッチングプロセスを実施した効果を示す。多エッチングプロセスが適用された後のモデル構造１５２０は、スパッタリング１５２１によるフォトレジストの現実的な浸食を示す。モデル構造１５２０は、明確に定められた側壁角度を形成した真のテーパーエッチングの効果を示す。モデル構造は、レジストがスパッタリングで除かれることで窒化物材料１５２３のエッジが丸くされることや、側壁角度と無関係のエッチングバイアス制御（アンダーカット）１５２４を追加的に示す。３Ｄビューア１２５が、幾つかの異なる視点から前モデル１５１０と後モデル１５２０を示すために使用されてもよい。
【００５５】
図１６は、仮想製作環境において多エッチングプロセスステップを作成し実施するために本発明の実施形態によって後続される模範的なステップのシーケンスを示す。該シーケンスは、仮想製作されるべき半導体構造に対する２Ｄ設計データの選択およびプロセスシーケンスを受信することで開始される（ステップ１６０２）。仮想製作ランは、多エッチングステップの前にプロセスステップを構築して、エッチング可能な表面を含む３Ｄモデルを形成する（１６０３）。プロセスシーケンスにおける少なくとも一つのエッチングプロセスにおいてエッチング可能な材料に適用されるべき一つ以上のタイプのエッチング挙動に対する一組の材料特定挙動パラメータも受信され（ステップ１６０４）、エッチング可能な表面上の要求される点で局所的なエッチング速さを計算するために速さ関数によって使用される（ステップ１６０５）。仮想製作ランは、好適な数値技術を用いてエッチング可能な表面を進化または進行させるために局所的なエッチング速度を用いる（ステップ１６０６）。エッチング可能な表面の幾何学的形状が進化すると、エッチング速さも定期的に再計算されなくてはならない。所望のエッチング終点に到達するまで、エッチング表面は、このようにして進行される（ステップ１６０７）。多エッチングステップが完了すると、仮想製作ランによって追加的なプロセスステップが実施されてプロセスシーケンスが完成される（１６０８）。
【００５６】
別の実施形態では、選択エピタキシープロセスが、半導体装置構造を仮想的に製作するために使用されるプロセスシーケンスに含まれてもよい。選択エピタキシープロセスは、半導体装置構造の結晶基板表面上での結晶材料層のエピタキシャル成長を仮想的にモデリングする。選択エピタキシーは、しばしば性能を向上させるためにトランジスタ・チャネルに機械的ストレスを与える目的で、現代の半導体プロセススローにおいて幅広く使用されている。エピタキシャル成長の重要な特徴は、結晶方向に依存することである。半導体装置は、通常、単一の結晶シリコンウェハ、即ち、ウェハの大部分にわたって連続的な繰り返しの結晶格子構造に原子が配置されているシリコン材料上で製作される。シリコン結晶構造は異方性（即ち、全ての方向において対称的でない）であり、シリコン表面は幾つかの特定の結晶方向においてより安定している。これらの方向は、ミラー指数を用いて＜１００＞、＜１１０＞、および、＜１１１＞として識別される主な結晶面のファミリーによって定められ、成長特性について最も強い影響力がある。エピタキシープロセスにおいて圧力、温度、および、化学的前駆体を変化させることにより、エンジニアは三つの主な面の相対的な成長速度を制御することができる。小さい面、例えば、＜２１１＞、＜３１１＞、＜４１１＞上の成長速度も変化するが、エピタキシャル的に成長された構造の最終形状を決定することには影響を及ぼさない。
【００５７】
本発明の実施形態は、エピタキシャル成長をモデリングするために表面進化アルゴリズムを用いる。エピタキシャル成長が行われる表面（成長表面）は、スケーラ移流速さに応じて移流されるか移動される。成長速度は、局所的な表面の法線方向および固定の入力パラメータに基づいて選択された点で計算され、距離および時間の両方において局所的であり、その法線方向において表面を移動する。成長表面は、任意の好適な数値空間離散化を用いて表され得る。明確なフロント追跡方法が使用されてもよく、例としてはストリング方法、ポイント−線方法（２Ｄ）、および、多角形表面（３Ｄ）が挙げられる。距離フィールド、流体の堆積またはボクセル等の代替的な潜在的な表面表示が使用されてもよい。任意の好適な時間依存数値技術が、時間内に成長表面を進行させるために使用されてもよい。
【００５８】
本発明の選択的なエピタキシープロセスは、固定入力パラメータとして三つの主な面のファミリー、＜１００＞、＜１１０＞、および、＜１１１＞の成長速度を利用する。これらの入力パラメータは、関連する面の任意の一つの面と整列される表面に対する成長速度を定める。更なる入力パラメータは、隣接する非結晶材料に対する成長速度を含んでもよい。３Ｄモデリング座標系とウェハの結晶格子との間の関係も、エピタキシャル成長速度を計算する際に考慮され得る。３Ｄモデリング座標系は、通常、２Ｄ設計データとして同じＸ軸とＹ軸を使用し、Ｚ軸は、通常、ウェハの表面に対して垂直である。代替的な座標系も本発明の範囲内で使用可能である。実際のウェハ上では、結晶格子の配向は、さもなければ円形のウェハのエッジ上の「平坦部」または「ノッチ」によって示される。ノッチは、結晶格子に対して所望の方向に２Ｄ設計データを配向させるための基準として使用されてもよい。ある実施形態では、ノッチ（または平坦部）タイプおよび方向を特定する入力パラメータは、２Ｄ設計データに対する結晶格子の配向およびウェハの関連する結晶面を定める。本関係が、３Ｄモデル座標系と結晶格子の座標系との間の座標変換として表されることは理解されるであろう。
【００５９】
主な面のファミリーに対する成長速度を用い、且つ、結晶格子の配向を知ることで、本発明の実施形態によって成長表面の全ての箇所でエピタキシャル成長速度が計算され得る。主な面の方向と法線方向が整列される成長表面の領域には、該主な面の速さが割り当てられる。主な面の方向と整列されていない成長表面の領域については、隣接する主な面の方向間を補間することで適当な速さを見つけなくてはならない。更に、結晶材料の境界におけるエピタキシャル成長の挙動も重要である。エピタキシャル成長は、非結晶材料が堆積されパターニングされる幾つかの事前プロセスステップ後にしばしば実施される。非結晶材料は、結晶材料に隣接してもよいため、エピタキシャル成長と非常に近接している。非結晶隣接材料の例としては、二酸化ケイ素、窒化ケイ素、または、半導体プロセスにおいて一般的な全ての他の材料が挙げられる。あるケースでは、エピタキシャル成長は隣接する非結晶材料（過成長）に沿ってゆっくりと進むが、他のケースではそうならない。過成長挙動は、過成長を生ずる隣接材料の組（過成長材料）、並びに、過成長材料に沿って成長表面が進む速さを定める固定の入力パラメータを用いてモデリングされ得る。過成長速さは、特定の速さで成長表面が過成長材料に沿って移動するように過成長材料の表面におけるエピタキシャル成長速度を変更する。更に、過成長材料に沿って成長表面が移動する速さは、過成長材料表面と成長表面との間の角度に依存し得る。ある実施形態では、過成長速さは、二つの表面間の角度が閾値角度よりも大きい場合には無視されてもよい。
【００６０】
図１７は、本発明の仮想製作環境において使用される３Ｄ座標系に対してウェハ内の結晶格子の配向を定めるシリコンウェハに対する入力パラメータを表示する模範的なプロセスエディタを示す。結晶の配向は、その後の選択エピタキシープロセスに重要な影響を及ぼす。プロセスエディタは、シリコンウェハと関連するパラメータを定める入力を受け付ける。入力パラメータ表面の面１７０２、ノッチベクトル１７０４、および、ノッチ設計方向１７０６は併せて３Ｄモデル座標系に対する結晶格子の配向を定める。
【００６１】
図１８Ａ乃至図１８Ｃは、結晶材料の選択エピタキシープロセスステップのモデリング成長に関する情報、速さ補間関数の例、および本発明の実施形態における選択エピタキシープロセスステップを実施することで生成される関連する３Ｄモデルビューを表示する模範的なプロセスエディタを示す。例えば、図１８Ａでは、プロセスエディタは、結晶面のメジャーなファミリーに対する入力成長速度の入力パラメータ１８０１、１８０２、および、１８０３を受け付ける。別の実施形態では、成長速度の入力パラメータは、結晶面の小さなファミリーについて受信されてもよい。更には、エディタは、材料１８０５、１８０６に対する材料特定の過成長パラメータ１８０８、１８０９を受け付ける。図１８Ｂは、３Ｄ極性プロットとして、主な面（＜１００＞、＜１１０＞、＜１１１＞）１８１０、１８１１、１８１２に対する３Ｄ速さ「補間」関数の例を示す。速さ補間関数は、主な面に対する特定の成長速度間を円滑に補間するために経験的に選択される。図１８Ｃは、主な面の一つ（＜１１１＞）１８２０に悪影響を及ぼすエピタキシーステップの結果を示す３Ｄビューを表示する３Ｄビューアを示す。
【００６２】
図１９Ａ乃至図１９Ｄは、結晶シード材料と非結晶の隣接材料を有し、本発明の選択エピタキシープロセスを受ける構造の模範的な概略断面図である。図１９Ａは、隣接する結晶１９０２と非結晶１９０４の面の間の角度が９０度未満の例を示す。図１９Ｂに示すように、入力パラメータ「過成長速度」１８０８は、非結晶隣接材料１９０４上でのエピタキシャル成長１９０６の速度を制御する。図１９Ｃは、隣接する結晶１９０２と非結晶１９０４の面の間の角度１９０５が９０度より大きい（即ち、鈍角）の例を示す。隣接する面１９０２と１９０４の間の角度は、鋭角であれ鈍角であれ、隣接する非結晶材料上のエピタキシャル成長の速度に影響し得る。図１９Ｄを参照して分かるように、材料間の鈍角１９０５により、エピタキシャル成長１９０６の速度を結果として遅くなる。図１８Ａでは示されないが、該角度に対する過成長速度の依存が選択エピタキシープロセスステップへの入力パラメータでもよい。
【００６３】
図２０は、選択エピタキシーを実施するために本発明の実施形態によって後続される模範的なステップのシーケンスを示す。シーケンスは、仮想製作されるべき半導体構造に対する２Ｄ設計データとプロセスシーケンスの選択を受信することで開始される（ステップ２００２）。仮想製作ランが実施されて、プロセスシーケンスや２Ｄ設計データを用いて装置構造が構築される。仮想製作ランは、エピタキシャル成長ステップの前にプロセスシーケンスを実行することで結晶基板シード表面と３Ｄ構造モデルを構築する（ステップ２００４）。三つのメジャーな結晶面に対する成長速度の形態にある入力データも受信され（ステップ２００６）、成長速度はメジャーな結晶面の成長速度を補間関数と組み合わせることで成長表面上の関心点で計算される（ステップ２００８）。成長表面は表面成長速度を用いて進行される（２０１０）。エピタキシャル成長が完了した場合（ステップ２０１１）、３Ｄモデルの残りが、エピタキシャル成長ステップに続くプロセスシーケンスを実行することで構築される（ステップ２０１２）。エピタキシャル成長速度が完了していな場合、成長表面上の成長速度が再計算され、成長表面が更に進行される。成長表面は、時間ベースの方法でまたは非時間ベースの方法で進化されてもよい。
【００６４】
図２１Ａ乃至図２１Ｄは、本発明の実施形態によって実施される隣接する非結晶材料上の過成長を伴うエピタキシャル成長の模範的なシミュレーションを示す。図２１Ａおよび図２１Ｂは、非結晶隣接材料である窒化ケイ素２１０２を含む模範的な構造の上面図および等角図をそれぞれ示す。該構造は、二酸化ケイ素２１０４と結晶シリコン２１０６の二層も含む。図２１Ｃおよび図２１Ｄは、本発明の選択エピタキシーステップ中の対応する上面図および等角図を示す。図２１Ｃおよび図２１Ｄにおける構造の図により、結晶面＜１００＞（２１１０）、＜１１０＞（２１１２）、および、＜１１１＞（２１１４）が視覚化される。過成長速さは、成長表面が隣接する二酸化ケイ素を上方に移動する速度を決定する。本発明の仮想製作システムの３Ｄビューア１２５に装置構造の四図面全てが表示されてもよい。
【００６５】
本発明の別の実施形態では、仮想製作環境において設計ルールチェック（ＤＲＣ）または光学ルールチェック（ＯＲＣ）が実施されてもよい。ＤＲＣおよびＯＲＣは、フォトリソグラフィマスクへの変換のために２Ｄ設計データを準備するプロセスの一部として２Ｄ設計データに対して専門のソフトウェアによって典型的には実施されてきた。このようなチェックは、機能しないまたは機能が非常に乏しいチップを結果として生ずるレイアウトにおけるエラーを確認する目的で実施される。チェックは、光近接効果補正（ＯＰＣ）等の光学的効果に対して補償を追加した後にも実施される。典型的な設計ルール（設計マニュアルで発行されＤＲＣチェックで符号化される）は、基本的に事実上３Ｄにある問題を防止することを意図した簡単な２Ｄ基準である。しかしながら、半導体プロセス技術の複雑性が増すにつれ、設計マニュアルは何千もの２Ｄ設計ルールを符号化して説明しなくてはならない千ページ以上の文書になった。多くの場合、単一の３Ｄ故障メカニズム／懸念は、数百もの２Ｄ設計ルールを推進することができる。これら２Ｄ設計ルールの開発は、統合プロセスフローの３Ｄの性質および結果として得られる構造に関する重要仮定を必要とする。
【００６６】
２ＤＤＲＣは、非常に保守的な設計を結果として生じ得る比較的簡単な計算から展開された。例えば、金属製の相互接続層上のラインと基本的なビアとの間の最小接触面積を確実するために必要な２Ｄ設計ルールを考える。ビアは、二枚の金属層とも呼ばれる相互接続層間の垂直方向にある導電性コネクタ、または、相互接続層とトランジスタ、抵抗器、または、コンデンサ等の装置とのあいだの垂直コネクタである。図２２Ａ乃至図２２Ｄは、２Ｄ設計データに対する設計ルールの従来の適用法を示す。図２２Ａは、金属ライン２２０２とビア２２０４に対する２Ｄ設計データを示す。一つの可能な２ＤＤＲＣは、金属ラインがビアの少なくとも二つの対向する側でビアを通って延在し、且つ、その延長部が最小値ｅ（２２０６）を超えなくてはならないと記載している。図２２Ａは、金属ラインとビアの断面図Ａ−Ａ２２０８を示す。図２２Ｂは、図２２Ａにおける設計データから製作され得る構造の概略断面図Ａ−Ａ２２０８を示す。側壁２２１０および２２１２が製造プロセスによって生ずるテーパーを有することに注意する。設計データにおける延長部ｅ（２２０６）が不十分な場合、製作された金属ライン２２１４は製作されたビア２２１６の上部と完全に接触しないこともあり（側壁のテーパーにより）、そのため、二つのコンダクタ間の接触面積も減少されて可能性として不十分となる。
【００６７】
あるケースでは、金属ラインと基本的なビアとの間の接触面積が簡単な式から推定され得ることは分かるであろう。しかしながら、図２２Ｃは、追加的な２ＤＤＲＣを必要とする金属ライン２２２０とビア２２２２に対する設計データの別のバリエーションを示す。図２２Ｄは、図２２Ｃにおける設計データから製作される金属ライン２２２０とビア２２２２の３Ｄビューを示す。ここでは、設計データにおける２Ｄ形状は、リソグラフィ分解効果により丸みが付けられ、側壁はプロセス効果によりテーパーが付けられている。金属ラインとビアとの間の接触面積２２３０はより複雑な形状を有し、簡単な式で接触面積を計算することが難しいことが分かるであろう。それにより、金属ラインとビアとの間の接触面積が特定の閾値を超えなくてはならないといった、３Ｄにおいて非常に簡単に説明できる基準を満たすために多数の追加的な２ＤＤＲＣが必要とされることが明らかであろう。リソグラフィステップ中の過剰または過小露光、マスクの未位置合わせ、ビア層の平坦化（化学機械研磨（ＣＭＰ）を介した）、および、プラズマエッチングによって生成される側壁のテーパーを含み、接触面積に多数の製造変動が影響することを考えると２ＤＤＲＣ状況はより複雑になる。２ＤＤＲＣを駆動する簡単な式にこれら統計的な変動全てを含むことは実行不可能なため、ＤＲＣは製造変動から守るために必要以上に厳しい。これら過剰に厳しい２ＤＤＲＣは、ダイ上に無駄な領域を残して準最適な設計が結果として得られる。
【００６８】
２ＤＤＲＣ環境とは反対に、本発明の仮想製作環境は、最小ライン幅、特徴間の最小スペース、最小の接触面積等のチェックを、２Ｄから３Ｄへの変換に関して仮定することなく３Ｄに直接的に実施してもよい。３Ｄに直接的に実施されたチェックは、本願では「３ＤＤＲＣ」とする。３ＤＤＲＣの利点の一つは、必要なチェック数が２Ｄ環境において必要とされる数よりも著しく少ない点である。その結果、チェックは、２Ｄチェックよりもよりロバストとなりより簡単に展開される。更に、より少ない組の３Ｄルールでは、仮想製作環境は、プロセスパラメータにおける様々な統計的変動にチェックを実施することができる。
【００６９】
３ＤＤＲＣが、仮想製作環境においても実施され得る仮想測定／計測動作から区別できることは理解されるであろう。仮想測定／計測動作は、製作環境における実際の測定および計測動作を模倣しているため、測定場所が特定され距離値または面積等の計量が出力される。他方で、３ＤＤＲＣでは、幾何学的基準が特定され、基準の場所や値が望まれる。つまり、場所は３ＤＤＲＣ動作の入力ではなく出力である。例えば、仮想計測動作は、２Ｄ設計データにおけるロケータによって示される特定の場所での酸化膜の厚さ測定を特定する一方で、最小の層厚さに対する３ＤＤＲＣは、酸化膜の厚さが特定の閾値未満の３Ｄモデルにおける任意の場所を要求する。続いて、特定された最小寸法基準が満たされる場所が３Ｄ構造モデルで探される。同様にして、３ＤＤＲＣは、最大寸法基準が満たされているかを知るために構造モデルを探させる。それにより、このタイプの３ＤＤＲＣは、故障の予測できない原因を識別することに関して仮想測定／計測動作では利用可能でない利点を提供する。
【００７０】
３ＤＤＲＣの例として以下が挙げられる。
−電気ネットアイソレーション：選択されたコンダクタ間の最短距離を探す。コンダクタは、一つ以上の導電材料よりなる塊である（「塊」とは３Ｄ構造モデル内の離散した容積領域（技術的には３マニフォールド）である。塊は、単一の材料または多数の材料よりなる）。
−最小分離：選択された塊の群における任意の対間の最短距離を探す。
−最小ライン幅：選択された塊の群における任意の塊を通る最短距離を探す。
−最小層厚さ：材料の層を有する塊の集まりにおける任意の塊を通る最短距離を探す。
−最小接触面積：選択された塊の全ての対間の最小接触面積を探す。
【００７１】
塊は、構成材料、電気伝導性、または、他の特性に基づいて選択されてもよい。３ＤＤＲＣチェックそれぞれは、閾値を特定することで拡張され得る。例えば、最小ライン幅チェックについて閾値を特定することで、最小ライン幅が閾値未満の場所のリストが作成される。当業者には、このような性質の他のチェックが定義されてもよいことが理解されるであろう。
【００７２】
３ＤＤＲＣは、プロセスエディタのステップライブラリにおいて利用可能であり、プロセスシーケンスまたはサブシーケンスにユーザによって挿入され得る。図２３は、本発明の実施形態におけるプロセスシーケンス２３０２に挿入された電気ネットアイソレーションに対する模範的な３ＤＤＲＣ２３０４を示す。レイアウトエディタ１２１等の２Ｄ設計ツールにおいて２ＤＤＲＣの違反が視覚化されるように、３ＤＤＲＣの違反も本発明の仮想製作システムにおける３Ｄビューア１２５で視覚化され得る。
【００７３】
図２４は、本発明の実施形態によって実施される電気ネットアイソレーションチェックである３ＤＤＲＣの違反を示す模範的な３Ｄビュー２４０２を３Ｄビューア１２５に示す。違反は、３ＤＤＲＣにおいて特定された閾値よりも小さい隔離されたコンダクタ間の隙間を充填する色付き領域２４１０で３Ｄビュー２４０２において示されてもよい。
【００７４】
図２５は、本発明の実施形態によって実施される最小接触面積チェックである３ＤＤＲＣの違反を示す模範的な３Ｄビュー２５０２を３Ｄビューア１２５に示す。領域２５１０は、違反、即ち、３ＤＤＲＣにおいて特定された閾値未満の接触面積を示すように異なる色で強調されてもよい。
【００７５】
本発明の３ＤＤＲＣは、少なくとも二つの主な使用法がある。２ＤＤＲＣチェックを展開するツールとしての使用と、２ＤＤＲＣの代替物としての使用である。２ＤＤＲＣは、半導体設計において幅広く使用され、その使用は半導体設計フローおよびツールに上手く組み込まれている。しかしながら、２ＤＤＲＣの基礎となる簡単な式の欠点やこれらの式への統計的入力の不足を考慮すると、仮想製作と共に３ＤＤＲＣが２ＤＤＲＣを展開するツールとして使用されてもよい。３ＤＤＲＣのこのような使用により、より効果的（結果として予期しない故障がより少ない）で保守的でない２ＤＤＲＣチェックが得られる。
【００７６】
例えば、本発明の実施形態により、二つのエンティティ間の最小接触面積等の根本的原因の３Ｄ故障メカニズムが識別可能となる。全ての想像できる可能性が網羅されるよう、試験設計（２Ｄ設計データ）の組が開発されてもよい。次に、２ＤＤＲＣの候補となる組が開発されて試験設計に適用されてもよい。その後、仮想実験が、試験設計と適当なプロセス変動を用いて本発明の仮想製作環境において実行されてもよい。根本的３ＤＤＲＣが仮想実験によって生成された３Ｄモデルそれぞれに適用されてもよく、３ＤＤＲＣの故障に対する統計が記録されてもよい。このような統計は、モデル毎の故障の数、故障の程度（閾値と比較して）、および、故障の場所を含んでもよい。続いて、これらの統計は、２ＤＤＲＣへの可能な改良を識別する目的で分析されてもよい。２ＤＤＲＣが改良され、プロセスが繰り返されて３ＤＤＲＣ故障に対する統計が改善されたかが判断される。
【００７７】
更に、改良された２ＤＤＲＣを得るために、本発明の仮想製作可能における３ＤＤＲＣベースのアプローチが２ＤＤＲＣを完全に置き換えてもよい。ＤＲＣは、装置、標準セル、および、フルチップレベルを含む２Ｄ設計の階層の異なるレベルで適用されなくてはならない。標準セルは、フルチップ設計内の多数の場所で複製されてもよいサブ回路である。一例では、装置および標準セルレベルでは、２ＤＤＲＣは３ＤＤＲＣによって完全に置き換えられてもよい。別の例では、３ＤＤＲＣはフルチップ設計に適用されてもよい。
【００７８】
図２６は、仮想製作環境において３ＤＤＲＣを実施し、３Ｄモデルから２ＤＤＲＣを展開するために、本発明の実施形態によって後続される模範的なステップのシーケンスを示す。シーケンスは、ユーザが製作されるべき半導体装置構造を選択し（ステップ２６０２）、プロセスエディタにプロセスシーケンスを入力する（ステップ２６０４）ことで開始される。ユーザは、装置構造についても２Ｄ設計データを作成する（ステップ２６０６）。次に、ユーザは、仮想製作環境コンソール１２３において仮想製作ランをセットアップし（ステップ２６０８）、３Ｄモデリング・エンジン７５は３Ｄ構造モデルデータ９０を構築する（ステップ２６１０）。生成された３Ｄ構造モデルデータ９０には３ＤＤＲＣが実施される。先に生成された３Ｄ構造モデルも３ＤＤＲＣを実施されてもよいことは理解されるであろう。
【００７９】
３ＤＤＲＣは、特定のＤＲＣの詳述に基づいて３Ｄモデルデータ９０を測定することで実施される（ステップ２６１２）。例えば、最小接触面積チェックは、二つのモデルエンティティ間に最小接触面積が存在するかを判断するために実施されてもよい。３Ｄ設計ルールチェックが十分な場合（ステップ２６１３）、既存のまたは新しい２ＤＲＣが終了される（ステップ２６１４）。３ＤＤＲＣが不十分な場合（ステップ２６１３）、ユーザは装置構造を仮想的に作成する際に使用されるプロセスパラメータまたは２Ｄ設計データを一つ以上変更し（ステップ２６１６）、仮想製作環境コンソール１２３に戻って新しい仮想製作ランをセットアップする（ステップ２６０８）。シーケンスは、ユーザが３ＤＤＲＣの結果に満足するまで繰り返される。変形例では、３ＤＤＲＣが十分か否かの判断は、自動設計ツール等によりプログラム的に行われてもよい。
【００８０】
本発明の実施形態の一部あるいは全ては、一つ以上のコンピュータ読み取り可能なプログラムまたは一つ以上の非一過性の媒体に具現化された符号として提供される。媒体は、ハードディスク、コンパクトディスク、デジタル多用途ディスク、フラッシュメモリ、ＰＲＯＭ、ＲＡＭ、ＲＯＭ、または、磁気テープでもよいがこれらに限定されない。一般的に、コンピュータ読み取り可能プログラムまたは符号は、全ての計算言語において実行され得る。
【００８１】
本発明の範囲から逸脱することなく幾つかの変更がなされ得るため、上記説明に含まれる、または、添付の図面に示される全ての事項が例示的として解釈され文字通りの意味として捕えられてはならない。当業者には、ステップのシーケンスや図面に示されるアーキテクチャが本発明の範囲から逸脱することなく変更されてもよく、本願に含まれる例示が本発明の数多い可能な表現の一つの例であることが理解されるであろう。
【００８２】
本発明の例示的な実施形態の前述の説明は例示および説明を提供するが、包括的であったり発明を開示する正確な形態に制限することは意図されない。変更や変化が上述の教授を踏まえてなされ得、または、本発明の実施から得られる。例えば、一連の動作が説明されたが、本発明の原理に従う他の実施において動作の順番が変更されてもよい。更に、非依存動作は、並列に実施されてもよい。
【符号の説明】
【００８３】
１  仮想製作環境
２  ユーザ
１０  計算装置
１１  プロセッサ
１２  ランダム・アクセス・メモリ（ＲＡＭ）
１３  読み取り専用メモリ（ＲＯＭ）
１４  ハード・ドライブ
１５  ネットワーク・インターフェース
２０  入力データ
３０  ２Ｄ設計データ
３２  レイヤ１
３４  レイヤ２
３６  レイヤ３
４０  プロセスシーケンス
４３  プロセスステップ
４４  プロセスステップ
４５  仮想計測ステップ
４７  プロセスステップ
４８  プロセスステップ
４９  仮想計測ステップ
６０  材料データベース
６２  材料タイプ１
６４  材料タイプ２
７０  仮想製作アプリケーション
７５  ３Ｄモデリング・エンジン
７６  アルゴリズム１
７７  アルゴリズム２
７８  アルゴリズム３
８０  仮想計測データ
９０  半導体装置構造モデルデータ
１１０  出力データコレクタモジュール
１２０  表示部
１２１  レイアウトエディタ
１２２  プロセスエディタ
１２３  仮想製作コンソール
１２４  仮想製作コンソール
１２５  ３Ｄビュー
１２６  自動パラメータエクスプローラ
２０２  プロセスシーケンス
２０４  レイアウト（２Ｄ設計データ）
３０２  第１のロケータ形状
３０４  第２のロケータ形状
３０６  第３のロケータ形状
４０２  プロセスステップ
４０４  材料データベース
４０６  プロセスパラメータ
４１０  プロセスシーケンス
４１２  サブシーケンス
４１３  選択されたステップ
４１４  ステップ４．１７「ＣＤ（限界寸法）測定」
４２０  パラメータ
６０２  ３Ｄビューキャンバス
６０４  状態
６０８  縮小上面図
１００２  プロセスパラメータ
１００４  プロセスパラメータ
１００６  プロセスパラメータ
１００８  パラメータ値
１１０２  仮想実験
１１０４  仮想製作ラン
１２０２  各ダイアモンド
１２０４  変動包絡線
１２０６  結論
１３０２  エッチング可能な材料表面
１３０４  マスキング材料
１３０６  エッチング深さ
１３０８  横方向のエッチング距離
１３１０  側壁角度
１３１２  スパッタリング距離
１３１３  最大スパッタリングイールド
１３２０  スパッタリング材料
１４０２  等方性
１４０６  スパッタリング
１５３０  材料リスト
１５４０  エッチングタイプ
１５５０  エッチング比
１５６０  パラメータ
１５１０  モデル
１５２０  モデル構造
１５２１  スパッタリング
１５２３  窒化物材料
１５２４  エッチングバイアス制御（アンダーカット）
１７０２  入力パラメータ表面の面
１７０４  ノッチベクトル
１７０６  ノッチ設計方向
１８０１  入力パラメータ
１８０２  入力パラメータ
１８０３  入力パラメータ
１８０５  材料
１８０６  材料
１８０８  過成長パラメータ
１８０９  過成長パラメータ
１８１０  主な面（＜１００＞）
１８１１  主な面（＜１１０＞）
１８１２  主な面（＜１１１＞）
１８２０  面の一つ（＜１１１＞）
１９０２  隣接する結晶
１９０４  非結晶隣接材料
１９０５  材料間の鈍角
１９０６  エピタキシャル成長
２１０２  窒化ケイ素
２１０４  二酸化ケイ素
２１０６  結晶シリコン
２１１０  結晶面＜１００＞
２１１２  結晶面＜１１０＞
２１１４  結晶面＜１１１＞
２２０２  金属ライン
２２０４  ビア
２２０６  延長部ｅ
２２０８  ビアの断面図Ａ−Ａ
２２１０  側壁
２２１２  側壁
２２１４  金属ライン
２２１６  ビア
２２２０  金属ライン
２２２２  ビア
２２３０  接触面積
２３０２  プロセスシーケンス
２３０４  ３ＤＤＲＣ
２４０２  ３Ｄビュー
２４１０  色付き領域
２５０２  ３Ｄビュー
２５１０  領域
【図１】
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【図２】
0006352382.tif 000003
【図３】
0006352382.tif 000004
【図４】
0006352382.tif 000005
【図５】
0006352382.tif 000006
【図６】
0006352382.tif 000007
【図７】
0006352382.tif 000008
【図８】
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【図９】
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【図１０】
0006352382.tif 000011
【図１１】
0006352382.tif 000012
【図１２】
0006352382.tif 000013
【図１３】
0006352382.tif 000014
【図１４Ａ】
0006352382.tif 000015
【図１４Ｂ】
0006352382.tif 000016
【図１４Ｃ】
0006352382.tif 000017
【図１５Ａ】
0006352382.tif 000018
【図１５Ｂ】
0006352382.tif 000019
【図１５Ｃ】
0006352382.tif 000020
【図１６】
0006352382.tif 000021
【図１７】
0006352382.tif 000022
【図１８Ａ】
0006352382.tif 000023
【図１８Ｂ】
0006352382.tif 000024
【図１８Ｃ】
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【図１９Ａ】
0006352382.tif 000026
【図１９Ｂ】
0006352382.tif 000027
【図１９Ｃ】
0006352382.tif 000028
【図１９Ｄ】
0006352382.tif 000029
【図２０】
0006352382.tif 000030
【図２１Ａ】
0006352382.tif 000031
【図２１Ｂ】
0006352382.tif 000032
【図２１Ｃ】
0006352382.tif 000033
【図２１Ｄ】
0006352382.tif 000034
【図２２Ａ】
0006352382.tif 000035
【図２２Ｂ】
0006352382.tif 000036
【図２２Ｃ】
0006352382.tif 000037
【図２２Ｄ】
0006352382.tif 000038
【図２３】
0006352382.tif 000039
【図２４】
0006352382.tif 000040
【図２５】
0006352382.tif 000041
【図２６】
0006352382.tif 000042