(57)【特許請求の範囲】
【請求項１】
電源に接続する入力キャパシタと当該入力キャパシタに並列接続されて前記電源からの入力電流を出力する一対の出力端子とを含む負荷に流れる突入電流を抑制する突入電流抑制回路において、
前記電源と接続されてオンオフ制御されるスイッチング素子と、
一方の出力端子と前記入力キャパシタの一方の電極との接続点と、前記スイッチング素子との間に接続される第１インダクタと、
前記スイッチング素子と前記第１インダクタとの接続点にカソードを接続するダイオードと、
前記スイッチング素子を制御する制御部と、を有し、
前記制御部は、所定のスイッチング周期に従って前記スイッチング素子の制御を行うものであり、前記スイッチング素子をオンするとその後の電流をモニタリングし、当該電流が予め定められた制限値に到達した場合には次のスイッチング周期まで前記スイッチング素子をオフさせ、
前記制御部は、突入電流が発生した際に前記スイッチング素子に加わる電力と、突入電流が収束した際に前記スイッチング素子に加わる電力との差を小さくするように、前記スイッチング素子を制御し、
前記入力キャパシタの他方の電極と他方の出力端子との接続点と、前記ダイオードのアノードとの間に接続される第２インダクタをさらに有し、
前記第１インダクタ及び前記第２インダクタは、軸方向に沿って所定の長さを有する環状の磁性体にて、電流経路である電線の周りを覆って構成され、
前記環状の磁性体は、軸方向に沿って輪切り状に分割して構成され、当該分割した環状要素の個数を選択することで軸方向の長さが可変とされている
ことを特徴とする突入電流抑制回路。
【請求項２】
電源に接続する入力キャパシタと当該入力キャパシタに並列接続されて前記電源からの入力電流を出力する一対の出力端子とを含む負荷に流れる突入電流を抑制する突入電流抑制回路において、
前記電源と接続されてオンオフ制御されるスイッチング素子と、
一方の出力端子と前記入力キャパシタの一方の電極との接続点と、前記スイッチング素子との間に接続される第１インダクタと、
前記スイッチング素子と前記第１インダクタとの接続点にカソードを接続するダイオードと、
前記スイッチング素子を制御する制御部と、を有し、
前記制御部は、周期的に変動するキャリアの電圧と前記入力キャパシタの両端電圧とを比較して、前記スイッチング素子のオンオフ制御をし、
前記制御部は、突入電流が発生した際に前記スイッチング素子に加わる電力と、突入電流が収束した際に前記スイッチング素子に加わる電力との差を小さくするように、前記スイッチング素子を制御し、
前記入力キャパシタの他方の電極と他方の出力端子との接続点と、前記ダイオードのアノードとの間に接続される第２インダクタをさらに有し、
前記第１インダクタ及び前記第２インダクタは、軸方向に沿って所定の長さを有する環状の磁性体にて、電流経路である電線の周りを覆って構成され、
前記環状の磁性体は、軸方向に沿って輪切り状に分割して構成され、当該分割した環状要素の個数を選択することで軸方向の長さが可変とされている
ことを特徴とする突入電流抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、突入電流抑制回路に関する。
【背景技術】
【０００２】
機器（負荷）の電源を投入した際には、電源から負荷へと定常的な電流を超えた大容量の電流（突入電流）が流れることがある。突入電流は機器の各所に悪影響を及ぼす虞があるため、突入電流を抑制する突入電流抑制回路が知られている。
【０００３】
例えば、特許文献１には、降圧チョッパ回路の原理を利用した突入電流抑制回路が開示されている。この突入電流抑制回路は、直流電源を入力として、一対の出力端子から負荷へと電力を出力するものである。突入電流抑制回路では、直流電源の正極と一方の出力端子との間に、ＦＥＴ及びコイルの直列回路を備えている。他方の出力端子は、直流電源のグランドに接続されており、コイルには還流ダイオードが逆並列に接続されている。また、一方の出力端子と、直流電源のグランドとの間にはキャパシタが設けられている。
【０００４】
この突入電流抑制回路では、高周波パルス信号に応じて制御電圧が駆動回路からＦＥＴのゲートに出力され、この制御電圧に応じてＦＥＴがスイッチング動作する。ＦＥＴによりスイッチングされた入力電圧がコイルへ加わるとＦＥＴのオン期間（導通期間）のみＦＥＴに電流が流れ、キャパシタを充電する。ＦＥＴの非導通期間ではキャパシタへの充電は停止し、コイルの電流はコイルとダイオードを循環しながら減少する。このようなサイクルを通じて高周波パルス信号毎にキャパシタが充電される。この際、充電電流のピーク値は徐々に小さくなり、キャパシタの充電完了でゼロとなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−２７５３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１に開示された手法では、インダクタとしてコイルを利用している。大電流を用いる機器においては径の太い電線が用いられ、当該電線でコイルを巻回する必要があるため、回路の大型化を招いてしまうという問題がある。また、電線径が太い場合には、コイルの巻回作業に手間がかかるため、製造作業が煩雑となるという問題がある。
【０００７】
また、突入電流抑制回路においては、抑制した突入電流のピークの電流値を前提にスイッチング素子の耐電力特性が選択される。電力容量の大きなスイッチング素子を使用した場合に、抑制した突入電流のピークを十分に許容することができる。一方で、突入電流が収束した際の電流値はピークの電流値と比較して十分に小さいため、両者の間に大きな乖離が生じてしまう。このため、スイッチング素子の電力容量を十分に活用できていないという問題が考えられる。
【０００８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、スイッチング素子の電力容量を十分に活用しつつ突入電流を適切に抑制することができる突入電流抑制回路を提供する。
【課題を解決するための手段】
【０００９】
かかる課題を解決するために、本発明は、電源に接続する入力キャパシタと当該入力キャパシタに並列接続されて電源からの入力電流を出力する一対の出力端子とを含む負荷に流れる突入電流を抑制する突入電流抑制回路を提供する。この突入電流抑制回路は、電源と接続されてオンオフ制御されるスイッチング素子と、一方の出力端子と入力キャパシタの一方の電極との接続点と、スイッチング素子との間に接続される第１インダクタと、スイッチング素子と第１インダクタとの接続点にカソードを接続するダイオードと、スイッチング素子を制御する制御部と、を有している。ここで、制御部は、所定のスイッチング周期に従ってスイッチング素子の制御を行うものであり、スイッチング素子をオンするとその後の電流をモニタリングし、当該電流が予め定められた制限値に到達した場合には次のスイッチング周期まで前記スイッチング素子をオフさせ、制御部は、突入電流が発生した際にスイッチング素子に加わる電力と、突入電流が収束した際にスイッチング素子に加わる電力との差を小さくするように、スイッチング素子を制御する。また、突入電流抑制回路は、入力キャパシタの他方の電極と他方の出力端子との接続点と、ダイオードのアノードとの間に接続される第２インダクタをさらに有している。第１インダクタ及び第２インダクタは、軸方向に沿って所定の長さを有する環状の磁性体にて、電流経路である電線の周りを覆って構成される。そして、環状の磁性体は、軸方向に沿って輪切り状に分割して構成され、当該分割した環状要素の個数を選択することで軸方向の長さが可変とされている。
【００１０】
また、本発明は、電源に接続する入力キャパシタと当該入力キャパシタに並列接続されて電源からの入力電流を出力する一対の出力端子とを含む負荷に流れる突入電流を抑制する突入電流抑制回路を提供する。この突入電流抑制回路は、電源と接続されてオンオフ制御されるスイッチング素子と、一方の出力端子と入力キャパシタの一方の電極との接続点と、スイッチング素子との間に接続される第１インダクタと、スイッチング素子と第１インダクタとの接続点にカソードを接続するダイオードと、スイッチング素子を制御する制御部と、を有している。ここで、周期的に変動するキャリアの電圧と前記入力キャパシタの両端電圧とを比較して、前記スイッチング素子のオンオフ制御をし、制御部は、突入電流が発生した際にスイッチング素子に加わる電力と、突入電流が収束した際にスイッチング素子に加わる電力との差を小さくするように、スイッチング素子を制御する。また、突入電流抑制回路は、入力キャパシタの他方の電極と他方の出力端子との接続点と、ダイオードのアノードとの間に接続される第２インダクタをさらに有している。第１インダクタ及び第２インダクタは、軸方向に沿って所定の長さを有する環状の磁性体にて、電流経路である電線の周りを覆って構成される。そして、環状の磁性体は、軸方向に沿って輪切り状に分割して構成され、当該分割した環状要素の個数を選択することで軸方向の長さが可変とされている。
【発明の効果】
【００１２】
本発明によれば、突入電流が発生した際にスイッチング素子に加わる電力と、突入電流が収束した際にスイッチング素子に加わる電力との間に大きな差が生じることを抑制することができる。このため、スイッチング素子の電力容量を有効に活用しつつ、突入電流を適切に抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る突入電流抑制回路の構成を概念的に示す回路図
【図２】第１及び第２インダクタの構成を模式的に示す説明図
【図３】突入電流抑制回路の動作原理を模式的に示す説明図
【図４】電流波形及び電圧波形の推移を示す説明図
【図５】突入電流抑制回路を用いた実験結果を示す説明図
【図６】突入電流の推移を示す説明図
【図７】第１の実施形態に係る突入電流抑制回路の動作について説明する説明図
【図８】第２の実施形態に係る突入電流抑制回路の構成を示す回路図
【図９】第２の実施形態に係る突入電流抑制回路の動作について説明する説明図
【発明を実施するための形態】
【００１４】
（第１の実施形態）
図１は、本実施形態に係る突入電流抑制回路２の構成を示す回路図である。本実施形態に係る突入電流抑制回路２は、直流電源１を入力として負荷に電力を出力するものであり、直流電源１（例えばバッテリ）から負荷に流れる突入電流を抑制する。突入電流抑制回路２は、ＦＥＴ５と、制御ユニット６と、第１及び第２インダクタ８と、還流ダイオード９とを主体に構成されている。
【００１５】
また、負荷は、入力キャパシタ１０と、一対の出力端子３，４とを含んでおり、例えばインバータなどが該当する。
【００１６】
入力キャパシタ１０は、突入電流抑制回路２を介して直流電源１に接続しており、一対の出力端子３，４の入力側に位置付けられている。
【００１７】
一対の出力端子３，４は、入力キャパシタ１０に並列接続されて直流電源１からの入力電流を出力する。これらの出力端子３，４の間には、負荷要素（図示しない）が接続される。一方の出力端子３は直流電源１の正極側に対応し、他方の出力端子４は直流電源１のグランド側に対応している。
【００１８】
ＦＥＴ５は、直流電源１と接続されてオンオフ制御されるスイッチング素子である。具体的には、ＦＥＴ５のドレインは直流電源１の正極側に接続されており、ＦＥＴ５のソースは、第１インダクタ８を介して一方の出力端子３に接続されている。また、ＦＥＴ５のゲートは、制御ユニット６に接続されている。ＦＥＴ５は、当該ＦＥＴ５のゲートにゲート信号が入力されるとオン（導通）となり、また、ＦＥＴ５のゲートにゲート信号が入力されないとオフ（非導通）となる。なお、スイッチング素子には、ＦＥＴ（電界効果トランジスタ）以外のスイッチング素子を用いることも可能である。
【００１９】
制御ユニット６は、突入電流抑制回路２を制御するものであり、ゲート駆動部６ａと、制御部６ｂと、電流検出部６ｃとで構成されている。ゲート駆動部６ａは、制御部６ｂに制御されて、ＦＥＴ５のゲートにゲート信号を出力する。ゲート駆動部６ａからがゲート信号が入力されると、ＦＥＴ５のゲートに所定の制御電圧が印加され、当該ＦＥＴ５がオンする。制御部６ｂは、電流検出部６ｃにより検出される電流値に基づいて、ゲート駆動部６ａを制御する。電流検出部６ｃは、直流電源１から負荷へと流れる電流（突入電流）、具体的には、ＦＥＴ５を流れる電流を検出するものである。制御ユニット６による突入電流抑制回路２の制御方法の詳細については後述する。
【００２０】
第１インダクタ８は、直流電源１の正極側に設けられている。具体的には、第１インダクタ８は、一方の出力端子３と入力キャパシタ１０の一方の電極との接続点と、ＦＥＴ５のソースとの間に接続されている。また、第２インダクタ８は、直流電源１のグランド側に設けられており、入力キャパシタ１０の他方の電極と他方の出力端子４との接続点と、還流ダイオード９のアノードとの間に接続されている。第１及び第２インダクタ８のインダクタンス値は同じに設定されている。
【００２１】
還流ダイオード９は、ＦＥＴ５と第１インダクタ８との接続点にカソードを接続している。この還流ダイオード９のアノードは、第２インダクタ８から見て、入力キャパシタ１０の他方の電極と他方の出力端子４との接続点とは反対側に接続されている。
【００２２】
図２は、第１及び第２インダクタ８の構成を模式的に示す説明図である。本実施形態において、上記の第１及び第２インダクタ８（以下「インダクタ８」にて両者を総称する）は、磁性体２０から構成されている。この磁性体２０は、軸方向に一定の長さを備える環状部材であり、磁性材料から成形したものである。磁性体２０において、環状部分の径方向長さ、すなわち電線Ｌが内接する内径部から外径部までの長さは「ａ」であり、軸方向の長さは「ｈ」である。この磁性体２０は、その内径部分に電流経路である電線Ｌが挿通されており、当該電線Ｌの回りを覆うように構成されている。
【００２３】
磁性体２０として用いる磁性材料の選択は、電線Ｌにおける通電電流に依存する。例えば、３００Ａ位までの大電流を流す場合、パーメンジュール（permendur）や電磁軟鉄といった飽和磁束密度が大きなもの選択することが好ましい。
【００２４】
図３は、本実施形態に係る突入電流抑制回路２の動作原理を模式的に示す説明図であり、（ａ）はＦＥＴ５がオンの状態を示し、（ｂ）はＦＥＴ５がオフの状態を示す。図４は、各部の電流波形及び電圧波形の推移を示す説明図であり、（ａ）はインダクタ電流が不連続となる電流不連続モードを示し、（ｂ）はインダクタ電流が連続となる電流連続モードを示している。
【００２５】
まず、突入電流抑制回路２の動作として、所定のスイッチング周波数と所定のデューティ比とでＦＥＴ５をオンオフ制御することを考える。ＦＥＴ５がオンの場合、ＦＥＴ５のドレイン−ソース間には、ＦＥＴ５のオン抵抗による電圧降下分の電圧（図４では０Ｖとする）が印加される。図４において、「Ｖｄｓ」はドレイン−ソース間の電圧である。一方、ＦＥＴ５がオフの場合、ＦＥＴ５のドレイン−ソース間には、電源電圧Ｖｂａｔが印加される。
【００２６】
ＦＥＴ５がオンされると、入力キャパシタ１０が充電されるため、ドレイン電流Ｉｄには大電流が流れようとする。しかしながら、インダクタ８の逆起電圧により、ドレイン電流Ｉｄの増加は、図４（ａ）（ｂ）に示すように、ある傾きをもって増加する。この傾きは、インダクタ８のインダクタンス値に依存する。また、電流のピーク値は、オン時間やインダクタンス値によって制御することができる。ＦＥＴ５がオフされると、ドレイン電流Ｉｄは流れなくなる。
【００２７】
ＦＥＴ５がオンのとき、ダイオード電流Ｉｄｉｏは流れない。一方、ＦＥＴ５がオフされると、インダクタ８が電流を流し続けようとするため、図３（ｂ）に示す経路で電流が流れる。しかし、直流電源１からの電流供給がないため、この電流は、ある傾きをもって徐々に減少していく。この傾きは、インダクタ８のインダクタンス値に依存する。また、この傾きやオフ時間を変えることで、動作モードを電流連続モード（図４（ａ））、或いは電流不連続モード（図４（ｂ））に切り替えることができる。
【００２８】
ＦＥＴ５がオンのとき、インダクタ電流ＩＬはドレイン電流Ｉｄが流れる。一方、ＦＥＴ５がオフのとき、インダクタ電流ＩＬはダイオード電流Ｉｄｉｏが流れる。電流不連続モードでは、入力キャパシタ１０が充電されるにつれてピーク値は徐々に減少していく傾向を示す。一方、電流連続モードでは、入力キャパシタ１０が充電されるにつれて、ある時間まではピーク値は増加していくが、その後減少し、入力キャパシタ１０が完全に充電されると、ピーク値は一定値をとるという傾向を示す。なお、図４に示す状態は、突入電流に対応した初期的な状態を示すものであるため、上述したような傾向の全てを表しているものではない。
【００２９】
以上の動作を入力キャパシタ１０の充電完了まで繰り返すことにより、突入電流を抑制することができる。設計時には、動作周波数、デューティ比、インダクタンス値、スイッチング素子（最大定格）、ダイオード（最大定格）、プリチャージ時間などの条件により、上記の各パラメータを定めることができる。
【００３０】
図５は、所定のパラメータが設定された突入電流抑制回路２を用いた実験結果を示す説明図である。同図は、インダクタ電流ＩＬと入力キャパシタ１０の両端電圧Ｖｃｏｎとの推移を示す説明図である。図５は、電流不連続モードにて突入電流（インダクタ電流ＩＬ）を抑制した状態を示している。なお、ＦＥＴ５のオン時における入力キャパシタ１０の両端に加わる電圧（図５において定期的に表れる上に凸のピーク状の電圧）は、キャパシタの等価直列抵抗によるものである。
【００３１】
ところで、このような動作による突入電流抑制回路２にあっては、突入電流のピークの電流値は、ＦＥＴ５のスイッチング周波数とデューティ比とによって定まるＦＥＴ５のオン時間に依存する。一方で、突入電流が収束するまでの電流の包絡線は、図６に示すような傾向を有している。同図から分かるように、突入電流が発生した際の電流値（ピークの電流値）と、突入電流が収束した際の電流値との間には差（ΔＩ）が生じるものであり、その差ΔＩは突入電流が発生した際の電流値が大きい程大きくなる。また、ＦＥＴ５に加わる電力は、ＦＥＴ５のオン抵抗（Ｒ）と、電流（Ｉ）の２乗とに比例する（ＲＩ２）。すなわち、電流差ΔＩが大きなケースでは、突入電流が発生した際にＦＥＴ５に加わる電力と、突入電流が収束した際にＦＥＴ５に加わる電力との間にも大きな差が生じることとなる。
【００３２】
一般に、ＦＥＴ５には、電流の最大値、すなわち、突入電流のピーク状態に耐え得るようなものが選定されている。一方で、突入電流が収束する直前にＦＥＴ５に加わる電力は、ＦＥＴ５の耐電力よりも相当程度に低いものである。つまり、ＦＥＴ５の耐電力性能（電力容量）を十分に活用しきれない可能性がある。
【００３３】
そこで、本実施形態では、以下に示すような制御態様にて突入電流抑制回路２を動作させることで、ＦＥＴ５の電力容量を十分に活用しながら突入電流を適切に抑制することとしている。ここで、図７は、本実施形態に係る突入電流抑制回路２の動作について説明する説明図である。
【００３４】
具体的には、制御部６ｂは、所定のスイッチング周期にてそのデューティ比を変更しつつＦＥＴ５のオンオフ制御を行う。まず、制御部６ｂは、ゲート駆動部６ａを制御し、ゲート駆動部６ａからゲート信号を出力させる。これにより、ＦＥＴ５のゲートへ制御電圧が印加され、ＦＥＴ５がオンする。また、制御部６ｂは、電流検出部６ｃにより検出される電流（突入電流）をモニタリングし、検出電流が予め設定した制限電流Ｉthに到達したか否かを判断する。この制御電流Ｉthは、ＦＥＴ５の耐電力の上限を考慮してその電流値を規定したものであり、予め設定されている。
【００３５】
制御部６ｂは、検出電流が制限電流Ｉthに到達したことを判断すると、ゲート駆動部６ａを制御し、ゲート駆動部６ａからのゲート信号の出力を停止させる。これにより、ＦＥＴ５のゲートには制御電圧が印加されなくなり、ＦＥＴ５がオフする。制御部６ｂは、次回のスイッチング周期が到来するまでは、ゲート信号の出力を停止したままとし、そして、スイッチング周期が到来すると、ゲート駆動部６ａを制御し、ゲート駆動部６ａからゲート信号を改めて出力させる。これにより、ＦＥＴ５のゲートへと制御電圧が印加され、ＦＥＴ５が再度オンすることとなる。
【００３６】
なお、ＦＥＴ５をオンしてからスイッチング周期が経過するまでの間に検出電流が制限電流Ｉthに到達しない場合には、オンを継続したまま次回のスイッチング周期へと移行し、上述の判断を繰り返すものとしている。制御部６ｂは、突入電流が収束するまで、このような一連の制御を繰り返す。
【００３７】
このように本実施形態において、突入電流抑制回路２は、負荷に流れる突入電流を抑制するものであり、この負荷は、直流電源１に接続する入力キャパシタ１０と、当該入力キャパシタ１０に並列接続されて直流電源１からの入力電流を出力する一対の出力端子３，４とを備えている。ここで、突入電流抑制回路２は、直流電源１と接続されてオンオフ制御されるＦＥＴ５と、接続点（一方の出力端子３と入力キャパシタ１０の一方の電極との接続点）とＦＥＴ５との間に接続される第１インダクタ８と、ＦＥＴ５と第１インダクタ８との接続点にカソードを接続する還流ダイオード９と、接続点（入力キャパシタ１０の他方の電極と他方の出力端子４との接続点）とダイオードのアノードとの間に接続される第２インダクタ８と、を有している。この場合、第１及び第２インダクタ８は、電流経路である電線Ｌの回りを覆う磁性体２０から構成される。
【００３８】
ここで、突入電流抑制回路２について、インダクタ８がないと仮定し、ＦＥＴ５をオフからオンにすることを考える。突入電流抑制回路に対して直流電源１の電圧が印加されると、入力キャパシタ１０を充電するため、大きな電流が短時間に流れる。この電流（突入電流）により、ＦＥＴ５が破壊され、遮断動作ができなくなることが問題となる。
【００３９】
この点、本実施形態によれば、インダクタ８を設けることで、大電流が流れることを抑制することができる。これにより、ＦＥＴ５が破壊され、遮断動作ができなくなるといった問題を解決することができる。
【００４０】
また、本実施形態によれば、磁性体２０をインダクタ８として利用することで、コイルのように電線を巻いてインダクタ８を形成する必要がない。そのため、大径の電線をコイルとすることによる回路の大型化を抑制することができる。また、電線を巻回する作業を省略することができるので、その製造作業の簡素化や、製造工程の短縮やコストの低減を図ることができる。
【００４１】
さらに、同じインダクタンス値のインダクタ８を正極側及びグランド側の両方に使うことで、回路の偏りを少なくすることにより、コモンモードノイズがノーマルモードノイズに変化することを防ぐことができるので、動作への悪影響を少なくすることができる。
【００４２】
また、本実施形態において、制御部６ｂは、所定のスイッチング周期に従ってＦＥＴ５の制御を行うものであり、ＦＥＴ５をオンするとその後の電流（突入電流）をモニタリングし、当該電流が電流制限Ｉth（予め定められた制限値）に到達した場合には次のスイッチング周期までＦＥＴ５をオフさせている。
【００４３】
この構成によれば、図７に示すように、電流制限Ｉthの範囲で電流を制限するようにＦＥＴ５のオンオフ制御を行うことで、突入電流のピーク値と、突入電流が収束した際の電流値との乖離（ΔＩ）を抑制している。これにより、突入電流が発生した際にＦＥＴ５に加わる電力と、突入電流が収束した際にＦＥＴ５に加わる電力との間には大きな差が生じることを抑制することができる。このため、ＦＥＴ５について大きな耐電力特性を設定する必要もないので、回路に使用するＦＥＴ５の電力容量を小さくすることができる。その結果、そのＦＥＴ５の電力容量を有効に活用しつつ、突入電流を適切に抑制することができる。これにより、ＦＥＴ５を安価なものに置き換えたり、その並列数を減らしたりすることができるので、コストダウンや回路の小型化を実現することができる。
【００４４】
換言すれば、制御部６ｂは、突入電流が発生した際にＦＥＴ５に加わる電力と、突入電流が収束した際にＦＥＴ５に加わる電力との差を小さくするように、ＦＥＴ５を制御することとしている。
【００４５】
（第２の実施形態）
図８は、本実施形態に係る突入電流抑制回路２の構成を示す回路図である。第２の実施形態に係る突入電流抑制回路２が第１の実施形態のそれと相違する点は、制御ユニット６の構成及びその制御態様である。以下、第１の実施形態と共通する内容についての説明は省略することとし、相違点を中心に説明を行う。
【００４６】
制御ユニット６は、第１の実施形態と同様に突入電流抑制回路２を制御するものであり、ゲート駆動部６ａと、制御部６ｂと、電圧検出部６ｄとで構成されている。ゲート駆動部６ａは、制御部６ｂに制御されて、ＦＥＴ５のゲートにゲート信号を出力する。ゲート駆動部６ａからのゲート信号により、ＦＥＴ５のゲートには所定の制御電圧が印加される。制御部６ｂは、電圧検出部６ｄにより検出される電圧（検出電圧）と、例えば三角波といった周期的に変動するキャリアの電圧とに基づいて、ゲート駆動部６ａを制御する。電圧検出部６ｄは、負荷の入力キャパシタ１０の両端電圧を検出するものである。
【００４７】
つぎに、本実施形態に係る突入電流抑制回路２の具体的な動作について説明する。制御部６ｂは、所定のスイッチング周期にてそのデューティ比を変更しつつＦＥＴ５のオンオフ制御を行う。ここで、図９は、第２の実施形態に係る突入電流抑制回路２の動作について説明する説明図である。
【００４８】
具体的には、制御部６ｂは、ＰＷＭ制御にてＦＥＴ５のオンオフ制御をするものであり、図９（ａ）に示すように、電圧検出部６ｄにより検出される検出電圧と、三角波であるキャリアの電圧とを比較する。検出電圧がキャリアの電圧よりも大きい場合には、制御部６ｂは、ゲート駆動部６ａを制御してゲート信号を出力させ、一方、検出電圧がキャリアの電圧以下の場合には、ゲート駆動部６ａを制御してゲート信号の出力を停止させる。ゲート駆動部６ａからゲート信号が出力されると、ＦＥＴ５のゲートへと制御電圧が印加されるため、ＦＥＴ５がオンする。一方、ゲート駆動部６ａからゲート信号の出力が停止されると、ＦＥＴ５のゲートには制御電圧が印加されなくなり、ＦＥＴ５がオフする。そして、制御部６ｂは、突入電流が収束するまで、このような一連の制御を繰り返す。
【００４９】
このように本実施形態によれば、入力キャパシタ１０の電圧に応じてＰＷＭ制御を行うことで、図９（ｃ）に示すように、突入電流のピーク値と突入電流が収束した際の電流値との乖離（ΔＩ）を抑制することができる。これにより、突入電流が発生した際にＦＥＴ５に加わる電力と、突入電流が収束した際にＦＥＴ５に加わる電力との間には大きな差が生じることを抑制することができる。このため、ＦＥＴ５について大きな耐電力特性を設定する必要もないので、回路に使用するＦＥＴ５の電力容量を小さくすることができる。その結果、そのＦＥＴ５の電力容量を有効に活用しつつ、突入電流を適切に抑制することができる。これにより、ＦＥＴ５を安価なものに置き換えたり、その並列数を減らしたりすることができるので、コストダウンや回路の小型化を実現することができる。
【００５０】
なお、上述した各実施形態において、磁性体２０をインダクタ８として用いる場合、磁性体のＢＨ曲線、周波数特性、寸法（ａ，ｈ）、電線に流れる電流の値、動作周波数など、考慮しなければならない要素が多く存在する。また、電流値が一定でないことや、磁性体に幅があること等から、設計時において磁性体中の磁界を一様に決定することが難しい。そこで、磁性体２０を軸方向に沿って輪切り状に分割して構成し、その分割した環状要素の個数を選択することにより軸方向の長さｈを可変とすることが好ましい。これにより、製造時において軸方向の長さｈを容易に変更することができるので、設計時の誤差を吸収することができる。
【００５１】
以上、本実施形態にかかる突入電流抑制回路について説明したが、本発明はこの実施形態に限定されることなく、その発明の範囲において種々の変更が可能である。例えば「電源」は、一次電池や二次電池のように直流電流をそのまま出力するもののみならず、交流電源の出力を整流器により整流して直流電流を出力するようなものであってもよいし、交流電源そのものであってもよい。また、本実施形態では、第１及び第２インダクタのインダクタンス値は同一に設定されているが、これが厳密に一致することは要せず、各インダクタが同等の機能を果たす範囲であればその相違があってもよい。
【符号の説明】
【００５２】
１    直流電源
２    突入電流抑制回路
３    出力端子
４    出力端子
５    ＦＥＴ
６    制御ユニット
６ａ  ゲート駆動部
６ｂ  制御部
６ｃ  電流検出部
６ｄ  電圧検出部
８    インダクタ
９    ダイオード
１０    キャパシタ
２０    磁性体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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