(57)【特許請求の範囲】
【請求項１】
第１のビットラインに対応する複数のバッファを備える第１のバッファリング部と、
第２のビットラインに対応する複数のバッファを備える第２のバッファリング部と、
前記第１のバッファリング部と前記第２のバッファリング部との間に配置され、前記第１のバッファリング部に備えられた前記複数のバッファと、前記第１のビットラインとの間の複数の第１のデータ伝送ラインのうち、いずれか１つをアドレスによって選択する第１の経路多重化部と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第１のバッファリング部及び第２のバッファリング部と前記第１の経路多重化部とは、バッファ領域に配置されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２のバッファリング部に備えられた前記複数のバッファと、前記第２のビットラインとの間の複数の第２のデータ伝送ラインのうち、いずれか１つを選択する第２の経路多重化部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１のデータ伝送ラインは、前記第１のバッファリング部に備えられたバッファの個数に対応する長さを有し、前記第２のデータ伝送ラインは、前記第２のバッファリング部に備えられたバッファの個数に対応する長さを有することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第１の経路多重化部は、前記アドレスのうちの一部のアドレスに応答して、前記第１のデータ伝送ラインの一部が選択され、前記アドレスのうちの残りのアドレスに応答して、前記第１のデータ伝送ラインの残りの部分が選択されることを特徴とする請求項１に記載の半導体メモリ装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、データ伝送ラインを備える半導体メモリ装置に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのような揮発性メモリ装置（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ装置（ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）などのような不揮発性メモリ装置（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）とに区分される。揮発性メモリ装置と不揮発性メモリ装置を区分する最も大きな特徴は、所定時間後、メモリセルに格納されたデータの保存可否である。
【０００３】
言い替えれば、揮発性メモリ装置は、所定時間後、メモリセルに格納されたデータが保存されないが、不揮発性メモリ装置は、所定時間後、メモリセルに格納されたデータが保存される。したがって、揮発性メモリ装置の場合、データを保存するために、リフレッシュ動作が必ずなされなければならず、不揮発性メモリ装置の場合、このようなリフレッシュ動作を必要としない。不揮発性メモリ装置のこのような特徴は、低電力化及び高集積化に適するので、近年、携帯用装置の格納媒体として広く使用されている。
【０００４】
図１は、従来の半導体メモリ装置の内部構成を説明するための図である。説明の便宜のために、１つのメモリバンク１１０に対応する構成を一例として説明する。
図１に示すように、半導体メモリ装置は、メモリバンク１１０と、バッファ領域１２０に配置される複数のバッファＰＢ［０：７］、及び複数のカラム選択部ＣＳ［０：４Ｋ−１］を備える。
ここで、メモリバンク１１０は、所望のデータを格納するためのものであって、予定された個数のビットからなるアドレス（図示せず）に応答してアクセスされる。そして、複数のバッファＰＢ［０：７］の各々は、読み出し動作時、複数のメモリセルに格納されたデータを格納し、複数の選択信号Ｓ［０：４Ｋ−１］のうち、活性化された選択信号に応答して格納されたデータを正負ビットラインＢＬ［０：７］、／ＢＬ［０：７］に伝達する。最後に、複数のカラム選択部ＣＳ［０：４Ｋ−１］は、入力されるアドレスを復号化して複数の選択信号Ｓ［０：４Ｋ−１］のうち、該アドレスに対応する選択信号を活性化させる。
【０００５】
以下、半導体メモリ装置の読み出し動作を説明する。
まず、読み出し動作時、メモリバンク１１０に格納されたデータは複数のバッファＰＢ［０：７］に格納される。そして、複数のカラム選択部ＣＳ［０：４Ｋ−１］は、入力されるアドレスに応答して複数の選択信号Ｓ［０：４Ｋ−１］のうち、いずれか１つの選択信号を活性化させ、活性化された選択信号に応答して該当バッファが活性化される。次いで、活性化されたバッファに格納されたデータは、正負ビットラインＢＬ［０：７］、／ＢＬ［０：７］に伝達される。このように伝達されたデータは、その後、センスアンプ（図示せず）で増幅されて出力される。
【０００６】
図２は、図１の複数のバッファＰＢ［０：７］の詳細な構造を説明するための回路図である。参考までに、第０の正負ビットラインＢＬ［０］、／ＢＬ［０］に接続された複数のバッファＰＢ［０］の集合を第０のバッファリング部２００という。
図２に示すように、第０のバッファリング部２００のうち、第０の選択信号Ｓ［０］に応答して活性化されるバッファＰＢ［０］は、制御信号（図示せず）に応答してデータを格納するラッチ部２１０と、第０の選択信号Ｓ［０］に応答してラッチ部２１０に格納されたデータを第０の正ビットラインＢＬ［０］と第０の負ビットライン／ＢＬ［０］とに伝達する伝達部２２０とを備える。ここで、第０の選択信号Ｓ［０］に応答してバッファＰＢ［０］が活性化されたということは、第０の選択信号Ｓ［０］に応答して伝達部２２０のＮＭＯＳトランジスタがターンオンされて、ラッチ部２１０に格納されたデータが第０の正ビットラインＢＬ［０］と第０の負ビットライン／ＢＬ［０］とに伝達されることを意味する。
【０００７】
一方、従来の構造では、第０の正ビットラインＢＬ［０］と第０の負ビットライン／ＢＬ［０］とが第０のバッファリング部２００のバッファＰＢ［０］に全て接続される。すなわち、第０の正ビットラインＢＬ［０］と第０の負ビットライン／ＢＬ［０］とは、該当ビットラインに接続された全てのトランジスタのジャンクションキャパシタンス値が反映される。言い替えれば、第０の正ビットラインＢＬ［０］と第０の負ビットライン／ＢＬ［０］とのキャパシタンス値は、第０の正ビットラインＢＬ［０］と第０の負ビットライン／ＢＬ［０］との自体的なキャパシタンス値である第０のバッファリング部２００の長さＬＯＢに対応するキャパシタンス値に、１つのバッファ当たり２個のトランジスタが接続されるので、８Ｋ個のトランジスタのジャンクションキャパシタンス値を加えた値となる。ここで、バッファリング部２００の長さＬＯＢは、バッファ領域（１２０、図１参照）に対応する長さ、言い替えれば、バッファリング部２００に備えられた複数のバッファＰＢ［０］の個数の全長を意味する。図２では、第０のバッファリング部２００に備えられたバッファＰＢ［０］の個数が４Ｋ個であり、これにより、第０の正ビットラインＢＬ［０］と第０の負ビットライン／ＢＬ［０］とは４Ｋ個に対応する長さを有する。
【０００８】
上記で説明した第０の正ビットラインＢＬ［０］と第０の負ビットライン／ＢＬ［０］とのこのようなキャパシタンス値は、第０の正ビットラインＢＬ［０］と第０の負ビットライン／ＢＬ［０］以外の他の正負ビットラインも同様に反映される。ここで、正負ビットラインに反映されるキャパシタンス値が大きくなるとは、この正負ビットラインをプリチャージするための時間が増加するということを意味し、これはつまり、正負ビットラインを介して伝達されるデータを感知するための時間が増加するということを意味する。次いで、データを感知するための時間の増加は、半導体メモリ装置のデータ処理速度を減らす要因として作用する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、 バッファの長さより短いデータ伝送ラインを配置した半導体メモリ装置を提供しようとする。
【課題を解決するための手段】
【００１０】
本発明の一側面によれば、半導体メモリ装置は、１つのメモリバンクと、前記メモリバンクから伝達されるデータを格納するために、第１の方向に延長された複数のバッファを含むバッファリング部と、前記バッファに格納されたデータを伝達する複数のデータ伝送ラインと、複数のデータ伝送経路のうち、いずれか１つをアドレスによって選択し、前記複数のデータ伝送ラインを介して伝達されるデータを選択されたデータ伝送経路を介して伝達する経路多重化部とを備える。
【００１１】
本発明の他の側面によれば、半導体メモリ装置は、１つのメモリバンクに対応して複数のバッファが予定された個数でグループ化された複数のサブバッファリング部と、前記複数のサブバッファリング部に備えられたバッファに格納されたデータを伝達し、前記複数のサブバッファリング部のそれぞれの長さに該当する長さを有する複数のデータ伝送ラインと、複数のデータ伝送経路のうち、１つをアドレスによって選択し、前記複数のデータ伝送ラインを介して伝達されたデータのうち、いずれか１つを出力する経路多重化部とを備える。
【００１２】
本発明のさらに他の側面によれば、半導体メモリ装置は、第１のビットラインに対応する複数のバッファを備える第１のバッファリング部と、第２のビットラインに対応する複数のバッファを備える第２のバッファリング部と、前記第１のバッファリング部と前記第２のバッファリング部との間に配置され、前記第１のバッファリング部に備えられた複数のバッファと、前記第１のビットライン間の複数のデータ伝送経路のうち、いずれか１つを選択する第１の経路多重化部とを備える。
本発明の実施形態に係る半導体メモリ装置は、バッファの長さより短いデータ伝送ラインを配置して、データ伝送ラインに反映されるキャパシタンス値を減らすことが可能である。
【発明の効果】
【００１３】
半導体メモリ装置に配置されるデータ伝送ラインの長さをバッファの長さより短くし、このデータ伝送ラインに反映されるキャパシタンス値を減らすことにより、半導体メモリ装置のデータ処理速度を向上させるという効果を得ることができる。
また、データ伝送動作がなされる伝送ラインにのみプリチャージ動作を行うことが可能であるため、プリチャージ時間を減らすという効果を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】従来の半導体メモリ装置の内部構成を説明するための図である。
【図２】図１のバッファＰＢ［０：７］の詳細な構造を説明するための回路図である。
【図３】本発明の実施形態に係る半導体メモリ装置の内部構成を説明するためのブロック図である。
【図４】図３の各構成要素をより詳細に説明するための図である。
【図５】図３及び図４の第０の経路多重化部（ＭＵＸ［０］）３６０を説明するための回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
【００１６】
図３は、本発明の実施形態に係る半導体メモリ装置の内部構成を説明するためのブロック図である。説明の便宜のために、１つのメモリバンク３１０に対応する構成を一例として説明する。
図３に示すように、半導体メモリ装置は、メモリバンク３１０と、複数のバッファＰＢ［０：７］、及び複数のカラム選択部ＣＳ［０：４Ｋ−１］を備える。
ここで、メモリバンク３１０は、所望のデータを格納するためのものであって、予定された個数のビットからなるアドレス（図示せず）に応答してアクセスされる。そして、複数のバッファＰＢ［０：７］の各々は、読み出し動作時、複数のメモリセルに格納されたデータを格納し、複数の選択信号Ｓ［０：４Ｋ−１］のうち、活性化された選択信号に応答して格納されたデータを複数の経路多重化部ＭＵＸ［０：７］の各々に伝達する。このとき、バッファＰＢ［０］は、メモリバンク３１０のＸ軸に延長されるように配置されており、残りのバッファＰＢ［１］、ＰＢ［２］、．．．、ＰＢ［７］も同様に、メモリバンク３１０のＸ軸に延長するように配置されている。複数の経路多重化部ＭＵＸ［０：７］は、複数のバッファＰＢ［０：７］と正負ビットラインＢＬ［０：７］、／ＢＬ［０：７］との間の複数のデータ伝送経路のうち、一部を選択する。最後に、複数のカラム選択部ＣＳ［０：４Ｋ−１］は、入力されるアドレスを復号化して複数の選択信号Ｓ［０：４Ｋ−１］のうち、該アドレスに対応する選択信号を活性化させる。
【００１７】
本発明の実施形態に係る半導体メモリ装置は、１つのメモリバンク３１０に対応して第１のバッファ領域ないし第２５６のバッファ領域３２０、．．．、３３０が配置されており、各バッファ領域内には、複数のバッファＰＢ［０：７］が備えられている。このとき、第０の正負ビットラインＢＬ［０］、／ＢＬ［０］に接続された複数のバッファＰＢ［０］の集合を第０のバッファリング部３４０とし、第１の正負ビットラインＢＬ［１］、／ＢＬ［１］に接続された複数のバッファＰＢ［１］の集合を第１のバッファリング部３５０とする。前記第０のバッファリング部３４０と第１のバッファリング部３５０との間には、第０の経路多重化部ＭＵＸ［０］が配置される。また、第０のバッファリング部３４０と、これに対応する第０の経路多重化部ＭＵＸ［０］とは、互いに隣接して配置されて、全てバッファ領域に含まれ、第０の経路多重化部ＭＵＸ［０］以外の他の経路多重化部ＭＵＸ［１：７］も全てバッファ領域に含まれる。
【００１８】
以下、半導体メモリ装置の読み出し動作を説明する。
まず、読み出し動作時、メモリバンク３１０に格納されたデータは複数のバッファＰＢ［０：７］に格納される。そして、複数のカラム選択部ＣＳ［０：４Ｋ−１］は、入力されるアドレスに応答して複数の選択信号Ｓ［０：４Ｋ−１］のうち、該アドレスに対応する選択信号を活性化させる。複数の選択信号Ｓ［０：４Ｋ−１］のうち、活性化された選択信号は、複数のバッファＰＢ［０：７］のうち、該当バッファを活性化させる。このとき、各経路多重化部ＭＵＸ［０：７］は、活性化されたバッファＰＢ［０：７］と正負ビットラインＢＬ［０：７］、／ＢＬ［０：７］との間の複数の伝送経路のうち、１つを選択してアドレスに対応する伝送経路を確保し、活性化されたバッファに格納されたデータは、このように確保された伝送経路を介して伝達されて正負ビットラインＢＬ［０：７］、／ＢＬ［０：７］に伝達される。
【００１９】
図４は、図３の各構成要素をより詳細に説明するための図であって、図３の構成要素と対応する構成の場合、同じ図面符号を付した。そして、説明の便宜のために、図３の第０のバッファリング部３４０と第０の経路多重化部（ＭＵＸ［０］）３６０を代表として図示し、１つのバッファ領域に１６個のバッファがサブバッファリング部にグループ化される構造を一例とした。
【００２０】
図４に示すように、本発明の実施形態に係る半導体メモリ装置は、第１のバッファ領域３２０に配置された第１のサブバッファリング部４１０が１つの第０の正負データ伝送ラインＩＯ［０］、／ＩＯ［０］に接続されており、第２５６のバッファ領域３３０に配置された第２５６のサブバッファリング部４２０が１つの第２５５の正負データ伝送ラインＩＯ［２５５］、／ＩＯ［２５５］に接続されている。そして、第０の経路多重化部（ＭＵＸ［０］）３６０は、第１のバッファ領域ないし第２５６のバッファ領域３２０、．．．、３３０の各々の正負データ伝送ラインＩＯ［０：２５５］、／ＩＯ［０：２５５］を介して伝達されたデータを第０の正負ビットラインＢＬ［０］、／ＢＬ［０］に伝達する。
【００２１】
すなわち、本発明の実施形態に係る半導体メモリ装置は、１つのメモリバンクに対応して複数のバッファが予定された個数でグループ化された第１のサブバッファリング部ないし第２５６のサブバッファリング部４１０、．．．、４２０を備え、第１のサブバッファリング部ないし第２５６のサブバッファリング部４１０、．．．、４２０の各々は、第０の正負データ伝送ラインないし第２５５の正負データ伝送ラインＩＯ［０：２５５］、／ＩＯ［０：２５５］と各々接続される。ここで、第１の正負データ伝送ラインないし第２５５の正負データ伝送ラインＩＯ［０：２５５］、／ＩＯ［０：２５５］は、第１のサブバッファリング部ないし第２５６のサブバッファリング部４１０、．．．、４２０の各々に対応する長さを有する。例えば、第１の正負データ伝送ラインＩＯ［０］、／ＩＯ［０］は、第１のバッファ領域３２０に配置される第１のサブバッファリング部４１０に備えられたバッファの全長を有する。本明細書では、この長さを「サブバッファリング部の長さＳ＿ＬＯＢ」と称し、サブバッファリング部の長さＳ＿ＬＯＢは、第０のバッファリング部３４０の長さＬＯＢより短い。
【００２２】
図５は、図３及び図４の第０の経路多重化部（ＭＵＸ［０］）３６０を説明するための回路図である。
図５に示すように、第０の経路多重化部（ＭＵＸ［０］）３６０は、アドレスを復号化した第１の復号化信号ＤＥＣ＿ＡＤＤ１＜０：１５＞に応答して第０の正負データ伝送ラインないし第１５の正負データ伝送ラインＩＯ［０：１５］、ＩＯ［０：１５］と第２の経路選択部５２０との間の伝送経路のうち、いずれか１つの伝送経路を選択する第１の経路選択部５１０と、アドレスを復号化した第２の復号化信号ＤＥＣ＿ＡＤＤ２＜０：１５＞に応答して第１の経路選択部５１０と第０の正負ビットラインＢＬ［０］、／ＢＬ［０］との間の伝送経路のうち、いずれか１つの伝送経路を選択する第２の経路選択部５２０、及びプリチャージ制御信号ＣＴＲ＿ＰＲＥに応答して第０の正負ビットラインＢＬ［０］、／ＢＬ［０］をプリチャージするビットラインプリチャージ部５３０を備える。
【００２３】
本発明の実施形態に係る第０の経路多重化部３６０は、第１の復号化信号ＤＥＣ＿ＡＤＤ＜０：１５＞に応答して一部の伝送経路が選択され、第２の復号化信号ＤＥＣ＿ＡＤＤ＜０：１５＞に応答して残りの伝送経路が選択される。本発明の実施形態では、第０の経路多重化部３６０を２段で構成したが、設計によって段数を変えることも可能である。つまり、第０の経路多重化部３６０は、アドレスに応答して第１の経路選択部及び第２の経路選択部５１０、５２０の伝送経路が選択され、第０の正負データ伝送ラインないし第２５５の正負データ伝送ラインＩＯ［０：２５５］、／ＩＯ［０：２５５］を介して伝達されるデータのうち、いずれか１つが第１の経路選択部及び第２の経路選択部５１０、５２０で選択された伝送経路を介して第０の正負ビットラインＢＬ［０］、／ＢＬ［０］に伝達される。
【００２４】
一方、図４に示すように、第０の正負伝送ラインないし第２５５の正負伝送ラインＩＯ［０：２５５］、／ＩＯ［０：２５５］は、１つのサブバッファリング部に備えられた１６個のバッファに各々接続されており、図５に示すように、第０の正負伝送ラインないし第２５５の正負伝送ラインＩＯ［０：２５５］、／ＩＯ［０：２５５］は、１６個ずつ分けられて第１の経路選択部５１０に接続される。そして、第１の経路選択部５１０の出力信号の各々（１６個）は、第２の経路選択部５２０に接続され、第２の経路選択部５２０は、第０の正負ビットラインＢＬ［０］、／ＢＬ［０］と接続される。
【００２５】
したがって、読み出し動作時、データが伝達される伝送ラインのキャパシタンス値は、図４に示されたサブバッファリング部の長さＳ＿ＬＯＢに対応する値となる。より詳細には、サブバッファリング部の長さＳ＿ＬＯＢに対応するキャパシタンス値以外に、第０の経路多重化部３６０の３０個のトランジスタのジャンクションキャパシタンスがさらに反映されるが、従来構造のキャパシタンス値に比べれば、そのキャパシタンス値が非常に小さい。
【００２６】
下記の表１は、従来構造と本発明の実施形態に係る構造との動作速度を比較するためのものである。
【表１】
0006430685.tif 000002
【００２７】
ここで、プリチャージ時間は、正負ビットラインをプリチャージするのにかかる時間を意味し、データ感知時間は、正負ビットラインを介して伝達されるデータを感知するのにかかる時間を意味し、データ保持時間は、センスアンプでデータを伝達するのにかかる時間を意味する。つまり、バッファに格納されたデータが正負伝送ラインと正負ビットラインとを介してセンスアンプに伝達された後、出力されるまでかかる時間を７．６ｎｓに減らすことが可能である。
【００２８】
前述したように、本発明の実施形態に係る半導体メモリ装置は、正負ビットラインに反映されるキャパシタンス値を減らすことにより、半導体メモリ装置のデータ処理速度を向上させるという効果を得ることができる。また、表１から分かるように、データ伝送動作がなされる伝送ラインにのみプリチャージ動作を行うことが可能であるため、プリチャージ時間を減らすという効果を得ることができる。
【００２９】
本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、上記した実施形態は、その説明のためのものであり、その制限のためのものではないことに注意すべきである。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形、及び変更により様々な実施形態が可能であることが理解できるであろう。
それだけでなく、前述した実施形態において例示した論理ゲート及びトランジスタは、入力される信号の極性によってその位置及び種類が異なるように実現されるべきであろう。
【符号の説明】
【００３０】
３１０  メモリバンク
３２０  第１のバッファ領域
３３０  第２５６のバッファ領域
３４０  第０のバッファリング部
３５０  第１のバッファリング部
３６０  第０の経路多重化部
４１０  第１のサブバッファリング部
４２０  第２５６のサブバッファリング部
ＰＢ［０：７］  複数のバッファ
ＣＳ［０：４Ｋ−１］  複数のカラム選択部
【図１】
0006430685.tif 000003
【図２】
0006430685.tif 000004
【図３】
0006430685.tif 000005
【図４】
0006430685.tif 000006
【図５】
0006430685.tif 000007