(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを有する第１および第２のメモリアレイと、
前記第１のメモリアレイのメモリセル列にそれぞれ対応して設けられた複数の第１のビット線と、
前記第２のメモリアレイのメモリセル列にそれぞれ対応して設けられた複数の第２のビット線と、
入力されたアドレス情報に基づいて前記複数の第１のビット線の中から第１のビット線を選択する第１のアドレスデコーダと、
前記第１のアドレスデコーダと並列的に動作し、前記入力されたアドレス情報に基づいて前記複数の第２のビット線の中から第２のビット線を選択する第２のアドレスデコーダと、
前記入力されたアドレス情報に基づく前記第１および第２のアドレスデコーダのデコード結果をそれぞれ比較する比較回路とを備える、半導体記憶装置。
【請求項２】
前記第１および第２のアドレスデコーダは、チップセレクト信号に従って選択される、請求項１記載の半導体記憶装置。
【請求項３】
行列状に配置された複数の第１のメモリセルを有する第１のメモリアレイと、
メモリセル行にそれぞれ対応して設けられた複数の第１のワード線と、
入力された行アドレス情報に基づいて前記複数の第１のワード線の中から第１のワード線を選択する第１のアドレスデコーダと、
前記第１のメモリアレイと列方向に隣接して設けられ、延在された第１のワード線の選択に従って、予め格納された前記第１のワード線を選択する際に利用する行アドレス情報を読み出すことが可能な複数の第２のメモリセルを有する第２のメモリアレイと、
前記入力された行アドレス情報と、前記第２のメモリアレイから読み出された行アドレス情報とを比較する第１の比較回路と、
行列状に配置された複数の第３のメモリセルを有する第３のメモリアレイと、
メモリセル行にそれぞれ対応して設けられた複数の第２のワード線と、
前記第１のアドレスデコーダと並列的に動作し、前記入力された行アドレス情報に基づいて前記複数の第２のワード線の中から第２のワード線を選択する第２のアドレスデコーダと、
前記第３のメモリアレイと列方向に隣接して設けられ、延在された第２のワード線の選択に従って、予め格納された前記第２のワード線を選択する際に利用する前記行アドレス情報を読み出すことが可能な複数の第４のメモリセルを有する第４のメモリアレイと、
前記入力された行アドレス情報と、前記第４のメモリアレイから読み出されたアドレス情報とを比較する第２の比較回路と、
前記第１および第２のメモリアレイのメモリセル列にそれぞれ対応して設けられた複数の第１のビット線と、
前記第３および第４のメモリアレイのメモリセル列にそれぞれ対応して設けられた複数の第２のビット線と、
入力された列アドレス情報に基づいて前記複数の第１のビット線の中から第１のビット線を選択する第３のアドレスデコーダと、
前記第３のアドレスデコーダと並列的に動作し、前記入力された列アドレス情報に基づいて前記複数の第２のビット線の中から第２のビット線を選択する第４のアドレスデコーダと、
前記入力された列アドレス情報に基づく前記第１および第２のアドレスデコーダのデコード結果をそれぞれ比較する第３の比較回路とを備える、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置に関し、特に、アドレスデコーダの故障診断に関する。
【背景技術】
【０００２】
情報処理装置は、マイクロコントローラ、マイクロプロセッサ、信号処理プロセッサ、画像処理プロセッサ、及び音声処理プロセッサ等を含む。情報処理装置の一例とされるマイクロコントローラには、メモリ回路が内蔵される。このメモリ回路には、データを保存するメモリ部と入力信号ｎビットを入力し、保存されているデータを選択するため、２n本の選択信号からひとつの信号をアサートするためのアドレスデコーダが搭載される。上記マイクロコントローラなどのメモリ回路が搭載された機器の安全性、信頼性向上のため、上記メモリ回路に故障検出機能を内在させることが行われ始めている。
【０００３】
ISO26262（自動車の電気/電子に関する機能安全についての国際規格）で、ＳＲＡＭ（Static Random Access Memory）のアドレスデコーダの動作中の故障検出が要求されるようになった。
【０００４】
例えば、一般的な技術であるＥＣＣ（Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）やパリティなどは上記メモリ回路のデータ保存部分であるメモリ部の故障検出機能として適用されている（例えば特許文献１参照）。
【０００５】
しかしながら、上記ＥＣＣやパリティなどの技術は、メモリ部から実際に読出されたデータに基づいて故障検出を可能とする技術であるから、それによって故障が検出されたとしても、その故障の原因がメモリ部にあるのか、アドレスデコーダにあるのかを判別することはできない。したがって、メモリ回路においては、メモリ部の故障検出の他に、アドレスデコーダの故障検出が必要とされる。つまり、アドレスが正しくデコードされているか否かの確認と共に、別のアドレスが選択されていないかどうかの確認が必要となる。
【０００６】
この点で、特開２０１０−８６１２０号公報（特許文献２）には、アドレスとデータからエラー検出信号を生成して、データと一緒にメモリに書き込み、読み出し時は読み出しアドレスから生成したエラー検出ビットと読み出したエラー検出ビットを比較し、アドレスデコーダの故障検出を行う技術が示されている。
【０００７】
また、特開２０１０−７３２８５号公報（特許文献３）では、ＳＲＡＭマクロ内でアドレスデコーダの入力信号のうち少なくとも１ビットを反転させて、予め決められたビット信号対の論理値と比較することによりアドレスデコーダの故障検出を行う技術が示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２５７７９１号公報
【特許文献２】特開２０１０−８６１２０号公報
【特許文献３】特開２０１０−７３２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献２で示された技術では、データを書き込むごとにエラー検出ビットをメモリに書き込む方式であり、電力のオーバーヘッドが大きいという課題がある。また、エラー検出ビットを格納するメモリ空間も行アドレス信号×列アドレス信号分必要であり面積のオーバーヘッドも大きいという課題がある。
【００１０】
また、上記特許文献３で示された技術では、回路が複雑になるという課題がある。
本開示は、上記の課題を解決するためになされたものであって、簡易な方式でかつ、面積のオーバーヘッドも小さいアドレスデコーダの故障検出が可能な半導体記憶装置を提供することを目的とする。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施例によれば、半導体記憶装置は、行列状に配置された複数の第１のメモリセルを有する第１のメモリアレイと、メモリセル行にそれぞれ対応して設けられた複数のワード線と、入力されたアドレス情報に基づいて複数のワード線の中からワード線を選択するアドレスデコーダと、第１のメモリアレイと列方向に隣接して設けられ、延在されたワード線の選択に従って、予め格納されたワード線を選択する際に利用するアドレス情報を読み出すことが可能な複数の第２のメモリセルを有する第２のメモリアレイと、入力されたアドレス情報と、第２のメモリアレイから読み出されたアドレス情報とを比較する比較回路とを備える。
【発明の効果】
【００１３】
一実施例によれば、第２のメモリアレイからアドレス情報を読み出すことにより、入力されたアドレス情報と比較することにより簡易な方式でアドレスデコーダが正常に動作しているか否かの故障検出を実行することが可能である。
【図面の簡単な説明】
【００１４】
【図１】実施形態１に基づく半導体記憶装置の外観構成図である。
【図２】実施形態１に基づく半導体記憶装置の具体的回路構成図である。
【図３】実施形態１に基づく半導体記憶装置のデータ読出およびデータ書込について説明するタイミングチャート図である。
【図４】実施形態１に基づく半導体記憶装置のデータ読出およびデータ書込について説明する別のタイミングチャート図である。
【図５】実施形態２に基づく半導体記憶装置を説明する模式図である。
【図６】実施形態２に基づくメモリチップ３５，３６の外観構成図である。
【図７】実施形態２に基づく半導体記憶装置の具体的回路構成図である。
【図８】実施形態２に基づく半導体記憶装置のアドレスデコーダの正常動作および誤動作について説明するタイミングチャート図である。
【図９】実施形態３に基づく半導体記憶装置の外観構成図である。
【発明を実施するための形態】
【００１５】
本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１６】
［実施形態１］
図１は、実施形態１に基づく半導体記憶装置の外観構成図である。
【００１７】
図１を参照して、半導体記憶装置は、ワード線ドライバ＆デコーダ１５と、メモリアレイＭＡ１，ＭＡ２と、制御部１９と、Ｉ／Ｏ回路５と、読出回路２９と、比較回路３０とを含む。なお、デコーダは、アドレスデコーダを簡略化したものである。
【００１８】
制御部１９は、半導体記憶装置の各機能ブロックを制御する。具体的には、制御部１９は、アドレス信号の入力に基づいてロウアドレス信号をワード線ドライバ＆デコーダ１５に出力する。また、制御部１９は、Ｉ／Ｏ回路５および読出回路２９を駆動するための各種の信号を出力する。また、制御部１９は、比較回路３０にワード線ドライバ＆デコーダ１５に出力したロウアドレス信号を比較回路３０に出力する。
【００１９】
メモリアレイＭＡ１は、行列状に配置された複数のメモリセルを有する。メモリアレイＭＡ１のメモリセルは、書き換え可能に設けられる。
【００２０】
メモリアレイＭＡ２は、メモリアレイＭＡ１と列方向に隣接して設けられ、行列状に配置されたメモリセルを有する。メモリアレイＭＡ２のメモリセルは、書き換え不可能に設定されている。メモリアレイＭＡ２は、読出のみ可能なメモリ（Read Only Memory）に設定されている。
【００２１】
本例において、メモリアレイＭＡ２は、ワード線を選択する際に利用するロウアドレス情報が格納されている。具体的には、ワード線と接続されるメモリセル行のメモリセルには、当該ワード線を選択する際のロウアドレス情報が予め格納されている。
【００２２】
ワード線ドライバ＆デコーダ１５は、メモリアレイＭＡ１およびＭＡ２の行列状に配置されたメモリセルのメモリセル行にそれそれ対応して設けられたワード線ＷＬを駆動する。
【００２３】
ワード線ＷＬは、延在して設けられ、メモリアレイＭＡ１およびＭＡ２共通に設けられる。
【００２４】
Ｉ／Ｏ回路５は、メモリアレイＭＡ１の入出力回路として設けられる。
読出回路２９は、メモリアレイＭＡ２に格納された情報を読み出す。本例においては、読出回路２９は、ワード線ＷＬの選択に従うメモリアレイＭＡ２のメモリセルに格納された情報を読み出す。
【００２５】
比較回路３０は、メモリアレイＭＡ２から読み出された情報と、制御部１９から出力されたロウアドレス情報とを比較する。
【００２６】
本例において、メモリアレイＭＡ２のメモリセルには、ワード線を選択する際に利用するロウアドレス情報が格納されている。したがって、比較回路３０は、２つのロウアドレス情報を比較して、比較結果をロウ判定出力として出力する。具体的には、ロウアドレス情報が一致していればロウ判定出力は「０」であり、不一致であればロウ判定出力は「１」となる。
【００２７】
ワード線ドライバ＆デコーダ１５によりワード線ＷＬを選択するロウアドレス情報と、メモリアレイＭＡ２から読み出されたロウアドレス情報とが一致する場合（「０」）には、デコーダは正常である。
【００２８】
一方、ワード線ドライバ＆デコーダ１５によりワード線ＷＬを選択するロウアドレス情報と、メモリアレイＭＡ２から読み出されたロウアドレス情報とが不一致の場合（「１」）には、デコーダは異常である。
【００２９】
図２は、実施形態１に基づく半導体記憶装置の具体的回路構成図である。
図２を参照して、ワード線ドライバ＆デコーダ１５は、ワード線ドライバ１４と、デコーダ１６とを含む。
【００３０】
ワード線ドライバ１４は、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬに対応して設けられた複数のドライバＤＶを含む。
【００３１】
デコーダ１６は、ロウアドレス情報に基づいてデコード信号ＸＧＡ＜３：０＞を生成する。なお、本例において＜Ｘ：０＞の記号は、＜Ｘ＞〜＜０＞を意味する。
【００３２】
デコーダ１６は、内部クロック信号ＴＤＥＣに同期して動作する。デコーダ１６は、複数のＡＮＤ回路ＡＤ０と、インバータＩＶ０とを含む。内部クロック信号ＴＤＥＣは、クロック信号ＣＬＫに基づき図示しない内部クロック発生回路により生成される。
【００３３】
本例においては、ロウアドレス情報の一例として２ビットのロウアドレスデータ（Ａ＜１＞、Ａ＜０＞）を用いる場合が示されている。
【００３４】
デコーダ１６は、ロウアドレスデータＡ＜１＞，Ａ＜０＞に基づいてデコード信号ＸＧＡ＜３：０＞のいずれか１つを「１」に設定し、他を「０」に設定する。
【００３５】
ワード線ドライバ１４は、デコード信号ＸＧＡ＜３：０＞に従ってワード線ＷＬを駆動する。ロウアドレス情報に従って複数のワード線ＷＬのいずれか１つのワード線ＷＬが活性化される。本例においては、一例としてワード線ＷＬ＜０＞、ＷＬ＜１＞が示されている。
【００３６】
制御部１９は、ラッチ回路２０〜２３を含む。
ラッチ回路２０，２２は、内部クロック信号ＴＤＥＣが「０」の期間にロウアドレスデータＡ＜１＞，Ａ＜０＞の入力を受け付けてデコーダ１６（アドレスデコーダ）およびラッチ回路２１，２３に出力する。また、ラッチ回路２０，２２は、内部クロック信号ＴＤＥＣが「１」の期間にロウアドレスデータＡ＜１＞，Ａ＜０＞を保持する。
【００３７】
ラッチ回路２１，２３は、内部クロック信号／ＴＤＥＣが「０」の期間にラッチ回路２０，２２からのラッチデータＬＡ＜１＞，ＬＡ＜０＞を受け付ける。また、ラッチ回路２１，２３は、内部クロック信号／ＴＤＥＣが「１」の期間にラッチ回路２０，２２からのラッチデータＬＡ＜１＞，ＬＡ＜０＞を保持する。すなわち、ラッチデータＬＡ＜０＞，ＬＡ＜１＞は、１サイクルの間保持される。
【００３８】
メモリアレイＭＡ１は、行列状に配置された複数のメモリセルＭＣ１を有する。
各メモリセルＭＣ１は、書き換え可能に設けられたＳＲＡＭ（Static Random Access Memory）セルである。本例においては、一例として６トランジスタのＳＲＡＭセルが示されている。ＳＲＡＭセルの詳細については公知であるためその詳細な説明については省略する。
【００３９】
メモリアレイＭＡ１のメモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。本例においては、４行のメモリセル行のうちの２行のメモリセル行が示されている。
【００４０】
また、メモリアレイＭＡ１のメモリセル列にそれぞれ対応して複数のビット線対が設けられる。本例においては、２列のメモリセル列が示されている。２列のメモリセル列に対応して設けられた２個のビット線対が設けられる。具体的には、ビット線ＢＴ＜０＞，ＢＢ＜０＞、ＢＴ＜１＞，ＢＢ＜１＞が示されている。
【００４１】
Ｉ／Ｏ回路５は、メモリセル列毎に設けられたプリチャージ回路６と、マルチプレクサ７と、ライトドライバ８と、センスアンプ９とを含む。
【００４２】
プリチャージ回路６は、データ読出時に対応するビット線対を電源電圧ＶＣＣに設定する。
【００４３】
マルチプレクサ７は、デコード信号Ｙ＜１＞，Ｙ＜０＞に従ってビット線対を選択する。
【００４４】
本例においては、図示しないコラムデコーダにより、１ビットのコラムアドレスデータＢに基づいてデコード信号Ｙ＜１＞，Ｙ＜０＞が生成される。
【００４５】
マルチプレクサ７は、デコード信号Ｙ＜１＞，Ｙ＜０＞に従ってビット線対とデータ線対ＣＢＴ，ＣＢＢとを接続する。一例としてデコード信号Ｙ＜１＞が「１」の場合には、ビット線対ＢＴ＜０＞，ＢＢ＜０＞とデータ線対ＣＢＴ，ＣＢＢとが電気的に接続される。
【００４６】
一方、デコード信号Ｙ＜０＞が「１」の場合には、ビット線対ＢＴ＜１＞，ＢＢ＜１＞とデータ線対ＣＢＴ，ＣＢＢとが電気的に接続される。
【００４７】
ライトドライバ８は、データ書込時に書込データＷＤＴに従ってメモリアレイＭＡ１にデータを書き込む。具体的には、ライトドライバ８は、活性化信号ＷＥに従って活性化され、書込データＷＤＴに基づいてデータ線対ＣＢＴ，ＣＢＢを駆動する。ライトドライバ８は、一例として書込データＷＤＴが「１」の場合にデータ線対ＣＢＴ，ＣＢＢを「１」、「０」に設定する。これにより、マルチプレクサ７を介してデータ線対ＣＢＴ，ＣＢＢと接続されたビット線対が駆動される。そして、選択されたワード線ＷＬに対応するメモリセルＭＣにデータが書き込まれる。
【００４８】
センスアンプ９は、活性化信号ＳＥに従って活性化され、データ読出時にメモリアレイＭＡ１からの読出データＲＤＴを出力する。具体的には、データ読出時において、センスアンプ９は、活性化信号ＳＥに従って活性化され、メモリセルＭＣ１が保持するデータに従ってデータ線対ＣＢＴ，ＣＢＢと接続されたビット線対に伝達された電位差を増幅して読出データＲＤＴを出力する。ビット線対は、デコード信号Ｙに従ってマルチプレクサ７を介してデータ線対と接続される。
【００４９】
メモリアレイＭＡ２は、行列状に配置された複数のメモリセルＭＣ０を有する。
各メモリセルＭＣ０は、データが固定されたＲＯＭセルである。本例においては、一例として２トランジスタのＲＯＭセルが示されている。ＲＯＭセルの詳細については、公知であるためその詳細な説明については省略する。２トランジスタのソースを電源電圧あるいは接地電圧と接続することによりＲＯＭセルを実現している。例えば、ビット線対ＡＢＴ＜０＞，ＡＢＢ＜０＞のビット線ＡＢＴ＜０＞と接続されるトランジスタのソースを電源電圧と接続し、ビット線ＡＢＢ＜０＞と接続されるトランジスタのソースを接地電圧と接続することによりデータ「１」を保持する。一方、ビット線対ＡＢＴ＜０＞，ＡＢＢ＜０＞のビット線ＡＢＴ＜０＞と接続されるトランジスタのソースを接地電圧と接続し、ビット線ＡＢＢ＜０＞と接続されるトランジスタのソースを電源電圧と接続することによりデータ「０」を保持する。
【００５０】
メモリアレイＭＡ２のメモリセル行に対応してメモリアレイＭＡ１のワード線を延在した共通のワード線が設けられる。本例においては、４行のメモリセル行のうちの２行のメモリセル行が示されている。
【００５１】
また、メモリアレイＭＡ２のメモリセル列にそれぞれ対応して複数のビット線対が設けられる。本例においては、２列のメモリセル列が示されている。２列のメモリセル列に対応して設けられた２個のビット線対が設けられる。具体的には、ビット線ＡＢＴ＜０＞，ＡＢＢ＜０＞、ＡＢＴ＜１＞，ＡＢＢ＜１＞が示されている。
【００５２】
読出回路２９は、メモリセル列毎に設けられたプリチャージ回路２８と、センスアンプ２７とを含む。
【００５３】
プリチャージ回路２８は、データ読出時に対応するビット線対を電源電圧ＶＣＣに設定する。
【００５４】
センスアンプ２７は、活性化信号ＡＳＥに従って活性化され、データ読出時にメモリアレイＭＡ２からの読出データＡＬＡを出力する。具体的には、データ読出時において、センスアンプ２７は、活性化信号ＡＳＥに従って活性化され、メモリセルＭＣ０が保持するデータに従ってビット線対に伝達された電位差を増幅して読出データＡＬＡを出力する。
【００５５】
本例においては、２ビットの読出データＡＬＡ＜０＞，ＡＬＡ＜１＞を出力する。
比較回路３０は、メモリアレイＭＡ２から読み出された情報と、制御部１９から出力されたロウアドレス情報とを比較する。
【００５６】
具体的には、制御部１９のラッチ回路２１，２３に保持されているラッチデータＬＡ＜０＞，ＬＡ＜１＞と、メモリアレイＭＡ２のセンスアンプ２７から出力された読出データＡＬＡ＜０＞，ＡＬＡ＜１＞とをそれぞれ比較する。
【００５７】
ラッチデータＬＡ＜０＞と、読出データＡＬＡ＜０＞とが一致し、かつ、ラッチデータＬＡ＜１＞と、読出データＡＬＡ＜１＞とが一致する場合には、ロウ判定出力信号ＲＣＯＭＰは「０」に設定される。
【００５８】
一方、ラッチデータＬＡ＜０＞と、読出データＡＬＡ＜０＞とが不一致、あるいは、ラッチデータＬＡ＜１＞と、読出データＡＬＡ＜１＞とが不一致の場合には、ロウ判定出力信号ＲＣＯＭＰは「１」に設定される。
【００５９】
ロウ判定出力信号ＲＣＯＭＰに従ってデコーダ１６の故障検出を実行することが可能である。
【００６０】
メモリアレイＭＡ２において、ワード線ＷＬ＜０＞に対応するメモリセルＭＣ０には、ワード線ＷＬ＜０＞を選択する際に利用するアドレス情報“００”が格納される。また、ワード線ＷＬ＜１＞に対応するメモリセルＭＣ０には、ワード線ＷＬ＜１＞を選択する際に利用するアドレス情報“０１”が格納される。なお、メモリアレイＭＡ２の他のメモリセルについても同様の方式に従ってアドレス情報が格納される。
【００６１】
図３は、実施形態１に基づく半導体記憶装置のデータ読出およびデータ書込について説明するタイミングチャート図である。
【００６２】
図３に示されるように、一例として、まず、データ読出（リードサイクル）について説明する。
【００６３】
半導体記憶装置は、クロック信号ＣＬＫに同期して動作する。本例においては、一例としてクロック信号ＣＬＫが時刻Ｔ０に立ち上がる。
【００６４】
次に、時刻Ｔ１に内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路２０，２２は、ロウアドレスデータＡ＜１＞，Ａ＜０＞の入力をラッチする。本例においては、ロウアドレスデータＡ＜１＞，Ａ＜０＞として、“００”の入力がラッチされる。
【００６５】
内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路２１，２３は、スルーとなる。これにより、ラッチ回路２１，２３は、ラッチデータＬＡ＜１＞，ＬＡ＜０＞として“００”を出力する。
【００６６】
また、内部クロック信号ＴＤＥＣの立ち上がりに同期してデコーダ１６は、ロウアドレスデータＡ＜１＞，Ａ＜０＞に基づくデコード信号ＸＧＡ＜３：０＞を生成する。
【００６７】
本例においては、ロウアドレスデータＡ＜１＞，Ａ＜０＞（“００”）の入力に基づいてワード線ＷＬ＜０＞が選択された場合が示されている。
【００６８】
これにより、ワード線ＷＬ＜０＞の選択に従って対応するメモリセルＭＣ１からビット線対ＢＴ，ＢＢにデータが読み出される。
【００６９】
そして、時刻Ｔ２において、活性化信号ＳＥの活性化に従いセンスアンプ９は、ビット線対ＢＴ，ＢＢの電位差を増幅して読出データを生成する。
【００７０】
また、ワード線ＷＬ＜０＞の選択に従って対応するメモリセルＭＣ０からビット線対ＡＢＴ，ＡＢＢにデータが読み出される。
【００７１】
また、時刻Ｔ２において、活性化信号ＡＳＥの活性化に従いセンスアンプ２７は、ビット線対ＡＢＴ，ＡＢＢの電位差を増幅して読出データを生成する。本例においては、読出データＡＬＡ＜１＞，ＡＬＡ＜０＞として、“００”が読み出された場合が示されている。
【００７２】
比較回路３０は、メモリアレイＭＡ２から読み出された読出データＡＬＡ＜１＞，ＡＬＡ＜０＞として、“００”と、ラッチデータＬＡ＜１＞，ＬＡ＜０＞として、“００”とを比較する。比較回路３０は、一致している場合であるためロウ判定出力信号ＲＣＯＭＰ（“０”）を出力する。これにより正常動作を検出することが可能である。
【００７３】
次に、データ書込（ライトサイクル）について説明する。
半導体記憶装置は、クロック信号ＣＬＫに同期して動作する。本例においては、一例としてクロック信号ＣＬＫが時刻Ｔ３に立ち上がる。
【００７４】
次に、時刻Ｔ４に内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路２０，２２は、ロウアドレスデータＡ＜１＞，Ａ＜０＞の入力をラッチする。本例においては、ロウアドレスデータＡ＜１＞，Ａ＜０＞として、“０１”の入力がラッチされる。
【００７５】
内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路２１，２３は、スルーとなる。これにより、ラッチ回路２１，２３は、ラッチデータＬＡ＜１＞，ＬＡ＜０＞として“０１”を出力する。
【００７６】
また、内部クロック信号ＴＤＥＣの立ち上がりに同期してデコーダ１６は、ロウアドレスデータＡ＜１＞，Ａ＜０＞に基づくデコード信号ＸＧＡ＜３：０＞を生成する。
【００７７】
本例においては、ロウアドレスデータＡ＜１＞，Ａ＜０＞（“０１”）の入力に基づいてワード線ＷＬ＜１＞が選択された場合が示されている。
【００７８】
また、本例においては、ライトドライバ８が活性化信号ＷＥに従って活性化され、ワード線ＷＬ＜１＞の選択に従う対応するメモリセルＭＣ０にデータが書き込まれる。
【００７９】
また、本例においては、データ書込と並列してワード線ＷＬ＜１＞の選択に従って対応するメモリセルＭＣ０からビット線対ＡＢＴ，ＡＢＢにデータが読み出される。
【００８０】
そして、時刻Ｔ５において、活性化信号ＡＳＥの活性化に従いセンスアンプ２７は、ビット線対ＡＢＴ，ＡＢＢの電位差を増幅して読出データを生成する。
【００８１】
本例においては、読出データＡＬＡ＜1＞，ＡＬＡ＜０＞として、“０１”が読み出された場合が示されている。
【００８２】
比較回路３０は、メモリアレイＭＡ２から読み出された読出データＡＬＡ＜１＞，ＡＬＡ＜０＞として、“０１”と、ラッチデータＬＡ＜１＞，ＬＡ＜０＞として、“０１”とを比較する。比較回路３０は、一致している場合であるためロウ判定出力信号ＲＣＯＭＰ（“０”）を出力する。これにより正常動作を検出することが可能である。
【００８３】
図４は、実施形態１に基づく半導体記憶装置のデータ読出およびデータ書込について説明する別のタイミングチャート図である。
【００８４】
図４に示されるように、一例として、まず、データ読出（リードサイクル）について説明する。
【００８５】
半導体記憶装置は、クロック信号ＣＬＫに同期して動作する。本例においては、一例としてクロック信号ＣＬＫが時刻Ｔ６に立ち上がる。
【００８６】
次に、時刻Ｔ７に内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路２０，２２は、ロウアドレスデータＡ＜１＞，Ａ＜０＞の入力をラッチする。本例においては、ロウアドレスデータＡ＜１＞，Ａ＜０＞として、“００”の入力がラッチされる。
【００８７】
内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路２１，２３は、スルーとなる。これにより、ラッチ回路２１，２３は、ラッチデータとして、“００”を出力する。
【００８８】
また、内部クロック信号ＴＤＥＣの立ち上がりに同期してデコーダ１６は、ロウアドレスデータＡ＜１＞，Ａ＜０＞に基づくデコード信号ＸＧＡ＜３：０＞を生成する。
【００８９】
本例においては、ロウアドレスデータＡ＜１＞，Ａ＜０＞（“００”）の入力に基づいてワード線ＷＬ＜０＞が選択された場合が示されている。
【００９０】
これにより、ワード線ＷＬ＜０＞の選択に従って対応するメモリセルＭＣ１からビット線対ＢＴ，ＢＢにデータが読み出される。
【００９１】
そして、時刻Ｔ８において、活性化信号ＳＥの活性化に従いセンスアンプ９は、ビット線対ＢＴ，ＢＢの電位差を増幅して読出データを生成する。
【００９２】
また、ワード線ＷＬ＜０＞の選択に従って対応するメモリセルＭＣ０からビット線対ＡＢＴ，ＡＢＢにデータが読み出される。
【００９３】
また、時刻Ｔ８において、活性化信号ＡＳＥの活性化に従いセンスアンプ２７は、ビット線対ＡＢＴ，ＡＢＢの電位差を増幅して読出データを生成する。本例においては、読出データＡＬＡ＜１＞，ＡＬＡ＜０＞として、“００”が読み出された場合が示されている。
【００９４】
比較回路３０は、メモリアレイＭＡ２から読み出された読出データＡＬＡ＜１＞，ＡＬＡ＜０＞として、“００”と、ラッチデータＬＡ＜１＞，ＬＡ＜０＞として、“００”とを比較する。比較回路３０は、一致している場合であるためロウ判定出力信号ＲＣＯＭＰ（“０”）を出力する。これにより正常動作を検出することが可能である。
【００９５】
次に、データ書込（ライトサイクル）について説明する。
半導体記憶装置は、クロック信号ＣＬＫに同期して動作する。本例においては、一例としてクロック信号ＣＬＫが時刻Ｔ９に立ち上がる。
【００９６】
次に、時刻Ｔ１０に内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路２０，２２は、ロウアドレスデータＡ＜１＞，Ａ＜０＞の入力をラッチする。本例においては、ロウアドレスデータＡ＜１＞，Ａ＜０＞として、“０１”の入力がラッチされる。
【００９７】
内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路２１，２３は、スルーとなる。これにより、ラッチ回路２１，２３は、ラッチデータＬＡ＜１＞，ＬＡ＜０＞として“０１”を出力する。
【００９８】
また、内部クロック信号ＴＤＥＣの立ち上がりに同期してデコーダ１６は、ロウアドレスデータＡ＜１＞，Ａ＜０＞に基づくデコード信号ＸＧＡ＜３：０＞を生成する。
【００９９】
本例においては、ロウアドレスデータＡ＜１＞，Ａ＜０＞（“０１”）の入力に基づいてワード線ＷＬ＜１＞が選択された場合が示されている。
【０１００】
また、本例においては、ライトドライバ８が活性化信号ＷＥに従って活性化され、ワード線ＷＬ＜１＞の選択に従う対応するメモリセルＭＣ０にデータが書き込まれる。
【０１０１】
また、本例においては、データ書込と並列してワード線ＷＬ＜１＞の選択に従って対応するメモリセルＭＣ０からビット線対ＡＢＴ，ＡＢＢにデータが読み出される。
【０１０２】
そして、時刻Ｔ１１において、活性化信号ＡＳＥの活性化に従いセンスアンプ２７は、ビット線対ＡＢＴ，ＡＢＢの電位差を増幅して読出データを生成する。
【０１０３】
本例においては、デコーダ１６の誤動作により、読出データＡＬＡ＜1＞，ＡＬＡ＜０＞として、“００”が読み出された場合が示されている。
【０１０４】
比較回路３０は、メモリアレイＭＡ２から読み出された読出データＡＬＡ＜１＞，ＡＬＡ＜０＞として、“００”と、ラッチデータＬＡ＜１＞，ＬＡ＜０＞として、“０１”とを比較して、不一致の場合であるためロウ判定出力信号ＲＣＯＭＰ（“１”）を出力する。これにより誤動作を検出することが可能である。
【０１０５】
したがって、実施形態１における半導体記憶装置においては、メモリアレイＭＡ２に格納されたアドレス情報を読み出すことにより、入力されたアドレス情報と比較することにより簡易な方式でアドレスデコーダが正常に動作しているか否かの故障検出を実行することが可能である。
【０１０６】
また、実施形態１における半導体記憶装置においては、データ読出のみならず、データ書込においてもメモリアレイＭＡ２に格納されたアドレス情報を読み出すことにより、入力されたアドレス情報を読み出すことにより、入力されたアドレス情報と比較することによりアドレスデコーダが正常に動作しているか否かの故障検出を実行することが可能である。
【０１０７】
実施形態１における半導体記憶装置において、メモリアレイＭＡ２は、２トランジスタのＲＯＭセルで構成されており、６トランジスタのＳＲＡＭセルに比べて小面積で面積のオーバーヘッドも小さいアドレスデコーダの故障検出が可能である。また、メモリアレイＭＡ２には書込動作を行わないため消費電力は小さい。さらに、データ書込時にもアドレスデコーダの故障検出が可能であり、精度の高い故障検出が可能である。
【０１０８】
［実施形態２］
一般的に半導体記憶装置において１つのアレイが設けられる場合のみならず、複数のアレイに分割されて実装されることがある。
【０１０９】
実施形態２においては、二つのＳＲＡＭマクロ（メモリチップ３５，３６）に分割して実装された場合について説明する。
【０１１０】
図５は、実施形態２に基づく半導体記憶装置を説明する模式図である。
図５を参照して、実施形態２に基づく半導体記憶装置は、２つのメモリチップ３５，３６を含む。
【０１１１】
メモリチップ３５，３６は、相補的に動作する。具体的には、チップセレクト信号ＣＳに従って選択される。一例としてチップセレクト信号ＣＳが「０」の場合には、メモリチップ３５が動作し、メモリチップ３６は動作しない。一方、チップセレクト信号ＣＳが「１」の場合には、メモリチップ３５が動作せず、メモリチップ３６が動作する。
【０１１２】
また、セレクタ３８が設けられ、チップセレクト信号ＣＳに従ってデータ出力Ｑが切り替えられる。具体的には、チップセレクト信号ＣＳが「１」の場合には、メモリチップ３６のデータ出力Ｑ１がデータ出力Ｑとして出力される。チップセレクト信号ＣＳが「０」の場合には、メモリチップ３５のデータ出力Ｑ０がデータ出力Ｑとして出力される。
【０１１３】
メモリチップ３５，３６には、クロック信号ＣＬＫおよびアドレス信号が入力される。
実施形態２において、一方のメモリチップのみが動作する、すなわちデータ出力される場合について説明するが、アドレスデコーダによるデコード処理についてはメモリチップ３５，３６においてともに並列的に動作する。
【０１１４】
図６は、実施形態２に基づくメモリチップ３５，３６の外観構成図である。
図６を参照して、メモリチップ３５，３６は、ワード線ドライバ＆デコーダ１５，１５＃と、メモリアレイＭＡ１，ＭＡ１＃と、制御部１７，１７＃と、Ｉ／Ｏ回路５，５＃と、比較回路５０とを含む。なお、デコーダは、アドレスデコーダを簡略化したものである。
【０１１５】
制御部１７，１７＃は、メモリチップの各機能ブロックを制御する。
具体的には、制御部１７は、アドレス信号の入力に基づいてロウアドレス信号をワード線ドライバ＆デコーダ１５に出力する。また、制御部１７は、Ｉ／Ｏ回路５を駆動するための各種の信号を出力する。また、本例において制御部１７は、コラムデコーダを有し、Ｉ／Ｏ回路５を駆動するためのデコード信号を出力する。また、コラムデコーダは、比較回路５０にデコード信号を出力する。
【０１１６】
制御部１７＃は、アドレス信号の入力に基づいてロウアドレス信号をワード線ドライバ＆デコーダ１５＃に出力する。また、制御部１７＃は、Ｉ／Ｏ回路５＃を駆動するための各種の信号を出力する。また、本例において制御部１７＃は、コラムデコーダを有し、Ｉ／Ｏ回路５＃を駆動するためのデコード信号を出力する。また、コラムデコーダは、比較回路５０にデコード信号を出力する。
【０１１７】
比較回路５０は、制御部１７，１７＃よりそれぞれ出力されるコラムを選択するデコード信号を比較して、比較結果として両者が一致する場合（コラム判定出力「０」）には、コラムデコーダは正常であると判断する。
【０１１８】
一方、比較回路５０は、制御部１７，１７＃よりそれぞれ出力されるコラムを選択するデコード信号を比較して、比較結果として両者が不一致の場合（コラム判定出力「１」）には、コラムデコーダは異常であると判断する。
【０１１９】
メモリアレイＭＡ１，ＭＡ１＃は、行列状に配置された複数のメモリセルを有する。メモリアレイＭＡ１のメモリセルは、書き換え可能に設けられる。
【０１２０】
ワード線ドライバ＆デコーダ１５，１５＃は、メモリアレイＭＡ１およびＭＡ１＃の行列状に配置されたメモリセルのメモリセル行にそれそれ対応して設けられたワード線ＷＬを駆動する。
【０１２１】
Ｉ／Ｏ回路５，５＃は、メモリアレイＭＡ１，ＭＡ１＃の入出力回路として設けられる。
【０１２２】
実施形態２において、一方のメモリチップのみが動作する場合について説明するが、制御部１７，１７＃および比較回路５０についてはともに並列的に動作する。
【０１２３】
図７は、実施形態２に基づく半導体記憶装置の具体的回路構成図である。
図７を参照して、ここでは、列選択系の回路構成が示されている。
【０１２４】
メモリチップ３６において、制御部１７は、コラムデコーダ１８と、ラッチ回路群４３とを含む。
【０１２５】
コラムデコーダ１８は、複数のＡＮＤ回路ＡＤ１と、インバータＩＶ１とを含む。
コラムデコーダ１８は、コラムアドレスデータに基づいてデコード信号Ｙ０＜０＞〜Ｙ０＜３＞を生成する。
【０１２６】
本例においては、コラムアドレス情報の一例として２ビットのコラムアドレスデータ（ＹＡ＜１＞、ＹＡ＜０＞）を用いる場合が示されている。
【０１２７】
コラムデコーダ１８は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞に基づいてデコード信号Ｙ０＜０＞〜Ｙ０＜３＞のいずれか１つを「１」に設定し、他を「０」に設定する。
【０１２８】
マルチプレクサ７は、デコード信号Ｙ０＜０＞〜Ｙ０＜３＞に従ってビット線対とデータ線対とを接続する。
【０１２９】
ラッチ回路群４３は、ラッチ回路４４，４５を含む。
ラッチ回路４４，４５は、内部クロック信号ＴＤＥＣが「０」の期間にコラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力を受け付けてコラムデコーダ１８（アドレスデコーダ）に出力する。
【０１３０】
また、ラッチ回路４４，４５は、内部クロック信号ＴＤＥＣが「１」の期間にコラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞を保持（ラッチ）する。
【０１３１】
メモリアレイＭＡ１は、行列状に配置された複数のメモリセルＭＣ１を有する。
各メモリセルＭＣ１は、書き換え可能に設けられたＳＲＡＭ（Static Random Access Memory）セルである。本例においては、一例として６トランジスタのＳＲＡＭセルが示されている。ＳＲＡＭセルの詳細については公知であるためその詳細な説明については省略する。
【０１３２】
メモリアレイＭＡ１のメモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。
【０１３３】
また、メモリアレイＭＡ１のメモリセル列にそれぞれ対応して複数のビット線対が設けられる。本例においては、４列のメモリセル列が示されている。４列のメモリセル列に対応して設けられた４個のビット線対が設けられる。具体的には、ビット線ＢＴ＜０＞，ＢＢ＜０＞、ＢＴ＜１＞，ＢＢ＜１＞，ＢＴ＜２＞，ＢＢ＜２＞、ＢＴ＜３＞，ＢＢ＜３＞が示されている。
【０１３４】
Ｉ／Ｏ回路５は、メモリセル列毎に設けられたプリチャージ回路６と、マルチプレクサ７と、ライトドライバ８と、センスアンプ９とを含む。
【０１３５】
プリチャージ回路６は、データ読出時に対応するビット線対を電源電圧ＶＣＣに設定する。
【０１３６】
マルチプレクサ７は、デコード信号Ｙ０＜３＞，Ｙ０＜２＞，Ｙ０＜１＞，Ｙ０＜０＞に従ってビット線対を選択する。
【０１３７】
本例においては、コラムデコーダ１８により、２ビットのコラムアドレスデータＹＡに基づいてデコード信号Ｙ０＜３＞〜Ｙ０＜０＞が生成される。
【０１３８】
マルチプレクサ７は、デコード信号Ｙ０＜３＞〜Ｙ０＜０＞に従ってビット線対とデータ線対ＣＢＴ，ＣＢＢとを接続する。一例としてデコード信号Ｙ０＜０＞が「１」の場合には、ビット線対ＢＴ＜０＞，ＢＢ＜０＞とデータ線対ＣＢＴ，ＣＢＢとが電気的に接続される。
【０１３９】
また、デコード信号Ｙ＜１＞が「１」の場合には、ビット線対ＢＴ＜１＞，ＢＢ＜１＞とデータ線対ＣＢＴ，ＣＢＢとが電気的に接続される。他のビット線対についても同様である。
【０１４０】
ライトドライバ８は、データ書込時に書込データＷＤＴに従ってメモリアレイＭＡ１にデータを書き込む。具体的には、ライトドライバ８は、活性化信号ＷＥに従って活性化され、書込データＷＤＴに基づいてデータ線対ＣＢＴ，ＣＢＢを駆動する。ライトドライバ８は、一例として書込データＷＤＴが「１」の場合にデータ線対ＣＢＴ，ＣＢＢを「１」、「０」に設定する。これにより、マルチプレクサ７を介してデータ線対ＣＢＴ，ＣＢＢと接続されたビット線対が駆動される。そして、選択されたワード線ＷＬに対応するメモリセルＭＣにデータが書き込まれる。
【０１４１】
センスアンプ９は、活性化信号ＳＥに従って活性化され、データ読出時にメモリアレイＭＡ１からの読出データＲＤＴを出力する。具体的には、データ読出時において、センスアンプ９は、活性化信号ＳＥに従って活性化され、メモリセルＭＣ１が保持するデータに従ってデータ線対ＣＢＴ，ＣＢＢと接続されたビット線対に伝達された電位差を増幅して読出データＲＤＴを出力する。ビット線対は、デコード信号Ｙ０＜０＞〜Ｙ０＜３＞に従ってマルチプレクサ７を介してデータ線対と接続される。
【０１４２】
メモリチップ３５は、メモリチップ３６と基本的に同様の構成である。
制御部１７＃は、コラムデコーダ１８＃と、ラッチ回路群４３＃とを含む。
【０１４３】
ラッチ回路群４３＃は、ラッチ回路４４＃，４５＃を含む。
ラッチ回路４４＃，４５＃は、内部クロック信号ＴＤＥＣが「０」の期間にコラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力を受け付けてコラムデコーダ１８＃（アドレスデコーダ）に出力する。
【０１４４】
また、ラッチ回路４４＃，４５＃は、内部クロック信号ＴＤＥＣが「１」の期間にコラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞を保持（ラッチ）する。
【０１４５】
コラムデコーダ１８＃は、複数のＡＮＤ回路ＡＤ２と、インバータＩＶ２とを含む。
コラムデコーダ１８＃は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞に基づいてデコード信号を生成する。
【０１４６】
本例においては、コラムアドレス情報の一例として２ビットのコラムアドレスデータ（ＹＡ＜１＞，ＹＡ＜０＞）を用いる場合が示されている。
【０１４７】
コラムデコーダ１８＃は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞に基づいてデコード信号Ｙ１＜０＞〜Ｙ１＜３＞のいずれか１つを「１」に設定し、他を「０」に設定する。
【０１４８】
当該デコード信号Ｙ１＜０＞〜Ｙ１＜３＞に従ってマルチプレクサによる選択動作が実行される。
【０１４９】
比較回路５０は、デコード信号Ｙ０＜０＞〜Ｙ０＜３＞と、Ｙ１＜０＞〜Ｙ１＜３＞とをそれぞれ比較する。
【０１５０】
具体的には、デコード信号Ｙ０＜０＞とデコード信号Ｙ１＜０＞とを比較する。また、デコード信号Ｙ０＜１＞とデコード信号Ｙ１＜１＞とを比較する。また、デコード信号Ｙ０＜２＞とデコード信号Ｙ１＜２＞とを比較する。また、デコード信号Ｙ０＜３＞とデコード信号Ｙ１＜３＞とを比較する。
【０１５１】
デコード信号が全て一致した場合には、コラム判定出力信号ＣＣＯＭＰは、「０」に設定される。一方、１つでも不一致の場合には、コラム判定出力信号ＣＣＯＭＰは、「１」に設定される。
【０１５２】
コラム判定出力信号ＣＣＯＭＰに従ってコラムデコーダ１８，１８＃の故障検出を実行することが可能である。
【０１５３】
図８は、実施形態２に基づく半導体記憶装置のアドレスデコーダの正常動作および誤動作について説明するタイミングチャート図である。本例においてはコラムデコーダの動作について説明する。
【０１５４】
図８に示されるように、半導体記憶装置は、クロック信号ＣＬＫに同期して動作する。
ラッチ回路群４３，４３＃は、内部クロック信号ＴＤＥＣの立ち上がりに従ってコラムアドレスデータＹＡ＜１：０＞の入力をラッチする。本例においては、一例として内部クロック信号ＴＤＥＣが時刻Ｔ２０に立ち上がる。
【０１５５】
内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路４４，４５は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力をラッチする。本例においては、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞として、“００”の入力がラッチされる。
【０１５６】
また、内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路４４＃，４５＃は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力をラッチする。本例においては、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞として、“００”の入力がラッチされる。
【０１５７】
そして、コラムデコーダ１８は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力に基づいてデコード信号Ｙ０＜０＞〜Ｙ０＜３＞を生成する。本例においては、デコード信号Ｙ０＜０＞が「１」に設定されている場合が示されている。
【０１５８】
また、コラムデコーダ１８＃は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力に基づいてデコード信号Ｙ１＜０＞〜Ｙ１＜３＞を生成する。また、本例においては、デコード信号Ｙ１＜０＞が「１」に設定されている場合が示されている。
【０１５９】
比較回路５０は、デコード信号Ｙ０＜０＞〜Ｙ０＜３＞と、デコード信号Ｙ１＜０＞〜Ｙ１＜３＞とを比較する。そして、一致している場合であるためコラム判定出力信号ＣＣＯＭＰ（“０”）を出力する。これによりコラムデコーダの正常動作を検出することが可能である。
【０１６０】
次に、時刻Ｔ２１において、内部クロック信号ＴＤＥＣが立ち上がる。
内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路４４，４５は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力をラッチする。本例においては、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞として、“１０”の入力がラッチされる。
【０１６１】
また、内部クロック信号ＴＤＥＣの立ち上がりに同期して、ラッチ回路４４＃，４５＃は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力をラッチする。本例においては、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞として、“１０”の入力がラッチされる。
【０１６２】
そして、コラムデコーダ１８は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力に基づいてデコード信号Ｙ０＜０＞〜Ｙ０＜３＞を生成する。本例においては、デコード信号Ｙ０＜１＞が「１」に設定されている場合が示されている。
【０１６３】
また、コラムデコーダ１８＃は、コラムアドレスデータＹＡ＜１＞，ＹＡ＜０＞の入力に基づいてデコード信号Ｙ１＜０＞〜Ｙ１＜３＞を生成する。また、本例においては、デコード信号Ｙ１＜２＞が「１」に設定されている場合が示されている。
【０１６４】
比較回路５０は、デコード信号Ｙ０＜０＞〜Ｙ０＜３＞と、デコード信号Ｙ１＜０＞〜Ｙ１＜３＞とを比較する。そして、不一致の場合であるためコラム判定出力信号ＣＣＯＭＰ（“１”）を出力する。これによりコラムデコーダの誤動作（故障）を検出することが可能である。
【０１６５】
したがって、実施形態２における半導体記憶装置においては、コラムデコーダからのコラムアドレス信号のデコード結果をそれぞれ比較することにより、簡易な方式でアドレスデコーダが正常に動作しているか否かの故障検出を実行することが可能である。
【０１６６】
また、実施形態２における半導体記憶装置においては、データ読出およびデータ書込のいずれの動作においてもデコード信号を比較することによりアドレスデコーダが正常に動作しているか否かの故障検出を実行することが可能である。
【０１６７】
［実施形態３］
実施形態３においては、上記の実施形態１および２を組み合わせた場合について説明する。
【０１６８】
図９は、実施形態３に基づく半導体記憶装置の外観構成図である。
図９を参照して、実施形態３に基づく半導体記憶装置は、図６の半導体記憶装置と比較して、メモリアレイＭＡ２，ＭＡ２＃と、読出回路２９，２９＃と、比較回路３０，３０＃をさらに追加した点が異なる。また、制御部１７，１７＃を制御部１７Ａ，１７Ａ＃に置換した点が異なる。
【０１６９】
その他の構成については、図６で説明した構成と同様であるのでその詳細な説明については繰り返さない。
【０１７０】
制御部１７Ａ，１７Ａ＃は、制御部１７，１７＃と比較して図２で説明した制御部１９を構成するラッチ回路２０〜２３をさらに含む。ラッチ回路２０〜２３については、図２で説明したのと同様であるのでその詳細な説明については繰り返さない。
【０１７１】
メモリアレイＭＡ２，ＭＡ２＃は、メモリアレイＭＡ１，ＭＡ１＃とそれぞれ列方向に隣接して設けられ、行列状に配置されたメモリセルを有する。メモリアレイＭＡ２，ＭＡ２＃のメモリセルは、書き換え不可能に設定されている。メモリアレイＭＡ２，ＭＡ２＃は、読出のみ可能なメモリ（Read Only Memory）に設定されている。
【０１７２】
本例において、メモリアレイＭＡ２，ＭＡ２＃は、ワード線を選択する際に利用するロウアドレス情報が格納されている。具体的には、ワード線と接続されるメモリセル行のメモリセルには、当該ワード線を選択する際のロウアドレス情報が予め格納されている。
【０１７３】
読出回路２９，２９＃は、メモリアレイＭＡ２，ＭＡ２＃に格納された情報を読み出す。本例においては、読出回路２９，２９＃は、ワード線ＷＬの選択に従うメモリアレイＭＡ２，ＭＡ２＃のメモリセルに格納された情報をそれぞれ読み出す。
【０１７４】
比較回路３０は、メモリアレイＭＡ２から読み出された情報と、制御部１７Ａから出力されたロウアドレス情報とを比較する。比較回路３０＃は、メモリアレイＭＡ２＃から読み出された情報と、制御部１７Ａ＃から出力されたロウアドレス情報とを比較する。
【０１７５】
本例において、メモリアレイＭＡ２，ＭＡ２＃のメモリセルには、ワード線を選択する際に利用するロウアドレス情報が格納されている。
【０１７６】
したがって、実施形態１で説明したのと同様に比較回路３０，３０＃は、それぞれ２つのロウアドレス情報を比較して、比較結果をロウ判定出力として出力する。具体的には、ロウアドレス情報が一致していればロウ判定出力は「０」であり、不一致であればロウ判定出力は「１」となる。
【０１７７】
ワード線ドライバ＆デコーダ１５によりワード線ＷＬを選択するロウアドレス情報と、メモリアレイＭＡ２，ＭＡ２＃から読み出されたロウアドレス情報とが一致する場合（「０」）には、デコーダは正常である。
【０１７８】
一方、ワード線ドライバ＆デコーダ１５によりワード線ＷＬを選択するロウアドレス情報と、メモリアレイＭＡ２，ＭＡ２＃から読み出されたロウアドレス情報とが不一致の場合（「１」）には、デコーダは異常である。
【０１７９】
したがって、実施形態３における半導体記憶装置においては、メモリアレイＭＡ２，ＭＡ２＃に格納されたアドレス情報を読み出すことにより、入力されたアドレス情報と比較することにより簡易な方式でロウデコーダが正常に動作しているか否かの故障検出を実行することが可能である。
【０１８０】
また、コラムデコーダからのコラムアドレス信号のデコード結果をそれぞれ比較することにより、簡易な方式でコラムデコーダが正常に動作しているか否かの故障検出を実行することが可能である。
【０１８１】
また、実施形態３における半導体記憶装置においては、データ読出およびデータ書込のいずれの動作においてもデコード信号を比較することによりアドレスデコーダが正常に動作しているか否かの故障検出を実行することが可能である。
【０１８２】
なお、本例においては、ＳＲＡＭメモリを例に挙げて説明したが、特にＳＲＡＭに限定されるものではなく、他の半導体記憶素子についても同様に適用可能である。
【０１８３】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１８４】
５  Ｉ／Ｏ回路、６，２８  プリチャージ回路、７  マルチプレクサ、８  ライトドライバ、９，２７  センスアンプ、１４  ワード線ドライバ、１５  ワード線ドライバ＆デコーダ、１６  デコーダ、１７，１９  制御部、１８  コラムデコーダ、２０〜２３  ラッチ回路、２９  読出回路、３０，４０，５０  比較回路、３５，３６  メモリチップ、３８  セレクタ。
【図１】
0006430194.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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