(57)【特許請求の範囲】
【請求項１】
第１の複数のデコードされた信号の第１のパワーサプライ電圧へのアサーションに応答してワードラインドライバノードをディスチャージするように構成された第１のロジックゲートと、
ワードラインと、
第２のパワーサプライ電圧により電力供給されるインバータと、ここにおいて、前記インバータは、前記ワードラインドライバノードの電圧を前記ワードラインに関するワードライン電圧に反転するように構成される、
前記第１のロジックゲートへのパワーサプライ入力ノードと前記第２のパワーサプライ電圧に関するパワーサプライノードとの間に結合されたスイッチと、
前記ワードラインドライバノードの前記ディスチャージと前記第１の複数のデコードされた信号内の前記デコードされた信号のうちの１つの補数のディスチャージとに応答して前記スイッチをスイッチオフするように構成された第２のロジックゲートと、ここにおいて、前記第２のパワーサプライ電圧は、前記第１のパワーサプライ電圧よりも大きい、
を備えた回路。
【請求項２】
前記第１のロジックゲートは、ＮＡＮＤゲートを備える、請求項１の回路。
【請求項３】
前記ＮＡＮＤゲートは、前記第１の複数のデコードされた信号に対応する第１の複数のＰＭＯＳトランジスタを備え、ここにおいて、前記第１の複数のＰＭＯＳトランジスタ内の各ＰＭＯＳトランジスタは、前記パワーサプライ入力ノードに結合されたソースと、前記ワードラインドライバノードに結合されたドレインと、前記対応するデコードされた信号により駆動されるゲートとを含む、請求項２の回路。
【請求項４】
前記ＮＡＮＤゲートは、前記第１の複数のデコードされた信号に対応する第１の複数のＮＭＯＳトランジスタをさらに備え、前記第１の複数のＮＭＯＳトランジスタは、前記ワードラインドライバノードとグラウンドとの間に直列に配列され、前記第１の複数のＮＭＯＳトランジスタ内の各ＮＭＯＳトランジスタは、前記対応するデコードされた信号により駆動されるゲートを有する、請求項３の回路。
【請求項５】
前記第２のロジックゲートは、前記第２のパワーサプライ電圧により電力供給されるＮＯＲゲートを備える、請求項１の回路。
【請求項６】
前記スイッチは、前記パワーサプライノードに結合されたソースと、前記パワーサプライ入力ノードに結合されたドレインとを有する第１のＰＭＯＳトランジスタを備え、前記ＮＯＲゲートの出力は、前記第１のＰＭＯＳトランジスタのゲートに結合する、請求項５の回路。
【請求項７】
前記ＮＯＲゲートは、第３のＰＭＯＳトランジスタに直列な第２のＰＭＯＳトランジスタを備え、前記第２のＰＭＯＳトランジスタは、前記パワーサプライノードに結合されたソースと、前記第３のＰＭＯＳトランジスタのソースに結合されたドレインと、前記デコードされた信号のうちの１つの前記補数により駆動されるように構成されるゲートとを有し、前記第３のＰＭＯＳトランジスタは、前記ＮＯＲゲートの前記出力に結合されたドレインと、前記ワードラインドライバノードに結合されたゲートとを有する、請求項６の回路。
【請求項８】
前記ＮＯＲゲートは、グラウンドに結合されたソースを有し、前記ワードラインドライバノードに結合されたゲートを有し、前記ＮＯＲゲートの前記出力に結合されたドレインを有する第１のＮＭＯＳトランジスタをさらに備え、前記ＮＯＲゲートは、グラウンドに結合されたソースを有し、前記ＮＯＲゲートの前記出力に結合されたドレインを有し、前記デコードされた信号のうちの１つの前記補数により駆動されるように構成されたゲートを有する第２のＮＭＯＳトランジスタをさらに備える、請求項７の回路。
【請求項９】
前記第１の複数のデコードされた信号を提供するために複数のアドレス信号をデコードするように構成された行デコーダをさらに備えた、請求項１の回路。
【請求項１０】
前記行デコーダは、前記複数のアドレス信号をデコードされた信号の複数のセットにデコードするようにさらに構成され、前記第１の複数のデコードされた信号は、デコードされた信号の前記複数のセット内のデコードされた信号の各セットからの１つのデコードされた信号を備える、請求項９の回路。
【請求項１１】
第１のパワーサプライ電圧により電力供給される第１のパワードメインにおいて、複数のデコードされた信号を前記第１のパワーサプライ電圧にアサートするためにアドレス信号をデコードすることと、
第２のパワーサプライ電圧により電力供給される第２のパワードメインにおいて、前記第２のパワーサプライ電圧を供給するパワーサプライノードからワードラインドライバノードを絶縁するためにスイッチを開放している間、前記複数のデコードされた信号の前記アサーションに応答して前記ワードラインドライバノードをディスチャージすることと、
前記ワードラインドライバノードの前記ディスチャージに応当して、前記第２のパワードメイン内のワードラインに関する電圧を前記第２のパワーサプライ電圧にチャージすることと、
前記複数のデコードされた信号内の前記デコードされた信号の少なくとも１つのディスチャージに応当して、前記スイッチを閉成し、前記ワードラインドライバノードを前記第２のパワーサプライ電圧にチャージすることと、ここにおいて、前記第２のパワーサプライ電圧は、前記第１のパワーサプライ電圧よりも大きい、
を備えた方法。
【請求項１２】
前記ワードラインドライバノードの前記第２のパワーサプライ電圧への前記チャージに応答して前記ワードラインをディスチャージすることをさらに備えた、請求項１１の方法。
【請求項１３】
ＮＯＲゲート出力信号を生成するために前記第２のパワーサプライ電圧により電力供給されるＮＯＲゲートにおいて前記ワードラインドライバノードの電圧と前記デコードされた信号のうちの前記１つの補数をＮＯＲすることをさらに備え、前記スイッチを前記閉成することは、前記ＮＯＲゲート出力信号のディスチャージに応当する、請求項１１の方法。
【請求項１４】
前記スイッチの前記開放は、前記第２のパワーサプライ電圧への前記ＮＯＲゲート出力信号のチャージングに応答する、請求項１３の方法。
【請求項１５】
前記ワードラインドライバノードの電圧を制御するＮＡＮＤゲート出力信号を生成するために前記スイッチを介して電力供給されるＮＡＮＤゲート内の複数のデコードされた信号のＮＡＮＤをとることをさらに備え、前記ワードラインドライバノードを前記第２のパワーサプライ電圧にチャージすることは、前記ＮＡＮＤゲート出力信号を前記第２のパワーサプライ電圧へ駆動することを備える、請求項１１の方法。
【請求項１６】
前記ワードラインドライバノードをディスチャージすることは、前記ＮＡＮＤゲート出力信号をディスチャージすることを備える、請求項１５の方法。
【請求項１７】
複数のデコードされた信号を生成するために複数のアドレス信号をデコードするように構成された行デコーダと、ここにおいて、前記行デコーダは、第１のパワーサプライ電圧により電力供給される第１のパワードメイン内にある、
ＮＡＮＤゲート出力信号を生成するために前記複数のデコードされた信号のＮＡＮＤをとるように構成されたＮＡＮＤゲートと、ここにおいて、前記ＮＡＮＤゲートは、第２のパワーサプライ電圧により電力供給される第２のパワードメイン内にあり、前記第２のパワーサプライ電圧は、前記第１のパワーサプライ電圧よりも大きい、
前記複数のデコードされた信号内の前記デコードされた信号のうちの１つのリセットに応答して前記第２のパワーサプライ電圧から前記ＮＡＮＤゲートを絶縁し、前記デコードされた信号のうちの前記１つのアサーションに応答して前記第２のパワーサプライ電圧に前記ＮＡＮＤゲートを結合する手段と、
ワードラインと、
前記ＮＡＮＤゲート出力信号のディスチャージに応当して前記第２のパワーサプライ電圧に前記ワードラインの電圧をアサートするように構成されたワードラインドライバと、
を備えた、メモリ。
【請求項１８】
前記ワードラインドライバは、前記第２のパワーサプライ電圧により電力供給されるインバータを備える、請求項１７のメモリ。
【請求項１９】
前記手段は、ＮＯＲゲートとスイッチトランジスタとを備える、請求項１７のメモリ。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本願は２０１６年３月１５日に出願された米国特許出願第１５／０７０，９６３号および２０１５年３月１６日に出願された米国仮出願第６２／１３３，８４０号の優先権を主張し、それらの内容はすべての目的のためにそのすべてがここで参照することにより組み込まれる。
【技術分野】
【０００２】
[0002]この出願はメモリに関し、特に、ワードラインを駆動するための高速レベルデコーダおよびレベルシフタに関する。
【背景技術】
【０００３】
[0003]半導体技術がディープサブミクロンレジーム(deep submicron regime)に進化するにつれパワーサプライ電圧はトランジスタ寸法のスケーリングに呼応してスケールダウンされる。たとえば、マイクロプロセッサは現在１ボルト未満(a sub-one volt)のパワーサプライ電圧により電力供給されるトランジスタで製造される。しかし、これらのモダンシステムはより高い電圧ドメイン(domain)で動作する埋め込まれたメモリとインタフェースする必要があるかもしれない。電力を節約するために、メモリ内で駆動するワードラインに関するアドレスデコーディングは低電圧ドメインで生じる。従って、結果として生じるデコードされたワードライン信号は、選択されたワードラインを駆動するためにメモリの高電圧ドメインで使用される高パワーサプライ電圧にレベルシフトしなければならない。ワードライン駆動信号に関する入力信号（ＩＮ）と出力信号（ＯＵＴ）との間の電圧レベルシフトを実行することができる典型的なレベルシフタ１００が図１に示される。
【０００４】
[0004]入力信号はＮＭＯＳトランジスタＭＮ１のゲートを駆動する。入力信号がロウ（グラウンドまたはＶＳＳ）の場合、トランジスタＭＮ１はスイッチオフしノードＮ１がグラウンドに対してフロート(float)することを可能にする。入力信号はまたＮＭＯＳトランジスタＭＮ２のゲートを次に(in turn)駆動する反転入力信号を生成するインバータＩＮＶを駆動する。インバータＩＮＶは低電圧ドメイン(low-voltage power supply voltage)パワーサプライ電圧ＶＤＤＬを供給するパワーサプライノードにより電力供給される。したがって、インバータＩＮＶは入力信号がロウのときトランジスタＭＮ２のゲートをチャージし、それはノードＮ２をグラウンドにプルする(pull)ためにトランジスタＭＮ２をスイッチオンする。
【０００５】
[0005]ノードＮ２はそのドレインがノードＮ１に結合されたＰＭＯＳトランジスタＭＰ１のゲートに結合する。トランジスタＭＰ１はＰＭＯＳトランジスタＭＰ２とクロス結合される。入力信号はまたトランジスタＭＰ１と直列のＰＭＯＳトランジスタＭＰ３のゲートを駆動する。入力信号がロウであるとき、トランジスタＭＰ３とＭＰ１は両方ともオンになり、それはノードＮ１を高電圧ドメインパワーサプライ電圧ＶＤＤＨにチャージする。ノードＮ１はノードＮ２に結合されたトランジスタＭＰ２のゲートを駆動する。したがって、入力信号がロウのときトランジスタＭＰ２はオフになるであろう。反転入力信号によりそのゲートが駆動される別のＰＭＯＳトランジスタＭＰ４はトランジスタＭＰ３と直列である。
【０００６】
[0006]ハイ(high)からＶＤＤＬに切り替わる入力信号に応答して、トランジスタＭＮ１がスイッチオンしトランジスタＭＮ２がスイッチオフするであろう。その結果入力信号がロウの間ディスチャージされた出力ノードＮ２はトランジスタＭＰ２がスイッチオンされることができるまでフロートしなければならない。次に、トランジスタＭＰ２はトランジスタＭＮ１がノードＮ１をディスチャージできるまでスイッチオンすることができない。しかしながら、トランジスタＭＰ１は依然として瞬間的にオンであり、ノードＮ１をチャージし続けようと試み、その結果ノードＮ１をディスチャージするトランジスタＭＮ１と競合する(fight with)。ＶＤＤＬは事実上(effectively)ＶＤＤＨに対して弱いゼロ(weak zero)なので、トランジスタＭＰ３はわずかにオンしているだけである。したがって、トランジスタＭＰ３はトランジスタＭＰ１への電荷の流れを制限することによりノードＮ１をディスチャージする観点からトランジスタＭＮ１を支援する。ノードＮ１がディスチャージされると、トランジスタＭＰ２はスイッチオンするであろう。反転入力信号がロウに駆動されることによりトランジスタＭＰ４はすでにオンであるので、トランジスタＭＰ２のスイッチオンは出力信号をＶＤＤＨにチャージするであろう。入力信号がロウに遷移することに応答して反転信号がＶＤＤＬに駆動されると、トランジスタＭＮ２とＭＰ２との間に類似の競合(analogous struggle)が生じる。
【０００７】
[0007]レベルシフタ１００内のＮＭＯＳトランジスタとＰＭＯＳトランジスタの間のこの競合はＮＭＯＳ／ＰＭＯＳ競合の期間に被った遅延によりメモリタイミングに悪影響を及ぼす。より高い動作スピードでは、そのようなワオードラインに関する一般的なレベルシフトは過度の遅延を招く。したがって、定電圧ドメインから高電圧ドメインへ遷移するときワードライン駆動信号に関する改良されたレベルシフトスピードを有する改良されたメモリ設計の必要性がある。
【発明の概要】
【０００８】
[0008]行デコーダによりデコードされるアドレスに従って選択された複数のワードラインを含むメモリが提供される。行デコーダはアドレスを複数のデコードされた信号にデコードする。各デコードされた信号はアドレス内の対応するビットのグループのデコードに対応する。各ワードラインにはデコードされた信号の固有の組み合わせまたはセットが割当てられる。行デコーダによるアドレスのデコードはアドレスによりどのワードラインが選択されるかに応じてセットの１つのみがアサート(assert)される。したがって、デコードされた信号の１ワードラインのセットがアサートされると、デコードされた信号の残りのセットはいずれもアサートされないであろう。各ワードラインはデコードされた信号のそのセットがアサートされるかどうかを決定するように機能する対応するデコーダレベルシフタにより駆動される。セットがアサートされる場合、デコーダレベルシフタが対応するワードラインをメモリパワードメイン(power domain)に関するメモリパワーサプライ電圧に駆動する。対照的に、行デコーダは、ロジックパワーサプライ電圧により電力供給されるロジックパワードメイン内にある。したがって、デコードされた信号はメモリパワーサプライ電圧にアサートされるのとは対照的にロジックパワーサプライ電圧にアサートされる。
【０００９】
[0009]ワードラインの駆動に関する一般的なレベルシフトにおける遅延と電力損失を無くすために、各デコーダレベルシフタはすべてがロジックパワーサプライ電圧にアサートされるデコードされた信号のデコーダレベルシフタのセットに応答してワードラインドライバノードをディスチャージするＮＡＮＤゲートのような第１のロジックゲートを含む。メモリパワードメインインバータ(a memory-power-domain inverter)はワードラインドライバノードのディスチャージに応答してメモリパワーサプライ電圧に対応するワードラインを駆動するようにワードラインドライバノードを反転する。第１のロジックゲートは、メモリパワーサプライ電圧を供給するメモリパワーサプライノードにスイッチを介して結合する。ＮＯＲゲートのような第２のロジックゲートはスイッチを制御するためにリセット信号とワードラインドライバノード電圧を処理する。リセット信号はデコーダレベルシフタに関するセット内のデコードされた信号の１つの補数(complement)を備えることができる。したがって、セット内のすべてのデコードされた信号がアサートされたときリセット信号はディスチャージされる。ワードラインドライバノード電圧のディスチャージとリセット信号に応答して、第２のロジックゲートはスイッチを遮断する。反対に、第２のロジックゲートはリセット信号がアサートされデコードされた信号がグラウンドにデアサート(de-assert)されることに応答してスイッチをオンに駆動する。第１および第２のロジックゲートの組み合わせはかなりの改良されたメモリ動作スピードと低減された電力消費をもたらす。たとえば、デコーダレベルシフタがそのワードラインをアサートするときＰＭＯＳ／ＮＭＯＳ競合はない。対照的にワードラインに関する一般的なレベルシフタはワードラインをアサートするようなＰＭＯＳ／ＮＭＯＳ競合を被る。これらの有利な特徴は、以下の例となる実施形態に関連してより良く認識され得る。
【図面の簡単な説明】
【００１０】
【図１】[0011]一般的なワードラインレベルシフタの回路図である。
【図２Ａ】[0012]は本開示の態様に従うメモリのブロック図である。
【図２Ｂ】[0013]本開示の態様に従う図２Ａのメモリ内のデコーダレベルシフタに関する回路図。
【図３】[0014]本開示の態様に従う図２Ｂのデコーダレベルシフタに関するより詳細な回路図。
【図４】[0015]本開示の態様に従うデコーダレベルシフタを含むメモリに関する動作方法に関するフローチャート。
【００１１】
[0016]本開示の実施形態およびそれらの利点は以下の詳細な記述を参照することにより最もよく理解される。図の１つまたは複数において類似の素子を識別するために類似の参照符号が用いられることが理解されるべきである。
【発明の詳細な説明】
【００１２】
[0017]レベルシフタとしても機能するワードラインデコーダはメモリ動作スピードを増すために提供される。複数のワードライン（ＷＬ）を含む例示メモリ２００が図２Ａに示される。メモリ２００において、第１のワードライン（ＷＬ−１）から最終ワードライン（ＷＬ−２５６）に及ぶ２５６ワードラインがある。しかしながら、代替態様では、ワードラインの数は２５６を超えるまたは未満であり得る。したがって、８ビットアドレス２０３は２５６ワードラインのいずれか１つを選択するのに十分である。アドレス２０３は第１のアドレスビットＡ１乃至最後のアドレスビットＡ８に及ぶ。ロジックパワードメイン(logic-power-domain)行デコーダ２０２はアドレス２０３をデコードする。ロジックパワードメインはロジックパワーサプライ電圧ＶＤＤＬにより電力供給される。したがって、行デコーダ２０２はロジックパワーサプライ電圧ＶＤＤＬを供給するロジックドメインパワーサプライノードに結合される。行デコーダ２０２と対照的に、複数のデコーダレベルシフタ２０１は、ロジックパワーサプライ電圧ＶＤＤＬとは異なるメモリパワーサプライ電圧ＶＤＤＨにより電力供給されるメモリパワードメイン内にある。一般に、ロジックパワーサプライ電圧ＶＤＤＬとメモリパワーパワーサプライ電圧ＶＤＤＨに関する相対レベルはメモリ２００を含む集積回路に関する動作モードに依存するであろう。
【００１３】
[0018]ロジックパワードメインがハイパワーモードにあるのに対して、メモリパワードメインがロウパワー動作モードにある場合、ロジックパワーサプライ電圧ＶＤＤＬはメモリパワーサプライ電圧より高いかもしれない。反対にロジックパワードメインがスタンバイまたはロウパワー動作モードにある場合、メモリパワーサプライ電圧ＶＤＤＨはロジックパワーサプライ電圧ＶＤＤＬよりも高いかもしれない。一般に、ロジックパワーサプライ電圧ＶＤＤＬは典型的にメモリパワーサプライ電圧よりも低いので以下の説明はメモリパワーサプライ電圧ＶＤＤＨは実際にはロジックパワーサプライ電圧ＶＤＤＬよりも大きいと仮定する。しかしながら、ここに開示されたレベルシフトはまたワードラインを駆動することに関して振幅におけるレベルシフトダウンに適用可能であることが理解されよう。
【００１４】
[0019]アドレス２０３のような相対的に広いアドレスをデコードする場合、全体のアドレスを各ワードラインに個別に対応する単一のデコードされた信号にデコードすることは極めて非効率である。言い換えれば、デコードされた信号が１対１でワードラインと対応するように行デコーダ２０２はアドレスビット２０３を２５６の異なるデコードされた信号にデコードすることは考えられ得る。しかし、そのような広範囲のデコーディングは遅くかつ非効率であろう。従って、行デコーダ２０２はアドレスビットのサブセットを複数の対応するデコードされた信号にデコードするように構成される。メモリ２００において、デコーダ２０２は３つのアドレスビット（例えば、アドレスビット（Ａ１、Ａ２、およびＡ３）をｒａ−１乃至ｒａ−８に及ぶｒａデコード信号にデコードするように構成される。同様に、デコーダ２０２は別の３つのアドレスビット（例えば、アドレスビットＡ４、Ａ５およびＡ６）をｒｂ−１乃至ｒｂ−８（図示せず）に及ぶｒｂデコード信号にデコードするように構成される。最後に、デコーダ２０２はアドレスビットＡ７およびＡ８のような残りの２つのアドレスビットをｓ  ｒｃ−１乃至ｒｃ−４に及ぶｒｃデコード信号にデコードするように構成される。
【００１５】
[0020]したがって、デコーダ２０２は並列に動作している(running)３つの異なるデコーダを含むとみなされることができる。デコーダ２０２内の第１の３ビットデコーダ（図示せず）は対応するデコード信号ｒａ−１乃至ｒａ−８（ｒａ信号）を生成する。デコーダ２０２内の第２の３ビットデコーダは対応するデコード信号ｒｂ−１乃至ｒｂ−８（ｒｂ信号）を生成する。最後に、デコーダ２０２内の２ビットデコーダは対応するデコード信号ｒｃ−１乃至ｒｃ−４（ｒｃ信号）を生成する。デコード信号に関して各ワードラインは独自の対応するデコーダレベルシフタ２０１を有する。したがって、２５６ワードラインに対応する２５６デコーダレベルシフタ２０１がある。ビットセルバンクに構成されるインプリメンテーションにおいて、１つのデコーダレベルシフタ２０１は右ワードラインおよび左ワードラインのような１対のワードラインに対応することができる。しかし、各バンク内では、デコーダレベルシフタに対するワードラインの対応はメモリ２００に関して示されるように１対１である。
[0021]２５６のデコーダレベルシフタ２０１があるので、各デコードされたｒａ信号に関して２５６／８＝３２のデコーダレベルシフタがある。したがって、３２のデコーダレベルシフタ２０１の１つのグループはデコードされたｒａ−１信号を受信するであろう。３２のデコーダレベルシフタ２０１の別のグループは３２のデコーダレベルシフタ２０１の最終グループがデコードされたｒａ−８信号を受信するようにデコードされたｒａ−２信号を受信する、等々であろう。デコーダレベルシフタ２０１の類似のグルーピングはデコードされたｒｂ信号に関してなされることができる。デコードされたｒｃ信号に関して、ｒｃ信号は２つのアドレスビットをデコードすることから生じるという事実により、デコーダレベルシフタ２０１の４つのグループがあるのみであろう。この結果、各デコーダレベルシフタ２０１はデコードされた信号ra、ｒｂおよびｒｃの固有の一意的な(its own unique)セットを受信する。
【００１６】
[0022]結果として生じるデコードされたｒａ、ｒｂおよびｒｃの分配において、デコーダレベルシフタ２０１とその対応するワードラインとの間の１対１の対応があるのと同じように、デコードされた信号とデコーダレベルシフタ２０１のいかなる所与のインスタンシエーション(instantiation)の間にも１対１の対応がある。例えば、デコードされたｒａ−１、ｒｂ−１およびｒｃ−１のセットを受信する唯一つのデコーダレベルシフタ２０１がある。デコードされた信号の少なくとも１つは残りのデコーダレベルシフタ２０１のすべてに関して異なるであろう。例えば、他の(another)デコーダレベルシフタ（図示せず）はデコードされた信号ｒａ−１およびｒｃ−１を受信することができるがデコードされた信号ｒｂ−１は受信することができないであろう。そのかわり、この他の(this other)デコーダレベルシフタは残りのデコードされた信号ｒｂ−２乃至ｒｂ−８の１つを受信しなければならない。この態様において、各デコーダレベルシフタ２０１はアドレス信号２０３が一意的に各ワードラインを識別することができるようにデコードされた信号の固有の組み合わせまたはセットを受信する。
【００１７】
[0023]メモリ２００と対照的に、一般的なメモリは各デコーダレベルシフタ２０１をＡＮＤゲートのようなロジックパワードメイン(logic-power-domain)デコーダで置き換えるであろう。その点に関して、行デコーダ２０２は選択されたワードラインに関して各デコードされた信号をアサートするように機能する。例えば、行デコーダ２０２は、ワードラインＷＬ−１を選択するためにロジックパワーサプライ電圧ＶＤＤＬにデコードされた信号ｒａ−１、ｒｂ−１およびｒｃ−１の各々をアサートするであろう。従って、一般的なＶＤＤＬパワーＡＮＤゲートはアサートされたデコード信号のセットを受信することに応答してその出力をハイにドライブするであろう。このＡＮＤゲート出力は次に図１に関して説明したレベルシフタ１００によるようなメモリパワードメインに関するＶＤＤＨにレベルシフトされる必要があるであろう。しかし、この一般的なレベルシフトは上述したように低速でありかつ過度の電力を消費する。対照的に、デコーダレベルシフタ２０１は高速でありかつ電力消費が少ない。
【００１８】
[0024]これらの利点のある特徴を提供するために、各デコーダレベルシフタ２０１は図２Ｂに示されるようにインプリメントされることができる。ＮＡＮＤゲート２０５のような第１のロジックゲートは特定のデコーダレベルシフタ２０１に割り当てられたｒａ、ｒｂおよびｒｃ信号のデコードされたセットを処理する。デコードされた信号ｒａ、ｒｂおよびｒｃの集合はこれらのデコードされた信号の２５６の異なるインスタンシエーションの１つを表す。ｒａ、ｒｂ、またはｒｃのような任意の個別のデコードされた信号に関して、デコーディングは終了される。たとえば、メモリ２００（図２Ａ）内の行デコーダ２０２はデコードされた信号ｒａ−１乃至ｒａ−８の１つをアサートするために３つのアドレスビットをデコードする。適切にデコードされた信号ｒａのアサーションに関して為されるべきさらなるデコーディングはない。しかし、各デコーダレベルシフタ２０１はそのセット内の各デコードされた信号ｒａ、ｒｂおよびｒｃがアサートされるかどうかを決定するように機能する。したがって、この処理ステージはデコードされた信号ｒａ、ｒｂおよびｒｃのグループに関してである。行デコーダ２０２は従って個々のデコーディングを実行するのに対して各デコーダレベルシフタ２０１はグループデコーディングまたは処理を実行するように考慮されることができる。
【００１９】
[0025]このグループデコーディングに関して、そのセット内の各デコードされた信号ｒａ、ｒｂおよびｒｃがアサートされる場合（行デコーダ２０２によってロジックパワーサプライ電圧ＶＤＤＬにチャージされる）、ＮＡＮＤゲート２０５はＮＡＮＤ出力ノード２０６（ワードラインドライバノード）上を転送される(carried on)ＮＡＮＤ出力信号をディスチャージするであろう。メモリパワードメインインバータ２１０は、デコードされた信号ｒａ、ｒｂおよびｒｃのセットがすべてアサートされるとワードライン２２５をメモリパワーサプライ電圧ＶＤＤＨに対してハイにチャージするためにＮＡＮＤ出力信号を反転する。ＮＡＮＤゲート２０５は、ＰＭＯＳトランジスタＰ１のようなスイッチを介してメモリパワーサプライ電圧ＶＤＤＨを供給するメモリドメインパワーサプライノードに結合する。トランジスタＰ１のソースはメモリドメインパワーサプライノードに結合し一方そのドレインはＮＡＮＤゲート２０５のパワーサプライ入力ノードに結合する。ＮＯＲゲート２１５のような第２のロジックゲートはＮＡＮＤ出力信号およびリセット信号を処理することに応答してトランジスタＰ１が導通か非導通かを制御する。ｒｂの補数(complement)
【００２０】
【数１】
0006352552.tif 000002
【００２１】
のようなデコードされた信号の１つの補数としてリセット信号を形成することは便利である。その点に関して、行デコーダ２０２はワードラインアサーション期間の後でデコードされた信号をリセットすることに留意する必要がある。特に、行デコーダ２０２はアドレス２０３をデコードし、読み取りまたは書き込み期間の間にワードアサーション期間に適切なデコードされた信号をアサートする。ワードラインアサーション期間が終了された後、次に行デコーダ２０２はワードラインがデアサート(de-asserted)されるようにすべてのデコードされた信号をデフォルトゼロ（ディスチャージされた値）にリセットする。したがって、ワードラインのセット内のすべてのデコードされた信号ra, rbおよびrcはワードラインアサーションの後ゼロにリセットされるのでどのデコードされた信号がリセット信号とし選択されるかは問題ではない。
【００２２】
[0026]ＮＯＲゲート２１５はトランジスタＰ１のゲートを駆動するＮＯＲ出力ノード２１１でフィードバック信号を生成するためにＮＡＮＤ出力信号とリセット信号を処理する。セット内のデコードされた信号ｒａ、ｒｂ、ｒｃの各々がアサートされると、リセット信号はＮＡＮＤ出力信号とともにロウになるであろう。ＮＯＲゲート２１５はメモリパワードメイン内にあるので、ＮＯＲゲート２１５は次にメモリパワーサプライ電圧ＶＤＤＨへのフィードバック信号をアサートするであろう。メモリパワーサプライ電圧ＶＤＤＨからＮＡＮＤゲート２０５を絶縁するためにフィードバック信号のアサーションによってトランジスタＰ１は完全にオフになる。
【００２３】
[0027]ＮＡＮＤゲート２０５は図３に示されるようにインプリメントされることができる。ＮＡＮＤ出力ノード２０６はＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４に並列に配列されたＰＭＯＳトランジスタＰ２を介してトランジスタＰ１のドレインに結合する。トランジスタＰ２、Ｐ３、およびＰ４のソースはＮＡＮＤゲート２０５に関するパワーサプライ入力ノードを形成する。デコードされた信号ｒａはトランジスタＰ２のゲートを駆動する。同様に、デコードされた信号ｒｂはトランジスタＰ３のゲートを駆動し、一方デコードされた信号ｒｃはトランジスタＰ４のゲートを駆動する。ＮＡＮＤ出力ノード２０６はＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２およびＮＭＯＳトランジスタＭ３の直列アレイを介してグラウンドに結合する。デコードされた信号ｒａはトランジスタＭ１のゲートを駆動する。同様に、デコードされた信号ｒｂはトランジスタＭ２のゲートを駆動し、一方デコードされた信号ｒｃはトランジスタＭ３のゲートを駆動する。デコードされた信号ｒａ、ｒｂ、ｒｃはＶＤＤＬパワーサプライ電圧にのみアサートされるロジックドメイン信号である。それらのソースがパワーサプライノードに直接結合するなら、デコードされた信号ｒａ、ｒｂ、ｒｃがすべてそれらのロジックパワーサプライ電圧ＶＤＤＬにアサートされるとメモリパワードメイントランジスタＰ１、Ｐ２、Ｐ３はすべて弱くオンになる(be weakly on)であろう。トランジスタＰ２、Ｐ３、Ｐ４は次にＮＡＮＤ出力ノード２０６のディスチャージの期間にトランジスタＭ１、Ｍ２およびＭ３と競合する(fight with)可能性があるであろう。したがって、トランジスタＰ１のスイッチングオフによってＮＡＮＤ出力ノード２０６のディスチャージの期間にメモリパワーサプライ電圧ＶＤＤＨからトランジスタＰ２，Ｐ３、およびＰ４を絶縁することは電力を節約し、メモリ動作スピードを高める点で極めて有利である。
【００２４】
[0028]一般に、ＮＡＮＤゲート２０５内のＰ２、Ｐ３、およびＰ４のような並列に配列されたＰＭＯＳトランジスタの数はデコードされた信号の数に依存し、それは次にアドレス信号２０３に間接的に依存する（図１）。同様に、Ｍ１、Ｍ２およびＭ３のような直列に配列されたＮＭＯＳトランジスタの数もデコードされた信号の数、したがってアドレス信号２０３の幅に依存子し、それは次にメモリ２００内のワードの数に依存する。Ｎのデコードされた信号（Ｎは複数の整数）を有する実施形態において、ＮＡＮＤゲート２０５は次にＮＡＮＤ出力ノード２０６とトランジスタＰ１のドレインとの間に並列に配列されたＮ個のＰＭＯＳトランジスタを含むことができる。Ｎ個のＰＭＯＳトランジスタはデコーダレベルシフタ２０１に関するデコードされた信号のセット内のデコードされた信号に１対１で対応する。各デコードされた信号はその対応するＰＭＯＳトランジスタのゲートを駆動する。同様に、同じ実施形態はＮＡＮＤ出力ノード２０６とグラウンドとの間に並列に配列されたＮ個のＮＭＯＳトランジスタを含むであろう。Ｎ個のＮＭＯＳトランジスタはセット内の各デコードされた信号は対応するＮＭＯＳトランジスタのゲートを駆動するようにデコードされた信号に１対１で対応するであろう。
[0029]ＮＡＮＤゲート２０５がＮＡＮＤ出力ノード２０６に関してＮＡＮＤゲート２０５がどのように配列されるかに比べて相補的な態様でＮＯＲ出力ノード２１１に関してＮＯＲゲート２１５が配列される。特に、メモリパワーサプライ電圧ＶＤＤＨを供給するメモリパワーサプライノードとＮＯＲ出力ノード２１１との間に直列に配列されたＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ６が直接に配列される。反対に、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５はグラウンドとＮＯＲ出力ノード２１１との間に並列に配列される。ＮＡＮＤ出力信号はトランジスタＰ６とＭ４とを駆動する。同様に、リセット信号はトランジスタＰ５とＭ５のゲートを駆動する。デコードされた信号ｒａ、ｒｂ、ｒｃがアサートされると、リセット信号は、トランジスタＭ５を遮断し、トランジスタＰ５をスイッチオンするためにディスチャージされる。トランジスタＭ１、Ｍ２およびＭ３がすべて導通するので、ＮＡＮＤ出力信号はディスチャージされ、それはトランジスタＰ６をスイッチオンし、トランジスタＭ４を遮断する。トランジスタＰ５とＰ６が導通するので、ＮＯＲ出力ノード２１１上を転送されるフィードバック信号はメモリパワーサプライ電圧ＶＤＤＨにチャージされる。ロジックパワーサプライ電圧ＶＤＤＬがメモリパワーサプライ電圧ＶＤＤＨよりも十分に低い場合、トランジスタＰ２、Ｐ３およびＰ４はデコードされた信号がすべてアサートされると弱くオンになるであろう(weakly on)。しかし、ＶＤＤＨパワーサプライ電圧へのフィードバック信号のチャージは、トランジスタＰ２、Ｐ３およびＰ４がＮＡＮＤ出力信号のディスチャージに関してトランジスタＭ１、Ｍ２およびＭ３と競合(struggle with)できないようにトランジスタＰ１をスイッチオフする。ＰＭＯＳトランジスタＰ１とＮＯＲゲート２１５の組み合わせは、デコードされた信号の１つのリセットに応答してメモリパワーサプライ電圧ＶＤＤＨからＮＡＮＤゲート２０５を絶縁し、デコードされた信号の１つのアサーションに応答してＮＡＮＤゲートを第２のパワーサプライ電圧に結合する手段を備えるとみなすことができる。
【００２５】
[0030]インバータ２１０はＮＭＯＳトランジスタＭ６と直列にＰＭＯＳトランジスタＰ７を備える。トランジスタＰ７とＭ６に関するドレインはワードラインに結合する。ＮＡＮＤ出力信号はトランジスタＰ７とＭ６の両方のゲートを駆動する。トランジスタＰ７のソースはメモリドメインパワーサプライノードに結合されているので、ＮＡＮＤ出力信号がディスチャージされると、トランジスタＰ７は次にワードラインをメモリパワーサプライ電圧ＶＤＤＨにチャージする。読取または書き込み動作が終了すると、デコードされた信号は次にリセットされる（グラウンドにディスチャージされる）。リセット信号は次にトランジスタＭ５をスイッチオンするようにアサートされ、それはトランジスタＰ１をスイッチオンするためにフィードバック信号をディスチャージする。トランジスタＰ２、Ｐ３およびＰ４は次にＮＡＮＤ出力信号をメモリパワーサプライ電圧ＶＤＤＨにチャージすることができる。したがって、ワードラインをディスチャージするようにＮＡＮＤ出力信号のアサーションに応答してトランジスタＭ６がスイッチオンされる。
【００２６】
[0031]結果として生じるデコーダレベルシフタ２０１はレベルシフタ１００のような一般的なレベルシフタが続く各ワードラインに関する一般的なグループデコーダの使用に比べて非常に有利である。特に、デコーダレベルシフタ２０１にＮＭＯＳ／ＰＭＯＳ競合(struggle)が存在しないので、メモリ動作スピードは一般的なレベルシフタ１００の使用に関して有利に増加される。さらに、ＮＭＯＳ／ＰＭＯＳ競合の消去はクローバ(crowbar)電流の関連づけられたディスチャージを消去するので、この増加された動作スピードはパワーセービングの増加を伴う(come with)。デコーダレベルシフタを含むメモリに関する動作の方法が以下に説明される。
【００２７】
[0032]図４は本開示の観点に従うデコーダレベルシフタに関する動作の例示方法に関するフローチャートである。行為(act)４００は第１のパワーサプライ電圧により電力供給される第１のパワードメインで実行され、複数のデコードされた信号を第１のパワーサプライ電圧にアサートするために第１のアドレス信号をデコードすることを備える。デコードされた信号ｒａ、ｒｂおよびｒｃを生成するために行デコーダ２０２によるアドレス２０３のデコーディングは行為４００の一例である。方法は、また第１のパワーサプライ電圧よりも大きい第２のパワーサプライ電圧により電力供給される第２のパワードメインにおいて実行される行為４０５を含み、第２のパワーサプライ電圧を供給するパワーサプライノードからワードラインドライバノードを絶縁するスイッチを動作させながらデコードされた信号のアサーションに応答してワードラインドライバノードをディスチャージすることを備える。トランジスタＰ１がスイッチオフされる間にＮＡＮＤ出力ノード２０６をディスチャージすることは行為４０５の一例である。方法はまたワードラインドライバノードのディスチャージに応当する行為４１０を含み第２のパワードメイン内のワードラインに関する電圧を第２のパワーサプライ電圧にチャージすることを備える。ワードライン２２５のアサーションは行為４１０の一例である。最後に、方法はデコードされた信号の少なくとも１つのディスチャージに応当して行為４１５を含みスイッチを閉じてワードラインドライバノードをパワーサプライノードにチャージすることを備える。トランジスタＰ１が導通している間にＮＡＮＤ出力ノード２０６をチャージすることは行為４１５の一例である。
【００２８】
[0033]当業者が、近い将来に特定のアプリケーションを現時点で理解することとなり、依存していることとなる時、多くの修正、代替および変形は、それの主旨および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、およびマテリアルにおよびそれらの中になされることができる。このことを踏まえて、本開示の範囲は、単にそれらのいくつかの例として、本明細書で例示され、説明された特定の実施形態のそれに、限定されるべきでなく、むしろ、以下に添付された特許請求の範囲のそれに十分に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の複数のデコードされた信号を第１のパワーサプライ電圧にアサーションすることに応答してワードラインドライバノードをディスチャージするように構成された第１のロジックゲートと、
ワードラインと、
第２のパワーサプライ電圧により電力供給されるインバータと、ここにおいて前記インバータはワードラインドライバノードの電圧をワードラインに関するワードライン電圧に反転するように構成される、
第１のロジックゲートへのパワーサプライ入力ノードと前記第２のパワーサプライ電圧に関するパワーサプライノードとの間に結合されたスイッチと、
前記ワードラインドライバノードと前記第１の複数のデコードされた信号内の前記デコードされた信号の１つの補数に応答して前記スイッチをスイッチオフするように構成された第２のロジックゲートと、
を備えた回路。
［Ｃ２］
前記第１のロジックゲートはＮＡＮＤゲートを備える、Ｃ１の回路。
［Ｃ３］
前記ＮＡＮＤゲートは前記第１の複数のデコードされた信号に対応する第１の複数のＰＭＯＳトランジスタを備え、ここにおいて、前記第１の複数のＰＭＯＳトランジスタ内の各ＰＭＯＳトランジスタは前記パワーサプライ入力ノードに結合されたソースと、前記ワードラインドライバノードに結合されたドレインと、前記対応するデコードされた信号により駆動されるゲートを含む、Ｃ１の回路。
［Ｃ４］
前記ＮＡＮＤゲートは、前記第１の複数のデコードされた信号に対応する第１の複数のＮＭＯＳトランジスタをさらに備え、前記第１の複数のＮＭＯＳトランジスタは前記ワードラインドライバノードとグラウンドとの間に直列に配列され、前記第１の複数のＮＭＯＳトランジスタ内の各ＮＭＯＳトランジスタは前記対応するデコードされた信号により駆動されるゲートを有する、Ｃ３の回路。
［Ｃ５］
前記第２のロジックゲートは前記第２のパワーサプライ電圧により電力供給されるＮＯＲゲートを備える、Ｃ１の回路。
［Ｃ６］
前記スイッチは、ソースが前記パワーサプライノードに結合されドレインが前記パワーサプライ入力ノードに結合され第１のＰＭＯＳトランジスタを備え、前記ＮＯＲゲートの出力は前記第１のＰＭＯＳトランジスタのゲートに結合する、Ｃ５の回路。
［Ｃ７］
前記ＮＯＲゲートは第３のＰＭＯＳトランジスタに直列な第２のＰＭＯＳトランジスタを備え、
前記第２のＰＭＯＳトランジスタは前記パワーサプライノードに結合されたソースと、前記第３のＰＭＯＳトランジスタのソースに結合されたドレインと前記デコードされた信号の１つの補数(complement)により駆動されるように構成されるゲートを有し、
前記第３のＰＭＯＳトランジスタは前記ＮＯＲゲートの前記出力に結合されたドレインと前記ワードラインドライバノードに結合されたゲートを有する、Ｃ６の回路。
［Ｃ８］
前記ＮＯＲゲートは、グラウンドに結合されたソースと、前記ワードラインドライバノードに結合されたゲートと、前記ＮＯＲゲートの前記出力に結合されたドレインを有する第１のＮＭＯＳトランジスタをさらに備え、
前記ＮＯＲゲートは、グラウンドに結合されたソースと、前記ＮＯＲゲートの前記出力に結合されたドレインと、前記デコードされた信号の１つの補数により駆動されるように構成されたゲートを有する第２のＮＭＯＳトランジスタをさらに備える、Ｃ７の回路。
［Ｃ９］
前記第１の複数のデコードされた信号を提供するために複数のアドレス信号をデコードするように構成された行デコーダをさらに備えた、Ｃ１の回路。
［Ｃ１０］
前記行デコーダは前記複数のアドレス信号を複数のセットのデコードされた信号にデコードするようにさらに構成され、
前記第１の複数のデコードされた信号は前記デコードされた信号の複数のセット内のデコードされた信号の各セットから１つのデコードされた信号を備える、Ｃ９の回路。
［Ｃ１１］
第１のパワーサプライ電圧により電力供給される第１のパワードメインにおいて、複数のデコードされた信号を前記第１のパワーサプライ電圧にアサートするためにアドレス信号をデコードすることと、
第２のパワーサプライ電圧により電力供給される第２のパワードメインにおいて、前記第２のパワーサプライ電圧を供給するパワーサプライノードから前記ワードラインドライバノードを絶縁するためにスイッチを開放している間前記複数のデコードされた信号のアサーションに応答してワードラインドライバノードをディスチャージすることと、
前記ワードラインドライバノードの前記ディスチャージに応当して、前記第２のパワードメイン内のワードラインに関する電圧を前記第２のパワーサプライ電圧にチャージすることと、
前記複数のデコードされた信号内の前記デコードされた信号の少なくとも１つのディスチャージに応当して、前記スイッチを閉成し、前記ワードラインドライバノードを前記第２のパワーサプライ電圧にチャージすることと、
を備えた方法。
［Ｃ１２］
前記第２のパワーサプライ電圧は前記第１のパワーサプライ電圧よりも大きい、Ｃ１１の方法。
［Ｃ１３］
ワードラインドライバノードを第２のパワーサプライ電圧にチャージすることに応答して前記ワードラインをディスチャージすることをさらに備えた、Ｃ１１の方法。
［Ｃ１４］
ＮＯＲゲート出力信号を生成するために前記第２のパワーサプライ電圧により電力供給されるＮＯＲゲートにおいて前記ワードラインドライバノードの電圧と前記デコードされた信号の前記１つの補数をＮＯＲすることをさらに備え、
前記スイッチを閉成することは前記ＮＯＲゲート出力信号のディスチャージに応当する、Ｃ１１の方法。
［Ｃ１５］
前記スイッチの開放は前記第２のパワーサプライ電圧への前記ＮＯＲゲート出力のチャージングに応答する、Ｃ１４の方法。
［Ｃ１６］
前記ワードラインドライバノードを制御するＮＡＮＤゲート出力信号を生成するために前記スイッチを介して電力供給されるＮＡＮＤゲート内の複数のデコードされた信号のＮＡＮＤをとることをさらに備え、
前記ワードラインドライバノードを前記第２のパワーサプライ電圧にチャージすることは、前記ＮＡＮＤゲート出力信号を前記第２のパワーサプライ電圧へ駆動することを備える、Ｃ１４の方法。
［Ｃ１７］
前記ワードラインドライバノードをディスチャージすることは前記ＮＡＮＤゲート出力信号をディスチャージすることを備える、Ｃ１６の方法。
［Ｃ１８］
複数のデコードされた信号を生成するために複数のアドレス信号をデコードするように構成された行デコーダと、ここにおいて、前記行デコーダは、第１のパワーサプライ電圧により電力供給される第１のパワードメイン内にある、
ＮＡＮＤゲート出力信号を生成するために前記複数のデコードされた信号のＮＡＮＤをとるように構成されたＮＡＮＤゲートと、ここにおいて前記ＮＡＮＤゲートは第２のパワーサプライ電圧により電力供給される第２のパワードメイン内にある、
前記複数のデコードされた信号内の前記デコードされた信号の１つのリセットに応答して前記第２のパワーサプライ電圧から前記ＮＡＮＤゲートを絶縁し、前記デコードされた信号の１つのアサーションに応答して前記第２のパワーサプライ電圧に前記ＮＡＮＤゲートを結合する手段と、
ワードラインと、および
前記ＮＡＮＤゲート出力信号のディスチャージに応当して前記第２のパワーサプライ電圧に前記ワードラインの電圧をアサートするように構成されたワードラインドライバと、を備えた、メモリ。
［Ｃ１９］
前記ワードラインドライバは、前記第２のパワーサプライ電圧により電力供給されるインバータを備える、Ｃ１８のメモリ。
［Ｃ２０］
前記手段は、ＮＯＲゲートとスイッチトランジスタを備える、Ｃ１８のメモリ。
【図１】
0006352552.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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