(57)【特許請求の範囲】
【請求項１】
電源電位端と、
基準電位端と、
外部信号が入力される入力端子と、
前記入力端子から前記電源電位端に向かって順方向に接続された第１のダイオードと、
前記入力端子から前記基準電位端に向かって逆方向に接続された第２のダイオードと、
ゲート端子が保護抵抗を介して前記入力端子に接続され、ソース端子が前記電源電位端に接続され、ドレイン端子が出力端に接続されるＰＭＯＳトランジスタと、
ゲート端子が前記保護抵抗を介して前記入力端子に接続され、ドレイン端子が前記出力端に接続される第１のＮＭＯＳトランジスタと、
ドレイン端子が前記第１のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が前記基準電位端に接続される第２のＮＭＯＳトランジスタと、
入力端が前記基準電位端に接続される第１のＣＭＯＳ型インバータと、
入力端が前記第１のＣＭＯＳ型インバータの出力端に接続される第２のＣＭＯＳ型インバータと、
入力端が前記第２のＣＭＯＳ型インバータの出力端に接続され、出力端が前記第２のＮＭＯＳトランジスタのゲート端子に接続される第３のＣＭＯＳ型インバータと
を備え、
前記第３のＣＭＯＳ型インバータは、前記出力端と前記電源電位端との間に複数のＰＭＯＳトランジスタが直列に接続されており、
前記入力端子へサージが印加されている期間は前記第３のＣＭＯＳ型インバータの出力端の電位が低レベルのままであるように、前記第３のＣＭＯＳ型インバータの前記複数のＰＭＯＳトランジスタの個数を調整する
ことを特徴とする静電破壊防止回路。 
【請求項２】
前記第２のＣＭＯＳ型インバータは、前記出力端と前記基準電位端との間に複数のＮＭＯＳトランジスタが直列に接続されている
ことを特徴とする請求項１に記載の静電破壊防止回路。
【請求項３】
前記第１のＣＭＯＳ型インバータは、高耐圧型のＰＭＯＳトランジスタおよび高耐圧型のＮＭＯＳトランジスタにより構成されている
ことを特徴とする請求項１または２に記載の静電破壊防止回路。
【請求項４】
前記第１のＣＭＯＳ型インバータの前記出力端と前記第２のＣＭＯＳ型インバータの前記入力端との間に、さらに偶数個のインバータが縦続接続されている
ことを特徴とする請求項１乃至３のいずれか１項に記載の静電破壊防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、静電破壊防止回路に関する。
【背景技術】
【０００２】
半導体デバイスの静電破壊は、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）によりデバイス内に放電電流が流れ、局所的な電界集中が生じることにより発生する。そのため、半導体デバイスには、ＥＳＤにより内部回路に局所的な電界集中が発生することを防止する、静電破壊防止回路が組み込まれている。
【０００３】
この静電破壊防止回路のＥＳＤ試験における放電モデルとして、ＨＢＭ（Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ：人体モデル）、ＭＭ（Ｍａｃｈｉｎｅ  Ｍｏｄｅｌ：マシンモデル）、ＣＤＭ（Ｃｈａｒｇｅｄ  Ｄｅｖｉｃｅ  Ｍｏｄｅｌ：デバイス帯電モデル）がある。
【０００４】
機器組み立て工程の自動化の進展により、人が半導体デバイスに触れる機会が減る一方、摩擦や静電誘導により帯電した半導体デバイスが自動組み立て装置内で金属類と接触する機会が増えている。そのため、近年は、ＨＢＭよりもＣＤＭによるＥＳＤ不良が増加する傾向にある。このＣＤＭの放電波形は、ＨＢＭに比べると放電時間が非常に短く、パルス幅が１ｎｓ以下であることが特徴である。
【０００５】
従来、入力端子のＣＤＭに対する静電破壊対策として、入力端子に接続される第１のＭＯＳトランジスタと基準電位端との間に、第２のＭＯＳトランジスタを直列に接続し、入力端子に急峻なサージ電流が流れる期間、第２のＭＯＳトランジスタをオフさせ、第１のＭＯＳトランジスタのソース端子を基準電位端から切り離すことが行われている。これにより、ソース・ゲート間に高電位が印加されることが防止される。
【０００６】
この場合、第２のＭＯＳトランジスタの導通を制御するためには、入力端子への急峻なサージ電流の流入を検出する必要がある。そのため、従来、抵抗とキャパシタにより構成された回路が用いられている。しかし、抵抗とキャパシタの形成には大きな面積を必要とし、半導体デバイスのチップ面積が増大するという問題が生じる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−８１３０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、チップ面積の増加を抑制しつつ、ＣＤＭのＥＳＤから入力回路を保護することのできる静電破壊防止回路を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の静電破壊防止回路は、電源電位端と、基準電位端と、外部信号が入力される入力端子と、第１のダイオードと、第２のダイオードと、ＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１のＣＭＯＳ型インバータと、第２のＣＭＯＳ型インバータと、第３のＣＭＯＳ型インバータとを備える。第１のダイオードは、前記入力端子から前記電源電位端に向かって順方向に接続される。第２のダイオードは、前記入力端子から前記基準電位端に向かって逆方向に接続される。ＰＭＯＳトランジスタは、ゲート端子が保護抵抗を介して前記入力端子に接続され、ソース端子が前記電源電位端に接続され、ドレイン端子が出力端に接続される。第１のＮＭＯＳトランジスタはゲート端子が前記保護抵抗を介して前記入力端子に接続され、ドレイン端子が前記出力端に接続される。第２のＮＭＯＳトランジスタは、ドレイン端子が前記第１のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が前記基準電位端に接続される。第１のＣＭＯＳ型インバータは、入力端が前記基準電位端に接続される。第２のＣＭＯＳ型インバータは、入力端が前記第１のＣＭＯＳ型インバータの出力端に接続される。第３のＣＭＯＳ型インバータは、入力端が前記第２のＣＭＯＳ型インバータの出力端に接続され、出力端が前記第２のＮＭＯＳトランジスタのゲート端子に接続され、前記出力端と前記電源電位端との間に複数のＰＭＯＳトランジスタが直列に接続されており、前記入力端子へサージが印加されている期間は前記第３のＣＭＯＳ型インバータの出力端の電位が低レベルのままであるように、前記第３のＣＭＯＳ型インバータの前記複数のＰＭＯＳトランジスタの個数を調整する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の静電破壊防止回路の構成の例を示す回路図。
【図２】第１の実施形態の静電破壊防止回路の動作の例を示す波形図。
【図３】第１の実施形態の静電破壊防止回路のＣＤＭ対策効果の例を示す図。
【図４】第２の実施形態の静電破壊防止回路の要部の構成の例を示す回路図。
【図５】第２の実施形態の静電破壊防止回路で用いるインバータの構成の例を示す回路図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１２】
（第１の実施形態）
図１は、第１の実施形態の静電破壊防止回路の構成の例を示す回路図である。
【００１３】
本実施形態の静電破壊防止回路は、電源電位端ＶＤＤと、基準電位端ＶＳＳと、外部信号が入力される入力端子ＰＡＤと、入力端子ＰＡＤから電源電位端ＶＤＤに向かって順方向に接続されたダイオードＤ１と、入力端子ＰＡＤから基準電位端ＶＳＳに向かって逆方向に接続されたダイオードＤ２と、ゲート端子が保護抵抗Ｒ１を介して入力端子ＰＡＤに接続され、ソース端子が電源電位端ＶＤＤに接続され、ドレイン端子が出力端ＯＵＴに接続されるＰＭＯＳトランジスタＰ１と、ゲート端子が保護抵抗Ｒ１を介して入力端子ＰＡＤに接続され、ドレイン端子が出力端ＯＵＴに接続されるＮＭＯＳトランジスタＮ１と、ドレイン端子がＮＭＯＳトランジスタＮ１のソース端子に接続され、ソース端子が基準電位端ＶＳＳに接続されるＮＭＯＳトランジスタＮ２と、入力端Ｉ１が基準電位端ＶＳＳに接続されるＣＭＯＳ型インバータＩＶ１と、入力端Ｉ２がＣＭＯＳ型インバータＩＶ１の出力端Ｏ１に接続されるＣＭＯＳ型インバータＩＶ２と、入力端Ｉ３がＣＭＯＳ型インバータＩＶ２の出力端Ｏ２に接続され、出力端Ｏ３がＮＭＯＳトランジスタＮ２のゲート端子に接続されるＣＭＯＳ型インバータＩＶ３と、を備える。
【００１４】
ここで、ＣＭＯＳ型インバータＩＶ３は、出力端Ｏ３と電源電位端ＶＤＤとの間に複数のＰＭＯＳトランジスタが直列に接続されるものである。本実施形態では、４つのＰＭＯＳトランジスタＰ３１、Ｐ３２、Ｐ３３およびＰ３４が直列に接続されている例を示す。複数のＰＭＯＳトランジスタが直列に接続されることにより、ＣＭＯＳ型インバータＩＶ３の出力の立ち上りが緩やかになり、出力立ち上り時の伝搬遅延時間が増加する。
【００１５】
ＰＭＯＳトランジスタの個数は、４つに限られるものではない。本実施形態では、ＣＭＯＳ型インバータＩＶ１〜ＩＶ３の３段合計の伝搬遅延時間が、入力端子ＰＡＤへのＣＤＭサージ印加期間よりも大きくなるよう、ＰＭＯＳトランジスタの個数が調節される。
【００１６】
なお、ＣＭＯＳ型インバータＩＶ３の出力端Ｏ３と基準電位端ＶＳＳとの間にはＮＭＯＳトランジスタＮ３１が接続されている。
【００１７】
また、本実施形態では、ＣＭＯＳ型インバータＩＶ２は、出力端Ｏ２と基準電位端ＶＳＳとの間に複数のＮＭＯＳトランジスタが直列に接続されるものとする。図１では、２つのＮＭＯＳトランジスタＮ２１およびＮ２２が直列に接続されている例を示す。複数のＮＭＯＳトランジスタが直列に接続されることにより、ＣＭＯＳ型インバータＩＶ２の出力信号の立ち下りが緩やかになり、出力立ち下り時の伝搬遅延時間が増加する。
【００１８】
このＮＭＯＳトランジスタの個数も２つに限られるものではない。ＮＭＯＳトランジスタの個数を調節することによっても、ＣＭＯＳ型インバータＩＶ１〜ＩＶ３の３段合計の伝搬遅延時間を所望の値とすることができる。
【００１９】
なお、ＣＭＯＳ型インバータＩＶ２の出力端Ｏ２と電源電位端ＶＤＤとの間にはＰＭＯＳトランジスタＰ２１が接続されている。
【００２０】
また、本実施形態では、ＣＭＯＳ型インバータＩＶ１は、出力端Ｏ１と電源電位端ＶＤＤとの間に接続された高耐圧型のＰＭＯＳトランジスタＰ１１と、出力端Ｏ１と基準電位端ＶＳＳとの間に接続された高耐圧型のＮＭＯＳトランジスタＮ１１と、により構成されている。
【００２１】
高耐圧型のＭＯＳトランジスタが用いられる理由は、ゲート端子に接続される基準電位端ＶＳＳが外部端子に接続されるため、ゲート端子へ高電圧のサージ入力が印加されるおそれがあるからである。高耐圧型とすることにより、ＭＯＳトランジスタのゲート酸化膜の静電破壊耐圧を向上させることができる。
【００２２】
次に、図２を参照して、入力端子ＰＡＤに対するＣＤＭ試験時の本実施形態の静電破壊防止回路の動作について説明する。
【００２３】
図２（ａ）に示すように、ＣＤＭ試験時は、入力端子ＰＡＤへ、１ｎｓ程度のサージ印加期間Ｔにパルス状の高電圧の波形（ＣＤＭ波形）が入力される。
【００２４】
このＣＤＭ波形の入力により、ＣＤＭ試験時は開放状態である電源電位端ＶＤＤへダイオードＤ１を介して電流が流れ、図２（ｂ）に示すように、電源電位端ＶＤＤの電位が上昇する。
【００２５】
電源電位端ＶＤＤの電位が上昇すると、ＣＭＯＳ型インバータＩＶ１〜ＩＶ３は動作状態となる。このとき、基準電位端ＶＳＳの電位は、電源電位端ＶＤＤの電位よりも低レベルである。
【００２６】
したがって、図２（ｃ）に示すように、ＣＭＯＳ型インバータＩＶ１の出力端Ｏ１の電位は、高レベルへと変化する。
【００２７】
ＣＭＯＳ型インバータＩＶ１の出力端Ｏ１のレベルの変化を受けて、ＣＭＯＳ型インバータＩＶ２の出力端Ｏ２の電位は、図２（ｄ）に示すように、高レベルから低レベルへと変化する。このとき、ＣＭＯＳ型インバータＩＶ２は２つのＮＭＯＳトランジスタ（Ｎ２１、Ｎ２２）が直列に接続されているため、出力の立ち下りに時間がかかる。
【００２８】
このＣＭＯＳ型インバータＩＶ２の出力の立ち下りを受けて、ＣＭＯＳ型インバータＩＶ３の出力端Ｏ３の電位は、図２（ｄ）に示すように、低レベルから高レベルへと変化する。このとき、ＣＭＯＳ型インバータＩＶ３は４つのＰＭＯＳトランジスタ（Ｐ３１〜Ｐ３４）が直列に接続されているため、出力の立ち上りに時間がかかる。すなわち、出力立ち上り時のＣＭＯＳ型インバータＩＶ３の伝搬遅延時間は大きい。
【００２９】
上述したように、本実施形態では、ＣＭＯＳ型インバータＩＶ１〜ＩＶ３の３段合計の伝搬遅延時間Ｄが、入力端子ＰＡＤに対するサージ印加期間Ｔよりも長くなるよう設計されている。
【００３０】
そのため、入力端子ＰＡＤへＣＤＭ波が印加されている期間、ＣＭＯＳ型インバータＩＶ３出力端Ｏ３の電位は低レベルのままである。したがって、この期間は、ＮＭＯＳトランジスタＮ２のゲート端子が低レベルであり、ＮＭＯＳトランジスタＮ２はオフ状態である。
【００３１】
そのため、ＮＭＯＳトランジスタＮ２のソース端子と基準電位端ＶＳＳとの間が非導通となり、ＮＭＯＳトランジスタＮ１のソース端子が基準電位（例えば、接地電位）となることがない。
【００３２】
これにより、入力端子ＰＡＤへＣＤＭ波が印加されている期間、ＮＭＯＳトランジスタＮ１のゲート‐ソース間電圧Ｖｇｓが高電圧となることが防止される。
【００３３】
図３に、入力端子ＰＡＤへＣＤＭ波が印加されている期間のＮＭＯＳトランジスタＮ１のゲート‐ソース間電圧Ｖｇｓの変化の様子を示す。
【００３４】
本実施形態の回路は、ＣＤＭ対策を行わなかった場合に比べて、ＮＭＯＳトランジスタＮ１のゲート‐ソース間電圧Ｖｇｓのピークを大幅に低くすることができる。
【００３５】
このような本実施形態によれば、ＣＭＯＳ型インバータのみで回路を構成するのでチップ面積を増大させることなく、入力端子ＰＡＤへＣＤＭ波が印加されている期間、ＮＭＯＳトランジスタＮ１のゲート‐ソース間電圧Ｖｇｓのピークを大幅に低くすることができる。これにより、ＮＭＯＳトランジスタＮ１のゲート酸化膜の静電破壊を防止することができる。
【００３６】
（第２の実施形態）
半導体デバイスの製造プロセスの微細化の進展により、半導体デバイスの動作速度が向上し、インバータ１段当りの伝搬遅延時間が小さくなる傾向にある。したがって、第１の実施形態で示したインバータ３段構成では、十分な遅延時間が得られないことが考えられる。そこで、本実施形態では、インバータ１段当りの伝搬遅延時間が小さくても、所望の遅延時間を得られる回路構成の例を示す。
【００３７】
図３は、第２の実施形態の静電破壊防止回路の要部の構成の例を示す回路図である。ここでは、インバータにより構成される遅延回路部分のみを示す。その他の回路構成は、図１に示した第１の実施形態と同じである。
【００３８】
本実施形態では、ＣＭＯＳ型インバータＩＶ１の出力端Ｏ１とＣＭＯＳ型インバータＩＶ２の入力端Ｉ２との間に、さらに偶数（２ｎ）個のインバータＩＶが縦続接続されている。
【００３９】
インバータＩＶは、図４に示すように、電源電位端ＶＤＤと基準電位端ＶＳＳとの間に、ＰＭＯＳトランジスタＰ１００とＮＭＯＳトランジスタＮ１００が直列に接続された構成をとる。
【００４０】
このインバータＩＶの１段当りの伝搬遅延時間をｄとすると、２ｎ個のインバータＩＶを縦続接続することにより、ＣＭＯＳ型インバータＩＶ１とＣＭＯＳ型インバータＩＶ２の間に２ｎ・ｄの遅延時間を付加することができる。
【００４１】
したがって、インバータＩＶの個数を調整することにより、入力端子ＰＡＤへＣＤＭ波印加からＣＭＯＳ型インバータＩＶ３の出力の立ち上りまでの遅延時間を所望の値とすることができる。
【００４２】
このような本実施形態によれば、インバータ１段当りの伝搬遅延時間が小さくても、インバータのみの構成で、入力端子ＰＡＤへＣＤＭ波が印加されている期間、ＮＭＯＳトランジスタＮ２をオフ状態とすることができる。
【００４３】
以上説明した少なくとも１つの実施形態の静電破壊防止回路によれば、チップ面積の増加を抑制しつつ、ＣＤＭのＥＳＤから入力回路を保護することができる。
【００４４】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
Ｐ１、Ｐ１１、Ｐ２１、Ｐ３１〜Ｐ３４、Ｐ１００  ＰＭＯＳトランジスタ
Ｎ１、Ｎ１１、Ｎ２１〜Ｎ２２、Ｎ３１、Ｎ１００  ＮＭＯＳトランジスタ
Ｄ１、Ｄ２  ダイオード
ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ  インバータ
Ｒ１  保護抵抗
ＰＡＤ  入力端子
ＶＤＤ  電源電位端
ＶＳＳ  基準電位端
【図１】
0006276720.tif 000002
【図２】
0006276720.tif 000003
【図３】
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【図４】
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【図５】
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