(57)【特許請求の範囲】
【請求項１】
第１の電源が供給される第１の回路に含まれ、ゲートが前記第１の電源より電圧値が低い第２の電源が供給される第２の回路の出力に接続される第１のトランジスタを抽出し、
前記第１のトランジスタが前記第１のトランジスタと異なる第２のトランジスタとソースを共有しているか否かを識別し、
前記ソースを共有していない場合、前記ソースと前記第１の電源との間に、予め配置された複数の第３のトランジスタの内の１個のトランジスタを直列に接続し、
前記ソースを共有している場合は、前記ソースと前記第１の電源との間に、前記予め配置された複数の第３のトランジスタの内の２個のトランジスタを直列に接続する
処理をコンピュータに実行させる半導体装置の設計方法。
【請求項２】
前記ソースを共有していない場合、前記第２の回路の出力を前記１個のトランジスタに接続することを特徴とする請求項１記載の半導体装置の設計方法。
【請求項３】
前記ソースを共有している場合は、前記２個のトランジスタのゲートと負電源電圧又はグランドと接続することを特徴とする請求項１又は２記載の半導体装置の設計方法。
【請求項４】
前記ソースを共有している場合であって、かつ、前記第１の回路を経由するパスのタイミングに余裕がある場合は、前記ソースと前記第１の電源との間に接続した前記２個のトランジスタに加えて、タイミング余裕度に応じて、前記複数の第３のトランジスタから更に１以上のトランジスタを直列に接続し、
更に接続した前記１以上のトランジスタのゲートを負電源電圧又はグランドに接続することを特徴とする請求項３記載の半導体装置の設計方法。
【請求項５】
第１の電源が供給される第１の回路に含まれ、ゲートが前記第１の電源より電圧値が低い第２の電源が供給される第２の回路の出力に接続される第１のトランジスタを抽出する抽出部と、
前記第１のトランジスタが前記第１のトランジスタと異なる第２のトランジスタとソースを共有しているか否かを識別する識別部と、
前記ソースを共有していない場合、前記ソースと前記第１の電源との間に、予め配置された複数の第３のトランジスタの内の１個のトランジスタを直列に接続する共有無し処理部と、
前記ソースを共有している場合は、前記ソースと前記第１の電源との間に、前記予め配置された複数の第３のトランジスタの内の２個のトランジスタを直列に接続する共有有り処理部と
を有する半導体装置を設計する設計装置。
【請求項６】
第１の電源が供給される第１の回路に含まれ、ゲートが前記第１の電源より電圧値が低い第２の電源が供給される第２の回路の出力に接続される第１のトランジスタが、前記第１のトランジスタと異なる第２のトランジスタとソースを共有していない場合、前記ソースと前記第１の電源との間に、１個のトランジスタが直列に接続され、かつ、前記１個のトランジスタのゲートが前記第２の回路の出力に接続され、
前記第１のトランジスタが、前記第１のトランジスタと異なる第２のトランジスタと前記ソースを共有している場合、前記ソースと前記第１の電源との間に、２個以上のトランジスタが直列に接続され、かつ、前記２個以上のトランジスタのゲートが負電源電圧又はグランドに接続されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法、設計装置、及び半導体装置に関する。
【背景技術】
【０００２】
近年のＬＳＩ（Large Scale Integration）設計では、低消費電力及び高性能化を目的として、ブロック間で異なる電圧を使用することが多くなっている。
【０００３】
電圧降下回路とスイッチ回路とを並列に設け、ハイレベルの入力時には電圧降下回路により電圧降下し、ローレベルの入力時にはスイッチ回路により電圧を引き上げるようにしたレベルシフト回路が知られている。
【０００４】
また、より低い電源電圧信号を受け取とる第１のバッファと、より高い電源電圧が供給され、第１のバッファにより駆動される第２のバッファとを有するレベルコンバータにおいて、第２のバッファの出力が電源選択機構を選択的に切り替えて、第１のバッファに見かけ上の電源Ｖを供給することで、単一電源電圧で動作できるようにした技術等が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１１２３１０号公報
【特許文献２】特開２００５−１６００７３号公報
【特許文献３】特開２００５−５７５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した技術では、入力信号の電圧をレベルシフトして出力する回路に関する技術であり、チップ内に回路の動作を実現するセルに加えて、上述したような回路を低電力領域と高電力領域の境界付近に備える必要がある。
【０００７】
ＬＳＩの規模の拡大と共にブロック化も細分化された場合には、レベルシフト回路、レベルコンバータ等のレベルシフタセル（ＬＳセル）の増大により、セルの配置面積が大きくなり、配置面積が大きくなることによる信号伝播の遅延を無視することができなくなっている。
【０００８】
したがって、１つの側面では、本発明は、最適レベルシフタを自動生成することを目的とする。
【課題を解決するための手段】
【０００９】
一態様によれば、第１の電源が供給される第１の回路に含まれ、ゲートが前記第１の電源より電圧値が低い第２の電源が供給される第２の回路の出力に接続される第１のトランジスタを抽出し、前記第１のトランジスタが前記第１のトランジスタと異なる第２のトランジスタとソースを共有しているか否かを識別し、前記ソースを共有していない場合、前記ソースと前記第１の電源との間に、予め配置された複数の第３のトランジスタの内の１個のトランジスタを直列に接続し、前記ソースを共有している場合は、前記ソースと前記第１の電源との間に、前記予め配置された複数の第３のトランジスタの内の２個のトランジスタを直列に接続する処理をコンピュータに実行させる半導体装置の設計方法が提供される。
【００１０】
また、上記課題を解決するための手段として、上記方法を行う装置、コンピュータに上記処理を実行させるためのプログラム、及び、そのプログラムを記憶した記憶媒体とすることもできる。
【００１１】
更に、他の一態様によれば、第１の電源が供給される第１の回路に含まれ、ゲートが前記第１の電源より電圧値が低い第２の電源が供給される第２の回路の出力に接続される第１のトランジスタが、前記第１のトランジスタと異なる第２のトランジスタとソースを共有していない場合、前記ソースと前記第１の電源との間に、１個のトランジスタが直列に接続され、かつ、前記１個のトランジスタのゲートが前記第２の回路の出力に接続され、前記第１のトランジスタが、前記第１のトランジスタと異なる第２のトランジスタと前記ソースを共有している場合、前記ソースと前記第１の電源との間に、２個以上のトランジスタが直列に接続され、かつ、前記２個以上のトランジスタのゲートが負電源電圧又はグランドに接続されている半導体装置が提供される。
【発明の効果】
【００１２】
最適レベルシフタを自動生成することができる。
【図面の簡単な説明】
【００１３】
【図１】異なる電力領域間の信号伝達方法を説明するための図である。
【図２】図１（Ａ）の直接接続の場合を説明するための図である。
【図３】図１（Ｂ）のＬＳセルを挿入した場合を説明するための図である。
【図４】図１（Ｃ）のＬＳ機能付セルを用いた場合を説明するための図である。
【図５】本実施形態を説明するための図である。
【図６】ソース共有無しセルにレベルシフタ機能を追加する方法を説明するための図である。
【図７】ソース共有有りセルにレベルシフタ機能を追加する方法を説明するための図である。
【図８】本実施形態に係る設計装置のハードウェア構成を示す図である。
【図９】第１実施例における設計装置の機能構成例を示す図である。
【図１０】ネットリストの変更例を示す図である。
【図１１】第１実施例における設計処理を説明するためのフローチャート図である。
【図１２】第１実施例におけるソース共有無しの場合のレイアウト変更例を示す図である。
【図１３】第１実施例におけるソース共有有りの場合のレイアウト変更例を示す図である。
【図１４】第１実施例の効果を説明するための図である。
【図１５】第２実施例における設計装置の機能構成例を示す図である。
【図１６】第２実施例における設計処理を説明するためのフローチャート図である。
【図１７】第２実施例におけるソース共有有りで３段目のｐＭＯＳトランジスタ追加の場合のレイアウト変更例を示す図である。
【図１８】図１７（Ｂ）のＬＳ最適化後のセルの構成を説明するための図である。
【図１９】第２実施例におけるソース共有有りで３及び４段目のｐＭＯＳトランジスタ追加の場合のレイアウト変更例を示す図である。
【図２０】図１９（Ｂ）のＬＳ最適化後のセルの構成を説明するための図である。
【図２１】本実施形態の効果を説明するための図である。
【図２２】インバータ以外のソース共有無しの論理セルを示す図である。
【図２３】本実施形態の適用がない設計処理を説明するためのフローチャート図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。先ず、チップ内の低電力領域と高速領域（高電力領域ともいう）間の信号伝達方法について説明する。図１は、異なる電力領域間の信号伝達方法を説明するための図である。
【００１５】
図１（Ａ）、図１（Ｂ）及び図１（Ｃ）の各例では、低電力領域１ａのセル３ａには０．７Ｖ電源２ａが供給され、高速領域１ｂのセル３ｂには０．９Ｖ電源２ｂが供給される場合を一例として示している。各領域１ａ及び１ｂの電源電圧をこれらの値に限定するものではない。
【００１６】
図１（Ａ）では、低電力領域１ａのセル３ａの１つと、直接高速領域１ｂのセル３ｂの１つとが直接接続される場合の例を示している。図１（Ｂ）では、レベルシフタ（ＬＳ）セル３ｃを領域１ａと１ｂの境界に挿入する例を示している。図１（Ｃ）では、ＬＳ機能付きセル３ｄの例を示している。ＬＳ機能付きセル３ｄは、高速領域１ｂの低電力領域１ａのセル３ａからの出力信号を受ける最初のセル３ｂに、レベルシフタ機能を付加したセルである。
【００１７】
以下に、各信号伝達方法についてその問題点について考察する。図２は、図１（Ａ）の直接接続の場合を説明するための図である。図２では、セル３ａ及び３ｂがインバータ（ＩＮＶ）セルの場合の直接接続を一例として示している。
【００１８】
図２において、セル３ａは、ｐＭＯＳトランジスタ３ａ＿ｐと、ｎＭＯＳトランジスタ３ａ＿ｎからなるインバータセルである。ｐＭＯＳトランジスタ３ａ＿ｐは、０．７Ｖ電源２ａに接続され、ｎＭＯＳトランジスタ３ａ＿ｎは、Ｖｓｓ２ｇに接続される。
【００１９】
また、セル３ｂは、ｐＭＯＳトランジスタ３ｂ＿ｐと、ｎＭＯＳトランジスタ３ｂ＿ｎからなるインバータセルである。ｐＭＯＳトランジスタ３ｂ＿ｐは、０．９電源２ｂに接続され、ｎＭＯＳトランジスタ３ｂ＿ｎは、Ｖｓｓ２ｇに接続される。
【００２０】
セル３ａとセル３ｂとは直接接続されるため、セル３ｂのｐＭＯＳトランジスタ３ｂ＿ｐをオフするときには、ｐＭＯＳトランジスタ３ｂ＿ｐのソース側の電位と同じ電位でないとオフすることができない。
【００２１】
しかし、ソース側の電位（０．９Ｖ）より低い電圧（即ち、セル３ａからの出力信号の電圧（０．７Ｖ））がセル３ｂのゲートに流れるため、完全にオフすることができず、リーク電流が大きくなってしまう。低電力領域１ａからの出力信号を最初に受信する、高速領域１ｂの初段のセル３ｂにおいて、ｐＭＯＳトランジスタ３ｂ＿ｐのオフ時のリーク電流が大きくなるといった問題がある。
【００２２】
図３は、図１（Ｂ）のＬＳセルを挿入した場合を説明するための図である。図３では、クロスカップリングタイプのＬＳセル３ｃを一例として示している。ＬＳセル３ｃは、０．７Ｖ電源２ａの供給を受ける第１素子構造と、０．９Ｖ電源２ｂの供給を受ける第２素子構造による、異なる２つの素子構造が接続された構成を有する。通常、このタイプがレベルシフタとして使用される。
【００２３】
第１素子構造は、バッファ構造（２つのインバータセルを並列に接続した構造）に相当し、２つのｐＭＯＳトランジスタ３ｃ＿ｐ１及び３ｃ＿ｐ２は、０．７Ｖ電源２ａに接続され、２つのｎＭＯＳトランジスタ３ｃ＿ｎ１及び３ｃ＿ｎ２は、Ｖｓｓ２ｇに接続される。
【００２４】
第２素子構造は、フリップフロップ構造に相当し、２つのｐＭＯＳトランジスタ３ｃ＿ｐ３及び３ｃ＿ｐ４は、０．９Ｖ電源２ｂに接続され、２つのｎＭＯＳトランジスタ３ｃ＿ｎ３及び３ｃ＿ｎ４は、Ｖｓｓ２ｇに接続される。
【００２５】
高速領域１ｂの０．９Ｖ電源２ｂが供給されるｐＭＯＳトランジスタ３ｃ＿ｐ３及び３ｃ＿ｐ４には、直接０．７Ｖの電流は流れないため、この例では、リーク電流の問題はない。しかしながら、ＬＳセル３ｃは、論理上不要なセルであり、このような不要なセルの挿入によって面積が大きくなり、そのため、遅延が大きくなるといった問題がある。
【００２６】
図４は、図１（Ｃ）のＬＳ機能付セルを用いた場合を説明するための図である。図４では、ＬＳ機能付きセル３ｄの一例を示している。ＬＳ機能付きセル３ｄは、例えば、ＮＯＴセル、ＮＡＮＤセルの組み合せで表され、最近の設計手法では、異電位境界を定めないでタイミング的に最適設計する手法も提案されている。その場合、電圧境界がどこになるのかは、論理合成後にタイミング設計を行うまで分からない、といった問題がある。
【００２７】
また、ＬＳ機能付きセル３ｄは、高速領域１ｂにおいて、低電力領域１ａからの信号が入力される最初のセル３ｂ毎に、即ち、ＮＡＮＤセル、ＮＯＴセル等のセル毎に、機能付きセルを作成しておかなければならない。種々のＬＳ機能付きセル３ｄを作成するため、物理情報、セルライブラリ等への情報の追加が必要となる。
【００２８】
図１、及び図２〜図４における上述した考察をまとめると、既存の異なる電力領域間の信号伝達方法には、以下の問題点が存在する。
・直接接続の場合（図１（Ａ）、図２）
リーク電流が大きくなる。
・ＬＳセル挿入の場合（図１（Ｂ）、図３）
面積が大きくなることで、遅延が大きくなる。
・ＬＳ機能付きセルの場合（図１（Ｃ）、図４）
大量の特殊セルの作成が必要となる。物理情報、セルライブラリ等が大きくなる。また、設計前にどのセル間が異電位境界になるのかが分からない。
【００２９】
本実施形態では、ＬＳセル３ｃ、ＬＳ機能付きセル３ｄを用いることなく、高速領域１ｂの最初のセル３ｂにフィラーセル（又はＥＣＯ（Engineering Change Order）セル）のｐＭＯＳトランジスタを１段以上接続させることで、ＬＳ機能を実現する。
【００３０】
以下に、本実施形態における、入力部のトランジスタのソースが他のトランジスタと共有されているか否かを検出し、ソース共有の有無に応じて、トランジスタを１段又は２段以上挿入する設計方法、設計装置、及び、そのように構成された回路構成を示す。
【００３１】
図５は、本実施形態を説明するための図である。フィラーセルは、セル３ｂ間の電源接続やプロセス平坦化のためにセル３ｂが置かれていない領域に自動的に配置されるセルである。そのフィラーセルは、改版時に配線改版だけで済むように予めＮＡＮＤ型やインバータ型の素子形状を持ったＥＣＯセルとしての機能も備えている。
【００３２】
発明者は、フィラーセル（ＥＣＯ）を形成するｐＭＯＳトランジスタを利用することに着目した。
【００３３】
低電力領域１ａと高速領域１ｂとの境界に近い、高速領域１ｂの最初のセル３ｂに対して、セル３ｂに近接するフィラーセルのｐＭＯＳトランジスタ３ｆ＿ｐ１を０．９Ｖ電源２ｂ側に接続されるように配線を変更することで、セル３ｂの上段にｐＭＯＳトランジスタ３ｆ＿ｐ１を追加することができる。
【００３４】
ゲート電位は、即ち、接続３ｅは、セル３ｂの論理によって変えるものとする。レイアウト上、ｐＭＯＳトランジスタのソース端子を共有して無いインバータセル、２ＮＡＮＤセル、ＮＯＲセル等（以下、「ソース共有無しセル」という）は、入力端子と接続する。レイアウト上、ｐＭＯＳトランジスタのソース端子を共有しているセル（以下、「ソース共有有りセル」という）は、Ｖｓｓクリップ（負電源電圧又はグランドに接続）してｐＭＯＳトランジスタを縦積みとする。ｐＭＯＳトランジスタの段数を増やし、直列に接続する。
【００３５】
ソース共有無しセルの場合について図６で説明する。図６は、ソース共有無しセルにレベルシフタ機能を追加する方法を説明するための図である。
【００３６】
図６（Ａ）では、セル３ｂがインバータセルの場合のｐＭＯＳトランジスタ３ｆ＿ｐ１の追加接続例を示す。本実施形態では、フィラーセルのｐＭＯＳトランジスタ３ｆ＿ｐ１のゲート電位をセル３ｂの入力信号と共有化する。即ち、接続３ｅによって、ｐＭＯＳトランジスタ３ｆ＿ｐ１が、セル３ｂのノード３ｐに接続される。この接続３ｅによって、ｐＭＯＳトランジスタ３ｆ＿ｐ１のゲート制御が可能となる。
【００３７】
図６（Ｂ）では、ソース共有無しセルのレイアウト例を示す。この例では、インバータセルを一例として、本実施形態の説明に必要な部分のみを示している。セル３ｂでは、ｐＭＯＳ素子領域３ｂ＿ｐｄとｎＭＯＳ素子領域３ｂ＿ｎｄとに対して、１つのゲートパターン３ｂ＿ｇ１が形成される。
【００３８】
ｐＭＯＳ素子領域３ｂ＿ｐｄは、０．９Ｖ電源２ｂに配線パターン３ｂ＿ｍ１及びビア６ｖとによって接続され、ｐＭＯＳ素子領域３ｂ＿ｐｄとｎＭＯＳ素子領域３ｂ＿ｎｄとは、配線パターン３ｂ＿ｍ２及びビア６ｖとによって接続される。また、ｎＭＯＳ素子領域３ｂ＿ｎｄは、Ｖｓｓ２ｇに配線パターン３ｂ＿ｍ１及びビア６ｖとによって接続される。
【００３９】
このようなセル３ｂのレイアウトは、レイアウト情報で示される。レイアウト情報を参照することで、ｐＭＯＳ素子領域３ｂ＿ｐｄと０．９Ｖ電源２ｂとを接続する配線パターン３ｂ＿ｍ１が、ｐＭＯＳ素子領域３ｂ＿ｐｄにおいて片側にゲートパターン３ｂ＿ｇ１のみであるとことから、ソースは共有されていないと判断できる。「ソース共有無し」と判断する。
【００４０】
本実施形態では、セル３ｂにおいて、ｐＭＯＳトランジスタがソース端子を共有していなければ、セル３ｂにフィラーセルのｐＭＯＳトランジスタ３ｆ＿ｐ１を追加する。また、ゲート電圧は元のセル３ｂの入力信号と共有化することで、ｐＭＯＳトランジスタ３ｆ＿ｐ１のゲート制御が可能となる。
【００４１】
ソース共有有りセルの場合について図７で説明する。図７は、ソース共有有りセルにレベルシフタ機能を追加する方法を説明するための図である。
【００４２】
図７（Ａ）では、セル３ｂがバッファの場合に、２つのｐＭＯＳトランジスタ３ｆ＿ｐ１及び３ｆ＿ｐ２を追加接続する例を示す。この例のセル３ｂでは、ｐＭＯＳトランジスタ３ｂ＿ｐと、ｎＭＯＳトランジスタ３ｂ＿ｎからなるインバータセルを２つ繋げてバッファを構成する。
【００４３】
本実施形態では、フィラーセルの２つのｐＭＯＳトランジスタ３ｆ＿ｐ１及び３ｆ＿ｐ２を２段に縦積みにして配線する。２つのｐＭＯＳトランジスタ３ｆ＿ｐ１及び３ｆ＿ｐ２は、直列に接続され、また、接続３ｅによってＶｓｓ２ｇ側に接続（Ｖｓｓクリップ）される。２つのｐＭＯＳトランジスタ３ｆ＿ｐ１及び３ｆ＿ｐ２の各ゲート電圧を常時オンにする。
【００４４】
図７（Ｂ）では、ソース共有有りセルのレイアウト例を示す。この例では、バッファセルを一例として、本実施形態の説明に必要な部分のみを示している。セル３ｂでは、ｐＭＯＳ素子領域３ｂ＿ｐｄとｎＭＯＳ素子領域３ｂ＿ｎｄとに対して、２つのゲートパターン３ｂ＿ｇ２及び３ｂ＿ｇ３が形成される。
【００４５】
ｐＭＯＳ素子領域３ｂ＿ｐｄにおいて、配線パターン３ｂ＿ｍ５は、２つのゲートパターン３ｂ＿ｇ２及び３ｂ＿ｇ３の間に配置され、ｐＭＯＳ素子領域３ｂ＿ｐｄと０．９Ｖ電源２ｂとをビア６ｖとによって接続する。
【００４６】
ｐＭＯＳ素子領域３ｂ＿ｐｄとｎＭＯＳ素子領域３ｂ＿ｎｄとにおいて、配線パターン３ｂ＿ｍ６によって、１対のトランジスタ間が配線され、配線パターン３ｂ＿ｍ６は、ｐＭＯＳ素子領域３ｂ＿ｐｄと、ゲートパターン３ｂ＿ｇ３と、ｎＭＯＳ素子領域３ｂ＿ｎｄとに、それぞれのビア６ｖによって接続される。配線パターン３ｂ＿ｍ８によって、もう１対のトランジスタ間が配線される。配線パターン３ｂ＿ｍ８は、ビア６ｂによって、一端がｐＭＯＳ素子領域３ｂ＿ｐｄに接続され、もう一端がｎＭＯＳ素子領域３ｂ＿ｎｄに接続される。
【００４７】
ｎＭＯＳ素子領域３ｂ＿ｎｄにおいて、配線パターン３ｂ＿ｍ７は、２つのゲートパターン３ｂ＿ｇ２及び３ｂ＿ｇ３の間に配置され、ｎＭＯＳ素子領域３ｂ＿ｎｄと０．７Ｖ電源２ａとを接続する。
【００４８】
このようなセル３ｂのレイアウトは、レイアウト情報で示される。レイアウト情報を参照することで、ｐＭＯＳ素子領域３ｂ＿ｐｄと０．９Ｖ電源３ｂとを接続する配線パターン３ｂ＿ｍ５では、ｐＭＯＳ素子領域３ｂ＿ｐｄにおいて、両側に、それぞれゲートパターン３ｂ＿ｇ２及び３ｂ＿ｇ３が存在することから、ソースが共有されていると判断できる。「ソース共有有り」と判断する。
【００４９】
上述したようなフィラーセルを用いてレベルシフタ機能を生成する、本実施形態に係る半導体装置（以下、ＬＳＩという）の設計処理は、以下に説明する設計装置１００によって行われる。図８は、本実施形態に係る設計装置１００のハードウェア構成を示す図である。
【００５０】
図８において、設計装置１００は、コンピュータによって制御される情報処理装置であって、ＣＰＵ（Central Processing Unit）１１と、主記憶装置１２と、補助記憶装置１３と、入力装置１４と、表示装置１５と、通信Ｉ／Ｆ（インターフェース）１７と、ドライブ装置１８とを有し、バスＢに接続される。
【００５１】
ＣＰＵ１１は、主記憶装置１２に格納されたプログラムに従って設計装置１００を制御する。主記憶装置１２には、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を記憶又は一時保存する。
【００５２】
補助記憶装置１３には、ＨＤＤ（Hard Disk Drive）等が用いられ、各種処理を実行するためのプログラム等のデータを格納する。補助記憶装置１３に格納されているプログラムの一部が主記憶装置１２にロードされ、ＣＰＵ１１に実行されることによって、各種処理が実現される。
【００５３】
入力装置１４は、マウス、キーボード等を有し、設計者が設計装置１００による処理に必要な各種情報を入力するために用いられる。表示装置１５は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。通信Ｉ／Ｆ１７は、有線又は無線などのネットワークを通じて通信を行う。通信Ｉ／Ｆ１７による通信は無線又は有線に限定されるものではない。
設計装置１００によって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体１９によって設計装置１００に提供される。
【００５４】
ドライブ装置１８は、ドライブ装置１８にセットされた記憶媒体１９（例えば、ＣＤ−ＲＯＭ等）と設計装置１００とのインターフェースを行う。
【００５５】
また、記憶媒体１９に、後述される本実施形態に係る種々の処理を実現するプログラムを格納し、この記憶媒体１９に格納されたプログラムは、ドライブ装置１８を介して設計装置１００にインストールされる。インストールされたプログラムは、設計装置１００により実行可能となる。
【００５６】
尚、プログラムを格納する記憶媒体１９はＣＤ−ＲＯＭに限定されず、コンピュータが読み取り可能な、構造（structure）を有する１つ以上の非一時的（non-transitory）な、有形（tangible）な媒体であればよい。コンピュータ読取可能な記憶媒体として、ＣＤ−ＲＯＭの他に、ＤＶＤディスク、ＵＳＢメモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリであっても良い。
図９は、第１実施例における設計装置の機能構成例を示す図である。図９において、設計装置１００は、処理部として、論理合成部５１と、初期配置部５２と、クロックツリー生成部５３と、配線部５４と、フィラーセル挿入部５５と、ＬＳ機能生成部５６と、タイミング解析部５７とを有する。各処理部５１〜５７は、対応するプログラムをＣＰＵ１１を実行することによって実現される。
【００５７】
また、補助記憶装置１３には、ＲＴＬ（Register Transfer Level）データ３１、タイミング制約３２、フロアプラン３３、ネットリスト３４、論理合成後タイミング制約３２−２、レイアウト情報３５、電圧設定ファイル３６、セルＧＤＳデータ３７、セルタイミング情報３８、処理後ネットリスト３４−２、処理後レイアウト情報３５−２、処理結果３９等が記憶される。
【００５８】
論理合成部５１は、タイミング制約３２に従って、ＲＴＬデータ３１を論理合成し、ゲートレベルのネットリスト３４を生成する。また、論理合成部５１は、論理合成後タイミング制約３２−２を出力する。
【００５９】
初期配置部５２は、フロアプラン３３と、ネットリスト３４と、論議合成後タイミング制約３２−２とを用いて、セルの初期配置及び最適化を行う。クロックツリー生成部５３は、セルの配置に基づいて、クロック信号の配置配線を行い、最適化する。配線部５４は、セル間を配線し、最適化を行う。
【００６０】
フィラーセル挿入部５５は、セル間の電源接続、プロセス平坦化等のためにセルが配置されていない領域にフィラーセルを配置する。フィラーセルは、改版時に配線変更だけで済むように、予めＮＡＮＤ型、インバータ型の素子形状を持ったＥＣＯセルとしての機能を有する。
【００６１】
ＬＳ機能生成部５６は、配置されたフィラーセルのｐＭＯＳトランジスタを用いて、高速領域１ｂのセルにＬＳ機能を持たせるように配線を変更する。フィラーセルを新たに挿入することなく、また、高速領域１ｂのセルの配置を変更することなく、ＬＳ機能を持たせることができる。
【００６２】
ＬＳ機能生成部５６は、ネットリスト３４と、レイアウト情報３５と、電圧設定ファイル３６とに基づいて、異電位信号が伝搬する経路を抽出して、セルＧＤＳデータ３７を参照して、ソース共有の有無に応じてフィラーセルとの配線を調整する。その結果、処理後ネットリスト３４−２、処理後レイアウト情報３５−２、処理結果３９等が出力される。処理結果３９によって、セルＧＤＳデータ、タイミング値等が示される。
【００６３】
タイミング解析部５７は、処理後ネットリスト３４−２、処理後レイアウト情報３５−２、処理結果３９等に基づいて、設計されたＬＳＩの遅延を解析する。
【００６４】
ＲＴＬデータ３１は、論理回路をハードウェア記述言語で記述したデータファイルである。設計者によって予め用意される。タイミング制約３２は、設計するＬＳＩに要求されるタイミング制約を示すデータファイルである。フロアプラン３３は、回路ブロックの配置を示すデータファイルである。
【００６５】
ネットリスト３４は、論理的なセル間の接続情報を示すデータファイルである。論理合成後タイミング制約３２−２は、論理合成によって得られたタイミング制約を示すデータファイルである。
【００６６】
レイアウト情報３５は、セル間の物理的な接続情報を示すデータファイルである。電圧設定ファイル３６は、回路ブロック毎の電圧設定を示すデータファイルである。セルＧＤＳデータ３７は、各セルの物理情報を示し、物理情報に基づくレイアウト設計データを示すデータファイルである。セルタイミング情報３８は、セル毎のタイミング値及び電力情報を示すデータファイルである。
【００６７】
処理後ネットリスト３４−２は、ＬＳ機能生成後のネットリストである。処理後ネットリスト３４−２では、高速領域１ｂの初段のセル名が、共有の有無及びセルに追加されたｐＭＯＳトランジスタの段数とに基づいて変更されている。
【００６８】
処理後レイアウト情報３５−２は、ＬＳ機能生成後のレイアウト情報である。処理後レイアウト情報３５−２では、フィラーセルと初段のセルとの物理的接続情報が追加されている。
【００６９】
処理結果３９は、ＬＳ機能生成後の結果を示し、セルＧＤＳデータ、タイミング値等の情報を含む。処理結果３９のセルＧＤＳデータでは、ＬＳ機能が付加される前のセルの配線パターンに対して、Ｖｄｄとの接続部分に対して配線接続レイヤが追加されている。処理結果３９のセルのタイミング値では、ソース共有の有無及び追加されたｐＭＯＳトランジスタの段数毎に、新たなセルのタイミング値が定義されている。
【００７０】
図１０は、ネットリストの変更例を示す図である。図１０において、ＬＳ機能生成前のネットリスト３４において、セル「INVXXX」が高速領域１ｂの初段のセルであった場合、ＬＳ機能が生成され、セル「INVXXX」がＬＳ機能を備えると、ソース共有の有無と、追加したｐＭＯＳトランジスタの段数とに基づいて、セル名が、元々の「INVXXX」から「INVXXX2」へと変更される。セル名が「INVXXX2」へと変更された処理後ネットリスト３４−２が補助記憶装置１３に記憶される。
【００７１】
新たなセル名に対して、元のセルのタイミング値と電力値とを変更した夫々の値が対応付られる。処理結果３９によって、新たなセル名と、新たなセルのタイミング値と電力値とが示される。処理結果３９において、セルタイミング情報３８に、新たなセル名と、新たなセルのタイミング値と電力値とを付加した処理後セルタイミング情報が出力される。
【００７２】
第１実施例における設計処理について説明する。図１１は、第１実施例における設計処理を説明するためのフローチャート図である。図１１に示す各ステップにおける処理は、ＣＰＵ１１が対応するプログラムを実行することで実現される。また、図１１に示す設計処理で参照される種々のデータ、出力される種々のデータは、補助記憶装置１３に格納される。
【００７３】
図１１において、論理合成部５１は、ＲＴＬデータ３１と、タイミング制約３２とを読み込んで、タイミング制約３２に従って、ＲＴＬデータ３１を論理合成する（ステップＳ１１）。ネットリスト３４が作成される。また、論理合成後タイミング制約３２−２が出力される。
【００７４】
論理合成されると、初期配置部５２は、フロアプラン３３を参照して、ネットリスト３４の接続情報に従って、論理合成後タイミング制約３２−２を満たすようにセルを配置し、最適化を行う（ステップＳ１２）。
【００７５】
次に、クロックツリー生成部５３は、セルの初期配置に基づいて、クロックツリーを生成し、最適化を行う（ステップＳ１３）。そして、配線部５４は、セル間を配線し、最適化する（ステップＳ１４）。
【００７６】
その後、フィラーセル挿入部５５は、セル間の電源接続、プロセス平坦化等のためにセルが配置されていない領域にフィラーセルを配置する（ステップＳ１５）。
【００７７】
フィラーセルの挿入後、ＬＳ機能生成部５６は、低電力領域１ａからの信号を入力する、高速領域１ｂの最初のセルに対して、そのセルの周辺のフィラーセルのｐＭＯＳトランジスタを利用してＬＳ機能を生成する（ステップＳ１６）。
【００７８】
タイミング解析部５７は、ＬＳ機能を生成するための配線の変更後に得た、処理後ネットリスト３４−２、処理後レイアウト情報３６−２、及び処理結果３９等を用いて、タイミング解析を行う（ステップＳ１７）。
【００７９】
タイミング解析によりエラーが検出された場合には、セルの配置変更を行い、ステップＳ１３へと戻り、上述同様の処理を繰り返す。タイミング解析が正常に終了した場合、この設計処理を終了する。
【００８０】
図１０を参照して、更に、ＬＳ機能生成部５６によるＬＳ機能生成処理について説明する。ＬＳ機能生成部５６は、論理合成後のネットリスト３４、レイアウト情報３５、電圧設定ファイル３６とを参照して、セルに供給される電源電圧とは異なる電圧の信号が伝搬する経路を抽出する（ステップＳ１６１）。
【００８１】
ＬＳ機能生成部５６は、セルＧＤＳデータ３７を参照して、抽出した経路において、高速領域１ｂ側の初段のセル（論理）のレイアウト情報を抽出して（ステップＳ１６２）、フィラーセルを１つ選択する（ステップＳ１６３）。抽出したセルの周辺に配置されたフィラーセルのうち、抽出されたセルのＶｄｄ側に位置し、抽出されたセルから最短のフィラーセルを選択することが望ましい。
【００８２】
ＬＳ機能生成部５６は、抽出したセルのレイアウトからソース端子を共有するか否かを判断する（ステップＳ１６４及びＳ１６５）。
【００８３】
ソース共有無しの場合（ステップＳ１６４）は、図６の例に相当し、図６（Ａ）の回路図に相当する配線を行う。ＬＳ機能生成部５６は、抽出されたセルのＶｄｄ配線部に配線削除レイヤを挿入する（ステップＳ１６６）。配線削除レイヤの挿入により、セルＧＤＳデータ３７が更新される。
【００８４】
そして、ＬＳ機能生成部５６は、抽出されたセルとフィラーセルのｐＭＯＳトランジスタを接続し、フィラーセルのｐＭＯＳトランジスタのゲートは信号配線と接続する（ステップＳ１６７）。フィラーセルのｐＭＯＳトランジスタが、抽出されたセルの上段に１段縦積みされる。縦積みされたｐＭＯＳトランジスタのゲートは、低電力領域１ａからの入力信号と接続される。つまり、フィラーセルのｐＭＯＳトランジスタは、抽出されたセルのｐＭＯＳトランジスタとＶｄｄとの間で接続され（１段上に直列に接続され）、抽出されたセルと入力信号を共有する。
【００８５】
ＬＳ機能生成部５６は、セルタイミング情報３８において、高速領域１ｂでの初段のセル（抽出したセル）のタイミング値を変更する（ステップＳ１６９）。接続したフィラーセルのｐＭＯＳトランジスタ１段分の遅延が追加される。
【００８６】
一方、ソース共有有りの場合（ステップＳ１６５）は、図７の例に相当し、図７（Ａ）の回路図に相当する配線を行う。ＬＳ機能生成部５６は、抽出されたセルのＶｄｄ配線部に配線削除レイヤを挿入する（ステップＳ１６６）。配線削除レイヤの挿入により、セルＧＤＳデータ３７が更新される。
【００８７】
そして、ＬＳ機能生成部５６は、抽出されたセルとフィラーセルの２つのｐＭＯＳトランジスタとを接続し、フィラーセルの２つのｐＭＯＳトランジスタの各ゲートはＶｓｓにクリップする（ステップＳ１６８）。フィラーセルのｐＭＯＳトランジスタが、抽出されたセルの上段に２段縦積みされる。縦積みされた２段のｐＭＯＳトランジスタの各ゲートは、Ｖｓｓにクリップされる。つまり、フィラーセルの２つのｐＭＯＳトランジスタは、抽出されたセルのｐＭＯＳトランジスタとＶｄｄとの間で接続され（直列接続により２段上積みされ）、かつ、ゲートはＶｓｓに接続されて常時オンとなる。
【００８８】
ＬＳ機能生成部５６は、セルタイミング情報３８において、高速領域１ｂでの初段のセル（抽出したセル）のタイミング値を変更する（ステップＳ１７０）。接続したフィラーセルのｐＭＯＳトランジスタ２段分の遅延が追加される。
【００８９】
上述したＬＳ機能生成処理による配線接続の変更により、処理後ネットリスト３４−２と、処理後レイアウト情報３６−２と、処理結果３９とが出力される。
【００９０】
図１２は、第１実施例におけるソース共有無しの場合のレイアウト変更例を示す図である。図１２では、図６で説明したインバータの例を用いて、第１実施例におけるＬＳ機能生成処理後のレイアウト変更例を示す。
【００９１】
図１２（Ａ）は、フィラーセル３ｆの挿入後の、第１実施例におけるＬＳ機能生成前の状態を示す。ＬＳ機能を生成する前の低電力領域１ａと高速領域１ｂの境界に隣接するセル３ａ及びセル３ｂと、セル３ｂに隣接するフィラーセル３ｆとの配置を示すレイアウト例を示している。セル３ａの配線パターン３ａ＿ｍ１から、セル３ｂの配線パターン３ｂ＿ｍ４に対して直接、信号用の配線パターン３ｓｉｇ＿ｍが形成された状態を示している。
【００９２】
フィラーセル３ｆは、ｐＭＯＳ素子領域３ｆ＿ｐｄ、ｎＭＯＳ素子領域３ｆ＿ｎｄ、ゲートパターン３ｆ＿ｇ１及び３ｆ＿ｇ２等の素子形状を有するセルである。
【００９３】
図１２（Ｂ）は、上述したＬＳ機能生成後のレイアウトを示している。第１実施例におけるＬＳ機能生成部５６によって、フィラーセル３ｆのゲートパターン３ｆ＿ｇ１と、信号用の配線パターン３ｓｉｇ＿ｍとを接続するために、配線パターン３ｆ＿ｍ１が追加される。配線パターン３ｆ＿ｍ１及びビア６ｖによって、ゲートパターン３ｆ＿ｇ１にセル３ａからの入力信号が供給される。
【００９４】
ＬＳ機能生成部５６によって、フィラーセル３ｆのｐＭＯＳ素子領域３ｆ＿ｐｄと、セル３ｂのｐＭＯＳ素子領域３ｂ＿ｐｄとを接続するために、配線パターン３ｆ＿ｍ２が追加される。配線パターン３ｆ＿ｍ２の一端は、フィラーセル３ｆのｐＭＯＳ素子領域３ｆ＿ｐｄにビア６ｖで接続され、他端はセル３ｂのｐＭＯＳ素子領域３ｂ＿ｐｄにビア６ｖで接続される。
【００９５】
また、フィラーセル３ｆのゲートパターン３ｆ＿ｇ１及び３ｆ＿ｇ２間のｐＭＯＳ素子領域３ｆ＿ｐｄと、０．９Ｖ電源２ｂとを接続するために、配線パターン３ｆ＿ｍ３が追加される。ｐＭＯＳ素子領域３ｆ＿ｐｄは、ビア６ｖにより配線パターン３ｂ＿ｍ３と接続される。
【００９６】
そして、ＬＳ機能生成部５６によって、セル３ｂのｐＭＯＳ素子領域３ｂ＿ｐｄと０．９Ｖ電源２ｂとを接続する配線パターン３ｂ＿ｍ３に対して、配線削除レイヤ３ｂ＿ｄ１が挿入される。
【００９７】
上述した配線パターン３ｆ＿ｍ１、３ｆ＿ｍ２、及び３ｆ＿ｍ３は、メタル１層又はメタル２層のいずれに配置されてもよい。
【００９８】
図１３は、第１実施例におけるソース共有有りの場合のレイアウト変更例を示す図である。図１３では、図７で説明したバッファの例を用いて、第１実施例におけるＬＳ機能生成処理後のレイアウト変更例を示す。
【００９９】
図１３（Ａ）は、フィラーセル３ｆの挿入後の、第１実施例におけるＬＳ機能生成前の状態を示す。ＬＳ機能を生成する前の低電力領域１ａと高速領域１ｂの境界に隣接するセル３ａ及びセル３ｂと、セル３ｂに隣接するフィラーセル３ｆとの配置を示すレイアウト例を示している。セル３ａの配線パターン３ａ＿ｍ１から、セル３ｂの配線パターン３ｂ＿ｍ４に対して直接、信号用の配線パターン３ｓｉｇ＿ｍが形成された状態を示している。
【０１００】
フィラーセル３ｆは、ｐＭＯＳ素子領域３ｆ＿ｐｄ、ｎＭＯＳ素子領域３ｆ＿ｎｄ、ゲートパターン３ｆ＿ｇ１及び３ｆ＿ｇ２等の素子形状を有するセルである。
【０１０１】
図１３（Ｂ）は、ＬＳ機能生成後のレイアウトを示している。ＬＳ機能生成部５６によって、フィラーセル３ｆのゲートパターン３ｆ＿ｇ１と３ｆ＿ｇ２とをＶｓｓ２ｇに接続するために、配線パターン３ｆ＿ｍ５が追加される。配線パターン３ｆ＿ｍ５は、ビア６ｖにより、ゲートパターン３ｆ＿ｇ１及び３ｆ＿ｇ２のそれぞれに接続される。
【０１０２】
ＬＳ機能生成部５６によって、フィラーセル３ｆのｐＭＯＳ素子領域３ｆ＿ｐｄと、セル３ｂのｐＭＯＳ素子領域３ｂ＿ｐｄとを接続するために、配線パターン３ｆ＿ｍ６が追加される。配線パターン３ｆ＿ｍ６の一端はフィラーセル３ｆのｐＭＯＳ素子領域３ｆ＿ｐｄにビア６ｖで接続され、他端はセル３ｂのｐＭＯＳ素子領域３ｂ＿ｐｄにビア６ｖで接続される。
【０１０３】
また、フィラーセル３ｆのゲートパターン３ｆ＿ｇ２のｐＭＯＳトランジスタが最上段となるように０．９Ｖ電源２ｂと接続するために、配線パターン３ｆ＿ｍ７が追加配置される。配線パターン３ｆ＿ｍ７は、ビア６ｖによって、フィラーセル３ｆのｐＭＯＳ素子領域３ｆ＿ｐｄに接続される。
【０１０４】
そして、ＬＳ機能生成部５６によって、セル３ｂのｐＭＯＳ素子領域３ｂ＿ｐｄと０．９Ｖ電源２ｂとを接続する配線パターン３ｂ＿ｍ５に対して、配線削除レイヤ３ｂ＿ｄ２が挿入される。
【０１０５】
上述した配線パターン３ｆ＿ｍ５、３ｆ＿ｍ６、及び３ｆ＿ｍ７は、メタル１層、メタル２層のいずれに配置されてもよい。
【０１０６】
図１４は、第１実施例の効果を説明するための図である。図１４（Ａ）では、セル３ｂがインバータの場合をソース共有無しの一例として示し、第１実施例の効果を説明する。ソース共有無しの場合、セル３ｂのソース側にフィラーセル３ｆのｐＭＯＳトランジスタ３ｆ＿ｐ１を追加したことで、電圧が降下するため、低電力領域１ａの電位０．７Ｖに近づく。よって、リーク電流Ioffを削減できる。
【０１０７】
例えば、０．７Ｖの信号入力により、０．８Ｖまで電圧が降下すると考えられ、この場合、リーク電流Ioffは、７０％を削減できたことになる。セル３ｂのｐＭＯＳトランジスタ３ｂ＿ｐのソース電位を落とすことができるため、精度よくオフ状態を実現できる。
【０１０８】
このように、ソース共有無しの場合では、入力が０．７Ｖ時に追加したｐＭＯＳトランジスタ３ｆ＿ｐ１はオフ状態になり、オフ状態とする電圧閾値Ｖｔｈ分まで元々の電圧（この例では０．９Ｖ）を低くでき、大幅にリーク電流Ioffを削減できる。
【０１０９】
図１４（Ｂ）では、セル３ｂがバッファの場合をソース共有有りの一例として示し、第１実施例の効果を説明する。ソース共有有りの場合、セル３ｂのソース側にフィラーセル３ｆのｐＭＯＳトランジスタ３ｆ＿ｐ１及び３ｆ＿ｐ２を追加する。論理が破綻するため追加したｐＭＯＳトランジスタ３ｆ＿ｐ１及び３ｆ＿ｐ２をオン状態にしかできない。そのため、オン抵抗分した元々の電圧（この例では０．９Ｖ）を下げられないが、リーク電流Ioffの削減効果はある。
【０１１０】
例えば、２つのｐＭＯＳトランジスタ３ｆ＿ｐ１及び３ｆ＿ｐ２を、セル３ｂに対して縦積みで追加することにより、リーク電流Ioffを１０％削減できる。０．９Ｖ電源２ｂの場合、凡そ０．８９Ｖまで電圧を降下させることが可能である。
【０１１１】
縦積みの段数を更に増やせば、更にリーク電流Ioffを削減することも可能である。この場合、追加のｐＭＯＳトランジスタの増加による遅延によって、セル３ｂの駆動能力が小さくなる。従って、３段以上を追加する場合には、ｐＭＯＳトランジスタの個数を遅延とのトレードオフの関係で決定するようにしてもよい。
【０１１２】
具体的には、上記第１実施例の設計処理により、抽出されたセルにＬＳ機能を持たせたことで、高速領域１ｂでは、低電力領域１ａからの信号が伝播するパスにおいて、ＬＳが挿入された状態となる。ＬＳ挿入したパスのタイミングに余裕がある場合、ソース共有有りのセルに対して、ｐＭＯＳトランジスタを更に追加して接続する。
【０１１３】
図１５は、第２実施例における設計装置の機能構成例を示す図である。図１５において、上述した第１実施例における処理部に加えて、設計装置１００は、更に、ＬＳ最適化部５８を有する。ＬＳ最適化部５８以外については、上述した通りであるため、その説明を省略する。
【０１１４】
ＬＳ最適化部５８は、ＬＳ機能生成部５６によるＬＳ機能生成処理後において、ＬＳ挿入したパスにタイミング余裕がある場合は、更にフィラーセルを利用して、処理後ネットリスト３４−２、処理後レイアウト情報３５−２、及びセルタイミング情報３８を用いて、セルに接続するｐＭＯＳトランジスタの段数を増やす。ｐＭＯＳトランジスタの段数を増やすことにより、より消費電力を削減することができる。
【０１１５】
ＬＳ最適化後には、最適化後ネットリスト３４−４、最適化後レイアウト情報３５−４、最適化後セルタイミング情報３８−４等が出力され、補助記憶部１３に記憶される。
【０１１６】
図１６は、第２実施例における設計処理を説明するためのフローチャート図である。図１６に示す各ステップにおける処理は、ＣＰＵ１１が対応するプログラムを実行することで実現される。また、図１６に示す設計処理で参照される種々のデータ、出力される種々のデータは、補助記憶装置１３に格納される。
【０１１７】
設計処理の第２実施例では、第１実施例の設計処理後のタイミング解析でＬＳ機能を持たせたセルがソース共有有りのセルであって、そのパスのタイミングに余裕がある場合、更にフィラーセルのｐＭＯＳトランジスタを接続して２段から３段以上に増やす。
【０１１８】
第２実施例において、ステップＳ１１〜Ｓ１７までの処理は、第１実施例における処理（図１１）と同様であるので、その説明を省略する。
【０１１９】
タイミング解析部５７は、タイミング解析結果に基づいて、タイミングに余裕のあるパスが存在するか否かを判断する（ステップＳ１８）。タイミングに余裕のあるパスとタイミング余裕度とを示した最適化対象パス情報４０が補助記憶装置１３に記憶される。
【０１２０】
タイミングに余裕のあるパスが存在しない場合、設計装置１００による設計処理を終了する。一方、タイミングに余裕のあるパスが存在する場合、ＬＳ最適化部５８によるＬＳ最適化処理が行われる（ステップＳ１９）。ＬＳ最適化処理について説明する。
【０１２１】
ＬＳ最適化部５８は、処理後ネットリスト３４−２及び処理後レイアウト情報３５−２とを参照して、最適化対象パス情報４０で示される最適化対象パスの高速領域２ｂ側の初段のセルのレイアウト情報を抽出する（ステップＳ１９１）。
【０１２２】
また、ＬＳ最適化部５８は、タイミング解析部５７が取得したタイミング余裕度に基づいて、ｐＭＯＳトランジスタの追加個数を決定する（ステップＳ１９２）。ＬＳ最適化部５８は、セルタイミング情報３８を参照してフィラーセルのタイミング情報を取得し、タイミング余裕度以内で追加可能なｐＭＯＳトランジスタの個数を算出する。
【０１２３】
そして、ＬＳ最適化部５８は、ｐＭＯＳトランジスタの追加個数に基づいて、フィラーセルの素子形状から、新たに追加するフィラーセルの個数を決定し、決定した個数分のフィラーセルを選択する（ステップＳ１９３）。
【０１２４】
フィラーセルがｐＭＯＳトランジスタ２個の素子形状を有するとし、ステップＳ１９２において、追加個数が１又は２を示す場合、ＬＳ最適化部５８は、ＬＳ機能生成部５６で使用したフィラーセル以外で、初段のセルに近い他のフィラーセルを１つ選択する。追加個数が３又は４を示す場合、ＬＳ最適化部５８は、ＬＳ機能生成部５６で使用したフィラーセル以外で、初段のセルに近い他のフィラーセルを２つ選択する。
【０１２５】
フィラーセルを選択すると、ＬＳ最適化部５８は、更に追加するｐＭＯＳトランジスタを初段のセルに対して、既に追加するｐＭＯＳトランジスタを接続し、追加ｐＭＯＳトランジスタのゲートをＶｓｓクリップする（ステップＳ１９４）。
【０１２６】
追加のｐＭＯＳトランジスタの接続後、ＬＳ最適化部５８は、ＬＳ機能生成部５６によって追加された２個のｐＭＯＳトランジスタと、更に追加したｐＭＯＳトランジスタとの合計に応じて、初段のセルのタイミング値を変更する（ステップＳ１９５）。
【０１２７】
初段のセルに合計３段のｐＭＯＳトランジスタが追加された場合、１段分の遅延を初段のセルの遅延に加算する。結果、ＬＳ機能生成部５６でのＬＳ機能生成処理と併せて、ｐＭＯＳトランジスタ３段分の遅延が初段のセルの遅延に加算される。初段のセルに合計４段のｐＭＯＳトランジスタが追加された場合、２段分の遅延を初段のセルの遅延に加算する。結果、ＬＳ機能生成部５６でのＬＳ機能生成処理と併せて、ｐＭＯＳトランジスタ４段分の遅延が初段のセルの遅延に加算される。５段、６段、・・・等の場合についても同様にｐＭＯＳトランジスタの段数に応じて初段のセルのタイミング値が変更される。
【０１２８】
上述のＬＳ最適化部５８によるＬＳ最適化処理によって、処理後ネットリスト３４−２を更新した最適化後ネットリスト３４−４、処理後レイアウト情報３５−２を更新した最適化後レイアウト情報３５−４、セルタイミング情報３８を更新した最適化後セルタイミング情報３８−４等が出力され、補助記憶装置１３に記憶される。
【０１２９】
図１７は、第２実施例におけるソース共有有りで３段目のｐＭＯＳトランジスタ追加の場合のレイアウト変更例を示す図である。図１７では、図７で説明したバッファの例を用いて、第２実施例におけるＬＳ最適化処理後のレイアウト変更例を示す。図１７中、説明に必要なセル以外を単に論理セルとして示す。
【０１３０】
図１７（Ａ）は、ＬＳ機能生成及びタイミング解析後の、第２実施例におけるＬＳ最適化処理前の状態を示す。ＬＳ最適化処理前の低電力領域１ａと高速領域１ｂの境界に隣接するセル３ａ及びセル３ｂと、セル３ｂに隣接するフィラーセル３ｆ１と、セル３ｂの周辺に存在するフィラーセル３ｆ２の配置を示すレイアウト例を示している。
【０１３１】
このレイアウトにおいて、フィラーセル３ｆ１のｐＭＯＳトランジスタが２個接続された状態を示している。また、セル３ｂに対しては、配線削除レイヤ３ｂ＿ｄ２が挿入されている。
【０１３２】
タイミング解析により、セル３ｂを伝搬する信号のパスが、タイミングに余裕があると判断されると、ＬＳ最適化部５８によるＬＳ最適化処理が行われる。
【０１３３】
図１７（Ｂ）は、ＬＳ最適化後のレイアウトを示している。ＬＳ最適化部５８によって、フィラーセル３ｆ１以外で、セル３ｂに最も近いフィラーセル３ｆ２を選択し、フィラーセル３ｆ２のｐＭＯＳトランジスタを使って、３段目のｐＭＯＳトランジスタをセル３ｂに追加する。
【０１３４】
ＬＳ最適化部５８は、フィラーセル３ｆ１と０．９Ｖ電流２ｂとを接続する配線パターン３ｆ＿ｍ７（図１７（Ａ））を、フィラーセル３ｆ１のｐＭＯＳトランジスタとフィラーセル３ｆ２のｐＭＯＳトランジスタとを接続する配線パターン３ｆ＿ｍ７'に変更する。フィラーセル３ｆ２のｐＭＯＳ素子領域３ｆ＿ｐｄと配線パターン３ｆ＿ｍ７'とは、ビア６ｖにより接続される。
【０１３５】
ＬＳ最適化部５８は、フィラーセル３ｆ２のｐＭＯＳトランジスタのゲートパターン３ｐ＿ｇ１を、配線パターン３ｆ＿ｍ８によりＶｓｓ２ｇにクリップする。配線パターン３ｆ＿ｍ８ではビア６ｖにより、ゲートパターン３ｐ＿ｇ１と接続される。
【０１３６】
また、ＬＳ最適化部５８は、フィラーセル３ｆ２のゲートパターン３ｐ＿ｇ１と３ｐ＿ｇ２間のｐＭＯＳ素子領域３ｆ＿ｐｄと、０．９Ｖ電源２ｂとを、配線パターン３ｆ＿ｍ９で接続する。配線パターン３ｆ＿ｍ９は、ビア６ｖによりフィラーセル３ｆ２のｐＭＯＳ素子領域３ｆ＿ｐｄに接続される。
【０１３７】
上述したように配線が変更された後のセル３ｂに係る回路図は、図１８のように示される。図１８は、図１７（Ｂ）のＬＳ最適化後のセルの構成を説明するための図である。図１８（Ａ）は、図１７（Ｂ）と同一であるので、その説明を省略する。
【０１３８】
図１８（Ｂ）は、セル３ｂはバッファであり、３段のｐＭＯＳトランジスタ３ｆ＿ｐ１、３ｆ＿ｐ２、及び３ｆ＿ｐ３が接続された回路図を示す。セル３ｂに対するＬＳ機能として動作する３つのｐＭＯＳトランジスタ３ｆ＿ｐ１、３ｆ＿ｐ２、及び３ｆ＿ｐ３が、レイアウト上の対応する部分に点線の矢印で示している。
【０１３９】
図１８（Ａ）及び図１８（Ｂ）より、セル３ｂに付加された１段目及び２段目のｐＭＯＳトランジスタ３ｆ＿ｐ１及び３ｆ＿ｐ２は隣接するフィラーセル３ｆ１のｐＭＯＳトランジスタを利用したものであり、３段目のｐＭＯＳトランジスタ３ｆ＿ｐ３は、フィラーセル３ｆ１とは異なるフィラーセル３ｆ２のｐＭＯＳトランジスタを利用したものであることが分かる。
【０１４０】
ＬＳセルを挿入することなく、また、ＬＳ機能を付加した特殊なセルに置き換えることなく、図１８（Ｂ）に示すＬＳ機能を有するセル３ｂ'の構成を実現することができる。
【０１４１】
図１９は、第２実施例におけるソース共有有りで３及び４段目のｐＭＯＳトランジスタ追加の場合のレイアウト変更例を示す図である。図１９では、図７で説明したバッファの例を用いて、第２実施例におけるＬＳ最適化処理後のレイアウト変更例を示す。図１９中、説明に必要なセル以外を単に論理セルとして示す。
【０１４２】
図１９（Ａ）は、ＬＳ機能生成及びタイミング解析後の、第２実施例におけるＬＳ最適化処理前の状態を示し、図１７（Ａ）の状態に相当する。このレイアウトにおいて、フィラーセル３ｆ１のｐＭＯＳトランジスタが２個接続された状態を示している。また、セル３ｂに対しては、配線削除レイヤ３ｂ＿ｄ２が挿入されている。
【０１４３】
タイミング解析により、セル３ｂを伝搬する信号のパスが、タイミングに余裕があると判断されると、ＬＳ最適化部５８によるＬＳ最適化処理が行われる。
【０１４４】
図１９（Ｂ）は、ＬＳ最適化後のレイアウトを示している。ＬＳ最適化部５８によって、フィラーセル３ｆ１以外で、セル３ｂに最も近いフィラーセル３ｆ２を選択し、フィラーセル３ｆ２のｐＭＯＳトランジスタを使って、３及び４段目のｐＭＯＳトランジスタをセル３ｂに追加する。
【０１４５】
ＬＳ最適化部５８は、フィラーセル３ｆ１と０．９Ｖ電流２ｂとを接続する配線パターン３ｆ＿ｍ７を、フィラーセル３ｆ１のｐＭＯＳトランジスタとフィラーセル３ｆ２のｐＭＯＳトランジスタとを接続する配線パターン３ｆ＿ｍ７'に変更する。フィラーセル３ｆ２のｐＭＯＳ素子領域３ｆ＿ｐｄと配線パターン３ｆ＿ｍ７'とは、ビア６ｖにより接続される。
【０１４６】
ＬＳ最適化部５８は、フィラーセル３ｆ２のｐＭＯＳトランジスタのゲートパターン３ｐ＿ｇ１及び３ｐ＿ｇ２を、配線パターン３ｆ＿ｍ８によりＶｓｓ２ｇにクリップする。配線パターン３ｆ＿ｍ８は、ビア６ｖによりゲートパターン３ｐ＿ｇ１と３ｐ＿ｇ２とに接続される。
【０１４７】
また、ＬＳ最適化部５８は、フィラーセル３ｆ２のｐＭＯＳ素子領域３ｆ＿ｐｄにおけるゲートパターン３ｐ＿ｇ２のソース側を、配線パターン３ｆ＿ｍ１０で０．９Ｖ電源２ｂに接続する。配線パターン３ｆ＿ｍ１０は、ビア６ｖによりフィラーセル３ｆ２のｐＭＯＳ素子領域３ｆ＿ｐｄに接続される。
【０１４８】
上述したように配線が変更された後のセル３ｂに係る回路図は、図２０のように示される。図２０は、図１９（Ｂ）のＬＳ最適化後のセルの構成を説明するための図である。図２０（Ａ）は、図１９（Ｂ）と同一であるので、その説明を省略する。
【０１４９】
図２０（Ｂ）は、セル３ｂはバッファであり、４段のｐＭＯＳトランジスタ３ｆ＿ｐ１、３ｆ＿ｐ２、３ｆ＿ｐ３、及び３ｆ＿ｐ４が接続された回路図を示す。セル３ｂに対するＬＳ機能として動作する３つのｐＭＯＳトランジスタ３ｆ＿ｐ１、３ｆ＿ｐ２、３ｆ＿ｐ３、及び３ｆ＿ｐ４が、レイアウト上の対応する部分に点線の矢印で示している。
【０１５０】
図２０（Ａ）及び図２０（Ｂ）より、セル３ｂに付加された１段目及び２段目のｐＭＯＳトランジスタ３ｆ＿ｐ１及び３ｆ＿ｐ２は隣接するフィラーセル３ｆ１のｐＭＯＳトランジスタを利用したものであり、３段目のｐＭＯＳトランジスタ３ｆ＿ｐ３及び３ｆ＿ｐ４は、フィラーセル３ｆ１とは異なるフィラーセル３ｆ２のｐＭＯＳトランジスタを利用したものであることが分かる。
【０１５１】
ＬＳセルを挿入することなく、また、ＬＳ機能を付加した特殊なセルに置き換えることなく、図２０（Ｂ）に示すＬＳ機能を有するセル３ｂ''の構成を実現することができる。
【０１５２】
図１〜図４で説明した関連技術と、本実施形態（第１及び第２実施例を含む）との比較について図２１で説明する。図２１は、本実施形態の効果を説明するための図である。図２１に示すテーブルは、電力（Dynamic+Static）、遅延、増加領域、新規セル作成等の項目を示し、図１〜図４で説明した関連技術と本実施形態との比較を示している。関連技術として、直接接続（図１（Ａ）、図２）、ＬＳ挿入（図１（Ｂ）、図３）、及びＬＳ機能付きセル（図１（Ｃ）、図４）を示している。
【０１５３】
電力（Dynamic+Static）は、動的消費電力及び静的消費電力の両方を含む。直接接続を「１」とし、直接接続の場合との比較で示す。遅延は、セルの遅延の割合を示す。直接接続を「１」とし、直接接続の場合との比較で遅延の増加程度を示す。増加領域は、ＬＳを備えた場合に増加する領域を単位gridで示す。新規セル作成は、新規セルの作成の要否を示す。
【０１５４】
直接接続（図１（Ａ）、図２）は、電力「１」、遅延「１」、増加領域「０」、そして新規セル作成「不要」である。ＬＳ挿入（図１（Ｂ）、図３）は、クロスカップリングタイプのＬＳセルを挿入した場合に、電力「０．８」、遅延「１．０８」、増加領域「45grid x2」、そして新規セル作成「不要」である。増加領域「45grid x2」は、図３のＬＳセル３ｃの１個分に相当する。
【０１５５】
更に、ＬＳ機能付きセル（図１（Ｃ）、図４）は、電力「０．７４」、遅延「１．０５」、増加領域「+5grid程度」、そして新規セル作成「要」である。増加領域「+5grid程度」は、ＬＳ機能付きセル３ｄにおいて、元のセルに対してＬＳ機能を付加するために必要となる領域である。
【０１５６】
一方、本実施形態では、第１及び第２実施例を含めて、ソース共有有無を含めた平均で、電力「０．７４」、遅延「１．０５」、増加領域「０」、そして新規セル作成「不要」である。増加領域「０」に関しては、フィラーセルとしてＥＣＯセルを空き領域に配置するため、領域の増加は「０」と考えてよいが、配線分の領域は多少の増加がある。セルの配置領域と比較して微小の増加量であるため、増加領域「０」としている。
【０１５７】
ＬＳ機能を生成する本実施形態は、電力及び遅延に関して、ＬＳ機能付きセル３ｄの性能を実現し、更に、新規セル作成を不要にすることができる。
【０１５８】
上述より、本実施形態は、セルを新規設計することなく、既存のセルに対して配線の切断及び接続を行うことで、最適なレベルシフタ機能を実現できる。即ち、本実施形態では、セルの機能に応じて追加するｐＭＯＳトランジスタの段数を決定し、また、レイアウト情報３５に基づいて、レベルシフタ機能を生成するための最適な配線接続を行う。
【０１５９】
上述した本実施形態では、インバータを例としてソース共有無しの場合を説明したが、他の論理セルについて図２２に示す。図２２は、インバータ以外のソース共有無しの論理セルを示す図である。図２２に示す各論理セルは、ｐＭＯＳ素子領域３ｂ＿ｐｄとｎＭＯＳ素子領域３ｂ＿ｎｄとを有するＣＭＯＳ構造を有する。
【０１６０】
図２２（Ａ）は、２ＮＡＮＤの論理セルのレイアウト例を示す。図２２（Ａ）の２ＮＡＮＤセル７１に対して、Ｖｄｄ２ｖとｐＭＯＳ素子領域３ｂ＿ｐｄとを接続する配線パターン８１ｍ及び８２ｍが配置されている。
【０１６１】
配線パターン８１ｍに対して片側にのみゲートパターン８１ｇが配置されている。同様に、配線パターン８２ｍに対しても片側にのみゲートパターン８２ｇが配置されている。２ＮＡＮＤセル７１が、低電力領域１ａと高速領域１ｂとの境界において、高速領域１ｂの初段のセル３ｂである場合、ネットリスト３４及びレイアウト情報３５を参照することで、ソース共有無しのセルであると判断できる。
【０１６２】
図２２（Ｂ）は、２ＮＯＲの論理セルのレイアウト例を示す。図２２（Ｂ）の２ＮＯＲセル７３に対して、Ｖｄｄ２ｖとｐＭＯＳ素子領域３ｂ＿ｐｄとを接続する配線パターン８３ｍが配置されている。
【０１６３】
配線パターン８３ｍに対して片側にのみゲートパターン８３ｇが配置されている。２ＮＯＲセル７３が、低電力領域１ａと高速領域１ｂとの境界において、高速領域１ｂの初段のセル３ｂである場合、ネットリスト３４及びレイアウト情報３５を参照することで、ソース共有無しのセルであると判断できる。
【０１６４】
図２２（Ｃ）は、３ＮＯＲの論理セルのレイアウト例を示す。図２２（Ｃ）の３ＮＯＲセル７４に対して、Ｖｄｄ２ｖとｐＭＯＳ素子領域３ｂ＿ｐｄとを接続する配線パターン８４ｍが配置されている。
【０１６５】
配線パターン８４ｍに対して片側にのみゲートパターン８４ｇが配置されている。３ＮＯＲセル７４が、低電力領域１ａと高速領域１ｂとの境界において、高速領域１ｂの初段のセル３ｂである場合、ネットリスト３４及びレイアウト情報３５を参照することで、ソース共有無しのセルであると判断できる。
【０１６６】
２ＮＡＮＤセル７１、２ＮＯＲセル７３、及び３ＮＯＲセル７４に対しては、上述したインバータセルの場合と同様に、フィラーセル３ｆのｐＭＯＳトランジスタ３ｆ＿ｐ１を回路図において１段縦積みで接続し、かつ信号入力を共有することで、ＬＳ機能を付加させることができる。
【０１６７】
次に、本実施形態の適用がない場合の設計処理について説明する。図２３は、本実施形態の適用がない設計処理を説明するためのフローチャート図である。図２３中、図１１で説明した処理と同様の処理については同一ステップ番号で示している。
【０１６８】
図２３（Ａ）では、設計者がＬＳ記述を含めてＬＳＩを設計したＲＴＬデータ３１ａを用いた設計処理のフローチャートを示している。図２３（Ａ）において、ＬＳ記述を含むＲＴＬデータ３１ａとタイミング制約３２とに基づいて論理合成が行われ（ステップＳ１１）、ＬＳセルを含むネットリスト３４'が出力される。論理合成後タイミング制約３２'は、ＬＳセルを含めて論理合成した後のタイミング制約を示す。
【０１６９】
ステップＳ１２、Ｓ１３、Ｓ１４、Ｓ１５、及びＳ１７については、図１１と同様であるので、その詳細な説明を省略する。
【０１７０】
タイミング解析の結果、論理合成後タイミング制約３２'を満たさず、設計者によるＲＴＬデータ３１ａの見直しが必要となる場合、設計者はＬＳ記述を含めて見直すため、設計者による作業負担は大きい。また、必ずしも最適なＬＳセルの配置が行えるとは限らない。
【０１７１】
図２３（Ｂ）では、設計者がＬＳＩを設計した、ＬＳ記述を含まないＲＴＬデータ３１ｂを用いた設計処理のフローチャートを示している。図２３（Ｂ）において、ＬＳ記述の無いＲＴＬデータ３１ｂとタイミング制約３２とに基づいて論理合成が行われた後（ステップＳ１１）、ＬＳセルが挿入される（ステップＳ１１−２）。ＬＳセルを含むネットリスト３４'が出力される。論理合成後タイミング制約３２'は、ＬＳセルを含めて論理合成した後のタイミング制約を示す。
【０１７２】
ステップＳ１２、Ｓ１３、Ｓ１４、及びＳ１７については、図１１と同様であるので、その詳細な説明を省略する。
【０１７３】
図２３（Ａ）の場合と比べて設計者は、ＬＳ記述を考慮しなくてもよいが、電源ドメインを予め定義した上で、ＬＳＩを設計したＲＴＬデータ３１ｂを作成する必要がある。
【０１７４】
図２３（Ａ）及び図２３（Ｂ）のいずれの場合においても、通常、クロスカップリングタイプのＬＳセルが使用される。図２１で説明したように、本実施形態と比較した場合、電力消費量、遅延、及び増加領域に関して劣っている。
【０１７５】
本実施形態では、図２１での比較項目に加えて、設計者は、ＬＳセル挿入について考慮することなくＬＳＩの設計を行える点において、設計者の設計作業の負担を軽減することができる。
【０１７６】
本実施形態における設計装置では、セルを新規設計することなく、既存のセルに対して配線の切断及び接続を行うことで、最適なレベルシフタ機能を実現できる。セルの機能に応じて追加するｐＭＯＳトランジスタの段数を決定し、また、レイアウト情報３５に基づいて、レベルシフタ機能を生成するための最適な配線接続が行われる。
【０１７７】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、主々の変形や変更が可能である。
【０１７８】
以上の第１から第２実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の電源が供給される第１の回路に含まれ、ゲートが前記第１の電源より電圧値が低い第２の電源が供給される第２の回路の出力に接続される第１のトランジスタを抽出し、
前記第１のトランジスタが前記第１のトランジスタと異なる第２のトランジスタとソースを共有しているか否かを識別し、
前記ソースを共有していない場合、前記ソースと前記第１の電源との間に、予め配置された複数の第３のトランジスタの内の１個のトランジスタを直列に接続し、
前記ソースを共有している場合は、前記ソースと前記第１の電源との間に、前記予め配置された複数の第３のトランジスタの内の２個のトランジスタを直列に接続する
処理をコンピュータに実行させる半導体装置の設計方法。
（付記２）
前記ソースを共有していない場合、前記第２の回路の出力を前記１個のトランジスタに接続することを特徴とする付記１記載の半導体装置の設計方法。
（付記３）
前記ソースを共有している場合は、前記２個のトランジスタのゲートと負電源電圧又はグランドと接続することを特徴とする付記１又は２記載の半導体装置の設計方法。
（付記４）
前記ソースを共有している場合であって、かつ、前記第１の回路を経由するパスのタイミングに余裕がある場合は、前記ソースと前記第１の電源との間に接続した前記２個のトランジスタに加えて、タイミング余裕度に応じて、前記複数の第３のトランジスタから更に１以上のトランジスタを直列に接続し、
更に接続した前記１以上のトランジスタのゲートを負電源電圧又はグランドに接続することを特徴とする付記３記載の半導体装置の設計方法。
（付記５）
前記複数の第３のトランジスタは、前記第１の回路の周辺のフィラーセルのトランジスタであることを特徴とする付記１乃至４のいずれか一項記載の半導体装置の設計方法。
（付記６）
第１の電源が供給される第１の回路に含まれ、ゲートが前記第１の電源より電圧値が低い第２の電源が供給される第２の回路の出力に接続される第１のトランジスタを抽出する抽出部と、
前記第１のトランジスタが前記第１のトランジスタと異なる第２のトランジスタとソースを共有しているか否かを識別する識別部と、
前記ソースを共有していない場合、前記ソースと前記第１の電源との間に、予め配置された複数の第３のトランジスタの内の１個のトランジスタを直列に接続する共有無し処理部と、
前記ソースを共有している場合は、前記ソースと前記第１の電源との間に、前記予め配置された複数の第３のトランジスタの内の２個のトランジスタを直列に接続する共有有り処理部と
を有する半導体装置を設計する設計装置。
（付記７）
前記複数の第３のトランジスタは、素子形状を有するフィラーセルのｐＭＯＳトランジスタであることを特徴とする付記６記載の半導体装置を設計する設計装置。
（付記８）
第１の電源が供給される第１の回路に含まれ、ゲートが前記第１の電源より電圧値が低い第２の電源が供給される第２の回路の出力に接続される第１のトランジスタが、前記第１のトランジスタと異なる第２のトランジスタとソースを共有していない場合、前記ソースと前記第１の電源との間に、１個のトランジスタが直列に接続され、かつ、前記１個のトランジスタのゲートが前記第２の回路の出力に接続され、
前記第１のトランジスタが、前記第１のトランジスタと異なる第２のトランジスタと前記ソースを共有している場合、前記ソースと前記第１の電源との間に、２個以上のトランジスタが直列に接続され、かつ、前記２個以上のトランジスタのゲートが負電源電圧又はグランドに接続されている
ことを特徴とする半導体装置。
【符号の説明】
【０１７９】
１１          ＣＰＵ
１２          主記憶装置
１３          補助記憶装置
１４          入力装置
１５          表示装置
１６          出力装置
１７          通信Ｉ／Ｆ
１８          ドライブ
１９          記憶媒体
３１          ＲＴＬデータ
３２          タイミング制約
３２−２      論理合成後タイミング制約
３３          フロアプラン
３４          ネットリスト
３４−２      処理後ネットリスト
３４−４      最適化後ネットリスト
３５          レイアウト情報
３５−２      処理後レイアウト情報
３５−４      最適化後レイアウト情報
３６          電圧設定ファイル
３７          セルＧＤＳデータ
３８          セルタイミング情報
３８−４      最適化後セルタイミング情報
３９          処理結果（セルＧＤＳデータ、タイミング値）
５１          論理合成部
５２          初期配置部
５３          クロックツリー生成部
５４          配線部
５５          フィラーセル挿入部
５６          ＬＳ機能生成部
５７          タイミング解析部
１００        設計装置
【図１】
0006405970.tif 000002
【図２】
0006405970.tif 000003
【図３】
0006405970.tif 000004
【図４】
0006405970.tif 000005
【図５】
0006405970.tif 000006
【図６】
0006405970.tif 000007
【図７】
0006405970.tif 000008
【図８】
0006405970.tif 000009
【図９】
0006405970.tif 000010
【図１０】
0006405970.tif 000011
【図１１】
0006405970.tif 000012
【図１２】
0006405970.tif 000013
【図１３】
0006405970.tif 000014
【図１４】
0006405970.tif 000015
【図１５】
0006405970.tif 000016
【図１６】
0006405970.tif 000017
【図１７】
0006405970.tif 000018
【図１８】
0006405970.tif 000019
【図１９】
0006405970.tif 000020
【図２０】
0006405970.tif 000021
【図２１】
0006405970.tif 000022
【図２２】
0006405970.tif 000023
【図２３】
0006405970.tif 000024