(57)【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素でできた半導体基板と、
前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第
１導電型の半導体層と、
前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、
前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導
電型のベース領域と、
前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不
純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、
前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よ
りも不純物濃度の高い第１導電型のソース領域と、
前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して設けられた、前
記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、
前記コンタクト領域に接するソース電極と、
前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設け
られたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に設けられたゲート電極と、
前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、
前記ウェル領域の表面領域中の一部のシリコン原子が、イオン注入されたリン原子で置換されており、
前記ウェル領域の前記表面領域よりも深い領域中の一部の炭素原子が、イオン注入された窒素原子で置換されていることを特徴とする半導体装置。
【請求項２】
前記ウェル領域の前記表面領域の厚さは、０．１μｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ウェル領域の前記表面領域は窒素原子とリン原子が混合して形成され、窒素とリンの総量に対するリン原子の割合は、２０ａｔ％以上であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
リン原子のイオン注入による前記ウェル領域の不純物濃度は、１×１０16／ｃｍ3以上で、かつ１×１０18／ｃｍ3以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記半導体基板の前記第１主面の結晶学的面指数は、（０００−１）面に対して、平行な面または１０度以内に傾いた面であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記半導体基板の前記第１主面の結晶学的面指数は、（０００１）面に対して、平行な面または１０度以内に傾いた面であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項７】
第１導電型の炭化珪素でできた半導体基板の第１主面上に、前記半導体基板よりも不純物濃度の低い第１導電型の第１の半導体層を設ける工程と、
前記第１の半導体層の表面領域の一部に第２導電型の不純物をイオン注入して第１のイオン注入領域を設ける工程と、
前記第１の半導体層の上に第２導電型の第２の半導体層を設けてベース領域にパターニングする工程と、
前記第２の半導体層の、前記第１の半導体層の表面領域において前記第１のイオン注入領域に挟まれた領域の上の領域に、前記半導体基板よりも不純物濃度が低くなるようにリン原子をイオン注入して第２のイオン注入領域を設けることと、前記第２の半導体層の表面領域において前記第２のイオン注入領域から離れた領域に、前記第２のイオン注入領域よりも不純物濃度が高くなるように第１導電型の不純物をイオン注入して第３のイオン注入領域を設けることと、前記第２の半導体層において、前記第１のイオン注入領域の上の領域で、かつ前記ベース領域及び前記第３のイオン注入領域に接する領域に、前記第２の半導体層よりも不純物濃度が高くなるように第２導電型の不純物をイオン注入して第４のイオン注入領域を設けることと、前記第２の半導体層の、前記第１の半導体層の表面領域において前記第１のイオン注入領域に挟まれた領域上で、かつ前記第２のイオン注入領域よりも深い領域に窒素原子をイオン注入して第５のイオン注入領域を設けることと、を任意の順序で行う工程と、
熱処理を行って、前記第１のイオン注入領域を第２導電型の半導体領域とし、前記第２のイオン注入領域の一部を、イオン注入されたリン原子がシリコン原子と置換することによって、前記第１の半導体層に接する第１導電型のウェル領域とし、前記第３のイオン注入領域を第１導電型のソース領域とし、前記第４のイオン注入領域を、前記ソース領域及び前記ベース領域に接する第２導電型のコンタクト領域とし、前記第５のイオン注入領域を、イオン注入された窒素原子が炭素原子と置換することによって、前記第１の半導体層に接する第１導電型のウェル領域の深い領域とし、前記第２のイオン注入領域を、イオン注入されたリン原子がシリコン原子と置換することによって、前記ウェル領域の深い領域に接し、かつ前記ウェル領域の深い領域よりも浅い第１導電型のウェル領域の表面領域とする工程と、
前記第２の半導体層の、前記ウェル領域と前記ソース領域との間のベース領域上に、ゲート絶縁膜を設ける工程と、
前記ゲート絶縁膜上にゲート電極を設ける工程と、
前記コンタクト領域に接するソース電極を設ける工程と、
前記半導体基板の第２主面上にドレイン電極を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素半導体装置では、イオン注入によって任意の伝導体領域を形成する際に、イオン注入後に高温による活性化熱処理を行うことがある。この活性化熱処理の際に、表面再構成プロセスによって表面の荒れが発生することがある。また、シリコン原子の蒸発によって残留する炭素原子（Ｃ）が、半導体装置の表面構造に悪影響を及ぼすことがある（例えば、非特許文献１参照）。また、窒素原子（Ｎ）をイオン注入してｎ型領域を形成する場合、窒素原子が炭化珪素中の炭素原子と置換することによって、炭化珪素中に炭素原子が多量に残留することがある（例えば、非特許文献２参照）。
【０００３】
従来、表面に炭化物等を堆積して高温の熱処理を行うことによって、表面の荒れを抑える方法が開示されている。炭化物の一例として、例えばフォトレジスト等の有機膜を炭化させたグラファイト膜が挙げられる（例えば、特許文献１参照）。また、表面を酸化させて清浄化することによって、表面構造への悪影響を避ける方法が開示されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２６０２６７号公報
【特許文献２】特開２００８−５３４１８号公報
【非特許文献】
【０００５】
【非特許文献１】松波弘之、外３名、「半導体ＳｉＣ技術と応用（第二版）」、日刊工業新聞社、ｐ．２５０
【非特許文献２】荒井和雄、外１名、「ＳｉＣ素子の基礎と応用」、オーム社、ｐ．９９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の、表面に炭化物等を堆積させて熱処理を行う方法では、例えばＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等の金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体装置に適用した場合、不具合が生じることがある。例えば、フォトレジスト等の有機膜を炭化させて熱処理を行う場合、フォトレジスト内の不純物が炭化珪素の表面で反応したり拡散したりすることによって、酸化膜等の絶縁膜と半導体との界面に不純物順位が多量に生じてしまうことがある。それによって、ゲート絶縁膜の膜質が劣化し、耐圧が低下するという特性の劣化を招くおそれがある、という問題点がある。
【０００７】
また、従来の、表面を酸化させて清浄化する方法では、表面の構造を削ることによって清浄化するため、削ることのできる量に制限があり、十分に清浄化することができないことがある。それによって、上述したような特性の劣化が生じるおそれがある、という問題点がある。
【０００８】
この発明は、上述した従来技術による問題点を解消するため、ゲート絶縁膜の膜質の劣化を抑え、耐圧の低下を回避することができ、それによって、半導体装置の特性が劣化するのを抑えることができる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、前記ウェル領域中の一部のシリコン原子が、イオン注入されたリン原子で置換されていることを特徴とする。
【００１０】
また、前記ウェル領域の表面領域中の一部のシリコン原子が、イオン注入されたリン原子で置換されており、前記ウェル領域の前記表面領域よりも深い領域中の一部の炭素原子が、イオン注入された窒素原子で置換されていることを特徴とする。
【００１１】
また、前記ウェル領域の前記表面領域の厚さは、０．１μｍ以上であることを特徴とする。
【００１２】
また、前記ウェル領域の前記表面領域は窒素原子とリン原子が混合して形成され、窒素とリンの総量に対するリン原子の割合は、２０ａｔ％以上であることを特徴とする。
【００１３】
また、リン原子のイオン注入による前記ウェル領域の不純物濃度は、１×１０16／ｃｍ3以上で、かつ１×１０18／ｃｍ3以下であることを特徴とする。
【００１４】
また、前記半導体基板の前記第１主面の結晶学的面指数は、（０００−１）面に対して、平行な面または１０度以内に傾いた面であることを特徴とする。
【００１５】
また、前記半導体基板の前記第１主面の結晶学的面指数は、（０００１）面に対して、平行な面または１０度以内に傾いた面であることを特徴とする。
【００１６】
また、この発明にかかる半導体装置の製造方法は、第１導電型の炭化珪素でできた半導体基板の第１主面上に、前記半導体基板よりも不純物濃度の低い第１導電型の第１の半導体層を設ける工程と、前記第１の半導体層の表面領域の一部に第２導電型の不純物をイオン注入して第１のイオン注入領域を設ける工程と、前記第１の半導体層の上に第２導電型の第２の半導体層を設けてベース領域にパターニングする工程と、前記第２の半導体層の、前記第１の半導体層の表面領域において前記第１のイオン注入領域に挟まれた領域の上の領域に、前記半導体基板よりも不純物濃度が低くなるようにリン原子をイオン注入して第２のイオン注入領域を設けることと、前記第２の半導体層の表面領域において前記第２のイオン注入領域から離れた領域に、前記第２のイオン注入領域よりも不純物濃度が高くなるように第１導電型の不純物をイオン注入して第３のイオン注入領域を設けることと、前記第２の半導体層において、前記第１のイオン注入領域の上の領域で、かつ前記ベース領域及び前記第３のイオン注入領域に接する領域に、前記第２の半導体層よりも不純物濃度が高くなるように第２導電型の不純物をイオン注入して第４のイオン注入領域を設けることと、を任意の順序で行う工程と、熱処理を行って、前記第１のイオン注入領域を第２導電型の半導体領域とし、前記第２のイオン注入領域の一部を、イオン注入されたリン原子がシリコン原子と置換することによって、前記第１の半導体層に接する第１導電型のウェル領域とし、前記第３のイオン注入領域を第１導電型のソース領域とし、前記第４のイオン注入領域を、前記ソース領域及び前記ベース領域に接する第２導電型のコンタクト領域とする工程と、前記第２の半導体層の、前記ウェル領域と前記ソース領域との間のベース領域上に、ゲート絶縁膜を設ける工程と、前記ゲート絶縁膜上にゲート電極を設ける工程と、前記コンタクト領域に接するソース電極を設ける工程と、前記半導体基板の第２主面上にドレイン電極を設ける工程と、を含むことを特徴とする。
【００１７】
また、前記第２の半導体層をパターニングする工程と前記熱処理を行う工程との間に、前記第２の半導体層の、前記第１の半導体層の表面領域において前記第１のイオン注入領域に挟まれた領域上で、かつ前記第２のイオン注入領域よりも深い領域に窒素原子をイオン注入して第５のイオン注入領域を設ける工程をさらに有し、前記熱処理を行う工程で、前記第５のイオン注入領域を、イオン注入された窒素原子が炭素原子と置換することによって、前記第１の半導体層に接する第１導電型のウェル領域の深い領域とし、前記第２のイオン注入領域を、イオン注入されたリン原子がシリコン原子と置換することによって、前記ウェル領域の深い領域に接し、かつ前記ウェル領域の深い領域よりも浅い第１導電型のウェル領域の表面領域とすることを特徴とする。
【００１８】
この発明によれば、ウェル領域となる領域にイオン注入されたリン原子が、活性化熱処理時に、炭化珪素中の、原子番号の近いシリコン原子と置換するため、酸化膜等の絶縁膜と半導体との界面に、特性劣化の原因となる炭素原子が残留するのを抑制することができる。それによって、ゲート絶縁膜の膜質の劣化を抑え、耐圧の低下を回避することができる。また、リン原子のイオン注入量が減り、活性化熱処理の温度を下げることができるため、熱処理に要する時間とコストを節約することができる。
【発明の効果】
【００１９】
本発明にかかる半導体装置及び半導体装置の製造方法によれば、特性が劣化するのを抑えることができる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法の一例における製造途中の状態を示す断面図である。
【図３】図２の続きの状態を示す断面図である。
【図４】図３の続きの状態を示す断面図である。
【図５】図４の続きの状態を示す断面図である。
【図６】図５の続きの状態を示す断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の実施例と比較例との耐圧特性の一例を示す特性図である。
【図８】本発明の実施の形態１にかかる半導体装置の実施例と比較例とのオン抵抗特性の一例を示す特性図である。
【図９】本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。
【図１０】本発明の実施の形態２にかかる半導体装置の製造方法の一例における製造途中の状態を示す断面図である。
【図１１】本発明の実施の形態２にかかる半導体装置におけるリン原子及び窒素原子のイオン注入の濃度分布の一例を示す特性図である。
【図１２】本発明の実施の形態２にかかる半導体装置における耐圧特性及びオン抵抗特性の一例を示す特性図である。
【図１３】本発明の実施の形態２にかかる半導体装置における耐圧特性及びオン抵抗特性の一例を示す特性図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照して、この発明にかかる半導体装置及び半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。また、ｐに付す−−は、−が付されたｐ型の層や領域よりも不純物濃度が低いことを意味する。また、本明細書では、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数を表している。
【００２２】
ここでは、半導体装置が例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である場合を例にして説明するが、本発明にかかる半導体装置の耐圧は１２００Ｖクラスに限らない。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２３】
（実施の形態１）
・実施の形態１にかかる半導体装置の一例
図１は、本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置１００は、活性領域１０１及び耐圧構造部１０２を有する。耐圧構造部１０２は、活性領域１０１を囲むように配置されていてもよい。半導体装置１００は、炭化珪素（ＳｉＣ）でできたｎ+半導体基板１及びｎ半導体層２を備えている。
【００２４】
ｎ+半導体基板１は、例えば炭化珪素に窒素原子が、２×１０18／ｃｍ3程度の不純物濃度でドーピングされた炭化珪素単結晶基板であってもよい。ｎ+半導体基板１は、例えばドレイン領域となる。ｎ+半導体基板１の第１主面は、例えば（０００−１）面であってもよい。ｎ+半導体基板１の第１主面は、例えば（０００−１）面に対して、平行な面であってもよいし、あるいは１０度以内の角度で傾いた面であってもよい。ｎ+半導体基板１の第１主面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。本実施の形態の説明において、ｎ+半導体基板１のおもて面は第１主面であり、裏面は第２主面であるとする。
【００２５】
ｎ半導体層２は、ｎ+半導体基板１の第１主面上に設けられている。ｎ半導体層２の不純物濃度は、ｎ+半導体基板１よりも低い。ｎ半導体層２は、例えば炭化珪素に窒素原子が１×１０16／ｃｍ3程度の不純物濃度でドーピングされた半導体層であってもよい。ｎ半導体層２は、例えばｎ型のドリフト層となる。ｎ半導体層２の厚さは、例えば１０μｍ程度であってもよい。ｎ半導体層２は、エピタキシャル成長法によってｎ+半導体基板１の上に積層されてもよい。
【００２６】
活性領域１０１の構造について説明する。活性領域１０１において、ｎ+半導体基板１の第１主面側には、半導体装置１００のＭＯＳ構造、すなわち素子構造が形成されている。なお、図１に示す例では、活性領域１０１にＭＯＳ構造が１つだけ示されているが、複数のＭＯＳ構造が並列に設けられていてもよい。
【００２７】
半導体装置１００は、ＭＯＳ構造として、例えばｐ+半導体領域３、ｐベース領域４、ｎ+ソース領域６、ｐ+コンタクト領域７、ソース電極１３、ゲート絶縁膜９及びゲート電極１０を備えている。活性領域１０１において、ｎ+半導体基板１の第２主面側には、例えばドレイン電極１２となる裏面電極、及びドレイン電極パッド１６となる裏面電極パッドが設けられている。
【００２８】
ｐ+半導体領域３は、ｎ半導体層２の表面領域の一部に設けられている。ｐ+半導体領域３は、例えばｎ半導体層２の表面領域の別の一部を挟むように設けられていてもよい。ｐ+半導体領域３は、例えば炭化珪素にアルミニウム原子（Ａｌ）が３×１０18／ｃｍ3程度の不純物濃度でドーピングされた半導体領域であってもよい。ｐ+半導体領域３の幅は、例えば１３μｍ程度であってもよい。ｐ+半導体領域３の深さは、例えば０．５μｍ程度であってもよい。隣り合うｐ+半導体領域３とｐ+半導体領域３との間の領域は、ｎ半導体層２の領域である。隣り合うｐ+半導体領域３とｐ+半導体領域３との間の距離は、例えば２μｍ程度であってもよい。
【００２９】
ｐベース領域４は、ｐ+半導体領域３の表面上に設けられている。ｐベース領域４の不純物濃度は、ｐ+半導体領域３よりも低い。ｐベース領域４は、例えば炭化珪素にアルミニウム原子が８×１０15／ｃｍ3程度の不純物濃度でドーピングされた半導体領域であってもよい。ｐベース領域４の厚さは、例えば０．５μｍ程度であってもよい。ｐベース領域４は、エピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層をパターニングすることによって形成されてもよい。
【００３０】
ｎウェル領域８は、ｎ半導体層２の、隣り合うｐ+半導体領域３とｐ+半導体領域３との間の領域の表面上に、設けられている。ｎウェル領域８は、ｐベース領域４に接して設けられている。ｎウェル領域８の不純物濃度は、ｎ+半導体基板１よりも低い。ｎウェル領域８の不純物濃度は、例えば１×１０16／ｃｍ3以上で、かつ１×１０18／ｃｍ3以下であってもよい。ｎウェル領域８の不純物濃度は、例えば２×１０16／ｃｍ3程度であってもよい。ｎウェル領域８は、好ましくは、例えば炭化珪素にドーパントとしてリン原子（Ｐ）がドーピングされたことによって、上述した不純物濃度を有する半導体領域であってもよい。ｎウェル領域８中の一部のシリコン原子（Ｓｉ）は、イオン注入されたリン原子で置換されている。ｎウェル領域８は、例えばｎ半導体層２とともにｎ型のドリフト領域となる。ｎウェル領域８は、例えば上述したようにエピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層の一部の導電型を、リン原子のイオン注入及び熱処理によって反転させた領域であってもよい。ｎウェル領域８の深さは、例えば０．６μｍ程度であってもよい。ｎウェル領域８の幅は、例えば２μｍ程度であってもよい。
【００３１】
ｎ+ソース領域６は、ｐ+半導体領域３の上のｐベース領域４の表面領域に設けられている。ｎ+ソース領域６は、ｎウェル領域８から離れて設けられている。ｎ+ソース領域６の不純物濃度は、ｎウェル領域８よりも高い。
【００３２】
ｐ+コンタクト領域７は、ｐベース領域４を挟んでｎウェル領域８の反対側、すなわちｎウェル領域８から離れて耐圧構造部１０２側に設けられている。ｐ+コンタクト領域７は、ｎ+ソース領域６に接する。ｐ+コンタクト領域７は、例えば上述したようにｎ半導体層２の上のｐベース領域４となるｐ半導体層を貫通して、ｐ+半導体領域３に接する。ｐ+コンタクト領域７の不純物濃度は、ｐベース領域４よりも高い。
【００３３】
ゲート絶縁膜９は、ｐベース領域４の、ｎウェル領域８とｎ+ソース領域６とに挟まれた領域の表面上に設けられている。ゲート絶縁膜９は、例えばｎウェル領域８を挟んで隣り合う一方のｐベース領域４の表面上から、ｎウェル領域８の表面上を経て、他方のｐベース領域４の表面上まで伸びていてもよい。ゲート絶縁膜９は、例えば耐圧構造部１０２まで伸びていてもよい。ゲート絶縁膜９は、例えば酸化膜であってもよい。ゲート絶縁膜９の厚さは、例えば１００ｎｍ程度であってもよい。
【００３４】
ゲート電極１０は、ゲート絶縁膜９の表面上に設けられている。ゲート電極１０は、例えばｎウェル領域８を挟んで隣り合う一方のｐベース領域４の上から、ｎウェル領域８の上を経て、他方のｐベース領域４の上まで伸びていてもよい。ゲート電極１０は、導電性の材料でできていてもよい。ゲート電極１０は、例えばリン原子がドーピングされた多結晶シリコンでできていてもよい。ゲート電極１０は、例えば図１には現れていない領域においてゲートパッドに電気的に接続されていてもよい。
【００３５】
ゲート電極１０は、例えば層間絶縁膜１１によって覆われていてもよい。層間絶縁膜１１は、例えば耐圧構造部１０２まで伸びていてもよい。層間絶縁膜１１は、例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）でできていてもよい。層間絶縁膜１１の厚さは、例えば１μｍ程度であってもよい。
【００３６】
ソース電極１３は、例えば活性領域１０１及び耐圧構造部１０２に設けられた層間絶縁膜１１、並びに活性領域１０１及び耐圧構造部１０２に設けられたゲート絶縁膜９を貫通するコンタクトホール内に設けられている。ソース電極１３は、ｎ+ソース領域６及びｐ+コンタクト領域７に接する。ソース電極１３は、ｎ+ソース領域６及びｐ+コンタクト領域７に電気的に接続されている。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０から絶縁されている。
【００３７】
半導体装置１００は、ソース電極パッド１４を有していてもよい。ソース電極パッド１４は、ソース電極１３及び活性部１０１における層間絶縁膜１１を覆うように設けられている。ソース電極パッド１４は、ソース電極１３に接する。ソース電極パッド１４は、ソース電極１３に電気的に接続されている。ソース電極パッド１４の、層間絶縁膜１１の上の部分の厚さは、例えば５μｍであってもよい。ソース電極パッド１４は、例えば１ｗｔ％程度の割合でシリコンを含むアルミニウム（Ａｌ−Ｓｉ）でできていてもよい。
【００３８】
ドレイン電極１２は、ｎ+半導体基板１の第２主面上に設けられている。ドレイン電極１２は、導電性の膜、例えば金属膜でできていてもよい。ドレイン電極１２は、例えばニッケル（Ｎｉ）でできていてもよい。ドレイン電極１２は、ｎ+半導体基板１にオーミック接合している。
【００３９】
ドレイン電極パッド１６は、ドレイン電極１２の表面上に設けられている。ドレイン電極パッド１６は、導電性の膜、例えば金属膜でできていてもよい。ドレイン電極パッド１６は、例えばチタン（Ｔｉ）、ニッケル及び金（Ａｕ）がドレイン電極１２側から順に積層されてできていてもよい。ドレイン電極パッド１６は、ドレイン電極１２に電気的に接続されている。
【００４０】
耐圧構造部１０２の構造について説明する。半導体装置１００は、耐圧構造部１０２において、ｐ-半導体領域５ａ、ｐ--半導体領域５ｂ及び保護膜１５を有していてもよい。
【００４１】
ｐ-半導体領域５ａは、耐圧構造部１０２において、ｎ半導体層２の表面領域の一部に設けられている。ｐ-半導体領域５ａは、例えばｐ+半導体領域３に接する。ｐ-半導体領域５ａは、ｐ+半導体領域３を囲むように設けられていてもよい。ｐ-半導体領域５ａは、例えば炭化珪素にアルミニウム原子がドーピングされた半導体領域であってもよい。ｐ-半導体領域５ａの不純物濃度は、ｐ+半導体領域３の不純物濃度よりも低い。
【００４２】
ｐ--半導体領域５ｂは、耐圧構造部１０２において、ｎ半導体層２の表面領域の一部に設けられている。ｐ--半導体領域５ｂは、例えばｐ-半導体領域５ａに接する。ｐ--半導体領域５ｂは、ｐ-半導体領域５ａを囲むように設けられていてもよい。ｐ--半導体領域５ｂは、例えば炭化珪素にアルミニウム原子がドーピングされた半導体領域であってもよい。ｐ--半導体領域５ｂの不純物濃度は、ｐ-半導体領域５ａの不純物濃度よりも低い。
【００４３】
このように、半導体装置１００は、第一のｐ-型領域５ａおよび第二のｐ--型領域５ｂによって、不純物濃度の異なる２つのｐ型領域が接するように並列されたダブルゾーンＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を有していてもよい。なお、ダブルゾーンＪＴＥ構造に限らず、半導体装置１００は、不純物濃度の異なる３つ以上のｐ型領域が接するように並列されたマルチゾーンＪＴＥ構造を有していてもよい。また、半導体装置１００は、例えばフィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）構造のように、複数のｐ型領域が所定間隔で配置された終端構造を有していてもよい。
【００４４】
保護膜１５は、ソース電極パッド１４の、耐圧構造部１０２側の端部を覆うように設けられていてもよい。保護膜１５は、パッシベーション膜となる。保護膜１５は、放電防止の機能を有する。保護膜１５は、例えばポリイミドでできていてもよい。
【００４５】
・実施の形態１にかかる半導体装置の製造方法の一例
図２は、本発明の実施の形態１にかかる半導体装置の製造方法の一例における製造途中の状態を示す断面図である。図３は、図２の続きの状態を示す断面図である。図４は、図３の続きの状態を示す断面図である。図５は、図４の続きの状態を示す断面図である。図６は、図５の続きの状態を示す断面図である。
【００４６】
まず、図２に示すように、ｎ型の炭化珪素でできたｎ+半導体基板１を用意する。そして、このｎ+半導体基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１の半導体層を、例えば１０μｍ程度の厚さまでエピタキシャル成長させる。この第１の半導体層は、ｎ半導体層２となる。ここまでの状態が図２に示されている。
【００４７】
次いで、図３に示すように、ｎ半導体層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図３に破線で示すように、ｎ半導体層２の表面領域の一部に、例えば幅１３μｍ程度で深さ０．５μｍ程度の第１のイオン注入領域２１が、例えば隣り合う第１のイオン注入領域２１と第１のイオン注入領域２１との間の距離が２μｍ程度となるように、設けられる。この第１のイオン注入領域２１は、例えば後述する熱処理を経ることによって、ｐ+半導体領域３となる。第１のイオン注入領域２１を設けるためのイオン注入時のドーズ量を、例えばｐ+半導体領域３の不純物濃度が３×１０18／ｃｍ3程度となるように設定してもよい。
【００４８】
次いで、第１のイオン注入領域２１を設けるためのイオン注入時に用いたマスクを除去する。そして、ｎ半導体層２の表面上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながら炭化珪素でできた第２の半導体層２２を、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２の半導体層２２は、例えば後述するフォトリソグラフィ技術及びエッチング処理を経ることによって、ｐベース領域４となる。第２の半導体層２２を設けるためのエピタキシャル成長の条件を、例えばｐベース領域４の不純物濃度が８×１０15／ｃｍ3程度となるように設定してもよい。ここまでの状態が図３に示されている。
【００４９】
次いで、図４に示すように、第２の半導体層２２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを形成する。そして、エッチング処理を行って第２の半導体層２２をパターニングすることによって、ｐベース領域４を形成するとともに、耐圧構造部１０２となる領域において、第２の半導体層２２を例えば０．７μｍ程度の深さで除去して、ｎ半導体層２を露出させる。続いて、第２の半導体層２２をパターニングするためのエッチング処理時に用いたマスクを除去する。
【００５０】
次いで、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図４に破線で示すように、耐圧構造部１０２となる領域において、ｎ半導体層２の表面領域の一部に第６のイオン注入領域２３が、例えば第１のイオン注入領域２１に接するように設けられる。この第６のイオン注入領域２３は、例えば後述する熱処理を経ることによって、例えば上述したダブルゾーンＪＴＥ構造におけるｐ-半導体領域５ａとなる。第６のイオン注入領域２３を設けるためのイオン注入時のドーズ量を、例えば２×１０13／ｃｍ2程度に設定してもよい。続いて、第６のイオン注入領域２３を設けるためのイオン注入時に用いたマスクを除去する。
【００５１】
次いで、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図４に破線で示すように、耐圧構造部１０２となる領域において、ｎ半導体層２の表面領域の一部に第７のイオン注入領域２４が、例えば第６のイオン注入領域２３に接するように設けられる。この第７のイオン注入領域２４は、例えば後述する熱処理を経ることによって、例えば上述したダブルゾーンＪＴＥ構造におけるｐ--半導体領域５ｂとなる。第７のイオン注入領域２４を設けるためのイオン注入時のドーズ量を、例えば１×１０13／ｃｍ2程度に設定してもよい。続いて、第７のイオン注入領域２４を設けるためのイオン注入時に用いたマスクを除去する。ここまでの状態が図４に示されている。
【００５２】
次いで、図５に示すように、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、イオン注入法によってｎ型の不純物、例えばリン原子をイオン注入する。それによって、図５に破線で示すように、第２の半導体層２２において、隣り合う第１のイオン注入領域２１と第１のイオン注入領域２１とに挟まれたｎ半導体層２の領域の上の領域に、例えば幅２μｍ程度の第２のイオン注入領域２５が設けられる。この第２のイオン注入領域２５は、例えば後述する熱処理を経ることによって、例えばｎウェル領域８となる。第２のイオン注入領域２５を設けるためのイオン注入時のドーズ量を、不純物濃度が例えば２×１０16／ｃｍ3程度で形成される条件で設定してもよい。続いて、第２のイオン注入領域２５を設けるためのイオン注入時に用いたマスクを除去する。
【００５３】
次いで、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｎ型の不純物、例えばリンをイオン注入する。それによって、図５に破線で示すように、第２の半導体層２２の表面領域において第２のイオン注入領域２５から離れた領域に、第３のイオン注入領域２６が設けられる。この第３のイオン注入領域２６は、例えば後述する熱処理を経ることによって、例えばｎ+ソース領域６となる。第３のイオン注入領域２６を設けるためのイオン注入時のドーズ量を、第２のイオン注入領域２５よりも不純物濃度が高くなるように設定してもよい。続いて、第３のイオン注入領域２６を設けるためのイオン注入時に用いたマスクを除去する。
【００５４】
次いで、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミをイオン注入する。それによって、図５に破線で示すように、第２の半導体層２２において、第１のイオン注入領域２１の上の領域で、かつｐベース領域４及び第３のイオン注入領域２６に接する領域に、第４のイオン注入領域２７が設けられる。この第４のイオン注入領域２７は、例えば後述する熱処理を経ることによって、例えばｐ+コンタクト領域７となる。第４のイオン注入領域２７を設けるためのイオン注入時のドーズ量を、ｐベース領域４よりも不純物濃度が高くなるように設定してもよい。続いて、第４のイオン注入領域２７を設けるためのイオン注入時に用いたマスクを除去する。
【００５５】
なお、第６のイオン注入領域２３、第７のイオン注入領域２４、第２のイオン注入領域２５、第３のイオン注入領域２６及び第４のイオン注入領域２７をそれぞれ設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。ここまでの状態が図５に示されている。
【００５６】
次いで、図６に示すように、熱処理（アニール）を行って、例えば第１のイオン注入領域２１、第２のイオン注入領域２５、第３のイオン注入領域２６、第４のイオン注入領域２７、第６のイオン注入領域２３及び第７のイオン注入領域２４を活性化させる。それによって、第１のイオン注入領域２１は、ｐ+半導体領域３となる。第２のイオン注入領域２５は、イオン注入されたリン原子がシリコン原子と置換して導電型が反転することによって、ｎウェル領域８となる。第３のイオン注入領域２６は、ｎ+ソース領域６となる。第４のイオン注入領域２７は、ｐ+コンタクト領域７となる。第６のイオン注入領域２３は、ｐ-半導体領域５ａとなる。第７のイオン注入領域２４は、ｐ--半導体領域５ｂとなる。熱処理の温度は、例えば１６２０℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００５７】
次いで、ｐベース領域４、ｎ+ソース領域６、ｐ+コンタクト領域７、ｎウェル領域８、ｐ-半導体領域５ａ及びｐ--半導体領域５ｂが設けられた側の面を熱酸化して、例えばこの面全体に、例えば厚さ１００ｎｍ程度のゲート絶縁膜９を設ける。この熱酸化処理は、例えば酸素雰囲気中において例えば１０００℃程度の温度で熱処理を行うことによって実現されてもよい。
【００５８】
次いで、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層をパターニングして、ｐベース領域４の、ｎ+ソース領域６とｎウェル領域８とに挟まれた領域上のゲート絶縁膜９の上に残すことによって、ゲート電極１０を設ける。
【００５９】
次いで、ゲート絶縁膜９及びゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を設ける。層間絶縁膜１１及びゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+ソース領域６及びｐ+コンタクト領域７を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
【００６０】
次いで、コンタクトホール内及び層間絶縁膜１１の上にソース電極１３となる導電性の膜を設ける。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。
【００６１】
次いで、ｎ+半導体基板１の第２主面上に、例えばニッケルの膜でできたドレイン電極１２を設ける。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+半導体基板１とドレイン電極１２とをオーミック接合する。ここまでの状態が図６に示されている。
【００６２】
次いで、図１に示すように、例えばスパッタ法によって、ソース電極１３及び層間絶縁膜１１を覆うように、例えば１ｗｔ％程度の割合でシリコンを含むアルミニウム（Ａｌ−Ｓｉ）の膜を、層間絶縁膜１１の上の部分の厚さが例えば５μｍ程度になるように、設ける。その後、Ａｌ−Ｓｉの膜を選択的に除去して、ソース電極１３及び活性領域１０１における層間絶縁膜１１を覆うように残すことによって、ソース電極パッド１４を形成する。
【００６３】
次いで、耐圧構造部１０２と活性部１０１のソース電極パッド１４の、耐圧構造部１０２側の端部を覆うように、例えばポリイミドでできた保護膜１５を設ける。
【００６４】
次いで、ドレイン電極１２の表面に、例えばチタン、ニッケル及び金を順に積層することによって、ドレイン電極パッド１６を設ける。以上のようにして、図１に示す半導体装置１００が完成する。
【００６５】
・実施例１
ｎウェル領域８をリン原子のイオン注入によって形成した半導体装置１００を実施例１とする。半導体装置１００において、ｎウェル領域８を窒素原子のイオン注入によって形成した半導体装置を比較例１とする。
【００６６】
実施例１と比較例１とについて、耐圧特性を検証した結果について説明する。図７は、本発明の実施の形態１にかかる半導体装置の実施例と比較例との耐圧特性の一例を示す特性図である。図７において、縦軸は耐圧（単位：Ｖ）であり、横軸はｎウェル領域８の不純物濃度（単位：ｃｍ-3）である。図７に示すように、検証の結果、ｎウェル領域８の不純物濃度が１×１０16／ｃｍ3〜１×１０18／ｃｍ3の範囲において、実施例１の方が比較例１よりも、耐圧特性が改善されることを確認することができた。
【００６７】
実施例１と比較例１とについて、オン抵抗特性を検証した結果について説明する。図８は、本発明の実施の形態１にかかる半導体装置の実施例と比較例とのオン抵抗特性の一例を示す特性図である。図８において、縦軸はオン抵抗（単位：Ωｃｍ2）であり、横軸はｎウェル領域８の不純物濃度（単位：ｃｍ-3）である。図８に示すように、検証の結果、例えばｎウェル領域８の不純物濃度が１×１０16／ｃｍ3〜１×１０18／ｃｍ3の範囲において、実施例１と比較例１とで、オン抵抗特性に差がないことを確認することができた。
【００６８】
以上の検証結果より、ｎウェル領域８をリン原子のイオン注入によって形成することによって、ｎウェル領域８を窒素原子のイオン注入によって形成する場合と比べて、同等のオン抵抗で耐圧特性を改善することができることがわかった。
【００６９】
実施の形態１によれば、ｎウェル領域８となる第２のイオン注入領域２５にイオン注入されたリン原子が、活性化熱処理時に、炭化珪素中の、原子番号の近いシリコン原子と置換するため、ゲート絶縁膜９とｎウェル領域８との界面に、特性劣化の原因となる炭素原子が残留するのを抑制することができる。それによって、ゲート絶縁膜９の膜質が劣化するのを抑制することができるため、耐圧が低下するのを回避することができる。従って、半導体装置１００の特性が劣化するのを抑えることができる。
【００７０】
（実施の形態２）
・実施の形態２にかかる半導体装置の一例
図９は、本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。図９に示すように、実施の形態２にかかる半導体装置２００は、ｎウェル領域８に表面領域８ａと深い領域８ｂとを有するものである。
【００７１】
ｎウェル領域８の表面領域８ａは、ｎウェル領域８の浅い部分に設けられている。ｎウェル領域８の表面領域８ａの厚さは、例えば０．０３μｍ〜０．２５μｍ程度であってもよい。ｎウェル領域８の表面領域８ａの厚さは、例えば０．１μｍ以上であってもよい。ｎウェル領域８の表面領域８ａの厚さは、例えば０．２５μｍ程度であってもよい。ｎウェル領域８の表面領域８ａの不純物濃度は、実施の形態１のｎウェル領域８と同様に、例えば１×１０16／ｃｍ3以上で、かつ１×１０18／ｃｍ3以下であってもよい。ｎウェル領域８の表面領域８ａの不純物濃度は、例えば２×１０16／ｃｍ3程度であってもよい。ｎウェル領域８の表面領域８ａでは、例えば炭化珪素中の一部のシリコン原子が、イオン注入されたリン原子で置換されている。ｎウェル領域８の表面領域８ａは窒素原子とリン原子が混合して形成され、窒素とリンの総量に対するリン原子の割合は、例えば２０ａｔ％以上であってもよい。
【００７２】
ｎウェル領域８の深い領域８ｂは、ｎウェル領域８の表面領域８ａよりも深い部分に設けられている。ｎウェル領域８の深い領域８ｂの厚さは、例えば０．４μｍ（ｎウェル領域８の表面領域８ａの厚さが０．２５μｍの場合）〜０．６２μｍ（ｎウェル領域８の表面領域８ａの厚さが０．０３μｍの場合）程度であってもよい。ｎウェル領域８の深い領域８ｂの厚さは、例えば０．４μｍ程度であってもよい。ｎウェル領域８の深い領域８ｂの不純物濃度は、実施の形態１のｎウェル領域８と同様に、例えば１×１０16／ｃｍ3以上で、かつ１×１０18／ｃｍ3以下であってもよい。ｎウェル領域８の深い領域８ｂの不純物濃度は、例えば２×１０16／ｃｍ3程度であってもよい。ｎウェル領域８の深い領域８ｂでは、例えば炭化珪素中の一部の炭素原子が、イオン注入された窒素原子で置換されている。
【００７３】
実施の形態２にかかる半導体装置２００のその他の構成については、実施の形態１にかかる半導体装置１００の構成と同様であるため、重複する説明を省略する。
【００７４】
・実施の形態２にかかる半導体装置の製造方法の一例
図１０は、本発明の実施の形態２にかかる半導体装置の製造方法の一例における製造途中の状態を示す断面図である。図１０に示すように、第２の半導体層２２をパターニングした後、例えば第２〜第４、第６及び第７の各イオン注入領域２３〜２７の活性化熱処理を行う前に、第２のイオン注入領域２５よりも深い領域に例えば窒素原子をイオン注入する。それによって、図１０に破線で示すように、第２のイオン注入領域２５よりも深い部分に第５のイオン注入領域２８が設けられる。この場合、第２のイオン注入領域２５は、例えば活性化熱処理の際に、イオン注入されたリン原子がシリコン原子と置換することによって、例えばｎウェル領域８の表面領域８ａとなる。第５のイオン注入領域２８は、例えば活性化熱処理の際に、イオン注入された窒素原子が炭素原子と置換することによって、例えばｎウェル領域８の深い領域８ｂとなる。第２のイオン注入領域２５を設けるためのイオン注入と、第５のイオン注入領域２８を設けるためのイオン注入とを相前後して行ってもよい。そうすれば、同一のマスクを用いてドーパントを変えるだけで第２のイオン注入領域２５と第５のイオン注入領域２８とを設けることができる。
【００７５】
第２のイオン注入領域２５を設けるためのイオン注入時のドーズ量を、例えば、リンを４０ｋｅＶで４×１０10ｃｍ-2、７０ｋｅＶで４×１０10ｃｍ-2、１００ｋｅＶで８×１０10ｃｍ-2、１５０ｋｅＶで８×１０10ｃｍ-2、２００ｋｅＶで８×１０10ｃｍ-2、２５０ｋｅＶで１×１０11ｃｍ-2の条件に設定してもよい。以上の条件でｎウェル領域８の表面領域８ａにおいて、不純物濃度が例えば２×１０16／ｃｍ3程度であり、深さが例えば０．２５μｍ程度であるボックスプロファイルを形成することができる。
【００７６】
第５のイオン注入領域２８を設けるためのイオン注入時のドーズ量を、例えば、窒素を１８０ｋｅＶで１．３×１０11ｃｍ-2、２４０ｋｅＶで１．４×１０11ｃｍ-2、３００ｋｅＶで１．４×１０11ｃｍ-2、３６０ｋｅＶで１．６×１０11ｃｍ-2、４６０ｋｅＶで２．８×１０11ｃｍ-2の条件に設定してもよい。以上の条件でｎウェル領域８の深い領域８ｂにおいて、不純物濃度が例えば２×１０16／ｃｍ3程度であり、深さが例えば０．４μｍ程度であるボックスプロファイルを形成することができる。
【００７７】
実施の形態２にかかる半導体装置２００のその他の製造方法については、実施の形態１にかかる半導体装置１００の製造方法と同様であるため、重複する説明を省略する。
【００７８】
図１１は、本発明の実施の形態２にかかる半導体装置におけるリン原子及び窒素原子のイオン注入の濃度分布の一例を示す特性図である。図１１には、上述した第２のイオン注入領域２５を設けるためのイオン注入時のドーズ量と、上述した第５のイオン注入領域２８を設けるためのイオン注入時のドーズ量とを組み合わせた場合の、不純物濃度が示されている。図１１において、縦軸は不純物濃度（単位：ｃｍ-3）であり、横軸は深さ（単位：Å）である。「Ｐ」のプロットはリン原子の不純物濃度であり、「Ｎ」のプロットは窒素原子の不純物濃度であり、「混相」のプロットはリン原子と窒素原子とを合わせた不純物濃度である。図１１に示すように、上述した第２のイオン注入領域２５を設けるためのドーズ量と、上述した第５のイオン注入領域２８を設けるためのドーズ量とを組み合わせることによって、不純濃度が２×１０16ｃｍ-3程度であるボックスプロファイルが得られる。
【００７９】
・実施例２
ｎウェル領域８の表面領域８ａをリン原子のイオン注入によって形成し、ｎウェル領域８の深い領域８ｂを窒素原子のイオン注入によって形成した半導体装置２００を実施例２とする。
【００８０】
実施例２について、ｎウェル領域８の表面領域８ａの深さに対する耐圧特性及びオン抵抗特性を検証した結果について説明する。図１２は、本発明の実施の形態２にかかる半導体装置における耐圧特性及びオン抵抗特性の一例を示す特性図である。図１２において、縦軸は耐圧（単位：Ｖ）またはオン抵抗（単位：Ωｃｍ2）であり、横軸はｎウェル領域８の表面領域８ａの深さ（単位：μｍ）である。図１２に示すように、検証の結果、ｎウェル領域８の表面領域８ａの厚さが０．１μｍ〜０．５μｍの範囲において、ｎウェル領域８の表面領域８ａの厚さが０．１μｍ未満である場合と比べて、オン抵抗を上げることなく、耐圧特性が改善されることを確認することができた。
【００８１】
ところで、イオン注入法によってｎウェル領域８の表面領域８ａ及びｎウェル領域８の深い領域８ｂを形成すると、各領域８ａ，８ｂの構成原子が両領域８ａ，８ｂの境界領域で互いに混じり合うことがある。それによって、例えば窒素原子がｎウェル領域８の表面領域８ａの浅い領域に存在することがあり、そのような窒素原子が半導体装置の特性に影響を及ぼすことが考えられる。そこで、実施例２について、ｎウェル領域８の表面領域８ａの浅い領域に存在する窒素原子の量が半導体装置の特性に及ぼす影響を調べるために、ｎウェル領域８の表面領域８ａにおけるリン原子の濃度を変えて耐圧特性及びオン抵抗特性を検証した。
【００８２】
実施例２について、ｎウェル領域８の表面領域８ａにおけるリン原子の濃度に対する耐圧特性及びオン抵抗特性を検証した結果について説明する。図１３は、本発明の実施の形態２にかかる半導体装置における耐圧特性及びオン抵抗特性の一例を示す特性図である。図１３において、縦軸は耐圧（単位：Ｖ）またはオン抵抗（単位：Ωｃｍ2）であり、横軸はリン原子の濃度である。「０．２μｍ耐圧」のプロットは、ｎウェル領域８の表面領域８ａの厚さが０．２μｍである場合の耐圧である。「０．５μｍ耐圧」のプロットは、ｎウェル領域８の表面領域８ａの厚さが０．５μｍである場合の耐圧である。「０．２μｍオン抵抗」のプロットは、ｎウェル領域８の表面領域８ａの厚さが０．２μｍである場合のオン抵抗である。「０．５μｍオン抵抗」のプロットは、ｎウェル領域８の表面領域８ａの厚さが０．５μｍである場合のオン抵抗である。図１３に示すように、検証の結果、ｎウェル領域８の表面領域８ａにおけるリン原子の濃度が２０ａｔ％以上である場合に、ｎウェル領域８の表面領域８ａにおけるリン原子の濃度が２０ａｔ％未満である場合と比べて、オン抵抗を上げることなく、耐圧特性が改善されることを確認することができた。
【００８３】
実施の形態２によれば、実施の形態１と同様に、ゲート絶縁膜９とｎウェル領域８の表面領域８ａとの界面に、特性劣化の原因となる炭素原子が残留するのを抑制することができるため、ゲート絶縁膜９の膜質が劣化するのを抑制し、耐圧が低下するのを回避することができる。従って、半導体装置２００の特性が劣化するのを抑えることができる。また、実施の形態２によれば、ｎウェル領域８の深い領域８ｂを窒素原子のイオン注入によって形成するため、ｎウェル領域８におけるリン原子のイオン注入量が減る。イオン注入されたリン原子をイオン化するためには高温で活性化熱処理を行う必要があるが、リン原子のイオン注入量が減ることによって、活性化熱処理の温度を下げることができる。従って、活性化熱処理に要する時間とコストを節約することができる。
【００８４】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、ｎ+半導体基板１の第１主面の面方位などは、種々、変更可能である。例えば、ｎ+半導体基板１の第１主面を、（０００１）面に平行な面、または（０００１）面に対して１０度以内の角度で傾いた面、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００１）面としてもよい。この第１主面上に例えばショットキーバリアダイオードなどの半導体装置を形成してもよい。例えば、各実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００８５】
以上のように、本発明にかかる半導体装置及び半導体装置の製造方法は、例えば高耐圧半導体装置に有用であり、特に、例えば電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に適している。
【符号の説明】
【００８６】
１  ｎ+半導体基板
２  ｎ半導体層（第１の半導体層）
３  ｐ+半導体領域
４  ｐベース領域
６  ｎ+ソース領域
７  ｐ+コンタクト領域
８  ｎウェル領域
８ａ  ｎウェル領域の表面領域
８ｂ  ｎウェル領域の深い領域
９  ゲート絶縁膜
１０  ゲート電極
１２  ドレイン電極
１３  ソース電極
２１  第１のイオン注入領域
２２  第２の半導体層
２５  第２のイオン注入領域
２６  第３のイオン注入領域
２７  第４のイオン注入領域
２８  第５のイオン注入領域
１００，２００  半導体装置
【図１】
0006277902.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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