(57)【特許請求の範囲】
【請求項１】
デジタルデータの値に応じたデューティ比の変調信号を出力する変調回路と、
制御信号が入力されないときは第１の時定数とし、前記制御信号が入力されたときは前記第１の時定数よりも小さい第２の時定数とする時定数切替機能を有し、前記変調信号を平滑化してアナログ信号を出力するローパスフィルタと、
前記デジタルデータの変化を検出したときに一定時間、前記制御信号を出力する変化検出回路とを備え、
前記変化検出回路は、
前記デジタルデータを１サンプリング周期分だけ遅延させる遅延回路と、
前記デジタルデータから前記遅延回路の出力データを減算する減算回路と、
前記減算回路の出力データの絶対値を求める絶対値回路と、
しきい値を設定可能なレジスタと、
前記絶対値回路の出力値が前記レジスタに設定されたしきい値を超えたときに前記制御信号を一定時間出力し、前記絶対値回路の出力値が前記しきい値以下のときに前記制御信号を出力しないコンパレータとから構成され、
前記変調回路と前記ローパスフィルタの少なくとも一部と前記変化検出回路とは、集積回路の内部に設けられ、
前記一定時間は、前記ローパスフィルタの時定数が前記第２の時定数の状態で、前記デジタルデータに応じて変化する前記アナログ信号が最終値の６３．２％まで変化する時間に設定されていることを特徴とするＤ／Ａ変換回路。
【請求項２】
請求項１記載のＤ／Ａ変換回路において、
前記ローパスフィルタは、
前記変調回路の出力端子とＤ／Ａ変換回路の出力端子との間に直列に挿入された第１、第２の抵抗と、
前記制御信号が入力されたときに前記第２の抵抗を短絡するスイッチと、
前記集積回路の外部素子としてＤ／Ａ変換回路の出力端子と接地との間に設けられるコンデンサとから構成されることを特徴とするＤ／Ａ変換回路。
【請求項３】
請求項１記載のＤ／Ａ変換回路において、
さらに、前記ローパスフィルタの出力端子に接続されるバッファ回路を前記集積回路の内部に備え、
前記ローパスフィルタは、
前記変調回路の出力端子と前記バッファ回路の入力端子との間に直列に挿入された第１、第２の抵抗と、
前記制御信号が入力されたときに前記第２の抵抗を短絡するスイッチと、
前記バッファ回路の入力端子と接地との間に設けられるコンデンサとから構成されることを特徴とするＤ／Ａ変換回路。
【請求項４】
請求項１記載のＤ／Ａ変換回路において、
さらに、前記ローパスフィルタの出力端子に接続されるバッファ回路を前記集積回路の内部に備え、
前記ローパスフィルタは、１次のフィルタを複数段縦続接続したものであり、
前記１次のフィルタの各々は、
前記変調回路の出力端子と前記バッファ回路の入力端子との間に直列に挿入された第１、第２の抵抗と、
前記制御信号が入力されたときに前記第２の抵抗を短絡するスイッチと、
前記集積回路の外部素子として前記第２の抵抗の２つの端子のうちの出力側の端子と接地との間に設けられたコンデンサとから構成されることを特徴とするＤ／Ａ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータをアナログ信号に変換するＤ／Ａ変換回路に関するものである。
【背景技術】
【０００２】
図６（Ａ）に、従来技術のＤ／Ａ変換回路に用いられるＰＷＭ（Pulse Width Modulation）信号を示し、図６（Ｂ）に、パルス分割ＰＷＭ信号を示す。図６（Ａ）、図６（Ｂ）の縦軸は電圧、横軸は時間である。パルス分割ＰＷＭ信号は、高速応答するために、ＰＷＭパルス周期を分割して（図６（Ｂ）の例では４分割）、変調信号の周波数を上げている。変調信号の周波数を上げることによって、ＰＷＭ信号と同リップルの条件で、Ｄ／Ａ変換回路に用いるアナログフィルタの時定数を下げることができる。フィルタの時定数を下げることにより、Ｄ／Ａ変換回路の応答速度を上げることができるが、フィルタの時定数を下げて応答速度を上げる方法にも限度があり、また、ノイズの影響により、Ｄ／Ａ変換回路の変換精度が劣化する可能性がある。
【０００３】
図７はデジタルデータをパルス分割ＰＷＭ信号でアナログ信号に変換する従来のＤ／Ａ変換回路の構成を示すブロック図、図８は別のＤ／Ａ変換回路の構成を示すブロック図である。図７の構成は特許文献１に開示され、図８の構成は特許文献２に開示されている。図７のＤ／Ａ変換回路は、ＰＷＭ信号発生部１００と、端数処理部１０１と、平滑部１０２とから構成されている。ＰＷＭ信号発生部１００は、メインクロックＭＣＬＫと設定データＤＳＥＴの上位側ビットとが印加され、ＰＷＭ信号とＰＷＭ周期信号とを生成して、これらの信号を端数処理部１０１に出力する。端数処理部１０１は、メインクロックＭＣＬＫと設定データＤＳＥＴの下位側ビットとが印加され、分割ＰＷＭ信号を生成して、この信号を平滑部１０２に出力する。平滑部１０２は、分割ＰＷＭ信号を平滑して、アナログ信号を出力する。
【０００４】
図８のＤ／Ａ変換回路は、ＰＷＭ回路２００と、重畳部２０１と、ローパスフィルタ２０２とから構成されている。ＰＷＭ回路２００は、ディジタル入力値Ｄｉｎの上位Ｎビット分Ｘに基づいてパルス幅変調されたパルス幅変調パルスＰ（Ｘ）を生成する。重畳部２０１は、ディジタル入力値Ｄｉｎの下位ｍビット分Ｚに対応した数の１クロック分の単位パルスＵを、ディジタル入力値Ｄｉｎの上位Ｎビット分に対応した変換周期Ｔの最終の１クロック分に分散させて重畳させる。１クロック分の時間をｔとすると、変換周期Ｔは２Ｎ×ｔで与えることができる。ローパスフィルタ２０２は、重畳部２０１の出力からＰＷＭ回路２００のキャリア周波数のリップルを除去し、アナログ出力値Ａｏｕｔを出力する。ＰＷＭ回路２００は、変換値レジスタ２０３と、比較器２０４，２０５と、Ｎビットカウンタ２０６とから構成される。重畳部２０１は、ｍビットレートマルチプライヤ２０７と、論理積回路２０８と、論理和回路２０９とから構成される。
【０００５】
図７、図８のいずれのＤ／Ａ変換回路も、設定データを上位ビットと下位ビットに分けて、ＰＷＭ信号を分割するものである。
図９は従来の他のＤ／Ａ変換回路の構成を示すブロック図である。図９のＤ／Ａ変換回路は、ＡＳＩＣ（Application Specific Integrated Circuit）３００を使って、応答性を向上させるようにしたものである。ＰＷＭ信号をつくるデジタルデータが変化したときは、抵抗３０２とコンデンサ３０３とからなる時定数が小さいアナログフィルタに切り替えて、応答性を良くする。デジタルデータに変化がないときは、抵抗３０１とコンデンサ３０３とからなる時定数が大きいアナログフィルタに切り替えて、出力リップルを抑制する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３５３８１４号公報
【特許文献２】特開２０１０−２７８６６９号公報
【特許文献３】特開２００３−１０１４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
温度センサや圧力センサに用いられるＤ／Ａ変換回路では、入力変化が大きい場合、高精度な出力値（＞１５ｂｉｔ）に安定することが要求されると共に、ある一定の値まで（たとえば６３．２％応答）、高速に応答することが求められる。高精度・高速応答の２つの要求を満たすためには、入力信号の状況に応じて、Ｄ／Ａ変換用フィルタの時定数を可変にできる仕組みを必要とする。フィルタの時定数を可変にできるＤ／Ａ変換回路として、図９に示したような構成が提案されている。
【０００８】
しかし、図９に示したＤ／Ａ変換回路では、フィルタの時定数を変えるために、ＩＣの出力端子を２つ設けると共に、ＩＣの外部に抵抗を２つ設ける必要があり、回路面積とコストが増加してしまうという問題点があった。
さらに、図９に示したＤ／Ａ変換回路では、高次のフィルタを設けようとすると、ＩＣからの制御端子を設けると共に、スイッチ等の外部素子を設ける必要があり、回路面積とコストが増加してしまうという問題点があった。
【０００９】
本発明は、上記課題を解決するためになされたもので、Ｄ／Ａ変換回路の出力に用いる平滑用のフィルタの時定数の切り替えを従来よりも低コストかつ小さい回路面積で実現することができるＤ／Ａ変換回路を提供することを目的とする。
また、本発明は、Ｄ／Ａ変換回路の出力に用いる平滑用のフィルタとして高次のフィルタを設ける場合でも、回路面積とコストを削減することができるＤ／Ａ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のＤ／Ａ変換回路は、デジタルデータの値に応じたデューティ比の変調信号を出力する変調回路と、制御信号が入力されないときは第１の時定数とし、前記制御信号が入力されたときは前記第１の時定数よりも小さい第２の時定数とする時定数切替機能を有し、前記変調信号を平滑化してアナログ信号を出力するローパスフィルタと、前記デジタルデータの変化を検出したときに一定時間、前記制御信号を出力する変化検出回路とを備え、前記変化検出回路は、前記デジタルデータを１サンプリング周期分だけ遅延させる遅延回路と、前記デジタルデータから前記遅延回路の出力データを減算する減算回路と、前記減算回路の出力データの絶対値を求める絶対値回路と、しきい値を設定可能なレジスタと、前記絶対値回路の出力値が前記レジスタに設定されたしきい値を超えたときに前記制御信号を一定時間出力し、前記絶対値回路の出力値が前記しきい値以下のときに前記制御信号を出力しないコンパレータとから構成され、前記変調回路と前記ローパスフィルタの少なくとも一部と前記変化検出回路とは、集積回路の内部に設けられ、前記一定時間は、前記ローパスフィルタの時定数が前記第２の時定数の状態で、前記デジタルデータに応じて変化する前記アナログ信号が最終値の６３．２％まで変化する時間に設定されていることを特徴とするものである。
また、本発明のＤ／Ａ変換回路の１構成例において、前記ローパスフィルタは、前記変調回路の出力端子とＤ／Ａ変換回路の出力端子との間に直列に挿入された第１、第２の抵抗と、前記制御信号が入力されたときに前記第２の抵抗を短絡するスイッチと、前記集積回路の外部素子としてＤ／Ａ変換回路の出力端子と接地との間に設けられるコンデンサとから構成されることを特徴とするものである。
【００１１】
また、本発明のＤ／Ａ変換回路の１構成例は、さらに、前記ローパスフィルタの出力端子に接続されるバッファ回路を前記集積回路の内部に備え、前記ローパスフィルタは、前記変調回路の出力端子と前記バッファ回路の入力端子との間に直列に挿入された第１、第２の抵抗と、前記制御信号が入力されたときに前記第２の抵抗を短絡するスイッチと、前記バッファ回路の入力端子と接地との間に設けられるコンデンサとから構成されることを特徴とするものである。
また、本発明のＤ／Ａ変換回路の１構成例は、さらに、前記ローパスフィルタの出力端子に接続されるバッファ回路を前記集積回路の内部に備え、前記ローパスフィルタは、１次のフィルタを複数段縦続接続したものであり、前記１次のフィルタの各々は、前記変調回路の出力端子と前記バッファ回路の入力端子との間に直列に挿入された第１、第２の抵抗と、前記制御信号が入力されたときに前記第２の抵抗を短絡するスイッチと、前記集積回路の外部素子として前記第２の抵抗の２つの端子のうちの出力側の端子と接地との間に設けられたコンデンサとから構成されることを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、入力されるデジタルデータに応じてローパスフィルタの時定数を切り替えることにより、高精度・高速応答のＤ／Ａ変換回路を実現することができる。本発明では、ローパスフィルタの少なくとも一部を集積回路の内部に設けることにより、回路面積とコストを削減することができる。
【００１３】
また、本発明では、ローパスフィルタに加えて、バッファ回路を集積回路に内蔵したことにより、集積回路の外部部品を削減することができる。
【００１４】
また、本発明では、ローパスフィルタを、１次のフィルタを複数段縦続接続した構成とし、各１次のフィルタを、第１、第２の抵抗とスイッチとコンデンサとから構成することにより、ローパスフィルタとして高次のフィルタを設ける場合でも、回路面積とコストを削減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＤ／Ａ変換回路の各部の波形を示す図である。
【図３】本発明の第２の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図である。
【図４】本発明の第３の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図である。
【図５】本発明の第４の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図である。
【図６】ＰＷＭ信号およびパルス分割ＰＷＭ信号を説明する図である。
【図７】従来のＤ／Ａ変換回路の構成を示すブロック図である。
【図８】従来の他のＤ／Ａ変換回路の構成を示すブロック図である。
【図９】従来の他のＤ／Ａ変換回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図である。本実施の形態のＤ／Ａ変換回路は、変調回路２と、ローパスフィルタ３と、Ｄフリップフロップからなる遅延回路４と、減算回路５と、絶対値回路６と、レジスタ７と、コンパレータ８とから構成される。このようなＤ／Ａ変換回路は、集積回路（ＩＣ）１で実現される。遅延回路４と減算回路５と絶対値回路６とレジスタ７とコンパレータ８とは、デジタルデータＩＮの変化を検出する変化検出回路を構成している。
【００１７】
図２（Ａ）〜図２（Ｅ）は図１のＤ／Ａ変換回路の各部の波形を示す図である。図２（Ａ）に示すデジタルデータＩＮは、変調回路２に入力される。変調回路２は、図２（Ｂ）に示すようにデジタルデータＩＮの値に応じたデューティ比の変調信号（ＰＷＭ信号またはΔΣ変調信号）ＶＩＮを出力する。なお、図２（Ｂ）の例では、変調回路２がＰＷＭ信号を出力する場合について記載されている。
【００１８】
ローパスフィルタ３は、変調信号ＶＩＮを平滑化して、アナログ信号ＶＯＵＴを出力する。ローパスフィルタ３は、ＩＣ１内部で時定数を変えることができるアクティブフィルタとなっている。
Ｄフリップフロップからなる遅延回路４は、デジタルデータＩＮを１サンプリング周期分だけ遅延させる。
【００１９】
減算回路５は、デジタルデータＩＮから遅延回路４の出力データを減算する。これにより、デジタルデータＩＮと１サンプリング周期前のデジタルデータＩＮとの差を求めることになる。
絶対値回路６は、減算回路５の出力データの絶対値を求める。レジスタ７には、予めしきい値ＴＨＲＥＳが設定されている。
【００２０】
コンパレータ８は、絶対値回路６の出力値とレジスタ７に設定されたしきい値ＴＨＲＥＳとを比較する。コンパレータ８は、絶対値回路６の出力値がしきい値ＴＨＲＥＳを超えたとき、すなわちデジタルデータＩＮが変化したとき、図２（Ｅ）に示すようにローパスフィルタ３の時定数を小さくする制御信号ＡＣＴを一定時間出力し、絶対値回路６の出力値がしきい値ＴＨＲＥＳ以下のとき、すなわちデジタルデータＩＮが変化しないときは、制御信号ＡＣＴを出力しない。
【００２１】
図２（Ａ）のようにデジタルデータＩＮが変化したとき、ローパスフィルタ３の時定数が大きい場合には、図２（Ｃ）の４０の特性で示すようにアナログ信号ＶＯＵＴのリップルは抑制されるが、デジタルデータＩＮに対する応答性が悪くなる。ローパスフィルタ３の時定数が小さい場合には、図２（Ｃ）の４１の特性で示すように応答性は良いが、アナログ信号ＶＯＵＴのリップルが大きく、Ｄ／Ａ変換回路の変換精度を所定の範囲に抑えることができない場合がある。
【００２２】
一方、本実施の形態では、上記のように、デジタルデータＩＮが変化してから、ある一定時間Ｔ１の間だけローパスフィルタ３の時定数を小さくし、デジタルデータＩＮに変化がないとき、または一定時間Ｔ１が経過したときは、ローパスフィルタ３の時定数を大きくする。これにより、本実施の形態では、図２（Ｄ）に示すようにアナログ信号ＶＯＵＴのリップルを所定の精度に抑えつつ、デジタルデータＩＮに対する応答性を向上させることができる。
【００２３】
一定時間Ｔ１については、アナログ信号ＶＯＵＴがオーバーシュートしないように予め設定しておく必要がある。具体的には、例えばローパスフィルタ３の時定数が小さい状態でアナログ信号ＶＯＵＴが６３．２％まで変化する時間を一定時間Ｔ１として設定しておけばよい。
また、しきい値ＴＨＲＥＳはアプリケーションに応じて決定されるが、レジスタ７に設定するしきい値ＴＨＲＥＳを外部からの入力によって設定変更することが可能である。
【００２４】
こうして、本実施の形態では、高精度・高速応答のＤ／Ａ変換回路を実現することができる。本実施の形態では、ローパスフィルタ３をＩＣ１に内蔵することで、ＩＣ１の出力端子を１つに抑えることができるので、端子数および外部素子を削減することができ、回路面積とコストを削減することができる。
【００２５】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態のローパスフィルタ３の具体例を示すものである。
【００２６】
本実施の形態のローパスフィルタ３は、変調回路２の出力端子とＤ／Ａ変換回路の出力端子（ＩＣ１の出力端子）との間に直列に設けられる抵抗３０，３１と、コンパレータ８からの制御信号ＡＣＴに応じて抵抗３１を短絡するスイッチ３２と、ＩＣ１の外部素子としてＤ／Ａ変換回路の出力端子と接地との間に設けられるコンデンサ９とから構成される。
【００２７】
コンパレータ８から制御信号ＡＣＴが出力されると、スイッチ３２はオン状態となる。これにより、抵抗３１が短絡されるので、ローパスフィルタ３の時定数が小さくなる。制御信号ＡＣＴが出力されない場合は、スイッチ３２はオフ状態となる。これにより、抵抗３０と３１とが直列に接続されるので、ローパスフィルタ３の時定数が大きくなる。
【００２８】
図９に示した従来のＤ／Ａ変換回路では、フィルタの時定数を変えるために、ＩＣの出力端子を２つ設けると共に、ＩＣの外部に抵抗３０１，３０２とコンデンサ３０３を設ける必要があった。
これに対して、本実施の形態では、ローパスフィルタ３の抵抗３０，３１をＩＣ１に内蔵することで、ＩＣ１の出力端子を１つに抑えることができる。本実施の形態においても、ＩＣ１の外部素子としてコンデンサ９が必要となるが、抵抗３０，３１をＩＣ１に内蔵したことで、回路面積とコストを削減することができる。
【００２９】
本実施の形態のように、ローパスフィルタ３として１次のＲＣフィルタを用いた場合、ローパスフィルタ３の応答時間（６３．２％応答）はＲＣ、アナログ信号ＶＯＵＴのリップルは（Ａ／２）×［１−ＥＸＰ｛−Ｔ／２／（ＲＣ）｝］と与えられる。抵抗３０の抵抗値をＲ１、抵抗３１の抵抗値をＲ２、コンデンサ９の容量値をＣとすると、上記の応答時間とリップルの式のＲＣ、すなわちローパスフィルタ３の時定数ＲＣは、スイッチ３２がオフのとき（Ｒ１＋Ｒ２）×Ｃ（第１の時定数）となり、スイッチ３２がオンのときＲ１×Ｃ（第２の時定数）となる。また、Ａはローパスフィルタ３に入力される矩形波（変調回路２から出力される変調信号ＶＩＮ）の振幅、Ｔは矩形波の周期である。
【００３０】
Ｒ１＝１０ｋΩ、Ｒ２＝９０ｋΩ、Ｃ＝１００ｎＦ、変調信号周波数１００ｋＨｚ、１Ｖフルスケールとした場合、スイッチ３２のオン時は、ローパスフィルタ３の応答時間が１ｍｓ、アナログ信号ＶＯＵＴのリップルが２．５ｍＶ（０．２５％ＦＳ）となる。また、スイッチ３２のオフ時は、ローパスフィルタ３の応答時間が１０ｍｓ、アナログ信号ＶＯＵＴのリップルが０．２５ｍＶ（０．０２５％ＦＳ）となる。設計仕様が、応答時間１ｍｓ、リップル０．１％ＦＳと与えられた場合、デジタルデータＩＮの変化時に、１ｍｓ程度スイッチ３２をオンにすることで（すなわち、Ｔ１＝１ｍｓ）、仕様を満たすことができる。
【００３１】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。本実施の形態は、第１、第２の実施の形態においてＩＣ１の外部に設けられるバッファ回路１０をＩＣ１に内蔵したことを特徴としている。バッファ回路１０は、ローパスフィルタ３の出力を駆動する。
【００３２】
本実施の形態では、バッファ回路１０をＩＣ１に内蔵したことにより、第２の実施の形態では外部素子としていたコンデンサ９の代わりに、コンデンサ３３をＩＣ１の内部に設けるようにしている。
こうして、本実施の形態では、第１、第２の実施の形態と比較して外部部品を削減することができる。
【００３３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図であり、図１、図４と同様の構成には同一の符号を付してある。本実施の形態は、ローパスフィルタ３として高次のフィルタを設けたものである。
【００３４】
本実施の形態のローパスフィルタ３は、変調回路２の出力端子とバッファ回路１０の入力端子との間に直列に設けられる抵抗３０ａ，３１ａ，３０ｂ，３１ｂと、コンパレータ８からの制御信号ＡＣＴに応じて抵抗３１ａ，３１ｂを短絡するスイッチ３２ａ，３２ｂと、ＩＣ１の外部素子として抵抗３１ａ，３０ｂの接続点と接地との間に設けられるコンデンサ９ａと、ＩＣ１の外部素子としてローパスフィルタ３の出力端子（バッファ回路１０の入力端子）と接地との間に設けられるコンデンサ９ｂとから構成される。
【００３５】
このローパスフィルタ３は、１次のフィルタを２段縦続接続したものである。初段の１次フィルタは、抵抗３０ａ，３１ａとスイッチ３２ａとコンデンサ９ａとから構成され、後段の１次フィルタは、抵抗３０ｂ，３１ｂとスイッチ３２ｂとコンデンサ９ｂとから構成される。
【００３６】
コンパレータ８から制御信号ＡＣＴが出力されると、スイッチ３２ａ，３２ｂはオン状態となる。これにより、抵抗３１ａ，３１ｂが短絡されるので、ローパスフィルタ３の時定数が小さくなる。制御信号ＡＣＴが出力されない場合は、スイッチ３２ａ，３２ｂはオフ状態となる。これにより、抵抗３０ａと３１ａと３０ｂと３１ｂとが直列に接続されるので、ローパスフィルタ３の時定数が大きくなる。
【００３７】
図９に示した従来のＤ／Ａ変換回路では、高次のフィルタを設けようとすると、ＩＣからの制御端子を設けると共に、スイッチ等の外部素子を設ける必要があった。
これに対して、本実施の形態では、ローパスフィルタ３の抵抗３０ａ，３１ａ，３０ｂ，３１ｂとスイッチ３２ａ，３２ｂとをＩＣ１に内蔵することで、ローパスフィルタ３として高次のフィルタを設ける場合でも、回路面積とコストを削減することができる。
【００３８】
なお、本実施の形態では、ローパスフィルタ３として１次のフィルタを２段縦続接続したものを用いたが、これに限るものではなく、１次のフィルタを３段以上縦続接続してもよい。
また、本実施の形態では、コンデンサ９ａ，９ｂをＩＣ１の外部に設けているが、第３の実施の形態と同様にコンデンサ９ａ，９ｂをＩＣ１の内部に設けるようにしてもよい。
【産業上の利用可能性】
【００３９】
本発明は、Ｄ／Ａ変換回路に適用することができる。
【符号の説明】
【００４０】
１…集積回路、２…変調回路、３…ローパスフィルタ、４…遅延回路、５…減算回路、６…絶対値回路、７…レジスタ、８…コンパレータ、９，９ａ，９ｂ，３３…コンデンサ、１０…バッファ回路、３０，３１，３０ａ，３１ａ，３０ｂ，３１ｂ…抵抗、３２，３２ａ，３２ｂ…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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