(57)【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素でできた半導体基板と、
前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
前記半導体層の表面上に設けられた第２導電型のベース領域と、
前記ベース領域の表面領域に設けられた第１導電型のソース領域と、
前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、
前記ソース領域及び前記コンタクト領域に接するソース電極と、
前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に設けられたゲート電極と、
前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、
前記ゲート電極がアルミニウムまたはチタンとアルミニウムを積層した構造の金属でできており、
前記ゲート電極の終端部の下に、ポリシリコンでできた層が設けられ、かつ、当該ポリシリコンが当該ゲート電極の終端部より突出していることを特徴とする半導体装置。
【請求項２】
第１導電型の炭化珪素でできた半導体基板と、
前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、
前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、
前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、
前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、
前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、
前記ソース領域及び前記コンタクト領域に接するソース電極と、
前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に設けられたゲート電極と、
前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、
前記ゲート電極がアルミニウムまたはチタンとアルミニウムを積層した構造の金属でできており、
前記ゲート電極の終端部の下に、ポリシリコンでできた層が設けられ、かつ、当該ポリシリコンが当該ゲート電極の終端部より突出していることを特徴とする半導体装置。
【請求項３】
第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面上に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記ゲート電極をアルミニウムまたはチタンとアルミニウムを積層した構造の金属で形成し、
前記ゲート電極の終端部の下に、ポリシリコンでできた層を設け、かつ、当該ポリシリコンを当該ゲート電極の終端部より突出させることを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記ゲート電極をアルミニウムまたはチタンとアルミニウムを積層した構造の金属で形成し、
前記ゲート電極の終端部の下に、ポリシリコンでできた層を設け、かつ、当該ポリシリコンを当該ゲート電極の終端部より突出させることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
図５は、従来の半導体装置の第１の例を示す断面図である。図５に示すように、半導体装置は、ｎ+型炭化珪素半導体基板１０１のおもて面上にｎ型炭化珪素半導体層１０２を有する。ｎ型炭化珪素半導体層１０２の表面領域に複数のｐ型半導体領域１０３が設けられている。ｐ型半導体領域１０３の表面領域にｎ+型ソース領域１０４及びｐ+型コンタクト領域１０５が設けられている。ｎ+型ソース領域１０４とｎ型炭化珪素半導体層１０２との間のｐ型半導体領域１０３の上にゲート絶縁膜１０６を介してゲート電極１０７が設けられている。ｎ+型ソース領域１０４及びｐ+型コンタクト領域１０５にソース電極１０８が接している。ｎ+型炭化珪素半導体基板１０１の裏面にはドレイン電極１０９が形成されている。
【０００３】
図６は、従来の半導体装置の第２の例を示す断面図である。図６に示すように、半導体装置は、ｎ+型炭化珪素半導体基板２０１のおもて面上にｎ型炭化珪素半導体層２０２を有する。ｎ型炭化珪素半導体層２０２の表面領域に複数のｐ+型半導体領域２１０が設けられている。ｐ+型半導体領域２１０及びｎ型炭化珪素半導体層２０２の上にｐ型炭化珪素半導体層２１１が設けられている。ｐ型炭化珪素半導体層２１１において、隣り合うｐ+型半導体領域２１０とｐ+型半導体領域２１０との間のｎ型炭化珪素半導体層２０２の上には、ｎ型半導体領域２１２が設けられている。ｐ型炭化珪素半導体層２１１において、各ｐ+型半導体領域２１０の上には、ｐ型半導体領域２０３、ｎ+型ソース領域２０４及びｐ+型コンタクト領域２０５が設けられている。ｎ+型ソース領域２０４とｎ型半導体領域２１２との間のｐ型半導体領域２０３の上にゲート絶縁膜２０６を介してゲート電極２０７が設けられている。ｎ+型ソース領域２０４及びｐ+型コンタクト領域２０５にソース電極２０８が接している。ｎ+型炭化珪素半導体基板２０１の裏面にはドレイン電極２０９が形成されている。
【０００４】
上述した第１の例または第２の例と同様な半導体装置において、ゲート電極がポリシリコンでできているものが開示されている（例えば、特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１８７３０２号公報
【特許文献２】特開２０１３−１０２１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のような半導体装置では、ドレイン電極に高電位が印加された状態において、ゲート電極にしきい値以上の電圧が印加されると、ドレイン−ソース間の容量に充電された電荷がゲート−ドレイン間を介して放電される。上述した従来の炭化珪素半導体装置では、ゲート電極がポリシリコンでできているため、ゲート電極の抵抗が比較的大きい。そのため、ドレイン−ソース間の容量に充電された電荷がゲート−ドレイン間を介して放電されることによって流れる放電電流によって、ゲート電圧が上昇する。それによって、過渡的にはしきい値電圧Ｖｔｈが低下した状態となり、ドレイン−ソース間に過大な電流が流れることになり、損失が大きくなるという問題点がある。
【０００７】
この発明は、上述した従来技術による問題点を解消するため、ターンオン時の損失を抑えることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面上に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、前記ゲート電極がアルミニウムまたはチタンとアルミニウムを積層した構造の金属でできており、前記ゲート電極の終端部の下に、ポリシリコンでできた層が設けられ、かつ、当該ポリシリコンが当該ゲート電極の終端部より突出していることを特徴とする。
【０００９】
また、この発明にかかる半導体装置は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、前記ゲート電極がアルミニウムまたはチタンとアルミニウムを積層した構造の金属でできており、前記ゲート電極の終端部の下に、ポリシリコンでできた層が設けられ、かつ、当該ポリシリコンが当該ゲート電極の終端部より突出していることを特徴とする。
【００１１】
また、この発明にかかる半導体装置の製造方法は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面上に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、前記ゲート電極をアルミニウムまたはチタンとアルミニウムを積層した構造の金属で形成し、前記ゲート電極の終端部の下に、ポリシリコンでできた層を設け、かつ、当該ポリシリコンを当該ゲート電極の終端部より突出させることを特徴とする。
【００１２】
また、この発明にかかる半導体装置の製造方法は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、前記ゲート電極をアルミニウムまたはチタンとアルミニウムを積層した構造の金属で形成し、前記ゲート電極の終端部の下に、ポリシリコンでできた層を設け、かつ、当該ポリシリコンを当該ゲート電極の終端部より突出させることを特徴とする。
【００１３】
この発明によれば、ゲート電極が、ポリシリコンよりも抵抗の小さい金属でできているため、ゲート−ドレイン間の容量とゲート電極の抵抗との積で決まる時定数が小さくなる。それによって、ドレイン−ソース間の容量に充電された電荷がターンオン時に放電され、ゲート−ソース間電位が下がり、ターンオン時の電流増加が抑制される。また、ポリシリコンでできた層の表面の凹凸によって、ゲート電極の終端部と、ポリシリコンでできた層の表面との密着強度が高まるため、ゲート電極が剥がれ難くなる。
【発明の効果】
【００１４】
本発明によれば、ターンオン時の損失を抑えることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。
【図２】本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。
【図３】本発明の実施の形態１、２にかかる半導体装置のターンオン時の電流−電圧波形の一例を示す波形図である。
【図４】従来の半導体装置のターンオン時の電流−電圧波形の一例を示す波形図である。
【図５】従来の半導体装置の第１の例を示す断面図である。
【図６】従来の半導体装置の第２の例を示す断面図である。
【発明を実施するための形態】
【００１６】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。
【００１７】
（実施の形態１）
・実施の形態１にかかる半導体装置の一例
図１は、本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。図１には、実施の形態１にかかる半導体装置の活性領域が示されている。活性領域には、半導体装置のＭＯＳ構造、すなわち素子構造が形成されている。図１に示す例では、活性領域にＭＯＳ構造が１つだけ示されているが、複数のＭＯＳ構造が並列に設けられていてもよい。活性領域は、図示しない耐圧構造部によって囲まれていてもよい。
【００１８】
図１に示すように、半導体装置は、炭化珪素でできたｎ+半導体基板１及びｎ半導体層２を備えている。ｎ+半導体基板１は、例えば炭化珪素にＮ型不純物がドーピングされた炭化珪素単結晶基板であってもよい。ｎ+半導体基板１は、例えばドレイン領域となる。本実施の形態の説明において、ｎ+半導体基板１のおもて面は第１主面であり、裏面は第２主面であるとする。
【００１９】
ｎ半導体層２は、ｎ+半導体基板１の第１主面上に設けられている。ｎ半導体層２の不純物濃度は、ｎ+半導体基板１よりも低い。ｎ半導体層２は、例えば炭化珪素にＮ型不純物がドーピングされた半導体層であってもよい。ｎ半導体層２は、例えばＮ型のドリフト層となる。
【００２０】
半導体装置は、ｎ+半導体基板１の第１主面側に、ＭＯＳ構造として、例えばｐベース領域３、ｎ+ソース領域４、ｐ+コンタクト領域５、ゲート絶縁膜６、ゲート電極７及びソース電極８を備えている。半導体装置は、ｎ+半導体基板１の第２主面側に、例えばドレイン電極９となる裏面電極を備えている。
【００２１】
ｐベース領域３は、ｎ半導体層２の表面領域の一部に設けられている。ｐベース領域３は、例えばｎ半導体層２の表面領域の別の一部を挟むように設けられていてもよい。つまり、隣り合うｐベース領域３とｐベース領域３との間にｎ半導体層２の領域があってもよい。ｐベース領域３は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。
【００２２】
ｎ+ソース領域４は、ｐベース領域３の表面領域に設けられている。ｎ+ソース領域４は、隣り合うｐベース領域３とｐベース領域３との間のｎ半導体層２の領域から離れて設けられている。ｎ+ソース領域４の不純物濃度は、ｎ半導体層２よりも高い。
【００２３】
ｐ+コンタクト領域５は、ｐベース領域３の表面領域において、隣り合うｐベース領域３とｐベース領域３との間のｎ半導体層２の領域から離れて設けられている。ｐ+コンタクト領域５は、ｐベース領域３及びｎ+ソース領域４に接する。ｐ+コンタクト領域５の不純物濃度は、ｐベース領域３よりも高い。
【００２４】
ゲート絶縁膜６は、ｐベース領域３の、隣り合うｐベース領域３とｐベース領域３との間のｎ半導体層２の領域とｎ+ソース領域４とに挟まれた領域の表面上に設けられている。ゲート絶縁膜６は、例えばｎ半導体層２の領域を挟んで隣り合う一方のｐベース領域３の表面上から、ｎ半導体層２の領域の表面上を経て、他方のｐベース領域３の表面上まで伸びていてもよい。
【００２５】
ゲート電極７は、ゲート絶縁膜６の表面上に設けられている。ゲート電極７は、例えばｎ半導体層２の領域を挟んで隣り合う一方のｐベース領域３の上から、ｎ半導体層２の領域の表面上を経て、他方のｐベース領域３の上まで伸びていてもよい。ゲート電極７は、ポリシリコンよりも抵抗の小さい導電性の材料でできていてもよい。ゲート電極７は、例えば金属でできていてもよい。ゲート電極７は、例えばアルミニウム（Ａｌ）若しくは窒化チタン（ＴｉＮ）、またはチタン（Ｔｉ）とアルミニウムとを積層した構造の金属（Ｔｉ／Ａｌ）でできていてもよい。ゲート電極７の終端部分の下には、ポリシリコンでできたポリシリコン層１０が設けられている。
【００２６】
ソース電極８は、ｎ+ソース領域４及びｐ+コンタクト領域５の表面に、ｎ+ソース領域４及びｐ+コンタクト領域５に接して設けられている。ソース電極８は、ｎ+ソース領域４及びｐ+コンタクト領域５に電気的に接続されている。ソース電極８は、図示しない層間絶縁膜によって、ゲート電極７から絶縁されている。
【００２７】
ドレイン電極９は、ｎ+半導体基板１の第２主面上に設けられている。ドレイン電極９は、導電性の膜、例えば金属膜でできていてもよい。ドレイン電極９は、ｎ+半導体基板１にオーミック接合している。
【００２８】
・実施の形態１にかかる半導体装置の製造方法の一例
まず、Ｎ型の炭化珪素でできたｎ+半導体基板１を用意する。このｎ+半導体基板１の第１主面上に、Ｎ型不純物をドーピングしながら炭化珪素でできたｎ半導体層２をエピタキシャル成長させる。
【００２９】
次いで、フォトリソグラフィ技術及びイオン注入法によって、ｎ半導体層２の表面領域の、ｐベース領域３となる領域に、Ｐ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるイオン注入領域の、ｎ+ソース領域４となる領域に、Ｎ型不純物をイオン注入する。
【００３０】
次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるイオン注入領域の、ｐ+コンタクト領域５となる領域に、Ｐ型不純物をイオン注入する。なお、ｐベース領域３を設けるためのイオン注入、ｎ+ソース領域４を設けるためのイオン注入、及びｐ+コンタクト領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。
【００３１】
次いで、熱処理（アニール）を行って、例えばｐベース領域３、ｎ+ソース領域４及びｐ+コンタクト領域５となる各イオン注入領域を活性化させる。それによって、ｐベース領域３、ｎ+ソース領域４及びｐ+コンタクト領域５ができる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００３２】
次いで、ｐベース領域３、ｎ+ソース領域４及びｐ+コンタクト領域５が設けられた側の面を熱酸化して、この面全体にゲート絶縁膜６を設ける。次いで、ゲート絶縁膜６上に、ポリシリコンでできた層を設ける。このポリシリコンでできた層をパターニングして、ゲート電極７の終端部に対応する位置に残すことによって、ポリシリコン層１０を設ける。
【００３３】
次いで、ゲート絶縁膜６及びポリシリコン層１０の上に、例えばアルミニウム若しくは窒化チタン、またはチタンとアルミニウムとを積層した構造の金属層を設ける。例えばスパッタリングなどの物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、ゲート電極７となる金属層を設けてもよい。この金属層をパターニングして、ｐベース領域３の、ｎ+ソース領域４とｎ半導体層２とに挟まれた領域上のゲート絶縁膜６の上、及びポリシリコン層１０の上に残すことによって、ゲート電極７を設ける。
【００３４】
次いで、ｎ+ソース領域４及びｐ+コンタクト領域５に接するように、ソース電極８を設ける。次いで、ｎ+半導体基板１の第２主面上に、ドレイン電極９を設ける。そして、熱処理を行って、ｎ+半導体基板１とドレイン電極９とをオーミック接合する。以上のようにして、図１に示す半導体装置が完成する。
【００３５】
（実施の形態２）
・実施の形態２にかかる半導体装置の一例
図２は、本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。図２には、実施の形態２にかかる半導体装置の活性領域が示されている。活性領域に半導体装置のＭＯＳ構造が形成されていること、活性領域に複数のＭＯＳ構造が設けられていてもよいこと、活性領域が耐圧構造部によって囲まれていてもよいことは、実施の形態１と同様である。
【００３６】
図２に示すように、半導体装置は、ｎ+半導体基板１及びｎ半導体層２を備えている。ｎ+半導体基板１及びｎ半導体層２については、実施の形態１と同様であるため、重複する説明を省略する。
【００３７】
半導体装置は、ｎ+半導体基板１の第１主面側に、ＭＯＳ構造として、例えばｐベース領域３、ｎ+ソース領域４、ｐ+コンタクト領域５、ゲート絶縁膜６、ゲート電極７、ソース電極８、ｐ+半導体領域１１及びｎウェル領域１２を備えている。半導体装置は、ｎ+半導体基板１の第２主面側に、例えばドレイン電極９となる裏面電極を備えている。
【００３８】
ｐ+半導体領域１１は、ｎ半導体層２の表面領域の一部に設けられている。ｐ+半導体領域１１は、例えばｎ半導体層２の表面領域の別の一部を挟むように設けられていてもよい。つまり、隣り合うｐ+半導体領域１１とｐ+半導体領域１１との間にｎ半導体層２の領域があってもよい。ｐ+半導体領域１１は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。
【００３９】
ｐベース領域３は、ｐ+半導体領域１１の表面上に設けられている。ｐベース領域３の不純物濃度は、ｐ+半導体領域１１よりも低い。ｐベース領域３は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。ｐベース領域３は、例えばエピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層の一部であってもよい。
【００４０】
ｎウェル領域１２は、ｎ半導体層２の、隣り合うｐ+半導体領域１１とｐ+半導体領域１１との間の領域の表面上に、設けられている。ｎウェル領域１２は、ｐベース領域３に接して設けられている。ｎウェル領域１２の不純物濃度は、ｎ+半導体基板１よりも低い。ｎウェル領域１２は、例えば上述したようにエピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層の一部の導電型を、Ｎ型不純物のイオン注入及び熱処理によって反転させた領域であってもよい。ｎウェル領域１２は、例えばｎ半導体層２とともにｎ型のドリフト領域となる。
【００４１】
ｎ+ソース領域４は、ｐ+半導体領域１１の上のｐベース領域３の表面領域に設けられている。ｎ+ソース領域４は、ｎウェル領域１２から離れて設けられている。ｎ+ソース領域４の不純物濃度は、ｎウェル領域１２よりも高い。
【００４２】
ｐ+コンタクト領域５は、ｐベース領域３を挟んでｎウェル領域１２の反対側、すなわちｎウェル領域１２から離れて設けられている。ｐ+コンタクト領域５は、ｐベース領域３及びｎ+ソース領域４に接する。ｐ+コンタクト領域５は、例えば上述したようにｎ半導体層２の上のｐベース領域３となるｐ半導体層を貫通して、ｐ+半導体領域１１に接する。ｐ+コンタクト領域５の不純物濃度は、ｐベース領域３よりも高い。
【００４３】
ゲート絶縁膜６は、ｐベース領域３の、ｎウェル領域１２とｎ+ソース領域４とに挟まれた領域の表面上に設けられている。ゲート絶縁膜６は、例えばｎウェル領域１２を挟んで隣り合う一方のｐベース領域３の表面上から、ｎウェル領域１２の表面上を経て、他方のｐベース領域３の表面上まで伸びていてもよい。
【００４４】
ゲート電極７は、ゲート絶縁膜６の表面上に設けられている。ゲート電極７は、例えばｎウェル領域１２を挟んで隣り合う一方のｐベース領域３の上から、ｎウェル領域１２の上を経て、他方のｐベース領域３の上まで伸びていてもよい。ゲート電極７は、ポリシリコンよりも抵抗の小さい導電性の材料、例えば金属でできていてもよい。ゲート電極７は、例えばアルミニウム若しくは窒化チタン、またはチタンとアルミニウムとを積層した構造の金属でできていてもよい。ゲート電極７の終端部分の下には、ポリシリコンでできたポリシリコン層１０が設けられている。
【００４５】
ソース電極８及びドレイン電極９については、実施の形態１と同様であるため、重複する説明を省略する。
【００４６】
・実施の形態２にかかる半導体装置の製造方法の一例
まず、Ｎ型の炭化珪素でできたｎ+半導体基板１を用意する。このｎ+半導体基板１の第１主面上に、Ｎ型不純物をドーピングしながら炭化珪素でできたｎ半導体層２をエピタキシャル成長させる。
【００４７】
次いで、フォトリソグラフィ技術及びイオン注入法によって、ｎ半導体層２の表面領域の、ｐ+半導体領域１１となる領域に、Ｐ型不純物をイオン注入する。次いで、ｎ半導体層２の表面上に、Ｐ型不純物をドーピングしながら炭化珪素でできたｐ半導体層をエピタキシャル成長させる。このｐ半導体層は、ｐベース領域３となる。
【００４８】
次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるｐ半導体層の、ｎウェル領域１２となる領域に、Ｎ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるｐ半導体層の、ｎ+ソース領域４となる領域に、Ｎ型不純物をイオン注入する。
【００４９】
次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるｐ半導体層の、ｐ+コンタクト領域５となる領域に、Ｐ型不純物をイオン注入する。なお、ｐ+半導体領域１１を設けるためのイオン注入、ｎウェル領域１２を設けるためのイオン注入、ｎ+ソース領域４を設けるためのイオン注入、及びｐ+コンタクト領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。
【００５０】
次いで、熱処理（アニール）を行って、例えばｐ+半導体領域１１、ｎウェル領域１２、ｎ+ソース領域４及びｐ+コンタクト領域５となる各イオン注入領域を活性化させる。それによって、ｐ+半導体領域１１、ｎウェル領域１２、ｎ+ソース領域４及びｐ+コンタクト領域５ができる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００５１】
次いで、ｐベース領域３、ｎ+ソース領域４、ｐ+コンタクト領域５及びｎウェル領域１２が設けられた側の面を熱酸化して、この面全体にゲート絶縁膜６を設ける。次いで、ゲート絶縁膜６上に、ポリシリコンでできた層を設ける。このポリシリコンでできた層をパターニングして、ゲート電極７の終端部に対応する位置に残すことによって、ポリシリコン層１０を設ける。
【００５２】
次いで、ゲート絶縁膜６及びポリシリコン層１０の上に、例えばスパッタリングなどの物理気相成長法や化学気相成長法によって、例えばアルミニウム若しくは窒化チタン、またはチタンとアルミニウムとを積層した構造の金属層を設ける。この金属層をパターニングして、ｐベース領域３の、ｎ+ソース領域４とｎウェル領域１２とに挟まれた領域上のゲート絶縁膜６の上、及びポリシリコン層１０の上に残すことによって、ゲート電極７を設ける。
【００５３】
次いで、ｎ+ソース領域４及びｐ+コンタクト領域５に接するように、ソース電極８を設ける。次いで、ｎ+半導体基板１の第２主面上に、ドレイン電極９を設け、熱処理を行って、ｎ+半導体基板１とドレイン電極９とをオーミック接合する。以上のようにして、図２に示す半導体装置が完成する。
【００５４】
実施の形態１または実施の形態２にかかる半導体装置において、ソース電極８に対してドレイン電極９に正の電圧が印可された状態で、ゲート電極７にしきい値電圧Ｖｔｈ未満の電圧が印可されるとする。この場合、実施の形態１にかかる半導体装置では、ｐベース領域３とｎ半導体層２との間のＰＮ接合、実施の形態２にかかる半導体装置では、ｐベース領域３とｎウェル領域１２との間のＰＮ接合が、それぞれ逆バイアスされた状態となるため、半導体装置には電流が流れない。
【００５５】
一方、実施の形態１または実施の形態２にかかる半導体装置において、ソース電極８に対してドレイン電極９に正の電圧が印可された状態で、ゲート電極７にしきい値電圧Ｖｔｈ以上の電圧が印可されるとする。この場合、ゲート電極７の下のｐベース領域３に反転層が形成されるため、半導体装置には電流が流れる。このように、ゲート電極７に印加する電圧によって、半導体装置のスイッチング動作を行うことができる。
【００５６】
・実施例
図１または図２に示す実施の形態にかかる半導体装置、すなわちゲート電極７が金属でできている半導体装置を実施例とする。図５または図６に示す従来の半導体装置、すなわちゲート電極１０７，２０７がポリシリコンでできている半導体装置を比較例とする。
【００５７】
実施例と比較例とについて、ターンオン時の電流−電圧波形を評価した。図３は、本発明の実施の形態１、２にかかる半導体装置のターンオン時の電流−電圧波形の一例を示す波形図である。図４は、従来の半導体装置のターンオン時の電流−電圧波形の一例を示す波形図である。図３及び図４において、縦軸はゲート電圧、ドレイン−ソース間電圧及びドレイン電流であり、横軸は時間である。図４に示すように、比較例では、ターンオン時に過渡的に過大な電流が流れているのがわかる。それに対して、図３に示すように、実施例では、ターンオン時に過渡的に流れる電流が抑えられているのがわかる。
【００５８】
実施の形態１または実施の形態２によれば、ゲート電極７が金属でできているため、ゲート−ドレイン間の容量とゲート電極の抵抗との積で決まる時定数が小さくなる。それによって、ドレイン−ソース間の容量に充電された電荷がターンオン時に放電され、ゲート−ソース間電位が下がり、過渡的なしきい値電圧Ｖｔｈの低下が抑制される。従って、ターンオン時の電流の増加を抑制し、ターンオン時の損失を抑えることができる。また、実施の形態１または実施の形態２によれば、チップ内にてアンバランスが発生しにくくなるため、チップ内に発生する局所的なアンバランスによる過度的なしきい値電圧Ｖｔｈの低下が抑制される。従って、ターンオン時の電流の増加を抑制し、ターンオン時の損失を抑えることができるとともに、過度的なアンバランスを抑制することができる。また、実施の形態１または実施の形態２によれば、ゲート電極７の終端部の下にポリシリコン層１０が設けられているため、ポリシリコン層１０の表面の凹凸によって、ゲート電極７の終端部とポリシリコン層１０の表面との密着強度が高まる。従って、ゲート電極７が剥がれるのを防ぐことができる。また、実施の形態１または実施の形態２によれば、ゲート電極７の中心部の下にポリシリコンがないため、ゲート容量を低減することができる。
【００５９】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。
【産業上の利用可能性】
【００６０】
以上のように、本発明は、例えば炭化珪素基板上に形成されたスイッチングデバイスとして用いることができる半導体装置に有用であり、特に、炭化珪素でできた縦型のＭＯＳＦＥＴなどの半導体装置に適している。
【符号の説明】
【００６１】
１  ｎ+半導体基板
２  ｎ半導体層
３  ｐベース領域
４  ｎ+ソース領域
５  ｐ+コンタクト領域
６  ゲート絶縁膜
７  ゲート電極
８  ソース電極
９  ドレイン電極
１０  ポリシリコン層
１１  ｐ+半導体領域
１２  ｎウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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