(57)【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板の上に形成された第１の導電パターン部と、
前記絶縁基板の上に形成された第２の導電パターン部と、
前記絶縁基板の上に形成された第３の導電パターン部と、
前記絶縁基板の上に形成された第４の導電パターン部と、
前記絶縁基板の上に形成された第５の導電パターン部と、
第１のＧａＮ主電極、第２のＧａＮ主電極および第１のＧａＮゲート電極を有し、前記第１の導電パターン部の上に配置された第１のＧａＮ−ＨＥＭＴと、
第１のＭＯＳ主電極、第２のＭＯＳ主電極および第１のＭＯＳゲート電極を有し、前記第１のＭＯＳ主電極が前記第２のＧａＮ主電極に電気的に接続された第１のＭＯＳ−ＦＥＴと、
第３のＧａＮ主電極、第４のＧａＮ主電極および第２のＧａＮゲート電極を有し、前記第２の導電パターン部の上に配置された第２のＧａＮ−ＨＥＭＴと、
第３のＭＯＳ主電極、第４のＭＯＳ主電極および第２のＭＯＳゲート電極を有し、前記第３のＭＯＳ主電極が前記第４のＧａＮ主電極に電気的に接続された第２のＭＯＳ−ＦＥＴと、
第１の電極および第２の電極を有するバイパスコンデンサと、を備え、
前記第１のＧａＮ−ＨＥＭＴの前記第１のＧａＮ主電極は、前記第３の導電パターン部に電気的に接続され、前記第１のＭＯＳ−ＦＥＴの前記第２のＭＯＳ主電極は、前記第４の導電パターン部に電気的に接続され、前記第２のＧａＮ−ＨＥＭＴの前記第３のＧａＮ主電極は、前記第４の導電パターン部に電気的に接続され、前記第２のＭＯＳ−ＦＥＴの前記第４のＭＯＳ主電極は、前記第５の導電パターン部に電気的に接続され、前記バイパスコンデンサの前記第１の電極は、前記第３の導電パターン部に電気的に接続され、前記第２の電極は、前記第５の導電パターン部に電気的に接続され、
前記第１のＧａＮ−ＨＥＭＴは、第１の辺と、前記第１の辺に対向する第２の辺とを有し、前記第２のＧａＮ−ＨＥＭＴは、第３の辺と、前記第３の辺に対向する第４の辺とを有し、
前記第１のＧａＮ−ＨＥＭＴの前記第１のＧａＮ主電極は、前記第１の辺に沿って設けられ、前記第２のＧａＮ−ＨＥＭＴの前記第３のＧａＮ主電極は、前記第３の辺に沿って設けられ、前記第１の辺に沿って延びる第１の仮想線と、前記第３の辺に沿って延びる第２の仮想線とが交わり、
前記第２のＧａＮ−ＨＥＭＴは、前記第３の辺と前記第４の辺を接続する第５の辺を有し、前記第５の導電パターン部は、前記第５の辺に対向する導電パターン辺を有し、
前記第２のＧａＮ−ＨＥＭＴの前記第２のＧａＮゲート電極は、接続部材を介して前記第５の導電パターン部に電気的に接続され、前記接続部材は、前記第５の辺および前記導電パターン辺に対して直交することを特徴とする半導体装置。
【請求項２】
前記第１のＧａＮ−ＨＥＭＴおよび前記第２のＧａＮ−ＨＥＭＴは、ノーマリーオン型のトランジスタであり、前記第１のＭＯＳ−ＦＥＴおよび前記第２のＭＯＳ−ＦＥＴは、ノーマリーオフ型のトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記接続部材は、金属ワイヤーまたは接続子であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のＧａＮ−ＨＥＭＴの前記第１のＧａＮ主電極は、前記第３の導電パターン部を介して高電圧側端子に電気的に接続され、前記第２のＭＯＳ−ＦＥＴの前記第４のＭＯＳ主電極は、前記第５の導電パターン部を介して低電圧側端子に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記絶縁基板は、平面視して前記高電圧側端子と前記低電圧側端子が突き出る第１の基板辺と、前記第１の基板辺に対向する第２の基板辺とを有し、
前記第１のＧａＮ−ＨＥＭＴは、前記第１の仮想線が前記第１の基板辺に対して平行になるように配置され、前記第２のＧａＮ−ＨＥＭＴは、前記第２の仮想線が前記第１の基板辺に対して斜めになるように配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の仮想線と前記第２の仮想線が交わる角度は、３０°以上、６０°以下であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１の仮想線と前記第２の仮想線が交わる角度は、４５°であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１のＧａＮ−ＨＥＭＴは、前記第１の辺と前記第２の辺を接続する第６の辺を有し、前記第４の導電パターン部は、前記第６の辺に対向する導電パターン辺を有し、
前記第１のＧａＮ−ＨＥＭＴの前記第１のＧａＮゲート電極は、接続部材を介して前記第４の導電パターン部に電気的に接続され、前記接続部材は、前記第６の辺および前記導電パターン辺に対して直交することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１のＭＯＳ−ＦＥＴは前記第１のＧａＮ−ＨＥＭＴの上に配置され、前記第２のＭＯＳ−ＦＥＴは前記第２のＧａＮ−ＨＥＭＴの上に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記バイパスコンデンサは、前記第１のＧａＮ−ＨＥＭＴ、前記第２のＧａＮ−ＨＥＭＴ、前記第１のＭＯＳ−ＦＥＴおよび前記第２のＭＯＳ−ＦＥＴとともに樹脂封止されていることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記絶縁基板の上に形成された第６の導電パターン部と、
前記絶縁基板の上に形成された第７の導電パターン部と、
前記絶縁基板の上に形成された第８の導電パターン部と、
前記絶縁基板の上に形成された第９の導電パターン部と、
第５のＧａＮ主電極、第６のＧａＮ主電極および第３のＧａＮゲート電極を有し、前記第６の導電パターン部の上に配置された第３のＧａＮ−ＨＥＭＴと、
第５のＭＯＳ主電極、第６のＭＯＳ主電極および第３のＭＯＳゲート電極を有し、前記第５のＭＯＳ主電極が前記第６のＧａＮ主電極に電気的に接続された第３のＭＯＳ−ＦＥＴと、
第７のＧａＮ主電極、第８のＧａＮ主電極および第４のＧａＮゲート電極を有し、前記第７の導電パターン部の上に配置された第４のＧａＮ−ＨＥＭＴと、
第７のＭＯＳ主電極、第８のＭＯＳ主電極および第４のＭＯＳゲート電極を有し、前記第７のＭＯＳ主電極が前記第８のＧａＮ主電極に電気的に接続された第４のＭＯＳ−ＦＥＴと、
前記第３のＧａＮ−ＨＥＭＴの前記第５のＧａＮ主電極は、前記第８の導電パターン部に電気的に接続され、前記第３のＭＯＳ−ＦＥＴの前記第６のＭＯＳ主電極は、前記第９の導電パターン部に電気的に接続され、前記第４のＧａＮ−ＨＥＭＴの前記第７のＧａＮ主電極は、前記第９の導電パターン部に電気的に接続され、前記第４のＭＯＳ−ＦＥＴの前記第８のＭＯＳ主電極は、前記第５の導電パターン部に電気的に接続され、
前記第１のＧａＮ−ＨＥＭＴと前記第３のＧａＮ−ＨＥＭＴは、前記第５の導電パターン部を挟んで対称に配置され、前記第２のＧａＮ−ＨＥＭＴと前記第４のＧａＮ−ＨＥＭＴは、前記第５の導電パターン部を挟んで対称に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
第３の電極および第４の電極を有する別のバイパスコンデンサをさらに備え、
前記第３の電極は前記第８の導電パターン部に電気的に接続され、前記第４の電極は前記第５の導電パターン部に電気的に接続され、
前記バイパスコンデンサと前記別のバイパスコンデンサは、前記第５の導電パターン部を挟んで対称に配置されていることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路を有する半導体装置に関する。
【背景技術】
【０００２】
電源電圧を所望の電圧に変換して出力する電源回路を有する半導体装置が知られている。電源回路には、インバータ、整流器、ＤＣ／ＤＣコンバータなどがある。このような半導体装置は、例えば、太陽光発電システムのパワーコンディショナやサーバ装置等に用いられる。半導体装置内の電源回路では、ハーフブリッジ回路やフルブリッジ回路が用いられる。これらの回路は、半導体スイッチング素子が縦続接続された構造を有する。【０００３】
近年、電源回路の電力変換効率を高めるべく、高速動作（例えば１００ＭＨｚ超）が可能なＧａＮ系半導体材料を用いた高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）（以下、単に「ＧａＮ−ＨＥＭＴ」ともいう。）をスイッチング素子に適用することが検討されている。【０００４】
なお、特許文献１には、ＧａＮ−ＨＥＭＴを用いたＬＥＤ駆動装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−０２９０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＧａＮ−ＨＥＭＴを電源回路に適用する場合、高速動作に伴って、電源回路の配線における寄生インダクタンスの影響が従来よりも格段に大きくなる。このため、電源回路の誤動作が引き起こされるおそれがある。【０００７】
そこで、本発明は、ＧａＮ−ＨＥＭＴを有する電源回路の誤動作を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、
絶縁基板と、
前記絶縁基板の上に形成された第１の導電パターン部と、
前記絶縁基板の上に形成された第２の導電パターン部と、
前記絶縁基板の上に形成された第３の導電パターン部と、
前記絶縁基板の上に形成された第４の導電パターン部と、
前記絶縁基板の上に形成された第５の導電パターン部と、
第１のＧａＮ主電極、第２のＧａＮ主電極および第１のＧａＮゲート電極を有し、前記第１の導電パターン部の上に配置された第１のＧａＮ−ＨＥＭＴと、
第１のＭＯＳ主電極、第２のＭＯＳ主電極および第１のＭＯＳゲート電極を有し、前記第１のＭＯＳ主電極が前記第２のＧａＮ主電極に電気的に接続された第１のＭＯＳ−ＦＥＴと、
第３のＧａＮ主電極、第４のＧａＮ主電極および第２のＧａＮゲート電極を有し、前記第２の導電パターン部の上に配置された第２のＧａＮ−ＨＥＭＴと、
第３のＭＯＳ主電極、第４のＭＯＳ主電極および第２のＭＯＳゲート電極を有し、前記第３のＭＯＳ主電極が前記第４のＧａＮ主電極に電気的に接続された第２のＭＯＳ−ＦＥＴと、
第１の電極および第２の電極を有するバイパスコンデンサと、を備え、
前記第１のＧａＮ−ＨＥＭＴの前記第１のＧａＮ主電極は、前記第３の導電パターン部に電気的に接続され、前記第１のＭＯＳ−ＦＥＴの前記第２のＭＯＳ主電極は、前記第４の導電パターン部に電気的に接続され、前記第２のＧａＮ−ＨＥＭＴの前記第３のＧａＮ主電極は、前記第４の導電パターン部に電気的に接続され、前記第２のＭＯＳ−ＦＥＴの前記第４のＭＯＳ主電極は、前記第５の導電パターン部に電気的に接続され、前記バイパスコンデンサの前記第１の電極は、前記第３の導電パターン部に電気的に接続され、前記第２の電極は、前記第５の導電パターン部に電気的に接続され、
前記第１のＧａＮ−ＨＥＭＴは、第１の辺と、前記第１の辺に対向する第２の辺とを有し、前記第２のＧａＮ−ＨＥＭＴは、第３の辺と、前記第３の辺に対向する第４の辺とを有し、
前記第１のＧａＮ−ＨＥＭＴの前記第１のＧａＮ主電極は、前記第１の辺に沿って設けられ、前記第２のＧａＮ−ＨＥＭＴの前記第３のＧａＮ主電極は、前記第３の辺に沿って設けられ、前記第１の辺に沿って延びる第１の仮想線と、前記第３の辺に沿って延びる第２の仮想線とが交わり、
前記第２のＧａＮ−ＨＥＭＴは、前記第３の辺と前記第４の辺を接続する第５の辺を有し、前記第５の導電パターン部は、前記第５の辺に対向する導電パターン辺を有し、
前記第２のＧａＮ−ＨＥＭＴの前記第２のＧａＮゲート電極は、接続部材を介して前記第５の導電パターン部に電気的に接続され、前記接続部材は、前記第５の辺および前記導電パターン辺に対して直交することを特徴とする。【０００９】
また、前記半導体装置において、
前記第１のＧａＮ−ＨＥＭＴおよび前記第２のＧａＮ−ＨＥＭＴは、ノーマリーオン型のトランジスタであり、前記第１のＭＯＳ−ＦＥＴおよび前記第２のＭＯＳ−ＦＥＴは、ノーマリーオフ型のトランジスタであるようにしてもよい。【００１０】
また、前記半導体装置において、
前記接続部材は、金属ワイヤーまたは接続子であるようにしてもよい。【００１１】
また、前記半導体装置において、
前記第１のＧａＮ−ＨＥＭＴの前記第１のＧａＮ主電極は、前記第３の導電パターン部を介して高電圧側端子に電気的に接続され、前記第２のＭＯＳ−ＦＥＴの前記第４のＭＯＳ主電極は、前記第５の導電パターン部を介して低電圧側端子に電気的に接続されているようにしてもよい。【００１２】
また、前記半導体装置において、
前記絶縁基板は、平面視して前記高電圧側端子と前記低電圧側端子が突き出る第１の基板辺と、前記第１の基板辺に対向する第２の基板辺とを有し、
前記第１のＧａＮ−ＨＥＭＴは、前記第１の仮想線が前記第１の基板辺に対して平行になるように配置され、前記第２のＧａＮ−ＨＥＭＴは、前記第２の仮想線が前記第１の基板辺に対して斜めになるように配置されているようにしてもよい。【００１３】
また、前記半導体装置において、
前記第１の仮想線と前記第２の仮想線が交わる角度は、３０°以上、６０°以下であるようにしてもよい。【００１４】
また、前記半導体装置において、
前記第１の仮想線と前記第２の仮想線が交わる角度は、４５°であるようにしてもよい。【００１５】
また、前記半導体装置において、
前記第１のＧａＮ−ＨＥＭＴは、前記第１の辺と前記第２の辺を接続する第６の辺を有し、前記第４の導電パターン部は、前記第６の辺に対向する導電パターン辺を有し、
前記第１のＧａＮ−ＨＥＭＴの前記第１のＧａＮゲート電極は、接続部材を介して前記第４の導電パターン部に電気的に接続され、前記接続部材は、前記第６の辺および前記導電パターン辺に対して直交するようにしてもよい。【００１６】
また、前記半導体装置において、
前記第１のＭＯＳ−ＦＥＴは前記第１のＧａＮ−ＨＥＭＴの上に配置され、前記第２のＭＯＳ−ＦＥＴは前記第２のＧａＮ−ＨＥＭＴの上に配置されているようにしてもよい。【００１７】
また、前記半導体装置において、
前記バイパスコンデンサは、前記第１のＧａＮ−ＨＥＭＴ、前記第２のＧａＮ−ＨＥＭＴ、前記第１のＭＯＳ−ＦＥＴおよび前記第２のＭＯＳ−ＦＥＴとともに樹脂封止されているようにしてもよい。【００１８】
また、前記半導体装置において、
前記絶縁基板の上に形成された第６の導電パターン部と、
前記絶縁基板の上に形成された第７の導電パターン部と、
前記絶縁基板の上に形成された第８の導電パターン部と、
前記絶縁基板の上に形成された第９の導電パターン部と、
第５のＧａＮ主電極、第６のＧａＮ主電極および第３のＧａＮゲート電極を有し、前記第６の導電パターン部の上に配置された第３のＧａＮ−ＨＥＭＴと、
第５のＭＯＳ主電極、第６のＭＯＳ主電極および第３のＭＯＳゲート電極を有し、前記第５のＭＯＳ主電極が前記第６のＧａＮ主電極に電気的に接続された第３のＭＯＳ−ＦＥＴと、
第７のＧａＮ主電極、第８のＧａＮ主電極および第４のＧａＮゲート電極を有し、前記第７の導電パターン部の上に配置された第４のＧａＮ−ＨＥＭＴと、
第７のＭＯＳ主電極、第８のＭＯＳ主電極および第４のＭＯＳゲート電極を有し、前記第７のＭＯＳ主電極が前記第８のＧａＮ主電極に電気的に接続された第４のＭＯＳ−ＦＥＴと、
前記第３のＧａＮ−ＨＥＭＴの前記第５のＧａＮ主電極は、前記第８の導電パターン部に電気的に接続され、前記第３のＭＯＳ−ＦＥＴの前記第６のＭＯＳ主電極は、前記第９の導電パターン部に電気的に接続され、前記第４のＧａＮ−ＨＥＭＴの前記第７のＧａＮ主電極は、前記第９の導電パターン部に電気的に接続され、前記第４のＭＯＳ−ＦＥＴの前記第８のＭＯＳ主電極は、前記第５の導電パターン部に電気的に接続され、
前記第１のＧａＮ−ＨＥＭＴと前記第３のＧａＮ−ＨＥＭＴは、前記第５の導電パターン部を挟んで対称に配置され、前記第２のＧａＮ−ＨＥＭＴと前記第４のＧａＮ−ＨＥＭＴは、前記第５の導電パターン部を挟んで対称に配置されているようにしてもよい。【００１９】
また、前記半導体装置において、
第３の電極および第４の電極を有する別のバイパスコンデンサをさらに備え、
前記第３の電極は前記第８の導電パターン部に電気的に接続され、前記第４の電極は前記第５の導電パターン部に電気的に接続され、
前記バイパスコンデンサと前記別のバイパスコンデンサは、前記第５の導電パターン部を挟んで対称に配置されているようにしてもよい。
【発明の効果】
【００２０】
本発明に係る半導体装置では、第１のＧａＮ−ＨＥＭＴの第１の辺に沿って延びる第１の仮想線と、第２のＧａＮ−ＨＥＭＴの第３の辺に沿って延びる第２の仮想線とが交わる。これにより、バイパスコンデンサ経路を短くすることができ、バイパスコンデンサ経路の寄生インダクタンスを低減することができる。これに加えて、本発明に係る半導体装置では、第２のＧａＮ−ＨＥＭＴの第２のＧａＮゲート電極と第５の導電パターン部とを電気的に接続する金属ワイヤーは、第２のＧａＮ−ＨＥＭＴの第５の辺および第５の導電パターン部の導電パターン辺に対して直交する。これにより、第２のＧａＮゲート電極が第５の導電パターン部に最短距離で接続され、当該金属ワイヤーを短くすることができる。よって、本発明によれば、ＧａＮ−ＨＥＭＴを有する電源回路の誤動作を抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係る半導体装置１の内部構成を示す平面図である。
【図２】本発明の実施形態に係る半導体装置１の外観を示す図である。
【図３】本発明の実施形態に係る半導体装置１の回路図である。
【図４】図１の拡大平面図である。
【図５】図４のＡ−Ａ線に沿う断面図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しつつ本発明の実施形態に係る半導体装置について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付す。
【００２３】
まず、本発明の実施形態に係る半導体装置１の回路構成について、図３を参照して説明する。図３に示すように、半導体装置１は、第１のハーフブリッジ回路および第２のハーフブリッジ回路を有する。第１のハーフブリッジ回路は、縦続接続されたＧａＮ−ＨＥＭＴ１０およびＭＯＳ−ＦＥＴ１５から構成されるハイサイドスイッチング部と、縦続接続されたＧａＮ−ＨＥＭＴ２０およびＭＯＳ−ＦＥＴ２５から構成されるローサイドスイッチ部とを含む。第２のハーフブリッジ回路は、縦続接続されたＧａＮ−ＨＥＭＴ３０およびＭＯＳ−ＦＥＴ３５から構成されるハイサイドスイッチング部と、縦続接続されたＧａＮ−ＨＥＭＴ４０およびＭＯＳ−ＦＥＴ４５から構成されるローサイドスイッチ部とを含む。半導体装置１は、例えばＤＣ／ＤＣコンバータ、整流器、インバータとして機能する。
【００２４】
図３に示すように、バイパスコンデンサ８０は端子Ｔ１と端子Ｔ７との間に設けられ、バイパスコンデンサ９０は端子Ｔ１１と端子Ｔ７との間に設けられている。バイパスコンデンサ８０は、ＧａＮ−ＨＥＭＴ１０のドレイン電極とＭＯＳ−ＦＥＴ２５のソース電極との間に設けられている。バイパスコンデンサ９０は、ＧａＮ−ＨＥＭＴ３０のドレイン電極とＭＯＳ−ＦＥＴ４５のソース電極との間に設けられている。このようにバイパスコンデンサ８０，９０が設けられることで、ノードＮ１からバイパスコンデンサ８０を経てノードＮ２に至る経路（バイパスコンデンサ経路Ｐ１）と、ノードＮ３からバイパスコンデンサ９０を経てノードＮ４に至る経路（バイパスコンデンサ経路Ｐ２）とが形成されている。バイパスコンデンサ８０，９０は、半導体装置１の電源電圧の変動を回避したり、各種ノイズを除去するために設けられている。
【００２５】
なお、バイパスコンデンサ８０，９０の静電容量は、例えば、当該バイパスコンデンサの耐圧がＧａＮ−ＨＥＭＴ１０，２０，３０，４０の耐圧よりも大きい範囲内で、できるだけ大きい値とする。
【００２６】
次に、半導体装置１の具体的構成について、図１および図２を参照して説明する。
【００２７】
半導体装置１は、絶縁基板２と、ＧａＮ−ＨＥＭＴ１０，２０，３０，４０（第１、第２、第３および第４のＧａＮ−ＨＥＭＴ）と、ＭＯＳ−ＦＥＴ１５，２５，３５，４５（第１、第２、第３および第４のＭＯＳ−ＦＥＴ）と、バイパスコンデンサ８０，９０と、樹脂封止部９５と、を備えている。図１に示すように、半導体装置１は、左右対称に構成されており、一方の側に第１のハーフブリッジ回路が形成され、他方の側に第２のハーフブリッジ回路が形成されている。
【００２８】
また、半導体装置１は、絶縁基板２上に形成された導電パターン部５１，５２，５３，５４，５５，５６，５７，５８，５９（第１、第２、第３、第４、第５、第６、第７、第８および第９の導電パターン部）と、導電パターン部６１，６２，６３，６４と、をさらに備えている。導電パターン部５１〜５９，６１〜６４は、例えば、絶縁基板２上の銅箔をパターニングすることにより形成されたものである。各導電パターン部の詳しい説明は後述する。
【００２９】
絶縁基板２は、絶縁材料からなり、例えば、放熱性の良いセラミック等の材料からなる。図１に示すように、絶縁基板２は、基板辺２ａ（第１の基板辺）と、この基板辺２ａに対向する基板辺２ｂ（第２の基板辺）を有する。基板辺２ａ，２ｂは、平面視して半導体装置１の各種端子が突き出る辺である。すなわち、端子Ｔ１，Ｔ４，Ｔ７，Ｔ１１，Ｔ１４は平面視して基板辺２ａから突き出ており、端子Ｔ２，Ｔ３，Ｔ５，Ｔ６，Ｔ１２，Ｔ１３，Ｔ１５，Ｔ１６は平面視して基板辺２ｂから突き出ている。なお、絶縁基板２の裏面には、ヒートシンク等の放熱体（図示せず）に接続される導電パターン部６５が裏面を被覆するように形成されている（図５参照）。
【００３０】
ＧａＮ−ＨＥＭＴ１０，２０，３０，４０は、窒化ガリウム（ＧａＮ）系の半導体材料を用いた高電子移動度トランジスタである。ＧａＮ−ＨＥＭＴ１０，２０，３０，４０は、ゲート電圧が０Ｖの場合でもチャネルが存在し、電流が流れるタイプ（いわゆるノーマリーオン型）のトランジスタである。
【００３１】
ＭＯＳ−ＦＥＴ１５，２５，３５，４５は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。ＭＯＳ−ＦＥＴ１５，２５，３５，４５は、いわゆるノーマリーオフ型のトランジスタである。
【００３２】
図１に示すように、バイパスコンデンサ８０は電極８１および電極８２を有し、バイパスコンデンサ９０は電極９１および電極９２を有する。バイパスコンデンサ８０，９０は、ＧａＮ−ＨＥＭＴ１０，２０，３０，４０、ＭＯＳ−ＦＥＴ１５，２５，３５，４５等の電子部品とともに樹脂封止部９５により樹脂封止されている。
【００３３】
半導体装置１は、外部の装置（ドライバ等のＩＣチップ、電源）と接続するための端子Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６をさらに備えている。これらの端子は、図１および図２において紙面から手前に飛び出すように設けられている。これらの端子のインナーリードおよび絶縁基板２の裏面以外の部分は、樹脂封止部９５により樹脂封止されている。なお、図２に示すように、半導体装置１には、取り付け用のネジを挿通させるための貫通孔Ｈ１，Ｈ２が設けられている。
【００３４】
ここで、半導体装置１の各端子の詳細について説明する。
【００３５】
端子Ｔ１，Ｔ１１は、電源（図示せず）の高電圧側に接続される端子（高電圧側端子）である。一方、端子Ｔ７は、電源の低電圧側（グランド）に接続される端子（低電圧側端子）である。なお、半導体装置１の電源回路が整流器として機能する場合、端子Ｔ１および端子Ｔ１１は出力側の負荷に接続される。
【００３６】
端子Ｔ２，Ｔ１２は、ハーフブリッジ回路のハイサイドスイッチに対するゲート信号を入力する端子である。端子Ｔ２はＭＯＳ−ＦＥＴ１５のゲート電極１８に電気的に接続され、端子Ｔ１２はＭＯＳ−ＦＥＴ３５のゲート電極３８に電気的に接続される。端子Ｔ５，Ｔ１５は、ハーフブリッジ回路のローサイドスイッチに対するゲート信号を入力する端子である。端子Ｔ５はＭＯＳ−ＦＥＴ２５のゲート電極２８に電気的に接続され、端子Ｔ１５はＭＯＳ−ＦＥＴ４５のゲート電極４８に電気的に接続される。これらの端子Ｔ２，Ｔ５，Ｔ１２，Ｔ１５は、電源回路を駆動するドライバ（図示せず）に電気的に接続される。
【００３７】
端子Ｔ３は、ＭＯＳ−ＦＥＴ１５とＧａＮ−ＨＥＭＴ２０間の電圧をモニタするための端子である。同様に、端子Ｔ１３は、ＭＯＳ−ＦＥＴ３５とＧａＮ−ＨＥＭＴ４０間の電圧をモニタするための端子である。端子Ｔ４は、第１のハーフブリッジ回路の出力電圧を出力する端子である。同様に、端子Ｔ１４は、第２のハーフブリッジ回路の出力電圧を出力する端子である。なお、半導体装置１の電源回路が整流器として機能する場合、端子Ｔ４と端子Ｔ１４の間には入力側の交流電源が接続される。
【００３８】
端子Ｔ６は、ＭＯＳ−ＦＥＴ２５と端子Ｔ７間の電圧をモニタするための端子である。同様に、端子Ｔ１６は、ＭＯＳ−ＦＥＴ４５と端子Ｔ７間の電圧をモニタするための端子である。
【００３９】
次に、ＧａＮ−ＨＥＭＴ１０，２０，３０，４０、およびＭＯＳ−ＦＥＴ１５，２５，３５，４５について詳しく説明する。
【００４０】
ＧａＮ−ＨＥＭＴ１０，２０，３０，４０は、横型構造を有するＮ型の半導体デバイスであり、上面にドレイン電極、ソース電極およびゲート電極が設けられている。例えば、ＧａＮ−ＨＥＭＴ２０は、図４および図５に示すように、ドレイン電極２１（第３のＧａＮ主電極）、ソース電極２２（第４のＧａＮ主電極）およびゲート電極２３（第２のＧａＮゲート電極）を有する。同様に、ＧａＮ−ＨＥＭＴ１０は、ドレイン電極１１（第１のＧａＮ主電極）、ソース電極（第２のＧａＮ主電極、図示せず）、およびゲート電極１３（第１のＧａＮゲート電極）を有する。ＧａＮ−ＨＥＭＴ３０は、ドレイン電極３１（第５のＧａＮ主電極）、ソース電極（第６のＧａＮ主電極、図示せず）、およびゲート電極３３（第３のＧａＮゲート電極）を有する。ＧａＮ−ＨＥＭＴ４０は、ドレイン電極４１（第７のＧａＮ主電極）、ソース電極（第８のＧａＮ主電極、図示せず）、およびゲート電極４３（第４のＧａＮゲート電極）を有する。
【００４１】
なお、ＧａＮ−ＨＥＭＴ１０，２０，３０，４０は、縦型構造であってもよい。この場合、ＧａＮ−ＨＥＭＴ１０を例に言えば、ＧａＮ−ＨＥＭＴ１０の裏面に設けられたドレイン電極がはんだを介して導電パターン部５１に接続され、導電パターン部５１と導電パターン部５３は連結され、一体の導電パターン部として構成される。ＧａＮ−ＨＥＭＴ２０の場合も同様に、ＧａＮ−ＨＥＭＴ２０の裏面に設けられたドレイン電極がはんだを介して導電パターン部５２に接続され、導電パターン部５２と導電パターン部５５が連結される。
【００４２】
ＭＯＳ−ＦＥＴ１５，２５，３５，４５は、縦型構造を有するＮ型の半導体デバイスであり、上面にソース電極およびゲート電極が設けられ、下面にドレイン電極が設けられている。例えば、ＭＯＳ−ＦＥＴ２５は、図４および図５に示すように、ドレイン電極２６（第３のＭＯＳ主電極）、ソース電極２７（第４のＭＯＳ主電極）およびゲート電極２８（第２のＭＯＳゲート電極）を有する。同様に、ＭＯＳ−ＦＥＴ１５は、ドレイン電極（第１のＭＯＳ主電極、図示せず）、ソース電極１７（第２のＭＯＳ主電極）およびゲート電極１８（第１のＭＯＳゲート電極）を有する。ＭＯＳ−ＦＥＴ３５は、ドレイン電極（第５のＭＯＳ主電極、図示せず）、ソース電極３７（第６のＭＯＳ主電極）およびゲート電極３８（第３のＭＯＳゲート電極）を有する。ＭＯＳ−ＦＥＴ４５は、ドレイン電極（第７のＭＯＳ主電極、図示せず）、ソース電極４７（第８のＭＯＳ主電極）およびゲート電極４８（第４のＭＯＳゲート電極）を有する。
【００４３】
図５に示すように、ＭＯＳ−ＦＥＴ２５のドレイン電極２６がＧａＮ−ＨＥＭＴ２０のソース電極２２に電気的に接続されるように、ＭＯＳ−ＦＥＴ２５はＧａＮ−ＨＥＭＴ２０の上に配置されている。ＭＯＳ−ＦＥＴ２５と同様に、ＭＯＳ−ＦＥＴ１５，３５，４５はそれぞれ、ＧａＮ−ＨＥＭＴ１０，３０，４０の上に配置されている。すなわち、ＭＯＳ−ＦＥＴ１５のドレイン電極はＧａＮ−ＨＥＭＴ１０のソース電極にはんだを介して電気的に接続され、ＭＯＳ−ＦＥＴ３５のドレイン電極はＧａＮ−ＨＥＭＴ３０のソース電極にはんだを介して電気的に接続され、ＭＯＳ−ＦＥＴ４５のドレイン電極はＧａＮ−ＨＥＭＴ４０のソース電極にはんだを介して電気的に接続されている。
【００４４】
ＧａＮ−ＨＥＭＴ１０のドレイン電極１１は、金属ワイヤー３を介して導電パターン部５３に電気的に接続されている。そして、ドレイン電極１１は、導電パターン部５３を介して高電圧側端子（端子Ｔ１）に電気的に接続されている。ＧａＮ−ＨＥＭＴ１０のソース電極（図示せず）は、ＭＯＳ−ＦＥＴ１５のドレイン電極にはんだを介して接続されている。ＧａＮ−ＨＥＭＴ１０のゲート電極１３は、金属ワイヤー５を介して導電パターン部５４に電気的に接続されている。そして、このゲート電極１３は、導電パターン部５４を介してＭＯＳ−ＦＥＴ１５のソース電極１７に電気的に接続されている。
【００４５】
ＧａＮ−ＨＥＭＴ２０のドレイン電極２１は、金属ワイヤー３を介して導電パターン部５４に電気的に接続されている。ＧａＮ−ＨＥＭＴ２０のソース電極は、ＭＯＳ−ＦＥＴ２５のドレイン電極にはんだを介して接続されている。ＧａＮ−ＨＥＭＴ２０のゲート電極２３は、金属ワイヤー６を介して導電パターン部５５に電気的に接続されている。そして、このゲート電極２３は、導電パターン部５５を介してＭＯＳ−ＦＥＴ２５のソース電極２７に電気的に接続されている。
【００４６】
ＧａＮ−ＨＥＭＴ３０のドレイン電極３１は、金属ワイヤー３を介して導電パターン部５８に電気的に接続されている。ＧａＮ−ＨＥＭＴ２０のソース電極は、ＭＯＳ−ＦＥＴ３５のドレイン電極にはんだを介して接続されている。ＧａＮ−ＨＥＭＴ３０のゲート電極３３は、金属ワイヤー７を介して導電パターン部５９に電気的に接続されている。そして、ゲート電極３３は、導電パターン部５９を介してＭＯＳ−ＦＥＴ３５のソース電極３７に電気的に接続されている。
【００４７】
ＧａＮ−ＨＥＭＴ４０のドレイン電極４１は、金属ワイヤー３を介して導電パターン部５９に電気的に接続されている。ＧａＮ−ＨＥＭＴ４０のソース電極は、ＭＯＳ−ＦＥＴ４５のドレイン電極にはんだを介して接続されている。ＧａＮ−ＨＥＭＴ４０のゲート電極４３は、金属ワイヤー８を介して導電パターン部５５に電気的に接続されている。そして、ゲート電極４３は、導電パターン部５５を介してＭＯＳ−ＦＥＴ４５のソース電極４７に電気的に接続されている。
【００４８】
ＭＯＳ−ＦＥＴ１５のソース電極１７は、金属ワイヤー３を介して導電パターン部５４に電気的に接続されている。ＭＯＳ−ＦＥＴ１５のゲート電極１８は、金属ワイヤー３を介して導電パターン部６１に電気的に接続されている。
【００４９】
ＭＯＳ−ＦＥＴ２５のソース電極２７は、金属ワイヤー３を介して導電パターン部５５に電気的に接続されている。このソース電極２７は、導電パターン部５５を介して低電圧側端子（端子Ｔ７）に電気的に接続されている。ＭＯＳ−ＦＥＴ２５のゲート電極２８は、金属ワイヤー３を介して導電パターン部６２に電気的に接続されている。
【００５０】
ＭＯＳ−ＦＥＴ３５のソース電極３７は、金属ワイヤー３を介して導電パターン部５９に電気的に接続されている。ＭＯＳ−ＦＥＴ３５のゲート電極３８は、金属ワイヤー３を介して導電パターン部６３に電気的に接続されている。
【００５１】
ＭＯＳ−ＦＥＴ４５のソース電極４７は、金属ワイヤー３を介して導電パターン部５５に電気的に接続されている。ＭＯＳ−ＦＥＴ４５のゲート電極４８は、金属ワイヤー３を介して導電パターン部６４に電気的に接続されている。
【００５２】
なお、金属ワイヤー３は、アルミニウム線（Ａｌ線）であるが、他の金属材料からなるものであってもよい。金属ワイヤー５，６，７，８についても、本実施形態では、アルミニウム線（Ａｌ線）としているが、他の金属材料からなるものを用いてもよい。金属ワイヤー５，６，７，８の材料は、ゲート電極１３，２３，３３，４３の材料に合わせてもよい。
【００５３】
なお、半導体スイッチング部と導電パターン部とを電気的に接続するために、金属ワイヤーに代えて、導電性の板材からなる接続子を用いてもよい。
【００５４】
次に、図１を参照して、半導体装置１の各導電パターン部について詳しく説明する。
【００５５】
導電パターン部５１，５２，５３，５４，５５，６１，６２は、第１のハーフブリッジ回路を構成するための導電パターン部である。導電パターン部５５，５６，５７，５８，５９，６３，６４は、第２のハーフブリッジ回路を構成するための導電パターン部である。導電パターン部５５は、第１のハーフブリッジ回路と第２のハーフブリッジ回路に共用される。また、図１に示すように、導電パターン部５５は左右対称な形状に形成されている。
【００５６】
導電パターン部５１は、ＧａＮ−ＨＥＭＴ１０を実装するための導電パターン部である。同様に、導電パターン部５２は、ＧａＮ−ＨＥＭＴ２０を実装するための導電パターン部である。導電パターン部５６は、ＧａＮ−ＨＥＭＴ３０を実装するための導電パターン部である。導電パターン部５７は、ＧａＮ−ＨＥＭＴ４０を実装するための導電パターン部である。
【００５７】
本実施形態では、導電パターン部５１，５２，５６，５７は、図１に示すように、ＧａＮ−ＨＥＭＴ１０，２０，３０，４０の形状に合わせて平面視で略四角形状に形成されている。ＧａＮ−ＨＥＭＴ１０は導電パターン部５１の上に配置され、ＧａＮ−ＨＥＭＴ２０は導電パターン部５２の上に配置され、ＧａＮ−ＨＥＭＴ３０は導電パターン部５６の上に配置され、ＧａＮ−ＨＥＭＴ４０は導電パターン部５７の上に配置されている。
【００５８】
導電パターン部５３には、ＧａＮ−ＨＥＭＴ１０のドレイン電極１１が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１およびバイパスコンデンサ８０の電極８１がはんだを介して接続されている。同様に、導電パターン部５８には、ＧａＮ−ＨＥＭＴ３０のドレイン電極３１が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１１およびバイパスコンデンサ９０の電極９１がはんだを介して接続されている。
【００５９】
導電パターン部５４は、第１のハーフブリッジ回路のハイサイドスイッチ（ＧａＮ−ＨＥＭＴ１０とＭＯＳ−ＦＥＴ１５）とローサイドスイッチ（ＧａＮ−ＨＥＭＴ２０とＭＯＳ−ＦＥＴ２５）を電気的に接続する。また、導電パターン部５４には、端子Ｔ３およびＴ４がはんだを介して電気的に接続されている。また、導電パターン部５４には、ＧａＮ−ＨＥＭＴ１０のゲート電極１３に一端が接続された金属ワイヤー５の他端が接続されている。
【００６０】
同様に、導電パターン部５９は、第２のハーフブリッジ回路のハイサイドスイッチ（ＧａＮ−ＨＥＭＴ３０とＭＯＳ−ＦＥＴ３５）とローサイドスイッチ（ＧａＮ−ＨＥＭＴ４０とＭＯＳ−ＦＥＴ４５）を電気的に接続する。また、導電パターン部５９には、端子Ｔ１３および端子Ｔ１４がはんだを介して電気的に接続されている。また、導電パターン部５９には、ＧａＮ−ＨＥＭＴ３０のゲート電極３３に一端が接続された金属ワイヤー７の他端が接続されている。
【００６１】
導電パターン部５５には、バイパスコンデンサ８０の電極８２がはんだを介して電気的に接続され、ＭＯＳ−ＦＥＴ２５のソース電極２７が金属ワイヤー３を介して電気的に接続される。さらに、導電パターン部５５には、バイパスコンデンサ９０の電極９２がはんだを介して電気的に接続され、ＭＯＳ−ＦＥＴ４５のソース電極４７が金属ワイヤー３を介して電気的に接続される。また、導電パターン部５５には、端子Ｔ６，Ｔ７およびＴ１６がはんだを介して電気的に接続されている。
【００６２】
図１に示すように、導電パターン部５５には、ＧａＮ−ＨＥＭＴ２０のゲート電極２３が金属ワイヤー６を介して電気的に接続され、ＧａＮ−ＨＥＭＴ４０のゲート電極４３が金属ワイヤー８介して電気的に接続されている。
【００６３】
導電パターン部６１は、ＭＯＳ−ＦＥＴ１５のゲート電極１８と端子Ｔ２を電気的に接続するための導電パターン部である。この導電パターン部６１には、ゲート電極１８が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ２がはんだを介して電気的に接続される。同様に、導電パターン部６３は、ＭＯＳ−ＦＥＴ３５のゲート電極３８と端子Ｔ１２を電気的に接続するための導電パターン部である。この導電パターン部６３には、ゲート電極３８が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１２がはんだを介して電気的に接続される。
【００６４】
導電パターン部６２は、ＭＯＳ−ＦＥＴ２５のゲート電極２８と端子Ｔ５を電気的に接続するための導電パターン部である。この導電パターン部６２には、ゲート電極２８が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ５がはんだを介して電気的に接続される。同様に、導電パターン部６４は、ＭＯＳ−ＦＥＴ４５のゲート電極４８と端子Ｔ１５を電気的に接続するための導電パターン部である。この導電パターン部６４には、ゲート電極４８が金属ワイヤー３を介して電気的に接続されるとともに、端子Ｔ１５がはんだを介して電気的に接続される。
【００６５】
次に、ＧａＮ−ＨＥＭＴ１０とＧａＮ−ＨＥＭＴ２０の配置関係について説明する。
【００６６】
図４に示すように、ＧａＮ−ＨＥＭＴ１０およびＧａＮ−ＨＥＭＴ２０は、平面視して略四角形状である。ＧａＮ−ＨＥＭＴ１０は、辺Ｓ１（第１の辺）と、この辺Ｓ１に対向する辺Ｓ２（第２の辺）を有する。本実施形態では、辺Ｓ１と辺Ｓ２は略平行である。同様に、ＧａＮ−ＨＥＭＴ２０は、辺Ｓ３（第３の辺）と、この辺Ｓ３に対向する辺Ｓ４（第４の辺）を有する。本実施形態では、辺Ｓ３と辺Ｓ４は略平行である。
【００６７】
ＧａＮ−ＨＥＭＴ１０のドレイン電極１１は辺Ｓ１に沿って設けられている。また、ＭＯＳ−ＦＥＴ１５のソース電極１７は辺Ｓ２に沿って設けられている。ＧａＮ−ＨＥＭＴ２０のドレイン電極２１は辺Ｓ３に沿って設けられている。また、ＭＯＳ−ＦＥＴ２５のソース電極２７は辺Ｓ４に沿って設けられている。
【００６８】
半導体装置１においては、図４に示すように、辺Ｓ１に沿って延びる仮想線Ｌ１と、辺Ｓ３に沿って延びる仮想線Ｌ２とが交わる。換言すれば、仮想線Ｌ１と仮想線Ｌ２は平行ではない。これにより、ＧａＮ−ＨＥＭＴ１０とＧａＮ−ＨＥＭＴ２０が平行配置される場合（すなわち、仮想線Ｌ１と仮想線Ｌ２が平行の場合）に比べてバイパスコンデンサ経路Ｐ１を短くすることができ、バイパスコンデンサ経路Ｐ１の寄生インダクタンスを低減することができる。
【００６９】
なお、仮想線Ｌ１と仮想線Ｌ２が交わる角度θが大きいほどバイパスコンデンサ経路Ｐ１の長さが短くなり、寄生インダクタンスが抑制される。しかしながら、一方で、ＭＯＳ−ＦＥＴ１５のソース電極１７およびＧａＮ−ＨＥＭＴ２０のドレイン電極２１間の経路の長さが長くなるため、当該経路の寄生インダクタンスが大きくなってしまい、電源回路の誤動作の原因となる。このような事情を考慮すると、仮想線Ｌ１と仮想線Ｌ２が交わる角度θは、３０°以上、１３５°以下であることが好ましく、３０°以上、６０°以下であることがさらに好ましい。本実施形態では、角度θは略４５°である。
【００７０】
本実施形態では、図１に示すように、ハイサイドスイッチ側のＧａＮ−ＨＥＭＴ１０は、仮想線Ｌ１が絶縁基板２の基板辺２ａに対して略平行になるように配置され、ローサイドスイッチ側のＧａＮ−ＨＥＭＴ２０は、仮想線Ｌ２が絶縁基板２の基板辺２ａに対して斜めになるように配置されている。これにより、絶縁基板２の上側中央領域におけるスペースの確保が容易となる。すなわち、導電パターン部５５のうち、ＭＯＳ−ＦＥＴ２５のソース電極２７に接続された金属ワイヤー３が導電パターン部５５に接続される領域の幅広化を図ることができる。その結果、バイパスコンデンサ経路Ｐ１の寄生インダクタンスを低減することができる。
【００７１】
なお、本実施形態では、図１に示すように、半導体装置１は左右対称の構成を有している。すなわち、ＧａＮ−ＨＥＭＴ１０とＧａＮ−ＨＥＭＴ２０は、導電パターン部５５を挟んで対称に配置され、ＧａＮ−ＨＥＭＴ２０とＧａＮ−ＨＥＭＴ４０は、導電パターン部５５を挟んで対称に配置されている。バイパスコンデンサ８０とバイパスコンデンサ９０も、導電パターン部５５を挟んで対称に配置されている。そして、導電パターン部５５が２つのハーフブリッジ回路で共用されている。このように半導体装置１が左右対称に構成されることで、導電パターン部５５を幅広とすることができ、バイパスコンデンサ経路Ｐ１，Ｐ２の寄生インダクタンスをさらに低減することができる。
【００７２】
図４に示すように、ＧａＮ−ＨＥＭＴ２０は、辺Ｓ３と辺Ｓ４を接続する辺Ｓ５（第５の辺）を有する。導電パターン部５５は、辺Ｓ５に対向する導電パターン辺５５Ｓを有する。
【００７３】
図４に示すように、ＧａＮ−ＨＥＭＴ２０のゲート電極２３は、金属ワイヤー６を介して導電パターン部５５に電気的に接続されている。金属ワイヤー６は、ＧａＮ−ＨＥＭＴ２０の辺Ｓ５、および導電パターン部５５の導電パターン辺５５Ｓに対して直交している。これにより、ゲート電極２３が導電パターン部５５に最短距離で接続され、金属ワイヤー６を短くすることができる。なお、本願において、「直交」の用語は、厳密に９０°で交わる場合だけでなく、製造上の公差や誤差を許容する趣旨で、実質的に直交する場合も含む。
【００７４】
本実施形態では、ＧａＮ−ＨＥＭＴ４０のゲート電極４３と導電パターン部５５を電気的に接続する金属ワイヤー８についても、金属ワイヤー６と同様にして、長さが最短になるように構成されている。
【００７５】
なお、金属ワイヤー５，６，７，８に代えて、接続子を用いる場合も同様である。例えば金属ワイヤー６に代えて接続子を用いる場合、ＧａＮ−ＨＥＭＴ２０のゲート電極２３は、接続子を介して導電パターン部５５に電気的に接続され、この接続子はＧａＮ−ＨＥＭＴ２０の辺Ｓ５、および導電パターン部５５の導電パターン辺５５Ｓに対して直交する。したがって、一般的に言えば、金属ワイヤーや接続子等の接続部材は、ＧａＮ−ＨＥＭＴ２０の辺Ｓ５、および導電パターン部５５の導電パターン辺５５Ｓに対して直交するように設けられる。
【００７６】
以上説明したように、本実施形態の半導体装置１においては、ＧａＮ−ＨＥＭＴ１０とＧａＮ−ＨＥＭＴ２０は仮想線Ｌ１と仮想線Ｌ２が交わるように絶縁基板２上に配置される。これにより、バイパスコンデンサ経路Ｐ１を短くすることができ、バイパスコンデンサ経路Ｐ１の寄生インダクタンスを低減することができる。さらに、半導体装置１では、ＧａＮ−ＨＥＭＴ２０のゲート電極２３と導電パターン部５５を電気的に接続する金属ワイヤー６がＧａＮ−ＨＥＭＴ２０の辺Ｓ５および導電パターン部５５の導電パターン辺５５Ｓに略直交する。これにより、ＧａＮ−ＨＥＭＴ２０のゲート電極２３が導電パターン部５５に金属ワイヤー６により最短距離で接続される。このようにして金属ワイヤー６を短くすることにより、金属ワイヤー６の寄生インダクタンスを抑制することができる。本実施形態では、バイパスコンデンサ経路Ｐ１の長さ、および金属ワイヤー６の長さの両方の短縮を図ることにより、ＧａＮ−ＨＥＭＴ２０の誤動作を抑制できる。よって、本実施形態によれば、ＧａＮ−ＨＥＭＴを有する電源回路の誤動作を抑制することができる。
【００７７】
以上、本実施形態に係る半導体装置について説明した。なお、本発明に係る半導体装置は、上述したハーフブリッジ回路に限られず、縦続接続された半導体スイッチング素子を有するものであれば、フルブリッジ回路やプッシュプル回路等の他の構成の電源回路に適用することも可能である。
【００７８】
なお、ＧａＮ−ＨＥＭＴ１０についても、ゲート電極１３は、導電パターン部５４に金属ワイヤー５で電気的に接続され、この金属ワイヤー５は長さが最短になるように設けられていてもよい。すなわち、図４に示すように、金属ワイヤー５は、辺Ｓ１および辺Ｓ２を接続する辺Ｓ６、および辺Ｓ６に対向する導電パターン辺５４Ｓに直交するように設けられていてもよい。これにより、電源回路の誤動作をさらに抑制することができる。
【００７９】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
【符号の説明】
【００８０】
１  半導体装置
２  絶縁基板
２ａ，２ｂ  基板辺
３，５，６，７，８  金属ワイヤー
１０，２０，３０，４０  ＧａＮ−ＨＥＭＴ
１１，２１，３１，４１  ドレイン電極
２２  ソース電極
１３，２３，３３，４３  ゲート電極
１５，２５，３５，４５  ＭＯＳ−ＦＥＴ
２６  ドレイン電極
１７，２７，３７，４７  ソース電極
１８，２８，３８，４８  ゲート電極
５１，５２，５３，５４，５５，５６，５７，５８，５９，６１，６２，６３，６４，６５  導電パターン部
５４Ｓ，５５Ｓ  導電パターン辺
８０，９０  バイパスコンデンサ
８１，８２，９１，９２  電極
９５  樹脂封止部
Ｈ１，Ｈ２  貫通孔
Ｌ１，Ｌ２  仮想線
Ｎ１，Ｎ２，Ｎ３，Ｎ４  ノード
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６  辺
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６  端子
【要約】
【課題】ＧａＮ−ＨＥＭＴを有する電源回路の誤動作を抑制する。
【解決手段】実施形態の半導体装置１は、絶縁基板２と、前記絶縁基板の上に形成された導電パターン部５１，５２，５３，５４，５５と、導電パターン部５１の上に配置されたＧａＮ−ＨＥＭＴ１０と、導電パターン部５２の上に配置されたＧａＮ−ＨＥＭＴ２０と、を備え、ＧａＮ−ＨＥＭＴ１０の仮想線Ｌ１およびＧａＮ−ＨＥＭＴ２０の仮想線Ｌ２が交わり、ＧａＮ−ＨＥＭＴ２０のＧａＮゲート電極２３は金属ワイヤー６を介して導電パターン部５５に電気的に接続され、金属ワイヤー６はＧａＮ−ＨＥＭＴ２０の辺Ｓ５および導電パターン部５５の導電パターン辺５５Ｓに対して直交する。【図１】
0006352556.tif 000002
【図２】
0006352556.tif 000003
【図３】
0006352556.tif 000004
【図４】
0006352556.tif 000005
【図５】
0006352556.tif 000006