(57)【特許請求の範囲】
【請求項１】
基準波から所定の位相をシフトさせた基準位相と対象波の対象位相との位相差を検出する位相差検出方法であって、
一定の時間間隔で第１のカウンタの第１のカウント値を増加させ、前記基準波の零点で前記第１のカウント値をリセットして、前記第１のカウンタから第１の波形を出力し、
前記所定の位相及び前記基準波の１周期分の前記第１のカウンタによる前記第１のカウント値に基づく値と、前記第１のカウンタから出力された前記第１の波形を比較して、第２の波形を出力し、
前記一定の時間間隔で第２のカウンタの第２のカウント値を増加させ、出力した前記第２の波形により前記第２のカウント値をリセットして、前記第２のカウンタから第３の波形を出力し、
前記第２のカウンタから出力された前記第３の波形に基づいて、前記基準位相が零点となる第４の波形を演算し、
演算した前記第４の波形を前記対象位相でサンプリングして、前記位相差を検出すること
を含むことを特徴とする位相差検出方法。
【請求項２】
前記基準波が正の場合は１にし、前記基準波が負の場合は０にして、前記基準波を第１のパルス波に変換することを含み、
前記第１のカウンタは、変換した前記第１のパルス波でリセットすること
を特徴とする請求項１に記載の位相差検出方法。
【請求項３】
前記対象波が正の場合は１にし、前記対象波が負の場合は０にして、前記対象波を第２のパルス波に変換することを含み、
前記位相差の検出は、変換した前記第２のパルス波で前記第４の波形をサンプリングして行うこと
を特徴とする請求項１又は請求項２に記載の位相差検出方法。
【請求項４】
基準波から所定の位相をシフトさせた基準位相と対象波の対象位相との位相差を検出する位相差検出器であって、
一定の時間間隔で第１のカウント値を増加させ、前記基準波の零点で前記第１のカウント値をリセットして第１の波形を出力する第１のカウンタと、
前記所定の位相及び前記基準波の１周期分の前記第１のカウンタによる前記第１のカウント値に基づく値と、前記第１のカウンタから出力された前記第１の波形を比較して、第２の波形を出力する比較手段と、
前記一定の時間間隔で第２のカウント値を増加させ、前記比較手段から出力された前記第２の波形により前記第２のカウント値をリセットして第３の波形を出力する第２のカウンタと、
前記第２のカウンタから出力された前記第３の波形に基づいて、前記基準位相が零点となる第４の波形を演算する波形演算手段と、
前記波形演算手段により演算された前記第４の波形を前記対象位相でサンプリングして、前記位相差を検出する位相差検出手段と
を備えることを特徴とする位相差検出器。
【請求項５】
基準波から所定の位相をシフトさせた基準位相と対象波の対象位相との位相差に基づいて、前記対象波の位相を制御する位相制御回路であって、
一定の時間間隔で第１のカウント値を増加させ、前記基準波の零点で前記第１のカウント値をリセットして第１の波形を出力する第１のカウンタと、
前記所定の位相及び前記基準波の１周期分の前記第１のカウンタによる前記第１のカウント値に基づく値と、前記第１のカウンタから出力された前記第１の波形を比較して、第２の波形を出力する比較手段と、
前記一定の時間間隔で第２のカウント値を増加させ、前記比較手段から出力された前記第２の波形により前記第２のカウント値をリセットして第３の波形を出力する第２のカウンタと、
前記第２のカウンタから出力された前記第３の波形に基づいて、前記基準位相が零点となる第４の波形を演算する波形演算手段と、
前記波形演算手段により演算された前記第４の波形を前記対象位相でサンプリングして、前記位相差を検出する位相差検出手段と、
前記位相差検出手段により検出された前記位相差に基づいて、前記対象波の位相を制御する位相制御手段と
を備えることを特徴とする位相制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相差を検出する方法に関する。
【背景技術】
【０００２】
一般に、位相を制御するために、ＰＬＬ(phase-locked loop)回路を用いることが知られている。ＰＬＬ回路は、基準信号と制御対象となる出力信号との位相差を検出することにより、出力信号の位相を制御する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば単相のＰＬＬ回路を構成する場合、位相差を検出するためにｄｑ軸変換などを行う位相シフト回路が必要となり、回路が複雑となる。
【０００５】
そこで、本発明の目的は、簡単な回路でＰＬＬ回路に適用可能な位相差検出方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態の観点に従った位相差検出方法は、基準波から所定の位相をシフトさせた基準位相と対象波の対象位相との位相差を検出する位相差検出方法であって、一定の時間間隔で第１のカウンタの第１のカウント値を増加させ、前記基準波の零点で前記第１のカウント値をリセットして、前記第１のカウンタから第１の波形を出力し、前記所定の位相及び前記基準波の１周期分の前記第１のカウンタによる前記第１のカウント値に基づく値と、前記第１のカウンタから出力された前記第１の波形を比較して、第２の波形を出力し、前記一定の時間間隔で第２のカウンタの第２のカウント値を増加させ、出力した前記第２の波形により前記第２のカウント値をリセットして、前記第２のカウンタから第３の波形を出力し、前記第２のカウンタから出力された前記第３の波形に基づいて、前記基準位相が零点となる第４の波形を演算し、演算した前記第４の波形を前記対象位相でサンプリングして、前記位相差を検出することを含む。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る位相差検出回路を適用したＰＬＬ回路の構成を示す構成図。
【図２】第１の実施形態に係るＰＬＬ回路における各波形を示す波形図。
【図３】本発明の第２の実施形態に係る位相差検出回路を適用したＰＬＬ回路の構成を示す構成図。
【図４】第２の実施形態に係るＰＬＬ回路における各波形を示す波形図。
【発明を実施するための形態】
【０００８】
以下図面を参照して、本発明の実施形態を説明する。
【０００９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る位相差検出回路１を適用したＰＬＬ回路１０の構成を示す構成図である。図２は、本実施形態に係るＰＬＬ回路１０における各波形を示す波形図である。なお、以降において、図面における同一部分には同一符号を付してその詳しい説明を省略し、異なる部分について主に述べる。
【００１０】
ＰＬＬ回路１０は、位相差検出回路１、比較器２、制御器３、加算器４、及び積分器５で構成される。
【００１１】
比較器２には、基準正弦波Ｗｒが入力される。基準正弦波Ｗｒは、例えば、正弦波の単相交流電圧である。なお、比較器２に入力される波形は、正弦波でなくてもよい。一定周期で繰り返される波形であれば、矩形波や三角波など、どのような波形でもよい。ただし、負から正になる零点が１周期に１回である必要があり、ノイズなどにより零点が複数回発生する場合は、フィルタにより波形を整える必要がある。
【００１２】
比較器２は、入力された基準正弦波Ｗｒの瞬時値が、０以上であれば１を出力し、０未満であれば０を出力する。即ち、比較器２に入力される瞬時値をａとし、比較器２の比較の基準値である０をｂとすると、ａ≧ｂが成り立つ場合は、比較器２は１を出力し、そうでない場合は、比較器２は０を出力する。これにより、比較器２は、図２に示すように、基準正弦波Ｗｒをパルス波形Ｗ１に変換する。パルス波形Ｗ１の立ち上がりエッジは、基準正弦波Ｗｒの０°（負から正になる零点）となる位相を示している。比較器２は、変換したパルス波形Ｗ１を位相差検出回路１に出力する。
【００１３】
位相差検出回路１には、比較器２から出力されたパルス波形Ｗ１及びＰＬＬ回路１０の制御対象となる対象波（例えば、正弦波）の位相θが入力される。位相差検出回路１は、基準となる基準正弦波Ｗｒ（又は、パルス波形Ｗ１）の位相から予め設定される任意の同期位相θｓ（−１８０°≦θｓ≦＋１８０°）分シフトさせた基準位相と位相θとの位相差Δθを演算する。同期位相θｓは、位相θと同期させる位相を、基準正弦波Ｗｒの位相からシフトする位相幅を示している。同期位相θｓが正の値の場合は、基準正弦波Ｗｒに対して遅れ位相を表し、同期位相θｓが負の値の場合は、基準正弦波Ｗｒに対して進み位相を表す。位相差検出回路１は、演算した位相差Δθを制御器３に出力する。
【００１４】
制御器３は、入力された位相差Δθに基づいて、ＰＩ制御(proportional-plus-integral control)をする。制御器３は、制御結果として演算された角周波数補正値ωｈを加算器４に出力する。制御器３の角周波数補正値ωｈにより、位相θが遅れている場合は、位相θの正弦波の周波数を上げるように制御し、位相θが進んでいる場合は、位相θの正弦波の周波数を下げるように制御する。
【００１５】
加算器４には、予め設定された基準角周波数ωｒ及び制御器３から出力された角周波数補正値ωｈが入力される。例えば、基準角周波数ωｒは、位相θを同期させる波形の平均的な周波数である。加算器４は、基準角周波数ωｒから角周波数補正値ωｈを加算して、角周波数ωを求める。加算器４は、演算した角周波数ωを積分器５に出力する。なお、加算器４をＰＬＬ回路１０に設けずに、制御器３から出力された角周波数補正値ωｈが積分器５に直接入力されるように構成してもよい。
【００１６】
積分器５は、加算器４から入力された角周波数ωを積分して、位相θを出力する。積分器５から出力された位相θは、位相差検出回路１に入力される。
【００１７】
次に、位相差検出回路１の構成について説明する。ここでは、同期位相θｓを９０°として主に説明するが、同期位相θｓが９０°以外の値でも同様である。
【００１８】
位相差検出回路１は、カウンタ１１、比較器１２、カウンタ１３、減算器１４、及びサンプル／ホールド回路１５で構成される。
【００１９】
カウンタ１１には、クロック信号Ｓｃ及び比較器２から出力されたパルス波形Ｗ１が入力される。クロック信号Ｓｃは、一定の時間間隔で発生する（１になる）信号である。例えば、クロック信号Ｓｃは、コンピュータに内蔵されているタイマから出力される信号である。カウンタ１１は、クロック信号Ｓｃにより、一定の時間間隔でカウント値を増加させる。カウント値は、カウンタ１１の出力となる。これにより、カウンタ１１の出力波形Ｗ２は、図２に示すように、スロープ状に増加する。パルス波形Ｗ１が０から１に変化すると、カウンタ１１は、カウント値をリセットする。即ち、カウンタ１１は、パルス波形Ｗ１の立ち上がりエッジでリセットされる。これにより、カウンタ１１の出力波形Ｗ２は０になる。生成された波形Ｗ２は、比較器１２に入力される。
【００２０】
比較器１２には、予め同期位相θｓに基づく基準値が設定されている。基準値は、カウンタ１１によるパルス波形Ｗ１（基準正弦波Ｗｒ）の１周期分のカウント値をＣｔとすると、Ｃｔ×（１８０°＋θｓ）／３６０°で求まる。同期位相θｓが９０°の場合、基準値は、０．７５×Ｃｔとなる。比較器１２は、カウンタ１１から入力された波形Ｗ２の瞬時値と基準値を比較して、図２に示す波形Ｗ３を生成する。比較器１２は、入力された波形Ｗ３の瞬時値が、基準値以上であれば１を出力し、基準値未満であれば０を出力する。生成されたパルス波形Ｗ３は、カウンタ１３に出力される。
【００２１】
カウンタ１３には、クロック信号Ｓｃ及び比較器１２から出力されたパルス波形Ｗ３が入力される。カウンタ１３は、カウンタ１１と同様に動作する。即ち、カウンタ１３の出力波形Ｗ４は、クロック信号Ｓｃによりスロープ状に増加し、パルス波形Ｗ３の立ち上がりエッジでリセットされる。これにより、カウンタ１３は、図２に示す波形Ｗ４を生成する。生成された波形Ｗ４は、減算器１４に出力される。
【００２２】
減算器１４には、カウンタ１３によるパルス波形Ｗ１（基準正弦波Ｗｒ）の１周期分のカウント値の２分の１の値（Ｃｔ／２）が予め設定されている。カウンタ１３による１周期分のカウント値は、カウンタ１１による１周期分のカウント値と同じである。減算器１４は、カウンタ１３から出力される波形Ｗ４から前述の予め設定された値を減算する。これにより、減算器１４は、図２に示す波形Ｗ５を生成する。ＰＬＬ回路１０は、このように生成された波形Ｗ５の零点に、制御対象の対象波の零点の位相が位置するように制御する。生成された波形Ｗ５は、サンプル／ホールド回路１５に出力される。
【００２３】
サンプル／ホールド回路１５には、減算器１４から出力される波形Ｗ５及び対象波の位相θが入力される。サンプル／ホールド回路１５は、位相θが０[ｒａｄ]のとき（位相θが負から正になる零点の位相のとき）に、波形Ｗ５の瞬時値をサンプリングして、ホールドする。これにより、サンプル／ホールド回路１５は、１周期に１回、サンプリングする。サンプル／ホールド回路１５は、このように演算処理された値を位相差Δθとして検出する。検出された位相差Δθは、制御器３に出力される。図２に示す位相θは、完全に同期している位相θを示しているため、位相差Δθは、常に０になっている。位相θの０[ｒａｄ]になるタイミングにズレが生じると、波形Ｗ５の零点と一致しなくなるため、位相差Δθは正の値になる。
【００２４】
本実施形態によれば、簡単な論理回路で構成された位相差検出回路１により、ＰＬＬにおける位相差Δθを検出することができる。
【００２５】
また、位相差検出回路１は、位相シフト回路などを用いなくても、単相のＰＬＬにおいても正確に位相差Δθを検出することができる。
【００２６】
さらに、位相差検出回路１は、一般的な位相検出回路では精度を確保することが困難な高い周波数のＰＬＬにおいても、高い精度の位相差Δθを検出することができる。
【００２７】
また、位相差検出回路１は、同期位相θｓを任意の位相に設定することができるため、位相差検出回路１を適用したＰＬＬは、制御対象となる対象波の位相θを任意の位相に同期させることができる。
【００２８】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る位相差検出回路１Ａを適用したＰＬＬ回路１０Ａの構成を示す構成図である。図４は、本実施形態に係るＰＬＬ回路１０Ａにおける各波形を示す波形図である。
【００２９】
ＰＬＬ回路１０Ａは、図１に示す第１の実施形態に係るＰＬＬ回路１０において、位相差検出回路１を位相差検出回路１Ａに代え、比較器２Ａを加え、インバータ２１の出力電圧Ｖｉを比較器２Ａを介して位相差検出回路１Ａに入力するように構成したものである。位相差検出回路１Ａは、第１の実施形態に係る位相差検出回路１のサンプル／ホールド回路１５をサンプル／ホールド回路１５Ａに代えたものである。その他は、第１の実施形態に係るＰＬＬ回路１０と同様である。
【００３０】
インバータ２１は、積分器５から出力される位相θで、単相交流電圧Ｖｉを出力する。インバータ２１の出力電圧Ｖｉは、比較器２Ａに追従正弦波Ｗｉとして入力される。追従正弦波Ｗｉは、位相を同期（追従）させる制御対象の対象波である。
【００３１】
比較器２Ａは、第１の実施形態で説明した比較器２と同じ構成である。即ち、比較器２Ａは、追従正弦波Ｗｉの瞬時値が０以上であれば１を出力し、０未満であれば０を出力する。これにより、比較器２Ａは、図４に示すパルス波形Ｗ６を生成する。生成されたパルス波形Ｗ６は、位相差検出回路１Ａのサンプル／ホールド回路１５Ａに出力される。
【００３２】
サンプル／ホールド回路１５Ａは、パルス波形Ｗ６が０から１に変化したときに、波形Ｗ５の瞬時値をサンプリングして、ホールドする。即ち、サンプル／ホールド回路１５Ａは、パルス波形Ｗ６の立ち上がりエッジで、サンプリング及びホールドを実行する。これにより、サンプル／ホールド回路１５Ａは、図４に示す位相差Δθを検出する。その他の点は、第１の実施形態に係るサンプル／ホールド回路１５と同様である。
【００３３】
本実施形態によれば、インバータ２１の出力電圧Ｖｉを追従正弦波Ｗｉとして用いることで、第１の実施形態と同様の作用効果を得ることができる。
【００３４】
また、ＰＬＬ回路１０Ａを設けることにより、インバータ２１の出力電圧Ｖｉを基準正弦波Ｗｒに対して任意の同期位相θｓ分シフトさせた位相に追従させるように制御することができる。例えば、基準正弦波Ｗｒを単相交流電圧にすることで、この単相交流電圧に対して任意の同期位相θｓ分シフトさせた位相と同期するように、インバータ２１の出力電圧を制御することができる。なお、基準正弦波Ｗｒ及び追従正弦波Ｗｉは、電圧に限らず、電流でもよいし、その他の要素の波形でもよい。
【００３５】
なお、各実施形態において、位相差Δθを検出するための演算は、演算結果として、同じ位相差Δθが検出されるのであれば、各種パラメータをどのように変更してもよい。例えば、同期位相θｓや基準正弦波Ｗｒの０°とする位相（実施形態では、負から正になる零点の位相）などの定義を変更しても、各種パラメータも変更することで、各実施形態と同様の構成にし、同様の作用効果を得ることができる。
【００３６】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３７】
１…位相差検出回路、２…比較器、３…制御器、４…加算器、５…積分器、１０…ＰＬＬ回路、１１…カウンタ、１２…比較器、１３…カウンタ、１４…減算器、１５…サンプル／ホールド回路。
【図１】
0006430274.tif 000002
【図２】
0006430274.tif 000003
【図３】
0006430274.tif 000004
【図４】
0006430274.tif 000005