(57)【特許請求の範囲】
【請求項１】
不揮発性メモリ装置の動作方法において、
前記不揮発性メモリ装置の内でＭ（３以上の整数）−ビット不揮発性メモリセルの第１部分から読み出されたＭページにエラー訂正動作を遂行する段階と、
アドレススクランブル再プログラミング技術を利用してエラー訂正されたデータの前記Ｍページを、前記不揮発性メモリ装置内のＭ−ビット不揮発性メモリセルの第２部分にプログラムする段階と、を含み、
前記アドレススクランブル再プログラミング技術は複数のプログラム状態の各々に複数のＭ−ビット不揮発性メモリセルをプログラミングし、その後に前記複数のプログラム状態の各々が変化しないように維持する
ことを特徴とする駆動方法。
【請求項２】
前記不揮発性メモリ装置は複数の不揮発性メモリチップを構成し、Ｍ−ビット不揮発性メモリセルの前記第１及び第２部分は前記不揮発性メモリ装置の内に同一であるか、或いは分離された不揮発性メモリチップに位置する請求項１に記載の駆動方法。
【請求項３】
前記アドレススクランブル再プログラミング技術は少なくともＭ−１回に複数のＭ−ビット不揮発性メモリセルをプログラミングすることを含む請求項１に記載の駆動方法。
【請求項４】
前記アドレススクランブル再プログラミング技術は
前記複数のＭ−ビット不揮発性メモリセルの閾値電圧は、変化させて、前記複数のＭ−ビット不揮発性メモリセルを再プログラミングすることを含む
ことを特徴とする請求項１に記載の駆動方法。
【請求項５】
前記アドレススクランブル再プログラミング技術は２Ｍ−１−２Ｍ−...−２Ｍプログラミングシークェンス或いは２Ｍ−２Ｍ−...２Ｍプログラミングシークェンスを利用してＭ−ビット不揮発性メモリセルのターゲットページにＭ回プログラミングすることを含む請求項４に記載の駆動方法。
【請求項６】
前記不揮発性メモリ装置内の不揮発性メモリの第１ブロックに連関されたページバッファへＭ−ビット不揮発性メモリセルのソースページから前記Ｍページのデータを読み出してから、前記エラー訂正動作を遂行する
ことを特徴とする請求項１に記載の駆動方法。
【請求項７】
前記ページバッファからエラー訂正回路へデータの前記Ｍページを順次的に伝送してから、前記エラー訂正動作を遂行する
ことを特徴とする請求項６に記載の駆動方法。
【請求項８】
前記不揮発性メモリ装置は少なくとも１つの不揮発性メモリチップを含み、前記ページバッファ及び前記エラー訂正回路は同一の前記不揮発性メモリチップに位置する請求項７に記載の駆動方法。
【請求項９】
前記不揮発性メモリ装置はシングル−ビット不揮発性メモリセルの不揮発性バッファメモリを含み、前記不揮発性バッファメモリへエラー訂正された前記Ｍページを伝送してから、前記プログラミングの処理が遂行される
ことを特徴とする請求項７に記載の駆動方法。
【請求項１０】
前記不揮発性バッファメモリから前記ページバッファへエラー訂正されたデータの前記Ｍページを読み出してから、前記プログラミングの処理が遂行される
ことを特徴とする請求項９に記載の駆動方法。
【請求項１１】
前記エラー訂正回路はメモリ制御器の内部に位置し、前記メモリ制御器はランダムアクセスバッファメモリを含み、エラー訂正されたデータの前記Ｍページを前記ランダムアクセスバッファメモリへ伝送し、その後に前記ページバッファへ伝送してから、前記プログラミングの処理が遂行される
ことを特徴とする請求項７に記載の駆動方法。
【請求項１２】
前記エラー訂正回路はランダムアクセスバッファメモリを含むメモリ制御器の内部に位置し、エラー訂正されたデータのＭページを前記エラー訂正回路から直接的に前記ページバッファへ伝送してから、前記プログラミングの処理が遂行される
ことを特徴とする請求項７に記載の駆動方法。
【請求項１３】
前記プログラミングは前記不揮発性バッファメモリから前記ページバッファへエラー訂正されたデータの前記Ｍページを複数回読み出すことを含む
ことを特徴とする請求項９に記載の駆動方法。
【請求項１４】
前記プログラミングは前記不揮発性バッファメモリから前記ページバッファへエラー訂正されたデータの前記Ｍページを読み出すことと同時に遂行される請求項９に記載の駆動方法。
【請求項１５】
不揮発性メモリ装置の駆動方法において、
不揮発性メモリ装置の内にＭ（３以上の整数）−ビット不揮発性メモリセルの第１部分からデータのＭページを読み出す段階と、
エラー訂正されたデータのＭページを発生するようにデータの前記Ｍページのエラー訂正動作を遂行する段階と、
前記エラー訂正された前記Ｍページを、前記不揮発性メモリ装置内の複数のシングル−ビット不揮発性メモリセルにプログラミングする段階と、
再プログラミング技術を利用して前記複数のシングル−ビット不揮発性メモリセル内にある前記エラー訂正されたデータの前記Ｍページを、前記不揮発性メモリ装置内のＭ−ビット不揮発性メモリセルの第２部分にプログラミングする段階と、を含み、
前記再プログラミング技術は、複数のプログラム状態の各々に前記第２部分の内に複数のＭ−ビット不揮発性メモリセルをプログラミングすることと、その後に、前記複数のＭ−ビット不揮発性メモリセルの閾値電圧は変化させるが、複数のプログラム状態の各々は変化しないように、少なくとも１回前記複数のＭ−ビット不揮発性メモリセルを再プログラミングすることを含む
ことを特徴とする駆動方法。
【請求項１６】
前記不揮発性メモリ装置は少なくとも１つの不揮発性メモリチップを含み、データの前記Ｍページをエラー訂正回路へ伝送してから前記エラー訂正動作が遂行され、
Ｍ−ビット不揮発性メモリセルの前記第１部分と前記エラー訂正回路とは同一の前記不揮発性メモリチップに位置する
ことを特徴とする請求項１５に記載の駆動方法。
【請求項１７】
前記不揮発性メモリ装置は少なくとも１つの不揮発性メモリチップ及びメモリ制御器を含み、データの前記Ｍページをエラー訂正回路へ伝送してから前記エラー訂正動作が遂行され、
前記エラー訂正回路は前記メモリ制御器の内部に位置する
ことを特徴とする請求項１５に記載の駆動方法。
【請求項１８】
前記不揮発性メモリ装置は少なくとも１つの不揮発性メモリチップを含み、Ｍ−ビット不揮発性メモリセルの前記第１部分と前記複数のシングル−ビット不揮発性メモリセルは同一であるか、或いは互に異なる不揮発性メモリチップに位置する請求項１５に記載の駆動方法。
【請求項１９】
不揮発性メモリ装置の駆動方法において、
不揮発性メモリ装置の内にＭ（３以上の整数）−ビット不揮発性メモリセルの第１部分からデータのＭページを読み出す段階と、
エラー訂正されたデータのＭページを発生するようにデータの前記Ｍページをエラー訂正する段階と、
エラー訂正された前記Ｍページを、不揮発性メモリ装置内の複数のシングル−ビット不揮発性メモリセルにプログラミングする段階と、
再プログラミング技術を利用して前記複数のシングル−ビット不揮発性メモリセル内にあるエラー訂正されたデータの前記Ｍページを、前記不揮発性メモリ装置内のＭ−ビット不揮発性メモリセルの第２部分にプログラミングする段階と、を含み、
前記再プログラミング技術は前記複数のシングル−ビット不揮発性メモリセル内にあるデータの前記Ｍページをページバッファへ反復的に伝送しながら、同時に、前記複数のシングル−ビット不揮発性メモリセルから伝送されたデータの同一の前記Ｍページを、前記Ｍ−ビット不揮発性メモリセルの前記第２部分にプログラミングすることを含む
ことを特徴とする駆動方法。
【請求項２０】
前記不揮発性メモリ装置は少なくとも１つの不揮発性メモリチップを含み、前記Ｍ−ビット不揮発性メモリセルの前記第１部分と前記複数のシングル−ビット不揮発性メモリセルは同一であるか、或いは他の不揮発性メモリチップに存在する請求項１９に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステム及びそれのブロック複写方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は大きく揮発性半導体メモリ装置（Ｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（Ｎｏｎ−ｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）とに区分され得る。揮発性半導体メモリ装置は読出し・書込みの速度が速いが、電源供給が切られれば、格納された内容が消えてしまう短所がある。反面に不揮発性半導体メモリ装置は電源供給が中断されても、その内容を保存する。したがって、不揮発性半導体メモリ装置は電源が供給されているのか否かに関わらず保存されなければならない内容を記憶させるのに使われる。
【０００３】
不揮発性半導体メモリ装置にはマスクＲＯＭ（Ｍａｓｋ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＭＲＯＭ）、プログラム可能であるＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＰＲＯＭ）、消去及びプログラム可能であるＲＯＭ（Ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＰＲＯＭ）、電気的に消去及びプログラム可能であるＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＥＰＲＯＭ）等がある。
【０００４】
不揮発性メモリ装置の代表的な例としてフラッシュメモリ装置がある。フラッシュメモリ装置はタブレット、コンピューター、携帯電話、ＰＤＡ、デジタルカメラ、カムコーダー、ボイスレコーダー、ＭＰ３プレーヤー、個人用携帯端末機（ＰＤＡ）、携帯用コンピューター（Ｈａｎｄｈｅｌｄ  ＰＣ）、ゲーム機、ファックス、スキャナー、プリンター等（以下、‘ホスト’と称する）のような情報機器の音声及び映像データ格納媒体として広く使用されている。
【０００５】
最近になってメモリ装置に対する高容量化要求の増加にしたがって、１つのメモリセルにマルチビットを格納するマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ：ＭＬＣ）又はマルチ−ビットメモリ装置が普遍化されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開２０１１／０１９４３４６号公報
【特許文献２】米国特許公開２０１１／０２０５８１７号公報
【特許文献３】米国特許公開２０１１／０２２２３４２号公報
【特許文献４】米国特許７，３７９，３３３号公報
【特許文献５】米国登録８，０２７，１９４号公報
【特許文献６】米国特許公開２０１１／００２０５８１号公報
【特許文献７】米国特許公開２０１１／００２２２３４号公報
【特許文献８】米国特許公開２００６／０１７９２１２号公報
【特許文献９】米国特許公開２０１１／００９９３２６号公報
【特許文献１０】米国特許７，０８５，１５４号公報
【特許文献１１】米国特許７，２２７，７７６号公報
【特許文献１２】米国特許７，３０４，８８６号公報
【特許文献１３】米国特許８，０４０，７２０号公報
【特許文献１４】米国特許公開２００９／０３１０４１５号公報
【特許文献１５】米国特許公開２０１０／００７８７０１号公報
【特許文献１６】米国特許公開２０１０／０１１７１４１号公報
【特許文献１７】米国特許公開２０１０／０１４０６８５号公報
【特許文献１８】米国特許公開２０１０／０２１３５２７号公報
【特許文献１９】米国特許公開２０１０／０２２４９２９号公報
【特許文献２０】米国特許公開２０１０／０３１５８７５号公報
【特許文献２１】米国特許公開２０１０／０３２２０００号公報
【特許文献２２】米国特許公開２０１１／００１３４５８号公報
【特許文献２３】米国特許公開２０１１／００１８０３６号公報
【特許文献２４】米国特許公開２０１０−００８２８９０号公報
【特許文献２５】米国特許公開２０１０−０３０６５８３号公報
【特許文献２６】米国特許７，０９２，３０８号公報号公報
【特許文献２７】米国特許公開２０１０／００１００４０号公報
【特許文献２８】米国特許公開２０１０／００６２７１５号公報
【特許文献２９】米国特許公開２０１０／０３０９２３７号公報
【特許文献３０】米国特許公開２０１０／０３１５３２５号公報
【特許文献３１】米国特許７，５０９，５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は新規なメモリシステム及びそれのブロック複写方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の実施形態による不揮発性メモリ装置の動作方法は、前記不揮発性メモリ装置の内でＭ（２以上の整数）−ビット不揮発性メモリセルの第１部分から読み出されたＭページにエラー訂正を遂行する段階と、アドレススクランブル再プログラミング技術を利用してエラー訂正されたデータの前記Ｍページを有するように前記不揮発性メモリ装置の内にＭ−ビット不揮発性メモリセルの第２部分をプログラムする段階と、を含む。
【０００９】
本発明の実施形態による不揮発性メモリ装置の駆動方法は、不揮発性メモリ装置の内にＭ（２以上の整数）−ビット不揮発性メモリセルの第１部分からデータのＭページを読み出す段階と、エラー訂正されたデータのＭページを発生するようにデータの前記Ｍページをエラー訂正する段階と、前記エラー訂正された前記Ｍページを有する前記不揮発性メモリ装置の内に複数のシングル−ビット不揮発性メモリセルにプログラミングする段階と、再プログラミング技術を利用して前記複数のシングル−ビット不揮発性メモリセルで前記エラー訂正されたデータの前記Ｍページを有する前記不揮発性メモリの内にＭ−ビット不揮発性メモリセルの第２部分をプログラミングする段階と、を含み、前記再プログラミング技術は、複数のプログラム状態の各々に前記第２部分の内に複数のＭ−ビット不揮発性メモリセルをプログラミングすることと、その後に複数のプログラム状態各々が変化しなく、維持されることと、を除外し、前記複数のＭ−ビット不揮発性メモリセルの閾値電圧は変化されるように少なくとも１回前記複数のＭ−ビット不揮発性メモリセルを再プログラミングすることを含む。
【００１０】
本発明の実施形態による不揮発性メモリ装置の駆動方法は、不揮発性メモリ装置の内にＭ（Ｍは２以上の整数）−ビット不揮発性メモリセルの第１部分からデータのＭページを読み出す段階と、前記エラー訂正されたデータのＭページを発生するようにデータの前記Ｍページをエラー訂正する段階と、エラー訂正されたデータの前記Ｍページを有する不揮発性メモリ装置の内に複数のシングル−ビット不揮発性メモリセルをプログラミングする段階と、再プログラミング技術を利用して前記複数のシングル−ビット不揮発性メモリセルにエラー訂正されたデータの前記Ｍページを有する前記不揮発性メモリ装置の内部にＭ−ビット不揮発性メモリセルの第２部分をプログラミングする段階と、含み、前記再プログラミング技術は前記複数のシングル−ビット不揮発性メモリセルにデータの前記Ｍページをページバッファへ反復的に伝送しながら、同時に、前記複数のシングル−ビット不揮発性メモリセルからデータの前記同一のＭページを有する前記第２部分で前記Ｍ−ビット不揮発性メモリセルをプログラミングすることを含む。
【発明の効果】
【００１１】
上述したように本発明によるメモリシステム及びそれのブロック複写方法は、再プログラミング方式を利用してブロック複写を遂行する。
【図面の簡単な説明】
【００１２】
【図１】本発明による再プログラミング方式に遂行されるプログラム動作を例示的に示す図面である。
【図２】図１に図示されたプログラム動作を概念的に説明するためのメモリシステムを例示的に示す図面である。
【図３】図２に図示された使用者データ領域を例示的に示す図面である。
【図４Ａ】図３に図示された使用者データ領域のいずれか１つのメモリセルに格納される３−ビットデータを例示的に示す閾値電圧散布である。
【図４Ｂ】図３に図示された使用者データ領域のいずれか１つのメモリセルに格納される３−ビットデータを例示的に示す閾値電圧散布である。
【図４Ｃ】図３に図示された使用者データ領域のいずれか１つのメモリセルに格納される３−ビットデータを例示的に示す閾値電圧散布である。
【図５】本発明の実施形態による使用者データ領域のプログラム動作の時アドレススクランブルリングを例示的に示す図面である。
【図６】本発明の実施形態による不揮発性メモリ装置のマージ動作を概念的に説明するための図面である。
【図７】図２に図示された不揮発性メモリ装置のブロック複写方法に対する第１実施形態を示す図面である。
【図８Ａ】図７に図示されたブロック複写方法を利用するメモリシステムに対する第１実施形態を示すブロック図である。
【図８Ｂ】図８Ａにメモリシステムで複写方法に対する他の実施形態を示すブロック図である。
【図８Ｃ】図８Ａにメモリシステムで複写方法に対するその他の実施形態を示すブロック図である。
【図９】図７に図示されたブロック複写方法を利用するメモリシステムに対する第２実施形態を示すブロック図である。
【図１０】図７に図示されたブロック複写方法を利用するメモリシステムに対する第３実施形態を示すブロック図である。
【図１１】図７に図示されたブロック複写方法を例示的に示すフローチャートである。
【図１２】図２に図示された不揮発性メモリ装置のブロック複写方法に対する第２実施形態を示す図面である。
【図１３】図１２に図示されたブロック複写方法を利用するメモリシステムに対する第１実施形態を示すブロック図である。
【図１４】図１２に図示されたブロック複写方法を利用するメモリシステムに対する第２実施形態を示すブロック図である。
【図１５】図１２に図示されたブロック複写方法を利用するメモリシステムに対する第３実施形態を示すブロック図である。
【図１６】図１２に図示されたブロック複写方法を例示的に示すフローチャートである。
【図１７】本発明による再プログラミング方式に遂行されるマルチ−ビットプログラム動作に対する他の実施形態を例示的に示す図面である。
【図１８】本発明による再プログラミング方式に遂行されるマルチ−ビットプログラム動作に対するその他の実施形態を例示的に示す図面である。
【図１９】マルチ−ビットプログラム動作を遂行するメモリシステムに対する他の実施形態でブロック複写方法を概念的に示す図面である。
【図２０】マルチ−ビットプログラム動作を遂行するメモリシステムに対するその他の実施形態でブロック複写方法を概念的に示す図面である。
【図２１】マルチ−ビットプログラム動作を遂行するメモリシステムに対するその他の実施形態でブロック複写方法を概念的に示す図面である。
【図２２】本発明によるブロック複写動作を遂行するＶＮＡＮＤを有するメモリシステムを例示的に示すブロック図である。
【図２３】図２２に図示されたＶＮＡＮＤのいずれか１つのブロックを例示的に示す図面である。
【図２４】本発明の多様な応用例を示す図面である。
【図２５】本発明の多様な応用例を示す図面である。
【図２６】本発明の多様な応用例を示す図面である。
【図２７】本発明の多様な応用例を示す図面である。
【図２８】本発明の多様な応用例を示す図面である。
【図２９】本発明の多様な応用例を示す図面である。
【図３０】本発明の多様な応用例を示す図面である。
【図３１】本発明の多様な応用例を示す図面である。
【図３２】本発明の多様な応用例を示す図面である。
【発明を実施するための形態】
【００１３】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付された図面を参照して説明する。
【００１４】
本発明は再プログラミング（ｒｅｐｒｏｇｒａｍｍｉｎｇ）方式に遂行されるマルチ−ビットプログラム動作を開示する。ここで、再プログラミング方式は、格納されるデータ値に対応する閾値電圧の散布の幅を狭くするように複数のプログラミングを遂行する。即ち、再プログラミング方式は、以前段階でプログラム完了された粗い（ｒｏｕｇｈ）閾値電圧散布を細密な（ｆｉｎｅ）閾値電圧散布に再びプログラムすることを意味する。再プログラミング方式によるさらに詳細なことは、本出願の出願人である三星電子から出願し、この出願の参考文献として結合された特許文献１〜３で説明される。
【００１５】
図１は本発明による再プログラミング方式に遂行されるプログラム動作を例示的に示す図面である。図１を参照すれば、３段階に遂行される再プログラミング方式（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）にしたがって、３−ビットプログラム動作が遂行される。
【００１６】
第１プログラミング（１ｓｔ  ＰＧＭ）は消去状態Ｅから８つの状態Ｅ、Ｐ１１〜Ｐ１７の中で３−ビットデータに対応するいずれか１つの状態にプログラムさせる。ここで、８つの状態Ｅ、Ｐ１１〜Ｐ１７は、図１に示したように、読出しマージン無しで互に隣接することができる。即ち、第１プログラミング（１ｓｔ  ＰＧＭ）は３−ビットデータを粗い（ｒｏｕｇｈ）プログラムする。
【００１７】
実施形態において、第１プログラミング（１ｓｔ  ＰＧＭ）はＩＳＰＰ（ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｒｏｇｒａｍｍｉｎｇ  ｐｕｌｓｅ）方式に遂行される。
【００１８】
実施形態において、第１プログラミング（１ｓｔ  ＰＧＭ）は検証動作の時、少なくとも１つのプログラム状態のみで検証動作を遂行できる。例えば、第１プログラミング（１ｓｔ  ＰＧＭ）は偶数プログラム状態Ｐ１２、Ｐ１４、Ｐ１６の検証動作を遂行し、奇数プログラム状態Ｐ１１、Ｐ１３、Ｐ１５、Ｐ１７の検証動作を遂行しないことがあり得る。即ち、偶数プログラム状態Ｐ１２、Ｐ１４、Ｐ１６のみが検証パスされれば、第１プログラミング（１ｓｔ  ＰＧＭ）が完了される。
【００１９】
第２プログラミング（２ｎｄ  ＰＧＭ）は第１プログラミング（１ｓｔ  ＰＧＭ）が完了された状態Ｐ１１〜Ｐ１７をさらに細密な状態Ｐ２１〜Ｐ２７に再プログラムする。ここで、状態Ｐ２１〜Ｐ２７は、図１に示したように、所定の読出しマージンを有するように隣接することができる。即ち、第２プログラミング（２ｎｄ  ＰＧＭ）は第１プログラミング（１ｓｔ  ＰＧＭ）でプログラムされた３−ビットデータを再プログラムする。例えば、第１プログラミング（１ｓｔ  ＰＧＭ）の状態Ｐ１１は第２プログラミングＰ２１状態に再プログラムされ、その結果として、第２プログラミング（２ｎｄ  ＰＧＭ）の状態Ｐ２１に対応する閾値電圧散布は、第１プログラミング（１ｓｔ  ＰＧＭ）の状態Ｐ１１に対応する閾値電圧散布より狭くなる。即ち、第２プログラミング（２ｎｄ  ＰＧＭ）の状態Ｐ２１を検証するための検証電圧ＶＲ２１が第１プログラミング（１ｓｔ  ＰＧＭ）の状態Ｐ１１を検証するための検証電圧ＶＲ１１より高い。
【００２０】
実施形態において、第２プログラミング（２ｎｄ  ＰＧＭ）はＩＳＰＰ方式に遂行される。
【００２１】
実施形態において、第２プログラミング（２ｎｄ  ＰＧＭ）は検証動作の時、全てプログラム状態に対する検証動作を遂行できる。全てプログラム状態Ｐ２１〜Ｐ２７の検証動作が検証パスされれば、第２プログラミング（２ｎｄ  ＰＧＭ）が完了される。
【００２２】
第３プログラム動作（３ｒｄ  ＰＧＭ）は第２プログラミング（２ｎｄ  ＰＧＭ）が完了された状態Ｐ２１〜Ｐ２７をさらに細密な状態Ｐ３１〜Ｐ３７に再プログラムする。ここで、状態Ｐ３１〜Ｐ３７は、図１に示したように、第２プログラミング（２ｎｄ  ＰＧＭ）の読出しマージンより大きい読出しマージンを有するように隣接することができる。即ち、第３プログラミング（３ｒｄ  ＰＧＭ）は第２プログラミング（２ｎｄ  ＰＧＭ）にプログラムされた３−ビットデータを再プログラムする。例えば、第２プログラミング（２ｎｄ  ＰＧＭ）の状態Ｐ２１は第３プログラミング（３ｒｄ  ＰＧＭ）の状態Ｐ３１に再プログラムされ、その結果として、第３プログラミング（３ｒｄ  ＰＧＭ）の状態Ｐ３１に対応する閾値電圧散布は、第２プログラミング（２ｎｄ  ＰＧＭ）の状態Ｐ２１に対応する閾値電圧散布より狭くなる。即ち、第３プログラミング（３ｒｄ  ＰＧＭ）の状態Ｐ３１を検証するための検証電圧ＶＲ３１が第２プログラミング（２ｎｄ  ＰＧＭ）の状態Ｐ２１を検証するための検証電圧ＶＲ２１より高い。
【００２３】
実施形態において、第３プログラミング（３ｒｄ  ＰＧＭ）はＩＳＰＰ方式に遂行される。
【００２４】
実施形態において、第３プログラミング（３ｒｄ  ＰＧＭ）は検証動作の時、全てプログラム状態に対する検証動作を遂行する。全てプログラム状態Ｐ３１〜Ｐ３７の検証動作が検証パスされれば、第３プログラミング（３ｒｄ  ＰＧＭ）が完了される。したがって、最終的な３−ビットプログラム動作が完了される。
【００２５】
実施形態において、第２プログラミング（２ｎｄ  ＰＧＭ）の検証電圧で第３プログラミング（３ｒｄ  ＰＧＭ）の対応する検証電圧に増加する幅（例えば、‘ＶＲ３１−ＶＲ２１’）は、第１プログラミング（１ｓｔ  ＰＧＭ）の検証電圧で第２プログラミング（２ｎｄ  ＰＧＭ）の対応する検証電圧に増加する幅（例えば、‘ＶＲ２１−ＶＲ１１’）より狭いことがあり得る。即ち、第３プログラミング（３ｒｄ  ＰＧＭ）が第２プログラミング（２ｎｄ  ＰＧＭ）より細密にプログラムされ得る。
【００２６】
他の実施形態において、第２プログラミング（２ｎｄ  ＰＧＭ）の検証電圧で第３プログラミング（３ｒｄ  ＰＧＭ）の対応する検証電圧に増加する幅（例えば、‘ＶＲ３１−ＶＲ２１’）は、第１プログラミング（１ｓｔ  ＰＧＭ）の検証電圧で第２プログラミング（２ｎｄ  ＰＧＭ）の対応する検証電圧に増加する幅（例えば、‘ＶＲ２１−ＶＲ１１’）より広いことがあり得る。即ち、第２プログラミング（２ｎｄ  ＰＧＭ）が第３プログラミング（３ｒｄ  ＰＧＭ）より細密にプログラムされ得る。
【００２７】
図１に図示された第１プログラミング（１ｓｔ  ＰＧＭ）は３−ビットデータをプログラムする。しかし、本発明の第１プログラミング（１ｓｔ  ＰＧＭ）が必ず３−ビットデータをプログラムすることと制限される必要はない。本発明の第１プログラミング（１ｓｔ  ＰＧＭ）は２−ビットデータをプログラムすることもできる。以後、２−ビットデータの第１プログラミング（１ｓｔ  ＰＧＭ）が完了された後、第２プログラミング（２ｎｄ  ＰＧＭ）は３−ビットデータをプログラムする。
【００２８】
図１に図示された３−ビットプログラム動作は３段階に遂行される再プログラミング方式（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）に遂行される。しかし、本発明の３−ビットプログラム動作が必ず３段階に遂行される再プログラミング方式に遂行されたことと制限される必要はない。本発明のプログラム動作は、少なくとも２段階に遂行される再プログラミング方式に遂行されることもできる。
【００２９】
本発明による再プログラミング方式に遂行されるプログラム動作は格納されるデータ値に対応する閾値電圧の散布の幅を狭くするように（或いは、閾値電圧散布を細密にするように）３段階に遂行されるプログラミングで構成される。
【００３０】
図２は図１に図示されたプログラム動作を概念的に説明するためのメモリシステムを例示的に示す図面である。図２を参照すれば、メモリシステム１０は不揮発性メモリ装置１１０及びそれを制御するメモリ制御器１２０を含む。
【００３１】
本発明によるプログラム動作は、メモリシステム１０のバッファＲＡＭ１１２へ入力されたデータを優先的に不揮発性メモリ装置１２０のＳＬＣ（ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）バッファ領域１２２にプログラムした後、追後に不揮発性メモリ装置１２０のＭＬＣ（Ｍｕｌｔｉ  ｌｅｖｅｌ  ｃｅｌｌ）使用者データ領域（１２４、以下、‘使用者データ領域’）に第１プログラミング（１ｓｔ  ＰＧＭ）、第２プログラミング（２ｎｄ  ＰＧＭ）、及び第３プログラミング（３ｒｄ  ＰＧＭ）を順次的にプログラムする。ここで、バッファＲＡＭ１１２はＤＲＡＭ或いはＳＲＡＭ等のような揮発性メモリ装置であり得る。
【００３２】
実施形態において、ＳＬＣバッファ領域１２２は使用者データ領域１２４の中で一部を変更することによって、具現され得る。
【００３３】
図３は図２に図示された不揮発性メモリ装置１１０の使用者データ領域１２４を例示的に示す図面である。図３を参照すれば、使用者データ領域１２４は複数のブロックＢＬＫ０〜ＢＬＫｉ（ｉは自然数）を含む。下では第１ブロックＢＬＫ０のみに対して説明する。
【００３４】
ブロックＢＬＫ０は、複数のストリングを含む。各々のストリングは、ストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ；ＳＳＬ）に連結されるストリング選択トランジスターＳＳＴ、複数のワードラインＷＬ０〜ＷＬｍ（ｍは自然数）に連結される複数のメモリセルＭＣ０〜ＭＣｍ、及び接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ；ＧＳＬ）に連結される接地選択トランジスターＧＳＴを含む。ここで、ストリング選択トランジスターＳＳＴは複数のビットラインＢＬ０〜ＢＬｎ（ｎは自然数）に連結され、接地選択トランジスターＧＳＴは共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ；ＣＳＬ）に連結される。ここで、共通ソースラインＧＳＬはＣＳＬドライバー（図示せず）から接地電圧或いはＣＳＬ電圧（例えば、電源電圧）を受信し得る。
【００３５】
ワードラインＷＬ０〜ＷＬｍの各々に連結されたメモリセルをページと称する。ここで、メモリセルの各々は３−ビットデータを格納する。
【００３６】
図３に図示されたブロックＢＬＫ０はオールビットライン構造（ａｌｌ  ｂｉｔｌｉｎｅ  ａｒｃｈｉｔｅｃｔｕｒｅ）、及びイ−ブンオッドビットライン構造（ｅｖｅｎ  ｏｄｄ  ｂｉｔｌｉｎｅ  ａｒｃｈｉｔｅｃｔｕｒｅ）の中でいずれか１つで具現され得る。一方、オールビットライン及びイーブンオッドビットライン構造に対するさらに詳細なことは本出願の出願人である三星電子から出願し、参考文献として結合された特許文献４で説明される。
【００３７】
図示せずが、本発明のブロックは共有ビットライン構造（ｓｈａｒｅｄ  ｂｉｔｌｉｎｅ  ａｒｃｈｉｔｅｃｔｕｒｅ）で具現されることもあり得る。ここで、共有ビットライン構造は１つのビットラインに少なくとも２つのストリングが連結される。
【００３８】
一方、図２に図示されたＳＬＣバッファ領域１２２は、図３に図示されたブロックＢＬＫ０と同一の構造に具現された少なくとも１つのブロックを含む。ＳＬＣバッファ領域１２２でメモリセルは１−ビットデータを格納する。
【００３９】
図４Ａは図３に図示された使用者データ領域１２４のいずれか１つのメモリセルに格納される３−ビットデータに対する第１実施形態を示す図面である。図４Ａを参照すれば、プログラミングの段階（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）が増加されるほど、プログラム状態Ｐ１〜Ｐ７の散布は狭くなる。
【００４０】
消去状態Ｅで上位ビット（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ；ＭＳＢ）はデータ‘１’に対応し、中間ビット（ｃｅｎｔｅｒ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ；ＣＳＢ）はデータ‘１’に対応し、下位ビット（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ；ＬＳＢ）はデータ‘１’に対応する。即ち、いずれか１つのメモリセルが消去状態Ｅであれば、メモリセルはデータ‘１’の上位ビットＭＳＢが格納され、データ‘１’の中間ビットＣＳＢが格納され、データ‘１’の下位ビットＬＳＢが格納される。
【００４１】
第１プログラム状態Ｐ１で上位ビットＭＳＢはデータ‘０’に対応し、中間ビットＣＳＢはデータ‘１’に対応し、下位ビットＬＳＢはデータ‘１’に対応する。
【００４２】
第２プログラム状態Ｐ２で上位ビットＭＳＢはデータ‘０’に対応し、中間ビットＣＳＢはデータ‘０’に対応し、下位ビットＬＳＢはデータ‘１’に対応する。
【００４３】
第３プログラム状態Ｐ３で上位ビットＭＳＢはデータ‘１’に対応し、中間ビットＣＳＢはデータ‘０’に対応し、下位ビットＬＳＢはデータ‘１’に対応する。
【００４４】
第４プログラム状態Ｐ４で上位ビットＭＳＢはデータ‘１’に対応し、中間ビットＣＳＢはデータ‘０’に対応し、下位ビットＬＳＢはデータ‘０’に対応する。
【００４５】
第５プログラム状態Ｐ５で上位ビットＭＳＢはデータ‘０’に対応し、中間ビットＣＳＢはデータ‘０’に対応し、下位ビットＬＳＢはデータ‘０’に対応する。
【００４６】
第６プログラム状態Ｐ６で上位ビットＭＳＢはデータ‘０’に対応し、中間ビットＣＳＢはデータ‘１’に対応し、下位ビットＬＳＢはデータ‘０’に対応する。
【００４７】
第７プログラム状態Ｐ７で上位ビットＭＳＢはデータ‘１’に対応し、中間ビットＣＳＢはデータ‘１’に対応し、下位ビットＬＳＢはデータ‘０’に対応する。
【００４８】
図４に図示された閾値電圧の状態Ｅ、Ｐ１〜Ｐ７に対応する上位ビットＭＳＢ、中間ビットＣＳＢ、下位ビットＬＳＢの関係は例示に過ぎない。本発明の閾値電圧の状態Ｅ、Ｐ１〜Ｐ７に対応する上位ビットＭＳＢ、中間ビットＣＳＢ、下位ビットＬＳＢの関係は多様な組合で構成され得る。
【００４９】
図４Ｂは図３に図示された使用者データ領域１２４のいずれか１つのメモリセルに格納される３−ビットデータに対する第２実施形態を示す図面である。図４Ｂを参照すれば、消去状態Ｅはデータ‘１１１’に対応し、第１プログラム状態Ｐ１はデータ‘１１０’に対応し、第２プログラム状態Ｐ２はデータ‘１００’に対応し、第３プログラム状態Ｐ３はデータ‘１０１’に対応し、第４プログラム状態Ｐ４はデータ‘００１’に対応し、第５プログラム状態Ｐ５はデータ‘０００’に対応し、第６プログラム状態Ｐ６はデータ‘０１０’に対応し、第７プログラム状態Ｐ７はデータ‘０１１’に対応する。
【００５０】
図４Ｃは図３に図示された使用者データ領域１２４のいずれか１つのメモリセルに格納される３−ビットデータに対する第３実施形態を示す図面である。図４Ｃを参照すれば、消去状態Ｅはデータ‘１１１’に対応し、第１プログラム状態Ｐ１はデータ‘０１１’に対応し、第２プログラム状態Ｐ２はデータ‘００１’に対応し、第３プログラム状態Ｐ３はデータ‘０００’に対応し、第４プログラム状態Ｐ４はデータ‘０１０’に対応し、第５プログラム状態Ｐ５はデータ‘１１０’に対応し、第６プログラム状態Ｐ６はデータ‘１００’に対応し、第７プログラム状態Ｐ７はデータ‘１０１’に対応する。
【００５１】
図４Ａ、図４Ｂ、図４Ｃから分かるように、使用者データ領域１２４のメモリセルの各々は上位ビットＭＳＢ、中間ビットＣＳＢ、下位ビットＬＳＢを格納する。したがって、使用者データ領域１２４で１つのワードラインに連結されたメモリセル（或いは、ページ）がプログラムされる場合、３つのページ（ＬＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＭＳＢ  ｐａｇｅ）がプログラムされる。
【００５２】
図５は本発明の実施形態による使用者データ領域１２４のプログラム動作の時、アドレススクランブルリング（ａｄｄｒｅｓｓ  ｓｃｒａｍｂｌｉｎｇ）を例示的に示す図面である。図５を参照すれば、各ワードラインＷＬ０、ＷＬ１、ＷＬ２、…、に対応するメモリセルに３つのページ（ＭＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＬＳＢ  ｐａｇｅ）がプログラムされ、３つのページ（ＭＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＬＳＢ  ｐａｇｅ）は３段階（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）に遂行されるプログラム動作によってプログラムされる。
【００５３】
図５に示したように、いずれか１つのワードライン（例えば、ＷＬ０）に対応する３つのページ０、１、２のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）は連続的に遂行されなく、少なくとも１つの他のワードライン（例えば、ＷＬ１或いはＷＬ２）の少なくとも１つのプログラミングの以後に次の段階のプログラミングが遂行される。
【００５４】
例えば、第１ワードラインＷＬ０の第２プログラミング（２ｎｄ  ＰＧＭ）は、第１ワードラインＷＬ０の第１プログラミング（１ｓｔ  ＰＧＭ）以後、連続的に遂行されなく、第２ワードラインＷＬ１の第１プログラミング（１ｓｔ  ＰＧＭ）が遂行された後に遂行される。また、第１ワードラインＷＬ０の第３プログラミング（３ｒｄ  ＰＧＭ）は、第１ワードラインＷＬ０の第２プログラミング（２ｎｄ  ＰＧＭ）以後、連続して遂行されなく、図５に示したように、第２ワードラインＷＬ１の第２プログラミング（２ｎｄ  ＰＧＭ）が遂行された後に遂行される。
【００５５】
図５に図示されたアドレススクランブルリングは例示に過ぎない。本発明のアドレススクランブルリングは多様に具現され得る。一方、アドレススクランブルリングに対するさらに詳細なことは本願の出願人である三星電子から出願され、この出願の参考文献として結合された特許文献５〜７で説明される。
【００５６】
本発明の実施形態によるプログラム動作はブロック複写（ｂｌｏｃｋ  ｃｏｐｙ）に利用され得る。ここで、ブロック複写は不揮発性メモリ装置のコピーバック（ｃｏｐｙｂａｃｋ）動作或いはマージ（ｍｅｒｇｅ）動作で利用され得る。ここで、マージ動作は少なくとも２つのブロックの有効なページを新しいブロックにプログラムすることを意味する。
【００５７】
図６は本発明の実施形態による不揮発性メモリ装置のマージ動作を概念的に説明するための図面である。図６を参照すれば、マージ動作は次のように遂行される。説明を簡単にするために、ブロックは４つの物理ページで構成されると仮定する。本発明の不揮発性メモリ装置（図２の１２０）の使用者データ領域１２４のメモリセルに格納されたデータが３−ビットであるので、物理ページの各々には下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）を含む。また、説明を簡単にするために第１ソースブロックは有効データを有する第１、第２、及び第３ページＰＰＮ１１、ＰＰＮ１２、ＰＰＮ１３及び無効データを有する第４ページＰＰＮ１４を有し、第２ソースブロックは有効データを有する第１ページＰＰＮ２１及び無効データを有する第２、第３、及び第４ページＰＰＮ２２、ＰＰＮ２３、ＰＰＮ２４を有すると仮定する。下では有効データを有するページは有効ページ、無効データを有するページは無効ページと称する。
【００５８】
マージ動作が遂行されれば、第１ソースブロックの有効ページＰＰＮ１１、ＰＰＮ１２、ＰＰＮ１３及び第２ソースブロックの有効ページＰＰＮ１１がターゲットブロックのページＰＰＮ３１、ＰＰＮ３２、ＰＰＮ３３、ＰＰＮ３４として各々定まれた順にプログラムされる。ターゲットブロックのプログラム動作が完了されれば、第１及び第２ソースブロックは消去動作が遂行される。
【００５９】
図６では物理ページに対するマージ動作が図示される。しかし、本発明のマージ動作がここに制限されなく、論理ページに対するマージ動作も類似である。一方、マージ動作に対するさらに詳細なことは本出願の出願人である三星電子から出願し、この出願の参考文献として結合された特許文献８〜９で説明される。
【００６０】
図７は図２に図示された不揮発性メモリ装置１２０のブロック複写方法に対する第１実施形態を示す図面である。図７を参照すれば、ブロック複写方法は、図５に図示されたアドレススクランブルリングと同一の順序にプログラミングが遂行される。
【００６１】
ブロック複写方法は次のように遂行される。以下では説明を簡単にするためにワードラインＷＬ０に第１、第２、第３プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）が完了されるまでの過程のみを説明する。
【００６２】
少なくとも１つのソースブロック（Ｓｏｕｒｃｅ  ＢＬＫ）に３ページ（３ｐａｇｅｓ；０、１、２）が読み出される（（１））。ここで、０、１、２の各々は、ソースブロックの少なくとも１つのワードラインに連結されたメモリセルから読み出された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）に対応することができる。例えば、０、１、２ページは、ソースブロックの１つのワードラインに連結されたメモリセルから読み出された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）に対応することができる。読み出されたページ０、１、２は各々エラーが訂正された後、ターゲットワードラインＷＬｊ−１（ｊは自然数）に対応するバッファ領域にバッファリングされる。ここで、バッファ領域は、ＲＡＭになるか、或いはシングルレベルセルになり得る。以後、バッファリングされたページ０、１、２がワードラインＷＬ０に連結されたメモリセルにプログラムされる、第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（２））。
【００６３】
以後、少なくとも１つのソースブロック（Ｓｏｕｒｃｅ  ＢＬＫ）に他の３ページ（３ｐａｇｅｓ；３、４、５）が読み出される（（３））。読み出されたページ３、４、５は各々エラーが訂正された後、ターゲットワードラインＷＬｊに対応するバッファ領域にバッファリングされる。以後、バッファリングされたページ３、４、５がワードラインＷＬ１に連結されたメモリセルにプログラムされる、第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（４））。
【００６４】
以後、ターゲットワードラインＷＬｊ−１に対応するバッファ領域にバッファリングされたページ０、１、２を利用してワードラインＷＬ０に第１プログラミング（１ｓｔ  ＰＧＭ）が遂行されたメモリセルをさらに細密にプログラムさせる第２プログラミング（２ｎｄ  ＰＧＭ）が遂行される（（５））。
【００６５】
以後、少なくとも１つのソースブロック（Ｓｏｕｒｃｅ  ＢＬＫ）にその他の３ページ（３ｐａｇｅｓ；６、７、８）が読み出される（（６））。読み出されたページ６、７、８は各々エラーが訂正された後、ターゲットワードラインＷＬｊ＋１に対応するバッファ領域にバッファリングされる。以後、バッファリングされたページ６、７、８がワードラインＷＬ２に連結されたメモリセルにプログラムされる、第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（７））。
【００６６】
以後、ターゲットワードラインＷＬｊに対応するバッファ領域にバッファリングされたページ３、４、５を利用してワードラインＷＬ１に第１プログラミング（１ｓｔ  ＰＧＭ）が遂行されたメモリセルをさらに細密にプログラムする第２プログラミング（２ｎｄ  ＰＧＭ）が遂行される（（８））。
【００６７】
以後、ターゲットワードラインＷＬｊ−１に対応するバッファ領域にバッファリングされたページ１、２、３を利用してワードラインＷＬ０に第２プログラミング（２ｎｄ  ＰＧＭ）が遂行されたメモリセルをさらに細密にプログラムさせる第３プログラミング（３ｒｄ  ＰＧＭ）が遂行される（（９））。したがって、ワードラインＷＬ０に第１、第２、第３プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）が完了される。残りワードラインＷＬ１、ＷＬ２、…、も類似な方法に進行される。
【００６８】
図７に示したように、１つのワードラインに関連された３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）が連続的に遂行されない。
【００６９】
本発明のブロック複写方法は不連続的に進行される３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）を遂行するためにエラー訂正されたページをバッファリングして置く。
【００７０】
図８Ａは図７に図示されたブロック複写方法を利用するメモリシステム１０に対する第１実施形態を示すブロック図である。図８Ａでは説明を簡単にするために、１つのソースワードライン１２４＿１に対応するページ（ＬＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＭＳＢ  ｐａｇｅ）がターゲットワードライン１２４＿２に対応するページ（ＬＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＭＳＢ  ｐａｇｅ）にプログラムされる過程を図示する。
【００７１】
図８Ａを参照すれば、ブロック複写方法は次の通りである。ソースワードライン１２４＿１に連結されたメモリセルから下位ビットページ（ＬＳＢ  ｐａｇｅ）が読み出された後、ページバッファ１２６に格納される（（１））。ページバッファ１２６に格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）はメモリ制御器１１０のエラー訂正回路１１１へ伝送される（（２））。エラー訂正回路１１１から下位ビットページ（ＬＳＢ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）はバッファＲＡＭ１１２へ伝送される（（３））。
【００７２】
次に、ソースワードライン１２４＿１に連結されたメモリセルから中間ビットページ（ＣＳＢ  ｐａｇｅ）が読み出された後、ページバッファ１２６に格納される（（４））。ページバッファ１２６に格納された中間ビットページ（ＣＳＢ  ｐａｇｅ）はメモリ制御器１１０のエラー訂正回路１１１へ伝送される（（５））。エラー訂正回路１１１から中間ビットページ（ＣＳＢ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された中間ビットページ（ＣＳＢ  ｐａｇｅ）はバッファＲＡＭ１１２へ伝送される（（６））。
【００７３】
次に、ソースワードライン１２４＿１に連結されたメモリセルから上位ビットページ（ＭＳＢ  ｐａｇｅ）が読み出された後、ページバッファ１２６に格納される（（７））。ページバッファ１２６に格納された上位ビットページ（ＭＳＢ  ｐａｇｅ）はメモリ制御器１１０のエラー訂正回路１１１へ伝送される（（８））。エラー訂正回路１１１から上位ビットページ（ＭＳＢ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された上位ビットページ（ＭＳＢ  ｐａｇｅ）はバッファＲＡＭ１１２へ伝送される（（９））。
【００７４】
したがって、バッファＲＡＭ１１２に最終的に訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）が格納される。
【００７５】
以後、ターゲットワードライン１２４＿２に連結されたメモリセルに、バッファＲＡＭ１１２に格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）を利用して３段階プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）に遂行されるプログラム動作が遂行される。
【００７６】
先ず、第１プログラミング（１ｓｔ  ＰＧＭ）が開始される。バッファＲＡＭ１１２に格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）は順にページバッファ１２６へ伝送され（（１０））、ターゲットワードライン１２４＿２に連結されたメモリセルに第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（１１））。実施形態において、ページバッファ１２６は少なくとも３ページのデータを格納するように具現され得る。次に、図７に図示されたアドレススクランブルリングにしたがって、第２プログラミング（２ｎｄ  ＰＧＭ）が開始される。バッファＲＡＭ１１２に格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）は順にページバッファ１２６へ伝送され（（１２））、ターゲットワードライン１２４＿２に連結されたメモリセルに、第２プログラミング（２ｎｄ  ＰＧＭ）が遂行される（（１３））。次に、図７に図示されたアドレススクランブルリングにしたがって、第３プログラミング（３ｒｄ  ＰＧＭ）が開始される。バッファＲＡＭ１１２に格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）は順にページバッファ１２６へ伝送され（（１４））、ターゲットワードライン１２４＿２に連結されたメモリセルに、第３プログラミング（３ｒｄ  ＰＧＭ）が遂行される（（１５））。
【００７７】
図８Ａに図示されたブロック複写方法は、１つのソースワードライン１２４＿１に対応するページ（ＬＳＢ／ＣＳＢ／ＭＳＢ  ｐａｇｅｓ）が１つのターゲットワードライン１２４＿２に連結されたメモリセルにプログラムされることを図示する。しかし、本発明の複写方法が必ずここに制限される必要はない。本発明の複写方法は、少なくとも１つのソースワードラインに対応する少なくとも１つのページが１つのターゲットワードラインに連結されたメモリセルにプログラムされ得る。例えば、第１ソースワードラインに対応する下位ビットページ（ＬＳＢ  ｐａｇｅ）、第２ソースワードラインに対応する下位ビットページ（ＬＳＢ  ｐａｇｅ）、第３ソースワードラインに対応する中間ビットページ（ＣＳＢ  ｐａｇｅ）が１つのターゲットワードラインに対応するメモリセルにプログラムされ得る。
【００７８】
本発明の実施形態によるブロック複写方法は、バッファＲＡＭ１１２にエラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）を格納して置いた後に、再プログラミング（第１、第２、及び第３プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ））を遂行する。
【００７９】
図８Ａでは１つのソースワードライン１２４＿１の連結されたメモリセルに格納されたデータ（ＬＳＢ／ＣＳＢ／ＭＳＢ  ｐａｇｅｓ）が１つのターゲットワードライン１２４＿２に連結されたメモリセルに複写される。しかし、本発明の複写方法が必ずここに制限される必要はない。
【００８０】
本発明の複写方法は、少なくとも２つのソースワードラインに連結されたメモリセルに格納されたデータを１つのターゲットワードラインに連結されたメモリセルに複写されることもあり得る。
【００８１】
図８Ｂは図８Ａにメモリシステム１０で複写方法に対する他の実施形態を示すブロック図である。図８Ｂでは説明を簡単にするために、第１ソースワードライン１２４＿１ａに対応する第１及び第２ページ（１ｓｔ  ｐａｇｅ、２ｎｄ  ｐａｇｅ）及び第２ソースワードライン１２４＿１ｂに対応する第３ページ（３ｒｄ  ｐａｇｅ）がターゲットワードライン１２４＿２に対応するページ（ＬＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＭＳＢ  ｐａｇｅ）にプログラムされる過程を図示する。
【００８２】
図８Ｂを参照すれば、ブロック複写方法は次の通りである。第１ソースワードライン１２４＿１ａに連結されたメモリセルから第１ページ（１ｓｔ  ｐａｇｅ）が読み出された後、ページバッファ１２６に格納される（（１））。ここで、第１ページ（１ｓｔ  ｐａｇｅ）は第１ソースワードライン１２４＿１ａに対応する下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）の中でいずれか１つである。ページバッファ１２６に格納された第１ページ（１ｓｔ  ｐａｇｅ）はメモリ制御器１１０のエラー訂正回路１１１へ伝送される（（２））。エラー訂正回路１１１から第１ページ（１ｓｔ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された第１ページ（１ｓｔ  ｐａｇｅ）はバッファＲＡＭ１１２へ伝送される（（３））。
【００８３】
次に、第１ソースワードライン１２４＿１ａに連結されたメモリセルから第２ページ（２ｎｄ  ｐａｇｅ）が読み出された後、ページバッファ１２６に格納される（（４））。ここで、第２ページ（２ｎｄ  ｐａｇｅ）は、第１ソースワードライン１２４＿１ａに対応する下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）の中でいずれか１つであり、第１ページ（１ｓｔ  ｐａｇｅ）とは異なる。図示せずが、第２ページ（２ｎｄ  ｐａｇｅ）は第２ソースワードライン１２４＿１ｂに対応する下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）の中でいずれか１つであり、第１ページ（１ｓｔ  ｐａｇｅ）とは異なることもあり得る。ページバッファ１２６に格納された第２ページ（２ｎｄ  ｐａｇｅ）はメモリ制御器１１０のエラー訂正回路１１１へ伝送される（（５））。エラー訂正回路１１１から第２ページ（２ｎｄ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された第２ページ（２ｎｄ  ｐａｇｅ）はバッファＲＡＭ１１２へ伝送される（（６））。
【００８４】
次に、第２ソースワードライン１２４＿１ｂに連結されたメモリセルから第３ページ（３ｒｄ  ｐａｇｅ）が読み出された後、ページバッファ１２６に格納される（（７））。ここで、第３ページ（３ｒｄ  ｐａｇｅ）は第２ソースワードライン１２４＿１ｂに対応する下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）の中でいずれか１つである。ページバッファ１２６に格納された第３ページ（３ｒｄ  ｐａｇｅ）はメモリ制御器１１０のエラー訂正回路１１１へ伝送される（（８））。エラー訂正回路１１１から第３ページ（３ｒｄ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された第３ページ（３ｒｄ  ｐａｇｅ）はバッファＲＡＭ１１２へ伝送される（（９））。
【００８５】
したがって、バッファＲＡＭ１１２に最終的に訂正された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）が格納される。
【００８６】
以後、ターゲットワードライン１２４＿２に連結されたメモリセルに、バッファＲＡＭ１１２に格納された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）を利用して３段階プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）に遂行されるプログラム動作が遂行される。
【００８７】
先ず、第１プログラミング（１ｓｔ  ＰＧＭ）が開始される。バッファＲＡＭ１１２に格納された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）は順にページバッファ１２６へ伝送され（（１０））、ターゲットワードライン１２４＿２に連結されたメモリセルに第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（１１））。実施形態において、ページバッファ１２６は少なくとも３ページのデータを格納するように具現され得る。
【００８８】
次に、図７に図示されたアドレススクランブルリングにしたがって、第２プログラミング（２ｎｄ  ＰＧＭ）が開始される。バッファＲＡＭ１１２に格納された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）は順にページバッファ１２６へ伝送され（（１２））、ターゲットワードライン１２４＿２に連結されたメモリセルに第２プログラミング（２ｎｄ  ＰＧＭ）が遂行される（（１３））。
【００８９】
次に、図７に図示されたアドレススクランブルリングにしたがって、第３プログラミング（３ｒｄ  ＰＧＭ）が開始される。バッファＲＡＭ１１２に格納された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）は順にページバッファ１２６へ伝送され（（１４））、ターゲットワードライン１２４＿２に連結されたメモリセルに第３プログラミング（３ｒｄ  ＰＧＭ）が遂行される（（１５））。
【００９０】
本発明のブロック複写方法は、２つのソースワードライン１２４＿１ａ、１２４＿１ｂに連結された第１、第２、及び第３ページ（１ｓｔ  ｐａｇｅ、２ｎｄ  ｐａｇｅ、３ｒｄ  ｐａｇｅ）がバッファＲＡＭ１１２にバッファリングされた後、１つのターゲットワードライン１２４に連結されたメモリセルに再プログラムされる。
【００９１】
図８Ｃは図８Ａにメモリシステム１０で複写方法に対するその他の実施形態を示すブロック図である。図８Ｃでは説明を簡単にするために、第１ソースワードライン１２４＿１ａに対応する第１ページ（１ｓｔ  ｐａｇｅ）、第２ソースワードライン１２４＿１ｂに対応する第２ページ（２ｎｄ  ｐａｇｅ）、第３ソースワードライン１２４＿１ｃに対応する第３ページ（３ｒｄ  ｐａｇｅ）がターゲットワードライン１２４＿２に対応するページ（ＬＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＭＳＢ  ｐａｇｅ）にプログラムされる過程を図示する。
【００９２】
図８Ｃを参照すれば、ブロック複写方法は次の通りである。第１ソースワードライン１２４＿１ａに連結されたメモリセルから第１ページ（１ｓｔ  ｐａｇｅ）が読み出された後、ページバッファ１２６に格納される（（１））。ここで、第１ページ（１ｓｔ  ｐａｇｅ）は第１ソースワードライン１２４＿１ａに対応する下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）の中でいずれか１つである。ページバッファ１２６に格納された第１ページ（１ｓｔ  ｐａｇｅ）はメモリ制御器１１０のエラー訂正回路１１１へ伝送される（（２））。エラー訂正回路１１１から第１ページ（１ｓｔ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された第１ページ（１ｓｔ  ｐａｇｅ）はバッファＲＡＭ１１２へ伝送される（（３））。
【００９３】
次に、第２ソースワードライン１２４＿１ｂに連結されたメモリセルから第２ページ（２ｎｄ  ｐａｇｅ）が読み出された後、ページバッファ１２６に格納される（（４））。ここで、第２ページ（２ｎｄ  ｐａｇｅ）は、第２ソースワードライン１２４＿１ｂに対応する下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）の中でいずれか１つである。ページバッファ１２６に格納された第２ページ（２ｎｄ  ｐａｇｅ）はメモリ制御器１１０のエラー訂正回路１１１へ伝送される（（５））。エラー訂正回路１１１から第２ページ（２ｎｄ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された第２ページ（２ｎｄ  ｐａｇｅ）はバッファＲＡＭ１１２へ伝送される（（６））。
【００９４】
次に、第３ソースワードライン１２４＿１ｃに連結されたメモリセルから第３ページ（３ｒｄ  ｐａｇｅ）が読み出された後、ページバッファ１２６に格納される（（７））。ここで、第３ページ（３ｒｄ  ｐａｇｅ）は第３ソースワードライン１２４＿１ｃに対応する下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）の中でいずれか１つである。ページバッファ１２６に格納された第３ページ（３ｒｄ  ｐａｇｅ）はメモリ制御器１１０のエラー訂正回路１１１へ伝送される（（８））。エラー訂正回路１１１から第３ページ（３ｒｄ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された第３ページ（３ｒｄ  ｐａｇｅ）はバッファＲＡＭ１１２へ伝送される（（９））。
【００９５】
したがって、バッファＲＡＭ１１２に最終的に訂正された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）が格納される。
【００９６】
以後、ターゲットワードライン１２４＿２に連結されたメモリセルに、バッファＲＡＭ１１２に格納された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）を利用して３段階プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）に遂行されるプログラム動作が遂行される。
【００９７】
先ず、第１プログラミング（１ｓｔ  ＰＧＭ）が開始される。バッファＲＡＭ１１２に格納された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）は順にページバッファ１２６へ伝送され（（１０））、ターゲットワードライン１２４＿２に連結されたメモリセルに第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（１１））。実施形態において、ページバッファ１２６は少なくとも３ページのデータを格納するように具現され得る。
【００９８】
次に、図７に図示されたアドレススクランブルリングにしたがって、第２プログラミング（２ｎｄ  ＰＧＭ）が開始される。バッファＲＡＭ１１２に格納された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）は順にページバッファ１２６へ伝送され（（１２））、ターゲットワードライン１２４＿２に連結されたメモリセルに第２プログラミング（２ｎｄ  ＰＧＭ）が遂行される（（１３））。
【００９９】
次に、図７に図示されたアドレススクランブルリングにしたがって、第３プログラミング（３ｒｄ  ＰＧＭ）が開始される。バッファＲＡＭ１１２に格納された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）は順にページバッファ１２６へ伝送され（（１４））、ターゲットワードライン１２４＿２に連結されたメモリセルに第３プログラミング（３ｒｄ  ＰＧＭ）が遂行される（（１５））。
【０１００】
本発明のブロック複写方法は、３つのソースワードライン１２４＿１ａ、１２４＿１ｂ、１２４＿１ｃに連結された第１、第２、及び第３ページ（１ｓｔ  ｐａｇｅ、２ｎｄ  ｐａｇｅ、３ｒｄ  ｐａｇｅ）がバッファＲＡＭ１１２にバッファリングされた後、１つのターゲットワードライン１２４に連結されたメモリセルに再プログラムされる。
【０１０１】
図８Ａ、図８Ｂ、図８Ｃでエラー訂正されたページ（ＬＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＭＳＢ  ｐａｇｅ）がバッファＲＡＭ１２２に格納された後、再プログラミングに利用される。しかし、本発明が必ずここに制限される必要はない。本発明はエラー訂正されたページ（ＬＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＭＳＢ  ｐａｇｅ）を不揮発性メモリ装置のＳＬＣバッファ領域に格納されるようにバッファプログラム動作を遂行した後、再プログラミングを遂行できる。
【０１０２】
図９は図７に図示されたブロック複写方法を利用するメモリシステム２０に対する第２実施形態を示すブロック図である。図９を参照すれば、下のようにブロック複写遂行される。
【０１０３】
ソースワードライン２２４＿１に連結されたメモリセルから下位ビットページ（ＬＳＢ  ｐａｇｅ）が読み出された後、ページバッファ２２６に格納される（（１））。ページバッファ２２６に格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）はメモリ制御器２１０のエラー訂正回路２１１へ伝送される（（２））。エラー訂正回路２１１から下位ビットページ（ＬＳＢ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）は再びページバッファ２２６へ伝送される（（３））。ページバッファ２２６へ伝送された下位ビットページ（ＬＳＢ  ｐａｇｅ）はＳＬＣバッファ領域２２２の第１バッファワードライン２２２＿１に連結されたメモリセルにバッファプログラムされる（（４））。
【０１０４】
次に、ソースワードライン２２４＿１に連結されたメモリセルから中間ビットページ（ＣＳＢ  ｐａｇｅ）が読み出された後、ページバッファ２２６に格納される（（５））。ページバッファ２２６に格納された中間ビットページ（ＣＳＢ  ｐａｇｅ）はメモリ制御器２１０のエラー訂正回路２１１へ伝送される（（６））。エラー訂正回路２１１から中間ビットページ（ＣＳＢ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された中間ビットページ（ＣＳＢ  ｐａｇｅ）は再びページバッファ２２６へ伝送される（（７））。ページバッファ２２６へ伝送された中間ビットページ（ＣＳＢ  ｐａｇｅ）はＳＬＣバッファ領域２２２の第２バッファワードライン２２２２＿２に連結されたメモリセルにバッファプログラムされる（（８））。
【０１０５】
次に、ソースワードライン２２４＿１に連結されたメモリセルから上位ビットページ（ＭＳＢ  ｐａｇｅ）が読み出された後、ページバッファ２２６に格納される（（９））。ページバッファ２２６に格納された上位ビットページ（ＭＳＢ  ｐａｇｅ）はメモリ制御器２１０のエラー訂正回路２１１へ伝送される（（１０））。エラー訂正回路２１１から上位ビットページ（ＣＳＢ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された上位ビットページ（ＭＳＢ  ｐａｇｅ）は再びページバッファ２２６へ伝送される（（１１））。ページバッファ２２６へ伝送された上位ビットページ（ＭＳＢ  ｐａｇｅ）はＳＬＣバッファ領域２２２の第３バッファワードライン２２２＿３に連結されたメモリセルにバッファプログラムされる（（１２））。
【０１０６】
以後、不揮発性メモリ装置２２０は、ＳＬＣバッファ領域２２２に格納された下位ビット（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）を読出し、読み出された下位ビット（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）を３段階プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）に遂行されるプログラム動作によって、使用者データ領域２２４のターゲットワードライン２２４＿２に連結されたメモリセルにプログラムする。ここで、３段階プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）は図７に図示されたアドレススクランブルリングにしたがって遂行される。
【０１０７】
本発明の実施形態によるブロック複写方法は、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）をＳＬＣバッファ領域２２２に格納した後、再プログラミング（第１、第２、及び第３プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ））を遂行する。
【０１０８】
図８及び図９は読み出されたページ（ＬＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＭＳＢ  ｐａｇｅ）をメモリ制御器１１０或いは２１０のエラー訂正回路１１１或いは２１１でエラー訂正される。しかし、本発明が必ずここに制限される必要はない。本発明は読み出されたページ（ＬＳＢ  ｐａｇｅ、ＣＳＢ  ｐａｇｅ、ＭＳＢ  ｐａｇｅ）のエラー訂正動作を不揮発性メモリ装置内部で遂行できる。
【０１０９】
図１０は図７に図示されたブロック複写方法を利用するメモリシステムに対する第３実施形態を示すブロック図である。図１０を参照すれば、下のようにブロック複写遂行される。
【０１１０】
先ず、ソースワードライン３２４＿１に連結されたメモリセルから下位ビットページ（ＬＳＢ  ｐａｇｅ）が読み出された後、ページバッファ３２６に格納される（（１））。ページバッファ２２６に格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）は不揮発性メモリ装置３２０のエラー訂正回路３２８によってエラー訂正され（（２））、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）はＳＬＣバッファ領域３２２の第１バッファワードライン３２２＿１に連結されたメモリセルにプログラムされる（（３））。
【０１１１】
次に、ソースワードライン３２４＿１に連結されたメモリセルから中間ビットページ（ＣＳＢ  ｐａｇｅ）が読み出された後、ページバッファ３２６に格納される（（４））。ページバッファ２２６に格納された中間ビットページ（ＣＳＢ  ｐａｇｅ）は不揮発性メモリ装置３２０のエラー訂正回路３２８によってエラー訂正され（（５））、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）はＳＬＣバッファ領域３２２の第２バッファワードライン３２２＿２に連結されたメモリセルにプログラムされる（（６））。
【０１１２】
次に、ソースワードライン３２４＿１に連結されたメモリセルから上位ビットページ（ＭＳＢ  ｐａｇｅ）が読み出された後、ページバッファ３２６に格納される（（７））。ページバッファ２２６に格納された中間ビットページ（ＣＳＢ  ｐａｇｅ）は不揮発性メモリ装置３２０のエラー訂正回路３２８によってエラー訂正され（（８））、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）はＳＬＣバッファ領域３２２の第２バッファワードライン３２２＿２に連結されたメモリセルにプログラムされる（（９））。
【０１１３】
上述されたように、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）がＳＬＣバッファ領域３２２に格納されるようにバッファプログラム動作が遂行される。
【０１１４】
以後、不揮発性メモリ装置３２０はＳＬＣバッファ領域３２２に格納された下位ビット（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）を読出し、読み出された下位ビット（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）を３段階プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）に遂行されるプログラム動作によって、使用者データ領域３２４のターゲットワードライン３２４＿２に連結されたメモリセルにプログラムする。ここで、３段階プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）は図７に図示されたアドレススクランブルリングにしたがって遂行される。
【０１１５】
本発明の実施形態によるブロック複写方法は、不揮発性メモリ装置３２０の内部でエラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）をＳＬＣバッファ領域２２２に格納した後、再プログラミング（第１、第２、及び第３プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ））を遂行する。
【０１１６】
図１１は図７に図示されたブロック複写方法を例示的に示すフローチャートである。図７乃至図１１を参照すれば、ブロック複写方法は次の通りである。
【０１１７】
ソースブロックからデータが読み出される（Ｓ１１０）。読み出されたデータのエラーが訂正される（Ｓ１２０）。ここで、エラー訂正動作はメモリ制御器のエラー訂正回路（図８Ａの１１１、図９の２１１）或いは不揮発性メモリ装置のエラー訂正回路（図１０の３２８）で遂行できる。エラー訂正されたデータはバッファリングされる  （Ｓ１３０）。ここで、エラー訂正されたデータはメモリ制御器のバッファＲＡＭ（図８の１１２）或いは不揮発性メモリ装置のＳＬＣバッファ領域（図９の２２２、図１０の３２２）にバッファリングされ得る。以後、図７に図示されたアドレススクランブルリングにしたがって、ターゲットブロックにバッファリングされたデータが再プログラムされる（Ｓ１４０）。したがって、ブロック複写動作が完了される。
【０１１８】
本発明のブロック複写方法は、読み出されたデータをバッファリングし、バッファリングされたデータを利用して再プログラミングを遂行する。
【０１１９】
図７乃至図１１はブロック複写動作の時、読み出されたデータをバッファリングし、バッファリングされたデータを利用して再プログラミングを遂行する。しかし、本発明が必ずここに制限される必要はない。本発明はブロック複写動作の時読み出されたデータのバッファリング無しで再プログラミングを遂行できる。
【０１２０】
図１２は図２に図示された不揮発性メモリ装置１２０のブロック複写方法に対する第２実施形態を示す図面である。図１２を参照すれば、ブロック複写方法は、図５に図示されたアドレススクランブルリングと同一の順序にプログラミングが遂行される。
【０１２１】
ブロック複写方法は次のように遂行される。下では説明を簡単にするためにワードラインＷＬ０に第１、第２、第３プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）が完了されるまでの過程のみを説明する。
【０１２２】
少なくとも１つのソースブロック（Ｓｏｕｒｃｅ  ＢＬＫ）に３ページ（３  ｐａｇｅｓ；０、１、２）が読み出される（（１））。ここで、０、１、２の各々は、ソースブロックの少なくとも１つのワードラインに連結されたメモリセルから読み出された第１ページ（１ｓｔ  ｐａｇｅ）、第２ページ（２ｎｄ  ｐａｇｅ）、第３ページ（３ｒｄ  ｐａｇｅ）に対応することができる。読み出されたページ０、１、２はエラー訂正される。ワードラインＷＬ０に連結されたメモリセルにエラー訂正されたページ０、１、２がプログラムされる第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（２））。
【０１２３】
以後、少なくとも１つのソースブロック（Ｓｏｕｒｃｅ  ＢＬＫ）に他の３ページ（３  ｐａｇｅｓ；３、４、５）が読み出される（（３））。読み出されたページ３、４、５はエラー訂正された後、ワードラインＷＬ１に連結されたメモリセルにエラー訂正されたページ３、４、５がプログラムされる第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（４））。
【０１２４】
以後、ワードラインＷＬ０の第２プログラミング（２ｎｄ  ＰＧＭ）のために少なくとも１つのソースブロック（Ｓｏｕｒｃｅ  ＢＬＫ）に３ページ（３  ｐａｇｅｓ；０、１、２）が再び読み出される（（５））。読み出されたページ０、１、２はエラー訂正された後、第１プログラミング（１ｓｔ  ＰＧＭ）が遂行されたワードラインＷＬ０の連結されたメモリセルにエラー訂正されたページ０、１、２がさらに細密にプログラムされる第２プログラミング（２ｎｄ  ＰＧＭ）が遂行される（（６））。
【０１２５】
以後、少なくとも１つのソースブロック（Ｓｏｕｒｃｅ  ＢＬＫ）にその他の３ページ（３  ｐａｇｅｓ；６、７、８）が読み出される（（７））。読み出されたページ６、７、８はエラー訂正された後、ワードライン（ＷＬ２）に連結されたメモリセルにエラー訂正されたページ６、７、８がプログラムされる第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（８））。
【０１２６】
以後、ワードラインＷＬ１の第２プログラミング（２ｎｄ  ＰＧＭ）のために少なくとも１つのソースブロック（Ｓｏｕｒｃｅ  ＢＬＫ）に３ページ（３  ｐａｇｅｓ；３、４、５）が再び読み出される（（９））。読み出されたページ３、４、５はエラー訂正された後、第１プログラミング（１ｓｔ  ＰＧＭ）が遂行されたワードラインＷＬ１の連結されたメモリセルにエラー訂正されたページ３、４、５がさらに細密にプログラムされる第２プログラミング（２ｎｄ  ＰＧＭ）が遂行される（（１０））。
【０１２７】
以後、ワードラインＷＬ０の第３プログラミング（３ｒｄ  ＰＧＭ）のために少なくとも１つのソースブロック（Ｓｏｕｒｃｅ  ＢＬＫ）に３ページ（３  ｐａｇｅｓ；０、１、２）が再び読み出される（（１１））。読み出されたページ０、１、２はエラー訂正された後、第２プログラミング（２ｎｄ  ＰＧＭ）が遂行されたワードラインＷＬ０の連結されたメモリセルにエラー訂正されたページ０、１、２がさらに細密にプログラムされる第３プログラミング（３ｒｄ  ＰＧＭ）が遂行される（（１２））。したがって、ワードラインＷＬ０に第１、第２、第３プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）が完了される。残りワードラインＷＬ１、ＷＬ２、…、も類似な方法に進行される。
【０１２８】
図１２に示したように、１つのワードラインに関連された３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）が連続的に遂行されない。
【０１２９】
本発明のブロック複写方法は不連続的に進行される３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）を遂行するために各段階のプログラミングを遂行する時毎に必要であるページを読み出してエラー訂正する。
【０１３０】
図１３は図１２に図示されたブロック複写方法を利用するメモリシステム４０に対する第１実施形態を示すブロック図である。図１３を参照すれば、ブロック複写方法は次の通りである。
【０１３１】
第１に、第１プログラミング（１ｓｔ  ＰＧＭ）が次のように遂行される。ソースワードライン４２４＿１に連結されたメモリセルから下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）が順に読み出され、エラー訂正される。例えば、読み出された下位ビットページＬＳＢはページバッファ４２６に格納され（（１））、格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）はメモリ制御器４１０のエラー訂正回路４１１へ伝送される（（２））。エラー訂正回路４１１から下位ビットページ（ＬＳＢ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）はバッファＲＡＭ４１２へ伝送される（（３））。中間ビットページ（ＣＳＢ  ｐａｇｅ）も類似な方法に進行され（（４）、（５）、（６））及び上位ビットページ（ＭＳＢ  ｐａｇｅ）も類似な方法に進行される（（７）、（８）、（９））。したがって、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）がバッファＲＡＭ４１２に格納される。
【０１３２】
以後、ターゲットワードライン４２４＿２に連結されたメモリセルにバッファＲＡＭ４１２に格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）がページバッファ４２６へ伝送され（（１０））、以後第１プログラミング（１ｓｔ  ＰＧＭ）が進行される（（１１））。したがって、第１プログラミング（１ｓｔ  ＰＧＭ）が完了される。
【０１３３】
第２に、図１２に図示されたアドレススクランブルリングにしたがって、第２プログラミング（２ｎｄ  ＰＧＭ）が第１プログラミング（１ｓｔ）と類似な方法に遂行される（（１２）〜（２２））。ここで、第２プログラミング（２ｎｄ）のプログラム状態（図１参照、Ｐ２１〜Ｐ２７）に対応する検証電圧は第１プログラミング（１ｓｔ）のプログラム状態（図１参照、Ｐ１１〜Ｐ１７）に対応する検証電圧より高い。したがって、第２プログラミング（２ｎｄ  ＰＧＭ）が完了される。
【０１３４】
第３に、図１２に図示されたアドレススクランブルリングにしたがって、第３プログラミング（３ｒｄ  ＰＧＭ）が次のように遂行される（（２３）〜（３３））。ここで、第３プログラミング（３ｒｄ）のプログラム状態（図１参照、Ｐ３１〜Ｐ３７）に対応する検証電圧は第２プログラミング（２ｎｄ）のプログラム状態（Ｐ２１〜Ｐ２７）に対応する検証電圧より高い。したがって、第３プログラミング（３ｒｄ  ＰＧＭ）が完了される。
【０１３５】
上述されたように、３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）によってソースワードライン４２４＿１に連結されたメモリセルに対するデータがターゲットワードライン４２４＿２に連結されたメモリセルに対するデータ再プログラムされる。
【０１３６】
本発明のブロック複写方法は、プログラミング段階時毎にデータを読出し、読み出されたデータをエラー訂正した後、再プログラミングに利用する。
【０１３７】
図１３ではブロック複写動作の時、データがバッファＲＡＭ４１２を経由する。しかし、本発明が必ずここに制限される必要はない。本発明のブロック複写動作はデータがバッファＲＡＭを経由しなく、エラー訂正した後、直ちにページバッファに格納され得る。
【０１３８】
図１４は図１２に図示されたブロック複写方法を利用するメモリシステム５０に対する第２実施形態を示すブロック図である。図１４を参照すれば、ブロック複写方法は次の通りである。
【０１３９】
第１に、第１プログラミング（１ｓｔ  ＰＧＭ）が次のように遂行される。ソースワードライン５２４＿１に連結されたメモリセルから下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）が順に読み出され、エラー訂正される。例えば、読み出された下位ビットページＬＳＢはページバッファ５２６に格納され（（１））、格納された下位ビットページ（ＬＳＢ  ｐａｇｅ）はメモリ制御器５１０のエラー訂正回路５１１へ伝送される（（２））。エラー訂正回路５１１から下位ビットページ（ＬＳＢ  ｐａｇｅ）に対するエラーが訂正され、エラー訂正されたページバッファ５２６へ伝送される（（３））。中間ビットページ（ＣＳＢ  ｐａｇｅ）も類似な方法に進行され（（４）、（５）、（６））及び上位ビットページ（ＭＳＢ  ｐａｇｅ）も類似な方法に進行される（（７）、（８）、（９））。したがって、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）がページバッファ５２６に格納される。以後、以後第１プログラミング（１ｓｔ  ＰＧＭ）が進行される（（１０））。したがって、第１プログラミング（１ｓｔ  ＰＧＭ）が完了される。
【０１４０】
第２に、図１２に図示されたアドレススクランブルリングにしたがって、第２プログラミング（２ｎｄ  ＰＧＭ）が第１プログラミング（１ｓｔ）と類似な方法に遂行される（（１１）〜（２０））。したがって、第２プログラミング（２ｎｄ  ＰＧＭ）が完了される。
【０１４１】
第３に、図１２に図示されたアドレススクランブルリングにしたがって、第３プログラミング（３ｒｄ  ＰＧＭ）が次のように遂行される（（２１）〜（３０））。したがって、第３プログラミング（３ｒｄ  ＰＧＭ）が完了される。
【０１４２】
上述されたように、３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）によってソースワードライン５２４＿１に連結されたメモリセルに対するデータがターゲットワードライン５２４＿２に連結されたメモリセルに対するデータ再プログラムされる。
【０１４３】
本発明のブロック複写方法は、プログラミング段階時毎にデータを読出し、読み出されたデータをエラー訂正した後、再プログラミングに利用する。
【０１４４】
図１３乃至図１４で図示されたブロック複写方法は、メモリ制御器でエラー訂正を遂行する。しかし、本発明が必ずここに制限される必要はない。本発明のブロック複写方法は不揮発性メモリ装置内でエラー訂正を遂行することもあり得る。
【０１４５】
図１５は図１２に図示されたブロック複写方法を利用するメモリシステム６０に対する第３実施形態を示すブロック図である。図１５を参照すれば、ブロック複写方法は次の通りである。
【０１４６】
第１に、第１プログラミング（１ｓｔ  ＰＧＭ）が次のように遂行される。ソースワードライン６２４＿１に連結されたメモリセルから読み出された下位ビットページ（ＬＳＢ  ｐａｇｅ）はページバッファ６２６に格納され（（１））、以後に下位ビットページ（ＬＳＢ  ｐａｇｅ）は不揮発性メモリ装置６２０のエラー訂正回路６２８でエラー訂正された後、再びページバッファ６２６に格納される（（２））。次に、ソースワードライン６２４＿１に連結されたメモリセルから読み出された中間ビットページ（ＬＳＢ  ｐａｇｅ）はページバッファ６２６に格納され（（３））、以後に中間ビットページ（ＣＳＢ  ｐａｇｅ）はエラー訂正回路６２８でエラー訂正された後、再びページバッファ６２６に格納される（（４））。次に、ソースワードライン６２４＿１に連結されたメモリセルから読み出された上位ビットページ（ＭＳＢ  ｐａｇｅ）はページバッファ６２６に格納され（（５））、以後に中間ビットページ（ＣＳＢ  ｐａｇｅ）はエラー訂正回路６２８でエラー訂正された後、再びページバッファ６２６に格納される（（６））。したがって、エラー訂正された下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ）全てがページバッファ６２６に格納される。以後、第１プログラミング（１ｓｔ  ＰＧＭ）が遂行される（（７））。したがって、ソースワードライン６２４＿１に対する第１プログラミング（１ｓｔ  ＰＧＭ）が完了される。
【０１４７】
第２に、図１２に図示されたアドレススクランブルリングにしたがって、第２プログラミング（２ｎｄ  ＰＧＭ）が上述された第１プログラミング（１ｓｔ  ＰＧＭ）と類似に遂行される（（８）〜（１４））。
【０１４８】
第３に、図１２に図示されたアドレススクランブルリングにしたがって、第３プログラミング（３ｒｄ  ＰＧＭ）が上述された第１プログラミング（１ｓｔ  ＰＧＭ）と類似に遂行される（（１５）〜（２１））。
【０１４９】
本発明のブロック複写方法は、プログラミング段階時毎にデータを読出し、読み出されたデータを不揮発性メモリ装置６２０の内部でエラー訂正した後、再プログラミングに使用する。
【０１５０】
図１６は図１２に図示されたブロック複写方法を例示的に示すフローチャートである。図１２乃至図１６を参照すれば、ブロック複写方法は次の通りである。
【０１５１】
ソースブロックからデータが読み出される（Ｓ２１０）。読み出されたデータのエラーが訂正される（Ｓ２２０）。ここで、エラー訂正動作はメモリ制御器のエラー訂正回路（図１３の４１１、図１４の５１１）或いは不揮発性メモリ装置のエラー訂正回路（図１５の５２８）で遂行できる。以後、図１２に図示されたアドレススクランブルリングにしたがって、エラー訂正されたデータを利用して再プログラミングが遂行される（Ｓ２３０）。以後、再プログラミングが最後段階であるか否かを判別される（Ｓ２４０）。仮、最後段階の再プログラミングではなければ、Ｓ２１０段階へ進行される。反面に、最後段階の再プログラミングであれば、ブロック複写動作が完了される。
【０１５２】
本発明のブロック複写方法は、各プログラミング段階でデータを読出し、読み出されたデータをエラー訂正した後、エラー訂正されたデータを利用して再プログラミングを遂行する。
【０１５３】
図１乃至図１６で図示された再プログラミング方式に遂行される３−ビットプログラム動作は、第１、第２、及び第３プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）全て３−ビットデータをプログラムする。これを言い換えれば、８−８−８方式の再プログラミングと称する。しかし、本発明の再プログラミング方式が必ずここに制限される必要はない。本発明の再プログラミング方式に遂行される３−ビットプログラム動作は、２−ビットデータをプログラムする第１プログラミング（１ｓｔ  ＰＧＭ）と、３−ビットデータをプログラムする第２及び第３プログラミング（２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）とで構成され得る。
【０１５４】
図１７は本発明による再プログラミング方式に遂行される３−ビットプログラム動作に対する他の実施形態を例示的に示す図面である。図１７を参照すれば、３−ビットプログラム動作は、３段階に遂行される再プログラミング方式（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）を利用するが、第１プログラミング（１ｓｔ  ＰＧＭ）は２−ビットプログラム動作が遂行され、第２プログラミング（２ｎｄ  ＰＧＭ）及び第３プログラミング（３ｒｄ）は３−ビットプログラム動作が遂行される。
【０１５５】
第１に、第１プログラミング（１ｓｔ  ＰＧＭ）は消去状態Ｅから４つの状態Ｅ、Ｐ１１〜Ｐ１３の中で２−ビットデータに対応するいずれか１つの状態にプログラムさせる。即ち、第１プログラミング（１ｓｔ  ＰＧＭ）は第１及び第２ページ（例えば、下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ））を，４レベル（４−ｌｅｖｅｌ）状態にプログラムする。
【０１５６】
第２に、第２プログラミング（２ｎｄ  ＰＧＭ）は第１プログラミング（１ｓｔ  ＰＧＭ）が完了された状態Ｐ１１〜Ｐ１３を利用して第１、第２及び第３ページ（例えば、下位ビットページ（ＬＳＢ  ｐａｇｅ）、中間ビットページ（ＣＳＢ  ｐａｇｅ）、上位ビットページ（ＭＳＢ  ｐａｇｅ））を８レベル（８−ｌｅｖｅｌ）状態に粗い的にプログラムする。例えば、第１プログラミング（１ｓｔ  ＰＧＭ）の状態Ｐ１１は第２プログラミングの状態Ｐ２２或いは状態Ｐ２３にプログラムされる。
【０１５７】
第３に、第３プログラム動作（３ｒｄ  ＰＧＭ）は第２プログラミング（２ｎｄ  ＰＧＭ）が完了された状態Ｐ２１〜Ｐ２７をさらに細密な８レベル（８−ｌｅｖｅｌ）状態Ｐ３１〜Ｐ３７に再プログラムする。第３プログラミング（３ｒｄ  ＰＧＭ）は第２プログラミング（２ｎｄ  ＰＧＭ）でプログラムされた３−ビットデータを再プログラムする。例えば、第２プログラミング（２ｎｄ  ＰＧＭ）の状態Ｐ２１は第３プログラミングＰ３１状態に再プログラムされ、その結果として、第３プログラミング（３ｒｄ  ＰＧＭ）の状態Ｐ３１に対応する閾値電圧散布は、第２プログラミング（２ｎｄ  ＰＧＭ）の状態Ｐ２１に対応する閾値電圧散布より狭くなる。したがって、最終的な３−ビットプログラム動作が完了される。
【０１５８】
図１７に図示されたプログラム動作は、４−８−８方式の再プログラミングを利用する。
【０１５９】
本発明による３−ビットプログラム動作は、３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）で構成された再プログラミング方式に遂行され、各プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）の中で少なくとも１つは異なるビットプログラム動作を遂行する。
【０１６０】
図１８は本発明による再プログラミング方式に遂行される４−ビットプログラム動作に対する実施形態を例示的に示す図面である。図１８を参照すれば、４−ビットプログラム動作は、３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）で構成された再プログラミング方式に遂行され、各プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）は全て同一の４−ビット（或いは、１６レベル）プログラム動作を遂行する。
【０１６１】
図１乃至図１８に図示されたメモリシステムは不揮発性メモリ装置でＳＬＣバッファ領域と使用者データ領域を含む。しかし、本発明が必ずここに制限される必要はない。本発明によるメモリシステムは、バッファプログラム動作のためのＳＬＣバッファ領域を有する不揮発性メモリ装置を別に含むことができる。
【０１６２】
図１９はマルチ−ビットプログラム動作を遂行するメモリシステムに対する他の実施形態でブロック複写方法を概念的に示す図面である。図１９を参照すれば、メモリシステム７０はＳＬＣバッファ領域７２２を有する少なくとも１つの第１不揮発性メモリ装置７２０、及び使用者データ領域７３４を有する少なくとも１つの第２不揮発性メモリ装置７４０を含む。
【０１６３】
下では図１９に図示された、使用者データ領域７３４の再プログラミング方式に遂行されるブロック複写方法を説明する。優先的にソースブロック７４３＿１から読み出されたデータはエラー訂正回路７１１によって訂正された後、エラー訂正されたデータはＳＬＣ不揮発性メモリ装置７２０のＳＬＣバッファ領域７２２にバッファプログラムされる。
【０１６４】
以後、事前に決定されたアドレススクランブルリングにしたがって、ＳＬＣバッファ領域７２２に格納されたデータがターゲットブロック７３４＿２に３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）によって再プログラム方式にプログラムされる。仮に、メモリシステム７０が３−ビットプログラム動作を遂行すれば、プログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）は４−８−８或いは８−８−８方式に再プログラミングされ得る。
【０１６５】
本発明のブロック複写方法は、プログラムされるデータを第１不揮発性メモリ装置７２０にバッファリングして置いた後、第２不揮発性メモリ装置７３０のターゲットブロック７３４＿２に再プログラミング方式にプログラムさせる。
【０１６６】
図１９でソースブロック７３４＿１とターゲットブロック７３４＿２とは同一の不揮発性メモリ装置に包含される。しかし、本発明が必ずここに制限される必要はない。本発明はソースブロックとターゲットブロックが互に異なる不揮発性メモリ装置に包含され得る。
【０１６７】
図２０はマルチ−ビットプログラム動作を遂行するメモリシステムに対するその他の実施形態でブロック複写方法を概念的に示す図面である。図２０を参照すれば、メモリシステム８０はＳＬＣバッファ領域８２２を有する少なくとも１つの第１不揮発性メモリ装置８２０、ソースブロック８３４＿１を有する第２不揮発性メモリ装置８３０、ターゲットブロック８４４＿１を有する第３不揮発性メモリ装置８４０を含む。
【０１６８】
以下では図２０に図示された再プログラミング方式に遂行されるブロック複写方法を説明する。優先的に第２不揮発性メモリ装置８３０のソースブロック８３４＿１から読み出されたデータはエラー訂正回路８１１によって訂正された後、エラー訂正されたデータは第１不揮発性メモリ装置８２０のＳＬＣバッファ領域８２２にバッファプログラムされる。以後、事前に決定されたアドレススクランブルリングにしたがってＳＬＣバッファ領域８２２に格納されたデータが第３不揮発性メモリ装置８４０のターゲットブロック８４４＿１に３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）によってプログラムされる。
【０１６９】
本発明のブロック複写方法は、第２不揮発性メモリ装置７３０のデータを第１不揮発性メモリ装置７２０にバッファリングして置いた後、第３不揮発性メモリ装置７４０に再プログラム方式にプログラムする。
【０１７０】
図２０でデータをバッファリングする不揮発性メモリ装置８２０と再プログラミングが遂行される不揮発性メモリ装置８４０が互に異なる。しかし、本発明が必ずここに制限される必要はない。本発明はデータをバッファリングする不揮発性メモリ装置と再プログラミングが遂行される不揮発性メモリ装置とが同一であり得る。
【０１７１】
図２１はマルチ−ビットプログラム動作を遂行するメモリシステムに対するその他の実施形態でブロック複写方法を概念的に示す図面である。図２１を参照すれば、メモリシステム９０はソースブロック９２４＿１を有する第１不揮発性メモリ装置９２０及びＳＬＣバッファ領域９３２及びターゲットブロック９３４＿１を有する第２不揮発性メモリ装置９３０を含む。
【０１７２】
下では図２１に図示された再プログラミング方式に遂行されるブロック複写方法を説明する。優先的に第１不揮発性メモリ装置９２０のソースブロック９２４＿１から読み出されたデータはエラー訂正回路９１１によって訂正された後、エラー訂正されたデータは第２不揮発性メモリ装置９３０のＳＬＣバッファ領域９３２にバッファプログラムされる。以後、事前に決定されたアドレススクランブルリングにしたがってＳＬＣバッファ領域９３２に格納されたデータが第２不揮発性メモリ装置９３０のターゲットブロック９３４＿１に３段階のプログラミング（１ｓｔ  ＰＧＭ、２ｎｄ  ＰＧＭ、３ｒｄ  ＰＧＭ）によってプログラムされる。
【０１７３】
本発明のブロック複写方法は、第１不揮発性メモリ装置９２０のデータを、第２不揮発性メモリ装置９３０のＳＬＣバッファ領域９３２にバッファリングして置いた後、第２不揮発性メモリ装置９３０の使用者データ領域９３４に再プログラム方式にプログラムする。
【０１７４】
本発明の実施形態によるブロック複写方法はＶＮＡＮＤ（Ｖｅｒｔｉｃａｌ  ＮＡＮＤ）を有するメモリシステムにも適用可能である。
【０１７５】
図２２は本発明によるブロック複写動作を遂行するＶＮＡＮＤを有するメモリシステム１０ａを例示的に示すブロック図である。図２２を参照すれば、メモリシステム１０ａはメモリ制御器１１０ａ、少なくとも１つのＰＲＡＭ（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）１２０ａ、及び少なくとも１つのＶＮＡＮＤ１３０ａを含む。
【０１７６】
ＰＲＡＭ１２０ａは相変化物質の状態（結晶状態或いは非結晶状態）にしたがってデータを格納するメモリセルを含む。ＰＲＡＭ１２０ａに対する詳細なことは、本出願の出願人である三星電子から出願し、この出願の参考文献として結合された特許文献１０〜１３で説明される。
【０１７７】
ＶＮＡＮＤ１３０ａに対する詳細なことは、本出願の出願人である三星電子から出願し、この出願の参考文献として結合された特許文献１４〜２３で説明された。
【０１７８】
以下ではソースブロック１３４ａ−１のデータをターゲットブロック１３４ａ−２に複写する方法を説明する。ＶＮＡＮＤ１３０ａのソースブロック１３４ａ−１からデータが読出し、読み出されたデータはエラー訂正回路１１１ａによってエラー訂正され、エラー訂正されたデータはＰＲＡＭ１２０ａにバッファプログラムされる。以後、バッファプログラムされたデータがＶＮＡＮＤ１３０ａのターゲットブロック１３４ａ−２にプログラムされる。ここで、バッファプログラムされたデータがターゲットブロック１３４ａ−２にプログラムされる時、再プログラミング方式が利用されることもあり得、それではないこともあり得る。
【０１７９】
本発明のメモリシステム１０ａのブロック複写方法は、ＶＮＡＮＤ１３０ａのソースブロック１３４ａ−１から読み出されたデータをＰＲＡＭ１２０ａにバッファリングして置いた後、ＶＮＡＮＤ１３０ａのターゲットブロック１３４ａ−２にプログラムする。
【０１８０】
図２３は図２２に図示されたＶＮＡＮＤ１３０ａのいずれか１つのブロックを例示的に示す図面である。図２３を参照すれば、基板上に４つのサブブロックが１つのブロックを構成される。各々のサブブロックは基板上にワードラインカットの間に少なくとも１つの接地選択ラインＧＳＬ、複数のワードラインＷＬ、少なくとも１つのストリング選択ラインＳＳＬが積層されることによって形成される。ここで、少なくとも１つのストリング選択ラインＳＳＬはストリング選択ラインカットに分離される。ここで、各々のワードラインカットは、図示せずが、共通ソースライン（Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ：ＣＳＬ）を含む。実施形態において、各々のワードラインカットに含まれた共通ソースラインＣＳＬは共通に連結される。
【０１８１】
本発明は多様な装置に応用可能である。
【０１８２】
図２４は本発明の実施形態によるメモリシステムを示すブロック図である。図２４を参照すれば、メモリシステム１０００は少なくとも１つの不揮発性メモリ装置１１００及びメモリ制御器１２００を含む。メモリシステム１１００は図１乃至図２３に上述された再プログラミング方式に遂行されるブロック複写方法を適用する。
【０１８３】
不揮発性メモリ装置１１００は外部から高電圧Ｖｐｐがオプション的に提供され得る。メモリ制御器１２００は複数のチャンネルを通じて不揮発性メモリ装置１１００に連結される。メモリ制御器１２００は少なくとも１つの中央処理装置１２１０、バッファメモリ１２２０、エラー訂正回路１２３０、ＲＯＭ１２４０、ホストインターフェイス１２５０、及びメモリインターフェイス１２６０を含む。図示せずが、メモリ制御器１２００はデータをランダム化させるか、或いはデランダム化させるランダム化回路をさらに包含できる。本発明のメモリシステム１０００はＰＰＮ（Ｐｅｒｆｅｃｔ  Ｐａｇｅ  Ｎｅｗ）に適用可能である。不揮発性メモリ装置１１１０は図示せずが、外部の高電圧が選択的に入力され得る。
【０１８４】
一方、メモリシステムに対するさらに詳細なことは本出願の出願人である三星電子から出願し、参考文献として結合された特許文献５及び特許文献２４で説明される。
【０１８５】
図２５は本発明の実施形態によるメモリカードに対するブロック図である。図２５を参照すれば、メモリカード２０００は少なくとも１つのフラッシュメモリ装置２１００、バッファメモリ装置２２００、及びそれらを制御するメモリ制御器２３００を含む。メモリカード２０００は図１乃至図２３に上述された再プログラミング方式に遂行されるブロック複写方法を適用する。
【０１８６】
バッファメモリ装置２２００はメモリカード２０００の動作の際に生成されるデータを臨時的に格納するための装置である。バッファメモリ装置２２００はＤＲＡＭ或いはＳＲＡＭ等で具現され得る。メモリ制御器２３００は複数のチャンネルを通じてフラッシュメモリ装置２１００に連結される。メモリ制御器２３００はホスト及びフラッシュメモリ装置２１００の間に連結される。ホストからの要請に応答して、メモリ制御器２３００はフラッシュメモリ装置２１００をアクセスする。
【０１８７】
メモリ制御器２３００は少なくとも１つのマイクロプロセッサー２３１０、ホストインターフェイス２３２０、フラッシュインターフェイス２３３０を含む。少なくとも１つのマイクロプロセッサー２３１０はファームウェア（ｆｉｒｍｗａｒｅ）を動作するように具現される。ホストインターフェイス２３２０はホストとメモリカード２０００との間にデータ交換を遂行するためのカードプロトコル（例えば、ＳＤ／ＭＭＣ）を通じてホストとインターフェイシングする。このようなメモリカード２０００はマルチメディアカード（Ｍｕｌｔｉｍｅｄｉａ  Ｃａｒｄ：ＭＭＣ）、保安デジタル（Ｓｅｃｕｒｉｔｙ  Ｄｉｇｉｔａｌ：ＳＤ）、ｍｉｎｉＳＤ、メモリスティック（Ｍｅｍｏｒｙ  Ｓｔｉｃｋ）、スマートメディア（Ｓｍａｒｔ  Ｍｅｄｉａ（登録商標））、トランスフラッシュ（ＴｒａｎｓＦｌａｓｈ）カード等に適用可能である。
【０１８８】
一方、メモリカード２０００に対するさらに詳細なことは本出願の出願人である三星電子から出願し、参考文献として結合された特許文献２５で説明される。
【０１８９】
図２６は本発明の実施形態によるｍｏｖｉＮＡＮＤに対するブロック図である。図２６を参照すれば、ｍｏｖｉＮＡＮＤ３０００は少なくとも１つのＮＡＮＤフラッシュメモリ装置３１００及び制御器３２００を含むことができる。ｍｏｖｉＮＡＮＤ３０００はＭＭＣ４．４（言い換えれば、ｅＭＭＣ）規格を支援する。ｍｏｖｉＮＡＮＤ３０００は図１乃至図２３に上述された再プログラミング方式に遂行されるブロック複写方法を適用する。
【０１９０】
ＮＡＮＤフラッシュメモリ装置３１００は外部高電圧Ｖｐｐがオプション的に提供され得る。ＮＡＮＤフラッシュメモリ装置３１００はＳＤＲ（Ｓｉｎｇ  Ｄａｔａ  Ｒａｔｅ）ＮＡＮＤ或いはＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ＮＡＮＤであり得る。実施形態において、ＮＡＮＤフラッシュメモリ装置３１００は単品のＮＡＮＤフラッシュメモリ装置を含むことができる。ここで、単品のＮＡＮＤフラッシュメモリ装置は１つのパッケージ（例えば、ＦＢＧＡ：Ｆｉｎｅ−ｐｉｔｃｈ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）に積層されて具現され得る。
【０１９１】
メモリ制御器３２００は複数のチャンネルＣＨ１〜ＣＨ４を通じてフラッシュメモリ装置３１００に連結される。一方、チャンネルの個数は４つに制限されない。制御器３２００は少なくとも１つの制御器コア３２１０、ホストインターフェイス３２２０、及びＮＡＮＤインターフェイス３２３０を含む。少なくとも１つの制御器コア３２１０はｍｏｖｉＮＡＮＤ３０００の全般的な動作を制御する。
【０１９２】
ホストインターフェイス３２２０は制御器３２１０とホストのインターフェイシングを遂行する。ＮＡＮＤインターフェイス３２３０はＮＡＮＤフラッシュメモリ装置３１００と制御器３２００のインターフェイシングを遂行する。実施形態において、ホストインターフェイス３２２０は並列インターフェイス（例えば、ＭＭＣインターフェイス）であり得る。他の実施形態において、ｍｏｖｉＮＡＮＤ３０００のホストインターフェイス３２２０は直列インターフェイス（例えば、ＵＨＳ−ＩＩ、ＵＦＳインターフェイス）であり得る。
【０１９３】
ｍｏｖｉＮＡＮＤ３０００はホストから電源電圧Ｖｃｃ、Ｖｃｃｑを受信する。ここで、第１電源電圧（Ｖｃｃ：３．３Ｖ）はＮＡＮＤフラッシュメモリ装置３１００及びＮＡＮＤインターフェイス３２３０へ提供され、第２電源電圧（Ｖｃｃｑ：１．８Ｖ／３．３Ｖ）は制御器３２００へ提供される。実施形態において、ｍｏｖｉＮＡＮＤ３０００は外部高電圧Ｖｐｐがオプション的に提供され得る。
【０１９４】
本発明の実施形態によるｍｏｖｉＮＡＮＤ３０００は大容量のデータを格納するのに有利のみでなく、向上された読出し動作特性を有する。本発明の実施形態によるｍｏｖｉＮＡＮＤ３０００は小型及び低電力が要求されるモバイル製品（例えば、ギャラクシＳ、アイフォン等）に応用可能である。
【０１９５】
図２６に図示されたｍｏｖｉＮＡＮＤ３０００は複数の電源電圧（Ｖｃｃ、Ｖｃｃｑ）を受信する。しかし、本発明のｍｏｖｉＮＡＮＤが必ずここに制限される必要はない。本発明のｍｏｖｉＮＡＮＤは電源電圧Ｖｃｃを受信して内部でブースティング或いはレギュレーティングすることによって、ＮＡＮＤインターフェイス及びＮＡＮＤフラッシュメモリに適合な電源電圧（３．３Ｖ）を発生するように具現されることもあり得る。このような内部ブースティング或いはレギュレーティング動作に対する詳細なことは本出願の出願人である三星電子から出願し、参考文献として結合された特許文献２６で説明される。
【０１９６】
一方、本発明はソリッドステートドライブ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ：以下、‘ＳＳＤ’と称する）に適用可能である。
【０１９７】
図２７は本発明の実施形態によるＳＳＤに対するブロック図である。図２７を参照すれば、ＳＳＤ４０００は複数のフラッシュメモリ装置４１００及びＳＳＤ制御器４２００を含む。ＳＳＤ４０００は図１乃至図２３に上述された再プログラミング方式に遂行されるブロック複写方法を適用する。
【０１９８】
フラッシュメモリ装置４１００はオプション的に外部高電圧Ｖｐｐを提供されるように具現され得る。ＳＳＤ制御器４２００は複数のチャンネルＣＨ１〜ＣＨｉ（ｉは２以上の整数）を通じてフラッシュメモリ装置４１００に連結される。ＳＳＤ制御器４２００は少なくとも１つの中央処理装置４２１０、ホストインターフェイス４２２０、バッファメモリ４２３０、及びフラッシュインターフェイス４２４０を含む。
【０１９９】
ホストインターフェイス４２２０は中央処理装置４２１０の制御にしたがってホストと通信プロトコル方式にデータを交換する。実施形態において、通信プロトコルはＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコルであり得る。このようなＡＴＡプロトコルはＳＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）インターフェイス、ＰＡＴＡ（Ｐａｒａｌｌｅｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）インターフェイス、ＥＳＡＴＡ（Ｅｘｔｅｒｎａｌ  ＳＡＴＡ）インターフェイス等を含む。他の実施形態において、通信プロトコルはＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコルであり得る。ホストインターフェイス４２２０を通じてホストから入力されるデータやホストへ伝送しなければならないデータは中央処理装置４２１０の制御にしたがってＣＰＵバスを経由しなくてバッファメモリ４２２０を通じて伝送される。
【０２００】
バッファメモリ４２３０は外部とフラッシュメモリ装置４１００との間の移動データを臨時的に格納する。また、バッファメモリ４２３０は中央処理装置４２１０によって運営されるプログラムを格納するのにも使用される。バッファメモリ４２３０はＤＲＡＭ或いはＳＲＡＭで具現され得る。図２７でバッファ４２３０はＳＳＤ制御器４２００の内部に包含されるか、本発明が必ずここに制限される必要はない。本発明の実施形態によるバッファメモリはＳＳＤ制御器４２００の外部に配置され得る。
【０２０１】
フラッシュインターフェイス４２４０は格納装置として使用されるフラッシュメモリ装置４１００とＳＳＤ制御器４２００との間のインターフェイシングを遂行する。フラッシュインターフェイス４２６０はＮＡＮＤフラッシュメモリ、Ｏｎｅ−ＮＡＮＤフラッシュメモリ、マルチレベルフラッシュメモリ、シングルレベルフラッシュメモリを支援するように構成され得る。
【０２０２】
本発明の実施形態によるＳＳＤ４０００はプログラム動作の時ランダムデータを格納することによって、データの信頼性を向上させる。その結果として本発明のＳＳＤ４０００は格納されたデータの信頼性を向上させ得る。一方、ＳＳＤ４０００に対するさらに詳細なことは本出願の出願人である三星電子から出願し、参考文献として結合された特許文献５及び特許文献２４で説明される。
【０２０３】
図２８は図２７に図示されたＳＳＤ４０００を有するコンピューティングシステムに対するブロック図である。図２８を参照すれば、コンピューティングシステム５０００は、少なくとも１つの中央処理装置５１００、不揮発性メモリ装置５２００、ＲＡＭ５３００、入出力装置５４００、及び少なくとも１つのＳＳＤ５５００を含む。
【０２０４】
少なくとも１つの中央処理装置５１００はシステムバスに連結される。不揮発性メモリ装置５２００はコンピューティングシステム５０００を動作するのに必要であるデータが格納される。このようなデータには開始命令シークェンス、或いは基本的な入力／出力動作システム（例えば、ＢＩＯＳ）シークェンス等である。ＲＡＭ５３００は中央処理装置５１００が実行される時、生成されるデータが臨時的に格納される。入出力装置５４００は、実施形態において、キーボード、ポインティング装置（マウス）、モニター、モデム、等が入出力装置インターフェイスを通じてシステムバスに連結される。ＳＳＤ５５００は読出し可能である格納装置として、図２７に図示されたＳＳＤ４０００と同様に具現される。
【０２０５】
図２９は図２７に図示されたＳＳＤ４０００を有する電子機器に対するブロック図である。図２９を参照すれば、電子機器６０００は、プロセッサー６１００、ＲＯＭ６２００、ＲＡＭ６３００、フラッシュインターフェイス６４００、及び少なくとも１つのＳＳＤ６５００を含む。
【０２０６】
プロセッサー６１００はファームウェアコード或いは任意のコードを実行するためにＲＡＭ６３００をアクセスする。また、プロセッサー６１００は開始命令シークェンス或いは基本入出力動作システムシークェンスのような固定命令シークェンスを実行するためにＲＯＭ６２００へアクセスする。フラッシュインターフェイス６４００は電子機器６０００とＳＳＤ６５００との間のインターフェイシングを遂行する。ＳＳＤ６５００は電子機器６０００に着脱することができる。ＳＳＤ６５００は、図２７に図示されたＳＳＤ４０００と同様に具現される。
【０２０７】
本発明の電子機器６０００はセルラーフォン、個人デジタル補助機（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ：ＰＤＡｓ）、デジタルカメラ、カムコーダー、及び携帯用オーディオ再生装置（例えば、ＭＰ３）、ＰＭＰ等であり得る。
【０２０８】
図３０は図２７に図示されたＳＳＤ４０００を利用するサーバーシステムに対するブロック図である。図３０を参照すれば、サーバーシステム７０００はサーバー７１００、及びサーバー７１００を動作するのに必要であるデータを格納する少なくとも１つのＳＳＤ７２００を含む。ここで、少なくとも１つのＳＳＤ７２００は、図２７に図示されたＳＳＤ４０００と同様な機能或いは動作を有するように具現される。
【０２０９】
サーバー７１００は応用通信モジュール７１１０、データ処理モジュール７１２０、アップグレードモジュール７１３０、スケジューリングセンター７１４０、ローカルリソースモジュール７１５０、及びリペア情報モジュール７１６０を含む。応用通信モジュール７１１０はサーバー７１００とネットワークに連結されたコンピューティングシステムと通信するか、或いはサーバー７１００とＳＳＤ７２００が通信するように具現される。応用通信モジュール７１１０は使用者インターフェイスを通じて提供されたデータ或いは情報をデータ処理モジュール７１２０へ伝送する。
【０２１０】
データ処理モジュール７１２０はローカルリソースモジュール７１５０にリンクされる。ここで、ローカルリソースモジュール７１５０はサーバー７１００へ入力されたデータ或いは情報を基づいて使用者にリペアショップ（ｒｅｐａｉｒ  ｓｈｏｐｓ）／ディーラー（ｄｅａｌｅｒｓ）／技術的な情報の目録を提供する。アップグレードモジュール７１３０はデータ処理モジュール７１２０とインターフェイシングする。アップグレードモジュール７１３０はＳＳＤ７２００から伝送されたデータ或いは情報を基づいてファームウェア、リセットコード、診断システムアップグレード或いは他の情報を電子機器（ａｐｐｌｉａｎｃｅ）にアップグレードする。
【０２１１】
スケジューリングセンター７１４０はサーバー７１００に入力されたデータ或いは情報を基づいて使用者に実時間のオプションを許容する。リペア情報モジュール７１６０はデータ処理モジュール７１２０とインターフェイシングする。リペア情報モジュール７１６０は使用者にリペア関連情報（例えば、オーディオ、ビデオ、或いは文書ファイル）を提供することに利用される。データ処理モジュール７１２０はＳＳＤ７２００から伝送された情報を基づいて関連された情報をパッケイジングする。その後、このような情報はＳＳＤ７２００へ伝送されるか、或いは使用者にディスプレイされる。
【０２１２】
本発明の実施形態による不揮発性メモリ装置はモバイル装置（例えば、ギャラクシＳ、アイフォン等）にも適用可能である。
【０２１３】
図３１は本発明の実施形態によるモバイル装置８０００を例示的に示す図面である。図３１を参照すれば、モバイル装置８０００は通信ユニット８１００、制御器８２００、メモリユニット８３００、ディスプレイユニット８４００、タッチスクリーンユニット８５００、及びオーディオユニット８６００を含む。
【０２１４】
メモリユニット８３００は少なくとも１つのＤＲＡＭ８３１０、少なくとも１つのＯｎｅＮＡＮＤ８３２０、及び少なくとも１つのｍｏｖｉＮＡＮＤ８３３０を含む。ＯｎｅＮＡＮＤ８３２０及びｍｏｖｉＮＡＮＤ８３３０の中で少なくとも１つは図１乃至図２３に上述された再プログラミング方式に遂行されるブロック複写方法を適用する。
【０２１５】
一方、モバイル装置に対するさらに詳細なことは、本出願の出願人である三星電子から出願し、この出願の参考文献として結合された特許文献２７〜３０で説明される。
【０２１６】
本発明の実施形態による不揮発性メモリ装置はタブレット（例えば、ギャラクシタブ、アイパッド等）にも適用可能である。
【０２１７】
図３２は本発明の実施形態による携帯用電子装置９０００を例示的に示す図面である。図３２を参照すれば、携帯用電子装置９０００は一般的に少なくとも１つのコンピューター読出し可能媒体９０２０、処理システム９０４０、入出力サブシステム９０６０、無線周波数回路９０８０及びオーディオ回路９１００を含む。各構成要素は少なくとも１つの通信バス或いは信号線９０３０に連結され得る。
【０２１８】
携帯用電子装置９０００は、制限されないハンドヘルドコンピューター（ｈａｎｄｈｅｌｄ  ｃｏｍｐｕｔｅｒ）、タブレットコンピューター、移動電話、メディアプレーヤー、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）等とこれらアイテムの中で２つ以上の組合を含む任意の携帯用電子装置であり得る。ここで、少なくとも１つのコンピューター読出し可能媒体９０２０はメモリシステム１１００が図１乃至図２３に上述された再プログラミング方式に遂行されるブロック複写方法を適用する。一方、携帯用電子装置９０００に対するさらに詳細なことは、参考文献として結合された特許文献３１で説明される。
【０２１９】
本発明の実施形態によるメモリシステム或いは格納装置は多様な形態のパッケージを利用して実装され得る。実施形態において、本発明の実施形態によるメモリシステム或いは格納装置はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装され得る。
【０２２０】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形できる。したがって、本発明の範囲は上述した実施形態に制限されて定まられてはならなく後述する特許請求の範囲のみでなく、この発明の特許請求の範囲と均等なもの等によって定まれるべきである。
【符号の説明】
【０２２１】
１ｓｔ  ＰＧＭ・・・第１プログラミング
２ｎｄ  ＰＧＭ・・・第２プログラミング
３ｒｄ  ＰＧＭ・・・第３プログラミング
１０、２０、３０、４０、５０、６０、７０、８０・・・メモリシステム
１１０、２１０、３１０、４１０、５１０、６１０、７１０、８１０・・・メモリ制御器
１１１、５２８・・・エラー訂正回路
１１２・・・バッファＲＡＭ
１２０・・・不揮発性メモリ装置
１２２・・・ＳＬＣバッファ領域
１２４・・・使用者データ
１２４＿１・・・ソースワードライン
１２４＿２・・・ターゲットワードライン
１２６・・・ページバッファ
【図１】
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【図２】
0006262426.tif 000003
【図３】
0006262426.tif 000004
【図４Ａ】
0006262426.tif 000005
【図４Ｂ】
0006262426.tif 000006
【図４Ｃ】
0006262426.tif 000007
【図５】
0006262426.tif 000008
【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0006262426.tif 000020
【図１６】
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【図１７】
0006262426.tif 000022
【図１８】
0006262426.tif 000023
【図１９】
0006262426.tif 000024
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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