(57)【特許請求の範囲】
【請求項１】
複数のビット線と、
複数のプレート線と、
それぞれが前記複数のビット線のいずれか及び前記複数のプレート線のいずれかに電気的に接続し、前記ビット線及び前記プレート線の組み合わせが互いに異なる複数のメモリセルと、
前記複数のビット線及び前記複数のプレート線を制御するための制御回路と、
を備え、
前記複数のメモリセルのそれぞれは、
可変抵抗素子と、
ゲート電極を有し、ソースが前記ビット線に電気的に接続し、ドレインが前記可変抵抗素子を介して前記プレート線に電気的に接続しているトランジスタと、
を備え、
前記制御回路は、第１の前記ビット線及び第１の前記プレート線に電気的に接続している前記メモリセルの前記可変抵抗素子をフォーミングする場合に、
前記第１のビット線に第１電圧を与え、かつ前記第１のプレート線に前記第１電圧よりも高い第２電圧を与え、
前記第１電圧よりも高くかつ前記第２電圧よりも低い第３電圧を第２の前記ビット線に与える、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
同一の前記ビット線に接続している複数の前記メモリセルは、前記メモリセルの各々が有する前記トランジスタの前記ゲート電極を介して同一のワード線に接続しており、
第１の前記メモリセルと、
前記第１のメモリセルと同一の前記プレート線に接続している第２の前記メモリセルと、
を備え、
前記第１のメモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるために前記第１のメモリセルにおいて前記プレート線及び前記ビット線の間に電圧が印加されたとき、
前記第２のメモリセルの前記トランジスタは、前記ドレイン及び前記ソースの間でブレークダウンしない半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
同一の前記ビット線に接続している複数の前記メモリセルは、前記メモリセルの各々が有する前記トランジスタの前記ゲート電極を介して同一のワード線に接続しており、
第１の前記メモリセルと、
前記プレート線及び前記ビット線のいずれもが前記第１のメモリセルと異なる第２の前記メモリセルと、
を備え、
前記第１のメモリセルの前記可変抵抗素子を低抵抗状態から高抵抗状態に遷移させるために前記第１のメモリセルにおいて前記プレート線及び前記ビット線の間に電圧が印加されたとき、
前記第２のメモリセルの前記トランジスタは、前記ドレイン及び前記ソースの間でブレークダウンしない半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
同一の前記プレート線に接続している複数の前記メモリセルは、前記メモリセルの各々が有する前記トランジスタの前記ゲート電極を介して同一のワード線に接続しており、
第１の前記メモリセルと、
前記プレート線及び前記ビット線のいずれもが前記第１のメモリセルと異なる第２の前記メモリセルと、
を備え、
前記第１のメモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるために前記第１のメモリセルにおいて前記プレート線及び前記ビット線の間に電圧が印加されたとき、
前記第２のメモリセルの前記トランジスタは、前記ドレイン及び前記ソースの間でブレークダウンしない半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
同一の前記プレート線に接続している複数の前記メモリセルは、前記メモリセルの各々が有する前記トランジスタの前記ゲート電極を介して同一のワード線に接続しており、
第１の前記メモリセルと、
前記第１のメモリセルと同一の前記ビット線に接続している第２の前記メモリセルと、
を備え、
前記第１のメモリセルの前記可変抵抗素子を低抵抗状態から高抵抗状態に遷移させるために前記第１のメモリセルにおいて前記プレート線及び前記ビット線の間に電圧が印加されたとき、
前記第２のメモリセルの前記トランジスタは、前記ドレイン及び前記ソースの間でブレークダウンしない半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
同一の前記プレート線に接続している複数の前記メモリセルは、前記メモリセルの各々が有する前記トランジスタの前記ゲート電極を介して同一のワード線に接続しており、
前記複数のビット線は、第１方向に沿って配置され、かつ前記第１方向に交わる第２方向に延伸しており、
第１の前記プレート線、第１の前記ワード線、第２の前記ワード線、及び第２の前記プレート線は、前記第２方向に沿ってこの順で繰り返し配置され、かつ前記第１方向に延伸している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
第１の前記トランジスタが前記第１のワード線に接続しており、
第２の前記トランジスタが前記第２のワード線に接続しており、
前記第１のトランジスタ及び前記第２のトランジスタは、前記第２方向に並んでおり、かつ前記第１の前記トランジスタの前記ソースが前記第２の前記トランジスタの前記ソースに接続している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びフォーミング方法に関し、例えばＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用可能な技術である。
【背景技術】
【０００２】
不揮発メモリとしてＲｅＲＡＭが現在開発されている。ＲｅＲＡＭは、可変抵抗素子を利用したメモリである。可変抵抗素子は、初期状態において絶縁体である。例えば特許文献１に記載されているように、可変抵抗素子は、フォーミングによって抵抗が低下する。フォーミングでは、可変抵抗素子に高電圧（フォーミング電圧）が印加される。フォーミング後、可変抵抗素子は、高抵抗状態及び低抵抗状態のいずれかとなる。そして電圧の印加によって、可変抵抗素子は、高抵抗状態及び低抵抗状態の一方から他方に、又は他方から一方に遷移することができる。ＲｅＲＡＭは、可変抵抗素子が高抵抗状態であるか又は低抵抗状態であるかによって、０又は１のデータを保持している。
【０００３】
特許文献２には、ＲｅＲＡＭの一例が記載されている。このＲｅＲＡＭは、複数のメモリセル、複数のプレート線、及び複数のビット線を含んでいる。各メモリセルは、トランジスタ及び可変抵抗素子を含んでいる。トランジスタは、ドレインが可変抵抗素子を介してプレート線に接続し、ソースがビット線に接続している。プレート線とビット線の間の電圧によって、各メモリセルにおいて、可変抵抗素子は、高抵抗状態及び低抵抗状態の一方から他方に、又は他方から一方に遷移している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１８６１５号公報
【特許文献２】特開２００５−２５９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば特許文献２に記載されているように、可変抵抗素子には、トランジスタが接続していることがある。この場合、フォーミングにおいて、フォーミング電圧の大部分がトランジスタに印加されることがある。このため、トランジスタは、上記した場合にトランジスタに印加される電圧よりも高い耐圧を有している必要がある。一方でこの場合、トランジスタの面積が大きいものとなる。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、複数のメモリセルは、ビット線及びプレート線の組み合わせが互いに異なっている。そしてメモリセルは、可変抵抗素子がフォーミングされた場合において、プレート線とビット線の間の電圧が可変抵抗素子のフォーミング電圧であるとき、トランジスタがドレイン及びソースの間でブレークダウンする。あるいは、メモリセルは、可変抵抗素子がフォーミングされた場合において、プレート線とゲート電極の間の電圧がフォーミング電圧であるとき、トランジスタがドレイン及びゲート電極の間でブレークダウンする。
【０００７】
他の一実施の形態によれば、第１トランジスタがメモリ回路を構成している。第２トランジスタがロジック回路を構成している。第３トランジスタがＩ／Ｏセルを構成している。メモリ回路は、ビット線及びプレート線の組み合わせが互いに異なる複数のメモリセルを含んでいる。第１トランジスタの第１ゲート電極のゲート長は、第２トランジスタの第２ゲート電極のゲート長よりも長く、かつ第３トランジスタの第３ゲート電極のゲート長よりも短い。第１トランジスタの第１ゲート絶縁膜の膜厚は、第２トランジスタの第２ゲート絶縁膜の膜厚よりも厚く、第３トランジスタの第３ゲート絶縁膜の膜厚と等しい。
【０００８】
他の一実施の形態によれば、複数のメモリセルは、ビット線及びプレート線の組み合わせが互いに異なっている。そして第１のビット線及び第１のプレート線に電気的に接続しているメモリセルの可変抵抗素子をフォーミングする場合に、第１のビット線に第１電圧を与え、かつ第１のプレート線に第１電圧よりも高い第２電圧を与える。さらに、第１電位よりも高くかつ第２電圧よりも低い第３電圧を第２のビット線に与える。
【発明の効果】
【０００９】
前記一実施の形態によれば、ＲｅＲＡＭのトランジスタの面積を小さいものにすることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の構成を示すブロック図である。
【図２】図１に示したメモリセルアレイの構成を示す回路図である。
【図３】図２に示したメモリセルアレイの構成の一例を示す平面図である。
【図４】図３からビット線、プレート線、導体パターン、及びビアを取り除いた図である。
【図５】図４のＡ−Ａ´断面図である。
【図６】第１の実施形態に係るフォーミング方法を説明するための図である。
【図７】トランジスタの耐圧を説明するための図である。
【図８】第１の実施形態に係るフォーミング方法での電圧制御の一例を示す図である。
【図９】図８の第１の変形例を示す図である。
【図１０】図８の第２の変形例を示す図である。
【図１１】図８の第３の変形例を示す図である。
【図１２】第１の実施形態に係る第１の書き込み方法を説明するための図である。
【図１３】第１の実施形態に係る第２の書き込み方法を説明するための図である。
【図１４】第１の実施形態に係る読み出し方法の第１例を説明するための図である。
【図１５】第１の実施形態に係る読み出し方法の第２例を説明するための図である。
【図１６】第２の実施形態に係るメモリセルアレイの構成を示す回路図である。
【図１７】図１６に示したメモリセルアレイの構成の一例を示す平面図である。
【図１８】図１７からビット線、プレート線、導体パターン、及びビアを取り除いた図である。
【図１９】図１７のＡ−Ａ´断面図である。
【図２０】第２の実施形態に係るフォーミング方法を説明するための図である。
【図２１】第２の実施形態に係る第１の書き込み方法を説明するための図である。
【図２２】第２の実施形態に係る第２の書き込み方法を説明するための図である。
【図２３】第３の実施形態に係る半導体装置の構成を示す平面図である。
【図２４】ロジック領域のトランジスタ、ＲｅＲＡＭ領域のトランジスタ、及びＩ／Ｏセルのトランジスタの各構成を示す断面図である。
【図２５】ロジック領域のトランジスタ、ＲｅＲＡＭ領域のトランジスタ、及びＩ／Ｏセルのトランジスタの各構成の一例を示す平面図である。
【図２６】図２４に示した半導体装置の製造方法を示す断面図である。
【図２７】図２４に示した半導体装置の製造方法を示す断面図である。
【図２８】図２４に示した半導体装置の製造方法を示す断面図である。
【図２９】図２４に示した半導体装置の製造方法を示す断面図である。
【図３０】図２４に示した半導体装置の製造方法を示す断面図である。
【図３１】図２４に示した半導体装置の製造方法を示す断面図である。
【図３２】図２４に示した半導体装置の製造方法を示す断面図である。
【図３３】トランジスタでのゲート−ドレイン間の耐圧のシミュレーション結果を示す図である。
【図３４】トランジスタでのドレイン−ウェル間の耐圧のシミュレーション結果を示す図である。
【図３５】（ａ）は、トランジスタの閾値電圧のロールオフのシミュレーション結果を示す図であり、（ｂ）は、（ａ）のロールオフの傾きの結果を示す図である。
【図３６】トランジスタの電流駆動力のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示すブロック図である。この半導体装置は、制御回路ＣＣ（周辺回路）、電圧発生回路ＶＧＣ、メモリセルアレイＭＣＡ、ワード線デコーダＷＬＤ、プレート線デコーダＰＬＤ、及びビット線デコーダＢＬＤをＲｅＲＡＭ領域ＲＲに有し、ロジック回路ＬＣ（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）をロジック領域ＬＲに有している。さらに半導体装置は、Ｉ／ＯセルＩＯを有している。
【００１３】
本図に示す例において、制御回路ＣＣは、ロジック回路ＬＣによって制御されている。そして制御回路ＣＣには、制御信号、アドレス信号、及びデータがＩ／ＯセルＩＯから入力される。そして制御回路ＣＣは、制御信号及びアドレス信号に基づいて、電圧発生回路ＶＧＣ、ワード線デコーダＷＬＤ、プレート線デコーダＰＬＤ、及びビット線デコーダＢＬＤを制御する。なお、本図に示す例では、メモリセルアレイＭＣＡに書き込まれたデータを読み出す場合、当該データは制御回路ＣＣに送られる。そして当該データは、制御回路ＣＣからＩ／ＯセルＩＯに出力される。
【００１４】
図２を用いて後述するように、メモリセルアレイＭＣＡは、複数のワード線ＷＬ（図２）、複数のビット線ＢＬ（図２）、及び複数のプレート線ＰＬ（図２）を含んでいる。電圧発生回路ＶＧＣは、メモリセルアレイＭＣＡの動作（フォーミング、読み出し、及び書き込み）に応じて、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬに電位を与える。この場合、各ワード線ＷＬの電位は、プレート線デコーダＰＬＤによって制御される。各ビット線ＢＬの電位は、ビット線デコーダＢＬＤによって制御される。各プレート線ＰＬの電位は、プレート線デコーダＰＬＤによって制御される。これにより、メモリセルアレイＭＣＡの各動作が実施される。
【００１５】
図２は、図１に示したメモリセルアレイＭＣＡの構成を示す回路図である。メモリセルアレイＭＣＡは、複数のワード線ＷＬ、複数のビット線ＢＬ、複数のプレート線ＰＬ、及び複数のメモリセルＭＣを含んでいる。各メモリセルＭＣは、複数のビット線ＢＬのいずれか及び複数のプレート線ＰＬのいずれかに電気的に接続している。この場合、ビット線ＢＬとプレート線ＰＬの組み合わせが各メモリセルＭＣにおいて異なっている。
【００１６】
より詳細には、本図に示す例において、メモリセルアレイＭＣＡは、ｎ（正の整数）本のビット線ＢＬ（ビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・，ＢＬｎ）を含み、かつｍ（正の整数）本のプレート線ＰＬ（プレート線ＰＬ１，ＰＬ２，ＰＬ３，・・・，ＰＬｍ）を含んでいる。この場合、プレート線ＰＬとビット線ＢＬの組み合わせは、ｎ×ｍ通りとなる。そして複数のメモリセルＭＣは、各メモリセルＭＣが互いに異なる組み合わせ（プレート線ＰＬとビット線ＢＬの組み合わせ）をとるように配置されている。結果、メモリセルアレイＭＣＡは、ｎ×ｍ個のメモリセルＭＣを含んでいる。
【００１７】
さらに本図に示す例において、メモリセルアレイＭＣＡは、ｎ本のワード線ＷＬ（ワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬｎ）を含んでいる。ワード線ＷＬの本数はビット線ＢＬの本数と同じである。各ワード線ＷＬは、同一のビット線ＢＬに接続している複数のメモリセルＭＣに設けられている。この場合、ワード線ＷＬは、トランジスタＴＲ１のゲート電極（Ｇ）に電気的に接続している。
【００１８】
各メモリセルＭＣは、可変抵抗素子ＶＲ及びトランジスタＴＲ１を含んでいる。可変抵抗素子ＶＲは、プレート線ＰＬに電気的に接続している。トランジスタＴＲ１は、ソース（Ｓ）がビット線ＢＬに電気的に接続し、ドレイン（Ｄ）が可変抵抗素子ＶＲを介してプレート線ＰＬに電気的に接続している。
【００１９】
図３は、図２に示したメモリセルアレイＭＣＡの構成の一例を示す平面図である。図４は、図３からビット線ＢＬ、プレート線ＰＬ、導体パターンＣＰ、及びビアＶＡ１，ＶＡ２を取り除いた図である。図５は、図４のＡ−Ａ´断面図である。なお、メモリセルアレイＭＣＡの平面レイアウトは、図３及び図４に示す例に限定されるものではない。同様に、メモリセルＭＣの断面構造は、図５に示す例に限定されるものではない。
【００２０】
まず、図３を用いて、メモリセルアレイＭＣＡを構成する配線（プレート線ＰＬ、ビット線ＢＬ、及びワード線ＷＬ）の平面レイアウトについて説明する。本図に示すように、メモリセルアレイＭＣＡでは、複数のプレート線ＰＬが第１方向（ｘ方向）に沿って配置され、複数のビット線ＢＬが第１方向と直交する第２方向（ｙ方向）に沿って配置され、複数のワード線ＷＬが第２方向（ｙ方向）に沿って配置されている。この場合、各プレート線ＰＬは第２方向（ｙ方向）に延伸し、各ビット線ＢＬは第１方向（ｘ方向）に延伸し、各ワード線ＷＬは第１方向（ｘ方向）に延伸している。さらに本図に示す例では、ワード線ＷＬ、ビット線ＢＬ、ビット線ＢＬ、及びワード線ＷＬがこの順で第２方向（ｙ方向）に沿って繰り返し配置されている。
【００２１】
複数のプレート線ＰＬそれぞれには、複数の導体パターンＣＰが設けられている。導体パターンＣＰは、プレート線ＰＬの下層に位置している。さらに各導体パターンＣＰには、ビアＶＡ１，ＶＡ２が設けられている。本図に示す例では、ビット線ＢＬ、導体パターンＣＰ、導体パターンＣＰ、及びビット線ＢＬがこの順で第２方向（ｙ方向）に沿って繰り返し配置されている。
【００２２】
次に、図４を用いて、メモリセルＭＣの平面レイアウトについて説明する。本図に示すように、基板ＳＵＢの表面には、複数の活性領域ＡＲ１が島状に配置されている。各活性領域ＡＲ１は、分離領域ＩＲによって平面視で囲まれている。各活性領域ＡＲ１には、１つのトランジスタＴＲ１が形成されている。各活性領域ＡＲ１は、分離領域ＩＲによって、互いに電気的に絶縁されている。
【００２３】
複数のワード線ＷＬそれぞれには、複数のトランジスタＴＲ１が設けられている。ワード線ＷＬは、各活性領域ＡＲ１と平面視で重なる領域において、トランジスタＴＲ１のゲート電極（ゲート電極ＧＥ１）となる。各ワード線ＷＬに設けられた複数のトランジスタＴＲ１は、ワード線ＷＬ（ゲート電極ＧＥ１）を基準として同一の側にドレイン（ドレイン領域ＤＲ１）を有し、ワード線ＷＬ（ゲート電極ＧＥ１）を介してドレインの反対側にソース（ソース領域ＳＲ１）を有している。
【００２４】
互いに隣り合うワード線ＷＬにおいて、一方のワード線ＷＬに設けられた複数のトランジスタＴＲ１のレイアウトと他方のワード線ＷＬに設けられた複数のトランジスタＴＲ１のレイアウトは、第１方向（ｘ方向）に延伸する直線に関して線対称になっている。言い換えると、第２方向（ｙ方向）に沿って配置された複数のトランジスタＴＲ１では、ソース領域ＳＲ１、ゲート電極ＧＥ１、ドレイン領域ＤＲ１、ドレイン領域ＤＲ１、ゲート電極ＧＥ１、ソース領域ＳＲ１がこの順で第２方向（ｙ方向）に沿って繰り返し配置されている。なお、本図に示す例では、ドレイン領域ＤＲ１にコンタクトＣＴＤが設けられ、ソース領域ＳＲ１にコンタクトＣＴＳが設けられている。
【００２５】
各トランジスタＴＲ１には、可変抵抗素子ＶＲが設けられている。トランジスタＴＲ１及び可変抵抗素子ＶＲによってメモリセルＭＣが構成されている。本図に示す例では、可変抵抗素子ＶＲの少なくとも一部がドレイン領域ＤＲ１と平面視で重なっている。
【００２６】
次に、図５を用いて、メモリセルＭＣの断面構造について説明する。本図に示す例において、基板ＳＵＢには、ウェルＷＥ１が形成されている。そしてトランジスタＴＲ１は、ウェルＷＥ１を用いて形成されている。可変抵抗素子ＶＲは、多層配線層ＭＷＬに埋め込まれている。なお、多層配線層ＭＷＬは、例えば、シリコン酸化膜（ＳｉＯ２）によって形成されている。
【００２７】
基板ＳＵＢの表面には、分離領域ＩＲが形成されている。本図に示すように、分離領域ＩＲによって活性領域ＡＲ１が規定されている。分離領域ＩＲは、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）により形成されている。
【００２８】
活性領域ＡＲ１には、１つのトランジスタＴＲ１が形成されている。トランジスタＴＲ１は、ゲート電極ＧＥ１を基板ＳＵＢ上に有し、ソース領域ＳＲ１及びドレイン領域ＤＲ１を基板ＳＵＢに有している。ゲート電極ＧＥ１は、例えばポリシリコンにより形成されている。
【００２９】
トランジスタＴＲ１は、ゲート電極ＧＥ１と基板ＳＵＢの間に、ゲート絶縁膜ＧＩ１を有し、ゲート電極ＧＥ１の側面にサイドウォールＳＷ１を有している。ゲート絶縁膜ＧＩ１は、例えば、シリコン酸化膜（ＳｉＯ２）又はｈｉｇｈ−ｋ材料（例えば、酸化ハフニウム（ＨｆＯ２）又は酸化イットリウム（Ｙ２Ｏ３））により形成されている。サイドウォールＳＷ１は、例えば、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）により形成されている。
【００３０】
トランジスタＴＲ１は、ソースエクステンション領域ＳＥ１及びドレインエクステンション領域ＤＥ１を基板ＳＵＢに有している。ソースエクステンション領域ＳＥ１は、平面視でゲート電極ＧＥ１からソース領域ＳＲ１にかけて形成されている。ドレインエクステンション領域ＤＥ１は、平面視でゲート電極ＧＥ１からドレイン領域ＤＲ１にかけて形成されている。ソースエクステンション領域ＳＥ１は、不純物濃度がソース領域ＳＲ１に比して低い。同様に、ドレインエクステンション領域ＤＥ１は、不純物濃度がドレイン領域ＤＲ１に比して低い。さらにソースエクステンション領域ＳＥ１は、ソース領域ＳＲ１よりも浅い。同様に、ドレインエクステンション領域ＤＥ１は、ドレイン領域ＤＲ１よりも浅い。
【００３１】
トランジスタＴＲ１は、多層配線層ＭＷＬによって覆われている。多層配線層ＭＷＬは、コンタクトＣＴＳ、コンタクトＣＴＤ、可変抵抗素子ＶＲ、ビアＶＡ１、導体パターンＣＰ、ビット線ＢＬ、ビアＶＡ２、及びプレート線ＰＬを有している。本図に示す例において、可変抵抗素子ＶＲは、配線層（多層配線層ＭＷＬの中の一層）に埋め込まれている。ビット線ＢＬ及び導体パターンＣＰは、同一の配線層に埋め込まれ、かつ可変抵抗素子ＶＲよりも上層に位置している。プレート線ＰＬは、ビット線ＢＬ及び導体パターンＣＰよりも上層の配線層に埋め込まれている。
【００３２】
トランジスタＴＲ１のソース領域ＳＲ１は、コンタクトＣＴＳを介してビット線ＢＬに接続している。トランジスタＴＲ１のドレイン領域ＤＲ１は、コンタクトＣＴＤを介して可変抵抗素子ＶＲに接続している。可変抵抗素子ＶＲは、ビアＶＡ１、導体パターンＣＰ、及びビアＶＡ２を介してプレート線ＰＬに接続している。
【００３３】
可変抵抗素子ＶＲは、下部電極ＬＥ、絶縁層ＤＬ、可変抵抗膜ＶＲＦ、及び上部電極ＵＥを有している。下部電極ＬＥ、絶縁層ＤＬ、可変抵抗膜ＶＲＦ、及び上部電極ＵＥは、この順で積層されている。本図に示す例では、絶縁層ＤＬには、絶縁層ＤＬを貫通する凹部が形成されている。そしてこの凹部には、可変抵抗膜ＶＲＦ及び上部電極ＵＥが埋め込まれている。これにより、可変抵抗膜ＶＲＦは、下部電極ＬＥに接触する。
【００３４】
なお、可変抵抗素子ＶＲの構造は、本図に示す例に限定されるものではない。例えば、可変抵抗素子ＶＲは、絶縁層ＤＬを含んでいなくてもよい。この場合、下部電極ＬＥ、可変抵抗膜ＶＲＦ、及び上部電極ＵＥがこの順で積層される。そしてこの場合、下部電極ＬＥ、可変抵抗膜ＶＲＦ、及び上部電極ＵＥは、いずれも平板状となる。
【００３５】
詳細を後述するように、可変抵抗膜ＶＲＦは、フォーミングにより電気抵抗が低下する膜である。そしてフォーミング後は、可変抵抗膜ＶＲＦは、電圧の印加により、高抵抗状態及び低抵抗状態の一方から他方に、又は他方から一方に遷移する。可変抵抗膜ＶＲＦには、このような特性を有する膜が用いられる。
【００３６】
具体的には、可変抵抗膜ＶＲＦは、例えば、金属酸化物（例えば、タンタル酸化物、チタン酸化物、ジルコニウム酸化物、又はハフニウム酸化物）により形成されている。この場合、可変抵抗膜ＶＲＦは、単層膜でもよいし、又は積層膜でもよい。可変抵抗膜ＶＲＦが積層膜である場合、可変抵抗膜ＶＲＦは、例えば、元素の種類の組み合わせが互いに異なる積層膜である。あるいは、可変抵抗膜ＶＲＦは、例えば、元素の種類の組み合わせが互いに同一の積層膜でもよい。この場合、積層膜の各層の酸素組成比が互いに異なる。なお、可変抵抗膜ＶＲＦの膜厚は、例えば、１．５ｎｍ以上３０ｎｍ以下である。
【００３７】
なお、下部電極ＬＥは、金属（例えば、ルテニウム、窒化チタン、タンタル、窒化タンタル、タングステン、パラジウム、又は白金）により形成されている。同様に、上部電極ＵＥは、金属（例えば、ルテニウム、窒化チタン、タンタル、窒化タンタル、タングステン、パラジウム、又は白金）により形成されている。絶縁層ＤＬは、例えば、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）により形成されている。
【００３８】
図６は、本実施形態に係るフォーミング方法を説明するための図であり、図２に対応する。本図に示す例では、選択メモリセルＭＣ２２（破線で囲まれたメモリセルＭＣ）の可変抵抗素子ＶＲがフォーミングされている。選択メモリセルＭＣ２２は、プレート線ＰＬ２、ビット線ＢＬ２、及びワード線ＷＬ２に接続している。
【００３９】
本図に示すように、プレート線ＰＬ２の電位は、フォーミング電圧Ｖｆｏｒｍとなっている。これに対してその他のプレート線ＰＬの電位は、＋Ｖｉとなっている。ビット線ＢＬ２の電位は、０Ｖ（グラウンド電位）となっている。これに対してその他のビット線ＢＬの電位は、＋Ｖｉとなっている。ワード線ＷＬ２の電位は、＋Ｖｇｆとなっている。これに対してその他のワード線ＷＬの電位は、＋Ｖｉ´となっている。
【００４０】
選択メモリセルＭＣ２２では、トランジスタＴＲ１がオン状態になっている。言い換えると、ワード線ＷＬ２の電圧Ｖｇｆは、選択メモリセルＭＣ２２のトランジスタＴＲ１がオン状態になる電圧である。具体的には、Ｖｇｆは例えば１．２Ｖである。
【００４１】
選択メモリセルＭＣ２２では、プレート線ＰＬ２とビット線ＢＬ２の間の電圧は、プレート線ＰＬ２の電位（Ｖｆｏｒｍ）とビット線ＢＬ２の電位（０Ｖ）の差であり、フォーミング電圧Ｖｆｏｒｍとなる。Ｖｆｏｒｍは、３Ｖ以上の高電圧である。ビット線ＢＬ２に対するプレート線ＰＬ２の電位が＋Ｖｆｏｒｍになることにより、可変抵抗素子ＶＲはフォーミングされる。この場合、可変抵抗素子ＶＲは抵抗が減少する。具体的には、可変抵抗素子ＶＲは、フォーミング前は例えば１０ＭΩより大きく、フォーミング直後は例えばおおよそ１０ｋΩである。
【００４２】
詳細を後述するように、可変抵抗素子ＶＲは、フォーミング後、書き込みによって、高抵抗状態又は低抵抗状態のいずれかになることができる。そして本図に示す例では、可変抵抗素子ＶＲは、フォーミング直後は、低抵抗状態となる。
【００４３】
本図に示す例において、プレート線ＰＬ２に接続している各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、プレート線ＰＬ２とビット線ＢＬの間の電圧は、プレート線ＰＬ２の電位（Ｖｆｏｒｍ）とビット線ＢＬの電位（Ｖｉ）の差であり、Ｖｆｏｒｍ−Ｖｉとなる。Ｖｉは、０Ｖ（グラウンド電位）よりも高く、かつＶｆｏｒｍよりも低い。具体的には、Ｖｉは例えば１．０Ｖである。この場合、プレート線ＰＬ２とビット線ＢＬの間の電圧は、Ｖｆｏｒｍよりも低いものになっている。言い換えると、ビット線ＢＬ２以外のビット線ＢＬの電位Ｖｉによって、プレート線ＰＬ２とビット線ＢＬの間の電圧が緩和されている。これにより、詳細を後述するように、トランジスタＴＲ１では、ドレイン−ソース間の耐圧を低いものにすることができる。言い換えると、トランジスタＴＲ１の面積を小さいものにすることができる。
【００４４】
さらに、本図に示す例において、プレート線ＰＬ２に接続している各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、プレート線ＰＬ２とワード線ＷＬの間の電圧は、プレート線ＰＬ２の電位（Ｖｆｏｒｍ）とワード線ＷＬの電位（Ｖｉ´）の差であり、Ｖｆｏｒｍ−Ｖｉ´となる。Ｖｉ´は、０Ｖ（グラウンド電位）よりも高く、かつＶｆｏｒｍよりも低い。具体的には、Ｖｉは例えば１．０Ｖである。この場合、プレート線ＰＬ２とワード線ＷＬの間の電圧は、Ｖｆｏｒｍよりも低いものになっている。言い換えると、ワード線ＷＬ２以外のワード線ＷＬの電位Ｖｉ´によって、プレート線ＰＬ２とワード線ＷＬの間の電圧が緩和されている。これにより、詳細を後述するように、トランジスタＴＲ１では、ゲート−ドレイン間の耐圧を低いものにすることができる。
【００４５】
さらに、本図に示す例において、ビット線ＢＬ２以外のビット線ＢＬに接続する各メモリセルＭＣでは、トランジスタＴＲ１がオン状態にならないようになっている。具体的には、Ｖｉ´がＶｉ＋Ｖｔｈより小さいものになっている。（Ｖｉ´＜Ｖｉ＋Ｖｔｈ）。なお、Ｖｔｈは、トランジスタＴＲ１の閾値電圧である。上記した各メモリセルＭＣでは、Ｖｉ´がＶｉ＋Ｖｔｈより小さい場合、ビット線ＢＬ（ソース（Ｓ））に対するワード線ＷＬ（ゲート電極（Ｇ））の電位がＶｔｈよりも小さいものになる。これにより、上記した各メモリセルＭＣにおいて、トランジスタＴＲ１がオン状態にならないようになっている。
【００４６】
さらに、本図に示す例において、プレート線ＰＬ及びビット線ＢＬのいずれもが選択メモリセルＭＣ２２と異なる各メモリセルＭＣでは、プレート線ＰＬとビット線ＢＬの間の電圧は、プレート線ＰＬの電位（Ｖｉ）とビット線ＢＬの電位（Ｖｉ）の差であり、０Ｖとなる。この場合、上記したメモリセルＭＣでは、ドレイン（Ｄ）とソース（Ｓ）の間の電圧が０Ｖとなる。これにより、上記した各メモリセルＭＣにおいて、トランジスタＴＲ１に電流が流れることが防止される。
【００４７】
なお、ビット線ＢＬ２の電位の必要条件は、他のライン（例えば、ワード線ＷＬ及びプレート線ＰＬ）の基準電位になることである。このため、ビット線ＢＬ２の電位は、０Ｖ（グラウンド電位）に限定されるものではない。
【００４８】
図７は、トランジスタＴＲ１の耐圧を説明するための図である。本図に示す例において、トランジスタＴＲ１は、メモリセルＭＣを構成している。そしてプレート線ＰＬの電位はＶｆｏｒｍであり、ビット線ＢＬの電位は＋Ｖｉであり、ワード線ＷＬの電位は＋Ｖｉ´である。言い換えると、本図に示すメモリセルＭＣは、図６においてプレート線ＰＬ２に接続している複数のメモリセルＭＣ（選択メモリセルＭＣ２２を除く。）のいずれかに相当する。
【００４９】
本図に示すように、プレート線ＰＬとビット線ＢＬの間の電圧Ｖｆｏｒｍ−Ｖｉは、可変抵抗素子ＶＲの電圧Ｖｒとドレイン−ソース間の電圧Ｖｄｓに分圧される。言い換えると、ドレイン−ソース間の電圧Ｖｄｓはプレート線ＰＬとビット線ＢＬの間の電圧よりも可変抵抗素子ＶＲの電圧Ｖｒだけ低下する。メモリセルに電流Ｉｃが流れている場合、電圧Ｖｒは可変抵抗素子ＶＲの抵抗値ＲとＩｃの積である。また、ゲート−ドレイン間の電圧Ｖｇｄはプレート線ＰＬとワード線ＷＬの間の電圧Ｖｆｏｒｍ−Ｖｉ´から可変抵抗素子ＶＲの電圧Ｖｒだけ低下した電圧となる。  
【００５０】
上記したように、可変抵抗素子ＶＲは、フォーミング後、抵抗が低下する。このため、可変抵抗素子ＶＲのフォーミング後、ドレイン−ソース間の電圧Ｖｄｓ（分圧）がプレート線ＰＬとビット線ＢＬの間の電圧Ｖｆｏｒｍ−Ｖｉに対して占める割合が増加する。同様に、ゲート−ドレイン間の電圧Ｖｇｄ（分圧）がプレート線ＰＬとワード線ＷＬの間の電圧Ｖｆｏｒｍ−Ｖｉ´に対して占める割合が増加する。トランジスタＴＲ１がオフ状態にある場合はセルには電流が流れない、すなわちＩｃ≒０であるため、Ｖｒ≒０であり、Ｖｆｏｒｍ−Ｖｉ（プレート線ＰＬとビット線ＢＬの間の電圧）のほぼすべてがドレイン−ソース間に（Ｖｄｓ≒Ｖｆｏｒｍ−Ｖｉ）、Ｖｆｏｒｍ−Ｖｉ´（プレート線ＰＬとワード線ＷＬの間の電圧）のほぼすべてがゲート−ドレイン間に（Ｖｇｄ≒Ｖｆｏｒｍ−Ｖｉ´）印加された状態となる。
【００５１】
本図に示す例では、ドレイン−ソース間の耐圧をＶｆｏｒｍよりも低くすることができる。言い換えると、本図に示す例では、可変抵抗素子ＶＲのフォーミング後にトランジスタＴＲ１がオフである状態でプレート線ＰＬとビット線ＢＬの間の電圧がＶｆｏｒｍとなった場合、トランジスタＴＲ１は、ドレイン−ソース間でブレークダウンしてもよい。
【００５２】
詳細には、図６における選択メモリセルＭＣ２２ではプレート線ＰＬとビット線ＢＬの間の電圧がＶｆｏｒｍであり、トランジスタはオン状態である。フォーミング前の状態では可変抵抗素子ＶＲの抵抗はオン状態のトランジスタの抵抗よりも非常に大きく、Ｖｆｏｒｍはほぼ全て可変抵抗素子ＶＲにかかり、ドレイン−ソース間電圧Ｖｄｓは小さい。フォーミング後はドレイン−ソース間の電圧Ｖｄｓがプレート線ＰＬとビット線ＢＬの間の電圧Ｖｆｏｒｍに対して占める割合が増加するが、メモリセルに電流が流れ、ドレイン−ソース間電圧ＶｄｓはＶｆｏｒｍからＶｒだけ低下した値となる。また、図６においてプレート線ＰＬ２に接続している複数のメモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、トランジスタはオフ状態であり、ドレイン−ソース間電圧Ｖｄｓはプレート線ＰＬとビット線ＢＬの間の電圧Ｖｆｏｒｍ−Ｖｉとほぼ等しい。よって、いずれの状況でもドレイン−ソース間電圧ＶｄｓはＶｆｏｒｍよりも低い値となる。これより、ドレイン−ソース間の耐圧は、Ｖｆｏｒｍよりも低くすることができる。
【００５３】
さらに本図に示す例では、ゲート−ドレイン間の耐圧をＶｆｏｒｍよりも低くすることができる。言い換えると、本図に示す例では、可変抵抗素子ＶＲのフォーミング後にプレート線ＰＬとワード線ＷＬの間の電圧がＶｆｏｒｍとなった場合、トランジスタＴＲ１は、ゲート−ドレイン間でブレークダウンしてもよい。
【００５４】
詳細には、図６における選択メモリセルＭＣ２２ではプレート線ＰＬとワード線ＷＬの間の電圧がＶｆｏｒｍ−Ｖｇｆであり、フォーミング前、後の状態を問わず、トランジスタのゲート−ドレイン間電圧ＶｇｄはＶｆｏｒｍよりも小さい。また、図６においてプレート線ＰＬ２に接続している複数のメモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、トランジスタはオフ状態であり、ゲート−ドレイン間電圧Ｖｇｄはプレート線ＰＬとワード線ＷＬの間の電圧Ｖｆｏｒｍ−Ｖｉ´とほぼ等しく、Ｖｆｏｒｍより小さな値である。これより、ゲート−ドレイン間の耐圧は、Ｖｆｏｒｍよりも低くすることができる。
【００５５】
図８は、本実施形態に係るフォーミング方法での電圧制御の一例を示す図である。本図に示す例では、図６に示した選択メモリセルＭＣ２２の可変抵抗素子ＶＲがフォーミングされる。本図（ａ）は、選択メモリセルＭＣ２２に接続する選択ライン（プレート線ＰＬ２、ビット線ＢＬ２、及びワード線ＷＬ２）の電圧状態及びプレート線ＰＬ２の電流状態を示している。本図（ｂ）は、非選択ライン（プレート線ＰＬ２、ビット線ＢＬ２、及びワード線ＷＬ２とそれぞれ異なるプレート線ＰＬ、ビット線ＢＬ、及びワード線ＷＬ）の電圧状態を示している。
【００５６】
まず、本図（ａ）の初期ステップ及び本図（ｂ）の初期ステップに示すように、すべてのプレート線ＰＬの電位を０ＶからＶｉに昇圧し、すべてのビット線ＢＬの電位を０ＶからＶｉに昇圧する。次いで、すべてのワード線ＷＬの電位を０ＶからＶｉ´に昇圧する。
【００５７】
次いで、本図（ａ）のフォーミングステップに示すように、ワード線ＷＬ２の電位をＶｉ´から０Ｖに降圧する。次いで、プレート線ＰＬ２の電位をＶｉからフォーミング電圧Ｖｆｏｒｍに昇圧し、ビット線ＢＬの電位をＶｉから０Ｖに降圧し、ワード線ＷＬ２の電位を０ＶからＶｇｆに昇圧する。この場合、プレート線ＰＬ２とビット線ＢＬの間の電圧がＶｆｏｒｍとなる。これにより、可変抵抗素子ＶＲ（図６）がフォーミングされる。この場合、可変抵抗素子ＶＲは抵抗が低下する。この場合、本図（ａ）の電流状態に示すように、プレート線ＰＬ２に電流が流れる。
【００５８】
本図（ｂ）のフォーミングステップに示すように、フォーミングの間、非選択ライン（プレート線ＰＬ、ビット線ＢＬ、及びワード線ＷＬ）の電位は初期ステップの状態のままである。具体的には、プレート線ＰＬの電位はＶｉのままである。ビット線ＢＬの電位はＶｉのままである。ワード線ＷＬの電位はＶｉ´のままである。
【００５９】
上記した場合、プレート線ＰＬ２に接続する各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では（図６）、プレート線ＰＬ２（電位Ｖｆｏｒｍ）とビット線ＢＬ（電位Ｖｉ）の間の電圧がＶｆｏｒｍ−Ｖｉとなる。これにより、上記したように、トランジスタＴＲ１では、ドレイン−ソース間の耐圧を小さいものにすることができる。
【００６０】
さらに、上記した場合、プレート線ＰＬ２に接続する各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では（図６）、プレート線ＰＬ２（電位Ｖｆｏｒｍ）とワード線ＷＬ（電位Ｖｉ´）の間の電圧がＶｆｏｒｍ−Ｖｉ´となる。これにより、上記したように、トランジスタＴＲ１では、ゲート−ドレイン間の耐圧を小さいものにすることができる。
【００６１】
さらに、上記した場合、プレート線ＰＬ及びビット線ＢＬのいずれもが選択メモリセルＭＣ２２と異なるメモリセルＭＣでは（図６）、プレート線ＰＬ（電位Ｖｉ）とビット線ＢＬ（電位Ｖｉ）の間の電圧が０Ｖとなる。この場合、上記したメモリセルＭＣでは、ドレイン（Ｄ）とソース（Ｓ）の間の電圧が０Ｖとなる。これにより、上記したメモリセルＭＣにおいて、トランジスタＴＲ１に電流が流れることが防止される。
【００６２】
次いで、本図（ａ）の終了ステップに示すように、プレート線ＰＬ２の電位をフォーミング電圧ＶｆｏｒｍからＶｉに降圧し、ビット線ＢＬの電位を０ＶからＶｉに昇圧し、ワード線ＷＬの電位をＶｇｆから０Ｖに降圧する。次いで、ワード線ＷＬの電位を０ＶからＶｉ´に昇圧する。
【００６３】
上記した工程を選択メモリセルＭＣ２２以外のメモリセルＭＣにも同様に適用する。このようにしてメモリセルアレイＭＣＡ（図６）に含まれるすべてのメモリセルＭＣにおいて、可変抵抗素子ＶＲがフォーミングされる。
【００６４】
なお、本図（ａ）に示すフォーミングステップにおいて、プレート線ＰＬ２の電位がフォーミング電圧Ｖｆｏｒｍであり、かつワード線ＷＬ２の電位が０Ｖである場合、プレート線ＰＬ２とワード線ＷＬ２の間の電圧はＶｆｏｒｍとなる。ゲート−ドレイン間の耐圧の観点（例えば、図７）から、プレート線ＰＬ２とワード線ＷＬ２の間の電圧がＶｆｏｒｍとなることは好ましくない。このため、フォーミングステップにおいて、プレート線ＰＬ２の昇圧（０ＶからＶｆｏｒｍへの昇圧）及びワード線ＷＬ２の昇圧（０ＶからＶｇｆへの昇圧）は同時に実施することが好ましい。あるいは、ワード線ＷＬ２の昇圧がプレート線ＰＬ２の昇圧よりも遅れる場合は、プレート線ＰＬ２の昇圧のタイミングとワード線ＷＬ２の昇圧のタイミングの間隔をできる限り短くすることが好ましい。
【００６５】
さらに、本図（ａ）に示す終了ステップにおいて、プレート線ＰＬ２の電位がフォーミング電圧Ｖｆｏｒｍであり、かつワード線ＷＬ２の電位が０Ｖである場合、プレート線ＰＬ２とワード線ＷＬ２の間の電圧はＶｆｏｒｍとなる。ゲート−ドレイン間の耐圧の観点（例えば、図７）から、プレート線ＰＬ２とワード線ＷＬ２の間の電圧がＶｆｏｒｍとなることは好ましくない。このため、終了ステップにおいて、プレート線ＰＬ２の降圧（ＶｆｏｒｍからＶｉへの降圧）及びワード線ＷＬ２の降圧（Ｖｇｆから０Ｖへの降圧）は同時に実施することが好ましい。あるいは、ワード線ＷＬ２の降圧がプレート線ＰＬ２の降圧よりも早い場合は、プレート線ＰＬ２の降圧のタイミングとワード線ＷＬ２の降圧のタイミングの間隔をできる限り短くすることが好ましい。
【００６６】
図９は、図８の第１の変形例を示す図である。本図（ａ）のフォーミングステップに示すように、ワード線ＷＬ２をＶｉ´からＶｇｆに直接昇圧してもよい。本図（ａ）に示す例では、ワード線ＷＬ２の昇圧（Ｖｉ´からＶｇｆへの昇圧）は、プレート線ＰＬ２の昇圧（ＶｉからＶｆｏｒｍへの昇圧）よりも先に実施される。
【００６７】
さらに本図（ａ）の終了ステップに示すように、ワード線ＷＬ２をＶｇｆからＶｉ´に直接降圧してもよい。本図（ａ）に示す例では、ワード線ＷＬ２の降圧（ＶｇｆからＶｉ´への降圧）は、プレート線ＰＬ２の降圧（ＶｆｏｒｍからＶｉへの降圧）よりも後に実施される。
【００６８】
図１０は、図８の第２の変形例を示す図である。本図（ａ）のフォーミングステップに示すように、可変抵抗素子ＶＲの抵抗の低下を検知した場合（プレート線ＰＬ２の電流が基準値以上であることを検知した場合）、ビット線ＢＬ２の電位及びワード線ＷＬ２の電位を昇圧してもよい。これにより、フォーミングステップにおいて選択メモリセルＭＣ２２（図６）のトランジスタＴＲ１がドレイン−ソース間及びゲート−ドレイン間で受ける電圧ストレスを低減することができる。
【００６９】
詳細には、本図（ａ）のフォーミングステップに示すように、プレート線ＰＬ２及びビット線ＢＬ２の間の電圧は、プレート線ＰＬ２に電流が流れる前、Ｖｆｏｒｍである。さらに、プレート線ＰＬ２及びワード線ＷＬ２の間の電圧は、プレート線ＰＬ２に電流が流れる前、Ｖｆｏｒｍ−Ｖｇｆである。この場合、プレート線ＰＬ２の電流が基準値以上となった後（すなわち、可変抵抗素子ＶＲ（図６）抵抗が低下した後）もプレート線ＰＬ２及びビット線ＢＬ２の電圧がフォーミング電圧Ｖｆｏｒｍのままであると、トランジスタＴＲ１（図６）は、ドレイン−ソース間に大きな電圧ストレスを受けることになる。同様に、プレート線ＰＬ２に電流が流れた後もプレート線ＰＬ２及びワード線ＷＬ２の電圧がＶｆｏｒｍ−Ｖｇｆのままであると、トランジスタＴＲ１（図６）は、ゲート−ドレイン間に大きな電圧ストレスを受けることになる。
【００７０】
本図に示す例では、プレート線ＰＬ２の電流が基準値以上となった後にビット線ＢＬ２の電位及びワード線ＷＬ２の電位を昇圧することで、上記した電圧ストレスを緩和している。具体的には、本図に示す例では、ビット線ＢＬ２を１Ｖ昇圧し、ワード線ＷＬ２を１Ｖ昇圧している。ただし、ビット線ＢＬ２の昇圧電圧及びプレート線ＰＬ２の昇圧電圧は、本図に示す例（＋１Ｖ）に限定されるものではない。
【００７１】
図１１は、図８の第３の変形例を示す図である。本図（ａ）のフォーミングステップに示すように、可変抵抗素子ＶＲの抵抗の低下を検知した場合（プレート線ＰＬ２の電流が基準値以上であることを検知した場合）、プレート線ＰＬ２の電位を降圧してもよい。これにより、フォーミングステップにおいて選択メモリセルＭＣ２２（図６）のトランジスタＴＲ１がドレイン−ソース間及びゲート−ドレイン間で受ける電圧ストレスを低減することができる。
【００７２】
本図に示す例では、プレート線ＰＬ２の電流が基準値以上となった後にプレート線ＰＬ２の電位を降圧することで、図１０を用いて説明した電圧ストレスを緩和している。具体的には、本図に示す例では、プレート線ＰＬ２を１Ｖ降圧している。ただし、プレート線ＰＬ２の降圧電圧は、本図に示す例（−１Ｖ）に限定されるものではない。
【００７３】
図１２は、本実施形態に係る第１の書き込み方法を説明するための図であり、図２に対応する。本図に示す例では、選択メモリセルＭＣ２２（破線で囲まれたメモリセルＭＣ）の可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に遷移させている。選択メモリセルＭＣ２２は、プレート線ＰＬ２、ビット線ＢＬ２、及びワード線ＷＬ２に接続している。さらに本図に示す例では、いずれのメモリセルＭＣも、可変抵抗素子ＶＲがフォーミングされている。
【００７４】
本図に示すように、プレート線ＰＬ２の電位は、電圧Ｖｏｎとなっている。これに対してその他のプレート線ＰＬの電位は、０Ｖ（グラウンド電位）となっている。ビット線ＢＬ２の電位は、０Ｖ（グラウンド電位）となっている。同様にその他のビット線ＢＬの電位も、０Ｖ（グラウンド電位）となっている。ワード線ＷＬ２の電位は、＋Ｖｇｏｎとなっている。これに対してその他のワード線ＷＬの電位は、０Ｖ（グラウンド電位）となっている。
【００７５】
選択メモリセルＭＣ２２では、トランジスタＴＲ１がオン状態になっている。言い換えると、ワード線ＷＬ２（選択メモリセルＭＣ２２に接続するワード線ＷＬ）の電圧Ｖｇｏｎは、選択メモリセルＭＣ２２のトランジスタＴＲ１がオン状態になる電圧である。具体的には、Ｖｇｏｎは例えば１．２Ｖである。これに対して、ワード線ＷＬ２（選択メモリセルＭＣ２２に接続するワード線ＷＬ）以外のワード線ＷＬに接続する各メモリセルＭＣでは、トランジスタＴＲ１がオフ状態になっている。
【００７６】
選択メモリセルＭＣ２２では、プレート線ＰＬ２とビット線ＢＬ２の間の電圧は、プレート線ＰＬ２の電位（Ｖｏｎ）とビット線ＢＬ２の電位（０Ｖ（グラウンド電位））の差であり、Ｖｏｎとなる。Ｖｏｎは、例えばおおよそ２．５Ｖであり、上記したフォーミング電圧Ｖｆｏｒｍ（例えば、図６）よりは低い。ビット線ＢＬ２に対するプレート線ＰＬ２の電位が＋Ｖｏｎになることにより、可変抵抗素子ＶＲは高抵抗状態（例えば、１００ｋΩより上）から低抵抗状態（例えば、おおよそ１０ｋΩ）に遷移する。
【００７７】
本図に示す例において、プレート線ＰＬ２に接続する各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、トランジスタＴＲ１は、ドレイン−ソース間の電圧ＶｄｓがＶｏｎである場合にブレークダウンしないようになっている。これにより、ディスターブ（選択されていないメモリセルＭＣで可変抵抗素子ＶＲが高抵抗状態から低抵抗状態に遷移すること）を抑制することができる。
【００７８】
詳細には、本図に示す例において、上記した各メモリセルＭＣでは、プレート線ＰＬ２とビット線ＢＬの間の電圧は、プレート線ＰＬ２の電位（Ｖｏｎ）とビット線ＢＬの電位（０Ｖ（グラウンド電位））の差であり、Ｖｏｎとなる。そして上記した各メモリセルＭＣでは、トランジスタＴＲ１がオフ状態である。この場合、ドレイン−ソース間の電圧Ｖｄｓ≒Ｖｏｎとなる。そして上記した各メモリセルＭＣでは、ドレイン−ソース間の耐圧がＶｏｎよりも大きい。この場合、上記したメモリセルＭＣでトランジスタＴＲ１がドレイン−ソース間でブレークダウンすることが防止される。
【００７９】
図１３は、本実施形態に係る第２の書き込み方法を説明するための図であり、図２に対応する。本図に示す例では、選択メモリセルＭＣ２２（破線で囲まれたメモリセルＭＣ）の可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させている。選択メモリセルＭＣ２２は、プレート線ＰＬ２、ビット線ＢＬ２、及びワード線ＷＬ２に接続している。さらに本図に示す例では、いずれのメモリセルＭＣも、可変抵抗素子ＶＲがフォーミングされている。
【００８０】
本図に示すように、プレート線ＰＬ２の電位は、０Ｖ（グラウンド電位）となっている。これに対してその他のプレート線ＰＬの電位は、Ｖｏｆｆとなっている。ビット線ＢＬ２の電位は、Ｖｏｆｆとなっている。これに対してその他のビット線ＢＬの電位は、０Ｖ（グラウンド電位）となっている。ワード線ＷＬ２の電位は、＋Ｖｇｏｆｆとなっている。これに対してその他のワード線ＷＬの電位は、０Ｖ（グラウンド電位）となっている。
【００８１】
選択メモリセルＭＣ２２では、トランジスタＴＲ１がオン状態になっている。言い換えると、ワード線ＷＬ２（選択メモリセルＭＣ２２に接続するワード線ＷＬ）の電圧Ｖｇｏｆｆは、選択メモリセルＭＣ２２のトランジスタＴＲ１がオン状態になる電圧である。具体的には、Ｖｇｏｆｆは例えば２．５Ｖである。これに対して、ワード線ＷＬ２（選択メモリセルＭＣ２２に接続するワード線ＷＬ）以外のワード線ＷＬに接続する各メモリセルＭＣでは、トランジスタＴＲ１がオフ状態になっている。
【００８２】
なお、Ｖｇｏｆｆは、上記したＶｇｏｎ（図１２）よりも高い。これは、トランジスタがドレインが低電位、ソースが高電位となる極性で動作しており、ゲート−ドレイン間の電圧が実効的なゲート電圧となるが、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態に遷移する前の状態ではセルに電流が流れているためドレインの電位がＶｒだけ上昇しており、したがって実効的なゲート電圧はワード線ＷＬに印加した電圧よりもＶｒだけ低下した値となるため、この分を補償するのにゲート電圧を高くする必要があるためである。
【００８３】
選択メモリセルＭＣ２２では、プレート線ＰＬ２とビット線ＢＬ２の間の電圧は、プレート線ＰＬ２の電位（Ｖｏｆｆ）とビット線ＢＬ２の電位（０Ｖ（グラウンド電位））の差であり、Ｖｏｆｆとなる。Ｖｏｆｆは、例えばおおよそ２．５Ｖであり、上記したフォーミング電圧Ｖｆｏｒｍ（例えば、図６）よりは低い。ビット線ＢＬ２に対するプレート線ＰＬ２の電位が−Ｖｏｆｆになることにより、可変抵抗素子ＶＲは低抵抗状態（例えば、おおよそ１０ｋΩ）から高抵抗状態（例えば、１００ｋΩより上）に遷移する。
【００８４】
本図に示す例において、ワード線ＷＬ２に接続している各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、ドレイン−ソース間に電流が流れることが防止されている。具体的には、上記した各メモリセルＭＣでは、ワード線ＷＬ２の電位がＶｇｏｆｆとなっている。この場合、上記した各メモリセルＭＣでは、トランジスタＴＲ１がオン状態になる。一方で、上記した各メモリセルＭＣでは、プレート線ＰＬとビット線ＢＬ２の間の電圧は、プレート線ＰＬの電位（Ｖｏｆｆ）とビット線ＢＬ２の電位（Ｖｏｆｆ）の差であり、０Ｖとなる。このため、上記した各メモリセルＭＣでは、ドレイン−ソース間に電流が流れることが防止されている。これにより、ディスターブ（選択されていないメモリセルＭＣで可変抵抗素子ＶＲが低抵抗状態から高抵抗状態に遷移すること）が抑制される。
【００８５】
さらに、本図に示す例において、プレート線ＰＬ及びビット線ＢＬのいずれもが選択メモリセルＭＣ２２と異なる各メモリセルＭＣでは、トランジスタＴＲ１は、プレート線ＰＬとビット線ＢＬの間の電圧がＶｏｆｆである場合にドレイン−ソース間でブレークダウンしないようになっている。
【００８６】
詳細には、本図に示す例において、上記した各メモリセルＭＣでは、プレート線ＰＬとビット線ＢＬの間の電圧は、プレート線ＰＬの電位（Ｖｏｆｆ）とビット線ＢＬの電位（０Ｖ（グラウンド電位））の差であり、Ｖｏｆｆとなる。そして上記した各メモリセルＭＣでは、トランジスタＴＲ１がオフ状態である。この場合、ドレイン−ソース間の電圧ＶｄｓはほぼＶｏｆｆとなる。ここで、もし、ドレイン−ソース間の耐圧がＶｏｆｆよりも小さい場合を考える。このとき、上記したメモリセルＭＣでトランジスタＴＲ１のブレークダウンが起こらないようにするためには、非選択のプレート線ＰＬに印加する電圧をＶｏｆｆよりも低い値にする必要がある。その場合、ワード線ＷＬ２に接続している各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、プレート線ＰＬとビット線ＢＬの間に０でない電圧が発生し、かつゲートにも高い電圧が印加されトランジスタがオンになった状態となる。すなわち選択されていないメモリセルＭＣの可変抵抗素子ＶＲに低抵抗状態から高抵抗状態に遷移する方向の電圧がかかり、ディスターブが起こりうる。一方、上記した各メモリセルＭＣで、ドレイン−ソース間の耐圧がＶｏｆｆよりも大きければ、非選択のプレート線ＰＬにＶｏｆｆを印加しても上記したメモリセルＭＣでトランジスタＴＲ１がドレイン−ソース間でブレークダウンすることが防止されるため、ワード線ＷＬ２に接続している各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）の両端の電位差をゼロにすることができる。これにより、上記したディスターブが抑制される。
【００８７】
図１４は、本実施形態に係る読み出し方法の第１例を説明するための図である。本図に示すメモリセルＭＣは、図２においてメモリセルアレイＭＣＡに含まれるメモリセルＭＣのいずれかに相当する。
【００８８】
本図に示すように、ワード線ＷＬにＶｇｒを印加し、プレート線ＰＬにＶｒｅａｄを印加し、ビット線ＢＬを接地する。この場合にプレート線ＰＬ又はビット線ＢＬに流れる電流を検出する。これにより、可変抵抗素子ＶＲが高抵抗状態であるか又は低抵抗状態であるかを判断する。なお、Ｖｇｒは、例えば、おおよそ２．０Ｖである。Ｖｒｅａｄは、例えば、０．３Ｖ〜０．５Ｖである。
【００８９】
図１５は、本実施形態に係る読み出し方法の第２例を説明するための図である。本図に示すメモリセルＭＣは、図２においてメモリセルアレイＭＣＡに含まれるメモリセルＭＣのいずれかに相当する。
【００９０】
本図に示すように、ワード線ＷＬにＶｇｒ´を印加し、ビット線ＢＬにＶｒｅａｄ´を印加し、プレート線ＰＬを接地する。この場合にプレート線ＰＬ又はビット線ＢＬに流れる電流を検出する。これにより、可変抵抗素子ＶＲが高抵抗状態であるか又は低抵抗状態であるかを判断する。なお、Ｖｇｒ´は、例えば、おおよそ２．５Ｖである。Ｖｒｅａｄ´は、例えば、０．３Ｖ〜０．５Ｖである。
【００９１】
以上、本実施形態によれば、フォーミングがされるメモリセルＭＣと同一のプレート線ＰＬに接続するメモリセルＭＣ（非選択メモリセル）では、ビット線ＢＬの電位がＶｉとなっている。これにより、非選択メモリセルにおいて、プレート線ＰＬとビット線ＢＬの間の電圧を緩和することができる。さらに非選択メモリセルでは、ワード線ＷＬの電位がＶｉ´となっている。これにより、非選択メモリセルにおいて、プレート線ＰＬとワード線ＷＬの間の電圧を緩和することができる。そしてこの場合、トランジスタＴＲ１に必要な耐圧を小さいものにすることができる。これにより、トランジスタＴＲ１の面積を小さいものにすることができる。
【００９２】
（第２の実施形態）
図１６は、第２の実施形態に係るメモリセルアレイＭＣＡの構成を示す回路図であり、第１の実施形態の図２に対応する。本実施形態に係るメモリセルアレイＭＣＡは、以下の点を除いて、第１の実施形態に係るメモリセルアレイＭＣＡと同様の構成である。
【００９３】
本図に示す例において、メモリセルアレイＭＣＡは、ｎ（正の整数）本のプレート線ＰＬ（プレート線ＰＬ１，ＰＬ２，ＰＬ３，・・・，ＰＬｎ）を含み、かつｍ（正の整数）本のビット線ＢＬ（ビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・，ＢＬｍ）を含んでいる。各メモリセルＭＣは、複数のビット線ＢＬのいずれか及び複数のプレート線ＰＬのいずれかに電気的に接続している。この場合、ビット線ＢＬとプレート線ＰＬの組み合わせが各メモリセルＭＣにおいて異なっている。
【００９４】
さらに本図に示す例において、メモリセルアレイＭＣＡは、ｎ本のワード線ＷＬ（ワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬｎ）を含んでいる。ワード線ＷＬの本数はプレート線ＰＬの本数と同じである。各ワード線ＷＬは、同一のプレート線ＰＬに接続している複数のメモリセルＭＣに設けられている。この場合、ワード線ＷＬは、各メモリセルＭＣのゲート電極（Ｇ）に電気的に接続している。
【００９５】
図１７は、図１６に示したメモリセルアレイＭＣＡの構成の一例を示す平面図であり、第１の実施形態の図３に対応する。図１８は、図１７からビット線ＢＬ、プレート線ＰＬ、導体パターンＣＰ、及びビアＶＡ２を取り除いた図であり、第１の実施形態の図４に対応する。図１９は、図１７のＡ−Ａ´断面図であり、第１の実施形態の図５に対応する。なお、メモリセルアレイＭＣＡの平面レイアウトは、図１７及び図１８に示す例に限定されるものではない。同様に、メモリセルＭＣの断面構造は、図１９に示す例に限定されるものではない。
【００９６】
まず、図１７を用いて、メモリセルアレイＭＣＡを構成する配線（プレート線ＰＬ、ビット線ＢＬ、及びワード線ＷＬ）の平面レイアウトについて説明する。本図に示すように、メモリセルアレイＭＣＡでは、複数のプレート線ＰＬが第２方向（ｙ方向）に沿って配置され、複数のビット線ＢＬが第１方向（ｘ方向）に沿って配置され、複数のワード線ＷＬが第２方向（ｙ方向）に沿って配置されている。この場合、各プレート線ＰＬは第１方向（ｘ方向）に延伸し、各ビット線ＢＬは第２方向（ｙ方向）に延伸し、各ワード線ＷＬは第１方向（ｘ方向）に延伸している。さらに本図に示す例では、プレート線ＰＬ、ワード線ＷＬ、ワード線ＷＬ、及びプレート線ＰＬがこの順で第２方向（ｙ方向）に沿って繰り返し配置されている。
【００９７】
複数のビット線ＢＬそれぞれには、複数の導体パターンＣＰが設けられている。導体パターンＣＰは、ビット線ＢＬの下層に位置している。さらに各導体パターンＣＰには、ビアＶＡ２が設けられている。そして本図に示す例では、プレート線ＰＬ、ワード線ＷＬ、導体パターンＣＰ、ワード線ＷＬ、及びプレート線ＰＬがこの順で第２方向（ｙ方向）に沿って繰り返し配置されている。
【００９８】
次に、図１８を用いて、メモリセルＭＣの平面レイアウトについて説明する。本図に示す例では、複数のドレイン領域ＤＲ１が第１方向（ｘ方向）に沿って配置され、複数のソース領域ＳＲ１が第１方向（ｙ方向）に沿って配置されている。さらに、ドレイン領域ＤＲ１、ワード線ＷＬ、ソース領域ＳＲ１、ワード線ＷＬ、及びドレイン領域ＤＲ１がこの順で第２方向（ｙ方向）に沿って繰り返し配置されている。
【００９９】
本図に示す例では、第２方向（ｙ方向）に２本のワード線ＷＬを介して互いに隣り合うドレイン領域ＤＲ１の間には、２つのトランジスタＴＲ１が第２方向（ｙ方向）において並んでいる。そしてこれら２つのトランジスタＴＲ１は、上記した２本のワード線ＷＬの間において、同一のソース領域ＳＲ１を有している。これにより、メモリセルアレイＭＣＡの面積を小さいものにすることができる。
【０１００】
次に、図１９を用いて、メモリセルＭＣの断面構造について説明する。本図に示す例に係る断面構造は、以下の点を除いて図５に示す例に係る断面構造と同様の構成である。
【０１０１】
本図に示す例では、１つの活性領域ＡＲ１に２つのトランジスタＴＲ１が設けられている。そしてトランジスタＴＲ１は、同一のソース領域ＳＲ１を有している。ソース領域ＳＲ１は、コンタクトＣＴＳ、導体パターンＣＰ、及びビアＶＡ２を介してビット線ＢＬに接続している。この場合、２つのトランジスタＴＲ１にソース領域ＳＲ１を別々に設ける必要がない。これにより、複数のトランジスタＴＲ１の占める面積を小さいものにすることができる。
【０１０２】
図２０は、本実施形態に係るフォーミング方法を説明するための図であり、第１の実施形態の図６に対応する。本図に示す例では、選択メモリセルＭＣ２２（破線で囲まれたメモリセルＭＣ）の可変抵抗素子ＶＲがフォーミングされている。選択メモリセルＭＣ２２は、プレート線ＰＬ２、ビット線ＢＬ２、及びワード線ＷＬ２に接続している。
【０１０３】
本図に示すように、プレート線ＰＬ２の電位は、フォーミング電圧Ｖｆｏｒｍとなっている。これに対してその他のプレート線ＰＬの電位は、０Ｖ（グラウンド電位）となっている。ビット線ＢＬ２の電位は、０Ｖ（グラウンド電位）となっている。これに対してその他のビット線ＢＬの電位は、＋Ｖｉとなっている。ワード線ＷＬ２の電位は、＋Ｖｇｆとなっている。これに対してその他のワード線ＷＬの電位は、０Ｖ（グラウンド電位）となっている。
【０１０４】
選択メモリセルＭＣ２２では、トランジスタＴＲ１がオン状態になっている。言い換えると、ワード線ＷＬ２の電圧Ｖｇｆは、選択メモリセルＭＣ２２のトランジスタＴＲ１がオン状態になる電圧である。具体的には、Ｖｇｆは例えば１．２Ｖである。
【０１０５】
選択メモリセルＭＣ２２では、プレート線ＰＬ２とビット線ＢＬ２の間の電圧は、プレート線ＰＬ２の電位（Ｖｆｏｒｍ）とビット線ＢＬ２の電位（０Ｖ）の差であり、フォーミング電圧Ｖｆｏｒｍとなる。Ｖｆｏｒｍは、３Ｖ以上の高電圧である。ビット線ＢＬ２に対するプレート線ＰＬ２の電位が＋Ｖｆｏｒｍになることにより、可変抵抗素子ＶＲはフォーミングされる。
【０１０６】
本図に示す例において、プレート線ＰＬ２に接続している各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、プレート線ＰＬ２とビット線ＢＬの間の電圧は、プレート線ＰＬ２の電位（Ｖｆｏｒｍ）とビット線ＢＬの電位（Ｖｉ）の差であり、Ｖｆｏｒｍ−Ｖｉとなる。Ｖｉは、０Ｖ（グラウンド電位）よりも高く、かつＶｆｏｒｍよりも低い。具体的には、Ｖｉは例えば１．０Ｖである。この場合、プレート線ＰＬ２とビット線ＢＬの間の電圧は、Ｖｆｏｒｍよりも低いものになっている。言い換えると、ビット線ＢＬ２以外のビット線ＢＬの電位Ｖｉによって、プレート線ＰＬ２とビット線ＢＬの間の電圧が緩和されている。これにより、トランジスタＴＲ１では、ドレイン−ソース間の耐圧を低いものにすることができる。言い換えると、トランジスタＴＲ１の面積を小さいものにすることができる。
【０１０７】
さらに、本図に示す例において、プレート線ＰＬ２に接続する各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、トランジスタＴＲ１がオン状態にならないようになっているのが望ましい。具体的には、ＶｉがＶｇｆ−Ｖｔｈよりも大きいものになっている（Ｖｉ＞Ｖｇｆ−Ｖｔｈ）ことが望ましい。なお、Ｖｔｈは、トランジスタＴＲ１の閾値電圧である。上記した各メモリセルＭＣでは、ＶｉがＶｇｆ−Ｖｔｈより大きい場合、ビット線ＢＬ（ソース（Ｓ））に対するワード線ＷＬ（ゲート電極（Ｇ））の電位がＶｔｈよりも小さいものになる。これにより、上記した各メモリセルＭＣにおいて、トランジスタＴＲ１がオン状態にならないようになっている。
【０１０８】
図２１は、本実施形態に係る第１の書き込み方法を説明するための図であり、第１の実施形態の図１２に対応する。本図に示す例では、選択メモリセルＭＣ２２（破線で囲まれたメモリセルＭＣ）の可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に遷移させている。選択メモリセルＭＣ２２は、プレート線ＰＬ２、ビット線ＢＬ２、及びワード線ＷＬ２に接続している。さらに本図に示す例では、いずれのメモリセルＭＣも、可変抵抗素子ＶＲがフォーミングされている。
【０１０９】
本図に示すように、プレート線ＰＬ２の電位は、電圧Ｖｏｎとなっている。これに対してその他のプレート線ＰＬの電位は、０Ｖ（グラウンド電位）となっている。ビット線ＢＬ２の電位は、０Ｖ（グラウンド電位）となっている。これに対してその他のビット線ＢＬの電位は、Ｖｏｎとなっている。ワード線ＷＬ２の電位は、＋Ｖｇｏｎとなっている。これに対してその他のワード線ＷＬの電位は、０Ｖ（グラウンド電位）となっている。
【０１１０】
選択メモリセルＭＣ２２では、トランジスタＴＲ１がオン状態になっている。言い換えると、ワード線ＷＬ２（選択メモリセルＭＣ２２に接続するワード線ＷＬ）の電圧Ｖｇｏｎは、選択メモリセルＭＣ２２のトランジスタＴＲ１がオン状態になる電圧である。具体的には、Ｖｇｏｎは例えば１．２Ｖである。これに対して、ワード線ＷＬ２（選択メモリセルＭＣ２２に接続するワード線ＷＬ）以外のワード線ＷＬに接続する各メモリセルＭＣでは、トランジスタＴＲ１がオフ状態になっている。
【０１１１】
選択メモリセルＭＣ２２では、プレート線ＰＬ２とビット線ＢＬ２の間の電圧は、プレート線ＰＬ２の電位（Ｖｏｎ）とビット線ＢＬ２の電位（０Ｖ（グラウンド電位））の差であり、Ｖｏｎとなる。Ｖｏｎは、例えばおおよそ２．５Ｖであり、上記したフォーミング電圧Ｖｆｏｒｍ（図２０）よりは低い。ビット線ＢＬ２に対するプレート線ＰＬ２の電位が＋Ｖｏｎになることにより、可変抵抗素子ＶＲは高抵抗状態（例えば、１００ｋΩより上）から低抵抗状態（例えば、おおよそ１０ｋΩ）に遷移する。
【０１１２】
本図に示す例において、ワード線ＷＬ２に接続している各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、ドレイン−ソース間に電流が流れることが防止されている。具体的には、上記した各メモリセルＭＣでは、ワード線ＷＬ２の電位がＶｇｏｎとなっている。この場合、上記した各メモリセルＭＣでは、トランジスタＴＲ１がオン状態になる。一方で、上記した各メモリセルＭＣでは、プレート線ＰＬ２とビット線ＢＬの間の電圧は、プレート線ＰＬ２の電位（Ｖｏｎ）とビット線ＢＬの電位（Ｖｏｎ）の差であり、０Ｖとなる。このため、上記した各メモリセルＭＣでは、ドレイン−ソース間に電流が流れることが防止されている。これにより、ディスターブ（選択されていないメモリセルＭＣで可変抵抗素子ＶＲが高抵抗状態から低抵抗状態に遷移すること）が抑制される。
【０１１３】
さらに、本図に示す例において、プレート線ＰＬ及びビット線ＢＬのいずれもが選択メモリセルＭＣ２２と異なる各メモリセルＭＣでは、トランジスタＴＲ１は、プレート線ＰＬとビット線ＢＬの間の電圧がＶｏｎである場合にドレイン−ソース間でブレークダウンしないようになっている。
【０１１４】
詳細には、本図に示す例において、上記した各メモリセルＭＣでは、プレート線ＰＬとビット線ＢＬの間の電圧は、プレート線ＰＬの電位（０Ｖ（グラウンド電位））とビット線ＢＬの電位（Ｖｏｎ）の差であり、Ｖｏｎとなる。そして上記した各メモリセルＭＣでは、トランジスタＴＲ１がオフ状態である。この場合、ドレイン−ソース間の電圧ＶｄｓはほぼＶｏｎとなる。ここで、もし、ドレイン−ソース間の耐圧がＶｏｎよりも小さい場合を考える。このとき、上記したメモリセルＭＣでトランジスタＴＲ１のブレークダウンが起こらないようにするためには、非選択のビット線ＢＬに印加する電圧をＶｏｎよりも低い値にする必要がある。その場合、ワード線ＷＬ２に接続している各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、プレート線ＰＬとビット線ＢＬの間に０でない電圧が発生し、かつゲートにも高い電圧が印加されトランジスタがオンになった状態となる。すなわち選択されていないメモリセルＭＣの可変抵抗素子ＶＲに高抵抗状態から低抵抗状態に遷移する方向の電圧がかかり、ディスターブが起こりうる。一方、上記した各メモリセルＭＣでは、ドレイン−ソース間の耐圧がＶｏｎよりも大きければ、非選択のビット線ＢＬにＶｏｎを印加しても上記したメモリセルＭＣでトランジスタＴＲ１がドレイン−ソース間でブレークダウンすることが防止されるため、ワード線ＷＬ２に接続している各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）の両端の電位差をゼロにすることができる。これにより、上記したディスターブが抑制される。
【０１１５】
図２２は、本実施形態に係る第２の書き込み方法を説明するための図であり、第１の実施形態の図１３に対応する。本図に示す例では、選択メモリセルＭＣ２２（破線で囲まれたメモリセルＭＣ）の可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させている。選択メモリセルＭＣ２２は、プレート線ＰＬ２、ビット線ＢＬ２、及びワード線ＷＬ２に接続している。さらに本図に示す例では、いずれのメモリセルＭＣも、可変抵抗素子ＶＲがフォーミングされている。
【０１１６】
本図に示すように、プレート線ＰＬ２の電位は、０Ｖ（グラウンド電位）となっている。同様にその他のプレート線ＰＬの電位も、０Ｖ（グラウンド電位）となっている。ビット線ＢＬ２の電位は、Ｖｏｆｆとなっている。これに対してその他のビット線ＢＬの電位は、０Ｖ（グラウンド電位）となっている。ワード線ＷＬ２の電位は、＋Ｖｇｏｆｆとなっている。これに対してその他のワード線ＷＬの電位は、０Ｖ（グラウンド電位）となっている。
【０１１７】
選択メモリセルＭＣ２２では、トランジスタＴＲ１がオン状態になっている。言い換えると、ワード線ＷＬ２（選択メモリセルＭＣ２２に接続するワード線ＷＬ）の電圧Ｖｇｏｆｆは、選択メモリセルＭＣ２２のトランジスタＴＲ１がオン状態になる電圧である。具体的には、Ｖｇｏｆｆは例えば２．５Ｖである。これに対して、ワード線ＷＬ２（選択メモリセルＭＣ２２に接続するワード線ＷＬ）以外のワード線ＷＬに接続する各メモリセルＭＣでは、トランジスタＴＲ１がオフ状態になっている。
【０１１８】
選択メモリセルＭＣ２２では、プレート線ＰＬ２とビット線ＢＬ２の間の電圧は、プレート線ＰＬ２の電位（０Ｖ（グラウンド電位））とビット線ＢＬ２の電位（Ｖｏｆｆ）の差であり、Ｖｏｆｆとなる。Ｖｏｆｆは、例えばおおよそ２．５Ｖであり、上記したフォーミング電圧Ｖｆｏｒｍ（図２０）よりは低い。ビット線ＢＬ２に対するプレート線ＰＬ２の電位が−Ｖｏｆｆになることにより、可変抵抗素子ＶＲは低抵抗状態（例えば、おおよそ１０ｋΩ）から高抵抗状態（例えば、１００ｋΩより上）に遷移する。
【０１１９】
本図に示す例において、ビット線ＢＬ２に接続する各メモリセルＭＣ（選択メモリセルＭＣ２２を除く。）では、トランジスタＴＲ１は、プレート線ＰＬとビット線ＢＬ２の間の電圧がＶｏｆｆである場合にドレイン−ソース間でブレークダウンしないようになっている。これにより、ディスターブ（選択されていないメモリセルＭＣで可変抵抗素子ＶＲが低抵抗状態から高抵抗状態に遷移すること）を抑制することができる。
【０１２０】
詳細には、本図に示す例において、上記した各メモリセルＭＣでは、プレート線ＰＬとビット線ＢＬ２の間の電圧は、プレート線ＰＬの電位（０Ｖ（グラウンド電位））とビット線ＢＬ２の電位（Ｖｏｆｆ）の差であり、Ｖｏｆｆとなる。この場合、電圧Ｖｏｆｆは、可変抵抗素子ＶＲの電圧及びドレイン−ソース間の電圧に分圧される。そして上記した各メモリセルＭＣでは、ドレイン−ソース間の耐圧がドレイン−ソース間の上記した電圧（分圧）よりも大きい。この場合、上記したメモリセルＭＣでトランジスタＴＲ１がドレイン−ソース間でブレークダウンすることが防止される、これにより、上記したディスターブが抑制される。
【０１２１】
本実施形態においても、第１の実施形態と同様の効果が得られる。
【０１２２】
（第３の実施形態）
図２３は、第３の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は、複数のパッド（電源パッドＶＰ、及び接地パッドＧＰ、及びＩ／ＯパッドＩＯＰ）、複数のセル（電源セルＶＣ、接地セルＧＣ、及びＩ／ＯセルＩＯ）、ＲｅＲＡＭ領域ＲＲ、及びロジック領域ＬＲを基板ＳＵＢに有している。Ｉ／ＯセルＩＯ、ＲｅＲＡＭ領域ＲＲ、及びロジック領域ＬＲの各構成は、第１の実施形態又は第２の実施形態に係る半導体装置（例えば、図１）と同様である。なお、半導体装置の平面レイアウトは本図に示す例に限定されるものではない。
【０１２３】
基板ＳＵＢは、半導体基板（例えば、シリコン基板又はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板）である。本図に示す例において、基板ＳＵＢの平面形状は矩形である。
【０１２４】
基板ＳＵＢの上記した矩形の各辺に沿って複数のパッドが配置されている。各パッドは、電源パッドＶＰ、接地パッドＧＰ、及びＩ／ＯパッドＩＯＰのいずれかである。電源パッドＶＰは、半導体装置に電源電圧を供給するためのパッドである。接地パッドＧＰは、半導体装置に接地電位を供給するためのパッドである。Ｉ／ＯパッドＩＯＰは、半導体装置への信号の入力及び半導体装置からの信号の出力のためのパッドである。
【０１２５】
各パッドには、セルが電気的に接続している。この場合、電源パッドＶＰには、電源セルＶＣが電気的に接続している。接地パッドＧＰには、接地セルＧＣが電気的に接続している。Ｉ／ＯパッドＩＯＰには、Ｉ／ＯセルＩＯが電気的に接続している。本図に示す例において、各セルは、このセルに接続するパッドの下方に位置している。
【０１２６】
本図に示す例において、各パッドの平面形状は矩形である。各セルの平面形状は矩形であり、かつこのセルに電気的に接続するパッドよりも大きい。そして平面視において、各パッドは、このパッドに電気的に接続するセルの内側に位置している。ただし、各パッド及び各セルの平面レイアウトは本図に示す例に限定されるものではない。
【０１２７】
図２４は、ロジック領域ＬＲのトランジスタＴＲ２、ＲｅＲＡＭ領域ＲＲのトランジスタＴＲ１、及びＩ／ＯセルＩＯのトランジスタＴＲ３の各構成を示す断面図である。トランジスタＴＲ１は、メモリセルアレイＭＣＡ（メモリ回路）（図１）を構成している。トランジスタＴＲ２は、ロジック回路ＬＣ（図２）を構成している。トランジスタＴＲ３は、Ｉ／ＯセルＩＯ（図１及び図２３）を構成している。なお、本図に示す例において、ＲｅＲＡＭ領域ＲＲは図２５（後述）のＡ−Ａ´断面に相当し、ロジック領域ＬＲは図２５のＢ−Ｂ´断面に相当し、Ｉ／ＯセルＩＯは図２５のＣ−Ｃ´断面に相当する。
【０１２８】
本図に示すトランジスタＴＲ１は、図５又は図１９に示したトランジスタＴＲ１に対応する。トランジスタＴＲ２は、トランジスタＴＲ１と同様にして、ゲート電極ＧＥ２、ドレイン領域ＤＲ２、ソース領域ＳＲ２、ゲート絶縁膜ＧＩ２、サイドウォールＳＷ２、ドレインエクステンション領域ＤＥ２、及びソースエクステンション領域ＳＥ２を有している。トランジスタＴＲ３は、トランジスタＴＲ１と同様にして、ゲート電極ＧＥ３、ドレイン領域ＤＲ３、ソース領域ＳＲ３、ゲート絶縁膜ＧＩ３、サイドウォールＳＷ３、ドレインエクステンション領域ＤＥ３、及びソースエクステンション領域ＳＥ３を有している。
【０１２９】
トランジスタＴＲ１〜ＴＲ３は、同一の基板ＳＵＢを用いて形成されている。本図に示すように、基板ＳＵＢは、ＲｅＲＡＭ領域ＲＲに活性領域ＡＲ１を有し、ロジック領域ＬＲに活性領域ＡＲ２を有し、Ｉ／ＯセルＩＯに活性領域ＡＲ３を有している。活性領域ＡＲ１，ＡＲ２，ＡＲ３には、それぞれ、ウェルＷＥ１，ＷＥ２，ＷＥ３が形成されている。トランジスタＴＲ１〜ＴＲ３は、それぞれ、ウェルＷＥ１〜ＷＥ３を用いて形成されている。そしてトランジスタＴＲ１〜ＴＲ３は、分離領域ＩＲによって電気的に互いに絶縁されている。
【０１３０】
トランジスタＴＲ１〜ＴＲ３に要求される耐圧は互いに異なる。本図に示す例では、トランジスタＴＲ１〜ＴＲ３は、耐圧に基づいて構造が互いに異なっている。以下、詳細に説明する。
【０１３１】
トランジスタＴＲ３（Ｉ／ＯセルＩＯのトランジスタ）は、トランジスタＴＲ２（ロジック領域ＬＲのトランジスタ）に比して高い耐圧が必要となる。このため、ゲート絶縁膜ＧＩ３の膜厚Ｔ３は、ゲート絶縁膜ＧＩ２の膜厚Ｔ２よりも厚い（Ｔ３＞Ｔ２）。またゲート電極ＧＥ３のゲート長Ｌ３は、ゲート電極ＧＥ２のゲート長Ｌ２よりも長い（Ｌ３＞Ｌ２）。さらにドレインエクステンション領域ＤＥ３及びソースエクステンション領域ＳＥ３は、ドレインエクステンション領域ＤＥ２及びソースエクステンション領域ＳＥ２よりもそれぞれ深い（Ｄ３＞Ｄ２）。
【０１３２】
本図に示すように、ゲート絶縁膜ＧＩ１の膜厚Ｔ１は、ゲート絶縁膜ＧＩ２の膜厚Ｔ２よりも厚く、かつゲート絶縁膜ＧＩ３の膜厚Ｔ３と等しい（Ｔ１＝Ｔ３＞Ｔ２）。具体的には、ゲート絶縁膜ＧＩ１の膜厚Ｔ１は、ＳｉＯ２換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）で８ｎｍ以下であり、好ましくはＥＯＴで６ｎｍ以下である。
【０１３３】
図１２、図１３、図２１、及び図２２を用いて説明したように、可変抵抗素子ＶＲの書き込みの際、トランジスタＴＲ１は、ゲート−ドレイン間でブレークダウンが生じないようになっている必要がある。このため、ゲート絶縁膜ＧＩ１の膜厚は、ゲート絶縁膜ＧＩ３の膜厚と等しくなっている。
【０１３４】
本図に示すように、ゲート電極ＧＥ１のゲート長Ｌ１は、ゲート電極ＧＥ２のゲート長Ｌ２よりも長く、かつゲート電極ＧＥ３のゲート長Ｌ３よりも短い（Ｌ２＜Ｌ１＜Ｌ３）。具体的には、ゲート電極ＧＥ１のゲート長Ｌ１は、Ｌ２＋５［ｎｍ］以上Ｌ２＋２０［ｎｍ］以下である。
【０１３５】
図１２、図１３、図２１、及び図２２を用いて説明したように、可変抵抗素子ＶＲの書き込みの際、トランジスタＴＲ１は、ドレイン−ソース間でブレークダウンが生じないようになっている必要がある。このため、ゲート電極ＧＥ１のゲート長Ｌ１は、ゲート電極ＧＥ２のゲート長Ｌ２よりも長くなっている。
【０１３６】
さらに、図６及び図２０を用いて説明したように、フォーミングがされるメモリセルＭＣと同一のプレート線ＰＬに接続するメモリセルＭＣ（非選択メモリセル）では、ビット線ＢＬの電位がＶｉとなっている。これにより、非選択メモリセルにおいて、プレート線ＰＬとビット線ＢＬの間の電圧を緩和することができる。このため、ゲート電極ＧＥ１のゲート長Ｌ１は、ゲート電極ＧＥ３のゲート長Ｌ３よりも短くすることができる。
【０１３７】
本図に示すように、ドレインエクステンション領域ＤＥ１及びソースエクステンション領域ＳＥ１は、ドレインエクステンション領域ＤＥ２及びソースエクステンション領域ＳＥ２とそれぞれ同じ深さであり、かつドレインエクステンション領域ＤＥ３及びソースエクステンション領域ＳＥ３よりもそれぞれ浅い（Ｄ１＝Ｄ２＜Ｄ３）。さらにドレインエクステンション領域ＤＥ１の不純物濃度及びソースエクステンション領域ＳＥ１の不純物濃度は、それぞれ、ドレインエクステンション領域ＤＥ２の不純物濃度及びソースエクステンション領域ＳＥ１の不純物濃度に等しい。
【０１３８】
ドレインエクステンション領域（ソースエクステンション領域）は深いほどトランジスタの耐圧が高いものになる。さらにドレインエクステンション領域（ソースエクステンション領域）は不純物濃度が低いほどトランジスタの耐圧が高いものになる。本図に示す例では、上記したように、ゲート絶縁膜及びゲート電極の各構成によって、トランジスタＴＲ１は、トランジスタＴＲ２に比して十分に高い耐圧を有している。このため、上記したように、ドレインエクステンション領域ＤＥ１及びソースエクステンション領域ＳＥ１の各構成は、ドレインエクステンション領域ＤＥ２及びソースエクステンション領域ＳＥ２の各構成とそれぞれ同一とすることができる。
【０１３９】
なお、ドレインエクステンション領域ＤＥ３及びソースエクステンション領域ＳＥ３は、不純物濃度がドレインエクステンション領域ＤＥ１，ＤＥ２及びソースエクステンション領域ＳＥ１，ＳＥ２よりもそれぞれ低くてもよい。この場合、トランジスタＴＲ３の耐圧をトランジスタＴＲ１及びトランジスタＴＲ２に比してさらに高いものにすることができる。
【０１４０】
図２５は、ロジック領域ＬＲのトランジスタＴＲ２、ＲｅＲＡＭ領域ＲＲのトランジスタＴＲ１、及びＩ／ＯセルＩＯのトランジスタＴＲ３の各構成の一例を示す平面図である。本図に示す例では、ゲート電極ＧＥ１のゲート幅Ｗ１は、ゲート電極ＧＥ２のゲート幅Ｗ２よりも狭く、かつゲート電極ＧＥ３のゲート幅Ｗ３よりも狭い（Ｗ１＜Ｗ２及びＷ１＜Ｗ３）。なお、本図に示す例では、ゲート電極ＧＥ２のゲート幅Ｗ２は、ゲート電極ＧＥ３のゲート幅Ｗ３よりも狭い（Ｗ２＜Ｗ３）。
【０１４１】
図３６を用いて後述するように、トランジスタＴＲ１では、トランジスタＴＲ２に比して高いゲート電圧を印加することができる。これにより、後述するように、トランジスタＴＲ１では、高い電流駆動力が得られる。このため、ゲート電極ＧＥ１のゲート幅Ｗ１をゲート電極ＧＥ２のゲート幅Ｗ２よりも狭いものにすることができる。
【０１４２】
図２６〜図３２は、図２４に示した半導体装置の製造方法を示す断面図であり、図２４に対応する。まず、図２６に示すように、基板ＳＵＢにｐ型不純物（例えば、ホウ素（Ｂ））を基板ＳＵＢにイオン注入する。これにより、ウェルＷＥ１，ＷＥ２，ＷＥ３が形成される。次いで、基板ＳＵＢに分離領域ＩＲを形成する。分離領域ＩＲは、例えば、ＳＴＩ又はＬＯＣＯＳにより形成される。
【０１４３】
次いで、図２７に示すように、基板ＳＵＢ上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、ゲート絶縁膜ＧＩ１，ＧＩ３（図２４）になる絶縁膜である。絶縁膜ＩＦ１は、例えば熱酸化により形成される。
【０１４４】
次いで、図２８に示すように、基板ＳＵＢ上にマスク膜ＭＫ１（例えば、レジストパターン）を形成する。マスク膜ＭＫ１は、ＲｅＲＡＭ領域ＲＲ及びＩ／ＯセルＩＯを覆っており、ロジック領域ＬＲを覆っていない。次いで、マスク膜ＭＫ１をマスクとして絶縁膜ＩＦ１をエッチングする。これにより、ロジック領域ＬＲでは絶縁膜ＩＦ１が除去される。
【０１４５】
次いで、図２９に示すように、マスク膜ＭＫ１（図２８）を除去する。マスク膜ＭＫ１は、例えばアッシングにより除去される。次いで、基板ＳＵＢ上に絶縁膜ＩＦ２を形成する。これにより、ＲｅＲＡＭ領域ＲＲ及びＩ／ＯセルＩＯには、同じ膜厚の絶縁膜ＩＦ２（絶縁膜ＩＦ１）が形成される。これに対して、ロジック領域ＬＲには、ＲｅＲＡＭ領域ＲＲ及びＩ／ＯセルＩＯの絶縁膜ＩＦ２よりも膜厚の薄い絶縁膜ＩＦ２が形成される。絶縁膜ＩＦ２は、ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３（図２４）になる絶縁膜である。なお、絶縁膜ＩＦ２は、例えば熱酸化により形成される。次いで、基板ＳＵＢ上に導電膜（例えば、ポリシリコン膜）（不図示）を形成する。この導電膜は、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３になる導電膜である。
【０１４６】
次いで、図３０に示すように、上記した導電膜及び絶縁膜ＩＦ２をパターニングする。これにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３が形成されるとともに、ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３が形成される。
【０１４７】
次いで、図３１に示すように、基板ＳＵＢ上にマスク膜ＭＫ２（例えば、レジストパターン）を形成する。マスク膜ＭＫ２は、ロジック領域ＬＲ及びＲｅＲＡＭ領域ＲＲを覆っており、Ｉ／ＯセルＩＯを覆っていない。次いで、マスク膜ＭＫ２、ゲート電極ＧＥ３、及び分離領域ＩＲをマスクとしてｎ型不純物（例えば、リン（Ｐ））を基板ＳＵＢにイオン注入する。これにより、ドレインエクステンション領域ＤＥ３及びソースエクステンション領域ＳＥ３が形成される。
【０１４８】
次いで、図３２に示すように、マスク膜ＭＫ２（図３１）を除去する。マスク膜ＭＫ２は、例えばアッシングにより除去される。次いで、基板ＳＵＢ上にマスク膜ＭＫ３（例えば、レジストパターン）を形成する。マスク膜ＭＫ３は、Ｉ／ＯセルＩＯを覆っており、ロジック領域ＬＲ及びＲｅＲＡＭ領域ＲＲを覆っていない。次いで、マスク膜ＭＫ３、ゲート電極ＧＥ１，ＧＥ２、及び分離領域ＩＲをマスクとしてｎ型不純物（例えば、リン（Ｐ））を基板ＳＵＢにイオン注入する。これにより、ドレインエクステンション領域ＤＥ１，ＤＥ２及びソースエクステンション領域ＳＥ１，ＳＥ２が形成される。
【０１４９】
次いで、マスク膜ＭＫ３を除去する。マスク膜ＭＫ３は、例えばアッシングにより除去される。次いで、サイドウォールＳＷ１，ＳＷ２，ＳＷ３になる絶縁膜を基板ＳＵＢ上に形成する。次いで、この絶縁膜をエッチバックする。これにより、サイドウォールＳＷ１，ＳＷ２，ＳＷ３が形成される。次いで、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３、サイドウォールＳＷ１，ＳＷ２，ＳＷ３、及び分離領域ＩＲをマスクとしてｎ型不純物（例えば、リン（Ｐ））を基板ＳＵＢにイオン注入する。これにより、ドレイン領域ＤＲ１，ＤＲ２，ＤＲ３及びソース領域ＳＲ１，ＳＲ２，ＳＲ３が形成される。このようにして図２４に示した半導体装置が製造される。
【０１５０】
図３３は、トランジスタＴＲ１でのゲート−ドレイン間の耐圧のシミュレーション結果を示す図である。本図には、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合の結果、及びゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合の結果が示されている。
【０１５１】
本図に示すように、ゲート−ドレイン間の耐圧は、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合においてゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合よりも高い。これにより、ゲート絶縁膜ＧＩ１の膜厚を厚くすることでゲート−ドレイン間の耐圧が高くなることが示唆される。
【０１５２】
図３４は、トランジスタＴＲ１でのドレイン−ウェル間の耐圧のシミュレーション結果を示す図である。図３３と同様にして、本図には、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合の結果、及びゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合の結果が示されている。
【０１５３】
本図に示すように、ドレイン−ウェル間の耐圧は、いずれのゲート長においても、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合においてゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合よりも、おおよそ０．３Ｖ高い。この結果は、ゲート絶縁膜ＧＩ１の膜厚を厚くすることでドレイン−ウェル間の電界が緩和されていることを示唆している。
【０１５４】
図３５（ａ）は、トランジスタＴＲ１の閾値電圧のロールオフのシミュレーション結果を示す図である。図３５（ｂ）は、図３５（ａ）のロールオフの傾きの結果を示す図である。図３３と同様にして、本図（ａ）及び本図（ｂ）の各図には、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合の結果、及びゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合の結果が示されている。なお、本図（ａ）に示す例において、ドレイン電圧Ｖｄは１．２Ｖである。
【０１５５】
本図（ａ）に示すように、トランジスタＴＲ１の閾値電圧は、ゲート長に依存して変化している。具体的には、本図（ａ）に示す例では、ゲート長が短くなるにつれてトランジスタＴＲ１の閾値電圧が低下している。これは、短チャネル効果に起因している。閾値電圧の低下は、いずれのゲート長においても、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合においてゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合よりも大きい。
【０１５６】
一方、本図（ｂ）に示すように、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合のロールオフの傾きは、ゲート長をゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合よりもおおよそ１０ｎｍ長くした場合、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合のロールオフの傾きと同等もしくはそれ以下となる。これにより、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍであっても、ゲート長を１０ｎｍ以上長くすれば、短チャネル効果を、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合と同じ程度に抑えることができると示唆される。
【０１５７】
図３６は、トランジスタＴＲ１の電流駆動力のシミュレーション結果を示す図である。図３３と同様にして、本図には、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合の結果、及びゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合の結果が示されている。なお、本図に示す例において、ドレイン電圧Ｖｄは１．２Ｖである。
【０１５８】
本図に示すように、ゲート電圧Ｖｇが１．２Ｖの場合、電流駆動力は、いずれのゲート長においても、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合においてゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合よりも低い。一方、本図に示すように、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合においてゲート電圧Ｖｇが１．８Ｖであるとき、電流駆動力は、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合においてゲート電極Ｖｇが１．２Ｖであるときに比して２４％高いものとなっている。
【０１５９】
上記した結果は、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合、ゲート電圧を高くすることで電流駆動力を補うことができることを示唆している。図３３に示したように、ゲート−ドレイン間の耐圧は、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合においてゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合よりも高い。このため、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで２．７６ｎｍである場合に比して、高いゲート電圧を用いることができる。
【０１６０】
さらに上記した結果は、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合、ゲート電圧を高くすることでゲート幅を狭くすることができることを示唆している。具体的には、例えば、トランジスタＴＲ１のゲート幅をトランジスタＴＲ２のゲート幅及びトランジスタＴＲ３のゲート幅のいずれよりも狭くすることができる。上記したように、ゲート絶縁膜ＧＩ１の膜厚がＥＯＴで３．７４ｎｍである場合、ゲート電圧を高くすることで電流駆動力を補っている。この場合、ゲート電圧を高くすることで電流駆動力を補えば、ゲート幅を狭くしても必要な電流値を得ることができる。
【０１６１】
以上、本実施形態によれば、トランジスタＴＲ１、トランジスタＴＲ２、及びトランジスタＴＲ３は、ＲｅＲＡＭ領域ＲＲ、ロジック領域ＬＲ、及びＩ／ＯセルＩＯにそれぞれ設けられている。そしてゲート絶縁膜ＧＩ１の膜厚は、ゲート絶縁膜ＧＩ２の膜厚よりも厚く、かつゲート絶縁膜ＧＩ３の膜厚と等しい。さらにゲート電極ＧＥ１のゲート長は、ゲート電極ＧＥ２のゲート長よりも長く、かつゲート電極ＧＥ３のゲート長よりも短い。これにより、トランジスタＴＲ１に必要な耐圧が実現される。
【０１６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６３】
ＡＲ１  活性領域
ＡＲ２  活性領域
ＡＲ３  活性領域
ＢＬ  ビット線
ＢＬＤ  ビット線デコーダ
ＣＣ  制御回路
ＣＰ  導体パターン
ＣＴＤ  コンタクト
ＣＴＳ  コンタクト
ＤＥ１  ドレインエクステンション領域
ＤＥ２  ドレインエクステンション領域
ＤＥ３  ドレインエクステンション領域
ＤＬ  絶縁層
ＤＲ１  ドレイン領域
ＤＲ２  ドレイン領域
ＤＲ３  ドレイン領域
ＧＣ  接地セル
ＧＥ１  ゲート電極
ＧＥ２  ゲート電極
ＧＥ３  ゲート電極
ＧＩ１  ゲート絶縁膜
ＧＩ２  ゲート絶縁膜
ＧＩ３  ゲート絶縁膜
ＧＰ  接地パッド
ＩＦ１  絶縁膜
ＩＦ２  絶縁膜
ＩＯ  Ｉ／Ｏセル
ＩＲ  分離領域
ＬＣ  ロジック回路
ＬＥ  下部電極
ＬＲ  ロジック領域
ＭＣ  メモリセル
ＭＣ２２ 選択メモリセル
ＭＫ１  マスク膜
ＭＫ２  マスク膜
ＭＫ３  マスク膜
ＭＷＬ  多層配線層
ＰＬ  プレート線
ＰＬＤ  プレート線デコーダ
ＲＲ  ＲｅＲＡＭ領域
ＳＥ１  ソースエクステンション領域
ＳＥ２  ソースエクステンション領域
ＳＥ３  ソースエクステンション領域
ＳＲ１  ソース領域
ＳＲ２  ソース領域
ＳＲ３  ソース領域
ＳＵＢ  基板
ＳＷ１  サイドウォール
ＳＷ２  サイドウォール
ＳＷ３  サイドウォール
ＴＲ１  トランジスタ
ＴＲ２  トランジスタ
ＴＲ３  トランジスタ
ＵＥ  上部電極
ＶＡ１  ビア
ＶＡ２  ビア
ＶＣ  電源セル
ＶＧＣ  電圧発生回路
ＶＰ  電源パッド
ＶＲ  可変抵抗素子
ＶＲＦ  可変抵抗膜
ＷＥ１  ウェル
ＷＥ２  ウェル
ＷＥ３  ウェル
ＷＬ  ワード線
ＷＬＤ  ワード線デコーダ
【図１】
0006426940.tif 000002
【図２】
0006426940.tif 000003
【図３】
0006426940.tif 000004
【図４】
0006426940.tif 000005
【図５】
0006426940.tif 000006
【図６】
0006426940.tif 000007
【図７】
0006426940.tif 000008
【図８】
0006426940.tif 000009
【図９】
0006426940.tif 000010
【図１０】
0006426940.tif 000011
【図１１】
0006426940.tif 000012
【図１２】
0006426940.tif 000013
【図１３】
0006426940.tif 000014
【図１４】
0006426940.tif 000015
【図１５】
0006426940.tif 000016
【図１６】
0006426940.tif 000017
【図１７】
0006426940.tif 000018
【図１８】
0006426940.tif 000019
【図１９】
0006426940.tif 000020
【図２０】
0006426940.tif 000021
【図２１】
0006426940.tif 000022
【図２２】
0006426940.tif 000023
【図２３】
0006426940.tif 000024
【図２４】
0006426940.tif 000025
【図２５】
0006426940.tif 000026
【図２６】
0006426940.tif 000027
【図２７】
0006426940.tif 000028
【図２８】
0006426940.tif 000029
【図２９】
0006426940.tif 000030
【図３０】
0006426940.tif 000031
【図３１】
0006426940.tif 000032
【図３２】
0006426940.tif 000033
【図３３】
0006426940.tif 000034
【図３４】
0006426940.tif 000035
【図３５】
0006426940.tif 000036
【図３６】
0006426940.tif 000037