(57)【特許請求の範囲】
【請求項１】
１つ以上のビットを少なくとも１つのメモリセルに記録するための方法であって、
前記少なくとも１つのメモリセルのチャネル層に電流を印加することと、
前記少なくとも１つのメモリセルのゲートを、電圧を前記少なくとも１つのメモリセルの前記ゲートに印加することによって作動させることと、
前記ゲートを作動させると、前記電流を前記少なくとも１つのメモリセルの前記チャネル層から記録層へ流すために、前記チャネル層を欠乏させることであって、前記記録層が第１の抵抗状態にあることと、
１つ以上のビットを前記記録層に書き込むために、前記記録層の少なくとも一部を、前記第１の抵抗状態から第２の抵抗状態へ転換することであって、前記第１の抵抗状態及び前記第２の抵抗状態は異なっており、前記記録層の前記少なくとも１つの転換部分の大きさ又は形状のうちの少なくとも１つは、前記ゲートに印加される前記電圧と、前記チャネル層に印加される前記電流とによって部分的に制御されることと、を含む、方法。
【請求項２】
前記記録層は、相変化材料又は抵抗変化型ランダムアクセスメモリ材料のうちの１つを備える、請求項１に記載の方法。
【請求項３】
１つ以上のビットを書き込むよう前記記録層の前記少なくとも一部を転換することは、前記少なくとも一部の第１の部分を抵抗状態に転換し、前記少なくとも一部の第２の部分を異なる抵抗状態に転換することを含み、各転換部分は、記録されたビットに対応する、請求項１に記載の方法。
【請求項４】
前記少なくとも１つの転換部分の前記大きさ及び形状のうちの前記少なくとも１つを制御することは、一定の電圧を前記ゲートに印加し、前記チャネル層に印加される前記電流を変化させることによって、前記少なくとも１つの転換部分の幅を制御することを含む、請求項１に記載の方法。
【請求項５】
前記少なくとも１つの転換部分の前記大きさ又は形状のうちの前記少なくとも１つを制御することは、前記少なくとも１つのメモリセルの前記ゲートに印加される電圧を変化させ、前記少なくとも１つのメモリセルの前記チャネル層に印加される電流を変化させることによって、前記少なくとも１つの転換部分の深さを制御することを含む、請求項１に記載の方法。
【請求項６】
前記少なくとも１つのメモリセルは、ストリング内で接続される複数のメモリセルを備える、請求項１に記載の方法。
【請求項７】
書き込まれていないいかなるメモリセルの前記ゲートもオフにすることによって、前記複数のメモリセルのそれぞれに１つずつシーケンシャルに書き込むことを更に含む、請求項６に記載の方法。
【請求項８】
一定の電流信号を印加し、前記複数のメモリセルのそれぞれに印加される前記電圧を変化させることによって、前記複数のメモリセルのそれぞれに同時に書き込むことを更に含む、請求項６に記載の方法。
【請求項９】
前記ゲートを作動させると、
前記チャネル層の空乏を前記少なくとも１つのメモリセルの前記記録層に拡張することと、
１つ以上のビットを書き込むために、前記ゲートに印加される前記電圧に基づいて、前記記録層への前記空乏の前記拡張の深さを制御することと、を更に含む、
請求項１に記載の方法。
【請求項１０】
前記記録層に書き込まれる多数の前記１つ以上のビットに基づいて、複数の抵抗トポロジーを符号化すること、を更に含む、
請求項９に記載の方法。
【請求項１１】
前記少なくとも１つの転換部分の前記大きさ又は形状のうちの前記少なくとも１つを制御することは、電圧が前記少なくとも１つのメモリセルの前記ゲートに印加される時間と、電流が前記少なくとも１つのメモリセルの前記チャネル層に印加される時間とのうちの少なくとも１つを変化させることによって、前記少なくとも１つの転換部分の深さを制御することを含む、請求項１に記載の方法。
【請求項１２】
調整可能な不揮発性メモリセルであって、
ゲートと、
少なくとも１つの記録層と、
チャネル層であって、空乏領域を支持することが可能であり、前記ゲートと前記少なくとも１つの記録層との間に配設され、電流は最初に前記チャネル層を通って流れ、前記ゲートを作動させると、前記チャネル層が欠乏され、最初に前記チャネル層に流れる電流は、前記少なくとも１つの記録層を通って向けられ、前記少なくとも１つの記録層の一部は、前記少なくとも１つの記録層を通って向けられる前記電流に基づいて、第１の抵抗状態から第２の抵抗状態へ転換されることができ、転換部分の大きさ又は形状のうちの少なくとも１つは、少なくとも１つのビットを格納するために、制御されることができる、チャネル層と、
を備え、
前記少なくとも１つの記録層の複数の部分は、前記少なくとも１つの記録層を通って向けられる電流信号のシーケンスに基づいて、第１の抵抗状態から第２の抵抗状態へ転換されることができ、複数の転換部分のそれぞれの大きさ又は形状のうちの少なくとも１つは、複数のビットを格納するために、制御されることができる、調整可能な不揮発性メモリセル。
【請求項１３】
前記複数の転換部分のそれぞれの幅は、前記ゲートに印加される一定の電圧及び前記チャネル層に印加される変化する電流シーケンスによって制御されることができる、請求項１２に記載の調整可能な不揮発性メモリセル。
【請求項１４】
前記複数の転換部分のそれぞれの深さは、前記チャネル層に印加される変化する電流シーケンス及び前記ゲートに印加される変化する電圧によって制御されることができる、請求項１２に記載の調整可能な不揮発性メモリセル。
【請求項１５】
調整可能な不揮発性メモリセルであって、
ゲートと、
少なくとも１つの記録層と、
チャネル層であって、空乏領域を支持することが可能であり、前記ゲートと前記少なくとも１つの記録層との間に配設され、電流は最初に前記チャネル層を通って流れ、前記ゲートを作動させると、前記チャネル層が欠乏され、最初に前記チャネル層に流れる電流は、前記少なくとも１つの記録層を通って向けられ、前記少なくとも１つの記録層の一部は、前記少なくとも１つの記録層を通って向けられる前記電流に基づいて、第１の抵抗状態から第２の抵抗状態へ転換されることができ、転換部分の大きさ又は形状のうちの少なくとも１つは、少なくとも１つのビットを格納するために、制御されることができる、チャネル層と、
を備え、
前記少なくとも１つの記録層は、空乏領域を支持することができ、
前記少なくとも１つの記録層の複数の部分は、前記少なくとも１つの記録層への前記空乏領域の深さの拡張に基づいて、第１の抵抗状態から第２の抵抗状態へ転換されることができる、調整可能な不揮発性メモリセル。
【請求項１６】
前記少なくとも１つの記録層は、相変化材料又は抵抗変化型ランダムアクセスメモリ材料のうちの少なくとも１つを備える、請求項１５に記載の調整可能な不揮発性メモリセル。
【請求項１７】
調整可能な不揮発性メモリセルであって、
ゲートと、
少なくとも１つの記録層と、
チャネル層であって、空乏領域を支持することが可能であり、前記ゲートと前記少なくとも１つの記録層との間に配設され、電流は最初に前記チャネル層を通って流れ、前記ゲートを作動させると、前記チャネル層が欠乏され、最初に前記チャネル層に流れる電流は、前記少なくとも１つの記録層を通って向けられ、前記少なくとも１つの記録層の一部は、前記少なくとも１つの記録層を通って向けられる前記電流に基づいて、第１の抵抗状態から第２の抵抗状態へ転換されることができ、転換部分の大きさ又は形状のうちの少なくとも１つは、少なくとも１つのビットを格納するために、制御されることができる、チャネル層と、
を備え、
前記少なくとも１つの記録層は、複数の層を備え、各層は異なる材料特性を有する、調整可能な不揮発性メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に、不揮発性メモリに関し、特に、本明細書中に開示する実施形態は、マルチビットを不揮発性メモリセルに格納し、マルチビットの大きさ及び／又は形状を調整することに関する。
【背景技術】
【０００２】
多くの異なるメモリ技術が、コンピューティングシステムでの使用のために情報を格納するため、今日、存在している。これらの異なるメモリ技術は、一般に、揮発性メモリ及び不揮発性メモリの２つの主要なカテゴリーに分けられてもよい。揮発性メモリは、一般に、格納されたデータを保持するために、電力を必要とするコンピュータメモリの種類を指してもよい。一方で、不揮発性メモリは、一般に、格納されたデータを保持するために、電力を必要としないコンピュータメモリの種類を指してもよい。揮発性メモリの種類の例は、ダイナミックＲＡＭ（ＤＲＡＭ）及びスタティックＲＡＭ（ＳＲＡＭ）等のある特定の種類のランダムアクセスメモリ（ＲＡＭ）を含む。不揮発性メモリの種類の例は、読出し専用メモリ（ＲＯＭ）、ＮＯＲ型及びＮＡＮＤ型フラッシュ等のようなフラッシュメモリを含む。
【０００３】
近年において、大容量ストレージ用途に用いるために、ビットあたりの比較的低いコストを有するより高密度（容量）の装置に対する需要がある。今日、コンピューティング産業を略席巻しているメモリ技術は、ＤＲＡＭ及びＮＡＮＤ型フラッシュであるが、これらのメモリ技術は、次世代コンピューティングシステムの現在の、そして将来の容量需要に対処できないかもしれない。
【０００４】
近年、多くの新たな技術に、次世代メモリの種類に対する潜在的な競争相手としての関心が高まっている。これらの新たな技術のうちのいくつかは、相変化メモリ（ＰＣＭ）、抵抗変化型ＲＡＭ（登録商標）（頭字語ＲｅＲＡＭ又はＲＲＡＭの両方で知られる）、及びその他を含んでいる。便宜上、抵抗変化型ＲＡＭは、本発明全体を通してＲｅＲＡＭと称する。
【０００５】
ＰＣＭは、メモリセルを切り換えることに基づいて、通常、２つの安定状態、結晶状態とアモルファス状態との間のＧｅ２Ｓｂ２Ｔｅ５等のカルコゲニドに基づいて機能する不揮発性メモリ技術のうちの１種類である。２つの状態の間で切り換えることは、メモリセルを加熱すること、通常、ＰＣＭセルに電流を印加することによって行われる、によって可能となってもよい。それらが両方とも状態依存抵抗を有する機構を介して動作するという点でＰＣＭといくつかの類似点を共有するＲｅＲＡＭも、概して、電気抵抗の変化を用いてデータを格納する不揮発性メモリ技術のうちの１種類である。
【０００６】
これらの異なる新たなメモリ技術のそれぞれは、ソリッドステートストレージ用途においてＮＯＲ型及びＮＡＮＤ型フラッシュメモリに、また、ＮＡＮＤ型フラッシュの場合は、ソリッドステートドライブ（ＳＳＤ）に取って代わる重大な競争相手となり得る。従って、不揮発性メモリにおいてより大きい容量を達成する一方で、ビットあたりのコストを最小限にするために用いることができる技術を提供することが望まれている。
【発明の概要】
【課題を解決するための手段】
【０００７】
開示のシステム、方法、及び装置のそれぞれは、いくつかの態様を有しており、それの単一のもののいずれも、その望ましい属性について全責任を負うものではない。以下に続く特許請求の範囲によって述べられるような本発明の適用範囲を制限することなく、いくつかの特徴をここで簡単に説明する。この検討を考慮した後、特に、「詳細な説明」と題した段落を通読した後、本発明の特徴が、数ある中でも、不揮発性メモリセルに格納されるビットの大きさ及び／又は形状を調整／制御することを含む利点をどのように提供するかを理解するであろう。
【０００８】
本発明の態様は、一般に、不揮発性メモリに関し、特に、調整可能なセルビット形状を有する不揮発性メモリに関する。
【０００９】
本発明の一実施形態は、調整可能な不揮発性メモリセルを提供する。メモリセルは、概して、ゲート、少なくとも１つの記録層、及びチャネル層を含む。チャネル層は、概して、ゲートと少なくとも１つの記録層との間に配設される。加えて、チャネル層は、空乏領域を支持することができてもよく、電流は最初にチャネルを通って流れる。ゲートを作動させると、チャネル層は欠乏されてもよく、チャネルを通って最初に流れる電流は、少なくとも１つの記録層を通って向けられても（又は偏向されても）よい。更に、少なくとも１つの記録層の一部は、少なくとも１つの記録層を通って向けられる電流に基づいて、第１の抵抗状態から第２の抵抗状態へ転換されることができ、転換部分の大きさ又は形状のうちの少なくとも１つは、少なくとも１つのビットを格納するために、制御されることができる。
【００１０】
本発明の別の実施形態は、１つ以上のビットを少なくとも１つのメモリセルに記録するための方法を提供する。方法は、概して、メモリセルのチャネル層に電流を印加することと、メモリセルのゲートを、電圧をメモリセルのゲートに印加することによって作動させることと、を含んでいてもよい。方法は、また、ゲートを作動させると、電流をメモリセルのチャネル層から記録層へ流すために、チャネル層を欠乏させることであって、記録層が第１の抵抗状態にあることを含んでいてもよい。方法は、更に、１つ以上のビットを記録層に書き込むために、記録層の少なくとも一部を、第１の抵抗状態から第２の抵抗状態へ転換することであって、第１の抵抗状態及び第２の抵抗状態は異なっており、記録層の少なくとも１つの転換部分の大きさ又は形状のうちの少なくとも１つは、ゲートに印加される電圧と、チャネル層に印加される電流とによって部分的に制御されることを含んでいてもよい。
【００１１】
本発明の更に別の実施形態は、システムを提供する。システムは、概して、複数のメモリセルと、複数のメモリセルのそれぞれをアドレス指定するよう構成されるプロセッサとを含んでいてもよい。例えば、複数のメモリセルのそれぞれのために、プロセッサは、概して、メモリセルのチャネル層に電流を印加し、メモリセルのゲートを、電圧をメモリセルのゲートに印加することによって作動させるよう構成されてもよい。また、プロセッサは、概して、ゲートを作動させると、電流をメモリセルのチャネル層から記録層へ流してもよく、記録層は第１の抵抗状態にある。プロセッサは、更に、１つ以上のビットを記録層に書き込むために、記録層の少なくとも一部を、第１の抵抗状態から第２の抵抗状態へ転換することができてもよく、第１の抵抗状態及び第２の抵抗状態は異なっており、記録層の少なくとも１つの転換部分の大きさ又は形状のうちの少なくとも１つは、ゲートに印加される電圧と、チャネル層に印加される電流とによって部分的に制御される。  
【００１２】
本発明の上記で説明した特徴を詳細に理解するため、上で簡単に要約したより詳細な説明を、実施形態を参照することによって説明し、そのうちのいくつかを添付図面に示す。しかし、添付図面は本発明の代表的な実施形態のみを示し、従って、その適用範囲を限定するものと考えるべきではなく、本発明は他の等しく効果的な実施形態も可能であることに留意されたい。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による処理システム例のブロック図を示す。
【図２】本発明の実施形態によるメモリセルの構造例を示す。
【図３】本発明の実施形態による、メモリセルにマルチビットを記録するために用いられてもよい操作例のフロー図である。
【図４Ａ】本発明の実施形態による、記録されるビットの大きさ及び／又は形状を制御することの異なる例を示す。
【図４Ｂ】本発明の実施形態による、記録されるビットの大きさ及び／又は形状を制御することの異なる例を示す。
【図４Ｃ】本発明の実施形態による、記録されるビットの大きさ及び／又は形状を制御することの異なる例を示す。
【図５Ａ】本発明の別の実施形態による、記録されるビットの大きさ及び／又は形状を制御することの異なる例を示す。
【図５Ｂ】本発明の別の実施形態による、記録されるビットの大きさ及び／又は形状を制御することの異なる例を示す。
【図５Ｃ】本発明の別の実施形態による、記録されるビットの大きさ及び／又は形状を制御することの異なる例を示す。
【図６】本発明の実施形態によるメモリセルのストリングの構造例を示す。
【図７Ａ】本発明の実施形態による、メモリセルのストリングがどのようにプログラムされるかの例を示す。
【図７Ｂ】本発明の実施形態による、メモリセルのストリングがどのようにプログラムされるかの例を示す。
【図７Ｃ】本発明の実施形態による、メモリセルのストリングがどのようにプログラムされるかの例を示す。
【図８】本発明の実施形態による、空乏領域を支持することができる記録層を有するメモリセルの構造例を示す。
【図９】本発明の実施形態による、メモリセルのための抵抗トポロジーの符号化例を示すグラフである。
【図１０】本発明の実施形態による、多数の相変化層を有するメモリセルの構造例を示す。
【発明を実施するための形態】
【００１４】
理解を容易にするため、同一符号が、可能であれば、各図に共通する同一の構成要素を指定するために使用されている。一実施形態において開示される構成要素は、特に説明することなく、他の実施形態において有用に活用することを意図している。
【００１５】
本発明の様々な態様によれば、本明細書中で説明する技術、装置、システム、等は、概して、例えば、メモリセルに印加される制御された振幅及び時間幅の電圧（及び電流）プロフィルのシーケンスに基づいて、マルチビットをメモリセルに格納するために用いられてもよい。加えて、本明細書中で説明する技術は、概して、１つの状態から別の状態に転換され、状態依存抵抗を有する記録材料（例えば、相変化材料、ＲｅＲＡＭ材料、等）の領域の大きさ及び／又は形状を制御するために用いられてもよい。例えば、以下でより詳細に説明するように、転換領域の大きさは、電流が記録層に流れ込み、そこから流れ出る位置を制御するよう（メモリセルの）ゲートを用いることによって、部分的に制御されてもよい。
【００１６】
開示の様々な態様を、添付図面を参照して以下でより完全に説明する。しかし、本開示は、多くの異なる形態で具現化されてもよく、本開示を通して提示される何らかの特定の構造又は機能に限定されるものとして解釈されるべきではない。むしろ、これらの態様は、本開示が徹底かつ完全なものであり、開示の適用範囲を当業者に完全に伝えるように提供される。本明細書中の教示に基づき、当業者は、開示の適用範囲が、開示のその他の態様とは独立して、又はそれと組み合わせて実装されようとなかろうと、本明細書中に開示される開示の何らかの態様をカバーすることを意図していることを正当に評価すべきである。例えば、本明細書中に記載の態様のいくつでも用いて、装置が実装されてもよく、又は、方法が実施されてもよい。加えて、開示の適用範囲は、他の構造、機能、又は、本明細書中に記載する開示の様々な態様に加えた、又はそれとは別の構造及び機能を用いて実施されるかかる装置又は方法をカバーすることを意図している。本明細書中に開示される開示の何らかの態様は、特許請求項の１つ以上の構成要素によって具現化されてもよいことは、言うまでもない。
【００１７】
用語「例示的」は、「実施例、実例、又は例示として機能すること」を意味するよう、本明細書中において用いられる。「例示的」として本明細書中で説明する何らかの態様は、必ずしも他の態様に勝って好ましい、又は利点があるものとして解釈されるべきではない。本明細書中で検討する図面は、正確な縮尺で描かれてはおらず、実際の、又は相対的な大きさを示すものではない可能性があることに留意されたい。
【００１８】
図１は、本発明の１つ以上の実施形態を利用及び／又は実施できる処理システムの一例を示すブロック図である。例えば、以下でより詳細に説明するような、処理システム１００は、（例えば、図２、６、８、１０〜１１、等に示すような）１つ以上のメモリセルを組み込んでもよく、本明細書中に提示する技術を利用する１つ以上のメモリセルのそれぞれにおける（例えば、図４Ａ〜４Ｃ、５Ａ〜５Ｃ、等に示すような）１以上のビットを格納するよう構成されてもよい。
【００１９】
図示するように、処理システム１００は、プロセッサ１０２、記憶装置（例えば、メモリ）１０４、ロウデコーダ１０６、及びカラムデコーダ１０８を含んでもよい。記憶装置１０４は、ロウ（行）とカラム（列）のアレイ編成で配置されてもよい複数のメモリセル（図示せず）を含んでもよい。プロセッサ１０２は、ロウデコーダ１０６及びカラムデコーダ１０８を介して（記憶装置１０４内の）メモリセルのアレイとインターフェース接続してもよい。一実施例において、個々のメモリセルは、ワード線（ＷＬ）及びビット線（ＢＬ）の配置を介してプログラムされるか、照会されてもよい。ＷＬはアレイのロウに沿って延在してもよく、ＢＬはアレイのカラムに沿って延在してもよい。個々のメモリセルは、ＷＬとＢＬとの間の接合部に存在してもよい。別の実施例において、（例えば、図６〜７に示すような）メモリセルのストリングも、ＷＬ及びＢＬの配置を介してプログラムされるか、照会されてもよい。一般に、読み書きサイクル中、ロウデコーダ１０６は、書き込み又は読み出しするよう、メモリセルのロウを（例えば、選択装置を介して）選択してもよい。同様に、カラムデコーダ１０８は、読み書きサイクルの間、メモリセルのカラムアドレスを（例えば、選択装置を介して）選択してもよい。選択装置の例は、トランジスタ（電界効果トランジスタ（ＦＥＴ）のうちの１種類、バイポーラ接合トランジスタ（ＢＪＴ）のうちの１種類、等）、ダイオード等を含んでもよい。トランジスタのいくつかの実施例は、金属酸化物（ＭＯＳ）トランジスタ等を含んでもよい。トランジスタはポリシリコンからできていてもよい。
【００２０】
様々な実施形態によれば、記憶装置１０４内部のメモリセルのそれぞれの１つは、メモリセルの特定の状態に基づいて、データをセル内に格納できるような、状態依存抵抗を有するいかなる種類のメモリセルを含んでもよい。例えば、いくつかの実施形態において、メモリセルのそれぞれの１つは、相変化メモリ（ＰＣＭ）セル、抵抗変化型ＲＡＭ（ＲｅＲＡＭ）セル等を含んでもよい。様々な実施形態によれば、記憶装置１０４内部のメモリセルのそれぞれの１つは、セル内部の記憶要素の磁気分極に基づいて、データを格納できるいかなる種類のメモリセルを含んでもよい。
【００２１】
図２は、本発明の様々な実施形態によるメモリセル２００の構造を示している。メモリセル２００は、記憶装置１０４内部の複数のメモリセルのうちの１つの実施例であってもよい。図示するように、メモリセル２００は、ゲート電極２０２、絶縁層２０４、チャネル層２０６、記録層２０８、及び基板層２１０を含んでもよい。基板層２１０は、ＳｉＯｘ、ＳｉＮｘ、Ｃ、ＡｌＯｘ等の酸化物及び窒化物等の材料又は他の低導電率材料を含む、記録層と比べて比較的低い導電率を有する材料のうちの１種類であってもよい。基板層２１０は、また、記録層材料の融解温度よりも高い融解温度を有する材料であってもよく、２つの相変化記録層材料の間の分離層として機能してもよい。一般に、基板層２１０のための材料は、記録層（例えば、記録層２０８）を堆積させることができるいかなる材料であってもよい。追加の実施形態（図示せず）において、基板は、２つの記録層同士を分離させるスペーサ層であってもよい。ＰＣＭの場合に対して、スペーサ層は、ＰＣＭの融解温度より上の融解温度を有する材料から選択される。スペーサ層は、ＴｉＮ又はポリシリコン等の材料からできていてもよい。スペーサ層の導電率は、相当量のチャネル電流がスペーサ層を通るが、他の記録層を短絡させないことを可能にするよう、選択される。
【００２２】
ゲート電極２０２は、メモリセル２００をアドレス指定するよう用いられてもよい、トランジスタ、ダイオード等のような選択装置の一部を形成してもよい。例えば、選択装置がトランジスタ等の三端子選択装置である場合、トランジスタのゲート電極２０２は、複数のＷＬのうちの１つに接続されてもよく、トランジスタのドレイン電極及びソース電極が、それぞれ、ＢＬ及びグラウンドに接続される。更に、図示していないが、代替又は追加として、いくつかの実施形態において、ゲート電極は、また、記録層の下に含まれている。
【００２３】
チャネル層２０６は、空乏領域を支持できるいかなる種類の半導体材料（例えば、ポリシリコン又はシリコン）を備えていてもよく、アンドープのｎ型又はｐ型であってもよい。ドーピングは注入ステップによって提供することができる。一般に、電圧（又は電流）がゲート電極２０２に印加される場合、電流は、トランジスタのソースからドレインに（例えば、チャネル層２０６を通って）流れてもよい。流れる電流量は、ゲート電極２０２に印加される電圧（又は電流）の関数であってもよい。選択装置（例えば、トランジスタ）がエンハンスメントモード又はデプレッションモード選択装置として設計されているかどうかに応じて、ソースに対してゲート電極２０２に印加されるゼロ電圧により、ソースからドレインへの電流フローを可能にする。デプレッションモードトランジスタは、例えば、ゲートからソースへのゼロ電圧により、電流がソースからドレインに（例えば、チャネル２０６を通って）流れることを可能にする一方で、（チャネル２０６を通る）電流フローは、ゲート電圧を他の何らかの有限値に変化させることによって遮断される。電流は次いで、ドレイン電極からメモリセル２００の記録層２０８を通って流れる。記録層は、電流が記録層を通過する場合、抵抗の変化を受けるいかなる材料であってもよい。これは、相変化及びＲＲＡＭ材料のクラスを含む。相変化材料は、種々の組成のＴｅＧｅＳｂを含んでいる。ＲＲＡＭ材料は、ＳｉＯｘ、ＴａＯｘ、ＴｉＯｘ、ＨｆＯｘ、ＮｉＯｘ、ＮｂＯｘ、ＳｃＯｘ、ＥｒＯｘ、ＹＯｘ、ＺｒＯｘ等の金属酸化物及び他の金属酸化物、ＳｉＮｙ、ＴａＮｙ、ＴｉＮｙ等の金属窒化物及び他の金属窒化物、並びに、酸化物又は窒化物の１つ以上の層を含有する複合層を含んでいる。ＲＲＡＭ材料は、また、二元材料よりも多くの成分を有することができる。例えば、三元又は四元組成材料であってもよい。記録層はまた、Ａｇ等の可動イオン種を含んでいてもよい。以下でより詳細に説明するように、一般に、記録層２０８を流れることができる電流の量は、部分的に、ゲート電極２０２に印加される電圧（又は電流）の量によって制御されてもよい。
【００２４】
絶縁層２０４は、ゲート電極２０２とチャネル層２０６とを離してもよく、一般に、（チャネル層２０６を通って流れる）電流が、（例えば、チャネル層が欠乏した場合に）ゲート電極２０２を通って流れ戻ることを防ぐ（又は低減する）よう用いられてもよい。絶縁層２０４に対して用いられてもよい材料の例は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、又は炭素等の異なる酸化物、窒化物、又は他の材料を含んでいる。
【００２５】
記録層２０８は、多くの異なる不揮発性メモリの種類を支持することができてもよい。例えば、記録層２０８は、異なる種類のＰＣＭ、異なる種類のＲｅＲＡＭ、及びその他等の状態依存抵抗を有するメモリ種類と互換性があってもよい。別の実施例において、記録層２０８は、ＭＲＡＭ等の（例えば、１つ以上の磁気トンネル接合（ＭＴＪ）層により）１つ以上の磁気分極場を支持することができるメモリ種類と互換性があってもよい。
【００２６】
いくつかの実施形態によれば、ＰＣＭのために、記録層２０８内部で利用できる相変化材料は、ゲルマニウムアンチモン（ＧｅＳｂ）、ゲルマニウムテルル（ＧｅＴｅ）、Ｓｂ２Ｔｅ３、Ｇｅ２Ｔｅ２Ｔｅ５、又は、ゲルマニウムアンチモンテルル（ＧｅＳｂＴｅ又はＧＳＴ）を含有する組成、及びそれらの合金、並びに、Ｓｎ等の他の材料の添加物を有するそれらの材料の何れかも含んでいてもよい。他のＰＣＭ材料は、Ｇａ−Ｓｂ、Ｍｇ−Ｓｂ、Ａｌ−Ｓｂ、Ａｌ−Ｓｂ−Ｔｅ、Ｉｎ、Ｇａ、Ｔｅ、Ｇｅ、Ｓｂ、又はＢｉを含有する材料、及び他のカルコゲニドを含む。これらの相変化材料のそれぞれは、一般に、従来の不揮発性メモリ種類に勝る１つ以上の向上点を提供できる１つ以上の異なる材料（電気的及び／又は熱的）特性を有してもよい。例えば、記録層２０８は、異なる種類の単相変化材料、相分離合金、高粘度遅速度結晶合金、等を含んでもよい。単相合金は、高速な消去速度を提供でき、相分離合金及び高粘度遅速度結晶合金は、低い融解温度及び／又は長い結晶時間を有してもよく、これにより高いサイクル性を提供してもよい。
【００２７】
いくつかの実施形態によれば、ＲｅＲＡＭのために、記録層２０８内部で利用できる材料は、フィラメント及び／又は酸素空孔を利用して異なる状態間の抵抗スイッチングを実装するいかなる材料を含んでもよい。いくつかの実施形態によれば、ＲｅＲＡＭのために、記録層２０８内部で利用できる材料は、Ｈｆ−Ｏ、Ｔａ−Ｏ、Ｔｉ−Ｏ、Ｎｉ−Ｏ、Ｎｂ−Ｏ、Ｓｃ−Ｏ、Ｅｒ−Ｏ、Ｙ−Ｏ、Ｚｒ−Ｏ等の金属酸化物又は他の金属酸化物を含んでもよい。いくつかの実施形態において、層２０８は、更に、様々な厚さの層のセットに細分されてもよく、異なる組成又は成分を有する異なる金属酸化物を含む種々の材料からできていてもよい。層２０８の金属酸化物は、二元酸化物又は三元酸化物を含んでもよいが、それらに限定されない。層２０８は、また、Ｃｕ含有マトリックス内のＣｕ又はＡｇ等のＣＢＲＡＭタイプ材料を構成する１つ以上の層を表してもよい。
【００２８】
明確にするために、技術のある特定の態様を、ＰＣＭのために以下で説明し、ＰＣＭ用語を以下の説明の大半で用いる。しかし、以下で説明する技術を、ＲｅＲＡＭ等のような状態依存抵抗を有する他の材料にも用いることができることは、留意されたい。
【００２９】
上で述べたように、一般に、相変化材料にデータを格納することは、相変化材料が、高（アモルファス）抵抗状態にリセットされるか、低（結晶）抵抗状態に設定されるまで、相変化材料を加熱することによって達成される。メモリセル２００を参照すると、例えば、電圧をゲート電極２０２に印加した結果として、記録層２０８内の相変化材料に偏向される電流は、相変化材料が状態の間で遷移する原因となってもよい熱エネルギーを生じてもよい。一般に、相変化材料をアモルファス状態に遷移するよう、（例えば、相変化材料の融解温度より上の）大きい振幅及び短期間のリセットパルスが、相変化材料を（例えば、融解状態へと）融解し、相変化材料が不規則なアモルファス状態のまま残されるように、相変化材料が急速に冷めることを可能にするために、相変化材料に印加されてもよい。相変化材料を結晶状態に遷移するよう、（相変化材料のガラス転移温度より上であるよう十分な振幅の）セットパルスが、相変化材料に印加されてもよく、相変化材料が規則的な抵抗状態に結晶化することを可能にするよう、十分な時間、保持されてもよい。いくつかの実施形態において、高抵抗状態が「０」データビットを格納するために用いられてもよく、低抵抗状態が「１」データビットを格納するために用いられてもよい。
【００３０】
一般に、本明細書中で説明する１つ以上の技術は、二次元記録媒体（例えば、記録層２０８等）における三次元メモリを達成するために利用されてもよい。例えば、以下でより詳細に説明するように、（従来の記録方法で通常行われるような）多数の連続する記録層を構築することとは対照的に、本明細書中に提示する技術は、例えば、制御された振幅及び／又は時間幅の一連の電流信号を適用し、３Ｄ容積媒体を達成するために、記録媒体において記録されるビット領域の大きさ及び／又は形状を制御（又は調整）することによって、マルチビットを記録媒体の単一層に格納することを可能にしてもよい。
【００３１】
図３は、例えば、本発明の様々な実施形態による、少なくとも１つのメモリセルにマルチビットを記録（又は、書き込み、格納、プログラム）するために用いられてもよい操作３００を示している。
【００３２】
操作は、３０２において開始され、ここで電流がメモリセルのチャネル層に印加されてもよい。例えば、いくつかの実施形態によれば、メモリセルのチャネル層は、空乏領域を支持できる半導体材料であってもよい。３０４において、メモリセルのゲートは、電圧をメモリセルのゲートに印加することによって作動されてもよい。３０６において、ゲートを作動させると、チャネルは、電流をメモリセルのチャネル層から記録層へ流すために欠乏してもよく、ここで記録層は、第１の抵抗状態（例えば、アモルファス状態）にある。例えば、一実施形態において、ゲートに印加される電圧の振幅に応じて、チャネル層の一部は欠乏して（すなわち、その一部が電気を通すことができないように、電子がチャネル層の一部を介して欠乏して）、電流を記録層に強制的に流してもよい（又は、例えば、クーロンの法則の結果として、偏向させてもよい）。
【００３３】
３０８において、記録層の一部は、１つ以上のビットを記録層に書き込むために、第１の抵抗状態から第２の抵抗状態へ転換されてもよく、ここで、第１の抵抗状態及び第２の抵抗状態は異なっている。記録層が相変化材料である一実施形態において、例えば、記録層の一部は、チャネル層に印加され、記録層へと偏向された電流の結果として生じた加熱により、第１の抵抗状態から第２の抵抗状態へ遷移してもよい。いくつかの場合において（例えば、相変化材料にとって）、第１の抵抗状態はアモルファス状態であってもよく、第２の抵抗状態は結晶状態であってもよく、アモルファス状態から結晶状態への遷移は、セット電流パルスを印加することによって達成されてもよい。他の場合において（例えば、再度、相変化材料について言及すると）、第１の抵抗状態は結晶状態であってもよく、第２の抵抗状態はアモルファス状態であってもよく、結晶状態からアモルファス状態への遷移は、リセット電流パルスを印加することによって達成されてもよい。更に他の場合において、第１の抵抗状態及び第２の抵抗状態は、記録層で利用される相変化材料の特有の特性に応じて、複数の中間状態のうちの１つであってもよい。例えば、上で説明したように、相変化材料の異なる合金は、抵抗状態の間でオーダーに影響を及ぼす可能性のあるガラス転移温度、融点温度、等のような異なる材料特性を有していてもよい。
【００３４】
いくつかの実施形態によれば、少なくとも１つの転換した部分の大きさ及び形状のうちの少なくとも１つは、ゲートに印加される電圧及びチャネル層に印加される電流によって部分的に制御されてもよい。例えば、以下でより詳細に説明するように、少なくとも１つの転換した部分のそれぞれの大きさ及び／又は形状に応じて、異なるレベルが達成されてもよく、それにより、マルチビット記録を可能にしてもよい。
【００３５】
本発明の一実施形態において、記録層内の１つ以上のビットの大きさ及び／又は形状を制御することは、記録層の各転換部分の幅を制御することを含んでいてもよい。図４Ａ〜４Ｃは、例えば、３つの異なるレベルの記録が（３つの異なる幅の記録される領域と共に）、本発明の実施形態により、メモリセルに印加される電圧及び／又は電流を制御することから、部分的に、どのように達成できるかの例を示している。図４Ａ〜４Ｃに示す各メモリセルは、それぞれ、図２、８、１１、等に開示するメモリセルの例であってもよい。
【００３６】
図４Ａ〜４Ｃに示すように、電圧信号（パルス）４０２Ａ、４０２Ｂ、４０２Ｃ及び書き込み電流信号（パルス）４０４Ａ、４０４Ｂ、４０４Ｃは、それぞれ、各メモリセル内の記録されるビット領域４０６Ａ、４０６Ｂ、及び４０６Ｃの幅を制御するために用いられてもよい。本実施形態によれば、（各メモリセル内の）記録ビット領域４０６Ａ、４０６Ｂ、及び４０６Ｃの幅は、一定の電圧信号をメモリセルのゲートに印加し、メモリセルのチャネルに印加される書き込み電流信号を変化させることによって、制御されてもよい。
【００３７】
一実施例において、幅ｗ１（例えば、１レベル）の狭幅ビットは、（図４Ａに示すように）一定の振幅の電圧信号４０２Ａをメモリセルのゲートに印加し、低い振幅の書き込み電流信号４０４Ａを印加することによって、記録されてもよい。別の実施例において、幅ｗ２（例えば、第２のレベル）の中間幅ビットは、（図４Ｂに示すように）一定の振幅の電圧信号４０２Ｂをメモリセルのゲートに印加し、中間振幅の書き込み電流信号４０４Ｂを印加することによって、記録されてもよい。更に別の実施例において、幅ｗ３（例えば、第３のレベル）の幅広ビットは、（図４Ｃに示すように）一定の振幅の電圧信号４０２Ｃをメモリセルのゲートに印加し、高い振幅の書き込み電流信号４０４Ｃを印加することによって、記録されてもよい。一般に、一定のゲート電圧を印加し、電流を変化させること（例えば、図４Ａ〜４Ｃに示すように）によって、ゲートの真下にある記録層の部分に対して、記録層の深さのすべてに記録することが可能となってもよい。しかし、電流は記録層を通って、ゲートの真下ではない部分に進むため、電流はそれ程深く貫通せず、それにより、異なる幅の領域（転換領域４０６Ａ〜４０６Ｃ等）が可能となる恐れがある。
【００３８】
電圧信号４０２Ａ〜Ｃ及び書き込み電流信号４０４Ａ〜Ｃを矩形パルスとして示しているが、電圧信号４０２Ａ〜Ｃ及び書き込み電流信号４０４Ａ〜Ｃは、多くの異なる形状のパルス（例えば、三角形、等のような）の形態であってもよい。更に、図示していないが、電圧及び書き込み電流信号の振幅及び／又は時間幅の両方が制御されてもよい。
【００３９】
本発明の一実施形態において、記録層内の１つ以上のビットの大きさ及び／又は形状を制御することは、記録層の各転換部分の深さを制御することを含んでいてもよい。
【００４０】
図５Ａ〜５Ｃは、多数の（例えば、３つの）異なるレベルの記録が（３つの異なる幅の記録領域と共に）、本発明の別の実施形態により、メモリセルに印加される電圧及び／又は電流を制御することから、部分的に、どのように達成できるかの例を示している。図５Ａ〜５Ｃに示す各メモリセルは、それぞれ、図２、８、１１、等に示すメモリセルの例であってもよい。
【００４１】
図５Ａ〜５Ｃに示すように、電圧信号（パルス）５０２Ａ、５０２Ｂ、５０２Ｃ及び書き込み電流信号（パルス）５０４Ａ、５０４Ｂ、５０４Ｃは、それぞれ、各メモリセル内の記録ビット領域５０６Ａ、５０６Ｂ、及び５０６Ｃの深さを制御するために用いられてもよい。本実施形態によれば、（各メモリセル内の）記録ビット領域５０６Ａ、５０６Ｂ、及び５０６Ｃの深さは、メモリセルのゲートに印加される電圧信号の振幅及び／又は時間幅を変化させ、メモリセルのチャネルに印加される書き込み電流信号の振幅及び／又は時間幅を変化させることによって、制御されてもよい。この方法で電圧及び電流信号の振幅及び／又は時間幅を変化させることにより、異なる抵抗状態に転換される記録層の各部分にわたって（例えば、書き込み電流のみを制御することと比較して）より繊細なレベルの制御を提供できる。
【００４２】
図示（例えば、図５Ａにおいて）するように、深さｄ１（例えば、１レベル）の浅深度ビットは、電圧信号５０２Ａ及び書き込み電流信号５０４Ａを印加することによって記録されてもよい。図５Ｂに図示するように、深さｄ２の中間深度ビットは、電圧信号５０２Ｂ及び書き込み電流信号５０４Ｂを印加することによって記録されてもよい。一実施例において、電圧信号５０２Ｂは、電圧信号５０２Ａとは異なっていてもよい（すなわち、振幅、形状、時間幅、等の点で変化していてもよい）。例えば、電圧信号５０２Ｂは、電圧信号５０２Ａとは異なる振幅及び／又は時間幅を有していてもよい。一実施例において、書き込み電流信号５０４Ｂは、書き込み電流信号５０４Ａとは異なっていてもよい。例えば、書き込み電流信号５０４Ｂは、書き込み電流信号５０４Ａとは異なる振幅及び／又は時間幅を有していてもよい。
【００４３】
図５Ｃに図示するように、深さｄ３の全深度ビットは、電圧信号５０２Ｃ及び書き込み電流信号５０４Ｃを印加することによって記録されてもよい。一実施例において、電圧信号５０２Ｃは、電圧信号５０２Ｂ及び電圧信号５０２Ａとは異なっていてもよい（すなわち、振幅、形状、時間幅、等の点で変化していてもよい）。同様に、書き込み電流信号５０４Ｃも、書き込み電流信号５０４Ｂ及び書き込み電流信号５０４Ａとは異なっていてもよい。
【００４４】
更に、図５Ａ〜５Ｃには図示していないが、本明細書中に提示する技術は、一定の電流信号を各メモリセルに印加する一方で、各メモリセルに印加される電圧を変化させることによって、異なる領域５０６Ａ〜５０６Ｃの深さを制御することが可能であってもよい。
【００４５】
電圧信号５０２Ａ〜Ｃ及び書き込み電流信号５０４Ａ〜Ｃを矩形パルスとして示しているが、電圧信号５０２Ａ〜Ｃ及び書き込み電流信号５０４Ａ〜Ｃは、多くの異なる形状のパルス（例えば、異なる時間幅の三角形、等のような）の形態であってもよい。更に、一般に、図４Ａ〜４Ｃ及び５Ａ〜５Ｃに示す各メモリセルは、（例えば、１ビットのための）単一ビット記録領域を示しているが、本明細書中に提示する技術は、１を超えるビット（例えば、２ビット、３ビット、等）にも適用可能であってもよい。
【００４６】
上で述べたように、いくつかの実施例において、（例えば、図１に示す）記憶装置は、１つ以上のメモリセルがストリング状に接続されたメモリセルのアレイを含んでいてもよい。ストリングは、本明細書中で用いるように、線形に接続される２つ以上のセルを指してもよい。
【００４７】
図６は、例えば、本発明の様々な実施形態によるメモリセルのストリング６００の構造を示している。図示するように、各メモリセル６０２、６０４、及び６０６がそれ自体のゲートを有する３つのメモリセル（例えば、メモリセル６０２、６０４、及び６０６）のストリングは、各メモリセル６０２、６０４、及び６０６が絶縁層、チャネル層、記録層、及び基板のうちの少なくとも１つを共有できるような方法で、接続されてもよい。絶縁層、チャネル層、記録層、及び基板（図６に示す）は、それぞれ、図２に示す絶縁層２０４、チャネル層２０６、記録層２０８、及び基板２１０の例であってもよい。従って、絶縁層、チャネル層、記録層、及び基板（図６に示す）のために利用されてもよい材料は、それぞれ、図２の絶縁層２０４、チャネル層２０６、記録層２０８、及び基板２１０のために利用される材料と同じであってもよい。
【００４８】
いくつかの実施形態において、絶縁層、チャネル層、記録層、及び／又は基板（図６に示す）のために利用される材料は、ストリング６００内の各メモリセルに対して、同じであってもよい。他の実施形態において、絶縁層、チャネル層、記録層、及び／又は基板のために利用される材料は、ストリング６００内の各メモリセルに対して、異なっていてもよい。図６の記録層を参照すると、例えば、いくつかの場合において、ストリング内の各メモリセルに対して記録層のために同じ（又は異なる）材料を利用することは、異なるセルの間で達成できる異なる抵抗状態にわたってより優れた制御を提供できる。例えば、いくつかの場合において、ＰＣＭのために、相変化材料の異なる合金（例えば、ＧＳＴ等）が、異なる記録層のために利用できる。
【００４９】
上で言及したように、いくつかの実施形態において、本明細書中に提示する技術は、メモリセルのストリング内の各メモリセルに対して、異なる大きさ及び／又は形状のビット領域を記録することを可能にする。例えば、ストリング６００を参照すると、本明細書中に提示する技術は、メモリセル６０４及びメモリセル６０６のための記録されたビット領域とは異なる大きさ及び／又は形状を有するメモリセル６０２のためのビット領域を記録するために用いられてもよい。
【００５０】
一実施形態において、各メモリセル６０２、６０４、及び６０６にプログラミングする（又は書き込む）ことは、（ストリング６００内の）各メモリセル６０２、６０４、及び６０６のために異なる大きさ及び／又は形状のビット領域を記録するために、シーケンシャルに（すなわち、１つずつ）行われてもよい。シーケンシャルに書き込むことは、その時点でプログラミングされていないストリング内のその他のメモリセルに対するゲートをオフにすることによって、１つのメモリセルずつプログラミングすることを伴ってもよい。一般に、電流がメモリセルのストリングのチャネルに印加される場合、電流は、そのゲートがオンになっている（例えば、電圧がゲートに印加されている）メモリセルのみの記録層に偏向される。残りのメモリセル（例えば、ゼロ電圧がゲートに印加されている）のために、電流は引き続きチャネルを流れる。
【００５１】
図７Ａに示すように、例えば、１つの場合において、ビット領域７０２は、電圧信号をメモリセル６０２のゲートに印加し、書き込み電流信号をチャネルに印加することによって、最初にメモリセル６０２に記録されてもよい（例えば、メモリセル６０４及び６０６へのゲートはオフになっている）。図７Ｂに示すように、ビット領域７０２を記録した後、ビット領域７０４は、電圧信号をメモリセル６０４のゲートに印加し、書き込み電流信号をチャネルに印加することによって、メモリセル６０４に記録されてもよい（例えば、メモリセル６０２及び６０６へのゲートはオフになっている）。最後に、図７Ｃに示すように、ビット領域７０４を記録した後、ビット領域７０６は、電圧信号をメモリセル６０６のゲートに印加し、書き込み電流信号をチャネルに印加することによって、メモリセル６０６に記録されてもよい（例えば、メモリセル６０２及び６０４へのゲートはオフになっている）。しかし、一般に、このシーケンシャル方法での各メモリセルの記録は、ストリング内で接続できるいかなる数のメモリセルに対しても継続できる。
【００５２】
図７Ａ〜７Ｃに示す実施形態において、異なる大きさ及び／又は形状のビット領域７０２、７０４、及び７０６が、図４Ａ〜４Ｃ及び５Ａ〜５Ｃを参照して上で説明した技術を利用することによって、ストリング６００内の各メモリセル６０２、６０４、及び６０６のために得られてもよい。例えば、上で説明したように、ビット領域７０２、７０４、及び７０６のための異なる幅が、同じ電圧をメモリセルに（それらがオンの場合に）印加し、各メモリセルのためのチャネルに印加される電流信号を変化させることによって、得られてもよい。別の実施例において、上で説明したように、ビット領域７０２、７０４、及び７０６のための異なる深さが、各メモリセルに対する異なるゲート電圧及び異なる書き込み電流を変化させる（又は印加する）ことによって、得られてもよい。更に別の実施例において、ビット領域７０２、７０４、及び７０６のための異なる深さが、一定の書き込み電流信号を各メモリセルのためのチャネルに印加し、各メモリセルに印加されるゲート電圧を変化させることによって、得られてもよい。
【００５３】
別の実施形態（図示せず）において、各メモリセル６０２、６０４、及び６０６にプログラミングする（又は書き込む）ことは、ストリング６００内の各メモリセル６０２、６０４、及び６０６のために異なる大きさ及び／又は形状のビット領域を記録するために、並列に（つまり、同時に）行われてもよい。一般に、同時に書き込む場合、チャネルに印加される電流は、各メモリセルにとって同じであってもよく、各メモリセルに印加されるゲート電圧は、異なっていてもよい。このように、メモリセルに記録される各ビット領域の深さを制御することが可能であってもよい。この実施形態において、一般に、各メモリセルは、セルを同時にプログラミングする場合、（例えば、各メモリセルのゲートに印加される電圧により）オンであってもよく、メモリセル内部の異なる記録層のそれぞれは、異なるオーダーの抵抗を有していてもよく、いくつかの実施例において、電流ドライバが、各メモリセルを通る一定の電流を維持するために利用されてもよい。他の実施例において、フィードバック回路（動的に電流を検知し、フィードバックを提供し、各メモリセルに印加される電圧を調整することが可能な機構を有する）が、各メモリセルを通る一定の電流を維持するために利用されてもよい。
【００５４】
様々な実施形態によれば、本明細書中に提示する技術は、また、空乏面積を（チャネル層から）記録層に拡張することによって、記録材料（例えば、相変化材料、ＲｅＲＡＭ、等）の層内部に１又は数ビットを記録することが可能となってもよい。
【００５５】
図８は、例えば、本発明の様々な実施形態による、空乏領域を支持することができる記録層を有するメモリセル８００の構造例を示している。図示するように、メモリセル８００は、（例えば、電流がメモリセル８００のゲートを通って流れ戻ることを防ぐよう）絶縁体の１種として用いられてもよい酸化物層を含んでいてもよく、図２に示す絶縁層２０４と類似していてもよい。加えて、メモリセル８００は、チャネル層及び基板を含んでいてもよく、その両方が、それぞれ、図２に示すチャネル層２０６及び基板２１０と類似していてもよい。例えば、（メモリセル８００の）チャネル層は、空乏を支持することが可能な半導体材料を含んでいてもよい。メモリセル８００は、更に、１つ以上のビットを格納するための記録層８０２を含んでいてもよい。この実施形態において、記録層８０２は、メモリセル８００のゲートが作動される場合、皆無かそれに近い電流が、欠乏する記録層の部分を通って流れることができるように、（チャネル層に加えて）空乏領域を支持することが可能であってもよい。
【００５６】
いくつかの実施形態において、多数の独立して転換される領域は（そのそれぞれがビットを格納するために用いられてもよい）、記録層８０２への空乏面積の深さを制御することによって、記録層に作成されてもよい。例えば、図８に示すように、メモリセル８００のゲートに印加される（電圧信号シーケンス８０８内の）電圧信号に基づいて、（例えば、相変化材料を含んでもよい）記録層への空乏面積の深さは、（図８の破線によって示される）第１の空乏拡張８０４及び第２の空乏拡張８０６に延在するよう制御されてもよい。第１の空乏拡張８０４及び第２の空乏拡張８０６に欠乏させることの結果として、メモリセル８００に印加される電流（例えば、電流信号シーケンス８１０を有する）は、第１の独立領域８１２及び第２の独立領域８１４を、それぞれ、２つの抵抗状態のうちの１つに転換させるために用いられてもよい。各転換領域（又は部分）は、ビットに対応してもよい。従って、この実施形態において、第１の独立領域８１２は、（２つのうちの）１つの抵抗状態に転換されてビットを格納してもよく、第２の独立領域８１４は、（２つのうちの）１つの抵抗状態に転換されて別のビットを格納してもよい。
【００５７】
このように、１つ以上の抵抗トポロジーが、メモリセル８００のために符号化されてもよい。符号化される抵抗トポロジーの数は、メモリセルに格納されるビット数によって決まってもよい。例えば、図９のグラフ９００に示すように、メモリセル８００に格納される（例えば、独立した転換領域８１２及び８１４によって表される）２ビットは、抵抗値における４つの異なるトポロジー（プロフィル）のために符号化してもよく、ここで、各抵抗プロフィルは、記録層８０２への深さの関数である。第１の抵抗プロフィルは「００」を表してもよく、第２の抵抗プロフィルは「０１」を表してもよく、第３の抵抗プロフィルは「１０」を表してもよく、そして、第４の抵抗プロフィルは「１１」を表してもよい。
【００５８】
実施形態において、読み出し及び書き込み操作（例えば、メモリセル８００に対して）は、セル毎に基づいて独立して実行されてもよい。例えば、複数のメモリセル８００を読み出す場合、何らかの独立したセルのためのゲートは、独立してオンされて（例えば、読み出し電流をセルに偏向して）特定のセルにアクセスしてもよいか、又は、セルは、他のセルを読み出す間、不可視であってもよい。メモリセル８００を読み出すと、抵抗トポロジー全体が読み出されてもよく、２つのビットが共に符号化されてもよい。抵抗の絶対値がセル間で変化するとしても、デコーダはそれでも正しく、１度に２ビットを符号化できる。このようにそれを行うことは、読み出し及び書き込み操作の両方に対するバラツキに対して向上したロバスト性を提供でき、相互接続抵抗の減算及びセル間バラツキの修正を可能にできる、等がある。
【００５９】
メモリセル８００は、２ビットが格納されることを示しているが、本明細書中で説明する技術は、２ビットを超えるビットを格納するために用いられてもよい。メモリセル８００は、高速読み出し操作を実施することが可能なメモリ種類（例えば、ＳＲＡＭ等）と互換性があってもよい。加えて、本明細書中で説明する技術は、複数セル符号間干渉補正に拡張可能であってもよい。例えば、図８を参照すると、本明細書中で説明する技術は、隣検出されることが必要なもののどちらか一方の側の接する抵抗トポロジー（例えば、「００」、「０１」、「１０」、「１１」）を測定することが可能であってもよい。
【００６０】
一般に、本明細書中で説明する様々な実施形態に対して、（例えば、電圧及び電流信号のシーケンスにより）１又は数ビットをメモリセルに書き込むプロセスは、反復プログラミングアルゴリズム（例えば、書き込み照合アルゴリズム、書き込み照合読み出しアルゴリズム、等）に基づいていてもよい。反復プログラミングアルゴリズムは、（例えば、単相変化層内部、又は、以下で説明するような、多数の異なる相変化層の間のどちらか一方で）異なる転換領域間の所望の分離を達成するために用いられてもよい。
【００６１】
いくつかの実施形態（図示せず）において、メモリセル８００は、１つ以上のビットを格納するための多数の記録層を含んでいてもよい。異なる層のそれぞれは、異なる層の一部が（例えば、本明細書中で説明する技術を利用して）転換されるか、及び／又は、成形される場合、異なる抵抗状態が達成できるように、異なる特性（例えば、異なる材料特性）を有していてもよい。この実施形態において、チャネル層から所定の記録層材料（相変化等）の多層へと（例えば、メモリセルのゲートに印加される電圧に基づく）空乏面積を拡張することによって、１つ以上のビットが、（例えば、１つ以上の層に偏向される電流信号に基づいて）各層に書き込まれてもよい。
【００６２】
一般に、（例えば、相変化材料について言及すると）、多数の相変化層を有するメモリセルをプログラミングする場合、プログラミングは、最も深い相変化層から最も浅い相変化層へという順番であってもよい。例えば、１つの場合において、メモリセルの最も深い相変化層が、（例えば、最も深い層への空乏面積の深さを制御することによって）最初にプログラミングされ、最も深い層の一部を転換する書き込み電流信号を印加して、ビットを格納してもよい。次に、最も深い層より上の層が、空乏面積を（例えば、最も深い層より上の層に）後退させ、最も深い層より上の層の一部を転換する書き込み電流信号を印加することによって、プログラミングされて、ビットを格納してもよい。このプロセスは、このように、空乏面積が最も浅い相変化層へと後退し、書き込み電流信号が印加されて最も浅い相変化層にビットを格納するまで、継続されてもよい。加えて、いくつかの実施形態によれば、マルチビットは、例えば、図８を参照して上で説明した技術を利用して、各相変化層に書き込まれてもよい。
【００６３】
いくつかの場合において、（例えば、図８に示すような）多数の相変化層及びチャネル層を有するメモリセルを利用する場合、多数の相変化層への空乏面積の深さを制御することを制限する（又は妨げる）かもしれないチャネル層の欠陥がある可能性がある。従って、チャネル層におけるこれらの欠点の集中の原因となることが可能となるであろうメモリセル構造を提供することが望ましいであろう。
【００６４】
図１０は、本発明の別の実施形態による、多数の相変化層を有するメモリセル１０００の構造を示している。図示するように、メモリセル１０００は、ゲート、酸化物層、及び基板を含んでもよく、そのそれぞれは、上で説明した実施形態（例えば、図２、等）におけるゲート、酸化物層、及び基板と類似していてもよい。しかし、また図示するように、酸化物層と相変化層との間にチャネル層を含むのではなく、メモリセル１０００は、代わりに、合計Ｎの相変化層、ＰＣＭ０、ＰＣＭ１、ＰＣＭ２、・・・、ＰＣＭＮ−２、ＰＣＭＮ−１を含んでいてもよい。各相変化層は、異なるプログラミング温度、抵抗のオーダー、導電率等のような異なる特性を有していてもよい。例えば、ＰＣＭＮ−１は、異なる層同士の最も高いオーダーの抵抗及び最も低い導電率を有していてもよく、その一方で、ＰＣＭ０は、異なる層同士の最も低いオーダーの抵抗及び最も高い導電率を有していてもよい。この実施形態において、ＰＣＭ０は、チャネル層として機能してもよい。いくつかの場合において、チャネル層の無いメモリセル（メモリセル１０００等）を利用することによって、異なるＰＣＭ層への空乏面積を制御することを制限するかもしれない欠陥の発生を低減することが可能であってもよい。
【００６５】
一般に、本明細書中で説明する様々な技術（例えば、マルチビットを格納すること、ビットの大きさ及び／又は形状を制御すること、空乏深さを制御すること、等）は、（例えば、ＰＣＭ、ＲｅＲＡＭ、等のような）いくつかの異なる不揮発性メモリ種類の体積密度を向上させるために用いられてもよい。例えば、上で説明したように、本明細書中で説明する技術は、二次元平面記録媒体を三次元容積媒体に変換するために用いられてもよく、及び／又は、領域の形状が１つのゲートによって制御される領域にマルチビットを書き込むために用いられてもよい。加えて、本明細書中で説明する技術は、三次元記録媒体を、マルチビットの情報を各セルに格納できる三次元媒体に変換するために用いられてもよい。これは、水平チャネル三次元メモリ並びに垂直チャネル三次元メモリの両方に適用できる。
【００６６】
本明細書中で説明する様々な技術は、また、セル間のバラツキを補償するために用いられ、ＧＢあたりのコストを低減するために用いられ（例えば、何の追加リソグラフィステップも、１を超えるデータビットを領域に記録するために必要としなくてもよく）、及び／又は、低速及び高速読み出しメモリ及び記憶構造と互換性があってもよい。
【００６７】
上記説明は本発明の実施形態に向けられる一方で、発明の他の、及び、更なる実施形態がその基本的な適用範囲から逸脱することなく考案されてもよく、その適用範囲は以下の特許請求の範囲によって決定される。
【００６８】
本明細書中の開示に関連して説明した種々の図示の論理ブロック、モジュール、及び回路は、本明細書中で説明した機能を実行するよう設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの何らかの組み合わせにより、実装又は実行されてもよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代替において、プロセッサは、何らかの従来のプロセッサ、コントローラ、マイクロコントローラ、又は状態機械であってもよい。プロセッサは、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰ及びマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連結する１つ以上のマイクロプロセッサ、又はその他のかかる構成として実装されてもよい。
【００６９】
本明細書中に開示する方法は、説明した方法を達成するための１つ以上のステップ又は動作を含んでいる。方法のステップ及び／又は動作は、特許請求の範囲の適用範囲から逸脱することなく、互いに交換されてもよい。言い換えれば、ステップ又は動作の特定の順序が明記されていなければ、特定のステップ及び／又は動作の順序及び／又は使用は、特許請求の範囲の適用範囲から逸脱することなく、変更されてもよい。
【００７０】
本明細書中で用いるように、項目のリストのうちの「少なくとも１つ」を指す表現は、単一の部材を含むこれらの項目の何らかの組み合わせについて言及している。一例として、「ａ、ｂ、又はｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、及びａ−ｂ−ｃ、並びに、同じ要素の集まりを持つ何らかの組み合わせ（例えば、ａ−ａ、ａ−ａ−ａ、ａ−ａ−ｂ、ａ−ａ−ｃ、ａ−ｂ−ｂ、ａ−ｃ−ｃ、ｂ−ｂ、ｂ−ｂ−ｂ、ｂ−ｂ−ｃ、ｃ−ｃ、及びｃ−ｃ−ｃ、又は、ａ、ｂ、及びｃのその他の順序）をカバーすることを意図している。
【００７１】
上で説明した方法の様々な操作は、対応する機能を実行できる何らかの適切な手段によって行われてもよい。手段は、種々のハードウェア及び／又はソフトウェアコンポーネントを含んでもよい。
【００７２】
特許請求の範囲は、上で示した厳密な構成及びコンポーネントに限定されないことは、言うまでもない。種々の改良、変更、変形が、特許請求の範囲の適用範囲から逸脱することなく、上で説明した方法及び装置の配置、操作、及び詳細において行われてもよい。
【符号の説明】
【００７３】
１００  処理システム
１０２  プロセッサ
１０４  記憶装置
１０６  ロウデコーダ
１０８  カラムデコーダ
２００  メモリセル
２０２  ゲート電極
２０４  絶縁層
２０６  チャネル層
２０８  記録層
２１０  基板層
３００  操作
４０２Ａ〜Ｃ  電圧信号
４０４Ａ〜Ｃ  書き込み電流信号
４０６Ａ〜Ｃ  記録ビット領域
ｗ１〜ｗ３  幅
５０２Ａ〜Ｃ  電圧信号
５０４Ａ〜Ｃ  書き込み電流信号
５０６Ａ〜Ｃ  記録ビット領域
ｄ１〜ｄ３  深さ
６００  ストリング
６０２、６０４、６０６  メモリセル
７０２、７０４、７０６  ビット領域
８００  メモリセル
８０２  記録層
８０８  電圧信号シーケンス
８０４  第１の空乏拡張
８０６  第２の空乏拡張
８１０  電流信号シーケンス
８１２  第１の独立領域
８１４  第２の独立領域
９００  グラフ
１０００  メモリセル
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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