(57)【特許請求の範囲】
【請求項１】
伝送線インタフェース回路であって、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスと間に連結され、前記入力信号のロジックローの値に応答して前記伝送線をプルダウンするｎ型ドライバ要素と
を含む複数のドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記複数のドライバ要素のうちの１つと対応する電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータと、
前記電圧レギュレータをバイパスして、前記複数のドライバ要素のうちの少なくとも１つと対応する電圧レファレンスとの間をそれぞれ直接接続するように接続を切り替え可能なバイパス経路と、
を備え、
前記複数のドライバ要素は、メモリデバイスと相互接続されるパッドを駆動し、
前記メモリデバイスの規格に応じて前記電圧レギュレータがバイパスされるか否かが切り替えられる、伝送線インタフェース回路。
【請求項２】
前記伝送線上において信号の送信が駆動されている場合に、前記メモリデバイスの規格に応じて、前記電圧レギュレータがバイパスされるか否かが切り替えられ、前記伝送線上において信号が受信されている場合に、前記電圧レギュレータが常にバイパスされる、請求項１に記載の伝送線インタフェース回路。
【請求項３】
前記メモリデバイスは、低電力デュアルデータレート（ＬＰＤＤＲ）メモリデバイス、デュアルデータレート（ＤＤＲ）メモリデバイス、又はＷＩＤＥＩＯメモリデバイスのうちの１つを有する、請求項１または２に記載の伝送線インタフェース回路。
【請求項４】
前記電圧レギュレータは、リニア電圧レギュレータを有する、請求項１から３の何れか一項に記載の伝送線インタフェース回路。
【請求項５】
前記電圧レギュレータは、スイッチ回路電圧レギュレータを有する、請求項１から４の何れか一項に記載の伝送線インタフェース回路。
【請求項６】
前記電圧レギュレータは、前記伝送線インタフェース回路と共通の集積回路に統合される、請求項１から５のいずれか一項に記載の伝送線インタフェース回路。
【請求項７】
前記電圧レギュレータは、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間に連結される、請求項１から６のいずれか一項に記載の伝送線インタフェース回路。
【請求項８】
前記電圧レギュレータは、第１電圧レギュレータであり、前記ｎ型ドライバ要素と前記低電圧レファレンスとの間に連結される第２電圧レギュレータをさらに備える、請求項７に記載の伝送線インタフェース回路。
【請求項９】
前記電圧レギュレータは、テスト回路から設定値を受信し、前記設定値に基づいて前記電圧レギュレータの出力を設定し、前記伝送線インタフェース回路の前記電圧振幅を制御する複数の制御要素を備え、
前記テスト回路は、前記メモリデバイスと通信して、予め定められたメモリデバイスに対する設定値を決定する、請求項１から３の何れか一項に記載の伝送線インタフェース回路。
【請求項１０】
請求項９に記載の伝送線インタフェース回路と、
伝送線インタフェースの性能の１または複数の指標を測定する測定ロジックと
を備え、
前記テスト回路は、前記測定ロジックの測定結果に応じて前記設定値を決定する、
メモリコントローラデバイス。
【請求項１１】
伝送線インタフェース回路であって、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、前記入力信号のロジックローの値に応答して前記伝送線をプルダウンするｎ型ドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータと
前記電圧レギュレータをバイパスして、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間をそれぞれ直接接続するように接続を切り替え可能なバイパス経路と、
を備え、
前記ｐ型ドライバ要素と前記ｎ型ドライバ要素は、メモリデバイスと相互接続されるパッドを駆動し、
前記メモリデバイスの規格に応じて前記電圧レギュレータがバイパスされるか否かが切り替えられる、伝送線インタフェース回路。
【請求項１２】
伝送線インタフェース回路であって、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、前記入力信号のロジックローの値に応答して前記伝送線をプルダウンするｎ型ドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記ｎ型ドライバ要素と前記低電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータと
前記電圧レギュレータをバイパスして、前記ｎ型ドライバ要素と前記低電圧レファレンスとの間をそれぞれ直接接続するように接続を切り替え可能なバイパス経路と、
を備え、
前記ｐ型ドライバ要素と前記ｎ型ドライバ要素は、メモリデバイスと相互接続されるパッドを駆動し、
前記メモリデバイスの規格に応じて前記電圧レギュレータがバイパスされるか否かが切り替えられる、伝送線インタフェース回路。
【請求項１３】
伝送線インタフェース回路であって、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、前記入力信号のロジックローの値に応答して前記伝送線をプルダウンするｎ型ドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の高電圧振幅を減らす第１電圧レギュレータと、
前記伝送線インタフェース回路内でローカルに前記ｎ型ドライバ要素と前記低電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の低電圧振幅を減らす第２電圧レギュレータと
前記第１電圧レギュレータおよび前記第２電圧レギュレータの少なくとも一方をバイパスして、前記ｐ型ドライバ要素および前記ｎ型ドライバ要素のうちの少なくとも一方と対応する電圧レファレンスとの間をそれぞれ直接接続するように接続を切り替え可能なバイパス経路と、
を備え、
前記ｐ型ドライバ要素と前記ｎ型ドライバ要素は、メモリデバイスと相互接続されるパッドを駆動し、
前記メモリデバイスの規格に応じて前記電圧レギュレータがバイパスされるか否かが切り替えられる、伝送線インタフェース回路。
【請求項１４】
プロセッサを含むホストハードウェアプラットフォームと、
メモリデバイスと通信する伝送線インタフェース回路を有する前記ホストハードウェアプラットフォーム上のメモリコントローラデバイスと、
前記メモリコントローラデバイスによってアクセスされるデータに基づいてディスプレイを生成するべく連結されるタッチスクリーンディスプレイと
を備え、
前記伝送線インタフェース回路は、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、前記入力信号のロジックローの値に応答して、前記伝送線をプルダウンするｎ型ドライバ要素と
を含む複数のドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記複数のドライバ要素のうちの１つと対応する電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータと、
電圧レギュレータをバイパスして、前記複数のドライバ要素のうちの少なくとも１つと対応する電圧レファレンスとの間をそれぞれ直接接続するように接続を切り替え可能なバイパス経路と、
を含み、
前記複数のドライバ要素は、メモリデバイスと相互接続されるパッドを駆動し、
前記メモリデバイスの規格に応じて前記電圧レギュレータがバイパスされるか否かが切り替えられる、電子デバイス。
【請求項１５】
前記伝送線インタフェース回路のターゲットＩ／Ｏ性能特性に関する複数の異なるＩ／Ｏ回路パラメータの設定の一つとして、前記電圧レギュレータをアクティブにする電圧レベルの設定値を決定するテスト回路
を更に備え、
前記電圧レギュレータは、テスト回路から前記設定値を受信し、前記設定値に基づいて前記電圧レギュレータの出力を設定し、前記伝送線インタフェース回路の前記電圧振幅を制御する複数の制御要素を有し、
前記テスト回路は、前記メモリデバイスと通信して、予め定められたメモリデバイスに対する設定値を決定する、
請求項１４に記載の電子デバイス。
【請求項１６】
前記電圧レギュレータは、前記メモリコントローラデバイス上に統合される、請求項１４または１５に記載の電子デバイス。
【請求項１７】
前記電圧レギュレータは、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間に連結される、請求項１４から１６の何れか一項に記載の電子デバイス。
【請求項１８】
前記電圧レギュレータは、第１電圧レギュレータであり、前記ｎ型ドライバ要素と前記低電圧レファレンスとの間に連結される第２電圧レギュレータをさらに備える、請求項１７に記載の電子デバイス。
【請求項１９】
前記メモリコントローラデバイスに連結され、前記伝送線インタフェース回路の前記電圧振幅を制御するべく、前記電圧レギュレータを設定するテスト回路をさらに備える、請求項１４から１８のいずれか一項に記載の電子デバイス。
【請求項２０】
前記メモリデバイスは低電力デュアルデータレート（ＬＰＤＤＲ）メモリデバイスを有する、請求項１４から１９の何れか一項に記載の電子デバイス。
【請求項２１】
メモリデバイスへの伝送線上で駆動するべく、信号を受信する段階と、
前記信号の受信に応答して、伝送線インタフェース回路の電圧振幅を減らすべく、ドライバ要素と対応する電圧レファレンスとの間で前記伝送線インタフェース回路にローカルに連結される電圧レギュレータをアクティブにする段階と、
前記信号のロジックハイの値に応答して、前記伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結されるｐ型ドライバ要素を用いてハイで前記伝送線を駆動する段階と、
前記信号のロジックローの値に応答して、前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結されるｎ型ドライバ要素を用いてローで前記伝送線を駆動する段階と
を備え、
前記ドライバ要素と対応する電圧レファレンスとの間の接続は、バイパス経路によって前記電圧レギュレータをバイパスするように切り替え可能であり、
前記ドライバ要素が前記伝送線上で信号を送信するために前記メモリデバイスと相互接続されるパッドを駆動する場合に、前記メモリデバイスの規格に応じて前記電圧レギュレータがバイパスされるか否かを切り替える段階をさらに備える、
方法。
【請求項２２】
前記電圧レギュレータをアクティブにする段階は、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間に連結される電圧レギュレータをアクティブにする段階を有する、請求項２１に記載の方法。
【請求項２３】
前記電圧レギュレータをアクティブにする電圧レベルを決定する段階をさらに備え、
前記決定する段階は、
前記伝送線インタフェース回路のターゲットＩ／Ｏ性能特性に関する複数の異なるＩ／Ｏ（入力／出力）回路パラメータのための複数の異なる設定のそれぞれについて、
各Ｉ／Ｏ回路パラメータの値を設定し、
前記設定のためのテストトラフィックを生成し、
Ｉ／Ｏ性能特性のための動作マージンを測定する段階と、
前記動作マージンが最小の閾値に適合し、複数のＩ／Ｏ回路パラメータのうちの少なくとも１つの性能が増加する前記複数のＩ／Ｏ回路パラメータのそれぞれのための複数の値を決定する探索機能を実行する段階と、
前記探索機能に基づいて、前記複数のＩ／Ｏ回路パラメータのための複数のランタイム値を設定する段階と
を含む、請求項２１または２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は、一般にインターデバイス通信、具体的には、インターデバイス通信ドライバの振幅制御に関連する。
【０００２】
著作権表示／許可。この特許文献の本開示の複数の部分は、著作権保護の対象となる材料を含むかも知れない。著作権の保有者は、特許商標庁の特許包袋若しくは記録の通りに特許文献又は特許開示が何人により複製されようと異議を申し立てないが、その他のあらゆる著作権及びその他の権利を留保する。著作権表示は、後述される、及び、明細書中の添付の複数の図面内、並びに、後述の任意のソフトウェアの全てのデータに適用される。コピーライト（Ｃ）、２０１３年、インテルコーポレーション、無断複写・転載を禁じる。
【背景技術】
【０００３】
ホストプラットフォーム上の複数のコンポーネント間の通信は、電子デバイスの動作を必要とする。しかしながら、通信は、出力ライン又は伝送線ドライバの使用を含み、電子デバイス内で使用される総電力のうちのかなりの量を消費する。例えば、プロセッサとメモリとの間、メモリコントローラとプロセッサとの間、メモリコントローラとメモリデバイスと間、周辺機器コントローラとプロセッサ若しくはメモリサブシステムとの間の通信又は他の通信は、電力のかなりの量を消費する。概して、複数の異なるコンポーネントの間の通信は、Ｉ／Ｏ（入力／出力）と称されることができ、（例えば、メモリサブシステムの複数のコンポーネント間の）規格によって頻繁に制御される。Ｉ／Ｏ基準は、Ｉ／Ｏ電力、Ｉ／Ｏレイテンシ及びＩ／Ｏ周波数の性能特性に関連し得る。Ｉ／Ｏ性能設定の基準又は公称値は、互換性及び相互運用性のために、異なるシステムにわたって実現され得る値に設定される。
【０００４】
図１Ａは、周知のＣＭＯＳ出力ドライバのブロック図である。周知のＣＭＯＳ（相補型金属−酸化膜半導体）出力ドライバ１３４は、Ｉ／Ｏシステムの共通設計である。システム１０２は、受信機１２０と通信する送信機１１０を含む。受信機１２０が送信機１１０に対する通信を駆動するとき、送信機１１０が受信デバイスであると理解されるであろう。このように、送信デバイス及び受信デバイスの役割は、逆転されることができ、出力ドライバ１３４は、トランシーバ１３０の一部として示される。しかしながら、本明細書の説明の目的のために、主な焦点は、信号の受信ではなく、信号の送信である。送信機１１０から受信機１２０への信号の送信の目的のため、受信機１２０は、負荷インピーダンスＲ１２２として具現化され得る。送信機１１０は、プルアップ（ＰＵ）要素１４０を介してＶＤＤに伝送線１５４をプルアップし、プルダウン（ＰＤ）要素１４２を介してＶＳＳに伝送線１５４をプルダウンすることにより受信するべく、受信機１２０の伝送線１５４を駆動する。出力インピーダンスＲ１４６は、ドライバ１３４により見られるようなパッド１５２及び伝送線１５４のインピーダンスに典型的に一致される。プリドライバ１３２は、伝送線１５４上に信号を出力するべく、ドライバ１３４に対するシグナリング及び制御を提供する。パッド１５２は、送信デバイス１１０を伝送線１５４にインタフェースで接続する。
【０００５】
システム１０２の使用の例は、ＬＰＤＤＲ３（低電力デュアルデータレートバージョン３、ＪＥＤＥＣにより２０１２年５月に公開された初期仕様）におけるドライバ用である。システム１０２は、出力信号を駆動するべく、出力電圧の最大振幅をもたらす。複数のコンポーネントのメモリサブシステム以外のコンポーネントは、出力電圧の最大振幅をもたらすドライバを使用することもできる。出力電圧の最大振幅は、複数のコンポーネント間のＩ／Ｏ（入力／出力）又はインタフェースのために大量の電力を使用する。
【図面の簡単な説明】
【０００６】
以下の説明は、本発明の複数の実施形態の実装の例示を目的として与えられる図を有する図面の説明を含む。図面は、限定ではなく例示を目的として理解されるべきである。本明細書中で用いられるように、１又は複数の「実施形態」という称呼は、本発明の少なくとも１つの実装に含まれる特定の機能、構造、及び／又は特性の説明として理解されるものである。このように、本明細書に現れる「一実施形態において」又は「代替的な実施形態において」のような表現は、本発明の様々な実施形態及び実装を説明し、同一実施形態を必ずしも全て指すものではない。しかしながら、それらはまた、必ずしも互いに排他的ではない。
【図１Ａ】周知のＣＭＯＳ出力ドライバのブロック図である。
【図１Ｂ】デュアルＮＭＯＳ出力ドライバのブロック図である。
【図２】送信振幅を減らす電圧レギュレータを有するシステムの一実施形態のブロック図である。
【図３Ａ】出力信号の高電圧レファレンスに関する振幅を減らすように連結された電圧レギュレータを有するシステムの一実施形態のブロック図である。
【図３Ｂ】出力信号の低電圧レファレンスに関する振幅を減らすように連結された電圧レギュレータを有するシステムの一実施形態のブロック図である。
【図３Ｃ】出力信号の低電圧レファレンス及び高電圧レファレンスの両方に関する振幅を減らすように連結された電圧レギュレータを有するシステムの一実施形態のブロック図である。
【図４】出力電圧振幅を制御するテストインシステムを提供するテストシステムを有するメモリサブシステムの一実施形態のブロック図である。
【図５】信号振幅を制御する電圧レギュレーションを有するメモリコントローラ及びメモリデバイス通信サブシステムの一実施形態のブロック図である。
【図６Ａ】マルチレグプルアップインピーダンス回路の一実施形態のブロック図である。
【図６Ｂ】マルチレグプルダウンインピーダンス回路の一実施形態のブロック図である。
【図７】は、低減された電圧振幅で信号を出力するための処理の一実施形態のフロー図である。
【図８】可能な値の包括的な探索を用いた通信設定を実証的にテストし、決定するための処理の一実施形態のフロー図である。
【図９】電圧振幅制御が実装され得るコンピューティングシステムの一実施形態のブロック図である。
【図１０】電圧振幅制御が実装され得る一実施形態のモバイルデバイスのブロック図である。  図面の説明を含む具体的な詳細及び実装例の説明を後述するが、図面は後述する実施形態の一部又は全て、及び、本明細書で提示される発明の思想の他の可能性のある実施形態又は実装例を説明している場合もある。
【発明を実施するための形態】
【０００７】
後述の通り、電圧レギュレータは、信号送信のために、伝送線インタフェース回路の電圧振幅を制御する。伝送線インタフェース回路は、伝送線を駆動するドライバ又はドライバの一部である。伝送線インタフェース回路は、ロジックハイに応答して伝送線をプルアップするｐ型ドライバ要素と、ロジックローに応答して伝送線をプルダウンするｎ型ドライバ要素とを含む相補的なドライバ要素を含む。電圧レギュレータは、複数のドライバ要素の１つと対応する電圧レファレンスとの間に連結され、伝送線インタフェース回路の電圧振幅を減らす。一実施形態において、電圧レギュレータは、伝送線インタフェース回路のプルアップレグ及びプルダウンレグの両方で用いられる。このように、第１電圧レギュレータは、高電圧源（ＶＤＤ）とプルアップ要素との間に配置されることができ、第２電圧レギュレータは、低電圧源又は接地（ＶＳＳ）とプルダウン要素との間に配置されることができる。減らされた電圧振幅は、Ｉ／Ｏ送信のシステム内で用いられる電力の量を減らしつつ、Ｉ／Ｏ（入力／出力）インタフェース規格に準拠させることができる。
【０００８】
一実施形態において、伝送線インタフェース回路の動作は、実証的なテストの使用によりさらに制御され得る。システムは、特定のデバイスのためのデバイスＩ／Ｏ（入力／出力）の性能パラメータを実証的にテストすることができる。テストシステムを介して実証的にテストすることに基づいて、システムは、インターデバイス通信が行われるシステム又はデバイスに固有の性能パラメータを設定することができる。複数の異なるＩ／Ｏ回路パラメータの複数の異なる設定の各々について、テストシステムは、各Ｉ／Ｏ回路パラメータの値を設定し、（複数の）パラメータ値での通信をストレステストにかけるためのテストトラフィックを生成し、Ｉ／Ｏ性能特性のための動作マージンを測定する。回路パラメータは、Ｖｒｅｆ、Ｒｏｎ、スルーレート、オンダイターミネーション（ＯＤＴ）、レギュレータ出力電圧及び／又は他のパラメータを含み得る。テストシステムは、動作マージンが最小の閾値に適合し、Ｉ／Ｏ回路パラメータのうちの少なくとも１つの性能が向上される各Ｉ／Ｏ回路パラメータの値を決定する探索機能をさらに実行する。一実施形態において、システムは、探索機能に基づいて、Ｉ／Ｏ回路パラメータのランタイム値を設定する。設定は、テストに基づいて、特定のシステムの特定のコンポーネントについて動的に変更され得る。
【０００９】
一実施形態において、説明されるテストシステム又はテストエンジンは、メモリサブシステム、より具体的には、プラットフォームコンポーネント（例えば、プロセッサ、メモリコントローラ）とメモリデバイスとの間の通信をテストするために用いられ得る。スケジューラ又は同等のロジックを有するメモリコントローラを使用する任意のメモリサブシステムは、テストエンジンの少なくとも１つの実施形態を実証できる。本明細書で参照されるメモリデバイスは、異なるメモリタイプを含むことができる。例えば、メモリサブシステムは、本明細書中で、メモリデバイスの一例として説明されるようにＤＲＡＭを一般に使用する。このように、本明細書で説明されるテストエンジンは、ＤＤＲ３（デュアルデータレートバージョン３、２００７年６月２７日、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）によるオリジナルリリース、現在リリース２１）、ＤＤＲ４（ＤＤＲバージョン４、ＪＥＤＥＣにより２０１２年９月に公開された最初の仕様）、ＬＰＤＤＲ４（低電力デュアルデータレートバージョン４、本願の出願の時点でＪＥＤＥＣによる開発における仕様）、ＷＩＤＥＩＯ（本願の出願の時点でＪＥＤＥＣによる開発における仕様）及び／又はその他のような多数のメモリ技術及びそのような仕様の派生又は拡張に基づく技術のいずれかと互換性がある。
【００１０】
図１Ｂは、周知のデュアルＮＭＯＳ出力ドライバのブロック図である。システム１０４は、図１Ａのシステム１０２と似ているが、ｎ型プルアップ要素１４４とｎ型プルダウン要素１４２とを有する。ｎ型プルアップ要素又はデバイスが要素１４４をオンにするために必要な閾値電圧を有しており、相補的なドライバ設計よりも出力振幅を減らすので、出力信号の振幅は、システム１０２におけるよりもシステム１０４の方が低い。要素１１０、１２０、Ｒ１２２、１３０、１３２、１３４、１５２及び１５４は、述べた場合を除き、システム１０４において同一である。出力インピーダンスＲ１４８は、典型的には、ドライバ１３４によって見られるように、パッド１５２及び伝送線１５４のインピーダンスと整合するように設計される。
【００１１】
システム１０４の使用の例は、ＬＰＤＤＲ４のドライバについてであり、システム１０４と同様の設計を提案する。システム１０４より高い電力を使用するシステム１０２は、出力信号を駆動するべく、出力電圧の最大振幅をもたらす。しかしながら、システム１０４は、パッドキャップ（パッド容量）を増加させ、システム１０２で使用されるものとは異なるスルーレート制御を必要とする。このように、インタフェースシステムは、ＬＰＤＤＲ４ドライバに接続される同一のパッド上にレガシーデバイスサポートのためのＬＰＤＤＲ３ドライバを容易に接続できない。さらに、システム１０４の設計は、ＰＶＴ（プロセス、電圧及び温度）にわたって十分に制御されないプルアップ電圧及びＲｏｎ（出力インピーダンス）の値をもたらす。さらに、プルアップ電圧及びＲｏｎは、システム１０４において補償することが困難である。
【００１２】
図２は、Ｉ／Ｏ送信上の振幅を減らす電圧レギュレータを有するシステムの一実施形態のブロック図である。システム２００は、ローカルデバイス２１０を含み、リモートデバイス２２０と通信する。システム２００に関する説明の主な焦点は、ローカルデバイス２１０からリモートデバイス２２０への信号の送信に関する。ローカルデバイス２１０は、送信上で伝送線２４０を駆動する伝送線インタフェース回路に対して「ローカル」である。このように、デバイス２１０からデバイス２２０への送信のために、リモートデバイス２２０は、伝送線インタフェース回路から離れている。送信機及び受信機としての２つデバイスの役割が逆転され得ると理解されるであろう。デバイス２１０及び２２０の送信ドライバ回路は、同一である不要はない。
【００１３】
ローカルデバイス２１０は、Ｉ／Ｏ回路２３０を含み、パッド２１２を介して伝送線２４０とインタフェースで接続される。回路２３０は、ドライバ２３２を含み、リモートデバイス２２０との通信のために、伝送線２４０を駆動する。一実施形態において、伝送線２４０は、ローカルデバイス２１０及びリモートデバイス２２０のＩ／Ｏピンを接続する信号ライン（例えば、トレース）である。伝送線２４０は、代わりに、有線又は他の相互接続であってよい。
【００１４】
一実施形態において、ドライバ２３２は、プルアップ要素及びプルダウン要素と同等の回路を有する、ＣＭＯＳ（相補型金属酸化物半導体）構造である。ドライバ２３２のプルアップ及びプルダウンレグのいずれか一方又は両方は、電圧レギュレータを介して対応する電圧レファレンスに接続される。一実施形態において、電圧レギュレータは、プルアップレグにおいて提供される。一実施形態において、電圧レギュレータは、プルダウンレグにおいて提供される。一実施形態において、電圧レギュレータは、プルアップ及びプルダウンレグの両方において提供される。例えば、プルアップレグは、電圧レギュレータ（ＶＲ）２３４を介してＶＤＤに接続されることができ、プルダウンレグは、ＶＲ２３６を介してＶＳＳに接続されることができる。このように、ローカルデバイス２１０による送信のための有効なロジックハイの値は、ＶＤＤ−ＶＶＲ２３４、すなわち、ＶＲ２３４により提供される電圧低下でマイナスされるＶＤＤであり得る。ローカルデバイス２１０による送信のための有効なロジックローの値は、ＶＳＳ＋ＶＶＲ２３６又はＶＲ２３６により提供される電圧上昇でプラスされるＶＳＳであり得る。ＶＲ２３４及びＶＲ２３６により提供される電圧変化は、必ずしも同一ではないものと理解されるであろう。両方の場合において、電圧振幅は、電圧レギュレータなしで等価回路から減らされる。
【００１５】
出力電圧振幅の減少は、レールからレールへスイングする設計と比較して、回路２３０に電力節約を提供できる。ＶＲ２３４が回路２３０に含まれ、ＶＤＤ−ＶＶＲ２３４の出力電圧を提供すると仮定する。ＶＲ２３４がリニア電圧レギュレータである場合、システム２００の設計は、ＶＶＲ２３４によって提供される電圧低下に対して、線形関係で送信電力を低下する。ＶＲ２３４が、スイッチング電圧レギュレータ又はスイッチ回路レギュレータ（例えば、スイッチドキャパシタレギュレータ、スイッチドインダクタレギュレータ）として設計される場合、システム２００の設計は、ＶＶＲ２３４によって提供される電圧低下に対して、ほぼ二次関係で送信電力を減らすことができる。一実施形態において、図４及び５に関して詳しく後述される通り、特定のアイ高さ及び／又はアイ幅目標を維持しつつ、総電力を低減するために求めることができるテストシステムからのトレーニングフローを用いることにより、実際の物理デバイスの製造の後に、一方又は両方の電圧レギュレータの正確な振幅のターゲットは、最適化され得る。
【００１６】
一実施形態において、一方又は両方の電圧レギュレータ２３４及び２３６は、非常に低い面積オーバヘッドで、回路２３０として、同一の半導体ダイ又は集積回路上にローカルに統合され得る。例えば、デバイス設計は、多くの場合、回路２３０において電圧レギュレータの実装に適応するための十分な余白を有する。大量のオンダイデカップリングキャパシタンスを要求することなしに、低オーバヘッド電力を実現することができるリニアレギュレータを設計するための周知の技術がある。一実施形態において、電圧レギュレータ２３４及び２３６の一方又は両方は、同一の半導体基板上ではなく、回路２３０として、同一のパッケージ又は同一のボード上に実装される。電圧レギュレータをオフダイとすることは、より高い設計及び／又は実装コストを課すことになり得る。
【００１７】
（明示的に示されない）一実施形態において、一方又は両方の電圧レギュレータ２３４及び２３６は、バイパス経路を介して選択的にバイパスされ得る。バイパス経路は、電圧レギュレータを通じた電圧レファレンスへの接続又は直接電圧レファレンスへの接続を切り替えるべく、選択的にアクティブにされ得る。このように、例えば、レギュレータへの入力及びレギュレータの出力は、アクティブにされたときに、レギュレータをバイパスする、選択的な（例えば、切替型の）低インピーダンス経路を通じて連結され得る。そのような設計は、複数の異なるタイプのシステムをインタフェースで接続する（例えば、（完全振幅のためにバイパスされる）ＬＰＤＤＲ３及び（低振幅のためにレギュレータをアクティブにする）ＬＰＤＤＲ４の両方をインタフェースで接続する）のに用いられ得る。さらに、信号の送信を駆動する代わりに信号を受信するような、不要な場合には、電圧レギュレータは、スイッチを切られ得る。このように、低電力状態において、電圧レギュレータは、使用されていないときにドライバに対する電力ゲート及び電力遮断を兼用することができ、回路リークを減らすことができる。
【００１８】
図３Ａは、出力信号の高電圧レファレンスに関する振幅を減らすように連結される電圧レギュレータを有するシステムの一実施形態のブロック図である。システム３０２は、システム２００の一実施形態の一例であり得る。送信機３１０は、ローカルデバイスであり、受信機３２０は、リモートデバイスである。送信の目的のために、受信機３２０は、負荷インピーダンスＲ３２２としてシステム３０２に表される。送信機３１０は、ドライバ３３４の制御及びシグナリングを提供し、パッド３５２を介して伝送線３５４上の出力又は送信信号を駆動するプリドライバ３３２を含む。
【００１９】
ドライバ３３４は、プルアップ要素３４２及びプルダウン要素３４４を含む。要素３４４は、ロジックロー信号を生成するべく、伝送線３５４をプルダウンするｎ型（例えば、ＮＭＯＳ）要素である。要素３４２は、ロジックハイ信号を生成するべく、伝送線３５４をプルアップするｐ型（例えば、ＰＭＯＳ）要素である。「ロジックロー」及び「ロジックハイ」は、電圧レベルを指し、デバイス３１０及び３２０間で用いられる通信プロトコル又はシグナリングではないと理解されるであろう。例えば、あるシグナリングスキームにおいて、ロジックローは、「０（ゼロ）」を送信することに対応でき、ロジックハイは、「１」を送信することに対応できる。しかしながら、シグナリングスキームは、反転されてよく、ロジックハイが０（ゼロ）を送信することに対応でき、ロジックローが１を送信することに対応できる。
【００２０】
送信機３１０は、ＶＤＤからＶＤＤＴＸへの送信高電圧レベルをより低くする電圧レギュレータ３６２を含み、ＶＤＤＴＸは、ＶＤＤから電圧レギュレータ３６２の電圧降下を引いたものである。一実施形態において、送信機３１０は、電圧レギュレータ３６２をバイパスすることを可能にするバイパス経路３７２を含む。平滑コンデンサは、電圧レギュレータ３６２により導入され得るノイズをフィルタするべく、ＶＤＤＴＸからＶＳＳへ配置され得る。ドライバ３３４は、相補的な出力要素３４２及び３４４とパッド３５２との間で連結される出力インピーダンス、Ｒｏｎ、Ｒ３４６を含む。システム３０２の設計は、十分に制御されたＲｏｎ及び出力電圧レベルを提供する。さらに、出力電圧レベルは、電圧レギュレータ３６２の出力を調整することにより、調整可能であり得る。
【００２１】
システム３０２は、ＬＰＤＤＲ４低振幅ＶＳＳ終端スキームの実装として用いられ得る。さらに、システム３０２は、例えば、電圧レギュレータ３６２を選択的にバイパスすることにより、ＬＰＤＤＲ３及びＬＰＤＤＲ４の両方を実装し得る。このように、システム３０２は、高性能な組み合わせＬＰＤＤＲ３／４設計をサポートする。一実施形態において、バイパス経路３７２は、電圧レギュレータ３６２の一部であり、又は、電圧レギュレータ３６２により実装され、レギュレータにＶＤＤからＶＤＤＴＸを短絡させることを可能にする。当業者は、システム３０２の設計がパッドキャップ又は送信機３１０の全体的な性能に影響を与えないことを理解するであろう。
【００２２】
ＣＭＯＳバッファの使用は、Ｒｏｎの一定のインピーダンスをパッド３５２に与えることにより、固有の信号インテグリティの利益を提供する。このように、送信機３１０は、伝送線３５４の特性インピーダンスに適合させ、反射に起因する任意の過剰なエネルギーを緩和することができる。しかしながら、電圧レギュレータ３６２のターゲット電圧を調整することにより、システム３０２は、所望の振幅又は共通モード電圧を実現するべく、受信機３２０に提示される振幅を調整できる。結果として、システム３０２は、Ｉ／Ｏバッファ振幅及びＲｏｎに対する独立制御を提供する。
【００２３】
図３Ｂは、出力信号の低電圧レファレンスに関する振幅を減らすように連結される電圧レギュレータを有するシステムの一実施形態のブロック図である。システム３０４は、システム２００の一実施形態の一例であり得る。送信機３１０は、ローカルデバイスであり、受信機３２０は、リモートデバイスである。送信の目的のために、受信機３２０は、負荷インピーダンスＲ３２２としてシステム３０４内で表され、特定の実施態様により、ＶＤＤ、共通モード電圧又は接地に終端できる。送信機３１０は、ドライバ３３４のための制御及びシグナリングを提供し、パッド３５２を介して伝送線３５４上の出力又は送信信号を駆動するプリドライバ３３２を含む。ドライバ３３４は、プルアップ要素３４２及びプルダウン要素３４４を含む。要素３４４は、ロジックロー信号を生成するべく、伝送線３５４をプルダウンするｎ型（例えば、ＮＭＯＳ）要素である。要素３４２は、ロジックハイ信号を生成するべく、伝送線３５４をプルアップするｐ型（例えば、ＰＭＯＳ）要素である。
【００２４】
送信機３１０は、送信低電圧レベルをＶＳＳからＶＳＳＴＸへ引き上げる電圧レギュレータ３６４を含み、ＶＳＳＴＸは、ＶＳＳに電圧レギュレータ３６４の電圧をプラスしたものである。一実施形態において、送信機３１０は、電圧レギュレータ３６４をバイパスすることを可能とするバイパス経路３７４を含む。平滑コンデンサは、電圧レギュレータ３６４により導入され得るノイズをフィルタするべく、ＶＳＳＴＸからＶＳＳ（又は、環境に依存してＶＤＤ）に配置される。ドライバ３３４は、相補的な出力要素３４２及び３４４とパッド３５２との間に連結される出力インピーダンス、Ｒｏｎ、Ｒ３４６を含む。システム３０４の設計は、十分に制御されたＲｏｎ及び出力電圧レベルを提供する。さらに、出力電圧レベルは、電圧レギュレータ３６４の出力を調整することにより調整可能となり得る。
【００２５】
図３Ｃは、出力信号の低電圧レファレンス及び高電圧レファレンスの両方に関する振幅を減らすように連結される電圧レギュレータを有するシステムの一実施形態のブロック図である。システム３０６は、システム２００の一実施形態の一例であり得る。送信機３１０は、ローカルデバイスであり、受信機３２０は、リモートデバイスである。送信の目的のために、受信機３２０は、負荷インピーダンスＲ３２２としてシステム３０６において表され、共通モード電圧又はＶＤＤに終端できる。送信機３１０は、ドライバ３３４の制御及びシグナリングを提供し、パッド３５２を介して伝送線３５４上の出力又は送信信号を駆動するプリドライバ３３２を含む。ドライバ３３４は、プルアップ要素３４２及びプルダウン要素３４４を含む。要素３４４は、ロジックロー信号を生成するべく、伝送線３５４をプルダウンするｎ型（例えば、ＮＭＯＳ）要素である。要素３４２は、ロジックハイ信号を生成するべく、伝送線３５４をプルアップするｐ型（例えば、ＰＭＯＳ）要素である。
【００２６】
送信機３１０は、ＶＤＤからＶＤＤＴＸに送信高電圧レベルをより低くする電圧レギュレータ３６６を含み、ＶＤＤＴＸは、ＶＤＤから電圧レギュレータ３６６の電圧降下をマイナスしたものである。一実施形態において、送信機３１０は、電圧レギュレータ３６６をバイパスするバイパス経路（明示的に示されない）を含む。送信機３１０は、送信低電圧レベルをＶＳＳからＶＳＳＴＸに引き上げる電圧レギュレータ３６８も含み、ＶＳＳＴＸは、ＶＳＳに電圧レギュレータ３６８の電圧をプラスしたものである。一実施形態において、送信機３１０は、電圧レギュレータ３６８をバイパスするバイパス経路を含む（明示的に示されない）。キャパシタは、出力信号のノイズをフィルタするべく、ＶＤＤＴＸからＶＳＳＴＸの間に配置され得る。ドライバ３３４は、出力インピーダンスを含むように明示的に示されていないが、出力インピーダンスが提供され得る。ドライバ３３４の出力電圧レベルは、高電圧及び低電圧の両方に関して調整され得る。
【００２７】
システム３０６は、ＬＰＤＤＲ３出力ドライバと同様にＷＩＤＥＩＯ出力ドライバの実装として用いられることができ、振幅がＶＤＤ／２を基準にする任意のＩ／Ｏに適用可能である。ＷＩＤＥＩＯを用いて、周知の設計は、パッド３５２を全レール（ＶＳＳからＶＤＤ）にスイング（ｓｗｉｎｇ）する。ＬＰＤＤＲ３を用いて、受信機は、ＶＤＤ／２の共通モードを予測する。ドライバは、ＣＶ２Ｆ（ここで、Ｃはキャパシタンスであり、Ｖは電圧であり、Ｆは信号の周波数である）に等しい電力を消費する。ＪＥＤＥＣによる規格は、ＬＰＤＤＲ３についての仕様及びＷＩＤＥＩＯについての提案された仕様のように、必要な許容範囲内である、およそ０．２＊ＶＤＤから０．８＊ＶＤＤまでのパッド振幅（ｐａｄ  ｓｗｉｎｇ）を可能にする。しかしながら、周知の設計は、完全なレールをスイングする。電圧レギュレータ３６６及び３６８がＶＤＤの２０％に設定された場合、０からＶＤＤまでスイングするのと比較して４０％の電力消費量を減らしつつ、出力振幅は、さらに規格に準拠する。あるいは、電圧レギュレータ３６６及び３６８は、異なる値に設定されることができるが、必ずしも等しい電圧ステップに設定される必要はない。電圧レギュレータ３６６及び３６８が受信機３２０についてＶＤＤ／２の共通モードを維持するべく、対称的に動作する（例えば、等しい量で電圧振幅を調整する）ように構成され得ると理解されるであろう。
【００２８】
ＷＩＤＥＩＯの実装において、受信回路は、一般に、シンプルなインバータとして実装される。このように、リーク電力消費は、パッド３５２が完全なレールをスイングしないときに、飛躍的に向上する。アイドル期間の間、パッド３５２を電圧レファレンスレール（ＶＤＤ又はＶＳＳ）に引っ張るバイパス経路の使用は、リーク電力消費を減らすことができる。ＣＶ２Ｆ電力が影響を及ぼす高アクティビティ期間の間、システム３０６は、省電力化するべく、出力電圧振幅を落とすように調整できる。リーク電力が影響を及ぼすアイドル期間の間、システム３０６は、パッド３５２を完全なレールでスイングさせるように、電圧レギュレータをバイパスして、リークを減らす又は取り除く。一実施形態において、バイパス経路は、アイドル期間の間、パッド３５２をＶＤＤ／ＶＳＳに引き寄せる弱プルアップ／プルダウンパスとして実装され得る。概して、バイパス経路は、電圧レギュレータオフセットを有する代わりに送信電圧を基準電圧に等しくする低インピーダンスパス、又は、高インピーダンスパス（例えば、電力ゲート）のいずれかとして実装され得る。
【００２９】
図３Ａ、３Ｂ又は３Ｃのいずれか任意の実施形態において、テストシステムは、（例えば、デバイスインフィールドの動作を調整する）特定の製造デバイスに基づいて出力電圧振幅をプログラムするようにさらに追加され得る。このように、ＶＳＳＴＸ及び／又はＶＤＤＴｘの正確なターゲット値は、電力のアイ高さ及び／又はアイ幅の評価に基づいて、テストシステムにより調整され得る。ＶＳＳＴＸ及びＶＤＤＴＸの非対称値は、さらに電力を減らししつつ、システムにハイ側及びロー側電圧マージンを等しくさせることが可能となり得る。そのような技術は、さらに後述される。
【００３０】
図４は、出力電圧振幅を制御するべく、テストインシステムを提供するテストシステムを有するメモリサブシステムの一実施形態のブロック図である。特定の出力電圧振幅は、アイ高さ及び／又はアイ幅と総電力との間のトレードオフを決定するべく、動作中の特定のデバイスのために算出され得る。メモリサブシステム４００が具体的に示される一方、インターデバイス通信を利用する他の電子デバイスサブシステムが等しく用いられ得ると理解されるであろう。メモリサブシステム４００は、メモリデバイス４１０、テストシステム４２０、パラメータ調整ロジック４３０、測定ロジック４４０及び探索ロジック４５０を含むことができる。そのような機能的なロジックは、ハードウェア、ソフトウェア、ファームウェア又は組み合わせを指す。機能的なロジックはまた、ＳｏＣ（システムオンチップ）内に直接的に実装されることができ、又は離れて設けられて別のＩ／Ｏインタフェースを介して通信できる。
【００３１】
メモリデバイス４１０は、メモリサブシステムにおける１又は複数のストレージデバイスを表す。テストシステム４２０は、メモリデバイス４１０と通信することに関して、どのようにＩ／Ｏ動作パラメータを設定するかを決定するべく、メモリデバイス４１０と通信のテストを提供する。他のＩ／Ｏ動作パラメータの間で、テストシステム４２０は、特定のメモリデバイス４１０（又は、送信デバイスから他の受信デバイス）に対する出力の電圧振幅を減らするべく、特定の電圧レギュレータ設定を決定できる。一実施形態において、テストシステム４２０は、テストを実行するループを表すテストループ４２２を含む。特に、一実施形態において、テスト及び測定は、どのようにメモリデバイス４１０が様々な条件の下で実行するかを決定するべく、ループ４２２において反復的に実行される。一実施形態において、テストシステム４２０は、異なるパラメータ設定について多数の測定に基づいて、メモリデバイス４１０の性能（例えば、最悪の場合の性能）を推定するために用いられる推定ロジック（明示的に示されない）を含む。一実施形態において、テストシステム４２０は、テスト結果において、ノイズを減らす又は補償するべく複数のテスト結果を互いに関連付けるのに用いられる相関ロジック（具体的に示されない）を含む。
【００３２】
パラメータ調整ロジック４３０は、性能パラメータを変更するロジックを表す。一実施形態において、ロジック４３０は、電圧レギュレータ値を調整する、又はメモリデバイス４１０に対する電圧レファレンスを調整するロジックを表す。電圧レギュレータは、制御ロジックに応答して出力電圧振幅を調整するべく、可変電圧を提供する可変出力回路を含み得る。一実施形態において、ロジック４３０は、１又は複数のレイテンシパラメータを調整するロジックを表す。例えば、ロジック４３０は、Ｒｏｎ（出力インピーダンス）、Ｒｏｄｔ（オンダイターミネーションインピーダンス）、スルーレート、等化、データストローブ間に集中するタイミング、周波数、又は、他の電気パラメータのような電気パラメータを調整し得る。一実施形態において、ロジック４３０は、１又は複数の周波数パラメータを調整するロジックを表す。例えば、ロジック４３０は、上記の任意のレイテンシパラメータ又は他のタイミングパラメータ、ターンアラウンドタイム又は他のＩ／Ｏパラメータに関連するパラメータを調整し得る。レイテンシ及び／又は周波数は、電圧レギュレータの設定に影響を与え得る。
【００３３】
一実施形態において、パラメータ調整ロジック４３０は、メモリコントローラの一部であり、遅延を制御するメモリコントローラ内の構成設定に影響を与える。一実施形態において、ロジック４３０は、メモリコントローラの近くのテストエンジンのような、メモリコントローラの外側に存在する。一実施形態において、ロジック４３０は、設定オプションを設定することによるといったように、メモリコントローラにメモリデバイス自身における設定を調整させる。一実施形態において、パラメータ調整ロジック４３０は、メモリサブシステムが動作する周波数を細かい粒度ステップサイズで調整できる。テストシステム４２０は、テストに基づいて、メモリサブシステム４００に固有の動作設定を決定する。メモリサブシステム４００において、出力ドライバは、メモリコントローラ内に存在し、本明細書に記載された任意の実施形態に従って電圧振幅を調整する（複数の）電圧レギュレータを含む。
【００３４】
測定ロジック４４０は、性能の１又は複数の指標を測定するロジックを表す。例えば、ロジック４４０は、信号のアイ幅、信号のアイ高さ又は両方を測定できる。一実施形態において、ロジック４４０は、０度又は９０度以外の角度で測定することにより、アイ高さ／アイ幅の２次元バージョンを測定する。一実施形態において、ロジック４４０は、メモリサブシステム４００による電力消費を測定する。設定は、測定ロジック４４０の測定の粒度に従ってパラメータ調整ロジック４３０により調整される（すなわち、検出可能な違いを生じるのに十分なパラメータ設定を変更する）と理解されるであろう。探索ロジック４５０は、メモリデバイス４１０のＩ／Ｏにどの設定を使用するかを測定値から決定するロジックを表す。一実施形態において、測定ロジック４４０は、テスト対象の特定のメモリサブシステム４００について、１又は複数の代表的な性能曲線を生成するために用いられる。代表的な曲線に基づいて、探索ロジック４５０は、他のために（基準又は設定により）必要な性能を少なくとも維持しつつ、少なくとも１つパラメータについて、より良好な性能を満たすために、どの設定を使用するかを決定するべく、探索機能を実行できる。探索ロジック４５０は、ｎ次元探索ロジック、（ｎ１次元探索を実行する）１次元探索ロジック、線形適合探索ロジック、二次適合探索ロジック、最急降下探索ロジック、曲線適合探索ロジック又はその他を含むことができる。ｎは、探索するための独立パラメータの数を示す整数を表すと理解されるであろう。探索ロジック４５０は、再現性ノイズを減らすこと又は最悪の場合の条件を推定することのいずれかと一緒に、複数の測定を組み合わせることもできる。一実施形態において、管理者は、どの判断（Ｉ／Ｏ電力、Ｉ／Ｏ周波数又はＩ／Ｏレイテンシ）がメモリサブシステム４００のシステム配備にとって最も顕著な特性であるかを決定し、その特定のターゲット特性を改善するテスト動作を行うことができる。
【００３５】
Ｉ／Ｏ電力は、デバイス間の通信を送るのに用いられる電力を指し、多くの電子デバイスにおける電力消費のかなりの量を占める。Ｉ／Ｏレイテンシは、アクセストランザクションのために、メモリデバイスにアクセスするのに要する時間に影響を与える。より低いＩ／Ｏレイテンシは、より速いアクセスをもたらすことができ、このため、より速いデータの取得に起因してシステムの性能を向上させる。Ｉ／Ｏ周波数は、アクセストランザクションのために、メモリデバイスにアクセスするのに要する時間に影響を与える。より高いＩ／Ｏ周波数は、より高い帯域幅をもたらすことができ、このため、より速いデータの取得に起因してシステムの性能を向上させる。より高い帯域幅は、所与の期間内により多くの動作を可能とし、データにより制限されるシステムがより高い性能で動作することを可能とすることができる。Ｉ／Ｏがアクティブである時間を減少させ、Ｉ／Ｏが低電力状態である時間を増大させることにより、電力を減らすこともできる。
【００３６】
現在、Ｉ／Ｏ電力、Ｉ／Ｏレイテンシ及びＩ／Ｏ周波数に関するデバイスの性能は、特定のＤＰＭ（ｄｅｆｅｃｔ  ｐｅｒ  ｍｉｌｌｉｏｎ）レベルにおける機能を保証する固定値設定により制御されているが、個々の、特定のデバイスについて、最低限可能な動作Ｉ／Ｏレイテンシを実現しない。一実施形態において、本明細書中で説明されるように、テストシステムは、ＤＰＭ目標をさらに維持しつつ、特定のデバイスについて動作電力、レイテンシ及び／又は周波数を設定できる設定を実証的にテスト及び決定する。各設定は、電圧レギュレータが低減された出力振幅を提供するために設定すべきレベルにより影響を与え又は影響を受ける。テストシステム４２０は、通信の異なるメトリックについて所望の性能を実現しつつ、どの設定を電圧レギュレータに使用するかを実証的にテストする。
【００３７】
任意のターゲットＩ／Ｏ性能特性（例えば、Ｉ／Ｏ電力、Ｉ／Ｏレイテンシ、Ｉ／Ｏ周波数）について、テストシステムは、ターゲット性能特性に影響を与える任意の数のＩ／Ｏ回路パラメータを調整できる。テストシステムは、例えば、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ（位相ロックループ））回路における分数−Ｎ分周器を用いることにより周波数を調整でき、分数−Ｎ分周器は、全体として、コンピューティングデバイスの代わりに、メモリサブシステムの周波数のみを調整できる。メモリサブシステム周波数を調整する他の方法はまた、オーバークロックシステムの当業者により理解されるであろう。テストシステムは、次に、各設定にわたって１又は複数の動作マージン（例えば、タイミング、最大周波数及び／又は電圧）を測定する。テストシステムは、ターゲット性能特性の性能を改善しつつ、最小限の要件（例えば、デバイスにＤＰＭ要件を満たすことを可能とする設定）を維持する設定を識別するべく、測定値に基づいて探索を実行する。テストシステムの動作は、システムを「最適化する」と言える。「最適化する」とは、必ずしも絶対的に可能な最良な性能を指すものでないと理解されるであろう。代わりに、最適化することは、特定の条件に関する、若しくは、特定の環境における若しくは特定の制約内における性能を改善すること、又は、最大化することの指すことができる。
【００３８】
上記の例により提供されるように、テストは、関心のある１又は複数の性能パラメータの観点からメモリデバイスにストレスを与える。他の性能パラメータは、テストシステムにより評価され得ると理解されるであろう。ある観点から、メモリデバイス及びメモリサブシステム（又は他のサブシステム）は、Ｉ／Ｏに関するメモリサブシステム及びメモリデバイスに適用可能な仕様又は規格を超えてサブシステムが動作され得るか否かを決定するべく、具体的にテストされたインシステムである。テストは、外部の試験機器を必要とせずに、システムそれ自体のみに基づいて実行され得る。
【００３９】
テストに関して、本明細書で言及されるようなテストシステムは、（例えば、共有ダイスペース上、ＳｏＣ（システムオンチップ）上の）メモリコントローラに及び／又はメモリコントローラの近くに位置付けられるハードウェア要素、又は、そのＩ／Ｏ性能が、出力振幅を減らすために電圧レギュレータで制御されるべき他のターゲットデバイスを含む。テストシステムは、Ｉ／Ｏに誘発された電源ノイズ、符号間干渉（ＩＳＩ（ｉｎｔｅｒ−ｓｙｍｂｏｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ））、信号クロストーク及び／又は他の条件をもたらすＩ／Ｏ（入力／出力）の正確な組み合わせを作成する。これらの効果のいずれかは、各Ｉ／Ｏレーン上のデータ、各コマンドレーン上のパターン、及び／又は、どのようにデータ信号が複数のレーンにわたって互いに位置合されるかを正確に制御することにより作成され得る。
【００４０】
図５は、信号振幅を制御する電圧レギュレーションを有するメモリコントローラ及びメモリデバイス通信サブシステムの一実施形態のブロック図である。一実施形態において、システム５００は、メモリコントローラ５３０及びメモリデバイス５５０を含むメモリサブシステムを有する。システム５００は、製造システム又はメモリデバイス５５０が消費者によって用いられるように配置されるシステムを表す。システム５００は、ホストプロセッサ５０２が存在するハードウェアプラットフォーム（明示的には示されない）と、メモリコントローラ５３０及びメモリデバイス５５０を含むメモリサブシステムとを含む。ＢＩＯＳ（基本入出力システム）５２０又はメモリサブシステムを含むシステムを初期化するための等価ファームウェアもまた、ハードウェアプラットフォーム上に存在する。
【００４１】
ホストプロセッサ５０２は、特に、ホストオペレーティングシステム（ＯＳ）５１０を実行するものである。ホストＯＳ５１０は、一般に、ランタイム中のシステム５００の動作制御を提供する。ホストＯＳ５１０は、システム５００とインタラクションすることをユーザに可能にするべく、ソフトウェアをハードウェアに、及び、ハードウェアをソフトウェアに接続するインタフェースに提供する。ＢＩＯＳ５２０は、ホストＯＳ５１０がロードされるまで、システム５００を介して起動制御を提供する。
【００４２】
ホストＯＳ５１０は、データの読み出し及び／又は書き込みのために、メモリデバイス５５０へのアクセスのためのメモリアクセス要求をメモリコントローラ５３０に提供する。同様に、ＢＩＯＳ５２０は、メモリアクセス要求をメモリコントローラ５３０に提供できる。メモリコントローラ５３０は、データアクセス要求に応答してメモリデバイス５５０にアクセスする。一実施形態において、テストエンジン５４０は、メモリデバイス５５０へ送るべく、メモリコントローラ５３０へのデータアクセス要求及び／又はアクセストランザクションを生成する。一実施形態において、テストエンジン５４０は、テストデータをメモリデバイス５５０へ直接提供する。
【００４３】
一実施形態において、ＢＩＯＳ５２０は、テストプログラム５２２を介してテストを開始し、メモリコントローラ５３０を介したメモリデバイス５５０との通信をテストするべく、テストデータ５４２を生成するテストエンジン５４０にアクセスする。一実施形態において、テストデータ５４２は、異なるパラメータ設定の下でメモリデバイス５５０の性能を識別することに用いられるデータのような、メモリデバイス５５０のテストを監視している間に格納されたデータを表す。メモリデバイスの性能を識別することに応答して、システム５００は、メモリデバイス５５０のＩ／Ｏのための動作パラメータを動的に設定できる。動作パラメータを動的に設定することは、全てのデバイスに一般に適用可能な基準の又はデフォルトの設定を用いるのではなく、特定のデバイスに従ってシステムに性能を設定させることを可能にする。このように、特定のシステムは、最悪の場合に想定されるシステムの性能に限定されない。
【００４４】
一実施形態において、設定５５２は、ＴＸ／ＲＸ５５４のＩ／Ｏ設定を格納するレジスタ又は他の設定メカニズムのようなメモリデバイス５５０内のメカニズムを表す。ＴＸ／ＲＸ５５４は、メモリデバイス５５０のＩ／Ｏ性能を制御するメモリデバイス５５０の送受信回路を表す。ＶＲ５３６は、ＴＸ／ＲＸ５５４の出力振幅を制御するのに用いられる１又は複数の電圧レギュレータを表す。一実施形態において、設定５３２は、ＴＸ／ＲＸ５３４のＩ／Ｏ設定を格納するメモリコントローラ５３０におけるメカニズムを表す。ＴＸ／ＲＸ５３４は、メモリデバイス５５０に対するＩ／Ｏ性能を制御するメモリコントローラ５３０の送受信回路を表す。設定５３２は、ＴＸ／ＲＸ５３４の出力振幅を調整するべく、ＶＲ５３６の設定を格納することもできる。他のコンポーネントは、ＴＸ／ＲＸ回路を介してメモリデバイス５５０に接続されることもでき、同様の設定メカニズムを有すると理解されるであろう。
【００４５】
設定５３２及び５２２は、送受信機能のための設定を含むことができる。例えば、様々な設定は、タイミング、電力、出力電圧レベル、電圧レギュレータレベル、出力インピーダンス、スルーレート又は他の送信パラメータを制御することに適用され得る。受信側において、オンダイターミネーション（ＯＤＴ）、増幅器利得、等化及び他の受信機パラメータは、様々な設定により制御され得る。テストエンジン５４０は、送受信パラメータの様々な異なる設定でテストを実行し、測定結果を作成し、システムの動作マージン（例えば、必要な最小限の性能と比較して、どのようにシステムが実行するか）を決定することができる。動作マージンは、例えば、様々な性能特性について最小の閾値（一実施形態においてガードバンドを含む）を有することにより決定され得る。このように、動作マージンを決定することは、閾値と比較して実際の性能を決定することを含む。閾値は、異なる動作電圧、温度又はテストにおける複数の測定に基づいて動的に計算され、最悪の場合の条件に対して推定し得る。さらに、１又は複数の閾値は、テストされる異なる動作マージンのそれぞれについて異なり得る。
【００４６】
一実施形態において、システム５００は、設定５３２及び５２２が、Ｉ／Ｏ電力の使用に影響を与えるＩ／Ｏ回路パラメータを変更するための機能を少なくとも含む場合において、Ｉ／Ｏ電力を減らすように構成される。パラメータの例では、限定はされないが、終端値、バイアス、スルーレート、ドライバ振幅、ドライバインピーダンス及び（ＶＲ５３６の設定を含む）動作電圧を含む。そのような実施形態において、テストエンジン５４０は、最悪の場合の刺激（ｓｔｉｍｕｌｕｓ）に対して周知の相関関係があるもののＩ／Ｏを刺激（ｓｔｉｍｕｌａｔｅ）するテストコンテンツを生成する。テストエンジン５４０は、様々な回路設定について、動作電圧及び／又はタイミングマージンを測定する。テストエンジン５４０は、次に、測定された回路パラメータマージンデータを（例えば、本明細書中で説明されるような探索機能により）分析し、テストされ及び測定されたパラメータ及び設定について規定された製品のＤＰＭ要件をさらに維持する最も低い動作Ｉ／Ｏ電力を決定する。
【００４７】
一実施形態において、システム５００は、設定５３２及び５２２が、Ｉ／Ｏ周波数に影響を与えるＩ／Ｏ回路パラメータを変更するための機能を少なくとも含む場合において、Ｉ／Ｏ周波数が高まるように構成される。パラメータの例では、限定はされないが、終端値、バイアス、スルーレート、電流モードドライバ及び（ＶＲ５３６の設定を含む）動作電圧を含む。周波数パラメータは、限定はされないが、ＤＬＬ（ｄｅｌａｙ  ｌｏｃｋｅｄ  ｌｏｏｐｓ（遅延ロックループ））、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐｓ（位相ロックループ））及び／又はクロックチップを含むことができるコンポーネントにより影響を受け得る。そのような実施形態において、テストエンジン５４０は、最悪の場合の刺激に対して周知の相関関係があるもののＩ／Ｏを刺激するテストコンテンツを生成する。テストエンジン５４０は、様々な回路設定について、動作電圧、動作周波数及び／又はタイミングマージンを測定する。テストエンジン５４０は、次に、測定された回路パラメータマージンデータを（例えば、探索機能により）分析し、テストされ及び測定されたパラメータ並びに設定について規定された製品のＤＰＭ要件をさらに維持する最も高い動作Ｉ／Ｏ周波数を決定する。
【００４８】
一実施形態において、システム５００は、設定５３２及び５２２が、Ｉ／Ｏレイテンシに影響を与えるＩ／Ｏ回路パラメータを変更するための機能を少なくとも含む場合において、Ｉ／Ｏレイテンシを減らすように構成される。パラメータの例では、限定はされないが、ターンアラウンド値、ＦＩＦＯ（ｆｉｒｓｔ−ｉｎ、  ｆｉｒｓｔ−ｏｕｔ（ファーストイン、ファーストアウト））バッファポインタ、ラウンドトリップレイテンシカウンタ、終端値、バイアス、スルーレート及び／又は電流モードドライバを含む。そのような実施形態において、テストエンジン５４０は、最悪の場合の刺激に対して周知の相関関係があるもののＩ／Ｏを刺激するテストコンテンツを生成する。テストエンジン５４０は、様々な回路設定について動作電圧及び／又はタイミングマージンを測定する。テストエンジン５４０は、次に、測定回路パラメータマージンデータを（例えば、本明細書中で説明されるよう探索機能により）分析し、テストされ及び測定されたパラメータ並びに設定について規定された製品のＤＰＭ要件をさらに維持する最も低い動作Ｉ／Ｏレイテンシを決定する。
【００４９】
これまでに多くの又は全ての動作パラメータが動作について静的な値に設定されると理解されるであろう。対照的に、本明細書中で説明されるように、テストエンジン５４０は、システム５００の性能を向上させるパラメータ設定をテストし、測定する。テストエンジン５４０は、多くの周知の探索技術のうち何れか１つ又は複数を含むことができる探索機能を実行する。例えば、二次適合、線形適合、ｎ次元探索、ｎ１次元探索、遺伝的探索、最急降下、曲線適合若しくは他の技術又はいくつかの組み合わせが用いられ得る。探索の次元は、パラメータの設定の操作に依存する。一実施形態において、探索のｎ次元は、送信及び受信動作の両方に影響を与えるＮ個のパラメータを含む。一実施形態において、ｎ次元は、Ｘ個の送信パラメータをＹ個の受信機パラメータで掛けたものを含み、Ｎは、テストするＸ及びＹパラメータのユニークな組み合わせに等しい。テストエンジン５４０は、テストを行い、動作マージンを測定し、信頼性をテストし、パラメータを調整し、繰り返す。
【００５０】
図６Ａは、マルチレグプルアップインピーダンス回路の一実施形態のブロック図である。一実施形態において、出力ドライバは、異なる数のプルアップ回路又はプルアップシステムのレグにおける切り替えの使用により、異なるプルアップインピーダンスを実現する。プルアップ回路６０２は、Ｎ個のスイッチ、６１０−０から６１０―Ｎ、及び対応する数の抵抗器、Ｒ６２０−０からＲ６２０―Ｎを含む。スイッチ６１０―ｎ及び抵抗器Ｒ６２０―ｎの各組み合わせは、プルアップ回路６０２のレグである。プリドライバ６３０は、所望のインピーダンスを作成するべく、オンに切り替えるためのレグの数を選択できる。一実施形態において、各抵抗器は、ほぼ同等サイズ（例えば、プロセスの相違を除いて同一）であり、所望の数の抵抗器が所望のインピーダンスを与えるために並列にオンされる。代替的実施形態において、抵抗器のうち１もしくは複数は、異なる値を有し、所望の出力インピーダンスを調整するべく、選択的に組み合わせられる。全てのプルアップレグは、パッド６４０に対して並列に接続され、プルアップ回路６０２の出力ポイントを表すと理解されるであろう。示されるように、全てのプルアップレグは、ＶＲ６７０を介して、ＶＤＤに連結されることができ、ＶＤＤからより低い値へ低下する最大出力電圧を調整する電圧調整コンポーネントを表す。ＶＲ６７０は、回路６０２が統合される特定のデバイスに固有の出力の調整を可能するように可変であり得る。
【００５１】
図６Ｂは、マルチレグプルダウンインピーダンス回路の一実施形態のブロック図である。一実施形態において、出力ドライバは、異なる数のプルダウン回路又はプルダウンシステムのレグにおける切り替えの使用により、異なるプルダウンインピーダンスを実現する。プルダウン回路６０４は、Ｍ個のスイッチ、６６０−０から６６０−Ｍ、及び、対応する数の抵抗器、Ｒ６５０−０からＲ６５０−Ｍを含む。スイッチ６６０―ｍ及び抵抗器Ｒ６５０−ｎの各組み合わせは、プルダウン回路６０４のレグである。一実施形態において、Ｍは、Ｎと同じ数である。一実施形態において、異なる数のプルアップレグ及びプルダウンレグがある。示されるように、全てのプルダウンレグは、ＶＲ６８０を介してＶＳＳに連結されることができ、ＶＳＳからより高い値へ上昇する最小出力電圧を調整する電圧調整コンポーネントを表す。ＶＲ６８０は、回路６０４が統合される特定のデバイスに固有の出力の調整を可能とするように可変であり得る。
【００５２】
プリドライバ６３０は、所望のインピーダンスを生成するべく、オンに切り替えるレグの数を選択できる。一実施形態において、各抵抗器は、ほぼ同等のサイズ（例えば、プロセスの相違を除いて同一）であり、所望の数の抵抗器が所望のインピーダンスを与えるのに並行して電源が入れられている。代替的実施形態において、抵抗器のうち１もしくは複数は、異なる値を有し、所望の出力インピーダンスを調整するべく、選択的に組み合わせられる。個々のプルダウン抵抗器は、個々のプルアップ抵抗器と同じ値であってもよく、又は同じ値でなくてもよい。全てのプルダウンレグは、パッド６４０に対して並列に接続され、プルダウン回路６０４の出力ポイントを表すと理解されるであろう。
【００５３】
プルアップ回路６０２及びプルダウン回路６０４は、パッド６４０に接続されることも理解される。異なるインピーダンスを実現する従来の方法は、プルダウン回路６０４又はプルアップ回路６０２のいずれか又は両方により多くのレグを追加することを含んでいた。しかしながら、より多くのレグを追加することは、パッド容量（一般に、パッドキャップ又はＣパッドと称される）を増大させる。寄生的なパッドキャップ値を増大させることは、タイミング及び帯域幅性能に悪影響を与え得る。さらに、より多くのレグを追加することは、プリドライバ６３０内に、より多くの回路／ロジックを必要とし、より多くの電力を必要とする。より多くのロー側のレグ又はプルダウンレグを追加する代わりに、所望の出力インピーダンスを実現するべく、プリドライバ６３０は、ハイ側及びロー側のレグの比率を選択的に切り替える。このように、異なる出力インピーダンスの設定は、システム内のレグの数を増加させることなしに実現でき、つまり、パッドキャップが変わらず、タイミング性能が維持され得る。
【００５４】
オンに切り替えるプルアップレグ及び／又はプルダウンレグの数は、システム設計及び所望の出力インピーダンスに依存すると理解されるであろう。オンに切り替えられる多数のプルアップレグは、ロジックローとロジックハイとで異なる。一実施形態において、単に他のハイ側のレグ及びロー側のレグが１と０との間、又は、ロジックローとロジックハイと間を区別するべく、ドライバが伝送線を駆動する全時間の間、オン及びオフに切り替えられて、ある数のプルアップレグは、オンにされ得る。このように、プリドライバは、有効な出力インピーダンスを生成するべく、ハイ側及びロー側のレグの比率をオンに切り替えることができる。一実施形態において、選択された比率は、ロジックハイのための有効な出力インピーダンスと同じになるようにロジックローのための有効な出力インピーダンスを生じさせる比率である。特定の有効な出力インピーダンスは、出力電圧振幅の出力閾値を設定するために、ＶＲ６７０及び／又はＶＲ６８０に使用される値に影響を与えることができる。
【００５５】
図７は、低減された電圧振幅で信号を出力するための処理の一実施形態のフロー図である。一実施形態において、ホストプラットフォームのコンポーネントは、伝送線を介して他のコンポーネントに送信するべく、信号を生成する、７０２。コンポーネントは、トレース又はワイヤのような、伝送線を介してインタフェースで接続する。送信のための信号を有するコンポーネントは、信号交換の目的の送信機であり、その送信機が信号を送信するコンポーネントは、信号交換の目的の受信機である。一実施形態において、送信機は、生成された信号を、伝送線インタフェース回路であり得る又は含み得るそのシリアル出力部分又はトランシーバへ提供する、７０４。伝送線インタフェースは、伝送線上の信号を駆動するドライバを含む。ドライバは、ロジックハイ及びロジックローに伝送線を駆動して、信号を受信機に提供する。
【００５６】
伝送線インタフェース回路は、プルアップレグ若しくはプルダウンレグに、又は、プルアップ及びプルダウンレグの両方に電圧レギュレータを含む。一実施形態において、（複数の）電圧レギュレータは、選択的にイネーブルにされ、例えば、ドライバで出力を駆動することのみイネーブルにされる。（複数の）電圧レギュレータがイネーブルにされることを必要とする場合、伝送線インタフェース回路は、電圧レギュレータをイネーブルにする、７０６。
【００５７】
伝送線インタフェース回路は、伝送線を介して受信機に送信するビットを決定するべく、信号を処理する、７０８。ドライバがロジックハイを駆動する場合、「ハイ」分岐７１０、伝送線インタフェース回路は、プルアップ要素を用いて伝送線を最大送信電圧にプルアップする、７１２。最大送信電圧は、典型的には、従来の回路におけるＶＤＤであり、プルアップ要素とＶＤＤとの間の電圧レギュレータにより低減され得る。ドライバがロジックローを駆動する場合、「ロー」分岐７１０、伝送線インタフェース回路は、プルダウン要素を用いて伝送線を最小送信電圧にプルダウンする、７１４。最小送信電圧は、典型的には、従来の回路におけるＶＳＳであり、プルダウン要素とＶＳＳとの間の電圧レギュレータにより調整され得る。
【００５８】
ロジックハイ又はロジックローであろうとなかろうと、ビットを駆動した後、伝送線インタフェース回路は、最後のビットが送信されたかどうかを決定できる、７１８。最後のビットが送信されていない場合、７１６「いいえ」分岐、伝送線インタフェース回路は、次のビットを処理し、７０８、出力処理を繰り返す。最後のビットが送信された場合、「はい」分岐７１６、伝送線インタフェース回路は、受信又はアイドリング状態のために電圧レギュレータを任意にバイパス及び／又はディセーブルする、７１８。
【００５９】
図８は、可能な値の包括的な探索を用いて通信設定を実証的にテストし、決定するための処理の一実施形態のフロー図である。メモリサブシステムの例が提供される一方、コンポーネントが通信を交換する他のサブシステムは、メモリサブシステムの代わりに用いられ得ると理解されるであろう。このように、メモリサブシステムは、専ら、複数のデバイスが互いに通信するシステムの一例であり、電圧レギュレータは、出力又は送信電圧振幅を制御することに用いられ得る。製造者は、ホストハードウェアプラットフォーム及びプラットフォーム上のメモリサブシステムを含むデバイスを製造する、８０２。同じ又は異なるエンティティ（製造者又はエンドユーザのいずれか）は、次に、１つ又は複数のメモリデバイスをデバイスのメモリサブシステムに接続する、８０４。（例えば、メモリコントローラのような）プラットフォーム上の１又は複数のコンポーネントは、メモリデバイスに対してＩ／Ｏ動作を実行するであろう。
【００６０】
テストエンジン又はテストシステムは、どの設定をＩ／Ｏ回路に使用するかを決定するべく、（複数の）メモリデバイスインシステムをストレステストにかけるテストプログラムを実行する。テストシステムは、ターゲット性能特性（例えば、電力、タイミング）に関連するＩ／Ｏ回路パラメータを識別する、８０６。テストは、本明細書に記載された任意の実施形態に従って実行され得る。テストエンジンは、ホストプラットフォームに組み込まれており、テストを実行する外部の試験機器を必要としない。一実施形態において、プラットフォーム上のＢＩＯＳは、メモリがメモリサブシステムに接続されるときに実行するテストプログラム又はテストルーチンを含む。テストプログラム又はルーチンは、テストされたものの制限内で、特定のシステムについて、最良の設定を決定するために、測定及び分析を含むテストを実行するようにテストエンジンに指示する。一実施形態において、テストエンジンは、ネットワーク接続を介するような、テストする（複数の）メモリデバイスを含むデバイスに対して遠隔の位置からトリガされる。
【００６１】
一実施形態において、テストシステムは、各識別された回路パラメータについて、様々なテスト動作を繰り返す又はループする、８０８。テストシステムは、いずれか所与のパラメータのＮ個の異なる設定（Ｎは、必ずしもテストされるパラメータの任意の数と同一である必要はない）についてループすることもできる、８１０。各テストの反復について、メモリサブシステムは、テストプログラム及び／又はテストシステムの制御で、出力電圧振幅を制御する電圧レギュレータ設定を含む、関連のあるＩ／Ｏ回路パラメータのための１又は複数の値を調整又は設定できる、８１２。
【００６２】
一実施形態において、テストシステムは、組み込まれたテストエンジンを用いて、テストトラフィックを生成する、８１４。テストコンテンツは、電圧、温度、周波数又は他の条件のような１又は複数の環境条件で、機能的な態様における設計の異なるマージナリティ（ｍａｒｇｉｎａｌｉｔｉｅｓ）をテストする単一又は複数のテストとの整合性があり得る。一実施形態において、テストシステムは、次に、ターゲット性能特性の１又は複数の動作マージンを測定する、８１６。テストシステムは、最後の設定がテストされるまで、各異なる設定についてテスト及び測定を繰り返す、「はい」分岐８１８。一実施形態において、テストシステムは、全てのパラメータがテストされるまで関心対象のＩ／Ｏ性能に影響を与え得る各識別されたＩ／Ｏパラメータについて繰り返す、「はい」分岐８２０。最後のパラメータに達するまで、８２０「いいえ」分岐、テストエンジンは、Ｎ個の異なる設定のそれぞれについて繰り返すことを継続する、８１０。テストエンジンは、詳しく後述される通り、様々な異なるストレステストパターンを使用することができ、パターンは、ＬＦＳＲ、ビクティム−アグレッサ、クロストーク、ＩＳＩ、電源ノイズ、電力供給値又は他のパターンを含み得る。
【００６３】
一実施形態において、テストシステムは、テスト対象のシステムのランタイム動作で使用する各Ｉ／Ｏ回路パラメータのための値を決定するべく、探索機能を実行する、８２２。決定された値は、各Ｉ／Ｏ回路パラメータが特定のシステムのための最小の閾値に適合し、かつ、複数のＩ／Ｏ回路パラメータのうちの少なくとも１つの性能を向上させる値であるべきである。テストシステムは、次に、探索機能の結果に基づいてＩ／Ｏ回路パラメータのためのランタイム値をテスト対象のシステムに設定させ得る、８２４。ランタイム設定は、具体的に、探索機能により決定されることができ、又は、探索機能が値を識別して、システムが決定値をちょうど上回るランタイム設定を設定することができる。一実施形態において、探索機能は、明示的なガードバンドを追加する。一実施形態において、探索機能は、任意のガードバンドを最小化するべく、最悪の場合の条件に対する複数のテスト又は環境条件に基づいて１又は複数の測定を推定できる。
【００６４】
図９は、電圧振幅制御が実装され得るコンピューティングシステムの一実施形態のブロック図である。システム９００は、本明細書に記載された任意の実施形態に従うコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップ型コンピュータ、サーバ、ゲーム若しくは娯楽制御システム、スキャナ、コピー機、プリンタ、ルーティング若しくはスイッチングデバイス、又は、他の電子デバイスであり得る。システム９００は、プロセッサ９２０を含み、プロセッサ９２０は、システム９００のための処理、動作管理、及び命令の実行を提供する。プロセッサ９２０は、システム９００のための処理を提供する任意のタイプのマイクロプロセッサ、中央処理ユニット（ＣＰＵ）、処理コア又は他の処理ハードウェアを含むことができる。プロセッサ９２０は、システム９００の全体的な動作を制御し、１又は複数のプログラマブルな汎用または特定用途のマイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラム式論理デバイス（ＰＬＤ）等、又は、そのようなデバイスの組み合わせである、又は含んでよい。
【００６５】
メモリサブシステム９３０は、システム９００のメインメモリを表し、プロセッサ９２０により実行されるコード、又はルーチンを実行するのに使用されるデータ値のための一時ストレージを提供する。メモリサブシステム９３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、１又は複数の様々なランダムアクセスメモリ（ＲＡＭ）、若しくは、他のメモリデバイス、又はそのようなデバイスの組み合わせ等の、１又は複数のメモリデバイスを含んでよい。メモリサブシステム９３０は、特に、システム９００における命令の実行のためのソフトウェアプラットフォームを提供するオペレーティングシステム（ＯＳ）９３６を格納し、ホストする。さらに、システム９００のロジック及び処理を提供するために、他の命令９３８が格納され、メモリサブシステム９３０から実行される。ＯＳ９３６及び命令９３８は、プロセッサ９２０により実行される。
【００６６】
メモリサブシステム９３０は、データ、命令、プログラム又は他のアイテムを格納するメモリデバイス９３２を含む。一実施形態において、メモリサブシステムは、メモリコントローラ９３４を含み、本明細書に記載された任意の実施形態に係るメモリコントローラであり、メモリデバイス９３２にコマンドを生成及び発行するスケジューラを含む。
【００６７】
一実施形態において、システム９００の１又は複数のコンポーネントは、伝送線インタフェースの出力電圧を制御するのに用いられる１又は複数の電圧レギュレータを含む。（複数の）電圧レギュレータは、選択的にイネーブルにされることができ、出力又は送信電圧振幅を調整する。一実施形態において、システム９００は、電圧レギュレータのための値設定をテストすること含む、通信インシステムを実証的にテストするテストエンジン（具体的に示されない）を含む。
【００６８】
プロセッサ９２０及びメモリサブシステム９３０は、バス／バスシステム９１０に連結される。バス９１０は、適切なブリッジ、アダプタ、及び／又はコントローラにより接続された任意の１又は複数の別個の物理バス、通信ライン／インタフェース、及び／又はポイントツーポイント接続を表す抽象概念である。従って、バス９１０は、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ハイパートランスポート若しくは業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）又は電気電子技術者協会（ＩＥＥＥ）規格１３９４バス（一般に、「ファイヤワイヤ」と称される）のうち１もしくは複数を含むことができる。バス９１０のバスは、ネットワークインタフェース９５０におけるインタフェースにも対応する。
【００６９】
システム９００はまた、バス９１０に連結された１又は複数の入力／出力（Ｉ／Ｏ）インタフェース９４０、ネットワークインタフェース９５０、１又は複数の内部大容量ストレージデバイス９６０、及び周辺インタフェース９７０を含む。Ｉ／Ｏインタフェース９４０は、ユーザがシステム９００とインタラクションする１又は複数のインタフェースコンポーネント（例えば、ビデオ、オーディオ及び／又は英数字インタフェース）を含むことができる。ネットワークインタフェース９５０は、１又は複数のネットワークを介してリモートデバイス（例えば、サーバ、他のコンピューティングデバイス）と通信する機能をシステム９００に提供する。ネットワークインタフェース９５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）又は、他の有線若しくは無線規格ベースの若しくは独自のインタフェースを含むことができる。
【００７０】
ストレージ９６０は、１又は複数の磁気、ソリッドステート若しくは光ベースのディスク又はそれらの組み合わせのように、大量のデータを不揮発性形式で格納するための任意の従来の媒体であり得る又は含まれ得る。ストレージ９６０は、永続的な状態でコード又は命令及びデータ９６２を保持する（すなわち、システム９００への電力の中断に関わらず値は保持される）。メモリ９３０はプロセッサ９２０に複数の命令を提供する実行又は動作メモリであるが、ストレージ９６０は概して「メモリ」と見なされ得る。ストレージ９６０は不揮発性であるが、メモリ９３０は揮発性メモリを含み得る（すなわち、システム９００への電力が中断すると、データの値又は状態は不確定である）。
【００７１】
周辺インタフェース９７０は、具体的には上述されていないが、任意のハードウェアインタフェースを含むことができる。周辺機器は概して、システム９００に従属的に接続する複数のデバイスを指す。従属的な接続は、システム９００が、オペレーションが実行し、ユーザがインタラクションするソフトウェア及び／又はハードウェアプラットフォームを提供するものである。
【００７２】
図１０は、電圧振幅制御が実装され得るモバイルデバイスの一実施形態のブロック図である。デバイス１０００は、コンピューティングタブレット、携帯電話若しくはスマートフォン、ワイヤレス対応電子書籍リーダ又は他のモバイルデバイスのようなモバイルコンピューティングデバイスを表す。概して、デバイス１０００において特定の複数のコンポーネントが示されており、そのようなデバイスの全てのコンポーネントが示されていないことは理解されるだろう。
【００７３】
デバイス１０００は、デバイス１０００の主な処理動作を実行するプロセッサ１０１０を含む。プロセッサ１０１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、又は他の処理手段のような、１又は複数の物理デバイスを含むことができる。一実施形態において、プロセッサ１０１０は、プロセッサダイに加えて、光インタフェースコンポーネントを含む。このように、プロセッサダイ及びフォトニックコンポーネントが同一のパッケージ内に存在する。そのようなプロセッサパッケージは、本明細書に記載された任意の実施形態に係る光コネクタによって光学的にインタフェースで接続する。
【００７４】
プロセッサ１０１０により実行される処理動作は、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理動作は、人間のユーザ又は他のデバイスとのＩ／Ｏ（入力／出力）に関する複数の動作、電力管理に関する複数の動作、及び／又は、デバイス１０００と別のデバイスとの接続に関する複数の動作を含む。処理動作は、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関連する動作を含むこともできる。
【００７５】
一実施形態において、デバイス１０００は、コンピューティングデバイスにオーディオ機能を提供することに関連するハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表すオーディオサブシステム１０２０を含む。オーディオ機能は、マイク入力と同様に、スピーカ及び／又はヘッドフォン出力を含むことができる。そのような機能のためのデバイスは、デバイス１０００に統合されるか、又は、デバイス１０００に接続され得る。一実施形態において、ユーザは、プロセッサ１０１０により受信され処理されるオーディオコマンドを提供することによりデバイス１０００とインタラクションする。
【００７６】
ディスプレイサブシステム１０３０は、ユーザがコンピューティングデバイスとインタラクションするための視覚的及び／又は触覚的な表示を提供するハードウェア（例えば、ディスプレイデバイス）及びソフトウェア（例えば、ドライバ）コンポーネントを表す。ディスプレイサブシステム１０３０は、ディスプレイをユーザに提供するために用いられる特定のスクリーン又はハードウェアデバイスを含むディスプレイインタフェース１０３２を含む。一実施形態において、ディスプレイインタフェース１０３２は、ディスプレイに関連する少なくともいくつかの処理を実行するプロセッサ１０１０とは別個のロジックを含む。一実施形態において、ディスプレイサブシステム１０３０は、出力及び入力の両方をユーザに提供するタッチスクリーンデバイスを含む。
【００７７】
Ｉ／Ｏコントローラ１０４０は、ユーザとのインタラクションに関連するハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１０４０は、オーディオサブシステム１０２０及び／又はディスプレイサブシステム１０３０の一部であるハードウェアを管理するべく動作し得る。さらに、Ｉ／Ｏコントローラ１０４０は、デバイス１０００に接続する追加のデバイスの接続点を示し、それを通じてユーザがシステムとインタラクションし得る。例えば、デバイス１０００に取り付けられ得るデバイスは、マイクデバイス、スピーカ若しくはステレオシステム、ビデオシステム若しくは他のディスプレイデバイス、キーボード若しくはキーパッドデバイス、又は、カードリーダ若しくは他のデバイスのように特定のアプリケーションで使用される他のＩ／Ｏデバイスを含み得る。
【００７８】
上記の通り、Ｉ／Ｏコントローラ１０４０は、オーディオサブシステム１０２０及び／又はディスプレイサブシステム１０３０とインタラクションし得る。例えば、マイク又は他のオーディオデバイスを通じた入力は、１又は複数のアプリケーション又はデバイス１０００の機能のために入力又はコマンドを提供できる。さらに、オーディオ出力は、ディスプレイ出力の代わりに又はディスプレイ出力に加えて提供され得る。他の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは、Ｉ／Ｏコントローラ１０４０により少なくとも部分的に管理され得る入力デバイスとしても動作する。Ｉ／Ｏコントローラ１０４０により管理されるＩ／Ｏ機能を提供するべく、デバイス１０００上に追加のボタン又はスイッチも存在し得る。
【００７９】
一実施形態において、Ｉ／Ｏコントローラ１０４０は、加速度計、カメラ、光センサ若しくは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、又は、デバイス１０００に含まれ得る他のハードウェアのようなデバイスを管理する。入力は、（ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラに対するフラッシュの適用、又は他の機能のような）システムの動作に影響を与えるシステムに環境入力を提供するのと同様に、直接的なユーザインタラクションの一部であり得る。一実施形態において、デバイス１０００は、バッテリ電力使用、バッテリの充電、及び、電力節約動作に関連する特徴を管理する電力管理１０５０を含む。
【００８０】
メモリサブシステム１０６０は、デバイス１０００に情報を格納するための（複数の）メモリデバイス１０６２を含む。メモリサブシステム１０６０は、不揮発性（メモリデバイスへの電力が中断された場合に状態が変化しない）及び／又は揮発性（メモリデバイスへの電力が中断された場合に状態が不確定である）メモリデバイスを含むことができる。メモリ１０６０は、システム１０００のアプリケーション及び機能の実行に関連するシステムデータ（長期的であろうと、一時的であろうと）と同様に、アプリケーションデータ、ユーザデータ、音楽、写真、文書又は他のデータを格納できる。一実施形態において、メモリサブシステム１０６０は、（システム１０００の制御の一部であるとも見なされ、プロセッサ１０１０の一部であると潜在的に見なされ得る）メモリコントローラ１０６４を含む。メモリコントローラ１０６４は、メモリデバイス１０６２に対するコマンドを生成し、発行するスケジューラを含む。
【００８１】
接続１０７０は、デバイス１０００が外部デバイスと通信することを可能にするべく、ハードウェアデバイス（例えば、無線及び／又は有線コネクタ、及び、通信ハードウェア）と、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイスは、ヘッドセット、プリンタ又は他のデバイスのような周辺機器はもとより、他のコンピューティングデバイス、無線アクセスポイント、又は基地局のような別個のデバイスであってよい。
【００８２】
接続１０７０は、複数の異なるタイプの接続を含み得る。一般化するべく、デバイス１０００は、セルラー接続１０７２及び無線接続１０７４と共に示されている。セルラー接続１０７２は、グローバルシステムフォーモバイルコミュニケーションズ（ＧＳＭ（登録商標））又は変形若しくは派生、ＣＤＭＡ（符号分割多重アクセス）又は変形若しくは派生、ＴＤＭ（時分割多重）又は変形若しくは派生ＬＴＥ（ロングタームエボリューション、「４Ｇ」とも称される）、又は、他のセルラーサービス規格により提供されるような、無線通信事業者により提供されるセルラーネットワーク接続を概して指す。無線接続１０７４は、セルラー方式ではない無線接続を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）等）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）等）、及び／又はワイドエリアネットワーク（ＷｉＭＡＸ（登録商標）等）又は他の無線通信を含み得る。無線通信は、非固体媒体を通り抜ける変調電磁放射の使用を通じたデータの伝送を指す。有線通信は、固体通信媒体によって生じる。
【００８３】
周辺接続１０８０は、ハードウェアインタフェース及びコネクタ、並びに、周辺接続を形成するソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイス１０００は、それに接続される周辺機器（「ｆｒｏｍ」１０８４）を有することだけでなく、他のコンピューティングデバイスに対する周辺機器（「ｔｏ」１０８２）であることの両方が可能であることは理解されるだろう。デバイス１０００は、一般に、デバイス１０００上のコンテンツの管理（例えば、ダウンロード及び／又はアップロード、変更、同期）等を目的として他のコンピューティングデバイスに接続する「ドッキング」コネクタを有する。さらに、ドッキングコネクタは、デバイス１０００が、例えば、オーディオビジュアル又は他のシステムへのコンテンツの出力を制御することを可能とする特定の周辺機器に、デバイス１０００が接続することを可能とし得る。
【００８４】
独自のドッキングコネクタ又は他の独自の接続ハードウェアに加えて、デバイス１０００は、共通の又は規格に準拠したコネクタを介して周辺接続１０８０を形成し得る。共通のタイプは、（多数の異なるハードウェアインタフェースのうちのいずれかを含み得る）ユニバーサルシリアルバス（ＵＳＢ）コネクタ、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むディスプレイポート、高解像度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ又は他のタイプを含み得る。
【００８５】
一実施形態において、システム１０００の１又は複数のコンポーネントは、伝送線インタフェースの出力電圧を制御するために用いられる１又は複数の電圧レギュレータを含む。（複数の）電圧レギュレータは、選択的にイネーブルにされることができ、出力又は送信電圧振幅を調整する。一実施形態において、システム１０００は、電圧レギュレータのための値設定をテストすることを含め、通信インシステムを実証的にテストできる１又は複数のテストエンジン（具体的に示されない）を含む。
【００８６】
一態様において、伝送線インタフェース回路は、伝送線と伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、伝送線上で駆動される入力信号のロジックハイの値に応答して伝送線をプルアップするｐ型ドライバ要素と、伝送線と伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、入力信号のロジックローの値に応答して伝送線をプルダウンするｎ型ドライバ要素とを含む複数のドライバ要素と、複数のドライバ要素のうちの１つと対応する電圧レファレンスとの間で伝送線インタフェース回路にローカルに連結され、伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータとを含む。
【００８７】
一実施形態において、電圧レギュレータは、リニア電圧レギュレータを有する。一実施形態において、電圧レギュレータは、スイッチ回路電圧レギュレータを有する。一実施形態において、電圧レギュレータは、伝送線インタフェース回路と共通の集積回路上に統合される。一実施形態において、電圧レギュレータは、ｐ型ドライバ要素と高電圧レファレンスとの間に連結される。一実施形態において、電圧レギュレータは、第１電圧レギュレータであり、伝送線インタフェースは、ｎ型ドライバ要素と低電圧レファレンスと間に連結される第２電圧レギュレータをさらに含む。一実施形態において、伝送線インタフェースは、選択的にアクティブにされ、電圧レギュレータをバイパスし、伝送線上の信号を受信するバイパス経路をさらに含む。一実施形態において、電圧レギュレータは、テスト回路から設定値を受信し、電圧レギュレータの出力を設定し、伝送線インタフェース回路の電圧振幅を制御する複数の制御要素さらに含む。一実施形態において、複数のドライバ要素は、メモリデバイスと相互接続するパッドを駆動するメモリコントローラデバイスの複数の出力ドライバ要素を備える。一実施形態において、メモリデバイスは、低電力デュアルデータレート（ＬＰＤＤＲ）メモリデバイス、デュアルデータレート（ＤＤＲ）メモリデバイス又はＷＩＤＥＩＯメモリデバイスのうちの１つを備える。
【００８８】
一態様において、電子デバイスは、プロセッサを含むホストハードウェアプラットフォームと、メモリデバイスと通信する伝送線インタフェース回路を有するホストハードウェアプラットフォーム上のメモリコントローラデバイスと、メモリコントローラデバイスによりアクセスされるデータに基づいてディスプレイを生成するために連結されるタッチスクリーンディスプレイとを含み、前記伝送線インタフェース回路は、伝送線と伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、伝送線上で駆動される入力信号のロジックハイの値に応答して伝送線をプルアップするｐ型ドライバ要素及び、伝送線と伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、入力信号のロジックローの値に応答して伝送線をプルダウンするｎ型ドライバ要素を含む複数のドライバ要素と、複数のドライバ要素のうちの１つと対応する電圧レファレンスとの間で伝送線インタフェース回路にローカルに連結され、伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータとを含む。
【００８９】
一実施形態において、電圧レギュレータは、メモリコントローラデバイス上に統合される。一実施形態において、電圧レギュレータは、ｐ型ドライバ要素と高電圧レファレンスとの間に連結される。一実施形態において、電圧レギュレータは、第１電圧レギュレータであり、伝送線インタフェースは、ｎ型ドライバ要素と低電圧レファレンスとの間に連結される第２電圧レギュレータをさらに含む。一実施形態において、メモリコントローラデバイスは、選択的にアクティブされ、電圧レギュレータをバイパスし、伝送線上の信号を受信するバイパス経路をさらに含む。一実施形態において、伝送線インタフェースは、メモリコントローラデバイスに連結され、伝送線インタフェース回路の電圧振幅を制御するように電圧レギュレータを設定するテスト回路をさらに含む。一実施形態において、メモリデバイスは、低電力デュアルデータレート（ＬＰＤＤＲ）メモリデバイスを備える。
【００９０】
一態様において、方法は、メモリデバイスへの伝送線を駆動するべく信号を受信する段階と、信号を受信することに応答して、伝送線インタフェース回路の電圧振幅を減らすべく、ドライバ要素と対応する電圧レファレンスとの間で伝送線インタフェース回路にローカルに連結される電圧レギュレータをアクティブにする段階と、入力信号のロジックハイの値に応答して、伝送線と伝送線インタフェース回路のための高電圧レファレンスとの間に連結されるｐ型ドライバ要素を用いてハイで伝送線を駆動する段階と、入力信号のロジックローの値に応答して、伝送線と伝送線インタフェース回路のための低電圧レファレンスと間に連結されるｎ型ドライバ要素を用いてローで伝送線を駆動する段階とを含む。
【００９１】
一実施形態において、電圧レギュレータをアクティブにする段階は、ｐ型ドライバ要素と高電圧レファレンスとの間に連結される電圧レギュレータをアクティブにする段階を含む。一実施形態において、方法は、伝送線インタフェース回路のターゲットＩ／Ｏ性能特性のための複数の異なるＩ／Ｏ（入力／出力）回路パラメータの複数の異なる設定のそれぞれについて含み、各Ｉ／Ｏ回路パラメータのための値を設定し、電圧レギュレータをアクティブにする電圧レベルを決定する段階と、設定するためのテストトラフィックを生成する段階と、Ｉ／Ｏ性能特性のための動作マージンを測定する段階と、複数のＩ／Ｏ回路パラメータのうちの少なくとも１つの性能が向上され、動作マージンが最小の閾値に適合する各Ｉ／Ｏ回路パラメータのための値を決定するために探索機能を実行する段階と、探索機能に基づいて、複数のＩ／Ｏ回路パラメータのためのランタイム値を設定する段階とをさらに含む。
【００９２】
本明細書に示されるフロー図は、様々な処理動作のシーケンスの一例を提供する。特定のシーケンス又は順序について示しているが、別途指定されない限り、動作の順序は、変更され得る。したがって、図示された実施形態は、一例としてのみ理解されるべきであり、処理は、異なる順序で実行されることができ、いくつかの動作は、並行して実行されることができる。さらに、様々な実施形態において、１又は複数の動作を省略することができ、したがって、全ての動作が全実施形態で必要とされるのではない。他の処理フローが可能である。
【００９３】
本明細書において多様な動作又は機能を記載する程度において、それらは、ソフトウェアコード、命令、設定、及び／又はデータとして記載又は定義されることができる。コンテンツは、直接実行可能な（「オブジェクト」若しくは「実行可能」形式の）ソースコード又は差分コード（「デルタ」若しくは「パッチ」コード）であり得る。本明細書で説明した実施形態のソフトウェアコンテンツは、コンテンツを格納した製品を介して、又は、通信インタフェースを操作し、通信インタフェースを介したデータを送信する方法を介して、提供することができる。記載した機能又は動作を機械可読記憶媒体によって機械に実行させてよく、機械可読記憶媒体は、機械（例えば、コンピューティングデバイス、電子システム等）によりアクセス可能な形態で情報を格納する、例えば、記録可能／記録不可能媒体（例えば、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリ装置等）等の任意のメカニズムを含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラ等のような、他のデバイスと通信する任意のハードワイヤード、無線、光等の媒体にインタフェースで接続する任意のメカニズムを含む。通信インタフェースは、ソフトウェアコンテンツを記述するデータ信号を提供するために通信インタフェースを準備する設定パラメータを提供、及び／又は信号を送信することにより構成されることができる。通信インタフェースは、通信インタフェースに送信される１又は複数のコマンド又は信号を介してアクセスされることができる。
【００９４】
本明細書で説明された様々なコンポーネントは、説明された動作又は機能を実行する手段であり得る。本明細書で説明された各コンポーネントは、ソフトウェア、ハードウェア、又は、これらの組み合わせを含む。コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、特定用途のハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）等）、組み込みコントローラ、ハードワイヤード回路等として実装され得る。
【００９５】
本明細書に説明した内容に加え、本発明の範囲から逸脱することなく、本発明について開示した実施形態および実施例に様々な変更を行ってよい。したがって、本明細書における説明および例示は、限定的意図としてではなく、説明的意図として解釈されるべきである。本発明の範囲は、以下の特許請求の範囲に参照されることによりのみ評価されるべきである。なお、本明細書によれば、以下の各項目もまた実施形態として開示される。
［項目１］
伝送線インタフェース回路であって、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスと間に連結され、前記入力信号のロジックローの値に応答して前記伝送線をプルダウンするｎ型ドライバ要素と
を含む複数のドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記複数のドライバ要素のうちの１つと対応する電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータと
を備える、伝送線インタフェース回路。
［項目２］
前記電圧レギュレータは、リニア電圧レギュレータを有する、項目１に記載の伝送線インタフェース回路。
［項目３］
前記電圧レギュレータは、スイッチ回路電圧レギュレータを有する、項目１に記載の伝送線インタフェース回路。
［項目４］
前記電圧レギュレータは、前記伝送線インタフェース回路と共通の集積回路に統合される、項目１から３のいずれか一項に記載の伝送線インタフェース回路。
［項目５］
前記電圧レギュレータは、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間に連結される、項目１から４のいずれか一項に記載の伝送線インタフェース回路。
［項目６］
前記電圧レギュレータは、第１電圧レギュレータであり、前記ｎ型ドライバ要素と前記低電圧レファレンスとの間に連結される第２電圧レギュレータをさらに備える、項目５に記載の伝送線インタフェース回路。
［項目７］
選択的にアクティブにされ、電圧レギュレータをバイパスして、前記伝送線上の信号を受信するバイパス経路をさらに備える、項目１から６のいずれか一項に記載の伝送線インタフェース回路。
［項目８］
前記電圧レギュレータは、テスト回路から設定値を受信し、前記電圧レギュレータの出力を設定し、前記伝送線インタフェース回路の前記電圧振幅を制御する複数の制御要素をさらに備える、項目１から７のいずれか一項に記載の伝送線インタフェース回路。
［項目９］
前記複数のドライバ要素は、メモリデバイスと相互接続されるパッドを駆動するメモリコントローラデバイスの複数の出力ドライバ要素を有する、項目１から８のいずれか一項に記載の伝送線インタフェース回路。
［項目１０］
前記メモリデバイスは、低電力デュアルデータレート（ＬＰＤＤＲ）メモリデバイス、デュアルデータレート（ＤＤＲ）メモリデバイス、又はＷＩＤＥＩＯメモリデバイスのうちの１つを有する、項目９に記載の伝送線インタフェース回路。
［項目１１］
伝送線インタフェース回路であって、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、前記入力信号のロジックローの値に応答して前記伝送線をプルダウンするｎ型ドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータと
を備える、伝送線インタフェース回路。
［項目１２］
伝送線インタフェース回路であって、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、前記入力信号のロジックローの値に応答して前記伝送線をプルダウンするｎ型ドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記ｎ型ドライバ要素と前記低電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータと
を備える、伝送線インタフェース回路。
［項目１３］
伝送線インタフェース回路であって、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、前記入力信号のロジックローの値に応答して前記伝送線をプルダウンするｎ型ドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の高電圧振幅を減らす第１電圧レギュレータと、
前記伝送線インタフェース回路内でローカルに前記ｎ型ドライバ要素と前記低電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の低電圧振幅を減らす第２電圧レギュレータと
を備える、伝送線インタフェース回路。
［項目１４］
プロセッサを含むホストハードウェアプラットフォームと、
メモリデバイスと通信する伝送線インタフェース回路を有する前記ホストハードウェアプラットフォーム上のメモリコントローラデバイスと、
前記メモリコントローラデバイスによってアクセスされるデータに基づいてディスプレイを生成するべく連結されるタッチスクリーンディスプレイと
を備え、
前記伝送線インタフェース回路は、
伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結され、前記伝送線上で駆動される入力信号のロジックハイの値に応答して前記伝送線をプルアップするｐ型ドライバ要素と、
前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結され、前記入力信号のロジックローの値に応答して、前記伝送線をプルダウンするｎ型ドライバ要素と
を含む複数のドライバ要素と、
前記伝送線インタフェース回路内でローカルに、前記複数のドライバ要素のうちの１つと対応する電圧レファレンスとの間で連結され、前記伝送線インタフェース回路の電圧振幅を減らす電圧レギュレータとを含む、電子デバイス。
［項目１５］
前記電圧レギュレータは、メモリコントローラデバイス上に統合される、項目１４に記載の電子デバイス。
［項目１６］
前記電圧レギュレータは、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間に連結される、項目１４又は１５に記載の電子デバイス。
［項目１７］
前記電圧レギュレータは、第１電圧レギュレータであり、前記ｎ型ドライバ要素と前記低電圧レファレンスとの間に連結される第２電圧レギュレータをさらに備える、項目１６に記載の電子デバイス。
［項目１８］
前記メモリコントローラデバイスは、
選択的にアクティブにされ、前記電圧レギュレータをバイパスし、前記伝送線上の信号を受信するバイパス経路をさらに備える、項目１４から１７のいずれか一項に記載の電子デバイス。
［項目１９］
前記メモリコントローラデバイスに連結され、前記伝送線インタフェース回路の前記電圧振幅を制御するべく、前記電圧レギュレータを設定するテスト回路をさらに備える、項目１４から１８のいずれか一項に記載の電子デバイス。
［項目２０］
前記メモリデバイスは低電力デュアルデータレート（ＬＰＤＤＲ）メモリデバイスを有する、項目１４から１９のいずれか一項に記載の電子デバイス。
［項目２１］
メモリデバイスへの伝送線上で駆動するべく、信号を受信する段階と、
前記信号の受信に応答して、伝送線インタフェース回路の電圧振幅を減らすべく、ドライバ要素と対応する電圧レファレンスとの間で前記伝送線インタフェース回路にローカルに連結される電圧レギュレータをアクティブにする段階と、
前記信号のロジックハイの値に応答して、前記伝送線と前記伝送線インタフェース回路のための高電圧レファレンスとの間に連結されるｐ型ドライバ要素を用いてハイで前記伝送線を駆動する段階と、
前記信号のロジックローの値に応答して、前記伝送線と前記伝送線インタフェース回路のための低電圧レファレンスとの間に連結されるｎ型ドライバ要素を用いてローで前記伝送線を駆動する段階と
を備える、方法。
［項目２２］
前記電圧レギュレータをアクティブにする段階は、前記ｐ型ドライバ要素と前記高電圧レファレンスとの間に連結される電圧レギュレータをアクティブにする段階を有する、項目２１に記載の方法。
［項目２３］
前記電圧レギュレータをアクティブにする電圧レベルを決定する段階をさらに備え、
前記決定する段階は、
前記伝送線インタフェース回路のターゲットＩ／Ｏ性能特性に関する複数の異なるＩ／Ｏ（入力／出力）回路パラメータのための複数の異なる設定のそれぞれについて、
各Ｉ／Ｏ回路パラメータの値を設定し、
前記設定のためのテストトラフィックを生成し、
前記Ｉ／Ｏ性能特性のための動作マージンを測定する段階と、
前記動作マージンが最小の閾値に適合し、複数のＩ／Ｏ回路パラメータのうちの少なくとも１つの性能が増加する前記複数のＩ／Ｏ回路パラメータのそれぞれのための複数の値を決定する探索機能を実行する段階と、
前記探索機能に基づいて、前記複数のＩ／Ｏ回路パラメータのための複数のランタイム値を設定する段階と
を含む、項目２１又は２２に記載の方法。
【図１Ａ】
0006295486.tif 000002
【図１Ｂ】
0006295486.tif 000003
【図２】
0006295486.tif 000004
【図３Ａ】
0006295486.tif 000005
【図３Ｂ】
0006295486.tif 000006
【図３Ｃ】
0006295486.tif 000007
【図４】
0006295486.tif 000008
【図５】
0006295486.tif 000009
【図６Ａ】
0006295486.tif 000010
【図６Ｂ】
0006295486.tif 000011
【図７】
0006295486.tif 000012
【図８】
0006295486.tif 000013
【図９】
0006295486.tif 000014
【図１０】
0006295486.tif 000015