(57)【特許請求の範囲】
【請求項１】
第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
前記第１及び第２のノードの内の一方と第３のノードとの間に直列に接続された複数のクランプ回路と、
前記第３のノードと前記第１及び第２のノードの内の他方との間に接続された第１のインピーダンス素子と、
前記第１のノードと前記第２のノードとの間に接続され、前記第１のインピーダンス素子の両端に発生する電位差が第１の値以上となったときに導通状態になる放電回路と、
前記複数のクランプ回路の内の一部のクランプ回路と並列に接続されたトランジスターと、
前記トランジスターのソースとゲートとの間に接続された第２のインピーダンス素子と、
前記複数のクランプ回路の内の所定の２つのクランプ回路の接続点と前記第１及び第２のノードの内の前記他方との間の電圧が供給されて動作するインバーターを含み、前記第１のインピーダンス素子の両端に発生する電位差が前記インバーターの論理閾値よりも大きくなったときに前記トランジスターを導通状態にする制御回路と、
を備える静電気保護回路。
【請求項２】
前記制御回路が、前記トランジスターのゲートと前記第１及び第２のノードの内の前記他方との間に接続され、前記インバーターの出力信号が活性化されたときに導通状態となることにより、前記トランジスターを導通状態にする第２のトランジスターをさらに含む、請求項１記載の静電気保護回路。
【請求項３】
前記複数のクランプ回路の内の他の一部のクランプ回路と並列に接続され、前記第２のトランジスターが導通状態となることによって導通状態になる第３のトランジスターをさらに備える、請求項２記載の静電気保護回路。
【請求項４】
前記インバーターの論理閾値が、前記第１の値よりも大きい、請求項１〜３のいずれか１項記載の静電気保護回路。
【請求項５】
前記放電回路が、前記第２のノードの電位が前記第１のノードの電位よりも所定の値以上高いときに、前記第２のノードから前記第１のノードに向けて電流を流す、請求項１〜４のいずれか１項記載の静電気保護回路。
【請求項６】
前記放電回路が、前記第１及び第２のノードの内の前記一方に接続されたドレイン及び前記第１及び第２のノードの内の前記他方に接続されたソースを有する少なくとも１つのトランジスターを含み、
第１導電型の半導体基板又は第１導電型のウエル内において、前記少なくとも１つのトランジスターのドレインである複数の第２導電型の不純物拡散領域が、前記第１及び第２のノードの内の前記他方に電気的に接続された第１導電型の不純物拡散領域の平行な複数の辺にそれぞれ対向して配置されている、
請求項１〜５のいずれか１項記載の静電気保護回路。
【請求項７】
前記少なくとも１つのトランジスターが、並列接続された第４のトランジスター及び第５のトランジスターを含み、
前記半導体基板又は前記ウエル内において、前記第４のトランジスターのドレインである複数の第２導電型の不純物拡散領域が、前記第１導電型の不純物拡散領域の平行な複数の辺にそれぞれ対向して配置されており、前記第５のトランジスターのドレインである複数の第２導電型の不純物拡散領域が、前記第１導電型の不純物拡散領域の平行な複数の辺にそれぞれ対向して配置されている、
請求項６記載の静電気保護回路。
【請求項８】
前記少なくとも１つのトランジスターのゲート電極の両端部分が、メタル配線又はポリシリコン配線に電気的に接続されている、請求項６又は７記載の静電気保護回路。
【請求項９】
前記クランプ回路が、ダイオードと、ゲートがドレイン又はソースに接続されたＰチャネルトランジスター又はＮチャネルトランジスターとの内の少なくとも１つを含む、請求項１〜８のいずれか１項記載の静電気保護回路。
【請求項１０】
請求項１〜９のいずれか１項記載の静電気保護回路を備える半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の内部回路をＥＳＤ（Electro-Static Discharge：静電気の放電）から保護する静電気保護回路に関する。さらに、本発明は、そのような静電気保護回路を内蔵した半導体集積回路装置等に関する。
【背景技術】
【０００２】
半導体集積回路装置において、人体や搬送機器に帯電した静電気が内部回路に印加されることによる内部回路の破壊を防止するために、静電気保護回路を設けることが行われている。例えば、静電気保護回路は、高電位側の電源電位が供給される第１の端子と低電位側の電源電位が供給される第２の端子との間に接続される。静電気の放電によって第１の端子に正の電荷が印加されると、正の電荷が静電気保護回路を介して第２の端子に放出されるので、内部回路に過大な電圧が印加されることがなく、内部回路の破壊を防止することができる。
【０００３】
関連する技術として、特許文献１の図２には、電源供給ピンのためのＥＳＤ保護を提供するＩＣ３４の回路が示されている。この回路は、ＮＭＯＳトランジスター３６と、ツェナーダイオード４４と、抵抗体５０とを含んでいる。トランジスター３６のソース３８はＶＳＳ端子に接続され、ドレイン４０はＶＤＤ端子に接続されている。ツェナーダイオード４４のアノード４６は、トランジスター３６のゲート４２に接続され、カソード４８は、トランジスター３６のドレイン４０に接続されている。抵抗体５０はＶＳＳ端子とトランジスター３６のゲート４２との間に接続されている。
【０００４】
この回路によれば、ゲート４２がハイ状態の下で、ドレイン４０に向かう静電気の放電のような一時的なパルスがサブストレートの電位とゲート４２の電位との両方を引き上げることが確実になり、ドレイン４０とゲート４２とサブストレートと間の電位差を最小にする。これによって、ＥＳＤ保護の役立つ範囲が、０．５μｍ未満のような小さい寸法を有するＩＣにまで広がる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表平１０−５０４４２４号公報（第６頁第１９行〜第７頁第２２行、図２）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の図２に示されている静電気保護回路において、静電気の放電によってサージ電流が流れる動作領域では、静電気保護回路の両端間に誘起される電圧が、ツェナーダイオード４４のブレークダウン電圧よりも大きくなる。従って、静電気保護回路に接続された電源配線等のインピーダンスを下げることによって電圧マージンを確保する必要がある。その結果、回路面積が増大し、半導体集積回路装置のチップサイズが大きくなってコストが上昇してしまう。
【０００７】
そこで、上記の点に鑑み、本発明の目的の１つは、電源配線等のインピーダンスを下げるために回路面積を大きくすることなく、静電気の放電に対して十分な保護特性が得られる静電気保護回路を提供することである。
【課題を解決するための手段】
【０００８】
以上の課題を解決するために、本発明の第１の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１及び第２のノードの内の一方と第３のノードとの間に直列に接続された複数のクランプ回路と、第３のノードと第１及び第２のノードの内の他方との間に接続された第１のインピーダンス素子と、第１のノードと第２のノードとの間に接続され、第１のインピーダンス素子の両端に発生する電位差が第１の値以上となったときに導通状態になる放電回路と、複数のクランプ回路の内の一部のクランプ回路と並列に接続されたトランジスターと、該トランジスターのソースとゲートとの間に接続された第２のインピーダンス素子と、複数のクランプ回路の内の所定の２つのクランプ回路の接続点と第１及び第２のノードの内の他方との間の電圧が供給されて動作するインバーターを含み、第１のインピーダンス素子の両端に発生する電位差がインバーターの論理閾値よりも大きくなったときに該トランジスターを導通状態にする制御回路とを備える。
【０００９】
本発明の第１の観点によれば、複数のクランプ回路の内の一部のクランプ回路と並列に接続されたトランジスターと、第１のインピーダンス素子の両端に発生する電位差がインバーターの論理閾値よりも大きくなったときに該トランジスターを導通状態にする制御回路とを設けたことにより、該トランジスターを導通状態にするための条件の設定における自由度を向上させて、放電回路の電流が大きい動作領域においても、第１のノードと第２のノードとの間の電圧を下げて電圧マージンを確保することができる。従って、電源配線等のインピーダンスを下げるために回路面積を大きくすることなく、静電気の放電に対して十分な保護特性が得られる。
【００１０】
また、該トランジスターのソース・ドレイン間に印加される最大電圧は、複数のクランプ回路の内の一部のクランプ回路のブレークダウン電圧となる。従って、該トランジスターとして耐圧の低いトランジスターを使用することが可能であり、回路面積を小さくすることができる。
【００１１】
ここで、制御回路が、該トランジスターのゲートと第１及び第２のノードの内の他方との間に接続され、インバーターの出力信号が活性化されたときに導通状態となることにより、該トランジスターを導通状態にする第２のトランジスターを含んでも良い。それにより、インバーターの出力信号に基づいて、該トランジスターを導通状態に制御することができる。
【００１２】
また、静電気保護回路が、複数のクランプ回路の内の他の一部のクランプ回路と並列に接続され、第２のトランジスターが導通状態となることによって導通状態になる第３のトランジスターをさらに備えるようにしても良い。第３のトランジスターのソース・ドレイン間に印加される最大電圧は、他の一部のクランプ回路のブレークダウン電圧となるので、第３のトランジスターとして耐圧の低いトランジスターを使用しながら、静電気の放電によって流れる電流が増加したときに、第１のノードと第２のノードとの間の電圧をさらに下げて電圧マージンを増大させることができる。
【００１３】
以上において、インバーターの論理閾値が、第１の値よりも大きいことが望ましい。その場合には、第１のノードと第２のノードとの間の電圧が上昇して放電回路が動作を開始した後に、該トランジスターが第１のノードと第２のノードとの間の電圧を低下させるので、通常動作時において静電気保護回路が誤動作し難くなる。
【００１４】
また、放電回路が、第２のノードの電位が第１のノードの電位よりも所定の値以上高いときに、第２のノードから第１のノードに向けて電流を流すようにしても良い。それにより、静電気の放電によって生じる第２のノードと第１のノードとの間の電圧の上昇を抑えることができる。
【００１５】
さらに、放電回路が、第１及び第２のノードの内の一方に接続されたドレイン及び第１及び第２のノードの内の他方に接続されたソースを有する少なくとも１つのトランジスターを含み、第１導電型の半導体基板又は第１導電型のウエル内において、少なくとも１つのトランジスターのドレインである複数の第２導電型の不純物拡散領域が、第１及び第２のノードの内の他方に電気的に接続された第１導電型の不純物拡散領域の平行な複数の辺にそれぞれ対向して配置されても良い。ここで、第１導電型がＰ型で第２導電型がＮ型であっても良いし、第１導電型がＮ型で第２導電型がＰ型であっても良い。
【００１６】
それにより、少なくとも１つのトランジスターに形成される寄生ダイオードのアノードとカソードとの間の対向面積を広くすることができるので、寄生ダイオードのオン抵抗が小さくなる。その結果、静電気の放電によって生じる第２のノードと第１のノードとの間の電圧の上昇を抑えて、半導体集積回路装置の静電気耐量を向上させることができる。
【００１７】
また、少なくとも１つのトランジスターが、並列接続された第４のトランジスター及び第５のトランジスターを含み、半導体基板又はウエル内において、第４のトランジスターのドレインである複数の第２導電型の不純物拡散領域が、第１導電型の不純物拡散領域の平行な複数の辺にそれぞれ対向して配置されており、第５のトランジスターのドレインである複数の第２導電型の不純物拡散領域が、第１導電型の不純物拡散領域の平行な複数の辺にそれぞれ対向して配置されても良い。チャネル幅及びゲート幅の小さい複数のトランジスターを並列接続することにより、ゲート電極の寄生抵抗の値を低減して、信号の遅延を改善することができる。
【００１８】
さらに、少なくとも１つのトランジスターのゲート電極の両端部分が、メタル配線又はポリシリコン配線に電気的に接続されても良い。それにより、ゲート電極の寄生抵抗の値が半分になるので、信号の遅延も半分に改善される。
【００１９】
以上において、クランプ回路が、ダイオードと、ゲートがドレイン又はソースに接続されたＰチャネルトランジスター又はＮチャネルトランジスターとの内の少なくとも１つを含むようにしても良い。これらのデバイスの内から適切なデバイスを選択し、又は、複数のデバイスを組み合わせることにより、静電気保護回路の特性を自由に設定することができると共に、プロセスばらつきの影響を受けにくい静電気保護回路を提供することができる。
【００２０】
さらに、本発明の１つの観点に係る半導体集積回路装置は、本発明のいずれかの観点に係る静電気保護回路を備える。それにより、各種の半導体集積回路装置において、静電気の放電による内部回路の破壊を防止することができる。
【図面の簡単な説明】
【００２１】
【図１】静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図。
【図２】静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図。
【図３】本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図。
【図４】従来の静電気保護回路のＩ−Ｖ特性を示す図。
【図５】本発明の第１の実施形態に係る静電気保護回路のＩ−Ｖ特性を示す図。
【図６】第１の実施形態の変形例に係る静電気保護回路の構成例を示す回路図。
【図７】本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図。
【図８】本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図。
【図９】静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図。
【図１０】放電素子として用いられるトランジスターを寄生ダイオードと共に示す図。
【図１１】放電素子として用いられるトランジスターの第１のレイアウト例を示す図。
【図１２】図１１に示すトランジスターの等価回路を比較例と共に示す回路図。
【図１３】放電素子として用いられるトランジスターの第２のレイアウト例を示す図。
【図１４】図１３に示すトランジスターの等価回路を示す回路図。
【図１５】本発明の各実施形態において使用可能なクランプ回路の例を示す図。
【図１６】ＭＯＳトランジスター以外に使用可能な３端子素子の例を示す図。
【発明を実施するための形態】
【００２２】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１及び図２は、本発明の各実施形態に係る静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、電源端子Ｐ１及びＰ２と、信号端子Ｐ３と、ダイオード１及び２と、電源配線３及び４と、静電気保護回路１０と、内部回路２０とを含んでいる。電源配線３及び４の各々は、抵抗成分を有している。また、内部回路２０は、ＰチャネルＭＯＳトランジスターＱＰ２０と、ＮチャネルＭＯＳトランジスターＱＮ２０とを含んでいる。
【００２３】
例えば、静電気保護回路１０は、高電位側の電源電位ＶＤＤが供給される電源端子Ｐ１と低電位側の電源電位ＶＳＳが供給される電源端子Ｐ２との間に接続されても良い。あるいは、静電気保護回路１０は、電源端子Ｐ１と信号端子Ｐ３との間に接続されても良いし、信号端子Ｐ３と電源端子Ｐ２との間に接続されても良い。以下の実施形態においては、一例として、図１及び図２に示すように、静電気保護回路１０が、電源端子Ｐ１にノードＮ１を介して接続されると共に、電源端子Ｐ２にノードＮ２を介して接続される場合について説明する。
【００２４】
図１には、静電気の放電によって信号端子Ｐ３に正の電荷が印加される一方、電源端子Ｐ２が接地されている場合の放電経路が示されている。静電気の放電によって、サージ電流ＩＥＳＤが、ダイオード１、電源配線３、静電気保護回路１０、及び、電源配線４の経路で流れる。
【００２５】
放電動作において、逆電圧が印加されるダイオード２と並列に接続されたトランジスターＱＮ２０のドレイン・ソース間電圧が、トランジスターＱＮ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（１）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ  ・・・（１）
ここで、ＶＦはダイオード１の順方向電圧であり、ＶＷは電源配線３の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
【００２６】
また、図２には、静電気の放電によって信号端子Ｐ３に負の電荷が印加される一方、電源端子Ｐ１が接地されている場合の放電経路が示されている。静電気の放電によって、サージ電流ＩＥＳＤが、電源配線３、静電気保護回路１０、電源配線４、及び、ダイオード２の経路で流れる。
【００２７】
放電動作において、逆電圧が印加されるダイオード１と並列に接続されたトランジスターＱＰ２０のソース・ドレイン間電圧が、トランジスターＱＰ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（２）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ  ・・・（２）
ここで、ＶＦはダイオード２の順方向電圧であり、ＶＷは電源配線４の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
【００２８】
式（１）及び式（２）から分かるように、図１に示す場合と図２に示す場合とにおいて、内部回路２０を保護するための条件は、同じ式で表すことができる。即ち、放電経路上のデバイスに発生する電圧の総和が、内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧよりも小さいことが、内部回路２０を保護するための条件となる。そのような静電気保護回路１０を設けることにより、各種の半導体集積回路装置において、静電気の放電による内部回路２０の破壊を防止することができる。
【００２９】
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図である。図３に示すように、静電気保護回路１０ａは、複数のクランプ回路（図３においては、一例として、４つのダイオードＤ１〜Ｄ４を示す）と、インピーダンス素子としての抵抗素子Ｒ１及びＲ２と、放電回路１１と、ＰチャネルＭＯＳトランジスターＱＰ１と、制御回路１２とを含んでいる。
【００３０】
ダイオードＤ１〜Ｄ４は、ノードＮ１とノードＮ３との間に直列に接続されている。即ち、ダイオードＤ１のカソードがノードＮ１に接続され、ダイオードＤ４のアノードがノードＮ３に接続されている。ダイオードＤ１〜Ｄ４の各々は、寄生ダイオードでも良いし、ツェナーダイオードでも良い。また、抵抗素子Ｒ１は、ノードＮ３とノードＮ２との間に接続されている。
【００３１】
放電回路１１は、ノードＮ１とノードＮ２との間に接続され、静電気の放電によってノードＮ１からノードＮ３を介してノードＮ２に電流が流れて、抵抗素子Ｒ１の両端に発生する電位差が第１の値以上となったときに導通状態になる。
【００３２】
例えば、放電回路１１は、放電素子としてＮチャネルＭＯＳトランジスターＱＮ１１を含んでいる。トランジスターＱＮ１１は、ノードＮ１に接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲートとを有している。トランジスターＱＮ１１は、抵抗素子Ｒ１の両端に発生する電位差が閾値電圧以上になるとオンして、ノードＮ１からノードＮ２に電流を流す。
【００３３】
トランジスターＱＰ１は、複数のダイオードＤ１〜Ｄ４の内の少なくとも１つと並列に接続される。図３には、一例として、ダイオードＤ４と並列に接続されたトランジスターＱＰ１が示されている。トランジスターＱＰ１は、ダイオードＤ４のカソードに接続されたソースと、ダイオードＤ４のアノードに接続されたドレインとを有している。抵抗素子Ｒ２は、トランジスターＱＰ１のソースとゲートとの間に接続されている。
【００３４】
制御回路１２は、静電気の放電によってノードＮ１からノードＮ３を介してノードＮ２に電流が流れて、抵抗素子Ｒ１の両端に発生する電位差が第２の値以上となったときに、トランジスターＱＰ１を導通状態にする。それにより、トランジスターＱＰ１は、ノードＮ１とノードＮ２との間の電圧を低下させる。
【００３５】
例えば、制御回路１２は、トランジスターＱＰ１のゲートとノードＮ２との間に接続されたＮチャネルＭＯＳトランジスターＱＮ１を含んでいる。トランジスターＱＮ１は、トランジスターＱＰ１のゲートに接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲートとを有している。
【００３６】
トランジスターＱＮ１は、静電気の放電によってノードＮ１からノードＮ３を介してノードＮ２に電流が流れて、抵抗素子Ｒ１の両端に発生する電位差が閾値電圧以上となったときに導通状態となることにより、トランジスターＱＰ１を導通状態にする。トランジスターＱＮ１に印加される最大電圧は、ダイオードＤ４のブレークダウン電圧に抵抗素子Ｒ１の両端電圧が加算されたものとなる。従って、トランジスターＱＮ１として耐圧の低いトランジスターを使用することが可能であり、回路面積を小さくすることができる。
【００３７】
以上において、第２の値が第１の値よりも大きいことが望ましい。その場合には、ノードＮ１とノードＮ２との間の電圧が上昇して放電回路１１が動作を開始した後に、トランジスターＱＰ１がノードＮ１とノードＮ２との間の電圧を低下させるので、通常動作時において静電気保護回路が誤動作し難くなる。そのために、トランジスターＱＮ１の閾値電圧が放電回路１１のトランジスターＱＮ１１の閾値電圧よりも大きくなるように、トランジスターＱＮ１及びＱＮ１１のチャネル長及びチャネル幅が設定される。
【００３８】
ここで、図３に示す静電気保護回路１０ａの動作について詳しく説明する。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されて、ダイオードＤ１〜Ｄ４がブレークダウンすると、ノードＮ１からダイオードＤ１〜Ｄ４及び抵抗素子Ｒ１を介してノードＮ２に電流が流れ始める。
【００３９】
抵抗素子Ｒ１に流れる電流が増加すると、ノードＮ３とノードＮ２との間の電圧（抵抗素子Ｒ１の両端電圧）が放電回路１１のトランジスターＱＮ１１の閾値電圧以上になり、トランジスターＱＮ１１が導通状態となって放電動作を開始する。ただし、この時点においては、トランジスターＱＮ１及びＱＰ１はオフ状態となっている。
【００４０】
抵抗素子Ｒ１に流れる電流がさらに増加して、抵抗素子Ｒ１の両端電圧がトランジスターＱＮ１の閾値電圧以上となったときに、トランジスターＱＮ１がオフ状態からオン状態に遷移する。それにより、抵抗素子Ｒ２の両端電圧がトランジスターＱＰ１の閾値電圧以上となって、トランジスターＱＰ１がオフ状態からオン状態に遷移する。その結果、ノードＮ１とノードＮ２との間の電圧が低下して、半導体集積回路装置の内部回路が破壊に至る電圧に対するマージンが増えて静電気耐量が向上する。
【００４１】
放電回路１１のトランジスターＱＮ１１に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が低下し、抵抗素子Ｒ１に流れる電流も低下する。それにより、抵抗素子Ｒ１の両端電圧がトランジスターＱＮ１の閾値電圧よりも小さくなると、トランジスターＱＮ１及びＱＰ１がオン状態からオフ状態に遷移する。さらに、抵抗素子Ｒ１の両端電圧がトランジスターＱＮ１１の閾値電圧よりも低下すると、トランジスターＱＮ１１がオン状態からオフ状態に遷移して放電動作を停止する。
【００４２】
図４は、図１に示す半導体集積回路装置に従来の静電気保護回路を適用した場合のＩ−Ｖ特性を示す図であり、図５は、図１に示す半導体集積回路装置に本発明の第１の実施形態に係る静電気保護回路を適用した場合のＩ−Ｖ特性を示す図である。図４及び図５において、横軸は、放電経路における静電気保護回路等の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。また、ＶＡＢＳは、半導体集積回路装置の絶対最大定格電圧であり、ＶＤＭＧは、半導体集積回路装置の内部回路が破壊に至る電圧である。
【００４３】
特許文献１の図２に示されている従来の静電気保護回路の場合には、静電気の放電によってサージ電流が流れる動作領域において、静電気保護回路の両端間に誘起される電圧が、ツェナーダイオード４４のブレークダウン電圧よりも大きくなる。従って、図１及び図２に示すダイオード１及び２や電源配線３及び４のインピーダンスを下げることによって電圧マージンを確保する必要がある。その結果、回路面積が増大し、半導体集積回路装置のチップサイズが大きくなってコストが上昇してしまう。
【００４４】
これに対し、図５に示すように、本発明の第１の実施形態に係る静電気保護回路１０ａ（図３）の場合には、ノードＮ１とノードＮ２との間に印加される電圧が所定の電圧ＶＰ以上になると、ダイオードＤ１〜Ｄ４がブレークダウンして、抵抗素子Ｒ１に電流が流れる。それにより、抵抗素子Ｒ１の両端電圧が放電回路１１のトランジスターＱＮ１１の閾値電圧以上になると、トランジスターＱＮ１１が導通状態となって放電動作を開始する。
【００４５】
抵抗素子Ｒ１に流れる電流が増加して電流ＩＰ以上になると、抵抗素子Ｒ１の両端電圧がトランジスターＱＮ１の閾値電圧以上となって、トランジスターＱＮ１がオフ状態からオン状態に遷移する。また、抵抗素子Ｒ２の両端電圧がトランジスターＱＰ１の閾値電圧以上となって、トランジスターＱＰ１がオフ状態からオン状態に遷移する。その結果、ノードＮ１とノードＮ２との間の電圧が低下して、半導体集積回路装置の内部回路が破壊に至る電圧ＶＤＭＧに対するマージンが増えて静電気耐量が向上する。
【００４６】
本発明の第１の実施形態によれば、複数のクランプ回路（ダイオードＤ１〜Ｄ４）の内の少なくとも１つと並列に接続されたトランジスターＱＰ１と、抵抗素子Ｒ１の両端に発生する電位差の増加に従ってトランジスターＱＰ１を導通状態にする制御回路１２とを設けたことにより、放電回路１１の電流が大きい動作領域においても、ノードＮ１とノードＮ２との間の電圧を下げて電圧マージンを確保することができる。従って、図１及び図２に示すダイオード１及び２や電源配線３及び４のインピーダンスを下げるために回路面積を大きくすることなく、静電気の放電に対して十分な保護特性が得られる。
【００４７】
また、トランジスターＱＰ１のソース・ドレイン間に印加される最大電圧は、複数のダイオードＤ１〜Ｄ４の内の１つのダイオードＤ４のブレークダウン電圧となる。従って、トランジスターＱＰ１として耐圧の低いトランジスターを使用することが可能であり、回路面積を小さくすることができる。
【００４８】
＜第１の実施形態の変形例＞
図６は、本発明の第１の実施形態の変形例に係る静電気保護回路の構成例を示す回路図である。第１の実施形態の変形例に係る静電気保護回路１０ｂにおいては、図３に示す制御回路１２の替りに制御回路１２ａが用いられる。その他の点に関しては、第１の実施形態の変形例は、第１の実施形態と同様である。
【００４９】
制御回路１２ａは、トランジスターＱＰ１のゲートとノードＮ２との間に接続されたトランジスターＱＮ１と、トランジスターＱＰ１のソースとノードＮ２との間に接続された検出回路とを含んでいる。検出回路は、静電気の放電によってノードＮ１からノードＮ３を介してノードＮ２に電流が流れて、抵抗Ｒ１の両端に発生する電位差が第２の値以上となったときに、トランジスターＱＮ１を導通状態にする。
【００５０】
例えば、検出回路は、ＰチャネルＭＯＳトランジスターＱＰ２１及びＮチャネルＭＯＳトランジスターＱＮ２１で構成される第１のインバーターと、ＰチャネルＭＯＳトランジスターＱＰ２２及びＮチャネルＭＯＳトランジスターＱＮ２２で構成される第２のインバーターとを含んでいる。
【００５１】
トランジスターＱＰ２１は、トランジスターＱＰ１のソースに接続されたソースと、ノードＮ３に接続されたゲートとを有している。また、トランジスターＱＮ２１は、トランジスターＱＰ２１のドレインに接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲートとを有している。
【００５２】
トランジスターＱＰ２２は、トランジスターＱＰ１のソースに接続されたソースと、トランジスターＱＰ２１及びＱＮ２１のドレインに接続されたゲートとを有している。また、トランジスターＱＮ２２は、トランジスターＱＰ２２のドレインに接続されたドレインと、ノードＮ２に接続されたソースと、トランジスターＱＰ２１及びＱＮ２１のドレインに接続されたゲートとを有している。
【００５３】
トランジスターＱＰ１のソースとノードＮ２との間の電圧が第１及び第２のインバーターの最小動作電圧以上になると、検出回路が動作を開始する。第１のインバーターは、抵抗素子Ｒ１の両端に発生する電位差がトランジスターＱＰ１のソースとノードＮ２との間の電圧に対して所定の割合（例えば、５０％）よりも大きくなったときに、出力信号をローレベルに活性化する。第１のインバーターの論理閾値は、トランジスターＱＰ２１及びＱＮ２１のチャネル長及びチャネル幅に従って設定することができる。第２のインバーターは、第１のインバーターの出力信号を反転することにより、出力信号を出力する。第２のインバーターの出力信号がハイレベルに活性化されると、トランジスターＱＮ１が導通状態となり、トランジスターＱＰ１も導通状態となる。
【００５４】
あるいは、検出回路が、基準電圧を生成する基準電圧生成回路と、トランジスターＱＰ１のソースとノードＮ２との間に接続され、抵抗素子Ｒ１の両端に発生する電位差が基準電圧よりも大きくなったときに出力信号をハイレベルに活性化するコンパレーターとを含むようにしても良い。コンパレーターの出力信号がハイレベルに活性化されると、トランジスターＱＮ１が導通状態となり、トランジスターＱＰ１も導通状態となる。
【００５５】
本発明の第１の実施形態の変形例によれば、第２の値（第１のインバーターの論理閾値又は基準電圧）の設定における自由度が向上し、第１の値（トランジスターＱＮ１１の閾値電圧）よりも大きい第２の値を容易に設定することができる。また、検出回路に印加される最大電圧は、ダイオードＤ４のブレークダウン電圧に抵抗素子Ｒ１の両端電圧が加算されたものとなるので、検出回路において耐圧の低いトランジスターを使用することが可能であり、回路面積を小さくすることができる。
【００５６】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図である。以上の実施形態において、ＰチャネルＭＯＳトランジスターＱＰ２を追加しても良い。図７においては、一例として、第１の実施形態に係る静電気保護回路に対してトランジスターＱＰ２が追加された静電気保護回路１０ｃが示されている。その他の点に関しては、第２の実施形態は、第１の実施形態と同様である。
【００５７】
トランジスターＱＰ１は、複数のダイオードＤ１〜Ｄ４の内の少なくとも１つと並列に接続される。また、トランジスターＱＰ２は、複数のダイオードＤ１〜Ｄ４の内の少なくとも他の１つと並列に接続される。図７には、一例として、ダイオードＤ３と並列に接続されたトランジスターＱＰ１、及び、ダイオードＤ４と並列に接続されたトランジスターＱＰ２が示されている。
【００５８】
トランジスターＱＰ１は、ダイオードＤ３のカソードに接続されたソースと、ダイオードＤ３のアノードに接続されたドレインとを有している。また、トランジスターＱＰ２は、ダイオードＤ４のカソードに接続されたソースと、ダイオードＤ４のアノードに接続されたドレインと、トランジスターＱＰ１のゲートに接続されたゲートとを有している。
【００５９】
抵抗素子Ｒ２は、トランジスターＱＰ１のソースとトランジスターＱＰ１及びＱＰ２のゲートとの間に接続されている。トランジスターＱＮ１は、トランジスターＱＰ１及びＱＰ２のゲートとノードＮ２との間に接続されている。トランジスターＱＮ１は、トランジスターＱＰ１及びＱＰ２のゲートに接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲートとを有している。
【００６０】
放電回路１１のトランジスターＱＮ１１は、静電気の放電によってノードＮ１からノードＮ３を介してノードＮ２に電流が流れて、抵抗素子Ｒ１の両端に発生する電位差が第１の値以上となったときに導通状態となることにより、ノードＮ１からノードＮ２に電流を流す。また、トランジスターＱＮ１は、抵抗素子Ｒ１の両端に発生する電位差が第２の値以上となったときに導通状態となることにより、トランジスターＱＰ１及びＱＰ２を導通状態にする。それにより、トランジスターＱＰ１及びＱＰ２は、ノードＮ１とノードＮ２との間の電圧を低下させる。
【００６１】
本実施形態において、トランジスターＱＰ１のソース・ドレイン間に印加される最大電圧は、ダイオードＤ３のブレークダウン電圧となる。また、トランジスターＱＰ２のソース・ドレイン間に印加される最大電圧は、ダイオードＤ４のブレークダウン電圧となる。従って、トランジスターＱＰ１及びＱＰ２として耐圧の低いトランジスターを使用することが可能であり、回路面積を小さくすることができる。
【００６２】
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図である。以上の実施形態において、ＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとを入れ替えて、それに応じて各素子の接続を変更しても良い。図８においては、一例として、第１の実施形態に係る静電気保護回路においてＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとを入れ替えた静電気保護回路１０ｄが示されている。
【００６３】
図８に示すように、静電気保護回路１０ｄは、インピーダンス素子としての抵抗素子Ｒ１及びＲ２と、複数のクランプ回路（図８においては、一例として、４つのダイオードＤ１〜Ｄ４を示す）と、放電回路１１ａと、ＮチャネルＭＯＳトランジスターＱＮ１と、制御回路１２ｂとを含んでいる。
【００６４】
抵抗素子Ｒ１は、ノードＮ１とノードＮ３との間に接続されている。また、ダイオードＤ１〜Ｄ４は、ノードＮ３とノードＮ２との間に直列に接続されている。即ち、ダイオードＤ１のカソードがノードＮ３に接続され、ダイオードＤ４のアノードがノードＮ２に接続されている。
【００６５】
放電回路１１ａは、ノードＮ１とノードＮ２との間に接続され、静電気の放電によってノードＮ１からノードＮ３を介してノードＮ２に電流が流れて、抵抗素子Ｒ１の両端に発生する電位差が第１の値以上となったときに導通状態になる。
【００６６】
例えば、放電回路１１ａは、放電素子としてＰチャネルＭＯＳトランジスターＱＰ１１を含んでいる。トランジスターＱＰ１１は、ノードＮ１に接続されたソースと、ノードＮ２に接続されたドレインと、ノードＮ３に接続されたゲートとを有している。トランジスターＱＰ１１は、抵抗素子Ｒ１の両端に発生する電位差が閾値電圧以上になるとオンして、ノードＮ１からノードＮ２に電流を流す。
【００６７】
トランジスターＱＮ１は、複数のダイオードＤ１〜Ｄ４の内の少なくとも１つと並列に接続される。図８には、一例として、ダイオードＤ１と並列に接続されたトランジスターＱＮ１が示されている。トランジスターＱＮ１は、ダイオードＤ１のカソードに接続されたドレインと、ダイオードＤ１のアノードに接続されたソースとを有している。抵抗素子Ｒ２は、トランジスターＱＮ１のソースとゲートとの間に接続されている。
【００６８】
制御回路１２ｂは、静電気の放電によってノードＮ１からノードＮ３を介してノードＮ２に電流が流れて、抵抗素子Ｒ１の両端に発生する電位差が第２の値以上となったときに、トランジスターＱＮ１を導通状態にする。それにより、トランジスターＱＮ１は、ノードＮ１とノードＮ２との間の電圧を低下させる。
【００６９】
例えば、制御回路１２ｂは、ノードＮ１とトランジスターＱＮ１のゲートとの間に接続されたＰチャネルＭＯＳトランジスターＱＰ１を含んでいる。トランジスターＱＰ１は、ノードＮ１に接続されたソースと、トランジスターＱＮ１のゲートに接続されたドレインと、ノードＮ３に接続されたゲートとを有している。
【００７０】
トランジスターＱＰ１は、静電気の放電によってノードＮ１からノードＮ３を介してノードＮ２に電流が流れて、抵抗素子Ｒ１の両端に発生する電位差が第２の値以上となったときに導通状態となることにより、トランジスターＱＮ１を導通状態にする。それにより、トランジスターＱＮ１は、ノードＮ１とノードＮ２との間の電圧を低下させる。
【００７１】
以上において、第２の値が第１の値よりも大きいことが望ましい。その場合には、ノードＮ１とノードＮ２との間の電圧が上昇して放電回路１１ａが動作を開始した後に、トランジスターＱＮ１がノードＮ１とノードＮ２との間の電圧を低下させるので、通常動作時において静電気保護回路が誤動作し難くなる。そのために、トランジスターＱＰ１の閾値電圧が放電回路１１ａのトランジスターＱＰ１１の閾値電圧よりも大きくなるように、トランジスターＱＰ１及びＱＰ１１のチャネル長及びチャネル幅が設定される。
【００７２】
ここで、図８に示す静電気保護回路１０ｄの動作について詳しく説明する。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されて、ダイオードＤ１〜Ｄ４がブレークダウンすると、ノードＮ１から抵抗素子Ｒ１及びダイオードＤ１〜Ｄ４を介してノードＮ２に電流が流れ始める。
【００７３】
抵抗素子Ｒ１に流れる電流が増加すると、ノードＮ１とノードＮ３との間の電圧（抵抗素子Ｒ１の両端電圧）が放電回路１１ａのトランジスターＱＰ１１の閾値電圧以上になり、トランジスターＱＰ１１が導通状態となって放電動作を開始する。ただし、この時点においては、トランジスターＱＰ１及びＱＮ１はオフ状態となっている。
【００７４】
抵抗素子Ｒ１に流れる電流がさらに増加して、抵抗素子Ｒ１の両端電圧がトランジスターＱＰ１の閾値電圧以上となったときに、トランジスターＱＰ１がオフ状態からオン状態に遷移する。それにより、抵抗素子Ｒ２の両端電圧がトランジスターＱＮ１の閾値電圧以上となって、トランジスターＱＮ１がオフ状態からオン状態に遷移する。その結果、ノードＮ１とノードＮ２との間の電圧が低下して、半導体集積回路装置の内部回路が破壊に至る電圧に対するマージンが増えて静電気耐量が向上する。
【００７５】
放電回路１１ａのトランジスターＱＰ１１に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が低下し、抵抗素子Ｒ１に流れる電流も低下する。それにより、抵抗素子Ｒ１の両端電圧がトランジスターＱＰ１の閾値電圧よりも小さくなると、トランジスターＱＰ１及びＱＮ１がオン状態からオフ状態に遷移する。さらに、抵抗素子Ｒ１の両端電圧がトランジスターＱＰ１１の閾値電圧よりも低下すると、トランジスターＱＰ１１がオン状態からオフ状態に遷移して放電動作を停止する。
【００７６】
本発明の第１〜第２の実施形態においては、放電回路１１の放電素子として、ＮチャネルＭＯＳトランジスターＱＮ１１（図３等）が用いられている。また、本発明の第３の実施形態においては、放電回路１１ａの放電素子として、ＰチャネルＭＯＳトランジスターＱＰ１１（図８）が用いられている。ここで、トランジスターＱＮ１１又はＱＰ１１のゲート絶縁膜の厚さを薄くすることにより、トランジスターＱＮ１１又はＱＰ１１のサイズを小さくすることができる。
【００７７】
図９は、本発明の各実施形態に係る静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図である。図９には、静電気の放電によって電源端子Ｐ２に正の電荷が印加される一方、電源端子Ｐ１が接地されている場合の放電経路が示されている。静電気の放電によって、サージ電流ＩＥＳＤが、電源配線４、静電気保護回路１０、及び、電源配線３の経路で流れる。
【００７８】
図１０は、本発明の第１及び第２の実施形態において放電素子として用いられるトランジスターを寄生ダイオードと共に示す図である。放電回路１１（図３等）は、放電素子として少なくとも１つのＮチャネルＭＯＳトランジスターＱＮ１１を含んでいる。図１０に示すように、トランジスターＱＮ１１は、ノードＮ１に接続されたドレインＤと、ノードＮ２に接続されたソースＳと、ノードＮ３に接続されたゲートＧと、バックゲートＢＧとを有している。
【００７９】
さらに、トランジスターＱＮ１１において、バックゲートＢＧとドレインＤとの間に寄生ダイオードＤ１１が形成される。従って、静電気の放電によってノードＮ２の電位がノードＮ１の電位よりも所定の値（寄生ダイオードＤ１の順方向電圧）以上高くなったときに、放電回路１１は、ノードＮ２からノードＮ１に向けて電流を流す。それにより、静電気の放電によって生じるノードＮ２とノードＮ１との間の電圧の上昇を抑えることができる。
【００８０】
図１１は、本発明の第１及び第２の実施形態において放電素子として用いられるＮチャネルＭＯＳトランジスターのレイアウトパターンの第１の例を示す図である。図１１（ａ）は、平面図であり、図１１（ｂ）は、図１１（ａ）のＢ−Ｂ'における断面図である。なお、図１１（ａ）においては、層間絶縁膜が省略されている。
【００８１】
Ｐ型の半導体基板又はＰ型のウエル３０内において、Ｐ型の不純物拡散領域３１と、トランジスターＱＮ１１のドレインであるＮ型の不純物拡散領域３２〜３６と、トランジスターＱＮ１１のソースであるＮ型の不純物拡散領域３７〜４０とが形成されている。また、半導体基板上には、ゲート絶縁膜を介して、トランジスターＱＮ１１の複数のゲート電極４１が形成されている。Ｐ型の半導体基板又はＰ型のウエル３０は、トランジスターＱＮ１１のバックゲートに相当する。さらに、Ｐ型の半導体基板又はＰ型のウエル３０及びＰ型の不純物拡散領域３１をアノードとし、Ｎ型の不純物拡散領域３２及び３６をカソードとする寄生ダイオードＤ１１が形成される。
【００８２】
また、半導体基板上には、第１の層間絶縁膜を介して第１のメタル配線層４３が配置され、さらに、第２の層間絶縁膜を介して第２のメタル配線層４５が配置されている。第１の層間絶縁膜には複数のコンタクトホール４２が形成され、第２の層間絶縁膜には複数のスルーホール４４が形成されている。
【００８３】
Ｐ型の不純物拡散領域３１は、Ｐ型の半導体基板又はＰ型のウエル３０に電源電位ＶＳＳを供給するために、第１のメタル配線層４３及び第２のメタル配線層４５を介して、ノードＮ２（図１０）に電気的に接続されている。また、トランジスターＱＮ１１のドレインであるＮ型の不純物拡散領域３２〜３６は、第１のメタル配線層４３を介して、ノードＮ１（図１０）に電気的に接続されている。さらに、トランジスターＱＮ１１のソースであるＮ型の不純物拡散領域３７〜４０は、第１のメタル配線層４３及び第２のメタル配線層４５を介して、ノードＮ２に電気的に接続されている。
【００８４】
ここで、Ｐ型の不純物拡散領域３１は、半導体基板の主面（図中上面）において、Ｎ型の不純物拡散領域３２〜４０を囲むように形成されている。また、トランジスターＱＮ１１のドレインである複数のＮ型の不純物拡散領域３２及び３６が、Ｐ型の不純物拡散領域３１の平行な複数の辺にそれぞれ対向して配置されている。
【００８５】
それにより、寄生ダイオードＤ１１のアノードとカソードとの間の対向面積を広くすることができるので、寄生ダイオードＤ１１のオン抵抗が小さくなる。その結果、静電気の放電によって生じるノードＮ２とノードＮ１との間の電圧の上昇を抑えて、半導体集積回路装置の静電気耐量を向上させることができる。
【００８６】
また、各々のゲート電極４１の両端部分（図１１（ａ）における上端部分と下端部分）が第１のメタル配線層４３の２つの配線に電気的に接続され、さらに、それらの配線が第２のメタル配線層４５の配線を介してノードＮ３（図１０）に電気的に接続されている。それにより、ゲート電極４１の寄生抵抗を低下させることができる。
【００８７】
図１２は、図１１に示すトランジスターの等価回路を比較例と共に示す回路図である。図１２（ａ）は、図１１に示すトランジスターの等価回路を示しており、図１２（ｂ）は、比較例のトランジスターの等価回路を示している。図１２においては、ゲート電極の寄生抵抗Ｒｇのみが示されているが、実際には、ゲート電極と半導体基板との間に寄生容量が存在する。
【００８８】
例えば、トランジスターのチャネル長Ｌが０．１８ｕｍで、チャネル幅Ｗが２００ｕｍで、ゲート電極のシート抵抗Ｒｓが２０Ωである場合に、ゲート電極の長手方向（ゲート幅方向）における抵抗値Ｒｆは、約２２ｋΩとなる。
Ｒｆ＝Ｒｓ×Ｗ／Ｌ
＝２０Ω×２００ｕｍ÷０．１８ｕｍ≒２２ｋΩ
従って、ゲート電極の長手方向における中心位置をゲート電極の代表的な位置として考えると、ゲート電極の中心位置から端部までの寄生抵抗Ｒｇの値（Ｒｆ／２）は、約１１ｋΩとなる。
【００８９】
また、寄生容量としては、ゲート電極とそれに対向する半導体基板との間の寄生容量、ゲート電極とドレインとの間の寄生容量、及び、ゲート電極とソースとの間の寄生容量とが存在する。例えば、ゲート絶縁膜の厚さｔを３．５ｎｍとした場合に、ゲート電極とそれに対向する半導体基板との間の寄生容量Ｃｇのみで、約０．３６ｐＦとなる。
Ｃｇ＝（ε０×εr／ｔ）×Ｗ×Ｌ
＝（８．８５ｐＦ／ｍ×３．９÷３．５ｎｍ）×２００ｕｍ×０．１８ｕｍ
≒０．３６ｐＦ
ここで、ε０は真空の誘電率であり、εrはシリコンの比誘電率である。
【００９０】
ゲート電極における信号の遅延時間ｔｄは、時定数×３で近似することができる。
ｔｄ＝Ｒｇ×Ｃｇ×３
＝１１ｋΩ×０．３６ｐＦ×３≒１２ｎｓ
一般的に、人体モデル（ＨＢＭ）試験法におけるＥＳＤサージ電流の立ち上がり時間は１０ｎｓ程度である。従って、図１２（ｂ）に示す比較例のトランジスターにおいては、トランジスターの放電動作がＥＳＤサージ電流に追従せず、静電気保護回路が機能しない可能性がある。
【００９１】
これに対し、図１１に示すトランジスターＱＮ１１においては、各々のゲート電極４１の両端部分がメタル配線に電気的に接続されているので、図１２（ａ）に示す等価回路が実現される。例えば、トランジスターのチャネル長Ｌが０．１８ｕｍで、チャネル幅Ｗが２００ｕｍで、ゲート電極のシート抵抗Ｒｓが２０Ωである場合に、ゲート電極の寄生抵抗の値は、約５．５ｋΩに改善される。
【００９２】
比較例のトランジスターと比較して、ゲート電極の寄生抵抗の値が半分になるので、信号の遅延も半分の約６ｎｓに改善される。それにより、ＥＳＤサージ電流の立ち上がりにトランジスターが追従できるようになる。なお、ゲート電極の両端部分をメタル配線の替りにポリシリコン配線に電気的に接続しても良い。
【００９３】
図１３は、本発明の第１及び第２の実施形態において放電素子として用いられるＮチャネルＭＯＳトランジスターのレイアウトパターンの第２の例を示す平面図である。第２の例においては、放電素子として用いられるＮチャネルＭＯＳトランジスターが、並列接続されたトランジスターＱＮ１１ａとトランジスターＱＮ１１ｂとに分割されている。
【００９４】
Ｐ型の半導体基板又はＰ型のウエル３０内において、Ｐ型の不純物拡散領域３１と、トランジスターＱＮ１１ａのドレインであるＮ型の不純物拡散領域３２ａ〜３６ａと、トランジスターＱＮ１１ａのソースであるＮ型の不純物拡散領域３７ａ〜４０ａとが形成されている。また、トランジスターＱＮ１１ｂのドレインであるＮ型の不純物拡散領域３２ｂ〜３６ｂと、トランジスターＱＮ１１ｂのソースであるＮ型の不純物拡散領域３７ｂ〜４０ｂとが形成されている。
【００９５】
半導体基板上には、ゲート絶縁膜を介して、トランジスターＱＮ１１ａの複数のゲート電極４１ａと、トランジスターＱＮ１１ｂの複数のゲート電極４１ｂとが形成されている。さらに、Ｐ型の半導体基板又はＰ型のウエル３０及びＰ型の不純物拡散領域３１をアノードとし、Ｎ型の不純物拡散領域３２ａ及び３６ａをカソードとする寄生ダイオードＤ１１ａが形成される。同様に、Ｐ型の半導体基板又はＰ型のウエル３０及びＰ型の不純物拡散領域３１をアノードとし、Ｎ型の不純物拡散領域３２ｂ及び３６ｂをカソードとする寄生ダイオードＤ１１ｂが形成される。
【００９６】
ここで、Ｐ型の不純物拡散領域３１は、半導体基板の主面（図中上面）において、Ｎ型の不純物拡散領域３２ａ〜４０ａを囲むと共に、Ｎ型の不純物拡散領域３２ｂ〜４０ｂを囲むように形成されている。また、トランジスターＱＮ１１ａのドレインである複数のＮ型の不純物拡散領域３２ａ及び３６ａが、Ｐ型の不純物拡散領域３１の平行な複数の辺にそれぞれ対向して配置されている。同様に、トランジスターＱＮ１１ｂのドレインである複数のＮ型の不純物拡散領域３２ｂ及び３６ｂが、Ｐ型の不純物拡散領域３１の平行な複数の辺にそれぞれ対向して配置されている。
【００９７】
それにより、寄生ダイオードＤ１１ａ及びＤ１１ｂのアノードとカソードとの間の対向面積を広くすることができるので、寄生ダイオードＤ１１ａ及びＤ１１ｂのオン抵抗が小さくなる。その結果、静電気の放電によって生じるノードＮ２とノードＮ１との間の電圧の上昇を抑えて、半導体集積回路装置の静電気耐量を向上させることができる。
【００９８】
また、各々のゲート電極４１ａの両端部分（図１３における上端部分と下端部分）が、第１のメタル配線層４３の２つの配線に電気的に接続されている。同様に、各々のゲート電極４１ｂの両端部分（図１３における上端部分と下端部分）が、第１のメタル配線層４３の２つの配線に電気的に接続されている。それにより、ゲート電極４１ａ及び４１ｂの寄生抵抗を低下させることができる。
【００９９】
図１４は、図１３に示すトランジスターの等価回路を示す回路図である。図１４においては、ゲート電極の寄生抵抗Ｒｇのみが示されているが、実際には、ゲート電極と半導体基板との間に寄生容量が存在する。図１３に示すトランジスターにおいては、各々のゲート電極４１ａの両端部分がメタル配線に電気的に接続されると共に、各々のゲート電極４１ｂの両端部分がメタル配線に電気的に接続されているので、図１４に示す等価回路が実現される。
【０１００】
図１３に示すトランジスターによれば、図１１に示すトランジスターと比較してチャネル幅及びゲート幅が約半分になる。このように、チャネル幅及びゲート幅の小さい複数のトランジスターを並列接続することにより、ゲート電極の寄生抵抗の値を低減して、信号の遅延を改善することができる。
【０１０１】
例えば、トランジスターのチャネル長Ｌが０．１８ｕｍで、チャネル幅Ｗが１００ｕｍで、ゲート電極のシート抵抗Ｒｓが２０Ωである場合に、ゲート電極の寄生抵抗の値は、約２．８ｋΩに改善される。図１１に示すトランジスターと比較して、ゲート電極の寄生抵抗の値がさらに約半分になるので、信号の遅延も約半分の約３ｎｓに改善される。なお、ゲート電極の両端部分をメタル配線の替りにポリシリコン配線に電気的に接続しても良い。
【０１０２】
このように、放電素子として用いられるトランジスターを複数のトランジスターに分割して、チャネル幅を１００ｕｍ以下とし、かつ、ゲート電極の両端部分を信号配線に接続することにより、トランジスターがさらに高速で動作できるようになる。ここでは、ゲート電極とそれに対向する半導体基板との間の寄生容量のみを考慮して信号の遅延を概算したが、実際には、ゲート電極とドレインとの間の寄生容量及びゲート電極とソースとの間の寄生容量も存在するので、チャネル幅を５０ｕｍ以下とすることが望ましい。
【０１０３】
以上においては、放電素子としてＮチャネルＭＯＳトランジスターを用いる場合のレイアウトについて説明したが、第３の実施形態におけるように放電素子としてＰチャネルＭＯＳトランジスターを用いる場合にも上記のレイアウトを適用することが可能であり、同様の効果を奏することができる。
【０１０４】
＜クランプ回路の例＞
図１５は、本発明の各実施形態において使用可能なクランプ回路の例を示す図である。本発明の各実施形態において、図１５の（ａ）〜（ｈ）に示すクランプ回路を用いることができる。なお、図１５において、「Ｎ＋」は、高電位側のノードを表しており、「Ｎ−」は、低電位側のノードを表している。
【０１０５】
図１５（ａ）は、高電位側のノードＮ＋に接続されたカソードと、低電位側のノードＮ−に接続されたアノードとを有するダイオードＤ１を示している。ノードＮ＋からダイオードＤ１を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ１のブレークダウン電圧に等しくなる。
【０１０６】
図１５（ｂ）は、高電位側のノードＮ＋に接続されたアノードと、低電位側のノードＮ−に接続されたカソードとを有するダイオードＤ２を示している。ノードＮ＋からダイオードＤ２を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ２の順方向電圧に等しくなる。
【０１０７】
図１５（ｃ）は、高電位側のノードＮ＋に接続されたソースと、低電位側のノードＮ−に接続されたドレイン及びゲートとを有するＰチャネルＭＯＳトランジスターＱＰ３１を示している。ノードＮ＋からトランジスターＱＰ３１を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＰ３１の閾値電圧に等しくなる。
【０１０８】
図１５（ｄ）は、高電位側のノードＮ＋に接続されたソース及びゲートと、低電位側のノードＮ−に接続されたドレインとを有するＰチャネルＭＯＳトランジスターＱＰ３２を示している。ノードＮ＋からトランジスターＱＰ３２を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＰ３２のブレークダウン電圧に等しくなる。
【０１０９】
図１５（ｅ）は、高電位側のノードＮ＋に接続されたドレイン及びゲートと、低電位側のノードＮ−に接続されたソースとを有するＮチャネルＭＯＳトランジスターＱＮ３１を示している。ノードＮ＋からトランジスターＱＮ３１を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＮ３１の閾値電圧に等しくなる。
【０１１０】
図１５（ｆ）は、高電位側のノードＮ＋に接続されたドレインと、低電位側のノードＮ−に接続されたソース及びゲートとを有するＮチャネルＭＯＳトランジスターＱＮ３２を示している。ノードＮ＋からトランジスターＱＮ３２を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＮ３２のブレークダウン電圧に等しくなる。
【０１１１】
図１５の（ｇ）及び（ｈ）は、クランプ回路が複数の同じデバイスを含む例を示している。図１５（ｇ）に示すクランプ回路は、２つのダイオードＤ５及びＤ６を同方向で直列に接続したものであり、ダイオードＤ５のカソードが高電位側のノードＮ＋に接続され、ダイオードＤ６のアノードが低電位側のノードＮ−に接続されている。ノードＮ＋からダイオードＤ５及びＤ６を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ５及びＤ６のブレークダウン電圧の和に等しくなる。
【０１１２】
図１５（ｈ）に示すクランプ回路は、２つのダイオードＤ７及びＤ８を逆方向で直列に接続したものであり、ダイオードＤ７のカソードが高電位側のノードＮ＋に接続され、ダイオードＤ８のカソードが低電位側のノードＮ−に接続されている。ノードＮ＋からダイオードＤ７及びＤ８を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ７のブレークダウン電圧とダイオードＤ８の順方向電圧との和に等しくなる。
【０１１３】
あるいは、図１５の（ａ）〜（ｆ）に示すような複数の異なるデバイスを直列接続したものをクランプ回路として用いても良い。また、図１５の（ａ）〜（ｆ）のいずれかに示す素子とキャパシターとを並列接続したものをクランプ回路として用いても良い。
【０１１４】
＜インピーダンス素子の例＞
本発明の各実施形態において、インピーダンス素子として、抵抗素子の他に、図１５の（ａ）〜（ｈ）のいずれかに示す素子と抵抗素子とを直列に接続したものを用いることもできる。特に、図１５の（ａ）、（ｄ）、（ｆ）、及び、（ｇ）に示す素子は、抵抗素子よりもインピーダンスのばらつきを小さくすることができる。一方、図１５の（ｂ）に示す素子は、素子の両端に発生する電位差が小さいので、電圧の微調整に用いることができる。
【０１１５】
このように、抵抗素子やダイオードやトランジスターの内から適切なデバイスを選択し、又は、複数のデバイスを組み合わせることにより、静電気保護回路の特性を自由に設定することができると共に、プロセスばらつきの影響を受けにくい静電気保護回路を提供することができる。
【０１１６】
＜放電回路の例＞
本発明の各実施形態に係る静電気保護回路の放電回路において、ＭＯＳトランジスター（Metal Oxide Semiconductor FET：金属酸化膜型電界効果トランジスター）の他にも、電流を流す機能を有すると共に電流をオン／オフ制御する端子を有する３端子素子や回路等を用いることができる。
【０１１７】
３端子素子としては、接合形電界効果トランジスター（Junction FET）、金属半導体形電界効果トランジスター（Metal Semiconductor FET）、バイポーラトランジスター、及び、サイリスター等が挙げられる。これらの３端子素子は、放電回路としてのみならず、他のＭＯＳトランジスターの替りとしても用いることができる。
【０１１８】
図１６は、放電回路においてＭＯＳトランジスター以外に使用可能な３端子素子の例を示す図である。図３等に示す放電回路１１のＮチャネルＭＯＳトランジスターＱＮ１１の替りに、図１６（ａ）に示すＮＰＮバイポーラトランジスターＱＢ１を用いることができる。トランジスターＱＢ１は、ノードＮ１に接続されたコレクターと、ノードＮ２に接続されたエミッターと、ノードＮ３に接続されたベースとを有している。
【０１１９】
また、図８に示す放電回路１１ａのＰチャネルＭＯＳトランジスターＱＰ１１の替りに、図１６（ｂ）に示すＰＮＰバイポーラトランジスターＱＢ２を用いることができる。トランジスターＱＢ２は、ノードＮ１に接続されたエミッターと、ノードＮ２に接続されたコレクターと、ノードＮ３に接続されたベースとを有している。
【０１２０】
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【０１２１】
１、２…ダイオード、３、４…電源配線、１０、１０ａ〜１０ｃ…静電気保護回路、１１、１１ａ…放電回路、１２、１２ａ、１２ｂ…制御回路、２０…内部回路、３０…Ｐ型の半導体基板又はＰ型のウエル、３１…Ｐ型の不純物拡散領域、３２〜４０、３２ａ〜４０ａ、３２ｂ〜４０ｂ…Ｎ型の不純物拡散領域、４１、４１ａ、４１ｂ…ゲート電極、４２…コンタクトホール、４３…第１のメタル配線層、４４…スルーホール、４５…第２のメタル配線層、Ｐ１、Ｐ２…電源端子、Ｐ３…信号端子、Ｒ１、Ｒ２…抵抗素子、Ｒｇ…寄生抵抗、Ｄ１〜Ｄ８…ダイオード、Ｄ１１、Ｄ１１ａ、Ｄ１１ｂ…寄生ダイオード、ＱＰ１〜ＱＰ３２…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ３２…ＮチャネルＭＯＳトランジスター、ＱＢ１、ＱＢ２…バイポーラトランジスター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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