(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型スイッチング装置の製造方法であって、
ｎ型の第１ＳｉＣ半導体層の表面に第１トレンチを形成する工程と、
前記第１トレンチの底面に、ｐ型不純物を注入する工程と、
前記ｐ型不純物の注入後に、前記第１トレンチの内面にｎ型の第２ＳｉＣ半導体層を堆積させることによって、前記ｐ型不純物の注入領域の上部に前記第１トレンチよりも幅が狭い第２トレンチを形成する工程と、
ゲート絶縁層が前記第２トレンチの内面を覆い、ゲート電極が前記第２トレンチ内に配置され、ｎ型の第１領域が前記ゲート絶縁層に接し、ｐ型のボディ領域が前記注入領域から分離されるとともに前記第１領域の下側で前記ゲート絶縁層に接するように、前記ゲート絶縁層、前記ゲート電極、前記第１領域及び前記ボディ領域を形成する工程、
を有する製造方法。
【請求項２】
前記第２ＳｉＣ半導体層のｎ型不純物濃度が、前記第１ＳｉＣ半導体層のｎ型不純物濃度よりも高く、
前記ボディ領域が、前記第１ＳｉＣ半導体層と前記第２ＳｉＣ半導体層にｐ型不純物を注入することによって形成される、
請求項１の製造方法。
【請求項３】
前記第２ＳｉＣ半導体層のｎ型不純物濃度が、前記第１ＳｉＣ半導体層のｎ型不純物濃度よりも低く、
前記ボディ領域が、前記第１ＳｉＣ半導体層と前記第２ＳｉＣ半導体層にｐ型不純物を注入することによって形成される、
請求項１の製造方法。
【請求項４】
前記第２トレンチを形成する工程では、前記第１トレンチを前記第２ＳｉＣ半導体層で埋め込み、その後、前記第２ＳｉＣ半導体層をエッチングすることによって前記第２トレンチを形成する請求項１〜３の何れか一項の製造方法。
【請求項５】
前記第２トレンチが、前記第１トレンチの側面に前記第２ＳｉＣ半導体層を堆積させることによって前記第１トレンチの幅を狭めることによって形成される請求項１〜３の何れか一項の製造方法。
【請求項６】
絶縁ゲート型スイッチング装置であって、
表面にトレンチが形成されているＳｉＣ半導体基板と、
前記トレンチの内面を覆っているゲート絶縁層と、
前記トレンチ内に配置されているゲート電極、
を有しており、
前記ＳｉＣ半導体基板が、
前記ゲート絶縁層に接しているｎ型の第１領域と、
前記第１領域の下側で前記ゲート絶縁層に接しているｐ型のボディ領域と、
前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１領域から分離されているｎ型の第２領域と、
前記トレンチの下部に配置されており、前記第２領域によって前記ボディ領域から分離されており、前記トレンチよりも幅が広いｐ型の電界緩和領域、
を有しており、
前記ボディ領域が、前記ゲート絶縁層に隣接する第１部分と、前記ゲート絶縁層の反対側で前記第１部分に隣接する第２部分を有しており、
前記第１部分のｎ型不純物濃度が、前記第２部分のｎ型不純物濃度よりも高く、
前記第１部分の下端が、前記第２部分の下端よりも上側に位置する、
絶縁ゲート型スイッチング装置。
【請求項７】
絶縁ゲート型スイッチング装置であって、
表面にトレンチが形成されているＳｉＣ半導体基板と、
前記トレンチの内面を覆っているゲート絶縁層と、
前記トレンチ内に配置されているゲート電極、
を有しており、
前記ＳｉＣ半導体基板が、
前記ゲート絶縁層に接しているｎ型の第１領域と、
前記第１領域の下側で前記ゲート絶縁層に接しているｐ型のボディ領域と、
前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１領域から分離されているｎ型の第２領域と、
前記トレンチの下部に配置されており、前記第２領域によって前記ボディ領域から分離されており、前記トレンチよりも幅が広いｐ型の電界緩和領域、
を有しており、
前記ボディ領域が、前記ゲート絶縁層に隣接する第１部分と、前記ゲート絶縁層の反対側で前記第１部分に隣接する第２部分を有しており、
前記第１部分のｎ型不純物濃度が、前記第２部分のｎ型不純物濃度よりも低く、
前記第１部分の下端が、前記第２部分の下端よりも下側に位置する、
絶縁ゲート型スイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、絶縁ゲート型スイッチング装置とその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴやＩＧＢＴ等の絶縁ゲート型スイッチング装置が知られている。絶縁ゲート型スイッチング装置がオフしているときには、ゲート絶縁膜に電界が印加される。ゲート絶縁膜に印加される電界がゲート絶縁膜の絶縁耐量を超えると、ゲート絶縁膜を貫通して電流が流れ、問題となる。したがって、ゲート絶縁膜に印加される電界を緩和する技術が必要となる。
【０００３】
特許文献１には、ＳｉＣ半導体基板に形成されている絶縁ゲート型スイッチング装置が開示されている。この絶縁ゲート型スイッチング装置は、トレンチ型のゲート電極を有し、トレンチの下側にｐ型の電界緩和領域が形成されている。絶縁ゲート型スイッチング装置がオフするときに、電界緩和領域からその周囲のドリフト領域（ｎ型領域）に空乏層が広がる。電界緩和領域からドリフト領域に空乏層が広がることによって、ゲート絶縁層に印加される電界が緩和される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１９１７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の絶縁ゲート型スイッチング素子の製造方法では、ＳｉＣ半導体基板の表面にトレンチが形成され、その後、トレンチの底面にｐ型不純物が注入される。これによって、トレンチの下側にｐ型の電界緩和領域が形成される。その後、トレンチ内にゲート絶縁層とゲート電極が形成される。ここで、ＳｉＣ半導体基板中におけるｐ型不純物の拡散係数は小さい。このため、特許文献１の製造方法では、電界緩和領域を形成する際にＳｉＣ半導体基板に注入されたｐ型不純物が注入された領域からあまり拡散せず、電界緩和領域の大部分がトレンチの下側の領域に形成される。したがって、電界緩和領域がトレンチの下部においてトレンチの側面から横方向に突出する部分の幅（以下、突出量という）が小さくなる。電界緩和領域の突出量が小さいと、ゲート絶縁層への印加電界を抑制する効果が小さくなってしまう。したがって、本明細書では、電界緩和領域の突出量を大きくすることができる絶縁ゲート型スイッチング装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する絶縁ゲート型スイッチング装置の製造方法は、第１トレンチ形成工程、ｐ型不純物注入工程、第２トレンチ形成工程を有する。前記第１トレンチ形成工程では、ｎ型の第１ＳｉＣ半導体層の表面に第１トレンチを形成する。前記ｐ型不純物注入工程では、前記第１トレンチの底面に、ｐ型不純物を注入する。前記第２トレンチ形成工程では、前記ｐ型不純物の注入後に、前記第１トレンチの内面にｎ型の第２ＳｉＣ半導体層を堆積させることによって、前記ｐ型不純物の注入領域の上部に前記第１トレンチよりも幅が狭い第２トレンチを形成する。また、この製造方法は、ゲート絶縁層、ゲート電極、ｎ型の第１領域及びｐ型のボディ領域を形成する工程をさらに有する。この工程では、ゲート絶縁層が前記第２トレンチの内面を覆い、ゲート電極が前記第２トレンチ内に配置され、第１領域が前記ゲート絶縁層に接し、ボディ領が前記注入領域から分離されるとともに前記第１領域の下側で前記ゲート絶縁層に接するように、ゲート絶縁層、ゲート電極、第１領域及びボディ領域を形成する。
【０００７】
なお、第２トレンチを形成する工程では、第１トレンチを第２ＳｉＣ半導体層で埋め込み、その後に第２ＳｉＣ半導体層をエッチングすることによって第２トレンチを形成してもよい。また、第２トレンチを形成する工程では、第１トレンチの側面に第２ＳｉＣ半導体層を堆積させて第１トレンチの幅を狭めることで第２トレンチを形成してもよい。また、ゲート絶縁層、ゲート電極、第１領域及びボディ領域の形成順序は制約されない。第１領域及びボディ領域を、ゲート絶縁層及びゲート電極の形成前（例えば、第２トレンチの形成前）に形成してもよいし、第１領域及びボディ領域を、ゲート絶縁層及びゲート電極の形成後に形成してもよい。また、絶縁ゲート型スイッチング装置には、ユニポーラ型スイッチング装置（例えば、ＭＯＳＦＥＴ）とバイポーラ型スイッチング装置（例えば、ＩＧＢＴ）が存在する。ユニポーラ型スイッチング装置では第１領域がソース領域であり、バイポーラ型スイッチング装置では第１領域がエミッタ領域である。
【０００８】
この製造方法では、まず、第１ＳｉＣ半導体層の表面に第１トレンチを形成し、その第１トレンチの底面にｐ型不純物を注入する。ｐ型不純物が注入された領域に、ｐ型の電界緩和領域が形成される。したがって、ｐ型不純物の注入領域（すなわち、電界緩和領域）の幅は、第１トレンチの幅と同じがそれより少し広くなる。ｐ型不純物の注入後に、第１トレンチの内面に第２ＳｉＣ半導体層を堆積させる。これによって、ｐ型不純物の注入領域の上部に、第１トレンチよりも幅が狭い第２トレンチが形成される。第２トレンチの幅が第１トレンチの幅よりも狭いので、第２トレンチの幅はｐ型不純物の注入領域の幅よりも狭い。したがって、ｐ型不純物の注入領域が、第２トレンチの側面よりも横方向に大きく突出している構造が得られる。その後、ゲート絶縁層とゲート電極が第２トレンチ内に形成されると、ｐ型不純物の注入領域が第２トレンチの側面のゲート絶縁層よりも横方向に大きく突出している構造が得られる。このように、この製造方法によれば、ｐ型不純物の注入領域（すなわち、電界緩和領域）の突出量を大きくすることができる。このため、ゲート絶縁層への印加電界をより効果的に緩和することができる。
【０００９】
また、本明細書は、新たな絶縁ゲート型スイッチング装置を提供する。本明細書が開示する第１の絶縁ゲート型スイッチング装置は、表面にトレンチが形成されているＳｉＣ半導体基板と、前記トレンチの内面を覆っているゲート絶縁層と、前記トレンチ内に配置されているゲート電極を有している。前記ＳｉＣ半導体基板が、第１領域と、ボディ領域と、第２領域と、電界緩和領域を有している。前記第１領域は、前記ゲート絶縁層に接しているｎ型の領域である。前記ボディ領域は、前記第１領域の下側で前記ゲート絶縁層に接しているｐ型の領域である。前記第２領域は、前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１領域から分離されているｎ型の領域である。前記電界緩和領域は、前記トレンチの下部に配置されており、前記第２領域によって前記ボディ領域から分離されており、前記トレンチよりも幅が広いｐ型の領域である。前記ボディ領域が、前記ゲート絶縁層に隣接する第１部分と、前記ゲート絶縁層の反対側で前記第１部分に隣接する第２部分を有している。前記第１部分のｎ型不純物濃度が、前記第２部分のｎ型不純物濃度よりも高い。前記第１部分の下端が、前記第２部分の下端よりも上側に位置する。
【００１０】
なお、前記ボディ領域（すなわち、第１部分及び第２部分）は、ｐ型不純物とｎ型不純物の両方を含んでおり、ｐ型不純物濃度がｎ型不純物濃度よりも高いためにｐ型となっている。第１部分と第２部分でｐ型不純物濃度が同様に分布していると、ｎ型不純物濃度が高い第１部分の下端が、ｎ型不純物濃度が低い第２部分の下端よりも上側に配置される。
【００１１】
この絶縁ゲート型スイッチング装置では、電界緩和領域の幅がトレンチの幅よりも広いので、トレンチの側面のゲート絶縁層から横方向に電界緩和領域が突出している。したがって、ゲート絶縁層に高い電界が印加され難い。また、この絶縁ゲート型スイッチング装置では、ボディ領域の第１部分の下端が第２部分の下端よりも上側に位置する。ゲート絶縁層に接する部分である第１部分の下端が上側に位置するので、チャネル長が短くなっている。このため、この絶縁ゲート型スイッチング装置は、チャネル抵抗が小さい。また、第２部分の下端が下側に位置しているので、絶縁ゲート型スイッチング装置がオフするときに第２領域からボディ領域に伸びる空乏層が、ボディ領域の上端まで伸び難い。すなわち、空乏層がボディ領域を貫通する状態（いわゆる、パンチスルー）が生じ難い。
【００１２】
なお、第１部分と第２部分のｎ型不純物濃度の関係は、逆であってもよい。つまり、本明細書が開示する第２の絶縁ゲート型スイッチング装置では、ボディ領域の第１部分のｎ型不純物濃度が、ボディ領域の第２部分のｎ型不純物濃度よりも低い。前記第１部分の下端が、前記第２部分の下端よりも下側に位置する。
【００１３】
この絶縁ゲート型スイッチング装置では、電界緩和領域の幅がトレンチの幅よりも広いので、トレンチの側面のゲート絶縁層から横方向に電界緩和領域が突出している。したがって、ゲート絶縁層に高い電界が印加され難い。また、この絶縁ゲート型スイッチング装置では、ボディ領域の第１部分の下端が第２部分の下端よりも下側に位置する。このため、第２領域とゲート絶縁層とが接する領域が少ない。これによって、ゲート絶縁層に印加される電界をより効果的に抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】実施例１のＭＯＳＦＥＴ１０の縦断面図。
【図２】実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。
【図３】実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。
【図４】実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。
【図５】実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。
【図６】実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。
【図７】実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。
【図８】実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。
【図９】実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。
【図１０】実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。
【図１１】実施例２のＭＯＳＦＥＴの縦断面図。
【図１２】実施例２のＭＯＳＦＥＴの製造方法の説明図。
【図１３】実施例２のＭＯＳＦＥＴの製造方法の説明図。
【図１４】実施例２のＭＯＳＦＥＴの製造方法の説明図。
【図１５】実施例２のＭＯＳＦＥＴの製造方法の説明図。
【図１６】図１５のＡ−Ａ線及びＢ−Ｂ線における不純物濃度分布を示す図。
【図１７】実施例３のＭＯＳＦＥＴの縦断面図。
【図１８】実施例４のＭＯＳＦＥＴの縦断面図。
【図１９】実施例４のＭＯＳＦＥＴの第１の製造方法の説明図。
【図２０】実施例４のＭＯＳＦＥＴの第２の製造方法の説明図。
【図２１】第１変形例の製造方法の説明図。
【図２２】第２変形例の製造方法の説明図。
【図２３】第３変形例の製造方法の説明図。
【図２４】第３変形例の製造方法の説明図。
【図２５】第３変形例の製造方法の説明図。
【図２６】第３変形例の製造方法の説明図。
【発明を実施するための形態】
【実施例１】
【００１５】
図１に示す実施例１のＭＯＳＦＥＴ１０は、ＳｉＣ半導体基板１２を有している。ＳｉＣ半導体基板１２の表面１２ａには、ソース電極８０が形成されている。ＳｉＣ半導体基板１２の裏面１２ｂには、ドレイン電極８４が形成されている。
【００１６】
ＳｉＣ半導体基板１２の表面１２ａには、複数のゲートトレンチ３４が形成されている。各ゲートトレンチ３４は、図１の紙面に対して垂直な方向に長く伸びている。各ゲートトレンチ３４内には、ゲート絶縁層３８と、ゲート電極４０が形成されている。ゲート絶縁層３８は、底部絶縁層３８ｂと側部絶縁膜３８ａを有している。底部絶縁層３８ｂは、ゲートトレンチ３４の底部に形成された厚い絶縁層である。ゲートトレンチ３４の側面３４ａのうちの底部絶縁層３８ｂよりも上側の部分は、側部絶縁膜３８ａによって覆われている。側部絶縁膜３８ａは、底部絶縁層３８ｂと繋がっている。ゲート電極４０は、底部絶縁層３８ｂの上側のゲートトレンチ３４内に配置されている。ゲート電極４０は、側部絶縁膜３８ａ及び底部絶縁層３８ｂによって、ＳｉＣ半導体基板１２から絶縁されている。ゲート電極４０の上面は、層間絶縁層３６によって覆われている。ゲート電極４０は、層間絶縁層３６によってソース電極８０から絶縁されている。
【００１７】
ＳｉＣ半導体基板１２内には、ソース領域２２、ボディ領域２６、ドリフト領域２８、バッファ領域２９、ドレイン領域３０及び電界緩和領域３２が形成されている。
【００１８】
ソース領域２２は、ＳｉＣ半導体基板１２中に複数個形成されている。ソース領域２２は、ｎ型領域である。ソース領域２２は、ＳｉＣ半導体基板１２の表面１２ａに露出する範囲に形成されている。ソース領域２２は、ソース電極８０に対してオーミック接触している。ソース領域２２は、側部絶縁膜３８ａに接している。
【００１９】
ボディ領域２６は、ソース領域２２の側方及び下側に形成されており、ソース領域２２に接している。ボディ領域２６は、ｐ型領域であり、コンタクト領域２６ａと、低濃度ボディ領域２６ｂを有している。コンタクト領域２６ａのｐ型不純物濃度は、低濃度ボディ領域２６ｂのｐ型不純物濃度よりも高い。コンタクト領域２６ａは、ソース領域２２の側方に形成されており、ＳｉＣ半導体基板１２の表面１２ａに露出している。コンタクト領域２６ａは、ソース電極８０に対してオーミック接触している。低濃度ボディ領域２６ｂは、ソース領域２２及びコンタクト領域２６ａの下側に形成されている。低濃度ボディ領域２６ｂは、ソース領域２２の下側で側部絶縁膜３８ａに接している。
【００２０】
ドリフト領域２８は、低濃度にｎ型不純物を含むｎ型領域である。ドリフト領域２８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。ドリフト領域２８は、低濃度ボディ領域２６ｂの下側に形成されている。ドリフト領域２８は、低濃度ボディ領域２６ｂの下端の位置から、ゲートトレンチ３４の底面３４ｂよりも下側まで広がっている。ドリフト領域２８は、ボディ領域２６によってソース領域２２から分離されている。ドリフト領域２８は、低濃度ボディ領域２６ｂの下側で側部絶縁膜３８ａ及び底部絶縁層３８ｂに接している。
【００２１】
上述したソース領域２２、低濃度ボディ領域２６ｂ及びドリフト領域２８は、側部絶縁膜３８ａを介してゲート電極４０に対向している。
【００２２】
電界緩和領域３２は、ｐ型領域である。電界緩和領域３２は、各ゲートトレンチ３４の底面３４ｂに露出する位置に形成されている。電界緩和領域３２は、底面３４ｂの全域において底部絶縁層３８ｂに接している。電界緩和領域３２の周囲は、ドリフト領域２８に囲まれている。ドリフト領域２８によって、各電界緩和領域３２は、互いから分離されている。電界緩和領域３２は、ドリフト領域２８によってボディ領域２６から分離されている。電界緩和領域３２は、いずれの電極にも接続されていない。このため、電界緩和領域３２の電位は浮遊電位とされている。電界緩和領域３２の幅は、ゲートトレンチ３４の幅よりも広い。なお、ゲートトレンチ３４の幅は、ＳｉＣ半導体基板１２の表面１２ａを平面視したときにおけるゲートトレンチ３４の短手方向の寸法を意味する。また、電界緩和領域３２の幅は、ゲートトレンチ３４の幅の測定方向と同じ方向における電界緩和領域３２の寸法を意味する。電界緩和領域３２の幅がゲートトレンチ３４の幅よりも広いので、電界緩和領域３２は、ゲートトレンチ３４の直下に位置する主要部３２ａと、主要部３２ａからゲートトレンチ３４の側面３４ａ（すなわち、側部絶縁膜３８ａ）よりも横方向に突出している突出部３２ｂを輸している。突出部３２ｂは、低濃度ボディ領域２６ｂの直下に位置している。
【００２３】
バッファ領域２９は、ドリフト領域２８よりも高濃度にｎ型不純物を含むｎ型領域である。バッファ領域２９は、ドリフト領域２８の下側に形成されており、ドリフト領域２８に接している。
【００２４】
ドレイン領域３０は、バッファ領域２９よりも高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３０は、バッファ領域２９の下側に形成されており、バッファ領域２９に接している。ドレイン領域３０は、ＳｉＣ半導体基板１２の裏面１２ｂに露出する範囲に形成されている。ドレイン領域３０は、ドレイン電極８４に対してオーミック接触している。
【００２５】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ドレイン電極８４には、ソース電極８０よりも高い電位が印加される。また、ゲート電極４０に閾値以上の電位を印加すると、側部絶縁膜３８ａに隣接する範囲の低濃度ボディ領域２６ｂがｎ型に反転し、そこにチャネルが形成される。すると、ソース電極８０から、ソース領域２２、チャネル、ドリフト領域２８、バッファ領域２９及びドレイン領域３０を経由して、ドレイン電極８４に向かって電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。
【００２６】
ゲート電極４０の電位を閾値未満の電位に低下させると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。すると、ボディ領域２６とドリフト領域２８の境界部のｐｎ接合４２からボディ領域２６内及びドリフト領域２８内に空乏層が広がる。ｐｎ接合４２からドリフト領域２８内に伸びる空乏層は、電界緩和領域３２に到達する。すると、電界緩和領域３２からその周囲のドリフト領域２８内に空乏層が広がる。すなわち、電界緩和領域３２によって、ドリフト領域２８内への空乏層の伸展が促進される。電界緩和領域３２によってゲートトレンチ３４近傍への空乏層の伸展が促進されるため、ゲート絶縁層３８に高い電界が印加されることが抑制される。特に、電界緩和領域３２が突出部３２ｂを有しているので、突出部３２ｂとボディ領域２６に挟まれている部分のドリフト領域２８で電位差が生じ難く、これによってゲート絶縁層３８に印加される電界が効果的に抑制される。突出部３２ｂの突出量Ｌ１が大きいほど、ゲート絶縁層３８に電界が印加され難くなる。本実施例では、突出部３２ｂの突出量Ｌ１が従来の電界緩和領域に比べて大きいので、ゲート絶縁層３８に印加される電界を極めて小さくすることができる。このため、このＭＯＳＦＥＴ１０では、ゲート絶縁層３８を貫通して流れる電流を抑制することができる。
【００２７】
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。ＭＯＳＦＥＴ１０は、図２に示すＳｉＣ半導体基板１２から製造される。加工前のＳｉＣ半導体基板１２は、その全体がｎ型のＳｉＣである第１ＳｉＣ半導体層５０によって構成されている。なお、第１ＳｉＣ半導体層５０は、バルク結晶であってもよいし、エピタキシャル層であってもよい。第１ＳｉＣ半導体層５０のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度と略等しい。
【００２８】
（幅広トレンチ形成工程）
まず、図３に示すようにＳｉＣ半導体基板１２の表面１２ａに、複数の開口部５２ａを有するエッチングマスク５２を形成する。次に、ドライエッチングによって、第１ＳｉＣ半導体層５０の開口部５２ａ内に位置している部分をエッチングする。これによって、第１ＳｉＣ半導体層５０の表面１２ａに複数の幅広トレンチ５４を形成する。幅広トレンチ５４は、上述したゲートトレンチ３４に対応するパターンで形成されるが、幅広トレンチ５４の幅はゲートトレンチ３４の幅よりも広い。エッチングマスク５２は、幅広トレンチ５４の形成後に除去される。
【００２９】
（底面イオン注入工程）
次に、図４に示すように第１ＳｉＣ半導体層５０の表面１２ａにイオン注入マスク５６を形成する。幅広トレンチ５４内には、イオン注入マスク５６は形成されない。次に、第１ＳｉＣ半導体層５０の表面１２ａ側（すなわち、イオン注入マスク５６側）から第１ＳｉＣ半導体層５０にイオン化したｐ型不純物（本実施例では、アルミニウム）を注入する。第１ＳｉＣ半導体層５０の表面１２ａはイオン注入マスク５６によって覆われているので、ｐ型不純物は幅広トレンチ５４の底面５４ａに注入される。底面５４ａにｐ型不純物を注入した後に、ＳｉＣ半導体基板１２を熱処理する。これによって、底面５４ａに注入されたｐ型不純物が活性化し、底面５４ａに露出する範囲の半導体領域がｐ型化する。これによって、電界緩和領域３２が形成される。なお、ＳｉＣ半導体基板を熱処理するときに、ｐ型不純物はほとんど拡散しない。したがって、電界緩和領域３２の幅は、幅広トレンチ５４の幅と略等しい。
【００３０】
（エピタキシャル成長工程）
次に、図５に示すように、エピタキシャル成長によって、ＳｉＣ半導体基板１２の表面１２ａと幅広トレンチ５４の内面にｎ型のＳｉＣである第２ＳｉＣ半導体層５８を成長させる。ここでは、幅広トレンチ５４内に隙間がなくなるまで第２ＳｉＣ半導体層５８を成長させる。第２ＳｉＣ半導体層５８のｎ型不純物濃度は、第１ＳｉＣ半導体層５０のｎ型不純物濃度と略等しい。したがって、第２ＳｉＣ半導体層５８と第１ＳｉＣ半導体層５０は、一体化したｎ型半導体領域となる。第２ＳｉＣ半導体層５８を形成したら、図６に示すように、第２ＳｉＣ半導体層５８の表面（すなわち、ＳｉＣ半導体基板１２の表面１２ａ）をエッチングして平坦化する。
【００３１】
（ゲートトレンチ形成工程）
次に、図７に示すように、ＳｉＣ半導体基板１２の表面１２ａに、複数の開口部５５ａを有するエッチングマスク５５を形成する。開口部５５ａは、幅広トレンチ５４内に形成された第２ＳｉＣ半導体層５８上に配置する。開口部５５ａの幅は、幅広トレンチ５４の幅よりも狭い。また、開口部５５ａは、幅広トレンチ５４の幅方向の中央に配置される。次に、ドライエッチングによって、第２ＳｉＣ半導体層５８の開口部５５ａ内に位置している部分をエッチングする。これによって、電界緩和領域３２の直上にゲートトレンチ３４を形成する。より詳細には、ゲートトレンチ３４は、電界緩和領域３２の中央部の直上に形成される。また、ゲートトレンチ３４は、電界緩和領域３２に達するように形成される。また、ゲートトレンチ３４の幅は、幅広トレンチ５４の幅よりも狭くなる。すなわち、ゲートトレンチ３４の幅は、電界緩和領域３２の幅よりも狭くなる。したがって、電界緩和領域３２は、ゲートトレンチ３４の直下に位置する主要部３２ａと、主要部３２ａからゲートトレンチ３４の側面３４ａよりも横方向に突出する突出部３２ｂを有するようになる。突出部３２ｂは、主要部３２ａの両側に形成される。突出部３２ｂの突出量Ｌ１は、幅広トレンチ５４の幅とゲートトレンチ３４の幅の差によって決まる。したがって、この方法によれば、ｐ型不純物の拡散係数が小さいＳｉＣ半導体基板１２を用いる場合でも、突出量Ｌ１が大きい電界緩和領域３２を形成することができる。
【００３２】
（ゲート絶縁層形成工程・ゲート電極形成工程）
次に、図８に示すように、ゲートトレンチ３４内にゲート絶縁層３８とゲート電極４０を形成する。なお、上述したように、第１ＳｉＣ半導体層５０と第２ＳｉＣ半導体層５８は一体化しているので、図８及び後述する図９、１０では第１ＳｉＣ半導体層５０と第２ＳｉＣ半導体層５８の境界を図示していない。この工程では、まず、ゲートトレンチ３４内に隙間なく絶縁層を成長させる。次に、成長させた絶縁層をエッチングして、ゲートトレンチ３４の底部近傍にのみ絶縁層を残存させる。残存した絶縁層が、底部絶縁層３８ｂとなる。次に、底部絶縁層３８ｂよりも上側のゲートトレンチ３４の側面３４ａに、薄く絶縁膜を成長させて、側部絶縁膜３８ａを形成する。これによって、ゲート絶縁層３８が完成する。ゲート絶縁層３８を形成したら、ゲートトレンチ３４内に隙間なくゲート電極４０（すなわち、ポリシリコン）を成長させる。
【００３３】
（ボディ領域・ソース領域形成工程）
次に、表面１２ａ側からＳｉＣ半導体基板１２にｐ型不純物を注入することで、図９に示すように低濃度ボディ領域２６ｂを形成する。次に、表面１２ａ側から選択的にｎ型不純物及びｐ型不純物を注入することによって、図１０に示すように、ソース領域２２及びコンタクト領域２６ａを形成する。これらの領域に対して不純物を注入したら、ＳｉＣ半導体基板１２を熱処理して、注入した不純物を活性化させる。
【００３４】
その後、ＭＯＳＦＥＴ１０の表面１２ａ側のその他の構造（すなわち、層間絶縁層３６、ソース電極８０等）を形成する。次に、ＭＯＳＦＥＴ１０の裏面１２ｂ側の構造（すなわち、バッファ領域２９、ドレイン領域３０及びドレイン電極８４等）を形成する。以上の工程を実施することで、図１に示すＭＯＳＦＥＴ１０が完成する。
【００３５】
以上に説明したように、この方法によれば、電界緩和領域３２の突出量Ｌ１が大きいＭＯＳＦＥＴ１０を製造することができる。すなわち、ゲート絶縁層３８に電界が印加され難いＭＯＳＦＥＴ１０を製造することができる。
【００３６】
また、上述したエピタキシャル成長工程において第１ＳｉＣ半導体層５０よりも結晶性が高い（すなわち、結晶欠陥が少ない）第２ＳｉＣ半導体層５８を形成すれば、ＭＯＳＦＥＴ１０のチャネルが形成される領域（すなわち、ゲート絶縁層３８に隣接する範囲の低濃度ボディ領域２６ｂ）の結晶性を向上させることができる。これによって、チャネル抵抗を低減し、ＭＯＳＦＥＴ１０のオン抵抗を低減することができる。第２ＳｉＣ半導体層５８の結晶成長条件を調整することで、第２ＳｉＣ半導体層５８の結晶欠陥を少なくすることができる。
【実施例２】
【００３７】
図１１に示す実施例２のＭＯＳＦＥＴでは、低濃度ボディ領域２６ｂのうちのゲート絶縁層３８に接するゲート隣接部分２７ａのｎ型不純物濃度が、ゲート絶縁層３８から離れているゲート非隣接部分２７ｂのｎ型不純物濃度よりも高い。なお、ゲート非隣接部分２７ｂは、ゲート絶縁層３８の反対側でゲート隣接部分２７ａに隣接している。ゲート隣接部分２７ａの下端（すなわち、ゲート隣接部分２７ａとドリフト領域２８の境界のｐｎ接合４２ａ）は、ゲート非隣接部分２７ｂの下端（すなわち、ゲート非隣接部分２７ｂとドリフト領域２８の境界のｐｎ接合４２ｂ）よりも上側に位置している。また、ドリフト領域２８のうちのゲート絶縁層３８に接する部分２８ａのｎ型不純物濃度が、その部分２８ａに対してゲート絶縁層３８の反対側で接する部分２８ｂのｎ型不純物濃度よりも高い。ゲート隣接部分２７ａとドリフト領域２８の部分２８ａは、電界緩和領域３２（より詳細には、突出部３２ｂ）の直上に位置している。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。
【００３８】
ＭＯＳＦＥＴがオンするときに、チャネルは、ゲート絶縁層３８に接する位置の低濃度ボディ領域２６ｂに形成される。すなわち、実施例２のＭＯＳＦＥＴでは、チャネルが、ゲート隣接部分２７ａ内に形成される。上述したように、実施例２のＭＯＳＦＥＴでは、ゲート隣接部分２７ａの下端が、ゲート非隣接部分２７ｂの下端よりも上側に位置している。このため、実施例２のＭＯＳＦＥＴでは、チャネル長が短くなっている。このように、実施例２のＭＯＳＦＥＴは、チャネル長が短いため、チャネル抵抗が小さい。したがって、実施例２のＭＯＳＦＥＴは、オン抵抗が小さい。
【００３９】
また、通常の使用状態では、ＭＯＳＦＥＴがオフしているときにｐｎ接合４２からボディ領域２６内に伸びる空乏層は、ソース領域２２までは到達しない。しかしながら、ＭＯＳＦＥＴ１０が接続されている回路の動作状態によっては、ドレイン電極８４の電位が極めて高くなる場合がある。このように極めて高い電位がドレイン電極８４に印加されると、ｐｎ接合４２からボディ領域２６内に伸びる空乏層がソース領域２２に到達する場合がある。すなわち、パンチスルーが生じる。実施例２のＭＯＳＦＥＴ１０では、ゲート非隣接部分２７ｂの下端がゲート隣接部分２７ａの下端よりも下側に存在するので、ゲート非隣接部分２７ｂの下端からソース領域２２までの距離が長く確保されている。このため、パンチスルーが生じ難く、実施例２のＭＯＳＦＥＴのパンチスルー電圧は高い。
【００４０】
このように、ゲート隣接部分２７ａの下端をゲート非隣接部分２７ｂの下端よりも上側に配置することで、低いチャネル抵抗と、高いパンチスルー電圧を実現することができる。
【００４１】
次に、実施例２のＭＯＳＦＥＴの製造方法について説明する。まず、実施例１と同様にして、幅広トレンチ形成工程（図３）と底面イオン注入工程（図４）を実施する。次に、エピタキシャル成長工程を実施する。実施例２のエピタキシャル成長工程では、図１２に示すように、第１ＳｉＣ半導体層５０よりもｎ型不純物濃度が高い第２ＳｉＣ半導体層５８を成長させる。第２ＳｉＣ半導体層５８のｎ型不純物濃度が高い点を除いて、実施例２のエピタキシャル成長工程は、実施例１のエピタキシャル成長工程と等しい。次に、図１３に示すように、ＳｉＣ半導体基板１２の表面をエッチングして平坦化する。次に、図１４に示すように、実施例１と同様にして、ゲートトレンチ形成工程、ゲート絶縁層形成工程及びゲート電極形成工程を実施する。次に、表面１２ａ側からＳｉＣ半導体基板１２にｐ型不純物を注入することによって、図１５に示すように、低濃度ボディ領域２６ｂを形成する。図１６は、図１５のＡ−Ａ線及びＢ−Ｂ線の位置における不純物濃度分布を示している。Ａ−Ａ線は、第２ＳｉＣ半導体層５８内の位置であり、Ｂ−Ｂ線は第１ＳｉＣ半導体層５０内の位置である。Ａ−Ａ線及びＢ−Ｂ線のいずれの位置でも、図１６のグラフｐに示すように、ｐ型不純物濃度は表面１２ａから下側に向かうにしたがって低下するように分布している。また、Ａ−Ａ線の位置では、図１６のグラフｎ１に示すように、ｎ型不純物濃度が略一定の濃度で分布している。また、Ｂ−Ｂ線の位置では、図１６のグラフｎ２に示すように、Ａ−Ａ線の位置のｎ型不純物濃度（グラフｎ１）よりも低い略一定の濃度でｎ型不純物濃度が分布している。グラフｎ１とグラフｐの交点は、Ａ−Ａ線の位置における低濃度ボディ領域２６ｂの下端（すなわち、ｐｎ接合４２ａ）の位置を示しており、グラフｎ２とグラフｐの交点は、Ｂ−Ｂ線の位置における低濃度ボディ領域２６ｂの下端（すなわち、ｐｎ接合４２ｂ）の位置を示している。Ａ−Ａ線の位置のｎ型不純物濃度がＢ−Ｂ線の位置のｎ型不純物濃度よりも高いので、Ａ−Ａ線の位置ではＢ−Ｂ線の位置よりも低濃度ボディ領域２６ｂの下端が上側に位置するようになる。したがって、図１５に示すように、低濃度ボディ領域２６ｂのうちのゲート隣接部分２７ａの下端が、ゲート非隣接部分２７ｂの下端よりも上側に位置するようになる。低濃度ボディ領域２６ｂを形成したら、その後の工程を実施例１と同様にして実施する。これによって、図１１に示す実施例２のＭＯＳＦＥＴを製造することができる。
【実施例３】
【００４２】
図１７に示す実施例３のＭＯＳＦＥＴでは、低濃度ボディ領域２６ｂのゲート隣接部分２７ａのｎ型不純物濃度が、ゲート非隣接部分２７ｂのｎ型不純物濃度よりも低い。ゲート隣接部分２７ａの下端（すなわち、ゲート隣接部分２７ａとドリフト領域２８の境界のｐｎ接合４２ａ）は、ゲート非隣接部分２７ｂの下端（すなわち、ゲート非隣接部分２７ｂとドリフト領域２８の境界のｐｎ接合４２ｂ）よりも下側に位置している。また、ドリフト領域２８のうちのゲート絶縁層３８に接する部分２８ａのｎ型不純物濃度が、ゲート絶縁層３８から離れている部分２８ｂのｎ型不純物濃度よりも低い。
【００４３】
実施例３のＭＯＳＦＥＴでは、ゲート隣接部分２７ａの下端がゲート非隣接部分２７ｂの下端よりも下側に配置されている。このため、ゲート絶縁層３８とドリフト領域２８とが接触している面積が小さくなっている。この構造によれば、ゲート絶縁層３８に印加される電界をより効果的に抑制することができる。
【００４４】
また、実施例３のＭＯＳＦＥＴは、実施例２の製造方法を、第１ＳｉＣ半導体層５０よりもｎ型不純物濃度が低い第２ＳｉＣ半導体層５８を形成するように変更することで、製造することができる。第２ＳｉＣ半導体層５８のｎ型不純物濃度を第１ＳｉＣ半導体層５０のｎ型不純物濃度よりも低くすることで、実施例２とは反対に、ゲート隣接部分２７ａの下端をゲート非隣接部分２７ｂの下端よりも下側に位置させることができる。
【実施例４】
【００４５】
図１８に示す実施例４のＭＯＳＦＥＴでは、電界緩和領域３２とゲートトレンチ３４の底面３４ｂの間に間隔が設けられている。その間隔には、ｎ型のドリフト領域２８が形成されている。実施例４のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴと等しい。このように、電界緩和領域３２とゲートトレンチ３４の底面３４ｂの間に間隔が設けられていても、実施例１のＭＯＳＦＥＴと同様に、電界緩和領域３２によってゲート絶縁層３８に印加される電界を抑制することができる。
【００４６】
また、実施例４のＭＯＳＦＥＴの製造方法では、図１９に示すように、ゲートトレンチ形成工程において電界緩和領域３２に達しないようにゲートトレンチ３４を形成する。その他の工程は、実施例１と同様に実施する。これによって、図１８に示す構造を得ることができる。
【００４７】
また、実施例４のＭＯＳＦＥＴは、別の方法によって製造することもできる。この製造方法では、図２０に示すように、底面イオン注入工程において、幅広トレンチ５４の底面５４ａに対して高エネルギーでｐ型不純物を注入する。これによって、ｐ型不純物が底面５４ａよりもさらに下側の領域に注入され、電界緩和領域３２と底面５４ａの間に間隔ができる。その後の工程を実施例１と同様に実施することで、図１８に示す構造を得ることができる。なお、この製造方法を用いる場合には、低濃度ボディ領域２６ｂとその下側の電界緩和領域３２の間の距離を長くすることができる。この距離を長くすることで、ドリフト領域２８で保持することが可能な電圧を高くすることができる。
【００４８】
なお、上述したＭＯＳＦＥＴの製造方法について、その変形例を以下に説明する。なお、以下に説明する変形例は、実施例１〜４のＭＯＳＦＥＴのいずれに対しても適用することができる。
【００４９】
（第１変形例）
上述した製造方法では、図５等に示すように幅広トレンチ５４を第２ＳｉＣ半導体層５８によって埋め込んだ。しかしながら、図２１に示すように、幅広トレンチ５４の内部に空間が残るように第２ＳｉＣ半導体層５８を成長させて、幅広トレンチ５４の幅を狭めてもよい。そして、幅広トレンチ５４の幅を狭めることで得られたトレンチを、ゲートトレンチ３４として利用することができる。
【００５０】
（第２変形例）
第１変形例では、幅広トレンチ５４の内面とＳｉＣ半導体基板１２の表面１２ａに等方的に第２ＳｉＣ半導体層５８を成長させた。しかしながら、図２２に示すように、異方性エピタキシャル成長によって、第２ＳｉＣ半導体層５８を幅広トレンチ５４の側面のみに成長させてもよい。この方法でも、幅広トレンチ５４の幅を狭めて得られたトレンチを、ゲートトレンチ３４として利用することができる。
【００５１】
（第３変形例）
上述した製造方法では、低濃度ボディ領域２６ｂ、コンタクト領域２６ａ及びソース領域２２をイオン注入によって形成した。しかしながら、これらの領域を形成する際に、エピタキシャル成長を利用してもよい。第３変形例は、ソース領域２２をエピタキシャル成長によって形成する製造方法である。第３変形例の製造方法では、幅広トレンチ形成工程、底面イオン注入工程及びエピタキシャル成長工程を実施した後に、図２３に示すように、イオン注入によって低濃度ボディ領域２６ｂを形成する。次に、図２４に示すように、エピタキシャル成長によって、低濃度ボディ領域２６ｂ上にｎ型のソース領域２２を形成する。次に、図２５に示すように、ソース領域２２に選択的にｐ型不純物を注入することによって、コンタクト領域２６ａを形成する。次に、図２６に示すように、ＳｉＣ半導体基板１２の表面１２ａに、ソース領域２２と低濃度ボディ領域２６ｂを貫通するように、幅が狭いゲートトレンチ３４を形成する。その後、ゲート絶縁層３８、ゲート電極４０等の必要な構造を形成することで、ＭＯＳＦＥＴを製造することができる。
【００５２】
なお、第３変形例では、低濃度ボディ領域２６ｂをイオン注入によって形成したが、低濃度ボディ領域２６ｂをエピタキシャル成長によって形成してもよい。また、低濃度ボディ領域２６ｂをエピタキシャル成長によって形成する場合には、その低濃度ボディ領域２６ｂに対してイオン注入を行うことで、コンタクト領域２６ａとソース領域２２を形成してもよい。
【００５３】
また、上述した実施例及び変形例では、幅広トレンチ５４の底面にｐ型不純物を注入した直後に、そのｐ型不純物を活性化させるための熱処理を行った。また、低濃度ボディ領域２６ｂ、コンタクト領域２６ａ及びソース領域２２に対する不純物の注入を行った後に、これらの領域に注入した不純物を活性化するための熱処理を行った。しかしながら、このような不純物を活性化するための熱処理を実施するタイミングは、適宜変更することができる。また、幅広トレンチ５４の底面に注入した不純物を活性化させるための熱処理と、低濃度ボディ領域２６ｂ、コンタクト領域２６ａ及びソース領域２２に対する熱処理とをまとめて行ってもよい。
【００５４】
また、上述した実施例及び変形例では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴに対して本明細書に開示の技術を適用してもよい。上述したＭＯＳＦＥＴのドレイン領域３０をｐ型のコレクタ領域に置き換えれば、ＩＧＢＴが得られる。
【００５５】
また、上述した実施例及び変形例では、電界緩和領域３２の電位が浮遊電位とされていた。しかしながら、電界緩和領域３２が所定の固定電位に接続されていてもよい。例えば、図示しない位置に電界緩和領域３２とソース電極８０とを接続する導電路を設けて、電界緩和領域３２をソース電極８０の電位に接続してもよい。
【００５６】
また、上述した実施例及び変形例では、ボディ領域２６がコンタクト領域２６ａ（すなわち、ｐ型不純物濃度が高く、ソース電極８０に接しているｐ型領域）を有していた。しかしながら、ボディ領域２６が、コンタクト領域２６ａを有していなくてもよい。例えば、ボディ領域２６が、低濃度ボディ領域２６ｂのみによって構成されていてもよい。
【００５７】
上述した実施例の構成要素と請求項の構成要素との関係について説明する。実施例の幅広トレンチ５４は、請求項の第１トレンチの一例である。実施例のゲートトレンチ３４は、請求項の第２トレンチの一例である。実施例のソース領域２２は、請求項の第１領域の一例である。実施例のドリフト領域２８は、請求項の第２領域の一例である。
【００５８】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００５９】
第２ＳｉＣ半導体層のｎ型不純物濃度が、第１ＳｉＣ半導体層のｎ型不純物濃度よりも高くてもよい。この場合、ボディ領域が、第１ＳｉＣ半導体層と第２ＳｉＣ半導体層にｐ型不純物を注入することによって形成されてもよい。
【００６０】
この構成によれば、ｎ型不純物濃度が高い第１ＳｉＣ半導体層は、ｎ型不純物濃度が低い第２ＳｉＣ半導体層よりも浅い範囲までしかｐ型化しない。つまり、第１ＳｉＣ半導体層に形成されるボディ領域の下端が、第２ＳｉＣ半導体層に形成されるボディ領域の下端よりも上側に配置される。この構成によれば、製造される絶縁ゲート型スイッチング装置において、低いチャネル抵抗と高いパンチスルー電圧を両立させることができる。
【００６１】
もしくは、第２ＳｉＣ半導体層のｎ型不純物濃度が、第１ＳｉＣ半導体層のｎ型不純物濃度よりも低くてもよい。この場合、ボディ領域が、第１ＳｉＣ半導体層と第２ＳｉＣ半導体層にｐ型不純物を注入することによって形成されてもよい。
【００６２】
この構成によれば、第１ＳｉＣ半導体層に形成されるボディ領域の下端が、第２ＳｉＣ半導体層に形成されるボディ領域の下端よりも下側に配置される。この構成によれば、製造される絶縁ゲート型スイッチング装置において、ゲート絶縁層に印加される電界をより緩和することができる。
【００６３】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００６４】
１０    ：ＭＯＳＦＥＴ
１２    ：ＳｉＣ半導体基板
２２    ：ソース領域
２６    ：ボディ領域
２８    ：ドリフト領域
２９    ：バッファ領域
３０    ：ドレイン領域
３２    ：電界緩和領域
３２ａ  ：主要部
３２ｂ  ：突出部
３４    ：ゲートトレンチ
３６    ：層間絶縁層
３８    ：ゲート絶縁層
４０    ：ゲート電極
５０    ：第１ＳｉＣ半導体層
５４    ：幅広トレンチ
５８    ：第２ＳｉＣ半導体層
８０    ：ソース電極
８４    ：ドレイン電極
【図１】
0006367760.tif 000002
【図２】
0006367760.tif 000003
【図３】
0006367760.tif 000004
【図４】
0006367760.tif 000005
【図５】
0006367760.tif 000006
【図６】
0006367760.tif 000007
【図７】
0006367760.tif 000008
【図８】
0006367760.tif 000009
【図９】
0006367760.tif 000010
【図１０】
0006367760.tif 000011
【図１１】
0006367760.tif 000012
【図１２】
0006367760.tif 000013
【図１３】
0006367760.tif 000014
【図１４】
0006367760.tif 000015
【図１５】
0006367760.tif 000016
【図１６】
0006367760.tif 000017
【図１７】
0006367760.tif 000018
【図１８】
0006367760.tif 000019
【図１９】
0006367760.tif 000020
【図２０】
0006367760.tif 000021
【図２１】
0006367760.tif 000022
【図２２】
0006367760.tif 000023
【図２３】
0006367760.tif 000024
【図２４】
0006367760.tif 000025
【図２５】
0006367760.tif 000026
【図２６】
0006367760.tif 000027