(57)【特許請求の範囲】
【請求項１】
放送信号を送信するための方法であって、
データ送信ユニットのそれぞれに対応するサービスデータをエンコードするステップと、
ショートニング方式及びパンクチャリング方式によってフィジカルシグナリングデータをエンコードするステップであって、前記フィジカルシグナリングデータは、コードレートに基づいてエンコードされる、ステップと、
前記エンコードされたサービスデータをコンスタレーションにマッピングするステップと、
プリアンブルデータ及び前記マッピングされたサービスデータを含む少なくとも１つの信号フレームを生成するステップと、
前記少なくとも１つの信号フレームのデータをＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式によって変調するステップであって、異なるフレームタイプが前記少なくとも１つの信号フレーム内に多重化されるとき、前記少なくとも１つの信号フレームは２つのエッジＯＦＤＭシンボルとデータＯＦＤＭシンボルとを含み、前記データＯＦＤＭシンボルは前記２つのエッジＯＦＤＭシンボルの間に配置され、エッジＯＦＤＭシンボルのそれぞれはデータＯＦＤＭシンボルのそれぞれより高いパイロット密集度を有する、ステップと、
前記少なくとも１つの変調された信号フレームを運搬する前記放送信号を送信するステップとを含み、
現在の信号フレームの前記プリアンブルデータは、前記現在の信号フレームの前記マッピングされたサービスデータのための前記エンコードされたフィジカルシグナリングデータ、及び次の信号フレームの前記マッピングされたサービスデータのための前記エンコードされたフィジカルシグナリングデータのパリティデータの一部分を含み、
前記フレームタイプは、ＦＦＴサイズ、ガードインターバル及びパイロットパターンに従う、方法。
【請求項２】
前記コードレートは１／３であり、
前記現在の信号フレームの前記プリアンブルデータは、前記次の信号フレームの前記マッピングされたサービスデータのための前記エンコードされたフィジカルシグナリングデータの一部をさらに含む、請求項１に記載の方法。
【請求項３】
付加パリティビットを前記エンコードされたフィジカルシグナリングデータに付加するステップをさらに含み、
前記付加パリティビットは、前記パンクチャリング方式に従ってパンクチャリングされたパリティビットに基づいて生成される、請求項１に記載の方法。
【請求項４】
放送信号を受信するための方法であって、
前記放送信号を受信するステップと、
ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式によって前記受信された放送信号の少なくとも１つの信号フレームのデータを復調するステップであって、異なるフレームタイプが前記少なくとも１つの信号フレーム内に多重化されるとき、前記少なくとも１つの信号フレームは２つのエッジＯＦＤＭシンボルとデータＯＦＤＭシンボルとを含み、前記データＯＦＤＭシンボルは前記２つのエッジＯＦＤＭシンボルの間に配置され、エッジＯＦＤＭシンボルのそれぞれはデータＯＦＤＭシンボルのそれぞれより高いパイロット密集度を有する、ステップと、
プリアンブルデータ及びサービスデータを含む前記復調された放送信号から前記少なくとも１つの信号フレームをパースするステップと、
フィジカルシグナリングデータをショートニング方式及びパンクチャリング方式によってデコードするステップであって、前記フィジカルシグナリングデータは、コードレートに基づいてデコードされる、ステップと、
前記サービスデータをデマッピングするステップと、
データ送信ユニットのそれぞれに対応する前記サービスデータをデコードするステップとを含み、
現在の信号フレームの前記プリアンブルデータは、前記現在の信号フレームの前記サービスデータのための前記フィジカルシグナリングデータ、及び次の信号フレームの前記サービスデータのための前記フィジカルシグナリングデータのパリティデータの一部分を含み、
前記フレームタイプは、ＦＦＴサイズ、ガードインターバル及びパイロットパターンに従う、方法。
【請求項５】
前記コードレートは１／３であり、
前記現在の信号フレームの前記プリアンブルデータは、前記次の信号フレームの前記サービスデータのための前記フィジカルシグナリングデータの一部をさらに含む、請求項４に記載の方法。
【請求項６】
前記フィジカルシグナリングデータは付加パリティビットを含み、
前記付加パリティビットは、前記パンクチャリング方式に従ってパンクチャリングされたパリティビットに基づいて生成される、請求項４に記載の方法。
【請求項７】
放送信号を送信するための装置であって、
データ送信ユニットのそれぞれに対応するサービスデータをエンコードするためのエンコーダと、
ショートニング方式及びパンクチャリング方式によってフィジカルシグナリングデータをエンコードするためのエンコーダであって、前記フィジカルシグナリングデータは、コードレートに基づいてエンコードされる、エンコーダと、
前記エンコードされたサービスデータをコンスタレーションにマッピングするためのマッパーと、
プリアンブルデータ及び前記マッピングされたサービスデータを含む少なくとも１つの信号フレームを生成するためのフレームビルダーと、
前記少なくとも１つの信号フレームのデータをＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式によって変調するためのモジュレーターであって、異なるフレームタイプが前記少なくとも１つの信号フレーム内に多重化されるとき、前記少なくとも１つの信号フレームは２つのエッジＯＦＤＭシンボルとデータＯＦＤＭシンボルとを含み、前記データＯＦＤＭシンボルは前記２つのエッジＯＦＤＭシンボルの間に配置され、エッジＯＦＤＭシンボルのそれぞれはデータＯＦＤＭシンボルのそれぞれより高いパイロット密集度を有する、モジュレーターと、
前記少なくとも１つの変調された信号フレームを運搬する前記放送信号を送信するためのトランスミッタとを含み、
現在の信号フレームの前記プリアンブルデータは、前記現在の信号フレームの前記マッピングされたサービスデータのための前記エンコードされたフィジカルシグナリングデータ、及び次の信号フレームの前記マッピングされたサービスデータのための前記エンコードされたフィジカルシグナリングデータのパリティデータの一部分を含み、
前記フレームタイプは、ＦＦＴサイズ、ガードインターバル及びパイロットパターンに従う、装置。
【請求項８】
前記コードレートは１／３であり、
前記現在の信号フレームの前記プリアンブルデータは、前記次の信号フレームの前記マッピングされたサービスデータのための前記エンコードされたフィジカルシグナリングデータの一部をさらに含む、請求項７に記載の装置。
【請求項９】
前記エンコードされたフィジカルシグナリングデータは付加パリティビットを含み、
前記付加パリティビットは、前記パンクチャリング方式に従ってパンクチャリングされたパリティビットに基づいて生成される、請求項７に記載の装置。
【請求項１０】
放送信号を受信するための装置であって、
前記放送信号を受信するためのレシーバーと、
ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式によって前記受信された放送信号の少なくとも１つの信号フレームのデータを復調するためのデモジュレーターであって、異なるフレームタイプが前記少なくとも１つの信号フレーム内に多重化されるとき、前記少なくとも１つの信号フレームは２つのエッジＯＦＤＭシンボルとデータＯＦＤＭシンボルとを含み、前記データＯＦＤＭシンボルは前記２つのエッジＯＦＤＭシンボルの間に配置され、エッジＯＦＤＭシンボルのそれぞれはデータＯＦＤＭシンボルのそれぞれより高いパイロット密集度を有する、デモジュレーターと、
プリアンブルデータ及びサービスデータを含む前記復調された放送信号から前記少なくとも１つの信号フレームをパースするためのフレームパーサーと、
フィジカルシグナリングデータをショートニング方式及びパンクチャリング方式によってデコードするためのデコーダであって、前記フィジカルシグナリングデータは、コードレートに基づく、ショートニング及びパンクチャリングされたＬＤＰＣコードである、デコーダと、
前記サービスデータをデマッピングするためのデマッパーと、
データ送信ユニットのそれぞれに対応する前記デマッピングされたサービスデータをデコードするためのデコーダとを含み、
現在の信号フレームの前記プリアンブルデータは、前記現在の信号フレームの前記サービスデータのための前記フィジカルシグナリングデータ、及び次の信号フレームの前記サービスデータのための前記フィジカルシグナリングデータのパリティデータの一部分を含み、
前記フレームタイプは、ＦＦＴサイズ、ガードインターバル及びパイロットパターンに従う、装置。
【請求項１１】
前記コードレートは１／３であり、
前記現在の信号フレームの前記プリアンブルデータは、前記次の信号フレームの前記サービスデータのための前記フィジカルシグナリングデータの一部をさらに含む、請求項１０に記載の装置。
【請求項１２】
前記フィジカルシグナリングデータは付加パリティビットを含み、
前記付加パリティビットは、前記パンクチャリング方式に従ってパンクチャリングされたビットに基づいて生成される、請求項１０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放送信号送信方法、放送信号受信方法、放送信号送信装置、放送信号受信装置に関する。
【背景技術】
【０００２】
アナログ放送信号の送信が終了するので、デジタル放送信号を送受信するための様々な技術が開発されている。デジタル放送信号は、アナログ放送信号に比べて大容量のビデオ／オーディオデータを含むことができ、ビデオ／オーディオデータ以外にも様々な付加データを含むことができる。
【０００３】
すなわち、デジタル放送のためのデジタル放送システムは、ＨＤ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ）級の映像、多チャネルの音響及び様々な付加サービスを提供することができる。ただし、大容量のデータ伝送のためのデータ伝送効率、送受信ネットワークのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）及びモバイル受信機器を考慮したネットワークの柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）は、依然として改善しなければならない課題である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記目的を達成するために、本発明は、放送信号を送信する方法を提供する。本発明に係る放送信号を送信するための方法は、複数のデータ送信ユニットのそれぞれに対応するサービスデータをエンコーディングするステップであって、前記データ送信ユニットのそれぞれは少なくとも１つのサービスコンポーネントを運搬する、ステップと、ショートニング方式及びパンクチャリング方式によってフィジカルシグナリングデータをエンコーディングするステップであって、前記フィジカルシグナリングデータは、コードレートに基づいてエンコーディングされ、前記コードレートの値は、前記フィジカルシグナリングデータの大きさに基づいて決定される、ステップと、前記エンコーディングされたサービスデータをコンスタレーションにマッピングするステップと、プリアンブルデータ、前記エンコーディングされたフィジカルシグナリングデータ及び前記マッピングされたサービスデータを含む少なくとも１つの信号フレームを生成するステップと、前記少なくとも１つの信号フレームをＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式によって変調するステップと、前記少なくとも１つの変調された信号フレームを運搬する前記放送信号を送信するステップとを含むことができる。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明は、放送信号を送信する方法を提供する。本発明に係る放送信号を送信するための方法は、複数のデータ送信ユニットのそれぞれに対応するサービスデータをエンコーディングするステップであって、前記データ送信ユニットのそれぞれは少なくとも１つのサービスコンポーネントを運搬する、ステップと、ショートニング方式及びパンクチャリング方式によってフィジカルシグナリングデータをエンコーディングするステップであって、前記フィジカルシグナリングデータは、コードレートに基づいてエンコーディングされ、前記コードレートの値は、前記フィジカルシグナリングデータの大きさに基づいて決定される、ステップと、前記エンコーディングされたサービスデータをコンスタレーションにマッピングするステップと、プリアンブルデータ、前記エンコーディングされたフィジカルシグナリングデータ及び前記マッピングされたサービスデータを含む少なくとも１つの信号フレームを生成するステップと、前記少なくとも１つの信号フレームをＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式によって変調するステップと、前記少なくとも１つの変調された信号フレームを運搬する前記放送信号を送信するステップとを含むことができる。
【発明の効果】
【０００６】
本発明は、様々な放送サービスを提供するために、サービスの特性に応じてデータを処理することによって、サービス（ｓｅｒｖｉｃｅ）やサービスコンポーネント（ｓｅｒｖｉｃｅ  ｃｏｍｐｏｎｅｎｔ）別にＱｏＳを調節することができる。
【０００７】
本発明は、様々な放送サービスを同一のＲＦ信号帯域幅（ＲＦ  ｓｉｇｎａｌ  ｂａｎｄｗｉｄｔｈ）を介して伝送することによって、伝送上の柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）を確保することができる。
【０００８】
本発明は、ＭＩＭＯシステムを使用することによって、データ伝送効率を高め、放送信号送受信のロバスト性（ｒｏｂｕｓｔｎｅｓｓ）を増加させることができる。
【０００９】
したがって、本発明によれば、モバイル受信機器またはインドア環境でもデジタル放送信号をエラーなしに受信可能な放送信号の送受信方法及び装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施例に係る次世代放送サービスのための送信装置の構造を示す図である。
【図２】本発明の一実施例に係るインプットフォーマッティングモジュールを示す図である。
【図３】本発明の他の実施例に係るインプットフォーマッティングモジュールを示す図である。
【図４】本発明の更に他の実施例に係るインプットフォーマッティングモジュールを示す図である。
【図５】本発明の一実施例に係るコーディング＆変調モジュールを示す図である。
【図６】本発明の一実施例に係るフレームストラクチャモジュールを示す図である。
【図７】本発明の一実施例に係る波形（ｗａｖｅｆｏｒｍ）ジェネレーションモジュールを示す図である。
【図８】本発明の一実施例に係る次世代放送サービスのための受信装置の構造を示す図である。
【図９】本発明の一実施例に係る同期化＆復調モジュールを示す図である。
【図１０】本発明の一実施例に係るフレームパーシングモジュールを示す図である。
【図１１】本発明の一実施例に係るデマッピング＆デコーディングモジュールを示す図である。
【図１２】本発明の一実施例に係るアウトプットプロセッサを示す図である。
【図１３】本発明の他の実施例に係るアウトプットプロセッサを示す図である。
【図１４】本発明の他の実施例に係るコーディング＆変調モジュールを示す図である。
【図１５】本発明の他の実施例に係るデマッピング＆デコーディングモジュールを示す図である。
【図１６】本発明の一実施例に係る放送システムのフレーム構造を示す図である。
【図１７】本発明の一実施例に係るＤＰを示す図である。
【図１８】本発明の一実施例に係るタイプ１のＤＰを示す図である。
【図１９】本発明の一実施例に係るタイプ２のＤＰを示す図である。
【図２０】本発明の一実施例に係るタイプ３のＤＰを示す図である。
【図２１】本発明の一実施例に係るＲＢを示す図である。
【図２２】本発明の一実施例に係るＲＢのフレームマッピング手順を示す図である。
【図２３】本発明の一実施例に係るタイプ１のＤＰのＲＢマッピングを示す図である。
【図２４】本発明の一実施例に係るタイプ２のＤＰのＲＢマッピングを示す図である。
【図２５】本発明の一実施例に係るタイプ３のＤＰのＲＢマッピングを示す図である。
【図２６】本発明の他の実施例に係るタイプ１のＤＰのＲＢマッピングを示す図である。
【図２７】本発明の更に他の実施例に係るタイプ１のＤＰのＲＢマッピングを示す図である。
【図２８】本発明の更に他の実施例に係るタイプ１のＤＰのＲＢマッピングを示す図である。
【図２９】本発明の他の実施例に係るタイプ２のＤＰのＲＢマッピングを示す図である。
【図３０】本発明の更に他の実施例に係るタイプ２のＤＰのＲＢマッピングを示す図である。
【図３１】本発明の他の実施例に係るタイプ３のＤＰのＲＢマッピングを示す図である。
【図３２】本発明の更に他の実施例に係るタイプ３のＤＰのＲＢマッピングを示す図である。
【図３３】本発明の一実施例に係るシグナリング情報を示す図である。
【図３４】本発明の一実施例に係るＤＰの数に応じたＰＬＳのビット数を示すグラフである。
【図３５】本発明の一実施例に係るＤＰのデマッピング手順を示す図である。
【図３６】本発明の更に他の実施例に係るＦＥＣエンコーディングモジュール（ＦＥＣ  ｅｎｃｏｄｅｒ  ｍｏｄｕｌｅ）でＰＬＳデータをＬＤＰＣエンコーディングするために適用され得る３つのタイプのマザーコード（Ｍｏｔｈｅｒ  Ｃｏｄｅ）の例示構造を示す図である。
【図３７】本発明の更に他の実施例に係るＬＤＰＣエンコーディングのために使用されるマザーコードタイプを選択する手順及びショートニング（ｓｈｏｒｔｅｎｉｎｇ）の量を決定する手順を示すフローチャートである。
【図３８】本発明の更に他の実施例に係るアダプテーションパリティ（Ａｄａｐｔａｔｉｏｎ  Ｐａｒｉｔｙ）のエンコーディング手順を示す図である。
【図３９】本発明の更に他の実施例に係るＦＥＣエンコーディングモジュールに入力されるＰＬＳデータをＬＤＰＣエンコーディングする前に、入力されるＰＬＳデータを分割するペイロードスプリッティング（Ｐａｙｌｏａｄ  Ｓｐｌｉｔｔｉｎｇ）方式を示す図である。
【図４０】本発明の更に他の実施例に係るフレームストラクチャモジュール１２００でＰＬＳレペティション（ｒｅｐｅｔｉｔｉｏｎ）が行われてフレームが出力される手順を示す図である。
【図４１】本発明の更に他の実施例に係る信号フレーム構造を示す図である。
【図４２】本発明の更に他の実施例に係る放送信号送信方法のフローチャートである。
【図４３】本発明の更に他の実施例に係る放送信号受信方法のフローチャートである。
【発明を実施するための形態】
【００１１】
以下、上記目的を具体的に実現できる本発明の好適な実施例を添付の図面を参照して説明する。このとき、図面に図示され、またこれによって説明される本発明の構成と作用は、少なくとも一つの実施例として説明されるものであり、これによって本発明の技術的思想とその核心構成及び作用が制限されるものではない。
【００１２】
本発明で使用される用語は、本発明における機能を考慮した上、できるだけ現在広く使用されている一般的な用語を選択したが、これは、当該分野に従事する技術者の意図、慣例又は新しい技術の出現などによって変わり得る。また、特定の場合、出願人が任意に選定した用語もあり、その場合には、該当する発明の説明の部分で詳細にその意味を記載する。したがって、本発明で使用される用語は、単純な用語の名称ではなく、その用語が持つ意味と本発明の全般にわたる内容に基づいて定義されなければならないということは明らかである。
【００１３】
本発明は、次世代放送サービスのための放送信号を送受信できる装置及び方法を提供するためのものである。本発明の一実施例に係る次世代放送サービスは、地上波放送サービス、モバイル放送サービス、及びＵＨＤＴＶ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ）サービスなどを含む概念である。本発明の一実施例に係る放送信号送信装置及び方法は、送信対象であるサービスの特性によって、地上波放送サービスのためのベースプロファイル（ｂａｓｅ ｐｒｏｆｉｌｅ）、モバイル放送サービスのためのハンドヘルドプロファイル（ｈａｎｄｈｅｌｄ ｐｒｏｆｉｌｅ）及びＵＨＤＴＶサービスのためのアドバンスドプロファイル（ａｄｖａｎｃｅｄ ｐｒｏｆｉｌｅ）にカテゴリー化することができる。この場合、ベースプロファイルは、地上波放送サービス及びモバイル放送サービスの両方のためのプロファイルとして使用することができる。これは、設計者の意図に応じて変更可能な事項である。
【００１４】
本発明は、上述した次世代放送サービスのための放送信号を非ＭＩＭＯ（ｎｏｎ−ＭＩＭＯ、Ｍｕｌｔｉ  Ｉｎｐｕｔ  Ｍｕｌｔｉ  Ｏｕｔｐｕｔ）方式またはＭＩＭＯ方式で処理することを一実施例とすることができる。本発明の一実施例に係る非ＭＩＭＯ方式は、ＭＩＳＯ（Ｍｕｌｔｉ  Ｉｎｐｕｔ  Ｓｉｎｇｌｅ  Ｏｕｔｐｕｔ）、ＳＩＳＯ（Ｓｉｎｇｌｅ  Ｉｎｐｕｔ  Ｓｉｎｇｌｅ  Ｏｕｔｐｕｔ）方式などを含むことができる。
【００１５】
以下で、ＭＩＳＯ又はＭＩＭＯのアンテナは、説明の便宜のため、２つのアンテナを例として説明するが、本発明は、２つ以上のアンテナを使用するシステムに適用されてもよい。
【００１６】
図１は、本発明の一実施例に係る次世代放送サービスのための送信装置の構造を示す図である。
【００１７】
本発明の一実施例に係る次世代放送サービスのための送信装置は、インプットフォーマッティングモジュール１０００、コーディング＆変調モジュール１１００、フレームストラクチャモジュール１２００、波形ジェネレーションモジュール１３００及びシグナリングジェネレーションモジュール１４００を含むことができる。以下、各モジュールの動作を中心に説明する。
【００１８】
図１に示したように、本発明の一実施例に係る次世代放送サービスのための送信装置は、入力信号として、ＭＰＥＧ−ＴＳストリーム（ｓｔｒｅａｍ）、ＩＰストリーム（ｖ４／ｖ６）、そして、ジェネリックストリーム（ｇｅｎｅｒｉｃ  ｓｔｒｅａｍ、ＧＳ）を受信することができる。また、入力信号を構成する各ストリームの構成に関する管理情報（ｍａｎａｇｅｍｅｎｔ  ｉｎｆｏｒｍａｔｉｏｎ）を受信し、受信した管理情報を参照して最終的な物理層の信号（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌ）を生成することができる。
【００１９】
本発明の一実施例に係るインプットフォーマッティングモジュール１０００は、入力されたストリームを、コーディング及び変調を行うための基準、またはサービス及びサービスコンポーネントの基準によって分け、複数のロジカルデータパイプ（ｌｏｇｉｃａｌ  ｄａｔａ  ｐｉｐｅｓ）（またはデータパイプ（ｄａｔａ  ｐｉｐｅｓ、ＤＰ））として生成することができる。データパイプは、物理層の論理的チャネル（ｌｏｇｉｃａｌ  ｃｈａｎｎｅｌ）であって、サービスデータまたは関連するメタデータを運搬することができる。また、データパイプは、１つ又は複数個のサービス、または１つ又は複数個のサービスコンポーネント（ｃｏｍｐｏｎｅｎｔ）を運搬することができる。また、データパイプ（ｄａｔａ  ｐｉｐｅ）を介して伝送されるデータをＤＰデータと呼ぶことができる。
【００２０】
また、本発明の一実施例に係るインプットフォーマッティングモジュール１０００は、生成されたそれぞれのデータパイプを、コーディング及び変調を行うために必要なブロック単位に分け、伝送効率を高めたり、スケジューリングを行うために必要な一連の過程を行うことができる。具体的な内容は後述する。
【００２１】
本発明の一実施例に係るコーディング＆変調モジュール１１００は、インプットフォーマッティングモジュール１０００から入力されたそれぞれのデータパイプに対してＦＥＣ（ｆｏｒｗａｒｄ  ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ）エンコーディングを行うことで、伝送チャネルで発生し得るエラーを放送信号受信装置で訂正できるようにする。また、本発明の一実施例に係るコーディング＆変調モジュール１１００は、ＦＥＣ出力ビットデータをシンボルデータに変換し、インターリービングを行うことで、チャネルによるバーストエラー（ｂｕｒｓｔ  ｅｒｒｏｒ）を訂正することができる。また、図１に示したように、２つ以上の送信アンテナ（Ｔｘ  ａｎｔｅｎｎａ）を介して伝送するために、本発明の一実施例に係るコーディング＆変調モジュール１１００は、処理したデータを、各アンテナ出力のためのデータパス（ｄａｔａ  ｐａｔｈ）に分けて出力することができる。
【００２２】
本発明の一実施例に係るフレームストラクチャモジュール１２００は、コーディング＆変調モジュール１１００から出力されたデータを信号フレームにマッピングすることができる。本発明の一実施例に係るフレームストラクチャモジュール１２００は、インプットフォーマッティングモジュール１０００から出力されたスケジューリング情報を用いてマッピングを行うことができ、追加のダイバーシティゲイン（ｇａｉｎ）を得るために、信号フレーム内のデータに対してインターリービングを行うことができる。
【００２３】
本発明の一実施例に係る波形ジェネレーションモジュール１３００は、フレームストラクチャモジュール１２００から出力された信号フレームを、最終的に伝送できる形態の信号に変換することができる。この場合、本発明の一実施例に係る波形ジェネレーションモジュール１３００は、伝送装置の検出（ｄｅｔｅｃｔｉｏｎ）のためにプリアンブルシグナル（またはプリアンブル）を挿入し、伝送チャネルを推定して歪みを補償できるようにリファレンス信号（ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ）を挿入することができる。また、本発明の一実施例に係る波形ジェネレーションモジュール１３００は、マルチパス受信によるチャネル遅延拡散（ｃｈａｎｎｅｌ  ｄｅｌａｙ  ｓｐｒｅａｄ）による影響を相殺させるために、ガードインターバル（ｇｕａｒｄ  ｉｎｔｅｒｖａｌ）をおいて当該区間に特定のシーケンス（ｓｅｑｕｅｎｃｅ）を挿入することができる。また、本発明の一実施例に係る波形ジェネレーションモジュール１３００は、付加的に出力信号のＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅ ｐｏｗｅｒ ｒａｔｉｏ）のような信号特性を考慮して、効率的な伝送に必要な手順を行うことができる。
【００２４】
本発明の一実施例に係るシグナリングジェネレーションモジュール１４００は、入力された管理情報（ｍａｎａｇｅｍｅｎｔ  ｉｎｆｏｒｍａｔｉｏｎ）、及びインプットフォーマッティングモジュール１０００、コーディング＆変調モジュール１１００及びフレームストラクチャモジュール１２００で生成された情報を用いて、最終的な物理層シグナリング情報（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ  ｉｎｆｏｒｍａｔｉｏｎ）を生成する。したがって、本発明の一実施例に係る受信装置は、シグナリング情報をデコーディングして、受信された信号をデコーディングすることができる。
【００２５】
上述したように、本発明の一実施例に係る次世代放送サービスのための送信装置は、地上波放送サービス、モバイル放送サービス及びＵＨＤＴＶサービスなどを提供することができる。したがって、本発明の一実施例に係る次世代放送サービスのための送信装置は、互いに異なるサービスのための信号を時間領域で多重化して伝送することができる。
【００２６】
図２乃至図４は、図１で説明した本発明の一実施例に係るインプットフォーマッティングモジュール１０００の実施例を示した図である。以下、各図面について説明する。
【００２７】
図２は、本発明の一実施例に係るインプットフォーマッティングモジュールを示す図である。図２は、入力信号がシングルインプットストリーム（ｓｉｎｇｌｅ  ｉｎｐｕｔ  ｓｔｒｅａｍ）である場合のインプットフォーマッティングモジュールを示す。
【００２８】
図２に示したように、本発明の一実施例に係るインプットフォーマッティングモジュールは、モードアダプテーションモジュール２０００及びストリームアダプテーションモジュール２１００を含むことができる。
【００２９】
図２に示したように、モードアダプテーションモジュール２０００は、インプットインターフェースブロック２０１０、ＣＲＣ−８エンコーダブロック２０２０及びＢＢヘッダー挿入（ＢＢ  ｈｅａｄｅｒ  ｉｎｓｅｒｔｉｏｎ）ブロック２０３０を含むことができる。以下、各ブロックについて説明する。
【００３０】
インプットインターフェースブロック２０１０は、入力されたシングルインプットストリームを、後でＦＥＣ（ＢＣＨ／ＬＤＰＣ）を行うためのＢＢフレーム（ｂａｓｅｂａｎｄ（ＢＢ）ｆｒａｍｅ）長単位に分けて出力することができる。
【００３１】
ＣＲＣ−８エンコーダブロック２０２０は、各ＢＢフレームデータに対してＣＲＣエンコーディングを行って冗長性データ（ｒｅｄｕｎｄａｎｃｙ  ｄａｔａ）を追加することができる。
【００３２】
その後、ＢＢヘッダー挿入（ＢＢ  ｈｅａｄｅｒ  ｉｎｓｅｒｔｉｏｎ）ブロック２０３０は、モードアダプテーションタイプ（Ｍｏｄｅ  Ａｄａｐｔａｔｉｏｎ  Ｔｙｐｅ、（ＴＳ／ＧＳ／ＩＰ））、ユーザパケット長（Ｕｓｅｒ  Ｐａｃｋｅｔ  Ｌｅｎｇｔｈ）、データフィールド長（Ｄａｔａ  Ｆｉｅｌｄ  Ｌｅｎｇｔｈ）、ユーザパケット同期バイト（Ｕｓｅｒ  Ｐａｃｋｅｔ  Ｓｙｎｃ  Ｂｙｔｅ）、データフィールドでのユーザパケット同期バイトの開始アドレス（Ｓｔａｒｔ  Ａｄｄｒｅｓｓ  ｏｆ  Ｕｓｅｒ  Ｐａｃｋｅｔ  Ｓｙｎｃ  Ｂｙｔｅ  ｉｎ  Ｄａｔａ  Ｆｉｅｌｄ）、高効率モードインジケーター（Ｈｉｇｈ  Ｅｆｆｉｃｉｅｎｃｙ  Ｍｏｄｅ  Ｉｎｄｉｃａｔｏｒ）、インプットストリーム同期化フィールド（Ｉｎｐｕｔ  Ｓｔｒｅａｍ  Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｆｉｅｌｄ）などの情報を含むヘッダーをＢＢフレームに挿入することができる。
【００３３】
図２に示したように、ストリームアダプテーションモジュール２１００は、パディング挿入（Ｐａｄｄｉｎｇ  ｉｎｓｅｒｔｉｏｎ）ブロック２１１０及びＢＢスクランブラ（ｓｃｒａｍｂｌｅｒ）ブロック２１２０を含むことができる。以下、各ブロックについて説明する。
【００３４】
パディング挿入（Ｐａｄｄｉｎｇ  ｉｎｓｅｒｔｉｏｎ）ブロック２１１０は、モードアダプテーションモジュール２０００から入力されたデータが、ＦＥＣエンコーディングに必要な入力データ長よりも小さい場合、パディングビット（ｐａｄｄｉｎｇ  ｂｉｔ）を挿入し、必要な入力データ長を有するように出力することができる。
【００３５】
ＢＢスクランブラブロック２１２０は、入力されたビットストリーム（ｂｉｔ  ｓｔｒｅａｍ）を疑似ランダムバイナリシーケンス（ＰＲＢＳ−Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｅｑｕｅｎｃｅ）でＸＯＲ演算してランダム化（ｒａｎｄｏｍｉｚｅ）することができる。
【００３６】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００３７】
図２に示したように、インプットフォーマッティングモジュールは、最終的にデータパイプをコーディング＆変調モジュールに出力することができる。
【００３８】
図３は、本発明の他の実施例に係るインプットフォーマッティングモジュールを示す図である。図３は、入力信号がマルチプルインプットストリーム（ｍｕｌｔｉｐｌｅ  ｉｎｐｕｔ  ｓｔｒｅａｍｓ）である場合のインプットフォーマッティングモジュールのモードアダプテーションモジュールを示す図である。
【００３９】
マルチプルインプットストリーム（ｍｕｌｔｉｐｌｅ  ｉｎｐｕｔ  ｓｔｒｅａｍｓ）を処理するためのインプットフォーマッティングモジュールのモードアダプテーションモジュールは、インプットストリームを独立に処理することができる。
【００４０】
図３に示したように、マルチプルインプットストリームをそれぞれ処理するためのモードアダプテーションモジュール３０００は、インプットインターフェースブロック、インプットストリーム同期化（ｉｎｐｕｔ  ｓｔｒｅａｍ  ｓｙｎｃｈｒｏｎｉｚｅｒ）ブロック、遅延補償（ｃｏｍｐｅｎｓａｔｉｎｇ  ｄｅｌａｙ）ブロック、ヌルパケット除去（ｎｕｌｌ  ｐａｃｋｅｔ  ｄｅｌｅｔｉｏｎ）ブロック、ＣＲＣ−８エンコーダブロック及びＢＢヘッダー挿入ブロック（ＢＢ  ｈｅａｄｅｒ  ｉｎｓｅｒｔｉｏｎ）を含むことができる。以下、各ブロックについて説明する。
【００４１】
インプットインターフェースブロック、ＣＲＣ−８エンコーダブロック及びＢＢヘッダー挿入ブロックの動作は、図２で説明した通りであるので省略する。
【００４２】
インプットストリーム同期化ブロック３１００は、インプットストリームクロックリファレンス（ＩＳＣＲ−Ｉｎｐｕｔ  Ｓｔｒｅａｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ）情報を伝送して、放送信号受信装置でＴＳあるいはＧＳストリームを復元するのに必要なタイミング情報を挿入することができる。
【００４３】
遅延補償ブロック３２００は、インプットストリーム同期化ブロックによって発生したタイミング情報と共に、送信装置のデータ処理によるデータパイプ間の遅延が発生した場合、受信装置で同期をとることができるように入力データを遅延させて出力することができる。
【００４４】
ヌルパケット除去ブロック３３００は、不必要に伝送される入力ヌルパケットを除去し、除去された位置に応じて除去されたヌルパケットの個数を挿入して伝送することができる。
【００４５】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００４６】
図４は、本発明の更に他の実施例に係るインプットフォーマッティングモジュールを示す図である。
【００４７】
具体的には、図４は、入力信号がマルチプルインプットストリーム（ｍｕｌｔｉｐｌｅ  ｉｎｐｕｔ  ｓｔｒｅａｍｓ）である場合のインプットフォーマッティングモジュールのストリームアダプテーションモジュールを示す図である。
【００４８】
本発明の一実施例に係るマルチプルインプットストリームである場合のインプットフォーマッティングモジュールのストリームアダプテーションモジュールは、スケジューラ（ｓｃｈｅｄｕｌｅｒ）４０００、１−フレーム遅延ブロック４１００、イン−バンドシグナリング又はパディング挿入（Ｉｎ−ｂａｎｄ  ｓｉｇｎａｌｉｎｇ  ｏｒ  ｐａｄｄｉｎｇ  ｉｎｓｅｒｔｉｏｎ）ブロック４２００、物理層シグナリング生成（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ  ｇｅｎｅｒａｔｉｏｎ）ブロック４３００及びＢＢスクランブラブロック４４００を含むことができる。以下、各ブロックの動作について説明する。
【００４９】
スケジューラ４０００は、２つの極性（ｄｕａｌ  ｐｏｌａｒｉｔｙ）を含む複数アンテナを使用するＭＩＭＯシステムのためのスケジューリングを行うことができる。また、スケジューラ４０００は、図１で説明したコーディング＆変調モジュール内のビットトゥセルデマックス（ｂｉｔ−ｔｏ−ｃｅｌｌ  ｄｅｍｕｘ）ブロック、セルインターリーバブロック、時間インターリーバブロックなどの各アンテナパス（ａｎｔｅｎｎａ  ｐａｔｈ）のための信号処理ブロックに使用されるパラメータ（ｐａｒａｍｅｔｅｒ）を生成することができる。
【００５０】
１−フレーム遅延ブロック４１００は、データパイプ内に挿入されるイン−バンドシグナリング（ｉｎ−ｂａｎｄ  ｓｉｇｎａｌｉｎｇ）などのために、次のフレームに対するスケジューリング情報が現在のフレームに伝送され得るように、入力データを１つの伝送フレームだけ遅延させることができる。
【００５１】
イン−バンドシグナリング又はパディング挿入（Ｉｎ−ｂａｎｄ  ｓｉｇｎａｌｉｎｇ  ｏｒ  ｐａｄｄｉｎｇ  ｉｎｓｅｒｔｉｏｎ）ブロック４２００は、１つの伝送フレームだけ遅延されたデータに、遅延されていない物理層シグナリング（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ（ＰＬＳ））−ダイナミックシグナリング（ｄｙｎａｍｉｃ  ｓｉｇｎａｌｉｎｇ）情報を挿入することができる。この場合、イン−バンドシグナリング又はパディング挿入ブロック４２００は、パディングのための空間がある場合にパディングビット（ｐａｄｄｉｎｇ  ｂｉｔ）を挿入したり、イン−バンドシグナリング情報をパディング空間に挿入することができる。また、スケジューラ４０００は、イン−バンドシグナリングとは別個に、現在のフレームに対する物理層シグナリング−ダイナミックシグナリング情報を出力することができる。したがって、後述するセルマッパー（ｃｅｌｌ  ｍａｐｐｅｒ）は、スケジューラ４０００で出力したスケジューリング情報に従って入力セルをマッピングすることができる。
【００５２】
物理層シグナリング生成ブロック４３００は、イン−バンドシグナリングを除いて、伝送フレームのプリアンブルシンボルや分散（ｓｐｒｅａｄｉｎｇ）されてデータシンボルなどに伝送される物理層シグナリングデータ（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ  ｄａｔａ）を生成することができる。この場合、本発明の一実施例に係る物理層シグナリングデータは、シグナリング情報と呼ぶことができる。また、本発明の一実施例に係る物理層シグナリングデータは、ＰＬＳ−プレ（ＰＬＳ−ｐｒｅ）情報とＰＬＳ−ポスト（ＰＬＳ−ｐｏｓｔ）情報とに分離できる。ＰＬＳ−プレ情報は、ＰＬＳ−ポスト情報をエンコーディングするのに必要なパラメータ及びスタティックＰＬＳシグナリングデータ（ｓｔａｔｉｃ  ＰＬＳ  ｓｉｇｎａｌｉｎｇ  ｄａｔａ）を含むことができ、ＰＬＳ−ポスト情報は、データパイプをエンコーディングするのに必要なパラメータを含むことができる。上述したデータパイプをエンコーディングするのに必要なパラメータは、再びスタティックＰＬＳシグナリングデータ（ｓｔａｔｉｃ  ＰＬＳ  ｓｉｇｎａｌｉｎｇ  ｄａｔａ）とダイナミックＰＬＳシグナリングデータ（ｄｙｎａｍｉｃ  ＰＬＳ  ｓｉｇｎａｌｉｎｇ  ｄａｔａ）とに分離できる。スタティックＰＬＳシグナリングデータは、スーパーフレームに含まれた全てのフレームに共通に適用され得るパラメータであって、スーパーフレーム単位で変更され得る。ダイナミックＰＬＳシグナリングデータは、スーパーフレームに含まれたフレーム毎に異なるように適用され得るパラメータであって、フレーム単位で変更され得る。したがって、受信装置は、ＰＬＳ−プレ情報をデコーディングしてＰＬＳ−ポスト情報を得て、ＰＬＳ−ポスト情報をデコーディングして所望のデータパイプをデコーディングすることができる。
【００５３】
ＢＢスクランブラブロック４４００は、最終的に波形ジェネレーション（ｗａｖｅｆｏｒｍ  ｇｅｎｅｒａｔｉｏｎ）ブロックの出力信号のＰＡＰＲ値が低くなるように疑似ランダムバイナリシーケンス（ＰＲＢＳ）を生成し、入力ビット列とＸＯＲを行って出力することができる。図４に示したように、ＢＢスクランブラブロック４４００のスクランブリングは、データパイプと物理層シグナリングの両方に対して適用され得る。
【００５４】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００５５】
図４に示したように、ストリームアダプテーションモジュールは、最終的に各データパイプをコーディング＆変調モジュールに出力することができる。
【００５６】
図５は、本発明の一実施例に係るコーディング＆変調モジュールを示す図である。
【００５７】
図５のコーディング＆変調モジュールは、図１で説明したコーディング＆変調モジュール１１００の一実施例に該当する。
【００５８】
上述したように、本発明の一実施例に係る次世代放送サービスのための送信装置は、地上波放送サービス、モバイル放送サービス及びＵＨＤＴＶサービスなどを提供することができる。
【００５９】
すなわち、本発明の一実施例に係る次世代放送サービスのための送信装置が提供しようとするサービスの特性に応じてＱｏＳ（ｑｕａｌｉｔｙ  ｏｆ  ｓｅｒｖｉｃｅ）が異なるので、各サービスに対応するデータが処理される方式が変わらなければならない。したがって、本発明の一実施例に係るコーディング＆変調モジュールは、入力されたデータパイプに対して、それぞれのパス（ｐａｔｈ）別にＳＩＳＯ、ＭＩＳＯ及びＭＩＭＯ方式を独立に適用して処理することができる。結果的に、本発明の一実施例に係る次世代放送サービスのための放送信号送信装置は、各データパイプを介して伝送するサービスやサービスコンポーネント（ｃｏｍｐｏｎｅｎｔ）別にＱｏＳを調節することができる。
【００６０】
したがって、本発明の一実施例に係るコーディング＆変調モジュールは、ＳＩＳＯ方式のための第１ブロック５０００、ＭＩＳＯ方式のための第２ブロック５１００、ＭＩＭＯ方式のための第３ブロック５２００及びＰＬＳ−プレ／ポスト情報を処理するための第４ブロック５３００を含むことができる。図５に示されたコーディング＆変調モジュールは一実施例に過ぎず、設計者の意図に応じて、コーディング＆変調モジュールは、第１ブロック５０００及び第４ブロック５３００のみを含んでいてもよく、第２ブロック５１００及び第４ブロック５３００のみを含んでいてもよく、第３ブロック５２００及び第４ブロック５３００のみを含んでいてもよい。すなわち、設計者の意図に応じて、コーディング＆変調モジュールは、各データパイプを同様に又は異なるように処理するためのブロックを含むことができる。
【００６１】
以下、各ブロックについて説明する。
【００６２】
第１ブロック５０００は、入力されたデータパイプをＳＩＳＯ処理するためのブロックであって、ＦＥＣエンコーダブロック５０１０、ビットインターリーバブロック５０２０、ビットトゥセルデマックス（ｂｉｔ  ｔｏ  ｃｅｌｌ  ｄｅｍｕｘ）ブロック５０３０、コンスタレーションマッパー（ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｍａｐｐｅｒ）ブロック５０４０、セルインターリーバ（ｃｅｌｌ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック５０５０及び時間インターリーバ（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック５０６０を含むことができる。
【００６３】
ＦＥＣエンコーダブロック５０１０は、入力されたデータパイプに対してＢＣＨエンコーディング及びＬＤＰＣエンコーディングを行って冗長性（ｒｅｄｕｎｄａｎｃｙ）を追加し、伝送チャネル上のエラーを受信装置で訂正することができる。
【００６４】
ビットインターリーバブロック５０２０は、ＦＥＣエンコーディングが行われたデータのビット列をインターリービング規則（ｉｎｔｅｒｌｅａｖｉｎｇ  ｒｕｌｅ）によってインターリービングして、伝送チャネル上で発生し得るバーストエラー（ｂｕｒｓｔ  ｅｒｒｏｒ）に対してロバスト性を有するように処理することができる。したがって、ＱＡＭシンボルにディープフェージング（ｄｅｅｐ  ｆａｄｉｎｇ）あるいは消失（ｅｒａｓｕｒｅ）が加えられた場合、各ＱＡＭシンボルにはインターリービングされたビットがマッピングされているので、全コードワードビット（ｃｏｄｅｗｏｒｄ  ｂｉｔ）のうち連続したビットにエラーが発生することを防止することができる。
【００６５】
ビットトゥセルデマックスブロック５０３０は、入力されたビット列の順序及びコンスタレーションマッピング規則（ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｍａｐｐｉｎｇ  ｒｕｌｅ）を全て考慮して、ＦＥＣブロック内の各ビットが適切なロバスト性（ｒｏｂｕｓｔｎｅｓｓ）を有して伝送され得るように入力ビット列の順序を決定して出力することができる。
【００６６】
また、ビットインターリーバブロック５０２０は、ＦＥＣエンコーダブロック５０１０とコンスタレーションマッパー（Ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｍａｐｐｅｒ）ブロック５０４０との間に位置することができ、ＦＥＣエンコーダブロック５０１０によって行われたＬＤＰＣエンコーディングの出力ビットを、互いに異なる信頼度（ｒｅｌｉａｂｉｌｉｔｙ）値を有するビットポジション及び放送信号受信装置のＬＤＰＣデコーディングを考慮したコンスタレーションマッパーの最適値に連結させることができる。したがって、実施例によって、ビットトゥセルデマックスブロック５０３０は、これと類似又は同一の機能を行うブロックに代替されてもよい。
【００６７】
コンスタレーションマッパーブロック５０４０は、入力されたビットワード（ｂｉｔ  ｗｏｒｄ）を１つのコンスタレーション（ｃｏｎｓｔｅｌｌａｔｉｏｎ）にマッピングすることができる。この場合、コンスタレーションマッパーブロックは、追加的にローテーション＆Ｑ−遅延（ｒｏｔａｔｉｏｎ  ＆  Ｑ−ｄｅｌａｙ）を行うことができる。すなわち、コンスタレーションマッパーブロックは、入力されたコンスタレーションを回転角（ｒｏｔａｔｉｏｎ  ａｎｇｌｅ）に応じて回転させた後、同相（Ｉｎ−ｐｈａｓｅ）成分と直交位相（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）成分とに分けた後、直交位相（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）成分のみを任意の値で遅延させることができる。その後、ペア（ｐａｉｒ）になった同相成分と直交位相成分を用いて新しいコンスタレーションに再マッピングすることができる。
【００６８】
また、コンスタレーションマッパー（Ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｍａｐｐｅｒ）ブロック５０４０は、最適なコンスタレーションポイントを発見するために、２次元平面でコンスタレーションポイントを移動させることができる。この過程を通じて、コーディング＆変調モジュール１１００のキャパシティーは最適化され得る。また、コンスタレーションマッパーブロック５０４０は、前述したオペレーションを、ＩＱバランスドコンスタレーションポイント及びそれに対する回転を用いて行うことができる。コンスタレーションマッパーブロック５０４０は、これと類似又は同一の機能を行うブロックによって代替されてもよい。
【００６９】
セルインターリーバブロック５０５０は、一つのＦＥＣブロックに該当するセルをランダムに混ぜて出力し、各ＦＥＣブロックに該当するセルがＦＥＣブロック毎に互いに異なる順序で出力されるようにすることができる。
【００７０】
時間インターリーバブロック５０６０は、多数のＦＥＣブロックに属するセルを互いに混ぜて出力することができる。したがって、各ＦＥＣブロックのセルは、時間インターリービングの深さ（ｄｅｐｔｈ）だけの区間内に分散して伝送されるので、ダイバーシティゲインを得ることができる。
【００７１】
第２ブロック５１００は、入力されたデータパイプをＭＩＳＯ処理するためのブロックであって、図５に示したように、第１ブロック５０００と同様に、ＦＥＣエンコーダブロック、ビットインターリーバブロック、ビットトゥセルデマックスブロック、コンスタレーションマッパーブロック、セルインターリーバブロック及び時間インターリーバブロックを含むことができるが、ＭＩＳＯ処理ブロック５１１０をさらに含むという点で異なる。第２ブロック５１００は、第１ブロック５０００と同様に、入力から時間インターリーバまで同一の役割の手順を行うので、同一のブロックについての説明は省略する。
【００７２】
ＭＩＳＯ処理ブロック５１１０は、入力された一連のセルに対して、伝送ダイバーシティ（ｔｒａｎｓｍｉｔ  ｄｉｖｅｒｓｉｔｙ）を与えるＭＩＳＯエンコーディングマトリックスに従ってエンコーディングを行い、ＭＩＳＯ処理されたデータを２つのパス（ｐａｔｈ）を介して出力することができる。本発明の一実施例に係るＭＩＳＯ処理は、ＯＳＴＢＣ（ｏｒｔｈｏｇｏｎａｌ  ｓｐａｃｅ  ｔｉｍｅ  ｂｌｏｃｋ  ｃｏｄｉｎｇ）／ＯＳＦＢＣ（ｏｒｔｈｏｇｏｎａｌ  ｓｐａｃｅ  ｆｒｅｑｕｅｎｃｙ  ｂｌｏｃｋ  ｃｏｄｉｎｇ、いわゆるアラモウチコーディング（Ａｌａｍｏｕｔｉ  ｃｏｄｉｎｇ））を含むことができる。
【００７３】
第３ブロック５２００は、入力されたデータパイプをＭＩＭＯ処理するためのブロックであって、図５に示したように、第２ブロック５１００と同様に、ＦＥＣエンコーダブロック、ビットインターリーバブロック、ビットトゥセルデマックスブロック、コンスタレーションマッパーブロック、セルインターリーバブロック及び時間インターリーバブロックを含むことができるが、ＭＩＭＯ処理ブロック５２２０を含むという点でデータ処理手順が異なる。
【００７４】
すなわち、第３ブロック５２００の場合、ＦＥＣエンコーダブロック及びビットインターリーバブロックは、第１及び２ブロック５０００，５１００と具体的な機能は異なるが、基本的な役割は同一である。
【００７５】
ビットトゥセルデマックスブロック５２１０は、ＭＩＭＯ処理の入力数と同じ数の出力ビット列を生成し、ＭＩＭＯ処理のためのＭＩＭＯパス（ｐａｔｈ）を介して出力することができる。この場合、ビットトゥセルデマックスブロック５２１０は、ＬＤＰＣとＭＩＭＯ処理の特性を考慮して、受信装置のデコーディング性能を最適化するように設計することができる。
【００７６】
コンスタレーションマッパーブロック、セルインターリーバブロック、時間インターリーバブロックも、具体的な機能は異なり得るが、基本的な役割は第１ブロック５０００，第２ブロック５１００で説明したものと同一である。また、図５に示したように、コンスタレーションマッパーブロック、セルインターリーバブロック、時間インターリーバブロックは、ビットトゥセルデマックスブロックから出力された出力ビット列を処理するために、ＭＩＭＯ処理のためのＭＩＭＯパスの数だけ存在し得る。この場合、コンスタレーションマッパーブロック、セルインターリーバブロック、時間インターリーバブロックは、各パスを介して入力されるデータに対して、それぞれ同一あるいは独立に動作することができる。
【００７７】
ＭＩＭＯ処理ブロック５２２０は、入力された２つの入力セルに対してＭＩＭＯエンコーディングマトリックスを使用してＭＩＭＯ処理を行い、ＭＩＭＯ処理されたデータを２つのパスを介して出力することができる。本発明の一実施例に係るＭＩＭＯエンコーディングマトリックスは、空間多重化（ｓｐａｔｉａｌ  ｍｕｌｔｉｐｌｅｘｉｎｇ）、ゴールデンコード（Ｇｏｌｄｅｎ  ｃｏｄｅ）、フルレートフルダイバーシティコード（Ｆｕｌｌ−ｒａｔｅ  ｆｕｌｌ  ｄｉｖｅｒｓｉｔｙ  ｃｏｄｅ）、線形分散コード（Ｌｉｎｅａｒ  ｄｉｓｐｅｒｓｉｏｎ  ｃｏｄｅ）などを含むことができる。
【００７８】
第４ブロック５３００は、ＰＬＳ−プレ／ポスト情報を処理するためのブロックであって、ＳＩＳＯ又はＭＩＳＯ処理を行うことができる。
【００７９】
第４ブロック５３００に含まれたビットインターリーバブロック、ビットトゥセルデマックスブロック、コンスタレーションマッパーブロック、セルインターリーバブロック、時間インターリーバブロック及びＭＩＳＯ処理ブロックなどは、上述した第２ブロック５１００に含まれたブロックと具体的な機能は異なり得るが、基本的な役割は同一である。
【００８０】
第４ブロック５３００に含まれたショートニング／パンクチャリングされた（Ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ）ＦＥＣエンコーダブロック５３１０は、入力データの長さがＦＥＣエンコーディングを行うのに必要な長さよりも短い場合に備えたＰＬＳパス（ｐａｔｈ）のためのＦＥＣエンコーディング方式を用いてＰＬＳデータを処理することができる。具体的には、ショートニング／パンクチャリングされたＦＥＣエンコーダブロックは、入力ビット列に対してＢＣＨエンコーディングを行い、その後、ノーマルＬＤＰＣエンコーディングに必要な入力ビット列の長さだけゼロパディング（ｚｅｒｏ  ｐａｄｄｉｎｇ）を行い、ＬＤＰＣエンコーディングを行った後、パディングしたゼロ（ｚｅｒｏ）を除去して、効率的なコードレート（ｅｆｆｅｃｔｉｖｅ  ｃｏｄｅｒａｔｅ）がデータパイプと等しく又は低くなるようにパリティビット（ｐａｒｉｔｙ  ｂｉｔ）をパンクチャリング（ｐｕｎｃｔｕｒｉｎｇ）することができる。
【００８１】
上述した第１ブロック５０００乃至第４ブロック５３００に含まれたブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００８２】
図５に示したように、コーディング＆変調モジュールは、最終的に各パス（ｐａｔｈ）別に処理されたデータパイプ、ＰＬＳ−プレ情報、ＰＬＳ−ポスト情報をフレームストラクチャモジュールに出力することができる。
【００８３】
図６は、本発明の一実施例に係るフレームストラクチャモジュールを示す図である。
【００８４】
図６に示されたフレームストラクチャモジュールは、図１で説明したフレームストラクチャモジュール１２００の一実施例に該当する。
【００８５】
本発明の一実施例に係るフレームストラクチャブロックは、少なくとも１つ以上のセルマッパー（ｃｅｌｌ−ｍａｐｐｅｒ）６０００、少なくとも１つ以上の遅延補償（ｄｅｌａｙ  ｃｏｍｐｅｎｓａｔｉｏｎ）モジュール６１００及び少なくとも１つ以上のブロックインターリーバ（ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｅｒ）６２００を含むことができる。セルマッパー６０００、遅延補償モジュール６１００及びブロックインターリーバ６２００の数は、設計者の意図に応じて変更可能である。以下、各モジュールの動作を中心に説明する。
【００８６】
セルマッパー６０００は、コーディング＆変調モジュールから出力されたＳＩＳＯ、ＭＩＳＯまたはＭＩＭＯ処理されたデータパイプに対応するセル、データパイプ間に共通に適用され得る共通データ（ｃｏｍｍｏｎ  ｄａｔａ）に対応するセル、ＰＬＳ−プレ／ポスト情報に対応するセルを、スケジューリング情報に従って信号フレームに割り当て（ａｌｌｏｃａｔｉｏｎ）ることができる。共通データは、全部又は一部のデータパイプ間に共通に適用され得るシグナリング情報を意味し、特定のデータパイプを介して伝送することができる。共通データを伝送するデータパイプを共通データパイプと呼ぶことができ、これは、設計者の意図に応じて変更可能である。
【００８７】
本発明の一実施例に係る送信装置が２つの出力アンテナを使用し、上述したＭＩＳＯ処理においてアラモウチコーディング（Ａｌａｍｏｕｔｉ  ｃｏｄｉｎｇ）を使用する場合、アラモウチエンコーディングによる直交性（ｏｒｔｈｏｇｏｎａｌｉｔｙ）を維持するために、セルマッパー６０００はペアワイズセルマッピング（ｐａｉｒ−ｗｉｓｅ  ｃｅｌｌ  ｍａｐｐｉｎｇ）を行うことができる。すなわち、セルマッパー６０００は、入力セルに対して連続した２つのセルを１つの単位で処理してフレームにマッピングすることができる。したがって、各アンテナの出力パス（ｐａｔｈ）に該当する入力パス（ｐａｔｈ）内のペアになったセル（ｐａｉｒｅｄ  ｃｅｌｌ）は、伝送フレーム内の互いに隣接する位置に割り当てることができる。
【００８８】
遅延補償ブロック６１００は、次の伝送フレームに対する入力ＰＬＳデータセルを１つのフレームだけ遅延し、現在の伝送フレームに該当するＰＬＳデータを得ることができる。この場合、現在のフレームのＰＬＳデータは、現在の信号フレーム内のプリアンブルパートを介して伝送されることができ、次の信号フレームに対するＰＬＳデータは、現在の信号フレーム内のプリアンブルパートまたは現在の信号フレームの各データパイプ内のイン−バンドシグナリングを介して伝送されることができる。これは、設計者の意図に応じて変更可能である。
【００８９】
ブロックインターリーバ６２００は、信号フレームの単位となる伝送ブロック内のセルをインターリービングすることによって、追加のダイバーシティゲインを得ることができる。また、ブロックインターリーバ６２００は、上述したペアワイズセルマッピング（ｐａｉｒ−ｗｉｓｅ  ｃｅｌｌ  ｍａｐｐｉｎｇ）が行われた場合、入力セルに対して、連続した２つのセルを１つの単位として処理してインターリービングを行うことができる。したがって、ブロックインターリーバ６２００から出力されるセルは、同一の２つの連続したセルになり得る。
【００９０】
ペアワイズマッピング（ｐａｉｒ−ｗｉｓｅ  ｍａｐｐｉｎｇ）及びペアワイズインターリービング（ｐａｉｒ−ｗｉｓｅ  ｉｎｔｅｒｌｅａｖｉｎｇ）が行われる場合、少なくとも１つ以上のセルマッパーと少なくとも１つ以上のブロックインターリーバは、それぞれのパス（ｐａｔｈ）を介して入力されるデータに対して同様に動作したり、あるいは独立に動作することができる。
【００９１】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００９２】
図６に示されたように、フレームストラクチャモジュールは、少なくとも１つの信号フレームを波形ジェネレーションモジュールに出力することができる。
【００９３】
図７は、本発明の一実施例に係る波形ジェネレーションモジュールを示す図である。
【００９４】
図７に示された波形ジェネレーションモジュールは、図１で説明した波形ジェネレーションモジュール１３００の一実施例に該当する。
【００９５】
本発明の一実施例に係る波形ジェネレーションモジュールは、図６で説明したフレームストラクチャモジュールから出力された信号フレームの入力を受け、出力するためのアンテナの数だけ信号フレームを変調して伝送することができる。
【００９６】
具体的には、図７に示された波形ジェネレーションモジュールは、ｍ個のＴｘアンテナを使用する送信装置の波形ジェネレーションモジュールの実施例であって、ｍ個のパス（ｐａｔｈ）だけ入力されたフレームを変調して出力するためのｍ個の処理ブロックを含むことができる。ｍ個の処理ブロックは、全て同一の処理手順を行うことができる。以下では、ｍ個の処理ブロックのうち最初の処理ブロック７０００の動作を中心に説明する。
【００９７】
最初の処理ブロック７０００は、リファレンス信号挿入＆ＰＡＰＲ低減（ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ  ｉｎｓｅｒｔｉｏｎ  ＆  ＰＡＰＲ  ｒｅｄｕｃｔｉｏｎ）ブロック７１００、逆−波形変換（Ｉｎｖｅｒｓｅ  ｗａｖｅｆｏｒｍ  ｔｒａｎｓｆｏｒｍ）ブロック７２００、時間領域ＰＡＰＲ低減（ＰＡＰＲ  ｒｅｄｕｃｔｉｏｎ  ｉｎ  ｔｉｍｅ）ブロック７３００、ガードシーケンス挿入（Ｇｕａｒｄ  ｓｅｑｕｅｎｃｅ  ｉｎｓｅｒｔｉｏｎ）ブロック７４００、プリアンブル挿入（ｐｒｅａｍｂｌｅ  ｉｎｓｅｒｔｉｏｎ）ブロック７５００、波形処理（ｗａｖｅｆｏｒｍ  ｐｒｏｃｅｓｓｉｎｇ）ブロック７６００、その他のシステム挿入（ｏｔｈｅｒ  ｓｙｓｔｅｍ  ｉｎｓｅｒｔｉｏｎ）ブロック７７００及びデジタル−アナログコンバータ（ＤＡＣ、Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）ブロック７８００を含むことができる。
【００９８】
リファレンス信号挿入＆ＰＡＰＲ低減ブロック７１００は、シグナルブロック毎に定められた位置にリファレンス信号を挿入し、時間領域（ｔｉｍｅ  ｄｏｍａｉｎ）でのＰＡＰＲ値を低下させるためにＰＡＰＲ低減方式を適用することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、リファレンス信号挿入＆ＰＡＰＲ低減ブロック７１００は、アクティブサブキャリア（ａｃｔｉｖｅ  ｓｕｂｃａｒｒｉｅｒ）の一部を使用せずに保存（ｒｅｓｅｒｖｅ）する方法を用いることができる。また、リファレンス信号挿入＆ＰＡＰＲ低減ブロック７１００は、放送送受信システムに応じてＰＡＰＲ低減方式を選択的な機能（ｏｐｔｉｏｎａｌ  ｆｅａｔｕｒｅ）として使用しなくてもよい。
【００９９】
逆−波形変換ブロック７２００は、伝送チャネルの特性とシステム構造を考慮して、伝送効率及び柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）が向上する方式で入力信号を変換して出力することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、逆−波形変換ブロック７２００は、逆−ＦＦＴ演算（Ｉｎｖｅｒｓｅ  ＦＦＴ  ｏｐｅｒａｔｉｏｎ）を使用して周波数領域の信号を時間領域に変換する方式を用いることができる。また、本発明の一実施例に係る放送送受信システムがシングルキャリアシステム（ｓｉｎｇｌｅ  ｃａｒｒｉｅｒ  ｓｙｓｔｅｍ）である場合、逆−波形変換ブロックは波形ジェネレーションモジュール内で使用されなくてもよい。
【０１００】
時間領域ＰＡＰＲ低減ブロック７３００は、入力された信号に対して、時間領域でＰＡＰＲを低下させるための方法を適用することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、時間領域ＰＡＰＲ低減ブロック７３００は、簡単にピーク振幅（ｐｅａｋ  ａｍｐｌｉｔｕｄｅ）をクリッピング（ｃｌｉｐｐｉｎｇ）する方法を用いてもよい。また、時間領域ＰＡＰＲ低減ブロック７３００は、選択的な機能（ｏｐｔｉｏｎａｌ  ｆｅａｔｕｒｅ）であって、本発明の一実施例に係る放送送受信システムに応じて使用されなくてもよい。
【０１０１】
ガードシーケンス挿入ブロック７４００は、伝送チャネルの遅延分散（ｄｅｌａｙ  ｓｐｒｅａｄ）による影響を最小化するために、隣接するシグナルブロック間にガードインターバルをおき、必要に応じて特定のシーケンスを挿入することができる。したがって、受信装置は、同期化やチャネル推定を容易に行うことができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、ガードシーケンス挿入ブロック７４００は、ＯＦＤＭシンボルのガードインターバル区間にサイクリックプレフィックス（ｃｙｃｌｉｃ  ｐｒｅｆｉｘ）を挿入してもよい。
【０１０２】
プリアンブル挿入ブロック７５００は、受信装置がターゲットシステムシグナル（ｔａｒｇｅｔ  ｓｙｓｔｅｍ  ｓｉｇｎａｌ）を迅速且つ効率的に検出（ｄｅｔｅｃｔｉｏｎ）できるように送受信装置間で約束された既知のタイプ（ｋｎｏｗｎ  ｔｙｐｅ）のシグナル（プリアンブル又はプリアンブルシンボル）を伝送信号に挿入することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、プリアンブル挿入ブロック７５００は、多数のＯＦＤＭシンボルで構成された信号フレームを定義し、各信号フレームの開始部分にプリアンブルを挿入することができる。すなわち、プリアンブルは、基本的なＰＬＳデータを運搬することができ、プリアンブルは、フレームの開始部分に位置することができる。
【０１０３】
波形処理ブロック７６００は、入力ベースバンドシグナル（ｂａｓｅｂａｎｄ  ｓｉｇｎａｌ）に対して、チャネルの伝送特性に合わせて波形処理を行うことができる。波形処理ブロック７６００は、一例として、伝送信号の帯域外発射（ｏｕｔ−ｏｆ−ｂａｎｄ  ｅｍｉｓｓｉｏｎ）の基準を得るためにＳＲＲＣ（ｓｑｕａｒｅ−ｒｏｏｔ−ｒａｉｓｅｄ  ｃｏｓｉｎｅ）フィルタリング（ｆｉｌｔｅｒｉｎｇ）を行う方式を用いてもよい。また、本発明の一実施例に係る放送送受信システムがマルチキャリアシステム（ｍｕｌｔｉ−ｃａｒｒｉｅｒ  ｓｙｓｔｅｍ）である場合、波形処理ブロック７６００は使用されなくてもよい。
【０１０４】
その他のシステム挿入ブロック７７００は、同一のＲＦシグナル帯域幅内に互いに異なる２つ以上の放送サービスを提供する放送送受信システムのデータを共に伝送できるように、複数の放送送受信システムの信号を時間領域で多重化することができる。この場合、互いに異なる２つ以上のシステムとは、互いに異なる放送サービスを伝送するシステムを意味する。互いに異なる放送サービスは、地上波放送サービス、モバイル放送サービスなどを意味し得る。また、各放送サービスと関連するデータは、互いに異なるフレームを介して伝送され得る。
【０１０５】
デジタル−アナログコンバータブロック７８００は、入力デジタル信号をアナログ信号に変換して出力することができる。デジタル−アナログコンバータブロック７８００から出力された信号は、ｍ個の出力アンテナを介して伝送され得る。本発明の一実施例に係る伝送アンテナは、垂直又は水平極性（ｖｅｒｔｉｃａｌ  ｏｒ  ｈｏｒｉｚｏｎｔａｌ  ｐｏｌａｒｉｔｙ）を有することができる。
【０１０６】
また、上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１０７】
図８は、本発明の一実施例に係る次世代放送サービスのための受信装置の構造を示す図である。
【０１０８】
本発明の一実施例に係る次世代放送サービスのための受信装置は、図１で説明した次世代放送サービスのための送信装置に対応し得る。本発明の一実施例に係る次世代放送サービスのための受信装置は、同期化＆復調（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  ＆  ｄｅｍｏｄｕｌａｔｉｏｎ）モジュール８０００、フレームパーシング（ｆｒａｍｅ  ｐａｒｓｉｎｇ）モジュール８１００、デマッピング＆デコーディングモジュール８２００、アウトプットプロセッサ８３００及びシグナリングデコーディングモジュール８４００を含むことができる。以下、各モジュールの動作を中心に説明する。
【０１０９】
同期化＆復調モジュール８０００は、ｍ個の受信アンテナを介して入力信号を受信し、受信装置に対応するシステムに対するシグナル検出（ｓｉｇｎａｌ  ｄｅｔｅｃｔｉｏｎ）及び同期化（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）を行い、放送信号送信装置で行った手順の逆の手順に該当する復調（ｄｅｍｏｄｕｌａｔｉｏｎ）を行うことができる。
【０１１０】
フレームパーシングモジュール８１００は、入力された信号フレームに対してパーシングし、ユーザが選択したサービスを伝送するデータを抽出することができる。フレームパーシングモジュール８１００は、送信装置でインターリービングを行った場合、これに対する逆の手順としてデインターリービングを行うことができる。この場合、抽出しなければならない信号及びデータの位置は、シグナリングデコーディングモジュール８４００から出力されたデータをデコーディングして、送信装置で行ったスケジューリング情報などを復元して得ることができる。
【０１１１】
デマッピング＆デコーディングモジュール８２００は、入力信号をビット領域データ（ｂｉｔ  ｄｏｍａｉｎ  ｄａｔａ）に変換した後、必要に応じてデインターリービングを行うことができる。デマッピング＆デコーディングモジュール８２００は、伝送効率のために適用されたマッピングに対してデマッピングを行い、伝送チャネル上で発生したエラーに対してデコーディングを通じてエラー訂正を行うことができる。この場合、デマッピング＆デコーディングモジュール８２００は、シグナリングデコーディングモジュール８４００から出力されたデータをデコーディングして、デマッピング及びデコーディングに必要な伝送パラメータを得ることができる。
【０１１２】
アウトプットプロセッサ８３００は、送信装置で伝送効率を高めるために適用した様々な圧縮／信号処理手順の逆の手順を行うことができる。この場合、アウトプットプロセッサ８３００は、シグナリングデコーディングモジュール８４００から出力されたデータから、必要な制御情報を得ることができる。アウトプットプロセッサ８３００の最終出力は、送信装置に入力された信号に該当し、ＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４  ｏｒ  ｖ６）及びジェネリックストリーム（ｇｅｎｅｒｉｃ  ｓｔｒｅａｍ）であり得る。
【０１１３】
シグナリングデコーディングモジュール８４００は、復調された信号からＰＬＳ情報を得ることができる。上述したように、フレームパーシングモジュール８１００、デマッピング＆デコーディングモジュール８２００及びアウトプットプロセッサ８３００は、シグナリングデコーディングモジュール８４００から出力されたデータを用いて当該モジュールの機能を実行することができる。
【０１１４】
図９は、本発明の一実施例に係る同期化＆復調モジュール（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  ＆  ｄｅｍｏｄｕｌａｔｉｏｎ）を示す図である。
【０１１５】
図９に示された同期化＆復調モジュールは、図８で説明した同期化＆復調モジュールの一実施例に該当する。また、図９に示された同期化＆復調モジュールは、図７で説明した波形ジェネレーションモジュールの逆演算を行うことができる。
【０１１６】
図９に示したように、本発明の一実施例に係る同期化＆復調モジュールは、ｍ個のＲｘアンテナを使用する受信装置の同期化＆復調モジュールの実施例であって、ｍ個のパス（ｐａｔｈ）だけ入力された信号を復調して出力するためのｍ個の処理ブロックを含むことができる。ｍ個の処理ブロックは、全て同一の処理手順を行うことができる。以下では、ｍ個の処理ブロックのうち最初の処理ブロック９０００の動作を中心に説明する。
【０１１７】
最初の処理ブロック９０００は、チューナー９１００、アナログ−デジタルコンバータ（ＡＤＣ）ブロック９２００、プリアンブルディテクター（ｐｒｅａｍｂｌｅ  ｄｅｔｅｃｔｏｒ）９３００、ガードシーケンスディテクター（ｇｕａｒｄ  ｓｅｑｕｅｎｃｅ  ｄｅｔｅｃｔｏｒ）９４００、波形変換（ｗａｖｅｆｏｒｍ  ｔｒａｎｓｆｏｒｍ）ブロック９５００、時間／周波数同期化（Ｔｉｍｅ／ｆｒｅｑ  ｓｙｎｃ）ブロック９６００、リファレンス信号ディテクター（ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ  ｄｅｔｅｃｔｏｒ）９７００、チャネルイコライザー（Ｃｈａｎｎｅｌ  ｅｑｕａｌｉｚｅｒ）９８００及び逆−波形変換（ｉｎｖｅｒｓｅ  ｗａｖｅｆｏｒｍ  ｔｒａｎｓｆｏｒｍ）ブロック９９００を含むことができる。
【０１１８】
チューナー９１００は、所望の周波数帯域を選択し、受信した信号の大きさを補償してアナログ−デジタルコンバータ（ＡＤＣ）ブロック９２００に出力することができる。
【０１１９】
アナログ−デジタルコンバータ（ＡＤＣ）ブロック９２００は、チューナー９１００から出力された信号をデジタル信号に変換することができる。
【０１２０】
プリアンブルディテクター９３００は、デジタル信号が受信装置に対応するシステムの信号であるか否かを確認するためにプリアンブル（またはプリアンブル信号又はプリアンブルシンボル）を検出することができる。この場合、プリアンブルディテクター９３００は、プリアンブルを介して受信される基本的な伝送パラメータ（ｔｒａｎｓｍｉｓｓｉｏｎ  ｐａｒａｍｅｔｅｒ）をデコーディングすることができる。
【０１２１】
ガードシーケンスディテクター９４００は、デジタル信号内のガードシーケンスを検出することができる。時間／周波数同期化ブロック９６００は、検出されたガードシーケンスを用いて時間／周波数同期化を行うことができ、チャネルイコライザー９８００は、検出されたガードシーケンスを用いて受信／復元されたシーケンスを通じてチャネルを推定することができる。
【０１２２】
波形変換ブロック９５００は、送信側で逆−波形変換が行われた場合、これに対する逆演算を行うことができる。本発明の一実施例に係る放送送受信システムがマルチキャリアシステム（ｍｕｌｔｉ−ｃａｒｒｉｅｒ  ｓｙｓｔｅｍ）である場合、波形変換ブロック９５００はＦＦＴを行うことができる。また、本発明の一実施例に係る放送送受信システムがシングルキャリアシステム（ｓｉｎｇｌｅ  ｃａｒｒｉｅｒ  ｓｙｓｔｅｍ）である場合、受信された時間領域の信号が周波数領域で処理するために使用されたり、時間領域で全て処理されたりするなら、波形変換ブロック９５００は使用されなくてもよい。
【０１２３】
時間／周波数同期化ブロック９６００は、プリアンブルディテクター９３００、ガードシーケンスディテクター９４００、リファレンス信号ディテクター９７００の出力データを受信し、検出された信号に対して、ガードシーケンス検出（ｇｕａｒｄ  ｓｅｑｕｅｎｃｅ  ｄｅｔｅｃｔｉｏｎ）、ブロックウィンドウポジショニング（ｂｌｏｃｋ  ｗｉｎｄｏｗ  ｐｏｓｉｔｉｏｎｉｎｇ）を含む時間同期化及びキャリア周波数同期化を行うことができる。このとき、周波数同期化のために、時間／周波数同期化ブロック９６００は波形変換ブロック９５００の出力信号をフィードバックして使用することができる。
【０１２４】
リファレンス信号ディテクター９７００は、受信されたリファレンス信号を検出することができる。したがって、本発明の一実施例に係る受信装置は、同期化を行ったり、チャネル推定（ｃｈａｎｎｅｌ  ｅｓｔｉｍａｔｉｏｎ）を行ったりすることができる。
【０１２５】
チャネルイコライザー９８００は、ガードシーケンスやリファレンス信号から、各伝送アンテナから各受信アンテナまでの伝送チャネルを推定し、推定されたチャネルを用いて各受信データに対するチャネル等化（ｅｑｕａｌｉｚａｔｉｏｎ）を行うことができる。
【０１２６】
逆−波形変換ブロック９９００は、同期及びチャネル推定／等化を効率的に行うために波形変換ブロック９５００が波形変換を行った場合、再び元の受信データ領域に復元する役割を果たすことができる。本発明の一実施例に係る放送送受信システムがシングルキャリアシステムである場合、波形変換ブロック９５００は、同期／チャネル推定／等化を周波数領域で行うためにＦＦＴを行うことができ、逆−波形変換ブロック９９００は、チャネル等化が完了した信号に対してＩＦＦＴを行うことによって、伝送されたデータシンボルを復元することができる。本発明の一実施例に係る放送送受信システムがマルチキャリアシステムである場合、逆−波形変換ブロック９９００は使用されなくてもよい。
【０１２７】
また、上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１２８】
図１０は、本発明の一実施例に係るフレームパーシングモジュールを示す図である。
【０１２９】
図１０に示されたフレームパーシングモジュールは、図８で説明したフレームパーシングモジュールの一実施例に該当する。また、図１０に示されたフレームパーシングモジュールは、図６で説明したフレームストラクチャモジュールの逆演算を行うことができる。
【０１３０】
図１０に示したように、本発明の一実施例に係るフレームパーシングモジュールは、少なくとも１つ以上のブロックデインターリーバ１００００及び少なくとも１つ以上のセルデマッパー１０１００を含むことができる。
【０１３１】
ブロックデインターリーバ１００００は、ｍ個の受信アンテナの各データパス（ｐａｔｈ）に入力されて同期化＆復調モジュールで処理されたデータに対して、各シグナルブロック単位でデータに対するデインターリービングを行うことができる。この場合、図８で説明したように、送信側でペアワイズインターリービング（ｐａｉｒ−ｗｉｓｅ  ｉｎｔｅｒｌｅａｖｉｎｇ）が行われた場合、ブロックデインターリーバ１００００は、各入力パス（ｐａｔｈ）に対して連続した２つのデータを１つのペアとして処理することができる。したがって、ブロックデインターリーバ１００００は、デインターリービングを行った場合にも、連続した２つの出力データを出力することができる。また、ブロックデインターリーバ１００００は、放送信号送信装置で行ったインターリービング演算の逆演算を行って元のデータ順に出力することができる。
【０１３２】
セルデマッパー１０１００は、受信された信号フレームから、共通データ（ｃｏｍｍｏｎ  ｄａｔａ）に対応するセル、データパイプに対応するセル及びＰＬＳデータに対応するセルを抽出することができる。必要な場合、セルデマッパー１０１００は、多数の部分に分散して伝送されたデータをマージング（ｍｅｒｇｉｎｇ）し、１つのストリームとして出力することができる。また、図６で説明したように、放送信号送信装置で２つの連続したセル入力データが１つのペアとして処理されてマッピングされた場合、セルデマッパー１０１００は、これに該当する逆の手順として、連続した２つの入力セルを１つの単位として処理するペアワイズセルデマッピング（ｐａｉｒ−ｗｉｓｅ  ｃｅｌｌ  ｄｅｍａｐｐｉｎｇ）を行うことができる。
【０１３３】
また、セルデマッパー１０１００は、現在のフレームを通じて受信したＰＬＳシグナリングデータに対して、それぞれＰＬＳ−プレ＆ＰＬＳ−ポストデータとして全て抽出して出力することができる。
【０１３４】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１３５】
図１１は、本発明の一実施例に係るデマッピング＆デコーディング（ｄｅｍａｐｐｉｎｇ  ＆  ｄｅｃｏｄｉｎｇ）モジュールを示す図である。
【０１３６】
図１１に示されたデマッピング＆デコーディングモジュールは、図８で説明したデマッピング＆デコーディングモジュールの一実施例に該当する。また、図１１に示されたデマッピング＆デコーディングモジュールは、図５で説明したコーディング＆変調モジュールの逆演算を行うことができる。
【０１３７】
上述したように、本発明の一実施例に係る送信装置のコーディング＆変調モジュールは、入力されたデータパイプに対して、それぞれのパス（ｐａｔｈ）別にＳＩＳＯ、ＭＩＳＯ及びＭＩＭＯ方式を独立に適用して処理することができる。したがって、図１１に示されたデマッピング＆デコーディングモジュールも、送信装置に対応してフレームパーサーから出力されたデータをそれぞれＳＩＳＯ、ＭＩＳＯ、ＭＩＭＯ処理するためのブロックを含むことができる。
【０１３８】
図１１に示したように、本発明の一実施例に係るデマッピング＆デコーディングモジュールは、ＳＩＳＯ方式のための第１ブロック１１０００、ＭＩＳＯ方式のための第２ブロック１１１００、ＭＩＭＯ方式のための第３ブロック１１２００、及びＰＬＳプレ／ポスト情報を処理するための第４ブロック１１３００を含むことができる。図１１に示されたデマッピング＆デコーディングモジュールは一実施例に過ぎず、設計者の意図に応じて、デマッピング＆デコーディングモジュールは、第１ブロック１１０００及び第４ブロック１１３００のみを含んでいてもよく、第２ブロック１１１００及び第４ブロック１１３００のみを含んでいてもよく、第３ブロック１１２００及び第４ブロック１１３００のみを含んでいてもよい。すなわち、設計者の意図に応じて、デマッピング＆デコーディングモジュールは、各データパイプを同様に又は異なるように処理するためのブロックを含むことができる。
【０１３９】
以下、各ブロックについて説明する。
【０１４０】
第１ブロック１１０００は、入力されたデータパイプをＳＩＳＯ処理するためのブロックであって、時間デインターリーバ（ｔｉｍｅ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロック１１０１０、セルデインターリーバ（ｃｅｌｌ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロック１１０２０、コンスタレーションデマッパー（ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｄｅｍａｐｐｅｒ）ブロック１１０３０、セルトゥビットマックス（ｃｅｌｌ−ｔｏ−ｂｉｔ  ｍｕｘ）ブロック１１０４０、ビットデインターリーバ（ｂｉｔ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロック１１０５０及びＦＥＣデコーダブロック１１０６０を含むことができる。
【０１４１】
時間デインターリーバブロック１１０１０は、図５で説明した時間インターリーバブロック５０６０の逆プロセスを行うことができる。すなわち、時間デインターリーバブロック１１０１０は、時間領域でインターリービングされた入力シンボルを元の位置にデインターリービングすることができる。
【０１４２】
セルデインターリーバブロック１１０２０は、図５で説明したセルインターリーバブロック５０５０の逆プロセスを行うことができる。すなわち、セルデインターリーバブロック１１０２０は、１つのＦＥＣブロック内で分散（ｓｐｒｅａｄｉｎｇ）したセルの位置を元の位置にデインターリービングすることができる。
【０１４３】
コンスタレーションデマッパーブロック１１０３０は、図５で説明したコンスタレーションマッパーブロック５０４０の逆プロセスを行うことができる。すなわち、コンスタレーションデマッパーブロック１１０３０は、シンボル領域（ｓｙｍｂｏｌ  ｄｏｍａｉｎ）の入力信号をビット領域（ｂｉｔ  ｄｏｍａｉｎ）のデータにデマッピングすることができる。また、コンスタレーションデマッパーブロック１１０３０は、硬判定（ｈａｒｄ  ｄｅｃｉｓｉｏｎ）を行い、決定されたビットデータを出力することもでき、軟判定（ｓｏｆｔ  ｄｅｃｉｓｉｏｎ）値あるいは確率的な値に該当する各ビットのＬＬＲ（Ｌｏｇ−ｌｉｋｅｌｉｈｏｏｄ  ｒａｔｉｏ）を出力することができる。もし、放送信号送信装置で追加のダイバーシティゲインを得るためにコンスタレーションの回転（ｒｏｔａｔｅｄ  ｃｏｎｓｔｅｌｌａｔｉｏｎ）を適用した場合、コンスタレーションデマッパーブロック１１０３０は、これに対応する２次元ＬＬＲデマッピングを行うことができる。このとき、コンスタレーションデマッパーブロック１１０３０は、ＬＬＲを計算するとき、送信装置でＩ又はＱ成分に対して適用された遅延値を補償できるように計算を行うことができる。
【０１４４】
セルトゥビットマックスブロック１１０４０は、図５で説明したビットトゥセルデマックスブロック５０３０の逆プロセスを行うことができる。すなわち、セルトゥビットマックスブロック１１０４０は、ビットトゥセルデマックスブロック５０３０でマッピングされたビットデータを元のビットストリームの形態に復元することができる。
【０１４５】
ビットデインターリーバブロック１１０５０は、図５で説明したビットインターリーバブロック５０２０の逆プロセスを行うことができる。すなわち、ビットデインターリーバブロック１１０５０は、セルトゥビットマックスブロック１１０４０から出力されたビットストリームを元の順にデインターリービングすることができる。
【０１４６】
ＦＥＣデコーダブロック１１０６０は、図５で説明したＦＥＣエンコーダブロック５０１０の逆プロセスを行うことができる。すなわち、ＦＥＣデコーダブロック１１０６０は、ＬＤＰＣデコーディングとＢＣＨデコーディングを行うことで、伝送チャネル上で発生したエラーを訂正することができる。
【０１４７】
第２ブロック１１１００は、入力されたデータパイプをＭＩＳＯ処理するためのブロックであって、図１１に示したように、第１ブロック１１０００と同様に、時間デインターリーバブロック、セルデインターリーバブロック、コンスタレーションデマッパーブロック、セルトゥビットマックスブロック、ビットデインターリーバブロック及びＦＥＣデコーダブロックを含むことができるが、ＭＩＳＯデコーディングブロック１１１１０をさらに含むという点で異なる。第２ブロック１１１００は、第１ブロック１１０００と同様に、時間デインターリーバから出力まで同一の役割の手順を行うので、同一のブロックについての説明は省略する。
【０１４８】
ＭＩＳＯデコーディングブロック１１１１０は、図５で説明したＭＩＳＯ処理ブロック５１１０の逆演算を行うことができる。本発明の一実施例に係る放送送受信システムがＳＴＢＣを使用したシステムである場合、ＭＩＳＯデコーディングブロック１１１１０はアラモウチ（Ａｌａｍｏｕｔｉ）デコーディングを行うことができる。
【０１４９】
第３ブロック１１２００は、入力されたデータパイプをＭＩＭＯ処理するためのブロックであって、図１１に示したように、第２ブロック１１１００と同様に、時間デインターリーバブロック、セルデインターリーバブロック、コンスタレーションデマッパーブロック、セルトゥビットマックスブロック、ビットデインターリーバブロック及びＦＥＣデコーダブロックを含むことができるが、ＭＩＭＯデコーディングブロック１１２１０を含むという点でデータ処理過程が異なる。第３ブロック１１２００に含まれた時間デインターリーバ、セルデインターリーバ、コンスタレーションデマッパー、セルトゥビットマックス、ビットデインターリーバブロックの動作は、第１乃至第２ブロック１１０００，１１１００に含まれた当該ブロックの動作と具体的な機能は異なり得るが、基本的な役割は同一である。
【０１５０】
ＭＩＭＯデコーディングブロック１１２１０は、ｍ個の受信アンテナの入力信号に対して、セルデインターリーバの出力データの入力を受け、図５で説明したＭＩＭＯ処理ブロック５２２０の逆演算としてＭＩＭＯデコーディングを行うことができる。ＭＩＭＯデコーディングブロック１１２１０は、最高のデコーディング性能を得るために最尤復号（Ｍａｘｉｍｕｍ  ｌｉｋｅｌｉｈｏｏｄ  ｄｅｃｏｄｉｎｇ）を行ったり、複雑度を減少させたスフィアー（Ｓｐｈｅｒｅ）復号を行うことができる。または、ＭＩＭＯデコーディングブロック１１２１０は、ＭＭＳＥ検出を行ったり、反復（ｉｔｅｒａｔｉｖｅ）復号を共に結合して行うことによって、向上したデコーディング性能を確保することができる。
【０１５１】
第４ブロック１１３００は、ＰＬＳ−プレ／ポスト情報を処理するためのブロックであって、ＳＩＳＯ又はＭＩＳＯデコーディングを行うことができる。第４ブロック１１３００は、図５で説明した第４ブロック５３００の逆プロセスを行うことができる。
【０１５２】
第４ブロック１１３００に含まれた時間デインターリーバ、セルデインターリーバ、コンスタレーションデマッパー、セルトゥビットマックス、ビットデインターリーバブロックの動作は、第１〜第３ブロック１１０００〜１１２００に含まれた当該ブロックの動作と具体的な機能は異なり得るが、基本的な役割は同一である。
【０１５３】
第４ブロック１１３００に含まれたショートニング／パンクチャリングされた（Ｓｈｏｒｔｅｎｅｄ／Ｐｕｎｃｔｕｒｅｄ）ＦＥＣデコーダ１１３１０は、図５で説明したショートニング／パンクチャリングされた（Ｓｈｏｒｔｅｎｅｄ／Ｐｕｎｃｔｕｒｅｄ）ＦＥＣエンコーダブロック５３１０の逆プロセスを行うことができる。すなわち、ショートニング／パンクチャリングされたＦＥＣデコーダ１１３１０は、ＰＬＳデータの長さに応じてショートニング／パンクチャリングされて受信されたデータに対してデショートニング（ｄｅ−ｓｈｏｒｔｅｎｉｎｇ）とデパンクチャリング（ｄｅ−ｐｕｎｃｔｕｒｉｎｇ）を行った後、ＦＥＣデコーディングを行うことができる。この場合、データパイプに使用されたＦＥＣデコーダを同様にＰＬＳにも使用できるので、ＰＬＳのみのための追加のＦＥＣデコーダハードウェアを必要としないので、システムの設計が容易であり、効率的なコーディングが可能であるという利点がある。
【０１５４】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１５５】
結果的に、図１１に示したように、本発明の一実施例に係るデマッピング＆デコーディングモジュールは、各パス（ｐａｔｈ）別に処理されたデータパイプ及びＰＬＳ情報をアウトプットプロセッサに出力することができる。
【０１５６】
図１２及び図１３は、本発明の一実施例に係るアウトプットプロセッサを示す図である。
【０１５７】
図１２は、本発明の一実施例に係るアウトプットプロセッサを示す図である。図１２に示されたアウトプットプロセッサは、図８で説明したアウトプットプロセッサの一実施例に該当する。また、図１２に示されたアウトプットプロセッサは、デマッピング＆デコーディングモジュールから出力されたシングルデータパイプを受信してシングルアウトプットストリームを出力するためのもので、図２で説明したインプットフォーマッティングモジュールの逆演算を行うことができる。
【０１５８】
図１２に示されたアウトプットプロセッサは、ＢＢデスクランブラブロック１２０００、パディング除去（Ｐａｄｄｉｎｇ  ｒｅｍｏｖａｌ）ブロック１２１００、ＣＲＣ−８デコーダブロック１２２００及びＢＢフレームプロセッサブロック１２３００を含むことができる。
【０１５９】
ＢＢデスクランブラブロック１２０００は、入力されたビットストリームに対して、放送信号送信装置で使用したものと同一のＰＲＢＳを生成し、ビット列とＸＯＲしてデスクランブルを行うことができる。
【０１６０】
パディング除去ブロック１２１００は、放送信号送信装置で必要に応じて挿入されたパディングビット（ｐａｄｄｉｎｇ  ｂｉｔ）を除去することができる。
【０１６１】
ＣＲＣ−８デコーダブロック１２２００は、パディング除去ブロック１２１００から入力されたビットストリームに対してＣＲＣデコーディングを行ってブロックエラー（ｂｌｏｃｋ  ｅｒｒｏｒ）をチェックすることができる。
【０１６２】
ＢＢフレームプロセッサブロック１２３００は、ＢＢフレームヘッダーに伝送された情報をデコーディングし、デコーディングされた情報を用いてＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４  ｏｒ  ｖ６）またはジェネリックストリーム（Ｇｅｎｅｒｉｃ  ｓｔｒｅａｍ）を復元することができる。
【０１６３】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１６４】
図１３は、本発明の他の実施例に係るアウトプットプロセッサを示す図である。図１３に示されたアウトプットプロセッサは、図８で説明したアウトプットプロセッサの一実施例に該当する。また、図１３に示されたアウトプットプロセッサは、デマッピング＆デコーディングモジュールから出力されたマルチプルデータパイプ（ｍｕｌｔｉｐｌｅ  ｄａｔａ  ｐｉｐｅｓ）を受信する場合に該当する。マルチプルデータパイプに対するデコーディングは、複数のデータパイプに共通に適用され得る共通データ及びこれと関連するデータパイプをマージ（ｍｅｒｇｅ）してデコーディングする場合、または、受信装置が多数のサービスあるいはサービスコンポーネント（スケーラブルビデオサービス（ｓｃａｌａｂｌｅ  ｖｉｄｅｏ  ｓｅｒｖｉｃｅ）を含む）を同時にデコーディングする場合を含むことができる。
【０１６５】
図１３に示されたアウトプットプロセッサは、図１２で説明したアウトプットプロセッサの場合と同様に、ＢＢデスクランブラブロック、パディング除去ブロック、ＣＲＣ−８デコーダブロック及びＢＢフレームプロセッサブロックを含むことができる。各ブロックは、図１２で説明したブロックの動作と具体的な動作は異なり得るが、基本的な役割は同一である。
【０１６６】
図１３に示されたアウトプットプロセッサに含まれたデジッタバッファ（Ｄｅ−ｊｉｔｔｅｒ  ｂｕｆｆｅｒ）ブロック１３０００は、マルチプルデータパイプ間の同期化（ｓｙｎｃ）のために放送信号送信装置で任意に挿入された遅延を、復元されたＴＴＯ（ｔｉｍｅ  ｔｏ  ｏｕｔｐｕｔ）パラメータによって補償することができる。
【０１６７】
また、ヌルパケット挿入ブロック１３１００は、復元されたＤＮＰ（ｄｅｌｅｔｅｄ  ｎｕｌｌ  ｐａｃｋｅｔ）情報を参考にしてストリーム内の除去されたヌルパケットを復元することができ、共通データを出力することができる。
【０１６８】
ＴＳクロック再生成（ＴＳ  ｃｌｏｃｋ  ｒｅｇｅｎｅｒａｔｉｏｎ）ブロック１３２００は、ＩＳＣＲ（Ｉｎｐｕｔ  Ｓｔｒｅａｍ  Ｔｉｍｅ  Ｒｅｆｅｒｅｎｃｅ）情報を基準として出力パケットの詳細な時間同期を復元することができる。
【０１６９】
ＴＳ再結合（ＴＳ  ｒｅｃｏｍｂｉｎｉｎｇ）ブロック１３３００は、ヌルパケット挿入ブロック１３１００から出力された共通データ及びこれと関連するデータパイプを再結合（ｒｅｃｏｍｂｉｎｉｎｇ）し、元のＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４  ｏｒ  ｖ６）あるいはジェネリックストリーム（Ｇｅｎｅｒｉｃ  ｓｔｒｅａｍ）に復元して出力することができる。ＴＴＯ、ＤＮＰ、ＩＳＣＲ情報は、全てＢＢフレームヘッダーを介して得ることができる。
【０１７０】
イン−バンドシグナリングデコーダブロック１３４００は、データパイプの各ＦＥＣフレーム内のパディングビットフィールド（ｐａｄｄｉｎｇ  ｂｉｔ  ｆｉｅｌｄ）を介して伝送されるイン−バンド物理層シグナリング情報を復元して出力することができる。
【０１７１】
図１３に示されたアウトプットプロセッサは、ＰＬＳ−プレパス（ｐａｔｈ）とＰＬＳ−ポストパス（ｐａｔｈ）によって入力されるＰＬＳ−プレ情報及びＰＬＳ−ポスト情報をそれぞれＢＢデスクランブルし、デスクランブルされたデータに対してデコーディングを行って元のＰＬＳデータを復元することができる。復元されたＰＬＳデータは、受信装置内のシステムコントローラー（ｓｙｓｔｅｍ  ｃｏｎｔｒｏｌｌｅｒ）に伝達され、システムコントローラーは、受信装置の同期化＆復調モジュール、フレームパーシングモジュール、デマッピング＆デコーディングモジュール、及びアウトプットプロセッサモジュールに必要なパラメータを供給することができる。
【０１７２】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１７３】
図１４は、本発明の他の実施例に係るコーディング＆変調モジュールを示す図である。
【０１７４】
図１４に示されたコーディング＆変調モジュールは、図１及び図５で説明したコーディング＆変調モジュールの他の実施例に該当する。
【０１７５】
図１４に示されたコーディング＆変調モジュールは、図５で説明したように、各データパイプを介して伝送するサービスやサービスコンポーネント別にＱｏＳを調節するために、ＳＩＳＯ方式のための第１ブロック１４０００、ＭＩＳＯ方式のための第２ブロック１４１００、ＭＩＭＯ方式のための第３ブロック１４２００及びＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１４３００を含むことができる。また、本発明の一実施例に係るコーディング＆変調モジュールは、上述したように、設計者の意図に応じて、各データパイプを同様に又は異なるように処理するためのブロックを含むことができる。図１４に示された第１ブロック〜第４ブロック１４０００〜１４３００は、図５で説明した第１ブロック〜第４ブロック５０００〜５３００とほぼ同一のブロックを含んでいる。
【０１７６】
しかし、第１ブロック〜第３ブロック１４０００〜１４２００に含まれたコンスタレーションマッパーブロック１４０１０の機能が、図５の第１ブロック〜第３ブロック５０００〜５２００に含まれたコンスタレーションマッパーブロック５０４０の機能と異なるという点、第１ブロック〜第４ブロック１４０００〜１４３００のセルインターリーバと時間インターリーバとの間にローテーション＆Ｉ／Ｑインターリーバ（ｒｏｔａｔｉｏｎ  ＆  Ｉ／Ｑ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック１４０２０が含まれているという点、及びＭＩＭＯ方式のための第３ブロック１４２００の構成が、図５に示されたＭＩＭＯ方式のための第３ブロック５２００の構成と異なるという点で相違する。以下では、図５と同一の各ブロックに対する説明は省略し、上述した相違点を中心に説明する。
【０１７７】
図１４に示されたコンスタレーションマッパーブロック１４０１０は、入力されたビットワード（ｂｉｔ  ｗｏｒｄ）をコンプレックスシンボル（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ）にマッピングすることができる。ただし、図５に示されたコンスタレーションマッパーブロック５０４０とは異なり、コンスタレーションの回転（ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｒｏｔａｔｉｏｎ）を行わなくてもよい。図１４に示されたコンスタレーションマッパーブロック１４０１０は、上述したように、第１ブロック〜第３ブロック１４０００〜１４２００に共通に適用され得る。
【０１７８】
ローテーション＆Ｉ／Ｑインターリーバブロック１４０２０は、セルインターリーバから出力されたセルインターリービングされたデータの各コンプレックスシンボルの同相（Ｉｎ−ｐｈａｓｅ）と直交位相（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）成分を独立にインターリービングしてシンボル単位で出力することができる。ローテーション＆Ｉ／Ｑインターリーバブロック１４０２０の入力データ及び出力シンボルの数は２つ以上であり、これは、設計者の意図に応じて変更可能である。また、ローテーション＆Ｉ／Ｑインターリーバブロック１４０２０は、同相（ｉｎ−ｐｈａｓｅ）成分に対してはインターリービングを行わなくてもよい。
【０１７９】
ローテーション＆Ｉ／Ｑインターリーバブロック１４０２０は、上述したように、第１ブロック〜第４ブロック１４０００〜１４３００に共通に適用され得る。この場合、ローテーション＆Ｉ／Ｑインターリーバブロック１４０２０がＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１４３００に適用されるか否かは、上述したプリアンブルを介してシグナリングすることができる。
【０１８０】
ＭＩＭＯ方式のための第３ブロック１４２００は、図１４に示したように、Ｑ−ブロックインターリーバブロック１４２１０及びコンプレックスシンボルジェネレーター（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ  ｇｅｎｅｒａｔｏｒ）ブロック１４２２０を含むことができる。
【０１８１】
Ｑ−ブロックインターリーバブロック１４２１０は、ＦＥＣエンコーダから入力されたＦＥＣエンコーディングが行われたＦＥＣブロックのパリティ部（ｐａｒｉｔｙ  ｐａｒｔ）を並べ換える（ｐｅｒｍｕｔｅ）ことができる。これを通じて、ＬＤＰＣ Ｈマトリックスのパリティ部をインフォメーション部（ｉｎｆｏｒｍａｔｉｏｎ  ｐａｒｔ）と同様にサイクリック構造（ｃｙｃｌｉｃ  ｓｔｒｕｃｔｕｒｅ）にすることができる。Ｑ−ブロックインターリーバブロック１４２１０は、ＬＤＰＣ ＨマトリックスのＱサイズを有する出力ビットブロック（ｂｉｔ  ｂｌｏｃｋ）の順序を並べ換えた後、ロー−カラムブロック（ｒｏｗ−ｃｏｌｕｍｎ  ｂｌｏｃｋ）インターリービングを行って最終ビット列を生成して出力することができる。
【０１８２】
コンプレックスシンボルジェネレーター（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ  ｇｅｎｅｒａｔｏｒ）ブロック１４２２０は、Ｑ−ブロックインターリーバブロック１４２１０から出力されたビット列の入力を受け、コンプレックスシンボルにマッピングして出力することができる。この場合、コンプレックスシンボルジェネレーターブロック１４２２０は、少なくとも２つの経路を介してシンボルを出力することができる。これは、設計者の意図に応じて変更可能である。
【０１８３】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１８４】
結果的に、図１４に示したように、本発明の他の実施例に係るコーディング＆変調モジュールは、各パス（ｐａｔｈ）別に処理されたデータパイプ、ＰＬＳ−プレ情報、ＰＬＳ−ポスト情報をフレームストラクチャモジュールに出力することができる。
【０１８５】
図１５は、本発明の他の実施例に係るデマッピング＆デコーディングモジュールを示す図である。
【０１８６】
図１５に示されたデマッピング＆デコーディングモジュールは、図８及び図１１で説明したデマッピング＆デコーディングモジュールの他の実施例に該当する。また、図１５に示されたデマッピング＆デコーディングモジュールは、図１４で説明したコーディング＆変調モジュールの逆演算を行うことができる。
【０１８７】
図１５に示したように、本発明の他の実施例に係るデマッピング＆デコーディングモジュールは、ＳＩＳＯ方式のための第１ブロック１５０００、ＭＩＳＯ方式のための第２ブロック１５１００、ＭＩＭＯ方式のための第３ブロック１５２００及びＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１５３００を含むことができる。また、本発明の一実施例に係るデマッピング＆デコーディングモジュールは、上述したように、設計者の意図に応じて、各データパイプを同様に又は異なるように処理するためのブロックを含むことができる。図１５に示された第１ブロック〜第４ブロック１５０００〜１５３００は、図１１で説明した第１ブロック〜第４ブロック１１０００〜１１３００とほぼ同一のブロックを含んでいる。
【０１８８】
しかし、第１ブロック〜第４ブロック１５０００〜１５３００の時間デインターリーバとセルデインターリーバとの間にＩ／Ｑデインターリーバ＆デローテーション（Ｉ／Ｑ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ  ＆  ｄｅ−ｒｏｔａｔｉｏｎ）ブロック１５０１０が含まれているという点、第１ブロック〜第３ブロック１５０００〜１５２００に含まれたコンスタレーションデマッパーブロック１５０２０の機能が、図１１の第１ブロック〜第３ブロック１１０００〜１１２００に含まれたコンスタレーションデマッパーブロック１１０３０の機能と異なるという点、及びＭＩＭＯ方式のための第３ブロック１５２００の構成が、図１１に示されたＭＩＭＯ方式のための第３ブロック１１２００の構成と異なるという点で相違する。以下では、図１１と同一のブロックに対する説明は省略し、上述した相違点を中心に説明する。
【０１８９】
Ｉ／Ｑデインターリーバ＆デローテーションブロック１５０１０は、図１４で説明したローテーション＆Ｉ／Ｑインターリーバブロック１４０２０の逆プロセスを行うことができる。すなわち、Ｉ／Ｑデインターリーバ＆デローテーションブロック１５０１０は、放送信号送信装置でＩ／Ｑインターリービングされて伝送されたＩ及びＱ成分に対してそれぞれデインターリービングを行うことができ、復元されたＩ／Ｑ成分を有するコンプレックスシンボルを再びデローテーションして出力することができる。
【０１９０】
Ｉ／Ｑデインターリーバ＆デローテーションブロック１５０１０は、上述したように、第１ブロック〜第４ブロック１５０００〜１５３００に共通に適用され得る。この場合、Ｉ／Ｑデインターリーバ＆デローテーションブロック１５０１０がＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１５３００に適用されるか否かは、上述したプリアンブルを介してシグナリングすることができる。
【０１９１】
コンスタレーションデマッパーブロック１５０２０は、図１４で説明したコンスタレーションマッパーブロック１４０１０の逆プロセスを行うことができる。すなわち、コンスタレーションデマッパーブロック１５０２０は、デローテーションを行わずに、セルデインターリービングされたデータに対してデマッピングを行うことができる。
【０１９２】
ＭＩＭＯ方式のための第３ブロック１５２００は、図１５に示したように、コンプレックスシンボルパーシング（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ  ｐａｒｓｉｎｇ）ブロック１５２１０及びＱ−ブロックデインターリーバ（Ｑ−ｂｌｏｃｋ  ｄｅｉｎｔｅｒｌｅａｖｅｒ）ブロック１５２２０を含むことができる。
【０１９３】
コンプレックスシンボルパーシングブロック１５２１０は、図１４で説明したコンプレックスシンボルジェネレーターブロック１４２２０の逆プロセスを行うことができる。すなわち、コンプレックスデータシンボルをパーシングし、ビットデータにデマッピングして出力することができる。この場合、コンプレックスシンボルパーシングブロック１５２１０は、少なくとも２つの経路を介してコンプレックスデータシンボルの入力を受けることができる。
【０１９４】
Ｑ−ブロックデインターリーバブロック１５２２０は、図１４で説明したＱ−ブロックインターリーバブロック１４２１０の逆プロセスを行うことができる。すなわち、Ｑ−ブロックデインターリーバブロック１５２２０は、ロー−カラム（ｒｏｗ−ｃｏｌｕｍｎ）デインターリービングによってＱサイズのブロックを復元し、並べ換えられた各ブロックの順序を元の順序通りに復元した後、パリティデインターリービングを通じてパリティビット（ｐａｒｉｔｙ  ｂｉｔ）の位置を元通りに復元して出力することができる。
【０１９５】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されたりしてもよい。
【０１９６】
結果的に、図１５に示したように、本発明の他の実施例に係るデマッピング＆デコーディングモジュールは、各パス（ｐａｔｈ）別に処理されたデータパイプ及びＰＬＳ情報をアウトプットプロセッサに出力することができる。
【０１９７】
前述したように、本発明の一実施例に係る放送信号送信方法及び装置は、同一のＲＦチャネル内で異なる放送送信／受信システムの信号を多重化することができ、多重化された信号を送信することができる。また、本発明の一実施例に係る放送信号受信装置及び方法は、前記放送信号送信オペレーションに対応して放送信号を処理することができる。これによって、フレキシブルな放送送信及び受信システムを提供することができる。
【０１９８】
図１６は、本発明の一実施例に係る放送システムのフレーム構造を示す図である。
【０１９９】
上述したフレームストラクチャモジュールに含まれたセルマッパーは、入力されたＳＩＳＯ、ＭＩＳＯまたはＭＩＭＯ処理されたＤＰデータを伝送するセル、共通ＤＰを伝送するセル、及びＰＬＳデータを伝送するセルをスケジューリング情報に従って信号フレームに配置することができる。その後、生成された信号フレームは連続的に伝送され得る。
【０２００】
本発明の一実施例に係る放送信号送信装置及び送信方法は、同一のＲＦチャネル内で互いに異なる放送送受信システムの信号を多重化して伝送することができ、本発明の一実施例に係る放送信号受信装置及び受信方法は、これに対応して信号を処理することができる。したがって、本発明の一実施例に係る放送信号送受信システムは、フレキシブルな放送送受信システムを提供することができる。
【０２０１】
したがって、本発明の一実施例に係る放送信号送信装置は、放送サービスと関連するデータを運搬する複数のスーパーフレームを連続的に伝送することができる。
【０２０２】
図１６の（ａ）は、本発明の一実施例に係るスーパーフレームを示し、図１６の（ｂ）は、本発明の一実施例に係るスーパーフレームの構成を示す。図１６の（ｂ）に示したように、スーパーフレームは、複数個の信号フレーム及びＮＣＦ（Ｎｏｎ−Ｃｏｍｐａｔｉｂｌｅ  Ｆｒａｍｅ）を含むことができる。本発明の一実施例に係る信号フレームは、上述したフレームストラクチャモジュールで生成された物理層端のＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）信号フレームであり、ＮＣＦは、今後、新たな放送サービスシステムのために使用できるフレームである。
【０２０３】
本発明の一実施例に係る放送信号送信装置は、１つのＲＦでＵＨＤ、モバイル、ＭＩＳＯ／ＭＩＭＯなどの様々なサービスを同時に提供するために、各サービスをフレーム単位で多重化して伝送することができる。互いに異なる放送サービスは、各放送サービスの特性及び目的に応じて、異なる受信環境、伝送処理事項などを必要としても良い。
【０２０４】
したがって、互いに異なるサービスは信号フレーム単位で伝送されることができ、各信号フレームは、伝送するサービスに応じて互いに異なるフレームタイプで定義されることができる。また、各信号フレームに含まれたデータは、互いに異なる伝送パラメータによって処理されることができ、各信号フレームは、各信号フレームが伝送する放送サービスに応じて互いに異なるＦＦＴサイズ、ガードインターバルを有することができる。
【０２０５】
したがって、図１６の（ｂ）に示したように、それぞれ異なるサービスを伝送する互いに異なるタイプの信号フレームは、１つのスーパーフレーム内でＴＤＭ方式で多重化されて伝送されてもよい。
【０２０６】
本発明の一実施例に係るフレームタイプは、ＦＦＴモード、ガードインターバルモード及びパイロットパターン情報の組み合わせで定義することができ、フレームタイプに関する情報は、信号フレーム内のプリアンブル領域を介して伝送され得る。具体的な内容は後述する。
【０２０７】
また、スーパーフレーム内に含まれた信号フレームのコンフィギュレーション情報は、上述したＰＬＳを介してシグナリングされ、コンフィギュレーション情報はスーパーフレーム単位で変更され得る。
【０２０８】
図１６の（ｃ）は、各信号フレームの構成を示す図である。各信号フレームは、プリアンブル、ヘッド及びテールエッジシンボル（Ｈｅａｄ／Ｔａｉｌ  Ｅｄｇｅ  ｓｙｍｂｏｌｓ、ＥH、ＥT）、少なくとも１つ以上のＰＬＳシンボル及び複数個のデータシンボルを含むことができる。これは、設計者の意図に応じて変更可能である。
【０２０９】
プリアンブルは、信号フレームの一番前に位置し、放送システムと各信号フレームのタイプを識別するための基本伝送パラメータ及び同期化のための情報などを伝送することができる。したがって、本発明の一実施例に係る放送信号受信装置は、信号フレームのプリアンブルを一番最初に検出して、当該放送システム及びフレームタイプを識別し、受信機のタイプに対応する放送信号を選択的に受信してデコーディングを行うことができる。
【０２１０】
ヘッド及びテールエッジシンボルは、各信号フレームのプリアンブルの後または信号フレームの最後に位置してもよい。本発明では、エッジシンボルがプリアンブルの後に位置する場合に、ヘッドエッジシンボルと呼ぶことができ、エッジシンボルが信号フレームの最後に位置する場合に、テールエッジシンボルと呼ぶことができる。エッジシンボルの名称、位置または個数は、設計者の意図に応じて変更可能である。ヘッド及びテールエッジシンボルは、プリアンブルの設計の自由度及び互いに異なるフレームタイプの信号フレームの多重化をサポートするために各信号フレームに挿入され得る。エッジシンボルは、周波数補間（ｆｒｅｑｕｅｎｃｙ−ｏｎｌｙ  ｉｎｔｅｒｐｏｌａｔｉｏｎ）及びデータシンボル間の時間補間（ｔｉｍｅ  ｉｎｔｅｒｐｏｌａｔｉｏｎ）を可能にするために、データシンボルよりも多いパイロットを含むことができる。したがって、エッジシンボルのパイロットパターンは、データシンボルのパイロットパターンよりも密集度が高い。
【０２１１】
ＰＬＳシンボルは、上述したＰＬＳデータを伝送するためのもので、追加のシステム情報（ｎｅｔｗｏｒｋ  ｔｏｐｏｌｏｇｙ／ｃｏｎｆｉｇｕｒａｔｉｏｎ、ＰＡＰＲ  ｕｓｅなど）とフレームタイプＩＤ／コンフィギュレーション情報、各ＤＰを抽出し、デコーディングするために必要な情報を含むことができる。
【０２１２】
データシンボルは、ＤＰデータを伝送するためのもので、上述したセルマッパーは、複数のＤＰをデータシンボルに配置することができる。
【０２１３】
以下では、本発明の一実施例に係るＤＰを説明する。
【０２１４】
図１７は、本発明の一実施例に係るＤＰを示す図である。
【０２１５】
上述したように、信号フレームのデータシンボルは複数のＤＰを含むことができる。本発明の一実施例に係るＤＰは、信号フレーム内のマッピング方式（または配置方式）によってタイプ１からタイプ３までに区別できる。
【０２１６】
図１７の（ａ）は、信号フレームのデータシンボルにマッピングされたタイプ１のＤＰを示し、（ｂ）は、信号フレームのデータシンボルにマッピングされたタイプ２のＤＰを示し、（ｃ）は、信号フレームのデータシンボルにマッピングされたタイプ３のＤＰを示す。各図面は、信号フレームのデータシンボル領域のみを示したものであり、横軸は時間、縦軸は周波数軸を意味する。以下、各図面を説明する。
【０２１７】
図１７の（ａ）に示したように、タイプ１のＤＰは、信号フレーム内にＴＤＭ方式でマッピングされるＤＰを意味する。
【０２１８】
すなわち、本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、タイプ１のＤＰを信号フレームにマッピングする場合、当該ＤＰセルを周波数軸方向にマッピングすることができる。具体的には、本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、ＤＰ０のセルを周波数軸方向にマッピングし、１つのＯＦＤＭシンボルが埋められると、再び次のＯＦＤＭシンボルに移動して周波数軸方向にＤＰ０のセルをマッピングすることができる。ＤＰ０のセルが全てマッピングされると、ＤＰ１、ＤＰ２のセルも、同一の方式で信号フレームにマッピングされ得る。この場合、本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、各ＤＰの間に任意の間隔を置いてマッピングを行ってもよい。
【０２１９】
タイプ１のＤＰは、ＤＰのセルが時間軸で最大限密集してマッピングされるので、他のタイプのＤＰに比べて、受信機の動作時間を最小化できるという利点がある。したがって、タイプ１のＤＰは、バッテリーで動作するハンドヘルドデバイスまたはポータブルデバイスのように、パワーセービングが優先的に考慮されなければならない放送信号受信装置に当該サービスを伝送するのに適している。
【０２２０】
図１７の（ｂ）に示したように、タイプ２のＤＰは、信号フレーム内にＦＤＭ（Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式でマッピングされるＤＰを意味する。
【０２２１】
すなわち、本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、タイプ２のＤＰを信号フレームにマッピングする場合、当該ＤＰのセルを時間軸方向にマッピングすることができる。具体的には、本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、ＤＰ０のセルを１つのＯＦＤＭシンボルの１番目の周波数で時間軸にまずマッピングすることができる。その後、ＤＰ０のセルが、時間軸上、信号フレームの最後のＯＦＤＭシンボルまでマッピングされると、本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、再び１番目のＯＦＤＭシンボルの２番目の周波数からＤＰ０のセルを同一の方式でマッピングすることができる。
【０２２２】
タイプ２のＤＰは、セルが時間的に最大限広く分布して伝送されるので、他のタイプのＤＰに比べて、時間ダイバーシティを得るのに適している。しかし、タイプ１のＤＰに比べて、当該ＤＰを抽出するための受信機の動作時間が長いため、パワーセービングを得にくい。したがって、タイプ２のＤＰは、電源供給が安定した固定受信用放送信号受信装置に当該サービスを伝送するのに適している。
【０２２３】
タイプ２のＤＰは、各ＤＰのセルが特定の周波数の周辺に集中してマッピングされる特性を有するので、周波数選択性チャネル（ｆｒｅｑｕｅｎｃｙ  ｓｅｌｅｃｔｉｖｅ  ｃｈａｎｎｅｌ）環境下の受信機は、特定のＤＰを受信するのに問題があり得る。したがって、セルマッピングの後、シンボル単位で周波数インターリービングを適用すると、周波数ダイバーシティ（ｆｒｅｑｕｅｎｃｙ  ｄｉｖｅｒｓｉｔｙ）を追加で得られるので、上述した問題点を解決することができる。
【０２２４】
図１７の（ｃ）に示したように、タイプ３のＤＰは、タイプ１のＤＰ及びタイプ２のＤＰを折衷した形態であって、信号フレーム内にＴＦＤＭ（Ｔｉｍｅ  ＆  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式でマッピングされるＤＰを意味する。
【０２２５】
本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、タイプ３のＤＰを信号フレームにマッピングする場合、当該信号フレームを均等に分割し、各分割された領域をスロット（ｓｌｏｔ）と定義し、当該スロット内でのみ時間軸に沿って当該ＤＰのセルを時間軸方向にマッピングすることができる。
【０２２６】
具体的には、本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、ＤＰ０のセルを１番目のＯＦＤＭシンボルの１番目の周波数で時間軸にまずマッピングすることができる。その後、ＤＰ０のセルが、時間軸上、スロットの最後のＯＦＤＭシンボルまでマッピングされると、本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、再び１番目のＯＦＤＭシンボルの２番目の周波数からＤＰ０のセルを同一の方式でマッピングすることができる。
【０２２７】
この場合、信号フレームを分割するスロットの数及び長さに応じて時間ダイバーシティとパワーセービングのトレードオフが可能である。例えば、信号フレームを少ない数のスロットに分割すると、スロットの長さが長くなるので、タイプ２のＤＰのように時間ダイバーシティを得ることができる。もし、信号フレームを多数のスロットに分割すると、スロットの長さが短くなるので、タイプ１のＤＰのようにパワーセービング効果を得ることができる。
【０２２８】
図１８は、本発明の一実施例に係るタイプ１のＤＰを示す図である。
【０２２９】
図１８は、上述したスロットの数によるタイプ１のＤＰを信号フレームにマッピングする実施例を示す図である。具体的には、図１８の（ａ）は、スロットの数が１である場合のタイプ１のＤＰのマッピング結果を示し、図１８の（ｂ）は、スロットの数が４である場合のタイプ１のＤＰのマッピング結果を示す。
【０２３０】
本発明の一実施例に係る放送信号受信装置において、信号フレーム内にマッピングされた各ＤＰのセルを抽出するためには、各ＤＰのタイプ情報、ＤＰの１番目のセルがマッピングされるアドレスを指示するＤＰ開始アドレス（ｓｔａｒｔ  ａｄｄｒｅｓｓ）情報、及び当該信号フレームに割り当てられる各ＤＰのＦＥＣブロックの数の情報などのシグナリング情報が必要である。
【０２３１】
したがって、図１８の（ａ）に示したように、本発明の一実施例に係る放送信号送信装置は、各ＤＰの１番目のセルがマッピングされるアドレスを指示するＤＰ開始アドレス情報（ＤＰ０_Ｓｔ、ＤＰ１_Ｓｔ、ＤＰ２_Ｓｔ、ＤＰ３_Ｓｔ、ＤＰ４_Ｓｔ）などを含むシグナリング情報を伝送することができる。
【０２３２】
図１８の（ｂ）は、信号フレームが４つのスロットに分割された場合のタイプ１のＤＰをマッピングした結果を示す。各スロットにマッピングされたＤＰのセルは、周波数方向にマッピングされ得る。上述したように、スロットの個数が多くなると、１つのＤＰに該当するセルは一定の間隔に分散してマッピングされるので、時間ダイバーシティを得ることができる。しかし、１つの信号フレームにマッピングされる１つのＤＰのセルはスロットの個数で割り切れないので、各スロットにマッピングされた１つのＤＰのセルの個数は異なり得る。したがって、これを考慮してマッピングルール（ｒｕｌｅ）を設定すると、各スロットに各ＤＰの１番目のセルがマッピングされるアドレスは、信号フレーム内の任意の位置となり得る。具体的なマッピング方法は後述する。また、信号フレームが複数個のスロットに分割された場合、放送信号受信装置で当該ＤＰのセルを得るためには、スロットの個数を指示するための情報が必要である。本発明では、スロットの個数を指示するための情報をＮ_Ｓｌｏｔと表現することができる。したがって、図１８の（ａ）の信号フレームのスロットの数はＮ_Ｓｌｏｔ＝１、図１８の（ｂ）の信号フレームのスロットの数はＮ_Ｓｌｏｔ＝４と表現することができる。
【０２３３】
図１９は、本発明の一実施例に係るタイプ２のＤＰを示す図である。
【０２３４】
上述したように、タイプ２のＤＰセルは、時間軸方向にマッピングされ、当該ＤＰのセルが、時間軸上、信号フレームの最後のＯＦＤＭシンボルまでマッピングされると、当該ＤＰのセルは、再び１番目のＯＦＤＭシンボルの２番目の周波数から同一の方式でマッピングされ得る。
【０２３５】
図１８で説明したように、タイプ２のＤＰの場合にも、放送信号受信装置で信号フレーム内にマッピングされた各ＤＰのセルを抽出するためには、各ＤＰのタイプ情報、各ＤＰの１番目のセルがマッピングされるアドレスを指示するＤＰ開始アドレス（ｓｔａｒｔ ａｄｄｒｅｓｓ）情報、及び当該信号フレームに割り当てられる各ＤＰのＦＥＣブロックの数の情報が必要である。
【０２３６】
したがって、図１９に示したように、本発明の一実施例に係る放送信号送信装置は、各ＤＰの１番目のセルがマッピングされるアドレスを指示するＤＰ開始アドレス（ｓｔａｒｔ ａｄｄｒｅｓｓ）情報（ＤＰ０_Ｓｔ、ＤＰ１_Ｓｔ、ＤＰ２_Ｓｔ、ＤＰ３_Ｓｔ、ＤＰ４_Ｓｔ）を伝送することができる。また、図１９は、スロットが１つである場合であって、図１９の信号フレームのスロットの個数はＮ_Ｓｌｏｔ＝１と表現することができる。
【０２３７】
図２０は、本発明の一実施例に係るタイプ３のＤＰを示す図である。
【０２３８】
上述したように、タイプ３のＤＰは、信号フレーム内にＴＦＤＭ（Ｔｉｍｅ  ＆  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式でマッピングされるＤＰであって、時間ダイバーシティを必要なだけ制限又は付与すると共に、パワーセービングの効果を得なければならない場合に使用することができる。タイプ３のＤＰに対しては、タイプ２のＤＰと同様に、ＯＦＤＭシンボル単位で適用され得る周波数インターリービングを適用して周波数ダイバーシティを得ることができる。
【０２３９】
図２０の（ａ）は、一つのＤＰを１つのスロットにマッピングする場合の信号フレームを示し、図２０の（ｂ）は、一つのＤＰを少なくとも１つ以上のスロットに分けてマッピングする場合の信号フレームを示す。図２０の（ａ）、（ｂ）の両方ともスロットが４つである場合であって、信号フレームのスロットの数はＮ_Ｓｌｏｔ＝４と表現することができる。
【０２４０】
また、図１８及び図１９に示したように、本発明の一実施例に係る放送信号送信装置は、各ＤＰの１番目のセルがマッピングされるアドレスを指示するＤＰ開始アドレス（ｓｔａｒｔ ａｄｄｒｅｓｓ）情報（ＤＰ０_Ｓｔ、ＤＰ１_Ｓｔ、ＤＰ２_Ｓｔ、ＤＰ３_Ｓｔ、ＤＰ４_Ｓｔ）を伝送することができる。
【０２４１】
図２０の（ｂ）の場合、図２０の（ａ）とは異なる時間ダイバーシティを得ることができ、この場合、追加のシグナリング情報が必要であり得る。
【０２４２】
図１８乃至図２０で説明したように、本発明の一実施例に係る放送信号送信装置は、各ＤＰの１番目のセルがマッピングされるアドレスを指示するＤＰ開始アドレス情報（ＤＰ０_Ｓｔ、ＤＰ１_Ｓｔ、ＤＰ２_Ｓｔ、ＤＰ３_Ｓｔ、ＤＰ４_Ｓｔ）などを含むシグナリング情報を伝送することができる。この場合、本発明の一実施例に係る放送信号送信装置は、１番目にマッピングされるＤＰ０に対してのみＤＰ開始アドレス情報を伝送し、残りのＤＰに対しては、ＤＰ０の開始アドレス情報を基準としてオフセット（ＯＦＦＳＥＴ）値を伝送してもよい。もし、各ＤＰが均等にマッピングされる場合、各ＤＰがマッピングされる間隔は同一であるので、受信機は、基準となるＤＰの開始位置に対する情報及びオフセット値を用いて各ＤＰの開始位置を得ることができる。具体的には、本発明の一実施例に係る放送信号送信装置が、ＤＰ０の開始アドレス情報に基づいた一定の大きさのオフセット情報を伝送する場合、本発明の一実施例に係る受信装置は、ＤＰ０の開始アドレス情報に上述したオフセット情報を加えることで、ＤＰ１の開始位置を知ることができる。同一の方式で、本発明の一実施例に係る受信装置は、ＤＰ０の開始アドレス情報に上述したオフセット情報を２回加えることで、ＤＰ２の開始位置を知ることができる。もし、各ＤＰが均等にマッピングされていない場合、本発明の一実施例に係る放送信号送信装置は、ＤＰ０の開始アドレス情報とＤＰ０の開始位置を基準とした各ＤＰの間隔を示すオフセット値（ＯＦＦＳＥＴ  １、ＯＦＦＳＥＴ  ２、．．．）を伝送することができる。この場合、各オフセット値の大きさは同一であってもよく、異なっていてもよい。また、オフセット値は、後述する図３３のＰＬＳシグナリング情報またはインバンドシグナリング情報に含まれて伝送されてもよい。これは、設計者の意図に応じて変更可能な事項である。
【０２４３】
以下では、本発明の一実施例に係るＲＢ（リソースブロック、Ｒｅｓｏｕｒｃｅ  Ｂｌｏｃｋ）を用いたＤＰマッピング方法について説明する。
【０２４４】
ＲＢは、ＤＰをマッピングするための一定の単位のブロックであって、本発明では、これをデータマッピングユニットと呼ぶことができる。ＲＢ単位の資源割当（ｒｅｓｏｕｒｃｅ  ａｌｌｏｃａｔｉｏｎ）には、ＤＰスケジューリング及びパワーセーブコントロールを直観的かつ容易に処理できるという利点がある。本発明の一実施例に係るＲＢは、設計者の意図に応じて名称が変更されてもよく、ＲＢの大きさは、ビットレート粒子性（ｂｉｔ−ｒａｔｅ  ｇｒａｎｕｌａｒｉｔｙ）が問題にならない範囲内で自由に設定されてもよい。
【０２４５】
以下、本発明では、各ＲＢの大きさが、ＯＦＤＭシンボル内で実際にデータを伝送できるアクティブキャリアの数、すなわち、Ｎｕｍｂｅｒ Ｏｆ Ａｃｔｉｖｅ ｃａｒｒｉｅｒｓ（以下、ＮｏＡと呼ぶ）の整数倍または整数倍で割った値であることを一実施例とすることができる。これは、設計者の意図に応じて変更可能である。ＲＢの大きさが大きくなると、資源割当が簡単になるという利点があるが、ＲＢの大きさは、実質的に支援可能なビットレートの最小単位を示すので、適切に考慮して決定されなければならない。
【０２４６】
図２１は、本発明の一実施例に係るＲＢを示す図である。
【０２４７】
図２１は、ＤＰ０のＦＥＣブロックが１０個である場合、ＲＢを介して信号フレームにマッピングされる実施例を示す図である。ＤＰ０の伝送パラメータとして、ＬＤＰＣブロックの長さが６４Ｋであり、ＱＡＭ変調値が２５６ＱＡＭである場合であって、信号フレームのＦＦＴモードが３２Ｋ、スキャッタード（ｓｃａｔｔｅｒｅｄ）パイロットパターンがＰＰ３２−２（即ち、キャリアを運搬するパイロットの間隔がＤｘ＝３２、１つのスキャッタードパイロットシーケンスを構成するシンボルの数がＤｙ＝２である場合）である場合を例示として説明する。この場合、ＦＥＣブロックの大きさは８１００のセルに該当し、ＮｏＡは２７５８４と仮定することができる。もし、ＲＢの大きさが、ＮｏＡを４で割った値であると仮定すると、ＲＢの大きさは６８９６個のセルに該当し、ＲＢの大きさはＬ_ＲＢ＝ＮｏＡ／４と表現することができる。
【０２４８】
この場合、ＦＥＣブロックの大きさとＲＢの大きさをセル単位で比較すると、１０ｘＦＥＣブロックの大きさ＝１１ｘＲＢの大きさ＋５１４４個のセルの関係が成立する。したがって、１０個のＦＥＣブロックをＲＢ単位で１つの信号フレームにマッピングするために、本発明の一実施例に係るフレームストラクチャモジュール（またはセルマッパー）は、１０個のＦＥＣブロックのデータを１１個のＲＢに順にマッピングして現在の信号フレームに１１個のＲＢをマッピングし、５１４４個のセルに該当する残りの部分を、次のＦＥＣブロックと共に次の信号フレームにマッピングすることができる。
【０２４９】
図２２は、本発明の一実施例に係るＲＢのフレームマッピング手順を示す図である。
【０２５０】
具体的には、図２２は、連続的な信号フレームを伝送する場合を示す図である。
【０２５１】
可変ビットレートをサポートする場合、１つの信号フレームを介して伝送できるＦＥＣブロックの数は、信号フレーム毎に異なり得る。
【０２５２】
図２２の（ａ）は、信号フレームＮを介して伝送されるＦＥＣブロックの数が１０である場合、信号フレームＮ＋１を介して伝送されるＦＥＣブロックの数が９である場合、及び信号フレームＮ＋２を介して伝送されるＦＥＣブロックの数が１１である場合をそれぞれ示す図である。
【０２５３】
図２２の（ｂ）は、信号フレームＮにマッピングされるＲＢが１１個である場合、信号フレームＮ＋１にマッピングされるＲＢが１１個である場合、及び信号フレームＮ＋２にマッピングされるＲＢが１３個である場合をそれぞれ示す図である。
【０２５４】
図２２の（ｃ）は、各ＲＢが信号フレームＮ、信号フレームＮ＋１、及び信号フレームＮ＋２にマッピングされた結果を示す図である。
【０２５５】
図２２の（ａ）及び（ｂ）に示したように、信号フレームＮを介して伝送されるＦＥＣブロックの数が１０である場合、１０個のＦＥＣブロックの大きさは、１１個のＲＢの大きさに５１４４個のセルを合算したものと同一であるので、図２２の（ｃ）に示したように、１１個のＲＢは、信号フレームＮにマッピングされて伝送され得る。
【０２５６】
また、図２２の（ｂ）の中央の図面に示したように、残りの５１４４個のセルは、信号フレームＮ＋１にマッピングされる１１個のＲＢのうち１番目のＲＢの開始部分を構成するようになる。したがって、５１４４個のセル＋９個のＦＥＣブロックの大きさ＝１１ＲＢの大きさ＋２１８８個のセルの関係が成立するので、信号フレームＮ＋１には１１ＲＢがマッピングされて伝送され、残りの２１８８個のセルは、信号フレームＮ＋２にマッピングされる１３個のＲＢのうち１番目のＲＢの開始部分を構成するようになる。同じ方式で、２１８８個のセル＋１１個のＦＥＣブロックの大きさ＝１３個のＲＢの大きさ＋１６４０個のセルの関係が成立するので、信号フレームＮ＋２には１３個のＲＢがマッピングされて伝送され、残りの１６４０個のセルは、次の信号フレームにマッピングされて伝送される。ＦＥＣブロックの大きさとＮｏＡは同一でないので、ダミーセルを挿入することができるが、図２２に示された方法による場合、ダミーセルを挿入する必要がないので、実際的なデータをより効率的に伝送することができる。また、各信号フレームにマッピングされるＲＢは、信号フレームにマッピングされる前に時間インターリービング、またはこれと類似の処理過程を経ることができ、これは設計者の意図に応じて変更可能である。
【０２５７】
以下では、上述したＤＰのタイプに応じてＲＢ単位でＤＰを信号フレームにマッピングする方法を説明する。
【０２５８】
具体的には、本発明では、複数個のＤＰが全ての信号フレーム内で利用可能なＲＢに割り当てられた場合と、一部のＲＢにのみ割り当てられた場合とに分けてＲＢマッピング方法を説明する。本発明では、ＤＰの数は３、一つの信号フレーム内のＲＢの数は８０、ＲＢの大きさはＮｏＡを４で割った場合を一実施例とし、それぞれ、次のように表現することができる。
【０２５９】
ＤＰの数、Ｎ_ＤＰ＝３
一つの信号フレーム内のＲＢの数、Ｎ_ＲＢ＝８０
ＲＢの大きさ、Ｌ_ＲＢ＝ＮｏＡ／４
【０２６０】
また、本発明では、複数個のＤＰ（ＤＰ０，ＤＰ１，ＤＰ２）が一つの信号フレーム内で利用可能なＲＢに割り当てられた場合であって、ＤＰ０は３１個のＲＢ、ＤＰ１は１５個のＲＢ、ＤＰ２は３４個のＲＢを埋めている場合を一実施例とし、次のように表現することができる。
【０２６１】
｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛３１，１５，３４｝
【０２６２】
また、本発明では、複数個のＤＰ（ＤＰ０，ＤＰ１，ＤＰ２）が一つの信号フレーム内で一部のＲＢにのみ割り当てられた場合であって、ＤＰ０は７個のＲＢ、ＤＰ１は５個のＲＢ、ＤＰ２は６個のＲＢを埋めている場合を一実施例とし、次のように表現することができる。
【０２６３】
｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛７，５，６｝
【０２６４】
以下の図２３乃至図２５は、ＤＰのタイプに応じたＲＢマッピングを示す。
【０２６５】
本発明では、各ＤＰのタイプに応じたＲＢマッピングルールを説明するために、次の値を定義することを一実施例とすることができる。
【０２６６】
Ｌ_Ｆｒａｍｅ：一つの信号フレーム内のＯＦＤＭシンボルの数、
Ｎ_Ｓｌｏｔ：一つの信号フレーム内のスロットの数、
Ｌ_Ｓｌｏｔ：一つのスロット内のＯＦＤＭシンボルの数、
Ｎ_ＲＢ_Ｓｙｍ：一つのＯＦＤＭシンボル内のＲＢの数、
Ｎ_ＲＢ：一つの信号フレーム内のＲＢの数。
【０２６７】
図２３は、本発明の一実施例に係るタイプ１のＤＰのＲＢマッピングを示す図である。
【０２６８】
図２３は、一つの信号フレームを示し、横軸は時間軸を意味し、縦軸は周波数軸を意味する。時間軸上、信号フレームの一番最初に位置した色処理されたブロックはプリアンブル及びシグナリングのための領域である。上述したように、本発明の一実施例に係る複数個のＤＰは、信号フレームのデータシンボル領域にＲＢ単位でマッピングされ得る。
【０２６９】
図２３に示された信号フレームは、２０個のＯＦＤＭシンボルで構成されており（Ｌ_Ｆｒａｍｅ＝２０）、４個のスロットを含んでいる（Ｎ_Ｓｌｏｔ＝４）。また、一つのスロットは、５個のＯＦＤＭシンボルを含み（Ｌ_Ｓｌｏｔ＝５）、一つのＯＦＤＭシンボルは、４個のＲＢに均等に分割される（Ｎ_ＲＢ_Ｓｙｍ＝４）。したがって、一つの信号フレーム内の全ＲＢの数はＬ_Ｆｒａｍｅ＊Ｎ_ＲＢ_Ｓｙｍであって、８０に一致する。
【０２７０】
図２３の信号フレーム内に表示された各数字は、信号フレーム内でＲＢが割り当てられる順序を意味する。タイプ１のＤＰは、周波数軸方向に順次マッピングされるので、ＲＢの割当順序も周波数軸上で連続的に増加することがわかる。ＲＢが割り当てられる順序が決定されると、各ＤＰは、時間順に最終的に割り当てられたＲＢにマッピングされ得る。ＲＢが当該信号フレーム内に実際にマッピングされる箇所のアドレス（ＲＢ  ｍａｐｐｉｎｇ  ａｄｄｒｅｓｓ）をｊとすると、ｊは、０からＮ_ＲＢ−１までの値を有することができる。この場合、ＲＢ入力順序（ＲＢ  ｉｎｐｕｔ  ｏｒｄｅｒ）をｉと定義すると、図２３に示したように、ｉは、０，１，２，．．．，Ｎ_ＲＢ−１までの値を有することができる。Ｎ_Ｓｌｏｔ＝１である場合、ＲＢマッピングアドレスとＲＢ入力順序は同一であるので（ｊ＝ｉ）、入力されるＲＢを順にｊの昇順にマッピングすることができる。Ｎ_Ｓｌｏｔ＞１である場合は、当該信号フレームにマッピングしなければならないＲＢを、Ｎ_Ｓｌｏｔの個数で分割してマッピングすることができる。この場合、図２３の下端に示された数式で表現されたマッピングルールに従ってＲＢをマッピングすることができる。
【０２７１】
図２４は、本発明の一実施例に係るタイプ２のＤＰのＲＢマッピングを示す図である。
【０２７２】
図２４に示された信号フレームは、図２３と同様に、２０個のＯＦＤＭシンボルで構成されており（Ｌ_Ｆｒａｍｅ＝２０）、４個のスロットを含んでいる（Ｎ_Ｓｌｏｔ＝４）。また、一つのスロットは、５個のＯＦＤＭシンボルを含み（Ｌ_Ｓｌｏｔ＝５）、一つのＯＦＤＭシンボルは、４個のＲＢに均等に分割される（Ｎ_ＲＢ_Ｓｙｍ＝４）。したがって、一つの信号フレーム内の全ＲＢの数はＬ_Ｆｒａｍｅ＊Ｎ_ＲＢ_Ｓｙｍであって、８０に一致する。
【０２７３】
図２３で説明したように、ＲＢが当該信号フレーム内に実際にマッピングされる箇所のアドレス（ＲＢ  ｍａｐｐｉｎｇ  ａｄｄｒｅｓｓ）をｊとすると、ｊは、０からＮ_ＲＢ−１までの値を有することができる。タイプ２のＤＰは、時間軸方向に順次マッピングされるので、ＲＢの割当順序も、時間軸方向に連続的に増加することがわかる。ＲＢが割り当てられる順序が決定されると、各ＤＰは、時間順に最終的に割り当てられたＲＢにマッピングされ得る。
【０２７４】
ＲＢ入力順序ｉは、図２３で説明したように、Ｎ_Ｓｌｏｔ＝１である場合はｊ＝ｉに該当するので、入力されるＲＢを順にｊの昇順にマッピングすることができる。Ｎ_Ｓｌｏｔ＞１である場合は、当該信号フレームにマッピングするＲＢをＮ_Ｓｌｏｔの個数で分割してマッピングすることができる。この場合、図２４の下端に示された数式で表現されたマッピングルールに従ってＲＢをマッピングすることができる。
【０２７５】
図２３及び図２４に示されたマッピングルールを表現する数式はＤＰのタイプに応じた違いを持たないが、タイプ１のＤＰは周波数軸方向にマッピングされ、タイプ２のＤＰは時間軸方向にマッピングされるので、マッピング方向の差によって、互いに異なる特性のＲＢマッピング結果を示すようになる。
【０２７６】
図２５は、本発明の一実施例に係るタイプ３のＤＰのＲＢマッピングを示す図である。
【０２７７】
図２５に示された信号フレームは、図２３及び図２４と同様に、２０個のＯＦＤＭシンボルで構成されており（Ｌ_Ｆｒａｍｅ＝２０）、４個のスロットを含んでいる（Ｎ_Ｓｌｏｔ＝４）。また、一つのスロットは、５個のＯＦＤＭシンボルを含み（Ｌ_Ｓｌｏｔ＝５）、一つのＯＦＤＭシンボルは、４個のＲＢに均等に分割される（Ｎ_ＲＢ_Ｓｙｍ＝４）。したがって、一つの信号フレーム内の全ＲＢの数はＬ_Ｆｒａｍｅ＊Ｎ_ＲＢ_Ｓｙｍであって、８０に一致する。
【０２７８】
タイプ３のＤＰのＲＢマッピングアドレスは、図２５の下端に示された数式によって算出することができる。すなわち、Ｎ_Ｓｌｏｔ＝１である場合、タイプ３のＤＰのＲＢマッピングアドレスはタイプ２のＤＰのＲＢマッピングアドレスと同一である。タイプ２のＤＰとタイプ３のＤＰは時間軸方向に順次マッピングされるという点では同一であるが、タイプ２のＤＰの場合、当該信号フレームの１番目の周波数の終わりまでマッピングされた後、再び１番目のＯＦＤＭシンボルの２番目の周波数から順次マッピングされ、タイプ３のＤＰの場合、当該スロットの１番目の周波数の終わりまでマッピングされると、再び当該スロットの１番目のＯＦＤＭシンボルの２番目の周波数から時間軸方向に順次マッピングされるという相違点がある。このような相違点から、タイプ３のＤＰを使用する場合、Ｌ_Ｓｌｏｔによって時間ダイバーシティを制限し、Ｌ_Ｓｌｏｔベースでパワーセービングを得ることができる。
【０２７９】
図２６は、本発明の他の実施例に係るタイプ１のＤＰのＲＢマッピングを示す図である。
【０２８０】
図２６の（ａ）は、タイプ１のＤＰ０，１，２が、一つの信号フレーム内で利用可能なＲＢに割り当てられた場合のＲＢマッピングの順序を示し、図２６の（ｂ）は、タイプ１のＤＰ０，１，２が、一つの信号フレーム内で分割されて各スロットに含まれたＲＢに割り当てられた場合のＲＢマッピングの順序を示す。信号フレーム内に表示された番号は、各ＲＢが割り当てられる順序を示し、ＲＢが割り当てられる順序が決定されると、各ＤＰは、時間順に最終的に割り当てられたＲＢにマッピングされ得る。
【０２８１】
図２６の（ａ）は、Ｎ_Ｓｌｏｔ＝１であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛３１，１５，３４｝である場合のＲＢマッピングの順序を示す。
【０２８２】
具体的には、ＤＰ０は、周波数軸方向に各ＲＢの順序によってＲＢにマッピングされ、１つのＯＦＤＭシンボルに全部マッピングされると、時間軸上で次に位置するＯＦＤＭシンボルに移り、周波数軸方向に順次マッピングされ得る。したがって、ＤＰ０が０から３０までのＲＢにマッピングされると、ＤＰ１は、連続的に３１から４５までのＲＢにマッピングされ、ＤＰ２は、４６から７９までのＲＢにマッピングされ得る。
【０２８３】
本発明の一実施例に係る放送信号受信装置において当該ＤＰがマッピングされたＲＢを抽出するためには、各ＤＰのタイプ情報（ＤＰ_Ｔｙｐｅ）、均等に分割されたスロットの数（Ｎ_Ｓｌｏｔ）が必要であり、各ＤＰのＤＰ開始アドレス（ｓｔａｒｔ  ａｄｄｒｅｓｓ）情報（ＤＰ_ＲＢ_Ｓｔ）、当該信号フレームにマッピングされる各ＤＰのＦＥＣブロックの数の情報（ＤＰ_Ｎ_Ｂｌｏｃｋ）、及び１番目のＲＢ内にマッピングされたＦＥＣブロックの開始アドレス（ｓｔａｒｔ  ａｄｄｒｅｓｓ）情報（ＤＰ_ＦＥＣ_Ｓｔ）などを含むシグナリング情報が必要である。
【０２８４】
したがって、本発明の一実施例に係る放送信号送信装置は、上述したシグナリング情報を共に伝送することができる。
【０２８５】
図２６の（ｂ）は、Ｎ_Ｓｌｏｔ＝４であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛３１，１５，３４｝である場合のＲＢマッピングの順序を示す。
【０２８６】
具体的には、図２６の（ｂ）は、ＤＰ０，ＤＰ１，ＤＰ２をそれぞれ分割（ｐａｒｔｉｔｉｏｎ）した後、Ｎ_Ｓｌｏｔ＝１である場合と同一の方法で、各スロットにＤＰをＲＢ単位で順次マッピングした結果を示す。図２６の下端に、各ＤＰのＲＢを分割するためのルール（ｒｕｌｅ）を表現する数式を示している。図示の数式において、各パラメータｓ、Ｎ_ＲＢ_ＤＰ、Ｎ_ＲＢ_ＤＰ（ｓ）は、次のように定義することができる。
【０２８７】
ｓ：スロットインデックス（Ｓｌｏｔ  ｉｎｄｅｘ）、ｓ＝０，１，２，...，Ｎ_Ｓｌｏｔ−１、
Ｎ_ＲＢ_ＤＰ：一つの信号フレームにマッピングされるＤＰのＲＢの数、
Ｎ_ＲＢ_ＤＰ（ｓ）：スロットインデックスｓのスロット内にマッピングされるＤＰのＲＢの数。
【０２８８】
本発明の一実施例によると、ＤＰ０においてＮ_ＲＢ_ＤＰ＝３１であるので、図２６に示された数式によると、１番目のスロット内にマッピングされるＤＰ０のＲＢの数はＮ_ＲＢ_ＤＰ（０）＝８、２番目のスロット内にマッピングされるＤＰ０のＲＢの数はＮ_ＲＢ_ＤＰ（１）＝８、３番目のスロット内にマッピングされるＤＰ０のＲＢの数はＮ_ＲＢ_ＤＰ（２）＝８、及び４番目のスロット内にマッピングされるＤＰ０のＲＢの数はＮ_ＲＢ_ＤＰ（３）＝７となり得る。本発明では、スロット毎に分割されるＤＰ０の数を｛８，８，８，７｝で表現することができる。
【０２８９】
同一の方式で、ＤＰ１は｛４，４，４，３｝に、ＤＰ２は｛９，９，８，８｝にそれぞれ分割され得る。
【０２９０】
各スロット別に、分割されたＤＰを当該スロット内で順次マッピングすることができ、マッピング方式は、上述したＮ_Ｓｌｏｔ＝１である場合と同一である。この場合、全てのスロットを均等に埋めるために、当該ＤＰ毎に、他のＤＰのＲＢが少なく割り当てられたスロットのうち、スロットインデックスｓが小さいスロットから順次ＤＰがマッピングされ得る。
【０２９１】
本発明の一実施例に係るＤＰ１の場合を説明する。ＤＰ０のＲＢは、ｓ＝０，１，２，３の順に｛８，８，８，７｝に分割されて各スロットにマッピングされるので、スロットインデックスｓ＝３であるスロットにＤＰ０のＲＢが最も少なくマッピングされたことがわかる。したがって、ＤＰ１のＲＢは、ｓ＝３，０，１，２の順に｛４，４，４，３｝に分割されて各スロットにマッピングされ得る。同一の方式で、ＤＰ０及びＤＰ１のＲＢは、スロットインデックスｓ＝２及び３であるスロットに最も少なく割り当てられたが、ｓ＝２である場合がさらに小さいので、ＤＰ２のＲＢは、ｓ＝２，３，０，１の順に｛９，９，８，８｝に分割されて各スロットにマッピングされ得る。
【０２９２】
図２７は、本発明の更に他の実施例に係るタイプ１のＤＰのＲＢマッピングを示す図である。
【０２９３】
図２７は、上述したタイプ１のＤＰのＲＢマッピングアドレスをそのまま適用した場合の実施例を示す。図２７の下端には、上述したＲＢマッピングアドレスを表現する数式が示されている。図２６で説明したマッピングの方法及び手順とは異なるが、マッピングの結果は同一であるので、同一の特性を有するマッピングが可能である。図２７のマッピング方式によると、１つの数式でも、Ｎ_Ｓｌｏｔの値に関係なくＲＢマッピングを行うことができるという利点がある。
【０２９４】
図２８は、本発明の更に他の実施例に係るタイプ１のＤＰのＲＢマッピングを示す図である。
【０２９５】
図２８の（ａ）は、タイプ１のＤＰ０，１，２が、一つの信号フレーム内で一部のＲＢにのみ割り当てられた場合のＲＢマッピングの順序を示し、図２８の（ｂ）は、タイプ１のＤＰ０，１，２が、一つの信号フレーム内で分割されて各スロットに含まれた一部のＲＢにのみ割り当てられた場合のＲＢマッピングの順序を示す。信号フレーム内に表示された番号は、各ＲＢが割り当てられる順序を示し、ＲＢが割り当てられる順序が決定されると、各ＤＰは、時間順に最終的に割り当てられたＲＢにマッピングされ得る。
【０２９６】
図２８の（ａ）は、Ｎ_Ｓｌｏｔ＝１であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛７，５，６｝である場合のＲＢマッピングの順序を示す。
【０２９７】
具体的には、ＤＰ０は、周波数軸方向に各ＲＢの順序によってＲＢにマッピングされ、１つのＯＦＤＭシンボルに全部マッピングされると、時間軸上、次に位置するＯＦＤＭシンボルに周波数軸方向に順次マッピングされ得る。したがって、ＤＰ０が０から６までのＲＢにマッピングされると、ＤＰ１は、連続的に７から１１までのＲＢにマッピングされ、ＤＰ２は、１２から１７までのＲＢにマッピングされ得る。
【０２９８】
図２８の（ｂ）は、Ｎ_Ｓｌｏｔ＝４であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛７，５，６｝である場合のＲＢマッピングの順序を示す。
【０２９９】
図２８の（ｂ）は、図２６で説明した各ＤＰのＲＢを分割するためのルールに従って各ＤＰのＲＢを分割してマッピングした信号フレームの実施例を示す。具体的な手順は、上述したものと同一であるので省略する。
【０３００】
図２９は、本発明の他の実施例に係るタイプ２のＤＰのＲＢマッピングを示す図である。
【０３０１】
図２９の（ａ）は、タイプ１のＤＰ０，１，２が、一つの信号フレーム内で利用可能なＲＢに割り当てられた場合のＲＢマッピングの順序を示し、図２９の（ｂ）は、タイプ１のＤＰ０，１，２が、一つの信号フレーム内で分割されて各スロットに含まれたＲＢに割り当てられた場合のＲＢマッピングの順序を示す。信号フレーム内に表示された番号は、各ＲＢが割り当てられる順序を示し、ＲＢが割り当てられる順序が決定されると、各ＤＰは、時間順に最終的に割り当てられたＲＢにマッピングされ得る。
【０３０２】
図２９の（ａ）は、Ｎ_Ｓｌｏｔ＝１であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛３１，１５，３４｝である場合のＲＢマッピングの順序を示す。
【０３０３】
タイプ２のＤＰのＲＢは、当該信号フレームの１番目の周波数の終わりまでマッピングされた後、再び１番目のＯＦＤＭシンボルの２番目の周波数から順次マッピングされるので、時間ダイバーシティを得られるという利点がある。したがって、ＤＰ０が、時間軸上で０から１９までのＲＢにマッピングされた後、２番目の周波数の２０から３０までのＲＢにマッピングされると、ＤＰ１は、同一の方式で３１から４５までのＲＢにマッピングされ、ＤＰ２は、４６から７９までのＲＢにマッピングされ得る。
【０３０４】
本発明の一実施例に係る放送信号受信装置で当該ＤＰがマッピングされたＲＢを抽出するためには、各ＤＰのタイプ情報（ＤＰ_Ｔｙｐｅ）、均等に分割されたスロットの数（Ｎ_Ｓｌｏｔ）が必要であり、各ＤＰのＤＰ開始アドレス（ｓｔａｒｔ ａｄｄｒｅｓｓ）情報（ＤＰ_ＲＢ_Ｓｔ）、当該信号フレームにマッピングされる各ＤＰのＦＥＣブロックの数の情報（ＤＰ_Ｎ_Ｂｌｏｃｋ）、及び１番目のＲＢ内にマッピングされたＦＥＣブロックの開始アドレス（ｓｔａｒｔ ａｄｄｒｅｓｓ）情報（ＤＰ_ＦＥＣ_Ｓｔ）などを含むシグナリング情報が必要である。
【０３０５】
したがって、本発明の一実施例に係る放送信号送信装置は、上述したシグナリング情報を共に伝送することができる。
【０３０６】
図２９の（ｂ）は、Ｎ_Ｓｌｏｔ＝４であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛３１，１５，３４｝である場合のＲＢマッピングの順序を示す。
【０３０７】
図２９の（ｂ）の１番目の信号フレームは、図２６で説明した各ＤＰのＲＢを分割するためのルールに従ってＲＢマッピングを行った結果を示し、図２９の（ｂ）の２番目の信号フレームは、上述したタイプ２のＤＰのＲＢマッピングアドレスをそのまま適用してＲＢマッピングを行った結果を示す。各ルールとアドレスを適用する場合、マッピングの方法及び手順は異なるが、マッピング結果は同一であるので、同一の特性を有するマッピングが可能である。この場合、１つの数式でも、Ｎ_Ｓｌｏｔの値に関係なくＲＢマッピングを行うことができるという利点がある。
【０３０８】
図３０は、本発明の更に他の実施例に係るタイプ２のＤＰのＲＢマッピングを示す図である。
【０３０９】
図３０の（ａ）は、タイプ２のＤＰ０，１，２が、一つの信号フレーム内で一部のＲＢにのみ割り当てられた場合のＲＢマッピングの順序を示し、図３０の（ｂ）は、タイプ２のＤＰ０，１，２が、一つの信号フレーム内で分割されて各スロットに含まれた一部のＲＢにのみ割り当てられた場合のＲＢマッピングの順序を示す。信号フレーム内に表示された番号は、各ＲＢが割り当てられる順序を示し、ＲＢが割り当てられる順序が決定されると、各ＤＰは、時間順に最終的に割り当てられたＲＢにマッピングされ得る。
【０３１０】
図３０の（ａ）は、Ｎ_Ｓｌｏｔ＝１であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛７，５，６｝である場合のＲＢマッピングの順序を示す。
【０３１１】
具体的には、ＤＰ０は、時間軸方向に各ＲＢの順序に従ってＲＢにマッピングされ得る。したがって、ＤＰ０が０から６までのＲＢにマッピングされると、ＤＰ１は、連続的に７から１１までのＲＢにマッピングされ、ＤＰ２は、１２から１７までのＲＢにマッピングされ得る。
【０３１２】
図３０の（ｂ）は、Ｎ_Ｓｌｏｔ＝４であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛７，５，６｝である場合のＲＢマッピングの順序を示す。
【０３１３】
図３０の（ｂ）は、図２６で説明した各ＤＰのＲＢを分割するためのルールに従って各ＤＰのＲＢを分割してマッピングした信号フレームの実施例を示す。具体的な手順は、上述したものと同一であるので省略する。
【０３１４】
図３１は、本発明の他の実施例に係るタイプ３のＤＰのＲＢマッピングを示す図である。
【０３１５】
図３１の（ａ）は、タイプ３のＤＰ０，１，２が、一つの信号フレーム内で分割されて各スロットに含まれたＲＢに割り当てられた場合のＲＢマッピングの順序を示し、図３１の（ｂ）は、タイプ１のＤＰ０，１，２が、一つの信号フレーム内で分割されて各スロットに含まれた一部のＲＢに割り当てられた場合のＲＢマッピングの順序を示す。信号フレーム内に表示された番号は、各ＲＢが割り当てられる順序を示し、ＲＢが割り当てられる順序が決定されると、各ＤＰは、時間順に最終的に割り当てられたＲＢにマッピングされ得る。
【０３１６】
図３１の（ａ）は、Ｎ_Ｓｌｏｔ＝４であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛３１，１５，３４｝である場合のＲＢマッピングの順序を示す。
【０３１７】
図３１の（ａ）の１番目の信号フレームは、上述したタイプ３のＤＰのＲＢマッピングアドレスをそのまま適用した場合の実施例を示す。図３１の（ａ）の２番目の信号フレームは、当該ＤＰのＲＢの数が当該スロットを超えた場合、スロット割当順序を変更して時間ダイバーシティを得られる実施例を示す。具体的には、図３１の（ａ）の２番目の信号フレームは、図３１の（ａ）の１番目の信号フレームの１番目のスロットに割り当てられたＤＰ０のＲＢの数を超えた場合、残りのＤＰ０のＲＢを３番目のスロットに割り当てた実施例に該当する。
【０３１８】
図３１の（ｂ）は、Ｎ_Ｓｌｏｔ＝４であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛７，５，６｝である場合のＲＢマッピングの順序を示す。
【０３１９】
また、本発明の一実施例に係る放送信号受信装置で当該ＤＰがマッピングされたＲＢを抽出するためには、各ＤＰのタイプ情報（ＤＰ_Ｔｙｐｅ）、均等に分割されたスロットの数（Ｎ_Ｓｌｏｔ）が必要であり、各ＤＰのＤＰ開始アドレス（ｓｔａｒｔ ａｄｄｒｅｓｓ）情報（ＤＰ_ＲＢ_Ｓｔ）、当該信号フレームにマッピングされる各ＤＰのＦＥＣブロックの数の情報（ＤＰ_Ｎ_Ｂｌｏｃｋ）、及び１番目のＲＢ内にマッピングされたＦＥＣブロックの開始アドレス（ｓｔａｒｔ ａｄｄｒｅｓｓ）情報（ＤＰ_ＦＥＣ_Ｓｔ）などを含むシグナリング情報が必要である。
【０３２０】
したがって、本発明の一実施例に係る放送信号送信装置は、上述したシグナリング情報を共に伝送することができる。
【０３２１】
図３２は、本発明の更に他の実施例に係るタイプ３のＤＰのＲＢマッピングを示す図である。
【０３２２】
図３２は、Ｎ_Ｓｌｏｔ＝１であり、｛ＤＰ０，ＤＰ１，ＤＰ２｝＝｛７，５，６｝である場合のＲＢマッピングを示す図である。図３２に示したように、各ＤＰのＲＢは、信号フレーム内の任意のブロック単位でマッピングされ得る。この場合、本発明の一実施例に係る放送信号受信装置で当該ＤＰがマッピングされたＲＢを抽出するためには、上述したシグナリング情報以外に追加のシグナリング情報が必要である。
【０３２３】
したがって、本発明では、各ＤＰのＤＰ終了アドレス（ｅｎｄ ａｄｄｒｅｓｓ）情報（ＤＰ_ＲＢ_Ｅｄ情報）を追加的に伝送することを一実施例とすることができる。したがって、本発明の一実施例に係る放送信号送信装置は、ＤＰのＲＢを任意のブロック単位でマッピングし、上述したシグナリング情報を伝送することができ、本発明の一実施例に係る放送信号受信装置は、上述したシグナリング情報に含まれたＤＰ_ＲＢ_Ｓｔ情報及びＤＰ_ＲＢ_Ｅｄ情報を用いて、任意のブロック単位でマッピングされた当該ＤＰのＲＢを検出してデコーディングを行うことができる。このような方式を用いる場合、自由なＲＢマッピングが可能であるので、各ＤＰに互いに異なる特性を有するＲＢマッピングを行うことができるという利点がある。
【０３２４】
具体的には、図３２に示したように、ＤＰ０のＲＢは、タイプ２のＤＰのように時間ダイバーシティを得るために、時間軸方向に当該ブロック内にマッピングされることができ、ＤＰ１のＲＢは、タイプ１のＤＰのようにパワーセービング効果を得るために、周波数軸方向に当該ブロック内にマッピングされることができる。また、ＤＰ２のＲＢは、タイプ３のＤＰのように時間ダイバーシティ及びパワーセービングを考慮して当該ブロック内にマッピングされ得る。
【０３２５】
また、ＤＰ１の場合のように、ＲＢが当該ブロック内に全部マッピングされない場合でも、上述したＤＰ_ＦＥＣ_Ｓｔ情報、ＤＰ_Ｎ_Ｂｌｏｃｋ情報、ＤＰ_ＲＢ_Ｓｔ情報及びＤＰ_ＲＢ_Ｅｄ情報などのシグナリング情報を用いると、放送信号受信装置は、得ようとするＲＢの位置を正確に把握できるので、効率的な放送信号送受信が可能である。
【０３２６】
図３３は、本発明の一実施例に係るシグナリング情報を示す図である。
【０３２７】
図３３は、上述したＤＰタイプに応じたＲＢマッピングと関連するシグナリング情報を示した図であって、ＰＬＳを介したシグナリング（以下、ＰＬＳシグナリングと呼ぶ）、またはインバンドシグナリングを介して伝送されてもよい。
【０３２８】
具体的には、図３３の（ａ）は、ＰＬＳを介して伝送される場合のシグナリング情報を示し、図３３の（ｂ）は、インバンドシグナリングを介して伝送される場合のシグナリング情報を示す。
【０３２９】
図３３に示したように、ＤＰタイプに応じたＲＢマッピングと関連するシグナリング情報は、Ｎ_Ｓｌｏｔ情報、ＤＰ_Ｔｙｐｅ情報、ＤＰ_Ｎ_Ｂｌｏｃｋ情報、ＤＰ_ＲＢ_Ｓｔ情報、ＤＰ_ＦＥＣ_Ｓｔ情報及びＤＰ_Ｎ_Ｂｌｏｃｋ情報を含むことができる。
【０３３０】
ＰＬＳを介して伝送されるシグナリング情報と、インバンドシグナリングを介して伝送されるシグナリング情報とは同一である。しかし、ＰＬＳは、サービスの取得のために当該信号フレームに含まれた全てのＤＰの情報を含んでいるので、Ｎ_Ｓｌｏｔ情報及びＤＰ_Ｔｙｐｅ情報を除いた残りのシグナリング情報は、各ＤＰに関する情報を定義するためのＤＰループ内で定義され得る。一方、インバンドシグナリングは、当該ＤＰを得るために使用されるので、各ＤＰを介して伝送されて、各ＤＰに関する情報を定義するためのＤＰループが必要でないという差がある。以下、各シグナリング情報を簡略に説明する。
【０３３１】
Ｎ_Ｓｌｏｔ情報：一つの信号フレーム内の分割されたスロットの数を指示するための情報であって、２ビットの大きさを有することができる。本発明の一実施例に係るスロットの数は１、２、４、８であってもよい。
【０３３２】
ＤＰ_Ｔｙｐｅ情報：ＤＰのタイプを指示するための情報であって、ＤＰのタイプは、上述したタイプ１、タイプ２及びタイプ３のいずれか１つであってもよく、設計者の意図に応じてタイプの拡張が可能である。３ビットの大きさを有することができる。
【０３３３】
ＤＰ_Ｎ_Ｂｌｏｃｋ_Ｍａｘ情報：当該ＤＰのＦＥＣブロックの最大値、またはそれに準ずる値を指示する情報であって、１０ビットの大きさを有することができる。
【０３３４】
ＤＰ_ＲＢ_Ｓｔ情報：当該ＤＰの１番目のＲＢのアドレス（ａｄｄｒｅｓｓ）を指示する情報であって、ＲＢのアドレスはＲＢ単位で表現することができる。８ビットの大きさを有することができる。
【０３３５】
ＤＰ_ＦＥＣ_Ｓｔ情報：信号フレームにマッピングされる当該ＤＰのＦＥＣブロックの１番目のアドレスを指示する情報であって、ＦＥＣブロックのアドレスはセル（ｃｅｌｌ）単位で表現することができる。１３ビットの大きさを有することができる。
【０３３６】
ＤＰ_Ｎ_Ｂｌｏｃｋ情報：信号フレームにマッピングされる当該ＤＰのＦＥＣブロックの数、またはそれに準ずる値を指示する情報であって、１０ビットの大きさを有することができる。
【０３３７】
上述したシグナリング情報は、信号フレームの長さ、時間インターリービングの大きさ、ＲＢの大きさなどを考慮して、設計者の意図に応じて名称、大きさなどが変更可能である。
【０３３８】
上述したように、ＰＬＳシグナリングとインバンドシグナリングは、各用途による差があるので、より効率的な伝送のために、ＰＬＳシグナリング及びインバンドシグナリングのそれぞれに対して、次のような方法でシグナリング情報を省略してもよい。
【０３３９】
第一に、ＰＬＳの場合、当該信号フレームに含まれた全てのＤＰの情報を含んでいる。したがって、各ＤＰがＤＰ０，ＤＰ１，ＤＰ２，．．．の順番で当該信号フレーム内にもれなくマッピングされる場合、放送信号受信装置は、一定の計算を行ってＤＰ_ＲＢ_Ｓｔ情報を得ることができる。この場合、ＤＰ_ＲＢ_Ｓｔ情報を省略できる。
【０３４０】
第二に、インバンドシグナリングの場合、放送信号受信装置は、当該ＤＰのＤＰ_Ｎ_Ｂｌｏｃｋ情報を用いて、次の信号フレームのＤＰ_ＦＥＣ_Ｓｔ情報を得ることができる。したがって、ＤＰ_ＦＥＣ_Ｓｔ情報を省略できる。
【０３４１】
第三に、インバンドシグナリングの場合、当該ＤＰのマッピングに影響を与えるＮ_Ｓｌｏｔ情報、ＤＰ_Ｔｙｐｅ情報、ＤＰ_Ｎ_Ｂｌｏｃｋ_Ｍａｘ情報の変更があれば、当該情報が変更されたか否かを指示する１ｂｉｔの信号を用いるか、またはその変更を伝送することができる。この場合、追加のＮ_Ｓｌｏｔ情報、ＤＰ_Ｔｙｐｅ情報、ＤＰ_Ｎ_Ｂｌｏｃｋ_Ｍａｘ情報を省略できる。
【０３４２】
すなわち、ＰＬＳではＤＰ_ＲＢ_Ｓｔ情報を省略でき、インバンドシグナリングではＤＰ_ＲＢ_Ｓｔ情報及びＤＰ_Ｎ_Ｂｌｏｃｋ情報を除いた残りのシグナリング情報を省略できる。これは、設計者の意図に応じて変更可能である。
【０３４３】
図３４は、本発明の一実施例に係るＤＰの数に応じたＰＬＳのビット数を示したグラフである。
【０３４４】
具体的には、図３４は、ＤＰの数が増加するにつれて、ＤＰのタイプに応じたＲＢマッピングと関連するシグナリング情報がＰＬＳを介して伝送される場合のＰＬＳシグナリングのビット数が増加することを示したグラフである。
【０３４５】
点線は、関連する全てのシグナリング情報を伝送する場合であり（Ｄｅｆａｕｌｔ  ｓｉｇｎａｌｉｎｇ）、実線は、上述した一定のシグナリング情報を省略して伝送する場合（Ｅｆｆｉｃｉｅｎｔ  ｓｉｇｎａｌｉｎｇ）を意味する。ＤＰの数が増加するにつれて、一定のシグナリング情報を省略して伝送する場合に、節約されるビットの数が線形的に増加することを確認することができる。
【０３４６】
図３５は、本発明の一実施例に係るＤＰのデマッピング手順を示す図である。
【０３４７】
図３５の上端に示したように、本発明の一実施例に係る放送信号送信装置は、連続した信号フレーム３５０００，３５１００を伝送することができる。各信号フレームの構成は、上述したものと同一である。
【０３４８】
上述したように、放送信号送信装置でＲＢを基本単位として異なったタイプのＤＰを当該信号フレームにマッピングして伝送する場合、放送信号受信装置は、上述したＤＰタイプに応じたＲＢマッピングと関連するシグナリング情報を用いて、当該ＤＰを得ることができる。
【０３４９】
上述したように、ＤＰタイプに応じたＲＢマッピングと関連するシグナリング情報は、信号フレーム内のＰＬＳ３５０１０を介して伝送されてもよく、インバンドシグナリング３５０２０を介して伝送されてもよい。図３５の（ａ）は、ＰＬＳ３５０１０を介して伝送される、ＤＰタイプに応じたＲＢマッピングと関連するシグナリング情報を示し、図３５の（ｂ）は、インバンドシグナリング３５０２０を介して伝送される、ＤＰタイプに応じたＲＢマッピングと関連するシグナリング情報を示す。上述したように、インバンドシグナリング３５０２０は、当該ＤＰに含まれたデータと共にコーディング、変調、時間インターリービングなどの処理が行われるので、信号フレーム内のデータシンボルの一部の領域に含まれるものと表示できる。各シグナリング情報についての説明は、上述したものと同一であるので省略する。
【０３５０】
図３５に示したように、放送信号受信装置は、ＰＬＳ３５０１０に含まれた、ＤＰタイプに応じたＲＢマッピングと関連するシグナリング情報を得て、当該信号フレーム３５０００にマッピングされたＤＰをデマッピングして得ることができる。また、放送信号受信装置は、インバンドシグナリング３５０２０を介して伝送される、ＤＰタイプに応じたＲＢマッピングと関連するシグナリング情報を得て、次の信号フレーム３５１００に含まれたＤＰをデマッピングすることができる。
【０３５１】
図３６は、本発明の更に他の実施例に係るＦＥＣエンコーディングモジュールでＰＬＳデータをＬＤＰＣエンコーディングするために適用できる３つのタイプのマザーコード（Ｍｏｔｈｅｒ  Ｃｏｄｅ）の例示構造を示す図である。
【０３５２】
上述したＰＬＳ生成モジュール４３００から出力されたＰＬＳ−プレデータ及びＰＬＳ−ポストデータは、それぞれ独立してＢＢスクランブラモジュール４４００に入力される。以下の説明では、ＰＬＳ−プレデータ及びＰＬＳ−ポストデータはＰＬＳデータと総称することができる。ＢＢスクランブラモジュール４４００は、入力されたＰＬＳデータをランダム化するために初期化（ｉｎｉｔｉａｌｉｚａｔｉｏｎ）することができる。ＢＢスクランブラモジュール４４００は、フレームに配置されて伝送されるＰＬＳデータをフレーム別に初期化することができる。
【０３５３】
ＢＢスクランブラモジュール４４００は、フレームに配置されて伝送されるＰＬＳが複数個のフレーム情報を含む場合には、伝送されるＰＬＳデータをフレーム基準で初期化することができる。例として、後述するＰＬＳレペティション方式のフレーム構造を有する場合を挙げることができる。本発明の実施例に係るＰＬＳレペティションは、現在のフレームに、現在のフレームに関するＰＬＳデータ及び次のフレームに関するＰＬＳデータが共に伝送されるフレーム配置方式を意味する。ＰＬＳレペティション方式が適用される場合、ＢＢスクランブラモジュール４４００は、現在のフレームに関するＰＬＳデータ及び次のフレームに関するＰＬＳデータをそれぞれ独立して初期化することができる。ＰＬＳレペティション方式についての具体的な内容は後述する。
【０３５４】
ＢＢスクランブラモジュール４４００は、フレーム別に初期化されたＰＬＳ−プレデータ及びＰＬＳ−ポストデータをランダム化することができる。
【０３５５】
ランダム化されたＰＬＳ−プレデータ及びＰＬＳ−ポストデータはコーディング＆変調モジュール５３００に入力される。ランダム化されたＰＬＳ−プレデータ及びランダム化されたＰＬＳ−ポストデータは、コーディング＆変調モジュール５３００に含まれた各ＦＥＣエンコーディングモジュール５３１０にそれぞれ入力され得る。それぞれのＦＥＣエンコーディングモジュール５３１０は、入力されたＰＬＳ−プレデータ及びＰＬＳ−ポストデータをＢＣＨエンコーディング及びＬＤＰＣエンコーディングすることができる。したがって、ＦＥＣエンコーディングモジュールは、ＦＥＣエンコーディングモジュールに入力されたランダム化されたＰＬＳ−プレデータ及びランダム化されたＰＬＳ−ポストデータをそれぞれＬＤＰＣエンコーディングすることができる。
【０３５６】
ＦＥＣエンコーディングモジュール５３１０に入力されたランダム化されたＰＬＳデータは、ＢＣＨエンコーディングによるＢＣＨパリティが追加された後、ＢＣＨエンコーディングされたデータにＬＤＰＣエンコーディングが行われ得る。ＢＣＨパリティが含まれた入力データの大きさ（以下、ＬＤＰＣエンコーディングモジュール（ＬＤＰＣ  ｅｎｃｏｄｅｒ  ｍｏｄｕｌｅ）に入力される入力データの大きさをＮ_ＢＣＨと呼ぶ。）に応じて互いに異なる情報領域の大きさ（以下、情報領域の大きさはＫ_ｌｄｐｃと呼ぶ。）を有するマザーコードタイプのうち１つをベースとしてＬＤＰＣエンコーディングが行われ得る。ＦＥＣエンコーディングモジュール５３１０は、ＬＤＰＣマザーコードの情報領域のデータにおいて、Ｋ_ｌｄｐｃとＮ_ＢＣＨとの差の大きさ３６０１０だけのデータを０または１にショートニングし、パリティ領域に含まれたデータの一部のデータをパンクチャリングしてショートニング／パンクチャリングされた（ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ）ＬＤＰＣコードを出力することができる。ＬＤＰＣエンコーダモジュールは、入力されるＰＬＳデータまたはＢＣＨエンコーディングされたＰＬＳデータを、ショートニング／パンクチャリングされた（ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ）ＬＤＰＣコードをベースとしてＬＤＰＣエンコーディングして出力することができる。
【０３５７】
ここで、ＢＣＨエンコーディングは、設計者の意図に応じて省略してもよい。ＢＣＨエンコーディングが省略される場合、ＦＥＣエンコーディングモジュール５３１０は、ＦＥＣエンコーディングモジュール５３１０に入力されるＰＬＳデータに対してエンコーディングを行ってＬＤＰＣマザーコードを生成することができる。ＦＥＣエンコーディングモジュールは、生成されたＬＤＰＣマザーコードの情報領域のデータにおいて、Ｋ_ｌｄｐｃとＰＬＳデータの大きさの差３６０１０だけのデータを０または１にショートニングし、パリティ領域に含まれたデータの一部をパンクチャリングして、ショートニング／パンクチャリングされた（ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ）ＬＤＰＣコードを出力することができる。ＦＥＣエンコーダモジュールは、入力されるＰＬＳデータを、ショートニング／パンクチャリングされた（ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ）ＬＤＰＣコードをベースとしてＬＤＰＣエンコーディングして出力することができる。
【０３５８】
（ａ）は、マザーコードタイプ１の例示構造である。ここで、マザーコードタイプ１のコードレートは１／６である。（ｂ）は、マザーコードタイプ２の例示構造である。ここで、マザーコードタイプ２のコードレートは１／４である。（ｃ）は、マザーコードタイプ３の例示構造である。ここで、マザーコードタイプ３のコードレートは１／３である。
【０３５９】
各マザーコードのコードレートは、設計者の意図に応じて変更可能である。例えば、マザーコードタイプ３は、コードレートが３／１０であってもよい。
【０３６０】
図示のように、それぞれのマザーコードは情報領域（ｉｎｆｏｒｍａｔｉｏｎ  ｐｏｒｔｉｏｎ）及びパリティ領域（ｐａｒｉｔｙ  ｐｏｒｔｉｏｎ）を含むことができる。本発明の実施例では、マザーコードの情報領域３６００に該当するデータの大きさをＫ_ｌｄｐｃと定義することができる。マザーコードタイプ１、マザーコードタイプ２、マザーコードタイプ３のＫ_ｌｄｐｃは、それぞれｋ_ｌｄｐｃ１、ｋ_ｌｄｐｃ２、ｋ_ｌｄｐｃ３と呼ぶことができる。
【０３６１】
以下、（ａ）図に示されたマザーコードタイプ１をベースとしてＦＥＣエンコーディングモジュールで行われるＬＤＰＣエンコーディング手順を説明する。以下、明細書で説明するエンコーディングはＬＤＰＣエンコーディングを意味し得る。
【０３６２】
ＢＣＨエンコーディングが適用される場合、マザーコードの情報領域は、ＦＥＣエンコーディングモジュールのＬＤＰＣエンコーディングモジュールに入力される、ＢＣＨパリティビットを含むＢＣＨエンコーディングされたＰＬＳデータを含むことができる。
【０３６３】
ＢＣＨエンコーディングが適用されない場合、マザーコードの情報領域は、ＦＥＣエンコーディングモジュールのＬＤＰＣエンコーディングモジュールに入力されるＰＬＳデータを含むことができる。
【０３６４】
ＦＥＣエンコーディングモジュールに入力されるＰＬＳデータの大きさは、伝送される付加情報（管理情報（ｍａｎａｇｅｍｅｎｔ  ｉｎｆｏｒｍａｔｉｏｎ））の大きさ及び伝送パラメータのデータの大きさに応じて変わり得る。ＦＥＣエンコーディングモジュールは、ＢＣＨエンコーディングされたＰＬＳデータに０ビット（ｂｉｔ）を挿入することができる。ＢＣＨエンコーディングが行われない場合、ＦＥＣエンコーディングモジュールは、ＰＬＳデータに０ビットを挿入することができる。
【０３６５】
本発明は、更に他の実施例によって、上述したＬＤＰＣエンコーディングのために使用される３つのタイプの専用マザーコード（ｄｅｄｉｃａｔｅｄ  ｍｏｔｈｅｒ  ｃｏｄｅ）を提供することができる。ＦＥＣエンコーディングモジュールは、ＰＬＳデータの大きさに応じてマザーコードを選択することができ、ＦＥＣエンコーディングモジュールがＰＬＳデータの大きさに応じて選択したマザーコードを、専用マザーコードと呼ぶことができる。ＦＥＣエンコーディングモジュールは、選択された専用マザーコードに基づいてＬＤＰＣエンコーディングを行うことができる。
【０３６６】
本発明の実施例では、マザーコードタイプ１のＫ_ｌｄｐｃ１の大きさ３６０００は、マザーコードタイプ２のＫ_ｌｄｐｃ２の大きさの１／２、マザーコードタイプ３のＫ_ｌｄｐｃ３の大きさの１／４と仮定することができる。設計者の意図に応じて、各マザーコードタイプ間のＫ_ｌｄｐｃの大きさの関係は変更可能である。設計者は、Ｋ_ｌｄｐｃの大きさが小さいマザーコードであるほど、コードレート（ｃｏｄｅ  ｒａｔｅ）は低い値を有するように設計することができる。様々な大きさを有するＰＬＳデータの一定水準の信号保護水準（ｓｉｇｎａｌｉｎｇ  ｐｒｏｔｅｃｔｉｏｎ  ｌｅｖｅｌ）が可能なようにするためには、ＰＬＳデータの大きさが小さいほど、ショートニングとパンクチャリングの後の有効コードレート（ｅｆｆｅｃｔｉｖｅ  ｃｏｄｅ  ｒａｔｅ）を低くしなければならない。有効コードレートを低くするために、Ｋ_ｌｄｐｃの大きさが小さいマザーコードのパリティー比率を増加させることができる。
【０３６７】
ＰＬＳデータの大きさが大きいため、ＦＥＣエンコーディングモジュールで複数のマザーコードタイプのうち１つをベースとしてエンコーディングを行うことが不可能な場合、複数のＰＬＳデータに分けてエンコーディングを行うことができる。ここで、複数に分けられたＰＬＳデータのそれぞれは、フラグメント化されたＰＬＳデータ（ｆｒａｇｍｅｎｔｅｄ  ＰＬＳ  ｄａｔａ）と呼ぶことができる。上述したＦＥＣエンコーディングモジュールでＰＬＳデータをエンコーディングする手順は、ＰＬＳデータの大きさが大きいため、ＦＥＣエンコーディングモジュールで複数のマザーコードタイプのうち１つをベースとしてエンコーディングを行うことが不可能な場合、フラグメント化されたＰＬＳデータのそれぞれをエンコーディングする手順に代替可能である。
【０３６８】
ＦＥＣエンコーディングモジュールでマザーコードタイプ１をエンコーディングする場合、非常に低いＳＮＲ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）環境での信号保護水準を保証するために、ペイロードスプリッティング（ｐａｙｌｏａｄ  ｓｐｌｉｔｔｉｎｇ）方式が行われてもよい。マザーコードタイプ１のパリティの長さは、ペイロードスプリッティング方式を行うための領域３６０２０の追加により増加し得る。具体的なマザーコード選択方法及びペイロードスプリッティング方式は後述する。
【０３６９】
ＦＥＣエンコーディングモジュールで様々な大きさを有するＰＬＳデータをＫ_ｌｄｐｃの大きさが大きい１つのマザーコードタイプをベースとしてエンコーディングする場合、コーディングゲインが急激に減少することがある。例えば、上述したＦＥＣエンコーディングモジュールが、ショートニングデータ領域（例えば、Ｋ_ｌｄｐｃ−Ｎ_ＢＣＨ）を決定する方法によってショートニングする場合、Ｋ_ｌｄｐｃが一定であるため、小さい大きさのＰＬＳデータをショートニングする時は、大きい大きさのＰＬＳデータをショートニングする時よりも相対的にショートニングをさらに多く行うことになる。
【０３７０】
上述した問題点を解決するために、本発明の実施例に係るＦＥＣエンコーディングモジュールは、複数のマザーコードタイプのうち最適のコーディングゲインを得ることができるマザーコードタイプを、ＰＬＳデータの大きさに応じて異ならせて適用することができる。
【０３７１】
本発明の実施例に係るＦＥＣエンコーディングモジュールは、最適なコーディングゲインを得るために、ＦＥＣエンコーディングモジュールがショートニングできる領域の大きさを制限することができる。ＦＥＣエンコーディングモジュールが各マザーコードのＫ_ｌｄｐｃ３６０００において一定の比率までのみショートニングできるように、ショートニング領域の大きさ３６０１０を制限することによって、各ＰＬＳデータの専用マザーコード（ｄｅｄｉｃａｔｅｄ  ｍｏｔｈｅｒ  ｃｏｄｅ）のコーディングゲインが維持され得る。本実施例は、ショートニングがＫ_ｌｄｐｃの大きさの最大５０％まで行われ得る例を例示する。したがって、上述したＦＥＣエンコーディングモジュールが、ショートニングデータ領域をＫ_ｌｄｐｃとＮ_ＢＣＨとの差で決定した場合、もし、Ｋ_ｌｄｐｃとＮ_ＢＣＨとの差がＫ_ｌｄｐｃの１／２よりも大きければ、ＦＥＣエンコーディングモジュールは、ＦＥＣエンコーディングモジュールがショートニングできるデータ領域の大きさを、Ｋ_ｌｄｐｃ−Ｎ_ＢＣＨではなくＫ_ｌｄｐｃ＊１／２と決定することができる。
【０３７２】
図（ｂ）と（ｃ）に示されたマザーコードタイプ２とマザーコードタイプ３をベースとしてＦＥＣエンコーディングモジュールで行われるＬＤＰＣエンコーディング手順は、上述した（ａ）に示されたマザーコードタイプ１をベースとしてＦＥＣエンコーディングモジュールで行われるＬＤＰＣエンコーディング手順と同様に行うことができる。
【０３７３】
ＦＥＣエンコーディングモジュールは、様々な大きさのＰＬＳデータを一つのマザーコードをベースとしてエンコーディングして最適のコーディングゲインを得る方法として、拡張されたＬＤＰＣコード（ｅｘｔｅｎｄｅｄ  ＬＤＰＣ  ｃｏｄｅ）をベースとしてエンコーディングする方法を行うことができる。
【０３７４】
しかし、拡張されたＬＤＰＣコードをベースとしてエンコーディングを行う場合に得られるコーディングゲインは、上述したＰＬＳデータの大きさ別に最適化された専用マザーコードをベースとしてエンコーディングした場合のコーディングゲインと比較して、約０．５ｄＢ低い。したがって、本発明の実施例に係るＦＥＣエンコーディングモジュールが、ＰＬＳデータを、ＰＬＳデータの大きさに応じてマザーコードタイプの構造を選択してエンコーディングするなら、より冗長性（ｒｅｄｕｎｄａｎｃｙ）データが減少するという効果があり、同一の受信性能を保証するＰＬＳ信号保護の設計に有利である。
【０３７５】
図３７は、本発明の更に他の実施例に係るＬＤＰＣエンコーディングのために使用されるマザーコードタイプを選択する手順及びショートニング（ｓｈｏｒｔｅｎｉｎｇ）の量を決定する手順を示すフローチャートである。
【０３７６】
以下、ＦＥＣエンコーディングモジュールが、ＬＤＰＣエンコーディングの対象となるＰＬＳデータの大きさ（Ｐａｙｌｏａｄ  Ｓｉｚｅ）に応じてマザーコードタイプを選択する手順及びショートニングの量を決定する手順を説明する。以下、説明の内容は、ＦＥＣエンコーディングモジュールで行われることを前提とする。
【０３７７】
ＬＤＰＣエンコーディング方式がノーマル方式（ｎｏｒｍａｌ  ｍｏｄｅ）であるか、またはペイロードスプリッティング方式（ｐａｙｌｏａｄ  ｓｐｌｉｔｔｉｎｇ  ｍｏｄｅ）であるかを確認する（Ｓ３７０００）。もし、ペイロードスプリッティング方式である場合、ＰＬＳデータの大きさと関係なくマザーコード１が選択されることができ、マザーコードタイプ１のＫ_ｌｄｐｃの大きさ（ｋ_ｌｄｐｃ１）に基づいてショートニングの量（ｓｉｚｅ）が決定される（Ｓ３７０６０）。ペイロードスプリッティング方式の具体的な内容は後述する。
【０３７８】
ノーマル方式である場合、ＦＥＣエンコーディングモジュールは、ＰＬＳデータの大きさに応じてマザーコードタイプを選択する。以下、ノーマル方式である場合に、ＦＥＣエンコーディングモジュールがマザーコードタイプを選択する手順を説明する。
【０３７９】
ｎｕｍ_ｌｄｐｃは、上述した一つのＰＬＳデータに含まれ得るフラグメント化されたＰＬＳデータの数を意味する。ｉｓｉｚｅ_ｌｄｐｃは、ＦＥＣエンコーディングモジュールに入力されるフラグメント化されたＰＬＳデータの大きさを意味する。ｎｕｍ_ｌｄｐｃ３は、エンコーディングされるために入力されたＰＬＳデータの大きさ（ｐａｙｌｏａｄ  ｓｉｚｅ）をｋ_ｌｄｐｃ３で割った値を切り上げた値として決定され得る。ｉｓｉｚｅ_ｌｄｐｃ３の値は、ＰＬＳデータの大きさ（ｐａｙｌｏａｄ  ｓｉｚｅ）を決定されたｎｕｍ_ｌｄｐｃ３で割った値を切り上げた値として決定され得る（Ｓ３７０１０）。ｉｓｉｚｅ_ｌｄｐｃ３の値が、ｋ_ｌｄｐｃ２を超え、ｋ_ｌｄｐｃ３以下の範囲に該当するか否かを判断する（Ｓ３７０２０）。ｉｓｉｚｅ_ｌｄｐｃ３の値が、ｋ_ｌｄｐｃ２を超え、ｋ_ｌｄｐｃ３以下の範囲に該当すれば、マザーコードタイプはマザーコードタイプ３と決定される。このとき、ショートニングの量は、ｋ_ｌｄｐｃ３とｉｓｉｚｅ_ｌｄｐｃ３との差の値に基づいて決定され得る。（Ｓ３７０２１）
ｉｓｉｚｅ_ｌｄｐｃ３の値が、ｋ_ｌｄｐｃ２を超え、ｋ_ｌｄｐｃ３以下の範囲に該当しなければ、ＰＬＳデータの大きさ（図面で“ｐａｙｌｏａｄ  ｓｉｚｅ”と表記）をｋ_ｌｄｐｃ２で割った値を切り上げた値をｎｕｍ_ｌｄｐｃ２と決定する。ｉｓｉｚｅ_ｌｄｐｃ２の値は、ＰＬＳデータの大きさ（ｐａｙｌｏａｄ  ｓｉｚｅ）を決定されたｎｕｍ_ｌｄｐｃ２で割った値を切り上げた値として決定することができる（Ｓ３７０３０）。ｉｓｉｚｅ_ｌｄｐｃ２の値が、ｋ_ｌｄｐｃ１を超え、ｋ_ｌｄｐｃ２以下の範囲に該当するか否かを判断する（Ｓ３７０４０）。ｉｓｉｚｅ_ｌｄｐｃ２の値が、ｋ_ｌｄｐｃ１を超え、ｋ_ｌｄｐｃ２以下の範囲に該当すれば、マザーコードタイプはマザーコードタイプ２と決定される。このとき、ショートニングの量は、ｋ_ｌｄｐｃ２とｉｓｉｚｅ_ｌｄｐｃ２との差の値に基づいて決定され得る（Ｓ３７０４１）。
【０３８０】
ｉｓｉｚｅ_ｌｄｐｃ２の値が、ｋ_ｌｄｐｃ１を超え、ｋ_ｌｄｐｃ２以下の範囲に該当しなければ、ＰＬＳデータの大きさ（ｐａｙｌｏａｄ  ｓｉｚｅ）をｋ_ｌｄｐｃ１で割った値を切り上げた値をｎｕｍ_ｌｄｐｃ１として決定する。ｉｓｉｚｅ_ｌｄｐｃ１の値は、ＰＬＳデータの大きさ（ｐａｙｌｏａｄ  ｓｉｚｅ）を決定されたｎｕｍ_ｌｄｐｃ１で割った値を切り上げた値として決定され得る（Ｓ３７０５０）。このとき、マザーコードのタイプはマザーコードタイプ１と決定され、ショートニングの量は、ｋ_ｌｄｐｃ１とｉｓｉｚｅ_ｌｄｐｃ１との差の値に基づいて決定され得る（Ｓ３７０６０）。
【０３８１】
上述した内容によるｎｕｍ_ｌｄｐｃ及びｉｓｉｚｅ_ｌｄｐｃは、ＰＬＳデータの大きさに応じて異なる値を有することができる。しかし、マザーコードタイプに応じたｋ_ｌｄｐｃ１、ｋ_ｌｄｐｃ２、ｋ_ｌｄｐｃ３は、ＰＬＳデータの大きさの影響を受けず、一定の値を有する。
【０３８２】
図３８は、本発明の更に他の実施例に係るアダプテーションパリティ（Ａｄａｐｔａｔｉｏｎ  Ｐａｒｉｔｙ）のエンコーディング手順を示す図である。
【０３８３】
（ａ）は、ＬＤＰＣエンコーディングのためにＦＥＣエンコーディングモジュールに入力されるＰＬＳデータの例を示した図である。
【０３８４】
（ｂ）は、ＬＤＰＣエンコーディングの後、ショートニング及びパンクチャリングが行われる前のＬＤＰＣコードの構造の例を示した図である。
【０３８５】
（ｃ）は、ＦＥＣエンコーディングモジュールから出力される、ＬＤＰＣエンコーディングの後にショートニング及びパンクチャリング（３８０１０）が行われたＬＤＰＣコード（以下、ショートニング／パンクチャリングされたＬＤＰＣコードと呼ぶ。）の構造の例を示した図である。
【０３８６】
（ｄ）は、本発明の更に他の実施例に係るＦＥＣエンコーディングモジュールが、ＬＤＰＣエンコーディングの後にショートニング及びパンクチャリングが行われたＬＤＰＣコードにアダプテーションパリティ（３８０１１）を追加して出力するコードの構造の例を示した図である。ここで、ＦＥＣエンコーディングモジュールが、ショートニング／パンクチャリングされたＬＤＰＣコードにアダプテーションパリティ（３８０１１）を追加したコードを出力する方式を、アダプテーションパリティ方式という。
【０３８７】
ＦＥＣエンコーディングモジュールは、信号保護の水準を維持するために、ＰＬＳデータをＬＤＰＣエンコーディングした後にショートニングし、パリティビット（ｐａｒｉｔｙ  ｂｉｔｓ）の一部をパンクチャリング（３８０１０）してショートニング／パンクチャリングされたＬＤＰＣコードを出力することができる。受信環境が劣悪な場合、放送システムが一定にサポートするロバスト性（ｒｏｂｕｓｔｎｅｓｓ）、すなわち、一定のターゲットＴＯＶ（ｔａｒｇｅｔ  Ｔｈｒｅｓｈｏｌｄ  Ｏｆ  Ｖｉｓｉｂｉｌｉｔｙ）よりも信号保護の水準を強化する必要性がある。本発明の実施例では、信号保護の水準を強化するために、ショートニング／パンクチャリングされたＬＤＰＣコードに適応パリティビット（ａｄａｐｔａｔｉｏｎ  ｐａｒｉｔｙ  ｂｉｔｓ）（３８０１１）を追加してＬＤＰＣコードを出力することができる。適応パリティビットは、ＬＤＰＣエンコーディングの後、パンクチャリングされたパリティビット（３８０１０）の一部のパリティビット（３８０１１）として決定され得る。
【０３８８】
本図（ｃ）は、有効コードレートが１／３の水準である場合の基本ターゲットＴＯＶを示した図である。本発明の実施例に係るＦＥＣエンコーディングモジュールが適応パリティビット（ａｄａｐｔａｔｉｏｎ  ｐａｒｉｔｙ  ｂｉｔｓ）（３８０１１）を追加すると、実際にパンクチャリングされるパリティビットが減少する効果を得ることができる。ＦＥＣエンコーディングモジュールは、適応パリティビットを追加する方式を通じて、本図（ｄ）に示したように、有効コードレートを１／４の水準に調節することができる。本発明の実施例に係るＬＤＰＣエンコーディングに適用されるマザーコードは、適応パリティビット（３８０１１）を得るために一定量のパリティビットを追加で含むことができる。したがって、アダプテーションパリティエンコーディングに適用されるマザーコードのコードレートは、本来のマザーコードのコードレートよりも低く設計され得る。
【０３８９】
ＦＥＣエンコーディングモジュールは、パンクチャリングされるパリティビットの量を任意に減少させ、ＬＤＰＣコードに含まれた追加パリティ（３８０１１）を出力することができる。出力されたＬＤＰＣコードに含まれた追加パリティ（３８０１１）を時間的に前のフレーム（ｆｒａｍｅ）に含ませてトランスミッタを介して伝送することによって、ダイバーシティゲイン（ｄｉｖｅｒｓｉｔｙ  ｇａｉｎ）を得ることができる。本図において、マザーコード内の情報領域の最後がショートニングされ、マザーコード内のパリティ領域の最後がパンクチャリングされると示したことは、一つの実施例に過ぎず、設計者の意図に応じてマザーコード内のショートニング及びパンクチャリング領域は変更されてもよい。
【０３９０】
図３９は、本発明の更に他の実施例に係るＦＥＣエンコーディングモジュールに入力されるＰＬＳデータをＬＤＰＣエンコーディングする前に、入力されるＰＬＳデータを分割するペイロードスプリッティング（Ｐａｙｌｏａｄ  Ｓｐｌｉｔｔｉｎｇ）方式を示す図である。以下、説明においてＦＥＣエンコーディングモジュールに入力されるＰＬＳデータはペイロードと呼ぶことができる。
【０３９１】
（ａ）は、ＬＤＰＣエンコーディングのためにＦＥＣエンコーディングモジュールに入力されるＰＬＳデータの例を示した図である。
【０３９２】
（ｂ）は、ペイロードスプリッティングが行われたペイロードのそれぞれをＬＤＰＣエンコーディングしたＬＤＰＣコードの構造の例を示した図である。（ｂ）で示しているＬＤＰＣコードの構造は、ショートニング／パンクチャリングが行われる前の構造である。
【０３９３】
（ｃ）は、本発明の更に他の実施例に係るＦＥＣエンコーディングモジュールが出力するショートニング／パンクチャリングされたＬＤＰＣ構造の例を示した図である。この図のショートニング／パンクチャリングされたＬＤＰＣ構造は、ＦＥＣエンコーディングモジュールでスプリッティング方式が適用された場合に出力されるショートニング／パンクチャリングされたＬＤＰＣコードの構造の例示図である。
【０３９４】
ペイロードスプリッティングは、シグナリングに対する一定のターゲットＴＯＶよりも強化されたロバスト性を得るために、ＦＥＣエンコーディングモジュールで行われる。
【０３９５】
（ｂ）に示したように、ペイロードスプリッティング方式は、ＦＥＣエンコーディングモジュールでＬＤＰＣエンコーディングの前にＰＬＳデータを分割し、分割されたそれぞれのＰＬＳデータをＬＤＰＣエンコーディングする方式である。
【０３９６】
（ｃ）に示したように、ペイロードスプリッティング方式は、ＦＥＣエンコーディングモジュールが提供するマザーコードタイプのうち、コードレートが最も低いマザーコードタイプ（本実施例ではマザーコードタイプ１）のみで入力ＰＬＳデータをエンコーディングし、ショートニング／パンクチャリングすることができる。
【０３９７】
先の説明において、ＦＥＣエンコーディングモジュールで、ＰＬＳデータの大きさに基づいて３つのマザーコードタイプのいずれか１つのマザーコードタイプを選択し、選択されたマザーコードタイプをベースとしてＰＬＳデータをＬＤＰＣエンコーディングして信号保護の水準を調節する方法を詳述した。しかし、ＦＥＣエンコーディングモジュールが提供するマザーコードタイプのうち最も高いコードレートを有するマザーコードタイプ（本実施例では、マザーコードタイプ３）を選択した場合、信号保護の水準が制限され得る。このような場合、ＦＥＣエンコーディングモジュールは、ＰＬＳデータにペイロードスプリッティング方式を適用し、全てのＰＬＳデータを、コードレートがＦＥＣエンコーディングモジュールが提供するマザーコードタイプのうち最も低いマザーコードのみでＬＤＰＣエンコーディングして、信号保護の水準を低く調節することができる。ペイロードスプリッティングエンコーディング方式を使用する場合、ＦＥＣエンコーディングモジュールは、パンクチャリングするデータの大きさをショートニングした後、強化されたターゲットＴＯＶに従って調節することができる。
【０３９８】
先に詳述した本発明の実施例に係るＦＥＣエンコーディングモジュールがＬＤＰＣエンコーディングのためにペイロードスプリッティング方式を適用していない場合、ショートニング／パンクチャリングされたＬＤＰＣコードの有効コードレートは１／３の水準であった。しかし、（ｃ）に示された、ＦＥＣエンコーディングモジュールでペイロードスプリッティング方式が適用されて出力されたＬＤＰＣコードの有効コードレートは１１／６０の水準である。したがって、ペイロードスプリッティング方式が適用されて出力されたＬＤＰＣコードの有効コードレートが減少するという効果を得ることができる。
【０３９９】
本図（ｂ）において、ＬＤＰＣコード内の情報領域の最後がショートニングされ、ＬＤＰＣコード内のパリティ領域の最後がパンクチャリングされると示したことは、一つの実施例であって、設計者の意図に応じてＬＤＰＣコード内のショートニング／パンクチャリング領域が変更されてもよい。
【０４００】
図４０は、本発明の更に他の実施例に係るフレームストラクチャモジュール１２００でＰＬＳレペティション（ｒｅｐｅｔｉｔｉｏｎ）が行われてフレームが出力される手順を示した図である。
【０４０１】
本発明の更に他の実施例に係るフレームストラクチャモジュールで行われるＰＬＳレペティション方式は、１つのフレームに２つ以上のフレームの情報を含む２つ以上のＰＬＳデータが含まれるフレームストラクチャ方式である。
【０４０２】
以下、本発明の一実施例に係るＰＬＳレペティションを説明する。
【０４０３】
（ａ）は、ＦＥＣエンコーディングモジュールでエンコーディングされた複数のＰＬＳデータの構造の例を示した図である。
【０４０４】
（ｂ）は、フレームストラクチャモジュールで複数のエンコーディングされたＰＬＳデータがＰＬＳレペティション方式によって１つのフレームに含まれるフレーム構造の例を示した図である。
【０４０５】
本図（ｃ）は、現在のフレームが現在のフレームのＰＬＳデータ及び次のフレームのＰＬＳデータを含む構造の例を示した図である。
【０４０６】
具体的には、図４０（ｃ）は、ｎ番目のフレーム（現在のフレーム）がｎ番目のフレームのＰＬＳデータ（ＰＬＳ  ｎ）とｎ＋１番目のフレーム（次のフレーム）のＰＬＳデータ４００００を含む構造の例、及びｎ＋１番目のフレーム（現在のフレーム）がｎ＋１番目のフレームのＰＬＳデータ（ＰＬＳ  ｎ＋１）とｎ＋２番目のフレーム（次のフレーム）のＰＬＳデータを含む構造の例を示した図である。以下、各図面について詳述する。
【０４０７】
（ａ）は、ｎ番目のフレームのためのＰＬＳ ｎ、ｎ＋１番目のフレームのためのＰＬＳ ｎ＋１、そして、ｎ＋２番目のフレームのためのＰＬＳ ｎ＋２がエンコーディングされた構造を示したものである。本発明の更に他の実施例に係るＦＥＣエンコーディングモジュールは、スタティックＰＬＳシグナリングデータとダイナミックＰＬＳシグナリングデータを共にエンコーディングし、ＬＤＰＣコードとして出力することができる。ｎ番目のフレームのフィジカルシグナリングデータを含むＰＬＳ ｎは、スタティックＰＬＳシグナリングデータ（“ｓｔａｔ”と表示）、ダイナミックＰＬＳシグナリングデータ（“ｄｙｎ”と表示）、パリティデータ（“ｐａｒｉｔｙ”と表示）を含むことができる。同様に、ｎ＋１番目、ｎ＋２番目のフレームのフィジカルシグナリングデータを含むＰＬＳ ｎ＋１、ＰＬＳ ｎ＋２も、それぞれスタティックＰＬＳシグナリングデータ（“ｓｔａｔ”と表示）、ダイナミックＰＬＳシグナリングデータ（“ｄｙｎ”と表示）、パリティデータ（“ｐａｒｉｔｙ”と表示）を含むことができる。図面において、ＩはスタティックＰＬＳシグナリングデータ及びダイナミックＰＬＳシグナリングデータを含み、Ｐはパリティデータを含む。
【０４０８】
（ｂ）は、（ａ）で例示したデータをフレームに配置するために分割するＰＬＳフォーマッティング（ｆｏｒｍａｔｔｉｎｇ）の例を示した図である。
【０４０９】
トランスミッタによって伝送されるＰＬＳデータがフレーム毎に変わるか否かによって区分し、フレーム毎に変わらない重複するＰＬＳデータを除いて伝送すると、受信機では、ＰＬＳデコーディング（ｄｅｃｏｄｉｎｇ）性能を高めることができる。したがって、本発明の実施例に係るフレームストラクチャモジュールは、ＰＬＳレペティション方式でＰＬＳ ｎとＰＬＳ ｎ＋１をｎ番目のフレームにマッピングする場合、ＰＬＳ ｎのスタティックＰＬＳシグナリングデータと重複するＰＬＳ ｎ＋１のスタティックＰＬＳシグナリングデータは除いて、ＰＬＳ ｎ＋１のダイナミックＰＬＳシグナリングデータ及びＰＬＳ ｎ＋１のパリティデータを含むようにＰＬＳ ｎ＋１を分割することができる。このようにフレームストラクチャモジュールが次のフレームのＰＬＳデータを現在のフレームで伝送するために分割する方式を、ＰＬＳフォーマッティング（ｆｏｒｍａｔｔｉｎｇ）と呼ぶことができる。
【０４１０】
ここで、フレームストラクチャモジュールが、ｎ番目のフレームにマッピングするためのＰＬＳ ｎ＋１を分割するとき、ＰＬＳ ｎ＋１のパリティデータは、（ａ）に示されたパリティデータ（“Ｐ”と表示）の一部として決定されることができ、量がスケーラブル（ｓｃａｌａｂｌｅ）に変わることができる。フレームストラクチャモジュールでＰＬＳフォーマッティングを行って決定した、現在のフレームで伝送される次のフレームのＰＬＳデータのパリティビットを、スケーラブルパリティ（ｓｃａｌａｂｌｅ  ｐａｒｉｔｙ）ということができる。
【０４１１】
（ｃ）は、（ｂ）で分割したデータをｎ番目のフレームとｎ＋１番目のフレームに配置する例を示す。
【０４１２】
各フレームは、プリアンブル、ＰＬＳ−ｐｒｅ、ＰＬＳ、サービスデータ（“Ｄａｔａ  ｎ”と表示）を含むことができる。以下では、（ｃ）に示された各フレームの詳細な構造を説明する。（ｃ）に示されたｎ番目のフレームは、プリアンブル、ＰＬＳ−ｐｒｅ、エンコーディングされたＰＬＳ ｎ、エンコーディングされたＰＬＳ ｎ＋１の一部４００００、及びサービスデータ（“Ｄａｔａ  ｎ”と表示）を含むことができる。同様に、ｎ＋１番目のフレームは、プリアンブル、ＰＬＳ−ｐｒｅ、エンコーディングされたＰＬＳ ｎ＋１ ４００１０、エンコーディングされたＰＬＳ ｎ＋２の一部、及びサービスデータ（“Ｄａｔａ  ｎ＋１”と表示）を含むことができる。以下、本発明の一実施例で説明するプリアンブルはＰＬＳ−ｐｒｅを含むことができる。
【０４１３】
（ｃ）に示されたｎ番目のフレームとｎ＋１番目のフレームがそれぞれ含むＰＬＳ ｎ＋１は異なる。ｎ番目のフレームに含まれるＰＬＳ ｎ＋１ ４００００は、ＰＬＳフォーマッティング方式によって分割されてスタティックＰＬＳシグナリングデータを含まないが、ＰＬＳ ｎ＋１ ４００１０はスタティックＰＬＳシグナリングデータを含む。
【０４１４】
フレームストラクチャモジュールは、スケーラブルパリティを決定するとき、受信機がｎ＋１番目のフレームを受信する前に、ｎ番目のフレームに含まれたＰＬＳ ｎ＋１をデコーディングできる程度のｎ番目のフレームに含まれたＰＬＳ ｎ＋１ ４００００のロバスト性を維持することができ、及びｎ番目のフレームに含まれたＰＬＳ ｎ＋１ ４００００とｎ＋１番目のフレームに含まれたＰＬＳ ｎ＋１ ４００１０をｎ＋１番目のフレームでデコーディングするときに得られるダイバーシティゲインを考慮し得る。
【０４１５】
ｎ番目のフレームに含まれるＰＬＳ ｎ＋１ ４００００のパリティビットが増加すると、ｎ＋１フレームを受信する前に、ｎ番目のフレームに含まれたＰＬＳ ｎ＋１ ４００００をデコーディングしたデータをベースとしてｎ＋１フレームに含まれたデータ（Ｄａｔａ  ｎ＋１）を迅速にデコーディングできるという利点がある。一方、ＰＬＳ ｎ＋１ ４００００に含まれるスケーラブルパリティが増加して、データの伝送が非効率的である。また、ｎ＋１フレームに含まれるＰＬＳ ｎ＋１ ４００１０のデコーディングのためのダイバーシティゲインを得るために、ｎフレームで伝送されるＰＬＳ ｎ＋１ ４００００のスケーラブルパリティを少なく伝送すると、ｎフレームに含まれるＰＬＳ ｎ＋１ ４００００をｎ＋１フレームが受信される前に予めデコーディングして、ｎ＋１番目のフレームに含まれたサービスデータ（Ｄａｎａ  ｎ＋１）を迅速にデコーディングする効果が減少し得る。
【０４１６】
受信機で向上したダイバーシティゲインを得るための観点から、本発明の一実施例に係るフレームストラクチャモジュールは、ＰＬＳフォーマッティングを行う手順で、ｎ番目のフレームに含まれたＰＬＳ ｎ＋１ ４００００のパリティとｎ＋１フレームに含まれたＰＬＳ ｎ＋１ ４００１０のパリティが、可能な限り互いに異なるパリティの構成を有することができるように決定できる。
【０４１７】
例えば、ＰＬＳ ｎ＋１のパリティＰが５個のビット（ｂｉｔ）で構成される場合、フレームストラクチャモジュールは、ｎ番目のフレームが含むことができるＰＬＳ ｎ＋１のスケーラブルパリティは２番目、４番目のビットと決定し、ｎ＋１番目のフレームが含むことができるＰＬＳ ｎ＋１のスケーラブルパリティは１番目、３番目、５番目のビットと決定することができる。このように、フレームストラクチャモジュールが、スケーラブルパリティが重複しない互いに異なるパリティとなるように決定すると、ダイバーシティゲインだけでなく、コーディングゲインまで得ることができる。上述した本発明の更に他の実施例に係るフレームストラクチャモジュールが行うことができるＰＬＳフォーマッティングを行う場合、受信機でのダイバーシティゲインは、ＬＤＰＣデコーディングの前に、繰り返し伝送された情報をソフトコンバイニング（ｓｏｆｔ  ｃｏｍｂｉｎｉｎｇ）して極大化することができる。
【０４１８】
図面のフレーム構造を示した例は本発明の実施例の一つであり、設計者の意図に応じて変形可能である。ｎ番目のフレームにおいてＰＬＳ ｎとＰＬＳ ｎ＋１ ４００００の順序は一つの例であり、設計者の意図に応じてＰＬＳ ｎ＋１ ４００００がＰＬＳ ｎよりも前に位置してもよい。これは、ｎ＋１番目のフレームでも同様に適用することができる。
【０４１９】
図４１は、本発明の更に他の実施例に係る信号フレーム構造を示す図である。
【０４２０】
（ａ）図に示された各信号フレーム４１０１０，４１０２０は、プリアンブルＰ、ヘッド及びテールエッジシンボル（Ｈｅａｄ／Ｔａｉｌ  Ｅｄｇｅ  ｓｙｍｂｏｌｓ、ＥH、ＥT）、少なくとも１つ以上のＰＬＳシンボルＰＬＳ、及び複数個のデータシンボル（図面にそれぞれ、“ＤＡＴＡ  Ｆｒａｍｅ  Ｎ”、“ＤＡＴＡ  Ｆｒａｍｅ  Ｎ＋１”と表記）を含むことができる。これは、設計者の意図に応じて変更可能である。（ａ）、（ｂ）図に示された各信号フレームに表記されたＴ_Ｓｙｎｃは、受信機が、プリアンブルから得た情報をベースとしてＰＬＳデコーディングが可能な安定化された同期を得るために必要な時間である。以下、説明する実施例では、Ｔ_Ｓｙｎｃ時間を確保するための方法として、フレームストラクチャモジュールがＰＬＳオフセット領域を割り当てる方法を開示する。
【０４２１】
プリアンブルは、信号フレームの一番前に位置し、放送システムと各信号フレームのタイプを識別するための基本伝送パラメータ、同期化のための情報、フレームに含まれた信号の変調及びコーディングに関する情報などを伝送することができる。基本伝送パラメータには、ＦＦＴの大きさ、ガードインターバル情報、パイロットパターン情報などが含まれ得る。同期化のための情報には、キャリアと位相、シンボルタイミング、フレームに関する情報が含まれ得る。したがって、本発明の更に他の実施例に係る放送信号受信装置は、信号フレームのプリアンブルを一番最初に検出して、当該放送システム及びフレームタイプを識別し、受信機のタイプに対応する放送信号を選択的に受信してデコーディングを行うことができる。
【０４２２】
また、受信機は、検出及びデコーディングされたプリアンブルの情報を通じてシステム情報を得て、同期化手順を追加で行うことによってＰＬＳデコーディングのための情報を得ることができる。受信機が、プリアンブルのデコーディングを通じて得られた情報をベースとしてＰＬＳデコーディングを行うことができる。
【０４２３】
上述したプリアンブルの機能を行うために、プリアンブルは、サービスデータよりも数ｄＢ高く伝送され得る。また、プリアンブルの検出及びデコーディングは、同期化手順の実行に先行しなければならない。
【０４２４】
（ａ）図は、ＰＬＳシンボルがプリアンブルシンボル又はエッジシンボルＥHに続いてマッピングされた信号フレームの構造を示す。受信機でＴ_Ｓｙｎｃだけの時間が経過した後に同期化が完了するので、受信機がＰＬＳシンボルを受信してもデコーディングすることができない。この場合、受信機が受信したＰＬＳデータをデコーディングするまで、少なくとも１つ以上の信号フレームが受信される時間が遅れることがある。信号フレームのＰＬＳシンボルが受信される前に同期化が完了しない場合に備えてバッファを使用することもできるが、多数のバッファが必要であるという欠点がある。
【０４２５】
（ｂ）図に示された各信号フレーム４１０３０，４１０４０も、（ａ）図に示された各信号フレームが含むシンボル（Ｐ、ＥH、ＥT、ＰＬＳ、ＤＡＴＡ Ｆｒａｍｅ Ｎ）を含むことができる。
【０４２６】
本発明の更に他の実施例に係るフレームストラクチャモジュールは、迅速なサービスの取得及びデータデコーディングのために、各信号フレーム４１０３０，４１０４０のヘッドエッジシンボルＥHと少なくとも１つ以上のＰＬＳシンボルＰＬＳとの間に、ＰＬＳオフセット領域４１０３１，４１０４２を設定することができる。フレームストラクチャモジュールで信号フレームにＰＬＳオフセット領域４１０３１，４１０４２が設定された場合、プリアンブルはＰＬＳオフセット情報ＰＬＳ_ｏｆｆｓｅｔを含むことができる。本発明の実施例に係るＰＬＳ_ｏｆｆｓｅｔの値は、ＰＬＳオフセット領域を設定するのに使用されたＯＦＤＭシンボルの長さとして定義することができる。
【０４２７】
信号フレームに設定されたＰＬＳオフセット領域によって、受信機は、プリアンブルの検出及びデコーディングが行われる時間であるＴ_Ｓｙｎｃを確保することができる。
【０４２８】
以下、ＰＬＳ_ｏｆｆｓｅｔの値を決定する例を説明する。
【０４２９】
信号フレーム内の１つのＯＦＤＭシンボルの長さをＴ_Ｓｙｍｂｏｌと定義する。信号フレームがエッジシンボルＥHを含まない場合、ＰＬＳオフセットを含むＯＦＤＭシンボルの長さ（ＰＬＳ_ｏｆｆｓｅｔの値）は、Ｔ_Ｓｙｎｃ／Ｔ_Ｓｙｍｂｏｌの上限値（ｃｅｉｌｉｎｇ  ｖａｌｕｅ）（または切り上げた値）と同一または大きい値として決定され得る。
【０４３０】
信号フレームがエッジシンボルＥHを含む場合、ＰＬＳ_ｏｆｆｓｅｔを含むＯＦＤＭシンボルの長さは、（Ｔ_Ｓｙｎｃ／Ｔ_Ｓｙｍｂｏｌの上限値（または切り上げた値））−１と同一または大きい値として決定され得る。
【０４３１】
したがって、受信機は、プリアンブルを検出及びデコーディングして得たＰＬＳ_ｏｆｆｓｅｔの値を含むデータをベースとして、受信した信号フレームの構造を知ることができる。ＰＬＳ_ｏｆｆｓｅｔの値が０である場合、本発明の実施例に係る信号フレームの構造は、プリアンブルシンボルに続いてＰＬＳシンボルがマッピングされた構造であることを知ることができる。または、ＰＬＳ_ｏｆｆｓｅｔの値が０であり、信号フレームがエッジシンボルを含む場合、受信機は、信号フレームの構造は、プリアンブルシンボルに続いてエッジシンボルとＰＬＳシンボルがマッピングされた構造であることを知ることができる。
【０４３２】
フレームストラクチャモジュールは、ＰＬＳオフセット領域４１０３１をデータシンボル（ＤＡＴＡ  Ｆｒａｍｅ  Ｎ）またはＰＬＳシンボル（ＰＬＳ）にマッピングされるように設定することができる。したがって、（ｂ）に示したように、フレームストラクチャモジュールは、ＰＬＳオフセット領域に、以前のフレーム（Ｆｒａｍｅ  Ｎ−１）のデータがマッピングされたデータシンボルを割り当てることができる。また、図示してはいないが、フレームストラクチャモジュールは、ＰＬＳオフセット領域に、次のフレームのＰＬＳデータがマッピングされたＰＬＳシンボルを割り当てることができる。
【０４３３】
フレームストラクチャモジュールは、プリアンブルのシグナリングビットを減らすために、ＰＬＳ_ｏｆｆｓｅｔに対して少なくとも１つ以上の量子化ステップを行うことができる。
【０４３４】
以下、フレームストラクチャモジュールが、プリアンブルの内部にＰＬＳ_ｏｆｆｓｅｔ ２ビットを割り当ててシグナリングする例を説明する。
【０４３５】
ＰＬＳ_ｏｆｆｓｅｔ値が“００”である場合、ＰＬＳオフセット領域の長さは０である。これは、プリアンブルのすぐ隣に、またはエッジシンボルが存在する場合はエッジシンボルのすぐ隣に、信号フレームの中でＰＬＳデータがマッピングされることを意味する。
【０４３６】
ＰＬＳ_ｏｆｆｓｅｔ値が“０１”である場合、ＰＬＳオフセット領域の長さは１／４＊Ｌ_Ｆｒａｍｅである。ここで、Ｌ_Ｆｒａｍｅは、１つのフレームに含まれ得るＯＦＤＭシンボルの数を意味する。
【０４３７】
ＰＬＳ_ｏｆｆｓｅｔ値が“１０”である場合、ＰＬＳオフセット領域の長さは２／４＊Ｌ_Ｆｒａｍｅである。
【０４３８】
ＰＬＳ_ｏｆｆｓｅｔ値が“１１”である場合、ＰＬＳオフセット領域の長さは３／４＊Ｌ_Ｆｒａｍｅである。
【０４３９】
上述したフレームストラクチャモジュールがＰＬＳ_ｏｆｆｓｅｔの値及びＰＬＳオフセット領域の長さを決定する方法は、一実施例に過ぎず、設計者の意図に応じて用語や値は変更可能である。
【０４４０】
先に詳述したように、図面は、プリアンブルの検出及びデコーディングの後に同期化が完了し、複数個のＯＦＤＭシンボル（ＰＬＳ_ｏｆｆｓｅｔ）が必要とされる場合のフレーム構造を示す。受信機は、プリアンブルの検出及びデコーディングの後、コンティニュアルパイロットとガードインターバルなどの情報をベースとして複数個のＯＦＤＭシンボル（ＰＬＳ_ｏｆｆｓｅｔ）が受信される時間の間、整数周波数オフセット、部分周波数オフセット及びサンプリング周波数オフセットを補正することができる。
【０４４１】
以下、本発明の実施例に係るフレームストラクチャモジュールが信号フレームにＰＬＳオフセット領域を割り当ててＴ_Ｓｙｎｃを確保する場合に得られる効果を説明する。
【０４４２】
信号フレームがＰＬＳオフセット領域を含む場合、受信機で必要とする受信チャネルスキャン時間及びサービスデータ取得時間を減少させることができる。
【０４４３】
より具体的には、受信機が検出及びデコーディングしたプリアンブルと同一のフレーム内のＰＬＳ情報を、同一のフレームを受信する時間内にデコーディングすることができるので、チャネルスキャン時間を減少させることができる。今後、放送システムでは、様々なシステムが１つの物理フレームのデータをＴＤＭ方式で伝送することができるので、チャネルスキャンの複雑度がさらに増加する。これに伴い、本発明の実施例に係る信号フレームにＰＬＳオフセット領域が割り当てられる信号フレーム構造が適用されるなら、チャネルスキャン時間の減少の程度がより一層大きくなり得る。
【０４４４】
また、信号フレームにＰＬＳオフセット領域が割り当てられる信号フレーム構造（ｂ）の場合、信号フレームにＰＬＳオフセット領域が割り当てられていない信号フレーム構造（ａ）と比較して、受信機は、信号フレームの長さとＰＬＳ_ｏｆｆｓｅｔ領域の長さとの差に該当するサービスデータ取得時間の利得（ｇａｉｎ）を期待することができる。
【０４４５】
上述したＰＬＳオフセット領域の割当の効果は、受信機が、受信されたプリアンブルシンボルと同一のフレーム内のＰＬＳデータをデコーディングできない場合に得ることができる。フレームストラクチャモジュールが、プリアンブルとエッジシンボルをＰＬＳオフセット領域の割当なしにデコーディング可能な設計を行うことができる場合には、ＰＬＳ_ｏｆｆｓｅｔの値が０に設定され得る。
【０４４６】
図４２は、本発明の更に他の実施例に係る放送信号送信方法のフローチャートである。
【０４４７】
本発明の実施例に係る放送信号送信装置は、少なくとも１つ以上の放送サービスコンポーネントを伝送するサービスデータをエンコーディングすることができる（Ｓ４２０００）。少なくとも１つ以上の放送サービスコンポーネントは、固定受信機のための放送サービスコンポーネントのうちいずれか１つに該当することができ、各放送サービスコンポーネントは、フレーム単位で区別されて伝送され得る。具体的なエンコーディング方法は、上述した通りである。
【０４４８】
その後、本発明の実施例に係る放送信号送信装置は、フィジカルシグナリングデータをショートニング方式及びパンクチャリング方式をベースとしてＬＤＰＣコードにエンコーディングすることができる。ここで、フィジカルシグナリングデータは、フィジカルシグナリングデータの大きさに基づいて決定されたコードレート値をベースとしてエンコーディングされる（Ｓ４２０１０）。本発明の実施例に係る放送信号送信装置での具体的なコードレート値の決定方法及びフィジカルシグナリングデータをエンコーディングする方法は、図３６乃至図３９で詳述したように、ＬＤＰＣエンコーダモジュールが、入力されるＰＬＳデータまたはＢＣＨエンコーディングされたＰＬＳデータを、ショートニング／パンクチャリングされた（ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ）ＬＤＰＣコードをベースとしてＬＤＰＣエンコーディングして出力することができる。ＬＤＰＣエンコーディングは、ＢＣＨパリティが含まれた入力フィジカルシグナリングデータの大きさに応じて互いに異なるコードレートを有するマザーコードタイプのうち１つをベースとして実行され得る。
【０４４９】
その後、本発明の実施例に係る放送信号送信装置は、エンコーディングされたサービスデータをコンスタレーションにマッピングすることができる（Ｓ４２０２０）。具体的なマッピング方法は、図１６乃至図３５で詳述した通りである。
【０４５０】
その後、本発明の実施例に係る放送信号送信装置は、プリアンブルデータ、フィジカルシグナリングデータ、及びマッピングされたサービスデータを含む少なくとも１つの信号フレームを生成する（Ｓ４２０３０）。本発明の実施例に係る放送信号送信装置において信号フレームを生成する具体的な方法は、図４０及び図４１で詳述したように、１つのフレームに２つ以上のフレームの情報を含む２つ以上のフィジカルシグナリングデータが含まれるＰＬＳレペティション方式を使用することができる。また、本発明の実施例に係る放送信号送信装置は、信号フレームにマッピングされる現在のフレームに対するフィジカルシグナリングデータの前段にオフセット領域を設定し、オフセット領域に、以前のフレームのサービスデータや次のフレームのフィジカルシグナリングデータをマッピングすることができる。
【０４５１】
その後、本発明の一実施例に係る放送信号送信装置は、生成された少なくとも１つ以上の信号フレームをＯＦＤＭ方式で変調することができる（Ｓ４２０４０）。
【０４５２】
その後、本発明の一実施例に係る放送信号送信装置は、生成された少なくとも１つ以上の変調された信号フレームを運搬する少なくとも１つ以上の放送信号を送信することができる（Ｓ４２０５０）。
【０４５３】
図４３は、本発明の更に他の実施例に係る放送信号受信方法のフローチャートである。
【０４５４】
図４３は、図４２で説明した放送信号送信方法の逆の手順に該当する。
【０４５５】
本発明の一実施例に係る放送信号受信装置は、少なくとも１つ以上の放送信号を受信することができる（Ｓ４３０００）。その後、本発明の一実施例に係る放送信号受信装置は、受信された少なくとも１つ以上の放送信号をＯＦＤＭ方式で復調することができる（Ｓ４３０１０）。
【０４５６】
その後、本発明の一実施例に係る放送信号受信装置は、少なくとも１つの信号フレームを、復調された放送信号から分離することができる。ここで、放送信号から分離された少なくとも１つの信号フレームは、プリアンブルデータ、フィジカルシグナリングデータ及びサービスデータを含むことができる（Ｓ４３０２０）。本発明の実施例に係る放送信号送信装置において信号フレームを生成する具体的な方法は、図４０及び図４１で詳述したように、１つのフレームに２つ以上のフレームの情報を含む２つ以上のフィジカルシグナリングデータが含まれるＰＬＳレペティション方式を使用することができる。また、本発明の実施例に係る放送信号送信装置は、信号フレームにマッピングされる現在のフレームに対するフィジカルシグナリングデータの前段にオフセット領域を設定し、オフセット領域に、以前のフレームのサービスデータや次のフレームのフィジカルシグナリングデータをマッピングすることができる。その後、本発明の一実施例に係る放送信号受信装置は、ＬＤＰＣ方式をベースとしてフィジカルシグナリングデータをデコーディングすることができる。ここで、フィジカルシグナリングデータは、フィジカルシグナリングデータの大きさに基づいて決定されたコードレート値をベースとしてエンコーディングされたショートニング／パンクチャリングされたＬＤＰＣコードである（Ｓ４３０３０）。コードレートを決定しフィジカルシグナリングデータをデコーディングするために、図３６乃至図３９で詳述したように、ＬＤＰＣデコーダモジュールは、入力されるＰＬＳデータまたはＢＣＨエンコーディングされたＰＬＳデータを、ショートニング／パンクチャリングされた（ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ）ＬＤＰＣコードをベースとしてＬＤＰＣデコーディングして出力することができる。ＬＤＰＣデコーディングは、ＢＣＨパリティが含まれたフィジカルシグナリングデータの大きさに応じて互いに異なるコードレートをベースとして実行され得る。
【０４５７】
その後、本発明の一実施例に係る放送信号受信装置は、少なくとも１つの信号フレームに含まれたサービスデータをデマッピングすることができる（Ｓ４３０４０）。
【０４５８】
その後、本発明の一実施例に係る放送信号受信装置は、少なくとも１つ以上の放送サービスコンポーネントを伝送するサービスデータをデコーディングすることができる（Ｓ４３０５０）。
【０４５９】
説明の便宜のため、各図面を分けて説明したが、各図面に記述されている実施例を併合して新しい実施例を実現することも可能である。そして、通常の技術者の必要に応じて、以前に説明された実施例を実行するためのプログラムが記録されているコンピュータで読み取り可能な記録媒体を設計することも、本発明の権利範囲に属する。
【０４６０】
本発明に係る装置及び方法は、上述したように説明された実施例の構成及び方法が限定されて適用されるものではなく、上述した実施例は、様々な変形が可能なように、各実施例の全部又は一部が選択的に組み合わされて構成されてもよい。
【０４６１】
一方、本発明の放送信号送信／受信方法を、ネットワークデバイスに備えられた、プロセッサが読み取り可能な記録媒体に、プロセッサが読み取り可能なコードとして具体化することが可能である。プロセッサが読み取り可能な記録媒体は、プロセッサが読み取り可能なデータが格納されるいかなる種類の記録装置をも含む。プロセッサが読み取り可能な記録媒体の例は、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピーディスク、光データ格納装置、および搬送波（Ｃａｒｒｉｅｒ  Ｗａｖｅ）（例：インターネットを介した送信）を含む。また、プロセッサが読み取り可能な記録媒体は、ネットワークで接続されたコンピュータシステムに分散されて、分散方式でプロセッサが読み取り可能なコードが格納され、実行されてもよい。
【０４６２】
また、以上では、本発明の好ましい実施例について図示し、説明したが、本発明は、上述した特定の実施例に限定されず、特許請求の範囲で請求する本発明の要旨を逸脱することなく、当該発明の属する技術分野における通常の知識を有する者によって、様々な変形実施が可能であることはもちろんであり、このような変形実施は、本発明の技術的思想や展望から個別的に理解されてはならない。
【０４６３】
そして、当該明細書では、物の発明及び方法の発明が全て説明されており、必要に応じて、両発明の説明は相補的に適用されてもよい。
【０４６４】
発明の実施のための形態は、上記の発明を実施するための最良の形態で共に記述される。
【産業上の利用可能性】
【０４６５】
本発明は、放送信号提供分野で利用可能である。
【０４６６】
本発明は、放送信号送信方法、放送信号受信方法、放送信号送信装置、放送信号受信装置と関連する一連の産業分野で産業上の利用可能性を有する。
【図１】
0006367325.tif 000002
【図２】
0006367325.tif 000003
【図３】
0006367325.tif 000004
【図４】
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【図５】
0006367325.tif 000006
【図６】
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【図７】
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【図８】
0006367325.tif 000009
【図９】
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【図１０】
0006367325.tif 000011
【図１１】
0006367325.tif 000012
【図１２】
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【図１３】
0006367325.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
0006367325.tif 000028
【図２８】
0006367325.tif 000029
【図２９】
0006367325.tif 000030
【図３０】
0006367325.tif 000031
【図３１】
0006367325.tif 000032
【図３２】
0006367325.tif 000033
【図３３（ａ）】
0006367325.tif 000034
【図３３（ｂ）】
0006367325.tif 000035
【図３４】
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【図３５】
0006367325.tif 000037
【図３６】
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【図３７】
0006367325.tif 000039
【図３８】
0006367325.tif 000040
【図３９】
0006367325.tif 000041
【図４０】
0006367325.tif 000042
【図４１（ａ）】
0006367325.tif 000043
【図４１（ｂ）】
0006367325.tif 000044
【図４２】
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【図４３】
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