(57)【特許請求の範囲】
【請求項１】
ＭＥＭＳＤＶＣであって、
基板上に形成されたキャビティ内に配置される可動プレートを備え、ここで、上記可動プレートはプルイン電極とプルオフ電極との間に配置され、可動プレート電極に結合され、上記プルオフ電極は導電層から形成され、
上記ＭＥＭＳＤＶＣは、
上記可動プレート電極に結合されるプレート接地電極と、
上記導電層により上記プレート接地電極に結合されるＣＭＯＳ接地電極とを備え、
上記可動プレートは、１つもしくはそれ以上の支柱によりともに結合される複数の層を備え、
上記複数の層の各層は、実質的に同一の応力を有するＭＥＭＳＤＶＣ。
【請求項２】
上記基板に対向する表面上に上記プレート接地電極に結合される第１の固定構造と、
上記基板に対向する表面上に上記ＣＭＯＳ接地電極に結合される第２の固定構造とをさらに備え、
上記導電層は、上記第１の固定構造及び上記第２の固定構造に結合される請求項１記載のＭＥＭＳＤＶＣ。
【請求項３】
上記可動プレート電極は、導電性材料で満たされた１つもしくはそれ以上のビアもしくはトレンチ及び上記基板内に形成された金属導体を介して上記プレート接地電極に結合される請求項２記載のＭＥＭＳＤＶＣ。
【請求項４】
上記ＣＭＯＳ接地電極は、上記基板内に配置される１つもしくはそれ以上の金属導体に結合される請求項３記載のＭＥＭＳＤＶＣ。
【請求項５】
上記プルイン電極、上記プレート接地電極及びＣＭＯＳ接地電極上に少なくとも部分的に形成される誘電体層をさらに備える請求項４記載のＭＥＭＳＤＶＣ。
【請求項６】
上記可動プレート電極は、導電性材料で満たされた１つもしくはそれ以上のビアもしくはトレンチ及び上記基板内に形成された金属導体を介して上記プレート接地電極に結合される請求項１記載のＭＥＭＳＤＶＣ。
【請求項７】
上記ＣＭＯＳ接地電極は、上記基板内に配置される１つもしくはそれ以上の金属導体に結合される請求項１記載のＭＥＭＳＤＶＣ。
【請求項８】
上記プルイン電極、上記プレート接地電極及びＣＭＯＳ接地電極上に少なくとも部分的に形成される誘電体層をさらに備える請求項１記載のＭＥＭＳＤＶＣ。
【請求項９】
ＭＥＭＳＤＶＣを形成する方法であって、当該方法は、
基板上に第１の導電層を形成するステップと、
上記第１の導電層をパターニングしてＣＭＯＳ接地電極、プレート接地電極、可動プレート電極、プルイン電極及びＲＦ電極を形成するステップと、
上記基板、上記ＣＭＯＳ接地電極、上記プレート接地電極、上記可動プレート電極、上記プルイン電極及び上記ＲＦ電極上に誘電体層を堆積するステップと、
上記誘電体層を通過する開口を形成して上記ＣＭＯＳ接地電極、上記プレート接地電極及び上記可動プレート電極の少なくとも一部を露出させるステップと、
上記誘電体層上に上記ＣＭＯＳ接地電極、上記プレート接地電極及び上記可動プレート電極に接する固定素子を形成するステップと、
上記可動プレート電極に接する上記固定素子上に上記固定素子に接する可動プレートを形成するステップと、
上記ＣＭＯＳ接地電極及び上記プレート接地電極上に上記ＣＭＯＳ接地電極及び上記プレート接地電極に接して形成される上記可動プレート及び上記固定素子上に第２の導電層を堆積するステップとを含み、
上記パターニングの後に、上記プレート接地電極は上記基板内に形成される導電性材料を介して上記可動プレート電極に電気的に結合され、
パターニングの後でありかつ上記可動プレートの形成中に、上記ＣＭＯＳ接地電極及び上記プレート接地電極は互いに電気的に分離され、
上記第２の導電層を堆積した後に、上記ＣＭＯＳ接地電極及び上記プレート接地電極はともに電気的に結合され、
可動プレートを形成するステップは、
１つもしくはそれ以上の支柱によりともに結合される複数の層を形成することを含み、
上記複数の層の各層は実質的に同一の応力を有し、上記可動プレート電極は上記可動プレートの形成中に上記プレート接地電極に電気的に結合される方法。
【請求項１０】
キャビティを形成し、上記可動プレートを上記キャビティ内に自由に移動できるように上記キャビティから犠牲材料を除去するステップをさらに含む請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概して、微小電気機械システム（ＭＥＭＳ）デバイス及びその製造のための方法に関する。
【背景技術】
【０００２】
ＭＥＭＳデジタル可変キャパシタ（ＤＶＣ）デバイスは、図１において概略的に図示されるように、可動ＭＥＭＳプレートの上方に制御電極（すなわち、プルアップ電極やプルオフ電極すなわちＰＵ電極）を有し、可動ＭＥＭＳプレートの下方に制御電極（すなわち、プルイン電極やプルダウン電極すなわちＰＤ電極）を有する可動のＭＥＭＳプレートをベースとしている。これらの電極は、上部誘電体層と下部誘電体層とで被覆されている。また、可動ＭＥＭＳ素子の下方にはＲＦ電極が存在する。プレート電極に対してＰＵ電極かもしくはＰＤ電極かのいずれかが印加される電圧により、可動プレートとＲＦ電極との間には変調されるギャップが存在する。これらの電圧は、安定した最小容量もしくは最大容量をＲＦ電極に供給するように接触してＭＥＭＳ素子をプルアップさせるかもしくはプルダウンさせる静電気力を生じさせる。このように、可動プレートからＲＦ電極に対する容量は、下部へと引っ張られたときの高容量状態Ｃｍａｘ（図２参照）から上部へと引っ張られたときの低容量状態Ｃｍｉｎ（図３参照）まで変動することができる。
【０００３】
図４はＭＥＭＳＤＶＣデバイスのより詳細な断面図を示す。可動プレートは、複数の支柱を介して互いに接続される２層（すなわち、下部プレート及び上部プレート）からなる。プレートと支柱とのこの組み合わせは、屈曲しにくい半剛体プレートを形成する。プレートは、比較的低い動作電圧でＣｍｉｎ状態もしくはＣｍａｘ状態においてＤＶＣデバイスを動作させるフレキシブル脚構造を介して基板に固定される。
【０００４】
図５はＰＵ電極及びＰＤ電極上のＭＥＭＳＤＶＣデバイスに印加されるべき必要とされる電圧Ｖｐｕ及びＶｐｄを生成するＣＭＯＳ波形コントローラを図示する。ＰＵ電極及びＰＤ電極上に印加される電圧はＣｍｉｎの位置もしくはＣｍａｘの位置にプレートを上もしくは下へと移動させるために必要とされる静電気力を生成するように、プレート電位はＣＭＯＳ接地電位と参照される必要がある。プレート電極がＲＦ−フローティングとなる必要があるアプリケーションでは、プレート電極とＣＭＯＳ接地との間の高価なレジスタＲｐｌａｔｅを用いてこの参照が行われる（図５参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図６はダイオードＤｐｌａｔｅを用いてプレート電位がＣＭＯＳ接地電位と参照されるＣＭＯＳ波形コントローラを図示する。このアプリケーションでは、プレート電極は典型的にはＲＦＧＮＤ上にある。ＲｐｌａｔｅとＤｐｌａｔｅとの組み合わせがまた使用される。
【０００６】
可動プレートとＣＭＯＳ接地との間のこれらの電気的接続は、静電作動のために必要とされる。しかしながら、これらの接続はまた、２層プレートの処理中に課題を引き起こす可能性がある。特に、その処理中にＣＭＯＳ接地に接続される可動プレートを有することは作動電圧Ｖｐｕと作動電圧Ｖｐｄとをスペックからシフトさせることができる、可動プレートにおける応力を引き起こすことができ、ウェーハ生産量に著しく影響を及ぼす。
【０００７】
従って、この課題を回避してより制御された作動電圧を取得するための手段を提供することが技術的に必要とされる。
【課題を解決するための手段】
【０００８】
本発明は一般的に、ＭＥＭＳＤＶＣ及びその製造のための方法に関する。ＭＥＭＳＤＶＣ内の可動プレートの上部プレート及び下部プレートはＭＥＭＳＤＶＣの適切な動作を確実とするために同一の応力レベルを持つべきである。同一の応力レベルを取得するために、製造中に可動プレートはＣＭＯＳ接地から分離される。プレートが完全に形成された後に、可動プレートはＣＭＯＳ接地と電気的だけに結合される。可動プレートをＣＭＯＳ接地に電気的に結合させる層とプルアップ電極を形成する同一の層を用いることによりカップリングが発生する。同一の層は、可動プレートをＣＭＯＳ接地に結合させ、またプルアップ電極をＭＥＭＳＤＶＣに対して提供するので、その堆積は同一の処理工程で生じる。形成後に可動プレートをＣＭＯＳ接地に電気的に結合させることにより、可動プレートの複数の層のそれぞれにおける応力は実質的に同一とすることができる。
【０００９】
一実施形態では、ＭＥＭＳＤＶＣは基板上に形成されるキャビティ内に配置される可動プレートを備える。可動プレートはプルイン電極とプルオフ電極との間に配置され、可動プレートに結合される。プルオフ電極は導電層と、可動プレート電極に結合されるプレート接地電極と、導電層によりプレート接地電極に結合されるＣＭＯＳ接地電極とから形成される。
【００１０】
別の実施形態では、ＭＥＭＳＤＶＣを形成する方法は、基板上に第１の導電層を堆積することと、第１の導電層をパターニングしてＣＭＯＳ接地電極とプレート接地電極と可動プレート電極とプルイン電極とＲＦ電極とを形成することと、基板、ＣＭＯＳ接地電極、プレート接地電極、可動プレート電極、プルイン電極、及びＲＦ電極上に誘電体層を堆積することと、誘電体層を介して開口を形成してＣＭＯＳ接地電極とプレート接地電極と可動プレート電極との少なくとも一部を露出させることと、可動プレート電極と接する固定素子の上方に当該固定素子に接する可動プレートを形成することと、ＣＭＯＳ接地電極とプレート接地電極との上方にＣＭＯＳ接地電極及びプレート接地電極に接して形成される可動プレート及び固定素子の上方に第２の導電層を堆積することとを含む。
【図面の簡単な説明】
【００１１】
【図１】独立状態におけるＭＥＭＳＤＶＣの概略的な断面図である。
【図２】Ｃｍａｘ状態における図１のＭＥＭＳＤＶＣの概略的な断面図である。
【図３】Ｃｍｉｎ状態における図１のＭＥＭＳＤＶＣの概略的な断面図である。
【図４】別の実施形態に係るＭＥＭＳＤＶＣの概略的な断面図である。
【図５】プレート電位が抵抗Ｒｐｌａｔｅを介してＣＭＯＳ接地と参照されるＭＥＭＳＤＶＣに接続される波形コントローラの概略図である。
【図６】プレート電位がダイオードＤｐｌａｔｅを介してＣＭＯＳ接地と参照されるＭＥＭＳＤＶＣに接続される波形コントローラの概略図である。
【図７Ａ】一実施形態に係るＭＥＭＳＤＶＣの２層半剛体プレートの生成の概略的な断面図である。
【図７Ｂ】一実施形態に係るＭＥＭＳＤＶＣの２層半剛体プレートの生成の概略的な断面図である。
【図７Ｃ】一実施形態に係るＭＥＭＳＤＶＣの２層半剛体プレートの生成の概略的な断面図である。
【図８】一実施形態に係る可動プレートの形成中にＣＭＯＳ接地からプレート電極を切り離すように使用される構造の概略図である。
【図９Ａ】種々の製造の段階でＭＥＭＳＤＶＣの概略的な断面図である。
【図９Ｂ】種々の製造の段階でＭＥＭＳＤＶＣの概略的な断面図である。
【図９Ｃ】種々の製造の段階でＭＥＭＳＤＶＣの概略的な断面図である。
【図９Ｄ】種々の製造の段階でＭＥＭＳＤＶＣの概略的な断面図である。
【図９Ｅ】種々の製造の段階でＭＥＭＳＤＶＣの概略的な断面図である。
【図９Ｆ】種々の製造の段階でＭＥＭＳＤＶＣの概略的な断面図である。
【図９Ｇ】種々の製造の段階でＭＥＭＳＤＶＣの概略的な断面図である。
【発明を実施するための形態】
【００１２】
本発明の前述の特徴が詳細に理解可能になるように、上で簡単に概要を述べた本発明について、実施形態を参照してより具体的に説明する。実施形態のうちの一部を添付の図面に示す。しかしながら、添付の図面は、本発明の典型的な実施形態のみを示すものであり、従って、その範囲を限定するように考えるべきではなく、本発明は他の同様に有効な実施形態を包含する可能性があるということに留意すべきである。
【００１３】
理解の簡単化のために、可能な場合には、複数の図面にわたって共通の同じ構成要素を示すために、同じ参照番号が使用されている。ある実施形態で開示した構成要素は、特に言及していなくても他の実施形態でも有益に利用可能であることを意図している。
【００１４】
本発明は一般的に、ＭＥＭＳＤＶＣ及びその製造のための方法に関する。ＭＥＭＳＤＶＣ内の可動プレートの上部プレート及び下部プレートはＭＥＭＳＤＶＣの適切な動作を確実とするために同一の応力レベルを持つべきである。同一の応力レベルを取得するために、製造中、可動プレートはＣＭＯＳ接地から分離される。プレートが完全に形成された後に、可動プレートはＣＭＯＳ接地と電気的だけに結合される。可動プレートをＣＭＯＳ接地に電気的に結合させる層とプルアップ電極を形成する同一の層を用いることによりカップリングが発生する。同一の層は、可動プレートをＣＭＯＳ接地に結合させ、またプルアップ電極をＭＥＭＳＤＶＣに対して提供するので、その堆積は同一の処理工程で生じる。形成後に可動プレートをＣＭＯＳ接地に電気的に結合させることにより、可動プレートの層のそれぞれにおける応力は実質的に同一とすることができる。
【００１５】
プレートをＣｍｉｎ位置もしくはＣｍａｘ位置内に移動させる静電気作動力は（電圧／ギャップ）２を用いてスケーリングする。作動電圧Ｖｐｕ及び作動電圧Ｖｐｄの厳密な制御のために、処理後の可動プレートは平坦でありまったく屈曲を示さないことが必要とされる（すなわち、可動プレートとＰＤ及びＰＵ電極との間のギャップが厳密に制御される必要がある）。図４におけるような２層半剛体プレート構成では、これは下部プレートと上部プレートとの絶対応力が整合される必要があることを意味する。
【００１６】
もしこれらの処理段階中にプレート電極がＣＭＯＳ接地（すなわち、基板）に接続されれば、熱影響とプラズマ影響とは、層の堆積とエッチング中における下部プレート及び上部プレートにおける応力を変化させることができる。応力におけるこの変化は実質的には、作動電圧Ｖｐｄ及び作動電圧Ｖｐｕのシフト及びウェーハ生産量の減少を生じさせる非平坦ビーム構造を生じさせる。
【００１７】
二重層プレートの製造段階中にＣＭＯＳ接地（すなわち、基板）からプレート電極を電気的に切断することにより、下部プレート及び上部プレートにおける応力はより良く制御され、厳密に制御された作動電圧Ｖｐｕ及び作動電圧Ｖｐｄを結果として生じさせる。（静電気作動に対して必要とされる）動作中にプレート電極のＣＭＯＳ接地の電気的接続をさらに提供するために、アンテナ妨害を回避するようにＣＭＯＳ設計において形成されるのと同様に、上部電極層を用いて電気的接続が形成される。このように、二重層ビームが生成されて両方の層における応力が整合された後に電気的接続が形成される。
【００１８】
図８は二重層プレートの製造中にプレート電極をＣＭＯＳ接地から切断するように使用される構造の断面図を図示する。構造Ａ及び構造Ｂの両方は、下部電極層（すなわち、プレート電極とＰＤ電極とＲＦ電極とのために使用される層）内で生成される。構造ＡはＭＥＭＳＤＶＣのプレート電極に接続され、構造Ｂは、はＲｐｌａｔｅ（図５参照）もしくはＤｐｌａｔｅ（図６参照）を介してＣＭＯＳ接地に接続される。
【００１９】
ＤＶＣ処理においてまた使用される固定層及び上部電極層を使用することにより、上部電極層（すなわち、ＰＵ電極に対して使用される層）が堆積された後に構造Ａは構造Ｂに接続される。上部電極堆積より前に、構造Ａは構造Ｂから電気的に切断されプレート電極はフローティング状態のままである。これが製造処理中の下部プレート及び上部プレートの応力制御を可能とし、結果として充分に制御された作動電圧Ｖｐｕ及び作動電圧Ｖｐｄを生じさせる。
【００２０】
図９Ａ〜図９Ｇは製造の種々の段階でのＭＥＭＳＤＶＣデバイス９００の概略的な断面図である。図９Ａにおいて示すように、ＭＥＭＳＤＶＣはその中に形成される１つもしくはそれ以上の電極９０４を有する、その中に１つもしくはそれ以上の層を有する基板９０２の上方に形成される。矢印「Ｃ」により示されるように、電極９０４は、基板９０２のより低いレベルでＲｐｌａｔｅ及びＤｐｌａｔｅに結合されてもよい。いくつかの電極９０８，９１０，９１２，９１４，９１６，９１８，９２０は、基板９０２上に形成されてもよい。電極９０８，９１０，９１２，９１４，９１６，９１８，９２０は、導電性材料を基板９０２上に堆積することにより形成されるかまたはその上にマスクを有する基板９０２上に導電性材料をパターニングすることかもしくは堆積することに続くブランケット堆積により形成されるかのいずれかである。
【００２１】
形成されるＣＭＯＳ接地電極９０８（すなわち、図８における構造「Ｂ」）は、導電性材料で満たされているビア９０６を介して基板９０２のより低レベルで形成される１つもしくはそれ以上の金属導体９０４に結合される。そのようにして、電極９０８は電極９０８の製造直後に抵抗Ｒｐｌａｔｅ及びダイオードＤｐｌａｔｅを介して基板９０２に接地される。
【００２２】
プレート接地電極９１０（すなわち、図８における構造「Ａ」）は、製造におけるこのポイントでＣＭＯＳ接地電極９０８から分離されるが、基板９０２内に形成されかつ導電性材料で満たされた金属導体９２２及びビア９２４，９２６，９２８を介して可動プレート電極９１２，９１４に接続される。図示されないが、プルダウン電極９１６，９１８はビア及びトレンチを介して基板９０２の他の層に結合されて基板９０２から分離した電源に対する電気的接続を形成する。同様に、ＲＦ電極９２０は、図面では図示されない位置におけるＲＦ結合パッドに結合される。電極９０８，９１０，９１２，９１４，９１６，９１８，９２０は、同一の製造工程で形成される。
【００２３】
電極９０８，９１０，９１２，９１４，９１６，９１８，９２０の形成に続いて、誘電体層９３０は、図９Ｂで図示されるように、電極９０８，９１０，９１２，９１４，９１６，９１８，９２０上に形成されてもよい。誘電体層９３０のために使用されてもよい適切な材料は窒化ケイ素、酸化ケイ素、ケイ素酸窒化物及び他の電気的に絶縁された材料を含む。誘電体層９３０は究極的には、可動プレートがＣｍａｘ位置内にあるとき、可動プレートはＲＦ電極９２０から引き離されるであろう。その理由は、可動プレートは誘電体層９３０にはランディング（すなわち、接触）するであろうがＲＦ電極９２０にはランディング（すなわち、接触）しないであろうからである。
【００２４】
誘電体層９３０が堆積された後に、誘電体層９３０はパターニングされて選択された位置で誘電体層９３０を通過する開口９３２を形成してＣＭＯＳ接地電極９０８とプレート接地電極９１０と可動プレート電極９１２，９１４とを露出させる。開口９３２は適切なエッチャント（エッチング液）を用いて誘電体層９３０をエッチングすることにより形成されてもよい。
【００２５】
次に、図９Ｄで図示されるように、例えば窒化チタンなどの導電性材料が開口９３２内で誘電体層９３０の部分の上方に形成されて固定構造９３４を形成してもよい。固定構造９３４は、誘電体層９３０の上方のマスク（開口９３２を形成するように使用されるマスクとは異なるマスク）をエッチングすることに続くかもしくは配置することに続く導電性材料のブランケット堆積かまたは次に露出された領域上へと選択的に堆積することのいずれかにより形成されてもよい。時間におけるこの点において、プレート接地電極９０８及びそれ故に可動プレート電極９１２，９１４は、ＣＭＯＳ接地から電気的に分離される。その理由は、プレート接地電極９１０はＣＭＯＳ接地電極９０８から電気的に分離されるからである。
【００２６】
固定構造９３４の形成に続き、可動プレートの形成が続いてもよい。図９Ｅで図示されるように、ＣＭＯＳ接地電極９０８もしくはプレート接地電極９１０の上方にはさらなる堆積もしくは層が形成されない一方で、付加的な層が他の電極９１２，９１４，９１６，９１８，９２０上方に形成される。理解されるべきことは、非導電性マスキング層は、付加的な層の形成の間にＣＭＯＳ接地電極９０８及びプレート接地電極９１０上方に形成されてもよいが非永久層がＣＭＯＳ接地電極９０８及びプレート接地電極９１０上方に形成されない、ということである。また、付加的な層の形成中は、ＣＭＯＳ接地電極９０８とプレート接地電極９１０との間の電気的接続が形成されない。形成される付加的な層は、図９Ｅにおいて図示されるように、可動プレートを、可動プレートの誘電体層９３０と、可動プレートの下部層９３８と、可動プレートの上部層９４０と、２つのプレート９３８，９４０を接続する支柱９４２と、付加的な犠牲材料９４４と、誘電体層９４６とから引き離すための犠牲層９３６を含む。
【００２７】
付加的な層の形成後、中でも注目すべきは、可動プレート後、図９Ｆにおいて図示されるように、プルアップ電極を形成するであろうのみならずＣＭＯＳ接地電極９０８とプレート接地電極９１０との間の電気的接続も提供するであろう導電層９４８が堆積される、ということである。導電層９４８は、プルアップ電極をＣＭＯＳ接地電極９０８とプレート接地電極９１０との間の電気的接続から切断するためのエッチング処理に続くブランケット堆積により堆積されてもよい。代わりに、導電層９４８は、デバイスの上方にマスクを最初に形成し、次に開口内を選択的に堆積することにより堆積されてもよい。導電層に対して使用されてもよい適切な材料は、窒化チタン、アルミニウム、チタンアルミニウム、銅、チタニウム、タングステン、金、及び他の導電性材料を含む。
【００２８】
次に、開口９５０が付加的な層上の導電層９４８を介して形成される。開口９５０は導電層９４８のみならず第２の誘電体層９４６を通過し延在して犠牲材料９４４，９３６を露出させる。その後に、エッチャントが開口９５０を介して導入され、キャビティ９５２が形成され、自立状態Ｃｍａｘと自立状態Ｃｍｉｎとの間のキャビティ内に自由に移動できるように可動プレートが除去される。
【００２９】
キャビティ９５２内の可動プレートの解放に続いて、図９Ｇにおいて図示されるように、パッシベーションもしくは誘電体ルーフ９５４がキャビティ９５２をシールするように堆積されてもよい。パッシベーション層９５４に対して使用されてもよい適切な材料は、酸化ケイ素、窒化ケイ素、ケイ素酸窒化物、及び他の絶縁材料を含む。図９Ａ〜図９Ｇにおいて図示されるように、プルアップ電極の形成まで可動ビームはＣＭＯＳ基板９０２から電気的に分離される。それ故に、可動ビームの各層は実質的に同一の応力を有するであろう。
【００３０】
二重層プレート製造処理の間にＣＭＯＳ接地（すなわち、基板）からＭＥＭＳデバイスを電気的に切断することにより、プレート層における熱及びプラズマにより引き起こされる応力変化を回避させる。電気的接続を除去することにより、ＭＥＭＳデバイスはまた基板からより熱的に分離され、それはプレート層の応力制御を改善させることにもまた役立つ。また、二重層ビームが生成された後に電気的接続が形成されるように、上部電極層を用いてＭＥＭＳデバイスとＣＭＯＳ接地との間の電気的接続を形成することは、ＭＥＭＳデバイスが目的通りにいまだに機能することを確実とするための効果的な方法である。プレート形成中に可動プレートを電気的に切断することにより、二重層プレートの生成に対して、ウェーハ生産量が改善され、処理窓がより広くなる。
【００３１】
以上、本発明の実施形態について説明したが、本発明の基本的な範囲から離れることなく、本発明の他の実施形態及び別の実施形態を実施することもできる。本発明の範囲は、添付の特許請求の範囲によって決定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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