(57)【特許請求の範囲】
【請求項１】
パワーデバイスを含むＥＳＤ保護構造付き半導体デバイスであって、前記ＥＳＤ保護構造はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタのドレインと前記パワーデバイスのソースは共用化され、前記パワーデバイスの基板の引出し区域とＮＭＯＳトランジスタの基板の引出し区域及びソースとは一体に接続され、接地線として引き出され、前記ＮＭＯＳトランジスタのゲートの開閉状態は外部の制御回路の信号によって制御されることを特徴とするＥＳＤ保護構造付き半導体デバイス。
【請求項２】
前記半導体デバイスは、第一ドーピングタイプの基板と、前記基板上の第一ドーピングタイプのウェル区域及び第二ドーピングタイプのドリフト区域と、前記ウェル区域内の基板の引出し区域及び２個の第二ドーピングのタイプの引出し区域と、前記ドリフト区域内のドレインと、前記ウェル区域上の第一ゲート及び第二ゲートと、前記第二ゲートとドレインを分離させる酸化層とを含み、
前記ドリフト区域内のドレインは前記パワーデバイスのドレインであり；前記２個の第二ドーピングタイプの引出し区域のうち１個の引出し区域は、前記ＮＭＯＳトランジスタのソースの引出し区域になり、前記基板の引出し区域に近接するとともに金属ラインによって前記基板の引出し区域に接続され、かつ接地線として引き出され；前記２個の第二ドーピングタイプの引出し区域のうち他の１個の引出し区域は、前記酸化層に近接し、前記ＮＭＯＳトランジスタのドレインとするとともに前記パワーデバイスのソースとして共用され；前記第一ゲートは、前記２個の第二ドーピングタイプの引出し区域の間に設けられ前記ＮＭＯＳトランジスタのゲートになり、前記第二ゲートは、前記パワーデバイスのソースと酸化層との間に設けられ前記パワーデバイスのゲートになり；前記第一ドーピングタイプと第二ドーピングタイプの導電タイプは反対であることを特徴とする請求項１に記載のＥＳＤ保護構造付き半導体デバイス。
【請求項３】
前記第一ドーピングタイプはＰ型であり、前記第二ドーピングタイプはＮ型であり、前記パワーデバイスのドレインのドーピングタイプはＮ＋であり、前記基板の引出し区域のドーピングタイプはＰ＋であることを特徴とする請求項２に記載のＥＳＤ保護構造付き半導体デバイス。
【請求項４】
前記酸化層は前記ドリフト区域の表面に位置することを特徴とする請求項２に記載のＥＳＤ保護構造付き半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特にＥＳＤ保護構造付き半導体デバイスに関するものである。
【背景技術】
【０００２】
静電気放電（ＥＳＤ）は集積回路の安定性に影響を与える問題になっている。従来の高電圧デバイスのソースのＥＳＤ曲線は図１に示されるとおりであり、電圧を維持（ｈｏｌｄｉｎｇ）することができないので、デバイスのゲートに大きな影響を与える恐れがある。
【０００３】
従来の高電圧デバイスのＥＳＤ保護は通常、デバイスの自己保護機能によって実現され、これはデバイス自体の能力とかなり関わっている。高電圧デバイスのソースのＥＳＤ保護は通常、高電圧デバイスのソースに保護構造を設けることにより実現するが、該保護構造はデバイスの面積を多く占める欠点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、デバイス全体の面積が小さいＥＳＤ保護構造付き半導体デバイスを提供する必要がある。
【課題を解決するための手段】
【０００５】
本発明はＥＳＤ保護構造付き半導体デバイスであって、該ＥＳＤ保護構造付き半導体デバイスはパワーデバイスを含む。前記ＥＳＤ保護構造はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタのドレインと前記パワーデバイスのソースは共用化され、パワーデバイスの基板の引出し区域とＮＭＯＳトランジスタの基板の引出し区域及びソースとは一体に接続され、かつ接地線として引き出される。
【発明の効果】
【０００６】
ＥＳＤ保護構造付き半導体デバイスにおいて、ＮＭＯＳトランジスタのドレインとパワーデバイスのソースとを共用化するので、ＥＳＤ保護構造を追加しても面積がそれほど増加しない。
【０００７】
本発明の実施例または従来の技術の技術案をより詳細に説明するため、以下、本実施例または従来の技術に用いられる図面を簡単に説明する。後述する図面は本発明の例示にしか過ぎないものであり、本技術分野の一般の技術者は本発明の要旨を逸脱しない範囲で図面を変更するか、或いは一実施例の図面により他の実施例の図面を獲得することができる。
【図面の簡単な説明】
【０００８】
【図１】従来の高電圧デバイスのソースのＥＳＤ曲線を示す図である。
【図２】本発明の実施例に係るＥＳＤ保護構造付き半導体デバイスの等価回路図である。
【図３】本発明の実施例に係るＥＳＤ保護構造付き半導体デバイスを示す断面図である。
【図４】前記ＥＳＤ保護構造付き半導体デバイスのソースの電圧とソースの電流との間の関係、及びソースの電流とリーク電流との間の関係を示す曲線である。
【発明を実施するための形態】
【０００９】
本発明の目的、特徴及び発明の効果をよく理解してもらうため、以下、図面を参照しながら本発明の具体的な実施例についてより詳細に説明する。
【００１０】
図２は本発明の実施例に係るＥＳＤ保護構造付き半導体デバイスの等価回路図であり、該半導体デバイスは、耐高電圧パワーデバイス１０１と、ＥＳＤ保護構造としてのＮＭＯＳトランジスタ１０２とを含み、パワーデバイス１０１のドレイン１０３は、数十ボルトないし数百ボルトの耐高電圧に耐えることができる（具体的な耐圧数はデバイスの設計によって決定される）。パワーデバイス１０１のゲート１０５がパワーデバイス１０１の開閉を制御する制御端になり、ＮＭＯＳトランジスタ１０２のゲート１０４がＮＭＯＳトランジスタ１０２の開閉状態を制御する。ＮＭＯＳトランジスタ１０２のドレインとパワーデバイス１０１のソースは共用化され、ソース・ドレイン共用構造１０７を構成する。すなわち、デバイスの所定の構造はＮＭＯＳトランジスタ１０２のドレインになるとともにパワーデバイス１０１のソースになる。パワーデバイス１０１の基板の引出し区域と、ＮＭＯＳトランジスタの基板の引出し区域と、ＮＭＯＳトランジスタのソース１０６とは一体に接続され、接地線として引き出される。
【００１１】
前記ＥＳＤ保護構造付き半導体デバイスにおいて、ＮＭＯＳトランジスタ１０２のドレインとパワーデバイス１０１のソースとが共用化されるので、ＥＳＤ保護構造を追加してもデバイスの面積がそれほど増加しない。
【００１２】
前記ＥＳＤ保護構造付き半導体デバイスを使用するとき、ゲート１０４とソース１０６を短絡させる（とともに接地させる）ことによりＧＧＭＯＳを形成することができるので、デバイスが高電圧の衝撃を受けるか或いは静電気を放電するとき、ソース・ドレイン共用構造１０７と地面との間に電流通路が形成されるのを確保することができる。外部の回路でゲート１０４を介してＮＭＯＳトランジスタ１０２の開閉状態を制御することにより、ソース・ドレイン共用構造１０７と地面との間の通路を確保し、ソース電圧が低い値を維持するようにし、ゲートの破壊を防止し、パワーデバイス１０１のソースの安定性を向上させることができる。
【００１３】
図３は本発明の一実施例に係るＥＳＤ保護構造付き半導体デバイスを示す断面図であり、四辺形の枠内によってそれぞれＮＭＯＳトランジスタの区域２００とパワーデバイスの区域２９０が示されている。具体的に、半導体デバイスは、第一ドーピングタイプの基板２１０と、基板２１０上の第一ドーピングタイプのウェル区域２２０と、基板２１０上の第二ドーピングタイプのドリフト区域２３０と、ウェル区域２２０内の基板の引出し区域２０６及び２個の第二ドーピングタイプの引出し区域（すなわち引出し区域２０２と引出し区域２０５）と、ドリフト区域２３０内のドレイン２０１と、ウェル区域２２０上の第一ゲート２０４及び第二ゲート２０３と、ドリフト区域２３０の表面に位置しかつ第二ゲート２０３とドレイン２０１を分離させる酸化層２０８とを含む。
【００１４】
ドリフト区域２３０内のドレイン２０１はパワーデバイスのドレインである。引出し区域２０５は、ＮＭＯＳトランジスタのソースの引出し区域であり、基板の引出し区域２０６に近接するとともに金属ラインによって基板の引出し区域２０６に接続され、かつ接地線として引き出される。引出し区域２０２は、酸化層２０８に近接し、ＮＭＯＳトランジスタのドレインとするとともにパワーデバイスのソースとして共用され、一体にボンディングによって共用構造に製造される。第一ゲート２０４は、引出し区域２０２と引出し区域２０５との間に設けられ、ＮＭＯＳトランジスタのゲートになる。第二ゲート２０３は、引出し区域２０２と酸化層２０８との間に設けられ、パワーデバイスのゲートになる。前記第一ドーピングタイプと第二ドーピングタイプの導電タイプは反対である。
【００１５】
本実施例において、第一ドーピングタイプはＰ型であり、第二ドーピングタイプはＮ型である。パワーデバイスのドレイン２０１のドーピングタイプはＮ＋であり、基板の引出し区域２０６のドーピングタイプはＰ＋である。
【００１６】
第二ゲート２０３は、主として、高電圧パワーデバイスの開閉特性を制御する。第一ゲート２０４は、単独でポートして外部の制御回路と共に低電圧ＮＭＯＳトランジスタの開閉特性を制御することもできるし、或いは引出し区域２０５と短絡してＧＧＭＯＳを形成することにより高電圧パワーデバイスのためのデバイス用電流通路を形成し、ソースの低いｈｏｌｄｉｎｇ電圧を獲得することもできる。これにより、ゲート酸化を保護し、ソースの安定性を向上させることができる。
【００１７】
図４は、前記ＥＳＤ保護構造付き半導体デバイスのソースの電圧とソースの電流との間の関係、及びソースの電流とドレインの電流との間の関係を示す曲線である。原点から右側へ延伸しているのはソースの電圧とソースの電流との間の関係を示す曲線であり、原点から上部へ延伸しているのはソースの電流とドレインの電流との間の関係を示す曲線である。
【００１８】
上述した複数の実施例により本発明の好適な実施例を詳述してきたが、本発明の構成は前記実施例にのみ限定されるものではない。本技術分野の当業者は本発明の要旨を逸脱しない範囲内で設計の変換等を行うことができ、このような設計の変更等があっても本発明に含まれることは勿論である。本発明の保護範囲は特許請求の範囲が定めたものを基準とする。
【図１】
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【図２】
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【図３】
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【図４】
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