(57)【特許請求の範囲】
【請求項１】
セルキャパシタにＶＤＤ、ＶＤＤ／２及びグラウンドを記憶することにより３つの状態を表すメモリセル、又はそれぞれ１．５８ビットであるメモリセルからなる複数のメモリセルアレイと、
制御可能かつ極性が切替可能な正のオフセット電圧及び負のオフセット電圧を備え、特にトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリのセンシング作動に用いられ、オフセット極性が、異なる時点でアクティブされた２つの異なる制御信号または異なる時点で異なるアナログ電圧レベルによりアクティブされた２つの異なる制御信号により切り替えられることができる非対称センスアンプと、
データの書き込み及びリストアに用いられるリストア及び書き戻し回路と、
ビット線対と非対称センスアンプの電圧入力との間にある複数の相互接続部品と、
を備えることを特徴とするトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。
【請求項２】
前記非対称センスアンプは、調整可能なオフセット電圧と切替可能な正負極性を備える非対称素子を有する通常のセンスアンプであることを特徴とする請求項１に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。
【請求項３】
前記非対称センスアンプは、異なる非対称駆動強さを設定することによりオフセット電圧の大きさを調整することを特徴とする請求項１に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。
【請求項４】
複数のメモリアレイに対して、複数の通常のセンスアンプが１つの非対称素子を共有することによって、複数の非対称センスアンプを形成することを特徴とする請求項２に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。
【請求項５】
前記非対称センスアンプは、対応するメモリアレイのオフセット電圧の極性を変更することができることを特徴とする請求項４に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。
【請求項６】
前記非対称センスアンプは、オフセット電圧の極性の切替により、２つの入力電圧が異なるか否か及び２つの入力電圧が同じであるか否かを検出することを特徴とする請求項１に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。
【請求項７】
前記書き戻し回路は、非対称センスアンプの出力データを用いて電圧レベルをビット線に書き戻し、またメモリセルに書き戻すことを特徴とする請求項１に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。
【請求項８】
前記非対称センスアンプは、任意の通常のセンスアンプ回路に非対称素子を追加することにより実現され、
極性が切替可能なオフセット電圧を有する前記非対称素子を、センスアンプのＰ型トランジスタ側またはＮ型トランジスタ側に装着することができる
ことを特徴とする請求項１に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。
【請求項９】
制御信号Ａ及びＢが完全同一な電圧または強さに設定される場合、前記非対称センスアンプが対称モードで作動することを特徴とする請求項１に記載のトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ。
【請求項１０】
１つのセンシング作動において、１つの非対称センスアンプのオフセット電圧の極性を正に設定するステップと、
連続的に実施された次のセンシング作動において、当該非対称センスアンプのオフセット電圧の極性を負に設定するステップとを含み、
オフセット極性は、異なる時点でアクティブされた２つの異なる制御信号または異なる時点で異なるアナログ電圧レベルによりアクティブされた２つの異なる制御信号により切り替えられる
ことを特徴とするトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリを読み取る方法。
【請求項１１】
２つの非対称センスアンプは、２つの入力が同じである場合、共に異なるデータの読出しに用いられ、または、２つの非対称センスアンプは、入力が異なる場合、共に同じデータの読出しに用いられるように、前記２つの非対称センスアンプのオフセット電圧の極性を互いに反対するように設定するステップを含み、
オフセット極性は、異なる時点でアクティブされた２つの異なる制御信号または異なる時点で異なるアナログ電圧レベルによりアクティブされた２つの異なる制御信号により切り替えられる
ことを特徴とするトリプルレベルセル・ダイナミック・ランダム・アクセス・メモリを読み取る方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基本的にメモリ装置に関し、特にマルチレベルセルストレージを有するダイナミックランダムメモリ装置に関する。
【背景技術】
【０００２】
マルチレベルセル・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、メモリセルに２つ以上の電圧レベルを記憶でき、これによりメモリセルに１ビット以上の情報を記憶できるものである。メモリに４つまたはそれ以上の電圧レベルを記憶することにより、メモリの効率をより高くすることができるが、現実には、３つのレベルの電圧を設けることが実施可能である。その原因は、４つまたはそれ以上の電圧レベルを設けると、セルメモリにおいて、ハーフＶＤＤ基準電圧（ｈａｌｆ  ＶＤＤ  ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ）および固有のノイズマージンの問題が存在したからである。
【０００３】
Ｔ．Ｆｕｒｕｙａｍａ等（「Ｆｕｒｕｙａｍａ」）は、１９８９年４月のＩＥＥＥ  Ｊ．Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、第２４巻、第２号、３８８〜３９３頁に発表された文献「Ａｎ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｔｗｏ  Ｂｉｔ／Ｃｅｌｌ  Ｓｔｏｒａｇｅ  ＤＲＡＭ  ｆｏｒ  Ｍａｃｒｏ  Ｃｅｌｌ  ｏｒ  Ｍｅｍｏｒｙ  ｏｎ  Ｌｏｇｉｃ  Ａｐｐｌｉｃａｔｉｏｎ（マクロセルまたはメモリでの２ビット／セル記憶ＤＲＡＭの論理応用の実験について）」により、マルチレベルのセンスおよびリストアの方法を提案した。その方案は、メモリに４つの電圧が設けられ、２ビットの情報を反映するように構成されている。センシング作動において、メモリセルは１つのビット線で共有に充電を行い、またこのビット線は、３つのサブビット線に分岐され、スイッチにより互いに分離される。３つのサブビット線が３つのセンスアンプ（ＳＡ）に接続されている。ＳＡは、３つのサブビット線を３つの基準電圧と比較して、対応する２ビットのデータを出力するように構成されている。この方式により一回で２ビットのデータを素早く読み出すことができる。しかし、このような方案には明らかに欠陥が存在している。例えば、３つのセンスアンプが必要となり、サブビット線に対してより多くのスイッチと制御回路を配置する必要がある。その最大の欠陥は、読み取りエラーに対して比較的に敏感であり、グローブ基準電圧（ｇｌｏｂｅ  ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ）が不安定であり、ノイズマージンが小さいということである。また、より多くのスイッチおよびデコード作動が必要となり、これらの作動により、この方案のＤＲＡＭの性能が大部分の通常のＤＲＡＭの性能より遅くなってしまう。
【０００４】
Ｇｉｌｌｉｎｇｈａｍの米国特許Ｎｏ．５２８３７６１において、２対のサブビット線が形成される方法および回路が開示された。Ｇｉｌｌｉｎｇｈａｍの方案は、各対に１つのセンスアンプを備え、Ｆｕｒｕｙａｍａの方案における並行センシングの方式と異なって、シーケンシャルセンシングを利用するようになっている。シーケンシャルセンシングにおいて、第１センスアンプの結果は第２回のセンシング作動の基準電圧の発生に用いられる。最初のセンシング作動において、ＶＤＤ／２をマルチレベルセル電圧と比較し、セル電圧がＶＤＤ／２より高い場合、２回目のセンシング作動において５ＶＤＤ／６の基準電圧をセル電圧（ビット線で共有に充電した後）と比較する。逆に、最初の作動においてセル電圧がＶＤＤ／２より低いと判定された場合、２回目の作動においてセル電圧をＶＤＤ／６の基準電圧と比較する。２回のセンシング作動の結果は、２ビットのデータを生成するようになる。この方案は、ローカルで生成された基準電圧を用いるため、Ｆｕｒｕｙａｍａに用いられるグローブ基準電圧により発生したノイズを減少させることができる。この方案の欠点は、やはり２つのセンスアンプが使用され、サブビット線に対して多くの制御回路および切替回路が使用されることである。通常のＤＲＡＭと比べて、より高い基準電圧レベルが必要となるため、ノイズマージンがより小さい問題がある。そのほか、スピードもＦｕｒｕｙａｍａの方案のものより遅くなる。
【０００５】
Ｂｉｒｋ等の米国特許Ｎｏ．６５５６４６９において、Ｆｕｒｕｙａｍａの並行センシングの利点とＧｉｌｌｉｎｇｈａｍのローカル基準電圧を使用する特徴とを結合した方式が開示された。しかしながら、この方案にも、依然としてその前の方案におけるマルチレベルセルＤＲＡＭの低ノイズマージンの問題が存在している。
【０００６】
ＬＩＵの米国特許Ｎｏ．７１３３３１１において、何らかの特殊な基準電圧を使用せず非対称センシング（ａｓｙｍｍｅｔｒｉｃａｌ  ｓｅｎｓｉｎｇ）を用いてメモリセルにおける３つの異なる電圧を区別する方法が開示された。接続用マルチプレクサーと固定のオフセット電圧に基づくセンスアンプとを利用してこの非対称センシングを実施した。
【０００７】
Ｋｏｙａ等の米国特許Ｎｏ．８７７３９２５において、ＤＲＡＭセルに４つの電圧レベルを記憶する方法が開示された。プリアンプ、ローカルビット線及びグローバルビット線を利用してセンシングを行う。しかしながら、ノイズマージンは依然として主要の問題になり、それ以外、この設計において異なるセンシング電圧レベルが数多く使用されている。
【発明の概要】
【０００８】
本発明は、ダイナミックメモリセルに０、ＶＤＤ／２及びＶＤＤである３つの電圧レベルを記憶するためのトリプルレベル（すなわち、「３状態」）セルのダイナミックランダムアクセスメモリを設計する。非対称センシングの方法を利用して、信号電圧と基準電圧とが同じであるか否かを効率的にセンシングする。
【０００９】
非対称センスアンプ（ＡＳＡ：ａｓｙｍｍｅｔｒｉｃａｌ  ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）のオフセット電圧の極性を切り替えることにより、１つだけの基準電圧を用いて、３つの異なる電圧レベルを読み出すことができる。当該ＡＳＡの２つの制御信号Ａ及びＢは、異なる電圧レベルに設定されてもよいし、異なるタイミングで異なる駆動強さを有するように設定されてもよい。また、これらを組み合わせても良い。
【００１０】
当該ＡＳＡは、ＢＬＴとＢＬＲである２つの入力を有するとともに、ＢＬＴとＢＬＲとの間に意図的に導入されたオフセット電圧を備える。オフセット電圧の極性は２つの制御信号Ａ、Ｂの切替により変更できる。「ＶＤＤ／２」をセンシングするとき、オフセット電圧によりセンシング結果が決定され、またオフセット電圧の極性が変化したとき、相反な結果が読み出される。「０」と「ＶＤＤ」をセンシングする実例において、ＢＬＴとＢＬＲとの相違によりセンシング結果が決定され、またオフセット電圧の極性が変化したとき、読み出された結果が同じとなる。センシング結果により制御される書き戻し回路は、「０」と「ＶＤＤ」の電圧をメモリセルに書き戻すことができる。ＶＤＤ／２プリチャージ方案は、同様に、「ＶＤＤ／２」電圧をビット線プリチャージレベルからメモリセルに書き戻すことができる。ＢＬＴ及びＢＬＲとビット線対との接続は伝送トランジスタの選択により切り替えられることもできる。
【００１１】
本発明において、差動型とラッチ型の２種類の非対称センスアンプに対して説明を行った。
【００１２】
非対称素子は、ｐｍｏｓ側またはｎｍｏｓ側に装着され、オフセット電圧の設定と極性の切替に用いられることができる。非対称素子が複数の通常のセンスアンプに共有され、複数の非対称センスアンプを形成することができる。
【００１３】
当該ＴＬＣ−ＤＲＡＭのセンシング作動の消費電力は、通常のＤＲＡＭより少なくなる。その原因は以下である。その１は、２回の連続のセンシング作動において同じ物理的メモリセルをセンシングするため、ビット線対のプリチャージが１回だけ行われるからである。その２は、メモリセルにＶＤＤ／２の電圧が記憶されるとき、ビット線対の電圧が変わらないので、ビット線対のキャパシタに大量のプリチャージ電流が必要ではないからである。
【図面の簡単な説明】
【００１４】
以下の図面を参考しながら本発明を例示的に説明する。
【図１】ビット線対、データ入力／出力、オフセット電圧の切替を制御する制御信号Ａ及びＢと接続する非対称センスアンプ（ＡＳＡ）を示す模式図である。
【図２Ａ】２レベルのＤＲＡＭに用いられる通常のラッチ型センスアンプ示す図である。
【図２Ｂ】その他の通常の差動センスアンプを示す図である。
【図３Ａ】正のオフセット電圧及び負のオフセット電圧を有する非対称センスアンプ（ＡＳＡ）を形成するように、センスアンプと、制御信号Ａ、Ｂ及び非対称素子とを組み合わせる模式図である。
【図３Ｂ】信号ＡとＢの切替作動のタイミングチャートである。
【図３Ｃ】３つの記憶実例における３つの異なるデータを示す図である。
【図４Ａ】ＡＳＡのその他の一例であり、フルロジックレベルと異なって、ＡＳＡが信号Ａ及び信号Ｂに対して直接アナログ電圧を使用する図である。
【図４Ｂ】信号Ａ及びＢと選ばれたワード線のタイミングチャートである。
【図５】複数の非対称素子を備える複数のアレイ構造を示す図である。
【図６Ａ】異なるメモリセル電圧の実例におけるメモリセルの読み取り作動の制御信号とデータ出力の波形を示す図である。
【図６Ｂ】異なるメモリセル電圧の実例におけるメモリセルの読み取り作動の制御信号とデータ出力の波形を示す図である。
【図６Ｃ】異なるメモリセル電圧の実例におけるメモリセルの読み取り作動の制御信号とデータ出力の波形を示す図である。
【図７Ａ】メモリセルとＡＳＡとの相互接続部品を示すブロック図である。
【図７Ｂ】「０」実例の書き戻し回路を示す図である。
【図７Ｃ】「１」実例の書き戻し回路を示す図である。
【図７Ｄ】制御信号に対する充電及び放電のタイミングチャートである。
【図７Ｅ】３つの電圧実例のセンシングデータを示す図である。
【図８】メモリセルにおける３つの異なる電圧によるビット線電圧の読み取り／リストア作動の波形を示す図である。
【図９Ａ】ビット線対とＡＳＡのＢＬＴ／ＢＬＲ入力との間の切替可能な相互接続部品を示すブロック図である。
【図９Ｂ】ＢＬＴと接続するＶＤＤ／２プリチャージ回路を示す図である。
【図１０】２つのセンスアンプで１つのビット線対をセンシングするブロック図である。
【図１１】複数の通常のセンスアンプが非対称素子を使用することにより複数のビット線対のセンシングをサポートするブロック図である。
【図１２Ａ】通常のＳＡと制御信号Ａ及びＢとを用いてオフセット電圧の極性を切り替えるラッチ型ＡＳＡの例示を示す図である。
【図１２Ｂ】信号ＡとＢとの切替のタイミングチャートである。
【図１３】本発明の一実施形態による２つの連続的なセンシング作動を例示的に示すフローチャートである。
【図１４】１つの単独のセンシング作動及び同時に複数のデータを読み取ることを例示的に示すフローチャートである。
【発明を実施するための形態】
【００１５】
トリプルレベルセル・ランダム・アクセス・メモリ（ＴＬＣ−ＤＲＡＭ）は、グラウンド（０）、ＶＤＤ／２及び電源ＶＤＤである３つの異なる電圧レベルのいずれか１つを１つのメモリセルに書き込み、読み取り及びリストアすることができる。メモリセルに３つの電圧レベルを記憶することにより、各セルにｌｏｇ２（３）＝１．５８ｂｉｔの情報を記憶することを実現することができる。そのため、通常の２レベルのＤＲＡＭや各メモリセルに１ビットの情報しか記憶されない記憶方式と比べて、有効に記憶密度を増やすことができる。
【００１６】
図１は、一実施例によるＴＬＣ−ＤＲＡＭを高度に簡略化した例を示す図である。１つの非対称センスアンプ（ＡＳＡ）は、１つの信号ビット線（ＢＬＴ）及び基準ビット線（ＢＬＲ）に接続されている。ワード線がオープンされると、ＢＬＴがアクセスされたメモリセルに接続され、ＢＬＲが基準ビット線に接続されるようになる。ＡＳＡは、ＡＳＡのオフセット電圧の設定及び極性の切替を行うための２つの制御信号Ａ及びＢを有する。ローカルＩＯｓ（ＬＩＯ／ＬＩＯＢ）は、データの読み出し及び書き込みに用いられる。
【００１７】
これらの３つの電圧レベル（グラウンド、ＶＤＤ／２、ＶＤＤ）は、あらゆるタイプのＤＲＡＭの設計において自然に獲得できるものである。通常には、ＶＤＤ／２をセンスアンプの基準電圧とし、「グラウンド」または「ＶＤＤ」が記憶されるセルからの信号電圧が基準電圧より高いか否かを判断する。換言すると、通常のセンスアンプは、２つの入力電圧（ＢＬＴ及びＢＬＲ）の差を測定し、対応するデータ（「１」または「０」）を出力するように構成されている。図２Ａ及び図２Ｂは、通常のラッチ型センスアンプ（従来技術）を示す図である。通常のセンスアンプは、２つの入力電圧の差の測定を目的として設計されたものであり、電圧の同一性を検出できない。
【００１８】
通常のセンスアンプは、ＶＤＤ／２を検出できないし、信号電圧と基準電圧とが同じでＶＤＤ／２レベルになる時に正確に判定できないので、ＤＲＡＭの３つの異なる電圧を測定するため、ＶＤＤ／２以外の基準電圧を使用する必要がある。
【００１９】
本発明は、ＶＤＤ／２を基準電圧とするとともに、３つの異なる電圧レベルをセンシングするため、２つの入力電圧（ＢＬＴ及びＢＬＲ）の間に正のオフセット電圧と負のオフセット電圧を有する非対称センスアンプを設計した。
【００２０】
図３Ａは、２つの入力電圧が同じであるか否かを測定することができる差動非対称センスアンプの原理を示す図である。３０１は、通常のセンスアンプであり、リセットまたはプリチャージの段階で、Ｄノード及びＤＢノードにＬＩＯ及びＬＩＯＢを通してＶＤＤにプリチャージするように構成されている。３０２は、非対称素子の一例であり、制御信号Ａ及びＢによりＢＬＴ及びＢＬＲ側のプルダウン強さを切り替え、伝送ゲート（ｐａｓｓｉｎｇ  ｇａｔｅ）に一つの電圧を印加することによりＣをターンオンさせるように構成されている。３０３は、３０２の変更であり、Ｃが直接にＶＤＤに接続するように構成されている。ＡがアクティブされかつＢが接地されるとき、ＢＬＴトランジスタの電流が直接にトランジスタＮ４を通してグラウンドに流れる。また、ＢＬＲトランジスタの電流がトランジスタＮ６及びＮ４を通してグラウンドに流れる。この実施例において、ＢＬＴトランジスタはより強いプルダウン強さを有し、ＳＡは正のオフセット電圧を有するようになっている。ＢがアクティブされかつＡ＝０となるとき、ＢＬＲトランジスタはより強いプルダウン強さを有し、ＳＡは負のオフセット電圧を有するようになる。ＢＬＴとＢＬＲの電圧が同じになる場合、この２回の連続のセンス増幅作動では、ＤまたはＬＩＯの読み出しデータが異なるようになる。そのため、ＡＳＡは電圧レベルが同じであるか否かを測定することができる。
【００２１】
しかしながら、メモリセルに「ＶＤＤ」レベルが記憶された場合、ＢＬＴにおける対応するビット線電圧は、非対称素子によるオフセット電圧を相殺するほど強くなり、「Ｄ」ノードにおいて常に「１」を出力するようになる。
【００２２】
また、メモリセルに「０」レベルが記憶された場合、ＢＬＴにおける対応するビット線電圧は、十分弱くなり、「Ｄ」ノードにおいて常に「０」を出力するようになる。
【００２３】
意図的に導入されたオフセット電圧値は、非対称素子トランジスタ（Ｎ４、Ｎ５、Ｎ６）のゲートの制御電圧レベルにより調整されてもよいし、これらのトランジスタの幅及び長さを変更することにより調整されてもよい。
【００２４】
例えば、オフセット電圧が５０ｍｖに設定され、信号電圧差が１００ｍｖまたはそれ以上に設定されることができる。これは、ビット線の電気容量（ｂｉｔｌｉｎｅ  ｃａｐａｃｉｔａｎｃｅ）とセルの電気容量（ｃｅｌｌ  ｃａｐａｃｉｔａｎｃｅ）との比により決められる。信号電圧と基準電圧とが同じとなる場合、センシング作動の結果はオフセット電圧により決定され、オフセット極性の切替に応じて２回の作動において相反する２つのデータ「１」と「０」が読み出されるようになる。それ以外、１００ｍｖの電圧差がオフセットをオーバライド（ｏｖｅｒｒｉｄｅ）し、メモリセルに「ＶＤＤ」または「０」が記憶される場合、「１１」または「００」のデータがそれぞれ読み出されるようになる。
【００２５】
図３Ｂは、ＡとＢとの切替を示すタイミングチャートである。Ｃは、オフセット電圧を調整するためにＶＤＤまたはその他の電圧レベルに設定されることができる。
【００２６】
図３Ｃは、３つの記憶電圧の状態に対応する読み取り作動による３つの異なるデータを示す図である。
【００２７】
図４Ａは、ＡＳＡを設計するその他の一実施例である。信号Ａ及びＢに対してロジックフルＶＤＤまたは０電圧を使用することに対して、当該ＡＳＡは信号Ａ及びＢに対して異なる駆動強度を有するアナログ電圧を直接使用する。図４Ｂは、信号Ａ、Ｂ及びワード線ＷＬのタイミングチャートである。
【００２８】
一例として、Ａ及びＢの電圧がＶＤＤからスタートし、この場合ＢＬＴ及びＢＬＲトランジスタは最初にＯＦＦ状態にある。選択されたワード線ＷＬが一定のしきい値電圧以上に達したとき、Ａ及びＢが放電し始めるようになる。なお、オフセット電圧をＢＬＴ側に偏倚させるために、Ａの放電強度及び放電速度がＢより高くようにする。図３Ｃの第１センシングの表により、センシング結果は、ＢＬＴ側に偏倚するとともにデータを出力するようになる。第１センシングの後、ＡＳＡのＤノード及びＤＢノードがＶＤＤレベルにリセットされる。ワード線電圧が上昇してＶＣＣＰレベルに達したとき、Ａノード及びＢノードが放電し始めるようになる。なお、このとき、Ｂノードの放電強度及び放電速度がＡノードより低くようにする。図３Ｃの第２センシングの表により、センシング結果は、ＢＬＲ側に偏倚するとともにデータを出力するようになる。
【００２９】
Ａ及びＢのノードに異なるかつ制御可能なアナログ電圧を印加することにより、通常のセンスアンプは、内蔵オフセット電圧と切替可能な正負極性とを備える非対称センスアンプになることができる。Ａ及びＢを制御する非対称素子が複数のセンスアンプの間で共有されることができるので、複数の非対称センスアンプを有効的に形成することができる。また、各メモリアレイが各自の非対称素子を含むことができ、特定のメモリアレイデータ操作のオフセット電圧が調整可能である。
【００３０】
図５は、複数の非対称素子を備える複数のアレイを示す図である。例えば、素子５００がｄＶ１オフセット電圧を有するように設けられ、素子５０１がｄＶ２オフセット電圧を有するように設けられる。異なる寸法のトランジスタの使用及びこれらの非対称素子トランジスタに対する異なる金属接続により、異なるオフセット電圧を設定することができる。
【００３１】
図６Ａ、図６Ｂ及び図６Ｃは、３つの異なる電圧の読出し実例のタイミングチャートである。
【００３２】
図６Ａは、メモリセルにＶＤＤ／２電圧が記憶される実例を示すものである。時点１〜２の期間において、ＹＳＥＬｎがターンオンされ、ＬＩＯ／ＬＩＯＢによりＤとＤＢをＶＤＤ電圧レベルにプリチャージする。時点３で、制御信号「Ａ」がターンオンされ、ストレングスをＢＬＴ側に偏倚させる。ＢＬＴとＢＬＲの電圧が同じくＶＤＤ／２レベルとなるので、ＢＬＴがより大きいストレングスを有し、Ｄが「ＶＤＤ」に保持され、ＤＢが「ｖｓｓ」まで放電されるようになる。時点４〜５の期間において、ＤからＬＩＯにデータを出力するようにＹＳＥＬｎがターンオンされる。時点５〜６の期間において、ＬＩＯ及びＬＩＯＢによりＤとＤＢをＶＤＤレベルにプリチャージする。時点７で、制御信号Ｂがターンオンされ、ストレングスをＢＬＲ側に偏倚させる。ＢＬＴとＢＬＲの電圧が同じであるため、Ｂがターンオンされた時、ＢＬＲがより大きいストレングスを有し、ＤＢが「ＶＤＤ」に保持され、Ｄが「ｖｓｓ」まで放電されるようになる。時点８〜９において、ＤからＬＩＯにデータを出力するようにＹＳＥＬｎがターンオンされる。この二段階のセンシング作動において、「ＶＤＤ／２」の実例では、それぞれ「１」と「０」のデータが読み出されるようになる。
【００３３】
図６Ｂは、メモリセルにＶＤＤ電圧が記憶される実例を示す図である。時点１〜２において、ＹＳＥＬｎがターンオンされ、ＬＩＯ／ＬＩＯＢによりＤとＤＢをＶＤＤレベルにプリチャージする。時点３において、制御信号「Ａ」がターンオンされ、ストレングスをＢＬＴ側に偏倚させる。ＢＬＴの電圧が、ＶＤＤ／２であるＢＬＲの基準電圧より（〜１００ｍｖ）高く、信号Ａがターンオンされた時にＢＬＴがより大きいストレングスを有するので、Ｄが「ＶＤＤ」電圧に保持され、ＤＢが「ｖｓｓ」まで放電されるようになる。時点４〜５において、ＤからＬＩＯにデータを出力するようにＹＳＥＬｎがターンオンされる。時点５〜６において、ＬＩＯ及びＬＩＯＢによりＤとＤＢをＶＤＤレベルにプリチャージする。時点７で、ＢＬＴの電圧がＢＬＲの基準電圧より（〜１００ｍｖ）高いため、制御信号Ｂがターンオンされ、ストレングスをＢＬＲ側に偏倚させる。Ｂがターンオンされ、ＡＳＡに負のオフセット電圧を印加したが、ＢＬＴからＢＬＲを引いた電圧差が当該オフセット電圧を相殺することができ、Ｄが「ＶＤＤ」電圧に保持され、ＤＢが「ｖｓｓ」まで放電されるようになる。時点８〜９において、ＤからＬＩＯにデータを出力するようにＹＳＥＬｎがターンオンされる。この２つの連続のセンシング作動において、「ＶＤＤ」の実例では、それぞれ「１」と「１」のデータが読み出されるようになる。
【００３４】
図６Ｃは、メモリセルに「０」電圧が記憶される実例を示す図である。ＢＬＴ電圧が、ＶＤＤ／２レベルであるＢＬＲの基準電圧より（〜１００ｍｖ）低い。２回の同様なセンシング作動において、「０」の実例では、それぞれ「０」と「０」のデータが読み出されるようになる。
【００３５】
ダイナミックメモリセルは、キャパシタにアナログ電圧が記憶される際に、キャパシタから蓄えられる電荷が漏洩することがある。また、読み出し作動において、ビット線キャパシタと共有する際、電荷が破壊される。ＤＲＡＭセルは、セルキャパシタに蓄えられる電荷を保持するために、周期的なリフレッシュ及びリードリストア回路が必要になる。
【００３６】
図７Ａは、メモリセルとＡＳＡとの相互接続部品を示すブロック図である。ＢＬＴ側がメモリセルに対するアクセスに用いられ、ＢＬＲ側が基準ビット線に用いられるようにする。
【００３７】
ＴＬＣ−ＤＲＡＭの設計において、ビット線がＶＤＤ／２にプリチャージされる。ＶＤＤ／２が記憶されるセルは、ビット線電圧とセル電圧とは相違がなく、セルキャパシタがＶＤＤ／２電圧レベルに保持される。そのため、ＶＤＤ／２電圧を書き戻す必要がない。
【００３８】
「０」が記憶されるセルは、最初に読み出されるデータが「Ｄ＝０またはＤＢ＝１」である。ＤＢノードは、ビット線を「０」まで放電させ、アクセスされるメモリセルに「０」を書き戻すことに用いられることができる。図７Ｂは、「０」が記憶される実例に用いられる書き戻し回路を示す図である。第１回のセンシング作動の期間において、ＤＩＳ信号がアクティブされ、ＤＢ＝１になると、ＢＬＴがグラウンドまで放電され、電圧「０」がメモリセルに書き戻されるようになる。ＤＩＳ信号は第１回のセンシングが行われた後にＯＦＦになるものの、ビット線が既にグラウンドまで放電されている。図７Ｄは、第１回のセンシング作動における信号「Ａ」に関するＤＩＳ制御信号のタイミングチャートである。
【００３９】
「ＶＤＤ」が記憶されるセルは、第１センシングデータが「Ｄ＝１又はＤＢ＝０」である。ＤＢ＝０になると、放電回路がＯＦＦになる。第２センシングデータは「Ｄ＝１またはＤＢ＝０」であり、図７Ｃは「ＶＤＤ」が記憶される実例に用いられる書き戻し回路を示す図である。第２センシング期間において、ＣＨＲｎ信号がアクティブされ、ＤＢ＝０になると、ＢＬＴがＶＤＤに充電されてメモリセルに書き戻されるようになる。図７Ｄには、第２回のセンシング作動における信号「Ｂ」に関するＣＨＲｎ制御信号のタイミングチャートもある。
【００４０】
図７Ｅは、ＤＢノードを例とする場合の３つの実例のセンシングデータの結果を示す表である。
【００４１】
図８は、３つの異なる電圧が記憶される例における３つのビット線の電圧レベルを示すシミュレーションタイミングチャートである。ワード線電圧タイミングも波形に示されている。この３つのビット線はいずれもＶＤＤ／２電圧からスタートする。ワード線電圧が上昇するとき、まず「０」電圧実例に対するビット線電圧が発生する。第１センシング期間において、ビット線電圧「０」が基準電圧（ＶＤＤ／２）より低く、Ｄ＝０となり、ＤＢ＝１となるため、この「０」実例のビット線が「ｖｓｓ」まで放電される。第２センシングの期間において、「ＶＤＤ」実例のビット線電圧が基準電圧より高く、Ｄ＝１となり、ＤＢ＝０となるため、この「ＶＤＤ」実例のビット線がＶＤＤ電圧まで充電される。
【００４２】
「ＶＤＤ／２」ビット線実例において、放電及び充電書き戻し回路が共にＯＦＦになり、ビット線がＶＤＤ／２電圧レベルに保持される。
【００４３】
上記の例において、ＢＬＴを信号ビット線として直接メモリセルに接続するようにしているが、実際には、伝送ゲートを用いてＢＬＴ／ＢＬＲと対応するメモリ配列との接続を切り替えるようになる。図９Ａは、４つのトランジスタを用いてＢＬＴ及びＢＬＲを対応するビット線対に接続するブロック図である。ＥＱ０がターンオンされたとき、ＢＬ０がＢＬＴに接続され、ＢＬ１がＢＬＲに接続されるようになる。ＥＱ１がターンオンされたとき、ＢＬ０がＢＬＲに接続され、ＢＬ１がＢＬＴに接続されるようになる。図７Ｂは、ＢＬＴをＶＤＤ／２電圧にプリチャージするＶＤＤ／２プリチャージ回路を示す図である。このＶＤＤ／２レベルがビット線の間で共有されることができる。
【００４４】
ＴＬＣ_ＤＲＡＭのその他の実施形態において、２つのＳＡが一対のビット線のセンシングに用いられ、１回のセンシング作動によりデータを読み出すようなことも可能である。図１０は、２つのＡＳＡとビット線対との間の接続関係を示すブロック図である。２つのＳＡは、プルダウン接続が異なっている。ＳＡ＃１ではＢＬＴがＭＡ側に接続され、ＳＡ＃２ではＢＬＲがＭＡ側に接続されている。ＭＡ側のプルダウンはＭＢ側より強い。センシング作動の期間において、非対称素子において信号Ａがターンオンされたとき、２つのＳＡがともに作動し、ＳＡ＃１ではＢＬＴ側に偏倚し、ＳＡ＃２ではＢＬＲ側に偏倚するようになる。セル電圧が「０」または「ＶＤＤ」である場合、ＢＬＴとＢＬＲと間の電圧差がオフセット電圧の影響を相殺し、この２つのＳＡから「０」「０」と「１」「１」が読み出されるようになる。セル電圧が「ＶＤＤ／２」である場合、ＢＬＴとＢＬＲとの電圧が同じになるので、オフセット電圧の極性が働くようになり、この２つのＳＡから「１」と「０」が読み出されるようになる。
【００４５】
同一のビット線に対して２つのセンスアンプを使用すると、ＳＡオーバーヘッド回路が増加することになるが、（読み取り）速度が速くなる。その原因は、ＳＡのリセット、２ステップのセンシング作動が必要ではないからである。
【００４６】
図１１は、１つの非対称素子を用いて複数の通常のセンスアンプをサポートするブロック図であり、これによってすべてのセンスアンプを非対称センスアンプ（ＡＳＡ）とみなすことができる。
【００４７】
ＡＳＡは、オフセット電圧が切替可能な差動センスアンプを使用しているが、当然にラッチ型センスアンプに拡張することもできる。図１２Ａは、通常のセンスアンプを備えるＡＳＡを示し、このＡＳＡではソース側に２つの切替可能な信号Ａ及びＢが接続されている。図１２Ｂに示すように、Ａ及びＢはＶＤＤ／２電圧からスタートする。ＢＬＴ及びＢＬＲは伝送トランジスタによりＤノード及びＤＢノードに接続されている。「ＶＤＤ／２」が記憶される実例では、センシング作動が開始すると、Ａノードの放電がＢノードよりも速いため、Ｄノードがセンシング結果を決めるようになる。第２センシング作動が開始すると、Ｂノードの放電がＡノードよりも速いため、ＤＢノードがセンシング結果を決めるようになる。メモリセルの電圧が「０」と「ＶＤＤ」である実例では、信号電圧がオフセット電圧を相殺し、それぞれ「００」と「１１」が読み出されるようになる。
【００４８】
上記の例において、非対称素子をＮＦＥＴｓソース側に接続し、センスアンプのオフセット電圧を変更するようにするが、ＰＦＥＴ側にも非対称素子を接続でき、通常のセンスアンプに切替可能なオフセット電圧を発生させることを想到することができる。
【００４９】
図１３は、１つのＡＳＡを用いて一対のビット線をセンシングするフローチャートである。第１センシングデータを読み出し、オフセット電圧の極性を切り替え、そして第２センシングデータを読み出すようなものである。
【００５０】
図１４は、同時に２つのＡＳＡを用いて１回のセンシング作動で２つのＡＳＡからのデータを直接センシングするフローチャートである。
【００５１】
本明細書において、具体的な素子の相互接続の実施例と各実施形態に基づいて、本発明のＴＬＣ−ＤＲＡＭに対して説明したが、これらの実施形態に対する実施可能な変更も考慮される。回路の変更は回路設計においてよく行われることであるので、添付の特許請求の範囲は、上記の説明に限るものではない。
【要約】
トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ及びその読み取り方法である。トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、３つの電圧レベル（０、ＶＤＤ／２、ＶＤＤ）を複数のメモリセルに記憶する。信号電圧を発生するように選択されたメモリセルがビット線（ＢＬＴ）に接続され、隣接している基準ビット線（ＢＬＲ）にはＶＤＤ／２基準電圧が発生する。正のオフセット電圧及び負のオフセット電圧を備える非対称センスアンプ（ＡＳＡ）を用いて信号電圧と基準電圧とが異なるか同じかを判定する。ＡＳＡの制御信号Ａ及びＢの異なる時点での切り替え、または異なる電圧レベルによる切り替え、またはこれらの結合により、オフセット電圧を正または負の極性に設定する。同一のＡＳＡによる２回の連続読み取り、または２つのＡＳＡによるそれぞれ１回の単独読み取りにより、メモリセルのデータをローカルＩＯに読み取ることができる。ＡＳＡの出力は、アクセスされるメモリセルへの電圧のリストアに用いられる。
【選択図】図１【図１】
0006374136.tif 000002
【図２Ａ】
0006374136.tif 000003
【図２Ｂ】
0006374136.tif 000004
【図３Ａ】
0006374136.tif 000005
【図３Ｂ】
0006374136.tif 000006
【図３Ｃ】
0006374136.tif 000007
【図４Ａ】
0006374136.tif 000008
【図４Ｂ】
0006374136.tif 000009
【図５】
0006374136.tif 000010
【図６Ａ】
0006374136.tif 000011
【図６Ｂ】
0006374136.tif 000012
【図６Ｃ】
0006374136.tif 000013
【図７Ａ】
0006374136.tif 000014
【図７Ｂ】
0006374136.tif 000015
【図７Ｃ】
0006374136.tif 000016
【図７Ｄ】
0006374136.tif 000017
【図７Ｅ】
0006374136.tif 000018
【図８】
0006374136.tif 000019
【図９Ａ】
0006374136.tif 000020
【図９Ｂ】
0006374136.tif 000021
【図１０】
0006374136.tif 000022
【図１１】
0006374136.tif 000023
【図１２Ａ】
0006374136.tif 000024
【図１２Ｂ】
0006374136.tif 000025
【図１３】
0006374136.tif 000026
【図１４】
0006374136.tif 000027