(57)【特許請求の範囲】
【請求項１】
（ａ）炭化ケイ素を含む第１導電型の基板を準備する工程、
（ｂ）前記基板上に、炭化ケイ素を含み、その上面に沿って隣り合う第１領域および第２領域を有する前記第１導電型の半導体層を形成する工程、
（ｃ）前記第１領域の前記半導体層の前記上面に、前記第１導電型とは異なる第２導電型の第１半導体領域を形成し、前記第２領域の前記半導体層の前記上面に、前記第１導電型の第２半導体領域を形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体層上に第１絶縁膜と、炭化ケイ素よりも酸化速度が速い材料を含む第１半導体膜とを順次形成する工程、
（ｅ）前記第１領域の前記第１半導体膜を開口することで、前記第１絶縁膜の上面を露出させる工程、
（ｆ）前記第１半導体膜から露出する前記第１絶縁膜をウェットエッチング法を用いて開口することで、前記第１領域の前記第１半導体領域の上面を露出させる工程、
（ｇ）前記（ｆ）工程の後、酸化処理を行うことで、前記第１領域の前記半導体層上にゲート絶縁膜を形成し、前記酸化処理により、前記第１半導体膜が酸化された膜と、前記第１絶縁膜とを含み、前記ゲート絶縁膜より膜厚が大きい第２絶縁膜を形成する工程、
（ｈ）前記第１領域を挟んで対向する複数の前記第２絶縁膜の相互間にゲート電極を埋め込んで形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記半導体層の前記上面に沿う方向において、前記第１絶縁膜の側壁を、前記第１半導体膜の側壁よりも後退させる、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程で形成する前記第１半導体膜は、前記第１絶縁膜よりも膜厚が大きい、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
（ｉ）前記ゲート電極の横の前記半導体層上に、前記第１半導体領域および前記第２半導体領域に電気的に接続されたコンタクトプラグを形成する工程をさらに有する、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記ゲート電極は、前記第２絶縁膜の直上で終端している、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
（ｊ）前記（ｆ）工程の後であって、前記（ｇ）工程の前に、前記第１半導体膜と、その直下の前記半導体層との間を埋め込む第２半導体膜を形成する工程をさらに有する、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第２半導体領域および前記基板は、前記ゲート電極を含む電界効果トランジスタのソース領域およびドレイン領域をそれぞれ構成する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程で形成する前記第１絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも大きい、半導体装置の製造方法。
【請求項９】
炭化ケイ素を含む第１導電型の基板と、
前記基板上に形成された前記第１導電型の半導体層と、
前記半導体層の上面に互いに隣接して形成された、前記第１導電型とは異なる第２導電型の第１半導体領域、および前記第１導電型の第２半導体領域と、
前記第１半導体領域の直上にゲート絶縁膜を介して形成された単層からなるゲート電極と、
前記第２半導体領域の直上において、前記ゲート絶縁膜よりも大きい膜厚で形成された絶縁膜と、
を有し、
前記ゲート電極の一部が、前記絶縁膜の端部の直下であって、前記ゲート絶縁膜の直上に埋め込まれており、
前記ゲート電極は、前記絶縁膜の直上で終端している、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記ゲート絶縁膜の上面と、前記絶縁膜の側壁とがなす最小の角度は、９０度よりも小さい、半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記ゲート電極の横の前記半導体層上には、前記第１半導体領域および前記第２半導体領域に電気的に接続されたコンタクトプラグが形成されている、半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記ゲート電極の一部が、前記絶縁膜の庇状の側壁の下に埋め込まれている、半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記ゲート電極は、ポリシリコンからなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、炭化ケイ素基板を含む半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。
【０００３】
ＳｉＣの上記の利点に着目し、高耐圧なパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として、ＤＭＯＳ（Double-Diffused MOSFET）の研究開発が進められている。
【０００４】
ＤＭＯＳを製造方法の一例が、特許文献１（特開２００８−２２７１７２号公報）に記載されている。ここでは、ゲート絶縁膜の横に、下地の非晶質層の増速酸化特性を用いて、ゲート絶縁膜よりも膜厚が大きい絶縁膜である段部を熱酸化法により形成することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２７１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
基板上に積層されたゲート絶縁膜およびゲート電極を含むＤＭＯＳにおいて、ゲート絶縁膜の横のフィールド領域の基板上に、ゲート絶縁膜よりも膜厚が大きく、素子分離などの役割を有する絶縁膜（以下、単にフィールド絶縁膜と呼ぶ）を形成することが考えられる。ここで、ＳｉＣはＳｉよりも熱酸化速度が極端に遅いため、ＬＯＣＯＳ（Local Oxidization of Silicon）構造を有するフィールド絶縁膜を十分な厚さで形成することは困難である。このため、基板上に十分な膜厚を有する絶縁膜を堆積した後、当該絶縁膜をウェットエッチングにより選択的に除去してからゲート絶縁膜を形成ことで、活性領域の薄いゲート絶縁膜と厚いフィールド絶縁膜とを作り分けることが考えられる。
【０００７】
しかし、ウェットエッチングを用いるパターニング方法は、パターニングの精度が低く、また、加工した絶縁膜にはテーパーがついた開口部が形成される。このため、上記のように比較的厚い絶縁膜をウェットエッチングにより加工することは、半導体装置の微細化が困難になる原因となる。
【０００８】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
一実施の形態である半導体装置の製造方法は、ＳｉＣ基板上に、膜厚が薄い酸化シリコン膜と、当該酸化シリコン膜よりも膜厚が大きいポリシリコン膜とを順に形成した後、ドライエッチング法により当該ポリシリコン膜を開口し、続いてウェットエッチング法により当該酸化シリコン膜を開口することで、ＭＯＳＦＥＴの活性領域を規定するものである。
【００１１】
また、一実施の形態である半導体装置は、ＳｉＣ基板上のエピタキシャル層の上面に並んで形成されたソース領域およびチャネル領域と、当該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、当該ゲート電極の一部が、ゲート電極の横に形成された絶縁膜の庇状に張り出した側壁の直下に埋め込まれているものである。
【発明の効果】
【００１２】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、半導体装置の微細化を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図２】図１に続く半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施の形態１である半導体装置を示す断面図および平面レイアウトである。
【図１５】本発明の実施の形態１である半導体装置を拡大して示す断面図である。
【図１６】本発明の実施の形態１である半導体装置を拡大して示す断面図である。
【図１７】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】比較例である半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。
【００１５】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−−」、「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順に不純物濃度が高くなる。
【００１６】
また、本願では、炭化ケイ素（ＳｉＣ）を主に含む基板を、単にＳｉＣ基板と呼ぶ。また、本願では、ＳｉＣ基板と、その上に形成されたエピタキシャル層とをまとめて基板と呼ぶ場合がある。また、本願でいう「端部」または「終端部」は、ＳｉＣ基板の主面に沿う方向における、膜などの構造体の端部を意味する。また、本願でいう「幅」とは、ＳｉＣ基板の主面に沿う方向における、膜などの構造体の端から端までの長さを意味する。
【００１７】
（実施の形態１）
本実施の形態における半導体装置の製造方法について、図１〜図１３を用いて工程順に説明する。図１〜図１３は本実施の形態の半導体装置の製造工程を説明する断面図である。図１〜図１３に示す断面のうち、図の左側の領域は、複数のＭＯＳＦＥＴが形成される素子領域１Ａであり、図の右側の領域は、半導体チップの周縁領域であるターミネーション領域１Ｂである。つまり、これらの図の左側は、当該製造工程により形成される半導体チップの中央側の領域であり、図の右側は、当該半導体チップの周縁部となる領域である。
【００１８】
まず、図１に示すように、ｎ＋型のＳｉＣ基板ＳＢを準備する。ＳｉＣ基板ＳＢにはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０１９ｃｍ−３である。
【００１９】
続いて、ＳｉＣ基板ＳＢの主面上に、エピタキシャル成長法により、ＳｉＣからなるｎ−型の半導体層であるエピタキシャル層ＥＰを形成する。エピタキシャル層ＥＰは、ＳｉＣ基板ＳＢよりも低い不純物濃度でｎ型不純物を含んでいる。エピタキシャル層ＥＰの不純物濃度は、素子の定格耐圧に依存し、例えば１×１０１６ｃｍ−３である。エピタキシャル層ＥＰは、後に形成されるＭＯＳＦＥＴにおいて上下方向に流れる電流の経路となる。つまり、エピタキシャル層ＥＰは半導体装置のドリフト層を含む層である。
【００２０】
続いて、エピタキシャル層ＥＰの上面上に、パターニングされた絶縁膜ＨＭ１を形成する。絶縁膜ＨＭ１は、素子領域１Ａのエピタキシャル層ＥＰの上面を断続的に露出する膜である。絶縁膜ＨＭ１は、例えばＳｉＯ２（酸化シリコン）などからなり、具体的には、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などからなる。絶縁膜ＨＭ１は、ターミネーション領域１Ｂのエピタキシャル層ＥＰの上面の殆どを覆っている。絶縁膜ＨＭ１は例えばエピタキシャル層ＥＰ上にＣＶＤ（Chemical Vapor Deposition）法を用いて形成した絶縁膜を、フォトリソグラフィ技術およびエッチング法を用いてパターニングすることで形成する。
【００２１】
続いて、上部に絶縁膜ＨＭ１が形成されたエピタキシャル層ＥＰに対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域１Ａのエピタキシャル層ＥＰの上面に、ｐ−型の半導体領域であるボディ領域（チャネル領域）ＢＲを複数並べて形成する。ボディ領域ＢＲのエピタキシャル層ＥＰの上面からの深さ、つまり接合深さは、エピタキシャル層ＥＰの下面まで達していない。このイオン注入工程では、絶縁膜ＨＭ１をハードマスクとして用いる。
【００２２】
次に、図２に示すように、絶縁膜ＨＭ１の側壁に、自己整合的にサイドウォールＳＷを形成する。サイドウォールＳＷは、例えばエピタキシャル層ＥＰ上にＣＶＤ法などにより酸化シリコン膜を形成した後、ドライエッチング法を用いて当該酸化シリコン膜の一部を除去し、これによってエピタキシャル層ＥＰの上面を露出させ、絶縁膜ＨＭ１の側壁に接する当該酸化シリコン膜を残すことで形成する。なお、上記ドライエッチング法により露出される箇所のエピタキシャル層ＥＰの上面は、当該ドライエッチング工程によりダメージを受けることが考えられるが、当該箇所のエピタキシャル層ＥＰはＭＯＳＦＥＴのチャネルとなる領域でないため、ＭＯＳＦＥＴの性能低下などの観点において、問題とはならない。
【００２３】
その後、絶縁膜ＨＭ１およびサイドウォールＳＷをマスクとして、エピタキシャル層ＥＰの上面に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、エピタキシャル層ＥＰの上面に、ｎ＋型の半導体領域であるソース領域ＳＲを複数形成する。各ソース領域ＳＲは、ボディ領域ＢＲの平面視における中央部に形成する。つまり、エピタキシャル層ＥＰの上面において、隣り合うボディ領域ＢＲ同士の間には、ボディ領域ＢＲおよびソース領域ＳＲが形成されていないエピタキシャル層ＥＰが存在し、当該エピタキシャル層ＥＰとソース領域ＳＲとの間には、０．５μｍ程度の幅を有するボディ領域ＢＲが介在している。ソース領域ＳＲのエピタキシャル層ＥＰの上面からの深さは、ボディ領域ＢＲの形成深さよりも浅い。
【００２４】
エピタキシャル層ＥＰの上面においてソース領域ＳＲの両側に形成されたボディ領域ＢＲは、後に形成されるＭＯＳＦＥＴの電流経路であるチャネルとなる領域である。ここでは、当該チャネルの幅（例えば０．５μｍ）を精度良く均等に形成するため、複数のチャネル領域の上面を覆う複数のハードマスク、つまり複数のサイドウォールＳＷを、自己整合的に、それぞれ均等な幅で形成している。ソース領域ＳＲのｎ型不純物濃度は、エピタキシャル層ＥＰのｎ型不純物濃度よりも高い。
【００２５】
次に、図３に示すように、フォトリソグラフィ技術を用いて、エピタキシャル層ＥＰ上に、絶縁膜ＨＭ１およびサイドウォールＳＷを覆い、ソース領域ＳＲの上面の中央部を露出するフォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１のパターンは、素子領域１Ａにおいて隣り合う絶縁膜ＨＭ１同士の間において、対向するサイドウォールＳＷ同士から離間する位置のエピタキシャル層ＥＰの上面を露出している。
【００２６】
続いて、フォトレジスト膜ＰＲ１から露出するエピタキシャル層ＥＰの上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））を比較的高い濃度でイオン注入する。これにより、素子領域１Ａのエピタキシャル層ＥＰの上面にｐ＋型の半導体領域であるコンタクト領域ＣＲを複数形成する。各コンタクト領域ＣＲは、各ソース領域ＳＲの平面視における中央部、つまり、各ボディ領域ＢＲの平面視における中央部に形成する。
【００２７】
コンタクト領域ＣＲのエピタキシャル層ＥＰの上面からの深さは、ソース領域ＳＲの形成深さよりも深い。図では、コンタクト領域ＣＲをボディ領域ＢＲの形成深さよりも浅く形成した構造を示しているが、コンタクト領域ＣＲの形成深さは、ボディ領域ＢＲの形成深さより深くてもよい。コンタクト領域ＣＲは、ボディ領域ＢＲを所定の電位（ソース電位）に固定するために、ボディ領域ＢＲと、後述する金属膜（ソース電極）とを電気的に接続するために設けられる領域である。つまり、コンタクト領域ＣＲのｐ型不純物濃度は、ボディ領域ＢＲのｐ型不純物濃度よりも高く、コンタクト領域ＣＲと、ボディ領域ＢＲとは互いに接している。
【００２８】
次に、図４に示すように、フォトレジスト膜ＰＲ１、絶縁膜ＨＭ１およびサイドウォールＳＷを除去した後、素子領域１Ａを覆い、ターミネーション領域１Ｂの一部を露出するフォトレジスト膜ＰＲ２を形成する。その後、フォトレジスト膜ＰＲ２をマスクとして、エピタキシャル層ＥＰの上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））を比較的低い濃度でイオン注入する。これにより、ターミネーション領域１Ｂのエピタキシャル層ＥＰの上面に、ｐ−−型の半導体領域ＴＭを形成する。
【００２９】
半導体領域ＴＭは、ボディ領域ＢＲと接しており、ボディ領域ＢＲよりも、後に形成される半導体チップの周縁部側に形成されている。また、半導体領域ＴＭは、ボディ領域ＢＲよりも深い深さで形成されている。なお、半導体領域ＴＭの形成深さは、ボディ領域ＢＲの形成深さと同程度であってもよい。また、半導体領域ＴＭは、エピタキシャル層ＥＰの下面には達していない。
【００３０】
ターミネーション領域１Ｂでは、後の工程で形成する半導体チップの周縁部に近づく方向において、ボディ領域ＢＲと、ボディ領域ＢＲよりも不純物濃度が低い半導体領域ＴＭとを順に並べて形成している。このようなＪＴＥ（Junction Termination Extension）構造を形成することにより、半導体チップの端部の電界を緩和し、電界集中によるデバイスの耐圧の低下を防ぐことができる。
【００３１】
次に、フォトレジスト膜ＰＲ２を除去した後、ＳｉＣ基板ＳＢおよびエピタキシャル層ＥＰを覆うようにカーボン層を形成した後、ＳｉＣ基板ＳＢおよびエピタキシャル層ＥＰを含む基板を、１７００℃〜１８００℃で熱処理することにより活性化する。この熱処理は比較的高温であるため、ゲート電極の形成前に行う。その後、当該カーボン層を除去する。
【００３２】
次に、図５に示すように、エピタキシャル層ＥＰ上の全面に、例えば厚さ２０ｎｍの酸化シリコン膜ＩＦ１を、例えばＣＶＤ法などを用いて形成する。続いて、酸化シリコン膜ＩＦ１上の全面に、例えば厚さ１００ｎｍのポリシリコン膜ＰＳ１を、例えばＣＶＤ法などを用いて形成する。ポリシリコン膜ＰＳ１は、炭化ケイ素（ＳｉＣ）よりも酸化速度が速い半導体膜であるシリコン（Ｓｉ）膜からなる。
【００３３】
次に、図６に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜ＰＳ１上に、フォトレジスト膜ＰＲ３のパターンを形成する。フォトレジスト膜ＰＲ３は、素子領域１Ａの、隣り合うソース領域ＳＲ同士の間の領域の直上において開口するレジストパターンである。本願では、ソース領域ＳＲ同士の間の領域であって、後の工程においてチャネル領域上にゲート絶縁膜を介してゲート電極を形成する領域を、活性領域と呼ぶ場合がある。また、活性領域を挟む両側の領域であって、上記ゲート絶縁膜の横に、当該ゲート絶縁膜よりも膜厚が大きい絶縁膜を形成する領域を、フィールド領域（素子分離領域）と呼ぶ場合がある。
【００３４】
続いて、フォトレジスト膜ＰＲ３をマスクとしてドライエッチングを行うことで、ポリシリコン膜ＰＳ１を開口し、複数の溝Ｔ１を形成することで、各溝Ｔ１の底部において、酸化シリコン膜ＩＦ１の上面を露出させる。ここでは、チャネル領域を含むエピタキシャル層ＥＰの上面がドライエッチングによるダメージを受けることを防ぐために、当該ドライエッチング工程においてエピタキシャル層ＥＰの上面を露出させない。つまり、絶縁膜である酸化シリコン膜ＩＦ１を、エッチングストッパ膜として用いる。
【００３５】
次に、図７に示すように、フォトレジスト膜ＰＲ３を除去した後、ポリシリコン膜ＰＳ１をマスクとして用い、ウェットエッチングを行うことで、酸化シリコン膜ＩＦ１を一部除去し、活性領域のエピタキシャル層ＥＰの上面を露出させる。これにより、隣り合うソース領域ＳＲ同士の間において、ＭＯＳＦＥＴのチャネル領域となるボディ領域ＢＲの上面を露出させる。つまり、隣り合うソース領域ＳＲ同士の間において対向する２つのボディ領域ＢＲと、当該２つのボディ領域ＢＲの間のエピタキシャル層ＥＰの上面を露出させる。
【００３６】
ここではドライエッチング法ではなくウェットエッチング法を用いているため、チャネル領域となるボディ領域ＢＲの上面がダメージを受けることを防ぐことができる。これにより、ＭＯＳＦＥＴのオフ電流の増大などの性能低下が起きる原因の発生を防ぐことができる。
【００３７】
また、ウェットエッチング法による加工は、パターニングの位置精度が比較的低い加工方法である。すなわち、エッチング対象の膜の上部にマスクパターンを形成してウェットエッチングを行った場合、当該膜の端部がマスクパターンの端部よりも内側に後退し、また、その後退量を制御することが困難である問題がある。
【００３８】
これに対し、本実施の形態では、ポリシリコン膜ＰＳ１の下の酸化シリコン膜ＩＦ１の膜厚が２０ｎｍ程度であり非常に薄いため、酸化シリコン膜ＩＦ１を開口してエピタキシャル層ＥＰの上面を露出するために行うウェットエッチングの時間を短縮することができる。よって、ウェットエッチング法によるエッチング対象膜の後退量を最小限に抑えることができるため、当該エッチングによる加工精度を高めることができる。これにより、ＭＯＳＦＥＴの幅を縮小することで、ＭＯＳＦＥＴの高集積化が可能となる。
【００３９】
次に、図８に示すように、エピタキシャル層ＥＰおよびポリシリコン膜ＰＳ１を含む構造体全体を熱処理することにより、溝Ｔ１の底部において酸化シリコン膜ＩＦ１から露出するエピタキシャル層ＥＰの上面、およびポリシリコン膜ＰＳ１を酸化処理する。これにより、酸化シリコン膜ＩＦ１の開口部において露出するエピタキシャル層ＥＰ上、つまり、ソース領域ＳＲに隣接する領域におけるチャネル領域であるボディ領域ＢＲの上面上に、ゲート絶縁膜ＧＦが形成される。また、酸化シリコン膜ＩＦ１の開口部において露出する一対のボディ領域ＢＲの相互間のエピタキシャル層ＥＰ上にも、ゲート絶縁膜ＧＦが形成される。ゲート絶縁膜ＧＦの膜厚は、例えば５０ｎｍ程度である。
【００４０】
また、上記熱処理工程では、複数のポリシリコン膜ＰＳ１のそれぞれの全体が酸化され、酸化シリコン膜からなるフィールド絶縁膜ＦＩ１が形成される。フィールド絶縁膜ＦＩ１は、ポリシリコン膜ＰＳ１が酸化されて形成された絶縁膜と、ポリシリコン膜ＰＳ１の下に形成されていた酸化シリコン膜ＩＦ１（図７参照）とを含む膜である。
【００４１】
上記熱処理によりポリシリコン膜ＰＳ１は酸素（Ｏ）と結びついて酸化シリコン膜となり、膜厚および幅が大きくなる。このため、フィールド絶縁膜ＦＩ１の膜厚は、例えば２５０ｎｍ程度となる。よって、エピタキシャル層ＥＰ上には、フィールド領域に形成された、比較的膜厚が大きいフィールド絶縁膜ＦＩ１と、活性領域に形成された、比較的膜厚が小さいゲート絶縁膜ＧＦとが隣り合って互いに接して形成されている。フィールド絶縁膜ＦＩ１とゲート絶縁膜ＧＦは何れも酸化シリコン膜からなり、互いに接続されて一体となり、酸化絶縁膜Ｏ１を構成している。酸化絶縁膜Ｏ１には、複数の溝Ｔ１（図７参照）に対応する位置に、複数の溝Ｔ２が形成されており、各溝Ｔ２は酸化絶縁膜Ｏ１を貫通しておらず、各溝Ｔ２の直下の酸化絶縁膜Ｏ１は、ゲート絶縁膜ＧＦを構成し、各溝Ｔ２の側壁の酸化絶縁膜Ｏ１は、フィールド絶縁膜ＦＩ１を構成している。
【００４２】
ここでは、酸化シリコン膜ＩＦ１上の厚いポリシリコン膜ＰＳ１が酸化することで、フィールド絶縁膜ＦＩ１の端部は、活性領域とフィールド領域との境界において、その上部が活性領域側に張り出すように形成される。つまり、フィールド絶縁膜ＦＩ１の端部は、活性領域のボディ領域ＢＲの上面上において庇状の形状となる。
【００４３】
言い換えれば、フィールド絶縁膜ＦＩ１の端部は、ゲート絶縁膜ＧＦの端部の直上に、ゲート絶縁膜ＧＦから離間して覆い被さるように形成される。よって、フィールド絶縁膜ＦＩ１の側壁は、逆テーパーがついた形状となる。すなわち、フィールド絶縁膜ＦＩ１は、下面から上面に向かうにつれて、横方向、つまりＳｉＣ基板ＳＢの主面に沿う方向における幅が大きくなる。フィールド絶縁膜ＦＩ１の上面の端部は、活性領域の直上に位置している。つまり、ゲート絶縁膜ＧＦの上面またはエピタキシャル層ＥＰの上面と、フィールド絶縁膜ＦＩ１の側壁との間の最小の角度は、９０度よりも小さい鋭角である。
【００４４】
次に、図９に示すように、酸化絶縁膜Ｏ１上に、例えばＣＶＤ法を用いて、ポリシリコン膜ＰＳ２および絶縁膜ＩＦ２を形成する。図では、ポリシリコン膜ＰＳ２の膜厚を、絶縁膜ＩＦ２の膜厚よりも小さく示しているが、ポリシリコン膜ＰＳ２の膜厚は、絶縁膜ＩＦ２の膜厚より大きくてもよい。ポリシリコン膜ＰＳ２には、ｎ型の不純物（例えばリン（Ｐ））が導入されている。
【００４５】
ここで、フィールド絶縁膜ＦＩ１の側壁は庇状に形成されているため、ＣＶＤ法などにより堆積されたポリシリコン膜ＰＳ２の一部は、フィールド絶縁膜ＦＩ１の端部の庇部分と、当該庇部分の直下のゲート絶縁膜ＧＦとの間の領域に埋め込まれる。よって、チャネル領域であるボディ領域ＢＲの一部の上面の直上には、ゲート絶縁膜ＧＦ、ポリシリコン膜ＰＳ２、フィールド絶縁膜ＦＩ１、ポリシリコン膜ＰＳ２および絶縁膜ＩＦ２が順に形成される。
【００４６】
次に、図１０に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ２をパターニングした後、絶縁膜ＩＦ２をハードマスクとして用いてドライエッチングを行い、ポリシリコン膜ＰＳ２をパターニングする。これにより、ポリシリコン膜ＰＳ２からなるゲート電極ＧＥを複数形成する。ゲート電極ＧＥの一部は活性領域の直上、つまり、ゲート絶縁膜ＧＦの直上において、溝Ｔ２内を埋め込むように形成される。すなわち、対向する２つのフィールド絶縁膜ＦＩ１の相互間を埋め込むゲート電極ＧＥを形成する。
【００４７】
つまり、ソース領域ＳＲと隣り合ってエピタキシャル層ＥＰの上面に露出するボディ領域ＢＲ、つまりチャネル領域の直上には、ゲート絶縁膜ＧＦの上面に接するゲート電極ＧＥが形成されている。ここで、フィールド絶縁膜ＦＩ１の上面の端部は、活性領域のゲート絶縁膜ＧＦの端部の直上、およびゲート絶縁膜ＧＦの端部の上面に接するゲート電極ＧＥの直上に位置している。
【００４８】
また、ゲート電極ＧＥの他の一部は、溝Ｔ２の外側であって、活性領域に隣接するフィールド絶縁膜ＦＩ１の上面に接して形成されている。つまり、ゲート電極ＧＥは、溝Ｔ２を挟んで対向する２つのフィールド絶縁膜ＦＩ１のうち、一方の直上から他方の直上に亘って形成されている。すなわち、ゲート電極ＧＥおよび絶縁膜ＩＦ２は、フィールド絶縁膜ＦＩ１の直上で終端している。言い換えれば、チャネル領域を含む、活性領域のボディ領域ＢＲの上面の端部の直上には、ゲート絶縁膜ＧＦ、ゲート電極ＧＥ、フィールド絶縁膜ＦＩ１、ゲート電極ＧＥが順に存在している。
【００４９】
これにより、ゲート電極ＧＥ、ゲート絶縁膜ＧＦ、ソース領域ＳＲ、チャネル領域であるボディ領域ＢＲ、ドリフト層を含むエピタキシャル層ＥＰ、および、ドレイン領域であるＳｉＣ基板ＳＢからなるＭＯＳＦＥＴＱ１が形成される。ＭＯＳＦＥＴＱ１では、ゲート電極ＧＥに所定の電位を印加した際に、ゲート電極ＧＥの直下のボディ領域ＢＲにチャネルが形成されることで、当該チャネルに隣接するソース領域ＳＲの電子が、当該ボディ領域ＢＲの上面（チャネル）を通り、エピタキシャル層ＥＰ内を縦方向に進んでＳｉＣ基板ＳＢ、つまりドレイン領域に流れることで、当該順路と逆方向に電流が流れる。
【００５０】
すなわち、ＭＯＳＦＥＴＱ１は、プレーナゲート型の縦型ＭＯＳＦＥＴである。ＭＯＳＦＥＴＱ１は、Ｎチャネル型の電界効果トランジスタであり、ＤＭＯＳ（Double-Diffused MOSFET）と呼ばれる構造を有するパワーＭＯＳＦＥＴである。
【００５１】
上記パターニング工程でポリシリコン膜ＰＳ２を加工する際には、フィールド絶縁膜ＦＩ１がゲート絶縁膜ＧＦに比べて大きい膜厚を有しているため、エッチングにより酸化絶縁膜Ｏ１が貫通することを心配する必要がない。また、ここでは絶縁膜ＩＦ２をハードマスクとしてゲート電極ＧＥを加工するため、ゲート電極ＧＥの横方向の加工精度を高めることができる。
【００５２】
ここで、ＭＯＳＦＥＴの形成工程においては、フィールド絶縁膜ＦＩ１のように厚い絶縁膜を形成せず、素子間のフィールド領域であっても、ゲート絶縁膜と同じ膜厚の絶縁膜を形成することが考えられる。しかし、そのような構造において、フィールド領域上のポリシリコン膜を加工してゲート電極を形成しようとすると、エッチングの精度が低い場合などに、フィールド領域の当該絶縁膜が貫通し、または薄くなることで、短絡または耐圧低下などが起こり、ＭＯＳＦＥＴが正常に動作しなくなる虞がある。また、当該絶縁膜が貫通すると、その直下のエピタキシャル層の上面にダメージを与えることとなる。
【００５３】
これに対し、本実施の形態では、ゲート絶縁膜ＧＦの横に、ゲート絶縁膜ＧＦよりも膜厚が大きいフィールド絶縁膜ＦＩ１を形成することで、ゲート電極ＧＥの形成工程におけるエッチングを容易にすることを可能としている。また、膜厚が大きいフィールド絶縁膜ＦＩ１を形成することで、基板上の配線の電界が、半導体素子に伝わることを防ぐことができる。また、基板上に後述するＭＯＳＦＥＴ以外の素子（例えばダイオードなど）を形成する場合には、比較的膜厚が大きいフィールド絶縁膜ＦＩ１を素子分離層として用いることができるため、それらの素子同士を電気的に分離することができる。
【００５４】
ここでは、活性領域とフィールド領域とで膜厚が異なる酸化絶縁膜Ｏ１を形成するために、図７に示すポリシリコン膜ＰＳ１を形成し、図８を用いて説明した工程においてポリシリコン膜ＰＳ１とエピタキシャル層ＥＰの上面とをそれぞれ酸化している。このような製造方法は、バルクシリコン（Ｓｉ）ではなく、ＳｉＣ（炭化ケイ素）基板を用いる半導体装置であるからこそ実現可能な方法である。
【００５５】
すなわち、バルクシリコン（Ｓｉ）基板上において上記のようにポリシリコン膜ＰＳ１と基板上面とをそれぞれ酸化させようとすると、バルクシリコンの酸化速度がＳｉＣに比べて速いため、基板上に薄いゲート絶縁膜を形成する酸化処理を行っても、膜厚が大きいポリシリコン膜ＰＳ１全体を酸化することはできない。これに対して、ポリシリコン膜ＰＳ１の膜厚を小さくして、その下の酸化シリコン膜ＩＦ１の膜厚を大きくすると、ウェットエッチング法による酸化シリコン膜ＩＦ１の加工（図７参照）の精度が低下する問題が生じる。
【００５６】
これに対し、本実施の形態では、バルクシリコンよりも酸化速度が遅いＳｉＣ基板を使用することで、図８に示すように、ＭＯＳＦＥＴを可動させるために膜厚が抑えられたゲート絶縁膜ＧＦと、ゲート電極ＧＥの加工を容易にするために必要な膜厚を有するフィールド絶縁膜ＦＩ１とを形成することができる。
【００５７】
次に、図１１に示すように、酸化絶縁膜Ｏ１、ゲート電極ＧＥおよび絶縁膜ＩＦ２を覆うように、エピタキシャル層ＥＰ上に、例えばＣＶＤ法などを用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＦ３を形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＦ３および酸化絶縁膜Ｏ１のそれぞれを一部除去し、エピタキシャル層ＥＰの上面を露出させることで、層間絶縁膜ＩＦ３および酸化絶縁膜Ｏ１を貫通するコンタクトホールＣＨを複数形成する。
【００５８】
各コンタクトホールＣＨは、隣り合うゲート電極ＧＥ間において、ゲート電極ＧＥから離間した位置に形成され、エピタキシャル層ＥＰの上面のコンタクト領域ＣＲと、その周りのソース領域ＳＲの一部とを露出させる孔部である。各コンタクトホールＣＨは、平面視において、ボディ領域ＢＲおよびソース領域ＳＲの中央部に形成される。なお、図示はしていないが、ゲート電極ＧＥの上面を露出するコンタクトホールも形成する。
【００５９】
続いて、図示は省略するが、周知のサリサイド技術を用いて、コンタクトホールＣＨの底面において露出するコンタクト領域ＣＲ、ソース領域ＳＲおよびゲート電極ＧＥの上面上にシリサイド層を形成する。シリサイド層は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。
【００６０】
次に、図１２に示すように、ＳｉＣ基板ＳＢ上に、スパッタリング法などを用いて金属膜Ｍ１を形成する。金属膜Ｍ１は例えばアルミニウム（Ａｌ）からなる。金属膜Ｍ１は、層間絶縁膜ＩＦ３の上面を覆い、かつ、コンタクトホールＣＨ内に埋め込まれている。その後、ターミネーション領域１Ｂの金属膜Ｍ１を、フォトリソグラフィ技術を用いて除去する。
【００６１】
金属膜Ｍ１の上面は、ボンディングワイヤなどが接続されるパッド部であり、各コンタクトホールＣＨ内に埋め込まれた金属膜Ｍ１は、所定の電位をＭＯＳＦＥＴＱ１に供給するコンタクトプラグである。当該コンタクトプラグは、コンタクト領域ＣＲ、ソース領域ＳＲおよびゲート電極ＧＥに対して、シリサイド層（図示しない）を介して電気的に接続されている。なお、ゲート電極ＧＥに電位を供給する金属膜Ｍ１（図示しない）と、コンタクト領域ＣＲおよびソース領域ＳＲに電位を供給する金属膜Ｍ１とは、互いに分離され、絶縁されて配置されている。
【００６２】
次に、図１３に示すように、ターミネーション領域１Ｂの上部を保護膜ＰＩにより覆う。保護膜ＰＩは例えばポリイミドからなり、ターミネーション領域１Ｂの層間絶縁膜ＩＦ３の上面と、ターミネーション領域１Ｂ近傍の金属膜Ｍ１の端部とを覆っている。つまり、保護膜ＰＩは、ゲート電極ＧＥに対する給電用の金属膜Ｍ１（図示しない）のパッド部と、ソース領域ＳＲおよびコンタクト領域ＣＲに対する給電用の金属膜Ｍ１のパッド部とを露出している。
【００６３】
なお、ここでは図示を省略しているが、例えば保護膜ＰＩの形成工程の後に、ＳｉＣ基板ＳＢの裏面に、例えばイオン注入法を用いて、ｎ＋＋型のドレイン領域を形成してもよい。また、ここでは図示を省略しているが、ＳｉＣ基板ＳＢの裏面に接するように、シリサイド層を形成する。当該シリサイド層は、例えばＳｉＣ基板ＳＢの裏面にＮｉ（ニッケル）などからなる金属膜を堆積した後、当該金属膜をレーザを用いて加熱し、ＳｉＣ基板ＳＢと反応させることで形成する。ここでレーザによる加熱処理を行うのは、ＭＯＳＦＥＴＱ１などの素子が過熱されることを防ぐためである。
【００６４】
その後、シリサイド層の下面に接するように、ドレイン電極である金属膜Ｍ２を形成する。金属膜Ｍ２は、例えばアルミニウム（Ａｌ）膜および金（Ａｕ）膜を順に積層した膜である。その後、ＳｉＣ基板ＳＢをダイシングにより切削し、個片化することで、１枚の半導体ウエハから複数の半導体チップを形成する。これにより、半導体チップを含む本実施の形態の半導体装置が完成する。
【００６５】
ここで、図１４に本実施の形態の半導体チップの断面図および平面レイアウトを示す。図１４の上側には半導体チップの断面図を示し、その下には、当該断面図に対応する位置の半導体チップの平面レイアウトを示している。当該平面レイアウトでは、図を分かりやすくするため、ゲート電極ＧＥのパッド部であるゲートパッドＧＰと、ソース電極のパッド部であるソースパッドＳＰとにハッチングを付している。また、図の平面レイアウトでは、ゲート電極ＧＥの輪郭を破線で示している。
【００６６】
なお、当該平面レイアウトにおいては金属膜Ｍ１の輪郭を太い実線で示している。ゲート電極ＧＥに電位を供給する金属膜Ｍ１は、図のゲートパッドＧＰが配置された領域に形成され、ソース領域ＳＲに電位を供給する金属膜Ｍ１は、ゲートパッドＧＰを囲み、ソースパッドＳＰを含む領域であって、全てのコンタクト領域ＣＲおよびソース領域ＳＲの直上に形成されている。
【００６７】
図１４の平面レイアウトに示すように、素子領域１Ａにおいては、ボディ領域ＢＲ、ソース領域ＳＲおよびコンタクト領域ＣＲを含む素子ユニットが行列状に複数並んで配置されている。ただし、ゲートパッドＧＰの直下には素子ユニットは形成されていない。ターミネーション領域１Ｂの半導体領域ＴＭは、平面視において素子領域１Ａを囲むように、矩形の半導体チップの周縁部に沿って環状に形成されている。なお、図１４では素子ユニットを長方形で示しているが、素子ユニットを構成するボディ領域ＢＲ、ソース領域ＳＲおよびコンタクト領域ＣＲの平面視における形状は、正方形であってもよい。
【００６８】
次に、本実施の形態の半導体装置の一部を拡大した断面図である図１５および図１６と、比較例の半導体装置の形成工程を説明する断面図である図２１〜２４を用いて、本実施の形態の半導体装置の製造方法の効果と、本実施の形態の半導体装置の効果とを説明する。
【００６９】
図１５は、完成した半導体装置の一部であって、特に活性領域のゲート電極ＧＥおよび酸化絶縁膜Ｏ１を示す拡大断面図である。図１６は、図１５と同じく完成された半導体装置の一部を示す拡大断面図であるが、図８を用いて説明した工程において、酸化処理されることで一体となった酸化絶縁膜Ｏ１を複数に分離してその構造を説明する図である。なお、図１５および図１６では、ゲート電極ＧＥ上の絶縁膜ＩＦ２、層間絶縁膜ＩＦ３と、金属膜Ｍ１の一部の図示を省略している。
【００７０】
図１５に示すように、フィールド絶縁膜ＦＩ１の側壁は庇状に横に出っ張って形成されており、その下の窪みにゲート電極ＧＥの一部が埋め込まれている。このように庇部分の下に埋め込まれたゲート電極ＧＥの一部であっても、ゲート電極ＧＥに所定の電位が印加されれば、チャネル内にキャリアを励起させ、ＭＯＳＦＥＴＱ１を正常にオン状態にさせることができる。したがって、ソース領域ＳＲに隣接してエピタキシャル層ＥＰの上面に露出するボディ領域ＢＲの上面、つまりチャネル領域の上面の全面の直上にゲート絶縁膜ＧＦを介してゲート電極ＧＥが形成されていれば、問題なくＭＯＳＦＥＴを動作させることができる。
【００７１】
つまり、チャネル領域の全面の直上において、ゲート絶縁膜ＧＦに接する部分のゲート電極ＧＥの、横方向における終端部が、エピタキシャル層ＥＰの上面におけるソース領域ＳＲとボディ領域ＢＲとの境界よりもボディ領域ＢＲ側に存在することは、ＭＯＳＦＥＴＱ１のしきい値電圧が増大することの原因となる。また、チャネル領域の直上にゲート電極ＧＥが形成されていても、その間に、エピタキシャル層ＥＰの上面から連続的に形成された厚いフィールド絶縁膜ＦＩ１が形成され、庇部分の下のゲート電極ＧＥが介在していない場合も、ＭＯＳＦＥＴＱ１が正常に動作しなくなる問題がある。
【００７２】
このことは、チャネル領域の直上にゲート絶縁膜ＧＦを介してゲート電極ＧＥが近接していれば、フィールド絶縁膜ＦＩ１上にゲート電極ＧＥが形成されていなくても問題ないことを意味する。このため、図１５に示すように、ＳｉＣ基板ＳＢの主面に沿う方向において、エピタキシャル層ＥＰの上面におけるボディ領域ＢＲとソース領域ＳＲとの境界よりもボディ領域ＢＲ側において、フィールド絶縁膜ＦＩ１の上面上のゲート電極ＧＥが終端していても問題はない。
【００７３】
フィールド絶縁膜ＦＩ１上のゲート電極ＧＥの終端部が、フィールド絶縁膜ＦＩ１の上面の端部に近い程、半導体装置の微細化が容易となる。なぜならば、フィールド絶縁膜ＦＩ１上のゲート電極ＧＥの終端部が、フィールド絶縁膜ＦＩ１の上面の端部に近ければ、コンタクト領域ＣＲおよびコンタクト領域ＣＲに接続されるコンタクトプラグである金属膜Ｍ１をゲート電極ＧＥ側に近付けて形成することができるためである。また、そのようにコンタクトプラグをゲート電極ＧＥ側に近付ければ、ソース領域ＳＲとコンタクトプラグとの接続箇所とチャネル領域との間のソース領域ＳＲの距離が短くなるため、ソース領域ＳＲ内の抵抗を低減することができ、これにより半導体装置を省電力化することができる。
【００７４】
ただし、フィールド絶縁膜ＦＩ１の形成精度、およびゲート電極ＧＥの加工精度などに起因して、ゲート電極ＧＥの終端部の位置が溝Ｔ２内にずれることを防ぐ必要があるため、ゲート電極ＧＥの終端部は、フィールド絶縁膜ＦＩ１の上面の端部よりもコンタクトプラグ側に十分に離れた箇所に位置している。ＳｉＣ基板ＳＢの主面に沿う方向において、チャネル領域およびソース領域ＳＲ間の境界と、当該チャネル領域の直上に張り出す庇部分を有するフィールド絶縁膜ＦＩ１の端部との間の距離Ｌは、例えば１５０ｎｍである。
【００７５】
本実施の形態では、フィールド絶縁膜ＦＩ１の端部を庇状の逆テーパーがついた形状とすることで、当該庇の下にゲート電極ＧＥを埋め込んでいるため、フィールド絶縁膜ＦＩ１の上面上のゲート電極ＧＥの終端部を、より溝Ｔ２の中央側に寄せることができる。このため、ゲート電極ＧＥの幅を縮小し、コンタクト領域ＣＲおよびコンタクトプラグをチャネル領域側に寄せることができるため、半導体装置を微細化することができる。
【００７６】
また、図１６には、酸化絶縁膜Ｏ１を構成する各絶縁膜を別々に示している。ゲート絶縁膜ＧＦの横には、ゲート絶縁膜ＧＦよりも膜厚が厚く、フィールド絶縁膜ＦＩ１の底部を構成する酸化シリコン膜ＩＦ１が形成されている。また、酸化シリコン膜ＩＦ１上には、フィールド絶縁膜ＦＩ１を構成する絶縁膜であって、ポリシリコン膜ＰＳ１（図７参照）が酸化されることで形成された酸化シリコン膜ＯＳが設けられている。ゲート絶縁膜ＧＦは、図８を用いて説明した熱処理により、エピタキシャル層ＥＰの上面が一部酸化して形成された絶縁膜である。
【００７７】
酸化シリコン膜ＩＦ１は、図７を用いて説明したウェットエッチング工程により、横方向にも等方的に除去されているため、その端部は、上部の酸化シリコン膜ＯＳの端部よりもコンタクトプラグ側に後退している。また、酸化シリコン膜ＯＳは、比較的厚く、かつ酸化速度が速いシリコン（Ｓｉ）からなるポリシリコン膜ＰＳ１（図７参照）を酸化することで形成しているため、酸化前のポリシリコン膜ＰＳ１よりも、横方向に膨らんで形成されている。このため、酸化シリコン膜ＯＳおよびＩＦ１からなるフィールド絶縁膜ＦＩ１の端部は、溝Ｔ２の側壁において庇状に張り出した形状を有している。つまり、フィールド絶縁膜ＦＩ１の側壁は、ゲート絶縁膜ＧＦの直上にオーバーハングしている。
【００７８】
横方向に庇状に突出する酸化シリコン膜ＯＳの端部の直下には、酸化シリコン膜ＩＦ１の膜厚ｔ２よりも小さい膜厚ｔ１を有するゲート絶縁膜ＧＦが、エピタキシャル層ＥＰの上面に接して形成されている。このため、庇状に突出する酸化シリコン膜ＯＳの端部と、その直下のゲート絶縁膜ＧＦとは離間しており、それらの間に生じた窪みにゲート電極ＧＥの一部が埋め込まれている。つまり、ゲート絶縁膜ＧＦの膜厚ｔ１を酸化シリコン膜ＩＦ１の膜厚ｔ２よりも小さくすれば、フィールド絶縁膜ＦＩ１の側壁をより大きく張り出した庇形状とすることができる。このため、フィールド絶縁膜ＦＩ１の側壁の庇部の下にゲート電極ＧＥの一部を埋め込む構成を実現することができる。
【００７９】
なお、図１〜図１３を用いて説明した工程では、ゲート絶縁膜ＧＦの膜厚を例えば５０ｎｍであるとし、酸化シリコン膜ＩＦ１（図５参照）の膜厚を例えば２０ｎｍであるものとして説明した。このような構成であっても、図７において庇状に張り出したポリシリコン膜ＰＳ１が、後の酸化工程により横方向に膨らむため、図１５に示すような、フィールド絶縁膜ＦＩ１の庇状の側壁が形成される。フィールド絶縁膜ＦＩ１の側壁の張り出し量、つまり庇部分の下に埋め込まれるゲート電極ＧＥの幅は、図７を用いて説明した工程で行うウェットエッチングを、例えばより長時間行うことで、さらに大きくすることができる。
【００８０】
これに対し、庇部分の直下において、より酸化シリコン膜ＩＦ１の近くまでゲート絶縁膜ＧＦを埋め込みたい場合には、図１６に示すようにｔ１＜ｔ２の関係にあるゲート絶縁膜ＧＦおよび酸化シリコン膜ＩＦ１を形成することが考えられる。つまり、図１６に示す構成を実現するために、例えば酸化シリコン膜ＩＦ１の膜厚を５０ｎｍよりも大きくしてもよい。または、ゲート絶縁膜ＧＦの膜厚ｔ１をより小さくし、酸化シリコン膜ＩＦ１の膜厚ｔ２をｔ１より大きくしてもよい。
【００８１】
以下では、比較例として、半導体装置の製造方法であって、フィールド絶縁膜を、エピタキシャル層上に堆積した絶縁膜のみで形成する方法と、その問題点について説明する。以下の説明で用いる図２１、図２２、図２３および図２４は、図５、図７、図８および図１３に対応する、比較例の半導体装置の製造工程の断面図である。
【００８２】
比較例では、まず、図１〜図４を用いて説明した工程と同様の工程を行う。
【００８３】
次に、図２１に示すように、エピタキシャル層ＥＰ上に、例えばＣＶＤ法を用いて、例えば２５０ｎｍ程度の膜厚の酸化シリコン膜ＩＦ４を形成する。
【００８４】
次に、図２２に示すように、酸化シリコン膜ＩＦ４上にフォトレジスト膜ＰＲ４のパターンを形成し、フォトレジスト膜ＰＲ４をマスクとしてウェットエッチングを行うことで、酸化シリコン膜ＩＦ４を開口し、エピタキシャル層ＥＰの上面を一部露出させる。これにより、後にゲート電極を埋め込む活性領域と、その両側のフィールド領域とを規定する。
【００８５】
このウェットエッチング工程では、膜厚が大きい酸化シリコン膜ＩＦ４を、フォトレジスト膜ＰＲ４の開口部の底部において露出する部分から等方的に除去するため、フォトレジスト膜ＰＲ４の下の酸化シリコン膜ＩＦ４の側壁は、テーパーがついた形状となる。つまり、酸化シリコン膜ＩＦ４は、その下面から上面に近付く程、横方向における幅が小さくなる、台形の形状を有している。言い換えれば、酸化シリコン膜ＩＦ４の開口部は上方に向かう程、開口の幅が大きくなる。酸化シリコン膜ＩＦ４はフィールド絶縁膜となる絶縁膜であるが、本実施の形態のように、その側壁は庇状に逆テーパーのついた形状とはならない。
【００８６】
また、上記ウェットエッチング工程では、膜厚が大きい酸化シリコン膜ＩＦ４を、その上面から等方的に除去するため、酸化シリコン膜ＩＦ４の横方向における後退量は比較的大きくなる。ウェットエッチングに加工する酸化シリコン膜ＩＦ４の膜厚が大きいことで、後退量が大きくなる場合、元々加工精度の低いウェットエッチングにより加工された酸化シリコン膜ＩＦ４の終端部の位置のばらつきは、より大きくなる。ここで、フィールド絶縁膜である酸化シリコン膜ＩＦ４を、ソース領域ＳＲに隣接するチャネル領域の直上に形成することは、ＭＯＳＦＥＴの動作不良の原因となるため、加工精度の低いウェットエッチングにより加工された酸化シリコン膜ＩＦ４の終端部の位置がばらついて、チャネル領域と酸化シリコン膜ＩＦ４とが重なることを防ぐ必要がある。
【００８７】
したがって、当該ばらつきに対して余裕をとるために、酸化シリコン膜ＩＦ４の端部を、当該チャネル領域とソース領域ＳＲとの境界から、ソース領域ＳＲ側に大きく離して形成する必要がある。
【００８８】
また、上記ウェットエッチング工程では、酸化シリコン膜ＩＦ４の側壁がテーパーのついた形状となり、酸化シリコン膜ＩＦ４の上面の面積が、酸化シリコン膜ＩＦ４の下面の面積に比べて小さくなる。このため、酸化シリコン膜ＩＦ４の上面と、その上部のフォトレジスト膜ＰＲ４との接合強度が弱まり、ウェットエッチング工程中にフォトレジスト膜ＰＲ４が酸化シリコン膜ＩＦ４の上面から剥がれる虞がある。この場合、露出した酸化シリコン膜ＩＦ４の上面もウェットエッチングにより後退するため、酸化シリコン膜ＩＦ４の、フィールド絶縁膜として必要な膜厚が確保できなくなる問題が生じる。
【００８９】
よって、フォトレジスト膜ＰＲ４が剥がれることを防ぐため、酸化シリコン膜ＩＦ４の幅を拡げる必要がある。この場合、酸化シリコン膜ＩＦ４の直下のソース領域ＳＲおよびボディ領域ＢＲも横方向の幅を拡げる必要があるため、半導体装置の面積が増大する問題が生じる。
【００９０】
次に、図２３に示すように、フォトレジスト膜ＰＲ４を除去した後、熱処理を行うことで、酸化シリコン膜ＩＦ４から露出する活性領域のエピタキシャル層ＥＰの上面上に、ゲート絶縁膜ＧＦを形成する。これにより、ゲート絶縁膜ＧＦと、その両側に形成された、ゲート絶縁膜ＧＦよりも膜厚が大きい酸化シリコン膜ＩＦ４とを含む酸化絶縁膜Ｏ３を形成する。
【００９１】
このとき、互いに接するゲート絶縁膜ＧＦと酸化シリコン膜ＩＦ４との境界においては、酸化絶縁膜Ｏ３の上面に凹みが形成される。当該凹みの直下の酸化絶縁膜Ｏ３の膜厚は、活性領域の中央部のゲート絶縁膜ＧＦの膜厚よりも小さい。当該凹みは、テーパーのついた形状を有する酸化シリコン膜ＩＦ４の近傍のエピタキシャル層ＥＰの上面に形成される酸化シリコン膜が、活性領域の中央部のエピタキシャル層ＥＰの上面に形成される酸化シリコン膜に比べて、厚く形成されないことにより生じる。
【００９２】
次に、図２４に示すように、図９〜図１３を用いて説明した工程と同様の工程を行うことで、ＭＯＳＦＥＴＱ１を含む比較例の半導体装置を形成する。このとき、ゲート電極ＧＥの一部は、ゲート絶縁膜ＧＦの上面の両端の凹みに埋め込まれる。この場合、ゲート電極ＧＥは、ソース領域ＳＲに過剰に近付いて形成されるため、ゲート電極ＧＥとエピタキシャル層ＥＰとの間で局所的に耐圧の低い絶縁膜が存在することとなり、当該凹みが形成された箇所におけるゲート絶縁膜ＧＦの絶縁破壊の原因となる。これによりゲート絶縁膜ＧＦが破壊されれば、半導体装置を使用することができなくなる。
【００９３】
また、ポリシリコン膜を加工してゲート電極ＧＥを形成する工程（図１０に対応する工程）においては、ゲート電極ＧＥを容易に加工するために必要な膜厚を有するフィールド絶縁膜上においてゲート電極ＧＥを終端させる必要がある。これに対し、テーパーのついた形状を有する酸化シリコン膜ＩＦ４の側壁は膜厚が小さいため、当該テーパー部分の直上でゲート電極ＧＥを終端させることは、ゲート電極ＧＥを容易に加工する観点から避ける必要がある。したがって、ゲート電極ＧＥは、その直下の活性領域から離れる方向において、酸化シリコン膜ＩＦ４の側壁のテーパー部の最上部、つまり酸化シリコン膜ＩＦ４の上面の端部から、十分に離れた位置で終端させる必要がある。
【００９４】
そして、比較例の半導体装置では、各素子の占有面積が増大し、半導体チップの微細化および高集積化が困難となるため、半導体装置の性能が低下する問題がある。このような問題が生じる原因は、酸化シリコン膜ＩＦ４の側壁がテーパー状となることで酸化シリコン膜ＩＦ４が幅広になることと、酸化シリコン膜ＩＦ４の側壁の形成位置のばらつきが大きいために、酸化シリコン膜ＩＦ４の端部をチャネル領域から離して形成する必要があることとにある。また、上記問題が生じる他の原因は、フォトレジスト膜ＰＲ４が剥がれることを防ぐため、酸化シリコン膜ＩＦ４の幅を拡げる必要があることと、酸化シリコン膜ＩＦ４にテーパーがつくことに起因して、ゲート電極ＧＥを終端させる位置が活性領域から遠くなることとにある。
【００９５】
また、上記のように酸化シリコン膜ＩＦ４の幅が大きくなることは、その下において、チャネル領域となるボディ領域ＢＲとコンタクト領域ＣＲとに挟まれたソース領域ＳＲの横方向の幅が大きくなることを意味する。ソース領域ＳＲは抵抗値の高い半導体層であるため、ソース領域ＳＲの幅の拡大は、ＭＯＳＦＥＴの高抵抗化の原因となる。したがって、比較例の半導体装置では、ＭＯＳＦＥＴの消費電力が高くなることにより、半導体装置の性能が低下する問題がある。
【００９６】
これに対し、本実施の形態の製造方法では、上記比較例とは異なり、図５〜図７を用いて説明したように、ドライエッチング法により加工したポリシリコン膜ＰＳ１のパターンをマスクとして、ポリシリコン膜ＰＳ１よりも薄い膜厚を有する酸化シリコン膜ＩＦ１をウェットエッチング法により開口し、これにより、ゲート絶縁膜を形成する活性領域を規定している。ここでは、ウェットエッチング工程（図７参照）によりエピタキシャル層ＥＰの上面を露出させているため、当該エピタキシャル層ＥＰの上面がダメージを受けることを防ぐことができる。
【００９７】
当該ウェットエッチング工程では、比較例に比べて膜厚が小さい酸化シリコン膜ＩＦ１を加工しているため、加工精度の低いウェットエッチング法を用いたとしても、酸化シリコン膜ＩＦ１の後退量およびそのばらつきを小さく抑えることができる。つまり、ウェットエッチングの精度を高めることができる。よって、ウェットエッチングの精度の低さを考慮して、酸化シリコン膜ＩＦ１の端部、つまりフィールド絶縁膜ＦＩ１の端部を、ＭＯＳＦＥＴのチャネル領域とソース領域ＳＲとの境界から、ソース領域ＳＲ側に大きく離して形成する必要がない。また、ウェットエッチングの精度の低さにより生じる、フィールド絶縁膜ＦＩ１の開口位置のばらつきを考慮する必要がないため、ゲート電極ＧＥの終端位置を活性領域に近付けることができる。したがって、半導体装置を微細化することができる。
【００９８】
また、酸化シリコン膜ＩＦ１の膜厚が、後の工程で酸化シリコン膜ＩＦ１と共にフィールド絶縁膜となるポリシリコン膜ＰＳ１に比べて非常に小さいため、酸化シリコン膜ＩＦ１の側壁がテーパーのついた形で形成されることを防ぐことができる。これにより、比較例のように、フィールド絶縁膜である厚い酸化シリコン膜ＩＦ４（図２２参照）の側壁にテーパーがつくことに起因して、ＭＯＳＦＥＴの幅が大きくなることを防ぐことができる。
【００９９】
また、図７を用いて説明した工程では、ウェットエッチング法により加工される酸化シリコン膜ＩＦ１の上面の幅が下面の幅より極端に小さくなることがないため、酸化シリコン膜ＩＦ１上に形成され、当該ウェットエッチング工程においてマスクとして用いる膜、つまりポリシリコン膜ＰＳ１が剥がれやすくなることを防ぐことができる。
【０１００】
また、酸化シリコン膜ＩＦ１のみでは、フィールド領域において十分な膜厚を有する絶縁膜を形成することができないため、本実施の形態では、酸化シリコン膜ＩＦ１よりも膜厚が大きいポリシリコン膜ＰＳ１を酸化シリコン膜ＩＦ１上に形成し、これを熱処理することで、図８に示すゲート絶縁膜ＧＦよりも膜厚が大きいフィールド絶縁膜ＦＩ１を形成している。これにより、酸化絶縁膜Ｏ１のうち、活性領域のゲート絶縁膜ＧＦを薄い膜厚で形成し、フィールド領域のフィールド絶縁膜ＦＩ１を厚い膜厚で形成することを可能としている。
【０１０１】
これにより、ポリシリコン膜ＰＳ１を加工するドライエッチングと酸化シリコン膜ＩＦ１を加工するウェットエッチングとを組み合わせて精度良く活性領域を規定することができる。このため、チャネル領域と平面視において重ねる必要があるゲート電極ＧＥ、つまり活性領域においてゲート絶縁膜ＧＦに接するゲート電極ＧＥを、精度良く所望の位置で終端させることができる。これにより、ソース領域ＳＲとチャネル領域との境界から、ゲート絶縁膜ＧＦに接するゲート電極ＧＥの端部までの距離を縮小することができる。よって、ＭＯＳＦＥＴＱ１の幅を縮小することができるため、半導体装置の性能を向上させることができる。
【０１０２】
上述した製造方法により形成された本実施の形態の半導体装置は、以下のような効果を有する。
【０１０３】
すなわち、図１３に示すように、フィールド絶縁膜ＦＩ１の側壁には、上方に向かう程フィールド絶縁膜ＦＩ１の開口幅が大きくなるようなテーパーがついておらず、活性領域に隣接するフィールド絶縁膜ＦＩ１の端部は、ゲート電極ＧＥを容易に加工するために必要な膜厚を有している。このため、ゲート電極ＧＥを活性領域から十分に離れた位置で終端させる必要はなく、フィールド絶縁膜ＦＩ１の端部の近傍で終端させることができる。つまり、ゲート電極ＧＥの端部をゲート電極ＧＥの中心側に寄せることができる。また、フィールド絶縁膜ＦＩ１の側壁が上記比較例のようなテーパー形状にならないため、フィールド絶縁膜ＦＩ１の幅が大きくなることを防ぐことができる。
【０１０４】
また、フィールド絶縁膜ＦＩ１の側壁の庇部分の下に埋め込まれたゲート電極ＧＥは、所定の電位を印加することで、ＭＯＳＦＥＴＱ１を正常にオン状態にするために用いることができる。また、ゲート電極ＧＥの終端部の位置は、図１０を用いて説明したゲート電極ＧＥの加工の精度を考慮して、フィールド絶縁膜ＦＩ１の上面の端部からある程度離れた位置に設定すればよい。したがって、図１５に示すように、フィールド絶縁膜ＦＩ１の直上におけるゲート電極ＧＥの終端部は、必ずしも、活性領域の端部、ゲート絶縁膜ＧＦの端部、チャネル領域とソース領域ＳＲとの境界、または、庇部分の下に埋め込まれたゲート電極ＧＥの一部の端部よりも、フィールド領域側に位置している必要はない。
【０１０５】
図１５に示すように、フィールド絶縁膜ＦＩ１上のゲート電極ＧＥは、チャネル領域の直上で終端している。つまり、フィールド絶縁膜ＦＩ１の上面上のゲート電極ＧＥが、ＳｉＣ基板ＳＢの主面に沿う方向において、ソース領域ＳＲよりも活性領域側の領域で終端していてもよい。このため、ゲート電極ＧＥ全体の幅を狭めることができる。
【０１０６】
フィールド絶縁膜ＦＩ１の側壁の庇形状がフィールド絶縁膜ＦＩ１の底面の端部から横方向に突出する幅が小さい場合、ゲート電極ＧＥはフィールド領域において終端することとなるが、その場合においても、比較例に比べてゲート電極ＧＥの幅を縮小することができるため、活性領域とフィールド領域との境界から、ゲート電極ＧＥの端部までの距離を縮小することができる。これにより、チャネル領域を挟んで隣り合うソース領域ＳＲ同士の間の領域の幅、つまり活性領域の幅を、比較例に比べて変化させずとも、ゲート電極ＧＥの幅を縮小し、ＭＯＳＦＥＴＱ１を微細化することができる。
【０１０７】
さらに、上記のようにゲート電極ＧＥの幅が小さくなった分、コンタクト領域ＣＲと、金属膜Ｍ１からなるコンタクトプラグとを、活性領域側に近い位置に配置することができる。これにより、隣り合うゲート電極ＧＥ間のフィールド領域の幅を狭めることができる。
【０１０８】
以上により、各素子の占有面積を縮小することができ、半導体チップの微細化および高集積化が可能となるため、半導体装置の性能を向上させることができる。
【０１０９】
また、上記のように、コンタクト領域ＣＲと、金属膜Ｍ１からなるコンタクトプラグとを、活性領域側に近い位置に配置することができるため、コンタクトプラグに接続されたソース領域ＳＲの端部から、反対側のソース領域ＳＲの端部、つまりチャネルに接するソース領域ＳＲの端部までのソース領域ＳＲの幅を縮小することができる。したがって、抵抗値が高いソース領域ＳＲの電流経路を短縮することができるため、ＭＯＳＦＥＴＱ１を省電力化することができる。よって、半導体装置の性能を向上させることができる。
【０１１０】
また、図１３に示すフィールド絶縁膜ＦＩ１の側壁は、逆テーパーがついた、庇状の形状となるため、溝Ｔ２の底部において当該側壁に隣接するゲート絶縁膜ＧＦの上面に窪みが形成されることを防ぐことができる。すなわち、一つのゲート絶縁膜ＧＦ全体の膜厚を均一に保つことができるため、比較例のように、ゲート絶縁膜ＧＦの端部の膜厚が薄くなり、ゲート電極ＧＥとエピタキシャル層ＥＰとの間で局所的に耐圧の低くなることを防ぐことができる。これにより、ＭＯＳＦＥＴＱ１の耐圧を向上させることができるため、半導体装置の性能を向上させることができる。
【０１１１】
また、ゲート電極ＧＥの下部がフィールド絶縁膜ＦＩ１の側壁の庇部分の下に埋め込まれることで、ゲート電極ＧＥが固定され、エピタキシャル層ＥＰ上から剥がれにくくなり、ゲート電極ＧＥの機械的強度が高まることで、半導体装置の性能を向上させることができる。
【０１１２】
（実施の形態２）
以下では、前記実施の形態１において説明したＭＯＳＦＥＴのフィールド絶縁膜の庇状の側壁の角度を、より基板の主面に対して垂直な方向に近付ける構成について、図１７〜図２０を用いて説明する。図１７〜図２０は、本実施の形態の半導体装置の製造方法を説明する断面図である。
【０１１３】
本実施の形態の半導体装置の製造工程においては、まず、図１〜図７を用いて説明した工程と同様の工程を行う。すなわち、図７に示すように、ＳｉＣ基板ＳＢ上のエピタキシャル層ＥＰ上に、酸化シリコン膜ＩＦ１およびポリシリコン膜ＰＳ１を順に形成して積層膜を形成した後、当該積層膜を開口してエピタキシャル層ＥＰの上面を露出させる。
【０１１４】
次に、図１７に示すように、例えばＣＶＤ法を用いて、エピタキシャル層ＥＰ上に、酸化シリコン膜ＩＦ１およびポリシリコン膜ＰＳ１を覆うようにポリシリコン膜ＰＳ３を形成する。ポリシリコン膜ＰＳ３は、炭化ケイ素（ＳｉＣ）よりも酸化速度が速いシリコン（Ｓｉ）膜からなる半導体膜である。ポリシリコン膜ＰＳ３の膜厚は例えば１０ｎｍであるため、ポリシリコン膜ＰＳ１の開口部である溝Ｔ１を完全に埋め込むことはない。ポリシリコン膜ＰＳ３は、ポリシリコン膜ＰＳ１の上面および側壁を覆い、また、溝Ｔ１の下のエピタキシャル層ＥＰの上面および酸化シリコン膜ＩＦ１の側壁を覆っている。
【０１１５】
また、ポリシリコン膜ＰＳ３は、酸化シリコン膜ＩＦ１の側壁よりも溝Ｔ１の中央側に張り出すポリシリコン膜ＰＳ１の端部の直下の窪みを完全に埋め込んでいる。つまり、ポリシリコン膜ＰＳ１の端部とエピタキシャル層ＥＰの上面との間には、ポリシリコン膜ＰＳ３が埋め込まれている。これにより、溝Ｔ１内のポリシリコン膜ＰＳ３の側壁は庇状とはならず、エピタキシャル層ＥＰの上面に対して垂直に近い角度で形成される。ポリシリコン膜ＰＳ３の膜厚が酸化シリコン膜ＩＦ１の膜厚の半分以上であれば、上記窪みをポリシリコン膜ＰＳ３により完全に埋め込むことができる。
【０１１６】
次に、図１８に示すように、図８を用いて説明した工程と同様に熱処理を行うことで、ポリシリコン膜ＰＳ１およびＰＳ３を酸化する。これにより、活性領域には、エピタキシャル層ＥＰ上面に接するポリシリコン膜ＰＳ３が酸化処理されて、厚さ５０ｎｍ程度のゲート絶縁膜ＧＦが形成される。また、活性領域を挟むフィールド領域には、ポリシリコン膜ＰＳ１、ＰＳ３が酸化されて形成された酸化シリコン膜と酸化シリコン膜ＩＦ１（図１７参照）とを含むフィールド絶縁膜ＦＩ２が形成される。ゲート絶縁膜ＧＦとフィールド絶縁膜ＦＩ２とは、互いに一体となって酸化絶縁膜Ｏ２を構成している。
【０１１７】
隣り合うフィールド絶縁膜ＦＩ２同士の間には、溝Ｔ１（図１７参照）と対応する位置に溝Ｔ３が形成されており、溝Ｔ３の底部にはゲート絶縁膜ＧＦが形成されている。フィールド絶縁膜ＦＩ２の側壁は逆テーパーのついた形状を有しているが、当該側壁は、前記実施の形態１において説明したフィールド絶縁膜ＦＩ１（図８参照）の側壁に比べて、エピタキシャル層ＥＰの上面に対して垂直な方向に近い角度で形成されている。
【０１１８】
これは、図１７を用いて説明した工程において、ポリシリコン膜ＰＳ１の端部の庇部分の下の空隙をポリシリコン膜ＰＳ３により埋め込んでいるためである。ただし、上記熱処理による酸化工程では、膜厚が比較的大きいポリシリコン膜ＰＳ１の全体が酸化されることで形成される酸化シリコン膜が横方向に膨張するため、溝Ｔ３の側壁は逆テーパーのついた形状となる。つまり、溝Ｔ３は、上方に向かう程その幅が小さくなる。
【０１１９】
次に、図１９に示すように、図９および図１０を用いて説明した工程と同様の工程を行うことで、活性領域およびその近傍の酸化絶縁膜Ｏ２上に、ゲート電極ＧＥおよび絶縁膜ＩＦ２のパターンを形成する。ゲート電極ＧＥは溝Ｔ３を埋め込んでゲート絶縁膜ＧＦの上面に接している。つまり、ゲート電極ＧＥは、庇状に形成されたフィールド絶縁膜ＦＩ２の端部と、その直下のゲート絶縁膜ＧＦとの間を埋め込んでいる。
【０１２０】
次に、図２０に示すように、図１１〜図１３を用いて説明した工程と同様の工程を行うことで、上記ゲート電極ＧＥを含むＭＯＳＦＥＴＱ１を複数有する本実施の形態の半導体装置を形成する。本実施の形態では、フィールド絶縁膜ＦＩ２の端部が逆テーパーのついた形状を有していることにより、前記実施の形態１と同様の効果を得ることができる。
【０１２１】
また、本実施の形態のフィールド絶縁膜ＦＩ２の側壁は、前記実施の形態１よりも、さらにエピタキシャル層ＥＰの上面に対して垂直に近い方向に沿って形成されている。このため、上記熱処理により、溝Ｔ３の底部のエピタキシャル層ＥＰの上面に形成するゲート絶縁膜ＧＦを、より均一な膜厚で形成することができる。また、ここではエピタキシャル層ＥＰの上面ではなく、堆積したポリシリコン膜ＰＳ３（図１７参照）を酸化処理してゲート絶縁膜ＧＦを形成しているため、ゲート絶縁膜ＧＦを均一な膜厚で形成し、ゲート絶縁膜ＧＦの端部に凹みが形成されることを防ぐことができる。これにより、ＭＯＳＦＥＴＱ１の耐圧を高めることができるため、半導体装置の性能を向上させることができ、また、ゲート絶縁膜ＧＦの絶縁破壊を防ぐことができる。
【０１２２】
ここで、フィールド絶縁膜の側壁の庇部分が活性領域側に大きく張り出して形成されている場合、当該庇部分の直下に埋め込まれる部分のゲート電極は、膜厚が小さく、断面が鋭角に尖った形状となる。この場合、当該庇部分の直下に埋め込まれる部分のゲート電極に電界が集中し、絶縁破壊が起きやすくなる問題が生じる。また、この場合、当該庇部分の直下に埋め込まれる部分のゲート電極に機械的な応力が集中し、ゲート電極が破壊される虞がある。
【０１２３】
これに対し、本実施の形態では、フィールド絶縁膜ＦＩ２の側壁が上記垂直方向に近い角度で形成されるため、庇部分の直下のゲート電極ＧＥに電界が集中することを防ぐことができる。このため、絶縁破壊の発生を防ぎ、ＭＯＳＦＥＴＱ１の耐圧を高めることができるため、半導体装置の性能を向上させることができる。また、フィールド絶縁膜ＦＩ２の側壁が上記垂直方向に近い角度で形成されるため、庇部分の直下のゲート電極ＧＥに応力が集中することを防ぐことができる。よって、ゲート電極ＧＥの強度を高めることで、半導体装置の性能を高めることができる。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２５】
ＢＲ    ボディ領域
ＥＰ    エピタキシャル層
ＦＩ１、ＦＩ２    フィールド絶縁膜
ＧＥ    ゲート電極
ＩＦ１、ＩＦ４    酸化シリコン膜
Ｍ１、Ｍ２    金属膜
ＰＲ１〜ＰＲ４    フォトレジスト膜
ＰＳ１〜ＰＳ３    ポリシリコン膜
Ｑ１    ＭＯＳＦＥＴ
ＳＲ    ソース領域
Ｔ１〜Ｔ３    溝
ＳＢ    ＳｉＣ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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