(57)【特許請求の範囲】
【請求項１】
アナログ・デジタルコンバータ（ＡＤＣ）デバイスを校正するためのシステムであって、デバイスＡＤＣおよびディザソースを含み、デバイス校正パラメータの集合を適用してデジタル出力を生成するものである、前記ＡＤＣデバイスと、前記ＡＤＣデバイスに結合され、前記ＡＤＣデバイスが前記校正パラメータの集合のうちの第１の値を適用するときに、前記ＡＤＣデバイスによって生成された第１の複数のデジタル出力中の第１の雑音量を決定し、前記ＡＤＣデバイスが前記校正パラメータの集合のうちの第２の値を適用するときに、前記ＡＤＣデバイスによって生成された第２の複数のデジタル出力中の第２の雑音量を決定し、前記第２の雑音量が前記第１の雑音量を超えることを決定し、かつ前記第２の雑音量が前記第１の雑音量を超えるとの決定に応答して、前記ＡＤＣデバイスに、前記校正パラメータの集合のうちの前記第１の値を適用させる、ものである、校正回路デバイスと、を備える、システムであって、
前記校正パラメータの集合が、１つ以上のディザ校正パラメータを含む、
システム。
【請求項２】
前記ＡＤＣデバイスによって生成された前記第１の複数のデジタル出力中の前記第１の雑音量を決定することが、前記ＡＤＣデバイスの入力を基準電圧に結合させることを含み、前記ＡＤＣデバイスによって生成された前記第１の複数のデジタル出力が、前記入力での前記基準電圧に応答して生成される、請求項１に記載のシステム。
【請求項３】
前記ＡＤＣデバイスによって生成された前記第１の複数のデジタル出力中の前記第１の雑音量を決定することが、前記第１の複数のデジタル出力の分散を決定することを含む、請求項１に記載のシステム。
【請求項４】
前記校正回路が、前記校正パラメータの集合中の個々の校正パラメータに対する値を所定の順序で選択するものであり、前記１つ以上のディザ校正パラメータが、前記所定の順序中で最後である、請求項３に記載のシステム。
【請求項５】
前記ＡＤＣデバイスが、スイッチトキャパシタのデジタル・アナログコンバータ（ＤＡＣ）を含み、前記校正パラメータの集合が、前記スイッチトキャパシタＤＡＣ中の各々の個々のビットキャパシタに対する個々の校正パラメータを含み、各々の個々のビットキャパシタに対する前記個々の校正パラメータが、前記１つ以上のディザ校正パラメータが設定される前に設定される、請求項３に記載のシステム。
【請求項６】
前記１つ以上のディザ校正パラメータが、１つ以上のディザキャパシタの各々に対する個々の校正パラメータを含む、請求項５に記載のシステム。
【請求項７】
前記ＡＤＣデバイスが、前記校正パラメータの集合を未補正のデジタル出力に適用して補正されたデジタル出力を生成する補正回路を含み、前記第１および第２の複数のデジタル出力が、補正されたデジタル出力である、請求項１に記載のシステム。
【請求項８】
前記ＡＤＣデバイスおよび前記校正回路が単一チップに含まれる、請求項１に記載のシステム。
【請求項９】
前記ＡＤＣデバイスが逐次比較レジスタ（ＳＡＲ）ＡＤＣを含む、請求項１に記載のシステム。
【請求項１０】
前記ＡＤＣデバイスは、サンプルアンドホールド増幅器（ＳＨＡ）、デジタル・アナログコンバータ（ＤＡＣ）、比較器、およびＳＡＲ論理を含む、請求項１に記載のシステム。
【請求項１１】
前記ＤＡＣは、前記ディザソースとして機能する１つ以上のディザキャパシタを含む、請求項１０に記載のシステム。
【請求項１２】
前記校正回路デバイスは、性能アービターおよびシーケンサを備える、請求項１に記載のシステム。
【請求項１３】
前記校正回路デバイスは、バイアスおよびトリム設定を動的に設定する、請求項１に記載のシステム。
【請求項１４】
アナログ・デジタルコンバータ（ＡＤＣ）デバイスを校正する方法であって、前記ＡＤＣデバイスの校正パラメータの集合に対する第１の値を設定することであって、前記ＡＤＣデバイスが、ディザソースおよびＡＤＣを含む、設定することと、前記第１の値を設定した後で、前記ＡＤＣデバイスの入力を基準電圧に結合させ、かつ前記ＡＤＣデバイスに、第１の複数のデジタル出力を生成させることと、前記第１の複数のデジタル出力の第１の雑音測定値を決定することと、前記ＡＤＣデバイスの前記校正パラメータの集合に対する第２の値を設定することと、前記第２の値を設定した後で、前記ＡＤＣデバイスの前記入力を前記基準電圧に結合させ、かつ前記ＡＤＣデバイスに、第２の複数のデジタル出力を生成させることと、前記第２の複数のデジタル出力の第２の雑音測定値を決定することと、前記第１の雑音測定値が前記第２の雑音測定値未満であると決定することと、前記決定に応答して、前記校正パラメータの集合に対する値を前記第１の値に等しくなるように設定することと、を含む方法であって、
前記校正パラメータの集合が、１つ以上のディザ校正パラメータを含む、
方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本出願は、２０１５年５月２８日に出願され、「CALIBRATION OF ANALOG-TO-DIGITAL CONVERTERS」と題される米国仮特許出願第62/167,434号に対する優先権を主張するものである。この優先権出願の全体が参照により本明細書に組み込まれる。
【０００２】
理想的なアナログ・デジタルコンバータ（ＡＤＣ）は、そのアナログ入力とそのデジタル出力との間に線形の関係を示すはずである。実際のＡＤＣでは、この関係は、しばしば、構成要素の不整合、非理想的なレイアウト、モデル化の制限、および理想的もしくは期待される動作からの他の変動源により非線形である。
【図面の簡単な説明】
【０００３】
実施形態は、添付図面とともに次の詳細な説明を読めば容易に理解されるであろう。この説明を容易化するため、同様の参照番号は、同様の構造的要素を指定する。実施形態は、添付図面の図中では、例として示され、限定として示されるものではない。
【図１】図１は、様々な実施形態による、アナログ・デジタルコンバータ（ＡＤＣ）デバイスを校正するためのシステムのブロック図である。
【図２】図２は、様々な実施形態による、図１のシステムに含まれ得るＡＤＣデバイスの一部分のブロック図である。
【図３】図３は、様々な実施形態による、図１のシステムに含まれ得る逐次比較レジスタ（ＳＡＲ）ＡＤＣの一実施例のブロック図である。
【図４】図４は、様々な実施形態による、図３のＳＡＲ  ＡＤＣの一実施例の模式図である。
【図５】図５は、様々な実施形態による、ＡＤＣデバイスを校正する方法のフロー図である。
【図６】図６は、本明細書に開示する様々な実施形態を使用すると達成され得る、例となる性能改善を示すプロット図である。
【図７】図７および８は、様々な実施形態による、ＡＤＣデバイス中のバイアス値またはトリム値の、図１のシステムによる選択的設定を示すプロット図である。
【図８】図７および８は、様々な実施形態による、ＡＤＣデバイス中のバイアス値またはトリム値の、図１のシステムによる選択的設定を示すプロット図である。
【発明を実施するための形態】
【０００４】
アナログ・デジタルコンバータ（ＡＤＣ）デバイスを校正するためのシステムならびに関連するデバイスおよび方法を、本明細書に開示する。一部の実施形態では、ＡＤＣデバイスを校正するためのシステムはＡＤＣデバイスを含み得、該ＡＤＣデバイスは、ＡＤＣおよびディザソースを含み、かつ該ＡＤＣデバイスは、校正パラメータの集合を適用して、デジタル出力を生成するものである。本システムはまた、校正パラメータの値の複数の集合のうちのどれが、最小量の雑音を有するデジタル出力をもたらすかを決定し、かつＡＤＣデバイスに、最小雑音と関連付けられた校正パラメータを適用させる、ＡＤＣデバイスに結合された校正回路を含み得る。
【０００５】
上記のように、プロセス変動による構成要素の不整合（例えば、キャパシタの不整合）、非理想的なレイアウト、およびモデル化の制限は、ＡＤＣの伝達曲線に非線形性をもたらし得る。従来的には、線形性の誤差は、ランダム雑音をアナログドメインの入力に注入して、デジタルドメインから同等量を減算することによって低減され得る。ＡＤＣの線形性をその固有の線形性を超えて改善するためのランダム雑音を付加するこのプロセスは、ディザリングとして知られている。しかしながら、ディザリングはまた、構成要素の不整合による誤りを起こし得る。付加されるアナログ雑音の量が、減算されるデジタル雑音の量に等しくない場合、ＡＤＣの性能は、より良くなるのではなくてより悪くなり得る。非線形性を測定するために従来用いられる測定基準は、積分非線形性（ＩＮＬ）および微分非線形性（ＤＮＬ）であり、ここで、ＩＮＬは、ＤＮＬの累積和である。一般的に、ＩＮＬ／ＤＮＬ測定は、ＡＤＣ伝達曲線をスイープするために入力を変化させることを必要とする。
【０００６】
校正は、構成要素の不整合の影響を最小化するために用いられ得る。校正は、各々の構成要素のその理想的な値からの偏差を追跡して、この偏差によってデジタルドメインに導入された誤差を最小化しようとし得る。各々の校正実行は、校正ルックアップテーブル（ＬＵＴ）に記憶された校正パラメータ（例えば、校正係数）の集合を更新し得る。本明細書に開示する実施形態のうちの様々なものにおいて、校正は、（例えば、起動時にまたは動作条件が変化するときに、オンデマンドで校正実行を実施することによって）前景プロセスとしてまたは（例えば、通常スケジュールによる）背景プロセスとして実現され得る。
【０００７】
かなり平均化しても、従来の校正は、システム中の雑音の影響を受けやすいことがあり得る。これは、校正の各実行間でＩＮＬ／ＤＮＬに変動をもたらし得る。ＡＤＣ校正中のサンプルの数を増加させることは、雑音を軽減するために用いられる最も一般的な方法である。この戦略は主要な分配の雑音を軽減し得るとはいえ、それは、変動のスキュー構成要素にはほとんど効果がない。本明細書に開示するように、性能は、「最良の」校正実行を採択して他を除去することによって改善され得る。どの校正実行が良好であり（したがって、それに依存すべきであるか）およびどの校正実行が悪いか（したがって、切り捨てるべきか）を決定するための効果的な技法を定義して実装する課題に対処するための、様々な実施形態を本明細書に提示する。
【０００８】
本明細書に開示する実施形態のうちの様々なそれは、様々な中間位コード（例えば、１６ビットＡＤＣにおけるビット７〜１０）における非線形性をより狭いコード（例えば、最下位ビット（ＬＳＢ））のセクションにマッピングすることを認識している。結果として、ディザの付加が、より高い雑音をもたらす。ディザ構成要素が、ＡＤＣの構成要素（例えば、ＡＤＣがディザ構成要素を含むときのＡＤＣの「通常の」構成要素）に続いて校正される場合は、誤差が累積するため、ディザ構成要素の弱い校正は、ＡＤＣの構成要素も弱く校正された（すなわち、これは、全体として弱い校正実行であった）ことを示し得る。
【０００９】
主要な観察は、ディザ構成要素の弱い校正が、ＡＤＣの出力においてより高い全体的な雑音として現れるということである。本明細書で用いられるとき、「雑音」とは、信号の任意の適切な変動性の測定値を指し得る。雑音の測定値の具体的な例は、分散、標準偏差、より高い中心積率、または任意の他の変動性測定値を含み得る。本明細書に開示する実施形態のうちの様々なものは、ＡＤＣの出力での雑音測定値をＩＮＬまたはＤＮＬ測定値の代替物として利用して、良い校正実行と悪い校正実行とを区別し得る。ＩＮＬまたはＤＮＬのような計算するのが高価な測定基準の代わりに雑音のような単純で迅速な試験を測定基準として用いて、校正実行の精度を判断する能力は、かなりの実用上の性能向上をもたらし得る。本明細書に開示する実施形態のうちの一部においては、回路をデバイスに埋め込んで、良い校正実行と悪い校正実行とを区別し、かつ、最良の雑音性能（および、結果として良好なＩＮＬ／ＤＮＬ性能）を達成する校正実行を選択し得る。
【００１０】
続く詳細な説明では、本明細書の一部を形成し、実施され得る実施形態を説明のために示す、添付図面を参照する。本開示の範囲から逸脱することなく、他の実施形態も利用され得、また、構造上または論理的な変更がなされ得ることを理解すべきである。したがって、続く詳細な説明は、限定的な意味でとられるべきではない。
【００１１】
様々な動作が、特許請求される主題を理解するのに最も役立つような様式で、複数の個別的なアクションまたは動作として次々に説明され得る。しかしながら、説明の順序は、これらの動作が必然的に順序に依存するものと解釈されるべきではない。特に、これらの動作は、提示の順序では実施されない場合がある。説明される動作は、説明する実施形態とは異なる順序で実施され得る。様々なさらなる動作が実施され得、かつ／または説明される動作がさらなる実施形態では省略され得る。
【００１２】
本開示の目的上、「Ａおよび／またはＢ」という句は、（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味する。本開示の目的上、「Ａ、Ｂ、および／またはＣ」という句は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）を意味する。測定範囲を参照して用いられるとき、「の間」という用語は、測定範囲の両端を含む。本明細書で用いられる、「Ａ／Ｂ／Ｃ」という表記は、（Ａ）、（Ｂ）、および／または（Ｃ）を意味する。
【００１３】
説明文は、「ある実施形態では」または「実施形態では」という句を用いるが、これらは各々、１つ以上の同一のまたは異なる実施形態を指し得る。さらにその上、本開示の実施形態に対して用いられる「備える」、「含む」、「有する」などという用語は、同義語である。本開示は、「上」、「下」、「頂部」、「底部」、および「側面」などの遠近法ベースの記述を用い得るが、このような記述は、論議を容易化するために用いられ、開示する実施形態の応用分野を制限することを意図しない。添付図面は、必ずしも原寸に比例して描かれてはいない。
【００１４】
図１は、様々な実施形態による、ＡＤＣデバイス１０２を校正するためのシステム１００のブロック図である。システム１００は、ＡＤＣデバイス１０２および校正回路１１０を含む。校正回路１１０は、ＡＤＣデバイス１０２に結合され得、また、ＡＤＣデバイス１０２によって用いられる校正パラメータを、本明細書に開示する技法に従って制御し得る。
【００１５】
ＡＤＣデバイス１０２は、ディザソース１０４、ＡＤＣ１０６、および補正回路１０８を含み得る。ディザソース１０４、ＡＤＣ１０６、および補正回路１０８は、図１では別個に示されているが、これらの構成要素のうちの複数個は、ＡＤＣデバイス１０２の様々な実現形態内で所望に応じて物理的にまたは論理的に組み合わされ得る。
【００１６】
ディザソース１０４は、上述したように、ＡＤＣ１０６に対するアナログ雑音のソースであり得る。例えば、図２は、ディザソース１０４が、ＡＤＣ１０６に入力される加算ジャンクション１３０に提供されるアナログ雑音を生成するディザリング配置１２８のブロック図である。ディザソース１０４はまた、アナログ雑音のデジタル表現を生成して、それを差分ジャンクション１３２に提供し、それにより、アナログ雑音のデジタル表現がＡＤＣ１０６の出力から減算され得るようにする。一部の実施形態では、ディザソース１０４は、ＡＤＣ１０６から分離され得るが、他の実施形態では、ディザソース１０４は、ＡＤＣ１０６中に含まれ得る（さらに、例えば、加算ジャンクション１３０は、組み合わされたディザソース１０４／ＡＤＣ１０６中に含まれ得る）。後者の実施形態の実施例を、図４を参照して以下に論じる。一部の実施形態では、差分ジャンクション１３２は、補正回路１０８によって提供され得る。
【００１７】
補正回路１０８は、ＡＤＣ１０６の出力に結合され得、また、ＡＤＣ１０６によって提供された「生の」デジタル信号を調整して、ＡＤＣデバイス１０２によってデジタル出力１２２（ＤＯＵＴ）として出力され得る「補正された」デジタル信号を生成し得る。一部の実施形態では、補正回路１０８は、校正パラメータを、ＡＤＣ１０６によって提供された生のデジタル信号に適用して、補正されたデジタル信号を生成し得る。これらの校正パラメータと、それらを適用するために補正回路１０８によって用いられる技法とは、当技術分野で既知の任意のＡＤＣ校正技法の形態を取り得る。例えば、校正パラメータは、図３および４を参照して以下に論じるように、逐次比較レジスタ（ＳＡＲ）ＡＤＣのスイッチトコンデサのデジタル・アナログコンバータ（ＤＡＣ）に含まれるビットキャパシタのうちの異なるものと関連付けられた校正係数を含み得る。補正回路１０８によって適用される校正パラメータは、ＡＤＣデバイス１０２におよび校正回路１１０に結合され得る、校正パラメータストレージ１２０に記憶され得る。校正パラメータストレージ１２０は、本明細書に開示する記憶デバイスのうちの任意のものの形態を取り得、また、例えば、校正パラメータが中で編成されるＬＵＴを含み得る。
【００１８】
校正回路１１０は、ＡＤＣデバイス１０２からデジタル出力１２２を受信し得、かつＡＤＣデバイス１０２の校正を制御し得る。特に、校正回路１１０は、校正パラメータストレージ１２０に記憶された校正パラメータを制御し得、また、ＡＤＣデバイス１０２によって実行される校正実行を制御し得る。校正回路１１０は、性能アービター回路１１２、シーケンサ回路１１４、およびインターフェース回路１１６を含み得る。性能アービター回路１１２、シーケンサ回路１１４、およびインターフェース回路１１６は、図１では別個に示されているが、これらの構成要素のうちの複数個は、校正回路１１０の様々な実現形態内で所望に応じて物理的にまたは論理的に組み合わされ得る。例えば、一部の実施形態では、校正回路１１０は、性能アービター論理、シーケンサ論理、およびインターフェース論理を含む埋め込み型カスタムプログラム可能プロセッサによって提供され得る。一部の実施形態では、このプログラム可能プロセッサは、デジタル信号プロセッサ（ＤＳＰ）であり得る。校正回路１１０はまた、本明細書に開示する動作をサポートする任意の適切なメモリを含み得る。
【００１９】
性能アービター回路１１２は、ＡＤＣデバイス１０２からのデジタル出力１２２を分析するように構成され得る。一部の実施形態では、性能アービター回路１１２は、以下に詳細に論じるように、ＡＤＣデバイス１０２によって生成されたデジタル出力１２２の群中の雑音の量を測定して、（例えば、「最良の」校正実行を特定するために）デジタル出力１２２の複数の異なる群中の雑音の量を比較するように構成され得る。
【００２０】
シーケンサ回路１１４は、ＡＤＣデバイス１０２と通信して、ＡＤＣデバイス１０２の校正設定（例えば、校正長さ）を調整して、校正パラメータストレージ１２０中に記憶された校正パラメータ値を操作するように構成され得る。シーケンサ回路１１４は、ＡＤＣデバイス１０２の校正実行を始動して、校正実行のタイミングを管理し得る。一部の実施形態では、シーケンサ回路１１４は、以下に詳細に論じるように、ＡＤＣデバイス１０２と通信して、ＡＤＣデバイス１０２のバイアスまたはトリムの設定を変更し得る。一部の実施形態では、シーケンサ回路１１４は、プログラム可能状態機械の形態を取り得る。
【００２１】
インターフェース回路１１６は、校正回路１１０と１つ以上の他の計算デバイスとの間にインターフェースを提供し得る。例えば、インターフェース回路１１６は、校正回路１１０とＳＰＩバス上の別のデバイスとの間にシリアル周辺装置インターフェース（ＳＰＩ）接続を提供し得る。一部の実施形態では、インターフェース回路１１６から校正回路１１０で受信されたデータは、校正プロセスの制御で用いられ得る。例えば、（人間のユーザによって生成されたまたは別の計算デバイスによって自動的に生成された）校正長さに対する値は、インターフェース回路１１６を介して校正回路１１０で受信され得る。一部の実施形態では、インターフェース回路１１６は、校正回路１１０から別の計算デバイスにデータを出して報告するために用いられ得る。例えば、校正パラメータストレージ１２０に記憶された校正パラメータの値は、インターフェース回路１１６を介して別の計算デバイスに出して報告され得る。一部の実施形態では、校正回路１１０はプログラム可能であり得、かつ更新された校正アルゴリズムを、インターフェース回路１１６を介して受信し得る。校正回路１１０は、更新された校正アルゴリズムを、動作中に（例えば、システム１００が工場を離れた後で）実装し得る。
【００２２】
校正実行中、スイッチＳＡが開放されて（ＡＤＣデバイス１０２をアナログ入力ＡＩＮから切り離す）、スイッチＳＢは閉鎖される（ＡＤＣデバイスの入力を既知の電圧に結合する）。図１に示す既知の電圧はグランドである（したがって、スイッチＳＢの閉鎖は内部入力の短絡を表し得る）とはいえ、任意の既知の電圧を用い得る。スイッチＳＡおよびＳＢは、シーケンサ回路１１４によって制御され得る。いったんスイッチＳＢが閉鎖されると、ＡＤＣデバイス１０２の校正パラメータの異なるものは、当技術分野で既知の任意の従来校正技法を用いて設定され得る。例えば、第１の校正係数は、誤差を最小化するために特定の校正式中に設定され得、次に、第２の校正係数が、第１の校正係数の設定値を用いて校正式中に設定され得、次に、第３の校正係数が、第１および第２の校正係数の設定値を用いて校正式中に設定され得て、といった具合である。校正実行は、校正回路１１０が、必要とされる校正パラメータの各々に対する値を決定したときに完了である。
【００２３】
校正回路１１０は、複数の校正実行を実施し得、かつ、それらの品質を比較して、最良の性能を生じる可能性の高い校正実行を選択し得る。特に、（校正パラメータの関連付けられた集合による）特定の校正実行の後では、スイッチＳＢは閉鎖され得、性能アービター回路１１２は、それが校正パラメータの集合を生成する際に、ＡＤＣデバイス１０２によって生成されたデジタル出力１２２のいくつかのサンプルを受信し得る。性能アービター回路１１２は、上で論じたように、これらのサンプルの変動を表す雑音測定値を生成し得る。性能アービター回路１１２は、雑音測定値および校正パラメータの関連付けられた集合を（例えば、図示しないが、校正回路１１０に含まれる記憶デバイスに）記憶し得、次に、校正回路１１０は、新たな校正実行を始動し得る。この新たな校正実行（校正パラメータの新たな集合を生成する）の後で、スイッチＳＢは閉鎖され得、性能アービター回路１１２は、今回は、校正パラメータの新たな集合下で動作する、ＡＤＣデバイス１０２によって生成されたデジタル出力１２２のいくつかのサンプルを再度、受信し得る。性能アービター回路１１２は、サンプルの変動を表す新たな雑音測定値を生成し得、この新たな雑音測定値を前に記憶された雑音測定値と対比させて記憶し得る。新たな雑音測定値が前に記憶された雑音測定値よりも低い場合、性能アービター回路１１２は、新たな校正実行は、前の校正実行よりも高品質の実行であると決定し得、校正パラメータの新たな集合は、通常動作中にＡＤＣデバイス１０２によって用いられる校正パラメータストレージ１２０に記憶され得る。２つの校正実行の結果の比較は単に例示であり、校正回路１１０は、所望に応じて３つ以上の校正実行を比較し得る。ＡＤＣデバイス１０２を校正する方法の具体的な実施形態を、以下に図５を参照して論じる。
【００２４】
いくつかの実施形態では、ＡＤＣ１０６は、ＳＡＲ  ＡＤＣであり得る。図３は、ＳＡＲ  ＡＤＣの形態を取る、例となるＡＤＣ１０６のブロック図である。図３のＳＡＲ  ＡＤＣ１０６は、以下に論じるように、ＤＡＣ１３６を用いて、基準電圧をアナログ入力信号ＡＩＮに逐次比較し得る。
【００２５】
ＡＤＣ１０６は、サンプルアンドホールド増幅器（ＳＨＡ）１３４、デジタル・アナログコンバータ（ＤＡＣ）１３６、比較器１３８、およびＳＡＲ論理１４０を含み得る。ＳＨＡ１３４は、その入力部でアナログ入力信号ＡＩＮを受信し得、アナログ入力信号ＡＩＮの値のサンプルを、比較器１３８の入力端子に提供し得る。比較器１３８は、一方の入力端子における入力が他方の入力端子における入力を超えるか未満であるかを示す出力を生成し得る。ＤＡＣ１３６は、アナログ値を比較器１３８の他方の入力端子に提供し得、そのアナログ値は、ＳＡＲ論理１４０によってＤＡＣ１３６に提供された入力値のデジタル・アナログ変換の結果であり得る。ＤＡＣ１３６は、中央メモリから始まり得、比較器１３８の出力に基づいて、ＳＡＲ論理１４０は、ＤＡＣ１３６によって提供されたデジタル値を、ＤＡＣ１３６の出力が、ＳＨＡ１３４の出力とＤＡＣ１３６の出力との間の最小の差を生じる値に向かって連続的に収束するように変更し得る。ＳＡＲ論理１４０は、この値と関連付けられたデジタル入力を、ＡＤＣ１０６のデジタル出力として提供し得る。Ｎビットの変換は、Ｎ個の比較ステップを必要とする。図１を参照して上に論じたように、このデジタル出力は、「生の」デジタル出力であり得、補正目的で補正回路１０８に提供され得る。
【００２６】
ＡＤＣ１０６がＳＡＲ  ＡＤＣであるとき、ＡＤＣ１０６の全体的な精度および線形性は、主として、内部ＤＡＣ１３６の精度および線形性によって決定され得る。従来的には、ほとんどの精密ＳＡＲ  ＡＤＣは、レーザートリム型薄膜ＤＡＣを用いて、所望の精度および線形性を達成していた。薄膜抵抗トリムプロセスはコストがかさみ、また、薄膜ＤＡＣに含まれる薄膜抵抗値は、パッケージングの機械的ストレスに晒されたときに影響を受け得る。スイッチトキャパシタ（または電荷再分配）ＤＡＣは、これらの欠点を示さない可能性がある。多くのスイッチトキャパシタＤＡＣの精度および線形性は、主として、高精度フォトリソグラフィによって決定され得、これがまた、キャパシタプレート面積および容量値ならびにマッチングを制御する。加えて、小さいキャパシタは、主要なビットキャパシタと並列に配置され得、これらの小さいキャパシタは、自動校正ルーチンの制御下でイン／アウト切り替えして、（薄膜レーザトリミングの必要性なしで）高い精度および線形性を達成することが可能である。いくつかの実施形態では、ＤＡＣ１３６は、スイッチトキャパシタＤＡＣであり得る。
【００２７】
図４は、８ビットスイッチトキャパシタＤＡＣ１３６の一実施例を示す。スイッチは、アナログ入力電圧ＡＩＮが、全てのビットキャパシタ１４４の並列組み合わせを常に充電および放電している追跡（またはサンプルもしくは取得）位相にあるところが示されている。保持位相は、ＳＩＮを開放して、サンプリングされたアナログ入力電圧をキャパシタアレイ上に残すことによって始動される。スイッチＳＣが、次に解放されて変換位相を開始する。ＡＩＮに比例する電荷が、ここで、キャパシタアレイ中で捕獲される。Ｓ０〜Ｓ７が全てグランドに接続される場合、−ＡＩＮに等しい電圧がノードＡに現れる。Ｓ７を基準電圧ＶＲＥＦに接続することは、ＶＲＥＦ／２に等しい電圧を−ＡＩＮに加える（すなわち、ノードＡの電圧ＶＡが−ＡＩＮ＋ＶＲＥＦ／２に等しくなる）。比較器１３８の出力は、ＶＡ＜０（すなわち、ＡＩＮ＞ＶＲＥＦ／２）であれば、高い。比較器１３８の出力は、ＶＡ＞０（すなわち、ＡＩＮ＜ＶＲＥＦ／２）であれば、低い。比較器１３８の出力が高ければ、ＳＡＲ論理１４０は、スイッチＳ７をＶＲＥＦに接続された状態に保ち得、比較器１３８の出力が低ければ、ＳＡＲ論理１４０は、スイッチＳ７をグランドに接続し得る。次のスイッチＳ６は、次に、ＶＲＥＦに接続され、新たな電圧ＶＡが、以下に論じるようにグランドと比較される。このシーケンスは、スイッチＳ７〜Ｓ０の全てに対して継続し、変換時間間隔の終了時に、ノードＡの電圧は次のものに等しい。
【００２８】
ＶＡ＝−ＡＩＮ＋Ｂ７＊ＶＲＥＦ／２＋Ｂ６＊ＶＲＥＦ／４＋Ｂ５＊ＶＲＥＦ／８＋．．．＋Ｂ０＊ＶＲＥＦ／１２８
【００２９】
式中、スイッチＳｉがＶＲＥＦに接続されればＢｉは１であり、スイッチＳｉがグランドに接続されればＢｉは０である。値Ｂｉは、アナログ入力ＡＩＮのデジタル表現を提供する。（スイッチＳＸと関連付けられた）ダミーキャパシタは、アレイの（二進法重み付けされた値）の総容量が２Ｃに加わるように含まれるが、このダミーキャパシタは、取得位相中にＡＩＮに接続され、変換位相中にグランドに接続される（そして、ビット判断プロセスではアクティブな役割を取らない）。変換時間間隔Ｓ０〜Ｓ７の終了時には、ＳＩＮはＡＩＮに接続され、ＳＣは、グランドに接続され、コンバータは、別のサイクルの準備が整う。
【００３０】
図４のスイッチトキャパシタＤＡＣ１３６はまた、ディザソース１０４として機能する２つのディザキャパシタ１４２を含む。図４中の２つのディザキャパシタ１４２の使用は単に例示であり、任意の所望の数のディザキャパシタ１４２を含み得る。取得位相中、ディザキャパシタ１４２は、ランダムに（または擬似ランダムに）グランドまたはＶＲＥＦに（例えば、補正回路１０８によって）接続され得る。変換位相中、ディザキャパシタ１４２は、ＶＣＭに切り替えられ、それにより、ある量の電圧をアナログドメイン中でノードＡに加算するまたは減算する。電圧ＶＣＭは、ＶＲＥＦ／２に等しくなり得る。デジタルドメインにおいて加算されたまたは減算された電圧量に対応するデジタルコードが、（例えば、図２の差分ジャンクション１３２を参照して上に論じたように）デジタルドメインで減算されて、出力からディザを除去し得る。
【００３１】
ほとんどのＳＡＲ  ＡＤＣは、校正を用いて、ＤＡＣ１３６のキャパシタアレイ中の誤差を最小化する。これらの校正スキームは、しばしば、本質的に確率論的であり、校正する毎に変動するＡＤＣ伝達曲線を生じさせ、校正する毎に雑音変動をもたらす。ディザビットを校正することは、スキュー構成要素（付加雑音）を雑音変動に加える。特に、いくつかの実施形態では、校正パラメータストレージ１２０は、ビットキャパシタ１４４およびディザキャパシタ１４２の一部または全てと関連付けられた異なる校正係数を記憶し得る。例えば、例示の実施形態では、校正パラメータは、４つの最上位ビットＢ７〜Ｂ４およびディザキャパシタ１４２の校正係数を含み得る。最下位ビットＢ３〜Ｂ０は校正され得ない。校正実行は、Ｂ３〜Ｂ０と関連付けられたビットキャパシタ１４４の容量の想定された既知の値を利用して、Ｂ４を校正する（この誤差を測定する）ことによって開始し得る。いったんＢ４が校正されると、Ｂ５が次に、Ｂ３〜Ｂ０と関連付けられたビットキャパシタ１４４の容量の想定された既知の値とともにＢ４の校正値を用いて校正され得る。このプロセスは、続いて、（Ｂ５、Ｂ４、およびＢ３〜Ｂ０に基づいて）Ｂ６を校正し、（Ｂ６、Ｂ５、Ｂ４、およびＢ３〜Ｂ０に基づいて）Ｂ７を校正し得る。ビットキャパシタ１４４が校正された後、ディザキャパシタ１４２が、Ｂ７〜Ｂ４の校正値およびＢ３〜Ｂ０の想定された既知の値を用いて校正され得る。校正されたビットＢ７〜Ｂ４はディザキャパシタ１４２を校正するために用いられるので、Ｂ７〜Ｂ４の校正の誤差は累積され得、ディザキャパシタ１４２の校正に現れ得る。ディザキャパシタ１４２が、通常動作中にランダムにトグルで切り換わるとき、校正中に累積された誤差は、（アナログドメイン中に適用されたディザはデジタルドメインでは完全には減算されないので）雑音として顕在化する。この雑音の測定値は、したがって、校正実行の品質を示し得る。
【００３２】
図５は、様々な実施形態による、ＡＤＣデバイスを校正するための方法２００のフロー図である。方法２００での動作を特定の順序で論じるが、これらの動作の様々なものは、適切であれば、他の順序または並行に実施され得る。図５に示す動作の様々なものは、適切であれば省略され得る。方法２００は、図１〜４を参照して以下の議論で説明され得るが、方法２００は、任意の適切なＡＤＣデバイスを校正するために用いられ得る。
【００３３】
２０２で、校正回路１１０（例えば、シーケンサ回路１１４）は、校正実行カウンタｉを１（または別の適切な初期値）に等しく設定し得る。
【００３４】
２０４で、校正回路１１０（例えば、シーケンサ回路１１４）は、実行される校正実行の最大数を表す値Ｍを設定し得る。いくつかの実施形態では、Ｍの値は、インターフェース回路１１６を介して外部計算デバイスから校正回路１１０に提供され得る。
【００３５】
２０６で、校正回路１１０（例えば、シーケンサ回路１１４）は、校正実行を実施させて、校正実行ｉの校正パラメータの値（値（ｉ）で示す）の集合を生成し得る。例えば、校正パラメータは、（例えば、図４を参照して上に論じたように）スイッチトキャパシタＤＡＣ１３６に含まれるビットキャパシタ１４４およびディザキャパシタ１４２のうちの異なるものと関連付けられた校正係数を指定し得る。
【００３６】
２０８で、校正回路１１０（例えば、シーケンサ回路１１４）は、ＡＤＣデバイス１０２の動作のための校正パラメータを値（ｉ）中の値に等しく設定し得る。結果として、ＡＤＣデバイス１０２は、その動作中に、校正パラメータ値を値（ｉ）中に適用し得る。
【００３７】
２１０で、校正回路１１０（例えば、性能アービター回路１１２）は、ＡＤＣデバイス１０２が校正パラメータ値を値（ｉ）中に適用する間に、ＡＤＣデバイス１０２によって生成されたデジタル出力１２２のｎ＞０個のサンプルを雑音測定値（雑音（ｉ）で示す）を決定し得る。２１０で決定される雑音測定値は、本明細書に論じる雑音測定値の任意の形態（例えば、分散）を取り得る。
【００３８】
２１２で、校正回路１１０（例えば、性能アービター回路１１２）は、校正実行ｉが最初の校正実行であるかどうかを決定し得る。イエスであれば、校正回路１１０は、２１４に進んで、雑音測定値である雑音（ｉ）を、最良の観察された雑音測定値（最良雑音によって示す）としてメモリに記憶し得、また、２１６に進み、メモリに値（ｉ）を記憶し得る。メモリは、例えば、校正回路１１０に含まれるレジスタまたは他のメモリ構造であり得る。
【００３９】
２１６で、校正回路１１０（例えば、シーケンサ回路１１４）もまた、校正実行ｉ中にＡＤＣデバイス１０２の任意のバイアス／トリム設定をメモリに記憶し得る。校正回路１１０（例えば、シーケンサ回路１１４）は、次に、２２４に進み、現行の校正実行ｉが最後の校正実行（Ｍ）であるかどうかを決定し得る。ｉ＝Ｍであれば、校正回路１１０は、２２８に進み、メモリの内容をＡＤＣデバイス１０２の動作に適用し得る。例えば、校正回路１１０（例えば、シーケンサ回路１１４）は、メモリに記憶された校正パラメータの値を校正パラメータストレージ１２０に提供し、それにより、ＡＤＣデバイス１０２がその通常動作中にこれらの値を用いるようにし得る。より多くの校正実行を実施する場合、校正回路１１０（例えば、シーケンサ回路１１４）は、２２６に進み、２０６に戻って別の校正実行を開始する前に、ｉの値をインクレメントし得る。
【００４０】
校正回路１１０は、校正実行ｉが最初の校正実行ではないと２１２で決定すると、校正回路１１０（例えば、性能アービター回路１１２）は、２１８に進み、雑音測定値の雑音（ｉ）が最良の観察された雑音測定値である最良雑音未満であるかどうか決定し得る。イエスであれば、校正回路１１０は、２２０に進み、雑音測定値の雑音（ｉ）を最良の観察された雑音測定値（最良雑音で示す）として記憶し、２２２に進み、メモリ中に値（ｉ）を記憶し得る。２２２で、校正回路１１０（例えば、シーケンサ回路１１４）もまた、校正実行ｉ中にＡＤＣデバイス１０２の任意のバイアス／トリム設定をメモリに記憶し得る。校正回路１１０は、上で論じたように、２２４に進み得る。
【００４１】
校正回路１１０が、雑音測定値である雑音（ｉ）が最良の観察された雑音測定値である最良雑音を超えていると２１８で決定すると、校正回路１１０は２２４に進み得る。このようにして、ＡＤＣデバイス１０２の校正パラメータは、最小性能雑音と関連付けられた値で更新され得る。
【００４２】
本明細書に開示するシステム１００は、任意の適切な応用分野で用いられ得る。例えば、システム１００は、アナログ入力ＡＩＮが画像トランスデューサ（例えば、電荷結合デバイス（ＣＣＤ））によって提供され得る電子撮像デバイスで展開され得る。撮像応用分野における重要な顧客の仕様は、雑音を閾値未満の接地入力レベルに維持することである。雑音および校正毎の雑音変動は、制御された状態に保つ必要がある。本明細書に開示する実施形態のうちの様々なものは、従来の技法を劇的に改善し得、撮像応用分野の雑音目標を達成し得る。例えば、図６は、２つの異なるＡＤＣデバイスである従来のＡＤＣデバイス（ヒストグラム２５２）およびシステム１００中のＡＤＣデバイス１０２（ヒストグラム２５４）による複数回の校正実行の際のＬＳＢ中の雑音の二乗平均平方根値の正規化されたヒストグラムを示す。ヒストグラム２５４は、システム１００によって達成され得る校正実行間の減少した雑音変動（これは、例えば、ほぼ５０％の標準偏差の減少であり得る）を示す。
【００４３】
上で示唆したように、いくつかの実施形態では、シーケンサ回路１１４は、校正を始動して、システムのタイミングを管理し得る。性能アービター回路は、各々の校正実行における雑音を測定して、最良の実行を特定し得る。例えば、雑音は、内部入力短絡を可能とした状態で、多くのＡＤＣ出力サンプルを分析することによって測定され得る。シーケンサ回路１１４は、チャネル毎の最良の校正係数を保存して、ＡＤＣデバイス１０２の通常動作モードに入る前に最良の校正設定にロックインし得る。このシーケンスは、オンデマンドで、または、最適なＬＵＴデータが不揮発性メモリ（ＮＶＭ、例えば、校正パラメータストレージ１２０など）に記憶され、システム１００が電源投入される毎にロードされる工場校正ルーチンとして実行することが可能である。
【００４４】
いくつかの実施形態では、校正回路１１０は、ＡＤＣデバイス１０２のバイアス／トリム設定を動的に調整して、性能を改善し得る。アナログ回路の正確なデバイスモデルを生成することは、特に微細なプロセス形状の場合には課題である。この課題は、しばしば、特徴化するときに最適化する必要がある様々なＡＤＣバイアス／トリム設定（例えば、比較器１３８およびＤＡＣ１３６の設定）を追加する結果となる。しかしながら、最適なバイアス／トリム設定は、動作条件（例えば、供給電圧、温度、周波数など）およびプロセス変動とともに変動し得る。一般的には、このようなバイアス／トリム設定は、通常の動作条件に対して工場で最適化され、変動する動作条件および部品に対して次善の性能をもたらす。これに対処するために、いくつかの実施形態では、校正回路１１０は、ＡＤＣデバイス１０２の性能を改善するためにバイアスおよびトリム設定をリアルタイムで設定し得る。いくつかのこのような実施形態では、性能アービター回路１１２は、各々のバイアス／トリム設定の雑音を測定して、ＡＤＣデバイス１０２の現行の動作条件の最良の設定を特定し得る。例えば、図７は、バイアス／トリム設定の２つの異なる集合の雑音対供給電圧曲線３０２および３０４のプロット図である。供給電圧が値ＶＸ未満であるとき、曲線３０４と関連付けられたバイアス／トリム設定は、より低い雑音を示し、供給電圧が値ＶＸを超えるとき、曲線３０２と関連付けられたバイアス／トリム設定は、より低い雑音を示す。校正回路１１０（例えば、性能アービター回路１１２）は、入手可能雑音データを、（例えば、図５の方法２００の２１６および２２２を参照して上で論じたように収集された）バイアス／トリム設定を分析して、校正パラメータの値を（例えば、図５の方法２００の２２８を参照して上に論じたように）設定するとともにＡＤＣデバイス１０２のバイアス／トリム設定を設定し得る。図８は、図７に示す例としてのデータに対する校正回路１１０によるこの介入の結果を示し、校正回路１１０は、ＡＤＣデバイス１０２に、曲線３０８に従って動作させて、特定の供給電圧にとって既知の最小雑音設定を提供し得る。図７および８を参照して論じられた動作条件は供給電圧であるが、任意の他の動作条件（例えば、温度、周波数など）を上に論じたように取り扱ってＡＤＣデバイス１０２の性能を改善し得る。したがって、いくつかの実施形態では、校正回路１１０は、ＡＤＣデバイス１０２（これは、例えば、ＳＡＲ  ＡＤＣを含み得る）の出力を分析し、それに従ってＡＤＣ制御（トリム／バイアス）設定を変動させて最良の雑音および線形性の性能を獲得する固定式またはプログラム可能な回路を提供し得る。
【００４５】
校正回路１１０のいくつかの実施形態のプログラム可能である性質は、校正アルゴリズム開発を遅いシリコン改訂サイクルから結合解除する能力を開放する。加えて、各々のアルゴリズムは、各々の顧客の固有の性能要求を満足させるために実装することが可能である。例えば、アルゴリズムは、低周波雑音、キックバック、クロストーク、および／または起動時間を、応用分野の必要性次第で最適化するように実装され得る。
【００４６】
本明細書に開示する実施形態のうちの様々なものは、校正機能を備えたＡＤＣ中での良い校正実行と悪い校正実行とを区別するためにＩＮＬ測定の効果的な代替物として雑音測定を利用する。本明細書に開示する実施形態のうちの様々なものは、校正機能を備えたＳＡＲ  ＡＤＣ中での良い校正実行と悪い校正実行とを区別するためにＩＮＬ測定の効果的な代替物として雑音測定を利用する。本明細書に開示する実施形態のうちの様々なものは、校正およびディザ機能を備えたＳＡＲ  ＡＤＣ中での良い校正実行と悪い校正実行とを区別するためにＩＮＬ測定の効果的な代替物として雑音測定を利用する。
【００４７】
いくつかの実施形態では、校正回路１１０（例えば、１つ以上のプログラムされた処理デバイスによって実装される）は、校正実行を分析して、最小の雑音を備えるものを選択し得る。例えば、校正回路１１０は、ＡＤＣデバイス１０２のデジタル出力１２２を分析して、そのデジタル出力データを用いて、どの校正係数を用いるべきであるかを決定し得る。校正回路１１０は、いくつかの実施形態では、（ＡＤＣ出力データを分析する）性能アービターおよび（ＡＤＣ設定を調整する）シーケンサを備える埋め込み型カスタムプログラム可能プロセッサとして実装され得る。性能アービターおよびシーケンサは、それぞれ、性能アービター１１２およびシーケンサ回路１１４の実現形態であり得る。いくつかの実施形態では、シーケンサは、校正を複数回にわたって始動し得る。例えば、シーケンサは、ＡＤＣデバイス１０２の変動するバイアス／トリム条件下で複数回にわたって校正処理を実施し、雑音を毎回測定し、チャネル毎の最良の校正係数およびバイアス／トリム設定を保存し、通常動作モードに入る前に最良の設定を適用し得る。バイアス／トリム設定をスイープすることによって、校正回路１１０は、上で論じたように、特定の動作条件（電源、温度、周波数など）に対する雑音を最小化することが可能である。
【００４８】
性能アービターの機能は、各々の実行で雑音を測定して最良の実行を選ぶことであり得る。シーケンサは、チャネル毎の最良の校正係数およびバイアス／トリム設定を保存し、通常動作モードに入る前に最良の設定を適用し得る。いくつかの例では、特定のＡＤＣバイアス／トリム条件と関連付けられた最良の設定は、その特定のＡＤＣバイアス／トリム条件の場合のＡＤＣを最適化するように適用することが可能である。いくつかの実施形態では、校正回路１１０は、ゼロの外部オーバーヘッドで動作することが可能である。いくつかの実施形態では、校正回路１１０のプログラム可能であるという性質は、最適化アルゴリズムを各々の顧客の特定に性能必要性に従って作成することが可能であることを保証し得る。校正回路１１０は、バイアス／トリム制御器機能を備えた任意のＡＤＣで用いて、（周波数、電源、温度などに関する）任意の特定の動作条件の設定を最適化し得る。
【００４９】
いくつかの実施形態では、本明細書に開示する技法のうちの１つ以上（例えば、図５の方法２００）は、システム１００の全ての起動時に実施され得る。これは、利点として、顧客のプログラミングオーバーヘッドを最小化し得るが、この技法をロードして実施するための時間を必要とし得る。いくつかの実施形態では、本明細書に開示する技法のうちの１つ以上（例えば、図５の方法２００）は、工場でいったん実行され得、最良の校正パラメータおよびバイアス／トリム設定が、ＮＶＭに記憶されて、システム１００の全ての起動時に適用され得る。これは、起動時間を最小化し得るが、顧客のオーバーヘッドおよび外部ＮＶＭ（これは、いくつかの応用分野ではほぼ１０キロビットを記憶する必要があり得る）を必要とし得る。この方式はまた、校正回路１１０が、異なる動作条件に対してＡＤＣデバイス１０２の性能を最適化することを可能とはし得ない。
【００５０】
いくつかの実施形態では、システム１００は、単一のチップ（図１のチップ境界１２６で示す）上に実装され得る。システム１００のいくつかのこのような実施形態は、データ分析をオンチップで実施可能であるので、試験時間を迅速化し得る。
【００５１】
上に論じた実施形態は、任意の電子デバイスに応用可能である。このようなデバイスの非限定的な例としては、医療システム、科学機器、無線および有線通信、レーダー、産業プロセス制御、オーディオおよびビデオ機器、ならびに他の計測装置が挙げられる。本明細書に開示する実施形態の１つの具体的に有用な応用分野は、ＡＤＣデバイスが本明細書に開示する校正スキームから恩典を得ることが可能なデジタル撮像または他の類似したシステムである。
【００５２】
校正用ＡＤＣデバイスの様々な装置の部品は、本明細書に説明する機能を実施する電子回路を含み得る。いくつかの場合では、本装置の１つ以上の部品は、本明細書に説明する機能を実行するように特別に構成されたプロセッサによって提供することが可能である。例えば、プロセッサは、１つ以上の応用分野別の校正要素を含み得る、または、本明細書に説明する機能を実行するように構成されたプログラム可能論理ゲートを含み得る。回路は、アナログドメイン、デジタルドメイン、または混合信号ドメインで動作することが可能である。いくつかの例では、プロセッサは、非一時的コンピュータ媒体上に記憶された１つ以上の命令を実行することによって、本明細書に説明する機能を実行するように構成され得る。
【００５３】
１つの、例となる実施形態では、本明細書で論じられる任意の数の電気回路は、関連付けられた電子デバイスの基板上に実装され得る。基板は、電子デバイスの内部電子システムの様々な構成要素を保持し、さらに、他の周辺装置のコネクタを提供することが可能である。より具体的には、基板は、システムの他の構成要素が電気通信することを可能とする電気的接続を提供することが可能である。任意の適切なプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、支持用チップセットなどを含む）、コンピュータ可読非一時的メモリ要素などは、特定の構成必要性、処理デマンド、コンピュータ設計などに基づいて基板に適切に結合することが可能である。外部ストレージ、追加センサー、オーディオ／ビデオディスプレイ用のコントローラ、および周辺デバイスなどの他の構成要素は、ケーブルを介してプラグインカードとして基板に取り付けられ得る、または基板自身に組み込まれ得る。様々な実施形態では、本明細書に説明する機能は、これらの機能をサポートする構造中に配列された１つ以上の構成可能（例えば、プログラム可能）要素内で実行されるソフトウェアまたはファームウェアとしてエミュレーション形態で実装され得る。エミュレーションを提供するソフトウェアまたはファームウェアは、プロセッサにこれらの機能性を実行させる命令を含む非一時的なコンピュータ可読記憶媒体上に提供され得る。
【００５４】
別の例となる実施形態では、本明細書に開示する電気回路は、スタンドアロンモジュール（例えば、特定の用途または機能を実施するように構成された関連付けられた構成要素および回路を備えたデバイス）として実装され得る、または、電子デバイスの用途固有ハードウェアにプラグインモジュールとして実装され得る。本開示の具体的な実施形態は、システムオンチップ（ＳｏＣ）上に、部分的または全体的に容易に含まれ得ることに留意されたい。ＳｏＣは、コンピュータまたは他の電子システムの構成要素を単一のチップ中に集積する集積回路（ＩＣ）を表す。多くのある種のデジタル、アナログ、混合信号、およびしばしば無線周波数の機能を含み得るが、これらの全てが、単一のチップ基板上に提供され得る。他の実施形態は、複数の個別のＩＣが単一の電子パッケージ内に位置付けられ、電子パッケージを通じて互と緊密に相互作用するように構成されているマルチチップモジュール（ＭＣＭ）を含み得る。様々な他の実施形態では、校正機能性は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログム可能ゲートアレイ（ＦＰＧＡ）、および他の半導体チップ中の１つ以上のシリコンコア中に実装され得る。
【００５５】
本明細書に提供する多くの例では、相互作用を、２つ、３つ、４つ、またはそれ以上の電気的構成要素に関して説明され得ることに留意されたい。しかしながら、これは、明瞭さおよび例示目的でのみ実行されている。システムは任意の適切な様式で統合することが可能であることを理解すべきである。類似した設計代替例によれば、本明細書に開示する構成要素のうちの任意のものは、全てがこの明細書の範囲内にある様々な可能な構成に組み合わされ得る。ある種の場合では、限られた数の電気的要素を参照するだけで、フローの主要の集合の機能性のうちの１つ以上を説明する方がより容易であり得る。本明細書に開示する電気的回路は容易にスケーラブルであり、多数の構成要素ならびにより複雑化された／洗練された装置および構成に対応することが可能であることを理解すべきである。
【００５６】
また、ＡＤＣの校正に関連する機能は、本明細書に開示するシステムによってまたはその内部で実行され得る可能な機能のうちのいくつかを例示するのみであることに留意することが重要である。これらの動作のいくつかは、適宜、削除または除去され得る、または、これらの動作は、本開示の範囲から逸脱することなくかなり修正または変更され得る。加えて、これらの動作のタイミングは変更され得る。先行する動作フローは、例示および論理の目的で提供されている。任意の適切な装置、時系列、構成、およびタイミング機構が本開示の教示から逸脱することなく提供され得るという点で、かなりのフレキシビリティが本明細書に開示される実施形態によって提供される。
【００５７】
続くパラグラフは、本明細書に開示する実施形態のうちの様々なものの実施例を提供する。
【００５８】
実施例１は、ＡＤＣおよびディザソースを含み、校正パラメータの集合を適用してデジタル出力を生成するものである、ＡＤＣデバイスと、ＡＤＣデバイスに結合され、ＡＤＣデバイスが、校正パラメータの集合のうちの第１の値を適用するときに、ＡＤＣデバイスによって生成された第１の複数のデジタル出力中の第１の雑音量を決定し、ＡＤＣデバイスが、校正パラメータの集合のうちの第２の値を適用するときに、ＡＤＣデバイスによって生成された第２の複数のデジタル出力中の第２の雑音量を決定し、第２の雑音量が該第１の雑音量を超えることを決定し、かつ第２の雑音量が第１の雑音量を超えるとの決定に応答して、ＡＤＣデバイスに、校正パラメータの集合のうちの該第１の値を適用させる、ものである構成回路と、を含む、アナログ・デジタルコンバータ（ＡＤＣ）デバイスを校正するためのシステムである。
【００５９】
実施例２は、実施例１の主題を含み得、ＡＤＣデバイスによって生成された第１の複数のデジタル出力中の第１の雑音量の決定が、ＡＤＣデバイスの入力を基準電圧に結合させることを含むことをさらに指定し得、ここで、ＡＤＣデバイスによって生成された第１の複数のデジタル出力が、入力での基準電圧に応答して生成される。
【００６０】
実施例３は、実施例１〜２のうちの任意のものの主題を含み得、ＡＤＣデバイスによって生成された第１の複数のデジタル出力中の第１の雑音量を決定するが、第１の複数のデジタル出力の分散を決定することを含むことをさらに指定し得る。
【００６１】
実施例４は、実施例１〜３のうちの任意のものの主題を含み得、校正パラメータの集合が、１つ以上のディザ校正パラメータを含むことをさらに指定し得る。
【００６２】
実施例５は、実施例４の主題を含み得、校正回路が、校正パラメータの集合中の個々の校正パラメータに対する値を所定の順序で選択するものであり、１つ以上のディザ校正パラメータが、所定の順序中で最後であることをさらに指定し得る。
【００６３】
実施例６は、実施例４〜５のうちの任意のものの主題を含み得、ＡＤＣデバイスが、スイッチトキャパシタのデジタル・アナログコンバータ（ＤＡＣ）を含み、校正パラメータの集合がスイッチトキャパシタＤＡＣ中の各々の個々のビットキャパシタに対する個々の校正パラメータを含み、各々の個々のビットキャパシタに対する個々の校正パラメータが、１つ以上のディザ校正パラメータが設定される前に設定されることをさらに指定し得る。
【００６４】
実施例７は、実施例６の主題を含み得、さらに、１つ以上のディザ校正パラメータが、１つ以上のディザキャパシタの各々に対する個々の校正パラメータを含むことを指定し得る。
【００６５】
実施例８は、実施例１〜７のうちの任意のものの主題を含み得、ＡＤＣデバイスが、校正パラメータの集合を未補正のデジタル出力に適用して補正されたデジタル出力を生成する補正回路を含み、第１および第２の複数のデジタル出力が補正されたデジタル出力であることをさらに指定し得る。
【００６６】
実施例９は、実施例１〜８のうちの任意のものの主題を含み得、ＡＤＣデバイスおよび該校正回路が単一チップに含まれることをさらに指定し得る。
【００６７】
実施例１０は、実施例１〜９のうちの任意のものの主題を含み得、ＡＤＣデバイスが逐次比較レジスタ（ＳＡＲ）ＡＤＣを含むことをさらに指定し得る。
【００６８】
実施例１１は、アナログ画像データを生成する画像センサーと、画像センサーに結合されたディザリングされたアナログ・デジタルコンバータ（ＡＤＣ）デバイスと、を含み、ディザリングされたＡＤＣデバイスが、アナログ画像データに応答して校正パラメータの集合を適用してデジタル画像データを生成するものであり、校正パラメータの集合に対する値が、接地された入力レベルでの雑音を最小化するように選択される、電子撮像デバイスである。
【００６９】
実施例１２は、実施例１１の主題を含み得、ディザリングされたＡＤＣデバイスが、スイッチトキャパシタのデジタル・アナログコンバータ（ＤＡＣ）を含むことをさらに指定し得る。
【００７０】
実施例１３は、実施例１１〜１２のうちの任意のものの主題を含み得、ディザリングされたＡＤＣデバイスに対する校正長さを受信するインターフェース回路をさらに含み得る。
【００７１】
実施例１４は、実施例１１〜１３のうちの任意のものの主題を含み得、更新された校正アルゴリズムを受信するインターフェース回路をさらに含み得る。
【００７２】
実施例１５は、実施例１１〜１４のうちの任意のものの主題を含み得、ディザリングされたＡＤＣデバイスのバイアスまたはトリムの設定を、ディザリングされたＡＤＣデバイスの動作状態に基づいて変更する回路をさらに含み得る。
【００７３】
実施例１６は、ＡＤＣデバイスの校正パラメータの集合に対する第１の値を設定することであって、ＡＤＣデバイスが、ディザソースおよびＡＤＣを含む、設定することと、第１の値を設定した後で、ＡＤＣデバイスの入力を基準電圧に結合させ、かつＡＤＣデバイスに、第１の複数のデジタル出力を生成させることと、第１の複数のデジタル出力の第１の雑音測定値を決定することと、ＡＤＣデバイスの校正パラメータの集合に対する第２の値を設定することと、第２の値を設定した後で、ＡＤＣデバイスの入力を基準電圧に結合させ、かつＡＤＣデバイスに、第２の複数のデジタル出力を生成させることと、第２の複数のデジタル出力の第２の雑音測定値を決定することと、第１の雑音測定値が第２の雑音測定値未満であると決定することと、決定に応答して、校正パラメータの集合に対する値を第１の値に等しくなるように設定することと、を含む、アナログ・デジタルコンバータ（ＡＤＣ）デバイスを校正する方法である。
【００７４】
実施例１７は、実施例１６の主題を含み得、ＡＤＣデバイスの校正パラメータの集合に対する第１の値を設定する前に、第１の値を決定する校正実行を実施することをさらに含み得る。
【００７５】
実施例１８は、実施例１７の主題を含み得、ＡＤＣデバイスの校正パラメータの集合に対する第２の値を設定する前に、第２の値を決定する校正実行を実施することをさらに含み得る。
【００７６】
実施例１９は、実施例１６〜１８のうちの任意のものの主題を含み得、さらに、ＡＤＣデバイスの校正パラメータの集合に対する第３の値を設定することと、第３の値を設定した後で、ＡＤＣデバイスの該入力を該基準電圧に結合させ、かつＡＤＣデバイスに、第３の複数のデジタル出力を生成させることと、第３の複数のデジタル出力の第３の雑音測定値を決定することと、第３の雑音測定値が第１の雑音測定値未満であり、かつ第２の雑音測定値未満であると決定することと、決定に応答して、該校正パラメータの集合に対する値を第３の値に等しくなるように設定することと、を含み得る。
【００７７】
実施例２０は、実施例１６〜１９のうちの任意のものの主題を含み得、さらに、ＡＤＣデバイスが電子デバイスに含まれ、方法が、電子デバイスが起動されると実施されることを指定し得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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