(57)【特許請求の範囲】
【請求項１】
ＣＰＣＩバスとＩＳＡバスとの間のプロトコル変換器であって、
前記プロトコル変換器は、ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールと、ＩＳＡバスインタフェース・タイミングモジュールと、ＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールと、クロック管理モジュールとを備えることを特徴とし、
前記ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールは、前記ＣＰＣＩバスと、アドレス／データ信号ＡＤ［３１：０］、コマンド／バイト・イネーブル信号Ｃ／ＢＥ［３：０］、スレーブデバイス準備完了信号ＴＲＤＹ、データ転送停止信号ＳＴＯＰ、フレーム周期信号ＦＲＡＭＥおよびマスタデバイス準備完了信号ＩＲＤＹによって通信し、
前記ＩＳＡバスインタフェース・タイミングモジュールは、前記ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールと、データイネーブル信号Ｓ＿ＤＡＴＡ＿ＶＬＤ、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、読取りイネーブル信号ｂａｒｘ＿ｒｄ、書込みイネーブル信号ｂａｒｘ＿ｗｒ、バイトイネーブル信号Ｓ＿ＣＢＥ、データ信号Ｄ［３１：０］およびアドレス信号Ａ［３１：０］によって通信し、
前記ＩＳＡバスインタフェース・タイミングモジュールは、ＩＳＡバスと、データ信号ＳＤ、アドレス信号ＳＡ、読取り／書込みＩＯデバイス信号ＩＯＷ／ＩＯＲ、読取り／書込みＭＥＭＯＲＹデバイス信号ＭＥＭＲ／ＭＥＭＷ、アドレスラッチ信号ＢＡＬＥによって通信し、
前記ＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールは、前記ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールと、割込みおよび再接続信号ＵＳＥＲ＿ＳＴＯＰによって通信し、かつ、
前記クロック管理モジュールは、前記ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュール、前記ＩＳＡバスインタフェース・タイミングモジュールおよび前記ＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールの動作クロックを提供する、プロトコル変換器。
【請求項２】
前記ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールが前記ＣＰＣＩバスと通信し、かつ前記ＣＰＣＩバスがＩＯ形式でアクセスすると、前記ＣＰＣＩバスの前記スレーブデバイス準備完了信号ＴＲＤＹを制御するために、前記ＣＰＣＩバスの読取り／書込みオペレーションに待機信号Ｓ＿ＷＡＩＴが挿入されることを特徴とする、請求項１に記載のＣＰＣＩバスとＩＳＡバスとの間のプロトコル変換器。
【請求項３】
前記ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールが前記ＣＰＣＩバスと通信し、かつ前記ＣＰＣＩバスがＭＥＭＯＲＹ形式でアクセスすると、  前記ＣＰＣＩバスの前記読取り／書込みオペレーションにデータ転送停止信号ＳＴＯＰが挿入され、かつ前記データ転送停止信号ＳＴＯＰが、前記割込みおよび再接続信号ＵＳＥＲ＿ＳＴＯＰによって割り込まれることを特徴とする、請求項１に記載のＣＰＣＩバスとＩＳＡバスとの間のプロトコル変換器。
【請求項４】
請求項１に記載のＣＰＣＩバスとＩＳＡバスとの間のプロトコル変換器のプロトコル変換方法であって、
１）前記ＣＰＣＩバスのアクセス空間ＩＯ／ＭＥＭＯＲＹが決定され、前記ＣＰＣＩバスがＭＥＭＯＲＹ形式でアクセスすると前記データ転送停止信号ＳＴＯＰが挿入され、かつ前記ＣＰＣＩバスがＩＯ形式でアクセスすると、待機信号Ｓ＿ＷＡＩＴが挿入されてＩＳＡバスデバイスの準備完了が待機され、
２）実際のアドレス信号ＳＡおよび前記ＣＰＣＩバスが前記ＩＳＡバスにアクセスするためのアクセスモードを決定するために、前記アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、前記読取りイネーブル信号ｂａｒｘ＿ｒｄ、前記書込みイネーブル信号ｂａｒｘ＿ｗｒおよび前記バイトイネーブル信号Ｓ＿ＣＢＥが使用され、前記アクセスモードは、前記書込みオペレーションおよび前記読取りオペレーションを含み、
３）前記ＩＳＡバスのアドレスラッチ信号ＢＡＬＥが決定され、
４）３２ビットデータで有効化されたバイトデータが、前記バイトイネーブル信号Ｓ＿ＣＢＥに従って決定され、かつＭＶＢデバイスとのデータ相互作用のために、対応する８ビットデータまたは１６ビットデータが中間のデータバッファリング領域ＢＵＦＦＥＲから選別され、
５）前記読取り／書込みＩＯデバイス信号ＩＯＷ／ＩＯＲまたは前記読取り／書込みＭＥＭＯＲＹデバイス信号ＭＥＭＲ／ＭＥＭＷが、前記ＩＳＡバスに指定される読取り／書込み信号のパルス幅に従って決定され、よって、主制御ＣＰＵデバイスは、前記ＩＳＡバスインタフェースを有する前記ＭＶＢデバイスへ前記ＣＰＣＩバスによりリアルタイムでアクセスすることを特徴とする、プロトコル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドバス通信の技術分野に関し、かつ具体的には、鉄道車両ＣＰＵと車両バスＭＶＢデバイスとの間の通信に適する、ＣＰＣＩバスとＩＳＡバスとの間のプロトコル変換器およびその変換方法に関する。
【背景技術】
【０００２】
ＩＳＡ（産業標準アーキテクチャ）バスは、ＩＢＭ社により定式化されたＰＣ用バス標準である。ＩＳＡバスは、８ＭＨｚのクロック周波数、および１６Ｍ／Ｓの最大データ伝送速度を有する。ＩＳＡバスは、伝送速度が低く、ＣＰＵリソースの大部分を占める。バス技術の発達に伴い、ＩＳＡバスは、次第に高速ＣＰＣＩバスに取って代わられている。
【０００３】
ＣＰＣＩ（コンパクトな周辺コンポーネント相互接続）バスは、国際産業用コンピュータ製造業者グループによって前世紀に提案された高速バスインタフェース仕様標準である。ＣＰＣＩバスは、標準ＰＣＩバスの電気インタフェース仕様を基礎とする、高い互換性および高い信頼性を有するバスであり、かつそのバスクロック周波数は、６６ＭＨｚに達し得る。
【０００４】
ＩＳＡバスは、互換性が高い。長年に渡る技術の蓄積により、ＩＳＡバスには、大量の成熟した製品が存在する。ホットプラグ可能な性質、高い互換性、高信頼性および高い伝送速度に起因して、ＣＰＣＩバスは、鉄道車両の牽引コントローラに広く適用されてきた。しかしながら、ＩＳＡバスインタフェースは、今もなお、鉄道車両のＭＶＢ通信デバイスに広く適用されている。よって高速のＣＰＣＩバスと低速のＩＳＡバスとの間の安定した信頼できる通信の実現に際して、ＣＰＣＩバスとＩＳＡバスとの間のバス変換器を設けることは、鉄道車両開発の専門家が直面する課題である。
【０００５】
高速ＣＰＣＩバスと低速ＩＳＡバスとの間の安定した信頼できる通信を設計するための主要技術は、ＩＳＡバスインタフェースに整合するＣＰＣＩバスのローカルインタフェースを設計することである。現時点で、最も広く行き渡った実装ソリューションは、ＣＰＣＩバスデバイスとＩＳＡバスデバイスとの間の通信を達成するためのＰＬＸおよびＡＭＣＣが製造する変換専用ブリッジチップを用いることである。ブリッジチップのバスモードに関しては、標準ＩＳＡバスインタフェースが提供され、ブリッジチップ上のＩＳＡバスインタフェースは、デバイス上のＩＳＡバスインタフェースへ直に接続され、ＥＥＰＲＯＭ（電気的に消去可能なプログラム可能読取り専用メモリ）を用いてブリッジチップの設定情報が格納され、当然ながら、ＩＳＡバスクロック信号を提供するためのマイクロコントローラが必要とされ、よって、ＩＳＡバスのアドレス、制御信号およびＣＰＣＩバスインタフェースが整合される。具体的な実装のハードウェアアーキテクチャは、図１に示されている。このように設計されるアーキテクチャの場合、開発専門家は、怠惰の口実を得て、ＣＰＣＩインタフェース仕様を十分に理解する努力を怠る。これは、既存製品の保全および後続製品の開発にとって不都合である。さらに悪いことには、ハードウェアのブリッジチップによる制約に起因して、ユーザは、ＣＰＣＩバスのタイミングを自らの考案に従って制御することができない。さらに、これにより、ハードウェア設計者の負担が増大する。即ち、ＣＰＣＩバスからＩＳＡバスへ変換するためのインタフェースカードが追加して設計され、よって設計コストが高まり、さらに、ブリッジチップの僅かな幾つかの変換機能が大部分のユーザによって使用され、よって、リソースが大量に浪費されることになる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＣＰＵ上のＣＰＣＩバスとＭＶＢデバイス上のＩＳＡバスとの間に直接通信を実現することができないという先行技術における課題を解決するために、ＣＰＣＩバスとＩＳＡバスとの間のプロトコル変換器、およびその変換方法を提供することにある。
【課題を解決するための手段】
【０００７】
本出願は、以下の技術的解法を用いる。
主制御ユニットのＣＰＵデバイスと既存の列車牽引コントローラ内の制御盤との通信は、標準ＣＰＣＩバスによって実行されることから、主制御ユニットのＣＰＵデバイスと制御盤上にＩＳＡバスインタフェースを有するＭＶＢデバイスとの間でリアルタイム通信が実行されれば、制御盤エリアを節約しかつコストパフォーマンス比および設計柔軟性を向上させるように、ＣＰＣＩバスとＩＳＡバスとの間にプロトコル変換器が設計される。このプロトコル変換器は、ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールと、ＩＳＡバスインタフェース・タイミングモジュールと、ＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールと、クロック管理モジュールとを備える。
【０００８】
ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールは、ローカルＣＰＣＩバスと、アドレス／データ信号ＡＤ［３１：０］、コマンド／バイト・イネーブル信号Ｃ／ＢＥ［３：０］、スレーブデバイス準備完了信号ＴＲＤＹ、データ転送停止信号ＳＴＯＰ、フレーム周期信号ＦＲＡＭＥおよびマスタデバイス準備完了信号ＩＲＤＹによって通信し、
ＩＳＡバスインタフェース・タイミングモジュールは、ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールと、データイネーブル信号Ｓ＿ＤＡＴＡ＿ＶＬＤ、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、読取りイネーブル信号ｂａｒｘ＿ｒｄ、書込みイネーブル信号ｂａｒｘ＿ｗｒ、バイトイネーブル信号Ｓ＿ＣＢＥ、データ信号Ｄ［３１：０］およびアドレス信号Ａ［３１：０］によって通信し、
ＩＳＡバスインタフェース・タイミングモジュールは、ローカルＩＳＡバスと、データ信号ＳＤ、アドレス信号ＳＡ、読取り／書込みＩＯデバイス信号ＩＯＷ／ＩＯＲ、読取り／書込みＭＥＭＯＲＹデバイス信号ＭＥＭＲ／ＭＥＭＷ、アドレスラッチ信号ＢＡＬＥによって通信し、
ＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールは、ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールと、割込みおよび再接続信号ＵＳＥＲ＿ＳＴＯＰによって通信し、かつ、
クロック管理モジュールは、ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュール、ＩＳＡバスインタフェース・タイミングモジュールおよびＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールの動作クロックを提供する。
【０００９】
好ましくは、ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールがローカルＣＰＣＩバスと通信し、かつＣＰＣＩバスがＩＯ形式でアクセスすると、ＣＰＣＩバスのスレーブデバイス準備完了信号ＴＲＤＹを制御するために、ＣＰＣＩバスの読取り／書込みオペレーションに待機信号Ｓ＿ＷＡＩＴが挿入される。
【００１０】
好ましくは、ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールがローカルＣＰＣＩバスと通信し、かつＣＰＣＩバスがＭＥＭＯＲＹ形式でアクセスすると、ＣＰＣＩバスの読取り／書込みオペレーションにデータ転送停止信号ＳＴＯＰが挿入され、かつデータ転送停止信号ＳＴＯＰが、割込みおよび再接続信号ＵＳＥＲ＿ＳＴＯＰによって割り込まれる。
【００１１】
先行技術に比較すると、本出願には、下記のような有益な効果がある。
１）動作が簡便：ＣＰＣＩバスとＩＳＡバスとの間のプロトコル変換器が、ＦＰＧＡを基礎として実装され、かつ伝統的な変換ブリッジチップが、牽引コントローラの構造およびシステム内の他のデバイスを変更することなくプロトコル変換器によって置換され、
２）高度な柔軟性：ＣＰＣＩバスとＩＳＡバスとの間の変換タイミングを、異なる変換機能を達成するように必要に応じて設計することができ、かつ、
３）機能の多様さ：ＩＳＡバスの８ビットデータ幅または１６ビットデータ幅がサポートされ、かつＩＳＡバスデバイスのオペレーションが、ＩＯ形式またはＭＥＭＯＲＹ形式のＣＰＣＩバスデバイスによりサポートされる。
【図面の簡単な説明】
【００１２】
【図１】ＣＰＣＩバスとＩＳＡバスとの伝統的な通信を示す構造略図である。
【図２】プロトコル変換器を示す構造略図である。
【図３】ＴＲＤＹ、ＳＴＯＰ、ＦＲＡＭＥおよびＩＲＤＹの具体的なタイミングチャートである。
【図４】プロトコル変換器によるＩＯ形式の読取りアクセスの部分タイミングチャートである。
【図５】プロトコル変換器によるアクセスを示すフローチャートである。
【発明を実施するための形態】
【００１３】
本出願の実施形態の目的、技術的解法および優位点をより明瞭にするために、添付の図面を参照して、本出願の実施形態における技術的解法を明瞭かつ完全に説明する。明らかに、説明する実施形態は、単に本出願の実施形態のうちの幾つかであって、全てではない。本出願の実施形態を基礎として、当業者により創造的努力を払うことなく達成される他の実施形態は、全て、本発明の保護の範囲に含まれるものとする。
実施形態１
【００１４】
ＣＰＣＩバスとＩＳＡバスとの間のプロトコル変換器は、ＣＰＣＩバスインタフェースを有する主制御デバイスとＩＳＡバスインタフェースを有するＭＶＢデバイスとのリアルタイム通信を達成するために設けられる。このプロトコル変換器は、主として４つのモジュール、即ち、ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュール、ＩＳＡバスインタフェース・タイミングモジュール、ＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールおよびクロック管理モジュールの各々より成る。
【００１５】
ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールは、主として、ＣＰＣＩバスのアクセス空間ＩＯ／ＭＥＭＯＲＹを構成し、ＣＰＣＩバスの読取り／書込みアクセスを制御し、アドレスを復号しかつコマンドを復号するために使用される。ローカルＣＰＣＩバスとＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールとの間のインタフェース接続は、図２に示す通りである。両者間の主要な信号には、アドレス／データ信号ＡＤ［３１：０］、コマンド／バイト・イネーブル信号Ｃ／ＢＥ［３：０］、スレーブデバイス準備完了信号ＴＲＤＹ、データ転送停止信号ＳＴＯＰ、フレーム周期信号ＦＲＡＭＥおよびマスタデバイス準備完了信号ＩＲＤＹが含まれる。
【００１６】
データ転送停止信号ＳＴＯＰの場合、ＣＰＣＩバスが高速デバイスであってＩＳＡバスが低速デバイスであり、かつＣＰＣＩバスは、ＣＰＣＩバスと直に通信するＭＶＢデバイスがほとんど応答できないくらいに読取り／書込みオペレーションが迅速であることから、高いデータパケット損失が引き起こされる。ＣＰＣＩバスがＩＯ形式でアクセスすると、ＣＰＣＩバスのスレーブデバイス準備完了信号ＴＲＤＹを制御するために、ＣＰＣＩバスの読取り／書込みオペレーションに待機信号Ｓ＿ＷＡＩＴが挿入される。ＣＰＣＩバスがＭＥＭＯＲＹ形式でアクセスすると、ＣＰＣＩバスの読取り／書込みオペレーションにデータ転送停止信号ＳＴＯＰが挿入され、ＭＥＭＯＲＹデバイスのこのオペレーションが終わる前にＣＰＣＩバスが常時割込みおよび再接続状態にあり、よって、ＣＰＣＩバスは、この読取り／書込みオペレーションを常時要求し、かつＣＰＣＩバスは、先行するオペレーションにデータ転送停止信号ＳＴＯＰが挿入されなくなってから、次の読取り／書込みアクセスを開始する。データ転送停止信号ＳＴＯＰは、スレーブデバイスによって送信され、データ転送停止信号ＳＴＯＰが有効であるときは、スレーブデバイスがマスタデバイスによるこのデータ転送の終了を要求していることが示される。図３は、スレーブデバイス準備完了信号ＴＲＤＹ、データ転送停止信号ＳＴＯＰ、フレーム周期信号ＦＲＡＭＥおよびマスタデバイス準備完了信号ＩＲＤＹの具体的なタイミング図である。
【００１７】
ＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールとＩＳＡバスインタフェース・タイミングモジュールとの間のインタフェース接続は、図２に示す通りである。両者間の主要な信号には、データイネーブル信号Ｓ＿ＤＡＴＡ＿ＶＬＤ、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、読取りイネーブル信号ｂａｒｘ＿ｒｄ、書込みイネーブル信号ｂａｒｘ＿ｗｒ、バイトイネーブル信号Ｓ＿ＣＢＥ、データ信号Ｄ［３１：０］およびアドレス信号Ａ［３１：０］が含まれる。
【００１８】
ＣＰＣＩバスからのオペレーティングコマンドは、ＸＩＬＩＮＸ社製ＩＰ  ＣＯＲＥモジュールにより、読取り／書込みイネーブル信号Ｓ＿ＷＲＤＮ、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、データイネーブル信号Ｓ＿ＤＡＴＡ＿ＶＬＤ、バイトイネーブル信号Ｓ＿ＣＢＥおよび空間復号信号ＢＡＳＥ＿ＨＩＴを発生するために認識される。
【００１９】
データイネーブル信号Ｓ＿ＤＡＴＡ−ＶＬＤの場合、ＣＰＣＩバスおよびＩＳＡバスの読取り／書込み速度が相反することから、中間のデータバッファリング領域ＢＵＦＦＥＲが確立される。即ち、ＣＰＣＩバスの書込みオペレーションが発生する場合、ＣＰＣＩバスデータがデータバッファリング領域ＢＵＦＦＥＲに書き込まれて次にＩＳＡバスへ転送され、かつＣＰＣＩバスの読取りオペレーションが発生する場合、ＩＳＡバスデータがデータバッファリング領域ＢＵＦＦＥＲへ転送され、次にＣＰＣＩバスへ転送される。
【００２０】
読取りイネーブル信号ｂａｒｘ＿ｒｄおよび書込みイネーブル信号ｂａｒｘ＿ｗｒは、次のようにして取得される。すなわち、この牽引コントローラにおいて、ＭＶＢデバイスによりサポートされるＩＳＡバスの動作方法は、ＭＶＢデバイスの製品の相違によって異なることから、ＭＶＢデバイスは、ＩＳＡバスを基礎として、ＩＯデバイス、またはＭＥＭＯＲＹデバイス、またはこれらの双方であってもよく、ＣＰＣＩバスのアクセス空間は、実際の要件に従って構成されるべきものであり、次に、ＭＶＢデバイスのチップ選択信号が、ＣＰＣＩバスにより提供されるアドレス信号およびアドレスイネーブル信号ＡＤＤＲ＿ＶＬＤに従って決定され、次に、このオペレーションの空間ＩＯ／ＭＥＭＯＲＹが、読取り／書込みイネーブル信号Ｓ＿ＷＲＤＮおよび空間復号信号ＢＡＳＥ＿ＨＩＴをさらに考慮することによって決定され、かつ最終的に、実際に使用される読取りイネーブル信号ｂａｒｘ＿ｒｄおよび書込みイネーブル信号ｂａｒｘ＿ｗｒが取得される。但し、読取りイネーブル信号ｂａｒｘ＿ｒｄにおけるｘは、選択される空間を表していて、ｘ＝０，１または２であり、書込みイネーブル信号ｂａｒｘ＿ｗｒにおけるｘは、選択される空間を表していて、ｘ＝０，１または２である。
【００２１】
ＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールとＣＰＣＩローカル・バス・インタフェース拡張タイミングモジュールとの間のインタフェース接続は、図２に示す通りである。両者間の主要な信号は、主としてデータ転送停止信号ＳＴＯＰに割り込むために使用される割込みおよび再接続信号ＵＳＥＲ＿ＳＴＯＰである。ＣＰＣＩバスデバイスは、ＩＳＡバスデバイスへのアクセスを開始し、かつＭＥＭＯＲＹ形式でアクセスする場合、ＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールは、リアルタイムで割込みおよび再接続信号ＵＳＥＲ＿ＳＴＯＰを送信してデータ転送停止信号ＳＴＯＰに割り込み、ＩＳＡバスデバイスがこの読取り／書込みアクセスを完了するに足る時間を残す。したがって、課題であるＣＰＣＩバスおよびＩＳＡバスの読取り／書込みオペレーション速度の不一致が解決される。
【００２２】
ＩＳＡバスインタフェース・タイミングモジュールとローカルＩＳＡバスとの間のインタフェース接続は、図２に示す通りである。両者間の主要な信号には、データ信号ＳＤ、アドレス信号ＳＡ、読取り／書込みＩＯデバイス信号ＩＯＷ／ＩＯＲ、読取り／書込みＭＥＭＭＯＲＹデバイス信号ＭＥＭＲ／ＭＥＭＷおよびアドレスラッチ信号ＢＡＬＥが含まれる。
【００２３】
クロック管理モジュールは、ＦＰＧＡ内部クロックネットワークおよび位相ロックループによって、ＣＰＣＩローカルインタフェース拡張タイミングモジュール、ＩＳＡバスインタフェース・タイミングモジュールおよびＣＰＣＩバス整合ＩＳＡバスタイミング・インタフェース・モジュールの動作クロックを提供する。
【００２４】
図４は、プロトコル変換器によるＩＯ形式の読取りアクセスの部分タイミングチャートである。
【００２５】
図５は、プロトコル変換器によるアクセスを示すフローチャートである。主制御ＣＰＵデバイスは、ＣＰＣＩバスにより、ＩＳＡバスインタフェースを有するＭＶＢデバイスへ次のようにしてアクセスする。
１）ＣＰＣＩバスのアクセス空間ＩＯ／ＭＥＭＯＲＹが決定され、ＣＰＣＩバスがＭＥＭＯＲＹ形式でアクセスすると、データ転送停止信号ＳＴＯＰが挿入され、かつＣＰＣＩバスがＩＯ形式でアクセスすると、待機信号Ｓ＿ＷＡＩＴが挿入されてＩＳＡバスデバイスの準備完了が待機され、
２）実際のアドレス信号ＳＡおよびＣＰＣＩバスがＩＳＡバスにアクセスするためのアクセスモードが、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、読取りイネーブル信号ｂａｒｘ＿ｒｄ、書込みイネーブル信号ｂａｒｘ＿ｗｒおよびバイトイネーブル信号Ｓ＿ＣＢＥによって決定され、アクセスモードは、書込みオペレーションおよび読取りオペレーションを含み、
３）ＩＳＡバスのアドレスラッチ信号ＢＡＬＥが決定され、
４）３２ビットデータで有効化されたバイトデータが、バイトイネーブル信号Ｓ＿ＣＢＥに従って決定され、かつＭＶＢデバイスとのデータ相互作用のために、対応する８ビットデータまたは１６ビットデータが中間のデータバッファリング領域ＢＵＦＦＥＲから選別され、
５）読取り／書込みＩＯデバイス信号ＩＯＷ／ＩＯＲまたは読取り／書込みＭＥＭＯＲＹデバイス信号ＭＥＭＲ／ＭＥＭＷが、ＩＳＡバスに指定される読取り／書込み信号のパルス幅に従って決定され、よって、主制御ＣＰＵデバイスは、ＩＳＡバスインタフェースを有するＭＶＢデバイスへＣＰＣＩバスによりリアルタイムでアクセスする。
【００２６】
当業者は、添付の図面が単に好適な一実施形態を示す略図であって、添付の図面における流れが本発明の実装に必要なものではない点を理解することができる。
【００２７】
最後に、これまでに述べた実施形態が、本発明を限定するものではなく、単に本発明の技術的解法を説明するために使用されていることは留意されるべきである。本出願は、前述の実施形態を参照して詳述されているが、一般的な当業者には、前述の実施形態に記録されている技術的解法に変更を行い得ること、または一部の技術的特徴に等価の置換を行い得ることが理解されるべきである。これらの変更または置換は、対応する技術的解法の核心を本出願の実施形態による技術的解法の範囲から逸脱させないものとする。
【図１】
0006317520.tif 000002
【図２】
0006317520.tif 000003
【図３】
0006317520.tif 000004
【図４】
0006317520.tif 000005
【図５】
0006317520.tif 000006