(57)【特許請求の範囲】
【請求項１】
第１領域、および、前記第１領域と異なる第２領域を有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記第１領域において、前記半導体基板上に、その内部に電荷蓄積部を有する第１絶縁膜を形成する工程、
（ｃ）前記第２領域において、前記半導体基板上に、第２絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上、および、前記第２絶縁膜上に、導電膜を形成する工程、
（ｅ）前記第１領域において、前記導電膜および前記第１絶縁膜をパターニングし、前記導電膜からなる第１ゲート電極を形成し、前記第１ゲート電極と前記半導体基板との間の部分の前記第１絶縁膜からなる第１ゲート絶縁膜を形成し、前記第２領域において、前記導電膜および前記第２絶縁膜を残す工程、
（ｆ）前記第１領域において、前記第１ゲート電極をマスクとしてイオン注入を行うことで、前記半導体基板に、第１導電型の第１半導体領域を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第２領域において、前記導電膜および前記第２絶縁膜をパターニングし、前記導電膜からなる第２ゲート電極を形成し、前記第２ゲート電極と前記半導体基板との間の部分の前記第２絶縁膜からなる第２ゲート絶縁膜を形成する工程、
（ｈ）前記第２ゲート電極の側面に、第１オフセットスペーサを形成する工程、
（ｉ）前記第２領域において、前記第２ゲート電極および前記第１オフセットスペーサをマスクとしてイオン注入を行うことで、前記半導体基板に、前記第１導電型の第２半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜と、を含み、
前記第３絶縁膜は、酸化シリコンからなり、
前記第４絶縁膜は、窒化シリコンからなり、
前記第５絶縁膜は、酸化シリコンからなり、
前記（ｂ）工程は、
（ｂ１）前記第１領域において、前記半導体基板上に、前記第３絶縁膜を形成する工程、
（ｂ２）前記第３絶縁膜上に、前記第４絶縁膜を形成する工程、
（ｂ３）前記第４絶縁膜上に、前記第５絶縁膜を形成する工程、
を含む、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第１領域において、前記導電膜をパターニングし、前記導電膜からなる前記第１ゲート電極を形成する工程、
（ｅ２）平面視において、前記第１ゲート電極を挟んで両側に位置する部分の前記第５絶縁膜を、フッ酸を用いたウェットエッチングにより除去する工程、
（ｅ３）前記（ｅ２）工程の後、前記第１ゲート電極の表面に、酸化シリコンからなる第６絶縁膜を形成する工程、
（ｅ４）前記（ｅ３）工程の後、平面視において、前記第１ゲート電極を挟んで両側に位置する部分の前記第４絶縁膜を、熱リン酸を用いたウェットエッチングにより除去する工程、
（ｅ５）前記（ｅ４）工程の後、平面視において、前記第１ゲート電極を挟んで両側に位置する部分の前記第３絶縁膜、および、前記第６絶縁膜を、フッ酸を用いたウェットエッチングにより除去する工程、
を含む、半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
（ｊ）前記第２領域において、前記半導体基板に、前記第１導電型と反対の第２導電型の第３半導体領域を形成する工程、
を有し、
前記（ｂ）工程は、
（ｂ４）前記第５絶縁膜上に、窒化シリコンからなる第７絶縁膜を形成する工程、
を含み、
前記（ｊ）工程は、
（ｊ１）前記第２領域において、前記半導体基板上に、酸化シリコンからなる第８絶縁膜を形成する工程、
（ｊ２）前記（ｊ１）工程の後、前記第２領域において、イオン注入によって、前記半導体基板に、前記第３半導体領域を形成する工程、
（ｊ３）前記（ｊ２）工程および前記（ｂ４）工程の後、前記第８絶縁膜を、フッ酸を用いたウェットエッチングにより除去する工程、
を含み、
前記（ｃ）工程では、前記（ｊ３）工程の後、前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記半導体装置は、前記第１領域および前記第２領域と異なる第３領域を更に有し、
（ｋ）前記第３領域において、前記半導体基板上に、酸化シリコンからなる第９絶縁膜を形成する工程、
を有し、
前記（ａ）工程では、シリコンからなる前記半導体基板を用意し、
前記（ｋ）工程は、
（ｋ１）前記第１領域において、前記第７絶縁膜上に、酸素およびシリコンを含有する第１０絶縁膜をＩＳＳＧ酸化法により形成し、前記第２領域において、前記半導体基板上に、酸化シリコンからなる第１１絶縁膜をＩＳＳＧ酸化法により形成し、前記第３領域において、前記半導体基板上に、前記第９絶縁膜をＩＳＳＧ酸化法により形成する工程、
（ｋ２）前記第１領域において、前記第１０絶縁膜を、フッ酸を用いたウェットエッチングにより除去し、前記第２領域において、前記第１１絶縁膜を残し、前記第３領域において、前記第９絶縁膜を残す工程、
（ｋ３）前記（ｋ２）工程の後、前記第１領域において、前記第７絶縁膜を、熱リン酸を用いたウェットエッチングにより除去する工程、
（ｋ４）前記（ｋ３）工程の後、前記第２領域において、前記第１１絶縁膜を、フッ酸を用いたウェットエッチングにより除去し、前記第１領域において、前記第５絶縁膜を残し、前記第３領域において、前記第９絶縁膜を残す工程、
を含み、
前記（ｃ）工程では、前記（ｋ４）工程の後、前記第２絶縁膜を形成し、
前記（ｄ）工程では、前記第１絶縁膜上、前記第２絶縁膜上、および、前記第９絶縁膜上に、前記導電膜を形成し、
前記（ｅ）工程では、前記第３領域において、前記導電膜および前記第９絶縁膜を残し、
前記（ｇ）工程では、前記第３領域において、前記導電膜および前記第９絶縁膜をパターニングし、前記導電膜からなる第３ゲート電極を形成し、前記第３ゲート電極と前記半導体基板との間の部分の前記第９絶縁膜からなる第３ゲート絶縁膜を形成し、
前記第９絶縁膜の厚さは、前記第２絶縁膜の厚さよりも厚い、半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記半導体装置は、前記第１領域および前記第２領域と異なる第４領域を更に有し、
（ｌ）前記第４領域において、前記半導体基板上に、第１２絶縁膜を形成する工程、
を有し、
前記（ｄ）工程では、前記第１絶縁膜上、前記第２絶縁膜上、および、前記第１２絶縁膜上に、前記導電膜を形成し、
前記（ｅ）工程では、前記第４領域において、前記導電膜および前記第１２絶縁膜を残し、
前記（ｇ）工程では、前記第４領域において、前記導電膜および前記第１２絶縁膜をパターニングし、前記導電膜からなる第４ゲート電極を形成し、前記第４ゲート電極と前記半導体基板との間の部分の前記第１２絶縁膜からなる第４ゲート絶縁膜を形成し、
前記第１２絶縁膜の厚さは、前記第２絶縁膜の厚さよりも厚い、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも厚い、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記半導体装置は、不揮発性メモリを有し、
前記不揮発性メモリは、前記第１ゲート電極および前記第１ゲート絶縁膜により形成される、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記第１領域の前記導電膜の一部を選択的に覆い、且つ、前記第２領域の前記導電膜を覆うようなレジストパターンを用いて行われ、
前記（ｆ）工程は、前記第１ゲート電極上に、前記レジストパターンが残された状態で行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、例えば、電界効果トランジスタを含む主回路に付加されるアドオン回路としての不揮発性メモリを混載する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
電界効果トランジスタとしてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む主回路が形成された半導体装置において、半導体装置のメイン機能を実現する主回路とは別に、主回路に付加される付加回路（アドオン回路）が形成されることがある。例えば、付加回路の一例としては、主回路のトリミングや救済に使用される電子ヒューズやトリミング情報を記憶するメモリなどを挙げることができる。
【０００３】
また、近年、書き換え可能な不揮発性メモリを使用して、何度も調整可能なＭＴＰ（Multi Time Program）型の電子ヒューズに対するニーズが高まっている。そして、現在では、トリミング情報を記憶するメモリとして、主回路に含まれる電界効果トランジスタとの混載に適した浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）が使用されているが、メモリセルのサイズが大きくなることから、メモリセルのサイズを縮小できる不揮発性メモリへの転換が検討されている。このような状況から、近年では、付加回路として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造の不揮発性メモリを使用することが検討されている。
【０００４】
米国特許出願公開第２００７／０１０２７５４号明細書（特許文献１）および特開２００２−３２４８６０号公報（特許文献２）には、セルアレイ領域に不揮発性メモリ素子が形成され、周辺回路領域にＭＩＳＦＥＴが形成される技術が開示されている。
【０００５】
米国特許出願公開第２００８／０２９６６６４号明細書（特許文献３）には、第１領域に不揮発性電荷捕捉メモリ素子が形成され、第２領域に論理素子が形成される技術が開示されている。米国特許出願公開第２００８／０１５０００２号明細書（特許文献４）にはＳＯＮＯＳ（Silicon Oxide Nitride Oxide Semiconductor）トランジスタと、ＭＩＳＦＥＴとが形成される技術が開示されている。国際公開第２０１３／１４９６６９号（特許文献５）には、半導体記憶装置のためのトンネル酸化物層を製造する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００７／０１０２７５４号明細書
【特許文献２】特開２００２−３２４８６０号公報
【特許文献３】米国特許出願公開第２００８／０２９６６６４号明細書
【特許文献４】米国特許出願公開第２００８／０１５０００２号明細書
【特許文献５】国際公開第２０１３／１４９６６９号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このようなアドオン回路としての不揮発性メモリを混載する半導体装置の製造工程において、メモリ形成領域で、導電膜および絶縁膜をパターニングする際に、主回路形成領域で、導電膜および絶縁膜をパターニングすることがある。
【０００８】
しかし、メモリ形成領域における絶縁膜の厚さが、主回路形成領域における絶縁膜の厚さよりも厚い場合には、メモリ形成領域で絶縁膜がエッチングされて完全に除去される前に、主回路形成領域で、絶縁膜がエッチングされて除去され、半導体基板の主面が露出する。そして、メモリ形成領域で、絶縁膜がエッチングされて完全に除去されるまでの間、主回路形成領域で、露出した半導体基板の上面がエッチングされる。このような場合、主回路形成領域で、半導体基板の上面に損傷が加えられるおそれがある。そして、主回路形成領域に形成されるＭＩＳＦＥＴのトランジスタ特性が低下することなどにより、半導体装置の性能が低下する。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置の製造方法において、半導体基板の主面の第１領域で形成され、内部に電荷蓄積部を有する第１絶縁膜上、および、半導体基板の主面の第２領域で形成された第２絶縁膜上に、導電膜を形成する。次いで、第１領域で、導電膜および第１絶縁膜をパターニングして第１ゲート電極および第１ゲート絶縁膜を形成し、第２領域で、導電膜および第２絶縁膜を残す。次いで、第２領域で、導電膜および第２絶縁膜をパターニングして第２ゲート電極および第２ゲート絶縁膜を形成する。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１における半導体チップのレイアウト構成例を示す図である。
【図２】不揮発性メモリの回路ブロック構成の一例を示す図である。
【図３】実施の形態１の半導体装置の要部断面図である。
【図４】不揮発性メモリのメモリアレイ構造と動作条件の一例を示す説明図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図４０】比較例の半導体装置の製造工程中の要部断面図である。
【図４１】ＭＯＮＯＳ型トランジスタにおける、ゲート電極のゲート長と、書込および消去における閾値電圧との関係を示すグラフである。
【図４２】実施の形態２の半導体装置の要部断面図である。
【図４３】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４７】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４８】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４９】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５０】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５２】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５７】実施の形態３の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図５８】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図５９】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６０】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６１】実施の形態３の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態１）
本実施の形態１における技術的思想は、同一の半導体チップに、半導体チップのメイン機能を実現する主回路と、主回路に付加されるアドオン回路と呼ばれる付加回路とを含む半導体装置であって、アドオン回路をＭＯＮＯＳ型の書き換え可能な不揮発性メモリから構成する半導体装置に関する技術的思想である。
【００１９】
例えば、ＳＯＣ（System On Chip）を例に挙げると、主回路としては、以下のものを挙げることができる。すなわち、主回路としては、ＤＲＡＭ（Dynamic Random Access Memory）もしくはＳＲＡＭ（Static Random Access Memory）などのようなメモリ回路、ＣＰＵ（Central Processing Unit）もしくはＭＰＵ（Micro Processing Unit）などのような論理回路、または、これらのメモリ回路および論理回路の混在回路等を挙げることができる。
【００２０】
一方、アドオン回路としては、主回路に関する比較的小容量の情報を記憶する記憶回路や、回路の救済に使用される電子ヒューズなどを挙げることができる。例えば、比較的小容量の情報としては、半導体チップ内のトリミングの際に使用する素子の配置アドレス情報、メモリ回路の救済の際に使用するメモリセルの配置アドレス情報、半導体装置の製造番号などを挙げることができる。また、半導体チップがＬＣＤ（Liquid Crystal Display）ドライバである場合、比較的小容量の情報としては、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報を挙げることができる。
【００２１】
＜半導体チップのレイアウト構成例＞
以下に示す本実施の形態１では、メイン機能を実現するシステムが形成された半導体チップを例に挙げて説明する。本実施の形態１における半導体チップは、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴと、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴと、書き換え可能な不揮発性メモリセルとを含んでいる。
【００２２】
ＭＩＳＦＥＴにおいて、耐圧とは、ＭＩＳＦＥＴを構成するソース領域と半導体基板（ウェル）やドレイン領域と半導体基板（ウェル）との境界に生じるｐｎ接合耐圧や、ゲート絶縁膜の絶縁耐圧をいう。このとき、本実施の形態１では、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴと相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが半導体基板に形成されている。
【００２３】
図１は、実施の形態１における半導体チップのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰ１は、ＣＰＵ１、ＲＯＭ（Read Only Memory）２、ＲＡＭ３、アナログ回路４、不揮発性メモリ５およびＩ／Ｏ（Input/Output）回路６を有する。
【００２４】
ＣＰＵ１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行うものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴには、半導体チップＣＨＰ１に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、ＣＰＵ１は、低耐圧ＭＩＳＦＥＴから構成される。
【００２５】
ＲＯＭ２は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ２の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ２も動作の高速性が要求されるため、ＲＯＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち、ＲＯＭ２は、低耐圧ＭＩＳＦＥＴから構成される。
【００２６】
ＲＡＭ３は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭ３には、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ３も動作の高速性が要求されるため、ＲＡＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち、ＲＡＭ３は、低耐圧ＭＩＳＦＥＴから構成される。
【００２７】
アナログ回路４は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路４は、半導体チップＣＨＰ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００２８】
不揮発性メモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。本実施の形態１では、この不揮発性メモリ５は、ＭＯＮＯＳ型トランジスタから構成される。ＭＯＮＯＳ型トランジスタの書き込み動作および消去動作には、例えばファウラーノルドハイム（ＦＮ）型トンネル現象が利用される。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
【００２９】
不揮発性メモリ５の書き込み動作時などには、ＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）を印加するため、ＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００３０】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ１内から半導体チップＣＨＰ１の外部に接続された機器へのデータの出力や、半導体チップＣＨＰ１の外部に接続された機器から半導体チップＣＨＰ１内へのデータの入力を行うための回路である。このＩ／Ｏ回路６は、相対的に高耐圧の高耐圧ＭＩＳＦＥＴから構成される。
【００３１】
ここで、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３およびアナログ回路４によって主回路が構成され、不揮発性メモリ５によってアドオン回路が構成されている。すなわち、本実施の形態１における半導体チップＣＨＰ１には、メイン機能を実現する主回路と、主回路に付加されるアドオン回路とが形成されている。そして、本実施の形態１では、このアドオン回路にＭＯＮＯＳ型トランジスタを適用することによって、以下に示す利点を得ることができる。
【００３２】
例えば、アドオン回路が電子ヒューズを含んでおり、この電子ヒューズを書き換え可能な不揮発性メモリであるＭＯＮＯＳ型トランジスタから構成することにより、ウェハ状態やパッケージ状態で何度も調整可能なＭＴＰ（Multi Time Program）型の電子ヒューズを実現できる利点が得られる。
【００３３】
また、例えば、トリミング情報を記憶するメモリとして、主回路に含まれる電界効果トランジスタとの混載に適した浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）が使用されているが、メモリセルのサイズが大きくなる。この点に関し、浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）に替えて、ＭＯＮＯＳ型トランジスタを適用することにより、メモリセルのサイズを縮小できる利点が得られる。さらに、ＭＯＮＯＳ型トランジスタでは、データの書き換えにＦＮトンネリング電流を使用するため、低電流でのデータの書き換えが可能となり低消費電力を図ることができる。
【００３４】
本実施の形態１の半導体装置は、主回路とアドオン回路とを含む半導体装置において、アドオン回路としてＭＯＮＯＳ型トランジスタを適用した半導体装置を実現するにあたって、半導体装置の製造技術に特徴を有するものである。すなわち、本実施の形態１の半導体装置においては、主回路の構成要素である低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとともに、アドオン回路の構成要素であるＭＯＮＯＳ型トランジスタを混載する製造技術に特徴がある。
【００３５】
＜不揮発性メモリの回路ブロック構成＞
次に、図２は、不揮発性メモリの回路ブロック構成の一例を示す図である。図２において、不揮発性メモリ５は、メモリアレイ１０と、直接周辺回路部１１と、間接周辺回路部１２と、を有している。
【００３６】
メモリアレイ１０は、不揮発性メモリ５の記憶部にあたり、メモリセルが縦と横の２次元状（アレイ状）に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタより構成されている。
【００３７】
直接周辺回路部１１は、メモリアレイ１０を駆動するための回路、すなわち駆動回路であり、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウアドレスデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有している。これら直接周辺回路部１１を構成するＭＩＳＦＥＴは、半導体チップＣＨＰ１に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧ＭＩＳＦＥＴより形成されている。
【００３８】
また、間接周辺回路部１２は、メモリアレイの書換え制御回路であり、設定回路、通常用書換えクロック生成部、高速用書換えクロック生成部および書換えタイミング制御部などを有している。これら間接周辺回路部１２を構成するＭＩＳＦＥＴは、半導体チップＣＨＰ１に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳＦＥＴより形成されている。
【００３９】
＜半導体装置の構造＞
次に、実施の形態１の半導体装置としての半導体チップＣＨＰ１の構造を、図面を参照して説明する。図３は、実施の形態１の半導体装置の要部断面図である。
【００４０】
図３に示すように、実施の形態１の半導体装置としての半導体チップＣＨＰ１は、メモリ形成領域ＭＲと、主回路形成領域ＡＲと、を有する。また、主回路形成領域ＡＲは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲと、高耐圧ＭＩＳＦＥＴ形成領域ＨＲと、を含む。
【００４１】
メモリ形成領域ＭＲには、図１に示す不揮発性メモリ５のメモリセルが形成されており、このメモリセルは、ＭＯＮＯＳ型トランジスタＭＣから形成されている。
【００４２】
低耐圧ＭＩＳＦＥＴ形成領域ＬＲには、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴＱＬが形成されている。このような低耐圧ＭＩＳＦＥＴＱＬが形成される領域としては、例えば、ＣＰＵ１やＲＯＭ２やＲＡＭ３の形成領域などが考えられる。低耐圧ＭＩＳＦＥＴＱＬは、例えば、１．５Ｖ程度の電源電圧で動作する。
【００４３】
また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲには、高耐圧ＭＩＳＦＥＴＱＨが形成されている。このような高耐圧ＭＩＳＦＥＴＱＨが形成される領域としては、例えば、アナログ回路４の形成領域やＩ／Ｏ回路６が形成されている領域などが考えられる。高耐圧ＭＩＳＦＥＴＱＨは、例えば、５Ｖ程度の電源電圧で動作する。
【００４４】
図３に示すように、半導体チップＣＨＰ１は、半導体基板ＳＢを有し、半導体基板ＳＢの主面としての上面ＰＳには、素子を分離する素子分離領域ＳＴＩが形成されている。また、素子分離領域ＳＴＩによって分離された活性領域が、それぞれメモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲとなっている。すなわち、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲは、半導体基板ＳＢの上面ＰＳのそれぞれ一部の領域である。メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳ側には、ｐ型ウェルＰＷＭが形成されている。同様に、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳ側には、ｐ型ウェルＰＷＬが形成されており、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、半導体基板ＳＢの上面ＰＳ側には、ｐ型ウェルＰＷＨが形成されている。なお、「ｐ型」とは、主要な電荷担体が正孔である導電型を意味する。
【００４５】
また、本実施の形態１では、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲに形成されているＭＩＳＦＥＴとして、ｎチャネル型ＭＩＳＦＥＴを例示して説明するが、それぞれの領域にはｐチャネル型ＭＩＳＦＥＴが形成されていてもよい。
【００４６】
次に、図３に示すＭＯＮＯＳ型トランジスタＭＣについて説明する。ＭＯＮＯＳ型トランジスタＭＣは、ｐ型ウェルＰＷＭと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷと、ｎ-型半導体領域ＬＤＭと、ｎ+型半導体領域ＮＤＭと、を有する。すなわち、不揮発性メモリは、ゲート電極ＣＧおよびゲート絶縁膜ＧＩＭにより形成される。また、ゲート絶縁膜ＧＩＭは、例えば酸化シリコンからなる絶縁膜ＩＦ１と、例えば窒化シリコンからなる絶縁膜としての電荷蓄積膜ＥＣと、例えば酸化シリコンからなる絶縁膜ＩＦ２と、を含み、ＯＮＯ（Oxide-Nitride-Oxide）膜とも称される。なお、「ｎ-型」および「ｎ+型」とは、主要な電荷担体が電子であり、ｐ型とは反対の導電型を意味する。
【００４７】
半導体基板ＳＢの上面ＰＳ側に形成されたｐ型ウェルＰＷＭ上に、絶縁膜ＩＦ１が形成され、絶縁膜ＩＦ１上に、電荷蓄積膜ＥＣが形成されている。そして、電荷蓄積膜ＥＣ上に、絶縁膜ＩＦ２が形成され、絶縁膜ＩＦ２上に、導電膜からなるゲート電極ＣＧが形成されている。ゲート電極ＣＧは、例えばポリシリコン膜からなる。
【００４８】
ゲート電極ＣＧの両側面には、ＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷ下に位置する部分のｐ型ウェルＰＷＭの上層部には、ｎ-型半導体領域ＬＤＭが形成されており、平面視において、ｎ-型半導体領域ＬＤＭの外側に位置する部分のｐ型ウェルＰＷＭの上層部には、ｎ+型半導体領域ＮＤＭが形成されている。ｎ+型半導体領域ＮＤＭは、ｎ-型半導体領域ＬＤＭと接触しており、ｎ+型半導体領域ＮＤＭにおける不純物濃度は、ｎ-型半導体領域ＬＤＭにおける不純物濃度よりも高い。また、絶縁膜ＩＦ１の直下に位置する部分のｐ型ウェルＰＷＭの上層部には、チャネル領域が形成されている。ゲート電極ＣＧの上面、および、ｎ+型半導体領域ＮＤＭの上面には、低抵抗化を図るため、シリサイド膜ＣＳが形成されている。
【００４９】
絶縁膜ＩＦ１は、例えば酸化シリコンからなる。半導体基板ＳＢから絶縁膜ＩＦ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに蓄積した電子を半導体基板ＳＢへ放出したりしてデータの記憶や消去を行う場合には、絶縁膜ＩＦ１は、トンネル絶縁膜として機能する。
【００５０】
電荷蓄積膜ＥＣは、データ記憶に寄与する電荷を蓄積する電荷蓄積部として設けられた絶縁膜であり、例えば窒化シリコンからなる。したがって、ゲート絶縁膜ＧＩＭは、内部に電荷蓄積部としての電荷蓄積膜ＥＣを有する。
【００５１】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００５２】
そこで、上述したように電荷蓄積膜ＥＣとして、窒化シリコンからなる絶縁膜が使用されてきている。この場合、データ記憶に寄与する電荷は、電荷蓄積膜ＥＣ中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００５３】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコンからなる絶縁膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性向上を図ることができる。
【００５４】
絶縁膜ＩＦ２は、例えば酸化シリコンからなる。ゲート電極ＣＧから絶縁膜ＩＦ２を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに蓄積した電子をゲート電極ＣＧへ放出したりしてデータの記憶や消去を行う場合には、絶縁膜ＩＦ２は、トンネル絶縁膜として機能する。
【００５５】
サイドウォールスペーサＳＷは、ＭＯＮＯＳ型トランジスタＭＣの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＭＣのソース領域およびドレイン領域の各々は、ｎ-型半導体領域ＬＤＭおよびｎ+型半導体領域ＮＤＭより形成されている。このとき、ゲート電極ＣＧ下の部分のソース領域、および、ゲート電極ＣＧ下の部分のドレイン領域をｎ-型半導体領域ＬＤＭとすることで、ゲート電極ＣＧの端部下における電界集中を抑制することができる。
【００５６】
次に、低耐圧ＭＩＳＦＥＴＱＬについて説明する。低耐圧ＭＩＳＦＥＴＱＬは、ｐ型ウェルＰＷＬと、ゲート絶縁膜ＧＩＬと、ゲート電極ＧＥＬと、サイドウォールスペーサＳＷと、ｎ-型半導体領域ＬＤＬと、ｎ+型半導体領域ＮＤＬと、を有する。
【００５７】
半導体基板ＳＢの主面としての上面ＰＳ側に形成されたｐ型ウェルＰＷＬ上に、ゲート絶縁膜ＧＩＬが形成されており、ゲート絶縁膜ＧＩＬ上に、ゲート電極ＧＥＬが形成されている。ゲート絶縁膜ＧＩＬは、例えば酸化シリコンからなる。ゲート電極ＧＥＬは、例えばポリシリコン膜からなる。
【００５８】
ゲート電極ＧＥＬの両側面には、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷ下に位置する部分のｐ型ウェルＰＷＬの上層部には、ｎ-型半導体領域ＬＤＬが形成されており、平面視において、ｎ-型半導体領域ＬＤＬの外側に位置する部分のｐ型ウェルＰＷＬの上層部には、ｎ+型半導体領域ＮＤＬが形成されている。ｎ+型半導体領域ＮＤＬは、ｎ-型半導体領域ＬＤＬと接触しており、ｎ+型半導体領域ＮＤＬにおける不純物濃度は、ｎ-型半導体領域ＬＤＬにおける不純物濃度よりも高い。また、ゲート絶縁膜ＧＩＬの直下に位置する部分のｐ型ウェルＰＷＬの上層部には、チャネル領域が形成されている。ゲート電極ＧＥＬの上面、および、ｎ+型半導体領域ＮＤＬの上面には、低抵抗化を図るため、シリサイド膜ＣＳが形成されている。
【００５９】
続いて、高耐圧ＭＩＳＦＥＴＱＨについて説明する。高耐圧ＭＩＳＦＥＴＱＨは、ｐ型ウェルＰＷＨと、ゲート絶縁膜ＧＩＨと、ゲート電極ＧＥＨと、サイドウォールスペーサＳＷと、ｎ-型半導体領域ＬＤＨと、ｎ+型半導体領域ＮＤＨと、を有する。
【００６０】
半導体基板ＳＢの主面としての上面ＰＳ側に形成されたｐ型ウェルＰＷＨ上に、ゲート絶縁膜ＧＩＨが形成されており、ゲート絶縁膜ＧＩＨ上に、ゲート電極ＧＥＨが形成されている。ゲート絶縁膜ＧＩＨは、例えば酸化シリコンからなる。ゲート電極ＧＥＨは、例えばポリシリコン膜からなる。
【００６１】
ゲート電極ＧＥＨの両側面には、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷ下に位置する部分のｐ型ウェルＰＷＨの上層部には、ｎ-型半導体領域ＬＤＨが形成されており、平面視において、ｎ-型半導体領域ＬＤＨの外側に位置する部分のｐ型ウェルＰＷＨの上層部には、ｎ+型半導体領域ＮＤＨが形成されている。ｎ+型半導体領域ＮＤＨは、ｎ-型半導体領域ＬＤＨと接触しており、ｎ+型半導体領域ＮＤＨにおける不純物濃度は、ｎ-型半導体領域ＬＤＨにおける不純物濃度よりも高い。また、ゲート絶縁膜ＧＩＨの直下に位置する部分のｐ型ウェルＰＷＨの上層部には、チャネル領域が形成されている。ゲート電極ＧＥＨの上面、および、ｎ+型半導体領域ＮＤＨの上面には、低抵抗化を図るため、シリサイド膜ＣＳが形成されている。
【００６２】
高耐圧ＭＩＳＦＥＴＱＨは、低耐圧ＭＩＳＦＥＴＱＬに比べて高い電圧が印加される。そのため、高耐圧ＭＩＳＦＥＴＱＨのゲート絶縁膜ＧＩＨの厚さは、低耐圧ＭＩＳＦＥＴＱＬのゲート絶縁膜ＧＩＬの厚さよりも、厚い。これにより、高耐圧ＭＩＳＦＥＴＱＨのゲート絶縁膜ＧＩＨの絶縁耐性を向上させることができる。すなわち、高耐圧ＭＩＳＦＥＴＱＨの耐圧を高めることができる。
【００６３】
なお、図３では、ゲート電極ＧＥＨのゲート長と、ゲート電極ＧＥＬのゲート長との差異を図示していないが、ゲート電極ＧＥＨのゲート長は、ゲート電極ＧＥＬのゲート長に比べて長くなっていてもよい。低耐圧ＭＩＳＦＥＴＱＬにおいて、ゲート電極ＧＥＬのゲート長を短くすることにより、ソース領域とドレイン領域との間の抵抗を低減し、電流駆動力を向上させることができる。一方、高耐圧ＭＩＳＦＥＴＱＨにおいて、ゲート電極ＧＥＨのゲート長を長くすることにより、比較的高い電位が印加された場合でも、ソース領域とドレイン領域との間でパンチスルーが発生することを防止することができる。
【００６４】
なお、ＭＯＮＯＳ型トランジスタＭＣのゲート絶縁膜ＧＩＭの厚さは、低耐圧ＭＩＳＦＥＴＱＬのゲート絶縁膜ＧＩＬの厚さよりも、厚い。このような場合、ゲート絶縁膜ＧＩＬをゲート絶縁膜ＧＩＭよりも後の工程で形成する効果が顕著になる。
【００６５】
半導体基板ＳＢ上には、ＭＯＮＯＳ型トランジスタＭＣ、低耐圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨを覆うように、絶縁膜ＳＮＦが形成されている。絶縁膜ＳＮＦは、例えば窒化シリコンなどからなる。
【００６６】
絶縁膜ＳＮＦ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば、酸化シリコンからなる絶縁膜、または、窒化シリコンからなる絶縁膜と酸化シリコンからなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
【００６７】
層間絶縁膜ＩＬ１にはコンタクトホールＣＮＴが形成され、そのコンタクトホールＣＮＴ内に、導体膜からなるプラグＰＧが埋め込まれている。プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図３では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示す。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、例えばタングステン（Ｗ）膜とすることができる。
【００６８】
プラグＰＧは、ｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨの各々の上に形成されており、図示は省略するが、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨの各々の上にも形成されている。そして、プラグＰＧは、ｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨと、電気的に接続されており、図示は省略するが、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨの各々とも、電気的に接続されている。
【００６９】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成され、層間絶縁膜ＩＬ２に形成された配線溝には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線ＭＬ１が形成されている。また、第１層目の配線ＭＬ１上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線ＭＬ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【００７０】
本実施の形態１では、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は０であるか、または、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２、すなわち、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量ＯＤ２よりも、小さい。
【００７１】
ここで、オフセット量ＯＤ１とは、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧ側の端部ＥＰＭの位置が、平面視において、ゲート電極ＣＧの両側面ＳＳＭのうち、そのｎ-型半導体領域ＬＤＭ側の側面ＳＳＭから外側に離れた距離である。また、オフセット量ＯＤ２とは、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬ側の端部ＥＰＬの位置が、平面視において、ゲート電極ＧＥＬのゲート長方向において、ゲート電極ＧＥＬの両側面ＳＳＬのうち、そのｎ-型半導体領域ＬＤＬ側の側面ＳＳＬから外側に離れた距離である。さらに、オフセット量ＯＤ２とは、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨ側の端部ＥＰＨの位置が、平面視において、ゲート電極ＧＥＨのゲート長方向において、ゲート電極ＧＥＨの両側面ＳＳＨのうち、そのｎ-型半導体領域ＬＤＨ側の側面ＳＳＨから外側に離れた距離である。
【００７２】
これにより、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１を、小さくすることができる。そのため、ｎ-型半導体領域ＬＤＭが活性化アニールの際に拡散した場合でも、ｎ-型半導体領域ＬＤＭとゲート電極ＣＧとが平面視において重なる部分の、ゲート電極ＣＧのゲート長方向における長さが増加し、ゲート電極ＣＧによる電界がチャネル領域により伝わりやすくなる。したがって、ＭＯＮＯＳ型トランジスタＭＣにおいて、ゲート長が減少しても、書込時の閾値電圧Ｖｔｈ１と消去時の閾値電圧Ｖｔｈ２との電圧差が、減少しにくくなる。
【００７３】
なお、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２と、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量ＯＤ２とは、互いに等しくてもよく、互いに異なってもよい。
【００７４】
＜不揮発性メモリの動作＞
本実施の形態１における半導体装置は上記のように構成されており、以下に、この半導体装置に含まれるメモリセル（不揮発性メモリセル）の動作について説明する。
【００７５】
図４は、不揮発性メモリのメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図４において、セルトランジスタＣＴ１〜ＣＴ８のそれぞれは、図３に示すＭＯＮＯＳ型トランジスタＭＣから構成されるメモリセルに対応している。セルトランジスタＣＴ１〜ＣＴ４の各々のゲート電極は、ワード線ＷＬ１に接続され、セルトランジスタＣＴ５〜ＣＴ８の各々のゲート電極は、ワード線ＷＬ２に接続されている。
【００７６】
セルトランジスタＣＴ１およびＣＴ５の各々のソース領域は、ソース線ＳＬ１に接続され、セルトランジスタＣＴ２およびＣＴ６の各々のソース領域は、ソース線ＳＬ２に接続されている。また、セルトランジスタＣＴ３およびＣＴ７の各々のソース領域は、ソース線ＳＬ３に接続され、セルトランジスタＣＴ４およびＣＴ８の各々のソース領域は、ソース線ＳＬ４に接続されている。
【００７７】
セルトランジスタＣＴ１およびＣＴ５の各々のドレイン領域は、データ線ＤＬ１に接続され、セルトランジスタＣＴ２およびＣＴ６の各々のドレイン領域は、データ線ＤＬ２に接続されている。また、セルトランジスタＣＴ３およびＣＴ７の各々のドレイン領域は、データ線ＤＬ３に接続され、セルトランジスタＣＴ４およびＣＴ８の各々のドレイン領域は、データ線ＤＬ４に接続されている。
【００７８】
セルトランジスタＣＴ１、ＣＴ２、ＣＴ５およびＣＴ６の各々のバックゲートは、ウェルＷＥ１に接続され、セルトランジスタＣＴ３、ＣＴ４、ＣＴ７およびＣＴ８の各々のバックゲートは、ウェルＷＥ２に接続されている。
【００７９】
図４では、説明を簡単にするため、メモリセルが２行４列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図４において、例えばセルトランジスタＣＴ１およびＣＴ２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行われる。
【００８０】
次に、図４を用いて、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【００８１】
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１およびＣＴ２に蓄積されたデータを消去する場合を考える。選択されたウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１およびＳＬ２の電位を１．５Ｖ、データ線ＤＬ１およびＤＬ２をフローティング（図４ではＦと表記）にする。すると、セルトランジスタＣＴ１およびＣＴ２の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。
【００８２】
このとき、消去を行わない他のメモリセル（非選択メモリセル）としてのセルトランジスタＣＴ３〜ＣＴ８については、選択しないウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３およびＳＬ４の電位を１．５Ｖ、データ線ＤＬ３およびＤＬ４の電位をフローティングにする。これにより、セルトランジスタＣＴ３〜ＣＴ８の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
【００８３】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。選択されたウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにする。すると、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入され、データの書き込みが行われる。
【００８４】
このとき、書き込みを行わない他のセルトランジスタ（非選択メモリセル）ＣＴ２〜ＣＴ８については、選択しないウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜ＳＬ４の電位を１．５Ｖ、データ線ＤＬ２〜ＤＬ４の電位をフローティングにする。これにより、セルトランジスタＣＴ２〜ＣＴ８の電荷蓄積膜に電荷が注入されないようにする。
【００８５】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１にデータ“１”が書き込まれトランジスタの閾値電圧が高くなっており、セルトランジスタＣＴ２がデータ“０”となってトランジスタの閾値電圧が低くなっているとする。セルトランジスタＣＴ１およびＣＴ２のデータを読み出す場合、選択されたウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１およびＳＬ２の電位を０Ｖ、データ線ＤＬ１およびＤＬ２の電位を１．０Ｖにする。これにより、セルトランジスタＣＴ１およびＣＴ２のデータを読み出す。この場合、セルトランジスタＣＴ１の閾値電圧は高く、セルトランジスタＣＴ２の閾値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。
【００８６】
また、読み出しを行わない他のセルトランジスタＣＴ３〜ＣＴ８については、選択しないウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３およびＳＬ４の電位を０Ｖ、データ線ＤＬ３およびＤＬ４の電位を０Ｖにして、セルトランジスタＣＴ３〜ＣＴ８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
【００８７】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
【００８８】
図５および図６は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図７〜図３９は、実施の形態１の半導体装置の製造工程中の要部断面図である。図７〜図３９には、メモリ形成領域ＭＲおよび主回路形成領域ＡＲの要部断面図が示されている。
【００８９】
本実施の形態１においては、メモリ形成領域ＭＲにｎチャネル型のＭＯＮＯＳ型トランジスタＭＣを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＯＮＯＳ型トランジスタＭＣを形成することもできる（以下の実施の形態においても同様）。
【００９０】
同様に、本実施の形態１においては、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲに、ｎチャネル型の低耐圧ＭＩＳＦＥＴＱＬを形成する場合について説明する。しかし、低耐圧ＭＩＳＦＥＴ形成領域ＬＲに、導電型を逆にしてｐチャネル型の低耐圧ＭＩＳＦＥＴＱＬを形成することもでき、また、ＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる（以下の実施の形態においても同様）。
【００９１】
さらに同様に、本実施の形態１においては、主回路形成領域ＡＲの高耐圧ＭＩＳＦＥＴ形成領域ＨＲに、ｎチャネル型の高耐圧ＭＩＳＦＥＴＱＨを形成する場合について説明する。しかし、高耐圧ＭＩＳＦＥＴ形成領域ＨＲに、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱＨを形成することもでき、また、ＣＭＩＳＦＥＴなどを形成することもできる（以下の実施の形態においても同様）。
【００９２】
まず、図７に示すように、半導体基板ＳＢを用意、すなわち準備する（図５のステップＳ１）。このステップＳ１では、例えばボロン（ホウ素）などのｐ型の不純物を導入した、例えば１〜１０Ωｃｍ程度の比抵抗を有するシリコン単結晶よりなる半導体基板ＳＢを、用意する。このとき、半導体基板ＳＢは、略円盤形状をした半導体ウェハの状態になっている。
【００９３】
次に、図７に示すように、素子分離領域ＳＴＩを形成する（図５のステップＳ２）。このステップＳ２では、例えば、ＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域ＳＴＩを形成する。
【００９４】
このＳＴＩ法では、まず、半導体基板ＳＢにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板ＳＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、その後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、半導体基板ＳＢ上に形成された不要な絶縁膜を除去する。これにより、素子分離溝内にだけ絶縁膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００９５】
このようにして、素子分離領域ＳＴＩを形成することにより、素子分離領域ＳＴＩによって、メモリ形成領域ＭＲと主回路形成領域ＡＲとが区画され、主回路形成領域ＡＲは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＲとに区画される。
【００９６】
次に、図８に示すように、犠牲酸化膜ＳＯ１、ＳＯ２およびＳＯ３を形成する（図５のステップＳ３）。このステップＳ３では、メモリ形成領域ＭＲおよび主回路形成領域ＡＲで、半導体基板ＳＢの主面としての上面ＰＳに、犠牲酸化膜ＳＯ１、ＳＯ２およびＳＯ３を、例えば熱酸化法などにより形成する。
【００９７】
このとき、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳに犠牲酸化膜ＳＯ１が形成される。また、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳに犠牲酸化膜ＳＯ２が形成され、主回路形成領域ＡＲの高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、半導体基板ＳＢの上面ＰＳに犠牲酸化膜ＳＯ３が形成される。犠牲酸化膜ＳＯ１、ＳＯ２およびＳＯ３の各々は、例えば酸化シリコンからなる。
【００９８】
犠牲酸化膜ＳＯ１を形成することにより、後述するステップＳ４において、ｐ型ウェルＰＷＭを形成する際に、ｐ型ウェルＰＷＭの上面に損傷が加えられることを防止することができる。また、犠牲酸化膜ＳＯ２を形成することにより、後述するステップＳ７において、ｐ型ウェルＰＷＬおよびＰＷＨを形成する際に、ｐ型ウェルＰＷＬおよびＰＷＨの上面に損傷が加えられることを防止することができる。
【００９９】
次に、図９および図１０に示すように、ｐ型ウェルＰＷＭを形成する（図５のステップＳ４）。
【０１００】
このステップＳ４では、まず、図９に示すように、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ１を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１をパターニングする。レジスト膜ＰＲ１は、主回路形成領域ＡＲを覆い、かつ、メモリ形成領域ＭＲを露出するように、パターニングされる。
【０１０１】
このステップＳ４では、次に、図１０に示すように、パターニングされたレジスト膜ＰＲ１をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに導入する。このとき、メモリ形成領域ＭＲで、半導体基板ＳＢに、ｐ型の不純物イオンを注入することになる。
【０１０２】
これにより、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳ側に、ｐ型ウェルＰＷＭを形成する。このとき、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳに犠牲酸化膜ＳＯ１が形成されているため、イオン注入法によりｐ型ウェルＰＷＭを形成する際に、ｐ型ウェルＰＷＭの上面に損傷が加えられることを防止することができる。
【０１０３】
このステップＳ４では、次に、図１０に示すように、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳに形成されている犠牲酸化膜ＳＯ１を、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、除去する。
【０１０４】
次に、図１１に示すように、絶縁膜ＩＦＧおよびＩＦ３を形成する（図４のステップＳ５）。
【０１０５】
このステップＳ５では、まず、図１１に示すように、レジスト膜ＰＲ１を除去した後、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳに絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１上に電荷蓄積膜ＥＣを形成し、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ１と、電荷蓄積膜ＥＣと、絶縁膜ＩＦ２と、により絶縁膜ＩＦＧが形成される。絶縁膜ＩＦＧは、内部に電荷蓄積部としての電荷蓄積膜ＥＣを有する絶縁膜である。
【０１０６】
このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、犠牲酸化膜ＳＯ２上に電荷蓄積膜ＥＣが形成され、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、犠牲酸化膜ＳＯ３上に電荷蓄積膜ＥＣが形成され、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２が形成される。
【０１０７】
絶縁膜ＩＦ１は、例えば酸化シリコンからなる。好適には、絶縁膜ＩＦ１を、ＩＳＳＧ（In Situ Steam Generation）酸化法により形成することができる。ＩＳＳＧ酸化法は、減圧した熱処理チャンバ内に水素と酸素を直接導入し、例えば８００〜１１００℃の温度に加熱したシリコンなどからなる半導体基板の表面でラジカル酸化反応をさせることにより、半導体基板の表面に例えば酸化シリコンからなる酸化膜を形成する方法である。ＩＳＳＧ酸化法における酸化力は、ラジカル酸化反応を用いるため、例えば熱酸化法などにおける酸化力に比べて高い。したがって、ＩＳＳＧ酸化法を用いることにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＩＦ１を形成することができる。絶縁膜ＩＦ１の厚さは、例えば２ｎｍ程度である。
【０１０８】
電荷蓄積膜ＥＣは、例えば窒化シリコンからなる。例えば、電荷蓄積膜ＥＣを、ＣＶＤ（Chemical Vapor Deposition）法により形成することができる。電荷蓄積膜ＥＣの厚さは、例えば８ｎｍ程度である。
【０１０９】
絶縁膜ＩＦ２は、例えば酸化シリコンからなる。好適には、絶縁膜ＩＦ２を、例えば、ＨＴＯ（High Temperature Oxide）法により形成することができ、これにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＩＦ２を形成することができる。絶縁膜ＩＦ２の厚さは、例えば３ｎｍ程度である。
【０１１０】
以上のようにして、半導体基板ＳＢの上面ＰＳに、緻密で絶縁耐性に優れた良質な膜質の積層絶縁膜としての絶縁膜ＩＦＧを形成することができる。絶縁膜ＩＦＧは、ＯＮＯ（Oxide Nitride Oxide）膜とも称される。また、半導体基板ＳＢの上面ＰＳに犠牲酸化膜ＳＯ１が形成されている状態で、ｐ型ウェルＰＷＭを形成し、犠牲酸化膜ＳＯ１を除去した後、絶縁膜ＩＦＧを形成するため、絶縁膜ＩＦＧのうち絶縁膜ＩＦ１とｐ型ウェルＰＷＭとの界面状態を良好にすることができる。
【０１１１】
このステップＳ５では、次に、図１１に示すように、絶縁膜ＩＦ３を形成することができる。すなわち、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、絶縁膜ＩＦ２上に、すなわち絶縁膜ＩＦＧ上に、絶縁膜ＩＦ３が形成される。絶縁膜ＩＦ３は、例えば窒化シリコンからなる。好適には、絶縁膜ＩＦ３を、ＣＶＤ法により形成することができる。絶縁膜ＩＦ３の厚さは、例えば４ｎｍ程度以上である。なお、絶縁膜ＩＦ３を形成しないようにすることもできる。
【０１１２】
次に、図１２〜図１４に示すように、絶縁膜ＩＦＧおよびＩＦ３をパターニングする（図５のステップＳ６）。
【０１１３】
このステップＳ６では、まず、図１２に示すように、絶縁膜ＩＦ３上にレジスト膜ＰＲ２を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ２をパターニングする。レジスト膜ＰＲ２は、メモリ形成領域ＭＲで、絶縁膜ＩＦ３がレジスト膜ＰＲ２により覆われ、かつ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、絶縁膜ＩＦ３がレジスト膜ＰＲ２から露出するように、パターニングされる。
【０１１４】
このステップＳ６では、次に、図１３に示すように、パターニングされたレジスト膜ＰＲ２をマスクとしたエッチング技術により、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲに形成された部分の、絶縁膜ＩＦ３、絶縁膜ＩＦ２および電荷蓄積膜ＥＣを除去する。すなわち、絶縁膜ＩＦＧおよびＩＦ３をパターニングする。
【０１１５】
このステップＳ６では、次に、図１４に示すように、パターニングされたレジスト膜ＰＲ２を、例えばアッシングにより除去する。
【０１１６】
次に、図１５および図１６に示すように、ｐ型ウェルＰＷＬおよびＰＷＨを形成する（図５のステップＳ７）。なお、形成に必要なレジスト膜やその除去ステップは省略している。
【０１１７】
このステップＳ７では、まず、図１５に示すように、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、半導体基板ＳＢに、ｐ型の不純物イオンを注入することになる。
【０１１８】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳ側に、ｐ型ウェルＰＷＬが形成され、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、半導体基板ＳＢの上面ＰＳ側に、ｐ型ウェルＰＷＨが形成される。
【０１１９】
低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳに犠牲酸化膜ＳＯ２が形成されているため、イオン注入法によりｐ型ウェルＰＷＬを形成する際に、ｐ型ウェルＰＷＬの上面に損傷が加えられることを防止することができる。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、半導体基板ＳＢの上面ＰＳに犠牲酸化膜ＳＯ３が形成されているため、イオン注入法によりｐ型ウェルＰＷＨを形成する際に、ｐ型ウェルＰＷＨの上面に損傷が加えられることを防止することができる。
【０１２０】
このステップＳ７では、次に、図１６に示すように、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで半導体基板ＳＢの上面ＰＳに形成されている犠牲酸化膜ＳＯ２を、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、除去する。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで半導体基板ＳＢの上面ＰＳに形成されている犠牲酸化膜ＳＯ３を、例えばフッ酸を用いたウェットエッチングにより、除去する。
【０１２１】
図１６に示すように、例えば窒化シリコンからなる絶縁膜ＩＦ３が絶縁膜ＩＦ２上に形成されている場合には、絶縁膜ＩＦ３は、例えばフッ酸を用いたウェットエッチングにより除去されない。そのため、メモリ形成領域ＭＲに残された部分の絶縁膜ＩＦ２、電荷蓄積膜ＥＣおよび絶縁膜ＩＦ１からなる絶縁膜ＩＦＧを、フッ酸から保護することができる。
【０１２２】
次に、図１７に示すように、絶縁膜ＩＦ４およびＩＦ５を形成する（図５のステップＳ８）。
【０１２３】
このステップＳ８では、図１７に示すように、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳに、ゲート絶縁膜用の絶縁膜ＩＦ４を形成し、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、半導体基板ＳＢの上面ＰＳに、ゲート絶縁膜用の絶縁膜ＩＦ５を形成する。低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、絶縁膜ＩＦ４は、ｐ型ウェルＰＷＬ上に形成され、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、絶縁膜ＩＦ５は、ｐ型ウェルＰＷＨ上に形成される。
【０１２４】
半導体基板ＳＢの上面ＰＳに犠牲酸化膜ＳＯ２が形成されている状態で、ｐ型ウェルＰＷＬを形成し、犠牲酸化膜ＳＯ２を除去した後、絶縁膜ＩＦ４を形成するため、絶縁膜ＩＦ４とｐ型ウェルＰＷＬとの界面状態を良好にすることができる。また、半導体基板ＳＢの上面ＰＳに犠牲酸化膜ＳＯ３が形成されている状態で、ｐ型ウェルＰＷＨを形成し、犠牲酸化膜ＳＯ３を除去した後、絶縁膜ＩＦ５を形成するため、絶縁膜ＩＦ５とｐ型ウェルＰＷＨとの界面状態を良好にすることができる。
【０１２５】
絶縁膜ＩＦ４およびＩＦ５の各々として、例えば、酸化シリコンもしくは酸窒化シリコンからなる絶縁膜、または、Ｈｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができる。また、絶縁膜ＩＦ４およびＩＦ５を、熱酸化法、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法またはＣＶＤ法などを用いて形成することができる。
【０１２６】
なお、ステップＳ８では、酸化シリコンからなる絶縁膜ＩＦ４およびＩＦ５を、ＩＳＳＧ酸化法を用いて形成することができる。ＩＳＳＧ酸化法を用いて絶縁膜ＩＦ４およびＩＦ５を形成する場合を、図１８および図１９に示す。
【０１２７】
ステップＳ８で、ＩＳＳＧ酸化法を用いて絶縁膜ＩＦ４およびＩＦ５を形成する場合、前述したように、ＩＳＳＧ酸化法における酸化力は、例えば熱酸化法など他の酸化法における酸化力よりも高い。したがって、絶縁膜ＩＦ５をＩＳＳＧ酸化法により形成し、絶縁膜ＩＦ７（図２４参照）をＩＳＳＧ酸化法以外の酸化法により形成することにより、絶縁膜ＩＦ５の厚さを、絶縁膜ＩＦ７の厚さよりも、容易に厚くすることができる。
【０１２８】
一方、ステップＳ８で、ＩＳＳＧ酸化法を用いて絶縁膜ＩＦ４およびＩＦ５を形成する場合、図１８に示すように、例えば窒化シリコンからなる絶縁膜ＩＦ３の表面が酸化され、絶縁膜ＩＦ３上に、例えば酸化シリコン膜などの、酸素およびシリコンを含有する絶縁膜ＩＦ６が形成される。
【０１２９】
このようにＩＳＳＧ酸化法を用いて絶縁膜ＩＦ４およびＩＦ５を形成した場合、ステップＳ８では、次に、図１９に示すように、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ３を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ３をパターニングする。レジスト膜ＰＲ３は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、絶縁膜ＩＦ４がレジスト膜ＰＲ３により覆われ、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、絶縁膜ＩＦ５がレジスト膜ＰＲ３により覆われ、かつ、メモリ形成領域ＭＲで、絶縁膜ＩＦ６がレジスト膜ＰＲ３から露出するように、パターニングされる。そして、レジスト膜ＰＲ３がパターニングされた後、メモリ形成領域ＭＲで、例えば酸化シリコン膜からなる絶縁膜ＩＦ６を、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、除去する。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、絶縁膜ＩＦ４が残され、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、絶縁膜ＩＦ５が残される。
【０１３０】
その後、パターニングされたレジスト膜ＰＲ３を、例えばアッシングにより除去することにより、図１７に示した構造が得られる。
【０１３１】
次に、図２０〜図２３に示すように、絶縁膜ＩＦ４を除去する（図５のステップＳ９）。
【０１３２】
このステップＳ９では、まず、図２０に示すように、メモリ形成領域ＭＲで、例えば窒化シリコンからなる絶縁膜ＩＦ３を、例えば熱リン酸を用いたウェットエッチングにより、除去する。これにより、メモリ形成領域ＭＲで、例えば酸化シリコンからなる絶縁膜ＩＦ２が露出する。また、このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、例えば酸化シリコンからなる絶縁膜ＩＦ４が除去されずに残され、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、例えば酸化シリコンからなる絶縁膜ＩＦ５が除去されずに残される。
【０１３３】
このステップＳ９では、次に、図２１に示すように、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ４を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ４をパターニングする。レジスト膜ＰＲ４は、メモリ形成領域ＭＲで、絶縁膜ＩＦＧがレジスト膜ＰＲ４により覆われ、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、絶縁膜ＩＦ５がレジスト膜ＰＲ４により覆われ、かつ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、絶縁膜ＩＦ４がレジスト膜ＰＲ４から露出するように、パターニングされる。
【０１３４】
このステップＳ９では、次に、図２２に示すように、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、例えば酸化シリコンからなる絶縁膜ＩＦ４を、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、除去する。このとき、メモリ形成領域ＭＲでは、絶縁膜ＩＦ２が残され、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、絶縁膜ＩＦ５が残される。その後、図２３に示すように、パターニングされたレジスト膜ＰＲ４を、例えばアッシングにより除去する。
【０１３５】
次に、図２４に示すように、絶縁膜ＩＦ７を形成する（図５のステップＳ１０）。このステップＳ１０では、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳに、ゲート絶縁膜用の絶縁膜ＩＦ７を形成する。低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、絶縁膜ＩＦ７は、ｐ型ウェルＰＷＬ上に形成される。
【０１３６】
絶縁膜ＩＦ４とｐ型ウェルＰＷＬとの界面状態が良好なまま、絶縁膜ＩＦ４を除去した後、絶縁膜ＩＦ７を形成するため、絶縁膜ＩＦ７とｐ型ウェルＰＷＬとの界面状態を良好にすることができる。
【０１３７】
絶縁膜ＩＦ７として、例えば、酸化シリコン、窒化シリコンもしくは酸窒化シリコンからなる絶縁膜、または、Ｈｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができる。また、絶縁膜ＩＦ７を、熱酸化法、ＩＳＳＧ酸化法、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。
【０１３８】
絶縁膜ＩＦ７の厚さは、絶縁膜ＩＦ５の厚さよりも薄い。すなわち、絶縁膜ＩＦ５の厚さは、絶縁膜ＩＦ７の厚さよりも厚い。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲに形成される低耐圧ＭＩＳＦＥＴＱＬ（図３９参照）の駆動電圧を、高耐圧ＭＩＳＦＥＴ形成領域ＨＲに形成される高耐圧ＭＩＳＦＥＴＱＨ（図３９参照）の駆動電圧よりも低くすることができる。なお、絶縁膜ＩＦ７の厚さは、絶縁膜ＩＦＧの厚さよりも薄い。
【０１３９】
ステップＳ１０までの工程を行うことにより、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳに、絶縁膜ＩＦＧを形成し、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳに、絶縁膜ＩＦ７を形成し、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、半導体基板ＳＢの上面ＰＳに、絶縁膜ＩＦ５を形成することになる。
【０１４０】
次に、図２５に示すように、導電膜ＣＦ１を形成する（図６のステップＳ１１）。このステップＳ１１では、メモリ形成領域ＭＲ、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、絶縁膜ＩＦＧ、ＩＦ７およびＩＦ５上に、ゲート電極用の導電膜ＣＦ１を形成する。
【０１４１】
好適には、導電膜ＣＦ１は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜ＣＦ１を、ＣＶＤ法などを用いて形成することができる。導電膜ＣＦ１の厚さを、絶縁膜ＩＦＧ、ＩＦ７およびＩＦ５を覆うように十分な程度の厚さとすることができる。また、導電膜ＣＦ１の成膜時は導電膜ＣＦ１をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１４２】
導電膜ＣＦ１として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜ＣＦ１の成膜時または成膜後に導入することができる。導電膜ＣＦ１の成膜時に不純物を導入する場合には、導電膜ＣＦ１の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜ＣＦ１を成膜することができる。なお、「ｎ型」とは、主要な電荷担体が電子であり、ｐ型とは反対の導電型を意味する。
【０１４３】
一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜ＣＦ１を形成することができる。
【０１４４】
次に、図２６および図２７に示すように、メモリ形成領域ＭＲで、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングする（図６のステップＳ１２）。
【０１４５】
このステップＳ１２では、まず、図２６に示すように、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ５を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ５をパターニングする。レジスト膜ＰＲ５は、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域に配置された部分の導電膜ＣＦ１が、レジスト膜ＰＲ５により覆われ、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域以外の領域に配置された部分の導電膜ＣＦ１が、レジスト膜ＰＲ５から露出するように、パターニングされる。また、レジスト膜ＰＲ５は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、導電膜ＣＦ１がレジスト膜ＰＲ５により覆われるように、パターニングされる。
【０１４６】
このステップＳ１２では、次に、図２７に示すように、パターニングされたレジスト膜ＰＲ５をマスクとして用いて、導電膜ＣＦ１および絶縁膜ＩＦＧを、例えばドライエッチングなどによりエッチングしてパターニングする。
【０１４７】
これにより、メモリ形成領域ＭＲで、導電膜ＣＦ１からなるゲート電極ＣＧが形成され、ゲート電極ＣＧと半導体基板ＳＢのｐ型ウェルＰＷＭとの間の部分の絶縁膜ＩＦＧからなるゲート絶縁膜ＧＩＭが形成される。すなわち、ゲート電極ＣＧは、メモリ形成領域ＭＲで、半導体基板ＳＢのｐ型ウェルＰＷＭ上に、ゲート絶縁膜ＧＩＭを介して形成される。一方、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、導電膜ＣＦ１および絶縁膜ＩＦ７が残され、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、導電膜ＣＦ１および絶縁膜ＩＦ５が残される。
【０１４８】
次に、図２８および図２９に示すように、ｎ-型半導体領域ＬＤＭを形成する（図５のステップＳ１３）。
【０１４９】
このステップＳ１３では、まず、図２８に示すように、メモリ形成領域ＭＲで、ゲート電極ＣＧおよびゲート電極ＣＧ上に残された部分のレジスト膜ＰＲ５をマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。このとき、メモリ形成領域ＭＲでは、ゲート電極ＣＧをマスクとして、半導体基板ＳＢに、ｎ型の不純物イオンを注入することになる。
【０１５０】
これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ-型半導体領域ＬＤＭがそれぞれ形成される。ｎ-型半導体領域ＬＤＭは、ゲート電極ＣＧの両側面ＳＳＭにそれぞれ整合して形成される。すなわち、平面視において、ゲート電極ＣＧと隣り合う部分のｐ型ウェルＰＷＭの上層部に、ｎ-型半導体領域ＬＤＭが形成される。
【０１５１】
図２８に示すように、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量を、オフセット量ＯＤ１とする。オフセット量ＯＤ１を、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧ側の端部ＥＰＭの位置が、ゲート電極ＣＧのゲート長方向において、ゲート電極ＣＧの両側面ＳＳＭのうち、そのｎ-型半導体領域ＬＤＭ側の側面ＳＳＭから外側に離れた距離と、定義する。このとき、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は、０であるか、または、略０に等しい。
【０１５２】
本実施の形態１では、ステップＳ１３にてイオン注入する際に、ステップＳ１２で形成されたレジスト膜ＰＲ５からなるレジストパターンをそのままマスクとして用いる。そのため、メモリ形成領域ＭＲで、ｎ-型半導体領域ＬＤＭを形成するための専用のマスクを用意する必要がない。
【０１５３】
このステップＳ１３では、次に、図２９に示すように、パターニングされたレジスト膜ＰＲ５を、例えばアッシングにより除去する。
【０１５４】
次に、図３０〜図３２に示すように、主回路形成領域ＡＲで、導電膜ＣＦ１ならびに絶縁膜ＩＦ７およびＩＦ５をパターニングする（図６のステップＳ１４）。
【０１５５】
このステップＳ１４では、まず、図３０に示すように、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ６を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ６をパターニングする。レジスト膜ＰＲ６は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲのうち、ゲート電極ＧＥＬを形成する領域に配置された部分の導電膜ＣＦ１が、レジスト膜ＰＲ６により覆われるように、パターニングされる。また、レジスト膜ＰＲ６は、高耐圧ＭＩＳＦＥＴ形成領域ＨＲのうち、ゲート電極ＧＥＨを形成する領域に配置された部分の導電膜ＣＦ１が、レジスト膜ＰＲ６により覆われるように、パターニングされる。さらに、レジスト膜ＰＲ６は、メモリ形成領域ＭＲで、ゲート電極ＣＧおよびゲート絶縁膜ＧＩＭがレジスト膜ＰＲ６により覆われるように、パターニングされる。
【０１５６】
このステップＳ１４では、次に、図３１に示すように、パターニングされたレジスト膜ＰＲ６をマスクとして用いて、導電膜ＣＦ１ならびに絶縁膜ＩＦ７およびＩＦ５を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０１５７】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１からなるゲート電極ＧＥＬが形成され、ゲート電極ＧＥＬと半導体基板ＳＢのｐ型ウェルＰＷＬとの間の部分の絶縁膜ＩＦ７からなるゲート絶縁膜ＧＩＬが形成される。すなわち、ゲート電極ＧＥＬは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢのｐ型ウェルＰＷＬ上に、ゲート絶縁膜ＧＩＬを介して形成される。
【０１５８】
また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、導電膜ＣＦ１からなるゲート電極ＧＥＨが形成され、ゲート電極ＧＥＨと半導体基板ＳＢのｐ型ウェルＰＷＨとの間の部分の絶縁膜ＩＦ５からなるゲート絶縁膜ＧＩＨが形成される。すなわち、ゲート電極ＧＥＨは、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、半導体基板ＳＢのｐ型ウェルＰＷＨ上に、ゲート絶縁膜ＧＩＨを介して形成される。
【０１５９】
このステップＳ１４では、次に、図３２に示すように、パターニングされたレジスト膜ＰＲ６を、例えばアッシングにより除去する。
【０１６０】
次に、図３３および図３４に示すように、オフセットスペーサＯＦ２を形成する（図６のステップＳ１５）。
【０１６１】
このステップＳ１５では、まず、図３３に示すように、半導体基板ＳＢの上面ＰＳ全面に、オフセットスペーサ用の絶縁膜ＩＦ８を、例えばＣＶＤ法により形成する。絶縁膜ＩＦ８は、例えば、酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜、または、それらの積層膜などからなる。なお、絶縁膜ＩＦ８を、熱酸化法により形成することもできる。
【０１６２】
このとき、メモリ形成領域ＭＲでは、絶縁膜ＩＦ８は、ｎ-型半導体領域ＬＤＭの上面、ゲート絶縁膜ＧＩＭの側面、ならびに、ゲート電極ＣＧの側面および上面に、形成される。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、絶縁膜ＩＦ８は、ゲート絶縁膜ＧＩＬの側面、ならびに、ゲート電極ＧＥＬの側面および上面に、形成される。さらに、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、絶縁膜ＩＦ８は、ゲート絶縁膜ＧＩＨの側面、ならびに、ゲート電極ＧＥＨの側面および上面に、形成される。
【０１６３】
このステップＳ１５では、次に、図３４に示すように、絶縁膜ＩＦ８を、例えば異方性エッチングによりエッチバックする。このようにして、メモリ形成領域ＭＲで、ゲート電極ＣＧの両側面ＳＳＭに選択的に絶縁膜ＩＦ８を残すことにより、ゲート電極ＣＧの両側面ＳＳＭの各々に、絶縁膜ＩＦ８からなる側壁部としてのオフセットスペーサＯＦ２をそれぞれ形成する。そして、ゲート電極ＣＧおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｍを形成する。なお、各オフセットスペーサＯＦ２は、ゲート絶縁膜ＧＩＭの各側面にも形成される。
【０１６４】
また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥＬの両側面ＳＳＬに選択的に絶縁膜ＩＦ８を残すことにより、ゲート電極ＧＥＬの両側面ＳＳＬの各々に、絶縁膜ＩＦ８からなるオフセットスペーサＯＦ２をそれぞれ形成する。そして、ゲート電極ＧＥＬおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｌを形成する。なお、各オフセットスペーサＯＦ２は、ゲート絶縁膜ＧＩＬの各側面にも形成される。
【０１６５】
さらに、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、ゲート電極ＧＥＨの両側面ＳＳＨに選択的に絶縁膜ＩＦ８を残すことにより、ゲート電極ＧＥＨの両側面ＳＳＨの各々に、絶縁膜ＩＦ８からなるオフセットスペーサＯＦ２をそれぞれ形成する。そして、ゲート電極ＧＥＨおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｈを形成する。なお、各オフセットスペーサＯＦ２は、ゲート絶縁膜ＧＩＨの各側面にも形成される。
【０１６６】
図３４に示すように、オフセットスペーサＯＦ２の厚さを厚さＴＨ２とする。オフセットスペーサＯＦ２の厚さＴＨ２は、絶縁膜ＩＦ８の厚さと等しい。低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、厚さＴＨ２は、ゲート電極ＧＥＬのゲート長方向、すなわちゲート電極ＧＥＬの側面ＳＳＬに垂直な方向におけるオフセットスペーサＯＦ２の厚さである。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、厚さＴＨ２は、ゲート電極ＧＥＨのゲート長方向、すなわちゲート電極ＧＥＨの側面ＳＳＨに垂直な方向におけるオフセットスペーサＯＦ２の厚さである。
【０１６７】
次に、図３５に示すように、ｎ-型半導体領域ＬＤＬおよびＬＤＨを形成する（図５のステップＳ１６）。このステップＳ１６では、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、マスク体Ｍ２Ｌをマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、マスク体Ｍ２Ｈをマスクとして用いて、例えばヒ素またはリンなどのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。
【０１６８】
このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、ゲート電極ＧＥＬおよびオフセットスペーサＯＦ２をマスクとして、半導体基板ＳＢに、ｎ型の不純物イオンを注入することになる。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、ゲート電極ＧＥＨおよびオフセットスペーサＯＦ２をマスクとして、半導体基板ＳＢに、ｎ型の不純物イオンを注入することになる。
【０１６９】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、平面視において、マスク体Ｍ２Ｌを挟んで両側に位置する部分のｐ型ウェルＰＷＬの上層部に、ｎ-型半導体領域ＬＤＬがそれぞれ形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、平面視において、マスク体Ｍ２Ｈを挟んで両側に位置する部分のｐ型ウェルＰＷＨの上層部に、ｎ-型半導体領域ＬＤＨがそれぞれ形成される。ｎ-型半導体領域ＬＤＬは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、マスク体Ｍ２Ｌの両側面にそれぞれ整合して形成され、ｎ-型半導体領域ＬＤＨは、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、マスク体Ｍ２Ｈの両側面にそれぞれ整合して形成される。
【０１７０】
すなわち、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、平面視において、オフセットスペーサＯＦ２を介してゲート電極ＧＥＬと隣り合う部分のｐ型ウェルＰＷＬの上層部に、ｎ-型半導体領域ＬＤＬが形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、平面視において、オフセットスペーサＯＦ２を介してゲート電極ＧＥＨと隣り合う部分のｐ型ウェルＰＷＨの上層部に、ｎ-型半導体領域ＬＤＨが形成される。
【０１７１】
図３５に示すように、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量、および、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量を、オフセット量ＯＤ２とする。オフセット量ＯＤ２を、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬ側の端部ＥＰＬの位置が、ゲート電極ＧＥＬのゲート長方向において、ゲート電極ＧＥＬの両側面ＳＳＬのうち、そのｎ-型半導体領域ＬＤＬ側の側面ＳＳＬから外側に離れた距離と、定義する。また、オフセット量ＯＤ２を、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨ側の端部ＥＰＨの位置が、ゲート電極ＧＥＨのゲート長方向において、ゲート電極ＧＥＨの両側面ＳＳＨのうち、そのｎ-型半導体領域ＬＤＨ側の側面ＳＳＨから外側に離れた距離と、定義する。オフセット量ＯＤ２は、オフセットスペーサＯＦ２の厚さＴＨ２と等しい。
【０１７２】
オフセット量ＯＤ２が０より大きな有限な値であることにより、ｎ-型半導体領域ＬＤＬが活性化アニールの際に拡散し、ｎ-型半導体領域ＬＤＬとゲート電極ＧＥＬとが平面視において重なる部分の、ゲート電極ＧＥＬのゲート長方向における長さが、増加すること、および、ばらつくことを、防止することができる。また、オフセット量ＯＤ２が０より大きな有限な値であることにより、ｎ-型半導体領域ＬＤＨが活性化アニールの際に拡散し、ｎ-型半導体領域ＬＤＨとゲート電極ＧＥＨとが平面視において重なる部分の、ゲート電極ＧＥＨのゲート長方向における長さが、増加すること、および、ばらつくことを、防止することができる。
【０１７３】
また、前述したように、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は、０であるか、または、略０に等しい。したがって、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は、０になるか、または、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２、すなわち、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量ＯＤ２よりも、小さくなる。
【０１７４】
つまり、本実施の形態１では、メモリ形成領域ＭＲで、ｎ-型半導体領域ＬＤＭを形成した後、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥＬおよびゲート絶縁膜ＧＩＬを形成し、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、ゲート電極ＧＥＨおよびゲート絶縁膜ＧＩＨを形成する。これにより、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１を、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２、すなわち、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量ＯＤ２と異ならせることができる。
【０１７５】
なお、メモリ形成領域ＭＲで、ｎ-型半導体領域ＬＤＭを形成する前に、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥＬおよびゲート絶縁膜ＧＩＬを形成し、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、ゲート電極ＧＥＨおよびゲート絶縁膜ＧＩＨを形成することもできる。後述する図４１を用いて説明する実施例１は、このような製造方法により製造されたものである。
【０１７６】
あるいは、オフセットスペーサＯＦ２を形成せず、オフセット量ＯＤ２を０にすることもできる。
【０１７７】
次に、図３６〜図３８に示すように、サイドウォールスペーサＳＷを形成する（図６のステップＳ１７）。
【０１７８】
このステップＳ１７では、まず、図３６に示すように、メモリ形成領域ＭＲで、ゲート電極ＣＧの両側面ＳＳＭにそれぞれ形成されている２つのオフセットスペーサＯＦ２を、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、除去する。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥＬの両側面ＳＳＬにそれぞれ形成されている２つのオフセットスペーサＯＦ２を、例えばフッ酸を用いたウェットエッチングにより、除去する。さらに、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、ゲート電極ＧＥＨの両側面ＳＳＨにそれぞれ形成されている２つのオフセットスペーサＯＦ２を、例えばフッ酸を用いたウェットエッチングにより、除去する。なお、オフセットスペーサＯＦ２を除去せず、残しておいてもよい。
【０１７９】
このステップＳ１７では、次に、図３７に示すように、半導体基板ＳＢの上面ＰＳ全面に、サイドウォールスペーサ用の絶縁膜ＩＦ９を形成する。絶縁膜ＩＦ９は、例えば、酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜、または、それらの積層膜などからなる。
【０１８０】
このとき、メモリ形成領域ＭＲでは、絶縁膜ＩＦ９は、ｎ-型半導体領域ＬＤＭの上面、ゲート絶縁膜ＧＩＭの側面、ならびに、ゲート電極ＣＧの側面および上面に、形成される。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、絶縁膜ＩＦ９は、ｎ-型半導体領域ＬＤＬの上面、ゲート絶縁膜ＧＩＬの側面、ならびに、ゲート電極ＧＥＬの側面および上面に、形成される。さらに、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、絶縁膜ＩＦ９は、ｎ-型半導体領域ＬＤＨの上面、ゲート絶縁膜ＧＩＨの側面、ならびに、ゲート電極ＧＥＨの側面および上面に、形成される。
【０１８１】
このステップＳ１７では、次に、図３８に示すように、絶縁膜ＩＦ９を、例えば異方性エッチングによりエッチバックする。このようにして、メモリ形成領域ＭＲで、ゲート電極ＣＧの両側面ＳＳＭに選択的に絶縁膜ＩＦ９を残すことにより、ゲート電極ＣＧの両側面ＳＳＭの各々に、絶縁膜ＩＦ９からなるサイドウォールスペーサＳＷをそれぞれ形成する。なお、サイドウォールスペーサＳＷは、ゲート絶縁膜ＧＩＭの両側面にも形成される。
【０１８２】
また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥＬの両側面ＳＳＬに選択的に絶縁膜ＩＦ９を残すことにより、ゲート電極ＧＥＬの両側面ＳＳＬの各々に、絶縁膜ＩＦ９からなるサイドウォールスペーサＳＷをそれぞれ形成する。なお、各サイドウォールスペーサＳＷは、ゲート絶縁膜ＧＩＬの各側面にも形成される。
【０１８３】
さらに、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、ゲート電極ＧＥＨの両側面ＳＳＨに選択的に絶縁膜ＩＦ９を残すことにより、ゲート電極ＧＥＨの両側面ＳＳＨの各々に、絶縁膜ＩＦ９からなるサイドウォールスペーサＳＷをそれぞれ形成する。なお、各サイドウォールスペーサＳＷは、ゲート絶縁膜ＧＩＨの各側面にも形成される。
【０１８４】
好適には、絶縁膜ＩＦ９の厚さは、オフセットスペーサＯＦ２の厚さＴＨ２（図３５参照）よりも厚い。そのため、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨの各々の側面に形成されたサイドウォールスペーサＳＷのゲート長方向の厚さは、オフセットスペーサＯＦ２の厚さＴＨ２よりも厚い。
【０１８５】
次に、図３９に示すように、ｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨを形成する（図６のステップＳ１８）。このステップＳ１８では、メモリ形成領域ＭＲで、ゲート電極ＣＧおよび２つのサイドウォールスペーサＳＷをマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥＬおよび２つのサイドウォールスペーサＳＷをマスクとして用いて、例えばヒ素またはリンなどのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。さらに、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、ゲート電極ＧＥＨおよび２つのサイドウォールスペーサＳＷをマスクとして用いて、例えばヒ素またはリンなどのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。
【０１８６】
これにより、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＣＧと反対側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ+型半導体領域ＮＤＭが形成される。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＧＥＬと反対側に位置する部分のｐ型ウェルＰＷＬの上層部に、ｎ+型半導体領域ＮＤＬが形成される。さらに、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＧＥＨと反対側に位置する部分のｐ型ウェルＰＷＨの上層部に、ｎ+型半導体領域ＮＤＨが形成される。
【０１８７】
ｎ+型半導体領域ＮＤＭは、メモリ形成領域ＭＲで、サイドウォールスペーサＳＷに整合して形成される。また、ｎ+型半導体領域ＮＤＬは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、サイドウォールスペーサＳＷに整合して形成され、ｎ+型半導体領域ＮＤＨは、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、サイドウォールスペーサＳＷに整合して形成される。
【０１８８】
これにより、図３９に示すように、メモリ形成領域ＭＲで、ｐ型ウェルＰＷＭと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷと、ｎ-型半導体領域ＬＤＭと、ｎ+型半導体領域ＮＤＭと、により、ＭＯＮＯＳ型トランジスタＭＣが形成される。また、ＭＯＮＯＳ型トランジスタＭＣにより、不揮発性メモリとしてのメモリセルが形成される。
【０１８９】
一方、図３９に示すように、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ｐ型ウェルＰＷＬと、ゲート絶縁膜ＧＩＬと、ゲート電極ＧＥＬと、サイドウォールスペーサＳＷと、ｎ-型半導体領域ＬＤＬと、ｎ+型半導体領域ＮＤＬと、により、低耐圧ＭＩＳＦＥＴＱＬが形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、ｐ型ウェルＰＷＨと、ゲート絶縁膜ＧＩＨと、ゲート電極ＧＥＨと、サイドウォールスペーサＳＷと、ｎ-型半導体領域ＬＤＨと、ｎ+型半導体領域ＮＤＨと、により、高耐圧ＭＩＳＦＥＴＱＨが形成される。
【０１９０】
本実施の形態１では、図２８を用いて説明したように、メモリ形成領域ＭＲでは、ゲート電極ＣＧをマスクとして不純物イオンが注入されることにより、ｎ-型半導体領域ＬＤＭが形成される。そのため、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は、０であるか、または、略０に等しい。
【０１９１】
一方、図３５を用いて説明したように、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、ゲート電極ＧＥＬおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｌをマスクとして不純物イオンが注入されることにより、ｎ-型半導体領域ＬＤＬが形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、ゲート電極ＧＥＨおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｈをマスクとして不純物イオンが注入されることにより、ｎ-型半導体領域ＬＤＨが形成される。したがって、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２、すなわち、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量ＯＤ２よりも、小さい。
【０１９２】
次に、図３に示すように、シリサイド膜ＣＳ、絶縁膜ＳＮＦ、層間絶縁膜ＩＬ１およびプラグＰＧを形成する（図５のステップＳ１９）。
【０１９３】
このステップＳ１９では、まず、図３に示すように、シリサイド膜ＣＳを形成する。半導体基板ＳＢの上面ＰＳ全面に、ｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨ、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨ、ならびに、サイドウォールスペーサＳＷを覆うように、金属膜を形成する。金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板ＳＢに対して熱処理を施すことによって、ｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨ、ならびに、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨの各々の上層部を、金属膜と反応させる。その後、未反応の金属膜を除去する。
【０１９４】
このようないわゆるサリサイドプロセスを行うことによって、図３に示すように、ｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨ、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨの各々の上に、シリサイド膜ＣＳがそれぞれ形成される。シリサイド膜ＣＳは、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。
【０１９５】
このステップＳ１９では、次に、図３に示すように、絶縁膜ＳＮＦを形成する。半導体基板ＳＢの上面ＰＳ全面に、ｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨ、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨ、ならびに、サイドウォールスペーサＳＷを覆うように、絶縁膜ＳＮＦを形成する。絶縁膜ＳＮＦは、例えば窒化シリコンからなる。絶縁膜ＳＮＦを、例えばＣＶＤ法により形成することができる。
【０１９６】
このステップＳ１９では、次に、図３に示すように、絶縁膜ＳＮＦ上に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、酸化シリコンからなる絶縁膜、または、窒化シリコンからなる絶縁膜と酸化シリコンからなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１を、例えばＣＶＤ法により形成した後、層間絶縁膜ＩＬ１の上面を平坦化する。
【０１９７】
このステップＳ１９では、図３に示すように、層間絶縁膜ＩＬ１を貫通するプラグＰＧを形成する。まず、フォトリソグラフィを用いて層間絶縁膜ＩＬ１上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、例えば導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１９８】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜ＩＬ１上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上に、例えばタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１９９】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨの各々の上に形成され、図示は省略するが、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨの各々の上などにも形成される。コンタクトホールＣＮＴの底部では、例えばｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨの各々の上のシリサイド膜ＣＳの一部が露出され、図示は省略するが、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨの各々の上のシリサイド膜ＣＳの一部も露出される。
【０２００】
次に、図３に示すように、層間絶縁膜ＩＬ２および配線ＭＬ１を形成する（図６のステップＳ２０）。
【０２０１】
このステップＳ２０では、まず、図３に示すように、プラグＰＧを形成した層間絶縁膜ＩＬ１上に、例えば酸化シリコンからなる層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に配線溝を形成する。その後、配線溝内を含む層間絶縁膜ＩＬ２上に銅（Ｃｕ）膜を形成する。その後、配線溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えばＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された配線溝内にだけ銅膜を残す。これにより、配線ＭＬ１を形成することができる。このようにして、本実施の形態１の半導体装置を形成することができる。
【０２０２】
なお、本実施の形態１では、銅膜よりなる配線ＭＬ１を形成する例について説明したが、例えば、アルミニウム（Ａｌ）膜よりなる配線ＭＬ１を形成してもよい。
【０２０３】
＜ゲート電極およびゲート絶縁膜を形成する際の損傷について＞
次に、ゲート電極およびゲート絶縁膜を形成する際の損傷について、比較例の半導体装置の製造方法と対比しながら説明する。図４０は、比較例の半導体装置の製造工程中の要部断面図である。
【０２０４】
比較例では、実施の形態１と同様に、図５のステップＳ１〜図６のステップＳ１１に相当する工程を行う。その後、比較例では、実施の形態１と異なり、図６のステップＳ１２に相当する工程において、メモリ形成領域ＭＲで、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングする際に、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１および絶縁膜ＩＦ７をパターニングする。また、メモリ形成領域ＭＲで、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングする際に、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、導電膜ＣＦ１および絶縁膜ＩＦ５をパターニングする。
【０２０５】
前述したように、絶縁膜ＩＦＧの厚さは、絶縁膜ＩＦ７の厚さよりも厚い。そのため、ゲート電極ＣＧが形成される領域以外の領域に位置する部分の絶縁膜ＩＦＧがエッチングされて完全に除去される前に、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥＬが形成される領域以外の領域に位置する部分の絶縁膜ＩＦ７がエッチングされて除去され、半導体基板ＳＢの上面ＰＳが露出する。
【０２０６】
そして、その後、ゲート電極ＣＧが形成される領域以外の領域に位置する部分の絶縁膜ＩＦＧがエッチングされて完全に除去されるまでの間、低耐圧ＭＩＳＦＥＴ形成領域ＬＲのうち、ゲート電極ＧＥＬが形成される領域以外の領域で、露出した半導体基板ＳＢの上面ＰＳがエッチングされる。
【０２０７】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲのうち、ゲート電極ＧＥＬが形成される領域以外の領域で、半導体基板ＳＢの上面ＰＳで表層にドライエッチングにより損傷が加えられるか、または、半導体基板ＳＢの上面ＰＳで表層がドライエッチングにより除去されるおそれがある。あるいは、さらにその後、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、平面視において、ゲート電極ＧＥＬの両側に位置する部分のｐ型ウェルＰＷＬの上層部に形成されるｎ-型半導体領域ＬＤＬで、例えば移動度などの電気的特性が低下するか、そのような電気的特性の信頼性が低下する。その結果として、低耐圧ＭＩＳＦＥＴＱＬのトランジスタ特性が低下するか、または、低耐圧ＭＩＳＦＥＴＱＬの信頼性が低下することにより、ＭＯＮＯＳ型トランジスタＭＣおよび低耐圧ＭＩＳＦＥＴＱＬを有する半導体装置の性能が低下する。
【０２０８】
導電膜ＣＦ１および絶縁膜ＩＦＧをエッチングする工程において、絶縁膜ＩＦＧのうち例えば窒化シリコンからなる電荷蓄積膜ＥＣを、例えば熱リン酸を用いたウェットエッチングによりエッチングすることも考えられる。しかし、熱リン酸を用いたウェットエッチングでは、レジスト膜をマスクとして用いることができない。そのため、導電膜ＣＦ１および絶縁膜ＩＦＧをエッチングする工程においては、レジスト膜をマスクとして用いる都合上、絶縁膜ＩＦＧのうち例えば窒化シリコンからなる電荷蓄積膜ＥＣを、ドライエッチングによりエッチングする必要がある。したがって、上記したように、主回路形成領域ＡＲおよびメモリ形成領域ＭＲで、同一の工程により導電膜ＣＦ１ならびに絶縁膜ＩＦＧおよびＩＦ７をパターニングする限り、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで先に露出した半導体基板ＳＢの上面ＰＳがドライエッチングにより損傷を受ける課題は、不可避である。
【０２０９】
上記特許文献３に記載された技術と同様の技術では、主回路形成領域およびメモリ形成領域で、導電膜をパターニングすることにより、主回路形成領域およびメモリ形成領域の各々でそれぞれゲート電極を形成する。次に、各々のゲート電極の側面にサイドウォールスペーサを形成し、両側面にサイドウォールスペーサがそれぞれ形成されたゲート電極をマスクとして用いてゲート絶縁膜用の絶縁膜をエッチングすることにより、主回路形成領域でゲート絶縁膜を形成し、メモリ形成領域で、内部に電荷蓄積部を有するゲート絶縁膜を形成する。
【０２１０】
しかし、このような方法では、メモリ形成領域で、ゲート電極の下に位置する部分のゲート絶縁膜用の絶縁膜のみならず、ゲート電極の側面に形成されたサイドウォールスペーサの下に位置する部分のゲート絶縁膜用の絶縁膜も残される。このサイドウォールスペーサの下に位置する部分のゲート絶縁膜用の絶縁膜、および、その下に位置する部分のチャネル領域には、ゲート電極による電圧が印加されにくくなる。したがって、例えば、サイドウォールスペーサの下に位置する部分のゲート絶縁膜用の絶縁膜に一旦蓄積された電荷が、その後、サイドウォールスペーサの下に位置する部分のゲート絶縁膜用の絶縁膜から抜けにくくなることなどにより、メモリセルの特性が低下する。
【０２１１】
また、上記特許文献４に記載された技術と同様の技術では、主回路形成領域で、シリコンからなる半導体基板の上面に、酸化シリコンからなるゲート絶縁膜用の絶縁膜を形成する際に、メモリ形成領域で、窒化シリコンからなる電荷蓄積膜の上面に、酸化シリコンからなる絶縁膜を形成する。また、上記特許文献４に記載された技術では、シリコンからなる半導体基板の上面における酸化速度が、窒化シリコンからなる絶縁膜の上面における酸化速度よりも大きいことを利用して、主回路形成領域におけるゲート絶縁膜用の絶縁膜の厚さを、メモリ形成領域における電荷蓄積膜上の絶縁膜の厚さよりも厚くする。
【０２１２】
しかし、このような方法では、主回路形成領域におけるゲート絶縁膜を形成する工程の条件によって、メモリ形成領域におけるゲート絶縁膜用の絶縁膜の厚さが変動するおそれがある。したがって、主回路形成領域に形成される主回路に汎用性が求められ、主回路形成領域におけるゲート絶縁膜の厚さとして各種の厚さが設定される場合には、メモリ形成領域におけるゲート絶縁膜用の厚さを最適な厚さに調整することができず、半導体装置の性能が低下する。
【０２１３】
なお、絶縁膜ＩＦＧの厚さが、絶縁膜ＩＦ５の厚さよりも厚い場合には、低耐圧ＭＩＳＦＥＴＱＬのトランジスタ特性に加えて、高耐圧ＭＩＳＦＥＴＱＨのトランジスタ特性も低下することにより、ＭＯＮＯＳ型トランジスタＭＣ、低耐圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨを有する半導体装置の性能が低下する。
【０２１４】
一方、本実施の形態１では、メモリ形成領域ＭＲで、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングしてゲート電極ＣＧおよびゲート絶縁膜ＧＩＭを形成する際には、主回路形成領域ＡＲの低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、導電膜ＣＦ１および絶縁膜ＩＦ７をパターニングしない。そして、その後、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１および絶縁膜ＩＦ７をパターニングしてゲート電極ＧＥＬおよびゲート絶縁膜ＧＩＬを形成する。
【０２１５】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲのうち、ゲート電極ＧＥＬが形成される領域以外の領域で、半導体基板ＳＢの上面ＰＳで表層に損傷が加えられること、および、半導体基板ＳＢの上面ＰＳで表層が除去されることを、防止することができる。そして、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、平面視において、ゲート電極ＧＥＬを挟んで両側に位置する部分のｐ型ウェルＰＷＬの上層部に形成されるｎ-型半導体領域ＬＤＬで、例えば移動度などの電気的特性が低下すること、および、そのような電気的特性の信頼性が低下することを、防止または抑制することができる。その結果として、低耐圧ＭＩＳＦＥＴＱＬのトランジスタ特性を向上させることができ、低耐圧ＭＩＳＦＥＴＱＬの信頼性を向上させることができ、ＭＯＮＯＳ型トランジスタＭＣおよび低耐圧ＭＩＳＦＥＴＱＬを有する半導体装置の性能を向上させることができる。
【０２１６】
前述したように、主回路形成領域ＡＲとメモリ形成領域ＭＲで、同時に導電膜および絶縁膜をパターニングする限り、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで先に露出した半導体基板ＳＢの上面ＰＳがドライエッチングにより損傷を受ける課題は不可避である。したがって、本実施の形態１では、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、半導体基板ＳＢの上面ＰＳがドライエッチングにより損傷を受けることを、確実に防止することができる。
【０２１７】
また、本実施の形態１では、上記特許文献３に記載された技術と異なり、メモリ形成領域ＭＲで、導電膜ＣＦ１をパターニングする工程と連続して絶縁膜ＩＦＧをパターニングする工程を行うことにより、メモリ形成領域ＭＲで、ゲート電極ＣＧを形成するとともにゲート絶縁膜ＧＩＭを形成する。すなわち、本実施の形態１では、上記特許文献３に記載された技術と異なり、絶縁膜ＩＦＧをパターニングする際に、ゲート電極ＣＧの側面にサイドウォールスペーサＳＷが形成されていない状態で、ゲート電極ＣＧをマスクとして用いて絶縁膜ＩＦＧをエッチングする。
【０２１８】
これにより、メモリ形成領域ＭＲで、ゲート電極ＣＧの側面に形成されたサイドウォールスペーサＳＷの下には、絶縁膜ＩＦＧは残されない。したがって、例えば、サイドウォールスペーサＳＷの下に位置する部分の絶縁膜ＩＦＧが残された場合に、サイドウォールスペーサＳＷの下に位置する部分の絶縁膜ＩＦＧに一旦蓄積された電荷が、その後、サイドウォールスペーサＳＷの下に位置する部分の絶縁膜ＩＦＧから抜けにくくなることを、防止することができる。
【０２１９】
また、本実施の形態１では、上記特許文献４に記載された技術と異なり、主回路形成領域ＡＲで、ゲート絶縁膜用の絶縁膜ＩＦ７またはＩＦ５を形成する工程とは別の工程により、メモリ形成領域ＭＲで、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２を形成する。そのため、主回路形成領域ＡＲにおける絶縁膜ＩＦ７またはＩＦ５を形成する工程の条件によって、メモリ形成領域ＭＲにおける電荷蓄積膜ＥＣ上の絶縁膜ＩＦ２の厚さが変動することを、防止することができる。したがって、主回路形成領域ＡＲに形成される主回路に汎用性が求められ、ゲート絶縁膜ＧＩＬまたはＧＩＨの厚さとして各種の厚さが設定される場合でも、電荷蓄積膜ＥＣ上の絶縁膜ＩＦ２の厚さを最適な厚さに調整することができ、半導体装置の性能を向上させることができる。
【０２２０】
なお、絶縁膜ＩＦＧの厚さが、絶縁膜ＩＦ５の厚さよりも厚い場合には、低耐圧ＭＩＳＦＥＴＱＬのトランジスタ特性を向上させることに加えて、高耐圧ＭＩＳＦＥＴＱＨのトランジスタ特性を向上させることができる。
【０２２１】
＜オフセットスペーサ形成前にｎ-型半導体領域を形成することについて＞
前述した図３５を用いて説明したように、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、ゲート電極ＧＥＬおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｌをマスクとして半導体基板ＳＢに不純物をイオン注入し、ｎ-型半導体領域ＬＤＬを形成する。これにより、ｎ-型半導体領域ＬＤＬが活性化アニールの際に拡散し、ｎ-型半導体領域ＬＤＬとゲート電極ＧＥＬとが平面視において重なる部分の、ゲート電極ＧＥＬのゲート長方向における長さが、増加すること、および、ばらつくことを、防止することができる。
【０２２２】
また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、ゲート電極ＧＥＨおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｈをマスクとして半導体基板ＳＢに不純物をイオン注入し、ｎ-型半導体領域ＬＤＨを形成する。これにより、ｎ-型半導体領域ＬＤＨが活性化アニールの際に拡散し、ｎ-型半導体領域ＬＤＨとゲート電極ＧＥＨとが平面視において重なる部分の、ゲート電極ＧＥＨのゲート長方向における長さが、増加すること、および、ばらつくことを、防止することができる。
【０２２３】
同様に、メモリセル形成領域ＭＲでも、ゲート電極ＣＧの両側面ＳＳＭにオフセットスペーサＯＦ２を形成した後に、ゲート電極ＣＧおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｍをマスクとして半導体基板ＳＢに不純物をイオン注入し、ｎ-型半導体領域ＬＤＭを形成してもよい。しかし、好適には、ゲート電極ＣＧの両側面ＳＳＭにオフセットスペーサＯＦ２を形成する前に、前述した図２８を用いて説明したように、ゲート電極ＣＧをマスクとして半導体基板ＳＢに不純物をイオン注入し、ｎ-型半導体領域ＬＤＭを形成する。以下では、オフセットスペーサＯＦ２を形成する前にｎ-型半導体領域ＬＤＭを形成する効果について、説明する。
【０２２４】
図４１は、ＭＯＮＯＳ型トランジスタにおける、ゲート電極のゲート長と、書込および消去における閾値電圧との関係を示すグラフである。図４１の縦軸は、書込または消去における閾値電圧を示し、図４１の横軸は、ゲート電極ＣＧのゲート長を示している。また、図４１では、ゲート電極ＣＧの両側面ＳＳＭにオフセットスペーサＯＦ２を形成した後にｎ-型半導体領域ＬＤＭを形成する場合を実施例１とし、ゲート電極ＣＧの両側面ＳＳＭにオフセットスペーサＯＦ２を形成する前にｎ-型半導体領域ＬＤＭを形成する場合を実施例２として示している。なお、図４１の縦軸、および、図４１の横軸の各々は、任意単位（arbitrary unit）で記載されている。
【０２２５】
図４１に示すように、オフセットスペーサＯＦ２を形成した後にｎ-型半導体領域ＬＤＭを形成する場合（実施例１）、書込時の閾値電圧Ｖｔｈ１は、ゲート長の減少に伴って低下する。一方、消去時の閾値電圧Ｖｔｈ２は、ゲート長の減少に伴って若干低下するものの、ゲート長の減少に伴う消去時の閾値電圧Ｖｔｈ２の低下量は、ゲート長の減少に伴う書込時の閾値電圧Ｖｔｈ１の低下量よりも小さい。そのため、書込時の閾値電圧Ｖｔｈ１と消去時の閾値電圧Ｖｔｈ２との電圧差は、ゲート長の減少に伴って漸減し、短チャネル効果が発現する。
【０２２６】
一方、図４１に示すように、オフセットスペーサＯＦ２を形成する前にｎ-型半導体領域ＬＤＭを形成する場合（実施例２）、書込時の閾値電圧Ｖｔｈ１は、実施例１に比べて高く、かつ、ゲート長の減少に伴ってほとんど低下しない。一方、消去時の閾値電圧Ｖｔｈ２は、実施例１に比べて低く、かつ、ゲート長の減少に伴ってほとんど低下しない。そのため、書込時の閾値電圧Ｖｔｈ１と消去時の閾値電圧Ｖｔｈ２との電圧差は、実施例１に比べて高く、かつ、ゲート長の減少に伴ってほとんど減少せず、短チャネル効果が発現しない。
【０２２７】
実施例２において、オフセットスペーサＯＦ２を形成する前にｎ-型半導体領域ＬＤＭを形成することにより、図３に示したように、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は、０になるか、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２よりも、小さくなる。
【０２２８】
これにより、実施例２では、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１を、小さくすることができる。そのため、実施例２では、ｎ-型半導体領域ＬＤＭが活性化アニールの際に拡散した場合でも、ｎ-型半導体領域ＬＤＭとゲート電極ＣＧとが平面視において重なる部分の、ゲート電極ＣＧのゲート長方向における長さが増加し、ゲート電極ＣＧによる電界がチャネル領域により伝わりやすくなる。したがって、実施例２では、ＭＯＮＯＳ型トランジスタＭＣにおいて、ゲート長が減少しても、書込時の閾値電圧Ｖｔｈ１と消去時の閾値電圧Ｖｔｈ２との電圧差が、減少しにくくなるものと考えられる。
【０２２９】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置の製造方法では、メモリ形成領域ＭＲで形成され、内部に電荷蓄積部を有する絶縁膜ＩＦＧ上、および、主回路形成領域ＡＲの例えば低耐圧ＭＩＳＦＥＴ形成領域ＬＲで形成された絶縁膜ＩＦ７上に、導電膜ＣＦ１を形成する。次いで、メモリ形成領域ＭＲで、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングしてゲート電極ＣＧおよびゲート絶縁膜ＧＩＭを形成し、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１および絶縁膜ＩＦ７を残す。次いで、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１および絶縁膜ＩＦ７をパターニングしてゲート電極ＧＥＬおよびゲート絶縁膜ＧＩＬを形成する。
【０２３０】
これにより、例えば低耐圧ＭＩＳＦＥＴ形成領域ＬＲのうち、ゲート電極ＧＥＬが形成される領域以外の領域で、半導体基板ＳＢの上面ＰＳで表層に損傷が加えられること、および、半導体基板ＳＢの上面ＰＳで表層が除去されることを、防止することができる。そして、低耐圧ＭＩＳＦＥＴ形成領域ＬＲにおいて、平面視において、ゲート電極ＧＥＬを挟んで両側に位置する部分のｐ型ウェルＰＷＬの上層部に形成されるｎ-型半導体領域ＬＤＬで、例えば移動度などの電気的特性が低下すること、および、そのような電気的特性の信頼性が低下することを、防止または抑制することができる。その結果として、低耐圧ＭＩＳＦＥＴＱＬのトランジスタ特性を向上させることができ、低耐圧ＭＩＳＦＥＴＱＬの信頼性を向上させることができ、ＭＯＮＯＳ型トランジスタＭＣおよび低耐圧ＭＩＳＦＥＴＱＬを有する半導体装置の性能を向上させることができる。
【０２３１】
なお、絶縁膜ＩＦＧの厚さが、絶縁膜ＩＦ７の厚さよりも薄い場合でも、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングした後、導電膜ＣＦ１および絶縁膜ＩＦ７をパターニングすることにより、低耐圧ＭＩＳＦＥＴＱＬのトランジスタ特性を向上させることができる。
【０２３２】
（実施の形態２）
実施の形態１の半導体装置の製造方法では、ゲート電極ＣＧの両側面にオフセットスペーサＯＦ２が形成されていない状態で、半導体基板ＳＢに不純物を導入し、ｎ-型半導体領域ＬＤＭを形成した。それに対して、実施の形態２の半導体装置の製造方法では、ゲート電極ＣＧの両側面に、オフセットスペーサＯＦ２の厚さよりも厚い厚さを有するオフセットスペーサＯＦ１がそれぞれ形成されている状態で、半導体基板ＳＢに不純物を導入し、ｎ-型半導体領域ＬＤＭを形成する。
【０２３３】
なお、本実施の形態２においても、半導体チップのレイアウト、および、不揮発性メモリの回路ブロックについては、実施の形態１と同様にすることができる。
【０２３４】
＜半導体装置の構造＞
次に、実施の形態２における半導体装置としての半導体チップＣＨＰ１の構造を、図面を参照して説明する。図４２は、実施の形態２の半導体装置の要部断面図である。
【０２３５】
図４２に示すように、本実施の形態２の半導体装置としての半導体チップＣＨＰ１のうち、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１以外の各部分については、図３に示した実施の形態１の半導体装置としての半導体チップＣＨＰ１における各部分と同様にすることができ、それらの説明を省略する。
【０２３６】
一方、本実施の形態２では、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１が、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２よりも、大きい。また、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１が、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量ＯＤ２よりも、大きい。
【０２３７】
これにより、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量を、大きくすることができる。そのため、ｎ-型半導体領域ＬＤＭが活性化アニールの際に拡散し、ｎ-型半導体領域ＬＤＭとゲート電極ＣＧとが平面視において重なることを、防止することができ、半導体基板ＳＢの上面ＰＳからより深い位置までｎ-型半導体領域ＬＤＭを形成することができる。したがって、主回路形成領域ＡＲで低耐圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨを形成する際のプロセス条件を変更せずに、ドレイン領域とソース領域との間、ドレイン領域とｐ型ウェルとの間、または、ソース領域とｐ型ウェルとの間の接合耐圧を、向上させることができる。
【０２３８】
＜半導体装置の製造工程＞
図４３は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図４４〜図５６は、実施の形態２の半導体装置の製造工程中の要部断面図である。図４４〜図５６には、メモリ形成領域ＭＲおよび主回路形成領域ＡＲの要部断面図が示されている。
【０２３９】
本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と同様に、まず、図５のステップＳ１〜ステップＳ１０に相当する工程を行った後、図６のステップＳ１１と同様の工程（図４３のステップＳ２１）を行って、図２５に示したように、導電膜ＣＦ１を形成する。
【０２４０】
次に、図６のステップＳ１２と同様の工程（図４３のステップＳ２２）を行って、図２６および図２７に示したように、メモリ形成領域ＭＲで、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングし、ゲート電極ＣＧおよびゲート絶縁膜ＧＩＭを形成する。ただし、本実施の形態２では、実施の形態１と異なり、ゲート電極ＣＧおよびゲート絶縁膜ＧＩＭを形成した後、図４４に示すように、パターニングされたレジスト膜ＰＲ５（図２７参照）を、例えばアッシングにより除去する。
【０２４１】
次に、図４５および図４６に示すように、ｎ-型半導体領域ＬＤＭを形成する（図４３のステップＳ２３）。
【０２４２】
このステップＳ２３では、まず、図４５に示すように、半導体基板ＳＢの上面ＰＳ全面に、オフセットスペーサ用の絶縁膜ＩＦ１０を、例えばＣＶＤ法により形成する。絶縁膜ＩＦ１０は、例えば、酸化シリコンからなる絶縁膜もしくは窒化シリコンからなる絶縁膜、または、それらの積層膜などからなる。なお、絶縁膜ＩＦ１０を、熱酸化法により形成することもできる。
【０２４３】
このとき、メモリ形成領域ＭＲでは、絶縁膜ＩＦ１０は、ｐ型ウェルＰＷＭの上面、ゲート絶縁膜ＧＩＭの側面、ならびに、ゲート電極ＣＧの側面および上面に、形成される。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、絶縁膜ＩＦ１０は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲに残された部分の導電膜ＣＦ１の上面および側面に、形成される。
【０２４４】
このステップＳ２３では、次に、図４６に示すように、絶縁膜ＩＦ１０を、例えば異方性エッチングによりエッチバックする。このようにして、メモリ形成領域ＭＲで、ゲート電極ＣＧの両側面ＳＳＭに選択的に絶縁膜を残すことにより、ゲート電極ＣＧの両側面ＳＳＭの各々に、絶縁膜ＩＦ１０からなる側壁部としてのオフセットスペーサＯＦ１をそれぞれ形成する。そして、ゲート電極ＣＧおよび２つのオフセットスペーサＯＦ１からなるマスク体Ｍ１Ｍを形成する。
【０２４５】
このステップＳ２３では、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲに残された部分の導電膜ＣＦ１の側面にもオフセットスペーサが形成されるが、導電膜ＣＦ１の側面に形成されたオフセットスペーサは、その後、除去される。
【０２４６】
図４６に示すように、オフセットスペーサＯＦ１の厚さを厚さＴＨ１とする。厚さＴＨ１は、絶縁膜ＩＦ１０の厚さと等しい。メモリ形成領域ＭＲでは、厚さＴＨ１は、ゲート電極ＣＧのゲート長方向、すなわちゲート電極ＣＧの側面ＳＳＭに垂直な方向におけるオフセットスペーサＯＦ１の厚さである。オフセットスペーサＯＦ１の厚さＴＨ１は、オフセットスペーサＯＦ２の厚さＴＨ２（図５１参照）よりも厚い。
【０２４７】
このステップＳ２３では、次に、図４６に示すように、メモリ形成領域ＭＲで、ゲート電極ＣＧおよび２つのオフセットスペーサＯＦ１からなるマスク体Ｍ１Ｍをマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。このとき、メモリ形成領域ＭＲでは、ゲート電極ＣＧおよびオフセットスペーサＯＦ１をマスクとして、半導体基板ＳＢに、ｎ型の不純物イオンを注入することになる。
【０２４８】
これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧおよび２つのオフセットスペーサＯＦ１からなるマスク体Ｍ１Ｍを挟んで両側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ-型半導体領域ＬＤＭが形成される。ｎ-型半導体領域ＬＤＭは、メモリ形成領域ＭＲで、マスク体Ｍ１Ｍの両側面にそれぞれ整合して形成される。すなわち、平面視において、オフセットスペーサＯＦ１を介してゲート電極ＣＧと隣り合う部分のｐ型ウェルＰＷＭの上層部に、ｎ-型半導体領域ＬＤＭが形成される。
【０２４９】
図４６に示すように、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は、オフセットスペーサＯＦ１の厚さＴＨ１と等しい。
【０２５０】
次に、図６のステップＳ１４と同様の工程（図４３のステップＳ２４）を行って、図４７〜図４９に示すように、主回路形成領域ＡＲで、導電膜ＣＦ１ならびに絶縁膜ＩＦ７およびＩＦ５をパターニングする。
【０２５１】
このステップＳ２４では、まず、前述した図３０を用いて説明した工程と同様の工程を行って、図４７に示すように、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ６を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ６をパターニングする。レジスト膜ＰＲ６は、低耐圧ＭＩＳＦＥＴ形成領域ＬＲのうち、ゲート電極ＧＥＬを形成する領域に配置された部分の導電膜ＣＦ１が、レジスト膜ＰＲ６により覆われるように、パターニングされる。また、レジスト膜ＰＲ６は、高耐圧ＭＩＳＦＥＴ形成領域ＨＲのうち、ゲート電極ＧＥＨを形成する領域に配置された部分の導電膜ＣＦ１が、レジスト膜ＰＲ６により覆われるように、パターニングされる。さらに、レジスト膜ＰＲ６は、メモリ形成領域ＭＲで、ゲート電極ＣＧおよびオフセットスペーサＯＦ１がレジスト膜ＰＲ６により覆われるように、パターニングされる。
【０２５２】
このステップＳ２４では、次に、前述した図３１を用いて説明した工程と同様の工程を行って、図４８に示すように、パターニングされたレジスト膜ＰＲ６をマスクとして用いて、導電膜ＣＦ１ならびに絶縁膜ＩＦ７およびＩＦ５を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０２５３】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１からなるゲート電極ＧＥＬが形成され、ゲート電極ＧＥＬと半導体基板ＳＢのｐ型ウェルＰＷＬとの間の部分の絶縁膜ＩＦ７からなるゲート絶縁膜ＧＩＬが形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、導電膜ＣＦ１からなるゲート電極ＧＥＨが形成され、ゲート電極ＧＥＨと半導体基板ＳＢのｐ型ウェルＰＷＨとの間の部分の絶縁膜ＩＦ５からなるゲート絶縁膜ＧＩＨが形成される。
【０２５４】
このステップＳ２４では、次に、図４９に示すように、パターニングされたレジスト膜ＰＲ６を、例えばアッシングにより除去する。
【０２５５】
次に、図６のステップＳ１５と同様の工程（図４３のステップＳ２５）を行って、図５０および図５１に示すように、オフセットスペーサＯＦ２を形成する。
【０２５６】
このステップＳ２５では、まず、前述した図３３を用いて説明した工程と同様の工程を行って、図５０に示すように、半導体基板ＳＢの上面ＰＳ全面に、オフセットスペーサ用の絶縁膜ＩＦ８を、例えばＣＶＤ法により形成する。絶縁膜ＩＦ８は、例えば、酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜、または、それらの積層膜などからなる。なお、絶縁膜ＩＦ８を、熱酸化法により形成することもできる。
【０２５７】
このとき、メモリ形成領域ＭＲでは、絶縁膜ＩＦ８は、ｎ-型半導体領域ＬＤＭの上面、ゲート絶縁膜ＧＩＭの側面、ならびに、ゲート電極ＣＧの側面および上面に、形成される。また、ゲート絶縁膜ＧＩＭの側面、および、ゲート電極ＣＧの側面には、絶縁膜ＩＦ８は、オフセットスペーサＯＦ１を介して形成される。
【０２５８】
このステップＳ２５では、次に、前述した図３４を用いて説明した工程と同様の工程を行って、図５１に示すように、絶縁膜ＩＦ８を例えば異方性エッチングによりエッチバックする。このようにして、メモリ形成領域ＭＲで、ゲート電極ＣＧの両側面ＳＳＭにそれぞれ形成されたオフセットスペーサＯＦ１の側面に選択的に絶縁膜ＩＦ８を残す。これにより、ゲート電極ＣＧの両側面ＳＳＭの各々に、絶縁膜ＩＦ８からなる側壁部としてのオフセットスペーサＯＦ２を、それぞれオフセットスペーサＯＦ１を介して形成する。そして、ゲート電極ＣＧ、２つのオフセットスペーサＯＦ１および２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｍを形成する。なお、各オフセットスペーサＯＦ２は、ゲート絶縁膜ＧＩＭの各側面にもオフセットスペーサＯＦ１を介して形成される。
【０２５９】
オフセットスペーサＯＦ２の厚さＴＨ２は、絶縁膜ＩＦ８の厚さと等しい。低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、厚さＴＨ２は、ゲート電極ＧＥＬのゲート長方向、すなわちゲート電極ＧＥＬの側面ＳＳＬに垂直な方向におけるオフセットスペーサＯＦ２の厚さである。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、厚さＴＨ２は、ゲート電極ＧＥＨのゲート長方向、すなわちゲート電極ＧＥＨの側面ＳＳＨに垂直な方向におけるオフセットスペーサＯＦ２の厚さである。また、オフセットスペーサＯＦ２の厚さＴＨ２は、オフセットスペーサＯＦ１の厚さＴＨ１（図４６参照）よりも薄い。
【０２６０】
次に、図６のステップＳ１６と同様の工程（図４３のステップＳ２６）を行って、図５２に示すように、ｎ-型半導体領域ＬＤＬおよびＬＤＨを形成する（図５のステップＳ２６）。
【０２６１】
これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、平面視において、マスク体Ｍ２Ｌを挟んで両側に位置する部分のｐ型ウェルＰＷＬの上層部に、ｎ-型半導体領域ＬＤＬがそれぞれ形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、平面視において、マスク体Ｍ２Ｈを挟んで両側に位置する部分のｐ型ウェルＰＷＨの上層部に、ｎ-型半導体領域ＬＤＨがそれぞれ形成される。ｎ-型半導体領域ＬＤＬは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、マスク体Ｍ２Ｌの両側面にそれぞれ整合して形成され、ｎ-型半導体領域ＬＤＨは、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、マスク体Ｍ２Ｈの両側面にそれぞれ整合して形成される。
【０２６２】
図５２に示すように、オフセット量ＯＤ２は、オフセットスペーサＯＦ２の厚さＴＨ２と等しい。また、前述したように、オフセットスペーサＯＦ２の厚さＴＨ２は、オフセットスペーサＯＦ１の厚さＴＨ１（図４６参照）よりも薄い。したがって、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２、すなわち、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量ＯＤ２は、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１よりも、小さくなる。
【０２６３】
次に、図６のステップＳ１７と同様の工程（図４３のステップＳ２７）を行って、図５３〜図５５に示すように、サイドウォールスペーサＳＷを形成する。
【０２６４】
このステップＳ２７では、まず、前述した図３６を用いて説明した工程と同様の工程を行って、図５３に示すように、メモリ形成領域ＭＲおよび主回路形成領域ＡＲで、オフセットスペーサＯＦ１およびＯＦ２を、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、除去する。なお、オフセットスペーサＯＦ１およびＯＦ２を除去せず、残しておいてもよい。
【０２６５】
このステップＳ２７では、次に、前述した図３７を用いて説明した工程と同様の工程を行って、図５４に示すように、半導体基板ＳＢの上面ＰＳ全面に、サイドウォールスペーサ用の絶縁膜ＩＦ９を形成する。
【０２６６】
このステップＳ２７では、次に、前述した図３８を用いて説明した工程と同様の工程を行って、図５５に示すように、メモリ形成領域ＭＲで、ゲート電極ＣＧの両側面ＳＳＭの各々に、絶縁膜ＩＦ９からなるサイドウォールスペーサＳＷをそれぞれ形成する。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、ゲート電極ＧＥＬの両側面ＳＳＬの各々に、絶縁膜ＩＦ９からなるサイドウォールスペーサＳＷをそれぞれ形成し、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、ゲート電極ＧＥＨの両側面ＳＳＨの各々に、絶縁膜ＩＦ９からなるサイドウォールスペーサＳＷをそれぞれ形成する。
【０２６７】
好適には、絶縁膜ＩＦ９の厚さは、オフセットスペーサＯＦ１の厚さＴＨ１（図４６参照）よりも厚い。そのため、ゲート電極ＣＧ、ＧＥＬおよびＧＥＨの各々の側面に形成されたサイドウォールスペーサＳＷのゲート長方向の厚さは、オフセットスペーサＯＦ１の厚さＴＨ１よりも厚い。
【０２６８】
次に、図６のステップＳ１８と同様の工程（図４３のステップＳ２８）を行って、図５６に示すように、ｎ+型半導体領域ＮＤＭ、ＮＤＬおよびＮＤＨを形成する。このとき、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＣＧと反対側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ+型半導体領域ＮＤＭが形成される。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＧＥＬと反対側に位置する部分のｐ型ウェルＰＷＬの上層部に、ｎ+型半導体領域ＮＤＬが形成される。さらに、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＧＥＨと反対側に位置する部分のｐ型ウェルＰＷＨの上層部に、ｎ+型半導体領域ＮＤＨが形成される。
【０２６９】
これにより、図５６に示すように、メモリ形成領域ＭＲで、ＭＯＮＯＳ型トランジスタＭＣが形成され、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、低耐圧ＭＩＳＦＥＴＱＬが形成され、高耐圧ＭＩＳＦＥＴ形成領域ＨＲで、高耐圧ＭＩＳＦＥＴＱＨが形成される。
【０２７０】
本実施の形態２では、図４６を用いて説明したように、メモリ形成領域ＭＲでは、ゲート電極ＣＧおよび２つのオフセットスペーサＯＦ１からなるマスク体Ｍ１Ｍをマスクとして不純物イオンが注入されることにより、ｎ-型半導体領域ＬＤＭが形成される。
【０２７１】
一方、本実施の形態２では、図５２を用いて説明したように、低耐圧ＭＩＳＦＥＴ形成領域ＬＲでは、ゲート電極ＧＥＬおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｌをマスクとして不純物イオンが注入されることにより、ｎ-型半導体領域ＬＤＬが形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、ゲート電極ＧＥＨおよび２つのオフセットスペーサＯＦ２からなるマスク体Ｍ２Ｈをマスクとして不純物イオンが注入されることにより、ｎ-型半導体領域ＬＤＨが形成される。
【０２７２】
オフセットスペーサＯＦ１の厚さＴＨ１（図４６参照）は、オフセットスペーサＯＦ２の厚さＴＨ２（図５１参照）よりも、厚い。したがって、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２、すなわち、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量ＯＤ２よりも、大きい。
【０２７３】
その後、図６のステップＳ１９およびステップＳ２０と同様の工程（図４３のステップＳ２９およびステップＳ３０）を行って、図４２に示すように、本実施の形態２の半導体装置を形成することができる。
【０２７４】
＜メモリ形成領域におけるオフセットスペーサについて＞
実施の形態１で図４１を用いて前述したように、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１が小さくなると、書込時の閾値電圧Ｖｔｈ１と消去時の閾値電圧Ｖｔｈ２との電圧差も、ゲート長の減少に伴ってほとんど減少せず、短チャネル効果が発現しない。
【０２７５】
一方、メモリセルの書込または消去の速度を増加させるために、書込電圧または消去電圧を高く設定せざるを得ない場合がある。このような場合には、ＭＯＮＯＳ型トランジスタＭＣにおいて、ドレイン領域とソース領域との間、ドレイン領域とｐ型ウェルとの間、または、ソース領域とｐ型ウェルとの間の接合耐圧を向上させる必要が生ずる。このような場合であって、かつ、主回路形成領域ＡＲで低耐圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨを形成する際の例えば温度などのプロセス条件を変更しにくい場合には、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１を大きくする必要がある。
【０２７６】
本実施の形態２では、メモリ形成領域ＭＲでｎ-型半導体領域ＬＤＭを形成するためのオフセットスペーサＯＦ１の厚さＴＨ１が、主回路形成領域ＡＲでｎ-型半導体領域ＬＤＬおよびＬＤＨを形成するためのオフセットスペーサＯＦ２の厚さＴＨ２よりも厚い。そのため、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１は、ｎ-型半導体領域ＬＤＬのゲート電極ＧＥＬからのオフセット量ＯＤ２、すなわち、ｎ-型半導体領域ＬＤＨのゲート電極ＧＥＨからのオフセット量ＯＤ２よりも、大きい。
【０２７７】
これにより、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１を、大きくすることができる。そのため、ｎ-型半導体領域ＬＤＭが活性化アニールの際に拡散し、ｎ-型半導体領域ＬＤＭとゲート電極ＣＧとが平面視において重なることを、防止することができ、半導体基板ＳＢの上面ＰＳからより深い位置までｎ-型半導体領域ＬＤＭを形成することができる。したがって、主回路形成領域ＡＲで低耐圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨを形成する際のプロセス条件を変更せずに、ドレイン領域とソース領域との間、ドレイン領域とｐ型ウェルとの間、または、ソース領域とｐ型ウェルとの間の接合耐圧を、向上させることができる。
【０２７８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と同様に、メモリ形成領域ＭＲで形成された絶縁膜ＩＦＧ上、および、主回路形成領域ＡＲの例えば低耐圧ＭＩＳＦＥＴ形成領域ＬＲで形成された絶縁膜ＩＦ７上に、導電膜ＣＦ１を形成する。次いで、メモリ形成領域ＭＲで、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングしてゲート電極ＣＧおよびゲート絶縁膜ＧＩＭを形成し、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１および絶縁膜ＩＦ７を残す。次いで、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１および絶縁膜ＩＦ７をパターニングしてゲート電極ＧＥＬおよびゲート絶縁膜ＧＩＬを形成する。
【０２７９】
これにより、実施の形態１と同様に、例えば低耐圧ＭＩＳＦＥＴ形成領域ＬＲのうち、ゲート電極ＧＥＬが形成される領域以外の領域で、半導体基板ＳＢの上面ＰＳで表層に損傷が加えられること、および、半導体基板ＳＢの上面ＰＳで表層が除去されることを、防止することができる。したがって、実施の形態１と同様に、低耐圧ＭＩＳＦＥＴＱＬのトランジスタ特性を向上させることができ、低耐圧ＭＩＳＦＥＴＱＬの信頼性を向上させることができる。
【０２８０】
一方、本実施の形態２では、メモリ形成領域ＭＲでｎ-型半導体領域ＬＤＭを形成するためのオフセットスペーサＯＦ１の厚さＴＨ１が、主回路形成領域ＡＲの例えば低耐圧ＭＩＳＦＥＴ形成領域ＬＲでｎ-型半導体領域ＬＤＬを形成するためのオフセットスペーサＯＦ２の厚さＴＨ２よりも厚い。これにより、ｎ-型半導体領域ＬＤＭのゲート電極ＣＧからのオフセット量ＯＤ１を大きくすることができる。そのため、ドレイン領域とソース領域との間、ドレイン領域とｐ型ウェルとの間、または、ソース領域とｐ型ウェルとの間の接合耐圧を向上させることができる。
【０２８１】
（実施の形態３）
実施の形態１の半導体装置の製造方法では、メモリ形成領域ＭＲで、内部に電荷蓄積部を有する絶縁膜ＩＦＧを、ドライエッチングによりパターニングした。それに対して、実施の形態３では、メモリ形成領域ＭＲで、内部に電荷蓄積部を有する絶縁膜ＩＦＧを、ウェットエッチングによりパターニングする。
【０２８２】
なお、本実施の形態３の半導体装置の構造は、実施の形態１の半導体装置の構造と同様である。
【０２８３】
＜半導体装置の製造工程＞
図５７は、実施の形態３の半導体装置の製造工程の一部を示すプロセスフロー図である。図５８〜図６１は、実施の形態３の半導体装置の製造工程中の要部断面図である。図５８〜図６１には、メモリ形成領域ＭＲおよび主回路形成領域ＡＲの要部断面図が示されている。
【０２８４】
本実施の形態３の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と同様に、まず、図５のステップＳ１〜ステップＳ１０に相当する工程を行った後、図６のステップＳ１１と同様の工程（図５７のステップＳ３１）を行って、図２５に示したように、導電膜ＣＦ１を形成する。
【０２８５】
次に、図５８および図５９に示すように、メモリ形成領域ＭＲで、導電膜ＣＦ１をパターニングする（図５７のステップＳ３２）。
【０２８６】
このステップＳ３２では、まず、前述した図２６を用いて説明した工程と同様の工程を行って、半導体基板ＳＢの上面ＰＳ上にレジスト膜ＰＲ５を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ５をパターニングする。
【０２８７】
このステップＳ３２では、次に、図５８に示すように、パターニングされたレジスト膜ＰＲ５をマスクとして用いて、導電膜ＣＦ１を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、メモリ形成領域ＭＲで、導電膜ＣＦ１からなるゲート電極ＣＧが形成される。一方、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、導電膜ＣＦ１が残される。
【０２８８】
このステップＳ３２では、次に、図５９に示すように、パターニングされたレジスト膜ＰＲ５を、例えばアッシングにより除去する。
【０２８９】
次に、図６０および図６１に示すように、メモリ形成領域ＭＲで、絶縁膜ＩＦＧをパターニングし、ｎ-型半導体領域ＬＤＭを形成する（図５７のステップＳ３３）。
【０２９０】
このステップＳ３３では、まず、図６０に示すように、メモリ形成領域ＭＲで、ゲート電極ＣＧから露出した部分、すなわち、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分の、例えば酸化シリコンからなる絶縁膜ＩＦ２を、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、除去する。これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分の、例えば酸化シリコンからなる絶縁膜ＩＦ２が除去され、ゲート電極ＣＧを挟んで両側に位置する部分の、例えば窒化シリコンからなる電荷蓄積膜ＥＣが、絶縁膜ＩＦ２から露出する。
【０２９１】
このステップＳ３３では、次に、図６０に示すように、メモリ形成領域ＭＲで、例えば熱酸化法などにより、例えばポリシリコン膜からなるゲート電極ＣＧの側面および上面を酸化し、ゲート電極ＣＧの側面および上面に、酸化シリコンからなる絶縁膜ＩＦ１１を形成する。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、例えばポリシリコン膜からなる導電膜ＣＦ１の上面および側面にも、例えば酸化シリコンからなる絶縁膜ＩＦ１１が形成される。一方、メモリ形成領域ＭＲで、絶縁膜ＩＦ２から露出した部分の、例えば窒化シリコンからなる電荷蓄積膜ＥＣの上面は、酸化されない。
【０２９２】
このステップＳ３３では、次に、図６１に示すように、メモリ形成領域ＭＲで、ゲート電極ＣＧおよび絶縁膜ＩＦ２から露出した部分、すなわち、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分の、例えば窒化シリコンからなる電荷蓄積膜ＥＣを、例えば熱リン酸を用いたウェットエッチングにより、除去する。これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分の、例えば窒化シリコンからなる電荷蓄積膜ＥＣが除去され、ゲート電極ＣＧを挟んで両側に位置する部分の、例えば酸化シリコンからなる絶縁膜ＩＦ１が、電荷蓄積膜ＥＣから露出する。一方、ゲート電極ＣＧの表面、ならびに、導電膜ＣＦ１の表面に形成された、例えば酸化シリコンからなる絶縁膜ＩＦ１１は、除去されずに残されるので、ゲート電極ＣＧおよび導電膜ＣＦ１を熱リン酸から保護することができる。
【０２９３】
このステップＳ３３では、次に、図６１に示すように、ｎ-型半導体領域ＬＤＭを形成する。このｎ-型半導体領域ＬＤＭを形成する工程では、まず、メモリ形成領域ＭＲで、ゲート電極ＣＧをマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢのｐ型ウェルＰＷＭに、イオン注入法により導入する。このとき、メモリ形成領域ＭＲでは、ゲート電極ＣＧをマスクとして、半導体基板ＳＢに、ｎ型の不純物イオンを注入することになる。
【０２９４】
これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ-型半導体領域ＬＤＭがそれぞれ形成される。ｎ-型半導体領域ＬＤＭは、ゲート電極ＣＧの両側面にそれぞれ整合して形成される。すなわち、平面視において、ゲート電極ＣＧと隣り合う部分のｐ型ウェルＰＷＭの上層部に、ｎ-型半導体領域ＬＤＭが形成される。
【０２９５】
このステップＳ３３では、次に、メモリ形成領域ＭＲで、電荷蓄積膜ＥＣから露出した部分、すなわち、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分の、例えば酸化シリコンからなる絶縁膜ＩＦ１を、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、除去する。また、ゲート電極ＣＧの側面および上面に形成された、例えば酸化シリコンからなる絶縁膜ＩＦ１１を、例えばフッ酸を用いたウェットエッチングにより、除去する。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、導電膜ＣＦ１の上面および側面に形成された、例えば酸化シリコンからなる絶縁膜ＩＦ１１が除去される。これにより、図２９に示した構造が得られ、ゲート電極ＣＧと半導体基板ＳＢのｐ型ウェルＰＷＭとの間の部分の絶縁膜ＩＦＧからなるゲート絶縁膜ＧＩＭが形成される。
【０２９６】
その後、図５のステップＳ１４〜ステップＳ２０と同様の工程（図５７のステップＳ３４〜ステップＳ４０）を行って、図３に示した実施の形態１の半導体装置と同様の半導体装置を形成することができる。
【０２９７】
＜ドライエッチングによりゲート絶縁膜を形成する際の損傷について＞
実施の形態１では、メモリ形成領域ＭＲで、内部に電荷蓄積部を有する絶縁膜ＩＦＧをドライエッチングでパターニングすることにより、ゲート絶縁膜ＧＩＭを形成した。このような場合、メモリ形成領域ＭＲのうち、ゲート電極ＣＧが形成される領域以外の領域で、半導体基板ＳＢの上面ＰＳで表層にドライエッチングにより損傷が加えられるか、または、半導体基板ＳＢの上面ＰＳで表層がドライエッチングにより除去されるおそれがある。
【０２９８】
あるいは、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分の半導体基板ＳＢの上面ＰＳに形成されるｎ-型半導体領域ＬＤＭで、例えば移動度などの電気的特性が低下するか、そのような電気的特性の信頼性が低下する。その結果として、例えばホットキャリアによるトランジスタ特性の劣化などにより、ＭＯＮＯＳ型トランジスタＭＣのトランジスタ特性が低下するか、または、ＭＯＮＯＳ型トランジスタＭＣの信頼性が低下する。
【０２９９】
一方、本実施の形態３では、メモリ形成領域ＭＲで、内部に電荷蓄積部を有する絶縁膜ＩＦＧをウェットエッチングでパターニングすることにより、ゲート絶縁膜ＧＩＭを形成する。これにより、メモリ形成領域ＭＲのうち、ゲート電極ＣＧが形成される領域以外の領域で、半導体基板ＳＢの上面ＰＳで表層に損傷が加えられるか、または、半導体基板ＳＢの上面ＰＳで表層が除去されることを、実施の形態１に比べ、抑制することができる。
【０３００】
あるいは、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分の半導体基板ＳＢの上面ＰＳに形成されるｎ-型半導体領域ＬＤＭで、例えば移動度などの電気的特性が低下するか、そのような電気的特性の信頼性が低下することを、実施の形態１に比べ、抑制することができる。その結果として、例えばホットキャリアによりトランジスタ特性が劣化することを抑制し、ＭＯＮＯＳ型トランジスタＭＣのトランジスタ特性を向上させ、ＭＯＮＯＳ型トランジスタＭＣの信頼性を向上させることができる。したがって、ＭＯＮＯＳ型トランジスタＭＣを有する半導体装置の性能を、実施の形態１に比べ、さらに向上させることができる。
【０３０１】
なお、本実施の形態３では、ステップＳ３３において、メモリ形成領域ＭＲで、ゲート電極ＣＧの側面および上面を酸化する際に、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲでは、半導体基板ＳＢの上面ＰＳは、導電膜ＣＦ１により覆われているため、酸化されない。したがって、ステップＳ３３において、ゲート電極ＣＧの側面および上面を酸化することは、低耐圧ＭＩＳＦＥＴ形成領域ＬＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＲで形成される低耐圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨの特性には影響しない。
【０３０２】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と同様に、メモリ形成領域ＭＲで形成された絶縁膜ＩＦＧ上、および、主回路形成領域ＡＲの例えば低耐圧ＭＩＳＦＥＴ形成領域ＬＲで形成された絶縁膜ＩＦ７上に、導電膜ＣＦ１を形成する。次いで、メモリ形成領域ＭＲで、導電膜ＣＦ１および絶縁膜ＩＦＧをパターニングしてゲート電極ＣＧおよびゲート絶縁膜ＧＩＭを形成し、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１および絶縁膜ＩＦ７を残す。次いで、低耐圧ＭＩＳＦＥＴ形成領域ＬＲで、導電膜ＣＦ１および絶縁膜ＩＦ７をパターニングしてゲート電極ＧＥＬおよびゲート絶縁膜ＧＩＬを形成する。そのため、本実施の形態３でも、実施の形態１と同様の効果を有する。
【０３０３】
一方、本実施の形態３では、メモリ形成領域ＭＲで、内部に電荷蓄積部を有する絶縁膜ＩＦＧをウェットエッチングでパターニングすることにより、ゲート絶縁膜ＧＩＭを形成する。これにより、メモリ形成領域ＭＲのうち、ゲート電極ＣＧが形成される領域以外の領域で、半導体基板ＳＢの上面ＰＳで表層に損傷が加えられるか、または、半導体基板ＳＢの上面ＰＳで表層が除去されることを、実施の形態１に比べ、抑制することができる。そのため、ＭＯＮＯＳ型トランジスタＭＣを有する半導体装置の性能を、実施の形態１に比べ、さらに向上させることができる。
【０３０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０３０５】
１  ＣＰＵ
２  ＲＯＭ
３  ＲＡＭ
４  アナログ回路
５  不揮発性メモリ
６  Ｉ／Ｏ回路
１０  メモリアレイ
１１  直接周辺回路部
１２  間接周辺回路部
ＡＲ  主回路形成領域
ＣＦ１  導電膜
ＣＧ  ゲート電極
ＣＨＰ１  半導体チップ
ＣＮＴ  コンタクトホール
ＣＳ  シリサイド膜
ＣＴ１〜ＣＴ８  セルトランジスタ
ＤＬ１〜ＤＬ４  データ線
ＥＣ  電荷蓄積膜
ＥＰＨ、ＥＰＬ、ＥＰＭ  端部
ＧＥＨ、ＧＥＬ  ゲート電極
ＧＩＨ、ＧＩＬ、ＧＩＭ  ゲート絶縁膜
ＨＲ  高耐圧ＭＩＳＦＥＴ形成領域
ＩＦ１、ＩＦ１０、ＩＦ１１、ＩＦ２〜ＩＦ９、ＩＦＧ  絶縁膜
ＩＬ１、ＩＬ２  層間絶縁膜
ＬＤＨ、ＬＤＬ、ＬＤＭ  ｎ-型半導体領域
ＬＲ  低耐圧ＭＩＳＦＥＴ形成領域
Ｍ１Ｍ、Ｍ２Ｈ、Ｍ２Ｌ、Ｍ２Ｍ  マスク体
ＭＣ  ＭＯＮＯＳ型トランジスタ
ＭＬ１  配線
ＭＲ  メモリ形成領域
ＮＤＨ、ＮＤＬ、ＮＤＭ  ｎ+型半導体領域
ＯＤ１、ＯＤ２  オフセット量
ＯＦ１、ＯＦ２  オフセットスペーサ
ＰＧ  プラグ
ＰＲ１〜ＰＲ６  レジスト膜
ＰＳ  上面
ＰＷＨ、ＰＷＬ、ＰＷＭ  ｐ型ウェル
ＱＨ  高耐圧ＭＩＳＦＥＴ
ＱＬ  低耐圧ＭＩＳＦＥＴ
ＳＢ  半導体基板
ＳＬ１〜ＳＬ４  ソース線
ＳＮＦ  絶縁膜
ＳＯ１〜ＳＯ３  犠牲酸化膜
ＳＳＨ、ＳＳＬ、ＳＳＭ  側面
ＳＴＩ  素子分離領域
ＳＷ  サイドウォールスペーサ
ＴＨ１、ＴＨ２  厚さ
ＷＥ１、ＷＥ２  ウェル
ＷＬ１、ＷＬ２  ワード線
【図１】
0006407644.tif 000002
【図２】
0006407644.tif 000003
【図３】
0006407644.tif 000004
【図４】
0006407644.tif 000005
【図５】
0006407644.tif 000006
【図６】
0006407644.tif 000007
【図７】
0006407644.tif 000008
【図８】
0006407644.tif 000009
【図９】
0006407644.tif 000010
【図１０】
0006407644.tif 000011
【図１１】
0006407644.tif 000012
【図１２】
0006407644.tif 000013
【図１３】
0006407644.tif 000014
【図１４】
0006407644.tif 000015
【図１５】
0006407644.tif 000016
【図１６】
0006407644.tif 000017
【図１７】
0006407644.tif 000018
【図１８】
0006407644.tif 000019
【図１９】
0006407644.tif 000020
【図２０】
0006407644.tif 000021
【図２１】
0006407644.tif 000022
【図２２】
0006407644.tif 000023
【図２３】
0006407644.tif 000024
【図２４】
0006407644.tif 000025
【図２５】
0006407644.tif 000026
【図２６】
0006407644.tif 000027
【図２７】
0006407644.tif 000028
【図２８】
0006407644.tif 000029
【図２９】
0006407644.tif 000030
【図３０】
0006407644.tif 000031
【図３１】
0006407644.tif 000032
【図３２】
0006407644.tif 000033
【図３３】
0006407644.tif 000034
【図３４】
0006407644.tif 000035
【図３５】
0006407644.tif 000036
【図３６】
0006407644.tif 000037
【図３７】
0006407644.tif 000038
【図３８】
0006407644.tif 000039
【図３９】
0006407644.tif 000040
【図４０】
0006407644.tif 000041
【図４１】
0006407644.tif 000042
【図４２】
0006407644.tif 000043
【図４３】
0006407644.tif 000044
【図４４】
0006407644.tif 000045
【図４５】
0006407644.tif 000046
【図４６】
0006407644.tif 000047
【図４７】
0006407644.tif 000048
【図４８】
0006407644.tif 000049
【図４９】
0006407644.tif 000050
【図５０】
0006407644.tif 000051
【図５１】
0006407644.tif 000052
【図５２】
0006407644.tif 000053
【図５３】
0006407644.tif 000054
【図５４】
0006407644.tif 000055
【図５５】
0006407644.tif 000056
【図５６】
0006407644.tif 000057
【図５７】
0006407644.tif 000058
【図５８】
0006407644.tif 000059
【図５９】
0006407644.tif 000060
【図６０】
0006407644.tif 000061
【図６１】
0006407644.tif 000062