(57)【特許請求の範囲】
【請求項１】
第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
前記第１及び第２のノードの内の一方と第３のノードとの間に接続された第１のインピーダンス素子と、
前記第３のノードと前記第１及び第２のノードの内の他方との間に接続された第１のキャパシターと、
前記第１及び第２のノードの内の前記一方と第４のノードとの間に接続された第２のインピーダンス素子と、
前記第４のノードと前記第１及び第２のノードの内の前記他方との間に接続された第２のキャパシター又はクランプ回路と、
前記第１及び第２のノードの内の前記一方と第５のノードとの間に直列に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第１のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第１のトランジスター、及び、前記第２のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第２のトランジスターと、
前記第５のノードと前記第１及び第２のノードの内の前記他方との間に接続された第３のインピーダンス素子と、
前記第４のノードと前記第１及び第２のノードの内の前記他方との間に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第３のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第３のトランジスターと、
前記第１のノードと前記第２のノードとの間に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って前記第１のノードから前記第２のノードに電流を流す放電回路と、
を備える静電気保護回路。
【請求項２】
第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
前記第１及び第２のノードの内の一方と第３のノードとの間に接続された第１のキャパシターと、
前記第３のノードと前記第１及び第２のノードの内の他方との間に接続された第１のインピーダンス素子と、
前記第１及び第２のノードの内の前記一方と第４のノードとの間に接続された第２のインピーダンス素子と、
前記第４のノードと前記第１及び第２のノードの内の前記他方との間に接続された第２のキャパシター又はクランプ回路と、
前記第１及び第２のノードの内の前記一方と第５のノードとの間に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第２のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第１のトランジスターと、
前記第５のノードと前記第１及び第２のノードの内の前記他方との間に接続された第３のインピーダンス素子と、
前記第４のノードと前記第１及び第２のノードの内の前記他方との間に直列に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第１のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第２のトランジスター、及び、前記第３のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第３のトランジスターと、
前記第１のノードと前記第２のノードとの間に接続され、前記第１のノードが前記第２のノードよりも高電位になったときに、前記第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って前記第１のノードから前記第２のノードに電流を流す放電回路と、
を備える静電気保護回路。
【請求項３】
前記第１のインピーダンス素子及び前記第１のキャパシターで構成される第１の直列回路の時定数が、前記第２のインピーダンス素子及び前記第２のキャパシターで構成される第２の直列回路の時定数よりも大きい、請求項１又は２記載の静電気保護回路。
【請求項４】
前記第１の直列回路の時定数が２００ｎｓ以上であり、前記第２の直列回路の時定数が５０ｎｓ以下である、請求項３記載の静電気保護回路。
【請求項５】
前記第１のノードが前記第２のノードよりも高電位になったときに、前記第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って出力信号を活性化する検出回路をさらに備え、前記放電回路が、前記検出回路の出力信号が活性化されたときに前記第１のノードから前記第２のノードに電流を流す、請求項１〜４のいずれか１項記載の静電気保護回路。
【請求項６】
前記第５のノードと第６のノードとの間に接続された第４のインピーダンス素子をさらに備え、前記第３のインピーダンス素子が、前記第６のノードと前記第１及び第２のノードの内の前記他方との間に接続されている、請求項１〜５のいずれか１項記載の静電気保護回路。
【請求項７】
前記第５のノードと第６のノードとの間に接続された第４のインピーダンス素子と、
前記第４のインピーダンス素子と並列に接続され、前記検出回路の出力信号が活性化されたときに導通状態になる第４のトランジスターと、
をさらに備え、前記第３のインピーダンス素子が、前記第６のノードと前記第１及び第２のノードの内の前記他方との間に接続されている、請求項５記載の静電気保護回路。
【請求項８】
第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
前記第１のノードと前記第２のノードとの間に接続された放電回路と、
前記第１のノードと前記第２のノードとの間に直列接続されたインピーダンス素子及びクランプ回路、及び、前記クランプ回路に並列接続されたトランジスターを含み、前記インピーダンス素子の両端に発生する電位差に基づいて、前記放電回路を動作させる信号を生成し、前記第１又は第２の端子に静電気が印加されて前記第１のノードから前記インピーダンス素子及び前記クランプ回路を介して前記第２のノードに電流が流れ、前記第１のノードと前記第２のノードとの間の電圧が所定の電圧以上になったときに、前記トランジスターを導通状態として、前記放電回路を動作させる信号をラッチするラッチ回路と、
前記ラッチ回路を制御するスイッチ回路と、
前記第１又は第２の端子に静電気が印加されてから所定の時定数によって設定された時間が経過した後に、前記スイッチ回路をオフ状態にして前記ラッチ回路の動作を停止させる制御回路と、
を備える静電気保護回路。
【請求項９】
請求項１〜８のいずれか１項記載の静電気保護回路を備える半導体集積回路装置。
【請求項１０】
内部回路と、前記内部回路を静電気から保護する請求項６又は７記載の静電気保護回路とを備え、前記静電気保護回路の保持電圧が、前記内部回路の最小動作電圧以上に設定されている、半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の内部回路をＥＳＤ（Electro-Static Discharge：静電気の放電）から保護する静電気保護回路に関する。さらに、本発明は、そのような静電気保護回路を内蔵した半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置において、人体や搬送機器に帯電した静電気が内部回路に印加されることによる内部回路の破壊を防止するために、静電気保護回路を設けることが行われている。例えば、静電気保護回路は、高電位側の電源電位が供給される第１の端子と低電位側の電源電位が供給される第２の端子との間に接続される。静電気の放電によって第１の端子に正の電荷が印加されると、正の電荷が静電気保護回路を介して第２の端子に放出されるので、内部回路に過大な電圧が印加されることがなく、内部回路の破壊を防止することができる。
【０００３】
関連する技術として、特許文献１の図９には、第１の電源ラインと第２の電源ラインとの間に接続された従来の静電気放電保護回路が示されている。この静電気放電保護回路は、第１の電源ラインと第２の電源ラインとの間に直列に接続された抵抗及びキャパシターからなる時定数回路１０１と、第１の電源ラインと第２の電源ラインとの間に接続されたＮチャネルトランジスター１０２からなる放電回路と、入力側が抵抗とキャパシターとの接続ノードに接続され、出力側がトランジスター１０２のゲートに接続された３段のインバーター１０３〜１０５とを備えている。
【０００４】
この静電気放電保護回路において、第１の電源ラインに正の電荷が印加された場合に、第１の電源ラインの電位の立ち上がり時間が時定数回路１０１の時定数に応じた時間よりも短ければ、抵抗とキャパシターとの接続ノードの電位がローレベルになる。抵抗とキャパシターとの接続ノードの電位は、時定数回路１０１の時定数に応じた期間においてローレベルに維持される。その期間において、トランジスター１０２のゲートがハイレベルになり、トランジスター１０２がオン状態となる。それにより、第１の電源ラインに印加された正の電荷が第２の電源ラインに放出されて、内部回路が保護される。
【０００５】
このように、特許文献１の図９に示されている静電気放電保護回路においては、１つの時定数回路１０１の時定数によって放電動作の開始条件と終了条件とが決定される。従って、印加電圧の立ち上がりが急峻な場合にのみ放電動作を開始するように時定数を設定すると、放電動作の継続時間が不十分になるおそれがある。一方、十分な放電動作の継続時間を確保するように時定数を設定すると、電源投入時において電源電圧が立ち上がる際に静電気放電保護回路が誤って動作するおそれがある。
【０００６】
また、特許文献１の図９に示されている静電気放電保護回路においては、第１の電源ラインと第２の電源ラインとの間の電圧が内部回路の最小動作電圧よりも低い動作領域からトランジスター１０２に電流が流れ始める。従って、電源投入時において電源電圧が立ち上がる際に静電気放電保護回路が動作すると、内部回路が誤動作するおそれがある。このような静電気放電保護回路は、電源投入時における電源電圧の立ち上がり時間に制限をかけて使用する必要がある。
【０００７】
さらに、特許文献２には、簡単な回路構成で静電気放電による電荷を余すことなく十分に放電させることができる静電気放電保護回路が開示されている。この静電気放電保護回路は、第１のラインと第２のラインとの間に並列に接続された第１の回路及び第２の回路を含むトリガー回路と、第１のラインと第２のラインの間に接続され、ゲートがトリガー回路の所定の接続ノードに直接又は間接的に接続されて、ゲート電位の変化により導通するトランジスターを含む放電回路とを備えている。
【０００８】
第１の回路は、第１のラインと第２のラインとの間に直列に接続された第１のインピーダンス素子及びキャパシター素子と、第１のインピーダンス素子と直列にかつキャパシター素子と並列に接続された第１導電型の第１のトランジスターとを含む。第２の回路は、第１のラインと第２のラインとの間に直列に接続された第２導電型の第２のトランジスターと第２のインピーダンス素子を含む。第２のトランジスターのゲートは、第１のインピーダンス素子とキャパシター素子との間の第１のノードに接続され、第１のトランジスターのゲートは、第２のトランジスターと第２のインピーダンス素子との間の第２のノードに接続され、所定の接続ノードは、第１のノード又は第２のノードである。
【０００９】
この静電気放電保護回路においては、静電気の放電によって第２のトランジスターが一旦オン状態になると、ＣＲ時定数に関係なく、第１のラインの電位が第２のラインの電位よりも高い状態では第２のトランジスターがオン状態を保ち続け、静電気の放電によって第１のラインに印加された電荷を放電回路が第２のラインに放出する。しかしながら、電源投入時において電源電圧が立ち上がる際に静電気放電保護回路が誤って動作を開始すると、放電回路にそのまま電流が流れ続けてしまうおそれがある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１８２１１９号公報（段落０００３−００１０、図９）
【特許文献２】特開２０１４−１３２７１７号公報（段落００１７−００１８、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明の第１の目的は、印加電圧の立ち上がりが急峻な場合にのみ放電動作を開始すると共に、静電気の放電によって印加される電荷を過不足なく放出することができる静電気保護回路を提供することである。また、本発明の第２の目的は、印加電圧が設定電圧以上である場合にのみ放電動作を開始すると共に、静電気の放電によって印加される電荷を過不足なく放出することができる静電気保護回路を提供することである。さらに、本発明の第３の目的は、電源投入時において電源電圧が立ち上がる際の過剰な放電動作を防止して、一定以上の電源電圧を確保することができる静電気保護回路を提供することである。加えて、本発明の第４の目的は、そのような静電気保護回路を内蔵した半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１２】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１及び第２のノードの内の一方と第３のノードとの間に接続された第１のインピーダンス素子と、第３のノードと第１及び第２のノードの内の他方との間に接続された第１のキャパシターと、第１及び第２のノードの内の一方と第４のノードとの間に接続された第２のインピーダンス素子と、第４のノードと第１及び第２のノードの内の他方との間に接続された第２のキャパシター又はクランプ回路と、第１及び第２のノードの内の一方と第５のノードとの間に直列に接続され、第１のノードが第２のノードよりも高電位になったときに、第１のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第１のトランジスター、及び、第２のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第２のトランジスターと、第５のノードと第１及び第２のノードの内の他方との間に接続された第３のインピーダンス素子と、第４のノードと第１及び第２のノードの内の他方との間に接続され、第１のノードが第２のノードよりも高電位になったときに、第３のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第３のトランジスターと、第１のノードと第２のノードとの間に接続され、第１のノードが第２のノードよりも高電位になったときに、第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って第１のノードから第２のノードに電流を流す放電回路とを備える。
【００１３】
本発明の第２の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１及び第２のノードの内の一方と第３のノードとの間に接続された第１のキャパシターと、第３のノードと第１及び第２のノードの内の他方との間に接続された第１のインピーダンス素子と、第１及び第２のノードの内の一方と第４のノードとの間に接続された第２のインピーダンス素子と、第４のノードと第１及び第２のノードの内の他方との間に接続された第２のキャパシター又はクランプ回路と、第１及び第２のノードの内の一方と第５のノードとの間に接続され、第１のノードが第２のノードよりも高電位になったときに、第２のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第１のトランジスターと、第５のノードと第１及び第２のノードの内の他方との間に接続された第３のインピーダンス素子と、第４のノードと第１及び第２のノードの内の他方との間に直列に接続され、第１のノードが第２のノードよりも高電位になったときに、第１のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第２のトランジスター、及び、第３のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第３のトランジスターと、第１のノードと第２のノードとの間に接続され、第１のノードが第２のノードよりも高電位になったときに、第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って第１のノードから第２のノードに電流を流す放電回路とを備える。
【００１４】
本発明の第１又は第２の観点に係る静電気保護回路において、第２のキャパシターが用いられる場合には、第１のインピーダンス素子及び第１のキャパシターで構成される第１の直列回路と、第２のインピーダンス素子及び第２のキャパシターで構成される第２の直列回路とが設けられる。それにより、放電動作を開始する条件を決定する時定数と、放電動作を停止する条件を決定する時定数とを別個に設定して、印加電圧の立ち上がりが急峻な場合にのみ放電動作を開始すると共に、静電気の放電によって印加される電荷を過不足なく放出することができる。
【００１５】
ここで、第１の直列回路の時定数が、第２の直列回路の時定数よりも大きくても良い。それにより、第１のトランジスターが導通状態を維持する時間を長くして、静電気の放電によって印加される電荷を過不足なく放出することができる。また、印加電圧の立ち上がりが急峻な場合にのみ第２のトランジスターが導通状態となるようにして、電源投入時において電源電圧が立ち上がる際における静電気放電保護回路の誤動作を防止することができる。
【００１６】
さらに、第１の直列回路の時定数が２００ｎｓ以上であり、第２の直列回路の時定数が５０ｎｓ以下であるようにしても良い。ヒューマンボディモデルにおいて、サージ電流は、発生から２００ｎｓ程度の時間において大きな電流値を示すので、放電動作を開始してから停止するまでの時間を２００ｎｓ以上とすることにより、人体に帯電した静電気が半導体集積回路装置の内部回路に印加されることによる内部回路の破壊を防止することができる。また、サージ電流の立ち上がり時間は１０ｎｓ程度であるので、印加電圧の立ち上がり時間が５０ｎｓ以下である場合に放電動作を行うようにすれば、通常動作時において電源電圧の立ち上がり時間が５０ｎｓよりも遅い場合に静電気放電保護回路の誤動作を防止することができる。
【００１７】
本発明の第１又は第２の観点に係る静電気保護回路において、クランプ回路が用いられる場合には、第２及び第３のトランジスターがオフ状態からオン状態に遷移する際に、第１のノードと第２のノードとの間の電圧が所定の電圧以上であるか否かによって遷移条件が決定される。それにより、放電動作を開始する条件と、放電動作を停止する条件とを別個に設定して、印加電圧が設定電圧以上である場合にのみ放電動作を開始すると共に、静電気の放電によって印加される電荷を過不足なく放出することができる。
【００１８】
以上において、静電気保護回路が、第１のノードが第２のノードよりも高電位になったときに、第２又は第３のインピーダンス素子の両端に発生する電位差の増大に従って出力信号を活性化する検出回路をさらに備え、放電回路が、検出回路の出力信号が活性化されたときに第１のノードから第２のノードに電流を流すようにしても良い。
【００１９】
検出回路がない場合には、放電回路を駆動するために、第２のキャパシター又は第２のトランジスターのサイズを大きくする必要があるが、検出回路を設けることにより、第２のキャパシター又は第２のトランジスターのサイズを大きくしなくて良いので、回路面積やコストを低減することができる。
【００２０】
本発明の第３の観点に係る静電気保護回路は、以上述べた静電気保護回路において、第５のノードと第６のノードとの間に接続された第４のインピーダンス素子をさらに備え、第３のインピーダンス素子が、第６のノードと第１及び第２のノードの内の他方との間に接続されている。
【００２１】
本発明の第３の観点によれば、第３及び第４のインピーダンス素子が分圧回路を構成するので、通常動作時に電源投入によって電源電圧が急峻に立ち上がっても、第１のノードと第２のノードとの間の電圧が所定の電圧よりも小さければ、静電気保護回路が放電動作を開始するおそれがない。また、静電気の印加によって静電気保護回路が放電動作を一旦開始すると、第１のノードと第２のノードとの間の電圧が所定の電圧以上であれば、静電気保護回路が所定の時間において放電動作を継続することにより、静電気保護回路の両端間の電圧が略一定の電圧（保持電圧）に保持される。従って、電源投入時において電源電圧が立ち上がる際の過剰な放電動作を防止して、一定以上の電源電圧を確保することができる。
【００２２】
あるいは、静電気保護回路は、検出回路を備える場合に、第５のノードと第６のノードとの間に接続された第４のインピーダンス素子と、第４のインピーダンス素子と並列に接続され、検出回路の出力信号が活性化されたときに導通状態になる第４のトランジスターとをさらに備え、第３のインピーダンス素子が、第６のノードと第１及び第２のノードの内の他方との間に接続されても良い。
【００２３】
その場合には、静電気の印加によって静電気保護回路が放電動作を一旦開始すると、第３及び第４のインピーダンス素子と第４のトランジスターとで構成される分圧回路における分圧比が上昇するので、第１のノードと第２のノードとの間の電圧が低下して、半導体集積回路装置の内部回路が破壊に至る電圧に対するマージンが増えて静電気耐量が向上する。
【００２４】
本発明の第４の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１のノードと第２のノードとの間に接続された放電回路と、第１のノードと第２のノードとの間に直列接続されたインピーダンス素子及びクランプ回路、及び、クランプ回路に並列接続されたトランジスターを含み、インピーダンス素子の両端に発生する電位差に基づいて、放電回路を動作させる信号を生成し、第１又は第２の端子に静電気が印加されて第１のノードからインピーダンス素子及びクランプ回路を介して第２のノードに電流が流れ、第１のノードと第２のノードとの間の電圧が所定の電圧以上になったときに、トランジスターを導通状態として、放電回路を動作させる信号をラッチするラッチ回路と、ラッチ回路を制御するスイッチ回路と、第１又は第２の端子に静電気が印加されてから所定の時定数によって設定された時間が経過した後に、スイッチ回路をオフ状態にしてラッチ回路の動作を停止させる制御回路とを備える。
【００２５】
本発明の第４の観点に係る静電気保護回路においては、第１又は第２の端子に静電気が印加されて第１のノードと第２のノードとの間の電圧が所定の電圧以上になったときに、放電回路を動作させる信号をラッチするラッチ回路と、第１又は第２の端子に静電気が印加されてから所定の時定数によって設定された時間が経過した後にラッチ回路の動作を停止させる制御回路とが設けられる。それにより、放電動作を開始する条件と、放電動作を停止する条件とを別個に設定して、印加電圧が設定電圧以上である場合にのみ放電動作を開始すると共に、静電気の放電によって印加される電荷を過不足なく放出することができる。
【００２６】
本発明の１つの観点に係る半導体集積回路装置は、本発明のいずれかの観点に係る静電気保護回路を具備する。それにより、各種の半導体集積回路装置において、静電気の放電による内部回路の破壊を防止することができる。
【００２７】
あるいは、半導体集積回路装置が、内部回路と、内部回路を静電気から保護する本発明の第３の観点に係る静電気保護回路とを備え、静電気保護回路の保持電圧が、内部回路の最小動作電圧以上に設定されても良い。その場合には、通常動作時において電源ノイズ等の影響によって静電気保護回路が放電動作を行っても、内部回路には最小動作電圧以上の電源電圧が供給されるので、内部回路の誤動作は起こらない。第１の直列回路の時定数によって設定された時間が経過すると、放電回路が強制的にオフ状態にされて放電動作が停止する。
【図面の簡単な説明】
【００２８】
【図１】静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図。
【図２】静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図。
【図３Ａ】本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図。
【図３Ｂ】本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図。
【図４Ａ】本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図。
【図４Ｂ】本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図。
【図５】本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図。
【図６】従来の静電気保護回路のＩ−Ｖ特性を示す図。
【図７】第３の実施形態に係る静電気保護回路のＩ−Ｖ特性を示す図。
【図８】従来技術と第３の実施形態に係る静電気保護回路とのＩ−Ｖ特性を示す図。
【図９】ヒューマンボディモデルにおける静電気放電の電流波形を示す図。
【図１０】従来の静電気保護回路における静電気による電流電圧波形を示す図。
【図１１】第３の実施形態における静電気による電流電圧波形を示す図。
【図１２】従来の静電気保護回路における電源投入時の電流電圧波形を示す図。
【図１３】第３の実施形態における電源投入時の電流電圧波形を示す図。
【図１４】本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図。
【図１５】第４の実施形態に係る静電気保護回路のＩ−Ｖ特性を示す図。
【図１６】本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図。
【図１７】本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図。
【図１８】本発明の第７の実施形態に係る静電気保護回路の構成例を示す回路図。
【図１９】本発明の第８の実施形態に係る静電気保護回路の構成例を示す回路図。
【図２０】本発明の第９の実施形態に係る静電気保護回路の構成例を示す回路図。
【図２１】本発明の第１０の実施形態に係る静電気保護回路の構成例を示す図。
【図２２】本発明の各実施形態において使用可能なインピーダンス素子の例を示す図。
【図２３】本発明の各実施形態において使用可能なクランプ回路の例を示す図。
【図２４】ＭＯＳトランジスター以外に使用可能な３端子素子の例を示す図。
【発明を実施するための形態】
【００２９】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１及び図２は、本発明の各実施形態に係る静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、電源端子Ｐ１及びＰ２と、信号端子Ｐ３と、ダイオード１及び２と、電源配線３及び４と、静電気保護回路１０と、内部回路２０とを含んでいる。電源配線３及び４の各々は、抵抗成分を有している。また、内部回路２０は、ＰチャネルＭＯＳトランジスターＱＰ２０と、ＮチャネルＭＯＳトランジスターＱＮ２０とを含んでいる。
【００３０】
例えば、静電気保護回路１０は、高電位側の電源電位ＶＤＤが供給される電源端子Ｐ１と低電位側の電源電位ＶＳＳが供給される電源端子Ｐ２との間に接続されても良い。また、静電気保護回路１０は、電源端子Ｐ１と信号端子Ｐ３との間に接続されても良いし、信号端子Ｐ３と電源端子Ｐ２との間に接続されても良い。以下の実施形態においては、一例として、図１及び図２に示すように、静電気保護回路１０が、電源端子Ｐ１にノードＮ１を介して接続されると共に、電源端子Ｐ２にノードＮ２を介して接続される場合について説明する。
【００３１】
静電気の放電によって電源端子Ｐ２に正の電荷が印加されると、正の電荷がダイオード２を介して信号端子Ｐ３に放出され、又は、ダイオード２及び１を介して電源端子Ｐ１に放出されるので、内部回路２０に過大な電圧が印加されることがなく、内部回路２０の破壊を防止することができる。従って、問題となるのは、ダイオード１及び２の内の少なくとも一方に逆電圧が印加される場合である。
【００３２】
図１には、静電気の放電によって信号端子Ｐ３に正の電荷が印加される一方、電源端子Ｐ２が接地されている場合の放電経路が示されている。静電気の放電によって、サージ電流ＩＥＳＤが、ダイオード１、電源配線３、静電気保護回路１０、及び、電源配線４の経路で流れる。
【００３３】
放電動作において、逆電圧が印加されるダイオード２と並列に接続されたトランジスターＱＮ２０のドレイン・ソース間電圧が、トランジスターＱＮ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（１）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ  ・・・（１）
ここで、ＶＦはダイオード１の順方向電圧であり、ＶＷは電源配線３の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
【００３４】
また、図２には、静電気の放電によって信号端子Ｐ３に負の電荷が印加される一方、電源端子Ｐ１が接地されている場合の放電経路が示されている。静電気の放電によって、サージ電流ＩＥＳＤが、電源配線３、静電気保護回路１０、電源配線４、及び、ダイオード２の経路で流れる。
【００３５】
放電動作において、逆電圧が印加されるダイオード１と並列に接続されたトランジスターＱＰ２０のソース・ドレイン間電圧が、トランジスターＱＰ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（２）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ  ・・・（２）
ここで、ＶＦはダイオード２の順方向電圧であり、ＶＷは電源配線４の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
【００３６】
式（１）及び式（２）から分かるように、図１に示す場合と図２に示す場合とにおいて、内部回路２０を保護するための条件は、同じ式で表すことができる。即ち、放電経路上のデバイスに発生する電圧の総和が、内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧよりも小さいことが、内部回路２０を保護するための条件となる。そのような静電気保護回路１０を設けることにより、各種の半導体集積回路装置において、静電気の放電による内部回路２０の破壊を防止することができる。
【００３７】
＜第１の実施形態＞
図３Ａ及び図３Ｂは、本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図である。図３Ａ及び図３Ｂに示すように、第１の実施形態に係る静電気保護回路１０ａ又は１０ｂは、第１〜第３のインピーダンス素子としての抵抗素子Ｒ１〜Ｒ３と、キャパシターＣ１及びＣ２と、ＰチャネルＭＯＳトランジスターＱＰ１及びＱＰ２と、ＮチャネルＭＯＳトランジスターＱＮ３と、放電回路１１ａ又は１１ｂとを含んでいる。
【００３８】
キャパシターＣ１及びＣ２の各々は、複数の配線層にそれぞれ形成された複数の電極を用いて構成されても良いし、少なくとも１つのＭＯＳトランジスターを用いて構成されても良い。例えば、ＮチャネルＭＯＳトランジスターのドレイン、ソース、及び、バックゲートを第１の電極とし、ゲートを第２の電極とすることにより、キャパシターＣ１又はＣ２を構成することができる。
【００３９】
抵抗素子Ｒ１は、ノードＮ１とノードＮ３との間に接続されており、キャパシターＣ１は、ノードＮ３とノードＮ２との間に接続されている。また、抵抗素子Ｒ２は、ノードＮ１とノードＮ４との間に接続されており、キャパシターＣ２は、ノードＮ４とノードＮ２との間に接続されている。
【００４０】
トランジスターＱＰ１及びＱＰ２は、ノードＮ１とノードＮ５との間に直列に接続されている。トランジスターＱＰ１は、ノードＮ１に接続されたソースと、ノードＮ３に接続されたゲートとを有している。トランジスターＱＰ２は、トランジスターＱＰ１のドレインに接続されたソースと、ノードＮ５に接続されたドレインと、ノードＮ４に接続されたゲートとを有している。ノードＮ１がノードＮ２よりも高電位になったときに、トランジスターＱＰ１は、抵抗素子Ｒ１の両端に発生する電位差の増大に従って導通状態（オン状態）になり、トランジスターＱＰ２は、抵抗素子Ｒ２の両端に発生する電位差の増大に従ってオン状態になる。
【００４１】
抵抗素子Ｒ３は、ノードＮ５とノードＮ２との間に接続されている。また、トランジスターＱＮ３は、ノードＮ４とノードＮ２との間に接続されている。トランジスターＱＮ３は、ノードＮ４に接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ５に接続されたゲートとを有している。トランジスターＱＮ３は、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ３の両端に発生する電位差の増大に従ってオン状態になる。
【００４２】
放電回路１１ａ又は１１ｂは、ノードＮ１とノードＮ２との間に接続されており、抵抗素子Ｒ２又はＲ３の両端に発生する電位差の増大に従ってノードＮ１からノードＮ２に電流を流す。例えば、図３Ａに示す放電回路１１ａは、ＰチャネルＭＯＳトランジスターＱＰ１１を含んでいる。トランジスターＱＰ１１は、ノードＮ１に接続されたソースと、ノードＮ２に接続されたドレインと、ノードＮ４に接続されたゲートとを有している。トランジスターＱＰ１１は、抵抗素子Ｒ２の両端に発生する電位差が閾値電圧以上になるとオンして、ノードＮ１からノードＮ２に電流を流す。
【００４３】
また、図３Ｂに示す放電回路１１ｂは、ＮチャネルＭＯＳトランジスターＱＮ１１を含んでいる。トランジスターＱＮ１１は、ノードＮ１に接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ５に接続されたゲートとを有している。トランジスターＱＮ１１は、抵抗素子Ｒ３の両端に発生する電位差が閾値電圧以上になるとオンして、ノードＮ１からノードＮ２に電流を流す。
【００４４】
本実施形態においては、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路と、抵抗素子Ｒ２及びキャパシターＣ２で構成される第２の直列回路とが設けられる。それにより、放電動作を開始する条件を決定する時定数と、放電動作を停止する条件を決定する時定数とを別個に設定して、印加電圧の立ち上がりが急峻な場合にのみ放電動作を開始すると共に、静電気の放電によって印加される電荷を過不足なく放出することができる。
【００４５】
以下においては、第１の直列回路の時定数が、第２の直列回路の時定数よりも大きいものとする。それにより、トランジスターＱＰ１がオン状態を維持する時間を長くして、静電気の放電によって印加される電荷を過不足なく放出することができる。また、印加電圧の立ち上がりが急峻な場合にのみトランジスターＱＰ２がオン状態となるようにして、電源投入時において電源電圧が立ち上がる際における静電気保護回路の誤動作を防止することができる。
【００４６】
さらに、第１の直列回路の時定数が２００ｎｓ以上であり、第２の直列回路の時定数が５０ｎｓ以下であるようにしても良い。ヒューマンボディモデルにおいて、サージ電流は、発生から２００ｎｓ程度の時間において大きな電流値を示すので、放電動作を開始してから停止するまでの時間を２００ｎｓ以上とすることにより、人体に帯電した静電気が半導体集積回路装置の内部回路に印加されることによる内部回路の破壊を防止することができる。例えば、抵抗素子Ｒ１の抵抗値を２００ｋΩとし、キャパシターＣ１の容量値を１ｐＦとすると、第１の直列回路の時定数は２００ｎｓとなる。
【００４７】
また、ヒューマンボディモデルにおいて、サージ電流の立ち上がり時間は１０ｎｓ程度であるので、印加電圧の立ち上がり時間が５０ｎｓ以下である場合に放電動作を行うようにすれば、通常動作時において電源電圧の立ち上がり時間が５０ｎｓよりも遅い場合に静電気保護回路の誤動作を防止することができる。例えば、抵抗素子Ｒ１の抵抗値を５０ｋΩとし、キャパシターＣ１の容量値を１ｐＦとすると、第１の直列回路の時定数は５０ｎｓとなる。
【００４８】
ここで、図３Ａに示す静電気保護回路１０ａの動作について詳しく説明する。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されると、ノードＮ１から抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路を介してノードＮ２に電流が流れる。それにより、抵抗素子Ｒ１の両端電圧が上昇すると共に、キャパシターＣ１の充電が行われる。ノードＮ３の電位は、抵抗素子Ｒ１とキャパシターＣ１との時定数に従って、ノードＮ２の電位に対して上昇する。
【００４９】
また、ノードＮ１から抵抗素子Ｒ２及びキャパシターＣ２で構成される第２の直列回路を介してノードＮ２に電流が流れる。それにより、抵抗素子Ｒ２の両端電圧が上昇すると共に、キャパシターＣ２の充電が行われる。ノードＮ４の電位は、抵抗素子Ｒ２とキャパシターＣ２との時定数に従って、ノードＮ２の電位に対して上昇する。第２の直列回路の時定数は第１の直列回路の時定数よりも小さいので、ノードＮ４の電位の上昇速度は、ノードＮ３の電位の上昇速度よりも速い。
【００５０】
通常動作時において、ノードＮ１とノードＮ２との間に印加される電圧が緩やかに上昇する場合には、ノードＮ１とノードＮ４との間の電圧（抵抗素子Ｒ２の両端電圧）がトランジスターＱＰ２の閾値電圧よりも小さいままとなり、トランジスターＱＰ２がオフ状態を維持する。
【００５１】
一方、通常動作時において又は静電気の放電によって、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合には、ノードＮ１とノードＮ３との間の電圧（抵抗素子Ｒ１の両端電圧）がトランジスターＱＰ１の閾値電圧以上になり、トランジスターＱＰ１がオンする。また、抵抗素子Ｒ２の両端電圧がトランジスターＱＰ２の閾値電圧以上になり、トランジスターＱＰ２がオンする。さらに、抵抗素子Ｒ２の両端電圧が放電回路１１ａのトランジスターＱＰ１１の閾値電圧以上になると、トランジスターＱＰ１１が、ノードＮ１からノードＮ２に電流を流し始める。
【００５２】
トランジスターＱＰ１及びＱＰ２がオンすることにより、抵抗素子Ｒ３に電流が流れて、ノードＮ５とノードＮ２との間の電圧（抵抗素子Ｒ３の両端電圧）が０Ｖから上昇する。ここで、抵抗素子Ｒ３の両端電圧がトランジスターＱＮ３の閾値電圧よりも小さければ、トランジスターＱＮ３がオフ状態を維持する。一方、抵抗素子Ｒ３の両端電圧がトランジスターＱＮ３の閾値電圧以上になれば、トランジスターＱＮ３がオン状態に移行する。
【００５３】
トランジスターＱＰ２及びＱＮ３がオフ状態からオン状態に遷移する条件は、抵抗素子Ｒ２とキャパシターＣ２との時定数によって決定される。一方、トランジスターＱＰ２及びＱＮ３が一端オン状態になると、抵抗素子Ｒ２とキャパシターＣ２との時定数に関係なく、ノードＮ１の電位がノードＮ２の電位よりも高い状態においては、トランジスターＱＰ２及びＱＮ３がオン状態を保ち続ける。
【００５４】
トランジスターＱＮ３がオンすることにより、抵抗素子Ｒ２に流れる電流が増加して抵抗素子Ｒ２の両端電圧が上昇するので、トランジスターＱＰ２に流れる電流が増加する（正帰還）。トランジスターＱＰ２に流れる電流が増加することにより、抵抗素子Ｒ３に流れる電流が増加する。その結果、抵抗素子Ｒ３の両端電圧が上昇するので、トランジスターＱＮ３に流れる電流が増加する（正帰還）。それにより、抵抗素子Ｒ２の両端電圧がさらに上昇するので、放電回路１１ａのトランジスターＱＰ１１に流れる電流も増加する。
【００５５】
放電回路１１ａのトランジスターＱＰ１１に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が低下する。それにより、抵抗素子Ｒ２に流れる電流が減少し、抵抗素子Ｒ２の両端電圧が放電回路１１ａのトランジスターＱＰ１１の閾値電圧よりも低下すると、トランジスターＱＰ１１がオン状態からオフ状態に遷移する。
【００５６】
また、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数によって設定された時間が経過すると、トランジスターＱＰ１が強制的にオフ状態にされて、放電回路１１ａのトランジスターＱＰ１１による放電動作が停止する。それにより、通常動作時においてノードＮ１とノードＮ２との間に電源電圧が印加されて放電動作が開始した場合においても、所定の時間が経過した後に放電動作を停止することができる。
【００５７】
なお、図３Ｂに示す静電気保護回路１０ｂの場合には、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇して、抵抗素子Ｒ３の両端電圧が放電回路１１ｂのトランジスターＱＮ１１の閾値電圧以上になると、トランジスターＱＮ１１が、ノードＮ１からノードＮ２に電流を流し始める。また、ノードＮ１とノードＮ２との間の電圧が低下して、抵抗素子Ｒ３の両端電圧が放電回路１１ｂのトランジスターＱＮ１１の閾値電圧よりも低下すると、トランジスターＱＮ１１がオン状態からオフ状態に遷移する。
【００５８】
＜第２の実施形態＞
図４Ａ及び図４Ｂは、本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図である。第２の実施形態に係る静電気保護回路においては、第１の実施形態に係る静電気保護回路に対して、検出回路１２が追加されている。その他の点に関しては、第２の実施形態は、第１の実施形態と同様である。
【００５９】
検出回路１２は、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ２又はＲ３の両端に発生する電位差の増大に従って出力信号を活性化する。例えば、検出回路１２は、ＰチャネルＭＯＳトランジスターＱＰ１２及びＮチャネルＭＯＳトランジスターＱＮ１２で構成されるインバーターを含んでいる。あるいは、検出回路１２は、直列に接続された複数のインバーターを含んでも良い。
【００６０】
トランジスターＱＰ１２は、ノードＮ１に接続されたソースと、出力端子ＯＵＴに接続されたドレインと、入力端子ＩＮに接続されたゲートとを有している。また、トランジスターＱＮ１２は、出力端子ＯＵＴに接続されたドレインと、ノードＮ２に接続されたソースと、入力端子ＩＮに接続されたゲートとを有している。
【００６１】
図４Ａに示す静電気保護回路１０ｃにおいては、奇数段（図４Ａにおいては、１段）のインバーターを含む検出回路１２の入力端子ＩＮがノードＮ４に接続され、検出回路１２の出力端子ＯＵＴに放電回路１１ｂが接続されている。一方、検出回路１２が偶数段のインバーターを含む場合には、検出回路１２の出力端子ＯＵＴに放電回路１１ａが接続される。
【００６２】
検出回路１２は、入力端子ＩＮに供給されるノードＮ４の電位がハイレベルであるかローレベルであるかを検出し、そのレベルを反転して、反転されたレベルを有する出力信号を出力端子ＯＵＴから出力する。それにより、検出回路１２は、抵抗素子Ｒ２の両端電圧がノードＮ１とノードＮ２との間の電圧に対して所定の割合（例えば、５０％）よりも大きくなったときに出力信号をハイレベルに活性化する。放電回路１１ｂは、検出回路１２の出力信号がハイレベルに活性化されたときにノードＮ１からノードＮ２に電流を流す。
【００６３】
図４Ｂに示す静電気保護回路１０ｄにおいては、奇数段（図４Ｂにおいては、１段）のインバーターを含む検出回路１２の入力端子ＩＮがノードＮ５に接続され、検出回路１２の出力端子ＯＵＴに放電回路１１ａが接続されている。一方、検出回路１２が偶数段のインバーターを含む場合には、検出回路１２の出力端子ＯＵＴに放電回路１１ｂが接続される。
【００６４】
検出回路１２は、入力端子ＩＮに供給されるノードＮ５の電位がハイレベルであるかローレベルであるかを検出し、そのレベルを反転して、反転されたレベルを有する出力信号を出力端子ＯＵＴから出力する。それにより、検出回路１２は、抵抗素子Ｒ３の両端電圧がノードＮ１とノードＮ２との間の電圧に対して所定の割合（例えば、５０％）よりも大きくなったときに出力信号をローレベルに活性化する。放電回路１１ａは、検出回路１２の出力信号がローレベルに活性化されたときにノードＮ１からノードＮ２に電流を流す。
【００６５】
検出回路１２がない場合には、放電回路１１ａ又は１１ｂを駆動するために、キャパシターＣ２又はトランジスターＱＰ２のサイズを大きくする必要があるが、検出回路１２を設けることにより、キャパシターＣ２又はトランジスターＱＰ２のサイズを大きくしなくて良いので、回路面積やコストを低減することができる。なお、検出回路１２としては、インバーター以外にも、コンパレーター等を用いることができる。
【００６６】
＜第３の実施形態＞
図５は、本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図である。第３の実施形態に係る静電気保護回路は、第１又は第２の実施形態に係る静電気保護回路に対して、ノードＮ５とノードＮ６との間に接続された第４のインピーダンス素子としての抵抗素子Ｒ４をさらに備えており、抵抗素子Ｒ３が、ノードＮ６とノードＮ２との間に接続されている。その他の点に関しては、第３の実施形態は、第１又は第２の実施形態と同様である。以下においては、一例として、図４Ａに示す静電気保護回路１０ｃに対して抵抗素子Ｒ４を追加した場合について説明する。
【００６７】
抵抗素子Ｒ４及びＲ３は、ノードＮ５とノードＮ２との間の電圧を分圧する分圧回路を構成している。トランジスターＱＮ３は、ノードＮ４に接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ６に接続されたゲートとを有している。トランジスターＱＮ３は、ノードＮ１がノードＮ２よりも高電位になったときに、ノードＮ６とノードＮ２との間の電圧（抵抗素子Ｒ３の両端電圧）の上昇に従ってオン状態になる。
【００６８】
即ち、トランジスターＱＮ３は、抵抗素子Ｒ３の両端電圧が閾値電圧以上になるとオン状態になって、抵抗素子Ｒ２に流れる電流を増加させる。検出回路１２は、抵抗素子Ｒ２の両端電圧の上昇に従って出力信号をハイレベルに活性化する。放電回路１１ｂは、検出回路１２の出力信号がハイレベルに活性化されたときに、ノードＮ１からノードＮ２に電流を流す。
【００６９】
ここで、図５に示す静電気保護回路１０ｅの動作について詳しく説明する。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されると、ノードＮ１から抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路を介してノードＮ２に電流が流れる。それにより、抵抗素子Ｒ１の両端電圧が上昇すると共に、キャパシターＣ１の充電が行われる。ノードＮ３の電位は、抵抗素子Ｒ１とキャパシターＣ１との時定数に従って、ノードＮ２の電位に対して上昇する。
【００７０】
また、ノードＮ１から抵抗素子Ｒ２及びキャパシターＣ２で構成される第２の直列回路を介してノードＮ２に電流が流れる。それにより、抵抗素子Ｒ２の両端電圧が上昇すると共に、キャパシターＣ２の充電が行われる。ノードＮ４の電位は、抵抗素子Ｒ２とキャパシターＣ２との時定数に従って、ノードＮ２の電位に対して上昇する。第２の直列回路の時定数は第１の直列回路の時定数よりも小さいので、ノードＮ４の電位の上昇速度は、ノードＮ３の電位の上昇速度よりも速い。
【００７１】
通常動作時において、ノードＮ１とノードＮ２との間に印加される電圧が緩やかに上昇する場合には、ノードＮ１とノードＮ４との間の電圧（抵抗素子Ｒ２の両端電圧）がトランジスターＱＰ２の閾値電圧よりも小さいままとなり、トランジスターＱＰ２がオフ状態を維持する。
【００７２】
一方、通常動作時において又は静電気の放電によって、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合には、ノードＮ１とノードＮ３との間の電圧（抵抗素子Ｒ１の両端電圧）がトランジスターＱＰ１の閾値電圧以上になり、トランジスターＱＰ１がオンする。また、抵抗素子Ｒ２の両端電圧がトランジスターＱＰ２の閾値電圧以上になり、トランジスターＱＰ２がオンする。ただし、この時点においては、検出回路１２の入力端子ＩＮの電位はハイレベルとなっている。
【００７３】
トランジスターＱＰ１及びＱＰ２がオンすることにより、抵抗素子Ｒ４及びＲ３で構成される分圧回路の両端に電圧が印加されて、ノードＮ６とノードＮ２との間の電圧（抵抗素子Ｒ３の両端電圧）が０Ｖから上昇する。ここで、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも小さければ、抵抗素子Ｒ３の両端電圧がトランジスターＱＮ３の閾値電圧よりも小さいままとなり、トランジスターＱＮ３がオフ状態を維持する。一方、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上であれば、抵抗素子Ｒ３の両端電圧がトランジスターＱＮ３の閾値電圧以上になってトランジスターＱＮ３がオン状態に移行する。
【００７４】
トランジスターＱＮ３がオンすることにより、抵抗素子Ｒ２に流れる電流が増加して抵抗素子Ｒ２の両端電圧が上昇するので、トランジスターＱＰ２に流れる電流が増加する（正帰還）。同時に、検出回路１２の入力端子ＩＮの電位がローレベルになり、検出回路１２の出力信号がハイレベルに活性化される。それにより、放電回路１１ｂのトランジスターＱＮ１１が、ノードＮ１からノードＮ２に電流を流し始める。
【００７５】
また、トランジスターＱＰ２に流れる電流が増加することにより、抵抗素子Ｒ４及びＲ３に流れる電流が増加する。その結果、抵抗素子Ｒ３の両端電圧が上昇するので、トランジスターＱＮ３に流れる電流が増加する（正帰還）。それにより、抵抗素子Ｒ２の両端電圧がさらに上昇する。同時に、放電回路１１ｂのトランジスターＱＮ１１に流れる電流も増加する。
【００７６】
放電回路１１ｂのトランジスターＱＮ１１に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。それにより、抵抗素子Ｒ３の両端電圧がトランジスターＱＮ３の閾値電圧よりも低下するので、トランジスターＱＮ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１２の出力信号がローレベルに非活性化され、放電回路１１ｂのトランジスターＱＮ１１がオン状態からオフ状態に遷移して、ノードＮ１とノードＮ２との間の電圧が略一定の電圧に保持される。
【００７７】
また、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数によって設定された時間が経過すると、トランジスターＱＰ１が強制的にオフ状態にされて、放電回路１１ｂのトランジスターＱＮ１１による放電動作が停止する。それにより、通常動作時においてノードＮ１とノードＮ２との間に電源電圧が印加されて放電動作が開始した場合においても、所定の時間が経過した後に放電動作を停止することができる。
【００７８】
このように、トランジスターＱＰ２及びＱＮ３がオフ状態からオン状態に遷移する際には、抵抗素子Ｒ２とキャパシターＣ２との時定数及びノードＮ１とノードＮ２との間の電圧によって遷移条件が決定される。一方、トランジスターＱＰ２及びＱＮ３が一旦オン状態になると、抵抗素子Ｒ２とキャパシターＣ２との時定数に関係なく、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも高い状態においては、トランジスターＱＰ２及びＱＮ３が所定の時間においてオン状態を保ち続ける。
【００７９】
従って、通常使用時に電源投入によって電源電圧が急峻に立ち上がっても、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも小さければ、静電気保護回路１０ｅが放電動作を開始するおそれがない。また、静電気の印加によって静電気保護回路１０ｅが放電動作を一旦開始すると、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上であれば、静電気保護回路１０ｅが所定の時間において放電動作を継続する。その結果、電源投入時において電源電圧が立ち上がる際の過剰な放電動作を防止して、一定以上の電源電圧を確保することができる。
【００８０】
以上の動作メカニズムにより、静電気保護回路１０ｅの両端間の電圧が略一定の電圧に保持されながら、放電経路に電流が流れる。本願においては、静電気保護回路の両端間に保持される電圧を「保持電圧」という。また、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数によって設定された時間が経過すると、トランジスターＱＰ１が強制的にオフ状態にされて放電動作が停止する。
【００８１】
保持電圧ＶＨは、トランジスターＱＮ３がオン状態からオフ状態に遷移するときのノードＮ１とノードＮ２との間の電圧であり、次式（３）によって近似できる。
ＶＨ≒ＶｔｈＱＮ３×（Ｒ３＋Ｒ４）／Ｒ３  ・・・（３）
ここで、ＶｔｈＱＮ３はトランジスターＱＮ３の閾値電圧であり、Ｒ３は抵抗素子Ｒ３の抵抗値であり、Ｒ４は抵抗素子Ｒ４の抵抗値である。ただし、抵抗値Ｒ３及びＲ４は、トランジスターＱＰ１及びＱＰ２のオン抵抗よりも十分大きい値であるものとする。式（３）に従って抵抗素子Ｒ３及びＲ４の抵抗値を選択することにより、所望の保持電圧ＶＨを設定することができる。
【００８２】
図６は、図１に示す半導体集積回路装置に従来の静電気保護回路を適用した場合のＩ−Ｖ特性を示す図であり、図７は、図１に示す半導体集積回路装置に本発明の第３の実施形態に係る静電気保護回路を適用した場合のＩ−Ｖ特性を示す図である。図６及び図７において、横軸は、放電経路における静電気保護回路等の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。
【００８３】
特許文献１の図９に示されている従来の静電気保護回路には、分圧回路が設けられていない。その場合には、図６に示すように、静電気保護回路の両端間の電圧が内部回路２０の最小動作電圧ＶＭＩＮよりも低い動作領域から放電経路に電流が流れ始める。これでは、通常動作時においても、電源投入による電源電圧の急峻な立ち上がりによって静電気保護回路が放電動作を開始して電流が流れ、内部回路２０が誤動作するおそれがある。従って、従来の静電気保護回路を用いる場合には、電源投入時における電源電圧の立ち上がり特性に制限を設ける必要がある。
【００８４】
図７に示すように、本発明の第３の実施形態に係る静電気保護回路１０ｅ（図５）は、両端間の電圧が絶対最大定格電圧ＶＡＢＳ以下の領域においては放電動作を開始しないので、放電経路に電流が流れない。一方、両端間の電圧が所定の電圧ＶＰを超えると、静電気保護回路１０ｅが放電動作を開始して、放電経路に電流が流れ始める。放電経路に流れる電流が所定の電流ＩＰを超えると、静電気保護回路１０ｅが両端間の電圧を略一定の電圧（保持電圧ＶＨ）に保つ。配線抵抗やダイオードに発生する電圧を考慮しても、放電経路に流れる電流がターゲット電流に達したときに、半導体集積回路装置の端子間の電圧と内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧとの間には、電圧マージンが存在する。
【００８５】
ところで、近年においては、絶対最大定格電圧ＶＡＢＳと破壊電圧ＶＤＭＧとの差が小さくなる傾向がある。また、半導体集積回路装置の製造ばらつきや電源ノイズ等を考慮すると、絶対最大定格電圧ＶＡＢＳと破壊電圧ＶＤＭＧとの間に保持電圧ＶＨを設定することが困難な場合がある。本実施形態においては、そのような場合に、保持電圧ＶＨを絶対最大定格電圧ＶＡＢＳよりも低く設定しても良い。
【００８６】
例えば、保持電圧ＶＨは、内部回路２０の最小動作電圧ＶＭＩＮ以上に設定すれば良い。通常動作時において、電源ノイズ等の影響によって静電気保護回路１０ｅが放電動作を行うと、静電気保護回路１０ｅの両端間の電圧が最小動作電圧ＶＭＩＮ以上の電圧を保ちつつ、放電経路に電流が流れる。従って、内部回路２０には最小動作電圧ＶＭＩＮ以上の電源電圧が供給されるので、内部回路２０の誤動作は起こらない。また、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数によって設定された時間が経過すると、トランジスターＱＰ１が強制的にオフ状態にされて放電動作が停止する。
【００８７】
図８〜図１３は、特許文献１の図９に示されている従来の静電気保護回路と本発明の第３の実施形態に係る静電気保護回路との特性のシミュレーション結果を示す図である。ここでは、半導体集積回路装置の絶対最大定格電圧が７Ｖであり、内部回路が破壊に至る電圧が１０Ｖであるものとする。
【００８８】
図８は、従来の静電気保護回路と本発明の第３の実施形態に係る静電気保護回路とのＩ−Ｖ特性を対比して示す図である。図８において、横軸は、放静電気保護回路の両端間の電圧［Ｖ］を表しており、縦軸は、放電経路に流れる電流［Ａ］を表している。
【００８９】
図８に示すように、従来の静電気保護回路は、両端間の電圧が１Ｖ程度になると放電動作を開始して放電経路に電流が流れ始めているので、通常動作時において電源電圧が立ち上がる際に内部回路が誤動作し易い。一方、本発明の第３の実施形態に係る静電気保護回路１０ｅ（図５）は、両端間の電圧が４Ｖを超えてから放電動作を開始するので、通常動作時において電源電圧が立ち上がる際に内部回路が誤動作し難い。
【００９０】
図９は、ヒューマンボディモデルにおける静電気放電の電流波形を示す図である。図９において、横軸は、時間［秒］を表しており、縦軸は、電流［Ａ］を表している。例えば、２０００Ｖの静電気が人体から半導体集積回路装置に印加された場合には、ピーク電流が約１．３Ａになり、約１μ秒の期間においてサージ電流が流れ続ける。
【００９１】
図１０は、図９に示すヒューマンボディモデルを適用した場合の従来の静電気保護回路における電流波形（破線）及び電圧波形（実線）を示す図である。また、図１１は、図９に示すヒューマンボディモデルを適用した場合の本発明の第３の実施形態に係る静電気保護回路における電流波形（破線）及び電圧波形（実線）を示す図である。図１０及び図１１において、横軸は、時間［秒］を表しており、左側の縦軸は、電流［Ａ］を表しており、右側の縦軸は、電圧［Ｖ］を表している。
【００９２】
従来の静電気保護回路は、静電気の放電によって電荷が印加されると放電を開始して、両端間の電圧を８Ｖ以内に抑えている。本発明の第３の実施形態に係る静電気保護回路１０ｅ（図５）も、静電気の放電によって電荷が印加されると放電を開始して、両端間の電圧を約８Ｖ以内に抑えている。従って、どちらも静電気保護回路として正しく機能していることが分かる。
【００９３】
図１２は、従来の静電気保護回路における電源投入時の電流波形（破線）及び電圧波形（実線）を示す図である。また、図１３は、本発明の第３の実施形態に係る静電気保護回路における電源投入時の電流波形（破線）及び電圧波形（実線）を示す図である。図１２及び図１３において、横軸は、時間［秒］を表しており、左側の縦軸は、電流［Ａ］を表しており、右側の縦軸は、電圧［Ｖ］を表している。図１２及び図１３における６種類の波形は、電源電圧の立ち上がり時間を、０．１μｓ、０．２μｓ、０．４５μｓ、０．９５μｓ、１．８５μｓ、２．７５μｓと変化させて求めたものである。電源電圧の定常値は、絶対最大定格電圧７Ｖである。
【００９４】
図１２に示す従来の静電気保護回路の電流波形は、電源電圧の立ち上がり時間が１．８５μｓ以下の場合に放電動作が行われることを示している。それによって、電圧波形の乱れも生じている。これは、誤動作の要因となり得る。一方、図１３に示す本発明の第３の実施形態に係る静電気保護回路１０ｅ（図５）の電流波形は、電源電圧の立ち上がり時間が０．１μｓ以下でなければ放電動作が行われないことを示している。また、放電動作が行われても、電源投入から約０．５μｓが経過すると放電動作が停止して、静電気保護回路１０ｅが正常状態となる。
【００９５】
＜第４の実施形態＞
図１４は、本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図である。第４の実施形態に係る静電気保護回路は、第３の実施形態に係る静電気保護回路に対して、抵抗素子Ｒ４と並列に接続されたトランジスターをさらに備えており、第５のインピーダンス素子としての抵抗素子Ｒ５をさらに備えても良い。その他の点に関しては、第４の実施形態は、第３の実施形態と同様である。図１４においては、一例として、ＮチャネルＭＯＳトランジスターＱＮ４と抵抗素子Ｒ５とが追加された静電気保護回路１０ｆが示されている。
【００９６】
トランジスターＱＮ４は、抵抗素子Ｒ４の一端に接続されたドレインと、抵抗素子Ｒ４の他端に接続されたソースと、検出回路１２の出力端子ＯＵＴに接続されたゲートとを有している。トランジスターＱＮ４は、検出回路１２の出力信号がハイレベルに活性化されたときにオン状態になる。また、抵抗素子Ｒ５は、ノードＮ５とトランジスターＱＮ４のドレインとの間に接続されている。
【００９７】
トランジスターＱＮ４及び抵抗素子Ｒ５は、抵抗素子Ｒ３及びＲ４と共に分圧回路を構成している。静電気の印加により、検出回路１２の出力信号がハイレベルに活性化されて静電気保護回路１０ｆが放電動作を一旦開始すると、トランジスターＱＮ４がオンして、分圧回路における分圧比が上昇する。その結果、ノードＮ１とノードＮ２との間の電圧が低下し、半導体集積回路装置の内部回路が破壊に至る電圧に対するマージンが増えて静電気耐量が向上する。
【００９８】
保持電圧ＶＨは、トランジスターＱＮ３がオン状態からオフ状態に遷移するときのノードＮ１とノードＮ２との間の電圧であり、次式（４）によって近似できる。
ＶＨ≒ＶｔｈＱＮ３×（Ｒ３＋αＲ４＋Ｒ５）／Ｒ３  ・・・（４）
ここで、ＶｔｈＱＮ３はトランジスターＱＮ３の閾値電圧であり、αは０〜１の範囲内の係数であり、Ｒ３は抵抗素子Ｒ３の抵抗値であり、Ｒ４は抵抗素子Ｒ４の抵抗値であり、Ｒ５は抵抗素子Ｒ５の抵抗値である。ただし、抵抗値Ｒ３及びＲ４は、トランジスターＱＰ１及びＱＰ２のオン抵抗よりも十分大きい値であるものとする。また、抵抗素子Ｒ５を設けない場合には、Ｒ５＝０となる。
【００９９】
ここで、放電回路１１ｂのトランジスターＱＮ１１に流れる電流が大きくなるほど、トランジスターＱＮ４のオン抵抗が小さくなるので、係数αの値も小さくなる。従って、式（４）において、放電回路１１ｂのトランジスターＱＮ１１に流れる電流が大きくなるほど、保持電圧ＶＨが小さくなる。
【０１００】
即ち、放電回路１１ｂのトランジスターＱＮ１１に流れる電流が小さいときには、α＝１として、保持電圧ＶＨは、次式（５）によって近似される。
ＶＨ≒ＶｔｈＱＮ３×（Ｒ３＋Ｒ４＋Ｒ５）／Ｒ３  ・・・（５）
一方、放電回路１１ｂのトランジスターＱＮ１１に流れる電流が大きいときには、α＝０として、保持電圧ＶＨは、次式（６）によって近似される。
ＶＨ≒ＶｔｈＱＮ３×（Ｒ３＋Ｒ５）／Ｒ３  ・・・（６）
式（５）及び式（６）に従って、抵抗素子Ｒ３〜Ｒ５の抵抗値を設定することにより、所望の電圧範囲で保持電圧ＶＨを変化させることができる。
【０１０１】
図１５は、図１に示す半導体集積回路装置に第４の実施形態に係る静電気保護回路を適用した場合のＩ−Ｖ特性を示す図である。図１５において、横軸は、放電経路における静電気保護回路等の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。
【０１０２】
図１５に示すように、本発明の第４の実施形態に係る静電気保護回路１０ｆは、両端間の電圧が絶対最大定格電圧ＶＡＢＳ以下の領域においては放電動作を開始しないので、放電経路に電流が流れない。一方、両端間の電圧が所定の電圧ＶＰを超えると、静電気保護回路１０ｆが放電動作を開始して、放電経路に電流が流れ始める。
【０１０３】
放電経路に流れる電流が第１の所定の電流ＩＰ１〜第２の所定の電流ＩＰ２である第１の動作領域においては、放電経路に流れる電流が大きくなるほど、静電気保護回路１０ｆの両端間の電圧が低下する。放電経路に流れる電流が第２の所定の電流ＩＰ２を超える第２の動作領域においては、静電気保護回路１０ｆが両端間の電圧を略一定の電圧に保つ。
【０１０４】
それにより、配線抵抗やダイオードに発生する電圧を考慮しても、放電経路に流れる電流がターゲット電流に達したときに、半導体集積回路装置の端子間の電圧と内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧとの間には、第３の実施形態におけるよりも大きい電圧マージンが存在する。
【０１０５】
本実施形態によれば、静電気の印加によって静電気保護回路が放電動作を一旦開始すると、抵抗素子Ｒ３〜Ｒ５及びトランジスターＱＮ４で構成される分圧回路における分圧比が上昇するので、ノードＮ１とノードＮ２との間の電圧が低下し、半導体集積回路装置の内部回路が破壊に至る破壊電圧ＶＤＭＧに対するマージンが増えて静電気耐量が向上する。
【０１０６】
また、本実施形態においても、保持電圧ＶＨを絶対最大定格電圧ＶＡＢＳよりも低く設定しても良い。例えば、保持電圧ＶＨは、内部回路２０の最小動作電圧ＶＭＩＮ以上に設定すれば良い。通常動作時において、電源ノイズ等の影響によって静電気保護回路が放電動作を行うと、静電気保護回路１０ｆの両端間の電圧が最小動作電圧ＶＭＩＮ以上の電圧を保ちつつ、放電経路に電流が流れる。従って、内部回路２０には最小動作電圧ＶＭＩＮ以上の電源電圧が供給されるので、内部回路２０の誤動作は起こらない。また、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数によって設定された時間が経過すると、トランジスターＱＰ１が強制的にオフ状態にされて放電動作が停止する。
【０１０７】
＜第５の実施形態＞
図１６は、本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図である。第５の実施形態に係る静電気保護回路は、第１〜第４の実施形態に係る静電気保護回路において、トランジスターＱＰ１の位置とトランジスターＱＰ２の位置とを入れ替えたものであり、第１〜第４の実施形態に係る静電気保護回路と同様の動作を行う。図１６には、一例として、第３の実施形態に係る静電気保護回路においてトランジスターＱＰ１の位置とトランジスターＱＰ２の位置とを入れ替えた静電気保護回路１０ｇが示されている。
【０１０８】
＜第６の実施形態＞
図１７は、本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図である。第６の実施形態に係る静電気保護回路は、第１〜第５の実施形態に係る静電気保護回路において、１つのＰチャネルＭＯＳトランジスターをＮチャネルＭＯＳトランジスターに入れ替えたものであり、第１〜第５の実施形態に係る静電気保護回路と同様の動作を行う。図１７には、一例として、第３の実施形態に係る静電気保護回路において１つのＰチャネルＭＯＳトランジスターをＮチャネルＭＯＳトランジスターに入れ替えた静電気保護回路１０ｈが示されている。
【０１０９】
図１７に示すように、静電気保護回路１０ｈは、キャパシターＣ１及びＣ２と、抵抗素子Ｒ１〜Ｒ４と、ＰチャネルＭＯＳトランジスターＱＰ１と、ＮチャネルＭＯＳトランジスターＱＮ２及びＱＮ３と、放電回路１１ｂと、検出回路１２とを含んでいる。
【０１１０】
キャパシターＣ１は、ノードＮ１とノードＮ３との間に接続されており、抵抗素子Ｒ１は、ノードＮ３とノードＮ２との間に接続されている。また、抵抗素子Ｒ２は、ノードＮ１とノードＮ４との間に接続されており、キャパシターＣ２は、ノードＮ４とノードＮ２との間に接続されている。
【０１１１】
トランジスターＱＰ１は、ノードＮ１とノードＮ５との間に接続されている。トランジスターＱＰ１は、ノードＮ１に接続されたソースと、ノードＮ５に接続されたドレインと、ノードＮ４に接続されたゲートとを有している。ノードＮ１がノードＮ２よりも高電位になったときに、トランジスターＱＰ１は、抵抗素子Ｒ２の両端に発生する電位差の増大に従ってオン状態になる。
【０１１２】
抵抗素子Ｒ４は、ノードＮ５とノードＮ６との間に接続されている。また、抵抗素子Ｒ３は、ノードＮ６とノードＮ２との間に接続されている。抵抗素子Ｒ４及びＲ３は、ノードＮ５とノードＮ２との間の電圧を分圧する分圧回路を構成している。
【０１１３】
トランジスターＱＮ２及びＱＮ３は、ノードＮ４とノードＮ２との間に直列に接続されている。トランジスターＱＮ２は、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲートとを有している。トランジスターＱＮ３は、ノードＮ４に接続されたドレインと、トランジスターＱＮ２のドレインに接続されたソースと、ノードＮ６に接続されたゲートとを有している。ノードＮ１がノードＮ２よりも高電位になったときに、トランジスターＱＮ２は、抵抗素子Ｒ１の両端に発生する電位差の増大に従ってオン状態になり、トランジスターＱＮ３は、抵抗素子Ｒ３の両端に発生する電位差の増大に従ってオン状態になる。
【０１１４】
＜第７の実施形態＞
図１８は、本発明の第７の実施形態に係る静電気保護回路の構成例を示す回路図である。第７の実施形態に係る静電気保護回路１０ｉは、第６の実施形態に係る静電気保護回路において、トランジスターＱＮ２の位置とトランジスターＱＮ３の位置とを入れ替えたものであり、第６の実施形態に係る静電気保護回路と同様の動作を行う。
【０１１５】
＜第８の実施形態＞
図１９は、本発明の第８の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第１〜第７の実施形態において、ＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとを入れ替えて、それに応じて各素子の接続を変更しても良い。図１９においては、一例として、第３の実施形態に係る静電気保護回路においてＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとを入れ替えた静電気保護回路１０ｊが示されている。
【０１１６】
静電気保護回路１０ｊは、第１〜第４のインピーダンス素子としての抵抗素子Ｒ１〜Ｒ４と、キャパシターＣ１及びＣ２と、ＮチャネルＭＯＳトランジスターＱＮ１及びＱＮ２と、ＰチャネルＭＯＳトランジスターＱＰ３と、検出回路１２と、放電回路１１ａとを含んでいる。
【０１１７】
抵抗素子Ｒ１は、ノードＮ２とノードＮ３との間に接続されており、キャパシターＣ１は、ノードＮ３とノードＮ１との間に接続されている。また、抵抗素子Ｒ２は、ノードＮ２とノードＮ４との間に接続されており、キャパシターＣ２は、ノードＮ４とノードＮ１との間に接続されている。
【０１１８】
トランジスターＱＮ１及びＱＮ２は、ノードＮ２とノードＮ５との間に直列に接続されている。トランジスターＱＮ１は、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲートとを有している。トランジスターＱＮ２は、ノードＮ５に接続されたドレインと、トランジスターＱＮ１のドレインに接続されたソースと、ノードＮ４に接続されたゲートとを有している。ノードＮ１がノードＮ２よりも高電位になったときに、トランジスターＱＮ１は、抵抗素子Ｒ１の両端に発生する電位差の増大に伴ってオン状態になり、トランジスターＱＮ２は、抵抗素子Ｒ２の両端に発生する電位差の増大に伴ってオン状態になる。
【０１１９】
抵抗素子Ｒ４は、ノードＮ５とノードＮ６との間に接続されており、抵抗素子Ｒ３は、ノードＮ６とノードＮ１との間に接続されている。抵抗素子Ｒ３及びＲ４は、ノードＮ１とノードＮ５との間の電圧を分圧する分圧回路を構成している。また、トランジスターＱＰ３は、ノードＮ４とノードＮ１との間に接続されている。トランジスターＱＰ３は、ノードＮ１に接続されたソースと、ノードＮ４に接続されたドレインと、ノードＮ６に接続されたゲートとを有している。トランジスターＱＰ３は、ノードＮ１がノードＮ２よりも高電位になったときに、抵抗素子Ｒ３の両端に発生する電位差の増大に伴ってオン状態になる。
【０１２０】
ここで、図１９に示す静電気保護回路１０ｊの動作について詳しく説明する。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されると、ノードＮ１からキャパシターＣ１及び抵抗素子Ｒ１で構成される第１の直列回路を介してノードＮ２に電流が流れる。それにより、キャパシターＣ１の充電が行われると共に、抵抗素子Ｒ１の両端電圧が上昇する。また、ノードＮ１からキャパシターＣ２及び抵抗素子Ｒ２で構成される第２の直列回路を介してノードＮ２に電流が流れる。それにより、キャパシターＣ２の充電が行われると共に、抵抗素子Ｒ２の両端電圧が上昇する。
【０１２１】
通常動作時において、ノードＮ１とノードＮ２との間に印加される電圧が緩やかに上昇する場合には、抵抗素子Ｒ２の両端電圧がトランジスターＱＮ２の閾値電圧よりも小さいままとなり、トランジスターＱＮ２がオフ状態を維持する。一方、通常動作時において又は静電気の放電によって、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合には、抵抗素子Ｒ１の両端電圧がトランジスターＱＮ１の閾値電圧以上となり、トランジスターＱＮ１がオンする。また、抵抗素子Ｒ２の両端電圧がトランジスターＱＮ２の閾値電圧以上となり、トランジスターＱＮ２がオンする。ただし、この時点においては、検出回路１２の入力端子ＩＮの電位はローレベルとなっている。
【０１２２】
トランジスターＱＮ１及びＱＮ２がオンすることにより、抵抗素子Ｒ３及びＲ４で構成される分圧回路の両端に電圧が印加されて、抵抗素子Ｒ３の両端電圧が０Ｖから上昇する。ここで、ノードＮ１とノードＮ２との間の電圧が所定の値よりも小さければ、抵抗素子Ｒ３の両端電圧がトランジスターＱＰ３の閾値電圧よりも小さいままとなり、トランジスターＱＰ３がオフ状態を維持する。一方、ノードＮ１とノードＮ２との間の電圧が所定の値以上であれば、抵抗素子Ｒ３の両端電圧がトランジスターＱＰ３の閾値電圧以上になってトランジスターＱＰ３がオン状態に移行する。
【０１２３】
トランジスターＱＰ３がオンすることにより、抵抗素子Ｒ２に流れる電流が増加して抵抗素子Ｒ２の両端電圧が上昇するので、トランジスターＱＮ２に流れる電流が増加する（正帰還）。同時に、検出回路１２の入力端子ＩＮの電位がハイレベルになり、検出回路１２の出力信号がローレベルに活性化される。それにより、放電回路１１ａのトランジスターＱＰ１１が、ノードＮ１からノードＮ２に電流を流し始める。
【０１２４】
また、トランジスターＱＮ２に流れる電流が増加することにより、抵抗素子Ｒ３及びＲ４に流れる電流が増加する。その結果、抵抗素子Ｒ３の両端電圧が上昇するので、トランジスターＱＰ３に流れる電流が増加する（正帰還）。それにより、抵抗素子Ｒ２の両端電圧がさらに上昇する。同時に、放電回路１１ａのトランジスターＱＰ１１に流れる電流も増加する。
【０１２５】
放電回路１１ａのトランジスターＱＰ１１に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。それにより、抵抗素子Ｒ３の両端電圧がトランジスターＱＰ３の閾値電圧よりも低下するので、トランジスターＱＰ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１２の出力信号がハイレベルに非活性化され、放電回路１１ａのトランジスターＱＰ１１がオン状態からオフ状態に遷移して、ノードＮ１とノードＮ２との間の電圧が略一定の電圧に保持される。
【０１２６】
また、キャパシターＣ１及び抵抗素子Ｒ１で構成される第１の直列回路の時定数によって設定された時間が経過すると、トランジスターＱＮ１が強制的にオフ状態にされて、放電回路１１ａのトランジスターＱＰ１１による放電動作が停止する。それにより、通常動作時においてノードＮ１とノードＮ２との間に電源電圧が印加されて放電動作が開始した場合においても、所定の時間が経過した後に放電動作を停止することができる。
【０１２７】
＜第９の実施形態＞
図２０は、本発明の第９の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第１〜第８の実施形態において、抵抗素子Ｒ１〜Ｒ５の内の少なくとも１つの替りに、抵抗素子以外のインピーダンス素子を用いても良い。また、キャパシターＣ２の替りに、クランプ回路を用いても良い。その他の点に関しては、第９の実施形態は、第１〜第８の実施形態と同様である。図２０においては、一例として、図５に示す第３の実施形態に係る静電気保護回路において、抵抗素子Ｒ４をインピーダンス素子１３に置き換え、キャパシターＣ２をクランプ回路１４に置き換えた静電気保護回路１０ｋが示されている。
【０１２８】
図２０に示すように、静電気保護回路１０ｋは、ノードＮ５とノードＮ６との間に接続されたインピーダンス素子１３と、ノードＮ４とノードＮ２との間に接続されたクランプ回路１４とを備えている。インピーダンス素子１３及び抵抗素子Ｒ３は、ノードＮ５とノードＮ２との間の電圧を分圧する分圧回路を構成している。
【０１２９】
ノードＮ１とノードＮ２との間に正の高電圧が印加されると、抵抗素子Ｒ２を介してクランプ回路１４に電流が流れ、クランプ回路１４は、その両端間の電圧を略一定の電圧（以下においては、「クランプ電圧」ともいう）に保つ。
【０１３０】
ここで、図２０に示す静電気保護回路１０ｋの動作について詳しく説明する。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されると、ノードＮ１から抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路を介してノードＮ２に電流が流れる。それにより、抵抗素子Ｒ１の両端電圧が上昇すると共に、キャパシターＣ１の充電が行われる。抵抗素子Ｒ１の両端電圧がトランジスターＱＰ１の閾値電圧以上になると、トランジスターＱＰ１がオンする。
【０１３１】
通常動作時において、ノードＮ１とノードＮ２との間に印加される正の電圧がクランプ電圧よりも小さい場合には、抵抗素子Ｒ２及びクランプ回路１４に殆ど電流が流れないので、抵抗素子Ｒ２の両端電圧がトランジスターＱＰ２の閾値電圧よりも小さいままとなり、トランジスターＱＰ２がオフ状態を維持する。
【０１３２】
一方、通常動作時において又は静電気の放電によって、ノードＮ１とノードＮ２との間にクランプ電圧以上の電圧が印加される場合には、ノードＮ１から抵抗素子Ｒ２及びクランプ回路１４を介してノードＮ２に電流が流れ、抵抗素子Ｒ２の両端電圧がトランジスターＱＰ２の閾値電圧以上になると、トランジスターＱＰ２がオンする。ただし、この時点においては、検出回路１２の入力端子ＩＮの電位はハイレベルとなっている。
【０１３３】
トランジスターＱＰ１及びＱＰ２がオンすることにより、インピーダンス素子１３及び抵抗素子Ｒ３で構成される分圧回路の両端に電圧が印加されて、抵抗素子Ｒ３の両端電圧が０Ｖから上昇する。ここで、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも小さければ、抵抗素子Ｒ３の両端電圧がトランジスターＱＮ３の閾値電圧よりも小さいままとなり、トランジスターＱＮ３がオフ状態を維持する。一方、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上であれば、抵抗素子Ｒ３の両端電圧がトランジスターＱＮ３の閾値電圧以上になってトランジスターＱＮ３がオン状態に移行する。
【０１３４】
トランジスターＱＮ３がオンすることにより、抵抗素子Ｒ２に流れる電流が増加して抵抗素子Ｒ２の両端電圧が上昇するので、トランジスターＱＰ２に流れる電流が増加する（正帰還）。同時に、検出回路１２の入力端子ＩＮの電位がローレベルになり、検出回路１２の出力信号がハイレベルに活性化される。それにより、放電回路１１ｂのトランジスターＱＮ１１が、ノードＮ１からノードＮ２に電流を流し始める。
【０１３５】
また、トランジスターＱＰ２に流れる電流が増加することにより、インピーダンス素子１３及び抵抗素子Ｒ３に流れる電流が増加する。その結果、抵抗素子Ｒ３の両端電圧が上昇するので、トランジスターＱＮ３に流れる電流が増加する（正帰還）。それにより、抵抗素子Ｒ２の両端電圧がさらに上昇する。同時に、放電回路１１ｂのトランジスターＱＮ１１に流れる電流も増加する。
【０１３６】
放電回路１１ｂのトランジスターＱＮ１１に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。それにより、抵抗素子Ｒ３の両端電圧がトランジスターＱＮ３の閾値電圧よりも低下するので、トランジスターＱＮ３がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ２に流れる電流が減少するので、検出回路１２の出力信号がローレベルに非活性化され、放電回路１１ｂのトランジスターＱＮ１１がオン状態からオフ状態に遷移して、ノードＮ１とノードＮ２との間の電圧が略一定の電圧（保持電圧）に保持される。
【０１３７】
また、抵抗素子Ｒ１及びキャパシターＣ１で構成される第１の直列回路の時定数によって設定された時間が経過すると、トランジスターＱＰ１が強制的にオフ状態にされて、放電回路１１ｂのトランジスターＱＮ１１による放電動作が停止する。それにより、通常動作時においてノードＮ１とノードＮ２との間に電源電圧が印加されて放電動作が開始した場合においても、所定の時間が経過した後に放電動作を停止することができる。
【０１３８】
このように、トランジスターＱＰ２及びＱＮ３がオフ状態からオン状態に遷移する際には、ノードＮ１とノードＮ２との間の電圧がクランプ電圧及び所定の電圧以上であるか否かによって遷移条件が決定される。一方、トランジスターＱＰ２及びＱＮ３が一旦オン状態になると、ノードＮ１とノードＮ２との間の電圧がクランプ電圧よりも低くなっても、所定の電圧よりも高い状態においては、トランジスターＱＰ２及びＱＮ３がオン状態を保ち続ける。
【０１３９】
従って、通常使用時に電源投入によって電源電圧が急峻に立ち上がっても、ノードＮ１とノードＮ２との間の電圧がクランプ電圧又は所定の電圧よりも低ければ、静電気保護回路１０ｋが放電動作を開始するおそれがない。また、静電気の印加によって静電気保護回路１０ｋが放電動作を一旦開始すると、ノードＮ１とノードＮ２との間の電圧が所定の電圧以上であれば、静電気保護回路１０ｋが所定の時間において放電動作を継続する。
【０１４０】
それにより、放電動作を開始する条件と、放電動作を停止する条件とを別個に設定して、印加電圧が設定電圧以上である場合にのみ放電動作を開始すると共に、静電気の放電によって印加される電荷を過不足なく放出することができる。また、電源投入時において電源電圧が立ち上がる際の過剰な放電動作を防止して、一定以上の電源電圧を確保することができる。
【０１４１】
＜第１０の実施形態＞
図２１は、本発明の第１０の実施形態に係る静電気保護回路の構成例を示すブロック図である。図２１に示すように、静電気保護回路１０は、第１の端子Ｐ１にノードＮ１を介して接続されると共に、第２の端子Ｐ２にノードＮ２を介して接続されている。静電気保護回路１０は、放電回路１１と、ラッチ回路１５と、スイッチ回路１６と、制御回路１７とを含んでいる。
【０１４２】
放電回路１１は、ノードＮ１とノードＮ２との間に接続されており、ラッチ回路１５から出力される信号に従って放電動作を行うことにより、ノードＮ１からノードＮ２に電流を流す。ラッチ回路１５は、第１の端子Ｐ１又は第２の端子Ｐ２に静電気が印加されたときに、放電回路１１を動作させる信号をラッチして放電回路１１に出力する。
【０１４３】
スイッチ回路１６は、例えば、ノードＮ１とラッチ回路１５との間に接続されており、開閉動作によってラッチ回路１５を制御する。制御回路１７は、第１の端子Ｐ１又は第２の端子Ｐ２に静電気が印加されてから所定の時間が経過した後に、スイッチ回路１６をオフ状態にしてラッチ回路１５の動作を停止させる。
【０１４４】
例えば、放電回路１１は、図３Ａ等に示す放電回路１１ａ又は１１ｂで構成しても良い。ラッチ回路１５は、図３Ａ等に示す抵抗素子Ｒ２〜Ｒ５、インピーダンス素子１３、キャパシターＣ２、クランプ回路１４、トランジスターＱＰ２及びＱＮ３、トランジスターＱＰ１及びＱＮ３（図１７及び図１８）、又は、トランジスターＱＮ２及びＱＰ３（図１９）で構成しても良い。スイッチ回路１６は、図３Ａ等に示すトランジスターＱＰ１、トランジスターＱＮ２（図１７及び図１８）、又は、トランジスターＱＮ１（図１９）で構成しても良い。制御回路１７は、図３Ａ等に示す抵抗Ｒ１及びキャパシターＣ１で構成しても良い。
【０１４５】
本実施形態に係る静電気保護回路１０においては、第１の端子Ｐ１又は第２の端子Ｐ２に静電気が印加されたときに放電動作を開始させるラッチ回路１５と、第１の端子Ｐ１又は第２の端子Ｐ２に静電気が印加されてから所定の時間が経過した後に放電動作を停止させる制御回路１７とが設けられる。それにより、放電動作を開始する条件と、放電動作を停止する条件とを別個に設定して、印加電圧の立ち上がりが急峻な場合又は印加電圧が設定電圧以上である場合にのみ放電動作を開始すると共に、静電気の放電によって印加される電荷を過不足なく放出することができる。
【０１４６】
＜インピーダンス素子の例＞
図２２は、本発明の各実施形態において抵抗素子以外に使用可能なインピーダンス素子の例を示す図である。本発明の各実施形態においては、図３Ａ〜図２０に示す抵抗素子Ｒ１〜Ｒ５の少なくとも１つの替りに、図２２の（ａ）〜（ｈ）に示すインピーダンス素子を用いることができる。なお、図２２において、「Ｎ＋」は、高電位側のノードを表しており、「Ｎ−」は、低電位側のノードを表している。
【０１４７】
図２２（ａ）は、高電位側のノードＮ＋に接続されたカソードと、低電位側のノードＮ−に接続されたアノードとを有するダイオードＤ１を示している。ノードＮ＋からダイオードＤ１を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ１のブレークダウン電圧に等しくなる。
【０１４８】
図２２（ｂ）は、高電位側のノードＮ＋に接続されたアノードと、低電位側のノードＮ−に接続されたカソードとを有するダイオードＤ２を示している。ノードＮ＋からダイオードＤ２を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ２の順方向電圧に等しくなる。
【０１４９】
図２２（ｃ）は、高電位側のノードＮ＋に接続されたソースと、低電位側のノードＮ−に接続されたドレイン及びゲートとを有するＰチャネルＭＯＳトランジスターＱＰ３１を示している。ノードＮ＋からトランジスターＱＰ３１を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＰ３１の閾値電圧に等しくなる。
【０１５０】
図２２（ｄ）は、高電位側のノードＮ＋に接続されたソース及びゲートと、低電位側のノードＮ−に接続されたドレインとを有するＰチャネルＭＯＳトランジスターＱＰ３２を示している。ノードＮ＋からトランジスターＱＰ３２を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＰ３２のブレークダウン電圧に等しくなる。
【０１５１】
図２２（ｅ）は、高電位側のノードＮ＋に接続されたドレイン及びゲートと、低電位側のノードＮ−に接続されたソースとを有するＮチャネルＭＯＳトランジスターＱＮ３１を示している。ノードＮ＋からトランジスターＱＮ３１を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＮ３１の閾値電圧に等しくなる。
【０１５２】
図２２（ｆ）は、高電位側のノードＮ＋に接続されたドレインと、低電位側のノードＮ−に接続されたソース及びゲートとを有するＮチャネルＭＯＳトランジスターＱＮ３２を示している。ノードＮ＋からトランジスターＱＮ３２を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、トランジスターＱＮ３２のブレークダウン電圧に等しくなる。
【０１５３】
図２２（ｇ）は、インピーダンス素子が複数の同じデバイスを含む例を示している。このインピーダンス素子は、３つのダイオードＤ３〜Ｄ５を直列に接続したものであり、ダイオードＤ３のアノードが高電位側のノードＮ＋に接続され、ダイオードＤ５のカソードが低電位側のノードＮ−に接続されている。ノードＮ＋からダイオードＤ３〜Ｄ５を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ３〜Ｄ５の順方向電圧の和に等しくなる。
【０１５４】
図２２（ｈ）は、インピーダンス素子が複数の異なるデバイスを含む例を示している。このインピーダンス素子は、ダイオードＤ６と抵抗素子Ｒ６とを直列に接続したものであり、ダイオードＤ６のカソードが高電位側のノードＮ＋に接続され、抵抗素子Ｒ６の一端が低電位側のノードＮ−に接続されている。ノードＮ＋からダイオードＤ６及び抵抗素子Ｒ６を介してノードＮ−に電流が流れると、ノードＮ＋とノードＮ−との間の電圧は、ダイオードＤ６のブレークダウン電圧と抵抗素子Ｒ６の抵抗値×電流との和に等しくなる。
【０１５５】
このように、抵抗素子やダイオードやトランジスターの内から適切なデバイスを選択し、又は、複数のデバイスを組み合わせることにより、静電気保護回路の特性を自由に設定することができると共に、プロセスばらつきの影響を受けにくい静電気保護回路を提供することができる。
【０１５６】
＜クランプ回路の例＞
図２２の（ａ）〜（ｇ）に示す素子は、本発明の各実施形態においてクランプ回路１４（図２０）としても用いることができる。さらに、図２３に示すように、図２２の（ａ）〜（ｇ）のいずれかに示す素子とキャパシターとを並列接続したものをクランプ回路１４として用いても良い。
【０１５７】
＜放電回路の例＞
本発明の各実施形態に係る静電気保護回路の放電回路において、ＭＯＳトランジスター（Metal Oxide Semiconductor FET：金属酸化膜型電界効果トランジスター）の他にも、電流を流す機能を有すると共に電流をオン／オフ制御する端子を有する３端子素子や回路等を用いることができる。
【０１５８】
３端子素子としては、接合形電界効果トランジスター（Junction FET）、金属半導体形電界効果トランジスター（Metal Semiconductor FET）、バイポーラトランジスター、及び、サイリスター等が挙げられる。これらの３端子素子は、放電回路としてのみならず、他のＭＯＳトランジスターの替りとしても用いることができる。
【０１５９】
図２４は、放電回路においてＭＯＳトランジスター以外に使用可能な３端子素子の例を示す図である。なお、図２４において、「ＮＳ」は、検出回路の出力信号が供給されるノードを表している。
【０１６０】
図３Ａ等に示す放電回路１１ａのＰチャネルＭＯＳトランジスターＱＰ１１の替りに、図２４（ａ）に示すＰＮＰバイポーラトランジスターＱＢ１を用いることができる。トランジスターＱＢ１は、ノードＮ１に接続されたエミッターと、ノードＮ２に接続されたコレクターと、ノードＮＳに接続されたベースとを有している。
【０１６１】
また、図３Ｂ等に示す放電回路１１ｂのＮチャネルＭＯＳトランジスターＱＮ１１の替りに、図２４（ｂ）に示すＮＰＮバイポーラトランジスターＱＢ２を用いることができる。トランジスターＱＢ２は、ノードＮ１に接続されたコレクターと、ノードＮ２に接続されたエミッターと、ノードＮＳに接続されたベースとを有している。
【０１６２】
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【０１６３】
１、２…ダイオード、３、４…電源配線、１０、１０ａ〜１０ｋ…静電気保護回路、１１、１１ａ、１１ｂ…放電回路、１２…検出回路、１３…インピーダンス素子、１４…クランプ回路、１５…ラッチ回路、１６…スイッチ回路、１７…制御回路、２０…内部回路、Ｐ１、Ｐ２…電源端子、Ｐ３…信号端子、Ｒ１〜Ｒ６…抵抗素子、Ｃ１、Ｃ２…キャパシター、ＱＰ１〜ＱＰ３２…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ３２…ＮチャネルＭＯＳトランジスター、ＱＢ１、ＱＢ２…バイポーラトランジスター、Ｄ１〜Ｄ６…ダイオード
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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