(57)【特許請求の範囲】
【請求項１】
オプトエレクトロニクス半導体チップであって、
ｎ導電型領域（２）、及び、電磁放射を形成するように構成された活性領域（４）、及び、ｐ導電型領域（３）を含む、半導体基体（１０）と、
前記電磁放射を反射するように構成された第１の鏡面層（２１）と、
電気絶縁性材料によって形成された第１のカプセル化層（１１）と、
電気絶縁性材料によって形成された第２のカプセル化層（１２）と、
電気絶縁性材料によって形成された第３のカプセル化層（１３）と
を含み、
前記第１の鏡面層（２１）は、前記ｐ導電型領域（３）の下面に設けられており、
前記活性領域（４）は、前記ｐ導電型領域（３）の、前記第１の鏡面層（２１）とは反対側の面に設けられており、
前記ｎ導電型領域（２）は、前記活性領域（４）の、前記ｐ導電型領域（３）とは反対側の面に設けられており、
前記第１のカプセル化層（１１）及び前記第２のカプセル化層（１２）及び前記第３のカプセル化層（１３）は、前記半導体基体（１０）の外面を部分的に覆っており、
前記第３のカプセル化層（１３）は、前記第１の鏡面層（２１）の、前記ｐ導電型領域（３）とは反対側の面を完全に覆っており、かつ、部分的に前記第１の鏡面層（２１）に直接に接触しており、
前記第２のカプセル化層（１２）と前記第３のカプセル化層（１３）とは、前記第１の鏡面層（２１）の側方の領域で部分的に相互に直接に接触しており、
前記第２のカプセル化層（１２）及び前記第３のカプセル化層（１３）は、原子層堆積（ＡＬＤ）層である、
ことを特徴とするオプトエレクトロニクス半導体チップ。
【請求項２】
オプトエレクトロニクス半導体チップであって、
ｎ導電型領域（２）、及び、電磁放射を形成するように構成された活性領域（４）、及び、ｐ導電型領域（３）を含む、半導体基体（１０）と、
前記電磁放射を反射するように構成された第１の鏡面層（２１）と、
第２の鏡面層（２２）と、
それぞれ電気絶縁性材料によって形成された、第１のカプセル化層（１１）及び第２のカプセル化層（１２）及び第３のカプセル化層（１３）と
を含み、
前記第１の鏡面層（２１）は、前記ｐ導電型領域（３）の下面に設けられており、
前記活性領域（４）は、前記ｐ導電型領域（３）の、前記第１の鏡面層（２１）とは反対側の面に設けられており、
前記ｎ導電型領域（２）は、前記活性領域（４）の、前記ｐ導電型領域（３）とは反対側の面に設けられており、
前記第１のカプセル化層（１１）及び前記第２のカプセル化層（１２）及び前記第３のカプセル化層（１３）は、前記半導体基体（１０）の外面を部分的に覆っており、
前記第３のカプセル化層（１３）は、前記第１の鏡面層（２１）の、前記ｐ導電型領域（３）とは反対側の面を完全に覆っており、かつ、部分的に前記第１の鏡面層（２１）に直接に接触しており、
前記第２のカプセル化層（１２）と前記第３のカプセル化層（１３）とは、前記第１の鏡面層（２１）の側方の領域で部分的に相互に直接に接触しており、
前記第２のカプセル化層（１２）及び前記第３のカプセル化層（１３）は、原子層堆積（ＡＬＤ）層であり、
前記第２の鏡面層（２２）は、前記第３のカプセル化層（１３）の、前記半導体基体（１０）とは反対側の下面に設けられており、
前記第２の鏡面層（２２）は、前記半導体基体（１０）の外面から横方向で突出している、
ことを特徴とするオプトエレクトロニクス半導体チップ。
【請求項３】
前記第１のカプセル化層（１１）は、前記活性領域（４）を含む前記半導体基体（１０）の外面で、前記ｐ導電型領域（３）に沿って前記第１の鏡面層（２１）の側面まで延在しており、
前記第１のカプセル化層（１１）は、前記第１の鏡面層（２１）に直接に接触している、
請求項１又は２記載のオプトエレクトロニクス半導体チップ。
【請求項４】
第４のカプセル化層（１４）が設けられており、
該第４のカプセル化層（１４）は、前記第３のカプセル化層（１３）の、前記半導体基体（１０）とは反対側の面を完全に覆っており、かつ、少なくとも部分的に前記第３のカプセル化層（１３）に直接に接触している、
請求項１から３までのいずれか１項記載のオプトエレクトロニクス半導体チップ。
【請求項５】
原子層堆積（ＡＬＤ）層である第５のカプセル化層（１５）が設けられており、
該第５のカプセル化層（１５）は、前記半導体基体（１０）の外面を少なくとも前記ｎ導電型領域（２）の箇所で完全に覆っており、かつ、前記半導体基体（１０）の側方で部分的に前記第２のカプセル化層（１２）に直接に接触している、
請求項１から４までのいずれか１項記載のオプトエレクトロニクス半導体チップ。
【請求項６】
前記第２のカプセル化層（１２）は、前記第５のカプセル化層（１５）に接触する領域に、エッチングプロセスのトラックを有する、
請求項５記載のオプトエレクトロニクス半導体チップ。
【請求項７】
前記第２のカプセル化層（１２）は、前記第５のカプセル化層（１５）に接触する領域において、前記第２のカプセル化層（１２）と前記第５のカプセル化層（１５）とが接触しない領域よりも薄くなっている、
請求項５又は６記載のオプトエレクトロニクス半導体チップ。
【請求項８】
前記ｐ導電型領域（３）と前記活性領域（４）とを通って前記ｎ導電型領域（２）まで延在する少なくとも１つのスルーコンタクト（４０）が設けられており、
前記スルーコンタクト（４０）は、前記ｎ導電型領域（２）に電気的に接触可能なｎ型コンタクト材料（４１）を含み、
前記半導体基体（１０）は、前記少なくとも１つのスルーコンタクト（４０）を除き、前記第３のカプセル化層（１３）及び前記第５のカプセル化層（１５）によって完全に包囲されている、
請求項１から７までのいずれか１項記載のオプトエレクトロニクス半導体チップ。
【請求項９】
前記第１のカプセル化層（１１）及び前記第２のカプセル化層（１２）及び前記第３のカプセル化層（１３）及び前記第４のカプセル化層（１４）は、部分的に前記ｎ型コンタクト材料（４１）に直接に接している、
請求項８記載のオプトエレクトロニクス半導体チップ。
【請求項１０】
第２の鏡面層（２２）が、前記ｎ型コンタクト材料（４１）の、前記ｎ導電型領域（２）とは反対側の下面に設けられており、
前記第３のカプセル化層（１３）及び前記第４のカプセル化層（１４）が、部分的に前記第１の鏡面層（２１）と前記第２の鏡面層（２２）との間に設けられている、
請求項１から９までのいずれか１項記載のオプトエレクトロニクス半導体チップ。
【請求項１１】
前記第２の鏡面層（２２）は、前記半導体基体（１０）の外面から横方向で突出している、
請求項１０記載のオプトエレクトロニクス半導体チップ。
【請求項１２】
前記第２の鏡面層（２２）は、少なくとも部分的にコンタクト領域（４３）の下方に延在しており、
前記第２の鏡面層（２２）は、少なくとも前記第３のカプセル化層（１３）によって前記コンタクト領域（４３）から電気的に絶縁されており、
前記コンタクト領域（４３）は、前記半導体チップと前記半導体チップの外部とｐ側で接続するために設けられている、
請求項１０又は１１記載のオプトエレクトロニクス半導体チップ。
【請求項１３】
前記第１の鏡面層（２１）の側面から前記ｎ導電型領域（２）の側面までの横方向の距離は、最大で２．５μｍである、
請求項１から１２までのいずれか１項記載のオプトエレクトロニクス半導体チップ。
【請求項１４】
前記ｐ導電型領域（３）及び前記第１の鏡面層（２１）の側面は、部分的に金属製のカプセル化層（４２）によって覆われており、
前記金属製のカプセル化層（４２）と前記側面との間にカプセル化層積層体（２０）が延在している、
請求項１から１３までのいずれか１項記載のオプトエレクトロニクス半導体チップ。
【請求項１５】
前記第１のカプセル化層（１１）と前記第２のカプセル化層（１２）とが協働して前記カプセル化層積層体を形成している、
請求項１４記載のオプトエレクトロニクス半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明では、オプトエレクトロニクス半導体チップを提供する。
【０００２】
刊行物：国際公開第２０１２／１７１８１７号明細書には、オプトエレクトロニクス半導体チップが記載されている。
【０００３】
本発明の解決すべき課題は、改善された効率と改善された低電力特性とを有するオプトエレクトロニクス半導体チップを提供することである。
【０００４】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは半導体基体を含む。半導体基体は、例えば、ＩＩＩ族‐Ｖ族半導体材料、例えば窒化物半導体材料によって形成されている。半導体基体は、ｎ導電型領域、及び、ｐ導電型領域、及び、その間の、電磁放射を形成するように構成された活性領域を含む。ｎ導電型領域及びｐ導電型領域は、例えば、半導体基体の半導体材料を相応にドープすることによって形成されている。
【０００５】
半導体基体の活性領域で形成される電磁放射は、例えばＵＶ放射、赤外放射及び／又は可視光である。電磁放射は例えば活性領域への通電によって形成される。電磁放射の少なくとも一部は、半導体基体の外面を通過して、半導体基体から出射される。
【０００６】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは、活性領域で形成された電磁放射を反射するように構成された第１の鏡面層を含む。当該第１の鏡面層は、例えば半導体基体の第１の主表面に設けられる。この場合、動作中に活性領域で形成される電磁放射は、その大部分が、第１の主表面とは反対側の第２の主表面を通過して、オプトエレクトロニクス半導体チップから出射される。その際、半導体基体の活性領域で形成された電磁放射は、その一部が第１の鏡面層へ入射し、この鏡面層によって、半導体基体の外面へ向かう方向、特には第２の主表面へ向かう方向へ反射され、その一部が第２の主表面で出射される。
【０００７】
鏡面層は特には金属によって形成される。例えば、鏡面層は、銀、アルミニウムを含む金属のうちいずれかの金属を含むか又はこれから成る。これらの金属は可視光に対して良好乃至きわめて良好な反射性を有しているが、特にオプトエレクトロニクス半導体チップの動作中にしばしばそうであるように、電磁場が存在する場合に拡散又はエレクトロマイグレーションを起こしやすいという欠点も有する。さらに、こうした金属は特に湿性の環境では酸化することがあり、このため、動作時間が増大するにつれて反射性の低下ひいては半導体基体の効率の低下が進行する。
【０００８】
本発明のオプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは少なくとも３つのカプセル化層を含む。オプトエレクトロニクス半導体チップは、第１のカプセル化層、第２のカプセル化層及び第３のカプセル化層を含む。少なくとも３つのカプセル化層は、それぞれ電気絶縁性を有するように構成され、このため、電気絶縁性材料によって形成される。カプセル化層はそれぞれ１つもしくは複数の層を含んでよい。各カプセル化層は、製造方法の相違及び／又は材料組成の相違及び／又はオプトエレクトロニクス半導体チップでの配置の相違によって、相互に区別される。
【０００９】
各カプセル化層は、特に、第１の鏡面層からオプトエレクトロニクス半導体チップの別の領域への材料の拡散を防止し、及び／又は、第１の鏡面層への雰囲気ガス及び／又は湿分の浸入を阻止もしくは防止し、及び／又は、オプトエレクトロニクス半導体チップの所定の領域を他の領域に対して電気的に絶縁するために設けられる。
【００１０】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第１の鏡面層はｐ導電型領域の下面に設けられる。ｐ導電型領域の下面とは、例えば、半導体基体の、ｎ導電型領域が設けられるのとは反対側の面である。鏡面層はｐ導電型領域に直接に接触する。第１の鏡面層は、特にオプトエレクトロニクス半導体チップの動作中に電流をｐ導電型領域へ印加するために設けられている。
【００１１】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、活性領域は、ｐ導電型領域の、第１の鏡面層が設けられるのとは反対側の面に設けられ、ｎ導電型領域は、活性領域の、ｐ導電型領域が設けられるのとは反対側の面に設けられる。つまり、活性領域はｐ導電型領域とｎ導電型領域との間に設けられ、第１の鏡面層はｐ導電型領域の、ｎ導電型領域が設けられるのとは反対側の下面に設けられるのである。
【００１２】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第１のカプセル化層及び第２のカプセル化層及び第３のカプセル化層が半導体基体の外面を部分ごとに覆う。各カプセル化層は部分ごとに半導体基体の外面に沿って延在し、少なくとも１つのカプセル化層が半導体基体に直接に接触する。例えば、第１のカプセル化層の一部が半導体基体に直接に接触する。
【００１３】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第３のカプセル化層は、第１の鏡面層の、ｐ導電型領域が設けられるのとは反対側の面を完全に覆い、部分的に第１の鏡面層に直接に接触する。この場合、部分的には第３のカプセル化層と第１の鏡面層との間に少なくとも１つの別の層、例えば金属層を設けることができる。ただし、第３のカプセル化層が第１の鏡面層に直接に接触する領域が、少なくとも一部存在する。そこでは、第３のカプセル化層が例えば鏡面層上に直接に被着される。第３のカプセル化層は、鏡面層の、ｐ導電型領域とは反対側の面を隙間なくカバーする。ここで、鏡面層は例えばｐ導電型領域に向かう下面側で直接にｐ導電型領域に接し、第１の鏡面層の他の露出した外面は、第３のカプセル化層によって包囲される。
【００１４】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第２のカプセル化層と第３のカプセル化層とが、第１の鏡面層の側方の領域で、部分的に相互に直接に接触する。第１の鏡面層の側方の領域は、例えば、横方向で第１の鏡面層に対して間隔を置いて設けられた領域である。横方向とは、第１の鏡面層の主延在面に対して平行に延在する方向である。鏡面層の側方で、特に第３のカプセル化層及び第１の鏡面層が相互に直接に接触する領域に対して間隔を置いて、第２のカプセル化層と第３のカプセル化層とが相互に直接に接触する。
【００１５】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第３のカプセル化層及び第２のカプセル化層はＡＬＤ層である。つまり、少なくともこれら２つのカプセル化層は、原子層堆積法ＡＬＤ（アトミックレイヤデポジション）によって製造された層であり、場合によっては他のカプセル化層、例えば第１のカプセル化層もそうであってよい。ＡＬＤプロセスによれば、多結晶の構造又はアモルファスの構造を有するきわめて薄い層を形成できる。ＡＬＤによって製造される層は、当該層を製造する反応サイクルの回数に比例して成長するので、こうしたＡＬＤ層では層厚さの正確な制御が可能である。ＡＬＤプロセスによれば、特に均質な層、すなわち、特に均等な厚さ及び／又は特に均等な材料組成を有する層を製造できる。また、ＡＬＤプロセスによれば、単原子の層成長により、きわめて密で結晶構造欠陥の少ない層を製造できる。
【００１６】
したがって、少なくとも、第２のカプセル化層及び第３のカプセル化層は、フラッシュＡＬＤ、光誘導ＡＬＤもしくはその他のＡＬＤなどのＡＬＤプロセスによって製造される。この場合、特には、カプセル化層が１００℃以上の温度で堆積される高温ＡＬＤ法も使用できる。
【００１７】
ＡＬＤプロセスによって製造されるカプセル化層は、電子顕微鏡での検査、乃至、半導体技術における他の分析法によって、例えば従来の化学蒸着法ＣＶＤなどの代替プロセスによって製造された層に対し、一義的に区別できる。つまり、カプセル化層がＡＬＤ層であることの指標は、完成したオプトエレクトロニクス半導体チップで識別可能な相互指標である。
【００１８】
ＡＬＤ層であるカプセル化層は、電気絶縁性材料によって形成され、例えば厚さ０．０５ｎｍから最大で５００ｎｍまで、好ましくは少なくとも３０ｎｍから最大５０ｎｍまで、例えば厚さ４０ｎｍを有する。ここで、カプセル化層は、連続して設けられる複数のサブ層を含むことができる。各カプセル化層は、例えば、Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＡｌＮ，ＳｉＯ２の材料のうち少なくとも１つを含むか又はこれから成る。特に、ＡＬＤ層であるカプセル化層は、これらの材料の組み合わせを含んでもよい。この場合、ＡＬＤ層は、好ましくは、二酸化ケイ素及び／又は窒化ケイ素を含まない。
【００１９】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは、ｎ導電型領域と電磁放射を形成するように構成された活性領域とｐ導電型領域とを含む半導体基体を含む。また、オプトエレクトロニクス半導体チップは、電磁放射を反射するように構成された第１の鏡面層を含む。オプトエレクトロニクス半導体チップはさらに、それぞれ電気絶縁性材料によって形成された、第１のカプセル化層、第２のカプセル化層及び第３のカプセル化層を含む。第１の鏡面層は、ｐ導電型領域の下面に設けられ、活性領域は、ｐ導電型領域の、第１の鏡面層とは反対側の面に設けられ、ｎ導電型領域は、活性領域の、ｐ導電型領域とは反対側の面に設けられる。オプトエレクトロニクス半導体チップのこの実施形態によれば、第１のカプセル化層及び第２のカプセル化層及び第３のカプセル化層は半導体基体の外面を覆い、第３のカプセル化層は、第１の鏡面層のｐ導電型領域とは反対側の面を完全に覆い、かつ、部分的に第１の鏡面層に直接に接触する。第２のカプセル化層と第３のカプセル化層とは、第１の鏡面層の側方の少なくとも一部の領域で部分的に相互に直接に接触し、第２のカプセル化層及び第３のカプセル化層はＡＬＤ層である。
【００２０】
本発明のオプトエレクトロニクス半導体チップは、特には次のような考察を基礎としている。オプトエレクトロニクス半導体チップ、特に発光ダイオードチップは、その持続性を保証するために、周囲からの湿分の作用に対して確実に保護されなければならない。特に、オプトエレクトロニクス半導体チップの鏡面層は、電界におけるマイグレーションや酸化を起こしやすい銀などの材料で形成されているので、例えば、金属製のカプセル化部を設けることによって、湿分の浸入又は他の雰囲気ガスの浸入から保護される。しかし、こうした金属製のカプセル化部は放射吸収性を有することが多いので、オプトエレクトロニクス半導体チップの効率が低下してしまうことがある。
【００２１】
ここで、第１の鏡面層が特にＡＬＤ層である第３のカプセル化層によって完全に覆われる。これは、第１の鏡面層を湿分及び雰囲気ガスから特に有効に保護する保護部となる。第１の鏡面層は、ＡＬＤ層で保証される特に良好な保護部によって、半導体基体の外側面にきわめて近接して導入され、その際にオプトエレクトロニクス半導体チップの製造中に当該第１の鏡面層が損傷する可能性がほとんどなくなる。第１の鏡面層の反射面積をこのように増大できるため、オプトエレクトロニクス半導体チップの効率は増大する。効率のさらなる増大は、ＡＬＤ層であるカプセル化層が特に薄く、放射透過性材料から形成されることにより達成される。したがって、オプトエレクトロニクス半導体チップ内での望ましくない電磁放射の吸収は低減される。
【００２２】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、半導体チップは、第３のカプセル化層の、半導体基体とは反対側の下面に設けられる第２の金属層を含み、ここで、当該第２の鏡面層は半導体基体の外面から横方向で突出する。
【００２３】
第２の鏡面層は第１の鏡面層と同じ材料によって形成される。第２の鏡面層は、オプトエレクトロニクス半導体チップの光吸収性の領域を反射性に構成するために用いられ、これによってオプトエレクトロニクス半導体チップの効率がさらに高まる。第２の鏡面層は導電性を有するように構成される。このようにすれば、第２の鏡面層は、例えば、半導体基体のｎ導電型領域と電気的に接続され、光学特性の調整に加え、半導体基体のｎ導電型領域への電流印加にも用いられる。
【００２４】
少なくとも幾つかのカプセル化層が、第１の鏡面層と第２の鏡面層との間に少なくとも間接的に存在してよい。こうした手段により、例えば第３のカプセル化層及び場合により他のカプセル化層は、第１の鏡面層と第２の鏡面層とを電気的に絶縁する絶縁部を形成する。
【００２５】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第２の鏡面層は半導体基体の外面から横方向で突出する。少なくとも幾つかのカプセル化層は、第２の鏡面層の、半導体基体に向かう側の面を延在する。第２の鏡面層は、動作中に半導体基体内で形成された電磁放射を反射させるために設けられる。
【００２６】
第２の鏡面層は、半導体基体の主延在面に対して平行に延在する横方向で、半導体基体から突出する。よって、第２の鏡面層は側方で半導体基体から突出することになる。このようにすれば、第２の鏡面層は、半導体基体の側面から出射され、ついで第２の鏡面層の方向に走行する電磁放射を反射することができる。
【００２７】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第１のカプセル化層が、活性領域を含む半導体基体の外面を、ｐ導電型領域に沿って第１の鏡面層の側面まで延在する。この場合、第１のカプセル化層は、部分的に、第１の鏡面層に直接に接触する。特には、第１のカプセル化層は、第１の鏡面層の側面に直接に接触する。第１のカプセル化層は例えばＡＬＤ層ではない。第１のカプセル化層は、例えば、ＣＶＤプロセスによって製造され、例えば、ＳｉＯ２及び／又はＳｉＮによって形成される複数のサブ層を含む。この場合、ＳｉＮサブ層は好ましくはＳｉＯ２サブ層よりも薄く構成される。各サブ層は、例えば、層成長方向と同方向の垂直方向で上下に並ぶように配置される。第１のカプセル化層は例えばＳｉＯ２で形成される第１のサブ層を有しており、この第１のサブ層の厚さは１３０ｎｍから１７０ｎｍまでであり、特には１５０ｎｍである。この第１のサブ層の上方に、ＳｉＮで形成される第２のサブ層が設けられ、この第２のサブ層の厚さは１０ｎｍから１４ｎｍまで、特には１２ｎｍである。第１のカプセル化層は、ＳｉＯ２で形成されるサブ層とＳｉＮで形成されるサブ層との１つもしくは複数の積層体を含む。
【００２８】
第１のカプセル化層によって、この第１のカプセル化層とは反対側の材料領域、例えば第２のカプセル化層などのＡＬＤ層の形成時に使用される領域も保護される。例えば、第１のカプセル化層とは反対側の半導体基体は、第１のカプセル化層によって、後続のＡＬＤ層としてのカプセル化層の形成時に使用される酸素もしくはオゾンなどの前駆体から保護される。
【００２９】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは第４のカプセル化層を含み、この第４のカプセル化層は、第３のカプセル化層の、半導体基体とは反対側の面を完全に覆い、かつ、第３のカプセル化層に少なくとも部分的に直接に接触する。第４のカプセル化層は、例えばＡＬＤ層でない層であってもよい。この場合、第４のカプセル化層は、ＡＬＤプロセスによってではなく、例えばＣＶＤ法によって堆積される。第４のカプセル化層は例えば第１のカプセル化層と同様に形成され、ＡＬＤ層の製造時に使用される材料に対して、被覆領域を保護する機能を有する。
【００３０】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは、ＡＬＤ層である第５のカプセル化層を含み、この第５のカプセル化層は、半導体基体の外面を少なくともｎ導電型領域の箇所で完全に覆い、かつ、半導体基体の側方で部分的に第２のカプセル化層に直接に接触する。半導体基体のうち、第５のカプセル化層がなければ覆われないはずの露出領域が、第５のカプセル化層によって覆われ、そこで第５のカプセル化層と直接に接触する。第５のカプセル化層は例えば第２のカプセル化層と同様に形成される。第５のカプセル化層は、第２のカプセル化層と同じ厚さ及び同じ材料組成を有する。
【００３１】
第５のカプセル化層は、半導体基体の側方で、すなわち例えば半導体基体に対する横方向で、第２のカプセル化層に直接に接触する。第５のカプセル化層と第２のカプセル化層とは、ＡＬＤ層に直接に接する少なくとも１つの共通のコンタクト点（以下ではトリプルポイントとも称する）を有する。これにより、半導体基体は、ＡＬＤプロセスで製造された複数のカプセル化層によってほぼ完全に包囲される。よって、半導体基体を湿分及び雰囲気ガスから特に良好に保護できる。
【００３２】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第２のカプセル化層が、第５のカプセル化層に接触する領域に、エッチングプロセスのトラックを有する。特に、第２のカプセル化層の、第５のカプセル化層に向かう側の上面は、第５のカプセル化層に直接に接触し、エッチングプロセスのトラックを有する。
【００３３】
言い換えれば、第２のカプセル化層は、オプトエレクトロニクス半導体チップの製造中、エッチングプロセスに曝される。エッチングプロセスでは、ＡＬＤ層である第２のカプセル化層上に、現行の半導体電子回路の検査手法で識別可能な、特徴的なトラックが設けられる。このトラックは、例えば、第２のカプセル化層の、第５のカプセル化層に向かう側の面に形成される粗面化部である。これにより、第５のカプセル化層は、第２のカプセル化層がエッチングプロセスのトラックを有する領域において、第２のカプセル化層に特に良好に接着される。
【００３４】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第２のカプセル化層は、第５のカプセル化層に接触する領域において、第２のカプセル化層と第５のカプセル化層とが接触していない領域よりも薄くなっている。第２のカプセル化層の厚さは例えばエッチングプロセスによって低減できる。例えば、第２のカプセル化層のうち、第５のカプセル化層に接触する領域は、第２のカプセル化層と第５のカプセル化層とが接触していない領域よりも、４ｎｍから８ｎｍ、特には５ｎｍから７ｎｍ薄い。ただし、第２のカプセル化層は分断部を有さず、第５のカプセル化層に接触する領域でその厚さが低減されるだけである。第２のカプセル化層は、例えば、エッチングステップ前には第２のカプセル化層に直接に接触している第１のカプセル化層を除去する方法ステップにおいて、エッチングされる。第１のカプセル化層は、例えば二酸化ケイ素を含む層である。二酸化ケイ素とＡＬＤ層としての第２のカプセル化層との間のエッチング時の選択性は、１：８０の領域にある。このようにすれば、第２のカプセル化層がエッチングによって貫通されるおそれが生じない。
【００３５】
エッチングは、例えば、ドライケミカル式で行われる。当該エッチング過程が通常のごとく白金などによって形成可能な金属層で終了しないことにより、半導体基体上、特にｐｎ接合領域すなわち活性領域に、再堆積による金属層が生じない。したがって、通常ならば必要となる洗浄ステップを省略できる。エッチング時の再堆積による低電力特性の低下すなわち潜在的劣化の問題が起こりえなくなるので、オプトエレクトロニクス半導体チップの製造が簡単化され、効率も向上する。この場合、オプトエレクトロニクス半導体チップの低電力特性が第２のカプセル化層のエッチングにより著しく改善されるので、１μＡ程度のきわめて小さい電流強度においても電磁放射を高い効率で形成できる。
【００３６】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、ｐ導電型領域と活性領域とを通って半導体基体のｎ導電型領域まで延在するスルーコンタクトが設けられる。半導体基体は、少なくとも１つのスルーコンタクトを除き、第３のカプセル化層及び第５のカプセル化層によって完全に包囲される。つまり、スルーコンタクトの領域以外の半導体基体は、ＡＬＤ層として形成された複数の層によって完全に包囲される。
【００３７】
少なくとも１つのスルーコンタクトは、少なくとも複数のカプセル化層と、第１の鏡面層と、半導体基体のｐ導電型領域と、活性領域とを貫通する。この場合、特には、オプトエレクトロニクス半導体チップが同種の複数のスルーコンタクトを含んでよい。
【００３８】
スルーコンタクトは、例えば、ｎ型コンタクト材料で充填された半導体基体の凹部を含む。ｎ型コンタクト材料は例えば金属である。ｎ型コンタクト材料は、ｎ導電型領域に直接に接触し、さらに例えば、半導体チップの外部から接触接続可能なオプトエレクトロニクス半導体チップの端子面への電気的な接続を媒介する。
【００３９】
例えば、第１のカプセル化層及び第２のカプセル化層及び第３のカプセル化層及び第４のカプセル化層が直接にｎ型コンタクト材料に接する。例えば、少なくとも複数のカプセル化層がスルーコンタクト内の半導体基体をカバーし、このようにして、ｎ型コンタクト材料を第１の鏡面層と半導体基体のｐ導電型領域と活性領域とから電気的に絶縁するために用いられる。
【００４０】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、半導体チップは、ｎ型コンタクト材料の、ｎ導電型領域とは反対側の下面に設けられる第２の鏡面層を含み、ここで、第３のカプセル化層及び第４のカプセル化層が部分的に第１の鏡面層と第２の鏡面層との間に設けられる。第２の鏡面層は、第１の鏡面層と同じ材料から形成可能である。第２の鏡面層は、オプトエレクトロニクス半導体チップの本来ならば光吸収性の領域に反射性を付与し、これによりオプトエレクトロニクス半導体チップの効率をさらに改善するために用いられる。当該第２の鏡面層は、例えば、ｎ型コンタクト材料の下方に配置され、横方向でスルーコンタクトから突出する。スルーコンタクトの領域で発生した電磁放射は、第２の鏡面層で反射される。第２の鏡面層はｎ型コンタクト材料へ電気的に接続され、ｎ型コンタクト材料に特には直接に接触する。こうした手段により、第２の鏡面層は半導体基体のｎ導電型領域に電気的に接続され、光学特性を調整するためのほか、半導体基体のｎ導電型領域への電流印加のために用いられる。
【００４１】
少なくとも複数のカプセル化層が、少なくとも間接的に、第１の鏡面層と第２の鏡面層との間に設けられる。このようにすれば、例えば第３のカプセル化層及び第４のカプセル化層が第１の鏡面層と第２の鏡面層との間の電気絶縁部を形成する。第２の鏡面層が例えば半導体基体のｎ導電型領域に電気的に接続される場合、第１の鏡面層が半導体基体のｐ導電型領域に電気的に接続される。この場合、第１の鏡面層は、光学特性を調整するためのほか、半導体基体のｐ導電型領域への電流印加のためにも用いられる。
【００４２】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第２の鏡面層は、半導体基体の外面から横方向で突出する。少なくとも複数のカプセル化層は、第２の鏡面層の、半導体基体に向かう側の面に延在する。第２の鏡面層は、半導体基体内で動作中に形成された電磁放射を反射させるために設けられる。
【００４３】
第２の鏡面層は、横方向で、すなわち、半導体基体の主延在面に対して平行な方向で、半導体基体から突出する。したがって、第２の鏡面層は半導体基体の側面から突出する。このようにすれば、第２の鏡面層は、半導体基体の側面から出射されて続いて第２の鏡面層の方向へ走行する電磁放射を反射することができる。第２の鏡面層の、横方向で半導体基体の外面から突出する領域は、第２の鏡面層のｎ型コンタクト材料の下面の領域（ｎ導電型領域と反対側の領域）には接続しなくてよい。第２の鏡面層のこれら２つの領域は、例えば同じ製造ステップで、例えばマスク技術を用いて形成可能である。
【００４４】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第１の鏡面層からｎ導電型領域の側面までの横方向の距離は最大で２．５μｍであり、特には最大で１．５μｍである。この場合、側面とは、当該横方向に対してそれぞれ横断方向もしくは垂直方向に延在する面であり、第１の鏡面層乃至ｎ導電型領域の外面となっている。
【００４５】
第１の鏡面層から半導体基体の外面までの距離を小さくするには、第１の鏡面層を、ＡＬＤ層である第３のカプセル化層によって完全に覆うとよい。
【００４６】
例えば、部分的に第３のカプセル化層に直接に接しかつＡＬＤ層である第２のカプセル化層などの別のカプセル化層と組み合わせることにより、第２の鏡面層は、特に良好に外部影響から保護され、半導体基体の外面すなわちｎ導電型領域の側面に特に近接させることができる。このようにすることで、効率、例えば光の増幅率が約１．５％向上する。こうした手段により、例えばカプセル化されるｐ導電型の添加材料による縁部での吸収が防止される。同時に、特にチップの低電力特性に関する潜在的劣化の問題も低減される。
【００４７】
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、ｐ導電型領域及び第１の鏡面層の側面は部分的に金属製のカプセル化層によって覆われ、少なくとも幾つかのカプセル化層は、少なくとも部分的に、金属製のカプセル化層と側面との間に延在する。つまり、半導体基体のｐ導電型領域は、その一部が、金属製のカプセル化層内へ突出している。当該金属製のカプセル化層は、例えば、オプトエレクトロニクス半導体チップの、半導体基体とは反対側の支持体に対する平坦化層として作用する。当該金属製のカプセル化層は、半導体基体の、例えば支持体に向かう側の面のトポグラフィを整え、これを平坦化することができる。金属製の平坦化層は、例えば、鏡面層からの材料の拡散を防止するカプセル化層である。金属製のカプセル化層は、白金、金、タングステン、チタンなどの金属を含むか又はこれらの金属から形成される。つまり、金属製のカプセル化層は、これらの金属の少なくとも１つを含むか又はこれらの金属の任意の組み合わせから形成される。
【００４８】
以下に、本発明のオプトエレクトロニクス半導体チップ及びその製造方法を図示の実施形態に即して詳細に説明する。
【図面の簡単な説明】
【００４９】
【図１Ａ】本発明のオプトエレクトロニクス半導体チップの製造方法の第１ステップを示す図である。
【図１Ｂ】本発明のオプトエレクトロニクス半導体チップの製造方法の第２ステップを示す図である。
【図１Ｃ】本発明のオプトエレクトロニクス半導体チップの製造方法の第３ステップを示す図である。
【図１Ｄ】本発明のオプトエレクトロニクス半導体チップの製造方法の第４ステップを示す図である。
【図１Ｅ】本発明のオプトエレクトロニクス半導体チップの製造方法の第５ステップを示す図である。
【図１Ｆ】本発明のオプトエレクトロニクス半導体チップの製造方法の第６ステップを示す図である。
【図１Ｇ】本発明のオプトエレクトロニクス半導体チップの製造方法の第７ステップを示す図である。
【図１Ｈ】本発明のオプトエレクトロニクス半導体チップの製造方法の第８ステップを示す図である。
【図１Ｉ】本発明のオプトエレクトロニクス半導体チップの製造方法の第９ステップを示す図である。
【図１Ｊ】本発明のオプトエレクトロニクス半導体チップの製造方法の第１０ステップを示す図である。
【図１Ｋ】本発明のオプトエレクトロニクス半導体チップの製造方法の第１１ステップを示す図である。
【図１Ｌ】本発明のオプトエレクトロニクス半導体チップの製造方法の第１２ステップを示す図である。
【図１Ｍ】本発明のオプトエレクトロニクス半導体チップの製造方法の第１３ステップを示す図である。
【図１Ｎ】本発明のオプトエレクトロニクス半導体チップの製造方法の第１４ステップを示す図である。
【図１Ｏ】本発明のオプトエレクトロニクス半導体チップの製造方法の第１５ステップを示す図である。
【図１Ｐ】本発明のオプトエレクトロニクス半導体チップの製造方法の第１６ステップを示す図である。
【図１Ｑ】本発明のオプトエレクトロニクス半導体チップの概略的な断面図である。
【００５０】
図中、同一の要素もしくは同様の機能を有する要素には同じ参照番号を付してある。ただし、図相互及び図示されている各要素相互の寸法比は縮尺通りでないことに注意されたい。個々の要素には、図示の簡明性のため及び／又は理解しやすさのために、意図的に拡大して示したものがある。
【００５１】
図１Ａには、初期状態として、例えばサファイアから形成された、半導体基体１０を特にエピタキシャルに堆積するための成長基板１が示されている。半導体基体１０は、ｎ導電型領域２と、ｐ導電型領域３と、これらの間に設けられる活性領域４とを含む。成長基板１は例えばウェハとして用意され、ここで、破線Ａ，Ａ’は、製造すべきオプトエレクトロニクス半導体チップのチップパターンを定める。破線Ｂは、製造プロセス中、スルーコンタクトが形成される位置を表す。また、破線Ｃ，Ｃ’は、コンタクト領域のうち、製造中に例えばオプトエレクトロニクス半導体チップのコンタクト接続のためのボンディングパッドが形成される位置を表している。
【００５２】
半導体基体１０は、ここでは例えば、窒化物半導体材料をベースとしている。
【００５３】
次の図１Ｂのステップでは、例えばエピタキシャルに堆積された複数の層をエッチングすることでｐ導電型領域３及び活性領域４及びｎ導電型領域２がパターニングされ、半導体基体１０の外面とスルーコンタクトとが形成される。この場合、半導体基体のｎ導電型領域が部分的に露出される。
【００５４】
次の図１Ｃのステップでは、半導体基体１０の、成長基板１とは反対側の外面の全面にわたって、第１のカプセル化層１１がコーティングされ、この第１のカプセル化層１１は、例えばＣＶＤ法によって製造される電気絶縁層である。第１のカプセル化層１１はカプセル化層体として構成され、例えばＳｉＯ２で形成されるサブ層及びＳｉＮで形成されるサブ層を複数個含む。各サブ層は、垂直方向に、すなわち、横方向に対して垂直な方向で上下に設けられる。横方向とは例えば成長基板１の主延在方向の平面に対して平行な方向である。
【００５５】
例えば、ＳｉＯ２で形成されるサブ層は、１３０ｎｍから１７０ｎｍまでの厚さ、特には１５０ｎｍの厚さを有する。ＳｉＮで形成されるサブ層は、１０ｎｍから１４ｎｍまでの厚さ、特には１２ｎｍの厚さを有する。このようにして、特に、ＡＬＤ層の製造に使用される材料に対して特に不透過性を有するカプセル化層が形成される。
【００５６】
第１のカプセル化層１１は、ｐ導電型領域３と活性領域４の露出した側面とを完全に覆うので、特には、半導体基体のｐｎ接合領域ひいては活性領域４が第１のカプセル化層１１によって保護される。
【００５７】
次の図１Ｄのステップでは、第１のカプセル化層１１の、成長基板１と反対側の上面に、第２のカプセル化層１２が設けられる。第２のカプセル化層１２はＡＬＤ層である。
【００５８】
ＡＬＤ層である第２のカプセル化層１２はＡＬＤプロセスによって形成され、ここで、第２のカプセル化層１２は、少なくとも部分的に、例えば前駆体としてのオゾンを用いて堆積される。この場合、第２のカプセル化層１２の全体を、前駆体としてのオゾンを用いて堆積できる。また、第２のカプセル化層１２が例えば順に積層される少なくとも２つのサブ層を含み、少なくとも１つのサブ層が前駆体としてのオゾンを用いるＡＬＤプロセスによって形成されるように構成してもよい。
【００５９】
前駆体としてオゾンを用いたＡＬＤ層は、湿分に対して特に高い密封性を有すると判明している。前駆体としてオゾンを用いて堆積される層もしくはサブ層とは、例えば、Ａｌ２Ｏ３層もしくはＳｉＯ２層もしくはＴａ２Ｏ５層である。
【００６０】
また、第２のカプセル化層１２を、オゾンフリーの前駆体を用いて堆積されるサブ層を含むように構成するか又はこうしたサブ層から形成することもできる。例えば、この場合、前駆体材料として水又は酸素が用いられる。
【００６１】
第２のカプセル化層１２は、さらに、例えばオゾンを含む前駆体を用いて堆積される第２のサブ層を含む。当該第２のサブ層は第１のサブ層の直上に堆積される。第１のサブ層は例えば５ｎｍから１０ｎｍまでの厚さを有する。第２のサブ層は例えば２５ｎｍから４５ｎｍまでの厚さを有する。
【００６２】
第２のカプセル化層１２も、ｐ導電型領域３の外面及び半導体基体の活性領域４の外面を少なくとも間接的に覆う。第１のカプセル化層と第２のカプセル化層とは、協働して、活性領域４を含む半導体基体１０の外面に、ｐ導電型領域３に沿って延在する１つのカプセル化層積層体（２０）を形成する。
【００６３】
次の図１Ｅのステップでは、フォト技術及びリフトオフ技術を用いて、カプセル化層積層体に開口が設けられ、例えば銀から成る第１の鏡面層２１が堆積される。
【００６４】
次の図１Ｆのステップでは、別のフォト技術を用いて、第１の鏡面層２１上にｐ型端子層３１が堆積される。この層は、オプトエレクトロニクス半導体チップにおいて、後にｐ導電型領域３へのコンタクト接続のためのコンタクト領域４３が形成される領域Ｃ，Ｃ’まで延在する。ｐ型端子層３１は第１の鏡面層２１を完全には覆わず、第１の鏡面層２１の縁部領域が露出されて残る。ｐ型端子層３１は例えばＰｔ／Ａｕ／Ｔｉ層体によって形成することができる。ここで、白金層は、層体のうち第１の鏡面層２１に向かう側に位置するように形成される。
【００６５】
図１Ｇに関連して、第３のカプセル化層１３を、第２のカプセル化層１２と第１の鏡面層２１とｐ型端子層３１の露出した外面とに設けるさらなるステップを説明する。第２のカプセル化層１２と第３のカプセル化層１３とは、部分的に、つまり第１の鏡面層２１の側方領域において、相互に直接に接している。この場合、第３のカプセル化層１３は例えば第２のカプセル化層１２と同様に形成可能なＡＬＤ層である。第３のカプセル化層１３は、半導体基体１０の、成長基板１とは反対側の上面の全体にわたって延在する。
【００６６】
図１Ｈに関連して、第４のカプセル化層１４を設けるステップを説明する。第４のカプセル化層１４は例えばＡＬＤ層ではなく、第１のカプセル化層１１と同様に形成可能である。第４のカプセル化層１４は、成長基板１とは反対側の第３のカプセル化層１３の上面を完全に覆い、例えば当該上面に対してコンフォーマルな形状を有する。
【００６７】
次の図１Ｉのステップでは、領域Ｂにおいて複数のカプセル化層１１−１４に開口を設けることにより、スルーコンタクト４０が形成される。当該スルーコンタクト４０ではｎ導電型領域２が露出している。複数のカプセル化層を除去する際にはフォト技術が用いられる。こうしたフォト技術は、後にｎ型コンタクト材料４１をスルーコンタクト４０に導入する際にも用いられる。
【００６８】
スルーコンタクト４０の領域すなわち領域Ｂでは、それぞれＡＬＤ層である第２のカプセル化層１２と第３のカプセル化層１３とが直接に接している。特には、これら２つの層は、例えば二酸化ケイ素を含む層又は二酸化ケイ素から成る層によっては相互に分離されず、さらに、ＡＬＤ層でない層によっても相互に分離されない。第２のカプセル化層１２及び第３のカプセル化層１３をこうした層によって相互に分離すると、各カプセル化層の除去にエッチング過程が必要となってしまい、さらに手間がかかる。つまり、２つのＡＬＤ層すなわち第２のカプセル化層１２及び第３のカプセル化層１３が直接に接していることによって、スルーコンタクト４０を特に簡単に形成できるのである。
【００６９】
次の図１Ｊのステップでは、ｎ型コンタクト材料４１が領域Ｂのスルーコンタクト４０に導入される。ｎ型コンタクト材料４１は例えば金属によって形成され、チタン及び／又は金などの材料を含むことができる。
【００７０】
次の図１Ｋのステップでは、例えば第１の鏡面層２１と同様に形成可能な第２の鏡面層２２が設けられる。第２の鏡面層２２は、ｎ型コンタクト材料４１の、ｎ導電型領域２とは反対側の下面に設けられ、ここで第１の鏡面層２１と第２の鏡面層２２との間に部分的に各カプセル化層が存在する。例えば、第３のカプセル化層１３及び第４のカプセル化層１４が、直接に第１の鏡面層２１と第２の鏡面層２２との間に位置する。第２の鏡面層２２は部分的に第４のカプセル化層１４に直接に接する。第２のカプセル化層２２の側方領域は、横方向で、スルーコンタクト４０と、半導体基体１０の外面、特にｐ導電型領域３の外面とから突出している。
【００７１】
次の図１Ｌのステップでは、まず、金属製のカプセル化層４２が設けられる。この金属製のカプセル化層は、成長基板１とは反対側の面のトポグラフィを覆い、平坦化層として機能する。金属製のカプセル化層４２は、例えば、Ｐｔ／Ａｕ／Ｔｉ層体を含み、第２の鏡面層２２の材料に対する拡散バリアとして用いられる。金属製のカプセル化層４２は、支持体５０の後続の電解めっきプロセスに際してのシード層として用いられる。このケースでは、支持体５０は例えば銅から形成できる。また、支持体５０はケイ素もしくはゲルマニウム又は他の半導体材料から形成することもできる。支持体５０の、成長基板１とは反対側の面には、後のオプトエレクトロニクス半導体チップのはんだ接続を可能にする裏面メタライゼーション５１が設けられる。
【００７２】
次の図１Ｍのステップでは、成長基板１が剥離され、最初成長基板に面していたｎ導電型領域２の上面が粗面化される。成長基板１の剥離は、例えばレーザーアブレーションプロセスによって行われ、粗面化は例えばＫＯＨを用いたリソグラフィエッチングによって行われる。
【００７３】
次のステップ（図１Ｎ）ではメサエッチングが行われる。このエッチングは第１のカプセル化層１１で停止する。続いて、例えば二酸化ケイ素から成るハードマスク６０がｎ導電型領域２上に被着される。
【００７４】
図１Ｏには、ハードマスク６０がマスク層６０及び第１のカプセル化層１１のドライケミカルエッチングによって除去されることが示されている。マスク層６０の厚さは、第２のカプセル化層１２でエッチストップが生じるよう、第１のカプセル化層１１の厚さに関連して定められる。例えば、エッチストップは、第２のカプセル化層１２のＡｌ２Ｏ３層もしくはＴａ２Ｏ５層での終点検出によって行われる。
【００７５】
第１のカプセル化層１１は当該エッチング過程で除去される。この場合に重要なのは、当該エッチング過程がｐ型端子層３１すなわち例えば白金層で停止するのでなく、電気絶縁性材料で形成された第２のカプセル化層１２で停止するということである。ドライエッチングステップが使用されることにより、二酸化ケイ素でのエッチングに比べて選択性が小さいため、第２のカプセル化層１２はほとんど侵襲を受けず、その厚さが例えば５ｎｍから７ｎｍ低減される。
【００７６】
エッチング時に金属が侵襲を受けないことにより、剥離された金属が例えば半導体基体の活性領域４内に再堆積しない。このため、低電力特性が改善され、低電力特性に関する潜在的劣化の危険が低減される。
【００７７】
次の図１Ｐのステップでは、ＡＬＤ層である第５のカプセル化層１５が例えば第２のカプセル化層１２と同様に形成されて設けられる。この場合、第２のカプセル化層と第５のカプセル化層との間に、これら２つのカプセル化層が相互に直接に接触するコンタクト点ＴＰが形成される。第２のカプセル化層１２は、第５のカプセル化層１５に直接に接触する領域にエッチング表面を有しており、このエッチング表面で厚さが低減されている。
【００７８】
続いて、例えば二酸化ケイ素から成るかもしくは二酸化ケイ素を含む第６のカプセル化層１６が、半導体基体１０の端子パシベーションとして、第５のカプセル化層１５の、支持体５０とは反対側の面に形成される。
【００７９】
さらに、図１Ｑに示されているように、ｐ型端子層３１が露出され、例えばワイヤ接続可能なコンタクト領域４３がｐ型端子層３１上に堆積される。
【００８０】
全体として、図１Ｑに関連して、オプトエレクトロニクス半導体チップを説明する。本発明のオプトエレクトロニクス半導体チップは、
・ｎ導電型領域２、及び、電磁放射を形成するように構成された活性領域４、及び、ｐ導電型領域３を含む、半導体基体１０と、
・電磁放射を反射するように構成された第１の鏡面層２１と、
・電気絶縁性材料によって形成された第１のカプセル化層１１と、
・電気絶縁性材料によって形成された第２のカプセル化層１２と、
・電気絶縁性材料によって形成された第３のカプセル化層１３と
を含み、ここで、
・第１の鏡面層２１は、ｐ導電型領域３の下面に設けられており、
・活性領域４は、ｐ導電型領域３の、第１の鏡面層２１とは反対側の面に設けられており、
・ｎ導電型領域２は、活性領域４の、ｐ導電型領域３とは反対側の面に設けられており、
・第１のカプセル化層１１及び第２のカプセル化層１２及び第３のカプセル化層１３は、半導体基体１０の外面を部分的に覆っており、
・第３のカプセル化層１３は、第１の鏡面層２１の、ｐ導電型領域３とは反対側の面を完全に覆っており、かつ、部分的に第１の鏡面層２１に直接に接触しており、
・第２のカプセル化層１２と第３のカプセル化層１３とは、第１の鏡面層２１の側方の領域で部分的に相互に直接に接触しており、
・第２のカプセル化層１２及び第３のカプセル化層１３は、ＡＬＤ層である。
【００８１】
本発明は上述した実施形態に限定されない。むしろ、本発明は、発明の詳細な説明及び特許請求の範囲に明示されていないとしても、それぞれの新規な特徴乃至その組み合わせの全て、特に特許請求の範囲に含まれる発明特定事項の組み合わせの全てを含む。
【００８２】
本願は独国特許出願第１０２０１３１０７５３１．２号の優先権を主張するものであり、当該出願の開示内容は引用により本発明に含まれるものとする。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図１Ｍ】
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【図１Ｎ】
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【図１Ｏ】
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【図１Ｐ】
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【図１Ｑ】
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