(57)【特許請求の範囲】
【請求項１】
リング発振器構成に接続される複数の遅延測定回路を有する回路であって、前記複数の遅延測定回路の各々は：
オンチップ回路構成要素から第１の信号を受信するように接続される遅延要素の第１のチェーンであって、該第１のチェーン内の各遅延要素は第１の遅延値を有する、第１のチェーンと、
基準クロック信号を受信するように接続される遅延要素の第２のチェーンであって、該第２のチェーン内の各遅延要素は、前記第１の遅延値とは異なる第２の遅延値を有する、第２のチェーンと、
前記第１のチェーンと前記第２のチェーンとの間に接続される複数のサンプリングラッチであって、各サンプリングラッチは、前記第１のチェーンの隣接する遅延要素間に結合されるデータ入力、および、前記第２のチェーンの隣接する遅延要素間に結合されるクロック入力を有し、前記第１の信号内のエッジ遷移は、前記基準クロック信号に対する該エッジ遷移が該回路の所定の測定ウィンドウ内で発生する場合に、該複数のサンプリングラッチ内に記憶されているデジタル値によって指示される、複数のサンプリングラッチと、
を有し、前記リング発振器構成に接続される複数の遅延測定回路を有する回路は、
データリング発振器周期を測定するために前記リング発振器構成において接続される最後の遅延測定回路の遅延要素の第１のチェーンから出力を受信するように結合される第１の入力と、クロックリング発振器周期を測定するために前記リング発振器構成において接続される最後の遅延測定回路の遅延要素の第２のチェーンから出力を受信するように結合される第２の入力と、周波数混合器出力とを備える周波数混合器であって、前記遅延要素の第１のチェーンからの前記出力は前記データリング発振器周期からのデータリング周波数ｆＤを有し、前記遅延要素の第２のチェーンからの前記出力は前記クロックリング発振器周期の逆数を表すクロックリング周波数ｆＣを有し、該周波数混合器は前記データリング周波数ｆＤと前記クロックリング周波数ｆＣとを組み合わせて前記周波数混合器出力において混合器出力信号を生成する、周波数混合器を備えることを特徴とする回路。
【請求項２】
前記遅延測定回路の各々における遅延要素の第１のチェーンは、前記第１の信号を受信するように直列に接続される、複数の遅延バッファから成る第１のマルチタップ遅延チェーンを含み、前記遅延測定回路の各々における遅延要素の第２のチェーンは、前記第１の信号と非同期である前記基準クロック信号を受信するように直列に接続される、複数の遅延バッファから成る第２のマルチタップ遅延チェーンを含む、請求項１に記載の回路。
【請求項３】
前記第２のマルチタップ遅延チェーンは、前記第１のマルチタップ遅延チェーンのタップあたりの遅延と異なるタップあたりの遅延を有する、請求項２に記載の回路。
【請求項４】
前記第２のマルチタップ遅延チェーンの前記タップあたりの遅延と前記第１のマルチタップ遅延チェーンの前記タップあたりの遅延との間の差は、前記回路の測定精度を提供する、請求項３に記載の回路。
【請求項５】
前記第１のチェーンおよび前記第２のチェーン内の各遅延要素は、
入力ポートにおいて入力を受信するとともに出力ポートにおいて前記入力の第１の遅延されたバージョンを生成するように接続される第１のインバータチェーンと、
前記出力ポートから分離されるタップ出力として前記入力の第２の遅延されたバージョンを生成するために前記出力ポートに接続されるとともに、前記複数のサンプリングラッチのうちの１つに接続される第２のインバータチェーンとを備える、請求項１に記載の回路。
【請求項６】
前記複数のサンプリングラッチは複数のフリップフロップデバイスを含む、請求項１に記載の回路。
【請求項７】
前記第１の信号と独立した非同期である前記基準クロック信号を生成するためのクロック信号生成器をさらに備える、請求項１に記載の回路。
【請求項８】
前記複数のサンプリングラッチは、前記回路の最小分解能ｄ内で前記エッジ遷移が発生するときに第２の信号に対する前記第１の信号内の１つまたは複数のエッジ遷移のデジタルサンプルを提供する、請求項１に記載の回路。
【請求項９】
前記リング発振器構成において接続される最後の遅延測定回路の遅延要素の第１のチェーンから、前記リング発振器構成において接続される前記複数の遅延測定回路に対する第１入力へ、出力をフィードバックする第１のインバータと、
前記リング発振器構成において接続される最後の遅延測定回路の遅延要素の第２のチェーンから、前記リング発振器構成において接続される前記複数の遅延測定回路に対する第２入力へ、出力をフィードバックする第２のインバータとをさらに備える、請求項１に記載の回路。
【請求項１０】
前記混合器出力信号をフィルタリングするように接続され、前記データリング周波数と前記クロックリング周波数との間の差（｜ｆＤ−ｆＣ｜）のみを通し、前記回路の最小精度測定値ｄを生成するフィルタをさらに備える請求項１に記載の回路。
【請求項１１】
第１のマルチタップ遅延チェーンのタップ点がそれぞれキャプチャラッチのデータポートに接続され、第２のマルチタップ遅延チェーンのタップ点がそれぞれ前記キャプチャラッチのクロックポートに接続されるように、前記キャプチャラッチのチェーンに接続される前記第１のマルチタップ遅延チェーンおよび前記第２のマルチタップ遅延チェーンを備えるオンダイ測定回路を較正するための方法であって、前記第２のマルチタップ遅延チェーンは、前記第１のマルチタップ遅延チェーンのタップあたりの遅延と異なるタップあたりの遅延を有し、該方法は、
前記第１のマルチタップ遅延チェーンを、データリング発振器周期を測定するために第１のリング発振器構成において複数の遅延測定回路と直列に接続すること、
前記第２のマルチタップ遅延チェーンを、クロックリング発振器周期を測定するために第２のリング発振器構成において複数の遅延測定回路と直列に接続すること、および
前記オンダイ測定回路の最小精度測定値ｄを、前記クロックリング発振器周期と前記データリング発振器周期との間の差分値の関数として計算することを含む、方法。
【請求項１２】
前記最小精度測定値ｄを計算することは、
前記第１のマルチタップ遅延チェーンからの出力および前記第２のマルチタップ遅延チェーンからの出力を周波数混合器に印加することであって、前記第１のマルチタップ遅延チェーンからの前記出力は前記データリング発振器周期からのデータリング周波数ｆＤを有し、前記第２のマルチタップ遅延チェーンからの前記出力は前記クロックリング発振器周期の逆数を表すクロックリング周波数ｆＣを有し、前記周波数混合器は前記データリング周波数ｆＤと前記クロックリング周波数ｆＣとを組み合わせて混合器出力信号にすることと、
前記混合器出力信号をフィルタリングすることであって、前記データリング周波数と前記クロックリング周波数との間の差（｜ｆＤ−ｆＣ｜）のみが通され、前記最小精度測定値ｄが生成される、フィルタリングすることとを含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には信号タイミング測定に関する。１つの態様では、本発明は、集積回路デバイス信号を較正、測定、および試験するためのオンチップ方法およびシステム等に関する。
【背景技術】
【０００２】
さまざまな電子回路の性能および機能は、別個の構成要素として集積されるか、またはシステム・オン・チップ（ＳｏＣ）アプリケーション内に集積されるかにかかわらず、電子回路によって発せられる内部信号および外部信号を測定することによって評価され得る。たとえば、メモリサブシステム（ダブル・データ・レート（ＤＤＲ）同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）など）は、特にプロセッサおよびＤＲＡＭの速度が増大するにつれて、適切に動作するとともに電気的および／またはタイミングの仕様を順守することを確実にするために、データおよびクロックピン信号の正確なタイミングおよび試験を必要とする。従来の信号測定技法は、外部自動化試験機器（「ＡＴＥ」）ツールを使用するが、これは動作するのに費用がかかり、低速で、複雑である。単一のキャプチャフリップフロップを有する遅延チェーン回路、補間器回路を有する位相ロックループクロックを遅延させるための遅延ロックループ（ＤＬＬ）回路、ならびに、遅延チェーン、および、信号スキューおよびジッタを測定するための同一のクロック信号を有する複数のキャプチャフリップフロップを有する回路のような、オンダイ測定回路を使用することもできる。加えて、複雑な制御および支持論理を使用して複数のクロックサイクルにわたる信号を測定するために、異なる複数の較正周波数を有するクロックが印加されることができる。不都合なことに、既存の信号測定技法は、過度に回路が複雑であるとともに費用がかかり、測定精度または分解能が限られている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
実施の形態による課題は、簡易かつ効率的な遅延測定を行うための装置及び方法等を提供することである。
【課題を解決するための手段】
【０００４】
実施の形態による回路は、
オンチップ回路構成要素から第１の信号を受信するように接続される遅延要素の第１のチェーンであって、該第１のチェーン内の各遅延要素は第１の遅延値を有する、第１のチェーンと、
基準クロック信号を受信するように接続される遅延要素の第２のチェーンであって、該第２のチェーン内の各遅延要素は、前記第１の遅延値とは異なる第２の遅延値を有する、第２のチェーンと、
前記第１のチェーンと前記第２のチェーンとの間に接続される複数のサンプリングラッチであって、各サンプリングラッチは、前記第１のチェーンの隣接する遅延要素間に結合されるデータ入力、および、前記第２のチェーンの隣接する遅延要素間に結合されるクロック入力を有し、前記第１の信号内のエッジ遷移は、前記基準クロック信号に対する該エッジ遷移が該回路の所定の測定ウィンドウ内で発生する場合に、該複数のサンプリングラッチ内に記憶されているデジタル値によって指示される、複数のサンプリングラッチとを備える、回路である。
【図面の簡単な説明】
【０００５】
本発明は、以下の好ましい実施形態の詳細な説明を以下の図面とともに考慮することによって理解され、その多数の目的、特徴および利点が得られる。
【０００６】
【図１】本発明の選択される実施形態による、第１の信号と第２の信号との間の遅延を測定するための高精度オンダイ測定回路の簡略回路図。
【図２】本発明の選択される実施形態による、埋め込み自己較正遅延測定回路の簡略回路図。
【図３】本発明の選択される実施形態による、オンダイ測定回路の異なる複数のフリップフロップデバイスにおいて測定される信号遷移遅延のシミュレーションプロットを描いた図。
【図４】本発明の選択される実施形態による、遅延測定回路内で使用され得る遅延バッファ構造の簡略回路図。
【図５】本発明の選択される実施形態による、遅延測定回路の測定分解能を較正するためのリング発振器構成において接続される複数の遅延測定回路の簡略化された概略ブロック図。
【図６】本発明の選択される実施形態による、２つの信号間の遅延の高分解能測定の提供の例示的な流れ図。
【発明を実施するための形態】
【０００７】
信号（複数の場合もあり）内の伝播遅延を計算するのに使用されることができる信号遷移を正確に特定するために複数のキャプチャフリップフロップにおいて信号をクロッキングおよびキャプチャするための２つの遅延チェーンの遅延差を使用することによって１つまたは複数の信号（たとえば、データ信号およびクロック信号）を測定するための高精度オンダイ遅延測定回路、システム、および方法論が記載される。測定対象である第１の信号および第２の調整可能クロック信号をそれぞれ、異なる遅延値を有する第１の遅延チェーンおよび第２の遅延チェーンに印加することによって、第１の信号と第２の信号との間の遅延差が、遅延チェーン間に接続されるキャプチャフリップフロップにおいてキャプチャされることができ、それによって、第１の信号の既知の「時刻０」発信時刻に対して第１の信号に関する高精度遅延測定値が提供される。遅延測定回路は、第１の信号を受信するための直列に接続される第１のマルチタップ遅延チェーンと、第１の信号の発信と同期または非同期である第２の独立したクロック信号を受信するための直列に接続される第２のマルチタップ遅延チェーンとを含み得る。本明細書において示されている実施形態では、第２の遅延チェーンのタップあたりの遅延は、第１の遅延チェーンのタップあたりの遅延よりもわずかに大きい。他の実施形態では、第２の遅延チェーンのタップあたりの遅延が、第１の遅延チェーンのタップあたりの遅延よりもわずかに小さいことも可能である。加えて、キャプチャフリップフロップまたはラッチは第１の遅延チェーンと第２の遅延チェーンとの間に、第１の遅延チェーンのタップ点がそれぞれキャプチャフリップフロップのデータポートに接続され、第２の遅延チェーンのタップ点がそれぞれキャプチャフリップフロップのクロックポートに接続されるように接続される。この構成によって、第１の信号と第２の信号との間の遅延が、第１の遅延チェーンと第２の遅延チェーンとの間のタップあたりの遅延の差によって決定される測定精度でキャプチャフリップフロップのラッチされた値から導出されることができる。加えて、遅延測定回路は、測定回路をリング発振器構成において接続することによって測定精度を求めるために較正されることができ、当該構成において、最後のブロックの出力が反転されて最初のブロックの入力にフィードバックされることが可能になり、それによって、最後のブロックの反転入力から最初のブロックの入力までのフィードバック経路をディセーブルすることによってリング発振器構成がディセーブルされるまで回路が自動的に無限に発振する。第１の遅延チェーンおよび第２の遅延チェーンから形成されるリング発振器の発振器周期を測定することによって、遅延タップおよび遅延測定回路内の任意の追加の遅延要素（たとえば、マルチプレクサからの遅延）の数に基づいて最小測定分解能が計算され得る。他の実施形態では、最小測定分解能は、データおよびクロック発振器リング周期を平衡混合器およびフィルタに適用することによって、単一の測定によって求められてもよい。開示されている高精度オンダイ測定回路によって、製品Ｉ／Ｏ  ＡＣ仕様準拠試験を提供する費用および複雑度が低減される。加えて���限定ではないが信号試験およびアラインメント制御を含む、多くの用法に関して精細な分解能の伝播遅延測定値を得ることができる。
【０００８】
ここで、本発明のさまざまな例示的な実施形態を添付の図面を参照して詳細に説明する。以下の説明においてさまざまな詳細が記載されるが、本発明はこれらの具体的な詳細なしに実施されてもよいこと、および、実施態様ごとに変化する、工程技術または設計に関係する制限の順守のような、回路設計者の具体的な目標を達成するために、多数の実施態様特有の決定が、本明細書において説明される本発明に対して行われてもよいことは諒解されよう。このような開発努力は複雑かつ時間がかかるものであり得るが、それにもかかわらず、本開示の利益を受ける当業者にとって通常の取り組みである。たとえば、選択される態様は、本発明を限定または不明瞭にすることを避けるために、詳細にではなく、簡略化された概略図の形態において図示されている。加えて、本明細書において提供される詳細な説明の部分によっては、コンピュータメモリ内のデータに対するアルゴリズムまたは操作に関して提示されているものがある。そのような説明および表現は、当業者によって、自身の研究の要旨を他の当業者に説明および伝達するために使用される。ここで、本発明のさまざまな例示的な実施形態を添付の図面を参照して下記に詳細に説明する。
【０００９】
本出願人は、従来のソリューションおよび技術のさまざまな制限および欠点が当業者に明らかになるであろう、当該技術分野におけるさまざまな問題に対処する、改善された信号測定システムおよび方法論が必要とされていることを断定している。したがって、本出願人は、信号のタイミング関連情報を得るために異なる複数の信号の信号遷移を検出することによって評価され得る、種々の電子回路に関するさまざまな性能および機能の測定を、本明細書において開示した。２つの異なる信号間の遅延を測定するために信号遷移がどのように評価されることができるかの例を示すために、ここで図１が参照され、図１は、本発明の選択される実施形態による、１つまたは複数の出力信号（たとえば、信号Ａ、Ｂ）を測定するための高精度オンダイ測定（「a  high  precision  on-die  measurement：ＯＤＭ」）回路の簡略回路図を描いている。図１に示されている例において、信号Ａ、Ｂは、ワイド相互接続バス１２０（たとえば、ＤＤＲバス）を介してデータピン１２１およびクロックピン１２２に並列に搬送される、ＤＤＲ信号源１０２からのデータ信号およびクロック信号として、システム・オン・チップ・デバイス１０１から生成され得る。しかしながら、本明細書において開示される信号測定技法は、限定ではないが仕様準拠のための入出力（Ｉ／Ｏ）インタフェース信号の評価および試験を含む、他の用途に使用されてもよい。
【００１０】
図１に示されている、描かれているＤＤＲ信号測定の例において、従来の試験システムと比較して試験時間、費用、および複雑度が低減された、データ信号および／またはクロック信号を評価するための１つまたは複数の高精度オンダイ測定（「ＯＤＭ」）回路１０５〜１０７が提供される。特に、第１のＯＤＭ回路１０５は、クロック入力信号１０９に対してＤＤＲ源１０２からの第１のデータ信号Ａ１０３を測定するように接続され、第２のＯＤＭ回路１０６は、クロック入力信号（別個には図示しない）に対してＤＤＲ源１０２からの第２のデータ信号Ｂ１０４を測定するように接続され、第３のＯＤＭ回路１０７は、クロック入力信号（別個には図示しない）に対してＤＤＲ源１０２からの別のデータまたはクロック信号を測定するように接続され、以下同様である。第１のＯＤＭ回路１０５に対するクロック入力信号１０９は、位相ロックループ生成器などのようなオンダイクロック信号生成器１０８によって生成されるものとして図示されている。しかしながら、独立しており、かつ測定対象であるデータ信号（たとえば、信号Ａ１０３）の発信と同期または非同期であるように、各ＯＤＭ回路に対するクロック入力信号は、オンチップまたはオフチップのいずれかで別個に生成されてもよいことが諒解されよう。
【００１１】
各ＯＤＭ回路（たとえば、１０５）は、第１の遅延線またはチェーン１１および第２の遅延線１２を含む。第１の遅延線１１はチップ１０１によってＩ／Ｏ１２１から送り出されるデータ信号のような第１の信号１０３を受信し、遅延された出力信号１１０を生成するために直列に接続される複数の遅延要素１１ａ〜１１ｆを含む。同様に、第２の遅延線１２は独立したクロック信号１０９を受信し、当該信号は、遅延されたクロック出力信号１１２を生成するために直列に接続される複数の遅延要素１２ａ〜１２ｆに供給される。遅延要素１１ａ〜１１ｆ、１２ａ〜１２ｆの各々は、遅延バッファとして示されているが、１つまたは複数のインバータ、反転伝送ゲート、積層インバータ、論理ゲートなどによって実装されてもよい。本明細書において示されている１つの実施形態では、第２の遅延線１２内の遅延要素１２ａ〜１２ｆは、第１の遅延線１１内の遅延要素１１ａ〜１１ｆよりも大きい信号遅延を有するように設計されており、この遅延の差がＯＤＭ回路１０５の最小分解能ｄを決定する。他の実施形態では、第２の遅延線１２内の遅延要素１２ａ〜１２ｆは、第１の遅延線１１内の遅延要素１１ａ〜１１ｆよりも小さい信号遅延を有するように設計されることもできる。加えて、データ出力信号１１０およびクロック出力信号１１２は、ＯＤＭ回路１０５をリング発振器構成において接続するために使用されることが諒解されよう。
【００１２】
ＯＤＭ回路１０５は、第１の遅延線１１および第２の遅延線１２をタップするための複数のサンプリングラッチまたはフリップフロップ１３をも含み、それによって、サンプリングラッチ１３ａ〜１３ｆに対する各データ入力（Ｄ）は第１の遅延線１１からの対応する遅延要素出力に接続され、サンプリングラッチ１３ａ〜１３ｆに対する各クロック入力は第２の遅延線１２からの対応する遅延要素出力に接続される。示されているように、サンプリングラッチ／フリップフロップ１３からの出力Ｑ１〜Ｑ６は、Ｑ１〜Ｑ６からの測定結果を搬送するために１つまたは複数の（たとえば、ｎ本の）出力線１１１を介して回路１０５の端部に接続される。
【００１３】
この構成によって、サンプリングラッチ１３ａ〜１３ｆは、第２の遅延線１２からの遅延要素１２ａ〜１２ｆの出力によって別個にクロッキングされる。別個にクロッキングすることは、第２の遅延線を第１の遅延線１１とは異なるタップあたり遅延を有するように設計することによって達成される。各連続するサンプリングラッチクロック信号は最小分解能ｄに等しい追加の遅延だけ遅延されるため、第１の遅延線１１および第２の遅延線１２において遅延が異なることによって、サンプリングラッチ１３ａ〜１３ｆに対する別個のクロック信号がクロック信号１０９から導出される。それによって、別個にクロッキングされるサンプリングラッチ１３ａ〜１３ｆは、連続したサンプリングラッチクロック信号の到着に基づいて第１の遅延線１１から受信されるサンプリングされたデータ（Ｄ）を通すように動作する。図示されている実施形態では、６つのサンプリングラッチ１３ａ〜１３ｆが採用され得るが、所与のデバイスの構造的要件または帯域幅要件に基づいて、追加のまたはより少ないサンプリングラッチが使用されてもよい。
【００１４】
第１の信号内のエッジ遷移を測定するために第１の信号および第２の信号（たとえば、データ信号１０３およびクロック信号１０９）をＯＤＭ回路１０５に入力することによって、第１の遅延線１１内の遅延要素１１ａ〜１１ｆは、第１の信号Ａ１０３が遅延されたバージョンを、対応するサンプリングラッチ１３ａ〜１３ｆに対するデータ入力（Ｄ）として提供し、サンプリングラッチ１３ａ〜１３ｆは、第２の遅延線１２によって第２の信号１０９に導入される遅延によって別個にクロッキングされる。クロック信号１０９が第１の信号１０３に対してわずかに早いかまたはわずかに遅延される（が、依然としてＯＤＭ回路の所定の測定ウィンドウ内にある）場合、冒頭のサンプリングラッチのうちの１つまたは複数（たとえば、１３ａ〜１３ｃは遷移の前の信号Ａ１０３の値（たとえば、論理値０）をラッチし、一方で、残りのサンプリングラッチ（たとえば、１３ｄ〜１３ｆ）は遷移の後の信号Ａ１０３の値（たとえば、論理値１）をラッチする。ｎ本の出力線１１１において搬送されるサンプリングラッチ１３ａ〜１３ｆからの出力（たとえば、Ｑ１〜Ｑ６）を解析することによって、サンプリングラッチ１３ａ〜１３ｆ内に記憶された一連のバイナリデータ結果から遅延測度が導出され得、エッジまたは遷移が互いに異なる値の２進数（たとえば、１０、０１）によって示される。図１において、データ信号１３１の遷移時間ウィンドウ１３４が、基準クロック１３２の遷移によってトリガされるサンプリングレジスタ１３からの一群のバイナリデータ結果１３３として評価される。基準クロック１３２の遷移エッジが、一般に定義される「時刻０」から確立される。それゆえ、「時刻０」と１３１の遷移エッジとの間の遅延が、一群のバイナリデータ結果１３３と組み合わせて基準クロック１３２の遷移エッジに対して測定される。従来の遅延測定回路とは対照的に、ＯＤＭ回路１０５の測定精度は遅延チェーンのインバータ／バッファ遅延によって制限されない。そうではなく、ＯＤＭ回路１０５は、第１のチェーン内の遅延要素と第２のチェーン内の遅延要素との間の遅延差ｄによって決まる測定分解能を達成することが可能である。そのような遅延差は、遅延チェーン内のインバータ／バッファ間の負荷の差を調整することのような回路設計技法によって、０ｐｓに向けて調節することができる。無論、限定ではないが、異なる遅延値に対して異なるサイズおよび／またはＶＴレベルのトランジスタを使用することを含む、他の遅延調整技法が使用され得る。
【００１５】
ここで図２を参照すると、一対の入力信号（たとえば、ｄａｔａ＿ｉｎおよびｃｌｋ＿ｉｎ）間の遅延を測定するための埋め込み自己較正遅延測定回路２００の簡略化された概略ブロック図が描かれている。遅延測定回路２００において、入力信号は、わずかに遅延が異なる第１の遅延チェーン２４１および第２の遅延チェーン２４２に接続される。遅延測定回路２００は、多重選択線の制御下で入力信号および較正信号を多重化するための一対の入力マルチプレクサ２０１、２１１をも含む。第１のマルチプレクサ２０１は、第１の多重選択線（ｏｄｍ＿ｄａｔａ＿ｓｅｌ）の制御下でデータ入力信号（ｄａｔａ＿ｉｎ）およびデータ較正信号（ｏｄｍ＿ｄａｔａ）を選択的に通し、一方で、第２のマルチプレクサ２１１は、第２の多重選択線（ｏｄｍ＿ｃｌｋ＿ｓｅｌ）の制御下でクロック入力信号（ｃｌｋ＿ｉｎ）およびクロック較正信号（ｏｄｍ＿ｃｌｋ）を選択的に通す。入力マルチプレクサの対２０１、２１１は共通の設計を共有し、それによって、マルチプレクサ２０１、２１１を通る信号に共通の遅延Ｍが課される。
【００１６】
第１のタップ遅延チェーン２４１は遅延要素２０２〜２０７によって形成され、第２のタップ遅延チェーン２４２は遅延要素２１２〜２１７によって形成され、遅延要素は、１つまたは複数の遅延バッファ、インバータ、反転伝送ゲート、積層インバータ、論理ゲートなどによって実装され得る。本明細書において示されているような１つの実施形態では、第２の遅延チェーン２４２内の遅延要素２１２〜２１７は、第１の遅延チェーン２４１内の遅延要素２０２〜２０７よりもわずかに大きい遅延を有するように設計および形成され、それによって、第２の遅延チェーン２４２のタップあたりの遅延は、第１の遅延チェーン２４１のタップあたりの遅延よりもわずかに大きい。他の実施形態では、第２の遅延チェーン２４２内の遅延要素２１２〜２１７は、第１の遅延チェーン２４１内の遅延要素２０２〜２０７よりもわずかに小さい遅延を有するように設計されることもでき、それによって、第２の遅延チェーン２４２のタップあたりの遅延は、第１の遅延チェーン２４１のタップあたりの遅延よりもわずかに小さい。たとえば、第１の遅延チェーンバッファ２０２は、受信信号に遅延Ｄを課し、一方で第２の遅延チェーンバッファ２１２は受信信号に遅延Ｄ＋ｄを課す。第２の遅延チェーン２４２内のより大きなタップあたりの遅延が累積する効果として、遅延要素２１２〜２１７の各々は、第１の遅延チェーン２４１上の信号に対して追加の遅延値ｄを課す。これは、データチェーンバッファ２０２からの累積出力がＭ＋Ｄの遅延を有し、クロックチェーンバッファ２１２からの累積出力がＭ＋Ｄ＋ｄの遅延を有し、一方で、データチェーンバッファ２０３からの出力がＭ＋２Ｄの遅延を有し、クロックチェーンバッファ２１３からの出力がＭ＋２Ｄ＋２ｄの遅延を有する、などとなることを意味する。第１の遅延チェーン２４１および第２の遅延チェーン２４２の終端において、第１の遅延線２４１からのデータ出力ｄａｔａ＿ｏｕｔは合計でＭ＋６Ｄの遅延を有し、一方で、第２の遅延チェーン２４２からのクロック出力ｃｌｋ＿ｏｕｔは合計でＭ＋６Ｄ＋６ｄの遅延を有する。
【００１７】
第２のクロック信号（たとえば、ｃｌｋ＿ｉｎ）との関連で第１の入力信号（たとえば、ｄａｔａ＿ｉｎ）におけるエッジの到着をキャプチャするために、サンプリングラッチ２２２〜２２７のセットが、第１の遅延チェーン２４１を第２の遅延チェーン２４２によって提供されるクロックの制御下においてタップするように接続される。選択される実施形態では、サンプリングラッチ２２２〜２２７はフリップフロップ（ＦＦ）デバイスとして実装され、それによって、第１の遅延チェーン２４１のタップ点はＦＦラッチ２２２〜２２７のデータポートに接続され、第２の遅延チェーン２４２のタップ点は同じＦＦラッチ２２２〜２２７のクロックポートに接続される。この構成によって、２つの入力信号（たとえば、入力マルチプレクサ２０１、２１１によって通されるｄａｔａ＿ｉｎおよびｃｌｋ＿ｉｎ）間の遅延はＦＦラッチ２２２〜２２７のラッチされた値から導出され、ＦＦラッチは第２の遅延チェーン２４２からの調整されたクロックエッジによってクロックが与えられている。また、その入力信号の対に関するデータｄａｔａ＿ｉｎの発信前の共有される共通の開始時刻「時刻０」を確立した遅延測定回路２００の外部の制御ロジックを使用することによって、サンプリングラッチ２２２〜２２７においてキャプチャされる第１の入力信号（たとえば、ｄａｔａ＿ｉｎ）で観測されるエッジ到着が、第１の入力信号上のエッジの相対的な到着時刻を測定または計算するのに使用されることができる。測定精度は、遅延チェーン２４１、２４２のインバータ／バッファ遅延によってではなく、２つの遅延チェーン２４１、２４２内の遅延要素間の差ｄによって限定される。開示されている高精度オンダイ測定回路によって、製品Ｉ／Ｏ仕様準拠試験を提供する費用および複雑度が低減される。加えて、限定ではないが信号試験およびアラインメント制御を含む、多くの用法に関して精細な分解能の伝播遅延測定値を得ることができる。
【００１８】
１つまたは複数の入力信号の遅延の測定に加えて、遅延測定回路２００は、最小測定分解能値ｄを求めるために較正され得る。この目的のために、１つまたは複数の遅延測定回路がリング発振器構成に置かれる較正試験モードの間、較正信号（たとえば、ｏｄｍ＿ｄａｔａおよびｏｄｍ＿ｃｌｋ）は、１つまたは複数の多重選択線（たとえば、ｏｄｍ＿ｄａｔａ＿ｓｅｌ、ｏｄｍ＿ｃｌｋ＿ｓｅｌ）の制御下で入力マルチプレクサ２０１、２１１において入力信号と多重化され得る。データリングのクロック周期（たとえば、Ｐｄａｔａ）を求めるために回路２００の出力ｄａｔａ＿ｏｕｔが反転されて入力ｏｄｍ＿ｄａｔａとして第１の遅延チェーン２４１にフィードバックされるリング発振器によって、較正信号が生成される。同様に、クロックリングのクロック周期（たとえば、Ｐｃｌｋ）を求めるために、リング発振器モードにおいて回路によって生成されるクロック較正信号ｏｄｍ＿ｃｌｋは、多重選択線（たとえば、ｏｄｍ＿ｃｌｋ＿ｓｅｌ）の制御下で第２の遅延チェーン２４２を通じて多重化され得る。回路をリング発振器構成に置く前に、遅延測定回路（複数の場合もあり）は休止されまたは静止状態にあるべきであり、それによって、回路のいずれをトラバースする遷移も存在しない。選択マルチプレクサが遅延測定回路（複数の場合もあり）を接続して、その反転フィードバック経路によって発振器リング構成にすると、パルスを生成し始める。遅延タップおよび遅延測定回路内の任意の追加の遅延要素（たとえば、マルチプレクサからの遅延）の数に基づいて最小測定分解能ｄを計算するために、データおよびクロック較正信号のクロック周期（たとえば、Ｐｄａｔａ、Ｐｃｌｋ）が採用され得る。振動信号周期は、すべての遅延要素を通じて２回、「０」として１回、および「１」としてもう１回伝搬する信号によって形成される。たとえば、Ｎ個の遅延測定回路２００が直列に接続されてリング発振器を形成し、各遅延測定回路が６つのＦＦラッチを含む場合、計算されるＯＤＭ測定分解能ｄは、測定されたクロック周期間の差を各発振器リング内のサンプリングラッチの数の二倍で除算した関数として計算され得る（たとえば、ｄ＝（Ｐｃｌｋ−Ｐｄａｔａ）／（２×（各ＯＤＭ内のサンプリングラッチの数）×Ｎ）（たとえば、ｄ＝（Ｐｃｌｋ−Ｐｄａｔａ）／２×６×Ｎ）。
【００１９】
ＯＤＭ回路２００の動作を説明するために、ここで、第１の遅延チェーン２４１および第２の遅延チェーン２４２に印加され、種々のサンプリングフリップフロップ２２２〜２２７のデータ（たとえば、Ｄ）およびクロック（たとえば、ｃｌｋ）ピンにおいて測定される入力信号対の信号遷移のシミュレーションプロット３００を描いた図３を参照する。波形３０１、３２１は、第１のサンプリングフリップフロップ（２２２）の下降および上昇データピン遷移を示し、波形３０２、３２２は下降および上昇クロックピン遷移を示している。第１のフリップフロップ２２２のデータ（３０１、３２１）信号およびクロック（３０２、３２２）信号の第１の対は、３４０において指示されているような、それらの間の第１の最小遅延（たとえば、２．７ｐｓ）を有する。第２のサンプリングフリップフロップ（２２３）のデータ（３０３、３２３）信号およびクロック（３０４、３２４）信号の第２の対の間のより大きな遅延（たとえば、１０．６ｐｓ）が、３４１において指示されている。同様に、第３のサンプリングラッチ２２４（たとえば、３４２において指示されているようなデータ（３０５、３２５）信号およびクロック（３０６、３２６）信号間の１８．７ｐｓ遅延）、第４のサンプリングラッチ２２５（たとえば、３４３において指示されているようなデータ（３０７、３２７）信号およびクロック（３０８、３２８）信号間の２６．７ｐｓ遅延）、第５のサンプリングラッチ２２６（たとえば、３４４において指示されているようなデータ（３０９、３２９）信号およびクロック（３１０、３３０）信号間の３４．６ｐｓ遅延）、および第６のサンプリングラッチ２２７（たとえば、３４５において指示されているようなデータ（３１１、３３１）信号およびクロック（３１２、３３２）信号間の４１．６ｐｓ遅延）を含む、後続のサンプリングラッチのデータ／クロック信号間のより長い遅延が指示されている。
【００２０】
上記で指示されているように、遅延測定回路の最小測定分解能ｄは、第１の遅延チェーンおよび第２の遅延チェーン内の遅延バッファ要素間の負荷の差を調整することのような回路設計技法によって、０ｐｓに向けて調節することができる。遅延バッファ要素の調節を説明するために、本発明の選択される実施形態による、遅延測定回路内で使用され得る遅延バッファ構造４００の簡略回路図を示す図４をここで参照する。図示されているように、入来信号（たとえば、データ信号またはクロック信号）が、入力ピン「ｉｎ」において受信されて、直列接続される第１のインバータ４０１および第２のインバータ４０２から成るインバータチェーンに供給されて、出力ピン「ｏｕｔ」において出力信号が生成される。「ｉｎ」ピンおよび「ｏｕｔ」ピンは、遅延バッファを遅延チェーン上の他のバッファに次々に接続するために使用され得る。第１のインバータ４０１は第１の出力インバータチェーン４０３、４０４を駆動し、一方で、第２のインバータ４０２は、出力「ｔａｐ」ピンを生成する第２の出力インバータチェーン４０５、４０６を駆動する。「ｔａｐ」ピンは、データ信号の場合は、特定のバッファステージにおける遅延の量をサンプリングするためのサンプリングラッチのデータポートに、または、クロック信号の場合は、サンプリングラッチのクロックポートに接続される。出力インバータチェーン４０５、４０６を使用して、出力「ｔａｐ」ピンは、「ｉｎ」ピンと「ｏｕｔ」ピンとの間の論理パスから分離され、それによって、サンプリングは全体的な遅延精度に影響を与えない。加えて、電圧供給を安定化するとともに遅延変動を低減するためにコンデンサ構造４０７が設けられる。諒解されるであろうように、コンデンサ構造４０７は電源と接地との間に減結合コンデンサとして接続され、それによって、電源および接地における任意の電圧変動が、コンデンサ構造４０７によって少なくとも部分的に吸収され、それによって、遅延変動の量が低減される。
【００２１】
本明細書に記載されているように、高精度オンダイ測定回路の分解能は、遅延チェーンをリング発振器構成に接続して２つの振動周波数の差を評価することによって較正されることができる。例示的な実施態様を提供するために、ＯＤＭ回路の測定分解能を較正するためにリング発振器構成に接続される複数のオンダイ測定（ＯＤＭ）回路５１１〜５１４の簡略化された概略ブロック図５００を描いた図５をここで参照する。通常動作において、各ＯＤＭ回路（たとえば、５１１）内の入力マルチプレクサは入力データ信号および入力クロック信号（たとえば、ｄａｔａ＿ｉｎおよびｃｌｋ＿ｉｎ）を第１の遅延チェーンおよび第２の遅延チェーンに搬送し、遅延された出力信号（ｄａｔａ＿ｏｕｔおよびｃｌｋ＿ｏｕｔ）が、サンプリングラッチの出力（Ｑ）からのバイナリデータ結果とともに遅延チェーンから生成される。受信される入力データ信号は対応するＩ／Ｏ５０１〜５０４から送り出され、受信される入力クロック信号は、独立したクロック信号生成器から来て、独立しているとともに、測定対象である受信される入力データ信号と非同期である。しかしながら、リング発振器構成においては、ＯＤＭ回路５１１〜５１４は、ＯＤＭ回路５１１〜５１４内の入力マルチプレクサを使用して直列に接続され、フィードバック経路を作成して、データリング発振器５２０およびクロックリング発振器５３０が形成される。較正モードについて、すべての回路入力が各ＯＤＭ回路５１１〜５１４について同じ値に、内部事象が依然として発生しないほど十分長く、静的に保持される。次いで、マルチプレクサ２０１に対するｏｄｍ＿ｄａｔａ＿ｓｅｌ入力およびマルチプレクサ２１１に対するｏｄｍ＿ｃｌｋ＿ｓｅｌが、ｏｄｍ＿ｄａｔａ入力およびｏｄｍ＿ｃｌｏｃｋ入力を選択するように遷移する。  これは、５１４のｄａｔａ＿ｏｕｔおよび５１４のｃｌｋ＿ｏｕｔの以前の静的な値の反転された値において５１１のｏｄｍ＿ｄａｔａ入力およびｏｄｍ＿ｃｌｋ入力に渡る。このようにして、ＯＤＭ回路５１１〜５１４は、最後のＯＤＭ回路５１４からのデータ出力信号（ｄａｔａ＿ｏｕｔ）５２１がインバータ５２２において反転されて、データ入力（ｏｄｍ＿ｄａｔａ）として最初のＯＤＭ回路５１１にフィードバックされる、リングに接続される。同様に、較正モード中の入力マルチプレクサは、最後のＯＤＭ回路５１４からのクロック出力信号（ｃｌｋ＿ｏｕｔ）５３１をインバータ５３２に搬送し、反転クロック出力信号をクロック入力（ｏｄｍ＿ｃｌｋ）として最初のＯＤＭ回路５１１にフィードバックする。このようにして、ＯＤＭ回路５１１〜５１４内の第１の遅延チェーンおよび第２の遅延チェーンによってリング発振器が形成され、それによって、第１の遅延チェーンと第２の遅延チェーンとの間の測定された発振周波数差からｄを計算することによって、測定分解能が較正されることができる。
【００２２】
入力信号間の最小測定分解能ｄの計算または較正は、図５の例を参照することによって説明されることができ、図５において、Ｎ＝１３個のＯＤＭ回路が直列に接続されており、各ＯＤＭ回路は間にサンプリングラッチを接続される第１の遅延チェーンおよび第２の遅延チェーンを含む。この例において、各ＯＤＭ回路内の第１のデータ遅延チェーンは、所定のマルチプレクサ遅延（Ｍ）（たとえば、４０ｐｓ）を加える選択マルチプレクサ回路と、各々所定のデータバッファ遅延（Ｄ）（たとえば、２８ｐｓ）を加える６つのデータ遅延バッファとを含む。各ＯＤＭ回路内の第２のクロック遅延チェーン内には、所定のマルチプレクサ遅延（Ｍ）（たとえば、４０ｐｓ）を加える選択マルチプレクサ回路と、各々所定のクロックバッファ遅延（Ｄ＋ｄ）（たとえば、３６ｐｓ）を加える６つのより遅いクロック遅延バッファとがある。この例によって、データリング発振器周期ＰｄａｔａはＮ×（Ｍ＋６Ｄ）×２＝５．４０８ｎｓであり、クロックリング発振器周期ＰｃｌｋはＮ×（Ｍ＋６Ｄ＋６ｄ）×２＝６．６５６ｎｓであり、この場合、最小分解能ｄはｄ＝（Ｐｃｌｋ−Ｐｄａｔａ）／１２Ｎ＝８ｐｓとして計算され得る。
【００２３】
代替の実施形態によれば、最小分解能ｄは、平衡混合器５４０およびフィルタ５５０を使用して第１のリング発振器遅延チェーン５２０および第２のリング発振器遅延チェーン５３０の周波数を処理することによって単一の測定値を用いて計算されてもよい。図５において、混合器５４０を有する代替の実施形態が示されており、混合器は、最後のＯＤＭ回路５１４のデータ出力およびクロック出力に結合されて、第１のタップ遅延チェーンの周波数ｆＤと第２のタップ遅延チェーンの周波数ｆＣとを組み合わせ、結果として、同時にこれらの２つの周波数の和（ｆＤ＋ｆＣ）および差（｜ｆＤ−ｆＣ｜）を提供する混合器出力信号がもたらされる。混合器５４０の出力はフィルタ５５０に結合され、当該フィルタは、所望の結果の周波数を通し、それ以外は拒絶する。例示的な実施態様では、フィルタ５５０は、これらの２つの周波数の差（｜ｆＤ−ｆＣ｜）を出力に通し、これらの２つの周波数の和（ｆＤ＋ｆＣ）をブロックする、適切に設計されるローパスフィルタである。したがって、ｄの値は単一の測定を通じて求めることができる。
【００２４】
ここで図６を参照すると、第２の既知の信号に対しての第１の信号内の信号遷移の高分解能測定の提供の例示的な流れ図６００が描かれている。ステップ６０１において手順が開始すると、異なるステージあたりの遅延を有する第１の遅延チェーンおよび第２の遅延チェーンを有する測定回路が、最小測定分解能を求めるために較正される（ステップ６０２）。これは、第１の遅延チェーンおよび第２の遅延チェーンからの出力が反転されて入力としてフィードバックされ、それらの異なるクロック周期が求められるように１つまたは複数の遅延測定回路を接続して反転フィードバックループにすることによって、遅延チェーンをリング発振器構成に接続することによって為され得る。この構成において、発振周波数の測定値は、第１の遅延チェーンおよび第２の遅延チェーンのクロック周期Ｐｄａｔａ、Ｐｃｌｋを識別するために使用される。第１の遅延チェーンおよび第２の遅延チェーンの測定されたクロック周期を処理するのに適切な論理制御を使用して、最小測定分解能ｄが、測定されたクロック周期間の差を各発振器リング内のサンプリングラッチの数の二倍で除算した関数として計算され得る（たとえば、ｄ＝（Ｐｃｌｋ−Ｐｄａｔａ）／（２×（各ＯＤＭ内のサンプリングラッチの数）×Ｎ）。
【００２５】
ステップ６０４において、第１の信号および第２の信号が較正された遅延測定回路に供給され、第１の信号は測定対象であるデータまたはクロック信号であり得、第２の信号はそれに対して第１の信号が測定される基準クロック信号であり得る。これらの信号を供給するために、入力選択マルチプレクサは、第１の信号および第２の信号を遅延測定回路内の第１の遅延チェーンおよび第２の遅延チェーンに接続するのに使用され得、第２の遅延チェーンは、第１の遅延チェーン内の遅延要素とはタップあたりの遅延値が異なる遅延要素を有する。第１の信号および第２の信号が供給されると、両方の信号の発信時刻（ｔ＝０）がわかり、第２の信号内の基準エッジの到着時刻もわかる。
【００２６】
ステップ６０６において、第１の遅延チェーンおよび第２の遅延チェーンは、第１の信号と第２の信号との間の遅延を測定するために複数のキャプチャフリップフロップまたはサンプリングラッチに接続される。これは、キャプチャフリップフロップのチェーンを第１のタップ遅延チェーンと第２のタップ遅延チェーンとの間に、第１のタップ遅延チェーンのタップ点がそれぞれキャプチャフリップフロップのデータポートに接続され、第２のタップ遅延チェーンのタップ点がそれぞれキャプチャフリップフロップのクロックポートに接続されるように接続することによって達成され得る。
【００２７】
ステップ６０８に指示されているように、測定プロセスは、キャプチャフリップフロップが第１の信号内のエッジ遷移に対する遅延測度を提供し、測定プロセスが完了したことを指示するまで継続する。そうでない場合（決定６０８に対する否定的結果）、ステップ６１０において、第２のクロック信号（たとえば、基準ｃｌｋ信号）が、測定対象である第１の信号（たとえば、データ信号）に対して増分して移動し、その後、ステップ６０４に戻って、第１の信号および（調整された）第２の信号が測定回路に供給される。１回目の反復によって、第１の（データ）信号上の遷移前の値がキャプチャされ、手順を反復する毎に、第２の（基準クロック）信号のエッジが、ＯＤＭ回路がかかる時間量よりも少ない分だけ移動される。最終的には、クロックエッジは、エッジ遷移がキャプチャラッチ内でキャプチャされることができる時間範囲内に移動し、或るラッチは遷移前の値をキャプチャし、また或るラッチは遷移後の値をキャプチャする。第２の（基準クロック）信号の移動は回路によってカバーされる遅延の範囲よりも小さいため、エッジが検出される少なくとも一回の反復があることになる。キャプチャフリップフロップが第１の信号内のエッジ遷移に関する遅延測度を提供する（決定６０８に対する肯定的な結果）まで第２の信号の到着（その既知の発信および到着時刻）を調整することによって、遅延測定回路は、チップ製造または操作に関連付けられるプロセス、電圧または温度（ＰＶＴ）変動によってもたらされる遅延差を含む、ロジックまたは信号経路の接続によって引き起こされる第１の信号の伝搬遅延を測定することができる。このステップにおいて達成される測定分解能は、第１の遅延チェーンおよび第２の遅延チェーン内のバッファ遅延間の差によって求められ、２つの異なる遅延チェーン内のインバータ／バッファの負荷を変更することのような回路設計技法によって調整されることができる。ステップ６１２において、この手順は終了する。
【００２８】
本明細書において開示されている信号測定技法を使用して、データピン信号およびクロックピン信号を別個のオンダイ測定回路に印加して、Ｉ／Ｏピンにおけるタイミングパフォーマンスおよび関係要件に関するＡＣ仕様のポイントを観測することによって、共通の時点からのデータピン信号およびクロックピン信号の両方の伝搬遅延を測定することができる。ＡＣスペックパフォーマンスのオンダイ測定によって、製造中の仕様準拠測定に最高精度のＡＴＥを使用することにまさる、著しい試験時間および試験費用の節約を得ることができる。加えて、ＯＤＭ回路のコンパクトな設計は、ＤＤＲ出力線のような、複数のパスを並列に試験する必要があるワイドバスのＡＣ仕様パフォーマンスの測定に使用するために効率的に複製されることができる。
【００２９】
諒解されるであろうように、本明細書に記載されている信号測定回路および方法は、面積が小さく制御が単純な高精度オンダイ測定を達成する単純な方法を提供し、パルス幅、アクセス時間、設定時間、保持時間、および、回路の評価または試験を目的とした他の関連情報を得るために使用されることができる信号内のエッジまたは遷移を検出するのに利用され得る。選択される実施形態では、遅延測定回路は、信号を監視または測定して試験または測定対象であるチップから直接動作機能および出力に関する情報を提供するために、回路ライブラリおよび／またはチップ設計内に組み込まれ得る。加えて、遅延測定回路は、ハードウェア、処理回路によって実行されるソフトウェア（たとえば、限定ではないが、ファームウェア、常駐ソフトウェア、マイクロコードなど）、またはハードウェアおよびソフトウェア要素の何らかの組み合わせにおいて具現化され得る。さらに、遅延測定回路の少なくとも部分は、コンピュータまたは任意の命令実行システムによって使用されるかまたは関連するプログラムコードを提供するコンピュータ使用可能またはコンピュータ可読媒体からアクセス可能であるコンピュータプログラム製品として具現化され得、コンピュータ使用可能またはコンピュータ可読媒体は、命令実行システム、装置、またはデバイスによって使用されるかまたは関連するプログラムを収容、記憶、通信、伝搬、または転送し得る任意の装置であることができる。持続性コンピュータ可読媒体の例は、半導体またはソリッドステートメモリ、磁気テープ、取り外し可能コンピュータディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、剛性磁気ディスク、ならびに、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、コンパクトディスクリード／ライト（ＣＤ−Ｒ／Ｗ）およびＤＶＤのような光ディスクを含む。
【００３０】
ここまでで、回路の最小分解能ｄ内でエッジ遷移が発生するときに第２の信号に対する第１の信号内のエッジ遷移のデジタルサンプルを提供する複数のサンプリングラッチに接続される第１の遅延チェーンおよび第２の遅延チェーンを含む回路、方法およびシステム回路が提供されたことを諒解されたい。第１の遅延チェーンは、オンチップ回路構成要素から第１の信号を受信するように接続される遅延要素を含み、第１のチェーン内の各遅延要素は第１の遅延値を有する。第２の遅延チェーンは、基準クロック信号を受信するように接続される遅延要素を含み、第２のチェーン内の各遅延要素は、第１の遅延値とは異なる第２の遅延値を有する。選択される実施形態では、第１の遅延チェーンおよび第２の遅延チェーンは、それぞれ、第１の信号、および第１の信号と非同期である基準クロック信号を受信するように直列に接続される、複数の遅延バッファから成る第１のマルチタップ遅延チェーンおよび第２のマルチタップ遅延チェーンによって形成される。第２のマルチタップ遅延チェーンのタップあたりの遅延が第１のマルチタップ遅延チェーンのタップあたりの遅延と異なる場合、第２のマルチタップ遅延チェーンのタップあたりの遅延と第１のマルチタップ遅延チェーンのタップあたりの遅延との間の差が、回路の測定精度を提供する。サンプリングラッチはフリップフロップデバイスによって形成され得、第１の遅延チェーンと第２の遅延チェーンとの間に接続され、各サンプリングラッチは、第１のチェーンの隣接する遅延要素間に結合されるデータ入力、および、第２の遅延チェーンの隣接する遅延要素間に結合されるクロック入力を有し、それによって、第１の信号内のエッジ遷移が、基準クロック信号に対する当該エッジ遷移が回路の所定の測定ウィンドウ内で発生するときに、複数のサンプリングラッチ内に記憶されているデジタル値によって指示される。選択される実施形態では、各遅延要素は、入力ポートにおいて入力を受信するとともに出力ポートにおいて当該入力の第１の遅延されたバージョンを生成するように接続される第１のインバータチェーンと、出力ポートから分離されるタップ出力として入力の第２の遅延されたバージョンを生成するために出力ポートに接続されるとともに、複数のサンプリングラッチのうちの１つに接続される第２のインバータチェーンとを含み得る。加えて、オンチップクロック信号生成器は、独立しているとともに、第１の信号と非同期である基準クロック信号を生成する。回路は、第１の多重選択線の制御下で第１の信号を遅延要素の第１のチェーンに供給するために第１の入力信号および第１の較正信号を多重化するための第１の入力マルチプレクサと、第２の多重選択線の制御下で基準クロック信号を遅延要素の第２のチェーンに供給するために第１のクロック信号および第１のクロック較正信号を多重化するための第２の入力マルチプレクサとをも含み得る。
【００３１】
別の形態において、集積回路によって生成される第１の信号内のエッジ遷移を測定するための測定方法および回路が提供される。開示される方法論において、オンチップ回路構成要素からの第１の信号が遅延要素の第１のチェーンに印加され、第１のチェーン内の各遅延要素は第１の遅延値を有する。第１の信号は、ＤＤＲまたは他の論理ブロックもしくは信号源からのデータ信号またはクロック信号として受信され得、データ／クロック信号はまた、相互接続バスを介して出力データ／クロックピンに搬送される。加えて、基準クロック信号は遅延要素の第２のチェーンに印加され、第２のチェーン内の各遅延要素は、第１の遅延値とは異なる第２の遅延値を有する。複数のサンプリングラッチ（たとえば、フリップフロップデバイス）を使用して、第１のチェーンは、各サンプリングラッチデータ入力を第１のチェーン内の対応する遅延要素に結合するとともに、各サンプリングラッチクロック入力を第２のチェーン内の対応する遅延要素に結合することによって、隣接する遅延要素間でタップされる。選択される実施形態では、基準クロックは、その間に第１の信号内の遷移が複数のサンプリングラッチによってキャプチャされる、所定の測定ウィンドウ内にクロック信号内のエッジ遷移および第１の信号内の遷移が移動するまで、基準クロック信号を第１の信号に対して増分して調整することによって印加され得る。その後、出力シーケンス内のサンプリングラッチの隣接する出力を比較するためのロジックが使用されて、第１の信号内の遷移が指示される。比較結果は、第１の信号内の遷移に基づいて、パルス幅、アクセス時間、設定時間、保持時間、および／またはデューティサイクルを測定するために使用され得る。加えて、第２のチェーン内の遅延は、測定精度ｄを提供するために第２のチェーンのタップあたりの遅延を第１のチェーンのタップあたりの遅延に対して調整することなどによって、遷移指示のための最小精度測度を制御するように調整され得る。選択される実施形態では、遷移指示のための最小精度測度は、遅延チェーンの第１のチェーンおよび第２のチェーンを、それぞれ、データリング発振器周期Ｐｄａｔａおよびクロックリング発振器周期Ｐｃｌｋを測定するために第１のリング発振器構成および第２のリング発振器構成に接続すること、および、次いで、クロックリング発振器周期Ｐｃｌｋとデータリング発振器周期Ｐｄａｔａとの間の差分値の関数として最小精度測定値ｄを計算することによって、較正され得る。たとえば、最小精度測定値ｄは、差分値を第１のリング発振器構成内の遅延要素の数の二倍で除算することによって計算され得る。
【００３２】
さらに別の形態では、第１のマルチタップ遅延チェーンのタップ点がそれぞれキャプチャラッチのデータポートに接続され、第２のマルチタップ遅延チェーンのタップ点がそれぞれキャプチャラッチのクロックポートに接続されるように、キャプチャラッチのチェーンに接続される第１のマルチタップ遅延チェーンおよび第２のマルチタップ遅延チェーンを有するオンダイ測定回路を較正するための方法および回路が提供され、第２のマルチタップ遅延チェーンは、第１のマルチタップ遅延チェーンのタップあたりの遅延とはわずかに異なるタップあたりの遅延を有する。開示される較正技法において、第１のマルチタップ遅延チェーンは、データリング発振器周期Ｐｄａｔａを測定するために第１のリング発振器構成に接続される。加えて、第２のマルチタップ遅延チェーンは、クロックリング発振器周期Ｐｃｌｋを測定するために第２のリング発振器構成に接続される。このようにして、オンダイ測定回路に関する最小精度測定値ｄが、クロックリング発振器周期Ｐｃｌｋとデータリング発振器周期Ｐｄａｔａとの間の差分値の関数として計算され得る。選択される実施形態では、最小精度測定値ｄは、第１のマルチタップ遅延チェーンからの出力および第２のマルチタップ遅延チェーンからの出力を周波数混合器に印加することによって計算され得、第１のマルチタップ遅延チェーンからの出力はデータリング発振器周期Ｐｄａｔａからのデータリング周波数ｆＤを有し、第２のマルチタップ遅延チェーンからの出力はクロックリング発振器周期Ｐｃｌｋの逆数を表すクロックリング周波数ｆＣを有し、それによって、周波数混合器はデータリング周波数ｆＤとクロックリング周波数ｆＣとを組み合わせて混合器出力信号にする。その後、混合器出力信号はフィルタリングされてデータリング周波数とクロックリング周波数との間の差（｜ｆＤ−ｆＣ｜）のみが通され、それによって最小精度測定値ｄが生成される。
【００３３】
本明細書に記載されている高精度単一エッジキャプチャおよび遅延測定回路は、遅延インバータ／バッファ遅延によって制限される測定分解能を有し、それゆえ、高性能ＩＯインタフェースには適していない従来の遅延チェーン回路よりも高い測定分解能を提供する。加えて、開示されている単一エッジキャプチャおよび遅延測定回路は、ＤＬＬ／補間器回路の測定分解能を達成するために大きく複雑なＤＬＬおよび補間器回路を必要としない省スペース回路によって実装され得る。また、複数のクロックサイクルにわたる信号を測定するために異なる複数の較正周波数を用いてクロックを印加するために複雑な制御および支持論理を使用するシステムとは対照的に、開示される単一エッジキャプチャおよび遅延測定回路は、単純な回路を用いて単一の信号エッジを測定するために単一の基準クロックを使用する。開示される単一エッジキャプチャおよび遅延測定回路は、第１のチェーンおよび第２のチェーン内の遅延要素間の遅延の差ｄによって定義される測定分解能をも提供し、周波数掃引を実行することによって較正される回路によってもたらされるインバータ遅延分解能制限によって制限されない。
【００３４】
本明細書において開示されている記載の例示的な実施形態は、フリップフロップと組み合わせて２つの遅延チェーンの遅延差を使用して高精度遅延測定を提供するための方法およびシステムを対象としているが、本発明は必ずしも、本明細書に示されている例示的な実施形態には限定されず、本明細書において開示されている測定回路および方法論のさまざまな実施形態は、他の回路構成要素を用いて実装されてもよい。たとえば、サンプリングラッチは、サンプリングラッチに異なって遅延されるクロックを提供するために異なるフリップフロップ設計および／または異なるクロッキング方式を使用してもよい。第１の遅延チェーンのタップあたりの遅延は、第２の遅延チェーンのタップあたりの遅延よりも大きいことも、または小さいことも可能である。したがって、上記で開示されている特定の実施形態は説明の役割を果たすに過ぎず、本発明は本明細書における教示の利益を有する当業者には明らかな、異なるが等価な様式において変更および実践されることができるため、本発明に対する限定としてとられるべきではない。したがって、上記の説明は本発明を記載されている特定の形態に限定するようには意図されず、逆に、添付の特許請求の範囲によって画定されるような本発明の精神および範囲内に含まれ得るそのような代替形態、変更形態および均等物を包含するように意図されており、それによって、当業者は、本発明の精神および範囲から逸脱することなくその最も広範な形態においてさまざまな変更、置換および代替を行うことができることを理解するはずである。
【００３５】
利益、他の利点、および問題に対する解決策が具体的な実施形態に関連して上記で説明された。しかしながら、利益、利点、問題に対する解決策、および、任意の利益、利点、または解決策を発生させまたはより明白にする任意の要素（複数の場合もあり）は、特許請求項のいずれかまたはすべての決定的な、必要とされる、または必須の特徴または要素であると解釈されるべきではない。本明細書において使用される場合、「備える」（“ｃｏｍｐｒｉｓｅｓ，”  “ｃｏｍｐｒｉｓｉｎｇ，”）という用語またはその任意の他の変化形は、非排他的な包含を網羅するように意図され、それによって、要素のリストを含むプロセス、方法、製品、または装置はそれらの要素を含むだけでなく、明示的にリストされていない、またはそのようなプロセス、方法、製品、もしくは装置に内在する他の要素を含むことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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