(57)【特許請求の範囲】
【請求項１】
高電圧レールに結合されたキャパシタと、
前記高電圧レールと電力レールとの間に結合されたドループ勾配リミッタと、
を備え、前記ドループ勾配リミッタは、
前記電力レール上の下向き電圧勾配を検出するように、および前記検出された下向き電圧勾配に基づいて勾配信号を出力するように、構成された勾配検出回路と、
前記高電圧レールと前記電力レールとの間に結合されたパワートランジスタと、
前記勾配検出回路からの前記勾配信号を勾配しきい値信号と比較するように、前記勾配信号が前記勾配しきい値信号より上回る場合、前記パワートランジスタをオンにして前記キャパシタから前記電力レールへの電流フローを可能にするように、および前記勾配信号が前記勾配しきい値信号を下回る場合、前記パワートランジスタをオフにして前記キャパシタから前記電力レールへの前記電流フローを阻止するように、構成された制御回路と
を備える、電力回路。
【請求項２】
前記高電圧レールが、前記電力レールよりも少なくとも５０パーセント大きい電圧にある、請求項１に記載の電力回路。
【請求項３】
前記パワートランジスタがオンにされる時間の間、前記制御回路は、前記検出された下向き電圧勾配の大きさが勾配しきい値にほぼ制限されるように、前記パワートランジスタを通る前記電流フローを制御するように構成される、請求項１に記載の電力回路。
【請求項４】
前記パワートランジスタは電界効果トランジスタを備え、前記制御回路は、前記パワートランジスタのゲート電圧を制御することによって前記パワートランジスタをオンおよびオフにするように構成される、請求項１に記載の電力回路。
【請求項５】
前記電力レールと接地との間に結合されたオーバーシュート勾配リミッタをさらに備え、ここにおいて、前記オーバーシュート勾配リミッタが前記電力レール上の上向き電圧勾配を検出するように、および前記検出された上向き電圧勾配に基づいて、前記オーバーシュート勾配リミッタを通る前記電力レールから前記接地への電流フローを制御するように構成された、請求項１に記載の電力回路。
【請求項６】
前記オーバーシュート勾配リミッタは、前記検出された上向き電圧勾配が勾配しきい値を下回る場合、前記電力レールから前記接地への前記電流フローを阻止すること、および前記検出された上向き電圧勾配が前記勾配しきい値を上回る場合、前記電力レールから前記接地への前記電流フローを可能にすること、によって前記電力レールから前記接地への前記電流フローを制御するために構成された、請求項５に記載の電力回路。
【請求項７】
前記オーバーシュート勾配リミッタが前記電力レールから前記接地への前記電流フローを可能にする時間の間、前記オーバーシュート勾配リミッタは、前記検出された上向き電圧勾配が前記勾配しきい値にほぼ制限されるように、前記オーバーシュート勾配リミッタを通る前記電力レールから前記接地への前記電流フローを制御するように、構成される、請求項６に記載の電力回路。
【請求項８】
前記電力回路が単一のチップ上に集積されている、請求項１に記載の電力回路。
【請求項９】
前記電力レールと前記チップ上の回路との間に結合されたヘッドスイッチをさらに備え、ここにおいて、前記ヘッドスイッチは前記チップ上の前記回路を電力ゲーティングするように構成される、請求項８に記載の電力回路。
【請求項１０】
電力レールを調整するための方法であって、
前記電力レール上の下向き電圧勾配を検出することと、
前記検出された下向き電圧勾配に基づいて、高電圧レールを介したキャパシタから前記電力レールへの電流フローを制御することと
を備え、ここにおいて、前記電流フローを制御することは、
前記検出された下向き電圧勾配の大きさが勾配しきい値を下回る場合、前記キャパシタから前記電力レールへの前記電流フローを阻止することと、
前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値を上回る場合、前記キャパシタから前記電力レールへの前記電流フローを可能にすることと
をさらに備える、方法。
【請求項１１】
前記高電圧レールが、前記電力レールよりも少なくとも５０パーセント大きい電圧にある、請求項１０に記載の方法。
【請求項１２】
前記電流フローを可能にすることは、前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値にほぼ制限されるように、前記電流フローを調節することをさらに備える、請求項１０に記載の方法。
【請求項１３】
電界効果トランジスタが前記高電圧レールと前記電力レールとの間に結合され、前記電流フローを調節することが前記電界効果トランジスタのゲート電圧を調節することを備える、請求項１２に記載の方法。
【請求項１４】
前記電力レール上の上向き電圧勾配を検出することと、
前記検出された上向き電圧勾配に基づいて前記電力レールから接地への電流フローを制御することと
をさらに備える、請求項１０に記載の方法。
【請求項１５】
前記電力レールから前記接地への前記電流フローを制御することは、
前記検出された上向き電圧勾配が勾配しきい値を下回る場合、前記電力レールから前記接地への前記電流フローを阻止することと、
前記検出された上向き電圧勾配が前記勾配しきい値を上回る場合、前記電力レールから前記接地への前記電流フローを可能にすることと
をさらに備える、請求項１４に記載の方法。
【請求項１６】
前記電力レールから前記接地への前記電流フローを可能にすることは、前記検出された上向き電圧勾配が前記勾配しきい値にほぼ制限されるように、前記電力レールから前記接地への前記電流フローを調節することをさらに備える、請求項１５に記載の方法。
【請求項１７】
前記検出することと前記制御することとが単一のチップ上で実行される、請求項１０に記載の方法。
【請求項１８】
電力レールを調整するための装置であって、
前記電力レール上の下向き電圧勾配を検出するための手段と、
前記検出された下向き電圧勾配に基づいて、高電圧レールを介したキャパシタから前記電力レールへの電流フローを制御するための手段と
を備え、ここにおいて、前記電流フローを制御するための前記手段は、
前記検出された下向き電圧勾配の大きさが勾配しきい値を下回る場合、前記キャパシタから前記電力レールへの前記電流フローを阻止するための手段と、
前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値を上回る場合、前記キャパシタから前記電力レールへの前記電流フローを可能にするための手段と
をさらに備える、装置。
【請求項１９】
前記高電圧レールが、前記電力レールよりも少なくとも５０パーセント大きい電圧にある、請求項１８に記載の装置。
【請求項２０】
前記電流フローを可能にするための前記手段は、前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値にほぼ制限されるように、前記電流フローを調節するための手段をさらに備える、請求項１８に記載の装置。
【請求項２１】
電界効果トランジスタが前記高電圧レールと前記電力レールとの間に結合され、前記電流フローを調節するための前記手段が前記電界効果トランジスタのゲート電圧を調節するための手段を備える、請求項２０に記載の装置。
【請求項２２】
前記電力レール上の上向き電圧勾配を検出するための手段と、
前記検出された上向き電圧勾配に基づいて前記電力レールから接地への電流フローを制御するための手段と
をさらに備える、請求項１８に記載の装置。
【請求項２３】
前記電力レールから前記接地への前記電流フローを制御するための前記手段は、
前記検出された上向き電圧勾配が勾配しきい値を下回る場合、前記電力レールから前記接地への前記電流フローを阻止するための手段と、
前記検出された上向き電圧勾配が前記勾配しきい値を上回る場合、前記電力レールから前記接地への前記電流フローを可能にするための手段と
をさらに備える、請求項２２に記載の装置。
【請求項２４】
前記電力レールから前記接地への前記電流フローを可能にするための前記手段は、前記検出された上向き電圧勾配が前記勾配しきい値にほぼ制限されるように、前記電力レールから前記接地への前記電流フローを調節するための手段をさらに備える、請求項２３に記載の装置。
【請求項２５】
前記装置が単一のチップ上に集積された、請求項１８に記載の装置。
【請求項２６】
前記チップ上の回路を電力ゲーティングするための手段をさらに備え、ここにおいて、電力ゲーティングするための前記手段が、前記電力レールと前記チップ上の前記回路との間に結合される、請求項２５に記載の装置。
【請求項２７】
前記電力レールに接続された電力管理集積回路をさらに備え、前記ドループ勾配リミッタが前記キャパシタから前記電力レールへの前記電流フローを阻止するとき、前記電力管理集積回路は、前記電力レール上に電源電圧を提供するように構成される、請求項１に記載の電力回路。
【請求項２８】
前記高電圧レールが、前記電力管理集積回路によって提供される前記電源電圧よりも少なくとも５０パーセント大きい電圧にある、請求項２７に記載の電力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示の態様は、一般に配電網に関し、より詳細には、配電網（ＰＤＮ：power distribution network）調整器に関する。
【背景技術】
【０００２】
[0002]配電網（ＰＤＮ）は、オフチップ電源（たとえば、電力管理集積回路（ＰＭＩＣ：power management integrated circuit））からチップ上のシステム（ＳｏＣ）中の様々な回路に電力を供給するために使用される。ＰＤＮは、電力を節約するために電力ゲーティング(power gating)を採用し得、そこにおいて、ＰＤＮは、選択的に、アクティブであるＳｏＣ中の回路を電源に接続し、非アクティブであるＳｏＣ中の回路を電源から切断する。ＰＤＮは、一般に、ＳｏＣをオフチップ(off-chip)電源（たとえば、ＰＭＩＣ）に接続するリード線において大きいインダクタンスを有する。インダクタンスは、電力レール上の負荷が（たとえば、電力ゲーティングにより）突然変化したとき、電力レール上のリップル(ripple)を誘起する。
【発明の概要】
【０００３】
[0003]以下で、１つまたは複数の実施形態の基本的理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、すべての企図された実施形態の包括的な概観ではなく、すべての実施形態の主要または重要な要素を識別するものでも、いずれかまたはすべての実施形態の範囲を定めるものでもない。その唯一の目的は、後で提示されるより詳細な説明の導入として、１つまたは複数の実施形態のいくつかの概念を簡略化された形で提示することである。
【０００４】
[0004]第１の態様によれば、電力回路が本明細書で説明される。電力回路は、高電圧レール(a high-voltage rail)に結合されたキャパシタと、高電圧レールと電力レールとの間に結合されたドループ勾配リミッタ（ＤＳＬ：droop slope limiter）とを備える。ＤＳＬは、電力レール上の下向き電圧勾配(a downward voltage) を検出し、検出された下向き電圧勾配に基づいて、ＤＳＬを通る高電圧レールから電力レールへの電流フローを制御するために構成される。
【０００５】
[0005]第２の態様は、電力レールを調整するための方法に関する。本方法は、電力レール上の下向き電圧勾配を検出することと、検出された下向き電圧勾配に基づいて高電圧レールから電力レールへの電流フローを制御することと、ここにおいて、キャパシタが高電圧レールに結合される、を備える。
【０００６】
[0006]第３の態様は、電力レールを調整するための装置に関する。本装置は、電力レール上の下向き電圧勾配を検出するための手段と、検出された下向き電圧勾配に基づいて高電圧レールから電力レールへの電流フローを制御するための手段と、ここにおいて、キャパシタが高電圧レールに結合された、を備える。
【０００７】
[0007]上記および関連する目的を達成するために、１つまたは複数の実施形態は、以下で十分に説明され、特に特許請求の範囲で指摘される特徴を備える。以下の説明および添付の図面は、１つまたは複数の実施形態のいくつかの例示的な態様を詳細に記載する。ただし、これらの態様は、様々な実施形態の原理が採用され得る様々な方法のほんのいくつかを示すものであり、説明される実施形態は、すべてのそのような態様およびそれらの均等物を含むものとする。
【図面の簡単な説明】
【０００８】
【図１】レール上に直接配置されたデカップリング(decoupling)キャパシタのためのアクティブ電荷と、レールに結合された低ドロップアウトレギュレータ（ＬＤＯ：low-dropout regulator）の後ろに配置されたデカップリングキャパシタのためのアクティブ電荷との一例を示す図。
【図２】本開示の一実施形態による、配電網（ＰＤＮ）調整器のブロック図。
【図３】本開示の一実施形態による、高電圧レールに結合されたキャパシタのためのアクティブ電荷の一例を示す図。
【図４】本開示の一実施形態による、ドループ勾配リミッタ（ＤＳＬ）なしのリップルと、ＤＳＬありのリップルとの一例を示す図。
【図５】本開示の一実施形態による、オーバーシュート勾配リミッタ（ＯＳＬ：overshoot slope limiter）なしのリップルと、ＯＳＬありのリップルとの一例を示す図。
【図６】本開示の一実施形態による、ＰＤＮ調整器が突入電流をオンチップ回路にソーシングする一例を示す図。
【図７】本開示の一実施形態による、複数の電力レールの各々のための別個のＤＳＬと別個のＯＳＬとを備えるＰＤＮ調整器の一例を示す図。
【図８】本開示の一実施形態による、ＤＳＬの一実装形態を示す図。
【図９】本開示の一実施形態による、ＯＳＬの一実装形態を示す図。
【図１０】本開示の一実施形態による、電力レールを調整するための方法の流れ図。
【発明を実施するための形態】
【０００９】
[0018]添付の図面に関して以下に記載される発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明される概念が実施され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素がブロック図の形式で示される。
【００１０】
[0019]配電網（ＰＤＮ）は、オフチップ電源（たとえば、電力管理集積回路（ＰＭＩＣ））からチップ上のシステム（ＳｏＣ）中の様々な回路に電力を供給するために使用される。ＰＤＮは、電力を節約するために電力ゲーティングを採用し得、そこにおいて、ＰＤＮは、選択的に、アクティブであるＳｏＣ中の回路を電源に接続し、非アクティブであるＳｏＣ中の回路を電源から切断する。これは、非アクティブ（たとえば、アイドル）である回路からの電力漏れを防ぎ、それによって電力を節約する。
【００１１】
[0020]ＰＤＮは、一般に、ＳｏＣをオフチップ電源（たとえば、ＰＭＩＣ）に接続するリード線において大きいインダクタンスを有する。たとえば、インダクタンスは、基板インダクタンス、パッケージインダクタンスなどを含み得る。インダクタンスは、電力レール上の負荷が（たとえば、電力ゲーティングにより）突然変化したとき、電力レール上のリップルを誘起する。電力レール上の電圧が（たとえば、０．９Ｖ未満に）減少し、ＳｏＣの負荷が（たとえば、より高い集積により）増加したとき、リップル影響は、それが、電力レールに結合されたデジタル回路の動作に大いに影響を及ぼすほど厳しくなる。たとえば、リップル影響は、ＳｏＣにおいて論理エラーを引き起こし、および／またはＳｏＣにおいてメモリセルに状態を反転させ得る。したがって、リップル影響を低減することが望ましい。
【００１２】
[0021]リップル影響を低減するための１つの手法は、オンチップデカップリングキャパシタを電力レールに直接接続することである。しかしながら、大きいオンチップキャパシタを作製することは極めて費用がかかる。さらに、キャパシタの電荷蓄積容量の小部分のみがリップル影響を低減するために使用され得る。これは、図１を参照すると証明され得る。
【００１３】
[0022]図１の例では、電力レール上の電源電圧は約１．０Ｖであり、許容され得る電力レール上の最大電圧ドループは、１．０Ｖよりもはるかに小さい（たとえば、０．１Ｖ以下である）約ΔＶである。（図１ではＣＡＰと示された）デカップリングキャパシタに蓄積された総電荷はＣ・Ｖにほぼ等しく、ただし、Ｃはキャパシタのキャパシタンスであり、Ｖは電源電圧（たとえば、図１では１．０Ｖ）である。しかしながら、（アクティブ電荷と呼ばれる）Ｃ・ΔＶにほぼ等しいこの電荷の小部分のみが、電力レール上のリップル影響を低減するために利用可能である。言い換えれば、（アクティブ容量と呼ばれる）キャパシタの電荷蓄積容量の小部分のみがリップル影響を低減するために利用可能である。図１に示されているように、アクティブ電荷（影付き領域）は、デカップリングキャパシタに蓄積された総電荷の小部分のみを構成する。
【００１４】
[0023]リップル影響を低減するための別の手法は、電力レールに結合されたオンチップ低ドロップアウトレギュレータ（ＬＤＯ）の後ろにオンチップデカップリングキャパシタを配置することである。この手法では、デカップリングキャパシタは、より高い電圧（たとえば、１．２Ｖ）に接続され、リップル影響を低減するために、ＬＤＯを通して電力レールに電荷を供給する。アクティブ電荷は、（図１に示されている）前の手法と比較して、この手法ではより大きいが、ＬＤＯにおけるエネルギー損失によりあまり大きくはない。
【００１５】
[0024]本開示の実施形態は、以下でさらに説明するように、前の２つの手法と比較して、リップル影響を低減するためのキャパシタのアクティブ容量を大幅に増加させる。
【００１６】
[0025]図２は、本開示の一実施形態による、ＰＤＮ調整器２０５を示している。ＰＤＮ調整器２０５は、オフチップＰＭＩＣ２５０からチップ上の（図２に示されていない）様々な回路に電力を供給するための、ＰＭＩＣ２５０に接続された電力レール２３０とともにチップ２００上に集積され得る。ＰＭＩＣ２５０を電力レール２３０に接続するリード線は、電力レール上の負荷が（たとえば、電力ゲーティングにより）変化したときに電力レール２３０上にリップルを生成するインダクタンス（たとえば、基板および／またはパッケージインダクタンス）を含み得る。
【００１７】
[0026]ＰＤＮ調整器２０５は、高電圧レール２１０と接地との間に結合されたチップ上のキャパシタ２１５を備える。高電圧レール２１０は、ＰＭＩＣ２５０からチップ上の（図２に示されていない）様々な回路に電力を供給するために使用される電力レール２３０よりも高い電圧を有する。たとえば、高電圧レール２１０は約２．４Ｖの公称電圧を有し得、電力レール２３０は約１．０Ｖの電源電圧を有し得る。概して、高電圧レール２１０は、電力レール２３０の電源電圧よりも少なくとも５０％高い電圧を有し得る。ＰＤＮ調整器２０５はまた、高電圧レール２１０と電力レール２３０との間に結合されたドループ勾配リミッタ（ＤＳＬ）２２０と、電力レール２３０と接地との間に結合されたオーバーシュート勾配リミッタ（ＯＳＬ）２４０とを備える。ＤＳＬ２２０およびＯＳＬ２４０は以下でさらに詳細に説明される。
【００１８】
[0027]チップ上のキャパシタ２１５のアクティブ電荷は、上記で説明した前の２つの手法と比較して、はるかに大きい（たとえば、５〜１０倍高い）。これは、チップ上のキャパシタ２１５が高電圧レール２１０に接続され、アクティブ電荷が、比較的大きい、高電圧レール２１０と電力レール２３０との間の電圧差に比例するからである。これは、図１に示された前の２つの手法と比較した、チップ上のキャパシタ２１５のためのアクティブ電荷の一例を示す図３を参照すると証明され得る。図３に示されているように、チップ上のキャパシタ２１５のアクティブ電荷（影付き領域）は、所与のキャパシタサイズについて、前の２つの手法におけるキャパシタのためのアクティブ電荷よりも著しく大きい。キャパシタ２１５は、はるかに大きいアクティブ電荷を有するので、キャパシタ２１５は、電力レール２３０上のリップルを低減するために、著しくより多い電荷を供給することが可能である。
【００１９】
[0028]再び図２を参照すると、ＤＳＬ２２０は、電力レール２３０上の下向き（負）電圧勾配に基づいて、キャパシタ２１５から電力レール２３０への電流のフローを制御するために構成される。より詳細には、ＤＳＬ２２０は、電力レール２３０上の下向き電圧勾配を検出し、検出された下向き電圧勾配に基づいてオン／オフになるために構成される。ＤＳＬ２２０がオンにされたとき、ＤＳＬ２２０は、電流がＤＳＬ２２０を通ってキャパシタ２１５から電力レール２３０に流れることを可能にし、ＤＳＬ２２０がオフにされたとき、ＤＳＬ２２０は、キャパシタ２１５から電力レール２３０への電流フローを阻止する(blocking)。
【００２０】
[0029]一実施形態では、ＤＳＬ２２０は、検出された下向き電圧勾配の大きさ（絶対値）が勾配しきい値を下回るか、または下向き電圧勾配が検出されない場合、オフになるために構成される。ＤＳＬ２２０は、検出された下向き電圧勾配の大きさが勾配しきい値を上回る（超える）場合、オンになるために構成される。その結果、ＤＳＬ２２０は、電力レール２３０上のリップルが、勾配しきい値を上回る大きさを有する電力レール２３０上の下向き電圧勾配を生成したとき、電流がキャパシタ２１５から電力レール２３０に流れることを可能にする。キャパシタ２１５からの電流は下向き電圧勾配を制限し、それによってリップルの電圧ドループを低減する。
【００２１】
[0030]図４は、ＤＳＬ２２０なしのリップル４０５と、ＤＳＬ２２０ありのリップル４１０との比較を示している。図４に示されているように、ＤＳＬ２２０なしのリップル４０５は比較的大きい電圧ドループ４１５を有する。リップル４０５は、（たとえば、電力ゲーティングによる）電力レール２３０に結合された負荷の増加によって引き起こされ得る。リップル４０５は、（たとえば、ＰＤＮ中の抵抗により）時間とともに減衰し、リップル４０５の振幅を時間とともに減少させる。ＤＳＬ２２０ありのリップル４１０は、はるかに小さい電圧ドループ４２０を有する。これは、ＤＳＬ２２０が、下向き電圧勾配の大きさが勾配しきい値を超えるときにオンになり、電流がＤＳＬ２２０を通ってキャパシタ２１５から電力レール２３０に流れることを可能にするからである。キャパシタ２１５からの電流は、電圧ドループ４２０のサイズを低減し、それによってリップル４１０の振幅を低減する。
【００２２】
[0031]ＤＳＬ２２０がオンになったとき、ＤＳＬ２２０は、電力レール２３０上の下向き電圧勾配の大きさが勾配しきい値にほぼ制限されるように、キャパシタ２１５から電力レール２３０への電流フローの量を制御（規制）し得る。電力レール２３０上の下向き電圧勾配の大きさが勾配しきい値を下回るとき、ＤＳＬ２２０はそれ自体をオフにし得る。その結果、ＤＳＬ２２０は、電力レール２３０上のリップルを低減するために、（たとえば、１００ｎｓよりも少ない）比較的短い持続時間の間のみオンになり得る。これの例は図４に示されている。
【００２３】
[0032]図４の例では、ＤＳＬ２２０は、電力レール２３０上の下向き電圧勾配の大きさが勾配しきい値を超えるときにオンになり、電力レール２３０上の電圧ドループ４２０のサイズを低減する。ＤＳＬ２２０は、下向き電圧勾配の大きさが勾配しきい値を下回るときにオフになり、これは、図４に示されているように、電圧ドループ４２０の最下部が到達される直前に起こり得る。ＤＳＬ２２０がオンにされる時間の間、ＤＳＬ２２０は、下向き電圧勾配を勾配しきい値によって設定された値に制御（規制）し得る。電圧ドループ４２０のサイズを低減することによって、ＤＳＬ２２０は、ＤＳＬ２２０なしのリップル４０５と比較して、リップル４１０の振幅を著しく低減する。ＤＳＬ２２０は、リップルを低減するために短い持続時間の間のみオンになるので、ＤＳＬ２２０のバック効率は問題ではなく、したがって、ＤＳＬ２２０は高電圧レール２１０に作用することができる。
【００２４】
[0033]ＯＳＬ２４０は、ＯＳＬ２４０が、電力レール２３０上の上向き（正）電圧勾配に基づいて、電力レール２３０から接地への電流のフローを制御することを除いて、ＤＳＬ２２０と同様にして動作する。より詳細には、ＯＳＬ２４０は、電力レール２３０上の上向き電圧勾配を検出し、検出された上向き電圧勾配に基づいてオン／オフになるために構成される。ＯＳＬ２４０がオンにされたとき、ＯＳＬ２４０は、電流がＯＳＬ２４０を通って電力レール２３０から接地に流れることを可能にし、ＯＳＬ２４０がオフにされたとき、ＯＳＬ２４０は、電力レール２３０から接地への電流フローを阻止する。
【００２５】
[0034]一実施形態では、ＯＳＬ２４０は、検出された上向き勾配が勾配しきい値を下回るか、または上向き電圧勾配が検出されない場合、オフになるために構成される。ＯＳＬ２４０は、検出された上向き勾配が勾配しきい値を上回る場合、オンになるために構成される。その結果、ＯＳＬ２４０は、電力レール２３０上のリップルが、勾配しきい値を上回る電力レール２３０上の上向き電圧勾配を生成したとき、電流が電力レール２３０から接地に流れることを可能にする。接地への電流フローは上向き電圧勾配を制限し、それによってリップルの電圧オーバーシュート(overshoot)を低減する。ＤＳＬ２２０のための勾配しきい値とＯＳＬ２４０のための勾配しきい値とは同じであることも異なることもある。
【００２６】
[0035]図５は、ＯＳＬ２４０なしのリップル５０５と、ＯＳＬ２４０ありのリップル５１０との比較を示している。図５に示されているように、ＯＳＬ２４０なしのリップル５０５は比較的大きい電圧オーバーシュート５１５を有する。リップル５０５は、（たとえば、電力ゲーティング(power gating)による）電力レール２３０に結合された負荷の減少によって引き起こされ得る。リップル５０５は、（たとえば、ＰＤＮ中の抵抗により）時間とともに減衰し、リップルの振幅を時間とともに減少させる。ＯＳＬ２４０ありのリップル５１０は、はるかに小さいオーバーシュート５２０を有する。これは、ＯＳＬ２４０が、電力レール２３０上の上向き電圧勾配が勾配しきい値を超えるときにオンになり、電流が電力レール２３０から接地に流れることを可能にするからである。接地への電流フローは、オーバーシュート５２０のサイズを低減し、それによってリップル５１０の振幅を低減する。
【００２７】
[0036]ＯＳＬ２４０がオンになったとき、ＯＳＬ２４０は、電力レール２３０上の上向き電圧勾配が勾配しきい値にほぼ制限されるように、電力レール２３０から接地への電流フローの量を制御（規制）し得る。電力レール２３０上の上向き電圧勾配が勾配しきい値を下回るとき、ＯＳＬ２４０はそれ自体をオフにし得る。その結果、ＯＳＬ２４０は、リップルを低減するために、（１００ｎｓよりも少ない）比較的短時間の間のみオンになり得る。これの例は図５に示されている。
【００２８】
[0037]図５の例では、ＯＳＬ２４０は、電力レール２３０上の上向き電圧勾配が勾配しきい値を超えるときにオンになり、オーバーシュート５２０サイズを低減する。ＯＳＬ２４０は、上向き電圧勾配が勾配しきい値を下回るときにオフになり、これは、図５に示されているように、オーバーシュート５２０の最上部が到達される直前に起こり得る。ＯＳＬ２４０がオンにされる時間の間、ＯＳＬ２４０は、上向き電圧勾配を勾配しきい値によって設定された値に制御（規制）し得る。オーバーシュート５２０のサイズを低減することによって、ＯＳＬ２４０は、ＯＳＬ２４０なしのリップル５０５と比較して、リップル５１０の振幅を著しく低減する。
【００２９】
[0038]図６は、チップ２００が、電力ゲーティングスイッチ６１０（たとえば、ヘッドスイッチ）を通して電力レール２３０から電力を受ける回路６２０を備える一例を示している。電力管理回路（図示せず）が、電力ゲーティングスイッチ６１０をオンにすることによって、回路６２０がアクティブであるときに回路６２０を電力レール２３０に接続し得る。電力管理回路は、電力ゲーティングスイッチ６１０をオフにすることによって、回路６２０が非アクティブ（たとえば、アイドル）であるときに電力レール２３０から回路６２０を切断し得る。説明しやすいように図６には１つの回路６２０が示されているが、チップ２００は複数の回路を備え得、そこにおいて、各回路は別個の電力ゲーティングスイッチによって電力レール２３０に選択的に接続され得ることを諒解されたい。これは、回路が個別に電力ゲーティングされることを可能にする。
【００３０】
[0039]電力ゲーティングスイッチ６１０が電力レール２３０から回路６２０を切断したとき、回路６２０中のキャパシタは電流漏れにより放電される。電力ゲーティングスイッチ６１０が、回路６２０をアクティブ状態に電源投入するために回路６２０を電力レール２３０に最初に接続したとき、回路６２０中のキャパシタにより、大きい容量性負荷が電力レール２３０に突然課される。回路６２０中のキャパシタは、充電するために電力レール２３０から電流をドレインし、電力レール２３０上の電圧をドループさせる(droop)。ＰＭＩＣ２５０は、ＰＭＩＣ２５０を電力レール２３０に接続するリード線中の大きいインダクタンス（たとえば、基板および／またはパッケージインダクタンス）より、ドループを防ぐのに十分高速に電流を供給することが可能でないことがある。したがって、ＤＳＬ２２０がない場合、回路６２０が、非アクティブ状態にあった後に電力レール２３０に最初に接続されたとき、大きい電圧ドループが電力レール２３０上に現れ得る。
【００３１】
[0040]ＤＳＬ２２０がある場合、電力レール２３０上の電圧がドループし始めたとき、下向き電圧勾配が電力レール２３０上に現れ、これはＤＳＬ２２０によって検出される。下向き電圧勾配の大きさがＤＳＬ２２０の勾配しきい値を超えるとき、ＤＳＬ２２０はオンになり、チップ上のキャパシタ２１５がＤＳＬ２２０を通して回路６２０に電流をソーシングする(source)ことを可能にし、これは、上記で説明したように電圧ドループを低減する。チップ上のキャパシタ２１５は、ドループを低減するために、ＰＭＩＣ２５０よりもはるかに速く回路６２０に電流をソーシングすることが可能である。これは、ＤＳＬ２２０を通るチップ上のキャパシタ２１５と回路６２０との間の経路が、ＰＭＩＣ２５０を電力レール２３０に接続するリード線よりもはるかに小さいインダクタンスを有するからである。チップ上のキャパシタ２１５と回路６２０の両方はチップ２００上に位置する。その結果、それらの間の経路は、オフチップ(off-chip)に位置するＰＭＩＣ２５０に電力レール２３０を接続するリード線よりもはるかに短い（したがって、より小さいインダクタンスを有する）。さらに、チップ上のキャパシタ２１５から回路６２０に電流をソーシングすることは、電力レール２３０をＰＭＩＣ２５０に接続するリード線中のインダクタンスにおける電流変化を低減し、それによって、インダクタンスによって誘起されるノイズを低減する。
【００３２】
[0041]図２の例は１つの電力レール２３０を示しているが、チップ上のキャパシタ２１５は大きいアクティブ電荷を有するので、チップ上のキャパシタ２１５はＳｏＣにおいて複数の電力レールによって共用され得ることを諒解されたい。この点について、図７は、複数の電力レール２３０−１〜２３０−３を備えるＰＤＮ調整器７０５の一例を示している。電力レール２３０−１〜２３０−３は、ＰＭＩＣ２５０に結合され、ＰＭＩＣ２５０から同じ電源電圧を受けるか、またはＰＭＩＣ２５０から異なる電源電圧を受け得る。いずれの場合も、各電力レール２３０−１〜２３０−３のための電源電圧は高電圧レール２１０の電圧よりも低い。
【００３３】
[0042]ＰＤＮ調整器７０５はまた、各電力レール２３０−１〜２３０−３のための別個のＤＳＬ２２０−１〜２２０−３と、各電力レール２３０−１〜２３０−３のための別個のＯＳＬ２４０−１〜２４０−３とを備える。各ＤＳＬ２２０−１〜２２０−３は、高電圧レール２１０とそれぞれの電力レール２３０−１〜２３０−３との間に結合され、各ＯＳＬ２４０−１〜２４０−３はそれぞれの電力レール２３０−１〜２３０−３と接地との間に結合される。各ＤＳＬ２２０−１〜２２０−３は、上記で説明したように、それぞれの電力レール２３０−１〜２３０−３上の下向き電圧勾配を制限することによって、それぞれの電力レール２３０−１〜２３０−３上のリップルの電圧ドループ（したがってリップルの振幅）を低減するために構成される。同様に、各ＯＳＬ２４０−１〜２４０−３は、上記で説明したように、それぞれの電力レール２３０−１〜２３０−３上の上向き電圧勾配を制限することによって、それぞれの電力レール２３０−１〜２３０−３上のリップルの電圧オーバーシュート（したがってリップルの振幅）を低減するために構成される。
【００３４】
[0043]図８は、本開示の一実施形態による、ＤＳＬ２２０の例示的な実装形態を示している。説明しやすいように、ＯＳＬ２４０は図８に示されていない。この実施形態では、ＤＳＬ２２０は、パワー電界効果トランジスタ（ＦＥＴ）８１０と、制御回路８２０と、勾配検出回路８３０とを備える。パワーＦＥＴ８１０はＰ形ＦＥＴ（ＰＦＥＴ）またはＮ形ＦＥＴ（ＮＦＥＴ）であり得る。パワーＦＥＴ８１０のソースおよびドレインは、高電圧レール２１０と電力レール２３０との間に結合される。たとえば、パワーＦＥＴ８１０がＰＥＦＴである場合、パワーＦＥＴ８１０のソースは高電圧レール２１０に結合され、パワーＦＥＴ８１０のドレインは電力レール２３０に結合される。パワーＦＥＴ８１０のゲートは制御回路８２０に結合される。以下でさらに説明するように、制御回路８２０は、パワーＦＥＴ８１０のゲート電圧を制御することによって、パワーＦＥＴ８１０のソースとドレインとの間の導電率（したがって高電圧レール２１０から電力レール２３０への電流フロー）を制御する。
【００３５】
[0044]勾配検出回路８３０は、電力レール２３０に結合され、電力レール２３０上の下向き（負）電圧勾配を検出するために構成される。たとえば、勾配検出回路８３０は、負である電力レール２３０上の電圧の時間変化率（すなわち、ΔｄＶ／ΔｄＴ）を検出することによって下向き電圧勾配を検出し得る。勾配検出回路８３０は、検出された下向き電圧勾配の大きさに比例する（Ｖ＿ｓｌｏｐｅと示された）電圧を制御回路８２０に出力し得る。
【００３６】
[0045]制御回路８２０は、勾配検出回路８３０からの電圧（Ｖ＿ｓｌｏｐｅ）を、所望の下向き電圧勾配に従って設定された（Ｖ＿ｔｈｒｅｓｈｏｌｄと示された）勾配しきい値電圧と比較する。Ｖ＿ｓｌｏｐｅがＶ＿ｔｈｒｅｓｈｏｌｄを下回る場合、制御回路８２０はパワーＦＥＴ８１０をオフにする。パワーＦＥＴ８１０がＰＦＥＴである例では、制御回路８２０は、高電圧レール２１０の電圧にほぼ等しいゲート電圧を出力することによってパワーＦＥＴ８１０をオフにし得る。
【００３７】
[0046]Ｖ＿ｓｌｏｐｅがＶ＿ｔｈｒｅｓｈｏｌｄを上回る場合、制御回路８２０は、パワーＦＥＴ８１０をオンにし、Ｖ＿ｓｌｏｐｅとＶ＿ｔｈｒｅｓｈｏｌｄとの間の電圧差を低減する方向にパワーＦＥＴ８１０のゲート電圧を調節し得る。たとえば、制御回路８２０は、パワーＦＥＴ８１０の導電率を増加させる方向にパワーＦＥＴ８１０のゲート電圧を調節することによって電圧差を低減し得る。増加した導電率は、より多くの電流がパワーＦＥＴ８１０を通ってチップ上のキャパシタ２１５から電力レール２３０に流れることを可能にし、これは、電力レール２３０上の下向き電圧勾配を低減し、したがって、Ｖ＿ｓｌｏｐｅとＶ＿ｔｈｒｅｓｈｏｌｄとの間の電圧差を低減する。したがって、制御回路８２０は、電力レール２３０上の下向き電圧勾配を、Ｖ＿ｔｈｒｅｓｈｏｌｄによって設定された値に制限するために負帰還を採用する。図８では、負帰還は負帰還ループ８３５によって示されている。Ｖ＿ｓｌｏｐｅがＶ＿ｔｈｒｅｓｈｏｌｄを下回るとき、制御回路８２０はパワーＦＥＴ８１０をオフに戻し得る。
【００３８】
[0047]図９は、本開示の一実施形態による、ＯＳＬ２４０の例示的な実装形態を示している。説明しやすいように、ＤＳＬ２２０は図９に示されていない。この実施形態では、ＯＳＬ２４０は、パワーＦＥＴ９１０と、制御回路９２０と、勾配検出回路９３０とを備える。パワーＦＥＴ９１０はＰ形ＦＥＴ（ＰＦＥＴ）またはＮ形ＦＥＴ（ＮＦＥＴ）であり得る。パワーＦＥＴ９１０のドレインおよびソースは、電力レール２３０と接地との間に結合される。たとえば、パワーＦＥＴ９１０がＮＥＦＴである場合、パワーＦＥＴ９１０のドレインは電力レール２３０に結合され、パワーＦＥＴ９１０のソースは接地に結合される。パワーＦＥＴ９１０のゲートは制御回路９２０に結合される。
【００３９】
[0048]勾配検出回路９３０は、電力レール２３０に結合され、電力レール２３０上の上向き（正）電圧勾配を検出するために構成される。たとえば、勾配検出回路９３０は、正である電力レール２３０上の電圧の時間変化率（すなわち、ΔｄＶ／ΔｄＴ）を検出することによって上向き電圧勾配を検出し得る。勾配検出回路９３０は、検出された上向き電圧勾配に比例する（Ｖ＿ｓｌｏｐｅと示された）電圧を制御回路９２０に出力し得る。
【００４０】
[0049]制御回路９２０は、勾配検出回路９３０からの電圧（Ｖ＿ｓｌｏｐｅ）を、所望の上向き電圧勾配に従って設定された（Ｖ＿ｔｈｒｅｓｈｏｌｄと示された）勾配しきい値電圧と比較する。Ｖ＿ｓｌｏｐｅがＶ＿ｔｈｒｅｓｈｏｌｄを下回る場合、制御回路９２０はパワーＦＥＴ９１０をオフにする。パワーＦＥＴ９１０がＮＦＥＴである例では、制御回路９２０は、パワーＦＥＴ９１０のゲートを接地することによってパワーＦＥＴ９１０をオフにし得る。
【００４１】
[0050]Ｖ＿ｓｌｏｐｅがＶ＿ｔｈｒｅｓｈｏｌｄを上回る場合、制御回路９２０は、パワーＦＥＴ９１０をオンにし、Ｖ＿ｓｌｏｐｅとＶ＿ｔｈｒｅｓｈｏｌｄとの間の電圧差を低減する方向にパワーＦＥＴ９１０のゲート電圧を調節し得る。たとえば、制御回路９２０は、パワーＦＥＴ９１０の導電率を増加させる方向にパワーＦＥＴ９１０のゲート電圧を調節することによって電圧差を低減し得る。増加した導電率は、より多くの電流がパワーＦＥＴ９１０を通って電力レール２３０から接地に流れることを可能にし、これは、電力レール２３０上の上向き電圧勾配を低減し、したがって、Ｖ＿ｓｌｏｐｅとＶ＿ｔｈｒｅｓｈｏｌｄとの間の電圧差を低減する。したがって、制御回路９２０は、電力レール２３０上の上向き電圧勾配を、Ｖ＿ｔｈｒｅｓｈｏｌｄによって設定された値に制限するために負帰還を採用する。図９では、負帰還は負帰還ループ９３５によって示されている。Ｖ＿ｓｌｏｐｅがＶ＿ｔｈｒｅｓｈｏｌｄを下回るとき、制御回路９２０はパワーＦＥＴ９１０をオフに戻し得る。
【００４２】
[0051]図１０は、電力レール２３０を調整するための方法１０００を示している。たとえば、本方法は、電力レール２３０上の電圧ドループおよび／または電圧オーバーシュートを低減することによって電力レール２３０を調整し得る。
【００４３】
[0052]ステップ１０１０において、電力レール上の下向き電圧勾配が検出される。たとえば、下向き（負）電圧勾配は、電力レール（たとえば、電力レール２３０）に結合された勾配検出回路（たとえば、勾配検出回路８３０）によって検出され得る。
【００４４】
[0053]ステップ１０２０において、検出された下向き電圧勾配に基づいて高電圧レールから電力レールへの電流フローが制御され、ここにおいて、キャパシタが高電圧レールに結合される。たとえば、電流フローは、検出された下向き電圧勾配に基づいてパワーＦＥＴ（たとえば、パワーＦＥＴ８１０）のゲート電圧を調節することによって制御され得る。
【００４５】
[0054]本明細書で説明された回路は、様々なトランジスタタイプを使用して実現され得、したがって電界効果トランジスタに限定されないことを、当業者は諒解されよう。たとえば、バイポーラ接合トランジスタ、接合型電界効果トランジスタまたは他のトランジスタタイプなどのトランジスタタイプがパワーＦＥＴ８１０の代わりに使用され得る。バイポーラ接合トランジスタの例では、バイポーラトランジスタのコレクタおよびエミッタは、高電圧レール２１０と電力レール２３０との間に結合され得る。この例では、制御回路８２０は、バイポーラ接合トランジスタのベース電流を制御することによってバイポーラ接合トランジスタの導電率（したがってチップ上のキャパシタ２１５から電力レール２１０への電流フロー）を制御し得る。また、本明細書で説明された回路は、ＣＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）など、様々なＩＣプロセス技術を用いて作製され得ることを、当業者は諒解されよう。
【００４６】
[0055]本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように提供される。本開示への様々な変更は当業者には容易に明らかになり、本明細書で定義された一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例に限定されるものではなく、本明細書で開示された原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
高電圧レールに結合されたキャパシタと、
前記高電圧レールと電力レールとの間に結合されたドループ勾配リミッタ（ＤＳＬ）と、ここにおいて、前記ＤＳＬは前記電力レール上の下向き電圧勾配を検出するように、および前記検出された下向き電圧勾配に基づいて、前記ＤＳＬを通り、前記高電圧レールから前記電力レールへの電流フローを制御するように、構成される、
を備える、電力回路。
［Ｃ２］
前記高電圧レールが、前記電力レールよりも少なくとも５０パーセント大きい電圧にある、Ｃ１に記載の電力回路。
［Ｃ３］
前記ＤＳＬは、前記検出された下向き電圧勾配の大きさが勾配しきい値を下回る場合は、前記電流フローを阻止することにより、および前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値を上回る場合前記電流フローを可能にすることにより、前記電流フローを制御するように構成される、Ｃ１に記載の電力回路。
［Ｃ４］
前記ＤＳＬが前記電流フローを可能にする時間の間、前記ＤＳＬは、前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値にほぼ制限されるように、前記ＤＳＬを通した前記電流フローを制御するように構成される、Ｃ３に記載の電力回路。
［Ｃ５］
前記ＤＳＬは、
前記電力レールに結合された勾配検出回路と、ここにおいて、前記勾配検出回路は、前記電力レール上の前記下向き電圧勾配を検出するように、および前記検出された下向き電圧勾配に基づいて勾配信号を出力するように、構成される、
前記高電圧レールと前記電力レールとの間に結合されたパワートランジスタと、
前記勾配検出回路からの前記勾配信号を勾配しきい値信号と比較するように、および前記比較に基づいて前記パワートランジスタの導電率を制御するように、構成された制御回路と
を備える、Ｃ１に記載の電力回路。
［Ｃ６］
前記パワートランジスタは電界効果トランジスタ（ＦＥＴ）を備え、前記制御回路は、前記パワートランジスタのゲート電圧を制御することによって前記パワートランジスタの前記導電率を制御するように構成される、Ｃ５に記載の電力回路。
［Ｃ７］
前記電力レールと接地との間に結合されたオーバーシュート勾配リミッタ（ＯＳＬ）をさらに備え、ここにおいて、前記ＯＳＬが前記電力レール上の上向き電圧勾配を検出するように、および前記検出された上向き電圧勾配に基づいて、前記ＯＳＬを通る前記電力レールから前記接地への電流フローを制御するように構成された、Ｃ１に記載の電力回路。
［Ｃ８］
前記ＯＳＬは、前記検出された上向き電圧勾配が勾配しきい値を下回る場合、前記電力レールから前記接地への前記電流フローを阻止すること、および前記検出された上向き電圧勾配が前記勾配しきい値を上回る場合、前記電力レールから前記接地への前記電流フローを可能にすること、によって前記電力レールから前記接地への前記電流フローを制御するために構成された、Ｃ７に記載の電力回路。
［Ｃ９］
前記ＯＳＬが前記電力レールから前記接地への前記電流フローを可能にする時間の間、前記ＯＳＬは、前記検出された上向き電圧勾配が前記勾配しきい値にほぼ制限されるように、および前記ＯＳＬを通る前記電力レールから前記接地への前記電流フローを制御するように、構成される、Ｃ８に記載の電力回路。
［Ｃ１０］
前記電力回路が単一のチップ上に集積されている、Ｃ１に記載の電力回路。
［Ｃ１１］
前記電力レールと前記チップ上の回路との間に結合されたヘッドスイッチをさらに備え、ここにおいて、前記ヘッドスイッチは前記チップ上の前記回路を電力ゲーティングするように構成される、Ｃ１０に記載の電力回路。
［Ｃ１２］
電力レールを調整するための方法であって、
前記電力レール上の下向き電圧勾配を検出することと、
前記検出された下向き電圧勾配に基づいて高電圧レールから前記電力レールへの電流フローを制御することと、ここにおいて、キャパシタが前記高電圧レールに結合される、
を備える、方法。
［Ｃ１３］
前記高電圧レールが、前記電力レールよりも少なくとも５０パーセント大きい電圧にある、Ｃ１２に記載の方法。
［Ｃ１４］
前記電流フローを制御することは、
前記検出された下向き電圧勾配の大きさが勾配しきい値を下回る場合、前記電流フローを阻止することと、
前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値を上回る場合、前記電流フローを可能にすることと
をさらに備える、Ｃ１２に記載の方法。
［Ｃ１５］
前記電流フローを可能にすることは、前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値にほぼ制限されるように、前記電流フローを調節することをさらに備える、Ｃ１４に記載の方法。
［Ｃ１６］
電界効果トランジスタ（ＦＥＴ）が前記高電圧レールと前記電力レールとの間に結合され、前記電流フローを調節することが前記ＦＥＴのゲート電圧を調節することを備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記電力レール上の上向き電圧勾配を検出することと、
前記検出された上向き電圧勾配に基づいて前記電力レールから接地への電流フローを制御することと
をさらに備える、Ｃ１２に記載の方法。
［Ｃ１８］
前記電力レールから前記接地への前記電流フローを制御することは、
前記検出された上向き電圧勾配が勾配しきい値を下回る場合、前記電力レールから前記接地への前記電流フローを阻止することと、
前記検出された上向き電圧勾配が前記勾配しきい値を上回る場合、前記電力レールから前記接地への前記電流フローを可能にすることと
をさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記電力レールから前記接地への前記電流フローを可能にすることは、前記検出された上向き電圧勾配が前記勾配しきい値にほぼ制限されるように、前記電力レールから前記接地への前記電流フローを調節することをさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記検出することと前記制御することとが単一のチップ上で実行される、Ｃ１２に記載の方法。
［Ｃ２１］
電力レールを調整するための装置であって、
前記電力レール上の下向き電圧勾配を検出するための手段と、
前記検出された下向き電圧勾配に基づいて高電圧レールから前記電力レールへの電流フローを制御するための手段と、ここにおいて、キャパシタが前記高電圧レールに結合される、
を備える、装置。
［Ｃ２２］
前記高電圧レールが、前記電力レールよりも少なくとも５０パーセント大きい電圧にある、Ｃ２１に記載の装置。
［Ｃ２３］
前記電流フローを制御するための前記手段は、
前記検出された下向き電圧勾配の大きさが勾配しきい値を下回る場合、前記電流フローを阻止するための手段と、
前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値を上回る場合、前記電流フローを可能にするための手段と
をさらに備える、Ｃ２１に記載の装置。
［Ｃ２４］
前記電流フローを可能にするための前記手段は、前記検出された下向き電圧勾配の前記大きさが前記勾配しきい値にほぼ制限されるように、前記電流フローを調節するための手段をさらに備える、Ｃ２３に記載の装置。
［Ｃ２５］
電界効果トランジスタ（ＦＥＴ）が前記高電圧レール及び前記電力レールとの間に結合され、前記電流フローを調節するための前記手段が前記ＦＥＴのゲート電圧を調節するための手段を備える、Ｃ２４に記載の装置。
［Ｃ２６］
前記電力レール上の上向き電圧勾配を検出するための手段と、
前記検出された上向き電圧勾配に基づいて前記電力レールから接地への電流フローを制御するための手段と
をさらに備える、Ｃ２１に記載の装置。
［Ｃ２７］
前記電力レールから前記接地への前記電流フローを制御するための前記手段は、
前記検出された上向き電圧勾配が勾配しきい値を下回る場合、前記電力レールから前記接地への前記電流フローを阻止するための手段と、
前記検出された上向き電圧勾配が前記勾配しきい値を上回る場合、前記電力レールから前記接地への前記電流フローを可能にするための手段と
をさらに備える、Ｃ２６に記載の装置。
［Ｃ２８］
前記電力レールから前記接地への前記電流フローを可能にするための前記手段は、前記検出された上向き電圧勾配が前記勾配しきい値にほぼ制限されるように、前記電力レールから前記接地への前記電流フローを調節するための手段をさらに備える、Ｃ２７に記載の装置。
［Ｃ２９］
前記装置が単一のチップ上に集積された、Ｃ２１に記載の装置。
［Ｃ３０］
前記チップ上の回路を電力ゲーティングするための手段をさらに備え、ここにおいて、電力ゲーティングするための前記手段が、前記電力レールと前記チップ上の前記回路との間に結合される、Ｃ２９に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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