(57)【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）上面に第１領域および第２領域を有する半導体基板を準備する工程、
（ｂ）前記第１領域の前記半導体基板上に、電荷蓄積膜を含む第１絶縁膜を介して第１ゲート電極を形成し、
前記第２領域の前記半導体基板上に、第２絶縁膜および前記第２絶縁膜上の第２ゲート電極と、第３絶縁膜および前記第３絶縁膜上の第３ゲート電極とを形成する工程、
（ｃ）前記第１絶縁膜および前記第１ゲート電極を覆い、前記第２領域を露出する水素含有絶縁膜を、前記第１領域の前記半導体基板上に形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板に対して熱処理を行う工程、
（ｅ）前記（ｄ）工程の後、前記水素含有絶縁膜を除去する工程、
（ｆ）前記第１ゲート電極の横の前記半導体基板の主面に第１ソース・ドレイン領域を形成し、
前記第２ゲート電極の横の前記半導体基板の主面に第１導電型の第２ソース・ドレイン領域を形成し、
前記第３ゲート電極の横の前記半導体基板の主面に、前記第１導電型とは反対の第２導電型の第３ソース・ドレイン領域を形成する工程、
を有し、
前記第１ソース・ドレイン領域、前記第１絶縁膜および前記第１ゲート電極は、前記メモリセルを構成し、
前記第２ソース・ドレイン領域、前記第２絶縁膜および前記第２ゲート電極は、第１電界効果トランジスタを構成し、
前記第３ソース・ドレイン領域、前記第３絶縁膜および前記第３ゲート電極は、第２電界効果トランジスタを構成している、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
（ｇ）前記（ｂ）工程の後、前記（ｃ）工程の前に、前記第２ゲート電極の横の前記半導体基板の主面に一対のｐ型不純物拡散領域を形成する工程、
をさらに有し、
前記第１導電型は、ｎ型である、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、不活性ガス雰囲気において前記熱処理を行う、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第１領域の前記半導体基板の主面に一対の第１低濃度不純物拡散領域を形成し、前記第２領域の前記半導体基板の主面に一対の第２低濃度不純物拡散領域を形成する工程、
（ｆ２）前記第１領域の前記半導体基板の主面に一対の第１高濃度不純物拡散領域を形成し、前記第２領域の前記半導体基板の主面に一対の第２高濃度不純物拡散領域を形成する工程、
を有し、
前記第１高濃度不純物拡散領域は、前記第１低濃度不純物拡散領域より不純物濃度が高く、
前記第２高濃度不純物拡散領域は、前記第２低濃度不純物拡散領域より不純物濃度が高く、
前記第１低濃度不純物拡散領域および前記第１高濃度不純物拡散領域は、前記第１ソース・ドレイン領域を構成し、
前記第２低濃度不純物拡散領域および前記第２高濃度不純物拡散領域は、前記第２ソース・ドレイン領域を構成し、
前記（ｆ１）工程と前記（ｆ２）工程との間に、前記（ｃ）〜（ｅ）工程を行う、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第１領域の前記半導体基板の主面に一対の第１低濃度不純物拡散領域を形成し、前記第２領域の前記半導体基板の主面に一対の第２低濃度不純物拡散領域を形成する工程、
（ｆ２）前記第１領域の前記半導体基板の主面に一対の第１高濃度不純物拡散領域を形成し、前記第２領域の前記半導体基板の主面に一対の第２高濃度不純物拡散領域を形成する工程、
を有し、
前記第１高濃度不純物拡散領域は、前記第１低濃度不純物拡散領域より不純物濃度が高く、
前記第２高濃度不純物拡散領域は、前記第２低濃度不純物拡散領域より不純物濃度が高く、
前記第１低濃度不純物拡散領域および前記第１高濃度不純物拡散領域は、前記第１ソース・ドレイン領域を構成し、
前記第２低濃度不純物拡散領域および前記第２高濃度不純物拡散領域は、前記第２ソース・ドレイン領域を構成し、
前記（ｆ２）工程の後に、前記（ｃ）工程を行う、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記メモリセルは、ＦＮ方式により情報の消去を行う、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
（ｃ１）前記（ｃ）工程と前記（ｄ）工程との間に、前記メモリセル、前記水素含有絶縁膜および前記第１電界効果トランジスタまたは前記第２電界効果トランジスタを覆う第４絶縁膜を前記半導体基板上に形成する工程、
をさらに有し、
前記（ｄ）工程では、前記半導体基板、前記水素含有絶縁膜および前記第４絶縁膜に対して前記熱処理を行い、
前記第４絶縁膜は、単位体積当たりの水素含有量が、前記水素含有絶縁膜よりも少ない、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記熱処理により、前記水素含有絶縁膜内の水素を前記第１絶縁膜と前記半導体基板との界面に拡散させる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有するものである。上記記憶装置では、当該浮遊ゲートまたは当該トラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出す。
【０００３】
近年では、不揮発性メモリにＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造のメモリセルを使用することが検討されている。特許文献１（特開２０１１−９６７７２号公報）には、ゲート絶縁膜と基板との界面において生じた欠陥を、水素雰囲気での熱処理（水素アニール）を行うことで修復することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９６７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特にＭＯＮＯＳ型のメモリセルでは、電荷蓄積膜を含むゲート絶縁膜と半導体基板との界面に水素を導入することで、当該界面の欠陥を修復することが重要となる。しかし、半導体基板上にＣＭＯＳ（Complementary Metal Oxide Semiconductor）および不揮発性メモリを搭載する場合、水素アニールを実施すると、半導体基板上の半導体素子の特性が変動する問題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態である半導体装置の製造方法は、メモリセルを形成する領域のゲート電極およびゲート絶縁膜を覆い、かつ、周辺回路を構成するＭＩＳＦＥＴを形成する領域を露出する水素含有絶縁膜を形成した後、半導体ウェハを熱処理するものである。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１である半導体装置の製造工程中の断面図を示すフローチャートである。
【図２】実施の形態１である半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】実施の形態２である半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】実施の形態３である半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】実施の形態４である半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】実施の形態５である半導体装置の製造工程中の断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】図３４に続く半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】図３６に続く半導体装置の製造工程中の断面図である。
【図３８】図３７に続く半導体装置の製造工程中の断面図である。
【図３９】図３８に続く半導体装置の製造工程中の断面図である。
【図４０】図３９に続く半導体装置の製造工程中の断面図である。
【図４１】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【発明を実施するための形態】
【００１０】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１１】
（実施の形態１）
本実施の形態における技術的思想は、同一の半導体チップに、ＭＯＮＯＳ型の書換え可能な不揮発性メモリと、当該不揮発性メモリの周辺回路などを構成するＭＩＳＦＥＴとを含む半導体装置に関する技術的思想である。
【００１２】
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、不揮発性メモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性またはキャリア等の極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位またはキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１３】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図１７を参照して説明する。本実施の形態の半導体装置は、シングルゲート型のＭＯＮＯＳメモリを含むものである。
【００１４】
図１は、本実施の形態の半導体装置の製造工程を示すフローチャートである。図２〜図１７は、本実施の形態の半導体装置の製造工程中の断面図である。図２〜図１７においては、各図の左側にメモリセル領域１Ａの断面図を示し、右側に周辺回路領域１Ｂの断面図を示している。メモリセル領域１Ａには不揮発性メモリのメモリセルが、周辺回路領域１Ｂには低耐圧のＭＩＳＦＥＴが、それぞれ形成される様子を示す。メモリセル領域１Ａと周辺回路領域１Ｂとは、同じ半導体基板の主面側において、当該主面に沿う方向に並んで存在している。
【００１５】
不揮発性メモリは、書込み動作および消去動作を電気的に行うことが可能な記憶素子の一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。本実施の形態の不揮発性メモリは、ゲート電極を１つ有するＭＯＮＯＳ型の電界効果トランジスタ（以下、ＭＯＮＯＳメモリと呼ぶ場合がある）トランジスタから構成されるシングルゲート型のメモリセル構造を有する。ＭＯＮＯＳメモリの書込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象（ＦＮトンネリング）が利用される。
【００１６】
ここで、ＭＯＮＯＳメモリの書込み動作および消去動作では、ホットエレクトロンまたはホットホールを用いる方法も考えられるが、本実施の形態のＭＯＮＯＳメモリでは、それらのようなホットキャリアによる動作ではなく、ＦＮ方式による書込み・消去動作を行う。
【００１７】
不揮発性メモリ５の書込み動作時などには、ＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）を印加するため、ＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００１８】
周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用の低耐圧ＭＩＳＦＥＴである。データの書換えにＦＮトンネリング電流を使用するため、低電流でのデータの書換えが可能となり低消費電力を図ることができる。
【００１９】
また、上記半導体基板上には、Ｉ／Ｏ（Input/Output）回路などを構成する、相対的に高耐圧の高耐圧ＭＩＳＦＥＴも形成されている。Ｉ／Ｏ回路は入出力回路であり、半導体チップ内から半導体チップの外部に接続された機器へのデータの出力、または、半導体チップの外部に接続された機器から半導体チップ内へのデータの入力などを行なうための回路である。高耐圧ＭＩＳＦＥＴの構造は、ゲート電極のゲート長およびゲート絶縁膜の膜厚などの違いを除いて、ほぼ低耐圧ＭＩＳＦＥＴと同様の構造を有している。
【００２０】
図２〜図１７の周辺回路領域１Ｂに形成するｎチャネル型ＭＩＳＦＥＴは、ＣＭＯＳを構成する電界効果トランジスタであり、図示していない他の領域にはｐチャネル型ＭＩＳＦＥＴも形成する。また、図示していない他の領域には高耐圧ＭＩＳＦＥＴも形成する。
【００２１】
本実施の形態の半導体装置の製造工程では、まず、図２に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン（Ｓｉ）単結晶からなる半導体基板ＳＢを用意する（図１のステップＳ１０１）。半導体基板ＳＢは、略円盤形状を有し、半導体ウェハを構成している。その後、半導体基板ＳＢに素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、半導体基板ＳＢ上に形成した複数の半導体素子同士が互いに干渉しないようにするために設けられる。
【００２２】
素子分離領域ＳＴＩは、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板ＳＢにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板ＳＢ上に絶縁膜（酸化シリコン膜等）を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板ＳＢ上に形成された不要な酸化シリコン膜を除去する。
【００２３】
このような工程により、素子分離溝内にだけ絶縁膜（酸化シリコン膜等）を埋め込んだ素子分離領域ＳＴＩを形成することができる。これにより、図２に示すように、素子分離領域ＳＴＩによって、メモリセル領域１Ａと周辺回路領域１Ｂとが区画される。
【００２４】
その後、半導体基板ＳＢの上面に、フォトリソグラフィ技術およびイオン注入法を用いてホウ素（Ｂ）などのｐ型不純物を導入することにより、半導体基板ＳＢ内にｐ型半導体領域からなるｐ型ウェルＰＷを形成する（図１のステップＳ１０２）。
【００２５】
次に、半導体基板ＳＢの表面を希フッ酸等で洗浄した後、周辺回路領域１Ｂの半導体基板ＳＢ上に絶縁膜ＧＯＸ２を形成し、メモリセル領域１Ａの半導体基板ＳＢ上に絶縁膜ＧＯＸ１を形成する。絶縁膜ＧＯＸ１、ＧＯＸ２は、例えば、酸化シリコン膜から形成される。絶縁膜ＧＯＸ１の膜厚は絶縁膜ＧＯＸ２より大きく、絶縁膜ＧＯＸ１は、図示していない領域において、例えば高耐圧ＭＩＳＦＥＴのゲート絶縁膜として用いられる。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて、半導体基板ＳＢの主面の全面の上にポリシリコン膜（多結晶シリコン膜）ＰＳ１を形成する。つまり、絶縁膜ＧＯＸ１、ＧＯＸ２のそれぞれの上にポリシリコン膜ＰＳ１を形成する。
【００２６】
次に、図３に示すように、ポリシリコン膜ＰＳ１上にレジスト膜ＰＲ１を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１をパターニングする。このパターニングでは、レジスト膜ＰＲ１が周辺回路領域１Ｂを覆い、かつ、メモリセル領域１Ａを露出するようにレジスト膜ＰＲ１を加工する。そして、パターニングされたレジスト膜ＰＲ１をマスクとしてエッチングを行うことにより、メモリセル領域１Ａに形成されているポリシリコン膜ＰＳ１および絶縁膜ＧＯＸ１を除去する。その後、パターニングされたレジスト膜ＰＲ１をマスクにしたイオン注入法により、メモリセル領域１Ａの半導体基板ＳＢ内にｐ型ウェルＭＰＷを形成する（図１のステップＳ１０２）。
【００２７】
次に、図４に示すように、半導体基板ＳＢ上およびポリシリコン膜ＰＳ１上に絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１上に電荷蓄積膜（電荷保持膜）ＥＣを形成する。そして、電荷蓄積膜ＥＣ上に絶縁膜ＩＦ２を形成し、絶縁膜ＩＦ２上にポリシリコン膜ＰＳ２を形成する。
【００２８】
例えば、絶縁膜ＩＦ１は酸化シリコン膜から形成されており、絶縁膜ＩＦ１の形成工程では、緻密で良質な膜質の酸化シリコン膜を形成することができるＩＳＳＧ（In-Situ Steam Generation）酸化法を使用することができる。絶縁膜ＩＦ１の膜厚は、４ｎｍ程度である。
【００２９】
また、電荷蓄積膜ＥＣは、窒化シリコン膜から形成されており、例えば、ＣＶＤ法を使用して形成することができる。電荷蓄積膜ＥＣの膜厚は、１０ｎｍ程度である。絶縁膜ＩＦ２は、酸化シリコン膜から形成されており、絶縁膜ＩＦ２の形成工程では、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるＨＴＯ（High Temperature Oxide）法を使用することができる。絶縁膜ＩＦ２の膜厚は、５ｎｍ程度である。
【００３０】
また、ポリシリコン膜ＰＳ２は、例えば、ＣＶＤ法を使用することにより形成することができる。以上のようにして、緻密で絶縁耐性に優れた良質な膜質を有し、内部に電荷蓄積膜ＥＣを含む積層絶縁膜（ＯＮＯ膜ＯＮ）を形成することができる。
【００３１】
次に、図５に示すように、ポリシリコン膜ＰＳ２上にレジスト膜ＰＲ２を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ２をパターニングする。レジスト膜ＰＲ２のパターニングは、メモリセル領域１Ａのゲート電極形成領域および周辺回路領域１Ｂを覆うように行なわれる。そして、パターニングされたレジスト膜ＰＲ２をマスクとしたエッチング技術を使用して、ポリシリコン膜ＰＳ２をパターニングすることにより、メモリセル領域１Ａにゲート電極ＣＧ１を形成する（図１のステップＳ１０３）。
【００３２】
このとき、メモリセル領域１Ａと周辺回路領域１Ｂとの境界近傍の素子分離領域ＳＴＩ上において、ポリシリコン膜ＰＳ２の残渣部が、ポリシリコン膜ＰＳ１の側壁にＯＮＯ膜ＯＮを介してサイドウォール状に形成されることが考えられるが、ここでは当該残渣部の図示を省略する。
【００３３】
次に、図６に示すように、例えば、ドライエッチング技術を使用することにより、露出する絶縁膜ＩＦ２と電荷蓄積膜ＥＣと絶縁膜ＩＦ１とを除去する。この結果、メモリセル領域１Ａに形成されているゲート電極ＣＧ１の直下に、絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２とからなる積層絶縁膜が残存する。ゲート電極ＣＧ１の直下の絶縁膜ＩＦ１と電荷蓄積膜ＥＣと絶縁膜ＩＦ２とからなるＯＮＯ膜ＯＮは、後に形成されるメモリセルを構成する電界効果トランジスタのゲート絶縁膜を構成する。
【００３４】
次に、図７に示すように、パターニングされたレジスト膜ＰＲ２からなるマスクをそのまま使用したイオン注入法により、メモリセル領域１Ａの半導体基板ＳＢ内に、ゲート電極ＣＧ１に整合したエクステンション領域（ｎ−型半導体領域、低濃度不純物拡散領域）ＥＸ１を形成する（図１のステップＳ１０４）。つまり、本実施の形態では、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧ１を加工する際に使用されるマスクと、ＭＯＮＯＳ型トランジスタのゲート電極ＣＧ１に整合したエクステンション領域ＥＸ１を形成するイオン注入に使用されるマスクを共用する。これにより、本実施の形態によれば、ＭＯＮＯＳ型トランジスタを混載することによる追加マスクを削減することができる。
【００３５】
なお、図７に示すイオン注入工程では、周辺回路領域１Ｂに形成されているポリシリコン膜ＰＳ１が露出しているため、このポリシリコン膜ＰＳ１内にもｎ型不純物が導入される。ただし、この場合であっても、イオン注入工程における注入エネルギーを調整することにより、ポリシリコン膜ＰＳ１を突き抜けて、周辺回路領域１Ｂの半導体基板ＳＢ内にｎ型不純物が導入されることを防止することができる。
【００３６】
次に、図８に示すように、パターニングされたレジスト膜ＰＲ２を除去した後、メモリセル領域１Ａから周辺回路領域１Ｂにわたってレジスト膜ＰＲ３を塗布する。具体的には、メモリセル領域１Ａに形成されているゲート電極ＣＧ１を覆い、かつ、周辺回路領域１Ｂに形成されているポリシリコン膜ＰＳ１を覆うようにレジスト膜ＰＲ３を塗布する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ３をパターニングする。レジスト膜ＰＲ３のパターニングは、メモリセル領域１Ａを覆い、かつ、周辺回路領域１Ｂのうちのゲート電極形成領域を覆うように行なわれる。そして、パターニングされたレジスト膜ＰＲ３をマスクにしたエッチングにより、ポリシリコン膜ＰＳ１を加工して、周辺回路領域１Ｂにゲート電極Ｇ１を形成する（図１のステップＳ１０５）。
【００３７】
次に、図９に示すように、レジスト膜ＰＲ３をマスクとして、周辺回路領域１Ｂの半導体基板ＳＢの主面にｐ型不純物（例えばホウ素（Ｂ））を打ち込む。これにより、周辺回路領域１Ｂにおいて、ゲート電極Ｇ１の横の半導体基板ＳＢの主面に、一対のハロー領域（ｐ−型半導体領域）ＨＲを形成する（図１のステップＳ１０６）。ハロー領域ＨＲを形成するためのハロー注入は、例えば後に周辺回路領域１Ｂに形成するエクステンション領域ＥＸ２（図１０参照）に隣接する領域に、後に形成するエクステンション領域ＥＸ２および拡散領域Ｄ２（図１４参照）を含むソース・ドレイン領域の不純物とは逆の導電型の不純物を導入するものである。
【００３８】
ハロー領域ＨＲの形成は、半導体基板ＳＢの主面に対して斜め方向からｐ型不純物をイオン注入することで行う。つまり、ｐ型不純物は、半導体基板ＳＢの主面に対して垂直な方向からではなく、半導体基板ＳＢの主面に対して斜めの角度で入射するように注入される。このような斜めイオン注入は、例えば半導体基板ＳＢの主面に対する角度が４５度の方向から行われる。このように斜めイオン注入を行うため、ハロー領域ＨＲは、ゲート電極Ｇ１のゲート長方向におけるゲート電極Ｇ１の中央部の直下の領域の近くに形成される。なお、ハロー領域ＨＲは、ゲート電極Ｇ１の端部の直下の領域の近傍のみに選択的に形成してもよい。
【００３９】
ハロー領域ＨＲは、後に形成するエクステンション領域ＥＸ２から横方向に伸びる空乏層の広がりを抑制する役割を果たす。このため、ハロー領域ＨＲを形成することで、短チャネルでのロールオフ、例えばゲート長（Ｌｇ）に対する閾値電圧（Ｖｔｈ）のロールオフ特性（Ｌｇ−Ｖｔｈ特性）などが改善し、オン電流とオフ電流との関係を適切に保つことができる。これは、上記空乏層の広がりを抑制すると同時に、ゲート長を短くすることで単位ゲート長あたりのチャネル不純物濃度が増加し、短チャネル効果によるＶｔｈの低下をある程度打ち消すことができるためである。
【００４０】
次に、図１０に示すように、パターニングされたレジスト膜ＰＲ３をマスクにしたイオン注入法により、周辺回路領域１Ｂの半導体基板ＳＢ内に、ゲート電極Ｇ１に整合したエクステンション領域（ｎ−型半導体領域、低濃度不純物拡散領域）ＥＸ２を形成する（図１のステップＳ１０７）。
【００４１】
ここで、ハロー領域ＨＲは、エクステンション領域ＥＸ２に比べて、ゲート電極Ｇ１のゲート長方向における上記中央部の直下の領域に近い箇所で終端している。また、ハロー領域ＨＲは、エクステンション領域ＥＸ２よりも形成深さが深い。なお、エクステンション領域ＥＸ２を形成した後にハロー領域ＨＲを形成してもよい。
【００４２】
次に、図１１に示すように、パターニングされたレジスト膜ＰＲ３を除去した後、半導体基板ＳＢの主面の全面の上に、例えばＣＶＤ法を用いて、絶縁膜ＯＸおよび水素含有絶縁膜ＨＦを順に形成する（図１のステップＳ１０８）。絶縁膜ＯＸは、例えば酸化シリコン膜からなり、水素含有絶縁膜ＨＦは、水素（Ｈ）を比較的多く含む窒化シリコン膜からなる。これにより、ゲート絶縁膜であるＯＮＯ膜ＯＮおよびゲート電極ＣＧ１からなる積層膜の側壁および上面は、絶縁膜ＯＸを介して水素含有絶縁膜ＨＦにより覆われる。同様に、絶縁膜ＧＯＸ２およびゲート電極Ｇ１からなる積層膜も、絶縁膜ＯＸおよび水素含有絶縁膜ＨＦにより覆われる。水素含有絶縁膜ＨＦが有する水素の含有量は、例えば１×１０２１／ｃｍ３以上である。
【００４３】
次に、図１２に示すように、フォトリソグラフィ技術およびエッチング法を用いて、周辺回路領域１Ｂの水素含有絶縁膜ＨＦおよび絶縁膜ＯＸを除去する（図１のステップＳ１０９）。これにより、周辺回路領域１Ｂの半導体基板ＳＢの主面と、絶縁膜ＧＯＸ２およびゲート電極Ｇ１からなる積層膜とは、水素含有絶縁膜ＨＦおよび絶縁膜ＯＸから露出する。メモリセル領域１Ａの絶縁膜ＯＸおよび水素含有絶縁膜ＨＦは除去されずに残るため、ＯＮＯ膜ＯＮおよびゲート電極ＣＧ１からなる積層膜は、絶縁膜ＯＸを介して水素含有絶縁膜ＨＦにより覆われたままである。当該除去工程において、絶縁膜ＯＸは、水素含有絶縁膜ＨＦを除去する際に、絶縁膜ＯＸに覆われた各半導体素子を保護する役割を有する。
【００４４】
その後、半導体基板ＳＢにより構成される半導体ウェハを熱処理する（図１のステップＳ１１０）。当該熱処理は、水素雰囲気ではなく、不活性ガス雰囲気で行う。これにより、水素含有絶縁膜ＨＦ内の水素（Ｈ）を拡散させ、ＯＮＯ膜ＯＮと半導体基板ＳＢとの界面に導入する。すなわち、ＯＮＯ膜ＯＮの底面、つまり絶縁膜ＩＦ１の底面と、半導体基板ＳＢの主面とが接する領域に、水素を導入する。このような熱処理によりメモリセル領域のゲート絶縁膜と半導体基板ＳＢとの界面に水素を導入する工程（以下、単に水素アニールと呼ぶ場合ある）を行うのは、以下のような問題を解決するためである。
【００４５】
すなわち、ＯＮＯ膜ＯＮの底部の絶縁膜（下部絶縁膜）ＩＦ１と半導体基板ＳＢとの界面には、不純物注入またはエッチングなどのプロセスにより、ダングリングボンドなどの欠陥が生じる問題がある。水素アニールを行わない場合、各膜の成膜時、またはその他のプロセスなどで上記界面に生じる真性の界面欠陥がそのまま残るため、界面欠陥量は非常に多くなる。界面欠陥量が多いと、メモリセルのチャネルは高抵抗となり、ＯＮ電流が極めて小さくなる。また、メモリセルの界面欠陥に電荷がトラップされることによる閾値ばらつきを引き起こす。このように、周辺回路領域１Ｂの低耐圧ＭＩＳＦＥＴに比べ、不揮発性メモリを構成するメモリセルでは、界面欠陥が大きな問題となる。
【００４６】
よって、特にメモリセルにおいては、水素アニールによる界面欠陥の修復を行うことが必要となる。このように、水素アニールは、トランジスタのゲート絶縁膜と基板界面の欠陥を水素で終端する技術である。本実施の形態では、メモリセル領域１Ａにおいてゲート電極Ｇ１およびＯＮＯ膜ＯＮを覆い、かつ、周辺回路領域１Ｂを露出する水素含有絶縁膜ＨＦを形成した後に熱処理を行うことで、水素アニールを行って界面欠陥を修復する。これにより、後の工程で形成するメモリセルのＯＮ電流が低下することを防ぎ、メモリセルを低抵抗化することができるため、半導体装置の性能を向上させることができる。なお、上記水素アニールは、半導体基板ＳＢおよび半導体基板ＳＢ上の構造体に導入された不純物を活性化させる熱処理と兼ねて行ってもよい。
【００４７】
次に、図１３に示すように、例えばウェットエッチング法を用いて水素含有絶縁膜ＨＦおよび絶縁膜ＯＸを除去した後、半導体基板ＳＢ上に酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とからなる積層膜を形成する。当該酸化シリコン膜および当該窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。その後、当該積層膜を異方性エッチングすることにより、サイドウォールＳＷを形成する（図１のステップＳ１１１）。つまり、半導体基板ＳＢ、ゲート電極ＣＧ１およびＧ１のそれぞれの上面は、当該酸化シリコン膜および当該窒化シリコン膜から露出する。当該除去工程において、絶縁膜ＯＸは、水素含有絶縁膜ＨＦを除去する際にメモリセル領域１Ａおよび周辺回路領域１Ｂに形成された素子を保護する役割を有する。
【００４８】
具体的に、メモリセル領域１Ａにおいては、ゲート電極ＣＧ１およびＯＮＯ膜ＯＮからなる積層膜の両側の側壁にサイドウォールＳＷが形成される。一方、周辺回路領域１Ｂにおいては、ゲート電極Ｇ１の両側の側壁にサイドウォールＳＷが形成される。なお、図を分かりやすくするため、図では当該酸化シリコン膜および当該窒化シリコン膜をまとめて１つの膜として示し、当該酸化シリコン膜と当該窒化シリコン膜との境界の図示を省略している。
【００４９】
次に、図１４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル領域１ＡにサイドウォールＳＷに整合した拡散領域（ｎ＋型半導体領域、高濃度不純物拡散領域）Ｄ１を形成する（図１のステップＳ１１２）。拡散領域Ｄ１は、リンまたはヒ素などのｎ型不純物を、エクステンション領域ＥＸ１よりも高い濃度で導入した半導体領域である。ゲート電極ＣＧ１の横の半導体基板ＳＢの主面に形成された一対の拡散領域Ｄ１の形成深さは、一対のエクステンション領域ＥＸ１よりも深く、素子分離領域ＳＴＩおよびｐ型ウェルＭＰＷよりも浅い。拡散領域Ｄ１とエクステンション領域ＥＸ１とによって、ＭＯＮＯＳメモリのソース領域またはドレイン領域が形成される。
【００５０】
その後、半導体基板ＳＢなどに導入された不純物を拡散させるための熱処理を行う。当該熱処理は、図１２を用いて説明した水素アニールを行う際に使用した熱処理用のチャンバを用いることで行うことができる。
【００５１】
このように、ＭＯＮＯＳメモリのソース領域とドレイン領域のそれぞれを拡散領域Ｄ１とエクステンション領域ＥＸ１とから形成することにより、ＭＯＮＯＳメモリのソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。これにより、メモリセル領域１Ａには、拡散領域Ｄ１およびエクステンション領域ＥＸ１を含む上記ソース・ドレイン領域とＯＮＯ膜ＯＮとゲート電極ＣＧ１とを含むＭＯＮＯＳメモリのメモリセルＱ１が形成される。
【００５２】
同様のイオン注入工程によって、周辺回路領域１Ｂにおいても、サイドウォールＳＷに整合した拡域散領域（ｎ＋型半導体領、高濃度不純物拡散領域）Ｄ２を形成する（図１のステップＳ１１２）。拡散領域Ｄ２とエクステンション領域ＥＸ２によって、低耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。
【００５３】
このように、低耐圧ＭＩＳＦＥＴにおいても、ソース領域とドレイン領域を拡散領域Ｄ２とエクステンション領域ＥＸ２とから形成することにより、低耐圧ＭＩＳＦＥＴのソース領域およびドレイン領域をＬＤＤ構造とすることができる。これにより、周辺回路領域１Ｂには、拡散領域Ｄ２およびエクステンション領域ＥＸ２を含む上記ソース・ドレイン領域と、ゲート絶縁膜である絶縁膜ＧＯＸ２と、ゲート電極Ｇ１とを含む低耐圧ＭＩＳＦＥＴＱ２が形成される。
【００５４】
その後、図１５に示すように、半導体基板ＳＢ上にニッケルプラチナ膜（ＮｉＰｔ膜）を形成した後、熱処理を施すことにより、メモリセル領域１Ａにおいては、ゲート電極ＣＧ１を構成するポリシリコン膜とニッケルプラチナ膜とを反応させて、ニッケルプラチナシリサイド膜（ＮｉＰｔＳｉ膜）からなるシリサイド層Ｓ１を形成する。同様に、拡散領域Ｄ１の表面においてもシリコンとニッケルプラチナ膜とが反応して、シリサイド層Ｓ１が形成される。
【００５５】
同様に、周辺回路領域１Ｂにおいても、ゲート電極Ｇ１の上面にニッケルプラチナシリサイド膜からなるシリサイド層Ｓ１が形成される。また、拡散領域Ｄ２の表面においてもシリコンとニッケルプラチナ膜が反応して、ニッケルプラチナシリサイド膜からなるシリサイド層Ｓ１が形成される。
【００５６】
なお、本実施の形態では、ニッケルプラチナシリサイド膜を形成する場合について説明するが、例えば、ニッケルプラチナシリサイド膜に代えて、コバルトシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜またはプラチナシリサイド膜などを形成してもよい。
【００５７】
次に、図１６に示すように、半導体基板ＳＢの主面上に窒化シリコン膜からなるエッチストッパ膜（図示しない）を形成した後、当該窒化シリコン膜上に酸化シリコン膜からなる層間絶縁膜ＣＬを形成する。その後、層間絶縁膜ＣＬの上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング技術を使用して、層間絶縁膜ＣＬに複数のコンタクトホールを形成する。上記窒化シリコン膜（図示しない）は、コンタクトホールを開口する際のエッチングストッパ膜として用いられる。複数のコンタクトホールのそれぞれは、層間絶縁膜ＣＬおよび上記窒化シリコン膜を貫通して、各シリサイド層Ｓ１の上面を露出している。
【００５８】
次に、図１７に示すように、各コンタクトホールの底面および内壁を含む層間絶縁膜ＣＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００５９】
そして、各コンタクトホールを埋め込むように、半導体基板ＳＢの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＣＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を、例えばＣＭＰ法により除去する。これにより、複数のコンタクトホールのそれぞれの内部に埋め込まれたチタン／窒化チタン膜およびタングステン膜からなるコンタクトプラグＣＰを形成する。
【００６０】
ここでは、拡散領域Ｄ１、Ｄ２のそれぞれに、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続される。また、図示していない領域では、ゲート電極ＣＧ１およびゲート電極Ｇ１のそれぞれの上部に、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続される。
【００６１】
次に、コンタクトプラグＣＰおよび層間絶縁膜ＣＬの上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬを貫通する配線溝を複数形成する。配線溝の底部には、層間絶縁膜ＣＬおよびコンタクトプラグＣＰのそれぞれの上面が露出している。
【００６２】
その後、配線溝内を含む層間絶縁膜ＩＬ上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜からなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、配線溝を形成した層間絶縁膜ＩＬ上に銅膜を形成する。その後、配線溝の内部以外の層間絶縁膜ＩＬ上に露出している銅膜を、例えば、ＣＭＰ法により研磨して除去することにより、層間絶縁膜ＩＬに形成された配線溝内にだけ銅膜を残す。
【００６３】
これにより、複数の配線溝のそれぞれの内部に埋め込まれた上記銅膜を主に含む配線Ｍ１を形成する。さらに、配線Ｍ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態における半導体装置を形成することができる。
【００６４】
＜不揮発性メモリの動作＞
本実施の形態における半導体装置は上記のように構成されており、以下に、図１７に記載の半導体装置に含まれるメモリセル（不揮発性メモリセル）Ｑ１の動作について説明する。
【００６５】
まず、消去動作から説明する。消去動作では、選択されたメモリセルのｐ型ウェルＭＰＷの電位を１．５Ｖ、ワード線に接続されたゲート電極ＣＧ１の電位を−８．５Ｖ、ソース線に接続されたメモリセルＱ１のソース領域の電位を１．５Ｖにする。すると、メモリセルＱ１の電荷蓄積膜ＥＣに蓄積された電荷が半導体基板ＳＢ側に引き抜かれ、データが消去される。
【００６６】
次に、書込み動作について説明する。書込み動作では、選択されたｐ型ウェルＭＰＷの電位を−１０．５Ｖ、ワード線に接続されたゲート電極ＣＧ１の電位を１．５Ｖ、ソース線に接続されたメモリセルＱ１のソース領域の電位を−１０．５Ｖにする。すると、メモリセルＱ１の電荷蓄積膜ＥＣに電荷が注入され、データの書込みが行なわれる。この電荷の注入は、ＦＮトンネリングを用いた方式（ＦＮ電荷注入方式）により行われる。
【００６７】
次に、読み出し動作について説明する。例えば、情報（データ）の書込みが行われたメモリセルＱ１では、データに“１”が書き込まれてトランジスタ（メモリセルＱ１）のしきい値電圧が高くなっており、情報が消去されたメモリセルＱ１では、データが“０”となってトランジスタ（メモリセルＱ１）のしきい値電圧が低くなっているとする。メモリセルＱ１のデータを読み出す場合、選択されたｐ型ウェルＭＰＷの電位を−２Ｖ、ゲート電極ＣＧ１の電位を０Ｖ、ソース領域の電位を０Ｖにする。これにより、選択したメモリセルＱ１のデータを読み出す。
【００６８】
この場合、書き込まれた情報を保持しているメモリセルＱ１のしきい値電圧は高く、情報が消去されたメモリセルＱ１のしきい値電圧は低くなっている。このため、書き込まれた情報を保持しているメモリセルＱ１のドレイン領域に接続されたデータ線の電位は変わらず、情報が消去されたメモリセルＱ１のドレイン領域に接続されたデータ線の電位は下がる。このデータ線の電位の変動を検知することで、情報の有無を判断し、これにより情報の読出しを行うことができる。
【００６９】
本実施の形態で、ゲート絶縁膜と半導体基板ＳＢとの界面における水素終端化により最も効果が得られるのは、メモリセルＱ１の書込み、消去動作にＦＮ電荷注入方式を用いた場合である。ＦＮ電荷注入方式により注入される電荷は、半導体基板ＳＢとＯＮＯ膜ＯＮの界面欠陥において終端化された水素を解離させる効果が小さいので、書込み、消去動作を繰り返しても、水素終端化の効果を維持することができる。
【００７０】
一方、ホットキャリア注入方式を用いた場合、高いエネルギーの電荷により、終端化された水素が解離しやすい。その結果、書込み、消去動作を繰り返すことによって界面欠陥が増加し、メモリセルのＯＮ抵抗の増加などの問題が生じることになるため、水素アニールによる水素終端化を行っても、実際には効果が得られにくい。
【００７１】
ホットキャリア注入方式を行う場合、注入する電荷として、電子とホールが考えられる。ここで、ホットキャリア注入方式として、特にＢＴＢＴ方式などによってホットホールを注入する場合には、ホットエレクトロンを注入する場合に比べて界面欠陥が増加する効果が大きいため、水素終端化の効果はより得られにくい。ＳＳＩ（Source Side Injection：ソースサイド注入）方式などによってホットエレクトロンを注入する場合には、ホットホール注入に比べて界面欠陥の増加は少ないので、水素終端化による一定の効果を得ることが可能である。
【００７２】
＜実施の形態１における特徴＞
本実施の形態の半導体装置の製造方法の効果を、比較例の半導体装置と比較して以下に説明する。比較例の半導体装置は、図１〜図１７を用いて説明した工程と似た工程で形成されるが、図１１および図１２を用いて説明した水素含有絶縁膜ＨＦによる水素アニール工程（図１のステップＳ１０８〜Ｓ１１０）は行わず、水素雰囲気における熱処理を行うことで水素アニールを行うものである。
【００７３】
つまり、比較例の半導体装置では、まず、図２〜図１０を用いて説明した工程と同様の工程を行うことで、ＯＮＯ膜ＯＮ、絶縁膜ＧＯＸ２、ゲート電極ＣＧ１、Ｇ１、エクステンション領域ＥＸ１、ＥＸ２およびハロー領域ＨＲを形成する。その後、半導体基板ＳＢにより構成される半導体ウェハをチャンバ内に設置し、当該チャンバ内を水素雰囲気とした状態で半導体ウェハに対し熱処理を行う。このようにして水素アニールを行うことで、半導体基板ＳＢとゲート絶縁膜との界面における欠陥の修復を行う。その後は、図１３〜図１７を用いて説明した工程と同様の工程を行うことで、比較例の半導体装置を形成することができる。
【００７４】
ここで、比較例の半導体装置では以下のような問題がある。すなわち、比較例の半導体装置のように、周辺回路のＭＩＳＦＥＴと、不揮発性メモリのメモリセルを混載する場合、半導体基板上の半導体素子の特性が変動する問題が生じる。また、水素アニールを実施するために、上記のチャンバなど、新たな装置を導入する必要が生じ、半導体装置の製造工程のコストが増大する問題がある。
【００７５】
水素雰囲気において水素アニールを行った場合に半導体素子において起こる特性変動は、例えば水素アニールによるホウ素（Ｂ）の不活性現象により起こるものである。周辺回路領域に形成されたｐチャネル型ＭＩＳＦＥＴの場合、水素雰囲気内で水素アニールを行うと、ゲート電極または拡散領域に注入されたホウ素が不活性化するため、ゲート電極内で空乏化が起き、また、ソース領域およびドレイン領域の相互間の抵抗が増加する問題が生じる。周辺回路領域１Ｂに形成されたｎチャネル型ＭＩＳＦＥＴの場合、ハロー領域に導入されたホウ素が不活性化することで、短チャネル特性が悪化する問題が生じる。
【００７６】
そこで、本実施の形態では、上記のように周辺回路領域に形成されたＣＭＯＳなどを構成する半導体素子において、ホウ素の不活性化による特性変動が起こることを防ぐため、水素雰囲気における水素アニールを行わず、図１２に示す水素含有絶縁膜ＨＦを選択的に形成して水素アニールを行っている。
【００７７】
図１１および図１２を用いて説明したように、水素含有絶縁膜ＨＦは、他の絶縁膜などを堆積させて形成する際に用いられる装置を使用して形成することができる。また、水素アニールの際に行う熱処理は、ソース・ドレイン領域などの活性化のためのアニール装置を使用することで行うことができる。また、水素含有絶縁膜ＨＦの除去は、他の絶縁膜を除去する際に用いるエッチング装置を使用することで行うことができる。したがって、本実施の形態の水素アニールは既存の装置を流用して行うことができるため、水素雰囲気において水素アニールを行うための新たな熱処理用のチャンバなどを準備する必要がない。したがって、半導体装置の製造コストを低減することができる。
【００７８】
また、本実施の形態では水素雰囲気における水素アニールを行わないため、周辺回路領域１Ｂに形成されたＣＭＯＳなどを構成する半導体素子においてホウ素の不活性化が起こることを防ぐことができる。これは、図１２において説明したように、周辺回路領域１Ｂに形成された水素含有絶縁膜ＨＦを除去してから水素アニールを行うためである。これにより、メモリセル領域１Ａにおいては、ゲート絶縁膜であるＯＮＯ膜ＯＮと半導体基板ＳＢとの界面における欠陥の修復を行うことができ、かつ、周辺回路領域１Ｂにおけるホウ素の不活性化を防ぐことができるため、周辺回路を構成する素子と不揮発性メモリとを混載した場合であっても、周辺回路領域１Ｂの半導体素子の特性変動を防ぐことができる。したがって、半導体装置の性能を向上させることができる。
【００７９】
具体的には、周辺回路領域１Ｂに形成されたｐチャネル型ＭＩＳＦＥＴにおいては、ゲート電極内での空乏化、および、ソース領域およびドレイン領域の相互間の高抵抗化を防ぐことができる。また、周辺回路領域１Ｂに形成されたｎチャネル型ＭＩＳＦＥＴにおいては、ハロー領域ＨＲに導入されたホウ素の不活性化を防ぐことができるため、短チャネル特性の悪化を防ぐことができる。
また、本実施の形態では、メモリセル領域１Ａにおいて、半導体素子を窒化シリコン膜で覆った状態で熱処理（水素アニール）を行っている。ここでいう窒化シリコン膜とは、メモリセル領域１Ａに形成された水素含有絶縁膜ＨＦを指す。これにより、メモリセルＱ１には、当該熱処理において窒化シリコン膜から応力が加えられるため、電流の移動度を向上させることができる。
【００８０】
（実施の形態２）
以下に、トランジスタのソース・ドレイン領域を構成する拡散領域を形成した後に水素アニールを行う本実施の形態の半導体装置の製造方法について、図１８および図１９を用いて説明する。図１８および図１９は、本実施の形態の半導体装置の製造工程中の断面図である。図１８および図１９においても、図の左側にメモリセル領域１Ａを示し、図の右側に周辺回路領域１Ｂを示している。
【００８１】
本実施の形態では、まず、図１〜図１０、図１３および図１４を用いて説明した工程と同様の工程を行うことで、半導体基板ＳＢ上にメモリセルＱ１および低耐圧ＭＩＳＦＥＴＱ２を形成する。すなわち、ここでは、図１０を用いて説明したエクステンション領域ＥＸ２の形成工程の後に、図１１および図１２を用いて説明した工程を行わず、続けてサイドウォールＳＷ（図１３参照）および拡散領域Ｄ１、Ｄ２（図１４参照）を形成する。
【００８２】
次に、図１８に示すように、半導体基板ＳＢの主面の全面の上に、例えばＣＶＤ法を用いて、絶縁膜ＯＸおよび水素含有絶縁膜ＨＦを順に形成する。絶縁膜ＯＸは、例えば酸化シリコン膜からなり、水素含有絶縁膜ＨＦは、水素を比較的多く含む窒化シリコン膜からなる。これにより、ゲート絶縁膜であるＯＮＯ膜ＯＮおよびゲート電極ＣＧ１からなる積層膜の上面と、当該積層膜の側壁のサイドウォールＳＷの表面と、拡散領域Ｄ１の上面とは、絶縁膜ＯＸを介して水素含有絶縁膜ＨＦにより覆われる。同様に、絶縁膜ＧＯＸ２およびゲート電極Ｇ１からなる積層膜と、当該積層膜の側壁のサイドウォールＳＷと、拡散領域Ｄ２の上面とは、絶縁膜ＯＸおよび水素含有絶縁膜ＨＦにより覆われる。水素含有絶縁膜ＨＦが有する水素の含有量は、例えば１×１０２１／ｃｍ３以上である。
【００８３】
次に、図１９に示すように、フォトリソグラフィ技術およびエッチング法を用いて、周辺回路領域１Ｂの水素含有絶縁膜ＨＦおよび絶縁膜ＯＸを除去する。これにより、周辺回路領域１Ｂの半導体基板ＳＢの主面と、絶縁膜ＧＯＸ２およびゲート電極Ｇ１からなる積層膜と、サイドウォールＳＷとは、水素含有絶縁膜ＨＦおよび絶縁膜ＯＸから露出する。メモリセル領域１Ａの水素含有絶縁膜ＨＦおよび絶縁膜ＯＸは除去されずに残るため、ＯＮＯ膜ＯＮおよびゲート電極ＣＧ１からなる積層膜と、当該積層膜の側壁のサイドウォールＳＷと、拡散領域Ｄ１とは、絶縁膜ＯＸおよび水素含有絶縁膜ＨＦにより覆われたままである。
【００８４】
その後、半導体基板ＳＢを含む半導体ウェハを熱処理する。これにより、水素含有絶縁膜ＨＦ内の水素（Ｈ）を、ＯＮＯ膜ＯＮと半導体基板ＳＢとの界面に導入する。すなわち、ＯＮＯ膜ＯＮの底面、つまり絶縁膜ＩＦ１の底面と、半導体基板ＳＢの主面とが接する領域に、水素を導入する。このようにして、水素アニールを行うことにより、絶縁膜ＩＦ１と半導体基板ＳＢとの界面における欠陥を修復することができる。
【００８５】
なお、本実施の形態ではメモリセルＱ１および低耐圧ＭＩＳＦＥＴＱ２の拡散領域Ｄ１、Ｄ２を形成した後に水素アニールを行う。したがって、当該水素アニールを行うことで、ソース・ドレイン領域などに導入された不純物を拡散させてもよい。つまり、水素アニールと拡散アニールとを一度の熱処理により一括で行うことができる。これにより、半導体装置の製造工程を簡略化することができる。
【００８６】
次に、例えばウェットエッチング法を用いて水素含有絶縁膜ＨＦおよび絶縁膜ＯＸを除去し、その後、図１５〜図１７を用いた説明した工程と同様の工程を行うことで、図１７に示す半導体装置と同様の構成の半導体装置を形成する。
【００８７】
上記のように、本実施の形態の半導体装置の製造方法は、図１に示すステップＳ１０８〜Ｓ１１０を、ステップＳ１１２の後に行うものである。すなわち、水素含有絶縁膜ＨＦ（図１９参照）を用いた水素アニールは、本実施の形態のように、サイドウォールＳＷ、拡散領域Ｄ１およびＤ２を形成した後に行っても、前記実施の形態１と同様の効果を得ることができる。
【００８８】
また、水素アニールは、プロセス中に生じる界面欠陥の修復を目的として行うものであるため、なるべく後の工程（メモリセルおよび周辺回路トランジスタの形成後）に行うことが望ましい。本実施の形態では、サイドウォールＳＷ、拡散領域Ｄ１およびＤ２の形成工程によりメモリセルＱ１のゲート絶縁膜および半導体基板ＳＢの界面に増加した欠陥を修復することができる。よって、前記実施の形態１に比べ、完成した半導体装置におけるメモリセルＱ１の界面欠陥量をより低減することができる。
【００８９】
（実施の形態３）
以下に、水素の濃度が高い水素含有絶縁膜と、水素の濃度が低い水素含有絶縁膜とを用いて水素アニールを行うことについて、図２０および図２１を用いて説明する。図２０および図２１は、本実施の形態の半導体装置の製造工程中の断面図である。図２０および図２１においても、図の左側にメモリセル領域１Ａを示し、図の右側に周辺回路領域１Ｂを示している。
【００９０】
本実施の形態では、まず、前記実施の形態２と同様の工程を行い、図１８に示す構造を得る。つまり、水素アニールを行わずに半導体基板ＳＢ上にメモリセルＱ１および低耐圧ＭＩＳＦＥＴＱ２を形成した後、半導体基板ＳＢ上に絶縁膜ＯＸおよび水素含有絶縁膜ＨＦを順に形成する。
【００９１】
次に、図２０に示すように、フォトリソグラフィ技術およびエッチング法を用いて、周辺回路領域１Ｂの水素含有絶縁膜ＨＦおよび絶縁膜ＯＸを除去する。これにより、周辺回路領域１Ｂの半導体基板ＳＢの主面と、絶縁膜ＧＯＸ２およびゲート電極Ｇ１からなる積層膜と、サイドウォールＳＷとは、水素含有絶縁膜ＨＦおよび絶縁膜ＯＸから露出する。メモリセル領域１Ａの水素含有絶縁膜ＨＦおよび絶縁膜ＯＸは除去されずに残るため、ＯＮＯ膜ＯＮおよびゲート電極ＣＧ１からなる積層膜と、当該積層膜の側壁のサイドウォールＳＷと、拡散領域Ｄ１とは、絶縁膜ＯＸおよび水素含有絶縁膜ＨＦにより覆われたままである。
【００９２】
次に、図２１に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面の全面の上に水素含有絶縁膜ＬＨＦを形成する。水素含有絶縁膜ＨＦは、水素を比較的少なく含み、例えば窒化シリコン膜からなる。これにより、ゲート絶縁膜であるＯＮＯ膜ＯＮおよびゲート電極ＣＧ１からなる積層膜の上面と、当該積層膜の側壁のサイドウォールＳＷの表面と、拡散領域Ｄ１の上面と、水素含有絶縁膜ＨＦとは、水素含有絶縁膜ＬＨＦにより覆われる。同様に、絶縁膜ＧＯＸ２およびゲート電極Ｇ１からなる積層膜と、当該積層膜の側壁のサイドウォールＳＷと、拡散領域Ｄ２の上面とは、水素含有絶縁膜ＬＨＦにより覆われる。水素含有絶縁膜ＬＨＦが有する水素の含有量は、例えば１×１０２１／ｃｍ３未満である。
【００９３】
すなわち、水素含有絶縁膜ＬＨＦの水素含有量は、水素含有絶縁膜ＨＦよりも少ない。つまり、メモリセル領域１ＡのメモリセルＱ１は、水素含有量が多い膜に覆われており、周辺回路領域１Ｂの低耐圧ＭＩＳＦＥＴＱ２は、水素含有量が少ない膜に覆われている。
【００９４】
その後、半導体基板ＳＢを含む半導体ウェハを熱処理する。これにより、水素含有絶縁膜ＨＦ内の水素（Ｈ）を、ＯＮＯ膜ＯＮと半導体基板ＳＢとの界面に導入する。すなわち、ＯＮＯ膜ＯＮの底面、つまり絶縁膜ＩＦ１の底面と、半導体基板ＳＢの主面とが接する領域に、水素を導入する。このようにして、水素アニールを行うことにより、絶縁膜ＩＦ１と半導体基板ＳＢとの界面における欠陥を修復することができる。
【００９５】
このとき、水素含有絶縁膜ＬＨＦからＭＩＳＦＥＴＱ２に水素が拡散することが考えられるが、水素含有絶縁膜ＬＨＦの水素含有量は少ないため、水素アニールを行っても、ホウ素の不活性化による半導体素子の特性変動を抑えることができる。
【００９６】
次に、例えばウェットエッチング法を用いて水素含有絶縁膜ＬＨＦ、ＨＦおよび絶縁膜ＯＸを除去し、その後、図１５〜図１７を用いた説明した工程と同様の工程を行うことで、図１７に示す半導体装置と同様の構成の半導体装置を形成する。
【００９７】
本実施の形態では、前記実施の形態２と同様の効果を得ることができる。
【００９８】
また、本実施の形態では、メモリセル領域１Ａのみならず周辺回路領域１Ｂにおいても、半導体素子を窒化シリコン膜で覆った状態で熱処理（水素アニール）を行っている。ここでいう窒化シリコン膜とは、メモリセル領域１Ａにおいては水素含有絶縁膜ＨＦおよびＬＨＦを指し、周辺回路領域１Ｂにおいては水素含有絶縁膜ＬＨＦを指す。これにより、メモリセルＱ１および低耐圧ＭＩＳＦＥＴＱ２には、当該熱処理において窒化シリコン膜から応力が加えられるため、電流の移動度を向上させることができる。
【００９９】
なお、前記実施の形態１のように、エクステンション領域ＥＸ１、ＥＸ２の形成後であって、サイドウォールＳＷ、拡散領域Ｄ１、Ｄ２の形成前のタイミングで、上記水素含有絶縁膜ＨＦおよび水素含有絶縁膜ＬＨＦを用いた水素アニールを行ってもよい。
【０１００】
（実施の形態４）
以下に、いわゆるゲートラストプロセスを用いて周辺回路領域の素子を形成し、スプリットゲート構造のＭＯＮＯＳメモリを形成する場合において、水素含有絶縁膜を用いて水素アニールを行うことについて、図２２〜図３２を用いて説明する。図２２〜図３２は、本実施の形態の半導体装置の製造工程中の断面図である。図２２〜図３２においても、図の左側にメモリセル領域１Ａを示し、図の右側に周辺回路領域１Ｂを示している。
【０１０１】
まず、図２２に示すように、半導体基板ＳＢを用意した後、半導体基板ＳＢの主面に形成した溝内に素子分離領域ＳＴＩを形成する。続いて、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＢの主面にｐ型の不純物（例えばホウ素（Ｂ））を導入することにより、メモリセル領域１Ａの半導体基板ＳＢの主面にｐ型ウェルＭＰＷを形成し、周辺回路領域１Ｂの半導体基板ＳＢの主面にｐ型ウェルＰＷを形成する。続いて、半導体基板ＳＢの主面上に、絶縁膜ＧＯＸ２、ポリシリコン膜ＰＳ１および絶縁膜（キャップ絶縁膜）ＣＦを順に形成する。
【０１０２】
次に、図２３に示すように、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＣＦ、ポリシリコン膜ＰＳ１および絶縁膜ＧＯＸ２を加工することで、半導体基板ＳＢの主面を露出させる。これにより、メモリセル領域１Ａには、ポリシリコン膜ＰＳ１からなる選択ゲート電極ＣＧ２を形成し、その下に絶縁膜ＧＯＸ２からなるゲート絶縁膜ＧＦを形成する。また、上記加工により、周辺回路領域１Ｂには、ポリシリコン膜ＰＳ１からなるダミーゲート電極ＤＧを形成し、その下に絶縁膜ＧＯＸ２からなるゲート絶縁膜ＧＦを形成する。
【０１０３】
次に、図２４に示すように、半導体基板ＳＢ上に、絶縁膜ＩＦ１、電荷蓄積膜ＥＣおよび絶縁膜ＩＦ２を順に積層した積層膜からなるＯＮＯ膜ＯＮを形成する。なお、以下の説明で用いる図においては、積層構造を有するＯＮＯ膜ＯＮの図示を簡略化し、１つの膜として示す。続いて、ＯＮＯ膜ＯＮ上に、ポリシリコン膜ＰＳ２を形成する。ＯＮＯ膜ＯＮは、前記実施の形態１と同様の方法で形成する。ポリシリコン膜ＰＳ２は、例えばＣＶＤ法を用いて形成する。ここで、ゲート絶縁膜ＧＦ、選択ゲート電極ＣＧ２および絶縁膜ＣＦからなる第１積層膜と、ゲート絶縁膜ＧＦ、ダミーゲート電極ＤＧおよび絶縁膜ＣＦからなる第２積層膜とのそれぞれの両側の側壁および上面はＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２より覆われる。
【０１０４】
次に、図２５に示すように、異方性エッチングを行うことでポリシリコン膜ＰＳ２を加工し、これにより一部のＯＮＯ膜ＯＮの上面を露出させる。当該加工により、選択ゲート電極ＣＧ２の両側の側壁にＯＮＯ膜ＯＮを介して隣接するように自己整合的に残ったポリシリコン膜ＰＳ２は、サイドウォール状の形状を有している。なお、ダミーゲート電極ＤＧの側壁にも同様にポリシリコン膜ＰＳ２が残る。
【０１０５】
続いて、サイドウォール状のポリシリコン膜ＰＳ２から露出しているＯＮＯ膜ＯＮを除去することで、半導体基板ＳＢの主面および絶縁膜ＣＦの上面を露出させる。その後、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａの第１積層膜の一方の側壁に隣接するＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２を残して、他の領域のＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２を除去する。
【０１０６】
これにより、選択ゲート電極ＣＧ２を含む第１積層膜の一方の側壁には、ＯＮＯ膜ＯＮを介して、ポリシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。つまり、メモリゲート電極ＭＧと選択ゲート電極ＣＧ２との間にはＯＮＯ膜ＯＮが介在しており、メモリゲート電極ＭＧと半導体基板ＳＢの主面との間にもＯＮＯ膜ＯＮが介在している。すなわち、ＯＮＯ膜ＯＮはＬ字型の断面形状を有しており、メモリゲート電極ＭＧと選択ゲート電極ＣＧ２との間から、メモリゲート電極ＭＧと半導体基板ＳＢの主面との間までにわたって連続的に形成されている。また、第１積層膜のもう一方の側壁および第２積層膜の両方の側壁は、ポリシリコン膜ＰＳ２およびＯＮＯ膜ＯＮから露出する。
【０１０７】
次に、図２６に示すように、図７、図９および図１０を用いて説明した方法と同様にして、エクステンション領域ＥＸ１、ＥＸ２およびハロー領域を形成する。なお、ここで、周辺回路領域１Ｂに形成された一対のハロー領域の図示は省略する。エクステンション領域ＥＸ１はメモリセル領域１Ａにおいて、第１積層膜、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含む構造体を挟むように、当該構造体の横の半導体基板ＳＢの主面に一対形成される。エクステンション領域ＥＸ２は、周辺回路領域１Ｂにおいて第２積層膜を挟むように、第２積層膜の横の半導体基板ＳＢの主面に一対形成される。エクステンション領域ＥＸ１、ＥＸ２はｎ型の半導体領域であり、ハロー領域はｐ型の半導体領域である。
【０１０８】
続いて、図１３および図１４を用いて説明した方法と同様にして、サイドウォールＳＷ、拡散領域Ｄ１およびＤ２を形成する。拡散領域Ｄ１は、メモリセル領域１Ａに形成された一対のｎ型半導体領域であり、拡散領域Ｄ２は、周辺回路領域１Ｂに形成された一対のｎ型半導体領域である。これにより、メモリセル領域１Ａには、エクステンション領域ＥＸ１および拡散領域Ｄ１を含むソース・ドレイン領域が形成され、周辺回路領域１Ｂには、エクステンション領域ＥＸ２および拡散領域Ｄ２を含むソース・ドレイン領域が形成される。
【０１０９】
次に、図２７に示すように、図１８および図１９を用いて説明した工程と同様の工程を行う。すなわち、半導体基板ＳＢ上に絶縁膜ＯＸおよび水素含有絶縁膜ＨＦを形成した後、周辺回路領域１Ｂの絶縁膜ＯＸおよび水素含有絶縁膜ＨＦを選択的に除去する。その後、熱処理を行うことで、メモリセル領域１Ａの第１積層膜、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを覆う水素含有絶縁膜ＨＦ内の水素を拡散させて、ゲート絶縁膜ＧＦと半導体基板ＳＢの主面との界面、および、ＯＮＯ膜ＯＮと半導体基板ＳＢの主面との界面のそれぞれに水素を導入する。これにより、ゲート絶縁膜ＧＦおよびゲート絶縁膜であるＯＮＯ膜ＯＮと、半導体基板ＳＢとの間の界面欠陥を修復することができる。
【０１１０】
なお、前記実施の形態１と同様に、エクステンション領域ＥＸ１、ＥＸ２の形成後であって、サイドウォールＳＷ、拡散領域Ｄ１およびＤ２の形成前に水素アニールを行ってもよい。また、前記実施の形態３のように、水素含有量が少ない水素含有絶縁膜ＬＨＦ（図２１参照）を形成して水素アニールを行ってもよい。
【０１１１】
次に、図２８に示すように、水素含有絶縁膜ＨＦおよび絶縁膜ＯＸを除去した後、図１５を用いて説明した工程と同様の工程を行うことで、シリサイド化を行う。これにより、拡散領域Ｄ１、Ｄ２およびメモリゲート電極ＭＧの表面にシリサイド層Ｓ１が形成される。なお、選択ゲート電極ＣＧ２およびダミーゲート電極ＤＧのそれぞれの上面は絶縁膜ＣＦに覆われているため、選択ゲート電極ＣＧ２およびダミーゲート電極ＤＧのそれぞれの上面にはシリサイド層Ｓ１は形成されない。
【０１１２】
次に、図２９に示すように、半導体基板ＳＢ上の主面の全面を覆うように、例えばＣＶＤ法を用いて、エッチストッパ膜（図示しない）と層間絶縁膜ＣＬ１とを順に形成する。層間絶縁膜ＣＬ１は第１積層膜および第２積層膜よりも大きい膜厚を有し、第１積層膜、メモリゲート電極ＭＧおよび第２積層膜を覆うように形成される。続いて、層間絶縁膜ＣＬ１の上面をＣＭＰ法などにより研磨することにより、絶縁膜ＣＦを除去し、選択ゲート電極ＣＧ２およびダミーゲート電極ＤＧのそれぞれの上面を露出させる。このとき、メモリゲート電極ＭＧの上面に形成されていたシリサイド層Ｓ１は、研磨されて除去される。
【０１１３】
これにより、メモリセル領域１Ａにおいて、エクステンション領域ＥＸ１、拡散領域Ｄ１、選択ゲート電極ＣＧ２、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含むスプリットゲート型のＭＯＮＯＳメモリであるメモリセルＱ３を形成する。
【０１１４】
すなわち、メモリセル領域１Ａにおいて、選択ゲート電極ＣＧ２と、選択ゲート電極ＣＧ２の横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、選択トランジスタを構成している。また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、メモリトランジスタを構成している。また、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜を構成している。
【０１１５】
このように、選択トランジスタおよびメモリトランジスタは一対のソース・ドレイン領域を共有しており、この選択トランジスタおよびメモリトランジスタにより、メモリセルＱ３が構成されている。
【０１１６】
次に、図３０に示すように、周辺回路領域１Ｂのダミーゲート電極ＤＧを除去する。具体的には、フォトリソグラフィ技術を用いて、メモリセル領域１Ａに、選択ゲート電極ＣＧ２およびメモリゲート電極ＭＧのそれぞれの上面を覆うレジスト膜（図示しない）を形成する。
【０１１７】
その後、上記レジスト膜をマスクとして用いてエッチングを行うことで、ダミーゲート電極ＤＧを除去する。その後、上記レジスト膜を除去する。ダミーゲート電極ＤＧが除去されたことにより、周辺回路領域１Ｂのゲート絶縁膜ＧＦ上に溝（凹部、窪み部）が形成される。つまり、周辺回路領域１Ｂのゲート絶縁膜ＧＦ上の溝は、ダミーゲート電極ＤＧが除去された領域である。
【０１１８】
次に、図３１に示すように、半導体基板ＳＢ上、つまり、上記溝のそれぞれの内面（底面および側壁）上を含む層間絶縁膜ＣＬ１上に、絶縁膜ＨＫを形成する。その後、半導体基板ＳＢ上、つまり絶縁膜ＨＫ上に、上記溝を完全に埋め込むように、ゲート電極用の導電膜として金属膜を形成する。絶縁膜ＨＫの形成工程において、上記の各溝の内側は完全には埋まらず、上記金属膜を形成することにより、各溝は完全に埋まった状態になる。また、上記金属膜は層間絶縁膜ＣＬ１上にも形成される。
【０１１９】
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、当該金属膜は、ゲート電極用の導電膜である。具体的には、絶縁膜ＨＫは、周辺回路領域１Ｂに形成する低耐圧ＭＩＳＦＥＴのゲート絶縁膜を兼ねている。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、ｈｉｇｈ−ｋ膜、高誘電率膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
【０１２０】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば３ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１２１】
上記金属膜としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの金属膜を用いることができる。また、それらの積層膜により当該金属膜を構成してもよい。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
【０１２２】
ここでは、例えば当該金属膜を、窒化チタン（ＴｉＮ）膜と当該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜により構成する。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後に形成するゲート電極Ｇ２の低抵抗化を図ることができる。ただし、図を分かりやすくするため、図においては当該積層膜の積層構造の図示を省略し、当該金属膜を１つの膜として示している。
【０１２３】
その後、上記溝の外部の不要な金属膜および絶縁膜ＨＫをＣＭＰ法などによって除去することにより、周辺回路領域１Ｂの溝内に絶縁膜ＨＫおよび当該金属膜を残す。これにより、周辺回路領域１Ｂのゲート絶縁膜ＧＦ上の溝内に埋め込まれた当該金属膜により、ゲート電極Ｇ２が形成される。これにより、周辺回路領域１Ｂにおいて、エクステンション領域ＥＸ２、拡散領域Ｄ２およびメタルゲート電極であるゲート電極Ｇ２を含む低耐圧ＭＩＳＦＥＴＱ４が形成される。
【０１２４】
すなわち、周辺回路領域１Ｂにおいて、ゲート電極Ｇ２と、ゲート電極Ｇ２の横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、低耐圧ＭＩＳＦＥＴＱ４を構成している。ゲート電極Ｇ２の直下の絶縁膜ＨＫおよびゲート絶縁膜ＧＦは、低耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜を構成している。
【０１２５】
次に、図３２に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面上に酸化シリコン膜などからなる層間絶縁膜ＣＬ２を形成する。これにより、層間絶縁膜ＣＬ１、選択ゲート電極ＣＧ２、メモリゲート電極ＭＧおよびゲート電極Ｇ２の上面は層間絶縁膜ＣＬ２により覆われる。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＣＬ２を貫通するコンタクトホールと、層間絶縁膜ＣＬ２、ＣＬ１を貫通するコンタクトホールとをそれぞれ形成する。
【０１２６】
層間絶縁膜ＣＬ２を貫通するコンタクトホールは選択ゲート電極ＣＧ２、メモリゲート電極ＭＧおよびゲート電極Ｇ２のそれぞれに電位を供給するコンタクトプラグＣＰを埋め込むための開口部である。層間絶縁膜ＣＬ２、ＣＬ１を貫通するコンタクトホールは、各ソース・ドレイン領域に電位を供給するコンタクトプラグＣＰを埋め込むための開口部である。
【０１２７】
なお、周知のサリサイドプロセスを用いて、選択ゲート電極ＣＧ２およびメモリゲート電極ＭＧの上面にシリサイド層（図示しない）を形成してもよい。当該シリサイド層を形成する際は、周辺回路領域１Ｂのゲート電極Ｇ２の上面を絶縁膜（図示しない）により覆った状態で金属膜を形成し、当該金属膜と選択ゲート電極ＣＧ２およびメモリゲート電極ＭＧとを反応させてから、未反応の余分な金属膜を薬液により除去する。この際、金属からなるゲート電極Ｇ２は絶縁膜により覆われているため、当該薬液に晒されることはなく、除去されない。
【０１２８】
続いて、図１７を用いて説明した工程と同様の工程を行うことで、複数のコンタクトプラグＣＰ、層間絶縁膜ＩＬおよび配線Ｍ１を形成することで、本実施の形態の半導体装置を形成する。複数のコンタクトプラグＣＰの一部はソース・ドレイン領域に接続されており、図示していない領域において、他のコンタクトプラグＣＰは、選択ゲート電極ＣＧ２、メモリゲート電極ＭＧおよびゲート電極Ｇ２のそれぞれに接続されている。
【０１２９】
以下では、不揮発性メモリの動作例について、図４１を参照して説明する。
【０１３０】
図４１は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４１の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図３２に示されるようなメモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、選択ゲート電極ＣＧ２に印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型ウェルに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
【０１３１】
なお、図４１の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、図４１の表においては、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合を示している。書込み方式としては、ＦＮ注入方式を用いてもよい。ただし、消去方式として、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）方式は用いない。
【０１３２】
ＳＳＩ方式は、電荷蓄積膜ＥＣにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜（図２４に示す電荷蓄積膜ＥＣ）にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、電荷蓄積膜ＥＣにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１３３】
ここでの書込み方式は、いわゆるＳＳＩ方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いる。
【０１３４】
ＳＳＩ方式の書込みでは、例えば図４１の表の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の電荷蓄積膜ＥＣ中に電子を注入することで書込みを行う。
【０１３５】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび選択ゲート電極ＣＧ２）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である電荷蓄積膜ＥＣにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の電荷蓄積膜ＥＣ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１３６】
ＦＮ方式の消去では、例えば図４１の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の電荷蓄積膜ＥＣに注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜（図２４に示す絶縁膜ＩＦ１）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の電荷蓄積膜ＥＣ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１３７】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の電荷蓄積膜ＥＣに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４１の表の「消去動作電圧」の正負を反転させたものとすることができる。
【０１３８】
読出し時には、例えば図４１の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１３９】
以上に図２２〜図３２を用いて説明したように、本実施の形態では、周辺回路領域１Ｂにおいて、ダミーゲート電極を形成してからソース・ドレイン領域を形成し、その後、ダミーゲート電極を除去し、ダミーゲート電極を除去した領域に、低耐圧ＭＩＳＦＥＴＱ４用のゲート電極Ｇ２を形成する、いわゆるゲートラストプロセスを用いている。つまり、本実施の形態の半導体装置の製造方法は、ゲートラストプロセスを用いて周辺回路の素子を形成し、かつ、スプリットゲート型のＭＯＮＯＳメモリを形成するものである。ここでは、図２７を用いて説明した工程において選択的に水素アニールを行うことにより、前記実施の形態１と同様の効果を得ることができる。
【０１４０】
（実施の形態５）
以下に、ゲートラストプロセスを用いて周辺回路領域の半導体素子を形成し、また、メモリセル領域にシングルゲート構造のＭＯＮＯＳメモリを形成する場合において、水素含有絶縁膜を用いて水素アニールを行うことについて、図３３〜図４０を用いて説明する。図３３〜図４０は、本実施の形態の半導体装置の製造工程中の断面図である。図３３〜図４０においても、図の左側にメモリセル領域１Ａを示し、図の右側に周辺回路領域１Ｂを示している。
【０１４１】
まず、図３３に示すように、半導体基板ＳＢを用意した後、半導体基板ＳＢの主面に形成した溝内に素子分離領域ＳＴＩを形成する。続いて、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＢの主面にｐ型の不純物（例えばホウ素（Ｂ））を導入することにより、メモリセル領域１Ａの半導体基板ＳＢの主面にｐ型ウェルＭＰＷを形成し、周辺回路領域１Ｂの半導体基板ＳＢの主面にｐ型ウェルＰＷを形成する。続いて、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、電荷蓄積膜ＥＣおよび絶縁膜ＩＦ２を順に積層した積層膜からなるＯＮＯ膜ＯＮを形成する。その後、例えばＣＶＤ法などを用いて、ＯＮＯ膜ＯＮ上にポリシリコン膜ＰＳ１および絶縁膜ＣＦを順に形成する。
【０１４２】
次に、図３４に示すように、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＣＦ、ポリシリコン膜ＰＳ１およびＯＮＯ膜ＯＮを加工することで、半導体基板ＳＢの主面を露出させる。これにより、メモリセル領域１Ａには、ポリシリコン膜ＰＳ１からなるゲート電極ＣＧ１を形成し、その下にＯＮＯ膜ＯＮからなるゲート絶縁膜を形成する。また、上記加工により、周辺回路領域１Ｂには、ポリシリコン膜ＰＳ１からなるダミーゲート電極ＤＧを形成し、その下にＯＮＯ膜ＯＮからなるゲート絶縁膜を形成する。
【０１４３】
次に、図３５に示すように、図２６を用いて説明した方法と同様にして、エクステンション領域ＥＸ１、ＥＸ２、ハロー領域、サイドウォールＳＷ、拡散領域Ｄ１およびＤ２を形成する。なお、ここで、周辺回路領域１Ｂに形成された一対のハロー領域の図示は省略する。
【０１４４】
次に、図３６に示すように、図１８および図１９を用いて説明した工程と同様の工程を行う。すなわち、半導体基板ＳＢ上に絶縁膜ＯＸおよび水素含有絶縁膜ＨＦを形成した後、周辺回路領域１Ｂの絶縁膜ＯＸおよび水素含有絶縁膜ＨＦを選択的に除去する。その後、熱処理を行うことで、メモリセル領域１Ａのゲート電極ＣＧ１、ＯＮＯ膜ＯＮおよびサイドウォールＳＷを覆う水素含有絶縁膜ＨＦ内の水素を拡散させて、ゲート絶縁膜であるＯＮＯ膜ＯＮと半導体基板ＳＢの主面との界面に水素を導入する。これにより、メモリセル領域１Ａのゲート絶縁膜であるＯＮＯ膜ＯＮと、半導体基板ＳＢとの間の界面欠陥を修復することができる。
【０１４５】
なお、前記実施の形態１と同様に、エクステンション領域ＥＸ１、ＥＸ２の形成後であって、サイドウォールＳＷ、拡散領域Ｄ１およびＤ２の形成前に水素アニールを行ってもよい。また、前記実施の形態３のように、水素含有量が少ない水素含有絶縁膜ＬＨＦ（図２１参照）を形成して水素アニールを行ってもよい。
【０１４６】
次に、図３７に示すように、水素含有絶縁膜ＨＦおよび絶縁膜ＯＸを除去した後、図１５を用いて説明した工程と同様の工程を行うことで、シリサイド化を行う。これにより、拡散領域Ｄ１、Ｄ２のそれぞれの表面にシリサイド層Ｓ１が形成される。なお、ゲート電極ＣＧ１およびダミーゲート電極ＤＧのそれぞれの上面は絶縁膜ＣＦに覆われているため、ゲート電極ＣＧ１およびダミーゲート電極ＤＧのそれぞれの上面にはシリサイド層Ｓ１は形成されない。
【０１４７】
続いて、半導体基板ＳＢ上の主面の全面を覆うように、例えばＣＶＤ法を用いて、エッチストッパ膜（図示しない）と層間絶縁膜ＣＬ１とを順に形成する。その後、層間絶縁膜ＣＬ１の上面をＣＭＰ法などにより研磨することにより、絶縁膜ＣＦを除去し、ゲート電極ＣＧ１およびダミーゲート電極ＤＧのそれぞれの上面を露出させる。
【０１４８】
これにより、メモリセル領域１Ａにおいて、エクステンション領域ＥＸ１、拡散領域Ｄ１、ゲート電極ＣＧ１およびＯＮＯ膜ＯＮを含むシングルゲート型のＭＯＮＯＳメモリであるメモリセルＱ５を形成する。
【０１４９】
次に、図３８に示すように、図３０を用いて説明した工程と同様の工程を行うことで、周辺回路領域１Ｂのダミーゲート電極ＤＧを除去する。続いて、周辺回路領域１ＢのＯＮＯ膜ＯＮを除去する。これにより、周辺回路領域１Ｂには、ＯＮＯ膜ＯＮおよびダミーゲート電極ＤＧが除去された領域である溝が形成される。
【０１５０】
次に、図３９に示すように、図３１を用いて説明した工程と同様の工程を行うことで、上記溝内に、ｈｉｇｈ−ｋ膜である絶縁膜ＨＫと、メタルゲート電極であるゲート電極Ｇ３とを形成する。これにより、周辺回路領域１Ｂにおいて、エクステンション領域ＥＸ２、拡散領域Ｄ２およびメタルゲート電極であるゲート電極Ｇ３を含む低耐圧ＭＩＳＦＥＴＱ６が形成される。
【０１５１】
すなわち、周辺回路領域１Ｂにおいて、ゲート電極Ｇ３と、ゲート電極Ｇ３の横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、低耐圧ＭＩＳＦＥＴＱ６を構成している。ゲート電極Ｇ３の直下の絶縁膜ＨＫは、低耐圧ＭＩＳＦＥＴＱ６のゲート絶縁膜を構成している。
【０１５２】
次に、図４０に示すように、図３２を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＣＬ２、複数のコンタクトホール、複数のコンタクトプラグＣＰ、層間絶縁膜ＩＬおよび複数の配線Ｍ１を形成する。これにより、本実施の形態の半導体装置を形成する。複数のコンタクトプラグＣＰの一部はソース・ドレイン領域に接続されており、図示していない領域において、他のコンタクトプラグＣＰは、ゲート電極ＣＧ１およびゲート電極Ｇ３のそれぞれに接続されている。
【０１５３】
本実施の形態のメモリセル領域１Ａに形成したメモリセルＱ５は、前記実施の形態１において説明したメモリセルＱ１（図１７参照）と同様の動作により書込みなどを行う不揮発性メモリである。
【０１５４】
以上に説明したように、本実施の形態では、周辺回路領域１Ｂにおいて、いわゆるゲートラストプロセスを用いて低耐圧ＭＩＳＦＥＴＱ６を形成している。つまり、本実施の形態の半導体装置の製造方法は、ゲートラストプロセスを用いて周辺回路の素子を形成し、かつ、メモリセル領域にシングルゲート型のＭＯＮＯＳメモリを形成するものである。ここでは、図３６を用いて説明した工程において選択的に水素アニールを行うことにより、前記実施の形態１と同様の効果を得ることができる。
【０１５５】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１５６】
ＣＧ１    ゲート電極
Ｄ１、Ｄ２    拡散領域
ＥＣ    電荷蓄積膜
ＥＸ１、ＥＸ２    エクステンション領域
Ｇ１    ゲート電極
ＧＯＸ２    絶縁膜
ＨＦ    水素含有絶縁膜
ＨＲ    ハロー領域
ＩＦ１    絶縁膜
ＩＦ２    絶縁膜
ＭＰＷ、ＰＷ    ｐ型ウェル
ＯＸ    絶縁膜
Ｑ１    メモリセル
Ｑ２    低耐圧ＭＩＳＦＥＴ
ＳＢ    半導体基板
ＳＴＩ    素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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