(57)【特許請求の範囲】
【請求項１】
メモリ識別情報が登録された半導体メモリと、
前記半導体メモリを着脱可能な情報処理装置と、
退避用キャッシュデータを保存する情報退避用記憶部とを備え、
前記情報処理装置は、
前記半導体メモリの取り付け状態時に、前記半導体メモリに対する書き込みデータを実使用キャッシュデータとして保存するキャッシュデータ記憶部と、
前記半導体メモリとのアクセス及び前記キャッシュデータ記憶部，前記情報退避用記憶部間のデータ授受を制御する制御回路とを備え、
前記制御回路は、
(a) 前記半導体メモリに対する書き込み動作として、前記キャッシュデータ記憶部内の前記実使用キャッシュデータを利用したキャッシュ動作を行うステップと、
(b) 退避タイミング時に、前記実使用キャッシュデータに復元可能な退避データである前記退避用キャッシュデータと、前記退避用キャッシュデータに対応する前記メモリ識別情報を指示するキャッシュデータ関連情報とを作成あるいは更新し、前記情報退避用記憶部内に保存するステップと、
(c) 復帰タイミング時に、前記半導体メモリから読み出した前記メモリ識別情報と、前記キャッシュデータ関連情報が指示する前記メモリ識別情報とを比較し、両者が一致することを復帰条件として、一致した前記メモリ識別情報に対応する前記退避用キャッシュデータを復元して得られる前記実使用キャッシュデータを前記キャッシュデータ記憶部に転送するステップと、
(d) 書き戻しタイミング時に、前記キャッシュデータ記憶部内の前記実使用キャッシュデータの内容を、前記半導体メモリに書き戻すステップと、
を実行制御することを特徴とする、
情報処理システム。
【請求項２】
請求項１記載の情報処理システムであって、
前記情報処理装置は、外部操作に従い前記情報処理装置の動作電源オン／オフを指示する動作電源信号を前記制御回路に出力する外部スイッチをさらに備え、
前記退避タイミングは前記動作電源信号の指示内容が電源オンから電源オフに変化する電源オフ遷移時を含む、
情報処理システム。
【請求項３】
請求項１または請求項２記載の情報処理システムであって、
前記情報処理装置は、前記情報処理装置への前記半導体メモリの着脱状態を検知して、前記半導体メモリの取り付け状態／取り外し状態を指示する着脱検知信号を前記制御回路に出力する着脱検知回路を内部に有し、
前記退避タイミングは、前記着脱検知信号の指示内容が前記取り付け状態から前記取り外し状態に変化する取り外し遷移時を含む、
情報処理システム。
【請求項４】
請求項３記載の情報処理システムであって、
前記制御回路は、
前記復帰タイミング及び前記書き戻しタイミングは、前記着脱検知信号の指示内容が前記取り外し状態から前記取り付け状態に変化する取り付け遷移時を含む、
情報処理システム。
【請求項５】
請求項１〜請求項４のうち、いずれか１項に記載の情報処理システムであって、
前記情報退避用記憶部は、前記情報処理装置内に設けられた不揮発性メモリを含む、
情報処理システム。
【請求項６】
請求項５記載の情報処理システムであって、
前記制御回路は、
(e) 前記不揮発性メモリの書き込み可能容量が所定の基準値以下となる場合、前記不揮発性メモリ内に格納された少なくとも一つの退避用キャッシュデータのうち、最も古い退避用キャッシュデータを削除するメモリ管理動作をさらに実行制御する、
情報処理システム。
【請求項７】
請求項１〜請求項４のうち、いずれか１項に記載の情報処理システムであって、
前記情報退避用記憶部は、前記情報処理装置とネットワークを介して接続される外部サーバーを含む、
情報処理システム。
【請求項８】
請求項７記載の情報処理システムであって、
前記情報退避用記憶部は、前記情報処理装置内に設けられた不揮発性メモリをさらに含み、
前記不揮発性メモリは、前記実使用キャッシュデータを前記退避用キャッシュデータとして保存し、前記外部サーバー及び前記情報処理装置の接続時に、保存した前記退避用キャッシュデータを前記外部サーバーに転送する一時保存機能を有する、
情報処理システム。
【請求項９】
請求項１〜請求項８のうち、いずれか１項に記載の情報処理システムであって、
前記情報処理装置は、
前記実使用キャッシュデータを一時的に保存するワークメモリをさらに備え、
前記ステップ(d) は、
(d-1) 前記書き戻しタイミング時に、前記キャッシュデータ記憶部の前記実使用キャッシュデータの内容を、前記ワークメモリに転送するステップと、
(d-2) 前記ワークメモリに保存された前記実使用キャッシュデータの内容を前記半導体メモリに書き戻すステップとを含む、
情報処理システム。
【請求項１０】
請求項９記載の情報処理システムであって、
前記実使用キャッシュデータはアドレスに書き込みデータを対応づけた単純アドレスデータ対応構造を有する、
情報処理システム。
【請求項１１】
請求項１０記載の情報処理システムであって、
前記ステップ(d-1)は、
前記実使用キャッシュデータをアドレス順にソーティングして前記ワークメモリに保存するアドレスソーティング処理を含む、
情報処理システム。
【請求項１２】
請求項９記載の情報処理システムであって、
前記実使用キャッシュデータは前記半導体メモリにおける一部のアドレス空間であるブロックにおける全てのアドレス及びデータの情報を転送して得たブロック対応構造を有する、
情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、情報処理装置に着脱可能なＮＡＮＤフラッシュメモリ等の半導体メモリの信頼性を向上させるための情報処理システムに関する。
【背景技術】
【０００２】
着脱可能な半導体メモリ(コントローラ＋ＮＡＮＤフラッシュメモリ)と、その半導体メモリに対して、読み書きと電源供給を行う情報端末の組み合わせ環境である情報処理システムにおいて、ＮＡＮＤフラッシュメモリへ書き込み動作を頻繁に行った際に、ゲート酸化膜の破壊等のストレスによってデータ化けが発生することがある。
【０００３】
従来の技術では、上述したデータ化け問題に対し、半導体メモリ側に揮発性メモリを持たせ、書き込みデータを揮発性メモリにキャッシュするキャッシュ動作を行うキャッシュ制御システムを採用することにより解決していた。なお、キャッシュ制御システムとして例えば特許文献１に開示されたディスクキャッシュシステムがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３１８８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した情報処理システムにおいて半導体メモリ側に揮発性メモリを持たせたキャッシュ制御システムを採用する場合、半導体メモリが情報端末から取り外された場合等に、揮発性メモリ内のキャッシュデータが消失する可能性があるという問題点があった。
【０００６】
また、半導体メモリ内にキャッシュ用の揮発性メモリを設けているため、キャッシュ動作であっても、情報端末及び半導体メモリ間に介在するＩ／Ｆ（インタフェース）の転送レートに依存してしまい、キャッシュ動作によるパフォーマンス向上の利得が十分に得られないという問題点があった。
【０００７】
この発明は上記問題点を解決するためになされたもので、キャッシュ動作による書き込み動作のパフォーマンス向上を図りながら、キャッシュデータの信頼性を高めることができる情報処理システムを得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明における請求項１記載の情報処理システムは、メモリ識別情報が登録された半導体メモリと、前記半導体メモリを着脱可能な情報処理装置と、退避用キャッシュデータを保存する情報退避用記憶部とを備え、前記情報処理装置は、前記半導体メモリの取り付け状態時に、前記半導体メモリに対する書き込みデータを実使用キャッシュデータとして保存するキャッシュデータ記憶部と、前記半導体メモリとのアクセス及び前記キャッシュデータ記憶部，前記情報退避用記憶部間のデータ授受を制御する制御回路とを備え、前記制御回路は、(a) 前記半導体メモリに対する書き込み動作として、前記キャッシュデータ記憶部内の前記実使用キャッシュデータを利用したキャッシュ動作を行うステップと、(b) 退避タイミング時に、前記実使用キャッシュデータに復元可能な退避データである前記退避用キャッシュデータと、前記退避用キャッシュデータに対応する前記メモリ識別情報を指示するキャッシュデータ関連情報とを作成あるいは更新し、前記情報退避用記憶部内に保存するステップと、(c) 復帰タイミング時に、前記半導体メモリから読み出した前記メモリ識別情報と、前記キャッシュデータ関連情報が指示する前記メモリ識別情報とを比較し、両者が一致することを復帰条件として、一致した前記メモリ識別情報に対応する前記退避用キャッシュデータを復元して得られる前記実使用キャッシュデータを前記キャッシュデータ記憶部に転送するステップと、(d) 書き戻しタイミング時に、前記キャッシュデータ記憶部内の前記実使用キャッシュデータの内容を、前記半導体メモリに書き戻すステップと、を実行制御する。
【発明の効果】
【０００９】
この発明における請求項１記載の情報処理システムは、制御回路によるステップ(a) のキャッシュ動作の実行によって、半導体メモリへの直接の書き込み回数の減少により半導体メモリのストレス低減化を図るとともに、上記キャッシュ動作を情報処理装置内に設けたキャッシュデータ記憶部への書き込み動作により行うことによりパフォーマンス向上を図ることができる。
【００１０】
さらに、請求項１記載の情報処理システムは、制御回路によるステップ(b) 及び(c) の実行制御によって、情報退避用記憶部内に退避された退避用キャッシュデータを復元して実使用キャッシュデータを得ることができる。このため、突発的にキャッシュデータ記憶部内の実使用キャッシュデータが消失する事態が生じても、確実に実使用キャッシュデータを復元することができ、実使用キャッシュデータの信頼性を高めることができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１である情報処理システムの構成を示すブロック図である。
【図２】揮発性メモリに格納されるキャッシュデータの構造を模式的に示す説明図である。
【図３】実施の形態１の情報処理システムにおけるキャッシュ動作を模式的に示すブロック図である。
【図４】実施の形態１の情報処理システムにおけるキャッシュ動作を模式的に示すブロック図である。
【図５】実施の形態１の情報処理システムにおける退避動作を模式的に示すブロック図である。
【図６】不揮発性メモリ内に格納されるキャッシュＩＤテーブルの内容を模式的に示す説明図である。
【図７】実施の形態１の情報処理システムにおける復帰動作を模式的に示すブロック図である。
【図８】実施の形態１の情報処理システムにおける復帰動作を模式的に示すブロック図である。
【図９】実施の形態１の情報処理システムにおける復帰動作を模式的に示すブロック図である。
【図１０】実施の形態１の情報処理システムにおける書き戻し動作の第１の態様を模式的に示すブロック図である。
【図１１】揮発性メモリあるいはワークメモリにおける単純アドレスデータ対応構造のキャッシュデータの格納状態を示す説明図である。
【図１２】実施の形態１の情報処理システムにおける書き戻し動作の第２の態様を模式的に示すブロック図である。
【図１３】実施の形態１の情報処理システムにおける書き戻し動作の第３の態様を模式的に示すブロック図である。
【図１４】揮発性メモリあるいはワークメモリにおけるブロック対応構造のキャッシュデータの格納状態を示す説明図である。
【図１５】実施の形態１の情報処理システムにおける不揮発性メモリのメモリ管理内容を模試的に示すブロック図である。
【図１６】この発明の実施の形態２である情報処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
（全体構成）
図１はこの発明の実施の形態１であるの情報処理システムの構成を示すブロック図である。
【００１３】
同図に示すように、実施の形態１の情報処理システムは情報端末１及び半導体メモリ２の組み合わせにより構成される。情報端末１は半導体メモリ２を着脱可能であり、半導体メモリ２の取り付け時において情報端末１と半導体メモリ２とは一体化する。
【００１４】
半導体メモリ２は内部にＮＡＮＤフラッシュメモリ２１及びコントローラ２２を有している。ＮＡＮＤフラッシュメモリ２１は半導体メモリ２を他の半導体メモリと識別するための固有のメモリＩＤデータＭＤ１（メモリ識別情報）を格納している。半導体メモリ２は、コントローラ２２を介することにより、ＮＡＮＤフラッシュメモリ２１と情報端末１との間のアクセス動作（読み出し動作，書き込み動作等）が可能である。
【００１５】
情報処理装置である情報端末１は内部に制御回路４、着脱検知回路５、不揮発性メモリ６、揮発性メモリ７、半導体メモリＩ／Ｆ８、ワークメモリＷＭ及びバス１０を有しており、外部に外部スイッチ９を有している。
【００１６】
制御回路４はバス１０を介して不揮発性メモリ６、揮発性メモリ７、半導体メモリＩ／Ｆ８及びワークメモリＷＭとデータとの間でデータの授受に関する種々のアクセス動作（キャッシュ動作、退避動作、復帰動作及び書き戻し動作）を実行制御する。
【００１７】
半導体メモリＩ／Ｆ８は、半導体メモリ２のコントローラ２２を介してＮＡＮＤフラッシュメモリ２１とのデータ授受を行うインタフェースである。すなわち、半導体メモリＩ／Ｆ８を介して、ＮＡＮＤフラッシュメモリ２１からの読み出しデータをバス１０上に読み出したり、バス１０上のデータをＮＡＮＤフラッシュメモリ２１の書き込みデータとして出力したりすることができる。
【００１８】
キャッシュデータ記憶部である揮発性メモリ７はＮＡＮＤフラッシュメモリ２１用のキャッシュメモリとして機能すべく、制御回路４の制御下でキャッシュデータＶＤ（実使用キャッシュデータ）を格納する。
【００１９】
図２は揮発性メモリ７内に格納されるキャッシュデータＶＤの構造を模式的に示す説明図である。同図において「ＭＤ」，「ＶＤ」及び「ＶＢＫ」はメモリＩＤデータ、キャッシュデータ及びキャッシュブロックデータを一般化した総称を意味し、カッコ内に示す「ＭＤ１」，「ＶＤ１」及び「ＶＢＫ１」は半導体メモリ２のＮＡＮＤフラッシュメモリ２１（メモリＩＤ１）に対応する固有のメモリＩＤデータ、キャッシュデータ及びキャッシュブロックデータを意味する。
【００２０】
同図(a) に示すように、第１の態様のキャッシュデータあるキャッシュデータＶＤは、メモリＩＤデータＭＤ、アドレス格納領域ＡＤ及びデータ格納領域ＤＴにより構成される。メモリＩＤデータＭＤは情報端末１に接続されている半導体メモリ２を識別するための情報である。メモリＩＤデータＭＤ以外において、キャッシュデータＶＤは、アドレス（アドレスＡ〜アドレスＣ）に書き込みデータ（Ｄａｔａ（Ａ）〜Ｄａｔａ（Ｃ））を１対１に対応づけた単純アドレスデータ対向構造を呈している。
【００２１】
同図(b) に示すように、第２の態様のキャッシュデータであるブロック単位キャッシュデータＶＢＫは、メモリＩＤデータＭＤ及びブロックデータＢＤから構成される。ブロックデータＢＤはＮＡＮＤフラッシュメモリ２１における一部のアドレス空間であるブロックにおける全ての情報（全アドレス（アドレスＡ〜アドレスＸ〜アドレスＺ）及び全アドレスに対応するデータの情報）をミラーイメージでコピー転送して得たブロック対応構造のデータである。
【００２２】
情報退避用記憶部である不揮発性メモリ６は、必要に応じて、キャッシュデータＮＤ（退避用キャッシュデータ）及びキャッシュＩＤテーブルＮＴを不揮発に記憶することができる。キャッシュデータＮＤは不揮発性メモリ６内のキャッシュデータＶＤ（ブロック単位キャッシュデータＶＢＫ）に復元可能な退避用データであり、キャッシュＩＤテーブルＮＴはキャッシュデータＮＤにメモリＩＤデータＭＤを対応づけたキャッシュデータ関連情報である。
【００２３】
制御回路４は以下で述べるキャッシュ動作、退避動作、復帰動作及び書き戻し動作を実行制御する。
【００２４】
なお、説明の都合上、キャッシュデータＶＤ及びブロック単位キャッシュデータＶＢＫのうち、キャッシュデータＶＤを代表させて、キャッシュ動作、退避動作及び復帰動作を説明する。
【００２５】
キャッシュ動作は、半導体メモリ２（ＮＡＮＤフラッシュメモリ２１）に対する書き込み動作を、揮発性メモリ７内のキャッシュデータＶＤを利用して行う動作である。
【００２６】
退避動作は、退避タイミング時に、キャッシュデータＶＤに復元可能な退避用データであるキャッシュデータＮＤと、キャッシュデータＮＤに対応づけてメモリＩＤデータＭＤを指示するキャッシュデータ関連情報であるキャッシュＩＤテーブルＮＴとを作成し、これらのキャッシュデータＮＤ及びキャッシュＩＤテーブルＮＴを不揮発性メモリ６内に保存する動作である。なお、キャッシュＩＤテーブルＮＴが既に揮発性メモリ７内に作成されている場合は、新たに追加したキャッシュデータＮＤに対応づけたメモリＩＤデータＭＤを指示する情報を追加する態様でキャッシュＩＤテーブルＮＴが更新される。
【００２７】
復帰動作は、復帰タイミング時に、半導体メモリ２から読み出したメモリＩＤデータＭＤと、キャッシュＩＤテーブルＮＴが指示する少なくとも一つのメモリＩＤデータＭＤとを比較し、両者が一致することを復帰条件として、一致したメモリＩＤデータＭＤに対応するキャッシュデータＮＤを復元して得られるキャッシュデータＶＤを揮発性メモリ７に転送する動作である。
【００２８】
書き戻し動作は、書き戻しタイミング時に、揮発性メモリ７内のキャッシュデータＶＤの内容を、半導体メモリ２内のＮＡＮＤフラッシュメモリ２１に書き戻す動作である。
【００２９】
ワークメモリＷＭは書き戻し動作時に、揮発性メモリ７とＮＡＮＤフラッシュメモリ２１との間のバッファメモリとして、キャッシュデータＶＤをワーク・キャッシュデータＴＤとして一時的に保存する。なお、ワークメモリＷＭは、キャッシュデータＶＤの記録領域とは異なる領域に揮発性メモリ７の一部の記憶領域として設けても、揮発性メモリ７と独立した存在として設けても良い。
【００３０】
着脱検知回路５は情報端末１への半導体メモリ２の着脱状態を検知して、半導体メモリ２の取り付け状態あるいは取り外し状態を指示する着脱検知信号Ｓ５を制御回路４に出力する。
【００３１】
外部スイッチ９は、外部操作に従って情報端末１の動作電源の電源オンあるいは電源オフを指示する動作電源信号Ｓ９を制御回路４に出力する。
【００３２】
（キャッシュ動作）
図３及び図４は実施の形態１の情報処理システムにおけるキャッシュ動作を模式的に示すブロック図である。キャッシュ動作は制御回路４の制御下で揮発性メモリ７を利用して行われる。
【００３３】
これらの図では、情報端末１に装着されている半導体メモリ２とは異なる半導体メモリ用のキャッシュデータＮＤ２とキャッシュＩＤテーブルＮＴとが不揮発性メモリ６に既に格納されている状態において、例えば、はじめて半導体メモリ２が情報端末１に装着された状態を想定している。
【００３４】
図３に示すように、ＮＡＮＤフラッシュメモリ２１の読み出しデータ及びメモリＩＤデータＭＤ１は内部のコントローラ２２、情報端末１内の半導体メモリＩ／Ｆ８を介してバス１０上に読み出されることにより、制御回路４の制御下で読み出し動作(Read)が行われる。
【００３５】
一方、半導体メモリ２に対する書き込み動作(Write)は、ＮＡＮＤフラッシュメモリ２１ではなく揮発性メモリ７に対して行われ、揮発性メモリ７内のキャッシュデータＶＤ１として書き込まれる。この際、図２(a)に示すように、アドレスと書き込みデータとが対にして書き込まれるとともに、「メモリＩＤ１」（半導体メモリ２を指示する識別情報）も併せてメモリＩＤデータＭＤとして書き込まれる。
【００３６】
キャッシュデータＶＤ１におけるアドレス格納領域ＡＤ及びデータ格納領域ＤＴへの書き込み方は、以下の２通りが考えられる。
【００３７】
(A-1) 書き込まれた順にアドレスを考慮せずに順次書き込む。この場合、同一アドレスが複数存在する可能性があるが、最新のアドレスが優先される。
(A-2) 同一アドレスへの書き込みは上書きして書き込む。この場合、同一アドレスは常に一つである。
【００３８】
そして、図４に示すように、キャッシュデータＶＤ１として書き込まれたアドレスのデータに関しては、書き込み動作に加え、読み出し動作も併せて行われる。すなわち、情報端末１が揮発性メモリ７にキャッシュデータＶＤとして書き込んだデータに対応するアドレスへの読み出し及び書き込み動作を行う場合、制御回路４は揮発性メモリ７のキャッシュデータＶＤを利用して読み出し及び書き込み動作を行う。
【００３９】
（退避動作）
退避動作の実行開始のトリガとなる退避タイミングとして以下の(1)，(2)のタイミングが設定される。
【００４０】
(1) 情報端末１から半導体メモリ２が取り外され、着脱検知回路５からの着脱検知信号Ｓ５の指示内容が取り付け状態から取り外し状態に変化する取り外し遷移時
(2) 外部スイッチ９に対する外部操作によって動作電源信号Ｓ９の指示内容が電源オンから電源オフに変化する電源オフ遷移時
【００４１】
制御回路４は、着脱検知回路５からの着脱検知信号Ｓ５あるいは外部スイッチ９からの動作電源信号Ｓ９に基づき、上記(1)，(2)のタイミングを退避タイミングとして以下で述べる退避動作を実行制御する。
【００４２】
図５は、実施の形態１の情報処理システムにおける退避動作を模式的に示すブロック図である。退避動作は制御回路４の制御下で揮発性メモリ７，不揮発性メモリ６間で行われる。
【００４３】
同図に示すように、揮発性メモリ７のキャッシュデータＶＤ１がキャッシュデータＮＤ１として不揮発性メモリ６に移動転送（ｍｏｖｅ）される。したがって、移動転送後は揮発性メモリ７内にキャッシュデータＶＤ１は存在しない。
【００４４】
なお、キャッシュデータＮＤ１としては、以下の態様が考えられる。第１は上述したようにキャッシュデータＶＤ１をそのままキャッシュデータＮＤ１とする態様である。第２はキャッシュデータＶＤ１に対して圧縮処理を施したデータをキャッシュデータＮＤ１とする態様である。第３はキャッシュデータＶＤ１をアドレス順にソーティングして後のデータをキャッシュデータＮＤ１とする態様である。このように、第１〜第３の態様のキャッシュデータＮＤ１が、キャッシュデータＶＤ１に復元可能な退避データである退避用キャッシュデータとなる。
【００４５】
また、キャッシュデータがブロック単位キャッシュデータＶＢＫの場合、キャッシュデータＮＤとしては、以下の態様が考えられる。第１はブロック単位キャッシュデータＶＢＫをそのままキャッシュデータＮＤとする態様である。第２はブロック単位キャッシュデータＶＢＫに対して圧縮処理を施したデータをキャッシュデータＮＤ１とする態様である。このように、第１及び第２の態様のキャッシュデータＮＤが、ブロック単位キャッシュデータＶＢＫに復元可能な退避データである退避用キャッシュデータとなる。
【００４６】
制御回路４は退避動作時に、不揮発性メモリ６内へのキャッシュデータＮＤ１の格納に伴いキャッシュＩＤテーブルＮＴを作成あるいは更新(update)する。
【００４７】
図６は揮発性メモリ７内に格納されるキャッシュＩＤテーブルＮＴの内容を模式的に示す説明図である。同図(a) はキャッシュデータＮＤ１の登録前の図３，図４で示すキャッシュ動作時のキャッシュＩＤテーブルＮＴ、同図(b) は図５で示す退避動作によってキャッシュデータＮＤ１が登録された際の更新されたキャッシュＩＤテーブルＮＴを示している。図６に示すように、キャッシュＩＤテーブルＮＴはメモリＩＤデータＭＤを格納するメモリＩＤ情報格納領域６１とキャッシュデータアドレス情報ＣＡを格納するキャッシュデータ指定情報格納領域６２により構成される。
【００４８】
同図(a) に示すように、キャッシュＩＤテーブルＮＴは半導体メモリ２とは異なる「メモリＩＤ２」を指示するメモリＩＤデータＭＤ２とキャッシュデータアドレス情報ＣＡ２とを対応づけている。なお、キャッシュデータアドレス情報ＣＡ２はキャッシュデータＮＤ２の開始アドレス、データサイズ等、キャッシュデータＮＤ２の不揮発性メモリ６内における所在を示す情報である。
【００４９】
同図(b) に示すように、更新後のキャッシュＩＤテーブルＮＴは、同図(a) で示す状態から、半導体メモリ２である「メモリＩＤ１」を指示するメモリＩＤデータＭＤ１とキャッシュデータアドレス情報ＣＡ１とを対応づけを追加している。なお、キャッシュデータアドレス情報ＣＡ１はキャッシュデータＮＤ１の不揮発性メモリ６内における所在を示す情報である。
【００５０】
なお、上記(2)のタイミングである電源オフ遷移時に退避動作を行う場合、制御回路４は、退避動作の完了後に、情報端末１をオフ状態にするように制御する。
【００５１】
（復帰動作）
復帰動作の実行開始のトリガとなる復帰タイミングとして以下の(1)，(2)のタイミングが設定される。
【００５２】
(1) 情報端末１に半導体メモリ２が取り付けられ、着脱検知回路５からの着脱検知信号Ｓ５の指示内容が取り外し状態から取り付け状態に変化する取り付け遷移時
(2) 外部スイッチ９に対する外部操作によって動作電源信号Ｓ９の指示内容が電源オフから電源オンになる電源オン遷移時
【００５３】
制御回路４は、着脱検知回路５からの着脱検知信号Ｓ５あるいは外部スイッチ９からの動作電源信号Ｓ９に基づき、上記(1)，(2)のタイミングを復帰タイミングとして以下で述べる復帰動作を実行制御する。
【００５４】
図７〜図９は、実施の形態１の情報処理システムにおける復帰動作を模式的に示すブロック図である。復帰動作は制御回路４の制御下で揮発性メモリ７，不揮発性メモリ６間で行われる。
【００５５】
図７に示すように、制御回路４の制御下で、不揮発性メモリ６のキャッシュＩＤテーブルＮＴがコピー転送（copy）され、揮発性メモリ７内にキャッシュＩＤテーブルＶＴとして格納される。
【００５６】
そして、図８に示すように、制御回路４の制御下で、ＮＡＮＤフラッシュメモリ２１のメモリＩＤデータＭＤ１がコントローラ２２、半導体メモリＩ／Ｆ８を介してバス１０上に読み出され（ID Read）、揮発性メモリ７内にメモリＩＤデータＶＭＤとして格納される。
【００５７】
制御回路４は、キャッシュＩＤテーブルＶＴ内に登録された少なくとも一つのメモリＩＤデータＭＤそれぞれと、メモリＩＤデータＶＭＤが指示するメモリＩＤデータＭＤ１とを比較し、メモリＩＤデータＭＤ１に一致するメモリＩＤデータＭＤがキャッシュＩＤテーブルＶＴ内に存在する場合、復帰条件を満足したと判断し、不揮発性メモリ６，揮発性メモリ７間のキャッシュデータ復元動作を実行する。
【００５８】
一方、制御回路４は、上記比較によって、メモリＩＤデータＭＤ１に一致するメモリＩＤデータＭＤがキャッシュＩＤテーブルＶＴ内に存在しない場合、復帰条件を満足しないと判断し、メモリＩＤデータＶＭＤ及びキャッシュＩＤテーブルＶＴを消去して復帰動作を終了する。
【００５９】
以下、図９を参照して、復帰条件を満足した場合に行われるキャッシュデータ復元動作を説明する。図９に示すように、制御回路４の制御下で、不揮発性メモリ６に格納されている半導体メモリ２（メモリＩＤデータＭＤ１）用のキャッシュデータＮＤ１を復元した得られるキャッシュデータＶＤ１を揮発性メモリ７に転送する。
【００６０】
キャッシュデータＮＤ１が、上述した第１及び第３の態様の場合、キャッシュデータＮＤ１をそのままキャッシュデータＶＤ１とすることが、キャッシュデータＮＤ１を復元したキャッシュデータＶＤ１を転送する処理となる。一方、上述した第２の態様の場合、キャッシュデータＮＤ１を解凍して得られるデータをキャッシュデータＶＤ１として転送することが、キャッシュデータＮＤ１を復元したキャッシュデータＶＤ１を転送する処理となる。
【００６１】
そして、揮発性メモリ７内にキャッシュデータＶＤ１が格納されると、不揮発性メモリ６内のキャッシュデータＮＤ１が消去され、キャッシュＩＤテーブルＮＴが図６(b) で示す状態から図６(a) で示す状態に更新される(update)。一方、揮発性メモリ７もキャッシュデータＶＤ１の格納後、メモリＩＤデータＶＭＤ及びキャッシュＩＤテーブルＶＴを消去する。
【００６２】
（書き戻し動作）
書き戻し動作の実行開始のトリガとなる書き戻しタイミングとして以下の(1)〜(3)のタイミングが設定される。
【００６３】
(1) 情報端末１に半導体メモリ２が取り付けられ、着脱検知回路５からの着脱検知信号Ｓ５の指示内容が取り外し状態から取り付け状態に変化する取り付け遷移時
(2) 揮発性メモリ７の書き込み可能容量が基準値以下となり、キャッシュデータＶＤ（ＶＢＫ）の保存が困難となるメモリフル状態時
(3) 制御回路４より指示がある特定条件時
【００６４】
なお、(3)のタイミングにおける特定条件時として、例えば、情報端末１がゲーム機器である場合に、ゲームイベントの区切りが発生した時等が考えられる。
【００６５】
制御回路４は、揮発性メモリ７からのメモリフル状態を指示する信号、動作電源信号Ｓ９等に基づく上記(1)〜(3)のタイミングを書き戻しタイミングとして以下で述べる書き戻し動作を実行制御する。
【００６６】
図１０は実施の形態１の情報処理システムにおける書き戻し動作の第１の態様を模式的に示すブロック図である。図１１は揮発性メモリ７あるいはワークメモリＷＭにおける単純アドレスデータ対応構造のキャッシュデータの格納状態を示す説明図である。
【００６７】
揮発性メモリ７が格納しているキャッシュデータＶＤ１は、図１１(a) に示すように、アドレス順にソーティングされていない単純アドレスデータ対向構造を呈している。なお、アドレス順は昇順にアドレスＡ，アドレスＢ及びアドレスＣの順になっている。
【００６８】
まず、制御回路４の制御下で、揮発性メモリ７のキャッシュデータＶＤ１の内容をワークメモリＷＭに転送する。この際、ワークメモリＷＭは、図１１(b) に示すように、キャッシュデータＶＤ１からメモリＩＤデータＭＤのみを除いたデータをワーク・キャッシュデータＴＤ１として格納する。
【００６９】
その後、ワークメモリＷＭに一時保存されたワーク・キャッシュデータＴＤ１の内容をバス１０、半導体メモリＩ／Ｆ８、コントローラ２２を介してＮＡＮＤフラッシュメモリ２１に書き戻す。
【００７０】
この際、ＮＡＮＤフラッシュメモリ２１のアドレスＢにＤａｔａ（Ｂ）が書き込まれ（1st write）、次にアドレスＡにＤａｔａ（Ａ）を書き込まれ（2nd write）、最後にアドレスＣにＤａｔａ（Ｃ）が書き込まれる（3rd write）。
【００７１】
図１２は書き戻し動作の第２の態様を模式的に示すブロック図である。揮発性メモリ７が格納しているキャッシュデータＶＤ１は、図１１(a) に示すように、アドレス順にソーティングされていない単純アドレスデータ対向構造を呈している。
【００７２】
まず、制御回路４の制御下で、揮発性メモリ７のキャッシュデータＶＤ１の内容をワークメモリＷＭに転送する。
【００７３】
この際、制御回路４は、図１１(c) に示すように、キャッシュデータＶＤ１からメモリＩＤデータＭＤを除いたデータに対し、アドレス順にソーティングしたワーク・キャッシュデータＴＤ２をワークメモリＷＭに保存する。すなわち、制御回路４は、キャッシュデータＶＤ１の揮発性メモリ７からワークメモリＷＭへの転送時に、アドレスソーティング処理を併せて実行して得られるワーク・キャッシュデータＴＤ２をワークメモリＷＭに保存する。
【００７４】
その後、ワークメモリＷＭに一時保存されたワーク・キャッシュデータＴＤ２の内容をバス１０、半導体メモリＩ／Ｆ８、コントローラ２２を介してＮＡＮＤフラッシュメモリ２１に書き戻す。
【００７５】
この際、ＮＡＮＤフラッシュメモリ２１のアドレスＡにＤａｔａ（Ａ）が書き込まれ（1st write）、次にアドレスＢにＤａｔａ（Ｂ）が書き込まれ（2nd write）、最後にアドレスＣにＤａｔａ（Ｃ）を書き込まれる（3rd write）。このように、第２の態様では、アドレス順（アドレスＡ，Ｂ，Ｃの順）に書き込みデータがＮＡＮＤフラッシュメモリ２１に書き込まれることにより、第１の態様に比べ書き戻し処理の効率化を図ることができる。
【００７６】
図１３は書き戻し動作の第３の態様を模式的に示すブロック図である。図１４は揮発性メモリ７あるいはワークメモリＷＭにおけるブロック対応構造のキャッシュデータの格納状態を示す説明図である。
【００７７】
揮発性メモリ７が格納しているブロック単位キャッシュデータＶＢＫ１は、図１４(a) に示すように、メモリＩＤデータＭＤ及びブロックデータＢＤから構成され、ブロック対応構造のデータである。すなわち、第３の態様は、揮発性メモリ７がブロック対応構造のブロック単位キャッシュデータＶＢＫ１を格納していることを前提としている。
【００７８】
まず、制御回路４の制御下で、揮発性メモリ７のブロック単位キャッシュデータＶＢＫ１の内容をワークメモリＷＭに転送する。この際、ワークメモリＷＭは、図１４(b) に示すように、ブロック単位キャッシュデータＶＢＫ１からメモリＩＤデータＭＤを除いたデータであるブロックデータＢＤをワークメモリ内ブロックデータＷＢＫ１として格納する。
【００７９】
その後、バス１０、半導体メモリＩ／Ｆ８、コントローラ２２を介して、ワークメモリＷＭに一時保存されたワークメモリ内ブロックデータＷＢＫ１のミラーイメージであるブロックデータＢＫ１がＮＡＮＤフラッシュメモリ２１に書き込まれる。
【００８０】
このように、第３の態様では、ワークメモリ内ブロックデータＷＢＫ１（ブロック単位キャッシュデータＶＢＫ１）のミラーイメージがＮＡＮＤフラッシュメモリ２１に書き込まれることにより、第１及び第２の態様に比べ書き戻し処理の効率化を図ることができる。
【００８１】
（不揮発性メモリ６内の管理）
不揮発性メモリ６内には情報端末１に取り付ける半導体メモリ２の数量に応じて順次キャッシュデータＮＤが格納されることになる。例えば、情報端末１に異なるｍ（≧２）個の半導体メモリ２が装着される場合、不揮発性メモリ６内に最大ｍ個のキャッシュデータＮＤ１〜キャッシュデータＮＤｍが格納されることになる。
【００８２】
制御回路４は、不揮発性メモリ６は格納容量に余裕がある限り、キャッシュデータＮＤｉ（ｉ＝１〜ｍのいずれか）を順次格納するが、書き込み可能容量が所定の基準値を下回るメモリフル状態になると、格納しているキャッシュデータＮＤｉのうち最も古いキャッシュデータＮＤｋを削除するメモリ管理動作の実行制御を行う。
【００８３】
図１５は実施の形態１の情報処理システムにおける不揮発性メモリ６のメモリ管理内容を模試的に示すブロック図である。
【００８４】
同図に示すように、情報端末１には半導体メモリ２とは異なる半導体メモリ１２が取り付けられ、半導体メモリ１２（ＮＡＮＤフラッシュメモリ２３）用のキャッシュデータＶＤ３が揮発性メモリ７内に格納されている。
【００８５】
一方、不揮発性メモリ６は半導体メモリ１２とは異なる半導体メモリのキャッシュデータＮＤ１及びＮＤ２並びにキャッシュＩＤテーブルＮＴを既に格納している。ここで、キャッシュデータＮＤ１の方がキャッシュデータＮＤ２よりも古いとする。
【００８６】
この状態で不揮発性メモリ６がメモリフル状態になったと場合を考える。この場合、キャッシュデータＶＤ３の揮発性メモリ７から不揮発性メモリ６への退避動作を実行することができない。
【００８７】
そこで、制御回路４の制御下で、キャッシュデータＮＤ１及びＮＤ２のうち、最も古いキャッシュデータＮＤ１を消去し、キャッシュデータＶＤ３の退避動作を実行可能にする。この際、キャッシュデータＮＤ１が存在しないことを新たに指示すべくキャッシュＩＤテーブルＮＴの内容も更新（update）される。
【００８８】
（効果）
実施の形態１の情報処理システムは、制御回路４の実行制御によるキャッシュ動作によって、半導体メモリ２への直接の書き込み回数の減少により半導体メモリ２内におけるＮＡＮＤフラッシュメモリ２１のストレス低減化を図るとともに、情報端末１内に設けた揮発性メモリ７に対するキャッシュ動作を実行することにより書き込み動作のパフォーマンス向上を図ることができる。また、半導体メモリ２のストレス低減が図れる分、比較的安価な半導体メモリ２を使用することができる。
【００８９】
さらに、実施の形態１の情報処理システムは、制御回路４の実行制御による退避動作及び復帰動作によって、情報退避用記憶部である不揮発性メモリ６内に退避されたキャッシュデータＮＤ（退避用キャッシュデータ）を復元して得られるキャッシュデータＶＤ（実使用キャッシュデータ）を揮発性メモリ７内に格納することができる。このため、突発的に揮発性メモリ７内のキャッシュデータＶＤが消失する事態が生じても、確実にキャッシュデータＶＤを復元することができ、キャッシュデータＶＤの信頼性を高めることができる効果を奏する。
【００９０】
また、情報端末１内の制御回路４は、外部スイッチ９から得られる動作電源信号Ｓ９によって情報端末１がオフ状態となる際に、退避動作を実行制御することにより、揮発性メモリ７のキャッシュデータＶＤに復元可能な退避データであるキャッシュデータＮＤを不揮発性メモリ６内に確実に退避させることができるため、情報端末１の電源オフ時におけるキャッシュデータＶＤの信頼性を高めることができる。
【００９１】
さらに、制御回路４は、半導体メモリ２が情報端末１から取り外された際、退避動作を実行制御することにより、揮発性メモリ７内のキャッシュデータＶＤを不揮発性メモリ６内のキャッシュデータＮＤとして確実に退避させることができるため、半導体メモリ２の取り外し時におけるキャッシュデータＶＤの信頼性を高めることができる。
【００９２】
そして、制御回路４は、半導体メモリ２が情報端末１に取り付けられた際、復帰動作を実行制御することにより、不揮発性メモリ６内のキャッシュデータＮＤを復元して揮発性メモリ７内のキャッシュデータＶＤを確実に得ることができる。
【００９３】
さらに、制御回路４は、半導体メモリ２が情報端末１に取り付けられた際、書き戻し動作を実行制御することにより、揮発性メモリ７内のキャッシュデータＶＤを半導体メモリ２内に書き戻して半導体メモリ２（ＮＡＮＤフラッシュメモリ２１）の記憶内容を最新の内容に更新することができる。
【００９４】
情報端末１内に情報退避用記憶部として不揮発性メモリ６を設けることにより、情報端末１の内部処理によりキャッシュデータＶＤの信頼性を高めることができる。
【００９５】
さらに、制御回路４は不揮発性メモリ６のメモリ管理動作を実行制御することにより、必要最小限の容量の不揮発性メモリ６を用いた比較的安価な情報端末１の構成で実使用キャッシュデータの信頼性を高めることができる。
【００９６】
情報端末１は、揮発性メモリ７，半導体メモリ２間にワークメモリＷＭを介在させることにより、ワークメモリＷＭへのキャッシュデータＶＤ（ブロック単位キャッシュデータＶＢＫ）の転送後に揮発性メモリ７を書き戻し動作から早期に開放することができる。
【００９７】
揮発性メモリ７に格納するキャッシュデータとして、単純アドレスデータ対応構造のキャッシュデータＶＤを採用することにより、キャッシュデータＶＤの容量を必要最小限に抑えることができる。
【００９８】
さらに、書き戻し動作の際、ワークメモリＷＭ内にアドレス順にソーティングしたワーク・キャッシュデータＴＤ２を保存することにより、キャッシュデータＶＤの半導体メモリ２への書き戻し動作の効率化を図ることができる。
【００９９】
揮発性メモリ７に格納するキャッシュデータとして、ブロック対応構造のブロック単位キャッシュデータＶＢＫを採用することにより、半導体メモリ２へ書き戻し動作の大幅な効率化を図ることができる。
【０１００】
＜実施の形態２＞
図１６はこの発明の実施の形態２であるの情報処理システムの構成を示すブロック図である。
【０１０１】
同図に示すように、実施の形態２の情報処理システムは２つ（複数）の情報端末１Ａ及び１Ｂ、半導体メモリ２並びにクラウドサーバー３（外部サーバー）の組み合わせにより構成される。このように、実施の形態２では、情報端末１Ａ及び１Ｂ間で半導体メモリ２及びクラウドサーバー３を共用している。
【０１０２】
半導体メモリ２は実施の形態１の半導体メモリ２と同様の構造を呈している。したがって、適宜、同一符号を付して説明を省略する。
【０１０３】
情報処理装置である情報端末１Ａ及び１Ｂはそれぞれ実施の形態１の情報端末１と同様、内部に制御回路４、着脱検知回路５、不揮発性メモリ６（６Ａ及び６Ｂ）、揮発性メモリ７（７Ａ及び７Ｂ）、半導体メモリＩ／Ｆ８、ワークメモリＷＭ及びバス１０を有しており、外部に外部スイッチ９を有している。
【０１０４】
なお、図１６では、情報端末１Ａ及び１Ｂ間を識別すべく、不揮発性メモリ６を不揮発性メモリ６Ａ及び６Ｂとし、揮発性メモリ７を揮発性メモリ７Ａ及び７Ｂと標記している。また、制御回路４、着脱検知回路５、半導体メモリＩ／Ｆ８、ワークメモリＷＭ及びバス１０の図示を省略している。
【０１０５】
実施の形態２では、情報退避用記憶部の主要構成部として情報端末１Ａ及び１Ｂとネットワークを介して接続されるクラウドサーバー３（外部サーバー）を新たに設け、不揮発性メモリ６Ａ及び６Ｂを情報退避用記憶部の補助構成部として用いている。
【０１０６】
不揮発性メモリ６Ａ及び６Ｂそれぞれ、必要に応じて、実施の形態１の不揮発性メモリ６と同様、キャッシュデータＮＤＡ１及びＮＤＢ１（退避用キャッシュデータ）及びキャッシュＩＤテーブルＮＴ（図示せず）を格納している。なお、キャッシュデータＮＤＡ１及びＮＤＢ１は実施の形態１のキャッシュデータＮＤに対応する退避用データである。
【０１０７】
情報端末１Ａ及び１Ｂそれぞれの制御回路４は以下で述べる退避動作及び復帰動作を実行制御する。なお、キャッシュ動作及び書き戻し動作は実施の形態１と同様に実行される。
【０１０８】
まず、情報端末１Ａにおける退避動作を代表して説明する。説明の都合上、キャッシュデータＶＤＡ１及びＶＤＢ１をそのままキャッシュデータＮＤＡ１及びＮＤＢ１並びにサーバーキャッシュデータＳＤ１とする態様で説明する。
【０１０９】
実施の形態１と同様の退避タイミング時に、揮発性メモリ７Ａに格納された半導体メモリ２用のキャッシュデータＶＤＡ１が、キャッシュデータＮＤＡ１として不揮発性メモリ６Ａ内に一時保存された後、情報端末１Ａとクラウドサーバー３とのネットワーク接続状態時にクラウドサーバー３に転送されることにより、最終的にサーバーキャッシュデータＳＤ１としてクラウドサーバー３内に格納される。この際、情報端末１Ａ及びクラウドサーバー３間のネットワーク接続が常時なされている場合は、キャッシュデータの退避動作は、揮発性メモリ７Ａ→不揮発性メモリ６Ａ→クラウドサーバー３の転送経路で速やかに実行される。
【０１１０】
このように、不揮発性メモリ６Ａは、クラウドサーバー３及び情報端末１Ａ間のネットワーク非接続状態が生じる場合を考慮し、クラウドサーバー３及び情報端末１Ａ間のネットワーク非接続時においても、キャッシュデータＶＤ１をキャッシュデータＮＤＡ１として一時的に保存することができる。不揮発性メモリ６Ａに保存されたキャッシュデータＮＤＡ１はその後のクラウドサーバー３及び情報端末１間のネットワーク接続時にクラウドサーバー３に転送される。その後、不揮発性メモリ６Ａ内のキャッシュデータＮＤＡ１は消去される。
【０１１１】
そして、クラウドサーバー３はサーバーキャッシュデータＳＤ１の格納時に、実施の形態１のキャッシュＩＤテーブルＮＴに相当するキャッシュＩＤテーブルＳＴの内容の更新を行う。なお、サーバーキャッシュデータＳＤ２は半導体メモリ２とは異なる半導体メモリ用のキャッシュデータである。
【０１１２】
復帰動作は、実施の形態１と同様の復帰タイミング時に実行される。以下、上述した情報端末１Ａによる退避動作が行われた後、半導体メモリ２が情報端末１Ｂに装着される復帰タイミングを例に挙げて、情報端末１Ｂにおける復帰動作について説明する。
【０１１３】
情報端末１Ｂの制御回路４の制御下で、半導体メモリ２から読み出されたメモリＩＤデータＭＤと、クラウドサーバー３を介して得たキャッシュＩＤテーブルＳＴが指示する少なくとも一つのメモリＩＤデータＭＤとを比較する。そして、比較結果により両者が一致することを復帰条件として、一致したメモリＩＤデータＭＤに対応するサーバーキャッシュデータＳＤ１を不揮発性メモリ６Ｂ（キャッシュデータＮＤＢ１として一時保存）を介して揮発性メモリ７ＢのキャッシュデータＶＤＢ１として揮発性メモリ７に転送する。
【０１１４】
このように、実施の形態２の情報処理システムでは、共通の半導体メモリ２を使用する異なる情報端末１Ａ及び１Ｂ間において、共通のサーバーキャッシュデータＳＤ１を退避動作及び復帰動作用に共用することができる。
【０１１５】
なお、情報端末１Ａ，クラウドサーバー３間のネットワーク常時接続を前提とする場合は、不揮発性メモリ６Ａを省略して、クラウドサーバー３のみを情報退避用記憶部として用いるようにしても良い。この場合、退避動作時に揮発性メモリ７Ａ及び７ＢのキャッシュデータＶＤＡ１あるいはＶＤＢ１がサーバーキャッシュデータＳＤ１として直接転送され、復帰動作時にサーバーキャッシュデータＳＤ１が揮発性メモリ７Ａ及び７ＢのキャッシュデータＶＤＡ１あるいはＶＤＢ１として直接転送される。
【０１１６】
また、実施の形態１の情報処理システムと同様に、不揮発性メモリ６Ａ及び６Ｂを情報退避用記憶部の主要構成とし、クラウドサーバー３は不揮発性メモリ６Ａ及び６Ｂの単純なバックアップ用に用いる態様も考えられる。
【０１１７】
（効果）
実施の形態２の情報処理システムは、実施の形態１の情報処理システムに加え、以下の効果を奏する。
【０１１８】
実施の形態２では、情報退避用記憶部の主要構成部として、情報端末１Ａ及び１Ｂの外部にクラウドサーバー３を設けることにより、情報端末１Ａ及び１Ｂが複数存在する場合、複数の情報端末１Ａ及び１Ｂ間でクラウドサーバー３を共有しつつ、キャッシュデータＶＤＡ１（ＶＤＢ１）の信頼性を高めることができる効果を奏する。
【０１１９】
さらに、情報退避用記憶部の補助構成部として、キャッシュデータＮＤＡ１及びＮＤＢ１の一時保存機能を有する不揮発性メモリ６Ａ及び６Ｂを用いているため、クラウドサーバー３と情報端末１Ａ及び１Ｂとの間のネットワーク非接続状態が生じても、揮発性メモリ７Ａ及び７Ｂ内のキャッシュデータＶＤＡ１及びＶＤＢ１を最終的にクラウドサーバー３内のサーバーキャッシュデータＳＤ１として確実に退避させることができる。
【０１２０】
＜その他＞
制御回路４及び着脱検知回路５の一部は、例えば、ソフトウェアに基づくＣＰＵを用いたプログラム処理によって実行しても良い。
【０１２１】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【０１２２】
１，１Ａ，１Ｂ  情報端末
２，１２  半導体メモリ
３  クラウドサーバー
４  制御回路
５  着脱検知回路
６，６Ａ，６Ｂ  不揮発性メモリ
７，７Ａ，７Ｂ  揮発性メモリ
８  半導体メモリＩ／Ｆ
９  外部スイッチ
１０  バス
２１，２３  ＮＡＮＤフラッシュメモリ
２２，２４  コントローラ
ＷＭ  ワークメモリ
【図１】
0006359980.tif 000002
【図２】
0006359980.tif 000003
【図３】
0006359980.tif 000004
【図４】
0006359980.tif 000005
【図５】
0006359980.tif 000006
【図６】
0006359980.tif 000007
【図７】
0006359980.tif 000008
【図８】
0006359980.tif 000009
【図９】
0006359980.tif 000010
【図１０】
0006359980.tif 000011
【図１１】
0006359980.tif 000012
【図１２】
0006359980.tif 000013
【図１３】
0006359980.tif 000014
【図１４】
0006359980.tif 000015
【図１５】
0006359980.tif 000016
【図１６】
0006359980.tif 000017