(57)【特許請求の範囲】
【請求項１】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて低抵抗状態と高抵抗状態とを可逆的に変化する抵抗変化層とで構成される不揮発性記憶素子と、
第１の拡散層領域と、ゲートと、第２の拡散層領域とで構成され、前記第１電極に前記第１の拡散層領域が接続されるＮＭＯＳトランジスタと、
前記第２の拡散層領域に接続されるソース線と、
前記第２電極に接続されるビット線と、
前記ソース線と前記ビット線とに接続され、前記不揮発性記憶素子を低抵抗状態または高抵抗状態にする書き込みを行う書き込み回路と、
少なくとも前記ＮＭＯＳトランジスタと前記書き込み回路とを制御する制御回路と、
を備え、
前記書き込み回路は、第１の基準電圧を出力する第１の電圧源に接続された電流制限回路と、前記電流制限回路の出力と前記ソース線との間に配置された第１のスイッチ回路と、前記ソース線と基準電位点との間に配置された第２のスイッチ回路と、前記ビット線と前記基準電位点との間に配置された第３のスイッチ回路と、前記ビット線と第２の基準電圧を出力する第２の電圧源との間に配置された第４のスイッチ回路とを含み、
前記書き込み回路が前記不揮発性記憶素子を低抵抗状態に書き込むときは、前記制御回路は前記ＮＭＯＳトランジスタの前記ゲートに第１のゲート電圧を印加する制御を行い、前記書き込み回路が前記不揮発性記憶素子を高抵抗状態に書き込むときは、前記制御回路は前記ＮＭＯＳトランジスタの前記ゲートに前記第１のゲート電圧より低い第２のゲート電圧を印加する制御を行い、
前記不揮発性記憶素子は、前記第１電極と前記第２電極間に低抵抗化開始電圧以上の電圧が印加されたときに高抵抗状態から低抵抗状態への変化を開始し、前記低抵抗化開始電圧が、第１の電圧から前記第１の電圧よりも高い第２の電圧までの範囲で変動し、前記不揮発性記憶素子が低抵抗状態への変化を終了したときの電圧である低抵抗化終了電圧が、第３の電圧から前記第３の電圧よりも高い第４の電圧までの範囲で変動する特性を有し、
前記書き込み回路は、前記不揮発性記憶素子を低抵抗状態に書き込むときに、前記不揮発性記憶素子への印加電圧が少なくとも前記第４の電圧以下のとき、前記電流制限回路は、前記ＮＭＯＳトランジスタのソースフォロア動作における駆動電流よりも少ない一定電流を出力する
抵抗変化型不揮発性記憶装置。
【請求項２】
前記制御回路は、前記不揮発性記憶素子が低抵抗状態に書き込まれるときは、前記第１のスイッチ回路と前記第３のスイッチ回路とをオン状態とし、前記第２のスイッチ回路と前記第４のスイッチ回路とをオフ状態にし、前記不揮発性記憶素子が高抵抗状態に書き込まれるときは、前記第１のスイッチ回路と前記第３のスイッチ回路とをオフ状態にし、前記第２のスイッチ回路と前記第４のスイッチ回路とをオン状態とする制御を行う
請求項１記載の抵抗変化型不揮発性記憶装置。
【請求項３】
さらに、前記電流制限回路へクランプ電圧を印加するゲートクランプ電源を備え、
前記電流制限回路は、ＰＭＯＳトランジスタで構成され、
前記ＰＭＯＳトランジスタのソースが前記第１の電圧源に接続され、前記ＰＭＯＳトランジスタのドレインが前記第１のスイッチ回路に接続され、前記ＰＭＯＳトランジスタのゲートが前記ゲートクランプ電源に接続され、
前記ゲートクランプ電源の電圧をＶｃｌａｍｐ、前記ＰＭＯＳトランジスタの閾値電圧をＶｔｐ、前記第１の基準電圧をＶｄＬとすると、前記ゲートクランプ電源の電圧Ｖｃｌａｍｐは、
０[Ｖ]＜Ｖｃｌａｍｐ＜ＶｄＬ−Ｖｔｐ
を満たす一定電圧である、
前記不揮発性記憶素子が低抵抗状態に書き込まれるとき、前記ＮＭＯＳトランジスタはソースフォロア動作を行い、且つ前記ＰＭＯＳトランジスタはドレイン駆動動作を行う
請求項２記載の抵抗変化型不揮発性記憶装置。
【請求項４】
前記ＰＭＯＳトランジスタは、ドレイン電流特性における飽和領域においてドレイン電圧に対するドレイン電流の変化量が２[μＡ]／０．１[Ｖ]以下となる特性を有する
請求項３記載の抵抗変化型不揮発性記憶装置。
【請求項５】
前記制御回路は、前記不揮発性記憶素子が低抵抗状態に書き込まれるとき、前記第１のゲート電圧をＶｗＬ、前記ＮＭＯＳトランジスタのソースフォロア動作での閾値電圧をＶｔｎｓ、前記第２の電圧をＶＲＳ２とすると、少なくともＶｗＬ＞ＶＲＳ２＋Ｖｔｎｓを満たすように、前記第１のゲート電圧を前記ＮＭＯＳトランジスタの前記ゲートに印加する制御を行う
請求項２記載の抵抗変化型不揮発性記憶装置。
【請求項６】
前記制御回路は、前記不揮発性記憶素子が高抵抗状態に書き込まれるとき、前記ＮＭＯＳトランジスタのドレイン電流特性における非飽和領域でのドレイン電流が、前記一定電流に対して１倍より大きく且つ１．７倍以下となるように、前記第２のゲート電圧を前記ＮＭＯＳトランジスタの前記ゲートに印加する制御を行う
請求項２記載の抵抗変化型不揮発性記憶装置。
【請求項７】
前記制御回路は、前記一定電流に対して１．３倍以上且つ１．５倍以下となるように、前記第２のゲート電圧を前記ＮＭＯＳトランジスタの前記ゲートに印加する制御を行う
請求項６記載の抵抗変化型不揮発性記憶装置。
【請求項８】
前記不揮発性記憶素子は、前記第１電極を基準に前記第２電極に高抵抗化開始電圧以上の電圧を印加したとき低抵抗状態から高抵抗状態への変化を開始し、前記高抵抗化開始電圧が第５の電圧から前記第５の電圧より高い第６の電圧までの範囲で変動する特性を有し、
前記第２の基準電圧をＶｄＨ、前記第６の電圧をＶＲＥ２、前記ＮＭＯＳトランジスタのドレイン電流特性における非飽和領域でのドレイン電圧をＶｄｄとすると、
ＶｄＨ≦Ｖｄｄ＋ＶＲＥ２
を満たす
請求項６記載の抵抗変化型不揮発性記憶装置。
【請求項９】
さらに、
第３の基準電圧を出力する第３の電圧源と、
前記ソース線と前記第１のスイッチ回路および前記第２のスイッチ回路との間に配置された第５のスイッチ回路と、
前記ビット線と前記第３のスイッチ回路および前記第４のスイッチ回路との間に配置された第６のスイッチ回路と、
前記ソース線と前記第３の電圧源との間に配置された第７のスイッチ回路と、
前記ビット線と前記第３の電圧源との間に配置された第８のスイッチ回路とを備え、
前記書き込み回路が前記不揮発性記憶素子を低抵抗状態または高抵抗状態に書き込むときは、前記制御回路は前記第５のスイッチ回路および前記第６のスイッチ回路をオン状態とし且つ前記第７のスイッチ回路と前記第８のスイッチ回路とをオフ状態にし、前記書き込み回路が前記不揮発性記憶素子を低抵抗状態または高抵抗状態に書き込みを行なわないときは、前記制御回路は前記第５のスイッチ回路と前記第６のスイッチ回路とをオフ状態にし且つ前記第７のスイッチ回路と前記第８のスイッチ回路とをオン状態にする
請求項２記載の抵抗変化型不揮発性記憶装置。
【請求項１０】
前記不揮発性記憶素子は、前記第１電極を基準に前記第２電極に高抵抗化開始電圧以上の電圧を印加したとき低抵抗状態から高抵抗状態への変化を開始し、前記高抵抗化開始電圧が第５の電圧から前記第５の電圧より高い第６の電圧までの範囲で変動する特性を有し、
前記不揮発性記憶素子は、前記低抵抗化終了電圧の絶対値と前記高抵抗化開始電圧の絶対値は等しく、且つ前記高抵抗化開始電圧の絶対値をＶＲＥ、前記低抵抗化開始電圧の絶対値をＶＲＳとすると、ＶＲＥ≦ＶＲＳとなる特性を有する
請求項２記載の抵抗変化型不揮発性記憶装置。
【請求項１１】
複数のメモリセルが行方向と列方向とに配置されたメモリセルアレイと、
複数のビット線と、
前記複数のビット線と同一方向に配置され、前記ビット線と対を成す複数のソース線と、
前記複数のビット線および前記複数のソース線に対して直交方向に配置された複数のワード線と、
前記複数のソース線のいずれかと前記複数のビット線のいずれかを対で選択する列選択回路と、
前記複数のワード線のいずれかを選択する行選択回路と、
前記列選択回路に接続され、前記列選択回路で選択されたビット線とソース線に接続されている前記メモリセルへ書き込みを行う書き込み回路と、
少なくとも前記列選択回路、前記行選択回路および前記書き込み回路を制御する制御回路と、
を備え、
前記書き込み回路は、第１の基準電圧を出力する第１の電圧源に接続された電流制限回路と、前記電流制限回路の出力と前記ソース線との間に配置された第１のスイッチ回路と、前記ソース線と基準電位点との間に配置された第２のスイッチ回路と、前記ビット線と前記基準電位点との間に配置された第３のスイッチ回路と、前記ビット線と第２の基準電圧を出力する第２の電圧源との間に配置された第４のスイッチ回路とを含み、
前記複数のメモリセルの各々は、
第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて低抵抗状態と高抵抗状態とを可逆的に変化する抵抗変化層とで構成される不揮発性記憶素子と、
第１の拡散層領域と、ゲートと、第２の拡散層領域とで構成され、前記第１電極に前記第１の拡散層領域が接続されるＮＭＯＳトランジスタと、を備え、
前記複数のソース線の各々は前記複数のＮＭＯＳトランジスタの各々の前記第２の拡散層領域に接続され、
前記複数のビット線の各々は前記複数の不揮発性記憶素子の各々の前記第２電極に接続され、
前記複数のワード線の各々は前記複数のＮＭＯＳトランジスタの各々の前記ゲートに接続され、
前記書き込み回路が、前記列選択回路にて選択された前記ビット線と前記ソース線間の前記不揮発性記憶素子を低抵抗状態に書き込むときは、前記制御回路は、前記行選択回路にて選択された前記ワード線に第１のゲート電圧を出力する制御を行い、前記書き込み回路が、前記不揮発性記憶素子を高抵抗状態に書き込むときは、制御回路は、選択された前記ワード線に前記第１のゲート電圧より低い第２のゲート電圧を出力する制御を行い、
前記不揮発性記憶素子は、前記第１電極と前記第２電極間に低抵抗化開始電圧以上の電圧が印加されたときに高抵抗状態から低抵抗状態への変化を開始し、前記低抵抗化開始電圧が、第１の電圧から前記第１の電圧よりも高い第２の電圧までの範囲で変動し、前記不揮発性記憶素子が低抵抗状態への変化を終了したときの電圧である低抵抗化終了電圧が、第３の電圧から前記第３の電圧よりも高い第４の電圧までの範囲で変動する特性を有し、
前記書き込み回路は、前記不揮発性記憶素子を低抵抗状態に書き込むときに、前記不揮発性記憶素子への印加電圧が少なくとも前記第４の電圧以下のとき、前記電流制限回路は、前記ＮＭＯＳトランジスタのソースフォロア動作における駆動電流よりも少ない一定電流を出力する
抵抗変化型不揮発性記憶装置。
【請求項１２】
前記列選択回路は、前記複数のソース線と前記第１のスイッチ回路および前記第２のスイッチ回路との間に配置され、前記複数のソース線毎に配置された複数の第５のスイッチ回路と、前記複数のビット線と前記第３のスイッチ回路および前記第４のスイッチ回路との間に配置され、前記複数のビット線毎に配置された複数の第６のスイッチ回路とを備え、
前記制御回路は、前記列選択回路にて選択された前記ビット線と前記ソース線間の不揮発性記憶素子を低抵抗状態に書き込むときは、前記第１のスイッチ回路と前記第３のスイッチ回路とをオン状態とし、前記第２のスイッチ回路と前記第４のスイッチ回路とをオフ状態にし、前記不揮発性記憶素子を高抵抗状態に書き込むときは、前記第１のスイッチ回路前記第３のスイッチ回路とをオフ状態にし、前記第２のスイッチ回路と前記第４のスイッチ回路とをオン状態とする制御を行う、
請求項１１に記載の抵抗変化型不揮発性記憶装置。
【請求項１３】
前記列選択回路は、前記複数のソース線と第３の基準電圧を出力する第３の電圧源との間に配置され、前記複数のソース線毎に配置された複数の第７のスイッチ回路と、前記複数のビット線と前記第３の電圧源との間に配置され、前記複数のビット線毎に配置された複数の第８のスイッチ回路と、を備え、
前記制御回路は、前記列選択回路によって選択される前記ソース線と前記ビット線以外の複数の前記ソース線と複数の前記ビット線に対応する前記複数の第７のスイッチ回路および前記複数の第８のスイッチ回路を接続する制御を行う
請求項１２記載の抵抗変化型不揮発性記憶装置。
【請求項１４】
前記第３の基準電圧をＶＰＲ、前記第１のゲート電圧をＶｗＬ、前記ＮＭＯＳトランジスタのソースフォロア動作での閾値電圧をＶｔｎｓとすると、
０[Ｖ]＜ＶＰＲ＜ＶｗＬ−Ｖｔｎｓ
を満たす
請求項１３記載の抵抗変化型不揮発性記憶装置。
【請求項１５】
前記第３の基準電圧ＶＰＲは、（ＶｗＬ−Ｖｔｎｓ）／２である
請求項１４記載の抵抗変化型不揮発性記憶装置。
【請求項１６】
複数の前記不揮発性記憶素子の各々は、高抵抗状態への書き込みと低抵抗状態への書き込みを交互に繰り返したとき、高抵抗状態から低抵抗状態に変化する印加電圧である低抵抗化開始電圧が正規分布的な分散を示す特性を有し、
前記制御回路は、前記メモリセルアレイに搭載される前記複数のメモリセルの個数をＡ、前記メモリセルアレイに対して前記高抵抗状態または前記低抵抗状態に書き換える最大回数をＢとすると、１／（Ａ×Ｂ）の発生確率で導出される電圧値を前記第２の電圧ＶＲＳ２とし、前記第１のゲート電圧をＶｗＬ、前記ＮＭＯＳトランジスタのソースフォロア動作での閾値電圧をＶｔｎｓとすると抵抗変化型不揮発性記憶素子を低抵抗状態に書き込むときは、ＶｗＬ＞ＶＲＳ２＋Ｖｔｎｓを満たすように、選択された前記ワード線に前記第１のゲート電圧を出力する制御を行う
請求項１２記載の抵抗変化型不揮発性記憶装置。
【請求項１７】
前記書き込み回路が、前記不揮発性記憶素子を高抵抗状態に書き込むときは、前記制御回路は、前記ＮＭＯＳトランジスタのドレイン電流特性における非飽和領域でのドレイン電流が、前記一定電流に対して１倍より大きく且つ１．７倍以下となるように、選択された前記ワード線に前記第２のゲート電圧を出力する制御を行う
請求項１２記載の抵抗変化型不揮発性記憶装置。
【請求項１８】
前記制御回路は、前記第１のゲート電圧をＶｗＬ、前記ＮＭＯＳトランジスタのソースフォロア動作での閾値電圧をＶｔｎｓとすると、ＶｗＬ＞１．８[Ｖ]＋Ｖｔｎｓを満たすように、選択された前記ワード線に前記第１のゲート電圧を出力する制御を行う
請求項１２に記載の抵抗変化型不揮発性記憶装置。
【請求項１９】
前記制御回路は、ＶｗＬ≧２．２[Ｖ]＋Ｖｔｎｓを満たすように、選択された前記ワード線に前記第１のゲート電圧を出力する制御を行う
請求項１８記載の抵抗変化型不揮発性記憶装置。
【請求項２０】
前記制御回路は、前記一定電流に対して１．３倍以上且つ１．５倍以下となるように、選択された前記ワード線に前記第２のゲート電圧を出力する制御を行う
請求項１７記載の抵抗変化型不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、抵抗変化型不揮発性記憶素子で構成されたメモリセルを備える抵抗変化型不揮発性記憶装置およびその書き込み方法に関する。
【背景技術】
【０００２】
抵抗変化型不揮発性記憶素子で構成されたメモリセルを有する抵抗変化型不揮発性記憶装置の研究開発が進んでいる。抵抗変化型不揮発性記憶素子とは、電気的信号などによって抵抗値（抵抗状態）が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子を言う。酸化還元反応による電気抵抗値の変化に基づいたＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、磁気抵抗変化に基づいたＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、相変化による電気抵抗値に変化に基づいたＰＣＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などがこれに相当する。
【０００３】
これらの抵抗変化型不揮発性記憶装置は、その書き換え動作において抵抗変化型の不揮発性記憶素子に流れる電流量や印加される電圧値を制御することで、抵抗値の制御や動作の安定化が図れることが知られている（例えば、特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２７９７２号公報
【特許文献２】特許第４６７０２５２号公報
【特許文献３】特許第５２８７５４４号公報
【特許文献４】特許第５０２１０２９号公報
【特許文献５】特許第５１３８８３６号公報
【特許文献６】特許第４７２２２３０号公報
【非特許文献】
【０００５】
【非特許文献１】２０１３ ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ-Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ  １２．６  Ｆｉｇｕｒｅ１２．６．４
【非特許文献２】２０１３  Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ  Ｔ６２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１〜３は、抵抗変化型不揮発性記憶素子を所望の抵抗値に設定する方法、および、抵抗変化型不揮発性記憶素子の書き換え動作における過剰な電流または電圧の印加で引き起こされる抵抗変化型不揮発性記憶素子の破壊または劣化を抑制する方法を開示している。上記特許文献１〜３は、高い書き換え回数を実現するという課題に関しては開示していない。
【０００７】
そこで、本開示は、安定して抵抗変化動作を継続できる抵抗変化型不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本開示の一形態における抵抗変化型不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて低抵抗状態と高抵抗状態とを可逆的に変化する抵抗変化層とで構成される不揮発性記憶素子と、第１の拡散層領域と、ゲートと、第２の拡散層領域とで構成され、前記第１電極に前記第１の拡散層領域が接続されるＮＭＯＳトランジスタと、前記第２の拡散層領域に接続されるソース線と、前記第２電極に接続されるビット線と、前記ソース線と前記ビット線とに接続され、前記不揮発性記憶素子を低抵抗状態または高抵抗状態にする書き込みを行う書き込み回路と、少なくとも前記ＮＭＯＳトランジスタと前記書き込み回路とを制御する制御回路と、を備え、前記書き込み回路は、第１の基準電圧を出力する第１の電圧源に接続された電流制限回路と、前記電流制限回路の出力と前記ソース線との間に配置された第１のスイッチ回路と、前記ソース線と基準電位点との間に配置された第２のスイッチ回路と、前記ビット線と前記基準電位点との間に配置された第３のスイッチ回路と、前記ビット線と第２の基準電圧を出力する前記第２の電圧源との間に配置された第４のスイッチ回路とを含み、前記制御回路は、前記不揮発性記憶素子が低抵抗状態に書き込まれるときは、前記ＮＭＯＳトランジスタの前記ゲートに第１のゲート電圧を印加する制御を行い、前記不揮発性記憶素子が高抵抗状態に書き込まれるときは、前記ＮＭＯＳトランジスタの前記ゲートに前記第１のゲート電圧より低い第２のゲート電圧を印加する制御を行い、前記不揮発性記憶素子は、前記第１電極と前記第２電極間に低抵抗化開始電圧以上の電圧が印加されたときに高抵抗状態から低抵抗状態への変化を開始し、前記低抵抗化開始電圧が、第１の電圧から前記第１の電圧よりも高い第２の電圧までの範囲で変動し、前記不揮発性記憶素子が低抵抗状態への変化を終了したときの電圧である低抵抗化終了電圧が、第３の電圧から前記第３の電圧よりも高い第４の電圧までの範囲で変動する特性を有し、前記書き込み回路は、前記不揮発性記憶素子を低抵抗状態に書き込むときに、前記不揮発性記憶素子への印加電圧が少なくとも前記第４の電圧以下のとき、前記電流制限回路は、前記ＮＭＯＳトランジスタのソースフォロア動作における駆動電流よりも少ない一定電流を出力する。
【発明の効果】
【０００９】
本開示の抵抗変化型不揮発性記憶装置によれば、安定して抵抗変化動作を継続できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、従来の１Ｔ１Ｒメモリセルの回路図である。
【図２】図２は、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの回路図である。
【図３Ａ】図３Ａは、実施形態における抵抗変化型不揮発性記憶素子の回路図である。
【図３Ｂ】図３Ｂは、実施形態におけるフォーミング前の抵抗変化型不揮発性記憶素子の断面図である。
【図３Ｃ】図３Ｃは、実施形態におけるフォーミング後の抵抗変化型不揮発性記憶素子の断面図である。
【図４】図４は、実施形態における１Ｔ１Ｒメモリセルの効果を従来技術と比較するための評価フロー図である。
【図５Ａ】図５Ａは、従来の１Ｔ１Ｒメモリセルの低抵抗化時の駆動条件を示す図である。
【図５Ｂ】図５Ｂは、従来の１Ｔ１Ｒメモリセルの高抵抗化時の駆動条件を示す図である。
【図６Ａ】図６Ａは、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの低抵抗化時の駆動条件を示す図である。
【図６Ｂ】図６Ｂは、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの高抵抗化時の駆動条件を示す図である。
【図７Ａ】図７Ａは、従来の１Ｔ１Ｒメモリセルの抵抗変化におけるセル電流の評価結果を示す図である。
【図７Ｂ】図７Ｂは、従来の１Ｔ１Ｒメモリセルの抵抗変化におけるセル電流の評価結果を示す図である。
【図８Ａ】図８Ａは、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの抵抗変化におけるセル電流の評価結果を示す図である。
【図８Ｂ】図８Ｂは、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの抵抗変化におけるセル電流の評価結果を示す図である。
【図９】図９は、従来の１Ｔ１Ｒメモリセルのセル電流の分布を示す正規期待値プロットを示す図である。
【図１０】図１０は、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルのセル電流の分布を示す図である。
【図１１Ａ】図１１Ａは、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの条件Ａでのセル電流の分布を示す図である。
【図１１Ｂ】図１１Ｂは、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの条件Ｂでのセル電流の分布を示す図である。
【図１１Ｃ】図１１Ｃは、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの条件Ｃでのセル電流の分布を示す図である。
【図１１Ｄ】図１１Ｄは、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの条件Ｄでのセル電流の分布を示す図である。
【図１１Ｅ】図１１Ｅは、実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの条件Ｅでのセル電流の分布を示す図である。
【図１１Ｆ】図１１Ｆは、実施の形態における、電流制限回路を備えた１Ｔ１Ｒメモリセルの条件Ｆでのセル電流の分布を示す図である。
【図１２】図１２は、従来の１Ｔ１Ｒメモリセルの低抵抗化動作における動作点解析図と、従来の１Ｔ１Ｒメモリセルの高抵抗化動作における動作点解析図である。
【図１３Ａ】図１３Ａは、従来の１Ｔ１Ｒメモリセルの低抵抗化動作における代表的な挙動の電圧−電流特性図である。
【図１３Ｂ】図１３Ｂは、従来の１Ｔ１Ｒメモリセルの低抵抗化動作における、低抵抗化が生じない挙動の電圧−電流特性図である。
【図１４】図１４は、従来の１Ｔ１Ｒメモリセルのヒステリシスループを示す図である。
【図１５】図１５は、低抵抗化開始電圧の分布を示す正規期待値プロットを示す図である。
【図１６】図１６は、従来と本実施の形態における抵抗変化型不揮発性記憶素子のフィラメントのサイズの推移を示す図である。
【図１７】図１７は、従来の１Ｔ１Ｒメモリセルの低抵抗化動作における動作点解析図、従来の１Ｔ１Ｒメモリセルの高抵抗化動作における動作点解析図である。
【図１８】図１８は、実施の形態における電流制限回路を備えた１Ｔ１Ｒメモリセルの低抵抗化動作における動作点解析図、実施の形態における電流制限回路を備えた１Ｔ１Ｒメモリセルの高抵抗化動作における動作点解析図である。
【図１９】図１９は、実施の形態における抵抗変化型不揮発性記憶装置のブロック図である。
【図２０】図２０は、実施の形態における抵抗変化型不揮発性記憶装置の書き込み回路の詳細な回路図である。
【図２１】図２１は、実施の形態における抵抗変化型不揮発性記憶装置の書き込み回路の変形例における回路図である。
【図２２】図２２は、実施の形態における抵抗変化型不揮発性記憶装置の列選択回路の詳細な回路図である。
【図２３】図２３は、実施の形態における抵抗変化型不揮発性記憶装置の行選択回路の詳細な回路図である。
【図２４】図２４は、実施の形態における抵抗変化型不揮発性記憶装置の動作を示すタイミングチャートである。
【図２５Ａ】図２５Ａは、実施の形態における抵抗変化型不揮発性記憶装置における低抵抗書き込みを行っている選択メモリセルの状態図である。
【図２５Ｂ】図２５Ｂは、実施の形態における抵抗変化型不揮発性記憶装置における低抵抗書き込みを行っている選択メモリセルと同一行の非選択メモリセルの状態図である。
【図２５Ｃ】図２５Ｃは、従来の非選択メモリセル（非選択メモリセルのビット線とソース線を０[Ｖ]にプリチャージした場合）の状態図である。
【図２５Ｄ】図２５Ｄは、従来の非選択メモリセル（非選択メモリセルのビット線とソース線をゲート電圧と同じ電圧にプリチャージした場合）の状態図である。
【図２６】図２６は、実施の形態における抵抗変化型不揮発性記憶装置の等価回路図である。
【図２７】図２７は、非特許文献１に開示している、従来の抵抗変化型不揮発性記憶素子の動作の課題を説明する図である。
【発明を実施するための形態】
【００１１】
（本開示の基礎となった知見）
上記した、特許文献１〜３に開示されている技術を整理すると、低抵抗化動作においては、抵抗変化型不揮発性記憶素子に、電流を制限した書き込みを行うことが有効であることが示されている。抵抗変化型不揮発性記憶素子は、駆動する電流値に応じて所望の抵抗値に設定できること、および、駆動する電流を制限し過剰な電流を抵抗変化型不揮発性記憶素子に流さないようにすると、抵抗変化型不揮発性記憶素子の劣化を抑制できる効果があると記載されている。
【００１２】
一方、高抵抗化動作においては、抵抗変化型不揮発性記憶素子に、電圧を制限した書き込みを行うことが有効であることが示されている。高抵抗化動作は、低抵抗状態の抵抗変化型不揮発性記憶素子に所定の電流を流すことで高抵抗状態への変化が生じる。しかし、高抵抗状態に変化した時点で電流×抵抗（電流と抵抗との積）の関係に従い、抵抗変化型不揮発性記憶素子には高電圧が印加されることになる。絶縁性でかつ非常に厚みが薄い層を有する抵抗変化型不揮発性記憶素子の場合、高抵抗化後は抵抗変化型不揮発性記憶素子に高電界が印加され、抵抗変化型不揮発性記憶素子の破壊等を招く。そのため、高抵抗化動作では電圧を制限することで、抵抗変化型不揮発性記憶素子の破壊や劣化が抑制できる効果があると記載されている。
【００１３】
上記特許文献１〜３は、抵抗変化型不揮発性記憶素子を所望の抵抗値に設定する方法を開示している。さらに、上記特許文献１〜３は、抵抗変化型不揮発性記憶素子の書き換え動作に過剰な電流または電圧を印加したときに抵抗変化型不揮発性記憶素子が破壊または劣化をし、これらの破壊または劣化を抑制する方法を開示している。しかしながら、上記特許文献１〜３は、高い書き換え回数を実現するという課題に関しては述べられていない。
【００１４】
近年、ＲｅＲＡＭなどの抵抗変化型不揮発性記憶装置の研究が盛んである。この理由は、従来の不揮発性記憶装置の主流であるフラッシュメモリに比べて、抵抗変化型不揮発性記憶装置は高速な書き換え動作や読み出し動作が行えることにある。さらにはフラッシュメモリの書き換え回数は、以前は１０万回程度であったが、微細化や大容量化の進行とともに、書き換え回数は数千回程度に低下してきている。この点でも、抵抗変化型不揮発性記憶装置は、フラッシュメモリに比べて、高い書き換え性能を有している。
【００１５】
本発明者らは、ベリファイ書き換え手法を用いることで抵抗変化型不揮発性記憶装置の書き換え回数を向上させる技術を、上述した非特許文献１で開示している。図２７は、非特許文献１で開示している抵抗変化型不揮発性記憶素子の動作の課題を説明する図である。メモリセルアレイ中の多数のメモリセルについて高抵抗化動作と低抵抗化動作とを繰り返したとき、まれに高抵抗状態に固定されたままで、それ以降の低抵抗化動作ができない超高抵抗状態５２０が発生することがある。そして、所定の書き換えアルゴリズムからなるベリファイ書き込みにより、正常な書き換え動作を復元できることが開示されている。
【００１６】
しかし、ベリファイ書き込みは、書き込み動作毎に読み出し動作を伴い、さらに、再書き換え対象のメモリセルが増加すると書き込み速度が低下するという課題がある。
【００１７】
そこで、本開示は、安定して抵抗変化動作を継続できる抵抗変化型不揮発性記憶装置を提供する。
【００１８】
本開示の一形態における抵抗変化型不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて低抵抗状態と高抵抗状態とを可逆的に変化する抵抗変化層とで構成される不揮発性記憶素子と、第１の拡散層領域と、ゲートと、第２の拡散層領域とで構成され、前記第１電極に前記第１の拡散層領域が接続されるＮＭＯＳトランジスタと、前記第２の拡散層領域に接続されるソース線と、前記第２電極に接続されるビット線と、前記ソース線と前記ビット線とに接続され、前記不揮発性記憶素子を低抵抗状態または高抵抗状態にする書き込みを行う書き込み回路と、少なくとも前記ＮＭＯＳトランジスタと前記書き込み回路とを制御する制御回路と、を備え、前記書き込み回路は、第１の基準電圧を出力する第１の電圧源に接続された電流制限回路と、前記電流制限回路の出力と前記ソース線との間に配置された第１のスイッチ回路と、前記ソース線と基準電位点との間に配置された第２のスイッチ回路と、前記ビット線と前記基準電位点との間に配置された第３のスイッチ回路と、前記ビット線と第２の基準電圧を出力する第２の電圧源との間に配置された第４のスイッチ回路とを含み、前記制御回路は、前記不揮発性記憶素子が低抵抗状態に書き込まれるときは、前記ＮＭＯＳトランジスタの前記ゲートに第１のゲート電圧を印加する制御を行い、前記不揮発性記憶素子が高抵抗状態に書き込まれるときは、前記ＮＭＯＳトランジスタの前記ゲートに前記第１のゲート電圧より低い第２のゲート電圧を印加する制御を行い、前記不揮発性記憶素子は、前記第１電極と前記第２電極間に低抵抗化開始電圧以上の電圧が印加されたときに高抵抗状態から低抵抗状態への変化を開始し、前記低抵抗化開始電圧が、第１の電圧から前記第１の電圧よりも高い第２の電圧までの範囲で変動し、前記不揮発性記憶素子が低抵抗状態への変化を終了したときの電圧である低抵抗化終了電圧が、第３の電圧から前記第３の電圧よりも高い第４の電圧までの範囲で変動する特性を有し、前記書き込み回路は、前記不揮発性記憶素子を低抵抗状態に書き込むときに、前記不揮発性記憶素子への印加電圧が少なくとも前記第４の電圧以下のとき、前記電流制限回路は、前記ＮＭＯＳトランジスタのソースフォロア動作における駆動電流よりも少ない一定電流を出力する。
【００１９】
前記制御回路は、前記不揮発性記憶素子が低抵抗状態に書き込まれるときは、前記第１のスイッチ回路と前記第３のスイッチ回路とをオン状態とし、前記第２のスイッチ回路と前記第４のスイッチ回路とをオフ状態にし、前記不揮発性記憶素子が高抵抗状態に書き込まれるときは、前記第１のスイッチ回路と前記第３のスイッチ回路とをオフ状態にし、前記第２のスイッチ回路と前記第４のスイッチ回路とをオン状態とする制御を行うとしてもよい。
【００２０】
これにより、不揮発性記憶素子が低抵抗状態に書き込まれるときには、電流制限回路で制限された電流が不揮発性記憶素子に印加され、一方、抵抗変化型不揮発性記憶素子が高抵抗状態に書き込まれるときには、メモリセルトランジスタを構成するＮＭＯＳトランジスタのゲートに、抵抗変化型不揮発性記憶素子が低抵抗状態に書き込まれるときよりも低いゲート電圧が印加される。これにより、従来よりも、安定した抵抗変化動作が継続される。
【００２１】
また、低抵抗化終了点で抵抗変化型不揮発性記憶素子に流れる電流が、電流値Ｉｃｌａｍｐに制限される。
【００２２】
ここで、前記電流制限回路へクランプ電圧を印加するゲートクランプ電源を備え、前記電流制限回路は、ＰＭＯＳトランジスタで構成され、前記ＰＭＯＳトランジスタのソースが前記第１の電圧源に接続され、前記ＰＭＯＳトランジスタのドレインが前記第１のスイッチ回路に接続され、前記ＰＭＯＳトランジスタのゲートがゲートクランプ電源に接続され、前記ゲートクランプ電源の電圧をＶｃｌａｍｐ、前記ＰＭＯＳトランジスタの閾値電圧をＶｔｐ、前記第１の電圧源の前記第１の基準電圧をＶｄＬとすると、前記ゲートクランプ電源の電圧Ｖｃｌａｍｐは、０[Ｖ]＜Ｖｃｌａｍｐ＜ＶｄＬ−Ｖｔｐを満たす一定電圧であり、前記不揮発性記憶素子が低抵抗状態に書き込まれるとき、前記ＮＭＯＳトランジスタはソースフォロア動作を行い、且つ前記ＰＭＯＳトランジスタはドレイン駆動動作を行ってもよい。
【００２３】
これにより、不揮発性記憶素子が低抵抗状態に書き込まれるときには、メモリセルトランジスタを構成するＮＭＯＳトランジスタはソースフォロア動作を行い、かつ、電流制限回路を構成するＰＭＯＳトランジスタはドレイン駆動動作を行う。このため、ＰＭＯＳトランジスタにより、より確実に、電流制限が行われる。
【００２４】
また、前記ＰＭＯＳトランジスタは、ドレイン電流特性における飽和領域においてドレイン電圧に対するドレイン電流の変化量が２[μＡ]／０．１[Ｖ]以下となる特性を有してもよい。
【００２５】
これにより、ＰＭＯＳトランジスタの飽和領域で、ソース−ドレイン間電圧の増加に対して電流の増加が、より一定範囲に抑えられ、低抵抗化終了時における印加電流が確実に制限される。
【００２６】
また、前記制御回路は、前記抵抗変化型不揮発性記憶素子が低抵抗状態に書き込まれるとき、前記第１のゲート電圧をＶｗＬ、前記ＮＭＯＳトランジスタのソースフォロア動作での閾値電圧をＶｔｎｓ、前記第２の電圧をＶＲＳ２とすると、少なくともＶｗＬ＞ＶＲＳ２＋Ｖｔｎｓを満たすように、前記第１のゲート電圧を前記ＮＭＯＳトランジスタの前記ゲートに印加する制御をしてもよい。
【００２７】
これにより、想定される最大電圧での低抵抗化開始電圧を越える電圧が抵抗変化型不揮発性記憶素子に印加され、確実に低抵抗状態への書き込みが実行される。
【００２８】
また、前記制御回路は、前記不揮発性記憶素子が高抵抗状態に書き込まれるとき、前記ＮＭＯＳトランジスタのドレイン電流特性における非飽和領域でのドレイン電流が、前記一定の電流に対して１倍より大きく且つ１．７倍以下となるように、前記第２のゲート電圧を前記ＮＭＯＳトランジスタの前記ゲートに印加する制御をしてもよい。より好ましくは、前記一定の電流に対して１．３倍以上且つ１．５倍以下となるように、前記第２のゲート電圧を前記ＮＭＯＳトランジスタの前記ゲートに印加する制御をしてもよい。
【００２９】
これにより、抵抗変化型不揮発性記憶素子が高抵抗状態に書き込まれるときに、メモリセルトランジスタを構成するＮＭＯＳトランジスタのゲートに好適な電圧が印加される。したがって、安定した高抵抗化動作が可能になる。
【００３０】
また、前記抵抗変化型不揮発性記憶素子は、前記第１電極を基準に前記第２電極に高抵抗化開始電圧以上の電圧を印加したとき低抵抗状態から高抵抗状態への変化を開始し、前記高抵抗化開始電圧が第５の電圧から前記第５の電圧より高い第６の電圧までの範囲で変動する特性を有し、前記第２の基準電圧をＶｄＨ、前記第６の電圧をＶＲＥ２、前記ＮＭＯＳトランジスタのドレイン電流特性における非飽和領域でのドレイン電圧をＶｄｄとすると、ＶｄＨ≦Ｖｄｄ＋ＶＲＥ２を満たすように設定されていてもよい。
【００３１】
これにより、メモリセルトランジスタを構成するＮＭＯＳトランジスタの非飽和領域で高抵抗化が行われ、安定した高抵抗化動作が可能になる。
【００３２】
また、さらに、第３の基準電圧を出力する第３の電圧源と、前記ソース線と前記第１のスイッチ回路および前記第２のスイッチ回路との間に配置された第５のスイッチ回路と、前記ビット線と前記第３のスイッチ回路および前記第４のスイッチ回路との間に配置された第６のスイッチ回路と、前記ソース線と前記第３の電圧源との間に配置された第７のスイッチ回路と、前記ビット線と前記第３の電圧源との間に配置された第８のスイッチ回路とを備え、前記書き込み回路が前記不揮発性記憶素子を低抵抗状態または高抵抗状態に書き込むときは前記第５のスイッチ回路および前記第６のスイッチ回路をオン状態とし且つ前記第７のスイッチ回路と前記第８のスイッチ回路とをオフ状態にし、前記書き込み回路が前記不揮発性記憶素子を低抵抗状態または高抵抗状態に書き込みを行わないときは前記第５のスイッチ回路と前記第６のスイッチ回路とをオフ状態にし且つ前記第７のスイッチ回路と前記第８のスイッチ回路とをオン状態にするとしてもよい。
【００３３】
これにより、第３の電圧源をプリチャージ電源として、ソース線およびビット線へのプリチャージが可能になる。
【００３４】
また、さらに、前記不揮発性記憶素子は、前記低抵抗化終了電圧の絶対値と前記高抵抗化開始電圧の絶対値は等しく、且つ前記高抵抗化開始電圧の絶対値をＶＲＥ、前記低抵抗化開始電圧の絶対値をＶＲＳとすると、ＶＲＥ≦ＶＲＳとなる特性を有してもよい。
【００３５】
これにより、安定して抵抗変化動作が継続されるのに好適な条件で抵抗変化動作が行われる。
【００３６】
また、本開示の一形態における抵抗変化型不揮発性記憶装置は、複数のメモリセルが行方向と列方向とに配置されたメモリセルアレイと、複数のビット線と、前記複数のビット線と同一方向に配置され、前記ビット線と対を成す複数のソース線と、前記複数のビット線および前記複数のソース線に対して直交方向に配置された複数のワード線と、前記複数のソース線のいずれかと前記複数のビット線のいずれかを対で選択する列選択回路と、前記複数のワード線のいずれかを選択する行選択回路と、前記列選択回路に接続され、前記列選択回路で選択されたビット線とソース線に接続されている前記メモリセルへ書き込みを行う書き込み回路と、少なくとも前記列選択回路、前記行選択回路および前記書き込み回路を制御する制御回路と、を備え、前記複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて低抵抗状態と高抵抗状態とを可逆的に変化する抵抗変化層とで構成される不揮発性記憶素子と、第１の拡散層領域と、ゲートと、第２の拡散層領域とで構成され、前記第１電極に前記第１の拡散層領域が接続されるＮＭＯＳトランジスタと、を備え、前記複数のソース線の各々は前記複数のＮＭＯＳトランジスタの各々の前記第２の拡散層領域に接続され、前記複数のビット線の各々は前記複数の不揮発性記憶素子の各々の前記第２電極に接続され、前記複数のワード線の各々は前記複数のＮＭＯＳトランジスタの各々の前記ゲートに接続され、前記書き込み回路が、前記列選択回路にて選択された前記ビット線と前記ソース線間の前記不揮発性記憶素子を低抵抗状態に書き込むときは、前記制御回路は、前記行選択回路にて選択された前記ワード線に第１のゲート電圧を出力する制御を行い、前記書き込み回路が、前記不揮発性記憶素子を高抵抗状態に書き込むときは、前記制御回路は、選択された前記ワード線に前記第１のゲート電圧より低い第２のゲート電圧を出力する制御を行い、前記不揮発性記憶素子は、前記第１電極と前記第２電極間に低抵抗化開始電圧以上の電圧が印加されたときに高抵抗状態から低抵抗状態への変化を開始し、前記低抵抗化開始電圧が、第１の電圧から前記第１の電圧よりも高い第２の電圧までの範囲で変動し、前記不揮発性記憶素子が低抵抗状態への変化を終了したときの電圧である低抵抗化終了電圧が、第３の電圧から前記第３の電圧よりも高い第４の電圧までの範囲で変動する特性を有し、前記書き込み回路は、前記不揮発性記憶素子を低抵抗状態に書き込むときに、前記不揮発性記憶素子への印加電圧が少なくとも前記第４の電圧以下のとき、前記電流制限回路は、前記ＮＭＯＳトランジスタのソースフォロア動作における駆動電流よりも少ない一定電流を出力する。
【００３７】
また、さらに、第１の基準電圧を出力する第１の電圧源と、第２の基準電圧を出力する第２の電圧源と、第３の基準電圧を出力する第３の電圧源と、前記複数のソース線と前記第３の電圧源との間に配置され、前記複数のソース線毎に配置された複数の第７のスイッチ回路と、前記複数のビット線と前記第３の電圧源との間に配置され、前記複数のビット線毎に配置された複数の第８のスイッチ回路と、を備え、前記書き込み回路は、前記第１の電圧源に接続された電流制限回路と、前記電流制限回路の出力と前記列選択回路との間に配置された第１のスイッチ回路と、前記列選択回路と基準電位点との間に配置された第２のスイッチ回路と、前記列選択回路と前記基準電位点との間に配置された第３のスイッチ回路と、前記列選択回路と前記第２の電圧源との間に配置された第４のスイッチ回路とを備え、前記列選択回路は、前記複数のソース線と前記第１のスイッチ回路および前記第２のスイッチ回路との間に配置され、前記複数のソース線毎に配置された複数の第５のスイッチ回路と、前記複数のビット線と前記第３のスイッチ回路および前記第４のスイッチ回路との間に配置され、前記複数のビット線毎に配置された複数の第６のスイッチ回路とを備え、前記制御回路は、前記列選択回路にて選択された前記ビット線と前記ソース線間の不揮発性記憶素子を低抵抗状態に書き込むときは、前記第１のスイッチ回路と前記第３のスイッチ回路とをオン状態とし、前記第２のスイッチ回路と前記第４のスイッチ回路とをオフ状態にし、前記不揮発性記憶素子を高抵抗状態に書き込むときは、前記第１のスイッチ回路と前記第３のスイッチ回路とをオフ状態にし、前記第２のスイッチ回路と前記第４のスイッチ回路とをオン状態とする制御を行うとしてもよい。
【００３８】
これにより、安定して抵抗変化動作を継続できるメモリセルから構成されるメモリセルアレイを備える抵抗変化型不揮発性記憶装置が実現される。
【００３９】
また、前記制御回路は、前記複数の第７のスイッチ回路および前記複数の第８のスイッチ回路を接続することにより、前記列選択回路によって選択される前記ソース線と前記ビット線以外の複数の前記ソース線と複数の前記ビット線とを、前記第３の基準電圧にプリチャージする制御をしてもよい。
【００４０】
これにより、非選択ソース線および非選択ビット線へのプリチャージが可能になる。
【００４１】
また、前記第３の基準電圧をＶＰＲ、前記第１のゲート電圧をＶｗＬ、前記ＮＭＯＳトランジスタのソースフォロア動作での閾値電圧をＶｔｎｓとすると、０[Ｖ]＜ＶＰＲ＜ＶｗＬ−Ｖｔｎｓを満たすように設定されていてもよい。前記第３の基準電圧ＶＰＲは、（ＶｗＬ−Ｖｔｎｓ）／２であってもよい。
【００４２】
これにより、非選択メモリセル内のメモリセルトランジスタを構成するＮＭＯＳトランジスタのゲートとチャネル間の電位差が抑制される。したがって、より微細なプロセスで形成されるメモリセルトランジスタの信頼性を高めることが可能になる。
【００４３】
また、複数の前記不揮発性記憶素子の各々は、高抵抗状態への書き込みと低抵抗状態への書き込みを交互に繰り返したとき、高抵抗状態から低抵抗状態に変化する印加電圧である低抵抗化開始電圧が正規分布的な分散を示す特性を有し、前記制御回路は、前記メモリセルアレイに搭載される前記複数のメモリセルの個数をＡ、前記メモリセルアレイに対して前記高抵抗状態または前記低抵抗状態に書き換える最大回数をＢとすると、１／（Ａ×Ｂ）の発生確率で導出される電圧値を、前記低抵抗化開始電圧の前記第２の電圧ＶＲＳ２とし、前記制御回路は、前記第１のゲート電圧をＶｗＬ、前記ＮＭＯＳトランジスタのソースフォロア動作での閾値電圧をＶｔｎｓとすると、ＶｗＬ＞ＶＲＳ２＋Ｖｔｎｓを満たすように、選択された前記ワード線に前記第１のゲート電圧を出力する制御を行ってもよい。
【００４４】
これにより、メモリセルの個数および最大の書き換え回数の仕様に対応した抵抗変化動作が保証される。
【００４５】
また、前記書き込み回路が、前記不揮発性記憶素子を高抵抗状態に書き込むときは、前記制御回路は、前記ＮＭＯＳトランジスタのドレイン電流特性における非飽和領域でのドレイン電流が、前記一定電流に対して１倍より大きく且つ１．７倍以下となるように、選択された前記ワード線に前記第２のゲート電圧を出力する制御を行うとしてもよい。また、前記制御回路は、前記第１のゲート電圧をＶｗＬ、前記ＮＭＯＳトランジスタのソースフォロア動作での閾値電圧をＶｔｎｓとすると、ＶｗＬ＞１．８[Ｖ]＋Ｖｔｎｓを満たすように、選択された前記ワード線に前記第１のゲート電圧を出力する制御を行うとしてもよい。前記制御回路は、ＶｗＬ≧２．２[Ｖ]＋Ｖｔｎｓを満たすように、選択された前記ワード線に前記第１のゲート電圧を出力する制御を行うとしてもよい。また、前記制御回路は、前記一定電流に対して１．３倍以上且つ１．５倍以下となるように、選択された前記ワード線に前記第２のゲート電圧を出力する制御を行うとしてもよい。
【００４６】
これにより、安定して抵抗変化動作が継続されるのに好適な条件で抵抗変化動作が行われる。
【００４７】
また、さらに、前記第１のゲート電圧と、前記第２のゲート電圧と、前記読み出し回路によって前記抵抗状態を読み出す前記抵抗変化型不揮発性記憶素子と接続された前記ＮＭＯＳトランジスタの前記ゲートに印加する電圧である第３のゲート電圧との何れかを選択的に前記行選択回路に供給する電圧切替回路を備え、前記制御回路は、前記抵抗変化型不揮発性記憶素子に低抵抗状態を書き込むときは前記第１のゲート電圧を選択し、高抵抗状態を書き込むときは前記第２のゲート電圧を選択し、前記抵抗変化型不揮発性記憶素子から読み出し動作を行うときは前記第３のゲート電圧を選択するように、前記電圧切替回路を制御してもよい。
【００４８】
これにより、メモリセルトランジスタを構成するＮＭＯＳトランジスタのゲートへの電圧印加が選択的に行われる。
【００４９】
また、さらに、前記第１のゲート電圧、前記第２のゲート電圧、前記第３のゲート電圧、前記ゲートクランプ電源の電圧、前記第１の電圧源の電圧、前記第２の電圧源の電圧、および、前記第３の電圧源の電圧の少なくとも一つを生成する電圧生成回路を備えてもよい。
【００５０】
これにより、各種電源を内蔵した抵抗変化型不揮発性記憶装置が実現される。
【００５１】
また、本開示の一形態における書き込み方法は、（１）第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、前記第１電極と前記第２電極とに接し、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて低抵抗状態と高抵抗状態とを可逆的に変化する抵抗変化層とで構成される抵抗変化型不揮発性記憶素子と、（２）第１の拡散層領域と、ゲートと、前記ゲートを挟んで前記第１の拡散層領域と反対側に形成される第２の拡散層領域とで構成されるＮＭＯＳトランジスタと、が接続されて構成されるメモリセルを備える抵抗変化型不揮発性記憶装置における書き込み方法である。前記メモリセルでは、前記第１電極と前記第１の拡散層領域とが接続され、前記抵抗変化型不揮発性記憶装置は、さらに、（１）前記第２の拡散層領域に接続されるソース線と、（２）前記第２電極に接続されるビット線と、（３）第１の電圧源に接続された電流制限回路と、前記電流制限回路の出力と前記ソース線と、を接続するための第１のスイッチ回路と、前記ソース線と基準電位とを接続するための第２のスイッチ回路と、前記ビット線と前記基準電位とを接続するための第３のスイッチ回路と、前記ビット線と第２の電圧源とを接続するための第４のスイッチ回路とを含んで構成された書き込み回路とを備え、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子を低抵抗状態に書き込むときは、前記第１のスイッチ回路と前記第３のスイッチ回路とをオンさせ、前記第２のスイッチ回路と前記第４のスイッチ回路とをオフさせ、前記ゲートに第１のゲート電圧を印加する制御をするステップと、前記抵抗変化型不揮発性記憶素子を高抵抗状態に書き込むときは、前記第１のスイッチ回路と前記第３のスイッチ回路とをオフさせ、前記第２のスイッチ回路と前記第４のスイッチ回路とをオンさせ、前記ゲートに前記第１のゲート電圧より低い第２のゲート電圧を印加する制御を行うステップとを含む。
【００５２】
これにより、抵抗変化型不揮発性記憶素子を低抵抗状態に書き込むときには、電流制限回路で制限された電流が抵抗変化型不揮発性記憶素子に印加され、一方、抵抗変化型不揮発性記憶素子を高抵抗状態に書き込むときには、メモリセルトランジスタを構成するＮＭＯＳトランジスタのゲートに、抵抗変化型不揮発性記憶素子を低抵抗状態に書き込むときよりも低いゲート電圧が印加される。これにより、従来よりも、安定した抵抗変化動作が継続される。
【００５３】
以下、本開示の一態様に係る抵抗変化型不揮発性記憶装置および書き込み方法について、図面を参照しながら具体的に説明する。
【００５４】
なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００５５】
（実施形態）
［本開示の基礎データ］
最初に、本開示の基礎となる抵抗変化型不揮発性記憶素子の実験結果を説明する。
【００５６】
図１は、実験効果を比較するため用いた、従来の１Ｔ１Ｒメモリセル１０００の回路図である。ＮＭＯＳトランジスタからなるメモリセルトランジスタ１と抵抗変化型不揮発性記憶素子２とが直列に接続されてメモリセル３を構成する。メモリセルトランジスタ１は、ドレインＤとソースＳとゲートＧとを有する。ゲートＧはメモリセルゲートＭＧに接続される。本図では、ソース線ＳＬからビット線ＢＬに電流が流れる場合が図示されている。よって、この例では、ソース線ＳＬにメモリセルトランジスタ１のドレインＤが接続される。また、抵抗変化型不揮発性記憶素子２は、その一端がメモリセルトランジスタ１のソースＳと接続され、その他端がビット線ＢＬに接続される。
【００５７】
なお、ビット線ＢＬからソース線ＳＬに電流が流れる場合には、抵抗変化型不揮発性記憶素子２と接続されるメモリセルトランジスタ１の端子はドレインＤとなり、ソース線ＳＬに接続されるメモリセルトランジスタ１の端子はソースＳとなる。ソースＳおよびドレインＤは、一方が、第１の拡散層領域に相当し、他方が、ゲートを挟んで第１の拡散層領域と反対側に形成される第２の拡散層領域に相当する。
【００５８】
メモリセル３を低抵抗化する場合は、ビット線ＢＬを基準電位として、十分な駆動能力を有する一般的なドライバー回路（図示せず）でソース線ＳＬに所定期間、電圧パルスを印加し、これにより、ソース線ＳＬ側からビット線ＢＬ側の向きに電流を流す。高抵抗化する場合は、ソース線ＳＬを基準電位として、十分な駆動能力を有する一般的なドライバー回路（図示せず）で、ビット線ＢＬに所定期間、電圧パルスを印加し、これにより、ビット線ＢＬ側からソース線ＳＬ側の向きに電流を流す。なお、この高抵抗化では、抵抗変化型不揮発性記憶素子２に接続されたメモリセルトランジスタ１の端子がドレインＤとなり、ソース線ＳＬに接続されたメモリセルトランジスタ１の端子がソースＳとなる。
【００５９】
この１ビット単位のメモリセルを用いて、ソース線ＳＬと、ビット線ＢＬと、メモリセルゲートＭＧに所定の電圧を与えることで、メモリセル３を評価している。
【００６０】
図２は、本開示の実施の形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００（評価用回路）の回路図である。図１と同じ構成要素に同じ符号を付している。
【００６１】
本実施の形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００は、メモリセル３のソース線ＳＬ側にソース線駆動回路２２ａが接続され、ビット線ＢＬ側にビット線駆動回路２２ｂが接続されている。
【００６２】
ＰＭＯＳトランジスタからなるＬＲ化用電流制限素子１０は、第１の電圧源に接続された電流制限回路の一例であり、抵抗化動作時に電流制限を行う。第１の電圧源は、ＬＲ化用電源端子１１に電圧を供給する電圧源である。ＬＲ化用電流制限素子１０のドレインはＬＲ化ソース線選択スイッチ１４を介してソース線ＳＬと接続され、ＬＲ化用電流制限素子１０のソースはＬＲ化用電源端子１１に接続される。ＬＲ化ソース線選択スイッチ１４は、電流制限回路の出力とソース線とを接続するための第１のスイッチ回路の一例である。ＬＲ化用電流制限素子１０のゲートはＬＲ化用クランプ制御端子１２である。さらにソース線ＳＬは、ＨＲ化ソース線選択スイッチ１８を介してグランド電源端子（つまり、基準電位）に接続される。ＨＲ化ソース線選択スイッチ１８は、ソース線と基準電位とを接続するための第２のスイッチ回路の一例である。
【００６３】
ビット線ＢＬはＬＲ化ビット線選択スイッチ１３を介してグランド電源端子（つまり、基準電位）に接続される。ＬＲ化ビット線選択スイッチ１３は、ビット線と基準電位とを接続するための第３のスイッチ回路の一例である。さらにビット線ＢＬは、ＨＲ化ビット線選択スイッチ１６を介してＨＲ化用電源端子１７に接続される。ＨＲ化ビット線選択スイッチ１６は、ビット線と第２の電圧源とを接続するための第４のスイッチ回路の一例である。第２の電圧源は、ＨＲ化用電源端子１７に電圧を供給する電源である。
【００６４】
メモリセル３を低抵抗化する場合は、ＬＲ化ビット線選択スイッチ１３およびＬＲ化ソース線選択スイッチ１４を所定期間、導通（オン）させ、ＨＲ化ビット線選択スイッチ１６およびＨＲ化ソース線選択スイッチ１８を非導通（オフ）させ、ソース線ＳＬ側からビット線ＢＬ側に電流を流す。
【００６５】
高抵抗化する場合は、ＬＲ化ビット線選択スイッチ１３およびＬＲ化ソース線選択スイッチ１４をオフさせ、ＨＲ化ビット線選択スイッチ１６およびＨＲ化ソース線選択スイッチ１８を所定期間、オンさせ、ビット線ＢＬ側からソース線ＳＬ側に電流を流す。
【００６６】
この評価用回路では、ソース線駆動回路２２ａおよびビット線駆動回路２２ｂの各々の端子に所定の電圧を与えることで、メモリセル３を１ビット単位で評価することを目的としている。
【００６７】
なお、メモリセルアレイを構成する場合は、複数のメモリセル３がソース線駆動回路２２ａおよびビット線駆動回路２２ｂを共有する構成にする。
【００６８】
また、ＬＲ化ビット線選択スイッチ１３、ＬＲ化ソース線選択スイッチ１４、ＨＲ化ビット線選択スイッチ１６、ＨＲ化ソース線選択スイッチ１８は、トランジスタで構成する一般的な選択回路である。これらの箇所での電圧降下を極力小さくし、且つ電流が影響を受けないように、それらのトランジスタのサイズ、トランジスタの構成、および、トランジスタのゲート電圧が設定されている。
【００６９】
図３Ａ〜図３Ｃは、抵抗変化型不揮発性記憶素子２の断面構造を説明する図である。つまり、図３Ａは、抵抗変化型不揮発性記憶素子２の回路図であり、図３Ｂは、フォーミング前における抵抗変化型不揮発性記憶素子２の断面図であり、図３Ｃは、フォーミング後における抵抗変化型不揮発性記憶素子２の断面図である。
【００７０】
図３Ａにおける抵抗変化型不揮発性記憶素子２は、図１で説明した従来の１Ｔ１Ｒメモリセル１０００および、図２で説明した本実施の形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００のいずれでも用いられている素子である。
【００７１】
図３Ａ〜図３Ｃで示す抵抗変化型不揮発性記憶素子２において、メモリセルトランジスタ１と接続される側の端子を端子Ａ、ビット線ＢＬ側の端子を端子Ｂとしている。
【００７２】
図３Ｂに示される抵抗変化型不揮発性記憶素子３０００ａは、抵抗変化型不揮発性記憶素子の製造後で、且つフォーミング前の構造を示している。なお、抵抗変化型不揮発性記憶素子は、製造後、フォーミングと呼ばれる電圧印加処理が行われることで、はじめて抵抗変化動作が可能になる。
【００７３】
抵抗変化型不揮発性記憶素子３０００ａは、端子Ａ側に対応する第１電極３１（下部電極）と、端子Ｂ側に対応する第２電極３４（上部電極）と、酸素不足型の金属酸化物で構成される抵抗変化層３５とを備えている。抵抗変化層３５は、酸素不足型の金属酸化物で構成された第１の金属酸化物層３２と、第１の金属酸化物層３２よりも酸素不足度が小さい金属酸化物で構成された第２の金属酸化物層３３とが積層されて構成されている。
【００７４】
図３Ｃに示される抵抗変化型不揮発性記憶素子３０００ｂは、フォーミング後の構造を示している。フォーミング前の抵抗変化型不揮発性記憶素子３０００ａに対し、フォーミングと呼ばれる電圧印加処理にて電気的なストレスを加える。この結果、図３Ｃに示されるように、第２の金属酸化物層３３の局所領域に、導電パスとなる微小なフィラメント３６が形成される。この微小なフィラメント３６の中で酸化還元反応が起り、その抵抗値が変化することで抵抗変化現象が発現する。以降、本実施の形態で説明する抵抗変化動作は、このフォーミング後の抵抗変化型不揮発性記憶素子３０００ｂの構造によるものとして、説明している。
【００７５】
ここで、抵抗変化層３５は、第１電極３１と第２電極３４との間に介在され、第１電極３１と第２電極３４との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第１電極３１と第２電極３４との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層３５は、第１電極３１に接続される第１の金属酸化物層３２と、第２電極３４に接続される第２の金属酸化物層３３の少なくとも２層を積層して構成される。
【００７６】
第１の金属酸化物層３２は、酸素不足型の第１の金属酸化物で構成され、第２の金属酸化物層３３は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。第２の金属酸化物は第１の金属酸化物に比べて酸素不足度が小さい（すなわち酸素の含有量が大きい）ので、第１の金属酸化物よりも高抵抗層となる。第２の金属酸化物層３３中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメント３６を含むと考えられる。
【００７７】
「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
【００７８】
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
【００７９】
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
【００８０】
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層３２を構成する金属と、第２の金属酸化物層３３を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
【００８１】
例えば、タンタル酸化物を用いる場合、第１の金属酸化物の組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、かつ第２の金属酸化物の組成をＴａＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３５の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１〜８ｎｍ以下としてもよい。
【００８２】
抵抗変化層３５を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層３５を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いてもよい。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
【００８３】
第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極３１と第２電極３４との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくなる。
【００８４】
また、第１の金属酸化物層３２となる第１の金属酸化物を構成する第１の金属と、第２の金属酸化物層３３となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）３６が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
【００８５】
例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
【００８６】
積層構造の抵抗変化層３５における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）３６が変化することにより、その抵抗値が変化すると考えられる。
【００８７】
つまり、第２の金属酸化物に接続される第２電極３４に、第１電極３１を基準にして正の電圧を印加したとき、抵抗変化層３５中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメント３６が繋がりにくくなり、抵抗値が増大すると考えられる。
【００８８】
逆に、第２の金属酸化物に接続される第２電極３４に、第１電極３１を基準にして負の電圧（つまり、第１電極３１に、第２電極３４を基準にして正の電圧）を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメント３６が繋がりやすくなり、抵抗値が減少すると考えられる。
【００８９】
酸素不足度がより小さい第２の金属酸化物に接続されている第２電極３４は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属および第１電極３１を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている第１電極は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
【００９０】
すなわち、第２電極３４の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１電極３１の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
【００９１】
上記の構成とすることにより、第２電極３４と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【００９２】
ところで、第１の金属酸化物層３２に比べより抵抗値が高い第２の金属酸化物層３３の抵抗値は、例えば数百ＭΩ〜１ＧΩ程度に形成されている。一方、フィラメント３６の抵抗値は、酸化反応によって抵抗変化型不揮発性記憶素子２が高抵抗状態になったときでも百ｋΩ前後〜数ＭΩである。従って第１電極３１と、第２電極３４との間に印加された電圧は、第１の金属酸化物層３２と第２の金属酸化物層３３とで分圧され、より抵抗値が高い第２の金属酸化物層３３の方が高くなるが、それに伴う電流経路は第２の金属酸化物層３３の中では均一ではない。第２の金属酸化物層３３の中のより抵抗値の低いフィラメント３６の領域に電圧や電流は集中する。そのため、特許文献１および特許文献３で示されていた厚さが非常に薄い絶縁層の絶縁破壊を防止するための電圧制御は意味が無い。一方でフィラメント３６の中で生じる抵抗変化動作を、安定に且つ継続的に行える電流や電圧の制御が、フィラメントモデルで動作する抵抗変化型不揮発性記憶素子２の場合は新たに必要となる。
【００９３】
図４は、従来の１Ｔ１Ｒメモリセル１０００および、本実施の形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００の評価フロー図である。
【００９４】
まず、低抵抗化動作（Ｓ１０）とセル電流測定（Ｓ１１）を行う。引き続き、高抵抗化動作（Ｓ１２）とセル電流測定（Ｓ１３）を行う。これらの抵抗変化動作を１０万回繰り返して終了する（Ｓ１４）。セル電流測定（Ｓ１１、Ｓ１３）は、抵抗変化動作によりメモリセル３を所望の抵抗状態にできたかを確認するステップであり、抵抗変化型不揮発性記憶素子２がディスターブを受けない低い電圧を抵抗変化型不揮発性記憶素子２に印加して、電流値を測定するステップである。ここで、ディスターブとは、抵抗変化型不揮発性記憶素子２に電圧印加することにより、抵抗変化型不揮発性記憶素子２が記憶している抵抗状態に影響を及ぼす現象を意味する。
【００９５】
図５Ａおよび図５Ｂは、従来の１Ｔ１Ｒメモリセル１０００の駆動条件を示す図である。図５Ａは、低抵抗化における駆動条件を示し、図５Ｂは、高抵抗化における駆動条件を示している。
【００９６】
図５Ａに示される低抵抗化では、ビット線ＢＬの電圧ＶＢＬ１には０[Ｖ]、メモリセルゲートＭＧの電圧ＶＭＧには２．４[Ｖ]、ソース線ＳＬの電圧ＶＳＬ１には２．４[Ｖ]で１００ｎｓの電圧パルスを印加する。
【００９７】
図５Ｂに示される高抵抗化では、ソース線ＳＬの電圧ＶＳＬ２には０[Ｖ]、メモリセルゲートＭＧの電圧ＶＭＧには２．４[Ｖ]、ビット線ＢＬの電圧ＶＢＬ２には２．３５[Ｖ]で５０ｎｓの電圧パルスを印加する。
【００９８】
なお、セル電流測定では、メモリセル３の両端に０．４[Ｖ]を印加して、そのときに流れる電流を測定している。
【００９９】
図６Ａおよび図６Ｂは、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００の駆動条件を示す図である。図６Ａは、低抵抗化における駆動条件を示し、図６Ｂは、高抵抗化における駆動条件を示している。
【０１００】
低抵抗化動作および高抵抗化動作とも、ＬＲ化用電源端子１１の電圧ＶｄＬには２．８[Ｖ]を、ＬＲ化用クランプ制御端子１２の電圧Ｖｃｌａｍｐには２．１５[Ｖ]を、ＨＲ化用電源端子１７の電圧ＶｄＨは２．３５[Ｖ]を定常的に与えている。なお、ＬＲ化用クランプ制御端子１２の電圧Ｖｃｌａｍｐについては、ＬＲ化用電流制限素子１０であるＰＭＯＳトランジスタの閾値電圧をＶｔｐとすると、０[Ｖ]＜Ｖｃｌａｍｐ＜ＶｄＬ−Ｖｔｐを満たす一定電圧に設定しておくのが好ましい。
【０１０１】
そして、図６Ａに示される低抵抗化動作では、メモリセルトランジスタ１のゲートＧに接続されるメモリセルゲートＭＧには電圧ＶｗＬ（第１のゲート電圧）として２．８[Ｖ]を印加し、ＬＲ化ビット線選択スイッチ１３およびＬＲ化ソース線選択スイッチ１４については、１００ｎｓの期間、オンさせる。ＬＲ化ビット線選択スイッチ１３およびＬＲ化ソース線選択スイッチ１４をオンしている期間は、ＨＲ化ビット線選択スイッチ１６およびＨＲ化ソース線選択スイッチ１８はオフしておく。
【０１０２】
図６Ｂに示される高抵抗化動作では、メモリセルトランジスタ１のゲートＧに接続されるメモリセルゲートＭＧには、上記電圧ＶｗＬ（第１のゲート電圧）よりも低い電圧ＶｗＨ（第２のゲート電圧）として、１．４５[Ｖ]を与え、ＨＲ化ビット線選択スイッチ１６およびＨＲ化ソース線選択スイッチ１８については、５０ｎｓの期間、オンさせる。ＨＲ化ビット線選択スイッチ１６およびＨＲ化ソース線選択スイッチ１８をオンしている期間は、ＬＲ化ビット線選択スイッチ１３およびＬＲ化ソース線選択スイッチ１４はオフしておく。
【０１０３】
セル電流測定は、従来技術と同様に、メモリセル３の両端が０．４[Ｖ]になる条件で、そのとき流れる電流を測定している。
【０１０４】
次に評価結果を説明する。
【０１０５】
まず、１０万回の抵抗変化のうちの一部の測定データを用い、その傾向を説明する。
【０１０６】
図７Ａおよび図７Ｂは、従来の１Ｔ１Ｒメモリセル１０００の評価結果を示す図である。図７Ａは、フォーミング後、抵抗変化動作が安定した評価開始直後の１００回目から１２０回目の高抵抗状態と低抵抗状態でのセル電流の推移を示す図である。図７Ｂは、評価終了前の９９９８０回目から１０万回目の高抵抗状態と低抵抗状態のセル電流の推移を示す図である。白丸が低抵抗状態、黒丸が高抵抗状態のセル電流を示している。
【０１０７】
図７Ａでは、低抵抗状態では５０[μＡ]前後で数[μＡ]のばらつきを有しながら推移し、高抵抗状態では１[μＡ]程度で安定な推移を示している。
【０１０８】
図７Ｂでは、低抵抗状態では図７Ａに比べてセル電流が減少し、３０[μＡ]から４０[μＡ]の間で１０[μＡ]程度のばらつきを有しながら推移し、高抵抗状態では、比較的安定な推移を示している。
【０１０９】
図８Ａおよび図８Ｂは、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００の評価結果を示す図である。図８Ａは、フォーミング後、抵抗変化動作が安定した評価開始直後の１００回目から１２０回目の高抵抗状態と低抵抗状態のセル電流の推移を示す図である。図８Ｂは、評価終了前の９９９８０回目から１０万回目の高抵抗状態と低抵抗状態のセル電流の推移を示す図である。低抵抗状態では、３０[μＡ]から４０[μＡ]弱であり初期のセル電流は低いが、図８Ａと図８Ｂとを参照するとばらつきやセル電流の変化は小さいことがわかる。
【０１１０】
次に、１０万回の抵抗変化の全測定データを用いて、統計的な説明をする。
【０１１１】
図９は、従来の１Ｔ１Ｒメモリセル１０００のセル電流を、１万回単位で正規期待値プロットを表した図である。例えばセル電流分布９０は、低抵抗化の１回目から１万回目までの１万点のセル電流を正規期待値プロットで表した分布であり、図７Ａのセル電流は、この領域に含まれている。セル電流分布９１は、９万１回目から１０万回目までの１万点のセル電流を正規期待値プロットで表した分布であり、図７Ｂのセル電流は、この領域に含まれている。
【０１１２】
なお、図９におけるセル電流分布９０とセル電流分布９１との間のセル電流分布については、セル電流分布９０に続いて右から左に順に、１万１回目から２万回目、２万１回目から３万回目、３万１回目から４万回目、４万１回目から５万回目、５万１回目から６万回目、６万１回目から７万回目、７万１回目から８万回目、８万１回目から９万回目、の各１万点の正規期待値プロットが表されている。
【０１１３】
同様に、セル電流分布９２は高抵抗化の１回目から１万回目までのセル電流の正規期待値プロットを、セル電流分布９３は９万１回目から１０万回目までのセル電流の正規期待値プロットを表している。
【０１１４】
そして、図９におけるセル電流分布９２とセル電流分布９３との間のセル電流分布については、セル電流分布９２に続いて左から右に順に、１万１回目から２万回目、２万１回目から３万回目、３万１回目から４万回目、４万１回目から５万回目、５万１回目から６万回目、６万１回目から７万回目、７万１回目から８万回目、８万１回目から９万回目、の正規期待値プロットに対応している。
【０１１５】
図９により、図７Ａおよび図７Ｂで見られた傾向は、統計的に表現するとより鮮明になっている。低抵抗状態のセル電流（セル電流分布９０〜セル電流分布９１）は、例えばセル電流分布９０（１回目から１万回目までの正規期待値プロット）は、ほぼ直線的であることから正規分布的な振る舞いをしていることがわかる。ところが、抵抗変化回数の増加にともない全体的にセル電流値は順次減少するとともに、シグマ＝０以下に対応するセル電流分布が、大きく低電流側に拡大している。
【０１１６】
高抵抗状態のセル電流（セル電流分布９２〜セル電流分布９３）も明らかな変化が見られる。抵抗変化回数の増加にともない全体的にセル電流は順次増加するとともに、シグマ＝０以上に対応する高電流側の分布が、大きく拡大している。
【０１１７】
抵抗変化型不揮発性記憶素子を用いた記憶装置では、書き込まれた低抵抗状態または高抵抗状態を、センスアンプ回路で読み出し、データの“１”または“０”の何れにあるかの判別を行う。この判別を行うためには、低抵抗状態の最小のセル電流値（ＩＬｍｉｎ）と高抵抗状態の最大のセル電流値（ＩＨｍａｘ）に、所定以上の差（動作ウインドウ）が必要である。
【０１１８】
メモリセルアレイを構成する場合、メモリセルアレイ毎の製造ばらつきや、メモリセルアレイ内でのメモリセル毎のばらつき等、各種ばらつきのマージンを考慮しても、所定の動作ウインドウが確保されることが必要である。
【０１１９】
そのためには、低抵抗状態のセル電流分布の低下やばらつきが少ない、例えば書き換え回数を１万回程度までに制限することで、動作ウインドウを確保することが考えられる。
【０１２０】
しかし、書き換え回数が制限される為、抵抗変化型不揮発性記憶装置の応用範囲が限定されてしまう。
【０１２１】
また、非特許文献１でも開示されているように、ベリファイ書き込みを行うことも考えられる。所定の動作ウインドウを確保するように、例えば２０[μＡ]のセル電流を判定基準値として低抵抗化（ＬＲ）ベリファイを行う。２０[μＡ]以下のセル電流のメモリセルに対しては、２０[μＡ]以上のセル電流になるまで、再書き込みを行えば、動作ウインドウを確保でき、書き換え回数を制限する必要もなくなる。
【０１２２】
ところで、図９に示す低抵抗化ベリファイの基準値を２０[μＡ]に設定した例では、４万１回から５万回の書き換え回数のセル電流分布辺りから再書き込み対象のメモリセルが発生している。そして、書き換え回数が増加するに従い、再書き込み対象のメモリセルが増加している。
【０１２３】
この特性を鑑みると、ベリファイ動作のため書き込み速度が低下するという課題に加えて、書き換え回数が増えるに従い、書き込み速度が低下する課題が想定される。
【０１２４】
図１０は、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００のセル電流を、１万回単位で正規期待値プロットを表した図である。例えば、セル電流分布１００は低抵抗化の１回目から１万回目までの１万点のセル電流を正規期待値プロットで表した分布であり、図８Ａのセル電流は、この領域に含まれている。また、セル電流分布１０１は、９万１回目から１０万回目までの１万点のセル電流を正規期待値プロットで表した分布であり、図８Ｂのセル電流は、この領域に含まれている。
【０１２５】
図１０におけるセル電流分布１００とセル電流分布１０１との間のセル電流分布については、セル電流分布１００に続いて右から左に順に、１万１回目から２万回目、２万１回目から３万回目、３万１回目から４万回目、４万１回目から５万回目、５万１回目から６万回目、６万１回目から７万回目、７万１回目から８万回目、８万１回目から９万回目、の正規期待値プロットに対応している。
【０１２６】
同様に、セル電流分布１０２は高抵抗化の１回目から１万回目までのセル電流の正規期待値プロットを、セル電流分布１０３は９万１回目から１０万回目までのセル電流の正規期待値プロットを表している。
【０１２７】
図１０におけるセル電流分布１０２とセル電流分布１０３との間のセル電流分布については、セル電流分布１０２に続いて左から右に順に、１万１回目から２万回目、２万１回目から３万回目、３万１回目から４万回目、４万１回目から５万回目、５万１回目から６万回目、６万１回目から７万回目、７万１回目から８万回目、８万１回目から９万回目、の正規期待値プロットに対応している。
【０１２８】
図１０から分かるように、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００の正規期待値プロットでは、低抵抗状態、高抵抗状態とも、図９に示される従来の１Ｔ１Ｒメモリセル１０００の正規期待値プロットと比較して、１０万回までの測定で殆ど直線的な分布形状に変動が無く、ほぼ正規分布が維持されている。
【０１２９】
このことは、同じ抵抗変化型不揮発性記憶素子を用いていても、メモリセル駆動装置や駆動方法の違いに依って、書き換え回数などの信頼性が異なることを示している。
【０１３０】
本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００を用いると、低抵抗状態の最小のセル電流値ＩＬｍｉｎと高抵抗状態の最大のセル電流値ＩＨｍａｘで決まる動作ウインドウは、書き換え回数が１０万回でも十分に確保され、また書き換え回数に依存した変化が非常に小さく良好な特性を示している。
【０１３１】
従って、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００では、従来技術に比べて、ベリファイ書き込みを用いなくても、書き換え回数を大幅に増やすことが可能になる。
【０１３２】
一方、メモリセルアレイ毎の製造ばらつきや、メモリセルアレイ内でのメモリセル毎のばらつき等、各種ばらつきを想定して所定の動作ウインドウを確保するためには、ベリファイ書き込みを行うことも必要に応じて考えられる。上述したように、２０[μＡ]のセル電流を判定基準値としてＬＲベリファイを行うとしても、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００によれば、殆ど再書き込み対象のメモリセルは生じず、書き込み回数が増加しても、再書き込み対象のメモリセルの数は殆ど増えない。従って書き換え回数が増えても、書き込み速度が低下しない。
【０１３３】
図１１Ａ〜図１１Ｆは、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００を用いた１０万回の抵抗変化動作において、低抵抗化、および低抵抗化時のセル電流測定は同じ条件としたときに、高抵抗化の駆動条件の依存性を示す図である。図１１Ａ〜図１１Ｆでは、いずれも、図１０と同様に１０万回までのセル電流を、１万回単位で正規期待値プロットが示されている。図１１Ａ〜図１１Ｆでは、高抵抗化の駆動条件として、メモリセル３のメモリセルゲートＭＧ（図２を参照）の電圧が各々異なる。各々のゲート電圧は、条件Ａでは１．１６[Ｖ]であり（図１１Ａ）、条件Ｂでは１．３１[Ｖ]であり（図１１Ｂ）、条件Ｃでは１．４５[Ｖ]であり（図１１Ｃ）、条件Ｄでは１．６０[Ｖ]であり（図１１Ｄ）、条件Ｅでは１．７６[Ｖ]であり（図１１Ｅ）、条件Ｆでは２．４０[Ｖ]であり（図１１Ｆ）、この順に高くなっている。条件Ｃは、図１０を参照して説明した条件と同じである。なお、測定は各々異なるサンプル（抵抗変化型不揮発性記憶素子）で行っている。
【０１３４】
図１１Ａに示されるように、条件Ａでは、低抵抗状態の分布は、１０万回の抵抗変化動作を通じて分布形状に顕著な変化は無いが、高抵抗状態の分布において２シグマ付近で「ＨＲエラー」と示す高抵抗化不良の状態が発生し、動作ウインドウは消滅している。シグマ＝０付近に分布するときは十分な動作ウインドウがあるが、高抵抗化において図中で「ＨＲエラー」と示している２シグマ付近の分布は、低抵抗状態に固定されたままの状態や、高抵抗化が不十分な状態が発生している。
【０１３５】
同一の駆動条件で同一のメモリセルに対して抵抗変化動作を行っているが、同じ低抵抗状態でも、よりセル電流の多い状態（低抵抗化がより進んだ状態）と、セル電流の少ない状態（低抵抗化が進んでいない状態）が正規分布的に発生する。そして、より低抵抗化が進んだセル電流の多い低抵抗状態が発生した場合は、低抵抗化の駆動能力に対して、高抵抗化の駆動能力が不足していると考えられる。
【０１３６】
図１１Ｂに示される条件Ｂでは、図１１Ｃに示される条件Ｃに近い動作ウインドウが概ね得られており、１０万回の抵抗変化動作を通じて低抵抗状態および高抵抗状態の分布形状に顕著な変化は無い。ただし、図中で「ＨＲエラー」と示している低抵抗状態に固定されたままの状態が、１０万回の抵抗変化中で１１回ほど発生し、低抵抗セル電流分布の最大付近に留まっている。即ち、低抵抗化が進んだ状態のものでは、高抵抗化の駆動能力がまだ不足しており、高抵抗状態に書き換えできない場合が、非常に低い確率だが、発生することを示している。
【０１３７】
図１１Ｄに示される条件Ｄでは、図１１Ｃに示される条件Ｃに近い動作ウインドウが概ね得られており、ＨＲエラーの発生も無い。また、１０万回の抵抗変化動作を通じて低抵抗状態および高抵抗状態の分布形状にも顕著な変化も無い。
【０１３８】
図１１Ｅに示される条件Ｅでは、図１１Ｃに示される条件Ｃに比べて動作ウインドウが縮小傾向にある。ＨＲエラーの発生や、１０万回の抵抗変化動作を通じて高抵抗状態の分布形状には顕著な変化は無いが、低抵抗状態の分布に少し変化が生じている。
【０１３９】
図１１Ｆに示される条件Ｆでは、図１１Ｅに示される条件Ｅに比べて、１０万回の抵抗変化動作を通じてさらに低抵抗状態の分布の変化が拡大している。
【０１４０】
以上の結果より、抵抗変化回数が増加しても所定の動作ウインドウを有し、且つセル電流分布の変化を抑えた状態を実現するには、低抵抗化と高抵抗化の駆動能力のバランスが重要で、最適な駆動領域があることがわかる。低抵抗化駆動を同一条件で行っても、高抵抗化の駆動能力が過小だと、図１１Ａに示される条件Ａおよび図１１Ｂに示される条件Ｂのように高抵抗化ができない状態が確率的に発生する。一方、図１１Ｆに示される条件Ｆのように高抵抗化の駆動能力が過大だと、低抵抗状態の特性に影響が及ぶ。これらを鑑みると、図１１Ｃに示される条件Ｃおよび図１１Ｄに示される条件Ｄの駆動条件が好適条件である。
【０１４１】
次に、これらの実験結果を、動作点解析図を用いて、その動作を説明する。
【０１４２】
まず、特許文献４などで、従来知られている１Ｔ１Ｒメモリセルの動作に関する知見を説明する。図１２は、従来の１Ｔ１Ｒメモリセルの低抵抗化動作における動作点解析図と、従来の１Ｔ１Ｒメモリセルの高抵抗化動作における動作点解析図である。
【０１４３】
図１２（ａ）は、従来の１Ｔ１Ｒメモリセルの低抵抗化動作における動作点解析図を示す。図１２（ｂ）は、従来の１Ｔ１Ｒメモリセル高抵抗化動作における動作点解析図を示す。
【０１４４】
横軸は、メモリセル３を構成するメモリセルトランジスタ１と、抵抗変化型不揮発性記憶素子２の接続点であるメモリセルトランジスタ１のソースＳ（または、ドレインＤ）の電圧Ｖｓを、縦軸は、メモリセルトランジスタ１に流れる電流を表している。なお、低抵抗化動作（図１２（ａ））と、高抵抗化動作（図１２（ｂ））とでは、電流の向きは逆であるため、ここでは絶対値で表している。
【０１４５】
図１２（ａ）に示されるように、低抵抗化動作では、ソース線に電圧ＶＳＬ１を与え、ビット線に電圧ＶＢＬ１（０[Ｖ]）を与え、ソース線からビット線の向きが正となる電圧を印加する。抵抗変化型不揮発性記憶素子２の両端の電圧が低抵抗化開始電圧ＶＲＳとなると、低抵抗化動作が開始される。
【０１４６】
メモリセルトランジスタ負荷特性２００およびメモリセルトランジスタ負荷特性２０１は、メモリセルトランジスタ１のソースフォロア動作の電圧−電流特性図である。メモリセルトランジスタ負荷特性２００は、ソース線電圧が最終電圧のＶＳＬ１に到達する途中の状態を示している。低抵抗化動作ではメモリセルトランジスタ１は、ソースフォロア動作をし、その結果、メモリセルトランジスタ負荷特性２０１では、ソース電圧Ｖｓの上昇とともにゲート電圧ＶＧ−Ｖｔｎｓに漸近して、ほぼ直線的に電流は減少する。ここでＶｔｎｓはメモリセルトランジスタ１の閾値電圧で、この場合は、ソース電圧の上昇に伴う基板バイアス効果も含んだ閾値電圧である。
【０１４７】
抵抗変化型不揮発性記憶素子２は、その両端の電圧が低抵抗化開始電圧ＶＲＳになる、抵抗変化型不揮発性記憶素子２の高抵抗状態ＨＲＳで電圧−電流特性（図中のＨＲＳ）とメモリセルトランジスタ負荷特性２００との交点である低抵抗化開始点ＬＳ０に達すると、高抵抗状態ＨＲＳから抵抗変化動作を開始する。最終的に、抵抗変化型不揮発性記憶素子２は、その両端の電圧が低抵抗化終了電圧ＶＲＥとなる、抵抗変化型不揮発性記憶素子２の低抵抗状態ＬＲＳでの電圧−電流特性（図１２（ａ）中のＬＲＳ）とメモリセルトランジスタ負荷特性２０１との交点である低抵抗化終了点ＬＥ０で、抵抗変化動作を終了し、低抵抗状態ＬＲＳとなる。
【０１４８】
なお、低抵抗化終了電圧ＶＲＥは、低抵抗化開始電圧ＶＲＳと同じか、それより低い電圧となっている。
【０１４９】
図１２（ｂ）に示されるように、高抵抗化動作は、概ね低抵抗化動作の対称点で生じる。ビット線に電圧ＶＢＬ２を与え、ソース線に電圧ＶＳＬ２（０[Ｖ]）を与え、ビット線からソース線の向きが正となる電圧を印加する。抵抗変化型不揮発性記憶素子２の両端の電圧が低抵抗化終了電圧ＶＲＥと絶対値がほぼ同じ電圧に達すると、高抵抗化動作を開始する。そのため、本明細書中では高抵抗化開始電圧の表記として低抵抗化終了電圧の表記と同じＶＲＥと記している。
【０１５０】
メモリセルトランジスタ負荷特性２１０は、メモリセルトランジスタ１の電圧−電流特性図で、ドレイン出力動作となる。
【０１５１】
抵抗変化型不揮発性記憶素子２は、その両端の電圧の絶対値が低抵抗化終了電圧ＶＲＥで且つ、低抵抗化終了時電流２２０と同じとなる動作点、即ち抵抗変化型不揮発性記憶素子２の低抵抗状態ＬＲＳでの電圧−電流特性（図１２（ｂ）中のＬＲＳ）とメモリセルトランジスタ負荷特性２１０との交点である高抵抗化開始点ＨＳ０に達すると、低抵抗状態ＬＲＳから抵抗変化動作を開始する。最終的に、抵抗変化型不揮発性記憶素子２の高抵抗状態ＨＲＳでの電圧−電流特性（図１２（ｂ）中のＨＲＳ）とメモリセルトランジスタ負荷特性２１０との交点である高抵抗化終了点ＨＥ０で、抵抗変化型不揮発性記憶素子２は、抵抗変化を終了し高抵抗状態ＨＲＳとなる。
【０１５２】
なお、高抵抗状態の抵抗変化型不揮発性記憶素子２の電圧−電流特性は、厳密には非線形的であるが、ここでは簡単化の為、線形特性で示している。
【０１５３】
このように、低抵抗化動作と高抵抗化動作はほぼ対称点で生じるため、低抵抗化動作を基板バイアス効果の影響が大きいソースフォロア動作の向きにメモリセル３を構成することで、同じゲート電圧で高抵抗化動作も容易に行える。
【０１５４】
なお、高抵抗化後、高抵抗状態ＨＲＳの抵抗変化型不揮発性記憶素子２の両端には、ほぼ高抵抗化電圧として電圧ＶＢＬ２の比較的高い電圧が印加される。特許文献１および特許文献３においては、高抵抗化動作で抵抗変化型不揮発性記憶素子の破壊を防ぐために、電圧を制限することの有効性が提起されているが、本実施形態の抵抗変化型不揮発性記憶素子２ではそのような現象は観測されていない。特許文献１および特許文献３に用いられている抵抗変化型不揮発性記憶素子は、非常に薄い絶縁層を含んで構成されている。これに対して、本実施形態で用いる抵抗変化型不揮発性記憶素子は、局所的な領域に形成されたフィラメントで起こる酸化還元反応に起因した抵抗変化動作を起こす素子である。これらの抵抗変化型不揮発性記憶素子は、異なるメカニズムによる抵抗変化動作をしているためと考えられる。
【０１５５】
以上のような動作説明から明らかなように、従来の１Ｔ１Ｒメモリセル１０００では、図９で説明したように、およそ１万回までの抵抗変化動作は安定的である。しかし、抵抗変化動作を１０万回まで繰り返すと、低抵抗状態でのセル電流値は順次減少するとともに、大きく低電流側に拡大している。また、非特許文献１で開示されている図２７に示す、まれに偶発的に起こる高抵抗状態に固まる現象などは、抵抗変化動作の不安定性を示し、これらは、従来知られている知見では説明できない。
【０１５６】
そこで、本発明者らが新たに見出した知見を基に、抵抗変化動作の安定性を阻害する要因を以下に説明する。
【０１５７】
図１３Ａおよび図１３Ｂは、従来の１Ｔ１Ｒメモリセル１０００を用いて測定した、低抵抗化動作の電圧−電流特性（Ｖ−Ｉ特性）を示す図である。ここでは、低電流領域の振る舞いを明らかにするため、縦軸は対数で表している。抵抗変化型不揮発性記憶素子２を高抵抗状態に設定した状態で、ビット線ＢＬをグランド電圧（基準電位）、メモリセルゲートＭＧに３[Ｖ]を印加した状態で、ソース線ＳＬに１．８[Ｖ]まで０．１[Ｖ]の刻み幅で電圧を印加しながら電流測定（ＶＳＩＭ）を２回繰り返した。黒丸を繋ぐ線が１回目ループ、白丸を繋ぐ線が２回目ループを示す。なお、この測定においては、メモリセルトランジスタ１の閾値電圧の影響を排除するため、ゲート電圧は通常よりも高く設定している。
【０１５８】
図１３Ａは、多くのサンプル（抵抗変化型不揮発性記憶素子２）を測定したときに観測される代表的な挙動（電圧−電流特性）を示している。
【０１５９】
１回目ループは、電流が１０[μＡ]以下と少なく、高抵抗状態にあることを示している。そして低抵抗化開始点２３１では、不連続に電流が増加し、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳへ変化が起こっていることを示している。２回目ループは、電流が数百[μＡ]と多く、低抵抗状態ＬＲＳにあることを示している。１回目ループでは、約０．６[Ｖ]付近で一旦電流値が減少する変極点（極値点）２３０を有し、それ以前の第１の高抵抗状態より、抵抗値がより上昇した第２の高抵抗状態になっていることがわかる。
【０１６０】
図１３Ｂは、多数のサンプル（抵抗変化型不揮発性記憶素子２）の測定を通じて、低抵抗化が生じない挙動として観測されたサンプルの挙動（電圧−電流特性）を示している。
【０１６１】
１回目ループは、図１３Ａと同様に電流が１０[μＡ]以下と少なく、高抵抗状態にあることを示している。また約０．８[Ｖ]付近で一旦電流値が減少する変極点（極値点）２３０を有し、それ以前の第１の高抵抗状態より、抵抗値がより上昇した第２の高抵抗状態になることがわかる。
【０１６２】
しかし、１．８[Ｖ]までの電圧印加では低抵抗状態への変化は起こっていない。２回目ループでは、１回目ループより、より電流が少ない。即ち、より抵抗値が高い第２の高抵抗状態に変化してしまっている。
【０１６３】
この現象は、次のように考えることが出来る。このサンプル（抵抗変化型不揮発性記憶素子）では、たまたま低抵抗化電圧が１．８[Ｖ]以上にあった為、低抵抗化動作が出来なかった。この場合、単に電圧不足で低抵抗化出来ずそれ以前の第１の高抵抗状態であり続けるのでは無く、変極点（極値点）２３０より高い電圧で、抵抗値がより高い第２の高抵抗状態に変化する。そして、この状態になると、通常の駆動方法では低抵抗化動作が困難になり、安定的な抵抗変化動作が阻害される。
【０１６４】
上述した現象は、非特許文献１で報告されている図２７で示す、高抵抗化動作と低抵抗化動作を繰り返す中で、低抵抗化動作を行ったにも係わらず偶発的に高抵抗状態に固まる状態５２０に対応している。この非特許文献１で示しているメモリセル電流は、それ以前の高抵抗状態のメモリセル電流より少ないことが示されている。このことは、図１３Ｂで説明した低抵抗化電圧が不足し、第２の高抵抗状態に変化してしまった現象として説明できる。
【０１６５】
このような状態に陥った場合、非特許文献１では、印加電圧などを工夫した書き換えアルゴリズムからなるベリファイ書き換えを行うことで、正常な書き換え動作状態に復元する方法が示されている。しかし、このような状態に陥らない、または陥る頻度を極力少なくすることが、より望ましい。そのためには、抵抗変化動作を繰り返す中で、低抵抗化開始点２３１の起こりうる最大電圧を明らかにし、それ以上の電圧を加えることが必要となる。
【０１６６】
図１４は、従来の１Ｔ１Ｒメモリセル１０００を用いて測定した、メモリセル３のヒステリシスループを示す図である。これは、低抵抗化開始電圧（ＶＲＳ）のばらつきを測定するためである。
【０１６７】
横軸における負電圧に表示された領域は、低抵抗化動作領域であり、ビット線ＢＬを０[Ｖ]とし、ソース線ＳＬに、０．１[Ｖ]の刻み幅で５０ｎｓのパルス電圧を印加し、セル電流測定を繰り返して得られた結果である。なお、電圧の極性は、ソース線ＳＬを基準として示している。
【０１６８】
横軸における正電圧に表示された領域は、高抵抗化動作領域であり、ソース線ＳＬを０[Ｖ]とし、ビット線ＢＬに、０．１[Ｖ]の刻み幅で５０ｎｓのパルス電圧を印加し、セル電流測定を繰り返して得られた結果である。
【０１６９】
なお、ゲート電圧およびセル電流測定の条件は図５Ａおよび図５Ｂを参照して説明した条件と同じである。
【０１７０】
ここでの測定では、同一のメモリセルを連続して５ループ（図示は３ループ分）、時計回りに、繰り返している。低抵抗化開始電圧２４０が、高抵抗状態から低抵抗状態へ切り替わる低抵抗化開始電圧である。１．２[Ｖ]付近を中心に、同一のメモリセルでも、ループ毎に低抵抗化開始電圧が少し異なっていることがわかる。
【０１７１】
この方法で、多数のサンプル（抵抗変化型不揮発性記憶素子）で同様の測定を行い、同一メモリセルの低抵抗化開始電圧の分布について統計的な分析を行った。
【０１７２】
図１５は、測定された低抵抗化開始電圧２４０の分布データを、正規期待値プロットで表した図である。図１３Ａおよび図１３Ｂで示したＶ−Ｉ特性評価は、通常の抵抗変化動作より長いパルス幅で抵抗変化現象を観測した結果である。これに対して、図１５は通常の抵抗変化動作で行われるパルス幅で抵抗変化現象を観測した結果を示す図であり、より実動作に近い条件での結果である。
【０１７３】
図１５から分かるように、１．２[Ｖ]を中心に、−２シグマでは約１．０６[Ｖ]、＋２シグマでは約１．３６[Ｖ]で、直線的なため、正規確率的な分布をしている。
【０１７４】
この分布データは、同一メモリセルに対して抵抗変化動作を繰り返したときの変動と、異なるメモリセルのばらつきの両方の要素を含んでいる。
【０１７５】
ところで本発明者らは、抵抗変化型不揮発性記憶素子の特質として特許文献５で、低抵抗化動作や高抵抗化動作で観測されるセル電流のばらつきに関し、メモリセルアレイの製造ばらつきと、メモリセルアレイ内でのメモリセル毎のばらつきとは概ね一致することを開示している（特許文献５の図５Ａ、図５Ｂ参照）。即ち、同一のメモリセルで抵抗変化動作をＮ回繰り返したときのセル電流分布と、異なるＮ個のメモリセルを、各々１回だけ抵抗変化動作を行ったときのＮ個のメモリセルのセル電流分布は概ね一致する。
【０１７６】
この知見を鑑みると、この分布データより、低抵抗化に必要な印加電圧は、図１５に示される外挿線２５０にて、推定することができる。
【０１７７】
例えば、メモリセルアレイ容量が１Ｍビットとする。１回の抵抗変化動作で唯一の状態が発生する確率（≒１／１，０００，０００）は、最大値が外挿点２５１ａで示す４．７シグマで、そのときの電圧は約１．５５[Ｖ]であり、また、最小値が外挿点２５１ｂで示す−４．７シグマで、そのときの電圧は約０．８９[Ｖ]となる。
【０１７８】
一方、特定のメモリセルだけ１００万回の抵抗変化動作を繰り返したときも同じ発生確率であると扱うと、唯一の状態が発生する確率（＝１／１，０００，０００）は、上記と同じで外挿点２５１ａおよび外挿点２５１ｂとなる。
【０１７９】
即ち、最大の低抵抗化開始電圧ＶＲＳｍａｘ（第２の電圧ＶＲＳ２）は、１．５５[Ｖ]程度の状態が発生する可能性が考えられ、従って、少なくともこれ以上の電圧値が抵抗変化型不揮発性記憶素子２の両端に印加されるように、図１２で説明したメモリセルトランジスタ負荷特性２０１を設定する。
【０１８０】
所定のメモリセルアレイ容量で書き換え回数が規定される場合も、同様の考え方を適用する。例えば、想定するメモリセルアレイ容量が１Ｍビットで、各々のメモリセルで書き換え回数が最大１００万回必要な仕様の場合、唯一の状態が発生する確率（≒１／１０１２）は、最大値が外挿点２５２ａで示す７．０シグマで、そのときの電圧は約１．７２[Ｖ]、最小値が外挿点２５２ｂで示す−７．０シグマで、そのときの電圧は約０．７２[Ｖ]となる。
【０１８１】
従って、このようなメモリ仕様の場合は、少なくとも最大の低抵抗化開始電圧ＶＲＳｍａｘ（第２の電圧ＶＲＳ２）として、１．７２[Ｖ]以上の電圧値、例えば１．８[Ｖ]を目安として抵抗変化型不揮発性記憶素子２の両端に印加されるように、図１２で説明したメモリセルトランジスタ負荷特性２０１を設定する。
【０１８２】
図１５に示す分布データを、外挿ではなく広範囲に亘って実測データとして採取することで、必要電圧の推定精度が上昇するが、限界がある。このような外挿法を適用することで、構成する抵抗変化型不揮発性記憶装置に搭載されるメモリセルアレイ容量および書き換え回数という仕様に対応して、おおよその低抵抗化駆動電圧の最大電圧や最小電圧を事前に推定することができる。そのため、不必要な過大電圧の設定をせずに、確率的に低抵抗化できない状態の発生を回避できる。
【０１８３】
以上の知見をまとめると、抵抗変化型不揮発性記憶素子は、高抵抗状態への書き込みと低抵抗状態への書き込みを交互に繰り返したとき、高抵抗状態から低抵抗状態に変化する印加電圧である低抵抗化開始電圧が正規分布的な分散を示す特性を有する。このとき、メモリセルアレイに搭載されるメモリセルの個数をＡ、メモリセルアレイに対し高抵抗状態または低抵抗状態に書き換える最大回数をＢとすると、１／（Ａ×Ｂ）の発生確率で導出される電圧以上の電圧が、正規分布的な分散を示す低抵抗化開始電圧における最大電圧となるように、制御するのが好ましい。
【０１８４】
図１６は、図９で示す従来の１Ｔ１Ｒメモリセル１０００の１０万回の抵抗変化動作、および、図１０で示す本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００の１０万回の抵抗変化動作に基づいて算出したフィラメントサイズの推移を示す図である。非特許文献２で開示されている手法を用いることで、図９および図１０で示すセル電流を元に相対的な大きさとして導出している。なお、図１６に示されるフィラメントサイズは、図３Ｃのフォーミング後の断面図に示す、フィラメント３６の直径に対応する。
【０１８５】
図１６では、横軸が書き換え回数、縦軸がフィラメントサイズを表している。図１６において、カーブ（Ａ）が、従来の１Ｔ１Ｒメモリセル１０００によるフィラメントサイズの推移、カーブ（Ｂ）が、本実施の形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００によるフィラメントサイズの推移を表している。
【０１８６】
導出においては、図９に示す従来の１Ｔ１Ｒメモリセル１０００のセル電流データおよび、図１０に示す本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００のセル電流データにて、２千回目からの１００回分のセル電流データ、２万回目からの１００回分のセル電流データ、５万回目からの１００回分のセル電流データ、９万回目からの１００回分のセル電流データを用いて、各々２千回目、２万回目、５万回目、９万回目のフィラメントサイズを導出している。
【０１８７】
書き換え回数が増加するに伴い、カーブ（Ａ）およびカーブ（Ｂ）に明らかな違いが見られる。従来の１Ｔ１Ｒメモリセル１０００の特性を示すカーブ（Ａ）は、書き換え回数が増えるに従い、徐々にフィラメントサイズは大きくなる。９万回目のフィラメントサイズは２千回目のフィラメントサイズに比べて１２．３％大きくなっている。これに対し、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００の特性を示すカーブ（Ｂ）では、９万回目のフィラメントサイズは２千回目のフィラメントサイズに比べて、４．４％の拡大に抑えられ、特に２万回目以降は殆ど変化していないことがわかる。このことは、書き換え回数を増やしても書き込み状態があまり変わらず安定な制御方法であることを示している。
【０１８８】
図１７は、図１３Ａから図１６で説明した新たな知見を、図１２で説明した従来の１Ｔ１Ｒメモリセル１０００の動作点解析図に反映した図であり、そこから見出される課題を説明する。図１７は、従来の１Ｔ１Ｒメモリセルの低抵抗化動作における動作点解析図、従来の１Ｔ１Ｒメモリセルの高抵抗化動作における動作点解析図である。
【０１８９】
図１７（ａ）は、低抵抗化動作における動作点解析図を示し、図１７（ｂ）は、高抵抗化動作における動作点解析図を示している。
【０１９０】
図１２と同じものは、同じ符号を付し、重複するものは説明を省略する。
【０１９１】
低抵抗化開始電圧ＶＲＳは、同一メモリセルでも抵抗変化動作を行う毎に変動し、起こりうる最大電圧（第２の電圧ＶＲＳ２）および最小電圧（第１の電圧ＶＲＳ１）は、構成するメモリセルアレイ容量や書き換え回数に依存して確率的に決まる。
【０１９２】
同様に、低抵抗化終了電圧ＶＲＥも一定ではなく、低抵抗化開始電圧に連動して、低抵抗化開始電圧が高いときは低抵抗化終了電圧もより高く、低抵抗化開始電圧が低いときは低抵抗化終了電圧もより低くなると考えられる。
【０１９３】
図１２で説明した低抵抗化開始電圧ＶＲＳおよび低抵抗化終了電圧ＶＲＥを、平均的な電圧のときとすると、ある所定のメモリセルアレイ容量および書き換え回数が規定されたメモリセルアレイＡにおいて、確率的に起こりうる最大電圧の動作点を低抵抗化開始点ＬＳ１として表している。
【０１９４】
そして、最終的に、抵抗変化型不揮発性記憶素子２は、低抵抗化終了点ＬＥ１で低抵抗化が終了し、低抵抗状態ＬＲＳ１となる。メモリセルトランジスタ負荷特性２０１は、ソースフォロア動作で直線的な特性の為、低抵抗化終了電圧が平均的な電圧のＶＲＥより少し高くても、低抵抗化終了点での電流低下は大きく、従って抵抗値はより高く（セル電流が少ない状態）設定される。そのため、設定されるセル電流のばらつきが大きくなり、セル電流が低いと、読み出しマージンが低下する課題が生じる。
【０１９５】
さらにメモリセルアレイ容量および書き換え回数が大きく規定されるメモリセルアレイＢを想定すると、確率的に起こりうる最大電圧は、より高くなる。相対的にメモリセルトランジスタ負荷特性２０１での最大印加電圧（ＶＧ−Ｖｔｎｓ）を越える低抵抗化開始電圧が、低抵抗化開始点ＬＳ２になる場合は、低抵抗化は出来ず、第２の高抵抗状態に変化し、低抵抗化動作ができないという課題が生じる。
【０１９６】
一方、低抵抗化開始電圧が低く表れた場合を、図１７（ａ）において、低抵抗化開始点ＬＳ３として表している。最終的に低抵抗化終了点ＬＥ３で低抵抗化が終了し、低抵抗状態ＬＲＳ３となる。低抵抗化終了点での電流は大きく、このときの電流は低抵抗化終了時電流２２０ａとなり、抵抗値はより低く（セル電流が多い状態）設定される。高抵抗化動作は低抵抗化動作の対称点で生じるため、メモリセルトランジスタ負荷特性２１０では駆動電流が不足し、高抵抗化動作が出来ない場合が確率的に発生するという課題が生じる。
【０１９７】
さらに、次のような課題も生じる。抵抗変化動作を繰り返すことで低抵抗化終了の動作点が、平均的な低抵抗化終了点ＬＥ０に対し、より少ない電流を流す低抵抗化終了点ＬＥ１側の発生とともに、より多くの電流を流す低抵抗化終了点ＬＥ３側の発生が累積的に増加する。フィラメントを介して、より多くの電流が流れると、フィラメントサイズも拡大すると考えられる。図１６のカーブ（Ａ）で示す従来の１Ｔ１Ｒメモリセル１０００では、フィラメントサイズが、書き換え回数の増加に従い拡大しているのは、より多くの電流を流す低抵抗化終了点ＬＥ３側の発生が累積的に増加するためと考えられる。非特許文献２では、セル電流のばらつきはフィラメント内に充填される酸素イオンの欠損密度に依存し、適正なフィラメントサイズを確保することが重要であることが示されている。フィラメントサイズが拡大すると、酸素イオンの欠損密度が低下し、セル電流のばらつきの課題に繋がる。より信頼性の高い抵抗変化型不揮発性記憶装置を提供するためには、フィラメントサイズは、極力変化しない抵抗変化の制御が有効である。
【０１９８】
図１８は、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００の低抵抗化動作における動作点解析図と、本実施形態における電流制限回路を備えた１Ｔ１Ｒメモリセルの高抵抗化動作における動作点解析図である。図１８（ａ）は、低抵抗化動作における動作点解析図を示し、図１８（ｂ）は、高抵抗化動作における動作点解析図を示している。
【０１９９】
まず、図１８（ａ）に示される低抵抗化動作について説明する。
【０２００】
なお、抵抗変化型不揮発性記憶素子は、図３Cにおいて、第２電極３４を基準にして第１電極３１に低抵抗化開始電圧以上の電圧（正極性の電圧）を印加したときに高抵抗状態から低抵抗状態への変化を開始する。そして、低抵抗化開始電圧ＶＲＳが、第１の電圧（ＶＲＳ１）から第１の電圧よりも高い第２の電圧（ＶＲＳ２）までの範囲で変動し、抵抗変化型不揮発性記憶素子が低抵抗状態への変化を終了したときの電圧である低抵抗化終了電圧ＶＲＥが、第３の電圧（ＶＲＥ１）から第３の電圧よりも高い第４の電圧（ＶＲＥ２）までの範囲で変動する特性を有する。
【０２０１】
メモリセルトランジスタ負荷特性２６０は、ドレインを電圧ＶｄＬとし、ソース電圧Ｖｓを変えて得られる、ソースフォロア動作のメモリセルトランジスタ１の電圧−電流特性（ドレイン電流特性）を示す。ソース電圧Ｖｓの上昇とともにゲート電圧ＶｗＬ−Ｖｔｎｓに漸近して、ほぼ直線的に電流は減少する。ここでＶｔｎｓはメモリセルトランジスタ１の閾値電圧で、この場合は、ソース電圧の上昇に伴う基板バイアス効果も含んだ閾値電圧である。図１８には、従来技術のメモリセルトランジスタ負荷特性２０１を重ねて示しているが、それに比べて、本実施形態では、ゲート電圧は高く設定され、直線的な特性が右にシフトした特性となる。
【０２０２】
ＰＭＯＳ負荷特性２６１は、ソースを電圧ＶｄＬとし、ドレイン電圧Ｖｓを変えて得られる、ＬＲ化用電流制限素子１０を構成するＰＭＯＳトランジスタのドレイン出力動作の電圧−電流特性（ドレイン電流特性）である。その電流量はゲート電圧Ｖｃｌａｍｐによって制御される。
【０２０３】
本実施の形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００の動作は、ＬＲ化用電流制限素子１０とメモリセルトランジスタ１の合成特性として、その交点近傍を除き、何れかインピーダンスの高い方の特性に漸近する特性として近似的に取り扱うことができる。
【０２０４】
低抵抗化動作では、図１７の従来での説明でふれた電圧と同じく、平均的な低抵抗化開始電圧ＶＲＳのときの低抵抗化開始点をＬＳ０とし、より低電圧側の低抵抗化開始点をＬＳ３とし、より高電圧側の低抵抗化開始点をＬＳ１とし、さらに高電圧側の低抵抗化開始点をＬＳ２として、低抵抗化動作を説明する。
【０２０５】
メモリセルトランジスタ負荷特性２６０については、想定される最大電圧での低抵抗化開始点ＬＳ２を越える電圧が印加できる設定を行う。具体的には低抵抗化動作では、低抵抗化開始点ＬＳ２における低抵抗化開始電圧をＶＲＳｍａｘ（第２の電圧ＶＲＳ２）とすると、メモリセルトランジスタ１のゲート電圧ＶｗＬ（第１のゲート電圧）には、ＶＲＳｍａｘ＋Ｖｔｎｓまたはそれ以上の電圧を与える。つまり、電圧ＶｗＬ（第１のゲート電圧）として、ＶｗＬ＞ＶＲＳｍａｘ＋Ｖｔｎｓ、即ちＶｗＬ＞ＶＲＳ２＋Ｖｔｎｓを満たす電圧が好ましい。
【０２０６】
図１５で説明した低抵抗化開始電圧の分布データによると、低抵抗化開始電圧の最大値ＶＲＳｍａｘ（第２の電圧ＶＲＳ２）は理論的には約１．８[Ｖ]と想定される。従って、ゲート電圧ＶｗＬ＝１．８[Ｖ]＋Ｖｔｎｓを下限として、ゲート電圧ＶｗＬ（第１のゲート電圧）を設定すればよい。つまり、ゲート電圧ＶｗＬ（第１のゲート電圧）として、ＶｗＬ＞１．８[Ｖ]＋Ｖｔｎｓを満たす電圧をメモリセルトランジスタ１のゲートに印加するのが好ましい。
【０２０７】
または、図１０等で示した本実施形態では、ゲート電圧ＶｗＬ（第１のゲート電圧）は２．８[Ｖ]を設定しており、Ｖｔｎｓは約０．６[Ｖ]である。従って、ゲート電圧ＶｗＬ≧２．２[Ｖ]＋Ｖｔｎｓになるようなゲート電圧ＶｗＬを設定するのがより好適と言える。
【０２０８】
このように設定することで、低抵抗化開始点ＬＳ２においても第２の高抵抗状態に留まることなく、従って、如何なる低抵抗化開始点でも低抵抗化を開始できる。
【０２０９】
そして低抵抗化終了点は、ＰＭＯＳ負荷特性２６１によって電流が制限される。
【０２１０】
低抵抗化終了電圧ＶＲＥは、低抵抗化開始電圧ＶＲＳと同じか、それより低くなることが観測されている。つまり、抵抗変化型不揮発性記憶素子は、低抵抗化終了電圧をＶＲＥ、低抵抗化開始電圧をＶＲＳとすると、ＶＲＥ≦ＶＲＳとなる特性を有する。平均的な低抵抗化開始点ＬＳ０に対する低抵抗化終了点をＬＥ０とすると、より低電圧側の低抵抗化終了点ＬＥ３、より高電圧側の低抵抗化終了点ＬＥ１、さらに高電圧側の低抵抗化終了点ＬＥ２の各々において、ＬＲ化用電流制限素子１０の飽和領域特性（ドレイン電流特性における飽和領域の特性）により、電流値Ｉｃｌａｍｐに概ね一定に制限される。
【０２１１】
即ち、想定される最大の低抵抗化終了電圧をＶＲＥｍａｘ（第４の電圧ＶＲＥ２）とすると、少なくともこの電圧以下では、ＰＭＯＳ負荷特性２６１が飽和領域（ドレイン電流特性における飽和領域）で動作（ドレイン駆動動作）するように、そのソース電圧源であるＬＲ化用電源端子１１の電圧ＶｄＬ（第１の電圧源の電圧）を設定する。
【０２１２】
または、より余裕を持って設定する為には、低抵抗化開始電圧の最大電圧（第２の電圧ＶＲＳ２）であるＶＲＳｍａｘ（例えば１．８[Ｖ]）以下の電圧で、ＰＭＯＳ負荷特性２６１が飽和領域で動作するように、そのソース電圧源であるＬＲ化用電源端子１１の電圧ＶｄＬ（第１の電圧源の電圧）を設定してもよい。
【０２１３】
さらには、メモリセルトランジスタ負荷特性２６０ではなくＰＭＯＳ負荷特性２６１で電流を律速するようにする。すなわち、メモリセルトランジスタ負荷特性２６０の電流よりＰＭＯＳ負荷特性２６１の電流が少ない関係になるように、ＰＭＯＳクランプ制御端子１２の印加電圧Ｖｃｌａｍｐを設定することで、ＬＲ化用電流制限素子１０の電流を設定する。つまり、抵抗変化型不揮発性記憶素子を低抵抗状態に書き込むときに、抵抗変化型不揮発性記憶素子への印加電圧が少なくともＶＲＥｍａｘ（第４の電圧ＶＲＥ２）以下で、ＬＲ化用電流制限素子１０がドレイン電流特性における飽和領域で一定の電流を駆動するようにＬＲ化用電源端子１１の電圧ＶｄＬ（第１の電圧源の電圧）が設定される。メモリセルトランジスタのソースフォロア動作における駆動電流をＩｄｓとすると、Ｉｃｌａｍｐ＜Ｉｄｓを満たすように第１のゲート電圧ＶｗＬとＰＭＯＳクランプ制御端子１２の印加電圧Ｖｃｌａｍｐとを設定する。
【０２１４】
このように設定することで、抵抗変化動作を繰り返すことで低抵抗化終了電圧が高電圧側に変動しても、第２の高抵抗状態に留まることなく、または低電圧側に変動しても過剰な電流を抵抗変化型不揮発性記憶素子に流すことも無く、常にほぼ一定の電流で低抵抗化動作を行える。そのため、図１６のカーブ（Ｂ）の、本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００のフィラメントサイズの推移で示すように、従来技術に比べてフィラメントサイズの拡大が抑制される、と考えられる。
【０２１５】
なお、電流値Ｉｃｌａｍｐは出来るだけ一定になることが望ましいが、実際にはＰＭＯＳ負荷特性２６１は、ソース−ドレイン間電圧の増加に対して緩やかに電流は増加し、一定ではない。図１０等で示した本実施形態の場合は、ドレイン電圧に対するドレイン電流の変化量は、約２[μＡ]／０．１[Ｖ]であつた。従って少なくとも２[μＡ]／０．１[Ｖ]であれば本実施形態の効果は得られ、またはそれ以下であればより望ましいと言える。
【０２１６】
次に、図１８（ｂ）に示される高抵抗化動作について説明する。
【０２１７】
なお、抵抗変化型不揮発性記憶素子は、図３Ｃにおいて、第１電極３１を基準にして第２電極３４に高抵抗化開始電圧以上の電圧（正極性の電圧）を印加したときに低抵抗状態から高抵抗状態への変化を開始する。その電圧は低抵抗化終了電圧ＶＲＥと絶対値がほぼ同じ電圧である。低抵抗化終了電圧ＶＲＥは、第３の電圧（ＶＲＥ１）から第３の電圧よりも高い第４の電圧（ＶＲＥ２）までの範囲で変動する特性を有する。そのため、高抵抗化開始電圧（ＶＲＥ）も第５の電圧（ＶＲＥ１）から第５の電圧より高い第６の電圧（ＶＲＥ２）までの範囲で変動する特性を有する。また、抵抗変化型不揮発性記憶素子は、高抵抗化開始電圧をＶＲＥ、低抵抗化開始電圧をＶＲＳとすると、ＶＲＥ≦ＶＲＳとなる特性を有する。
【０２１８】
高抵抗化動作は低抵抗化動作と電流を流す向きが逆になり、メモリセルトランジスタ負荷特性２６２は、メモリセルトランジスタ１のソースを０[Ｖ]として、ドレイン電圧Ｖｄを変えたドレイン出力動作の電圧−電流特性図である。
【０２１９】
高抵抗化動作は、メモリセルトランジスタ負荷特性２６２の非飽和領域（ドレイン電流特性における非飽和領域）で動作を行う。
【０２２０】
低抵抗化終了と高抵抗化開始は対称特性で、低抵抗化終了点で電流はほぼ一定に電流制限されるため、高抵抗化開始点の電流もほぼ一定になる。
【０２２１】
例えば、低抵抗化終了電圧が最も低い低抵抗化終了点ＬＥ３のときは、高抵抗化開始点ＨＳ３で高抵抗化を開始し、高抵抗化終了点ＨＥ０で高抵抗化を終了する。このときが、高抵抗化開始電流２６３（最大の低抵抗化終了電流と同じ）は最大となる。そしてその電流は、ＰＭＯＳ負荷特性２６１の飽和領域電流（ドレイン電流特性における飽和領域での電流）以上には流れない。
【０２２２】
従って、メモリセルトランジスタ負荷特性２６２の非飽和領域電流が、ＰＭＯＳ負荷特性２６１の飽和領域電流を上回るように、高抵抗化動作ではメモリセルトランジスタ１のゲート電圧ＶｗＨを設定する。
【０２２３】
このように設定することで、最大電流となる高抵抗化開始点ＨＳ３になっても、低抵抗状態のまま固定されることなく、安定に高抵抗化を開始できる。
【０２２４】
以上の説明をもとに、図１１Ａ〜図１１Ｆで示した実施形態の結果を検討する。
【０２２５】
図１１Ａ〜図１１Ｆで示した本実施の形態の場合は、ＰＭＯＳ負荷特性２６１の飽和領域電流は、ドレイン電圧Ｖｓ＝０[Ｖ]のときで１０３．６[μＡ]ほど流れる駆動能力を有していることを確認している。
【０２２６】
一方、メモリセルトランジスタ負荷特性２６２の非飽和領域電流は、線形性が明確なＶｄ＝０．５[Ｖ]のとき、図１１Ａに示される条件Ａが８９．４[μＡ]、図１１Ｂに示される条件Ｂが１１２．９[μＡ]、図１１Ｃに示される件Ｃが１３３．８[μＡ]の駆動能力を有していることを確認している。
【０２２７】
ＰＭＯＳ負荷特性２６１の飽和領域電流を下回る、図１１Ａに示される条件Ａでは、ＨＲエラーが多発しているのに対し、ＰＭＯＳ負荷特性２６１の飽和領域電流とほぼ同等な、図１１Ｂに示される条件ＢではＨＲエラーが殆ど発生していないことがわかる。
【０２２８】
そして、より最適には、図１１Ｃに示される条件Ｃのときであり、このとき、１３３．８[μＡ]／１０３．６[μＡ]≒１．３となる。即ち、メモリセルトランジスタ負荷特性２６２の非飽和領域電流が、ＰＭＯＳ負荷特性２６１の飽和領域電流に対して１．３倍以上となるメモリセルトランジスタ１のゲート電圧ＶｗＨ（第２のゲート電圧）を設定することが望ましい。
【０２２９】
また、低抵抗化終了電圧が最も高い低抵抗化終了点ＬＥ２のときは、高抵抗化開始点ＨＳ３より少し電流の少ない高抵抗化開始点ＨＳ２で高抵抗化を開始し、高抵抗化終了点ＨＥ０で高抵抗化を終了する。この状態のときを想定すると、メモリセルトランジスタ負荷特性２６２の飽和領域での電圧が、おおよそＶＲＥｍａｘかそれ以上になる電圧ＶｄＨ（第２の電圧源の電圧）を、ＨＲ化用電源端子１７に与える。こうすることで、高抵抗化開始電圧が高抵抗化開始点ＨＳ２になっても、低抵抗状態のまま固定されることなく、安定に高抵抗化を開始できる。
【０２３０】
さらに、第２の電圧源の電圧ＶｄＨは、メモリセルトランジスタ１のドレイン電流特性における非飽和領域でのドレイン電圧をＶｄｄとすると、ＶｄＨ≦Ｖｄｄ＋ＶＲＥｍａｘ（ＶＲＥ２）を満たすのが好ましい。これが満たされることで、メモリセルトランジスタ１の非飽和領域で高抵抗化が生じるからである。
【０２３１】
一方、図１１Ａ〜図１１Ｆでは、条件Ｆ（図１１Ｆ）のように高抵抗化の駆動能力が過大になり過ぎる場合も、抵抗変化動作に影響が及ぶことを示したが、この点については動作点解析図では説明できないが、次のように考えられる。
【０２３２】
高抵抗状態ＨＲＳは、動作点解析図の説明では簡単化のため、線形特性として説明しているが、実際には非線形的な特性であることが知られている。この非線形部の制御に関して、上述した特許文献６によると、高抵抗化終了点ＨＥ０に相当する高抵抗化後の動作点は、非線形特性に伴う電流が流れるが、その電流は低抵抗化における駆動電流以下、即ち電流Ｉｃｌａｍｐに相当する電流以下に抑えることが、抵抗変化特性が良好であることが示されている。
【０２３３】
この高抵抗化終了点ＨＥ０で駆動される電流は、メモリセルトランジスタ１のゲート電圧ＶｗＨに依存する。
【０２３４】
図１１Ａ〜図１１Ｆで示した本実施形態の場合は、メモリセルトランジスタ負荷特性２６２の非飽和領域電流は、線形性が明確なＶｄ＝０．５[Ｖ]のとき、条件Ｄで１５４．６[μＡ]（図１１Ｄ）、条件Ｅで１１７４．６[μＡ]（図１１Ｅ）、条件Ｆで２３２．３[μＡ]（図１１Ｆ）の駆動能力を有していることを確認している。
【０２３５】
条件Ｅで、低抵抗状態の分布に少し変化が生じ（図１１Ｅ）、条件Ｆではそれが大きく拡大している（図１１Ｆ）。
【０２３６】
従って、ＰＭＯＳ負荷特性２６１の飽和領域電流に対し、メモリセルトランジスタ負荷特性２６２の非飽和領域の電流比は、少なくとも条件Ｅ以下、即ち、１７４．６[μＡ]／１０３．６[μＡ]≒１．７以下、より最適には条件Ｄ以下、即ち、１５４．６[μＡ]／１０３．６[μＡ]≒１．５以下になるように、メモリセルトランジスタ１のゲート電圧ＶｗＨ（第２のゲート電圧）を設定する。
【０２３７】
以上を整理すると、ＰＭＯＳ負荷特性２６１の飽和領域電流に対するメモリセルトランジスタ負荷特性２６２の非飽和領域の電流比が、１より大きく且つ１．７以下となるメモリセルトランジスタ１のゲート電圧ＶｗＨ（第２のゲート電圧）を設定するのが望ましいといえる。より最適には、１．３以上且つ１．５以下がよい。つまり、抵抗変化型不揮発性記憶素子を高抵抗状態に書き込むとき、メモリセルトランジスタ１のドレイン電流特性における非飽和領域でのドレイン電流が、ＰＭＯＳ負荷特性２６１の飽和領域電流に対して１倍より大きく且つ１．７倍以下となるように、ゲート電圧ＶｗＨをメモリセルトランジスタ１のゲートに印加するのが好ましい。より好ましくは、ＰＭＯＳ負荷特性２６１の飽和領域電流に対して１．３倍以上且つ１．５倍以下がよい。
［抵抗変化型不揮発性記憶装置］
次に、本実施形態における抵抗変化型不揮発性記憶装置として、上記で説明した電流制限回路を用いた１Ｔ１Ｒメモリセル２０００を用いた抵抗変化型不揮発性記憶装置について説明する。
【０２３８】
図１９は、本実施形態における抵抗変化型不揮発性記憶装置の構成を示すブロック図である。
【０２３９】
本実施形態に係る抵抗変化型不揮発性記憶装置４０００は、半導体基板上に、メモリ本体部３００と、周辺回路部３０６と、制御回路３０７とを備えている。
【０２４０】
メモリ本体部３００は、メモリセルアレイ３０１と、列選択回路３０２と、行選択回路３０３と、抵抗変化型不揮発性記憶素子にデータの書き込みを行うための書き込み回路３０４と、列選択回路３０２で選択したビット線に流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定する読み出し回路３０５とを備える。
【０２４１】
周辺回路部３０６は、電圧生成回路３０８とワード線電圧切り替え回路３１６とアドレス入力回路３１７と入出力回路３１８とを備える。
【０２４２】
制御回路３０７は、外部から入力されるコントロール信号に基づいて、メモリ本体部３００および周辺回路部３０６の動作を制御する回路であり、上記本開示の基礎データの項目で述べた、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００での抵抗変化動作を実現するための制御を行う。図２を参照しながら説明すると、たとえば、制御回路３０７は、抵抗変化型不揮発性記憶素子２を低抵抗状態に書き込むときは、ＬＲ化ソース線選択スイッチ１４（第１のスイッチ回路）とＬＲ化ビット線選択スイッチ１３（第３のスイッチ回路）とをオンさせ、ＨＲ化ソース線選択スイッチ１８（第２のスイッチ回路）とＨＲ化ビット線選択スイッチ１６（第４のスイッチ回路）とをオフさせ、メモリセルトランジスタ（ＮＭＯＳトランジスタ）１のゲートに第１のゲート電圧を印加する制御をする。一方、抵抗変化型不揮発性記憶素子２を高抵抗状態に書き込むときは、ＬＲ化ソース線選択スイッチ１４とＬＲ化ビット線選択スイッチ１３とをオフさせ、ＨＲ化ソース線選択スイッチ１８とＨＲ化ビット線選択スイッチ１６とをオンさせ、メモリセルトランジスタ（ＮＭＯＳトランジスタ）１のゲートに前記第１のゲート電圧より低い第２のゲート電圧を印加する制御を行う。
【０２４３】
電圧生成回路３０８は、低抵抗化用ワード線電源３０９と、高抵抗化用ワード線電源３１０と、読み出し用ワード線電源３１１と、低抵抗化用クランプ電源３１２と、低抵抗化用パルス電源３１３と、高抵抗化用パルス電源３１４と、プリチャージ電源３１５とを備えている。
【０２４４】
これらの電源は、外部電源の電圧ＶＤＤを入力とし、以下の表１に示す所定の設定電圧値を生成する。
【０２４５】
【表１】
0006391014.tif 000002
【０２４６】
ここで示す値は、図６Ａおよび図６Ｂで説明した本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００の駆動電圧値に基づいている。
【０２４７】
低抵抗化用ワード線電源３０９は、選択したメモリセルに対して低抵抗化の書き込みをする際に、選択したワード線（つまり、選択したメモリセルトランジスタのゲート）に印加する電圧ＶｗＬを出力する電源である。低抵抗化用ワード線電源３０９は、第１のゲート電圧を出力する電源の一例である。
【０２４８】
高抵抗化用ワード線電源３１０は、選択したメモリセルに対して高抵抗化の書き込みをする際に、選択したワード線に印加する電圧ＶｗＨを出力する電源である。高抵抗化用ワード線電源３１０は、第２のゲート電圧を出力する電源の一例である。
【０２４９】
読み出し用ワード線電源３１１は、選択したメモリセルから読み出しを行う際に、選択したワード線に印加するための電圧Ｖｒを出力する電源である。読み出し用ワード線電源３１１は、読み出し回路３０５によって抵抗状態を読み出す抵抗変化型不揮発性記憶素子に接続されたＮＭＯＳトランジスタのゲートに第３のゲート電圧を出力する電源の一例である。
【０２５０】
低抵抗化用クランプ電源３１２は、選択したメモリセルに対して低抵抗化の書き込みをする際に、電流制限回路（ＬＲ化用電流制限素子１０であるＰＭＯＳトランジスタ）のゲートに印加する電圧Ｖｃｌａｍｐを出力する電源である。低抵抗化用クランプ電源３１２は、電流制限回路を構成するＬＲ化用電流制限素子１０のゲートに接続されるゲートクランプ電源の一例である。
【０２５１】
低抵抗化用パルス電源３１３は、選択したメモリセルに対して低抵抗化の書き込みをする際に、そのメモリセル内の抵抗変化型不揮発性記憶素子に印加するパルス電圧を生成するための電圧ＶｄＬを出力する電源である。低抵抗化用パルス電源３１３は、電流制限回路に接続され、電圧を供給するＬＲ化用電源端子１１（第１の電圧源）の一例である。
【０２５２】
高抵抗化用パルス電源３１４は、選択したメモリセルに対して高抵抗化の書き込みをする際に、そのメモリセル内の抵抗変化型不揮発性記憶素子に印加するパルス電圧を生成するための電圧ＶｄＨを出力する電源である。高抵抗化用パルス電源３１４は、ＨＲ化ビット線選択スイッチ１６（第４のスイッチ回路）を介してビット線に電圧を供給するＨＲ化用電源端子１７（第２の電圧源）の一例である。
【０２５３】
プリチャージ電源３１５は、ソース線およびビット線をプリチャージするための電圧ＶＰＲを出力する電源である。後述する非選択ソース線スイッチ１９ｃ（第７のスイッチ回路）、非選択ビット線スイッチ１９ｄ（第８のスイッチ回路）、ソース線駆動回路プリチャージスイッチ２０ａ（第９のスイッチ回路）およびビット線駆動回路プリチャージスイッチ２０ｂ（第１０のスイッチ回路）を介してビット線またはソース線に電圧を供給する第３の電圧源の一例である。
【０２５４】
低抵抗化用ワード線電源３０９の電圧ＶｗＬ（第１のゲート電圧）と、高抵抗化用ワード線電源３１０の電圧ＶｗＨ（第２のゲート電圧）と、読み出し用ワード線電源３１１の電圧Ｖｒ（第３のゲート電圧）は、ワード線電圧切り替え回路３１６に供給される。電圧ＶｗＬは低抵抗書き込み指示信号ＷＥＬにより、電圧ＶｗＨは高抵抗書き込み指示信号ＷＥＨにより、電圧Ｖｒは読み出し指示信号ＲＥにより、何れかが選択され、ワード線電圧切り替え回路３１６からの出力電圧ＶＲＤとして行選択回路３０３に供給される。
【０２５５】
つまり、ワード線電圧切り替え回路３１６は、第１のゲート電圧（電圧ＶｗＬ）と、第２のゲート電圧（電圧ＶｗＨ）と、第３のゲート電圧（電圧Ｖｒ）との何れかを選択的に行選択回路３０３に供給する電圧切替回路である。制御回路３０７は、抵抗変化型不揮発性記憶素子に低抵抗状態を書き込むときは第１のゲート電圧を選択し、高抵抗状態を書き込むときは第２のゲート電圧を選択し、抵抗変化型不揮発性記憶素子から読み出し動作を行うときは第３のゲート電圧を選択するように、ワード線電圧切り替え回路３１６を制御する。
【０２５６】
低抵抗化用クランプ電源３１２の電圧Ｖｃｌａｍｐと、低抵抗化用パルス電源３１３の電圧ＶｄＬと、高抵抗化用パルス電源３１４の電圧ＶｄＨは、書き込み回路３０４に供給される。プリチャージ電源３１５の電圧ＶＰＲは、列選択回路３０２および書き込み回路３０４に供給される。各々の電源回路は、外部電源の電圧ＶＤＤを降圧して各々所定の電圧を生成する一般的な降圧回路で構成されており、詳細な説明は省略する。
【０２５７】
なお、外部電源の電圧ＶＤＤによっては、これらの電源回路の何れかまたは全ては、外部電源の電圧ＶＤＤから昇圧して所定の電圧を生成する構成としてもよい。
【０２５８】
また、これらの電源回路の何れかまたは全ては、必ずしも抵抗変化型不揮発性記憶装置４０００内に備える必要はなく、外部電源として所定の電圧を提供する構成にしてもよい。
【０２５９】
アドレス入力回路３１７は、外部から入力されるアドレス信号を受け取り、受け取ったアドレス信号に従って列選択回路３０２および行選択回路３０３を制御する回路の一例であり、メモリセルアレイ３０１内の所定のメモリセル３を指示する。
【０２６０】
入出力回路３１８は、外部から与えられる書き込みデータを書き込み回路３０４に供給し、読み出し回路３０５で読み出された抵抗状態を示す読み出しデータを外部に出力する回路の一例である。ここでは、外部からＤＱ端子に入力されるデータ入力信号Ｄｉｎを受け取り、データ入力信号Ｄｉｎを基にした書き込み信号をメモリ本体部３００に供給するか、またはメモリ本体部３００から読み出し出力信号を受け取り、外部に出力信号ＤｏｕｔをＤＱ端子を介して出力する。
【０２６１】
メモリセルアレイ３０１は、上述した本開示の基礎データの項目で説明したメモリセル３が、行列状にｍ行ｎ列で配列されて構成されている。ここでは左上をＭ１１とし、列方向にＭ１１、Ｍ２１、・・・、Ｍｍ１、行方向にＭ１１、Ｍ１２、・・・、Ｍ１ｎとして、各々のメモリセルを表す。
【０２６２】
メモリセル３は、本開示の基礎データの項目で説明した通りであり、抵抗変化型不揮発性記憶素子２とメモリセルトランジスタ１（ＮＭＯＳトランジスタ）とが接続されて構成される。抵抗変化型不揮発性記憶素子２は、第１電極３１と、第２電極３４と、第１電極３１と第２電極３４との間に介在し、第１電極３１と第２電極３４との間に与えられる極性の異なる電気的信号に基づいて低抵抗状態と高抵抗状態とを可逆的に変化する抵抗変化層３５とで構成される。メモリセルトランジスタ１は、第１の拡散層領域と、ゲートと、ゲートを挟んで第１の拡散層領域と反対側に形成される第２の拡散層領域とで構成される。メモリセル３では、第１電極３１とメモリセルトランジスタ１の第１の拡散層領域とが接続される。なお、ソース線は、メモリセルトランジスタ１の第２の拡散層領域に接続され、ビット線は、第２電極３４に接続される。
【０２６３】
行選択回路３０３は、メモリセルアレイ３０１の行として、複数のワード線のいずれかを選択する回路である。つまり、行選択回路３０３より行方向に出力される複数のワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍは、各々のメモリセル３のメモリセルゲートＭＧに接続される。
【０２６４】
列選択回路３０２は、メモリセルアレイ３０１の列を選択する回路である。つまり、列選択回路３０２より列方向に出力される複数のビット線ＢＬ１、ＢＬ２、・・、ＢＬｎおよび、複数のソース線ＳＬ１、ＳＬ２、・・、ＳＬｎは、複数のワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍと直交するように、かつ交互に平行配列され、各々のメモリセル３のビット線ＢＬおよび、ソース線ＳＬに接続される。
【０２６５】
列選択回路３０２および書き込み回路３０４は、メモリセルアレイ３０１の上辺側および下辺側に配列され、ビット線ＢＬ１、ＢＬ２、・・、ＢＬｎとソース線ＳＬ１、ＳＬ２、・・、ＳＬｎとの双方から書き込みを行う。
【０２６６】
これは、ビット線やソース線の配線抵抗に起因するＩＲドロップ（電圧降下）の影響を低減する目的で２つに分けて配置しているが、メモリセル３が配列される個数や適用される製造プロセスの配線抵抗値によってＩＲドロップの影響が小さい場合は、２つに分けることなく１つのみの配置でもよい。
【０２６７】
メモリセル３への書き込み動作は、本開示の基礎データの項目で説明した動作と同様である。メモリセル３は、ビット線ＢＬを低電位、ソース線ＳＬを高電位に設定した場合に低抵抗化し、ビット線ＢＬを高電位、ソース線ＳＬを低電位に設定した場合に高抵抗化する。なお、「メモリセルを高抵抗化（あるいは、低抵抗化）する」とは、そのメモリセル内の抵抗変化型不揮発性記憶素子を高抵抗化（あるいは、低抵抗化）することを意味し、より厳密には、その抵抗変化型不揮発性記憶素子内の抵抗変化層を高抵抗化（あるいは、低抵抗化）することを意味する。
【０２６８】
図２０は、本実施形態に係る抵抗変化型不揮発性記憶装置４０００が備える書き込み回路３０４の詳細な回路図を示す。
【０２６９】
書き込み回路３０４は、列選択回路３０２で選択された列、および行選択回路３０３で選択された行に対応するメモリセルに含まれる抵抗変化型不揮発性記憶素子を低抵抗状態または高抵抗状態に書き込む回路である。具体的には、本実施の形態では、書き込み回路３０４は、図２０に示されるように、ソース線書き込み回路３３０とビット線書き込み回路３３６とを備えている。
【０２７０】
ソース線書き込み回路３３０では、低抵抗化用パルス電源３１３の電圧ＶｄＬをソース入力とし、低抵抗化用クランプ電源３１２の電圧Ｖｃｌａｍｐをゲート入力とするＰＭＯＳトランジスタで構成されるＬＲ化用電流制限素子３３１のドレインとＰＭＯＳトランジスタ３３３のソースが接続される。また、低抵抗書き込み指示信号ＷＥＬを入力とするインバータ３３２の出力をゲートに入力されるＰＭＯＳトランジスタ３３３のドレインが、ソース線入力端子ＳＬｉｎに接続される。さらにソース線入力端子ＳＬｉｎは、高抵抗書き込み指示信号ＷＥＨをゲート入力とし、ソースがグランド（基準電位）に接続されたＮＭＯＳトランジスタ３３４を備える。さらに、ソース線入力端子ＳＬｉｎは、プリチャージ指示信号ＮＰＲをゲート入力とし、ソースにプリチャージ電源３１５の電圧ＶＰＲが印加されるＰＭＯＳトランジスタ３３５と、読み出し指示信号ＲＥをゲート入力とし、ソースがグランド（基準電位）に接続されたＮＭＯＳトランジスタ３４２とが接続される。
【０２７１】
ビット線書き込み回路３３６では、高抵抗化用パルス電源３１４の電圧ＶｄＨをソース入力とし、高抵抗書き込み指示信号ＷＥＨを入力とするインバータ３３７の出力をゲートに入力されるＰＭＯＳトランジスタ３３８のドレインが、ビット線入力端子ＢＬｉｎに接続される。さらにビット線入力端子ＢＬｉｎには、低抵抗書き込み指示信号ＷＥＬをゲート入力とし、ソースがグランド（基準電位）に接続されたＮＭＯＳトランジスタ３３９を備える。さらに、プリチャージ指示信号ＮＰＲをゲート入力とし、ソースをプリチャージ電源３１５の電圧ＶＰＲとするＰＭＯＳトランジスタ３４０と、読み出し指示信号ＲＥをゲート入力とし、ソースをビット線出力信号ＢＬｏｕｔとするＮＭＯＳトランジスタ３４１が接続される。
【０２７２】
ビット線出力信号ＢＬｏｕｔは、読み出し回路３０５に供給される。
【０２７３】
なお、図６Ａおよび図６Ｂで説明した本実施形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００における構成要素と、本実施形態における書き込み回路３０４の構成要素との対応については以下の通りである。すなわち、電流制限回路の一例であるＬＲ化用電流制限素子１０がＬＲ化用電流制限素子３３１に、第１のスイッチ回路の一例であるＬＲ化ソース線選択スイッチ１４がＰＭＯＳトランジスタ３３３に対応する。また、第３のスイッチ回路の一例であるＬＲ化ビット線選択スイッチ１３がＮＭＯＳトランジスタ３３９に、第４のスイッチ回路の一例であるＨＲ化ビット線選択スイッチ１６がＰＭＯＳトランジスタ３３８に対応する、また、第２のスイッチ回路の一例であるＨＲ化ソース線選択スイッチ１８がＮＭＯＳトランジスタ３３４に対応する。
【０２７４】
ところで、ソース線書き込み回路３３０は、ＬＲ化用電流制限素子３３１とＰＭＯＳトランジスタ３３３との接続順番を逆にした、図２１で示すソース線書き込み回路３３０ａとしても、機能的には等価である。しかし、ＬＲ化用電流制限素子３３１のソースは、ＰＭＯＳトランジスタ３３３のドレインとの接続点であり、その電位は書き込み電流量によって過渡的に変動することが考えられる。その接続点の電位が変化すると、ＬＲ化用電流制限素子３３１のゲート−ソース間電位であるＶｃｌａｍｐと上記接続点との間の電圧も変化する。その結果、ＬＲ化用電流制限素子３３１の定電流性が変化してしまう。
【０２７５】
従って、ＬＲ化用電流制限素子３３１のソース電圧がＶｄＬに固定される、図２０で示すソース線書き込み回路３３０の方が、ゲートとソース間の電圧を常にＶｄＬ−Ｖｃｌａｍｐと一定に維持でき、より精度良く定電流に制御され、より好適な構成といえる。
【０２７６】
また別の構成として、ＰＭＯＳトランジスタからなるＬＲ化用電流制限素子３３１を、ソース線書き込み回路３３０内に配置する代わりに、図２１で示すビット線書き込み回路３３０ｂのように、ビット線書き込み回路３３０ｂ内にＮＭＯＳトランジスタからなるＬＲ化用電流制限素子３４３として配置しても、機能的には等価である。これは特許文献１でも示されている構成とも共通するが、この場合は次のような課題が生じる。
【０２７７】
低抵抗化動作は、所定の電流値Ｉｃｌａｍｐに制限されるため、その出力ノードであるビット線入力端子ＢＬｉｎの電圧は、グランド電圧（基準電位）に対し、より上昇するとともに、過渡的に変動する。メモリセルトランジスタ１はソースフォロア動作のため、ソース側の電位が変動するとメモリセルトランジスタ１のゲートとソース間の電圧が変動する。即ち、図１８で説明したメモリセルトランジスタ負荷特性２６０が過渡的に左側方向にシフトすることと等価な影響が生じる。そのため、同一の電流量を駆動するためには、低抵抗化用ワード線電源の電圧ＶｗＬを、より高く設定する必要がある。
【０２７８】
微細化された製造プロセスを適用する場合、メモリセルの面積をより縮小化するため、メモリセルトランジスタ１として、高集積化に有利な、出来るだけゲート酸化膜の薄いトランジスタを選択する。その為、印加電圧は出来るだけ低くできることが望ましい。従ってＬＲ化用電流制限素子については、メモリセルトランジスタがソースフォロア動作のとき、メモリセルトランジスタのドレイン側に配置し、さらにはドレイン出力になるように接続することが、過渡的な変動に対しても影響が少なく、より好適といえる。
【０２７９】
図２２は、本実施の形態に係る抵抗変化型不揮発性記憶装置４０００が備える列選択回路３０２の詳細な回路図を示す。
【０２８０】
ビット線選択回路３５０は、ソースおよびドレインの一方をビット線ＢＬｉ（ｉ＝１〜ｎ）に、他方をビット線入力端子ＢＬｉｎに接続したＮＭＯＳトランジスタ３５１と、ソースおよびドレインの一方を同じくビット線ＢＬｉ（ｉ＝１〜ｎ）に、他方をプリチャージ電源３１５の電圧ＶＰＲに接続したＰＭＯＳトランジスタ３５２とを備えている。両方のトランジスタのゲートは、同一の列選択信号ＣＬｉ（ｉ＝１〜ｎ）に接続される。
【０２８１】
ソース線選択回路３５３は、ソースおよびドレインの一方をビット線ＢＬｉと対を成すソース線ＳＬｉ（ｉ＝１〜ｎ）に、他方をソース線入力端子ＳＬｉｎに接続したＮＭＯＳトランジスタ３５４と、ソースおよびドレインの一方を同じくソース線ＳＬｉ（ｉ＝１〜ｎ）に、他方をプリチャージ電源３１５の電圧ＶＰＲに接続したＰＭＯＳトランジスタ３５５とを備えている。両方のトランジスタのゲートは、同一の列選択信号ＣＬｉ（ｉ＝１〜ｎ）に接続される。
【０２８２】
そして、ビット線選択回路３５０とソース線選択回路３５３とは、交互に配列されている。
【０２８３】
ｎ本の列選択信号ＣＬｉ（ｉ＝１〜ｎ）は、選択される１本のみがハイレベル、他がロウレベルに設定される。選択されるビット線ＢＬｉおよびソース線ＳＬｉの一対のみがビット線入力端子ＢＬｉｎおよびソース線入力端子ＳＬｉｎと接続され、残りの非選択となるビット線ＢＬｉおよびソース線ＳＬｉは電圧ＶＰＲにプリチャージされる。
【０２８４】
また、列選択信号ＣＬｉ（ｉ＝１〜ｎ）のハイレベルは、外部電源の電圧ＶＤＤであるが、ＮＭＯＳトランジスタ３５１およびＮＭＯＳトランジスタ３５４の閾値電圧の影響が表れないように、外部電源の電圧ＶＤＤをより高い電圧に設定したり、ＮＭＯＳトランジスタをＰＭＯＳトランジスタと対の構成にしたりしてもよい。
【０２８５】
図２３は、本実施形態に係る抵抗変化型不揮発性記憶装置４０００が備える行選択回路３０３の詳細な回路図を示す。
【０２８６】
行選択回路３０３は、アドレス入力回路３１７で生成されたアドレス選択指示信号を元に、選択行を指定するデコード信号を生成するデコード回路３７０と、デコード信号に接続されるワード線ドライバー３７１とを備えている。ワード線ドライバー３７１は、ワード線電圧切り替え回路３１６（図１９参照）の出力電圧ＶＲＤをもう一つの入力とし、ワード線の本数分（ｍ本）の個数を備えている。そして、行選択回路３０３は、選択行に対応するワード線ＷＬｊ（ｊ＝１〜ｍ）に、低抵抗書き込み時には電圧ＶｗＬを、高抵抗書き込み時には電圧ＶｗＨを、読み出し動作時には電圧Ｖｒを指定期間出力する。
【０２８７】
以上の様に構成された本実施の形態に係る抵抗変化型不揮発性記憶装置４０００について、その動作を図２４に示すタイミングチャートを参照しながら説明する。
【０２８８】
なお、ここでは、抵抗変化型不揮発性記憶素子が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義している。また、制御信号の振幅レベルは、電圧記号を付していないものは、ハイレベルが外部電源の電圧ＶＤＤ、ロウレベルが０[Ｖ]（基準電位）である。
【０２８９】
以下の説明では、４つのサイクルについて、サイクルＴ１ではメモリセルＭ１１に低抵抗書き込み、サイクルＴ２ではメモリセルＭ１２に高抵抗書き込み、サイクルＴ３ではメモリセルＭ１１の低抵抗状態の読み出し、サイクルＴ４ではメモリセルＭ１２の高抵抗状態の読み出しとして、それぞれの動作例を示す。
【０２９０】
まず、サイクルＴ１のメモリセルＭ１１への低抵抗書き込み動作について説明する。
【０２９１】
最初に、全てのワード線ＷＬｊ（ｊ＝１〜ｍ）および列選択信号ＣＬｉ（ｉ＝１〜ｎ）の電圧は０[Ｖ]で、何れのメモリセルも非選択状態にある。
【０２９２】
一方、プリチャージ指示信号ＮＰＲは負論理信号で、０[Ｖ]でプリチャージ指示が行われている。その結果全てのビット線ＢＬｉ、ソース線ＳＬｉ（ｉ＝１〜ｎ）、ビット線入力端子ＢＬｉｎ、およびソース線入力端子ＳＬｉｎは電圧ＶＰＲにプリチャージされている。
【０２９３】
そして、入出力ＤＱ端子は、データ「１」の書き込みとしてハイレベルが設定される。
【０２９４】
次に、プリチャージ指示信号ＮＰＲがハイレベルに設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージ状態が解除される。
【０２９５】
次に、アドレス入力回路３１７の選択指示を受け、選択ワード線であるワード線ＷＬ１および選択列である列選択信号ＣＬ１が、ハイレベルに設定される。このときワード線ＷＬ１の電圧は低抵抗書き込み用の電圧ＶｗＬとなる。また、選択列であるビット線ＢＬ１およびソース線ＳＬ１は、プリチャージ状態が解除され、ビット線入力端子ＢＬｉｎおよびソース線入力端子ＳＬｉｎに接続される。一方、それ以外の非選択ビット線および非選択ソース線はプリチャージが維持される。
【０２９６】
次に、入出力ＤＱ端子のデータ「１」書き込み指示に対応して、低抵抗書き込み指示信号ＷＥＬがハイレベルに１００ｎｓの期間設定され、これを受けてソース線入力端子ＳＬｉｎが高電位側に、ビット線入力端子ＢＬｉｎが低電位側に駆動され、選択メモリセルＭ１１に対して、本開示の基礎データとして詳細に説明した抵抗書き込み動作が行われる。このときメモリセルＭ１１には、ＬＲ化用電流制限素子３３１で電流Ｉｃｌａｍｐに制限された、セル電流が流れる。
【０２９７】
次に、低抵抗書き込み指示の終了を受けて選択ワード線ＷＬ１および選択列選択信号ＣＬ１が０[Ｖ]に設定され、メモリセルＭ１１が非選択状態になるとともに、ビット線ＢＬ１およびソース線ＳＬ１のプリチャージが開始される。
【０２９８】
そして最後にプリチャージ指示信号ＮＰＲが０[Ｖ]に設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージが開始され、低抵抗書き込みサイクルが終了する。
【０２９９】
次に、サイクルＴ２のメモリセルＭ１２への高抵抗書き込み動作について説明する。
【０３００】
最初に、全てのワード線ＷＬｊ（ｊ＝１〜ｍ）および列選択信号ＣＬｉ（ｉ＝１〜ｎ）の電圧は０[Ｖ]で、何れのメモリセルも非選択状態にある。
【０３０１】
一方、プリチャージ指示信号ＮＰＲは０[Ｖ]でプリチャージ指示が行われ、ビット線ＢＬｉ、ソース線ＳＬｉ（ｉ＝１〜ｎ）、ビット線入力端子ＢＬｉｎ、およびソース線入力端子ＳＬｉｎは電圧ＶＰＲにプリチャージされている。
【０３０２】
そして、入出力ＤＱ端子は、データ「０」の書き込みとしてロウレベルが設定される。
【０３０３】
次にプリチャージ指示信号ＮＰＲがハイレベルに設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージ状態が解除される。
【０３０４】
次に、アドレス入力回路３１７の選択指示を受け、選択ワード線であるワード線ＷＬ１および選択列である列選択信号ＣＬ２が、ハイレベルに設定される。このときワード線ＷＬ１の電圧は高抵抗書き込み用の電圧ＶｗＨとなる。また、選択列であるビット線ＢＬ２およびソース線ＳＬ２は、プリチャージ状態が解除され、ビット線入力端子ＢＬｉｎおよびソース線入力端子ＳＬｉｎに接続される。一方、それ以外の非選択ビット線および非選択ソース線はプリチャージが維持される。
【０３０５】
次に、入出力ＤＱ端子のデータ「０」書き込み指示に対応して、高抵抗書き込み指示信号ＷＥＨがハイレベルに５０ｎｓの期間設定され、これを受けてソース線入力端子ＳＬｉｎが低電位側に、ビット線入力端子ＢＬｉｎが高電位側に駆動され、選択メモリセルＭ１２に対して、上述した本開示の基礎データの項目で詳細に説明した高抗書き込み動作が行われる。
【０３０６】
なお、このタイミングチャートのセル電流は、その絶対値を示すもので、流れる向きはサイクルＴ１とは逆向きである。
【０３０７】
次に、高抵抗書き込み指示の終了を受けて選択ワード線ＷＬ１および選択列選択信号ＣＬ２が０[Ｖ]に設定され、メモリセルＭ１２が非選択状態になるとともに、ビット線ＢＬ２およびソース線ＳＬ２のプリチャージが開始される。
【０３０８】
そして最後にプリチャージ指示信号ＮＰＲが０[Ｖ]に設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージが開始され、低抵抗書き込みサイクルが終了する。
【０３０９】
次に、サイクルＴ３のメモリセルＭ１１の低抵抗状態の読み出し動作について説明する。
【０３１０】
最初に、全てのワード線ＷＬｊ（ｊ＝１〜ｍ）および列選択信号ＣＬｉ（ｉ＝１〜ｎ）電圧は０[Ｖ]で、何れのメモリセルも非選択状態にある。
【０３１１】
一方、プリチャージ指示信号ＮＰＲは０[Ｖ]でプリチャージ指示が行われ、ビット線ＢＬｉ、ソース線ＳＬｉ（ｉ＝１〜ｎ）、ビット線入力端子ＢＬｉｎ、およびソース線入力端子ＳＬｉｎは電圧ＶＰＲにプリチャージされている。
【０３１２】
次に、プリチャージ指示信号ＮＰＲがハイレベルに設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージ状態が解除される。
【０３１３】
次に、アドレス入力回路３１７の選択指示を受け、選択ワード線であるワード線ＷＬ１および選択列である列選択信号ＣＬ１が、ハイレベルに設定される。このとき、ワード線ＷＬ１の電圧は読み出し用の電圧Ｖｒとなる。また選択列であるビット線ＢＬ１およびソース線ＳＬ１は、プリチャージ状態が解除され、ビット線入力端子ＢＬｉｎおよびソース線入力端子ＳＬｉｎに接続される。一方、それ以外の非選択ビット線および非選択ソース線はプリチャージが維持される。
【０３１４】
次に、読み出し指示信号ＲＥが読み出し動作の期間（ここでは５０ｎｓに設定）、ハイレベルに設定され、ＮＭＯＳトランジスタ３４２がオンし、ソース線入力端子ＳＬｉｎを介して選択ソース線ＳＬ１が低電位側に駆動されるとともに、ＮＭＯＳトランジスタ３４１がオンし、ビット線入力端子ＢＬｉｎを介して選択ビット線ＢＬ１がビット線出力信号ＢＬｏｕｔと接続される。ビット線出力信号ＢＬｏｕｔは、読み出し回路３０５と接続されており、ビット線側からソース線側へ流れる電流量の大小でデータ「１」またはデータ「０」が判別される。メモリセルＭ１１には低抵抗状態が書き込まれており、高抵抗状態の場合に比べてより多くの電流が流れるので、読み出し回路３０５はデータ「１」と判定し、入出力ＤＱ端子よりハイレベルが出力される。
【０３１５】
次に、読み出し指示の終了を受けて、選択ワード線ＷＬ１および選択列選択信号ＣＬ１が、０[Ｖ]に設定され、メモリセルＭ１１が非選択状態になるとともに、ビット線ＢＬ１およびソース線ＳＬ１のプリチャージが開始される。
【０３１６】
そして最後にプリチャージ指示信号ＮＰＲが０[Ｖ]に設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージが開始され、読み出し動作サイクルが終了する。
【０３１７】
サイクルＴ４のメモリセルＭ１２の高抵抗状態の読み出し動作は、サイクルＴ３と選択列が異なること、選択されるメモリセルＭ１２は高抵抗状態が書き込まれており、低抵抗状態の場合に比べてより電流が少なく、読み出し回路３０５はデータ「０」と判定し、入出力ＤＱ端子よりロウレベルが出力されること以外は同じなので詳細な説明は省略する。
【０３１８】
以上が本実施の形態に係る抵抗変化型不揮発性記憶装置４０００の動作の説明であるが、非選択ビット線および非選択ソース線を所定の電圧ＶＰＲにプリチャージしていることに関して、図２５Ａに示されるメモリセル状態図４００、図２５Ｂに示されるメモリセル状態図４１０、図２５Ｃに示されるメモリセル状態図４２０、図２５Ｄに示されるメモリセル状態図４３０を用いてその効果を説明する。
【０３１９】
図２５Ａに示されるメモリセル状態図４００は、本実施の形態として説明した低抵抗書き込みを行っている選択メモリセルの状態を、概略断面図で例示した図であり、図２４で説明したサイクルＴ１における選択メモリセルＭ１１の状態に該当する。
【０３２０】
メモリセルトランジスタ４０２は、半導体基板４０１上にワード線でもあるゲート電極４０４、ゲート酸化膜４０５、ソース線ＳＬと接続されるＮ型拡散層のドレイン４０６、Ｎ型拡散層のソース４０７より構成される。ソース４０７と抵抗変化型不揮発性記憶素子４０３の下部電極が接続され、ビット線と上部電極が接続される。
【０３２１】
低抵抗書き込みでは、ソース線はおよそ電圧ＶｄＬ−α（αは、ＬＲ化用電流制限素子１０による電圧降下分を表す）に、ビット線は０[Ｖ]の低電圧に設定され、ワード線は電圧ＶｗＬが与えられる。メモリセルトランジスタ４０２はオンし、チャネル４０８が形成されドレイン４０６からソース４０７に電流が流れる。
【０３２２】
図１８で説明したが、低抵抗化動作では、ゲート電極４０４の電圧ＶｗＬとして、ＶＲＳｍａｘ＋Ｖｔｎｓよりも高い電圧が必要で、本実施の形態では２．８[Ｖ]と比較的高い電圧が与えられる。
【０３２３】
一般的に、製造プロセスの微細化が進むとメモリセルも微細化され、より高集積化が可能となる。その場合メモリセルトランジスタ４０２の平面サイズが縮小化されるとともに、ゲート酸化膜４０５の薄膜化も進むため、ゲート電極４０４に印加可能な最大電圧は微細化が進むとともに下る。そのため、メモリセルの高信頼性には、ゲート酸化膜４０５にかかる電界を緩和する制御が重要となる。
【０３２４】
本実施の形態では、図２５Ａに示されるメモリセル状態図４００のように、選択されたメモリセルトランジスタ４０２では、チャネル４０８が形成されているため、実質的にはゲート電極４０４とチャネル４０８との間の電界が、ゲート酸化膜４０５にかかる。低抵抗書き込みの場合、ゲート電極４０４との間の電界が最も高くなる箇所は、より電圧の低いソース４０７付近のチャネル４０８である。ビット線ＢＬの電圧は０[Ｖ]だが、抵抗変化型不揮発性記憶素子４０３には電流が流れるため、ソース４０７の電位は抵抗変化終了電圧ＶＲＥ分（１〜１．２[Ｖ]程度）上昇分し、実質的にはゲート電極４０４とチャネル４０８の間の電位差は１．５[Ｖ]〜１．７[Ｖ]程度に緩和することができる。
【０３２５】
図２５Ｂに示されるメモリセル状態図４１０は、本実施の形態として説明した低抵抗書き込みが行われている選択メモリセルと同一行の非選択メモリセルの状態を、概略断面図で例示した図であり、図２４で説明したサイクルＴ１における非選択メモリセルＭ１２などの状態に該当する。非選択列のソース線ＳＬおよびビット線ＢＬは、電圧ＶＰＲ（１．１[Ｖ]）にプリチャージされている。抵抗変化型不揮発性記憶素子４０３は導電性を有しているため、Ｎ型拡散層４０６とともにＮ型拡散層４０７の電圧もＶＰＲとなる。選択メモリセルと同一行であるため、ゲート電極４０４は電圧ＶｗＬであり、ゲートとソース間の電圧、ゲートとドレイン間の電圧ともにメモリセルトランジスタ４０２の閾値電圧以上となり、メモリセルトランジスタ４０２はオンし、チャネル４１１が形成される。このチャネル４１１の電圧は、ビット線ＢＬおよびソース線ＳＬと同じＶＰＲとなる。
【０３２６】
そのため、ゲート電極４０４とチャネル４１１の間の電位差は１．６[Ｖ]に緩和できる。
【０３２７】
一方、図２５Ｃに示されるメモリセル状態図４２０は、非選択メモリセルのビット線ＢＬとソース線ＳＬを、従来一般的に行われる０[Ｖ]にプリチャージした場合を例示した図である。この場合、チャネル４２１の電圧は、ビット線ＢＬおよびソース線ＳＬと同じ０[Ｖ]となる。ゲート電極４０４とチャネル４２１の間の電位差は２．８[Ｖ]となり、図２５Ｂに示されるメモリセル状態図４１０の場合に比べて１[Ｖ]以上高くなり、より微細なプロセスを適用する場合にはあまり望ましくない。
【０３２８】
また、図２５Ｄに示されるメモリセル状態図４３０は、図２５Ｃに示されるメモリセル状態図４２０とは逆に、選択メモリセルと同一行の非選択メモリセルのビット線ＢＬとソース線ＳＬを、ゲート電極４０４の電圧ＶｗＬと同じ電圧にプリチャージした場合の状態を、例示した図である。この場合、メモリセルトランジスタ４０２はオフし、チャネルは形成されない。その為、ゲート酸化膜４０５には、ゲート電極４０４と半導体基板４０１との間の電界がかかる。半導体基板４０１は一般的に０[Ｖ]が設定されるため、実質的にはメモリセル状態図４２０の場合と、ゲート酸化膜４０５の電界という点では同じく２．８[Ｖ]で、より微細なプロセスを適用する場合にはあまり望ましくない。
【０３２９】
以上より、非選択列のメモリセルのソース線およびビット線のプリチャージ電圧ＶＰＲを、チャネルが形成される選択ワード線の電圧ＶｗＬより閾値電圧Ｖｔｎｓ以下で、且つ０[Ｖ]以上の所定電圧、つまり、０[Ｖ]＜ＶＰＲ＜ＶｗＬ−Ｖｔｎｓの関係に設定することが、より微細なプロセスに適用する場合には望ましい。
【０３３０】
この場合、プリチャージ電圧ＶＰＲは、ＶｗＬ−Ｖｔｎｓ未満の電圧で、より高い電圧に設定するのが、ゲート酸化膜４０５の電界を下げるという面では望ましい。一方、全ての非選択ビット線および非選択ソース線を所定電圧までプリチャージすることは、消費電力が増大するという背反する課題にも繋がる。そこで、両者のバランスを考慮し、プリチャージ電圧ＶＰＲとして、例えば、ＶＰＲ＝（ＶｗＬ−Ｖｔｎｓ）／２など、最適なプリチャージ電圧ＶＰＲに設定されればよい。
【０３３１】
図２６は、図１９で説明した本実施の形態における抵抗変化型不揮発性記憶装置４０００が備える書き込み系回路の等価回路を一つのメモリセルに対して整理した回路（つまり、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００ａ）の回路図である。図２で説明した本実施の形態における、電流制限回路を備えた１Ｔ１Ｒメモリセル２０００と同じものは、同じ符号を付している。なお、本図には、プリチャージ電源２１（図１９のプリチャージ電源３１５に相当）も併せて図示されている。
【０３３２】
列選択回路３０２の内、ソース線選択部に相当する選択ソース線スイッチ１９ａが、ソース線駆動回路２２ａとソース線ＳＬとの間に配置される。また、ソース線駆動回路２２ａとプリチャージ電源２１との間にソース線駆動回路プリチャージスイッチ２０ａが配置されている。ここで、選択ソース線スイッチ１９ａは、ソース線と第１のスイッチ回路（ＬＲ化ソース線選択スイッチ１４）および第２のスイッチ回路（ＨＲ化ソース線選択スイッチ１８）との間に接続された第５のスイッチ回路の一例であり、図２２に示された列選択回路３０２のＮＭＯＳトランジスタ３５４に相当する。また、ソース線駆動回路プリチャージスイッチ２０ａは、第１のスイッチ回路（ＬＲ化ソース線選択スイッチ１４）と第２のスイッチ回路（ＨＲ化ソース線選択スイッチ１８）と第５のスイッチ回路（選択ソース線スイッチ１９ａ）との接続点と第３の電圧源（プリチャージ電源３１５）とを接続するための第９のスイッチ回路の一例であり、図２０に示されたソース線書き込み回路３３０のＰＭＯＳトランジスタ３３５に相当する。
【０３３３】
また、列選択回路３０２の内、ビット線選択部に相当する選択ビット線スイッチ１９ｂが、ビット線駆動回路２２ｂと、ソース線と対を成すビット線に繋がるビット線ＢＬとの間に配置される。また、ビット線駆動回路２２ｂとプリチャージ電源２１との間にビット線駆動回路プリチャージスイッチ２０ｂが配置されている。ここで、選択ビット線スイッチ１９ｂは、ビット線と第３のスイッチ回路（ＬＲ化ビット線選択スイッチ１３）および第４のスイッチ回路（ＨＲ化ビット線選択スイッチ１６）との間に接続された第６のスイッチ回路の一例であり、図２２に示された列選択回路３０２のＮＭＯＳトランジスタ３５１に相当する。また、ビット線駆動回路プリチャージスイッチ２０ｂは、第３のスイッチ回路（ＬＲ化ビット線選択スイッチ１３）と第４のスイッチ回路（ＨＲ化ビット線選択スイッチ１６）と第６のスイッチ回路（選択ビット線スイッチ１９ｂ）との接続点と第３の電圧源（プリチャージ電源３１５）とを接続するための第１０のスイッチ回路の一例であり、図２０に示されたビット線書き込み回路３３６のＰＭＯＳトランジスタ３４０に相当する。
【０３３４】
なお、選択ソース線スイッチ１９ａ（第５のスイッチ回路）および選択ビット線スイッチ１９ｂ（第６のスイッチ回路）は、メモリセルアレイ３０１の列を選択する列選択回路３０２を構成している。
【０３３５】
さらに、プリチャージ電源２１とソース線ＳＬの間に、非選択ソース線スイッチ１９ｃが配置されている。ここで、非選択ソース線スイッチ１９ｃは、ソース線と第３の電圧源（プリチャージ電源３１５）とを接続するための第７のスイッチ回路の一例であり、図２２に示された列選択回路３０２のＰＭＯＳトランジスタ３５５に相当する。選択ソース線スイッチ１９ａ（第５のスイッチ回路）と非選択ソース線スイッチ１９ｃ（第７のスイッチ回路）とは、複数のソース線の夫々に対応して設けられている。そして選択ソース線スイッチ１９ａと非選択ソース線スイッチ１９ｃとは相補的な動作を行う。
【０３３６】
同様に、プリチャージ電源２１とビット線ＢＬの間に、非選択ビット線スイッチ１９ｄが配置されている。ここで、非選択ビット線スイッチ１９ｄは、ビット線と第３の電圧源（プリチャージ電源３１５）とを接続するための第８のスイッチ回路の一例であり、図２２に示された列選択回路３０２のＰＭＯＳトランジスタ３５２に相当する。選択ビット線スイッチ１９ｂ（第６のスイッチ回路）と非選択ビット線スイッチ１９ｄ（第８のスイッチ回路）とは、複数のビット線のそれぞれに対応して設けられている。そして選択ビット線スイッチ１９ｂと非選択ビット線スイッチ１９ｄとは相補的な動作を行う。
【０３３７】
これらの追加されたスイッチは、多くのメモリセルを選択的に制御したり、非選択メモリセルに対してトランジスタの信頼性により効果がある制御を加えるものである。メモリセル自体の抵抗変化特性は、図２の回路を用いて説明した特性と何らかわるものでは無い。
【０３３８】
図２６に示される書き込み系回路の等価回路の動作は、図１９に示される抵抗変化型不揮発性記憶装置４０００の動作と同様である。主な動作は、次の通りである。
【０３３９】
つまり、制御回路３０７は、抵抗変化型不揮発性記憶素子を低抵抗状態に書き込むときは、ＬＲ化ソース線選択スイッチ１４（第１のスイッチ回路）とＬＲ化ビット線選択スイッチ１３（第３のスイッチ回路）とをオンさせる。また、制御回路３０７は、ＨＲ化ソース線選択スイッチ１８（第２のスイッチ回路）とＨＲ化ビット線選択スイッチ１６（第４のスイッチ回路）とをオフさせ、メモリセルトランジスタ１（ＮＭＯＳトランジスタ）のゲートに第１のゲート電圧を印加する制御をする。
【０３４０】
一方、抵抗変化型不揮発性記憶素子を高抵抗状態に書き込むときは、制御回路３０７は、ＬＲ化ソース線選択スイッチ１４（第１のスイッチ回路）とＬＲ化ビット線選択スイッチ１３（第３のスイッチ回路）とをオフさせる。また、制御回路３０７は、ＨＲ化ソース線選択スイッチ１８（第２のスイッチ回路）とＨＲ化ビット線選択スイッチ１６（第４のスイッチ回路）とをオンさせ、メモリセルトランジスタ１（ＮＭＯＳトランジスタ）のゲートに第１のゲート電圧より低い第２のゲート電圧を印加する制御をする。
【０３４１】
また、制御回路３０７は、抵抗変化型不揮発性記憶素子を低抵抗状態または高抵抗状態に書き込むときは、選択ソース線スイッチ１９ａ（第５のスイッチ回路）と選択ビット線スイッチ１９ｂ（第６のスイッチ回路）とをオンさせ、且つ、非選択ソース線スイッチ１９ｃ（第７のスイッチ回路）と非選択ビット線スイッチ１９ｄ（第８のスイッチ回路）とをオフさせる。
【０３４２】
一方、制御回路３０７は、抵抗変化型不揮発性記憶素子に書き込みを行なわないときは、選択ソース線スイッチ１９ａ（第５のスイッチ回路）と選択ビット線スイッチ１９ｂ（第６のスイッチ回路）とをオフさせ、且つ、非選択ソース線スイッチ１９ｃ（第７のスイッチ回路）と非選択ビット線スイッチ１９ｄ（第８のスイッチ回路）とをオンさせる。また、制御回路３０７は、非選択ソース線スイッチ１９ｃ（第７のスイッチ回路）および非選択ビット線スイッチ１９ｄ（第８のスイッチ回路）を制御することにより、列選択回路３０２によって選択される、対を成すソース線とビット線以外の選択されないソース線とビット線を、第３の電圧源（プリチャージ電源３１５）の電圧にプリチャージする制御をする。
【０３４３】
また、制御回路３０７は、抵抗変化型不揮発性記憶素子を低抵抗状態または高抵抗状態に書き込む場合に、書き込まれるときの直前は、ＬＲ化ソース線選択スイッチ１４（第１のスイッチ回路）、ＨＲ化ソース線選択スイッチ１８（第２のスイッチ回路）、ＬＲ化ビット線選択スイッチ１３（第３のスイッチ回路）およびＨＲ化ビット線選択スイッチ１６（第４のスイッチ回路）の全てをオフさせ、ソース線駆動回路プリチャージスイッチ２０ａ（第９のスイッチ回路）およびビット線駆動回路プリチャージスイッチ２０ｂ（第１０のスイッチ回路）をオンさせる。
【０３４４】
このような制御回路３０７の動作のうち、主要な動作は、次の通りである。つまり、本実施の形態における書き込み方法は、抵抗変化型不揮発性記憶素子を低抵抗状態に書き込むときは、第１のスイッチ回路と第３のスイッチ回路とをオンさせ、第２のスイッチ回路と第４のスイッチ回路とをオフさせ、ゲートに第１のゲート電圧を印加する制御をするステップを含む。さらに、本実施の形態における書き込み方法は、抵抗変化型不揮発性記憶素子を高抵抗状態に書き込むときは、第１のスイッチ回路と第３のスイッチ回路とをオフさせ、第２のスイッチ回路と第４のスイッチ回路とをオンさせ、ゲートに第１のゲート電圧より低い第２のゲート電圧を印加する制御を行うステップを含む。
【０３４５】
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置によれば、抵抗変化型不揮発性記憶素子を低抵抗状態に書き込むときには、電流制限回路で制限された電流が抵抗変化型不揮発性記憶素子に印加され、一方、抵抗変化型不揮発性記憶素子を高抵抗状態に書き込むときには、メモリセルトランジスタを構成するＮＭＯＳトランジスタのゲートに、抵抗変化型不揮発性記憶素子を低抵抗状態に書き込みときよりも低いゲート電圧が印加される。これにより、従来よりも、安定した抵抗変化動作が継続される。
【０３４６】
以上、本開示の一つまたは複数の態様に係る抵抗変化型不揮発性記憶装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【０３４７】
本開示は、抵抗変化型不揮発性記憶装置として、例えば、各種電子機器に用いられる不揮発性メモリとして、利用できる。
【符号の説明】
【０３４８】
１  メモリセルトランジスタ
２、３０００ａ、３０００ｂ  抵抗変化型不揮発性記憶素子
３  メモリセル
１０  ＬＲ化用電流制限素子
１１  ＬＲ化用電源端子
１２  ＬＲ化用クランプ制御端子
１３  ＬＲ化ビット線選択スイッチ（第３のスイッチ回路）
１４  ＬＲ化ソース線選択スイッチ（第１のスイッチ回路）
１６  ＨＲ化ビット線選択スイッチ（第４のスイッチ回路）
１７  ＨＲ化用電源端子
１８  ＨＲ化ソース線選択スイッチ（第２のスイッチ回路）
１９ａ  選択ソース線スイッチ（第５のスイッチ回路）
１９ｂ  選択ビット線スイッチ（第６のスイッチ回路）
１９ｃ  非選択ソース線スイッチ（第７のスイッチ回路）
１９ｄ  非選択ビット線スイッチ（第８のスイッチ回路）
２０ａ  ソース線駆動回路プリチャージスイッチ（第９のスイッチ回路）
２０ｂ  ビット線駆動回路プリチャージスイッチ（第１０のスイッチ回路）
２２ａ  ソース線駆動回路
２２ｂ  ビット線駆動回路
３１  第１電極（下部電極）
３２  第１の金属酸化物層
３３  第２の金属酸化物層
３４  第２電極（上部電極）
３５  抵抗変化層
３００  メモリ本体部
３０１  メモリセルアレイ
３０２  列選択回路
３０３  行選択回路
３０４  書き込み回路
３０５  読み出し回路
３０６  周辺回路部
３０７  制御回路
３０８  電圧生成回路
３０９  低抵抗化用ワード線電源
３１０  高抵抗化用ワード線電源
３１１  読み出し用ワード線電源
３１２  低抵抗化クランプ電源
３１３  低抵抗化用パルス電源
３１４  高抵抗化用パルス電源
３１５  プリチャージ電源
３１６  ワード線電圧切り替え回路
３１７  アドレス入力回路
３１８  入出力回路
３３０、３３０ａ  ソース線書き込み回路
３３６、３３０ｂ  ビット線書き込み回路
３７０  デコード回路
３７１  ワード線ドライバー
２０００、２０００ａ  電流制限回路を備えた１Ｔ１Ｒメモリセル
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
0006391014.tif 000015
【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２５Ｄ】
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【図２６】
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【図２７】
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