(57)【特許請求の範囲】
【請求項１】
絶縁表面上に酸化物半導体膜を形成する工程と、
前記酸化物半導体膜に露点−４０℃以下の乾燥空気雰囲気下において３００℃以上４５０℃以下で加熱処理を施す工程と、
加熱処理を施した前記酸化物半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重なる領域を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記酸化物半導体膜に低抵抗領域を形成する工程と、
前記低抵抗領域を形成した後、前記酸化物半導体膜、前記ゲート絶縁膜及び前記ゲート電極を覆って層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記低抵抗領域に達する開口部を形成する工程と、
前記開口部において露出した前記低抵抗領域に窒素プラズマ処理を行う工程と、
前記開口部において前記低抵抗領域と接する領域を有する金属膜を形成する工程と、を経て形成され、
前記酸化物半導体膜は、ｃ軸配向した結晶を有することを特徴とする半導体装置の作製方法。
【請求項２】
絶縁表面に凹部を形成する工程と、
前記凹部に電極を形成する工程と、
前記絶縁表面上及び前記電極上に酸化物半導体膜を形成する工程と、
前記酸化物半導体膜に露点−４０℃以下の乾燥空気雰囲気下において３００℃以上４５０℃以下で加熱処理を施す工程と、
加熱処理を施した前記酸化物半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重なる領域を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記酸化物半導体膜に低抵抗領域を形成する工程と、
前記低抵抗領域を形成した後、前記酸化物半導体膜、前記ゲート絶縁膜及び前記ゲート電極を覆って層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記低抵抗領域に達する開口部を形成する工程と、
前記開口部において露出した前記低抵抗領域に窒素プラズマ処理を行う工程と、
前記開口部において前記低抵抗領域と接する領域を有する金属膜を形成する工程と、を経て形成され、
前記低抵抗領域は、前記電極と接する領域を有し、
前記酸化物半導体膜は、ｃ軸配向した結晶を有することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記酸化物半導体膜が形成される面は、平坦性を有することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置および半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいい、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
トランジスタに適用可能な半導体薄膜の材料としてシリコン系半導体材料が広く知られて
いるが、その他の材料として酸化物半導体が注目されている。
【０００４】
表示装置には、製造技術の確立されている非晶質シリコンを用いたトランジスタを利用す
ることが多いが、非晶質シリコンを用いたトランジスタは電界効果移動度が低く、表示装
置の高精細化および低消費電力化などに課題がある。
【０００５】
また、非晶質シリコンを用いたトランジスタは、温度変化や繰り返しの動作に伴う電気特
性の劣化が著しい（信頼性が低い）といった問題もある。
【０００６】
また、高い電界効果移動度を有する単結晶シリコンを用いたトランジスタを利用する半導
体装置（半導体記憶装置など）は、スケーリング則に沿った高集積化や回路の複雑化に伴
い、消費電力の増大が問題となっている。
【０００７】
また、酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比
較して、高い電界効果移動度を有することが知られている。酸化物半導体は、スパッタリ
ング法などにより、大面積への成膜が容易であるため、表示装置への応用の検討が盛んに
なっている。
【０００８】
ところで、酸化物半導体とアルミニウム系合金配線とを直接接続した場合、高抵抗のアル
ミニウム酸化物が生成し、接触抵抗が増大することが指摘されている（特許文献１参照。
）。
【０００９】
また、比較的酸化しにくい金属や酸化物が導電性を有する金属を用いた場合にも、後の工
程における加熱処理などにより酸化物半導体との界面に高抵抗の金属酸化物が形成され、
少なからず接触抵抗が増大することがある。
【００１０】
このように、金属と酸化物半導体との接触抵抗が高いことで、トランジスタのオン特性が
低下してしまうことが問題となっている。
【００１１】
また、接触抵抗を低減させるために、酸化物半導体と金属との間に低抵抗のバッファ層を
設ける技術が開示されている。また、バッファ層として窒素を含む酸化物半導体が開示さ
れている（特許文献２参照。）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−４９５４２号公報
【特許文献２】特開２０１１−９７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
酸化物半導体膜を用いたトランジスタは、非晶質シリコン膜を用いたトランジスタと比べ
、高いオン特性（オン電流など）を有するが、単結晶シリコンを用いたトランジスタと比
べると、十分に高いオン特性を有するとは言い難い。
【００１４】
一方で、単結晶シリコンを用いたトランジスタで構成される半導体装置においても、単結
晶シリコンが必須となるほど高いトランジスタのオン特性が要求されないものもある。そ
のような半導体装置において、酸化物半導体膜を用いたトランジスタを適用する場合、ト
ランジスタのオン特性が低いことにより十分な性能を引き出すことができないことがある
。
【００１５】
具体的には、キャリアの移動を阻害する要因によって、本来得られるはずのトランジスタ
のオン特性に対し、３０％から７０％程度、場合によっては１０％以下までトランジスタ
のオン特性が低下することがある。なお、キャリアの移動を阻害する要因の一つが酸化物
半導体膜と金属膜との接触抵抗である。
【００１６】
そのため、酸化物半導体膜を用いたトランジスタにおいては、オン特性を低下させる要因
となる、酸化物半導体膜と金属膜との接触抵抗を低減することが望まれている。
【００１７】
そこで、酸化物半導体膜と金属膜との接触抵抗を低減することを課題の一とする。
【００１８】
また、オン特性の優れた酸化物半導体膜を用いたトランジスタを提供することを課題の一
とする。
【００１９】
また、高速動作が可能な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００２０】
そこで、本発明の一態様に係る半導体装置は、絶縁表面上に設けられた酸化物半導体膜と
、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ゲート絶
縁膜と概略同様の上面形状を有するゲート電極と、酸化物半導体膜およびゲート電極上に
設けられ、酸化物半導体膜の一部に達する開口部を有する層間絶縁膜と、層間絶縁膜上に
設けられ、層間絶縁膜に設けられた開口部において酸化物半導体膜と接して設けられた配
線と、を有し、酸化物半導体膜の配線と接する領域が酸窒化領域である。
【００２１】
または、本発明の一態様に係る半導体装置は、絶縁表面上に設けられた酸化物半導体膜と
、酸化物半導体膜を覆って設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導
体膜と重畳して設けられたゲート電極と、酸化物半導体膜およびゲート電極上に設けられ
、酸化物半導体膜の一部に達する開口部を有する層間絶縁膜と、層間絶縁膜上に設けられ
、層間絶縁膜に設けられた開口部において酸化物半導体膜と接して設けられた配線と、を
有し、酸化物半導体膜の前記配線と接する領域が酸窒化領域である。
【００２２】
または、本発明の一態様に係る半導体装置は、酸化物半導体膜を用いたトランジスタにお
いて、酸化物半導体膜に窒素プラズマ処理を行うことで酸化物半導体膜を構成する酸素の
一部が窒素に置換された酸窒化領域を形成し、該酸窒化領域に接して金属膜を形成する。
【００２３】
なお、窒素プラズマ処理は、マイクロ波放電窒素プラズマにより行うと、酸化物半導体膜
へのダメージが小さく、また効率よく酸窒化領域が形成されるため好ましい。
【００２４】
酸窒化領域は酸化物半導体膜の他の領域と比べ低抵抗となる。また、成膜直後の酸化物半
導体膜よりも酸素の組成が小さくなるため、接触する金属膜との界面に高抵抗の金属酸化
物を形成しにくい。そのため、酸化物半導体膜と金属膜との接触抵抗を低減することがで
きる。
【００２５】
具体的には、本発明の一態様に係る半導体装置は、絶縁表面上に酸化物半導体膜を形成し
、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜を介して酸化物半導体膜と重
畳するゲート電極を形成し、ゲート電極をマスクとして酸化物半導体膜の一部を低抵抗化
する処理を行い、酸化物半導体膜、ゲート絶縁膜およびゲート電極を覆って層間絶縁膜を
形成し、層間絶縁膜およびゲート絶縁膜を加工して酸化物半導体膜の低抵抗化領域に達す
る開口部を形成し、露出された酸化物半導体膜の低抵抗化領域に対して窒素プラズマ処理
を行った後、露出された酸化物半導体膜の低抵抗化領域と接する金属膜を形成することで
作製する。
【００２６】
なお、絶縁表面と酸化物半導体膜との間のゲート電極と重畳しない領域に、金属電極を設
けると好ましい。該金属電極は、トランジスタのソース電極およびドレイン電極として機
能する。
【００２７】
酸窒化領域は、窒素プラズマ処理の処理条件や、酸化物半導体膜の膜質および厚さなどの
条件によって、形成される厚さが異なる。具体的には、窒素プラズマ処理の強度が低く、
酸化物半導体膜の厚さが十分に厚い場合は、酸化物半導体膜の表面近傍から比較的浅い範
囲で酸窒化領域が形成される。また、窒素プラズマ処理の強度が高く、酸化物半導体膜の
厚さが薄い場合（例えば５ｎｍ以下）は、酸化物半導体膜と、酸化物半導体膜の下地との
界面まで酸窒化領域が形成される。
【００２８】
また、酸化物半導体膜の下地と酸化物半導体膜との間の、ゲート電極と重畳しない領域に
金属電極を設ける場合、酸化物半導体膜と下地との界面まで酸窒化領域を形成すると接触
抵抗が低減されるため好ましい。
【発明の効果】
【００２９】
酸化物半導体膜に酸窒化領域が形成されることにより、酸化物半導体膜と金属膜との接触
抵抗を低減することができる。
【００３０】
接触抵抗が低減されることにより、オン特性の優れた酸化物半導体膜を用いたトランジス
タを提供することができる。
【００３１】
オン特性の優れた酸化物半導体膜を用いたトランジスタにより、高速動作が可能な半導体
装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図３】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図４】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図５】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図６】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図７】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図８】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図９】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。
【図１０】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。
【図１１】本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１２】本発明の一態様に係る電子機器の一例を示す斜視図。
【図１３】試料の作製方法を説明する断面図。
【図１４】試料の上面図および断面図。
【図１５】マイクロ波放電可能な装置の一例。
【図１６】ＳＴＥＭによる試料の断面形状を示すＴＥ像。
【図１７】ＳＴＥＭによる試料の断面形状を示すＴＥ像。
【図１８】酸化物半導体膜の表面結合状態を示すＸＰＳスペクトル。
【発明を実施するための形態】
【００３３】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置であるトランジスタおよびその作製
方法について図１乃至図６を用いて説明する。
【００３４】
図１は、本発明の一態様に係るトランジスタの上面図および断面図である。図１（Ａ）に
示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を図１（Ｂ）およ
び図１（Ｃ）に示す。なお、図１（Ｂ）および図１（Ｃ）は、ゲート絶縁膜１３０および
ゲート絶縁膜１３１の形状が異なる。なお、図１（Ａ）は、わかりやすさのため、層間絶
縁膜１５０、ゲート絶縁膜１３０、ゲート絶縁膜１３１および下地絶縁膜１１０を省略し
て示す。
【００３５】
図１（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１１０と、下地
絶縁膜１１０上に設けられた酸化物半導体膜１２０と、酸化物半導体膜１２０上に設けら
れたゲート絶縁膜１３０と、ゲート絶縁膜１３０上に設けられ、ゲート絶縁膜１３０と概
略同様の上面形状を有するゲート電極１４０と、酸化物半導体膜１２０およびゲート電極
１４０上に設けられ、酸化物半導体膜１２０に達する開口部を有する層間絶縁膜１５０と
、層間絶縁膜１５０上に設けられ、層間絶縁膜１５０に設けられた開口部において酸化物
半導体膜１２０と接して設けられた配線１６０ａおよび配線１６０ｂと、を有する。なお
、下地絶縁膜１１０を設けない構造としても構わない。
【００３６】
図１（Ｃ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１１０と、下地
絶縁膜１１０上に設けられた酸化物半導体膜１２０と、酸化物半導体膜１２０を覆って設
けられたゲート絶縁膜１３１と、ゲート絶縁膜１３１を介して酸化物半導体膜１２０と重
畳して設けられたゲート電極１４０と、酸化物半導体膜１２０およびゲート電極１４０上
に設けられ、酸化物半導体膜１２０に達する開口部を有する層間絶縁膜１５０と、層間絶
縁膜１５０上に設けられ、層間絶縁膜１５０に設けられた開口部において酸化物半導体膜
１２０と接して設けられた配線１６０ａおよび配線１６０ｂと、を有する。なお、下地絶
縁膜１１０を設けない構造としても構わない。
【００３７】
ここで、酸化物半導体膜１２０は、低抵抗領域１２０ａ、低抵抗領域１２０ｂ、高抵抗領
域１２０ｃ、酸窒化領域１２０ｄおよび酸窒化領域１２０ｅを含む。
【００３８】
低抵抗領域１２０ａおよび低抵抗領域１２０ｂは、酸化物半導体膜を低抵抗化する不純物
を含む領域である。例えば、低抵抗領域１２０ａおよび低抵抗領域１２０ｂは、水素、ヘ
リウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプ
トン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含む領域で
ある。
【００３９】
低抵抗領域１２０ａおよび低抵抗領域１２０ｂが、低抵抗であることにより、酸化物半導
体膜１２０を用いたトランジスタのオン特性の低下を抑制できる。例えば、低抵抗領域１
２０ａおよび低抵抗領域１２０ｂは、シート抵抗が３０ｋΩ／ｓｑ以下、好ましくは１０
ｋΩ／ｓｑ以下、さらに好ましくは１ｋΩ／ｓｑ以下、さらに好ましくは０．７ｋΩ／ｓ
ｑ以下である。
【００４０】
高抵抗領域１２０ｃは、酸化物半導体膜の主成分以外の成分、即ち不純物の濃度が低い領
域である。例えば、高抵抗領域１２０ｃは、各不純物濃度が１×１０２０ａｔｏｍｓ／ｃ
ｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０
１９ａｔｏｍｓ／ｃｍ３以下の領域である。ただし、主成分と不純物を厳密に分けること
は困難であるため、本明細書では１原子％以上含まれる元素を主成分とする。
【００４１】
また、高抵抗領域１２０ｃは、欠陥密度の低い領域である。例えば、高抵抗領域１２０ｃ
は、酸素欠損密度が１×１０１６個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以
下、さらに好ましくは１×１０１４個／ｃｍ３以下の領域である。
【００４２】
高抵抗領域１２０ｃは、不純物濃度が低く、かつ欠陥密度が低い。なお、図１（Ｂ）およ
び図１（Ｃ）に示すトランジスタは、高抵抗領域１２０ｃにチャネル領域が形成されるた
め、電気特性および信頼性に優れる。また、トランジスタのオフ電流値は低くなる。例え
ば、チャネル長が３μｍ、チャネル幅１μｍのときのオフ電流値が１×１０−１８Ａ以下
、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下であるトラ
ンジスタとすることができる。
【００４３】
酸窒化領域１２０ｄおよび酸窒化領域１２０ｅは、酸化物半導体膜を構成する酸素の一部
が窒素で置換された領域である。例えば、酸窒化領域１２０ｄおよび酸窒化領域１２０ｅ
は、５原子％以上、好ましくは１０原子％以上、さらに好ましくは１５原子％以上の濃度
の窒素を含む酸化物半導体膜の領域である。
【００４４】
酸窒化領域１２０ｄおよび酸窒化領域１２０ｅは、図１（Ｂ）および図１（Ｃ）において
は、酸化物半導体膜１２０の厚さと同様の厚さを有するように示されているが、これに限
定されない。例えば、酸化物半導体膜１２０の表面近傍（深さ１ｎｍ以上５ｎｍ以下程度
まで）にのみ設けられていても構わない。また、酸窒化領域１２０ｄおよび酸窒化領域１
２０ｅは、厚さ方向に窒素濃度勾配を有しても構わない。その場合、基板１００側の窒素
濃度が低くなる。
【００４５】
なお、酸窒化領域１２０ｄおよび酸窒化領域１２０ｅは、層間絶縁膜１５０に設けられた
開口部と同様の上面形状となる。そのため、配線１６０ａおよび配線１６０ｂは、それぞ
れ酸化物半導体膜１２０の酸窒化領域１２０ｄおよび酸窒化領域１２０ｅと接する。
【００４６】
ここで、酸化物半導体膜１２０として、例えば、Ｉｎ−Ｚｎ−Ｏ化合物、Ｓｎ−Ｚｎ−Ｏ
化合物、Ａｌ−Ｚｎ−Ｏ化合物、Ｚｎ−Ｍｇ−Ｏ化合物、Ｓｎ−Ｍｇ−Ｏ化合物、Ｉｎ−
Ｍｇ−Ｏ化合物、Ｉｎ−Ｇａ−Ｏ化合物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ化合物、Ａｌ−Ｇａ−Ｚ
ｎ−Ｏ化合物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ化合物、Ｉｎ
−Ｈｆ−Ｇａ−Ｚｎ−Ｏ化合物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ−Ｏ化合物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ化合物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ化
合物、Ｉｎ−Ｚｒ−Ｙ−Ｚｎ−Ｏ化合物を用いればよい。
【００４７】
なお、Ｉｎ−Ｚｎ−Ｏ化合物とは、ＩｎおよびＺｎを主成分として有する酸化物という意
味であり、ＩｎおよびＺｎの原子数比は問わない。
【００４８】
または、酸化物半導体膜１２０として、Ｉｎ−Ｍ−Ｚｎ−Ｏ化合物を用いると好ましい。
ここで、Ｍは、Ｇａ、Ａｌ、Ｓｎ、Ｈｆ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、
Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｎｉ、Ｔｉ、ＹまたはＺｒである。好まし
くは、ＭがＧａまたはＳｎであるＩｎ−Ｍ−Ｚｎ−Ｏ化合物を用いる。
【００４９】
Ｍは、ＩｎおよびＺｎと比べ、酸素との結合エネルギーが高い元素であると好ましい。Ｍ
を含むことで、Ｍと酸素との結合エネルギーが高いことから、酸化物半導体膜において酸
素欠損が生じにくくなる。
【００５０】
また、Ｉｎ−Ｍ−Ｚｎ−Ｏ化合物において、組成がＩｎ：Ｍ：Ｚｎ＝３：１：２［原子数
比］に近い材料を用いると、トランジスタの電界効果移動度を高くできるため好ましい。
【００５１】
酸化物半導体膜１２０は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
【００５２】
好ましくは、酸化物半導体膜１２０は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００５３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏ
ｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
【００５４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
【００５５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【００５６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【００５８】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、こ
れらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
【００５９】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００６０】
下地絶縁膜１１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種
以上を選択して、単層または積層で用いればよい。
【００６１】
下地絶縁膜１１０は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒ
ａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となる
ように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜１２
０に結晶領域が形成されやすくなる。なお、Ｒａは、ＪＩＳ  Ｂ  ０６０１：２００１（
ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよ
う三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」
と表現でき、数式１で定義される。
【００６２】
【数１】
0006356305.tif 000002
【００６３】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
【００６４】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下
、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０
原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  ｓ
ｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。
また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
【００６５】
また、下地絶縁膜１１０は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
【００６６】
「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の
放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ
／ｃｍ３以上であることをいう。
【００６７】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【００６８】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料の基準値との比較により、気体の全放出量を計算することができ
る。
【００６９】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式２で
求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全て
が酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在す
る可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１
７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存
在比率が極微量であるため考慮しない。
【００７０】
【数２】
0006356305.tif 000003
【００７１】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式２の詳細に関し
ては、特開平６−２７５６９７号公報を参照する。なお、上記酸素の放出量は、電子科学
株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×
１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００７２】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
【００７３】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
【００７４】
下地絶縁膜１１０から酸化物半導体膜１２０に酸素が供給されることで、酸化物半導体膜
１２０と下地絶縁膜１１０との界面準位密度を低減できる。この結果、トランジスタの動
作などに起因して、酸化物半導体膜１２０と下地絶縁膜１１０との界面にキャリアが捕獲
されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
【００７５】
さらに、酸化物半導体膜１２０の酸素欠損に起因して電荷が生じる場合がある。一般に酸
化物半導体膜１２０の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。
この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下
地絶縁膜１１０から酸化物半導体膜１２０に酸素が十分に供給され、好ましくは酸化物半
導体膜１２０に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシ
フトする要因である、酸化物半導体膜１２０の酸素欠損密度を低減することができる。
【００７６】
ゲート絶縁膜１３０およびゲート絶縁膜１３１は、下地絶縁膜１１０と同様の方法および
同様の材料によって形成すればよい。
【００７７】
ゲート電極１４０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積
層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用
いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ化合物などを用いればよい。
【００７８】
層間絶縁膜１５０は、下地絶縁膜１１０と同様の方法および同様の材料により形成する。
【００７９】
層間絶縁膜１５０は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比
誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の厚
さとすればよい。層間絶縁膜１５０の表面は、大気成分などの影響でわずかに電荷を有し
、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間
絶縁膜１５０は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率およ
び厚さとすることが好ましい。同様の理由で、層間絶縁膜１５０上に樹脂膜を形成するこ
とで、表面に生じる電荷の影響を低減しても構わない。
【００８０】
配線１６０ａおよび配線１６０ｂは、ゲート電極１４０と同様の方法および同様の材料に
よって形成すればよい。なお、配線１６０ａおよび配線１６０ｂは、同一層で形成すれば
よい。
【００８１】
ここで、配線１６０ａおよび配線１６０ｂが、それぞれ酸化物半導体膜１２０の酸窒化領
域１２０ｄおよび酸窒化領域１２０ｅと接することにより、該接触界面に異層（配線１６
０ａおよび配線１６０ｂの材料の酸化物など）が生じにくいため、接触抵抗を低減できる
。
【００８２】
次に、図１（Ｂ）に示したトランジスタの作製方法について図２乃至図５を用いて説明す
る。
【００８３】
まず、基板１００上に下地絶縁膜１１０を成膜する（図２（Ａ）参照。）。下地絶縁膜１
１０は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ
）法、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ
Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄ
ｅｐｏｓｉｔｉｏｎ）法で成膜すればよく、スパッタリング法を用いると好ましい。なお
、基板１００によっては、下地絶縁膜１１０を設けなくても構わない。
【００８４】
次に、酸化物半導体膜１２１を成膜する（図２（Ｂ）参照。）。酸化物半導体膜１２１は
、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリ
ング法を用いると好ましい。
【００８５】
酸化物半導体膜１２１をＣＡＡＣ−ＯＳ膜とする場合、例えば、多結晶である酸化物半導
体スパッタリング用ターゲットを用い、スパッタリング法によって成膜すればよい。当該
スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含ま
れる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット
状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリ
ング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜す
ることができる。
【００８６】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットにつ
いて以下に示す。
【００８７】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２
：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。
なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲ
ットによって適宜変更すればよい。
【００８８】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【００８９】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【００９０】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
【００９１】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。以上のようにしてＣＡＡＣ−ＯＳ膜である酸化物半導体膜１２１を成膜すれ
ばよい。
【００９２】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理を行うと、酸化物半導体膜１２
１の結晶化度が高まる、または／および酸化物半導体膜１２１中の不純物濃度を低減し、
欠陥密度を低減することができる。
【００９３】
第１の加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気および乾燥空気雰囲気を１
種、または２種以上組み合わせて行えばよい。好ましくは、不活性雰囲気または減圧雰囲
気にて加熱処理を行い、その後酸化性雰囲気または乾燥空気雰囲気にて加熱処理を行う。
第１の加熱処理の温度は、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃
以下、さらに好ましくは３００℃以上４５０℃以下の温度で行えばよい。第１の加熱処理
は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適用すればよい。
【００９４】
酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまた
は亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理
装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上
、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガ
スと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ
以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜１２
１の酸素欠損密度を低減することができる。
【００９５】
不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的
には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。不活性雰囲気
で加熱処理を行うことで、酸化物半導体膜１２１に含まれる不純物濃度を低減することが
できる。
【００９６】
減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。減圧雰囲気で加熱処理を
行うことで、不活性雰囲気よりもさらに酸化物半導体膜１２１に含まれる不純物濃度を低
減することができる。
【００９７】
乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の酸素２０％程度
および窒素８０％程度含まれる雰囲気をいう。酸化性雰囲気の一種であり、比較的低コス
トであるため量産に適している。
【００９８】
次に、酸化物半導体膜１２１を加工して酸化物半導体膜１２２を形成する（図２（Ｃ）参
照。）。なお、「加工する」とは、例えば、フォトリソグラフィ法によって形成したレジ
ストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。
【００９９】
次に、ゲート絶縁膜１３１を成膜する（図３（Ａ）参照。）。ゲート絶縁膜１３１は、Ｃ
ＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、スパッタリング法を
用いると好ましい。
【０１００】
次に、導電膜１４１を成膜する（図３（Ｂ）参照。）。導電膜１４１は、ＣＶＤ法、スパ
ッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法を用いると
好ましい。
【０１０１】
次に、導電膜１４１を加工してゲート電極１４０を形成する（図３（Ｃ）参照。）。
【０１０２】
次に、ゲート電極１４０と同様の上面形状にゲート絶縁膜１３１を加工し、ゲート絶縁膜
１３０を形成する（図４（Ａ）参照。）。なお、ゲート絶縁膜１３０の加工は、ゲート電
極１４０またはゲート電極１４０の加工に用いたレジストマスクをマスクとすればよい。
【０１０３】
次に、ゲート電極１４０をマスクとして、酸化物半導体膜１２２に酸化物半導体膜を低抵
抗化する不純物を添加し、低抵抗領域１２２ａおよび低抵抗領域１２２ｂを形成する（図
４（Ｂ）参照。）。なお、酸化物半導体膜を低抵抗化する不純物の添加されない領域は高
抵抗領域１２２ｃとなる。
【０１０４】
酸化物半導体膜を低抵抗化する不純物として、水素、ヘリウム、ホウ素、窒素、フッ素、
ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチ
モンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン
注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純
物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入
法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後
に、不活性雰囲気または減圧雰囲気にて加熱処理を行ってもよい。
【０１０５】
次に、層間絶縁膜１５１を成膜する（図４（Ｃ）参照。）。層間絶縁膜１５１は、ＣＶＤ
法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すればよく、Ｃ
ＶＤ法またはスパッタリング法を用いると好ましい。
【０１０６】
次に、層間絶縁膜１５１を加工して低抵抗領域１２２ａおよび低抵抗領域１２２ｂに達す
る開口部を有する層間絶縁膜１５０を形成する（図５（Ａ）参照。）。
【０１０７】
次に、マイクロ波放電窒素プラズマ１７０による処理を行う（図５（Ｂ）参照。）。マイ
クロ波放電窒素プラズマ１７０による処理は、マイクロ波放電が可能な装置であれば、特
に装置の限定はなく、例えばＣＶＤ装置、エッチング装置を用いればよい。マイクロ波放
電窒素プラズマ１７０による処理は具体的には、窒素、または窒素およびアルゴンを含む
圧力が１Ｐａ以上１０００Ｐａ以下、好ましくは１Ｐａ以上１００Ｐａ以下の雰囲気下に
おいて、基板を設置するステージ温度を室温以上６００℃以下、好ましくは３００℃以上
４５０℃以下とし、電力を１００Ｗ以上１００００Ｗ以下、好ましくは２０００Ｗ以上４
０００Ｗ以下として行えばよい。なお、マイクロ波の周波数は、２ＧＨｚ以上４ＧＨｚ以
下を用いればよく、例えば２．４５ＧＨｚとすればよい。
【０１０８】
なお、本実施の形態では、マイクロ波放電窒素プラズマを用いて処理しているが、これに
限定されない。例えば、酸化物半導体膜を構成する酸素の一部を窒素に置換することが可
能な窒素プラズマ処理を適用しても構わない。
【０１０９】
前述のマイクロ波放電窒素プラズマ１７０による処理によって、酸化物半導体膜１２０の
一部に酸窒化領域１２０ｄおよび酸窒化領域１２０ｅを形成することができる（図５（Ｃ
）参照。）。なお、酸化物半導体膜１２０は、そのほかに低抵抗領域１２０ａ、低抵抗領
域１２０ｂおよび高抵抗領域１２０ｃを含む。低抵抗領域１２０ａおよび低抵抗領域１２
０ｂは、低抵抗領域１２２ａおよび低抵抗領域１２２ｂに酸窒化領域１２０ｄおよび酸窒
化領域１２０ｅが形成された領域である。また、高抵抗領域１２０ｃと高抵抗領域１２２
ｃとは、便宜上符号を変更しているが、組成および形状の変更はない。
【０１１０】
次に、配線１６０ａおよび配線１６０ｂを形成することで、図１（Ｂ）に示すトランジス
タを作製することができる。なお、得られたトランジスタを樹脂で覆っても構わない。
【０１１１】
同様に、図１（Ｃ）に示すトランジスタの作製方法について、図２、図３および図６を用
いて説明する。
【０１１２】
図２および図３までは図１（Ｂ）に示すトランジスタを同様の作製方法であるため、説明
を省略する。
【０１１３】
図３（Ｃ）にて、ゲート電極１４０を形成した後、酸化物半導体膜１２２に酸化物半導体
膜を低抵抗化する不純物を添加し、低抵抗領域１２２ａおよび低抵抗領域１２２ｂを形成
する（図６（Ａ）参照。）。なお、酸化物半導体膜を低抵抗化する不純物の添加されない
領域は高抵抗領域１２２ｃとなる。
【０１１４】
次に、層間絶縁膜１５０を形成し、マイクロ波放電窒素プラズマ１７０による処理を行う
（図６（Ｂ）参照。）。
【０１１５】
前述のマイクロ波放電窒素プラズマ１７０による処理によって、酸化物半導体膜１２０に
酸窒化領域１２０ｄおよび酸窒化領域１２０ｅを形成することができる（図６（Ｃ）参照
。）。なお、酸化物半導体膜１２０は、そのほかに低抵抗領域１２０ａ、低抵抗領域１２
０ｂおよび高抵抗領域１２０ｃを含む。
【０１１６】
次に、配線１６０ａおよび配線１６０ｂを形成することで、図１（Ｃ）に示すトランジス
タを作製することができる。なお、得られたトランジスタを樹脂で覆っても構わない。
【０１１７】
以上のように酸化物半導体膜と金属膜との接触抵抗を低減することができる。また、酸化
物半導体膜と金属膜との接触抵抗が低いことによって、オン特性の優れた酸化物半導体膜
を用いたトランジスタを提供することができる。
【０１１８】
本実施の形態は、適宜他の実施の形態または他の実施例と組み合わせて用いることができ
る。
【０１１９】
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタと異なる構造のトランジスタおよ
びその作製方法について図７および図８を用いて説明する。
【０１２０】
図７は、本発明の一態様に係る半導体装置であるトランジスタの上面図および断面図であ
る。図７（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面
を図７（Ｂ）および図７（Ｃ）に示す。なお、図７（Ｂ）および図７（Ｃ）は、ゲート絶
縁膜１３０およびゲート絶縁膜１３１の形状が異なる。なお、図７（Ａ）は、わかりやす
さのため、層間絶縁膜１５０、ゲート絶縁膜１３０、ゲート絶縁膜１３１、電極１８０ａ
、電極１８０ｂおよび下地絶縁膜１１１を省略して示す。
【０１２１】
図７（Ｂ）に示すトランジスタは、基板１００上に設けられた凹部を有する下地絶縁膜１
１１と、下地絶縁膜１１１の凹部に設けられた電極１８０ａおよび電極１８０ｂと、下地
絶縁膜１１１、電極１８０ａおよび電極１８０ｂ上に設けられた酸化物半導体膜１２０と
、酸化物半導体膜１２０上に設けられたゲート絶縁膜１３０と、ゲート絶縁膜１３０上に
設けられ、ゲート絶縁膜１３０と概略同様の上面形状を有するゲート電極１４０と、酸化
物半導体膜１２０およびゲート電極１４０上に設けられ、酸化物半導体膜１２０に達する
開口部を有する層間絶縁膜１５０と、層間絶縁膜１５０上に設けられ、層間絶縁膜１５０
に設けられた開口部において酸化物半導体膜１２０と接して設けられた配線１６０ａおよ
び配線１６０ｂと、を有する。
【０１２２】
図７（Ｃ）に示すトランジスタは、基板１００上に設けられた凹部を有する下地絶縁膜１
１１と、下地絶縁膜１１１の凹部に設けられた電極１８０ａおよび電極１８０ｂと、下地
絶縁膜１１１、電極１８０ａおよび電極１８０ｂ上に設けられた酸化物半導体膜１２０と
、酸化物半導体膜１２０を覆って設けられたゲート絶縁膜１３１と、ゲート絶縁膜１３１
を介して酸化物半導体膜１２０と重畳して設けられたゲート電極１４０と、酸化物半導体
膜１２０およびゲート電極１４０上に設けられ、酸化物半導体膜１２０に達する開口部を
有する層間絶縁膜１５０と、層間絶縁膜１５０上に設けられ、層間絶縁膜１５０に設けら
れた開口部において酸化物半導体膜１２０と接して設けられた配線１６０ａおよび配線１
６０ｂと、を有する。
【０１２３】
電極１８０ａおよび電極１８０ｂは、ゲート電極１４０と同様の方法および同様の材料に
よって形成すればよい。なお、電極１８０ａおよび電極１８０ｂは、同一層で形成すれば
よい。
【０１２４】
下地絶縁膜１１１に設けられた凹部の深さと、電極１８０ａおよび電極１８０ｂの厚さは
概略同程度とする。こうすることで、下地絶縁膜１１１、電極１８０ａおよび電極１８０
ｂ上に設けられる酸化物半導体膜１２０を平坦な面に設けることが可能となる。ただし、
下地絶縁膜１１１に設けられた凹部の深さと、電極１８０ａおよび電極１８０ｂの厚さが
異なっていても構わない。
【０１２５】
電極１８０ａおよび電極１８０ｂを有することで、実施の形態１で示したトランジスタと
比べ、電極接触面積が増大することにより、さらにトランジスタのオン特性を向上させる
ことが可能となる。
【０１２６】
次に、図７（Ｂ）および図７（Ｃ）に示したトランジスタの作製方法について図２乃至図
６および図８を用いて説明する。
【０１２７】
なお、本実施の形態に示すトランジスタと、実施の形態１に示すトランジスタとは、下地
絶縁膜１１１、電極１８０ａおよび電極１８０ｂが設けられている点が異なる。
【０１２８】
そのため、トランジスタの作製方法の一部は実施の形態１の説明を参酌すればよい。
【０１２９】
図８は、下地絶縁膜１１１、電極１８０ａおよび電極１８０ｂの形成方法である。
【０１３０】
まず、基板１００上に下地絶縁膜１１０を成膜する（図２（Ａ）参照。）。
【０１３１】
次に、下地絶縁膜１１０を加工し、凹部を有する下地絶縁膜１１１を形成する（図８（Ａ
）参照。）。
【０１３２】
次に、導電膜１８０を成膜する（図８（Ｂ）参照。）。導電膜１８０は、ＣＶＤ法、スパ
ッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法を用いると
好ましい。
【０１３３】
次に、導電膜１８０を加工し、電極１８０ａおよび電極１８０ｂを形成する（図８（Ｃ）
参照。）。なお、導電膜１８０の加工は、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍ
ｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理によって行えばよい。ＣＭＰ処理によっ
て、下地絶縁膜１１１の最上面と電極１８０ａおよび電極１８０ｂの最上面との高さを概
略一致させることができる。
【０１３４】
なお、導電膜１８０を加工して電極１８０ａおよび電極１８０ｂを形成する方法は、ＣＭ
Ｐ処理に限定されない。例えば、導電膜１８０上に平坦化膜を成膜し、下地絶縁膜１１１
の凸部に達するまで平坦化膜の一部、および導電膜１８０の一部をエッチングすることで
、電極１８０ａおよび電極１８０ｂを形成しても構わない。その場合、平坦化膜、および
導電膜１８０のエッチングは、平坦膜と導電膜１８０とのエッチングレートが同程度とな
る条件で行うと好ましい。
【０１３５】
以降の作製方法は、実施の形態１を参酌すればよい。
【０１３６】
なお、電極１８０ａおよび電極１８０ｂを有することで、例えば、層間絶縁膜１５０の形
成時（開口部の形成時）に、酸化物半導体膜１２２を貫通して開口部を設けてしまった場
合にも、トランジスタを動作させることができる。そのためトランジスタの歩留まりを高
めることができる。
【０１３７】
以上のように酸化物半導体膜と金属膜との接触抵抗を低減することができる。また、接触
抵抗が低いことによって、オン特性の優れた酸化物半導体膜を用いたトランジスタを提供
することができる。
【０１３８】
本実施の形態は、適宜他の実施の形態または他の実施例と組み合わせて用いることができ
る。
【０１３９】
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２で示したトランジスタを用いて、半
導体記憶装置を作製する例について説明する。
【０１４０】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａ
ｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が
ある。
【０１４１】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある
。
【０１４２】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１または実施の形態
２で示したトランジスタを適用することができる。
【０１４３】
まずは、実施の形態１または実施の形態２で示したトランジスタを適用した半導体記憶装
置のメモリセルについて図９を用いて説明する。
【０１４４】
メモリセルは、トランジスタＴｒと、キャパシタＣと、を有し、トランジスタＴｒのソー
スまたはドレインの一方はビット線ＢＬと接続し、トランジスタＴｒのゲートはワード線
ＷＬと接続し、トランジスタＴｒのソースまたはドレインの他方はキャパシタＣと接続し
、ビット線ＢＬはセンスアンプＳＡｍｐと接続する（図９（Ａ）参照。）。
【０１４５】
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図９
（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電
された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。
この期間を保持期間Ｔ＿１とする。即ち、２値のメモリセルの場合、保持期間Ｔ＿１の間
にリフレッシュをする必要がある。
【０１４６】
ここで、トランジスタＴｒに実施の形態１または実施の形態２で示したトランジスタを適
用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフ
レッシュ期間の頻度を少なくすることが可能となるため、消費電力を低減することができ
る。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となっ
た酸化物半導体膜を用いたトランジスタを適用すると、電力を供給せずに数日間から数十
年間に渡ってデータを保持することが可能なメモリセルとなる。
【０１４７】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装
置を得ることができる。
【０１４８】
また、実施の形態１または実施の形態２で示したオン特性の優れたトランジスタを適用す
ることで、キャパシタＣへの電荷の蓄積が速やかに行われ、高速動作が可能な半導体記憶
装置を得ることができる。
【０１４９】
次に、実施の形態１または実施の形態２で示したトランジスタを適用した半導体記憶装置
のメモリセルについて図１０を用いて説明する。
【０１５０】
図１０（Ａ）は、メモリセルの回路図である。当該メモリセルは、トランジスタＴｒ＿１
と、トランジスタＴｒ＿２と、キャパシタＣと、を有し、トランジスタＴｒ＿１のゲート
はワード線ＷＬ＿１と接続し、トランジスタＴｒ＿１のソースはソース線ＳＬ＿１と接続
し、トランジスタＴｒ＿２のソースはソース線ＳＬ＿２と接続し、トランジスタＴｒ＿２
のドレインはドレイン線ＤＬ＿２と接続し、キャパシタＣの一端は容量線ＣＬと接続し、
キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲ
ートはノードＮを介して接続する。
【０１５１】
なお、当該メモリセルは、ノードＮの電位に応じて、トランジスタＴｒ＿２の見かけ上の
しきい値電圧が変動することを利用したものである。例えば、図１０（Ｂ）は容量線ＣＬ
の電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明す
る図である。
【０１５２】
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例え
ば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトラ
ンジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノード
Ｎの電圧をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタ
Ｔｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることが
できる。
【０１５３】
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ
−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０Ｖ
にてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０Ｖに
てＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することがで
きる。
【０１５４】
ここで、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示したトランジスタ
を適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノード
Ｎに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリー
クすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。ま
た、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるた
め、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較し
て消費電力を低減することができる。
【０１５５】
なお、トランジスタＴｒ＿２に、実施の形態１または実施の形態２で示したトランジスタ
を適用しても構わない。該トランジスタは、オン特性に優れる。そのため、該トランジス
タを用いた半導体記憶装置は高速動作が可能となる。
【０１５６】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力が小さく、集
積度が高い半導体記憶装置を得ることができる。
【０１５７】
本実施の形態は、適宜他の実施の形態または他の実施例と組み合わせて用いることができ
る。
【０１５８】
（実施の形態４）
実施の形態１または実施の形態２で示したトランジスタまたは実施の形態３に示した半導
体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  
Ｕｎｉｔ）を構成することができる。
【０１５９】
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず
、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１６０】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０１６１】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０１６２】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
【０１６３】
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態３に示す半導体記憶装置を用いることができる
。
【０１６４】
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６
が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタ
によるデータの保持を行う。フリップフロップによってデータが保持されている場合、レ
ジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデー
タが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６
内の記憶素子への電源電圧の供給を停止することができる。
【０１６５】
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１１（Ｂ）および図１１（Ｃ）の回路の説明
を行う。
【０１６６】
図１１（Ｂ）および図１１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に実施の形態１または実施の形態２に示すトランジスタを用いた構成の一例を示
す。
【０１６７】
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には
、実施の形態３に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれ
ぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電
位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１
１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１６８】
図１１（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャッ
プの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、その
ゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１６９】
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
【０１７０】
また、図１１（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、
スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記
憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそ
れぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することがで
きる。
【０１７１】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
【０１７２】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌ
ｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０１７３】
本実施の形態は、適宜他の実施の形態または他の実施例と組み合わせて用いることができ
る。
【０１７４】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示すトランジスタ、半導体記憶装置
およびＣＰＵの一種以上を含む電子機器の例について説明する。
【０１７５】
図１２（Ａ）は携帯型情報端末である。図１２（Ａ）に示す携帯型情報端末は、筐体９３
００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９
３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。
【０１７６】
図１２（Ｂ）は、ディスプレイである。図１２（Ｂ）に示すディスプレイは、筐体９３１
０と、表示部９３１１と、を具備する。
【０１７７】
図１２（Ｃ）は、デジタルスチルカメラである。図１２（Ｃ）に示すデジタルスチルカメ
ラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３
と、を具備する。
【０１７８】
図１２（Ｄ）は２つ折り可能な携帯情報端末である。図１２（Ｄ）に示す２つ折り可能な
携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３
、操作スイッチ９６３８、を有する。
【０１７９】
表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルと
することができ、表示された操作キーに触れることでデータ入力などを行うことができる
。
【０１８０】
本発明の一態様を用いることで、電子機器の性能を高め、かつ信頼性を高めることができ
る。
【０１８１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０１８２】
本実施例では、酸化物半導体膜と金属膜との接触抵抗を測定した。
【０１８３】
以下に図１３および図１４を用いて測定試料の作製方法を示す。
【０１８４】
まず、ガラス２００上に酸化シリコン膜２１０を成膜した。酸化シリコン膜２１０はスパ
ッタリング法によって３００ｎｍの厚さで成膜した。
【０１８５】
次に、酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜した。Ｉｎ−Ｇａ−Ｚｎ−Ｏ
膜は、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ−Ｏターゲット（Ｉｎ：Ｇａ：Ｚｎ
＝３：１：２［原子数比］）を用いて５０ｎｍの厚さで成膜した。
【０１８６】
次に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を加工し、島状のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。
【０１８７】
次に、酸化窒化シリコン膜２３１を成膜した。酸化窒化シリコン膜は、ＣＶＤ法によって
１０ｎｍの厚さで成膜した。
【０１８８】
次に、酸化窒化シリコン膜２３１を介して、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜へ、リンイオンを添
加し、島状のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を低抵抗化し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜２２２を形
成した（図１３（Ａ）参照。）。リンイオンは、イオン注入装置によって、加速電圧を３
０ｋＶ、ドーズ量を１×１０１５ｉｏｎｓ／ｃｍ２として添加した。
【０１８９】
次に、酸化窒化シリコン膜を成膜した。該酸化窒化シリコン膜は、ＣＶＤ法によって３０
０ｎｍの厚さで成膜した。次に、該酸化窒化シリコン膜および酸化窒化シリコン膜２３１
を加工してＩｎ−Ｇａ−Ｚｎ−Ｏ膜２２２に達する開口部（開口部２９０など）を有する
酸化窒化シリコン膜２５０および酸化窒化シリコン膜２３０を形成した。ここで、開口部
２９０の上面形状は２μｍ×２μｍとした。
【０１９０】
次に、マイクロ波放電窒素プラズマ２７０による処理を行い（図１３（Ｂ）参照。）、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ膜２２２を低抵抗領域２２０ａおよび酸窒化領域２２０ｂを有するＩ
ｎ−Ｇａ−Ｚｎ−Ｏ膜２２０を形成した。マイクロ波放電窒素プラズマ２７０による処理
は、アルゴンを１０００ｓｃｃｍおよび窒素を５００ｓｃｃｍとし、圧力を６Ｐａとし、
試料ステージ温度を４５０℃とし、３０００Ｗ（２．４５ＧＨｚ）の電力をアンテナ電極
に印加して１８０秒行った。
【０１９１】
なお、マイクロ波放電窒素プラズマ２７０による処理には、図１５に示す装置を用いた。
図１５に示す装置は、装置外部からガスを供給する供給口と、試料を載せる試料ステージ
と、遅波板としての機能を有する石英と、石英に覆われたマイクロ波を受けるアンテナ電
極と、を有する。
【０１９２】
次に、金属膜を成膜し、加工して測定パッド２６０ａ、測定パッド２６０ｂ、測定パッド
２６０ｃおよび測定パッド２６０ｄを有する金属膜を形成し、試料を作製した（図１４（
Ａ）および図１４（Ｂ）参照。）。なお、金属膜として、厚さが５０ｎｍのチタン膜と、
厚さが１００ｎｍのアルミニウム膜と、厚さが５０ｎｍのチタン膜とを積層して用いた。
【０１９３】
図１４（Ｂ）に示すＡ−Ｂ断面は、図１４（Ａ）に示す上面図の一点鎖線Ａ−Ｂに対応す
る。
【０１９４】
次に、試料をクリーンルーム雰囲気にて３００℃の温度で１時間、加熱処理を行った。
【０１９５】
以下に図１４（Ａ）を用いて試料における、金属膜とＩｎ−Ｇａ−Ｚｎ−Ｏ膜との接触抵
抗ＲＣの測定方法について説明する。
【０１９６】
測定パッド２６０ｄと測定パッド２６０ｂとの電圧を０．２５Ｖとしたときの測定パッド
２６０ｃと測定パッド２６０ａとの間を流れる電流を測定し、０．２５Ｖを測定した電流
値で除したものを接触抵抗ＲＣとした。
【０１９７】
別途作製したマイクロ波放電窒素プラズマ２７０による処理を行っていない以外は本実施
例で示した試料と同様の作製方法および構造を有する試料の接触抵抗ＲＣは５６４．６Ω
であった。また、本実施例で作製したマイクロ波放電窒素プラズマ２７０で処理を行った
試料の接触抵抗ＲＣは１７２．２Ωであった。なお、接触抵抗ＲＣは、同条件で作製した
試料５点の平均値である。
【０１９８】
以上により、酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜にマイクロ波放電窒素プラズ
マ処理を行うことで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜と金属膜との接触抵抗を低減できることが
わかる。
【実施例２】
【０１９９】
本実施例では、酸化物半導体膜をマイクロ波放電窒素プラズマ処理したときの表面結合状
態について評価した。
【０２００】
以下のように試料を作製した。
【０２０１】
まず、ガラス上に酸化シリコン膜を成膜した。酸化シリコン膜はスパッタリング法によっ
て３００ｎｍの厚さで成膜した。
【０２０２】
次に、酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜した。Ｉｎ−Ｇａ−Ｚｎ−Ｏ
膜は、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ−Ｏターゲット（Ｉｎ：Ｇａ：Ｚｎ
＝３：１：２［原子数比］）を用いて１０ｎｍの厚さで成膜した。
【０２０３】
次に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜に対し、マイクロ波放電窒素プラズマ処理を行った。マイ
クロ波放電窒素プラズマ処理は、アルゴンを１０００ｓｃｃｍおよび窒素を２００ｓｃｃ
ｍとし、圧力を１００Ｐａとし、試料ステージ温度を３５０℃とし、３０００Ｗ（２．４
５ＧＨｚ）の電力をアンテナ電極に印加して１８０秒行った。
【０２０４】
以上のように作製した試料、およびマイクロ波放電窒素プラズマ処理を行っていない以外
は同様の方法で作製した比較試料の表面結合状態をＸ線光電子分光（ＸＰＳ：Ｘ−ｒａｙ
Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により評価し、図１８にＸ
ＰＳスペクトルに示す。
【０２０５】
図１８において、シンボルが三角のスペクトルが比較試料を表し、シンボルが丸のスペク
トルが本実施例で作製した試料を表す。
【０２０６】
図１８より、Ｍｅｔａｌ−Ｎ結合を示す３９７ｅＶ付近にピークを比較すると、比較試料
はほとんどピークが観測されないのに対し、本実施例で作製した試料では明瞭なピークが
観測された。
【０２０７】
以上より、酸化物半導体膜に対しマイクロ波放電窒素プラズマ処理を行うことで、窒素と
一部の金属に結合が生じることがわかる。
【実施例３】
【０２０８】
本実施例では、マイクロ波放電窒素プラズマ処理有無による酸化物半導体膜と金属膜との
界面状態について評価した。
【０２０９】
以下のように試料を作製した。
【０２１０】
まず、ガラス３００上に酸化シリコン膜３０１を成膜した。酸化シリコン膜３０１はスパ
ッタリング法によって３３０ｎｍの厚さで成膜した。
【０２１１】
次に、酸化シリコン膜３０１の表面をＣＭＰ処理により３０ｎｍ研磨し、平坦化した。
【０２１２】
次に、酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜した。Ｉｎ−Ｇａ−Ｚｎ−Ｏ
膜は、スパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ−Ｏターゲット（Ｉｎ：Ｇａ：Ｚｎ
＝３：１：２［原子数比］）を用いて３０ｎｍの厚さで成膜した。
【０２１３】
次に、窒素雰囲気にて、４５０℃の温度で１時間の加熱処理を行った後、酸素雰囲気にて
４５０℃の温度で１時間の加熱処理を行った。
【０２１４】
次に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を加工し、島状のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。
【０２１５】
次に、酸化窒化シリコン膜を成膜した。酸化窒化シリコン膜は、ＣＶＤ法によって２０ｎ
ｍの厚さで成膜した。
【０２１６】
次に、酸化窒化シリコン膜を介して、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜へ、ホウ素イオンを添加し
、島状のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を低抵抗化し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜３０２を形成し
た。ホウ素イオンは、イオン注入装置によって、加速電圧を１５ｋＶ、ドーズ量を１×１
０１５ｉｏｎｓ／ｃｍ２として添加した。
【０２１７】
次に、酸化窒化シリコン膜を成膜した。酸化窒化シリコン膜は、ＣＶＤ法によって３００
ｎｍの厚さで成膜した。このようにして前述の２０ｎｍの厚さの酸化シリコン膜と、３０
０ｎｍの厚さの酸化シリコン膜の積層である酸化シリコン膜３０３を形成した。
【０２１８】
次に、酸化シリコン膜３０３にＩｎ−Ｇａ−Ｚｎ−Ｏ膜３０２に達する開口部を設けた。
【０２１９】
次に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜３０２の露出された領域に対し、マイクロ波放電窒素プラ
ズマ処理を行った。マイクロ波放電窒素プラズマ処理は、アルゴンを１０００ｓｃｃｍお
よび窒素を２００ｓｃｃｍとし、圧力を４０Ｐａとし、試料ステージ温度を３００℃とし
、２０００Ｗ（２．４５ＧＨｚ）の電力をアンテナ電極に印加して１８０秒行った。
【０２２０】
次に、微量のニッケルおよび微量のランタンを含むアルミニウム合金膜を成膜した。アル
ミニウム合金膜は、スパッタリング法によって３００ｎｍの厚さで成膜した。
【０２２１】
次に、アルミニウム合金膜を加工し、金属膜３０４を形成した。
【０２２２】
次に、試料をクリーンルーム雰囲気にて３００℃の温度で１時間、加熱処理を行った。
【０２２３】
以上のように作製した試料、およびマイクロ波放電窒素プラズマ処理を行っていない以外
は同様の方法で作製した比較試料の断面形状を走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａ
ｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）に
よって観察した。
【０２２４】
ここで、比較試料の断面形状の位相コントラスト像（透過電子像（Ｔｒａｎｓｍｉｔｔｅ
ｄ  Ｅｌｅｃｔｒｏｎ：ＴＥ像）ともいう。）を図１６に示す。なお、図１６（Ａ）にお
けるＩｎ−Ｇａ−Ｚｎ−Ｏ膜３０２と金属膜３０４との界面近傍を図１６（Ｂ）に拡大し
て示す。
【０２２５】
同様に、本実施例で作製した試料の断面形状のＴＥ像を図１７に示す。なお、図１７（Ａ
）におけるＩｎ−Ｇａ−Ｚｎ−Ｏ膜３１２と金属膜３０４との界面近傍を図１７（Ｂ）に
拡大して示す。
【０２２６】
図１６（Ｂ）より、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜３０２と金属膜３０４との界面に、いずれの
膜とも異なる層（異層）が数ｎｍの厚さで形成されていることがわかった。
【０２２７】
図１７（Ｂ）より、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜３１２と金属膜３０４との界面に異層がほと
んど形成されないことがわかった。
【０２２８】
以上により、酸化物半導体膜をマイクロ波放電窒素プラズマ処理してから金属膜を形成す
ることで、酸化物半導体膜と金属膜との界面に異層が生じにくくなることがわかる。
【符号の説明】
【０２２９】
１００    基板
１１０    下地絶縁膜
１１１    下地絶縁膜
１２０    酸化物半導体膜
１２０ａ    低抵抗領域
１２０ｂ    低抵抗領域
１２０ｃ    高抵抗領域
１２０ｄ    酸窒化領域
１２０ｅ    酸窒化領域
１２１    酸化物半導体膜
１２２    酸化物半導体膜
１２２ａ    低抵抗領域
１２２ｂ    低抵抗領域
１２２ｃ    高抵抗領域
１３０    ゲート絶縁膜
１３１    ゲート絶縁膜
１４０    ゲート電極
１４１    導電膜
１５０    層間絶縁膜
１５１    層間絶縁膜
１６０ａ    配線
１６０ｂ    配線
１７０    マイクロ波放電窒素プラズマ
１８０    導電膜
１８０ａ    電極
１８０ｂ    電極
２００    ガラス
２１０    酸化シリコン膜
２２０    Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜
２２０ａ    低抵抗領域
２２０ｂ    酸窒化領域
２２２    Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜
２３０    酸化窒化シリコン膜
２３１    酸化窒化シリコン膜
２５０    酸化窒化シリコン膜
２６０ａ    測定パッド
２６０ｂ    測定パッド
２６０ｃ    測定パッド
２６０ｄ    測定パッド
２７０    マイクロ波放電窒素プラズマ
２９０    開口部
３００    ガラス
３０１    酸化シリコン膜
３０２    Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜
３０３    酸化シリコン膜
３０４    金属膜
３１２    Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
９６３０    筐体
９６３１ａ    表示部
９６３１ｂ    表示部
９６３３    留め具
９６３８    操作スイッチ
【図１】
0006356305.tif 000004
【図２】
0006356305.tif 000005
【図３】
0006356305.tif 000006
【図４】
0006356305.tif 000007
【図５】
0006356305.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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