(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層の上に形成され、第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）とを有する半導体基板と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）と、
前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（８）と、
前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）とを備え、
前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記Ｘよりも深い位置において、前記点欠陥が単調に減少していることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
炭化珪素からなる第１または第２導電型の基板（１）と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層の上に形成され、第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）とを有する半導体基板と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）と、
前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（８）と、
前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）とを備え、
前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていることを特徴とする炭化珪素半導体装置。
【請求項４】
前記Ｘよりも深い位置において、前記スペクトル強度が単調に減少していることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記Ｘの位置における前記スペクトル強度に対する前記Ｙの位置における前記スペクトル強度の比であるスペクトル強度比が０．８以下であることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項６】
前記点欠陥は、炭素のアンチサイトとシリコンのアンチサイトとの複合欠陥であることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記点欠陥は、シリコン空孔であることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記点欠陥は、炭素空孔と炭素のアンチサイトとの複合欠陥であることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばトレンチゲート構造等の半導体スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体スイッチング素子としてＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、基板表面側のソース電極に高濃度イオン注入を行うことで、オーミック電極を形成している。しかしながら、イオン注入時に発生する点欠陥とエピタキシャル膜中に存在する貫通転移との複合的な欠陥がリークに大きく影響する（例えば、非特許文献１参照）。このため、リークを抑制する方法として、特許文献１〜３に示される方法が提案されている。
【０００３】
具体的には、特許文献１では、ソース電極と接触させられるｐ+型ボディコンタクト領域の点欠陥の拡散の影響を防ぎ、チャネル長を短いままとするために、ｐ+型ボディコンタクト領域の下部のみでｐ型ベース領域の厚みを厚くするようにしている。具体的には、ｐ+型ボディコンタクト領域の底部からｐ型ベース層のうちのトレンチ内に埋め込まれた部分の底部のＰＮ接合界面までの距離が４μｍ以上となるようにしている。
【０００４】
特許文献２では、イオン注入欠陥を抑制するために、ソースコンタクト領域表面やボディコンタクト領域表面にオーミック接触がとり易くなるように、リンまたはアルミニウムをイオン注入している。そして、その下にイオン注入ダメージを少なくできる窒素またはボロンをイオン注入するようにしている。
【０００５】
特許文献３では、転移密度が５×１０3ｃｍ-2以下の基板を用いると共に、ソース電極と接触させられるｐ+型コンタクト領域の不純物濃度が１×１０20ｃｍ-3以上かつ５×１０21ｃｍ-3以下となるようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０１０−２５８３８６号公報
【特許文献２】特開２００９−２３１５４５号公報
【特許文献３】特開２０１０−０８７３９７号公報
【非特許文献】
【０００７】
【非特許文献１】辻、ＳｉＣ及び関連ワイドギャップ半導体研究会  第４回個討論会、  予稿集  Ｐ．７４、  ０９／７
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の方法では、ｐ+型ボディコンタクト領域の不純物濃度、アニール条件により、拡散が４μｍを超える場合があるし、ｎ+型ソース領域においても点欠陥の影響はある。また、特許文献２、３の方法では、不純物濃度、アニール条件により、点欠陥が深く分布してしまい、リークパスが形成されてドレインリークが発生することがある。
【０００９】
本発明は上記点に鑑みて、点欠陥に起因するドレインリークを低減することができる構造のＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、ソース領域（４）およびコンタクト領域（５）における半導体基板（１〜３）の表面から深さ方向への点欠陥の分布について、半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、ベース領域（３）とドリフト層（２）とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていることを特徴としている。
【００１１】
このように、半導体基板の表面からの点欠陥の数のピーク位置の深さＸと、ベース領域とドリフト層（２）とによるＰＮ接合界面までの深さＹとについて、Ｘ＜Ｙの関係が成り立つようにしている。これにより、ドレインリークを抑制することができる。
【００１２】
また、請求項３に記載の発明では、ソース領域およびコンタクト領域における半導体基板の表面から深さ方向へのカソードルミネッセンス（以下、ＣＬという）測定のスペクトルについて、該ＣＬ測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の半導体基板の表面からの深さをＸ、ベース領域とドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていることを特徴としている。
【００１３】
このように、ＣＬ測定のスペクトルによって点欠陥の分布を示すこともできる。このため、ＣＬ測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の半導体基板の表面からの深さＸと、ベース領域とドリフト層とによるＰＮ接合界面までの深さＹについても、Ｘ＜Ｙとなるようにすることで、請求項１と同様の効果が得られる。特に、請求項４に記載したように、スペクトル強度比が０．８となるようにすれば、よりドレインリークを抑制することが可能になる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかるｎチャネルタイプの反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図２】（ａ）は実験用試料の断面図、（ｂ）、（ｃ）は（ａ）に示す試料について、半導体基板の深さ方向においてＣＬ測定を行ったときのＬ1線でのスペクトル強度分布を示した図である。
【図３】Ａｌのドーズ量を変えて半導体基板の深さ方向における点欠陥の分布に関するＣＬスペクトル強度のプロファイルを調べた結果を示す図である。
【図４】図３（ａ）、（ｂ）のようにドーズ量が設定された試料について、任意の場所でのＣＬスペクトル強度を分析した結果を示す図である。
【図５】ＣＬスペクトル強度の補正後の点欠陥プロファイルの比較結果を示した図である。
【図６】図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図７】本発明の第２実施形態にかかるｎチャネルタイプの反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図８】本発明の第３実施形態にかかるｎチャネルタイプの反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。ここでは半導体スイッチング素子としてトレンチゲート構造の反転型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
【００１８】
図１に示すように、ＳｉＣ半導体装置にはｎチャネルタイプの反転型のＭＯＳＦＥＴを形成してある。この図に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されることで、複数セルのＭＯＳＦＥＴが構成されている。
【００１９】
具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２とｐ型ベース領域３が順にエピタキシャル成長させられたものを半導体基板として用いて形成されている。
【００２０】
ｎ+型基板１は、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。
【００２１】
ｎ-型ドリフト層２は、ｎ+型基板１の表面に形成され、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度とされている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすることができる。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００２２】
ｐ型ベース領域３は、ｎ-型ドリフト層２の表面に形成され、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０16〜２．０×１０19／ｃｍ3、厚さ１．３μｍ以上、例えば２．０μｍで構成されている。
【００２３】
さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４やｐ+型コンタクト層５およびｐ型ボディ層６が形成されている。ｎ+型ソース領域４は、表層部における窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０19〜１．０×１０20／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０19〜１．０×１０20／ｃｍ3、厚さ０．１５μｍ程度で構成されている。ｐ型ボディ層６は、例えば１．０×１０18〜１．０×１０19／ｃｍ3、厚さ０．４５μｍ程度で構成されている。ここではｐ型ボディ層６を備えた構造を示してあるが、ｐ型ボディ層６については必要に応じて形成される。
【００２４】
ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。ｐ型ボディ層６は、ｐ+型コンタクト層５の周囲を囲むように配置されており、ｎ+型ソース領域４の下部まで入り込んで配置されている。
【００２５】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達し、底部が所定幅とされた構造、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ７が形成されている。このトレンチ７の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００２６】
トレンチ７は、図１の左右方向を幅方向、紙面垂直方向を長手方向、上下方向を深さ方向として形成されており、一本しか図示していないが、実際には複数本が図１中の左右方向に並べられることで各トレンチ７が平行に配列されたストライプ状とされている。このトレンチ７の底部のコーナー部は丸め処理によって丸められている。
【００２７】
さらに、トレンチ７の内壁面は酸化膜などによって構成されたゲート絶縁膜８にて覆われており、ゲート絶縁膜８の表面に形成されたドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ７内が埋め尽くされている。ゲート絶縁膜８は、トレンチ７の内壁面を熱酸化することで形成されており、ゲート絶縁膜８の厚みはトレンチ７の側面側と底部側共に１００ｎｍ程度となっている。このようにして、トレンチゲート構造が構成されている。
【００２８】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、層間絶縁膜１０を介してソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１０上において電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００２９】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００３０】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転層が形成されない。したがって、ドレイン電極１２に正の電圧を加えたとしても、ｎ型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１２との間に電流が流れない。
【００３１】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１２に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１２との間に電流が流れない。
【００３２】
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ７に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１２との間に電流を流すことができる。
【００３３】
そして、このような反転型のトレンチゲート構造のＭＯＳＦＥＴにおいて、本実施形態ではさらに、イオン注入による点欠陥の数のピーク位置がｐ型ベース領域３内となる構造としている。また、そのピーク位置よりも深い位置では、深くなるほど点欠陥の数が単調に減少する構造としている。すなわち、半導体基板の表面から深さ方向に沿った点欠陥の数の分布のピーク位置の深さをＸ、表面からｎ-型ドリフト層２とｐ型ベース領域３とにより構成されるＰＮ接合位置をＹとすると、Ｘ＜Ｙの関係が成り立つようにしている。
【００３４】
点欠陥に起因して発生するドレインリークは、イオン注入部の点欠陥が拡散し、ｎ-型ドリフト層２とｐ型ベース領域３とによるＰＮ接合界面近傍に形成されている空乏層にリークパスができることにより発生すると想定される。特に、貫通転位がある場所では、転位の周りに点欠陥が集まることでドレインリークが大きくなる。
【００３５】
したがって、点欠陥の分布とｎ-型ドリフト層２とｐ型ベース領域３とによるＰＮ接合界面近傍の空乏層との関係がドレインリーク抑制のポイントになると考えられる。本発明者らは、この点に着目し、点欠陥の分布とｎ-型ドリフト層２とｐ型ベース領域３とによるＰＮ接合界面との位置関係について様々な検討を行ったところ、上記したようにＸ＜Ｙの関係が成り立つとドレインリークが低減することを見出した。
【００３６】
具体的には、図２（ａ）に示すようにｎ+型基板１の表面にｎ-型ドリフト層２およびｐ型ベース領域３を順にエピタキシャル成長させた構造において、Ａｌイオンを注入し、不純物を熱拡散させる工程を行ったあとに点欠陥の分布およびドレインリークの有無について調べた。点欠陥の分布については、ＣＬ測定によって分析を行った。
【００３７】
その結果、図２（ｂ）、（ｃ）に示すプロファイルに示されるように、点欠陥の分布がＸ＞Ｙの関係となるようにした場合にはドレインリークが有ったが、点欠陥の分布がＸ＜Ｙの関係となるようにした場合にはドレインリークが無かった。
【００３８】
より詳しくは、図２（ａ）に示す構造において、ｎ-型ドリフト層２のｎ型不純物濃度を５×１０15／ｃｍ3、厚さを１３μｍおよびｐ型ベース領域３のｐ型不純物濃度を１×１０17／ｃｍ3、厚さを１．８μｍとした。また、Ａｌイオンをイオン注入エネルギーを３５０ｋｅＶとすることでｐ+型コンタクト領域５が厚さ０．３μｍ程度で形成されるようにした。そして、ドーズ量を１．０×１０21／ｃｍ3とした場合と１．０×１０20／ｃｍ3とした場合について試料を作成し、半導体基板の深さ方向において点欠陥の分布を表すＣＬスペクトル強度のプロファイルを調べた。活性化アニールの温度については１５００℃、時間については３０分とした。その結果、図３（ａ）、（ｂ）に示すようなプロファイルが得られた。なお、図３（ａ）、（ｂ）のプロファイルは図中左側に記載した断面の各部のＣＬスペクトル強度と対応している。
【００３９】
ＣＬ測定は点欠陥の数などを固有のスペクトルにおける強度によって表すものであり、点欠陥固有のスペクトルの強度が大きいほど点欠陥の数が多いことを表している。例えば、図３（ａ）、（ｂ）のようにドーズ量が設定された試料について、任意の場所でのＣＬスペクトル強度を分析すると、図４（ａ）、（ｂ）のような分析結果が得られた。この図中において、Ｑ0のスペクトルはバンド端で発生するスペクトルでの正常発光、ＰＲｓはフォノンレプリカで格子振動によって発生する固有のスペクトルでの正常発光、ＤＡＰはドナーアクセプタ対であり不純物による正常発光、Ｌ1は点欠陥からの発光である。点欠陥の数が多く分布が大きいほどＬ1のスペクトルでの強度が大きくなることから、このスペクトル強度に基づいて点欠陥の分布を分析している。Ｌ1線は炭素（Ｃ）のアンチサイトとシリコン（Ｓｉ）のアンチサイトの複合欠陥のスペクトル波長であり、波長λ＝４２６ｎｍ程度であることから、この波長のみを通過するバンドパスフィルタを用いて、その帯域でのプロファイルのみを抽出し、点欠陥の分布を分析している。その結果が図２（ｂ）、（ｃ）のように表されたプロファイルとなっている。
【００４０】
これらのプロファイルについて、リーク有とリーク無の試料でｎ-型ドリフト層２の位置でのλ＝３８８ｎｍのＰＲｓの発光強度が両者で一致するという仮定の下で強度比を計算し、図３（ｂ）のＣＬスペクトル強度をその比率で補正し、図３（ａ）とスケールを一致させると、図５に示す比較結果となった。この図に示されるように、各試料について、点欠陥の分布のピーク位置が異なっている。そして、ドレインリークが無かった試料については、ピーク位置がｐ型ベース領域３の厚さ（実験例では１．８μｍ）内に含まれており、ドレインリークが有った試料については、ピーク位置がｐ型ベース領域３の厚さよりも深い位置となっていた。さらに、ドレインリークが無かった試料については、そのピーク位置よりも深い位置では、深くなるほど点欠陥の数が単調に減少する構造となっていた。
【００４１】
このように、半導体基板の表面から深さ方向に沿ったＣＬ測定のスペクトルの強度分布、つまり点欠陥の数の分布のピーク位置の深さＸと、表面からｎ-型ドリフト層２とｐ型ベース領域３とによるＰＮ接合位置Ｙとについて、Ｘ＜Ｙの関係が成り立つようにしている。このような構造とし、点欠陥がｎ-型ドリフト層２とｐ型ベース領域３とによるＰＮ接合界面近傍の空乏層に拡散することを抑制することで、その空乏層にリークパスができることを抑制できる。したがって、ドレインリークを抑制することが可能になる。
【００４２】
さらに、Ｘの位置、つまりピーク位置でのＣＬスペクトル強度（強度（Ｘ））に対するＹの位置、つまりＰＮ接合界面でのＣＬスペクトル強度（強度（Ｙ））の比（＝強度（Ｙ）／強度（Ｘ）、以下、ＣＬスペクトル強度比という）とドレインリーク抑制効果との関係についても調べた。具体的には、ＣＬスペクトル強度比が０．７、０．８、０．９それぞれについて調べたところ、すべての場合、つまりＸ＜Ｙの関係が成り立っていればドレインリークを抑制することができたが、特に図２（ｃ）中にも示したように、０．８以下になるとドレインリークが全く無くなっていた。したがって、Ｘ＜Ｙの関係が成り立つようにすることでドレインリークを抑制することができ、かつ、ＣＬスペクトル強度比が０．８となるようにすることで、よりドレインリークを抑制することが可能になる。
【００４３】
なお、上記では、図２（ａ）に示す構造においてＡｌイオンを注入した場合についての実験結果を例に挙げて説明したが、点欠陥とドレインリークとの関係については、イオン注入で形成されるｎ+型ソース領域４とｐ+型コンタクト層５の両方とも同様のことが言える。したがって、これらを形成するためのイオン注入および熱拡散を行った後、点欠陥の分布について、Ｘ＜Ｙの関係が成り立つようにすればよい。
【００４４】
また、ここではλ＝４２６となるＬ1線、つまり炭素のアンチサイトとシリコンのアンチサイトの複合欠陥のスペクトル波長について考慮した場合について説明した。しかしながら、他の要因の点欠陥についても上記と同様に、点欠陥のピーク位置がｐ型ベース領域３内に位置するようにすることで、ドレインリークを抑制することが可能となる。具体的には、シリコン空孔を要因とする点欠陥や炭素空孔と炭素のアンチサイトの複合欠陥を要因とする点欠陥などが挙げられる。シリコン空孔を要因とする点欠陥のＣＬスペクトル波長が８６０ｎｍ、炭素空孔と炭素のアンチサイトの複合欠陥を要因とする点欠陥のＣＬスペクトル波長は１０７８ｎｍである。このため、これらの波長を通過させるバンドパスフィルタを用いて、その帯域でのプロファイルのみを抽出し、点欠陥の分布を制御することで、上記と効果を得ることができる。
【００４５】
次に、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について、図６を参照して説明する。
【００４６】
〔図６（ａ）に示す工程〕
まず、ｎ+型基板１の表面にｎ-型ドリフト層２およびｐ型ベース領域３がエピタキシャル成長させられた半導体基板を用意する。ｎ+型基板１についてはｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度としている。また、ｎ-型ドリフト層２についてはｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１５μｍ程度、ｐ型ベース領域３についてはｐ型不純物濃度が１．０×１０16〜２．０×１０19／ｃｍ3、厚さ１．３μｍ以上としてある。
【００４７】
〔図６（ｂ）に示す工程〕
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。このとき、例えばイオン注入エネルギーを３１０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０20／ｃｍ3としている。
【００４８】
さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。このとき、例えばイオン注入エネルギーを１６０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０20／ｃｍ3としている。
【００４９】
また、このとき必要に応じてｐ型ボディ層６を形成するためのｐ型不純物のイオン注入を行うようにしても良い。そして、例えば１６００℃、３０分間の活性化アニール処理を行うことによって注入されたイオンを活性化する。これにより、ｎ+型ソース領域４やｐ+型コンタクト層５およびｐ型ボディ層６が形成される。その後、マスクを除去する。
【００５０】
〔図６（ｃ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ７の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いたトレンチエッチング工程を行うことで、トレンチ７を形成する。その後、エッチングマスクを除去する。
【００５１】
また、必要に応じて、トレンチエッチングのダメージ除去および活性化熱処理を兼ねて、水素エッチングを行う。具体的には、１６００℃以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを５分間実施する。これにより、トレンチ７の内壁面の丸め処理が為され、トレンチ７の開口角部や底部のコーナー部および側面の凸部などが丸められる。
【００５２】
〔図６（ｄ）に示す工程〕
熱酸化等によるゲート絶縁膜形成工程を行うことにより、トレンチ７内を含む基板表面全面にゲート絶縁膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート絶縁膜８を形成する。続いて、ゲート絶縁膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ７内にゲート絶縁膜８およびゲート電極９を残す。
【００５３】
また、層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。
【００５４】
その後、図示しないが、ｎ+型基板１の裏面側にドレイン電極１２を形成することで、図１に示したＭＯＳＦＥＴが完成する。
【００５５】
以上説明したように、本実施形態のＳｉＣ半導体装置によれば、半導体基板の表面から深さ方向に沿った点欠陥の数の分布のピーク位置の深さＸと、表面からｎ-型ドリフト層２とｐ型ベース領域３とにより構成されるＰＮ接合位置Ｙについて、Ｘ＜Ｙの関係が成り立つようにしている。これにより、点欠陥を要因とするドレインリークを抑制することが可能となる。特に、ＣＬスペクトル比が０．８以下となるようにすることで、よりドレインリークを抑制することが可能となる。
【００５６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、ｎ+型ソース領域４およびｐ+型コンタクト層５の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５７】
図７に示すように、本実施形態では、ｎ+型ソース領域４およびｐ+型コンタクト層５を２種類の不純物を用いて形成している。具体的には、ｎ+型ソース領域４については窒素とリンを用いて形成しており、ｐ+型コンタクト層５についてはボロンとアルミニウムを用いて形成している。ｎ+型ソース領域４のうち深さ０．３μｍ程度まである下層部分は窒素のイオン注入、深さ０．１５μｍ程度までの上層部分はオーミック接触がとり易いリンのイオン注入によって形成されている。また、ｐ+型コンタクト層５のうち深さ０．３μｍ程度まである下層部分はボロンのイオン注入、深さ０．１５μｍ程度までの上層部分はオーミック接触がとり易いアルミニウムのイオン注入によって形成されている。
【００５８】
例えば、ｎ+型ソース領域４を形成する際には、エネルギーを３１０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０20／ｃｍ3として窒素、エネルギーを１６０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０20／ｃｍ3としてリンをイオン注入する。また、ｐ+型コンタクト層５を形成する際には、エネルギーを３１０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０20／ｃｍ3としてボロン、エネルギーを１６０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０20／ｃｍ3としてアルミニウムをイオン注入する。そして、例えば１６００℃、３０分間の活性化アニール処理を行うことによって注入されたイオンを活性化することで、ｎ+型ソース領域４やｐ+型コンタクト層５を形成することができる。
【００５９】
このように、イオン注入種を組み合わせるようにする場合であっても、点欠陥の分布についてＸ＜Ｙの関係が成り立つようにすることで、第１実施形態と同様の効果を得ることが可能となる。
【００６０】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第２実施形態と同様、ｎ+型ソース領域４およびｐ+型コンタクト層５の構造を変更したものであるが、イオン注入種として不純物と不活性元素を組み合わせるようにしたものである。その他に関しては第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。
【００６１】
図８に示すように、本実施形態では、ｎ+型ソース領域４およびｐ+型コンタクト層５を不純物と共に不活性元素を注入することで形成している。具体的には、ｎ+型ソース領域４についてはリンとシリコンを注入することで形成しており、ｐ+型コンタクト層５についてはアルミニウムとシリコンを注入することで形成している。ｎ+型ソース領域４を形成する際に注入されるリンおよびシリコンは、共にｎ+型ソース領域４の全域において注入されている。同様に、ｐ+型コンタクト層５を形成する際に注入されるアルミニウムおよびシリコンも、共にｐ+型コンタクト層５の全域において注入されている。
【００６２】
例えば、ｎ+型ソース領域４を形成する際には、エネルギーを３１０ｋｅＶ、ドーズ量を１．０×１０21／ｃｍ3としてリン、エネルギーを３１０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０20／ｃｍ3としてシリコンをイオン注入する。また、ｐ+型コンタクト層５を形成する際には、エネルギーを３１０ｋｅＶ、ドーズ量を１．０×１０21／ｃｍ3としてアルミニウム、エネルギーを３１０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０20／ｃｍ3としてシリコンをイオン注入する。そして、例えば１６００℃、３０分間の活性化アニール処理を行うことによって注入されたイオンを活性化することで、ｎ+型ソース領域４やｐ+型コンタクト層５を形成することができる。
【００６３】
このように、イオン注入種として不純物と不活性元素を組み合わせるようにする場合であっても、点欠陥の分布についてＸ＜Ｙの関係が成り立つようにすることで、第１実施形態と同様の効果を得ることが可能となる。また、不純物と同時に不活性元素を注入することで、点欠陥を修復する効果が得られることから、点欠陥を低減することが可能となり、より点欠陥に起因するドレインリークを抑制することが可能となる。
【００６４】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して、ｎ+型ソース領域４およびｐ+型コンタクト層５を形成する際の熱処理方法を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６５】
本実施形態では、ｎ+型ソース領域４を形成する際には、エネルギーを３１０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０21／ｃｍ3として窒素またはリンなどのｎ型不純物をイオン注入する。また、ｐ+型コンタクト層５を形成する際には、エネルギーを３１０ｋｅＶ、ドーズ量を１．０×１０19〜１．０×１０21／ｃｍ3としてボロンまたはアルミニウムなどのｐ型不純物をイオン注入する。そして、例えば１６００℃、５分間、ランプ加熱などによるＲＴＡ（短時間アニール：Rapid  Thermal  Anneal）での活性化アニール処理を行い、注入されたイオンを活性化する。これにより、ｎ+型ソース領域４やｐ+型コンタクト層５を形成することができる。
【００６６】
このように、ＲＴＡのような短時間で活性化アニール処理を行うようにすることで、熱処理による点欠陥の拡散を抑制することが可能となる。したがって、より好適に点欠陥の分布についてＸ＜Ｙの関係が成り立つようにすることが可能となり、より確実にドレインリークを抑制することが可能となる。
【００６７】
（他の実施形態）
上記各実施形態では、ｎ+型基板１の表面にｎ-型ドリフト層２およびｐ型ベース領域３がエピタキシャル成長させられた半導体基板を用い、ｐ型ベース領域３の表層部への不純物のイオン注入によってｎ+型ソース領域４やｐ+型コンタクト層５を形成した。これに対して、さらにｐ型ベース領域３の表面にエピタキシャル成長によってｎ+型ソース領域４してあるトリプルエピ基板を半導体基板として用いても良い。
【００６８】
また、上記各実施形態では、トレンチゲート構造の反転型のＭＯＳＦＥＴを例に挙げて説明したが、プレーナ型の反転型のＭＯＳＦＥＴに対しても本発明を適用することができる。プレーナ型の反転型ＭＯＳＦＥＴの場合、ｎ+型ソース領域４とｎ-型ドリフト層２の間に挟まれた部分におけるｐ型ベース領域３の表面にゲート絶縁膜８が形成され、その上にゲート電極９が形成された構造となる。
【００６９】
また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記実施形態と同様である。
【００７０】
また、上記実施形態では、本発明を適用した場合の一例について説明したが、適宜設計変更などを行うことができる。例えば、上記実施形態では、ゲート絶縁膜８の例として熱酸化による酸化膜を挙げたが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１２の形成工程に関しても、ソース電極１１の形成前などとしても構わない。また、ｎ+型ソース領域４を形成するためのイオン注入の後にｐ+型コンタクト層５を形成するためのイオン注入を行うようにしたが、これらの順序は逆であっても良い。また、第２、第３実施形態において、イオン注入種を組み合わせるようにしたが、いずれの種を先にイオン注入しても良い。
【００７１】
また、ｎ型不純物として窒素やリンを例に挙げたがヒ素（Ａｓ）やアンチモン（Ｓｂ）を用いても良く、ｐ型不純物としてボロンやアルミニウムを例に挙げたがガリウム（Ｇａ）やインジウム（Ｉｎ）のいずれか１つもしくは組み合わせで用いても良い。また、不活性不純物としては、シリコンの他、炭素、フッ素（Ｆ）、塩素（Ｃｌ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などのいずれか１つもしくは組み合わせで用いても良い。
【符号の説明】
【００７２】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ+型コンタクト層
７    トレンチ
８    ゲート絶縁膜
９    ゲート電極
１１  ソース電極
１２  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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