(57)【特許請求の範囲】
【請求項１】
電源と負荷との間に設けられる変圧装置であって、前段回路及び後段回路によって構成され、
前記前段回路として、
２の倍数である複数のスイッチを互いに直列に接続して成り、直列体のいずれか一端側から見て奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては前記電源に対して並列に接続されるスイッチ直列体と、
各スイッチの相互接続点及び前記スイッチ直列体の両端点を合計ｍ個のノードとして、前記スイッチ直列体のいずれか一端側から１〜ｍの順番に見たとき、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、少なくとも（ｍ−１）個のノードに対応して存在するキャパシタと、を備え、
前記後段回路として、
互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が前記第１出力ポートに接続され、他端が前記第２出力ポートに接続される素子直列体と、
前記素子直列体の両端点である２個のノードを束ねて前記負荷の一端へ導く第３電路、及び、前記一対の半導体素子の相互接続点である１個のノードを前記負荷の他端へ導く第４電路の少なくとも一方の電路上に設けられ、合計３個のノードのうち少なくとも２個のノードに対応して存在するインダクタと、を備え、
前記スイッチのオン／オフ動作を制御する制御部を備えている変圧装置。
【請求項２】
前記奇数番目のスイッチ及び前記偶数番目のスイッチに対する制御がいずれもオフになったデッドタイム開始時刻から、いずれか一方のスイッチに対する制御がオンになるデッドタイム終了時刻までの時間をデッドタイムτとすると、
前記制御部は、前記デッドタイム開始時刻後、前記半導体素子の一方が導通している間に前記インダクタから前記スイッチの浮遊キャパシタンスに移動する電荷に基づいて求められる前半時間τ１と、前記半導体素子の他方が導通している間に前記インダクタから前記スイッチの浮遊キャパシタンスに移動する電荷に基づいて求められる後半時間τ２とを求め、前半時間τ１及び後半時間τ２に基づいて、前記デッドタイムτを定める請求項１に記載の変圧装置。
【請求項３】
前記制御部は、前記浮遊キャパシタンスに移動した電荷が前記インダクタに戻る以前に前記デッドタイムτを終わらせる請求項２に記載の変圧装置。
【請求項４】
前記スイッチのスイッチング周期をＴ、前記インダクタのインダクタンスをＬ、前記負荷の抵抗値をＲ３とした場合、前記デッドタイムτは、
τ１＋τ２≦τ≦τ０＋（τ２／２）＋τ１
の関係にあって、
0006359950.tif 000017
であり、但し、ｎは、浮遊キャパシタンスＣＤＳの個数、ＣｎＤＳは、ｎ番目の浮遊キャパシタンス、上記ルート記号の中の値は符号がプラスであってτ１＜τ２である請求項３に記載の変圧装置。
【請求項５】
前記スイッチのスイッチング周期をＴ、前記インダクタのうち前記デッドタイムに対して支配的なインダクタンスをＬ１、前記負荷の抵抗値をＲ３とした場合、前記デッドタイムτは、
τ１＋τ２≦τ≦τ０＋τ１
の関係にあって、
0006359950.tif 000018
であり、但し、ｎは、浮遊キャパシタンスＣＤＳの個数、ＣｎＤＳは、ｎ番目の浮遊キャパシタンス、上記ルート記号の中の値は符号がプラスであってτ１＜τ２である請求項３に記載の変圧装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、変圧装置に関する。
【背景技術】
【０００２】
商用交流の送配電系統には、変圧器が用いられる。需要家の直近では、例えば６６００Ｖ（５０Ｈｚ又は６０Ｈｚ）を、２００Ｖに変圧する柱上トランスが用いられる（非特許文献１参照。）。このような柱上トランスは、導線となる太いコイルが鉄心に巻回されており、相応の重量がある。また、さらに絶縁油やケースを含めると、例えば直径４０ｃｍ、高さ８０ｃｍのタイプでは２００ｋｇ程度の重量がある。
【０００３】
一方、次世代の電力システムであるスマートグリッドの実現に向け、ＳＳＴ（Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｔｒａｎｓｆｏｒｍｅｒ）の研究が行われている。ＳＳＴには、高周波トランスが用いられる（例えば、非特許文献２参照。）。
【０００４】
また、近年、例えば太陽光発電の出力電圧（直流）を降圧して、低圧の計測用電源等に使用したいという需要がある。太陽光発電の出力電圧は１０００Ｖもの高電圧になる場合があり、これを１００〜２００Ｖ程度に降圧するには、交流回路と同様に、降圧トランスのような装置が途中に必要となる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】中部電力ホームページ、「柱上変圧器」、［ｏｎｌｉｎｅ］、［平成２６年９月１２日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｃｈｕｄｅｎ．ｃｏ．ｊｐ／ｋｉｄｓ／ｋｉｄｓ＿ｄｅｎｋｉ／ｈｏｍｅ／ｈｏｍ＿ｋａｋｕ／ｉｎｄｅｘ．ｈｔｍｌ＞
【非特許文献２】Ｆａｌｃｏｎｅｓ，  Ｓ．：  ｅｔ  ａｌ．，  Ｐｏｗｅｒ  ａｎｄ  Ｅｎｅｒｇｙ  Ｓｏｃｉｅｔｙ  Ｇｅｎｅｒａｌ  Ｍｅｅｔｉｎｇ，  ２０１０  ＩＥＥＥ，  ｐｐ．  １−８，  Ｍｉｎｎｅａｐｏｌｉｓ，  Ｊｕｌｙ  ２０１０
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の柱上トランスは重く、従って、取り扱いが容易ではない。また、その外形寸法を収めるに足る大きな取付スペースが、柱上に必要である。
一方、高周波トランスは、寄生容量の影響が回避できず、設計上の困難性がある。
【０００７】
かかる従来の問題点に鑑み、本発明は、小型軽量で、従来のトランスのような磁気結合や電磁誘導、相互インダクタンス用のコイルや鉄心等を必要としない画期的な次世代の変圧装置を提供することを目的とする。なお、電源は交流、直流いずれの場合もある。
【課題を解決するための手段】
【０００８】
本発明の変圧装置は、電源と負荷との間に設けられ、前段回路及び後段回路によって構成されている。
そして、前記前段回路として、（ａ）２の倍数である複数のスイッチを互いに直列に接続して成り、直列体のいずれか一端側から見て奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては前記電源に対して並列に接続されるスイッチ直列体と、（ｂ）各スイッチの相互接続点及び前記スイッチ直列体の両端点を合計ｍ個のノードとして、前記スイッチ直列体のいずれか一端側から１〜ｍの順番に見たとき、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、少なくとも（ｍ−１）個のノードに対応して存在するキャパシタと、を備え、前記後段回路として、（ｃ）互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が前記第１出力ポートに接続され、他端が前記第２出力ポートに接続される素子直列体と、（ｄ）前記素子直列体の両端点である２個のノードを束ねて前記負荷の一端へ導く第３電路、及び、前記一対の半導体素子の相互接続点である１個のノードを前記負荷の他端へ導く第４電路の少なくとも一方の電路上に設けられ、合計３個のノードのうち少なくとも２個のノードに対応して存在するインダクタと、を備え、さらには、前記スイッチのオン／オフ動作を制御する制御部を備えている変圧装置である。
【発明の効果】
【０００９】
本発明の変圧装置によれば、小型軽量で、従来のトランスのような磁気結合や電磁誘導、相互インダクタンス用のコイルや鉄心等を必要としない画期的な次世代の変圧装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る変圧装置の基本形としての変圧装置の回路図である。
【図２】（ａ）は、図１における４つのスイッチのうち、上側にある２つのスイッチがオンで、下側にある２つのスイッチがオフであるときの、実体接続の状態を示す回路図であり、また、（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
【図３】（ａ）は、図１における４つのスイッチのうち、下側にある２つのスイッチがオンで、上側にある２つのスイッチがオフであるときの、実体接続の状態を示す回路図であり、また、（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
【図４】上が、変圧装置に対する入力電圧、下が、入力電流をそれぞれ表す波形図である。
【図５】変圧の中間段階での電圧ｖｍ、電流ｉｍをそれぞれ表す波形図である。
【図６】上が、変圧装置からの出力電圧、下が、出力電流をそれぞれ表す波形図である。
【図７】より実用的に発展させた変圧装置の一例を示す回路図である。
【図８】「２Ｃ２Ｌ」の変圧装置における、前段回路の要部についての、トポロジーのバリエーションを示す回路図である。
【図９】後段回路の要部についての、トポロジーのバリエーションを示す回路図である。
【図１０】「４Ｃ２Ｌ」の変圧装置における前段回路の要部の図である。
【図１１】図１０における第１電路（実線）からキャパシタ総数を減らさない場合の、第１電路の回路バリエーションを示す図である。
【図１２】図１０における第１電路（実線）からキャパシタ総数を減らさない場合の、第１電路の他の回路バリエーションを示す図である。
【図１３】図１０における第１電路（実線）からキャパシタ総数を１個減らす場合の、第１電路の回路バリエーションを示す図である。
【図１４】図１０における第２電路（破線）の回路バリエーションを示す図である。
【図１５】「６Ｃ２Ｌ」の変圧装置における前段回路の要部の図である。
【図１６】図１５における第１電路（実線）又は第２電路（破線）からキャパシタを１個減らす場合の、回路バリエーションを示す図である。
【図１７】奇数番目又は偶数番目のスイッチがオンからオフになり、再びオンになるときのスイッチ電圧（ドレイン−ソース間電圧）の変化を示すグラフである。
【図１８】図１７におけるオフからオンへの変化の部分を、横軸の時間を拡大して示したグラフである。
【図１９】デッドタイムの長さを大・中・小の３種類に設定し、ＺＶＴとの関係を示すグラフである。
【図２０】図７におけるダイオード、及び、ブリーダ抵抗の図示を省略し、代わりに、スイッチがそれぞれ持つ浮遊容量によるキャパシタンスを記載した回路図である。
【図２１】図２０と同様の背景の図であるが、後半時間τ２における電流の経路を併せて示している。
【図２２】インダクタに流れる電流波形の一例を示すグラフである。
【図２３】図２２の波形の頂点付近の拡大図である。
【図２４】図２３の波形を時間軸方向（右方向）へ延長した図である。
【図２５】条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図２６】条件１の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【図２７】条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図２８】条件２の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【図２９】条件３の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図３０】条件３の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【図３１】条件４の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図３２】条件４の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【図３３】条件５の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図３４】条件５の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【図３５】条件６の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図３６】条件６の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【図３７】条件７の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図３８】条件７の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【図３９】条件８の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図４０】条件８の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【図４１】条件９の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図４２】条件９の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【図４３】条件１０の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。
【図４４】条件１０の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。
【発明を実施するための形態】
【００１１】
［実施形態の要旨］
本発明の実施形態の要旨としては、少なくとも以下のものが含まれる。
【００１２】
（１）これは、電源と負荷との間に設けられる変圧装置であって、前段回路及び後段回路によって構成されている。
前記前段回路として、（ａ）２の倍数である複数のスイッチを互いに直列に接続して成り、直列体のいずれか一端側から見て奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては前記電源に対して並列に接続されるスイッチ直列体と、（ｂ）各スイッチの相互接続点及び前記スイッチ直列体の両端点を合計ｍ個のノードとして、前記スイッチ直列体のいずれか一端側から１〜ｍの順番に見たとき、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、少なくとも（ｍ−１）個のノードに対応して存在するキャパシタと、を備えている。
また、前記後段回路として、（ｃ）互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が前記第１出力ポートに接続され、他端が前記第２出力ポートに接続される素子直列体と、（ｄ）前記素子直列体の両端点である２個のノードを束ねて前記負荷の一端へ導く第３電路、及び、前記一対の半導体素子の相互接続点である１個のノードを前記負荷の他端へ導く第４電路の少なくとも一方の電路上に設けられ、合計３個のノードのうち少なくとも２個のノードに対応して存在するインダクタと、を備えている。
そして、さらには、前記スイッチのオン／オフ動作を制御する制御部を備えている。
【００１３】
上記（１）のように構成された変圧装置では、前段回路及び後段回路を含む回路構成とスイッチングとによって変圧を行うことができる。このような変圧装置を電力用の変圧器として用いることにより、コイルや鉄心等を含む従来のトランスは不要となる。従って、変圧器の飛躍的な小型軽量化及び、それに伴う低コスト化を実現することができる。また、高周波トランスで課題となる寄生容量、漏れ磁界発生の問題も解消され、低損失な変圧器を実現することができる。なお、電源は、交流、直流共に、適用可能である。
【００１４】
（２）また、（１）の変圧装置において、前記奇数番目のスイッチ及び前記偶数番目のスイッチに対する制御がいずれもオフになったデッドタイム開始時刻から、いずれか一方のスイッチに対する制御がオンになるデッドタイム終了時刻までの時間をデッドタイムτとすると、前記制御部は、前記デッドタイム開始時刻後、前記半導体素子の一方が導通している間に前記インダクタから前記スイッチの浮遊キャパシタンスに移動する電荷に基づいて求められる前半時間τ１と、前記半導体素子の他方が導通している間に前記インダクタから前記スイッチの浮遊キャパシタンスに移動する電荷に基づいて求められる後半時間τ２とを求め、前半時間τ１及び後半時間τ２に基づいて、前記デッドタイムτを定めるようにしてもよい。
この場合、デッドタイムにおける電荷の移動に着目して求めた時間τ１，τ２に基づいて、適切なデッドタイムτを定め、ゼロ電圧遷移（ＺＶＴ：Zero Volt Transition）を実現することができる。
【００１５】
（３）また、（２）の変圧装置において、前記制御部は、前記浮遊キャパシタンスに移動した電荷が前記インダクタに戻る以前に前記デッドタイムτを終わらせることが好ましい。
浮遊キャパシタンスに移動した電荷が戻ってくるとスイッチ電圧が再上昇するが、それ以前にデッドタイムτを終わらせることで、スイッチ電圧の再上昇を防止することができる。
【００１６】
（４）また、（３）の変圧装置において、前記スイッチのスイッチング周期をＴ、前記インダクタのインダクタンスをＬ、前記負荷の抵抗値をＲ３とした場合、前記デッドタイムτは、
τ１＋τ２≦τ≦τ０＋（τ２／２）＋τ１
の関係にあって、
0006359950.tif 000002
であり、但し、ｎは、浮遊キャパシタンスＣＤＳの個数、ＣｎＤＳは、ｎ番目の浮遊キャパシタンス、上記ルート記号の中の値は符号がプラスであってτ１＜τ２である。
この場合、デッドタイムτの好適範囲を明確に定め、確実にゼロ電圧遷移を実現することができる。
【００１７】
（５）なお、後段回路のトポロジーによっては、（４）に代えて、下記のようになる。
前記スイッチのスイッチング周期をＴ、前記インダクタのうち前記デッドタイムτに対して支配的なインダクタンスをＬ１、前記負荷の抵抗値をＲ３とした場合、前記デッドタイムτは、
τ１＋τ２≦τ≦τ０＋τ１
の関係にあって、
0006359950.tif 000003
であり、但し、ｎは、浮遊キャパシタンスＣＤＳの個数、ＣｎＤＳは、ｎ番目の浮遊キャパシタンス、上記ルート記号の中の値は符号がプラスであってτ１＜τ２である。
【００１８】
［実施形態の詳細］
以下、実施形態の詳細について図面を参照して説明する。
【００１９】
《基本回路例》
図１は、本実施形態に係る変圧装置の基本形としての変圧装置１の回路図である。図において、変圧装置１は、交流電源２と、負荷Ｒ（Ｒは、抵抗値でもある。）との間に設けられている。変圧装置１は、一対のキャパシタＣ１，Ｃ２と、一対のインダクタＬ１，Ｌ２と、４つのスイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２と、これらのスイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２のオン／オフを制御する制御部３とを備えている。制御部３のスイッチング周波数は、例えば１ＭＨｚ程度である。
なお、一対のキャパシタＣ１，Ｃ２のキャパシタンス値は同じ値であってもよいし、互いに異なる値であってもよい。一対のインダクタＬ１，Ｌ２のインダクタンス値についても同様である。
【００２０】
スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２及び制御部３により、変圧装置１の回路接続の状態を切り替えるスイッチ装置４が構成されている。スイッチＳｒ１，Ｓｒ２は互いに同期して動作し、また、スイッチＳｂ１，Ｓｂ２は互いに同期して動作する。そして、スイッチＳｒ１，Ｓｒ２のペアと、スイッチＳｂ１，Ｓｂ２のペアとは、排他的に交互にオンとなるよう動作する。スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２は、例えば、ＳｉＣ素子又はＧａＮ素子からなる半導体スイッチング素子である。ＳｉＣ素子又はＧａＮ素子は、例えばＳｉ素子に比べて、より高速なスイッチングが可能である。また、素子を多段に接続しなくても、充分な耐圧（例えば６ｋＶ／１個も可能）が得られる。
【００２１】
図１において、一対のキャパシタＣ１，Ｃ２は、接続点Ｍ１において互いに直列に接続されている。そして、その直列体の両端に、交流電源２が接続されている。一対のキャパシタＣ１，Ｃ２の直列体には入力電圧ｖｉｎが印加され、入力電流ｉｉｎが流れる。
また、一対のインダクタＬ１，Ｌ２は、接続点Ｍ２において互いに直列に接続されている。そして、その直列体の両端に、キャパシタＣ１，Ｃ２を介した入力電圧ｖｍが印加され、入力電流ｉｍが流れる。負荷Ｒには、スイッチＳｒ２，Ｓｂ２のいずれかがオンのとき電流が流れる。ここで、負荷Ｒに印加される電圧をｖｏｕｔ、変圧装置１から負荷Ｒに流れる出力電流をｉｏｕｔとする。
【００２２】
図２の（ａ）は、図１における４つのスイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２のうち、上側にある２つのスイッチＳｒ１，Ｓｒ２がオンで、下側にある２つのスイッチＳｂ１，Ｓｂ２がオフであるときの、実体接続の状態を示す回路図である。なお、図１におけるスイッチ装置４の図示は省略している。また、図２の（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
一方、図３の（ａ）は、図１における４つのスイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２のうち、下側にある２つのスイッチＳｂ１，Ｓｂ２がオンで、上側にある２つのスイッチＳｒ１，Ｓｒ２がオフであるときの、実体接続の状態を示す回路図である。また、図３の（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
【００２３】
図２，図３の状態を交互に繰り返すことにより、キャパシタＣ１，Ｃ２の直列体の接続点Ｍ１を介して取り出される電圧は、さらに、インダクタＬ１，Ｌ２の直列体の接続点Ｍ２を介して取り出される電圧となる。すなわち、一対のキャパシタＣ１，Ｃ２を含む前段回路と、一対のインダクタＬ１，Ｌ２を含む後段回路を備えた回路構成であり、かつ、各段において、スイッチングにより、入力に対する出力の極性が反転する。なお、キャパシタＣ１，Ｃ２に関してはスイッチングにより交互に電流の向きが反転し、インダクタＬ１，Ｌ２に関してはスイッチングにより交互に電圧の向きが反転する。
ここで、入力電圧は１／４となって出力されるのではないかと推定できる。以下、これを理論的に証明する。
【００２４】
図２において、交流電源２からの入力電圧をｖｉｎ、負荷Ｒに印加される電圧をｖｏｕｔ、キャパシタＣ１に印加される電圧をｖ１、キャパシタＣ２に印加される電圧をｖ２、インダクタＬ１に流れる電流をｉ１、インダクタＬ２に流れる電流をｉ２とすると、以下の式が成り立つ。
なお、計算の簡略化のため、キャパシタＣ１，Ｃ２のキャパシタンスは共に同じ値Ｃ、インダクタＬ１，Ｌ２のインダクタンスは共に同じ値Ｌ、とする。
【００２５】
0006359950.tif 000004
【００２６】
上記の式は、ｖ１，ｉ１，ｉ２の式に変形すると、以下のようになる。
【００２７】
0006359950.tif 000005
【００２８】
ここで、Ｒｉ１＝ｖ３、Ｒｉ２＝ｖ４と置くと、以下の方程式１が得られる。
【００２９】
（方程式１）
0006359950.tif 000006
【００３０】
また、図３において、図２と同様に、交流電源２からの入力電圧をｖｉｎ、負荷Ｒに印加される電圧をｖｏｕｔ、キャパシタＣ１に印加される電圧をｖ１、キャパシタＣ２に印加される電圧をｖ２、インダクタＬ１に流れる電流をｉ１、インダクタＬ２に流れる電流をｉ２とすると、以下の式が成り立つ。
【００３１】
0006359950.tif 000007
【００３２】
上記の式は、ｖ１，ｉ１，ｉ２の式に変形すると、以下のようになる。
【００３３】
0006359950.tif 000008
【００３４】
ここで、Ｒｉ１＝ｖ３、Ｒｉ２＝ｖ４と置くと、以下の方程式２が得られる。
【００３５】
（方程式２）
0006359950.tif 000009
【００３６】
ここで、上記２つの状態から厳密解の導出は困難である。そこで、実用上問題ないと思われる範囲で以下の条件を設定する。
（１）入力電圧の周波数ｆｏにおけるＬのインピーダンス（リアクタンス）は、抵抗値に対して十分小さい。すなわち、２πｆｏＬ＜＜Ｒ、である。不等号で示す差は、例えば、１桁以上、より好ましくは２桁以上の差であることが好ましい。これにより、歪みの少ない、より安定した変圧動作が得られる。
（２）Ｃのインピーダンス（リアクタンス）は、スイッチング周波数ｆｓにおいては、抵抗値Ｒに対して十分小さいが、入力電圧の周波数ｆｏにおいては、抵抗値に対して十分大きい。すなわち、１／（２πｆｓＣ）＜＜Ｒ＜＜１／（２πｆｏＣ）、である。不等号で示す差は、例えば、１桁以上、より好ましくは２桁以上の差であることが好ましい。これにより、歪みの少ない、より安定した変圧動作が得られる。
（３）また、スイッチングの一周期中で、入力電圧は、ほとんど変化しない。
従って、ｖｉｎ（ｔ＋Δｔ）＝ｖｉｎ（ｔ）  （０  ≦  Δｔ  ≦  １／ｆｓ）
（４）系は定常であり、周期（１／ｆｓ）で同等な状態に戻る。
従って、ｖｘ（ｔ＋（１／ｆｓ））≒  ｖｘ（ｔ）  （ｘ＝１，２，３，４）
【００３７】
スイッチＳｒ１，Ｓｒ２が、０≦ｔ≦（１／２ｆｓ）の時間でオン、スイッチＳｂ１，Ｓｂ２が、（１／２ｆｓ）≦ｔ≦（１／ｆｓ）の時間でオンになるとすると、方程式１についてはｔ＝０の周りで１次近似して以下の方程式３が得られる。また、方程式２については、ｔ＝（１／２ｆｓ）の周りで１次近似して以下の方程式４が得られる。
【００３８】
（方程式３）
0006359950.tif 000010
【００３９】
なお、上記の方程式（３）において、３段目の式における右辺の第３項の、−（１／２）｛ｖｉｎ（１／２ｆｓ）−ｖｉｎ（０）｝は、十分に０に近い値である。
【００４０】
（方程式４）
0006359950.tif 000011
【００４１】
なお、上記の方程式（４）において、３段目の式における右辺の第３項の、−（１／２）｛ｖｉｎ（１／ｆｓ）−ｖｉｎ（１／２ｆｓ）｝は、十分に０に近い値である。
【００４２】
ここで、方程式３，４におけるｖ１，ｖ３，ｖ４をそれぞれ繋げると、すなわち、ｖ１（０）＝ｖ１（１／ｆｓ）、ｖ３（０）＝ｖ３（１／ｆｓ）、ｖ４（０）＝ｖ４（１／ｆｓ）、であることを利用し、また、ΔＴ＝１／（２ｆｓ）とおいて、以下の式が得られる。
【００４３】
0006359950.tif 000012
【００４４】
また、上記（直前）の式の１段目と２段目との和をとると、
ｖｉｎ＝−２｛ｖ３（０）＋ｖ４（０）＋ｖ３（ΔＴ）＋ｖ４（ΔＴ）｝＋ｖ１（０）−ｖ１（ΔＴ）
ここで、方程式３の３段目の式より、ｖ１（０）−ｖ１（ΔＴ）＝（１／（４ｆｓＣＲ））ｖ４（０）
また、−ｖｏｕｔ＝Ｒ（ｉ１＋ｉ２）＝ｖ３＋ｖ４であり、常に成り立つ式であるので、以下の結論式が得られる。
【００４５】
0006359950.tif 000013
【００４６】
なお、ここでは簡略化のために各Ｃ、各Ｌは同一値として扱ったが、これらが異なる場合においても、同様の式展開によって同様の結果を導くことができる。
結論式における最下段の式の右辺の第２項は第１項に比べて十分に小さいので無視できる。従って、負荷変動（Ｒの値の変動）に関係なくｖｉｎ≒４ｖｏｕｔとなり、出力電圧は、入力電圧の約１／４となる。なお、負荷Ｒ以外での損失は無いので、出力電流は入力電流の約４倍、入力インピーダンスは抵抗値Ｒの１６倍になる。
【００４７】
なお、回路パラメータ条件として、インダクタンスに関しては、２πｆｏＬ＜＜Ｒ、である。また、キャパシタンスに関しては、１／（２πｆｓＣ）＜＜Ｒ＜＜１／（２πｆｏＣ）である。この回路パラメータ条件が満たされることにより、負荷変動に対して変圧比が一定であることを確実に実現し、歪みの少ない、より安定した変圧動作が得られる。なお、不等号で示す差は、例えば、１桁以上、より好ましくは２桁以上の差があることが好ましい。
【００４８】
図４は、上が、変圧装置１に対する入力電圧、下が、入力電流をそれぞれ表す波形図である。
図５は、変圧の中間段階での電圧ｖｍ、電流ｉｍをそれぞれ表す波形図である。これは実際には、スイッチングによるパルス列によって構成され、全体として図示のような波形となる。
また、図６は、上が、変圧装置１からの出力電圧、下が、出力電流をそれぞれ表す波形図である。図４，図６の対比により明らかなように、電圧は１／４に変圧され、それに伴って、電流は４倍となる。
【００４９】
なお、図１の変圧装置１は、スイッチＳｒ１，Ｓｂ１及びキャパシタＣ１，Ｃ２を含む前段回路１ｆと、スイッチＳｒ２，Ｓｂ２及びインダクタＬ１，Ｌ２を含む後段回路１ｒとによって構成されている。この前段回路１ｆ及び後段回路１ｒは、それぞれ、回路構成のトポロジーとしては、次のように表現することができる。
【００５０】
すなわち前段回路１ｆは、下記の「スイッチ直列体」と「キャパシタ」とを備えている。
「スイッチ直列体」は、２個のスイッチ（Ｓｒ１，Ｓｂ１）を互いに直列に接続して成り、直列体のいずれか一端側（例えば上端側）から見て奇数番目のスイッチ（Ｓｒ１）と偶数番目のスイッチ（Ｓｂ１）とは交互にオン動作し、全体としては電源２に対して並列に接続される。
「キャパシタ（Ｃ１，Ｃ２）」は、各スイッチの相互接続点（Ｎ２）及びスイッチ直列体の両端点（Ｎ１，Ｎ３）を合計３個のノードとして、スイッチ直列体のいずれか一端側から１〜３の順番に見たとき、奇数ノード（Ｎ１，Ｎ３）を束ねて第１出力ポートＰｘへ導く第１電路、及び、偶数ノード（Ｎ２）を第２出力ポートＰｙへ導く第２電路の少なくとも一方の電路上に設けられ、２個のノードに対応して存在する。
【００５１】
また、後段回路１ｒは、下記の「素子直列体」と「インダクタ」とを備えている。
「素子直列体」は、互いに逆極性の通電動作をする一対の半導体素子（Ｓｒ２，Ｓｂ２）を互いに直列に接続して成り、直列体の一端が第１出力ポートＰｘに接続され、他端が第２出力ポートＰｙに接続される。
「インダクタ（Ｌ１，Ｌ２）」は、素子直列体の両端点である２個のノード（Ｎ１１，Ｎ１３）を束ねて負荷Ｒの一端へ導く第３電路、及び、一対の半導体素子の相互接続点である１個のノード（Ｎ１２）を負荷Ｒの他端へ導く第４電路の少なくとも一方の電路上に設けられ、合計３個のノードのうち２個のノード（Ｎ１１，Ｎ１３）に対応して存在する。
【００５２】
《実用的な変圧装置》
次に、上述の基本回路に基づいて、これをさらに実用的に発展させた変圧装置の一例について説明する。
図７は、かかる変圧装置１の回路図である。この変圧装置１は、電源２と負荷Ｒとの間に設けられ、前段回路１ｆ、後段回路１ｒ、及び、制御部３によって構成される。電源２は、例えば直流電源であり、電圧は１ｋＶである。負荷Ｒは、等価回路要素として抵抗Ｒ３と、キャパシタンスＣ６とを有する。
【００５３】
前段回路１ｆは、ブリーダ抵抗Ｒ１，Ｒ２と、スイッチＳＷ１〜ＳＷ４及びそれらに内在するダイオードＤ１〜Ｄ４と、キャパシタＣ１〜Ｃ５とを有し、これらは図示のように接続されている。
後段回路１ｒは、ダイオードＤ１１，Ｄ１２と、インダクタＬ１，Ｌ２とを有し、これらは図示のように接続されている。
また、スイッチＳＷ１〜ＳＷ４について、オン／オフ動作を制御する制御部３が設けられている。
【００５４】
なお、ここでは５個のキャパシタＣ１〜Ｃ５があるが、後述するように、これらのうち１個のキャパシタは省略が可能である。従って、図７の回路は、スイッチ数と同数の「４」を用いて、前段４Ｃ、後段２Ｌの「４Ｃ２Ｌ」の回路と称する。これに対して、図１の回路は、「２Ｃ２Ｌ」である。
【００５５】
なお、ダイオードＤ１〜Ｄ４は、スイッチＳＷ１〜ＳＷ４に内在するボディダイオードの他、スイッチＳＷ１〜ＳＷ４のタイプによっては、別に設ける外付けのダイオードであってもよい。これらのダイオードＤ１〜Ｄ４は、環流ダイオードとして機能し、スイッチング損失を小さくできる場合がある。また、その結果、インダクタＬ１，Ｌ２のインダクタンスを低減することができて小型化に寄与する場合がある。
【００５６】
ここで、図１と同様に回路構成のトポロジーを表現すれば、前段回路１ｆとして、「スイッチ直列体」と、「キャパシタ（Ｃ１〜Ｃ５）」とを備えている。
「スイッチ直列体」は、スイッチ（ＳＷ１〜ＳＷ４）を互いに直列に接続して成り、直列体のいずれか一端側（例えば上端側）から見て奇数番目のスイッチ（ＳＷ１，ＳＷ３）と偶数番目のスイッチ（ＳＷ２，ＳＷ４）とは交互にオン動作し、全体としては電源２に対して並列に接続される。
「キャパシタ（Ｃ１〜Ｃ５）」は、各スイッチの相互接続点（Ｎ２，Ｎ３，Ｎ４）及びスイッチ直列体の両端点（Ｎ１，Ｎ５）を合計５個のノードとして、スイッチ直列体のいずれか一端側から１〜５の順番に見たとき、奇数ノード（Ｎ１，Ｎ３，Ｎ５）を束ねて第１出力ポートＰｘへ導く第１電路、及び、偶数ノード（Ｎ２，Ｎ４）を束ねて第２出力ポートＰｙへ導く第２電路の少なくとも一方の電路上に設けられ、５個のノードに対応して存在する。
【００５７】
また、後段回路１ｒとしては、「素子直列体」と、「インダクタ（Ｌ１，Ｌ２）」とを備えている。
「素子直列体」は、互いに逆極性の通電動作をする一対の半導体素子（Ｄ１１，Ｄ１２）を互いに直列に接続して成り、直列体の一端が第１出力ポートＰｘに接続され、他端が第２出力ポートＰｙに接続される。
「インダクタ（Ｌ１，Ｌ２）」は、素子直列体の両端点である２個のノード（Ｎ１１，Ｎ１３）を束ねて負荷Ｒの一端へ導く第３電路、及び、一対の半導体素子の相互接続点である１個のノード（Ｎ１２）を負荷Ｒの他端へ導く第４電路の少なくとも一方の電路上に設けられ、合計３個のノードのうち２個のノード（Ｎ１１，Ｎ１３）に対応して存在する。
【００５８】
図７の変圧装置は、図１の変圧装置１と同様な条件でスイッチＳＷ１，ＳＷ３と、スイッチＳＷ２，ＳＷ４とが交互にオンになるようにスイッチングすることにより、変圧比１／８の降圧回路として動作することが確認された。すなわち、入力電圧１ｋＶを、直流の１２５Ｖに降圧することができる。
【００５９】
《トポロジーのバリエーション》
次に、変圧装置１（図１，図７その他）における回路構成のトポロジーのバリエーションについて説明する。
【００６０】
（２Ｃ前段回路のトポロジー）
図８は、「２Ｃ２Ｌ」の変圧装置１における、前段回路１ｆの要部についての、トポロジーのバリエーションを示す回路図である。（ａ）〜（ｅ）の各図の回路は、一対のスイッチ及び一対のキャパシタ（符号省略）によって構成されている。
【００６１】
図８の（ａ）は、スイッチ直列体のノードＮ３と、一対のスイッチの相互接続点のノードＮ２とに対応してキャパシタが存在する。（ｂ）は、図１のトポロジーである。（ｃ）は、スイッチ直列体のノードＮ１と、一対のスイッチの相互接続点のノードＮ２とに対応してキャパシタが存在する。（ｄ）は、スイッチ直列体のノードＮ３に対応して２つのキャパシタが存在し、ノードＮ１に対応して出力方向に１つのキャパシタが存在する例である。（ｅ）は、スイッチ直列体のノードＮ１に対応して２つのキャパシタが存在し、ノードＮ３に対応して出力方向に１つのキャパシタが存在する例である。
なお、いずれの回路もキャパシタは２個であるが、全てのノードＮ１〜Ｎ３にそれぞれ対応してキャパシタが存在してもよい。
【００６２】
（２Ｌ後段回路のトポロジー）
図９は、後段回路１ｒの要部についての、トポロジーのバリエーションを示す回路図である。（ａ）〜（ｅ）の各図の回路は、負荷に接続される後段回路１ｒが、一対のスイッチ及び一対のインダクタ（符号省略）によって構成されている。なお、スイッチに代えて、図７に示すようにダイオードを用いることができる。
【００６３】
図９の（ａ）は、スイッチ直列体のノードＮ１３と、一対のスイッチの相互接続点のノードＮ１２とに対応してインダクタが存在する。（ｂ）は、図１のトポロジーである。（ｃ）は、スイッチ直列体のノードＮ１１と、一対のスイッチの相互接続点のノードＮ１２とに対応してインダクタが存在する。（ｄ）は、スイッチ直列体のノードＮ１３に対応して２つのインダクタが存在し、ノードＮ１１に対応して出力方向に１つのインダクタが存在する例である。（ｅ）は、スイッチ直列体のノードＮ１１に対応して２つのインダクタが存在し、ノードＮ１３に対応して出力方向に１つのインダクタが存在する例である。
なお、いずれの回路もインダクタは２個であるが、全てのノードＮ１１〜Ｎ１３にそれぞれ対応してインダクタが存在してもよい。
【００６４】
なお、後述するデッドタイムτに対して、図９の（ｂ）の場合は２つのインダクタＬ１，Ｌ２のインダクタンスＬ（共通）は均等に影響を与える。一方、図９の（ａ）、（ｃ）、（ｄ）、（ｅ）の場合は、２つのインダクタＬ１，Ｌ２それぞれのインダクタンスＬ１，Ｌ２のうち、インダクタンスＬ１が、デッドタイムτの設定に対して支配的となることがわかっている。
【００６５】
（４Ｃ前段回路のトポロジー）
図１０は、「４Ｃ２Ｌ」の変圧装置１における前段回路１ｆの要部の図である。
ここで、スイッチ直列体の一端から見て奇数ノードＮ１，Ｎ３，Ｎ５を束ねて第１出力ポートＰｘに導く第１電路は実線で表し、偶数ノードＮ２，Ｎ４を束ねて第２出力ポートＰｙに導く第２電路は破線で表している。なお、破線で表しているのは表示の便宜上であり、第１電路と併存する電路である。
このトポロジーは、図７の前段回路１ｆと同様である。
【００６６】
ここで、５つあるキャパシタのうち、１つだけを省略し、「４Ｃ」にすることができる。ノードの数をｍ（＝５）とすると、対応するキャパシタの数は少なくとも４個必要である。
また、５つのノードＮ１〜Ｎ５のうち、第１電路（実線）又は第２電路（破線）で相互に束ねられ、繋がるノード間には直流的な絶縁を実現すべく、少なくとも１つのキャパシタを介していることが必要である。
【００６７】
図１１及び図１２は、図１０における第１電路（実線）からキャパシタ総数を減らさない場合の、第１電路の回路バリエーションを示す図である。
図１１の（ａ）の回路では、１本に束ねる前の３電路にそれぞれキャパシタが設けられている（図１０と同じ）。（ｂ）、（ｃ）、（ｄ）の回路では、１本に束ねる前の３電路のうち２電路にそれぞれキャパシタが設けられ、束ねた後の１本の電路にもキャパシタが設けられる。
図１２の（ａ）、（ｂ）、（ｃ）、（ｄ）の回路では、電路の束ね方が２段階になり、束ねる前又は後にキャパシタが設けられている。
【００６８】
図１３は、図１０における第１電路（実線）からキャパシタ総数を１個減らす場合の、第１電路の回路バリエーションを示す図である。
図１３の（ａ）〜（ｅ）の回路では、Ｎ１，Ｎ３，Ｎ５のうちいずれか１個のノードは、第１出力ポートＰｘに直結されている。それ以外のノードは、キャパシタを１個又は２個介して、第１出力ポートＰｘに接続されている。
【００６９】
図１４は、図１０における第２電路（破線）の回路バリエーションを示す図である。
（ａ）、（ｂ）は、第１電路からキャパシタを減らさずに、第２電路からキャパシタを１個減らす場合の回路図である。（ａ）の場合、ノードＮ２は第２出力ポートＰｙに直結されている。ノードＮ４は、キャパシタを介して第２出力ポートＰｙに接続されている。（ｂ）の場合、ノードＮ４は第２出力ポートＰｙに直結されている。ノードＮ２は、キャパシタを介して第２出力ポートＰｙに接続されている。
（ｃ）、（ｄ）、（ｅ）は、第１電路からキャパシタを１個減らし、第２電路からはキャパシタを減らさない場合の回路図である。（ｃ）（図１０と同じ）、（ｄ）、（ｅ）のいずれの場合も、ノードＮ２，Ｎ４は共に、１個又は２個のキャパシタを介して第２出力ポートＰｙに接続されている。
【００７０】
（６Ｃ前段回路のトポロジー）
また、降圧比増大方向への変形として「６Ｃ２Ｌ」も可能である。
図１５は、「６Ｃ２Ｌ」の変圧装置１における前段回路１ｆの要部の図である。
ここで、スイッチ直列体の一端から見て奇数ノードＮ１，Ｎ３，Ｎ５，Ｎ７を束ねて第１出力ポートＰｘに導く第１電路は実線で表し、偶数ノードＮ２，Ｎ４，Ｎ６を束ねて第２出力ポートＰｙに導く第２電路は破線で表している。なお、破線で表しているのは表示の便宜上であり、第１電路と併存する電路である。
【００７１】
図１５に示す「６Ｃ２Ｌ」においては、７つあるキャパシタのうち、１つだけを省略し、「６Ｃ」にすることができる。ノードの数をｍ（＝７）とすると、対応するキャパシタの数は少なくとも６個必要である。
また、７つのノードＮ１〜Ｎ７のうち、第１電路（実線）又は第２電路（破線）で相互に束ねられ、繋がるノード間には直流的な絶縁を実現すべく、少なくとも１つのキャパシタを介していることが必要である。
【００７２】
図１６は、図１５における第１電路（実線）又は第２電路（破線）からキャパシタを１個減らす場合の、回路バリエーションを示す図である。（ａ）の回路では、ノードＮ３はキャパシタを介さずに第１出力ポートＰｘに直結される。（ｂ）の回路では、ノードＮ７はキャパシタを介さずに第１出力ポートＰｘに直結される。（ｃ）の回路では、ノードＮ４はキャパシタを介さずに第２出力ポートＰｙに直結される。
【００７３】
《トポロジーの総括》
なお、さらに、「８Ｃ」以上にも同様に拡張することができる。
以上例示した各種の回路から、前段回路１ｆのトポロジーは以下のように表現できる。
前段回路１ｆ（図１，図８，図１０〜１６）は、（ａ）２の倍数である複数のスイッチを互いに直列に接続して成り、直列体のいずれか一端側から見て奇数番目のスイッチと偶数番目のスイッチとは交互にオン動作し、全体としては電源に対して並列に接続されるスイッチ直列体と、（ｂ）各スイッチの相互接続点及びスイッチ直列体の両端点を合計ｍ個のノードとして、スイッチ直列体のいずれか一端側から１〜ｍの順番に見たとき、奇数ノードを束ねて第１出力ポートへ導く第１電路、及び、偶数ノードを束ねて第２出力ポートへ導く第２電路の少なくとも一方の電路上に設けられ、少なくとも（ｍ−１）個のノードに対応して存在するキャパシタと、を備えている。
【００７４】
一方、後段回路１ｒ（図１，図７，図９）は、（ｃ）互いに逆極性の通電動作をする一対の半導体素子を互いに直列に接続して成り、直列体の一端が第１出力ポートに接続され、他端が第２出力ポートに接続される素子直列体と、（ｄ）素子直列体の両端点である２個のノードを束ねて負荷の一端へ導く第３電路、及び、一対の半導体素子の相互接続点である１個のノードを負荷の他端へ導く第４電路の少なくとも一方の電路上に設けられ、合計３個のノードのうち少なくとも２個のノードに対応して存在するインダクタと、を備えている。
なお、後段回路１ｒの半導体素子がダイオードの場合は、通電方向を互いに逆向きにして直列接続することにより素子直列体を構成することができる。半導体素子がスイッチの場合は、一対のスイッチを直列接続して素子直列体を構成し、一対のスイッチを交互にオン動作させる。
【００７５】
上記のような変圧装置１では、前段回路１ｆ及び後段回路１ｒを含む回路構成とスイッチングとによって変圧を行うことができる。このような変圧装置１を電力用の変圧器として用いることにより、コイルや鉄心等を含む従来のトランスは不要となる。従って、変圧器の飛躍的な小型軽量化及び、それに伴う低コスト化を実現することができる。また、高周波トランスで課題となる寄生容量、漏れ磁界発生の問題も解消され、低損失な変圧器を実現することができる。なお、電源は、交流、直流共に、適用可能である。
【００７６】
《デッドタイムの設計》
次にデッドタイムの設計について説明する。デッドタイムとは、例えば、図７において奇数番目のスイッチＳＷ１，ＳＷ３と、偶数番目のスイッチＳＷ２，ＳＷ４とが交互のオンになる合間の、全てのスイッチに対する制御がオフになった瞬間から、いずれか一方のスイッチの制御がオンになるまでの過渡的な時間である。
【００７７】
図１７は、奇数番目又は偶数番目のスイッチがオンからオフになり、再びオンになるときのスイッチ電圧（ドレイン−ソース間電圧）の変化を示すグラフである。オンの時、スイッチ電圧は０Ｖ、オフの時は例えば５００Ｖである。オンからオフ又はオフからオンに転じる間のデッドタイムτに過渡的な電圧変化がある。オフからオンに変化するときは、スイッチ電圧が０Ｖまで低下した後、オンになるゼロ電圧遷移（ＺＶＴ：Zero Voltage Transition）が、スイッチング損失を最小限に抑えるために好ましい。
【００７８】
図１８は、図１７におけるオフからオンへの変化の部分を、横軸の時間を拡大して示したグラフである。図において、デッドタイムτには、５００Ｖから２５０Ｖまでの前半時間τ-１と、それに続く、２５０Ｖから０Ｖまでの後半時間τ２とが含まれている、との知見が得られた。すなわち
τ≧τ１＋τ２      ・・・（１）
である。前半時間τ１と後半時間τ２とは勾配が互いに少し異なり、τ１＜τ２である。従って、デッドタイムτを、前半時間τ１と後半時間τ２とに分けて考察することができる。変圧装置１の出力電圧１２５ＶをＶｏｕｔとすると、
τ１：電圧が、４Ｖｏｕｔ〜２Ｖｏｕｔまで、
τ２：電圧が、２Ｖｏｕｔ〜０まで、である。
【００７９】
図１９は、デッドタイムの長さを大・中・小の３種類に設定し、ＺＶＴとの関係を示すグラフである。図において、デッドタイムτが適正値（中）より小さいと、一点鎖線で示す電圧変化となり、０Ｖに達する前に次のオンが開始してしまう。すなわち、これはＺＶＴではない。また、デッドタイムτが適正値（中）より大きいと、実線で示す電圧変化となり、一端０Ｖに達するものの、その後再び電圧が上昇し、結局そのまま次のオンが開始してしまう。すなわち、これもＺＶＴではない。従って、破線で示すτには、大きすぎず、小さすぎずの、適切な範囲があるといえる。
【００８０】
図２０は、図７におけるダイオードＤ１〜Ｄ４、及び、ブリーダ抵抗Ｒ１，Ｒ２の図示を省略し、代わりに、スイッチＳＷ１〜ＳＷ４がそれぞれ持つ浮遊キャパシタンスＣ１１〜Ｃ１４を記載した回路図である。また、図２０は、前半時間τ１における電流の経路を併せて示している。ダイオードＤ１１，Ｄ１２のうち、導通するのはダイオードＤ１２である。このとき、インダクタＬ１を流れる電流ＩＬ１が、浮遊キャパシタンスＣ１１〜Ｃ１４に流れ込んでいる。インダクタＬ２を流れる電流をＩＬ２、浮遊キャパシタンスＣ１１〜Ｃ１４に流れていく電流をＩＱ、負荷Ｒに流れる電流をＩＲとすると、
ＩＱ＝ＩＬ２＋ＩＲ＝ＩＬ１
である。
【００８１】
また、図２１は、図２０と同様の背景の図であるが、後半時間τ２における電流の経路を併せて示している。ダイオードＤ１１，Ｄ１２のうち、導通するのはダイオードＤ１１である。このとき、インダクタＬ２を流れる電流ＩＬ２が、浮遊キャパシタンスＣ１１〜Ｃ１４に流れ込んでいる。この場合は、
ＩＱ＝ＩＬ１−ＩＲ＝ＩＬ２
である。従って、ＩＬ２は、ＩＬ１より小さい。
【００８２】
図２２は、インダクタＬ１，Ｌ２に流れる電流波形の一例を示すグラフである。電流波形はこのように直線で近似できる。二本の波形のうち、上がＩＬ１の波形、下がＩＬ２の波形である。各波形の最小値から最大値へ変化する時間は、スイッチング周期Ｔの半周期である。
【００８３】
ここで、以下の解析の近似条件を用いる。
（近似条件１）
まず、降圧比は１／８で一定とする。すなわち、変圧装置１の入力電圧をＶｉｎ、出力電圧をＶｏｕｔとすると、
Ｖｏｕｔ≒Ｖｉｎ／８＝１２５［Ｖ］
である。
（近似条件２）
インダクタＬ１，Ｌ２の両端の電圧波形はデューティ比５０％の矩形波である。
（近似条件３）
そして、インダクタＬ１，Ｌ２の両端の電圧ＶＬ１，ＶＬ２の絶対値は、出力電圧である。すなわち、電圧ＶＬの最大値をＶＬｍａｘ、最小値をＶＬｍｉｎとすると、
ＶＬｍａｘ≒Ｖｏｕｔ
ＶＬｍｉｎ≒−Ｖｏｕｔ
である。また、計算の簡略化のため、
ＶＬ１≒ＶＬ２≒±Ｖｏｕｔ
とする。
【００８４】
インダクタＬ１，Ｌ２はインダクタンスが共通の値Ｌであるとして、インダクタＬ１，Ｌ２の両端電圧ＶＬは、
ＶＬ＝Ｌ（ｄＩＬ（ｔ）／ｄｔ）＝Ｌ・ａ
である。ａは直線の傾きである。
従って、
ａ＝Ｖｏｕｔ／Ｌ      ・・・（２）
である。
また、ピーク・トゥー・ピークのＩＬｐ−ｐは、
ＩＬｐ−ｐ＝ａ（Ｔ／２）である。従って、
ＩＬｐ−ｐ＝Ｔ・Ｖｏｕｔ／２Ｌ      ・・・（３）
である。
【００８５】
図２３は、図２２の波形の頂点付近の拡大図である。図において、前半時間τ１の間に浮遊キャパシタンスＣＤＳ（Ｃ１１〜Ｃ１４の総称）に流れ込む電荷Ｑ１は、図の左側のハッチング面積となる。すなわち、
Ｑ１＝｛（ＩＬｐ−ｐ／２）＋（Ｖｏｕｔ／２Ｒ３）｝τ１
−（τ１／２）・（ａτ１／２）      ・・・（４）
である。また、後半時間τ２の間に浮遊キャパシタンスＣＤＳに流れ込む電荷Ｑ２は、図の右側のハッチング面積となる。すなわち、
Ｑ２＝｛（ＩＬｐ−ｐ／２）−（Ｖｏｕｔ／２Ｒ３）｝τ２
−（τ２／２）・（ａτ２／２）      ・・・（５）
である。
【００８６】
式（４）のＱ１に、式（２）、（３）を代入して整理すると、
Ｑ１＝（Ｖｏｕｔ・τ１／２）｛（Ｔ／２Ｌ）＋（１／Ｒ３）｝
−（Ｖｏｕｔ・τ１２／４Ｌ）      ・・・（６）
となる。
また、式（５）のＱ２に、式（２）、（３）を代入して整理すると、
Ｑ２＝（Ｖｏｕｔ・τ２／２）｛（Ｔ／２Ｌ）−（１／Ｒ３）｝
−（Ｖｏｕｔ・τ２２／４Ｌ）      ・・・（７）
となる。
【００８７】
また、電荷Ｑ１により、４つの浮遊キャパシタンスＣＤＳ（Ｃ１１〜Ｃ１４）に対してＶｉｎ（＝１ｋＶ）／４すなわち、２５０Ｖ（＝２Ｖｏｕｔ）分の電荷が移動するので、
Ｑ１＝４ＣＤＳ・２Ｖｏｕｔ＝８ＣＤＳ・Ｖｏｕｔ      ・・・（８）
である。式（６）、（８）から得られる二次方程式をτ１について解くと、
τ１＝（Ｔ／２）＋（Ｌ／Ｒ３）
−（１／２）［｛Ｔ＋（２Ｌ／Ｒ３）｝２−１２８ＬＣＤＳ］１／２
・・・（９）
となる。
【００８８】
同様に、電荷Ｑ２により、４つの浮遊キャパシタンスＣＤＳ（Ｃ１１〜Ｃ１４）に対してＶｉｎ（＝１ｋＶ）／４すなわち、２５０Ｖ（＝２Ｖｏｕｔ）分の電荷が移動するので、
Ｑ２＝４ＣＤＳ・２Ｖｏｕｔ＝８ＣＤＳ・Ｖｏｕｔ      ・・・（１０）
である。式（７）、（１０）から得られる二次方程式をτ２について解くと、
τ２＝（Ｔ／２）−（Ｌ／Ｒ３）
−（１／２）［｛Ｔ−（２Ｌ／Ｒ３）｝２−１２８ＬＣＤＳ］１／２
・・・（１１）
となる。
【００８９】
次に、デッドタイムτの最大値について考える。
図２４は、図２３の波形を時間軸方向（右方向）へ延長した図である。後半時間τ２の後半領域に入ると、電流の勾配は（−ａ）となる。従って、ＩＬ２＝０となる時刻ｔ０が存在する。時刻ｔ０を過ぎると、マイナスの電流が流れることになる。これは、時刻ｔ０以降に、右下のハッチングの部分の電荷が戻ってくることを意味している。もしそうなると、スイッチ電圧が再上昇するので、デッドタイムτは、ｔ０に達しないようにしなければならない。ｔ０に達しないためのデッドタイムの最大値をτｍａｘとする。
【００９０】
図２４において、電流ＩＬ２が正のピークから０Ｖまでにかかる時間をτ０とすると、
｛（ＩＬｐ−ｐ／２）−（Ｖｏｕｔ／２Ｒ３）｝−ａτ０＝０      ・・・（１２）
である。式（１２）に、式（２）、（３）を代入してτ０について解くと、
τ０＝（Ｔ／４）−（Ｌ／２Ｒ３）      ・・・（１３）
となる。ここで、図２４より、
τｍａｘ＝τ０＋（τ２／２）＋τ１      ・・・（１４）
である。式（１３）、（１４）より、
τｍａｘ＝（Ｔ／４）−（Ｌ／２Ｒ３）＋（τ２／２）＋τ１      ・・・（１４ａ）
となる。
なお、スイッチングのオン時間を確保するために、τｍａｘは、τｍａｘ＜（Ｔ／２）でなければならないことは言うまでもない。
【００９１】
上記の結果、デッドタイムτの範囲は、以下のように設定すべきである。
τ１＋τ２≦τ≦τ０＋（τ２／２）＋τ１      ・・・（１５）
ここで、τ０，τ１，τ２は、以下の通りである。
【００９２】
0006359950.tif 000014
・・・（１６）
【００９３】
また、上記の式（１６）は、前段回路の多段化を考慮して一般化すると、以下のようになる。なお、式（１５）は多段化を考慮しても不変である。
浮遊キャパシタンスＣＤＳの個数（すなわちスイッチ直列体を構成するスイッチの個数と同じ）をｎ、１から順番に数えてｎ番目の浮遊キャパシタンスをＣｎＤＳとすると、式（１６）は以下のように一般化される。
【００９４】
0006359950.tif 000015
・・・（１７）
なお、上記ルート記号の中の値は符号がプラスであってτ１＜τ２である。
デッドタイムτの範囲は前段回路のトポロジーによらず、後段回路のトポロジーで決まることがわかっている。後段回路が、図９の（ｂ）であるときは、τは、上記の式（１５）及び式（１７）により、与えられる。
【００９５】
一方、後段回路が、図９の（ｂ）以外、すなわち、（ａ），（ｃ），（ｄ），（ｅ）のときは、τは、以下の式（１５ａ）、（１７ａ）により、与えられる。
τ１＋τ２≦τ≦τ０＋τ１      ・・・（１５ａ）
ここで、τ０，τ１，τ２は、以下の通りである。
【００９６】
0006359950.tif 000016
・・・（１７ａ）
前述のように、後段のトポロジーが図９の（ａ），（ｃ），（ｄ），（ｅ）のときは、デッドタイムτに対して支配的なインダクタンスはＬ１であるため、式（１７ａ）に登場するインダクタンスはＬ１のみである。
【００９７】
（まとめ）
以上、詳述したように、例えば図７において、変圧装置１の制御部３は、デッドタイム開始時刻後、ダイオードＤ１１，Ｄ１２の一方（Ｄ１２）が導通している間にインダクタＬ１からスイッチの浮遊キャパシタンスＣＤＳに移動する電荷に基づいて求められる前半時間τ１と、ダイオードＤ１１，Ｄ１２の他方（Ｄ１１）が導通している間にインダクタＬ２からスイッチの浮遊キャパシタンスＣＤＳに移動する電荷に基づいて求められる後半時間τ２とを求め、前半時間τ１及び後半時間τ２に基づいて、デッドタイムτを定めることができる。
これにより、デッドタイムにおける電荷の移動に着目して求めた時間τ１，τ２に基づいて、適切なデッドタイムτを定め、ゼロ電圧遷移（ＺＶＴ）を実現することができる。
【００９８】
また、制御部３は、浮遊キャパシタンスＣＤＳに移動した電荷がインダクタＬ１，Ｌ２に戻る以前にデッドタイムτを終わらせることで、スイッチ電圧の再上昇を防止することができる。
また、上記式（１５）〜（１７）により、デッドタイムτの好適範囲を明確に定め、確実にゼロ電圧遷移を実現することができる。
【００９９】
《デッドタイムτの効果の検証》
次に、上記の範囲でデッドタイムτを設計した場合の変圧装置について、その性能を検証した結果を以下に示す。
【０１００】
＜条件１＞
回路構成：「２Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝１５［ｍＨ］
負荷の抵抗Ｒ３＝１５６２５［Ω］
浮遊キャパシタンスＣＤＳ＝５［ｐＦ］
上記の条件１の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝２５３［ｎｓ］
最大値τｍａｘ＝２１９７［ｎｓ］
となる。
【０１０１】
図２５は、条件１の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図２６は、条件１の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１０２】
＜条件２＞
回路構成：「２Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝１５［ｍＨ］
負荷の抵抗Ｒ３＝７０００［Ω］
浮遊キャパシタンスＣＤＳ＝５［ｐＦ］
上記の条件２の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝３０３［ｎｓ］
最大値τｍａｘ＝１６２２［ｎｓ］
となる。
【０１０３】
図２７は、条件２の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図２８は、条件２の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１０４】
＜条件３＞
回路構成：「２Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝１５［ｍＨ］
負荷の抵抗Ｒ３＝１５６２５［Ω］
浮遊キャパシタンスＣＤＳ＝１０［ｐＦ］
上記の条件３の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝５１４［ｎｓ］
最大値τｍａｘ＝２３７９［ｎｓ］
となる。
【０１０５】
図２９は、条件３の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図３０は、条件３の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１０６】
＜条件４＞
回路構成：「２Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝７．５［ｍＨ］
負荷の抵抗Ｒ３＝１５６２５［Ω］
浮遊キャパシタンスＣＤＳ＝５［ｐＦ］
上記の条件４の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝１２２［ｎｓ］
最大値τｍａｘ＝２３４８［ｎｓ］
となる。
【０１０７】
図３１は、条件４の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図３２は、条件４の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１０８】
＜条件５＞
回路構成：「６Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝１５［ｍＨ］
負荷の抵抗Ｒ３＝１５６２５［Ω］
浮遊キャパシタンスＣＤＳ＝５［ｐＦ］
上記の条件５の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝７８３［ｎｓ］
最大値τｍａｘ＝２５６７［ｎｓ］
となる。
【０１０９】
図３３は、条件５の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図３４は、条件５の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１１０】
＜条件６＞
回路構成：「６Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝１５［ｍＨ］
負荷の抵抗Ｒ３＝７０００［Ω］
浮遊キャパシタンスＣＤＳ＝５［ｐＦ］
上記の条件６の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝９７８［ｎｓ］
最大値τｍａｘ＝２０４６［ｎｓ］
となる。
【０１１１】
図３５は、条件６の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図３６は、条件６の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１１２】
＜条件７＞
回路構成：「６Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝１５［ｍＨ］
負荷の抵抗Ｒ３＝１５６２５［Ω］
浮遊キャパシタンスＣＤＳ＝１０［ｐＦ］
上記の条件７の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝１６５８［ｎｓ］
最大値τｍａｘ＝３１６８［ｎｓ］
となる。
【０１１３】
図３７は、条件７の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図３８は、条件７の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１１４】
＜条件８＞
回路構成：「６Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝７．５［ｍＨ］
負荷の抵抗Ｒ３＝１５６２５［Ω］
浮遊キャパシタンスＣＤＳ＝５［ｐＦ］
上記の条件８の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝３７０［ｎｓ］
最大値τｍａｘ＝２５２８［ｎｓ］
となる。
【０１１５】
図３９は、条件８の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図４０は、条件８の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１１６】
上記の条件１〜８では、浮遊キャパシタンスＣＤＳの値が複数個のキャパシタで共通であるものとして考えたが、次に、複数個で不均一のキャパシタンスである場合について検証する。
【０１１７】
＜条件９＞
回路構成：「４Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝１５［ｍＨ］
負荷の抵抗Ｒ３＝１５６２５［Ω］
浮遊キャパシタンスＣＤＳ：１７［ｐＦ］，１０［ｐＦ］，１０［ｐＦ］，３［ｐＦ］
全体としての浮遊キャパシタンスΣＣＤＳ：４０［ｐＦ］
上記の条件９の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝１０６３［ｎｓ］
最大値τｍａｘ＝２７６０［ｎｓ］
となる。
【０１１８】
図４１は、条件９の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図４２は、条件９の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１１９】
＜条件１０＞
回路構成：「４Ｃ２Ｌ」
インダクタＬ１，Ｌ２のインダクタンスＬ＝１５［ｍＨ］
負荷の抵抗Ｒ３＝１５６２５［Ω］
浮遊キャパシタンスＣＤＳ：１２［ｐＦ］，５［ｐＦ］，１５［ｐＦ］，８［ｐＦ］
全体としての浮遊キャパシタンスΣＣＤＳ：４０［ｐＦ］
上記の条件１０の場合、式（１５）、（１７）に基づいてデッドタイムτの最小値及び最大値を計算すると、
最小値τｍｉｎ＝１０６３［ｎｓ］
最大値τｍａｘ＝２７６０［ｎｓ］
となる。
【０１２０】
図４３は、条件１０の場合のデッドタイムτ［ｎｓ］と効率［％］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で効率の良い範囲と一致していることがわかる。
図４４は、条件１０の場合のデッドタイムτ［ｎｓ］と変圧装置としての出力電力［Ｗ］との関係を示すグラフである。上記計算上のτｍｉｎ及びτｍａｘをグラフ上で示すと、グラフの特性上で安定した高出力となる範囲と一致していることがわかる。
【０１２１】
以上のように、デッドタイムτを、式（１５）、（１７）に示す関係で定めることにより、変圧装置は、優れた効率と安定した高出力とを得ることができる。
【０１２２】
《補記》
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【０１２３】
１  変圧装置
１ｆ  前段回路
１ｒ  後段回路
２  交流電源、電源
３  制御部
４  スイッチ装置
Ｃ１〜Ｃ５  キャパシタ
Ｃ６  キャパシタンス
Ｄ１〜Ｄ４，Ｄ１１，Ｄ１２  ダイオード
Ｌ１，Ｌ２  インダクタ
Ｍ１，Ｍ２  接続点
Ｎ１〜Ｎ７，Ｎ１１〜Ｎ１３  ノード
Ｐｘ  第１出力ポート
Ｐｙ  第２出力ポート
Ｒ  負荷
Ｒ１，Ｒ２  ブリーダ抵抗
Ｒ３  抵抗
Ｓｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２  スイッチ
ＳＷ１〜ＳＷ４  スイッチ
【図１】
0006359950.tif 000019
【図２】
0006359950.tif 000020
【図３】
0006359950.tif 000021
【図４】
0006359950.tif 000022
【図５】
0006359950.tif 000023
【図６】
0006359950.tif 000024
【図７】
0006359950.tif 000025
【図８】
0006359950.tif 000026
【図９】
0006359950.tif 000027
【図１０】
0006359950.tif 000028
【図１１】
0006359950.tif 000029
【図１２】
0006359950.tif 000030
【図１３】
0006359950.tif 000031
【図１４】
0006359950.tif 000032
【図１５】
0006359950.tif 000033
【図１６】
0006359950.tif 000034
【図１７】
0006359950.tif 000035
【図１８】
0006359950.tif 000036
【図１９】
0006359950.tif 000037
【図２０】
0006359950.tif 000038
【図２１】
0006359950.tif 000039
【図２２】
0006359950.tif 000040
【図２３】
0006359950.tif 000041
【図２４】
0006359950.tif 000042
【図２５】
0006359950.tif 000043
【図２６】
0006359950.tif 000044
【図２７】
0006359950.tif 000045
【図２８】
0006359950.tif 000046
【図２９】
0006359950.tif 000047
【図３０】
0006359950.tif 000048
【図３１】
0006359950.tif 000049
【図３２】
0006359950.tif 000050
【図３３】
0006359950.tif 000051
【図３４】
0006359950.tif 000052
【図３５】
0006359950.tif 000053
【図３６】
0006359950.tif 000054
【図３７】
0006359950.tif 000055
【図３８】
0006359950.tif 000056
【図３９】
0006359950.tif 000057
【図４０】
0006359950.tif 000058
【図４１】
0006359950.tif 000059
【図４２】
0006359950.tif 000060
【図４３】
0006359950.tif 000061
【図４４】
0006359950.tif 000062