(57)【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１ゲート絶縁膜を介して、前記メモリセル用の第１ゲート電極を形成する工程、
（ｃ）前記半導体基板上に、前記第１ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の第１側面上に第１側壁絶縁膜を形成し、前記第１ゲート電極の前記第１側面とは反対側の第２側面上に第２側壁絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に、電荷蓄積部を有する第２ゲート絶縁膜を介して前記メモリセル用の第２ゲート電極を形成する工程であって、前記第１ゲート電極の前記第１側面側に、前記第１側壁絶縁膜および前記第２ゲート絶縁膜を介して前記第１ゲート電極と隣り合うように、前記第２ゲート電極を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート電極および前記第２側壁絶縁膜をマスクとして用いてイオン注入を行うことにより、前記半導体基板に第１導電型の第１半導体領域を、前記第２側壁絶縁膜に自己整合して形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ゲート電極の前記第２側面上に前記第２側壁絶縁膜を介して第１サイドウォールスペーサを形成する工程、
（ｈ）前記（ｇ）工程後、前記第１サイドウォールスペーサをマスクとして用いてイオン注入を行うことにより、前記半導体基板に前記第１半導体領域よりも高不純物濃度で前記第１導電型の第２半導体領域を、前記第１サイドウォールスペーサに自己整合して形成する工程、
を有し、
前記第２ゲート絶縁膜は、前記半導体基板と前記第２ゲート電極との間と、前記第１ゲート電極と前記第２ゲート電極との間とにわたって延在し、
前記第１ゲート電極と前記第２ゲート電極との間において、前記第１側壁絶縁膜が前記第１ゲート電極側に位置し、前記第２ゲート絶縁膜が前記第２ゲート電極側に位置し、
前記半導体基板と前記第２ゲート電極との間に介在する前記第２ゲート絶縁膜の第１厚みよりも、前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第１側壁絶縁膜および前記第２ゲート絶縁膜の合計の第２厚みが大きい、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１ゲート電極用の第１導電膜を形成する工程、
（ｂ２）前記第１導電膜をパターニングして前記第１ゲート電極を形成する工程、
を含む、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｂ２）工程では、前記第１導電膜をパターニングすることにより、前記第１ゲート電極と、前記第１ゲート電極の前記第１側面側に配置されかつ前記第１ゲート電極と離間するダミーゲート電極とが形成され、
前記（ｃ）工程では、前記半導体基板上に、前記第１ゲート電極および前記ダミーゲート電極を覆うように、前記第１絶縁膜が形成され、
前記（ｄ）工程では、前記第１絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の第１側面上に前記第１側壁絶縁膜が形成され、前記第１ゲート電極の前記第２側面上に前記第２側壁絶縁膜が形成され、前記ダミーゲート電極の前記第１ゲート電極に対向する第３側面上に第３側壁絶縁膜が形成され、
前記（ｅ）工程では、前記第２ゲート電極は、前記第１ゲート電極と前記ダミーゲート電極との間の領域と、前記ダミーゲート電極の周囲にも形成され、
前記ダミーゲート電極と前記第２ゲート電極との間には、前記第３側壁絶縁膜および前記第２ゲート絶縁膜が介在する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｈ）工程後、
（ｉ）前記半導体基板上に、前記第１ゲート電極、前記第２ゲート電極、前記ダミーゲート電極、前記第１側壁絶縁膜、前記第２側壁絶縁膜、前記第３側壁絶縁膜、および前記第１サイドウォールスペーサを覆うように、層間絶縁膜を形成する工程、
（ｊ）前記層間絶縁膜に埋め込まれた第１導電性プラグを形成する工程、
を更に有し、
前記第１導電性プラグは、前記ダミーゲート電極の周囲に形成されている部分の前記第２ゲート電極上に配置されて、前記第２ゲート電極に電気的に接続される、半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記半導体基板上に、前記第１ゲート電極および前記ダミーゲート電極を覆うように、前記第２ゲート電極用の第２導電膜を形成する工程、
（ｅ２）前記第２導電膜をエッチバックして、前記第２ゲート電極を形成する工程、
を含む、半導体装置の製造方法。
【請求項６】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１ゲート絶縁膜を介して、第１ダミーゲート電極を形成する工程、
（ｃ）前記半導体基板上に、前記第１ダミーゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜を異方性エッチングすることにより、前記第１ダミーゲート電極の第１側面上に第１側壁絶縁膜を形成し、前記第１ダミーゲート電極の前記第１側面とは反対側の第２側面上に第２側壁絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板上に、電荷蓄積部を有する第２ゲート絶縁膜を介して第２ダミーゲート電極を形成する工程であって、前記第１ダミーゲート電極の前記第１側面側に、前記第１側壁絶縁膜および前記第２ゲート絶縁膜を介して前記第１ダミーゲート電極と隣り合うように、前記第２ダミーゲート電極を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ダミーゲート電極および前記第２側壁絶縁膜をマスクとして用いてイオン注入を行うことにより、前記半導体基板に第１導電型の第１半導体領域を、前記第２側壁絶縁膜に自己整合して形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ダミーゲート電極の前記第２側面上に前記第２側壁絶縁膜を介して第１サイドウォールスペーサを形成する工程、
（ｈ）前記（ｇ）工程後、前記第１サイドウォールスペーサをマスクとして用いてイオン注入を行うことにより、前記半導体基板に前記第１半導体領域よりも高不純物濃度で前記第１導電型の第２半導体領域を、前記第１サイドウォールスペーサに自己整合して形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板上に、前記第１ダミーゲート電極、前記第２ダミーゲート電極、前記第１側壁絶縁膜、前記第２側壁絶縁膜、および前記第１サイドウォールスペーサを覆うように、層間絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記層間絶縁膜を研磨して、前記第１ダミーゲート電極および前記第２ダミーゲート電極を除去する工程、
（ｋ）前記（ｊ）工程で前記第１ダミーゲート電極が除去された領域である第１溝内に前記メモリセル用の第１ゲート電極を形成し、前記（ｊ）工程で前記第２ダミーゲート電極が除去された領域である第２溝内に前記メモリセル用の第２ゲート電極を形成する工程、
を有し、
前記第２ゲート絶縁膜は、前記半導体基板と前記第２ダミーゲート電極との間と、前記第１ダミーゲート電極と前記第２ダミーゲート電極との間とにわたって延在し、
前記第１ダミーゲート電極と前記第２ダミーゲート電極との間において、前記第１側壁絶縁膜が前記第１ダミーゲート電極側に位置し、前記第２ゲート絶縁膜が前記第２ダミーゲート電極側に位置し、
前記半導体基板と前記第２ダミーゲート電極との間に介在する前記第２ゲート絶縁膜の第１厚みよりも、前記第１ダミーゲート電極と前記第２ダミーゲート電極との間に介在する前記第１側壁絶縁膜および前記第２ゲート絶縁膜の合計の第２厚みが大きい、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第１側壁絶縁膜と前記第２ゲート絶縁膜との積層体が、前記第１溝と前記第２溝との間の隔壁として機能する、半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記第１ゲート電極および前記第２ゲート電極は、いずれもメタルゲート電極である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２０１３−９３５４６号公報（特許文献１）には、スプリットゲート型メモリに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９３５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、半導体装置の性能を向上させることが望まれる。若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成された第１ゲート電極と、前記第１ゲート電極の第１側面上に形成された第１側壁絶縁膜と、前記第１ゲート電極の前記第１側面とは反対側の第２側面上に形成された第２側壁絶縁膜と、前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、を有する。半導体装置は、更に、前記第１ゲート電極の第１側面側に形成され、前記第１ゲート電極とともに前記半導体基板上に延在する第２ゲート電極と、前記第２ゲート電極と前記半導体基板との間に形成された、電荷蓄積部を有する第２ゲート絶縁膜と、を有する。前記第１ゲート電極と前記第２ゲート電極とは、前記第１側壁絶縁膜および前記第２ゲート絶縁膜を介して隣り合い、前記第１側壁絶縁膜が前記第１ゲート電極側に位置し、前記第２ゲート絶縁膜が前記第２ゲート電極側に位置している。前記第１側壁絶縁膜は、前記第２ゲート電極の下には形成されておらず、前記第１側壁絶縁膜と前記第２側壁絶縁膜とは一体的に形成されている。そして、前記半導体基板と前記第２ゲート電極との間に介在する前記第２ゲート絶縁膜の第１厚みよりも、前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第１側壁絶縁膜と前記第２ゲート絶縁膜との合計の第２厚みが大きい。
【０００８】
また、一実施の形態によれば、半導体装置の製造方法は、半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、前記第１ゲート電極の第１側面上に第１側壁絶縁膜を形成し、前記第１ゲート電極の前記第１側面とは反対側の第２側面上に第２側壁絶縁膜を形成する工程と、を有する。半導体装置の製造方法は、更に、前記半導体基板上に、電荷蓄積部を有する第２ゲート絶縁膜を介して第２ゲート電極を形成する工程を有し、この工程では、前記第１ゲート電極の前記第１側面側に、前記第１側壁絶縁膜および前記第２ゲート絶縁膜を介して前記第１ゲート電極と隣り合うように、前記第２ゲート電極が形成される。半導体装置の製造方法は、更に、前記第１ゲート電極および前記第２側壁絶縁膜をマスクとして用いてイオン注入を行うことにより、前記半導体基板に第１導電型の第１半導体領域を形成する工程と、前記第１ゲート電極の前記第２側面上に前記第２側壁絶縁膜を介して第１サイドウォールスペーサを形成する工程と、を有する。半導体装置の製造方法は、更に、前記第１サイドウォールスペーサをマスクとして用いてイオン注入を行うことにより、前記半導体基板に前記第１半導体領域よりも高不純物濃度で前記第１導電型の第２半導体領域を形成する工程、を有する。そして、前記半導体基板と前記第２ゲート電極との間に介在する前記第２ゲート絶縁膜の第１厚みよりも、前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第１側壁絶縁膜および前記第２ゲート絶縁膜の合計の第２厚みが大きい。
【０００９】
また、他の実施の形態によれば、半導体装置の製造方法は、半導体基板上に第１ゲート絶縁膜を介して第１ダミーゲート電極を形成する工程と、前記第１ダミーゲート電極の第１側面上に第１側壁絶縁膜を形成し、前記第１ダミーゲート電極の前記第１側面とは反対側の第２側面上に第２側壁絶縁膜を形成する工程と、を有する。半導体装置の製造方法は、更に、前記半導体基板上に、電荷蓄積部を有する第２ゲート絶縁膜を介して第２ダミーゲート電極を形成する工程を有し、この工程では、前記第１ダミーゲート電極の前記第１側面側に、前記第１側壁絶縁膜および前記第２ゲート絶縁膜を介して前記第１ダミーゲート電極と隣り合うように、前記第２ダミーゲート電極が形成される。半導体装置の製造方法は、更に、前記第１ダミーゲート電極および前記第２側壁絶縁膜をマスクとして用いてイオン注入を行うことにより、前記半導体基板に第１導電型の第１半導体領域を形成する工程と、前記第１ダミーゲート電極の前記第２側面上に前記第２側壁絶縁膜を介して第１サイドウォールスペーサを形成する工程と、を有する。半導体装置の製造方法は、更に、前記第１サイドウォールスペーサをマスクとして用いてイオン注入を行うことにより、前記半導体基板に前記第１半導体領域よりも高不純物濃度で前記第１導電型の第２半導体領域を形成する工程、を有する。半導体装置の製造方法は、更に、前記半導体基板上に、前記第１ダミーゲート電極、前記第２ダミーゲート電極、前記第１側壁絶縁膜、前記第２側壁絶縁膜、および前記第１サイドウォールスペーサを覆うように、層間絶縁膜を形成する工程と、前記層間絶縁膜を研磨して、前記第１ダミーゲート電極および前記第２ダミーゲート電極を除去する工程と、を有する。半導体装置の製造方法は、更に、前記第１ダミーゲート電極が除去された領域である第１溝内に第１ゲート電極を形成し、前記第２ダミーゲート電極が除去された領域である第２溝内に第２ゲート電極を形成する工程、を有する。そして、前記半導体基板と前記第２ダミーゲート電極との間に介在する前記第２ゲート絶縁膜の第１厚みよりも、前記第１ダミーゲート電極と前記第２ダミーゲート電極との間に介在する前記第１側壁絶縁膜および前記第２ゲート絶縁膜の合計の第２厚みが大きい。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【００１１】
または、半導体装置の性能を向上させることができる。
【００１２】
若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】一実施の形態の半導体装置の要部断面図である。
【図２】一実施の形態の半導体装置の要部断面図である。
【図３】一実施の形態の半導体装置の要部断面図である。
【図４】一実施の形態の半導体装置の要部平面図である。
【図５】メモリセルの等価回路図である。
【図６】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図７】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図８】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図９】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１０】図９と同じ半導体装置の製造工程中の要部断面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１と同じ半導体装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３と同じ半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６と同じ半導体装置の製造工程中の要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８と同じ半導体装置の製造工程中の要部断面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０と同じ半導体装置の製造工程中の要部断面図である。
【図２２】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２と同じ半導体装置の製造工程中の要部断面図である。
【図２４】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４と同じ半導体装置の製造工程中の要部断面図である。
【図２６】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６と同じ半導体装置の製造工程中の要部断面図である。
【図２８】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８と同じ半導体装置の製造工程中の要部断面図である。
【図３０】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１と同じ半導体装置の製造工程中の要部断面図である。
【図３３】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３と同じ半導体装置の製造工程中の要部断面図である。
【図３５】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６と同じ半導体装置の製造工程中の要部断面図である。
【図３８】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８と同じ半導体装置の製造工程中の要部断面図である。
【図４０】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４１】図４０と同じ半導体装置の製造工程中の要部断面図である。
【図４２】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２と同じ半導体装置の製造工程中の要部断面図である。
【図４４】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４と同じ半導体装置の製造工程中の要部断面図である。
【図４６】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６と同じ半導体装置の製造工程中の要部断面図である。
【図４８】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８と同じ半導体装置の製造工程中の要部断面図である。
【図５０】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０と同じ半導体装置の製造工程中の要部断面図である。
【図５２】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５３】図５２と同じ半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１８】
本実施の形態の半導体装置を図面を参照して説明する。図１〜図３は、本実施の形態の半導体装置の要部断面図であり、図４は本実施の形態の半導体装置の要部平面図である。図４のＡ−Ａ線の断面が図１にほぼ対応し、図４のＢ−Ｂ線の断面が図２にほぼ対応している。また、図３には、図１の左半分に相当する断面領域（メモリセル１つ分の断面領域）が示されている。但し、図３では、半導体基板ＳＢ、ｐ型ウエルＰＷ、絶縁膜ＧＦ，ＭＺ，ＳＰ、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、キャップ絶縁膜ＣＰ、半導体領域ＭＳ，ＭＤ、サイドウォールスペーサＳＷおよび金属シリサイド層ＳＬが図示されているが、層間絶縁膜ＩＬ１、プラグＰ１，Ｐ２、絶縁膜ＩＬ２および配線Ｍ１は図示を省略してある。また、理解を簡単にするために、図４の平面図には、選択ゲートＳＬＧ（選択ゲート電極ＳＧ）、メモリゲート電極ＭＧ、選択ゲートＦＬＣ（選択ゲート電極ＦＣ）、絶縁膜ＳＰ，ＭＺ、およびプラグＰ１，Ｐ２，Ｐ３，Ｐ４の平面レイアウトを図示し、他の構成要素については図示を省略している。
【００１９】
図１〜図４に示される本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置である。
【００２０】
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢのメモリセル領域１Ａに、不揮発性メモリのメモリセルを構成するＭＩＳＦＥＴが形成されている。
【００２１】
半導体基板ＳＢには、素子を分離するための素子分離領域ＳＴが形成されており、この素子分離領域ＳＴで分離（規定）された活性領域に、ｐ型ウエルＰＷが形成されている。
【００２２】
メモリセル領域１Ａのｐ型ウエルＰＷには、メモリトランジスタおよび選択トランジスタ（制御トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。図１には、ｎ＋型半導体領域ＳＤ２（ドレイン領域）を共通にする２つのメモリセルＭＣの断面図が示され、そのうちの１つのメモリセルＭＣの断面図が図３に示されている。メモリセル領域１Ａには複数のメモリセルＭＣがアレイ状に形成されており、メモリセル領域１Ａは、素子分離領域ＳＴによって他の領域から電気的に分離されている。すなわち、メモリセル領域１Ａは、半導体基板ＳＢの主面において、複数のメモリセルＭＣがアレイ状に形成（配置、配列）された領域に対応する。
【００２３】
メモリセル領域１Ａに形成された不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、選択ゲート電極（制御ゲート電極）ＳＧを有する選択トランジスタ（制御トランジスタ）とメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２４】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および選択ゲート電極ＳＧを備えるＭＩＳＦＥＴを選択トランジスタ（メモリセル選択用トランジスタ、制御トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、選択ゲート電極ＳＧは、選択トランジスタのゲート電極であり、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００２５】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００２６】
図１および図３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ中に形成されたソースまたはドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上に形成された選択ゲート電極ＳＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上に形成されて選択ゲート電極ＳＧと隣合うメモリゲート電極ＭＧとを有している。不揮発性メモリのメモリセルＭＣは、更に、選択ゲート電極ＳＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間に形成された絶縁膜（ゲート絶縁膜）ＧＦと、選択ゲート電極ＳＧの両側壁上に形成された絶縁膜（側壁絶縁膜）ＳＰと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧおよび選択ゲート電極ＳＧ間とに形成された絶縁膜ＭＺと、を有している。不揮発性メモリのメモリセルＭＣは、更に、メモリゲート電極ＭＧおよび選択ゲート電極ＳＧの互いに隣接していない側の側面上に形成されたサイドウォールスペーサＳＷを有している。各メモリセルＭＣのメモリゲート電極ＭＧは各メモリセルＭＣのワード線を構成する。
【００２７】
選択ゲート電極ＳＧ上には、キャップ絶縁膜ＣＰが形成されている。選択ゲート電極ＳＧと選択ゲート電極ＳＧ上のキャップ絶縁膜ＣＰとにより形成された積層体を、以下では選択ゲートＳＬＧと称することとする。他の形態として、選択ゲート電極ＳＧ上にキャップ絶縁膜ＣＰを形成しない場合もあり得る。以下では、選択ゲート電極ＳＧ上にキャップ絶縁膜ＣＰが形成されている場合について説明するが、キャップ絶縁膜ＣＰを形成しない場合は、選択ゲートＳＬＧ全体が選択ゲート電極ＳＧとなる。従って、キャップ絶縁膜ＣＰを形成しない場合は、以下の説明において、「選択ゲートＳＬＧ」を「選択ゲート電極ＳＧ」と読み替えることができる。
【００２８】
選択ゲートＳＬＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜ＳＰおよび絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。選択ゲートＳＬＧおよびメモリゲート電極ＭＧの延在方向は、図１および図３の紙面に垂直な方向であり、すなわち、図４に示されるＸ方向である。選択ゲートＳＬＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間の半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に選択ゲートＳＬＧが位置している。但し、選択ゲートＳＬＧは絶縁膜ＧＦを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に形成されている。
【００２９】
選択ゲートＳＬＧとメモリゲート電極ＭＧとは、間に絶縁膜ＳＰおよび絶縁膜ＭＺを介在して互いに隣り合っており、メモリゲート電極ＭＧは、選択ゲートＳＬＧの側面（側壁）上に絶縁膜ＳＰおよび絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。以下では「サイドウォールスペーサ状」を「サイドウォール状」と称する場合もある。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間の領域の、両領域にわたって延在している。
【００３０】
なお、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間には、絶縁膜ＳＰと絶縁膜ＭＺとが介在しているが、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間において、絶縁膜ＳＰが選択ゲートＳＬＧ側にあり、絶縁膜ＭＺがメモリゲート電極ＭＧ側にある。すなわち、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間には、絶縁膜ＳＰと絶縁膜ＭＺとの積層構造（積層膜）が介在しているが、絶縁膜ＳＰが選択ゲートＳＬＧに隣接し、絶縁膜ＭＺがメモリゲート電極ＭＧに隣接している。このため、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間に位置する部分の絶縁膜ＭＺは、絶縁膜ＳＰとメモリゲート電極ＭＧとの間に挟まれており、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間に位置する絶縁膜ＳＰは、絶縁膜ＭＺと選択ゲートＳＬＧとの間に挟まれている。
【００３１】
選択ゲートＳＬＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に形成された絶縁膜ＧＦ、すなわち選択ゲートＳＬＧの下の絶縁膜ＧＦが、選択トランジスタのゲート絶縁膜として機能する。
【００３２】
絶縁膜ＧＦは、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜ＧＦは、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率絶縁膜を使用してもよい。
【００３３】
また、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間の領域とメモリゲート電極ＭＧおよび選択ゲートＳＬＧ間の領域とに延在している絶縁膜ＭＺを、ゲート絶縁膜（積層ゲート絶縁膜、積層構造のゲート絶縁膜）とみなすことができる。但し、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００３４】
絶縁膜ＭＺは、積層絶縁膜であり、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３とを有する積層膜からなる。ここでは、絶縁膜ＭＺ１は、酸化シリコン膜（酸化膜）からなり、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ３は、酸化シリコン膜（酸化膜）からなる。
【００３５】
なお、絶縁膜ＭＺのうち、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に位置する部分の絶縁膜ＭＺは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上の絶縁膜ＭＺ１と絶縁膜ＭＺ１上の絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜からなる。すなわち、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に位置する部分の絶縁膜ＭＺは、絶縁膜ＭＺ２が絶縁膜ＭＺ１と絶縁膜ＭＺ３とで挟まれた構造を有している。一方、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間に位置する部分の絶縁膜ＭＺは、絶縁膜ＭＺ１を有しておらず、絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
【００３６】
つまり、絶縁膜ＭＺのうちの絶縁膜ＭＺ２と絶縁膜ＭＺ３とは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間の領域の、両領域にわたって延在している。一方、絶縁膜ＭＺのうちの絶縁膜ＭＺ１は、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間には形成されているが、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間には形成されていない。
【００３７】
このため、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間には、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜が介在し、一方、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間には、絶縁膜ＳＰと絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜が介在した状態になっている。メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とがこの順で、半導体基板ＳＢ側からメモリゲート電極ＭＧ側に積層されており、一方、選択ゲートＳＬＧとメモリゲート電極ＭＧとの間では、絶縁膜ＳＰと絶縁膜ＭＺ２と絶縁膜ＭＺ３とがこの順で、選択ゲートＳＬＧ側からメモリゲート電極ＭＧ側に積層されている。
【００３８】
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能することができる。つまり、絶縁膜ＭＺ２は、トラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このように、トラップ準位を有する絶縁膜として、絶縁膜ＭＺ２が用いられている。このため、絶縁膜ＭＺは、電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
【００３９】
絶縁膜ＭＺのうち、絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層または電荷閉じ込め層として機能することができる。トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層として機能する絶縁膜ＭＺ１，ＭＺ３で挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
【００４０】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有している。従って、メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（絶縁膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（絶縁膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、絶縁膜ＭＺ１を酸化シリコン膜により形成し、絶縁膜ＭＺ２を窒化シリコン膜により形成し、絶縁膜ＭＺ３を酸化シリコン膜により形成することで、達成できる。
【００４１】
絶縁膜ＭＺ３と絶縁膜ＭＺ１のそれぞれのバンドギャップは、絶縁膜ＭＺ３と絶縁膜ＭＺ１との間の電荷蓄積層（ここでは絶縁膜ＭＺ２）のバンドギャップよりも大きい必要がある。すなわち、絶縁膜ＭＺ１と絶縁膜ＭＺ３のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。そうすることで、電荷蓄積層としての絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とが、それぞれ電荷ブロック層として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜ＭＺ２として窒化シリコン膜を採用し、絶縁膜ＭＺ１および絶縁膜ＭＺ３としてそれぞれ酸化シリコン膜を採用することができる。
【００４２】
また、絶縁膜ＳＰのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きいことが好ましい。なぜなら、絶縁膜ＭＺ２に注入または蓄積された電荷が、絶縁膜ＳＰを通り抜けて選択ゲート電極ＳＧ側に抜けてしまうのを抑制または防止するためには、絶縁膜ＳＰも電荷ブロック層としての機能を有していることが望ましいからである。このため、絶縁膜ＳＰは、電荷ブロック層として機能する絶縁膜ＭＺ１と同じ材料で形成されていれば、より好ましい。従って、絶縁膜ＳＰとして酸化シリコン膜を好適に用いることができる。
【００４３】
また、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚み（厚さ）Ｔ２は、半導体基板ＳＢ（ｐ型ウエルＰＷ）とメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚み（厚さ）Ｔ１よりも大きくなっている（Ｔ１＜Ｔ２）。これは、絶縁膜ＳＰの厚みを絶縁膜ＭＺ１の厚みよりも大きくすることで、実現できる。これにより、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間の耐圧を向上させることができる。なお、厚みＴ１，Ｔ２は、図３に示されている。厚みＴ２は、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間における、絶縁膜ＳＰの厚みと絶縁膜ＭＺの厚みとの和に対応している。
【００４４】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１とを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２とを有している。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも接合深さが深くかつ不純物濃度が高い。
【００４５】
図４からも分かるように、不揮発性メモリのメモリセルＭＣは半導体基板ＳＢの主面に（より特定的にはメモリセル領域１Ａに）複数アレイ状に配置されている。Ｘ方向およびＹ方向にアレイ状（行列状）に配置された複数のメモリセルＭＣのうち、Ｘ方向に並ぶメモリセルＭＣの選択ゲート電極ＳＧ（選択ゲートＳＬＧ）同士は、Ｘ方向に繋がって一体的に形成されている。すなわち、Ｘ方向に延在する１本の選択ゲート電極ＳＧ（選択ゲートＳＬＧ）が、Ｘ方向に並ぶ複数のメモリセルＭＣの選択ゲート電極を形成しており、このＸ方向に延在する選択ゲート電極ＳＧ（選択ゲートＳＬＧ）がＹ方向に複数本並んで配置されている。従って、各選択ゲート電極ＳＧ（選択ゲートＳＬＧ）は、Ｘ方向に延在しており、Ｘ方向に並ぶ複数のメモリセルＭＣの選択ゲート電極と、Ｘ方向に並ぶ複数のメモリセルＭＣの選択ゲート電極同士を電気的に接続する選択ゲート線とを兼ねている。
【００４６】
また、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、Ｘ方向に並ぶメモリセルＭＣのメモリゲート電極ＭＧ同士は、Ｘ方向に繋がって一体的に形成されている。すなわち、Ｘ方向に延在する１本のメモリゲート電極ＭＧが、Ｘ方向に並ぶ複数のメモリセルＭＣのメモリゲート電極を形成しており、このＸ方向に延在するメモリゲート電極ＭＧがＹ方向に複数本並んで配置されている。従って、各メモリゲート電極ＭＧは、Ｘ方向に延在しており、Ｘ方向に並ぶ複数のメモリセルＭＣのメモリゲート電極と、Ｘ方向に並ぶ複数のメモリセルＭＣのメモリゲート電極同士を電気的に接続するメモリゲート線とを兼ねている。上述のように、メモリゲート電極ＭＧは、絶縁膜ＳＰおよび絶縁膜ＭＺを介して、選択ゲート電極ＳＧ（選択ゲートＳＬＧ）に隣接している。
【００４７】
なお、図４に示されるＸ方向およびＹ方向は、半導体基板ＳＢの主面に平行な方向であり、Ｙ方向はＸ方向に交差する方向であり、好ましくは、Ｙ方向はＸ方向に直交する方向である。
【００４８】
Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、ドレイン領域である半導体領域ＭＤを介してＹ方向に隣り合うメモリセルＭＣ同士は、図１や図４からも分かるように、ドレイン領域である半導体領域ＭＤを共有している。また、ソース領域である半導体領域ＭＳを介してＹ方向に隣り合うメモリセルＭＣ同士は、ソース領域である半導体領域ＭＳを共有している。
【００４９】
選択ゲートＳＬＧの両側面Ｓ１，Ｓ２上に絶縁膜ＳＰが形成されているが、選択ゲートＳＬＧの側面Ｓ１上に形成された絶縁膜ＳＰと、選択ゲートＳＬＧの側面Ｓ２上に形成された絶縁膜ＳＰとは、一体的に形成されており、つながっている。すなわち、絶縁膜ＳＰは、選択ゲートＳＬＧの側面上に、平面視において選択ゲートＳＬＧの周囲を囲むように、連続的かつ一体的に形成されている。つまり、絶縁膜ＳＰは、選択ゲートＳＬＧの側面Ｓ１上と、選択ゲートＳＬＧの側面Ｓ２上と、選択ゲートＳＬＧのＸ方向の両端部を構成する両側面上とに、連続的かつ一体的に形成されている。このため、選択ゲートＳＬＧの側面Ｓ１上に形成された絶縁膜ＳＰと、選択ゲートＳＬＧの側面Ｓ２上に形成された絶縁膜ＳＰとは、分離されておらず、一体的につながっている。
【００５０】
ここで、選択ゲートＳＬＧの側面（側壁）のうち、絶縁膜ＭＺおよび絶縁膜ＳＰを介してメモリゲート電極ＭＧに隣接する側の側面（側壁）を、符号Ｓ１を付して側面（側壁）Ｓ１と称し、側面（側壁）Ｓ１とは反対側の側面（側壁）を、符号Ｓ２を付して側面（側壁）Ｓ２と称することとする。また、メモリゲート電極ＭＧの側面（側壁）のうち、絶縁膜ＭＺおよび絶縁膜ＳＰを介して選択ゲートＳＬＧに隣接する側の側面（側壁）を、符号Ｓ３を付して側面（側壁）Ｓ３と称し、側面（側壁）Ｓ３とは反対側の側面（側壁）を、符号Ｓ４を付して側面（側壁）Ｓ４と称することとする。選択ゲートＳＬＧの側面Ｓ１，Ｓ２およびメモリゲート電極ＭＧの側面Ｓ３，Ｓ４は、図３および図４に示されている。選択ゲートＳＬＧの側面Ｓ１とメモリゲート電極ＭＧの側面Ｓ３とが、絶縁膜ＳＰおよび絶縁膜ＭＺを介して対向しており、選択ゲートＳＬＧの側面Ｓ１とメモリゲート電極ＭＧの側面Ｓ３との間に、絶縁膜ＳＰと絶縁膜ＭＺとの積層膜が介在し、絶縁膜ＳＰが選択ゲートＳＬＧの側面Ｓ１に隣接し、絶縁膜ＭＺがメモリゲート電極ＭＧの側面Ｓ３に隣接している。
【００５１】
メモリゲート電極ＭＧおよび選択ゲートＳＬＧの、互いに隣接していない側の側面上には、絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。すなわち、絶縁膜ＭＺおよび絶縁膜ＳＰを介して選択ゲートＳＬＧに隣接する側とは逆側のメモリゲート電極ＭＧの側面Ｓ４上と、絶縁膜ＭＺおよび絶縁膜ＳＰを介してメモリゲート電極ＭＧに隣接する側とは逆側の選択ゲートＳＬＧの側面Ｓ２上とに、サイドウォールスペーサＳＷが形成されている。つまり、選択ゲートＳＬＧの側面Ｓ２上とメモリゲート電極ＭＧの側面Ｓ４上とに、サイドウォールスペーサＳＷが形成されている。
【００５２】
但し、選択ゲートＳＬＧの側面Ｓ１上と側面Ｓ２上とに絶縁膜ＳＰが形成されているため、選択ゲートＳＬＧの側面Ｓ２とサイドウォールスペーサＳＷとの間には、絶縁膜ＳＰ（選択ゲートＳＬＧの側面Ｓ２上に形成された絶縁膜ＳＰ）が介在している。すなわち、選択ゲートＳＬＧの側面Ｓ２上に、絶縁膜ＳＰを介してサイドウォールスペーサＳＷが形成されているのである。
【００５３】
また、後述の製造工程を採用し、後述のステップ１５で絶縁膜ＭＺ１を除去せずに残存させた場合には、図１および図３に示されるように、半導体基板ＳＢとサイドウォールスペーサＳＷとの間に絶縁膜ＭＺ１が延在した状態になる。
【００５４】
ソース側のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面Ｓ４に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧの側面Ｓ４上のサイドウォールスペーサＳＷの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。これは、サイドウォールスペーサＳＷを形成する前にｎ−型半導体領域ＥＸ１をイオン注入で形成し、サイドウォールスペーサＳＷを形成した後にｎ＋型半導体領域ＳＤ１をイオン注入で形成したためである。このため、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面Ｓ４上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
【００５５】
ドレイン側のｎ−型半導体領域ＥＸ２は、選択ゲートＳＬＧの側面Ｓ２上の絶縁膜ＳＰの側面（選択ゲートＳＬＧに接する側とは逆側の側面）に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は、選択ゲートＳＬＧの側面Ｓ２上のサイドウォールスペーサＳＷの側面（選択ゲートＳＬＧに絶縁膜ＳＰを介して隣接する側とは逆側の側面）に対して自己整合的に形成されている。これは、サイドウォールスペーサＳＷを形成する前に、選択ゲートＳＬＧの側面Ｓ２上に絶縁膜ＳＰが形成された状態でｎ−型半導体領域ＥＸ２をイオン注入で形成し、サイドウォールスペーサＳＷを形成した後にｎ＋型半導体領域ＳＤ２をイオン注入で形成したためである。このため、低濃度のｎ−型半導体領域ＥＸ２は、選択ゲートＳＬＧの側面Ｓ２上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、選択トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、選択トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
【００５６】
ｐ型ウエルＰＷにおいて、メモリゲート電極ＭＧの下の絶縁膜ＭＺの下に、メモリトランジスタのチャネル領域が形成され、選択ゲートＳＬＧ（選択ゲート電極ＳＧ）の下の絶縁膜ＧＦの下に、選択トランジスタのチャネル領域が形成される。選択トランジスタのチャネル形成領域には、選択トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。また、メモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００５７】
本実施の形態では、選択ゲートＳＬＧは、導電体（導電膜）からなる選択ゲート電極ＳＧと、選択ゲート電極ＳＧ上に形成されたキャップ絶縁膜ＣＰとの積層構造を有している。キャップ絶縁膜ＣＰは、例えば窒化シリコン膜からなる。キャップ絶縁膜ＣＰとして、酸化シリコン膜と、該酸化シリコン膜上に形成されかつ該酸化シリコン膜よりも厚い窒化シリコン膜との積層膜を用いることもできる。
【００５８】
選択ゲート電極ＳＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜）のようなシリコン膜からなる。具体的には、選択ゲート電極ＳＧは、パターニングされたシリコン膜からなる。選択ゲートＳＬＧのうち、選択ゲート電極ＳＧがゲート電極として機能し、キャップ絶縁膜ＣＰは、絶縁体（絶縁膜）からなるため、ゲート電極としては機能しない。後述のように、選択ゲート電極ＳＧ用の導電膜（シリコン膜）とキャップ絶縁膜ＣＰ用の絶縁膜とからなる積層膜をパターニングすることにより、選択ゲート電極ＳＧとキャップ絶縁膜ＣＰとの積層体（積層膜）からなる選択ゲートＳＬＧを形成することができる。選択ゲート電極ＳＧのゲート長は、例えば８０〜１２０ｎｍ程度とすることができる。
【００５９】
なお、本実施の形態では、選択ゲートＳＬＧは、選択ゲート電極ＳＧと選択ゲート電極ＳＧ上のキャップ絶縁膜ＣＰとの積層構造を有しているが、他の形態として、キャップ絶縁膜ＣＰを形成しない場合もあり得、その場合は、選択ゲートＳＬＧは、選択ゲート電極ＳＧからなり、キャップ絶縁膜ＣＰは有さないものになる。
【００６０】
メモリゲート電極ＭＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜のようなシリコン膜からなる。具体的には、半導体基板ＳＢ上に選択ゲートＳＬＧを覆うように形成したシリコン膜を異方性エッチング（エッチバック）し、選択ゲートＳＬＧの側面Ｓ１上に絶縁膜ＳＰおよび絶縁膜ＭＺを介してそのシリコン膜を選択的に残存させることにより形成されている。このため、メモリゲート電極ＭＧは、選択ゲートＳＬＧの一方の側面（ここでは側面Ｓ１）上に絶縁膜ＳＰおよび絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。メモリゲート電極ＭＧのゲート長は、例えば５０〜１００ｎｍ程度とすることができる。選択ゲート電極ＳＧ上にキャップ絶縁膜ＣＰを形成し、その積層体である選択ゲートＳＬＧの側面にメモリゲート電極ＭＧを形成しているため、メモリゲート電極ＭＧの最上部の高さ位置は、選択ゲート電極ＳＧの上面よりも高くすることができる。
【００６１】
絶縁膜ＳＰおよび絶縁膜ＭＺを介して隣接する選択ゲートＳＬＧおよびメモリゲート電極ＭＧは、メモリセル領域１Ａに延在するだけでなく、更にシャント領域（給電領域）１Ｂにまで延在している。
【００６２】
シャント領域１Ｂは、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧを配線Ｍ１に引き上げるために用いる領域であり、図２および図４からも分かるように、シャント領域１Ｂ全体に素子分離領域ＳＴが形成されている。従って、シャント領域１Ｂにおいては、絶縁膜ＳＰおよび絶縁膜ＭＺを介して隣接する選択ゲートＳＬＧおよびメモリゲート電極ＭＧが、素子分離領域ＳＴ上に延在した状態となっている。
【００６３】
メモリセル領域１Ａの各メモリセルＭＣにおいて、選択ゲートＳＬＧ（選択ゲート電極ＳＧ）と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間には、ゲート絶縁膜として機能する絶縁膜ＧＦが形成されており、これは、絶縁膜ＧＦの成膜法によらない。
【００６４】
しかしながら、絶縁膜ＧＦを一般的な熱酸化法で形成した場合には、絶縁膜ＧＦの成膜時に素子分離領域ＳＴ上には絶縁膜ＧＦは形成されない。この場合、選択ゲート電極ＳＧのうち、素子分離領域ＳＴ上に延在している部分（例えばシャント領域１Ｂにおける選択ゲート電極ＳＧ）の下には、絶縁膜ＧＦは形成されておらず、素子分離領域ＳＴ上に直接的に選択ゲート電極ＳＧが配置された状態となっている。すなわち、選択ゲート電極ＳＧと素子分離領域ＳＴとの間に絶縁膜ＧＦが形成されていない状態となっている。
【００６５】
一方、ＣＶＤ法またはスパッタリング法などで絶縁膜ＧＦを堆積して形成した場合には、絶縁膜ＧＦの成膜時に素子分離領域ＳＴ上にも絶縁膜ＧＦが形成されるため、選択ゲート電極ＳＧと素子分離領域ＳＴとの間にも絶縁膜ＧＦが形成された状態となる。
【００６６】
また、メモリセル領域１Ａの各メモリセルＭＣにおいて、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧおよび選択ゲートＳＬＧ間とには、絶縁膜ＭＺが形成されている。この絶縁膜ＭＺは、成膜時に素子分離領域ＳＴ上にも形成され得るため、メモリゲート電極ＭＧのうち、素子分離領域ＳＴ上に延在している部分（例えばシャント領域１Ｂにおけるメモリゲート電極ＭＧ）の下にも絶縁膜ＭＺが形成されている。このため、メモリゲート電極ＭＧが素子分離領域ＳＴ上に延在している領域（例えばシャント領域１Ｂ）においては、メモリゲート電極ＭＧおよび素子分離領域ＳＴ間とメモリゲート電極ＭＧおよび選択ゲートＳＬＧ間とに絶縁膜ＭＺが形成された状態となっている。
【００６７】
なお、上述のように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に位置する部分の絶縁膜ＭＺ（すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺ）は、絶縁膜ＭＺ１と絶縁膜ＭＺ１上の絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜からなる。一方、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間に位置する部分の絶縁膜ＭＺは、絶縁膜ＭＺ１を有しておらず、絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。また、メモリゲート電極ＭＧと素子分離領域ＳＴとの間に位置する部分の絶縁膜ＭＺも、絶縁膜ＭＺ１を有しておらず、絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
【００６８】
つまり、絶縁膜ＭＺのうちの絶縁膜ＭＺ２と絶縁膜ＭＺ３とは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間の領域と、メモリゲート電極ＭＧと素子分離領域ＳＴとの間の領域とに、形成されている。一方、絶縁膜ＭＺのうちの絶縁膜ＭＺ１は、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間には形成されているが、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間には形成されておらず、また、メモリゲート電極ＭＧと素子分離領域ＳＴとの間にも形成されていない。これは、絶縁膜ＭＺ１を酸化（好ましくは熱酸化法）により形成した場合は、絶縁膜ＳＰ上や素子分離領域ＳＴ上には絶縁膜ＭＺ１が形成されないためである。
【００６９】
但し、メモリゲート電極ＭＧと素子分離領域ＳＴとの間に絶縁膜ＭＺが形成されていなくとも、不揮発性メモリの動作には悪影響がないため、メモリゲート電極ＭＧと素子分離領域ＳＴとの間に絶縁膜ＭＺが形成されていない場合も、許容され得る。また、メモリゲート電極ＭＧと素子分離領域ＳＴとの間に絶縁膜ＭＺ２，ＭＺ３だけでなく絶縁膜ＭＺ１が形成されている場合も、許容され得る。
【００７０】
メモリゲート電極ＭＧ（を構成するシリコン膜ＰＳ２）の上部（上面）とｎ＋型半導体領域ＳＤ１，ＳＤ２の上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層ＳＬにより、拡散抵抗やコンタクト抵抗を低減することができる。
【００７１】
メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬを形成した場合は、メモリゲート電極ＭＧを構成するシリコン膜と、その上の金属シリサイド層ＳＬとを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。
【００７２】
また、本実施の形態のように選択ゲートＳＬＧが選択ゲート電極ＳＧとキャップ絶縁膜ＣＰとの積層体（積層膜）からなる場合は、後述のコンタクト部ＳＧａを除き、選択ゲート電極ＳＧの上面はキャップ絶縁膜ＣＰで覆われているため、選択ゲート電極ＳＧ上に金属シリサイド層ＳＬに相当するものは形成されていない。他の形態として、キャップ絶縁膜ＣＰを形成しない場合は、選択ゲート電極ＳＧ上にキャップ絶縁膜ＣＰは形成されていないため、選択ゲート電極ＳＧの上部に金属シリサイド層ＳＬが形成されていてもよい。
【００７３】
半導体基板ＳＢ上には、選択ゲートＳＬＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
【００７４】
層間絶縁膜ＩＬ１には複数のコンタクトホール（開口部、貫通孔）が形成されており、コンタクトホール内に、接続用の導電体部として導電性のプラグ（コンタクトプラグ）Ｐ１，Ｐ２，Ｐ３，Ｐ４が形成されている。
【００７５】
プラグＰ１，Ｐ２，Ｐ３，Ｐ４のうち、プラグＰ１は、ｎ＋型半導体領域ＳＤ１に電気的に接続されたプラグであり、プラグＰ２は、ｎ＋型半導体領域ＳＤ２に電気的に接続されたプラグであり、プラグＰ３は、メモリゲート電極ＭＧに電気的に接続されたプラグであり、プラグＰ４は、選択ゲート電極ＳＧに電気的に接続されたプラグである。プラグＰ１は、プラグＰ１用のコンタクトホール内に埋め込まれており、プラグＰ２は、プラグＰ２用のコンタクトホール内に埋め込まれており、プラグＰ３は、プラグＰ３用のコンタクトホール内に埋め込まれており、プラグＰ４は、プラグＰ４用のコンタクトホール内に埋め込まれている。
【００７６】
プラグＰ１はｎ＋型半導体領域ＳＤ１上に配置されており、プラグＰ１の底面がｎ＋型半導体領域ＳＤ１の表面上の金属シリサイド層ＳＬに接することで、プラグＰ１はｎ＋型半導体領域ＳＤ１と電気的に接続されている。プラグＰ２はｎ＋型半導体領域ＳＤ２上に配置されており、プラグＰ２の底面がｎ＋型半導体領域ＳＤ２の表面上の金属シリサイド層ＳＬに接することで、プラグＰ２はｎ＋型半導体領域ＳＤ２と電気的に接続されている。プラグＰ３，Ｐ４については、後でより詳細に説明する。
【００７７】
プラグＰ１，Ｐ２，Ｐ３，Ｐ４のそれぞれは、コンタクトホールの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１および図２では、各プラグＰ１，Ｐ２，Ｐ３，Ｐ４を構成するバリア導体膜および主導体膜を一体化して示してある。
【００７８】
プラグＰ１，Ｐ２，Ｐ３，Ｐ４が埋め込まれた層間絶縁膜ＩＬ１上には配線Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、層間絶縁膜ＩＬ１上に形成された絶縁膜（層間絶縁膜）ＩＬ２に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）を介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、選択トランジスタのドレイン領域（半導体領域ＭＤ）、選択ゲート電極ＳＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。
【００７９】
配線Ｍ１よりも更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などを採用することもできる。
【００８０】
また、本実施の形態では、シャント領域１Ｂにおいて、選択ゲートＳＬＧと離間し、かつメモリゲート電極ＭＧと隣接するように、選択ゲートＦＬＣが形成されている。すなわち、シャント領域１Ｂにおいて、絶縁膜ＳＰ，ＭＺおよびメモリゲート電極ＭＧを介して選択ゲートＳＬＧの側面Ｓ１と対向する位置に、選択ゲートＦＬＣが形成されている。選択ゲートＦＬＣは、メモリセル領域１Ａには形成されておらず、シャント領域１Ｂに島状に形成されており、絶縁膜ＳＰ，ＭＺおよびメモリゲート電極ＭＧを介して、選択ゲートＳＬＧとＹ方向に隣り合っている。つまり、シャント領域１Ｂにおいて、平面視で、メモリゲート電極ＭＧが選択ゲートＳＬＧと選択ゲートＦＬＣとでＹ方向に挟まれた状態になっている。シャント領域１Ｂ全体に素子分離領域ＳＴが形成されているため、選択ゲートＦＬＣは、素子分離領域ＳＴ上に形成されている。平面視においては、選択ゲートＦＬＣは、例えば、シャント領域１ＢにおいてＸ方向に延在するパターンとすることができる。
【００８１】
選択ゲートＦＬＣと選択ゲートＳＬＧとは、同層の膜（共通の膜）により同工程で形成されている。このため、選択ゲートＦＬＣの層構造は、選択ゲートＳＬＧの層構造と同じであり、選択ゲートＳＬＧが選択ゲート電極ＳＧと選択ゲート電極ＳＧ上のキャップ絶縁膜ＣＰとの積層構造を有している場合には、選択ゲートＦＬＣは、選択ゲート電極ＦＣと選択ゲート電極ＦＣ上のキャップ絶縁膜ＣＰ１との積層構造を有している。
【００８２】
選択ゲート電極（ダミーゲート電極）ＦＣと選択ゲート電極ＳＧとは、同層の膜（共通の膜）により同工程で形成されており、また、キャップ絶縁膜ＣＰ１とキャップ絶縁膜ＣＰとは、同層の膜（共通の膜）により同工程で形成されている。すなわち、選択ゲート電極ＦＣと選択ゲート電極ＳＧとは、選択ゲート電極ＦＣ用と選択ゲート電極ＳＧ用とを兼ねた導電膜（後述のシリコン膜ＰＳ１に対応）がパターニングされることにより形成されている。また、キャップ絶縁膜ＣＰ１とキャップ絶縁膜ＣＰとは、キャップ絶縁膜ＣＰ１用とキャップ絶縁膜ＣＰ用とを兼ねた絶縁膜（後述の絶縁膜ＣＰＺに対応）がパターニングされることにより形成されている。このため、選択ゲート電極ＦＣと選択ゲート電極ＳＧとは、互いに同じ材料からなり、また、キャップ絶縁膜ＣＰ１とキャップ絶縁膜ＣＰとは、互いに同じ材料からなる。但し、選択ゲート電極ＦＣと選択ゲート電極ＳＧとは、繋がっておらず、互いに離間しており、また、キャップ絶縁膜ＣＰ１とキャップ絶縁膜ＣＰとは、繋がっておらず、互いに離間している。
【００８３】
選択ゲート電極ＳＧ上にキャップ絶縁膜ＣＰが形成されていない場合、すなわち、選択ゲートＳＬＧがキャップ絶縁膜ＣＰを有さずに選択ゲート電極ＳＧによって構成されている場合は、選択ゲート電極ＦＣ上にキャップ絶縁膜ＣＰ１は形成されておらず、従って、選択ゲートＦＬＣは、キャップ絶縁膜ＣＰ１を有さずに選択ゲート電極ＦＣによって構成される。
【００８４】
選択ゲート電極ＦＣと選択ゲート電極ＳＧとは、共通の導電膜により同工程で形成されているが、互いに分離されており、繋がっていない。また、選択ゲート電極ＦＣと選択ゲート電極ＳＧとは、配線などを介して電気的に接続されてはいない。このため、選択ゲート電極ＦＣは、選択ゲート電極ＳＧと電気的に接続されていない。選択ゲート電極ＦＣは、電気的に浮遊状態にある。すなわち、選択ゲート電極ＦＣは、浮遊電位（フローティング電位）とされている。
【００８５】
選択ゲート電極ＳＧは、選択トランジスタのゲート電極として機能するものであるが、選択ゲート電極ＦＣは、トランジスタのゲート電極として機能するものではない。選択ゲート電極ＦＣは、メモリゲート電極ＭＧにプラグＰ３を的確に接続できるようにするために設けられたものである。このため、選択ゲート電極ＦＣは、ダミーのゲート電極（擬似的なゲート電極）とみなすことができる。
【００８６】
メモリゲート電極ＭＧは、選択ゲートＳＬＧの側面Ｓ１上に絶縁膜ＳＰ，ＭＺを介してサイドウォールスペーサ状に形成され、選択ゲートＳＬＧとともに図４のＸ方向に延在している。そして、シャント領域１Ｂにおいては、メモリゲート電極ＭＧは、選択ゲートＳＬＧと選択ゲートＦＬＣとの間を埋めるように形成されるとともに、選択ゲートＦＬＣの周囲に選択ゲートＦＬＣを平面視で囲むように形成されている。選択ゲートＳＬＧの側面Ｓ１上に絶縁膜ＳＰ，ＭＺを介してサイドウォールスペーサ状に形成されて選択ゲートＳＬＧとともにＸ方向に延在する部分のメモリゲート電極ＭＧと、選択ゲートＳＬＧと選択ゲートＦＬＣとの間を埋める部分のメモリゲート電極ＭＧと、選択ゲートＦＬＣの周囲に選択ゲートＦＬＣを囲むように形成されている部分のメモリゲート電極ＭＧとは、一体的に形成されている。メモリゲート電極ＭＧのうち、選択ゲートＳＬＧと選択ゲートＦＬＣとの間に位置する部分は、選択ゲートＳＬＧと選択ゲートＦＬＣとの間を埋めるように形成されており、それ以外の部分は、サイドウォールスペーサ状に形成されている。
【００８７】
また、選択ゲートＦＬＣと、選択ゲートＦＬＣに隣接するメモリゲート電極ＭＧとの間にも、絶縁膜ＳＰおよび絶縁膜ＭＺが介在している。すなわち、選択ゲートＦＬＣとメモリゲート電極ＭＧとの間には、絶縁膜ＳＰと絶縁膜ＭＺとの積層構造が介在しており、絶縁膜ＳＰが選択ゲートＦＬＣに隣接し、絶縁膜ＭＺがメモリゲート電極ＭＧに隣接している。
【００８８】
選択ゲートＦＬＣの側面上に絶縁膜ＳＰが形成されているが、この絶縁膜ＳＰは、選択ゲートＦＬＣの側面上に、平面視において選択ゲートＦＬＣの周囲を囲むように形成されている。但し、選択ゲートＦＬＣの側面上の絶縁膜ＳＰと、選択ゲートＳＬＧの側面（Ｓ１，Ｓ２）上の絶縁膜ＳＰとは、同層の膜（共通の膜）により同工程で形成されているが、互いに分離されている。すなわち、選択ゲートＦＬＣの側面上の絶縁膜ＳＰと、選択ゲートＳＬＧの側面（Ｓ１，Ｓ２）上の絶縁膜ＳＰとは、繋がっておらず、互いに分離されている。選択ゲートＦＬＣの側面上の絶縁膜ＳＰと、選択ゲートＳＬＧの側面（Ｓ１，Ｓ２）上の絶縁膜ＳＰとは、互いに同じ材料からなる。
【００８９】
選択ゲートＳＬＧの側面上に形成された絶縁膜ＳＰは、メモリゲート電極ＭＧの下には形成されておらず、同様に、選択ゲートＦＬＣの側面上に形成された絶縁膜ＳＰも、メモリゲート電極ＭＧの下には形成されていない。すなわち、選択ゲートＳＬＧの側面上に形成された絶縁膜ＳＰは、メモリゲート電極ＭＧの下には延在しておらず、同様に、選択ゲートＦＬＣの側面上に形成された絶縁膜ＳＰも、メモリゲート電極ＭＧの下には延在していない。つまり、メモリゲート電極ＭＧの下には、絶縁膜ＳＰは形成されていない。
【００９０】
一方、選択ゲートＦＬＣとメモリゲート電極ＭＧとの間に形成された絶縁膜ＭＺは、メモリゲート電極ＭＧの下に形成された絶縁膜ＭＺ、および選択ゲートＳＬＧとメモリゲート電極ＭＧとの間に形成された絶縁膜ＭＺと、一体的に形成されている。すなわち、絶縁膜ＭＺは、選択ゲートＳＬＧとメモリゲート電極ＭＧとの間と、メモリゲート電極ＭＧの下と、選択ゲートＦＬＣとメモリゲート電極ＭＧとの間とにわたって、連続的に形成されている。なお、選択ゲートＦＬＣとメモリゲート電極ＭＧとの間に形成された絶縁膜ＭＺは、選択ゲートＳＬＧとメモリゲート電極ＭＧとの間に形成された絶縁膜ＭＺと同様に、絶縁膜ＭＺ１を有しておらず、絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
【００９１】
選択ゲートＳＬＧを設けた理由は、次のようなものである。
【００９２】
メモリゲート電極ＭＧは、選択ゲートＳＬＧの側面（側壁）に自己整合的に形成されたサイドウォールスペーサ状の電極であるため、平面視において広い面積を有する給電用のパターンをメモリゲート電極ＭＧに対して設けることは難しい。また、メモリゲート電極ＭＧは自己整合的に形成されるパターンであることから、メモリゲート電極ＭＧの延在方向であるＸ方向に直交する方向、つまりＹ方向におけるメモリゲート電極ＭＧの幅は小さい。
【００９３】
このため、本実施の形態とは異なり、選択ゲートＦＬＣを設けることなく、単に選択ゲートＳＬＧの側面Ｓ１に沿って延在しているメモリゲート電極ＭＧの上面にプラグＰ３を接続しようとすると、フォトマスクの合わせずれなどによりプラグＰ３の形成位置が設計位置からずれた場合に、メモリゲート電極ＭＧとプラグＰ３との間で接続不良が起きる虞がある。また、メモリゲート電極ＭＧに接続すべきプラグＰ３が、メモリゲート電極ＭＧだけでなく選択ゲート電極ＳＧにも接続されてしまい、メモリゲート電極ＭＧと選択ゲート電極ＳＧとが短絡してしまう虞もある。
【００９４】
それに対して、本実施の形態では、上述のように、シャント領域１Ｂにおいて、選択ゲートＳＬＧの側面Ｓ１側には、絶縁膜ＳＰ，ＭＺおよびメモリゲート電極ＭＧを介して選択ゲートＦＬＣが形成されており、メモリゲート電極ＭＧは選択ゲートＦＬＣの周囲にも形成されている。そして、メモリゲート電極ＭＧに接続するためのプラグＰ３は、選択ゲートＦＬＣの周囲に形成されている部分のメモリゲート電極ＭＧ上に配置されて、選択ゲートＦＬＣの周囲に形成されている部分のメモリゲート電極ＭＧに接続されている。すなわち、メモリゲート電極ＭＧに接続するためのプラグＰ３は、平面視において、選択ゲートＦＬＣの周囲に形成されている部分のメモリゲート電極ＭＧに重なっている。
【００９５】
平面視において、メモリゲート電極ＭＧに接続するためのプラグＰ３は、選択ゲートＦＬＣに重なっていても、問題はない。これは、選択ゲート電極ＦＣは電気的に浮遊状態であるため、メモリゲート電極ＭＧに接続するためのプラグＰ３が、たとえ選択ゲート電極ＦＣに電気的に接続されたとしても、選択ゲート電極ＳＧとメモリゲート電極ＭＧとが短絡するわけではないので、問題はないからである。本実施の形態では、浮遊状態の選択ゲート電極ＦＣに隣接するメモリゲート電極ＭＧを、プラグＰ３との接続部（接続領域）とすることで、メモリゲート電極ＭＧに接続するためのプラグＰ３を形成する位置が設計位置からずれた場合であっても、メモリゲート電極ＭＧと選択ゲート電極ＳＧとが短絡することを防ぐことができる。これにより、メモリゲート電極ＭＧに接続するためのプラグＰ３の形成位置の設計位置からのずれに対するマージンを拡げることができる。
【００９６】
すなわち、本実施の形態とは異なり、選択ゲート電極ＦＣが選択ゲート電極ＳＧと一体的に繋がっていた場合には、メモリゲート電極ＭＧに接続するためのプラグＰ３がメモリゲート電極ＭＧだけでなく選択ゲート電極ＦＣにも接続されてしまうと、メモリゲート電極ＭＧと選択ゲート電極ＳＧとが電気的に短絡されてしまうことになる。
【００９７】
それに対して、本実施の形態では、選択ゲート電極ＦＣは選択ゲート電極ＳＧと一体的に繋がってはおらず、分離されているため、たとえメモリゲート電極ＭＧに接続するためのプラグＰ３がメモリゲート電極ＭＧだけでなく選択ゲート電極ＦＣにも接続されたとしても、メモリゲート電極ＭＧと選択ゲート電極ＳＧとは電気的に短絡されずに済む。このため、本実施の形態では、メモリゲート電極ＭＧに接続するためのプラグＰ３をメモリゲート電極ＭＧに接続する際に、そのプラグＰ３が選択ゲート電極ＦＣに接続されてしまうのを防ぐ必要は無い。従って、メモリゲート電極ＭＧに接続するためのプラグＰ３の形成位置が、設計位置からある程度ずれることを許容できるため、半導体装置を製造しやすくなり、製造工程の管理を行いやすくなるのである。
【００９８】
このため、本実施の形態では、メモリゲート電極ＭＧに接続するためのプラグＰ３は、選択ゲートＦＬＣの周囲に形成されている部分のメモリゲート電極ＭＧに接続されているが、選択ゲート電極ＳＧには接続されていても接続されていなくてもよい。すなわち、メモリゲート電極ＭＧに接続するためのプラグＰ３は、メモリゲート電極ＭＧに電気的に接続され、かつ、選択ゲート電極ＳＧには電気的に接続されていないことが必要であるが、選択ゲート電極ＦＣには電気的に接続されていても電気的に接続されていなくてもよい。このため、メモリゲート電極ＭＧに接続するためのプラグＰ３は、選択ゲートＦＬＣの側面（側壁）に沿うメモリゲート電極ＭＧ上と選択ゲート電極ＦＣ上とに跨るように形成することもできる。
【００９９】
また、メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬが形成されている場合は、メモリゲート電極ＭＧに接続するためのプラグＰ３は、メモリゲート電極ＭＧの上部の金属シリサイド層ＳＬに接して電気的に接続され、それによってメモリゲート電極ＭＧに電気的に接続されることになる。
【０１００】
また、平面視において、メモリゲート電極ＭＧに接続するためのプラグＰ３は、選択ゲートＳＬＧの側面Ｓ１上にサイドウォールスペーサ状に形成されている部分のメモリゲート電極ＭＧには重なっていないことが好ましく、これにより、メモリゲート電極ＭＧに接続するためのプラグＰ３が選択ゲート電極ＳＧに接続されてしまうのを、より的確に防止することができる。
【０１０１】
なお、シャント領域１Ｂには、素子分離領域ＳＴが形成されているため、メモリゲート電極ＭＧに接続するためのプラグＰ３の一部が、平面視で選択ゲート電極ＦＣおよびメモリゲート電極ＭＧからはみ出したとしても、はみ出した部分のプラグＰ３は素子分離領域の上面に接続されるため、メモリゲート電極ＭＧに接続するためのプラグＰ３が、半導体基板に導通することはない。
【０１０２】
また、シャント領域１Ｂにおいて、選択ゲートＳＬＧは、プラグＰ４（選択ゲート電極ＳＧに電気的に接続すべきプラグＰ４）を接続するためのコンタクト部ＳＧａを有している。平面視において、コンタクト部ＳＧａは、選択ゲートＳＬＧの延在方向（ここでは図４のＸ方向）に対して直交する方向（ここでは図４のＹ方向）に延在している。このため、選択ゲートＳＬＧにおいて、コンタクト部ＳＧａは、コンタクト部ＳＧａ以外の領域に比べて、幅（Ｙ方向の寸法）が大きくなっている。このため、コンタクト部ＳＧａは、選択ゲートＳＬＧにおいて、選択ゲートＳＬＧの幅が広くなった部分（幅広部）とみなすこともできる。ここで、選択ゲートＳＬＧの幅は、選択ゲートＳＬＧの延在方向（ここでは図４のＸ方向）に直交する方向（ここでは図４のＹ方向）の幅に対応する。
【０１０３】
コンタクト部ＳＧａは、選択ゲートＳＬＧ（選択ゲート電極ＳＧ）の一部であり、選択ゲートＳＬＧと一体的に形成されている。但し、コンタクト部ＳＧａ以外では、選択ゲート電極ＳＧ上にキャップ絶縁膜ＣＰが形成されているのに対して、コンタクト部ＳＧａにおいては、選択ゲート電極ＳＧの少なくとも一部上にキャップ絶縁膜ＣＰが形成されておらず、選択ゲート電極ＳＧが露出されている。これは、コンタクト部ＳＧａにおいて、キャップ絶縁膜ＣＰで覆われていない部分の選択ゲート電極ＳＧに、プラグＰ４を接続するためである。コンタクト部ＳＧａにおいて、キャップ絶縁膜ＣＰが形成されずに選択ゲート電極ＳＧが露出された部分では、選択ゲート電極ＳＧの上部に金属シリサイド層ＳＬが形成されていることが好ましい。
【０１０４】
コンタクト部ＳＧａは、選択ゲートＳＬＧ（選択ゲート電極ＳＧ）の一部とみなすことができるが、不揮発性メモリのメモリセルＭＣの選択トランジスタのゲート電極としては機能しない部分である。このため、選択ゲートＳＬＧのコンタクト部ＳＧａは、複数のメモリセルＭＣがアレイ状に配列したメモリセル領域１Ａではなく、シャント領域１Ｂに設けられ、また、素子分離領域ＳＴ上に配置することが好ましい。
【０１０５】
コンタクト部ＳＧａは、選択ゲート電極ＳＧにプラグＰ４を的確に接続できるようにするために設けられたものである。選択ゲート電極ＳＧに接続するためのプラグＰ４は、コンタクト部ＳＧａ上に配置されて、コンタクト部ＳＧａの選択ゲート電極ＳＧに接続されている。すなわち、平面視において、選択ゲート電極ＳＧに接続するためのプラグＰ４は、コンタクト部ＳＧａに重なっており、プラグＰ４の底部がコンタクト部ＳＧａの選択ゲート電極ＳＧに接することで、プラグＰ４と選択ゲート電極ＳＧとが電気的に接続されている。なお、コンタクト部ＳＧａにおいて選択ゲート電極ＳＧの上部に金属シリサイド層ＳＬが形成されている場合は、選択ゲート電極ＳＧに接続するためのプラグＰ４は、選択ゲート電極ＳＧの上部の金属シリサイド層ＳＬに接して電気的に接続され、それによって選択ゲート電極ＳＧに電気的に接続されることになる。
【０１０６】
選択ゲート電極ＳＧに接続するためのプラグＰ４を、選択ゲートＳＬＧのコンタクト部ＳＧａ上に配置したことで、そのプラグＰ４を選択ゲート電極ＳＧに確実に接続することができる。また、選択ゲート電極ＳＧに接続するためのプラグＰ４が、メモリゲート電極ＭＧに接続されてしまうのを的確に防止することができ、選択ゲート電極ＳＧとメモリゲート電極ＭＧとが短絡するのを防止することができる。
【０１０７】
コンタクト部ＳＧａは、Ｘ方向に延在する選択ゲートＳＬＧの途中の位置または端部などに設けることができる。
【０１０８】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図５および図６を参照して説明する。
【０１０９】
図５は、メモリセルＭＣの等価回路図である。図６は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図６の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図３や図５に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷに印加するベース電圧Ｖｂが記載されている。電圧Ｖｓは、上記プラグＰ１に接続された配線Ｍ１から、上記プラグＰ１を介してソース領域（半導体領域ＭＳ）に印加され、電圧Ｖｄは、上記プラグＰ２に接続された配線Ｍ１から、上記プラグＰ２を介してドレイン領域（半導体領域ＭＤ）に印加される。また、電圧Ｖｍｇは、上記プラグＰ３に接続された配線Ｍ１から、上記プラグＰ３を介してメモリゲート電極ＭＧに印加され、電圧Ｖｓｇは、上記プラグＰ４に接続された配線Ｍ１から、上記プラグＰ４を介して選択ゲート電極ＳＧに印加される。
【０１１０】
なお、図６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部である絶縁膜ＭＺ２（窒化シリコン膜）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１１１】
なお、図６の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１１２】
ＳＳＩ方式は、絶縁膜ＭＺ２にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、絶縁膜ＭＺ２にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、絶縁膜ＭＺ２にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、絶縁膜ＭＺ２にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１１３】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式とがある。
【０１１４】
ＳＳＩ方式の書込みでは、例えば図６の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび選択ゲート電極ＳＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部である絶縁膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１１５】
ＦＮ方式の書込みでは、例えば図６の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１１６】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図６の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【０１１７】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式とがある。
【０１１８】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ２）に注入することにより消去を行う。例えば図６の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１１９】
ＦＮ方式の消去では、例えば図６の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１２０】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図６の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【０１２１】
読出し時には、例えば図６の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１２２】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法について説明する。
【０１２３】
図７および図８は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。なお、図７に示されるプロセスフローが行われてから、図８に示されるプロセスフローが行われる。図９〜図３９は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図９〜図３９のうち、図９、図１１、図１３、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３１、図３３、図３５、図３６および図３８には、メモリセル領域１Ａの要部断面図が示されており、具体的には、上記図４のＡ−Ａ線の位置での断面図（すなわち上記図１に相当する断面図）が示されている。また、図９〜図３９のうち、図１０、図１２、図１４、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３２、図３４、図３７および図３９には、シャント領域１Ｂの要部断面図が示されており、具体的には、上記図４のＢ−Ｂ線の位置での断面図（すなわち上記図２に相当する断面図）が示されている。
【０１２４】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。
【０１２５】
図９および図１０に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図７のステップ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図７のステップ２）。
【０１２６】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体（絶縁膜）からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、半導体基板ＳＢ上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成し、その後、素子分離用の溝の外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
【０１２７】
次に、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷを形成する（図７のステップ３）。ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができ、半導体基板ＳＢの主面から所定の深さにわたって形成される。
【０１２８】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷの表層部に対してチャネルドープイオン注入を行う。
【０１２９】
次に、図１１および図１２に示されるように、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷの表面）に、ゲート絶縁膜用の絶縁膜ＧＦを形成する（図７のステップ４）。
【０１３０】
絶縁膜ＧＦは、例えば酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。絶縁膜ＧＦの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。絶縁膜ＧＦを熱酸化法により形成した場合には、素子分離領域ＳＴ上には絶縁膜ＧＦは形成されない。
【０１３１】
次に、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＧＦ上および素子分離領域ＳＴ上に、選択ゲート電極ＳＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図７のステップ５）。
【０１３２】
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の膜厚（堆積膜厚）は、例えば１４０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。
【０１３３】
シリコン膜ＰＳ１は、成膜後のイオン注入でｎ型不純物を導入するか、あるいは、成膜用ガスにより成膜時にｎ型不純物を導入することで、低抵抗率のドープトポリシリコン膜とすることができる。
【０１３４】
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、キャップ絶縁膜ＣＰ形成用の絶縁膜ＣＰＺを形成する（図７のステップ６）。
【０１３５】
絶縁膜ＣＰＺは、例えば窒化シリコン膜からなる。絶縁膜ＣＰＺとして、酸化シリコン膜と、該酸化シリコン膜上に形成されかつ該酸化シリコン膜よりも厚い窒化シリコン膜との積層膜を用いることもできる。絶縁膜ＣＰＺの膜厚（堆積膜厚）は、例えば５０ｎｍ程度とすることができる。
【０１３６】
次に、図１３および図１４に示されるように、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＣＰＺとの積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、選択ゲートＳＬＧおよび選択ゲートＦＬＣを形成する（図７のステップ７）。
【０１３７】
ステップ７のパターニング工程は、具体的には、例えば次のようにして行うことができる。すなわち、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＣＰＺおよびシリコン膜ＰＳ１を順次エッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
【０１３８】
選択ゲートＳＬＧは、選択ゲート電極ＳＧと選択ゲート電極ＳＧ上のキャップ絶縁膜ＣＰとの積層構造を有しており、選択ゲート電極ＳＧは、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰは、パターニングされた絶縁膜ＣＰＺからなる。選択ゲートＦＬＣは、選択ゲート電極ＦＣと選択ゲート電極ＦＣ上のキャップ絶縁膜ＣＰ１との積層構造を有しており、選択ゲート電極ＦＣは、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ１は、パターニングされた絶縁膜ＣＰＺからなる。選択ゲートＳＬＧと選択ゲートＦＬＣとは繋がっておらず、互いに分離されているため、選択ゲート電極ＳＧと選択ゲート電極ＦＣは繋がっておらず、互いに分離されており、また、キャップ絶縁膜ＣＰとキャップ絶縁膜ＣＰ１とは繋がっておらず、互いに分離されている。選択ゲートＦＬＣは、シャント領域１Ｂにおいて、選択ゲートＳＬＧの側面Ｓ１側に形成され、すなわち、選択ゲートＦＬＣは、シャント領域１Ｂにおいて、選択ゲートＳＬＧの側面Ｓ１に対向するように形成される。また、シャント領域１Ｂ全体に素子分離領域ＳＴが形成されているため、選択ゲートＦＬＣは、素子分離領域ＳＴ上に形成される。また、シャント領域１Ｂにおいて、選択ゲートＳＬＧは、コンタクト部ＳＧａを有しており、この段階では、コンタクト部ＳＧａは、選択ゲート電極ＳＧと選択ゲート電極ＳＧ上のキャップ絶縁膜ＣＰとの積層構造を有している。
【０１３９】
また、メモリセル領域１Ａにおいて選択ゲートＳＬＧの下に残存する絶縁膜ＧＦが、選択トランジスタのゲート絶縁膜となる。従って、メモリセル領域１Ａにおいて、シリコン膜ＰＳ１からなる選択ゲート電極ＳＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＦを介して形成された状態となる。
【０１４０】
メモリセル領域１Ａにおいて、選択ゲート電極ＳＧで覆われた部分以外の絶縁膜ＧＦは、ステップ７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【０１４１】
次に、図１５に示されるように、選択ゲートＳＬＧのコンタクト部ＳＧａにおいて、キャップ絶縁膜ＣＰを選択的に除去する（図７のステップ８）。
【０１４２】
ステップ８は、具体的には、例えば次のようにして行うことができる。まず、シャント領域１Ｂにおいて、選択ゲートＳＬＧのコンタクト部ＳＧａを露出し、コンタクト部ＳＧａ以外の選択ゲートＳＬＧと選択ゲートＦＬＣ全体とを覆うようなフォトレジストパターンを、フォトリソグラフィ技術を用いて形成する。このフォトレジストパターンは、メモリセル領域１Ａ全体も覆っている。それから、このフォトレジストパターンをエッチングマスクとして用いて、コンタクト部ＳＧａのキャップ絶縁膜ＣＰをエッチングにより選択的に除去する。これにより、選択ゲートＳＬＧのコンタクト部ＳＧａにおいては、キャップ絶縁膜ＣＰが除去されて選択ゲート電極ＳＧの上面が露出され、コンタクト部ＳＧａ以外の選択ゲートＳＬＧは、選択ゲート電極ＳＧとキャップ絶縁膜ＣＰとの積層構造を維持する。また、選択ゲートＦＬＣは、選択ゲート電極ＦＣとキャップ絶縁膜ＣＰ１との積層構造を維持する。その後、このフォトレジストパターンは除去される。なお、メモリセル領域１Ａでは、ステップ８の前後で、上記図１３の構造が維持されている。
【０１４３】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷの表層部に対してチャネルドープイオン注入を行う。
【０１４４】
次に、図１６および図１７に示されるように、半導体基板ＳＢの主面（主面全面）上に、選択ゲートＳＬＧおよび選択ゲートＦＬＣを覆うように、絶縁膜ＳＰ１を形成（堆積）する（図７のステップ９）。絶縁膜ＳＰ１は、絶縁膜ＳＰ形成用の絶縁膜であり、好ましくは酸化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＳＰ１の膜厚（堆積膜厚）は、例えば１０〜１５ｎｍ程度とすることができる。
【０１４５】
次に、図１８および図１９に示されるように、絶縁膜ＳＰ１を異方性エッチング（エッチバック）することによって、選択ゲートＳＬＧの側面（側壁）上と選択ゲートＦＬＣの側面（側壁）上とに、側壁絶縁膜である絶縁膜（側壁絶縁膜）ＳＰを形成する（図７のステップ１０）。
【０１４６】
具体的には、ステップ１０において、絶縁膜ＳＰ１を異方性エッチング（エッチバック）することによって、選択ゲートＳＬＧの側面上と選択ゲートＦＬＣの側面上とに絶縁膜ＳＰ１を選択的に残し、それ以外の絶縁膜ＳＰ１を除去する。選択ゲートＳＬＧの側面上と選択ゲートＦＬＣの側面上とに残存する絶縁膜ＳＰ１により、側壁絶縁膜としての絶縁膜ＳＰが形成される。
【０１４７】
絶縁膜ＳＰは、選択ゲートＳＬＧの側面全体と選択ゲートＦＬＣの側面全体とに形成されるが、選択ゲートＳＬＧの側面に形成された絶縁膜ＳＰと、選択ゲートＦＬＣの側面に形成された絶縁膜ＳＰとは、繋がっておらず、互いに分離されている。
【０１４８】
選択ゲートＳＬＧに対して形成されている絶縁膜ＳＰは、選択ゲートＳＬＧの側面全体に、平面視において選択ゲートＳＬＧの周囲を囲むように、連続的かつ一体的に形成されている。このため、選択ゲートＳＬＧの各側面上に形成された絶縁膜ＳＰ同士は、一体的に形成されており、つながっている。
【０１４９】
また、選択ゲートＦＬＣに対して形成されている絶縁膜ＳＰは、選択ゲートＦＬＣの側面全体に、平面視において選択ゲートＦＬＣの周囲を囲むように、連続的かつ一体的に形成されている。このため、選択ゲートＦＬＣの各側面上に形成された絶縁膜ＳＰ同士は、一体的に形成されており、つながっている。
【０１５０】
ステップ１０で形成される絶縁膜ＳＰの厚みは、ステップ９における絶縁膜ＳＰ１の堆積膜厚とほぼ一致しており、例えば１０〜１５ｎｍ程度とすることができる。
【０１５１】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図２０および図２１に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と選択ゲートＳＬＧの表面（上面および側面）上と選択ゲートＦＬＣの表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図８のステップ１１）。ステップ１１において、絶縁膜ＭＺは、半導体基板ＳＢ上に、選択ゲートＳＬＧおよび選択ゲートＦＬＣを覆うように形成される。
【０１５２】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積層（電荷蓄積部）を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３とを有する積層膜（積層絶縁膜）からなる。ここで、絶縁膜ＭＺ１と絶縁膜ＭＺ３とは、それぞれ酸化シリコン膜（酸化膜）により形成することができ、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）により形成することができる。
【０１５３】
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜からなる絶縁膜ＭＺ１を熱酸化法により形成してから、絶縁膜ＭＺ１上に窒化シリコン膜からなる絶縁膜ＭＺ２をＣＶＤ法で堆積し、更に絶縁膜ＭＺ２上に酸化シリコン膜からなる絶縁膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。熱酸化法としては、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることもできる。これにより、絶縁膜ＭＺ１（酸化シリコン膜）と絶縁膜ＭＺ２（窒化シリコン膜）と絶縁膜ＭＺ３（酸化シリコン膜）とを有する絶縁膜（積層絶縁膜）ＭＺを形成することができる。
【０１５４】
絶縁膜ＭＺ１の厚みは、例えば４〜６ｎｍ程度とすることができ、絶縁膜ＭＺ２の厚みは、例えば６〜８ｎｍ程度とすることができ、絶縁膜ＭＺ３の厚みは、例えば９〜１１ｎｍ程度とすることができる。
【０１５５】
絶縁膜ＭＺ１は、半導体基板ＳＢの基板領域上（シリコン面上）には形成されるが、素子分離領域ＳＴ上と絶縁膜ＳＰ上とには形成されない。すなわち、絶縁膜ＭＺ１としての酸化シリコン膜は、選択ゲートＳＬＧ，ＦＬＣで覆われていない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面に形成されるが、素子分離領域ＳＴ上と絶縁膜ＳＰ上とには形成されない。これは、絶縁膜ＭＺ１としての酸化シリコン膜を熱酸化法により形成した場合に顕著である。すなわち、酸化シリコンを主体とする素子分離領域ＳＴと、酸化シリコンを主体とする絶縁膜ＳＰとは、絶縁膜ＭＺ１を形成する熱酸化処理を行っても酸化されないため、絶縁膜ＭＺ１としての酸化シリコン膜は、半導体基板ＳＢの基板領域上（シリコン面上）には形成されるが、素子分離領域ＳＴ上と絶縁膜ＳＰ上とには形成されない。キャップ絶縁膜ＣＰは主として窒化シリコン膜からなるため、キャップ絶縁膜ＣＰの上面上にも絶縁膜ＭＺ１は形成され得る。
【０１５６】
このため、ステップ１１で絶縁膜ＭＺを形成すると、形成された絶縁膜ＭＺのうち、半導体基板ＳＢの基板領域上（シリコン面上）に形成された部分は、絶縁膜ＭＺ１と絶縁膜ＭＺ１上の絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３とを有する積層膜（積層絶縁膜）からなる。一方、形成された絶縁膜ＭＺのうち、素子分離領域ＳＴ上に形成された部分と、絶縁膜ＳＰ上に形成された部分とは、絶縁膜ＭＺ１を有さずに、絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜（積層絶縁膜）からなる。
【０１５７】
また、絶縁膜ＭＺ１形成工程（熱酸化工程）で、絶縁膜ＳＰの厚みが増加する場合もあり得る。ステップ１０で形成された段階の絶縁膜ＳＰの厚みは、ステップ９における絶縁膜ＳＰ１の堆積膜厚を調整することにより制御することができる。このため、ステップ１１で絶縁膜ＭＺを形成した段階で絶縁膜ＳＰの厚みが絶縁膜ＭＺ１の厚みよりも大きくなっているように、ステップ９における絶縁膜ＳＰ１の堆積膜厚を予め設定しておけばよい。これにより、絶縁膜ＳＰの厚みが絶縁膜ＭＺ１の厚みよりも大きくなるため、上記図３に示されるように、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚みＴ２を、半導体基板ＳＢ（ｐ型ウエルＰＷ）とメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みＴ１よりも大きく（Ｔ１＜Ｔ２）することができる。
【０１５８】
次に、図２２および図２３に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、選択ゲートＳＬＧおよび選択ゲートＦＬＣを覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図８のステップ１２）。
【０１５９】
シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の膜厚（堆積膜厚）は、例えば５０〜１００ｎｍ程度とすることができる。シリコン膜ＰＳ２の堆積膜厚は、後で形成されるメモリゲート電極ＭＧのゲート長の設計値に応じて設定される。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。
【０１６０】
ステップ１２では、シャント領域１ＢにおいてＹ方向に隣り合う選択ゲートＳＬＧと選択ゲートＦＬＣとの間の領域がシリコン膜ＰＳ２で埋められる（満たされる）ように、シリコン膜ＰＳ２を形成することが好ましい。
【０１６１】
シリコン膜ＰＳ２は、成膜後のイオン注入でｎ型不純物を導入するか、あるいは、成膜用ガスにより成膜時にｎ型不純物を導入することで、低抵抗率のドープトポリシリコン膜とすることができる。
【０１６２】
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図８のステップ１３）。
【０１６３】
このステップ１３では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、選択ゲートＳＬＧおよび選択ゲートＦＬＣの側面上に、絶縁膜ＳＰ，ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、選択ゲートＦＬＣと選択ゲートＳＬＧとの間にシリコン膜ＰＳ２の一部を残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図２４および図２５に示されるように、選択ゲートＳＬＧおよび選択ゲートＦＬＣの側面（側壁）上に、絶縁膜ＳＰおよび絶縁膜ＭＺを介して、メモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧは、選択ゲートＳＬＧおよび選択ゲートＦＬＣの側面上に絶縁膜ＳＰ，ＭＺを介してサイドウォールスペーサ状に残存するシリコン膜ＰＳ２と、選択ゲートＦＬＣと選択ゲートＳＬＧとの間に残存するシリコン膜ＰＳ２とからなる。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、選択ゲートＳＬＧまたは選択ゲートＦＬＣに絶縁膜ＳＰ，ＭＺを介して隣り合うように形成される。
【０１６４】
但し、ステップ１３のエッチバック工程を行った段階では、メモリゲート電極ＭＧは、平面視において、選択ゲートＳＬＧおよび選択ゲートＦＬＣの周囲を囲むように、連続的かつ一体的に形成されている。すなわち、ステップ１３のエッチバック工程を行った段階では、形成されたメモリゲート電極ＭＧは、平面視において、選択ゲートＳＬＧの周囲を囲む部分と、選択ゲートＦＬＣの周囲を囲む部分と、選択ゲートＦＬＣと選択ゲートＳＬＧとの間を埋める部分とを、一体的に有している。このため、ステップ１３のエッチバック工程を行った段階では、メモリゲート電極ＭＧは、選択ゲートＳＬＧの両側面（Ｓ１，Ｓ２）の一方ではなく両方に形成されている。
【０１６５】
ステップ１２では、シャント領域１ＢでＹ方向に隣り合う選択ゲートＦＬＣと選択ゲートＳＬＧとの間の領域がシリコン膜ＰＳ２で埋められる（満たされる）ように、シリコン膜ＰＳ２を形成する。そして、ステップ１３では、シャント領域１ＢでＹ方向に隣り合う選択ゲートＦＬＣと選択ゲートＳＬＧとの間において、シリコン膜ＰＳ２を完全に除去するのではなく、シリコン膜ＰＳ２の一部が残存するように、シリコン膜ＰＳ２をエッチバックする。このため、ステップ１３のエッチバック工程を行うと、シャント領域１ＢでＹ方向に隣り合う選択ゲートＦＬＣと選択ゲートＳＬＧとの間において、シリコン膜ＰＳ２の一部が残存してメモリゲート電極ＭＧの一部となる。ステップ１３のエッチバック工程を行うと、メモリゲート電極ＭＧで覆われていない領域の絶縁膜ＭＺが露出される。
【０１６６】
次に、図２６および図２７に示されるように、選択ゲートＳＬＧの両側に形成されているメモリゲート電極のうちの片側のメモリゲート電極ＭＧ、具体的には、選択ゲートＳＬＧの側面Ｓ２側のメモリゲート電極ＭＧ、を除去する（図８のステップ１４）。すなわち、ステップ１４では、選択ゲートＳＬＧの側面Ｓ２上に絶縁膜ＳＰ，ＭＺを介して形成されている部分のメモリゲート電極ＭＧを選択的に除去する。
【０１６７】
ステップ１４は、具体的には次のようにして行うことができる。すなわち、まず、フォトリソグラフィ技術を用いて、フォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成する。このフォトレジストパターンは、選択ゲートＳＬＧの側面Ｓ１側のメモリゲート電極ＭＧを覆い、かつ、選択ゲートＳＬＧの側面Ｓ２側のメモリゲート電極ＭＧを露出する。それから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、フォトレジストパターンから露出された部分のメモリゲート電極ＭＧを除去する。このエッチングでは、選択ゲートＳＬＧの側面Ｓ２側のメモリゲート電極ＭＧが選択的に除去され、一方、選択ゲートＳＬＧの側面Ｓ１側のメモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。すなわち、選択ゲートＳＬＧの側面Ｓ２上に絶縁膜ＳＰ，ＭＺを介して形成されている部分のメモリゲート電極ＭＧが選択的にエッチングされて除去される。選択ゲートＳＬＧの側面Ｓ１上に絶縁膜ＳＰ，ＭＺを介して形成されている部分のメモリゲート電極ＭＧと、選択ゲートＦＬＣの側面上に絶縁膜ＳＰ，ＭＺを介して形成されている部分のメモリゲート電極ＭＧと、選択ゲートＦＬＣと選択ゲートＳＬＧとの間に形成されている部分のメモリゲート電極ＭＧとは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。その後、このフォトレジストパターンを除去する。
【０１６８】
ステップ１４を行うと、メモリゲート電極ＭＧは、選択ゲートＳＬＧの側面Ｓ２側（側面Ｓ２上）には形成されておらず、選択ゲートＳＬＧの側面Ｓ１上と、選択ゲートＦＬＣの側面上と、選択ゲートＦＬＣと選択ゲートＳＬＧとの間とに、一体的に形成された状態になる。すなわち、ステップ１４を行った後のメモリゲート電極ＭＧは、選択ゲートＳＬＧの側面Ｓ１上に絶縁膜ＳＰ，ＭＺを介してサイドウォールスペーサ状に形成されている部分と、選択ゲートＦＬＣの側面上に絶縁膜ＳＰ，ＭＺを介してサイドウォールスペーサ状に形成されている部分と、選択ゲートＦＬＣと選択ゲートＳＬＧとの間を埋める部分とを一体的に有している。このため、ステップ１４を行った後は、メモリゲート電極ＭＧは、選択ゲートＳＬＧの両側面Ｓ１，Ｓ２の両方ではなく一方（ここでは側面Ｓ１）に形成された状態になる。
【０１６９】
次に、図２８および図２９に示されるように、絶縁膜ＭＺを構成する絶縁膜ＭＺ３，ＭＺ２のうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図８のステップ１５）。この際、絶縁膜ＭＺ３，ＭＺ２のうち、メモリゲート電極ＭＧの下に位置する部分と、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間に位置する部分と、メモリゲート電極ＭＧと選択ゲートＦＬＣとの間に位置する部分とは、除去されずに残存し、他の領域の絶縁膜ＭＺ３，ＭＺ２は除去される。
【０１７０】
ステップ１５では、まず、絶縁膜ＭＺ３を除去するためのエッチング工程を行い、その後、絶縁膜ＭＺ２を除去するためのエッチング工程を行う。絶縁膜ＭＺ３を除去するためのエッチング工程では、絶縁膜ＭＺ３に比べて絶縁膜ＭＺ２がエッチングされにくいエッチング条件でエッチングを行い、露出する絶縁膜ＭＺ３を選択的にエッチングするとともに、絶縁膜ＭＺ２をエッチングストッパ膜として機能させる。絶縁膜ＭＺ２を除去するためのエッチング工程では、絶縁膜ＭＺ２に比べて絶縁膜ＭＺ１および絶縁膜ＳＰがエッチングされにくいエッチング条件でエッチングを行い、露出する絶縁膜ＭＺ２を選択的にエッチングするとともに、絶縁膜ＭＺ１および絶縁膜ＳＰをエッチングストッパ膜として機能させる。
【０１７１】
本実施の形態とは異なり、絶縁膜ＭＺ２のエッチング工程の後に更に絶縁膜ＭＺ１をエッチングで除去しようとすると、絶縁膜ＳＰも一緒に除去されてしまう虞がある。これは、絶縁膜ＭＺ１と絶縁膜ＳＰとが同材料（ここでは酸化シリコン）からなる場合に、特に顕著である。しかしながら、本実施の形態では、絶縁膜ＳＰを除去せずに残存させることが重要である。このため、ステップ１５においては、絶縁膜ＭＺ２のエッチング工程の後に絶縁膜ＭＺ１のエッチング工程は行わず、絶縁膜ＭＺ１は除去せずに残存させる。これにより、ステップ１５で絶縁膜ＳＰがエッチングされて除去されてしまうのを的確に防止することができる。
【０１７２】
次に、図３０に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２を、イオン注入法などを用いて形成する（図８のステップ１６）。
【０１７３】
ステップ１６において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、選択ゲートＳＬＧ、絶縁膜ＳＰおよびメモリゲート電極ＭＧをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）にイオン注入することで、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成することができる。
【０１７４】
この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面Ｓ４に自己整合して形成される。これは、メモリゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能して、ｎ−型半導体領域ＥＸ１が形成されるためである。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、選択ゲートＳＬＧの側面Ｓ２上の絶縁膜ＳＰの側面（選択ゲートＳＬＧに接する側とは逆側の側面）に自己整合して形成される。これは、選択ゲートＳＬＧと選択ゲートＳＬＧの側面Ｓ２上の絶縁膜ＳＰとがマスク（イオン注入阻止マスク）として機能して、ｎ−型半導体領域ＥＸ２が形成されるためである。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１７５】
なお、シャント領域１Ｂでは、全体に素子分離領域ＳＴが形成されているため、ｎ−型半導体領域ＥＸ１，ＥＸ２はシャント領域１Ｂには形成されないので、ステップ１６を行った段階のシャント領域１Ｂの図示は省略している。
【０１７６】
次に、図３１および図３２に示されるように、半導体基板ＳＢの主面（主面全面）上に、選択ゲートＳＬＧ、選択ゲートＦＬＣ、絶縁膜ＳＰ、絶縁膜ＭＺ１、およびメモリゲート電極ＭＧを覆うように、絶縁膜ＳＷ１を形成する（図８のステップ１７）。絶縁膜ＳＷ１は、サイドウォールスペーサＳＷ形成用の絶縁膜である。絶縁膜ＳＷ１は、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜からなり、ＣＶＤ法などを用いて形成することができる。
【０１７７】
次に、図３３および図３４に示されるように、絶縁膜ＳＷ１を異方性エッチング（エッチバック）することによって、選択ゲートＳＬＧの側面上とメモリゲート電極ＭＧの側面とに、サイドウォールスペーサＳＷを形成する（図８のステップ１８）。
【０１７８】
具体的には、ステップ１８において、絶縁膜ＳＷ１を異方性エッチング（エッチバック）することによって、選択ゲートＳＬＧの側面上とメモリゲート電極ＭＧの側面上とに絶縁膜ＳＷ１を選択的に残し、それ以外の絶縁膜ＳＷ１を除去する。選択ゲートＳＬＧの側面上とメモリゲート電極ＭＧの側面上とに残存する絶縁膜ＳＷ１により、側壁絶縁膜としてのサイドウォールスペーサＳＷが形成される。
【０１７９】
なお、サイドウォールスペーサＳＷが形成されるのは、選択ゲートＳＬＧの側面Ｓ１，Ｓ２のうち、絶縁膜ＳＰ，ＭＺを介してメモリゲート電極ＭＧに隣接する側とは反対側の側面Ｓ２であり、また、メモリゲート電極ＭＧの側面Ｓ３，Ｓ４のうち、絶縁膜ＳＰ，ＭＺを介して選択ゲートＳＬＧに隣接する側とは反対側の側面Ｓ４である。つまり、選択ゲートＳＬＧの側面のうち、メモリゲート電極ＭＧに絶縁膜ＳＰ，ＭＺを介して隣接しない側の側面上と、メモリゲート電極ＭＧの側面のうち、選択ゲートＳＬＧ，ＦＬＣに絶縁膜ＳＰ，ＭＺを介して隣接しない側の側面上とに、サイドウォールスペーサＳＷが形成される。このため、メモリゲート電極ＭＧの側面Ｓ４上と、選択ゲートＳＬＧの側面Ｓ２上とに、サイドウォールスペーサＳＷが形成される。また、選択ゲートＦＬＣの側面上に絶縁膜ＳＰ，ＭＺを介して形成された部分のメモリゲート電極ＭＧにおいては、絶縁膜ＳＰ，ＭＺを介して選択ゲートＦＬＣに隣接する側とは反対側の側面上に、サイドウォールスペーサＳＷが形成される。但し、選択ゲートＳＬＧの側面Ｓ２上には絶縁膜ＳＰが形成されていたため、サイドウォールスペーサＳＷは、選択ゲートＳＬＧの側面Ｓ２上に、絶縁膜ＳＰを介して形成されることになる。平面視で選択ゲートＦＬＣの周囲はメモリゲート電極ＭＧで囲まれているため、選択ゲートＦＬＣの側面上には、サイドウォールスペーサＳＷは形成されない。
【０１８０】
ステップ１８で絶縁膜ＳＷ１を異方性エッチングしてサイドウォールスペーサＳＷを形成する際のエッチング工程、あるいはその後のエッチングにより、絶縁膜ＭＺ１の露出部を除去することができる。この際、絶縁膜ＭＺ１のうち、メモリゲート電極ＭＧと半導体基板ＳＢとの間に位置する部分と、サイドウォールスペーサＳＷと半導体基板ＳＢとの間に位置する部分と、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間に位置する部分と、メモリゲート電極ＭＧと選択ゲートＦＬＣとの間に位置する部分とは、除去されずに残存し、他の領域の絶縁膜ＭＺ１が除去される。
【０１８１】
ステップ１８を行った後、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間、メモリゲート電極ＭＧと素子分離領域ＳＴとの間、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間、および、メモリゲート電極ＭＧと選択ゲートＦＬＣとの間には、絶縁膜ＭＺが介在している。絶縁膜ＭＺは、メモリゲート電極ＭＧの直下の領域と、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間の領域と、メモリゲート電極ＭＧと選択ゲートＦＬＣとの間の領域とにわたって、連続的に延在している。なお、絶縁膜ＭＺのうちの絶縁膜ＭＺ１は、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間と、サイドウォールスペーサＳＷと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間とに延在している。しかしながら、メモリゲート電極ＭＧと素子分離領域ＳＴとの間と、メモリゲート電極ＭＧと選択ゲートＳＬＧとの間と、メモリゲート電極ＭＧと選択ゲートＦＬＣとの間とには、絶縁膜ＭＺ１は形成されておらず、これは、絶縁膜ＭＺ１の形成工程において、素子分離領域ＳＴ上と絶縁膜ＳＰ上とに絶縁膜ＭＺ１が形成されなかったためである。
【０１８２】
次に、図３５に示されるように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２を、イオン注入法などを用いて形成する（図８のステップ１９）。
【０１８３】
ステップ１９において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、選択ゲートＳＬＧ、絶縁膜ＳＰ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）にイオン注入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成することができる。
【０１８４】
この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷに自己整合して形成される。これは、メモリゲート電極ＭＧとメモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能して、ｎ＋型半導体領域ＳＤ１が形成されるためである。また、ｎ＋型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、選択ゲートＳＬＧの側面上に絶縁膜ＳＰを介して形成されたサイドウォールスペーサＳＷに自己整合して形成される。これは、選択ゲートＳＬＧと、選択ゲートＳＬＧの側面上に絶縁膜ＳＰを介して形成されたサイドウォールスペーサＳＷと、それらの間の絶縁膜ＳＰとがマスク（イオン注入阻止マスク）として機能して、ｎ＋型半導体領域ＳＤ２が形成されるためである。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１８５】
なお、シャント領域１Ｂでは、全体に素子分離領域ＳＴが形成されているため、ｎ＋型半導体領域ＳＤ１，ＳＤ２はシャント領域１Ｂには形成されないので、ステップ１９を行った段階のシャント領域１Ｂの図示は省略している。
【０１８６】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
【０１８７】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図８のステップ２０）。
【０１８８】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルが形成される。
【０１８９】
次に、金属シリサイド層ＳＬを形成する（図８のステップ２１）。
【０１９０】
金属シリサイド層ＳＬは、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにして金属シリサイド層ＳＬを形成することができる。
【０１９１】
すなわち、まず、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上面上を含む半導体基板ＳＢの主面全面上に、選択ゲートＳＬＧ，ＦＬＣ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２、メモリゲート電極ＭＧ、およびコンタクト部ＳＧａの選択ゲート電極ＳＧの各上層部分（表層部分）を、金属シリサイド層ＳＬ形成用の金属膜と反応させる。これにより、図３６および図３７に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２、メモリゲート電極ＭＧ、およびコンタクト部ＳＧａの選択ゲート電極ＳＧの各上部に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜をウェットエッチングなどにより除去し、図３６および図３７にはこの段階の断面図が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。金属シリサイド層ＳＬは、コバルトシリサイド層、ニッケルシリサイド層、または白金添加ニッケルシリサイド層などからなる。
【０１９２】
次に、図３８および図３９に示されるように、半導体基板ＳＢの主面全面上に、選択ゲートＳＬＧ、選択ゲートＦＬＣ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１を形成（堆積）する。
【０１９３】
層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて層間絶縁膜ＩＬ１の上面を平坦化する。
【０１９４】
次に、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（開口部、貫通孔）ＣＴを形成する。
【０１９５】
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰ１，Ｐ２，Ｐ３，Ｐ４を形成する。
【０１９６】
プラグＰ１，Ｐ２，Ｐ３，Ｐ４を形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰ１，Ｐ２，Ｐ３，Ｐ４を形成することができる。なお、図面の簡略化のために、図３８および図３９では、プラグＰ１，Ｐ２，Ｐ３，Ｐ４を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１９７】
コンタクトホールＣＴおよびそれに埋め込まれたプラグ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）は、ｎ＋型半導体領域ＳＤ１上、ｎ＋型半導体領域ＳＤ２上、メモリゲート電極ＭＧ上、あるいは選択ゲート電極ＳＧのコンタクト部ＳＧａ上に形成される。ｎ＋型半導体領域ＳＤ１上に形成されたプラグＰ１は、ｎ＋型半導体領域ＳＤ１と電気的に接続され、ｎ＋型半導体領域ＳＤ２上に形成されたプラグＰ２は、ｎ＋型半導体領域ＳＤ２と電気的に接続される。また、メモリゲート電極ＭＧ上に形成されたプラグＰ３は、メモリゲート電極ＭＧと電気的に接続される。また、選択ゲート電極ＳＧのコンタクト部ＳＧａ上に形成されたプラグＰ４は、選択ゲート電極ＳＧのコンタクト部ＳＧａに電気的に接続され、従って、選択ゲート電極ＳＧに電気的に接続される。
【０１９８】
次に、プラグ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）が埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線である配線Ｍ１を形成するが、この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１９９】
まず、上記図１および図２に示されるように、プラグ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）が埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。上記図１および図２では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０２００】
配線Ｍ１はプラグ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）を介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、選択トランジスタのドレイン領域（半導体領域ＭＤ）、選択ゲート電極ＳＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０２０１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０２０２】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、不揮発性メモリを備える半導体装置である。この半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成された選択ゲート電極ＳＧ（第１ゲート電極）と、選択ゲート電極ＳＧの側面Ｓ１（第１側面）上に形成された絶縁膜ＳＰ（第１側壁絶縁膜）と、選択ゲート電極ＳＧの側面Ｓ１とは反対側の側面Ｓ２（第２側面）上に形成された絶縁膜ＳＰ（第２側壁絶縁膜）と、を有している。半導体装置は、更に、選択ゲート電極ＳＧの側面Ｓ１側に形成され、選択ゲート電極ＳＧとともに半導体基板ＳＢ上に延在するメモリゲート電極ＭＧ（第２ゲート電極）と、選択ゲート電極ＳＧと半導体基板ＳＢとの間に形成された絶縁膜ＧＦ（第１ゲート絶縁膜）と、メモリゲート電極ＭＧと半導体基板ＳＢとの間に形成された、電荷蓄積部を有する絶縁膜ＭＺ（第２ゲート絶縁膜）と、を有している。半導体装置は、更に、選択ゲート電極ＳＧの側面Ｓ２上に絶縁膜ＳＰを介して形成されたサイドウォールスペーサＳＷ（第１サイドウォールスペーサ）と、メモリゲート電極ＭＧの選択ゲート電極ＳＧに隣接する側とは反対側の側面Ｓ４（第３側面）上に形成されたサイドウォールスペーサＳＷ（第２サイドウォールスペーサ）と、を有している。絶縁膜ＭＺ（第２ゲート絶縁膜）は、半導体基板ＳＢとメモリゲート電極ＭＧとの間と、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間とにわたって形成されている。選択ゲート電極ＳＧとメモリゲート電極ＭＧとは、絶縁膜ＳＰ（第１側壁絶縁膜）および絶縁膜ＭＺ（第２ゲート絶縁膜）を介して隣り合い、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間において、絶縁膜ＳＰ（第１側壁絶縁膜）が選択ゲート電極ＳＧ側に位置し、絶縁膜ＭＺ（第２ゲート絶縁膜）がメモリゲート電極ＭＧ側に位置している。絶縁膜ＳＰ（第１側壁絶縁膜）は、メモリゲート電極ＭＧの下には形成されておらず、選択ゲート電極ＳＧの側面Ｓ１上の絶縁膜ＳＰ（第１側壁絶縁膜）と側面Ｓ２上の絶縁膜ＳＰ（第２側壁絶縁膜）とは一体的に形成されている。そして、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ（第２ゲート絶縁膜）の厚みＴ１（第１厚み）よりも、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰ（第１側壁絶縁膜）と絶縁膜ＭＺ（第２ゲート絶縁膜）との合計の厚みＴ２（第２厚み）が大きい（Ｔ１＜Ｔ２）。
【０２０３】
本実施の形態の主要な特徴のうちの一つは、選択ゲート電極ＳＧの側面Ｓ１，Ｓ２上に側壁絶縁膜である絶縁膜ＳＰを設けたことである。この絶縁膜ＳＰは、側壁絶縁膜として選択ゲート電極ＳＧの側面上に形成されているため、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在しているが、メモリゲート電極ＭＧの下には形成されていない。すなわち、絶縁膜ＳＰは、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に延在しているが、メモリゲート電極ＭＧと半導体基板ＳＢとの間には、延在していない。一方、絶縁膜ＭＺは、半導体基板ＳＢとメモリゲート電極ＭＧとの間と、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間とにわたって形成されている。
【０２０４】
本実施の形態の主要な特徴のうちの他の一つは、半導体基板ＳＢ（ｐ型ウエルＰＷ）とメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みＴ１（第１厚み）よりも、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚みＴ２（第２厚み）が大きい（Ｔ１＜Ｔ２）ことである。厚みＴ１，Ｔ２は、上記図３に示してある。
【０２０５】
選択ゲート電極ＳＧとメモリゲート電極ＭＧとは、間に絶縁膜（ここでは絶縁膜ＳＰおよび絶縁膜ＭＺ）を介在して隣り合っているため、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間の耐圧を高めるためには、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜（ここでは絶縁膜ＳＰおよび絶縁膜ＭＺ）の厚みを大きくすることが有効である。
【０２０６】
本実施の形態とは異なり、選択ゲート電極ＳＧの側面Ｓ１上に側壁絶縁膜である絶縁膜ＳＰを形成しなかった場合を仮定する。この場合、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間には、絶縁膜ＳＰは存在せずに、絶縁膜ＭＺのみが介在することになる。この場合、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間の耐圧を高めるために、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みを厚くしようとすると、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みも厚くなってしまい、不揮発性メモリの動作に影響を与えてしまう。すなわち、不揮発性メモリの動作を考慮して、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みを最適な厚みに設定すると、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みも必然的に規定されてしまう。このため、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間の耐圧を高めるために、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間の絶縁膜ＭＺの厚みを厚くすることは難しい。
【０２０７】
それに対して、本実施の形態では、絶縁膜ＳＰは、側壁絶縁膜として選択ゲート電極ＳＧの側面上に形成されているため、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在しているが、メモリゲート電極ＭＧの下には形成されていない。このため、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰの厚みを厚くしたとしても、メモリゲート電極ＭＧと半導体基板ＳＢとの間に介在する絶縁膜（ここでは絶縁膜ＭＺ）の厚みには影響しない。すなわち、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰの厚みは、メモリゲート電極ＭＧと半導体基板ＳＢとの間に介在する絶縁膜ＭＺの厚みとは、独立して制御することができる。つまり、メモリゲート電極ＭＧと半導体基板ＳＢとの間に介在する絶縁膜ＭＺの厚みを厚くしなくとも、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰの厚みを厚くすることができる。このため、選択ゲート電極ＳＧの側面Ｓ１上に側壁絶縁膜として絶縁膜ＳＰを形成し、この絶縁膜ＳＰの厚みを調整すれば、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みＴ１を大きくしなくとも、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚みＴ２を大きくすることができる。
【０２０８】
これにより、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みＴ１よりも、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚みＴ２を大きく（Ｔ１＜Ｔ２）することができる。そうすることにより、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みＴ１については、不揮発性メモリの動作に最適な厚みを確保しながら、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚みＴ２を大きくすることで、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間の耐圧を向上させることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。また、不揮発性メモリを備える半導体装置の信頼性を向上させることができる。
【０２０９】
また、消去方法に上述したＦＮ方式を用いる場合には、リテンション特性（電荷保持特性）を向上させる効果も得ることができる。
【０２１０】
すなわち、消去方法にＦＮ方式を用いた場合には、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ中にホールが注入されやい。選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ中にホールが注入されてしまうと、絶縁膜ＭＺにおいて、書き込み時に電子が注入される位置と、消去時にホールが注入される位置とがずれてしまい、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ中にホールが残留し、リテンション特性を低下させる虞がある。
【０２１１】
それに対して、本実施の形態では、上述したように、選択ゲート電極ＳＧの側面Ｓ１上に側壁絶縁膜である絶縁膜ＳＰを設けたことにより、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みＴ１よりも、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚みＴ２を大きく（Ｔ１＜Ｔ２）している。選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜（ここでは絶縁膜ＳＰおよび絶縁膜ＭＺ）の厚みを大きくすることは、ＦＮ方式の消去動作時に、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜に印加される電界が小さくなることにつながる。これは、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ中にホールが注入される現象を抑制するように作用する。このため、本実施の形態では、絶縁膜ＳＰを設けたことで、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚みＴ２を大きく（Ｔ１＜Ｔ２）したことにより、ＦＮ方式の消去動作時に選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ中にホールが注入される現象が生じるのを抑制することができるようになる。これにより、消去方法にＦＮ方式を用いる場合には、リテンション特性を向上させる効果を得ることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。また、不揮発性メモリを備える半導体装置の信頼性を向上させることができる。
【０２１２】
つまり、本実施の形態では、絶縁膜ＳＰを設けたことで、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚みＴ２を大きく（Ｔ１＜Ｔ２）したことにより、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間の耐圧を向上させることができ、この効果は、消去方法によらず、得ることができる。更に、消去方法に上述したＦＮ方式を用いる場合には、リテンション特性を向上させる効果も得ることができる。
【０２１３】
また、本実施の形態では、選択ゲート電極ＳＧの側面Ｓ１上だけではなく、選択ゲート電極ＳＧの側面Ｓ１とは反対側の側面Ｓ２上にも、側壁絶縁膜である絶縁膜ＳＰが形成されている。選択ゲート電極ＳＧの側面Ｓ１上の絶縁膜ＳＰと側面Ｓ２上の絶縁膜ＳＰとは一体的に形成されている。そして、選択ゲート電極ＳＧの側面Ｓ２上に絶縁膜ＳＰを介してサイドウォールスペーサＳＷが形成されている。
【０２１４】
このため、選択ゲート電極ＳＧの直下のチャネル形成領域に隣接して設けられる、ＬＤＤ構造のソース・ドレイン領域（ここではドレイン用の半導体領域ＭＤ）を構成する低濃度半導体領域（ここではｎ−型半導体領域ＥＸ２）は、選択ゲート電極ＳＧの側面Ｓ２上に側壁絶縁膜である絶縁膜ＳＰが形成された状態でイオン注入を行うことにより、形成することができる。すなわち、ＬＤＤ構造のソース・ドレイン領域（ここではドレイン用の半導体領域ＭＤ）を構成する低濃度半導体領域（ここではｎ−型半導体領域ＥＸ２）を、選択ゲート電極ＳＧの側面Ｓ２上の絶縁膜ＳＰに自己整合するように形成することができる。このため、選択ゲート電極ＳＧの直下の半導体基板ＳＢ（ｐ型ウエルＰＷ）に形成されるチャネル形成領域と、それに隣接するＬＤＤ構造のソース・ドレイン領域（ここではドレイン用の半導体領域ＭＤ）を構成する低濃度半導体領域（ここではｎ−型半導体領域ＥＸ２）とのオーバーラップを抑制して、選択ゲート電極ＳＧの短チャネル効果を抑制することができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。また、不揮発性メモリを備える半導体装置の信頼性を向上させることができる。また、不揮発性メモリのメモリセルの小型化を図ることができ、半導体装置の小面積化を図ることができる。
【０２１５】
また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に介在する部分の絶縁膜ＭＺ（第２ゲート絶縁膜）は、半導体基板ＳＢ（ｐ型ウエルＰＷ）上の絶縁膜ＭＺ１（第１絶縁膜）と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２（第２絶縁膜）と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３（第３絶縁膜）とを有し、絶縁膜ＭＺ２が電荷蓄積部として機能する。そして、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。これにより、絶縁膜ＭＺ２が電荷蓄積部として的確に機能し、絶縁膜ＭＺ１と絶縁膜ＭＺ３とが電荷ブロック層として的確に機能することができる。
【０２１６】
また、絶縁膜ＳＰ（第１側壁絶縁膜および第２側壁絶縁膜）のバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きいことが好ましい。絶縁膜ＳＰのバンドギャップが、絶縁膜ＭＺ２のバンドギャップよりも大きければ、絶縁膜ＳＰも電荷ブロック層として機能し得るようになるため、絶縁膜ＭＺ２に注入または蓄積された電荷が、絶縁膜ＳＰを通り抜けて選択ゲート電極ＳＧ側に抜けてしまうのを、より的確に抑制または防止することができるようになる。このため、絶縁膜ＳＰは、電荷ブロック層として機能する絶縁膜ＭＺ１と同じ材料で形成されていれば、より好ましい。従って、絶縁膜ＭＺ１と絶縁膜ＳＰの材料としては、それぞれ酸化シリコンを好適に用いることができる。
【０２１７】
本実施の形態の半導体装置は、更に次のような特徴も有している。
【０２１８】
すなわち、半導体基板ＳＢ上に、選択ゲート電極ＳＧと離間して選択ゲート電極ＦＣ（ダミーゲート電極）を形成している。この選択ゲート電極ＦＣは、選択ゲート電極ＳＧの側面Ｓ１に対向する側に配置されている。選択ゲート電極ＦＣの側面（側壁）上には絶縁膜ＳＰ（第３側壁絶縁膜）が形成されており、この絶縁膜ＳＰ（第３側壁絶縁膜）は、選択ゲート電極ＦＣの選択ゲート電極ＳＧに対向する側面（第４側面）上にも形成されている。そして、メモリゲート電極ＭＧは、選択ゲート電極ＳＧと選択ゲート電極ＦＣとの間の領域と、選択ゲート電極ＦＣの周囲にも形成され、選択ゲート電極ＦＣとメモリゲート電極ＭＧとの間には、絶縁膜ＳＰ（第３側壁絶縁膜）および絶縁膜ＭＺが介在している。この絶縁膜ＳＰ（第３側壁絶縁膜）は、メモリゲート電極ＭＧの下には形成されていない。
【０２１９】
上述のように、選択ゲート電極ＳＧと離間して選択ゲート電極ＦＣを設け、メモリゲート電極ＭＧを選択ゲート電極ＦＣの周囲にも形成したことにより、メモリゲート電極ＭＧに対してプラグＰ３を接続しやすくなる。しかしながら、選択ゲート電極ＳＧと離間して選択ゲート電極ＦＣを設け、メモリゲート電極ＭＧを選択ゲート電極ＦＣの周囲にも形成する場合には、選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にもメモリゲート電極ＭＧを形成する必要がある。なぜなら、選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にメモリゲート電極ＭＧが形成されなければ、選択ゲート電極ＦＣの周囲に形成された部分のメモリゲート電極ＭＧが、絶縁膜ＭＺ，ＳＰを介して選択ゲート電極ＳＧに隣接しながら半導体基板ＳＢ上を延在する部分のメモリゲート電極ＭＧに対して、低抵抗で接続されなくなり、最悪では電気的に接続されなくなる虞がある。これは、メモリゲート電極ＭＧの断線につながるため、選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にもメモリゲート電極ＭＧを確実に形成する必要がある。
【０２２０】
選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にもメモリゲート電極ＭＧを確実に形成するためには、上記図２１に示される幅Ｗ１を小さくすることが有効である。ここで、幅Ｗ１は、選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間において、メモリゲート電極ＭＧが埋め込まれる領域の幅（Ｙ方向の幅）に対応している。具体的には、幅Ｗ１は、互いに対向する選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間において、選択ゲート電極ＦＣの側面上の絶縁膜ＭＺの表面と、選択ゲート電極ＳＧの側面上の絶縁膜ＭＺの表面との間に距離に対応している。
【０２２１】
幅Ｗ１が大きければ、上記ステップ１２でシリコン膜ＰＳ２を形成した際に、互いに対向する選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間の領域がシリコン膜ＰＳ２で埋め込まれなくなり、上記ステップ１３でシリコン膜ＰＳ２をエッチバックした際に、互いに対向する選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にシリコン膜ＰＳ２が十分に残存しなくなる虞がある。これは、選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にメモリゲート電極ＭＧが形成され難くなることにつながる。
【０２２２】
それに対して、本実施の形態では、選択ゲートＳＬＧ（選択ゲート電極ＳＧ）の側面Ｓ１上に側壁絶縁膜として絶縁膜ＳＰを設け、また、選択ゲートＦＬＣ（選択ゲート電極ＦＣ）の側面上にも側壁絶縁膜として絶縁膜ＳＰを設けている分、絶縁膜ＳＰを設けない場合に比べて、上記図２１に示される幅Ｗ１を小さくすることができる。本実施の形態では、絶縁膜ＳＰを設けたことで、上記図２１に示される幅Ｗ１を小さくすることができるため、選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にメモリゲート電極ＭＧを、より的確に形成することができるようになる。すなわち、絶縁膜ＳＰを設けた分、上記図２１に示される幅Ｗ１を小さくすることができるため、上記ステップ１２でシリコン膜ＰＳ２を形成した際に、互いに対向する選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間の領域をシリコン膜ＰＳ２で埋め込みやすくなる。このため、上記ステップ１３でシリコン膜ＰＳ２をエッチバックした際に、互いに対向する選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にシリコン膜ＰＳ２を十分に残存させることができるようになるため、選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にメモリゲート電極ＭＧを、より的確に形成することができるようになる。
【０２２３】
このため、本実施の形態では、絶縁膜ＳＰを設けたことにより、選択ゲート電極ＦＣと選択ゲート電極ＳＧとの間にメモリゲート電極ＭＧをより的確に形成することができることで、選択ゲート電極ＳＧと離間して選択ゲート電極ＦＣを設けた場合でも、メモリゲート電極ＭＧの断線を、より的確に防止できるようになる。従って、半導体装置の信頼性をより向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が行いやすくなる。
【０２２４】
（実施の形態２）
図４０〜図５３は、本実施の形態２半導体装置の製造工程中の要部断面図である。図４０〜図５３のうち、図４０、図４２、図４４、図４６、図４８、図５０および図５２には、メモリセル領域１Ａの要部断面図が示されており、具体的には、上記図４のＡ−Ａ線の位置での断面図（すなわち上記図１に相当する断面図）が示されている。また、図４０〜図５３のうち、図４１、図４３、図４５、図４７、図４９、図５１および図５３には、シャント領域１Ｂの要部断面図が示されており、具体的には、上記図４のＢ−Ｂ線の位置での断面図（すなわち上記図２に相当する断面図）が示されている。
【０２２５】
本実施の形態２の半導体装置の製造工程は、上記ステップ２１（金属シリサイド層ＳＬ形成工程）を行って上記図３６および図３７の構造を得るまでは、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０２２６】
本実施の形態２では、上記ステップ２１（金属シリサイド層ＳＬ形成工程）を行って上記図３６および図３７の構造を得た後、図４０および図４１に示されるように、半導体基板ＳＢの主面全面上に、選択ゲートＳＬＧ、選択ゲートＦＬＣ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ３を形成（堆積）する。層間絶縁膜ＩＬ３としては、上記層間絶縁膜ＩＬ１と同様の絶縁膜を用いることができる。
【０２２７】
次に、図４２および図４３に示されるように、層間絶縁膜ＩＬ３の上面を、ＣＭＰ法などを用いて研磨する。この研磨工程により、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣの各上面が露出される。選択ゲート電極ＳＧ上にキャップ絶縁膜ＣＰを形成し、選択ゲート電極ＦＣ上にキャップ絶縁膜ＣＰ１を形成していた場合は、この研磨工程で、キャップ絶縁膜ＣＰ，ＣＰ１も除去されて、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣの各上面が露出される。すなわち、この研磨工程においては、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣの各上面が露出されるまで、層間絶縁膜ＩＬ３、キャップ絶縁膜ＣＰ，ＣＰ１、サイドウォールスペーサＳＷおよび絶縁膜ＳＰ，ＭＺを研磨する。
【０２２８】
次に、図４４および図４５に示されるように、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣをエッチングして除去する。このエッチング工程を、以下では「図４４および図４５のエッチング工程」と称することとする。
【０２２９】
図４４および図４５のエッチング工程は、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣに比べて、層間絶縁膜ＩＬ３、サイドウォールスペーサＳＷ、絶縁膜ＳＰ、絶縁膜ＭＺおよび絶縁膜ＧＦがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣの各エッチング速度に比べて、層間絶縁膜ＩＬ３、サイドウォールスペーサＳＷ、絶縁膜ＳＰ、絶縁膜ＭＺおよび絶縁膜ＧＦの各エッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、図４４および図４５のエッチング工程で、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣを選択的にエッチングすることができる。エッチングとしては、ウェットエッチングを好適に用いることができる。選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣは、シリコン（ポリシリコン）により形成されているため、図４４および図４５のエッチング工程において、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣの高いエッチング選択比を確保しやすい。このため、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣを選択的に除去することが、容易かつ的確に行うことができる。
【０２３０】
選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣをエッチングにより除去すると、図４４および図４５にも示されるように、メモリゲート電極ＭＧと選択ゲート電極ＳＧとの間に挟まれていた絶縁膜ＳＰ，ＭＺが露出され、また、メモリゲート電極ＭＧと選択ゲート電極ＦＣとの間に挟まれていた絶縁膜ＳＰ，ＭＺが露出される。
【０２３１】
図４４および図４５のエッチング工程で選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣが除去されたことにより、溝（凹部、窪み部）ＴＲ１，ＴＲ２，ＴＲ３が形成される。溝ＴＲ１は、図４４および図４５のエッチング工程においてメモリゲート電極ＭＧが除去された領域であり、図４４および図４５のエッチング工程を行う前までメモリゲート電極ＭＧが存在していた領域に対応している。また、溝ＴＲ２は、図４４および図４５のエッチング工程において選択ゲート電極ＳＧが除去された領域であり、図４４および図４５のエッチング工程を行う前まで選択ゲート電極ＳＧが存在していた領域に対応している。溝ＴＲ３は、図４４および図４５のエッチング工程において選択ゲート電極ＦＣが除去された領域であり、図４４および図４５のエッチング工程を行う前まで選択ゲート電極ＦＣが存在していた領域に対応している。溝ＴＲ１と溝ＴＲ２との間には、絶縁膜ＳＰと絶縁膜ＭＺとの積層膜が介在し、また、溝ＴＲ１と溝ＴＲ３との間にも、絶縁膜ＳＰと絶縁膜ＭＺとの積層膜が介在している。すなわち、絶縁膜ＳＰと絶縁膜ＭＺとの積層膜（積層体）が、溝ＴＲ１と溝ＴＲ２との間の隔壁を形成し、また、溝ＴＲ１と溝ＴＲ３との間の隔壁を形成する。具体的には、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在していた絶縁膜ＳＰと絶縁膜ＭＺとの積層膜（積層体）が、溝ＴＲ１と溝ＴＲ２との間の隔壁を形成し、選択ゲート電極ＦＣとメモリゲート電極ＭＧとの間に介在していた絶縁膜ＳＰと絶縁膜ＭＺとの積層膜（積層体）が、溝ＴＲ１と溝ＴＲ３との間の隔壁を形成する。
【０２３２】
次に、図４６および図４７に示されるように、半導体基板ＳＢ上に、すなわち層間絶縁膜ＩＬ３上に、溝ＴＲ１，ＴＲ２，ＴＲ３内を埋めるように、メタルゲート電極用の金属膜ＭＥを形成する。
【０２３３】
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜ＭＥは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥを積層膜（複数の膜が積層された積層膜）とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもできる。金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができる。
【０２３４】
次に、図４８および図４９に示されるように、溝ＴＲ１，ＴＲ２，ＴＲ３の外部の不要な金属膜ＭＥをＣＭＰ法などの研磨処理によって除去することにより、溝ＴＲ１，ＴＲ２，ＴＲ３内に金属膜ＭＥを埋め込む。すなわち、溝ＴＲ１，ＴＲ２，ＴＲ３の外部の金属膜ＭＥを除去し、溝ＴＲ１，ＴＲ２，ＴＲ３内に金属膜ＭＥを残す。これにより、溝ＴＲ１，ＴＲ２，ＴＲ３内に金属膜ＭＥが残存して埋め込まれた状態になる。
【０２３５】
溝ＴＲ１に埋め込まれた金属膜ＭＥが、メモリトランジスタのゲート電極であるメモリゲート電極ＭＧ１となり、溝ＴＲ２に埋め込まれた金属膜ＭＥが、選択トランジスタのゲート電極である選択ゲート電極ＳＧ１となる。メモリゲート電極ＭＧ１および選択ゲート電極ＳＧ１は、いずれもメタルゲート電極である。また、溝ＴＲ３に埋め込まれた金属膜ＭＥが、選択ゲート電極ＦＣ１となるが、選択ゲート電極ＦＣ１は、上記実施の形態１における選択ゲート電極ＦＣと同様の機能を有するものであるため、トランジスタのゲート電極としては機能しない。
【０２３６】
また、本実施の形態２では、メモリゲート電極ＭＧを除去してメモリゲート電極ＭＧ１に置き換え、このメモリゲート電極ＭＧ１をメモリトランジスタのゲート電極として用いている。このため、本実施の形態２では、メモリゲート電極ＭＧは、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、メモリゲート電極ＭＧ１は、メモリトランジスタを構成するゲート電極とみなすことができる。
【０２３７】
また、本実施の形態２では、選択ゲート電極ＳＧを除去して選択ゲート電極ＳＧ１に置き換え、この選択ゲート電極ＳＧ１を選択トランジスタのゲート電極として用いている。このため、本実施の形態２では、選択ゲート電極ＳＧは、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、選択ゲート電極ＳＧ１は、選択トランジスタを構成するゲート電極とみなすことができる。
【０２３８】
メモリゲート電極ＭＧ１および選択ゲート電極ＳＧ１をそれぞれメタルゲート電極としたことで、メモリゲート電極ＭＧ１および選択ゲート電極ＳＧ１の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。
【０２３９】
次に、図５０および図５２に示されるように、半導体基板ＳＢの主面全面上に、すなわち、層間絶縁膜ＩＬ３上に、メモリゲート電極ＭＧ１、選択ゲート電極ＳＧ１および選択ゲート電極ＦＣ１を覆うように、絶縁膜として層間絶縁膜ＩＬ４を形成（堆積）する。
【０２４０】
層間絶縁膜ＩＬ４としては、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。層間絶縁膜ＩＬ４の形成後、層間絶縁膜ＩＬ４の上面をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ４の上面の平坦性を高めることもできる。
【０２４１】
次に、図５２および図５３に示されるように、フォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜ＩＬ４，ＩＬ３にコンタクトホールを形成する。コンタクトホールの形成法および形成位置については、本実施の形態２も上記実施の形態１と基本的には同じである。
【０２４２】
次に、コンタクトホール内に導電性のプラグＰ１，Ｐ２，Ｐ３，Ｐ４を形成する。プラグＰ１，Ｐ２，Ｐ３，Ｐ４の形成法および形成位置については、本実施の形態２も上記実施の形態１と基本的には同じである。メモリゲート電極ＭＧをメモリゲート電極ＭＧ１に置換したため、プラグＰ３は、メモリゲート電極ＭＧ１に電気的に接続され、選択ゲート電極ＳＧを選択ゲート電極ＳＧ１に置換したため、プラグＰ４は、選択ゲート電極ＳＧ１に電気的に接続される。
【０２４３】
その後、本実施の形態２においても、上記実施の形態１と同様に、プラグＰ１，Ｐ２，Ｐ３，Ｐ４が埋め込まれた層間絶縁膜ＩＬ４上に絶縁膜ＩＬ２を形成し、絶縁膜ＩＬ２に配線溝を形成し、配線溝内に配線Ｍ１を形成する。その後、更に上層の層間絶縁膜や配線が形成されるが、ここではその図示および説明は省略する。
【０２４４】
本実施の形態２で製造された半導体装置は、以下の点が上記実施の形態１の半導体装置と相違している。すなわち、本実施の形態２では、上記メモリゲート電極ＭＧがメモリゲート電極ＭＧ１に置換され、上記選択ゲート電極ＳＧが選択ゲート電極ＳＧ１に置換され、上記選択ゲート電極ＦＣが選択ゲート電極ＦＣ１に置換されている。また、本実施の形態２では、キャップ絶縁膜ＣＰ，ＣＰ１は除去されているため、選択ゲート電極ＳＧ１，ＦＣ１上にキャップ絶縁膜（ＣＰ，ＣＰ１）に相当するものは形成されていない。また、本実施の形態２では、層間絶縁膜ＩＬ１の代わりに、層間絶縁膜ＩＬ３と層間絶縁膜ＩＬ４との積層膜が形成されている。それ以外については、本実施の形態２の半導体装置も、上記実施の形態１と基本的には同様の構成を有しているため、ここではその繰り返しの説明は省略する。
【０２４５】
本実施の形態２では、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
【０２４６】
すなわち、本実施の形態２では、図４４および図４５のエッチング工程において、選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣを除去している。この際、本実施の形態２とは異なり、選択ゲート電極ＳＧの側面上と選択ゲート電極ＦＣの側面上に絶縁膜ＳＰを形成していなかった場合を仮定する。この場合には、図４４および図４５のエッチング工程で選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣを除去すると、溝ＴＲ１と溝ＴＲ２との間には、絶縁膜ＭＺだけが介在し、また、溝ＴＲ１と溝ＴＲ３との間には、絶縁膜ＭＺだけが介在することになる。すなわち、絶縁膜ＭＺが、溝ＴＲ１と溝ＴＲ２との間の隔壁を形成し、また、溝ＴＲ１と溝ＴＲ３との間の隔壁を形成することになる。しかしながら、絶縁膜ＭＺの厚みが薄いと、溝ＴＲ１と溝ＴＲ２との間や、溝ＴＲ１と溝ＴＲ３との間に介在する絶縁膜ＭＺが変形してしまい、最悪の場合、倒れてしまう虞がある。これは、その後にメモリゲート電極ＭＧ１、選択ゲート電極ＳＧ１および選択ゲート電極ＦＣ１を上手く形成できなくなることにつながるため、防止する必要がある。
【０２４７】
しかしながら、溝ＴＲ１と溝ＴＲ２との間や、溝ＴＲ１と溝ＴＲ３との間に介在する絶縁膜ＭＺの厚みを厚くしようとすると、後で形成するメモリゲート電極ＭＧ１と半導体基板ＳＢとの間に介在する絶縁膜ＭＺの厚みも厚くなってしまい、不揮発性メモリの動作に影響を与えてしまう。すなわち、不揮発性メモリの動作を考慮して、半導体基板ＳＢとメモリゲート電極ＭＧ１との間に介在する絶縁膜ＭＺの厚みを最適な厚みに設定すると、溝ＴＲ１と溝ＴＲ２との間や、溝ＴＲ１と溝ＴＲ３との間に介在する絶縁膜ＭＺの厚みも必然的に規定されてしまう。このため、溝ＴＲ１と溝ＴＲ２との間や、溝ＴＲ１と溝ＴＲ３との間に介在する絶縁膜ＭＺの厚みを厚くすることは難しい。
【０２４８】
それに対して、本実施の形態２では、選択ゲート電極ＳＧの側面上と選択ゲート電極ＦＣの側面上に側壁絶縁膜として絶縁膜ＳＰを形成している。これにより、図４４および図４５のエッチング工程で選択ゲート電極ＳＧ、メモリゲート電極ＭＧおよび選択ゲート電極ＦＣを除去すると、溝ＴＲ１と溝ＴＲ２との間には、絶縁膜ＳＰと絶縁膜ＭＺとの積層膜が介在し、また、溝ＴＲ１と溝ＴＲ３との間にも、絶縁膜ＳＰと絶縁膜ＭＺとの積層膜が介在することになる。すなわち、絶縁膜ＳＰと絶縁膜ＭＺとの積層膜が、溝ＴＲ１と溝ＴＲ２との間の隔壁を形成し、また、溝ＴＲ１と溝ＴＲ３との間の隔壁を形成する。絶縁膜ＳＰがある分、溝ＴＲ１と溝ＴＲ２との間や、溝ＴＲ１と溝ＴＲ３との間に介在する絶縁膜（ここでは絶縁膜ＳＰと絶縁膜ＭＺとの積層膜）の厚みが厚くなり、溝ＴＲ１と溝ＴＲ２との間や、溝ＴＲ１と溝ＴＲ３との間に介在する絶縁膜（ここでは絶縁膜ＳＰと絶縁膜ＭＺとの積層膜）が変形したり、倒れてしまうのを防止することができる。これにより、メモリゲート電極ＭＧ１、選択ゲート電極ＳＧ１および選択ゲート電極ＦＣ１を、より的確に形成することができるようになる。従って、半導体装置の製造歩留まりを向上させることができる。また、半導体装置を製造しやすくなり、製造工程の管理を行いやすくなる。
【０２４９】
このため、本実施の形態２においても、上記実施の形態１と同様に、図４４および図４５のエッチング工程を行う前の段階において、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚みＴ１よりも、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚みＴ２を大きく（Ｔ１＜Ｔ２）している。そして、この関係は、メモリゲート電極ＭＧ１、選択ゲート電極ＳＧ１および選択ゲート電極ＦＣ１を形成しても維持される。すなわち、半導体基板ＳＢとメモリゲート電極ＭＧ１との間に介在する絶縁膜ＭＺの厚み（Ｔ１）よりも、選択ゲート電極ＳＧ１とメモリゲート電極ＭＧ１との間に介在する絶縁膜ＳＰおよび絶縁膜ＭＺの合計の厚み（Ｔ２）が大きくなっている（Ｔ１＜Ｔ２）。
【０２５０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２５１】
ＧＦ  絶縁膜
ＭＧ  メモリゲート電極
ＭＺ  絶縁膜
ＳＢ  半導体基板
ＳＧ  選択ゲート電極
ＳＰ  絶縁膜
Ｔ１，Ｔ２  厚み
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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