(57)【特許請求の範囲】
【請求項１】
基板と、基板上に形成されている薄膜電界効果トランジスターおよびデータラインとを備え、前記薄膜トランジスターが、ゲート電極、活性層、ソース電極およびドレイン電極を備え、前記ゲート電極と前記活性層との間にゲート絶縁層が形成され、
アレイ基板が、前記ゲート絶縁層と前記データラインとの間に形成され、且つ、前記データラインと直接接触する保護層をさらに備え、前記保護層と前記活性層とが、同じ材料で同一層に設けられ、
前記データラインが前記保護層を越えて延在し、前記データラインの一部が前記ゲート絶縁層と直接接触することを特徴とするアレイ基板。
【請求項２】
前記保護層の材料が、ＺｎＯ、ＩｎＺｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、又はＺｒＩｎＺｎＯであることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記保護層の厚さが、２００Å〜２０００Åであることを特徴とする請求項１又は２に記載のアレイ基板。
【請求項４】
前記薄膜電界効果トランジスターが、ボトムゲート型の薄膜電界効果トランジスターであることを特徴とする請求項１から３のいずれかの１項に記載のアレイ基板。
【請求項５】
前記活性層上、および前記保護層以外のゲート絶縁層上に形成されているストッパ層をさらに備えることを特徴とする請求項１から４のいずれかの１項に記載のアレイ基板。
【請求項６】
画素電極と、共通電極と、前記画素電極と前記共通電極との間に形成されるパッシベーション層と、をさらに備え、前記画素電極が前記ストッパ層上に形成され、前記ドレイン電極と電気的に接続されることを特徴とする請求項５に記載のアレイ基板。
【請求項７】
前記活性層上に形成され、且つ、前記ソース電極と前記ドレイン電極との間の領域に位置するストッパ層をさらに備えることを特徴とする請求項１から４のいずれかの１項に記載のアレイ基板。
【請求項８】
画素電極と、共通電極と、前記画素電極と前記共通電極との間に形成されるパッシベーション層と、をさらに備え、前記画素電極が前記ゲート絶縁層上に形成されることを特徴とする請求項７に記載のアレイ基板。
【請求項９】
前記ゲート電極と同一層に設けられ、且つ、同期に形成されたゲートラインをさらに備え、前記保護層が少なくとも前記データラインと前記ゲートラインとが互いに交差する箇所に設けられることを特徴とする請求項１から８のいずれかの１項に記載のアレイ基板。
【請求項１０】
前記保護層の位置が前記データラインの位置に対応することを特徴とする請求項９に記載のアレイ基板。
【請求項１１】
請求項１から１０のいずれかの１項に記載のアレイ基板を備えることを特徴とする表示装置。
【請求項１２】
基板を提供し、基板上に薄膜電界効果トランジスターのゲート電極を形成し、ゲート電極が位置している第１金属層上にゲート絶縁層を形成するステップと、
基板上に保護層の薄膜を形成し、パターニング工程によって前記保護層を含むパターンを形成するステップと、
前記保護層が形成された基板上に第２金属層の薄膜を形成し、パターニング工程によって前記保護層と直接接触するデータラインを含むパターンを形成するステップと、を含み、  前記薄膜電界効果トランジスターにおける活性層と前記保護層とが同じ材料で同一層に設けられ、前記薄膜電界効果トランジスターのソース電極、ドレイン電極、および前記データラインが同一層に設けられ、且つ、同期に完成され、
前記データラインが前記保護層を越えて延在し、前記データラインの一部が前記ゲート絶縁層と直接接触することを特徴とするアレイ基板の製作方法。
【請求項１３】
前記保護層が形成された基板上に、前記第２金属層の薄膜を形成する前にストッパ層の薄膜を形成し、パターニング工程によって前記ストッパ層を含むパターンを形成することを特徴とする請求項１２に記載のアレイ基板の製作方法。
【請求項１４】
前記ストッパ層が形成された基板上に第１導電薄膜を形成し、パターニング工程によって前記ドレイン電極と電気的に接続される画素電極を含むパターンを形成し、
前記画素電極が形成された基板上にパッシベーション層を形成し、
前記パッシベーション層が形成された基板上に第２導電薄膜を形成し、パターニング工程によって共通電極を含むパターンを形成することを特徴とする請求項１３に記載のアレイ基板の製作方法。
【請求項１５】
アレイ基板におけるゲートラインと前記ゲート電極とが、同一層に設けられ、且つ同期に形成され、前記保護層が少なくとも前記データラインと前記ゲートラインとが互いに交差する箇所に設けられることを特徴とする請求項１２から１４のいずれかの１項に記載のアレイ基板の製作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板、表示装置及びアレイ基板の製作方法に関する。
【背景技術】
【０００２】
フラットパネルディスプレーはすでに、かさばって重いＣＲＴディスプレーに代わって、人々の日常生活に益々深く根付いている。目下、よく使われているフラットパネルディスプレーとして、液晶ディスプレー（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ，ＬＣＤ）および有機発光ダイオード（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ，ＯＬＥＤ）ディスプレーがある。上記フラットパネルディスプレーは、体積が小さく、パワー消費が低く、輻射がないなどの特性により、現在のフラットパネルディスプレーのマーケットで主な地位を占めている。
【０００３】
アレイ基板は、ディスプレーの重要な構成部分であり、その中で、薄膜電界効果トランジスター（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）型のアレイ基板は、目下、広く用いられているアレイ基板の１種である。ＴＦＴアレイ基板において、ＴＦＴスイッチは通常、ゲート電極、ソース・ドレイン電極、およびソース・ドレイン電極に電気的に接続されている活性層から構成され、活性層上にストッパ層が設けられる。ソース・ドレイン電極を形成する際、ストッパ層は、活性層が破壊されないように活性層を保護して、ＴＦＴスイッチの性能を向上させる。また、通常、データラインとソース・ドレイン電極とが同一の金属層に設けられ、且つ、ゲートラインとゲート電極とが同一の金属層に設けられる。図１に示したデータラインとゲートラインとの重なる箇所の概略断面図には、データライン１、ゲートライン２、ゲート絶縁層３、およびストッパ層４が含められている。ゲート絶縁層３とストッパ層４としては、通常ＳｉＯｘ又はＳｉＯｘ/ＳｉＮｘを採用し、その緻密性が悪いため、ゲート絶縁層３又はストッパ層４と、隣接する金属層との間の接触面にバブル形状の隙間が存在する場合がある（例えば、図１に示したデータライン１とストッパ層４との間）。ストッパ層とデータラインを形成する金属との間の接触面にバブル形状の隙間が存在するため、データラインをエッチングする時、エッチング液がこれらのバブル形状の隙間を介してストッパ層とデータラインとの接触面まで浸入して、データラインをエッチングすることで、データラインが断線されてしまう。特に、ゲート絶縁層或いはストッパ層において高度が変わる位置、つまり、通常ゲート電極又はゲートラインの位置に対応する段差部の箇所（例えば、図１において、データライン１とゲートライン２との重なる箇所である段差部５であり、ここで低い高度が高くなって段差部を形成する）で、このような不良がひどくなる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、従来の技術において、ストッパ層とデータラインを形成する金属との間の接触面にバブル形状の隙間が存在することで、データラインをエッチングする時、データラインの断線が発生しやすい問題を解決できるアレイ基板、表示装置及びアレイ基板の製作方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明で提供するアレイ基板は、基板と、基板上に形成されている薄膜電界効果トランジスター（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）およびデータラインとを備え、前記薄膜トランジスターが、ゲート電極、活性層、ソース電極およびドレイン電極を備え、前記ゲート電極と前記活性層との間にゲート絶縁層が形成され、前記アレイ基板が、前記ゲート絶縁層と前記データラインとの間に形成され前記データラインと直接接触する保護層をさらに備え、前記保護層と前記活性層とが、同じ材料で同一層に設けられる。
【０００６】
また、前記保護層は、ＺｎＯ、ＩｎＺｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、又はＺｒＩｎＺｎＯである。
【０００７】
また、前記保護層の厚さは、２００Å〜２０００Åである。
【０００８】
また、前記薄膜電界効果トランジスターは、ボトムゲート型の薄膜電界効果トランジスターである。
【０００９】
また、当該アレイ基板は、前記活性層上、および前記保護層以外のゲート絶縁層上に形成されているストッパ層をさらに備える。
【００１０】
また、当該アレイ基板は、画素電極と、共通電極と、前記画素電極と共通電極との間に形成されるパッシベーション層と、をさらに備え、前記画素電極が前記ストッパ層上に形成される。
【００１１】
また、当該アレイ基板は、前記活性層上のみに形成されているストッパ層をさらに備える。
【００１２】
また、当該アレイ基板は、画素電極、共通電極、および前記画素電極と共通電極との間に形成されるパッシベーション層をさらに備え、前記画素電極が前記ゲート絶縁層の上に形成され、前記ドレイン電極と電気的に接続されている。
【００１３】
また、当該アレイ基板は、前記ゲート電極と同一層に設けられ、且つ、同期に形成されたゲートラインをさらに備え、前記保護層は、少なくとも前記データラインと前記ゲートラインとが互いに交差する箇所に設けられる。
【００１４】
また、前記保護層の位置は、前記データラインの位置に対応する。
【００１５】
本発明によれば、データラインとゲート絶縁層との間にこれら両方と直接接触する保護層を設けているため、保護層とデータラインとの間にバブル形状の隙間が形成されず、且つ、優れた耐エッチング性を具備し、データラインをエッチングする時、データラインがエッチングされ断線しないように、データラインを保護する。同時に、金属保護層の材料がＺｎＯ、ＩｎＺｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、又はＺｒＩｎＺｎＯであり、その柔軟性が金属材料より優れて、段差部で断裂しにくいため、データラインに生じる断線を減少するのにも有利である。
【００１６】
また、本発明は、上記アレイ基板を備える表示装置を提供する。
【００１７】
また、本発明で提供するアレイ基板の製作方法は、
基板を提供し、基板上に薄膜電界効果トランジスターのゲート電極を形成し、ゲート電極が位置している第１金属層上にゲート絶縁層を形成するステップと、
提供された基板上に保護層の薄膜を形成し、パターニング工程によって前記保護層を含むパターンを形成するステップと、
前記保護層が形成された基板上に第２金属層の薄膜を形成し、パターニング工程によって前記保護層に直接接触するデータラインを含むパターンを形成するステップと、を含み、
前記薄膜電界効果トランジスターの活性層と前記保護層とが同一層に設けられ、且つ同じ材料で形成され、前記薄膜電界効果トランジスターのソース電極、ドレイン電極、および前記データラインが同一層に設けられ同期に完成される。
【００１８】
また、前記第２金属層が形成された基板上にストッパ層の薄膜を形成し、パターニング工程によってストッパ層を含むパターンを形成する。
【００１９】
また、前記ストッパ層が形成された基板上に第１導電薄膜を形成し、パターニング工程によって前記ドレイン電極と電気的に接続される画素電極を含むパターンを形成し、
前記画素電極が形成された基板上にパッシベーション層を形成し、
前記パッシベーション層が形成された基板上に第２導電薄膜を形成し、パターニング工程によって共通電極を含むパターンを形成する。
【００２０】
また、アレイ基板におけるゲートラインと前記ゲート電極とは、同一層に設けられ、且つ同期に形成され、前記保護層が少なくとも前記データラインと前記ゲートラインとが互いに交差する箇所に設けられる。
【００２１】
本発明によれば、データラインとゲート絶縁層との間にストッパ層を設けず、データラインとゲート絶縁層との間にこれら両方と直接接触する保護層を設けているため、保護層とデータラインとの間にバブル形状の隙間が形成されず、且つ、優れた耐エッチング性を具備し、データラインをエッチングする時、データラインがエッチングされ断線しないように、データラインを保護する。同時に、金属保護層の材料がＺｎＯ、ＩｎＺｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、又はＺｒＩｎＺｎＯであり、その柔軟性が金属材料より優れて、段差部で断裂しにくいため、データラインに生じる断線を減少するのにも有利である。
【００２２】
以下、本発明の実施例の技術案をより明確に説明するために、実施例の図面を簡単に説明する。明らかに、以下の図面はただ本発明の部分的実施例に係り、本発明に対する制限ではない。
【図面の簡単な説明】
【００２３】
【図１】図１は、従来のアレイ基板におけるデータラインとゲートラインとが交差する箇所の断面概略図である。
【図２】図２は、本発明の実施例に係るアレイ基板の構造概略図である。
【図３】図３は、本発明のもう一つの実施例に係るアレイ基板の構造概略図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施例の目的、技術案およびメリットをより明確に説明する為に、図面を参照しながら、本発明の実施例の技術案をより明確且つ完全に説明する。明らかに、以下の実施例は、本発明の部分的実施例に過ぎず、全部の実施例ではない。本発明の実施例に基づいて、この分野の従業者が創造的な労働なく得られる他の全部の実施例も本発明の保護範囲内にある。
【００２５】
図２に示すように、本発明で提供するアレイ基板は、基板１０１を備え、基板上には薄膜電界効果トランジスターＴＦＴ及びデータライン１０７が形成されている。ＴＦＴは、ゲート電極１０２、活性層１０５、ソース電極１０８２、およびドレイン電極１０８１を備える。ゲート電極１０２と活性層１０５との間にはゲート絶縁層１０４が形成されている。アレイ基板は、ゲート絶縁層１０４とデータライン１０７との間に形成され、且つ、データライン１０７と直接接触する保護層１１２を備える。当該保護層１１２と活性層１０５とは、同じ材料で同一層に設けられる。もちろん、保護層１１２の面積は、データラインを保護できるように、実際の設計要求に応じて決められる。
【００２６】
例えば、保護層１１２の材料は、ＺｎＯ、ＩｎＺｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、又はＺｒＩｎＺｎＯの中のいずれかの１種である。
【００２７】
例えば、保護層１１２の厚さは２００Å〜２０００Åである。
【００２８】
本実施例におけるＴＦＴは、ボトムゲート型のＴＦＴである。
【００２９】
例えば、当該アレイ基板は、活性層１０５上、および保護層１１２以外のゲート絶縁層１０４上に形成されているストッパ層１０６を備える。本実施例において、ストッパ層１０６は依然としてゲート絶縁層１０４の部分領域を覆う。保護層１１２が位置する領域に対応する領域において、ストッパ層１０６が除去される。もちろん、アレイ基板全体の厚さ及び各領域の厚さの均一性を考えない場合、保護層１１２が位置する領域に対応する領域におけるストッパ層１０６を保留してもよい。
【００３０】
例えば、当該アレイ基板は、画素電極１０９、共通電極１１１、および画素電極１０９と共通電極１１１との間に形成されているパッシベーション層１１０を備える。画素電極１０９は、ストッパ層１０６上に形成され、ドレイン電極１０８１と電気的に接続される。
【００３１】
例えば、当該アレイ基板は、ゲート電極１０２と同一層に設けられ同期に形成されたゲートライン１０３を備える。例えば、ゲートライン１０３とデータライン１０７は交差するように設けられる。例えば、保護層１１２は、少なくともゲートライン１０３とデータライン１０７とが互いに交差する箇所に設けられる。ゲートラインとデータラインとが交差する箇所において、ゲートラインとデータラインとの間の絶縁層に高度差が存在するため、少なくともゲートライン１０３とデータライン１０７とが互いに交差する箇所に設けられる保護層は、データラインがエッチングされないようにデータラインを保護できる。しかし、本発明の実施例はこれに限られず、保護層１１２の位置は、データライン１０７の位置に対応してもよい。つまり、データラインをより良好に保護できるように、データライン全体の下方に保護層を設けてもよい。
【００３２】
例えば、保護層１１２は、データラインの下方の絶縁層中においてゲートラインによる段差部を完全に覆うように、ゲートライン１０３とデータライン１０７とが互いに交差する領域よりも大きくなってもよい。
【００３３】
この実施例によれば、データラインとゲート絶縁層との間に、データラインと直接接触する保護層を設ける。保護層が活性層と同じ半導体材料で製作されるため、その緻密度がゲート絶縁層よりも高く、保護層とデータラインとの間にバブル形状の隙間が形成されず、且つ、優れた耐エッチング性を具備し、データラインをエッチングする時、データラインがエッチングされ断線しないように、データラインを保護する。同時に、保護層の材料がＺｎＯ、ＩｎＺｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、又はＺｒＩｎＺｎＯであり、その柔軟性が金属材料より優れて、段差部で断裂しにくいため、データラインに生じる断線を減少するのにも有利である。
【００３４】
図３に示すように、本発明の実施例に係るもう１種のアレイ基板についても、ボトムゲート型のＴＦＴを例として説明する。当該アレイ基板は、基板１０１を備え、基板上にゲート電極１０２、ゲートライン１０３、ゲート絶縁層１０４、活性層１０５、データライン１０７、ソース電極１０８２、ドレイン電極１０８１、画素電極１０９、パッシベーション層１１０、及び共通電極１１１が形成され、ゲートライン１０３とデータライン１０７とが交差するように設けられ、且つ、互いに絶縁される異なる層に位置している。ゲート電極１０２、活性層１０５、ソース電極１０８２、およびドレイン電極１０８１は、ＴＦＴを構成している。
【００３５】
当該アレイ基板は、ゲート絶縁層１０４とデータライン１０７との間に形成され、且つ、データライン１０７と直接接触する保護層１１２を備え、当該保護層１１２は活性層１０５と同じ材料で同一層に設けられる。前の実施例との区別として、ストッパ層１０６が活性層１０５上のみに形成され、他の領域には設けていないため、当該アレイ基板の厚さの減少に有利である。ストッパ層１０６が活性層１０５上のみに形成されるため、それに応じて、前記画素電極が前記ゲート絶縁層上に形成される。
【００３６】
この実施例によれば、データラインとゲート絶縁層との間に、データラインと直接接触する保護層を設ける。保護層が活性層と同じ半導体材料で製作されるため、その緻密度がゲート絶縁層よりも高く、保護層とデータラインとの間にバブル形状の隙間が形成されず、且つ、強い耐エッチング性を具備する。データラインをエッチングする時、データラインがエッチングされ断線が生じないように、データラインを保護する。活性層上のみで当該ストッパ層を形成することで、当該アレイ基板の厚さの減少に有利である。
【００３７】
以上説明したのは、本発明の２つの好ましい実施例であり、本発明の技術思想は、同じく共面型ＴＦＴアレイ基板、バックチャンネルエッチング型アレイ基板、およびトップゲート型アレイ基板にも適用できるが、ここではその説明を省略する。
【００３８】
また、本発明の実施例は、上記実施例に係るアレイ基板を備える表示装置を提供する。
【００３９】
本発明の実施例で提供するアレイ基板の製作方法は、
基板を提供し、基板上に薄膜電界効果トランジスターのゲート電極を形成し、ゲート電極が位置する第１金属層の上にゲート絶縁層を形成するステップＳ１０１と、
提供された基板上に保護層の薄膜を形成し、パターニング工程によって保護層を含むパターンを形成するステップＳ１０２と、
保護層が形成された基板上に第２金属層の薄膜を形成し、パターニング工程によって保護層と直接接触するデータラインを含むパターンを形成するステップＳ１０３と、を含む。
【００４０】
例えば、薄膜電界効果トランジスターにおける活性層と保護層とが同じ材料で同一層に設けられ、薄膜電界効果トランジスターのソース電極、ドレイン電極、及びデータラインが同一層に設けられ同期に完成される。
【００４１】
例えば、当該方法は、第２金属層が形成された基板上に、ストッパ層の薄膜を形成し、パターニング工程によってストッパ層を含むパターンを形成するステップＳ１０４をさらに含む。
【００４２】
例えば、当該方法は、ストッパ層が形成された基板上に第１導電薄膜を形成し、パターニング工程によってドレイン電極と電気的に接続される画素電極を含むパターンを形成するステップＳ１０５をさらに含む。
【００４３】
例えば、当該方法は、画素電極が形成された基板上にパッシベーション層を形成するステップＳ１０６をさらに含む。
【００４４】
例えば、当該方法は、パッシベーション層が形成された基板上に第２導電薄膜を形成し、パターニング工程によって共通電極を含むパターンを形成するステップＳ１０７をさらに含む。
【００４５】
例えば、アレイ基板におけるゲートラインとゲート電極とは、同一層に設けられ同期に形成され、ゲートラインの位置が保護層の位置に対応する。
【００４６】
本発明の実施例によれば、データラインとゲート絶縁層との間にストッパ層を設置せず、データラインとゲート絶縁層との間にこれらの両方に直接接触する保護層を設けるため、データラインをエッチングする時、データラインがエッチングされ断線が生じないように、データラインを保護できる。同時に、保護層は、段差部でデータラインの断裂を減少するのにも有利である。
【００４７】
本発明の実施例で提供するアレイ基板の製作方法は、以下のステップを含む。
ステップ１：基板を提供し、基板上に第１金属層の薄膜を蒸着し、１回のパターニング工程によってゲート電極およびゲートラインを含むパターンを形成する。
ステップ２：ステップ１を完了した基板上にゲート絶縁層を形成する。
ステップ３：ステップ２を完了した基板上に活性層および保護層を含む薄膜を形成し、パターニング工程によって活性層および保護層を含むパターンを形成する。
ステップ４：ステップ３を完了した基板上にストッパ層を形成する。
ステップ５：ステップ４を完了した基板上に第２金属層の薄膜を形成し、１回のパターニング工程によってソース電極、ドレイン電極、およびデータラインを含むパターンを形成する。
ステップ６：ステップ５を完了した基板上に画素電極層の薄膜を形成し、１回のパターニング工程によってドレイン電極と電気的に接続する画素電極を形成する。
ステップ７：ステップ６を完了した基板上にパッシベーション層を形成する。
ステップ８：ステップ７を完了した基板上に透明導電層の薄膜を形成し、１回のパターニング工程によって共通電極のパターンを形成する。
【００４８】
例えば、ステップ４において、ストッパ層は、活性層上、および保護層以外のゲート絶縁層上に形成される。或いは、ストッパ層は活性層上のみに形成される。
【００４９】
例えば、ステップ３において、保護層と活性層とが同一層に設けられ同期に形成される。
【００５０】
例えば、保護層と活性層とは、互いに絶縁される。
【００５１】
例えば、保護層は、ＺｎＯ、ＩｎＺｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、或いはＺｒＩｎＺｎＯである。
【００５２】
例えば、保護層の厚さは、２００Å〜２０００Åである。
【００５３】
当該方法の中のパターニング工程は、例えば、フォトレジストの塗布、露光、現像、およびフォトレジストの除去などのステップを含む。
【００５４】
本実施例によれば、データラインとゲート絶縁層との間に、データラインと直接接触する保護層を設ける。保護層が活性層と同じ半導体材料で製作されるため、その緻密度がゲート絶縁層よりも高く、保護層とデータラインとの間にバブル形状の隙間が形成されず、且つ、優れた耐エッチング性を具備し、データラインをエッチングする時、データラインがエッチングされ断線しないように、データラインを保護する。同時に、保護層の材料がＺｎＯ、ＩｎＺｎＯ、ＺｎＳｎＯ、ＧａＩｎＺｎＯ、又はＺｒＩｎＺｎＯであり、その柔軟性が金属材料より優れて、段差部で断裂しにくいため、データラインに生じる断線を減少するのにも有利である。
【００５５】
以上、アレイ基板に画像電極および共通電極の両方が存在する構造を例として説明したが、本発明はこれに限られず、アレイ基板上に共通電極を設置しなくてもよい。本発明の実施例に係るアレイ基板は、液晶ディスプレーパネル、有機発光ディスプレーパネル等に適用できる。
【００５６】
以上の実施例は、本発明の例示的な実施例に過ぎず、本発明の保護範囲を限定するのもではない。本発明の保護範囲は、特許請求の範囲によって決められる。
【符号の説明】
【００５７】
１０１  基板
１０２  ゲート電極
１０３  ゲートライン
１０４  ゲート絶縁層
１０５  活性層
１０６  ストッパ層
１０７  データライン
１０８１  ドレイン電極
１０８２  ソース電極
１０９  画素電極
１１０  パッシベーション層
１１１  共通電極
１１２  保護層
【図１】
0006359650.tif 000002
【図２】
0006359650.tif 000003
【図３】
0006359650.tif 000004