(57)【特許請求の範囲】
【請求項１】
第１の端部と第２の端部とを有する中空チャネルのピラー構造を備えるメモリデバイスであって、
前記ピラー構造の前記第１の端部はソースに連結され、前記ピラー構造の前記第２の端部はビットラインに連結されており、
前記ピラー構造は、
誘電材料を囲むチャネルをさらに有し、前記チャネルは第１の領域と第２の領域とを有しており、
前記第１の領域は、前記ソースの近位に前記ピラー構造に沿って配置されており、前記第２の領域は、前記ソースから遠位に前記ピラー構造に沿って配置された延伸チャネル部と、前記第１の領域および前記第２の領域の境界において、前記延伸チャネル部から延伸するブリッジ部と、を有し、
前記チャネルの前記第１の領域は、第１のドーピングレベルを有し、前記延伸チャネル部及び前記ブリッジ部は、第２のドーピングレベルを有し、
前記第２のドーピングレベルは、前記第１のドーピングレベルより低い、メモリデバイス。
【請求項２】
前記ブリッジ部は、前記中空チャネルのピラー構造における一の側壁から対向する側壁まで延伸する、請求項１に記載のメモリデバイス。
【請求項３】
前記境界は、前記延伸チャネル部の延伸方向に対し傾斜している、請求項１または２に記載のメモリデバイス。
【請求項４】
前記延伸チャネル部および前記ブリッジ部は、同じ導電型である、請求項１から３のいずれか一項に記載のメモリデバイス。
【請求項５】
前記チャネルは、ポリシリコン材料を有する、請求項１から４のいずれか一項に記載のメモリデバイス。
【請求項６】
前記ピラー構造の前記第１の端部に形成されるセレクトゲートソース（ＳＧＳ）と、
前記ピラー構造の前記第２の端部に形成されるセレクトゲートドレイン（ＳＧＤ）と、をさらに備える、請求項１から５のいずれか一項に記載のメモリデバイス。
【請求項７】
前記ＳＧＳと前記ＳＧＤとの間に、前記ピラー構造に沿って形成される少なくとも１つの不揮発性メモリセルをさらに備える、請求項６に記載のメモリデバイス。
【請求項８】
前記不揮発性メモリセルは、前記延伸チャネル部に対向して、前記ピラー構造に沿って形成される、ダミーセルを含む、請求項７に記載のメモリデバイス。
【請求項９】
前記メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）の一部を備える、請求項１から８のいずれか一項に記載のメモリデバイス。
【請求項１０】
前記メモリデバイスは、複数のメモリデバイスから成るアレイの一部を備える、請求項１から９のいずれか一項に記載のメモリデバイス。
【請求項１１】
ソース層と、
前記ソース層上に形成される第１の中空チャネルのピラー構造と、
前記第１の中空チャネルのピラー構造上に形成される第２の中空チャネルのピラー構造と、を備え、
前記第１の中空チャネルのピラー構造は、第１のドーピングレベルを有する第１のチャネルを有し、
前記第２の中空チャネルのピラー構造は、第２のチャネルを有し、前記第２のチャネルは、前記第２の中空チャネルのピラー構造に沿って延伸する延伸チャネル部と、前記第１のチャネルおよび前記第２のチャネルの境界において、前記延伸チャネル部から延伸するブリッジ部とを含み、
前記延伸チャネル部及び前記ブリッジ部は、第２のドーピングレベルを有し、
前記第２のチャネルは前記第１のチャネルと接触しており、
前記第２のドーピングレベルは前記第１のドーピングレベルより低い、メモリデバイス。
【請求項１２】
前記ブリッジ部は、前記第２の中空チャネルのピラー構造における一の側壁から、対向する側壁まで延伸する、請求項１１に記載のメモリデバイス。
【請求項１３】
前記境界は、前記延伸チャネル部の延伸方向に対し傾斜している、請求項１１または１２に記載のメモリデバイス。
【請求項１４】
前記延伸チャネル部および前記ブリッジ部は、同じ導電型である、請求項１１から１３のいずれか一項に記載のメモリデバイス。
【請求項１５】
前記第１のチャネルおよび前記第２のチャネルは、ポリシリコン材料を有する、請求項１１から１４のいずれか一項に記載のメモリデバイス。
【請求項１６】
前記第１の中空チャネルのピラー構造に沿って形成されるセレクトゲートソース（ＳＧＳ）と、
前記第２の中空チャネルのピラー構造に沿って形成されるセレクトゲートドレイン（ＳＧＤ）と、をさらに備える、請求項１１から１５のいずれか一項に記載のメモリデバイス。
【請求項１７】
前記ＳＧＳと前記ＳＧＤとの間に、前記第１の中空チャネルのピラー構造、前記第２の中空チャネルのピラー構造、またはそれらの組み合わせに沿って形成される少なくとも１つの不揮発性メモリセルをさらに備える、請求項１６に記載のメモリデバイス。
【請求項１８】
前記不揮発性メモリセルは、前記第２の中空チャネルのピラー構造に沿って形成される、ダミーセルを含む、請求項１７に記載のメモリデバイス。
【請求項１９】
前記メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）の一部を備える、請求項１１から１８のいずれか一項に記載のメモリデバイス。
【請求項２０】
前記メモリデバイスは、複数のメモリデバイスから成るアレイの一部を備える、請求項１１から１９のいずれか一項に記載のメモリデバイス。
【請求項２１】
ソース層を形成する段階と、
前記ソース層上に第１のチャネルを有する第１のピラー構造を形成する段階と、
前記第１のピラー構造上に第２のチャネルを有する第２のピラー構造を形成する段階であって、前記第２のチャネルは、前記第２のピラー構造に沿って延伸する延伸チャネル部と、前記第１のチャネルおよび前記第２のチャネルの境界において、前記延伸チャネル部から延伸する、ブリッジ部と、を含む、段階と、を備え、
前記第１のチャネルは、第１のドーピングレベルを有し、
前記延伸チャネル部及び前記ブリッジ部は、第２のドーピングレベルを有し、前記第２のドーピングレベルは前記第１のドーピングレベルより低い、メモリデバイスの製造方法。
【請求項２２】
前記ブリッジ部は、前記第２のピラー構造における一の側壁から、対向する側壁まで延伸する、請求項２１に記載の製造方法。
【請求項２３】
前記境界は、前記延伸チャネル部の延伸方向に対し傾斜している、請求項２１または２２に記載の製造方法。
【請求項２４】
前記延伸チャネル部および前記ブリッジ部は、同じ導電型である、請求項２１から２３のいずれか一項に記載の製造方法。
【請求項２５】
前記第１のピラー構造を形成する段階は、第１の誘電材料を囲む第１のポリシリコンチャネルを有する第１の中空チャネルのピラー構造を形成する段階を有し、
前記第２のピラー構造を形成する段階は、前記第１の中空チャネルのピラー構造上に第２の中空チャネルのピラー構造を形成する段階を有し、前記第２の中空チャネルのピラー構造は、第２の誘電材料を囲む第２のポリシリコンチャネルを有し、前記第２のポリシリコンチャネルは、前記第１のポリシリコンチャネルと接触する、請求項２１から２４のいずれか一項に記載の製造方法。
【請求項２６】
前記第１のピラー構造にセレクトゲートソース（ＳＧＳ）を形成する段階と、
前記第２のピラー構造にセレクトゲートドレイン（ＳＧＤ）を形成する段階と、
前記ＳＧＳと前記ＳＧＤとの間に、前記第１のピラー構造、前記第２のピラー構造、またはそれらの組み合わせに沿って少なくとも１つの不揮発性メモリセルを形成する段階と、をさらに備える、請求項２１から２５のいずれか一項に記載の製造方法。
【請求項２７】
前記不揮発性メモリセルは、前記第２のピラー構造に沿って形成されるダミーセルを含む、請求項２６に記載の製造方法。
【請求項２８】
前記メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）の一部を有する、請求項２１から２７のいずれか一項に記載の製造方法。
【請求項２９】
前記メモリデバイスは、複数のメモリデバイスから成るアレイの一部を有する、請求項２１から２８のいずれか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の複数の実施形態は、半導体製造に関する。具体的には、本明細書に開示される主題に係る複数の実施形態は、縦型ＮＡＮＤストリングデバイスの製造に関する。
【背景技術】
【０００２】
縦型ＮＡＮＤストリングデバイスは、ピラー（柱）に沿って形成された薄型チャネルを有する。セレクトゲートソース（ＳＧＳ）、１または複数の不揮発性メモリセル（ＮＡＮＤメモリセル）、１または複数の制御ゲートおよびセレクトゲートドレイン（ＳＧＤ）等の様々なデバイスが、薄型チャネルに沿って配置されている。チャネルは一端においてビットライン（ＢＬ）に、他端においてソースに接続されている。チャネルのＢＬ端部においてチャネルを通る伝導を制御すべく、第１の選択信号がＳＧＤに印加され、チャネルのソース端部においてチャネルを通る伝導を制御すべく、第２の信号がＳＧＳに印加される。縦型ＮＡＮＤストリングデバイスはメモリアレイ内に配置可能であり、メモリアレイでは、複数のＮＡＮＤメモリセルが、列信号ライン（例えば、ビットライン）と行信号ライン（例えば、ワードライン）との交差位置に配置されている。個々の列信号ラインおよび／または行信号ラインがメモリコントローラに電気的に接続され、ＮＡＮＤメモリセルに選択的にアクセスし、操作する。
【０００３】
本明細書に開示される複数の実施形態は、添付図面において限定としてではなく、例示として示されており、添付図面中、同様の参照符号は、同様の要素を示す。図示の簡略化および／または明瞭性のため、図に示される要素は必ずしも縮尺通りではないことが理解されるだろう。例えば、明瞭性のため、いくつかの要素の寸法は、他の要素に対して強調されることがある。図の縮尺は、本明細書で示される様々な要素に関し、正確な寸法および／または寸法比を表わしていない。さらに、適切と考えられる場合には、複数の図面間で参照符号を反復して用いて、対応するおよび／または類似する要素を示す。
【図面の簡単な説明】
【０００４】
【図１】本明細書に開示される主題による、ドープ中空チャネル（ＤＨＣ）の縦型ＮＡＮＤストリングデバイスの側断面図を示す。
【図２】本明細書に開示される主題による、ＤＨＣ縦型ＮＡＮＤストリングデバイスを形成する技術の例示的な一実施形態のフロー図を示す。
【図３Ａ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｂ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｃ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｄ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｅ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｆ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｇ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｈ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｉ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｊ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図３Ｋ】本明細書に開示される主題による製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイスを示す。
【図４Ａ】図３Ｅおよび図３Ｆに示されるプロセス段階をより詳細に示す。
【図４Ｂ】図３Ｅおよび図３Ｆに示されるプロセス段階をより詳細に示す。
【図４Ｃ】図３Ｅおよび図３Ｆに示されるプロセス段階をより詳細に示す。
【図５】従来のＤＨＣ縦型ＮＡＮＤストリングデバイスの側断面図を示す。
【図６】本明細書に開示される主題による１または複数のＤＨＣ  ＮＡＮＤストリングデバイスを有するメモリアレイの例示的な一実施形態の概略図を示す。
【図７】本明細書に開示される主題による同一のピラー構造内に互いに重なり合って形成される２つの３次元（３Ｄ）薄型チャネルの領域を有する１または複数のＤＨＣ縦型ＮＡＮＤストリングデバイスを有する電子システムの例示的な一実施形態の機能ブロック図を示す。
【発明を実施するための形態】
【０００５】
本明細書に記載の複数の実施形態は、半導体製造、具体的には縦型ＮＡＮＤストリングデバイスの製造に関する。しかしながら、関連技術分野における当業者は、本明細書に開示される複数の実施形態は、１または複数の具体的な詳細を省いても、または他の方法、コンポーネント、材料等を用いても実施可能であることを認識するであろう。他の例において、本明細書の態様を不明瞭にするのを回避すべく、周知の構造、材料、または操作は、詳細に示されまたは記載されていない。
【０００６】
本明細書の全体を通して、「一実施形態」または「ある実施形態」という言及は、当該実施形態に関連して記載された特定の機能、構造、または特性が少なくとも一実施形態に含まれることを意味する。故に、本明細書全体の様々な箇所における「一実施形態において」または「ある実施形態において」という文言の記載は、必ずしも全てが同一の実施形態を指しているわけではない。さらに、特定の機能、構造、または特性は、１または複数の実施形態において、任意の好適な態様で組み合わされ得る。また、本明細書において使用される「例示的」という語は、「例示として、例として、または実例として機能する」ことを意味する。本明細書において「例示的」として記載されるいかなる実施形態も、他の複数の実施形態に対し、必然的に好ましいまたは有利なものとして解釈されるべきではない。
【０００７】
様々な操作は、特許請求された主題を理解するのに最も役立つ態様において、複数の別個の操作として順番に記載されることがある。しかしながら、記載の順序は、これらの操作が必然的に順序に依存するものであることを示唆するものとして解釈されるべきではない。特に、これらの操作は提示の順に実行される必要はない。記載された複数の操作は、記載された実施形態とは異なる順序で実行され得る。様々な追加の操作が実行され得、および／または、記載された複数の操作は、追加的な実施形態において省略され得る。
【０００８】
本明細書に開示される主題は、同一のピラー構造内に互いに重なり合って形成された２つの３次元（３Ｄ）薄型チャネルの領域を有するドープ中空チャネル（ＤＨＣ）の縦型ＮＡＮＤストリングデバイスを提供し、そこにおいて、各薄型チャネルの領域に対するドープは、他方の領域のドープとは独立して、別個に最適化可能である。特に、下方の薄型チャネルのドープは、薄型チャネルの連続性および高ストリング電流のために最適化され得、これに対し、上方の薄型チャネルのドープは、リーク電流を改善すべく最適化され得、改善された電圧ブースト（プログラム阻害）性能が提供され得る。
【０００９】
本明細書に開示される本主題の複数の例示的な実施形態は、中空チャネルのピラー構造を有するメモリデバイスを提供する。中空チャネルのピラー構造は、第１の端部および第２の端部を有し、ピラー構造の第１の端部は、ソースに連結され、チャネルの第２の端部はビットラインに連結されている。ピラー構造は、誘電材料を囲む薄型チャネルをさらに有し、誘電材料内において薄型チャネルは第１の領域および第２の領域を有する。第１の領域は、ソースの近位にピラー構造に沿って配置され、第２の領域はソースから遠位にピラー構造に沿って配置されている。例示的な一実施形態において、薄型チャネルの第１の領域は、第１のドーピングレベルを有し、薄型チャネルの第２の領域は、第２のドーピングレベルを有しており、そこにおいて第２のドーピングレベルは第１のドーピングレベルとは異なる。
【００１０】
本明細書に開示される主題の複数の他の例示的な実施形態は、ソース層、ソース層上に形成される第１の中空チャネルのピラー構造、および第１の中空チャネルのピラー構造上に形成される第２の中空チャネルのピラー構造を有するメモリデバイスを提供する。第１の中空チャネルのピラー構造は、第１のドーピングレベルを有する第１の薄型チャネルを有する。第２の中空チャネルのピラー構造は、第２のドーピングレベルを有する第２の薄型チャネルを有する。第２の薄型チャネルは、第１の薄型チャネルと接触し、第２のドーピングレベルは、第１のドーピングレベルとは異なる。別の例示的な実施形態において、第１および第２のドーピングレベルは、同一である。
【００１１】
図１は、本明細書に開示される主題によるドープ中空チャネル（ＤＨＣ）の縦型ＮＡＮＤストリングデバイス１００の側断面図を示す。ＤＨＣ  ＮＡＮＤ縦型ストリングデバイス１００は、チャネルまたはピラー構造１０１を有する。ピラー構造１０１は、薄型チャネル１０２、ブリッジ１０３、および薄型チャネル１０４を有する。薄型チャネル１０４は、同一のピラー構造１０１内の薄型チャネル１０２上に形成される。本明細書に開示される主題によると、各薄型チャネル１０２および１０４のドープはそれぞれ、他方の薄型チャネルのドープとは独立して、別個に最適化され得る。図５は、図１と対照的な従来のＤＨＣ縦型ＮＡＮＤストリングデバイス５００の側断面図を示す。ＤＨＣ縦型ＮＡＮＤストリングデバイス５００は、チャネルまたはピラー構造５０１を有する。ピラー構造５０１は、薄型チャネル５０２、ドープされたポリシリコンプラグ５０３、およびソリッドＳＧＤチャネル５０４を有する。ＤＨＣ  ＮＡＮＤストリングデバイス１００およびＤＨＣ  ＮＡＮＤストリングデバイス５００を形成する他のコンポーネントおよび特徴は、明瞭性のため図１および図５において示されていない。
【００１２】
例示的な一実施形態において、薄型チャネル１０２（本明細書において、ピラードープ薄型チャネル１０２と言う）のドーピングレベルは、薄型チャネル１０４（本明細書において、セレクトゲートドレインドープ（ＳＧＤドープ）薄型チャネル１０４と言う）のドーピングレベルより高いドーピングレベルを有する。ピラードープ薄型チャネル１０２におけるドーピングレベルが相対的により高いことにより、改善されたチャネルの連続性を提供し、高ストリング電流を維持するのに寄与する。ＳＧＤドープ薄型チャネル１０４におけるドーピングレベルが相対的により低いことにより、電圧ブースト（ＶＢｏｏｓｔ）の劣化を引き起こすリーク電流を低減する（すなわち、プログラム阻害の性能が改善される）。
【００１３】
本明細書に開示される本主題の複数の実施形態は、複数の積層薄型チャネルの間にある自然酸化物界面を除去するので、ブリッジ１０３は電流フローと干渉しない。例示的な一実施形態は、ピラー構造１０１全体の中で、ピラードープ薄型チャネル１０２とＳＧＤドープ薄型チャネル１０４との間の界面は、ブリッジ１０３の上方にあるということをもたらす。代替の例示的な実施形態において、ピラー構造１０１全体の中で、ピラードープ薄型チャネル１０２とＳＧＤドープ薄型チャネル１０４との間の界面は、ブリッジ１０３と同一レベルである。
【００１４】
図２は、本明細書に開示される主題による、ＤＨＣ縦型ＮＡＮＤストリングデバイスを形成するための技術の例示的な一実施形態のフロー図２００を示す。２０１において、ＤＨＣ縦型ＮＡＮＤストリングは既知の技術を使用して形成される。図３Ａ〜図３Ｋは、本明細書に開示される発明に係る製造の様々な段階におけるＤＨＣ縦型ＮＡＮＤストリングデバイス３００を示す。
【００１５】
図３Ａは、図２の処理２０１を実行後等の製造中における、本明細書に開示される発明に係るＤＨＣ縦型ＮＡＮＤストリングデバイス３００を示す。特に、ＤＨＣ縦型ＮＡＮＤストリングデバイス３００は、周知の方法で基板（不図示）に形成されており、チャネルまたはピラー構造３０１を有する。ピラー構造３０１は、ソース３０２、第１の酸化物層３０３、第２の酸化物層３０４、ＳＧＳ層３０５、第３の酸化物層３０６、第１のワードライン（ＷＬ）３０７、第４の酸化物層３０７、第２のＷＬ層３０９、複数のダミーセル（領域３１０の上方）と複数のデータセル（領域３１０の下方）との間の酸化物分離領域３１０、第３のＷＬ層３１１、第５の酸化物層３１２、第４のＷＬ層３１３、第６の酸化物層３１４、第６のＷＬ層３１５、および第７の酸化物層３１６を有する。
【００１６】
複数のダミーおよびデータフラッシュセル３１７が形成されているが、そのうちのいくつかのみが図示されている。複数のフラッシュセル３１７は、チャネル３０１の長さに沿って形成された複数の不揮発性メモリセルである。例示的な一実施形態において、それぞれ個々のＮＡＮＤセル３１７は、制御ゲート（不図示）、ブロッキング誘電体（ポリシリコン間誘電体とも言う）（不図示）、電荷蓄積ノード（フローティングゲート（ＦＧ）または局所的電荷蓄積層であってよく、チャージトラップフラッシュ（ＣＴＦ）デバイスの場合、窒化ケイ素等）（ストレージノードとも言う）（不図示）、トンネル誘電体（不図示）、およびチャネル（不図示）を有する。各ＮＡＮＤセル３１７の制御ゲートは、対応するワードライン（ＷＬ）（不図示）に連結される。縦型ＮＡＮＤストリング３００のいくつかの実施形態において、チャネル３０１のＳＧＤ端部の近くにあるＮＡＮＤセル３１７のいくつかは、データを格納してもしなくもてよい「ダミー」のＮＡＮＤセルであり、チャネル３０１のＳＧＳ端部の近くにあるいくつかのＮＡＮＤセル３１７は、データを格納するＮＡＮＤセル（データセル）である。ＤＨＣ  ＮＡＮＤストリング３００は、図面に示されるものよりも、酸化物分離領域３１０の上方にさらに多くのダミーセルを、領域３１０の下方にさらに多くのデータセルを有し得ることを理解されたい。
【００１７】
シリコン窒化物キャップ層３１８も、周知の方法で、酸化物層３１６上に形成されており、高アスペクト比のチャネルトレンチ３１９が周知の方法で形成されている。酸化物層３２０およびポリシリコンライナ３２１（すなわち、ピラー状の薄型チャネル）がチャネルトレンチ３１９内に周知の方法で形成されている。ライナ３２１の厚みの範囲は、約３０Å（１Å＝１０−１０ｍ）から約１５０Åにわたり得る。例示的な一実施形態において、ライナ３２１のノミナルな厚みは、約８０Åである。例示的な一実施形態において、薄型チャネル３２１のドーピングレベルは、ピラー領域におけるＤＨＣの性能を最適化するように選択される。即ち、ピラー状の薄型チャネル３２１のドーピングレベルは、チャネルの連続性の改善をもたらし、高ストリング電流を維持するために選択される。例示的な一実施形態において、リンがドーパントとして使用される。ポリシリコンの代わりに、他の半導体材料が薄型チャネル３２１に使用可能である点も理解されたい。スピンオン酸化物（ＳＯＤ）３２２、すなわち酸化充填物がトレンチ３１９内に周知の方法で形成され、高密度化されている。
【００１８】
図２中の２０２において、窒化物キャップ層は高温リン酸洗浄を使用する周知の方法で除去される。図３Ｂは、窒化物キャップ層３１８が高温リン酸洗浄を使用して除去された後のＤＨＣ  ＮＡＮＤストリングデバイス３０１を示す。当該高温洗浄中、酸化充填物３２２は酸化物層３２０およびポリシリコンライナ３２１の上面より下方の３２３まで陥没させられる。酸化充填物３２２の凹部３２３の深さは、高温洗浄中に制御され、酸化物層３１６のほぼ上面に揃えられている。酸化充填物３２２に形成された凹部３２３は、緩衝酸化物エッチング（ＢＯＥ）を使用する周知の方法で洗浄され得る。
【００１９】
図２中の２０３において、バフ化学機械研磨（ＣＭＰ）が周知の方法で実行され、ＤＨＣ  ＮＡＮＤストリングデバイスの上面を平坦化する。図３Ｃは、バフ化学機械研磨後のＤＨＣ  ＮＡＮＤストリングデバイス３０１を示す。バフＣＭＰ中、酸化物層３２０の上部およびポリシリコンライナ３２１の上部が除去される。
【００２０】
図２中の２０４において、酸化物層が酸化物層の最上段上に周知の方法で堆積され、ポリシリコンの層が、新たに成長した酸化物上に周知の方法で堆積させられ、セレクトゲートドレイン（ＳＧＤ）を形成する。窒化物層がＳＧＤ層上に形成される。その後、トレンチが周知の方法で窒化物層およびポリシリコン層に形成される。酸化物がトレンチ内のポリシリコン層および窒化物層上において周知の方法で熱的に成長させられる。図３Ｄは、図２の処理２０４が実行された後のＤＨＣ  ＮＡＮＤストリングデバイス３０１を示す。具体的には、酸化物の層３２４が酸化物層３１６上に堆積させられ、ポリシリコンの層３２５が酸化物層３２４上に堆積されている。窒化物の層３２６がポリシリコン層３２５上に形成されている。トレンチ３２７が周知の方法で窒化物層３２６およびポリシリコン層３２５において形成されている。酸化物３２８がトレンチ３２７内の窒化物層３２６およびポリシリコン層３２５上に周知の方法で熱的に成長される。
【００２１】
図２中の２０５において、ポリシリコンの層がトレンチ内の酸化物上に周知の方法で形成される。パンチエッチングが周知の方法でポリシリコンおよび酸化物を介して実行され、ＤＨＣ  ＮＡＮＤストリングデバイスの酸化充填物を露出させる。図３Ｅは、ポリシリコンの層３２９が酸化物３２８上に形成された後のＤＨＣ  ＮＡＮＤストリングデバイス３０１を示す。酸化物３２８を介するパンチエッチングは、酸化充填物３２２を露出させる。
【００２２】
図２中の２０６において、ポリシリコン層が周知の方法で除去され、酸化充填物はさらに陥没し、ＤＨＣ  ＮＡＮＤストリングデバイスのピラー状の薄型チャネルを露出させる。図３Ｆは、ポリシリコン層３２９が除去され、酸化充填物３２２がさらに陥没し、ピラー状の薄型チャネル３２１を露出させた後のＤＨＣ  ＮＡＮＤストリングデバイス３０１を示す。
【００２３】
図４Ａ〜図４Ｃは、図３Ｅおよび図３Ｆに示される処理段階をさらに詳細に示す。図３Ｅに対応する図４Ａは、酸化物３２８を介するパンチエッチング後に、ポリシリコン層３２９上に成長した自然酸化物３３０が存在することを示す。図４Ｂにおいて、自然酸化物３３０を除去する選択的な酸化物の除去が周知の方法で実行され、さらに酸化充填物３２２を３３１までに陥没させる。図３Ｆに対応する図４Ｃにおいて、ポリシリコン３２９の選択的な除去がＮＨ４ＯＨまたはＴＭＡＨを使用する周知の方法で実行され、これもピラー状の薄型チャネル３２１および酸化充填物３２２の一部を３３２まで除去し、それによって、後続の処理のためにピラー状の薄型チャネル３２１を露出させる。
【００２４】
図２中の２０７において、ポリシリコンの薄型チャネル（すなわち、ＳＧＤ薄型チャネル）が周知の方法で、トレンチ内の露出した酸化物層上および露出したピラー状の薄型チャネル上に堆積させられ、その結果、ＳＧＤ薄型チャネルのポリシリコンは、ピラー状の薄型チャネルのポリシリコンに接触する。図３Ｇは、ＳＧＤ薄型チャネルのポリシリコンの層３３３が、トレンチ３２７内の酸化物層３２０／３２８および露出したピラー状の薄型チャネル３２１上に堆積させられた後のＤＨＣ  ＮＡＮＤストリングデバイス３０１を示す。薄型チャネル３３３の厚みの範囲は、約３０Åから約１５０Åにわたり得る。例示的な一実施形態において、薄型チャネル３３３のノミナルな厚みは、約８０Åである。
【００２５】
ＳＧＤ薄型チャネル３３３の製造中、ドーピングレベルがＳＧＤ領域におけるＤＨＣの性能を最適化するように選択される。即ち、ＳＧＤ薄型チャネル３３３のドーピングレベルは、電圧ブースト（ＶＢｏｏｓｔ）の劣化を引き起こすリーク電流を低減するよう選択される。例示的な一実施形態において、リンがドーパントとして使用される。ポリシリコンの代わりに、他の半導体材料が薄型チャネル３３３に使用可能である点も理解されたい。
【００２６】
例示的な一実施形態は、ピラー構造全体の中で、ピラードープ薄型チャネル３２１とＳＧＤドープ薄型チャネル３３３との間の界面は、ブリッジ３３３ａの上方にあるということをもたらす。例えば、ＳＧＤ薄型チャネル３３３が図４Ｃに示されるような面３３２上に形成される例示的な実施形態において、ブリッジ３３３ａは、ピラードープ薄型チャネル３２１とＳＧＤドープ薄型チャネル３３３との間の界面より下方になるであろう。代替の例示的な実施形態において、ピラー構造全体の中で、ピラードープ薄型チャネル３２１とＳＧＤドープ薄型チャネル３３３との間の界面は、ブリッジ３３３ａと同一レベルにある。さらなる別の代替の例示的な実施形態において、ブリッジ３３３ａは、ＨＦ／ＮＨ４ＯＨまたはＨＦ／ＴＭＡＨ等の約２時間未満の選択的なウェット洗浄による周知の方法で、除去可能である。
【００２７】
図２中の２０８において、追加の酸化充填物がＳＧＤ薄型チャネル上に周知の方法で形成され、次に約４時間、約４００℃から５００℃において蒸気緻密化が行われる。図３Ｈは、追加の酸化充填物３３４がＳＧＤ薄型チャネル３３３上に形成され、その後に酸化充填物３３４の蒸気緻密化が行われた後のＤＨＣ  ＮＡＮＤストリング３０１を示す。
【００２８】
図２中の２０９において、ＣＭＰ処理が周知の方法で実行され、ＤＨＣ  ＮＡＮＤストリングデバイス３０１の上面を平坦化し、窒化物層３２６で止める。図３Ｉは、ＣＭＰ処理が実行され、ＮＡＮＤストリング３０１の上面を平坦化させ、窒化物層３２６で止めた後のＤＨＣ  ＮＡＮＤストリングデバイス３０１を示す。
【００２９】
図２中の２１０において、酸化充填物が、例えば、ＨＦ、ＭＳＥ２またはＢＯＥ反応を利用する周知の方法で陥没させられ、ポリシリコンプラグの堆積のための準備をする。図３Ｊは、酸化充填物３３４が３３５まで陥没させられた後のＤＨＣ  ＮＡＮＤストリングデバイス３０１を示す。
【００３０】
図２中の２１１において、凹部はポリシリコンプラグを用いる周知の方法で充填され、その後、ＣＭＰ処理が周知の方法で実行され、窒化物層で止める。図３Ｋは、凹部３３５がポリシリコンプラグ３３６で充填された後、およびＣＭＰ処理が実行され、窒化物層３２６で止めた後のＤＨＣ  ＮＡＮＤストリングデバイス３０１を示す。次に、ポリシリコンプラグがビットライン（ＢＬ）（不図示）に連結される。
【００３１】
図２は、２つのＤＨＣピラー構造が上下に重ねて形成される、ＤＨＣ縦型ＮＡＮＤストリングデバイスの形成技術の例示的な一実施形態のフロー図を示しているものの、本明細書に開示された主題はそのように限定されず、本明細書に開示された技術は、互いに上下に重なり合った２つより多くのＤＨＣピラー構造の形成に使用できることを理解されたい。同様に、図１、図３Ａ〜図３Ｊおよび図４Ａ〜図４Ｃに示されるＤＨＣ縦型ＮＡＮＤストリングデバイスは、互いに上下に重なり合った２つより多くのＤＨＣピラー構造を有するように形成可能である。
【００３２】
図６は、本明細書に開示される主題による１または複数のＤＨＣ  ＮＡＮＤストリングデバイス６０１を有するメモリアレイ６００の例示的な一実施形態の概略図を示す。例示的な一実施形態において、少なくとも１つのメモリセル６０１は、本明細書に開示される主題による同一のピラー構造内に互いに上下に重なり合って形成される２つの３次元（３Ｄ）薄型チャネルの領域を有するＤＨＣ縦型ＮＡＮＤストリングデバイスを有する。図６に示されるように、複数のメモリセル６０１が、複数の列信号ライン６０２（例えば、ビットライン）と複数の行信号ライン６０３（例えば、ワードライン）との交差位置に配置されている。個々の列信号ラインおよび／または行信号ラインは、周知の方法で複数のメモリセル６０１を選択的に操作するメモリコントローラ（不図示）に、周知の方法で電気的に接続されている。メモリアレイ６００は、周知の方法でコンピュータシステムまたは情報処理システム（不図示）に連結されたソリッドステートメモリアレイまたはソリッドステートドライブの一部を有し得ることを理解されたい。
【００３３】
図７は、本明細書に開示される主題による同一のピラー構造内に互いに重なり合って形成される２つの３次元（３Ｄ）薄型チャネルの領域を有する１または複数のＤＨＣ縦型ＮＡＮＤストリングデバイスを有する電子システム７００の例示的な一実施形態の機能ブロック図を示す。システム７００は、複数の制御／アドレスライン７０３およびデータライン７０４を通してメモリデバイス７１０に連結されるプロセッサ７０１を有する。いくつかの例示的な実施形態では、データおよび制御は、同一の複数の物理的ラインを利用してもよい。いくつかの例示的な実施形態では、プロセッサ７０１は、外部マイクロプロセッサ、マイクロコントローラ、または、何らかの他のタイプの外部制御回路であってもよい。他の複数の例示的な実施形態では、プロセッサ７０１は、メモリデバイス７１０と同一パッケージ内で統合されてもよく、または、メモリデバイス７１０と同一ダイ上にすら統合されてもよい。いくつかの例示的な実施形態では、プロセッサ７０１は、制御回路７１１と統合されてもよく、これによって、同一回路の一部が両方の機能用に使用されることを可能にする。プロセッサ７０１は、ランダムアクセスメモリ（ＲＡＭ）（不図示）および／またはリードオンリーメモリ（ＲＯＭ）（不図示）等のプログラムストレージおよび中間データ用に使用される外部メモリを有してもよい。代替的に、プロセッサ７０１は、内部ＲＡＭまたはＲＯＭを有してもよい。いくつかの例示的な実施形態では、プロセッサ７０１は、プログラムまたはデータストレージ用にメモリデバイス７１０を使用してもよい。プロセッサ７０１上で実行されるプログラムは、オペレーティングシステム、ファイルシステム、欠陥チャンクリマッピング、および、エラー管理を含む多数の異なる機能を実装してもよいが、これらに限定されない。
【００３４】
いくつかの例示的な実施形態では、プロセッサ７０１が複数の外部デバイス（不図示）と通信することを可能にする外部接続７０２が設けられる。追加のＩ／Ｏ回路（不図示）が、外部接続７０２をプロセッサ７０１に連結するのに使用されてもよい。電子システム７００がストレージシステムである場合、外部接続７０２は、外部デバイスに不揮発性ストレージを提供するのに使用されてもよい。例示的な一実施形態において、電子システム７００は、ソリッドステートドライブ（ＳＳＤ）、ＵＳＢサムドライブ、セキュアデジタルカード（ＳＤカード）、または、任意の他のタイプのストレージシステムであってもよいが、これらに限定されない。外部接続７０２は、標準若しくは独自の通信プロトコルを使用して、携帯電話若しくはデジタルカメラ等のコンピュータまたは他のインテリジェントデバイスに接続するのに使用されてもよい。外部接続７０２と互換性が有り得る例示的なコンピュータ通信プロトコルは、ユニバーサルシリアルバス（ＵＳＢ）、シリアルＡＴＡ（ＳＡＴＡ）、スモールコンピュータシステムインターコネクト（ＳＣＳＩ）、ファイバーチャネル、パラレルＡＴＡ（ＰＡＴＡ）、Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）、イーサネット（登録商標）、ＩＥＥＥ−１３９４、セキュアデジタルカードインタフェース（ＳＤカード）、コンパクトフラッシュ（登録商標）インタフェース、メモリスティックインタフェース、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）またはＰＣＩ  Ｅｘｐｒｅｓｓ等の任意のバージョンのプロトコルを含むが、これらに限定されない。
【００３５】
電子システム７００が例えば、携帯電話、タブレット、ノートブックコンピュータ、セットトップボックス、または何らかの他のタイプのコンピューティングシステムといったコンピューティングシステムである場合、外部接続７０２は、Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ（ＩＥＥＥ）８０２．３、ＩＥＥＥ ８０２．１１、Ｄａｔａ Ｏｖｅｒ Ｃａｂｌｅ Ｓｅｒｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ（ＤＯＣＳＩＳ）、Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ（ＤＶＢ）−Ｔｅｒｒｅｓｔｒｉａｌ、ＤＶＢ−Ｃａｂｌｅ、およびＡｄｖａｎｃｅｄ Ｔｅｌｅｖｉｓｉｏｎ Ｃｏｍｍｉｔｔｅｅ Ｓｔａｎｄａｒｄ（ＡＴＳＣ）などのデジタルテレビ標準、および、Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ（ＧＳＭ（登録商標））、ＣＤＭＡ２０００のような符号分割多元接続（ＣＤＭＡ）に基づく複数のプロトコル、並びに、Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）などの複数の携帯電話通信プロトコルといった任意のバージョンのプロトコルのようなネットワーク接続でもよいが、これらに限定されない。
【００３６】
メモリデバイス７１０は複数のメモリセルから成るアレイ７１７を含んでよい。メモリセルアレイ７１７は、２次元または３次元のクロスポイントアレイとして編成されてよく、相変化メモリ（ＰＣＭ）、スイッチ付き相変化メモリ（ＰＣＭＳ）、抵抗メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、フラッシュメモリ、メモリスタ技術を組み込む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリ、スピントランスファートルク（ＳＴＴ）‐ＭＲＡＭ、またはクロスポイントアレイとして構築された任意の他のタイプのメモリを含んでよい。例示的な一実施形態において、メモリセルアレイ７１７は、本明細書に開示される主題による同一のピラー構造内に互いに重なり合って形成される少なくとも２つの３次元（３Ｄ）薄型チャネルの領域を有する１または複数のＤＨＣ縦型ＮＡＮＤストリングデバイスを有する。メモリアレイ７１７は、周知の方法で、ワードラインドライバ７１４および／またはビットラインドライバ７１５、並びに／またはセンスアンプ７１６に連結されてよい。アドレスラインおよび制御ライン７０３は、制御回路７１１、Ｉ／Ｏ回路７１３およびアドレス回路７１２によって受信され、デコードされてよく、アドレス回路７１２はメモリアレイ７１７に対する制御を提供してもよい。Ｉ／Ｏ回路７１３は、複数のデータライン７０４に連結してもよく、これによって、データがプロセッサ７０１から受信され、プロセッサ７０１に送信されることを可能にしてもよい。メモリアレイ７１７から読み出されたデータは、読み込みバッファ７１９に一時的に格納されてもよい。メモリアレイ７１７に書き込まれるデータは、メモリアレイ７１７に転送される前に、書き込みバッファ７１８に一時的に格納されてもよい。
【００３７】
図７に示される電子システム７００は、システムの複数の特徴の基本的な理解を容易にすべく簡略化されていることを理解されたい。より多くのストレージ領域を提供すべく、複数のメモリデバイス７１０を制御する単一プロセッサ７０１を使用することを含む、多数の異なる実施形態が可能である。ディスプレイを駆動するビデオグラフィクスコントローラ等の追加の機能と、人間指向Ｉ／Ｏのための他のデバイスとが、いくつかの例示的な実施形態に含まれ得る。
【００３８】
上記の詳細な説明に照らし、これらの変更が成され得る。以下の特許請求の範囲で使用される用語は、その範囲を、本明細書および特許請求の範囲で開示される特定の複数の実施形態に限定するように解釈されるべきではない。むしろ、本明細書に開示される複数の実施形態の範囲は、以下の特許請求の範囲によって決定されるべきであり、特許請求の範囲は、クレーム解釈に係る確立された理論に従い、解釈されることとなる。
［項目１］
第１の端部と第２の端部とを有する中空チャネルのピラー構造を備えるメモリデバイスであって、
上記ピラー構造の上記第１の端部はソースに連結され、上記ピラー構造の上記第２の端部はビットラインに連結されており、
上記ピラー構造は、
誘電材料を囲む薄型チャネルをさらに有し、上記薄型チャネルは第１の領域と第２の領域とを有しており、
上記第１の領域は、上記ソースの近位に上記ピラー構造に沿って配置されており、上記第２の領域は、上記ソースから遠位に上記ピラー構造に沿って配置されており、
上記薄型チャネルの上記第１の領域は、第１のドーピングレベルを有し、上記薄型チャネルの上記第２の領域は、第２のドーピングレベルを有し、
上記第２のドーピングレベルは、上記第１のドーピングレベルとは異なる、メモリデバイス。
［項目２］
上記第１のドーピングレベルは上記薄型チャネルにおける強電流を改善し、上記第２のドーピングレベルは上記薄型チャネルにおけるリーク電流を低減する、項目１に記載のメモリデバイス。
［項目３］
上記薄型チャネルは、ポリシリコン材料を有する、項目１または２に記載のメモリデバイス。
［項目４］
上記第１のドーピングレベルは、上記ポリシリコン材料における強電流を改善し、上記第２のドーピングレベルは、上記ポリシリコン材料におけるリーク電流を低減する、項目３に記載のメモリデバイス。
［項目５］
上記ピラー構造の上記第１の端部に形成されるセレクトゲートソース（ＳＧＳ）と、
上記ピラー構造の上記第２の端部に形成されるセレクトゲートドレイン（ＳＧＤ）と、をさらに備える、項目４に記載のメモリデバイス。
［項目６］
上記ＳＧＳと上記ＳＧＤとの間に、上記ピラー構造に沿って形成される少なくとも１つの不揮発性メモリセルをさらに備える、項目５に記載のメモリデバイス。
［項目７］
上記メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）の一部を備える、項目１から６のいずれか一項に記載のメモリデバイス。
［項目８］
上記メモリデバイスは、複数のメモリデバイスから成るアレイの一部を備える、項目１から７のいずれか一項に記載のメモリデバイス。
［項目９］
ソース層と、
上記ソース層上に形成される第１の中空チャネルのピラー構造と、
上記第１の中空チャネルのピラー構造上に形成される第２の中空チャネルのピラー構造と、を備え、
上記第１の中空チャネルのピラー構造は、第１のドーピングレベルを有する第１の薄型チャネルを有し、
上記第２の中空チャネルのピラー構造は、第２のドーピングレベルを有する第２の薄型チャネルを有し、
上記第２の薄型チャネルは上記第１の薄型チャネルと接触しており、
上記第２のドーピングレベルは上記第１のドーピングレベルとは異なっている、メモリデバイス。
［項目１０］
上記第１のドーピングレベルは上記第１の薄型チャネルにおける強電流を改善し、上記第２のドーピングレベルは上記第２の薄型チャネルにおけるリーク電流を低減する、項目９に記載のメモリデバイス。
［項目１１］
上記第１および第２の薄型チャネルは、ポリシリコン材料を有する、項目９または１０に記載のメモリデバイス。
［項目１２］
上記第１のドーピングレベルは上記第１の薄型チャネルにおける強電流を改善し、上記第２のドーピングレベルは上記第２の薄型チャネルにおけるリーク電流を低減する、項目１１に記載のメモリデバイス。
［項目１３］
上記第１の中空チャネルのピラー構造に沿って形成されるセレクトゲートソース（ＳＧＳ）と、
上記第２の中空チャネルのピラー構造に沿って形成されるセレクトゲートドレイン（ＳＧＤ）と、をさらに備える、項目１２に記載のメモリデバイス。
［項目１４］
上記ＳＧＳと上記ＳＧＤとの間に、上記第１の中空チャネルのピラー構造、上記第２の中空チャネルのピラー構造、またはそれらの組み合わせに沿って形成される少なくとも１つの不揮発性メモリセルをさらに備える、項目１３に記載のメモリデバイス。
［項目１５］
上記メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）の一部を備える、項目９から１４のいずれか一項に記載のメモリデバイス。
［項目１６］
上記メモリデバイスは、複数のメモリデバイスから成るアレイの一部を備える、項目９から１５のいずれか一項に記載のメモリデバイス。
［項目１７］
ソース層を形成する段階と、
上記ソース層上に第１の薄型チャネルを有する第１のピラー構造を形成する段階と、
上記第１のピラー構造上に第２の薄型チャネルを有する第２のピラー構造を形成する段階と、を備え、
上記第１の薄型チャネルは、第１のドーピングレベルを有し、
上記第２の薄型チャネルは、第２のドーピングレベルを有し、上記第２のドーピングレベルは上記第１のドーピングレベルとは異なっている、メモリデバイスを形成するための方法。
［項目１８］
上記第１のドーピングレベルは上記第１のピラー構造の上記第１の薄型チャネルにおける強電流を改善し、上記第２のドーピングレベルは上記第２のピラー構造の上記第２の薄型チャネルにおけるリーク電流を低減する、項目１７に記載の方法。
［項目１９］
上記第１のピラー構造を形成する段階は、第１の誘電材料を囲む第１のポリシリコン薄型チャネルを有する第１の中空チャネルのピラー構造を形成する段階を有し、
上記第２のピラー構造を形成する段階は、上記第１の中空チャネルのピラー構造上に第２の中空チャネルのピラー構造を形成する段階を有し、上記第２の中空チャネルのピラー構造は、第２の誘電材料を囲む第２のポリシリコン薄型チャネルを有し、上記第２のポリシリコン薄型チャネルは、上記第１のポリシリコン薄型チャネルと接触する、項目１７または１８に記載の方法。
［項目２０］
上記第１のドーピングレベルは上記第１のポリシリコン薄型チャネルにおける強電流を改善し、上記第２のドーピングレベルは上記第２のポリシリコン薄型チャネルにおけるリーク電流を低減する、項目１９に記載の方法。
［項目２１］
上記第１のピラー構造にセレクトゲートソース（ＳＧＳ）を形成する段階と、
上記第２のピラー構造にセレクトゲートドレイン（ＳＧＤ）を形成する段階と、
上記ＳＧＳと上記ＳＧＤとの間に、上記第１のピラー構造、上記第２のピラー構造、またはそれらの組み合わせに沿って少なくとも１つの不揮発性メモリセルを形成する段階と、をさらに備える、項目２０に記載の方法。
［項目２２］
上記メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）の一部を有する、項目２１に記載の方法。
［項目２３］
上記メモリデバイスは、複数のメモリデバイスから成るアレイの一部を有する、項目１９から２２のいずれか一項に記載の方法。
【図１】
0006326707.tif 000002
【図２】
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【図３Ａ】
0006326707.tif 000004
【図３Ｂ】
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【図３Ｃ】
0006326707.tif 000006
【図３Ｄ】
0006326707.tif 000007
【図３Ｅ】
0006326707.tif 000008
【図３Ｆ】
0006326707.tif 000009
【図３Ｇ】
0006326707.tif 000010
【図３Ｈ】
0006326707.tif 000011
【図３Ｉ】
0006326707.tif 000012
【図３Ｊ】
0006326707.tif 000013
【図３Ｋ】
0006326707.tif 000014
【図４Ａ】
0006326707.tif 000015
【図４Ｂ】
0006326707.tif 000016
【図４Ｃ】
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【図５】
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【図６】
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【図７】
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