(57)【特許請求の範囲】
【請求項１】
温度調節パラメータを決定し、前記温度調節パラメータをメモリアドレス識別子と関連付け、前記温度調節パラメータをパラメータ記憶部に記憶させ、メモリアクセス要求の受信に応答して前記メモリアドレス識別子に少なくとも部分的に基づいてメモリアクセス時間区間の持続時間幅のパラメータを選択し、現在の動作温度に少なくとも部分的に基づいて、前記選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節し、要求されたメモリアクセス動作をメモリアレイ上で実施するメモリコントローラを備え、
前記メモリアクセス動作の持続時間幅は、前記調節されたメモリアクセス時間区間の持続時間幅のパラメータに関係している、
装置。
【請求項２】
前記メモリコントローラは更に、前記メモリアクセス時間区間の持続時間幅のパラメータを決定し、前記メモリアクセス時間区間の持続時間幅のパラメータを前記メモリアドレス識別子と関連付け、前記メモリアクセス時間区間の持続時間幅のパラメータ及び前記関連付けられたメモリアドレス識別子を前記パラメータ記憶部に記憶させる、請求項１に記載の装置。
【請求項３】
メモリアクセス要求の受信に応答してメモリアドレス識別子に少なくとも部分的に基づいてメモリアクセス時間区間の持続時間幅のパラメータを選択し、現在の動作温度を決定し、前記メモリアドレス識別子に少なくとも部分的に基づいて温度調節パラメータを選択し、前記現在の動作温度に少なくとも部分的に基づいて、前記選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節し、要求されたメモリアクセス動作をメモリアレイ上で実施するメモリコントローラを備え、
前記調節されたメモリアクセス時間区間の持続時間幅のパラメータは、前記温度調節パラメータに関係しており、
前記メモリアクセス動作の持続時間幅は、前記調節されたメモリアクセス時間区間の持続時間幅のパラメータに関係している、
装置。
【請求項４】
前記メモリアクセス時間区間は、ターゲットノードを初期状態からターゲット状態に遷移させる事前充電時間区間を含み、前記事前充電時間区間の持続時間幅は前記メモリアレイの結合構造体に関係している、請求項１から３の何れか一項に記載の装置。
【請求項５】
前記メモリアクセス時間区間の持続時間幅のパラメータは前記メモリアレイの結合構造体の形状に少なくとも部分的に基づいて予め決められている、請求項１から４の何れか一項に記載の装置。
【請求項６】
前記メモリアクセス時間区間の持続時間幅のパラメータはメモリアクセス動作の試行回数に少なくとも部分的に基づいて反復的に決定される、請求項１から４の何れか一項に記載の装置。
【請求項７】
メモリコントローラにより、温度調節パラメータを決定するステップと、
前記メモリコントローラにより、前記温度調節パラメータをメモリアドレス識別子に関連付けるステップと、
前記メモリコントローラにより、前記温度調節パラメータをパラメータ記憶部に記憶させるステップと、
メモリアクセス要求の受信に応答して、前記メモリコントローラにより、前記メモリアドレス識別子に少なくとも部分的に基づいて、メモリアクセス時間区間の持続時間幅のパラメータを選択するステップと、
前記メモリコントローラにより、現在の動作温度に少なくとも部分的に基づいて、前記選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節するステップと、
前記メモリコントローラにより、要求されたメモリアクセス動作をメモリアレイ上で実施するステップと
を備え、
前記メモリアクセス動作の持続時間幅は、前記調節されたメモリアクセス時間区間の持続時間幅のパラメータに関係している、
方法。
【請求項８】
前記メモリコントローラにより、前記メモリアクセス時間区間の持続時間幅のパラメータを決定するステップと、
前記メモリコントローラにより、前記メモリアクセス時間区間の持続時間幅のパラメータを前記メモリアドレス識別子に関連付けるステップと、
前記メモリコントローラにより、前記メモリアクセス時間区間の持続時間幅のパラメータ及び前記関連付けられたメモリアドレス識別子を前記パラメータ記憶部に記憶させるステップと
を更に備える、請求項７に記載の方法。
【請求項９】
メモリアクセス要求の受信に応答して、メモリコントローラにより、メモリアドレス識別子に少なくとも部分的に基づいて、メモリアクセス時間区間の持続時間幅のパラメータを選択するステップと、
前記メモリコントローラにより、現在の動作温度を決定するステップと、
前記メモリコントローラにより、前記メモリアドレス識別子に少なくとも部分的に基づいて温度調節パラメータを選択するステップと、
前記メモリコントローラにより、前記現在の動作温度に少なくとも部分的に基づいて、前記選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節するステップと、
前記メモリコントローラにより、要求されたメモリアクセス動作をメモリアレイ上で実施するステップと
を備え、
前記調節されたメモリアクセス時間区間の持続時間幅のパラメータは前記温度調節パラメータに関係しており、
前記メモリアクセス動作の持続時間幅は前記調節されたメモリアクセス時間区間の持続時間幅のパラメータに関係している、
方法。
【請求項１０】
前記メモリアクセス時間区間は、ターゲットノードを初期状態からターゲット状態に遷移させる事前充電時間区間を含み、前記事前充電時間区間の持続時間幅は前記メモリアレイの結合構造体に関係している、請求項７から９の何れか一項に記載の方法。
【請求項１１】
前記メモリアレイは３次元のメモリアーキテクチャを含む、請求項７から１０の何れか一項に記載の方法。
【請求項１２】
前記メモリアクセス時間区間の持続時間幅のパラメータは、前記メモリアレイの結合構造体の形状に少なくとも部分的に基づいて予め決められている、請求項７から１１の何れか一項に記載の方法。
【請求項１３】
前記メモリアクセス時間区間の持続時間幅のパラメータは、メモリアクセス動作の試行回数に少なくとも部分的に基づいて反復的に決定される、請求項７から１１の何れか一項に記載の方法。
【請求項１４】
プロセッサと、
前記プロセッサを周辺機器に結合するチップセットと、
複数のメモリセルを備えるメモリアレイと、
温度調節パラメータを決定し、前記温度調節パラメータをメモリアドレス識別子と関連付け、前記温度調節パラメータをパラメータ記憶部に記憶させ、メモリアクセス要求の受信に応答して前記メモリアドレス識別子に少なくとも部分的に基づいてメモリアクセス時間区間の持続時間幅のパラメータを選択し、現在の動作温度に少なくとも部分的に基づいて、前記選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節し、要求されたメモリアクセス動作を前記メモリアレイ上で実施するメモリコントローラと
を備え、
前記メモリアクセス動作の持続時間幅は、前記調節されたメモリアクセス時間区間の持続時間幅のパラメータに関係している、
システム。
【請求項１５】
前記メモリコントローラは更に、前記メモリアクセス時間区間の持続時間幅のパラメータを決定し、前記メモリアクセス時間区間の持続時間幅のパラメータを前記メモリアドレス識別子と関連付け、前記メモリアクセス時間区間の持続時間幅のパラメータ及び前記関連付けられたメモリアドレス識別子を前記パラメータ記憶部に記憶させる、請求項１４に記載のシステム。
【請求項１６】
プロセッサと、
前記プロセッサを周辺機器に結合するチップセットと、
複数のメモリセルを備えるメモリアレイと、
メモリアクセス要求の受信に応答してメモリアドレス識別子に少なくとも部分的に基づいてメモリアクセス時間区間の持続時間幅のパラメータを選択し、現在の動作温度を決定し、前記メモリアドレス識別子に少なくとも部分的に基づいて温度調節パラメータを選択し、前記現在の動作温度に少なくとも部分的に基づいて、前記選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節し、要求されたメモリアクセス動作をメモリアレイ上で実施するメモリコントローラと
を備え、
前記調節されたメモリアクセス時間区間の持続時間幅のパラメータは、前記温度調節パラメータに関係しており、
前記メモリアクセス動作の持続時間幅は、前記調節されたメモリアクセス時間区間の持続時間幅のパラメータに関係している、
システム。
【請求項１７】
前記メモリアクセス時間区間は、ターゲットノードを初期状態からターゲット状態に遷移させる事前充電時間区間を含み、前記事前充電時間区間の持続時間幅は前記メモリアレイの結合構造体に関係している、請求項１４から１６の何れか一項に記載のシステム。
【請求項１８】
前記メモリアレイは３次元のメモリアーキテクチャを含む、請求項１４から１７の何れか一項に記載のシステム。
【請求項１９】
前記メモリアクセス時間区間の持続時間幅のパラメータは前記メモリアレイの結合構造体の形状に少なくとも部分的に基づいて予め決められている、請求項１４から１８の何れか一項に記載のシステム。
【請求項２０】
前記メモリアクセス時間区間の持続時間幅のパラメータはメモリアクセス動作の試行回数に少なくとも部分的に基づいて反復的に決定される、請求項１４から１８の何れか一項に記載のシステム。
【請求項２１】
請求項７〜１３のいずれか一項に記載の方法を実施する少なくとも１つのデバイスを含むシステム。
【請求項２２】
請求項７〜１３のいずれか一項に記載の方法を実施する手段を備えるデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示はメモリアクセスに関し、特に選択可能なメモリアクセス時間に関する。
【背景技術】
【０００２】
メモリ、例えばコンピュータメモリには、揮発性メモリ及び不揮発性メモリ（ＮＶＭ）が含まれる。揮発性メモリは、電力が供給されている間は記憶された情報を保持し、電力が取り除かれると記憶された情報を失う。ＮＶＭは、電力が取り除かれた後も記憶された情報を保持する。揮発性メモリには、例えば、ダイナミックランダムアクセスメモリ（ダイナミックＲＡＭ）及びスタティックＲＡＭが含まれる。ＮＶＭには、例えば、読出し専用メモリ（ＲＯＭ）及び幾つかのタイプのＲＡＭが含まれる。ＮＶＭ技術には、相変化メモリ（ＰＣＭ）、３次元クロスポイント型メモリ、抵抗性メモリ、ナノワイヤーメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、ＮＡＮＤ又はＮＯＲなどのフラッシュメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、メモリスタ技術を組み込んだメモリ、スピントランスファートルク（ＳＴＴ）−ＭＲＡＭ、等を挙げることができるが、これらに限定するものではない。
【図面の簡単な説明】
【０００３】
特許請求された発明の主題の特徴及び利点が、特許請求された発明と整合性のある実施形態の以下の詳細な説明から明らかになり、その説明は添付の図面を参照して考慮されるべきである。
【０００４】
【図１】本開示の幾つかの実施形態と整合性のあるシステムブロック図を示す。
【図２】本開示の様々な実施形態と整合性のある、メモリアクセスに関連付けられたメモリアドレスに少なくとも部分的に基づいて、メモリアクセス時間区間を選択及び／又は調節するための動作の流れ図を示す。
【図３】本開示の様々な実施形態と整合性のある、メモリアクセスに関連付けられたメモリアドレスに関連したメモリアクセス時間区間を決定するための動作の流れ図を示す。
【図４】本開示の様々な実施形態と整合性のある、メモリアクセスに関連付けられたメモリアドレスに関連した温度調節パラメータを決定するための動作の流れ図を示す。
【０００５】
以下の発明を実施するための形態は、例示的な実施形態を参照して説明されるが、それらの実施形態の多くの代替例、修正例、及び変形例が当業者には明らかである。
【発明を実施するための形態】
【０００６】
メモリは、その物理的構造に応じて、２次元（２Ｄ）、即ち平面、又は３次元（３Ｄ）として分類されることができる。２Ｄメモリの平面は、基板及び／又はウェハの平面に相当する。慣習により、２Ｄメモリの平面は「水平な」平面方向を表す修飾語として定義され、３Ｄメモリの３番目の次元は「垂直な」方向を表す修飾語として定義される。たとえば、３Ｄメモリは、複数の垂直に積層され相互接続された２Ｄメモリ部分の水平層を含むことができる。別の例では、３Ｄメモリは、メモリセルの複数のグループを含むことができる。この例では、各グループのメモリセルは垂直に積層され得る。１つの階層は、メモリセルの各グループからの１つのメモリセルを含むことができる。本明細書で使用されるように、１つの階層は、基板から概ね等距離に配置された複数のメモリ素子を含む。メモリ素子は、メモリセル、セレクタ、ワード線、ビット線、メモリセル部分等を含むことができるが、これらに限定するものではない。本明細書で説明するように、各階層におけるメモリセルの少なくともサブセットが、それぞれのワード線に結合されることができる。別の例では、３Ｄメモリは、３Ｄメモリの複数の相互接続された層を含むことができる。３Ｄメモリは更に、システムオンチップ（ＳｏＣ）内に含まれることでもよい。例えば、ＳｏＣは、プロセッサ、メモリコントローラ、及びメモリアレイを含む複数の層の積層体を含むことができる。
【０００７】
２Ｄメモリアーキテクチャにおける相互接続部、ワード線、及びビット線などの結合構造体は、ほぼ矩形の形状を有する。したがって、これらの結合構造体に関連するインピーダンスは、各矩形部分についてほぼ均一である。対照的に、３Ｄメモリアーキテクチャにおける結合構造体は、メモリセル部分に関連した構造体が中を通過することができる開口部（即ち、穴）を規定することができる。垂直構造体は、垂直方向に向いている長軸と、垂直方向位置に応じて変化する水平の寸法とを有することで、ほぼ先細となる形状を有することができる。３Ｄメモリアーキテクチャでは、垂直メモリセル構造体は、ほぼ水平なワード線及び／又はビット線内に規定された開口部を通過することができる。そのような開口部のサイズは、垂直メモリセル構造体を収容するように設定され、したがって、開口部のサイズは垂直方向位置に応じて変化することがある。ワード線及び／又はビット線に関連する抵抗は、開口部のサイズが増加するにつれて、増加する。したがって、結合構造体に関連する抵抗は、３Ｄメモリアレイ中の階層によって変化することがある。
【０００８】
メモリセルのアクセス時間は、ターゲットノード（例えば、メモリセルの制御ゲート）が、初期状態（例えば、選択解除バイアス電圧）からターゲット状態（例えば、選択バイアス電圧）に遷移し、ある期間の間ターゲット状態に留まり、その後初期状態に戻ることを可能にするように設定される。したがって、メモリセルのアクセス時間区間は、事前充電時間区間、センシング時間区間及び放電時間区間を含むことができる。ターゲットノードがターゲット状態に留まっている間に、メモリセルが読み出される、かつ／又は書き込まれる（即ち、プログラムされる）ことができる。それぞれの遷移の持続時間は、メモリコントローラをターゲットノードに結合している回路のインピーダンスとターゲットノードのインピーダンスとに関連している。例えば、メモリコントローラをターゲットノードに結合している回路は、相互接続部、ワード線、及び／又はビット線（即ち、結合構造体）を含むことができる。つまり、それぞれの遷移の持続時間は、結合構造体及びターゲットノードのＲＣ（抵抗−静電容量）時定数に関連していることがある。したがって、メモリアクセスの持続時間は、ＲＣ時定数に関連する場合がある（例えば、比例する場合がある）。結合構造体の抵抗は、少なくとも部分的に形状の変化に起因して、３Ｄメモリセルアレイ内の位置、例えば階層、に応じて、変化することがある。結合構造体の抵抗は更に、動作温度によって変化することがある。結合構造体の抵抗は更に、ウェハの中やウェハ間で変化することがある。メモリアクセス動作のためにターゲットノードがターゲット状態に到達し、ターゲット状態に留まり、初期状態に戻るのにメモリアクセス時間区間が持続する時間の長さが十分であることを保証するために、メモリセルアクセス時間は、少なくとも部分的に最悪の場合の時定数に基づいて決定されることができる。その結果、そのようなメモリアクセス時間区間が持続する時間の長さにより、平均メモリアクセス時間が比較的に長くなり、メモリアレイに対するスループットが比較的に小さくなる。
【０００９】
一般的に、本開示は、メモリアクセスに関連したメモリアドレスに少なくとも部分的に基づいてメモリアクセス時間区間を選択するように、かつ／又は、現在の動作温度に少なくとも部分的に基づいてメモリアクセス時間区間を調節するように、構成されるシステム及び方法について記載する。メモリコントローラとメモリセル（例えば、抵抗）及びメモリセル（例えば、静電容量）との間の結合構造体の形状、したがってＲＣ時定数は、メモリアドレスに関連している。一実施形態では、メモリアクセス時間区間が持続する時間の長さは、予め決められていることでもよい。別の実施形態では、メモリアクセス時間区間が持続する時間の長さは、製造中に、例えばウェハ及び／又はＬＯＴ（即ち、一緒に製造されたウェハの集合）の試験中に、決定されることができる。次いで、メモリアクセス時間区間は、１つ以上のメモリアドレスに関連付けられることができる。実施形態によっては、温度調節パラメータが決定されることができる。
【００１０】
温度調節パラメータは、メモリアドレスに関連した結合構造体の温度による抵抗の変化に関連している。次いで、温度調節パラメータは１つ以上のメモリアドレスに関連付けられる。
【００１１】
動作時には、メモリアクセス時間区間が持続する時間の長さは、少なくとも部分的にメモリアドレスに基づいて選択される。次いで、メモリアクセス時間区間が持続する時間の長さは、現在の動作温度に少なくとも部分的に基づいて調節される。実施形態によっては、メモリアクセス時間区間が持続する時間の長さは、温度調節パラメータに少なくとも部分的に基づいて調節される。温度調節パラメータは、現在の動作温度に関連している。例えば、比較的により小さな関連する時定数を有する第１のメモリセルの第１のメモリアクセス時間区間が持続する時間の長さは、比較的により大きな関連する時定数を有する第２のメモリセルの第２メモリセルアクセス持続時間よりも、相対的に短いことがある。したがって、最悪の場合の時定数に対応するメモリアクセス時間に比べて、メモリアレイに対する平均メモリアクセス時間が低減され、メモリアレイのスループットを向上させることができる。動作温度を考慮に入れることにより、メモリアレイの動作信頼性を更に向上させることができる。
【００１２】
図１は、本開示の幾つかの実施形態と整合性のあるシステムブロック図１００を示す。システム１００は、サーバ、ワークステーションコンピュータ、デスクトップコンピュータ、ノート型コンピュータ、タブレットコンピュータ（例えば、ｉＰａｄ（登録商標）、ＧａｌａｘｙＴａｂ（登録商標）、等）、超軽量コンピュータ、ウルトラモバイルコンピュータ、ネットブックコンピュータ及び／又はサブノートブックコンピュータ、を含むコンピューティング機器、並びに、スマートフォン（例えば、ｉＰｈｏｎｅ（登録商標）、Ａｎｄｒｏｉｄ（登録商標）ベースの電話、Ｂｌａｃｋｂｅｒｒｙ（登録商標）、Ｓｙｍｂｉａｎ（登録商標）ベースの電話、Ｐａｌｍ（登録商標）ベースの電話、等）及び／又はフィーチャーフォン、パーソナルデジタルアシスタント（ＰＤＡ）、等を含む携帯電話に相当してもよいが、これらに限定するものではない。
【００１３】
システム１００は、プロセッサ１０２、メモリコントローラ１０４、メモリアレイ１０６、及びチップセット１０７を含む。実施形態によっては、システム１００は、チップセット１０７によってシステム１００に結合された１つ以上の周辺機器１０９を含むことができる。周辺機器１０９は、例えば、ディスプレイ、タッチスクリーンディスプレイ、プリンター、キーパッド、キーボード、等を含むユーザインターフェース機器、通信ロジック、並びに、ハードディスクドライブ、ソリッドステートドライブ、取り外し可能な記憶媒体、等を含む有線及び／又は無線の記憶機器を含むことができる。
【００１４】
プロセッサ１０２は、バス１０８によってメモリコントローラ１０４に結合されている。プロセッサ１０２は、メモリアドレス及び／又は関連データを含む、メモリコントローラ１０４への読み出し要求及び／又は書き込み要求を提供することができ、メモリコントローラ１０４から読み出しデータを受け取ることができる。例えば、プロセッサ１０２は、１つ以上の周辺機器１０９から１つ以上のメモリアクセス要求を受け取ることができ、対応する読み出し要求及び／又は書き込み要求をメモリコントローラ１０４に提供することができる。メモリコントローラ１０４は、例えば１つ以上のターゲットメモリセルの読み出し及び／又は書き込みなどのメモリアクセス動作を実施するように、かつ、ターゲットメモリセルへのアクセスに関連した１つ以上の時間区間の持続時間を決定及び／又は選択するように、構成される。なお、システム１００は、図解及び説明を容易にするために、簡略化されている。
【００１５】
メモリアレイ１０６は、複数のワード線（ＷＬ）１１５ａ、１１５ｂ、…、１１５ｎ（集合的に１１５）、複数のビット線（ＢＬ）１１７ａ、１１７ｂ、…、１１７ｍ（集合的に１１７）、１つ以上のセレクタ線１２２、１２４、及び複数のメモリセル１３０ａ、１３０ｂ、…、１３０ｍ、１３２ａ、１３２ｂ、…、１３２ｍ、…、１３８ａ、１３８ｂ、…、１３８ｍを含む。メモリアレイ１０６は、ＷＬ１１５ａ、１１５ｂ、…、１１５ｎのうちの１つ以上及び／又はＢＬ１１７ａ、１１７ｂ、…、１１７ｍのうちの１つ以上によって、メモリコントローラ１０４に結合される。メモリアレイ１０６は、複数のセレクタ１２６ａ、１２６ｂ、…、１２６ｍ及び１２８ａ、１２８ｂ、…、１２８ｍを含んでもよい。セレクタ線１２２、１２４はそれぞれ複数の個々の線を含んでもよく、個々の線のそれぞれがそれぞれのセレクタ１２６ａ、１２６ｂ、…、１２６ｍ及び１２８ａ、１２８ｂ、…、１２８ｍを制御するように構成される。セレクタ１２６ａ、１２６ｂ、…、１２６ｍは、１つ以上のメモリセルを関連するＢＬに制御可能に結合するように構成され、セレクタ１２８ａ、１２８ｂ、…、１２８ｍは、その１つ以上のメモリセルを、例えば基板などの共通部１２９に制御可能に結合するように構成される。セレクタ１２６ａ、１２６ｂ、…、１２６ｍ及び１２８ａ、１２８ｂ、…、１２８ｍは、オボニック閾値スイッチ、ダイオード、バイポーラ接合トランジスタ、電界効果トランジスタ等を含んでもよい。したがって、各メモリセルはＷＬに結合され、また、ＢＬに結合されてもよい。
【００１６】
実施形態によっては、メモリセルを１つ以上の他のメモリセルを介して、ＢＬに結合することができる。例えば、メモリアレイ１０６は３Ｄ  ＮＡＮＤフラッシュメモリを含むことができる。ＮＡＮＤフラッシュメモリでは、複数のメモリセルが直列に結合され（即ち、ストリング）、この直列の最初のメモリセルがＢＬに制御可能に結合され、この直列の最後のメモリセルが、例えば基板及び／又は接地などの共通部に制御可能に結合されている。例えば、メモリアレイ１０６において、１番目のストリング１４０ａがメモリセル１３０ａ、１３２ａ、…、１３８ａを含み、２番目のストリング１４０ｂがメモリセル１３０ｂ、１３２ｂ、…、１３８ｂを含み、ｍ番目のストリング１４０ｍがメモリセル１３０ｍ、１３２ｍ、…、１３８ｍを含む。例えばストリング１４０ａなどの各ストリングは、それぞれの第１のセレクタ、例えばセレクタ１２６ａによって、それぞれのＢＬ、例えばＢＬ１１７ａに、かつ、それぞれの第２のセレクタ、例えばセレクタ１２８ａによって、共通部１２９に、制御可能に結合される場合がある。
【００１７】
この例を続けると、ターゲットメモリセル、例えばメモリセル１３０ａは、ターゲットメモリセルに結合された関連するＷＬ１１５ａにＷＬ選択電圧を印加し、関連するＢＬ１１７ａにＢＬ選択電圧を印加し、セレクタ１２６ａを介して関連するＢＬ１１７ａをストリング１４０ａに結合し、かつセレクタ１２８ａを介してストリング１４０ａを共通部１２９に結合することにより、選択されることができる。ストリング１４０ａ内の他のメモリセル１３２ａ、…、１３８ａを、それぞれのＷＬ１１５ｂ、…、１１５ｎを介して、他の各メモリセル１３２ａ、…、１３８ａに適切な供給電圧（例えば、Ｖｐａｓｓ）を印加することにより、ＢＬ電流を通過させるように構成することができる。
【００１８】
各メモリセル１３０ａ、１３０ｂ、…、１３０ｍ、１３２ａ、１３２ｂ、…、１３２ｍ、１３８ａ、１３８ｂ、…、１３８ｍは、情報を記憶するように構成される。一実施形態では、各メモリセルは１ビットのバイナリデータを記憶するように構成される。この実施形態では、メモリセルはシングルレベルセル（ＳＬＣ）として理解することができる。別の実施形態では、各メモリセルはマルチビットのバイナリデータを記憶するように構成されてもよい。この実施形態では、メモリセルはマルチレベルセル（ＭＬＣ）として理解することができる。１つ以上のメモリセル１３０ａ、１３０ｂ、…、１３０ｍ、１３２ａ、１３２ｂ、…、１３２ｍ、１３８ａ、１３８ｂ、…、１３８ｍが、書き込まれる（即ち、プログラムされる）かつ／又は読み出されることができる。メモリセル１３０ａ、１３０ｂ、…、１３０ｍ、１３２ａ、１３２ｂ、１３２ｍ、…、１３８ａ、１３８ｂ、…、１３８ｍは、メモリセルの１つ以上の層（即ち、階層）内に含まれてもよい。各階層は、１つ以上のＷＬ及び１つ以上のＢＬを更に含んでいてもよい。
【００１９】
メモリアレイ１０６は、関連する密度、即ち、単位面積又は単位体積あたりのメモリセルの数、を有する場合がある。
【００２０】
メモリアレイ１０６としては、相変化メモリ（ＰＣＭ）、３次元クロスポイント型メモリ、抵抗性メモリ、ナノワイヤーメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、ＮＡＮＤ又はＮＯＲなどのフラッシュメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、メモリスタ技術を組み込んだメモリ、スピントランスファートルク（ＳＴＴ）−ＭＲＡＭ、等を挙げることができるが、これらに限定するものではない。
【００２１】
一実施形態では、メモリアレイ１０６は３Ｄメモリに相当する場合がある。例えば、３Ｄメモリとしては、３Ｄ  ＮＡＮＤフラッシュメモリ（例えば、垂直積層アレイトランジスタメモリ、多層垂直ゲートＮＡＮＤフラッシュメモリ、垂直セルテラビットセルアレイトランジスタＮＡＮＤフラッシュメモリ、パイプ形状ＢｉＣＳ（Ｂｉｔ  Ｃｏｓｔ  Ｓｃａｌａｂｌｅ）ＮＡＮＤフラッシュメモリ）、ワンタイムプログラマブルダイオード／アンチヒューズメモリ、垂直抵抗メモリ（ＶＲＲＡＭ（登録商標））、３Ｄ垂直チェーンセル型相変化メモリ、等を挙げることができるが、これらに限定するものではない。３Ｄ  ＮＡＮＤフラッシュメモリセルは典型的に、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）トランジスタを含む。本明細書で説明するように、ＮＡＮＤフラッシュメモリセルをプログラミングすることは、関連するＭＯＳＦＥＴの閾値電圧を設定することを含み、メモリセルを読み出すことは、閾値電圧を検出することを含む。
【００２２】
ダイオード／アンチヒューズメモリセルには、アンチヒューズ及びダイオードを含む、トランジスタ無しの２端子メモリセルが含まれる。ダイオード／アンチヒューズメモリセルをプログラミングすることは、アンチヒューズを壊すことを含み、メモリセルを読み出すことは、アンチヒューズが壊れていない（即ち、開放）か壊れている（即ち、短絡）かということを含む。ＶＲＲＡＭ（登録商標）は、ＲｅＲＡＭセルが多層垂直ＮＡＮＤのような構成に一体化された抵抗性ＲＡＭ（ＲｅＲＡＭ）である。ＲｅＲＡＭメモリセルは、特定のタイプのメモリスタであるとみなすことができる。メモリスタの抵抗は、その過去の履歴に依存する。換言すると、メモリスタの抵抗は、メモリスタを通る電荷の束に関連する。ＲｅＲＡＭメモリセルをプログラミングすることは、メモリセルが１つ以上の抵抗値の間で切り替わるように構成された１つ以上の電圧をメモリセルに印加することを含む。ＲｅＲＡＭメモリセルは、複数の離散値的な抵抗状態を有してもよいし、又は、連続的な可変抵抗を有してもよい。
【００２３】
３Ｄ垂直チェーンセル型相変化メモリでは、各メモリセルはポリシリコントランジスタと、並列に結合された相変化層とを含んでいてもよい。メモリセルは、垂直方向に直列に結合されることができる。プログラミング（即ち、設定／リセット）動作では、オフ電圧が選択されたセルのゲートに印加され、正のオン電圧が選択されていないセルに印加される。設定／リセットパルス電圧がドレインに印加されると、選択されたセルの相変化材料に電流が流れ、温度がジュール加熱により上昇し、設定／リセット動作が行われる。読み出し動作では、読み出し電圧（Ｖｒｅａｄ）をドレインに印加することがあり、選択されたセルにおける相変化膜の抵抗を決定することができる。
【００２４】
３Ｄ  ＮＡＮＤフラッシュメモリは、複数のメモリセルアーキテクチャを含む場合がある。メモリセルアーキテクチャとしては、垂直チャネル、垂直ゲート（即ち、水平チャネル）、フローティングゲート、及び／又は電荷トラップ３Ｄ  ＮＡＮＤフラッシュメモリが挙げられるが、これらに限定するものではない。垂直チャネル３Ｄ  ＮＡＮＤフラッシュメモリは、それぞれのドレインノードとソースノードとの間に垂直チャネルを有するＭＯＳＦＥＴメモリセルの積層された垂直ストリングを含む。相互接続されたチャネルは、概ね先細の円筒形状を有し、かつストリング内のメモリセル同士を結合させる単一の垂直チャネルとして構成される。各メモリセルは、垂直チャネルを取り囲むゲート構造（「ゲートオールアラウンド」）を含む。積層された水平ＷＬは、ゲート構造に結合されてもよい。垂直チャネル及びそれぞれのゲート構造が、ＷＬによって画定される開口部を通って延在する。本明細書で説明するように、各ＷＬの抵抗は開口部の直径に関連し、開口部の直径は垂直チャネルの直径に関連し、階層に応じて変化する。垂直ゲート３Ｄ  ＮＡＮＤフラッシュメモリは、垂直ゲートを有する積層された水平チャネルとして構成されるＭＯＳＦＥＴメモリセルを含む。例えば、垂直ゲート３Ｄ  ＮＡＮＤフラッシュメモリは、ＮＡＮＤストリングを形成するために相互接続されたメモリセルの複数の２Ｄ層を含むことがある。
【００２５】
例えば、ＭＯＳＦＥＴメモリセルについては、第１のメモリセル１３０ａのドレインが第１のセレクタ１２６ａに結合されてもよく、第１のメモリセル１３０ａのソースが第２のメモリセル１３２ａのドレインに結合されてもよく、第２のメモリセル１３２ａのソースが第３のメモリセルのドレインに結合されてもよく、最後のメモリセル１３８ａのソースがセレクタ１２８ａに結合されるまで、同様である。第１のメモリセル１３０ａの制御ゲートは、第１のＷＬ１１５ａに結合されてもよい。他のメモリセル１３２ａ、…、１３８ａの各制御ゲートが、それぞれのＷＬ１１５ｂ、…１１５ｎに結合されてもよい。例えば読み出し動作では、第１のＷＬ１１５ａに印加されるＷＬ選択電圧は、Ｖｒｅａｄに一致することがある。他のメモリセル１３２ａ、…、１３８ａを導通させる（即ち、オンにする）ように構成された電圧（Ｖｐａｓｓ）が、他のＷＬ１１５ｂ、…、１１５ｎに印加されてもよい。読み出し電圧Ｖｒｅａｄは、ターゲットメモリセルの第１の状態に関連した第１の閾値電圧よりも大きくなるように、かつ、ターゲットメモリセルの第２の状態に関連した第２の閾値電圧よりも小さくなるように、構成される。第１の閾値電圧は、第２の閾値電圧よりも小さい。Ｖｐａｓｓは、第２の閾値電圧よりも大きくなるように構成される。したがって、Ｖｒｅａｄに応答してストリング内に電流が流れる場合には第１の状態を検出することができ、電流が流れない場合には、第２の状態を検出することができる。ＳＬＣメモリセルについては、第１の状態は典型的に論理「１」に相当し、第２の状態は典型的に論理「０」に相当する。
【００２６】
メモリセル１３０ａ、１３０ｂ、…、１３０ｍ、１３２ａ、１３２ｂ、…、１３２ｍ、…、１３８ａ、１３８ｂ、…、１３８ｍの制御ゲートにおける電圧は、瞬時には変化しない。したがって、それぞれのＷＬに印加される電圧が変化すると、関連する制御ゲートの電圧が、初期電圧から新たに印加された電圧に関連したターゲット電圧に、有限期間で遷移する。この有限期間の持続時間は、本明細書で説明するように、結合構造体及びメモリセルに関連したＲＣ時定数に関連している。特定の結合構造体が、関連するメモリセル、したがって、関連するメモリアドレスに対応する。したがって、関連するメモリアドレスは、関連するメモリセルに加えて結合構造体も特定することができる。したがって、メモリセルアクセス期間の持続時間は、関連するメモリセルのアドレスに関連することがあり、関連するメモリセルのアドレスに少なくとも部分的に基づいて選択される。
【００２７】
メモリコントローラ１０４には、メモリコントローラロジック１１０、ＷＬ制御ロジック１１４、ＢＬ制御ロジック１１６、センス回路１１８、時間区間持続幅ロジック１１２、及びパラメータ記憶部１２０が含まれる。メモリコントローラロジック１１０は、メモリコントローラ１０４に関連した動作を実施するように構成される。例えば、メモリコントローラロジック１１０は、プロセッサ１０２との通信を管理することができる。メモリコントローラロジック１１０は、受け取られた各メモリアドレスに関連した１つ以上のターゲットＷＬ及び／又はＢＬを特定するように構成される。メモリコントローラロジック１１０は、ターゲットＷＬ及び／又はターゲットＢＬの識別子（即ち、アドレス）に少なくとも部分的に基づいて、ＷＬ制御ロジック１１４及びＢＬ制御ロジック１１６の動作を管理するように構成される。
【００２８】
ＷＬ制御ロジック１１４は、メモリコントローラロジック１１０からターゲットＷＬのアドレスを受け取るように、かつ、読み出し及び／又は書き込み動作のために１つ以上のＷＬを選択するように、構成される。例えば、ＷＬ制御ロジック１１４は、ＷＬ選択バイアス電圧をターゲットＷＬに結合することによりターゲットＷＬを選択するように構成されてもよい。ＷＬ制御ロジック１１４は、ターゲットＷＬからＷＬ選択バイアス電圧を切り離すことにより、かつ／又はＷＬ選択解除バイアス電圧をＷＬに結合することにより、ＷＬを選択解除するように構成されてもよい。例えば、ＷＬ選択バイアス電圧はＶｒｅａｄに一致することでもよく、ＷＬ選択解除バイアス電圧はＶｐａｓｓに一致することでもよい。ＷＬ制御ロジック１１４は、複数のＷＬ１１５に結合されてもよい。ＢＬ制御ロジック１１６は、メモリコントローラロジック１１０からターゲットＢＬのアドレスを受け取るように、かつ、例えば読み出し及び／又は書き込みなどのメモリアクセス動作のために１つ以上のＢＬを選択するように、構成される。ＢＬ制御ロジック１１６は、ＢＬ選択バイアス電圧をターゲットＢＬに結合することによりターゲットＢＬを選択するように構成されてもよい。ＢＬ制御ロジック１１６は、ターゲットＢＬからＢＬ選択バイアス電圧を切り離すことにより、かつ／又はＢＬ選択解除バイアス電圧をＢＬに結合することにより、ＢＬを選択解除するように構成されてもよい。メモリコントローラロジック１１０は、ＷＬ制御ロジック１１４及びＢＬ制御ロジック１１６の選択動作、読み出し動作、及び書き込み動作を管理するように、かつ、センス回路１１８からセンスデータを受け取るように、構成される。例えば、メモリコントローラロジック１１０は、セレクタ１２６ａ、１２６ｂ、…、１２６ｍのうちの１つ以上を使用して１つ以上のＢＬ１１７ａ、１１７ｂ、…、１１７ｍをそれぞれのストリング１４０ａ、…、１４０ｍに結合することにより、かつ、セレクタ１２８ａ、１２８ｂ、…、１２８ｍのうちの１つ以上を使用してストリング１４０ａ、…、１４０ｍをそれぞれ共通部１２９に結合することにより、ストリング１４０ａ、…、１４０ｍのうちの１つ以上を選択することができる。
【００２９】
時間区間持続幅ロジック１１２は、メモリアクセスに関連したメモリアドレスに少なくとも部分的に基づいて、メモリアクセス時間区間を選択するように構成される。パラメータ記憶部１２０は、メモリアクセス時間区間及び関連するメモリアドレスに関連した情報を記憶するように構成される。この情報は、１つ以上のメモリアドレス識別子と、メモリアクセス時間区間に関連した１つ以上のパラメータとを含むことがある。実施形態によっては、この情報は、温度によるメモリアクセス時間区間パラメータの変動に関連した１つ以上のパラメータ、即ち、温度パラメータを含むことがある。例えば、メモリアドレス識別子は、メモリアクセス時間区間に関連したパラメータを含むルックアップテーブル内のインデックスに相当することがある。各メモリアドレス識別子は、１つ以上のメモリアドレスに対応することがある。例えば、メモリアドレス識別子は、１つ以上の関連するメモリアドレスの少なくとも一部を含むことがある。１つのメモリアクセス時間区間の持続時間幅は、１つのメモリアドレスに、連続した複数のメモリアドレスに及ぶ範囲に、及び／又は連続していることもしていないこともある複数のメモリアドレスに、関連することがある。例えば、複数のメモリアドレスは、メモリアレイ内の同じ階層に位置する複数のメモリセルに対応することがある。
【００３０】
メモリアクセス時間区間に関連したパラメータは、時間幅及び／又はシステムクロックのクロックサイクル数を単位とした時間区間の持続時間幅を含むことがある。パラメータには、事前充電時間区間が持続する時間幅、センシング時間区間が持続する時間幅、プログラミング時間区間が持続する時間幅、放電時間区間が持続する時間幅、及び／又はメモリアクセス時間区間が持続する時間幅を含むことができる。例えば、読み出し動作については、メモリアクセス時間区間は、事前充電時間区間が持続する時間幅、センシング時間区間が持続する時間幅、及び放電時間区間が持続する時間幅を含む場合がある。別の例では、プログラム（即ち、書き込み）動作については、メモリアクセス時間区間は、事前充電時間区間が持続する時間幅、センシング時間区間が持続する時間幅、プログラミング時間区間が持続する時間幅、及び放電時間区間が持続する時間幅を含む場合がある。これらの時間区間の持続時間幅は、メモリアレイアーキテクチャ、メモリセルタイプ、及び／又はメモリアレイ内のメモリセルの位置に関連する場合がある。パラメータのうちの１つ以上のものの値は、結合構造体（例えば、ＷＬ及び／又はＢＬ）抵抗値に少なくとも部分的に基づくことがある。
【００３１】
温度パラメータには、動作温度をメモリアクセス時間区間に関連付けるように構成される温度調節パラメータを含む。温度パラメータは、現在の動作温度を含むことでもよい。結合構造体の抵抗は、温度によって変動することがある。例えばメモリアレイ１０６などのメモリアレイは、典型的に、特定の温度範囲、例えば−４０℃〜＋８５℃などに渡って動作するように構成される。結合構造体の抵抗は、この温度範囲の中で変動することがある。例えば、＋８５℃における結合構造体の抵抗は、＋２５℃における結合構造体の抵抗よりも、例えば２０％、大きくなることがある。そのような抵抗の増加は、同様にメモリアクセス時間を増加させることがある。結合構造体の抵抗の温度感度は、メモリアレイ内の位置に少なくとも部分的に基づいて変動することがある。したがって、温度感度はメモリアドレス識別子に関連する場合がある。
【００３２】
温度パラメータは、現在の動作温度（Ｔｃｕｒ）及び／又は１つ以上の温度調節パラメータを含むことができる。温度調節パラメータは、温度依存調節係数（ＡＦ（Ｔ））、温度による結合構造体の抵抗の変化率（ΔＲ／ΔＴ）、ΔＴに関連しかつ結合構造体の抵抗の変化率に関連している温度範囲、結合構造体の抵抗変化率及び／又は名目（即ち、基準）動作温度（Ｔｎｏｍ）に関連した換算係数（ＳＦ）、を含む場合があるが、これらに限定するものではない。
【００３３】
温度依存調節係数ＡＦは、１つ以上の温度及び／又は温度範囲に関連付けられていることがある。調節係数ＡＦは、選択された（例えば、名目）メモリアクセス時間区間パラメータ（Ｐｎｏｍ）を、現在の動作温度Ｔｃｕｒに対して調節されたパラメータ（Ｐａｄｊ）に関連付けるように設定される。本明細書で説明するように、例えば、現在の動作温度Ｔｃｕｒを決定することができ、Ｐｎｏｍに関連したメモリアドレス識別子に少なくとも部分的に基づいて、かつ現在の動作温度Ｔｃｕｒに少なくとも部分的に基づいて、関連するＡＦ（Ｔ＝Ｔｃｕｒ）を選択することができる。例えば、ＡＦはパラメータ記憶部１２０内に含まれるルックアップテーブルから選択することができる。次いで、Ｐａｄｊが、現在の動作温度Ｔｃｕｒに対してＰａｄｊ＝Ｐｎｏｍ（１＋ＡＦ（Ｔ＝Ｔｃｕｒ））として決定される。  
【００３４】
別の例では、Ｐａｄｊは、ΔＲ／ΔＴ、Ｔｃｕｒ及びＴｎｏｍ、Ｐａｄｊを使用して決定される。現在の動作温度Ｔｃｕｒは、本明細書で説明するように、例えば時間区間持続幅ロジック１１２によって決定される。次いで、ΔＲ／ΔＴ及びＴｎｏｍが、Ｐｎｏｍに関連したメモリアドレス識別子に少なくとも部分的に基づいて、例えばパラメータ記憶部１２０から選択される。次いで、ＰａｄｊがＰａｄｊ＝１＋（ΔＲ／ΔＴ）＊（Ｔｃｕｒ−Ｔｎｏｍ）として決定される。実施形態によっては、ΔＲ／ΔＴは、換算係数ＳＦで修正される場合がある。これらの実施形態では、ＰａｄｊはＰａｄｊ＝１＋ＳＦ＊（ΔＲ／ΔＴ）＊（Ｔｃｕｒ−Ｔｎｏｍ）として決定される。勿論、これらの関係は、例えばＴｎｏｍが例えば２５℃などに固定されて分かっているときには、簡単化することができる。したがって、選択されたメモリアクセス時間区間は、現在の動作温度に少なくとも部分的に基づいて調節される。選択されたメモリアクセス時間区間は、１つ以上の温度調節パラメータに少なくとも部分的に基づいて調節される。したがって、選択されたメモリアクセス時間区間パラメータを調節して、結合構造体の抵抗における温度依存の変動を反映することができる。温度調節パラメータのうちの１つ以上が、１つ以上のメモリアドレス識別子に関連づけられ、パラメータ記憶部１２０に記憶される。
【００３５】
時間区間持続幅ロジック１１２は、メモリコントローラロジック１１０からメモリアドレス識別子を受け取ることができ、この受け取られたメモリアドレス識別子に少なくとも部分的に基づいて、パラメータ記憶部１２０から１つ以上のメモリアクセス時間区間パラメータを選択することができる。次いで、時間区間持続幅ロジック１１２は、選択されたメモリアクセス時間区間パラメータをメモリコントローラロジック１１０に提供することができる。選択されたメモリアクセス時間区間パラメータは、本明細書で説明するように、結合構造体（例えば、ＷＬ及び／又はＢＬ）に関連付けられた時定数に関係している。次いで、メモリコントローラロジック１１０は、受け取られたメモリアドレス識別子に関連付けられたメモリアクセス動作のために、選択及び／又は調節されたメモリアクセス時間区間パラメータを利用することができる。
【００３６】
実施形態によっては、本明細書で説明するように、動作中に、時間区間持続幅ロジック１１２は、名目メモリアクセス時間区間を選択及び／又は決定するように構成される。これらの実施形態では、時間区間持続幅ロジック１１２は更に、現在の動作温度を決定するように、かつ、決定された現在の動作温度に少なくとも部分的に基づいて、名目メモリアクセス時間区間を調節するように、構成される。例えば、時間区間持続幅ロジック１１２及び／又はメモリコントローラロジック１１０は、例えば、ベースバンドコントローラ、温度センサ等から温度情報を受け取るように構成される。次いで、時間区間持続幅ロジック１１２は、受け取られた温度情報、例えば現在の動作温度などに少なくとも部分的に基づいて、名目上のメモリアクセス時間区間の持続時間幅のパラメータを調節するように構成される。例えば、時間区間持続幅ロジック１１２は、パラメータ記憶部１２０から、メモリアドレス識別子に関連付けられた１つ以上の温度調節パラメータを引き出すように構成される。次いで、時間区間持続幅ロジック１１２は、本明細書で説明するように、引き出された調節パラメータを使用して、選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節することができる。
【００３７】
したがって、本明細書で説明するように、動作中に、時間区間持続幅ロジック１１２は、メモリアクセスに関連したメモリアドレスに少なくとも部分的に基づいて、メモリアクセス時間区間を選択、決定、及び／又は調節するように構成される。時間区間持続幅ロジック１１２は更に、現在の動作温度に少なくとも部分的に基づいて、メモリアクセス時間区間を調節するように構成されてもよい。時間区間持続幅ロジック１１２は更に、メモリアクセス時間区間パラメータ及び／又は温度パラメータを決定し、このパラメータを１つ以上のメモリアドレス識別子に関連づけるように、かつ／又は情報をパラメータ記憶部１２０に記憶するように、構成されてもよい。
【００３８】
一実施形態では、メモリアクセス時間区間パラメータは、予め決められていることでもよい。例えば、ＷＬ抵抗及び／又はＢＬ抵抗がウェハ及び／又はＬＯＴ全体に渡って比較的に均一である場合には、メモリアクセス時間区間パラメータは、予め決められていることでもよい。メモリアクセス時間区間パラメータは、例えば、結合構造体の形状に少なくとも部分的に基づいて、予め決められてもよい。なお、複数のメモリアレイ、例えばメモリアレイ１０６を、１つのウェハ上に形成することができる。各メモリアレイのそれぞれのメモリアドレスにおけるメモリセルに関連付けられた結合構造体のＷＬ抵抗及び／又はＢＬ抵抗は、ウェハ及び／又はＬＯＴ全体に渡って同様である場合がある。例えば、周辺機器１０９を介して、予め決められたメモリアクセス時間区間パラメータ及び関連したメモリアドレス識別子がユーザによってシステム１００に提供されてもよい。受け取られたパラメータ及び識別子は、例えばメモリコントローラロジック１１０によって、時間区間持続幅ロジック１１２に提供されてもよい。次いで、時間区間持続幅ロジック１１２は、受け取られたパラメータを受け取られたメモリアドレス識別子と関連付けるように、及び／又は情報をパラメータ記憶部１２０に記憶するように、構成されてもよい。
【００３９】
別の実施形態では、メモリアクセス時間区間パラメータは、製造中に決定されることでもよい。各メモリアレイのそれぞれのメモリアドレスにおけるメモリセルに関連した結合構造体の抵抗が、ウェハ及び／又はＬＯＴ中で変動する場合には、メモリアクセス時間区間パラメータは、製造中に決定されることでもよい。本明細書で説明するように、結合構造体の抵抗は、結合構造体の形状に関係している。メモリアクセス時間区間パラメータは、メモリアレイ１０６を含むウェハの試験中に決定されてもよい。この実施形態では、メモリアクセス時間区間パラメータは、１つ以上のトリムバイダイ（trim-by-die）動作を利用して決定されてもよい。トリムバイダイは、ダイ毎にかつ／又はウェハ全体に渡って、特定のメモリアドレスにおける各メモリセルに対してメモリアクセス時間区間パラメータを設定することを可能にするように構成される。
【００４０】
例えば、結合構造体の抵抗を測定してもよく、結合構造体の測定された抵抗に少なくとも部分的に基づいて、メモリアクセス時間区間パラメータを決定してもよい。別の例では、メモリアクセス時間区間パラメータを、反復的に決定してもよい。この例では、メモリアクセス時間区間パラメータを、初めは比較的に小さな値に設定する。比較的に小さな値に設定されたメモリアクセス時間区間パラメータにより、ＷＬがメモリアクセス時間区間内でターゲット電圧に達しない場合があるので、比較的に多数回の読み出し不良を生じることがある。ターゲットメモリセルのメモリアクセス動作（例えば、読み出し動作）が多数回試行されることがあり、メモリの読み出し不良が多数回計数されることがある。読み出し不良の回数が読み出し不良の閾値数を超えている場合には、メモリアクセス時間区間パラメータを、増加してもよい。読み出し動作の試行回数を、メモリアクセス時間区間パラメータの増加に伴って繰り返してもよく、メモリ読み出し不良の回数を再度計数してもよい。このプロセスを、メモリ読み出し不良の回数が閾値以下になるまで繰り返してもよい。次いで、現在のメモリアクセス時間区間パラメータを捕捉し、ターゲットメモリセルに対応するメモリアドレス識別子と関連付け、パラメータ記憶部１２０に記憶してもよい。
【００４１】
一実施形態では、温度パラメータを予め決めていてもよい。本明細書で説明するように、温度パラメータを、メモリアクセス時間区間パラメータに関連した事前決定と同様の態様で予め決めてもよい。別の実施形態では、温度パラメータのうちの１つ以上を、メモリアレイ１０６を含むウェハの試験中に決定してもよい。ウェハを、動作範囲内の１つ以上の温度に加熱してもよく、結合構造体のうちの１つ以上のものの抵抗を決定する。次いで、温度パラメータのうちの１つ以上を捕捉・決定してもよい。次いで、温度パラメータを、ターゲットメモリセルに対応するメモリアドレス識別子と関連付け、パラメータ記憶部１２０に記憶してもよい。
【００４２】
したがって、メモリアクセス時間区間の持続時間幅のパラメータを、メモリアクセスに関連したメモリアドレスに少なくとも部分的に基づいて、選択及び／又は調節してもよい。メモリアクセス時間区間の持続時間幅のパラメータは、メモリアドレスに関連したメモリアドレス識別子に関連付けられた結合構造体の抵抗に関係している。メモリアクセス時間区間の持続時間幅のパラメータを、現在の動作温度に少なくとも部分的に基づいて調節してもよい。その結果、メモリアレイに対する平均メモリアクセス時間が低減される場合があり、メモリに対する関連したスループットが向上する場合がある。
【００４３】
図２は、本開示の様々な実施形態と整合性のある、メモリアクセスに関連付けられたメモリアドレス識別子に少なくとも部分的に基づいて、メモリアクセス時間区間が持続する時間幅を選択及び／又は調節するための動作の流れ図２００を示す。これらの動作を、例えば、メモリコントローラロジック１１０、時間区間持続幅ロジック１１２、及び／又はパラメータ記憶部１２０を含むメモリコントローラ１０４などのメモリコントローラによって実施してもよい。流れ図２００は、本明細書で説明するように、メモリアクセス時間区間の持続時間幅を選択及び／又は調節して、メモリアレイアーキテクチャ及び／又は動作温度に関連した結合構造体の抵抗の変動を吸収するように構成される、例示的な動作を示している。特に、流れ図２００は、本明細書で説明するように、メモリアクセス時間区間の持続時間幅を選択及び／又は調節して、結合構造体に関連したＲＣ時定数の変動を吸収するように構成された、例示的な動作を示している。
【００４４】
流れ図２００の動作は、動作２０２から開始することができる。動作２０２は、メモリアクセス要求を受け取ることを含む。例えば、メモリアクセス要求を、プロセッサからメモリコントローラによって受け取ってもよい。メモリアクセス要求は、メモリセル読み出し要求及び／又はメモリセル書き込み要求を含むことがある。メモリアクセス要求は、このメモリアクセス要求に関連した１つ以上のメモリアドレスを更に含むことがある。動作２０４は、メモリアドレス識別子に少なくとも部分的に基づいて、メモリアクセス時間区間の持続時間幅のパラメータを選択することを含む。メモリアクセス識別子は、受け取られたメモリアドレスに対応及び／又は関係することがある。例えば、メモリアドレス識別子は、メモリアクセス時間区間の持続時間幅のパラメータ及び／又は温度パラメータと関連付けられ、パラメータ記憶部に記憶されてもよい。実施形態によっては、現在の動作温度が動作２０６において決定される場合がある。実施形態によっては、動作２０８は、現在の動作温度に少なくとも部分的に基づいて、選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節することを含む場合がある。要求されたメモリアクセス動作が、動作２１０で実施される。メモリアクセス動作の持続時間は、選択されたメモリアクセス時間区間の持続時間幅のパラメータに関係している。プログラムフローは、動作２１２で戻ってもよい。
【００４５】
図３は、本開示の様々な実施形態と整合性のある、メモリアクセスに関連付けられたメモリアドレスに関連したメモリアクセス時間区間を決定するための動作の流れ図３００を示す。これらの動作を、例えば、メモリコントローラロジック１１０及び／又は時間区間持続幅ロジック１１２を含む、メモリコントローラ１０４などのメモリコントローラによって実施してもよい。流れ図３００は、メモリアクセスに関連付けられたメモリアドレスに関連したメモリアクセス時間区間を決定するように構成される例示的な動作を示している。特に、流れ図３００は、本明細書で説明するように、メモリアクセスに関連付けられたメモリアドレスに関連したメモリアクセス時間区間を決定して、結合構造体に関連したＲＣ時定数の変動を吸収するように構成された、例示的な動作を示している。
【００４６】
流れ図３００の動作は、動作３０２から開始することができる。動作３０２は、メモリアクセス時間区間の持続時間幅のパラメータを決定することを含む。メモリアクセス時間区間の持続時間幅のパラメータは、本明細書で説明するように、結合構造体の抵抗に関係している。例えば、メモリアクセス時間区間の持続時間幅のパラメータを、少なくとも部分的に結合構造体の測定された抵抗に基づいて決定してもよい。別の例では、本明細書で説明するように、メモリアクセス時間区間の持続時間幅のパラメータを、反復的に決定してもよい。メモリアクセス時間区間の持続時間幅のパラメータを、１つ以上のメモリセルに対して決定してもよい。メモリアクセス時間区間の持続時間幅のパラメータを、動作３０４で、メモリアドレス識別子に関連付ける。メモリアクセス時間区間の持続時間幅のパラメータ及び関連付けられたメモリアドレス識別子を、動作３０６で、パラメータ記憶部に記憶する。プログラムフローは、動作３０８で戻ってもよい。
【００４７】
したがって、メモリアクセス時間区間の持続時間幅が、メモリアドレスに関連付けられてもよい。メモリアクセス時間区間の持続時間幅は、メモリアレイ内の複数のメモリセルに対する、結合構造体の抵抗の変動及びＲＣ時定数の変動を吸収するように構成される。
【００４８】
図４は、本開示の様々な実施形態と整合性のある、メモリアクセスに関連付けられたメモリアドレスに関連した温度調節パラメータを決定するための動作の流れ図４００を示す。これらの動作を、例えば、メモリコントローラロジック１１０及び／又は時間区間持続幅ロジック１１２を含む、メモリコントローラ１０４などのメモリコントローラにより実施してもよい。流れ図４００は、メモリアクセスに関連付けられたメモリアドレスに関連した温度調節パラメータを決定するように構成される例示的な動作を示している。特に、流れ図４００は、本明細書で説明するように、メモリアクセスに関連付けられたメモリアドレスに関連した温度調節パラメータを決定して、温度によるＲＣ時定数の変動を吸収するように構成された、例示的な動作を示している。
【００４９】
流れ図４００の動作は、動作４０２から開始することができる。動作４０２は、温度調節パラメータを決定することを含む。温度調節パラメータは、本明細書で説明するように、動作温度に関係している。例えば、温度調節パラメータを、１つ以上の動作温度において測定された結合構造体の抵抗に少なくとも部分的に基づいて決定してもよい。温度調節パラメータを、１つ以上のメモリセルに対して決定してもよい。温度調節パラメータを、動作４０４において、メモリアドレス識別子に関連付けてもよい。温度調節パラメータ及び関連付けられたメモリアドレス識別子を、動作４０６において、パラメータ記憶部に記憶してもよい。プログラムフローは、動作４０８で戻ってもよい。
【００５０】
したがって、温度調節パラメータはメモリアドレスに関連付けられる。温度調節パラメータは、メモリアレイ内の複数のメモリセルに対して、温度による結合構造体の抵抗の変動及びＲＣ時定数の変動を吸収するように構成される。
【００５１】
図２〜図４は一実施形態に従った様々な動作を示しているが、図２、図３、及び／又は図４に示された動作の全てが必ずしも他の実施形態では必要ではないことは言うまでもない。実際に、本開示の他の実施形態では、図２、図３、及び／若しくは図４で示された動作並びに／又は本明細書で説明された他の動作が、どの図面にも特に示されてはいないが依然として本開示と完全に整合性のある態様で組み合わされる場合があることも、本明細書では完全に企図されている。したがって、１つの図面に厳密には示されていない機能及び／又は動作に向けられている請求項が、本開示の範囲及び内容の範囲内にあるとみなされる。
【００５２】
本明細書の任意の実施形態で使用されるように、「ロジック」という用語は、上述の動作のいずれかを実施するように構成されたアプリケーション、ソフトウェア、ファームウェア、及び／又は回路を指すことがある。
【００５３】
ソフトウェアは、ソフトウェアパッケージ、コード、命令、命令セット、及び／又は非一時的なコンピュータ可読記憶媒体に記録されたデータとして具現化されてもよい。ファームウェアは、メモリデバイスにハードコードされた（例えば、不揮発性の）、コード、命令若しくは命令セット、及び／又はデータとして具現化されてもよい。
【００５４】
本明細書の任意の実施形態で使用されるように、「回路」は、例えば、物理的に組み込まれた回路、１つ以上の個々の命令処理コアを備えたコンピュータプロセッサなどのプログラマブル回路、ステートマシン回路、及び／又はプログラマブル回路により実行される命令を記憶したファームウェアを、単独で又は任意の組み合わせで含んでもよい。ロジックは、例えば、集積回路（ＩＣ）、特定用途向け集積回路（ＡＳＩＣ）、システムオンチップ（ＳｏＣ）、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、サーバ、スマートフォン、等のより大きなシステムの一部を形成する回路として、集合的に又は個別に具現化されることでもよい。
【００５５】
実施形態によっては、ハードウェア記述言語を使用して、本明細書に記載する様々なロジック及び／又は回路のための回路及び／又はロジックの実装を指定する場合がある。例えば、一実施形態では、ハードウェア記述言語は、本明細書で説明する１つ以上の回路及び／又はロジックの半導体製造を可能にすることができる、超高速集積回路（ＶＨＳＩＣ）ハードウェア記述言語（ＶＨＤＬ）に準拠することができる又は互換性をもつことができる。ＶＨＤＬは、ＩＥＥＥ標準１０７６−１９８７、ＩＥＥＥ標準１０７６．２、ＩＥＥＥ１０７６．１、ＶＨＤＬ−２００６のＩＥＥＥドラフト３．０、ＶＨＤＬ−２００８のＩＥＥＥドラフト４．０、及び／若しくはＩＥＥＥ  ＶＨＤＬ標準の他のバージョン、並びに／又は他のハードウェア記述標準に準拠する場合がある又は互換性をもつ場合がある。
【００５６】
したがって、メモリアクセスに関連したメモリアドレスに少なくとも部分的に基づいて、メモリアクセス時間区間を選択及び／又は調節するように構成されるシステム及び方法について説明した。メモリアクセス時間は、メモリコントローラとメモリセルとの間の結合構造体のＲＣ時定数及びメモリセルの静電容量に関係している。メモリアクセス時間は更に、動作温度に関係している場合がある。次いで、メモリアクセス時間区間は、１つ以上のメモリアドレスに関連付けられてもよい。動作時には、メモリアクセス時間持続時間は、少なくとも部分的にメモリアドレスに基づいて選択されてもよい。次いで、選択されたメモリアクセス時間持続時間は、現在の動作温度に少なくとも部分的に基づいて調節されてもよい。したがって、メモリアレイの少なくとも一部に対する平均メモリセルアクセス時間を、最悪の場合のＲＣ時定数に基づくメモリアクセス時間持続時間に比べて改善することができる。
【実施例】
【００５７】
本開示の実施例は、以下で説明するように、メモリアクセスに関連したメモリアドレスに少なくとも部分的に基づいてメモリアクセス時間区間を設定及び／又は選択することに関連した、方法、方法の動作を実施するための手段、機器、又は装置若しくはシステムなどの発明の主題を含む。
【実施例１】
【００５８】
この実施例に従うと、メモリアクセス要求の受信に応答してメモリアドレス識別子に少なくとも部分的に基づいてメモリアクセス時間区間の持続時間幅のパラメータを選択し、現在の動作温度に少なくとも部分的に基づいて、選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節し、かつ、要求されたメモリアクセス動作をメモリアレイ上で実施するように構成されるメモリコントローラを含む装置が提供され、メモリアクセス動作の持続時間幅は、調節されたメモリアクセス時間区間の持続時間幅のパラメータに関係している。
【実施例２】
【００５９】
この実施例は実施例１の要素を含み、メモリコントローラは、メモリアクセス時間区間の持続時間幅のパラメータを決定し、メモリアクセス時間区間の持続時間幅のパラメータをメモリアドレス識別子と関連付け、かつ、メモリアクセス時間区間の持続時間幅のパラメータ及び関連付けられたメモリアドレス識別子をパラメータ記憶部に記憶するように更に構成される。
【実施例３】
【００６０】
この実施例は実施例１又は２の要素を含み、メモリアクセス動作は、メモリセル読み出し動作及びメモリセル書き込み動作のうちの少なくとも１つを含む。
【実施例４】
【００６１】
この実施例は実施例１又は２の要素を含み、メモリアクセス時間区間は、ターゲットノードを初期状態からターゲット状態に遷移させるように構成される事前充電時間区間を含み、この事前充電時間区間の持続時間幅はメモリアレイの結合構造体に関係している。
【実施例５】
【００６２】
この実施例は実施例２の要素を含み、メモリアクセス時間区間パラメータは、メモリアレイの結合構造体の形状に少なくとも部分的に基づいて予め決められている。
【実施例６】
【００６３】
この実施例は実施例２の要素を含み、メモリアクセス時間区間パラメータは、メモリアクセス動作の試行回数に少なくとも部分的に基づいて反復的に決定される。
【実施例７】
【００６４】
この実施例は実施例２の要素を含み、メモリコントローラは、メモリアクセス時間区間パラメータを複数のメモリアドレス識別子に関連付けるように構成される。
【実施例８】
【００６５】
この実施例は実施例７の要素を含み、複数のメモリアドレス識別子は連続的なメモリ位置に対応する。
【実施例９】
【００６６】
この実施例は実施例７の要素を含み、複数のメモリアドレス識別子はメモリアレイの１つの階層内に含まれる複数のメモリ位置に対応する。
【実施例１０】
【００６７】
この実施例は実施例２の要素を含み、メモリアクセス時間区間の持続時間幅のパラメータは１つ以上のトリムバイダイ動作を利用して決定される。
【実施例１１】
【００６８】
この実施例は実施例２の要素を含み、メモリコントローラは、温度調節パラメータを決定し、その温度調節パラメータをメモリアドレス識別子と関連付け、かつ、その温度調節パラメータをパラメータ記憶部に記憶するように更に構成される。
【実施例１２】
【００６９】
この実施例は実施例１の要素を含み、メモリコントローラは、現在の動作温度を決定し、かつ、メモリアドレス識別子に少なくとも部分的に基づいて温度調節パラメータを選択するように更に構成され、調節されたメモリアクセス時間区間の持続時間幅のパラメータは温度調節パラメータに関係している。
【実施例１３】
【００７０】
この実施例は実施例１１又は１２の要素を含み、温度調節パラメータは、メモリアドレス識別子に関連した結合構造体の温度による抵抗の変化に関係している。
【実施例１４】
【００７１】
この実施例は実施例１１又は１２の要素を含み、温度調節パラメータは、温度依存調節係数（ＡＦ（Ｔ））、温度による結合構造体の抵抗の変化率（ΔＲ／ΔＴ）、ΔＴに関連しかつ結合構造体の抵抗の変化率に関連している温度範囲、結合構造体の抵抗の変化率及び／又は基準動作温度（Ｔｎｏｍ）に関連した換算係数（ＳＦ）、のうちの１つ以上を含む。
【実施例１５】
【００７２】
この実施例に従うと、メモリコントローラにより、メモリアクセス要求の受信に応答してメモリアドレス識別子に少なくとも部分的に基づいてメモリアクセス時間区間の持続時間幅のパラメータを選択するステップと、メモリコントローラにより、現在の動作温度に少なくとも部分的に基づいて、選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節するステップと、メモリコントローラにより、要求されたメモリアクセス動作をメモリアレイ上で実施するステップと、を含む方法が提供され、メモリアクセス動作の持続時間幅は、調節されたメモリアクセス時間区間の持続時間幅のパラメータに関係している。
【実施例１６】
【００７３】
この実施例は実施例１５の要素を含み、更に、メモリコントローラにより、メモリアクセス時間区間の持続時間幅のパラメータを決定するステップと、メモリコントローラにより、メモリアクセス時間区間の持続時間幅のパラメータをメモリアドレス識別子と関連付けるステップと、メモリコントローラにより、メモリアクセス時間区間の持続時間幅のパラメータ及び関連付けられたメモリアドレス識別子をパラメータ記憶部に記憶するステップと、を含む。
【実施例１７】
【００７４】
この実施例は実施例１５の要素を含み、メモリアクセス動作は、メモリセル読み出し動作及びメモリセル書き込み動作のうちの少なくとも１つを含む。
【実施例１８】
【００７５】
この実施例は実施例１５の要素を含み、メモリアクセス時間区間は、ターゲットノードを初期状態からターゲット状態に遷移させるように構成されるプリチャージ時間区間を含み、この事前充電時間区間の持続時間幅はメモリアレイの結合構造体に関係している。
【実施例１９】
【００７６】
この実施例は実施例１５の要素を含み、メモリアレイは３次元のメモリアーキテクチャを含む。
【実施例２０】
【００７７】
この実施例は実施例１６の要素を含み、メモリアクセス時間区間パラメータは、メモリアレイの結合構造体の形状に少なくとも部分的に基づいて予め決められている。
【実施例２１】
【００７８】
この実施例は実施例１６の要素を含み、メモリアクセス時間区間パラメータは、メモリアクセス動作の試行回数に少なくとも部分的に基づいて反復決定される。
【実施例２２】
【００７９】
この実施例は実施例１６の要素を含み、メモリコントローラは、メモリアクセス時間区間パラメータを複数のメモリアドレス識別子に関連付けるように構成される。
【実施例２３】
【００８０】
この実施例は実施例２２の要素を含み、複数のメモリアドレス識別子は連続的なメモリ位置に対応する。
【実施例２４】
【００８１】
この実施例は実施例２２の要素を含み、複数のメモリアドレス識別子はメモリアレイの１つの階層内に含まれる複数のメモリ位置に対応する。
【実施例２５】
【００８２】
この実施例は実施例１６の要素を含み、メモリアクセス時間区間の持続時間幅のパラメータは１つ以上のトリムバイダイ動作を利用して決定される。
【実施例２６】
【００８３】
この実施例は実施例１６の要素を含み、メモリコントローラにより、温度調節パラメータを決定するステップと、メモリコントローラにより、その温度調節パラメータをメモリアドレス識別子と関連付けるステップと、メモリコントローラにより、その温度調節パラメータをパラメータ記憶部に記憶するステップと、を更に含む。
【実施例２７】
【００８４】
この実施例は実施例１５の要素を含み、メモリコントローラにより、現在の動作温度を決定するステップと、メモリコントローラにより、メモリアドレス識別子に少なくとも部分的に基づいて温度調節パラメータを選択するステップとを更に含み、調節されたメモリアクセス時間区間の持続時間幅のパラメータは温度調節パラメータに関係している。
【実施例２８】
【００８５】
この実施例は実施例２６の要素を含み、温度調節パラメータは、メモリアドレス識別子に関連した結合構造体の温度による抵抗の変化に関係している。
【実施例２９】
【００８６】
この実施例は実施例２６の要素を含み、温度調節パラメータは、温度依存調節係数（ＡＦ（Ｔ））、温度による結合構造体の抵抗の変化率（ΔＲ／ΔＴ）、ΔＴに関連しかつ結合構造体の抵抗の変化率に関連している温度範囲、結合構造体の抵抗の変化率及び／又は基準動作温度（Ｔｎｏｍ）に関連した換算係数（ＳＦ）、のうちの１つ以上を含む。
【実施例３０】
【００８７】
この実施例に従うと、プロセッサと、プロセッサを周辺機器に結合するように構成されるチップセットと、複数のメモリセルを含むメモリアレイと、メモリコントローラとを含むシステムが提供される。メモリコントローラは、メモリアクセス要求の受信に応答してメモリアドレス識別子に少なくとも部分的に基づいてメモリアクセス時間区間の持続時間幅のパラメータを選択し、現在の動作温度に少なくとも部分的に基づいて、選択されたメモリアクセス時間区間の持続時間幅のパラメータを調節し、かつ、要求されたメモリアクセス動作をメモリアレイ上で実施するように構成され、メモリアクセス動作の持続時間幅は、調節されたメモリアクセス時間区間の持続時間幅のパラメータに関係している。
【実施例３１】
【００８８】
この実施例は実施例３０の要素を含み、メモリコントローラは、メモリアクセス時間区間の持続時間幅のパラメータを決定し、メモリアクセス時間区間の持続時間幅のパラメータをメモリアドレス識別子と関連付け、かつ、メモリアクセス時間区間の持続時間幅のパラメータ及び関連付けられたメモリアドレス識別子をパラメータ記憶部に記憶するように更に構成される。
【実施例３２】
【００８９】
この実施例は実施例３０又は３１の要素を含み、メモリアクセス動作は、メモリセル読み出し動作及びメモリセル書き込み動作のうちの少なくとも１つを含む。
【実施例３３】
【００９０】
この実施例は実施例３０又は３１の要素を含み、メモリアクセス時間区間は、ターゲットノードを初期状態からターゲット状態に遷移させるように構成される事前充電時間区間を含み、この事前充電時間区間の持続時間幅はメモリアレイの結合構造体に関係している。
【実施例３４】
【００９１】
この実施例は実施例３０又は３１の要素を含み、メモリアレイは３次元（３Ｄ）のメモリアーキテクチャを含む。
【実施例３５】
【００９２】
この実施例は実施例３４の要素を含み、メモリアレイは３Ｄ  ＮＡＮＤフラッシュメモリを含む。
【実施例３６】
【００９３】
この実施例は実施例３０又は３１の要素を含み、メモリアレイは、相変化メモリ（ＰＣＭ）、３次元クロスポイント型メモリ、抵抗性メモリ、ナノワイヤーメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、ＮＡＮＤ又はＮＯＲなどのフラッシュメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、メモリスタ技術を組み込んだメモリ、及びスピントランスファートルク（ＳＴＴ）−ＭＲＡＭ、のうちの少なくとも１つを含む。
【実施例３７】
【００９４】
この実施例は実施例３４の要素を含み、メモリアレイは、垂直積層アレイトランジスタメモリ、多層垂直ゲートＮＡＮＤフラッシュメモリ、垂直セルテラビットセルアレイトランジスタＮＡＮＤフラッシュメモリ、パイプ形状ＢｉＣＳ（Ｂｉｔ  Ｃｏｓｔ  Ｓｃａｌａｂｌｅ）ＮＡＮＤフラッシュメモリ、ワンタイムプログラマブルダイオード／アンチヒューズメモリ、垂直抵抗メモリ（ＶＲＲＡＭ（登録商標））、及び３Ｄ垂直チェーンセル型相変化メモリ、のうちの少なくとも１つを含む。
【実施例３８】
【００９５】
この実施例は実施例３１の要素を含み、メモリアクセス時間区間パラメータは、メモリアレイの結合構造体の形状に少なくとも部分的に基づいて予め決められている。
【実施例３９】
【００９６】
この実施例は実施例３１の要素を含み、メモリアクセス時間区間パラメータは、メモリアクセス動作の試行回数に少なくとも部分的に基づいて、反復決定される。
【実施例４０】
【００９７】
この実施例は実施例３０又は３１の要素を含み、メモリコントローラは、メモリアクセス時間区間パラメータを複数のメモリアドレス識別子に関連付けるように構成される。
【実施例４１】
【００９８】
この実施例は実施例４０の要素を含み、複数のメモリアドレス識別子は連続的なメモリ位置に対応する。
【実施例４２】
【００９９】
この実施例は実施例４０の要素を含み、複数のメモリアドレス識別子はメモリアレイの１つの階層内に含まれる複数のメモリ位置に対応する。
【実施例４３】
【０１００】
この実施例は実施例３０又は３１の要素を含み、メモリセルはシングルレベルセルである。
【実施例４４】
【０１０１】
この実施例は実施例３０又は３１の要素を含み、メモリセルはマルチプルレベルセルである。
【実施例４５】
【０１０２】
この実施例は実施例３１の要素を含み、メモリアクセス時間区間の持続時間幅のパラメータは１つ以上のトリムバイダイ動作を利用して決定される。
【実施例４６】
【０１０３】
この実施例は実施例３１の要素を含み、メモリコントローラは、温度調節パラメータを決定し、その温度調節パラメータをメモリアドレス識別子と関連付け、かつ、その温度調節パラメータをパラメータ記憶部に記憶するように更に構成される。
【実施例４７】
【０１０４】
この実施例は実施例３０の要素を含み、メモリコントローラは、現在の動作温度を決定し、かつ、メモリアドレス識別子に少なくとも部分的に基づいて温度調節パラメータを選択するように更に構成され、調節されたメモリアクセス時間区間の持続時間幅のパラメータは温度調節パラメータに関係している。
【実施例４８】
【０１０５】
この実施例は実施例４６又は４７の要素を含み、温度調節パラメータは、メモリアドレス識別子に関連した結合構造体の温度による抵抗の変化に関係している。
【実施例４９】
【０１０６】
この実施例は実施例４６又は４７の要素を含み、温度調節パラメータは、温度依存調節係数（ＡＦ（Ｔ））、温度による結合構造体の抵抗の変化率（ΔＲ／ΔＴ）、ΔＴに関連しかつ結合構造体の抵抗の変化率に関連している温度範囲、結合構造体の抵抗の変化率及び／又は基準動作温度（Ｔｎｏｍ）に関連した換算係数（ＳＦ）、のうちの１つ以上を含む。
【実施例５０】
【０１０７】
本開示の別の実施例は、請求項１５〜２９のいずれか一項に記載の方法を実施するように構成された少なくとも１つのデバイスを含むシステムである。
【実施例５１】
【０１０８】
本開示の別の実施例は、請求項１５〜２９のいずれか一項に記載の方法を実施する手段を含むデバイスである。
【０１０９】
様々な特徴、態様、及び実施形態を本明細書で説明した。これらの特徴、態様、及び実施形態は、当業者によって理解されるように、変形及び修正に加えて、互いに組み合わせることが可能である。したがって、本開示は、そのような組み合わせ、変形、及び修正を包含するものとして考えられるべきである。
【図１】
0006374097.tif 000002
【図２】
0006374097.tif 000003
【図３】
0006374097.tif 000004
【図４】
0006374097.tif 000005