(57)【特許請求の範囲】
【請求項１】
入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力を積分する積分器と、
前記積分器で積分された信号を量子化する量子化器と、
前記量子化器からの信号に基づき負荷を駆動するための駆動信号を生成するドライバ回路と、
前記ドライバ回路からの前記駆動信号を前記入力信号に帰還させる帰還信号を生成する帰還回路と、
を備え、
前記帰還回路は、少なくとも互いに直列接続された第１抵抗及び第２抵抗と、前記第１抵抗に並列に接続されたキャパシタと、前記第１抵抗と前記第２抵抗の接続点に接続された電圧制限用ダイオードと、を備え、前記第１抵抗と前記第２抵抗と前記電圧制限用ダイオードの前記接続点から前記帰還信号を生成する
ことを特徴とする信号変調回路。
【請求項２】
請求項１記載の信号変調回路において、
前記帰還回路は、さらに、前記キャパシタに直列に接続された第３抵抗を備える
ことを特徴とする信号変調回路。
【請求項３】
請求項２記載の信号変調回路において、
前記第３抵抗の抵抗値は、前記第１抵抗の抵抗値よりも小さい
ことを特徴とする信号変調回路。
【請求項４】
請求項１〜３のいずれかに記載の信号変調回路において、
前記第１抵抗の抵抗値をＲ１、定格消費電力をＰ１、前記第２抵抗の抵抗値をＲ２、定格消費電力をＰ２、負荷の駆動電圧をＶｓｐ、前記第１抵抗と前記第２抵抗の前記接続点における電圧をＶｍｉｄとした場合に
Ｒ１＞（Ｖｓｐ―Ｖｍｉｄ）２／Ｐ１
Ｒ２＞Ｖｍｉｄ２／Ｐ２
であり、かつ、前記帰還回路の寄生容量をＣｆｂ、前記キャパシタの容量をＣ１とした場合に、
Ｒ１：Ｒ２≒Ｃｆｂ：Ｃ１  
であることを特徴とする信号変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号変調回路に関し、特にデルタシグマ変調を行う回路に関する。
【背景技術】
【０００２】
従来から、スイッチングアンプ等においてデルタシグマ変調（ΔΣ変調）が用いられている。デルタシグマ変調器では、減算器と積分器と量子化器と量子化誤差帰還回路を備える。減算器は、入力信号と量子化された帰還信号との差分を算出する。積分器は、差分信号を積分する。積分信号は量子化器で量子化され、例えば１ビット＝２値の信号として出力される。
【０００３】
下記の特許文献１には、積分器群、加算器群、量子化器、及びパルス幅切り上げ回路から構成されるデルタシグマ変調回路が開示され、サンプリングクロックに同期した１ビット信号に変換して出力することが開示されている。また、量子化器として、Ｄ型フリップフロップを用いることが開示されている。また、特許文献２にも、デルタシグマ変調回路が開示されている。
【０００４】
特許文献３には、量子化出力信号をパルス増幅したスイッチング信号をデルタシグマ変調部へ帰還する帰還ループ上に、スイッチング信号を抵抗分割により減圧して帰還信号を生成することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３１２２５８号公報
【特許文献２】特表２０１２−５２７１８７号公報
【特許文献３】特許第３３６９５０３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スイッチング信号をデルタシグマ変調部へ帰還する帰還ループ上に、スイッチング信号を抵抗分割により減圧して帰還信号を生成することは、電力増幅部に加えられる定電圧に含まれるリプルや外来ノイズ等に起因するスイッチング信号の波形の変形をそのままの形で帰還させる点では有効であるが、他方で別の問題を生じ得る。
【０００７】
すなわち、抵抗分割する際の抵抗値が小さい場合にはスイッチング信号で駆動されるスピーカ出力電圧が大きい場合に消費電力が大きくなり発熱問題や部品の大型化を招いてしまう問題があり、逆に、抵抗値が大きい場合にはスイッチング速度が低下してしまうため性能が劣化する問題がある。特に、帰還ループ上のプリント基板パターンは他のラインよりは相対的に長くなる傾向により、帰還ループでの高周波信号の信号減衰が無視できなくなり、性能が低下し易い問題がある。
【０００８】
さらに、出力電圧を可変しボリューム操作する場合や、電源電圧が変動する際には、抵抗分割後の電圧値も変化してしまうため、素子の破壊や動作不良が生じるおそれもある。
【０００９】
本発明の目的は、帰還信号を生成する際に、消費電力の増大を抑制し、かつ、スイッチング速度を低下させることもなくデルタシグマ変調部への帰還信号を生成できる信号変調回路を提供することにある。  
【課題を解決するための手段】
【００１０】
本発明は、入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力を積分する積分器と、前記積分器で積分された信号を量子化する量子化器と、前記量子化器からの信号に基づき負荷を駆動するための駆動信号を生成するドライバ回路と、前記ドライバ回路からの前記駆動信号を前記入力信号に帰還させる帰還信号を生成する帰還回路とを備え、前記帰還回路は、少なくとも互いに直列接続された第１抵抗及び第２抵抗と、前記第１抵抗に並列に接続されたキャパシタと、前記第１抵抗と前記第２抵抗の接続点に接続された電圧制限用ダイオードと、を備え、前記第１抵抗と前記第２抵抗と前記電圧制限用ダイオードの前記接続点から前記帰還信号を生成することを特徴とする。
【００１１】
本発明の１つの実施形態では、前記帰還回路は、さらに、前記キャパシタに直列に接続された第３抵抗を備えることを特徴とする。
【００１２】
本発明の他の実施形態では、前記第３抵抗の抵抗値は、前記第１抵抗の抵抗値よりも小さいことを特徴とする。
【００１３】
本発明のさらに他の実施形態では、前記第１抵抗の抵抗値をＲ１、定格消費電力をＰ１、前記第２抵抗の抵抗値をＲ２、定格消費電力をＰ２、負荷の駆動電圧をＶｓｐ、前記第１抵抗と前記第２抵抗の接続点における電圧をＶｍｉｄとした場合に
Ｒ１＞（Ｖｓｐ―Ｖｍｉｄ）２／Ｐ１
Ｒ２＞Ｖｍｉｄ２／Ｐ２
であり、かつ、前記帰還回路の寄生容量をＣｆｂ、前記キャパシタの容量をＣ１とした場合に、
Ｒ１：Ｒ２≒Ｃｆｂ：Ｃ１  
であることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、帰還信号を生成する際に、消費電力の増大を抑制し、スイッチング速度を低下させることもなく、かつ、出力電圧を可変しボリューム操作する場合や電源電圧が変動する際にも素子の破壊や動作不良を防止しつつ帰還信号を生成できる。従って、本発明によれば、従来以上に高効率かつ高性能に負荷を駆動できる。
【図面の簡単な説明】
【００１５】
【図１】実施形態の回路構成図である。
【図２】図１の１価３値波形生成回路及びドライバ回路の回路構成図である。
【図３】図１のパルス合成回路の回路構成図である。
【図４】キャパシタＣ１の容量設定説明図である。
【図５】実施形態の信号波形説明図である。
【図６】他の実施形態のパルス合成回路の回路構成図である。
【図７】さらに他の実施形態のパルス合成回路の回路構成図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づき本発明の実施形態について説明する。
【００１７】
＜第１実施形態＞
図１は、本実施形態の信号変調回路の回路構成図である。信号変調回路は、減算器１０と、積分器１２と、位相反転回路１４と、１価３値波形生成回路１６と、ドライバ回路１８と、パルス合成回路２２を備える。信号変調回路は、負荷としてのスピーカ２０に接続され、スピーカ２０を駆動する。
【００１８】
減算器１０は、入力信号と帰還信号の差分を算出して積分器１２に出力する。
【００１９】
積分器１２は、差分信号を積分して位相反転回路１４及び１価３値波形生成回路１６に出力する。１価３値波形生成回路１６に出力する際に、ＤＦＦにより１ビットデジタル信号に変換して出力する。量子化機能は、このＤＦＦにより実現されるが、ＤＦＦではリセット端子に信号を供給することでその出力をゼロとすることが可能であり、従ってリセット端子にクロック信号を供給することでクロック信号に同期したタイミングでゼロレベルを挿入することができる。
【００２０】
位相反転回路１４は、積分器１２の出力の位相を反転して１価３値波形生成回路１６に出力する。１価３値波形生成回路１６に出力する際に、ＤＦＦにより１ビットデジタル信号に変換して出力する。上記と同様に、量子化機能は、このＤＦＦにより実現され、リセット端子にクロック信号を供給することでクロック信号に同期したタイミングでゼロレベルを挿入することができる。
【００２１】
クロック信号に同期したタイミングで常にゼロレベルを挿入することで、ＤＦＦの出力は１ビットデジタル信号であるとともに、そのパルス幅が常に固定のデジタル信号となる。すなわち、ＤＦＦでは入力されたクロック信号の立ち上がりエッジで信号を出力するところ、例えば遅延回路で遅延反転させてクロック信号を供給するとクロック信号の立ち下がりエッジで信号を出力し、次のクロック信号の立ち上がりエッジでその出力がゼロレベルにリセットされ、この処理が繰り返されることで、１ビットデジタル信号のパルス幅は、クロック信号のパルス幅に等しくなる。従って、パルス幅が固定のパルスの数により入力信号の大小を表現することができる。
【００２２】
１価３値波形生成回路１６は、積分器１２及びＤＦＦからの１ビットデジタル信号、すなわち＋１、０の２値信号と、位相反転回路１４及びＤＦＦからの１ビットデジタル信号、すなわち−１、０（−１により位相反転していることを示す）の２値信号から、１価３値波形信号を生成する。ここで、「１価３値」とは、単電源で駆動されるスピーカ等の負荷に対し、正電流で駆動する状態、負電流で駆動する状態、オフ状態の３つの駆動状態を実現することを意味する。また、正電流及び負電流は、負荷を流れる電流の向きが互いに逆であることを意味する。
【００２３】
ドライバ回路１８は、１価３値波形生成回路１６からの１価３値波形信号を用いて負荷としてのスピーカ２０を駆動する。ドライバ回路１８からの駆動信号は、スピーカ２０に供給されるとともに、パルス合成回路２２にも供給される。
【００２４】
パルス合成回路２２は、帰還回路として機能し、ドライバ回路１８からの駆動信号を合成して帰還信号を生成して減算器１０に帰還させる。
【００２５】
図１において特徴的な点の一つは、ドライバ回路１８が帰還ループ内に含まれている点である。すなわち、ドライバ回路１８からの駆動信号はスピーカ２０に供給されるだけでなく、パルス合成回路２２を介して帰還信号として減算器１０に帰還される。従って、ドライバ回路１８が帰還ループ外に設けられていた場合にはドライバ回路１８の歪がそのまま駆動信号としてスピーカ２０に供給されてしまうところ、本実施形態ではドライバ回路１８の歪もフィードバックされて低減され得る。
【００２６】
図２は、１価３値波形生成回路１６及びドライバ回路１８の回路構成図である。１価３値波形生成回路１６は、ＮＯＲゲート３３ａ，３３ｂ、及び４つのＮＯＴゲート４０ａ〜４０ｄから構成される。これらのＮＯＴゲート４０ａ〜４０ｄを図中上から順にＧ１１，Ｇ１２，Ｇ１３，Ｇ１４と称する、つまりＮＯＴゲート４０ａをＧ１１、ＮＯＴゲート４０ｂをＧ１２、ＮＯＴゲート４０ｃをＧ１３、ＮＯＴゲート４０ｄをＧ１４と称すると、Ｇ１１及びＧ１２にはＮＯＲゲート３３ａの出力信号が供給され、Ｇ１３及びＧ１４にはＮＯＲゲート３３ｂの出力信号が供給される。Ｇ１１〜Ｇ１４はそれぞれの入力信号を反転し、出力信号をそれぞれドライバ回路１８に供給する。
【００２７】
ＮＯＲゲート３３ａは、積分器１２の出力を１ビットデジタル信号に変換するＤＦＦ３２の反転出力端子（Ｑバー）からの信号と、位相反転回路１４からの出力を１ビットデジタル信号に変換するＤＦＦ３３の出力端子（Ｑ）からの信号を論理演算する。ＮＯＲゲート３３ｂは、ＤＦＦ３２の出力端子（Ｑ）からの信号と、ＤＦＦ３３の反転出力端子（Ｑバー）からの信号を論理演算して出力する。
【００２８】
ドライバ回路１８は、レベルシフト回路４２ａ１，４２ａ２、ゲート駆動回路４２ｂ１〜４２ｂ４及びスイッチングＦＥＴ４２ｃ１〜４２ｃ４から構成される。スイッチングＦＥＴ４２ｃ１及び４２ｃ３はＰチャンネルＦＥＴ，スイッチングＦＥＴ４２ｃ２及び４２ｃ４はＮチャンネルＦＥＴである。
【００２９】
負荷としてのスピーカ２０は、互いに直列接続されたスイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ２の接続節点にその一端が接続されるとともに、互いに直列接続されたスイッチングＦＥＴ４２ｃ３及びスイッチングＦＥＴ４２ｃ４の接続節点にその他端が接続される。
【００３０】
スイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ３は単電源の正極側に接続され、スイッチングＦＥＴ４２ｃ２及びスイッチングＦＥＴ４２ｃ４は単電源の負極側に接続される。従って、スイッチングＦＥＴ４２ｃ１がオンしスイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、
スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチングＦＥＴ４２ｃ４
の如く電流が流れ、正電流オン状態となる。
【００３１】
また、スイッチングＦＥＴ４２ｃ１がオフしスイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオンしスイッチングＦＥＴ４２ｃ４がオフすると、
スイッチングＦＥＴ４２ｃ３→スピーカ→スイッチングＦＥＴ４２ｃ２
の如く電流が流れ、負電流オン状態となる。
【００３２】
さらに、スイッチングＦＥＴ４２ｃ１，４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ２，４２ｃ４がオンすると、スピーカ４４には電流は流れずオフ状態（ショートによるオフ状態）となる。
【００３３】
１価３値波形生成回路１６の４つの論理ゲートＧ１１〜Ｇ１４の出力信号は、４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４を駆動するためのそれぞれのゲート駆動回路４２ｂ１〜４２ｂ４に供給される。すなわち、Ｇ１１の出力信号は、レベルシフト回路４２ａ１を介してゲート駆動回路４２ｂ１に供給され、スイッチングＦＥＴ４２ｃ１を駆動する。Ｇ１２の出力信号は、ゲート駆動回路４２ｂ２に供給され、スイッチングＦＥＴ４２ｃ２を駆動する。Ｇ１４の出力信号は、レベルシフト回路４２ａ２を介してゲート駆動回路４２ｂ３に供給され、スイッチングＦＥＴ４２ｃ３を駆動する。Ｇ１３の出力信号は、ゲート駆動回路４２ｂ４に供給され、スイッチングＦＥＴ４２ｃ４を駆動する。
【００３４】
ＮＯＲゲート３３ａ，３３ｂの出力がそれぞれ「１」、「０」である場合、Ｇ１１及びＧ１２の出力は「１」を反転した「０」となり、Ｇ１３及びＧ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴｃ４はオンとなり、電流は、
スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチングＦＥＴ４２ｃ４
と流れる（＋ＯＮ状態）。
【００３５】
ＮＯＲゲート３３ａ、３３ｂの出力がそれぞれ「０」、「１」である場合、Ｇ１１及びＧ１２の出力は「０」を反転した「１」となり、Ｇ１３及びＧ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴ４２ｃ４はオフとなり、電流は
スイッチングＦＥＴ４２ｃ３→スピーカ４４→スイッチングＦＥＴ４２ｃ２
と流れる（−ＯＮ状態）。
【００３６】
ＮＯＲゲート３３ｂ，３３ａの出力がそれぞれ「１」である場合、Ｇ１１〜Ｇ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴｃ４はオフとなり、スピーカ４４に電流は流れない（オフ状態）。
【００３７】
さらに、ＮＯＲゲート３３ｂ，３３ａの出力が「０」である場合、Ｇ１１〜Ｇ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴｃ４はオンとなり、スピーカ４４に電流は流れない（オフ状態）。
【００３８】
以上のように、１価３値波形生成回路１６により、３値パルス密度変調信号から単電源３状態スピーカを駆動するための信号を生成することで、回路規模を増大させることなくスピーカ２０を駆動することができる。
【００３９】
パルス合成回路２２は、ドライバ回路１８の駆動信号を合成して帰還信号を生成するが、例えば、図２の回路構成において、スイッチングＦＥＴ４２ｃ２に並列に複数の抵抗を接続してそれらの接続点から信号を出力するとともに、スイッチングＦＥＴ４２ｃ４に並列に複数の抵抗を接続してそれらの接続点から信号を出力し、両信号を合成して帰還信号を生成する。
【００４０】
図３は、パルス合成回路２２の回路構成図である。パルス合成回路２２は、第１抵抗及び第２抵抗としての抵抗Ｒ１，Ｒ２、キャパシタＣ１、ダイオード（ツェナーダイオード）Ｄ１、ＮＯＲゲート５０及びスイッチ５２を備える。
【００４１】
スイッチングＦＥＴ４２ｃ２に並列に抵抗Ｒ１，Ｒ２が互いに直列に接続されるとともに、スイッチングＦＥＴ４２ｃ４に並列に抵抗Ｒ１，Ｒ２が互いに直列に接続される。より詳しくは、スイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ２の接続節点の電位Ｖｓｐ１と接地電位との間に抵抗Ｒ１及びＲ２が直列に接続され、同様に、スイッチングＦＥＴ４２ｃ３及びスイッチングＦＥＴ４２ｃ４の接続節点の電位Ｖｓｐ２と接地電位との間に抵抗Ｒ１及びＲ２が直列に接続される。抵抗Ｒ１，Ｒ２は、例えばスピーカ２０の出力電圧２０Ｖ〜１００Ｖを５Ｖ程度まで低下させる。
【００４２】
Ｒ１及びＲ２のそれぞれの接続点Ｐ、Ｑは、ＮＯＲゲート５０の入力端子にそれぞれ接続される。ＮＯＲゲート５０は、接続点Ｐ、Ｑでの電圧信号の論理演算を実行し、その演算結果をスイッチ５２に出力することでスイッチ５２のオンオフを制御する。また、Ｒ１及びＲ２のそれぞれの接続点Ｐ，Ｑは、それぞれスリーステート・バッファを介して接続点Ｒで合成される。
【００４３】
また、スイッチ５２の一端は基準電圧Ｖｒｅｆに接続され、他端は接続点Ｒに接続される。スイッチ５２の他端、すなわち接続点Ｒは減算器１０にも接続され、減算器１０に帰還信号Ｖｆｂを出力する。従って、スイッチ５２がオンすると接続点Ｒは基準電圧Ｖｒｅｆとなり、他方、スイッチ５２がオフすると、接続点Ｐの出力と接続点Ｑの出力の合成出力が帰還信号Ｖｆｂとして出力される。
【００４４】
接続点Ｐの出力及び接続点Ｑの出力がいずれも「０」の場合（つまり、スイッチングＦＥＴ４２ｃ２及び４２ｃ４がともにオフの場合）、ＮＯＲゲート５０の出力は「１」となり、スイッチ５２をオンする。この場合、基準電圧Ｖｒｅｆ信号が帰還信号Ｖｆｂとして減算器１０に出力される。
【００４５】
他方、接続点Ｐの出力と接続点Ｑの出力のいずれかが「１」である場合（つまり、スイッチングＦＥＴ４２ｃ２と４２ｃ４のいずれかがオンの場合）、ＮＯＲゲート５０の出力は「０」となり、スイッチ５２をオフする。この場合、接続点Ｐからの出力と接続点Ｑからの出力が接続点Ｒで合成され、合成電圧信号が帰還信号Ｖｆｂとして減算器１０に出力される。従って、スピーカ２０が＋ＯＮ状態あるいはーＯＮ状態のいずれかにおいて、その駆動信号の合成信号が帰還信号Ｖｆｂとして減算器１０に出力される。
【００４６】
なお、接続点Ｐの出力と接続点Ｑの出力がいずれも「１」となる場合にも論理上はＮＯＲ５０の出力が「０」となり、スイッチ５２をオフすることになるが、接続点Ｐの出力と接続点Ｑの出力がいずれも「１」となる条件を排除するように１価３値波形生成回路１６あるいはドライバ回路１８を構成すればよい。
【００４７】
ところで、単に抵抗Ｒ１，Ｒ２を接続する場合、既述したように、Ｒ１，Ｒ２の抵抗値が小さい場合にはスイッチング信号で駆動されるスピーカ出力電圧が大きい場合に消費電力が大きくなり発熱問題や部品の大型化を招いてしまう問題があり、逆に、抵抗値が大きい場合にはスイッチング速度が低下してしまうため性能が劣化する問題がある。
【００４８】
そこで、本実施形態のパルス合成回路２２では、図３に示すように、抵抗Ｒ１と並列にキャパシタＣ１を接続することで、たとえ抵抗値を相対的に大きくしてもスイッチング速度の低下、特に過渡応答特性の低下を抑制することができる。
【００４９】
但し、スピーカ２０への出力電圧を可変しボリューム操作する場合や、電源電圧が変動する際には、抵抗Ｒ１，Ｒ２の接続点Ｐ、Ｑにおける電圧値も変動するため、素子の破壊や動作不良が生じるおそれもある。
【００５０】
従って、この点も考慮し、本実施形態のパルス合成回路２２では、キャパシタＣ１に加えて、抵抗Ｒ１及びＲ２の接続点に電圧制限用のダイオードＤ１を接続する、より詳しくは、キャパシタＣ１に直列に、かつ抵抗Ｒ２に並列にダイオードＤ１を接続することで、抵抗Ｒ１，Ｒ２の接続点Ｐ、Ｑにおける電圧を一定値に制限して、素子の破壊や動作不良を防止する。
【００５１】
具体的には、キャパシタＣ１がない場合、抵抗Ｒ１の定格消費電力をＰ１、抵抗Ｒ２の定格消費電力をＰ２とし、接続点Ｐ，Ｑにおける電圧をＶｍｉｄとすると、Ｒ１及びＲ２は以下の条件内で使用する必要がある。
Ｒ１＞（Ｖｓｐ―Ｖｍｉｄ）２／Ｐ１
Ｒ２＞Ｖｍｉｄ２／Ｐ２                ・・・（１）
【００５２】
他方、この条件でＲ１及びＲ２を決定した場合、帰還ループの寄生容量Ｃｆｂ、Ｒ１、Ｒ２により出力波形に「なまり」が生じ、正常な帰還信号を生成できずに性能劣化を生じ得る。
【００５３】
そこで、図４に示すように、ダイオードＤ１の容量を含む帰還ループの寄生容量をＣｆｂで代表させた場合に、抵抗Ｒ１に並列にキャパシタＣ１を接続し、その容量Ｃ１と寄生容量Ｃｆｂの比を、抵抗Ｒ１とＲ２の比に対して、
Ｒ１：Ｒ２＝Ｃｆｂ：Ｃ１            ・・・（２）
により決定してインピーダンスマッチングを行う。
【００５４】
なお、本実施形態において、（２）式は必ずしも厳密に満たす必要はなく、
Ｒ１：Ｒ２≒Ｃｆｂ：Ｃ１            ・・・（３）
であればよいことは当然に理解されよう。
【００５５】
図５は、キャパシタＣ１及びダイオードＤ１を接続しない場合と接続した場合の過渡応答特性の一例を示す。図５（ａ）はキャパシタＣ１及びダイオードＤ１を接続しない場合の特性であり、図５（ｂ）はキャパシタＣ１及びダイオードＤ１を接続した場合の特性である。
【００５６】
図５（ａ）において、波形１００はドライバ回路１８からの出力信号波形であり、波形２００は減算器１０に帰還させる帰還信号の信号波形である。キャパシタＣ１及びダイオードＤ１が接続されていない場合には、出力波形に「なまり」が生じていることがわかる。
【００５７】
他方、図５（ｂ）において、波形１００は同様にドライバ回路１８からの出力信号波形であり、波形３００は減算器１０に帰還させる帰還信号の信号波形である。キャパシタＣ１及びダイオードＤ１を接続することで、出力波形に「なまり」がほとんど生じておらず、正常な帰還信号を生成できる。また、ダイオードＤ１がクリップ回路として機能して接続点の電圧を一定値に維持するため、たとえＶｓｐ１あるいはＶｓｐ２が変動しても、素子の破壊等が防止される。
【００５８】
以上のように、本実施形態では、（１）式を満たすように抵抗Ｒ１、Ｒ２を十分大きく設定して部品の破損を防止できるとともに、（２）式あるいは（３）式を満たすように抵抗Ｒ１に並列にキャパシタＣ１及びダイオードＤ１を接続することで応答性の低下を抑制し、正常な帰還信号を生成して性能を向上させることができる。本実施形態のパルス合成回路２２は、交流的には寄生容量ＣｆｂとＣ１の比率を設定して帰還信号を生成し、直流的には抵抗Ｒ１とＲ２の比率を設定して帰還信号を生成するといえる。
【００５９】
なお、本願出願人は、本実施形態における全高調波歪特性を測定し、キャパシタＣ１及びダイオードＤ１が接続されていない場合に比べ、全てのパワー領域で高調波歪が低減されていることを確認している。
【００６０】
＜第２実施形態＞
図６は、本実施形態のパルス合成回路２２の回路構成図である。図３と異なる点は、ダイオードの接続位置であり、接続点Ｐ，ＱとＮＯＲゲート５０との間にそれぞれダイオードＤ１を接続する点である。すなわち、接続点ＰとＮＯＲゲート５０の間と、ロジック回路電源電圧との間にダイオードＤ１を接続するとともに、接続点ＱとＮＯＲゲート５０の間と、ロジック回路電源電圧との間にダイオードＤ１を接続する。
【００６１】
本実施形態によっても、スピーカ２０への出力電圧を可変しボリューム操作する場合や、電源電圧が変動する際に抵抗Ｒ１，Ｒ２の接続点Ｐ、Ｑにおける電圧値はダイオードＤ１により一定値に維持できる。
【００６２】
＜第３実施形態＞
図７は、本実施形態のパルス合成回路２２の回路構成図である。図３と異なる点は、キャパシタＣ１及びダイオードＤ１の間に、さらに第３抵抗として抵抗Ｒ３を直列に接続した点である。
【００６３】
第１実施形態で説明したように、抵抗Ｒ１に並列にキャパシタＣ１を接続し、その容量を調整することで、抵抗Ｒ１及びＲ２を定格電力以内で使用しつつ、正常な帰還信号を生成して減算器１０に帰還させることが可能である。但し、キャパシタＣ１を接続することにより、スピーカ２０の信号が交流的には寄生容量ＣｆｂとＣ１により瞬間的に短絡状態となるため、急峻な大電流が流れて本来的に不要な輻射が発生する場合もあり得る。このような輻射は電磁ノイズとして音質に影響を与えることも懸念される。
【００６４】
そこで、図７に示すように、キャパシタＣ１とダイオードＤ１との間にさらに直列に抵抗Ｒ３を接続することで、急峻な大電流が流れることを防止し、不要な輻射の発生を防止できる。
【００６５】
なお、抵抗Ｒ３の抵抗値は、帰還信号が劣化しないように抵抗Ｒ１の抵抗値よりも小さくすることが望ましい。すなわち、
０＜Ｒ３＜Ｒ１      ・・・（４）
である。
【００６６】
本実施形態では、（１）式、（２）式あるいは（２）式、及び（４）式を満たすことで、より高性能にスピーカ２０を駆動することができる。
【００６７】
以上、本発明の実施形態について説明したが、本発明はこれに限定されるものではなく、種々の変形が可能である。
【００６８】
例えば、本実施形態では、量子化器としてＤＦＦを設けているが、これに代えて、チョッパ回路とＤＦＦから量子化器を構成してもよい。チョッパ回路のスイッチングのオンオフをクロック信号で制御することで、クロック信号に同期したタイミングでゼロレベルを挿入しつつ１ビットデジタル信号を生成することができる。
【００６９】
また、本実施形態では、図３、図６あるいは図７に示すようなパルス合成回路２２を示したが、これは例示にすぎず、スピーカ２０の駆動信号（駆動電圧信号）から帰還信号を生成する任意の回路構成に適用することができる。例えば、図７では図３の回路構成を前提として抵抗Ｒ３をキャパシタC１及びダイオードＤ１の間に直列に接続しているが、図６の回路構成を前提として抵抗Ｒ３をキャパシタC１に直列に接続してもよい。
【符号の説明】
【００７０】
１０  減算器、１２  積分器、１４  位相反転回路、１６  １価３値波形生成回路、１８  ドライバ回路、２０  スピーカ、２２  パルス合成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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