(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の第１主面の第１領域で、前記半導体基板の前記第１主面に、第１絶縁膜を形成し、前記半導体基板の前記第１主面の第２領域で、前記半導体基板の前記第１主面に、前記第１絶縁膜と同層に第２絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、第１導電膜を形成し、前記第２絶縁膜上に、前記第１導電膜と同層に第２導電膜を形成する工程、
（ｄ）前記第１導電膜をパターニングし、前記第１導電膜からなる第１ゲート電極を形成し、前記第１ゲート電極と前記半導体基板との間の前記第１絶縁膜からなる第１ゲート絶縁膜を形成し、前記第２導電膜を残す工程、
（ｅ）前記第１領域で、前記半導体基板の前記第１主面、および、前記第１ゲート電極の表面に、内部に電荷蓄積部を有する第３絶縁膜を形成する工程、
（ｆ）前記第３絶縁膜上に、第３導電膜を形成する工程、
（ｇ）前記第３導電膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記第３絶縁膜を介して前記第３導電膜を残して第２ゲート電極を形成する工程、
（ｈ）前記第２ゲート電極で覆われていない部分の前記第３絶縁膜を除去し、前記第２ゲート電極と前記半導体基板との間、および、前記第１ゲート電極と前記第２ゲート電極との間に、前記第３絶縁膜を残す工程、
（ｉ）前記（ｈ）工程の後、前記第１領域において、前記第１ゲート電極、前記第２ゲート電極および前記第３絶縁膜を覆い、前記第２領域において、前記第２導電膜を覆うように、第５絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記第１領域の前記第５絶縁膜が残されるように、前記２領域において、前記第５絶縁膜、前記第２導電膜および前記第２絶縁膜を除去する工程、
（ｋ）前記（ｊ）工程の後、前記第２領域で、前記半導体基板の前記第１主面に、第１導電型の第１半導体領域を形成する工程、
（ｌ）前記第１領域の前記第５絶縁膜が残された状態において、前記第１半導体領域上に、第４絶縁膜を形成する工程、
（ｍ）前記第４絶縁膜上に第４導電膜を形成する工程、
（ｎ）前記第４導電膜をパターニングし、前記第４導電膜からなる第３ゲート電極を形成し、前記第３ゲート電極と前記第１半導体領域との間の前記第４絶縁膜からなる第２ゲート絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
（ｏ）前記（ａ）工程の後、前記第１領域で、前記半導体基板の前記第１主面に、第２導電型の第２半導体領域を形成する工程、
を有し、
前記（ｂ）工程では、前記第２半導体領域上に、前記第１絶縁膜を形成する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
（ｐ）前記（ａ）工程の後、前記半導体基板の前記第１主面の第３領域で、前記半導体基板の前記第１主面に、第３導電型の第３半導体領域を形成する工程、
を有し、
前記（ｂ）工程では、前記第３半導体領域上に、前記第１絶縁膜と同層に第６絶縁膜を形成し、
前記（ｃ）工程では、前記第６絶縁膜上に、前記第１導電膜と同層に第５導電膜を形成し、
前記（ｄ）工程では、前記第５導電膜をパターニングし、前記第５導電膜からなる第４ゲート電極を形成し、前記第４ゲート電極と前記第３半導体領域との間の前記第６絶縁膜からなる第３ゲート絶縁膜を形成し、
前記第６絶縁膜の膜厚は、前記第４絶縁膜の膜厚よりも厚い、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｐ）工程では、前記第１領域で、前記半導体基板の前記第１主面に、第４導電型の第４半導体領域を形成し、
前記（ｂ）工程では、前記第４半導体領域上に、前記第１絶縁膜を形成する、半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記第５絶縁膜を、前記第４ゲート電極を覆うように形成し、
前記（ｊ）工程では、前記第１領域および前記第３領域の前記第５絶縁膜が残されるように、前記２領域において、前記第５絶縁膜、前記第２導電膜および前記第２絶縁膜を除去する、半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法において、
前記第４導電膜の膜厚は、前記第５導電膜の膜厚よりも薄い、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
（ｑ）前記（ｃ）工程の後、前記第１導電膜上に、第７絶縁膜を形成する工程、
を有し、
前記（ｄ）工程では、前記第７絶縁膜および前記第１導電膜をパターニングし、前記第１ゲート電極上の前記第７絶縁膜からなる第１キャップ絶縁膜を形成し、
前記（ｅ）工程では、前記第１ゲート電極の側面、および、前記第１キャップ絶縁膜の表面に、前記第３絶縁膜を形成する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第２ゲート電極と前記半導体基板との間、および、前記第１ゲート電極と前記第２ゲート電極との間に残された部分の前記第３絶縁膜からなる第４ゲート絶縁膜を形成する、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記第３絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の第１窒化シリコン膜と、前記第１窒化シリコン膜上の第２酸化シリコン膜と、を含み、
前記（ｅ）工程は、
（ｅ１）前記第１領域で、前記半導体基板の前記第１主面、および、前記第１ゲート電極の表面に、前記第１酸化シリコン膜を形成する工程、
（ｅ２）前記第１酸化シリコン膜上に、前記第１窒化シリコン膜を形成する工程、
（ｅ３）前記第１窒化シリコン膜上に、前記第２酸化シリコン膜を形成する工程、
を含む、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記半導体装置は、不揮発性メモリを有し、
前記不揮発性メモリは、前記第１ゲート電極と前記第２ゲート電極とにより形成される、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１絶縁膜と一体的に前記第２絶縁膜を形成し、
前記（ｃ）工程では、前記第１導電膜と一体的に前記第２導電膜を形成する、半導体装置の製造方法。
【請求項１２】
請求項３記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１絶縁膜と一体的に前記第６絶縁膜を形成し、
前記（ｃ）工程では、前記第１導電膜と一体的に前記第５導電膜を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、半導体基板に形成された半導体素子を備える半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上に例えば不揮発性メモリなどのメモリセルなどが形成されたメモリセル領域と、半導体基板上に例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などからなる周辺回路が形成された周辺回路領域とを有する半導体装置が、広く用いられている。
【０００３】
例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルを形成する場合がある。このとき、メモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴにより形成される。また、メモリトランジスタのゲート絶縁膜は、例えば酸化シリコン膜と、窒化シリコン膜と、酸化シリコン膜と、を含み、ＯＮＯ（Oxide Nitride Oxide）膜と称される積層膜からなる。
【０００４】
特開２００４−２００５０４号公報（特許文献１）には、半導体集積回路装置において、基板の主面のメモリセル形成領域には、メモリセルが形成され、基板の主面の低圧ｐＭＩＳ（Metal Insulator Semiconductor）形成領域には、低耐圧ｐ型ＭＩＳＦＥＴが形成される技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２００５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記したメモリセル領域と周辺回路領域とを有する半導体装置の製造工程では、周辺回路領域で、活性領域を形成した後、ＯＮＯ膜、および、メモリゲート電極用の導電膜を形成することがある。
【０００７】
ところが、ＯＮＯ膜は、比較的高温で形成される。したがって、ＯＮＯ膜を形成する前に、周辺回路領域で、既に半導体領域としてのウェルが形成されていた場合には、ＯＮＯ膜を形成する際に、周辺回路領域でウェルに導入された不純物が高温で拡散し、ウェルにおける不純物の濃度分布が変化する。したがって、周辺回路領域に形成されるＭＩＳＦＥＴの閾値電圧などが変動し、不揮発性メモリを備えた半導体装置の性能を向上させることができない。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置の製造方法において、第１領域で、半導体基板の主面上に、第１導電膜からなる制御ゲート電極を形成する。次いで、制御ゲート電極を覆うように、絶縁膜および第２導電膜を形成し、第２導電膜をエッチバックすることにより、制御ゲート電極の側壁上に絶縁膜を介して第２導電膜を残してメモリゲート電極を形成する。次いで、第２領域で、半導体基板の主面に半導体領域を形成し、半導体領域上に、第３導電膜を形成する。その後、第３導電膜からなるゲート電極を形成する。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置におけるメモリセルの等価回路図である。
【図３】「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。
【図４】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２１】比較例の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態２の半導体装置の要部断面図である。
【図２３】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２４】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２５】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２６】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２７】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２８】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２９】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３０】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３１】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３２】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３３】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３４】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３５】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３６】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３７】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３８】実施の形態２の半導体装置の製造工程中における要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１７】
（実施の形態１）
＜半導体装置の構造＞
初めに、本実施の形態１の半導体装置の構造を、図面を参照して説明する。図１は、実施の形態１の半導体装置の要部断面図である。図２は、実施の形態１の半導体装置におけるメモリセルの等価回路図である。
【００１８】
図１に示すように、半導体装置は、半導体基板１を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。
【００１９】
半導体装置は、半導体基板１の主面１ａの一部の領域として、メモリセル領域１Ａ、ならびに、周辺回路領域１Ｂおよび１Ｃを有している。メモリセル領域１ＡにはメモリセルＭＣ１が形成されており、周辺回路領域１ＢにはＭＩＳＦＥＴＱＨが形成されており、周辺回路領域１ＣにはＭＩＳＦＥＴＱＬが形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくてもよく、メモリセル領域１Ａと周辺回路領域１Ｃは隣り合っていなくてもよく、周辺回路領域１Ｂと周辺回路領域１Ｃとは隣り合っていなくてもよい。しかし、理解を簡単にするために、図１の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示し、周辺回路領域１Ｂの隣に周辺回路領域１Ｃを図示している。
【００２０】
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵ（Central Processing Unit）などのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴＱＨ、および、周辺回路領域１Ｃに形成されるＭＩＳＦＥＴＱＬは、周辺回路用のＭＩＳＦＥＴである。
【００２１】
周辺回路領域１Ｂは、高圧系ＭＩＳ（Metal Insulator Semiconductor）領域であり、周辺回路領域１Ｃは低圧系ＭＩＳ領域である。したがって、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴＱＨは、高耐圧のＭＩＳＦＥＴであり、周辺回路領域１Ｃに形成されるＭＩＳＦＥＴＱＬは、低耐圧のＭＩＳＦＥＴである。周辺回路領域が、高圧系ＭＩＳ領域と、低圧系ＭＩＳ領域と、を含むことにより、各種の回路を形成することができる。
【００２２】
初めに、メモリセル領域１Ａに形成されたメモリセルＭＣ１の構成を具体的に説明する。
【００２３】
メモリセル領域１Ａにおいて、半導体装置は、活性領域ＡＲ１と素子分離領域ＩＲ１とを有している。素子分離領域ＩＲ１は、素子を分離するためのものであり、素子分離領域ＩＲ１には、素子分離膜２が形成されている。活性領域ＡＲ１は、素子分離領域ＩＲ１により規定、すなわち区画され、素子分離領域ＩＲ１により他の活性領域と電気的に分離されており、活性領域ＡＲ１には、ｐ型ウェルＰＷ１が形成されている。すなわち、活性領域ＡＲ１は、ｐ型ウェルＰＷ１が形成された領域である。ｐ型ウェルＰＷ１は、ｐ型の導電型を有する。
【００２４】
図１に示すように、メモリセル領域１Ａのｐ型ウェルＰＷ１には、メモリトランジスタＭＴおよび制御トランジスタＣＴからなるメモリセルＭＣ１が形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣ１がアレイ状に形成されており、図１には、そのうちの１つのメモリセルＭＣ１の断面が示されている。メモリセルＭＣ１は、半導体装置に備えられた不揮発性メモリに含まれている。
【００２５】
メモリセルＭＣ１は、スプリットゲート型のメモリセルである。すなわち、図１に示すように、メモリセルＭＣ１は、制御ゲート電極ＣＧを有する制御トランジスタＣＴと、制御トランジスタＣＴに接続され、メモリゲート電極ＭＧを有するメモリトランジスタＭＴと、を有している。
【００２６】
図１に示すように、メモリセルＭＣ１は、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有している。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルＭＣ１は、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１と、キャップ絶縁膜ＣＰ１上に形成されたキャップ絶縁膜ＣＰ２と、を有している。さらに、メモリセルＭＣ１は、制御ゲート電極ＣＧと半導体基板１のｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有している。
【００２７】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にゲート絶縁膜ＧＩｍを介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩｔを介して形成されている。また、メモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩｍを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセルＭＣ１、すなわち不揮発性メモリを形成するゲート電極である。
【００２８】
なお、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１およびキャップ絶縁膜ＣＰ２も、半導体基板１の主面１ａに沿って延在している。
【００２９】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間にゲート絶縁膜ＧＩｍを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。
【００３０】
制御ゲート電極ＣＧとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｔは、制御トランジスタＣＴのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｍは、メモリトランジスタＭＴのゲート絶縁膜として機能する。
【００３１】
ゲート絶縁膜ＧＩｔは、絶縁膜３ａからなる。絶縁膜３ａは、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３ａとしては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００３２】
ゲート絶縁膜ＧＩｍは、絶縁膜８からなる。絶縁膜８は、酸化シリコン膜８ａと、酸化シリコン膜８ａ上の電荷蓄積部としての窒化シリコン膜８ｂと、窒化シリコン膜８ｂ上の酸化シリコン膜８ｃと、を含み、ＯＮＯ膜と称される積層膜からなる。なお、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩｍは、前述したように、メモリトランジスタＭＴのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
【００３３】
絶縁膜８のうち、窒化シリコン膜８ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜８ｂは、絶縁膜８中に形成されたトラップ性絶縁膜である。このため、絶縁膜８は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００３４】
窒化シリコン膜８ｂの上下に位置する酸化シリコン膜８ｃおよび酸化シリコン膜８ａは、電荷を閉じ込める電荷ブロック層として機能することができる。窒化シリコン膜８ｂを酸化シリコン膜８ｃおよび酸化シリコン膜８ａで挟んだ構造とすることで、窒化シリコン膜８ｂへの電荷の蓄積が可能となる。酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃは、前述したように、ＯＮＯ膜とみなすこともできる。
【００３５】
制御ゲート電極ＣＧは、導電膜４ａからなる。導電膜４ａは、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、制御ゲート電極ＣＧは、パターニングされた導電膜４ａからなる。
【００３６】
メモリゲート電極ＭＧは、導電膜９からなる。導電膜９は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。メモリゲート電極ＭＧは、半導体基板１上に制御ゲート電極ＣＧを覆うように形成された導電膜９を異方性エッチング、すなわちエッチバックし、制御ゲート電極ＣＧの側壁上に絶縁膜８を介して導電膜９を残すことにより形成されている。このため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの第１の側に位置する側壁上に、絶縁膜８を介してサイドウォールスペーサ状に形成されている。
【００３７】
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ絶縁膜ＣＰ２が形成されている。そのため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ２の第１の側に位置する側壁上に、絶縁膜８を介してサイドウォールスペーサ状に形成されている。
【００３８】
キャップ絶縁膜ＣＰ１は、シリコンと酸素とを含有する絶縁膜５からなる。絶縁膜５は、例えば酸化シリコン膜などからなる。キャップ絶縁膜ＣＰ２は、シリコンと窒素とを含有する絶縁膜６からなる。絶縁膜６は、例えば窒化シリコン膜などからなる。
【００３９】
キャップ絶縁膜ＣＰ２は、制御ゲート電極ＣＧを保護する保護膜であり、導電膜４をパターニングして制御ゲート電極ＣＧを形成する際のハードマスク膜であり、または、導電膜９をエッチバックしてメモリゲート電極ＭＧを形成する際にメモリゲート電極ＭＧの高さを調整するためのスペーサ膜である。スペーサ膜としてのキャップ絶縁膜ＣＰ２を形成することにより、制御ゲート電極ＣＧの膜厚を、メモリゲート電極ＭＧの高さよりも小さくすることができる。
【００４０】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
【００４１】
ソース用の半導体領域ＭＳは、ｎ−型半導体領域１１ａと、ｎ−型半導体領域１１ａよりも高い不純物濃度を有するｎ＋型半導体領域１２ａと、を有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域１１ｂと、ｎ−型半導体領域１１ｂよりも高い不純物濃度を有するｎ＋型半導体領域１２ｂと、を有している。ｎ＋型半導体領域１２ａは、ｎ−型半導体領域１１ａよりも接合深さが深く、かつ、不純物濃度が高く、また、ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも接合深さが深く、かつ、不純物濃度が高い。
【００４２】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。つまり、ゲート絶縁膜ＧＩｍを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁上、すなわち側面上と、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁上、すなわち側面上とに、サイドウォールスペーサＳＷが形成されている。
【００４３】
なお、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間、および、制御ゲート電極ＣＧとゲート絶縁膜ＧＩｍとの間には、図示しない側壁絶縁膜が介在していてもよい。
【００４４】
ｎ−型半導体領域１１ａは、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１２ａは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域１２ａは、低濃度のｎ−型半導体領域１１ａの外側に形成されている。したがって、低濃度のｎ−型半導体領域１１ａは、メモリトランジスタＭＴのチャネル領域としてのｐ型ウェルＰＷ１に隣接するように形成されている。また、高濃度のｎ＋型半導体領域１２ａは、低濃度のｎ−型半導体領域１１ａに接し、メモリトランジスタＭＴのチャネル領域としてのｐ型ウェルＰＷ１からｎ−型半導体領域１１ａの分だけ離間するように形成されている。
【００４５】
ｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１２ｂは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂの外側に形成されている。したがって、低濃度のｎ−型半導体領域１１ｂは、制御トランジスタＣＴのチャネル領域としてのｐ型ウェルＰＷ１に隣接するように形成されている。また、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂに接し、制御トランジスタＣＴのチャネル領域としてのｐ型ウェルＰＷ１からｎ−型半導体領域１１ｂの分だけ離間するように形成されている。
【００４６】
メモリゲート電極ＭＧ下のゲート絶縁膜ＧＩｍの下には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔの下には、制御トランジスタＣＴのチャネル領域が形成されている。
【００４７】
ｎ＋型半導体領域１２ａ上、または、ｎ＋型半導体領域１２ｂ上、すなわちｎ＋型半導体領域１２ａまたはｎ＋型半導体領域１２ｂの上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層１３が形成されている。金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層１３により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。なお、金属シリサイド層１３は、メモリゲート電極ＭＧ上に形成されていてもよい。
【００４８】
次に、周辺回路領域１Ｂに形成された高耐圧のＭＩＳＦＥＴＱＨの構成を具体的に説明する。
【００４９】
周辺回路領域１Ｂにおいて、半導体装置は、活性領域ＡＲ２と素子分離領域ＩＲ２とを有している。素子分離領域ＩＲ２は、素子を分離するためのものであり、素子分離領域ＩＲ２には、素子分離膜２が形成されている。活性領域ＡＲ２は、素子分離領域ＩＲ２により規定、すなわち区画され、素子分離領域ＩＲ２により他の活性領域と電気的に分離されており、活性領域ＡＲ２には、ｐ型ウェルＰＷ２が形成されている。すなわち、活性領域ＡＲ２は、ｐ型ウェルＰＷ２が形成された領域である。ｐ型ウェルＰＷ２は、ｐ型の導電型を有する。
【００５０】
なお、前述したように、図１の断面図においては、理解を簡単にするために、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。そのため、図１の断面図においては、メモリセル領域１Ａの素子分離領域ＩＲ１が、周辺回路領域１Ｂの素子分離領域ＩＲ２でもある例を図示している。
【００５１】
図１に示すように、周辺回路領域１Ｂのｐ型ウェルＰＷ２には、高耐圧のＭＩＳＦＥＴＱＨが形成されている。周辺回路領域１Ｂには、実際には複数の高耐圧のＭＩＳＦＥＴＱＨが形成されており、図１には、そのうちの１つの高耐圧のＭＩＳＦＥＴＱＨのゲート幅方向に垂直な断面が示されている。
【００５２】
図１に示すように、高耐圧のＭＩＳＦＥＴＱＨは、ｎ−型半導体領域１１ｃおよびｎ＋型半導体領域１２ｃからなる半導体領域と、ｐ型ウェルＰＷ２上に形成されたゲート絶縁膜ＧＩＨと、ゲート絶縁膜ＧＩＨ上に形成されたゲート電極ＧＥＨと、を有している。ｎ−型半導体領域１１ｃおよびｎ＋型半導体領域１２ｃは、半導体基板１のｐ型ウェルＰＷ２の上層部に形成されている。ｎ−型半導体領域１１ｃおよびｎ＋型半導体領域１２ｃは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
【００５３】
ゲート絶縁膜ＧＩＨは、ＭＩＳＦＥＴＱＨのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＨは、絶縁膜２３ｂからなる。絶縁膜２３ｂは、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。Ｈｉｇｈ−ｋ膜からなる絶縁膜２３ｂとして、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００５４】
ゲート電極ＧＥＨは、導電膜２４ｂからなる。導電膜２４ｂは、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、ゲート電極ＧＥＨは、パターニングされた導電膜２４ｂからなる。導電膜２４ｂとして、制御ゲート電極ＣＧに含まれる導電膜４ａとは異なる導電膜を用いることができる。そのため、ゲート電極ＧＥＨの膜厚ＴＥＨを、制御ゲート電極ＣＧの膜厚ＴＧと異ならせることができる。
【００５５】
なお、ゲート電極ＧＥＨ上に金属シリサイド層１３が形成されている場合には、ゲート電極ＧＥＨの膜厚ＴＥＨを、ゲート電極ＧＥＨの下面から、ゲート電極ＧＥＨ上に形成された金属シリサイド層１３の上面までの距離と定義することができる。
【００５６】
ｎ−型半導体領域１１ｃおよびｎ＋型半導体領域１２ｃからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルＭＣ１の半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域１２ｃは、ｎ−型半導体領域１１ｃよりも接合深さが浅くかつ不純物濃度が高い。
【００５７】
ゲート電極ＧＥＨの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００５８】
ｎ＋型半導体領域１２ｃ上、すなわちｎ＋型半導体領域１２ｃの上面には、メモリセルＭＣ１におけるｎ＋型半導体領域１２ａ上、または、ｎ＋型半導体領域１２ｂ上と同様に、サリサイド技術などにより、金属シリサイド層１３が形成されている。なお、金属シリサイド層１３は、ゲート電極ＧＥＨ上に形成されていてもよい。
【００５９】
次に、周辺回路領域１Ｃに形成された低耐圧のＭＩＳＦＥＴＱＬの構成を具体的に説明する。
【００６０】
周辺回路領域１Ｃにおいて、半導体装置は、活性領域ＡＲ３と素子分離領域ＩＲ３とを有している。素子分離領域ＩＲ３は、素子を分離するためのものであり、素子分離領域ＩＲ３には、素子分離膜２が形成されている。活性領域ＡＲ３は、素子分離領域ＩＲ３により規定、すなわち区画され、素子分離領域ＩＲ３により他の活性領域と電気的に分離されており、活性領域ＡＲ３には、ｐ型ウェルＰＷ３が形成されている。すなわち、活性領域ＡＲ３は、ｐ型ウェルＰＷ３が形成された領域である。ｐ型ウェルＰＷ３は、ｐ型の導電型を有する。
【００６１】
なお、前述したように、図１の断面図においては、理解を簡単にするために、周辺回路領域１Ｂの隣に周辺回路領域１Ｃを図示している。そのため、図１の断面図においては、周辺回路領域１Ｂの素子分離領域ＩＲ２が、周辺回路領域１Ｃの素子分離領域ＩＲ３でもある例を図示している。
【００６２】
図１に示すように、周辺回路領域１Ｃのｐ型ウェルＰＷ３には、低耐圧のＭＩＳＦＥＴＱＬが形成されている。周辺回路領域１Ｃには、実際には複数のＭＩＳＦＥＴＱＬが形成されており、図１には、そのうちの１つのＭＩＳＦＥＴＱＬのゲート幅方向に垂直な断面が示されている。
【００６３】
図１に示すように、低耐圧のＭＩＳＦＥＴＱＬは、ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄからなる半導体領域と、ｐ型ウェルＰＷ３上に形成されたゲート絶縁膜ＧＩＬと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極ＧＥＬと、を有している。ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄは、半導体基板１のｐ型ウェルＰＷ３の上層部に形成されている。ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
【００６４】
ゲート絶縁膜ＧＩＬは、ＭＩＳＦＥＴＱＬのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＬは、絶縁膜２３ｃからなる。絶縁膜２３ｃとして、ＭＩＳＦＥＴＱＨのゲート絶縁膜ＧＩＨに含まれる絶縁膜２３ｂと同層に形成された絶縁膜を用いることができる。
【００６５】
ゲート電極ＧＥＬは、導電膜２４ｃからなる。導電膜２４ｃとして、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨに含まれる導電膜２４ｂと同層に形成された導電膜を用いることができる。また、ゲート電極ＧＥＬの膜厚ＴＥＬを、ゲート電極ＧＥＨの膜厚ＴＥＨと等しくすることができる。
【００６６】
なお、ゲート電極ＧＥＬ上に金属シリサイド層１３が形成されている場合には、ゲート電極ＧＥＬの膜厚ＴＥＬを、ゲート電極ＧＥＬの下面から、ゲート電極ＧＥＬ上に形成された金属シリサイド層１３の上面までの距離と定義することができる。
【００６７】
ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルＭＣ１の半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域１２ｄは、ｎ−型半導体領域１１ｄよりも接合深さが深くかつ不純物濃度が高い。
【００６８】
ゲート電極ＧＥＬの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００６９】
ｎ＋型半導体領域１２ｄ上、すなわちｎ＋型半導体領域１２ｄの上面には、メモリセルＭＣ１におけるｎ＋型半導体領域１２ａ上、または、ｎ＋型半導体領域１２ｂ上と同様に、サリサイド技術などにより、金属シリサイド層１３が形成されている。なお、金属シリサイド層１３は、ゲート電極ＧＥＬ上に形成されていてもよい。
【００７０】
なお、図示は省略するが、低耐圧のＭＩＳＦＥＴＱＬは、ハロー領域を有していてもよい。ハロー領域の導電型は、ｎ−型半導体領域１１ｄとは逆の導電型で、かつｐ型ウェルＰＷ３とは同じ導電型である。ハロー領域は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域は、ｎ−型半導体領域１１ｄを包み込むように形成され、ハロー領域におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ３におけるｐ型の不純物濃度よりも高い。
【００７１】
前述したように、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴＱＨは、高耐圧のＭＩＳＦＥＴであり、周辺回路領域１Ｃに形成されるＭＩＳＦＥＴＱＬは、低耐圧のＭＩＳＦＥＴである。高耐圧のＭＩＳＦＥＴＱＨは、例えば半導体装置とその外部の装置との間で電流の入出力を行う回路において用いられる素子である。一方、低耐圧のＭＩＳＦＥＴＱＬは、例えばロジック回路などを構成し、高速で動作することを求められる素子である。そのため、高耐圧のＭＩＳＦＥＴＱＨのゲート長は、低耐圧のＭＩＳＦＥＴＱＬのゲート長よりも長い。また、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧は、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高く、高耐圧のＭＩＳＦＥＴＱＨの耐圧は、低耐圧のＭＩＳＦＥＴＱＬの耐圧よりも高い。
【００７２】
好適には、ゲート絶縁膜ＧＩＨの膜厚ＴＩＨは、ゲート絶縁膜ＧＩＬの膜厚ＴＩＬよりも厚い。これにより、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高くすることができる。
【００７３】
または、好適には、ｐ型ウェルＰＷ２におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ３におけるｐ型の不純物濃度よりも低い。これにより、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高くすることができる。
【００７４】
なお、ｎ−型半導体領域１１ｃの下面の深さ位置を、ｎ−型半導体領域１１ｄの下面の深さ位置よりも深くすることができ、ｎ＋型半導体領域１２ｃの下面の深さ位置を、ｎ＋型半導体領域１２ｄの下面の深さ位置と略等しくすることができる。このとき、高耐圧のＭＩＳＦＥＴＱＨでは、ｎ＋型半導体領域１２ｃの下面の深さ位置は、ｎ−型半導体領域１１ｃの下面の深さ位置よりも浅い。一方、低耐圧のＭＩＳＦＥＴＱＬでは、ｎ＋型半導体領域１２ｄの下面の深さ位置は、ｎ−型半導体領域１１ｄの下面の深さ位置よりも深い。
【００７５】
次に、メモリセル領域１Ａに形成されたメモリセルＭＣ１上、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱＨ上、および、周辺回路領域１Ｃに形成されたＭＩＳＦＥＴＱＬ上の構成を具体的に説明する。
【００７６】
半導体基板１上には、キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、ゲート電極ＧＥＬおよびサイドウォールスペーサＳＷを覆うように、絶縁膜１４が形成されている。絶縁膜１４は、例えば窒化シリコン膜などからなる。
【００７７】
絶縁膜１４上には、層間絶縁膜１５が形成されている。層間絶縁膜１５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１５の上面は平坦化されている。
【００７８】
層間絶縁膜１５にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部として導電性のプラグＰＧが埋め込まれている。
【００７９】
プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図１では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
【００８０】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄ上、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上、ゲート電極ＧＥＨ上、ならびに、ゲート電極ＧＥＬ上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄの各々の表面上の金属シリサイド層１３の一部、制御ゲート電極ＣＧの表面上の金属シリサイド層１３の一部、または、メモリゲート電極ＭＧの表面上の金属シリサイド層１３の一部が露出される。あるいは、コンタクトホールＣＮＴの底部では、例えばゲート電極ＧＥＨまたはゲート電極ＧＥＬの表面上の金属シリサイド層１３の一部などが露出される。そして、その露出部にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域１２ｂ、１２ｃおよび１２ｄの各々の表面上の金属シリサイド層１３の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【００８１】
プラグＰＧが埋め込まれた層間絶縁膜１５上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線が形成されており、その第１層目の配線上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【００８２】
次に、メモリセル領域１Ａに形成されたメモリセルＭＣ１の動作を説明する。図３は、「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。
【００８３】
図３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、半導体領域ＭＳに印加される電圧Ｖｓ、制御ゲート電極ＣＧに印加される電圧Ｖｃｇ、および、半導体領域ＭＤに印加される電圧Ｖｄが記載されている。また、図３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ｐ型ウェルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
【００８４】
本実施の形態１では、メモリトランジスタの絶縁膜８中の電荷蓄積部である窒化シリコン膜８ｂへの電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを１．５Ｖとする。
【００８５】
書き込み方式は、いわゆるソースサイド注入（Source Side Injection：ＳＳＩ）方式と呼ばれるホットエレクトロン書き込みを用いることができる。例えば図３の「書込」の欄に示すような電圧を、書き込みを行うメモリセルＭＣ１の各部位に印加し、メモリセルＭＣ１のゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂ中に電子を注入する。ホットエレクトロンは、主としてメモリゲート電極ＭＧ下にゲート絶縁膜ＧＩｍを介して位置する部分のチャネル領域で発生し、ゲート絶縁膜ＧＩｍ中の電荷蓄積部である窒化シリコン膜８ｂに注入される。注入されたホットエレクトロンは、ゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
【００８６】
消去方法は、バンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホール、すなわち正孔を電荷蓄積部、すなわちゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂに注入することにより消去を行う。例えば図３の「消去」の欄に示すような電圧を、消去を行うメモリセルＭＣ１の各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルＭＣ１のゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂ中にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
【００８７】
消去方法は、直接トンネル現象を利用したホール注入による消去方式も用いることができる。つまり、直接トンネル現象によりホールを電荷蓄積部、すなわちゲート絶縁膜ＧＩｍ中の窒化シリコン膜８ｂに注入することにより消去を行う。図３の「消去」の欄では図示を省略するが、メモリゲート電極ＭＧに印加される電圧Ｖｍｇを、例えば正の電圧である１２Ｖとし、ｐ型ウェルＰＷ１に印加される電圧Ｖｂを、例えば０Ｖとする。これにより、メモリゲート電極ＭＧ側からホールが、酸化シリコン膜８ｃを介して直接トンネル現象により電荷蓄積部、すなわち窒化シリコン膜８ｂに注入され、窒化シリコン膜８ｂ中の電子を相殺することにより消去が行われる。あるいは、窒化シリコン膜８ｂに注入されたホールが窒化シリコン膜８ｂ中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタの閾値電圧が低下し、消去状態となる。このような消去方法を用いた場合には、ＢＴＢＴ現象による消去方法を用いた場合と比較し、消費電流を低減することができる。
【００８８】
読出し時には、例えば図３の「読出」の欄に示すような電圧を、読出しを行うメモリセルＭＣ１の各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書き込み状態と消去状態とを判別することができる。
【００８９】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
【００９０】
図４および図５は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図６〜図２０は、実施の形態１の半導体装置の製造工程中の要部断面図である。図６〜図２０の断面図には、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣ１が、周辺回路領域１ＢにＭＩＳＦＥＴＱＨが、周辺回路領域１ＣにＭＩＳＦＥＴＱＬが、それぞれ形成される様子が示されている。
【００９１】
前述したように、メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくてもよく、メモリセル領域１Ａと周辺回路領域１Ｃは隣り合っていなくてもよく、周辺回路領域１Ｂと周辺回路領域１Ｃは隣り合っていなくてもよい。しかし、理解を簡単にするために、図６〜図２０の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示し、周辺回路領域１Ｂの隣に周辺回路領域１Ｃを図示している。
【００９２】
また、本実施の形態１においては、メモリセル領域１Ａにｎチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴをメモリセル領域１Ａに形成することもできる。
【００９３】
同様に、本実施の形態１においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴＱＨを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱＨを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。さらに同様に、本実施の形態１においては、周辺回路領域１Ｃにｎチャネル型のＭＩＳＦＥＴＱＬを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱＬを周辺回路領域１Ｃに形成することもでき、また、周辺回路領域１ＣにＣＭＩＳＦＥＴなどを形成することもできる。
【００９４】
図６に示すように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハとしての半導体基板１を用意、すなわち準備する（図４のステップＳ１）。
【００９５】
次に、図６に示すように、素子分離膜２を形成する（図４のステップＳ２）。素子分離膜２は、半導体基板１の主面１ａのメモリセル領域１Ａにおいて、活性領域ＡＲ１を区画する素子分離領域ＩＲ１となる。また、素子分離膜２は、半導体基板１の主面１ａの周辺回路領域１Ｂにおいて、活性領域ＡＲ２を区画する素子分離領域ＩＲ２となり、半導体基板１の主面１ａの周辺回路領域１Ｃにおいて、活性領域ＡＲ３を区画する素子分離領域ＩＲ３となる。
【００９６】
素子分離膜２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。例えば、素子分離領域ＩＲ１、ＩＲ２およびＩＲ３に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離膜２を形成することができる。
【００９７】
次に、図６に示すように、メモリセル領域１Ａで、活性領域ＡＲ１に、ｐ型ウェルＰＷ１を形成する（図４のステップＳ３）。ｐ型ウェルＰＷ１は、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウェルＰＷ１は、半導体基板１の主面１ａから所定の深さにわたって形成される。
【００９８】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、半導体基板１の表面が露出され、メモリセル領域１Ａでｐ型ウェルＰＷ１の表面が露出される。
【００９９】
次に、図６に示すように、半導体基板１の主面１ａ全面に、絶縁膜３および導電膜４を形成する（図４のステップＳ４）。
【０１００】
ステップＳ４では、まず、図６に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、半導体基板１の主面１ａに、絶縁膜３を形成する。絶縁膜３のうち、メモリセル領域１Ａに形成される部分を絶縁膜３ａと称し、周辺回路領域１Ｂに形成される部分を絶縁膜３ｂと称し、周辺回路領域１Ｃに形成される部分を絶縁膜３ｃと称する。絶縁膜３ｂは、絶縁膜３ａと同層に形成され、絶縁膜３ｃは、絶縁膜３ａと同層に形成される。絶縁膜３ａは、メモリセルＭＣ１のゲート絶縁膜ＧＩｔ（後述する図７参照）用の絶縁膜である。また、絶縁膜３ａは、ｐ型ウェルＰＷ１上に形成される。
【０１０１】
図６に示す例では、絶縁膜３ｂは、絶縁膜３ａと一体的に形成され、絶縁膜３ｃは、絶縁膜３ａと一体的に形成される。しかし、絶縁膜３ｂは、絶縁膜３ａと離れて形成されてもよく、絶縁膜３ｃは、絶縁膜３ａと離れて形成されてもよい。
【０１０２】
絶縁膜３ａとして前述したように、絶縁膜３として、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜３として使用可能な材料例は、絶縁膜３ａとして前述した通りである。また、絶縁膜３を、熱酸化法、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。
【０１０３】
ステップＳ４では、次に、図６に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、絶縁膜３上に、導電膜４を形成する。導電膜４のうち、メモリセル領域１Ａに形成される部分を導電膜４ａと称し、周辺回路領域１Ｂに形成される部分を導電膜４ｂと称し、周辺回路領域１Ｃに形成される部分を導電膜４ｃと称する。導電膜４ｂは、導電膜４ａと同層に形成され、導電膜４ｃは、導電膜４ａと同層に形成される。導電膜４ａは、メモリセルＭＣ１の制御ゲート電極ＣＧ（後述する図７参照）用の導電膜である。
【０１０４】
図６に示す例では、導電膜４ｂは、導電膜４ａと一体的に形成され、導電膜４ｃは、導電膜４ａと一体的に形成される。しかし、導電膜４ｂは、導電膜４ａと離れて形成されてもよく、導電膜４ｃは、導電膜４ａと離れて形成されてもよい。
【０１０５】
好適には、導電膜４は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜４を、ＣＶＤ法などを用いて形成することができる。導電膜４の膜厚を、絶縁膜３を覆うように十分な程度の厚さとすることができる。また、成膜時は導電膜４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１０６】
導電膜４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜４の成膜時または成膜後に導入することができる。導電膜４の成膜時に不純物を導入する場合には、導電膜４の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜４を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜４を形成することができる。
【０１０７】
次に、図６に示すように、半導体基板１の主面１ａ全面に、すなわち導電膜４上に、絶縁膜５および絶縁膜６を形成する（図４のステップＳ５）。
【０１０８】
ステップＳ５では、まず、図６に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、導電膜４上に、絶縁膜５を形成する。この絶縁膜５は、キャップ絶縁膜ＣＰ１（後述する図７参照）用の絶縁膜である。
【０１０９】
例えばシリコン膜からなる導電膜４の表面を熱酸化することにより、例えば６ｎｍ程度の厚さを有する酸化シリコン膜からなる絶縁膜５を形成することができる。または、シリコン膜からなる導電膜４の表面を熱酸化することに代え、ＣＶＤ法を用いて酸化シリコン膜からなる絶縁膜５を形成することもできる。
【０１１０】
また、絶縁膜５の材料については、酸化シリコン膜に代え、他の材料からなる絶縁膜を用いることができる。あるいは、絶縁膜５を形成せず、導電膜４上に絶縁膜６を直接形成することもできる。
【０１１１】
ステップＳ５では、次に、図６に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、絶縁膜５上に、絶縁膜６を形成する。例えば窒化シリコン膜からなる絶縁膜６を、例えばＣＶＤ法などを用いて形成することができる。
【０１１２】
次に、図７に示すように、絶縁膜６、絶縁膜５および導電膜４をパターニングする（図４のステップＳ６）。このステップＳ６では、例えばフォトリソグラフィおよびエッチングを用いて、絶縁膜６、絶縁膜５および導電膜４を、パターニングする。
【０１１３】
まず、絶縁膜６上にレジスト膜を形成する。次いで、メモリセル領域１Ａのうち、制御ゲート電極ＣＧを形成する予定の領域以外の領域で、レジスト膜を貫通して絶縁膜６に達する開口部を形成し、開口部が形成されたレジスト膜からなるレジストパターンを形成する。このとき、メモリセル領域１Ａのうち、制御ゲート電極ＣＧを形成する予定の領域に配置された部分の絶縁膜６、ならびに、周辺回路領域１Ｂおよび１Ｃに配置された部分の絶縁膜６は、レジスト膜に覆われている。
【０１１４】
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜６、絶縁膜５および導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、メモリセル領域１Ａで、導電膜４ａからなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧと半導体基板１のｐ型ウェルＰＷ１との間の絶縁膜３ａからなるゲート絶縁膜ＧＩｔが形成される。すなわち、制御ゲート電極ＣＧは、メモリセル領域１Ａで、半導体基板１のｐ型ウェルＰＷ１上に、ゲート絶縁膜ＧＩｔを介して形成される。
【０１１５】
また、制御ゲート電極ＣＧ上に形成された部分の絶縁膜５からなるキャップ絶縁膜ＣＰ１が形成され、キャップ絶縁膜ＣＰ１を介して制御ゲート電極ＣＧ上に形成された部分の絶縁膜６からなるキャップ絶縁膜ＣＰ２が形成される。一方、周辺回路領域１Ｂおよび１Ｃでは、絶縁膜６、絶縁膜５および導電膜４が残される。周辺回路領域１Ｂでは、導電膜４ｂが残され、周辺回路領域１Ｃでは、導電膜４ｃが残される。その後、レジストパターン、すなわちレジスト膜を除去する。
【０１１６】
なお、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われない部分の絶縁膜３ａは、ステップＳ６のドライエッチングを行うことによって、または、ステップＳ６のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。そして、メモリセル領域１Ａのうち、制御ゲート電極ＣＧが形成されていない部分では、半導体基板１のｐ型ウェルＰＷ１が露出する。
【０１１７】
なお、図示は省略するが、ステップＳ６では、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ１を形成した後、キャップ絶縁膜ＣＰ１および制御ゲート電極ＣＧをマスクとして、ｐ型ウェルＰＷ１にｎ型の不純物をイオン注入法により導入してもよい。
【０１１８】
次に、図８に示すように、周辺回路領域１Ｂおよび１Ｃで、絶縁膜６を除去する（図４のステップＳ７）。
【０１１９】
このステップＳ７では、まず、メモリセル領域１Ａで、キャップ絶縁膜ＣＰ２および制御ゲート電極ＣＧを覆うように、レジスト膜（図示は省略）を形成する。また、周辺回路領域１Ｂおよび１Ｃに残された部分の絶縁膜６、ならびに、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４、すなわち導電膜４ｂおよび４ｃを覆うように、レジスト膜（図示は省略）を形成する。
【０１２０】
次いで、レジスト膜をパターン露光した後、現像することにより、レジスト膜をパターニングし、周辺回路領域１Ｂおよび１Ｃで、レジスト膜を除去し、メモリセル領域１Ａで、レジスト膜を残す。これにより、メモリセル領域１Ａで残された部分のレジスト膜からなるレジストパターンが形成される。
【０１２１】
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜６を例えばドライエッチングなどによりエッチングして除去する。これにより、図８に示すように、周辺回路領域１Ｂおよび１Ｃに残された部分の絶縁膜６を完全に除去することができる。その後、メモリセル領域１Ａに残された部分のレジスト膜、すなわちレジストパターンを除去する。
【０１２２】
なお、図８に示すように、絶縁膜５の膜厚は、絶縁膜６の膜厚に比べて薄いため、周辺回路領域１Ｂおよび１Ｃに残された部分の絶縁膜６をエッチングして除去する際に、周辺回路領域１Ｂおよび１Ｃに残された部分の絶縁膜５も除去される。
【０１２３】
次に、図９に示すように、絶縁膜８および導電膜９を形成する（図４のステップＳ８）。
【０１２４】
ステップＳ８では、まず、図９に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、半導体基板１の主面１ａに、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ（後述する図１１参照）用の絶縁膜８を形成する。このとき、メモリセル領域１Ａでは、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、ならびに、キャップ絶縁膜ＣＰ２の上面および側面に、絶縁膜８が形成される。また、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の上面および側面に、絶縁膜８が形成される。すなわち、絶縁膜８は、半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の表面、ならびに、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の表面を覆うように、形成される。
【０１２５】
絶縁膜８は、前述したように、内部に電荷蓄積部を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜からなる。
【０１２６】
絶縁膜８のうち、酸化シリコン膜８ａを、例えば９００℃程度の温度で熱酸化法またはＩＳＳＧ酸化法などにより形成することができる。その後に例えば１０２５℃程度の高温で窒化処理を実施してもよい。また、絶縁膜８のうち、窒化シリコン膜８ｂを、例えばＣＶＤ法により形成することができる。さらに、絶縁膜８のうち、酸化シリコン膜８ｃを、例えばＣＶＤ法により形成することができる。
【０１２７】
まず、露出した部分の半導体基板１の主面１ａと、制御ゲート電極ＣＧの側面と、キャップ絶縁膜ＣＰ２の上面および側面と、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の上面および側面とに、例えば熱酸化法またはＩＳＳＧ酸化法により酸化シリコン膜８ａを形成する。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、ならびに、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の上面および側面が、酸化される。酸化シリコン膜８ａの厚みは、例えば４ｎｍ程度とすることができる。
【０１２８】
他の形態として、酸化シリコン膜８ａをＡＬＤ法で形成することもできる。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、ならびに、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の上面および側面に酸化シリコンが成長する。したがって、このときも、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、ならびに、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の上面および側面が、酸化膜で覆われることになる。
【０１２９】
次に、酸化シリコン膜８ａ上に窒化シリコン膜８ｂを例えばＣＶＤ法で形成し、さらに窒化シリコン膜８ｂ上に酸化シリコン膜８ｃを例えばＣＶＤ法、熱酸化法またはその両方で形成する。これにより、酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜からなる絶縁膜８を形成することができる。
【０１３０】
メモリセル領域１Ａに形成された絶縁膜８は、メモリゲート電極ＭＧ（後述する図１０参照）のゲート絶縁膜として機能し、電荷保持機能を有する。絶縁膜８は、電荷蓄積部としての窒化シリコン膜８ｂを、電荷ブロック層としての酸化シリコン膜８ａと酸化シリコン膜８ｃとで挟んだ構造を有している。そして、酸化シリコン膜８ａおよび８ｃからなる電荷ブロック層のポテンシャル障壁高さが、窒化シリコン膜８ｂからなる電荷蓄積部のポテンシャル障壁高さに比べ、高くなる。
【０１３１】
なお、本実施の形態１においては、トラップ準位を有する絶縁膜として、窒化シリコン膜８ｂを用いるが、窒化シリコン膜８ｂを用いた場合、信頼性の面で好適である。しかし、トラップ準位を有する絶縁膜としては、窒化シリコン膜に限定されず、例えば酸化アルミニウム（アルミナ）膜、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることができる。
【０１３２】
本実施の形態１では、ステップＳ８のうち絶縁膜８を形成する工程を行った後で、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４を除去し、周辺回路領域１Ｂにｐ型ウェルＰＷ２（後述する図１３参照）を形成し、周辺回路領域１Ｃにｐ型ウェルＰＷ３（後述する図１３参照）を形成する。絶縁膜８を形成する工程は、前述したように、例えば１０２５℃程度の高温処理が行われる。したがって、絶縁膜８を形成した後、ｐ型ウェルＰＷ２およびＰＷ３を形成する本実施の形態１では、ｐ型ウェルＰＷ２またはＰＷ３に導入されたｎ型の不純物が、絶縁膜８を形成する際に高温で拡散することを防止することができる。そして、ｐ型ウェルＰＷ２における不純物の濃度分布、または、ｐ型ウェルＰＷ３における不純物の濃度分布が変化することを、防止することができる。
【０１３３】
ステップＳ８では、次に、図９に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、絶縁膜８上に、導電膜９を形成する。
【０１３４】
好適には、導電膜９は、例えば多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜９を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜９をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１３５】
導電膜９として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜９の成膜時または成膜後に導入することができる。導電膜９の成膜後のイオン注入で導電膜９に不純物を導入することもできるが、導電膜９の成膜時に導電膜９に不純物を導入することもできる。導電膜９の成膜時に不純物を導入する場合には、導電膜９の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜９を成膜することができる。
【０１３６】
次に、図１０に示すように、異方性エッチング技術により導電膜９をエッチバックして、メモリゲート電極ＭＧを形成する（図４のステップＳ９）。
【０１３７】
このステップＳ９では、導電膜９の膜厚の分だけ導電膜９をエッチバックすることにより、制御ゲート電極ＣＧの両側の側壁上、すなわち側面上に、絶縁膜８を介して導電膜９をサイドウォールスペーサ状に残し、他の領域の導電膜９を除去する。
【０１３８】
これにより、図１０に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両側の側壁のうち、第１の側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる、メモリゲート電極ＭＧが形成される。また、制御ゲート電極ＣＧの両側の側壁のうち、第１の側と反対側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側と反対側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる、スペーサＳＰ１が形成される。
【０１３９】
メモリゲート電極ＭＧは、絶縁膜８上に、絶縁膜８を介して制御ゲート電極ＣＧと隣り合うように形成される。メモリゲート電極ＭＧとスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。
【０１４０】
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ絶縁膜ＣＰ２が形成されている。したがって、メモリゲート電極ＭＧは、キャップ絶縁膜ＣＰ２の第１の側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる。また、スペーサＳＰ１は、キャップ絶縁膜ＣＰ２の第１の側と反対側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる。
【０１４１】
なお、周辺回路領域１Ｂに残された部分の導電膜４すなわち導電膜４ｂの側面上、および、周辺回路領域１Ｃに残された部分の導電膜４すなわち導電膜４ｃの側面上にも、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９により、スペーサＳＰ１が形成される。
【０１４２】
ステップＳ９で形成されたメモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、絶縁膜８が介在しており、このメモリゲート電極ＭＧは、絶縁膜８に接触した導電膜９からなる。
【０１４３】
ステップＳ９のエッチバック工程を行った段階で、絶縁膜８のうちメモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分、すなわち、メモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分の絶縁膜８が、露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧ下の絶縁膜８が、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ（後述する図１１参照）となる。また、ステップＳ８にて形成される導電膜９の膜厚を調整することで、メモリゲート長を調整することができる。
【０１４４】
次に、図１１に示すように、スペーサＳＰ１および絶縁膜８を除去する（図４のステップＳ１０）。
【０１４５】
ステップＳ１０では、まず、フォトリソグラフィを用いて、メモリゲート電極ＭＧが覆われ、かつ、スペーサＳＰ１が露出されるようなレジストパターン（図示せず）を半導体基板１上に形成する。そして、形成されたレジストパターンをエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する。一方、メモリゲート電極ＭＧは、レジストパターンで覆われていたので、エッチングされずに残される。その後、このレジストパターンを除去する。
【０１４６】
ステップＳ１０では、次に、メモリゲート電極ＭＧで覆われていない部分の絶縁膜８を、例えばウェットエッチングなどのエッチングによって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する絶縁膜８は、除去されずに残され、他の領域に位置する絶縁膜８は除去される。このとき、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間に残された部分、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に残された部分の絶縁膜８からなるゲート絶縁膜ＧＩｍが形成される。
【０１４７】
なお、ステップＳ１０において、絶縁膜８のうち、酸化シリコン膜８ｃおよび窒化シリコン膜８ｂが除去され、酸化シリコン膜８ａが除去されずに残されるように、エッチングを行うこともできる。
【０１４８】
次に、図１２に示すように、絶縁膜２１および絶縁膜２２を形成する（図４のステップＳ１１）。
【０１４９】
ステップＳ１１では、まず、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、半導体基板１の主面１ａに、絶縁膜２１を形成する。このとき、絶縁膜２１は、メモリセル領域１Ａで、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＰ２、および、メモリゲート電極ＭＧを覆うように、形成される。また、絶縁膜２１は、周辺回路領域１Ｂに残された部分の導電膜４すなわち導電膜４ｂ、および、周辺回路領域１Ｃに残された部分の導電膜４すなわち導電膜４ｃを覆うように、形成される。
【０１５０】
例えば、露出した部分の半導体基板１の主面１ａと、制御ゲート電極ＣＧの側面と、キャップ絶縁膜ＣＰ２の上面および側面と、メモリゲート電極ＭＧの表面と、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の上面および側面とに、ＣＶＤ法により酸化シリコン膜からなる絶縁膜２１を形成する。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、メモリゲート電極ＭＧの表面、ならびに、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の上面および側面が、酸化膜で覆われる。
【０１５１】
他の形態として、酸化シリコン膜からなる絶縁膜２１をＡＬＤ法で形成することもできる。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、メモリゲート電極ＭＧの表面、ならびに、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の上面および側面が、酸化雰囲気で熱処理される。したがって、このときも、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の上面および側面、メモリゲート電極ＭＧの表面、ならびに、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４の上面および側面が、酸化されることになる。
【０１５２】
ステップＳ１１では、次に、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、絶縁膜２１上に、絶縁膜２２を形成する。例えば窒化シリコン膜からなる絶縁膜２２を、例えばＣＶＤ法などを用いて形成することができる。
【０１５３】
次に、図１３に示すように、周辺回路領域１Ｂおよび１Ｃで、絶縁膜２２、絶縁膜２１および導電膜４を除去する（図５のステップＳ１２）。
【０１５４】
ステップＳ１２では、まず、メモリセル領域１Ａで、絶縁膜２１および絶縁膜２２を介して、キャップ絶縁膜ＣＰ２および制御ゲート電極ＣＧを覆うように、レジスト膜（図示は省略）を形成する。また、絶縁膜２１および絶縁膜２２を介して、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４を覆うように、レジスト膜（図示は省略）を形成する。
【０１５５】
次いで、レジスト膜をパターン露光した後、現像することにより、レジスト膜をパターニングし、周辺回路領域１Ｂおよび１Ｃで、レジスト膜を除去し、メモリセル領域１Ａで、レジスト膜を残す。これにより、メモリセル領域１Ａで残された部分のレジスト膜からなるレジストパターンが形成される。
【０１５６】
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜２２、絶縁膜２１および導電膜４を例えばドライエッチングなどによりエッチングして除去する。これにより、図１３に示すように、周辺回路領域１Ｂおよび１Ｃに残された部分の導電膜４を完全に除去することができる。すなわち、周辺回路領域１Ｂで導電膜４ｂを除去し、周辺回路領域１Ｃで導電膜４ｃを除去することができる。その後、メモリセル領域１Ａに残された部分のレジスト膜、すなわちレジストパターンを除去する。
【０１５７】
ステップＳ１１およびステップＳ１２を行って、メモリセル領域１Ａで、絶縁膜２１および絶縁膜２２を残す。これにより、ステップＳ１２よりも後の工程（ステップＳ１３〜ステップＳ１６）で、例えば絶縁膜２３を形成する際などに、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧと隣り合う部分に位置するｐ型ウェルＰＷ１の上層部が酸化されてゲートバーズピークが形成されることを防止または抑制することができる。あるいは、ステップＳ１２よりも後の工程（ステップＳ１３〜ステップＳ１６）で、例えば絶縁膜２３を形成する際などに、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの表面が酸化されて例えばゲート長が変動することを防止または抑制することができる。したがって、不揮発性メモリの特性が劣化することを、防止または抑制することができ、不揮発性メモリを備えた半導体装置の性能を向上させることができる。
【０１５８】
なお、周辺回路領域１Ｂに高耐圧のＭＩＳＦＥＴＱＨ（後述する図１９参照）を形成しない場合には、絶縁膜２１および絶縁膜２２を形成しなくてもよい。すなわち、周辺回路領域１Ｂに高耐圧のＭＩＳＦＥＴＱＨを形成しない場合には、ステップＳ１０を行った後、ステップＳ１１を行わず、ステップＳ１２において導電膜４を除去した後、ステップＳ１３の工程を行ってもよい。周辺回路領域１Ｂに高耐圧のＭＩＳＦＥＴＱＨを形成しない場合には、後述するステップＳ１４において、例えば絶縁膜２３を形成する際などに、酸化雰囲気で熱処理される時間が短くなる。そのため、絶縁膜２１および絶縁膜２２が形成されない場合でも、前述したゲートバーズピークが形成されること、または、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの表面が酸化されることを、防止または抑制することができる。
【０１５９】
また、ステップＳ１２における導電膜４ｂおよび４ｃを除去する工程については、例えばステップＳ６の後であって、ステップＳ１２の前の、いずれかの時点で行うこともできる。ただし、導電膜４ｂおよび４ｃを、ステップＳ１２で、すなわち後述するステップＳ１３の直前に、除去することにより、ｐ型ウェルＰＷ２およびＰＷ３が形成される部分の半導体基板１の主面１ａを保護することができる。
【０１６０】
次に、図１３に示すように、周辺回路領域１Ｂで活性領域ＡＲ２にｐ型ウェルＰＷ２を形成し、周辺回路領域１Ｃで活性領域ＡＲ３にｐ型ウェルＰＷ３を形成する（図５のステップＳ１３）。ｐ型ウェルＰＷ２およびｐ型ウェルＰＷ３は、ｐ型ウェルＰＷ１と同様に、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウェルＰＷ２およびｐ型ウェルＰＷ３は、半導体基板１の主面１ａから所定の深さにわたって形成される。
【０１６１】
好適には、ｐ型ウェルＰＷ２におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ３におけるｐ型の不純物濃度よりも低い。これにより、高耐圧のＭＩＳＦＥＴＱＨ（後述する図１９参照）の駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬ（後述する図１９参照）の駆動電圧よりも高くすることができる。
【０１６２】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、周辺回路領域１Ｂおよび１Ｃで、半導体基板１の表面、すなわちｐ型ウェルＰＷ２およびＰＷ３の表面が露出される。
【０１６３】
次に、図１４に示すように、半導体基板１の主面１ａ全面に、絶縁膜２３および導電膜４を形成する（図５のステップＳ１４）。
【０１６４】
ステップＳ１４では、まず、図１４に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、半導体基板１の主面１ａに、絶縁膜２３を形成する。絶縁膜２３のうち、メモリセル領域１Ａに形成される部分を絶縁膜２３ａと称し、周辺回路領域１Ｂに形成される部分を絶縁膜２３ｂと称し、周辺回路領域１Ｃに形成される部分を絶縁膜２３ｃと称する。絶縁膜２３ｂは、絶縁膜２３ａと同層に形成され、絶縁膜２３ｃは、絶縁膜２３ａと同層に形成される。絶縁膜２３ｂは、ＭＩＳＦＥＴＱＨ（後述する図１９参照）のゲート絶縁膜ＧＩＨ（後述する図１６参照）用の絶縁膜であり、絶縁膜２３ｃは、ＭＩＳＦＥＴＱＬ（後述する図１９参照）のゲート絶縁膜ＧＩＬ（後述する図１６参照）用の絶縁膜である。また、絶縁膜２３ｂは、ｐ型ウェルＰＷ２上に形成され、絶縁膜２３ｃは、ｐ型ウェルＰＷ３上に形成される。
【０１６５】
図１４に示す例では、絶縁膜２３ｂは、絶縁膜２３ａと一体的に形成され、絶縁膜２３ｃは、絶縁膜２３ａと一体的に形成される。しかし、絶縁膜２３ｂは、絶縁膜２３ａと離れて形成されてもよく、絶縁膜２３ｃは、絶縁膜２３ａと離れて形成されてもよい。
【０１６６】
絶縁膜２３ｂとして前述したように、絶縁膜２３として、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜２３として使用可能な材料例は、絶縁膜２３ｂとして前述した通りである。また、絶縁膜２３を、熱酸化法、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。
【０１６７】
前述したように、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴＱＨ（後述する図１９参照）は、高耐圧のＭＩＳＦＥＴであり、周辺回路領域１Ｃに形成されるＭＩＳＦＥＴＱＬ（後述する図１９参照）は、低耐圧のＭＩＳＦＥＴである。そのため、好適には、ゲート絶縁膜ＧＩＨ（後述する図１６参照）用の絶縁膜２３ｂの膜厚ＴＩｂは、ゲート絶縁膜ＧＩＬ（後述する図１６参照）用の絶縁膜２３ｃの膜厚ＴＩｃよりも厚い。このような場合、絶縁膜２３ｂを、ｐ型ウェルＰＷ２の上面を酸化することにより形成される絶縁膜と、例えばＣＶＤ法により形成される絶縁膜との積層膜からなるものとし、絶縁膜２３ｃを、ｐ型ウェルＰＷ３の上面を酸化することにより形成される絶縁膜からなるものとする。このような方法により、絶縁膜２３ｂの膜厚ＴＩｂを絶縁膜２３ｃの膜厚ＴＩｃよりも厚くすることができる。
【０１６８】
ステップＳ１４では、次に、図１４に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、絶縁膜２３上に、導電膜２４を形成する。導電膜２４のうち、メモリセル領域１Ａに形成される部分を導電膜２４ａと称し、周辺回路領域１Ｂに形成される部分を導電膜２４ｂと称し、周辺回路領域１Ｃに形成される部分を導電膜２４ｃと称する。導電膜２４ｂは、導電膜２４ａと同層に形成され、導電膜２４ｃは、導電膜２４ａと同層に形成される。導電膜２４ｂは、ＭＩＳＦＥＴＱＨ（後述する図１９参照）のゲート電極ＧＥＨ（後述する図１６参照）用の導電膜であり、導電膜２４ｃは、ＭＩＳＦＥＴＱＬ（後述する図１９参照）のゲート電極ＧＥＬ（後述する図１６参照）用の導電膜である。
【０１６９】
図１４に示す例では、導電膜２４ｂは、導電膜２４ａと一体的に形成され、導電膜２４ｃは、導電膜２４ａと一体的に形成される。しかし、導電膜２４ｂは、導電膜２４ａと離れて形成されてもよく、導電膜２４ｃは、導電膜２４ａと離れて形成されてもよい。
【０１７０】
好適には、導電膜２４は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜２４を、ＣＶＤ法などを用いて形成することができる。導電膜２４の膜厚を、絶縁膜２３を覆うように十分な程度の厚さとすることができる。また、成膜時は導電膜２４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１７１】
導電膜２４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜２４の成膜時または成膜後に導入することができる。導電膜２４の成膜時に不純物を導入する場合には、導電膜２４の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜２４を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜２４を形成することができる。
【０１７２】
導電膜２４ｃの膜厚ＴＥｃを、導電膜２４ｂの膜厚ＴＥｂと等しくすることができ、導電膜２４ｂの膜厚ＴＥｂおよび導電膜２４ｃの膜厚ＴＥｃの各々を、制御ゲート電極ＣＧの膜厚ＴＧと異ならせることができる。
【０１７３】
次に、図１５に示すように、メモリセル領域１Ａで、導電膜２４を除去する（図５のステップＳ１５）。
【０１７４】
ステップＳ１５では、まず、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、導電膜２４を覆うように、レジスト膜（図示は省略）を形成する。次いで、レジスト膜をパターン露光した後、現像することにより、レジスト膜をパターニングし、メモリセル領域１Ａで、レジスト膜を除去し、周辺回路領域１Ｂおよび１Ｃで、レジスト膜を残す。これにより、周辺回路領域１Ｂおよび１Ｃで残された部分のレジスト膜からなるレジストパターンが形成される。
【０１７５】
次いで、レジストパターンをエッチングマスクとして用いて、導電膜２４を例えばドライエッチングなどによりエッチングして除去する。これにより、図１５に示すように、メモリセル領域１Ａに残された部分の導電膜２４、すなわち導電膜２４ａを除去することができる。その後、周辺回路領域１Ｂおよび１Ｃに残された部分のレジスト膜、すなわちレジストパターンを除去する。
【０１７６】
なお、ステップＳ１５では、図１５に示すように、メモリセル領域１Ａで、導電膜２４を除去する際に、メモリセル領域１Ａで、導電膜２４とともに絶縁膜２３を除去してもよい。
【０１７７】
あるいは、ステップＳ１５では、メモリセル領域１Ａで、導電膜２４および絶縁膜２３を除去する際に、メモリセル領域１Ａに残された部分の絶縁膜２２および絶縁膜２１を除去してもよい。ただし、導電膜２４および絶縁膜２３を除去する際に、メモリセル領域１Ａに残された部分の絶縁膜２２および絶縁膜２１を除去した場合には、その後、後述するステップＳ１６の工程を行う前に、メモリセル領域１Ａで、再び絶縁膜２１および絶縁膜２２に相当する絶縁膜を形成しておくことが好ましい。
【０１７８】
次に、図１６に示すように、周辺回路領域１Ｂおよび１Ｃで、導電膜２４をパターニングする（図５のステップＳ１６）。このステップＳ１６では、例えばフォトリソグラフィおよびエッチングを用いて、周辺回路領域１Ｂおよび１Ｃで、導電膜２４をパターニングする。
【０１７９】
まず、半導体基板１の主面１ａ全面に、レジスト膜を形成する。次いで、周辺回路領域１Ｂのうち、ゲート電極ＧＥＨを形成する予定の領域以外の領域で、レジスト膜を貫通して導電膜２４に達する開口部を形成し、周辺回路領域１Ｃのうち、ゲート電極ＧＥＬを形成する予定の領域以外の領域で、レジスト膜を貫通して導電膜２４に達する開口部を形成する。そして、周辺回路領域１Ｂおよび１Ｃで開口部が形成されたレジスト膜からなるレジストパターンを形成する。このとき、周辺回路領域１Ｂのうち、ゲート電極ＧＥＨを形成する予定の領域に配置された部分の導電膜２４ｂ、周辺回路領域１Ｃのうち、ゲート電極ＧＥＬを形成する予定の領域に配置された部分の導電膜２４ｃは、レジスト膜に覆われている。また、メモリセル領域１Ａに残された部分の絶縁膜２２は、レジスト膜に覆われている。
【０１８０】
次いで、レジストパターンをエッチングマスクとして用いて、導電膜２４を、例えばドライエッチングなどによりエッチングしてパターニングする。
【０１８１】
これにより、周辺回路領域１Ｂで、導電膜２４ｂからなるゲート電極ＧＥＨが形成され、ゲート電極ＧＥＨと半導体基板１のｐ型ウェルＰＷ２との間の絶縁膜２３ｂからなるゲート絶縁膜ＧＩＨが形成される。すなわち、ゲート電極ＧＥＨは、周辺回路領域１Ｂで、半導体基板１のｐ型ウェルＰＷ２上に、ゲート絶縁膜ＧＩＨを介して形成される。
【０１８２】
また、周辺回路領域１Ｃで、導電膜２４ｃからなるゲート電極ＧＥＬが形成され、ゲート電極ＧＥＬと半導体基板１のｐ型ウェルＰＷ３との間の絶縁膜２３ｃからなるゲート絶縁膜ＧＩＬが形成される。すなわち、ゲート電極ＧＥＬは、周辺回路領域１Ｃで、半導体基板１のｐ型ウェルＰＷ３上に、ゲート絶縁膜ＧＩＬを介して形成される。
【０１８３】
一方、メモリセル領域１Ａでは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは、絶縁膜２１および絶縁膜２２を介してレジストパターンで覆われているため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。その後、レジストパターン、すなわちレジスト膜を除去する。
【０１８４】
なお、周辺回路領域１Ｂにおいて、ゲート電極ＧＥＨで覆われない部分の絶縁膜２３ｂは、ステップＳ１６のドライエッチングを行うことによって、または、ステップＳ１６のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。また、周辺回路領域１Ｃにおいて、ゲート電極ＧＥＬで覆われない部分の絶縁膜２３ｃは、ステップＳ１６のドライエッチングを行うことによって、または、ステップＳ１６のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。
【０１８５】
前述したように、絶縁膜２３ｂの膜厚ＴＩｂ（図１４参照）が、絶縁膜２３ｃの膜厚ＴＩｃ（図１４参照）よりも厚いときは、絶縁膜２３ｂからなるゲート絶縁膜ＧＩＨの膜厚ＴＩＨは、絶縁膜２３ｃからなるゲート絶縁膜ＧＩＬの膜厚ＴＩＬよりも厚い。これにより、ゲート絶縁膜ＧＩＨを、高耐圧のＭＩＳＦＥＴＱＨ（後述する図１９参照）のゲート絶縁膜とすることができ、ゲート絶縁膜ＧＩＬを、低耐圧のＭＩＳＦＥＴＱＬ（後述する図１９参照）のゲート絶縁膜とすることができる。
【０１８６】
また、前述したように、導電膜２４ｃの膜厚ＴＥｃ（図１４参照）を、導電膜２４ｂの膜厚ＴＥｂ（図１４参照）と等しくすることができ、導電膜２４ｂの膜厚ＴＥｂおよび導電膜２４ｃの膜厚ＴＥｃの各々を、制御ゲート電極ＣＧの膜厚ＴＧと異ならせることができる。したがって、導電膜２４ｃからなるゲート電極ＧＥＬの膜厚ＴＥＬを、導電膜２４ｂからなるゲート電極ＧＥＨの膜厚ＴＥＨと等しくすることができ、ゲート電極ＧＥＨの膜厚ＴＥＨおよびゲート電極ＧＥＬの膜厚ＴＥＬの各々を、制御ゲート電極ＣＧの膜厚ＴＧと異ならせることができる。
【０１８７】
次に、図１７に示すように、絶縁膜２２および絶縁膜２１を除去する（図５のステップＳ１７）。
【０１８８】
ステップＳ１７では、まず、メモリセル領域１Ａで、絶縁膜２１および絶縁膜２２を介して、キャップ絶縁膜ＣＰ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、レジスト膜（図示は省略）を形成する。また、周辺回路領域１Ｂで、ゲート電極ＧＥＨを覆い、周辺回路領域１Ｃで、ゲート電極ＧＥＬを覆うように、レジスト膜（図示は省略）を形成する。
【０１８９】
次いで、レジスト膜をパターン露光した後、現像することにより、レジスト膜をパターニングし、メモリセル領域１Ａで、レジスト膜を除去し、周辺回路領域１Ｂおよび１Ｃで、レジスト膜を残す。これにより、周辺回路領域１Ｂおよび１Ｃに残された部分のレジスト膜からなるレジストパターンが形成される。
【０１９０】
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜２２および絶縁膜２１を例えばドライエッチングなどによりエッチングして除去する。これにより、図１７に示すように、メモリセル領域１Ａに残された部分の絶縁膜２２、および、メモリセル領域１Ａに残された部分の絶縁膜２１を、完全に除去することができる。その後、周辺回路領域１Ｂおよび１Ｃに残された部分のレジスト膜、すなわちレジストパターンを除去する。
【０１９１】
次に、図１８に示すように、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃおよび１１ｄを、イオン注入法などを用いて形成する（図５のステップＳ１８）。このステップＳ１８では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびゲート電極ＧＥＬをマスクとして用いて、半導体基板１のｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３に導入する。これにより、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃおよび１１ｄが形成される。
【０１９２】
この際、ｎ−型半導体領域１１ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面に自己整合して形成され、ｎ−型半導体領域１１ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側面に自己整合して形成される。さらに、ｎ−型半導体領域１１ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥＨの側面に自己整合して形成され、ｎ−型半導体領域１１ｄは、周辺回路領域１Ｃにおいて、ゲート電極ＧＥＬの側面に自己整合して形成される。
【０１９３】
図１８に示す例では、ｎ−型半導体領域１１ｃをイオン注入法により形成する際の注入エネルギーを、ｎ−型半導体領域１１ｄをイオン注入法により形成する際の注入エネルギーよりも大きくする。これにより、ｎ−型半導体領域１１ｃの下面の深さ位置を、ｎ−型半導体領域１１ｄの下面の深さ位置よりも深くすることができる。
【０１９４】
なお、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃおよび１１ｄは、同じイオン注入工程で形成することもできる。
【０１９５】
次に、図１９に示すように、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、および、ゲート電極ＧＥＬの側壁上に、サイドウォールスペーサＳＷを形成する（図５のステップＳ１９）。
【０１９６】
まず、半導体基板１の主面１ａ全面に、サイドウォールスペーサＳＷ用の絶縁膜を形成し、形成された絶縁膜を例えば異方性エッチングによりエッチバックする。このようにして、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、および、ゲート電極ＧＥＬの側壁上に、選択的にこの絶縁膜を残すことにより、サイドウォールスペーサＳＷを形成する。このサイドウォールスペーサＳＷは、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
【０１９７】
次に、図１９に示すように、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄを、イオン注入法などを用いて形成する（図５のステップＳ２０）。このステップＳ２０では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびゲート電極ＧＥＬと、それらの側壁上のサイドウォールスペーサＳＷとをマスクとして用いて、半導体基板１のｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３に導入する。これにより、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄが形成される。
【０１９８】
この際、ｎ＋型半導体領域１２ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域１２ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。さらに、ｎ＋型半導体領域１２ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥＨの両側壁上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域１２ｄは、周辺回路領域１Ｃにおいて、ゲート電極ＧＥＬの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。
【０１９９】
本実施の形態１では、ｎ＋型半導体領域１２ｃをイオン注入法により形成する際の注入エネルギーを、ｎ＋型半導体領域１２ｄをイオン注入法により形成する際の注入エネルギーと略等しくする。これにより、ｎ＋型半導体領域１２ｃの下面の深さ位置を、ｎ＋型半導体領域１２ｄの下面の深さ位置と略等しくすることができる。したがって、ｎ＋型半導体領域１２ｃの下面の深さ位置を、ｎ−型半導体領域１１ｃの下面の深さ位置よりも浅くすることができ、ｎ＋型半導体領域１２ｄの下面の深さ位置を、ｎ−型半導体領域１１ｄの下面の深さ位置よりも深くすることができる。
【０２００】
なお、ｎ−型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄは、互いに異なるイオン注入工程で形成することも可能である。
【０２０１】
このようにして、ｎ−型半導体領域１１ａとそれよりも高不純物濃度のｎ＋型半導体領域１２ａとにより、メモリトランジスタＭＴのソース領域として機能するｎ型の半導体領域ＭＳが形成される。また、ｎ−型半導体領域１１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１２ｂとにより、制御トランジスタＣＴのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。半導体領域ＭＳは、平面視において、メモリゲート電極ＭＧを挟んで制御ゲート電極ＣＧと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、形成される。半導体領域ＭＤは、平面視において、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、形成される。
【０２０２】
その後、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃおよび１１ｄ、ならびに、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０２０３】
これにより、図１９に示すように、メモリセル領域１Ａで、制御トランジスタＣＴおよびメモリトランジスタＭＴが形成され、制御トランジスタＣＴおよびメモリトランジスタＭＴにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。すなわち、制御ゲート電極ＣＧと、ゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと、ゲート絶縁膜ＧＩｍとにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。
【０２０４】
また、図１９に示すように、周辺回路領域１Ｂで、高耐圧のＭＩＳＦＥＴＱＨが形成され、周辺回路領域１Ｃで、低耐圧のＭＩＳＦＥＴＱＬが形成される。すなわち、ゲート電極ＧＥＨと、ゲート絶縁膜ＧＩＨとにより、高耐圧のＭＩＳＦＥＴＱＨが形成され、ゲート電極ＧＥＬと、ゲート絶縁膜ＧＩＬとにより、低耐圧のＭＩＳＦＥＴＱＬが形成される。
【０２０５】
次に、図２０に示すように、金属シリサイド層１３、絶縁膜１４および層間絶縁膜１５を形成する（図５のステップＳ２１）。
【０２０６】
ステップＳ２１では、まず、図２０に示すように、金属シリサイド層１３を形成する。半導体基板１の主面１ａ全面に、キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびＧＥＬ、ならびに、サイドウォールスペーサＳＷを覆うように、金属膜を形成する。金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄのそれぞれの上層部を、金属膜と反応させる。これにより、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄの各々の上に、金属シリサイド層１３がそれぞれ形成される。
【０２０７】
金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。その後、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、図２０に示すように、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄの各々の上に、金属シリサイド層１３を形成することができる。なお、メモリゲート電極ＭＧ上、ゲート電極ＧＥＨ上、および、ゲート電極ＧＥＬ上にも、金属シリサイド層１３を形成することができる。
【０２０８】
ステップＳ２１では、次に、図２０に示すように、絶縁膜１４を形成する。キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびＧＥＬ、ならびに、サイドウォールスペーサＳＷを覆うように、絶縁膜１４を形成する。絶縁膜１４は、例えば窒化シリコン膜からなる。絶縁膜１４を、例えばＣＶＤ法により形成することができる。
【０２０９】
ステップＳ２１では、次に、図２０に示すように、絶縁膜１４上に、層間絶縁膜１５を形成する。層間絶縁膜１５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１５を、例えばＣＶＤ法により形成した後、層間絶縁膜１５の上面を平坦化する。
【０２１０】
次に、図１に示すように、層間絶縁膜１５を貫通するプラグＰＧを形成する（図５のステップＳ２２）。まず、フォトリソグラフィを用いて層間絶縁膜１５上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜１５をドライエッチングすることにより、層間絶縁膜１５にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０２１１】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜１５上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０２１２】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄ上、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上、ゲート電極ＧＥＨ上、ならびに、ゲート電極ＧＥＬ上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄの各々の上の金属シリサイド層１３の一部、制御ゲート電極ＣＧ上の金属シリサイド層１３の一部、または、メモリゲート電極ＭＧ上の金属シリサイド層１３の一部が露出される。あるいは、コンタクトホールＣＮＴの底部では、例えばゲート電極ＧＥＨ上の金属シリサイド層１３の一部、または、ゲート電極ＧＥＬ上の金属シリサイド層１３の一部が露出される。
【０２１３】
なお、図１においては、ｎ＋型半導体領域１２ｂ、１２ｃおよび１２ｄの各々の上の金属シリサイド層１３の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０２１４】
以上のようにして、図１を用いて前述した、本実施の形態１の半導体装置が製造される。なお、プラグＰＧが埋め込まれた層間絶縁膜１５上に、例えば銅（Ｃｕ）を主導電膜とする配線を、例えばダマシン技術を用いて形成することができるが、ここでは、その説明を省略する。
【０２１５】
＜周辺回路領域に形成されるＭＩＳＦＥＴの特性変動について＞
次に、周辺回路領域に形成されるＭＩＳＦＥＴの特性変動について、比較例の半導体装置の製造方法と対比しながら説明する。図２１は、比較例の半導体装置の製造工程中の要部断面図である。
【０２１６】
比較例の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と同様に、図４のステップＳ１およびステップＳ２に相当する工程を行う。その後、比較例の半導体装置の製造方法では、実施の形態１の半導体装置の製造工程と異なり、図４のステップＳ３に相当する工程において、周辺回路領域１Ｂで、活性領域ＡＲ２にｐ型ウェルＰＷ２を形成し、周辺回路領域１Ｃで、活性領域ＡＲ３にｐ型ウェルＰＷ３を形成する。
【０２１７】
比較例の半導体装置の製造方法では、その後、図４のステップＳ４〜ステップＳ８に相当する工程を行って、図２１に示すように、ＯＮＯ膜としての絶縁膜８および導電膜９を形成する。
【０２１８】
ところが、ＯＮＯ膜としての絶縁膜８を形成する際には、前述したように、例えば１０２５℃程度の高温処理が実施される。したがって、比較例では、絶縁膜８を形成する前に、周辺回路領域１Ｃで、既に半導体領域としてのｐ型ウェルＰＷ３が形成されているため、絶縁膜８を形成する際に、ｐ型ウェルＰＷ３に導入されたｎ型の不純物が高温で拡散し、ｐ型ウェルＰＷ３における不純物の濃度分布が変化する。したがって、周辺回路領域１Ｃに形成されるＭＩＳＦＥＴＱＬの閾値電圧などが変動し、不揮発性メモリを備えた半導体装置の性能を向上させることができない。
【０２１９】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置の製造方法では、メモリセル領域１Ａで、半導体基板１の主面１ａ上に、導電膜４ａからなる制御ゲート電極ＣＧを形成する。次いで、制御ゲート電極ＣＧを覆うように、ＯＮＯ膜としての絶縁膜８および導電膜９を形成し、導電膜９をエッチバックすることにより、制御ゲート電極ＣＧの側壁上に絶縁膜８を介して導電膜９を残してメモリゲート電極ＭＧを形成する。次いで、周辺回路領域１Ｃで、半導体基板１の主面１ａにｐ型ウェルＰＷ３を形成し、ｐ型ウェルＰＷ３上に、導電膜２４を形成する。その後、導電膜２４からなるゲート電極ＧＥＬを形成する。
【０２２０】
ＯＮＯ膜としての絶縁膜８を形成する工程は、前述したように、例えば１０２５℃程度の高温処理が行われる。したがって、本実施の形態１によれば、絶縁膜８を形成した後、ｐ型ウェルＰＷ３が形成されるので、ｐ型ウェルＰＷ３に導入されたｎ型の不純物が、絶縁膜８を形成する際に高温で拡散することを防止することができる。そして、ｐ型ウェルＰＷ３における不純物の濃度分布が変化することを防止することができる。したがって、周辺回路領域１Ｃに形成されるＭＩＳＦＥＴＱＬの閾値電圧などが変動することを防止または抑制することができ、不揮発性メモリを備えた半導体装置の性能を向上させることができる。
【０２２１】
なお、本実施の形態１では、メモリゲート電極ＭＧを形成した後、ｐ型ウェルＰＷ３を形成する際に、ｐ型ウェルＰＷ２を形成し、ｐ型ウェルＰＷ３上にゲート電極ＧＥＬを形成する際に、ｐ型ウェルＰＷ２上にゲート電極ＧＥＨを形成する場合を例示して説明した。しかし、メモリゲート電極ＭＧを形成した後、ｐ型ウェルＰＷ３を形成する前に、ｐ型ウェルＰＷ２を形成し、ｐ型ウェルＰＷ２上にゲート電極ＧＥＨを形成してもよい。
【０２２２】
（実施の形態２）
実施の形態１の半導体装置の製造方法では、高圧系ＭＩＳ領域および低圧系ＭＩＳ領域のいずれにおいても、ＯＮＯ膜としての絶縁膜を形成した後に、ｐ型ウェルを形成した。それに対して、実施の形態２の半導体装置の製造方法では、低圧系ＭＩＳ領域では、ＯＮＯ膜としての絶縁膜を形成した後に、ｐ型ウェルを形成するが、高圧系ＭＩＳ領域では、ＯＮＯ膜としての絶縁膜を形成する前に、ｐ型ウェルを形成する。
【０２２３】
＜半導体装置の構造＞
初めに、本実施の形態２の半導体装置の構造を、図面を参照して説明する。図２２は、実施の形態２の半導体装置の要部断面図である。
【０２２４】
本実施の形態２でも、実施の形態１と同様に、半導体装置は、半導体基板１の主面１ａの一部の領域として、メモリセル領域１Ａ、ならびに、周辺回路領域１Ｂおよび１Ｃを有している。メモリセル領域１ＡにはメモリセルＭＣ１が形成されており、周辺回路領域１ＢにはＭＩＳＦＥＴＱＨが形成されており、周辺回路領域１ＣにはＭＩＳＦＥＴＱＬが形成されている。
【０２２５】
本実施の形態２でも、実施の形態１と同様に、周辺回路領域１Ｂは、高圧系ＭＩＳ領域であり、周辺回路領域１Ｃは低圧系ＭＩＳ領域である。したがって、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴＱＨは、高耐圧のＭＩＳＦＥＴであり、周辺回路領域１Ｃに形成されるＭＩＳＦＥＴＱＬは、低耐圧のＭＩＳＦＥＴである。
【０２２６】
本実施の形態２では、実施の形態１と同様に、メモリセルＭＣ１は、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有している。また、メモリセルＭＣ１は、制御ゲート電極ＣＧと半導体基板１との間に形成されたゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと半導体基板１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有している。
【０２２７】
本実施の形態２では、後述するように、制御ゲート電極ＣＧの膜厚ＴＧを、ゲート電極ＧＥＬの膜厚ＴＥＬよりも厚くすることができる。そのため、本実施の形態２では、実施の形態１と異なり、制御ゲート電極ＣＧの膜厚ＴＧを、メモリゲート電極ＭＧの高さと等しくすることができるので、制御ゲート電極ＣＧ上に、キャップ絶縁膜ＣＰ１（図１参照）を介して、キャップ絶縁膜ＣＰ２（図１参照）が形成されていなくてもよい。
【０２２８】
なお、制御ゲート電極ＣＧ上に金属シリサイド層１３が形成されている場合には、制御ゲート電極ＣＧの膜厚ＴＧを、制御ゲート電極ＣＧの下面から、制御ゲート電極ＣＧ上に形成された金属シリサイド層１３の上面までの距離と定義することができる。
【０２２９】
また、本実施の形態２でも、実施の形態１と同様に、高耐圧のＭＩＳＦＥＴＱＨは、ｎ−型半導体領域１１ｃおよびｎ＋型半導体領域１２ｃからなる半導体領域と、ｐ型ウェルＰＷ２上に形成されたゲート絶縁膜ＧＩＨと、ゲート絶縁膜ＧＩＨ上に形成されたゲート電極ＧＥＨと、を有している。
【０２３０】
一方、本実施の形態２では、実施の形態１とは異なり、ゲート電極ＧＥＨは、導電膜４ｂからなる。導電膜４ｂとして、メモリセルＭＣ１の制御ゲート電極ＣＧに含まれる導電膜４ａと同層に形成された導電膜を用いることができる。そのため、ゲート電極ＧＥＨの膜厚ＴＥＨを、制御ゲート電極ＣＧの膜厚ＴＧと等しくすることができる。
【０２３１】
なお、ゲート電極ＧＥＨ上に金属シリサイド層１３が形成されている場合には、ゲート電極ＧＥＨの膜厚ＴＥＨを、ゲート電極ＧＥＨの下面から、ゲート電極ＧＥＨ上に形成された金属シリサイド層１３の上面までの距離と定義することができる。
【０２３２】
また、本実施の形態２でも、実施の形態１と同様に、低耐圧のＭＩＳＦＥＴＱＬは、ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄからなる半導体領域と、ｐ型ウェルＰＷ３上に形成されたゲート絶縁膜ＧＩＬと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極ＧＥＬと、を有している。
【０２３３】
本実施の形態２では、実施の形態１と同様に、ゲート電極ＧＥＬは、導電膜２４ｃからなる。導電膜２４ｃは、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、ゲート電極ＧＥＬは、パターニングされた導電膜２４ｃからなる。導電膜２４ｃとして、メモリセルＭＣ１の制御ゲート電極ＣＧに含まれる導電膜４ａ、および、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨに含まれる導電膜４ｂのいずれとも異なる導電膜を用いることができる。そのため、ゲート電極ＧＥＬの膜厚ＴＥＬを、ゲート電極ＧＥＨの膜厚ＴＥＨと異ならせることができる。
【０２３４】
なお、ゲート電極ＧＥＬ上に金属シリサイド層１３が形成されている場合には、ゲート電極ＧＥＬの膜厚ＴＥＬを、ゲート電極ＧＥＬの下面から、ゲート電極ＧＥＬ上に形成された金属シリサイド層１３の上面までの距離と定義することができる。
【０２３５】
本実施の形態２でも、実施の形態１と同様に、高耐圧のＭＩＳＦＥＴＱＨのゲート長は、低耐圧のＭＩＳＦＥＴＱＬのゲート長よりも長い。また、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧は、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高く、高耐圧のＭＩＳＦＥＴＱＨの耐圧は、低耐圧のＭＩＳＦＥＴＱＬの耐圧よりも高い。
【０２３６】
好適には、ゲート絶縁膜ＧＩＨの膜厚ＴＩＨは、ゲート絶縁膜ＧＩＬの膜厚ＴＩＬよりも厚い。これにより、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高くすることができる。
【０２３７】
または、好適には、ｐ型ウェルＰＷ２におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ３におけるｐ型の不純物濃度よりも低い。これにより、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高くすることができる。
【０２３８】
あるいは、好適には、ゲート電極ＧＥＬの膜厚ＴＥＬは、ゲート電極ＧＥＨの膜厚ＴＥＨよりも薄い。すなわち、ゲート電極ＧＥＬの膜厚ＴＥＬは、制御ゲート電極ＣＧの膜厚ＴＧよりも薄い。これにより、低耐圧のＭＩＳＦＥＴＱＬのゲート長が高耐圧のＭＩＳＦＥＴＱＨのゲート長より短い場合でも、ゲート電極ＧＥＬを形状精度よく形成することができる。あるいは、周辺回路領域１Ｃにおいて、隣り合う２つのゲート電極ＧＥＬの間の間隔が比較的狭い場合でも、隣り合う２つのゲート電極ＧＥＬの間を絶縁膜１４を介して層間絶縁膜１５で容易に埋め込むことができる。
【０２３９】
なお、ｎ−型半導体領域１１ｃの下面の深さ位置を、ｎ−型半導体領域１１ｄの下面の深さ位置よりも深くすることができ、ｎ＋型半導体領域１２ｃの下面の深さ位置を、ｎ＋型半導体領域１２ｄの下面の深さ位置と略等しくすることができる。このとき、高耐圧のＭＩＳＦＥＴＱＨでは、ｎ＋型半導体領域１２ｃの下面の深さ位置は、ｎ−型半導体領域１１ｃの下面の深さ位置よりも浅い。一方、低耐圧のＭＩＳＦＥＴＱＬでは、ｎ＋型半導体領域１２ｄの下面の深さ位置は、ｎ−型半導体領域１１ｄの下面の深さ位置よりも深い。
【０２４０】
本実施の形態２でも、メモリセル領域１Ａに形成されたメモリセルＭＣ１の動作は、実施の形態１で、メモリセル領域１Ａに形成されたメモリセルＭＣ１の動作と同様にすることができる。
【０２４１】
＜半導体装置の製造工程＞
図２３および図２４は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図２５〜図３８は、実施の形態２の半導体装置の製造工程中の要部断面図である。図２５〜図３８の断面図には、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣ１が、周辺回路領域１ＢにＭＩＳＦＥＴＱＨが、周辺回路領域１ＣにＭＩＳＦＥＴＱＬが、それぞれ形成される様子が示されている。
【０２４２】
本実施の形態２では、実施の形態１と同様に、図６のステップＳ１およびステップＳ２と同様の工程（図２３のステップＳ３１およびステップＳ３２）を行った後、図２５に示すように、メモリセル領域１Ａで活性領域ＡＲ１にｐ型ウェルＰＷ１を形成する（図２３のステップＳ３３）。
【０２４３】
ただし、本実施の形態２では、実施の形態１とは異なり、ｐ型ウェルＰＷ１を形成する際に、周辺回路領域１Ｂで活性領域ＡＲ２にｐ型ウェルＰＷ２を形成する。ｐ型ウェルＰＷ１を形成する工程は、図４のステップＳ３と同様にすることができ、ｐ型ウェルＰＷ２を形成する工程は、図５のステップＳ１３と同様にすることができる。
【０２４４】
好適には、ｐ型ウェルＰＷ２におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ３（後述する図３１参照）におけるｐ型の不純物濃度よりも低い。これにより、高耐圧のＭＩＳＦＥＴＱＨ（後述する図３７参照）の駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬ（後述する図３７参照）の駆動電圧よりも高くすることができる。
【０２４５】
次に、図２５に示すように、半導体基板１の主面１ａ全面に、絶縁膜３および導電膜４を形成する（図２３のステップＳ３４）。
【０２４６】
ステップＳ３４では、まず、図２５に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、半導体基板１の主面１ａに、絶縁膜３を形成する。絶縁膜３のうち、メモリセル領域１Ａに形成される部分を絶縁膜３ａと称し、周辺回路領域１Ｂに形成される部分を絶縁膜３ｂと称し、周辺回路領域１Ｃに形成される部分を絶縁膜３ｃと称する。絶縁膜３ｂは、絶縁膜３ａと同層に形成され、絶縁膜３ｃは、絶縁膜３ａと同層に形成される。絶縁膜３ａは、メモリセルＭＣ１（後述する図３７参照）のゲート絶縁膜ＧＩｔ（後述する図２６参照）用の絶縁膜であり、絶縁膜３ｂは、ＭＩＳＦＥＴＱＨ（後述する図３７参照）のゲート絶縁膜ＧＩＨ（後述する図２６参照）用の絶縁膜である。また、絶縁膜３ａは、ｐ型ウェルＰＷ１上に形成され、絶縁膜３ｂは、ｐ型ウェルＰＷ２上に形成される。
【０２４７】
図２５に示す例では、絶縁膜３ｂは、絶縁膜３ａと一体的に形成され、絶縁膜３ｃは、絶縁膜３ａと一体的に形成される。しかし、絶縁膜３ｂは、絶縁膜３ａと離れて形成されてもよく、絶縁膜３ｃは、絶縁膜３ａと離れて形成されてもよい。
【０２４８】
実施の形態１と同様に、絶縁膜３として、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜３として使用可能な材料例は、実施の形態１で前述した通りである。また、絶縁膜３を、熱酸化法、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。
【０２４９】
前述したように、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴＱＨ（後述する図３７参照）は、高耐圧のＭＩＳＦＥＴである。そのため、好適には、ゲート絶縁膜ＧＩＨ（後述する図２６参照）用の絶縁膜３ｂの膜厚ＴＩｂは、ゲート絶縁膜ＧＩＬ（後述する図３４参照）用の絶縁膜２３ｃの膜厚ＴＩｃ（後述する図３２参照）よりも厚い。絶縁膜３ｂを、ｐ型ウェルＰＷ２の上面を酸化することにより形成される絶縁膜と、例えばＣＶＤ法により形成される絶縁膜との積層膜からなるものとすることができる。このような方法により、絶縁膜３ｂの膜厚ＴＩｂを絶縁膜２３ｃの膜厚ＴＩｃよりも厚くすることができる。
【０２５０】
なお、図２５に示す例では、絶縁膜３ｃの膜厚は、絶縁膜３ｂの膜厚ＴＩｂと等しいが、絶縁膜３ｃの膜厚を、絶縁膜３ｂの膜厚ＴＩｂよりも薄くすることもできる。また、図２５に示すように、絶縁膜３ａの膜厚を、絶縁膜３ｂの膜厚ＴＩｂよりも薄くすることができる。
【０２５１】
ステップＳ３４では、次に、図２５に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、絶縁膜３上に、導電膜４を形成する。導電膜４のうち、メモリセル領域１Ａに形成される部分を導電膜４ａと称し、周辺回路領域１Ｂに形成される部分を導電膜４ｂと称し、周辺回路領域１Ｃに形成される部分を導電膜４ｃと称する。導電膜４ｂは、導電膜４ａと同層に形成され、導電膜４ｃは、導電膜４ａと同層に形成される。導電膜４ａは、メモリセルＭＣ１（後述する図３７参照）の制御ゲート電極ＣＧ（後述する図２６参照）用の導電膜であり、導電膜４ｂは、高耐圧のＭＩＳＦＥＴＱＨ（後述する図３７参照）のゲート電極ＧＥＨ（後述する図２６参照）用の導電膜である。
【０２５２】
図２５に示す例では、導電膜４ｂは、導電膜４ａと一体的に形成され、導電膜４ｃは、導電膜４ａと一体的に形成される。しかし、導電膜４ｂは、導電膜４ａと離れて形成されてもよく、導電膜４ｃは、導電膜４ａと離れて形成されてもよい。
【０２５３】
導電膜４を形成する工程を、図４のステップＳ４において導電膜４を形成する工程と同様にすることができる。また、導電膜４ｂの膜厚ＴＥｂを、導電膜４ａの膜厚ＴＥａと等しくすることができる。
【０２５４】
次に、図２６に示すように、導電膜４をパターニングする（図２３のステップＳ３５）。このステップＳ３５では、例えばフォトリソグラフィおよびエッチングを用いて、導電膜４を、パターニングする。
【０２５５】
図４のステップＳ６の工程と同様に、レジストパターンをエッチングマスクとして用いて、導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、メモリセル領域１Ａで、導電膜４ａからなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧと半導体基板１のｐ型ウェルＰＷ１との間の絶縁膜３ａからなるゲート絶縁膜ＧＩｔが形成される。すなわち、制御ゲート電極ＣＧは、メモリセル領域１Ａで、半導体基板１のｐ型ウェルＰＷ１上に、ゲート絶縁膜ＧＩｔを介して形成される。
【０２５６】
また、周辺回路領域１Ｂで、導電膜４ｂからなるゲート電極ＧＥＨが形成され、ゲート電極ＧＥＨと半導体基板１のｐ型ウェルＰＷ２との間の絶縁膜３ｂからなるゲート絶縁膜ＧＩＨが形成される。一方、周辺回路領域１Ｃでは、導電膜４すなわち導電膜４ｃが残される。
【０２５７】
なお、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われない部分の絶縁膜３ａは、ステップＳ３５のドライエッチングを行うことによって、または、ステップＳ３５のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。そして、メモリセル領域１Ａのうち、制御ゲート電極ＣＧが形成されていない部分では、半導体基板１のｐ型ウェルＰＷ１が露出する。
【０２５８】
また、周辺回路領域１Ｂにおいて、ゲート電極ＧＥＨで覆われない部分の絶縁膜３ｂは、ステップＳ３５のドライエッチングを行うことによって、または、ステップＳ３５のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。そして、周辺回路領域１Ｂのうち、ゲート電極ＧＥＨが形成されていない部分では、半導体基板１のｐ型ウェルＰＷ２が露出する。
【０２５９】
なお、図示は省略するが、ステップＳ３５では、制御ゲート電極ＣＧを形成した後、制御ゲート電極ＣＧをマスクとして、ｐ型ウェルＰＷ１にｎ型の不純物をイオン注入法により導入してもよい。
【０２６０】
前述したように、導電膜４ｂの膜厚ＴＥｂ（図２５参照）が、導電膜４ａの膜厚ＴＥａ（図２５参照）と等しいときは、導電膜４ｂからなるゲート電極ＧＥＨの膜厚ＴＥＨは、導電膜４ａからなる制御ゲート電極ＣＧの膜厚ＴＧと等しい。また、膜厚ＴＩｂを有する絶縁膜３ｂからなるゲート絶縁膜ＧＩＨの膜厚を膜厚ＴＩＨと称する。
【０２６１】
なお、図２６では、導電膜４ａをパターニングするとともに、導電膜４ｂをパターニングし、制御ゲート電極ＣＧを形成するとともに、ゲート電極ＧＥＨを形成する例を示している。しかし、導電膜４ａと導電膜４ｂとを別々にパターニングしてもよく、制御ゲート電極ＣＧとゲート電極ＧＥＨとを別々に形成してもよい。
【０２６２】
次に、図２７に示すように、絶縁膜８および導電膜９を形成する（図２３のステップＳ３６）。
【０２６３】
ステップＳ３６では、まず、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、半導体基板１の主面１ａに、メモリトランジスタＭＴ（後述する図３７参照）のゲート絶縁膜ＧＩｍ（後述する図２９参照）用の絶縁膜８を形成する。絶縁膜８を形成する工程を、図４のステップＳ８における絶縁膜８を形成する工程と同様にすることができる。
【０２６４】
このとき、メモリセル領域１Ａでは、露出した部分の半導体基板１の主面１ａ、および、制御ゲート電極ＣＧの上面および側面に、絶縁膜８が形成され、周辺回路領域１Ｂでは、露出した部分の半導体基板１の主面１ａ、および、ゲート電極ＧＥＨの上面および側面に、絶縁膜８が形成される。さらに、周辺回路領域１Ｃに残された部分の導電膜４すなわち導電膜４ｃの上面および側面に、絶縁膜８が形成される。すなわち、絶縁膜８は、半導体基板１の主面１ａ、制御ゲート電極ＣＧの表面、ゲート電極ＧＥＨの表面、ならびに、周辺回路領域１Ｃに残された部分の導電膜４の表面を覆うように、形成される。
【０２６５】
ステップＳ３６では、次に、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、絶縁膜８上に、導電膜９を形成する。導電膜９を形成する工程を、図４のステップＳ８における導電膜９を形成する工程と同様にすることができる。
【０２６６】
次に、図４のステップＳ９と同様の工程を行って、図２８に示すように、異方性エッチング技術により導電膜９をエッチバックし、メモリゲート電極ＭＧを形成する（図２３のステップＳ３７）。
【０２６７】
これにより、図２８に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両側の側壁のうち、第１の側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる、メモリゲート電極ＭＧが形成される。また、制御ゲート電極ＣＧの両側の側壁のうち、第１の側と反対側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側と反対側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる、スペーサＳＰ１が形成される。
【０２６８】
なお、ゲート電極ＧＥＨの側壁上にも、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９からなる、スペーサＳＰ１が形成される。また、周辺回路領域１Ｃに残された部分の導電膜４すなわち導電膜４ｃの側面上にも、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９により、スペーサＳＰ１が形成される。
【０２６９】
次に、図４のステップＳ１０と同様の工程を行って、図２９に示すように、スペーサＳＰ１および絶縁膜８を除去する（図２３のステップＳ３８）。このとき、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間に残された部分、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に残された部分の絶縁膜８からなるゲート絶縁膜ＧＩｍが形成される。
【０２７０】
次に、図３０に示すように、絶縁膜２１および絶縁膜２２を形成する（図２３のステップＳ３９）。
【０２７１】
ステップＳ３９では、まず、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、半導体基板１の主面１ａに、絶縁膜２１を形成する。絶縁膜２１を形成する工程を、図４のステップＳ１１における絶縁膜２１を形成する工程と同様にすることができる。
【０２７２】
このとき、絶縁膜２１は、メモリセル領域１Ａで、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧ、および、メモリゲート電極ＭＧを覆い、かつ、周辺回路領域１Ｂで、露出した部分の半導体基板１の主面１ａ、および、ゲート電極ＧＥＨを覆うように、形成される。また、絶縁膜２１は、周辺回路領域１Ｃに残された部分の導電膜４すなわち導電膜４ｃを覆うように、形成される。
【０２７３】
ステップＳ３９では、次に、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、絶縁膜２１上に、絶縁膜２２を形成する。絶縁膜２２を形成する工程を、図４のステップＳ１１における絶縁膜２２を形成する工程と同様にすることができる。
【０２７４】
次に、図５のステップＳ１２と同様の工程を行って、図３１に示すように、周辺回路領域１Ｃで、絶縁膜２２、絶縁膜２１および導電膜４を除去する（図２４のステップＳ４０）。
【０２７５】
本実施の形態２でも、実施の形態１と同様に、ステップＳ３９およびステップＳ４０を行って、メモリセル領域１Ａで、絶縁膜２１および絶縁膜２２を残す。これにより、ステップＳ４０よりも後の工程（ステップＳ４１〜ステップＳ４４）で、例えば絶縁膜２３を形成する際などに、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧと隣り合う部分に位置するｐ型ウェルＰＷ１の上層部が酸化されてゲートバーズピークが形成されることを防止または抑制することができる。
【０２７６】
あるいは、ステップＳ４０よりも後の工程（ステップＳ４１〜ステップＳ４４）で、例えば絶縁膜２３を形成する際などに、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの表面が酸化されて例えばゲート長が変動することを防止または抑制することができる。したがって、不揮発性メモリの特性が劣化することを、防止または抑制することができ、不揮発性メモリを備えた半導体装置の性能を向上させることができる。
【０２７７】
また、本実施の形態２では、ステップＳ３９およびステップＳ４０を行って、周辺回路領域１Ｂで、絶縁膜２１および絶縁膜２２を残す。これにより、ステップＳ４０よりも後の工程（ステップＳ４１〜ステップＳ４４）で、例えば絶縁膜２３を形成する際などに、ゲート電極ＧＥＨと隣り合う部分に位置するｐ型ウェルＰＷ２の上層部が酸化されてゲートバーズピークが形成されることを防止または抑制することができる。
【０２７８】
実施の形態１では、図１４に示したように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成した後、ゲート絶縁膜ＧＩＨ用の絶縁膜２３ｂを形成した。また、ゲート絶縁膜ＧＩＨ用の絶縁膜２３ｂの膜厚ＴＩｂは、ゲート絶縁膜ＧＩＬ用の絶縁膜２３ｃの膜厚ＴＩｃよりも厚い。したがって、実施の形態１では、ゲート絶縁膜ＧＩＨ用の絶縁膜２３ｂを形成する際に、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧと隣り合う部分に位置するｐ型ウェルＰＷ１の上層部が酸化されてゲートバーズピークが形成されるおそれがある。あるいは、ゲート絶縁膜ＧＩＨ用の絶縁膜２３ｂを形成する際に、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの表面が酸化されて例えばゲート長が変動するおそれがある。
【０２７９】
一方、本実施の形態２では、ゲート絶縁膜ＧＩＨ用の絶縁膜３ｂを形成した後、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成する。したがって、ゲート絶縁膜ＧＩＨ用の絶縁膜３ｂを形成する際に、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの表面が酸化されて例えばゲート長が変動することを防止または抑制することができる。したがって、不揮発性メモリの特性が劣化することを、防止または抑制することができ、不揮発性メモリを備えた半導体装置の性能を向上させることができる。
【０２８０】
なお、ステップＳ４０における導電膜４ｃを除去する工程については、例えばステップＳ３５の後であって、ステップＳ４０の前の、いずれかの時点で行うこともできる。ただし、導電膜４ｃを、ステップＳ４０で、すなわち後述するステップＳ４１の直前に、除去することにより、ｐ型ウェルＰＷ３（後述する図３１参照）が形成される部分の半導体基板１の主面１ａを保護することができる。
【０２８１】
次に、図３１に示すように、周辺回路領域１Ｃで活性領域ＡＲ３にｐ型ウェルＰＷ３を形成する（図２４のステップＳ４１）。ｐ型ウェルＰＷ３は、ｐ型ウェルＰＷ１およびｐ型ウェルＰＷ２と同様に、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウェルＰＷ３は、半導体基板１の主面１ａから所定の深さにわたって形成される。
【０２８２】
前述したように、好適には、ｐ型ウェルＰＷ３におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ２におけるｐ型の不純物濃度よりも高い。これにより、高耐圧のＭＩＳＦＥＴＱＨ（後述する図３７参照）の駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬ（後述する図３７参照）の駆動電圧よりも高くすることができる。
【０２８３】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、周辺回路領域１Ｃで、半導体基板１の表面、すなわちｐ型ウェルＰＷ３の表面が露出される。
【０２８４】
次に、図３２に示すように、半導体基板１の主面１ａ全面に、絶縁膜２３および導電膜２４を形成する（図２４のステップＳ４２）。
【０２８５】
ステップＳ４２では、まず、図３２に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、半導体基板１の主面１ａに、絶縁膜２３を形成する。絶縁膜２３のうち、メモリセル領域１Ａに形成される部分を絶縁膜２３ａと称し、周辺回路領域１Ｂに形成される部分を絶縁膜２３ｂと称し、周辺回路領域１Ｃに形成される部分を絶縁膜２３ｃと称する。絶縁膜２３ｂは、絶縁膜２３ａと同層に形成され、絶縁膜２３ｃは、絶縁膜２３ａと同層に形成される。絶縁膜２３ｃは、ＭＩＳＦＥＴＱＬ（後述する図３７参照）のゲート絶縁膜ＧＩＬ（後述する図３４参照）用の絶縁膜である。また、絶縁膜２３ｃは、ｐ型ウェルＰＷ３上に形成される。
【０２８６】
図３２に示す例では、絶縁膜２３ｂは、絶縁膜２３ａと一体的に形成され、絶縁膜２３ｃは、絶縁膜２３ａと一体的に形成される。しかし、絶縁膜２３ｂは、絶縁膜２３ａと離れて形成されてもよく、絶縁膜２３ｃは、絶縁膜２３ａと離れて形成されてもよい。
【０２８７】
絶縁膜２３を形成する工程を、図５のステップＳ１４における絶縁膜２３を形成する工程と同様にすることができる。
【０２８８】
前述したように、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴＱＨ（後述する図３７参照）は、高耐圧のＭＩＳＦＥＴであり、周辺回路領域１Ｃに形成されるＭＩＳＦＥＴＱＬ（後述する図３７参照）は、低耐圧のＭＩＳＦＥＴである。そのため、好適には、ゲート絶縁膜ＧＩＬ（後述する図３４参照）用の絶縁膜２３ｃの膜厚ＴＩｃは、ゲート絶縁膜ＧＩＨの膜厚ＴＩＨよりも薄い。
【０２８９】
ステップＳ４２では、次に、図３２に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、絶縁膜２３上に、導電膜２４を形成する。導電膜２４のうち、メモリセル領域１Ａに形成される部分を導電膜２４ａと称し、周辺回路領域１Ｂに形成される部分を導電膜２４ｂと称し、周辺回路領域１Ｃに形成される部分を導電膜２４ｃと称する。導電膜２４ｂは、導電膜２４ａと同層に形成され、導電膜２４ｃは、導電膜２４ａと同層に形成される。導電膜２４ｃは、ＭＩＳＦＥＴＱＬ（後述する図３７参照）のゲート電極ＧＥＬ（後述する図３４参照）用の導電膜である。
【０２９０】
図３２に示す例では、導電膜２４ｂは、導電膜２４ａと一体的に形成され、導電膜２４ｃは、導電膜２４ａと一体的に形成される。しかし、導電膜２４ｂは、導電膜２４ａと離れて形成されてもよく、導電膜２４ｃは、導電膜２４ａと離れて形成されてもよい。
【０２９１】
導電膜２４を形成する工程を、図５のステップＳ１４における導電膜２４を形成する工程と同様にすることができる。
【０２９２】
導電膜２４ｃの膜厚ＴＥｃを、ゲート電極ＧＥＨの膜厚ＴＥＨよりも薄くすることができる。これにより、低耐圧のＭＩＳＦＥＴＱＬ（後述する図３７参照）のゲート長が高耐圧のＭＩＳＦＥＴＱＨ（後述する図３７参照）のゲート長より短い場合でも、ゲート電極ＧＥＬを形状精度よく形成することができる。あるいは、周辺回路領域１Ｃにおいて、隣り合う２つのゲート電極ＧＥＬの間の間隔が比較的狭い場合でも、後述するステップＳ４９において、隣り合う２つのゲート電極ＧＥＬの間を絶縁膜１４を介して層間絶縁膜１５で容易に埋め込むことができる。
【０２９３】
次に、図３３に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｂで、導電膜２４を除去する（図５のステップＳ４３）。
【０２９４】
ステップＳ４３では、まず、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃで、導電膜２４を覆うように、レジスト膜（図示は省略）を形成する。次いで、レジスト膜をパターン露光した後、現像することにより、レジスト膜をパターニングし、メモリセル領域１Ａおよび周辺回路領域１Ｂで、レジスト膜を除去し、周辺回路領域１Ｃで、レジスト膜を残す。これにより、周辺回路領域１Ｃで残された部分のレジスト膜からなるレジストパターンが形成される。
【０２９５】
次いで、レジストパターンをエッチングマスクとして用いて、導電膜２４を例えばドライエッチングなどによりエッチングして除去する。これにより、図３３に示すように、メモリセル領域１Ａに配置された部分の導電膜２４すなわち導電膜２４ａ、および、周辺回路領域１Ｂに配置された部分の導電膜２４すなわち導電膜２４ｂを、除去することができる。なお、メモリセル領域１Ａおよび周辺回路領域１Ｂで、導電膜２４を除去する際に、導電膜２４とともに絶縁膜２３を除去してもよい。
【０２９６】
次に、図３４に示すように、周辺回路領域１Ｃで、導電膜２４をパターニングする（図２４のステップＳ４４）。このステップＳ４４では、例えばフォトリソグラフィおよびエッチングを用いて、周辺回路領域１Ｃに残された部分の導電膜２４すなわち導電膜２４ｃをパターニングする。
【０２９７】
図５のステップＳ１６の工程と同様に、レジストパターンをエッチングマスクとして用いて、導電膜２４ｃを、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、周辺回路領域１Ｃで、導電膜２４ｃからなるゲート電極ＧＥＬが形成され、ゲート電極ＧＥＬと半導体基板１のｐ型ウェルＰＷ３との間の絶縁膜２３ｃからなるゲート絶縁膜ＧＩＬが形成される。すなわち、ゲート電極ＧＥＬは、周辺回路領域１Ｃで、半導体基板１のｐ型ウェルＰＷ３上に、ゲート絶縁膜ＧＩＬを介して形成される。
【０２９８】
一方、メモリセル領域１Ａおよび周辺回路領域１Ｂでは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはレジストパターンで覆われているため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。
【０２９９】
なお、周辺回路領域１Ｃにおいて、ゲート電極ＧＥＬで覆われない部分の絶縁膜２３ｃは、ステップＳ４４のドライエッチングを行うことによって、または、ステップＳ４４のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。
【０３００】
前述したように、絶縁膜２３ｃの膜厚ＴＩｃ（図３２参照）が、ゲート絶縁膜ＧＩＨの膜厚ＴＩＨよりも薄いときは、絶縁膜２３ｃからなるゲート絶縁膜ＧＩＬの膜厚ＴＩＬは、ゲート絶縁膜ＧＩＨの膜厚ＴＩＨよりも薄い。これにより、ゲート絶縁膜ＧＩＨを、高耐圧のＭＩＳＦＥＴＱＨ（後述する図３７参照）のゲート絶縁膜とすることができ、ゲート絶縁膜ＧＩＬを、低耐圧のＭＩＳＦＥＴＱＬ（後述する図３７参照）のゲート絶縁膜とすることができる。
【０３０１】
また、前述したように、導電膜２４ｃの膜厚ＴＥｃ（図３２参照）を、ゲート電極ＧＥＨの膜厚ＴＥＨよりも薄くことができ、導電膜２４ｃの膜厚ＴＥｃを、制御ゲート電極ＣＧの膜厚ＴＧよりも薄くすることができる。したがって、導電膜２４ｃからなるゲート電極ＧＥＬの膜厚ＴＥＬを、ゲート電極ＧＥＨの膜厚ＴＥＨよりも薄くすることができ、導電膜２４ｃからなるゲート電極ＧＥＬの膜厚ＴＥＬを、制御ゲート電極ＣＧの膜厚ＴＧよりも薄くすることができる。
【０３０２】
次に、図３５に示すように、絶縁膜２２および絶縁膜２１を除去する（図２４のステップＳ４５）。
【０３０３】
図５のステップＳ１７の工程と同様に、レジストパターンをエッチングマスクとして用いて、絶縁膜２２および絶縁膜２１を例えばドライエッチングなどによりエッチングして除去する。これにより、図３５に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｂに残された部分の絶縁膜２２、ならびに、メモリセル領域１Ａおよび周辺回路領域１Ｂに残された部分の絶縁膜２１を、完全に除去することができる。
【０３０４】
次に、図５のステップＳ１８と同様の工程を行って、図３６に示すように、ｎ−型半導体領域１１ａ、１１ｂ、１１ｃおよび１１ｄを、イオン注入法などを用いて形成する（図２４のステップＳ４６）。
【０３０５】
本実施の形態２では、ゲート電極ＧＥＨの膜厚ＴＥＨは、ゲート電極ＧＥＬの膜厚ＴＥＬよりも厚い。そのため、ゲート電極ＧＥＨをマスクとして用いてイオン注入する際の注入エネルギーを、ゲート電極ＧＥＬをマスクとして用いてイオン注入する際の注入エネルギーよりも大きくすることができる。したがって、ｎ−型半導体領域１１ｃの下面の深さ位置を、ｎ−型半導体領域１１ｄの下面の深さ位置よりも、容易に深くすることができる。
【０３０６】
次に、図５のステップＳ１９と同様の工程を行って、図３７に示すように、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、および、ゲート電極ＧＥＬの側壁上に、サイドウォールスペーサＳＷを形成する（図２４のステップＳ４７）。
【０３０７】
次に、図５のステップＳ２０と同様の工程を行って、図３７に示すように、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｃおよび１２ｄを、イオン注入法などを用いて形成する（図２４のステップＳ４８）。
【０３０８】
これにより、図３７に示すように、メモリセル領域１Ａで、制御トランジスタＣＴおよびメモリトランジスタＭＴが形成され、制御トランジスタＣＴおよびメモリトランジスタＭＴにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。すなわち、制御ゲート電極ＣＧと、ゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと、ゲート絶縁膜ＧＩｍとにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。
【０３０９】
また、図３７に示すように、周辺回路領域１Ｂで、高耐圧のＭＩＳＦＥＴＱＨが形成され、周辺回路領域１Ｃで、低耐圧のＭＩＳＦＥＴＱＬが形成される。すなわち、ゲート電極ＧＥＨと、ゲート絶縁膜ＧＩＨとにより、高耐圧のＭＩＳＦＥＴＱＨが形成され、ゲート電極ＧＥＬと、ゲート絶縁膜ＧＩＬとにより、低耐圧のＭＩＳＦＥＴＱＬが形成される。
【０３１０】
次に、図５のステップＳ２１と同様の工程を行って、図３８に示すように、金属シリサイド層１３、絶縁膜１４および層間絶縁膜１５を形成する（図２４のステップＳ４９）。
【０３１１】
次に、図５のステップＳ２２と同様の工程を行って、プラグＰＧを形成する（図２４のステップＳ５０）。これにより、図２２に示すように、本実施の形態２の半導体装置が製造される。
【０３１２】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置の製造方法では、実施の形態１と同様に、メモリセル領域１Ａで、半導体基板１の主面１ａ上に、導電膜４ａからなる制御ゲート電極ＣＧを形成する。次いで、制御ゲート電極ＣＧを覆うように、ＯＮＯ膜としての絶縁膜８および導電膜９を形成し、導電膜９をエッチバックすることにより、制御ゲート電極ＣＧの側壁上に絶縁膜８を介して導電膜９を残してメモリゲート電極ＭＧを形成する。次いで、周辺回路領域１Ｃで、半導体基板１の主面１ａにｐ型ウェルＰＷ３を形成し、ｐ型ウェルＰＷ３上に、導電膜２４を形成する。その後、導電膜２４からなるゲート電極ＧＥＬを形成する。これにより、実施の形態１の半導体装置の製造方法と同様の効果を有する。
【０３１３】
また、本実施の形態２では、実施の形態１とは異なり、導電膜４ａからなる制御ゲート電極ＣＧを形成する前に、周辺回路領域１Ｂで、半導体基板１の主面１ａにｐ型ウェルＰＷ２を形成する。また、本実施の形態２では、実施の形態１とは異なり、制御ゲート電極ＣＧを形成する際に、ｐ型ウェルＰＷ２上に、導電膜４ｂからなるゲート電極ＧＥＨを形成する。
【０３１４】
本実施の形態２では、ＯＮＯ膜としての絶縁膜８を形成する際に、既にｐ型ウェルＰＷ２が形成されており、ｐ型ウェルＰＷ２に導入されたｎ型の不純物は、絶縁膜８を形成する際に高温で多少拡散するおそれがある。しかし、ｐ型ウェルＰＷ２に導入されたｎ型の不純物が多少拡散した場合でも、高耐圧のＭＩＳＦＥＴＱＨのゲート長さが低耐圧のＭＩＳＦＥＴＱＬのゲート長よりも長いことなどにより、高耐圧のＭＩＳＦＥＴＱＨの閾値電圧が変動する変動量は、低耐圧のＭＩＳＦＥＴＱＬの閾値電圧が変動する変動量に比べて小さい。すなわち、ＯＮＯ膜としての絶縁膜８を高温で形成することが高耐圧のＭＩＳＦＥＴＱＨの特性に与える影響は、ＯＮＯ膜としての絶縁膜８を高温で形成することが低耐圧のＭＩＳＦＥＴＱＬの特性に与える影響よりも小さい。
【０３１５】
したがって、ＯＮＯ膜としての絶縁膜８を形成する際の高温の影響が小さい高耐圧のＭＩＳＦＥＴＱＨのゲート電極ＧＥＨを、メモリセルＭＣ１の制御ゲート電極ＣＧとともに、絶縁膜８を形成する前に形成することにより、半導体装置の製造工程を簡略化することができる。
【０３１６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０３１７】
１  半導体基板
１ａ  主面
１Ａ  メモリセル領域
１Ｂ、１Ｃ  周辺回路領域
２  素子分離膜
３、３ａ〜３ｃ、５、６、８、１４  絶縁膜
４、４ａ〜４ｃ、９  導電膜
８ａ、８ｃ  酸化シリコン膜
８ｂ  窒化シリコン膜
１１ａ〜１１ｄ  ｎ−型半導体領域
１２ａ〜１２ｄ  ｎ＋型半導体領域
１３  金属シリサイド層
１５  層間絶縁膜
２１〜２３、２３ａ〜２３ｃ  絶縁膜
２４、２４ａ〜２４ｃ  導電膜
ＡＲ１〜ＡＲ３  活性領域
ＣＧ  制御ゲート電極
ＣＮＴ  コンタクトホール
ＣＰ１、ＣＰ２  キャップ絶縁膜
ＣＴ  制御トランジスタ
ＧＥＨ、ＧＥＬ  ゲート電極
ＧＩＨ、ＧＩＬ、ＧＩｍ、ＧＩｔ  ゲート絶縁膜
ＩＲ１〜ＩＲ３  素子分離領域
ＭＣ１  メモリセル
ＭＤ、ＭＳ  半導体領域
ＭＧ  メモリゲート電極
ＭＴ  メモリトランジスタ
ＰＧ  プラグ
ＰＷ１〜ＰＷ３  ｐ型ウェル
ＱＨ、ＱＬ  ＭＩＳＦＥＴ
ＳＰ１  スペーサ
ＳＷ  サイドウォールスペーサ
ＴＥａ、ＴＥｂ、ＴＥｃ、ＴＥＨ、ＴＥＬ、ＴＧ  膜厚
ＴＩｂ、ＴＩｃ、ＴＩＨ，ＴＩＬ  膜厚
Ｖｂ、Ｖｃｇ、Ｖｄ、Ｖｍｇ、Ｖｓ  電圧
【図１】
0006407609.tif 000002
【図２】
0006407609.tif 000003
【図３】
0006407609.tif 000004
【図４】
0006407609.tif 000005
【図５】
0006407609.tif 000006
【図６】
0006407609.tif 000007
【図７】
0006407609.tif 000008
【図８】
0006407609.tif 000009
【図９】
0006407609.tif 000010
【図１０】
0006407609.tif 000011
【図１１】
0006407609.tif 000012
【図１２】
0006407609.tif 000013
【図１３】
0006407609.tif 000014
【図１４】
0006407609.tif 000015
【図１５】
0006407609.tif 000016
【図１６】
0006407609.tif 000017
【図１７】
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【図１８】
0006407609.tif 000019
【図１９】
0006407609.tif 000020
【図２０】
0006407609.tif 000021
【図２１】
0006407609.tif 000022
【図２２】
0006407609.tif 000023
【図２３】
0006407609.tif 000024
【図２４】
0006407609.tif 000025
【図２５】
0006407609.tif 000026
【図２６】
0006407609.tif 000027
【図２７】
0006407609.tif 000028
【図２８】
0006407609.tif 000029
【図２９】
0006407609.tif 000030
【図３０】
0006407609.tif 000031
【図３１】
0006407609.tif 000032
【図３２】
0006407609.tif 000033
【図３３】
0006407609.tif 000034
【図３４】
0006407609.tif 000035
【図３５】
0006407609.tif 000036
【図３６】
0006407609.tif 000037
【図３７】
0006407609.tif 000038
【図３８】
0006407609.tif 000039