(57)【特許請求の範囲】
【請求項１】
不一致誤差の整形によってアナログ領域とデジタル領域との間の変換をするシステム（図６ｂ／図７ａ／図７ｂ／図８／図９／図１２／図１５／図１６／図１８／図１９における６００／７００ａ／７００ｂ／８００／９００／１２００／１５００／１６００／１８００／１９００）であって、
第１のデジタル値に応じて第１のアナログ値を生成し、第２のデジタル値に応じて第２のアナログ値を生成するＤ／Ａ変換器（デジタル／アナログ変換器、６０６／７０６／８０６／９０６／１２０６／１５０６／１６０６ｂ／１９０６）と、
前記Ｄ／Ａ変換器に接続され、前記第１のデジタル値のビットのサブセットにより形成されるデジタル注入値から変換されるアナログの注入値を前記Ｄ／Ａ変換器が生成する第２のアナログ値に注入されるようにする第１の注入回路（６０２／７０２／８０２／９０２／１２０２／１５０２／１６０２／１９０２）と、
前記Ｄ／Ａ変換器に接続され、前記デジタル注入値を前記第２のデジタル値に注入するための、または前記デジタル注入値と前記第２のアナログ値に基づいて得られた関連した値とを結合するための第２の注入回路（６０４／７０４ａ／７０４ｂ／８０４／９０４／１２０４／１５０４／１６０４／１９０４）とを備える、システム。
【請求項２】
入力アナログ値を入力デジタル値に変換するための、第１のＡ／Ｄ変換器（アナログデジタル変換器、７１０）と、
前記第２のアナログ値を前記入力アナログ値から減算し、内部アナログ値を形成するため、前記入力アナログ値と前記Ｄ／Ａ変換器との間に接続された第１の加算ブロック（７３０）と、
前記内部アナログ値を内部デジタル値に変換するため前記第１の加算ブロックに接続された第２のＡ／Ｄ変換器（７２０）と、
前記第１のＡ／Ｄ変換器および前記第２のＡ／Ｄ変換器に接続され、前記第２のデジタル値および前記内部デジタル値を結合するための第２の加算ブロック（７４０／７４０ｂ）とをさらに備える、請求項１に記載のシステム（図７ａ／図７ｂの７００ａ／７００ｂ）。
【請求項３】
前記第２の注入回路は、前記第１のＡ／Ｄ変換器と前記Ｄ／Ａ変換器との間に接続され、変換された前記入力デジタル値と前記デジタル注入値とを結合して前記第２のデジタル値を形成することにより、前記デジタル注入値を前記第２のデジタル値に注入するように調整されている、請求項２に記載のシステム（７００ａ）。
【請求項４】
前記第２のデジタル値は変換された前記入力デジタル値であり、前記第２の注入回路は、前記デジタル注入値と前記内部デジタル値である前記関連した値とを結合するように調整され、前記第２の注入回路は、前記第２の加算ブロックによって実施される、請求項２に記載のシステム（７００ｂ）。
【請求項５】
第１の入力アナログ値（図１０／図１３ａ−図１３ｂのＶｉ’）を受信し、第１のサイクル（１０００’／１３００’）の間、前記第１入力アナログ値から変換された第１出力デジタル値（図１０／図１３ａ−図１３ｂのＤ’／Ｄ’ｏｐ）を出力し、第２の入力アナログ値（Ｖｉ）を受信して、第２サイクル（１０００／１３００）の間、前記第２の入力アナログ値から変換された第２の出力デジタル値（図９／図１２のＤ／Ｄｏｐ）を出力し、
そこにおいて、前記第１のデジタル値のビットのサブセットは、前記第１の出力デジタル値から抽出され、
システムはさらに、レジスタ（９４０／１２４０）と、前記共通ノードおよび前記レジスタに接続されたコンパレータ（９１０／１２１０）とを備え、前記第１の注入回路は、前記レジスタに接続された追加の制御回路（９５０／１２５０）を備え、前記Ｄ／Ａ変換器は、レジスタに接続された周辺回路（９３０／１２３０）と、共通ノード（図９／図１２のｎｚ１／ｎｚ２）に接続された各上部端子と、前記周辺回路に接続された各下部端子とを有する複数のキャパシタ（ｃ［Ｎ］からｃ［０］まで）とを備え、
前記第２サイクルの第１の位相（図１０／図１３ａの１００２ａ／１３０２ａ）の期間、前記追加制御回路は、前記レジスタを前記第１のデジタル値のビットのサブセットを登録するために制御し、前記第１のデジタル値のビットの前記サブセットを反映している電圧に前記キャパシタの前記下部端子を導通するために前記周辺回路を制御し、かつ、前記共通ノードを前記第２の入力アナログ値に導通して、前記アナログ注入値が注入されるようにし、
前記第１の位相の後の前記第２のサイクルの第２の位相（１００２ｂ／１３０２ｂ）の期間、前記周辺回路は、前記キャパシタの前記下部端子をリセット電圧（Ｖ０）に導通して、前記レジスタをリセットし、
前記第２のサイクルの期間（ｐ［ｎ］）の間に、前記コンパレータは、前記共通ノードの電圧を前記レジスタのビットを設定するために、比較する、請求項１に記載のシステム（図９／図１２の９００／１２００）。
【請求項６】
第２のレジスタ（１２９０）と、
前記第２のレジスタに接続されたＤＥＭ（動的要素マッチング）回路（１２８０）と、
前記ＤＥＭ回路に接続された第２の周辺回路（１２７０）と、
前記共通ノードに接続された上部端子と、前記周辺回路に接続された下部端子とを有する複数の第２のキャパシタ（ｃａ［Ｑ］からｃａ［１］まで）とをさらに備え、
前記第１の位相および前記第２のサイクルの前記第２の位相の期間、前記第２の周辺回路は、前記第２のキャパシタの前記下部端子を前記リセット電圧に導通し、
前記第２サイクルの中の第３の位相（１３０４、図１３ｂ）の期間、前記ＤＥＭ回路は、前記第２のキャパシタの数を前記第２のレジスタによって登録されたビットを反映するように選択し、前記第２の周辺回路は、選択された前記第２のキャパシタの前記下部端子を設定電圧に導通する、請求項５に記載のシステム（１２００）。
【請求項７】
前記Ｄ／Ａ変換器（１５０６）は、第１のサイクルの間、前記第１のアナログ値を生成し、第２サイクルの間、前記第２のアナログ値を生成し、前記第１の注入回路（１５０２）は、前記第２サイクルの異なる期間の間に、前記Ｄ／Ａ変換器に前記デジタル注入値および前記第２のデジタル値を順次ロードし、前記アナログ注入値が注入されるようにする、請求項１に記載のシステム（図１５の１５００）。
【請求項８】
入力デジタル値を受信し、前記第２サイクルの期間、アナログの出力値を出力し、前記第２のデジタル値は、前記入力デジタル値の前記ビットの第２のサブセットにより形成され、さらに、
第２のＤ／Ａ変換器（１５２０）と、
前記第２の注入回路と前記第２のＤ／Ａ変換器との間に接続され、前記デジタル入力値のビットの第１のサブセットにより形成される内部デジタル値を受信するために、前記内部デジタル値をバイナリコードから温度計コードに符号化し、それに応じて前記第２のＤ／Ａ変換器を内部アナログ値を合成するために制御するＤＥＭ回路（１５１０）と、
前記内部アナログ値および前記第２のアナログ値を結合して前記出力アナログ値を形成するため前記Ｄ／Ａ変換器と前記第２のＤ／Ａ変換器との間に接続された加算ブロック（１５３０）とを備える、請求項７に記載のシステム。
【請求項９】
前記第１の注入回路（１６０２）に接続され、前記アナログの注入値を変換する第２のＤ／Ａ変換器（１６０６ａ）をさらに有する、請求項１に記載のシステム（図１６／図１８の１６００／１８００）。
【請求項１０】
前記第１の注入回路（１６０２）に接続された第２のＤ／Ａ変換器（１６０６ａ）と、前記Ｄ／Ａ変換器および前記第２のＤ／Ａ変換器に接続された加算ブロック（１６６０）
とをさらに有し、
前記第１の注入回路は、第１のポート（ｐ１）と第２のポート（ｐ２）との間に接続された演算子（ｕ１）を有し、
前記演算子は、第１のサイクル（図１７ａ）の間、前記第２のポートを経て前記デジタル注入値を供給し、前記第２のデジタル値は、前記第１のポートを経て受け取られ、前記第１の注入回路は前記デジタル注入値を前記アナログ注入値に換算するために前記第２のポートを前記第２のＤ／Ａ変換器に接続し、前記第２のデジタル値を前記第２のアナログ値に変換するために前記第１のポートを前記Ｄ／Ａ変換器に接続し、それによって、前記アナログ注入値と前記第２のアナログ値とを結合する前記加算ブロックによって、前記アナログ注入値が前記第２のアナログ値に注入されるようにし、
前記演算子は、第２サイクル（図１７ｂ）の間、前記第２のポートを経て第２のデジタル注入値を供給し、続くデジタル値が前記第１のポートを経て受け取られ、前記第１の注入回路は前記第２のデジタル注入値を第２のアナログ注入値に変換するために、前記第２のポートをＤ／Ａ変換器に接続し、そして、前記次に続くデジタル値を次に続くアナログ値に変換するために、前記第１のポートを前記第２のＤ／Ａ変換器に接続し、それによって、前記第２のアナログ注入値と前記次に続くアナログ値とを結合する前記加算ブロックによって、前記第２のアナログの注入値が前記次に続くアナログ値に注入されるようにし、
前記第２のデジタル注入値は、前記第２のデジタル値のビットのサブセットにより形成される、請求項１に記載のシステム（図１６／図１８の１６００／１８００）。
【請求項１１】
第３のＤ／Ａ変換器（１６２０）と、
前記Ｄ／Ａ変換器、前記第２のＤ／Ａ変換器および前記第３のＤ／Ａ変換器に接続された加算ブロック（１６６０）と、
前記第３のＤ／Ａ変換器に接続され、内部デジタル値を受信し、前記内部デジタル値をバイナリコードから温度計コードに符号化し、それによって内部アナログ値を合成するために前記第３のＤ／Ａ変換器を制御するＤＥＭ回路（１６１０）とをさらに備え、
前記内部デジタル値および前記第２のデジタル値が第３のデジタル値のビットの異なるサブセットによりそれぞれ形成され、前記加算ブロックは、前記アナログの注入値、前記第２のアナログ値および前記内部アナログ値を結合して第３のアナログ値を形成する、請求項９または請求項１０に記載のシステム。
【請求項１２】
入力アナログ値を受信し、前記入力アナログ値から変換された出力デジタル値を出力し、
前記加算ブロックに接続され、前記入力アナログ値と前記第３のアナログ値との違いをフィルターに通してフィルタ処理されたアナログ値を生成するループフィルタ（１６４０）と、
前記フィルタ処理されたアナログ値を前記第３のデジタル値に変換するために、前記ループフィルタと、前記第２の注入回路との間に接続されたＡ／Ｄ変換器（１６５０）とをさらに備え、前記第２の注入回路は前記デジタル注入値と前記第３のデジタル値である前記関連した値とを結合するように調整されて前記出力デジタル値を形成する、請求項１１に記載のシステム（１８００）。
【請求項１３】
前記Ａ／Ｄ変換器は、
前記デジタル注入値および前記第２のデジタル値を結合するための内部注入回路（１８０２）と、
前記内部注入回路の結合結果を変換するための内部Ｄ／Ａ変換器（１８０６）とを備え、
前記内部注入回路および前記第２の注入回路は、前記デジタル注入値を異なる符号で結合する、請求項１２に記載のシステム。
【請求項１４】
前記Ａ／Ｄ変換器は、前記内部デジタル値を変換するための第２の内部Ｄ／Ａ変換器（１８１０）をさらに備える、請求項１３に記載のシステム。
【請求項１５】
入力アナログ値を受信して前記入力アナログ値から変換された出力デジタル値を出力し、前記Ｄ／Ａ変換器に接続された処理ブロック（ＴＦ２）をさらに備え、
前記第２の注入回路は、前記関連した値と、前記出力デジタル値を形成するために前記処理ブロックにより処理される前記デジタル注入値とを結合するように調整され、
前記第２のデジタル値は、前記入力アナログ値を反映し、
前記処理ブロックは、第２の内部値を形成するために、内部値を処理し、
前記関連した値は前記第２の内部値を反映し、前記内部値は前記第２のアナログ値を反映する、請求項１に記載のシステム（図８の８００）。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不一致誤差波形の整形（ＭＥＳ; mismatch error shaping）機能を有する、アナログ領域とデジタル領域との間の変換のためのシステムに関し、より詳しくは、本発明はアナログ領域およびデジタル領域への前の値（previous values）の注入によって、ＭＥＳを実施するシステムに関するものである。
【背景技術】
【０００２】
デジタルおよびアナログ領域間の変換の機能を備える半導体回路システムは、最新の電子装置（例えば、携帯電話、ノートブック／タブレット型コンピュータ、デジタルカメラ／ビデオカメラ、ナビゲーションシステムなど）のために不可欠である。
【０００３】
デジタル入力をアナログ出力に変換するための、Ｄ／Ａ変換器（デジタル／アナログ変換器）は、デジタル入力の値に従って、複数の変換素子（例えば、抵抗器、キャパシタまたは電流源、その他）のサブセットを、アナログ出力を合成するために選択的に起動させる。しかしながら、前記複数の変換素子は、それらの規定値からの偏差（例えば、変化）を含むので、変換の間に不一致誤差を招く。いくつかの種類のＡ／Ｄ変換器（アナログデジタル変換器）も変換素子を採用し、および／またはアナログデジタル変換を実行するために内部Ｄ／Ａ変換器を利用している。従って、不一致誤差を抑制することは、Ｄ／Ａ変換器およびＡ／Ｄ変換器にとって重要である。
【０００４】
（Ｍａ＋Ｍｂ）ビットのデジタル入力Ｄｉをアナログ出力Ｖｏｐに変換する先行技術のＤ／Ａ変換器システム１００を例示する図１を参照する。Ｄ／Ａ変換器システム１００は、デジタル１次変調器１０２（例えば、シグマデルタ変調器）、２つのＤＥＭ（動的要素マッチング）回路１０４ａおよび１０４ｂならびに２つのＤ／Ａ変換器１０６ａおよび１０６ｂを含む。デジタル１次変調器１０２はデジタル入力ＤｉをＭａビットのデジタル信号Ｄａに変調する。デジタル信号Ｄａはデジタル入力Ｄｉおよびデジタル変調器１０２の量子化誤差を含む。Ｄ／Ａ変換器１０６ａは、デジタル信号Ｄａをアナログ信号Ｖａに変換するための複数の均等加重変換素子（図示せず）を含む。デジタル信号Ｄａの変換の間、デジタル信号Ｄａはバイナリコードから温度計（thermometer）コードに符号化される。そして、ＤＥＭ回路１０４ａはデジタル値Ｄａに従って決定される数に応じてＤ／Ａ変換器１０６ａの複数の変換素子を選択し、Ｄ／Ａ変換器１０６ａは選択された変換素子によって、アナログ信号Ｖａを生成する。
【０００５】
一方では、デジタル信号Ｄａは他のデジタル信号Ｄｂを形成するためにデジタル入力Ｄｉを減算する。デジタル信号Ｄｂはデジタル変調器１０２の量子化誤差を反映する。Ｄ／Ａ変換器１０６ｂは、デジタル信号Ｄｂをアナログ信号Ｖｂに変換するための複数の均等加重変換素子（図示せず）を含む。デジタル信号Ｄｂの変換の間、デジタル信号Ｄｂはバイナリコードから温度計コードに符号化される。そして、ＤＥＭ回路１０４ｂはデジタル値Ｄｂに従って決定される数のＤ／Ａ変換器１０６ｂの複数変換素子を選択し、Ｄ／Ａ変換器１０６ｂは選択された変換素子によって、アナログ信号Ｖｂを生成する。アナログ信号Ｖｂは、アナログ出力Ｖｏｐを形成するために、アナログ信号Ｖａから減算される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】R. Adams, K. Nguyen, and K. Sweetland, “A 113-dB SNR oversampling DAC with segmented noise-shaped scrambling,” IEEE J. Solid-State Circuits, vol. 33, no. 12, 1871-1878頁, 1998年12月
【発明の概要】
【発明が解決しようとする課題】
【０００７】
Ｄ／Ａ変換器システム１００には、若干の不利な点がある。デジタル入力Ｄｉを変換するために、Ｄ／Ａ変換器システム１００は、並行してデジタル入力Ｄｉのすべてのビットを同時に受信することを必要とする。従って、このＤ／Ａ変換器システム１００は、例えばＳＡＲ（逐次近似レジスタ）Ａ／Ｄ変換器において利用されるようなビットが連続して続く（bit-by-bit）ビットデジタル／アナログ変換には、適用できない。加えて、Ｄ／Ａ変換器システム１００は、デジタル１次変調器１０２によって生じる遅延を受ける。従って、Ｄ／Ａ変換器システム１００は、高速変換、例えばＣＴ−ＤＳＭ（連続時間デルタシグマ変調器）には適用できない。
【課題を解決するための手段】
【０００８】
本発明は、アナログ領域とデジタル領域との間でＭＥＳを使った変換システム（例えば、図６ｂ、図７ａ、図７ｂ、図８、図９、図１２、図１５、図１６、図１８または図１９の参照番号６００、７００ａ、７００ｂ、８００、９００、１２００、１５００、１６００、１８００または１９００）を提供する。
【０００９】
前記システムは、Ｄ／Ａ変換器（例えば、６０６、７０６、８０６、９０６、１２０６、１５０６、１６０６ａ／１６０６ｂまたは１９０６）、第１の注入回路（例えば、６０２、７０２、８０２、９０２、１２０２、１５０２、１６０２または１９０２）および第２の注入回路（例えば、６０４、７０４／７４０ｂ、８０４、９０４、１２０４、１５０４、１６０４または１９０４）を含んでいてもよい。Ｄ／Ａ変換器は、第１のデジタル値（例えば、図６ｂのＤ’）に応答して第１のアナログ値を生成し、第２のデジタル値（例えば、図６ｂまたは図７ｂのＤ）に応答して第２のアナログ値（例えば、図６ｂまたは図７ｂのＶｏ）を生成する。第１の注入回路は、Ｄ／Ａ変換器に接続され、アナログの注入値（例えば、図６ｂまたは図７ｂのｚ＾（−１）＊ｄ［ｎ］＊ＤＡＣ［ｎ］）が第２のアナログ値に注入（inject）されるようにする。そこにおいて、アナログの注入値は、第１のデジタル値のビットのサブセット（subset）により形成されるデジタル注入値（例えば、図６ｂまたは図７ｂのｚ＾（−１）＊Ｄ［ｎ］）から、変換される。第２の注入回路は、(i) デジタル注入値を、第２のデジタル値（例えば、図６ｂのＤ）に注入するか、または (ii) 前記デジタル注入値と第２のアナログ値に従って得られた関連した値（例えば、図７ｂのＤｆｎ）とを結合するために、Ｄ／Ａ変換器に接続されている。
【００１０】
実施例（例えば、図７ａまたは図７ｂ）において、システム（７００ａまたは７００ｂ）はさらに、第１のＡ／Ｄ変換器（例えば、７１０）、第１の加算ブロック（例えば、７３０）、第２のＡ／Ｄ変換器（例えば、７２０）および第２の加算ブロック（例えば、７４０または７４０ｂ）を含むことができる。第１のＡ／Ｄ変換器は、入力アナログ値（例えば、Ｖｉ）を入力デジタル値（例えば、図７ａまたは図７ｂのＤｉもしくはＤ）に変換する。第１の加算ブロックは、入力アナログ値と、第２のアナログ値（例えば、Ｖｏ）を入力アナログ値から減算して内部アナログ値（例えば、Ｖｆｎ）を形成するためのＤ／Ａ変換器との間に接続されている。第２のＡ／Ｄ変換器は、内部アナログ値を内部デジタル値（例えば、Ｄｆｎ）に変換するための第１の加算ブロックに接続されている。第２の加算ブロックは、第１のＡ／Ｄ変換器、ならびに第２のデジタル値および内部デジタル値を結合するための第２のＡ／Ｄ変換器に接続されている。
【００１１】
実施例（例えば、図７ａ）において、第２の注入回路（例えば、７０４）は、第１のＡ／Ｄ変換器とＤ／Ａ変換器との間に接続されている。第２の注入回路は、変換された前記入力デジタル値と前記デジタル注入値とを結合して前記第２のデジタル値を形成することにより、前記デジタル注入値を前記第２のデジタル値に注入するように調整されている。実施例（例えば、図７ｂ）において、前記第２のデジタル値は変換された前記入力デジタル値であり、第２の注入回路はデジタル注入値と内部デジタル値である関連した値とを結合するように調整される。そして、第２の注入回路は第２の加算ブロック（例えば、７４０ｂ）により行われる。
【００１２】
実施例において（例えば、図９〜図１０または図１２〜図１３ｂ）、システムは、第１入力アナログ値（例えば、図１０または図１３ａ／図１３ｂのＶｉ’）を受信して、第１のサイクル（例えば、１０００’または１３００’）の間、第１入力アナログ値から変換される第１の出力デジタル値（例えば、図１０または図１３ａ／図１３ｂのＤｏ’またはＤｏｐ’）を出力する。また、第２の入力アナログ値（例えば、Ｖｉ）を受信して、第２サイクル（例えば、１０００または１３００）の間、第２の入力アナログ値から変換される第２の出力デジタル値（例えば、図９または図１２のＤまたはＤｏｐ）を出力する。そこにおいて、第１のデジタル値（例えば、図１０または図１３ａのＤ’）のビット（例えば、｛ｄ’［Ｎ−１］，．．．，ｄ’［０］｝）のサブセットは、第１の出力デジタル値から抽出される。
【００１３】
システムはさらに、レジスタ（例えば、９４０または１２４０）を備え、第１の注入回路はレジスタに接続された追加制御回路（例えば、９５０または１２５０）を備える。そして、Ｄ／Ａ変換器はレジスタおよび複数のキャパシタ（例えば、ｃ［Ｎ］からｃ［０］）に接続された周辺回路（例えば、９３０または１２３０）を備える。各キャパシタは共通ノード（例えば、ｎｚ１またはｎｚ２）に接続された上部端子と、周辺回路に連結された下部端子とを有する。第２サイクルの第１相（例えば、１００２ａまたは１３０２ａ）の間、追加制御回路は第１のデジタル値のビットのサブセットを登録するためにレジスタを制御して、キャパシタの下部端子を第１のデジタル値のビットのサブセットを反映している電圧（例えば−ｄ’［ｎ］＊Ｖｒ）にするために周辺回路を制御する。そして、アナログの注入値が注入されるようにするため、共通ノードに第２のアナログ入力値を供給する。第１相の後の第２サイクルの第２相（例えば、１００２ｂまたは１３０２ｂ）の間、周辺回路は、キャパシタの下部端子をリセット電圧（例えば、Ｖ０）にし、レジスタはリセットされる。
【００１４】
システムはさらに、共通ノードおよびレジスタに接続されたコンパレータ（例えば、９１０または１２１０）を含み、そこにおいて、第２サイクルの期間（例えば、図１０または図１３ｂのｐ［ｎ］）の間に、レジスタのビット（例えば、ｂ［ｎ］）をセットするために、コンパレータは、共通ノードにおいて電圧（例えば、Ｖｚ１またはＶｚ２）を比較する。
【００１５】
実施例（例えば、図１２〜図１３ａ／図１３ｂ）において、システムはさらに、第２のレジスタ（例えば、１２９０）、第２のレジスタに接続されたＤＥＭ回路（例えば、１２８０）、ＤＥＭ回路に接続された第２の周辺回路（例えば、１２７０）、および、複数の第２のキャパシタ（例えば、ｃａ［Ｑ］からｃａ［１］）を含む。各第２のキャパシタの上部端子は共通ノードに連結され、下部端子は周辺回路に連結されている。第１相および第２サイクルの第２相の期間、第２の周辺回路は、第２のキャパシタの下部端子をリセット電圧にする。第２サイクルの第３相（例えば、１３０４）の間、ＤＥＭ回路は第２のレジスタにより登録されるビットを反映している数（例えば、図１３ｂのＳ［ｍ］）の第２のキャパシタを選択する。そして、第２の周辺回路は選択された第２のキャパシタの下部端子を設定電圧（例えば、−Ｖｒ）にする。
【００１６】
実施例（例えば、図１５）において、Ｄ／Ａ変換器（例えば、１５０６）は、第１のサイクルの間、第１のアナログ値を生成して、第２サイクルの間、第２のアナログ値（例えば、Ｖｏ）を生成する。第１の注入回路は、アナログの注入値が注入されるように、第２サイクルの異なる期間の間に、Ｄ／Ａ変換器にデジタル注入値（例えば−ｚ＾（−１）＊Ｄ）および第２のデジタル値（例えば、Ｄ）を順次ロードする。
【００１７】
システムは、入力デジタル値（例えば、Ｄｉ）を受け取って、第２サイクルの間、出力アナログ値（例えば、Ｖｏｔ）を出力する。そこにおいて、第２のデジタル値は入力デジタル値のビットの第２のサブセット（例えば、下位（ＬＳＢ）のＮｓビット）により形成される。
【００１８】
システムはさらに、第２のＤ／Ａ変換器（例えば、１５２０）、ＤＥＭ回路（例えば、１５１０）および加算ブロック（例えば、１５３０）を含む。ＤＥＭ回路は、第２の注入回路と第２のＤ／Ａ変換器との間に接続されており、デジタル入力値のビット（例えば、上位（ＭＢＳ）のＭｓビット）の第１のサブセットにより形成される内部デジタル値（例えば、Ｈ）を受信して、バイナリコードから温度計コードに内部デジタル値をデコードして、それに応じて第２のＤ／Ａ変換器を内部アナログ値（例えば、ＶｏＨ）を合成するために制御する。加算ブロック（例えば、１５３０）は、内部アナログ値および第２のアナログ値を結合して出力アナログ値を形成するためにＤ／Ａ変換器と第２のＤ／Ａ変換器との間に接続されている。
【００１９】
実施例（例えば、図１７ａ）においてシステムは、Ｄ／Ａ変換器（例えば、１６０６ｂ）の他に第２のＤ／Ａ変換器（例えば、１６０６ａ）をさらに含む。そこにおいて、アナログの注入値は、第２のＤ／Ａ変換器によって変換される。
【００２０】
実施例において（例えば、図１６〜図１７ｂまたは図１８）、システムは、Ｄ／Ａ変換器（例えば、１６０６ｂ）の他に、第１の注入回路（例えば、１６０２）に接続された第２のＤ／Ａ変換器（例えば、図１６の１６０６ａ）ならびにＤ／Ａ変換器および第２のＤ／Ａ変換器に接続された加算ブロック（例えば、１６６０）をさらに含む。第１の注入回路は、第１のポート（例えば、ｐ１）と第２のポート（例えば、ｐ２）との間に接続された演算子（例えば、ｕ１）を含む。第１のサイクル（例えば、図１７ａ）の間、演算子は、第２のポートを経てデジタル注入値（例えば−Ｄ（ｋ−１））を提供する。第２のデジタル値（例えば、Ｄ（ｋ））は第１のポートを経て受け取られる。第１の注入回路は第２のポートを第２のＤ／Ａ変換器につなぎ、デジタル注入値をアナログの注入値（例えば、ｖａ（ｋ））に変換するとともに、第２のデジタル値を第２のアナログ値（例えば、ｖｂ（ｋ））に変換するために第１のポートをＤ／Ａ変換器につなぐ。このようにしてアナログの注入値と第２のアナログ値を結合する加算ブロックによって、アナログの注入値が第２のアナログ値に出力される。
【００２１】
第２サイクル（例えば、図１７ｂ）の間、演算子は、第２のポートを経て第２のデジタル注入値（例えば−Ｄ（ｋ））を提供し、続くデジタル値（例えば、Ｄ（ｋ＋１））が第１のポートを経て受け取られる。第１の注入回路は第２のポートをＤ／Ａ変換器につなぎ、第２のデジタル注入値を第２のアナログの注入値（例えば、ｖｂ（ｋ＋１））に変換するとともに、第１のポートを第２のＤ／Ａ変換器につなぎ、次のデジタル値を次のアナログ値（例えば、ｖａ（ｋ＋１））に変換し、第２のアナログの注入値が、第２のアナログの注入値および次のアナログ値を加算する加算ブロックによって、次のアナログ値に注入される。そこにおいて、第２のデジタル注入値は、第２のデジタル値のビットのサブセットにより形成される。
【００２２】
実施例（例えば、図１６または図１８）において、システムはさらに、Ｄ／Ａ変換器（例えば、１６０６ｂ）、第２のＤ／Ａ変換器（例えば、１６０６ａ）および第３のＤ／Ａ変換器（例えば、１６２０）に接続された加算ブロック（例えば、１６６０）と、内部デジタル値（例えば、図１６または図１８のＨまたはＤｏＭ）を受信して、バイナリコードから温度計コードに内部デジタル値を符号化して、それに応じて内部アナログ値（例えば、ＶＨ）を合成する第３のＤ／Ａ変換器を制御するために第３のＤ／Ａ変換器に接続されたＤＥＭ回路（例えば、１６１０）と、をさらに含む。
【００２３】
内部デジタル値および第２のデジタル値（例えば、図１６または図１８のＤまたはＤｏＬ）は、第３のデジタル値（例えば、図１６または図１８のＤｓまたはＤｏ）のビットの異なるサブセットによって、それぞれ形成される。そして加算ブロックは、アナログの注入値、第２のアナログ値および内部アナログ値を結合し、第３のアナログ値（例えば、Ｖｏ）を形成する。
【００２４】
デルタシグマ変調器を実行してもよいシステムは、入力アナログ値（例えば、Ｖｉ）を受信し、入力アナログ値から変換された出力デジタル値（例えば、図１６または図１８のＤｏまたはＤｏｐ）を出力するために、ループフィルタ（例えば、１６４０）およびＡ／Ｄ変換器（例えば、１６５０）をさらに含む。ループフィルターは、入力アナログ値と第３のアナログ値との差（例えば、Ｖｄ）をフィルリングするために、加算ブロックに接続されており、フィルタ処理されたアナログ値（例えば、Ｖｆ）を生成する。
【００２５】
実施例（例えば、図１６）において、Ａ／Ｄ変換器は、ループフィルタと、フィルタ処理されたアナログ値を出力デジタル値（例えば、Ｄｏ）に変換するための第２の注入回路（例えば、１６０４）との間に、接続されている。そこにおいて、第２の注入回路（例えば、１６０４）はデジタル注入値および関連した値を、すなわち出力デジタル値を結合するように調整され、第３のデジタル値（例えば、Ｄｓ）を形成する。
【００２６】
実施例（例えば、図１８）において、Ａ／Ｄ変換器は、フィルタ処理されたアナログ値を第３のデジタル値（例えば、Ｄｏ）に変換し、そこにおいて、第２の注入回路（例えば、１８０４）はデジタル注入値および関連した値、すなわち第３のデジタル値を結合するように調整される。そして、出力デジタル値（例えば、Ｄｏｐ）を形成する。
【００２７】
実施例（例えば、図１８）において、Ａ／Ｄ変換器は、デジタル注入値（例えば、ｚ＾（−１）＊ＤｏＬ）および第２のデジタル値（例えば、ＤｏＬ）を結合するための内部注入回路（例えば、１８０２）と、内部注入回路の結合された結果を変換するため内部注入回路に接続された内部Ｄ／Ａ変換器（例えば、１８０６）と、内部デジタル値（例えば、ＤｏＭ）を変換するための第２の内部Ｄ／Ａ変換器（例えば、１８１０）とを含む。内部注入回路および第２の注入回路は、デジタル注入値を異なる記号（例えば、１つのプラスおよび１つのマイナス）で結合する。
【００２８】
実施例（例えば、図１９）において、Ｄ／Ａ変換器は、第１のサイクルの間、第１のデジタル値に応答して第１のアナログ値を生成し、第２サイクルの間、第２のデジタル値に応答して第２のアナログ値を生成する。そこにおいて、第１のサイクルはサイクルの数（例えば、Ｋ；Ｋは１またはそれより大きな数）だけ第２のサイクルより以前にある。
【００２９】
実施例（例えば、図８）において、システム（例えば、８００）は入力アナログ値（例えば、Ｖｉ）を受信し、入力アナログ値から変換された出力デジタル値（例えば、Ｄｏ）を出力する。システムはさらに、Ｄ／Ａ変換器（例えば、８０６）に接続された処理ブロック（例えば、ＴＦ２）を含む。そこにおいて、第２の注入回路は前記関連した値（例えば、Ｄｔｆ２）と出力デジタル値を形成するために処理ブロックにより処理されたデジタル注入値とを結合するように、調整される。処理ブロック（例えば、ＴＦ２）は、第２の内部値（例えば、Ｓｘ２）を形成するように内部値（例えば、Ｓｘ）を処理する。前記関連した値（例えば、Ｄｔｆ２）は第２の内部値を反映し、第２のデジタル値（例えば、Ｄ）は入力アナログ値を反映し、前記内部値は第２のアナログ値（例えば、Ｖｏ）を反映する。
【図面の簡単な説明】
【００３０】
【図１】先行技術のＤ／Ａ変換器システムを例示する図である。
【図２】先行技術のＡ／Ｄ変換器システムを例示する図である。
【図３】図２に示されるシステムの動作を例示する図である。
【図４】アナログおよびデジタル領域の間の変換を例示する図である。
【図５】本発明の一実施例による誤差波形整形を例示する図である。
【図６ａ】不一致誤差のＤ／Ａ変換器を例示する図である。
【図６ｂ】図６ａに示されるＤ／Ａ変換器のＭＥＳのための本発明の一実施例によるシステムを例示する図である。
【図７ａ】本発明の実施例に従ったシステムを例示する図である。
【図７ｂ】本発明の実施例に従ったシステムを例示する図である。
【図８】本発明の一実施例によるシステムを例示する図である。
【図９】本発明の一実施例によるシステムを例示する図である。
【図１０】図９に示されるシステムの動作を例示する図である。
【図１１】図９に示されるシステムのパフォーマンスを例示する図である。
【図１２】本発明の一実施例によるシステムを例示する図である。
【図１３ａ】図１２に示されるシステムの動作を例示する図である。
【図１３ｂ】図１２に示されるシステムの動作を例示する図である。
【図１４ａ】図１２に示されるシステムのパフォーマンスを例示する図である。
【図１４ｂ】図１２に示されるシステムのパフォーマンスを例示する図である。
【図１５】本発明の一実施例によるシステムを例示する図である。
【図１６】本発明の一実施例によるシステムを例示する図である。
【図１７ａ】図１６に示されるシステムの動作を例示する図である。
【図１７ｂ】図１６に示されるシステムの動作を例示する図である。
【図１８】本発明の一実施例によるシステムを例示する図である。
【図１９】本発明の一実施例によるシステムを例示する図である。
【図２０】図１９に示されるシステムの例証されたパフォーマンスを例示する図である。
【発明を実施するための形態】
【００３１】
本発明の各目的、特徴および利点は、添付図面を参照しながら、本発明の実施例の以下の詳細な説明の読み込みに応じて、直ちに明らかになる。しかしながら、本願明細書において、使用される図面は、説明のためにあって、制限するものと考えられてはならない。
【００３２】
図２および図３を参照する。図２はアナログ値Ｖｉをデジタル値Ｄｏに変換するためのＳＡＲ  Ａ／Ｄ変換を実行するシステム２００を例示する。図３はシステム２００の動作を例示する。
【００３３】
システム２００は、コンパレータ２０２、レジスタ２０４、周辺回路２０６ならびにキャパシタＣ［Ｎ］，Ｃ［Ｎ−１］，．．．，Ｃ［１］およびＣ［０］の配列、を含んでいる。周辺回路２０６は、スイッチｓｉ０，複数のスイッチｓ［Ｎ］，ｓ［Ｎ−１］，．．．，ｓ［１］およびｓ［０］、ならびに、複数のバイアス回路ｄｒ［Ｎ］，ｄｒ［Ｎ−１］，．．．，ｄｒ［１］およびｄｒ［０］を含んでいる。スイッチｓｉ０は、アナログ値Ｖｉとノードｎｚ０との間に接続されている。コンパレータ２０２はノードｎｚ０に接続され、ノードｎｚ０における電圧Ｖｚ０が電圧Ｖｃより大きいかどうか比較する。各キャパシタＣ［ｎ］（ｎ＝Ｎ，Ｎ−１，．．．，０）は、ノードｎｚ０に接続された上部端子と、一定のリセット電圧Ｖ０（例えば、接地レベル）またはバイアス回路ｄｒ［ｎ］に選択的に導通されるスイッチｓ［ｎ］に接続された下部端子とを備えている。レジスタ２０４はビットｂ［Ｎ］，ｂ［Ｎ−１］，．．．，ｂ［１］およびｂ［０］を登録し、各ビットｂ［ｎ］は１またはその逆の値になることができる。各バイアス回路ｄｒ［ｎ］は、前記ビットｂ［ｎ］に従って、−ｂ［ｎ］＊Ｖｒとなる電圧を提供する。
【００３４】
図３に示すように、システム２００は、アナログ値Ｖｉをデジタル値Ｄｏに変換するために、サイクル３００を実行する。サイクル３００は、サンプル位相３０２、比較位相３０４および余分な位相３０６（いくつかの設計では、前記余分な位相は不要かもしれない）、を含む。サンプル位相３０２の期間、スイッチｓｉ０はノードｎｚ０にアナログ値を導通し、そして、各スイッチｓ［ｎ］は各キャパシタｃ［ｎ］の下部端子を電圧Ｖ０に設定する。比較位相３０４の期間では、スイッチｓｉ０は、ノードｎｚ０にアナログ値Ｖｉを導通するのを停止する。
【００３５】
比較位相３０４は、複数のビット決定期間ｐｒ［Ｎ］，ｐｒ［Ｎ−１］，．．．，ｐｒ［１］およびｐｒ［０］、を含む。位相３０２の後と期間ｐｒ［Ｎ］との前に、コンパレータ２０２は、ビットｂ［Ｎ］が１かもしくはその逆の値であるかどうか決定するために電圧Ｖｚが電圧Ｖｃより大きいかどうか、比較する。期間ｐｒ［Ｎ］で、スイッチｓ［Ｎ］は、設定電圧−ｂ［Ｎ］＊Ｖｒを提供するためのバイアス回路ｄｒ［Ｎ］に導通する。残りのスイッチｓ［Ｎ−１］からｓ［０］は、電圧Ｖ０に接続されたままである。したがって、ノードｎｚ０の電圧Ｖｚ０はキャパシタＣ［Ｎ］からＣ［０］までの全静電容量をＣｔとすると、値Ｖｉ−ｂ［Ｎ］＊Ｖｒ＊Ｃ［Ｎ］／Ｃｔを反映する。コンパレータ２０２は、電圧Ｖｚ０が電圧Ｖｃより大きいかどうか比較し、ビットｂ［Ｎ−１］が１に等しいかその逆の値かどうか決定する。
【００３６】
一旦ビットｂ［Ｎ−１］が決定されると、システム２００は次の期間ｐｒ［Ｎ−１］へ進む。期間ｐｒ［Ｎ−１］の間、スイッチｓ［Ｎ−１］は、電圧−ｂ［Ｎ−１］＊Ｖｒを提供するためのバイアス回路ｄｒ［Ｎ−１］へ切り替えるが、残りのスイッチｓ［Ｎ−２］からｓ［０］は電圧Ｖ０に接続されたままであるので、電圧Ｖｚ０は値Ｖｉ−Ｖｒ＊（ｂ［Ｎ］＊Ｃ［Ｎ］＋ｂ［Ｎ−１］＊Ｃ［Ｎ−１］）／Ｃｔとなる。コンパレータ２０２は、ビットｂ［Ｎ−２］が１に等しいか逆の値かどうか決定するために、電圧Ｖｚ０が電圧Ｖｃより大きいかどうか、比較する。
【００３７】
図３に示すように期間ｐｒ［Ｎ］，ｐｒ［Ｎ−１］からｐｒ［ｎ＋１］の後の期間ｐｒ［ｎ］に、ビットｂ［Ｎ−１］，ｂ［Ｎ−２］からｂ［ｎ］がそれぞれ続いて決定されたあとスイッチｓ［Ｎ］からｓ［ｎ］はそれぞれバイアス回路ｄｒ［Ｎ］からｄｒ［ｎ］に切り換えられる。バイアス回路ｄｒ［Ｎ］からｄｒ［ｎ］は、ぞれぞれ電圧−ｂ［Ｎ］＊Ｖｒ，．．．，−ｂ［ｎ＋１］＊Ｖｒおよび−ｂ［ｎ］＊Ｖｒを提供する。残りのスイッチｓ［ｎ−１］からｓ［０］は、電圧Ｖ０に導通されたままであるので、電圧Ｖｚ０は値Ｖｉ−Ｖｒ＊（ｂ［Ｎ］＊Ｃ［Ｎ］＋ｂ［Ｎ−１］＊Ｃ［Ｎ−１］＋．．．＋ｂ［ｎ＋１］＊Ｃ［ｎ＋１］＋ｂ［ｎ］＊Ｃ［ｎ］）／Ｃｔを反映する。コンパレータ２０２は、電圧Ｖｚ０が圧Ｖｃより大きいかどうか，比較することにより、ビットｂ［ｎ−１］が１であるかどうか決定する。期間ｐｒ［Ｎ］からｐｒ［０］の後、すべてのビットｂ［Ｎ］からｂ［０］は決定され、予備の位相３０６の間にデジタル値Ｄｏの各ビットとして出力される。
【００３８】
理想的には、Ｃ［Ｎ］からＣ［０］の容量は、バイナリ値で重み付けされている。すなわち、キャパシタＣ［Ｎ］，Ｃ［Ｎ−１］，．．．，Ｃ［ｎ］，．．．，Ｃ［１］およびＣ［０］の各容量の比率が２＾Ｎ：２＾（Ｎ−１）：．．．２＾ｎ：．．．：２＾１：２＾０となっていることが理想的である。例えば、Ｎ＝９を仮定すれば理想的な容量比は、５１２：２５６：１２８：．．．：２：１である。理想的な容量比については、期間ｐｒ［Ｎ］からｐｒ［０］の間、それぞれ決定されたビットｂ［Ｎ］からｂ［０］は、アナログ値Ｖｉを合計ｂ［Ｎ］＊２＾Ｎ＋ｂ［Ｎ−１］＊２＾（Ｎ−１）＋／．．．＋ｂ［ｎ］＊２＾ｎ＋．．．＋ｂ［１］＊２＾１＋ｂ［０］＊２＾０に拡げる。このように、アナログ値Ｖｉは、デジタル値Ｄｏ＝｛ｂ［Ｎ］，ｂ［Ｎ−１］，．．．，ｂ［０］｝に変換される。ここでビットｂ［Ｎ］からｂ［０］は、デジタル値ＤｏのＭＳＢからＬＳＢまでのビットである。
【００３９】
比較位相３０４の期間に、周辺回路２０６およびキャパシタＣ［Ｎ］からＣ［０］はＤ／Ａ変換器２１０として集合的に動く。その理由は、次のことにある。ビットｂ［Ｎ］からｂ［ｎ＋１］は期間ｐｒ［ｎ］の間、電圧Ｖｚ０に変換される。従って、期間ｐｒ［Ｎ］からｐｒ［０］の後、デジタル値Ｄｏは、合計値ｂ［Ｎ］＊ｗ［Ｎ］＋ｂ［Ｎ−１］＊ｗ［Ｎ−１］＋．．．＋ｂ［ｎ］＊ｗ［ｎ］＋．．．＋ｂ［１］＊ｗ［１］＋ｂ［０］＊ｗ［０］として表されることができる。そこにおいて、ｗ［Ｎ］，ｗ［Ｎ−１］，．．．，ｗ［ｎ］，．．．，ｗ［１］およびｗ［０］は、それぞれキャパシタＣ［Ｎ］，Ｃ［Ｎ−１］，．．．，Ｃ［ｎ］，．．．，Ｃ［１］およびＣ［０］の容量に関連した重み付け値である。換言すれば、各アナログ値ｂ［ｎ］＊Ｖｒ＊Ｃ［ｎ］／Ｃｔは、デジタル値ｂ［ｎ］＊ｗ［ｎ］に対応する。理想的なバイナリデジタル化のために、加重ｗ［Ｎ］，．．．，ｗ［ｎ］，．．．，ｗ［０］は、２＾Ｎ，．．．，２＾ｎ，．．．，２＾０に等しい。
【００４０】
キャパシタＣ［Ｎ］からＣ［０］の実際的な容量は、理想的な容量比から逸脱している。従って、不一致（mismatch）誤差が生じる。本発明によって、不一致問題に対処する概念を例示するために、図２のシステム２００を使用した図４を参照する。
【００４１】
図４の左手側は、アナログ値ＤＡＣ［Ｎ］，ＤＡＣ［Ｎ−１］，ＤＡＣ［Ｎ−２］，．．．を順次減算することによって、入力アナログ値Ｖｉを逐次近似していく様子を示している。ここでＤＡＣ［Ｎ］はＤ／Ａ変換器２１０によってビットｂ［ｎ］のために生成されたアナログ値である。入力アナログ値Ｖｉに連続して近いことを表す。例えば、図２のシステム２００で、アナログ値ＤＡＣ［Ｎ］、ＤＡＣ［Ｎ−１］およびＤＡＣ［Ｎ−２］は、Ｖｒ＊ｂ［Ｎ］＊Ｃ［Ｎ］／Ｃｔ、Ｖｒ＊ｂ［Ｎ−１］＊Ｃ［Ｎ］／ＣｔおよびＶｒ＊ｂ［Ｎ−２］＊Ｃ［Ｎ−２］／Ｃｔにそれぞれ等しい。一方で図４の右手側は、図２のシステム２００のｂ［Ｎ−２］＊ｗ［Ｎ−２］、ｂ［Ｎ−１］＊ｗ［Ｎ−１］およびｂ［Ｎ］＊ｗ［Ｎ］にそれぞれ等しいＤ［Ｎ−２］、Ｄ［Ｎ−１］およびＤ［Ｎ］のデジタル値を順次加算することによって、出力デジタル値Ｄｏを逐次作成することを表す。
【００４２】
先行技術が単にデジタル領域のみ、または、アナログ領域のみにおいて不一致問題に対処することを試みている一方、本発明は、対称的に（symmetrically）アナログ領域およびデジタル領域の不一致問題に対処する。例えば、キャパシタＣ［Ｎ−２］がその予想される（理想的な）容量からの偏差を有するとして、デジタル重みｗ［Ｎ−２］が理想的な重み２＾（Ｎ−２）から対称的な偏差を有する場合、アナログ値Ｖｉは誤差のない正しいデジタル値Ｄｏに完全に変換されることができる。換言すれば、本発明によれば、アナログ領域およびデジタル領域の両方に対称的に補償することによって、不一致問題を、対処できる。
【００４３】
本発明の一実施例によれば、時間的フィルタリングを整形不一致誤差に利用する。そうすることにより、整形不一致誤差は所望の信号の帯域から離れて分配できる。本発明の一実施例による不一致誤差の整形を例示している図５を参照する。
【００４４】
図５に示すように、一連の値を換算するときの不一致誤差は誤差シーケンスＥ（ｋ）を形成する。ここでｋは時間インデックスを意味している。シーケンスＥ（ｋ）は所望の信号の帯域の近くの周波数でゆっくり変化していて、それ故、所望の信号（図示せず）を汚染している。しかしながら、シーケンスＥ（ｋ）から遅延されたシーケンスＥ（ｋ−１）を減算することによって、結果として生じるシーケンスＥ（ｋ）−Ｅ（ｋ−１）は、所望の信号の帯域から離れた周波数で、急速に変化する。このようにして、不一致誤差は、高域透過型帯域に形成される。ｚ変換に関して、遅延されたシーケンスは、ｚ＾（−１）＊Ｅ（ｋ）として表されることもできる。したがって、シーケンスＥ（ｋ）−Ｅ（ｋ−１）は、（１−ｚ＾（−１））＊Ｅ（ｋ）として表されることができる。ここで、誤差Ｅ（ｋ）は第１次のハイパスフィルタ（１−ｚ＾（−１））によってフィルタされることを意味する。
【００４５】
図６ａおよび図６ｂを参照する。図６ａは不一致誤差のあるＤ／Ａ変換器６０６を例示する。そして、図６ｂはＤ／Ａ変換器６０６の不一致誤差を整形する本発明によって実施されるシステム６００を例示する。
【００４６】
図６ａにおいて、Ｄ／Ａ変換器６０６は、デジタル値Ｄｉ＝｛ｄｉ［Ｎ］，．．．，ｄｉ［０］｝をアナログ値Ｖｏ１に変換し、そこにおいて、アナログ値Ｖｏ１は、ｄｉ［Ｎ］＊ＤＡＣ［Ｎ］＋．．．＋ｄｉ［ｎ］＊ＤＡＣ［ｎ］＋．．．＋ｄｉ［０］＊ＤＡＣ［０］として表されることができる。ここでＤＡＣ［ｎ］は一部のデジタル値Ｄｉのビットｄｉ［ｎ］のためにＤ／Ａ変換器６０６によって生成されたアナログ値Ｖｏの一部である。ビットＤ［ｎ］を変換する役割を果たすＤ／Ａ変換器６０６の変換素子（図示せず）がその理想値から逸脱すると仮定して、アナログ値ＤＡＣ［ｎ］は誤差Ｅｒｒの分だけ、その理想値ｉｄｅａｌ＿ＤＡＣ［ｎ］から逸脱する。従って、アナログ値Ｖｏ１は、誤差ｄｉ［ｎ］＊Ｅｒｒだけ、その理想値ｉｄｅａｌ＿ＤＡＣ［ｎ］から離れて移動（shift）する。
【００４７】
第１の注入回路６０２（加算ブロックとしてモデル化される）および第２の注入回路６０４を提供して、Ｄ／Ａ変換システム６００をＤ／Ａ変換器６０６に具体化することによって、不一致問題は、図６ｂに示すように本発明により対処することができる。
【００４８】
注入回路６０２および６０４は、Ｄ／Ａ変換器６０６に接続されている。このＤ／Ａ変換器システム６００においては、デジタル値Ｄｉを伴うデジタル値Ｄは、アナログ値Ｖｏに変換される。Ｄ／Ａ変換器６０６がアナログ値Ｖｏを生成するときに、第１の注入回路６０２はアナログ注入値−ｚ＾（−１）＊ｄ［ｎ］＊ＤＡＣ［ｎ］をアナログ値Ｖｏに注入されるようにする。アナログ注入値ｚ＾（−１）＊ｄ［ｎ］＊ＤＡＣ［ｎ］は、アナログ値ＤＡＣ［ｎ］と以前のデジタル値Ｄ’＝｛ｄ’［Ｎ］，．．．，ｄ’［０］｝のビットｄ’［ｎ］との積である。換言すれば、アナログ注入値ｚ＾（−１）＊ｄ［ｎ］＊ＤＡＣ［ｎ］＝ｄ’［ｎ］＊ＤＡＣ［ｎ］は、Ｄ／Ａ変換器６０６によって、デジタル値Ｄ’のデジタル値Ｄ’［ｎ］から変換される。そこにおいて、デジタル値Ｄ’［ｎ］は、デジタル値Ｄ’のビットｄ’［ｎ］によって寄与される。例えば、デジタル値Ｄ’がｄ’［Ｎ］＊２＾Ｎ＋．．．＋ｄ’［ｎ］＊２＾ｎ＋．．．＋ｄ’［０］＊２＾０であれば、デジタル値Ｄ’［ｎ］はｄ’［ｎ］＊２＾ｎに等しい。
【００４９】
図４にて説明した第１の注入回路６０２によるアナログ領域における注入と対称に、第２の注入回路６０４によって例えば、デジタル領域におけるデジタル注入値としてのデジタル値ｚ＾（−１）＊Ｄ［ｎ］を注入してもよい。すなわち、デジタル値Ｄｉおよびｚ＾（−１）＊Ｄ［ｎ］を加算してデジタル値Ｄを生成する。
【００５０】
注入回路６０２、６０４およびＤ／Ａ変換器６０６によって、アナログ値Ｖｏは、誤差（１−ｚ＾（−１））＊ｄ［ｎ］＊Ｅｒｒすなわち（ｄ［ｎ］−ｄ’［ｎ］）＊Ｅｒｒの分だけその理想値Ｖ＿ｉｄｅａｌから逸脱させられる。ＭＥＳのないＤ／Ａ変換器６０６（図６ａ）によって誘導されたオリジナルの誤差ｄ［ｎ］＊Ｅｒｒと比較して、システム６００（図６ｂ）のＭＥＳ下の誤差、（１−ｚ＾（−１））＊ｄ［ｎ］＊Ｅｒｒは、図５で述べたように、所望の信号の帯域から離れた高域透過型帯域にある。
【００５１】
本発明の一実施例に係るシステム７００ａを例示している図７ａを参照する。システム７００ａは、アナログ値Ｖｉを受信して、アナログ値Ｖｉから変換されたデジタル値Ｄｏを出力するサブレンジングＡ／Ｄ変換器システムを実施する。システム７００ａは、粗いＡ／Ｄ変換器としての第１のＡ／Ｄ変換器７１０、微細Ａ／Ｄ変換器としての第２のＡ／Ｄ変換器７２０、２つの加算ブロック７３０および７４０、および、Ｄ／Ａ変換器７０６を含む。Ａ／Ｄ変換器７１０は、アナログ値Ｖｉを粗い量子化ステップ（または解像度）でデジタル値Ｄｉに変換する。デジタル値Ｄをアナログ値Ｖｏに変換するために、Ｄ／Ａ変換器７０６は、Ａ／Ｄ変換器７１０と加算ブロック７３０との間に接続されている。アナログ値Ｖｆｎを形成するためにアナログ値Ｖｏをアナログ値Ｖｉから減算する加算ブロック７３０が、Ｄ／Ａ変換器７０６とＡ／Ｄ変換器７２０との間に接続されている。Ａ／Ｄ変換器７２０は、アナログ値Ｖｆｎを（Ａ／Ｄ変換器７１０の量子化ステップと比べて）より微細な量子化ステップを有するデジタル値Ｄｆｎに変換するために、加算ブロック７３０と７４０との間に接続されている。デジタル値ＤｉおよびＤｆｎを結合してデジタル値Ｄｏを形成するために、加算ブロック７４０が、Ａ／Ｄ変換器７２０およびＡ／Ｄ変換器７３０に接続されている。
【００５２】
システム７００ａは図６と同様にＤ／Ａ変換器７０６がデジタル値Ｄの各ビットｄ［ｎ］ごとに不一致誤差を導くことができるように、第１の注入回路７０２（加算ブロックとしてモデル化される）およびＭＥＳのための第２の注入回路７０４（他の加算ブロックとしてモデル化される）、をさらに含む。Ｄ／Ａ変換器７０６がデジタル値Ｄに応答してアナログ値Ｖｏを生成するときに、第１の注入回路７０２はアナログ注入値−ｚ＾（−１）＊ｄ［ｎ］＊ＤＡＣ［ｎ］＝ｄ’［ｎ］＊ＤＡＣ［ｎ］をアナログ値Ｖｏに注入する。アナログ注入値ｚ＾（−１）＊ｄ［ｎ］＊ＤＡＣ［ｎ］は、Ｄ／Ａ変換器７０６によって、デジタル注入値ｚ＾（−１）＊Ｄ［ｎ］＝Ｄ’［ｎ］から変換される。そこにおいて、ｄ’［ｎ］はＤ／Ａ変換器７０６によって変換された以前のデジタル値Ｄ’＝｛ｄ’［Ｎ］，．．．，ｄ’［０］｝のビットである。そして、デジタル注入値Ｄ’［ｎ］はデジタルｄ’［ｎ］により寄与されるデジタル値Ｄ’の一部である。例えば、デジタル値Ｄ’がｄ’［Ｎ］＊２＾Ｎ＋．．．＋ｄ’［ｎ］＊２＾ｎ＋．．．＋ｄ’［０］＊２＾０に等しいときは、デジタル注入値Ｄ’［ｎ］は、ｄ’［ｎ］＊２＾ｎに等しいだろう。第２の注入回路７０４は、デジタル注入値ｚ＾（−１）＊Ｄ［ｎ］をデジタル値Ｄｉに結合してデジタル値Ｄを形成するために、Ａ／Ｄ変換器７１０とＤ／Ａ変換器７０６との間に接続されている。
【００５３】
図６から分かるように、注入回路７０２および７０４の協調によって、最終的なデジタル値Ｄｏに埋められる不一致誤差は、所望の信号の帯域から離れて形づくられる。例えば、Ｄ／Ａ変換器７０６がデジタル値Ｄのビットｄ［ｎ］を変換する際の不一致誤差がデジタルＤｏを注入回路７０２および７０４の協調なしに誤差ｄ［ｎ］＊ｅｒｒ［ｎ］だけ、その理想値Ｄｏ＿ｉｄｅａｌから逸脱させる場合、誤差ｄ［ｎ］＊ｅｒｒ［ｎ］は、注入回路７０２および７０４の協調によって、（１−ｚ＾（−１））＊ｄ［ｎ］＊ｅｒｒ［ｎ］に整形される。
【００５４】
本発明の一実施例に従って、システム７００ｂを例示する図７ｂを参照する。システム７００ｂは、アナログ値Ｖｉを受信して、アナログ値Ｖｉから変換されるデジタル値Ｄｏを出力する。図７ａに示されるシステム７００ａと同様に、システム７００ｂも、第１のＡ／Ｄ変換器７１０、第２のＡ／Ｄ変換器７２０、加算ブロック７３０、Ｄ／Ａ変換器７０６および第１の注入回路７０２、を含む。しかしながら、第２の注入回路７０４および図７ａのシステム７００ａの加算ブロック７４０は、図７ｂのシステム７００ｂの加算ブロック７４０ｂに集積されている。加算ブロック７４０ｂによって、デジタル注入値ｚ＾（−１）＊Ｄ［ｎ］は、デジタル値ＤおよびＤｆｎの合計に結合され（減算され）、最終的なデジタル値Ｄｏを形成する。このように、システム７００ｂも、ＭＥＳ機能を実現する。
【００５５】
換言すれば、デジタル注入値ｚ＾（−１）＊Ｄ［ｎ］は、図７ａに示すようにＤ／Ａ変換器７０６の入力に注入されるか、または図７ｂに示すように、Ｄ／Ａ変換器７０６の出力アナログ値Ｖｏに従って得られたデジタル信号（例えば、デジタル値Ｄｆｎ）に結合される。
【００５６】
システム７００ａにおいて、デジタル注入値ｚ＾（−１）＊Ｄ［ｎ］は、プラス記号で注入回路７０４に注入されるが、結果として得られるアナログ値Ｖｏデジタル値Ｄｆｎを形成するために、加算ブロック７３０にマイナス記号でアナログ値Ｖｉと結合される。従って、システム７００ｂでは、同じデジタル注入値ｚ＾（−１）＊Ｄ［ｎ］が、マイナス記号で加算ブロック７４０ｂに注入される。
【００５７】
本発明の一実施例によるシステム８００を例示する図８を参照する。システム８００は、アナログ値Ｖｉを受信して、アナログ値Ｖｉから変換されたデジタル値Ｄｏを出力するＡ／Ｄ変換器システムである。システム８００は、加算ブロック８０４およびＡ／Ｄ変換ブロック８１０を含み、Ａ／Ｄ変換ブロック８１０は第１の処理ブロックＴＦ１、Ｄ／Ａ変換器８０６、第２の処理ブロックＴＦ２および加算ブロック８０２を含む。
【００５８】
処理ブロックＴＦ１は、アナログ値Ｖｉを処理して、アナログ値Ｖｔｆ１を生成する。例えば、処理ブロックＴＦ１は、フィルタ、増幅器および／または加算ブロックなど（図示せず）を含むことができる。加算ブロック８０２は、処理ブロックＴＦ１とＴＦ２との間に接続されている。内部デジタル値Ｄ＝｛ｄ［Ｎ］，．．．，ｄ［ｎ］，．．．ｄ［０］｝をアナログ値Ｖｏに変換するため、加算ブロック８０２に、Ｄ／Ａ変換器８０６が接続されている。その一方で、加算ブロック８０２はアナログ値Ｖｔｆ１およびＶｏを結合するだけでなく、アナログ注入値ｚ＾（−１）＊ｄ［ｎ］＊ＤＡＣ［ｎ］をアナログ値Ｖｏに注入するための第１の注入回路としても機能する。デジタル値Ｄはアナログ値Ｖｉに応答してＡ／Ｄ変換器ブロック８１０によって生成される。アナログ注入値ｚ＾（−１）＊ｄ［ｎ］＊ＤＡＣ［ｎ］はＤ／Ａ変換器８０６によって、デジタル注入値ｚ＾（−１）＊Ｄ［ｎ］＝Ｄ’［ｎ］から変換される。そして、デジタル注入値Ｄ’［ｎ］はビットｄ’［ｎ］から寄与される以前のデジタル値Ｄ’＝｛ｄ’［Ｎ］，．．．，ｄ’［ｎ］，．．．，ｄ’［０］｝の一部である。
【００５９】
Ａ／Ｄ変換器ブロック８１０も、アナログ値Ｖｏに従って値Ｓｘを生成する。処理ブロックＴＦ２は値Ｓｘを処理し計算結果Ｓｘ２を形成する。そして、Ａ／Ｄ変換器ブロック８１０は値Ｓｘ２に従ってデジタル値Ｄｔｆ２を生成する。例えば、処理ブロックＴＦ２は、デジタルフィルタ、増幅器および／または加算ブロックなど（図示せず）を含むことができる。
【００６０】
加算ブロック８０４は、Ａ／Ｄ変換器８１０に接続され、デジタル値Ｄｏを形成するためにデジタル値Ｄｔｆ２およびデジタル注入値ｚ＾（−１）＊Ｄ［ｎ］ＴＦ２を結合する第２の注入回路として機能する。デジタル注入値ｚ＾（−１）＊Ｄ［ｎ］ＴＦ２は、処理ブロックＴＦ２によって、または、処理ブロックＴＦ２と同じ伝達関数を有する他の処理ブロック（図示せず）によって、デジタル注入値ｚ＊（−１）＊Ｄ［ｎ］を処理した結果である。アナログ注入値ｚ＾（−１）＊ｄ［ｎ］＊ＤＡＣ［ｎ］およびデジタル注入値ｚ＾（−１）＊Ｄ［ｎ］ＴＦ２の注入は、ＭＥＳ機能をＤ／Ａ変換器８０６のために提供する。その結果、ビットｄ［ｎ］を変換することによって生じた不一致誤差が整形される。例えば、デジタル値ＤｏがＭＥＳのない誤差ｄ［ｎ］＊ｅｒｒ［ｎ］ＴＦ２だけ、その理想値Ｄｏ＿ｉｄｅａｌから逸脱する場合、デジタル値Ｄｏはその代わりにハイパス形の誤差、（１−ｚ＾（−１））＊ｄ［ｎ］＊ｅｒｒ［ｎ］ＴＦ２だけ、理想値Ｄｏ＿ｉｄｅａｌから逸脱する。デジタル注入値は、関心の帯域（例えば、所望の信号のバンド）だけでｚ＾（−１）＊Ｄ［ｎ］ＴＦ２を近似することができる。
【００６１】
本発明の一実施例に係るシステム９００を例示する図９を参照されたい。システム９００は、アナログ値ＶｉをＭＥＳを用いてデジタル値Ｄｏに変換するためのＳＡＲ  Ａ／Ｄ変換器を設けている。システム９００は、コンパレータ９１０、レジスタ９４０、周辺回路９３０、追加制御回路９５０およびキャパシタｃ［Ｎ］，ｃ［Ｎ−１］，．．．，ｃ［１］およびｃ［０］を含むキャパシタアレイ９２０、を含む。
【００６２】
周辺回路９３０は、以下を含むことができる：スイッチｓｉ１，複数のスイッチｓｗ［Ｎ］，ｓｗ［Ｎ−１］，．．．，ｓｗ［１］およびｓｗ［０］、ならびに、複数のバイアス回路ｄａ［Ｎ］，ｄａ［Ｎ−１］，．．．，ｄａ［１］およびｄａ［０］。スイッチｓｉ１は、アナログ値Ｖｉと共通ノードｎｚ１との間に接続されている。コンパレータ９１０はノードｎｚ１に接続され、および、ノードｎｚ１の電圧Ｖｚ１が電圧Ｖｃより大きいかどうか、比較ができる。各キャパシタｃ［ｎ］（ｎ＝Ｎ，Ｎ−１，．．．，０）の上部端子はノードｎｚ１に接続され、下部端子は一定のリセット電圧Ｖ０（例えば、接地レベル）またはバイアス回路ｄａ［ｎ］に選択的に導通されるスイッチｓｗ［ｎ］に接続されている。レジスタ９４０は、ビットｂ［Ｎ］，ｂ［Ｎ−１］，．．．，ｂ［１］およびｂ［０］を登録できる。各バイアス回路ｄａ［ｎ］は、ビットｂ［ｎ］に従って、電圧−ｂ［ｎ］＊Ｖｒを提供する。図９のシステム９００は、片端接地の実施例であるが、差分回路に拡張することもできる。
【００６３】
図９に加えて、システム９００の動作を例示する図１０を参照する。図１０に示すように、システム９００は、アナログ値Ｖｉをデジタル値Ｄに変換するための、サイクル１０００を実行する。サイクル１０００の以前のサイクル１０００’において、システム９００は、以前のアナログ値Ｖｉ’を以前のデジタル値Ｄｏ’＝Ｄ’−Ｄｉｎｊ’に変換している。ここでデジタル値Ｄ’と Ｄｉｎｊ’はそれぞれデジタル値Ｄと Ｄｉｎｊの以前の値であり、Ｄ’＝｛ｄ’［Ｎ］，．．．，ｄ’［ｎ］，．．．，ｄ’［０］｝である。
【００６４】
サイクル１０００は、標本化しおよび注入する（sample-and-inject）位相１００２ａ、リセットする位相１００２ｂ、変換する位相１００４およびオプションの予備の位相１００６、を含む。標本および注入位相１００２ａの期間に、スイッチｓｉ１はノードｎｚ１にアナログ値Ｖｉを導入する。そして、追加の制御回路９５０は、ビットｄ’［Ｎ］からｄ’［０］をビットｂ［Ｎ］からｂ［０］として登録を続けるようにレジスタ９４０を制御し、スイッチｓｗ［Ｎ］からｓｗ［０］の第１のサブセット（例えば、ｓｗ［Ｎ］）がキャパシタｃ［Ｎ］からｃ［０］の第１のサブセット（例えば、ｃ［Ｎ］）の下部端子に電圧Ｖ０を与えるように制御する。また、スイッチｓｗ［Ｎ］からｓｗ［０］の第２のサブセット（例えば、ｓｗ［Ｎ−１］からｓｗ［０］）が、バイアス回路ｄａ［０］の対応する第２のサブセット（例えば、ｄａ［Ｎ−１］からｄａ［０］）をそれぞれ、キャパシタｃ［Ｎ］からｃ［１］の対応する第２のサブセット（例えば、ｃ［Ｎ−１］からｃ［０］）の下部端子に与えるように制御する。これにより、バイアス回路の第２のサブセットに属する各バイアス回路ｄａ［Ｎ］は電圧−ｄ’［ｎ］＊Ｖｒをキャパシタｃ［Ｎ］の下部端子に供給する。
【００６５】
標本および注入位相１００２ａの後、スイッチｓｉ１はノードｎｚ１にアナログ値Ｖｉを供給するのを止め、追加制御回路９５０はリセット位相１００２ｂの期間に電圧Ｖ０をキャパシタｃ［Ｎ］からｃ［０］の下部端子に供給するように周辺回路９３０を制御する。レジスタ９４０のビットｂ［Ｎ］からｂ［０］は不定状態になるようリセットされる。このように、合計値ｄ［Ｎ−１］＊ｃ［Ｎ−１］＊＋ｄ［Ｎ−２］＊ｃ［Ｎ−２］＋．．．＋ｄ［１］＊ｃ［１］＋．．．＋ｄ［０］＊ｃ［０］を反映するアナログ注入値Ｖｉｎｊ（図示せず）は、アナログ値Ｖｉと結合され、結合アナログ値Ｖｃｂ（図示せず）を形成する。結合アナログ値Ｖｃｂは比較位相１００４の期間でデジタル値に変換される。換言すれば、デジタルビットｂ［Ｎ］からｂ［０］をアナログ電圧Ｖｚ１に反映させることによって、キャパシタアレイ９２０および周辺回路９３０が協働して比較位相１００４の期間にＤ／Ａ変換器９０６として機能するので、追加制御回路９５０およびレジスタ９４０は協働して、標本および注入位相１００２ａおよびリセット位相１００２ｂの期間に、アナログ注入値Ｖｉｎｊが電圧Ｖｚ１に注入されるようにする第１の注入回路９０２として機能する。アナログ注入値Ｖｉｎｊは、Ｄ／Ａ変換器９０６によって、前記デジタル注入値Ｄｉｎｊから変換される。デジタル注入値Ｄｉｎｊは、以前のデジタル値Ｄ’のビットの第２のサブセット（例えば、ｄ’［Ｎ−１］からｄ’［０］まで）により形成される。すなわちＤｉｎｊ＝｛ｄ’［Ｎ−１］，．．．，ｄ’［０］｝である。
【００６６】
比較位相１００４の期間に、スイッチｓｉ１は、アナログ値Ｖｉをノードｎｚ１に導通するのを止める。比較位相１００４は、複数のビット決定期間ｐ［Ｎ］、ｐ［Ｎ−１］，．．．，ｐ［１］およびｐ［０］を含む。位相１００２ａの後、期間ｐｒ［Ｎ］の前に、コンパレータ９１０は、ビットｂ［Ｎ］が１かその逆の値であるかどうか決定するために電圧Ｖｚが電圧Ｖｃより大きいかどうか比較する。期間ｐ［Ｎ］の間、スイッチｓｗ［Ｎ］は設定電圧−ｂ［Ｎ］＊Ｖｒを提供するバイアス回路ｄａ［Ｎ］に切り換わる。残りのスイッチｓｗ［Ｎ−１］からｓｗ［０］は電圧Ｖ０に接続されたままであり、ノードｎｚ１の電圧Ｖｚ１は値Ｖｃｂ−ｂ［Ｎ］＊Ｖｒ＊ｃ［Ｎ］／ｃを反映する。ここでｃｔはキャパシタｃ［Ｎ］からｃ［０］の全静電容量を反映している。コンパレータ９１０は、ビットｂ［Ｎ−１］が１かその逆の値であるかどうか決定するために電圧Ｖｚ１が電圧Ｖｃより大きいかどうか比較する。
【００６７】
一旦ビットｂ［Ｎ−１］が決定されると、システム９００は期間ｐ［Ｎ−１］へ進む。期間ｐ［Ｎ−１］の間に、スイッチｓｗ［Ｎ−１］は、電圧−ｂ［Ｎ−１］＊Ｖｒを提供するバイアス回路ｄａ［Ｎ−１］へ切り換わる。残りスイッチｓｗ［Ｎ−２］からｓｗ［０］は電圧Ｖ０に接続されたままである。よって、電圧Ｖｚ１は値Ｖｃｂ−Ｖｒ＊（ｂ［Ｎ］＊ｃ［Ｎ］＋ｂ［Ｎ−１］＊ｃ［Ｎ−１］）／ｃｔを反映する。コンパレータ９１０は、ビットｂ［Ｎ−２］が１であるかどうか判定するために電圧Ｖｚ１が電圧Ｖｃより大きいかどうか比較する。
【００６８】
ビットｂ［Ｎ−１］からｂ［ｎ］が、期間ｐｒ［Ｎ］，ｐｒ［Ｎ−１］，．．．ｐｒ［ｎ＋１］の後の期間ｐ［ｎ］で、それぞれ続いて決定されるので、スイッチｓｗ［Ｎ］からｓｗ［ｎ］は電圧−ｂ［ｎ］＊Ｖｒから−ｂ［ｎ＋１］＊Ｖｒおよび−ｂ［Ｎ］＊Ｖｒを提供するバイアス回路ｄａ［Ｎ］からｄａ［ｎ］へそれぞれ切り換わる。残りのスイッチｓｗ［ｎ−１］からｓｗ［０］は電圧Ｖ０に導通しているままである。電圧Ｖｚ１は値Ｖｃｂ−Ｖｒ＊（ｂ［Ｎ］＊ｃ［Ｎ］＋ｂ［Ｎ−１］＊ｃ［Ｎ−１］＋．．．＋ｂ［ｎ＋１］＊ｃ［ｎ＋１］＋ｂ［ｎ］＊ｃ［ｎ］）／ｃｔを反映する。コンパレータ９１０は、ビットｂ［ｎ−１］が１であるかどうか決定するために電圧Ｖｚ１が電圧Ｖｃより大きいかどうか比較する。期間ｐｒ［Ｎ］からｐｒ［０］の後、すべてのビットｂ［Ｎ］からｂ［０］が決定され、前記デジタル値Ｄ＝｛ｂ［Ｎ］，．．．，ｂ［ｎ］，．．．，ｂ［０］｝を形成する。
【００６９】
キャパシタｃ［Ｎ］からｃ［０］の実際の容量は、理想の容量から逸脱している。しかしながら、レジスタ９４０および追加制御回路９５０は、位相１００２ａおよび１００２ｂの期間にアナログ注入値Ｖｉｎｊをアナログ値Ｖｃｂに注入する第１の注入９０２として、集合的に作動する。対称的に、デジタル領域においては、システム９００は、例えば、デジタル値Ｄをデジタル注入値Ｄｉｎｊに結合してデジタル値Ｄｏを形成するための第２の注入回路９０４（加算ブロックとしてモデル化される）をさらに含むことができる。従って、キャパシタアレイ９２０の不一致は、所望の信号の帯域から離されて形成される。
【００７０】
本発明によれば、各キャパシタｃ［ｎ］の絶対的な容量偏差はキャパシタｃ［Ｎ］からｃ［０］の相対的な容量比の偏差ほど本質的な事項でない。その理由は、次のことにある。本発明のＭＥＳはデジタルおよびアナログの各領域において対照的に（symmetrically）波形整形を実行するからである。例えば、キャパシタアレイが理想的な容量比８：４：２：１を有するキャパシタｃ［３］からｃ［０］を含むとして、実際の容量が７．６、４．３、１．８および０．９ユニットであるとする。本発明によれば、各キャパシタの容量偏差は両アナログ領域およびデジタル領域の対応する偏差を注入することによって、形づくられる。この注入は、残りのキャパシタの偏差を形づくったまま、選択されたキャパシタ（例えば、ｃ［３］）により定義される偏差を除去するように調整できる。それ故、残りのキャパシタｃ［２］からｃ［０］が相対的な容量４．３／７．６、１．８／７．６および０．９／７．６のユニットを有するとみなされるとともに、選択されたキャパシタｃ［３］は１のユニットの標準容量を有するとみなすことができる。したがって、図９および図１０の実施例において、デジタル領域において注入されるデジタル値Ｄｉｎｊは、すべてのビットｄ’［Ｎ］からｄ’［０］によってでなく、以前のデジタル値Ｄ’のビットの第２のサブセット（例えば、ｄ’［Ｎ−１］からｄ’［０］）により形成される。例えば、デジタル値Ｄ’はｄ’［Ｎ］＊２＾Ｎ＋ｄ’［Ｎ−１］＊２＾（Ｎ−１）＋．．．＋ｄ’［０］＊２＾０に等しく、デジタル値Ｄｉｎｊはｄ’［Ｎ−１］＊２＾（Ｎ−１）＋．．．＋ｄ’［０］＊２＾０に等しくなるだろう。
【００７１】
図９および図１０に加えて、先行技術システム２００（図２）と発明のシステム９００（図９）との特性を比較する図１１を参照されたい。図１１は、システム２００（「ＭＥＳなし」と表示）から出力される一連のデジタル値Ｄｏのスペクトラムと、システム９００（「提案されたＭＥＳ」と表示）から出力されるデジタル値Ｄのスペクトラムと、そして、第１次ハイパスフィルタの周波数領域の応答とを示す。
【００７２】
図１１に示すように、ＭＥＳのないスペクトルは、所望の信号の帯域の近くで、明らかなスプリアスを含む。これに反して、提案されたＭＥＳを経たスペクトルは、所望の信号の帯域の近くで、スプリアスをうまく抑制している。提案されたＭＥＳを経たスペクトルはまた、第１次高域通過フィルタリングの予想される改善より大きい改善を示している。例えば、周波数ｆ０で、第１次高域通過フィルタリングの応答は、平坦特性（フィルタリングなし）と比較して、ｅｄ０の改善を示す。周波数ｆ０で、提唱されたＭＥＳを経たスペクトルはＭＥＳのないスペクトルと比較して改良ｅｄ１を示す。そして、改良ｅｄ１は第１次高域通過フィルタリングにより予想される改良ｅｄ０より大きい。アナログ値Ｖｉをデジタル値Ｄに変換するときに、デジタル注入値Ｄｉｎｊを順次ロードし（位相１００２ａおよび１００２ｂの期間；図１０）、およびデジタル値Ｄを順次ロードする（ｐ［Ｎ］からｐ［０］までの期間に）ことによって、第１の注入回路９０２（図９）がアナログ注入値Ｖｉｎｊを注入するので、Ｄ／Ａ変換器９０６への入力はディザ処理される。このように、Ｄ／Ａ変換器９０６の不整合誤差は、第１次高域通過フィルタリングによって整形されるのみならず、Ｄ／Ａ変換器９０６の入力へのディザ処理によってランダム化される。従って、システム９００は、第１次高域通過フィルタリングより良好に性能を達成する。
【００７３】
図１２、図１３ａおよび図１３ｂを参照されたい。図１２は、本発明の一実施例によるシステム１２００を示し、図１３ａおよび図１３ｂは、システム１２００の動作を例示する。
【００７４】
システム１２００はアナログ値Ｖｉをデジタル値Ｄｏｐに変換するためのＳＡＲ  Ａ／Ｄ変換器を備えている。ここにおいて、デジタル値Ｄｏｐは２つのデジタル値ＨおよびＤを結合するとともに、デジタル注入値Ｄｉｎｊをマイナスの符号で結合することにより形成される。デジタル値Ｈは｛ｈ［Ｍ］，．．．，ｈ［ｍ］，．．．，ｈ［０］｝に等しく、そして、デジタル値Ｄは｛ｄ［Ｎ］，．．．，ｄ［ｎ］，．．．，ｄ［０］｝に等しい。
【００７５】
システム１２００は、スイッチｓｉ２、コンパレータ１２１０、２つのレジスタ１２４０および１２９０、２つの周辺回路１２３０および１２７０、追加制御回路１２５０、ＤＥＭ回路１２８０ならびに２つのキャパシタアレイ１２２０および１２６０、を含む。スイッチｓｉ２は、アナログ値Ｖｉと共通ノードｎｚ２との間に接続されている。コンパレータ１２１０はノードｎｚ２に接続され、ノードｎｚ２における電圧Ｖｚ２が電圧Ｖｃより大きいかどうか、比較する。
【００７６】
キャパシタアレイ１２２０は、キャパシタｃ［Ｎ］，．．．，ｃ［ｎ］，．．．，ｃ［０］を含み、各キャパシタｃ［ｎ］（ｎ＝Ｎ，Ｎ−１，．．．０）はノードｎｚ２に接続された上部端子を備えている。下部端子は周辺回路１２３０に接続されている。レジスタ１２４０は、周辺回路１２３０に接続されていて、ビットｂ［Ｎ］からｂ［０］を登録している。周辺回路１２３０は、各キャパシタｃ［ｎ］の下部端子を、レジスタ１２４０のビットｂ［ｎ］に従って、リセット電圧Ｖ０または電圧−ｂ［ｎ］＊Ｖｒに選択的に接続する。追加制御回路１２５０は、レジスタ１２４０および周辺回路１２３０に接続されている。
【００７７】
キャパシタアレイ１２６０は、Ｑ個のキャパシタｃａ［Ｑ］，．．．，ｃａ［ｑ］，．．．，ｃａ［１］を含む。各キャパシタｃａ［ｑ］（ｑ＝Ｑから１）は、ノードｎｚ２に接続された上部端子と周辺回路１２７０に接続された下部端子とを有する。数Ｑは、２＾（Ｍ＋１）−１に等しい。ＤＥＭ回路１２８０は、周辺回路１２７０とレジスタ１２９０との間に接続されている。レジスタ１２９０は、デジタル値Ｈを形成するために、ビットｈ［Ｍ］からｈ［０］を登録している。ＤＥＭ回路１２８０はビットｈ［Ｍ］からｈ［０］を反映する数の疑似乱数シャフリングによって、キャパシタｃａ［Ｑ］からｃａ［１］の数（１、いくつか、または、すべて）を選択する。周辺回路１２７０は選択されたキャパシタの下部端子に電圧−Ｖｒを接続して、残りのキャパシタｃａ［Ｑ］からｃａ［１］に電圧＋Ｖｒを接続する。
【００７８】
理想的には、キャパシタアレイ１２６０のすべてのキャパシタｃａ［Ｑ］からｃａ［１］は、同じ容量を有し、キャパシタｃａ［Ｑ］，．．．，ｃａ［ｑ］，．．．，ｃａ［１］およびｃ［Ｎ］，．．．，ｃ［ｎ］，．．．，ｃ［０］は２＾（Ｎ＋１）：．．．：２＾（Ｎ＋１）：．．．：２＾（Ｎ＋１）：２＾Ｎ：．．．：２＾ｎ：．．．：２＾０の容量を有する。
【００７９】
図１３ａおよび図１３ｂに示すように、システム１２００は、アナログ値Ｖｉをデジタル値Ｄｏｐに変換するために、サイクル１３００を実行する。サイクル１３００の前のサイクル１３００’においてシステム１２００は、以前のアナログ値Ｖｉ’を以前のデジタル値Ｄｏｐ’＝Ｈ’＋Ｄ’−Ｄｉｎｊ’に変換している。ここで、Ｈ’，Ｄ’，Ｄｉｎｊ’はデジタル値Ｈ，Ｄ，Ｄｉｎｊの以前の値であり、Ｄ’は｛ｄ’［Ｎ］，．．．，ｄ’［０］｝に等しい。
【００８０】
サイクル１３００は、標本および注入位相１３０２ａ、リセット位相１３０２ｂ、ＭＳＢ変換位相１３０４、ＬＳＢ変換位相１３０６、ならびに、オプションとしての予備の位相１３０８を含む。標本および注入位相１３０２ａ（図１３ａ）の期間に、スイッチｓｉ２はノードｎｚ２にアナログ値Ｖｉを導出する。追加制御回路１２５０はビットｄ’［Ｎ］からｄ’［０］をビットｂ［Ｎ］からｂ［０］として登録し続けるために、レジスタ１２４０を制御するとともに、電圧−ｄ’［Ｎ］＊Ｖｒから−ｄ’［０］＊Ｖｒにそれぞれのキャパシタｃ［Ｎ］からｃ［０］の下部端子を設定するために、周辺回路１２３０を制御する。標本および注入位相１３０２ａの期間に、周辺回路１２７０は電圧Ｖ０をキャパシタｃａ［Ｑ］からｃａ［１］の下部端子に導通し続ける。レジスタ１２９０のビットｈ［Ｍ］からｈ［０］はリセットされ不定となる。
【００８１】
標本および注入位相１３０２ａの経過後、スイッチｓｉ２は、ノードｎｚ２にアナログ値Ｖｉを導通するのを停止する。リセット位相１３０２ｂの期間に、追加制御回路１２５０はキャパシタｃ［Ｎ］からｃ［０］の下部端子を電圧Ｖ０に設定するための周辺回路１２３０を制御する。そして、レジスタ１２４０のビットｂ［Ｎ］からｂ［０］は不定の状態にリセットされる。このように、位相１３０２ａおよびリセット位相１３０２ｂにおいて、合計値ｄ’［Ｎ］＊ｃ［Ｎ］＊＋．．．＋ｄ’［０］＊ｃ［０］を反映するアナログ注入値Ｖｉｎｊ（図示せず）がアナログ値Ｖｉと結合され複合アナログ値Ｖｃｂ（図示せず）を形成する。複合アナログ値ＶｃｂはＭＳＢ比較位相１３０４およびＬＳＢ比較位相１３０６においてデジタル値に変換される。ＬＳＢ比較位相１００４の期間にアナログ電圧Ｖｚ２にデジタルビットｂ［Ｎ］からｂ［０］を反映することによって、キャパシタアレイ１２２０および周辺回路１２３０はＤ／Ａ変換器１２０６として統合的に作動するので、レジスタ１２４０および追加制御回路１２５０が第１の注入回路１２０２として統合的に作動して、位相１３０２ａおよびリセット位相１３０２ｂの期間、アナログ注入値Ｖｉｎｊを電圧Ｖｚ２に注入する。Ｄ／Ａ変換器１２０６によって、デジタル注入値Ｄｉｎｊ＝Ｄ’がアナログ注入値Ｖｉｎｊに変換される。
【００８２】
標本および注入する位相１３０２ａおよびリセット位相１３０２ｂの後、複数のビット−決定期間ｐａ［Ｍ］，．．．，ｐａ［ｍ］，．．．，ｐａ［０］を含むＭＳＢ比較位相１３０４が始まる。コンパレータ１２１０は、位相１３０２ｂの後、期間ｐａ［Ｍ］の前に、ビットｈ［Ｍ］が１かその逆の値であるかどうか決定するために電圧Ｖｚ２が電圧Ｖｃより大きいかどうか、比較する。期間ｐａ［Ｍ］の間、ＤＥＭ回路１２８０はキャパシタアレイ１２６０のキャパシタｃａ［Ｑ］からｃａ［１］までのキャパシタの数ｈ［Ｍ］＊２＾Ｍを選択する。周辺回路１２７０は選択されたｈ［Ｍ］＊２＾Ｍのキャパシタの下部端子を電圧−Ｖｒに接続して、残りの選択されなかったキャパシタの下部端子を電圧＋Ｖｒに導通し続ける。コンパレータ１２１０はビットｈ［Ｍ−１］が１かその逆の値であるかどうか決定するために、電圧Ｖｚ２が電圧Ｖｃより大きいかどうか、比較する。一方では、周辺回路１２３０は、ＭＳＢ比較位相１３０４の期間に、キャパシタｃ［Ｎ］からｃ［０］の下部端子を電圧Ｖ０に保つ。
【００８３】
期間ｐａ［ｍ］（ｍ＝（Ｍ−１）から１；図１３ｂ参照）の間、ＤＥＭ回路１２８０はキャパシタアレイ１２６０のキャパシタｃａ［Ｑ］からｃａ［１］までのキャパシタの数Ｓ［ｍ］を選択し、周辺回路１２７０は選択されたＳ［ｍ］個のキャパシタの下部端子を電圧−Ｖｒに導通し、残りの未選択のキャパシタ（Ｑ−Ｓ［ｍ］）の下部端子を電圧＋Ｖｒに導通し続ける。そして、コンパレータ１２１０はビットｈ［ｍ−１］が１に等しいかどうか決定するために電圧Ｖｚ２が電圧Ｖｃより大きいかどうか、比較する。数Ｓ［ｍ］は、ｈ［Ｍ］＊２＾Ｍ＋．．．＋ｈ［ｍ＋１］＊２＾（ｍ＋１）＋ｈ［ｍ］＊２＾ｍに等しい。
【００８４】
ＭＳＢ比較位相１３０４の後、ビットｈ［Ｍ］からｈ［０］は、デジタル値Ｄｏｐの最上位のＭ＋１ビットを形成するために決定され、そして、システム１２００は、ＬＳＢ比較位相１３０６へ進む。比較位相１３０６は、複数のビット−決定期間ｐ［Ｎ］，．．．，ｐ［ｎ］，．．．，ｐ［０］を含む。コンパレータ１２１０は、位相１３０４の後、期間ｐ［Ｎ］以前に、ビットｂ［Ｎ］が１かその逆の値であるかどうか決定するために電圧Ｖｚ２が電圧Ｖｃより大きいかどうか、比較する。期間ｐ［Ｎ］の間に、周辺回路１２３０はキャパシタｃ［Ｎ］の下部端子を電圧−ｂ［ｎ］＊Ｖｒに接続して、キャパシタｃ［Ｎ−１］からｃ［０］の下部端子を電圧Ｖ０に接続し続ける。そして、ビットｂ［Ｎ−１］が１に等しいかどうか決定するためにコンパレータ１２１０は電圧Ｖｚ２が電圧Ｖｃより大きいかどうか、比較する。一方では、ＭＳＢ比較位相１３０４の後、周辺回路１２７０は、キャパシタｃａ［Ｑ］からｃａ［１］の数Ｓの下部端子を電圧−Ｖｒに導通する。そして、キャパシタｃａ［Ｑ］からｃａ［１］の残り数（Ｑ−Ｓ）の下部端子を電圧＋Ｖｒにする。ここで数Ｓは、ｈ［Ｍ］＊２＾Ｍ＋．．．＋ｈ［０］＊２＾０に等しい。
【００８５】
期間ｐ［ｎ］（ｎ＝Ｎ−２から１まで）の間に、周辺回路１２３０はキャパシタｃ［Ｎ］からｃ［ｎ］の下部端子を電圧−ｂ［Ｎ］＊Ｖｒから−ｂ［ｎ］＊Ｖｒにそれぞれ導通し、残りのキャパシタｃ［ｎ−１］からｃ［０］の下部端子を電圧Ｖ０に導通する。コンパレータ１２１０は、ビットｄ［ｎ−１］が１に等しいかどうか決定するために電圧Ｖｚ２が電圧Ｖｃより大きいかどうか、比較する。ＬＳＢ比較位相１３０６の後、すべてのビットｂ［Ｎ］からｂ［０］は、前記デジタル値Ｄ＝｛ｂ［Ｎ］，．．．，ｂ［ｎ］，．．．，ｂ［０］｝を形成するように決定される。
【００８６】
システム１２００は、例えば、デジタル値Ｄをデジタル注入値Ｄｉｎｊ＝Ｄ’と結合し、その結合した結果にさらにデジタル値Ｈを結合してデジタル値Ｄｏｐを形成するための第２の注入回路１２０４（加算ブロックとしてモデル化される）をさらに含むことができる。従って、注入回路１２０２および１２０４の協調によって、キャパシタアレイ１２２０の不一致は、所望の信号の帯域から離れたところで形づくられる。一方では、キャパシタアレイ１２６０の不一致はそれらの不一致を整形するためのキャパシタｃａ［Ｑ］からｃａ［１］の使用をまぜる（shuffle usages）ＤＥＭ回路１２８０の動作によって、形づくられる。
【００８７】
ＤＥＭは不一致整形の技術でもあるが、本発明によるデジタルおよびアナログ領域の対称的な注入によるＭＥＳがより優れていることが証明される。ＤＥＭとＭＥＳを比較する図１４ａおよび図１４ｂを参照されたい。
【００８８】
図１４ａは１２ビットのデジタル値を変換する３ビットＤＷＡ（ＤＥＭ一種である、データ加重平均）、４ビットＤＷＡ、５ビットＤＷＡ、６ビットＤＷＡならびに３ビットＤＷＡにＭＥＳを加えたものを含む異なる複数の技術により達成される計数値対ＳＦＤＲ（Spur-free dynamic range）を示すグラフである。３ビットＤＷＡの技術は、残り９ビットの不一致誤差については処理しないまま、不一致誤差を最上位３ビットについて整形するためにＤＷＡを適用する。同様に、６ビットＤＷＡの技術は、残りの６ビットの不一致誤差については扱わないまま、最上位６ビットの不一致誤差を整形するためのＤＷＡを適用する。一方で、３ビットＤＷＡにＭＥＳを加えた技術は、最上位３ビットのためにＤＷＡを適用して、最下位の９ビットにＭＥＳを適用する。この技術は、数Ｍ＝２、Ｑ＝７、Ｎ＝８とした図１２のシステム１２００により実施することができる。図１４ａに示すように、３ビットＤＷＡにＭＥＳを加えた技術は、ＤＷＡのみを採用している他の技術、６ビットＤＷＡの技術より良好なＳＦＤＲを提供している。ＤＷＡのビット数が線形に増加するにつれてＤＷＡを実施するためのレイアウト領域は指数関数的に増加することに注意されたい。例えば、３ビットＤＷＡ、４ビットＤＷＡ、５ビットＤＷＡおよび６ビットＤＷＡを実施するためのレイアウト領域は、ほぼ１：２：４：８になる。より大きなレイアウト領域により、より大きな電力消費が生じる。これに反して、ＭＥＳを実現するためのレイアウト領域および電力消費は、比較的低い。それ故、いくつかの最上位ビットのためのＤＷＡおよび残りのビットのためのＭＥＳを組み合わせて採用することによって、電力消費およびレイアウト領域を犠牲にせずに、優れたパフォーマンスを実現することが可能である。
【００８９】
図１４ｂは、８ビットＤＷＡおよびＭＥＳを追加した３ビットＤＷＡの２つの異なる技術により提供される、入力レベルに対するＳＦＤＲのグラフを示す。８ビットＤＷＡの技術は、最上位の８ビットに対してＤＷＡを適用している。図１４ｂも、前記２つの技術により提供される、入力レベルに対する、ＳＮＤＲ（信号対ノイズおよび歪曲比）のグラフを示す。
【００９０】
図１４ｂに示すように、３ビットＤＷＡにＭＥＳを加えた技術は、８ビットＤＷＡのみを採用している技術より良好な特性を得ている。８ビットＤＷＡのためのレイアウト領域が３ビットＤＷＡのためのそれのほぼ３２倍であることに注意されたい。ＭＥＳだけを採用しているシステム９００（図９）と比較して、ＤＥＭ（例えば、ＤＷＡ）およびＭＥＳをともに採用しているシステム１２００（図１２）は、ダイナミックレンジに関して有利である。
【００９１】
本発明の一実施例に係るシステム１５００を例示している図１５を参照されたい。システム１５００は、デジタル値Ｄｉを受信して、デジタル値Ｄｉから変換されたアナログ値Ｖｏｔを出力するためのサイクル（図示せず）を実施する。システム１５００は、ＤＥＭ回路１５１０、ＭＳＢ  Ｄ／Ａ変換器としての第１のＤ／Ａ変換器１５２０、加算ブロック１５３０、第１の注入回路１５０２、ＬＳＢ  Ｄ／Ａ変換器としての第２のＤ／Ａ変換器１５０６、そして、加算ブロックとしてモデル化される第２の注入回路１５０４、を含む。ＤＥＭ回路１５１０は、第２の注入回路１５０４とＤ／Ａ変換器１５２０との間に接続されている。サイクルの間、ＤＥＭ回路１５１０は、デジタル値Ｄｓの最上位のＭｓビットにより作られるデジタル値Ｈを受信して、バイナリコードから温度計コード（thermometer code）にデジタル値Ｈを符号化して、それを用いて、デジタル値Ｈから変換されるアナログ値ＶｏＨを合成するためにＤ／Ａ変換器１５２０を制御する。
【００９２】
一方では、第１の注入回路１５０２は、第２の注入回路１５０４とＤ／Ａ変換器１５０６との間に接続されている。デジタル値Ｄｉを変換するためのサイクルの間、第１の注入回路１５０２は、順次デジタル注入値ｚ＾（−１）＊Ｄにマイナス記号をつけてロードし、デジタル値Ｄｓの最下位のＮｓビットにより形成されるデジタル値Ｄをサイクルの各異なる期間にそれぞれＤ／Ａ変換器１５０６にロードする。したがって、アナログ注入値Ｖｉｎｊ（図示せず）が、Ｄ／Ａ変換器１５０６によって複合されたデジタル値（１−ｚ＾（−１））＊Ｄから変換されたアナログ値Ｖｏに注入される。そこにおいて、アナログ注入値Ｖｉｎｊは、デジタル注入値ｚ＾（−１）＊Ｄから変換される。
【００９３】
第１の注入回路１５０２と対称に、第２の注入回路１５０４は、デジタル値Ｄｓを形成するために、デジタル注入値−ｚ＾（−１）＊Ｄをデジタル値Ｄｉに結合する。デジタル注入値ｚ＾（−１）＊Ｄは、以前のサイクルで第２の注入回路１５０４により形成されたデジタル値Ｄｓ’（図示せず）の最下位のＮｓビットによって形成される。加算ブロック１５３０は、Ｄ／Ａ変換器１５２０およびＤ／Ａ変換器１５０６に、アナログ値ＶｏＨおよびＶｏを加算してアナログ値Ｖｏｔを形成するために接続されている。
【００９４】
Ｄ／Ａ変換器１５０６は第１の注入回路１５０２から順次ロードされるデジタル注入値−ｚ＾（−１）＊Ｄおよびデジタル値Ｄを蓄積し結合するためのキャパシタおよび／またはレジスタを含むことができる。図１２のシステム１２００のＤ／Ａ変換器１２０６は、Ｄ／Ａ変換器１５０６の実施例であり、キャパシタアレイ１２６０および周辺回路１２７０によって実施されるＤ／Ａ変換器はＤ／Ａ変換器１５２０の実施例である。システム１２００と同様に、システム１５００は、疑似乱数シャフリングのＤＥＭ（例えば、ＤＷＡ）および対称注入のＭＥＳの組み合わせを採用している。
【００９５】
本発明の一実施例に係るシステム１６００を例示している図１６を参照する。例えば、
システム１６００は、アナログ値Ｖｉをデジタル値Ｄｏに変換するためのＣＴ−ＤＳＭを実施するために、採用される。システム１６００は、Ｄ／Ａ変換器ブロック１６６５、加算ブロック１６３０、ループフィルタ１６４０（例えば、ローパスフィルタ）、Ａ／Ｄ変換器１６５０および加算ブロックとしてモデル化される第２の注入回路１６０４、を含む。Ｄ／Ａ変換器ブロック１６６５は、ＤＥＭ回路１６１０、第１の注入回路１６０２、加算ブロック１６６０ならびにそれぞれ１つのＭＳＢ  Ｄ／Ａ変換器および２つのＬＳＢ  Ｄ／Ａ変換器として機能する３つのＤ／Ａ変換器１６２０、１６０６ａおよび１６０６ｂを含む。加算ブロック１６３０は、アナログ値Ｖｄを形成するために、アナログ値Ｖｏをアナログ値Ｖｉから減算する。ループフィルタ１６４０は、アナログ値Ｖｄを濾過して、アナログ値Ｖｆを生成するために、加算ブロック１６３０とＡ／Ｄ変換器１６５０との間に接続されている。Ａ／Ｄ変換器１６５０は、アナログ値Ｖｆをデジタル値Ｄｏに変換するために、ループフィルタ１６４０と第２の注入回路１６０４との間に接続されている。第２の注入回路１６０４は、デジタル値Ｄｓを形成するためにデジタル注入値ｚ＾（−１）＊Ｄをデジタル値Ｄｏに結合するために、Ａ／Ｄ変換器１６５０とＤ／Ａ変換器ブロック１６６５との間に接続されている。Ｄ／Ａ変換器ブロック１６６５は、デジタル値Ｄｓをアナログ値Ｖｏに変換するために、加算ブロック１６３０と第２の注入回路１６０４との間に接続されている。
【００９６】
デジタル値Ｄｓを変換するときは、デジタル値Ｄｓはデジタル値Ｄｓの最上位のＭｓビットにより形成されるデジタル値Ｈと、デジタル値Ｄｓの最下位のＮｓビットによって形成されるデジタル値Ｄとに分割される。ＤＥＭ回路１６１０は、バイナリコードから温度計コードにデジタル値Ｈを符号化し、それに応じて、デジタル値Ｈから変換されたアナログ値ＶＨを合成するためにＤ／Ａ変換器１６２０を制御する。Ｄ／Ａ変換器１６２０の不一致誤差は、ＤＥＭによって形成される。一方で、第１の注入回路１６０２は、２つのポートｐ１とｐ２との間に接続された演算子ｕ１（例えば、遅延ユニット）を含む。第１の注入回路１６０２はＤ／Ａ変換器１６０６ａおよび１６０６ｂに、ポートｐ１およびポートｐ２を交替してつなぐ。Ｄ／Ａ変換器１６０６ａおよび１６０６ｂはそれぞれ送られてきたデジタル値を変換することによりアナログ値ｖａおよびｖｂを生成する。第１の注入回路１６０２によって、加算ブロック１６６０は、アナログ値Ｖｏを形成するために、アナログ値ＶＨ、ｖａおよびｖｂを結合する。
【００９７】
図１６に加えて、一連のデジタル値Ｄの１つが各サイクルごとに変換される、異なるサイクルでの第１の注入回路１６０２の動作を示す図１７ａおよび図１７ｂを参照する。より良好な理解のために、異なるサイクルの各デジタル値Ｄを、Ｄ（ｋ−１）、Ｄ（ｋ）およびＤ（ｋ＋１）と表示する。
【００９８】
図１７ａに示すように、ｋ番目のサイクルのデジタル値Ｄ（ｋ）に応答して、演算子ｕ１はポートｐ２を介してデジタル注入値−ｚ＾（−１）＊Ｄ（ｋ）＝−Ｄ（ｋ−１）を提供し、デジタル値Ｄ（ｋ）は、ポートｐ１を介して受け取られる。第１の注入回路１６０２は、デジタル注入値−Ｄ（ｋ−１）をアナログ注入値としてのアナログ値ｖａ（ｋ）に変換するために、ポートｐ２をＤ／Ａ変換器１６０６ａに接続する。ＶＡアナログの注入値として（ｋ）、そして、並行してポートｐｌを、デジタル値Ｄ（ｋ）をアナログ値ｖｂ（ｋ）に変換するために、Ｄ／Ａ変換器１６０６ｂに接続する。アナログ注入値ｖａ（ｋ）とアナログ値ｖｂ（ｋ）とを結合する加算ブロック１６６０によって、アナログの注入値ｖａ（ｋ）がアナログ値ｖｂ（ｋ）に注入される。対称的に、第２の注入回路１６０４は、ＭＥＳを達成するために、デジタル領域でデジタル注入値Ｄ（ｋ−１）を注入する。
【００９９】
図１７ｂに示すように、（ｋ＋１）番目のサイクルで次のデジタル値Ｄ（ｋ＋１）に応答して、演算子ｕ１はポートｐ２を介してデジタル注入値−ｚ＾（−１）＊Ｄ（ｋ＋１）＝−Ｄ（ｋ）を提供し、デジタル値Ｄ（ｋ＋１）は、ポートｐ１を介して受け取られる。第１の注入回路１６０２は、デジタル注入値−Ｄ（ｋ）をアナログの注入値としてのアナログ値ｖｂ（ｋ＋１）に変換するために、ポートｐ２をＤ／Ａ変換器１６０６ｂに接続し、同時にデジタル値Ｄ（ｋ＋１）をアナログ値に変換するためにポートｐｌをＤ／Ａ変換器１６０６ａに接続する。それによって、アナログ注入値ｖｂ（ｋ＋１）とアナログ値ｖａ（ｋ＋１）を結合する加算ブロック１６６０においてアナログ注入値ｖｂ（ｋ＋１）がアナログ値ｖａ（ｋ＋１）に注入されるようにする。対称的に、第２の注入回路１６０４は、ＭＥＳを達成するために、デジタル領域でデジタル注入値Ｄ（ｋ）を注入する。ＭＥＳが各サイクルでＤ／Ａ変換器１６０６ａと１６０６ｂとの間で実施されるだけでなく、Ｄ／Ａ変換器１６０６ａおよび１６０６ｂの各々のための別のサイクルでも実施されることに注意されたい。
【０１００】
図１７ａおよび図１７ｂによって説明されるように、各サイクルで、アナログ値ｖａおよびｖｂのうち一つは、アナログ値Ｖｏに注入されるべき、デジタル注入値−ｚ＾（−１）＊Ｄからから変換されたアナログの注入値である。その理由は、以下の通りである。図１５に示されるＤ／Ａ変換器１５０６と異なり、アナログ値ｖａおよびｖｂは同時に生成され、各Ｄ／Ａ変換器１６０６ａおよび１６０６ｂは、デジタル値Ｄに結合されるデジタル注入値−ｚ＾（−１）＊Ｄを格納する必要がないからである。従って、Ｄ／Ａ変換器１６０６ａおよび１６０６ｂは、ＮＲＺ（non-return to zero）電流Ｄ／Ａ変換器により実施することができる。
【０１０１】
アナログ値Ｖｉを受信して、アナログ値Ｖｉｎから変換されたデジタル値Ｄｏｐを出力する本発明の一実施例に係るシステム１８００を示す図１８を参照する。システム１８００は、システム１６００（図１６）から変更されて、アナログ値Ｖｄを生成するためにアナログ値Ｖｏをアナログ値Ｖｉから減算する加算ブロック１６３０、アナログＶｆを生成するためのループフィルタ１６４０、アナログ値Ｖｆをデジタル値Ｄｏに変換するためのＡ／Ｄ変換器１６５０およびデジタル値Ｄｏをアナログ値Ｖｏに変換するためのＤ／Ａ変換器ブロック１６６５を含む。Ｎｓ＋Ｍｓビットのデジタル値Ｄｏは２つのデジタル値ＤｏＭおよびＤｏＬに分割される。ＤｏＭとＤｏＬは、デジタル値Ｄｏの最上位のＭｓビットおよび最下位のＮｓビットによって、それぞれ形成されている。
【０１０２】
システム１８００において、Ａ／Ｄ変換器１６５０は、ＬＳＢ  Ｄ／Ａ変換器としてのＤ／Ａ変換器１８０６、ＭＳＢ  Ｄ／Ａ変換器としてのＤ／Ａ変換器１８１０、Ｄ／Ａ変換器１８１０に接続されたＤＥＭ回路１８１２、および第１の注入回路１８０２、を含む。例えば、Ａ／Ｄ変換器１６５０は、図１２に示されるシステム１２００によって実施されることができる。すなわちＤ／Ａ変換器１８０６は、デジタル値ＤｏＬを決定するためＤ／Ａ変換器１２０６により実施され、ＤＥＭ回路１８１２は、ＤＥＭ回路１２８０により実施される。Ｄ／Ａ変換器１８１０は、キャパシタアレイ１２６０とＤＥＭによりデジタル値ＤｏＭを決定するための周辺回路１２７０との協働によって、実施される。第１の注入回路１８０２は、第１の注入回路１２０２により実施される。ＤＥＭ回路１８１２は、デジタル値ＤｏＭから変換されるアナログ値（図示せず）を合成するために、Ｄ／Ａ変換器１８１０を制御する。第１の注入回路１８０２は、デジタル注入値ｚ＾（−１）＊ＤｏＬをデジタル値ＤｏＬとともにＤ／Ａ変換器１８０６にロードすることによって、アナログ領域において、アナログ値Ｖｉｎｊ（図示せず）が注入されるようにする。第１の注入回路１８０２と対称に、システム１８００は、デジタル注入値ｚ＾（−１）＊ＤｏＬをデジタル値Ｄに結合してデジタル値Ｄｏｐを形成するための第２の注入回路１８０４、をさらに含む。換言すれば、Ｄ／Ａ変換器ブロック１６６５の不一致誤差がＤＥＭおよびＭＥＳの協調によって、整形されることが可能であると共に、Ａ／Ｄ変換器１６５０の不一致誤差はシステム１８００におけるＤＥＭおよびＭＥＳの協調によって、整形されることができる。注入回路１８０２および１８０４の協調も、注入回路１６０４の機能として具体化される。
【０１０３】
本発明の一実施例に係るシステム１９００を示す図１９を参照する。システム１９００は、デジタル値Ｄｉを受信して、デジタル値Ｄｉから変換されるアナログ値Ｖｏを出力する。図６ａに示されるシステム６００と同様に、システム１９００は、第１の注入回路１９０２、第２の注入回路１９０４およびＤ／Ａ変換器１９０６、を含む。Ｄ／Ａ変換器１９０６がアナログ値Ｖｏを生成するときに、第１の注入回路１９０２はアナログの注入値がアナログ値Ｖｏに注入されるようにする。そして、第２の注入回路１９０４はデジタル注入値をデジタル値Ｄｉと結合してデジタル値Ｄを形成する。しかしながら、システム１９００では、アナログの注入値およびＭＥＳのために注入されるデジタル注入値は、変更されている。
【０１０４】
図１９に示すように、デジタル値Ｄのビットｄ［ｎ］を変換することによる不一致誤差の整形のために、第２の注入回路１９０４により注入されるデジタル注入値は、ビットｄ［ｎ］によって形成されるＤ［ｎ］を用いて±ｚ＾（−Ｋ）＊Ｄ［ｎ］として一般化できる。そして、第１の注入回路１９０２により注入されるアナログの注入値は、Ｄ［ｎ］から変換されたＤＡＣ［ｎ］を用いて±ｚ＾（−Ｋ）＊ｄ［ｎ］＊ＤＡＣ［ｎ］として一般化できる。ここで、Ｋは、１に限られていない整数である。換言すれば、「１サイクルを遅延させる」ための演算子ｚ＾（−１）は、「Ｋサイクルを遅延させる」ための演算子ｚ＾（−Ｋ）または−ｚ＾（−Ｋ）に置き換えられることができる。
【０１０５】
演算子±ｚ＾（−Ｋ）を有するＭＥＳによって、ビットｄ［ｎ］を変換するためのもとの不一致誤差ｄ［ｎ］＊Ｅｒｒは、（１±ｚ＾（−Ｋ））＊ｄ［ｎ］＊Ｅｒｒに整形される。整数Ｋおよびその符号の値を変えることによって、さまざまな整形効果が得られる。
【０１０６】
本発明によって提案されたＭＥＳを有するおよび有しない出力スペクトルを比較するための図２０を参照されたい。そこにおいて、提案されたＭＥＳを実施するための演算子±ｚ＾（−Ｋ）は、−ｚ＾（−２）に選ばれ、したがって、不一致誤差は１＋ｚ＾（−２）によって形づくられる。図２０は、フィルタ１＋ｚ＾（−２）の周波数領域の応答を示す。図２０に示すように、ＭＥＳのないスペクトルは、所望の信号のバンドの近くで、明らかなスプリアスを含むが、これに反して、提案されたＭＥＳで処理したスペクトルは、所望の信号のバンドの近くで、スプリアスをうまく抑制している。
【０１０７】
換言すれば、演算子±ｚ＾（−Ｋ）を操作することによって、本発明のＭＥＳは、異なる整形効果（例えば図１１および図２０に示されるそれら）を得るために、充分な柔軟性を有する。この種の柔軟性は、提案されたＭＥＳを異なるアプリケーションに適用できるようにする。例えば、数種類の通信システムはＲＦ信号をＩＦ信号にダウンコンバートしデジタル化するが、その際に、図２０により例示されるＭＥＳを採用できる。他の種類の通信システムは、ＲＦ信号をベースバンドにダウンコンバートしデジタル化し、図１１により例示されるＭＥＳを採用できる。
【０１０８】
要約すれば、本発明は、両方のアナログおよびデジタル領域の注入により実現されるＭＥＳを提供する。ＳＡＲ  Ａ／Ｄ変換器および高速ＣＴ−ＤＳＭに対して適用できない先行技術（例えば、図１）と比較して、提案される本発明は、高性能、低消費電力および小さい面積での不整合整形ソリューションをＳＡＲ  Ａ／Ｄ変換器（例えば、図９または図１２）およびＣＴ−ＤＳＭ（例えば、図１６または図１８）のために提供することができる。ＳＡＲ  Ａ／Ｄ変換器に関しては、本発明は、ＳＡＲ  Ａ／Ｄ変換器の直線化限界を越えることができ、高い量子化解像度を提供する。ＣＴ−ＤＳＭに関しては、本発明は、高いマルチビット量子化を有効にし、したがって、ＯＳＲ（オーバーサンプリング率）を低下させる。本発明によるＭＥＳはバイナリ加重の素子に限られず任意に加重された素子（例えば、キャパシタまたは電流源）のＡ／Ｄ変換器および／またはＤ／Ａ変換器に適用できる。本発明は、異なる整形効果を実施するための柔軟性をも提供する。
【０１０９】
現在もっとも実際的で好適な実施形態と考えられるものに基づいて本発明を説明してきたが、本発明は開示された実施形態に制限されるものではないことは理解されるべきである。そうではなく、添付の請求の範囲の精神および範囲内に含まれるさまざまな変更および類似の構成をカバーすることが意図されており、添付の請求の範囲は当該すべての変更および類似の構造を網羅するようにもっとも広い解釈に従うべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１４ａ】
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【図１４ｂ】
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【図１５】
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【図１６】
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【図１７ａ】
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【図１７ｂ】
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【図１８】
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【図１９】
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【図２０】
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