(57)【特許請求の範囲】
【請求項１】
基板の上に積層されたバッファ層と、
前記バッファ層の上に積層されたチャネル層と、
前記チャネル層の上に積層された障壁層と、
前記障壁層の上に形成された各電極である、ソース、ドレイン、ゲートと、を有し、前記チャネル層と前記障壁層とがヘテロ接合されている高電子移動度トランジスタであって、
前記ソースと前記ドレインと前記ゲートを含む前記障壁層の上には、絶縁膜が積層されており、前記絶縁膜が積層された後、所定の熱処理が施されて前記絶縁膜は積層時に対して収縮した状態とされており、
前記ゲートは、形成時ではアモルファスシリコンもしくはポリシリコンにて形成されており、前記所定の熱処理によって結晶化が進んで形成時に対して膨張した形状を有している、
高電子移動度トランジスタ。
【請求項２】
請求項１に記載の高電子移動度トランジスタであって、
前記絶縁膜は、ＳｉＮ、またはＳｉＯＮ、のいずれかにより構成されている、
高電子移動度トランジスタ。
【請求項３】
基板の上に積層されたバッファ層と、
前記バッファ層の上に積層されたチャネル層と、
前記チャネル層の上に積層された障壁層と、
前記障壁層の上に形成された各電極である、ソース、ドレイン、ゲートと、を有し、前記チャネル層と前記障壁層とがヘテロ接合されている高電子移動度トランジスタの製造方法であって、
前記ソースと前記ドレインと前記ゲートを含む前記障壁層の上に絶縁膜を積層し、
前記絶縁膜を積層した後、所定の熱処理を施して前記絶縁膜を収縮させて、前記障壁層に、前記絶縁膜の収縮による応力を印加して当該応力による歪を蓄積させ、
前記ゲートの形成時において、前記ゲートをアモルファスシリコンもしくはポリシリコンにて形成し、前記所定の熱処理によって前記ゲートの結晶化が進むとともに膨張させ、前記障壁層に、前記ゲートの膨張による応力を印加して当該応力による歪を蓄積させる、
高電子移動度トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電子移動度トランジスタ（High Electron Mobility Transistor、いわゆるＨＥＭＴ）、及び高電子移動度トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来、チャネル層と障壁層をヘテロ接合し、ヘテロ接合界面に形成される電子のたまり場である二次元電子ガスをキャリアとする高電子移動度トランジスタが知られている。高電子移動度トランジスタは、高純度のチャネル層内でキャリアが不純物の邪魔を受けることなく高速で移動することが可能であり、雑音も少ないので、種々の用途に利用されている。
【０００３】
例えば特許文献１には、ＧａＮまたはＩｎＧａＮからなるチャネル層と、ＡｌＮからなる障壁層とを含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜を有する電界効果トランジスタ、及びこの電界効果トランジスタの製造方法が開示されている。特許文献１に記載の発明では、ＡｌＮからなる障壁層の膜厚を非常に薄くして分極効果をより大きくするとともに、障壁層の膜厚を薄くしたことによる障壁層の表面電荷の影響によって分極効果によって大きくした二次元電子濃度が小さくされることとチャネル層の抵抗が増大することを抑制している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２３４９８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高電子移動度トランジスタにて制御する電流量をより増大させる方法としては、キャリア密度（二次元電子濃度）を増大させる方法と、移動度（移動速度）を増大させる方法の２通りが考えられ、本願ではキャリア密度の増大方法に着目している。例えばＡｌＮからなる障壁層におけるＡｌの割合を増大させるとキャリア密度を増大させることができるが、Ａｌの割合を増大させていくと、障壁層に欠陥が発生しやすくなるので、あまり好ましくない。またチャネル層と障壁層の各層の格子定数の不整合等に伴う歪をより大きくすると分極の効果をより大きくすることが可能であり、キャリア密度をより増大させることができる。
【０００６】
特許文献１に記載の発明では、ＡｌＮからなる障壁層の膜厚を非常に薄くすることで、分極効果をより大きくしているが、障壁層の上面（ゲートが形成されている面）と下面（チャネル層との境界面）との距離が非常に接近してしまうので、障壁層の上面の電荷による二次元電子への影響が大きくなってしまっている。
【０００７】
本発明は、このような点に鑑みて創案されたものであり、障壁層の膜厚を非常に薄くすることなく、キャリア密度をより増大させることができる高電子移動度トランジスタ、及び当該高電子移動度トランジスタの製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法は、次の手段をとる。まず、本発明の第１の発明は、基板の上に積層されたバッファ層と、前記バッファ層の上に積層されたチャネル層と、前記チャネル層の上に積層された障壁層と、前記障壁層の上に形成された各電極である、ソース、ドレイン、ゲートと、を有し、前記チャネル層と前記障壁層とがヘテロ接合されている高電子移動度トランジスタである。そして、前記ソースと前記ドレインと前記ゲートを含む前記障壁層の上には、絶縁膜が積層されており、前記絶縁膜が積層された後、所定の熱処理が施されて前記絶縁膜は積層時に対して収縮した状態とされている。
【０００９】
次に、本発明の第２の発明は、上記第１の発明に係る高電子移動度トランジスタであって、前記ゲートは、形成時ではアモルファスシリコンもしくはポリシリコンにて形成されており、前記所定の熱処理によって結晶化が進んで形成時に対して膨張した形状を有している。
【００１０】
次に、本発明の第３の発明は、上記第１の発明または第２の発明に係る高電子移動度トランジスタであって、前記絶縁膜は、ＳｉＮ、またはＳｉＯＮ、のいずれかにより構成されている。
【００１１】
次に、本発明の第４の発明は、基板の上に積層されたバッファ層と、前記バッファ層の上に積層されたチャネル層と、前記チャネル層の上に積層された障壁層と、前記障壁層の上に形成された各電極である、ソース、ドレイン、ゲートと、を有し、前記チャネル層と前記障壁層とがヘテロ接合されている高電子移動度トランジスタの製造方法であって、前記ソースと前記ドレインと前記ゲートを含む前記障壁層の上に絶縁膜を積層し、前記絶縁膜を積層した後、所定の熱処理を施して前記絶縁膜を収縮させて、前記障壁層に、前記絶縁膜の収縮による応力を印加して当該応力による歪を蓄積させる、高電子移動度トランジスタの製造方法である。
【００１２】
次に、本発明の第５の発明は、上記第４の発明に係る高電子移動度トランジスタの製造方法であって、前記ゲートの形成時において、前記ゲートをアモルファスシリコンもしくはポリシリコンにて形成し、前記所定の熱処理によって前記ゲートの結晶化が進むとともに膨張させ、前記障壁層に、前記ゲートの膨張による応力を印加して当該応力による歪を蓄積させる、高電子移動度トランジスタの製造方法である。
【発明の効果】
【００１３】
第１の発明によれば、障壁層の上に積層した絶縁膜が、積層時に対して収縮した状態とされていることで、当該絶縁膜の残留応力をあえて大きく残している。この絶縁膜の収縮による残留応力にて、障壁層に応力を印加して歪を増大させることができる。そして障壁層の歪を増大させることで、キャリア密度をより増大させることができる。
【００１４】
第２の発明によれば、障壁層の上に形成したゲートが、形成時に対して膨張した形状である。このゲートの膨張形状による応力を障壁層に印加して歪を増大させることができる。そして障壁層の歪を増大させることで、キャリア密度をより増大させることができる。
【００１５】
第３の発明によれば、障壁層の材質等に応じて、より適切な絶縁膜を、より容易に積層することができる。
【００１６】
第４の発明によれば、障壁層の上に積層した絶縁膜を、積層時に対して収縮した状態とすることで、当該絶縁膜の残留応力をあえて大きく残し、この絶縁膜の収縮による残留応力にて、障壁層に応力を印加して歪を増大させることができる。そして障壁層の歪を増大させることで、キャリア密度をより増大させる、高電子移動度トランジスタの製造方法を提供することができる。
【００１７】
第５の発明によれば、ゲートの膨張形状による応力を障壁層に印加して、障壁層の歪をさらに増大させ、キャリア密度をさらに増大させる、高電子移動度トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の高電子移動度トランジスタの各層を説明する断面図の例である。
【図２】高電子移動度トランジスタを製造するための各工程を説明する図である。
【図３】本発明の高電子移動度トランジスタの製造方法によって製造された高電子移動度トランジスタの障壁層の歪が増大される様子、及びキャリア密度が増大される様子を説明する図である。
【図４】図３に対して、従来の高電子移動度トランジスタ（残留応力を持つ絶縁膜を有していない高電子移動度トランジスタ）のキャリア密度の様子を説明する図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を、図面を用いて順に説明する。
●［高電子移動度トランジスタの全体構造（図１）］
図１に示すように、本発明の高電子移動度トランジスタ１は、基板１１と、バッファ層１２と、チャネル層１３と、障壁層１４と、各電極であるソース２１とドレイン２２とゲート２３と、絶縁膜１５、とを有している。
【００２０】
基板１１は、例えばサファイアやＳｉＣ（炭化ケイ素）を材質とした板状の部材であり、既存の基板が利用される。
【００２１】
バッファ層１２は、基板１１の上に積層されて基板１１とチャネル層１３との間に配置され、チャネル層１３を欠陥なく積層するための緩衝用の層である。バッファ層１２の材質は、例えばＡｌＮ（窒化アルミニウム）である。
【００２２】
チャネル層１３は、バッファ層１２の上に積層され、障壁層１４との境界の近傍にヘテロ界面を形成する層である。またチャネル層１３には不純物がドープされず、高純度な材質で形成されており、例えばＧａＮ（窒化ガリウム）にて形成されている。またチャネル層１３は、障壁層１４にて発生したキャリアが移動する層であり、不純物がドープされていないので、キャリアは高速で移動することができる。チャネル層１３の厚さは、例えば１［μｍ］に形成される。
【００２３】
障壁層１４は、チャネル層１３の上に積層され、例えばエピタキシャル成長等にて形成されてチャネル層１３とヘテロ接合された層である。例えばチャネル層１３の材質がＧａＮである場合、障壁層１４の材質にはＡｌＧａＮ（アルミ窒化ガリウム）が用いられ、Ａｌ（アルミニウム）の割合は適宜選定される。このＡｌの割合を増加させることで、チャネル層１３のキャリアの密度を増大させることができるが、Ａｌの割合を増大させていくと、障壁層１４に欠陥が発生しやすくなる。従って、Ａｌの割合は、障壁層１４を安全に形成できる割合に設定されている。障壁層１４の厚さは、例えば３０［ｎｍ］に形成される。
【００２４】
ソース２１、ドレイン２２は、例えばＡｌを材質とした電極であり、スパッタリング法等にて形成されている。またソース２１、ドレイン２２の電極はオーミック電極として形成され、ゲート２３の電極は、障壁層１４の半導体に接合されたショットキー電極として形成される。このゲート２３については、ショットキー電極ではなく、ＳｉＮ（窒化ケイ素）、ＳｉＯ2（二酸化ケイ素）、ＳｉＯＮ（酸窒化シリコン）、Ａｌ2Ｏ3（酸化アルミニウム）、ＡｌＮ等の絶縁膜上にアモルファスシリコンもしくはポリシリコンを材質とした電極としてもよい。ゲート２３をアモルファスシリコンもしくはポリシリコンにて形成した場合、比較的安価に、比較的容易にゲート２３を形成することができる。
【００２５】
絶縁膜１５は、ソース２１とドレイン２２とゲート２３を含む障壁層１４の上に積層され、絶縁性を有する膜（層）であり、ＳｉＮ（窒化ケイ素）、またはＳｉＯＮ（酸窒化シリコン）、のいずれかの材質にて構成されている。絶縁膜１５の厚さは、例えば１００［ｎｍ］に形成される。
【００２６】
高電子移動度トランジスタは、高純度のチャネル層の上に障壁層をヘテロ接合にて積み重ねることで、格子定数の不整合に起因する引張歪を障壁層に印加してピエゾ分極を発生させている。そして、当該ピエゾ分極にて、チャネル層と障壁層との境界近傍のヘテロ界面に高移動度のキャリア（二次元電子ガス）を発生させている。この歪を増大させる方法として、障壁層の不純物（ＡｌＧａＮの場合はＡｌ）の比率を増加させる方法があるが、Ａｌの比率を増大させていくと、上述したとおり、障壁層に欠陥を生じてキャリアの移動度が低下するので、あまり好ましくない。従って、障壁層の不純物の比率の増大による歪の印加には限度がある。
【００２７】
本発明の高電子移動度トランジスタ１は、以上に説明したように図１に示す各層が形成された後、絶縁膜１５の残留応力をあえて大きく残すことで、障壁層１４の歪を増大させ、キャリア密度を増大させる。具体的には、所定の熱処理を施して、絶縁膜１５を、積層時に対して収縮した状態とすることで、絶縁膜１５の残留応力を大きくする（図３参照）。また、ゲート２３を、形成時にアモルファスシリコンもしくはポリシリコンで形成した場合、上記の熱処理による結晶化によって、ゲート２３は体積を増大させて膨張した形状となる。ゲート２３が膨張すると、図３に示すように、障壁層１４の湾曲を助長する方向の力が働き、障壁層１４の歪をさらに増大させ、キャリア密度をさらに増大させる。以下に、本発明の高電子移動度トランジスタ１の製造方法について説明する。
【００２８】
●［高電子移動度トランジスタの製造方法（図２）］
次に図２を用いて、高電子移動度トランジスタ１の製造方法について説明する。最初の工程のステップＳ１０では、用意した基板１１の上に、バッファ層１２を積層する。また次の工程であるステップＳ２０では、バッファ層１２の上にチャネル層１３を積層する。また次の工程であるステップＳ３０では、チャネル層１３の上に障壁層１４を積層する。以上の工程は、既存の工程と同様の工程である。
【００２９】
次の工程であるステップＳ４０では、障壁層１４の上に、ソース２１、ドレイン２２、ゲート２３、の各電極をスパッタリング法等にて形成する。ゲート２３をＡｌにて形成する場合は、既存の工程と同様の工程にて形成することができる。またゲート２３をアモルファスシリコンもしくはポリシリコンにて形成する場合は、ソース２１及びドレイン２２を形成した後、または形成する前に、ＣＶＤ法等を用いてゲート２３を形成する。
【００３０】
次の工程であるステップＳ５０では、ソース２１、ドレイン２２、ゲート２３を含む障壁層１４の上に、絶縁膜１５を積層する。なお、絶縁膜１５には、収縮量をより大きくするために、密度が比較的小さい（含有されている水素の量が多い）ものを採用することが、より好ましい。また製膜の温度は、例えば２００［℃］〜４００［℃］程度であり、製膜の方法には、スパッタリング法やプラズマＣＶＤ等を用いることができる。
【００３１】
そして次の工程であるステップＳ６０では、ダイシングにてウエハを切断して各チップ（各半導体素子）を切り出す。そして次の工程であるステップＳ７０では、各チップを電気炉や熱風乾燥機等に入れて、所定時間の間、所定温度で加熱した後、徐々に常温まで温度を下げる熱処理を施す。例えば数［分］程度の時間、８００［℃］〜１０００［℃］程度の温度で加熱した後、常温雰囲気中で温度を下げる。この熱処理には、例えば樹脂成形品の歪を除去するための、いわゆるアニール処理を適用することができる。なお、樹脂成形品にアニール処理を施した場合は、樹脂成形品の残留歪を除去することができるが、本発明の高電子移動度トランジスタにアニール処理を施した場合では、障壁層１４に積層した（貼り付けた）絶縁膜１５を、障壁層１４に貼り付いた状態を維持させながら熱によって収縮させ、絶縁膜１５に残留応力（残留歪）を発生させる。なお、ステップＳ６０の工程と、ステップＳ７０の工程の順序を入れ替えてもよい。またチャネル層１３と障壁層１４とのヘテロ接合は、分子結晶どうしが結合されているので結合力が強く、絶縁膜１５の残留応力によって、チャネル層１３と障壁層１４とが破断することはない。また、ゲート２３がアモルファスシリコンもしくはポリシリコンで形成されている場合、上記のアニール処理を施すと、アモルファス状態であったゲートの結晶化が進んで体積が増大して膨張する。
【００３２】
次の工程であるステップＳ８０はパッケージングであり、チップをフレームにマウントし、各電極をワイヤボンディングで配線接続し、樹脂等にてモールドする。
【００３３】
●［障壁層１４の歪の蓄積が増大する様子と、キャリア密度が増大する様子（図３、図４）］
図２に示す製造方法にて製造した高電子移動度トランジスタ１の絶縁膜１５は、図２に示すステップＳ７０の熱処理によって、積層時に対して収縮した状態とされるので、図３に示すように、絶縁膜１５には収縮方向の残留応力が蓄積されている。この絶縁膜１５の残留応力は、図３に示す障壁層１４の上面を反り返らせる力として働き、障壁層１４の下面にも反り返らせる力が働く。この絶縁膜１５の残留応力による反り返らせる力が働いた状態のイメージを、図３において点線で示した仮想障壁層イメージＶ１４に示す。障壁層１４の形状を仮想障壁層イメージＶ１４の形状へと変形させようとする絶縁膜１５の残留応力により、障壁層１４の下面では、引張歪が増大する。さらに、ゲート２３をアモルファスシリコンもしくはポリシリコンで形成した場合、ステップＳ７０の熱処理によって、アモルファス状態から結晶化が進んで体積が増大して膨張する。図３において、ゲート２３の体積が増大して膨張すると、仮想障壁層イメージＶ１４の上方向に反り返った形状の曲率をさらに大きくすることを助長する力（図３において障壁層１４を下方向に押し付ける力）が働くので、引張歪をさらに増大することができる。また、ゲート２３は、通常、高電子移動度トランジスタ１のチップの中央近傍（図３において、左右方向における中央近傍）に配置されているので、適切な位置で、膨張によって発生した応力を、障壁層１４に印加することができる。
【００３４】
図４に示す従来の高電子移動度トランジスタ１００（残留応力を持つ絶縁膜を有していない高電子移動度トランジスタ）では、障壁層１１４の下面には、チャネル層１１３との格子定数の違いによる引張歪に起因するピエゾ分極によって、障壁層１１４の下面に正の固定電荷１３１が発生し、当該正の固定電荷１３１に誘起された自由電荷１３２（キャリア）が発生する。そして発生した自由電荷１３２は、チャネル層１１３内で高速移動することができる。しかし図３に示す本願と比較して、障壁層１１４の引張歪が小さいので、発生するキャリア（自由電荷１３２）は、図３に示す本願にて発生するキャリア（自由電荷３２）よりも少ない。
【００３５】
これに対して、図３に示す本発明の高電子移動度トランジスタ１は、図４に示す従来の高電子移動度トランジスタ１００に対して、ソース２１、ドレイン２２、ゲート２３を含む障壁層１４の上に、収縮状態とされて残留応力が蓄積された絶縁膜１５を有している。そして、この絶縁膜１５の残留応力、及びゲート２３の膨張による応力によって、障壁層１４の下面の引張歪が増大（蓄積）されている。この増大（蓄積）された引張歪によって、障壁層１４の下面に発生する正の固定電荷３１が増大され、当該正の固定電荷３１に誘起された自由電荷３２（キャリア）が増大される。そして増大した自由電荷３２は、チャネル層１３内で高速移動することができる。
【００３６】
以上、本発明の高電子移動度トランジスタ１は、障壁層１４に、格子定数の不整合に起因する引張歪に加えて、絶縁膜１５の収縮に伴う残留応力及びゲート２３の膨張に伴う応力による機械的な引張歪を印加することで、障壁層１４の引張歪を増大（蓄積）させている。つまり、障壁層１４の上に積層した（貼り付けた）絶縁膜１５を、所定の熱処理にて、貼り付いた状態を維持させながら収縮させて、絶縁膜１５の収縮によって発生させた残留応力（及びゲート２３の膨張によって発生させた応力）を障壁層１４に伝達して障壁層１４の歪を増大させることでキャリアを増大させることができる。従って、非常にシンプルな構造、及び非常にシンプルな製造方法にて、障壁層の膜厚を非常に薄くすることなく、高電子移動度トランジスタのキャリア密度を増大させることができる。
【００３７】
本発明の高電子移動度トランジスタの構成、構造、材質、製造方法等は、本発明の要旨を変更しない範囲で種々の変更、追加、削除が可能である。例えば、基板の材質、バッファ層の材質、チャネル層の材質、障壁層の材質は、本実施の形態にて説明した材質に限定されるものではない。
【００３８】
また、本実施の形態の説明に用いた数値は一例であり、この数値に限定されるものではない。
【符号の説明】
【００３９】
１        高電子移動度トランジスタ
１１      基板
１２      バッファ層
１３      チャネル層
１４      障壁層
１５      絶縁膜
２１      ソース
２２      ドレイン
２３      ゲート
３１      正の固定電荷
３２      自由電荷
Ｖ１４    仮想障壁層イメージ
【図１】
0006398692.tif 000002
【図２】
0006398692.tif 000003
【図３】
0006398692.tif 000004
【図４】
0006398692.tif 000005