(57)【特許請求の範囲】
【請求項１】
ワードライン（ＷＬ）制御モジュール及びビットライン（ＢＬ）制御モジュールを有し、対象メモリセルの選択を開始するように構成されるメモリコントローラと、
前記対象メモリセルが選択されたか否かを判断するように構成されるセンスモジュールと、
前記対象メモリセルが選択されない場合、Ｃ−セルバイアスを確立するように構成されるＣ−セルバイアスモジュールと
を備え、
前記メモリコントローラは、前記Ｃ−セルバイアスを印加することなく前記対象メモリセルを選択することを試みて、前記対象メモリセルが選択されたか否かを検出するように構成され、
前記Ｃ−セルバイアスモジュールは、前記対象メモリセルが選択されなかった場合、前記Ｃ−セルバイアスを確立するべく、ＷＬ選択解除バイアス電圧を高くし、及びＢＬ選択解除バイアス電圧を低くするように構成される、装置。
【請求項２】
前記対象メモリセルが選択されない場合、前記メモリコントローラは、前記Ｃ−セルバイアスに関連する量だけ対象メモリセルバイアス電圧を高くするように構成される、請求項１に記載の装置。
【請求項３】
前記対象メモリセルの選択を開始するべく、前記ＷＬ制御モジュールは、ＷＬ選択バイアス電圧を対象ＷＬに印加するように構成され、前記ＢＬ制御モジュールは、ＢＬ選択バイアス電圧を対象ＢＬに印加するように構成されており、前記ＢＬ選択バイアス電圧と前記ＷＬ選択バイアス電圧との間の差分は、対象セルバイアス電圧に対応し、前記対象セルバイアス電圧は、ノミナル値を有する、請求項１または２に記載の装置。
【請求項４】
前記対象メモリセルが選択されない場合、前記ＷＬ制御モジュールは、前記Ｃ−セルバイアスに関連する量だけ前記対象セルバイアス電圧を高くすべく、前記ＷＬ選択バイアス電圧を調節するように構成される、請求項３に記載の装置。
【請求項５】
前記対象メモリセルが選択されない場合、前記ＢＬ制御モジュールは、前記Ｃ−セルバイアスに関連する量だけ前記対象セルバイアス電圧を高くすべく、前記ＢＬ選択バイアス電圧を調節するように構成される、請求項３又は４に記載の装置。
【請求項６】
メモリコントローラが、対象メモリセルの選択を開始する段階と、
センスモジュールが、前記対象メモリセルが選択されたか否かを判断する段階と、
前記メモリコントローラが、Ｃ−セルバイアスを印加することなく前記対象メモリセルを選択することを試みて、前記対象メモリセルが選択されたか否かを検出する段階と、
前記対象メモリセルが選択されなかった場合、Ｃ−セルバイアスモジュールが、前記Ｃ−セルバイアスを確立するべく、ＷＬ選択解除バイアス電圧を高くし、及びＢＬ選択解除バイアス電圧を低くする段階と、を備える方法。
【請求項７】
前記対象メモリセルが選択されない場合、前記メモリコントローラが、前記Ｃ−セルバイアスに関連する量だけ対象メモリセルバイアス電圧を高くする段階を更に備える、請求項６に記載の方法。
【請求項８】
前記対象メモリセルの選択を開始する段階は、
ＷＬ制御モジュールが、ＷＬ選択バイアス電圧を対象ＷＬに印加する段階と、
ＢＬ制御モジュールが、ＢＬ選択バイアス電圧を対象ＢＬに印加する段階と
を含み、
前記ＢＬ選択バイアス電圧と前記ＷＬ選択バイアス電圧との間の差分は、対象セルバイアス電圧に対応し、
前記対象セルバイアス電圧は、ノミナル値を有する、請求項６または７に記載の方法。
【請求項９】
前記対象メモリセルが選択されない場合、前記Ｃ−セルバイアスに関連する量だけ前記対象セルバイアス電圧を高くすべく、前記ＷＬ制御モジュールが、前記ＷＬ選択バイアス電圧を調節する段階を更に備える、請求項８に記載の方法。
【請求項１０】
前記対象メモリセルが選択されない場合、前記Ｃ−セルバイアスに関連する量だけ前記対象セルバイアス電圧を高くすべく、前記ＢＬ制御モジュールが、前記ＢＬ選択バイアス電圧を調節する段階を更に備える、請求項８又は９に記載の方法。
【請求項１１】
前記メモリコントローラが、前記対象メモリセルの読み出し動作及び書き込み動作の少なくとも一方を実行する段階を更に備える、請求項６から１０のいずれか一項に記載の方法。
【請求項１２】
プロセッサと、
対象メモリセル、対象ワードライン（ＷＬ）及び対象ビットライン（ＢＬ）を有するクロスポイントメモリアレイと、
前記対象メモリセルの選択を開始するように構成されるメモリコントローラと
を備え、
前記対象メモリセルは、前記対象ワードラインと前記対象ビットラインとの間に連結され、
前記メモリコントローラは、
ＷＬ制御モジュール及びＢＬ制御モジュールと、
前記対象メモリセルが選択されたか否かを判断するように構成されるセンスモジュールと、
前記対象メモリセルが選択されない場合、Ｃ−セルバイアスを確立するように構成されるＣ−セルバイアスモジュールと
を有し、
前記メモリコントローラは、前記Ｃ−セルバイアスを印加することなく前記対象メモリセルを選択することを試みて、前記対象メモリセルが選択されたか否かを検出するように構成され、
前記Ｃ−セルバイアスモジュールは、前記対象メモリセルが選択されなかった場合、前記Ｃ−セルバイアスを確立するべく、ＷＬ選択解除バイアス電圧を高くし、及びＢＬ選択解除バイアス電圧を低くするように構成される、システム。
【請求項１３】
前記対象メモリセルが選択されない場合、前記メモリコントローラは、前記Ｃ−セルバイアスに関連する量だけ対象メモリセルバイアス電圧を高くするように構成される、請求項１２に記載のシステム。
【請求項１４】
前記対象メモリセルの選択を開始するべく、前記ＷＬ制御モジュールは、ＷＬ選択バイアス電圧を対象ＷＬに印加するように構成され、前記ＢＬ制御モジュールは、ＢＬ選択バイアス電圧を対象ＢＬに印加するように構成されており、前記ＢＬ選択バイアス電圧と前記ＷＬ選択バイアス電圧との間の差分は、対象セルバイアス電圧に対応し、前記対象セルバイアス電圧は、ノミナル値を有する、請求項１２または１３に記載のシステム。
【請求項１５】
前記対象メモリセルが選択されない場合、前記Ｃ−セルバイアスに関連する量だけ前記対象セルバイアス電圧を高くすべく、前記ＷＬ制御モジュールは、前記ＷＬ選択バイアス電圧を調節するように構成される、請求項１４に記載のシステム。
【請求項１６】
前記対象メモリセルが選択されない場合、前記Ｃ−セルバイアスに関連する量だけ前記対象セルバイアス電圧を高くすべく、前記ＢＬ制御モジュールは、前記ＢＬ選択バイアス電圧を調節するように構成される、請求項１４又は１５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、クロスポイントメモリのバイアススキームに関する。
【背景技術】
【０００２】
相変化メモリは、メモリ素子にカルコゲニド材料を一般的に用いるメモリデバイスである。メモリ素子は、情報を実際に格納するユニットである。動作中に、相変化メモリは、非晶質相と結晶相との間でメモリ素子の相を変化させることにより、メモリ素子に情報を格納する。カルコゲニド材料は、結晶又は非晶相のいずれか一方を示してよく、結晶又は非晶相は、低導電性又は高導電性を示す。概して、非晶相は、低導電性（高インピーダンス）を有し、リセット状態（論理ゼロ）に関連し、結晶相は、高導電性（低インピーダンス）を有し、セット状態（論理１）に関連する。メモリ素子は、セレクタ、すなわち、メモリ素子に連結される選択デバイスも含むメモリセルに含まれてよい。選択デバイスは、複数のメモリ素子をアレイとして組み合わせることを容易にするように構成される。
【０００３】
相変化メモリ素子は、グリッドに配置される行アドレスライン及び列アドレスラインを含むクロスポイントメモリアレイに配置されてよい。行アドレスライン及び列アドレスラインは、それぞれ、ワードライン（ＷＬ）及びビットライン（ＢＬ）と称され、グリッドの構成において交差し、各メモリセルは、ＷＬとＢＬが交差する位置（すなわち、クロスポイント）で、ＷＬとＢＬとの間に連結される。行及び列は、クロスポイントメモリにおけるＷＬ及びＢＬの配置の定性的な説明を提供するのに用いられる利便性の用語である点に留意すべきである。
【０００４】
メモリセル（例えば、対象メモリセル）は、対象メモリセルで交差するＷＬ及びＢＬにバイアス電圧、すなわち、それぞれＷＬ選択電圧、ＶＳＥＬＷＬ及びＢＬ選択電圧、ＶＳＥＬＢＬを印加することにより選択され得る。結果として生じる対象セルのメモリ素子の両端の差動バイアス電圧（ＶＴ_ＳＥＬ=ＶＳＥＬＢＬ−ＶＳＥＬＷＬ）は、メモリ素子に対する閾値選択電圧（Ｖｔ）より高くなるように設定される。ＶＴ_ＳＥＬは、対象セルを確実に選択するのに十分に大きくなるが、他のセル、特に、選択されたＷＬ又は選択されたＢＬに含まれる対象でないセルを不注意に選択するほど大きくないことが望ましい。
【０００５】
対象でないセルを選択することを回避しつつ、ＶＴ_ＳＥＬが十分に大きいことを保証するように構成される１つの技術は、デバイアス（ｄｅｂｉａｓ）（「Ｃ−セルバイアス」）電圧を選択解除されたＷＬ及び／又は選択解除されたＢＬに印加することである。高められたＶＴ_ＳＥＬが対象セルに印加されたときに、Ｃ−セルバイアスは、対象でないセルの両端のバイアス電圧をＶｔより低く下げ、又は、Ｖｔより低く維持するように構成される。高められたＶＴ_ＳＥＬは、対象セルが選択される可能性を高くするように構成される。Ｃ−セルバイアスを継続して維持すること（すなわち、メモリアクセスが開始されたか否かを問わず）は、クロスポイントアレイにおけるリーク電流を増やし、かつ、アイドル電流引き込み及びアイドル電力消費を増やす。
【０００６】
対象でないセルを選択することを回避しつつ、ＶＴ_ＳＥＬが十分に大きいことを保証するように構成される他の技術は、各メモリセル選択動作に対してＣ−セルバイアスをイネーブルにする。この技術は、リーク電流及び／又はアイドル電流引き込みが増大することを回避するように構成されるが、各メモリセル動作に対するＣ−セルバイアスを確立及び除去することに関連する充電及び放電に起因して比較的高いエネルギーコストを負う。比較的大きなバス構造は、Ｃ−セルバイアスの急速充電に適応するために必要である可能性があり、及び／又は、対象セルを選択する前に、全てのメモリセルがＣ−セルバイアスを実現するために十分な時間を与えるべく、比較的長い遅延時間が経験される可能性がある。
【図面の簡単な説明】
【０００７】
特許請求された主題の特徴及び利点は、それらとともに整合する以下の実施形態の詳細な説明から明らかとなり、実施形態の説明は、添付の図面への参照が考慮されるべきである。
【図１】本開示のいくつかの実施形態と整合するシステムのブロック図を示す。
【図２】本開示の一実施形態と整合する対象セル、Ａセル、Ｂセル及びＣセルを含む例示的なクロスポイントメモリアレイの一部を示す。
【図３】本開示の様々な実施形態と整合するＣ−セルバイアスを選択的に印加するための動作のフローチャートを示す。以下の詳細な説明は、例示的な実施形態に対して行われる参照とともに進めるが、多くの代替形態、修正された形態、及びそれらの変形された形態が、当業者に明らかとなる。
【発明を実施するための形態】
【０００８】
概して、本開示は、電力、エネルギー、ダイサイズ及び／又はレイテンシへの影響を最小限に抑えつつ、クロスポイントメモリアレイの動作ウィンドウを拡張するように構成されるシステム及び方法を説明する。システム及び方法は、Ｃ−セルバイアスを印加することなく対象セルの両端にノミナルバイアス電圧ＶＴ_ＳＥＬ_ｎｏｍｉｎａｌを印加することにより対象セルを選択することを試みて、対象セルが選択されたか否かを検出するように構成される。対象セルが選択されなかった場合、次に、Ｃ−セルバイアスが印加されてよく、対象セルに印加されるバイアス電圧は、Ｃ−セルバイアスに関連する量だけ高められてよい。選択閾値電圧ＶｔがＶＴ_ＳＥＬ_ｎｏｍｉｎａｌより高いときに、Ｃ−セルバイアスは、対象セルの動作ウィンドウを増大するように構成される。従って、Ｃ−セルバイアスは、「オンデマンド」で印加されてよく、それにより、継続的に印加されるＣ−セルバイアスに関連するアイドル電力消費が増えることを回避するとともに、各メモリセル選択動作に対してＣ−セルバイアスを印加することに関連する比較的高いエネルギーコストを回避する。
【０００９】
リセット状態のメモリセルに対する選択閾値は、セット状態のメモリセルに対する選択閾値より高い。読み出し動作は、セット状態の複数のメモリセルを選択し、リセット状態の複数のセルを選択することを回避するように構成されるので、Ｃ−セルバイアスは、一般的に、書き込み動作において印加され得る。換言すれば、概して低いＶＴ_ＳＥＬは、書き込み動作に用いられるよりも、読み出し動作に用いられ得る。
【００１０】
図１は、本開示のいくつかの実施形態と整合するシステム１００のブロック図を示す。システム１００は、プロセッサ１０２、メモリコントローラ１０４及びメモリアレイ１０６を含む。プロセッサ１０２は、バス１０８によりメモリコントローラ１０４に連結される。プロセッサ１０２は、（複数の）メモリアドレスを含む読み出し要求及び／若しくは書き込み要求、並びに／又は、関連するデータをメモリコントローラ１０４に提供してよく、メモリコントローラ１０４から読み出しデータを受信してよい。システム１００は、例示及び説明の容易のために簡素化されていることに留意すべきである。
【００１１】
メモリアレイ１０６は、相変化クロスポイントメモリの少なくとも一部に対応し、複数のワードライン１１５、複数のビットライン１１７及び複数のメモリセル、例えば、メモリセル１０７を含む。各メモリセルは、ワードライン（「ＷＬ」）とビットライン（「ＢＬ」）とのクロスポイントにて、ＷＬとＢＬとの間に連結される。各メモリセルは、情報を格納するように構成されるメモリ素子を含み、メモリ素子に連結されるメモリセル選択デバイスを含んでよい。複数の選択デバイスは、複数のオボニック閾値スイッチ、複数のダイオード、複数のバイポーラ接合トランジスタ、複数の電界効果トランジスタ等を含んでよい。メモリアレイ１０６は、バイナリデータを格納するように構成され、書き込まれ（すなわち、プログラミングされ）又は読み出されてよい。
【００１２】
メモリコントローラ１０４は、メモリコントローラモジュール１１０、ＷＬ制御モジュール１１４及びＢＬ制御モジュール１１６を含む。メモリコントローラモジュール１１０は、メモリコントローラ１０４に関連する複数の動作を実行するように構成される。例えば、メモリコントローラモジュール１１０は、プロセッサ１０２との通信を管理してよい。メモリコントローラモジュール１１０は、受信した各メモリアドレスに関連する１又は複数の対象ＷＬを特定するように構成されてよい。メモリコントローラモジュール１１０は、特定された対象ＷＬに少なくとも部分的に基づいて、ＷＬ制御モジュール１１４及びＢＬ制御モジュール１１６の動作を管理するように構成される。
【００１３】
ＷＬ制御モジュール１１４は、Ｃ−セルバイアスモジュール１２０を含んでよい。ＷＬ制御モジュール１１４は、メモリコントローラモジュール１１０から（複数の）対象ＷＬアドレスを受信し、複数の読み出し動作、及び／又は複数の書き込み動作のために１又は複数のＷＬを選択するように構成される。ＷＬ制御モジュール１１４は、ＶＳＥＬＷＬ（すなわち、ＷＬ選択バイアス電圧）を対象ＷＬに連結することにより対象ＷＬを選択するように構成されてよく、ＷＬ選択解除バイアス電圧ＶＤＥＳＷＬをＷＬに連結することによりＷＬを選択解除するように構成されてよい。ＷＬ制御モジュール１１４は、メモリアレイ１０６に含まれる複数のＷＬ１１５に連結されてよい。各ＷＬは、多数のＢＬ１１７に対応する多数のメモリセルに連結されてよい。
【００１４】
ＢＬ制御モジュール１１６は、Ｃ−セルバイアスモジュール１２４及び／又はセンスモジュール１２６を含んでよい。ＢＬ制御モジュール１１６は、読み出し動作及び／又は書き込み動作のために１又は複数のＢＬを選択するように構成される。ＢＬ制御モジュール１１６は、ＶＳＥＬＢＬ（すなわち、ＢＬ選択バイアス電圧）を対象ＢＬに連結することにより対象ＢＬを選択するように構成されてよく、ＢＬ選択解除バイアス電圧ＶＤＥＳＢＬをＢＬに連結することによりＢＬを選択解除するように構成されてよい。選択されていない複数のＷＬ及び複数のＢＬは、複数の選択解除バイアス電圧、すなわち、ＶＤＥＳＷＬ及びＶＤＥＳＢＬにそれぞれ連結されてよい。名目上、ＶＤＥＳＷＬ及びＶＤＥＳＢＬはゼロである。
【００１５】
図２は、本開示の一実施形態と整合する対象セル（すなわち、セルＴ）、複数のＡ−セル、複数のＢ−セル及び複数のＣ−セルを含む例示的なクロスポイントメモリアレイ２００の一部を示す。例えば、クロスポイントメモリアレイ２００の一部は、メモリアレイ１０６に対応してよく、セルＴは、図１のセル１０７に対応してよい。例２００は、選択されたＷＬ２０２、選択されたＢＬ２０４、複数の選択解除されたＷＬ２０６及び複数の選択解除されたＢＬ２０８を含む。例２００は、１つの対象クロスポイントメモリセルＴ、選択されたＷＬ２０２に含まれる複数のＡ−セル及び選択されたＢＬ２０４に含まれる複数のＢ−セルを含む。例２００は、複数のＣ−セル（選択解除されたＷＬ２０６及び複数の選択解除されたＢＬ２０８の複数のクロスポイント）を更に含む。
【００１６】
複数のＡ−セルのそれぞれの両端のバイアス電圧は、ＶＡ＝ＶＤＥＳＢＬ−ＶＳＥＬＷＬである。複数のＢ−セルのそれぞれの両端のバイアス電圧は、ＶＢ＝ＶＳＥＬＢＬ−ＶＤＥＳＷＬである。複数のＣ−セルのそれぞれの両端のバイアス電圧は、ＶＣ＝ＶＤＥＳＷＬ−ＶＤＥＳＢＬである。名目上、ＶＤＥＳＷＬ及びＶＤＥＳＢＬは、ゼロであり、ＶＳＥＬＷＬ及びＶＳＥＬＢＬは、Ａ−セル及び／又はＢ−セルを更に選択することなく、対象セルを選択するように設定される。Ｃ−セルバイアスは、ＶＡ及び／又はＶＢをこれらの（Ｖｔより小さい）ノミナル値で維持しつつ、ＶＴ_ＳＥＬに（ＶＴ_ＳＥＬ=ＶＳＥＬＢＬ−ＶＳＥＬＷＬ）を高くすることを可能にするべく、ＶＤＥＳＷＬ及び／又はＶＤＥＳＢＬを調節することに対応する。Ｖｔは、対象セル選択閾値電圧である。換言すれば、ＶＴ_ＳＥＬは、ＶＳＥＬＢＬを高くすることにより及び／又はＶＳＥＬＷＬを低くすることにより高められてよいが、ＶＤＥＳＷＬを変化させることなくＶＳＥＬＢＬを高くすることで、ＶＢが高くなってよく、ＶＤＥＳＢＬを変化させることなくＶＳＥＬＷＬを低くすることで、ＶＡが高くなってよい。Ｃ−セルバイアスは、ＶＴ_ＳＥＬが高くなったときにＶｔより低くＶＡ及び／又はＶＢを維持するべくＶＤＥＳＷＬ及び／又はＶＤＥＳＢＬを調節することに用いられてよい。
【００１７】
ＶＴ_ＳＥＬとＶＡ、ＶＢ及びＶＣの最大値との間の差分は、動作ウィンドウに対応する。従って、Ｃ−セルバイアスは、ＶＡ及びＶＢをこれらのノミナル値に、又は、ノミナル値の近くに維持しつつ、ＶＴ_ＳＥＬを高くすることを可能にすることにより、動作ウィンドウを増大することに用いられてよい。換言すれば、ＶＡ、ＶＢ及びＶＣが適切な動作（すなわち、（複数の）対象セルのみを選択すること）のためにＶｔより低く設定されるので、ＶＡ及びＶＢをこれらのノミナル値に又はノミナル値の近くに維持しつつ、ＶＴ_ＳＥＬを高くすることを可能とすることは、動作ウィンドウを増大させることになる。
【００１８】
ＷＬ制御モジュール１１４及びＢＬ制御モジュール１１６は、例えば、プロセッサ１０２及び／又はメモリコントローラモジュール１１０からの入力に応答して、メモリアクセス動作のための対象セル、例えば、セルＴを特定するように構成される。ＷＬ制御モジュール１１４及びＢＬ制御モジュール１１６は、選択されたＷＬ、例えば、ＷＬ２０２及び選択されたＢＬ、例えば、ＢＬ２０４のそれぞれにＶＳＥＬＷＬ及びＶＳＥＬＢＬを印加することにより対象セルＴを選択するように構成され、それによりＶＴ_ＳＥＬをセルＴの両端に印加する。ＶＴ_ＳＥＬが対象セル選択閾値電圧Ｖｔより高い又は対象セル選択閾値電圧Ｖｔと等しい場合、次に、セルＴが選択される。
【００１９】
センスモジュール１２６は、対象セル、例えば、セルＴが選択されるか否かを判断するように構成される。メモリセルが選択されるときに、当該メモリセルは、オフ状態からオン状態に移行し、セルのインピーダンス状態は、比較的高いインピーダンス（例えば、約１０メガオーム（ＭΩ）より高い）状態から比較的低いインピーダンス（例えば、約１０キロオーム（ｋΩ）より低い）状態に移行する。メモリセルのインピーダンス状態が比較的低いときに、メモリセルが「選択」される。従って、センスモジュール２２６は、対象セル、例えば、セルＴがメモリセルのインピーダンス状態に少なくとも部分的に基づいて選択されたか否かを判断するように構成されてよい。例えば、センスモジュール２２６は、セルＴを通じて電流を感知する（例えば、電流を直接的に感知する、又はセンスレジスタの両端の電圧降下を感知する）ように構成されてよい。従って、センスモジュール２２６は、インピーダンスが（固定された供給電圧に対して）低下したことを示す感度電流及び／又は電圧が上昇した場合、セルが選択されると判断してよい。
【００２０】
センスモジュール１２６が、セルＴが選択されたと判断した場合、セルＴの（複数の）メモリアクセス動作（例えば、読み出し及び／又は書き込み）を進めてよい。ＶＴ_ＳＥＬを印加した後に、センスモジュール１２６が、セルＴが選択されていないと判断した場合、Ｃ−セルバイアスモジュール１２０は、Ｃ−セルバイアスを（複数の）選択解除されたＷＬ（例えば、（複数の）選択解除されたＷＬ２０６）に印加するように構成され、及び／又は、Ｃ−セルバイアスモジュール１２４は、Ｃ−セルバイアスを（複数の）選択解除されたＢＬ（例えば、（複数の）選択解除されたＢＬ２０８）に印加するように構成される。Ｃ−セルバイアスは、ＶＣが対応して高くなるように、ＶＤＥＳＷＬをそのノミナル値（例えば、ゼロ）から高くすることにより、及び／又は、ＶＤＥＳＢＬをそのノミナル値（例えば、ゼロ）から低くすることにより実現されてよい。次に、ＷＬ制御モジュール１１４及び／又はＢＬ制御モジュール１１６は、Ｃ−セルバイアス電圧ＶＣに関連する量だけ、ＶＳＥＬＢＬを高くすることにより、及び／又は、ＶＳＥＬＷＬを低くすることにより、ＶＴ_ＳＥＬを高くするように構成されてよい。高められたＶＴ_ＳＥＬは、セルＴを選択するように設定され（すなわち、Ｖｔより高く又はＶｔと等しくなるように設定され）、次に、メモリアクセス動作は進んでよい。
【００２１】
クロスポイントアレイ内の各メモリセルに対する選択閾値電圧Ｖｔは、複数のクロスポイントメモリセルの複数の材料特性及び／又は他の特性の変化に少なくとも部分的に起因して変化し得ることが理解され得る。例えば、セルのＶｔの変化は、セルの形状（例えば、厚さ、幅、長さ）の幾何学的な変化に起因し得る。セルの形状の変化は、ノミナルＶｔ値の＋／−１０％の範囲で、Ｖｔの変化をもたらし得る。別の例において、いくつかタイプのメモリセルについて、経時的に、Ｖｔは、ドリフトに起因して高くなり、及び／又は、セルの熱結晶化に起因して低くなり得る。
【００２２】
例えば、特定のメモリセルに対するＶｔは、最小の閾値電圧Ｖｔ_ＭＩＮと最大の閾値電圧Ｖｔ_ＭＡＸとの間の値を有してよい。例えば、多数のメモリセルのサンプリングは、Ｖｔ_ＭＩＮとＶｔ_ＭＡＸとの間で複数のＶｔ値の分散を生じ得る。初めに、ＶＴ_ＳＥＬは、複数のＶｔ値の分散に少なくとも部分的に基づいてノミナル値（例えば、ＶＴ_ＳＥＬ_ｎｏｍｉｎａｌ）に設定されてよい。例えば、ＶＴ_ＳＥＬ_ｎｏｍｉｎａｌは、例えば、複数のＶｔ値の分散のうち、Ｖｔ値の約５０％より高いＶｔの値に設定されてよい。別の例において、ＶＴ_ＳＥＬ_ｎｏｍｉｎａｌは、例えば、複数のＶｔ値の分散のうち、約８０％のＶｔ値より高いＶｔの値に設定されてよい。この例において、Ｃ−セルバイアスは、（複数の書き込み動作のために）対象メモリセルを選択する複数の試みのうち、約２０％でトリガされてよい。ＶＴ_ＳＥＬ_ｎｏｍｉｎａｌに対する特定の設定は、複数のＶｔ値の分散の特性に少なくとも部分的に基づいて選択されてよい。動作中において、Ｃ−セルバイアスは、分散に関連する頻度でトリガされてよい。例えば、比較的低い、例えば、１％より低いトリガレートが可能であってよい。
【００２３】
動作の間に、ＶＴ_ＳＥＬ_ｎｏｍｉｎａｌに設定されたＶＴ_ＳＥＬが、対象セルを選択するという結果をもたらさなかった場合、ＶＴ_ＳＥＬは、対象セルを選択するべく、Ｖｔ_ＭＡＸより高い値又はＶｔ_ＭＡＸと等しい値に設定されてよい。次に、Ｃ−セルバイアス電圧ＶＣは、Ｖｔ_ＭＡＸとＶＴ_ＳＥＬ_ｎｏｍｉｎａｌとの間の差分に結び付けられてよい。例えば、ＶＣは、Ｖｔ_ＭＡＸ−ＶＴ_ＳＥＬ_ｎｏｍｉｎａｌと等しくてよい。
【００２４】
本明細書で説明されるように、ＶＣ＝ＶＤＥＳＷＬ−ＶＤＥＳＢＬ、従って、Ｃ−セルバイアスは、ＶＤＥＳＷＬを高くすることより、及び／又は、ＶＤＥＳＢＬを低くすることにより実現されてよい。例えば、２ボルトのＶＣを実現するべく、Ｃ−セルバイアスは、選択解除された複数のセルの片側に印加されてよく、例えば、ＶＤＥＳＷＬは、＋２ボルトに高められてよく、ＶＤＥＳＢＬは、ゼロボルトで維持されてよい。当然ながら、片側のＣ−セルバイアスは、ＶＤＥＳＢＬを−２ボルトに低くし、かつ、ＶＤＥＳＷＬをゼロボルトで維持することで同様に実現されてよい。別の例において、Ｃ−セルバイアスは、両側のバランスの取れたアプローチとして実装されてよく、例えば、２ボルトのＶＣを実現するべく、ＶＤＥＳＷＬは、＋１ボルトに上げられてよく、ＶＤＥＳＢＬは、−１ボルトに下げられてよい。
【００２５】
片側のアプローチは、両側のアプローチと比較して、複数のＷＬ及び複数のＢＬの半分に対する電圧をスイッチし、及び／又は、複数のＷＬ及び複数のＢＬの半分を選択するように構成されており、従って、片側のアプローチは、Ｃ−セルバイアスを確立することに関連して、比較的低いスイッチングのエネルギーコストを結果としてもたらし得る。１つのバイアス電圧源は、２つのバイアス電圧源に依存し得る両側のアプローチと比較して、片側のＣ−セルバイアスを確立することに用いられてよい。１つのバイアス電圧源は、バイアス電圧の値に応じて既存の電圧源を用いて実装されてよい。既存の電圧源を用いることは、Ｃ−セルバイアスコスト（例えば、ダイサイズ、エネルギー消費、複雑性）を低減し得る。
【００２６】
ＶＴ_ＳＥＬがＶＴ_ＳＥＬ_ｎｏｍｉｎａｌに設定された対象セルが選択されないとき（すなわち、増大した動作ウィンドウが必要とされ得るとき）にＣ−セルバイアスを印加することは、いつでもＣ−セルバイアスを全てのセルに対して常に印加するか、又は、複数のメモリセルのそれぞれの動作の間にＣ−セルバイアスを印加する複数のアプローチと比較して比較的低い平均エネルギーをもたらすように構成される。例えば、本開示と整合する、Ｃ−セルバイアスは、複数のメモリセルの約２０％の動作の間に印加されてよい。従って、Ｃ−セルバイアスにより引き込まれるアイドル電力が回避され、Ｃ−セルバイアスに関連するエネルギー「コスト」が、ＶＴ_ＳＥＬ_ｎｏｍｉｎａｌで選択されないこれらのセルのみに限定され得る。数少ないメモリセルのみがＣ−セルバイアスを特定のメモリアクセス動作に利用し得るので、Ｃ−セルセットアップに関連する最大の電流引き込みは、限定され得、低レイテンシのＣ−セルセットアップが可能となり得る。従って、Ｃ−セルバイアスをいち早く確立するように構成されるバスの拡張が回避され得る。
【００２７】
表１は、いくつかの例示的なＣ−セルバイアススキームを示す。表において、Ｖは、ボルトであり、ＶＴ_ＳＥＬは、対象セルに印加されるバイアス電圧である。
【表１】
0006359112.tif 000002
【００２８】
ゼロバイアスＣ−セルスキームは、例示的なＷＬ電圧及びＢＬ電圧、並びに、ゼロのＣ−セルバイアス、すなわち、非Ｃ−セルバイアスに対する結果として生じる複数のセルバイアス電圧を示す。従って、対象セルは、ＶＴ＿ＳＥＬ≧８ボルトかつＶｔが８ボルトのときに選択されてよい。バランスの取れたＷＬ及びＢＬを有するＣ−セルバイアスは、Ｃ−セルバイアスを実現するべく、同様にＶＤＥＳＷＬを高くすること、及び、ＶＤＥＳＢＬを低くすること（すなわち、バランスを取ること）に対応する。Ｃ−セルバイアス、ＷＬのみのスキームは、Ｃ−セルバイアスを実現するべく、ＶＤＥＳＷＬのみを高くし、かつ、対象セルバイアス電圧、ＶＴ_ＳＥＬを高くするように構成される。
【００２９】
表におけるオンデマンド、拡張ウィンドウの下の複数の行は、本開示と整合する実施形態に対応する例を示す。この例において、Ｖｔは、８ボルトより低く又は８ボルトに等しく、かつ、ＶＴ_ＳＥＬがＣ−セルバイアスなしで８Ｖである（すなわち、対象セルがＣ−セルバイアスを印加することなく選択される）ときに、Ｃ−セルバイアスは、印加されない。この例を続けると、Ｖｔが、８ボルトより高く、かつ、１０ボルトより低い又は１０ボルトに等しいときに、２ＶのＣ−セルバイアスは、ＶＤＥＳＷＬを＋２Ｖに上げることにより実現されてよく、ＶＳＥＬＢＬは、次に、１０ＶのＶＴ_ＳＥＬを実現するべく、＋６Ｖに上げられてよい。当然ながら、２ＶのＣ−セルバイアスは、同様に、ＶＤＥＳＢＬを−２Ｖに下げることにより実現されてよく、ＶＳＥＬＷＬは、対象セルを選択するべく、１０ＶのＶＴを実現するように−６Ｖに下げられてよい。従って、本開示に整合するＣ−セルバイアスは、「オンデマンド」で印加されてよく、動作ウィンドウは、ＶＴ_ＳＥＬ_ｎｏｍｉｎａｌに設定されたＶＴ_ＳＥＬバイアス電圧に応答して選択されないこれら（複数の）メモリセルのために増大されてよい。
【００３０】
図３は、本開示の様々な実施形態と整合するＣ−セルバイアスを選択的に印加するための複数の動作のフローチャート３００を示す。複数の動作は、例えば、ＷＬ制御モジュール１１４及びＢＬ制御モジュール１１６を含むメモリコントローラ、例えば、メモリコントローラ１０４により実行されてよい。フローチャート３００は、Ｃ−セルバイアスを選択的に確立するように構成される例示的な複数の動作を示す。本明細書で説明されるように、具体的には、フローチャート３００は、Ｃ−セルバイアスなしで対象セルを選択することを開始し、対象セルが選択されない場合、Ｃ−セルバイアスを確立するように構成される例示的な複数の動作を示す。
【００３１】
フローチャート３００の複数の動作は、動作３０２で開始してよい。対象セル（Ｔ）の選択は、動作３０４で開始されてよい。対象セルが選択されたか否かが動作３０６で判断されてよい。対象セルが選択されなかった場合、Ｃ−セルバイアスは、動作３０８で確立されてよい。対象セルは、次に、動作３１０で選択された状態になる。プログラムフローは、次に、動作３１２に進んでよい。対象セルが選択された場合、メモリアクセス動作は、動作３１２で実行されてよい。例えば、メモリアクセス動作は、読み出し及び／又は書き込み（すなわち、プログラミング）動作を含んでよい。プログラムフローは、次に、動作３１４で終了してよい。
【００３２】
従って、フローチャート３００の複数の動作は、Ｃ−セルバイアスなしで対象セルを選択することを試みて、対象セルを選択する試みが成功しなかった場合にＣ−セルバイアスを確立するように構成される。従って、Ｃ−セルバイアスは、「オンデマンド」で確立されてよい。
【００３３】
図３は、一実施形態に従う様々な動作を示すが、図３に示される動作の全てが複数の他の実施形態に必要でないことが理解されるべきである。実際に、本開示の複数の他の実施形態において、図３に示される複数の動作及び／又は本明細書で説明される他の複数の動作が、複数の図面のいずれかに具体的に示されていない態様で組み合わせられてよいが、依然として本開示に完全に整合することが本明細書において完全に意図される。従って、一つの図面で正確に示されていない複数の特徴及び／又は複数の動作を対象とする複数の請求項は、本開示の範囲及び内容の中にあるとみなされる。
【００３４】
本明細書のあらゆる実施形態で用いられるように、「モジュール」という用語は、前述の複数の動作のうちのいずれかを実行するように構成されるアプリケーション、ソフトウェア、ファームウェア及び／又は回路を指してよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記録されるソフトウェアパッケージ、コード、命令、命令セット及び／又はデータとして具現されてよい。ファームウェアは、複数のメモリデバイス内でハードコードされた（例えば、不揮発性である）コード、命令又は命令セット、及び／又は、データとして具現されてよい。
【００３５】
本明細書においてあらゆる実施形態で用いられるような「回路」は、１又は複数の個別命令処理コアを備えるコンピュータプロセッサ、ステートマシン回路、及び／又は、プログラマブル回路により実行される命令を格納するファームウェアのような、例えば、単一又は任意の組み合わせ、ハードワイヤード回路、プログラマブル回路を備えてよい。モジュールは、例えば、集積回路（ＩＣ）、システムオンチップ（ＳｏＣ）、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、サーバ、スマートフォン等のより大きなシステムの一部を形成する回路として、集合的又は個別的に具現されてよい。
【００３６】
いくつかの実施形態において、ハードウェア記述言語は、本明細書で説明される様々なモジュール及び／又は回路について（複数の）回路及び／又は論理実装を特定するのに用いられてよい。例えば、一実施形態において、ハードウェア記述言語は、本明細書で説明される１又は複数の回路及び／又はモジュールの半導体の製造を可能にし得る超高速集積回路（ＶＨＳＩＣ：ｖｅｒｙ  ｈｉｇｈ  ｓｐｅｅｄ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）のハードウェア記述言語（ＶＨＤＬ）に準拠してよく、又は、互換性を有してよい。ＶＨＤＬは、ＩＥＥＥ規格１０７６−１９８７、ＩＥＥＥ規格１０７６．２、ＩＥＥＥ１０７６．１、ＶＨＤＬ−２００６のＩＥＥＥドラフト３．０、ＶＨＤＬ−２００８のＩＥＥＥドラフト４．０、及び／又は、ＩＥＥＥ  ＶＨＤＬ規格の他のバージョン及び／又は他のハードウェア記述規格に準拠してよく、又は、互換性を有してよい。
【００３７】
このように、Ｃ−セルバイアスなしで対象セルの選択を開始し、対象セルが選択されなかった場合にＣ−セルバイアスを確立するように構成されるシステム及び方法が説明されてきた。システム及び方法は、ノミナルバイアス電圧で対象セルを選択することを試み、対象セルが選択されたか否かを判断するように構成される。対象セルが選択されなかった場合、システム及び方法は、Ｃ−セルバイアスを確立し、次に、動作ウィンドウを増大させるべく、Ｃ−セルバイアス電圧に対応する量だけ対象セルバイアス電圧を高くするように構成される。従って、Ｃ−セルバイアスは、必要なときに、動作ウィンドウを増大させるように実装され得る。
【００３８】
一態様によれば、装置が提供される。装置は、ワードライン（ＷＬ）制御モジュール及びビットライン（ＢＬ）制御モジュールを含むメモリコントローラを有する。メモリコントローラは、対象メモリセルの選択を開始するように構成される。装置は、対象メモリセルが選択されたか否かを判断するように構成されるセンスモジュールと、対象セルが選択されなかった場合、Ｃ−セルバイアスを確立するように構成されるＣ−セルバイアスモジュールとを更に有する。
【００３９】
別の態様によれば、方法が提供される。方法は、メモリコントローラが、対象メモリセルの選択を開始する段階と、センスモジュールが、対象メモリセルが選択されたか否かを判断する段階と、対象セルが選択されなかった場合に、Ｃ−セルバイアスモジュールが、Ｃ−セルバイアスを確立する段階とを含む。
【００４０】
別の態様によれば、システムが提供される。システムは、プロセッサ、対象メモリセルを含むクロスポイントメモリアレイ、対象ワードライン（ＷＬ）及び対象ビットライン（ＢＬ）を含む。対象メモリセルは、対象ワードラインと対象ビットラインとの間に連結される。システムは、対象メモリセルの選択を開始するように構成されるメモリコントローラを更に含む。メモリコントローラは、ＷＬ制御モジュール及びＢＬ制御モジュールと、対象メモリセルが選択されたか否かを判断するように構成されるセンスモジュールと、対象セルが選択されなかった場合、Ｃ−セルバイアスを確立するように構成されるＣ−セルバイアスモジュールとを含む。
【００４１】
様々な特徴、態様及び実施形態が本明細書において説明されてきた。当業者によって理解されるように、特徴、態様及び実施形態は、変形及び修正と同様に互いに容易に組み合わせられる。従って、本開示は、そのような組み合わせ、変形及び修正を包含することが考慮されるべきである。
【図１】
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【図２】
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【図３】
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