(57)【特許請求の範囲】
【請求項１】
入力電流が流れるＴＦＥＴから構成される、第１のトランジスタと、
出力電流が流れるＭＯＳＦＥＴから構成される第２のトランジスタであって、前記第１のトランジスタと互いのゲートが接続される、第２のトランジスタと、
を備えることを特徴とするカレントミラー回路。
【請求項２】
動作時における前記第１のトランジスタの飽和電流量が前記第２のトランジスタの飽和電流量より小さいことを特徴とする請求項１に記載のカレントミラー回路。
【請求項３】
前記入力電流の範囲は、
前記第１のトランジスタがオン状態である場合に流れるドレイン電流の値と、
前記第２のトランジスタがオン状態である場合に流れるドレイン電流の値と、
に基づいて設定されることを特徴とする請求項１又は２に記載のカレントミラー回路。
【請求項４】
前記第１のトランジスタがオン状態である場合に流れるドレイン電流の値と、前記第２のトランジスタがオン状態である場合に流れるドレイン電流の値は、前記第１のトランジスタ及び前記第２のトランジスタの双方を作成することが可能な最短のチャンネル長を有し、前記第１のトランジスタ及び前記第２のトランジスタの双方を作成することが可能な最小のチャンネル幅を有する前記第１のトランジスタ及び前記第２のトランジスタに基づいて設定されることを特徴とする請求項３に記載のカレントミラー回路。
【請求項５】
前記最短のチャンネル長及び前記最小のチャンネル幅における、前記第１のトランジスタがオン状態である場合に流れるドレイン電流の値をＩｏｎ＿ＴＦＥＴとし、
前記最短のチャンネル長及び前記最小のチャンネル幅における、前記第２のトランジスタがオン状態である場合に流れるドレイン電流の値をＩｏｎ＿ＭＯＳＦＥＴとするとき、
前記入力電流は、Ｉｏｎ＿ＴＦＥＴよりも大きく、かつ、√（Ｉｏｎ＿ＴＦＥＴ・Ｉｏｎ＿ＭＯＳＦＥＴ）よりも小さい範囲に設定されること、
を特徴とする請求項４に記載のカレントミラー回路。
【請求項６】
ＴＦＥＴで構成される第１のトランジスタであって、そのドレインとゲートが接続された、第１のトランジスタと、
ＭＯＳＦＥＴで構成される第２のトランジスタであって、そのゲートと前記第１のトランジスタのゲートとが接続された、第２のトランジスタと、
を備えることを特徴とするカレントミラー回路。
【請求項７】
電流による読み出しを可能とする、記憶素子と、
前記記憶素子が第１のトランジスタのドレイン側に接続される請求項１乃至６のいずれかに記載の、カレントミラー回路と、
を備えることを特徴とするメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、カレントミラー回路及びメモリセルに関する。
【背景技術】
【０００２】
カレントミラー回路は、基準電流と同じ大きさの電流を分配するときや、基準電流に倍率をかけて電流を分配する際に利用される回路である。例えば、２以上の電流源が必要であるが、電流源が１つしか確保できない場合などに利用される。このカレントミラー回路は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）又はバイポーラトランジスタから構成されていることが多い。
【０００３】
ＭＯＳＦＥＴで構成されるカレントミラー回路は、通常は入力側のトランジスタを飽和電流領域で駆動する。そして、トランジスタの飽和電流はチャンネル長の逆数に比例する。このことから、従来のＭＯＳＦＥＴのみで構成されるカレントミラー回路において入力電流を１／１０や１／１００といった倍率で下げる場合、つまり、入力電流を高い倍率で増幅した出力電流を得ようとする場合、入力側のＭＯＳＦＥＴのチャンネル長を長くする必要がある。
【０００４】
しかしながら、チャンネル長を長くすると、入力側トランジスタの負荷容量が増加してしまう。さらに、カレントミラー回路全体としてのレイアウト面積も増加する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−７３０２８
【特許文献２】特開２０１４−１８７２９６
【特許文献３】特開２００４−３１９９３２
【特許文献４】特開平７−３２６７２９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の実施形態は、カレントミラー回路にＴＦＥＴ（Tunnel FET）とＭＯＳＦＥＴを併用することにより、チャンネル長を長くすることなく入力電流領域を下げることが可能なカレントミラー回路を実現する。すなわち、入力電流領域を下げる一方で、レイアウト面積増加を抑制し、さらには、入力側の寄生容量増加を抑制することが可能なカレントミラー回路を実現する。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係るカレントミラー回路は、
入力電流が流れるＴＦＥＴから構成される、第１のトランジスタと、
出力電流が流れるＭＯＳＦＥＴから構成される第２のトランジスタであって、前記第１のトランジスタと互いのゲートが接続される、第２のトランジスタと、
を備える。
【０００８】
また、本発明の実施形態に係るカレントミラー回路は、
ＴＦＥＴで構成される第１のトランジスタのドレインと当該第１のトランジスタのゲートが接続され、
ＭＯＳＦＥＴで構成される第２のトランジスタのゲートと前記第１のトランジスタのゲートが接続される。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態に係るカレントミラー回路を示す図である。
【図２】図２は、第１実施形態に係るカレントミラー回路の入力電流とゲート面積の関係を示すグラフである。
【図３】図３は、第１実施形態に係るカレントミラー回路のレイアウトの一例を模式的に示す図である。
【図４】図４は、第１実施形態に係るカレントミラー回路のレイアウトの一例を模式的に示す図である。
【図５】図５は、第１実施形態に係るカレントミラー回路の回路シミュレーションの状態を示す図である。
【図６】図６は、第１実施形態に係るカレントミラー回路の回路シミュレーション結果を示すグラフである。
【図７】図７は、第１実施形態に係るカレントミラー回路の別の例を示す図である。
【図８】図８は、第２実施形態に係るメモリセル及びメモリアレイを示す図である。
【図９】図９は、第２実施形態に係るメモリアレイの別の例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１実施形態）
第１実施形態に係るカレントミラー回路は、入力電流の流れる側のトランジスタをＴＦＥＴとし、出力電流の流れる側のトランジスタをＭＯＳＦＥＴとすることにより、チャンネル長を長くすることなく入力電流の領域を下げることを可能としたものである。より詳しくを、以下に説明する。
【００１２】
図１は、本実施形態に係るカレントミラー回路１０を示す図である。図１に示す通り、本実施形態に係るカレントミラー回路１０は、入力側にｎ型ＴＦＥＴ１２と、出力側にｎ型ＭＯＳＦＥＴ１４を備えて構成される。一般的にカレントミラー回路は、入力電流と同じ大きさの電流を出力電流としたり、入力電流を所定の倍率で増減して出力電流としたりするが、本実施形態においては、入力電流を１以上の所定の倍率で増幅して出力する。すなわち、本実施形態では、動作時におけるｎ型ＴＦＥＴ１２の飽和電流量が、ｎ型ＭＯＳＦＥＴ１４の飽和電流量より小さいことを前提としている。
【００１３】
ｎ型ＴＦＥＴ１２は、ドレインＤとゲートＧとが入力電流ＩＲＥＦの入力する入力端子に接続され、ソースＳが接地されている。ｎ型ＭＯＳＦＥＴ１４は、ドレインＤが出力電流ＩＯＵＴの出力する出力端子に接続され、ゲートＧはｎ型ＴＦＥＴ１２のゲートＧに接続され、ソースＳは接地されている。すなわち、ｎ型ＴＦＥＴ１２とｎ型ＭＯＳＦＥＴ１４は、互いのゲートＧが接続されているカレントミラー回路を構成する。図１の例では、入力電流ＩＲＥＦは、例として電流源１６で表されているが、回路上で発生した電流であってもよい。
【００１４】
図１は回路図であったが、次に、レイアウトの観点からカレントミラー回路１０の構成について説明する。図２は、トランジスタのオン電流と入力側トランジスタのゲート面積の関係を示す図である。横軸、縦軸ともに対数軸で表されている。ここで、縦軸の基準値「１」は、ＴＦＥＴとＭＯＳＦＥＴとをともに作成することが可能な最短のチャンネル長及び最小のチャンネル幅における入力側トランジスタのゲート面積とする。また、この入力側トランジスタのゲート面積におけるＴＦＥＴのオン電流をＩｏｎ＿ＴＦＥＴとおき、この入力側トランジスタのゲート面積におけるＭＯＳＦＥＴのオン電流をＩｏｎ＿ＭＯＳＦＥＴとおく。ここで、オン電流とは、トランジスタがオンのときに流れるドレイン電流の値のことをいう。上述したように、入力電流の領域を下げることを考えているので、主に入力電流側のトランジスタについて説明する。
【００１５】
右上がりの直線は、入力側にＴＦＥＴ１２を備え、出力側にＭＯＳＦＥＴ１４を備えるＴＦＥＴ／ＭＯＳＦＥＴハイブリッド型のカレントミラー回路１０の入力側トランジスタのゲート面積を表している。ＴＦＥＴは、チャンネル長の増減によりオン電流に大きな変化はなく、チャンネル幅を広くするとオン電流が増加することから、入力電流を増加させるためには入力側トランジスタのゲート面積を広くとる必要があることを示している。左下の点Ｐ３から右上の点Ｐ２へ向けて、入力電流と入力側トランジスタのゲート面積がともに増大していくことが分かる。
【００１６】
一方で、右下がりの直線は、入力側及び出力側の双方にＭＯＳＦＥＴ１４を備えるカレントミラー回路の入力側トランジスタのゲート面積を表している。ＭＯＳＦＥＴのオン電流はチャンネル幅／チャンネル長の比によって増減する。チャンネル幅の値はこれ以上小さくできないことから、チャンネル幅を最小値で固定し、チャンネル長を長くすることにより、入力電流の領域を小さくすることが可能であることが分かる。すなわち、カレントミラー回路の入力電流を減少させる場合、チャンネル長を長くすることが必要であるので、入力側トランジスタのゲート面積が増大していく。これを図に表したのが右下の点Ｐ４から左上の点Ｐ１へ向かう直線である。
【００１７】
図３（ａ）乃至図３（ｄ）は、図２の点Ｐ１乃至点Ｐ４におけるカレントミラー回路のレイアウトを示した図である。各カレントミラー回路は、ゲート領域Ｇと、ソース領域Ｓと、ドレイン領域Ｄと、を備えた入力側トランジスタ及び出力側トランジスタを備えて構成される。また、入力側のトランジスタは、ゲート領域Ｇとドレイン領域Ｄがショートされている。ここで、ＴＦＥＴとＭＯＳＦＥＴの双方を作成することができる最短のチャンネル長をＬ０と、最小のチャンネル幅をＷ０とする。各図におけるカレントミラーの左側のトランジスタが入力側、右側のトランジスタが出力側のトランジスタである。
【００１８】
これら図３（ａ）乃至図３（ｄ）に示すように、カレントミラー回路のレイアウト面積は、ゲート領域Ｇの面積により変化する。すなわち、カレントミラー回路のレイアウトにおいては、チャンネル長の長さ及びチャンネル幅の大きさは、このゲート領域Ｇの大きさが変化することにより実現される。具体的には、入力側のチャンネル長をＬ０より長くした（ａ）においては、長くしたチャンネル長に基づいてレイアウト面積が広くなる。同様に、入力側のチャンネル幅をＷ０より大きくした（ｂ）においても、大きくしたチャンネル幅に基づいてレイアウト面積が広くなる。
【００１９】
図３（ａ）の点Ｐ１におけるカレントミラー回路は、入力側及び出力側のトランジスタがともにＭＯＳＦＥＴから構成され、上述したように、入力側のチャンネル長がＬ０に比べて長くなっている。図３（ｂ）の点Ｐ２におけるカレントミラー回路は、入力側のトランジスタがＴＦＥＴで構成され、出力側のトランジスタがＭＯＳＦＥＴで構成されており、入力側のＴＦＥＴのチャンネル幅がＷ０に比べて大きくなっている。点Ｐ３及び点Ｐ４におけるレイアウトは、図３（ｃ）及び図３（ｄ）にそれぞれ示されている通り、最小のレイアウトサイズで構成されている。
【００２０】
図２及び図３において、図２のグラフの上部に行くほどゲート面積が大きくなり、これに伴い回路のレイアウト面積が大きくなることを考慮すると、レイアウト面積の観点からは、グラフの下部でカレントミラー回路を構成することが望ましい。チャンネル長とチャンネル幅がおおよそ同じサイズであると仮定すると、二つのグラフの交点の横軸の値は、対数目盛であることから、√（Ｉｏｎ＿ＭＯＳＦＥＴ・Ｉｏｎ＿ＴＦＥＴ）となることが計算できる。すなわち、入力電流が、Ｉｏｎ＿ＴＦＥＴ＜（入力電流）＜√（Ｉｏｎ＿ＭＯＳＦＥＴ・Ｉｏｎ＿ＴＦＥＴ）となる範囲においては、入力側のトランジスタがＴＦＥＴで構成され、出力側のトランジスタがＭＯＳＦＥＴで構成されているカレントミラー回路の方がレイアウト面積を小さくできる。
【００２１】
一方で、√（Ｉｏｎ＿ＭＯＳＦＥＴ・Ｉｏｎ＿ＴＦＥＴ）＜（入力電流）＜Ｉｏｎ＿ＭＯＳＦＥＴとなる入力電流の範囲においては、入力側、出力側の双方のトランジスタがＭＯＳＦＥＴで構成されているカレントミラー回路の方がレイアウト面積を小さくできることが分かる。なお、√（Ｉｏｎ＿ＭＯＳＦＥＴ・Ｉｏｎ＿ＴＦＥＴ）＝（入力電流）の場合はどちらの構成のカレントミラー回路であっても入力される電流と、レイアウト面積の優劣はないので、回路設計等の面から入力側のトランジスタを選択することができる。
【００２２】
次に、実際のレイアウトについて説明する。図４（ａ）は、アクティブエリア間のデザインルールやイオン注入条件などから決定されるマージンやオフセットを含めた回路サイズを示す図である。Ｌ０を１２０ｎｍ、Ｗ０を９０ｎｍとし、この時のＭＯＳＦＥＴのオン電流が５０ｕＡ、ＴＦＥＴのオン電流が５ｎＡとなる場合を想定している。全体的なレイアウト面積は、上記のマージンやオフセットを考慮して５８０ｎｍ×５００ｎｍとなる。この場合の入力電流と回路のレイアウト面積の関係を表したのが図４（ｂ）のグラフとなる。
【００２３】
このグラフより、上述した通り５ｎＡ＜（入力電流）＜５００ｎＡ（＝√（５０ｕＡ・５００ｎＡ））となる範囲においては、入力側のトランジスタをＴＦＥＴとすることによりレイアウト面積を小さくすることが可能であることがわかる。なお、この図における数値は例として挙げたものであり本実施形態を特定するものではなく、入力電流の範囲は、上述したＩｏｎ＿ＴＦＥＴ＜（入力電流）＜√（Ｉｏｎ＿ＭＯＳＦＥＴ・Ｉｏｎ＿ＴＦＥＴ）であればよい。
【００２４】
次に、本実施形態に係るカレントミラー回路１０の作用について図５を用いて説明する。図５（ａ）は、本実施形態に係るカレントミラー回路１０を動作させるための回路を構成したものである。具体的には、図１に示すカレントミラー回路１０にドレイン電圧ＶＤＤを印加し、電流をモニタリングするために出力側のｎ型ＭＯＳＦＥＴ１４のドレイン端子を抵抗Ｒ１と接続した構成となっている。
【００２５】
ｎ型ＴＦＥＴ１２のドレイン側に電圧ＶＤＤが印加され、この印加された電圧ＶＤＤがｎ型ＴＦＥＴ１２のゲートしきい値電圧を超えると、ｎ型ＴＦＥＴ１２がオンとなりｎ型ＴＦＥＴ１２のドレイン−ソース間に、電流ＩＲＥＦが流れる。このとき、ｎ型ＴＦＥＴ１２及びｎ型ＭＯＳＦＥＴ１４の双方のゲートに印加された電圧Ｖｘが、ｎ型ＭＯＳＦＥＴ１４のゲートしきい値電圧を超えていると、ｎ型ＭＯＳＦＥＴのゲート−ソース間電圧とドレイン電流との間の電気的特性に基づいて、電流ＩＯＵＴが流れる。すなわち、出力電流ＩＯＵＴは、出力側のＭＯＳＦＥＴの特性に応じて変化するので、ＭＯＳＦＥＴを必要に応じて変更することにより、所望する出力電流ＩＯＵＴを得ることができる。
【００２６】
一方、図５（ｂ）は、入力側のトランジスタをｎ型ＴＦＥＴ１２から同じレイアウトのｎ型ＭＯＳＦＥＴ１４へと組み替えたものである。こちらの場合は、トランジスタの特性が全く同じであれば、同じゲートしきい値電圧で電流が流れるため、ＩＯＵＴ＝ＩＲＥＦとなる電流が出力側に流れる。ただし、アーリー電圧の影響を受けると、出力側の電流が多く流れることがある。
【００２７】
図５（ａ）及び図５（ｂ）においては、ｎ型ＴＦＥＴ１２とｎ型ＭＯＳＦＥＴ１４との双方について、チャンネル長を０．１２ｕｍ、チャンネル幅を１ｕｍとし、ｎ型ＴＦＥＴ１２の駆動力は、ｎ型ＭＯＳＦＥＴ１４の駆動力の約１／１０００とする。また、抵抗Ｒ１の抵抗値は、１ＭΩとする。これらのカレントミラー回路に、ドレイン電圧ＶＤＤを１．２ＶとしてＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によりシミュレーションをした結果が図６に示されるグラフとなる。
【００２８】
図６は、横軸を入力電流ＩＲＥＦ［Ａ］、縦軸の上半分部分を出力電流ＩＯＵＴ［Ａ］、縦軸の下半分部分を出力電圧ＶＯＵＴ［Ｖ］として、シミュレーション結果をグラフにしたものである。なお、電流ＩＲＥＦ及び電流ＩＯＵＴの軸は対数軸とする。この図６に示すように、ＴＦＥＴ／ＭＯＳＦＥＴハイブリッド型のカレントミラー回路１０は、ＭＯＳＦＥＴのみから構成されるカレントミラー回路に比較して、出力電流ＩＯＵＴの飽和電流量は同じ値である一方で、動作電流領域を約２．５桁小さくできることがグラフから読み取れる。すなわち、出力電流ＩＯＵＴ及び出力電圧ＶＯＵＴが飽和する領域であるとき、ＴＦＥＴ／ＭＯＳＦＥＴハイブリッド型のカレントミラー回路１０の入力電流は、ＭＯＳＦＥＴ飲みから構成されるカレントミラー回路と比較して、２．５桁ほど小さくすることが可能であることが分かる。
【００２９】
以上のように、本実施形態に係るカレントミラー回路１０によれば、入力側トランジスタをＴＦＥＴ１２で構成し、出力側トランジスタをＭＯＳＦＥＴ１４で構成することとしたので、入力電流がＩｏｎ＿ＴＦＥＴ＜（入力電流）＜√（Ｉｏｎ＿ＭＯＳＦＥＴ・Ｉｏｎ＿ＴＦＥＴ）という範囲においては、入力側と出力側の双方のトランジスタをＭＯＳＦＥＴで構成する場合と比べて、レイアウト面積増加を抑制することが可能となる。さらに、入力電流を減少させるためにチャンネル長を長くする必要がないのでゲート面積を削減することができ、結果的にカレントミラー回路全体としての負荷容量増加も抑制することが可能となる。また、出力側にＭＯＳＦＥＴを用いているので、出力電流ＩＯＵＴの値はＭＯＳＦＥＴの特性により決定される。
【００３０】
なお、上述した例では、ＴＦＥＴ及びＭＯＳＦＥＴをｎ型のトランジスタとしたが、これらのトランジスタはｐ型を用いても同様の効果を得ることができる。この場合、図７に示すように、カレントミラー回路２０を構成すればよい。入力側のｐ型ＴＦＥＴ２２は、ドレインＤとゲートＧは入力電流が入力される端子２６に接続され、ソースＳが電源と接続される。出力側のｐ型ＭＯＳＦＥＴ２４は、ドレインＤが出力端子に接続され、ゲートＧはｐ型ＴＦＥＴ２２のドレインＤ、ゲートＧと接続され、ソースＳは電源と接続される。
【００３１】
（第２実施形態）
上述した第１実施形態おいては、入力側トランジスタをＴＦＥＴで構成し、出力側トランジスタをＭＯＳＦＥＴで構成したカレントミラー回路について説明をしたが、本実施形態においては、この第１実施形態で説明したカレントミラー回路を利用したメモリセルについて説明をする。以下、上述した実施形態とは異なる部分を詳しく説明する。
【００３２】
図８は、本実施形態におけるメモリセル及びメモリアレイを示した図である。図８（ａ）に示すように本実施形態に係るメモリセル３０は、カレントミラー回路２０と、記憶素子３２と、を備えて構成される。カレントミラー回路２０は、例えば、図７に示す第１実施形態に係るカレントミラー回路２０と同等のものであり、入力側トランジスタｐ型ＴＦＥＴ２２と、出力側トランジスタｐ型ＭＯＳＦＥＴ２４と、を備えて構成される。ＴＦＥＴ２２及びＭＯＳＦＥＴ２４のソースＳは、電源ＶＤＤに接続される。また、ＴＦＥＴ２２のドレインＤは、記憶素子３２と接続され、ＭＯＳＦＥＴ２４のドレインＤは、ビット線ＢＬ、及び記憶端子３２の出力側と接続される。
【００３３】
記憶素子３２は、例えば、ＦｅＭＯＳＦＥＴ（強誘電性ＭＯＳＦＥＴ：Ferroelectric MOSFET）で構成され、カレントミラー回路２０の入力側のトランジスタであるＴＦＥＴ２２のドレイン端子Ｄと接続され、かつ、ビット線ＢＬと接続される。より具体的には、ゲート絶縁膜に記憶された０／１の２状態によってソース−ドレイン間の電流に基づいて二値の判定を行う、電流による判定を可能とする記憶素子で構成される。この場合、記憶素子３２の低抵抗時の抵抗値とＴＦＥＴ２２の飽和状態における抵抗値が近くなるように設定する。図８（ｂ）に示されているワード線ＷＬの選択は、この記憶素子３２のゲートに電圧をかけることにより行われる。
【００３４】
図８（ｂ）は、図８（ａ）のメモリセル３０を用いたメモリアレイ４０のデータの読み出しについて説明するための図である。メモリアレイ４０は、メモリセル３０をアレイ状に配列したものである。このメモリアレイ４０に記憶されている情報は、キャパシタＣＢＬと、カレントミラー回路４２と、抵抗Ｒ２と、センスアンプ４８と、を備えて構成される回路によって読み出すことが可能である。
【００３５】
キャパシタＣＢＬは、メモリセル３０に記憶されている０／１の２つの状態を読み出すためのキャパシタであり、片方の端子がメモリセル３０に接続され、もう一方の端子が接地されている。プリチャージされることにより電荷が保持され、この保持された電荷による電圧とメモリセルから出力される電圧の高低により、メモリセル３０が保持している状態が０／１の２つの状態をいずれかの状態であるかを読み出すことができる。
【００３６】
カレントミラー回路４２は、入力側トランジスタであるｎ型ＭＯＳＦＥＴ４４と、出力側トランジスタであるｎ型ＭＯＳＦＥＴ４６と、から構成される。図に示されているように、ＭＯＳＦＥＴ４４のドレインＤ及びゲートＧは互いに接続された上でメモリセル３０の出力端子と接続され、ソースＳは接地される。また、ＭＯＳＦＥＴ４６のゲートＧは、ＭＯＳＦＥＴ４４のドレインＤ及びゲートＧと接続され、ソースＳは接地され、ドレインＤは、抵抗Ｒ２及びセンスアンプ４８と接続される。
【００３７】
抵抗Ｒ２は、電圧ＶＤＤからＩＲＥＡＤによる電圧降下をさせるための抵抗であり、カレントミラー回路４２の出力側にセンスアンプ４８と並列に接続される。センスアンプ４８は、メモリセル３０から出力された電圧を増幅し、デジタルレベルとして取り扱うことを可能とする回路である。
【００３８】
以下、このメモリアレイ４０に記憶されている情報を読み出す作用について説明をする。記憶素子３２は、ゲート絶縁膜の状態を電流で読み出すことにより、記憶されているデータを読むことが可能な素子である。この記憶素子３２の微少な読み出し電流を、デジタルレベルとして取り扱うことを可能とする電流にするのが、カレントミラー回路２０及び図８（ｂ）に示されている回路である。例えば、図６のシミュレーションに用いたカレントミラー回路と同等のカレントミラー回路を、カレントミラー回路２０として使用すると、記憶素子３２の読み出し電流Ｉ０をカレントミラー回路２０の入力電流とすることにより、出力電流として１００倍以上の大きさの電流αＩ０を出力する。すなわち、図８（ａ）においてα＞１００とすることができ、メモリセル３０からは電流ＩＲＥＡＤ＝αＩ０が出力される。
【００３９】
次に、キャパシタＣＢＬに蓄えられている電荷による電位と、メモリセル３０の出力する電位との比較により、メモリセル３０の出力する電流ＩＲＥＡＤがカレントミラー回路４２に入力される。具体的には、キャパシタＣＢＬに蓄えられている電荷による電位が、メモリセル３０の出力する電位よりも高い場合には、メモリセル３０から電流は出力されず、出力結果は０となる。一方で、キャパシタＣＢＬに蓄えられている電荷による電位が、メモリセル３０の出力する電位以下である場合には、メモリセル３０から電流ＩＲＥＡＤが出力される。
【００４０】
メモリセル３０からの出力電流ＩＲＥＡＤがカレントミラー回路４２の入力側トランジスタ４４のドレインＤに入力されると、電流ＩＲＥＡＤは、カレントミラー回路４２により出力側にミラーリングされる。抵抗Ｒ２において、カレントミラー回路４２から出力されたＩＲＥＡＤにより電圧降下が生じ、ドレイン電圧ＶＤＤから電圧降下された電圧がセンスアンプ４８へと入力される。センスアンプ４８へ入力された電圧は、参照電圧ＶＲＥＦとの差が情報の読み出しに必要な電圧まで増幅される。このセンスアンプ４８から出力された結果を読み取ることにより、メモリセル３０に記憶されている状態、すなわち記憶素子３２に記憶されている状態を読み出すことが可能となる。
【００４１】
以上のように、本実施形態によれば、上述した第１実施形態に係るカレントミラー回路２０を利用することにより微弱な電流を流す記憶素子からも必要な電圧レベルの信号を読み出すことが可能となる。ＴＦＥＴを入力側のトランジスタとして使用したカレントミラー回路は、上述したとおりそのレイアウト面積を小さく保ったまま出力電流を増幅することが可能である。さらに、この場合、記憶素子３２は、微弱な電流を出力可能であればよいので、記憶素子３２自体の回路のレイアウト面積を削減することができる。すなわち、記憶素子３２のレイアウト面積及び微弱な電流を読み出すためのカレントミラー回路２０のレイアウト面積の双方を削減することより、今まで以上にメモリセルのレイアウト面積を小さくすることが可能となる。
【００４２】
なお、メモリセル３０からの出力電流ＩＲＥＡＤがデータの読み出しに十分な値ではない場合は、図９に示すように、読み出し回路にもＴＦＥＴを用いたカレントミラー回路１０を使用することも考えられる。また、一方で、メモリセル３０からの出力される電流ＩＲＥＡＤにより、記憶素子３２の状態を取得することができるのであれば、キャパシタＣＢＬを省略することが可能である。
【００４３】
また、上述した各実施形態においては、トランジスタの一部にｐ型又はｎ型で記載した箇所があるが、これらは発明の要旨の範囲を限定する物ではなく、使用態様により、ｎ型又はｐ型に適宜変更してもよい。  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として呈示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。
【符号の説明】
【００４４】
１０：カレントミラー回路、１２：ｎ型ＴＦＥＴ、１４：ｎ型ＭＯＳＦＥＴ、２０：カレントミラー回路、２２：ｐ型ＴＦＥＴ、２４：ｐ型ＭＯＳＦＥＴ
【図１】
0006356647.tif 000002
【図２】
0006356647.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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