(57)【特許請求の範囲】
【請求項１】
温度センサであって、
ゲートを有する第１のトランジスタと、
前記第１のトランジスタの前記ゲートに結合されたゲートを有する第２のトランジスタと、
前記第１および第２のトランジスタの前記ゲートに結合されたキャパシタと、
前記第１および第２のトランジスタの前記ゲートにバイアスをかけること、ここにおいて、前記第１および第２のトランジスタは、サブスレッショルド領域において動作する、および前記第２のトランジスタのソースに結合されたレジスタを使用して、前記第１のトランジスタのゲート・ソース間電圧と前記第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成することを行うように構成されたバイアス回路と、ここにおいて、前記第１のトランジスタの前記ゲート・ソース間電圧と前記第２のトランジスタの前記ゲート・ソース間電圧との前記差は、前記レジスタの両端に印加され、前記生成された電流は、前記レジスタ中を流れる電流に比例する、
前記電流をデジタル温度示数に変換するように構成されたアナログ・デジタル変換器（ＡＤＣ）と
を備える、温度センサ。
【請求項２】
前記ＡＤＣは、
前記電流を周波数に変換するように構成された発振器と、
前記周波数をデジタルカウント値に変換するように構成されたカウンタと、ここにおいて、前記デジタル温度示数は、前記デジタルカウント値を備える、
を備える、請求項１に記載の温度センサ。
【請求項３】
前記生成された電流は、前記レジスタ中を流れる前記電流にほぼ等しい、請求項１に記載の温度センサ。
【請求項４】
前記レジスタは、前記第２のトランジスタの前記ソースと接地との間で結合される、請求項１に記載の温度センサ。
【請求項５】
前記第１のトランジスタは、第１の電界効果トランジスタ（ＦＥＴ）を備え、前記第２のトランジスタは、第２のＦＥＴを備える、請求項１に記載の温度センサ。
【請求項６】
前記バイアス回路は、前記第１のトランジスタの電流と前記第２のトランジスタの電流との比が温度範囲にわたってほぼ一定であるように、前記第１および第２のトランジスタの前記ゲートにバイアスをかけるように構成される、請求項１に記載の温度センサ。
【請求項７】
前記比は、１にほぼ等しい、請求項６に記載の温度センサ。
【請求項８】
温度を感知するための方法であって、
第１および第２のトランジスタがサブスレッショルド領域において動作するように、前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートにバイアスをかけることと、
キャパシタを前記第１および第２のトランジスタの前記ゲートに結合することと、
前記第１のトランジスタのゲート・ソース間電圧と前記第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成することと、
前記電流をデジタル温度示数に変換することと
を備え、
前記電流を生成することは、前記第１のトランジスタの前記ゲート・ソース間電圧と前記第２のトランジスタの前記ゲート・ソース間電圧との前記差を、レジスタの両端に印加することを備え、前記生成された電流は、前記レジスタ中を流れる電流に比例する、方法。
【請求項９】
前記電流を前記デジタル温度示数に変換することは、
前記電流を周波数に変換することと、
前記周波数をデジタルカウント値に変換することと、ここにおいて、前記デジタル温度示数は、前記デジタルカウント値を備える、
を備える、請求項８に記載の方法。
【請求項１０】
前記生成された電流は、前記レジスタ中を流れる前記電流にほぼ等しい、請求項８に記載の方法。
【請求項１１】
前記第１のトランジスタは、第１の電界効果トランジスタ（ＦＥＴ）を備え、前記第２のトランジスタは、第２のＦＥＴを備える、請求項８に記載の方法。
【請求項１２】
前記第１のトランジスタの電流と前記第２のトランジスタの電流との比が温度範囲にわたってほぼ一定であるように、前記第１および第２のトランジスタの前記ゲートにバイアスをかけることをさらに備える、請求項８に記載の方法。
【請求項１３】
前記比は、１にほぼ等しい、請求項１２に記載の方法。
【請求項１４】
温度を感知するための装置であって、
第１および第２のトランジスタがサブスレッショルド領域において動作するように、前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートにバイアスをかけるための手段と、ここにおいて、キャパシタが前記第１および第２のトランジスタの前記ゲートに結合される、
前記第１のトランジスタのゲート・ソース間電圧と前記第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成するための手段と、
前記電流をデジタル温度示数に変換するための手段と
を備え、
前記電流を生成するための前記手段は、前記第１のトランジスタの前記ゲート・ソース間電圧と前記第２のトランジスタの前記ゲート・ソース間電圧との前記差を、レジスタの両端に印加するための手段を備え、前記生成された電流は、前記レジスタ中を流れる電流に比例する、
装置。
【請求項１５】
前記電流を前記デジタル温度示数に変換するための前記手段は、
前記電流を周波数に変換するための手段と、
前記周波数をデジタルカウント値に変換するための手段と、ここにおいて、前記デジタル温度示数は、前記デジタルカウント値を備える、
を備える、請求項１４に記載の装置。
【請求項１６】
前記生成された電流は、前記レジスタ中を流れる前記電流にほぼ等しい、請求項１４に記載の装置。
【請求項１７】
前記第１のトランジスタは、第１の電界効果トランジスタ（ＦＥＴ）を備え、前記第２のトランジスタは、第２のＦＥＴを備える、請求項１４に記載の装置。
【請求項１８】
前記第１のトランジスタの電流と前記第２のトランジスタの電流との比が温度範囲にわたってほぼ一定であるように、前記第１および第２のトランジスタの前記ゲートにバイアスをかけるための手段をさらに備える、請求項１４に記載の装置。
【請求項１９】
前記比は、１にほぼ等しい、請求項１８に記載の装置。
【請求項２０】
前記バイアス回路は、前記第１および第２のトランジスタのうちの少なくとも１つに各々結合された複数の電流ミラーをさらに備える、請求項１に記載の温度センサ。
【請求項２１】
前記複数の電流ミラーの各々は、複数の電界効果トランジスタ（ＦＥＴ）を含む、請求項２０に記載の温度センサ。
【請求項２２】
前記複数の電流ミラーの各々内の前記複数のＦＥＴは、第１のゲート幅のゲート幅で構成され、
前記第１および第２のトランジスタは、前記第１のゲート幅よりも十分に大きい第２のゲート幅で構成され、
前記複数の電流ミラーの各々内の前記複数のＦＥＴがアクティブ領域において動作する一方で、前記第１および第２のトランジスタは、前記サブスレッショルド領域において動作する、
請求項２１に記載の温度センサ。
【請求項２３】
前記キャパシタは、前記第１および第２のトランジスタの前記ゲートにバイアスをかけることの調整を引き起こす、請求項８に記載の方法。
【請求項２４】
バイアスをかけることは、前記第１および第２のトランジスタのうちの少なくとも１つに結合された１つまたは複数の電流ミラーを有する前記第１および第２のトランジスタに流れるか、またはそこから外に流れるより多くの電流のうちの１つをミラーすることをさらに備える、請求項８に記載の方法。
【請求項２５】
前記１つまたは複数の電流ミラーの各々は、第１のゲート幅のゲート幅で構成された複数の電界効果トランジスタ（ＦＥＴ）を含み、
前記第１および第２のトランジスタは、前記第１のゲート幅よりも十分に大きい第２のゲート幅で構成され、
前記それぞれのゲート幅により、前記１つまたは複数の電流ミラー内の前記複数のＦＥＴをアクティブ領域において動作する一方で、前記第１および第２のトランジスタを前記サブスレッショルド領域において動作する、
請求項２４に記載の方法。
【請求項２６】
前記第１のトランジスタの前記ゲートおよび前記第２のトランジスタの前記ゲートにバイアスをかけるための前記手段を調整するための手段をさらに備え、調整するための前記手段は、前記第１および第２のトランジスタの前記ゲートに結合された前記キャパシタを含む、請求項１４に記載の装置。
【請求項２７】
前記第１のトランジスタの前記ゲートおよび前記第２のトランジスタの前記ゲートにバイアスをかけるための手段のための前記手段は、前記第１および第２のトランジスタの電流を電流ミラーするための手段をさらに備える、請求項１４に記載の装置。
【請求項２８】
電流ミラーするための手段は、複数の電界効果トランジスタ（ＦＥＴ）を含む、請求項２７に記載の装置。
【請求項２９】
電流ミラーするための前記手段内の前記複数のＦＥＴは、第１のゲート幅のゲート幅で構成され、
前記第１および第２のトランジスタは、前記第１のゲート幅よりも十分に大きい第２のゲート幅で構成され、
前記それぞれのゲート幅により、前記複数の電流ミラー内の前記複数のＦＥＴがアクティブ領域において動作する一方で、前記第１および第２のトランジスタは、前記サブスレッショルド領域において動作する、
請求項２８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本開示の態様は、一般に、温度感知に関し、より具体的には、温度センサに関する。
【背景技術】
【０００２】
[0002]  複数の温度センサがチップ上に統合され、チップ上の様々な位置で温度をモニタリングするために使用され得る。センサからの温度示数（Temperature readings）は、温度示数に基づいてチップ上の回路（例えば、中央処理ユニット（ＣＰＵ））を管理する温度管理デバイスに供給され得る。例えば、温度管理デバイスは、チップ上の１つまたは複数の位置での温度が高くなりすぎるのを防ぐために、温度示数に基づいて回路を管理し得、それは、場合によってはチップを傷つける可能性がある。この例では、温度示数が温度閾値よりも上昇する場合、温度管理デバイスは、温度を下げる（例えば、回路の周波数を低減する）ための措置を講じ得る。
【発明の概要】
【０００３】
[0003]  下記は、そのような実施形態の基本的な理解を提供するために、１つまたは複数の実施形態の簡略化された概要を提示する。この概要は、予期される全ての態様の広範囲に及ぶ要約ではなく、全ての実施形態のキーまたは不可欠な要素を識別すること、あるいは、任意のまたは全ての実施形態の範囲を描くことが意図されるものではない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つまたは複数の実施形態のうちのいくつかの概念を簡略化されたな形式で提示することである。
【０００４】
[0004]  第１の態様によると、温度センサが本明細書で説明される。温度センサは、ゲートを有する第１のトランジスタと、第１のトランジスタのゲートに結合されたゲートを有する第２のトランジスタと、第１および第２のトランジスタがサブスレッショルド領域（a sub-threshold region）において動作するように、第１および第２のトランジスタのゲートにバイアスをかけること、および第１のトランジスタのゲート・ソース間電圧（gate-to-source voltage）と第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成することを行うように構成されたバイアス回路と、を備える。温度センサはまた、電流をデジタル温度示数に変換するように構成されたアナログ・デジタル変換器（ＡＤＣ：analog-to-digital converter）を備える。
【０００５】
[0005]  第２の態様は、温度を感知するための方法に関する。方法は、第１および第２のトランジスタがサブスレッショルド領域において動作するように、第１のトランジスタのゲートおよび第２のトランジスタのゲートにバイアスをかけることと、第１のトランジスタのゲート・ソース間電圧と第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成することとを備える。方法はまた、電流をデジタル温度示数に変換することを備える。
【０００６】
[0006]  第３の態様は、温度を感知するための装置に関する。本装置は、第１および第２のトランジスタがサブスレッショルド領域において動作するように、第１のトランジスタのゲートおよび第２のトランジスタのゲートにバイアスをかけるための手段と、第１のトランジスタのゲート・ソース間電圧と第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成するための手段とを備える。本装置はまた、電流をデジタル温度示数に変換するための手段を備える。
【０００７】
[0007]  第４の態様は、温度センサと温度管理デバイスとを備えるシステムに関する。温度センサは、ゲートを有する第１のトランジスタと、第１のトランジスタのゲートに結合されたゲートを有する第２のトランジスタと、第１および第２のトランジスタがサブスレッショルド領域において動作するように、第１および第２のトランジスタのゲートにバイアスをかけること、および第１のトランジスタのゲート・ソース間電圧と第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成することを行うように構成されたバイアス回路と、を備える。温度センサはまた、電流をデジタル温度示数に変換するように構成されたアナログ・デジタル変換器（ＡＤＣ）を備える。温度管理デバイスは、温度センサに結合され、デジタル温度示数に基づいて回路の温度を決定すること、および温度に基づいて回路の１つまたは複数のパラメータを調整することを行うように構成される。
【０００８】
[0008]  前述のおよび関連する目的を達成するために、１つまたは複数の実施形態が以下で十分に説明され、特に請求項において示される特徴を備える。下記の説明および添付された図面は、１つまたは複数の実施形態の実例となる特定の態様を詳細に説明する。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のうちのごく一部を示すものであり、説明された実施形態は、全てのこのような態様およびそれらの同等物を含むことが意図される。
【図面の簡単な説明】
【０００９】
【図１】[0009]  図１は、本開示の実施形態に従った温度センサを示す。
【図２】[0010]  図２は、本開示の実施形態に従った、サブスレッショルド領域内で動作するトランジスタを備える温度感知回路の例示的な実施を示す。
【図３】[0011]  図３は、本開示の実施形態に従った、温度に応じた温度センサにおける周波数および電流を示す表である。
【図４】[0012]  図４は、本開示の実施形態に従った、温度管理デバイスの例を示す。
【図５】[0013]  図５は、本開示の実施形態に従った、温度較正の例を図示する表である。
【図６】[0014]  図６は、本開示の実施形態に従った、温度センサを較正するためのシステムの例を示す。
【図７】[0015]  図７は、本開示の実施形態に従った、温度を感知するための方法のフローチャートである。
【詳細な説明】
【００１０】
[0016]  添付された図面に関連して下記で説明される詳細な説明は、様々な構成の説明を意図したものであり、本明細書で説明される概念が実現され得る唯一の構成を表すことを意図したものではない。詳細な説明は、様々な概念の完全な理解を提供する目的のために特定の詳細を含む。しかしながら、これらの概念が、これらの特定の詳細なしで行われ得ることは、当業者にとって明らかであろう。いくつかの例では、そのような概念をあいまいにすることを避けるために、周知の構造およびコンポーネントが、ブロック図形態で示される。
【００１１】
[0017]  複数の温度センサがチップ上に統合され、チップ上の様々な位置で温度をモニタリングするために使用され得る。センサからの温度示数は、温度示数に基づいてチップ上の回路（例えば、中央処理ユニット（ＣＰＵ）、グラフィック処理ユニット（ＧＰＵ）、モデムなど）を管理する温度管理デバイスに供給され得る。例えば、温度管理デバイスは、チップ上の１つまたは複数の位置での温度が高くなりすぎるのを防ぐために、温度示数に基づいて回路を管理し得、それは、場合によってはチップを傷つける可能性がある。この例では、温度示数が温度閾値よりも上昇する場合、温度管理デバイスは、温度を下げる（例えば、回路の周波数およびまたは電源電圧を低減する）ための措置を講じ得る。
【００１２】
[0018]  バイポーラベースの温度センサ（bipolar-based temperature sensor）は、チップ上の温度を測定するために使用され得る。バイポーラベースの温度センサは、２つのバイポーラ接合トランジスタ（ＢＪＴ：bipolar junction transistors）を備え得、ここで、ＢＪＴの電流の比が固定され、ＢＪＴのベース・エミッタ電圧（base-emitter voltages of the BJTs）に基づいて温度示数が生成される。従来のバイポーラベースの温度センサは、複素型シグマ（complex sigma）アナログ・デジタル変換器（ＡＤＣ）を使用し、それは、比較的多くの量の電力を消費し、チップの比較的大きなエリアを占有する。加えて、これらの温度センサは、アナログ電力供給レール（analog power supply rail）を必要とし、それは通常、（例えば、ＣＰＵにおいて）デジタルロジックに電力を供給する（power）ために使用される電力供給レールよりも高い電圧である。結果として、これらの温度センサの配置は、アナログ供給レールが利用可能であるチップのエリアに制限される。これは、ＣＰＵ内のホットスポットの正確な温度示数を得るために、ＣＰＵ内にこれらのうちのセンサの１つまたは複数を配置することを妨げ得る。
【００１３】
[0019]  従って、小さく、より低い電力の温度センサが望ましい。また、デジタルロジックに電力を供給するために使用される電力供給レールによって電力を供給されることができる温度センサが望ましい。これは、温度センサがデジタルロジックを備える回路（例えば、ＣＰＵ）内に置かれる（組み込まれる）ことを可能にし得る。
【００１４】
[0020]  図１は、本開示の実施形態に従った温度センサ１００を示す。温度センサ１００は、温度感知回路１１０とアナログ・デジタル変換器１３０（ＡＤＣ）とを備える。温度感知回路１１０は、下記にさらに説明されるような、温度に比例する電流（「ＩＴｅｍｐ」と表される）を生成するように構成される。ＡＤＣ １３０は、温度感知回路１１０からの電流ＩＴｅｍｐをデジタル温度示数に変換するように構成される。
【００１５】
[0021]  温度感知回路１１０は、第１のトランジスタＮと第２のトランジスタＭとを備え、これらの両方は、Ｎ型電界効果トランジスタ（ＮＦＥＴ：N-type field-effect transistors）であり得る。第１および第２のトランジスタＮおよびＭのゲートは、連結され、電圧バイアスＶｂｉａｓによってバイアスをかけられる。温度感知回路１１０はまた、第１のトランジスタＮのソースと接地との間に結合されたレジスタ１２０を備える。第２のトランジスタＭのソースは、接地に結合される。ある態様では、レジスタ１２０は、対象とする温度範囲（a temperature range of interest）にわたってほぼ温度が不変である抵抗を有し、ポリシリコンレジスタ（polysilicon resistor）または他のタイプのレジスタを備え得る。
【００１６】
[0022]  温度感知回路１１０はさらに、第１および第２のトランジスタＮおよびＭのドレインと、第１および第２のトランジスタＮおよびＭのゲートとに結合されたバイアス回路１１５を備える。バイアス回路１１５は、第１のトランジスタＮの電流（「ＩＮ１」と表される）を感知すること、第２のトランジスタＭの電流（「ＩＭ１」と表される）を感知すること、および感知した電流に基づいて第１および第２のトランジスタＮおよびＭのゲートにおいて電圧バイアスＶｂｉａｓを調整することを行うように構成される。より具体的には、バイアス回路１１５は、第１および第２のトランジスタＮおよびＭの電流ＩＮ１とＩＭ１との比が、対象とする温度範囲にわたってほぼ一定である（固定される）ように、電圧バイアスＶｂｉａｓを調整する。ある例では、電流ＩＮ１とＩＭ１との比は、下記でさらに説明されるように、１にほぼ等しくなり得る。バイアス回路１１５はまた、第１および第２のトランジスタＮおよびＭの両方がサブスレッショルド領域で動作する（すなわち、電圧バイアスＶｂｉａｓが第１および第２のトランジスタＮおよびＭの閾値電圧を下回る）ように、電圧バイアスＶｂｉａｓを調整する。これらの条件下で第１および第２のトランジスタＮおよびＭを動作させることは、下記で説明されるように、第１および第２のトランジスタＮおよびＭの各々の電流が温度に比例することを引き起こす。
【００１７】
[0023]  サブスレッショルド領域内の第１のトランジスタＮの電流ＩＮ１は、  
【００１８】
【数１】
0006374036.tif 000002
によっておおよそ求められ得、ここで、Ｉｏは処理依存型定数（process dependent constant）であり、ＷＮは第１のトランジスタＮのゲート幅であり、Ｌは第１のトランジスタＮのゲート長であり、ＶＧＳ＿Ｎは第１のトランジスタＮのゲート・ソース間電圧であり、ＶＴは熱電圧（thermal voltage）である。バイアス回路１１５は、第１のトランジスタＮの閾値電圧を下回るバイアス電圧Ｖｂｉａｓを設定することによって、サブスレッショルド領域内で第１のトランジスタＮを動作させる。熱電圧ＶＴは、  
【００１９】
【数２】
0006374036.tif 000003
によっておおよそ求められ、ここで、ｋはボルツマン定数であり、Ｔはケルビンにおける絶対温度であり、ｑは電子電荷である。熱電圧ＶＴは、室温において２６ｍＶにほぼ等しく、第１のトランジスタＮの閾値電圧と混同されるべきではない。
【００２０】
[0024]  サブスレッショルド領域における第２のトランジスタＭの電流ＩＭ１は、  
【００２１】
【数３】
0006374036.tif 000004
によっておおよそ求められ得、ここで、Ｉｏは処理依存型定数であり、ＷＭは第２のトランジスタＭのゲート幅であり、Ｌは第２のトランジスタＭのゲート長であり、ＶＧＳ＿Ｍは第２のトランジスタＭのゲート・ソース間電圧であり、ＶＴは熱電圧である。バイアス回路１１５は、第２のトランジスタＭの閾値電圧を下回るバイアス電圧Ｖｂｉａｓを設定することによって、サブスレッショルド領域内で第２のトランジスタＭを動作させる。式（３）は、第１および第２のトランジスタＮおよびＭが同じゲート長Ｌと処理依存型定数Ｉｏとを有すると仮定する。第１および第２のトランジスタＮおよびＭは、それらが互いに近接するチップ上に組み立てられるので、同じ処理依存型定数Ｉｏを有すると仮定され得る。
【００２２】
[0025]  式（１）から式（３）を使用すると、第２のトランジスタＭのゲート・ソース間電圧ＶＧＳ＿Ｍと、第１のトランジスタＮのゲート・ソース間電圧ＶＧＳ＿Ｎとの差は、下記のように記載される。  
【００２３】
【数４】
0006374036.tif 000005
上述されるように、バイアス回路１１５は、電流ＩＮ１とＩＭ１との比が、対象とする温度範囲にわたってほぼ一定であるように、第１および第２のトランジスタＮおよびＭのゲートにおいて電圧バイアスＶｂｉａｓを調整する。そのため、式（４）での電流ＩＮ１とＩＭ１との比は、ほぼ一定である。また、第１および第２のトランジスタＮおよびＭのゲート幅ＷＮとＷＭとの比、ボルツマン定数ｋおよび電子電荷ｑは、全てほぼ一定である。最後に、レジスタ１２０の抵抗Ｒは、対象とする温度範囲にわたってほぼ温度が不変である。そのため、温度Ｔを除く式（４）の項目の全ては、対象とする温度範囲にわたってほぼ一定である。結果として、第１および第２のトランジスタＮおよびＭのゲート・ソース間電圧の差は温度に比例し、従って、温度を測定するために使用されることができる。ある態様では、第１および第２のトランジスタＮおよびＭのゲート・ソース間電圧の差は、下記でさらに説明されるように、温度に比例する電流に変換される。
【００２４】
[0026]  第１および第２のトランジスタＮおよびＭのゲートに印加された電圧バイアスＶｂｉａｓは、第２のトランジスタＭのソースが接地される（grounded）ため、第２のトランジスタＭのゲート・ソース間電圧ＶＧＳ＿Ｍに等しい。そのため、電圧Ｖｂｉａｓは、  
【００２５】
【数５】
0006374036.tif 000006
のように記載され得る。  
電圧バイアスＶｂｉａｓはまた、第１のトランジスタＮのゲート・ソース間電圧ＶＧＳ＿Ｎと、レジスタ１２０の両端の電圧降下（voltage drop across the resistor 120）との和に等しい。レジスタ１２０の両端の電圧降下は、ＩＮ１・Ｒに等しく、ここで、Ｒはレジスタ１２０の抵抗である。そのため、電圧バイアスＶｂｉａｓはまた、  
【００２６】
【数６】
0006374036.tif 000007
のようにも記載され得る。  
式（５）と（６）の右側を同等と見なす（Equating）と、下記の式  
【００２７】
【数７】
0006374036.tif 000008
が得られる。  
式（７）は、第１のトランジスタＮの電流ＩＮ１を表すために、下記のように書き換えられ得る。  
【００２８】
【数８】
0006374036.tif 000009
そのため、第１のトランジスタＮの電流ＩＮ１は、レジスタ１２０の抵抗Ｒで割られた第１および第２のトランジスタＮおよびＭのゲート・ソース間電圧の差に等しい。上述されるように、第１および第２のトランジスタＮおよびＭのゲート・ソース間電圧の差は、温度に比例する。そのため、第１のトランジスタＮの電流ＩＮ１は温度にも比例し、従って、温度を測定するために使用されることができる。式（４）のＶＧＳ＿Ｍ−ＶＧＳ＿Ｎについての式（expression）を式（８）に代入すると、第１のトランジスタＮの電流ＩＮ１についての下記の式が得られる。  
【００２９】
【数９】
0006374036.tif 000010
そのため、レジスタ１２０の両端の（across the resistor 120）第１および第２のトランジスタＮおよびＭのゲート・ソース間電圧の差を印加することは、温度に比例する電流ＩＮ１を生成する。
【００３０】
[0027]  第１および第２のトランジスタＮおよびＭの電流ＩＮ１とＩＭ１との比がほぼ一定であるため、第２のトランジスタＭのＩＭ１の電流は、定数によって乗算された第１のトランジスタＮのＩＮ１の電流にほぼ等しい。結果として、第２のトランジスタＭの電流ＩＭ１もまた温度Ｔに比例し、従って、温度を測定するために使用されることができる。
【００３１】
[0028]  ある実施形態では、バイアス回路１１５は、第１および第２のトランジスタＮおよびＭの電流ＩＮ１およびＩＭ１がほぼ等しくなるように、電圧バイアスＶｂｉａｓを調整し得、その場合、電流ＩＮ１とＩＭ１との比は、１にほぼ等しい。結果として、式（９）は、下記に帰着（reduces）する。  
【００３２】
【数１０】
0006374036.tif 000011
この実施形態では、第１のトランジスタＮのゲート幅のＷＮは、第２のトランジスタＭのゲート幅ＷＭよりも長くなり得る。これは、第１および第２のトランジスタＮおよびＭがほぼ同じ電流を有することを可能にする一方、レジスタ１２０の両端の電圧降下を調整する（accommodate）ために、第１のトランジスタＮのゲート・ソース間電圧ＶＧＳ＿Ｎが第２のトランジスタＭのゲート・ソース間電圧ＶＧＳ＿Ｍよりも小さくなることを可能にする。
【００３３】
[0029]  上述されるように、バイアス回路１１５は、温度に比例する電流ＩＴｅｍｐを生成するように構成される。これを行うために、バイアス回路１１５は、（図２で示される）１つまたは複数の電流ミラー（current mirrors）を使用して、第２のトランジスタＭの電流ＩＭ１から電流ＩＴｅｍｐを生成し得る。ある実施形態では、電流ＩＴｅｍｐは、第２のトランジスタＭの電流ＩＭ１に比例し得る。第２のトランジスタＭの電流ＩＭ１が温度に比例するため、電流ＩＴｅｍｐもまた温度に比例する。
【００３４】
[0030]  バイアス回路１１５は、電流ＩＴｅｍｐをＡＤＣ １３０に提供し、それは、電流ＩＴｅｍｐをデジタル温度示数に変換する。これに関連して、ＡＤＣ １３０は、リング発振器１３５とデジタルカウンタ１５０とを備える。リング発振器１３５は、遅延チェーンに結合された奇数のインバータ１４０（１）から１４０（３）を備え得、ここで、遅延チェーン内の最後のインバータ１４０（３）の出力は、遅延チェーン内の最初のインバータ１４０（１）の入力に結合される。これは、インバータ１４０（１）から１４０（３）の時間遅延に反比例する発振周波数（oscillation frequency）でリング発振器１３５に発振を行わせる。リング発振器１３５は、図１で示される例において３つのインバータを備えているが、リング発振器１３５が任意の奇数のインバータを備え得ることが理解されるだろう。
【００３５】
[0031]  リング発振器１３５のインバータ１４０（１）から１４０（３）は、図１で示されるようなバイアス回路１１５からの電流ＩＴｅｍｐによってバイアスをかけられる。より具体的には、バイアス回路１１５は、リング発振器１３５の上部端子（top terminal）１３７に電流ＩＴｅｍｐをソース（sources）し、リング発振器１３５の下部端子（bottom terminal）１４２から電流ＩＴｅｍｐをシンク（sink）する。下記でさらに説明されるように、電流ＩＴｅｍｐは、インバータ１４０（１）から１４０（３）の時間遅延を、ひいては、リング発振器１３５の発振周波数を、制御する。
【００３６】
[0032]  ある態様では、各インバータ１４０（１）から１４０（３）の出力は、それぞれのキャパシタに結合され、ここで、キャパシタは、リング発振器１３５内のインバータの出力と、次のインバータの入力との間で結合されたキャパシタ（図示されない）、および／または次のインバータの入力キャパシタ（例えば、ゲートキャパシタ）を含み得る。この態様では、各インバータは、それぞれのキャパシタを充電することによって低出力論理状態（low output logic state）から高出力論理状態（high output logic state）に遷移し、それぞれのキャパシタを放電することによって、高出力論理状態から低出力論理状態に遷移する。バイアス回路１１５から、インバータ１４０（１）から１４０（３）に流れる電流ＩＴｅｍｐは、各インバータがどれだけ素早くそれぞれのキャパシタを充電することができるかを制御し、インバータ１４０（１）から１４０（３）から、バイアス回路１１５に流れる電流ＩＴｅｍｐは、各インバータがどれだけ素早くそれぞれのキャパシタを放電することができるかを制御する。そのため、電流ＩＴｅｍｐは、インバータ１４０（１）から１４０（３）がどれだけ素早く論理状態を変更するかを、ひいてはインバータ１４０（１）から１４０（３）の時間遅延を、制御する。電流ＩＴｅｍｐがより高いほど、インバータはより早く論理状態を変更し、従って、インバータの時間遅延がより短くなる。
【００３７】
[0033]  この態様では、インバータ１４０（１）から１４０（３）の時間遅延は、バイアス回路１１５からの電流ＩＴｅｍｐにほぼ反比例し得る。リング発振器１３５の発振周波数がインバータ１４０（１）から１４０（３）の時間遅延に反比例するため、発振周波数は、バイアス回路１１５からの電流ＩＴｅｍｐにほぼ比例する。上述されるように、バイアス回路１１５からの電流ＩＴｅｍｐは、温度にほぼ比例する。結果として、リング発振器１３５の発振周波数は、温度にほぼ比例し、従って、温度を測定するために使用されることができる。
【００３８】
[0034]  デジタルカウンタ１５０は、リング発振器１３５の出力１４５に結合され、リング発振器１３５の出力１４５における発振サイクルの数（a number of oscillation cycles）をカウントする。例えば、デジタルカウンタ１５０は、デジタルカウント値を生成するために時間の期間にわたって、リング発振器１３５の出力１４５における立ち上がりエッジ（rising edges）の数および／または立下りエッジ（falling edges）の数をカウントする。デジタルカウント値は発振周波数に比例し、それは、言い換えると、温度に比例する。そのため、デジタルカウント値は温度にも比例し、従って、デジタル温度示数を提供する。
【００３９】
[0035]  そのため、リング発振器１３５は、（温度に比例する）温度感知回路１１０からの電流ＩＴｅｍｐを周波数に変換し、カウンタ１５０は、その周波数をデジタル温度示数に変換する。デジタル温度示数は、（図４で示されるような）温度管理デバイスに出力され得、それは、温度示数に基づいてチップ上の１つまたは複数の回路を管理し得る。
【００４０】
[0036]  図２は、本開示の実施形態に従った、温度感知回路１１０の例示的な実施を示す。図を容易にするために、図２にＡＤＣ １３０は示されていない。この実施形態では、バイアス回路１１５は、第１の電流ミラー２１０、第２の電流ミラー２２０、および第３の電流ミラー２３０を備える。
【００４１】
[0037]  第１の電流ミラー２１０は、第１のＰ型電界効果トランジスタＰＦＥＴ ２１２と第２のＰＦＥＴ ２１４とを備える。第１および第２のＰＦＥＴ ２１２および２１４のゲートが連結され、第１のＰＦＥＴ ２１２のゲートとドレインとが連結される。第１のＰＦＥＴ ２１２のドレインは、第１のトランジスタＮのドレインに結合され、第２のＰＦＥＴ ２１４のドレインは、第１の電流分岐（first current branch）２４０に結合される。
【００４２】
[0038]  第２の電流ミラー２２０は、第３のＰＦＥＴ ２２２、第４のＰＦＥＴ ２２４、および第５のＰＦＥＴ ２２６を備える。第３、第４、および第５のＰＦＥＴ ２２２、２２４、および２２６のゲートが連結されており、第４のＰＦＥＴ ２２４のゲートとドレインとが連結される。第３のＰＦＥＴ ２２２のドレインは、第２の電流分岐２４５に結合され、第４のＰＦＥＴ ２２４のドレインは、第２のトランジスタＭのドレインに結合され、第５のＰＦＥＴ ２２６のドレインは、（図１に示される）リング発振器１３５の上部端子１３７に結合される。
【００４３】
[0039]  第３の電流ミラー２３０は、第１のＮＦＥＴ ２３２、第２のＮＦＥＴ ２３４、および第３のＮＦＥＴ ２３６を備える。第１、第２、および第３のＮＦＥＴ ２３２、２３４、および２３６のゲートが連結され、第２のＮＦＥＴ ２３４のゲートとドレインとが連結される。第１のＮＦＥＴ ２３２のドレインは、第１の電流分岐２４０に結合され、第２のＮＦＥＴ ２３４のドレインは、第２の電流分岐２４５に結合され、第３のＮＦＥＴ ２３６のドレインは、（図１で示される）リング発振器の下部端子１４２に結合される。
【００４４】
[0040]  バイアス回路１１５の動作がこれから本開示の実施形態に従って説明される。考察を容易にするために、バイアス回路１１５の動作は、始めに、第１および第２のトランジスタＮおよびＭの電流ＩＮ１およびＩＭ１がほぼ等しくなるように、バイアス回路１１５が電圧バイアスＶｂｉａｓを調整する例を使用して説明される。この例では、第１および第２の電流ミラー２１０および２２０におけるＰＦＥＴは、ほぼ同じゲートの大きさ（gate dimensions）を有し得、第３の電流ミラー２３０内のＮＦＥＴは、ほぼ同じゲートの大きさを有し得る。また、電流ミラー２１０、２２０、および２３０内のトランジスタは、活動領域（active region）内で動作し得る。電流ＩＮ１とＩＭ１との比がほぼ一定であるようにバイアス回路１１５が電圧バイアスＶｂｉａｓを調整する、より一般的な場合についてのバイアス回路の動作が後に論じられる。
【００４５】
[0041]  動作中、第１のＰＦＥＴ ２１２は、第１のトランジスタＮの電流ＩＮ１を感知し、第２のＰＦＥＴ ２１４は、第１の電流分岐２４０の上部（top portion）で（すなわち、ノード２５０の上方で（above node 250））電流を複製（ミラー）する。第１の電流分岐２４０の上部におけるレプリカ電流（replica current）は、「ＩＮ２」と表される。第４のＰＦＥＴ ２２４は、第２のトランジスタＭの電流ＩＭ１を感知し、第３のＰＦＥＴ ２２２は、第２の電流分岐２４５で電流を複製（ミラー）する。第２の電流分岐２４５におけるレプリカ電流は、「ＩＭ２」と表される。第２のＮＦＥＴ ２３４は、第２の電流分岐２４５における第２のトランジスタＭのレプリカ電流ＩＭ２を感知し、第１のＮＦＥＴ ２３２は、第１の電流分岐２４０の下部で（すなわち、ノード２５０の下方で（below node２５０））電流を複製（ミラー）する。第１の電流分岐２４０の下部におけるレプリカ電流は、「ＩＭ3」と表される。
【００４６】
[0042]  結果として、第１のトランジスタＭの電流ＩＮ１は、電流ＩＮ２として第１の電流分岐２４０の上部で複製され（ミラーされ）、第２のトランジスタＭの電流ＩＭ１は、電流ＩＭ３として第１の電流分岐２４０の下部で複製され（ミラーされ）る。電流ＩＮ２およびＩＭ３が異なる（すなわち、第１および第２のトランジスタＮおよびＭの電流ＩＮ１およびＩＭ１が異なる）場合、電流ＩＮ２およびＩＭ３のうちのいずれがより大きいかに依存して、その差に等しい電流は、ノード２５０に流れるか、またはそこから外へ流れる。この電流は、第１および第２のトランジスタＮおよびＭのゲートに結合されたキャパシタ２５５を充電または放電し、電圧バイアスＶｂｉａｓが上昇または減少することを引き起こす。電圧バイアスＶｂｉａｓは、電流ＩＮ２とＩＭ３との差（ゆえに、第１および第２のトランジスタＮおよびＭの電流ＩＮ１とＩＭ１との差）を減少させる方向に変化する。このフィードバックメカニズムは、第１および第２のトランジスタＮおよびＭの電流ＩＮ１およびＩＭ１がほぼ等しくなるように、電圧バイアスＶｂｉａｓを調整する。この例では、第１および第２のトランジスタＮおよびＭの電流ＩＮ１およびＩＭ１の両方は、温度に比例し、ここで、各電流は、（トランジスタＮおよびＭの両方がサブスレッショルド領域内にあると仮定して）式（１０）によっておおよそ求められる。
【００４７】
[0043]  上記の例では、バイアス回路１１５は、第１および第２のトランジスタＮおよびＭの電流ＩＮおよびＩＭがほぼ等しくなるように、電圧バイアスＶｂｉａｓを調整するために、電流ミラー２１０、２２０、および２３０を使用する。バイアス回路１１５はまた、電流ＩＮ１とＩＭ１との比がほぼ一定である、より一般的な場合について、電圧バイアスＶｂｉａｓを調整し得る。例えば、電流の比ＩＭ１／ＩＮ１がｍにほぼ等しくなる場合、電流ミラー２１０、２２０、および２３０内のトランジスタのゲート幅は、第１の電流分岐２４０における電流ＩＭ３が第２のトランジスタＭの電流ＩＭ１の１／ｍ倍に等しくなるように、サイジングされ（sized）得る。これは、第２のＮＦＥＴ ２３４のゲート幅の１／ｍに等しい第１のＮＦＥＴ ２３２のゲート幅を有することによってなされ得る。この例では、バイアス回路１１５は、第１の電流分岐２４０における電流ＩＮ２およびＩＭ３がほぼ等しくなるように、電圧バイアスＶｂｉａｓを調整する。電流ＩＮ２が第１のトランジスタＮの電流ＩＮ１にほぼ等しく、電流ＩＭ３は、第２のトランジスタＭの電流ＩＭ１の１／ｍ倍にほぼ等しいため、これは、比ＩＭ１／ＩＮ１がｍにほぼ等しくなることを引き起こす。この例では、第１および第２のトランジスタＮおよびＭの電流ＩＮ１およびＩＭ１の両方は、温度に比例し、ここで、第１のトランジスタＮの電流ＩＮ１は、式（９）によって求められ得、第２のトランジスタＭの電流ＩＭ１は、（トランジスタＮおよびＭの両方がサブスレッショルド領域内にあると仮定して）ｍによって乗算された式（９）によって求められ得る。
【００４８】
[0044]  バイアス回路１１５内のトランジスタの閾値電圧および／またはゲートの大きさは、電圧バイアスＶｂｉａｓが、対象とする温度範囲にわたって第１および第２のトランジスタＮおよびＭの閾値電圧を下回ったままであるように選択され得る（ゆえに、第１および第２のトランジスタＮおよびＭがサブスレッショルド領域内に依然として存在したままである）。例えば、第１および第２のトランジスタＮおよびＭのゲート幅は電流ミラー２１０、２２０、および２３０内のトランジスタのゲート幅よりもさらに大きい可能性がある（例えば、少なくとも１０倍大きい）。これは、第１および第２のトランジスタＮおよびＭが、電流ミラー２１０、２２０、および２３０内のトランジスタが活動領域で動作する電流レベルに関してサブスレッショルド領域内で動作することを可能にする。代替的にまたは追加的に、第１および第２のトランジスタＮおよびＭは、電流ミラー２１０、２２０、および２３０内のトランジスタよりもより高い閾値電圧を有し得る。サブスレッショルド領域内で第１および第２のトランジスタＮおよびＭを動作させることによって、第１および第２のトランジスタＮおよびＭの電流ＩＮ１およびＩＭ１は、上述されるように、温度にほぼ比例する。
【００４９】
[0045]  第２の電流ミラー２２０内の第５のＰＦＥＴ ２２６は、第２のトランジスタＭの電流ＩＭ１を複製（ミラー）する。結果として生じるレプリカ電流は、リング発振器１３５の上部端子１３７に流れる電流ＩＴｅｍｐのために使用される。第３の電流ミラー２３０内の第３のＮＦＥＴ ２３６は、第２の電流分岐２４５において電流ＩＭ２を複製（ミラー）し、それは、第２のトランジスタＭの電流ＩＭ１のレプリカである。そのため、第３のＮＦＥＴ ２３６によって提供されるレプリカ電流は、第２のトランジスタＭの電流ＩＭ１にほぼ等しい。このレプリカ電流は、リング発振器１３５の下部端子１４２からバイアス回路１１５に流れる電流ＩＴｅｍｐのために使用される。そのため、この実施形態では、バイアス回路１１５によって提供された電流ＩＴｅｍｐは、第２のトランジスタＭの電流ＩＭ１にほぼ等しい。第２のトランジスタＭの電流ＩＭ１が温度に比例するため、バイアス回路１１５によって提供された電流ＩＴｅｍｐもまた温度に比例する。これは、ＡＤＣ １３０が、上述されるように、電流ＩＴｅｍｐをデジタル温度示数に変換することを可能にする。
【００５０】
[0046]  本開示の様々な実施形態に従った温度センサ１００は、従来のバイポーラベースの温度センサに優る、下記の利点のうちの１つまたは複数を提供する。第１に、温度センサ１００は、バイポーラベースの温度センサよりもさらに小さくなり得、さらに少ない電力を消費し得る。これは、さらに多い数の温度センサがチップ上に置かれることを可能にする。
【００５１】
[0047]  さらに、温度センサ１００は、低い電源電圧を使用して電力供給され得る。例えば、１６ｎｍ ＦｉｎＦＥＴプロセスを使用して組み立てられるとき、温度センサ１００は、０．７９ボルトの電源電圧を使用して電力供給され得る。結果として、温度センサ１００は、デジタルロジックのために使用される電力供給レール（power supply rail）によって電力供給され得る。これは、例えば、回路内のホットスポットの温度を測定するために、温度センサ１００がデジタルロジックを備える回路（例えば、ＣＰＵ）内に組み込まれることを可能にする。
【００５２】
[0048]  図３は、本開示の実施形態に従った温度センサ１００についての２５．０℃（２９８Ｋ）から１２５．０℃（３９８Ｋ）の温度範囲にわたる電流３１０と周波数３１５の例を示すグラフ（plot）である。この例では、電流３１０（ＩＴｅｍｐ）と温度との間の関係は、２．１１８ｎＡ／度にほぼ等しい傾斜でほぼ線形である。電流３１０は、絶対温度（すなわち、ケルビンにおける温度）に比例する。また、リング発振器１３５の周波数３１５と温度との間の関係は、１．５７８ＭＨｚ／度にほぼ等しい傾斜でほぼ線形である。カウンタ１５０は、リング発振器１３５の周波数を、温度に関して線形であるデジタルカウント値に変換する。デジタルカウント値は、温度センサ１００によって出力されるデジタル温度示数を提供する。
【００５３】
[0049]  上述されるように、温度センサ１００は、温度管理アプリケーションで使用され得る。これに関連して、図４は、温度センサ１００、クロックソース４１５、温度管理デバイス４１０、および回路４２０（例えば、ＣＰＵ）を備えるシステム４０５を示す。図４の温度センサ１００は一定の縮尺で描かれてはおらず、回路４２０よりもさらに小さい可能性があることが理解されるだろう。システム４０５は、同じチップまたはダイに統合され得る。
【００５４】
[0050]  クロックソース４１５は、回路４２０にクロック信号を提供し、回路４２０は、データサンプリング、データ処理、タイミングデジタルロジック（timing digital logic）などのためにそれを使用し得る。クロックソース４１５（例えば、位相ロックループ（ＰＬＬ））は、下記でさらに説明されるように、温度管理デバイス４１０の制御下で、クロック信号の周波数を調整するように構成される。
【００５５】
[0051]  温度センサ１００は、回路４２０の温度を測定し、温度管理デバイス４１０に、対応するデジタル温度示数を出力する。温度センサ１００は、回路４２０の近くに位置付けられるか、または回路４２０の正確な温度示数を得るために、回路４２０内に組み込まれる。温度管理デバイス４１０は、温度示数に基づいてクロック信号の周波数を調整することによって、回路４２０の温度を管理する。
【００５６】
[0052]  例えば、温度示数が熱閾値よりも上昇するとき、温度管理デバイス４１０は、温度を下げるために、クロック信号の周波数を低減し得る。これは、クロック周波数を低減することが、回路４２０の動的電力消費を低減する、それは、言い換えると、温度を下げる、からである。温度管理デバイス４１０は、熱閾値に近い温度示数を維持するために、クロック周波数を動的に制御し得る。これは、安全限界（safe limit）内で回路４２０の温度を維持する一方、回路４２０の性能に対する影響を最小化する。
【００５７】
[0053]  熱閾値は、１つまたは複数の要因に基づいて設定され得る。例えば、熱閾値は、チップが熱暴走（thermal runaway）に入る温度より下に設定され得る。熱暴走は、温度の上昇が漏れ電力（leakage power）の増加を引き起こすとき、それは、言い換えると、温度のさらなる上昇を引き起こすとき、に発生する。チップが熱暴走に入るとき、チップの温度は急激に上昇する可能性があり、場合によっては、回路４２０を損傷する。チップが熱暴走に入る温度より下に熱閾値を設定することによって、温度管理デバイス４１０は、熱暴走が発生するのを防ぐ。
【００５８】
[0054]  温度管理デバイス４１０はまた、他の方法を使用して回路４２０の温度を下げ得る。例えば、温度管理デバイス４１０は、回路４２０をシャットダウンすることによって温度を下げ得る。この例では、システム４０５はさらに、電力ソース４７５、および回路４２０と電力ソース４７５との間の電力デバイス４７０（例えば、電力スイッチ）を備え得る。電力デバイス４７０は、回路４２０と同じチップ上に存在し得、電力ソース４７５は、チップの外部に存在し得る。回路４２０がアクティブ状態にあるとき、電力デバイス４７０は、回路４２０に電力供給するために、電力ソース４７５に回路４２０を接続する。温度示数が高くなりすぎる（例えば、熱閾値を超える）と、温度管理デバイス４１０は、回路４２０をシャットダウンするために、電力ソース４７５から回路４２０を切断するように電力デバイス４７０に命令（command）し得る。管理デバイス４１０は、例えば、温度が回路４２０に対して深刻なダメージを与える危険を冒す極端な場合に、回路４２０をシャットダウンし得る。
【００５９】
[0055]  別の例では、温度管理デバイス４１０は、回路４２０への電源電圧を低減することによって温度を下げ得る。電源電圧を低減することは、回路４２０の動的電力および漏れ電力を低減し、それは、言い換えると、温度を下げる。この例では、回路４２０への電源電圧は、クロック周波数が低減されるときに低減され得る。これは、クロック周波数が低減されるときに、回路４２０内のロジックゲートがより遅いスピードで動作し得え、それは、ロジックゲートがより低い電源電圧で動作することを可能にする、からである。この例では、温度管理デバイス４１０が、温度を下げるためにクロック周波数を低減するとき、温度管理デバイス４１０はまた、温度をさらに下げるために、電源電圧を低減し得る。これを行うために、電力ソース４７５は、プログラマブル電源電圧を有する電力管理集積回路（ＰＭＩＣ：power management integrated circuit）を備え得る。この例では、温度管理デバイス４１０は、ＰＭＩＣに電圧コマンドを送ることによって、ＰＭＩＣの電源電圧を設定し得る。そのため、温度管理デバイス４１０は、回路４２０の温度を管理するために、周波数と電圧スケーリングの組み合わせを使用し得る。
【００６０】
[0056]  図の簡略化のために、図４には１つの温度センサ１００が示されているが、システム４０５が複数の温度センサを備え得ることが理解されるだろう。例えば、チップは、複数の回路（例えば、１つまたは複数のＣＰＵ、グラフィック処理ユニット（ＧＰＵ）、モデムなど）を備え得る。この例では、システム４０５は、各回路のための１つまたは複数の温度センサを備え得る。温度管理デバイス４１０は、上述される方法のいずれかを使用して、それぞれの１つまたは複数の温度センサからの温度示数に基づいて、各回路の温度を管理し得る。
【００６１】
[0057]  温度管理デバイス４１０はまた、温度センサ１００からより正確な温度測定値を得るために、温度センサ１００を較正し得る。カウンタ１５０からのデジタルカウント値（デジタル温度示数）と温度との間の関係は、ほぼ線形であり、従って、カウント対温度のグラフにおける線によって概算され（approximated）得る。しかしながら、グラフ内の線の位置は、処理のバリエーションおよび／または他の要因のために、センサによって異なり得る。これを解消するため、温度センサ１００についての線の位置を決定するために、較正プロシージャが実行され得る。
【００６２】
[0058]  これに関連して、図５は、本開示の実施形態に従った、例示的な較正プロシージャを図示するカウント対温度のグラフである。較正プロシージャは、温度センサ１００が第１の既知の温度（「Ｔ１」と表される）のために組み立てられたチップを均一に加熱することを含む。例えば、チップは、外部の加熱デバイスを使用して均一に加熱され得、温度は、（例えば、チップの背面に熱的に結合された）高精度外部温度センサ（high-accuracy external temperature sensor）を使用して測定され得る。回路４２０は、この時間中、電源をオフにされ得る。温度管理デバイス４１０は、温度センサ１００から、対応する第１のカウント値（「ｃｏｕｎｔ１」と表される）を読み取り得る。第１の温度Ｔ１が既知であるため、これは、温度センサ１００のためのカウント対温度のグラフ内の第１のポイント５２０を決定するのに十分な情報を提供する。
【００６３】
[0059]  チップは、第２の既知の温度（「Ｔ２」と表される）へと加熱される。温度管理デバイス４１０は、温度センサ１００から、対応する第２のカウント値（「ｃｏｕｎｔ２」と表される）を読み取り得る。第２の温度Ｔ２が既知であるため、これは、温度センサ１００のためのカウント対温度のグラフ内の第２のポイント５２５を決定するのに十分な情報を提供する。第１および第２のポイント５２０および５２５は、他のカウント値についての温度を決定するのに十分な情報を提供する。これは、カウント値と温度との間の直線関係によって、他のカウント値が第１および第２のポイント５２０と５２５とを横切る線５１５上に位置するためである。
【００６４】
[0060]  そのため、一旦２つのポイント５２０と５２５とが決定されると、他のカウント値についての温度は、線形補間（linear interpolation）を使用して決定され得る。この実施形態では、第１および第２のカウント値は、温度管理デバイス４１０内のメモリに記憶され、それぞれメモリ内で、第１および第２の温度に関連付けられ得る。温度管理デバイス４１０は、（例えば、線形補間を使用して）温度センサ１００からの他のカウント値についての温度を決定するために、温度センサ１００について記憶された情報を使用し得る。
【００６５】
[0061]  上記の例では、チップの温度は、外部温度センサを使用して較正中に測定される。別の例では、チップの温度は、正確なオンチップ温度センサを使用して較正中に測定され得る。これに関連して、図６は、温度センサ１００、温度管理デバイス４１０、およびオンチップ較正温度センサ６１０を備えるシステム６０５を示す。較正温度センサ６１０は、バイポーラベースの温度センサまたは他のタイプのオンチップ温度センサを備え得る。この例では、較正温度センサ６１０は、本開示の実施形態に従った、多くの温度センサを較正するために使用され得る。システム６０５は、同じチップ上に統合され得る。
【００６６】
[0062]  この例では、温度センサ１００のための較正プロシージャは、（例えば、外部加熱デバイスを使用して）チップを第１の温度に均一に加熱することを含み得る。較正温度センサ６１０は、第１の温度を測定し、温度管理デバイス４１０へ対応する温度示数を出力し得る。温度管理デバイス４１０は、温度センサ１００から対応する第１のカウント値を読み取り得る。回路４２０は、この時間中、電源をオフにされ得る。温度管理デバイス４１０は、メモリ内の第１の温度と第１のカウント値とを記憶し得、ここで、第１の温度は、較正温度センサ６１０からの温度示数によって提供される。
【００６７】
[0063]  チップは、第２の温度へと加熱される。較正温度センサ６１０は、第２の温度を測定し、温度管理デバイス４１０へ対応する温度示数を出力し得る。温度管理デバイス４１０は、温度センサ１００から対応する第２のカウント値を読み取り得る。回路４２０は、この時間中、電源をオフにされ得る。温度管理デバイス４１０は、メモリ内の第２の温度と第２のカウント値とを記憶し得、ここで、第２の温度は、較正温度センサ６１０からの温度示数によって提供される。温度管理デバイス４１０は、上述されるように、（例えば、線形補間を使用して）温度センサ１００からの他のカウント値についての温度を決定するために、温度センサ１００について記憶された情報を使用し得る。
【００６８】
[0064]  図７は、本開示の実施形態に従った、温度を感知するための方法７００を図示するフローチャートである。方法７００は、温度センサ１００によって実行され得る。
【００６９】
[0065]  ステップ７１０において、第１および第２のトランジスタがサブスレッショルド領域において動作するように、第１のトランジスタのゲートおよび第２のトランジスタのゲートがバイアスをかけられる。例えば、第１および第２のトランジスタ（例えば、第１および第２のトランジスタＮおよびＭ）のゲートは、第１および第２のトランジスタの閾値電圧を下回る電圧バイアス（例えば、Ｖｂｉａｓ）においてバイアスをかけられ得る。
【００７０】
[0066]  ステップ７２０において、第２のトランジスタのゲート・ソース間電圧と第１のトランジスタのゲート・ソース間電圧との差に比例する電流が生成される。例えば、電流（例えば、ＩＴｅｍｐ）は、第２のトランジスタのゲート・ソース間電圧と第１のトランジスタのゲート・ソース間電圧の差（例えば、ＶＧＳ＿Ｍ−ＶＧＳ＿Ｎ）を、レジスタ（例えば、レジスタ１２０）の両端に（across）印加することによって生成され得、ここにおいて、生成された電流は、レジスタを流れる電流に比例する。
【００７１】
[0067]  ステップ７３０において、電流は、デジタル温度示数に変換される。例えば、電流は、電流制御発振器（例えば、発振器１３５）によって周波数に変換され得、その周波数は、カウンタ（例えば、カウンタ１５０）によってデジタル温度示数（例えば、デジタルカウント値）に変換され得る。
【００７２】
[0068]  当業者であれば、本明細書の開示に関連して説明される様々な実例となる論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組み合わせとして実施され得ることを理解するだろう。ハードウェアおよびソフトウェアのこの互換性を明確に例示するために、様々な実例となるコンポーネント、ブロック、モジュール、回路、およびステップが、一般にそれらの機能の観点から上記で説明されている。このような機能が、ハードウェアとして実施されるか、またはソフトウェアとして実施されるかは、特定のアプリケーションおよびシステム全体に課せられている設計制約に依存する。当業者であれば、説明された機能を特定のアプリケーションごとに様々な方法で実施し得るが、このような実施の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００７３】
[0069]  本明細書の開示に関連して説明された様々な実例となる論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、あるいは他のプログラマブル論理デバイス、ディスクリートゲートあるいはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいは、本明細書で説明された機能を実行するように設計されたそれらの任意の組み合わせ、で実施または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、このプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせとして、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連動する１つまたは複数のマイクロプロセッサ、あるいは、任意の他のこのような構成として、実施され得る。
【００７４】
[0070]  本明細書の開示に関連して説明された方法またはアルゴリズムのステップは、ハードウェアで直接的に、プロセッサによって実行されるソフトウェアモジュールで、または両者の組み合わせで、具現化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、あるいは当該技術分野において周知の任意の他の形態の記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサに統合され得る。プロセッサおよび記憶媒体はＡＳＩＣに存在し得る。ＡＳＩＣは、ユーザ端末内に存在し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末内に別個のコンポーネントとして存在し得る。
【００７５】
[0071]  １つまたは複数の例示的な設計では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実施され得る。ソフトウェアで実施される場合、これら機能は、コンピュータ可読媒体上で、１つまたは複数の命令またはコードとして送信または記憶され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体とコンピュータ記憶媒体との両方を含む。記憶媒体は、汎用コンピュータまたは専用コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、このようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、または他の光ディスク記憶装置、磁気ディスク記憶装置、または他の磁気記憶デバイス、または、命令またはデータ構造の形式で所望のプログラムコード手段を搬送または記憶するために使用されることができ、かつ、汎用または専用コンピュータ、あるいは、汎用または専用プロセッサによってアクセスされることができる任意の他の媒体を備え得る。また、任意の接続（connection）が送信信号の非一時的な記憶を伴う範囲において、コンピュータ可読媒体と厳密には呼ばれ得る。例えば、ソフトウェアがウェブサイト、サーバ、または他の遠隔ソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、あるいは、赤外線、無線、およびマイクロ波のようなワイヤレス技術を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは、赤外線、無線、およびマイクロ波のようなワイヤレス技術は、信号が任意の非一時的な時間の長さの間デバイスメモリまたは記憶媒体上の送信チェーン内に保持される範囲において、媒体の定義に含まれる。本明細書で使用されるような、ディスク（Disk）およびディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびＢｌｕ−ｒａｙ（登録商標）ディスクを含み、ここでディスク（disks）は通常、磁気的にデータを再生し、一方ディスク（discs）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。
【００７６】
[0072]  本開示の先の説明は、当業者が本開示を実行または使用することを可能にするために提供される。本開示に対する様々な変更は、当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神または範囲から逸脱することなく他のバリエーションに適用され得る。従って、本開示は、本明細書で説明される例に限定されることが意図されるものではなく、本明細書に開示される原理および新規の特徴と一致する最も広い範囲が付与されるべきものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
温度センサであって、
ゲートを有する第１のトランジスタと、
前記第１のトランジスタの前記ゲートに結合されたゲートを有する第２のトランジスタと、
前記第１および第２のトランジスタがサブスレッショルド領域において動作するように、前記第１および第２のトランジスタの前記ゲートにバイアスをかけること、および前記第１のトランジスタのゲート・ソース間電圧と前記第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成することを行うように構成されたバイアス回路と、
前記電流をデジタル温度示数に変換するように構成されたアナログ・デジタル変換器（ＡＤＣ）と
を備える、温度センサ。
［Ｃ２］
前記ＡＤＣは、
前記電流を周波数に変換するように構成された発振器と、
前記周波数をデジタルカウント値に変換するように構成されたカウンタと、ここにおいて、前記デジタル温度示数は、前記デジタルカウント値を備える、
を備える、Ｃ１に記載の温度センサ。
［Ｃ３］
前記第２のトランジスタのソースに結合されたレジスタをさらに備え、ここにおいて、前記第１のトランジスタの前記ゲート・ソース間電圧と前記第２のトランジスタの前記ゲート・ソース間電圧との前記差は、前記レジスタの両端に印加され、前記生成された電流は、前記レジスタ中を流れる電流に比例する、Ｃ１に記載の温度センサ。
［Ｃ４］
前記生成された電流は、前記レジスタ中を流れる前記電流にほぼ等しい、Ｃ３に記載の温度センサ。
［Ｃ５］
前記レジスタは、前記第２のトランジスタの前記ソースと接地との間で結合される、Ｃ３に記載の温度センサ。
［Ｃ６］
前記第１のトランジスタは、第１の電界効果トランジスタ（ＦＥＴ）を備え、前記第２のトランジスタは、第２のＦＥＴを備える、Ｃ１に記載の温度センサ。
［Ｃ７］
前記バイアス回路は、前記第１のトランジスタの電流と前記第２のトランジスタの電流との比が温度範囲にわたってほぼ一定であるように、前記第１および第２のトランジスタの前記ゲートにバイアスをかけるように構成される、Ｃ１に記載の温度センサ。
［Ｃ８］
前記比は、１にほぼ等しい、Ｃ７に記載の温度センサ。
［Ｃ９］
温度を感知するための方法であって、
第１および第２のトランジスタがサブスレッショルド領域において動作するように、前記第１のトランジスタのゲートおよび第２のトランジスタのゲートにバイアスをかけることと、
前記第１のトランジスタのゲート・ソース間電圧と前記第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成することと、
前記電流をデジタル温度示数に変換することと
を備える、方法。
［Ｃ１０］
前記電流を前記デジタル温度示数に変換することは、
前記電流を周波数に変換することと、
前記周波数をデジタルカウント値に変換することと、ここにおいて、前記デジタル温度示数は、前記デジタルカウント値を備える、
を備える、Ｃ９に記載の方法。
［Ｃ１１］
前記電流を生成することは、前記第１のトランジスタの前記ゲート・ソース間電圧と前記第２のトランジスタの前記ゲート・ソース間電圧との前記差を、レジスタの両端に印加することを備え、前記生成された電流は、前記レジスタ中を流れる電流に比例する、Ｃ９に記載の方法。
［Ｃ１２］
前記生成された電流は、前記レジスタ中を流れる前記電流にほぼ等しい、Ｃ１１に記載の方法。
［Ｃ１３］
前記第１のトランジスタは、第１の電界効果トランジスタ（ＦＥＴ）を備え、前記第２のトランジスタは、第２のＦＥＴを備える、Ｃ９に記載の方法。
［Ｃ１４］
前記第１のトランジスタの電流と前記第２のトランジスタの電流との比が温度範囲にわたってほぼ一定であるように、前記第１および第２のトランジスタの前記ゲートにバイアスをかけることをさらに備える、Ｃ９に記載の方法。
［Ｃ１５］
前記比は、１にほぼ等しい、Ｃ１４に記載の方法。
［Ｃ１６］
温度を感知するための装置であって、
第１および第２のトランジスタがサブスレッショルド領域において動作するように、前記第１のトランジスタのゲートおよび第２のトランジスタのゲートにバイアスをかけるための手段と、
前記第１のトランジスタのゲート・ソース間電圧と前記第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成するための手段と、
前記電流をデジタル温度示数に変換するための手段と
を備える、装置。
［Ｃ１７］
前記電流を前記デジタル温度示数に変換するための前記手段は、
前記電流を周波数に変換するための手段と、
前記周波数をデジタルカウント値に変換するための手段と、ここにおいて、前記デジタル温度示数は、前記デジタルカウント値を備える、
を備える、Ｃ１６に記載の装置。
［Ｃ１８］
前記電流を生成するための前記手段は、前記第１のトランジスタの前記ゲート・ソース間電圧と前記第２のトランジスタの前記ゲート・ソース間電圧との前記差を、レジスタの両端に印加するための手段を備え、前記生成された電流は、前記レジスタ中を流れる電流に比例する、Ｃ１６に記載の装置。
［Ｃ１９］
前記生成された電流は、前記レジスタ中を流れる前記電流にほぼ等しい、Ｃ１８に記載の装置。
［Ｃ２０］
前記第１のトランジスタは、第１の電界効果トランジスタ（ＦＥＴ）を備え、前記第２のトランジスタは、第２のＦＥＴを備える、Ｃ１６に記載の装置。
［Ｃ２１］
前記第１のトランジスタの電流と前記第２のトランジスタの電流との比が温度範囲にわたってほぼ一定であるように、前記第１および第２のトランジスタの前記ゲートにバイアスをかけるための手段をさらに備える、Ｃ１６に記載の装置。
［Ｃ２２］
前記比は、１にほぼ等しい、Ｃ２１に記載の装置。
［Ｃ２３］
システムであって、
温度センサと、ここにおいて、前記温度センサは、
ゲートを有する第１のトランジスタと、
前記第１のトランジスタの前記ゲートに結合されたゲートを有する第２のトランジスタと、
前記第１および第２のトランジスタがサブスレッショルド領域において動作するように、前記第１および第２のトランジスタの前記ゲートにバイアスをかけること、および前記第１のトランジスタのゲート・ソース間電圧と前記第２のトランジスタのゲート・ソース間電圧との差に比例する電流を生成することを行うように構成されたバイアス回路と、
前記電流をデジタル温度示数に変換するように構成されたアナログ・デジタル変換器（ＡＤＣ）と、
を備える、
前記温度センサに結合された温度管理デバイスと、ここにおいて、前記温度管理デバイスは、前記デジタル温度示数に基づいて回路の温度を決定すること、および前記温度に基づいて前記回路の１つまたは複数のパラメータを調整することを行うように構成される、
を備える、システム。
［Ｃ２４］
前記１つまたは複数のパラメータは、前記回路の周波数および前記回路の電源電圧のうちの少なくとも１つを備える、Ｃ２３に記載のシステム。
［Ｃ２５］
前記温度センサは、前記第２のトランジスタのソースに結合されたレジスタをさらに備え、ここにおいて、前記第１のトランジスタの前記ゲート・ソース間電圧と前記第２のトランジスタの前記ゲート・ソース間電圧との前記差は、前記レジスタの両端に印加され、前記生成された電流は、前記レジスタ中を流れる電流に比例する、Ｃ２３に記載のシステム。
［Ｃ２６］
前記バイアス回路は、前記第１のトランジスタの電流と前記第２のトランジスタの電流との比が温度範囲にわたってほぼ一定であるように、前記第１および第２のトランジスタの前記ゲートにバイアスをかけるように構成される、Ｃ２３に記載のシステム。
［Ｃ２７］
前記ＡＤＣは、
前記電流を周波数に変換するように構成された発振器と、
前記周波数をデジタルカウント値に変換するように構成されたカウンタと、ここにおいて、前記デジタル温度示数は、前記デジタルカウント値を備える、
を備える、Ｃ２３に記載のシステム。
［Ｃ２８］
前記温度管理デバイスは、前記温度センサからの第１および第２のカウント値と、第２の温度センサからの第１および第２の温度示数とを受信することと、前記第１のカウント値を前記第１の温度示数に関連付け、前記第２のカウント値を前記第２の温度示数に関連付けることによって、前記温度センサのための較正情報を生成することと、および前記較正情報をメモリに記憶することとを行うように構成される、Ｃ２７に記載のシステム。
［Ｃ２９］
前記温度管理デバイスは、前記較正情報を使用して前記デジタルカウント値に基づいて前記温度を決定するように構成される、Ｃ２８に記載のシステム。
［Ｃ３０］
前記第２の温度センサは、バイポーラベースの温度センサを備える、Ｃ２８に記載のシステム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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