(57)【特許請求の範囲】
【請求項１】
電力用半導体装置であって、
第１の面と前記第１の面と反対の第２の面とが設けられ、第１の導電型を有する半導体基板と、
前記半導体基板の前記第１の面上に設けられたドレイン電極と、
前記半導体基板の前記第２の面と接する第３の面と、前記第３の面と反対の第４の面とが設けられた半導体層とを備え、前記半導体層は、
前記第１の導電型を有する炭化珪素からなる第１の半導体材料から作られた第１のドレイン領域と、
前記第２の面に平行な幅方向において前記第１のドレイン領域を狭窄し、前記第１の導電型と異なる第２の導電型を有するウェル領域と、
前記第１のドレイン領域のうち前記ウェル領域によって狭窄された部分の上に設けられ、前記第１の導電型を有する第２の半導体材料から作られた第２のドレイン領域と、
前記第２のドレイン領域上に設けられ、前記第１の導電型を有する前記第１の半導体材料のものとは異なるポリタイプを有する炭化珪素からなる第３の半導体材料から作られた第３のドレイン領域とを含み、前記第１の導電型がｎ型である場合は、前記第１の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して前記第２の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ前記第２の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して前記第３の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、前記第１の導電型がｐ型である場合は、前記第１の半導体材料のバンドギャップにおける価電子帯端のエネルギーに比して前記第２の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高く、かつ前記第２の半導体材料の価電子帯端のエネルギーに比して前記第３の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高く、前記半導体層はさらに
前記半導体層の前記第４の面のうち前記ウェル領域の上方の部分に位置し、前記第３の半導体材料から作られた部分を含むチャネル領域と
前記チャネル領域を介して前記第３のドレイン領域につながり、前記第１の導電型を有するソース領域とを含み、前記電力用半導体装置はさらに
前記ソース領域上に設けられたソース電極と、
前記チャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域上に設けられたゲート電極とを備える、電力用半導体装置。
【請求項２】
前記チャネル領域の表面は前記ウェル領域からなる、請求項１に記載の電力用半導体装置。
【請求項３】
前記チャネル領域の表面は前記第１の導電型を有する、請求項１に記載の電力用半導体装置。
【請求項４】
前記第３のドレイン領域は、前記第３の半導体材料と異なる材料から作られた溝内に位置する部分を有する、請求項１から３のいずれか１項に記載の電力用半導体装置。
【請求項５】
前記第２のドレイン領域は、前記第２の半導体材料と異なる材料から作られた溝内に位置する部分を有する、請求項１から４のいずれか１項に記載の電力用半導体装置。
【請求項６】
前記第１の半導体材料はポリタイプ４Ｈを有し、前記第３の半導体材料はポリタイプ３Ｃを有する、請求項１に記載の電力用半導体装置。
【請求項７】
前記第２の半導体材料は、炭素、シリコン、ゲルマニウム、スズおよび鉛の少なくともいずれかが添加された炭化珪素である、請求項１から６のいずれか１項に記載の電力用半導体装置。
【請求項８】
前記第１の半導体材料と前記第３の半導体材料とは異なるポリタイプを有し、前記第２のドレイン領域において、前記第１の半導体材料のポリタイプと前記第３の半導体材料のポリタイプとの間の遷移が生じている、請求項１から７のいずれか１項に記載の電力用半導体装置。
【請求項９】
前記第２の半導体材料は、前記第１の半導体材料の組成と前記第３の半導体材料の組成との間の組成を有する、請求項１から８のいずれか１項に記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置に関し、特に、ヘテロ接合を有する電力用半導体装置に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの電力用半導体装置の設計においては、通常、低いオン抵抗と高い耐圧という２つの特性の間にトレードオフが存在する。両特性は電力用半導体装置にとって共に重要な特性であることから、優れた両特性を同時に得るための方法が活発に検討されてきている。代表的な方法の１つとして、ゲート電圧の印加に従ったスイッチ機能を担う部分を構成する半導体材料と、高い耐圧を得るために重要な部分を構成する半導体材料とを個別に選択し、互いに異なる両半導体材料をヘテロ接合によって接合する、という方法がある。
【０００３】
たとえば特開２００４−３２７８９１号公報によれば、半導体装置は、第１および第２の電界効果トランジスタを有する。第１の電界効果トランジスタは、第１の半導体層中に形成された第１のドレイン領域と第１のソース領域と第１のゲート領域とからなる。第２の電界効果トランジスタは、第１の半導体層とはバンドギャップが異なる第２の半導体層中に形成された第２のドレイン領域と第２のソース領域と第２のゲート領域とからなる。スイッチ機能を担う第２の電界トランジスタをなす第２の半導体層の材料にシリコンが用いられる一方、第１の電界効果トランジスタをなす第１の半導体層の材料には、優れた耐圧特性を有する炭化珪素が用いられる。第１のソース領域と第２のドレイン領域とはヘテロ接合を形成している。ヘテロ接合は、不純物濃度を十分に高くすることによってオーミックなものとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２７８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
詳細は後述するが、本発明者の検討によれば、ヘテロ接合の不純物濃度が過度に高くなると、耐圧への悪影響が大きくなる。上記公報の技術では、不純物濃度が過度に高いことに起因して耐圧が大きく低下したり、逆に不純物濃度が不十分であることに起因してオーミック接合が得られないことによりオン抵抗が大きくなったりすることがあり得た。
【０００６】
本発明は以上のような課題を解決するためになされたものであり、その目的は、低いオン抵抗と高い耐圧との両方を有する電力用半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の電力用半導体装置は、半導体基板と、ドレイン電極と、半導体層と、ソース電極と、ゲート絶縁膜と、ゲート電極とを有する。半導体基板は、第１の面と第１の面と反対の第２の面とが設けられ、第１の導電型を有する。ドレイン電極は、半導体基板の第１の面上に設けられる。半導体層は、半導体基板の第２の面と接する第３の面と、第３の面と反対の第４の面とが設けられる。半導体層は、第１のドレイン領域と、ウェル領域と、第２のドレイン領域と、第３のドレイン領域と、チャネル領域と、ソース領域とを含む。ソース電極はソース領域上に設けられる。ゲート絶縁膜はチャネル領域を覆う。ゲート電極はゲート絶縁膜を介してチャネル領域上に設けられる。
【０００８】
第１のドレイン領域は、第１の導電型を有する炭化珪素からなる第１の半導体材料から作られている。ウェル領域は、第２の面に平行な幅方向において第１のドレイン領域を狭窄し、第１の導電型と異なる第２の導電型を有する。第２のドレイン領域は、第１のドレイン領域のうちウェル領域によって狭窄された部分の上に設けられ、第１の導電型を有する第２の半導体材料から作られている。第３のドレイン領域は、第２のドレイン領域上に設けられ、第１の導電型を有する、第１の半導体材料のものとは異なるポリタイプを有する炭化珪素からなる第３の半導体材料から作られている。チャネル領域は、半導体層の第４の面のうちウェル領域の上方の部分に位置し、第３の半導体材料から作られた部分を含む。ソース領域は、チャネル領域を介して第３のドレイン領域につながり、第１の導電型を有する。
【０００９】
第１の導電型がｎ型である場合は、第１の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第２の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ第２の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第３の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低い。第１の導電型がｐ型である場合は、第１の半導体材料のバンドギャップにおける価電子帯端のエネルギーに比して第２の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高く、かつ第２の半導体材料の価電子帯端のエネルギーに比して第３の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高い。
【発明の効果】
【００１０】
本発明によれば、第１の半導体材料として耐圧の向上に適したものを選択しつつ、第３の半導体材料としてチャネル抵抗の低減に適したものを選択することにより、半導体装置のオン抵抗を低減することができる。また第１のドレイン領域上に第２のドレイン領域が設けられ、第２のドレイン領域上に第３のドレイン領域が設けられる。言い換えれば、第１の半導体材料および第２の半導体材料の間のヘテロ接合と、第２の半導体材料および第３の半導体材料の間のヘテロ接合とが設けられる。これにより、第１の半導体材料および第３の半導体材料の間に直接にヘテロ接合が設けられる場合に比して、各ヘテロ接合におけるバンドオフセットを緩和することができる。よって、各ヘテロ接合をオーミックなものとするのに必要な不純物濃度を低減することができる。よって、不純物濃度の高さに起因した耐圧低下を抑制することができる。以上から、低いオン抵抗と高い耐圧との両方を有する電力用半導体装置が得られる。
【図面の簡単な説明】
【００１１】
【図１】比較例における電力用半導体装置の構成を概略的に示す断面図である。
【図２】ヘテロ接合面における不純物濃度とコンタクト抵抗との関係の例を示すグラフ図である。
【図３】ヘテロ接合面における不純物濃度と絶縁破壊電圧との関係の例を示すグラフ図である。
【図４】比較例の電力用半導体装置におけるゲート電圧とドレイン電流との関係の例を示すグラフ図である。
【図５】本発明の実施の形態１に係る電力用半導体装置の構成を概略的に示す断面図である。
【図６】本発明の実施の形態１に係る電力用半導体装置における半導体層の伝導帯のバンドオフセットの模式図である。
【図７】ヘテロ接合面における不純物濃度とコンタクト抵抗との関係の例を示すグラフ図である。
【図８】ヘテロ接合面における不純物濃度と絶縁破壊電圧との関係の例を、バンドオフセット０．９３ｅＶ、０．４６５ｅＶおよび０．３１ｅＶのそれぞれの場合について示すグラフ図（Ａ）〜（Ｃ）である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法の第１の工程を概略的に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法の第２の工程を概略的に示す断面図である。
【図１１】図５の電力用半導体装置の変形例の構成を概略的に示す断面図である。
【図１２】本発明の実施の形態２に係る電力用半導体装置の構成を概略的に示す断面図である。
【図１３】本発明の実施の形態２に係る電力用半導体装置における半導体層の伝導帯のバンドオフセットの模式図である。
【図１４】本発明の実施の形態２に係る電力用半導体装置におけるゲート電圧とドレイン電流との関係の例を示すグラフ図である。
【図１５】ヘテロ接合面における不純物濃度と絶縁破壊電圧との関係の例を示すグラフ図である。
【図１６】本発明の実施の形態３に係る電力用半導体装置の構成を概略的に示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造方法の第１の工程を概略的に示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法の第２の工程を概略的に示す断面図である。
【図１９】本発明の実施の形態４に係る電力用半導体装置の構成を概略的に示す断面図である。
【図２０】本発明の実施の形態５に係る電力用半導体装置の構成を概略的に示す断面図である。
【図２１】本発明の実施の形態５に係る半導体装置の製造方法の第１の工程を概略的に示す断面図である。
【図２２】本発明の実施の形態５に係る半導体装置の製造方法の第２の工程を概略的に示す断面図である。
【図２３】本発明の実施の形態５に係る半導体装置の製造方法の第３の工程を概略的に示す断面図である。
【図２４】本発明の実施の形態５に係る半導体装置の製造方法の第４の工程を概略的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下、図面に基づいて本発明の実施の形態およびその比較例について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１３】
（比較例）
本発明の各実施の形態の説明に先立ち、まずその比較例について、以下に説明する。
【００１４】
図１を参照して、本比較例のＭＯＳＦＥＴ９００（電力用半導体装置）は、基板１（半導体基板）と、ドレイン電極１１と、半導体層２００と、ソース電極１０と、ゲート絶縁膜９と、ゲート電極８と、層間絶縁膜７とを有する。基板１には、面Ｓ１（第１の面）と面Ｓ２（第１の面と反対の第２の面）とが設けられている。基板１はｎ型（第１の導電型）を有する。ドレイン電極１１は、基板１の面Ｓ１上に設けられている。
【００１５】
半導体層２００には、基板１のＳ２と接する面Ｓ３（第３の面）と、面Ｓ４（第３の面と反対の第４の面）とが設けられている。半導体層２００は、主ドレイン領域２と、下部ドレイン領域１０１と、ウェル領域４と、上部ドレイン領域１０２と、チャネル領域ＣＲと、ソース領域６と、高濃度コンタクト領域５とを含む。
【００１６】
主ドレイン領域２は基板１の面Ｓ２上に設けられている。主ドレイン領域２はｎ型を有し、基板１の不純物濃度に比して低い不純物濃度を有する。なお本明細書において「不純物濃度」は、特段の記載がない限り、導電型不純物（ドナーまたはアクセプタ）の濃度を意味する。
【００１７】
下部ドレイン領域１０１は主ドレイン領域２上に設けられている。下部ドレイン領域１０１はｎ型を有し、主ドレイン領域２の不純物濃度に比して高い不純物濃度を有する。下部ドレイン領域１０１は、主ドレイン領域２と同じ半導体材料から作られている。ウェル領域４は、面Ｓ２に平行な幅方向（図中、横方向）において下部ドレイン領域１０１を狭窄しており、ｐ型（第１の導電型と異なる第２の導電型）を有する。
【００１８】
上部ドレイン領域１０２は、本比較例においては、下部ドレイン領域１０１のうちウェル領域４によって狭窄された部分（ＪＦＥＴ(Junction Field Effect Transistor)領域）の上に直接設けられている。上部ドレイン領域１０２はｎ型を有し、主ドレイン領域２の不純物濃度に比して高い不純物濃度を有する。下部ドレイン領域１０１の半導体材料と上部ドレイン領域１０２の半導体材料とは、異なるバンドギャップを有している。よって下部ドレイン領域１０１と上部ドレイン領域１０２との界面は、バンドオフセットを伴うヘテロ接合を構成している。下部ドレイン領域１０１および上部ドレイン領域１０２の各々の不純物濃度は、上記ヘテロ接合がオーミック接合となるのに十分な高さを有している。
【００１９】
チャネル領域ＣＲは、半導体層２００の面Ｓ４のうちウェル領域４上の部分に位置している。言い換えれば、チャネル領域ＣＲは、半導体層２００の面Ｓ４のうちウェル領域４の上方の部分に位置している。ここで「上方の」とは、面Ｓ３から面Ｓ４への、半導体層の厚さ方向のことを意味する。本比較例においては、チャネル領域ＣＲはウェル領域４によって構成されている。チャネル領域ＣＲは、上部ドレイン領域１０２の半導体材料から作られた部分を含む。
【００２０】
ソース領域６は、チャネル領域ＣＲを介して上部ドレイン領域１０２につながっている。ソース領域６はｎ型を有する。ソース領域の不純物濃度は、たとえば、１×１０18ｃｍ-3以上、５×１０21ｃｍ-3以下である。高濃度コンタクト領域５は、ウェル領域４上に設けられており、ソース電極１０に接している。ソース電極１０はソース領域６上に設けられている。ゲート絶縁膜９はチャネル領域ＣＲを覆っている。ゲート電極８はゲート絶縁膜９を介してチャネル領域ＣＲ上に設けられている。層間絶縁膜７はゲート電極８を被覆している。
【００２１】
図２は、下部ドレイン領域１０１と上部ドレイン領域１０２とのヘテロ接合における不純部濃度とコンタクト抵抗との関係の例を示すシミュレーション結果である。シミュレーション条件として、下部ドレイン領域１０１はポリタイプ４ＨのＳｉＣ（炭化珪素）から作られ、上部ドレイン領域１０２はポリタイプ３ＣのＳｉＣから作られるものとした。そして３Ｃ−ＳｉＣの伝導帯端のエネルギーは４Ｈ−ＳｉＣの伝導体端のエネルギーに比して０．９３ｅＶ低いものとした。また３Ｃ−ＳｉＣの不純物濃度は１×１０16ｃｍ-3に固定し、４Ｈ−ＳｉＣの長さはオーミック接触の議論に十分な長さとして４０ｎｍとした。４Ｈ−ＳｉＣの不純物濃度５×１０18ｃｍ-3から１×１０20ｃｍ-3の範囲についてコンタクト抵抗を計算すると、４Ｈ-ＳｉＣの不純物濃度の増加にともないヘテロ接合面のコンタクト抵抗が減少することがわかった。
【００２２】
図３は、下部ドレイン領域１０１の不純物濃度と、下部ドレイン領域１０１および主ドレイン領域２の界面における絶縁破壊電圧との関係の例を示すシミュレーション結果である。シミュレーション条件として、主ドレイン領域２の不純物濃度は１×１０16ｃｍ-3に固定した。この結果から、絶縁破壊電圧の急激な低下を避けるためには、下部ドレイン領域１０１の不純物濃度を５×１０18ｃｍ-3以下とする必要があることがわかった。図２を参照して、この場合、コンタクト抵抗が１０Ω・ｃｍ2を超える高い値となってしまう。
【００２３】
図４は、比較例のＭＯＳＦＥＴ９００（図１）と、さらに他の比較例である、半導体ヘテロ接合面を有しないＭＯＳＦＥＴ（図示せず）とにおけるドレイン電流のシミュレーション結果である。ＭＯＳＦＥＴ９００については、下部ドレイン領域１０１の不純物濃度が１×１０20ｃｍ-3、２×１０19ｃｍ-3、および１×１０19ｃｍ-3の各々の場合の結果を示す。この結果から、下部ドレイン領域１０１の不純物濃度が低下するにつれてドレイン電流が低下することがわかった。ゲート電圧が１５Ｖの場合、下部ドレイン領域１０１の不純物濃度が１×１０19ｃｍ-3を有するＭＯＳＦＥＴ９００は、半導体ヘテロ接合面を有しないＭＯＳＦＥＴよりも低いドレイン電流を有していた。このことから、ヘテロ接合を設けることによるオン抵抗の低減効果を十分に得るには、下部ドレイン領域１０１の不純物濃度は１×１０19ｃｍ-3以上であることが必要であることがわかった。
【００２４】
しかしながら、前述した図３に示すように、下部ドレイン領域１０１の不純物濃度が５×１０18ｃｍ-3より高い場合、絶縁破壊電圧が急激に低下することがわかっている。このため、ＭＯＳＦＥＴ９００の構造では、ヘテロ接合の利用が低いオン抵抗と高い耐圧との間のトレードオフの解消にほとんど寄与していないことがわかった。本発明者は、この結果を踏まえ、ヘテロ接合により低いオン抵抗と高い耐圧との両方を得るための方法について検討を行い、以下に述べる各実施の形態の構成に想到するに至った。
【００２５】
（実施の形態１）
図５を参照して、本実施の形態のＭＯＳＦＥＴ９０１（電力用半導体装置）は、ＭＯＳＦＥＴ９００（図１）における半導体層２００に代わり、半導体層２０１を有する。それ以外の構成については、上述した比較例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。以下、上記比較例の説明と一部重複する部分もあるが、特に半導体層２０１の構成について詳しく説明する。
【００２６】
半導体層２０１には、半導体層２００と同様に、基板１の面Ｓ２と接する面Ｓ３と、面Ｓ４とが設けられている。半導体層２０１は、主ドレイン領域２と、下部ドレイン領域１０１（第１のドレイン領域）と、ウェル領域４と、中間ドレイン領域１０３（第２のドレイン領域）と、上部ドレイン領域１０２（第３のドレイン領域）と、チャネル領域ＣＲと、ソース領域６と、高濃度コンタクト領域５とを含む。
【００２７】
主ドレイン領域２は基板１の面Ｓ２上に設けられている。主ドレイン領域２は、ｎ型（第１の導電型）を有する第１の半導体材料から作られている。主ドレイン領域２の不純物濃度は、基板１の不純物濃度に比して低い不純物濃度を有する。主ドレイン領域２の不純物濃度は、たとえば、１×１０14ｃｍ-3以上、１×１０17ｃｍ-3以下である。
【００２８】
下部ドレイン領域１０１は主ドレイン領域２上に設けられている。下部ドレイン領域１０１は、主ドレイン領域２と同じく、ｎ型（第１の導電型）を有する第１の半導体材料から作られている。下部ドレイン領域１０１の不純物濃度は、主ドレイン領域２の不純物濃度よりも高く、下部ドレイン領域１０１と中間ドレイン領域１０３とのヘテロ接合がオーミックなものとなるのに十分な高さを有する。下部ドレイン領域１０１の不純物濃度は、たとえば、１×１０14ｃｍ-3以上、５×１０18ｃｍ-3以下である。第１の半導体材料はワイドバンドギャップ半導体材料であることが好ましく、炭化珪素であることがより好ましい。これにより下部ドレイン領域１０１の耐圧を高めることができる。
【００２９】
ウェル領域４は、面Ｓ２に平行な幅方向において下部ドレイン領域１０１を狭窄している。ウェル領域４の不純物濃度は、たとえば、１×１０15ｃｍ-3以上、１×１０19ｃｍ-3以下である。
【００３０】
中間ドレイン領域１０３は、下部ドレイン領域１０１のうちウェル領域４によって狭窄された部分の上に設けられている。中間ドレイン領域１０３は、ｎ型を有する第２の半導体材料から作られている。中間ドレイン領域１０３の不純物濃度は、主ドレイン領域２の不純物濃度よりも高く、下部ドレイン領域１０１および上部ドレイン領域１０２の各々と中間ドレイン領域１０３とのヘテロ接合がオーミックなものとなるのに十分な高さを有する。
【００３１】
上部ドレイン領域１０２は中間ドレイン領域１０３上に設けられている。すなわち、比較例（図１）と異なり本実施の形態においては、上部ドレイン領域１０２は中間ドレイン領域１０３を介して下部ドレイン領域１０１上に間接的に設けられている。上部ドレイン領域１０２は、ｎ型を有する第３の半導体材料から作られている。上部ドレイン領域１０２の不純物濃度は、主ドレイン領域２の不純物濃度よりも高く、上部ドレイン領域１０２と中間ドレイン領域１０３とのヘテロ接合がオーミックなものとなるのに十分な高さを有する。
【００３２】
なお、下部ドレイン領域１０１、中間ドレイン領域１０３および上部ドレイン領域１０２の各々の不純物濃度は、互いに同一である必要はない。また下部ドレイン領域１０１、中間ドレイン領域１０３および上部ドレイン領域１０２の各々において、不純物濃度は、均一である必要はない。
【００３３】
チャネル領域ＣＲは、半導体層２０１の面Ｓ４のうちウェル領域４上の部分に位置している。言い換えれば、チャネル領域ＣＲは、半導体層２０１の面Ｓ４のうちウェル領域４の上方の部分に位置している。チャネル領域ＣＲは、上記第３の半導体材料から作られている。下部ドレイン領域１０１をなす第１の半導体材料が炭化珪素である場合、第３の半導体材料は、第１の半導体材料のものとは異なるポリタイプを有する炭化珪素であってよい。これにより第３の半導体材料として、チャネル抵抗の低減に適したポリタイプを用いることができる。たとえば、下部ドレイン領域１０１がポリタイプ４ＨのＳｉＣから作られ、上部ドレイン領域１０２およびチャネル領域ＣＲがポリタイプ３ＣのＳｉＣから作られる。これにより、ポリタイプ４Ｈを用いることで１のドレイン領域の耐圧を高めつつ、ポリタイプ３Ｃを用いることでチャネル抵抗を低減することができる。チャネル領域ＣＲの表面は、本実施の形態においては、ｐ型を有するウェル領域４からなり、よってチャネル領域ＣＲはｐ型を有する。
【００３４】
上記のように基板１上に異なるポリタイプを有するＳｉＣ領域が設けられる場合、好ましくは、基板１は六方晶系の結晶構造を有するＳｉＣから作られ、その面Ｓ２はｃ軸に対して実質的に垂直な面（ジャスト面）である。これにより基板１上での異種ポリタイプの成長が容易となる。なお「ｃ軸に対して実質的に垂直な面」とは、たとえば、ｃ軸に垂直な面からの傾きが４°以内の面である。
【００３５】
図６を参照して、本実施の形態のようにＭＯＳＦＥＴがｎ型である場合（第１の導電型がｎ型である場合）は、第１の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第２の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ第２の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第３の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低い。言い換えると、下部ドレイン領域１０１から中間ドレイン領域１０３へ伝導帯の負のバンドオフセットｄＥ13が存在し、かつ中間ドレイン領域１０３から上部ドレイン領域１０２へ伝導帯の負のバンドオフセットｄＥ32が存在する。たとえば、ｄＥ13は、ｄＥ13＋ｄＥ32の３０％〜７０％であることが好ましい。なお図６においてはバンドギャップにおける伝導帯端のエネルギーが中間ドレイン領域１０３において一定である場合が示されているが、必ずしもそうである必要はない。バンドギャップにおける伝導帯端のエネルギーが中間ドレイン領域１０３において、下部ドレイン領域１０１の伝導帯端のエネルギーと上部ドレイン領域１０２の伝導帯端のエネルギーとの間で連続的に変化してもよい。
【００３６】
上述した伝導帯端のエネルギーに関する特徴、言い換えると伝導帯バンドオフセットに関する特徴、を満たす具体的な組み合わせとしては、たとえば、以下の３種類が存在する。
【００３７】
第１の組み合わせにおいては、第１および第２の半導体材料として４Ｈ−ＳｉＣが用いられ、第３の半導体材料として３Ｃ−ＳｉＣが用いられる。第２の半導体材料には、バンドオフセット制御のための非導電型不純物が添加されている。ＳｉＣに添加されるこの非導電型不純物は、ｎ型またはｐ型の導電型に寄与するものではなく、バンドオフセットを上述した特徴を満たすように変調することに寄与するものである。非導電型不純物としては、炭素、シリコン、ゲルマニウム、スズおよび鉛の少なくともいずれかを用い得る。非導電型不純物の添加により格子間隔が変化することでバンドオフセットが変化すると考えられる。非導電型不純物の濃度は、たとえば、１×１０16ｃｍ-3以上、１×１０22ｃｍ-3以下である。非導電型不純物の濃度分布は均一である必要はなくピーク濃度を有してもよく、その場合、ピーク濃度は１×１０17cm-3以上であることが好ましい。なお非導電型不純物が第１の半導体材料にも添加されていてもよいが、その濃度は、第２の半導体材料におけるものよりも低くされる。
【００３８】
第２の組み合わせとしては、第１の半導体材料として４Ｈ−ＳｉＣを用い、第２の半導体材料として１５Ｒ−ＳｉＣを用い、第３の半導体材料として３Ｃ−ＳｉＣを用い得る。なおこのように第１の半導体材料と第３の半導体材料とが異なるポリタイプを有する場合に、中間ドレイン領域１０３は単一のポリタイプを明確に有していなくてもよく、中間ドレイン領域１０３において第１の半導体材料のポリタイプと第３の半導体材料のポリタイプとの間の遷移が生じていてもよい。この場合、第１の半導体材料を堆積する工程から第３の半導体材料を堆積する工程への切り替え時に第２の半導体材料からなる層を形成することができる。これにより工程を簡素化することができる。
【００３９】
第３の組み合わせとしては、第１の半導体材料としてＧａＮを用い、第２の半導体材料としてＡｌ1-xＧａxＮ（０＜ｘ＜１）を用い、第３の半導体材料としてＡｌ1-yＧａyＮ（０＜ｙ＜ｘ）を用い得る。このように第２の半導体材料が第１の半導体材料の組成と第３の半導体材料の組成との間の組成を有する場合、第１の半導体材料を堆積する工程から第３の半導体材料を堆積する工程への切り替え時に第２の半導体材料からなる層が形成され得る。これにより工程を簡素化することができる。
【００４０】
本実施の形態によれば、第１の半導体材料として耐圧の向上に適したものを選択しつつ、第３の半導体材料としてチャネル抵抗の低減に適したものを選択することにより、ＭＯＳＦＥＴ９０１（図５）のオン抵抗を低減することができる。また下部ドレイン領域１０１上に中間ドレイン領域１０３が設けられ、中間ドレイン領域１０３上に上部ドレイン領域１０２が設けられる。言い換えれば、第１の半導体材料および第２の半導体材料の間のヘテロ接合と、第２の半導体材料および第３の半導体材料の間のヘテロ接合とが設けられる。これにより、比較例のＭＯＳＦＥＴ９００（図１）のように第１の半導体材料および第３の半導体材料の間に直接にヘテロ接合が設けられる場合に比して、各ヘテロ接合におけるバンドオフセットを緩和することができる。よって、各ヘテロ接合をオーミックなものとするのに必要な不純物濃度を低減することができる。よって、不純物濃度の高さに起因した電界強度の増大にともなう耐圧低下を抑制することができる。以上から、低いオン抵抗と高い耐圧との両方を有するＭＯＳＦＥＴが得られる。
【００４１】
以下に、ＭＯＳＦＥＴ９００（図１）に比してＭＯＳＦＥＴ９０１において、各ヘテロ接合をオーミックなものとするのに必要な不純物濃度を低減することができる理由について説明する。図７は、ｎ型４Ｈ−ＳｉＣとｎ型３Ｃ−ＳｉＣのヘテロ接合面における不純物濃度とコンタクト抵抗との関係の例を示すシミュレーション結果である。３Ｃ−ＳｉＣの不純物濃度は１×１０16ｃｍ-3に固定し、また４Ｈ−ＳｉＣの長さは４０ｎｍとした。ヘテロ接合面での伝導帯のバンドオフセット０．９３ｅＶ、０．４６５ｅＶおよび０．３１ｅＶの各々について、計算を行った。その結果、バンドオフセットが小さくなるにつれてヘテロ接合面におけるコンタクト抵抗が非線形に大きく低下した。このことは、所望の低さのコンタクト抵抗を保持しつつ、下部ドレイン領域１０１から上部ドレイン領域１０２へ伝導帯のバンドオフセットを１段階でではなく徐々に低下させることで、ヘテロ接合面における不純物濃度を低下させることが可能であることを意味する。
【００４２】
図８は、ヘテロ接合面における不純物濃度と絶縁破壊電圧との関係の例を、バンドオフセットｄＥ＝０．９３ｅＶ、０．４６５ｅＶおよび０．３１ｅＶのそれぞれの場合について示すグラフ図（Ａ）〜（Ｃ）である。このシミュレーション結果から、下部ドレイン領域１０１の不純物濃度が５×１０18ｃｍ-3以下において、バンドオフセットによらず急激に絶縁破壊電圧が増加することがわかった。このことから、下部ドレイン領域１０１の不純物濃度は５×１０18ｃｍ-3以下であることがＭＯＳＦＥＴ９０１の耐圧を保持するためには必要であることがわかった。
【００４３】
上述したように、ＭＯＳＦＥＴ９０１では中間ドレイン領域１０３の導入により、ＭＯＳＦＥＴ９００（図１）に比べて、ヘテロ接合面を同程度にオーミック接続するための不純物濃度を低減することが可能である。そのためＭＯＳＦＥＴ９０１では、ＭＯＳＦＥＴ９００と同等にオン抵抗を抑えることが可能な上に、ＭＯＳＦＥＴ９００よりも絶縁破壊電圧を高めることが可能である。
【００４４】
次にＭＯＳＦＥＴ９０１の製造方法について、以下に説明する。
【００４５】
図９を参照して、基板１上に主ドレイン領域２がエピタキシャル成長によって形成される。次に主ドレイン領域２上に、下部ドレイン領域１０１、中間ドレイン領域１０３および上部ドレイン領域１０２が形成される。下部ドレイン領域１０１、中間ドレイン領域１０３および上部ドレイン領域１０２の各々は、エピタキシャル成長によって形成され得る。中間ドレイン領域１０３は、下部ドレイン領域１０１のエピタキシャル成長から上部ドレイン領域１０２のエピタキシャル成長への成長条件の切り替え時の遷移層として形成されてもよい。
【００４６】
中間ドレイン領域１０３または上部ドレイン領域１０２は、ＳｉＣから作られた下部ドレイン領域１０１に対する、前述した非導電型不純物の添加によって形成されてもよい。なお下部ドレイン領域１０１にも非導電型不純物が含まれていてもよい。非導電型不純物の添加は、エピタキシャル成長中に行われてもよく、あるいは成長後のイオン注入または拡散処理によって行われてもよい。またエピタキシャル成長中の添加と、成長後の添加との両方が行われてもよい。
【００４７】
あるいは、下部ドレイン領域１０１の成長後、中間ドレイン領域１０３および上部ドレイン領域１０２が、半導体基板の貼り合わせ技術を用いて設けられてもよい。
【００４８】
下部ドレイン領域１０１、中間ドレイン領域１０３および上部ドレイン領域１０２には、下部ドレイン領域１０１と中間ドレイン領域１０３との間、および中間ドレイン領域１０３と上部ドレイン領域１０２との間がオーミックに接続されるような不純物プロファイルが設けられるよう、導電型不純物のドーピングが行われる。このドーピングは、エピタキシャル成長中に行われてもよく、エピタキシャル成長後のイオン注入により行われてもよい。イオン注入は、基板１上の全面に対して行われてもよく、あるいは局所的に行われてもよい。
【００４９】
図１０を参照して、ウェル領域４がイオン注入により形成される。ウェル領域４は、第１の半導体材料から作られた下部ドレイン領域１０１と、第２の半導体材料から作られた中間ドレイン領域１０３と、第３の半導体材料から作られた上部ドレイン領域１０２とへのイオン注入により形成される。このためウェル領域４は、バンドギャップにおける伝導帯端のエネルギーが深さ方向において変化する。なおこのイオン注入と、図９の工程におけるイオン注入との順番は任意である。
【００５０】
再び図５を参照して、高濃度コンタクト領域５およびソース領域６がイオン注入により形成される。なおこのイオン注入と、図９および図１０の工程におけるイオン注入との順番は任意である。その後、活性化アニールにより、注入された不純物が活性化される。なお活性化アニールは必ずしもまとめて一度に行われる必要ななく、イオン注入ごとに行われてもよい。その後、ゲート絶縁膜９、ゲート電極８、層間絶縁膜７、ソース電極１０およびドレイン電極１１が形成される。これによりＭＯＳＦＥＴ９０１が得られる。
【００５１】
なおＭＯＳＦＥＴ９０１（図５）においては主ドレイン領域２と中間ドレイン領域１０３との間に下部ドレイン領域１０１が設けられるが、主ドレイン領域２と中間ドレイン領域１０３とが下部ドレイン領域１０１を介さずに直接接触してもコンタクト抵抗の高さが問題とならない場合は、図１１に示すＭＯＳＦＥＴ９０１Ｖ（電力用半導体装置）のように、下部ドレイン領域１０１が省略された半導体層２０１Ｖが用いられ得る。
【００５２】
（実施の形態２）
図１２を参照して、本実施の形態のＭＯＳＦＥＴ９０２（電力用半導体装置）の半導体層２０２においては、第２の半導体材料から作られた単一の中間ドレイン領域１０３（図１）の代わりに、複数の中間ドレイン領域１０４および１０５（第２のドレイン領域）が用いられる。中間ドレイン領域１０４は前述した第１および第３の半導体材料とは異なる第４の半導体材料から作られ、中間ドレイン領域１０５は、上記第１、第３および第４の半導体材料とは異なる第５の半導体材料から作られている。中間ドレイン領域１０４は下部ドレイン領域１０１上に設けられている。中間ドレイン領域１０５は中間ドレイン領域１０４上に設けられている。上部ドレイン領域１０２は中間ドレイン領域１０５上に設けられている。
【００５３】
図１３を参照して、本実施の形態のようにＭＯＳＦＥＴがｎ型である場合（第１の導電型がｎ型である場合）は、第１の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第４の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ第４の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第５の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ第５の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第２の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低い。言い換えると、下部ドレイン領域１０１から中間ドレイン領域１０４へ伝導帯の負のバンドオフセットｄＥ14が存在し、かつ中間ドレイン領域１０４から中間ドレイン領域１０５へ伝導帯の負のバンドオフセットｄＥ45が存在し、かつ中間ドレイン領域１０５から上部ドレイン領域１０２へ伝導帯の負のバンドオフセットｄＥ52が存在する。
【００５４】
たとえば、下部ドレイン領域１０１が４Ｈ−ＳｉＣから作られ、上部ドレイン領域１０２が３Ｃ−ＳｉＣから作られる場合に、バンドオフセットｄＥ14、ｄＥ45およびｄＥ52の各々を等しく０．３１ｅＶとすることができる。図１４は、この場合におけるゲート電圧とドレイン電流との関係の例（図中、実線）を、ヘテロ構造を有しない比較例の場合における関係の例（図中、破線）と共に示すシミュレーション結果である。なおＭＯＳＦＥＴ９０２における下部ドレイン領域１０１、中間ドレイン領域１０４、１０５、および上部ドレイン領域１０２の各々の不純物濃度は３×１０17ｃｍ-3とした。またウェル領域４からの空乏層の広がりによる抵抗の影響も考慮した。このシミュレーションの結果より、本実施の形態のＭＯＳＦＥＴ９０２は比較例のものに比して低いオン抵抗を有することがわかった。
【００５５】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５６】
図１５は、下部ドレイン領域１０１の不純物濃度と絶縁破壊電圧との関係の例を示すシミュレーション結果である。第４および第５の半導体材料としては、絶縁破壊がより容易に生じやすい条件でシミュレーションを行うために、４Ｈ−ＳｉＣではなく３Ｃ−ＳｉＣを用いた。このシミュレーションの結果より、下部ドレイン領域１０１、中間ドレイン領域１０４および１０５の不純物濃度が３×１０17ｃｍ-3の場合、従来の半導体装置と同等の絶縁破壊電圧を保持することができることがわかった。
【００５７】
以上から本実施の形態のＭＯＳＦＥＴ９０２では、従来のものと同等の絶縁破壊電圧を保ちつつ、オン抵抗を低減することができることがわかった。
【００５８】
（実施の形態３）
図１６を参照して、本実施の形態のＭＯＳＦＥＴ９０３（電力用半導体装置）の半導体層２０３においては、ウェル領域４上にｎ型の中間ドレイン領域１０３および上部ドレイン領域１０２が順に位置している。これによりＭＯＳＦＥＴ９０３のチャネル領域ＣＲａはｎ型の中間ドレイン領域１０３および上部ドレイン領域１０２によって構成されている。つまりＭＯＳＦＥＴ９０３のチャネル領域ＣＲａはｎ型を有する。なおウェル領域４は本実施の形態においては、実施の形態１および２と異なり、第１の半導体材料のみから形成される。
【００５９】
中間ドレイン領域１０３および上部ドレイン領域１０２の厚さおよび不純物濃度の選択により、チャネル領域ＣＲａは、ゲート電極８からの電界印加がなくとも、ウェル領域４からの空乏層の延びにより空乏化された状態とし得る。これにより、ＭＯＳＦＥＴ９０３をノーマリーオフ型のものとし得る。
【００６０】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６１】
次に、ＭＯＳＦＥＴ９０３の製造方法について、以下に説明する。
【００６２】
図１７を参照して、基板１上に主ドレイン領域２がエピタキシャル成長によって形成される。さらに下部ドレイン領域１０１がエピタキシャル成長またはイオン注入によって形成される。またウェル領域４がイオン注入により形成される。下部ドレイン領域１０１およびウェル領域４を形成する順番は任意である。
【００６３】
図１８を参照して、中間ドレイン領域１０３および上部ドレイン領域１０２がエピタキシャル成長により順に形成される。なお、ウェル領域４の形成は下部ドレイン領域１０１上に中間ドレイン領域１０３を形成した後でもよい。
【００６４】
再び図１６を参照して、高濃度コンタクト領域５およびソース領域６がイオン注入により形成される。その後、活性化アニールにより、注入された不純物が活性化される。なお活性化アニールは必ずしもまとめて一度に行われる必要ななく、イオン注入ごとに行われてもよい。その後、ゲート絶縁膜９、ゲート電極８、層間絶縁膜７、ソース電極１０およびドレイン電極１１が形成される。これによりＭＯＳＦＥＴ９０３が得られる。
【００６５】
本実施の形態によれば、ｎ型を有する上部ドレイン領域１０２のための成膜によって得られた層から、イオン注入による導電型の変更をともなうことなく、チャネル領域ＣＲａを構成することができる。よってイオン注入に起因したチャネル領域へのダメージによるチャネル抵抗の増大を避けることができる。
【００６６】
（実施の形態４）
図１９を参照して、本実施の形態のＭＯＳＦＥＴ９０４（電力用半導体装置）の半導体層２０４においては、ウェル領域４上にｎ型の上部ドレイン領域１０２が位置している。これによりＭＯＳＦＥＴ９０４のチャネル領域ＣＲｂは、ｎ型の上部ドレイン領域１０２によって構成されている。つまりＭＯＳＦＥＴ９０４のチャネル領域ＣＲｂはｎ型を有する。なおウェル領域４は本実施の形態においては、実施の形態１〜３と異なり、第１および第２の半導体材料から形成される。
【００６７】
なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、実施の形態３とほぼ同様の効果が得られる。
【００６８】
（実施の形態５）
図２０を参照して、本実施の形態のＭＯＳＦＥＴ９０５（電力用半導体装置）の半導体層２０５においては、第３の半導体材料から作られた上部ドレイン領域１０２は、第３の半導体材料と異なる材料である第２の半導体材料から作られた溝ＴＲ内に位置する部分を有する。また第２の半導体材料から作られた中間ドレイン領域１０３は、第２の半導体材料と異なる材料である第１の半導体材料から作られた溝ＴＳ内に位置する部分を有する。
【００６９】
なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７０】
次にＭＯＳＦＥＴ９０５の製造方法について、以下に説明する。
【００７１】
図２１を参照して、基板１上に主ドレイン領域２が第１の半導体材料のエピタキシャル成長によって形成される。次に、下部ドレイン領域１０１およびウェル領域４が、図２１に示すように形成される。下部ドレイン領域１０１およびウェル領域４は溝ＴＳを構成する。溝ＴＳは、下部ドレイン領域１０１により構成される底部と、ウェル領域４により構成される側壁部とを有する。図２１に示す構成を得る方法はいくつか存在する。第１の例として、基板１上における主ドレイン領域２のエピタキシャル成長後、まず主ドレイン領域２に溝ＴＳがエッチングにより形成される。次に溝ＴＳの底部へのイオン注入により下部ドレイン領域１０１が形成され、また溝ＴＳの側壁部へのイオン注入によりウェル領域４が形成される。これらのイオン注入の順番は任意である。第２の例として、基板１上における主ドレイン領域２のエピタキシャル成長後、より高い不純物濃度での第１の半導体材料のエピタキシャル成長によって、主ドレイン領域２上に下部ドレイン領域１０１が形成される。次に下部ドレイン領域１０１に溝ＴＳがエッチングにより形成され、また溝ＴＳの側壁部にイオン注入によりウェル領域４が形成される。このエッチングとイオン注入との順番は任意である。
【００７２】
図２２を参照して、第１の半導体材料で作られた溝ＴＳを埋めるように第２の半導体材料のエピタキシャル成長が行われることで、中間ドレイン領域１０３が形成される。この際、溝ＴＳの存在により、溝ＴＳ外に比して溝ＴＳ内での成長がより促進される。すなわちいわゆる選択成長が行われる。
【００７３】
図２３を参照して、中間ドレイン領域１０３に溝ＴＲがエッチングにより形成される。言い換えれば第２の半導体材料から作られた溝ＴＲが形成される。次に溝ＴＲを埋めるように第３の半導体材料のエピタキシャル成長が行われる。この際、溝ＴＲの存在により、溝ＴＲ外に比して溝ＴＲ内での成長がより促進される。すなわちいわゆる選択成長が行われる。なお図２３においては溝ＴＲの側壁部が中間ドレイン領域１０３により構成される場合について示されているが、溝ＴＲの側壁部はウェル領域４によって構成されてもよい。この場合、溝ＴＲの側壁部は第１の半導体材料から作られる。
【００７４】
図２４を参照して、溝ＴＲを埋めるように第３の半導体材料のエピタキシャル成長が行われることで、上部ドレイン領域１０２が形成される。この際、溝ＴＲの存在により、溝ＴＲ外に比して溝ＴＲ内での成長がより促進される。すなわちいわゆる選択成長が行われる。
【００７５】
再び図２０を参照して、高濃度コンタクト領域５およびソース領域６がイオン注入により形成される。その後、活性化アニールにより、注入された不純物が活性化される。なお活性化アニールは必ずしもまとめて一度に行われる必要ななく、イオン注入ごとに行われてもよい。その後、ゲート絶縁膜９、ゲート電極８、層間絶縁膜７、ソース電極１０およびドレイン電極１１が形成される。これによりＭＯＳＦＥＴ９０５が得られる。
【００７６】
本実施の形態によれば、溝ＴＲ内での選択成長が生じることで、上部ドレイン領域１０２の成長を促進させることができる。また、溝ＴＳ内での選択成長が生じることで、中間ドレイン領域１０３の成長を促進させることができる。
【００７７】
なお本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【００７８】
たとえば、上記各実施の形態においては第１の導電型をｎ型とし第２の導電型をｐ型とすることにより電子をキャリアとするｎ型ＭＯＳＦＥＴが構成される場合について詳しく説明したが、第１の導電型をｐ型とし第２の導電型をｎ型とすることによって、正孔をキャリアとするｐ型ＭＯＳＦＥＴが構成されてもよい。この場合、キャリアが電子ではなく正孔となることに伴い、下部ドレイン領域１０１、中間ドレイン領域１０３および上部ドレイン領域１０２のそれぞれを構成する第１〜第３の半導体材料は、バンド構造に関する特徴として、上述した伝導帯のバンドオフセットに関する特徴に代わり、価電子帯のバンドオフセットに関する特徴を有する。具体的には、第１の半導体材料のバンドギャップにおける価電子帯端のエネルギーに比して第２の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高く、かつ第２の半導体材料の価電子帯端のエネルギーに比して第３の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高い。言い換えると、下部ドレイン領域１０１から中間ドレイン領域１０３へ価電子帯の正のバンドオフセットが存在し、中間ドレイン領域１０３から上部ドレイン領域１０２へ価電子帯の正のバンドオフセットが存在する。
【００７９】
また上記各実施の形態においてはＭＯＳＦＥＴについて説明したが、ゲート絶縁膜９として酸化膜以外の絶縁膜を用いてもよい。これによりＭＩＳＦＥＴ(Metal Insulated Semiconductor Field Effect Transistor)が構成される。
【００８０】
また電力用半導体装置はＭＩＳＦＥＴに限定されるものではない。たとえば上記各実施の形態において、ドレイン電極１１が基板１の面Ｓ１上に第２の導電型のコレクタ層を介して設けられてもよい。これによりＭＩＳＦＥＴに代わりＩＧＢＴ(Insulated Gate Bipolar Transistor)が構成される。
【符号の説明】
【００８１】
ＣＲ，ＣＲａ，ＣＲｂ  チャネル領域、ＴＲ，ＴＳ  溝、１  基板（半導体基板）、２  主ドレイン領域、４  ウェル領域、５  高濃度コンタクト領域、６  ソース領域、７  層間絶縁膜、８  ゲート電極、９  ゲート絶縁膜、１０  ソース電極、１１  ドレイン電極、１０１  下部ドレイン領域（第１のドレイン領域）、１０２  上部ドレイン領域（第３のドレイン領域）、１０３〜１０５  中間ドレイン領域（第２のドレイン領域）、２００，２０１，２０１Ｖ，２０２〜２０５  半導体層、９００，９０１，９０１Ｖ，９０２〜９０５  ＭＯＳＦＥＴ（電力用半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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