(57)【特許請求の範囲】
【請求項１】
垂直衝撃電子雪崩遷移時間（ＩＭＰＡＴＴ）ダイオードであって、
ｐ型層と、
前記ｐ型層の上に位置するｎ型埋め込み層と、
前記ｎ型埋め込み層の上に位置する低位部分と前記低位部分の上に位置する高位部分とを有するｎウェルと、
前記ｎ型埋め込み層の上に位置して前記ｎウェルの低位部分を横方向に囲むドープされない層と、
前記ドープされない層の上に位置して前記ｎウェルの高位部分を横方向に囲む浅いトレンチ層と、
前記ｎ型埋め込み層の上に位置して前記ドープされない層と前記浅いトレンチ層とを横方向に囲み、前記ｎ型埋め込み層を介して前記ｎウェルに結合されるシンカー層と、
前記ｎウェルの高位部分に形成されるブレークダウン層と、
を含む、垂直ＩＭＰＡＴＴダイオード。
【請求項２】
請求項１に記載の垂直ＩＭＰＡＴＴダイオードであって、
前記ブレークダウン層が高度にドープされたｐ＋シリコン材料を含む、垂直ＩＭＰＡＴＴダイオード。
【請求項３】
請求項１に記載の垂直ＩＭＰＡＴＴダイオードであって、
前記ブレークダウン層がｐ型ＳｉＧｅ材料を含む、垂直ＩＭＰＡＴＴダイオード。
【請求項４】
請求項１に記載の垂直ＩＭＰＡＴＴダイオードであって、
前記ブレークダウン層が、前記ｎウェルの低位部分の上に位置するｎ＋シリコン材料と、前記ｎ＋シリコン材料の上に位置するｐ＋シリコン材料とを含む、垂直ＩＭＰＡＴＴダイオード。
【請求項５】
請求項１に記載の垂直ＩＭＰＡＴＴダイオードであって、
前記ブレークダウン層が、前記ｎウェルの低位部分の上に位置するｎ型ＳｉＧｅ材料と、前記ｎ型ＳｉＧｅ材料の上に位置するｐ＋シリコン材料とを含む、垂直ＩＭＰＡＴＴダイオード。
【請求項６】
請求項１に記載の垂直ＩＭＰＡＴＴダイオードであって、
前記ブレークダウン層が、前記ｎウェルの低位部分の上に位置するｎ型ＳｉＧｅ材料と、前記ｎ型ＳｉＧｅ材料の上に位置するｐ型ＳｉＧｅ材料とを含む、垂直ＩＭＰＡＴＴダイオード。
【請求項７】
請求項１に記載の垂直ＩＭＰＡＴＴダイオードであって、
前記ドープされない層が、前記シンカー層と前記ｎウェルの低位部分とに隣接する、垂直ＩＭＰＡＴＴダイオード。
【請求項８】
請求項１に記載の垂直ＩＭＰＡＴＴダイオードであって、
前記シンカー層と前記ｎ型埋め込み層とを横方向に囲む深い伸張層を更に含む、垂直ＩＭＰＡＴＴダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して半導体デバイスに関し、特にアナログ技術におけるシリコンＩＭＰＡＴＴ（IMPact Avalanche Transit-Time）ダイオードのインテグレーションに関する。
【背景技術】
【０００２】
ＩＭＰＡＴＴダイオードは、無線周波数（ＲＦ）電力生成及び増幅における応用例のためなどの、２端子デバイスである。３端子デバイスアプローチに較べ、ＩＭＰＡＴＴダイオードは、比較的小さな抵抗性損失及び寄生容量を有するように製造され得る。従って、ＩＭＰＡＴＴダイオードは、高周波数で高ＲＦ電力を生成し得、そのため、特にテラヘルツ（３００ＧＨｚより高いなど）応用例に有効となる。
【０００３】
図１に示すように、ｎ型ＩＭＰＡＴＴダイオードが、３つの個別の領域、すなわち、アバランシェブレークダウンのための重くドープされたＰ＋＋領域１０１、電荷ドリフトのための軽くドープされたＮ領域１０２、及び電荷収集のための重くドープされたＮ＋＋領域１０３、を有する。このダイオードは逆バイアスされると、Ｎ領域内のフリー電子がデバイスから枯渇され、Ｐ＋＋／Ｎ接合においてピーク電界をつくる。逆ＤＣバイアスが増大すると、２つのブレークダウンプロセスのうちの一つが起こるまでピーク電界が増大する。一つのプロセスにおいて、この電界は、それが共有結合電子に対してそれをフリーにするために充分な力を及ぼす程度まで高くなり得る。これにより、電流に寄与するホール及び電子である、２つのキャリアがつくられる。このブレークダウンは、ツェナーブレークダウン又はトンネリングブレークダウンと呼ばれる。第２のブレークダウンプロセスにおいて、残りのフリーキャリアは、電界から充分なエネルギーを得ることが可能であり、格子における共有結合を破壊することが可能である。このプロセスは、アバランシェブレークダウンと呼ばれ、上述のように格子と相互作用するあらゆるキャリアが、２つの付加的なキャリアをつくる。全ての３つのキャリアはその後、更なるアバランシェ衝突に関与し得、最大フィールドがアバランシェを起こす程度まで充分に大きくなるとき空間電荷領域におけるキャリアの急激な増加につながる。
【０００４】
高フィールド領域においてブレークダウンによりキャリアがつくられた後、ホールは頂部オーミックコンタクトからデバイスの外に流れ得、ＤＣ電流となる。電子は、Ｎ領域（ドリフト領域）１０２にわたって移動し得、底部オーミックコンタクトを介してデバイスの外に流れ得る。適切に設計されたドーピングプロファイルでは、Ｎ領域１０２における電界は、電子の全てがそれらの飽和速度ｖｓａｔで移動するのに充分高くなる。Ｎ領域の厚みはゼロではないため、電子は、デバイスの外に流れるために、トランジット時間と呼ばれる有限時間かかる。交流（ＡＣ）状態下で、デバイス内の移動電子からくるダイオードＡＣ電流は、ダイオード上に印加されるＡＣ電圧に遅れる可能性があり、ＡＣ電流とＡＣ電圧との間の位相遅延となる。ＩＭＰＡＴＴダイオードにおいて、Ｎ領域（ドリフト領域）の厚みは、１８０度の位相遅延をつくるよう適切に設計され、そのため、ダイオードは負の抵抗を示す。このようなダイオードが共振回路と接続された後、ダイオードの負の抵抗は、発振をつくり得、ＲＦ電力を生成し得る。
【０００５】
米国特許番号第３，８９６，４７８号におけるものなど、シリコンＩＭＰＡＴＴダイオードがメサ構造において垂直につくられる場合がある。同様の構造は、米国特許番号第３，６４９，３８６号、米国特許番号第４，０３０，９４３号、及び米国特許番号第４，０６４，６２０号においても開示されている。このようなメサ構造は最近の業務においていまだに広く用いられている。米国特許番号第４，５９６，０７０号において、ＩＭＰＡＴＴダイオードを製造するためのわずかに異なるアプローチが開示されており、ここでは、異なる能動ダイオードを隔離するためにポリイミドが用いられている。
【特許文献１】米国特許番号第３，８９６，４７８号
【特許文献２】米国特許番号第３，６４９，３８６号
【特許文献３】米国特許番号第４，０３０，９４３号
【特許文献４】米国特許番号第４，０６４，６２０号
【特許文献５】米国特許番号第４，５９６，０７０号
【０００６】
直列寄生抵抗の２つの主要な源が最小化されるべきである。抵抗のこれらの源は、（ａ）基板コンタクト金属インタフェースにおけるコンタクト抵抗と、（ｂ）表皮効果により改変される基板の直列抵抗である。コンタクト抵抗は、基板ドーピングの高レベルを維持することにより又はコンタクト合金化により、コンタクト表面における基板において有効ドーピングレベルを最大化することによって低減される。基板抵抗性を最小化することで、直列抵抗に対する表皮効果寄与も低減される。直列抵抗を最小化するために、ダイオード基板はマイクロメートルレンジまで薄化される。
【０００７】
図１におけるディスクリートメサ形状ＩＭＰＡＴＴダイオードは、テラヘルツレンジで採用することが難しくなる。この周波数レンジでは、最適化されるダイオードは、５μｍより小さいダイオード直径を持つべきである。薄化された基板を備える一方で、所望の電気的特性、良好な再現性、及び長期間信頼性を備えたパッケージをアセンブルすることが可能な、このような小さなダイオードを製造するには課題がある。
【発明の概要】
【０００８】
記載される例において、標準的なプレーナーアナログプロセスフローにおいて製造される垂直ＩＭＰＡＴＴダイオードが、ｐ型単結晶シリコンで構成される基板と、基板の頂部表面に接するｎ型埋め込み層と、ｎ型埋め込み層の頂部表面に接するドープされない層と、基板まで下に延在する深いトレンチであって、ＩＭＰＡＴＴダイオードを完全に囲み、ダイオードをアナログ回路要素の残りから分離する、深いトレンチと、ウエハの頂部表面を覆う浅いトレンチ層であって、ＩＭＰＡＴＴダイオードのＰ＋＋及びＮ＋＋エリアのために提供するように開口が含まれる、浅いトレンチ層と、浅いトレンチ層におけるＰ＋＋開口を介してドープされない層へ延在し、ｎ型埋め込み層の頂部表面に接するｎウェルと、浅いトレンチ構造によりｎウェルから部分的に分離される深いｎ＋エリアであって、浅いトレンチ層におけるＮ＋＋開口を介して、ｎ型埋め込み層の頂部表面に接するドープされない層に延在する、深いｎ＋エリアと、高度にドープされたｐ＋シリコン、ｐ＋型ＳｉＧｅ、ｎ＋シリコン上の高度にドープされたｐ＋シリコンのコンポジット層、ｎ型ＳｉＧｅ上の高度にドープされたｐ＋シリコンのコンポジット層、又はｎ型ＳｉＧｅ上のｐ型ＳｉＧｅのコンポジット層、の群から選択されるｎウェルの頂部に接する材料の層と、第１のレベル間誘電性材料により互いから分離され、高度にドープされたｎ＋層及びｎウェルの頂部に接する材料の層に個別に接するオーミックコンタクトとを含む。
【図面の簡単な説明】
【０００９】
【図１】ＩＭＰＡＴＴダイオードの断面図である。
【００１０】
【図２】ＩＭＰＡＴＴダイオードの平面図であり、図３〜図９の例示の実施例に従った第１の金属レベル及び第１のレベル間誘電性材料の下の構造を詳細に示す。
【００１１】
【図３】一実施例に従ったＩＭＰＡＴＴダイオードの図２の切断面Ａ‐Ａを介する断面図である。
【００１２】
【図３Ａ】一実施例に従った図３のＩＭＰＡＴＴダイオードを製造するための製造工程の図である。
【図３Ｂ】一実施例に従った図３のＩＭＰＡＴＴダイオードを製造するための製造工程の図である。
【図３Ｃ】一実施例に従った図３のＩＭＰＡＴＴダイオードを製造するための製造工程の図である。
【図３Ｄ】一実施例に従った図３のＩＭＰＡＴＴダイオードを製造するための製造工程の図である。
【００１３】
【図４】別の実施例に従ったＩＭＰＡＴＴダイオードの図２の切断面Ａ‐Ａを介する断面図である。
【００１４】
【図５】別の実施例に従ったＩＭＰＡＴＴダイオードの図２の切断面Ａ‐Ａを介する断面図である。
【００１５】
【図６】別の実施例に従ったＩＭＰＡＴＴダイオードの図２の切断面Ａ‐Ａを介する断面図である。
【００１６】
【図７】別の実施例に従ったＩＭＰＡＴＴダイオードの図２の切断面Ａ‐Ａを介する断面図である。
【００１７】
【図８】別の実施例に従ったＩＭＰＡＴＴダイオードの図２の切断面Ａ‐Ａを介する断面図である。
【００１８】
【図９】別の実施例に従ったＩＭＰＡＴＴダイオードの図２の切断面Ａ‐Ａを介する断面図である。
【発明を実施するための形態】
【００１９】
図１のＩＭＰＡＴＴダイオードは３つの個別の領域を有し、これらは、ブレークダウンのための重くドープされたＰ＋＋１０１領域、電荷ドリフトのための軽くドープされたＮ領域１０２、及び電荷収集のための重くドープされたＮ＋＋領域１０３である。ダイオードは、ブレークダウン状態で逆バイアスされ、Ｐ＋＋とＮ層との間の高フィールド領域におけるアバランシェによりホールが生成される。Ｎ領域における電界は、ホールが飽和速度で移動する程度に充分に高いが、衝突電離により付加的な電荷がつくられない程度に充分に低い。ホールは、最終的に低フィールドＮ＋＋領域に達し、底部オーミックコンタクトにより吸収される。
【００２０】
しばしば、シリコンＩＭＰＡＴＴダイオードがメサ構造において垂直につくられることがある。この解決策は、幾つかの場合において機能するが、最近のアナログ処理と組み合わせるには課題がある。
【００２１】
図２はＩＭＰＡＴＴダイオードの平面図であり、図３〜図９の例示の実施例に従った、第１の金属レベル４０１及び第１のレベル間誘電性材料４０２の下の構造を詳細に示す。
【００２２】
図３は、例示の実施例のｎ型ＩＭＰＡＴＴダイオードを備えた半導体基板の部分的断面図を示す。図３Ａ〜図３Ｄは、例示の実施例の態様に従った、ＩＭＰＡＴＴダイオードを製造する際に用いることができるプロセスの種々の部分を示す。このプロセスの多くの又は全ての部分が、バイポーラ又はｂｉ−ＣＭＯＳプロセスを用いて実装され得る。また、これ以降のプロセス工程は、主としてｎ型ＩＭＰＡＴＴダイオードを形成することに関して説明するが、例示の実施例の態様に従ってｐ型ＩＭＰＡＴＴダイオードも製造され得る。また、これらの図において示される特定の順は変更され得、その場合でも、例示の実施例に従ってＩＭＰＡＴＴダイオードを生成し得る。
【００２３】
図３Ａを参照すると、このプロセスは、ｐ型単結晶シリコン３０１で構成される基板を提供すること、図３〜図８に示すように基板の頂部表面に重なりそれに接するｎ型埋め込み（ＮＢＬ）層３０２を形成すること、及びＮＢＬ層３０２の頂部表面に重なりそれに接するドープされない層（ＥＰＩ）３０３をエピタキシャル堆積することにより始まる。この実施例において、基板３０１はｐ型シリコンウエハである。ＩＭＰＡＴＴダイオードが、ガリウム砒素及びテルル化水銀など、他の第４族元素又は化合物半導体材料の基板上に構築されてもよい。基板は、単結晶であり得、又は他結晶であり得る。基板は、絶縁体の層が半導体材料の層にボンディングされる、貼り合わせウエハであり得る。
【００２４】
また、図３ＡはＮＢＬ層３０２を示す。ＮＢＬ層は、通常は重くドープされた単結晶シリコン層であり、これは、ドリフト層３０７とシンカー層３０６との間の低抵抗電流経路として機能する。高性能バイポーラ又はＢｉ−ＣＭＯＳ集積回路チップにおいて、通常、他の回路要件（considerations）のためにＮＢＬ層が存在する。ｐ型基板におけるｐ型ＩＭＰＡＴＴダイオードを構築するため第２の（ｐ型）埋め込み層がＮＢＬ層頂部に実装され得る。多くの回路応用例において、ＩＭＰＡＴＴダイオード内のアバランシェノイズは周りの環境における構成要素と干渉しないため、第２の埋め込み層が有利となる。
【００２５】
また、図３Ａはエピタキシャル層３０３を示し、これは、高抵抗率のドープされない単結晶シリコン層である。この実施例において、デバイス３００全体は単結晶である。単結晶材料が、多結晶材料に関連付けられる特性よりも優れた幾つかの物理的特性（電荷キャリア移動度など）を有しがちであるが、ＩＭＰＡＴＴダイオードが、ブレークダウン層３０８、ドリフト層３０７、及びシンカー層３０６において他結晶材料を用いて構築されてもよい。
【００２６】
図３Ｂを参照すると、このプロセスは、ウエハの頂部表面を覆うフィールド酸化物層３０４を形成することにより続き、ここで、ＩＭＰＡＴＴダイオードのブレークダウン層３０８の下のドリフト層３０７、及びＮ＋＋シンカー開口３０６のために提供するように開口が含まれる。一例において、フィールド酸化物層３０４は、その厚みが２５０〜６００ナノメートルである二酸化シリコンであり、これは、好ましくはシャロートレンチアイソレーション（ＳＴＩ）プロセスにより、又は場合によってはシリコンの局所酸化（ＬＯＣＯＳ）プロセスにより形成される。ＳＴＩ層３０４は、シンカー層３０６をブレークダウン層３０８から電気的に隔離する。
【００２７】
図３Ｂに示すように、このプロセスは、ドープされないＥＰＩ層３０３の頂部表面から基板まで下に延在し、ＩＭＰＡＴＴダイオードを完全に囲む、別のフィールド酸化物層３０５を形成することにより続き、これは、ダイオードをアナログ回路における要素の残りから分離する。一例において、フィールド酸化物層３０５は、その厚みが１〜１０マイクロメートルの二酸化シリコンであり、これは、好ましくは深いトレンチアイソレーション（ＤＴ）プロセスにより形成される。ＤＴ層３０５があると、ＩＭＰＡＴＴダイオード３００は、他の電気的構成要素から電気的に隔離され、金属性リード４０１を介して集積回路の他の回路要素に通信可能である。
【００２８】
図３Ｃを参照すると、このプロセスは、ＳＴＩ層３０４とドープされないＥＰＩ層３０３の一部とによりブレークダウン層３０８から部分的に分離される深いＮ＋＋シンカー層３０６を、ＳＴＩ層３０４により囲まれるＮ＋＋開口を介して形成することにより続き、深いＮシンカー層３０６は、ドープされないＥＰＩ層３０３を介して延在し、ＮＢＬ層３０２の頂部表面に接する。シンカー層３０６は、重くドープされた単結晶シリコン層であるｎ型の層である。これは、下にあるＮＢＬ層３０２と頂部金属性リード４０１との間の低抵抗性経路をつくる。
【００２９】
図３Ｄを参照すると、このプロセスは、ＳＴＩ層３０４における開口を介してドリフト層３０７を形成することにより続き、ドリフト層３０７は、ドープされないＥＰＩ層３０３を介して延在し、ＮＢＬ層３０２の頂部表面に接する。ドリフト層３０７は、軽くドープされた単結晶シリコン層であるｎ型の層である。ＩＭＰＡＴＴダイオードが逆バイアスされると、フリー電荷はドリフト層３０７から枯渇され、このドリフト層において高電界が構築される。第１の状況で、ドリフト層３０７における電界は、電荷がそれらの飽和速度でブレークダウン層３０８からＮＢＬ層３０２へ移動し得る程度に充分に高い。第２の状況で、ドリフト領域３０７における電界は、このドリフト層において付加的なアバランシェブレークダウンが起こらない程度に充分に低い。
【００３０】
図３Ｄに示すように、このプロセスは、ドリフト層３０７の頂部に接するブレークダウン層３０８を形成することにより続く。ブレークダウン層３０８は、重くドープされた単結晶シリコン層であるｐ型の層である。ドリフト層３０７及びシンカー層３０６は、ＮＢＬ層におけるものと同じドーピング極性であるｎ型ドーパントでドープされるため、ブレークダウン層３０８とドリフト層３０７との間の交点においてＰＮ接合が存在し、一方、ＮＢＬ層３０２とドリフト層３０７とシンカー層３０６の間の交点はオーミックとなり得る。ダイオードが逆バイアスされるとき、上述のＰＮ接合における電界は、ブレークダウンが起こり得る程度に充分に高い。アバランシェブレークダウン又はトンネリングブレークダウン、又はミックスドアバランシェトンネリングブレークダウンのいずれかにより、このブレークダウン層３０８において変化が生じ得る。ドリフト層３０７における電界は充分に高いため、アバランシェプロセスによりつくられる電子は、それらの飽和速度でドリフト層３０７にわたってドリフトし得る。エピタキシャル層３０３はドープされないので、ドリフト層３０７からシンカー層３０６への直接的な電流フローを避けるため電位障壁が存在する。また、シンカー層３０６は、ＳＴＩ層３０４によりブレークダウン層３０８から電気的に隔離される。従って、ブレークダウンプロセスによりつくられた電子は、ドリフト層３０７全体を介してドリフトし得、必要なトランジット時間を提供し、ＡＣ電流とＡＣ電圧との間の位相遅延をつくる。ドリフト層３０７にわたってドリフトした後、電子は、ＮＢＬ層３０２及びシンカー層３０６から低抵抗性経路を介して流れ得、頂部金属性リード４０１に達し得る。
【００３１】
上述のプロセス工程は、例示の実施例のｎ型ＩＭＰＡＴＴダイオードをつくるための全製造プロセスの一部のみである。また、図３は、ＩＭＰＡＴＴダイオードに関連付けられる金属製リード構造の一部を示し、要素４０１は第１の金属レベルであり、要素４０２は第１のレベル間誘電性材料である。図３は、半導体材料と金属性リード４０１との間のコンタクト抵抗を低減するために当業界で通常用いられるシリサイド化の領域を示していない。シリサイド化プロセスにおいて耐火性金属（ニッケル、チタン及びコバルトなど）が通常用いられる。
【００３２】
上記で列挙した種々の層のドーピングは、イオン注入手法、拡散手法、又は半導体処理の業界で既知のその他の手法により実装されてもよい。図３の実施例において、ＮＢＬ層３０２、シンカー層３０６、及びブレークダウン層３０８は重くドープされる。ドリフト層３０７は概して、ドリフト層におけるフリー電荷を枯渇させるため及び電荷をそれらの飽和速度で搬送するのに必要な高電界をつくるために、ブレークダウン層３０８及びＮＢＬ層３０２より軽くドープされる。
【００３３】
図４は、ＩＭＰＡＴＴダイオードを実装するための代替のアプローチを示し、このアプローチでは、重くドープされたＮ＋＋単結晶シリコン層３０９が、ブレークダウン層３０８とドリフト層３０７との間に形成される。この付加的なＮ＋＋層３０９があると、層３０８と３０９との間のＰＮ接合における電界が、アバランシェとトンネリングとの間の所望のブレークダウン組成をつくるように、従って、好ましいデバイスノイズ性能をつくるように、独立的に調節され得る。また、ドリフト層３０７における電界は、ドリフト層３０７における付加的なブレークダウンの可能性を最小化するために低減され得る。
【００３４】
図５は、ＩＭＰＡＴＴダイオードを実装するための別のアプローチを示し、このアプローチでは、Ｎ型及びＰ型両方のＳｉＧｅヘテロ構造が利用可能である。図４における重くドープされたブレークダウン層３０８及び３０９が、それぞれ、重くドープされたＰ＋＋ＳｉＧｅ層３１０及びＮ＋＋ＳｉＧｅ層３１１で置き換えることができる。ＳｉＧｅ材料は一層小さなバンドギャップを有するため、電気的特性（特に、アバランシェブレークダウン及びトンネリングブレークダウン）は、バルク単結晶シリコンのものとは異なり得る。ＳｉＧｅ層３１０及び３１１内でアバランシェブレークダウン又はトンネリングブレークダウンのいずれかをつくるために必要とする電界が一層小さい。このような特徴は、ブレークダウンが狭帯域ギャップＳｉＧｅ層内に限定され得、ドリフト層３０７のためのドーピング要件が緩和されるため、利点となる。
【００３５】
図６は、ＩＭＰＡＴＴダイオードを実装するための別のアプローチを示し、このアプローチでは、Ｐ型ＳｉＧｅ材料のみが利用可能である。図３におけるＰ＋＋ブレークダウン層３０８が、Ｐ＋＋ＳｉＧｅブレークダウン層３１０で置き換えられる。適切な設計があれば、ブレークダウンは、Ｐ＋＋ＳｉＧｅブレークダウン層３１０内に限定され得、ドリフト層３０７のためのドーピング要件が緩和される。
【００３６】
図７は、ＩＭＰＡＴＴダイオードを実装するための別のアプローチを示し、このアプローチでは、Ｎ型ＳｉＧｅ材料のみが利用可能である。図４におけるＮ＋＋ブレークダウン層３０９が、Ｎ＋＋ＳｉＧｅブレークダウン層３１１で置き換えられる。この例では、ブレークダウンは、Ｐ＋＋ブレークダウン層３０８及びＮ＋＋ＳｉＧｅブレークダウン層３１１両方内に限定され得る。図４における例に較べ、ドリフト層３０７のためのドーピング要件が緩和される。
【００３７】
図８にあるように、改変されたプロセスを横方向ＩＭＰＡＴＴダイオードを設計するために用いることができる。この例では、エピタキシャル層３１２はｎ型でドープされ、電流が、図３にあるようにＮＢＬ層３０２を介する代わりに、ＳＴＩ層３０４の下を及びｎ型ＥＰＩ層３１２を介して流れ得る。このような構造の利点は、図３ではドリフト層３０７の厚みに定められるようなダイオードオペレーション周波数が、この場合はリソグラフィを介してＳＴＩ層３０４の幅により制御されることである。ドリフト層３０７の厚みは通常固定であるため、図８における横方向の例は、リソグラフィを介してＳＴＩ層３０４の幅を設計することによりダイオード発振周波数を設計するために一層柔軟である。種々の周波数での多数の発振器を、同じ技術で実装すること可能である。また、ブレークダウン層３０８とドリフト層３１２との間のＰＮ接合フィールドは均一であり、これは、アバランシェブレークダウンの制御を助ける。
【００３８】
図９は、横方向ＩＭＰＡＴＴダイオードを実装するための別のアプローチを示し、このアプローチでは、埋め込みＮＢＬ層３０２が埋め込み酸化物層３１３で置き換えられる。電流は、図３にあるようにＮＢＬ層３０２を介する代わりに、ＳＴＩ層３０４の下を及びｎ型ＥＰＩ層３１２を介して流れるため、ＮＢＬ層３０２は電気的利点を有さない。このような構造の利点は、ダイオードが埋め込み酸化物層３１３及びＤＴ層３０５により構成要素の残りから隔離され、ＩＭＰＡＴＴダイオード内のアバランシェノイズが、周りの環境の構成要素と干渉しないことである。また、ブレークダウン層３０８とドリフト層３１２との間のＰＮ接合フィールドは均一であり、これは、アバランシェブレークダウンの制御を助ける。
【００３９】
例示の実施例のデバイスアーキテクチャにより、シリコンＩＭＰＡＴＴダイオードがアナログプロセスにインテグレートンされ得る。
【００４０】
従って、記載される例において、垂直ＩＭＰＡＴＴダイオードが標準的なプレーナーアナログプロセスフローにおいて製造される。このフローは、ｐ型単結晶シリコンで構成される基板と、基板の頂部表面に接するｎ型埋め込み層と、ｎ型埋め込み層の頂部表面に接するドープされない層と、基板まで下に延在し、ＩＭＰＡＴＴダイオードを完全に囲み、ダイオードをアナログ回路における要素の残りから分離する深いトレンチと、ウエハの頂部表面を覆う浅いトレンチ層であって、ＩＭＰＡＴＴダイオードのＰ＋＋及びＮ＋＋エリアのために提供するように開口が含まれる浅いトレンチ層と、浅いトレンチ層におけるＰ＋＋開口を介してドープされない層へ延在し、ｎ型埋め込み層の頂部表面に接するｎウェルと、ｎウェルから浅いトレンチ構造により部分的に分離される深いｎ＋エリアであって、浅いトレンチ層におけるＮ＋＋開口を介してドープされない層へ延在し、ｎ型埋め込み層の頂部表面に接する深いｎ＋エリアと、高度にドープされたｐ＋シリコン、ｐ＋型ＳｉＧｅ、ｎ＋シリコン上の高度にドープされたｐ＋シリコンのコンポジット層、ｎ型ＳｉＧｅ上の高度にドープされたｐ＋シリコンのコンポジット層、又はｎ型ＳｉＧｅ上のｐ型ＳｉＧｅのコンポジット層、の群から選択されるｎウェルの頂部に接する材料の層と、第１のレベル間誘電性材料により互いから分離され、高度にドープされたｎ＋層とｎウェルの頂部に接する材料の層とに個別に接するオーミックコンタクトとを含む。
【００４１】
一実施例において、標準的なプレーナーアナログプロセスフローにおいて垂直ＩＭＰＡＴＴダイオードを形成する方法が、ｐ型単結晶シリコンで構成される基板を提供すること、基板の頂部表面に重なり基板の頂部表面に接するｎ型埋め込み層をエピタキシャル堆積すること、ｎ型埋め込み層の頂部表面に重なりｎ型埋め込み層の頂部表面に接するドープされない層をエピタキシャル堆積すること、基板まで下に延在し、ＩＭＰＡＴＴダイオードを完全に囲み、ダイオードをアナログ回路における要素の残りから分離する深いトレンチを形成すること、ウエハの頂部表面を覆う浅いトレンチ層であって、ＩＭＰＡＴＴダイオードのＰ＋＋及びＮ＋＋エリアのために提供するよう開口が含まれる、浅いトレンチ層を形成すること、浅いトレンチ層におけるＰ＋＋開口を介してドープされない層へ延在し、ｎ型埋め込み層の頂部表面に接するｎウェルを形成すること、ｎウェルから浅いトレンチ構造により部分的に分離される深いｎ＋エリアであって、ドープされない層を介して延在し、ｎ型埋め込み層の頂部表面に接する深いｎ＋エリアを形成すること、高度にドープされたｐ＋シリコン、ｐ＋型ＳｉＧｅ、ｎ＋シリコン上の高度にドープされたｐ＋シリコンのコンポジット層、ｎ型ＳｉＧｅ上の高度にドープされたｐ＋シリコンのコンポジット層、又はｎ型ＳｉＧｅ上のｐ型ＳｉＧｅのコンポジット層、の群から選択されるｎウェルの頂部に接する材料の層を形成すること、及び、第１のレベル間誘電性材料により互いから分離され、高度にドープされたｎ＋層とｎウェルの頂部に接する材料の層とに個別に接するオーミックコンタクトを形成することを含む。
【００４２】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。
【図１】
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【図２】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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