(57)【特許請求の範囲】
【請求項１】
半導体装置に集積化される定電圧生成回路であって、
ＥＤ型基準電圧源を用いて電源電圧から所定の定電圧を生成する定電圧生成部と、
チップイネーブル信号の入力を受け付ける遮断制御部と、
を有し、
前記遮断制御部は、ドレインが前記チップイネーブル信号の入力端に接続されてゲートが前記ＥＤ型基準電圧源の出力端に接続されたエンハンスメント型の第１ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］と、ドレインが前記第１ＮＭＯＳＦＥＴのソースに接続されてゲート及びソースがいずれも接地端に接続されたデプレッション型の第２ＮＭＯＳＦＥＴと、を含み、前記第１ＮＭＯＳＦＥＴと前記第２ＮＭＯＳＦＥＴとの接続ノードに現れるノード電圧を用いて前記定電圧生成部及び前記半導体装置各部の動作可否を制御することを特徴とする定電圧生成回路。
【請求項２】
前記遮断制御部は、さらに、ゲートが前記ノード電圧の印加端に接続されてドレインが遮断信号の出力端に接続されてソースが接地端に接続されたエンハンスメント型の第３ＮＭＯＳＦＥＴを含むことを特徴とする請求項１に記載の定電圧生成回路。
【請求項３】
前記遮断制御部は、さらに、前記電源電圧の入力端と前記遮断信号の出力端との間に、ゲートとソースが互いに接続されたデプレッション型の第４ＮＭＯＳＦＥＴを少なくとも１つ含むことを特徴とする請求項２に記載の定電圧生成回路。
【請求項４】
前記ＥＤ型基準電圧源は、
ゲートとソースがいずれも基準電圧の出力端に接続されたデプレッション型の第５ＮＭＯＳＦＥＴと、
ゲートとドレインがいずれも前記基準電圧の出力端に接続されたエンハンスメント型の第６ＮＭＯＳＦＥＴと、
を含むことを特徴とする請求項１〜請求項３のいずれか一項に記載の定電圧生成回路。
【請求項５】
前記定電圧生成部は、前記電源電圧の入力端と前記ＥＤ型基準電圧源との間に、ゲートとソースが互いに接続されたデプレッション型の第７ＮＭＯＳＦＥＴを少なくとも１つ含むことを特徴とする請求項１〜請求項４のいずれか一項に記載の定電圧生成回路。
【請求項６】
前記定電圧生成部は、
ゲートが前記ＥＤ型基準電圧源の出力端に接続されたエンハンスメント型の第８ＮＭＯＳＦＥＴと、
第１端が前記第８ＮＭＯＳＦＥＴのソースに接続された抵抗と、
入力端が前記第８ＮＭＯＳＦＥＴのドレインに接続されたカレントミラーと、
カソードが前記カレントミラーの出力端に接続されてアノードが接地端に接続されたツェナーダイオードと、
ドレインが前記電源電圧の入力端に接続されてゲートが前記ツェナーダイオードのカソードに接続されてソースが前記定電圧の出力端に接続されたエンハンスメント型の第９ＮＭＯＳＦＥＴと、
を含むことを特徴とする請求項１〜請求項５のいずれか一項に記載の定電圧生成回路。
【請求項７】
前記定電圧生成部は、さらに、前記ＥＤ型基準電圧源と接地端との間に、ゲートとドレインが互いに接続されたエンハンスメント型の第１０ＮＭＯＳＦＥＴを含むことを特徴とする請求項６に記載の定電圧生成回路。
【請求項８】
前記定電圧生成部は、さらに、前記ＥＤ型基準電圧源と接地端との間に、ベースとコレクタが互いに接続されたｎｐｎ型バイポーラトランジスタを含むことを特徴とする請求項６または請求項７に記載の定電圧生成回路。
【請求項９】
前記定電圧生成部は、さらに、ドレインが前記抵抗の第２端に接続されてソースが接地端に接続されてゲートが前記ノード電圧の印加端に接続されたエンハンスメント型の第１１ＮＭＯＳＦＥＴを含むことを特徴とする請求項６〜請求項８のいずれか一項に記載の定電圧生成回路。
【請求項１０】
内部回路と、
電源電圧から所定の定電圧を生成して前記内部回路へ供給するとともにチップイネーブル信号に応じて前記内部回路の動作可否を制御する請求項１〜請求項９のいずれか一項に記載の定電圧生成回路と、
を集積化して成ることを特徴とする半導体装置。
【請求項１１】
前記内部回路は、
前記定電圧の供給を受けて所定の参照電圧を生成する参照電圧生成回路と、
出力電圧またはこれに応じた帰還電圧と前記参照電圧とが一致するように前記電源電圧から前記出力電圧を生成する電源回路と、
を含むことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
機器各部への電力供給手段として請求項１１に記載の半導体装置を有することを特徴とする電子機器。
【請求項１３】
バッテリと、
前記バッテリから電源電圧の供給を受けて動作する請求項１２に記載の電子機器と、
を有することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧生成回路、半導体装置、電子機器、及び、車両に関する。
【背景技術】
【０００２】
近年、半導体装置の低消費電流化（例えば半導体装置全体の消費電流が１０μＡ以下）が求められている。このような要求に応えるためには、半導体装置の内部電源として用いられる定電圧生成回路の消費電流をできる限り小さく抑えることが望ましい。
【０００３】
図７は、定電圧生成回路の一従来例を示す回路図である。本従来例の定電圧生成回路２００において、その消費電流を低減するためには、抵抗２０８の抵抗値を大きく設定してカレントミラーの入力側に流れる電流Ｉａ（トランジスタ２０１のコレクタ電流）を小さく絞る必要がある。また、チップイネーブル信号ＥＮの入力端子に流れる電流Ｉｂを低減するためには、抵抗２０９及び２１０の抵抗値を大きく設定する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２２６４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、定電圧生成回路２００の消費電流を低減するために、抵抗２０８〜２１０の抵抗値を大きく設定するほど、各々の素子サイズが大きくなってしまう。そのため、本従来例の定電圧生成回路２００では、抵抗２０８〜２１０の抵抗値の増大がそのままチップ面積の増大に繋がっていた。
【０００６】
例えば、電源電圧ＶＣＣを１６Ｖとし、トランジスタ２０１〜２０３の順方向飽和電圧Ｖｆを０．６５Ｖとした場合、電流Ｉａを１μＡまで絞るためには、抵抗２０８の抵抗値を１５．３５ＭΩ（＝（１６Ｖ−０．６５Ｖ）／（１×１０-6Ａ））としなければならず、定電圧生成回路２００の小型化を阻害する要因となっていた。
【０００７】
また、例えば、チップイネーブル信号ＥＮを５Ｖとした場合、電流Ｉｂを１μＡまで絞るためには、抵抗２０９及び２１０の合成抵抗値を５ＭΩ（＝５Ｖ／１×１０-6Ａ）としなければならず、やはり定電圧生成回路２００の小型化が阻害されていた。
【０００８】
さらに、本従来例の定電圧生成回路２００では、電源電圧ＶＣＣないしチップイネーブル信号ＥＮの電圧値が高いほど、電流ＩａないしＩｂが大きくなる。そのため、高電圧の入力に対応しつつ、定電圧生成回路２００の消費電流を抑えるためには、抵抗２０８〜２１０の抵抗値をより大きく設定しなければならず、チップ面積の更なる増大が招かれる。
【０００９】
なお、本願出願人による特許文献１では、デプレッション型トランジスタを用いて基準電圧を生成する基準電圧生成部と、前記基準電圧から基準電流を生成する電圧／電流変換部と、を有する基準電流生成回路が提案されている。このような基準電流生成回路であれば、回路規模縮小と低消費電流化のトレードオフを解消することが可能となる。
【００１０】
ただし、特許文献１では、チップイネーブル機能について開示も示唆もされておらず、当該機能部の回路規模縮小と低消費電流化については、さらなる検討の余地があった。
【００１１】
本明細書中に開示されている発明は、本願の発明者らによって見出された上記の課題に鑑み、消費電流を一定に維持しつつ回路規模縮小と低消費電流化のトレードオフを解消することのできるチップイネーブル機能付きの定電圧生成回路、半導体装置、電子機器、及び、車両を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本明細書中に開示された定電圧生成回路は、半導体装置に集積化されるものであって、ＥＤ型基準電圧源を用いて電源電圧から所定の定電圧を生成する定電圧生成部と、チップイネーブル信号の入力を受け付ける遮断制御部と、を有し、前記遮断制御部は、ドレインが前記チップイネーブル信号の入力端に接続されてゲートが前記ＥＤ型基準電圧源の出力端に接続されたエンハンスメント型の第１ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］と、ドレインが前記第１ＮＭＯＳＦＥＴのソースに接続されてゲート及びソースがいずれも接地端に接続されたデプレッション型の第２ＮＭＯＳＦＥＴと、を含み、前記第１ＮＭＯＳＦＥＴと前記第２ＮＭＯＳＦＥＴとの接続ノードに現れるノード電圧を用いて前記定電圧生成部及び前記半導体装置各部の動作可否を制御する構成（第１の構成）とされている。
【００１３】
なお、上記第１の構成から成る定電圧生成回路において、前記遮断制御部は、さらに、ゲートが前記ノード電圧の印加端に接続されてドレインが遮断信号の出力端に接続されてソースが接地端に接続されたエンハンスメント型の第３ＮＭＯＳＦＥＴを含む構成（第２の構成）にするとよい。
【００１４】
また、上記第２の構成から成る定電圧生成回路において、前記遮断制御部は、さらに、前記電源電圧の入力端と前記遮断信号の出力端との間に、ゲートとソースが互いに接続されたデプレッション型の第４ＮＭＯＳＦＥＴを少なくとも１つ含む構成（第３の構成）にするとよい。
【００１５】
また、上記第１〜第３いずれかの構成から成る定電圧生成回路において、前記ＥＤ型基準電圧源は、ゲートとソースがいずれも基準電圧の出力端に接続されたデプレッション型の第５ＮＭＯＳＦＥＴと、ゲートとドレインがいずれも前記基準電圧の出力端に接続されたエンハンスメント型の第６ＮＭＯＳＦＥＴとを含む構成（第４の構成）にするとよい。
【００１６】
また、上記第４の構成から成る定電圧生成回路において、前記定電圧生成部は、前記電源電圧の入力端と前記ＥＤ型基準電圧源との間に、ゲートとソースが互いに接続されたデプレッション型の第７ＮＭＯＳＦＥＴを少なくとも１つ含む構成（第５の構成）にするとよい。
【００１７】
また、上記第１〜第５いずれかの構成から成る定電圧生成回路において、前記定電圧生成部は、ゲートが前記ＥＤ型基準電圧源の出力端に接続されたエンハンスメント型の第８ＮＭＯＳＦＥＴと、第１端が前記第８ＮＭＯＳＦＥＴのソースに接続された抵抗と、入力端が前記第８ＮＭＯＳＦＥＴのドレインに接続されたカレントミラーと、カソードが前記カレントミラーの出力端に接続されてアノードが接地端に接続されたツェナーダイオードと、ドレインが前記電源電圧の入力端に接続されてゲートが前記ツェナーダイオードのカソードに接続されてソースが前記定電圧の出力端に接続されたエンハンスメント型の第９ＮＭＯＳＦＥＴと、を含む構成（第６の構成）にするとよい。
【００１８】
また、上記第６の構成から成る定電圧生成回路において、前記定電圧生成部は、さらに前記ＥＤ型基準電圧源と接地端との間に、ゲートとドレインが互いに接続されたエンハンスメント型の第１０ＮＭＯＳＦＥＴを含む構成（第７の構成）にするとよい。
【００１９】
また、上記第６または第７の構成から成る定電圧生成回路において、前記定電圧生成部は、さらに、前記ＥＤ型基準電圧源と接地端との間に、ベースとコレクタが互いに接続されたｎｐｎ型バイポーラトランジスタを含む構成（第８の構成）にするとよい。
【００２０】
また、上記第６〜第８いずれかの構成から成る定電圧生成回路において、前記定電圧生成部は、さらに、ドレインが前記抵抗の第２端に接続されてソースが接地端に接続されてゲートが前記ノード電圧の印加端に接続されたエンハンスメント型の第１１ＮＭＯＳＦＥＴを含む構成（第９の構成）にするとよい。
【００２１】
また、本明細書中に開示された半導体装置は、内部回路と、電源電圧から所定の定電圧を生成して前記内部回路へ供給するとともにチップイネーブル信号に応じて前記内部回路の動作可否を制御する上記第１〜第９いずれかの構成から成る定電圧生成回路と、を集積化して成る構成（第１０の構成）とされている。
【００２２】
なお、上記第１０の構成から成る半導体装置において、前記内部回路は、前記定電圧の供給を受けて所定の参照電圧を生成する参照電圧生成回路と、出力電圧またはこれに応じた帰還電圧と前記参照電圧とが一致するように前記電源電圧から前記出力電圧を生成する電源回路と、を含む構成（第１１の構成）にするとよい。
【００２３】
また、本明細書中に開示された電子機器は、機器各部への電力供給手段として上記第１１の構成から成る半導体装置を有する構成（第１２の構成）とされている。
【００２４】
また、本明細書中に開示された車両は、バッテリと、前記バッテリから電源電圧の供給を受けて動作する上記第１２の構成から成る電子機器と、を有する構成（第１３の構成）とされている。
【発明の効果】
【００２５】
本明細書中に開示されている発明によれば、消費電流を一定に維持しつつ回路規模縮小と低消費電流化のトレードオフを解消することのできるチップイネーブル機能付きの定電圧生成回路、半導体装置、電子機器、及び、車両を提供することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】電源装置の一構成例を示す図
【図２】定電圧生成回路の第１実施形態を示す回路図
【図３】電源電圧ＶＣＣと電流Ｉ１及び電圧Ｖ１との関係を示す図
【図４】定電圧生成回路の第２実施形態を示す回路図
【図５】定電圧生成回路の第３実施形態を示す回路図
【図６】車両Ｘの一構成例を示す外観図
【図７】定電圧生成回路の一従来例を示す回路図
【発明を実施するための形態】
【００２７】
＜電源装置＞
図１は、電源装置の一構成例を示すブロック図である。本構成例の電源装置１は、直流電圧源（バッテリ）Ｅ１から供給される電源電圧ＶＣＣを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型レギュレータ（本構成例ではＬＤＯ［low drop out］レギュレータ）であり、半導体装置１００と、これに外付けされる種々のディスクリート部品（キャパシタＣ１及びＣ２、パワーツェナダイオード（またはショットキーダイオード）Ｄ１、ダイオードＤ２、及び、負荷Ｚ１）と、を有する。
【００２８】
半導体装置１００は、定電圧生成回路１１０と、参照電圧生成回路１２０と、エラーアンプ１３０と、ドライバ１４０と、出力トランジスタ１５０と、抵抗１６０〜１８０とを集積化したシリコンモノリシック集積回路（いわゆるＬＤＯレギュレータＩＣ）である。なお、半導体装置１００には、上記の構成要素以外にも、各種の保護回路や保護素子（温度保護回路、過電流保護回路、ないし、静電破壊保護素子など）を適宜内蔵してもよい。
【００２９】
また、半導体装置１００は、外部との電気的な接続を確立するための手段として、８本の外部端子を有する。１ピン（ＶＯＵＴ）は電圧出力端子である。２ピン〜４ピン（Ｎ．Ｃ．）は未接続端子である。５ピン（ＥＮ）はチップイネーブル信号入力端子である。６ピン（ＧＮＤ）はグラウンド端子である。７ピン（Ｎ．Ｃ．）は未接続端子である。８ピン（ＶＣＣ）は電源電圧入力端子である。もちろん、ピン数は任意に設計することが可能である。例えば、上記の未接続端子（２ピン〜４ピン、５ピン、及び、７ピン）を排除して４端子ＩＣを構成しても構わない。
【００３０】
定電圧生成回路（プリレギュレータ回路）１１０は、電源電圧ＶＣＣから所定の定電圧Ｖｒｅｇを生成して半導体装置１００の各部（参照電圧生成回路１２０及びエラーアンプ１３０など）へ供給する。また、定電圧生成回路１１０は、チップイネーブル信号ＥＮに応じた遮断信号Ｓ１を生成して半導体装置１００の各部（参照電圧生成回路１２０、エラーアンプ１３０、ドライバ１４０など）に出力するチップイネーブル機能も備えている。
【００３１】
参照電圧生成回路１２０は、定電圧Ｖｒｅｇの供給を受けて所定の参照電圧Ｖｒｅｆを生成する。
【００３２】
エラーアンプ１３０は、電源電圧ＶＣＣと定電圧Ｖｒｅｇの供給を受けて動作し、非反転入力端（＋）に入力される帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）と、反転入力端（−）に入力される参照電圧Ｖｒｅｆとの差分に応じた誤差電圧Ｖｅｒｒを生成する。誤差電圧Ｖｅｒｒは、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも高いときに上昇し、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも低いときに低下する。
【００３３】
ドライバ１４０は、電源電圧ＶＣＣの供給を受けて動作し、誤差電圧Ｖｅｒｒに応じて出力トランジスタ１５０のゲート信号Ｇ１を生成する。ゲート信号Ｇ１は、誤差電圧Ｖｅｒｒが高いほど高くなり、誤差電圧Ｖｅｒｒが低いほど低くなる。
【００３４】
出力トランジスタ１５０は、電源電圧ＶＣＣの入力端と出力電圧Ｖｏｕｔの出力端との間に接続されたパワートランジスタである。高い電源電圧ＶＣＣの入力を受け付ける必要がある場合、出力トランジスタ１５０としては、高耐圧（例えば６０Ｖ耐圧）のＰＤＭＯＳＦＥＴ［P-channel type Double-diffused MOSFET］）を用いることが望ましい。出力トランジスタ１５０のソースは、電源電圧ＶＣＣの入力端に接続されている。出力トランジスタ１５０のドレインは、出力電圧Ｖｏｕｔの出力端に接続されている。出力トランジスタ１５０のゲートは、ドライバ１４０の出力端（ゲート信号Ｇ１の出力端）に接続されている。出力トランジスタ１５０の導通度は、ゲート信号Ｇ１の電圧値に応じて制御される。具体的に述べると、ゲート信号Ｇ１が高いほど出力トランジスタ１５０の導通度は小さくなり、ゲート信号Ｇ１が低いほど出力トランジスタ１５０の導通度は大きくなる。
【００３５】
抵抗１６０及び１７０は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列接続されており、相互間の接続ノードは帰還電圧Ｖｆｂの出力端としてエラーアンプ１３０の非反転入力端（＋）に接続されている。すなわち、抵抗１６０及び１７０は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する分圧回路として機能する。出力電圧Ｖｏｕｔがエラーアンプ１３０の入力ダイナミックレンジに収まっている場合には、抵抗１６０及び１７０を省略して、出力電圧Ｖｏｕｔをエラーアンプ１３０の非反転入力端（＋）に直接入力することも可能である。
【００３６】
抵抗１８０は、電源電圧ＶＣＣの印加端と出力トランジスタ１５０のゲートとの間に接続されている。抵抗１８０は、ドライバ１４０が非動作状態となったときに、ゲート信号Ｇ１をハイレベル（電源電圧ＶＣＣ）に引き上げて、出力トランジスタ１５０をオフさせるためのプルアップ抵抗として機能する。なお、抵抗１８０に代えて能動素子（トランジスタ）を用いてもよい。また、抵抗１８０はドライバ１４０に内蔵することもできる。
【００３７】
なお、上記したエラーアンプ１３０、ドライバ１４０、出力トランジスタ１５０、及び抵抗１６０〜１８０は、帰還電圧Ｖｆｂ（または出力電圧Ｖｏｕｔ）と参照電圧Ｖｒｅｆとが一致するように出力トランジスタ１５０の駆動制御を行うことにより、電源電圧ＶＣＣから所望の出力電圧Ｖｏｕｔを生成する電源回路に相当する。
【００３８】
８ピン（ＶＣＣ）に５０Ｖを超えるサージが印加される場合には、８ピン（ＶＣＣ）と接地端との間にパワーツェナダイオードＤ１の挿入を行うことが望ましい。８ピン（ＶＣＣ）が接地端よりも低電圧となる可能性がある場合には、パワーツェナダイオードＤ１に代えてショットキーダイオードの挿入を行うことが望ましい。また、８ピン（ＶＣＣ）と接地端との間には、入力平滑用のキャパシタＣ１を挿入することが望ましい。
【００３９】
１ピン（ＶＯＵＴ）に大きなインダクタンス成分を含む負荷Ｚ１が接続されて、起動時及び出力オフ時に逆起電力の発生が考えられる場合には、１ピン（ＶＯＵＴ）と接地端との間に保護用のダイオードＤ２を挿入することが望ましい。また、１ピン（ＶＯＵＴ）と接地端との間には、出力平滑用のキャパシタＣ２を挿入することが望ましい。
【００４０】
なお、上記構成から成る半導体装置１００は、バッテリ直結システム（例えば、ボディ系機器、カーステレオ、カーナビゲーションなどに電力の供給を行う車載電源システム）の低消費電流化（低暗電流化）に最適である。
【００４１】
＜定電圧生成回路（第１実施形態）＞
図２は、定電圧生成回路１１０の第１実施形態を示す回路図である。本実施形態の定電圧生成回路１１０は、定電圧生成部１１１と、遮断制御部１１２と、を含む。
【００４２】
定電圧生成部１１１は、ＥＤ型基準電圧源Ａを用いて電源電圧ＶＣＣから所定の定電圧Ｖｒｅｇを生成する回路部であり、ＮＭＯＳＦＥＴ（Ｎ１、Ｎ２、Ｎ３（１）〜（ｘ）、Ｎ４〜Ｎ６）（ただしｘ≧１）と、ＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）と、抵抗Ｒ１と、ツェナダイオードＺＤ１と、を含む。なお、ＮＭＯＳＦＥＴ（Ｎ１、Ｎ３（１）〜（ｘ））はいずれもデプレッション型であり、ＮＭＯＳＦＥＴ（Ｎ２、Ｎ４〜Ｎ６）及びＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）はいずれもエンハンスメント型である。
【００４３】
遮断制御部１１２は、チップイネーブル信号ＥＮの入力を受け付けて定電圧生成部１１１や半導体装置１００各部の動作可否を制御する回路部であり、ＮＭＯＳＦＥＴ（Ｎ７〜Ｎ９、Ｎ１０（１）〜（ｙ））（ただしｙ≧１）を含む。
【００４４】
上記各素子の接続関係について具体的な説明を行う。ＮＭＯＳＦＥＴ（Ｎ１）のゲートとソース、及び、ＮＭＯＳＦＥＴ（Ｎ２）のゲートとドレインは、いずれも基準電圧Ｖ１の出力端に接続されている。ＮＭＯＳＦＥＴ（Ｎ１）のドレインは、ＮＭＯＳＦＥＴ（Ｎ３（１）〜（ｘ））を介して、電源電圧ＶＣＣの入力端に接続されている。ＮＭＯＳＦＥＴ（Ｎ２）のソースは、接地端に接続されている。このように、電源電圧ＶＣＣの入力端と接地端との間に直列接続されたＮＭＯＳＦＥＴ（Ｎ１、Ｎ２）は、所定の基準電圧Ｖ１を生成するＥＤ型基準電圧源Ａとして機能する。
【００４５】
ＮＭＯＳＦＥＴ（Ｎ３（１））のドレインは、電源電圧ＶＣＣの印加端に接続されている。ＮＭＯＳＦＥＴ（Ｎ３（ｉ））（ただし、ｉ＝１，２，…，ｘ−１）のゲートとソースは、いずれもＮＭＯＳＦＥＴ（Ｎ３（ｉ＋１））のドレインに接続されている。ＮＭＯＳＦＥＴ（Ｎ３（ｘ））のゲートとソースは、いずれもＮＭＯＳＦＥＴ（Ｎ１）のドレインに接続されている。このように、定電圧生成部１１１は、電源電圧ＶＣＣの入力端とＥＤ型基準電圧源Ａとの間に、ゲートとソースが互いに接続されたデプレッション型のＮＭＯＳＦＥＴを少なくとも１つ含む。
【００４６】
このような構成とすることにより、ＮＭＯＳＦＥＴ（Ｎ１、Ｎ３（１）〜（ｘ））に各々印加される電圧を分散して、回路全体としての耐圧を高めることが可能となる。特に、低暗電流化と高耐圧化の両方が要求される車載デバイス用電源ＩＣとして、半導体装置１００を用いる場合には、上記の構成が非常に有効であると言える。
【００４７】
ＮＭＯＳＦＥＴ（Ｎ４）のゲートは、ＥＤ型基準電圧源Ａの出力端（＝基準電圧Ｖ１の出力端）に接続されている。ＮＭＯＳＦＥＴ（Ｎ４）のソースは、抵抗Ｒ１の第１端に接続されている。抵抗Ｒ１の第２端は、ＮＭＯＳＦＥＴ（Ｎ５）のドレインに接続されている。ＮＭＯＳＦＥＴ（Ｎ５）のソースは、接地端に接続されている。
【００４８】
ＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）のソースは、いずれも電源電圧ＶＣＣの入力端に接続されている。ＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）のゲートは、いずれもＰＭＯＳＦＥＴ（Ｐ１）のドレインに接続されている。このように接続されたＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）は、ＰＭＯＳＦＥＴ（Ｐ１）のドレイン電流Ｉ２に応じたミラー電流Ｉ３（＝α×Ｉ２、αはミラー比）を生成するカレントミラーとして機能する。なお、カレントミラーの入力端に相当するＰＭＯＳＦＥＴ（Ｐ１）のドレインは、ＮＭＯＳＦＥＴ（Ｎ４）のドレインに接続されている。
【００４９】
カレントミラーの出力端に相当するＰＭＯＳＦＥＴ（Ｐ２）のドレインは、ツェナダイオードＺＤ１のカソードに接続されている。ツェナダイオードＺＤ１のアノードは、接地端に接続されている。ＮＭＯＳＦＥＴ（Ｎ６）のドレインは、電源電圧ＶＣＣの入力端に接続されている。ＮＭＯＳＦＥＴ（Ｎ６）のゲートは、ツェナダイオードＺＤ１のカソードに接続されている。ＮＭＯＳＦＥＴ（Ｎ６）のソースは、定電圧Ｖｒｅｇの出力端に接続されている。
【００５０】
なお、電源電圧ＶＣＣが高電圧である場合、ＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）やＮＭＯＳＦＥＴ（Ｎ６）としては、電源電圧ＶＣＣの印加に耐え得る高耐圧（例えば６０Ｖ耐圧）のＰＤＭＯＳＦＥＴやＮＤＭＯＳＦＥＴなどを用いることが望ましい。
【００５１】
ＮＭＯＳＦＥＴ（Ｎ７）のドレインは、チップイネーブル信号ＥＮの入力端に接続されている。ＮＭＯＳＦＥＴ（Ｎ７）のゲートは、ＥＤ型基準電圧源Ａの出力端（＝基準電圧Ｖ１の出力端）に接続されている。ＮＭＯＳＦＥＴ（Ｎ７）のソースは、ＮＭＯＳＦＥＴ（Ｎ８）のドレインに接続されている。ＮＭＯＳＦＥＴ（Ｎ８）のゲートとソースは、いずれも接地端に接続されている。
【００５２】
なお、チップイネーブル信号ＥＮとして高電圧が印加され得る場合には、ＮＭＯＳＦＥＴ（Ｎ７）として、その印加に耐え得る高耐圧（例えば６０Ｖ耐圧）のＮＤＭＯＳＦＥＴなどを用いることが望ましい。
【００５３】
ＮＭＯＳＦＥＴ（Ｎ７）とＮＭＯＳＦＥＴ（Ｎ８）との接続ノードは、ノード電圧Ｖ４の出力端として、ＮＭＯＳＦＥＴ（Ｎ５、Ｎ９）の各ゲートにそれぞれ接続されている。ＮＭＯＳＦＥＴ（Ｎ９）のソースは、接地端に接続されている。ＮＭＯＳＦＥＴ（Ｎ９）のドレインは、ＮＭＯＳＦＥＴ（Ｎ１０（１）〜（ｙ））を介して、電源電圧ＶＣＣの入力端に接続されるとともに、遮断信号Ｓ１の出力端にも接続されている。
【００５４】
ＮＭＯＳＦＥＴ（Ｎ１０（１））のドレインは、電源電圧ＶＣＣの印加端に接続されている。ＮＭＯＳＦＥＴ（Ｎ１０（ｊ））（ただし、ｊ＝１，２，…，ｙ−１）のゲートとソースは、いずれもＮＭＯＳＦＥＴ（Ｎ１０（ｊ＋１））のドレインに接続されている。ＮＭＯＳＦＥＴ（Ｎ１０（ｙ））のゲートとソースは、いずれもＮＭＯＳＦＥＴ（Ｎ９）のドレインに接続されている。このように、遮断制御部１１２は、電源電圧ＶＣＣの入力端と遮断信号Ｓ１の出力端との間に、ゲートとソースが互いに接続されたデプレッション型のＮＭＯＳＦＥＴを少なくとも１つ含む。
【００５５】
このような構成とすることにより、先出のＮＭＯＳＦＥＴ（Ｎ３（１）〜（ｘ））と同様、ＮＭＯＳＦＥＴ（Ｎ１０（１）〜（ｙ））に各々印加される電圧を分散して、回路全体としての耐圧を高めることが可能となる。
【００５６】
次に、上記構成から成る定電圧生成部１１１の動作について詳細な説明を行う。ＥＤ型基準電圧源Ａでは、デプレッション型のＮＭＯＳＦＥＴ（Ｎ１）が一種の定電流源として機能するので、ＮＭＯＳＦＥＴ（Ｎ２）に一定のバイアス電流Ｉ１が供給される。その結果、ＥＤ型基準電圧源Ａの出力端には、ＮＭＯＳＦＥＴ（Ｎ２）のオンスレッショルド電圧Ｖｔｈ（Ｎ２）に相当する一定の基準電圧Ｖ１が現れる。
【００５７】
なお、ＥＤ型基準電圧源Ａで消費されるバイアス電流Ｉ１は、ＮＭＯＳＦＥＴ（Ｎ１、Ｎ２）のＷ／Ｌ比を適宜設計することにより、電源電圧ＶＣＣに依存することなく、非常に小さい電流値（０．１μＡ程度）に設定することができる（図３の上段を参照）。従って、ＥＤ型基準電圧源Ａは、電源電圧ＶＣＣが高くなっても、バイアス電流Ｉ１の増大を招くことなく、一定の基準電圧Ｖ１を出力し続けることができる（図３の下段を参照）。
【００５８】
上記の基準電圧Ｖ１は、ＮＭＯＳＦＥＴ（Ｎ４）のゲートに印加されている。従って、抵抗Ｒ１の第１端には、基準電圧Ｖ１よりもＮＭＯＳＦＥＴ（Ｎ４）のオンスレッショルド電圧Ｖｔｈ（Ｎ４）だけ低い一定のノード電圧Ｖ２（＝Ｖ１−Ｖｔｈ（Ｎ４））が印加される。このとき、抵抗Ｒ１に流れる定電流（＝トランジスタＮ４のドレイン電流Ｉ２）は、Ｖ２／Ｒ１＝｛Ｖ１−Ｖｔｈ（Ｎ４）｝／Ｒ１で表すことができる。
【００５９】
ドレイン電流Ｉ２に応じたミラー電流Ｉ３（＝α×Ｉ２）は、ツェナダイオードＺＤ１を介して接地端に流れる。このとき、ＮＭＯＳＦＥＴ（Ｎ６）のゲートには、ツェナダイオードＺＤ１の降伏電圧Ｖ３が印加される。従って、ＮＭＯＳＦＥＴ（Ｎ６）のソースには、降伏電圧Ｖ３からＮＭＯＳＦＥＴ（Ｎ６）のオンスレッショルド電圧Ｖｔｈ（Ｎ６）だけ低い定電圧Ｖｒｅｇ（＝Ｖ３−Ｖｔｈ（Ｎ６））が現れる。
【００６０】
このように、定電圧生成部１１１では、図７の従来構成と異なり、バイアス電流Ｉ１の生成手段として抵抗素子が用いられていないので、電源電圧ＶＣＣが上昇してもバイアス電流Ｉ１の増大を招くことがなく、かつ、回路規模縮小と低消費電流化のトレードオフを解消することも可能となる。
【００６１】
例えば、電源電圧ＶＣＣを１６Ｖとしてバイアス電流Ｉ１を１μＡとした場合には、図７の従来構成と比べて、５０％〜７５％の回路面積削減を実現することが可能となる。また、電源電圧ＶＣＣがさらに高ければ、バイアス電流Ｉ１の削減効果がより顕著となる。
【００６２】
次に、上記構成から成る遮断制御部１１２の動作について詳述する。遮断制御部１１２では、デプレッション型のＮＭＯＳＦＥＴ（Ｎ８）が一種の定電流源（ないしはプルダウン抵抗）として機能するので、ＮＭＯＳＦＥＴ（Ｎ７）に一定のバイアス電流Ｉ４が供給される。また、ＮＭＯＳＦＥＴ（Ｎ７）のゲートには、ＥＤ型基準電圧源Ａから所定の基準電圧Ｖ１が印加されている。
【００６３】
従って、チップイネーブル信号ＥＮがハイレベル（例えば５Ｖ）である場合には、ＮＭＯＳＦＥＴ（Ｎ７）のソースに基準電圧Ｖ１よりもＮＭＯＳＦＥＴ（Ｎ７）のオンスレッショルド電圧Ｖｔｈ（Ｎ７）だけ低い一定のノード電圧Ｖ４（＝Ｖ１−Ｖｔｈ（Ｎ７））が現れる。一方、チップイネーブル信号ＥＮがローレベル（０Ｖ）である場合には、ＮＭＯＳＦＥＴ（Ｎ７）が動作しないので、ノード電圧Ｖ４はＮＭＯＳＦＥＴ（Ｎ８）を介して接地電圧（＝０Ｖ）まで引き下げられる。すなわち、ノード電圧Ｖ４は、チップイネーブル信号ＥＮがハイレベルであるときにハイレベル（＝Ｖ１−Ｖｔｈ（Ｎ７））となり、チップイネーブル信号ＥＮがローレベルであるときにローレベル（＝０Ｖ）となる。
【００６４】
ノード電圧Ｖ４がハイレベルであるときには、ＮＭＯＳＦＥＴ（Ｎ５）がオン状態となるので、ドレイン電流Ｉ２の流れる電流経路が導通される。従って、定電圧生成部１１１はイネーブル状態（動作許可状態）となる。一方、ノード電圧Ｖ４がローレベルであるときには、ＮＭＯＳＦＥＴ（Ｎ５）がオフ状態となるので、ドレイン電流Ｉ２の流れる電流経路が遮断される。従って、定電圧生成部１１１はディセーブル状態（動作禁止状態）となる。すなわち、遮断制御部１１２は、ノード電圧Ｖ４を用いて定電圧生成部１１１の動作可否を制御する。
【００６５】
また、ノード電圧Ｖ４がハイレベルであるときには、ＮＭＯＳＦＥＴ（Ｎ９）がオン状態となるので、遮断信号Ｓ１がローレベルとなる。一方、ノード電圧Ｖ４がローレベルであるときには、ＮＭＯＳＦＥＴ（Ｎ９）がオフ状態となるので、遮断信号Ｓ１がハイレベルとなる。遮断信号Ｓ１がローレベルであるときには、その入力を受けた内部回路がイネーブル状態（動作許可状態）となる。一方、遮断信号Ｓ１がハイレベルであるときには、その入力を受けた内部回路がディセーブル状態（動作禁止状態）となる。すなわち、遮断制御部１１２は、ノード電圧Ｖ４を用いて半導体装置１００各部の動作可否も制御する。
【００６６】
このように、定電圧生成回路１１０にチップイネーブル機能を組み込んでおけば、セット設計の自由度を高めることが可能となる。
【００６７】
なお、遮断制御部１１２では、図７の従来構成と異なり、バイアス電流Ｉ４の生成手段として抵抗素子が用いられていない。従って、チップイネーブル信号ＥＮが上昇してもバイアス電流Ｉ４の増大を招くことがなく、かつ、回路規模縮小と低消費電流化のトレードオフを解消することが可能となる。
【００６８】
例えば、チップイネーブル信号ＥＮを１６Ｖとしてバイアス電流Ｉ４を１μＡとした場合には、図７の従来構成と比べて、５０％〜７５％の回路面積削減を実現することが可能となる。また、チップイネーブル信号ＥＮがさらに高電圧であるときには、バイアス電流Ｉ４の削減効果がより顕著となる。
【００６９】
＜定電圧生成回路（第２実施形態）＞
図４は、定電圧生成回路１１０の第２実施形態を示す回路図である。本実施形態の定電圧生成回路１１０は、先の第１実施形態（図２）と基本的に同様の構成であるが、ＥＤ型基準電圧源Ａと接地端との間に、エンハンスメント型のＮＭＯＳＦＥＴ（Ｎ１１）を挿入した点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。
【００７０】
ＮＭＯＳＦＥＴ（Ｎ１１）のゲートとドレインは、いずれもＮＭＯＳＦＥＴ（Ｎ２）のソースに接続されている。ＮＭＯＳＦＥＴ（Ｎ１１）のソースは、接地端に接続されている。このような構成とすることにより、ＮＭＯＳＦＥＴ（Ｎ１１）のオンスレッショルド電圧Ｖｔｈ（Ｎ１１）だけ嵩上げされた基準電圧Ｖ１（＝Ｖｔｈ（Ｎ２）＋Ｖｔｈ（Ｎ１１））を得ることが可能となる。
【００７１】
ここで、ＮＭＯＳＦＥＴ（Ｎ４）とＮＭＯＳＦＥＴ（Ｎ１１）とは、半導体基板上でペア性が取れるようにレイアウトしておくとよい。このような構成とすることにより、ＮＭＯＳＦＥＴ（Ｎ４）のオンスレッショルド電圧Ｖｔｈ（Ｎ４）と、ＮＭＯＳＦＥＴ（Ｎ１１）のオンスレッショルド電圧Ｖｔｈ（Ｎ１１）とを同一値（ないしはほぼ同一値）とすることができる。従って、抵抗Ｒ１の第１端に印加されるノード電圧Ｖ２（＝Ｖｔｈ（Ｎ２）＋Ｖｔｈ（Ｎ１１）−Ｖｔｈ（Ｎ４））をＮＭＯＳＦＥＴ（Ｎ２）のオンスレッショルド電圧Ｖｔｈ（Ｎ２）（すなわちＥＤ型基準電圧源Ａのみで設定される電圧値）と一致（ないしはほぼ一致）させることが可能となる。
【００７２】
基本的に、ＥＤ型基準電圧源Ａで生成される基準電圧Ｖ１は、その温度特性がフラットである。また、ＮＭＯＳＦＥＴ（Ｎ４、Ｎ１１）のペア性を確保することにより、ＮＭＯＳＦＥＴ（Ｎ４、Ｎ１１）の特性ばらつきは、相対的にキャンセルすることができる。従って、基準電圧Ｖ１を電圧／電流変換することにより、温度特性のフラットなドレイン電流Ｉ２を生成することが可能となる。
【００７３】
＜定電圧生成回路（第３実施形態）＞
図５は、定電圧生成回路１１０の第３実施形態を示す回路図である。本実施形態の定電圧生成回路１１０は、先の第２実施形態（図４）と基本的に同様の構成であるが、ＥＤ型基準電圧源Ａと接地端との間に、さらに、ｎｐｎ型のバイポーラトランジスタＱ１を挿入した点に特徴を有している。そこで、第２実施形態と同様の構成要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分について重点的な説明を行う。
【００７４】
トランジスタＱ１のベースとコレクタは、いずれもＮＭＯＳＦＥＴ（Ｎ１１）のソースに接続されている。トランジスタＱ１のエミッタは、接地端に接続されている。このような構成とすることにより、トランジスタＱ１の順方向飽和電圧Ｖｆだけ嵩上げされた基準電圧Ｖ１（＝Ｖｔｈ（Ｎ２）＋Ｖｔｈ（Ｎ１１）＋Ｖｆ）を得ることができる。なお、ＭＯＳＦＥＴを用いるよりもバイポーラトランジスタを用いた方が精度の面で有利である。
【００７５】
＜車両への適用＞
図６は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、不図示のバッテリと、バッテリから電源電圧ＶＣＣの供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【００７６】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【００７７】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【００７８】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【００７９】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
【００８０】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【００８１】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【００８２】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【００８３】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【００８４】
なお、先に説明した電源装置１は、機器各部への電力供給手段として、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
【００８５】
＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００８６】
本発明は、例えば、シリーズレギュレータやＬＤＯレギュレータなどのリニアレギュレータ、一般民生用電源、車載用電源ＩＣ、ないしは、内部電源を必要とする高耐圧ＩＣに広く利用することが可能である。特に、本発明は、車載用ＬＤＯレギュレータＩＣの付加価値を高めるために利用することが可能である。
【符号の説明】
【００８７】
１  電源装置
１００  半導体装置（ＬＤＯレギュレータＩＣ）
１１０  定電圧生成回路
１１１  定電圧生成部
１１２  遮断制御部
１２０  参照電圧生成回路
１３０  エラーアンプ
１４０  ドライバ
１５０  出力トランジスタ（ＰＤＭＯＳＦＥＴ）
１６０〜１８０  抵抗
Ｅ１  直流電圧源（バッテリ）
Ｃ１、Ｃ２  キャパシタ
Ｄ１  パワーツェナダイオード（またはショットキーダイオード）
Ｄ２  ダイオード
Ｚ１  負荷
Ａ  ＥＤ型基準電圧源
Ｎ１、Ｎ３、Ｎ８、Ｎ１０  デプレッション型ＮＭＯＳＦＥＴ
Ｎ２、Ｎ４〜Ｎ７、Ｎ９、Ｎ１１  エンハンスメント型ＮＭＯＳＦＥＴ
Ｐ１、Ｐ２  エンハンスメント型ＰＭＯＳＦＥＴ
Ｑ１  ｎｐｎ型バイポーラトランジスタ
Ｒ１  抵抗
ＺＤ１  ツェナダイオード
Ｘ  車両
Ｘ１１〜Ｘ１８  電子機器
【図１】
0006444213.tif 000002
【図２】
0006444213.tif 000003
【図３】
0006444213.tif 000004
【図４】
0006444213.tif 000005
【図５】
0006444213.tif 000006
【図６】
0006444213.tif 000007
【図７】
0006444213.tif 000008