(57)【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
相補型金属酸化膜半導体（ＣＭＯＳ）プロセス中に、複数の反射体メタライゼーション層と複数の酸化物層を交互に基板上に堆積するステップであって、それぞれの反射体メタライゼーション層は前記基板の上面に異なるレベルで堆積され、接点構造体を形成するために前記反射体メタライゼーション層はパターン形成され、異なるレベルの前記接点構造体が互いに対して垂直方向に位置合わせされるステップと、
前記複数の酸化物層を貫通し前記接点構造体を互いに電気的に接続して支柱構造体を形成する第１のバイアを形成するステップと、
吸収体層が前記支柱構造体に電気的に接続されるように、前記複数の反射体メタライゼーション層、前記複数の酸化物層及び前記支柱構造体の上面に前記吸収体層を堆積するステップと、
前記吸収体層を堆積した後に、前記吸収体層の下および前記支柱構造体の周りの前記複数の酸化物層の一部分を、前記複数の反射体メタライゼーション層の内の一番上の反射体メタライゼーション層まで除去して、前記吸収体層の一部分が前記支柱構造体によって懸架され、前記一番上の反射体メタライゼーション層が露出されるギャップを形成するステップとを含む方法であって、
前記複数の反射体メタライゼーション層と複数の酸化物層を交互に基板上に堆積するステップは、
前記複数の酸化物層の内の第１の酸化物層を前記基板の上面に堆積するステップと、
前記複数の反射体メタライゼーション層の内の第１の反射体メタライゼーション層を前記第１の酸化物層の上面に堆積するステップと、
前記複数の酸化物層の内の第２の酸化物層を前記第１の反射体メタライゼーション層の上面に形成するステップと、
前記第１の反射体メタライゼーション層まで貫通する第２のバイアを前記第２の酸化物層内に形成するステップと、
前記複数の反射体メタライゼーション層の内の第２の反射体メタライゼーション層を前記第２の酸化物層と前記第２のバイアの上面に堆積するステップと、
前記第２のバイアの周辺の前記第２の反射体メタライゼーション層を除去することにより、前記第２の反射体メタライゼーション層にパターン形成するステップと、
前記複数の酸化物層の内の第３の酸化物層を前記第２の反射体メタライゼーション層の上面に形成するステップとを含み、
前記吸収体層が前記支柱構造体に電気的に接続されるように、前記複数の反射体メタライゼーション層、前記複数の酸化物層及び前記支柱構造体の上面に前記吸収体層を堆積するステップは、前記第３の酸化物層の上面に前記吸収体層を堆積するステップを含み、
前記吸収体層を堆積した後に、前記吸収体層の下および前記支柱構造体の周りの前記複数の酸化物層の一部分を、前記複数の反射体メタライゼーション層の内の一番上の反射体メタライゼーション層まで除去して、前記吸収体層の一部分が前記支柱構造体によって懸架され、前記一番上の反射体メタライゼーション層が露出されるギャップを形成するステップは、前記吸収体の下の前記第３の酸化物層の一部分を前記第２の反射体メタライゼーション層まで除去し、前記第２のバイア間の前記第２の酸化物層の一部分を前記第１の反射体メタライゼーション層まで除去して、前記吸収体層の一部分が懸架されるギャップを形成し、前記吸収体層の下で、前記第１の反射体メタライゼーション層と前記第２の反射体メタライゼーション層が露出されることにより、前記ギャップを形成するステップであって、前記吸収体層の前記一部分が前記ギャップ上に懸架され、前記第１および第２の反射体メタライゼーション層が前記吸収体より下で露出され、それによりパターン形成された反射体構造を形成するステップを含み、
前記支柱構造体は前記第１のバイアと前記第２のバイアを含み、
前記第３の酸化物層の一部分の前記第２の反射体メタライゼーション層までの除去と、前記第２のバイア間の前記第２の酸化物層の一部分の前記第１の反射体メタライゼーション層までの除去は、前記支柱構造体の間で前記第１の酸化物層がギャップに露出しないように行われる、
方法。
【請求項２】
前記吸収体層の反射体として働くように前記一番上の反射体メタライゼーション層をパターン形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記第３の酸化物層の上面に第３の反射体メタライゼーション層を堆積させるステップと、
前記第２の反射体メタライゼーション層まで延び、前記第２の酸化物層中の前記第２のバイアと位置合わせされる第３のバイアを前記第３の酸化物層中に形成するステップと、
前記第３の酸化物層中の前記第３のバイアの周りの前記第３の反射体メタライゼーション層の部分を除去することにより前記第３の反射体メタライゼーション層をパターン形成するステップと、
前記第３の反射体メタライゼーション層の上面に第４の酸化物層を形成するステップと、
前記第４の酸化物層の上面に前記吸収体層を堆積させるステップと、
前記吸収体の下の前記第４の酸化物層の一部分を前記第３の反射体構造まで、前記第３のバイア間の前記第３の酸化物層の部分を前記第２の反射体メタライゼーション層まで、および前記第２のバイア間の前記第２の酸化物層の部分を前記第１の反射体メタライゼーション層まで除去して、前記ギャップを形成するステップであって、前記吸収体層の一部分が前記ギャップ上に懸架され、前記第１、第２、および第３の反射体メタライゼーション層が前記吸収体より下に露出され、それにより前記パターン形成された反射体構造を形成する、ステップと、
をさらに含む、請求項１又は２に記載の方法。
【請求項４】
前記吸収層中にＵ字形ビームを画定するために前記複数の酸化物層中にＵ字形トレンチを形成するステップと、
前記複数の酸化物層の上面および前記Ｕ字形トレンチ中に前記吸収体層を堆積させるステップと、
前記吸収体層の下の前記Ｕ字形トレンチを含む前記複数の酸化物層を除去して、前記ギャップを形成するステップであって、前記Ｕ字形トレンチによって画定された前記Ｕ字形ビームを含む前記吸収体層の前記一部分が前記ギャップの上に懸架される、ステップと、
をさらに含む、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記複数の酸化物層が、選択的フッ酸蒸気ドライエッチリリースプロセスを使用して除去されて、前記ギャップを形成する、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記吸収体を原子層堆積プロセスを使用して堆積させる、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記吸収体層を、およそ５０ｎｍ以下の厚さで堆積させる、請求項６に記載の方法。
【請求項８】
前記吸収体層が金属で形成される、請求項７に記載の方法。
【請求項９】
前記吸収体層が、チタンと白金のうちの少なくとも１つを含む、請求項８に記載の方法。
【請求項１０】
ＣＭＯＳ基板と、
ＣＭＯＳプロセス中に前記基板上に堆積させた複数の酸化物層と、
前記ＣＭＯＳプロセス中に前記酸化物層の間に異なるレベルで堆積させた複数のメタライゼーション層であって、前記メタライゼーション層がパターン形成されて、異なるレベルで、前記センサを外部回路に電気的に接続するための導体および接点構造体を形成しており、異なるレベルの前記接点構造体が互いに対して垂直方向に位置合わせされ、前記メタライゼーション層の少なくとも１つがパターン形成されて、反射体構造を形成している、複数のメタライゼーション層と、
前記接点構造体と垂直方向に位置合わせされ、前記接点構造体の間に延び、前記接点構造体を電気的に接続する前記酸化物層中に形成されるバイアであって、前記垂直方向に位置合わせされたバイアおよび接点構造体が支柱構造体を形成する、バイアと、
前記支柱構造体によって前記反射体構造の上に懸架される吸収体層であって、前記吸収体層と前記反射体構造との間の前記酸化物層が除去されて、それらの間にギャップを画定している、吸収体層とを備えるボロメータセンサであって、
少なくとも２つのメタライゼーション層が、前記反射体構造を形成するのに使用され、
前記反射体の第１のメタライゼーション層が第１のレベルで堆積されており、
少なくとも第２のメタライゼーション層が前記第１のレベルより上の第２のレベルで堆積され、前記第２のメタライゼーション層が、パターン形成され、支柱により前記第１のレベルより上に支持されており、
前記パターン形成された第２のメタライゼーション層および前記支柱間の前記第１のメタライゼーション層の部分が、前記ギャップ内に露出されて、パターン形成された反射体構造を形成している、
センサ。
【請求項１１】
第３のメタライゼーション層が、前記第２のレベルより上の第３のレベルで堆積され、前記第３のメタライゼーション層が、パターン形成され、前記第２のメタライゼーション層を支持する前記支柱と位置合わせされた支柱によって前記第２のレベルより上に支持されており、
前記パターン形成された第３のメタライゼーション層、前記パターン形成された第２のメタライゼーション層、および前記支柱間の前記第１のメタライゼーション層の前記部分が、前記ギャップ内に露出されて、前記パターン形成された反射体構造を形成している、請求項１０に記載のセンサ。
【請求項１２】
前記吸収体層が、前記吸収体の下の犠牲層中のＵ字形トレンチにより前記吸収体層の堆積中に画定されるＵ字形ビームを含む、請求項１０又は１１に記載のセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]
関連出願の相互参照
本出願は、参照によりここにその開示がその全体において本明細書に組み込まれる、Ｙａｍａ  ｅｔ  ａｌ．により２０１２年８月２２日出願の「ＣＭＯＳ  ＢＯＬＯＭＥＴＥＲ（ＣＭＯＳボロメータ）」という名称の米国仮出願第６１／６９１，８３７号の優先権を主張する。
【０００２】
[0002]本開示は、一般に赤外線センサに関し、特にボロメータ赤外線センサに関する。
【背景技術】
【０００３】
[0003]一般に、赤外線（ＩＲ）センサは、赤外線を検出するための様々な用途で使用され、入射赤外線の測定値である電気出力を生じる。ＩＲセンサは、典型的には、赤外線を検出するためにフォトニック検出器または熱検出器のいずれかを使用する。光子検出器は、光子のエネルギーを使用して材料中の電荷担体を励起することにより入射光子を検出する。次いで、材料の励起が、電子的に検出される。熱検出器も光子を検出する。しかし、熱検出器は、前記光子のエネルギーを使用して、構成部品の温度を上昇させる。温度の変化を測定することにより、温度の変化を生じる光子の強度を求めることができる。
【０００４】
[0004]フォトニック検出器は、典型的には、熱検出器より感度が高く、応答時間が速い。しかし、光子検出器は、熱的干渉を最小限に抑えるために低温で冷却しなければならず、したがって、デバイスの費用、複雑さ、重量、および電力消費が増大する。対照的に、熱検出器は、室温で動作し、したがって、光子検出器デバイスによって必要とされる冷却が避けられる。結果として、熱検出器デバイスは、典型的には、光子検出器デバイスよりもサイズを小さく、費用を安価に、また電力消費を少なくすることができる。
【０００５】
[0005]赤外熱検出器の１つの種類は、熱電対列（ｔｈｅｒｍｏｐｉｌｅ）である。熱電対列は、直列に接続された、いくつかの熱電対で形成される。各熱電対は、導体の接合部とその他の部分との間の温度差に依存する導体の接合部の近くに電圧を生じる異種物質の２つの導体からなる。熱電対は、「高温接合部」を検出器のＩＲ吸収領域に最も近くに位置決めされ、「低温接合部」をＩＲ吸収領域から最も遠くに位置決めされて、直列に接続される。熱電対列ベースのＩＲ検出器の妥当な感度に達するために、熱電対列の高温および低温接合部は、高温および低温接合部の温度に影響することがある、互いからおよび他の熱源から可能な限り熱的に分離する必要がある。この熱的分離を達成するために、熱電対列は、しばしば、基板上の誘電体層の上面に設置され、大きなバックキャビティが熱抵抗を増大させるために熱電対列の下の基板中にエッチングされる。
【０００６】
[0006]赤外熱検出器の別の種類はボロメータである。ボロメータは、赤外線を吸収するための吸収体要素と、温度により変化する電気抵抗を有する吸収体要素に熱的に接触する変換器要素とを含む。動作において、ボロメータに入射する赤外線は、ボロメータの吸収体要素によって吸収され、吸収された放射によって生成される熱は、変換器要素に伝達される。吸収された赤外線に応答して変換器要素が加熱し、変換器要素の電気抵抗が所定の形態で変化する。電気抵抗の変化を検出することにより、入射赤外線の測定値を得ることができる。ボロメータは、個々のセンサとして働くことができるが、マイクロボロメータアレイと称される、列または二次元配列として設計することもできる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
[0007]最近の技術の進展により、ボロメータの吸収体要素を原子層堆積（ＡＬＤ）によって形成することが可能になっている。ＡＬＤにより、吸収体要素は、精密なおよび均一な厚さをもつ薄い金属箔として形成することが可能である。結果として、ＡＬＤ薄膜ボロメータが熱電対列センサより感度が数桁高いのである。ＡＬＤ薄膜技術の使用により、ボロメータの製作が相補型金属酸化膜半導体（ＣＭＯＳ）の上面で実施されることが可能になっている。しかし、ボロメータの設計および構造をもっと完全にＣＭＯＳプロセスに統合させるボロメータセンサの製作の方法がまだ必要とされている。
【図面の簡単な説明】
【０００８】
【図１】[0008]ボロメータの吸収体層の形成前のボロメータセンサを実装するためのＣＭＯＳ基板の断面図である。
【図２】[0009]ボロメータの吸収体層の形成後の図１のＣＭＯＳ基板の断面図である。
【図３】[0010]吸収体層を解放し、ボロメータの反射体として働くＣＭＯＳ基板中のメタライゼーション層を露出させるようにエッチングが実施された後の図２のＣＭＯＳ基板の断面図である。
【図４】[0011]反射体として働くために異なるメタライゼーション層を露出させている図３のボロメータの代替実施形態を示す図である。
【図５】反射体として働くために異なるメタライゼーション層を露出させている図３のボロメータの代替実施形態を示す図である。
【図６】[0012]図１〜５のボロメータの吸収体を支持するためのアンカーの実施形態の断面図である。
【図７】[0013]ＣＭＯＳのＡＳＩＣ部分に対するアンカーと配線との間の電気的接続を示す図６のアンカーの断面図である。ここで、アンカーは、１つまたは複数の拡散部１３６を介して基板に機械的に接続され、電気的に絶縁される。
【図８】[0014]金属間バイアを点線で示す図６のアンカーの上面図である。
【図９】[0015]ボロメータの吸収体の上面概略図である。
【図１０】[0016]基板上の酸化物の上面に形成されたポリマー犠牲層と、犠牲層の上に形成されたボロメータの吸収体とを示すボロメータを実装するための代替のＣＭＯＳ基板の断面図である。
【図１１】[0017]犠牲層が除去された後の図１０のＣＭＯＳ基板を示す図である。
【図１２】[0018]機械的安定性を増大させるためにボロメータの断面にパターン形成を追加した、図１１の吸収体の代替実施形態を示す図である。
【図１３】[0019]ＣＭＯＳ基板中の異なるメタライゼーション層とバイアとにより形成されたパターン形成された反射体を含むボロメータの代替実施形態を示す図である。
【図１４】ＣＭＯＳ基板中の異なるメタライゼーション層とバイアとにより形成されたパターン形成された反射体を含むボロメータの代替実施形態を示す図である。
【図１５】[0020]酸化物の除去前のバイアに電気的に接続されたボロメータの吸収体層を示すボロメータを実装するためのＣＭＯＳ基板を示す図である。
【図１６】[0021]ボロメータを形成するための酸化物の除去後の図１５のＣＭＯＳ基板を示す図である。
【図１７】[0022]機械的安定性を増大させるために吸収体をパターン形成するための酸化物トレンチを有するＣＭＯＳ基板を示す図である。
【図１８】[0023]ボロメータを形成するために酸化物が除去された後の図１７のＣＭＯＳ基板を示す図である。
【図１９】[0024]ＣＭＯＳ基板の上面に製作されたボロメータセンサの斜視図である。
【図２０】[0025]図１９のボロメータセンサの側面図である。
【発明を実施するための形態】
【０００９】
[0026]本開示の原理の理解を促進するために、ここで図面に示し、以下の書面による明細書に説明する実施形態を参照する。本開示の範囲に何ら限定することをそれにより意図していないことが理解される。本開示が関係する当業者に通常思いつくであろう、本開示が図示する実施形態への任意の改変および修正を含み、本開示の原理のさらなる応用を含むことがさらに理解される。
【００１０】
[0027]図１９および２０は、ＣＭＯＳ基板１２の上面に実装されたボロメータセンサ１０の実施形態を示す。センサ１０は、基板１２と、反射体１４と、吸収体１６とを含む。単一のセンサ１０が図１９および２０に示されるが、この実施形態においてシリコンウェーハである基板１２は、各ボロメータがアレイのピクセルに対応するマイクロボロメータアレイ（図示せず）を形成する複数のボロメータセンサを用いて製作することができる。基板１２は、センサ１０の出力にアクセスするのに使用される電子回路（図示せず）を含む。反射体１４は、例えば、基板１２上に形成されたメタライゼーション層または多層誘電体を備えることができる。
【００１１】
[0028]吸収体１６は、支柱１８によって反射体１４から離隔される。この実施形態において、反射体１４と吸収体１６との間のギャップＧは、約２．５μｍであるが、任意の適切なギャップ幅を設けることができる。この実施形態におけるギャップは、長波長の赤外領域における吸収性を最適化するように選択される。支柱１８は、吸収体１６と反射体１４との間のギャップＧを確立することに加えて、導電性材料で形成され、基板１０中に設けられた読み出し回路（図示せず）との電気接点を提供する。
【００１２】
[0029]吸収体１６は、入射光子からエネルギーを吸収することに加えて、良好な雑音等価温度差（ＮＥＴＤ）をもたらすように選択される。吸収体１６が良好なＮＥＴＤを有するために、吸収体１６を形成するのに選択された材料は、抵抗の高い温度係数を示しながら、低い過剰雑音（１／ｆ雑音、ジョンソン雑音など）を示すべきである。酸化バナジウムなどの半導体材料は、それらの抵抗の高い温度係数により微小ボロメータでは一般的である。金属は、酸化バナジウムなど、一部の半導体材料より抵抗の温度係数が低いが、典型的には、多くの半導体材料より過剰雑音がずっと低い。
【００１３】
[0030]したがって、一実施形態において、吸収体１６は金属を含む。チタンおよび白金は、所望の特性を示す２つの金属である。例えば、チタンは、約７×１０−７オームのバルク抵抗率を示す。７×１０−７オームのバルク抵抗率を使用して、自由空間（３７７オーム／平方）のインピーダンスに整合するための吸収体１０６の厚さは、約１．９ｎｍであるべきである。しかし、約５０ｎｍ未満の厚さまでに形成された材料の抵抗率は、バルク値より数倍高くすることができる。したがって、プロセスパラメータにより、吸収体１６の厚さは、チタン製の場合、好ましくは約１０ｎｍである。必要に応じ抵抗率を調整するために、形成時に吸収体１６中に不純物を導入することもできる。したがって、この実施形態における吸収体１６の厚さは約１０ｎｍであり、支柱から支柱までの吸収体１６の長さは約２５μｍである。この構成により、１／１０００程度の吸収体１６の厚さと吸収体１６の長さとの比および約１／１００の吸収体１６の厚さ対ギャップ幅Ｇの比が得られる。
【００１４】
[0031]動作において、電磁放射（例えば、赤外光）がセンサ１０に到達したとき、吸収体１６の抵抗率、反射体１４の性能、吸収体１６と反射対１４との間のギャップ幅、および放射波長による効率により、電磁放射は吸収体１６の薄膜金属内に吸収される。入射放射線を吸収すると、吸収体１６は、温度の上昇を受ける。この温度上昇は、次に、吸収体１６の抵抗率の減少または増大のいずれかをもたらす。吸収体１６は、次に、電気的に精査して吸収体１６の抵抗率を測定し、したがって、間接的に吸収体１６上の入射電磁放射の量を測定する。
【００１５】
[0032]本開示は、ボロメータの設計および構造をＣＭＯＳプロセスに統合する方法を対象にしている。以下に論じるように、ボロメータの製作は、配線、アンカリング、および反射にＣＭＯＳ層を利用することによりＣＭＯＳプロセスに統合することができる。ＣＭＯＳ層をボロメータの構造に組み込むことにより、デバイスの製造費が低減し、他の方法では実装するのが複雑過ぎるか非実用的である設計の変更が可能になる。一実施形態において、ボロメータセンサを製造する方法は、吸収体の犠牲層としてＣＭＯＳプロセスの酸化物を利用するステップを含む。この方法は、犠牲層を除去するのに、および壊れやすい吸収体層の静摩擦を防止するために、選択的フッ酸蒸気ドライエッチリリースプロセスの使用も含む。ボロメータの製作をＣＭＯＳプロセスに統合すると、ＣＭＯＳフローの異なる金属層を使用することにより様々な反射体ギャップが可能になる。ＣＭＯＳ統合により、ボロメータの反射体層および／または吸収体層をパターン形成して、吸収性を改善し、機械的安定性を増大させることも可能になる。
【００１６】
[0033]図１〜３は、ボロメータセンサを実装するための構造的特徴を組み込んだＣＭＯＳ基板１００の断面図を示す。ＣＭＯＳ基板１００は、その上に複数の酸化物層１０４、１０６、１０８、１１０およびメタライゼーション層１１２、１１４、１１６、１１８が形成されているシリコンなどのベース基板層１０２を含む。メタライゼーション層１１２、１１４、１１６、１１８は、ボロメータセンサ用に導体１２０および接点構造体１２２を形成するようにパターン形成されている。メタライゼーション層１１２、１１４、１１６、１１８は、メタライゼーション層のうちの少なくとも１つがボロメータの反射体１２４として使用することも可能となるようにパターン形成されている。接点構造体１２２を相互接続するためにＣＭＯＳ基板１００中の戦略的配置にバイア１２６を設ける。以下に論じるように、バイア１２６および接点構造体１２２は、吸収体層１３０（図２）を基板１００に固定し、吸収体層１３０を反射体１２４より上に懸架するように構成された支柱１２８を形成するように位置合わせする。支柱１２８は、ボロメータにパターン形成された反射体を提供するためにメタライゼーション層の部分を懸架するように構成することもできる。
【００１７】
[0034]図１は、ボロメータの吸収体層１３０の形成前のボロメータを実装するためのＣＭＯＳ基板を示す。図２は、吸収体層１３０が酸化物層１１０の上面に形成された後のＣＭＯＳ基板１００を示す。一実施形態において、吸収層１３０は、原子層堆積（ＡＬＤ）によって形成される。堆積した金属および半導体の典型的な抵抗率により、懸架された薄膜が５０ｎｍ未満の厚さで提供される。
【００１８】
[0035]図１および２の実施形態において、ＣＭＯＳ基板１００の酸化物層は、吸収体１３０を解放し、反射体１２４を露出させるための犠牲層として使用される。図３は、犠牲酸化物層を除去して吸収体層１３０を解放し、反射体１２４を露出させた後のＣＭＯＳ基板１００を示す。図３に示すように、酸化物層１１０は、完全に除去されている。酸化物層１０８を、部分的に除去し、酸化物層１０８の一部分を反射体１２４の支持体として残している。酸化物層１０６の部分も、図３の反射体領域のいずれかの側および支柱１８の右側まで除去されている。吸収体層１３０の静摩擦を防止するために、フッ酸蒸気ドライエッチリリースプロセスが犠牲層を除去するように実施される。バイア１２６およびメタライゼーション接点１２２が、基板から突き出て吸収体１３０を反射体１２４より上に懸架し、それによってギャップＧ１を設ける支柱１２８を形成するように位置合わせされる。金属導体層および金属バイアは、水平方向にも垂直方向にも内因性エッチストップ層として働くこともできる。代替実施形態において、酸化物は、異方性反応性イオンエッチング（ＲＩＥ）および等方性蒸気ＨＦエッチングの組合せによって除去することができる。
【００１９】
[0036]一実施形態において、バイア１２６は、図６〜８に示すように、内側酸化物層１３４を取り囲む導電性材料で形成された外側層１３２を含む。バイア１２６の内側酸化物層１３４は、導電層１３２によって保護されるので、エッチングプロセス時に犠牲層と共に除去されない。一実施形態において、支柱１２８は、基板から電気的に絶縁された１つまたは複数のドーピングステップを使用して機械的に結合することができる。別の実施形態において、支柱１２８は、図７に示すように、支柱１２８の基部に基板１００中に形成された埋め込み領域１３６によって基板に電気的に接続することができる。図９は、支柱１２８および反射体１２４の上の吸収体１３０の位置決めを示す。吸収体１３０は、蛇行、矩形、模様、有孔などを含めて様々な種類／幾何形状で実現することができる。
【００２０】
[0037]図３の実施形態において、メタライゼーション層１１６は、ボロメータの反射体１２４として働くように選択される。メタライゼーション層１１６は、ボロメータの吸収体１３０と反射体１２４との間のギャップ幅Ｇ１を画定する。図４および５は、ＣＭＯＳ基板上の異なるメタライゼーション層がボロメータの反射体として働くように選択されるボロメータ実装の代替実施形態を示す。図４の実施形態において、メタライゼーション層１１４は、Ｇ１より大きい、吸収体１３０と反射体１２４との間のギャップ幅Ｇ２を画定するボロメータの反射体１２４を形成するのに使用される。図５の実施形態において、メタライゼーション層１１２は、Ｇ１およびＧ２より大きいギャップ幅Ｇ３を画定する反射体を形成するのに使用される。
【００２１】
[0038]図１０および１１は、吸収体１４４を解放するための犠牲層として働くＣＭＯＳ基板１４０上のポリマー層１４２の形成を含むボロメータ実装の代替実施形態を示す。ＣＭＯＳ基板は、複数の酸化物層１４６、１４８、１５０、１５２とメタライゼーション層１５４、１５６、１５８、１６０とを含む。メタライゼーション層１５４、１５６、１５８、１６０は、ボロメータセンサの導体１６２および接点構造体１６４を形成するようにパターン形成されている。この実施形態において、メタライゼーション層１６０は、反射体１６６を形成するようにパターン形成されている。バイア１６８を接点構造体を電気的に接続するように設ける。バイア１６８および接点構造体１６４は、吸収体を基板に接続するアンカー１７０を形成するように位置合わせされる。
【００２２】
[0039]吸収体１４４は、ポリマー層１４２上に形成される。ポリマー犠牲層１４２を、例えばＯ２プラズマエッチングプロセスを使用して除去して、吸収体１４４を解放し、反射体１６６を露出させる。この実施形態において、ポリマー層１４２を貫通してメタライゼーション層１６０中の金属接点１６４まで延びて、吸収体層１４４がアンカーと接触することが可能になるトレンチ１７２をポリマー層１４２中に設ける。図１１に示すように、ポリマー層を除去すると、トレンチ１７２によって画定された吸収体の幾何形状により、吸収体層が反射体１６６より上に懸架されることが可能になり、それによってポリマー層１４２の厚さに相当する幅のギャップが形成される。トレンチは、機械的安定性を増大させるように吸収体をパターン形成するためにポリマー層中にも設けることができる。例えば、図１２は、ポリマー層中に設けられた追加のトレンチ（図示せず）によって形成されたＵ字形の構造的特徴１７４を含む、図１０および１１の吸収体の代替実施形態を示す。
【００２３】
[0040]図１３および１４は、反射体の反射特性を調整するためにＣＭＯＳ基板中の異なるメタライゼーション層およびバイアによって形成されたパターン形成された反射体を含むボロメータの例を示す。図１３において、ＣＭＯＳ基板１７６は、吸収体１８８をパターン形成された反射体１９０より上に懸架する支柱１８６を形成するようにパターン形成されているメタライゼーション層１７８、１８０、１８２、１８４を含む。パターン形成された反射体１９０の基部１９２は、基板上の酸化物層１９８の残りの部分によって支持されるメタライゼーション層１８０によって形成される。パターン形成された反射体１９０は、メタライゼーション層１８２の部分１９６を基部反射体１９２より上に懸架するバイア／支柱１９４を含む。図１３の例示的な実施形態において、パターン形成された反射体１９０は、２つのメタライゼーション層１８０、１８２および１つの金属間バイア１９４によって形成される。図１４は、３つのメタライゼーション層と２つの金属間バイアによって形成されたパターン形成された反射体１９０’を含む図１３の基板１７６の例示的な代替実施形態を示す。図１４において、反射体１９０’の基部１９２は、酸化物層２００によって支持されるメタライゼーション層１７８によって形成される。支柱１９４は、２つのメタライゼーション層１８０、１８２および２つの金属間バイアによって基部１９２より上に形成される。酸化物層１９８は、支柱１９４の間の領域から完全に除去されている。
【００２４】
[0041]図１５および１６は、ボロメータの吸収体層がメタライゼーション層接点よりもバイアに電気的に接続されるボロメータの実施形態を示す。図１５に示すように、ＣＭＯＳ基板２０２は、酸化物層２０４、２０６、２０８、２１０とメタライゼーション層２１２、２１４、２１６とを含む。メタライゼーション層２１２、２１４、２１６は、導体２１８および接点２２０ならびに電位反射体２２２を形成するようにパターン形成される。接点２２０を電気的に接続し支柱２２６を形成するためにバイア２２４を設ける。酸化物層２１０中のバイア２２４に電気的に接続される吸収体２２８が酸化物層２１０上に形成され、したがって、最頂部のメタライゼーション層は、最上部の酸化物層２１０の表面に設けなくてよい。
【００２５】
[0042]図１６は、犠牲酸化物、すなわち、酸化物層２０８、２１０および層２０６の部分をフッ酸蒸気ドライエッチリリースプロセスを使用して除去した後の図１５の基板２０２を示す。この実施形態において、メタライゼーション層２１６が反射体２２２を形成するのに使用される。代替実施形態において、反射体２２は、メタライゼーション層２１４またはメタライゼーション層２１２によって形成することもできる。
【００２６】
[0043]図１７および１８は、図１２の実施形態と同様のボロメータの吸収体層をパターン形成するためにトレンチをＣＭＯＳ基板の酸化物中に設けるボロメータの実施形態を示す。図１７に示すように、ＣＭＯＳ基板２３０が、酸化物層２３２、２３４、２３６、２３８とメタライゼーション層２４０、２４２、２４４、２４６とを含む。メタライゼーション層は、導体２４８、接点２５０、および電位反射体２５２を形成するようにパターン形成される。接点を電気的に接続し、支柱２５６を形成するようにバイア２５４を設ける。吸収体層２５８が酸化物層２３８上に形成される。吸収体に構造的特徴を追加して性能を高めまたは構造的安定性を増大させるためにトレンチ２６０を酸化物層２３８中に設ける。
【００２７】
[0044]図１７および１８の実施形態において、吸収体２５８中にＵ字形の溝またはビーム２６２を形成するように構成される２つのトレンチ２６０を設ける。代替実施形態において、異なる構造的特徴を吸収体に与えるために異なる形状をもつ、より多いまたはより少ないトレンチを使用することができる。いくつかの実施形態において、パッドやバンプ（図示せず）など、追加の材料を酸化物層２３８の上面に加えて、酸化物層２３８から上方に延びる構造的要素を吸収体に追加することができる。
【００２８】
[0045]本開示は図面および前述の説明に詳細に示し説明してきたが、それは例示的であって文言において制限的ではないとみなすべきである。好ましい実施形態だけが提示され、本開示の趣旨内に含まれるすべての変更、修正およびさらなる用途が保護されるように所望されることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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