(57)【特許請求の範囲】
【請求項１】
半導体装置の製造方法において、
複数の素子領域と、スクライブ領域とを有する基板の上にパッシベーション膜を形成する工程と、
前記スクライブ領域のうち前記素子領域の外縁に沿った領域において、前記パッシベーション膜に溝を形成する工程と、
前記溝を形成した前記パッシベーション膜の上に塗布により膜を形成する工程と、を有し、
前記溝の第１の位置における第１の断面の深さは、前記溝の第２の位置における第２の断面の深さより浅く、前記第１の断面の幅は、前記第２の断面の幅より広いことを特徴とする製造方法。
【請求項２】
前記第１の位置と前記第２の位置との間の部分において、前記溝の深さと幅の少なくとも一方が連続的に変化することを特徴とする請求項１に記載の製造方法。
【請求項３】
前記第１の位置と前記第２の位置との間の部分において、前記溝の深さと幅の少なくとも一方が正弦曲線で変化することを特徴とする請求項１または２に記載の製造方法。
【請求項４】
前記第１の位置と前記第２の位置との間の部分において、前記溝の深さと幅の少なくとも一方が線型的に変化することを特徴とする請求項１乃至２のいずれか１項に記載の製造方法。
【請求項５】
前記第１の断面の断面積と、前記第２の断面の断面積とが互いに等しいことを特徴とする請求項１乃至４のいずれか１項に記載の製造方法。
【請求項６】
前記第１の位置と前記第２の位置との間の部分において、前記溝の断面積が一定であることを特徴とする請求項５に記載の製造方法。
【請求項７】
前記溝の前記第１の位置と前記第２の位置とは、前記溝のうち１つの方向に延びた部分における互いに異なる位置であることを特徴とする請求項１乃至６のいずれか１項に記載の製造方法。
【請求項８】
前記パッシベーション膜の下地層の上にパターンを形成する工程をさらに有し、
前記パッシベーション膜を形成する工程において、前記パターンを有する前記下地層の上に前記パッシベーション膜を形成し、
前記溝の前記第１の位置は、前記パターンの上にあることを特徴とする請求項１乃至７のいずれか１項に記載の製造方法。
【請求項９】
前記溝を形成する工程において、前記パッシベーション膜をエッチングすることによって前記溝を形成し、
前記溝の前記第１の位置の深さは、前記第２の位置の深さより浅いことを特徴とする請求項８に記載の製造方法。
【請求項１０】
前記パターンは、アライメントマークと測長マークとのうちの少なくとも一方を含むことを特徴とする請求項８に記載の製造方法。
【請求項１１】
前記パッシベーション膜には隣接する前記素子領域の間の前記スクライブ領域に前記溝が複数形成され、前記複数の溝は並列する第１の溝と第２の溝とを含み、
前記第１の溝の前記第１の位置にある部分と、前記第２の溝の前記第１の位置にある部分と、が接合していることを特徴とする請求項１乃至１０のいずれか１項に記載の製造方法。
【請求項１２】
前記膜を形成する工程の後に、前記基板を前記スクライブ領域において切断する工程を有することを特徴とする請求項１乃至１１のいずれか１項に記載の製造方法。
【請求項１３】
前記半導体装置は、固体撮像装置であることを特徴とする請求項１乃至１２のいずれか１項に記載の製造方法。
【請求項１４】
複数の素子領域とスクライブ領域とを有する基板と、前記基板の上にパッシベーション膜と、を備え、
前記パッシベーション膜は前記スクライブ領域の前記素子領域の外縁に沿った領域に溝を有し、
前記溝の第１の位置における第１の断面の深さは、前記溝の第２の位置における第２の断面の深さより浅く、前記第１の断面の幅は、前記第２の断面の幅より広いことを特徴とする構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および構造体に関する。
【背景技術】
【０００２】
特許文献１で提案されている半導体装置の製造方法では、基板上の素子領域とスクライブ領域とを覆い、かつ素子領域とスクライブ領域との境界に溝を有するパッシベーション膜を形成する。この後、パッシベーション膜で覆われたスクライブ領域をダイシングする。この製造方法によれば、ダイシングによる機械的な力によってスクライブ領域を起点とするクラックがパッシベーション膜に発生したとしても、溝によってクラックが素子領域まで広がることを防止できる。これにより、クラックの発生を考慮せず、このクラック発生による歩留まりの低下を抑制し、歩留まりおよび作業性が向上する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５８−１９７７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明者は、特許文献１に示されたパッシベーション膜の溝の形状が、パッシベーション膜の上に塗布によって膜を形成する工程において、ストリエーションを発生させうることを見出した。本発明は、塗布によって膜を形成する工程において、ストリエーションの発生を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題に鑑みて、本発明の実施形態に係る半導体装置の製造方法は、複数の素子領域と、スクライブ領域とを有する基板の上にパッシベーション膜を形成する工程と、前記スクライブ領域のうち前記素子領域の外縁に沿った領域において、前記パッシベーション膜に溝を形成する工程と、前記溝を形成した前記パッシベーション膜の上に塗布により膜を形成する工程と、を有し、前記溝の第１の位置における第１の断面の深さは、前記溝の第２の位置における第２の断面の深さより浅く、前記第１の断面の幅は、前記第２の断面の幅より広いことを特徴とする。また本発明の実施形態に係る構造体は、複数の素子領域とスクライブ領域とを有する基板と、前記基板の上にパッシベーション膜と、を備え、前記パッシベーション膜は前記スクライブ領域の前記素子領域の外縁に沿った領域に溝を有し、前記溝の第１の位置における第１の断面の深さは、前記溝の第２の位置における第２の断面の深さより浅く、前記第１の断面の幅は、前記第２の断面の幅より広いことを特徴とする。
【発明の効果】
【０００６】
上記手段により、塗布によって膜を形成する工程において、ストリエーションの発生を抑制する技術が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る構造体の平面図。
【図２】図１の構造体の断面図。
【図３】本発明の実施形態に係る構造体の平面図。
【図４】比較例による構造体の平面図および断面図。
【図５】本発明の実施形態に係る完成後の固体撮像装置の平面図。
【発明を実施するための形態】
【０００８】
以下、本発明に係る半導体装置及びその製造方法の具体的な実施形態を説明する。以下の実施形態では、半導体装置の一例として固体撮像装置を扱う。しかし、本発明はこれらの実施形態に限定されるものではない。例えば、本発明は固体撮像装置だけでなく、他の半導体装置、例えば記憶装置や演算処理装置などにも適用されうる。
【０００９】
図１および２を参照して、本発明の実施形態による固体撮像装置およびその製造方法を説明する。図１は、複数の固体撮像装置を形成するために用いられる構造体１０１の平面図、および構造体１０１の破線で囲まれた範囲を拡大したものである。構造体１０１には、１つの固体撮像装置が形成された領域である素子領域１０５が複数配列されている。後述するように、構造体１０１をダイシングすることによって個別の固体撮像装置が得られる。構造体１０１は、各素子領域１０５の外縁に沿って、素子領域１０５の外側に、ダイシングによって切断される領域であるスクライブ領域１０４を有する。スクライブ領域１０４は、隣接する２つの素子領域１０５の間に配されてもよいし、素子領域１０５と構造体１０１の縁との間に配されてもよい。また本実施形態では、構造体１０１の上の素子領域１０５は１つの軸方向にのみ複数形成されているが、素子領域１０５のレイアウトはこれに限られるものではない。例えば、素子領域１０５を２つの軸方向にそれぞれ複数形成し、マトリクス形状に配列してもよい。
【００１０】
図２（ａ）は図１の拡大図の破線Ａ−Ａ’における構造体１０１の断面構成図、および図２（ｂ）は図１の拡大図の破線Ｂ−Ｂ’における構造体１０１の断面構成図を示す。基板２０１の各素子領域１０５には、１つの固体撮像装置を構成する半導体素子、例えば入射した光を電気信号に変換する光電変換素子２０２やトランジスタ（不図示）などが形成されている。
【００１１】
図２（ａ）および（ｂ）に示すように、基板２０１の上には複数の素子領域１０５にわたって配線層間膜２０３が形成されている。素子領域１０５において、配線層間膜２０３の内部に複数の配線層２０４が配置されている。隣接する素子領域１０５の間のスクライブ領域１０４を含む領域において、最上層の配線層２０４と同じ層にパターン２０９が配置されている。パターン２０９は、例えば製造過程で必要となるアライメントマークや測長マークなどとして使用されるアクセサリーパターンであって、配線層２０４の最上層と同時に形成されたものである。パターン２０９は、配線層２０４と同じ材料で形成されてもよい。
【００１２】
最上層の配線層２０４と、パターン２０９と、配線層間膜２０３の表面とは酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料から形成されたパッシベーション膜１０２によって被覆されている。例えばパッシベーション膜１０２の膜厚は約０．５〜１ｕｍである。パッシベーション膜１０２の上には、カラーフィルタの下地となる平坦化膜２０５として、透光性を備え、上面が平坦な膜が設けられている。例えば平坦化膜２０５の膜厚は０．５ｕｍ程度である。この平坦化膜２０５として、例えばＪＳＲ社製ＡＨ８５９などのアクリル系樹脂材料などを用いることができる。平坦化膜２０５の上には、任意の色構成によるカラーフィルタ２０６が形成され、カラーフィルタ２０６の上を平坦化する平坦化膜２０７およびマイクロレンズ２０８が設けられている。
【００１３】
次に、基板２０１の上に形成されたパッシベーション膜１０２においてスクライブ領域１０４に、溝１０３が設けられている。溝１０３は、図２（ａ）に示す図１の拡大図の破線Ａ−Ａ’における第１の位置では、パターン２０９の上に形成される。パッシベーション膜１０２とパターン２０９とは互いに異なる材料で形成されるので、パッシベーション膜１０２のエッチングレートとパターン２０９のエッチングレートとは互いに異なる。本実施形態では、このパターン２０９のエッチングレートは、パッシベーション膜１０２のエッチングレートより遅いため、図２（ａ）で示す第１の位置での溝１０３の深さは、図２（ｂ）で示す図１の拡大図の破線Ｂ−Ｂ’における第２の位置での溝１０３の深さと比べて浅くなる。
ここで、本発明の課題について、簡単に説明する。本実施形態の溝１０３は、下地にパターンが存在することによって、第１の位置と第２の位置でその深さが異なる。つまり、第１の位置と第２の位置で溝１０３の断面積が変化してしまう。このような構成において、パッシベーション膜の上にスピンコートによって膜を形成したとき、遠心力によって溝を流れる塗布材料が、断面積の縮小した部分からあふれ出す。このあふれ出た塗布材料により、ストリエーションが発生する場合があった。ストリエーションが発生すると、形成された半導体装置の特性にばらつきが生じ、歩留まりを低下させることとなる。例えば、半導体装置が固体撮像装置である場合に、パッシベーション膜の上に塗布によって平坦化膜やカラーフィルタなどを形成する際にストリエーションが発生すると、これらの膜の厚さにばらつきが生じる。この厚さのばらつきは、平坦化膜等の下に形成された光電変換素子に対する入射光量にばらつきを生じさせる。そこで、本実施形態では、図２（ａ）で示す第１の位置での溝１０３の幅が、図２（ｂ）で示す第２の位置での溝１０３の幅と比べて広くなるように、溝１０３が形成されている。
【００１４】
例えば図２（ａ）に示す溝１０３の幅ｗ１は約１４ｕｍであり、また溝１０３の深さｄ１は約０．５ｕｍとなっている。また例えば、図２（ｂ）に示す溝１０３の幅ｗ２は約１０ｕｍ、深さｄ２はパッシベーション膜１０２の膜厚以上であって約０．７ｕｍである。すなわち溝１０３の底面はパッシベーション膜１０２の下の配線層間膜２０３の中となる。
【００１５】
このように、溝１０３の幅は、破線Ａ−Ａ’の溝と破線Ｂ−Ｂ’の溝との断面積がほぼ同じとなるように設定されるとよい。断面積がほぼ同じとき、平坦化膜２０５を形成する際に溝１０３に流れ込む塗布された材料が溝１０３から受けるコンダクタンスがほぼ同じとなる。これによって、溝１０３の深さまたは幅が変化した場合でも、塗布された材料が溝１０３からあふれ出すことを抑制できる。また、本実施形態では、部分Ｌ＿ｗと部分Ｌ＿ｎとが直接に接続されているので、図２（ａ）に示す位置と、図２（ｂ）に示す位置との間の部分において、溝１０３の断面積はほぼ一定である。
【００１６】
本実施形態では、スクライブ領域１０４と素子領域１０５との間に設ける溝１０３が、隣接する素子領域１０５の間に２本ある場合について述べているが、溝１０３の本数及び平面形状はこれに限ったものではない。ダイシング工程においてスクライブ領域１０４を起点として発生するパッシベーション膜１０２のクラックが、素子領域１０５に伸長することを防止することができるものであればよい。また本数はスクライブ領域１０４と素子領域１０５の間隔やパッシベーション膜１０２の膜厚、さらにパッシベーション膜１０２の上に塗布する材料の濡れ性や粘性などの特性、塗布の条件などを考慮して設けることが可能である。また図３（ａ）で示す変形例では、部分Ｌ＿ｗと部分Ｌ＿ｎとが直接に接続されているのではなく、緩衝部分ｇを介して接続されている。緩衝部分ｇでは、溝１０３の深さおよび幅が連続的に変化している。すなわち、緩衝部分ｇは、溝１０３の長手方向に対して直交する部分を含まない。緩衝部分ｇの深さの変化は、例えばパターン２０９を形成するとき等方的なエッチングでエッジ部分を傾斜させてもよい。また緩衝部分ｇの幅の変化は、例えば溝１０３を形成するマスクパターンの形状を変化させてもよい。その結果、部分Ｌ＿ｗと部分Ｌ＿ｎとの間において、溝１０３の深さおよび幅が連続的に変化する。このように溝１０３に緩衝部分ｇを設けることによって、塗布する材料の流れの急激な変化を抑制でき、ストリエーションの発生を一層抑制できる。緩衝部分ｇにおいて、溝１０３の断面積がほぼ一定であってもよい。
【００１７】
さらに、部分Ｌ＿ｗと部分Ｌ＿ｎとの間において、溝１０３の深さおよび幅が滑らかに正弦曲線の形を持って変化するように溝１０３が形成されていてもよい。また溝１０３の深さおよび幅が線型的に変化するように溝１０３が形成されていてもよい。例えば、接続部分ｇの表面は流線型を有していてもよい。
【００１８】
さらに図３（ｂ）で示すように溝１０３の深さが浅い部分Ｌ＿ｗにおいて、並列する溝１０３を接合させて溝１０３の幅を広くしてもよい。このとき、接合した溝１０３は幅ｗ３と深さｄ３を有し、この断面積は接合する前の２本の溝１０３の断面積を足し合わせたものとほぼ同じになるように設定されるとよい。
【００１９】
また本実施形態では、図２（ｂ）で示したように溝１０３がパッシベーション膜１０２を深さ方向に貫通している場合について述べたが、溝の深さや断面形状はこれに限られるものではない。少なくともダイシング工程においてスクライブ領域１０４を起点として発生するパッシベーション膜１０２のクラックが素子領域１０５に伸長することを防止することができるものであればよい。例えば溝１０３は、パッシベーション膜１０２の途中までの深さを有してもよい。また溝１０３の幅や深さの寸法については上述に限定されることはなく、基板２０１の上の素子領域１０５やスクライブ領域１０４のレイアウト、パッシベーション膜１０２の膜厚などに応じて適宜設定されるものである。さらに溝１０３の断面形状は、本実施形態において四角形の場合について述べたが、これに限られるものではない。溝１０３の断面形状は、パッシベーション膜１０２の下地層である最上層の配線層２０４および２１１と配線層間膜２０３との形状や、溝１０３を形成するエッチングの方法を考慮し適宜設定されるものである。例えば溝の底面が曲率をもった形状でもよいし、また多角形であってもよい。溝１０３の断面が四角形以外である場合に、溝１０３の断面の幅は、最も太い部分で測定されてもよい。これに代えて、溝１０３の断面の幅は、パッシベーション膜１０２の表面から所定の深さの位置で測定されてもよい。同様に、溝１０３の断面の深さは、最も深い部分で測定されてもよい。これに代えて、溝１０３の断面の深さは、溝１０３の所定の位置（例えば、中央）で測定されてもよい。
【００２０】
次に上述した本実施形態における固体撮像装置の製造方法について述べる。基板２０１の上に、光電変換素子２０２、複数の配線層２０４および配線層間膜２０３を形成する。配線層２０４としては、例えばチタンやチタン合金などから構成されるバリアメタルとアルミニウム合金や銅などとを組み合わせて形成された配線構造を用いることができる。また最上層の配線層２０４には、配線層２０４と同時にパターン２０９が形成される。これらの構成は既存の手法を用いて形成できるので、その詳細な説明を省略する。基板２０１は、例えばシリコンなどの半導体基板でありうる。また例えば、半導体基板に代えて、ガラスやプラスチックなど材料で形成された絶縁基板や、金属基板を用いてもよい。この場合に、この基板の上に、シリコンやゲルマニウム、ガリウムヒ素などによって半導体素子が形成される。次に最上層の配線層２０４が形成された基板２０１を覆うよう、プラズマＣＶＤ装置などを用いて酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料から形成されるパッシベーション膜１０２を成膜する。
【００２１】
次にパッシベーション膜１０２の上にマスクパターンを形成し、エッチングによってパッシベーション膜１０２のパターニングを実施する。エッチングによりパッシベーション膜１０２を除去する領域は、実装時にリードワイヤーが接続されるパッド電極の開口部の領域と、スクライブ領域１０４に設ける溝１０３の領域とである。これらを同時に開口することで、マスク数の削減と製造工程の効率化とを図ることができる。なお本実施形態では、パッド電極が最上層の配線と同層で形成されている場合について説明したが、パッド電極となる配線層を限定するものではない。
【００２２】
次いで最上層の配線層２０４およびパターン２０９によるパッシベーション膜１０２の凹凸を緩和するため、平坦化膜２０５をパッシベーション膜１０２の上にスピンコートにより塗布する。この平坦化膜２０５は、例えばＪＳＲ社製ＡＨ８５９などで、塗布条件は９００ｒｐｍ、約２０秒とする。塗布後に１００℃で１８０秒、さらに２３０℃で３６０秒の焼成を実施する。これにより約０．５ｕｍの平坦化膜２０５が形成される。このとき塗布方法は、スピンコートに限定されるものではない。例えばスリットコートやインクジェットなどでもよい。また平坦化膜２０５は、アクリル系樹脂材料に限られるものでなく、塗布の際に液体状の材料であればよい。この平坦化膜２０５によって、平坦化膜２０５の上に形成されるカラーフィルタ２０６の形状安定性が向上し、さらにカラーフィルタ２０６によって決定される固体撮像素子の分光安定性が向上する。この後、ＲＧＢのカラーフィルタ２０６を各色にわたり形成し、さらにカラーフィルタ２０６の上部に平坦化膜２０７を形成する。さらに平坦化膜２０７の上にはマイクロレンズ２０８を形成する。以上により、図１に示した構造体１０１が製造される。その後、この構造体１０１をスクライブ領域１０４においてダイシングすることによって、構造体１０１が個別の固体撮像装置に切り分けられる。
【００２３】
図４の比較例を参照しつつ、本実施形態の効果を説明する。図４に示された溝形状を有する構造体４００において、溝の長手方向に沿って溝の断面積が変化する場所を起点とするストリエーションが発生しやすいという問題がある。ここで断面積が変化する場所とは、例えば幅一定の溝で局所的に深さが浅くなる場所、または深さ一定の溝の一部で局所的に幅が狭くなる場所である。特に、図４に示すような断面積が不連続に変化する場所４０１ではストリエーションが発生しやすい。図４に示すような構造の溝１０３を形成した基板２０１の上に、スピンコートにより材料を塗布する。このとき溝１０３の幅が一定で深さが浅くなる場所４０１で溝の長手方向に沿って溝の断面積が変化し、溝内部を流れる材料の進行方向が変化する。このように局所的に流れが変化した場所から塗布された材料の一部があふれ出し、そこを起点とするストリエーションが発生する。ここでは溝の幅が一定で深さが浅く変化した場合を示したが、溝の深さが一定で幅が細く変化する場合も同様に材料の一部があふれ出し、そこを起点とするストリエーションが発生する。局所的に生じるストリエーションが素子領域まで到達した場合、ストリエーションのない素子領域と比較して、平坦化膜２０５の下部の基板２０１に形成された光電変換素子２０２に対する入射光量にばらつきが生じる。結果として、形成された半導体装置の特性にばらつきが生じ、歩留まりが低下することとなる。
【００２４】
一方、上述した本実施形態によれば、パッシベーション膜１０２のスクライブ領域１０４に設ける溝１０３は、溝１０３の長手方向に沿って下地の段差が生じる箇所において、溝の断面積がほぼ同じとなるように溝の深さに対して溝の幅を設定する。これにより平坦化膜２０５を塗布する際、塗布された材料の流れが阻害されることなく、塗布された材料が局所的にあふれ出すことを抑制できる。これによりパッシベーション膜の１０２上に塗布する平坦化膜２０５のストリエーションを抑制し、ストリエーションに起因した光学特性の劣化を低減することができる。この結果、固体撮像装置の特性劣化が改善され、またそれによる歩留りの低下という問題が改善される。結果として製品性能と製造歩留りの確保とを両立することができる。
【００２５】
図５に完成後の固体撮像装置の平面図を示す。図５（ａ）の固体撮像装置５０１ａは、スクライブ領域１０４の中心でダイシングされた場合に得られる。また図５（ｂ）の固体撮像装置５０１ｂは、スクライブ領域の中心より図面の右と上との方向にずれてダイシングされた場合に得られる。どちらの場合においても、図４の比較例の構造と異なり、溝１０３の幅の広い部分では深さが浅く、また幅の狭い部分では深さが深く形成される。
なお、溝を形成するためのマスクパターンを形成する際に、諧調のあるフォトマスクを用いることも出来る。このようなフォトマスクを用いてマスクパターン形成することによって、溝の深さや幅を連続的に変化させることが容易になる。諧調のあるフォトマスクとは、例えば、面積諧調マスク、グレートーンマスクである。
【符号の説明】
【００２６】
１０２  パッシベーション膜、１０３  溝、１０４  スクライブ領域、１０５  素子領域、２０１  基板、２０５  平坦化膜
【図１】
0006296913.tif 000002
【図２】
0006296913.tif 000003
【図３】
0006296913.tif 000004
【図４】
0006296913.tif 000005
【図５】
0006296913.tif 000006