(57)【特許請求の範囲】
【請求項１】
コレクタ電極と、
前記コレクタ電極の表面に形成された第１導電型の第１半導体層と、
前記第１半導体層の前記コレクタ電極が形成された側とは反対側に形成された第２導電型の半導体基板と、
前記半導体基板の前記第１半導体層が形成された側とは反対側に形成されたエミッタ電極と、
前記エミッタ電極と前記半導体基板との間に形成されたトレンチと、
前記トレンチの内側に形成されたゲート電極と、
前記ゲート電極と前記エミッタ電極との間に形成された絶縁層と、
前記トレンチに形成されたゲート絶縁層と、
前記ゲート絶縁層に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第２半導体層と、
前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第３半導体層と、
前記ゲート絶縁層に接し、かつ、前記第２半導体層の前記半導体基板側に形成され、かつ、前記第３半導体層より不純物濃度の低い第１導電型の第４半導体層と、
前記第３半導体層の前記半導体基板側の表面に接し、かつ、前記第４半導体層より前記半導体基板側に突出して形成される、キャリア濃度が前記第３半導体層より低い、第１導電型の第８半導体層と、
前記第８半導体層の前記コレクタ電極側表面に接して形成され、かつ、不純物濃度が前記半導体基板より高く前記第２半導体層より低い第２導電型の第５半導体層と
を有し、
前記第５半導体層と前記第８半導体層とのｐｎ接合界面に角部が形成される
絶縁ゲート型バイポーラトランジスタを複数セル備えて構成される
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第４半導体層の幅は、セル内の前記第４半導体層以外の領域の幅より小さい
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記絶縁層の前記半導体基板側の表面に接して第１導電型の第６半導体層が形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第６半導体層の深さは前記第４半導体層の深さとほぼ等しい
ことを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記半導体基板は、前記第６半導体層と前記ゲート絶縁層とで挟まれた部分を有する
ことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１半導体層と前記半導体基板との間に第２導電型の第７半導体層が形成される
ことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第８半導体層は、複数段の第１導電型の半導体層を含んで構成される
ことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第８半導体層のピーク濃度は2×1019cm-3以下である
ことを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第５半導体層と同じかそれ以下のキャリア濃度を持つ第２導電型の第９半導体層が、前記第４半導体層の前記半導体基板側の表面と前記ゲート絶縁層とに接して形成される
ことを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記トレンチの内側には更にフィールドプレートが形成され、
前記ゲート電極はサイドウォール型ゲート電極であり、
前記サイドウォール型ゲート電極と前記フィールドプレートとの間に前記ゲート絶縁層より厚い第１層間絶縁層が形成される
ことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記フィールドプレートの前記半導体基板側の表面に接して第２層間絶縁層が形成され、
前記第２層間絶縁層の一部は前記ゲート絶縁層より厚く形成される
ことを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記エミッタ電極と電気的に接続されている前記第２半導体層および前記第３半導体層の一部に、前記トレンチより浅いコンタクト溝が形成される
ことを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記第５半導体層のキャリア濃度は、深さ方向に積分した場合の単位面積当たりの値が1×1012cm-2以上である
ことを特徴とする半導体装置。
【請求項１４】
一対の入力端子と、
該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、
該複数の直列接続回路の各直列接続点に接続される複数の出力端子と
を備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、
前記複数の半導体スイッチング素子の各々が、請求項１乃至１３のいずれか１項に記載の半導体装置である
ことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそれを用いた電力変換装置に係り、特に、トレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略する）に好適な半導体装置及びそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
従来、電界の集中を緩和してゲート絶縁膜へのホットキャリアの注入を低減することでゲート絶縁膜の信頼性の向上を図る技術として、第２導電型突出領域を設けて動作状態における第１の溝の電極部底部に発生する電界を緩和させるものがあった（例えば、特許文献１参照）。
【０００３】
また、従来、寄生ｎｐｎ型バイポーラトランジスタの動作を抑制してトレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量の向上を図る技術として、ソースとチャネルとのコンタクト領域の下方のエピタキシャル層とチャネル層との接合部付近に高濃度のｐ型半導体層を形成することによって、チャネル層とエピタキシャル層とが降伏するまで逆バイアスされた時のアバランシェ降伏点を積極的に形成するものがあった（例えば、特許文献２参照）。
【０００４】
また、従来、対アームのダイオードのリカバリー時に過電圧を低減する技術が知られていた（例えば、特許文献３参照）。
【０００５】
また、従来、ターンオン時のｄＶ／ｄｔの制御性を向上させる技術が知られていた（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−３３９０６３号公報
【特許文献２】特開２００５−５７０４９号公報
【特許文献３】特許第４６４４７３０号公報
【特許文献４】特開２０１１−１１９４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＩＧＢＴは、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧によって制御するスイッチング素子である。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナー、電子レンジ、自動車等の小中電力機器から、鉄道、発電機や製鉄所のインバータ等、大電力機器まで幅広く用いられている。
【０００８】
ＩＧＢＴには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時に小型化・低コスト化のために、1素子当りの定格電流を向上し、部品点数を低減できるようにすることが要求されている。
【０００９】
ＩＧＢＴのサイズを大きくすること無く1素子当りの定格電流を向上させるためには、ターンオフ時の安全動作領域（Reverse Bias Safe Operating Area:以下、RBSOA）を広げる必要がある。すなわち、より高い電流、電圧でもＩＧＢＴが破壊せず、且つ製品寿命を低下させること無く動作する必要がある。
【００１０】
しかし、詳細に評価した結果、図１１、１２に示されるような従来のトレンチゲート型ＩＧＢＴにおいては、ターンオフ時の破壊耐量とゲート絶縁膜の信頼性がトレードオフの関係にあることが判明した。図１３はターンオフ中にＩＧＢＴが破壊せずに動作する最大遮断電流と、図１２に示されるＩＧＢＴのｐウェル−トレンチ間距離L1の測定結果を示す。最大遮断電流が高いほど破壊耐量が強いこと示し、ｐウェル−トレンチ間距離広いほどトレンチ下部周辺の電界が強くなり、ゲート絶縁膜の信頼性が低下することを示している。評価結果より、ゲート絶縁膜の信頼性を向上するためにトレンチ底部の電界を緩和すると、最大遮断電流が低下することが判明した。このような電界を緩和することによる遮断耐量の低下は、以下に示されるようなＩＧＢＴチップ内のセル間電流集中が原因である。
【００１１】
図１４ａ〜図１４ｆはセル間電流集中が発生する原理の模式図を示す。図１４ａはターンオフ波形を示し、各時間t1〜t5のIGBTチップの内部状態を図１４ｂ〜図１４ｆに示している。図１４ｂはゲートがオン状態にある導通時の半導体装置内部の様子を、図１４ｃはゲート電圧が閾値電圧より大きい状態にあるターンオフ中の半導体装置内部の様子を、図１４ｄはゲート電圧が閾値電圧以下である状態にあるターンオフ中の半導体装置内部の様子を、図１４ｅはゲート電圧が閾値電圧より小さい状態にあるターンオフ中の半導体装置内部の様子を、図１４ｆは寄生サイリスタがラッチアップして絶縁破壊に至った時の半導体装置内部の様子を、それぞれ示す。t1においてＩＧＢＴはオン状態であり、図１４ｂに示されるように、n-基板には基板の不純物濃度より高濃度の自由電子、正孔が同時に蓄積される。これにより元々の基板抵抗より数桁低い抵抗で通電することができる（いわゆる伝導度変調が生じている）。ターンオフが開始すると、蓄積された正孔をエミッタ電極に、電子をコレクタ電極に排出しながら主にn-基板が空乏化し、コレクタ電圧が上昇する。ゲート電圧がＭＯＳゲートの閾値電圧以上の期間においては、図１４ｃに示されるように、ＭＯＳのチャネルを介して電子がn+ソースからコレクタ電極に向かって注入される。このとき内部に蓄積されている正孔は電子の負電荷を中和するように、電子電流とほぼ同じ経路を通ってエミッタ電極に排出される。従って、ゲート電圧が閾値電圧以上の期間においては、各トレンチゲートから電子電流がほぼ均等に注入されるため、正孔電流も均等に分散されて流れる。ゲート電圧が閾値電圧以下になると、図１４ｄに示されるように、ＭＯＳゲートからの能動的な電子注入は無くなる。しかしながら、電界の強いトレンチ下部周辺において、インパクトイオン化による電子注入が不可避的に発生する。このときトレンチの寸法や形状等の微細なばらつきにより局所的に電界の強い箇所があると、電子注入が相対的に多くなるために、周辺の正孔電流が集中し始める。インパクトイオン化による電子の単位時間、単位体積当たりの発生率Geは数式（１）に示されるように、近似的にインパクトイオン化係数αと電流密度Jの積で表される。
【００１２】
【数１】
0006302767.tif 000002
【００１３】
従って一度電流が集中し始めると、電流密度の増加により更に電子注入が増加し、図１４(e)に示されるように電流集中する範囲が広がっていく。最終的には複数セルからの電流集中と局所的な発熱により、図１４(f)に示されるように寄生サイリスタ（n+ソース/pベース/n-基板/pコレクタ層）に電流が流れてオフできなくなるラッチアップが発生し、熱的な破壊に至る。このように、電界を緩和した構造では電流集中による破壊が問題となる。
【００１４】
図１５ａ〜図１５ｄはトレンチ下部周辺の電界が強い構造のターンオフ中の模式図を示す。図１５ａはターンオフ波形（正常波形）を、図１５ｂはゲートがオン状態にある導通時の半導体装置内部の様子を、図１５ｃはゲート電圧が閾値電圧より大きい状態にあるターンオフ中の半導体装置内部の様子を、図１５ｄはゲート電圧が閾値電圧以下である状態にあるターンオフ中の半導体装置内部の様子を、それぞれ示す。オン状態、及びゲート電圧が閾値電圧より大きい期間においては図１４ｂ〜図１４ｃと同様である。ゲート電圧が閾値電圧以下の期間においては、図１４ｄ〜図１４ｆの構造とは異なり、インパクトイオン化による電子注入がセル毎に比較的均等に発生する。これは以下のような理由による。
【００１５】
図１６はイオン化率αの電界依存性のグラフを示す（Okuto-Crowellモデルの式より算出）。低電界領域（例えば2E5V/cm以下）においてはイオン化率の電界に対する感度が強いため、トレンチの寸法や形状等のばらつきによるわずかな電界の違いによって、大きな電子注入のアンバランスが発生する。高電界領域（例えば2E5V/cm以上）では感度が比較的弱くなるため、電子注入がばらつきの影響を受けにくい。従って、電界が強い構造ではセル間の電流集中が発生しにくくなり、最大遮断電流が増加する。ところで、図１６の関係は複数提案されている式の一例だが、Okuto-Crowell以外のモデルでも同様の傾向を示す。
【００１６】
しかし、図１５ａ〜図１５ｄのような構造ではトレンチ下部の電界が強いために、ゲート絶縁膜の信頼性が低下するという問題がある。以上のように、ターンオフ時の破壊耐量とゲート絶縁膜の信頼性のトレードオフを改善することがトレンチゲート型ＩＧＢＴの課題である。
【００１７】
特許文献１にはゲート絶縁膜の信頼性向上の課題に対し、例えば図１６に示されるように、突出したｐ層を設けることでトレンチ下部周辺の電界を緩和することが記載されている。しかしながら、電界を緩和することによりセル間の電流集中が発生する問題、及びその対策方法については記載されていない。閾値電圧のばらつきと、その閾値電圧ばらつきに起因する電流集中を防止する手法については記載されているが、前述のような電界ばらつきに起因するセル間電流集中を防止する手法については記載されていない。
【００１８】
また、前述のような電界の不均一による複数セルからの電流集中は、オン状態でチップ内部に基板より高濃度の電子と正孔を蓄積し、ターンオフする際に蓄積した少数キャリア（正孔）が集中するために初めて顕在化する問題である。従って、ＩＧＢＴを含む伝導度変調を利用したバイポーラデバイス特有の問題であり、ユニポーラデバイスでは本現象は発生しない。例えばトレンチ型パワーＭＯＳＦＥＴでは電界の不均一による電子注入の不均一は発生し得るが、複数セルから少数キャリア（正孔）が集中し、破壊に至ることは無い。従って、特許文献２に記載されているアバランシェ耐量向上の方法とは対象とする破壊に至る原理が異なる。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の半導体装置は、例えば、コレクタ電極と、前記コレクタ電極の表面に形成された第１導電型（例えばｐ型）の第１半導体層と、前記第１半導体層の前記コレクタ電極が形成された側とは反対側に形成された第２導電型（例えばｎ型）の半導体基板と、前記半導体基板の前記第１半導体層が形成された側とは反対側に形成されたエミッタ電極と、前記エミッタ電極と前記半導体基板との間に形成されたトレンチと、前記トレンチの内側に形成されたゲート電極と、前記ゲート電極と前記エミッタ電極との間に形成された絶縁層と、前記トレンチに形成されたゲート絶縁層と、前記ゲート絶縁層に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第２半導体層と、前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第３半導体層と、前記ゲート絶縁層に接し、かつ、前記第２半導体層の前記半導体基板側に形成され、かつ、前記第３半導体層より不純物濃度の低い第１導電型の第４半導体層と、前記第３半導体層の前記半導体基板側の表面に接し、かつ、前記第４半導体層より前記半導体基板側に突出して形成される、キャリア濃度が前記第３半導体層より低い、第１導電型の第８半導体層と、前記第８半導体層の前記コレクタ電極側表面に接して形成され、かつ、不純物濃度が前記半導体基板より高く前記第２半導体層より低い第２導電型の第５半導体層とを有し、前記第５半導体層と前記第８半導体層とのｐｎ接合界面に角部が形成される絶縁ゲート型バイポーラトランジスタを複数セル備えて構成されることを特徴とする。
【００２０】
また、本発明の電力変換装置は、例えば、一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、前記複数の半導体スイッチング素子の各々が上記の半導体装置であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、半導体装置及びそれを用いた電力変換装置において、ターンオフ時の破壊耐量を向上させるとともに、ゲート絶縁膜の信頼性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態である実施例１に係る半導体装置１０００の一例を示す装置断面図である。
【図２】本発明の実施例１の第１の変形例に係る半導体装置１００１の一例を示す装置断面図である。
【図３】本発明の実施例１の第２の変形例に係る半導体装置１００２の一例を示す装置断面図である。
【図４】本発明の実施例１の第３の変形例に係る半導体装置１００３の一例を示す装置断面図である。
【図５】本発明の第２の実施形態である実施例２に係る半導体装置２０００の一例を示す装置断面図である。
【図６】本発明の実施例２の第１の変形例に係る半導体装置２００１の一例を示す装置断面図である。
【図７】図６の半導体装置２００１のＡＡ’断面におけるキャリア濃度分布の一例を示す模式図である。
【図８】本発明の第３の実施形態である実施例３に係る半導体装置３０００の一例を示す装置断面図である。
【図９】本発明の第４の実施形態である実施例４に係る半導体装置４０００の一例を示す装置断面図である。
【図１０】本発明の第５実施形態である実施例５に係る電力変換装置５０００の回路構成の一例を示す図である。
【図１１】第１の参考比較例としての従来の半導体装置（ＩＧＢＴチップ）であって、トレンチ下部周辺の電界強度が弱い半導体装置の断面図である。
【図１２】第２の参考比較例としての従来の半導体装置（ＩＧＢＴチップ）であって、トレンチ下部周辺の電界強度が強い半導体装置の断面図である。
【図１３】ターンオフ時の最大遮断電流と、図１２の従来の半導体装置のｐウェル−トレンチ間距離L1との関係を測定した結果を示す図である。
【図１４ａ】図１１に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、ターンオフ波形を示す図である。
【図１４ｂ】図１１に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、ゲートがオン状態にある導通時の半導体装置内部の様子を示す装置断面図である。
【図１４ｃ】図１１に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、ゲート電圧が閾値電圧より大きい状態にあるターンオフ中の半導体装置内部の様子を示す装置断面図である。
【図１４ｄ】図１１に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、ゲート電圧が閾値電圧以下である状態にあるターンオフ中の半導体装置内部の様子を示す装置断面図である。
【図１４ｅ】図１１に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、ゲート電圧が閾値電圧より小さい状態にあるターンオフ中の半導体装置内部の様子を示す装置断面図である。
【図１４ｆ】図１１に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、寄生サイリスタがラッチアップして絶縁破壊に至った時の半導体装置内部の様子を示す装置断面図である。
【図１５ａ】図１２に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、ターンオフ波形（正常波形）を示す図である。
【図１５ｂ】図１２に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、ゲートがオン状態にある導通時の半導体装置内部の様子を示す装置断面図である。
【図１５ｃ】図１２に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、ゲート電圧が閾値電圧より大きい状態にあるターンオフ中の半導体装置内部の様子を示す装置断面図である。
【図１５ｄ】図１２に示される従来の半導体装置（ＩＧＢＴチップ）のターンオフ中の模式図であって、ゲート電圧が閾値電圧以下である状態にあるターンオフ中の半導体装置内部の様子を示す装置断面図である。
【図１６】インパクトイオン化係数の電界依存性を示す図である。
【図１７ａ】本発明の実施例１に係るＩＧＢＴのターンオフ中の模式図であって、ターンオフ波形（正常波形）を示す図である。
【図１７ｂ】本発明の実施例１に係るＩＧＢＴのターンオフ中の模式図であって、ゲートがオン状態にある導通時の半導体装置（ＩＧＢＴチップ）内部の様子を示す装置断面図である。
【図１７ｃ】本発明の実施例１に係るＩＧＢＴのターンオフ中の模式図であって、ゲート電圧が閾値電圧より大きい状態にあるターンオフ中の半導体装置（ＩＧＢＴチップ）内部の様子を示す装置断面図である。
【図１７ｄ】本発明の実施例１に係るＩＧＢＴのターンオフ中の模式図であって、ゲート電圧が閾値電圧以下である状態にあるターンオフ中の半導体装置（ＩＧＢＴチップ）内部の様子を示す装置断面図である。
【発明を実施するための形態】
【００２３】
本発明の半導体装置は、例えば、コレクタ電極と、前記コレクタ電極の表面に形成された第１導電型（例えばｐ型）の第１半導体層（pコレクタ層）と、前記第１半導体層の前記コレクタ電極が形成された側とは反対側に形成された第２導電型（例えばｎ型）の半導体基板（n-基板）と、前記半導体基板の前記第１半導体層が形成された側とは反対側に形成されたエミッタ電極と、前記エミッタ電極と前記半導体基板との間に形成されたトレンチと、前記トレンチの内側に形成されたゲート電極と、前記ゲート電極と前記エミッタ電極との間に形成された絶縁層と、前記トレンチに形成されたゲート絶縁層と、前記ゲート絶縁層に接して形成され、かつ、前記半導体基板より不純物濃度の高い第２導電型の第２半導体層（n+ソース）と、前記エミッタ電極の前記半導体基板側の表面に接して形成され、かつ、前記第１半導体層より不純物濃度の高い第１導電型の第３半導体層（p+コンタクト層）と、前記ゲート絶縁層に接し、かつ、前記第２半導体層の前記半導体基板側に形成され、かつ、前記第３半導体層より不純物濃度の低い第１導電型の第４半導体層（pベース層）と、前記第４半導体層の前記コレクタ電極側表面の中央部に接して形成され、かつ、不純物濃度が前記半導体基板より高く前記第２半導体層より低い第２導電型の第５半導体層（n電界集中層）とを有する絶縁ゲート型バイポーラトランジスタを複数セル備えて構成されることを特徴とする。
【００２４】
上記の構成において、前記第４半導体層の幅は、セル内の前記第４半導体層以外の領域の幅より小さくなるように構成してもよい。
【００２５】
また、上記の構成において、前記絶縁層の前記半導体基板側の表面に第１導電型の第６半導体層（ｐウェル１１３）が形成されるように構成してもよい。その場合、前記第６半導体層の深さは前記第４半導体層の深さとほぼ等しくするのが好適であり、また、前記半導体基板は、前記第６半導体層と前記ゲート絶縁層とで挟まれた部分を有するように構成するのが好適である。
【００２６】
また、上記の構成において、前記第１半導体層と前記半導体基板との間に第２導電型の第７半導体層（ｎバッファ層１１４）が形成されるように構成してもよい。
【００２７】
また、上記の構成において、前記第５半導体層は前記第３半導体層の前記半導体基板側の表面に接して形成されるように構成してもよい。
【００２８】
また、上記の構成において、前記第３半導体層と前記第５半導体層との間に、前記第４半導体層より前記半導体基板側に突出し、かつ、キャリア濃度が前記第３半導体層より低い、第１導電型の第８半導体層（ｐ凸部）が形成されるように構成してもよい。その場合、前記第８半導体層は、複数段の第１導電型の半導体層を含んで構成されるのが好適であり、また、前記第８半導体層のピーク濃度は2×1019cm-3以下とするのが好適である。
【００２９】
また、上記の構成において、前記第５半導体層と同じかそれ以下のキャリア濃度を持つ第２導電型の第９半導体層（バリア層）が、前記第４半導体層の前記半導体基板側の表面と前記ゲート絶縁層とに接して形成されるように構成してもよい。
【００３０】
また、上記の構成において、前記トレンチの内側には前記ゲート電極に加え更にフィールドプレートが形成されるように構成してもよい。その場合、前記ゲート電極はサイドウォール型ゲート電極とするのが好適であり、また、前記サイドウォール型ゲート電極と前記フィールドプレートとの間に前記ゲート絶縁層より厚い第１層間絶縁層が形成されるのが好適であり、また、前記フィールドプレートの前記半導体基板側の表面に接して第２層間絶縁層が形成され、その第２層間絶縁層の一部が前記ゲート絶縁層より厚く形成されるのが好適である。
【００３１】
また、上記の構成において、前記エミッタ電極と電気的に接続されている前記第２半導体層および前記第３半導体層の一部に、前記トレンチより浅いコンタクト溝が形成されるように構成してもよい。
【００３２】
また、上記の構成において、前記第５半導体層のキャリア濃度は、深さ方向に積分した場合の単位面積当たりの値が1×1012cm-2以上となるように構成するのが好適である。
【００３３】
一方、本発明の電力変換装置は、例えば、一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、前記複数の半導体スイッチング素子の各々が、上記の半導体装置であることを特徴とする。
【００３４】
以下、本発明の半導体装置及びそれを用いた電力変換装置の実施形態を、各実施例として、図面を用いて詳細に説明する。
【実施例１】
【００３５】
図１は本発明の第１の実施形態である実施例１に係る半導体装置１０００の断面構成図である。実施例１のＩＧＢＴは、コレクタ電極１０１、ｐコレクタ層１０２（第１半導体層）、ｎ-基板１０３（半導体基板）、エミッタ電極１０４、トレンチ１０５、ゲート電極１０６、絶縁層１０７、ゲート絶縁層１０８、ｎ+ソース１０９（第２半導体層）、ｐ+コンタクト層１１０（第３半導体層）、ｐベース層１１１（第４半導体層）、ｎ電界集中層１１２（第５半導体層）、ｐウェル１１３（第６半導体層）を有する。
【００３６】
図１に示されるように、ｐコレクタ層１０２はｎ-基板１０３の一方の表面に形成されている。コレクタ電極１０１はｐコレクタ層１０２の表面上に形成されている。
【００３７】
トレンチ１０５は、ｐコレクタ層１０２とは反対側のｎ-基板１０３の表面に形成されている。ゲート絶縁層１０８はトレンチ１０５の内壁に沿って形成されている。ゲート電極１０６はゲート絶縁層１０８の表面上に形成されている。
【００３８】
ｐベース層１１１はｎ-基板１０３の表面に選択的に形成され、ゲート絶縁層１０８に接している。ｎ+ソース１０９は、ｐベース層１１１の表面の一部に選択的に形成され、ゲート絶縁層１０８に接している。ｐ+コンタクト層１１０はｐベース層１１１の表面上に形成されている。エミッタ電極１０４はｐ+コンタクト層１１０とｎ+ソース１０９の表面上に形成されている。絶縁層１０７はゲート電極１０６とエミッタ電極１０４の間に形成されている。ｐウェル１１３はｎ-基板１０３の表面に選択的に形成され、少なくとも一部の領域が絶縁層１０７に覆われている。
【００３９】
実施例１の特徴はｐベース層１１１の下側表面の中央付近に、トレンチ下部周辺のｎ-基板１０３よりキャリア濃度の高いｎ電界集中層１１２が形成されていることである。その効果はゲート絶縁膜の信頼性低下を抑止しながら、ターンオフ時の遮断耐量が向上することである。その原理の詳細は以下に記される。
【００４０】
図１７ａ〜図１７ｄは実施例１のターンオフ中の模式図を示す。図１７ａはターンオフ波形（正常波形）を、図１７ｂはゲートがオン状態にある導通時の半導体装置内部の様子を、図１７ｃはゲート電圧が閾値電圧より大きい状態にあるターンオフ中の半導体装置内部の様子を、図１７ｄはゲート電圧が閾値電圧以下である状態にあるターンオフ中の半導体装置内部の様子を、それぞれ示す。オン状態、及びゲート電圧が閾値電圧より大きい期間においては図１４ｂ〜図１４ｃに示される従来の構造と同様である。ゲート電圧が閾値電圧以下の期間においては、図１４ｄ〜図１４ｆと異なり、ｎ電界集中層のキャリア濃度がトレンチ下部周辺の濃度より高いため、ｐベース層１１１とｎ電界集中層１１２から形成されるｐｎ接合に電界が集中する。これにより、図１６に示す高電界領域の電界がｐｎ接合で発生し、イオン化率αの電界ばらつきに対する感度が小さくなるために、各セル毎のインパクトイオン化による電子注入が比較的均等に発生する。そのため、複数セルからの電流集中を防止でき、遮断耐量を向上することができる。このような高電界を発生させるｎ電界集中層１１２のキャリア濃度はピーク値で5E15cm-3以上、ピーク濃度付近の断面を深さ方向に積分した場合の単位面積当たりのキャリア濃度の値は1E12cm-2以上が望ましい。更に望ましくはピークキャリア濃度1E16〜1E17cm-3、深さ方向に積分した面積当たりのキャリア濃度で2E12〜5E12cm-2である。
【００４１】
更に実施例１の構造は図１５に示されるような構造とは異なり、高電界が発生する領域がトレンチ下部周辺ではなくｐｎ接合であるため、ゲート絶縁層１０８の信頼性の低下を防止することができる。
【００４２】
実施例１の１セル内の構成に関し、図１に示されるように、ｐベース層１１１の幅ａと、残りの領域すなわち１セル内におけるｐベース層１１１以外の領域の幅ｂとが、ａ＜ｂの関係（前者が後者より小さいという関係）を満たしていることが望ましい。典型的にはａ：ｂ＝１：３〜１：４０である。このように、エミッタ開口部の幅を狭くすることによりオン状態でのトレンチゲートを介した電子の注入効率を高くすることができ、オン電圧を低減することができる。
【００４３】
また、実施例１の１セル内の構成に関し、図１に示されるように、絶縁層１０７の下、すなわち絶縁層１０７のｎ-基板１０３側の表面にはｐウェル１１３を形成してもよい。
【００４４】
図２は実施例１の第１の変形例である変形例１の半導体装置１００１の装置断面を示す。実施例１のｐウェル１１３は、図２に示されるように、その深さがｐベース層１１１の深さとほぼ等しくなるように構成してもよい。このような構成とすることで、ｐウェルとｐベース層を同じ工程（イオン注入）で形成することができ、低コスト化することができる。
【００４５】
図３は実施例１の第２の変形例である変形例２の半導体装置１００２の装置断面を示す。実施例１のｐウェル１１３は、図３に示されるように、トレンチから離れていてもよい。すなわち、ｎ-基板１０３の一部がｐウェル１１３とゲート絶縁層１０８と間にある（ｎ-基板１０３がｐウェル１１３とゲート絶縁層１０８とで挟まれた部分を有する）ように構成してもよい。このような構成により、対アームのダイオードのリカバリー時に過電圧が低減する効果がある。その原理の詳細は特許文献３に記載されている。
【００４６】
実施例１においては、図１に示されるように、ｐコレクタ層１０２とｎ-基板１０３との間にｎバッファ層１１４（第７半導体層）が形成されていてもよい。ｎバッファ層１１４により、ブロッキング時（コレクタ−エミッタ間電圧印加時）にｐコレクタ層１０２からの正孔注入効率が低減されるため、リーク電流を低減することができる。
【００４７】
図４は実施例１の第３の変形例である変形例３の半導体装置１００３の装置断面を示す。実施例１のｎ電界集中層１１２は、図４に示されるように、ｐ+コンタクト層１１０の下に接して形成されていてもよい。すなわち、ｎ電界集中層１１２がｐ+コンタクト層１１０のｎ-基板１０３側の表面に接して形成される構成としてもよい。このような構成とすることで、ｎ電界集中層１１２形成時にイオン注入のエネルギーを低減することができ、１工程当りの時間短縮により低コスト化することができる。更に、ｐベース層１１１のｎ電界集中層１１２と接している側のコーナー部の曲率が大きくなるため、電界がより強くなり、複数セルからの電流集中を防止しやすくなる効果もある。
【００４８】
図には示されていないが、実施例１のｐウェル１１３はトレンチ下部の一部を覆っていてもよい。このような構成により、トレンチ下部周辺の電界を図１に示される構造より緩和し、ゲート絶縁層の信頼性を更に向上する効果がある。
【実施例２】
【００４９】
図５は本発明の第２の実施形態である実施例２に係る半導体装置２０００の断面構成図である。実施例２の特徴は、ｐ+コンタクト層１１０とｎ電界集中層１１２との間に、ｐベース層１１１より下に突出したｐ凸部２０１が形成されることであり、その点において実施例２は実施例１と異なるが、その他の点においては実施例１と同様である。特に、実施例１の図１〜図４で既に説明した部分と同一の参照符号によって示される部分は、実施例２の図５においても実施例１の当該各部分と同様である。
【００５０】
本実施例によれば、ｐ凸部２０１によりトレンチ下部周辺の電界が緩和されるため、ゲート絶縁層１０８の信頼性が向上する効果がある。更に、下に突出したｐ凸部２０１により、ｎ電界集中層１１２とのｐｎ接合界面に角部が形成される。そのため、図１に示される実施例１のように、平坦なｐベース層１１１の下にｎ電界集中層１１２を形成した場合に比べてｐｎ接合の電界が強くなり、複数セルからの電流集中をより防止しやすくなる効果がある。
【００５１】
ｐ凸部２０１のキャリア濃度はｐ+コンタクト層１１０より低いことが望ましい。ｐ凸部２０１のキャリア濃度が増加すると、ｐ凸部２０１の過剰な低抵抗化によってＩＧＢＴオン状態においてｐ凸部２０１近傍の正孔がエミッタ電極に排出され、キャリアの蓄積が低下し、オン電圧が増加してしまう。ｐ凸部２０１のキャリア濃度をｐ+コンタクト層１１０より低く形成することにより、上記のようなオン電圧の増加を抑えることができる。ｐ凸部２０１のピークキャリア濃度は2E19cm-3以下であることが望ましい。更に望ましくは5E17cm-3〜5E18cm-3である。
【００５２】
図６は実施例２の一変形例である半導体装置２００１の断面図を示す図である。実施例２のｐ凸部は図６の参照符号２０２で示されるように、複数段のｐ層を含んで構成されてもよい。図７は図６のＡＡ’断面のキャリア濃度の模式図を示す。ｐ凸部が複数段のｐ層を含んで構成された場合、ｐ層のコブが複数形成される。
【実施例３】
【００５３】
図８は本発明の第３の実施形態である実施例３に係る半導体装置３０００の断面構成図である。実施例３の特徴は、ｎ電界集中層１１２と同じかそれ以下キャリア濃度を持つｎ型のバリア層３０１が、ｐベース層１１１の下表面とゲート絶縁層１０８に接して形成されることであり、その点において実施例３は実施例１と異なるが、その他の点においては実施例１と同様である。特に、実施例１の図１〜図４で既に説明した部分と同一の参照符号によって示される部分は、実施例３の図８においても実施例１の当該各部分と同様である。
【００５４】
本実施例によれば、バリア層３０１は、コレクタ電極１０１からエミッタ電極１０４に向かって流れる正孔電流に対して電気的な障壁としてはたらくため、バリア層３０１近傍での正孔濃度が増加し、オン電圧が低減する効果がある。
【実施例４】
【００５５】
図９は本発明の第４の実施形態である実施例４に係る半導体装置４０００の断面構成図である。実施例４の特徴は、幅広のトレンチ４０１の内側にサイドウォールゲート４０２とフィールドプレート４０３とが形成されていることであり、その点において実施例４は実施例１と異なるが、その他の点においては実施例１と同様である。特に、実施例１の図１〜図４で既に説明した部分と同一の参照符号によって示される部分は、実施例４の図９においても実施例１の当該各部分と同様である。
【００５６】
サイドウォールゲート４０２とフィールドプレート４０３は、通常はポリシリコンで形成される。サイドウォールゲート４０２の片側はゲート絶縁層１０８より厚い第１層間絶縁層４０４に覆われている。すなわち、幅広トレンチ４０１内に形成されたサイドウォール型ゲート電極４０２とフィールドプレート４０３との間にゲート絶縁層１０８より厚い第１層間絶縁層４０４が形成されている。
【００５７】
そのため、本実施例によれば、例えば図１に示されるような通常のトレンチゲートに比べて帰還容量が低減し、高速化により損失が低減する効果がある。更に、フィールドプレート４０３がサイドウォールゲート下部周辺の電界を緩和するため、ゲート絶縁層１０８の信頼性を向上する効果がある。更に、ターンオン時のｄＶ／ｄｔの制御性を向上する効果がある（原理の詳細は特許文献４に記載されている）。
【００５８】
実施例４は図９に示されるように、フィールドプレート４０３の下、すなわちフィールドプレート４０３のｎ-基板１０３側の表面に接して形成される第２層間絶縁層４０５の一部がゲート絶縁層１０８より厚くなっていてもよい。このような構成により、第２層間絶縁層４０５に印加される電界強度が緩和され、信頼性が向上する効果がある。
【００５９】
実施例４は図９に示されるように、エミッタ電極１０４と電気的に接続されているｎ+ソース１０９とｐ+コンタクト層１１０の一部にコンタクト溝４０６が形成されていてもよい。
【００６０】
実施例４のフィールドプレート４０３は、電気的にエミッタ電極と接続されていてもよいし、ゲート電極と接続されていてもよい。
【実施例５】
【００６１】
図１０は上述した各実施例に係るＩＧＢＴを用いた電力変換装置５０００の回路構成の一例を示す図である。５０１はゲート駆動回路、５０２はＩＧＢＴ、５０３はダイオード、５０４，５０５は入力端子、５０６から５０８は出力端子であり、インバータ回路に本実施例１から４で説明したＩＧＢＴを適用して電力変換装置を構成している。
【００６２】
上述した各実施例で説明したＩＧＢＴを電力変換装置に適用することで、電力変換装置の低損失化と高信頼化が実現できる。
【００６３】
尚、本実施例ではインバータ回路について説明したが、コンバータやチョッパ等のその他の電力変換装置についても同様の効果が得られる。
【００６４】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。例えば、上述したキャリア濃度や電極材料は一例であり、必ずしもこれに限定されるものではない。また、上述した各実施例では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【００６５】
また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、電気配線は説明上必要と考えられるものを示しており、製品上必ずしも全ての電気配線を示しているとは限らない。
【符号の説明】
【００６６】
１０００  実施例１の半導体装置
１０１  コレクタ電極
１０２  ｐコレクタ層（第１半導体層）
１０３  ｎ-基板（半導体基板）
１０４  エミッタ電極
１０５  トレンチ
１０６  ゲート電極
１０７  絶縁層
１０８  ゲート絶縁層
１０９  ｎ+ソース（第２半導体層）
１１０  ｐ+コンタクト層（第３半導体層）
１１１  ｐベース層（第４半導体層）
１１２  ｎ電界集中層（第５半導体層）
１１３  ｐウェル（第６半導体層）
１１４  ｎバッファ層（第７半導体層）
１００１  実施例１の変形例１の半導体装置
１００２  実施例１の変形例２の半導体装置
１００３  実施例１の変形例３の半導体装置
２０００  実施例２の半導体装置
２０１、２０２  ｐ凸部（第８半導体層）
３０００  実施例３の半導体装置
３０１  バリア層
４０００  実施例４の半導体装置
４０１  幅広トレンチ
４０２  サイドウォールゲート
４０３  フィールドプレート
４０４  第１層間絶縁層
４０５  第２層間絶縁層
４０６  コンタクト溝
５０００  実施例５の電力変換装置
５０１  ゲート駆動回路
５０２  ＩＧＢＴ
５０３  ダイオード
５０４、５０５  入力端子
５０６、５０７、５０８  出力端子
【図１】
0006302767.tif 000003
【図２】
0006302767.tif 000004
【図３】
0006302767.tif 000005
【図４】
0006302767.tif 000006
【図５】
0006302767.tif 000007
【図６】
0006302767.tif 000008
【図７】
0006302767.tif 000009
【図８】
0006302767.tif 000010
【図９】
0006302767.tif 000011
【図１０】
0006302767.tif 000012
【図１１】
0006302767.tif 000013
【図１２】
0006302767.tif 000014
【図１３】
0006302767.tif 000015
【図１４ａ】
0006302767.tif 000016
【図１４ｂ】
0006302767.tif 000017
【図１４ｃ】
0006302767.tif 000018
【図１４ｄ】
0006302767.tif 000019
【図１４ｅ】
0006302767.tif 000020
【図１４ｆ】
0006302767.tif 000021
【図１５ａ】
0006302767.tif 000022
【図１５ｂ】
0006302767.tif 000023
【図１５ｃ】
0006302767.tif 000024
【図１５ｄ】
0006302767.tif 000025
【図１６】
0006302767.tif 000026
【図１７ａ】
0006302767.tif 000027
【図１７ｂ】
0006302767.tif 000028
【図１７ｃ】
0006302767.tif 000029
【図１７ｄ】
0006302767.tif 000030