(57)【特許請求の範囲】
【請求項１】
カラムに関連付けられた複数のメモリセルと、
前記カラム毎に対応して設けられ、外部と前記複数のメモリセルとの間でデータを転送するデータバスと、
前記カラム毎に対応して設けられ、対応するカラムが不良カラムであるか否かの情報を保持する第１ラッチと、
ソースおよびドレインの一方が前記データバスに接続され、他方が前記第１ラッチに接続されたトランジスタと、
前記メモリセルと前記データバスとの間にそれぞれ接続された複数のセンスアンプラッチと、
前記センスアンプラッチに格納されたデータを期待値と比較することで、前記対応するカラムが不良カラムであるか否かを判断する演算回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記外部と前記データバスとの間に設けられた複数の第２ラッチをさらに具備し、
不良カラムであるか否かを判断するテスト動作において、
前記演算回路は、前記第２ラッチに第１データが格納され、前記第２ラッチから前記センスアンプラッチへ前記データバスを介して前記第１データが転送され、前記第２ラッチに前記第１データに対応した第１期待値が格納された後に、前記センスアンプラッチに格納されている前記第１データと前記第２ラッチに格納されている前記第１期待値とを比較する第１演算を行い、
前記第１ラッチは、前記第１演算の結果を、対応するカラムが不良カラムであるか否かの情報として保持する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記テスト動作は、前記センスアンプラッチに不良があるか否かを判断することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルと前記センスアンプラッチとの間にそれぞれ接続された複数のビット線をさらに具備し、
前記テスト動作は、前記ビット線に不良があるか否かを判断する
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記テスト動作は、前記メモリセルに不良があるか否かを判断することを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記第１ラッチは、不良カラムであるか否かを判断するテスト動作において前記複数のメモリセルの不良情報を累積的に格納することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記演算回路は、前記第１演算として、
記第２ラッチに格納されている前記第１期待値および前記センスアンプラッチに格納されている前記第１データの論理積と、記第２ラッチに格納されている前記第１期待値の論理反転データおよび前記センスアンプラッチに格納されている前記第１データの論理反転データの論理積との論理和を求める
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項８】
前記テスト動作において、
前記演算回路は、前記第２ラッチに第２データが格納され、前記第２ラッチから前記センスアンプラッチへ前記データバスを介して前記第２データが転送され、前記第２ラッチに、前記第２データに対応した第２期待値が格納された後に、前記センスアンプラッチ に格納されている前記第２データと、前記第２ラッチに格納されている前記第２期待値とを比較し、その比較結果と前記第１演算の結果とを比較する第２演算をさらに行い、
前記第１ラッチは、前記第２演算の結果を保持する
ことを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤメモリの書き込み動作において、不良カラム内のビット線にストレスを加えないために、不良カラムを非選択状態にする方法が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３１６１１号公報
【特許文献２】特開２００６−０７９６９５号公報
【特許文献３】特開２００６−０３１８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み動作において、不良カラム内のビット線へのストレスをなくしつつ、高速化を図る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置は、カラムに関連付けられた複数のメモリセルと、前記カラム毎に対応して設けられ、外部と前記複数のメモリセルとの間でデータを転送するデータバスと、前記カラム毎に対応して設けられ、対応するカラムが不良カラムであるか否かの情報を保持する第１ラッチと、ソースおよびドレインの一方が前記データバスに接続され、他方が前記第１ラッチに接続されたトランジスタと、前記メモリセルと前記データバスとの間にそれぞれ接続された複数のセンスアンプラッチと、前記センスアンプラッチに格納されたデータを期待値と比較することで、前記対応するカラムが不良カラムであるか否かを判断する演算回路と、を具備する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置の構成を示す図。
【図２】第１の実施形態に係るメモリセルアレイの構成を示す図。
【図３】第１の実施形態に係る各カラムにおけるセンスアンプ回路の構成を示す図。
【図４】第１の実施形態に係る書き込み動作を示すフローチャート。
【図５】比較例に係る書き込み動作を示すフローチャート。
【図６】第２の実施形態に係る各カラムにおけるセンスアンプ回路の構成を示す図。
【図７】第２の実施形態に係る不良カラムのテスト動作を示すフローチャート。
【図８】比較例に係る不良カラムのテスト動作を示すフローチャート。
【発明を実施するための形態】
【０００７】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１の実施形態＞
図１乃至図５を用いて、第１の実施形態に係る半導体記憶装置について説明する。
【０００９】
［第１の実施形態における構成］
図１に示すように、半導体記憶装置は、メモリセルアレイ１０、ロウデコーダ２０、センスアンプ回路３０、カラムデコーダ４０、Ｉ／Ｏバッファ５０、アドレスレジスタ６０、コントローラ７０、内部電圧発生回路８０、およびステータスレジスタ９０を備える。
【００１０】
メモリセルアレイ１０は、メモリ領域およびＲＯＭ領域１１を含む。ＲＯＭ領域１１は、例えば不良アドレス情報等を保持する領域である。メモリ領域は、ユーザによって書き込まれる通常データを保持する領域である。
【００１１】
図２に示すように、メモリセルアレイ１０におけるメモリ領域は、複数のブロックＢＬＫを備える。図２では、１個のブロックＢＬＫのみを示している。各ブロックＢＬＫは、複数のストリングユニットＳＵ０，ＳＵ１を含む。また、各ストリングユニットは、複数のＮＡＮＤストリングＳＲを含む。複数のＮＡＮＤストリングＳＲは、マトリクス状に配列される。
【００１２】
各ＮＡＮＤストリングＳＲは、例えば１６個のメモリセルトランジスタＭ０−Ｍ１５と、選択トランジスタＳ１，Ｓ２を含む。メモリセルトランジスタＭ０−Ｍ１５は、選択トランジスタＳ１，Ｓ２の間に配置され、直列接続される。この直列接続の一端側のメモリセルトランジスタＭ０のソースおよびドレインの一方は選択トランジスタＳ１のソースおよびドレインの一方に接続される。また、直列接続の他端側のメモリセルトランジスタＭ１５のソースおよびドレインの一方は選択トランジスタＳ２のソースおよびドレインの一方に接続される。
【００１３】
ストリングユニットＳＵ０の選択トランジスタＳ２のゲートは選択ゲート線ＳＧＤ０に共通接続され、選択トランジスタＳ１のゲートは選択ゲート線ＳＧＳ０に共通接続される。また、ストリングユニットＳＵ０のメモリセルトランジスタＭｎ（０≦ｎ≦１５）のゲートは、ワード線ＷＬｎ＿０に共通接続される。
【００１４】
また、ストリングユニットＳＵ１の選択トランジスタＳ２のゲートは選択ゲート線ＳＧＤ１に共通接続され、選択トランジスタＳ１のゲートは選択ゲート線ＳＧＳ１に共通接続される。また、ストリングユニットＳＵ１のメモリセルトランジスタＭｎ（０≦ｎ≦１５）のゲートは、ワード線ＷＬｎ＿１に共通接続される。
【００１５】
選択トランジスタＳ１のソースおよびドレインの他方はソース線ＳＬに接続され、選択トランジスタＳ２のソースおよびドレインの他方はビット線ＢＬに接続される。また、隣り合う複数のビット線ＢＬは、カラムを構成する。本例では、ビット線ＢＬ００−ＢＬ０７はカラム０を構成し、ビット線ＢＬ１０−ＢＬ１７はカラム１を構成し、ビット線ＢＬｉ０−ＢＬｉ７はカラムｉを構成する。不良カラムの置き換えは、このカラム単位で行われる。
【００１６】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭｎのデータは、一括して消去される。これに対して、データの読み出しおよび書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬｎに共通に接続された複数のメモリセルトランジスタＭｎにつき、一括して行われる。この単位が「ページ」となる。
【００１７】
ロウデコーダ２０は、ロウアドレスに従ってワード線ＷＬおよび選択ゲート線ＳＧＳ，ＳＧＤを選択する。
【００１８】
センスアンプ回路３０は、カラム毎に対応して設けられる。センスアンプ回路３０は、ビット線ＢＬに接続され、データ読み出しを行うとともに、書き込みデータを保持するデータラッチを有する。
【００１９】
図３では、カラムｉに対応するセンスアンプ回路３０を示している。
【００２０】
図３に示すように、センスアンプ回路３０は、データラッチＤＬ０−ＤＬ７、アドレスラッチＡＬ、アイソレーションラッチＩＳＯ、ディテクションラッチＤＴＣＴ、演算回路ＳＣＡＮ、センスアンプラッチＳＡＬ０−ＳＡＬ７、センスアンプＳＡ０−ＳＡ７、およびデータバスＤＢＵＳを備える。
【００２１】
データラッチＤＬｍ（０≦ｍ≦７）、センスアンプラッチＳＡＬｍ、およびセンスアンプＳＡｍは、Ｉ／Ｏバッファ５０＿ｍに対応して設けられる。一方、アドレスラッチＡＬ、アイソレーションラッチＩＳＯ、ディテクションラッチＤＴＣＴ、演算回路ＳＣＡＮ、およびデータバスＤＢＵＳは、カラム毎に対応して設けられる。
【００２２】
データラッチＤＬｍは、Ｉ／Ｏバッファ５０＿ｍを介して外部と接続される。また、データラッチＤＬｍは、ＮＭＯＳトランジスタＮＭＤＬｍのソースおよびドレインの一方に接続される。ＮＭＯＳトランジスタＮＭＤＬｍのソースおよびドレインの他方は、データバスＤＢＵＳに接続される。
【００２３】
センスアンプラッチＳＡＬｍは、データバスＤＢＵＳを介して、データラッチＤＬｍと接続される。また、センスアンプラッチＳＡＬｍは、センスアンプＳＡｍを介して、ビット線ＢＬｉｍと接続される。センスアンプラッチＳＡＬｍは、ＮＭＯＳトランジスタＮＭＳＡＬｍのソースおよびドレインの一方に接続される。ＮＭＯＳトランジスタＮＭＳＡＬｍのソースおよびドレインの他方は、データバスＤＢＵＳに接続される。
【００２４】
センスアンプラッチＳＡＬｍは、「１（Ｈレベル）」データ（信号または電圧ともいう）を有する場合にメモリセルへの書き込みを行わず、「０（Ｌレベル）」データを有する場合にメモリセルへの書き込みを行う。言い換えると、センスアンプラッチＳＡＬｍは、「１（Ｈレベル）」データを有する場合に、ビット線ＢＬｍを非選択とし、書き込み電圧を印加しない。
【００２５】
アドレスラッチＡＬは、チップの電源をオンする際に、ＲＯＭＲＥＡＤ動作を行う。ＲＯＭＲＥＡＤ動作とは、ＲＯＭ領域１１内に格納された不良カラム情報や設定電圧値を読み出す動作である。アドレスラッチＡＬは、不良カラム情報をアイソレーションラッチＩＳＯおよびデータラッチＤＬに転送する。
【００２６】
アイソレーションラッチＩＳＯは、アドレスラッチＡＬから受けた不良カラム情報を格納する。不良カラム情報とは、対応するカラムが不良カラムであるか否かを示す情報である。不良カラムとは、セル不良や、ショートしたビット線ＢＬを有するカラムであり、使用されないカラムである。アイソレーションラッチＩＳＯは、対応するカラムが不良カラムである場合に「１」データを有し、不良カラムではない場合に「０」データを有する。
【００２７】
アイソレーションラッチＩＳＯは、ＰＭＯＳトランジスタＰＭＩＳＯのゲートに接続され、そのゲートに不良カラム情報の反転データ（信号）／ＩＳＯを出力する。すなわち、アイソレーションラッチＩＳＯは、対応するカラムが不良カラムである場合に「０」データを出力し、不良カラムではない場合に「１」データを出力する。
【００２８】
ＰＭＯＳトランジスタＰＭＩＳＯは、ソースおよびドレインの一方が電源端子（電源電圧ＶＤＤ）に接続され、他方がデータバスＤＢＵＳに接続される。ＰＭＯＳトランジスタＰＭＩＳＯのゲートには、アイソレーションラッチＩＳＯが「１」データを有する場合（対応するカラムが不良カラムである場合）にその反転データである「０」データが入力される。これにより、ＰＭＯＳトランジスタＰＭＩＳＯはオン状態となり、ＰＭＯＳトランジスタＰＭＩＳＯは電源電圧ＶＤＤ（「１（Ｈレベル）」データ）をデータバスＤＢＵＳに転送する。
【００２９】
演算回路ＳＣＡＮは、ＡＮＤ演算、ＯＲ演算、または反転演算等の各種演算を実施する。
【００３０】
ディテクションラッチＤＴＣＴは、書き込みおよび消去動作において、書き込みおよび消去動作が完了したか、未完了なのかを示す情報を格納する。ディテクションラッチＤＴＣＴは、全てのセンスアンプラッチＳＡＬｍの書き込みおよび消去動作が完了した場合に「１」データを有し、未完了の場合に「０」データを有する。ディテクションラッチＤＴＣＴは、ＮＭＯＳトランジスタＮＭＤＴＣＴのソースおよびドレインの一方に接続される。ＮＭＯＳトランジスタＮＭＤＴＣＴのソースおよびドレインの他方は、データバスＤＢＵＳに接続される。
【００３１】
アイソレーションラッチＩＳＯはＯＲゲート３１の第１入力端子に接続され、ディテクションラッチＤＴＣＴはＯＲゲート３１の第２入力端子に接続される。ＯＲゲート３１は、書き込み後のベリファイ動作においてこれらのＯＲ演算を行い、その演算結果を信号ＦＩＮとして出力する。ＯＲゲート３１は、これらの演算結果が「１」であれば書き込み動作を完了させ、「０」であれば再度書き込み動作を実行する。
【００３２】
データバスＤＢＵＳは、各ラッチ間を接続するデータ線であり、各ラッチ間においてデータを転送する。
【００３３】
図２に示すように、センスアンプ回路３０と入出力端子Ｉ／Ｏｍとの間のデータ授受は、データバス１００およびＩ／Ｏバッファ５０＿ｍを介して行われる。センスアンプ回路３０は、カラム選択信号ＣＳＬｉにより制御されるカラムゲート回路（トランジスタＱｍ）に接続され、カラムデコーダ４０はこのカラム選択信号ＣＳＬｉを制御する。
【００３４】
図１に示すように、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄは、アドレスレジスタ６０を介してロウデコーダ２０およびカラムデコーダ４０に転送される。入出力端子Ｉ／Ｏから供給されるコマンドＣｏｍは、コントローラ７０でデコードされる。コントローラ７０は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、コマンドラッチイネーブル信号ＣＬＥ、およびアドレスラッチイネーブル信号ＡＬＥ等の外部制御信号とコマンドＣｏｍに基づいて、書き込み、消去、および読み出し動作を行う。
【００３５】
内部電圧発生回路８０は、コントローラ７０の制御に従って、書き込み、消去および読み出し動作に必要な各種内部電圧を発生する。内部電圧発生回路８０は、電源電圧より高い内部電圧を発生するために、昇圧回路を用いる。ステータスレジスタ９０は、チップのステータスを示すステータス信号Ｒ／Ｂをチップ外部に出力する。
【００３６】
［第１の実施形態における動作］
図４に示す書き込み動作のフローは、コントローラ７０の制御によって行われる。
【００３７】
図４に示すように、書き込み動作では、まず、ステップＳ１１において、コントローラ７０は、外部からＩ／Ｏバッファ５０＿ｍを介して全てのカラムにおけるデータラッチＤＬｍにデータを転送する。
【００３８】
次に、ステップＳ１２において、コントローラ７０は、全てのカラムにおけるデータラッチＤＬｍからデータバスＤＢＵＳを介してセンスアンプラッチＳＡＬｍにデータを転送する。このとき、コントローラ７０の制御に従って、データラッチＤＬｍに対応するＮＭＯＳトランジスタＮＭＤＬｍおよびセンスアンプラッチＳＡＬｍに対応するＮＭＳＡＬｍが順にオンしていく。より具体的には、まずＮＭＯＳトランジスタＮＭＤＬ０，ＮＭＳＡＬ０がオンし、次にＮＭＯＳトランジスタＮＭＤＬ１，ＮＭＳＡＬ１がオンし、・・・、最後にＮＭＯＳトランジスタＮＭＤＬ７，ＮＭＳＡＬ７がオンする。
【００３９】
一方、コントローラ７０は、上記と同時に不良カラムにおけるアイソレーションラッチＩＳＯの「１」データに基づいてセンスアンプラッチＳＡＬｍに「１」データを転送する。
【００４０】
より具体的には、不良カラムにおけるアイソレーションラッチＩＳＯは、不良カラム情報の反転データ／ＩＳＯをＰＭＯＳトランジスタＰＭＩＳＯのゲートに出力する。すなわち、不良カラムにおけるアイソレーションラッチＩＳＯは、「０」データを出力する。これにより、ＰＭＯＳトランジスタＰＭＩＳＯはオン状態となり、ＰＭＯＳトランジスタＰＭＩＳＯは電源電圧ＶＤＤ（「１」データ）をデータバスＤＢＵＳに転送する。したがって、不良カラムにおけるセンスアンプラッチＳＡＬｍに「１」データが転送され、不良カラムにおけるセンスアンプラッチＳＡＬｍが非選択状態になる。
【００４１】
すなわち、ステップＳ１２では、正常カラムのセンスアンプラッチＳＡＬｍにはデータラッチＤＬｍからのデータが転送され、一方、不良カラムのセンスアンプラッチＳＡＬｍには電源電圧ＶＤＤ（「１」データ）が転送される。
【００４２】
その後、ステップＳ１３において、コントローラ７０は、全てのカラムにおけるセンスアンプラッチＳＡＬｍからセンスアンプＳＡｍおよびビット線ＢＬｉｍを介して各メモリセルにデータを書き込む。このとき、センスアンプラッチＳＡＬｍは「１」データを有する場合にメモリセルへの書き込みを行わず、「０」データを有する場合にメモリセルへの書き込みを行う。不良カラムにおけるセンスアンプラッチＳＡＬｍは「１」データを有するため、不良カラムにおいてメモリセルへの書き込みは行われない。
【００４３】
このようにして、第１の実施形態における書き込み動作が行われる。
【００４４】
なお、図示はしないが、書き込み動作が終了後、コントローラ７０は、ベリファイ動作を行う。ベリファイ動作では、コントローラ７０は、メモリセルからビット線ＢＬｉｍおよびセンスアンプＳＡｍを介してセンスアンプラッチＳＡＬｍにセルデータを転送する。ここで、「０」データ書き込みで完了した場合にはセンスアンプラッチＳＡＬｍに「１」が格納される。また、「０」データ書き込みで未完了の場合にはセンスアンプラッチＳＡＬｍに「０」が格納される。「１」データ書き込みでメモリセルへの書き込みを実施しない場合には、センスアンプラッチＳＡＬｍに「１」が格納される。一方、ディテクションラッチＤＴＣＴは、最初「１」データにリセットされている。
【００４５】
その後、コントローラ７０は、演算回路ＳＣＡＮによってセンスアンプラッチＳＡＬｍのデータとディテクションラッチＤＴＣＴのデータとのＡＮＤ演算を順に実施する。そして、その演算結果がディテクションラッチＤＴＣＴに格納される。
【００４６】
より具体的には、まず、センスアンプラッチＳＡＬ０のデータと「１」にリセットされているディテクションラッチＤＴＣＴのデータとでＡＮＤ演算が実施され、その演算結果がディテクションラッチＤＴＣＴに格納される。次に、センスアンプラッチＳＡＬ１のデータとディテクションラッチＤＴＣＴのデータとでＡＮＤ演算が実施され、その演算結果がディテクションラッチＤＴＣＴに格納される。その後、センスアンプラッチＳＡＬ７のデータとディテクションラッチＤＴＣＴのデータとのＡＮＤ演算まで実施され、その演算結果がディテクションラッチＤＴＣＴに格納される。その結果、センスアンプラッチＳＡＬｍのデータのいずれかが「０（未完了）」であれば、ディテクションラッチＤＴＣＴに「０（未完了）」が格納される。
【００４７】
さらに、コントローラ７０は、ＯＲゲート３１によってディテクションラッチＤＴＣＴのデータとアイソレーションラッチＩＳＯのデータとのＯＲ演算が実施され、その演算結果として信号ＦＩＮが出力される。そして、全てのカラムにおいて信号ＦＩＮが「１」であれば、書き込み動作は終了する。全てのカラムにおいて信号ＦＩＮが「１」でなければ、再度書き込み動作が行われる。
【００４８】
再度書き込み動作が行われる場合は、ディテクションラッチＤＴＣＴのデータが「１」にリセットされる。そして、データラッチＤＬｍからセンスアンプラッチＳＡＬｍへのデータ転送は行われず、すでに格納されているセンスアンプラッチＳＡＬｍのデータがセンスアンプＳＡｍおよびビット線ＢＬｉｍを介して各メモリセルに書き込まれる。
【００４９】
なお、本例では、「０」データをＬレベルデータ、「１」データをＨレベルデータとして説明したが、これらは逆であってもよい。
【００５０】
［第１の実施形態における効果］
図５は、比較例に係る書き込み動作を示すフローチャートである。
【００５１】
図５に示すように、比較例における書き込み動作では、まず、ステップＳ２１において、コントローラ７０は、外部からＩ／Ｏバッファ５０＿ｍを介して全てのカラムにおけるデータラッチＤＬｍにデータを転送する。
【００５２】
次に、ステップＳ２２において、コントローラ７０は、不良カラムにおけるデータラッチＤＬｍを「１」に設定する。この動作は、ＲＯＭＲＥＡＤによってＲＯＭからアドレスラッチＡＬに不良カラム情報が読み出され、アドレスラッチＡＬからデータラッチＤＬｍに不良カラム情報が転送されることで行われる。
【００５３】
次に、ステップＳ２３において、コントローラ７０は、全てのカラムにおけるデータラッチＤＬｍからデータバスＤＢＵＳを介してセンスアンプラッチＳＡＬｍにデータを転送する。このとき、コントローラ７０の制御に従って、データラッチＤＬｍに対応するＮＭＯＳトランジスタＮＭＤＬｍおよびセンスアンプラッチＳＡＬｍに対応するＮＭＳＡＬｍが順にオンしていく。
【００５４】
このとき、不良カラムにおけるデータラッチＤＬｍには「１」データが保持されている。このため、コントローラ７０は、不良カラムにおけるデータラッチＤＬｍからセンスアンプラッチＳＡＬｍへ「１」データを転送する。これにより、不良カラムにおけるセンスアンプラッチＳＡＬｍが非選択状態となる。
【００５５】
その後、第１の実施形態と同様に、ステップＳ２４において、コントローラ７０は、全てのカラムにおけるセンスアンプラッチＳＡＬｍからセンスアンプＳＡｍおよびビット線ＢＬｉｍを介して各メモリセルにデータを書き込む。
【００５６】
このようにして、比較例における書き込み動作が行われる。比較例におけるステップＳ２２における動作（アドレスラッチＡＬからデータラッチＤＬｍに不良カラム情報が転送される動作）は、Ｉ／Ｏｍ毎（データラッチＤＬｍ毎）に行われるため、書き込み時間が長くなってしまう。
【００５７】
これに対し、第１の実施形態によれば、ＰＭＯＳトランジスタＰＭＩＳＯが配置される。ＰＭＯＳトランジスタＰＭＩＳＯは、ソースおよびドレインの一方がデータバスＤＢＵＳに接続され、他方が電源端子に接続され、ゲートがアイソレーションラッチＩＳＯに接続される。このため、書き込み対象のカラムが不良カラムである場合、アイソレーションラッチＩＳＯが保持する不良カラム情報に応じてＰＭＯＳトランジスタＰＭＩＳＯをオンさせることができる。
【００５８】
そして、ＰＭＯＳトランジスタＰＭＩＳＯを介して電源電圧ＶＤＤ（「１」データ）をセンスアンプラッチＳＡＬｍに転送することで、そのカラムを非選択状態にすることができる。すなわち、比較例のように、アドレスラッチＡＬからデータラッチＤＬｍを介してセンスアンプラッチＳＡＬｍに「１」データを転送することで、そのカラムを非選択状態にする動作（ステップＳ２２）を省略することができる。したがって、書き込み動作において、不良カラム内のビット線ＢＬへのストレスをなくしつつ、高速化を図ることができる。
【００５９】
＜第２の実施形態＞
図６乃至図８を用いて、第２の実施形態に係る半導体装置について説明する。
【００６０】
なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００６１】
［第２の実施形態における構成］
図６に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、アイソレーションラッチＩＳＯとデータバスＤＢＵＳとの間に電流経路を形成するＮＭＯＳトランジスタＮＭＩＳＯが配置される点である。
【００６２】
すなわち、ＮＭＯＳトランジスタＮＭＩＳＯは、ソースおよびドレインの一方がアイソレーションラッチＩＳＯに接続され、他方がデータバスＤＢＵＳに接続される。これにより、データバスＤＢＵＳを介して、アイソレーションラッチＩＳＯとデータラッチＤＬｍ、アイソレーションラッチＩＳＯとディテクションラッチＤＴＣＴ、またはアイソレーションラッチＩＳＯと演算回路ＳＣＡＮとで、直接データのやり取りを行うことができる。
【００６３】
演算回路ＳＣＡＮは、センスアンプ回路３０内において、諸動作における演算を行う。例えば、演算回路ＳＣＡＮは、不良カラムであるか否かのテスト動作において、データラッチＤＬｍの期待値とセンスアンプラッチＳＡＬｍのデータとの比較演算を行う。
【００６４】
アイソレーションラッチＩＳＯは、不良カラムであるか否かのテスト動作において、演算回路ＳＣＡＮによる演算結果（不良情報）を累積的に格納する。
【００６５】
データラッチＤＬｍは、不良カラムであるか否かのテスト動作において、ＩＳＯ情報をデータアウトする。ＩＳＯ情報は、期待値「１」と比較演算される。これにより、対応するカラムが不良カラムであるか否かが判断される。
【００６６】
［第２の実施形態における動作］
図７に示す対応するカラムが不良カラムであるか否かのテスト動作のフローは、コントローラ７０の制御によって行われる。
【００６７】
図７では、任意のカラムにおけるセンスアンプラッチＳＡＬｍに不良があるか否かを判断するテスト動作を示している。なお、センスアンプＳＡｍ、ビット線ＢＬ、またはメモリセルに不良があるか否かのテスト動作も同様に行うことができる。
【００６８】
図７に示すように、ステップＳ３１において、コントローラ７０は、外部からＩ／Ｏバッファ５０＿ｍを介してデータラッチＤＬｍに第１データを転送する。第１データは、例えば「０」データの転送ができるか否かをテストするデータであり、「００００＿００００」からなるデータである。すなわち、データラッチＤＬ０−ＤＬ７のいずれにも「０」データが転送される。
【００６９】
次に、ステップＳ３２において、コントローラ７０は、データラッチＤＬｍからデータバスＤＢＵＳを介してセンスアンプラッチＳＡＬｍにデータを転送する。このとき、コントローラ７０の制御に従って、データラッチＤＬｍに対応するＮＭＯＳトランジスタＮＭＤＬｍおよびセンスアンプラッチＳＡＬｍに対応するＮＭＳＡＬｍが順にオンしていく。
【００７０】
次に、ステップＳ３３において、コントローラ７０は、外部からＩ／Ｏバッファ５０＿ｍを介してデータラッチＤＬｍに期待値となるデータを転送する。期待値となるデータは、最初にデータラッチＤＬｍに転送された第１データと同じデータであり、ここでは「００００＿００００」からなるデータである。
【００７１】
次に、ステップＳ３４において、コントローラ７０は、演算回路ＳＣＡＮによりデータラッチＤＬｍの期待値とセンスアンプラッチＳＡＬｍの第１データとの比較演算を行う。より具体的には、演算回路ＳＣＡＮにより比較演算（ＤＬｍ×ＳＡＬｍ＋／ＤＬｍ×／ＳＡＬｍ）が行われる。ここで、ＤＬｍはデータラッチＤＬｍの期待値、ＳＡＬｍはセンスアンプラッチＳＡＬｍのデータ、／ＤＬｍはデータラッチＤＬｍの反転期待値、／ＳＡＬｍはセンスアンプラッチＳＡＬｍの反転データを示している。この比較演算が「１」であればセンスアンプラッチＳＡＬｍは正常、「０」であればセンスアンプラッチＳＡＬｍは不良と判断される。すなわち、センスアンプラッチＳＡＬｍに転送された第１データがそのままであればそのセンスアンプラッチＳＡＬｍが正常であると判断され、反転したりするとそのセンスアンプラッチＳＡＬｍが不良であると判断される。
【００７２】
このとき、コントローラ７０の制御に従って、ＮＭＯＳトランジスタＮＭＳＣＡＮがオンするとともに、データラッチＤＬｍに対応するＮＭＯＳトランジスタＮＭＤＬｍおよびセンスアンプラッチＳＡＬｍに対応するＮＭＳＡＬｍが順にオンしていく。
【００７３】
次に、ステップＳ３５において、コントローラ７０は、上記演算の比較結果（不良情報）ＩＳＯ＿１をアイソレーションラッチＩＳＯに格納させる。すなわち、第１データによってセンスアンプラッチＳＡＬ０−ＳＡＬ７のいずれかが不良であれば「０」がアイソレーションラッチＩＳＯに格納され、いずれも正常であれば「１」がアイソレーションラッチＩＳＯに格納される。このとき、コントローラ７０の制御に従って、ＮＭＯＳトランジスタＮＭＳＣＡＮ，ＮＭＩＳＯがオンする。
【００７４】
次に、ステップＳ３６において、コントローラ７０は、外部からＩ／Ｏバッファ５０＿ｍを介してデータラッチＤＬｍに第２データを転送する。第２データは、例えば「１」データの転送ができるか否かをテストするデータであり、「１１１１＿１１１１」からなるデータである。すなわち、データラッチＤＬ０−ＤＬ７のいずれにも「１」データが転送される。
【００７５】
次に、ステップＳ３７において、コントローラ７０は、データラッチＤＬｍからデータバスＤＢＵＳを介してセンスアンプラッチＳＡＬｍにデータを転送する。このとき、コントローラ７０の制御に従って、データラッチＤＬｍに対応するＮＭＯＳトランジスタＮＭＤＬｍおよびセンスアンプラッチＳＡＬｍに対応するＮＭＳＡＬｍが順にオンしていく。
【００７６】
次に、ステップＳ３８において、コントローラ７０は、外部からＩ／Ｏバッファ５０＿０を介してデータラッチＤＬｍに期待値となるデータを転送する。期待値となるデータは、最初にデータラッチＤＬｍに転送されたデータと同じ第２データであり、ここでは「１１１１＿１１１１」からなるデータである。
【００７７】
次に、ステップＳ３９において、コントローラ７０は、演算回路ＳＣＡＮによりデータラッチＤＬｍの期待値とセンスアンプラッチＳＡＬｍの第２データとの比較演算を行う。この比較演算は、ステップＳ３４と同じ演算である。このとき、コントローラ７０の制御に従って、ＮＭＯＳトランジスタＮＭＳＣＡＮがオンするとともに、データラッチＤＬｍに対応するＮＭＯＳトランジスタＮＭＤＬｍおよびセンスアンプラッチＳＡＬｍに対応するＮＭＳＡＬｍが順にオンしていく。
【００７８】
次に、ステップＳ４０において、コントローラ７０は、上記演算の比較結果と結果ＩＳＯ＿１との論理積（ＡＮＤ演算）結果ＩＳＯ＿２をアイソレーションラッチＩＳＯに格納させる。上記演算の比較結果と結果ＩＳＯ＿１との論理積ＩＳＯ＿２は、演算回路ＳＣＡＮによって求められる。すなわち、第１データおよび第２データのテストのいずれかによって不良があれば「０」がアイソレーションラッチＩＳＯに格納され、いずれも正常であれば「１」がアイソレーションラッチＩＳＯに格納される。このとき、コントローラ７０の制御に従って、ＮＭＯＳトランジスタＮＭＳＣＡＮ，ＮＭＩＳＯがオンする。
【００７９】
その後、図示はしないが、第３データによってテストされる。第３データは、例えば「０」データの転送後に「１」データの転送ができるか否かをテストするデータであり、「０１０１＿０１０１」からなるデータである。すなわち、データラッチＤＬ０，ＤＬ２，ＤＬ４，ＤＬ６に「０」データが転送され、データラッチＤＬ１，ＤＬ３，ＤＬ５，ＤＬ７に「１」データが転送される。そして、第３データによるテスト結果（演算の比較結果）と結果ＩＳＯ＿２との論理積結果ＩＳＯ＿３がアイソレーションラッチＩＳＯに格納される。
【００８０】
さらに、第４データによってテストされる。第４データは、例えば「１」データの転送後に「０」データの転送ができるか否かをテストするデータであり、「１０１０＿１０１０」からなるデータである。すなわち、データラッチＤＬ０，ＤＬ２，ＤＬ４，ＤＬ６に「１」データが転送され、データラッチＤＬ１，ＤＬ３，ＤＬ５，ＤＬ７に「０」データが転送される。そして、ステップＳ４１において、第４データによるテスト結果（演算の比較結果）と結果ＩＳＯ＿３との論理積結果ＩＳＯ＿４がアイソレーションラッチＩＳＯに格納される。
【００８１】
すなわち、論理積結果ＩＳＯ＿４は、第１データ乃至第４データによるテストの累積結果である。論理積結果ＩＳＯ＿４は、第１データ乃至第４データのテストのいずれかによって不良があれば「０」としてアイソレーションラッチＩＳＯに格納され、いずれも正常であれば「１」としてアイソレーションラッチＩＳＯに格納される。
【００８２】
次に、ステップＳ４２において、アイソレーションラッチＩＳＯは、データラッチＤＬｍのいずれかに論理積結果ＩＳＯ＿４を転送する。このとき、ＮＭＯＳトランジスタＮＭＮＭＩＳＯ，ＮＭＤＬｍがオンする。
【００８３】
次に、ステップＳ４３において、コントローラ７０は、データラッチＤＬｍから論理積結果ＩＳＯ＿４をデータアウトし、論理積結果ＩＳＯ＿４を期待値「１」と比較演算する。この比較演算は、上述した演算回路ＳＣＡＮによる比較演算と同じである。この比較演算が「１」であれば、対応するカラムが正常カラムと判断される。一方、比較演算が「０」であれば、対応するカラムが不良カラムと判断され、ステップＳ４４において不良アドレス情報がアドレスラッチＡＬに格納される。
【００８４】
このようにして、第２の実施形態における不良カラムのテスト動作が行われる。
【００８５】
なお、本例では、比較演算の結果をアイソレーションラッチＩＳＯに累積的に格納する例を示したが、これに限らない。比較演算の結果をディテクションラッチＤＴＣＴに累積的に格納した後に、これらをアイソレーションラッチＩＳＯに格納してもよい。
【００８６】
また、本例では、センスアンプラッチＳＡＬｍに不良があるか否かを判断するテスト動作について示したが、センスアンプＳＡｍ、ビット線ＢＬ、またはメモリセルに不良があるか否かのテスト動作も同様に行うことができる。例えば、テスト用のデータ（第１乃至第４データ）をセンスアンプラッチＳＡＬｍからセンスアンプＳＡｍ、ビット線ＢＬ、またはメモリセルまで転送させ、その後、センスアンプラッチＳＡＬｍに転送させることで、これらのテスト動作を行うことができる。
【００８７】
［第２の実施形態に係る効果］
図８に示すように、比較例では第２の実施形態と同様に、コントローラ７０は、ステップＳ５１において外部からＩ／Ｏバッファ５０＿ｍを介してデータラッチＤＬｍに第１データを転送し、ステップＳ５２においてデータラッチＤＬｍからデータバスＤＢＵＳを介してセンスアンプラッチＳＡＬｍに第１データを転送する。
【００８８】
次に、ステップＳ５３において、コントローラ７０は、センスアンプラッチＳＡＬｍからデータバスＤＢＵＳを介してデータラッチＤＬｍにデータを転送する。
【００８９】
次に、ステップＳ５４において、コントローラ７０は、データラッチＤＬｍから第１データをデータアウトし、このデータを期待値と比較演算する。期待値は、最初にデータラッチＤＬｍに転送された第１データと同じデータである。この比較演算が「１」であれば、第１データのテストが正常であると判断される。一方、比較演算が「０」であれば、第１データのテストが不良と判断され、ステップＳ５５において不良アドレス情報がアドレスラッチＡＬに格納される。
【００９０】
次に、第２の実施形態と同様に、コントローラ７０は、ステップＳ５６において外部からＩ／Ｏバッファ５０＿ｍを介してデータラッチＤＬｍに第２データを転送し、ステップＳ５７においてデータラッチＤＬｍからデータバスＤＢＵＳを介してセンスアンプラッチＳＡＬｍに第２データを転送する。
【００９１】
次に、ステップＳ５８において、コントローラ７０は、センスアンプラッチＳＡＬｍからデータバスＤＢＵＳを介してデータラッチＤＬｍにデータを転送する。
【００９２】
次に、ステップＳ５９において、コントローラ７０は、データラッチＤＬｍから第２データをデータアウトし、このデータを期待値と比較演算する。期待値は、最初にデータラッチＤＬｍに転送された第２データと同じデータである。この比較演算が「１」であれば、第２データのテストが正常であると判断される。一方、比較演算が「０」であれば、第２データのテストが不良であると判断され、ステップＳ６０において不良アドレス情報がアドレスラッチＡＬに格納される。
【００９３】
その後、図示はしないが、第３データによってテストされる。すなわち、第３データがデータラッチＤＬｍ、センスアンプラッチＳＡＬｍ、およびデータラッチＤＬｍに順に転送される。そして、コントローラ７０は、データラッチＤＬｍから第３データをデータアウトし、このデータを期待値と比較演算する。
【００９４】
さらに、第４データによってテストされる。すなわち、第４データがデータラッチＤＬｍ、センスアンプラッチＳＡＬｍ、およびデータラッチＤＬｍに順に転送される。そして、ステップＳ６１において、コントローラ７０は、データラッチＤＬｍから第４データをデータアウトし、このデータを期待値と比較演算する。この比較演算が「１」であれば、第４データのテストが正常であると判断される。一方、比較演算が「０」であれば、第４データのテストが不良であると判断され、ステップＳ６２において不良アドレス情報がアドレスラッチＡＬに格納される。
【００９５】
このようにして、比較例における不良カラムのテスト動作が行われる。比較例における不良カラムのテスト動作では、各データによるテスト毎にデータアウトして比較演算（ステップＳ５４，Ｓ５９，Ｓ６１）が行われる。このため、不良カラムのテスト動作の時間が長くなってしまう。
【００９６】
これに対し、第２の実施形態によれば、ＮＭＯＳトランジスタＮＭＩＳＯが配置される。ＮＭＯＳトランジスタＮＭＩＳＯは、ソースおよびドレインの一方がデータバスＤＢＵＳに接続され、他方がアイソレーションラッチＩＳＯに接続される。すなわち、アイソレーションラッチＩＳＯは、ＮＭＯＳトランジスタＮＭＩＳＯを介してデータバスＤＢＵＳに接続される。これにより、アイソレーションラッチＩＳＯとデータラッチＤＬｍ、アイソレーションラッチＩＳＯとディテクションラッチＤＴＣＴ、またはアイソレーションラッチＩＳＯと演算回路ＳＣＡＮとで、直接データのやり取りを行うことができる。
【００９７】
これにより、不良カラムであるか否かのテスト動作において、各データによるテスト結果をアイソレーションラッチＩＳＯに累積して格納することができる。したがって、各データのテスト毎にデータアウトしてテストする必要がない。すなわち、第２の実施形態では、比較例におけるステップＳ５４，Ｓ５９，Ｓ６１が全て行われる必要はなく、累積結果を一度のデータアウトでテストすることができ、テスト動作の時間を大幅に短くすることができる。
【００９８】
なお、第２の実施形態では、第１の実施形態の図４に示すステップＳ１２の代わりの動作が可能である。すなわち、不良カラムを非選択状態にするために、以下の動作が可能である。
【００９９】
書き込み動作において対応するカラムが不良カラムである場合、アイソレーションラッチＩＳＯからデータバスＤＢＵＳに「１」データを直接転送する。これにより、第１の実施形態と同様に、そのカラムを非選択状態にすることができる。
【０１００】
または、データラッチＤＬｍのデータとアイソレーションラッチＩＳＯのデータ（不良カラム情報）とを演算回路ＳＣＡＮによってＯＲ演算する。そして、演算回路ＳＣＡＮからセンスアンプラッチＳＡＬｍに演算結果が転送される。これにより、データラッチＤＬｍおよびアイソレーションラッチＩＳＯのいずれかが「１」データを有する場合に演算結果が「１」となるため、センスアンプラッチＳＡＬｍを非選択状態にすることができる。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
Ｍ０−Ｍ１５…メモリセル、ＤＢＵＳ…データバス、ＩＳＯ…アイソレーションラッチ、ＰＭＩＳＯ…ＰＭＯＳトランジスタ、ＳＡＬ０−ＳＡＬ７…センスアンプラッチ、ＳＣＡＮ…演算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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