(57)【特許請求の範囲】
【請求項１】
複数のユニットと、セレクタとを具備し、
前記複数のユニットの各々は、
第１入力ノード、第２入力ノード、第１出力ノード、第２出力ノード、クロック入力ノード、クロック出力ノードを有し、
前記第１入力ノードと前記第１出力ノードとの間において第１遅延要素を有し、前記第２入力ノードと前記第２出力ノードとの間において第２遅延要素を有し、フリップフロップを有し、
前記第１出力ノード、前記第２入力ノード、および前記クロック出力ノードにおいて別のユニットの前記第１入力ノード、前記第２出力ノード、および前記クロック入力ノードとそれぞれ接続され、
前記複数のユニットのうちの第１ユニットは、前記第１入力ノード上の信号を、遅れて前記第２出力ノードから出力し、
前記複数のユニットの各々の前記第１遅延要素は、直列接続されて第１遅延経路を形成し、
前記複数のユニットの各々の前記第２遅延要素は、直列接続されて第２遅延経路を形成し、
前記複数のユニットの各々は、前記第１遅延経路と前記第２遅延経路との間において第３遅延要素を有し、
前記複数のユニットの各々において、当該ユニットが制御信号を受け取っていると、前記第１遅延経路と前記第２遅延経路が当該ユニットの前記第３遅延要素を介して電気的に接続され、
前記セレクタは、前記第１ユニットの前記第１入力ノード上の信号の反転信号および外部クロック信号を受け取り、前記反転信号および前記外部クロック信号の一方を前記第１ユニットの前記クロック入力ノードに供給する、
ことを特徴とする遅延回路。
【請求項２】
前記第１ユニットの前記第１入力ノード上の前記信号を受け取り、前記反転信号を出力するインバータ回路をさらに具備し、
前記セレクタは、選択信号に基づいて、前記反転信号および前記外部クロック信号の一方を前記第１ユニットの前記クロック入力ノードに供給する、
ことを特徴とする請求項１に記載の遅延回路。
【請求項３】
複数のユニットを具備し、
前記複数のユニットの各々は、
第１入力ノード、第２入力ノード、第１出力ノード、第２出力ノード、クロック入力ノード、クロック出力ノード、セレクタを有し、
前記第１入力ノードと前記第１出力ノードとの間において第１遅延要素を有し、前記第２入力ノードと前記第２出力ノードとの間において第２遅延要素を有し、フリップフロップを有し、
前記第１出力ノード、前記第２入力ノード、および前記クロック出力ノードにおいて別のユニットの前記第１入力ノード、前記第２出力ノード、および前記クロック入力ノードとそれぞれ接続され、
前記複数のユニットの各々の前記第１遅延要素は、直列接続されて第１遅延経路を形成し、
前記複数のユニットの各々の前記第２遅延要素は、直列接続されて第２遅延経路を形成し、
前記複数のユニットの各々は、前記第１遅延経路と前記第２遅延経路との間において第３遅延要素を有し、
前記複数のユニットの各々において、当該ユニットが制御信号を受け取っていると、前記第１遅延経路と前記第２遅延経路が当該ユニットの前記第３遅延要素を介して電気的に接続され、
前記複数のユニットの各々の前記セレクタは、当該ユニットの前記第１入力ノード上の信号の反転信号および外部クロック信号を受け取り、前記反転信号および前記外部クロック信号の一方を当該ユニットの前記フリップフロップに供給する、
ことを特徴とする遅延回路。
【請求項４】
前記複数のユニットの各々の前記セレクタは、選択信号に基づいて、当該ユニットの前記反転信号および前記外部クロック信号の一方を当該ユニットの前記フリップフロップに供給する、
ことを特徴とする請求項３に記載の遅延回路。
【請求項５】
前記複数のユニットは、第１ユニット乃至第Ｎ（Ｎは２以上の自然数）ユニットを具備し、
第ｉ（ｉはＮ以下の自然数）ユニットは、前記第１出力ノードおよび前記第２入力ノードにおいて第ｉ＋１ユニットの前記第１入力ノードおよび前記第２出力ノードと接続されており、
前記第１乃至第ｉユニットが制御信号を受け取っていると、前記第ｉユニットにおいて前記第３遅延要素が前記第１遅延経路と前記第２遅延経路を電気的に接続し、かつ前記第ｉユニットの前記第１遅延要素は前記第１入力ノードと前記第１出力ノードとの間を電気的に切断する、
ことを特徴とする請求項３に記載の遅延回路。
【請求項６】
複数のユニットを具備し、
前記複数のユニットの各々は、
第１入力ノード、第２入力ノード、第１出力ノード、第２出力ノード、クロック入力ノード、クロック出力ノード、セレクタを有し、
前記第１入力ノードと前記第１出力ノードとの間において第１遅延要素を有し、前記第２入力ノードと前記第２出力ノードとの間において第２遅延要素を有し、フリップフロップを有し、
前記第１出力ノード、前記第２入力ノード、および前記クロック出力ノードにおいて別のユニットの前記第１入力ノード、前記第２出力ノード、および前記クロック入力ノードとそれぞれ接続され、
前記複数のユニットの各々の前記第１遅延要素は、直列接続されて第１遅延経路を形成し、
前記複数のユニットの各々の前記第２遅延要素は、直列接続されて第２遅延経路を形成し、
前記複数のユニットの各々は、前記第１遅延経路と前記第２遅延経路との間において第３遅延要素を有し、
前記複数のユニットの各々において、当該ユニットが制御信号を受け取っていると、前記第１遅延経路と前記第２遅延経路が当該ユニットの前記第３遅延要素を介して電気的に接続され、
前記複数のユニットの各々の前記セレクタは、外部クロック信号に基づく信号および当該ユニットの前記第１入力ノード上の信号を受け取り、前記外部クロック信号に基づく信号および当該ユニットの前記第１入力ノード上の信号の一方に基づく信号を当該ユニットの前記フリップフロップに供給し、
前記複数のユニットの少なくとも１つは、
前記第１入力ノード上の信号と反対の論理の信号を前記第１出力ノードにおいて出力し、
前記第２入力ノード上の信号と反対の論理の信号を前記第２出力ノードにおいて出力し、
制御信号を受け取っていると、前記第１入力ノード上の信号と同じ論理の信号を前記第２出力ノードにおいて出力する、
ことを特徴とする遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、遅延回路に関する。
【背景技術】
【０００２】
半導体装置は、例えば外部からクロックを受け取り、受け取られたクロックに基づいて動作する。クロックは、様々な理由で、遅延されることがある。このような遅延を行うために、遅延回路が使用される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１８５４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高い性能を有する遅延回路を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による遅延回路は、複数のユニットと、セレクタとを具備し、前記複数のユニットの各々は、第１入力ノード、第２入力ノード、第１出力ノード、第２出力ノード、クロック入力ノード、クロック出力ノードを有し、前記第１入力ノードと前記第１出力ノードとの間において第１遅延要素を有し、前記第２入力ノードと前記第２出力ノードとの間において第２遅延要素を有し、フリップフロップを有し、前記第１出力ノード、前記第２入力ノード、および前記クロック出力ノードにおいて別のユニットの前記第１入力ノード、前記第２出力ノード、および前記クロック入力ノードとそれぞれ接続され、前記複数のユニットのうちの第１ユニットは、前記第１入力ノード上の信号を、遅れて前記第２出力ノードから出力し、前記複数のユニットの各々の前記第１遅延要素は、直列接続されて第１遅延経路を形成し、前記複数のユニットの各々の前記第２遅延要素は、直列接続されて第２遅延経路を形成し、前記複数のユニットの各々は、前記第１遅延経路と前記第２遅延経路との間において第３遅延要素を有し、前記複数のユニットの各々において、当該ユニットが制御信号を受け取っていると、前記第１遅延経路と前記第２遅延経路が当該ユニットの前記第３遅延要素を介して電気的に接続され、前記セレクタは、前記第１ユニットの前記第１入力ノード上の信号の反転信号および外部クロック信号を受け取り、前記反転信号および前記外部クロック信号の一方を前記第１ユニットの前記クロック入力ノードに供給する、ことを特徴とする。
【発明の効果】
【０００６】
高い性能を有する遅延回路を提供できる。
【図面の簡単な説明】
【０００７】
【図１】参考用の遅延部の第１例を示している。
【図２】参考用の遅延部の第２例を示している。
【図３】参考用の遅延部の第３例を示している。
【図４】第１実施形態の遅延回路を示している。
【図５】第１実施形態の遅延部の例を示している。
【図６】第１実施形態の遅延部の選択された状態を示している。
【図７】第１実施形態の遅延部の別の例を示している。
【図８】第１実施形態の遅延部の具体的な回路の例を示している。
【図９】第２実施形態の遅延部の具体的な回路の例を示している。
【図１０】第３実施形態の遅延部の具体的な回路の例を示している。
【図１１】第４実施形態の遅延部の具体的な回路の例を示している。
【発明を実施するための形態】
【０００８】
遅延回路は、入力された信号を遅延させる。いくつかの遅延回路は、変更可能な量の遅延を実現できるように構成されている。このような遅延回路には、クロックの位相を調整するのに使用される遅延回路が含まれる。遅延量を変更可能な遅延回路は、例えば遅延部と制御部とを含んでいる。遅延部は、遅延されるべき信号を受け取り、受け取られた信号を遅延させる。制御部は、例えばＤＬＬ（Delay Locked Loop）を使用して遅延部での遅延を制御する。
【０００９】
クロックの遅延のための遅延回路は、最大で３６０°の遅延、すなわち１周期分の遅延を実現できることが求められる。クロックは周期的な波形を有するからである。このような最大で３６０°の遅延を行える遅延回路を用いれば、３６０°の範囲内で遅延回路の解像度の単位で任意の量の遅延を実現できる。しかしながら、遅延回路は、用途および（または）環境等の種々の要因に基づいて、３６０°の遅延を必要としない場合がある。例えば、半導体装置のある位置で使用される遅延回路は、最大で１８０°の遅延を有していれば足りる場合がある。このような用途に対して、３６０°の遅延が可能な遅延回路を使用することは無駄が多い。その理由には、３６０°の遅延が可能な遅延回路が大きな面積を有し、かつ大きな電力を消費すること等が含まれる。このような課題に対処するために、遅延回路は、相違する複数の遅延部を有する場合がある。複数の遅延部は、最大の遅延量の点で相違する。すなわち、ある遅延部は、最大で３６０°の遅延を実現でき、別の遅延部は最大で１８０°の遅延を実現できる。
【００１０】
このように相違する最大遅延量を有する複数の遅延部の実現は、理論的には、相違する数の遅延素子を別々の遅延部の中に設けることにより可能である。ただし、実際には、それだけでは足りず、最大の遅延量が相違する複数の遅延部の遅延量以外の特性が相互に揃っている必要がある。このような要請を実現可能な遅延部を実現するために、図１〜図３に示されている遅延部が考えられる。図１〜図３は、相違する最大の遅延能力（構成）を有する遅延部１１０＿１〜１１０＿３のレイアウトを概略的に示している。図１、図３は、それぞれ、最大、最小の遅延能力を有する遅延部１１０＿１、１１０＿３を示しており、図２は、最大の遅延量の半分（１８０°）の遅延能力を有する遅延部１１０＿２を示している。
【００１１】
各遅延部１１０は、遅延されるべき信号ＤＩＮを入力ノード１１１において受け取り、遅延された信号ＤＯＵＴを出力ノード１１２において出力する。要素１０１は、遅延ユニットであり、入力された信号を遅延させる要素を含んでおり、行列状に配置されており、全てが直列に接続されている。要素１０２は、レジスタであり、指定された遅延を実現するために外部より入力された信号（コード）を保持し、またクロックｃｌｋをノード１１３において受け取る。このクロックｃｌｋは、遅延部１１０の動作のために使用され、遅延されるべきクロックとは異なる。要素１０３は、ＡＮＤゲートである。適切なレジスタ１０２のみが有効な論理のコードを保持することにより、全ての遅延ユニット１０１のうちの特定のもののみを介する遅延経路が、入力ノード１１１と出力ノード１１２との間に形成される。すなわち、図１では、上から６行目かつ左から１列目の遅延ユニット１０１が入力ノード１１１に接続され、上から１〜６行目の遅延ユニット１０１を介する遅延経路が、入力ノード１１１と出力ノード１１２との間に形成される。全遅延ユニット１０１のうちの、入力ノード１１１と出力ノード１１２との間で形成された遅延経路に含まれるものは、遅延経路１０５を構成する。
【００１２】
図１の最大構成の遅延部は、矩形の形状を有し、下辺および左辺に沿って並ぶレジスタ１０２の列を含んでおり、また左辺のレジスタ１０２の列と遅延ユニット１０１の行列との間に沿って並ぶＡＮＤゲート１０３の列を含んでいる。入力ノード１１１は、全てのＡＮＤゲートの入力に接続されている。また、クロック入力ノード１１３は、全てのレジスタ１０２の入力ノードに接続されている。
【００１３】
図２および図３の遅延部は、最大構成の遅延部１１０＿１の一部を削除および改変された形態を有する。具体的には、図２および図３の遅延部は、図１のものより少ない数の遅延ユニット１０１を含んでおり、よって上下方向の寸法において図１よりも小さい。このことは、入力ノード１１１と出力ノード１１２との間の距離が、図１のものよりも小さくなることに繋がる。また、相違する構成の遅延部１１０に同様の特性を持たせるために、入力ノード１１１は複数の構成に共通の特性を有していることが望まれる。この目的で、図２および図３の遅延部１１０＿２、１１０＿３は、図１の遅延部１１０＿１と同じ数の冗長なＡＮＤゲート１０３を設けられて、入力ノード１１１が実質的に同じ配線抵抗および負荷容量を有することを意図されている。このように、最大構成の遅延部がまず設計され、より小さな構成の遅延部が、最大構成の遅延部の特性との同一性を維持しつつ設計される。
【００１４】
最大構成の遅延部は、多数の遅延ユニットを制御するために、入力ノード１１１において多数のＡＮＤゲート１０３と接続されており、またクロック入力１１３も多数のレジスタ１０２と接続されている。よって、ノード１１１、１１２は、非常に重い負荷を有し、よって充電に長時間を要して高速に動作できない。さらに、入力ノード１１１が多数の論理ゲートと接続されていることは、さらに別の理由から、最大構成の遅延部１１０＿１の高速動作を制限する。すなわち、遅延量の変更のためのアサートされているコードの組み合わせの変更は、入力ノード１１１がローレベルの間に行われる必要がある。ところが、入力ノード１１１の充放電は長時間を要し、このことは、コードの組み合わせのためのタイミングのための必要なマージンを小さくする。
【００１５】
さらに、最大構成でない構成の遅延部が、最大構成の遅延部からの変更によって形成されることにより、非最大構成の遅延部の性能が、最大構成の遅延部の性能によって制限され得る。すなわち、最大構成の遅延部１１０＿１の入力ノード１１１は、上記のように、非常に多くのＡＮＤゲート１０３と接続されている。このため、入力ノード１１１は、非常に重い負荷を有し、このことは、高速動作を妨げる。さらに、非最大構成の遅延部１１０＿２、１１０＿３の入力ノード１１１も非常に多くのＡＮＤゲート１０３と接続されており、これらのゲート１０３は、特性の均一性のためには必要であるが、動作に不可欠のものではなく、動作の速度の向上や消費電力の低下を妨げ、加えて遅延部１１０の面積を不要に大きくしている。また、構成の変更は、出力ノード１１２の位置の変更を強いる。このことは、このような変更された構成での動作のタイミングが、最大構成のものと異なることに繋がり、この違いに対する調整を要求する。
【００１６】
以下に実施形態が図面を参照して説明される。以下の説明において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【００１７】
また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。
【００１８】
（第１実施形態）
図４は、第１実施形態の遅延回路を示している。遅延回路１は、入力信号ＤＩＮを受け取り、ある時間の経過後に入力信号ＤＩＮに対する出力信号ＤＯＵＴを出力する。遅延回路１は、遅延部１１およびＤＬＬ１２を有する。遅延部１１は、入力信号ＤＩＮを遅延させるための要素を含んでおり、入力信号ＤＩＮを受け取り、出力信号ＤＯＵＴを出力する。ＤＬＬ１２が遅延回路１の外部にあると考えられてもよい。
【００１９】
ＤＬＬ１２は、遅延部１１による遅延の量を制御する。ＤＬＬ１２は、最大で３６０°の遅延が可能な遅延要素の直列構造１２１を含んでいる。これらの遅延要素１２１は、例えば遅延部１１中の遅延要素のレプリカである。ＤＬＬ１２は、遅延要素の直列構造１２１の入力において基準クロックを受け取り、基準クロックは遅延要素の直列構造１２１を通過して遅延される。ＤＬＬ１２は、基準クロックと、遅延要素の直列構造１２１の出力の位相を位相比較器１２２によって比較する。位相比較器１２２は、比較の結果を制御部１２３に供給する。制御部１２３は、遅延要素の直列構造１２１のうちの有効にされる遅延要素の数を増減し、遅延要素の直列構造１２１の遅延の量を３６０°へと調整する。さらに、ＤＬＬ１２は、フィードバックに基づいて、制御部１２３を用いて遅延部１１による遅延の量を制御するための信号を生成する。すなわち、制御部１２３は、３６０°の遅延を実現するフィードバックを用いて、遅延部１１による例えば９０°または１８０°の遅延を実現する制御信号ｃｏｌｕｍｎを生成する。制御信号ｃｏｌｕｍｎは、後述のカラム選択信号ｃｏｌｕｍｎに相当する。
【００２０】
遅延回路１は、例えば半導体装置５に含まれている。半導体装置５は、信号、例えばクロックを受け取る。クロックは、遅延回路１によって入力信号ＤＩＮとして受け取られる。遅延回路１は、クロックを遅延させて、遅延されたクロックを出力信号ＤＯＵＴとして出力する。遅延されたクロックは、例えば回路７により受け取られる。
【００２１】
図５は、遅延部１１を示している。遅延部１１は、Ｎ個のユニット２１＿０〜２１＿Ｎ−１を含んでいる。本明細書中の参照符号が、数字またはアルファベットの第１要素と、後続のアンダーバーとアルファベットまたは数字の第２要素と、の組を含む場合、第２要素は、同種の第１要素を相互に区別する。複数の第１要素が相互に区別される必要が無い場合、第２要素が省略された記載が用いられ、この記載は全ての第１要素のみ参照符号を指すものとする。
【００２２】
各ユニット２１は、相互に同じ要素および接続を有する。各ユニット２１は、第１入力ノードＩＮ１、第１出力ノードＯＵＴ１、第２入力ノードＩＮ２、第２出力ノードＯＵＴ２、クロック入力ノードＣＩＮ、クロック出力ノードＣＯＵＴ、制御入力ノードＣＮＴＩＮを有している。各ユニット２１は、第１入力ノードＩＮ１と第１出力ノードＯＵＴ１との間において遅延要素ＤＥ１を含んでおり、第１入力ノードＩＮ１で受け取られた信号を第１時間の経過後に第１出力ノードＯＵＴ１から出力する。また、各ユニット２１は、第２入力ノードＩＮ２と第２出力ノードＯＵＴ２との間において遅延要素ＤＥ２を含んでおり、第２入力ノードＩＮ２で受け取られた信号を第２時間の経過後に第２出力ノードＯＵＴ２から出力する。
【００２３】
各ユニット２１は、さらに、クロック入力ノードＣＩＮとクロック出力ノードＣＯＵＴとの間において遅延要素ＤＥ５を含んでおり、クロック入力ノードＣＩＮで受け取られた外部クロックｃｌｋを第４時間の経過後にクロック出力ノードＣＯＵＴから出力する。外部クロックｃｌｋは、半導体装置５の外部から供給される。
【００２４】
ユニット２１＿０〜２１＿Ｎ−１は、直列接続されている。具体的には、ユニット２１＿ｉ（ｉは１〜Ｎ−１の自然数）は、第１出力ノードＯＵＴ１および第２入力ノードＩＮ２において、ユニット２１＿ｉ＋１の第１入力ノードＩＮ１および第２出力ノードＯＵＴ２と接続されている。この結果、ユニット２１＿０の第１入力ノードＩＮ１は、ユニット２１＿Ｎ−１の第１出力ノードＯＵＴ１に、ユニット２１＿１〜２１＿Ｎ−２の各々の遅延要素ＤＥ１を介して接続されている。ユニット２１＿０〜２１＿Ｎ−１の各々の遅延要素ＤＥ１が直列された構造は順方向遅延経路ＦＤＰを構成する。
【００２５】
また、ユニット２１＿０の第２出力ノードＯＵＴ２は、ユニット２１＿Ｎ−１の第２入力ノードＩＮ２に、ユニット２１＿１〜２１＿Ｎ−２の各々の遅延要素ＤＥ２を介して接続されている。ユニット２１＿０〜２１＿Ｎ−１の各々の遅延要素ＤＥ２が直列された構造は逆方向遅延経路ＢＤＰを構成する。
【００２６】
各ユニット２１は、さらに、順方向遅延経路ＦＤＰと逆方向遅延経路ＢＤＰとの間において遅延要素ＤＥ３を含んでいる。遅延要素ＤＥ３は、順方向遅延経路ＦＤＰと逆方向遅延経路ＢＤＰとの間に接続されていれば、ユニット２１中のどのノードに接続されていてもよい。図５は、遅延要素ＤＥ３は、第１入力ノードＩＮ１と第２遅延要素音ＤＥ２の入力ノードとの間に接続されている例を示している。この例によれば、遅延要素ＤＥ３は、第１入力ノードＩＮ１で受け取られた信号を第３時間の経過後に出力する。別の例では、遅延要素ＤＥ３は、第１入力ノードＩＮ１と第２出力ノードＯＵＴとの間に接続される。
【００２７】
ユニット２１＿０は、第１入力ノードＩＮ１において、遅延されるべき信号を受け取る。遅延されるべき信号は、遅延回路１によって受け取られる信号ＤＩＮであり、例えばクロックである。よって、ユニット２１＿０の第１入力ノードＩＮ１は、遅延部１１の入力ノードＩＮとして機能する。ユニット２１＿０はまた、第２出力ノードＯＵＴ２において、第１入力ノードＩＮ１で受け取られた信号を、ある時間の経過後に出力する。よって、ユニット２１＿０の第２出力ノードＯＵＴ２は、遅延部１１の出力ノードＯＵＴとして機能する。
【００２８】
ユニット２１＿０〜２１＿Ｎ−１は、それぞれ、カラム選択信号ｃｏｌｕｍｎ＿０＿〜ｃｏｌｕｍｎ＿Ｎ−１を受け取る。カラム選択信号ｃｏｌｕｍｎ＿０＿〜ｃｏｌｕｍｎ＿Ｎ−１は、ＤＬＬ１２から供給される。ハイレベルのカラム選択信号ｃｏｌｕｍｎ＿０＿〜ｃｏｌｕｍｎ＿Ｎ−１は、それぞれ、ユニット２１＿０〜２１＿Ｎ−１を選択する。非選択のユニット２１では、第１入力ノードＩＮ１と第２出力ノードＯＵＴ２とが電気的に切断されている。このような接続により、非選択のユニット２１は、第１入力ノードＩＮ１で受け取られた信号を第１時間の経過後に第１出力ノードＯＵＴ１から出力し、また、第２入力ノードＩＮ２で受け取られた信号を第２時間の経過後に第２出力ノードＯＵＴ２から出力する。
【００２９】
一方、選択されたユニット２１では、順方向遅延経路ＦＤＰと逆方向遅延経路ＢＤＰとが遅延要素ＤＥ３を介して電気的に接続される。この結果、選択されたユニット２１は、第１入力ノードＩＮ１で受け取られた信号を、この信号が通過する遅延要素による遅延時間の経過後に第２出力ノードＯＵＴ２から出力する。選択ユニット２１による電気的接続により、ユニット２１＿０の第１入力ノードＩＮ１と第２出力ノードＯＵＴ２との間に信号経路が形成される。この信号経路は、遅延部１１の遅延経路の全体に対応する。すなわち、ユニット２１＿ｉが選択されている場合の遅延経路は、順方向遅延経路ＦＤＰのうちの入力ノードＩＮからユニット２１＿ｉの遅延要素ＤＥ３の入力ノードまでの部分と、ユニット２１＿ｉの第３遅延要素ＤＥ３と、逆方向遅延経路ＢＤＰのうちのユニット２１＿ｉの第３遅延要素ＤＥ３の出力ノードから出力ノードＯＵＴまでの部分との、集合を含んでいる（この集合からなる）。したがって、選択されるユニット２１に基づいて、遅延経路の全長が変わる。ユニット２１の選択による遅延経路の変更は、図６に概念的に示されている。実線が遅延経路ＤＰを表している。
【００３０】
最長の遅延経路ＤＰ、すなわち最大構成の遅延部１１は、ユニット２１＿Ｎ−１を選択することにより実現される。したがって、ある遅延部１１による可能な最大構成は、ユニット２１の個数に依存する。図７は、遅延部１１の別の例を示している。図７の遅延部１１は、Ｍ個の遅延部２１（２１＿０〜２１＿Ｍ−１）を含んでいる。Ｍは、Ｎ未満の自然数である。図６が位相３６０°の遅延が可能な遅延部１１であるとすると、図７の遅延部１１は、より少ない遅延（例えば位相１８０°）を最大能力として有する。
【００３１】
次に、遅延部１１の具体的な回路の例について記述される。図８は、遅延部１１の具体的な回路の例を示している。図８に示されているように、各ユニット２１は、バッファＢ１、Ｂ２、フリップフロップＦ１、ＡＮＤゲートＡ１、ＯＲゲートＯ１を含んでいる。バッファＢ１は、入力ノードおよび出力ノードにおいて、それぞれクロック入力ノードＣＩＮおよびクロック出力ノードＣＯＵＴと接続されている。バッファＢ２は、入力ノードおよび出力ノードにおいて、それぞれ第１入力ノードＩＮ１および第１出力ノードＯＵＴ１と接続されている。バッファＢ２は、遅延要素ＤＥ１に対応する。
【００３２】
クロック入力ノードＣＩＮはまた、フリップフロップＦ１のクロック入力ノードに接続されている。ＤフリップフロップＦ１はまた、データ入力ノードにおいて、対応するカラム選択信号ｃｏｌｕｍｎを受け取る。フリップフロップＦ１は、出力ノードにおいて、ＡＮＤゲートＡ１の入力ノードと接続されている。ＡＮＤゲートＡ１は、別の入力ノードにおいて第１入力ノードＩＮ１と接続されており、出力ノードにおいてＯＲゲートＯ１の入力ノードと接続されている。ＯＲゲートＯ１は、別の入力ノードにおいて第２入力ノードＩＮ２と接続されており、出力ノードにおいて第２出力ノードＯＵＴ２と接続されている。ＯＲゲートＯ１は、遅延要素ＤＥ２に対応する。ＡＮＤゲートＡ１は、図５の例に基づく場合の遅延要素ＤＥ３に対応する。ユニット２１＿Ｎ−１の第２入力ノードＯＵＴ２は接地されている。
【００３３】
遅延部１１は、さらにＡＮＤゲートＡ２、セレクタＳ１、インバータＩ１を含んでいる。インバータＩ１は、入力ノードおよび出力ノードにおいて、それぞれ、ユニット２１＿０の第１入力ノードＩＮ１およびセレクタＳ１の入力ノードに接続されている。セレクタＳ１はさらに、外部クロックｃｌｋおよびモード選択信号ａｓｙｎｃを受け取る。モード選択信号ａｓｙｎｃは、ＤＬＬ１２または半導体装置５の外部から供給される。セレクタＳ１は、モード選択信号ａｓｙｎｃに基づいて、外部クロックｃｌｋまたはインバータＩ１の出力を出力する。遅延回路１は、同期モードおよび非同期モードのいずれでも動作できる。同期モードは遅延回路１が外部クロックｃｌｋに基づいて動作するモードであり、非同期モードは遅延回路１が外部クロックｃｌｋを使用せずに動作するモードである。同期モードまたは非同期モードは、モード選択信号ａｓｙｎｃによって選択される。同期モードまたは非同期モードにおいて、選択回路Ｓ１は、外部クロックｃｌｋまたはインバータＩの出力をそれぞれ出力する。非同期モードでは、遅延回路１は、遅延させるべき信号として信号ＤＩＮにおいてクロックを受け取り、このクロックを遅延回路１の動作のためのクロックとしても用いる。
【００３４】
セレクタＳ１の出力ノードは、ＡＮＤゲートＡ２の入力ノードに接続されている。ＡＮＤゲートＡ２は、さらに信号ｌｏａｄをＤＬＬ１２から受け取り、また出力ノードにおいてユニット２１＿０のクロック入力ノードＣＩＮと接続されている。信号ｌｏａｄは、カラム選択信号ｃｏｌｕｍｎを更新するためにハイレベルとされる。
【００３５】
このように、第１実施形態の遅延回路１は、直列接続された同一の複数のユニット２１を含み、入力ノードＩＮから始まる順方向遅延経路ＦＤＰと出力ノードＯＵＴに至る逆方向遅延経路ＢＤＰが選択されたユニット２１を介して電気的に接続されて遅延部１１の全遅延経路ＤＰが形成される。このため、相違する最大遅延能力（構成）を有する遅延部１１はみな、繰り返して配置されるユニット２１を有するという点で共通し、直列接続されるユニット２１の数の点においてのみ相違する。このため、より小さな構成の遅延部１１が、その第１入力ノードＩＮ１において最大の構成の遅延部１１の第１入力ノードＩＮ１に対する負荷と同じ負荷を有するためには必要であるが動作には不要な要素を有する必要が無い。このことは、非最大構成の遅延部１１の高速動作および小面積の実現を可能にする。非最大構成の遅延部１１が不要な要素を有しない利点は、特に大きい。なぜなら、遅延部１１の入力ノードＩＮには、図１〜図３の例と異なり多数の論理ゲートが接続されていないからである。すなわち、図１〜図３の例では、最大構成の遅延部の入力ノードが重い負荷を有している上に、このような負荷が非最大構成の遅延部の入力ノードにも付加されるのに対し、遅延部１１はそのような不都合を蒙らない。よって、遅延部１１は、特に非最大構成の場合、図１〜図３の例より一層に高速に動作できる。
【００３６】
また、相違する構成の遅延部１１は、順方向遅延経路ＦＤＰおよび逆方向遅延経路ＢＤＰの長さでのみ相違し、よって入力ノードＩＮ１に対して均一な負荷を有する。このことは、相違する構成の遅延部１１の各々の遅延性能の見積もりを、および相違する構成の遅延部１１相互の動作タイミングの調整を容易にする。
【００３７】
また、相違する構成の遅延部１１が順方向遅延経路ＦＤＰおよび逆方向遅延経路ＢＤＰの長さにおいてのみ相違することは、遅延部１１の入力ノードＩＮと出力ノードＯＵＴのそれぞれの位置が、遅延部１１の構成に依存せずに、同じであることに繋がる。このことは、遅延回路１の利便性を高める。すなわち、遅延回路１と接続される回路が、遅延回路１の入力ノードおよび出力ノードの位置の構成に応じた違いによる影響を受けない。
【００３８】
（第２実施形態）
第２実施形態は、第１実施形態に基づいており、遅延部のユニットの動作のためのクロックの点で第１実施形態と異なる。
【００３９】
第２実施形態の遅延回路１は、信号を遅延させるための要素として、図５と同じ遅延部１１を含んでいる。ただし、第２実施形態では、遅延部１１は、さらなる要素を含んでいる。よって、区別のために、第２実施形態の遅延部は、以下、遅延部１１ｂとして引用される。
【００４０】
第２実施形態の遅延部１１ｂは、Ｎ個のユニット２１ｂ＿０〜２１ｂ＿Ｎ−１を含んでいる。ユニット２１ｂ＿０〜２１ｂ＿Ｎ−１はみな、同じ要素および接続を有する。ユニット２１ｂは、図５に示されているユニット２１の要素および接続を含んでいる。したがって、ユニット２１ｂの入力信号ＤＩＮから出力信号ＤＯＵＴを生成するための要素および接続は、図５のものと同じである。一方、各ユニット２１ｂは、自身の第１入力ノードＩＮ１上の信号を、自身の動作のためのクロックとして使用できるように構成されている。より具体的には、ユニット２１ｂは、外部クロックｃｌｋおよび自身の第１入力ノードＩＮ１上の信号の選択された方に基づくタイミングで動作することが可能である。
【００４１】
次に、遅延部１１ｂの具体的な回路の例について記述される。図９は、第２実施形態の遅延部１１ｂの具体的な回路の例を示している。具体的な回路も、第１実施形態のものに基づいている。各ユニット２１ｂは、第１実施形態のユニット２１と同じく、第１入力ノードＩＮ１、第１出力ノードＯＵＴ１、第２入力ノードＩＮ２、第２出力ノードＯＵＴ２、バッファＢ２、ＡＮＤゲートＡ１、ＯＲゲートＯ１、およびフリップフロップＦ１を含んでいる。これらはユニット２１での接続と同じ形態で相互に接続されている。また、ユニット２１ｂ＿０〜２１ｂ＿Ｎ−１は、第１実施形態の遅延部１１と同じく、それぞれカラム選択信号ｃｏｌｕｍｎ＿０＿〜ｃｏｌｕｍｎ＿Ｎ−１を受け取る。さらに、ユニット２１ｂ＿０〜２１ｂ＿Ｎ−１は、ユニット２１＿０〜２１＿Ｎ−１と同じ形態で直列に接続されている。以上述べた要素および接続により、第１実施形態と同じく、遅延部１１ｂは、ユニット２１ｂの選択を通じて、選択された量の遅延を実現できる。
【００４２】
一方、ユニット２１ｂは、フリップフロップＦ１のクロック入力ノードにおいて、第１実施形態でのものと異なる信号を受け取る。具体的には以下の通りである。各ユニット２１ｂは、インバータＩ１１、セレクタＳ１１、ＡＮＤゲートＡ１１、バッファＢ１１、Ｂ１２、制御入力ノードＬＩＮ、ＭＩＮ、および制御出力ノードＬＯＵＴ、ＭＯＵＴをさらに含んでいる。ユニット２１ｂ＿ｉは、制御出力ノードＬＯＵＴ、ＭＯＵＴにおいて、ユニット２１ｂ＿ｉ＋１の制御入力ノードＬＩＮ、ＭＩＮとそれぞれ接続されている。ユニット２１ｂ＿０は、クロック入力ノードＣＩＮ、制御入力ノードＬＩＮ、ＭＩＮにおいて、それぞれ、ＤＬＬ１２から、外部クロックｃｌｋ、信号ｌｏａｄ、ａｓｙｎｃを受け取る。
【００４３】
制御入力ノードＬＩＮはバッファＢ１１の入力ノードと接続されており、バッファＢ１１の出力ノードは制御出力ノードＬＯＵＴである。制御入力ノードＭＩＮはバッファＢ１２の入力ノードと接続されており、バッファＢ１２の出力ノードは制御出力ノードＭＯＵＴである。
【００４４】
第１入力ノードＩＮ１はインバータＩ１１の入力ノードと接続されており、インバータＩ１１の出力ノードはセレクタＳ１１の入力ノードと接続されている。セレクタＳ１１の別の入力ノードは、クロック入力ノードＣＩＮと接続されている。セレクタＳ１１は、バッファ１２の出力ノードの信号を受け取り、この信号に基づいて、インバータＩ１１の出力またはクロック入力ＣＩＮ上の信号を出力する。遅延回路１が非同期モードで動作している場合、セレクタＳ１１は、インバータＩ１１の出力を出力する。セレクタＳ１１の出力は、ＡＮＤゲートＡ１１に供給される。ＡＮＤゲートＡ１１は、さらにバッファＢ１１の出力を受け取る。ＡＮＤゲートＡ１１は、出力をフリップフロップＦ１のクロック入力に供給する。
【００４５】
このように、第２実施形態の遅延回路１は、第１実施形態と同じく、直列接続された同一の複数のユニット２１を含み、入力ノードＩＮから始まる順方向遅延経路ＦＤＰと出力ノードＯＵＴに至る逆方向遅延経路ＢＤＰが選択されたユニット２１を介して電気的に接続されて遅延部１１の全遅延経路ＤＰが形成される。よって、第２実施形態によれば、第１実施形態と同じ利点を得られる。
【００４６】
また、各ユニット２１ｂは、非同期モードでは、自身の第１入力ノードＩＮ１上の信号に基づくタイミングで動作する。このため、以下の利点を得られる。遅延部１１ｂの遅延量の変更のためのカラム選択信号ｃｏｌｕｍｎ＿０＿〜ｃｏｌｕｍｎ＿Ｎ−１の値の変更に基づくフリップフロップＦ１の出力は、全てのユニット２１ｂの第１入力ノードＩＮ１がローレベルの間に行われねばならない。このような制約の中で、ユニット２１ｂでは、フリップフロップＦ１の出力が自身の第１入力ノードＩＮ１上の信号のタイミングに基づく。このため、第１入力ノードＩＮ１上の信号のローレベルへの変化から非常に短期間で、フリップフロップＦ１の出力すなわちカラム選択信号ｃｏｌｕｍｎ＿０＿〜ｃｏｌｕｍｎ＿Ｎ−１の出力が開始される。このことは、いずれのユニット２１ｂにおいても、入力ノードＩＮ１上の信号がローレベルである間に、フリップフロップＦ１の出力（すなわちカラム選択信号ｃｏｌｕｍｎ）がＡＮＤゲートＡ１に入ることを確実にする。すなわち、非同期モードでの周波数の高いクロック（すなわち入力信号ＤＩＮ）でも、高確度での遅延量の変更が可能である。
【００４７】
（第３実施形態）
第３実施形態は、第２実施形態に基づいており、第２実施形態に対する、遅延すべき信号の伝達を遮断するための変更を含んでいる。
【００４８】
第３実施形態の遅延回路１は、信号を遅延させるための要素として、図５と同じ遅延部１１を含んでいる。ただし、第３実施形態では、遅延部１１は、遅延要素ＤＥ１〜ＤＥ３の詳細の点で第１実施形態のものと異なり、また、さらなる要素を含んでいる。よって、区別のために、第３実施形態の遅延部は、以下、遅延部１１ｃとして引用される。
【００４９】
第３実施形態の遅延部１１ｃは、Ｎ個のユニット２１ｃ＿０〜２１ｃ＿Ｎ−１を含んでいる。ユニット２１ｃ＿０〜２１ｃ＿Ｎ−１はみな、同じ要素および接続を有する。ユニット２１ｃは、図５に示されているユニット２１の要素および接続を含んでおり、さらなる要素および接続を有する。したがって、ユニット２１ｃの入力信号ＤＩＮから出力信号ＤＯＵＴを生成するための要素および接続は、図５のものと同じである。加えて、第２実施形態と同じく、各ユニット２１ｃは、自身の第１入力ノードＩＮ１上の信号を、自身の動作のためのクロックとして使用できるように構成されている。より具体的には、ユニット２１ｃは、外部クロックｃｌｋおよび自身の第１入力ノードＩＮ１上の信号の選択された方に基づいて動作することが可能である。さらに、ユニット２１ｃは、選択されていると、第１出力ノードＯＵＴ１から信号を出力しない。すなわち、選択されているユニット２１ｃの第１入力ノードＩＮ１と第１出力ノードＯＵＴは電気的に切断されている。
【００５０】
次に、遅延部１１ｃの具体的な回路の例について記述される。図１０は、第３実施形態の遅延部１１ｃの具体的な回路の例を示している。各ユニット２１ｃは、第１実施形態のユニット２１と同じく、第１入力ノードＩＮ１、第１出力ノードＯＵＴ１、第２入力ノードＩＮ２、第２出力ノードＯＵＴ２、ＡＮＤゲートＡ１、およびＯＲゲートＯ１を含んでいる。これらはユニット２１での接続と同じ形態で相互に接続されている。ただし、ＡＮＤゲートＡ１は、供給元は異なるがユニット２１でのものと同様の信号を受け取る。
【００５１】
また、ユニット２１ｃ＿０〜２１ｃ＿Ｎ−１は、第１、第２実施形態の遅延部１１と同じく、それぞれカラム選択信号ｃｏｌｕｍｎ＿０＿〜ｃｏｌｕｍｎ＿Ｎ−１を受け取る。さらに、ユニット２１ｃ＿０〜２１ｃ＿Ｎ−１は、ユニット２１＿０〜２１＿Ｎ−１と同じ形態で直列に接続されている。一方、ユニット２１ｃでは、ユニット２１のバッファＢ２がＡＮＤゲートＡ２１によって置換されている。ＡＮＤゲートＡ２１の入力ノードおよび出力ノードは、バッファＢ２の入力ノードおよび出力ノードが接続されている要素と同じ要素に接続されている。ＡＮＤゲートＡ１は、遅延要素ＤＥ１に対応する。また、ユニット２１ｃでは、ユニット２１のフリップフロップＦ１がフリップフロップＦ２１によって置換されている。フリップフロップＦ２１は、フリップフロップＦ１に対応し、すなわちユニット２１ｃ＿０〜２１ｃ＿Ｎ−１の各々のフリップフロップＦ２１は、それぞれ、データ入力ノードにおいてカラム選択信号ｃｏｌｕｍｎ＿０〜ｃｏｌｕｍｎ＿Ｎ−１を受け取る。
【００５２】
ユニット２１ｃはまた、ユニット２１ｂと同じく、インバータＩ１１、セレクタＳ１１、ＡＮＤゲートＡ１１を含んでいる。また、これらの要素は、第２実施形態と同じ形態で相互に接続されており、また、第２実施形態において接続されている要素と同じ要素に接続されている。後述のようにフリップフロップＦ２１の出力は第２実施形態でのフリップフロップＦ１とは異なる要素に接続されてはいるものの、フリップフロップＦ２１の出力に基づく信号がＡＮＤゲートＡ１に供給される。このため、ユニット２１ｃは、ユニット２１ｂと同じく、非同期モードでは、自身の第１入力ノードＩＮ１上の信号に基づいて動作することが可能である。
【００５３】
一方、各ユニット２１ｃは、さらにＡＮＤゲートＡ２１およびＯＲゲートＯ２１を含んでいる。フリップフロップＦ２１の出力は、ＯＲゲートＯ２１に供給され、かつ制御出力ノードＧＯＵＴとして機能する。ＯＲゲートＯ２１は、別の入力ノードにおいて制御出力ノードＬＯＵＴと接続され、出力ノードにおいてＡＮＤゲートＡ２１の別の入力ノードと接続されている。フリップフロップＦ２１は、その出力ノード上の信号が反転された形態の信号をＡＮＤゲートＡ２２に供給する。ＡＮＤゲートＡ２２の別の入力ノードは、制御入力ノードＧＩＮとして機能する。ＡＮＤゲートＡ２２の出力は、第１、第２実施形態においてフリップフロップＦ１の出力を受け取る入力ノードにおいて受け取られる。
【００５４】
ユニット２１ｃ＿ｉの制御出力ノードＧＯＵＴは、ユニット２１ｃ＿ｉ＋１の制御入力ノードＧＩＮと接続されている。ユニット２１ｃ＿０の制御入力ノードＧＩＮは、電源ノードに接続されている。
【００５５】
ユニット２１ｃ＿ｉの第１入力ノードＩＮ１と第２出力ノードＯＵＴ２との間に遅延経路ＤＰを形成するには、制御信号ｃｏｌｕｍｕ＿０〜ｃｏｌｕｍｎ＿ｉがハイレベルとされる。この結果、入力ノードＤＩＮと出力ノードＤＯＵＴとの間に、ユニット２１ｃ＿ｉを介する遅延経路ＤＰが形成される。この遅延経路ＤＰは、ユニット２１ｃ＿０〜２１ｃ＿ｉ−１の各々のＡＮＤゲートＡ２１の組と、ユニット２１ｃ＿ｉのＡＮＤゲートＡ１と、ユニット２１ｃ＿０〜２１ｃ＿ｉの各々ＯＲゲートＯ１の組と、を含んでいる。図１０は、ｉが１の場合の遅延経路ＤＰを示している。このように、遅延部１１ｃは、第１実施形態と同じく、ユニット２１ｃの選択を通じて、選択された量の遅延を実現できる。一方、ユニット２１ｃ＿ｉでは、第１入力ノードＩＮ１と第１出力ノードＯＵＴ１とは電気的に切断されている。
【００５６】
このように、第３実施形態の遅延回路１は、第１実施形態と同じく、直列接続された同一の複数のユニット２１を含み、入力ノードＩＮから始まる順方向遅延経路ＦＤＰと出力ノードＯＵＴに至る逆方向遅延経路ＢＤＰが選択されたユニット２１を介して電気的に接続されて遅延部１１の全遅延経路ＤＰが形成される。また、第３実施形態の遅延回路１は、第２実施形態と同じく、非同期モードで自身の第１入力ノードＩＮ１上の信号に基づくタイミングで動作する。このため、第３実施形態によれば、第１、第２実施形態と同じ利点を得られる。
【００５７】
さらに、ユニット２１ｃは、選択されていると、第１入力ノードＩＮ１と第１出力ノードＯＵＴとの間を電気的に切断する。このため、信号ＤＩＮは、選択されたユニット２１ｃ＿ｉからユニット２１ｃ＿ｉ＋１に進行しない。このことは、非選択のユニット２１ｉ＋１〜２１ｃ＿Ｎ−１での電流の浪費を防止し、遅延回路１の消費電力を抑制する。
【００５８】
（第４実施形態）
第４実施形態は、第１〜第３実施形態に基づいており、第１、第２、または３実施形態と同じ特徴を有し、他方各ユニットの遅延要素を通過した信号の論理の点で第１〜第３実施形態と異なる。
【００５９】
当業者にとって知られているように、最少の要素からなる論理ゲートは、入力信号と反対の論理の、すなわち負論理の信号を出力する。したがって、入力信号と同じ論理の、すなわち正論理の信号を出力するＡＮＤゲート、ＯＲゲート、およびバッファは、実際は、負論理を出力する２つの論理ゲートの組み合わせにより実現される。例えば、ＡＮＤゲートは直列接続されたＮＡＮＤゲートとインバータである。したがって、ＡＮＤゲートはＮＡＮＤゲートとインバータの各々の遅延量の合計と同じ大きさの遅延量で信号を入力ノードから出力ノードに伝達する。同様に、ＯＲゲートは直列接続されたＮＯＲゲートとインバータの直列接続であり、バッファは直列接続された２つのインバータである。よって、ＯＲゲートもバッファも、最少要素を有する２つの論理ゲートの遅延量の合計と同じ大きさの遅延量で信号を入力ノードから出力ノードに伝達する。
【００６０】
このような制約は、遅延経路において正論理で動作する論理ゲートを有する遅延回路の遅延量の調整の解像度を減じる。一方、遅延経路中の論理ゲートが負論理のタイプであれば、遅延回路による信号の遅延の量をより細かく制御できる。第４実施形態では、第１および第２出力ノードＯＵＴ１およびＯＵＴ２は、それぞれ、第１および第２入力ノードＩＮ１およびＩＮ２上の信号と反対の論理の信号（反転信号または負論理信号）を出力する。
【００６１】
第４実施形態の遅延回路１は、信号を遅延させるための要素として、図５と同じ遅延部１１を含んでいる。ただし、第４実施形態では、遅延部１１は、遅延要素ＤＥ１〜ＤＥ３の詳細の点で第１実施形態のものと異なり、また、さらなる要素を含んでいる。よって、区別のために、第４実施形態の遅延部は、以下、遅延部１１ｄとして引用される。
【００６２】
第４実施形態の遅延部１１ｄは、Ｎ個のユニット２１ｄ＿０〜２１ｄ＿Ｎ−１を含んでいる。ユニット２１ｄ＿０〜２１ｄ＿Ｎ−１はみな、同じ要素および接続を有する。ユニット２１ｄは、図５に示されているユニット２１のうちの、図５と同様に接続された遅延要素ＤＥ１〜ＤＥ３を含んでおり、さらなる要素を含んでいる。したがって、ユニット２１ｄの入力信号ＤＩＮから出力信号ＤＯＵＴを生成するための要素および接続は、図５のものと同じである。
【００６３】
一方、遅延要素ＤＥ１は、その入力ノード上の信号の反転信号をその出力ノード上で出力する。その目的で、ユニット２１ｄは、遅延要素ＤＥ１として、その入力ノード上の信号の反転信号をその出力ノードにおいて出力する論理ゲートを有する。遅延要素ＤＥ２も、その入力ノード上の信号の反転信号をその出力ノード上で出力する。その目的で、ユニット２１ｄは、遅延要素ＤＥ２として、その入力ノード上の信号の反転信号をその出力ノードにおいて出力する論理ゲートを有する。各ユニット２１ｄはさらに、選択されていると、その入力ノード上で受け取られた信号と同じ論理の信号（非反転信号または正論理信号）をその出力ノードにおいて出力する。その目的で、ユニット２１ｄは、制御信号を受け取っていると、その入力ノード上の信号の非反転信号をその出力ノードにおいて出力する論理ゲートを有する。
【００６４】
次に、遅延部１１ｄの具体的な回路の例について記述される。図１１は、第４実施形態の遅延部の具体的な回路の例を示している。本例では、隣接する２つのカラムのそれぞれのための２つのユニット２１ｄが１つのセット４１を構成し、このようなセット４１が繰り返し設けられている。よって、遅延部１１ｄは、Ｎ／２個のセット４１＿０〜４１（Ｎ／２−１）を含んでいる。偶数アドレスのカラムのためのユニット２１ｄ＿０、２１ｄ＿２、２１ｄ＿４…、２１ｄ＿Ｎ−２は、奇数アドレスのためのカラムのためのユニット２１ｄ＿１、２１ｄ＿３、２１ｄ＿５…、２１ｄ＿Ｎ−１と、遅延要素ＤＥ１、ＤＥ２、ＤＥ３の詳細において相違する。さらに、偶数カラムのためのユニット２１ｄは、奇数カラムのためのユニット２１ｄと、遅延要素ＤＥ２、ＤＥ３を制御するための要素の点で相違する。
【００６５】
偶数カラムのためのユニット２１ｄは、遅延要素ＤＥ１〜ＤＥ３として、それぞれＮＡＮＤゲートＮＡ４１〜ＮＡ４３を含んでいる。ＮＡＮＤゲートＮＡ４１、ＮＡ４３の各々の第１入力ノードは、第１入力ノードＩＮ１と接続されている。後述のように、ＮＡＮＤゲートＮＡ４１、ＮＡ４３の各々の第２入力ノードは、各々の第１入力ノードの信号の各々の出力ノードへの出力のイネーブルおよびディセーブルを制御するための信号を受け取る。ＮＡＮＤゲートＮＡ４１の出力ノードは第１出力ノードＯＵＴ１として機能する。ＮＡＮＤゲートＮＡ４２の２つの入力ノードは、それぞれ、第２入力ノードＩＮ２およびＮＡＮＤゲートＮＡ４３の出力ノードと接続されている。ＮＡＮＤゲートＮＡ４２の出力ノードは、第２出力ノードＯＵＴ２として機能する。
【００６６】
奇数カラムのためのユニット２１ｄは、遅延要素ＤＥ１〜ＤＥ３として、それぞれＮＯＲゲートＮＯ４１〜ＮＯ４３を含んでいる。ＮＯＲゲートＮＯ４１、ＮＯ４３の各々の第１入力ノードは、第１入力ノードＩＮ１と接続されている。後述のように、ＮＯＲゲートＮＯ４１、ＮＯ４３の各々の第２入力ノードは、各々の第１入力ノードの信号の各々の出力ノードへの出力のイネーブルおよびディセーブルを制御するための信号を受け取る。ＮＯＲゲートＮＯ４１の出力ノードは第１出力ノードＯＵＴ１として機能する。ＮＯＲゲートＮＯ４２の２つの入力ノードは、それぞれ、第２入力ノードＩＮ２およびＮＯＲゲートＮＯ４３の出力ノードと接続されている。ＮＯＲゲートＮＯ４２の出力ノードは、第２出力ノードＯＵＴ２として機能する。
【００６７】
各ユニット２１ｄは、その遅延要素ＤＥ１〜ＤＥ３を制御するための信号を生成するための要素をさらに含んでいる。具体的には、偶数カラムのためのユニット２１ｄは、セレクタＳ４１、ＮＡＮＤゲートＮＡ４５、フリップフロップＦ４１、ＮＯＲゲートＮＯ４５、ＯＲゲートＯ４１、バッファＢ４１、インバータＩ４３、Ｉ４６、制御入力ノードＬＩＮ、ＭＩＮ、および制御出力ノードＬＯＵＴ、ＭＯＵＴを含んでいる。
【００６８】
クロック入力ノードＣＩＮはインバータＩ４３の入力ノードと接続されており、インバータＩ４３の出力ノードはクロック出力ノードＣＯＵＴである。制御入力ノードＬＩＮはインバータＩ４６の入力ノードと接続されており、インバータＩ４６の出力ノードは制御出力ノードＬＯＵＴである。制御入力ノードＭＩＮはバッファＢ４１の入力ノードと接続されており、バッファＢ４１の出力ノードは制御出力ノードＭＯＵＴである。
【００６９】
セレクタＳ４１は、入力ノードＡ１において第１入力ノードＩＮ１と接続されており、入力ノードＡ０においてインバータＩ４３の出力ノードと接続されている。セレクタＳ４１は、バッファＢ４１の出力信号を受け取り、バッファＢ４１の出力信号に基づいて、ノードＡ０またはＡ１上の信号を出力する。セレクタＳ４１の出力は、ＮＡＮＤゲートＮＡ４５に供給される。ＮＡＮＤゲートＮＡ４５はまた、制御入力ノードＬＩＮ上の出力信号を受け取る。
【００７０】
ＮＡＮＤゲートＮＡ４５の出力は、フリップフロップＦ４１のクロック入力ノードに供給される。フリップフロップＦ４１は、データ入力において、対応するカラム選択信号を受け取る。すなわち、ユニット２１ｄ＿ｉのフリップフロップＦ４１は、データ入力において、カラム選択信号ｃｏｌｕｍｎ＿ｉを受け取る。フリップフロップＦ４１の出力ノードは、ＮＯＲゲートＮＯ４５の入力ノードと接続されているとともに、制御出力ノードＦＯＵＴとして機能する。ＮＯＲゲートＮＯ４５の別の入力ノードは、制御入力ノードＦＩＮと接続されている。ＮＯＲゲートＮＯ４５の出力は、ＮＡＮＤゲートＮＡ４３の第２入力ノードに供給される。
【００７１】
フリップフロップＦ４１の出力はまた、ＯＲゲートＯ４１に供給される。ＯＲゲートＯ４１の別の入力ノードは、信号ｌｏａｄ＿ｐを受け取る。ＯＲゲートＯ４１の出力は、ＮＡＮＤゲートＮＡ４１の第２入力ノードに供給される。
【００７２】
一方、奇数カラムのためのユニット２１ｄは、セレクタＳ４２、ＮＡＮＤゲートＮＡ４７、フリップフロップＦ４２、ＮＯＲゲートＮＯ４６、ＮＯ４７、インバータＩ４１、Ｉ４４、バッファＢ４２、制御入力ノードＬＩＮ、ＭＩＮ、および制御出力ノードＬＯＵＴ、ＭＯＵＴを含んでいる。
【００７３】
クロック入力ノードＣＩＮはインバータＩ４４の入力ノードと接続されており、インバータＩ４４の出力ノードはクロック出力ノードＣＯＵＴである。制御入力ノードＬＩＮはインバータＩ４５の入力ノードと接続されており、インバータＩ４５の出力ノードは制御出力ノードＬＯＵＴである。制御入力ノードＭＩＮはバッファＢ４２の入力ノードと接続されており、バッファＢ４２の出力ノードは制御出力ノードＭＯＵＴである。
【００７４】
セレクタＳ４２は、入力ノードＡ１において第１入力ノードＩＮ１と接続されており、入力ノードＡ０においてインバータＩ４４の出力ノードと接続されている。セレクタＳ４２は、バッファＢ４２の出力信号を受け取り、バッファＢ４２の出力信号に基づいて、ノードＡ０またはＡ１上の信号を出力する。セレクタＳ４２の出力は、ＮＯＲゲートＮＯ４６に供給される。ＮＯＲゲートＮＯ４６はまた、制御入力ノードＬＩＮ上の出力信号を受け取る。
【００７５】
ＮＯＲゲートＮＯ４６の出力は、フリップフロップＦ４２のクロック入力ノードに供給される。フリップフロップＦ４２は、データ入力において、対応するカラム選択信号を受け取る。すなわち、ユニット２１ｄ＿ｉのフリップフロップＦ４２は、データ入力において、カラム選択信号ｃｏｌｕｍｎ＿ｉを受け取る。フリップフロップＦ４２の出力は、インバータＩ４１を介してＮＡＮＤゲートＮＡ４７に供給される。インバータＩ４１の出力ノードはまた、制御入力ノードＦＯＵＴとして機能する。ＮＡＮＤゲートＮＡＮＤ４７の別の入力ノードは、制御入力ノードＦＩＮと接続されている。ＮＡＮＤゲートＮＡ４７の出力は、ＮＯＲゲートＮＯ４３の第２入力ノードに供給される。
【００７６】
フリップフロップＦ４２の出力はまた、ＮＯＲゲートＮＯ４７に供給される。ＮＯＲゲートＮＯ４７の別の入力ノードは、信号ｌｏａｄ＿ｐを受け取る。ＮＯＲゲートＮＯ４７の出力は、ＮＯＲゲートＮＯ４１の第２入力ノードに供給される。
【００７７】
ユニット２１ｄ＿ｉのクロック出力ノードＣＯＵＴ、制御出力ノードＬＯＵＴ、ＭＯＵＴ、ＦＯＵＴは、ユニット２１ｄ＿ｉ＋１のクロック入力ノードＣＩＮ、制御入力ノードＬＩＮ、ＭＩＮ、ＦＩＮと接続されている。ユニット２１ｄ＿０は、クロック入力ノードＣＩＮ、制御入力ノードＬＩＮ、ＭＩＮ、ＦＩＮにおいて、それぞれ、ＤＬＬ１２から、外部クロックｃｌｋ、信号ｌｏａｄ、ａｓｙｎｃ、ＦＩＮを受け取る。
【００７８】
ユニット２１ｄは、このような要素および接続を有する。この結果、ユニット２１ｄは、第２実施形態と同じく非同期モードで自身の第１入力ノードＩＮ１上の信号に基づくタイミングで動作し、かつ第３実施形態と同じく選択されていると第１入力ノードＩＮ１と第１出力ノードＯＵＴとの間を電気的に切断する。また、各ユニット２１ｄは、第１入力ノードＩＮ１と第１出力ノードＯＵＴ１との間で最小の構成の論理ゲートを１つのみ含み、かつ第２入力ノードＩＮ２と第２出力ノードＯＵＴ２との間で最小の構成の論理ゲートを１つのみ含む。このため、順方向遅延経路ＦＤＰを通過する信号が１つのユニット２１ｄ中で経験する遅延は、最小構成の論理ゲート１つ分の量のみである。同様に、逆方向遅延経路ＢＤＰを通過する信号が１つのユニット２１ｄ中で経験する遅延は、最小構成の論理ゲート１つ分の量のみである。もちろん、信号ＤＩＮと信号ＤＯＵは同じ論理を有する。
【００７９】
このように、第４実施形態の遅延回路１は、第１実施形態と同じく、直列接続された同一の複数のユニット２１を含み、入力ノードＩＮから始まる順方向遅延経路ＦＤＰと出力ノードＯＵＴに至る逆方向遅延経路ＢＤＰが選択されたユニット２１を介して電気的に接続されて遅延部１１の全遅延経路ＤＰが形成される。また、第４実施形態の遅延回路は、第２、第３実施形態と同じ利点を得られる。
【００８０】
さらに、ユニット２１ｄは、遅延要素ＤＥ１、ＤＥ２として、それぞれ最小の構成の論理ゲートを１つのみ含む。このため、遅延部１１は、遅延要素ＤＥ１、ＤＥ２として、正論理の論理ゲートを含む例よりも高い解像度で制御されることが可能な遅延を実現できる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８２】
１…遅延回路、７…回路、１１…遅延部、１２…ＤＬＬ、２１…ユニット、ＤＥ１〜ＤＥ３、ＤＥ５…遅延要素、ＤＩＮ…入力信号、ＤＯＵＴ…出力信号、ＩＮ１…第１入力ノード、ＯＵＴ１…第１出力ノード、ＩＮ２…第２入力ノード、ＯＵＴ２…第２出力ノード、ＩＮ…入力ノード、ＯＵＴ…出力ノード、ＦＤＰ…順方向遅延経路、ＢＤＰ…逆方向遅延経路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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