(57)【特許請求の範囲】
【請求項１】
第１主面と、前記第１主面の反対側の面である第２主面と、貫通孔とを有する基板と、
前記第１主面に積層された、１層以上の第１主面の絶縁樹脂層と、
前記第１主面の絶縁樹脂層に積層された１層以上の第１主面の配線回路層と、
前記第２主面に積層された、１層以上の第２主面の絶縁樹脂層と、
前記第２主面の絶縁樹脂層のいずれかに積層された１層以上の第２主面の配線回路層とを備え、
前記第１主面の配線回路層の層数は、前記第２主面の配線回路層の層数よりも多く、
前記第１主面の配線回路層の厚さは、前記第２主面の配線回路層の厚さよりも薄く、
前記第１主面の絶縁樹脂層の層数は、前記第２主面の絶縁樹脂層の層数と等しい、
パッケージ基板。
【請求項２】
前記第１主面の絶縁樹脂層および前記第２主面の絶縁樹脂層は、さらに、ビアホールを有し、前記第１主面の絶縁樹脂層のビアホール径は、前記第２主面の絶縁樹脂層のビアホール径よりも小さい、請求項１に記載のパッケージ基板。
【請求項３】
前記基板は、２層以上の配線回路層が形成されたガラス基板あるいは、ガラス繊維強化樹脂基板を含む、請求項１または２に記載のパッケージ基板。
【請求項４】
前記第１および前記第２主面の絶縁樹脂層の最外層に積層される接続端子である金属層の厚みは、前記第１主面側の配線回路層よりも厚く、
前記第１主面側の金属層は、前記第１主面の最表面から突出する突起状電極である、請求項１から３のいずれかに記載のパッケージ基板。
【請求項５】
基板の第１主面と、前記第１主面の反対側の面である第２主面とに絶縁樹脂層を積層形成する第１の絶縁樹脂層積層工程と、
前記第１主面に形成した絶縁樹脂層に第１主面の配線回路層を積層形成する配線回路積層工程と、
前記第１主面に形成した第１主面の配線回路層および前記第２主面に形成した絶縁樹脂層に、さらに絶縁樹脂層を積層形成する第２の絶縁樹脂層積層工程と、
セミアディティブ工法を用いて、前記第１主面の絶縁樹脂層上に突起電極を形成するとともに前記第２主面の絶縁樹脂層上に第２主面の配線回路層を形成する工程とを含み、
前記第１主面の配線回路層の厚さは、前記第２主面の配線回路層の厚さよりも薄い、パッケージ基板の製造方法。
【請求項６】
前記第１の絶縁樹脂層積層工程の後に、前記配線回路積層工程と、前記第２の絶縁樹脂層積層工程とを複数回繰り返す、請求項５に記載の、パッケージ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップを搭載するためのパッケージ基板およびその製造方法に関し、特にパッケージ基板の回路の微細化、寸法安定性の向上、接続信頼性の向上とコストダウンに関する。
【背景技術】
【０００２】
近年における電子機器の小型化・高機能化の要求に対応するため、半導体装置において複数の半導体チップを積層した積層マルチチップパッケージが開発されている。積層マルチチップパッケージは複数の半導体チップを積み重ねてひとつのパッケージとするため小型化、高集積化に適しており、ＤＲＡＭなどのメモリ製品を中心に商品化されている。しかし従来の積層マルチチップパッケージは積層する各チップとパッケージ基板をワイヤボンディングで接続していたため各チップから引き出せる端子の数が少なく、また積層するチップが増えるとワイヤループのためのスペース確保やパッケージ基板のワイヤボンディングパッドの確保が難しくなり、多数のチップを積層することが困難になるという問題があった。
【０００３】
それに対し最近では図２の（ａ）に示すような、シリコン貫通ビア（ＴＳＶ；Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を使ったチップ積層技術が開発されている。ＴＳＶはシリコン基板に設けた貫通電極であり、積層したチップ間及びチップとパッケージ基板間の電気的接続に対して、ＴＳＶを用いて接続することができる。図２の（ａ）はロジックチップとメモリチップをＴＳＶにより３次元積層した積層マルチチップパッケージ（３Ｄパッケージとも呼ばれる）の例である。符号１０１はメモリチップを示しており、ここでは４枚のメモリチップを積層した場合を示している。符号１０５はメモリコントローラ用のロジックチップを示している。各チップ間及びロジックチップとパッケージ基板１０４の間はＴＳＶ１０２を介して導通されており、バンプ１０３により接続されている。バンプ１０３は、はんだまたは銅などの金属で形成される。このようなＴＳＶを使ったチップ積層技術により、従来使用していたワイヤが必要なくなることから積層するチップの枚数を容易に増やすことが可能となり、さらにチップ間及びチップとパッケージ基板間の接続距離が短縮され高速信号の伝達にも有利となる。さらに従来のワイヤボンディング用のワイヤは直径が２０〜３０μｍであったのに対し、ＴＳＶは直径１０μｍ以下で形成することが可能であることからより多くの端子を引き出すことが可能となり、大容量通信も可能となるなど多くのメリットがある。
【０００４】
しかしＴＳＶ付き半導体チップの製造には多くの工程が必要とされ、そのため製造に時間およびコストがかかることが問題となっている。さらにロジックチップにＴＳＶを形成する図２の（ａ）記載の３Ｄパッケージの場合、メモリとロジックとを同ピッチのＴＳＶで接続するので、ロジック、メモリの各メーカー間でのＴＳＶバンプピッチの統一規格を設ける必要がある。この場合ロジックＩＣの設計的制約が生じ、設計コストがかかる問題が生じる。さらに３Ｄパッケージの場合、ロジックチップ、メモリーチップメーカーでそれぞれ製造されたチップを組み立てメーカーで接合し、さらに半導体パッケージ基板に搭載する必要がある。半導体パッケージまで組み立てた後に不具合発生が判明した場合、組み立てメーカーでの不具合か、あるいは何れかのチップメーカーの製造上の不具合かが明確化できないという品質保証や製造責任等の問題も多く、普及の障害になっている。
【０００５】
以上のことから、比較的ＴＳＶ積層が容易なＤＲＡＭメモリの３次元チップと、ロジックチップとを半導体パッケージ基板１０４上で横置きして実装したマルチチップパッケージ（図２の（ｂ））が最も現実的と考えられている（いわゆる２．５Ｄパッケージ）。３Ｄパッケージにおいてはメモリとロジック間の信号配線は、微小なＴＳＶにより接続されるが、２．５Ｄパッケージの場合、複数の半導体チップ間の信号線接続を半導体パッケージ基板１０４上で平面接続することが必要となる。よって半導体パッケージ基板１０４側には必然的に配線本数が著しく多く必要となることから、微細・多層化の要求が一段と厳しくなってきている。そこで、２．５Ｄパッケージでは、３次元積層メモリとロジックチップとを微細接続することが可能な、半導体プロセスで製造されたシリコンインターポーザー（図２の（ｂ）中１０６）上に実装し、さらに半導体チップが搭載されたシリコンインターポーザーを半導体パッケージ基板１０４上に実装する方法が提案されている（図２の（ｂ））。
【０００６】
しかしながら、図２の（ｂ）記載の２．５Ｄパッケージにおいて、半導体パッケージ基板１０４と半導体チップとの間にさらにシリコンインターポーザー１０６を介在させることになるので、効率が悪く低背化が困難になるという問題を生じる。シリコンインターポーザーはウエハープロセスで製造されるので、ウエハーよりも大型のパネルサイズで製造されている半導体パッケージ基板の価格と比較するとコストが著しく高くなる問題を生じる。シリコンは半導体であるため、配線回路を形成するためには、一旦酸化膜を形成して絶縁化し、その上に回路配線を形成することが必要になる。よってシリコンインターポーザー上に形成された配線回路の伝送特性は、絶縁体であるガラス繊維強化樹脂基板あるいは、ガラス基板上に形成された回路と比較すると悪くなるという問題があった。そこでシリコン以外の半導体パッケージ基板すなわち、図３の（ｃ）に記載されるガラスインターポーザーあるいはガラス繊維強化樹脂基板をコアに持つ半導体パッケージ基板（いわゆる有機インターポーザー）がより効率的かつ安価であり望ましい形態であるといわれており、シリコンインターポーザーの代替技術として、ガラスインターポーザー、有機インターポーザーの研究開発が活発化してきている。
【０００７】
ここで半導体パッケージ基板の主な製造方法について有機インターポーザーの例で簡単に説明する。半導体パッケージ基板はビルトアップ工法によって製造される。先ずは公知の印刷配線板の製造方法を用いて、配線回路が２層以上形成されたコア基板である多層配線板を準備する。本配線基板上表裏に層間絶縁樹脂を真空プレスによりラミネート、熱硬化・形成する。続いてレーザー加工機を用いて層間回路導通用のビアホールを表裏に形成する。熱アルカリ性過マンガン酸溶液で処理することによりレーザースミアを除去後、無電解めっき処理し樹脂表面を導電化する。さらに基板表裏にレジスト層を形成し、フォトリソグラフィーによりレジストを用いて回路パターンを形成する。その後に無電解めっき層をシード層として利用し電解銅めっき処理することによって、レジストパターンを型として配線および層間導通用の縦穴であるビア形成を同時に行う。レジストを剥離処理し、不要な無電解めっき層をエッチング除去することで配線回路を形成する。層間絶縁樹脂のラミネートから無電解めっき層のエッチング除去を複数回繰り返すことによってビルトアップ多層配線層が形成される。
【０００８】
２．５Ｄ用半導体パッケージ基板を作成する技術的課題として、半導体パッケージ基板上複数の半導体チップが搭載される面（第１主面とする）であって、かつコア基板上に形成されるビルトアップ層の配線層を微細かつ多層形成する必要がある。その理由は、２．５Ｄ用半導体パッケージ基板の場合、搭載される半導体チップの数が増加するので、先も述べたとおり半導体素子同士を電気的に接続する信号線本数が従来のパッケージ基板と比較すると著しく多くなることに起因している。具体的には従来の半導体パッケージ基板ではライン＆スペース（Ｌ／Ｓ）＝１０／１０μｍまでが限界であったが、２．５Ｄ用半導体パッケージ基板ではＬ／Ｓ＝５μｍ／５μｍ以下の微細多層配線層を形成する必要が高まっている。一方で半導体パッケージ基板とマザーボートとの接続端子であるＢＧＡ側（第２主面とする）のビルトアップ層の配線密度は必ずしも高密度にならずに、従来技術である半導体パッケージ基板の配線密度、製造方法で対応できる。以上より２．５Ｄ用半導体パッケージ基板を製造する場合、Ｌ／Ｓ＝１０μｍ／１０μｍ以上の従来の半導体パッケージ基板の製造方法で対応可能な第２主面側のビルドアップ層と比較して、第１主面側のビルトアップ層の配線密度をＬ／Ｓ＝５μｍ／５μｍ以下でかつ第２主面よりも多層形成する必要性がある。
【０００９】
しかしながら同層厚のビルトアップ樹脂を反対側面よりも多層高密度形成し、コア基板を中心として非対称なラミネート層構造とする問題点として、パッケージ基板の反り問題がある。反りの主要因は、熱硬化性樹脂であるビルトアップ樹脂をラミネートした後に熱硬化するが、同一の厚みの絶縁樹脂を表裏非対称の層数で積層形成する場合、ラミネート層数が多い面程、硬化収縮による残留応力が樹脂層に蓄積されてしまう。その結果、ラミネート層数が多い側を上面、ラミネート層数が少ない側を下面に配置したときに、下に凸の曲線状反りを生じてしまう。半導体パッケージ基板における反りは、半導体チップとの接続不良を起こす大きな要因である。特に２．５Ｄ用半導体パッケージ基板である場合、半導体チップとの端子ピッチが著しく狭ピッチであることが要求されるため、反り問題は実装時の歩留まりを決定する大きな問題となるので、極力抑制する必要がある。
【００１０】
さらにコア基板を中心として表裏非対称なラミネート層数をとる不具合として、製造上の問題がある。たとえば表裏いずれかの面に１層多く積層する場合、必然的に表裏に回路パターンが形成された基板の一方片面にビルトアップ樹脂層をラミネートし、この反対側面はラミネートせずに回路パターンが露出した状態にしておく。ラミネートした片面樹脂はレーザー工程でビアを形成した後、熱アルカリ性過マンガン酸塩によりレーザースミアを除去する工程に入る。この場合、樹脂ラミネートしていない側の露出した片面回路側は過マンガン酸溶液にさらされるため、樹脂にダメージが加わる。樹脂へのダメージは形成されている回路の密着性悪化および樹脂劣化を生じ、歩留まりおよび電気的信頼性を悪化させる原因となる。片面回路に保護フィルムを形成する方法もあるが、熱アルカリ性過マンガン酸耐性があるフィルムの選定と、形成されている回路にダメージを与えることなく、剥離可能な保護フィルムを準備する必要がある。よって非対称構造を実現する上で保護フィルムを用いて片面回路を保護する方法は、コスト的にも工程的にも現実的とは言い難い。以上の反りと工程上の理由から、片面に多層配線を有する基板を反りの問題を回避しつつ、歩留まり良く安価に製造できるパッケージ基板構造およびその製造方法が望まれている。
【００１１】
近年の半導体パッケージ基板への要求特性は微細化のみならず、高い接続信頼性が求められる。接続信頼性悪化の大きな要因として半導体パッケージ基板と半導体チップとの熱膨張係数の差があげられる。半導体パッケージの熱膨張係数は、組み立て、実装工程での熱履歴（最大２６０℃）あるいは、パッケージング後半導体装置として組み立てたときの動作熱サイクルにおいても製品ライフ内で良好に接続を維持できる必要がある。本課題においては、半導体パッケージ基板の熱膨張係数を半導体チップの３ｐｐｍに近づけるような材料設計になってきている。特に近年半導体チップの接続端子の狭ピッチ化に伴い半導体パッケージ基板の熱膨張係数は３〜１５ｐｐｍ以内に調整できることが望まれている。その一方で、半導体パッケージ基板と印刷配線板との接続（ＢＧＡ側）において、印刷配線板の熱膨張係数が２０ｐｐｍ以上と依然として大きい。半導体パッケージ基板の熱膨張係数をシリコンに近づけて、半導体チップとの接続信頼性を確保する場合（１次実装の信頼性）、その半面、印刷配線板との接続信頼性（２次実装の信頼性）を保つことが困難となる問題がある。この点でも半導体パッケージのＢＧＡ側の配線回路、およびビアホールは今までの半導体パッケージ基板の配線ルールであるＬ／Ｓ＝１０μｍ／１０μｍ以上であることが接続信頼性の観点からも望ましい。以上の観点からも半導体チップが搭載される第１主面の回路は微細多層回路であり、第２主面のＢＧＡ側回路は従来の配線ルールで粗いほうが２次実装の信頼性の観点から望ましい。
【００１２】
ところで半導体チップは高機能化・高集積化が進み、ピン数も増加の一途を辿っており、半導体チップと半導体パッケージ基板との接続はフリップチップ接続が主流である。フリップチップ接続とは、半導体チップ上に形成された接続端子と半導体パッケージ基板上に半田バンプが形成された接続端子とを対向して保持し、熱リフローすることによって半田接続する方法を言う。半導体パッケージ基板においてもいうまでもなく多ピン化が進められており、多ピン化、微細化及び狭ピッチ化も進められており、新たな製造方法が開発されている。
【００１３】
従来から行われている半導体パッケージ基板の半導体チップとの接続端子である半田バンプはスクリーン印刷法によって形成される。スクリーン印刷法は、半導体パッケージ基板の表層にソルダーレジストを塗布することにより形成された開口部である外部接続端子上にスクリーン版の開口部を位置あわせの上配置し、半田ペーストをスキージーにて印刷形成し、さらに熱リフローにより半田ペーストを溶融させて半田バンプを形成する方法である。半田ペースト印刷は、マスク開口内へのはんだペースト供給量のバラツキや、マスクを引き離す際にマスク側に残るペースト量と、基板側に残るペースト量の比率のバラツキなどから、各バンプのはんだペーストの体積バラツキが大きく、それがバンプ高さのバラツキにつながっており、微細・狭ピッチバンプ形成には適さないという問題がある。
【００１４】
半田印刷バンプの体積ばらつきが大きく、半田体積が少なくなる箇所が部分的に生じる場合、接続端子高さが低くなってしまうので半導体チップ上の端子と接触できず接続できないという不具合を生じる。半田体積が多いバンプが部分的に発生する場合、溶融時に隣接するバンプと結合しショートを生じる不具合が発生する。よって従来のスクリーン印刷法では近年のバンプピッチの狭ピッチ化への対応が厳しく、１５０μｍピッチ前後で限界を向かえ、更なる狭ピッチ化に対応できない。
【００１５】
さらに近年ではこの問題を解決すべく、ボール搭載工法が提案されている。本方法はスクリーン印刷法によってソルダーレジスト開口が形成され接続端子であるパッド上にフラックスを印刷し、さらにメタルマスクの開口とソルダーレジスト開口とを位置あわせの上配し、半田ボールをソルダーレジスト開口内に振り込み搭載、形成する方法である。本方式においても、半導体チップの狭ピッチ化への対応は９０μｍピッチ付近で限界とされており、２．５Ｄ用パッケージ基板で要求される５０μｍピッチへは対応が困難となっている。
【００１６】
そこで最近では１５０μｍ以下の接続端子形成方法として、フォトリソグラフィー法を利用して電解パターンめっきによる突起電極の形成法が提案されている。本方法では電解めっき法によって半田のように溶融しない金属、主には電解銅めっきによって円柱状の突起電極を形成し、さらにその柱状電極上に少量の半田形成を行い本電極上の少量半田で半導体チップと半導体パッケージ基板を接続する方法が開発されている。
【００１７】
電解めっきによる突起電極形成法について説明する。図３はパッケージ基板の半導体チップ接続用突起状電極を拡大した断面図である。図３の（ａ）は突起電極形成前の状態を示しており、絶縁層２０１の上に金属の電極パッド２０３がパターニングされ、さらにソルダーレジスト層、あるいは絶縁樹脂層２０２が形成されている。金属配線は銅などで形成され、ソルダーレジストあるいは絶縁樹脂層２０２には電極パッド２０３の一部を露出するよう開口２０４が設けられている。次に図３の（ｂ）に示すように、電解めっきの給電層となる金属層２０５を無電解銅めっき等の方法で形成する。次に図２の（ｃ）に示すようにめっきレジスト層２０６を形成し、図３の（ｄ）に示すようにフォトリソ等の方法によりレジスト開口２０７を形成する。レジスト開口２０７はソルダーレジストの開口２０４に位置を合わせるように形成する。次に給電層２０５に給電し電解めっきを行い、図３の（ｅ）に示すように突起電極となる金属バンプ２０９を形成する。電解めっきには銅めっきなどが用いられる。さらに、その後銅めっき後に種々一般的な表面処理を施した後に、半田層２０８を電解めっきあるいはその他方法によって形成する。さらに図３の（ｆ）に示すようにめっきレジスト層２０６を除去し、金属バンプ２０９の下部以外の給電層２０５を除去することで突起電極が完成する。
【００１８】
この方法によれば、はんだペーストのスクリーン印刷法で問題となったような金属バンプの高さバラツキは解決される。なおかつ溶融する半田体積が少なくなるので、隣接するバンプ同士が溶融して結合し、ショートすることがなくなる。よって微細化及び狭ピッチ化に対応した接続端子形成が可能となる。よって半導体パッケージ基板における半導体チップとの接続端子は突起状電極であることが望ましい。このような方法により金属バンプ電極を形成する方法として、特許文献１に示すような方法も提案されている。
【００１９】
以上より、２．５Ｄ用半導体パッケージ基板では、半導体チップが搭載される第１主面のビルトアップ層の配線密度が、印刷配線板と接続される第２主面側に形成されるビルトアップ層の配線密度側よりも高く、配線層数が多いという非対称な多層配線構造が望まれている。非対称層構造を採用したとしても反りが少なく、安価で歩留まりのよい製造方法の開発が望まれている。さらに半導体チップとの接続端子には突起状電極が形成されおり、接続端子数の増加に伴う狭ピッチ化に対応できるパッケージ基板の製造方法が望まれていた。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００９−２９５９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、コア基板を中心として表裏にビルトアップ形成される半導体のパッケージ基板であって、半導体チップが搭載される側片面のビルトアップ配線密度が著しく高く、かつ高密度配線側片面に有するビルトアップ層数がもう一方の面側よりも多くなる非対称な構造であっても、反りが少なくかつ搭載する半導体チップの狭ピッチ化に対応しながらも歩留まり良く、安価に効率よく製造できるパッケージ基板とその製造方法を提供することである。
【課題を解決するための手段】
【００２２】
上記課題を解決するための本発明の一局面は、第１主面と、第１主面の反対側の面である第２主面と、貫通孔とを有する基板と、第１主面に積層された、１層以上の第１主面の絶縁樹脂層と、第１主面の絶縁樹脂層に積層された１層以上の第１主面の配線回路層と、第２主面に積層された、１層以上の第２主面の絶縁樹脂層と、第２主面の絶縁樹脂層のいずれかに積層された１層以上の第２主面の配線回路層とを備え、第１主面の配線回路層の層数は、第２主面の配線回路層の層数よりも多く、第１主面の配線回路層の厚さは、第２主面の配線回路層の厚さよりも薄く、第１主面の絶縁樹脂層の層数は、第２主面の絶縁樹脂層の層数と等しい、パッケージ基板である。
【００２３】
また、第１主面の絶縁樹脂層および第２主面の絶縁樹脂層は、さらに、ビアホールを有し、第１主面の絶縁樹脂層のビアホール径は、第２主面の絶縁樹脂層のビアホール径よりも小さくてもよい。
【００２４】
また、基板は、２層以上の配線回路層が形成されたガラス基板あるいは、ガラス繊維強化樹脂基板を含んでもよい。
【００２５】
また、第１および第２主面の絶縁樹脂層の最外層に積層される接続端子である金属層の厚みは、第１主面側の配線回路層よりも厚く、第１主面側の金属層は、第１主面の最表面から突出する突起状電極であってもよい。
【００２６】
また、本発明の他の局面は、基板の第１主面と、第１主面の反対側の面である第２主面とに絶縁樹脂層を積層形成する第１の絶縁樹脂層積層工程と、第１主面に形成した絶縁樹脂層に第１主面の配線回路層を積層形成する配線回路積層工程と、第１主面に形成した第１主面の配線回路層および第２主面に形成した絶縁樹脂層に、さらに絶縁樹脂層を積層形成する第２の絶縁樹脂層積層工程と、セミアディティブ工法を用いて、第１主面の絶縁樹脂層上に突起電極を形成するとともに第２主面の絶縁樹脂層上に第２主面の配線回路層を形成する工程とを含み、第１主面の配線回路層の厚さは、第２主面の配線回路層の厚さよりも薄い、パッケージ基板の製造方法である。
【００２７】
また、第１の絶縁樹脂層積層工程の後に、配線回路積層工程と、第２の絶縁樹脂層積層工程とを複数回繰り返してもよい。
【発明の効果】
【００２８】
本発明によれば、コア基板を中心として表裏にビルトアップ形成される半導体のパッケージ基板であって、半導体チップが搭載される側片面のビルトアップ配線密度が著しく高く、かつ高密度配線側片面に有するビルトアップ層数がもう一方の面側よりも多くなる非対称な配線層構造であっても、反りが少なくかつ搭載する半導体チップの狭ピッチ化に対応しながらも歩留まり良く、安価に効率よく製造できるパッケージ基板とその製造方法を提供できる。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明の実施形態に係るパッケージ基板の製造工程模式図（（ａ）コア基板の模式図、（ｂ）絶縁樹脂層、ビアホール形成後の基板の模式図、（ｃ）電解めっき後の基板の模式図（ｄ）レジスト層剥離、シード層除去後の基板の模式図）
【図１Ｂ】本発明の実施形態に係るパッケージ基板の製造工程模式図（（ｅ）３回ビルトアッププロセス後に絶縁樹脂層形成した基板の模式図、（ｆ）第１、第２主面にビアホール形成後の基板の模式図、（ｇ）レジスト形成、電解めっき後の基板の模式図）
【図１Ｃ】本発明の実施形態に係るパッケージ基板の製造工程模式図（（ｈ）ソルダーレジスト形成後のパッケージ基板の模式図、（ｉ）半導体パッケージ基板の模式図）
【図２】積層マルチチップパッケージの模式図（（ａ）３Ｄパッケージ、（ｂ）シリコンインターポーザーを介した２．５Ｄパッケージ、（ｃ）シリコンインターポーザーを介さない２．５Ｄパッケージ）
【図３】半導体チップ接続用突起状電極形成の模式図（（ａ）突起電極形成前の模式図、（ｂ）給電層を形成した模式図、（ｃ）めっきレジスト形成後の模式図、（ｄ）レジスト開口形成後の模式図、（ｅ）突起電極、半田層形成後の模式図、（ｆ）突起電極の模式図）
【発明を実施するための形態】
【００３０】
以下、本発明に係るパッケージ基板およびその製造方法の実施形態について、図１Ａ〜１Ｃを参照して詳細説明する。本実施形態では、半導体チップが搭載される第１主面側のビルトアップ層が４層、コア基板は４層、プリント配線板との接続端子側である第２主面（ＢＧＡ側）のビルトアップ層は１層の４−４−１の層構造を有するパッケージ基板を用いて説明する。本実施形態は本発明の１例であって、本実施形態が本発明のパッケージ基板の層構造を限定するものではない。
【００３１】
先ずは図１Ａの（ａ）記載のコア基板３０１を準備する。コア基板３０１は従来の公知技術であるプリント配線板の製造方法で作成される基板すなわち、貫通孔であるスルーホール３０２、層間導通用ビア３０３および配線回路３０４が形成されているガラス繊維強化エポキシ樹脂基板をもちいても良い。あるいはガラス基板にスルーホールと回路を形成した基板を用いても良い。コア基板は基板表裏に配線回路層である回路パターンが形成された基板を用いても良いし、複数層の配線回路層が形成された多層回路が形成されたものでも良く、コア基板は本実施形態によって限定されるものではない。コア基板の総厚は０．０５ｍｍ以上３ｍｍ以下であることが望ましい。０．０５ｍｍより薄い場合、搬送が難しくなるので歩留まり良く製造できない場合がある。さらにパッケージ基板としたときに剛性がなくなるので反りの問題が発生しやすい。３ｍｍを超える厚さである場合、パッケージ基板が厚すぎて電子機器の小型化に不向きになる。より好ましくは０．１ｍｍ以上２ｍｍ以下であることが望ましい。コア基材の回路金属は本実施形態で限定されるものではないが、導電性および形成が容易であることから銅およびその合金であることが望ましい。
【００３２】
続いて図１Ａの（ｂ）に記載するように、コア基板３０１上表裏に絶縁樹脂層数３１１５を積層形成する。絶縁樹脂層３０５にはエポキシ−フェノール樹脂、感光性ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリベンゾオキサゾール樹脂、シクロオレフィン樹脂およびその変性物を用いることができる。さらには感光性であっても非感光性樹脂であっても良く、必要に応じてガラス繊維、エンジニアリングプラスチック繊維による強化樹脂構造であっても良いし、適宜無機あるいは有機のフィラーを充填していても良い。絶縁樹脂の種類は本実施形態によって限定されるものではない。
【００３３】
本実施形態に係るパッケージ基板では、図１Ａの（ｂ）に記載するようにコア基板３０１表裏に同じ厚みとなるように絶縁樹脂層３０５を形成する。形成する樹脂層の厚さであるが、コア基材３０１上の金属配線回路表面から３μｍ以上４０μｍ以下で形成されることが望ましい。３μｍより薄い場合、層間の絶縁信頼性が確保できなくなる可能性がある。絶縁樹脂層３０５が４０μｍより厚いある場合、厚すぎて微細なビアホールが形成できなくなるため、微細配線層を形成できない問題が生じる。より好ましくは５μｍ以上１５μｍ以下で絶縁樹脂層３０５を形成することが望ましい。本実施形態によると、第１主面および第２主面に同じ厚みになるように絶縁樹脂層３０５を形成する。パッケージ基板の反りは表裏樹脂の硬化時の残留応力によることが本発明者の実験によって判明している。よって少なくとも絶縁樹脂層３０５形成工程では表裏に同厚の樹脂層を形成しかつ、表裏同時に硬化処理を行う必要がある。硬化処理は熱処理であってもＵＶ硬化であっても良く樹脂によって適宜、適切な段階で処理を行う。
【００３４】
絶縁樹脂層３０５の形成方法は、フィルム状の樹脂であれば、ラミネート、真空ラミネート法、真空プレス法が適用できる。液状であれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。絶縁樹脂層３０５形成方法は本実施形態により限定されない。
【００３５】
本実施形態によるパッケージ基板に絶縁樹脂層３０５を表裏形成した後に第１主面のみにビア３０６を形成した状態を図１Ａの（ｂ）に記載する。ビア３０６の形成方法であるが、レーザー加工であっても良いし、感光性絶縁樹脂の場合、フォトリソグラフィー法によって形成しても良い。レーザー加工はＵＶレーザー、エキシマーレーザーであることが小径ビア形成可能なため望ましい。本実施形態のパッケージ基板は第１主面のビルトアップ層の配線密度が高く多層となる。第１主面の配線層を高多層にするために先ずは第１主面のみのビア形成にする必要がある。本実施形態による半導体パッケージ基板の製造方法では、ビルトアップ工程で少なくとも１回以上、片面のみにビア３０６および配線を形成する工程を経る。本実施形態によるビア径は５μｍ以上４０μｍ以下であることが望ましい。５μｍより小さい場合は形成することが困難であるばかりでなく、熱サイクルによってビア接続信頼性を保障することが困難となる。ビア径が４０μｍより大きい場合、第１主面のビルトアップ配線層の配線密度を微細・高密度化できなくなる。より好ましいビア径は１０μｍ以上２０μｍ以下であることが望ましい。ビア３０６形成後に過マンガン酸溶液への浸漬処理によるデスミア、あるいはプラズマ処理によりビア３０６内部のクリーニング工程を経る。
【００３６】
続いて図１Ａの（ｃ）に記載するように、絶縁樹脂層３０５上に金属よりなるシード層を少なくとも第１主面側のみ、あるいは両面に形成した後に、両面にレジスト層３０７を形成する。さらにフォトリソグラフィー法により、第１主面のみレジスト層３０７に回路パターン形成を行う。一方の第２主面側には回路パターンを形成せずにレジスト層３０７を全面形成する。続いてシード層を利用して電解めっき法（セミアディティブ工法）で配線回路３０８を第１主面側のみに形成する。本実施形態でのシード層の厚みは好ましくは０．０５μｍ以上１μｍ以下であることが望ましい。０．０５μｍより薄い場合、シード層の抵抗が高くなるので電解めっき工程において、基板面内に均一に通電ができなくなり、基板面内で均一な高さの配線回路３０８を形成できなくなる。さらには電解めっき液に浸漬し通電する前にシード層が溶解してしまい、回路形成できなくなる不具合を生じる場合がある。一方でシード層が厚くなる場合の不具合として、後のシード層除去工程で回路パターンも同時にエッチングされるので回路細りを生じることがある。厚すぎると配線回路自体が消失あるいははがれを生じることとなり配線形成不能となる不具合を生じる。本発明者が検討した結果、シード層厚みが１μｍより厚い場合、Ｌ／Ｓ＝５μｍ／５μｍ以下の微細な配線形成が不可能となる。よって０．０５μｍ以上１μｍ以下であることが望ましい。シード金属は銅、ニッケル、チタン、金、クロムより選ばれるが本実施形態により限定されない。シード層の形成方法であるが、蒸着、スパッタ、無電解めっき法より選択することができる。こうして形成したシード上にレジスト層３０７を形成する。レジスト層３０７の形成は液状レジスト、ドライフィルムレジスト何れであっても良い。レジスト層３０７の形成方法も適宜公知方法を用いる。第１主面側の内装回路形成用のレジスト層３０７の厚みであるが、好ましくは１５μｍ以下であることが望ましい。１５μｍより厚い場合、Ｌ／Ｓ＝５μｍ／５μｍ以下の微細な配線形成が不可能になる。レジストパターン形成方法は公知のフォトリソグラフィーによって形成できる。さらに電解めっきによって形成する第１主面側の配線回路３０８の厚みは１０μｍ以下であることが望ましい。１０μｍより厚い場合、少なくともレジストパターンの厚みが１０μｍ以上必要となるのでレジストの解像性が確保できなくなり、Ｌ／Ｓ＝５μｍ／５μｍ以下の微細回路が形成不能になってしまう。よって回路厚みは１０μｍ以下であることが望ましい。
【００３７】
続いて第１主面のみに回路パターンが形成された図１Ａの（ｃ）に示す基板表裏のレジスト層３０７を剥離し、続いて表裏の不要となるシード層をエッチング処理によって除去し、第１主面のみにビルトアップ配線層が形成された基板（図１Ａの（ｄ））を得る。基板には第１主面上のみに配線回路３０８が形成されている。
【００３８】
以上のように、基板両面への絶縁樹脂層３０５の形成と第一主面のみへの回路形成とを同様に３回繰り返し、絶縁樹脂層３０５をさらに積層することによって図１Ｂの（ｅ）記載の３−４−０の非対称層構造のビルトアップ多層配線板を作成する。これにより、第１主面の絶縁樹脂層の層数は、第２主面の絶縁樹脂層の層数と等しくなる。本実施形態による方法によれば、ビルトアップ層数が著しく偏った非対称層構造であっても、多層配線板の第１主面側のビルトアップ配線層の総厚および第２主面のビルトアップ配線層の層厚はほぼ等しいので、硬化収縮量が等しくなりつりあうためにパッケージ反りを最小限に抑制することが可能である。さらにデスミアあるいはプラズマ処理等による樹脂エッチング処理は各絶縁樹脂層ですべて１回のみなので絶縁樹脂層表面の樹脂劣化をきたすことがない。よって絶縁信頼性に優れたパッケージ基板を作成することができる。
【００３９】
続いて図１Ｂの（ｆ）に示すように、第１主面側には５μｍ以上４０μｍ以下の小径ビア３０６を形成し、第２主面側には第１主面に形成されるビアよりも径の大きいビア３０９を形成する。本実施形態によるパッケージ基板の構造では、第２主面上に形成されるビア３０９は、絶縁樹脂層複数層分を貫通して所定のビア受けパッド表面まで形成することになる。図１Ｂの（ｆ）では、４層分を１例として記載するが、本実施形態によると複数層を貫通することを特徴としており、総数は本例によって限定されるものではない。第２主面側のビア３０９の径は第１主面側ビア３０６の径よりも大きくかつ２０μｍ以上１００μｍ以下のビア径で形成することが望ましい。２０μｍより小さい場合、第２主面に積層する絶縁樹脂層厚にもよるが、ビア受けパッドまで貫通できなくなる可能性がある。１００μｍより大きいビア径である場合、後の電解銅めっき工程において径が大きすぎてビア内に金属めっきを充填できない可能性がある。よって２０μｍ以上１００μｍ以下であることが望ましい。第２主面のビア形成方法であるが、レーザー加工であることが望ましい。レーザーは炭酸ガスレーザー、紫外線レーザーより選ぶことができる。本実施形態による半導体パッケージ基板によれば、Ｌ／Ｓ＝５μｍ／５μｍ以下の微細回路を片面のみに形成すればよく、工程を簡略化することが可能となる。特に数回の裏面のパターン露光工程をなくすことが可能となるので微細回路を効率的に歩留まり良く製造することができる。続いてビア形成後に過マンガン酸溶液への浸漬処理によるデスミア、あるいはプラズマ処理によりビア内部のクリーニング工程を経る。続いて絶縁樹脂層３０５表面に無電解めっき、あるいはスパッタ成膜法によってシード金属層を形成する。シード金属層の厚みは本実施形態により規定されないが、先と同様に好ましくは０．０５μｍ以上１μｍ以下であることが望ましい。
【００４０】
続いて図１Ｂの（ｇ）には、シード金属層上にレジスト層３０７を形成し、フォトリソグラフィーによってパターン形成した後にさらに電解めっきにより、第１主面には半導体チップとの接続端子である突起電極３１０、第２主面であれば、プリント配線板との接続端子となるＢＧＡパッドおよび／あるいは配線回路３１１（以下配線回路３１１という）を形成した基板を記載する。図１Ｂの（ｇ）に示すように本実施形態による製造方法によれば、第２主面に形成される配線回路３１１は第１主面側に形成される配線回路３０８よりも粗く、第１主面の配線回路３０８層の厚さは、第２主面の配線回路３１１層の厚さよりも薄い。また、第１主面の配線回路３０８の層数は、第２主面の配線回路３１１層の層数よりも多い。ビア３０９の径も大きいため、ビア内部にめっき皮膜で充填するためにはめっき厚も必然的に厚くせざるを得ない。ビア３０９の径にもよるが、ビア径が２０μｍ以上１００μｍ以下である場合、第２主面の配線回路３１１の厚さは好ましくは１０μｍ以上４０μｍ以下であることが望ましい。より好ましくは１０μｍ以上２５μｍ以下であることが望ましい。一方で半導体チップとの接続端子である突起電極３１０は突起高さが高い程、基板の冷熱衝撃による伸縮を吸収することができることから、現実的な高さの範囲でなるべく高く形成できることが望ましい。突起電極３１０の厚みは、第１主面側に形成される配線回路３０８よりも厚いことが望ましく、より好ましくは、第２主面との回路高さと同様な厚みであることが工程的にも同時に形成できることから好適である。すなわち第１主面に形成される突起電極３１０は１０μｍ以上４０μｍ以下であることが望ましい。本実施形態によると、厚いめっき厚が必要な第１主面の突起電極３１０と、第２主面の回路とを同時に形成するために効率が良い。さらに図１Ｂの（ｇ）に示す電解めっき後の状態で突起電極３１０上あるいはＢＧＡパッド上に表面処理層を形成しても良い。表面処理の種類としてはＮｉ−Ａｕめっき、Ｎｉ−Ｐｄ−Ａｕめっき、ＯＳＰ、錫めっき、Ｓｎ−Ａｇめっき、溶融半田めっき等を行っても良い。さらに表面処理後に半田層を形成しても良く。表面処理および半田形成方法は従来の公知技術を用いることができる。
【００４１】
続いて図１Ｂの（ｇ）に示すレジストパターン３０７を剥離後、不要となった金属シード層をエッチングによって除去する。さらに図１Ｃの（ｈ）の工程で基板表裏にソルダーレジスト層を形成し、フォトリソグラフィー法によってソルダーレジストパターン３１４を形成し、本実施形態に係るパッケージ基板が製造される。
【００４２】
半導体チップ３１２を突起電極３１０上に形成し、半田ボール３１３をＢＧＡパッド上に形成した半導体パッケージ基板の模式図を図１Ｃの（ｉ）に記載する。
【実施例】
【００４３】
（実施例１）
本発明の実施例を以下に示す。実施例１は図１Ｃの（ｈ）に示す４−４−１の層構造のパッケージ基板を製造した。実施例１を図１Ａの（ａ）〜（ｄ）までの工程に基づいて説明する。初めに、従来のプリント配線板製造方法により製造される４層の配線回路が形成されているコア基板３０１上両面に１５μｍｔの絶縁樹脂を真空ラミネート法にてラミネートし、熱硬化することによって絶縁樹脂層３０５を形成した。続いてパッケージ基板の第１主面側のみにＵＶ−ＹＡＧレーザーによって、ビア径２０μｍでビア３０６を形成した。このとき第２主面側の樹脂には層間接続用ビアホールは形成しない。続いて本基板をアルカリ性過マンガン酸浴に浸漬してレーザースミア除去後、無電解めっき層を０．５μｍで形成した。続いて厚さ１０μｍのドライフィルムレジストを第１および第２主面にラミネート法で形成した。続いて第１主面のみに最小回路パターンがＬ／Ｓ＝５μｍ／５μｍとなるフォトマスクを用いてステッパー露光機で露光した。第２主面のドライフィルムレジストは全面露光を行い、第２主面全面にレジスト層３０７を形成した。続いて、１％炭酸ソーダ溶液でスプレー現像を発生させた。さらに電解めっきによって回路厚を７μｍにて回路配線を作成した。
【００４４】
続いて図１Ｂの（ｅ）〜（ｇ）及び１Ｃの（ｈ）の工程に基づいて実施例１のパッケージ基板の作成を説明する。図１Ｂの（ｅ）に示すようにビルトアップ工程を３回繰り返し、４層目の樹脂ラミネートまで完成させた。続いて図１Ｂの（ｆ）に記載するように第１主面にはＵＶ−ＹＡＧレーザーを用いて２０μｍのビア３０６を形成し、第２主面には同レーザー加工機を用いて、６０μｍのビア径でビア３０９を形成した。続いて過マンガン酸溶液に浸漬し、スミア除去後に無電解めっきを１μｍの厚みで形成した。さらに図１Ｂの（ｇ）に示すように両面にドライフィルムレジストを２５μｍで形成した。第１主面側は直径３０μｍ、ピッチ５０μｍで突起電極パターンを形成し、第２主面はＢＧＡパッドおよび回路パターンを形成した。続いて表裏に電解銅めっきを表裏２０μｍで形成した。続いて両面に電解Ｎｉ−Ａｇめっき後にＳｎ−Ａｇ半田めっきを３μｍの高さで行った。レジスト剥離後にシード層をエッチング除去した。続いて図１Ｃの（ｈ）に記載するようにソルダーレジストを形成後、フォトリソグラフィーにより開口を形成した。
【００４５】
（比較例１）
比較例１は第２主面に４層樹脂をラミネートせずに１層のみ形成した場合の例である。コア基板上両面に１５μｍの絶縁樹脂をラミネートした後に、第１主面のみにビアを２０μｍで形成し、デスミア処理、無電解めっき、フォトレジストパターニングを行う。第１主面は回路形成し、第２主面はレジストを全面露光することでレジスト層を形成する。レジスト剥離、電解めっき後、シード層除去を行う。さらに第１主面のみに樹脂層を形成し、第２主面には樹脂を形成せずに実施例１と同様に行い、最外層の形成方法は実施例１と同方法で行った。
【００４６】
（比較例２）
比較例２は第１主面に突起電極を形成せずに従来のボール搭載工法により半田バンプを形成した例である。半田バンプはピッチ５０μｍ、直径３０μｍの半田ボールをボール搭載工法により搭載しバンプ形成した。
【００４７】
（比較例３）
比較例３は第２主面にも最小パターン幅がＬ／Ｓ＝５μｍ／５μｍの配線形成をした半導体パッケージ基板の例である。層構造は２−４−２の対照な層構造を有する。第２主面に形成される配線は第１主面と同じ工法・配線幅で作成した以外は実施例１と同工程で作成した。
【００４８】
実施例１および比較例による半導体パッケージ基板の結果を表１に記載する。
【００４９】
【表１】
0006394136.tif 000002
【００５０】
実施例１では、製造の収率も良く作成可能である。比較例２は、第１主面に突起電極を形成しない以外は実施例１と同じ工程であるため、収率が良好であった。比較例１では第２主面の樹脂層１層に対してデスミア処理が４回分多く入ることから、配線回路およびＢＧＡパットの剥離が観測され、収率が低い結果となった。比較例３は第１および第２主面のビルトアップ層構成が対称な構造であり、両面共に微細配線が形成される構成となっているが、比較例３は装置搬送コンベアの接触起因での配線剥離が観測されることが原因で低い収率となっている。
【００５１】
パッケージ反り量評価の結果、実施例１、比較例２および３は表裏形成される樹脂層厚の総厚が対称になることから良好な結果を示すが、比較例１の基板では、表裏の樹脂層総厚が非対称になるものは反りが大きく３２０．１μｍと大きくなった。なお、マイナスの符号は第１主面を上面に配置したときに上に凸、プラスの符号は下に凸になる反り方向を示している。
【００５２】
１次実装評価はテグチップを実装後に温度サイクルテストを行ったときの合格率を示すが、実施例１は良好な結果を示したが、比較例１はパッケージ反りによる搭載不能であった。比較例２においては第１主面の半田バンプ径製方法がボール搭載工法であることから、テグチップ搭載直後にショートが多発してＮＧとなった。故障解析の結果、半田同士がブリッチしてショートすることに起因することが判明した。
【００５３】
２次実装評価は、印刷配線板上に半導体パッケージ基板を搭載し、温度サイクルテスト実施後の合格率を示す。実施例１および類似構造を持つ比較例２は良好な結果を示した。
比較例１はパッケージ反りが大きく、温度サイクルの変形も大きくなることに起因して合格率は低い結果となっている。比較例３に関しては、２次実装のＢＧＡ接続部は問題なかったが、印刷配線板と半導体パッケージ基板との熱膨張係数差異に起因するストレスが微細な２０μｍの微細なビア底部への応力集中が起きたことに起因して悪化する結果となった。
【００５４】
実施例１および比較例の結果、本発明による半導体パッケージ基板によれば、半導体チップの微細化、高信頼化に寄与することが可能となる。すなわち第１主面のみに必要となる微細多層配線を効率よくかつ歩留まり良く形成することができる。さらには第２主面には今までどおりの比較的太い配線を形成することによって、２次実装信頼性を確保することが可能となる。表裏の配線総数が非対称であるのにもかかわらず、積層樹脂総厚が対称になることから、反りを効果的に抑制することができる。よって反りに起因する実装性の低下による歩留まり低下、さらには信頼性の低下を阻止することが可能となる。
【００５５】
以上で説明したように、本発明によれば、コア基板を中心として表裏にビルトアップ形成される半導体のパッケージ基板であって、半導体チップが搭載される側片面のビルトアップ配線密度が著しく高く、かつ高密度配線側片面に有するビルトアップ層数がもう一方の面側よりも多くなる非対称な配線層構造であっても、反りが少なくかつ搭載する半導体チップの狭ピッチ化に対応しながらも歩留まり良く、安価に効率よく製造できるパッケージ基板とその製造方法を提供できる。
【産業上の利用可能性】
【００５６】
本発明は、さまざまな半導体チップを搭載するためのパッケージ基板に適用可能である。
【符号の説明】
【００５７】
１０１    メモリチップ
１０２    ＴＳＶ；Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ
１０３    バンプ
１０４    パッケージ基板
１０５    ロジックチップ
１０６    シリコンインターポーザー
２０１    絶縁樹脂層
２０２    絶縁樹脂層あるいはソルダーレジスト
２０３    電極パッド
２０４    ソルダーレジストあるいは絶縁樹脂開口
２０５    金属層
２０６    レジスト層
２０７    レジスト開口
２０８    半田層
２０９    金属バンプ
３０１    コア基板
３０２    スルーホール
３０３    コア基板のビア
３０４    コア基板の配線回路
３０５    絶縁樹脂層
３０６    第１主面に形成されるビアホール
３０７    レジスト層
３０８    第１主面に形成される配線回路
３０９    第２主面に形成されるビアホール
３１０    突起電極
３１１    ＢＧＡパッドおよび／あるいは第２主面の配線回路
３１２    半導体チップ
３１３    半田ボール
３１４    ソルダーレジストパターン
【図１Ａ】
0006394136.tif 000003
【図１Ｂ】
0006394136.tif 000004
【図１Ｃ】
0006394136.tif 000005
【図２】
0006394136.tif 000006
【図３】
0006394136.tif 000007