(57)【特許請求の範囲】
【請求項１】
差動増幅器のための高周波変圧器であって、
ＣＭＯＳ工程を通じてＩＣチップ内に集積されて形成され、前記ＩＣチップに含まれたトランジスタの差動信号線に連結される第１金属線路と、
線路幅が前記第１金属線路よりも広くなるようにＭＥＭＳ工程を通じてＭＥＭＳチップ内に形成され、前記第１金属線路の上部に離隔した状態で前記第１金属線路と磁気的に結合される第２金属線路と、を含み、
前記ＭＥＭＳチップは、前記ＩＣチップの上部に積層され、
前記第２金属線路は、前記高周波変圧器の１次側回路であり、外部から単一信号が入力され、
前記第１金属線路は、前記高周波変圧器の２次側回路であり、前記差動増幅器を構成する駆動増幅段と電力増幅段とのうち、前記駆動増幅段に含まれた前記トランジスタの入力側差動信号線に連結され、前記１次側回路に印加された前記単一信号を差動信号に変換する、差動増幅器のための高周波変圧器。
【請求項２】
差動増幅器のための高周波変圧器であって、
ＣＭＯＳ工程を通じて第１ＩＣチップ内に集積されて形成され、前記第１ＩＣチップに含まれたトランジスタの差動信号線に連結される第１金属線路と、
線路幅が前記第１金属線路よりも広くなるようにＩＰＤ工程を通じて第２ＩＣチップ内に形成され、前記第１金属線路の上部に離隔した状態で前記第１金属線路と磁気的に結合される第２金属線路と、を含み、
前記第２ＩＣチップは、前記第１ＩＣチップの上部に積層され、
前記第２金属線路は、前記高周波変圧器の１次側回路であり、外部から単一信号が入力され、
前記第１金属線路は、前記高周波変圧器の２次側回路であり、前記差動増幅器を構成する駆動増幅段と電力増幅段とのうち、前記駆動増幅段に含まれた前記トランジスタの入力側差動信号線に連結され、前記１次側回路に印加された前記単一信号を差動信号に変換する、差動増幅器のための高周波変圧器。
【請求項３】
前記第１金属線路及び前記第２金属線路は、少なくとも１回の巻回数で形成され、前記巻回数が互いに異なる請求項１または２に記載の差動増幅器のための高周波変圧器。
【請求項４】
前記第２金属線路は、
前記第１金属線路と上下に対向して配されるが、互いに対向しない領域が一部存在するように、線路の幅方向に対して前記第１金属線路と一部ずれて配されている請求項１または２に記載の差動増幅器のための高周波変圧器。
【請求項５】
前記第１金属線路上に仮想接地ノードが形成され、前記仮想接地ノードに外部の直流電圧が印加される請求項１または２に記載の差動増幅器のための高周波変圧器。
【請求項６】
前記第１及び第２金属線路間の間隔は、
前記ＭＥＭＳチップ内で前記第２金属線路の下部に形成される絶縁層の厚さによって決定される請求項１に記載の差動増幅器のための高周波変圧器。
【請求項７】
前記第１及び第２金属線路間の間隔は、
前記第２ＩＣチップ内で前記第２金属線路の下部に形成される絶縁層の厚さによって決定される請求項２に記載の差動増幅器のための高周波変圧器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器のための高周波変圧器に係り、より詳細には、増幅器の電力変換効率及び出力電力を向上させうる差動増幅器のための高周波変圧器に関する。
【背景技術】
【０００２】
図１は、一般的に集積回路上に形成される差動構造の増幅器構成を説明する図面である。図１を参照すれば、差動構造の増幅器は、入力部変圧器Ａ、駆動増幅段（Ｄｒｉｖｅｒ  Ｓｔａｇｅ）、電力増幅段（Ｐｏｗｅｒ  Ｓｔａｇｅ）、そして、出力部変圧器Ｂを含む。
【０００３】
図１で、入力部変圧器Ａは、単一信号（Ｓｉｎｇｌｅ−Ｅｎｄｅｄ  Ｓｉｇｎａｌ）ＲＦＩＮを入力されて差動信号に変換する。駆動増幅段は、差動信号を線増幅して電力増幅段が動作することができるパワーを作り、電力増幅段は、駆動増幅段から受信した信号をさらに大きなパワーで作り出す。出力部変圧器Ｂは、電力増幅段から受信した差動信号を結合して、再び単一信号ＲＦＯＵＴに変換する。
【０００４】
一般的に、増幅器内部動作は、差動構造であるとしても、増幅器の入力及び出力信号は、単一信号で形成される場合が多いために、増幅器に入力される単一信号を差動信号に変換する入力部変圧器Ａと、増幅器から出力される差動信号を単一信号に変換する出力部変圧器Ｂの使用は、必須である。
【０００５】
入力及び出力部変圧器は、単に単一信号と差動信号との変換役割だけではなく、寄生インダクタンス成分及び巻回比などによって入力部及び出力部の整合回路としての役割を行う。特に、出力部変圧器Ｂの巻回比及び寄生インダクタンス成分は、出力整合部の形成に非常に重要な役割を行うが、これは、直ちに全体増幅器の電力変換効率、最大出力電力などに直接的な影響を及ぼす。したがって、出力部変圧器Ｂの１次側及び２次側金属線路間の間隔、全体的な大きさ、金属線路の幅、１次側と２次側金属線路間の巻回比などは、目標とする増幅器の出力電力及び電力変換効率などの性能を考慮して決定される。
【０００６】
図２は、図１に示された出力部変圧器の形状を説明する図面である。図２は、電力増幅段１０の出力端の差動信号線に出力部変圧器２０の１次側２１が連結された形状を示す。
【０００７】
図２の（ａ）は、出力部変圧器２０の１次側２１と２次側２２とが１：１の巻回比を有する場合を示し、図２の（ｂ）は、１次側２１と２次側２２とが１：２の巻回比を有する場合を示す。１次側２１には、差動信号によって仮想接地２３が形成されるが、一般的には、仮想接地２３を通じて増幅器の電源電圧が供給される。したがって、出力部変圧器２０の２次側２２には、ＡＣあるいはＲＦ電流のみが存在するが、１次側２１には、ＡＣあるいはＲＦ電流だけではなく、ＤＣ電流が共に存在する。
【０００８】
図１及び図２の変圧器の例示は、集積回路上で変圧器が増幅段と共に集積化された場合である。一般的なＣＭＯＳ工程の場合、集積回路上で金属線路の厚さを増加させるためには、過度な工程コストが要求される。したがって、図１及び図２のように、変圧器をＣＭＯＳ工程上に共に集積化させる場合には、変圧器を形成する金属線路の厚さは、一般的な０．５〜２．０μｍの範囲を有する。金属線路の厚さは、低電力を扱う時は大きく問題がないが、０．１Ｗａｔｔ以上の高出力電力を扱う時は、変圧器での電力漏水が無視することができないほど増加して、電力変換効率を減少させる原因となる。それだけではなく、出力部変圧器での電力損失は、増幅器の最大出力電力を減少させる原因となり、入力部変圧器での電力損失は、増幅器の電力利得を減少させる原因となる。
【０００９】
それを解決するための従来技術として、変圧器をＣＯＭＳ工程ではないＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ  Ｐａｓｓｉｖｅ  Ｄｅｖｉｃｅ）工程を通じて形成する方式がある。このようなＩＰＤ工程によって製造された素子は、ＣＭＯＳの場合のように、集積回路チップに分類される。但し、ＩＰＤ工程は、ＣＭＯＳ工程とは異なって、トランジスタやダイオード工程を含まず、抵抗、インダクター、キャパシタなどの受動素子のみを形成する工程を有する。
【００１０】
ＩＰＤ技術によって形成される金属線路は、ＣＭＯＳ工程によって形成される金属線路に比べて、低生産コストでさらに厚く形成可能であり、結果的に、ＣＭＯＳ工程によって形成された場合よりも変圧器の抵抗性損失を減少させることができる。それだけではなく、一般的なＣＭＯＳ工程では、損失性基板によって金属線路に流れるＡＣあるいはＲＦ信号の減衰が起こるが、ＩＰＤの場合、基板損失を容易に減少させることができる。したがって、変圧器をＩＰＤで形成する場合、全体的な電力損失が減少する利点がある。
【００１１】
図３は、ＣＭＯＳ工程で形成される増幅段にＩＰＤ工程で形成される変圧器を連結する概念を示す図面である。図３は、電力増幅段３０の出力に出力部変圧器４０の１次側４１が連結された形状であり、変圧器４０の１次側４１と２次側４２の巻回比は、１：２である場合である。
【００１２】
変圧器４０をＩＰＤ工程で形成する場合、１つの増幅器を設計するためには、ＩＰＤ工程を通じて形成される変圧器４０とＣＭＯＳ工程を通じて形成される電力増幅段３０とを互いに連結する製造過程がさらに発生する。この際、ＣＭＯＳとＩＰＤ工程間の回路連結は、一般的にボンディングワイヤ５０を使う。
【００１３】
しかし、ボンディングワイヤは、集積回路工程とは異なって、製造誤差が相対的に大きくて、高周波数帯域を有する増幅器に適用が難しいという問題点がある。また、ボンディングワイヤによる電力損失問題が存在し、２本のボンディングワイヤを正確に同じ形状と寄生インダクタンスで製造することが不可能である。したがって、ボンディングワイヤ間の非対称による電力漏水などを考慮すれば、ＩＰＤ工程による期待効果は減少する。それだけではなく、前記図２は、変圧器と増幅段とがＣＭＯＳ工程を通じて１つの集積回路内に構成可能であるが、図３は、２つの集積回路を別個に構成した後、連結するものなので、全体回路の大きさが増加する問題がさらに発生する。
【００１４】
このような問題点を解消するためのさらに他の従来技術は、入力部または出力部変圧器をＭＥＭＳ工程を用いて形成するものである。図４は、ＣＭＯＳ工程で形成される増幅段にＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）工程で形成される変圧器を連結する概念を示す図面である。図４は、電力増幅段６０に出力部変圧器７０の１次側７１が連結された形状であり、１次側７１と２次側７２の巻回比が、１：２である場合である。
【００１５】
一般的に、ＭＥＭＳ工程は、ＣＭＯＳ工程が完了した後、ＣＭＯＳ  ＩＣ上に後続工程を通じて金属ラインを形成する。したがって、ＣＭＯＳ上に形成される電力増幅段６０とＭＥＭＳで形成される変圧器７０は、ＭＥＭＳ工程上でのビア８０（Ｖｉａ）を通じて互いに連結される。結果的に、図４の方法は、ＩＰＤで形成される変圧器に比べて、全体的なシステムの大きさを減少させ、ビアの場合、ボンディングワイヤよりも工程誤差が非常に少ないために、再現性のある回路の生産が可能である。
【００１６】
しかし、図４の場合、ＭＥＭＳ工程で形成される変圧器とＣＭＯＳ工程で形成される増幅器とを連結するビア８０部分で抵抗性電力損失が発生する。また、ＭＥＭＳ工程の場合、ＣＭＯＳ工程に比べて、解像度が低いので、図４に示した２つのビア８０間の距離、すなわち、差動信号ライン間の距離も、ＣＭＯＳ上に形成される変圧器の場合よりも広い空間が必要であり、ビア形成に要求されるＣＭＯＳ上のパッド６１（ＰＡＤ）も、広く形成されなければならない。
【００１７】
したがって、図４のように、ＭＥＭＳ工程で形成される変圧器の場合、ＭＥＭＳ上で形成される変圧器とＣＭＯＳ上で形成される増幅器とを互いに連結する過程でＣＭＯＳの回路面積が増加し、ビアによる電力損失が発生する。その他にも、さらに他の問題点があるが、これは、図５に示されている。
【００１８】
図５は、図４で変圧器の線路部分を表現した図面である。ＭＥＭＳ工程の場合、金属線路の厚さをＣＭＯＳに比べて、増加させることができて、金属線路の抵抗成分を減少させうる利点はあるが、解像度がＣＭＯＳ工程に比べて、相対的に低いために、隣接した２つの金属線路間の間隔Ｌが、ＣＭＯＳに比べて、相対的に広くならなければならない。これは、変圧器の大きさを増加させる主要原因となる。
【００１９】
それだけではなく、変圧器の場合、隣接した２つの金属線路の間の磁気的結合によって１次側の電力が２次側に伝達される過程を経るが、隣接した２つの金属線路の間隔Ｌが広くなる場合、磁気的結合が弱化されて、結果的に１次側から２次側への電力伝達が容易になされることができなくなるので、電力変換効率が悪化するという問題点がある。
【００２０】
現在までＭＥＭＳ技術自体が有する利点である低い抵抗損失についての研究次元での報告は多くなされたが、実質的にＭＥＭＳ技術が集積回路に適用された例が極めて少ないという主な理由は、実際にＣＭＯＳ適用のために不可避であるビア形成過程、及びそれによって発生する損失、そして、低解像度によって要求される追加的な回路面積と低い磁気的結合のためである。
【００２１】
結論的に、差動構造の増幅器のための入力部及び出力部変圧器を形成するに当って、図２のように、ＣＭＯＳ工程上で増幅段と変圧器とを共に集積化して形成する場合には、全体回路の大きさが減少する利点があるが、一方、薄い金属線路の厚さ問題で抵抗性損失が高く、損失性基板問題で渦電流による電力漏水が発生するという問題点がある。
【００２２】
また、図３のように、ＩＰＤを用いて変圧器を形成する場合、ＩＰＤ工程が簡単であるという利点があるが、一方、ボンディングワイヤの非対称と抵抗による電力損失及び全体的な回路の大きさが増加するという問題点がある。
【００２３】
また、図４のように、ＭＥＭＳ工程を用いて変圧器を形成する場合、回路の全体大きさは、ＩＰＤで形成する場合よりも減少し、ＩＰＤを用いる場合とは異なって、ボンディングワイヤを使わなくても良いという利点があるが、一方、工程段階が複雑であり、ビアによる電力漏水が発生し、低解像度によって金属線路間を近く形成することができないために、磁気的結合が弱くなり、電力変換効率が低下するという問題点がある。
【００２４】
本発明の背景となる技術は、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】韓国登録特許第０７４３９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
本発明は、差動構造で形成される増幅器の電力変換効率及び出力電力を向上させうる差動増幅器のための高周波変圧器を提供するところにその目的がある。
【課題を解決するための手段】
【００２７】
本発明は、差動増幅器のための高周波変圧器であって、ＣＭＯＳ工程を通じてＩＣチップ内に集積されて形成され、前記ＩＣチップに含まれたトランジスタの差動信号線に連結される第１金属線路と、線路幅が前記第１金属線路よりも広くなるようにＭＥＭＳ工程を通じてＭＥＭＳチップ内に形成され、前記第１金属線路の上部に離隔した状態で前記第１金属線路と磁気的に結合される第２金属線路と、を含み、前記ＭＥＭＳチップは、前記ＩＣチップの上部に積層され、前記第２金属線路は、前記高周波変圧器の１次側回路であり、外部から単一信号が入力され、前記第１金属線路は、前記高周波変圧器の２次側回路であり、前記差動増幅器を構成する駆動増幅段と電力増幅段とのうち、前記駆動増幅段に含まれた前記トランジスタの入力側差動信号線に連結され、前記１次側回路に印加された前記単一信号を差動信号に変換する、差動増幅器のための高周波変圧器を提供する。
【００２８】
また、本発明は、差動増幅器のための高周波変圧器であって、ＣＭＯＳ工程を通じて第１ＩＣチップ内に集積されて形成され、前記第１ＩＣチップに含まれたトランジスタの差動信号線に連結される第１金属線路と、線路幅が前記第１金属線路よりも広くなるようにＩＰＤ工程を通じて第２ＩＣチップ内に形成され、前記第１金属線路の上部に離隔した状態で前記第１金属線路と磁気的に結合される第２金属線路と、を含み、前記第２ＩＣチップは、前記第１ＩＣチップの上部に積層され、前記第２金属線路は、前記高周波変圧器の１次側回路であり、外部から単一信号が入力され、前記第１金属線路は、前記高周波変圧器の２次側回路であり、前記差動増幅器を構成する駆動増幅段と電力増幅段とのうち、前記駆動増幅段に含まれた前記トランジスタの入力側差動信号線に連結され、前記１次側回路に印加された前記単一信号を差動信号に変換する、差動増幅器のための高周波変圧器を提供する。
【００３２】
また、前記第１金属線路及び前記第２金属線路は、少なくとも１回の巻回数で形成され、前記巻回数が互いに異なりうる。
【００３３】
また、前記第２金属線路は、前記第１金属線路と上下に対向して配されるが、互いに対向しない領域が一部存在するように、線路の幅方向に対して前記第１金属線路と一部ずれて配されている。
【００３４】
また、前記第１金属線路上に仮想接地ノードが形成され、前記仮想接地ノードに外部の直流電圧が印加されうる。
【００３５】
また、前記第１及び第２金属線路間の間隔は、前記ＭＥＭＳチップ内で前記第２金属線路の下部に形成される絶縁層の厚さによって決定されうる。
【００３６】
また、前記第１及び第２金属線路間の間隔は、前記第２ＩＣチップ内で前記第２金属線路の下部に形成される絶縁層の厚さによって決定されうる。
【発明の効果】
【００３７】
本発明による差動増幅器のための高周波変圧器によれば、差動構造の増幅器のための変圧器を形成するに当って、変圧器の１次側線路は、ＣＭＯＳ工程を通じる回路チップ内に増幅段と共に集積させて形成し、２次側線路は、ＭＥＭＳまたはＩＰＤ工程を通じる回路チップ内に形成することによって、全体増幅器大きさの過度な増加なしでも、増幅器の電力変換効率及び出力電力を向上させうる利点がある。
【図面の簡単な説明】
【００３８】
【図１】一般的に集積回路上に形成される差動構造の増幅器構成を説明する図面である。
【図２】図１に示された出力部変圧器の形状を説明する図面である。
【図３】ＣＭＯＳ工程で形成される増幅段にＩＰＤ工程で形成される変圧器を連結する概念を示す図面である。
【図４】ＣＭＯＳ工程で形成される増幅段にＭＥＭＳ工程で形成される変圧器を連結する概念を示す図面である。
【図５】図４で変圧器の線路部分を表現した図面である。
【図６】本発明の第１実施形態による高周波変圧器が増幅器の電力増幅段の出力部分に形成された形状を示す図面である。
【図７】本発明の第２実施形態による高周波変圧器が増幅器の駆動増幅段の入力部分に形成された形状を示す図面である。
【図８】図６に示された高周波変圧器の一部の断面を概略的に図示した図面である。
【図９】図８に示された１次側及び２次側金属線路に対する線路幅の変形例を示す図面である。
【図１０】図６に示された高周波変圧器の巻回比を変形した図面である。
【図１１】図１０に示された高周波変圧器の一部の断面を概略的に図示した図面である。
【発明を実施するための形態】
【００３９】
以下、添付した図面を参照して、本発明の実施形態について当業者が容易に実施できるように詳しく説明する。しかし、本発明は、さまざまな異なる形態として具現され、ここで説明する実施形態に限定されるものではない。そして、図面で本発明を明確に説明するために、説明と関係のない部分は省略し、明細書全体を通じて類似した部分については、類似した図面符号を付する。
【００４０】
明細書全体で、ある部分が他の部分と“連結”されているとする時、これは、“直接連結”されている場合だけではなく、その中間に他の素子を挟んで“電気的に連結”されている場合も含む。また、ある部分が、ある構成要素を“含む”とする時、これは、特に反対される記載のない限り、他の構成要素を除くものではなく、他の構成要素をさらに含むことができることを意味する。
【００４１】
本発明は、差動増幅器のための高周波変圧器に関するものであって、本発明の実施形態によれば、差動構造で形成される増幅器の入力部及び出力部に要求される変圧器の形成において、変圧器の１次側と２次側線とのうち、１つは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程を通じる回路チップに集積して形成し、残りの１つは、ＭＥＭＳまたはＩＰＤ工程を通じる回路チップに形成して具現可能である。
【００４２】
差動構造の増幅器は、一般的に、図１のように、入力部変圧器Ａ、駆動増幅段、電力増幅段、出力部変圧器Ｂを含むが、本発明の実施形態による変圧器は、図１に示された入力部変圧器Ａ及び出力部変圧器Ｂを示す。
【００４３】
一般的に、高周波変圧器を構成する１次側と２次側線路は、互いに物理的には分離されており、互いに磁気的に結合されて動作する。既存の場合、変圧器の１次側と２次側とを１つの単一工程で具現するが、一方、本発明の実施形態は、１次側（または、２次側）は、増幅段の製造と同じＣＭＯＳ工程で製造し、２次側（または、１次側）は、ＭＥＭＳまたはＩＰＤ工程で製造する方法を使う。
【００４４】
このように、本発明の実施形態は、１次側と２次側との金属線路の製造工程が異なるが、それを利用すれば、変圧器全体を単一のＣＭＯＳ工程、ＭＥＭ工程またはＩＰＤ工程で製造する従来技術の問題点を解決し、各技術が有する長所を極大化することができる。
【００４５】
以下、本発明の実施形態による差動増幅器のための高周波変圧器の構成に関してさらに具体的に説明する。また、説明の便宜上、ＭＥＭＳとＩＰＤとのうち、ＭＥＭＳ工程を用いた場合を代表例として説明する。
【００４６】
図６は、本発明の第１実施形態による高周波変圧器が増幅器の電力増幅段の出力部分に形成された形状を示す図面である。
【００４７】
図６に示された高周波変圧器１００は、電力増幅段１１から出力された差動信号を単一信号に変換して出力する出力部変圧器に該当する。したがって、このような図６の場合において、第１金属線路１１０は、変圧器１００の１次側（Ｐｒｉｍａｒｙ  Ｐａｒｔ）回路であり、第２金属線路１２０は、２次側（Ｓｅｃｏｎｄａｒｙ  Ｐａｒｔ）回路を示す。
【００４８】
本発明の第１実施形態による高周波変圧器１００は、第１金属線路１１０及び第２金属線路１２０を含む。第１金属線路１１０は、ＣＭＯＳ工程を通じてＩＣチップ１０内に集積されて形成されるが、具体的には、図６のように、ＩＣチップ１０に含まれたトランジスタ（電力増幅段１１内のトランジスタ）の出力側差動信号線に連結される形態で集積される。第１金属線路１１０の中央部分には、差動信号による仮想接地ノード１１１が形成され、外部直流電圧が印加されうる。
【００４９】
第２金属線路１２０は、ＭＥＭＳ工程を通じてＭＥＭＳチップ２０内に形成される。ここで、ＭＥＭＳチップ２０は、ＩＣチップ１０の上部に積層される形態を有する。したがって、第２金属線路１２０は、第１金属線路１１０の上部に離隔した状態で第１金属線路１１０と磁気的に結合可能である。図６の場合、説明の便宜上、２つのチップ１０、２０の間を若干浮かせて図示したものであって、実際には、図８のように互いに積層された形態を有する。
【００５０】
本発明の実施形態で、ＩＣチップ１０は、ＣＭＯＳ工程を通じて製造される集積回路チップであって、具体的には、ＣＭＯＳ工程を通じて製造される増幅器集積回路が含まれたチップを意味する。図６の場合、高周波変圧器１００の１次側である第１金属線路１１０は、増幅器集積回路と共にＩＣチップ１０内にＣＭＯＳ工程を通じて集積された形態を有するが、一方、高周波変圧器１００の２次側である第２金属線路１２０は、１次側とは分離されて１次側とは異なるＭＥＭＳ工程を通じてＭＥＭＳチップ２０上に具現される。
【００５１】
変圧器全体をＭＥＭＳ工程で具現した既存の図４の構造では、追加的なビアの連結が必要であり、ビアによる電力漏水とＣＭＯＳ上に広い面積のＰＡＤが要求されるという問題点があった。
【００５２】
しかし、図６による本発明の実施形態の場合、変圧器の１次側と２次側とを互いに異なる工程を通じて分離して形成しており、基本的に変圧器の１次側と２次側は、ＤＣ的に分離されたものであるために、従来とは異なって、別途のビアを形成する工程が全く必要がなくなる。
【００５３】
さらに、図６に示された変圧器１００の場合、１次側である第１金属線路１１０と２次側である第２金属線路１２０との距離を、十分に所望の通りに近く形成しうる。これは、ＭＥＭＳチップ２０内で第２金属線路１２０の下部に形成される絶縁層の厚さ（図８のｔ）調節のみで容易に具現されうる。
【００５４】
一般的に、ＭＥＭＳ工程の場合、解像度が低いために、隣接した金属線路間の距離をＣＭＯＳ工程に比べて、相対的に遠く形成しなければならない。したがって、変圧器の１次側と２次側とをいずれもＭＥＭＳ工程上に形成する図４の場合は、１次側と２次側線路間の間隔が広くて電力変換効率が落ちる。しかし、本実施形態による図６の場合、２つの金属線路１１０、１２０の間に該当する絶縁層の厚さｔのみ調節すれば良いので、１次側と２次側線路１１０、１２０間の距離を十分に近く形成することができて、磁気的結合力を向上させ、変圧器１００の電力変換効率を高めうる。
【００５５】
以上のように、本発明の実施形態の場合、ＭＥＭＳ工程上で形成される変圧器で必須的なビア工程と低解像度による問題が除去され、ＭＥＭＳ工程が有する金属線路の低い抵抗特性による効用性を極大化することができる。また、第１金属線路１１０の中央部分に形成される仮想接地ノード１１１を通じて増幅段の電源電圧を供給しなければならない場合を考慮して見れば、第１金属線路１１０自体がＣＭＯＳ工程上に形成されているために、既存の図４の場合よりも電源電圧を容易に印加することができる利点が存在する。
【００５６】
前述した図６の例示は、ＣＭＯＳ工程によるＩＣチップ１０の上部にＭＥＭＳチップ２０が積層された形態を例示したものであるが、本発明の実施形態は、ＩＣチップ１０の上部にＭＥＭＳ工程によるチップではない、ＩＰＤ工程によるＩＣチップが積層された形態に代替されうる。
【００５７】
ＩＰＤ工程は、受動集積素子を製造する工程であって、これを通じて製造された回路チップは、集積回路チップ（ＩＣチップ）に分類される。したがって、この場合、ＣＯＭＳ工程を通じる第１ＩＣチップ１０上にＩＰＤ工程を通じる第２ＩＣチップ２０が積層された形態を有する。第１ＩＣチップ１０には、ＣＭＯＳ工程を通じる第１金属線路１１０が集積されて形成され、第２ＩＣチップ２０には、ＩＰＤ工程を通じる第２金属線路１２０が集積されて形成される。また、このように、ＩＰＤ工程を用いた場合も、第１及び第２金属線路１１０、１２０間の間隔は、第２ＩＣチップ２０内で第２金属線路１２０の下部に形成される絶縁層の厚さを通じて調節可能である。
【００５８】
図７は、本発明の第２実施形態による高周波変圧器が増幅器の駆動増幅段の入力部分に形成された形状を示す図面である。
【００５９】
図７に示された高周波変圧器２００は、外部から入力された単一信号を差動信号に変換して、駆動増幅段１２の入力に印加する入力部変圧器に該当する。したがって、このような図７の場合において、第２金属線路２２０は、変圧器２００の１次側回路であり、第１金属線路２１０は、２次側回路を示す。
【００６０】
本発明の第２実施形態による高周波変圧器２００は、第１金属線路２１０及び第２金属線路２２０を含む。第１金属線路２１０は、ＣＭＯＳ工程を通じてＩＣチップ１０内に集積されて形成されるが、具体的には、図７のように、ＩＣチップ１０内に含まれたトランジスタ（駆動増幅段１２内のトランジスタ）の入力側差動信号線に連結される形態で集積される。
【００６１】
第２金属線路２２０は、ＭＥＭＳ工程を通じてＭＥＭＳチップ２０内に形成され、第１金属線路２１０の上部に離隔した状態で第１金属線路２１０と磁気的に結合される。したがって、１次側である第２金属線路２２０に単一信号が入力されれば、２次側である第１金属線路２１０は、単一信号を再び差動信号に変換して駆動増幅段１２に伝達する役割を果たす。第１金属線路２１０上に形成される仮想接地ノード２１１には、外部直流電圧が印加されうる。
【００６２】
このような図７のように、本発明による変圧器が入力部に使われる場合は、変圧器の１次側がＭＥＭＳまたはＩＰＤ工程で形成され、２次側がＣＭＯＳ上の金属線路で形成される。また、図７の場合も、第２金属線路２２０をＩＰＤ工程によるものに代替しうる。
【００６３】
図６及び図７の場合、変圧器の１次側及び２次側の役割のみ互いに変わったものである。図６及び図７による出力部及び入力部変圧器の例示で確認することができるように、その動作原理及び形成原理は、互いに同一なので、以下、図6の出力部変圧器を基準に本発明の実施形態を記述する。
【００６４】
図８は、図６に示された高周波変圧器の一部の断面を概略的に図示した図面である。図８で、ｔは、第１及び第２金属線路１１０、１２０の間に該当する絶縁層の厚さを示すものであって、ｔの大きさでよって２つの金属線路１１０、１２０間の間隔が決定される。
【００６５】
図８は、図６に示されたように、第１金属線路１１０の幅ｗ１と第２金属線路１２０の幅ｗ２とが同一である場合である。ここで、２つの金属線路１１０、１２０に対する線路幅と上下配置関係は、図８のように同じ状態として具現されるか、下記の図９のように異なる形態として具現可能である。
【００６６】
図９は、図８に示された１次側及び２次側金属線路に対する線路幅の変形例を示す図面である。図９の（ａ）は、ＭＥＭＳ工程による第２金属線路１２０がＣＭＯＳ工程による第１金属線路１１０の線路に比べて、線路幅が狭い場合（ｗ２＜ｗ１）であり、図９の（ｂ）は、その反対にＭＥＭＳ工程による第２金属線路１２０がＣＭＯＳ工程による第１金属線路１１０に比べて、線路幅が広い場合（ｗ２＞ｗ１）を示す。
【００６７】
図９の（ｃ）は、前記のように第１金属線路１１０と第２金属線路１２０とが互いに対向しているが、対向する面が一定部分ずれて配されたものである。具体的に、第２金属線路１２０は、第１金属線路１１０と互いに対向しない領域が一部存在するように、線路の幅方向に対して第２金属線路１２０が第１金属線路１１０と一部ずれて配されている。
【００６８】
ＣＭＯＳ工程による第１金属線路１１０とＭＥＭＳ工程による第２金属線路１２０との間隔が過度に隣接するように形成されれば、不用の寄生キャパシタンス成分が発生するが、図９の（ｃ）は、このような寄生キャパシタンス成分の抑制のための設計技法を示す。
【００６９】
図９の（ｃ）のように、２つの金属線路１１０、１２０が互いに完璧に対向するように位置するものではなく、互いに上下に重なる部分と重ならない部分とが存在するように位置する場合、寄生キャパシタンス、インダクタンス、そして、抵抗成分を自在に調節させうる。ここで、寄生キャパシタンス成分は、１次側と２次側とが互いに対向する面積の大きさで調節可能であり、インダクタンス及び抵抗成分は、互いに対向しない部分の広さで調節可能である。
【００７０】
本発明の実施形態で、第１金属線路１１０と第２金属線路１２０は、少なくとも１回の巻回数で形成可能であり、第１及び第２金属線路１１０、１２０間の巻回数が、互いに異なるように形成することも可能である。
【００７１】
図１０は、図６に示された高周波変圧器の巻回比を変形した図面である。このような図１０は、ＣＭＯＳ工程による第１金属線路１１０は、１回の巻回数で形成され、ＭＥＭＳ工程による第２金属線路１２０は、２回の巻回数で形成されたものであって、巻回比が１：２である場合を示す。
【００７２】
図１１は、図１０に示された高周波変圧器の一部の断面を概略的に図示した図面である。図１１の（ａ）は、図１０の構成を等価的に示したものであり、図１１の（ｂ）は、図１０とは反対に第１金属線路１１０を２回の巻回数で具現し、第２金属線路１２０を１回の巻回数で具現したものである。このような図１１は、２つの金属線路間の巻回比が１：２または２：１であることを図示したものであるが、本実施形態が、必ずしもこれに限定されず、巻回数と組合せを異ならせてさらに多様な形態にも変形可能である。
【００７３】
以上のような本発明の実施形態は、差動構造の増幅器に要求される変圧器を形成するに当って、従来技術によるＣＭＯＳ上に集積化する技術、ＩＰＤを用いる技術、ＭＥＭＳを用いる技術の問題点を解決し、各技術が有する長所を極大化することを確認することができる。
【００７４】
特に、本発明の実施形態は、変圧器の１次側と２次側線とのうち、何れか１つは、ＣＭＯＳ工程で製造し、他の１つは、ＭＥＭＳまたはＩＰＤ工程で製造することによって、変圧器全体をＭＥＭＳやＩＰＤ工程で製造する従来の図３及び図４の技術とは異なって、ビアやボンディングワイヤの連結が不要であって、電力漏水問題を解決し、それと同時に、全体的な増幅器のサイズを減少させ、電力変換効率と出力電力を増加させる。
【００７５】
以上のような本発明による差動増幅器のための高周波変圧器によれば、差動構造の増幅器のための変圧器を形成するに当って、変圧器の１次側線路は、ＣＭＯＳ工程を通じる回路チップ内に増幅段と共に集積させて形成し、２次側線路は、ＭＥＭＳまたはＩＰＤ工程を通じる回路チップ内に形成することによって、全体増幅器大きさの過度な増加なしでも、増幅器の電力変換効率及び出力電力を向上させうる利点がある。
【００７６】
本発明は、図面に示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００７７】
本発明は、差動増幅器のための高周波変圧器関連の技術分野に適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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