(57)【特許請求の範囲】
【請求項１】
一面（１０ａ）を有する基板（１０）と、
配線層（４０、６０）と層間絶縁膜（５０）とが交互に積層されることによって構成され、前記基板の一面上に配置された多層配線層（３０）と、を有する半導体装置において、
前記配線層のうちの前記基板側から第ｎ層目（ｎは自然数）の配線層は、前記基板の面方向における第１方向に沿って順に配置された３個以上である複数の下部電極（４１ａ〜４１ｃ）を有し、前記複数の下部電極において、他の下部電極に挟まれた領域が密領域となると共に前記密領域と異なる領域が疎領域となり、
前記層間絶縁膜は、前記密領域の下部電極上に位置する部分の膜厚が前記疎領域の下部電極上に位置する部分の膜厚より厚くされ、
前記配線層のうちの前記基板側から第（ｎ＋１）層目の配線層は、前記複数の下部電極とそれぞれ対向する複数の上部電極（６１ａ〜６１ｃ）を有し、
前記多層配線層内には、前記複数の下部電極、前記複数の上部電極、前記複数の下部電極と前記複数の上部電極との間の前記層間絶縁膜を有する複数のキャパシタ（Ｃ１〜Ｃ３）が構成され、
前記密領域の下部電極を有する密キャパシタの前記下部電極と前記上部電極との対向面積は、前記疎領域の下部電極を有する疎キャパシタの前記下部電極と前記上部電極との対向面積より大きくされていることを特徴とする半導体装置。
【請求項２】
前記複数の下部電極は、面積が互いに等しくされていると共に、互いの間の長さが等しくされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記密キャパシタの上部電極は、面積が前記疎キャパシタの上部電極より大きくされていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の上部電極は、外形が互いに等しくされていると共に、前記基板の一面に対する法線方向に貫通する貫通孔（６２ａ〜６２ｃ）がそれぞれ形成されており、
前記密キャパシタの上部電極に形成される貫通孔は、前記法線方向と直交する平面の断面積が前記疎キャパシタの上部電極に形成される貫通孔より小さくされていることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第ｎ層目の配線層は、前記複数の下部電極から前記第１方向と直交する方向であって前記基板の面方向に沿った第２方向にそれぞれ３個以上の前記下部電極（４１ｄ〜４１ｉ）を有し、前記複数の下部電極において、前記第１、第２方向において他の下部電極に挟まれた領域が高密領域となると共に、前記第１方向および前記第２方向のいずれか一方の方向においてのみ他の下部電極に挟まれた領域が低密領域となり、前記高密領域および前記低密領域と異なる領域が前記疎領域となり、
前記層間絶縁膜は、前記高密領域の下部電極上に位置する部分、前記低密領域の下部電極上に位置する部分、前記疎領域の下部電極上に位置する部分の順に膜厚が薄くなり、
前記高密領域の下部電極を有する高密キャパシタの下部電極と上部電極との対向面積は、前記低密領域の下部電極を有する低密キャパシタの下部電極と上部電極との対向面積より大きくされていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記第ｎ層目の配線層は、前記第１方向に沿って前記下部電極（４１ａ〜４１ｄ）を４個有しており、
前記多層配線層内には、前記密キャパシタと前記疎キャパシタとが接続されて合成キャパシタ（Ｃ１´、Ｃ２´）が構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項７】
前記第ｎ層目の配線層は、４個の前記下部電極から前記第１方向と直交する方向であって前記基板の面方向に沿った第２方向にそれぞれ４個の前記下部電極（４１ｅ〜４１ｐ）を有することによって１６個の下部電極を有し、前記複数の下部電極において、前記第１、第２方向において他の下部電極に挟まれた領域が高密領域となると共に、前記第１方向および前記第２方向のいずれか一方の方向においてのみ他の下部電極に挟まれた領域が低密領域となり、前記高密領域および前記低密領域と異なる領域が前記疎領域となり、
前記高密領域の下部電極を有する高密キャパシタと前記疎キャパシタとが接続されて合成キャパシタ（Ｃ１´〜Ｃ４´、Ｃ１１´、Ｃ１２´）が構成されていると共に、前記低密領域の下部電極を有する低密キャパシタ同士が接続されて合成キャパシタ（Ｃ５´〜Ｃ８´、Ｃ１３´、Ｃ１４´）が構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の一面上に多層配線層が配置され、当該多層配線層内にキャパシタが構成されている半導体装置に関するものである。
【背景技術】
【０００２】
従来より、シリコン等の基板上に多層配線層が配置され、当該多層配線層内にキャパシタが構成されている半導体装置が知られている（例えば、特許文献１参照）。具体的には、このような半導体装置では、多層配線層は配線層と層間絶縁膜とが交互に積層されて構成されている。そして、基板側から第ｎ層目（ｎは自然数）の配線層で下部電極が構成されていると共に、第（ｎ＋１）層目の配線層で上部電極が構成され、下部電極と上部電極との間の絶縁膜が誘電膜とされてキャパシタが構成されている。
【０００３】
このような半導体装置は、基板を用意し、基板上に、金属膜を成膜する工程、金属膜をパターニングして配線層を形成する工程、層間絶縁膜を形成する工程、層間絶縁膜のうちの基板側と反対側をＣＭＰ（Chemical Mechanical Polishing）法で平坦化する工程を繰り返し行うことによって製造される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１４６６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような半導体装置において、多層配線層内に同じ容量を有する複数のキャパシタを形成する場合があり、このような半導体装置は、上記製造方法において、金属膜のパターニングの仕方を変更することによって製造される。
【０００６】
しかしながら、層間絶縁膜をＣＭＰ法で平坦化する場合には、ＣＭＰ法は研磨する層間絶縁膜が覆っている配線層（下地膜）の影響を受ける。具体的には、ＣＭＰ法は、研磨パッドが接触する部分からの圧力によって弾性変形するため、層間絶縁膜は、配線層が密になっている部分上では厚くなり易く、配線層が疎になっている部分上では薄くなり易い。つまり、例えば、多層配線層内において、基板の面方向における一方向に沿って３つの下部電極を順に配置した場合、中央の下部電極上では層間絶縁膜が厚くなり易く、当該下部電極を挟む２つの外側の下部電極上では層間絶縁膜が薄くなり易い。すなわち、中央のキャパシタでは層間絶縁膜が厚くなり易く、外側の２つのキャパシタでは層間絶縁膜が薄くなり易い。したがって、層間絶縁膜内に構成される各キャパシタの容量がばらつくという問題がある。
【０００７】
本発明は上記点に鑑みて、多層配線層内に構成される各キャパシタの容量がばらつくことを抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、一面（１０ａ）を有する基板（１０）と、配線層（４０、６０）と層間絶縁膜（５０）とが交互に積層されることによって構成され、基板の一面上に配置された多層配線層（３０）と、を有する半導体装置において、以下の点を特徴としている。
【０００９】
すなわち、配線層のうちの基板側から第ｎ層目（ｎは自然数）の配線層は、基板の面方向における第１方向に沿って順に配置された３個以上である複数の下部電極（４１ａ〜４１ｃ）を有し、複数の下部電極において、他の下部電極に挟まれた領域が密領域となると共に密領域と異なる領域が疎領域となり、層間絶縁膜は、密領域の下部電極上に位置する部分の膜厚が疎領域の下部電極上に位置する部分の膜厚より厚くされ、配線層のうちの基板側から第（ｎ＋１）層目の配線層は、複数の下部電極とそれぞれ対向する複数の上部電極（６１ａ〜６１ｃ）を有し、多層配線層内には、複数の下部電極、複数の上部電極、複数の下部電極と複数の上部電極との間の層間絶縁膜を有する複数のキャパシタ（Ｃ１〜Ｃ３）が構成され、密領域の下部電極を有する密キャパシタの下部電極と上部電極との対向面積は、疎領域の下部電極を有する疎キャパシタの下部電極と上部電極との対向面積より大きくされていることを特徴としている。
【００１０】
これによれば、密キャパシタの下部電極と上部電極との対向面積と、疎キャパシタの下部電極と上部電極との対向面積を調整することにより、密キャパシタの容量と疎キャパシタの容量とがばらつくことを抑制できる。
【００１１】
また、請求項６に記載の発明のように、第ｎ層目の配線層は、第１方向に沿って下部電極（４１ａ〜４１ｄ）を４個有しており、多層配線層内には、密キャパシタと疎キャパシタとが接続されて合成キャパシタ（Ｃ１´、Ｃ２´）が構成されるものとできる。
【００１２】
これによれば、密キャパシタと疎キャパシタとを接続して２つの合成キャパシタが構成されている。このため、各合成キャパシタには、密領域の下部電極を有する密キャパシタの成分と、疎領域の下部電極を有する疎キャパシタの成分とが共に含まれることになるため、各容量がばらつくことを抑制できる。
【００１３】
さらに、キャパシタは膜厚によって容量の電圧依存性が変化するため、密キャパシタと疎キャパシタとを接続して２つの合成キャパシタとすることにより、各合成キャパシタの容量の電圧依存性がばらつくことも抑制できる。
【００１４】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置の平面図である。
【図３】図１に示す半導体装置の製造工程を示す断面図である。
【図４】単位面積あたりの容量と、温度特性との関係を示す図である。
【図５】本発明の第２実施形態における半導体装置の断面図である。
【図６】図５に示す半導体装置の平面図である。
【図７】本発明の第３実施形態における半導体装置の平面図である。
【図８】本発明の第４実施形態における半導体装置の平面図である。
【図９】本発明の第５実施形態における半導体装置の平面図である。
【図１０】本発明の第５実施形態の変形例における半導体装置の平面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１に示されるように、半導体装置は、シリコン基板等の基板１０を有し、当該基板１０には図示しないダイオードやトランジスタ等の半導体素子が形成されている。そして、基板１０の一面１０ａ上には酸化膜２０を介して多層配線層３０が配置されており、本実施形態では当該多層配線層３０内に第１〜第３キャパシタＣ１〜Ｃ３が構成されている。
【００１８】
具体的には、本実施形態の多層配線層３０は、第１配線層４０、層間絶縁膜５０、第２配線層６０が順に積層されて構成されており、第１配線層４０が酸化膜２０上に形成されている。
【００１９】
第１配線層４０は、Ａｌ等で構成されており、図１および図２に示されるように、基板１０の面方向における一方向を第１方向（図１および図２では紙面左右方向）、当該第１方向と直交する方向であって基板１０の面方向と平行な方向を第２方向としたとき、当該第１方向に沿って順に配置された第１〜第３下部電極４１ａ〜４１ｃと、当該第１〜第３下部電極４１ａ〜４１ｃと適宜接続される図示しない配線パターンとを有している。本実施形態では、第１〜第３下部電極４１ａ〜４１ｃは、それぞれ平面矩形状（正方形状）とされて面積が等しくされており、互いの間の長さが等しくされている。
【００２０】
なお、本実施形態では、上記のように第１〜第３下部電極４１ａ〜４１ｃが配置されており、第２下部電極４１ｂが第１、第３下部電極４１ａ、４１ｃに挟まれている。このため、第２下部電極４１ｂが本発明の密領域となり、第１、第３下部電極４１ａ、４１ｃが本発明の疎領域となる。また、図１は、図２中のI−I断面に相当しており、図２は、層間絶縁膜５０および保護膜７０を省略した平面図である。
【００２１】
層間絶縁膜５０は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）等で構成され、第１配線層４０を覆うように配置されている。そして、基板１０側と反対側がＣＭＰ法によって研磨されている。このため、層間絶縁膜５０は、密領域である第２下部電極４１ｂ上の膜厚が疎領域である第１、第３下部電極４１ａ、４１ｃ上の膜厚よりも厚くなっている。なお、第１、第３下部電極４１ａ、４１ｃ上の層間絶縁膜５０は、膜厚が等しくなっている。
【００２２】
第２配線層６０は、Ａｌ等で構成され、層間絶縁膜５０上に配置されている。そして、第１〜第３下部電極４１ａ〜４１ｃと対向する第１〜第３上部電極６１ａ〜６１ｃと、第１〜第３上部電極６１ａ〜６１ｃと適宜接続される図示しない配線パターンとを有している。これにより、第１〜第３下部電極４１ａ〜４１ｃと、第１〜第３上部電極６１ａ〜６１ｃと、第１〜第３下部電極４１ａ〜４１ｃおよび第１〜第３上部電極６１ａ〜６１ｃとの間に配置される誘電膜としての層間絶縁膜５０とにより、多層配線層３０内に第１〜第３キャパシタＣ１〜Ｃ３が構成されている。
【００２３】
なお、本実施形態では、第２キャパシタＣ２が密領域となる第２下部電極４１ｂを有し、第１、第３キャパシタＣ１、Ｃ３が疎領域となる第１、第３下部電極４１ａ、４１ｃを有している。このため、第２キャパシタＣ２が本発明の密キャパシタとなり、第１、第３キャパシタＣ１、Ｃ３が本発明の疎キャパシタとなる。
【００２４】
また、第１〜第３上部電極６１ａ〜６１ｃは、本実施形態では、それぞれ平面矩形状（正方形状）とされている。そして、第２上部電極６１ｂは、第１、第３上部電極６１ａ、６１ｃより面積が大きくされており、第１、第３上部電極６１ａ、６１ｃはそれぞれ面積が等しくされている。つまり、第２下部電極４１ｂと第２上部電極６１ｂとの対向面積は、第１、第３下部電極４１ａ、４１ｃと第１、第３上部電極６１ａ、６１ｃとの対向面積より大きくされている。
【００２５】
すなわち、キャパシタの容量は、周知のように、対向電極の面積の大きさに比例し、対向電極の間の長さに反比例する。つまり、第１〜第３キャパシタＣ１〜Ｃ３の容量は、第１〜第３下部電極４１ａ〜４１ｃと第１〜第３上部電極６１ａ〜６１ｃとの対向面積にそれぞれ比例し、第１〜第３下部電極４１ａ〜４１ｃと第１〜第３上部電極６１ａ〜６１ｃとの間の長さ（層間絶縁膜５０の膜厚）にそれぞれ反比例する。このため、第２キャパシタＣ２は、第１、第３キャパシタＣ１、Ｃ３より対向電極の間の長さが長い（層間絶縁膜５０が厚い）ため、第１、第３キャパシタＣ１、Ｃ３と容量が等しくなるように、第２上部電極６１ｂの面積を大きくすることによって対向面積が大きくされている。
【００２６】
なお、第１〜第３上部電極６１ａ〜６１ｃの面積とは、基板１０の一面１０ａに対する法線方向から第１〜第３上部電極６１ａ〜６１ｃを視たときの面積である。つまり、第１〜第３上部電極６１ａ〜６１ｃの面積とは、図２に示す第１〜第３上部電極６１ａ〜６１ｃの面積のことである。
【００２７】
そして、多層配線層３０上には、第２配線層６０を覆うようにポリイミド等で構成される保護膜７０が配置されている。
【００２８】
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について説明する。
【００２９】
まず、図３（ａ）に示されるように、図示しないダイオードやトランジスタ等の半導体素子が形成された基板１０を用意し、基板１０の一面１０ａ上にＣＶＤ（Chemical Vapor Deposition）法等によって酸化膜２０を形成する。次に、図３（ｂ）に示されるように、酸化膜２０上にＡｌ等の金属膜をＣＶＤ法やＰＶＤ（Physical Vapor Deposition）法等によって成膜する。そして、当該金属膜をエッチング等によってパターニングすることにより、上記第１〜第３下部電極４１ａ〜４１ｃを有する第１配線層４０を形成する。
【００３０】
続いて、図３（ｃ）に示されるように、第１配線層４０を覆うように、ＣＶＤ法等によって層間絶縁膜５０を成膜した後、当該層間絶縁膜５０を基板１０と反対側からＣＭＰ法によって平坦化する。この場合、層間絶縁膜５０は、覆っている第１配線層４０（下地膜）の影響を受け、第１配線層４０が密である部分上では厚くなり易く、第１配線層４０が疎である部分上では薄くなりやすい。このため、層間絶縁膜５０は、第２下部電極４１ｂ上の膜厚が第１、第３下部電極４１ａ、４１ｃ上の膜厚よりも厚くなる。
【００３１】
続いて、図３（ｄ）に示されるように、層間絶縁膜５０上にＡｌ等の金属膜をＣＶＤ法やＰＶＤ法等によって成膜する。そして、当該金属膜をエッチング等によってパターニングすることにより、上記形状の第１〜第３上部電極６１ａ〜６１ｃを有する第２配線層６０を形成する。
【００３２】
その後、図３（ｅ）に示されるように、第２配線層を覆うように保護膜７０を形成することにより、上記図１に示す半導体装置が製造される。
【００３３】
以上説明したように、本実施形態では、層間絶縁膜５０は、第２下部電極４１ｂ上の膜厚が第１、第３下部電極４１ａ、４１ｃ上の膜厚よりも厚くなっているが、第２下部電極４１ｂと第２上部電極６１ｂとの対向面積が第１、第３下部電極４１ａ、４１ｃと第１、第３上部電極６１ａ、６１ｃとの対向面積より大きくなるようにしている。このため、第１〜第３上部電極６１ａ〜６１ｃの面積を調整することにより、第１〜第３キャパシタＣ１〜Ｃ３の容量がばらつくことを抑制できる。
【００３４】
また、キャパシタの容量は、温度依存性を有しており、図４に示されるように、温度特性の変化（図４中の傾きの絶対値）は、キャパシタサイズが大きくなるにつれて大きくなる。つまり、キャパシタの容量は、対向電極の面積に比例すると共に対向電極の間の長さ（誘電膜の膜厚）に反比例するため、単位面積当たりでは、対向電極の間の長さが薄くなるにつれて温度依存性が大きくなる。このため、本実施形態では、第１、第３キャパシタＣ１、Ｃ３は、第２キャパシタＣ２より対向電極の間の長さが短い（層間絶縁膜５０が薄い）が対向電極の面積を小さくしているため、全体として第１〜第３キャパシタＣ１〜Ｃ３の容量の温度依存性がばらつくことを抑制できる。
【００３５】
なお、図４は、所定の容量が構成されるようにキャパシタサイズを変更したものである。そして、図４中において、キャパシタサイズ大は所定の容量を有するように構成した１つのキャパシタである。また、キャパシタサイズ中は、所定の容量を有するように数十個のキャパシタを接続することによって構成した合成キャパシタであり、キャパシタサイズ小は所定の容量を有するように数百個のキャパシタを接続することによって構成した合成キャパシタである。
【００３６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して第１〜第３上部電極６１ａ〜６１ｃに貫通孔を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００３７】
本実施形態では、図５および図６に示されるように、第１〜第３上部電極６１ａ〜６１ｃは、それぞれ外形が等しい平面矩形状とされている。そして、第１〜第３上部電極６１ａ〜６１ｃには、略中央部にそれぞれ円筒状の貫通孔６２ａ〜６２ｃが形成されている。
【００３８】
具体的には、第２上部電極６１ｂに形成された貫通孔６２ａの径は、第１、第３上部電極６１ａ、６１ｃに形成された貫通孔６２ａ、６２ｃの径より小さくされている。つまり、第２上部電極６１ｂに形成された貫通孔６２ｂは、基板１０の一面１０ａに対する法線方向と直交する平面の断面積が第１、第３上部電極６１ａ、６１ｃに形成された貫通孔６２ａ、６２ｃより小さくされている。言い換えると、貫通孔６２ａ〜６２ｃは、第２下部電極４１ｂと第２上部電極６１ｂとの対向面積が第１、第３下部電極４１ａ、４１ｃと第１、第３上部電極６１ａ、６１ｃとの対向面積より大きくなるように、径が調整されている。
【００３９】
なお、第１、第３上部電極６１ａ、６１ｃに形成される貫通孔６２ａ〜６２ｃの径は等しくされている。また、図５は、図６のV−V断面に相当しており、図６は、層間絶縁膜５０および保護膜７０を省略した平面図である。
【００４０】
このように、貫通孔６２ａ〜６２ｃを形成することによって第２下部電極４１ｂと第２上部電極６１ｂとの対向面積が、第１、第３下部電極４１ａ、４１ｃと第１、第３上部電極６１ａ、６１ｃとの対向面積より大きくなるようにしても、上記第１実施形態と同様の効果を得ることができる。
【００４１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して第１配線層４０および第２配線層６０の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４２】
本実施形態では、図７に示されるように、第１配線層４０は、第１〜第９下部電極４１ａ〜４１ｉを有しており、これら第１〜第９下部電極４１ａ〜４１ｉは、それぞれ平面矩形状（正方形状）とされて面積が等しくされている。そして、第１〜第３下部電極４１ａ〜４１ｃ、第４〜第６下部電極４１ｄ〜４１ｆ、第７〜第９下部電極４１ｇ〜４１ｉは、第１方向に沿って順に配置されており、第１、第４、第７下部電極４１ａ、４１ｄ、４１ｇ、第２、第５、第８下部電極４１ｂ、４１ｅ、４１ｈ、第３、第６、第９下部電極４１ｃ、４１ｆ、４１ｉは、第２方向に沿って順に配置されている。また、第１〜第９下部電極４１ａ〜４１ｉは、互いの間の長さがそれぞれ等しくされている。すなわち、第１〜第９下部電極４１ａ〜４１ｉは、第５下部電極４１ｅを中心とし、当該第５下部電極４１ａの周囲に第１〜第４下部電極４１ａ〜４１ｄおよび第６〜第９下部電極４１ｆ〜４１ｉが均等に配置されている。なお、図７は、層間絶縁膜５０および保護膜７０を省略した平面図である。
【００４３】
本実施形態では、第５下部電極４１ｅは、第１方向において、第４、第６下部電極４１ｄ、４１ｆに挟まれており、第２方向において、第２、第８下部電極４１ｂ、４１ｈに挟まれている。このため、第５下部電極４１ｅが本発明の高密領域となる。また、第１方向において、第２下部電極４１ｂは第１、第３下部電極４１ａ、４１ｃに挟まれ、第８下部電極４１ｈは第７、第９下部電極４１ｇ、４１ｉに挟まれている。同様に、第２方向において、第４下部電極４１ｄは第１、第７下部電極４１ａ、４１ｇに挟まれ、第６下部電極４１ｆは第３、第９下部電極４１ｃ、４１ｉに挟まれている。このため、第２、第４、第６、第８下部電極４１ｂ、４１ｄ、４１ｆ、４１ｈが本発明の低密領域となる。そして、第１、第３、第７、第９下部電極４１ａ、４１ｃ、４１ｇ、４１ｉは、第１、第２方向において、他の下部電極４１ｂ、４１ｄ〜４１ｆ、４１ｈに挟まれていない。このため、第１、第３、第７、第９下部電極４１ａ、４１ｃ、４１ｇ、４１ｉが本発明の疎領域となる。
【００４４】
層間絶縁膜５０は、高密領域である第５下部電極４１ｅ上の膜厚が最も厚くなっている。そして、低密領域である第２、第４、第６、第８下部電極４１ｂ、４１ｄ、４１ｆ、４１ｈ上の膜厚が次に厚くなり、第１、第３、第７、第９下部電極４１ａ、４１ｃ、４１ｇ、４１ｉ上の膜厚が最も薄くなっている。
【００４５】
第２配線層６０は、第１〜第９下部電極４１ａ〜４１ｉと対向する第１〜第９上部電極６１ａ〜６１ｉを有している。このため、本実施形態では、多層配線層３０内に第１〜第９キャパシタＣ１〜Ｃ９が構成されている。
【００４６】
なお、本実施形態では、第５キャパシタＣ５が高密領域となる第５下部電極４１ｂを有し、第２、第４、第６、第８キャパシタＣ２、Ｃ４、Ｃ６、Ｃ８が低密領域となる第２、第４、第６、第８下部電極４１ｂ、４１ｄ、４１ｆ、４１ｈを有し、第１、第３、第７、第９キャパシタＣ１、Ｃ３、Ｃ７、Ｃ９が疎領域となる第１、第４、第７、第９下部電極４１ａ、４１ｃ、４１ｇ、４１ｉを有ししている。このため、第５キャパシタＣ５が本発明の高密キャパシタとなり、第２、第４、第６、第８キャパシタＣ２、Ｃ４、Ｃ６、Ｃ８が本発明の低密キャパシタとなり、第１、第３、第７、第９キャパシタＣ２が本発明の疎キャパシタとなる。
【００４７】
そして、第１〜第９上部電極６１ａ〜６１ｉは、第５上部電極６１ｅの面積が最も大きくされ、第２、第４、第６、第８上部電極６１ｂ、６１ｄ、６１ｆ、６１ｈの面積が次に大きくされ、第１、第３、第７、第９上部電極６１ａ、６１ｃ、６１ｇ、６１ｉの面積が最も小さくされている
以上説明したように、本実施形態では、層間絶縁膜５０の膜厚は、第５下部電極４１ｅ上に位置する部分、第２、第４、第６、第８下部電極４１ｂ、４１ｄ、４１ｆ、４１ｈ上に位置する部分、第１、第３、第７、第９下部電極４１ａ、４１ｃ、４１ｇ、４１ｉ上に位置する部分の順に薄くなる。また、第１〜第９上部電極６１ａ〜６１ｉは、第５上部電極６１ｅ、第２、第４、第６、第８上部電極６１ｂ、６１ｄ、６１ｆ、６１ｈ、第１、第３、第７、第９上部電極６１ａ、６１ｃ、６１ｇ、６１ｉの順に面積が小さくされている。このため、第１〜第９上部電極６１ａ〜６１ｉの面積を調整することにより、第１〜第９キャパシタＣ１〜Ｃ９の容量がばらつくことを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
【００４８】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してキャパシタ同士を接続して合成キャパシタを構成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４９】
本実施形態では、図８に示されるように、第１配線層４０は、第１方向に沿って順に配置され、面積が互いに等しくされた第１〜第４下部電極４１ａ〜４１ｄを有している。そして、第２下部電極４１ｂが第１、第３下部電極４１ａ、４１ｃに挟まれており、第３下部電極４１ｃが第２、第４下部電極４１ｂ、４１ｄに挟まれている。このため、第２、第３下部電極４１ｂ、４１ｃが本発明の密領域となり、第１、第４下部電極４１ａ、４１ｄが本発明の疎領域となる。また、第１〜第４下部電極４１ａ〜４１ｄは、互いの間の長さがそれぞれ等しくされている。なお、図８は、層間絶縁膜５０および保護膜７０を省略した平面図である。
【００５０】
層間絶縁膜５０は、密領域である第２、第３下部電極４１ｂ、４１ｃ上の膜厚が疎領域である第１、第４下部電極４１ａ、４１ｄ上の膜厚よりも厚くなっている。なお、第２、第３下部電極４１ｂ、４１ｃ上の層間絶縁膜５０の膜厚は互いに等しなっていると共に、第１、第４下部電極４１ａ、４１ｄ上の層間絶縁膜５０の膜厚は互いに等しくなっている。
【００５１】
第２配線層６０は、第１〜第４下部電極４１ａ〜４１ｄと対向する第１〜第４上部電極６１ａ〜６１ｄを有している。これにより、多層配線層３０内には、第１〜第４キャパシタＣ１〜Ｃ４が構成されている。
【００５２】
そして、第１〜第４上部電極６１ａ〜６１ｄは、第２、第３上部電極６１ｂ、６１ｃの面積が第１、第４上部電極６１ａ、６１ｄの面積より大きくされている。
【００５３】
このように、第１〜第４上部電極６１ａ〜６１ｄを形成し、第１〜第４上部電極６１ａ〜６１ｄの面積を調整することにより、第１〜第４キャパシタＣ１〜Ｃ４の容量がばらつくことを抑制できる。しかしながら、第１〜第４キャパシタＣ１〜Ｃ４は、第１〜第４下部電極４１ａ〜４１ｄのうちの密領域となる第２、第３下部電極４１ｂ、４１ｃを有する第２、第３キャパシタＣ２、Ｃ３と、第１〜第４下部電極４１ａ〜４１ｄのうちの疎領域となる第１、第４下部電極４１ａ、４１ｄを有する第１、第４キャパシタＣ１、Ｃ４との間で容量のばらつきが発生することがある。
【００５４】
このため、本実施形態では、第１、第２キャパシタＣ１、Ｃ２を第１、第２配線層４０、６０の配線パターンを介して並列に接続することによって第１合成キャパシタＣ１´を構成している。同様に、第３、第４キャパシタＣ３、Ｃ４を第１、第２配線層４０、６０の配線パターンを介して並列に接続することによって第２合成キャパシタＣ２´を構成している。つまり、本実施形態では、多層配線層３０内に第１、第２合成キャパシタＣ１´、Ｃ２´が構成されている。
【００５５】
以上説明したように、本実施形態では、多層配線層３０内において、第１〜第４下部電極４１ａ〜４１ｄのうちの密領域となる第２、第３下部電極４１ｂ、４１ｃを有する第２、第３キャパシタＣ２、Ｃ３と、第１〜第４下部電極４１ａ〜４１ｄのうちの疎領域となる第１、第４下部電極４１ａ、４１ｄを有する第１、第４キャパシタＣ１、Ｃ４を接続して第１、第２合成キャパシタＣ１´、Ｃ２´を構成している。このため、第１、第２合成キャパシタＣ１´、Ｃ２´には、密領域の下部電極を有するキャパシタの成分と、疎領域の下部電極を有するキャパシタの成分とが共に含まれることになるため、第１、第２合成キャパシタＣ１´、Ｃ２´の容量がばらつくことを抑制できる。
【００５６】
また、キャパシタは、膜厚が厚くなるにつれて容量の電圧依存性が小さくなることが知られている。このため、上記のように、層間絶縁膜５０の膜厚が薄い第１キャパシタＣ１と層間絶縁膜５０の膜厚が厚い第２キャパシタＣ２、層間絶縁膜５０の膜厚が薄い第４キャパシタＣ４と層間絶縁膜５０の膜厚が厚い第３キャパシタＣ３とを接続して第１、第２合成キャパシタＣ１´、Ｃ２´とすることにより、第１、第２キャパシタＣ１´、Ｃ２´の容量の電圧依存性がばらつくことも抑制できる。
【００５７】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第４実施形態に対して下部電極および上部電極の数を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００５８】
本実施形態では、図９に示されるように、第１配線層４０は、第１〜第１６下部電極４１ａ〜４１ｐを有しており、これら第１〜第１６下部電極４１ａ〜４１ｐは、それぞれ平面矩形状（正方形状）とされて面積が等しくされている。具体的には、第１〜第４下部電極４１ａ〜４１ｄ、第５〜第８下部電極４１ｅ〜４１ｈ、第９〜第１２下部電極４１ｉ〜４１ｌ、第１３〜第１６下部電極４１ｍ〜４１ｏは、第１方向に沿って順に配置されており、互いの間の長さがそれぞれ等しくされている。また、第１、第５、第９、第１３下部電極４１ａ、４１ｅ、４１ｉ、４１ｍ、第２、第６、第１０、第１４下部電極４１ｂ、４１ｆ、４１ｊ、４１ｎ、第３、第７、第１１、第１５下部電極４１ｃ、４１ｇ、４１ｋ、４１ｏ、第４、第８、第１２、第１６下部電極４１ｄ、４１ｈ、４１ｌ、４１ｐは、第２方向に沿って順に配置されており、互いの間の長さがそれぞれ等しくされている。すなわち、第１〜第１６下部電極４１ａ〜４１ｐは、第６、第７、第１０、第１１下部電極４１ｆ、４１ｇ、４１ｊ、４１ｋを中心とし、当該第６、第７、第１０、第１１下部電極４１ｆ、４１ｇ、４１ｊ、４１ｋの周囲に第１〜第５、第８、第９、第１２〜第１６下部電極４１ａ〜４１ｅ、４１ｈ、４１ｉ、４１ｌ〜４１ｐが均等に配置されている。なお、図９は、層間絶縁膜５０および保護膜７０を省略した平面図である。
【００５９】
本実施形態では、第６、第７、第１０、第１１下部電極４１ｆ、４１ｇ、４１ｊ、４１ｋは、第１、第２方向において、第２、第３、第５、第８、第９、第１２、第１４、第１５下部電極４１ｂ、４１ｃ、４１ｅ、４１ｈ、４１ｉ、４１ｌ、４１ｎ、４１ｏに適宜挟まれている。このため、第６、第７、第１０、第１１下部電極４１ｆ、４１ｇ、４１ｊ、４１ｋが本発明の高密領域となる。また、第２、第３、第１４、第１５下部電極４１ｂ、４１ｃ、４１ｎ、４１ｏは、第１方向において第１、第４、第１３、第１６下部電極４１ａ、４１ｄ、４１ｍ、４１ｐに適宜挟まれている。同様に、第５、第８、第９、第１２下部電極４１ｅ、４１ｈ、４１ｉ、４１ｌは、第２方向において、第１、第４、第１３、第１６下部電極４１ａ、４１ｄ、４１ｍ、４１ｐに適宜挟まれている。このため、第２、第３、第１４、第１５下部電極４１ｂ、４１ｃ、４１ｎ、４１ｏ、および第５、第８、第９、第１２下部電極４１ｅ、４１ｈ、４１ｉ、４１ｌが本発明の低密領域となる。そして、第１、第４、第１３、第１６下部電極４１ａ、４１ｄ、４１ｍ、４１ｐは、第１、第２方向において、他の下部電極４１ｂ、４１ｃ、４１ｅ〜４１ｌ、４１ｎ、４１ｏに挟まれていない。このため、第１、第４、第１３、第１６下部電極４１ａ、４１ｄ、４１ｍ、４１ｐが本発明の疎領域となる。
【００６０】
層間絶縁膜５０は、高密領域となる第６、第７、第１０、第１１下部電極４１ｆ、４１ｇ、４１ｊ、４１ｋ上の膜厚が最も厚くなる。そして、低密領域である第２、第３、第５、第８、第９、第１２、第１４、第１５下部電極４１ｂ、４１ｃ、４１ｅ、４１ｈ、４１ｉ、４１ｌ、４１ｎ、４１ｏ上の膜厚が次に厚くなり、第１、第４、第１３、第１６下部電極４１ａ、４１ｄ、４１ｍ、４１ｐ上の膜厚が最も薄くなる。
【００６１】
第２配線層６０は、第１〜第１６下部電極４１ａ〜４１ｐと対向する第１〜第１６上部電極６１ａ〜６１ｐを有している。これにより、多層配線層３０内には、第１〜第１６キャパシタＣ１〜Ｃ１６が構成されている。
【００６２】
なお、本実施形態では、第６、第７、第１０、第１１キャパシタＣ６、Ｃ７、Ｃ１０、Ｃ１１が高密領域となる第６、第７、第１０、第１１下部電極４１ｆ、４１ｇ、４１ｊ、４１ｋを有し、第２、第３、第５、第８、第９、第１２、第１４、第１５キャパシタＣ２、Ｃ３、Ｃ５、Ｃ８、Ｃ９、Ｃ１２、Ｃ１４、Ｃ１５が低密領域となる第２、第３、第５、第８、第９、第１２、第１４、第１５下部電極４１ｂ、４１ｃ、４１ｅ、４１ｈ、４１ｉ、４１ｌ、４１ｎ、４１ｏを有し、第１、第４、第１３、第１６キャパシタＣ１、Ｃ４、Ｃ１３、Ｃ１６が疎領域となる第１、第４、第１３、第１６下部電極４１ａ、４１ｄ、４１ｍ、４１ｐを有している。このため、第６、第７、第１０、第１１キャパシタＣ６、Ｃ７、Ｃ１０、Ｃ１１が本発明の高密キャパシタとなり、第２、第３、第５、第８、第９、第１２、第１４、第１５キャパシタＣ２、Ｃ３、Ｃ５、Ｃ８、Ｃ９、Ｃ１２、Ｃ１４、Ｃ１５が本発明の低密キャパシタとなり、第１、第４、第１３、第１６キャパシタＣ１、Ｃ４、Ｃ１３、Ｃ１６が本発明の疎キャパシタとなる。
【００６３】
そして、第１〜第１６上部電極６１ａ〜６１ｐは、第６、第７、第１０、第１１上部電極６１ｆ、６１ｇ、６１ｊ、６１ｋの面積が最も大きくされ、第２、第３、第５、第８、第９、第１２、第１４、第１５上部電極６１ｂ、６１ｃ、６１ｅ、６１ｈ、６１ｉ、６１ｌ、６１ｎ、６１ｏの面積が次に大きくされ、第１、第４、第１３、第１６上部電極６１ａ、６１ｄ、６１ｍ、６１ｐの面積が最も小さくされている。
【００６４】
そして、上記第４実施形態と同様に、各キャパシタが並列に接続されて合成キャパシタが構成されている。具体的には、本実施形態では、層間絶縁膜５０は、上記のように３段階で厚さが異なっており、第１〜第１６上部電極６１ａ〜６１ｐは、上記のように３段階で面積が異なっている。
【００６５】
このため、本実施形態では、対向電極の間の長さが最も長いキャパシタと対向電極の間の長さが最も短いキャパシタとを並列に接続して合成キャパシタとし、対向電極の間の長さが中間のもの同士を並列に接続して合成キャパシタとしている。言い換えると、対向電極の面積が最も大きいキャパシタと対向電極の面積が最も小さいキャパシタとを並列に接続して合成キャパシタとし、対向電極の面積が中間のもの同士を並列に接続して合成キャパシタとしている。つまり、高密キャパシタと疎キャパシタとを並列に接続して合成キャパシタとし、低密キャパシタ同士を並列に接続して合成キャパシタとしている。
【００６６】
詳述すると、第１、第６キャパシタＣ１、Ｃ６、第４、第７キャパシタＣ４、Ｃ７、第１０、第１３キャパシタＣ１０、Ｃ１３、第１１、第１６キャパシタＣ１１、Ｃ１６を接続して第１〜第４合成キャパシタＣ１´〜Ｃ４´としている。また、第２、第５キャパシタＣ２、Ｃ５、第３、第８キャパシタＣ３、Ｃ８、第９、第１４キャパシタＣ９、Ｃ１４、第１２、第１５キャパシタＣ１２、Ｃ１５を接続して第５〜第８合成キャパシタＣ５´〜Ｃ８´としている。
【００６７】
以上説明したように、本実施形態では、高密領域となる第６、第７、第１０、第１１下部電極４１ｆ、４１ｇ、４１ｊ、４１ｋを有する第６、７、１０、１１キャパシタＣ６、Ｃ７、Ｃ１０、Ｃ１１と、疎領域となる第１、第４、第１３、第１６下部電極４１ａ、４１ｄ、４１ｍ、４１ｐを有する第１、第４、第１３、第１６キャパシタＣ１、Ｃ４、Ｃ１３、Ｃ１６とを接続して第１〜第４合成キャパシタＣ１´〜Ｃ４´としている。また、低密領域となる第２、第３、第５、第８、第９、第１２、第１４、第１５下部電極４１ｂ、４１ｃ、４１ｅ、４１ｈ、４１ｉ、４１ｌ、４１ｎ、４１ｏを有する第２、第３、第５、第８、第９、第１２、第１４、第１５キャパシタＣ２、Ｃ３、Ｃ５、Ｃ８、Ｃ９、Ｃ１２、Ｃ１４、Ｃ１５を適宜接続して第５〜第８合成キャパシタＣ５´〜Ｃ８´としている。このため、第１〜第８合成キャパシタＣ５´〜Ｃ８´の容量がばらつくことを抑制できる。
【００６８】
（第５実施形態の変形例）
上記第５実施形態では、２つのキャパシタを組み合わせて合成キャパシタを構成する例について説明したが、４つのキャパシタを組み合わせて合成キャパシタを構成することもできる。
【００６９】
具体的には、この変形例では、対向電極の間の長さが最も長い２つのキャパシタと対向電極の間の長さが最も短い２つのキャパシタとを並列に接続して合成キャパシタとし、対向電極の間の長さが中間の４つのキャパシタを並列に接続して合成キャパシタとしている。言い換えると、対向電極の面積が最も大きい２つのキャパシタと対向電極の面積が最も小さい２つのキャパシタとを並列に接続して合成キャパシタとし、対向電極の面積が中間の４つのキャパシタを並列に接続して合成キャパシタとしている。つまり、２つの高密キャパシタと２つの疎キャパシタとを並列に接続して合成キャパシタとし、４つの低密キャパシタを並列に接続して合成キャパシタとしている。なお、図１０は、層間絶縁膜５０および保護膜７０を省略した平面図である。
【００７０】
詳述すると、図１０に示されるように、第１、第６、第１１、第１６キャパシタＣ１、Ｃ６、Ｃ１１、Ｃ１６が並列に接続されて第１合成キャパシタＣ１１´が構成されている。また、第４、第７、第１０、第１３キャパシタＣ４、Ｃ７、Ｃ１０、Ｃ１３が並列に接続されて第２合成キャパシタＣ１２´が構成されている。そして、第５、第９、第１４、第１５キャパシタＣ５、Ｃ９、Ｃ１４、Ｃ１５が並列に接続されて第３合成キャパシタＣ１３´が構成されている。また、第２、第３、第８、第１２キャパシタＣ２、Ｃ３、Ｃ８、Ｃ１２が並列に接続されて第４合成キャパシタＣ１４´が構成されている。
【００７１】
このように、４つのキャパシタを並列に接続するようにしても、上記第５実施形態と同様の効果を得ることができる。なお、図１０では、理解をし易くするために、第１、第６、第１１、第１６キャパシタＣ１、Ｃ６、Ｃ１１、Ｃ１６の間にそれぞれＣ１１´という符号を付しているが、実際には、第１、第６、第１１、第１６キャパシタＣ１、Ｃ６、Ｃ１１、Ｃ１６が並列に接続されて１つの第１合成キャパシタＣ１１´が構成されている。また、第２〜第４合成キャパシタＣ１２´〜Ｃ１４´においても同様である。
【００７２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７３】
例えば、上記各実施形態において、下部電極および上部電極の形状は適宜変更可能である。
【００７４】
また、上記第１実施形態において、第１〜第３上部電極６１ａ〜６１ｃの面積を互いに等しくし、第１〜第３下部電極４１ａ〜４１ｃの面積を変更することによって第１〜第３キャパシタＣ１〜Ｃ３の容量が等しくなるようにしてもよい。同様に、第２〜第５実施形態において、下部電極の面積を変更するようにしてもよい。
【００７５】
そして、上記各実施形態において、多層配線層３０は、第１、第２配線層４０、６０上に層間絶縁膜および配線層がさらに積層されていてもよい。
【００７６】
また、上記第１〜第３実施形態において、下部電極の数は適宜変更可能である。
【００７７】
さらに、上記第２実施形態において、貫通孔６２ａ〜６２ｃを形成する場所は適宜変更可能である。つまり、第１〜第３上部電極６１ａ〜６１ｃの角部にそれぞれ貫通孔６２ａ〜６２ｃを形成してもよい。また、貫通孔６２ａ〜６２ｃは、円筒状ではなく、各筒状であってもよい。
【００７８】
そして、上記第４、第５実施形態において、合成キャパシタを構成する場合には、各キャパシタを直列に接続してもよい。
【００７９】
また、上記各実施形態を適宜組み合わせることも可能である。例えば、上記第２実施形態を上記第３〜第５実施形態に組み合わせ、各上部電極に貫通孔を形成するようにしてもよい。
【符号の説明】
【００８０】
１０            基板
１０ａ          一面
３０            多層配線層
４０            第１配線層
４１ａ〜４１ｐ  第１〜第１６下部電極
５０            層間絶縁膜
６０            第２配線層
６１ａ〜６１ｐ  第１〜第１６上部電極
【図１】
0006318975.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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