(57)【特許請求の範囲】
【請求項１】
データ信号の論理レベルに基づいて第１の論理信号を出力する第１の論理回路と、前記第１の論理信号に基づく第２の論理信号を前記第１の論理回路に対して出力する第２の論理回路と、を備えて前記データ信号の論理レベルを保持して出力信号として出力するデータ保持部と、
前記第１の論理回路から出力された前記第１の論理信号の論理レベルを第１の記憶データとして記憶する第１の強誘電体素子部と、前記第２の論理回路から出力された前記第２の論理信号の論理レベルを第２の記憶データとして記憶する第２の強誘電体素子部と、を備えた強誘電体記憶部と、
前記第１の論理回路から出力された前記第１の論理信号の前記第１の強誘電体素子部への伝達を制御する第１の伝達制御回路と、前記第２の論理回路から出力された前記第２の論理信号の前記第２の強誘電体素子部への伝達を制御する第２の伝達制御回路と、を備えた第１の伝達制御部と、
前記第１の強誘電体素子部と前記第２の論理回路との接続点の第１のノードに形成されて前記第１の強誘電体素子部から出力される前記第１の記憶データの前記第２の論理回路への伝達を制御する第３の伝達制御回路と、前記第２の強誘電体素子部と前記第１の論理回路との接続点の第２のノードに形成されて前記第２の強誘電体素子部から出力される前記第２の記憶データの前記第１の論理回路への伝達を制御する第４の伝達制御回路と、を備えた第２の伝達制御部と、
前記第３の伝達制御回路と前記第２の論理回路との接続点の第３のノードに接続されて前記第２の論理回路に第１のテスト電圧を供給する制御を行う第１のテスト電圧供給制御回路と、前記第４の伝達制御回路と前記第１の論理回路との接続点の第４のノードに接続されて前記第１の論理回路に第２のテスト電圧を供給する制御を行う第２のテスト電圧供給制御回路と、を備えたテスト電圧供給制御部と、
を有することを特徴とするデータ保持制御回路。
【請求項２】
電源から供給される電源電圧によって駆動し、前記第１の伝達制御部と、前記第２の伝達制御部と、前記テスト電圧供給制御部と、を制御する制御部を有することを特徴とする請求項１に記載のデータ保持制御回路。
【請求項３】
前記第３のノードの第１の電位が入力される第１の入力端子と、
前記第４のノードの第２の電位が入力される第２の入力端子と、
前記第１の電位と前記第２の電位との比較に基づいて、前記第１の電位を増幅して第１の比較結果信号として前記第２の論理回路に出力する第１の出力端子と、
前記第１の電位と前記第２の電位との比較に基づいて、前記第２の電位を増幅して第２の比較結果信号として前記第１の論理回路に出力する第２の出力端子と、
を備えたセンスアンプを有することを特徴とする請求項２に記載のデータ保持制御回路。
【請求項４】
前記第１の伝達制御回路は、一端が前記第１の論理回路の出力端子に接続され、他端が前記第１の強誘電体素子部の一端に接続され、制御端子が前記制御部に接続されており、
前記第１の強誘電体素子部は、他端が制御部に接続されており、
前記第３の伝達制御回路は、一端が前記第１の強誘電体素子部の一端に接続され、他端が前記第１の論理回路と電気的に接続され、制御端子が前記制御部に電気的に接続されており、
前記第２の伝達制御回路は、一端が前記第２の論理回路の出力端子に接続され、他端が前記第２の強誘電体素子部の一端に接続され、制御端子が前記制御部に接続されており、
前記第２の強誘電体素子部は、他端が制御部に接続されており、
前記第４の伝達制御回路は、一端が前記第２の強誘電体素子部の一端に接続され、他端が前記第２の論理回路と電気的に接続され、制御端子が前記制御部に電気的に接続されていることを特徴とする請求項２又は３に記載のデータ保持制御回路。
【請求項５】
前記第１の伝達制御回路は、一端がソース端子で、他端がドレイン端子で、制御端子がゲート端子である第１のトランジスタであり、
前記第２の伝達制御回路は、一端がソース端子で、他端がドレイン端子で、制御端子がゲート端子である第２のトランジスタであることを特徴とする請求項４に記載のデータ保持制御回路。
【請求項６】
前記第３の伝達制御回路は、一端がソース端子で、他端がドレイン端子で、制御端子がゲート端子である第３のトランジスタであり、
前記第４の伝達制御回路は、一端がソース端子で、他端がドレイン端子で、制御端子がゲート端子である第４のトランジスタであることを特徴とする請求項４又は５に記載のデータ保持制御回路。
【請求項７】
前記第１のテスト電圧供給制御回路は、一端が前記制御部に接続され、他端が前記第３のノードに接続されており、
前記第２のテスト電圧供給制御回路は、一端が前記制御部に接続され、他端が前記第４のノードに接続されていることを特徴とする請求項２〜６のいずれか１項に記載のデータ保持制御回路。
【請求項８】
第１の論理信号を出力する第１の論理回路と、
第２の論理信号を出力する第２の論理回路と、
前記第１の論理回路から出力された前記第１の論理信号の論理レベルを第１の記憶データとして記憶する第１の強誘電体素子部と、前記第２の論理回路から出力された前記第２の論理信号の論理レベルを第２の記憶データとして記憶する第２の強誘電体素子部と、を備えた強誘電体記憶部と、
前記第１の論理回路から出力された前記第１の論理信号の前記第１の強誘電体素子部への伝達を制御する第１の伝達制御回路と、前記第２の論理回路から出力された前記第２の論理信号の前記第２の強誘電体素子部への伝達を制御する第２の伝達制御回路と、を備えた第１の伝達制御部と、
前記第１の強誘電体素子部と第３の論理回路との接続点の第１のノードに形成されて前記第１の強誘電体素子部から出力される前記第１の記憶データの前記第３の論理回路への伝達を制御する第３の伝達制御回路と、前記第２の強誘電体素子部と第４の論理回路との接続点の第２のノードに形成されて前記第２の強誘電体素子部から出力される前記第２の記憶データの前記第４の論理回路への伝達を制御する第４の伝達制御回路と、を備えた第２の伝達制御部と、
前記第３の伝達制御回路と前記第３の論理回路との接続点の第３のノードに接続されて前記第３の論理回路に第１のテスト電圧を供給する制御を行う第１のテスト電圧供給制御回路と、前記第４の伝達制御回路と前記第４の論理回路との接続点の第４のノードに接続されて前記第４の論理回路に第２のテスト電圧を供給する制御を行う第２のテスト電圧供給制御回路と、を備えたテスト電圧供給制御部と、
を有することを特徴とするデータ保持制御回路。
【請求項９】
請求項２〜７のいずれか１項に記載のデータ保持制御回路の前記強誘電体記憶部に前記データ信号の論理レベルを記憶させるデータ書込方法であって、
前記制御部から前記第１の伝達制御回路及び前記第２の伝達制御回路に対して出力する第１の伝達制御信号により、前記第１の論理信号を前記第１の強誘電体素子部へ伝達させ、且つ前記第２の論理信号を前記第２の強誘電体素子部へ伝達させる論理信号伝達ステップと、
前記制御部から前記第１の強誘電体素子部に対して出力する第１の記憶制御信号により前記第１の強誘電体素子部に前記第１の論理信号の論理レベルを記憶させ、前記制御部から前記第２の強誘電体素子部に対して出力する第２の記憶制御信号により前記第２の強誘電体素子部に前記第２の論理信号の論理レベルを記憶させる記憶制御ステップと、
を有することを特徴とするデータ書込方法。
【請求項１０】
前記論理信号伝達ステップと、前記記憶制御ステップと、はリセット回路にて前記電源電圧が第１の基準電圧以下となったことを検出して出力された第１のリセット信号を前記制御部が受信した場合に実行されることを特徴とする請求項９に記載のデータ書込方法。
【請求項１１】
請求項２〜７のいずれか１項に記載のデータ保持制御回路の前記強誘電体記憶部から前記第１の記憶データ及び前記第２の記憶データを読み出すデータ読出方法であって、
前記制御部から前記第１の伝達制御回路及び前記第２の伝達制御回路に対して出力する第１の伝達制御信号により、前記第１の論理信号の前記第１の強誘電体素子部への伝達を遮断し、且つ前記第２の論理信号の前記第２の強誘電体素子部への伝達を遮断させる論理信号伝達遮断ステップと、
前記制御部から前記第３の伝達制御回路に対して出力する第２の伝達制御信号により前記第１の記憶データを前記第１の論理回路へ伝達し、且つ前記制御部から前記第４の伝達制御回路に対して出力する第３の伝達制御信号により前記第２の記憶データを前記第２の論理回路へ伝達する記憶データ伝達ステップと、
を有することを特徴とするデータ読出方法。
【請求項１２】
前記論理信号伝達遮断ステップと、前記記憶データ伝達ステップと、は、リセット回路にて前記電源電圧が第２の基準電圧以上となったことを検出して出力された第２のリセット信号を前記制御部が受信した場合に実行されることを特徴とする請求項１１に記載のデータ読出方法。
【請求項１３】
請求項３に記載のデータ保持制御回路の前記強誘電体記憶部の特性テスト方法であって、
前記制御部から前記第１の伝達制御回路及び前記第２の伝達制御回路に対して出力する第１の伝達制御信号により、前記第１の論理信号の前記第１の強誘電体素子部への伝達を遮断し、且つ前記第２の論理信号の前記第２の強誘電体素子部への伝達を遮断させる論理信号伝達遮断ステップと、
前記制御部から前記第３の伝達制御回路に対して出力する第２の伝達制御信号により前記第１の記憶データの前記第１の入力端子への伝達を遮断し且つ前記第１のテスト電圧を前記第１の入力端子に供給すると共に、前記制御部から前記第４の伝達制御回路に対して出力する第３の伝達制御信号により前記第２の記憶データを前記第２の入力端子へ伝達し、
又は、前記制御部から前記第３の伝達制御回路に対して出力する第２の伝達制御信号により前記第１の記憶データの前記第１の入力端子へ伝達すると共に、前記制御部から前記第４の伝達制御回路に対して出力する第３の伝達制御信号により前記第２の記憶データを前記第２の入力端子への伝達を遮断し且つ前記第２のテスト電圧を前記第２の入力端子に供給する強誘電体記憶部テストステップと、
前記第２の比較結果信号に基づいて決まる前記出力信号の論理レベルに基づいて、前記強誘電体記憶部の特性を判定する特性判定ステップと、
を有することを特徴とする強誘電体記憶部の特性テスト方法。
【請求項１４】
請求項２〜７のいずれか１項に記載のデータ保持制御回路と、
前記第１の論理回路の入力端子と電気的に接続されて外部から前記データ信号が入力される第１の電極パッドと、
前記電源から前記電源電圧が供給される第２の電極パッドと、
を有することを特徴とする半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体素子を用いたデータ保持制御回路、データ保持制御回路を用いたデータ書込方法、データ読出方法、及び強誘電体記憶部の特性テスト方法、並びに半導体チップに関する。
【背景技術】
【０００２】
フリップフロップなどのレジスタに保持されたデータを電源遮断後に復元する手段として、例えば特許文献１には、強誘電体素子を用いたデータ保持制御回路が開示されている。
【０００３】
図５は、従来のデータ保持制御回路３０を模式的に示したものである。データ保持制御回路３０は、制御部１３ａとデータ保持回路１３ｂとを備えている。
【０００４】
制御部１３ａは、データ保持回路１３ｂに対して制御信号ＳＤＳ１１と、制御信号ＳＫＳ１１と、制御信号ＳＫＳ１２と、制御信号ＳＫ１１と、制御信号ＳＫ１２と、を送信する。
【０００５】
データ保持回路１３ｂは、データ保持部Ｍ１１と、伝達制御部ＤＳ１１と、強誘電体記憶部Ｋ１１と、強誘電体制御部ＫＳ１１と、センスアンプＳＡ１１と、を備えている。
【０００６】
データ保持部Ｍ１１は、トランジスタＮｃ１１と、論理回路ＮＡＮＤ１１と、論理回路ＮＡＮＤ１２と、を備えている。
【０００７】
トランジスタＮｃ１１は、入力端子ＤＴｉｎ１１から入力されたデータ信号Ｄｉｎ１１を、制御部１３ａから出力されて入力端子ＴＣＬＫ１１からゲート端子Ｇに入力されるクロック信号ＣＬＫ１１の例えば立ち上がりのタイミングで論理回路ＮＡＮＤ１１に伝送する。
【０００８】
論理回路ＮＡＮＤ１１は、データ信号Ｄｉｎ１１の論理レベルを反転させて論理信号Ｎｏｕｔ１１を出力する。論理回路ＮＡＮＤ１２は、出力信号Ｎｏｕｔ１１を反転させて論理信号Ｎｏｕｔ１２を出力する。
【０００９】
データ保持部Ｍ１１は、論理回路ＮＡＮＤ１１と論理回路ＮＡＮＤ１２との間で論理信号Ｎｏｕｔ１１と論理信号Ｎｏｕｔ１２との出力信号を循環させることでデータ信号Ｄｉｎ１１に基づく論理レベルを保持して論理信号Ｎｏｕｔ１１をインバータＩＮＶ１１にて反転して出力端子Ｄｏｕｔ１１に出力信号Ｄｏｕｔ１１として出力する。
【００１０】
伝達制御部ＤＳ１１は、論理回路ＮＯＲ１１と、論理回路ＮＯＲ１２と、を備えている。論理回路ＮＯＲ１１の論理信号Ｎｏｕｔ１１の伝送と論理回路ＮＯＲ１２の論理信号Ｎｏｕｔ１２の伝送とは、制御部１３ａから出力される制御信号ＳＤＳ１１によって制御される。
【００１１】
強誘電体記憶部Ｋ１１は、強誘電体素子Ｃ１１と、強誘電体素子Ｃ１２と、を備えている。
【００１２】
強誘電体素子Ｃ１１は、正極端が制御部１３ａに接続され、負極端が論理回路ＮＯＲ１１の出力端子に接続されており、論理信号Ｎｏｕｔ１１の論理レベルを記憶データＫＤ１１として保持する。ここで、強誘電体素子Ｃ１１の負極端と論理回路ＮＯＲ１１との接続点をＮｄ１１と称する。
【００１３】
強誘電体素子Ｃ１２は、正極端が制御部１３ａに接続され、負極端が論理回路ＮＯＲ１２の出力端子に接続されており、論理信号Ｎｏｕｔ１２の論理レベルを記憶データＫＤ１２として保持する。ここで、強誘電体素子Ｃ１２の負極端と論理回路ＮＯＲ１２との接続点をＮｄ１２と称する。
【００１４】
強誘電体制御部ＫＳ１１は、トランジスタＮ１１と、トランジスタＮ１２と、を備えている。
【００１５】
トランジスタＮ１１は、ゲート端子Ｇが制御部１３ａに接続されて制御信号ＳＫＳ１１の供給を受け、ドレイン端子Ｄが論理回路ＮＯＲ１１と強誘電体素子Ｃ１１の負極端との接続点であるノードＮｄ１１よりも論理回路ＮＯＲ１１の出力端子に近いノードＮｄ１３に接続され、ソース端子Ｓが制御部１３ａと強誘電体素子Ｃ１１の正極端と接続されている。トランジスタＮ１１は、制御信号ＳＫＳ１１によってオンオフし、これにより強誘電体素子Ｃ１１の両端を短絡させるか否かを制御する。
【００１６】
トランジスタＮ１２は、ゲート端子Ｇが制御部１３ａに接続されて制御信号ＳＫＳ１２の供給を受け、ドレイン端子Ｄが論理回路ＮＯＲ１２と強誘電体素子Ｃ１２の一端との接続点であるノードＮｄ１２よりも論理回路ＮＯＲ１２の出力端子に近いノードＮｄ１４に接続され、ソース端子Ｓが強誘電体素子Ｃ１２の正極端と接続されている。トランジスタＮ１２は、制御信号ＳＫＳ１２によってオンオフし、これにより強誘電体素子Ｃ１２の両端を短絡させるか否かを制御する。
【００１７】
センスアンプＳＡ１１は、制御部１３ａから出力される制御信号ＳＳＡ１１により駆動される。センスアンプＳＡ１１は、強誘電体素子Ｃ１１に保持された記憶データＫＤ１１が入力端子ＳＡｉｎ１１に入力され、強誘電体素子Ｃ１２に保持された記憶データＫＤ１２が入力端子ＳＡｉｎ１２に入力される。センスアンプＳＡ１１は、制御信号ＳＳＡ１１がハイレベルの場合に、入力端子ＳＡｉｎ１１に入力された記憶データＫＤ１１と入力端子ＳＡｉｎ１２に入力された記憶データＫＤ１２とを比較し、記憶データＫＤ１１が記憶データＫＤ１２よりも大きい場合には出力信号ＳＳＡｏｕｔ１１をハイレベルとして論理回路ＮＡＮＤ１２に供給し且つ出力信号ＳＳＡｏｕｔ１２をローレベルとして論理回路ＮＡＮＤ１１に供給し、記憶データＫＤ１１が記憶データＫＤ１２よりも小さい場合には出力信号ＳＳＡｏｕｔ１１をローレベルとして論理回路ＮＡＮＤ１２に供給し且つ出力信号ＳＳＡｏｕｔ１２をハイレベルとして論理回路ＮＡＮＤ１１に供給する。
【００１８】
図５に示したデータ保持制御回路３０における通常動作、すなわちデータ信号Ｄｉｎ１１をデータ保持部Ｍ１１にて保持して出力信号Ｄｏｕｔ１１として出力する動作は、制御信号ＳＤＳ１１をローレベルとしてデータ保持部Ｍ１１と強誘電体記憶部Ｋ１１との電気的な接続を遮断した状態で行う。
【００１９】
図５に示したデータ保持制御回路３０における強誘電体記憶部Ｋ１１の強誘電体素子Ｃ１１の特性テストとしては、制御信号ＳＤＳ１１をローレベルとして論理信号Ｎｏｕｔ１１の強誘電体素子Ｃ１１への伝達を遮断し且つ論理信号Ｎｏｕｔ１２の強誘電体素子Ｃ１２への伝達を遮断することで行う。そして、例えば強誘電体素子Ｃ１１の特性テストを行う場合には、制御信号ＳＫＳ１１をローレベルとしてトランジスタＮ１１をオフさせ、制御信号ＳＫＳ１２をハイレベルとしてトランジスタＮ１２をオンさせた状態として制御部１３ａから制御信号ＳＫ１２として所定の電圧レベルを備えたテスト電圧を出力する。このとき、センスアンプＳＡ１１の入力端子ＳＡｉｎ１１には強誘電体素子Ｃ１１の記憶データＫＤ１１が入力され、入力端子ＳＡｉｎ１２には、制御部１３ａから出力されてトランジスタＮ１２を介して制御信号ＳＫＳ１２が入力される。センスアンプＳＡ１１は、制御信号ＳＫＳ１２と記憶データＫＤ１１との比較に基づいて出力信号ＳＳＡｏｕｔ１１を論理回路ＮＡＮＤ１２に出力するとともに出力信号ＳＳＡｏｕｔ１２を論理回路ＮＡＮＤ１１に出力する。そして、テスト電圧Ｖｔ１１を順次変化させることで得られる出力信号Ｄｏｕｔ１１の変化を検出することで、強誘電体素子Ｃ１１に記憶された記憶データＫＤ１１の電圧レベルを検出し、これにより、強誘電体素子Ｃ１１の特性テストを行う。なお、強誘電体素子Ｃ１２の特性テストについても同様である。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０１３−１３４７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
従来のデータ保持制御回路３０における強誘電体素子Ｃ１１の特性テストにおいては、制御信号ＳＫ１２がトランジスタＮ１２を介して入力端子ＳＡｉｎ１２に入力される構成となっているため、強誘電体素子Ｃ１２の正極端に制御部１３ａから直接的に印加される制御信号ＳＫ１２と、トランジスタＮ１２を介して強誘電体素子Ｃ１２の負極端に印加される制御信号ＳＫＳ１２との間には、トランジスタＮ１２のオン抵抗による電位差が発生し、これにより強誘電体素子Ｃ１２に予期せぬデータが書き込まれてしまうおそれがある。
【００２２】
強誘電体素子Ｃ１２に予期せぬ記憶データＫＤ１２が書き込まれてしまうと、強誘電体素子Ｃ１２自体の特性テストを行う場合にセンスアンプＳＡ１１の入力端子ＳＡｉｎ１２に入力される制御信号ＳＫ１２の電圧レベルが影響を受け、ひいては強誘電体素子Ｃ１２の特性テスト精度が低下してしまうという問題があった。なお、同問題は、強誘電体素子Ｃ１１においても生じることは言うまでもない。
【００２３】
本発明は、強誘電体素子の特性テストを高精度に行うことができるデータ保持制御回路、データ書込方法、データ読出方法、強誘電体記憶部の特性テスト方法、及び半導体チップを提供する。
【課題を解決するための手段】
【００２４】
本発明にかかる第１態様のデータ保持制御回路は、データ信号の論理レベルに基づいて第１の論理信号を出力する第１の論理回路と、前記第１の論理信号に基づく第２の論理信号を前記第１の論理回路に対して出力する第２の論理回路と、を備えて前記データ信号の論理レベルを保持して出力信号として出力するデータ保持部と、前記第１の論理回路から出力された前記第１の論理信号の論理レベルを第１の記憶データとして記憶する第１の強誘電体素子部と、前記第２の論理回路から出力された前記第２の論理信号の論理レベルを第２の記憶データとして記憶する第２の強誘電体素子部と、を備えた強誘電体記憶部と、前記第１の論理回路から出力された前記第１の論理信号の前記第１の強誘電体素子部への伝達を制御する第１の伝達制御回路と、前記第２の論理回路から出力された前記第２の論理信号の前記第２の強誘電体素子への伝達を制御する第２の伝達制御回路と、を備えた第１の伝達制御部と、前記第１の強誘電体素子部と前記第２の論理回路との接続点の第１のノードに形成されて前記第１の強誘電体素子部から出力される前記第１の記憶データの前記第２の論理回路への伝達を制御する第３の伝達制御回路と、前記第２の強誘電体素子部と前記第１の論理回路との接続点の第２のノードに形成されて前記第２の強誘電体素子部から出力される前記第２の記憶データの前記第１の論理回路への伝達を制御する第４の伝達制御回路と、を備えた第２の伝達制御部と、前記第３の伝達制御回路と前記第２の論理回路との接続点の第３のノードに接続されて前記第２の論理回路に第１のテスト電圧を供給する制御を行う第１のテスト電圧供給制御回路と、前記第４の伝達制御回路と前記第１の論理回路との接続点の第４のノードに接続されて前記第１の論理回路に第２のテスト電圧を供給する制御を行う第２のテスト電圧供給制御回路と、を備えたテスト電圧供給制御部と、を有する。
【００２５】
本発明にかかる第２態様のデータ保持制御回路は、第１の論理信号を出力する第１の論理回路と、第２の論理信号を出力する第２の論理回路と、前記第１の論理回路から出力された前記第１の論理信号の論理レベルを第１の記憶データとして記憶する第１の強誘電体素子部と、前記第２の論理回路から出力された前記第２の論理信号の論理レベルを第２の記憶データとして記憶する第２の強誘電体素子部と、を備えた強誘電体記憶部と、前記第１の論理回路から出力された前記第１の論理信号の前記第１の強誘電体素子部への伝達を制御する第１の伝達制御回路と、前記第２の論理回路から出力された前記第２の論理信号の前記第２の強誘電体素子への伝達を制御する第２の伝達制御回路と、を備えた第１の伝達制御部と、前記第１の強誘電体素子部と第３の論理回路との接続点の第１のノードに接続されて前記第１の強誘電体素子部から出力される前記第１の記憶データの前記第３の論理回路への伝達を制御する第３の伝達制御回路と、前記第２の強誘電体素子部と第４の論理回路との接続点の第２のノードに接続されて前記第２の強誘電体素子部から出力される前記第２の記憶データの前記第４の論理回路への伝達を制御する第４の伝達制御回路と、を備えた第２の伝達制御部と、前記第３の伝達制御回路と前記第３の論理回路との接続点の第３のノードに接続されて前記第３の論理回路に第１のテスト電圧を供給する制御を行う第１のテスト電圧供給制御回路と、前記第４の伝達制御回路と前記第４の論理回路との接続点の第４のノードに接続されて前記第４の論理回路に第２のテスト電圧を供給する制御を行う第２のテスト電圧供給制御回路と、を備えたテスト電圧供給制御部と、を有する。
【００２６】
本発明にかかる第３の態様のデータ書込方法は、本発明の第１の態様のデータ保持制御回路の前記強誘電体記憶部に前記データ信号の論理レベルを記憶させる
【００２７】
本発明にかかる第４の態様のデータ読出方法は、本発明の第１の態様のデータ保持制御回路の前記強誘電体記憶部から前記第１の記憶データ及び前記第２の記憶データを読み出す。
【００２８】
本発明にかかる第５の態様の強誘電体記憶部の特性テスト方法は、本発明の第１の態様のデータ保持制御回路の前記強誘電体記憶部の特性テスト方法である。
【００２９】
本発明にかかる第６の態様の半導体チップは、本発明の第１の態様のデータ保持制御回路と、  前記第１の論理回路の入力端子と電気的に接続されて外部から前記データ信号が入力される第１の電極パッドと、前記電源から前記電源電圧が供給される第２の電極パッドと、を有する。
【発明の効果】
【００３０】
本発明のデータ保持制御回路、データ書込方法、データ読出方法、強誘電体記憶部の特性テスト方法、及び半導体チップによれば、強誘電体素子の特性テストを高精度に行うことができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態にかかる電子機器１０を示している。
【図２】電子機器１０の各信号波形の一連の動作例を示したタイミングチャートである。
【図３】本発明の第１の実施形態にかかる変形例である電子機器１０ａを示している。
【図４】本発明の第２の実施形態にかかる電子機器２０を示している。
【図５】従来のデータ保持制御回路３０を模式的に示したものである。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明の実施形態につき説明する。なお、以下で説明する数値や回路等は、本発明の趣旨を逸脱しない範囲において適宜選択可能である。
【００３３】
［第１の実施形態］
【００３４】
図１は、本発明の第１の実施形態にかかる電子機器１０を示している。電子機器１０は、電源１と、リセット回路２と、データ保持制御回路３と、を備えている。
【００３５】
電源１は、リセット回路２とデータ保持制御回路３とに電源電圧ＶＤＤを供給する。電源電圧ＶＤＤは、定格電圧が例えば１０Ｖであるとする。
【００３６】
リセット回路２は、電源１と接続されて電源１から供給される電源電圧ＶＤＤの電圧レベルを監視し、該監視結果に基づくリセット信号ＲＳＴを出力する。リセット回路２は、電源電圧ＶＤＤが第１の基準電圧としての例えば８Ｖの基準電圧Ｖｒｅｆ１よりも小さくなったことを検出した場合には第１のリセット信号としてローレベルのリセット信号ＲＳＴを出力し、電源電圧ＶＤＤが第２の基準電圧としての例えば２Ｖの基準電圧Ｖｒｅｆ２よりも大きくなったことを検出した場合には第２のリセット信号としてハイレベルのリセット信号ＲＳＴを出力する。
【００３７】
データ保持制御回路３は、制御部３ａと、データ保持回路３ｂと、を備えており、半導体チップに内蔵されている。また、データ保持制御回路３は、外部から伝送されるデータ信号Ｄｉｎが入力される入力端子Ｔｉｎ１と、電源１から電源電圧ＶＤＤが供給される入力端子Ｔｉｎ２と、リセット回路２からリセット信号ＲＳＴが入力される入力端子Ｔｉｎ３と、出力端子Ｔｏｕｔと、を備えている。また、入力端子Ｔｉｎ１、入力端子Ｔｉｎ２、入力端子Ｔｉｎ３、及び出力端子Ｔｏｕｔは、それぞれが半導体チップに配設された第１の電極パッド、第２の電極パッド、第３の電極パッド、及び第４の電極パッドに接続されている。
【００３８】
制御部３ａは、電源電圧ＶＤＤによって駆動し、データ保持回路３ｂに対して、クロック信号ＣＬＫと、第１の伝達制御信号としての制御信号ＳＤＳ１と、制御信号ＳＫＳと、第１の記憶制御信号としての制御信号ＳＫ１及び制御信号ＳＫ２と、第２の記憶制御信号としての制御信号ＳＫ３及び制御信号ＳＫ４と、第２の伝達制御信号としての制御信号ＳＤＳ２と、第３の伝達制御信号としての制御信号ＳＤＳ３と、第１のテスト電圧としての制御信号ＳＴＳ１と、第２のテスト電圧としての制御信号ＳＴＳ２と、制御信号ＳＳＡと、を出力して種々制御を行う。なお、各制御信号の特性については後述する。
【００３９】
データ保持回路３ｂは、データ保持部Ｍと、強誘電体記憶部Ｋと、第１の伝達制御部としての伝達制御部ＤＳ１と、記憶制御部ＫＳと、第２の伝達制御部としての伝達制御部ＤＳ２と、テスト電圧供給制御部ＴＳと、センスアンプＳＡと、を備えている。また、データ保持制御部３ｂは、外部との電気的な接続を図る端子として、入力端子Ｔｉｎ１に接続された入力端子ＤＴｉｎと、制御部３ａに接続されてクロック信号ＣＬＫが入力される入力端子Ｔｃｌｋと、出力端子Ｔｏｕｔに接続された出力端子Ｄｏｕｔと、を備えている。
【００４０】
データ保持部Ｍは、トランジスタＮｃ１と、論理回路ＮＡＮＤ１と、論理回路ＮＡＮＤ２と、インバータＩＮＶ１と、を備えている。
【００４１】
トランジスタＮｃ１は、ソース端子Ｓが入力端子Ｄｉｎに接続され、ゲート端子Ｇが入力端子Ｔｃｌｋに接続されている。トランジスタＮｃ１は、入力端子Ｔｃｌｋからゲート端子Ｇに入力されるクロック信号ＣＬＫによって、外部から入力端子Ｔｉｎに入力されて入力端子Ｄｉｎを介してソース端子Ｓに入力されるデータ信号Ｄｉｎを伝達させる制御を行う。
【００４２】
論理回路ＮＡＮＤ１は、第１の入力端子がトランジスタＮｃ１のドレイン端子Ｄに接続されており、第１の入力端子に入力されたデータ信号Ｄｉｎの論理レベルを反転して出力端子から第１の論理信号としての論理信号Ｎｏｕｔ１を出力する。
【００４３】
論理回路ＮＡＮＤ２は、第１の入力端子が論理回路ＮＡＮＤ１の出力端子に接続されており、第１の入力端子に入力された論理信号Ｎｏｕｔ１の論理レベルを反転して出力端子から第２の論理信号としての論理信号Ｎｏｕｔ２を出力する。また、論理回路ＮＡＮＤ２の出力端子は論理回路ＮＡＮＤ１の第１の入力端子に接続されており、論理信号Ｎｏｕｔ２は論理回路ＮＡＮＤ１の第１の入力端子に入力される。
【００４４】
データ保持部Ｍは、以上の構成を備えて、論理回路ＮＡＮＤ１から出力された論理信号Ｎｏｕｔ１を論理回路ＮＡＮＤ２の第１の入力端子に入力し、論理回路ＮＡＮＤ２から出力された論理信号Ｎｏｕｔ２を論理回路ＮＡＮＤ１の第１の入力端子に入力する動作を繰り返すことによって、データ信号Ｄｉｎの論理レベルを保持する。
【００４５】
また、データ保持部Ｍは、論理回路ＮＡＮＤ１から出力された論理信号Ｎｏｕｔ１をインバータＩＮＶ１にて反転して出力信号Ｄｏｕｔを出力する。これにより、データ保持部Ｍ、ひいてはデータ保持回路３ｂは、外部から入力されたデータ信号Ｄｉｎの論理レベルを保持して出力信号Ｄｏｕｔを出力する。
【００４６】
伝達制御部ＤＳ１は、論理回路ＮＡＮＤ１から出力された論理信号Ｎｏｕｔ１の強誘電体記憶部Ｋへの伝達を制御する第１の伝達制御回路としてのトランジスタＮ１と、論理回路ＮＡＮＤ２から出力された論理信号Ｎｏｕｔ２の強誘電体記憶部Ｋへの伝達を制御する第２の伝達制御回路としてのトランジスタＮ２と、を備えている。
【００４７】
トランジスタＮ１は、ＮＭＯＳトランジスタであり、一端としてのソース端子Ｓが論理回路ＮＡＮＤ１の出力端子に接続されて論理信号Ｎｏｕｔ１が入力され、制御端子としてのゲート端子Ｇが制御部３ａに接続されて制御部３ａからゲート端子Ｇに入力される制御信号ＳＤＳ１によりオンオフが制御される。トランジスタＮ１は、例えば１．５Ｖでハイレベルの制御信号ＳＤＳ１がゲート端子Ｇに入力された場合にはオンして論理回路ＮＡＮＤ１から出力された論理信号Ｎｏｕｔ１をドレイン端子Ｄから出力して次段の強誘電体記憶部Ｋに伝達し、例えば０Ｖでローレベルの制御信号ＳＤＳ１がゲート端子Ｇに入力された場合にはオフして論理信号Ｎｏｕｔ１の次段の強誘電体記憶部Ｋへの伝達を停止する制御を行う。なお、以下ではローレベルの信号は例えば全て０Ｖであるとする。
【００４８】
トランジスタＮ２は、ＮＭＯＳトランジスタであり、一端としてのソース端子Ｓが論理回路ＮＡＮＤ２の出力端子に接続されて論理信号Ｎｏｕｔ２が入力され、制御端子としてのゲート端子Ｇが制御部３ａに接続されて制御部３ａからゲート端子Ｇに入力される制御信号ＳＤＳ１によりオンオフが制御される。トランジスタＮ２は、例えば１．５Ｖでハイレベルの制御信号ＳＤＳ１がゲート端子Ｇに入力された場合にはオンして論理回路ＮＡＮＤ２から出力された論理信号Ｎｏｕｔ２をドレイン端子Ｄから出力して次段の強誘電体記憶部Ｋに伝達し、ローレベルの制御信号ＳＤＳ１がゲート端子Ｇに入力された場合にはオフして論理信号Ｎｏｕｔ２の次段の強誘電体記憶部Ｋへの伝達を停止する制御を行う。
【００４９】
強誘電体記憶部Ｋは、強誘電体素子Ｃ１と強誘電体素子Ｃ２とを備えて構成されて論理回路ＮＡＮＤ１から出力された論理信号Ｎｏｕｔ１の論理レベルを第１の記憶データとしての記憶データＫＤ１を保持して出力する第１の強誘電体素子部としての強誘電体素子部Ｋ１と、強誘電体素子Ｃ３と強誘電体素子Ｃ４とを備えて構成されて論理回路ＮＡＮＤ２から出力された論理信号Ｎｏｕｔ２の論理レベルを第２の記憶データとしての記憶データＫＤ２を保持して出力する第２の強誘電体素子としての強誘電体素子部Ｋ２と、を備えている。
【００５０】
強誘電体素子Ｃ１は、正極端がトランジスタＮ１の他端としてのドレイン端子Ｄに接続されており、論理回路ＮＡＮＤ１から出力された論理信号Ｎｏｕｔ１がトランジスタＮ１の制御によって入力される。また、強誘電体素子Ｃ１は、負極端が制御部３ａに接続されて制御信号ＳＫ１が入力される。制御信号ＳＫ１は、例えば１．５Ｖでハイレベル又はローレベルのいずれかの論理信号である。ここで、強誘電体素子Ｃ１の正極端とトランジスタＮ１のドレイン端子Ｄとの接続点をノードＮｄ１と称する。
【００５１】
強誘電体素子Ｃ１は、正極端に論理信号Ｎｏｕｔ１が印加され、負極端に論理信号Ｎｏｕｔ１とは論理レベルが異なる制御信号ＳＫ１が印加された場合に残留分極状態が反転状態と非反転状態との間で遷移し、これにより論理信号Ｎｏｕｔ１に基づくデータを記憶する。
【００５２】
強誘電体素子Ｃ２は、負極端がトランジスタＮ１のドレイン端子ＤとノードＮｄ１にて接続されており、論理回路ＮＡＮＤ１から出力された論理信号Ｎｏｕｔ１がトランジスタＮ１の制御によって入力される。また、強誘電体素子Ｃ２は、正極端が制御部３ａに接続されて制御信号ＳＫ２が入力される。制御信号ＳＫ２は、例えば１．５Ｖでハイレベル又はローレベルのいずれかの論理信号である。
【００５３】
強誘電体素子Ｃ２は、負極端に論理信号Ｎｏｕｔ１が印加され、正極端に論理信号Ｎｏｕｔ１とは論理レベルが異なる制御信号ＳＫ２が印加された場合に、残留分極状態が反転状態と非反転状態との間で遷移し、これにより論理信号Ｎｏｕｔ１に基づくデータを記憶する。
【００５４】
ここで、強誘電体素子部Ｋ１の一端としての強誘電体素子Ｃ１の正極端と強誘電体素子Ｃ２の負極端とはノードＮｄ１にて接続されている。このため、強誘電体素子部Ｋ１が記憶して出力する記憶データＫＤ１の論理レベルは、強誘電体素子Ｃ１と強誘電体素子Ｃ２とに記憶されたデータとの関係によって決定される。本実施形態にかかるデータ保持回路３ｂにおいては、強誘電体素子Ｃ１の容量値よりも強誘電体素子Ｃ２の容量値の方が大きい場合には、記憶データＫＤ１はローレベルとなり、強誘電体素子Ｃ１の容量値よりも強誘電体素子Ｃ２の容量値の方が小さい場合には、記憶データＫＤ１はハイレベルとなる。なお、強誘電体素子Ｃ１の負極端と強誘電体素子Ｃ２の正極端を、強誘電体素子部Ｋ１の他端と称する。
【００５５】
また、論理回路ＮＡＮＤ１から出力された論理信号Ｎｏｕｔ１の強誘電体素子部Ｋ１への伝達は、トランジスタＮ１により制御されている。
【００５６】
強誘電体素子Ｃ３は、正極端がトランジスタＮ２の他端としてのドレイン端子Ｄに接続されており、論理回路ＮＡＮＤ２から出力された論理信号Ｎｏｕｔ２がトランジスタＮ２の制御によって入力される。また、強誘電体素子Ｃ３は、負極端が制御部３ａに接続されて制御信号ＳＫ３が入力される。制御信号ＳＫ３は、例えば１．５Ｖでハイレベル又はローレベルのいずれかの論理信号である。ここで、強誘電体素子Ｃ３の正極端とトランジスタＮ２のドレイン端子Ｄとの接続点をノードＮｄ２と称する。
【００５７】
強誘電体素子Ｃ３は、正極端に論理信号Ｎｏｕｔ２が印加され、負極端に論理信号Ｎｏｕｔ２とは論理レベルが異なる制御信号ＳＫ３が印加された場合に、残留分極状態が反転状態と非反転状態との間で遷移し、これにより論理信号Ｎｏｕｔ２に基づくデータを記憶する。
【００５８】
強誘電体素子Ｃ４は、負極端がトランジスタＮ２のドレイン端子ＤとノードＮｄ２にて接続されており、論理回路ＮＡＮＤ２から出力された論理信号Ｎｏｕｔ２がトランジスタＮ２の制御によって入力される。また、強誘電体素子Ｃ４は、正極端が制御部３ａに接続されて制御信号ＳＫ４が入力される。制御信号ＳＫ４は、例えば１．５Ｖでハイレベル又はローレベルのいずれかの論理信号である。
【００５９】
強誘電体素子Ｃ４は、負極端に論理信号Ｎｏｕｔ２が印加され、正極端に論理信号Ｎｏｕｔ２とは論理レベルが異なる制御信号ＳＫ４が印加された場合に、残留分極状態が反転状態と非反転状態との間で遷移し、これにより論理信号Ｎｏｕｔ２に基づくデータを記憶する。
【００６０】
ここで、強誘電体素子Ｃ３の正極端と強誘電体素子Ｃ４の負極端とはノードＮｄ２にて接続されている。このため、強誘電体素子部Ｋ２が記憶して出力する記憶データＫＤ２の論理レベルは、強誘電体素子Ｃ３と強誘電体素子Ｃ４とに記憶されたデータとの関係によって決定される。本実施形態にかかるデータ保持回路３ｂにおいては、強誘電体素子Ｃ３の容量値よりも強誘電体素子Ｃ４の容量値の方が大きい場合には、記憶データＫＤ２はローレベルとなり、強誘電体素子Ｃ３の容量値よりも強誘電体素子Ｃ４の容量値の方が小さい場合には、記憶データＫＤ２はハイレベルとなる。なお、強誘電体素子Ｃ３の負極端と強誘電体素子Ｃ４の正極端を、強誘電体素子部Ｋ２の他端と称する。
【００６１】
また、論理回路ＮＡＮＤ２から出力された論理信号Ｎｏｕｔ２の強誘電体素子部Ｋ２への伝達は、トランジスタＮ２により制御されている。
【００６２】
記憶制御部ＫＳは、トランジスタＮ３と、トランジスタＮ４と、を備えた記憶制御部ＫＳ１と、トランジスタＮ５と、トランジスタＮ６と、を備えた記憶制御部ＫＳ２と、を備えている。
【００６３】
トランジスタＮ３は、ＮＭＯＳトランジスタであり、ソース端子ＳがトランジスタＮ１のドレイン端子とノードＮｄ１との接続点であるノードＮｄ３に接続され、ドレイン端子Ｄが強誘電体素子Ｃ１の負極端に接続され、ゲート端子Ｇが制御部３ａに接続されて制御信号ＳＫＳが入力される構成となっている。トランジスタＮ３は、制御部３ａから例えば１．５Ｖでハイレベルの制御信号ＳＫＳが供給された場合にはオンして強誘電体素子Ｃ１の正極端と負極端とを短絡させ、これにより強誘電体素子Ｃ１の正極端と負極端とに電位差が発生することを防止し、ひいては強誘電体素子Ｃ１への予期せぬデータの書き込みを防止する。
【００６４】
トランジスタＮ４は、ＮＭＯＳトランジスタであり、ソース端子Ｓが強誘電体素子Ｃ２の正極端に接続され、ドレイン端子ＤがノードＮｄ３に接続され、ゲート端子Ｇが制御部３ａに接続されて制御信号ＳＫＳが入力される構成となっている。トランジスタＮ４は、制御部３ａから例えば１．５Ｖでハイレベルの制御信号ＳＫＳが供給された場合にはオンして強誘電体素子Ｃ２の正極端と負極端とを短絡させ、これにより強誘電体素子Ｃ２の正極端と負極端とに電位差が発生することを防止し、ひいては強誘電体素子Ｃ２への予期せぬデータの書き込みを防止する。
【００６５】
トランジスタＮ５は、ＮＭＯＳトランジスタであり、ソース端子ＳがトランジスタＮ２のドレイン端子とノードＮｄ２との接続点であるノードＮｄ４に接続され、ドレイン端子Ｄが強誘電体素子Ｃ３の負極端に接続され、ゲート端子Ｇが制御部３ａに接続されて制御信号ＳＫＳが入力される構成となっている。トランジスタＮ５は、制御部３ａから例えば１．５Ｖでハイレベルの制御信号ＳＫＳが供給された場合にはオンして強誘電体素子Ｃ３の正極端と負極端とを短絡させ、これにより強誘電体素子Ｃ３の正極端と負極端とに電位差が発生することを防止し、ひいては強誘電体素子Ｃ３への予期せぬデータの書き込みを防止する。
【００６６】
トランジスタＮ６は、ＮＭＯＳトランジスタであり、ソース端子Ｓが強誘電体素子Ｃ４の正極端に接続され、ドレイン端子ＤがノードＮｄ４に接続され、ゲート端子Ｇが制御部３ａに接続されて制御信号ＳＫＳが入力される構成となっている。トランジスタＮ６は、制御部３ａから例えば１．５Ｖでハイレベルの制御信号ＳＫＳが供給された場合にはオンして強誘電体素子Ｃ４の正極端と負極端とを短絡させ、これにより強誘電体素子Ｃ４の正極端と負極端とに電位差が発生することを防止し、ひいては強誘電体素子Ｃ４への予期せぬデータの書き込みを防止する。
【００６７】
伝達制御部ＤＳ２は、第３の伝達制御回路としてのトランジスタＮ７と、第４の伝達制御回路としてのトランジスタＮ８と、を備えている。
【００６８】
トランジスタＮ７は、ＮＭＯＳトランジスタであり、一端としてのソース端子ＳがノードＮｄ１とノードＮｄ３とを介してトランジスタＮ１のドレイン端子Ｄに接続され、制御端子としてのゲート端子ＧがインバータＩＮＶ２を介して制御部３ａに接続されて制御信号ＳＤＳ２を反転させた信号が入力される構成となっている。トランジスタＮ７は、制御部３ａから出力された制御信号ＳＤＳ２によってオンオフが制御され、これにより強誘電体素子Ｃ１から出力された記憶データＫＤ１を次段のセンスアンプＳＡに伝達する制御を行う。トランジスタＮ７は、ゲート端子Ｇにローレベルの制御信号ＳＤＳ２がインバータＩＮＶ２によって反転された例えば１．５Ｖでハイレベルの信号が入力された場合にはオンして記憶データＫＤ１を次段のセンスアンプＳＡに伝達し、ゲート端子Ｇに例えば１．５Ｖでハイレベルの制御信号ＳＤＳ２がインバータＩＮＶ２によって反転されたローレベルの信号が入力された場合にはオフして記憶データＫＤ１の次段のセンスアンプＳＡへの出力を停止する。
【００６９】
トランジスタＮ８は、ＮＭＯＳトランジスタであり、一端としてのソース端子ＳがノードＮｄ２とノードＮｄ４とを介してトランジスタＮ２のドレイン端子Ｄに接続され、制御端子としてのゲート端子ＧがインバータＩＮＶ３を介して制御部３ａに接続されて制御信号ＳＤＳ３を反転させた信号が入力される構成となっている。トランジスタＮ８は、制御部３ａから出力された制御信号ＳＤＳ３によってオンオフが制御され、これにより強誘電体素子Ｃ３から出力された記憶データＫＤ２を次段のセンスアンプＳＡに伝達する制御を行う。トランジスタＮ８は、ゲート端子Ｇにローレベルの制御信号ＳＤＳ３がインバータＩＮＶ３によって反転された例えば１．５Ｖでハイレベルの信号が入力された場合にはオンして記憶データＫＤ２を次段へ伝達し、ゲート端子Ｇに例えば１．５Ｖでハイレベルの制御信号ＳＴＳ２がインバータＩＮＶ３によって反転されたローレベルの信号が入力された場合にはオフして記憶データＫＤ２の次段への出力を停止する。
【００７０】
テスト電圧供給制御部ＴＳは、第１のテスト電圧供給制御回路としてのトランジスタＮ９と、第２のテスト電圧供給制御回路としてのトランジスタＮ１０と、を備えている。
【００７１】
トランジスタＮ９は、ＮＭＯＳトランジスタであり、一端としてのソース端子Ｓが制御部３ａと接続されて制御部３ａから第１のテスト電圧としての制御信号ＳＴＳ１が入力され、制御端子としてのゲート端子Ｇが制御部３ａと接続されて制御部３ａから制御信号ＳＤＳ２が入力され、他端としてのドレイン端子ＤがトランジスタＮ７の他端としてのドレイン端子Ｄと第３のノードとしてのノードＮｄ５にて接続されている。トランジスタＮ９は、制御信号ＳＤＳ２によってオンオフが制御されて、所定の電圧レベルを備えた制御信号ＳＴＳ１をノードＮｄ５に対して供給する制御を行う。トランジスタＮ９は、制御信号ＳＤＳ２が例えば１．５Ｖでハイレベルの場合にオンしてノードＮｄ５に制御信号ＳＴＳ１を伝達し、制御信号ＳＤＳ２がローレベルの場合にオフしてノードＮｄ５への制御信号ＳＴＳ１の伝達を遮断する。なお、ノードＮｄ５の電位を第１の電位と称し、第１の電位は、記憶データＫＤ１又は制御信号ＳＴＳ１によって決まるものとする。
【００７２】
トランジスタＮ１０は、ＮＭＯＳトランジスタであり、一端としてのソース端子Ｓが制御部３ａと接続されて制御部３ａから第２のテスト電圧としての制御信号ＳＴＳ２が入力され、制御端子としてのゲート端子Ｇが制御部３ａと接続されて制御部３ａから制御信号ＳＤＳ３が入力され、他端としてのドレイン端子ＤがトランジスタＮ８の他端としてのドレイン端子Ｄと第４のノードとしてのノードＮｄ６にて接続されている。トランジスタＮ１０は、制御信号ＳＴＳ２によってオンオフが制御されて、所定の電圧レベルを備えた制御信号ＳＴＳ２をノードＮｄ６に対して供給する制御を行う。トランジスタＮ１０は、制御信号ＳＤＳ３が例えば１．５Ｖでハイレベルの場合にオンしてノードＮｄ６に制御信号ＳＴＳ２を伝達し、制御信号ＳＤＳ３がローレベルの場合にオフしてノードＮｄ６への制御信号ＳＴＳ２の伝達を遮断する。なお、ノードＮｄ６の電位を第２の電位と称し、第２の電位は、記憶データＫＤ２又は制御信号ＳＴＳ２によって決まるものとする。
【００７３】
センスアンプＳＡは、ノードＮｄ５を介してトランジスタＮ７のドレイン端子Ｄと接続された入力端子ＳＡｉｎ１と、ノードＮｄ６を介してトランジスタＮ８のドレイン端子Ｄと接続された入力端子ＳＡｉｎ２と、論理回路ＮＡＮＤ２の第２の入力端子に接続された出力端子ＳＡｏｕｔ１と、論理回路ＮＡＮＤ１の第２の入力端子に接続された出力端子ＳＡｏｕｔ２と、を備えている。
【００７４】
センスアンプＳＡにおいては、トランジスタＮ７がオンしている場合にトランジスタＮ７とノードＮｄ３とを介して入力端子ＳＡｉｎ１に強誘電体素子Ｃ１に記憶された記憶データＫＤ１が第１の電位として入力され、トランジスタＮ７がオフし且つトランジスタＮ９がオンしている場合にトランジスタＮ９とノードＮｄ５とを介して入力端子ＳＡｉｎ１の制御信号ＳＴＳ１が第１の電位として入力される。また、センスアンプＳＡにおいては、トランジスタＮ８がオンしている場合にトランジスタＮ８とノードＮｄ４とを介して入力端子ＳＡｉｎ２に強誘電体素子Ｃ２に記憶された記憶データＫＤ２が第２の電位として入力され、トランジスタＮ８がオフし且つトランジスタＮ１０がオンしている場合にトランジスタＮ１０とノードＮｄ５とを介して入力端子ＳＡｉｎ２の制御信号ＳＴＳ２が第２の電位として入力される。
【００７５】
センスアンプＳＡは、入力端子ＳＡｉｎ１に入力された第１の電位と入力端子ＳＡｉｎ２に入力された第２の電位との比較に基づいて、第１の電位を増幅して出力信号ＳＳＡｏｕｔ１を出力端子ＳＡｏｕｔ１から出力し、第２の電位を増幅して出力信号ＳＳＡｏｕｔ２を出力端子ＳＡｏｕｔ２から出力する。センスアンプＳＡは、第１の電位が第２の電位よりも大きい場合には、出力端子ＳＡｏｕｔ１から出力信号ＳＳＡｏｕｔ１を例えば１．５Ｖでハイレベルとして論理回路ＮＡＮＤ２の第２の入力端子に供給し且つ出力端子ＳＡｏｕｔ２から出力信号ＳＳＡｏｕｔ２をローレベルとして論理回路ＮＡＮＤ１の第２の入力端子に供給し、第１の電位が第２の電位よりも小さい場合には、出力端子ＳＡｏｕｔ１から出力信号ＳＳＡｏｕｔ１をローレベルとして論理回路ＮＡＮＤ２にの第２の入力端子供給し且つ出力端子ＳＡｏｕｔ２から出力信号ＳＳＡｏｕｔ２を例えば１．５Ｖでハイレベルとして論理回路ＮＡＮＤ１の第２の入力端子に供給する。
【００７６】
なお、センスアンプＳＡは、制御部３ａから制御信号ＳＳＡの供給を受け、これにより駆動が制御される。センスアンプＳＡは、制御信号ＳＳＡが例えば１．５Ｖでハイレベルの場合に駆動し、ローレベルの場合は駆動を停止して出力端子ＳＡｏｕｔ１からハイレベルの出力信号ＳＳＡｏｕｔ１を出力し、出力端子ＳＡｏｕｔ２からハイレベルの出力信号ＳＳＡｏｕｔ２を出力する。
【００７７】
ここで、トランジスタＮ７は、ソース端子ＳがノードＮｄ１に接続され且つドレイン端子ＤがセンスアンプＳＡを介して論理回路ＮＡＮＤ２に接続されている。言い換えれば、強誘電体素子部Ｋ１は、センスアンプＳＡとトランジスタＮ７とを介して論理回路ＮＡＮＤ２に接続されている。さらに言い換えれば、トランジスタＮ７は、強誘電体素子部Ｋ１と論理回路ＮＡＮＤ２との接続点の第１のノードに形成されている。トランジスタＮ７は、強誘電体素子部Ｋ１から出力される記憶データＫＤ１の論理回路ＮＡＮＤ２への伝達を制御する。
【００７８】
トランジスタＮ８は、ソース端子ＳがノードＮｄ２に接続され且つドレイン端子ＤがセンスアンプＳＡを介して論理回路ＮＡＮＤ１に接続されている。言い換えれば、強誘電体素子部Ｋ２は、センスアンプＳＡとトランジスタＮ８とを介して論理回路ＮＡＮＤ１に接続されている。さらに言い換えれば、トランジスタＮ８は、強誘電体素子部Ｋ２と論理回路ＮＡＮＤ１との接続点の第２のノードに形成されている。トランジスタＮ８は、強誘電体素子部Ｋ２から出力される記憶データＫＤ２の論理回路ＮＡＮＤ１への伝達を制御する。
【００７９】
トランジスタＮ９は、ソース端子Ｓが制御部３ａと接続されている。また、トランジスタＮ９のドレイン端子Ｄは、ノードＮｄ５と接続、言い換えれば、トランジスタＮ７と、センスアンプＳＡを介した論理回路ＮＡＮＤ２と、の接続点のノードＮｄ５に接続されている。トランジスタＮ９は、論理回路ＮＡＮＤ２にセンスアンプＳＡを介して制御信号ＳＴＳ１を供給する制御を行う。
【００８０】
トランジスタＮ１０は、ソース端子Ｓが制御部３ａと接続されている。また、トランジスタＮ１０のドレイン端子Ｄは、ノードＮｄ６と接続、言い換えれば、トランジスタＮ８と、センスアンプＳＡを介した論理回路ＮＡＮＤ１と、の接続点のノードＮｄ６に接続されている。トランジスタＮ１０は、論理回路ＮＡＮＤ１にセンスアンプＳＡを介して制御信号ＳＴＳ２を供給する制御を行う。
【００８１】
図２は、図１に示した電子機器１０の各信号波形の一連の動作例を示したタイミングチャートである。電子機器１０は、時刻ｔ０〜ｔ５と時刻ｔ９〜ｔ１２と時刻ｔ１３以降の期間Ａで通常動作、時刻ｔ５〜ｔ７の期間Ｂでデータ書込動作、時刻ｔ７〜ｔ８の期間Ｃで電源電圧ＶＤＤがデータ保持制御回路３の動作電圧に満たない状態、時刻ｔ８〜ｔ９の期間Ｄでデータ読出動作、時刻ｔ１２〜ｔ１３の期間Ｅで強誘電体記憶部の特性テスト動作、をそれぞれ行っている。なお、図２における時刻ｔ０〜ｔ１３は、各信号波形に対して共通である。また、各信号波形については、特に言及しない場合には直前の時刻までの信号波形を維持しているものとする。また、斜線部は論理レベルが不定又は流動的であることを示している。
【００８２】
時刻ｔ０〜ｔ５では、電子機器１０は通常動作を行う。通常動作とは、外部から伝送されたデータ信号Ｄｉｎをデータ保持部Ｍにて保持し、出力信号Ｄｏｕｔを出力する動作である。
【００８３】
時刻ｔ０で、電源電圧ＶＤＤは定格電圧の１０Ｖとなっている。リセット信号ＲＳＴはハイレベルであり、クロック信号ＣＬＫはローレベルとなっている。また、ローレベルのデータ信号Ｄｉｎが入力端子Ｔｉｎ１に入力されてデータ保持部Ｍで保持された状態となっており、ローレベルの出力信号Ｄｏｕｔが出力端子Ｔｏｕｔから出力されている。データ保持部Ｍにてローレベルのデータ信号Ｄｉｎが保持されていることから、論理信号Ｎｏｕｔ１はハイレベル、論理信号Ｎｏｕｔ２はローレベルとなっている。制御信号ＳＤＳ１がローレベルで、トランジスタＮ１とトランジスタＮ２とはオフされている。制御信号ＳＫＳがハイレベルで、トランジスタＮ３〜Ｎ６がオンされている。制御信号ＳＫ１〜ＳＫ４がローレベルで、強誘電体素子Ｃ１〜Ｃ４へのデータの書き込みが停止された状態となっている。制御信号ＳＤＳ２と制御信号ＳＤＳ３とがハイレベルで、トランジスタＮ７とトランジスタＮ８とがオフされた状態となっており、センスアンプＳＡの入力端子ＳＡｉｎ１と入力端子ＳＡｉｎ２の電位はいずれも不定となっている。制御信号ＳＴＳ１と制御信号ＳＴＳ２とはいずれもローレベルとなっている。制御信号ＳＳＡがローレベルで、センスアンプＳＡは駆動停止状態となっており、出力信号ＳＳＡｏｕｔ１と出力信号ＳＳＡｏｕｔ２とはいずれもハイレベルとなっている。
【００８４】
時刻ｔ１で、クロック信号ＣＬＫが入力端子Ｔｃｌｋを介してデータ保持制御回路３に供給されてトランジスタＮｃ１のゲート端子Ｇに入力されると、トランジスタＮｃ１がオンする。これにより、データ信号Ｄｉｎが論理回路ＮＡＮＤ１に入力される。
【００８５】
時刻ｔ２で、データ信号Ｄｉｎがハイレベルとなって論理回路ＮＡＮＤ１に入力される。これにより、論理信号Ｎｏｕｔ１がローレベルとなって出力信号Ｄｏｕｔがハイレベルとなる。つまり、出力信号Ｄｏｕｔが、時刻ｔ２以前のローレベルからハイレベルに遷移し、データ保持回路３ｂとしてデータ信号Ｄｉｎの論理レベルを新たに保持することとなる。なお、このとき、論理信号Ｎｏｕｔ２はハイレベルとなる。
【００８６】
時刻ｔ３で、制御部３ａからのクロック信号ＣＬＫの供給が停止されてトランジスタＮｃ１がオフされる。このとき、データ信号Ｄｉｎはハイレベルを維持しているため、データ保持部Ｍは出力信号Ｄｏｕｔをハイレベルで維持した状態でデータ信号Ｄｉｎの論理レベルの保持の更新が停止される。なお、データ保持部Ｍにおける保持の更新とは、最新のデータ信号Ｄｉｎの論理レベルをデータ保持部Ｍにて保持することであり、保持の更新の停止とは、トランジスタＮｃ１がオフされる直前で保持したデータ信号Ｄｉｎを最後に、最新のデータ信号Ｄｉｎをデータ保持部Ｍにて新たに保持しないことを指す。
【００８７】
時刻ｔ４で、データ信号Ｄｉｎがローレベルとなる。このとき、時刻ｔ３で既にトランジスタＮｃ１がオフされているので、データ保持部Ｍはデータ信号Ｄｉｎの遷移に関係なく出力信号Ｄｏｕｔをハイレベルの状態で保持する。
【００８８】
時刻ｔ５〜ｔ７では、電子機器１０はデータ書込動作を行う。データ書込動作とは、データ保持部Ｍにて保持されたデータ信号Ｄｉｎに基づくデータを強誘電体記憶部Ｋに記憶する動作である。すなわち、論理信号Ｎｏｕｔ１の論理レベルを記憶データＫＤ１として強誘電体素子部Ｋ１に記憶し、論理信号Ｎｏｕｔ２の論理レベルを記憶データＫＤ２として強誘電体素子部Ｋ２に記憶する動作である。
【００８９】
時刻ｔ５で、電源１の駆動が停止されて電源電圧ＶＤＤが低下して閾値電圧Ｖｒｅｆ１よりも小さくなったことをリセット回路２が検出すると、リセット回路２はデータ保持制御回路３の入力端子Ｔｉｎ３にローレベルのリセット信号ＲＳＴを送信する。
【００９０】
制御部３ａは、ローレベルのリセット信号ＲＳＴを受信すると、論理信号伝達ステップとして、制御信号ＳＤＳ１をハイレベルとしてトランジスタＮ１とトランジスタＮ２とをオンさせて、論理回路ＮＡＮＤ１から論理信号Ｎｏｕｔ１を強誘電体素子部Ｋ１に伝達させ、論理回路ＮＡＮＤ２から論理信号Ｎｏｕｔ２を強誘電体素子部Ｋ２に伝達させる。また、制御部３ａは、制御信号ＳＫＳをローレベルとしてトランジスタＮ３〜Ｎ６をオフさせる。これにより、ハイレベルの論理信号Ｎｏｕｔ１がトランジスタＮ１を介してノードＮｄ１を通って強誘電体素子Ｃ１の正極端と強誘電体素子Ｃ２の負極端とに印加された状態となり、ローレベルの論理信号Ｎｏｕｔ２がトランジスタＮ２を介してノードＮｄ２を通って強誘電体素子Ｃ３の正極端と強誘電体素子Ｃ４の負極端とに印加された状態となる。なお、このとき、制御信号ＳＤＳ２及び制御信号ＳＤＳ３がハイレベルとなってトランジスタＮ７及びトランジスタＮ８がオフされた状態となっている。これにより、センスアンプＳＡの入力端子ＳＡｉｎ１が強誘電体素子部Ｋ１と絶縁され、入力端子ＳＡｉｎ２が強誘電体素子部Ｋ２と絶縁されるため、センスアンプＳＡの各入力端子の容量の影響を受けることなく強誘電体素子部Ｋ１と強誘電体素子部Ｋ２とにそれぞれデータを記憶することができる。
【００９１】
ここで、記憶制御ステップとして、制御信号ＳＫ１〜ＳＫ４はいずれもローレベルとなっている。このため、負極端にローレベルの制御信号ＳＫ１が印加される強誘電体素子Ｃ１の残留分極状態は非反転状態、すなわち所定の容量値を保持した状態となり、正極端にローレベルの制御信号ＳＫ２が印加される強誘電体素子Ｃ２の残留分極状態は反転状態、すなわち強誘電体素子Ｃ１に比べて小さい容量値を保持しない状態となる。これにより、論理信号Ｎｏｕｔ１の論理レベル、すなわちハイレベルが記憶データＫＤ１として強誘電体素子部Ｋ１に書き込まれる。なお、このとき、強誘電体素子Ｃ３と強誘電体素子Ｃ４との正極端と負極端とに印加される信号の論理レベル、すなわち電位はいずれも同じであるため、残留分極状態はいずれも変化しない。したがって、強誘電体素子部Ｋ２には何らデータが書き込まれない。
【００９２】
時刻ｔ６では、ハイレベルの論理信号Ｎｏｕｔ１がノードＮｄ１を通って強誘電体素子Ｃ１の正極端と強誘電体素子Ｃ２の負極端とに印加された状態であり、ローレベルの論理信号Ｎｏｕｔ２がノードＮｄ２を通って強誘電体素子Ｃ３の正極端と強誘電体素子Ｃ４の負極端とに印加された状態である場合において、記憶制御ステップとして、制御信号ＳＫ１〜ＳＫ４がいずれもハイレベルとなる。このため、負極端にハイレベルの制御信号ＳＫ３が印加される強誘電体素子Ｃ３の残留分極状態は反転状態となり、正極端にハイレベルの制御信号ＳＫ４が印加される強誘電体素子Ｃ４の残留分極状態は非反転状態となる。これにより、論理信号Ｎｏｕｔ２の論理レベル、すなわちローレベルが記憶データＫＤ２として強誘電体素子部Ｋ２に書き込まれる。なお、このとき、強誘電体素子Ｃ１と強誘電体素子Ｃ２との両端に印加される信号の論理レベル、すなわち電位はいずれも同じであるため、残留分極状態はいずれも変化しない。したがって、強誘電体素子部Ｋ１は時刻ｔ５〜ｔ６にかけて記憶された記憶データＫＤ１の論理レベルを維持する。
【００９３】
時刻ｔ７で、電源電圧ＶＤＤがデータ保持制御回路３の各回路の駆動可能電圧を下回ると、トランジスタＮ１と、トランジスタＮ２と、トランジスタＮ７と、トランジスタＮ８と、はいずれもオフされ、その後電源電圧ＶＤＤは０Ｖとなる。このとき、強誘電体素子Ｃ１〜Ｃ４は不揮発性の記憶素子であることから、強誘電体素子部Ｋ１はハイレベルの記憶データＫＤ１を保持し、強誘電体素子部Ｋ２はローレベルの記憶データＫＤ２を保持した状態となっている。
【００９４】
時刻ｔ８〜９では、電子機器１０はデータ読出動作を行う。データ読出動作とは、強誘電体記憶部Ｋに記憶したデータを読み出してデータ保持部Ｍに復帰させる動作であり、強誘電体素子部Ｋ１が保持する記憶データＫＤ１を論理信号Ｎｏｕｔ１に復帰させ、強誘電体素子部Ｋ２が保持する記憶データＫＤ２を論理信号Ｎｏｕｔ２に復帰させて、出力信号Ｄｏｕｔを電源１の駆動が停止される前の状態に復帰させる動作である。
【００９５】
時刻ｔ８で、電源１が起動して電源電圧ＶＤＤが再び閾値電圧Ｖｒｅｆ２よりも大きくなったことをリセット回路２が検出すると、リセット回路２はデータ保持制御回路３の入力端子Ｔｉｎ３にハイレベルのリセット信号ＲＳＴを送信する。
【００９６】
制御部３ａは、ハイレベルのリセット信号ＲＳＴを受信すると、論理信号伝達遮断ステップとして、制御信号ＳＤＳ１をローレベルとしてトランジスタＮ１とトランジスタＮ２とをオフさせて、論理回路ＮＡＮＤ１から論理信号Ｎｏｕｔ１の強誘電体素子部Ｋ１への伝達を遮断し、論理回路ＮＡＮＤ２から論理信号Ｎｏｕｔ２の強誘電体素子部Ｋ２への伝達を遮断する。また、制御信号ＳＫＳをローレベルとしてトランジスタＮ３〜Ｎ６をオフさせる。
【００９７】
また、制御部３ａは、記憶データ伝達ステップとして、制御信号ＳＤＳ２と制御信号ＳＤＳ３とをローレベルとしてトランジスタＮ７とトランジスタＮ８とをオンさせて、制御信号ＳＫ２と制御信号ＳＫ４とをハイレベルとし、制御信号ＳＫ１と制御信号ＳＫ３とをローレベルとする。さらに、制御部３ａは、ハイレベルの制御信号ＳＳＡをセンスアンプＳＡに出力する。以上により、強誘電体素子部Ｋ１に記憶されたハイレベルの記憶データＫＤ１がセンスアンプＳＡの入力端子ＳＡｉｎ１に入力され、強誘電体素子部Ｋ２に記憶されたハイレベルの記憶データＫＤ２がセンスアンプＳＡの入力端子ＳＡｉｎ２に入力される。
【００９８】
センスアンプＳＡは、入力端子ＳＡｉｎ１にハイレベルの記憶データＫＤ１が入力され、入力端子ＳＡｉｎ２にハイレベルの記憶データＫＤ２が入力されると、記憶データＫＤ１と記憶データＫＤ２とを比較する。本実施形態においては、記憶データＫＤ１の方が記憶データＫＤ２よりも小さいので、出力端子ＳＡｏｕｔ１からローレベルの出力信号ＳＳＡｏｕｔ１を出力して論理回路ＮＡＮＤ２に供給し、出力端子ＳＡｏｕｔ２からハイレベルの出力信号ＳＳＡｏｕｔ２を出力して論理回路ＮＡＮＤ１に供給する。これにより、強誘電体素子部Ｋ１が保持する記憶データＫＤ１を論理信号Ｎｏｕｔ１に復帰させ、強誘電体素子部Ｋ２が保持する記憶データＫＤ２を論理信号Ｎｏｕｔ２に復帰させて、出力信号Ｄｏｕｔを電源１の駆動が停止される前の状態に復帰させる。
【００９９】
時刻ｔ９〜ｔ１２では、電子機器１０は再び通常動作を行う。
【０１００】
時刻ｔ９で、電源電圧ＶＤＤは定格電圧の１０Ｖとなる。このとき、データ読出動作によって論理信号Ｎｏｕｔ１はローレベルとなっており論理信号Ｎｏｕｔ２はハイレベルとなっているため、ハイレベルの出力信号Ｄｏｕｔが出力端子Ｔｏｕｔから出力されている。制御信号ＳＤＳ１はローレベルで、トランジスタＮ１とトランジスタＮ２とはオフされている。制御信号ＳＫＳはハイレベルで、トランジスタＮ３〜Ｎ６がオンされている。制御信号ＳＫ１〜ＳＫ４はローレベルで、強誘電体素子Ｃ１〜Ｃ４へのデータの書き込みが停止された状態となっている。制御信号ＳＤＳ２と制御信号ＳＤＳ３とはハイレベルで、トランジスタＮ７とトランジスタＮ８とがオフされた状態となっている。制御信号ＳＴＳ１と制御信号ＳＴＳ２とはいずれもローレベルとなっている。制御信号ＳＳＡはローレベルで、センスアンプＳＡは動作停止状態となっており、出力信号ＳＳＡｏｕｔ１と出力信号ＳＳＡｏｕｔ２とはいずれもハイレベルとなっている。なお、時刻ｔ９においては、ローレベルのデータ信号Ｄｉｎが入力端子Ｔｉｎに入力されている。
【０１０１】
時刻ｔ１０で、クロック信号ＣＬＫが入力端子Ｔｃｌｋを介してデータ保持制御回路３に供給されてトランジスタＮｃ１のゲート端子Ｇに入力されると、トランジスタＮｃ１がオンする。これにより、データ信号Ｄｉｎが論理回路ＮＡＮＤ１に入力される。これにより、論理信号Ｎｏｕｔ１がハイレベルとなって出力信号Ｄｏｕｔがローレベルとなる。つまり、出力信号Ｄｏｕｔが、時刻ｔ１０以前のハイレベルからローレベルに遷移し、データ保持回路３ｂとしてデータ信号Ｄｉｎの論理レベルを新たに保持することとなる。なお、このとき、論理信号Ｎｏｕｔ２はローレベルとなる。
【０１０２】
時刻ｔ１１で、制御部３ａからのクロック信号ＣＬＫの供給が停止されてトランジスタＮｃ１がオフされる。このとき、データ信号Ｄｉｎはローレベルを維持しているため、データ保持部Ｍは出力信号Ｄｏｕｔをローレベルで維持した状態でデータ信号Ｄｉｎの論理レベルの保持の更新が停止される。
【０１０３】
時刻ｔ１２〜ｔ１３では、電子機器１０は強誘電体記憶部Ｋの特性テスト動作（以後「特性テスト動作」）を行う。特性テスト動作とは、強誘電体記憶部Ｋの強誘電体素子部Ｋ１が備える強誘電体素子Ｃ１と強誘電体素子Ｃ２とで論理信号Ｎｏｕｔ１を所望の論理レベルで保持できているか、及び強誘電体素子部Ｋ２が備える強誘電体素子Ｃ３と強誘電体素子Ｃ４とで論理信号Ｎｏｕｔ２を所望のレベルで保持できているか、をテストする動作である。なお、本実施形態においては、強誘電体素子部Ｋ１が論理信号Ｎｏｕｔ１を所望の論理レベルにて保持できているかをテストする動作について説明するが、強誘電体素子部Ｋ２が論理信号Ｎｏｕｔ２を所望の論理レベルにて保持できているかをテストする動作についても同様である。
【０１０４】
時刻ｔ１２で、論理信号遮断ステップとして、制御信号ＳＤＳ１はローレベルでトランジスタＮ１とトランジスタＮ２とはオフされており、論理回路ＮＡＮＤ１からの論理信号Ｎｏｕｔ１の強誘電体素子部Ｋ１への伝達が遮断され且つ論理回路ＮＡＮＤ２からの論理信号Ｎｏｕｔ２の強誘電体素子部Ｋ２への伝達が遮断されている。制御信号ＳＫＳはローレベルとなってトランジスタＮ３〜Ｎ６はオフされる。
【０１０５】
また、強誘電体記憶部テストステップとして、制御信号ＳＤＳ２はローレベルで、トランジスタＮ９がオフされ、トランジスタＮ７はオンされて記憶データＫＤ１がセンスアンプＳＡの入力端子ＳＡｉｎ１に入力される。また、強誘電体記憶部テストステップとして、制御信号ＳＤＳ３はハイレベルで、トランジスタＮ８はオフされて記憶データＫＤ２のセンスアンプＳＡの入力端子ＳＡｉｎ２への入力が遮断され、トランジスタＮ１０はオンされる。このため、センスアンプＳＡの入力端子ＳＡｉｎ１には、強誘電体素子部Ｋ１から記憶データＫＤ１が印加され、センスアンプＳＡの入力端子ＳＡｉｎ２には、所定の電圧レベルを備えた制御信号ＳＴＳ２が印加される。本実施形態においては、例えば制御信号ＳＴＳ２を、例えばローレベルとハイレベルとの間のミドルレベルとして２．５Ｖにて設定する。
【０１０６】
センスアンプＳＡは、入力端子ＳＡｉｎ１に記憶データＫＤ１が入力され、入力端子ＳＡｉｎ２に制御信号ＳＴＳ２が入力されると、記憶データＫＤ１と制御信号ＳＴＳ２とを比較する。
【０１０７】
特性判定ステップとして、強誘電体素子部Ｋ１の特性が正常である場合には、ローレベルの記憶データＫＤ１はミドルレベルの制御信号ＳＴＳ２よりも小さくなるので、出力端子ＳＡｏｕｔ１からローレベルの出力信号ＳＳＡｏｕｔ１を出力して論理回路ＮＡＮＤ２に供給し、出力端子ＳＡｏｕｔ２からハイレベルの出力信号ＳＳＡｏｕｔ２を出力して論理回路ＮＡＮＤ１に供給する。このとき、論理信号Ｎｏｕｔ１はローレベルとなることから、出力信号Ｄｏｕｔはハイレベルとなり、例えば出力端子Ｔｏｕｔに接続したテスト装置などにより該出力信号Ｄｏｕｔを検出し、強誘電体素子部Ｋ１の記憶特性は正常と判断してテスト動作を終了する。
【０１０８】
また、特性判定ステップとして、強誘電体素子部Ｋ１の特性が異常である場合には、ローレベルの記憶データＫＤ１はミドルレベルの制御信号ＳＴＳ２よりも大きくなるので、出力端子ＳＡｏｕｔ１からハイレベルの出力信号ＳＳＡｏｕｔ１を出力して論理回路ＮＡＮＤ２に供給し、出力端子ＳＡｏｕｔ２からローレベルの出力信号ＳＳＡｏｕｔ２を出力して論理回路ＮＡＮＤ１に供給する。このとき、論理信号Ｎｏｕｔ１はハイレベルとなることから、出力信号Ｄｏｕｔはローレベルとなり、例えば出力端子Ｔｏｕｔに接続したテスト装置などにより該出力信号Ｄｏｕｔを検出し、強誘電体素子部Ｋ１の記憶特性は異常と判断してテスト動作を終了する。
【０１０９】
なお、テスト電圧としての制御信号ＳＴＳ２は、２．５Ｖに限られず段階的に変更することができ、これにより、強誘電体素子部Ｋ１の記憶特性がどの程度劣化しているかを検出することができる。
【０１１０】
また、本実施形態については、強誘電体素子部Ｋ１の特性テストについて説明したが、本発明にかかるテスト保持制御回路３によれば、強誘電体素子部Ｋ２の特性テストも行うことができる。この場合には、強誘電体素子部Ｋ１の特性テストと比べて、制御信号ＳＤＳ２をハイレベルとしてトランジスタＮ７をオフ、トランジスタＮ８をオンにし、制御信号ＳＤＳ３をローレベルとしてトランジスタＮ９をオン、トランジスタＮ１０をオフにしてセンスアンプＳＡにて制御信号ＳＴＳ１と記憶データＫＤ２との比較結果を出力し、これに基づく出力信号Ｄｏｕｔを検出することで行うことができる。
【０１１１】
時刻ｔ１３以降では、電子機器１０は再び通常動作を行う。このとき、制御信号ＳＫＳはハイレベルとなってトランジスタＮ１とトランジスタＮ２とはオフされ、制御信号ＳＤＳ２はハイレベルとなってトランジスタＮ７はオフされた状態となり、制御信号ＳＤＳ３はハイレベルとなってトランジスタＮ８はオフされた状態となる。また、制御信号ＳＳＡはローレベルとなってセンスアンプＳＡの動作が停止される。
【０１１２】
以上、本発明の第１の実施形態による電子機器１０によれば、強誘電体素子部Ｋの特性テストを行う場合に、強誘電体素子部Ｋ１とセンスアンプＳＡの入力端子ＳＡｉｎ１との間のノードＮｄ５に制御信号ＳＴＳ１を供給することとし、又は強誘電体素子部Ｋ２とセンスアンプＳＡの入力端子ＳＡｉｎ２との間のノードＮｄ６に制御信号ＳＴＳ２を供給することとしたので、特性テスト時に強誘電体素子部Ｋ１や強誘電体素子部Ｋ２が変動してしまうという問題を解消し、ひいては強誘電体素子部Ｋ１及び強誘電体素子部Ｋ２の特性テストをより高精度に行うことができる。
【０１１３】
［第１の実施形態の変形例］
図３は、本発明の第１の実施形態にかかる変形例である電子機器１０ａを示している。電子機器１０ａは、電源１と、リセット回路２と、データ保持制御回路３と、を備えており、データ保持制御回路３が備える強誘電体記憶部Ｋにおいて、強誘電体素子部Ｋ１は強誘電体素子Ｃ２を備えており、強誘電体素子部Ｋ２は強誘電体素子Ｃ４を備えている。すなわち、電子機器１０ａは、電子機器１０と比べて、強誘電体記憶部Ｋの強誘電体素子部Ｋ１が強誘電体素子Ｃ１を備えておらず、強誘電体素子部Ｋ２が強誘電体素子Ｃ３を備えておらず、記憶制御部ＫＳの記憶制御部ＫＳ１がトランジスタＮ３を備えておらず、記憶制御部ＫＳ２がトランジスタＮ５を備えていない点で異なっている。なお、電子機器１０ａにおいては、図１に示した電子機器１０と同一の構成については、同一番号を付してその説明を省略する。
【０１１４】
強誘電体素子部Ｋ１が記憶して出力する記憶データＫＤ１は、強誘電体素子Ｃ２に記憶されたデータによって決まる。本変形例におけるデータ保持回路３ｂにおいては、論理信号Ｎｏｕｔ１がハイレベルの場合に、強誘電体素子Ｃ２の負極端にハイレベルが印加され、この状態でローレベルの制御信号ＳＫ２が印加されると、残留分極状態が非反転状態となって強誘電体素子Ｃ２の容量値はほぼゼロとなる。これにより、記憶データＫＤ１はハイレベルとなる。また、論理信号Ｎｏｕｔ１がローレベルの場合に、強誘電体素子Ｃ２の負極端にローレベルが印加され、この状態でハイレベルの制御信号ＳＫ２が印加されると、残留分極状態が反転状態となって強誘電体素子Ｃ２に所定の容量が蓄えられる。これにより、記憶データＫＤ１はローレベルとなる。
【０１１５】
強誘電体素子部Ｋ２が記憶して出力する記憶データＫＤ２は、強誘電体素子Ｃ４に記憶されたデータによって決まる。本変形例におけるデータ保持回路３ｂにおいては、論理信号Ｎｏｕｔ２がハイレベルの場合に、強誘電体素子Ｃ４の負極端にハイレベルが印加され、この状態でローレベルの制御信号ＳＫ４が印加されると、残留分極状態が非反転状態となって強誘電体素子Ｃ４の容量値はほぼゼロとなる。これにより、記憶データＫＤ２はハイレベルとなる。また、論理信号Ｎｏｕｔ２がローレベルの場合に、強誘電体素子Ｃ４の負極端にローレベルが印加され、この状態でハイレベルの制御信号ＳＫ４が印加されると、残留分極状態が反転状態となって強誘電体素子Ｃ４に所定の容量が蓄えられる。これにより、記憶データＫＤ２はローレベルとなる。
【０１１６】
［第２の実施形態］
図４は、本発明の第２の実施形態にかかる電子機器２０を示している。電子機器２０は、電源１と、リセット回路２と、データ保持制御回路３と、を備えている。データ保持制御回路３の記憶制御部ＫＳは、記憶制御部ＫＳ２を備えている。また、データ保持制御回路３は、ショート制御部ＳＨとしてのトランジスタＮｓｈを備えている。電子機器２０は、電子機器１０と比べて、記憶制御部ＫＳが記憶制御部ＫＳ１を備えておらず、トランジスタＮｓｈを備えている点で異なる。なお、電子機器２０においては、図１に示した電子機器１０と同一の構成については、同一番号を付してその説明を省略する。
【０１１７】
トランジスタＮｓｈは、一端としてのソース端子ＳがノードＮｄ４とノードＮｄ２との接続点であるノードＮｄ７に接続されており、他端としてのドレイン端子ＤがノードＮｄ１とトランジスタＮ１のドレイン端子Ｄとの接続点であるノードＮｄ８に接続されている。また、制御端子としてのゲート端子Ｇが、制御部３ａに接続されて、制御部３ａから制御信号ＳＳＨの供給を受ける。
【０１１８】
トランジスタＮｓｈは、電子機器２０が通常動作を行う期間Ａにてハイレベルの制御信号ＳＳＨの供給を受けてオンし、強誘電体素子Ｃ１の正極端及び強誘電体素子Ｃ２の負極端よりもトランジスタＮ１のドレイン端子Ｄに近い位置でノードＮｄ７とノードＮｄ８とをショートさせる。これにより、電子機器１０のように記憶制御部ＫＳ１のトランジスタＮ３とトランジスタＮ４とが設けられていない場合であっても、通常動作時に強誘電体素子Ｃ１の正極端と負極端とをショートさせることができ、強誘電体素子Ｃ２の正極端と負極端とをショートさせることができる。したがって、電子機器１０の回路面積の増大を抑制することができる。
【０１１９】
なお、本発明にかかる電子機器１０、１０ａ、及び２０に用いられているトランジスタとしてはＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであるが、ＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタを用いても良いし、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用いても良い。また、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタに代えてパススイッチを用いるようにしても良い。
【０１２０】
また、本発明にかかる電子機器１０、１０ａ、及び２０においては、電源電圧ＶＤＤの変化に伴うリセット信号ＲＳＴの遷移に基づいてデータ書込動作及びデータ読出動作を行っているが、データ書込動作及びデータ読出動作は、これに限らず、その他信号に基づいて制御部３ａにより行われても良いし、制御部３ａが予め定められたタイミングで定期的に行うように設定されていても良い。
【０１２１】
また、本発明にかかる電子機器１０、１０ａ、及び２０においては、電源電圧ＶＤＤが１０Ｖである例を示したが、これに限られず、各トランジスタ、各制御信号、及びセンスアンプＳＡの動作電圧として用いられている電圧と同じ例えば１．５Ｖであっても良い。
【０１２２】
また、本発明にかかる電子機器１０、１０ａ、及び２０においては、記憶データＫＤ１の出力としての出力信号ＳＳＡｏｕｔ１が論理回路ＮＡＮＤ２の第２の入力端子に入力され、記憶データＫＤ２の出力としての出力信号ＳＳＡｏｕｔ２が論理回路ＮＡＮＤ１の第２の入力端子に入力される例について示したが、これに限られない。すなわち、データ保持回路３ｂは、データ保持部Ｍにて保持したデータを強誘電体記憶部Ｋに記憶した後、データ保持部Ｍとは異なる回路に記憶データＫＤ１と記憶データＫＤ２とを出力、言い換えれば記憶データを読み出すようにしても良い。また、その場合、記憶データＫＤ１又は記憶データＫＤ２のいずれか一方のみを読み出して利用するようにしても良い。
【０１２３】
また、本発明にかかる電子機器１０、１０ａ、及び２０においては、論理回路ＮＡＮＤ１と論理回路ＮＡＮＤ２とから構成されたデータ保持部Ｍに関し、論理回路ＮＡＮＤ１の出力信号Ｎｏｕｔ１を強誘電体素子部Ｋ１に記憶し、論理回路ＮＡＮＤ２の出力信号Ｎｏｕｔ２を強誘電体素子部Ｋ２に記憶する構成について説明したが、これに限られない。すなわち、データ保持部Ｍに代えて、強誘電体素子部Ｋ１にトランジスタＮ１を介して接続された第３の論理回路と、該第３の論理回路と独立して設けられて強誘電体素子部Ｋ２にトランジスタＮ２を介して接続された第４の論理回路と、を備えて、強誘電体素子部Ｋ１は該第３の論理回路から出力される論理レベルを記憶し、強誘電体素子部Ｋ２は該第４の論理回路から出力される論理レベルを記憶する構成としても良い。また、第３の論理回路の論理レベルから得られる記憶データＫＤ１を第３の論理回路とは異なる回路に出力し、第４の論理回路の論理レベルから得られる記憶データＫＤ２を第４の論理回路とは異なる回路に出力するようにしても良い。
【産業上の利用可能性】
【０１２４】
本発明にかかるデータ保持制御回路は、強誘電体素子の特性テストを高精度に行うことができるので、産業上の利用可能性は極めて高い。
【符号の説明】
【０１２５】
１  電源
２  リセット回路
３  データ保持制御回路
３ａ  制御部
３ｂ  データ保持回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４  強誘電体素子
Ｄｉｎ  データ信号
Ｄｏｕｔ  出力信号
ＤＳ１、ＤＳ２  伝達制御部
Ｋ  強誘電体記憶部
Ｋ１、Ｋ２  強誘電体素子部
ＫＤ１、ＫＤ２  記憶データ
ＫＳ、ＫＳ１、ＫＳ２  記憶制御部
Ｍ  データ保持部
Ｎ１〜Ｎ１０  トランジスタ
ＮＡＮＤ１、ＮＡＮＤ２  論理回路
Ｎｄ１〜Ｎｄ８  ノード
Ｎｏｕｔ１、Ｎｏｕｔ２  論理信号
ＳＡ  センスアンプ
ＳＤＳ１、ＳＤＳ２、ＳＤＳ３、ＳＫＳ、ＳＫ１〜４、ＳＴＳ１、ＳＴＳ２、ＳＳＡ、ＳＳＨ  制御信号
ＴＳ  テスト電圧供給制御部
【図１】
0006444668.tif 000002
【図２】
0006444668.tif 000003
【図３】
0006444668.tif 000004
【図４】
0006444668.tif 000005
【図５】
0006444668.tif 000006