(57)【特許請求の範囲】
【請求項１】
データの書き込みと読み出しとが非同期で行われる記憶部と、
前記記憶部からデータの読み出しを行う場合に出力端子から出力される制御信号の信号レベルを第１のレベルに遷移させ、リセット入力端子に入力される解除信号の信号レベルが所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させる制御信号出力部と、
前記制御信号の信号レベルが前記第１のレベルに遷移してから所定期間が経過した後に、信号レベルを前記所定のレベルに遷移させた前記解除信号を出力して前記リセット入力端子に供給する解除信号出力部と、
前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、前記制御信号の信号レベルが前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可するデータ更新制御部と、
を含む半導体装置。
【請求項２】
前記記憶部に対するデータの書き込みは、第１のクロックに基づいて行われ、前記記憶部からのデータの読み出しは、前記第１のクロックとは非同期の第２のクロックに基づいて行われる請求項１に記載の半導体装置。
【請求項３】
前記解除信号出力部は、前記出力端子に接続され、前記制御信号を遅延させる遅延回路を含み、前記制御信号が前記第１のレベルに遷移するタイミングに遅れて前記遅延回路の出力信号の信号レベルが遷移するタイミングで前記解除信号の信号レベルを前記所定のレベルに遷移させる請求項１または請求項２に記載の半導体装置。
【請求項４】
前記遅延回路は、入力される信号のノイズを除去するフィルタを含む
請求項３に記載の半導体装置。
【請求項５】
前記遅延回路の入力端を前記制御信号出力部の前記出力端子および外部装置に接続される外部端子のいずれかに選択的に接続する選択部を更に含む
請求項４に記載の半導体装置。
【請求項６】
前記記憶部に記憶されたデータを前記第２のクロックに基づいて取り込む第２の記憶部を更に含み、
前記データ更新制御部は、前記記憶部に記憶されたデータを前記第２の記憶部取り込む場合に、前記記憶部に対するデータの更新を禁止する
請求項２に記載の半導体装置。
【請求項７】
前記解除信号出力部は、前記制御信号の信号レベルが前記第１のレベルに遷移してから所定期間が経過した場合または当該半導体装置との間で通信を行う他の装置から供給される前記通信の開始および前記通信の終了を示す信号が前記通信の終了を示す場合に前記解除信号を前記所定のレベルに遷移させる
請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
請求項１から請求項７のいずれか１項に記載の半導体装置と、
前記記憶部から読み出されたデータを受信する他の半導体装置と、
を含むデータ通信システム。
【請求項９】
前記記憶部に記憶されるデータを生成するセンサを更に含む
請求項８に記載のデータ通信システム。
【請求項１０】
データの書き込みと読み出しとが非同期で行われる記憶部からデータの読み出しを行う場合に、信号レベルが第１のレベルに遷移する制御信号を生成し、
前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、
前記制御信号の信号レベルが前記第１のレベルに遷移してから所定期間が経過した後に信号レベルが所定のレベルに遷移する解除信号を生成し、
前記解除信号の信号レベルが前記所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させ、
前記制御信号が前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可する
データ書き込み制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、データ通信システムおよびデータ書き込み制御方法に関する。
【背景技術】
【０００２】
半導体装置間におけるデータ通信に関する技術として、例えば、特許文献１には、マイクロコンピュータから供給されるチップセレクト信号がアクティブとなっている間にシリアルデータの入力を行い、その後、チップセレクト信号が非アクティブに変化すると入力されたデータをメモリセルに書き込むように構成されたシリアルＥＥＰＲＯＭが記載されている。このシリアルＥＥＰＲＯＭのデータ入力制御部は、チップセレクト信号の立上がりエッジを検出すると、シリアルデータの入力を許可し、データの入力サイクルが終了する以前に立下がりエッジを検出すると、そのエッジ検出に基づいてシリアルデータの入力を禁止する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３３１５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置間でシリアル通信を行うデータ通信システムにおいては、一方の半導体装置（サブコンピュータ）に設けられたレジスタに記憶されたデータの他方の半導体装置（メインコンピュータ）への読み出しと、該レジスタに対するデータの書き込みとが非同期で行われるものがある。このようなデータ通信システムにおいては、該レジスタに対するデータの読み出しタイミングと書き込みタイミングとが重なるおそれがある。また、該レジスタが、複数のビットからなる多ビットデータの記憶を行うものである場合、該レジスタは、複数のフリップフロップ等の記憶回路によって構成され得る。複数の記憶回路の各々には、共通のクロック信号が与えられ、このクロック信号に同期して一斉にデータの書き込みが行われる。しかしながら、各記憶回路におけるクロック信号の入力タイミングは配線長差等に起因して僅かなずれが生じる。これにより、各記憶回路においてデータの書き込みタイミング（更新タイミング）にずれが生じる。従って、該レジスタにおいてデータの読み出しタイミングと書き込みタイミングとが重なった場合には、読み出されたデータにおいてビット間の不整合が生じるおそれがある。すなわち、読み出されたデータにおいて、データ更新後のビットとデータ更新前のビットとが混在するおそれがある。
【０００５】
このような読出しデータにおけるビット間の不整合を防止するためには、該レジスタに対するデータの読み出しが行われる場合に、該レジスタに対するデータの更新を禁止することが考えられる。このようにレジスタからデータの読出しを行う際に該レジスタにおいてデータの更新を禁止した場合には、当該半導体装置における処理の停滞を防止するために、該レジスタに対するデータの読出し完了後に速やかに該レジスタにおけるデータの更新禁止を解除することが望ましい。
【０００６】
そこで、該レジスタに対するデータの読み出し完了をマスター側の半導体装置（メインコンピュータ）から供給されるチップセレクト信号および通信クロック信号に基づいて判定し、読み出しの完了を判定した場合にスレーブ側の半導体装置（サブコンピュータ）に設けられた該レジスタにおけるデータの更新禁止を解除する方式が考えられる。
【０００７】
ここでチップセレクト信号は、マスター側の半導体装置（メインコンピュータ）からスレーブ側の半導体装置（サブコンピュータ）に対して与えられる通信の開始と終了を通知する信号である。マスター側の半導体装置（メインコンピュータ）は、例えば、チップセレクト信号をハイレベルに遷移させることで、スレーブ側（サブコンピュータ）に通信の開始を通知し、チップセレクト信号をローレベルに遷移させることで、スレーブ側の半導体装置（サブコンピュータ）に通信の終了を通知する。例えば、チップセレクト信号によって通信の終了が通知された場合に、スレーブ側の半導体装置（サブコンピュータ）は、該レジスタに対するデータの読み出しが完了したものと判定して該レジスタにおけるデータの更新禁止を解除する。
【０００８】
一方、通信クロック信号は、マスター側の半導体装置（メインコンピュータ）からスレーブ側の半導体装置（サブコンピュータ）に対して与えられるクロック信号であり、これらの半導体装置間での通信は、通信クロックに同期して行われる。例えば、スレーブ側の半導体装置（サブコンピュータ）は、該レジスタにおいてデータの更新が禁止された後に供給される通信クロック信号に基づいて該レジスタに対するデータの読み出しが完了したものと判定して該レジスタにおけるデータの更新禁止を解除する。
【０００９】
しかしながら、レジスタに対するデータの読み出し完了をチップセレクト信号および通信クロック信号に基づいて判定して該レジスタにおけるデータの更新禁止の解除を行う方式では、更新禁止の解除を適切に行うことができない場合がある。すなわち、マスター側の半導体装置（メインコンピュータ）は、該レジスタにおいてデータの更新が禁止された直後に通信クロック信号の供給を停止してしまう場合がある。また、マスター側の半導体装置（メインコンピュータ）は、レジスタに対するデータの読み出しが完了した後もチップセレクト信号をアクティブ状態（ハイレベル）に維持し続ける場合がある。このような場合には、スレーブ側の半導体装置（サブコンピュータ）は、レジスタに対するデータの読み出し完了を判定することができず、データの更新禁止の解除を速やかに行うことができない。
【００１０】
本発明は上記した点に鑑みてなされたものであり、レジスタ等の記憶部におけるデータの更新を禁止した場合に、禁止解除を適切なタイミングで行うことができる半導体装置、データ通信システムおよびデータ書き込み制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、データの書き込みと読み出しとが非同期で行われる記憶部と、前記記憶部からデータの読み出しを行う場合に出力端子から出力される制御信号の信号レベルを第１のレベルに遷移させ、リセット入力端子に入力される解除信号の信号レベルが所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させる制御信号出力部と、前記制御信号の信号レベルが前記第１のレベルに遷移してから所定期間が経過した後に、信号レベルを前記所定のレベルに遷移させた前記解除信号を出力して前記リセット入力端子に供給する解除信号出力部と、前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、前記制御信号の信号レベルが前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可するデータ更新制御部と、を含む。
【００１２】
本発明に係るデータ通信システムは、上記の半導体装置と、前記記憶部から読み出されたデータを受信する他の半導体装置と、を含む。
【００１３】
本発明に係るデータ書込み制御方法は、データの書き込みと読み出しとが非同期で行われる記憶部からデータの読み出しを行う場合に、信号レベルが第１のレベルに遷移する制御信号を生成し、前記制御信号の信号レベルが前記第１のレベルの場合に前記記憶部に記憶されたデータの更新を禁止し、前記制御信号の信号レベルが前記第１のレベルに遷移してから所定期間が経過した後に信号レベルが所定のレベルに遷移する解除信号を生成し、前記解除信号の信号レベルが前記所定のレベルに遷移した場合に前記制御信号の信号レベルを第２のレベルに遷移させ、前記制御信号が前記第２のレベルの場合に前記記憶部に記憶されたデータの更新を許可することを含む。
【発明の効果】
【００１４】
本発明によれば、レジスタ等の記憶部におけるデータの更新を禁止した場合に、禁止解除を適切なタイミングで行うことができる半導体装置、データ通信システムおよびデータ書き込み制御方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係るデータ通信システムの構成を示すブロック図である。
【図２】本発明の実施形態に係るサブコンピュータの構成を示すブロック図である。
【図３】データの書込みタイミングと読出しタイミングが重なった状態を示す図である。
【図４】本発明の実施形態に係るサブコンピュータの動作の一例を示すタイミングチャートである。
【図５】本発明の実施形態に係るサブコンピュータの動作の一例を示すタイミングチャートである。
【図６】本発明の他の実施形態に係るサブコンピュータの構成を示すブロック図である。
【図７】本発明の他の実施形態に係るフィルタの構成を回路図である。
【図８】比較例に係るサブコンピュータの構成を示すブロック図である。
【図９】比較例に係るサブコンピュータの動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において、同一または対応する構成要素および部分には、同一の参照符号を付与している。
【００１７】
［第１の実施形態］
図１は、本発明の実施形態に係るデータ通信システム１００の構成の一例を示すブロック図である。本実施形態に係るデータ通信システム１００は、メインコンピュータ１０、サブコンピュータ２０およびセンサ１２ａ、１２ｂを含む。メインコンピュータ１０、サブコンピュータ２０およびセンサ１２ａ、１２ｂは、それぞれ、独立した半導体装置として構成されており、単一の配線基板上に搭載されている。なお、サブコンピュータ２０は本発明における半導体装置の一例であり、メインコンピュータ１０は本発明における他の半導体装置の一例である。データ通信システム１００は、本発明におけるデータ通信システムの一例である。
【００１８】
センサ１２ａおよび１２ｂは、例えば、温度センサ、湿度センサ、加速度センサ、地磁気センサ、赤外線センサ、圧力センサ、近接センサ、照度センサ等である。センサ１２ａと１２ｂは互いに異種のセンサであってもよい。なお、本実施形態に係るデータ通信システム１００においては、２つのセンサを備えた構成としているが、１つまたは３つ以上のセンサを含む構成としてもよい。
【００１９】
本実施形態に係る通信システム１００において、メインコンピュータ１０は、例えば、アプリケーションプロセッサであり、サブコンピュータ２０は、センサ１２ａ、１２ｂを制御するマイクロコントローラである。サブコンピュータ２０がセンサ制御を担うことで、メインコンピュータ１０がセンサ制御を行う構成と比較してメインコンピュータ１０の負荷を軽減することができる。すなわち、サブコンピュータ２０がセンサ１２ａ、１２ｂにアクセスしている間、メインコンピュータ１０は、スタンバイ状態となり得る。これにより、システム全体の消費電力を抑制することが可能となる。
【００２０】
メインコンピュータ１０とサブコンピュータ２０はＳＰＩ（Serial Peripheral Interface）バス３０１およびＩ２Ｃ（I-squared-C）バス３０２によって接続されている。メインコンピュータ１０とサブコンピュータ２０は、ＳＰＩバス３０１およびＩ２Ｃバス３０２の一方または双方を介してデータのシリアル通信を行う。
【００２１】
ＳＰＩバス３０１は、メインコンピュータ１０の端子１０１〜１０４と、サブコンピュータ２０の対応する端子２０１〜２０４との間に伝送路を形成する。サブコンピュータ２０の端子２０１には、メインコンピュータ１０から出力されるチップセレクト信号ＳＣＳが供給される。チップセレクト信号ＳＣＳは、メインコンピュータ１０とサブコンピュータ２０との間で行われるＳＰＩバス３０１を介して行われるデータ通信の開始および終了を通知する。メインコンピュータ１０は、サブコンピュータ２０との間でデータ通信を開始する際にチップセレクト信号ＳＣＳをハイレベルに遷移させ、通信を終了する際にチップセレクト信号ＳＣＳをローレベルに遷移させる。また、チップセレクト信号ＳＣＳは、例えば、サブコンピュータが複数存在するシステムにおいて、メインコンピュータ１０とデータ通信を行うサブコンピュータをメインコンピュータ１０が選択するために使用することもできる。
【００２２】
サブコンピュータ２０の端子２０２には、メインコンピュータ１０から出力される通信クロック信号ＳＣＬＫが供給される。ＳＰＩバス３０１を介して行われるメインコンピュータ１０とサブコンピュータ２０との間のデータ通信は、通信クロック信号ＳＣＬＫに同期して行われる。
【００２３】
サブコンピュータ２０の端子２０３には、メインコンピュータ１０から出力される入力信号ＳＤＩが供給される。入力信号ＳＤＩには、サブコンピュータ２０が実行すべき処理を示すコマンドが含まれ、サブコンピュータ２０が備えるレジスタからデータの読み出しを行う場合には、データの読出し開始位置を示すアドレス情報などが含まれる。
【００２４】
サブコンピュータ２０の端子２０４から出力される出力信号ＳＤＯは、ＳＰＩバス３０１を介してメインコンピュータ１０に供給される。本実施形態に係るデータ通信システム１００においては、サブコンピュータ２０がセンサ１２ａおよび１２ｂから取得したセンシングデータＤＡおよびＤＢが、出力信号ＳＤＯとしてメインコンピュータ１０に供給され得る。
【００２５】
Ｉ２Ｃバス３０２は、メインコンピュータ１０の端子１０５および１０６とサブコンピュータ２０の対応する端子２０５および２０６との間に伝送路を形成する。サブコンピュータ２０の端子２０５には、メインコンピュータ１０から出力される通信クロック信号ＳＣＬが供給される。Ｉ２Ｃバス３０２を介して行われるメインコンピュータ１０とサブコンピュータ２０との間のデータ通信は、通信クロック信号ＳＣＬに同期して行われる。サブコンピュータ２０の端子２０６は、メインコンピュータ１０との間で入出力されるデータ信号ＳＤＡを入出力するための端子である。すなわち、データ信号ＳＤＡは、双方向の信号である。
【００２６】
センサ１２ａ、１２ｂからそれぞれ出力されるセンシングデータＤＡ、ＤＢは、それぞれ、端子２０７、２０８を介してサブコンピュータ２０に供給される。
【００２７】
図２は、サブコンピュータ２０の構成を示すブロック図である。なお、図２において、Ｉ２Ｃバス３０２に接続される構成部分については図示が省略されている。
【００２８】
サブコンピュータ２０は、インターフェース部２１および機能部２２を含んでいる。機能部２２は、データ更新制御部３０ａおよび３０ｂ、入力段レジスタ３１ａおよび３１ｂ、クロック生成部３２およびＣＰＵ（Central Processing Unit）４０を含む。
【００２９】
入力段レジスタ３１ａはセンサ１２ａから出力されるセンシングデータＤＡを記憶する記憶部であり、入力段レジスタ３１ｂはセンサ１２ｂから出力されるセンシングデータＤＢを記憶する記憶部である。入力段レジスタ３１ａおよび３１ｂは、それぞれ、複数のビットからなるセンシングデータＤＡおよびＤＢの各ビットの値を保持する複数のフリップフロップを含んで構成されている。なお、本実施形態では、入力段レジスタ３１ａおよび３１ｂをそれぞれ、センサ１２ａおよび１２ｂに対応させているが、入力段レジスタ３１ａおよび３１ｂは、センサ１２ａおよび１２ｂとの間で対応関係を有していなくてもよい。また、本実施形態では、サブコンピュータ２０が２つの入力段レジスタ３１ａおよび３１ｂを備える場合を例示しているが、入力段レジスタの数は、１つまたは３つ以上であってもよい。入力段レジスタ３１ａおよび３１ｂは、本発明における記憶部の一例である。
【００３０】
入力段レジスタ３１ａおよび３１ｂは、それぞれ、センサ１２ａおよび１２ｂからデータ更新制御部３０ａおよび３０ｂを介して供給されるセンシングデータＤＡおよびＤＢをクロック生成部３２によって生成されるクロック信号ＣＸに同期して取り込んで保持する。クロック信号ＣＸは、メインコンピュータ１０から供給される通信クロック信号ＳＣＬＫとは非同期である。すなわち、入力段レジスタ３１ａおよび３１ｂに対する、クロック信号ＣＸに基づくデータの書き込みと、通信クロック信号ＳＣＬＫに基づくデータの読出しは非同期で行われる。
【００３１】
データ更新制御部３０ａは、ＣＰＵ４０から供給される書き込みアドレス信号ＷＡによって示される書き込みアドレスが自身に対応する入力段レジスタ３１ａのアドレスである場合に、センサ１２ａから受信したセンシングデータＤＡを入力段レジスタ３１ａに供給する。データ更新制御部３０ａは、後述する更新禁止信号ＳＦおよび読出しアドレス信号ＲＡに基づいて、入力段レジスタ３１ａに記憶されたデータの更新禁止および更新許可を判定する。データ更新制御部３０ａは、入力段レジスタ３１ａに記憶されたデータの更新を禁止する場合、更新禁止直前のセンシングデータＤＡを継続して入力段レジスタ３１ａに供給する。すなわち、入力段レジスタ３１ａは、データの更新が禁止されている期間においては、更新禁止直前から保持しているセンシングデータＤＡを継続して保持する。一方、データ更新制御部３０ａは、入力段レジスタ３１ａに記憶されたデータの更新を許可する場合、センサ１２ａから受信したセンシングデータＤＡを逐次更新しながら出力する。すなわち、データ更新が許可されている期間において、入力段レジスタ３１ａに記憶されたセンシングデータＤＡは逐次更新される。
【００３２】
データ更新制御部３０ａは、更新禁止信号ＳＦがデータの更新禁止を示す信号レベル（本実施形態ではローレベル）を呈し且つ読出しアドレス信号ＲＡによって示される読出しアドレスが自身に対応する入力段レジスタ３１ａのアドレスである場合、入力段レジスタ３１ａに記憶されたデータの更新を禁止し、それ以外の場合は入力段レジスタ３１ａに記憶されたデータの更新を許可する。
【００３３】
同様に、データ更新制御部３０ｂは、ＣＰＵ４０から供給される書き込みアドレス信号ＷＡによって示される書き込みアドレスが自身に対応する入力段レジスタ３１ｂのアドレスである場合に、センサ１２ｂから受信したセンシングデータＤＢを入力段レジスタ３１ｂに供給する。データ更新制御部３０ｂは、更新禁止信号ＳＦおよび読出しアドレス信号ＲＡに基づいて、入力段レジスタ３１ｂに記憶されたデータの更新禁止および更新許可を判定する。データ更新制御部３０ｂは、入力段レジスタ３１ｂに記憶されたデータの更新を禁止する場合、更新禁止直前のセンシングデータＤＢを継続して入力段レジスタ３１ｂに供給する。すなわち、入力段レジスタ３１ｂは、データの更新が禁止されている期間においては、更新禁止直前から保持しているセンシングデータＤＢを継続して保持する。一方、データ更新制御部３０ｂは、入力段レジスタ３１ｂにおける記憶データの更新を許可する場合、センサ１２ｂから受信したセンシングデータＤＢを逐次更新しながら出力する。すなわち、データ更新が許可されている期間において、入力段レジスタ３１ｂに記憶されたセンシングデータＤＢは逐次更新される。
【００３４】
データ更新制御部３０ｂは、更新禁止信号ＳＦがデータの更新禁止を示す信号レベル（本実施形態ではローレベル）を呈し且つ読出しアドレス信号ＲＡによって示される読出しアドレスが自身に対応する入力段レジスタ３１ｂのアドレスである場合、入力段レジスタ３１ｂに記憶されたデータの更新を禁止し、それ以外の場合は入力段レジスタ３１ｂに記憶されたデータの更新を許可する。なお、データ更新制御部３０ａおよび３０ｂは、本発明におけるデータ更新制御部の一例である。
【００３５】
一方、サブコンピュータ２０のインターフェース部２１は、シリアル／パラレル変換部２３、アドレス生成部２４、判定部２５、更新禁止レジスタ２６、セレクタ２７、出力段レジスタ２８およびパラレル／シリアル変換部２９を含む。
【００３６】
セレクタ２７は、アドレス生成部２４によって生成された読出しアドレス信号ＲＡに基づいて、入力段レジスタ３１ａおよび３１ｂのいずれか一方を選択し、選択した入力段レジスタ３１ａまたは３１ｂに記憶されたセンシングデータＤＡまたはＤＢを出力段レジスタ２８に供給する。セレクタ２７は、アドレス信号ＲＡによって示される読出しアドレスが入力段レジスタ３１ａのアドレスである場合には入力段レジスタ３１ａを選択し、アドレス信号ＲＡによって示される読出しアドレスが入力段レジスタ３１ｂのアドレスである場合には入力段レジスタ３１ｂを選択する。
【００３７】
出力段レジスタ２８は、セレクタ２７から供給されるセンシングデータＤＡまたはＤＢを、通信クロック信号ＳＣＬＫに同期して記憶する記憶部である。出力段レジスタ２８は、入力段レジスタ３１ａおよび３１ｂを構成する複数のフリップフロップの各々に対応する複数のフリップフロップを含んでいる。入力段レジスタ３１ａおよび３１ｂと出力段レジスタ２８との間のデータ通信はパラレル通信となっており、センシングデータＤＡおよびＤＢの各ビットの値は、通信クロック信号ＳＣＬＫに同期して入力段レジスタ３１ａまたは３１ｂから出力段レジスタ２８に一括して転送される。
【００３８】
パラレル／シリアル変換部２９は、出力段レジスタ２８からパラレルデータとして与えられるセンシングデータＤＡまたはＤＢをシリアルデータに変換する。パラレル／シリアル変換部２９は、シリアルデータに変換したセンシングデータＤＡまたはＤＢを出力信号ＳＤＯとして端子２０４から出力してメインコンピュータ１０に供給する。
【００３９】
シリアル／パラレル変換部２３は、端子２０３に入力されるメインコンピュータ１０からのシリアルデータである入力信号ＳＤＩをパラレルデータに変換してアドレス生成部２４に供給する。入力段レジスタ３１ａおよび３１ｂからデータの読み出しを行う場合には、入力信号ＳＤＩにはデータの読出し開始位置を示すアドレス情報などが含まれる。
【００４０】
アドレス生成部２４は、シリアルデータに変換された入力信号ＳＤＩに含まれるアドレス情報に基づいて読み出しアドレス信号ＲＡを生成することによって読み出しアドレスを指定する。アドレス生成部２４は、通信クロック信号ＳＣＬＫに同期した所定のタイミングで読み出しアドレスを順次インクリメントする機能を有する。読み出しアドレス信号ＲＡは、データ更新制御部３０ａ、３０ｂ、セレクタ２７および判定部２５にそれぞれ供給される。
【００４１】
判定部２５は、読み出しアドレス信号ＲＡによって示される読み出しアドレスと、書き込みアドレス信号ＷＡによって示される書き込みアドレスとが一致するか否かを判定する。判定部２５は、読み出しアドレスと書き込みアドレスとが一致すると判定した場合には、ローレベルの判定信号ＳＤを出力し、一致しないと判定した場合にはハイレベルの判定信号ＳＤを出力する。また、判定部２５はローレベルの判定信号ＳＤを出力した後に通信クロック信号ＳＣＬＫの立ち上がりエッジを検出した場合には判定信号ＳＤを、初期状態であるハイレベルにリセットする。
【００４２】
更新禁止レジスタ２６は、フリップフロップを含んで構成され、通信クロック信号ＳＣＬＫに同期して判定信号ＳＤの値を取り込んで保持し、保持している値を更新禁止信号ＳＦとして出力する。更新禁止レジスタ２６は、判定信号ＳＤの入力を受け付ける入力端子Ｄと、通信クロック信号ＳＣＬＫの入力を受け付けるクロック入力端子Ｃと、保持している値を更新禁止信号ＳＦとして出力する出力端子Ｑと、更新禁止信号を初期状態であるハイレベルにリセットするためのリセット信号ＳＲの入力を受け付けるリセット入力端子Ｒとを有する。更新禁止レジスタ２６の出力端子Ｑは、データ更新制御部３０ａおよび３０ｂにそれぞれ接続されるとともに、後述する遅延素子５０の入力端に接続されている。
【００４３】
更新禁止信号ＳＦは、入力段レジスタ３１ａおよび３１ｂに記憶されたデータの更新禁止および更新許可を制御する制御信号である。上記したように、本実施形態においては、更新禁止信号ＳＦがローレベルを呈する場合、入力段レジスタ３１ａおよび３１ｂのいずれかにおいてデータの更新が禁止される。本実施形態に係るサブコンピュータ２０の構成によれば、読み出しアドレス信号ＲＡによって示される読み出しアドレスと、書き込みアドレス信号ＷＡによって示される書き込みアドレスとが一致する場合、つまり、同一の入力段レジスタにおいてデータの書き込みと読み出しとが略同時に行われようとしている場合に当該入力段レジスタにおいてデータの更新が禁止される。
【００４４】
更新禁止レジスタ２６は、更新禁止信号ＳＦがローレベルを呈している場合において、リセット入力端子Ｒに入力されるリセット信号ＳＲがローレベルに遷移すると、更新禁止信号ＳＦを初期状態であるハイレベルにリセットする。更新禁止信号ＳＦがリセットされることにより入力段レジスタ３１ａまたは３１ｂにおけるデータの更新禁止が解除される。なお、更新禁止レジスタ２６は、本発明における制御信号生成部の一例であり、更新禁止信号ＳＦは、本発明における制御信号の一例である。
【００４５】
サブコンピュータ２０においては、入力段レジスタ３１ａおよび３１ｂに対するデータの書き込みとデータの読み出しとが非同期で行われるので、同一の入力段レジスタに対してデータの書き込みタイミングと読み出しタイミングとが重なるおそれがある。同一の入力段レジスタに対してデータの書き込みと読み出しとを略同時に行った場合には、読み出しデータにおいてビット間の不整合が生じるおそれがある。
【００４６】
図３は、上記した読出しデータにおけるビット間の不整合を説明するための図である。図３には、入力段レジスタ３１ａまたは３１ｂの第１〜第３ビットにそれぞれ対応する各フリップフロップにおけるデータの書き込みと読み出しとが略同時に生じた場合が例示されている。各フリップフロップに対するクロック信号ＣＸの入力タイミングは、配線長差等に起因して互いにずれる場合があり、これによって、各フリップフロップにおいてデータの書き込みタイミングが互いにずれる場合がある。また、図３に示すように、第１ビットおよび第２ビットのデータの書き込み完了後であって第３ビットのデータの書き込み前にデータの読み出しが行われる場合がある。この場合、第１ビットおよび第２ビットにおいて更新後のデータが読み出され、第３ビットにおいては更新前のデータが読み出されることとなる。このように、同一の入力段レジスタに対してデータの書き込みと読み出しとを略同時に行った場合には、読み出しデータにおいてビット間の不整合が生じるおそれがある。
【００４７】
本実施形態に係るサブコンピュータ２０によれば、同一の入力段レジスタにおいてデータの書き込みと読み出しとが同時に行われようとしている場合に、当該入力段レジスタにおいてデータの更新が禁止される。従って、上記した読み出しデータにおけるビット間の不整合が生じることを防止できる。
【００４８】
再び図２を参照する。サブコンピュータ２０は、更新禁止レジスタ２６の出力端子Ｑとリセット入力端子Ｒとの間に遅延素子５０およびＡＮＤゲート５２を有する。遅延素子５０は、入力端が更新禁止レジスタ２６の出力端子Ｑに接続され、出力端がＡＮＤゲート５２の一方の入力端に接続されている。遅延素子５０は、更新禁止レジスタ２６から出力される更新禁止信号ＳＦを所定の遅延時間だけ遅延させた信号を出力する回路である。遅延素子５０は、例えば、直列に接続された複数のＮＯＴゲートまたはバッファ回路等を含んで構成することができる。ＡＮＤゲート５２の他方の入力端はチップセレクト信号ＳＣＳが入力される端子２０１に接続されている。ＡＮＤゲート５２の出力端子は更新禁止レジスタ２６のリセット入力端子Ｒに接続されている。ＡＮＤゲート５２は、チップセレクト信号ＳＣＳと遅延素子５０の出力信号との論理積を演算した結果をリセット信号ＳＲとして出力して更新禁止レジスタ２６のリセット入力端子Ｒに供給する。なお、遅延素子５０は本発明における遅延回路の一例であり、遅延素子５０およびＡＮＤゲート５２は、本発明における解除信号出力部の一例である。リセット信号ＳＲは本発明における解除信号の一例である。
【００４９】
このように、更新禁止レジスタ２６の出力端子Ｑとリセット入力端子Ｒとの間に遅延素子５０およびＡＮＤゲート５２を設けることで、更新禁止信号ＳＦがローレベルに遷移してから遅延素子５０によって定まる所定期間の経過後に更新禁止信号ＳＦを初期状態であるハイレベルにリセットすることが可能となる。すなわち、入力段レジスタ３１ａまたは３１ｂにおいて、データの更新が禁止された場合に、所定時間が経過すれば、チップセレクト信号ＳＣＳや通信クロック信号ＳＣＬＫの状態にかかわらず当該入力段レジスタにおいてデータの更新禁止を解除することが可能となる。これにより、入力段レジスタ３１ａまたは３１ｂが長時間に亘り解放されず、処理が停滞してしまうことを防止することができる。なお、本実施形態に係るサブコンピュータ２０の構成によれば、チップセレクト信号ＳＣＳがローレベルとなった場合、すなわちメインコンピュータ１０から通信の終了が通知された場合にも更新禁止レジスタ２６をリセットして更新禁止信号ＳＦをローレベルに遷移させることが可能である。
【００５０】
以下において、サブコンピュータ２０の動作について説明する。図４は、サブコンピュータ２０の動作の一例を示すタイミングチャートである。サブコンピュータ２０は、メインコンピュータ１０から端子２０１を介して供給されるチップセレクト信号ＳＣＳがハイレベルとなると、メインコンピュータ１０との間で通信を開始する。
【００５１】
チップセレクト信号ＳＣＳがハイレベルとなった後、通信クロック信号ＳＣＬＫおよび入力信号ＳＤＩがメインコンピュータ１０からサブコンピュータ２０に供給される。メインコンピュータ１０とサブコンピュータ２０との間の通信は、通信クロック信号ＳＣＬＫに同期して行われる。
【００５２】
入力信号ＳＤＩは、端子２０３から入力され、シリアル／パラレル変換部２３に供給される。シリアル／パラレル変換部２３は、シリアルデータとして供給される入力信号ＳＤＩをパラレルデータに変換して出力する。入力信号ＳＤＩには、サブコンピュータ２０が実行すべき処理を示すコマンドが含まれ、入力段レジスタ３１ａおよび３１ｂからデータの読み出しを行う場合には、データの読出し開始位置を示すアドレス情報などが含まれる。ここでは、入力段レジスタ３１ａおよび３１ｂに記憶されたセンシングデータＤＡおよびＤＢの読み出しを指示するコマンドとともに読み出し開始アドレスとして入力段レジスタ３１ａのアドレス情報が入力信号ＳＤＩに含まれているものとする。
【００５３】
アドレス生成部２４は、入力信号ＳＤＩに含まれるアドレス情報に基づいて読み出しアドレス信号ＲＡを生成する。ここでは、入力段レジスタ３１ａのアドレスを示す読み出しアドレス信号ＲＡが生成されるものとする。アドレス生成部２４は、生成した読み出しアドレス信号ＲＡを判定部２５、セレクタ２７およびデータ更新制御部３０ａ、３０ｂに供給する。
【００５４】
判定部２５は、読み出しアドレス信号ＲＡによって読み出しアドレスが指定されると、当該指定された読み出しアドレスと、ＣＰＵ４０から供給される書き込みアドレス信号ＷＡによって示される書き込みアドレスとが一致するか否かを判定する。すなわち、判定部２５は、入力段レジスタ３１ａまたは３１ｂのいずれかにおいて、データの書き込みと読み出しが同時に行われようとしているか否かを判定する。判定部２５は、読み出しアドレスと書き込みアドレスとが一致していると判定した場合、ローレベルの判定信号ＳＤを出力する。一方、判定部２５は、読み出しアドレスと書き込みアドレスとが一致していないと判定した場合または書き込みアドレスが指定されていない場合、ハイレベルの判定信号ＳＤを出力する。ここでは、読み出しアドレスと書き込みアドレスの双方において、入力段レジスタ３１ａのアドレスが指定されており、判定部２５は、ローレベルの判定信号ＳＤを出力するものとする。
【００５５】
更新禁止レジスタ２６は、判定信号ＳＤがローレベルとなると、通信クロック信号ＳＣＬＫに同期してローレベルの更新禁止信号ＳＦを出力端子Ｑから出力する。更新禁止レジスタ２６は、更新禁止信号ＳＦをデータ更新制御部３０ａおよび３０ｂに供給する。
【００５６】
データ更新制御部３０ａは、更新禁止信号ＳＦがローレベルを呈し且つ読み出しアドレス信号ＲＡによって示される読み出しアドレスが自身に対応する入力段レジスタ３１ａのアドレスであるので、入力段レジスタ３１ａに記憶されたデータの更新を禁止する。入力段レジスタ３１ａは、データの更新が禁止されている間、更新禁止直前から保持しているセンシングデータＤＡを継続して保持する。一方、データ更新制御部３０ｂは、読み出しアドレス信号ＲＡによって示される読み出しアドレスが自身に対応する入力段レジスタ３１ｂのアドレスではないので、入力段レジスタ３１ｂにおけるデータの更新を許可する。
【００５７】
セレクタ２７は、読み出しアドレス信号ＲＡによって示される読み出しアドレスが入力段レジスタ３１ａのアドレスであるので、入力段レジスタ３１ａを選択する。セレクタ２７は、入力段レジスタ３１ａにおいてデータの更新が禁止されている期間内において、入力段レジスタ３１ａに記憶されたセンシングデータＤＡを出力段レジスタ２８に供給する。このように、入力段レジスタ３１ａからデータの読み出しを行う際に、入力段レジスタ３１ａにおいてデータの更新を禁止することで、読み出しデータにおけるビット間の不整合が防止される。
【００５８】
判定部２５は、ローレベルの判定信号ＳＤを出力した後に通信クロック信号ＳＣＬＫの立ち上がりエッジを検出すると、判定信号ＳＤを初期状態であるハイレベルにリセットする。すなわち、更新禁止信号ＳＦは、入力段レジスタ３１ａから出力段レジスタ２８へのデータ転送の完了後にハイレベルに遷移する。これにより入力段レジスタ３１ａにおいてデータの更新禁止が解除される。
【００５９】
出力段レジスタ２８に記憶されたセンシングデータＤＡは、パラレル／シリアル変換部２９に供給される。パラレル／シリアル変換部２９は、パラレルデータとして供給されるセンシングデータＤＡをシリアルデータに変換する。パラレル／シリアル変換部２９は、シリアルデータに変換したセンシングデータＤＡを出力信号ＳＤＯをとして通信クロック信号ＳＣＬＫに同期して端子２０４から順次出力し、メインコンピュータ１０に供給する。
【００６０】
アドレス生成部２４は、シリアルデータに変換されたセンシングデータＤＡのメインコンピュータ１０への転送が完了すると、通信クロック信号ＳＣＬＫに同期して読み出しアドレスの値を１つインクリメントして新たな読出しアドレス信号ＲＡを生成する。これにより、入力段レジスタ３１ｂのアドレスが読み出しアドレスとして指定されるものとする。
【００６１】
判定部２５は、読み出しアドレスが新たに指定されると、新たに指定された読み出しアドレスと、書き込みアドレスとが一致するか否かを判定する。判定部２５は、読み出しアドレスと書き込みアドレスとが一致していると判定した場合、ローレベルの判定信号ＳＤを出力する。ここでは、読み出しアドレスと書き込みアドレスの双方において、入力段レジスタ３１ｂのアドレスが指定されており、判定部２５は、ローレベルの判定信号ＳＤを出力するものとする。
【００６２】
更新禁止レジスタ２６は、判定信号ＳＤがローレベルとなると、通信クロック信号ＳＣＬＫに同期してローレベルの更新禁止信号ＳＦを出力端子Ｑから出力する。更新禁止レジスタ２６は、更新禁止信号ＳＦをデータ更新制御部３０ａおよび３０ｂに供給する。
【００６３】
データ更新制御部３０ｂは、更新禁止信号ＳＦがローレベルを呈し且つ読み出しアドレス信号ＲＡによって示される読み出しアドレスが自身に対応する入力段レジスタ３１ｂのアドレスであるので、入力段レジスタ３１ｂに記憶されたデータの更新を禁止する。入力段レジスタ３１ｂは、データの更新が禁止されている間、更新禁止直前から保持しているセンシングデータＤＢを継続して保持する。一方、データ更新制御部３０ａは、読み出しアドレス信号ＲＡによって示される読み出しアドレスが自身に対応する入力段レジスタ３１ａのアドレスではないので、入力段レジスタ３１ａにおけるデータの更新を許可する。
【００６４】
セレクタ２７は、読み出しアドレスＲＡによって示される読み出しアドレスが入力段レジスタ３１ｂのアドレスであるので、入力段レジスタ３１ｂを選択する。セレクタ２７は、入力段レジスタ３１ｂにおいてデータの更新が禁止されている期間内において、入力段レジスタ３１ｂに記憶されたセンシングデータＤＢを出力段レジスタ２８に供給する。このように、入力段レジスタ３１ｂからデータの読み出しを行う際に、入力段レジスタ３１ｂにおいてデータの更新を禁止することで、読み出しデータにおけるビット間の不整合が防止される。
【００６５】
判定部２５は、ローレベルの判定信号ＳＤを出力した後に通信クロック信号ＳＣＬＫの立ち上がりエッジを検出すると、判定信号ＳＤを初期状態であるハイレベルにリセットする。すなわち、更新禁止信号ＳＦは、入力段レジスタ３１ｂから出力段レジスタ２８へのデータ転送の完了後にハイレベルに遷移する。これにより入力段レジスタ３１ｂにおいてデータの更新禁止が解除される。
【００６６】
図５は、入力段レジスタ３１ａに記憶されたセンシングデータＤＡのメインコンピュータ１０への送信が完了した段階で通信クロック信号ＳＣＬＫの供給が停止され且つチップセレクト信号ＳＣＳがハイレベルの状態に維持された場合における、サブコンピュータ２０の動作を示すタイミングチャートである。図５に示すような通信クロック信号ＳＣＬＫおよびチップセレクト信号ＳＣＳの状態は、例えば、メインコンピュータ１０が入力段レジスタ３１ａに記憶されたセンシングデータＤＡの読み出しのみを要求し、入力段レジスタ３１ｂに記憶されたセンシングデータＤＢについては読み出しを要求しない場合に起こり得る。
【００６７】
本実施形態に係るサブコンピュータ２０によれば、メインコンピュータ１０がセンシングデータＤＢの読み出しを要求しない場合でも、アドレス生成部２４が有するアドレス値の自動インクリメント機能により、センシングデータＤＡのメインコンピュータ１０への送信が完了した段階で、入力段レジスタ３１ｂのアドレスが読み出しアドレスとして指定される。新たに読み出しアドレス指定されると、判定部２５における判定処理の結果に応じて、更新禁止信号ＳＦがローレベルに遷移して入力段レジスタ３１ｂにおいてデータの更新が禁止される。
【００６８】
遅延素子５０は、更新禁止信号ＳＦがローレベルに遷移してから、自身の回路構成によって定まる遅延時間の経過後にローレベルに遷移する信号を出力する。ＡＮＤゲート５２は、遅延素子５０の出力信号とチップセレクト信号ＳＣＳとの論理積を演算することによって、遅延素子５０の出力信号がローレベルに遷移するタイミングでローレベルに遷移するリセット信号ＳＲを出力し、更新禁止レジスタ２６のリセット入力端子Ｒに供給する。更新禁止レジスタ２６は、リセット入力端子Ｒにローレベルのリセット信号ＳＲが入力されると、更新禁止信号ＳＦを初期状態であるハイレベルにリセットする。これにより入力段レジスタ３１ａにおいてデータの更新禁止が解除される。
【００６９】
このように、本実施形態に係るサブコンピュータ２０によれば、更新禁止信号ＳＦはローレベルに遷移してから遅延素子５０における遅延時間に応じた期間が経過することによってハイレベルに遷移する。すなわち、サブコンピュータ２０は、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新禁止の解除を自律的に行うことが可能である。
【００７０】
ここで、図８は、比較例に係るサブコンピュータ２０Ｘの構成を示すブロック図である。図８において、本発明の実施形態に係るサブコンピュータ２０の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。比較例に係るサブコンピュータ２０Ｘは、本発明の実施形態に係るサブコンピュータ２０が有する遅延素子５０およびＡＮＤゲート５２を有しておらず、更新禁止レジスタ２６のリセット入力端子Ｒには、チップセレクト信号ＳＣＳが直接入力される構成を有する。
【００７１】
図９は、入力段レジスタ３１ａに記憶されたセンシングデータＤＡのメインコンピュータ１０への供給が完了した段階で通信クロック信号ＳＣＬＫの供給が停止され、且つチップセレクト信号ＳＣＳがハイレベルの状態に維持された場合における、サブコンピュータ２０Ｘの動作を示すタイミングチャートである。
【００７２】
比較例に係るサブコンピュータ２０Ｘによれば、本実施形態に係るサブコンピュータ２０と同様、メインコンピュータ１０がセンシングデータＤＢの読み出しを要求しない場合でも、アドレス生成部２４が有するアドレス値の自動インクリメント機能により、センシングデータＤＡのメインコンピュータ１０への送信が完了した段階で、入力段レジスタ３１ｂのアドレスが読み出しアドレスとして指定される。新たに読み出しアドレスが指定されると、判定部２５における判定処理の結果に応じて、更新禁止信号ＳＦがローレベルに遷移して入力段レジスタ３１ｂにおいてデータの更新が禁止される。
【００７３】
比較例に係るサブコンピュータ２０Ｘによれば、図９に示すように、センシングデータＤＡのメインコンピュータ１０への供給が完了した段階で通信クロック信号ＳＣＬＫの供給が停止され、且つチップセレクト信号ＳＣＳがハイレベルの状態に維持された場合には、更新禁止レジスタ２６がリセットされないので、更新禁止信号ＳＦがローレベルを維持したままとなる。その結果、入力段レジスタ３１ｂにおいてデータの更新が禁止された状態が継続する。これにより、サブコンピュータ２０Ｘにおいて処理が停滞してしまうおそれがある。このように、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新禁止の解除を、メインコンピュータ１０から供給される信号のみに基づいて行う構成とした場合には、データの更新禁止の解除を適切なタイミングで行うことができない場合がある。
【００７４】
一方、本発明の実施形態に係るサブコンピュータ２０によれば、更新禁止信号ＳＦは、ローレベルに遷移してから遅延素子５０によって定まる所定期間が経過することによってハイレベルに遷移するので、通信クロック信号ＳＣＬＫおよびチップセレクト信号ＳＣＳの状態にかかわらずデータの更新禁止を解除することが可能となる。
【００７５】
［第２の実施形態］
図６は、本発明の第２の実施形態に係るサブコンピュータ２０Ａの構成を示すブロック図である。図６において、第１の実施形態に係るサブコンピュータ２０の構成要素と同一または対応する構成要素については、同一の参照符号を付与し、重複する説明は省略する。サブコンピュータ２０Ａは、更新禁止信号ＳＦに対して遅延時間を付与する手段としてフィルタ５４を使用する。
【００７６】
フィルタ５４は、第１の実施形態に係るサブコンピュータ２０が有する遅延素子５０と同様、入力信号に対して遅延時間を付与して出力する回路である、図７は、フィルタ５４の構成の一例を示す回路図である。フィルタ５４は、入力端子６３とグランドとの間に接続されたキャパシタ６１と、入力端子６３と出力端子６４との間に接続された抵抗素子６２と、を含む。フィルタ５４の入力端子６３は、セレクタ５６の出力端子に接続され、フィルタ５４の出力端子６４はセレクタ５７の入力端子に接続されている。
【００７７】
セレクタ５６の一方の入力端子は、更新禁止レジスタ２６の出力端子Ｑに接続され、セレクタ５６の他方の入力端子は、端子２０６に接続されている。セレクタ５７の一方の出力端はＡＮＤゲート５２の入力端に接続され、セレクタ５７の他方の出力端は、ＣＰＵ４０等に接続されている。
【００７８】
サブコンピュータ２０Ａからメインコンピュータ１０にデータを送信するフェーズにおいては、セレクタ５６は更新禁止レジスタ２６から出力される更新禁止信号ＳＦをフィルタ５４に供給するように接続を切り替え、セレクタ５７は、フィルタ５４から供給される遅延時間が付与された更新禁止信号ＳＦをＡＮＤゲート５２に供給するように接続を切り替える。
【００７９】
一方、サブコンピュータ２０Ａがメインコンピュータ１０から供給されるデータを受信するフェーズにおいては、セレクタ５６は、Ｉ２Ｃバス３０２を介して供給されるデータ信号ＳＤＡをフィルタ５４に供給するように接続を切り替え、セレクタ５７は、フィルタ５４から供給されるデータ信号ＳＤＡをＣＰＵ４０に供給するように接続を切り替える。
【００８０】
フィルタ５４は、セレクタ５６を介して更新禁止信号ＳＦが入力された場合には、更新禁止信号ＳＦに遅延時間を付与するように作用する。一方、フィルタ５４は、セレクタ５６を介してデータ信号ＳＤＡが入力された場合には、データ信号ＳＤＡに含まれるスパイクノイズを除去するように作用する。
【００８１】
サブコンピュータ２０Ａは、フィルタ５４と同様の構成を有するフィルタ５５を更に含む。フィルタ５５は、入力端子が端子２０５に接続され、出力端子がＣＰＵ４０等に接続されている。フィルタ５５は、Ｉ２Ｃバス３０２を介してメインコンピュータ１０から供給される通信クロック信号ＳＣＬに含まれるスパイクノイズを除去する役割を担う。本実施形態では、データ信号ＳＤＡが入力されるフィルタ５４を、更新禁止信号ＳＦに遅延時間を付与する遅延回路として用いる構成を例示しているが、通信クロック信号ＳＣＬが入力されるフィルタ５５を、更新禁止信号ＳＦに遅延時間を付与する遅延回路として用いる構成としてもよい。なお、フィルタ５４は本発明における遅延回路の一例であり、セレクタ５６は、本発明における選択部の一例である。
【００８２】
本発明の第２の実施形態に係るサブコンピュータ２０Ａによれば、第１の実施形態に係るサブコンピュータ２０と同様の効果を得ることができる。また、Ｉ２Ｃバス３０２を介してサブコンピュータ２０に入力される信号に含まれるスパイクノイズを除去する目的で設けられたフィルタ５４を用いて、更新禁止信号ＳＦに遅延時間を付与する構成としているので、遅延回路を別途設けることを要しない。すなわち、第２の実施形態に係るサブコンピュータ２０Ａによれば、遅延回路の設置に伴う回路面積の増大を抑制することが可能となる。
【００８３】
なお、上記した各実施形態においては、判定部２５において読み出しアドレスと書き込みアドレスとが一致すると判定された場合に更新禁止信号ＳＦをローレベルとする構成としているが、この態様に限定されるものではない。例えば、アドレス生成部２４において読み出しアドレスが指定された場合には、当該読み出しアドレスが書き込みアドレスと一致するか否かにかかわらず、更新禁止信号ＳＦをローレベルとしてもよい。すなわち、入力段レジスタ３１ａまたは３１ｂに対してデータの読み出しが行われる場合には、同一の入力段レジスタに対してデータの書き込みが行われるか否かにかかわらず更新禁止信号ＳＦがローレベルに遷移する。
【００８４】
また、上記した実施形態においては、データ更新制御部３０ａおよび３０ｂは、更新禁止信号ＳＦがデータの更新禁止を示すローレベルを呈し且つ読み出しアドレスが自身に対応する入力段レジスタのアドレスである場合に当該入力段レジスタにおけるデータの更新を禁止する場合を例示したが、この態様に限定されるものではない。例えば、データ更新制御部３０ａおよび３０ｂは、更新禁止信号ＳＦがデータの更新禁止を示すローレベルを呈する場合には、読み出しアドレスが自身に対応する入力段レジスタのアドレスであるか否かにかかわらず、自身に対応する入力段レジスタにおけるデータの更新を禁止するように構成されていてもよい。この場合、更新禁止信号ＳＦが、データの更新禁止を示すローレベルを呈する場合には、入力段レジスタ３１ａおよび３１ｂの双方においてデータの更新が禁止される。
【００８５】
また、上記した実施形態においては、更新禁止信号ＳＦがローレベルを呈する場合に入力段レジスタ３１ａおよび３１ｂにおけるデータの更新を禁止し、更新禁止信号ＳＦがハイレベルを呈する場合に入力段レジスタ３１ａおよび３１ｂにおけるデータの更新を許可する場合を例示したが、この態様に限定されるものではない。すなわち、更新禁止信号ＳＦの信号レベルに対する機能の割り当てを上記とは逆にしてもよい。
【００８６】
また、上記した実施形態においては、リセット信号ＳＲがローレベルに遷移した場合に更新禁止レジスタ２６をリセットする場合を例示したが、リセット信号ＳＲがハイレベルに遷移した場合に更新禁止レジスタ２６をリセットしてもよい。
【００８７】
また、上記した実施形態においては、遅延素子５０またはフィルタ５４の出力信号とチップセレクト信号ＳＣＳとの論理積の演算結果をリセット信号ＳＲとする場合を例示したが、遅延素子５０またはフィルタ５４の出力信号をリセット信号ＳＲとして用いてもよい。
【００８８】
また、上記した実施形態においては、入力段レジスタ３１ａおよび３１ｂにおけるデータの更新を禁止する場合に、データ更新制御部３０ａおよび３０ｂが更新禁止直前のセンシングデータＤＡおよびＤＢを継続して入力段レジスタ３１ａおよび３１ｂに供給する場合を例示したが、この態様に限定されるものではない。入力段レジスタ３１ａおよび３１ｂにおけるデータの更新を禁止する場合に、センサ１２ａ、１２ｂの出力を停止させるように制御してもよいし、入力段レジスタ３１ａおよび３１ｂに対するクロック信号ＣＸの供給を停止させてもよい。
【符号の説明】
【００８９】
１０  メインコンピュータ
１２ａ、１２ｂ  センサ
２０  サブコンピュータ
２６  更新禁止レジスタ
３０ａ、３０ｂ  データ更新制御部
３１ａ、３１ｂ  入力段レジスタ
５０  遅延素子
５２  ＡＮＤゲート
５４  フィルタ
５６  セレクタ
１００  データ通信システム
【図１】
0006342786.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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