(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのソース電極又はドレイン電極の一方に電気的に接続され、
前記第２のトランジスタの上方に、前記第１のトランジスタ及び前記容量素子が配置され、
前記第１のトランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、
前記共通電極の上方に、前記容量素子の他方の電極が配置されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記共通電極と前記第２のトランジスタのソース電極又はドレイン電極の一方とは、前記第１のトランジスタの半導体層に設けられた開口部を介して電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１のトランジスタの半導体層と、前記第２のトランジスタの半導体層と、は重なる位置に配置されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１のトランジスタのゲートと前記共通電極とは、前記容量素子の他方の電極の上方に設けられた配線を用いて電気的に接続され、
前記配線と前記共通電極とは、前記容量素子の他方の電極に設けられた開口部を介して電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、少なくとも容量素子とトランジスタとを有する回路要素を含む半導体装置
全般に関する。
【背景技術】
【０００２】
特許文献１には、１つの容量素子と２つのトランジスタとを有する回路要素を含むＥＬ
表示装置の画素回路が開示されている。
【０００３】
特許文献１において、２つのトランジスタのうちの一方のトランジスタは、容量素子に
電荷を蓄積するか否かを制御する役割を有している。
【０００４】
特許文献１において、容量素子は蓄積した電荷を２つのトランジスタのうちの他方のト
ランジスタに供給する役割を有している。
【０００５】
特許文献１に記載されているような回路要素は多くの種類の回路に用いられており、Ｅ
Ｌ表示装置の画素回路以外に、メモリ回路、カレントミラー回路、液晶表示装置の画素回
路、昇圧回路等にも用いられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−３１８６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置において、少なくとも１つの容量素子と２つのトランジスタとを有する回路
要素が占める面積を小さくすることを第１の課題とする。
【０００８】
また、半導体装置において、少なくとも１つの容量素子と１つのトランジスタとを有す
る回路要素が占める面積を小さくすることを第２の課題とする。
【０００９】
以下に開示する発明は少なくとも第１の課題又は第２の課題のいずれか一方を解決でき
ればよい。
【課題を解決するための手段】
【００１０】
第１の課題について、少なくとも第１のトランジスタと第２のトランジスタと容量素子
とを有する半導体装置において、第２のトランジスタよりも上方に第１のトランジスタ及
び容量素子を配置する。
【００１１】
そして、第１のトランジスタのソース又はドレインの一方と、容量素子の一方の電極と
、を兼ねる共通電極を設ける。
【００１２】
さらに、容量素子の他方の電極を共通電極よりも上方に配置する。
【００１３】
以上の構成によって、第１のトランジスタの一部及び第２のトランジスタの一部が互い
に重なり合い、且つ、第１のトランジスタの一部及び容量素子の一部が互いに重なり合う
ので、第１の課題を解決することができる。
【００１４】
第２の課題について、少なくともトランジスタと容量素子とを有する半導体装置におい
て、トランジスタのソース又はドレインの一方と、容量素子の一方の電極と、を兼ねる共
通電極を設ける。
【００１５】
さらに、容量素子の他方の電極を共通電極よりも上方に配置する。
【００１６】
以上の構成によって、トランジスタの一部及び容量素子の一部が互いに重なり合うので
、第２の課題を解決することができる。
【００１７】
つまり、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、前記第
１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電
気的に接続され、前記第２のトランジスタの上方に、前記第１のトランジスタ及び前記容
量素子が配置され、前記第１のトランジスタのソース又はドレインの一方と、前記容量素
子の一方の電極と、を兼ねる共通電極を有し、前記共通電極の上方に、前記容量素子の他
方の電極が配置されていることを特徴とする半導体装置を提供することができる。
【００１８】
また、前記共通電極と前記第２のトランジスタのゲートとは、前記第１のトランジスタ
の半導体層に設けられた開口部を介して電気的に接続されていることを特徴とする半導体
装置を提供することができる。
【００１９】
また、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、前記第１
のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はド
レインの一方に電気的に接続され、前記第２のトランジスタの上方に、前記第１のトラン
ジスタ及び前記容量素子が配置され、前記第１のトランジスタのソース又はドレインの一
方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、前記共通電極の上方に、
前記容量素子の他方の電極が配置されていることを特徴とする半導体装置を提供すること
ができる。
【００２０】
また、前記共通電極と前記第２のトランジスタのソース又はドレインの一方とは、前記
第１のトランジスタの半導体層に設けられた開口部を介して電気的に接続されていること
を特徴とする半導体装置を提供することができる。
【００２１】
また、前記第１のトランジスタの半導体層と、前記第２のトランジスタの半導体層と、
は重なる位置に配置されていることを特徴とする半導体装置を提供することができる。
【００２２】
また、前記第１のトランジスタのゲートと前記共通電極とは、前記容量素子の他方の電
極の上方に設けられた配線を用いて電気的に接続され、前記配線と前記共通電極とは、前
記容量素子の他方の電極に設けられた開口部を介して電気的に接続されていることを特徴
とする半導体装置を提供することができる。
【００２３】
また、トランジスタと、容量素子と、を有し、前記トランジスタのソース又はドレイン
の一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、前記共通電極の上方
に、前記容量素子の他方の電極が配置されており、前記トランジスタのゲートと前記共通
電極とは、前記容量素子の他方の電極の上方に設けられた配線を用いて電気的に接続され
、前記配線と前記共通電極とは、前記容量素子の他方の電極に設けられた開口部を介して
電気的に接続されていることを特徴とする半導体装置を提供することができる。
【発明の効果】
【００２４】
３つの素子（１つの容量素子及び２つのトランジスタ）を積層することによって、半導
体装置において３つの素子（１つの容量素子及び２つのトランジスタ）が配置されるセル
の占める面積を小さくすることができる。
【００２５】
２つの素子（１つの容量素子及び１つのトランジスタ）を積層することによって、半導
体装置において２つの素子（１つの容量素子及び１つのトランジスタ）が配置されるセル
の占める面積を小さくすることができる。
【図面の簡単な説明】
【００２６】
【図１】少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図２】半導体層２０１、導電層４０１、半導体層６０１の位置関係の一例。
【図３】半導体層２０１、導電層４０１、半導体層６０１、導電層７０１の位置関係の一例。
【図４】少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図５】少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図６】少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図７】少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図８】少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図９】半導体層２０１、導電層４０１、導電層４１１、半導体層６０１の位置関係の一例。
【図１０】少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図１１】少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図１２】ＥＬ表示装置の一例。
【図１３】メモリ回路を有する半導体装置の一例。
【図１４】カレントミラー回路を有する半導体装置の一例。
【図１５】液晶表示装置の一例。
【図１６】チャージポンプ回路（昇圧回路の一種）を有する半導体装置の一例。
【図１７】倍圧整流回路（昇圧回路の一種）を有する半導体装置の一例。
【図１８】少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図１９】少なくとも１つの容量素子と１つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図２０】少なくとも１つの容量素子と１つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図２１】少なくとも１つの容量素子と１つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図２２】（Ａ）は半導体層６０１、導電層７０１、絶縁層８００、導電層９０１、導電層９１１の位置関係の一例。（Ｂ）は半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２の位置関係の一例。
【図２３】（Ａ）は半導体層６０１、導電層７０１、絶縁層８００、導電層９０１、導電層９１１の位置関係の一例。（Ｂ）は半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２の位置関係の一例。（Ｃ）は半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２、開口部９００３の位置関係の一例。
【図２４】（Ａ）は半導体層６０１、導電層７０１、絶縁層８００、導電層９０１、導電層９１１の位置関係の一例。（Ｂ）は半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２の位置関係の一例。
【図２５】少なくとも１つの容量素子と１つのトランジスタとを有する回路要素を含む半導体装置の一例。
【図２６】実施例１におけるサンプルの初期特性。
【図２７】実施例１におけるサンプルのＢＴ試験結果。
【図２８】実施例１におけるサンプルのＢＴ試験結果。
【図２９】オフ電流と測定時の基板温度の関係。
【発明を実施するための形態】
【００２７】
実施の形態について、図面を用いて詳細に説明する。
【００２８】
但し、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは、
当業者であれば容易に理解される。
【００２９】
従って、発明の範囲は以下に示す実施の形態の記載内容に限定して解釈されるものでは
ない。
【００３０】
なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の
符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３１】
また、以下の実施の形態は、いくつかを適宜組み合わせて実施することができる。
【００３２】
（実施の形態１）
図１は、少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半
導体装置の一例である。
【００３３】
図１（Ａ）に示す半導体装置は、少なくとも、トランジスタ１０と、トランジスタ２０
と、容量素子３０と、を有する回路要素を含んでいる。
【００３４】
ノードＡは、トランジスタ１０のソース又はドレインの一方と、トランジスタ２０のゲ
ートと、容量素子３０の一方の電極と、に電気的に接続されている。
【００３５】
換言すると、トランジスタ１０のソース又はドレインの一方は、トランジスタ２０のゲ
ートと、容量素子３０の一方の電極と、に電気的に接続されているといえる。
【００３６】
ノードＢは、トランジスタ１０のゲートに電気的に接続されている。
【００３７】
ノードＣは、トランジスタ１０のソース又はドレインの他方に電気的に接続されている
。
【００３８】
ノードＤは、容量素子３０の他方の電極に電気的に接続されている。
【００３９】
ノードＥは、トランジスタ２０のソース又はドレインの一方に電気的に接続されている
。
【００４０】
ノードＦは、トランジスタ２０のソース又はドレインの他方に電気的に接続されている
。
【００４１】
図１（Ｂ）は図１（Ａ）に示す半導体装置の断面図の一例である。
【００４２】
図１（Ｂ）において、基板１０１上に絶縁層１０２が設けられている。
【００４３】
そして、絶縁層１０２上には、半導体層２０１と、半導体層２０１上の絶縁層３００と
、絶縁層３００上の導電層４０１と、が設けられている。
【００４４】
半導体層２０１、絶縁層３００、導電層４０１は、図１（Ａ）のトランジスタ２０の半
導体層、ゲート絶縁層、ゲート電極（ゲート配線）にそれぞれ対応する。
【００４５】
なお、導電層４０１はゲート電極（ゲート配線）であるので、少なくとも一部が半導体
層２０１のチャネル形成領域に重なる位置に配置されている。
【００４６】
また、絶縁層３００には複数の開口部が設けられている。
【００４７】
また、絶縁層３００上に導電層４１１、導電層４１２が設けられている。そして、導電
層４１１、導電層４１２は、絶縁層３００に設けられた開口部を介して半導体層２０１と
電気的に接続されている。
【００４８】
導電層４１１は接続電極（接続配線）であり、半導体層２０１のソース領域又はドレイ
ン領域の一方に電気的に接続されている。
【００４９】
導電層４１２は接続電極（接続配線）であり、半導体層２０１のソース領域又はドレイ
ン領域の他方に電気的に接続されている。
【００５０】
工程数削減の観点から、導電層４１１及び導電層４１２を、導電層４０１と同一工程で
形成（同一材料で形成、同じ出発膜から形成）すると好ましい。
【００５１】
ゲート電極及び接続電極の間には絶縁層５００が埋め込まれている。
【００５２】
絶縁層５００は、全面に絶縁層を形成した後、全面に形成した絶縁層をエッチバック又
は研磨（機械研磨、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉ
ｎｇ）等）することにより形成することができる。
【００５３】
絶縁層５００をゲート電極及び接続電極の間に埋め込むことによって、コンタクトホー
ルを形成することなく、ゲート電極の上面（表面）及び接続電極の上面（表面）を露出す
ることができるので、マスク数を削減することができる。
【００５４】
なお、複数の開口部が設けられた絶縁層５００を形成した後、当該複数の開口部に導電
層を埋め込むことにより、導電層４０１、導電層４１１、導電層４１２を形成するプロセ
スを採用しても良い。
【００５５】
絶縁層５００上及び導電層４０１上には開口部を有する半導体層６０１が設けられてい
る。
【００５６】
半導体層６０１は、図１（Ａ）のトランジスタ１０の半導体層に対応する。
【００５７】
半導体層６０１は導電層４０１と電気的に接続されており、本実施の形態の場合は導電
層４０１と接するように設けられている。
【００５８】
半導体層６０１上には、導電層７０１及び導電層７０２が設けられている。
【００５９】
導電層７０１は、図１（Ａ）のトランジスタ１０のソース電極（ソース配線）又はドレ
イン電極（ドレイン配線）の一方に対応し、且つ、図１（Ａ）の容量素子３０の一方の電
極にも対応する共通電極である。
【００６０】
図１（Ｂ）のように導電層７０１（共通電極）を半導体層６０１上に接して設けること
によって、導電層７０１（共通電極）と半導体層６０１との接触抵抗を下げることができ
る。
【００６１】
導電層７０１（共通電極）と半導体層６０１との接触抵抗を下げることによって、図１
（Ａ）のノードＡと容量素子３０との間の抵抗が下がるので、容量素子３０への電荷蓄積
を素早くできるようになる。
【００６２】
容量素子３０への電荷蓄積を素早くできるようになれば回路の動作速度を向上すること
ができる。
【００６３】
さらに、導電層７０１（共通電極）は、半導体層６０１に設けられた開口部を介して導
電層４０１と電気的に接続している。
【００６４】
半導体層６０１に設ける開口部は一つでも良いが、半導体層６０１に設ける開口部を複
数とした方が導電層７０１（共通電極）と導電層４０１との接続箇所が増えるので好まし
い。
【００６５】
導電層７０１（共通電極）と導電層４０１との接続箇所が増えれば、導電層７０１（共
通電極）と導電層４０１との接触抵抗を下げることができる。
【００６６】
導電層７０２は、図１（Ａ）のトランジスタ１０のソース電極（ソース配線）又はドレ
イン電極（ドレイン配線）の他方に対応する。
【００６７】
絶縁層５００上及び導電層４１１上には、導電層４１１に電気的に接続する導電層７１
１が設けられている。
【００６８】
絶縁層５００上及び導電層４１２上には、導電層４１２に電気的に接続する導電層７１
２が設けられている。
【００６９】
導電層７１１及び導電層７１２は、電極又は配線である。
【００７０】
工程数削減の観点から、導電層７０１、導電層７０２、導電層７１１及び導電層７１２
は、同一工程で形成することが好ましい。
【００７１】
導電層７０１上、導電層７０２上、導電層７１１上及び導電層７１２上には、絶縁層８
００が設けられている。
【００７２】
絶縁層８００は、図１（Ａ）のトランジスタ１０のゲート絶縁層に対応し、且つ、図１
（Ａ）の容量素子３０の誘電体層にも対応する。
【００７３】
トランジスタ１０のゲート絶縁層と、容量素子３０の誘電体層と、は異なる工程で形成
しても良い。
【００７４】
しかし、工程数削減の観点から、図１（Ｂ）のように、トランジスタ１０のゲート絶縁
層と、容量素子３０の誘電体層と、を同一工程で形成することが好ましい。
【００７５】
絶縁層８００上には、導電層９０１及び導電層９１１が設けられている。
【００７６】
導電層９０１は、図１（Ａ）のトランジスタ１０のゲート電極（ゲート配線）に対応す
る。
【００７７】
導電層９１１は、図１（Ａ）の容量素子３０の他方の電極に対応する。
【００７８】
なお、導電層９０１はゲート電極（ゲート配線）であるので、少なくとも一部が半導体
層６０１のチャネル形成領域に重なる位置に配置される。
【００７９】
以上のように、３つの素子（１つの容量素子及び２つのトランジスタ）を積層すること
によって、半導体装置において３つの素子（１つの容量素子及び２つのトランジスタ）が
配置されるセルの占める面積を小さくすることができる。
【００８０】
ここで、図２は、半導体層２０１、導電層４０１、半導体層６０１の位置関係の一例を
示したものである。
【００８１】
図２（Ａ）において、少なくとも半導体層２０１の一部と、少なくとも導電層４０１の
一部と、少なくとも半導体層６０１の一部と、が重なるように配置されている。
【００８２】
図２（Ｂ）において、少なくとも半導体層２０１の一部と少なくとも導電層４０１の一
部とが重なるように配置され、少なくとも半導体層６０１の一部と少なくとも導電層４０
１の一部とが重なるように配置されている。また、半導体層２０１と半導体層６０１とは
重ならないように配置されている。
【００８３】
図２（Ａ）及び図２（Ｂ）のように、半導体層２０１及び半導体層６０１の双方を、導
電層４０１と重なるように配置することによって、３つの素子が配置されるセルの面積を
小さくすることができる。
【００８４】
一方、図２（Ａ）と図２（Ｂ）とを比較すると、図２（Ａ）の方が図２（Ｂ）よりも３
つの素子が配置されるセルの面積を小さくすることができるので、図２（Ａ）の方が好ま
しい。
【００８５】
また、図３は、半導体層２０１、導電層４０１、半導体層６０１、導電層７０１の位置
関係の一例を示したものである。
【００８６】
図３（Ａ）及び図３（Ｂ）は図２（Ａ）において導電層７０１を配置した場合を示して
いるが、図２（Ｂ）の構成に図３（Ａ）又は図３（Ｂ）のように導電層７０１を配置して
も良い。
【００８７】
図３（Ａ）は、半導体層６０１に設けられた開口部内においてのみ、導電層４０１と導
電層７０１とを接触させた例である。
【００８８】
一方、図３（Ｂ）は、導電層７０１を半導体層６０１の外側に延在して配置し、半導体
層６０１に設けられた開口部内及び半導体層６０１の外側において、導電層４０１と導電
層７０１とを接触させた例である。
【００８９】
図３（Ａ）と図３（Ｂ）とを比較すると、図３（Ｂ）の方が図３（Ａ）よりも導電層４
０１と導電層７０１との接触面積を大きくすることができるので、図３（Ｂ）の方が好ま
しい。
【００９０】
導電層４０１と導電層７０１との接触面積を大きくすることができれば、導電層４０１
と導電層７０１との接触抵抗を下げることができる。
【００９１】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【００９２】
（実施の形態２）
図１（Ｂ）の破線８０００で示すように、図１（Ｂ）では導電層４０１と導電層７０１
とを開口部を介して電気的に接続させている。
【００９３】
一方、図４の破線８０００で示すように、半導体層６０１に開口部を設けず、半導体層
６０１を介して導電層４０１と導電層７０１とを電気的に接続させても良い。
【００９４】
また、図５（Ａ）及び図５（Ｂ）の破線８０００で示すように、半導体層６０１に開口
部を設けず、半導体層６０１の外側において導電層４０１と導電層７０１とを電気的に接
続させても良い。
【００９５】
一方、半導体は抵抗が大きいので、図４の構造とすると、導電層４０１と導電層７０１
との間の抵抗が大きくなってしまう。
【００９６】
よって、導電層４０１と導電層７０１との接続を確実にするためには、図１（Ｂ）、図
５（Ａ）、図５（Ｂ）のように、導電層４０１と導電層７０１とを直接接触させた方が好
ましい。
【００９７】
ここで、図５（Ａ）及び図５（Ｂ）のように半導体層６０１の外側において導電層４０
１と導電層７０１とを電気的に接続させると、図５（Ａ）及び図５（Ｂ）の破線８００１
で示すように導電層７１１と導電層７０２との間隔が狭まってしまう。
【００９８】
導電層同士の間隔が狭まってしまうと、ゴミ等の影響により導電層同士がショートして
しまう場合があるため、導電層同士の間隔をある程度広くしておく必要がある。
【００９９】
そこで、図５（Ａ）及び図５（Ｂ）においては、半導体層２０１の面積を図１（Ｂ）の
半導体層２０１の面積よりも大きくしている。
【０１００】
そのため、図５（Ａ）及び図５（Ｂ）のように半導体層６０１の外側において導電層４
０１と導電層７０１とを電気的に接続させると、図１（Ｂ）と比較して３つの素子が配置
されるセルの面積が若干大きくなってしまう。
【０１０１】
よって、図１（Ｂ）、図５（Ａ）、図５（Ｂ）を比較すると、図１（Ｂ）のように半導
体層６０１に開口部を設ける形態が、導電層４０１と導電層７０１との接続を確実にでき
、且つ、３つの素子が配置されるセルの面積を小さくできる点で最も優れているといえる
。
【０１０２】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０１０３】
（実施の形態３）
他の実施の形態では、絶縁層５００をゲート電極及び接続電極の間に埋め込む構造につ
いて説明したが、当該構造とすることは必須の構成ではない。
【０１０４】
例えば、図６のように、導電層４０１を覆うように絶縁層５００を形成し、且つ、絶縁
層５００に複数のコンタクトホールを設けることによって、各素子同士の電気的な接続を
行っても良い。
【０１０５】
なお、図６では、導電層４０１と導電層７０１とを、半導体層６０１に設けられた開口
部及び絶縁層５００に設けられたコンタクトホールを介して電気的に接続している。
【０１０６】
また、図６では、半導体層２０１のソース領域又はドレイン領域の一方と導電層７１１
を、絶縁層５００に設けられたコンタクトホールを介して電気的に接続している。
【０１０７】
さらに、図６では、半導体層２０１のソース領域又はドレイン領域の他方と導電層７１
２を、絶縁層５００に設けられたコンタクトホールを介して電気的に接続している。
【０１０８】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０１０９】
（実施の形態４）
他の実施の形態では、トランジスタ１０及びトランジスタ２０がトップゲート型のトラ
ンジスタである場合を示しているが、トランジスタ１０又はトランジスタ２０がボトムゲ
ート型のトランジスタであっても良い。
【０１１０】
例えば、図７（Ａ）にトランジスタ１０をボトムゲート型のトランジスタとした場合を
示す。
【０１１１】
図７（Ａ）は、図１（Ｂ）において、絶縁層５００と半導体層６０１との間に絶縁層５
５０を設け、且つ、導電層９０１を絶縁層５５０と絶縁層５００との間に配置した図であ
る。
【０１１２】
なお、図１（Ｂ）においては絶縁層８００がトランジスタ１０のゲート絶縁層に対応し
ているが、図７（Ａ）においては絶縁層５５０がトランジスタ１０のゲート絶縁層に対応
している。
【０１１３】
また、図７（Ｂ）にトランジスタ２０をボトムゲート型のトランジスタとした場合を示
す。
【０１１４】
図７（Ｂ）は、図１（Ｂ）において、絶縁層３００を半導体層２０１と絶縁層１０２と
の間に配置し、且つ、導電層４０１を絶縁層３００と絶縁層１０２との間に配置した図で
ある。
【０１１５】
さらに、図７（Ｂ）では、絶縁層５００に設けられたコンタクトホール、半導体層２０
１に設けられた開口部、及び絶縁層３００に設けられたコンタクトホールを介して、導電
層４０１と導電層７０１とを電気的に接続している。
【０１１６】
図７（Ｂ）に示すように、半導体層２０１に開口部を設けることによって、導電層７０
１を半導体層２０１と接触させずに、導電層７０１と導電層４０１とを接触させることが
できる。
【０１１７】
なお、導電層７０１と半導体層２０１とを接触させないようにするため、半導体層２０
１に設けられた開口部は、絶縁層５００に設けられたコンタクトホール及び絶縁層３００
に設けられたコンタクトホールよりも一回り大きくしておくと好ましい。
【０１１８】
なお、トランジスタ１０及びトランジスタ２０の双方をボトムゲート型のトランジスタ
としても良い。
【０１１９】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０１２０】
（実施の形態５）
他の実施の形態では、トランジスタ２０の半導体層を基板上に設けた例を示しているが
、半導体基板（シリコンウェハ等）を用いてトランジスタ２０を形成しても良い。
【０１２１】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０１２２】
（実施の形態６）
実施の形態１ではノードＡとトランジスタ２０のゲートを電気的に接続した例を示した
が、本実施の形態ではノードＡとトランジスタ２０のソース又はドレインの他方（図１（
Ａ）のノードＦ）を電気的に接続した例を図８、図９を用いて説明する。
【０１２３】
図８（Ａ）において、ノードＡとトランジスタ２０のソース又はドレインの他方（図１
（Ａ）のノードＦ）に電気的に接続した点以外の構成は図１（Ａ）と同様である。
【０１２４】
図８（Ａ）では、トランジスタ２０のゲートはノードＧに電気的に接続されている。
【０１２５】
図８（Ｂ）は図８（Ａ）に示す半導体装置の断面図の一例である。
【０１２６】
図８（Ｂ）では、図１（Ｂ）において、導電層７０１を導電層４１１と電気的に接続し
、且つ、導電層７１１を導電層４０１と電気的に接続した例を示している。
【０１２７】
図９は半導体層２０１、導電層４０１、導電層４１１、半導体層６０１の位置関係の一
例を示している。
【０１２８】
図９（Ａ）〜（Ｃ）において、少なくとも半導体層２０１の一部と、少なくとも導電層
４１１の一部と、が重なるように配置され、且つ、少なくとも半導体層６０１の一部と、
少なくとも導電層４１１の一部と、が重なるように配置されている。
【０１２９】
導電層４１１を半導体層６０１及び半導体層２０１の双方と重なるように配置すること
によって、３つの素子が配置されるセルの面積を小さくすることができる。
【０１３０】
図９において、半導体層６０１の一端には開口部が設けられており、半導体層６０１の
端部の他端には開口部が設けられていない。
【０１３１】
図９（Ａ）は、半導体層６０１全体を半導体層２０１と重なる位置に配置し、半導体層
６０１の他端を導電層４１１と導電層４０１の間に配置した場合を示している。
【０１３２】
図９（Ｂ）は、半導体層６０１の一部を半導体層２０１と重なる位置に配置し、半導体
層６０１の他端を導電層４１１と導電層４０１の間に配置していない場合を示している。
【０１３３】
図９（Ｃ）は、半導体層６０１を半導体層２０１と重ならない位置に配置した場合を示
している。
【０１３４】
図９（Ｃ）と、図９（Ａ）及び図９（Ｂ）と、を比較すると、図９（Ａ）及び図９（Ｂ
）の方が３つの素子が配置されるセルの面積を小さくすることができるので好ましい。
【０１３５】
また、図９（Ａ）と図９（Ｂ）とを比較すると、図９（Ａ）の方が３つの素子が配置さ
れるセルの面積を小さくすることができるので好ましい。
【０１３６】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０１３７】
（実施の形態７）
図１０は図１においてノードＡとノードＢとを電気的に接続した場合を示している。
【０１３８】
また、図１１は図８においてノードＡとノードＢとを電気的に接続した場合を示してい
る。
【０１３９】
つまり、図１０及び図１１において、トランジスタ１０のゲートが容量素子３０の一方
の電極と電気的に接続されている。
【０１４０】
ここで、図１０（Ｂ）は図１０（Ａ）に示す半導体装置の断面図の一例である。
【０１４１】
また、図１１（Ｂ）は図１１（Ａ）に示す半導体装置の断面図の一例である。
【０１４２】
図１０（Ｂ）は図１（Ｂ）において、導電層９０１上及び導電層９１１上に絶縁層９５
０を設け、絶縁層９５０上に導電層９６０を設けた例である。
【０１４３】
そして、導電層９６０を用いて、トランジスタ１０のゲート（導電層９０１）と容量素
子３０の一方の電極（導電層７０１（共通電極））とを電気的に接続している。
【０１４４】
そして、導電層９６０と導電層９０１とは、絶縁層９５０に設けられたコンタクトホー
ルを介して電気的に接続されている。
【０１４５】
また、導電層９６０と導電層７０１とは、導電層９１１に設けられた開口部、並びに、
絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して電気的に接続され
ている。
【０１４６】
一方、図１１（Ｂ）は図８（Ｂ）において、導電層９０１上及び導電層９１１上に絶縁
層９５０を設け、絶縁層９５０上に導電層９６０を設けた例である。
【０１４７】
そして、導電層９６０を用いて、トランジスタ１０のゲート（導電層９０１）と容量素
子３０の一方の電極（導電層７０１（共通電極））とを電気的に接続している。
【０１４８】
そして、導電層９６０と導電層９０１とは、絶縁層９５０に設けられたコンタクトホー
ルを介して電気的に接続されている。
【０１４９】
また、導電層９６０と導電層７０１とは、導電層９１１に設けられた開口部、並びに、
絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して電気的に接続され
ている。
【０１５０】
導電層９６０は、電極又は配線である。
【０１５１】
以上のように、導電層９１１に開口部を設けることによって、導電層７０１（共通電極
）の面積を大きくすることなく、導電層９６０と導電層７０１とを電気的に接続すること
ができる。
【０１５２】
本実施の形態ではゲート電極と共通電極とを電気的に接続させるために導電層９１１に
開口部を設ける場合を示した。
【０１５３】
一方、ゲート電極と共通電極とを電気的に接続しない場合であっても、他の配線と共通
電極とを電気的に接続させる場合は、導電層９１１に開口部を設けることが好ましい。
【０１５４】
なお、導電層９１１に開口部を設けず、導電層７０１の面積を導電層９１１よりも大き
くすれば、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールのみを介して、
導電層９６０と導電層７０１とを電気的に接続することができる。
【０１５５】
一方、導電層９１１に開口部を設けない場合は、導電層７０１の面積を導電層９１１よ
りも大きくする必要があるため、導電層９１１に開口部を設ける構造の方が面積を小さく
するという観点からすると優れている。
【０１５６】
なお、導電層９６０と導電層９１１とが接触してしまうとノードＡとノードＤとが電気
的に接続されてしまい容量素子３０が機能しなくなるため、導電層９６０と導電層９１１
との接触を防止する必要がある。
【０１５７】
そのため、導電層９１１に設けられる開口部を、絶縁層９５０及び絶縁層８００に設け
られるコンタクトホールよりも一回り大きくすることが好ましい。
【０１５８】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０１５９】
（実施の形態８）
半導体装置の一種であるＥＬ表示装置（発光装置）の一例について、図１２を用いて説
明する。
【０１６０】
図１２（Ａ）は、図１（Ａ）において、ノードＢ〜Ｆに配線を電気的に接続し、且つ、
ノードＥに表示素子４０の一方の電極を電気的に接続したものに対応する。
【０１６１】
図１２では表示素子として発光素子（ＥＬ素子）を用いているが他の表示素子（液晶表
示素子、電気泳動素子等）を用いても良い。
【０１６２】
なお、ノードＢには、トランジスタ１０のオン状態又はオフ状態を制御するための配線
（走査線）が電気的に接続される。
【０１６３】
ノードＣには、信号を入力するための配線（信号線）が電気的に接続される。
【０１６４】
ノードＤ及びノードＥには、電圧が印加される配線（電源線）が電気的に接続される。
【０１６５】
ノードＨには、表示素子４０の他方の電極が電気的に接続される。
【０１６６】
図１２のＥＬ表示装置の動作について説明する。
【０１６７】
まず、ノードＢにトランジスタ１０をオン状態とするための信号（電圧）を供給する。
【０１６８】
次に、ノードＣから信号を供給して容量素子３０に電荷を蓄積する。
【０１６９】
そして、容量素子３０に電荷が蓄積されると、トランジスタ２０に電流が流れる。
【０１７０】
トランジスタ２０に電流が流れると、発光素子である表示素子４０が発光する。
【０１７１】
また、容量素子３０に蓄積される電荷量を変えることにより、トランジスタ２０に流れ
る電流量を変えることができる。
【０１７２】
トランジスタ２０に流れる電流量を変えることができれば発光素子の輝度を変えること
ができる。
【０１７３】
なお、発光素子を発光させないためには容量素子に電荷を蓄積しなければ良い。
【０１７４】
図１２（Ｂ）は図１２（Ａ）に示す半導体装置の断面図の一例である。
【０１７５】
また、図１２（Ｂ）は、図１（Ｂ）において、絶縁層９５０と、導電層９６１、導電層
９６２、絶縁層９７０、導電層１００１、ＥＬ層１００２、及び導電層１００３を追加し
たものに対応する。
【０１７６】
絶縁層９５０は、導電層９１１上に設けられている。
【０１７７】
導電層９６１及び導電層９６２は、絶縁層９５０上に設けられている。
【０１７８】
導電層９６１は、絶縁層９５０に設けられたコンタクトホールを介して導電層９１１に
電気的に接続されている。
【０１７９】
また、導電層９６１は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホール
を介して導電層７１２に電気的に接続されている。
【０１８０】
導電層９６１はノードＤ及びノードＥに電気的に接続された配線であり、所定の電圧が
印加される電源線に対応する。
【０１８１】
導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介し
て導電層７１１に電気的に接続されている。
【０１８２】
導電層９６２は、表示素子４０の一方の電極とトランジスタ２０のソース又はドレイン
の一方とを電気的に接続するための配線である。
【０１８３】
導電層１００１は、導電層９６２上及び絶縁層９５０上に設けられている。
【０１８４】
絶縁層９７０は、導電層１００１の端部、導電層９６１、及び導電層９６２を覆うよう
に設けられている。
【０１８５】
ＥＬ層１００２は、導電層１００１上及び絶縁層９７０上に設けられている。
【０１８６】
導電層１００３は、ＥＬ層１００２上に設けられている。
【０１８７】
導電層１００１は、表示素子４０の一方の電極である。
【０１８８】
導電層１００３は、表示素子４０の他方の電極である。
【０１８９】
図１２に示す構造とすることによって、画素内において３つの素子の占める面積を小さ
くすることができるので、ＥＬ表示装置の開口率を大きくすることができる。
【０１９０】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０１９１】
（実施の形態９）
半導体装置の一種である記憶装置の一例について、図１３を用いて説明する。
【０１９２】
図１３（Ａ）は、図１（Ａ）において、ノードＢ、Ｃ、Ｅに配線を電気的に接続し、且
つ、ノードＦにトランジスタ５０を電気的に接続したものに対応する。
【０１９３】
なお、ノードＢには、書き込み時にトランジスタ１０のオン状態又はオフ状態を制御す
るための配線（書き込み用ワード線）が電気的に接続される。
【０１９４】
ノードＣには、書き込み時に信号を入力するための配線（書き込み用ビット線）が電気
的に接続される。
【０１９５】
ノードＤには、低電源電圧Ｖｓｓ用の電源が電気的に接続される。
【０１９６】
ノードＥ及びノードＪには、読み出し時に電圧が印加される配線（読み出し用ワード線
）が電気的に接続される。
【０１９７】
ノードＩには、読み出し時に信号を取り出す配線（読み出し用ビット線）が電気的に接
続される。
【０１９８】
図１３の記憶装置の動作について説明する。
【０１９９】
まず、書き込み時は、ノードＢにトランジスタ１０のオン状態とするための信号（電圧
）を供給する。
【０２００】
次に、ノードＣから０又は１の信号を入力して容量素子に０又は１を記憶する。
【０２０１】
読み出し時は、読み出し用ワード線に電圧を印加して読み出し用ビット線からの出力を
読み出す。
【０２０２】
なお、読み出し時において、０が記憶されていたのであれば、トランジスタ２０がオフ
状態となるので読み出し用ビット線からの出力も０となる。
【０２０３】
一方、読み出し時において、１が記憶されていたのであれば、トランジスタ２０がオン
状態となるので読み出し用ビット線からの出力も１となる。
【０２０４】
なお、トランジスタ５０はリーク防止を目的として設けているが、トランジスタ５０を
設けず、ノードＦに読み出し用ビット線を電気的に接続しても良い。
【０２０５】
図１３（Ｂ）は図１３（Ａ）に示す半導体装置の断面図の一例である。
【０２０６】
また、図１３（Ｂ）は、図１（Ｂ）において、導電層４０２、導電層７１３と、絶縁層
９５０と、導電層９６０を追加したものに対応する。
【０２０７】
導電層４０２は、絶縁層３００上に設けられている。
【０２０８】
工程数削減の観点から、導電層４０２は、導電層４０１と同一工程で形成すると好まし
い。
【０２０９】
導電層４０２は、導電層４０１と導電層４１２との間に設けられている。
【０２１０】
導電層４０２は、トランジスタ５０のゲート電極に対応する。
【０２１１】
導電層７１３は、導電層４０２上に設けられている。
【０２１２】
工程数削減の観点から、導電層７１３は、導電層７１１及び導電層７１２と同一工程で
形成すると好ましい。
【０２１３】
導電層７１３は、導電層４０２と電気的に接続されている。
【０２１４】
絶縁層９５０は、導電層９１１上に設けられている。
【０２１５】
導電層９６０は、絶縁層９５０上に設けられている。
【０２１６】
導電層７１１と導電層７１３とは、導電層９６０を介して電気的に接続されている。
【０２１７】
導電層９６０は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介し
て導電層７１１と電気的に接続されている。
【０２１８】
導電層９６０は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介し
て導電層７１３と電気的に接続されている。
【０２１９】
図１３に示す構造とすることによって、メモリセルの面積を小さくすることができる。
【０２２０】
なお、図１３（Ｂ）の半導体層２０１、絶縁層３００、導電層４０１が、図１３（Ａ）
のトランジスタ２０の半導体層、ゲート絶縁層、ゲート電極にそれぞれ対応する。
【０２２１】
また、図１３（Ｂ）の半導体層２０１、絶縁層３００、導電層４０２が、図１３（Ａ）
のトランジスタ５０の半導体層、ゲート絶縁層、ゲート電極にそれぞれ対応する。
【０２２２】
つまり、図１３において、トランジスタ２０の半導体層及びトランジスタ５０の半導体
層が共有（一体形成）されている。
【０２２３】
トランジスタ２０の半導体層及びトランジスタ５０の半導体層を共有（一体形成）する
ことによって、メモリセルの面積を極端に大きくすることなくトランジスタ５０を追加す
ることができる。
【０２２４】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０２２５】
（実施の形態１０）
図１４（Ａ）はカレントミラー回路を有する半導体装置の一例であり、図１０（Ａ）の
ノードＢに定電流源６０を電気的に接続し、且つ、ノードＤに低電源電圧Ｖｓｓ用の電源
を電気的に接続したものである。
【０２２６】
そして、図１４（Ｂ）は、図１４（Ａ）に示す半導体装置の断面図の一例であり、図１
０（Ｂ）と同様の構造を有している。
【０２２７】
なお、図１４のカレントミラー回路では、トランジスタ１０の定数倍の電流がトランジ
スタ２０に流れることになる。
【０２２８】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０２２９】
（実施の形態１１）
図１５（Ａ）は半導体装置の一種である液晶表示装置の一例であり、図８（Ａ）のノー
ドＥに容量素子７０及び表示素子４０の一方の電極を電気的に接続したものに対応する。
【０２３０】
図１５では表示素子として液晶表示素子を用いているが他の表示素子（発光素子、電気
泳動素子等。）を用いても良い。
【０２３１】
なお、ノードＢには、トランジスタ１０のオン状態又はオフ状態を制御するための配線
（走査線）が電気的に接続される。
【０２３２】
ノードＣには、信号を入力するための配線（信号線）が電気的に接続される。
【０２３３】
ノードＤには、低電源電圧Ｖｓｓ用の電源が電気的に接続される。
【０２３４】
ノードＧには、容量素子３０に蓄積された電荷を容量素子７０に転送するための配線（
転送線）が電気的に接続される。
【０２３５】
ノードＫには、低電源電圧Ｖｓｓ用の電源が電気的に接続される。
【０２３６】
次に、図１５の液晶表示装置の動作について説明する。
【０２３７】
まず、書き込み期間において、ノードＢにトランジスタ１０のオン状態とするための信
号（電圧）を供給する。
【０２３８】
次に、書き込み期間において、ノードＣから信号を供給して容量素子３０に電荷を蓄積
する。
【０２３９】
次に、転送期間において、ノードＢにトランジスタ１０のオフ状態とするための信号（
電圧）を供給し、ノードＧにトランジスタ２０をオン状態とするための信号（電圧）を供
給し、容量素子３０に蓄積された電荷を容量素子７０に転送する。
【０２４０】
次に、表示期間において、ノードＧにトランジスタ２０をオフ状態とするための信号（
電圧）を供給して、表示素子４０を駆動する。
【０２４１】
そして、表示期間と並行して書き込み期間の動作を再度行う。
【０２４２】
以上のように、図１５の構造とすることにより、表示期間と並行して書き込み期間を行
えるようになる。
【０２４３】
また、図１５（Ｂ）は、図１５（Ａ）に示す半導体装置の断面図の一例である。
【０２４４】
図１５（Ｂ）は、図８（Ｂ）において、導電層９１２、絶縁層９５０、導電層１００４
、液晶層１００５、導電層１００６、及び基板１００７追加したものである。
【０２４５】
導電層９１２は、絶縁層８００上に設けられている。
【０２４６】
導電層９１２は、容量素子７０の他方の電極に対応する。
【０２４７】
絶縁層９５０は、導電層９１２上に設けられている。
【０２４８】
導電層１００４は、絶縁層９５０上に設けられている。
【０２４９】
導電層１００４は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介
して導電層７１２と電気的に接続されている。
【０２５０】
導電層１００６が設けられた基板１００７が導電層１００４に対向して設けられている
。
【０２５１】
そして、導電層１００４と導電層１００６との間には液晶層１００５が充填されている
。
【０２５２】
また、導電層１００４表面及び導電層１００６表面には配向膜を設けると好ましい。
【０２５３】
なお、図１５（Ｂ）の導電層７１２、絶縁層８００、導電層９１２は、図１５（Ａ）の
容量素子７０の一方の電極、誘電体層、他方の電極にそれぞれ対応する。
【０２５４】
また、図１５（Ｂ）の導電層１００４、液晶層１００５、導電層１００６は、図１５（
Ａ）の表示素子４０の一方の電極、液晶層、他方の電極にそれぞれ対応する。
【０２５５】
図１５に示す構造とすることによって、液晶表示装置の開口率を大きくすることができ
る。
【０２５６】
また、導電層９１２を導電層７１２と重ねるだけで容量素子７０を形成することができ
るので、液晶表示装置の開口率を小さくすることなく容量素子７０を追加することができ
る。
【０２５７】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０２５８】
（実施の形態１２）
チャージポンプ回路（昇圧回路の一種）を有する半導体装置の一例について図１６を用
いて説明する。
【０２５９】
図１６（Ａ）は、図８（Ａ）において、ノードＤにダイオード８１及びダイオード８２
を電気的に接続したものに対応する。
【０２６０】
さらに、図１６（Ａ）は、図８（Ａ）において、ノードＢとノードＧがノードＬに電気
的に接続され、ノードＥが電源電圧Ｖｄｄ用の電源に電気的に接続され、ノードＣが低電
源電圧Ｖｓｓ用の電源に電気的に接続されている。
【０２６１】
つまり、トランジスタ１０及びトランジスタ２０をインバータとして用いている。
【０２６２】
なお、他の実施形態ではトランジスタの極性はＮチャネル型でもＰチャネル型でもよい
が、本実施の形態ではインバータを構成するためトランジスタ２０をＰチャネル型とし、
トランジスタ１０をＮチャネル型としている。
【０２６３】
ダイオード８１の出力は低電源電圧Ｖｓｓ用の電源に電気的に接続されている。
【０２６４】
ダイオード８１の入力はダイオード８２の出力及び容量素子３０の他方の電極に電気的
に接続されている。
【０２６５】
ダイオード８２の入力はノードＭに電気的に接続されている。
【０２６６】
なお、図１６（Ａ）はマイナス昇圧回路であるため、出力端子であるノードＭから昇圧
されたマイナス電圧が出力されることになる。
【０２６７】
また、図１６（Ｂ）は、図１６（Ａ）に示す半導体装置の断面図の一例である。
【０２６８】
図１６（Ｂ）は、図８（Ｂ）に、半導体層２０２、導電層４０２、導電層４１３、導電
層４１４、半導体層６０２、導電層７０３、導電層７０４、導電層７１３、導電層７１４
、導電層９０２、絶縁層９５０、導電層９６１、導電層９６２、導電層９６３を追加した
ものである。
【０２６９】
図１６（Ｂ）ではダイオード８１及びダイオード８２としてダイオード接続をしたトラ
ンジスタを用いている。
【０２７０】
半導体層２０２は、絶縁層１０２上に設けられている。
【０２７１】
工程数削減の観点から、半導体層２０２は、半導体層２０１と同一工程で形成されたも
のであると好ましい。
【０２７２】
半導体層２０２は、ダイオード８２（ダイオード接続されたトランジスタ）の半導体層
に対応する。
【０２７３】
導電層４０２は、絶縁層３００上に設けられている。
【０２７４】
導電層４０２は、ダイオード８２（ダイオード接続されたトランジスタ）のゲート電極
に対応する。
【０２７５】
導電層４１３は、絶縁層３００に設けられた開口部を介して半導体層２０２に電気的に
接続している。
【０２７６】
導電層４１４は、絶縁層３００に設けられた開口部を介して半導体層２０２に電気的に
接続している。
【０２７７】
導電層４１３及び導電層４１４は、接続電極である。
【０２７８】
工程数削減の観点から、導電層４０２、導電層４１３、及び導電層４１４は、導電層４
０１と同一工程で形成されたものであることが好ましい。
【０２７９】
半導体層６０２は、絶縁層５００上に設けられている。
【０２８０】
半導体層６０２には、開口部が設けられている。
【０２８１】
導電層７０３及び導電層７０４は、半導体層６０２上に設けられている。
【０２８２】
導電層７０３は、ダイオード８１（ダイオード接続されたトランジスタ）のソース電極
又はドレイン電極の一方に対応する。
【０２８３】
導電層７０４は、ダイオード８１（ダイオード接続されたトランジスタ）のソース電極
又はドレイン電極の他方に対応する。
【０２８４】
導電層７０３は、半導体層６０２に設けられた開口部を介して導電層４１３と電気的に
接続している。
【０２８５】
導電層７１３は、導電層４０２と電気的に接続している。
【０２８６】
導電層７１４は、導電層４１４と電気的に接続している。
【０２８７】
工程数削減の観点から、導電層７０３、導電層７０４、導電層７１３、及び導電層７１
４は、導電層７１１と同一工程で形成されたものであることが好ましい。
【０２８８】
絶縁層９５０は、導電層９１１上に設けられている。
【０２８９】
導電層９６１、導電層９６２、及び導電層９６３は、絶縁層９５０上に設けられている
。
【０２９０】
導電層９６１は、導電層７１１と導電層９０１とを電気的に接続している。
【０２９１】
具体的には、導電層９６１は、絶縁層９５０及び絶縁層８００に設けられたコンタクト
ホールを介して導電層７１１と電気的に接続されている。
【０２９２】
また、導電層９６１は、絶縁層９５０に設けられたコンタクトホールを介して導電層９
０１と電気的に接続されている。
【０２９３】
導電層９６２は、導電層７１３と導電層７１４とを電気的に接続している。
【０２９４】
具体的には、導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクト
ホールを介して導電層７１３と電気的に接続されている。
【０２９５】
また、導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホール
を介して導電層７１４と電気的に接続されている。
【０２９６】
導電層９６３は、導電層７０３と導電層９０２と導電層９１１とを電気的に接続してい
る。
【０２９７】
具体的には、導電層９６３は、絶縁層９５０及び絶縁層８００に設けられたコンタクト
ホールを介して導電層７０３と電気的に接続されている。
【０２９８】
また、導電層９６３は、絶縁層９５０に設けられたコンタクトホールを介して導電層９
０２と電気的に接続されている。
【０２９９】
また、導電層９６３は、絶縁層９５０に設けられたコンタクトホールを介して導電層９
１１と電気的に接続されている。
【０３００】
工程数削減の観点から、導電層９６１、導電層９６２、及び導電層９６３は同一工程で
形成されたものであることが好ましい。
【０３０１】
なお、図１６（Ｂ）の半導体層２０２、絶縁層３００、導電層４０２が、図１６（Ａ）
のダイオード８２（ダイオード接続されたトランジスタ）の半導体層、ゲート絶縁層、ゲ
ート電極にそれぞれ対応する。
【０３０２】
また、図１６（Ｂ）の半導体層６０２、絶縁層８００、導電層９０２が、図１６（Ａ）
のダイオード８１（ダイオード接続されたトランジスタ）の半導体層、ゲート絶縁層、ゲ
ート電極にそれぞれ対応する。
【０３０３】
図１６（Ｂ）ではダイオード８１とダイオード８２とを積層して配置しているため、ダ
イオード８１及びダイオード８２を設ける場合であっても回路の面積を小さくすることが
できる。
【０３０４】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０３０５】
（実施の形態１３）
倍圧整流回路（昇圧回路の一種）を有する半導体装置の一例について図１７を用いて説
明する。
【０３０６】
図１７（Ａ）は、図１１（Ａ）のノードＥにノードＧと容量素子９０の一方の電極とを
電気的に接続し、且つ、容量素子９０の他方の電極をノードＣに電気的に接続したもので
ある。
【０３０７】
図１７の倍圧整流回路は、ノードＤに入力された電圧をノードＣから約２倍の大きさに
変換して出力することができる。
【０３０８】
図１７（Ｂ）は、図１７（Ａ）に示す半導体装置の断面図の一例である。
【０３０９】
さらに、図１７（Ｂ）は、図１１（Ｂ）において、導電層９１２及び導電層９６２を追
加したものに対応する。
【０３１０】
導電層９１２は、絶縁層８００上に設けられている。
【０３１１】
導電層９６２は、絶縁層９５０上に設けられている。
【０３１２】
導電層９６２は、導電層７１１と導電層７１２と導電層９１２とを電気的に接続してい
る。
【０３１３】
具体的には、導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクト
ホールを介して導電層７１１と電気的に接続されている。
【０３１４】
また、導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホール
を介して導電層７１２と電気的に接続されている。
【０３１５】
また、導電層９６２は、絶縁層９５０に設けられたコンタクトホールを介して導電層９
１２と電気的に接続されている。
【０３１６】
そして、図１７（Ｂ）の導電層９１２、絶縁層８００、導電層７０２が、図１７（Ａ）
の容量素子９０の一方の電極、誘電体層、他方の電極にそれぞれ対応する。
【０３１７】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０３１８】
（実施の形態１４）
各層の材料について説明する。
【０３１９】
基板は、ガラス基板、石英基板、金属基板（ステンレス基板等）、半導体基板等を用い
ることができるがこれらに限定されない。
【０３２０】
絶縁層は、絶縁性を有していればどのような材料でも用いることができる。例えば、酸
化シリコン膜、窒化シリコン膜、窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜
、ポリイミド膜、アクリル膜、シロキサンポリマー膜、窒化アルミニウム膜、酸化アルミ
ニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。絶縁層は
、単層構造でも積層構造でも良い。
【０３２１】
導電層は、導電性を有していればどのような材料でも用いることができる。例えば、ア
ルミニウム膜、チタン膜、モリブデン膜、タングステン膜、金膜、銀膜、銅膜、ドナー元
素又はアクセプター元素を含有するシリコン膜、合金からなる膜、透明導電膜（インジウ
ム錫酸化物等）等を用いることができるがこれらに限定されない。導電層は、単層構造で
も積層構造でも良い。
【０３２２】
なお、シリコンを含有する半導体層と接する導電層は、ドナー元素又はアクセプター元
素を含有するシリコン膜と、金属膜と、を有する積層構造であることが好ましい。
【０３２３】
この場合、ドナー元素又はアクセプター元素を含有するシリコン膜が、半導体層と接す
るように積層構造を形成する。
【０３２４】
半導体層は、半導体であればどのような材料でも用いることができる。シリコンを含有
する半導体膜、酸化物半導体膜、有機半導体膜等を用いることができるがこれらに限定さ
れない。半導体層は、単層構造でも積層構造でも良い。
【０３２５】
また、半導体層のソース領域及びドレイン領域には、ドナー元素又はアクセプター元素
を含有させておくと、ソース領域及びドレイン領域の抵抗を下げることができるので好ま
しい。
【０３２６】
なお、半導体層２０１と半導体層６０１とを同じ種類の半導体層としても良いし、異な
る種類の半導体層としても良い。
【０３２７】
シリコンを含有する半導体としては、シリコン（Ｓｉ）、シリコンゲルマニウム（Ｓｉ
Ｇｅ）、シリコンカーバイト（ＳｉＣ）等があるがこれらに限定されない。
【０３２８】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含む
ことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【０３２９】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビ
ライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）
、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが
好ましい。
【０３３０】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、
ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）
、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅ
ｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【０３３１】
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を
用いることができる。
【０３３２】
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系
酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系
酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
【０３３３】
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺ
Ｏとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−
Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚ
ｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ
系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系
酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸
化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０３３４】
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等
を用いることができる。
【０３３５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含有する
酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ
以外の金属元素を含有させても良い。
【０３３６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：
Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。
【０３３７】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ
：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：
５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍
の酸化物を用いても良い。
【０３３８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
【０３３９】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０３４０】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分
を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい
。
【０３４１】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０３４２】
（実施の形態１５）
図１２（ＥＬ表示装置）、図１３（記憶装置）、図１５（液晶表示装置）等において、
トランジスタ１０は、容量素子３０に電荷を蓄積するか否かを制御する役割を有している
とともに、容量素子３０に蓄積した電荷がＡ以外の他のノードに漏れないようにする役割
を有している。
【０３４３】
そのため、図１２（ＥＬ表示装置）、図１３（記憶装置）、図１５（液晶表示装置）の
トランジスタ１０の半導体層は酸化物半導体層を用いることが好ましい。
【０３４４】
酸化物半導体はシリコンよりもバンドギャップが広いことに起因して、酸化物半導体を
用いたトランジスタは、シリコンを含有する半導体を用いたトランジスタと比較して、ソ
ースとドレインとの間のリーク量（トランジスタのオフ電流）が極めて少ないからである
。
【０３４５】
一方、図１２及び図１３において、トランジスタ２０はノードＥとノードＦとの間の電
荷移動を素早くするために、移動度の高い半導体を用いると好ましい。
【０３４６】
また、図１５において、トランジスタ２０はノードＡとノードＥとの間の電荷移動を素
早くするために、移動度の高い半導体を用いると好ましい。
【０３４７】
特に、移動度の高い半導体として、シリコンを含有する結晶性半導体を用いると好まし
い。
【０３４８】
結晶性半導体としては単結晶半導体が最も好ましい。
【０３４９】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０３５０】
（実施の形態１６）
他の実施の形態では、共通電極として半導体層６０１上に接する導電層７０１を用いて
いる。
【０３５１】
一方、導電層７０１を設けず、図１８のように、半導体層６０１のソース領域又はドレ
イン領域の一方を共通電極として用いても良い。
【０３５２】
なお、例えば、図１７のように、半導体層６０１のソース領域又はドレイン領域の他方
にも容量素子を設ける場合は、半導体層６０１のソース領域又はドレイン領域の他方を容
量素子９０の一方の電極とすることができる。
【０３５３】
図１８の場合、半導体層６０１のソース領域又はドレイン領域の一方、絶縁層８００、
導電層９１１が、容量素子３０の一方の電極、誘電体層、他方の電極にそれぞれ対応する
。
【０３５４】
なお、半導体層６０１のソース領域及びドレイン領域にドナー元素又はアクセプター元
素を添加することによって、半導体層６０１のソース領域及びドレイン領域の抵抗を下げ
ることが好ましい。
【０３５５】
図１８の構造は図１（Ｂ）等と比較して導電層７０１を形成する工程を省ける点で優れ
ている。
【０３５６】
一方、導電層７０１が設けられた図１（Ｂ）等の構造は、トランジスタのソース又はド
レインの一方の抵抗が図１８と比較して小さい点で優れている。
【０３５７】
よって、工程数の削減という目的の優先順位が高い場合は図１８の構造を採用し、回路
特性の向上という目的の優先順位が高い場合は導電層７０１が設けられた図１（Ｂ）等の
構造を採用することが好ましい。
【０３５８】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０３５９】
（実施の形態１７）
図１９（Ａ）はトランジスタ１０と容量素子３０とを有する回路要素を含む半導体装置
の一例である。
【０３６０】
図１９（Ａ）において、ノードＡには、トランジスタ１０のソース又はドレインの一方
と、容量素子３０の一方の電極と、が電気的に接続されている。
【０３６１】
図１９（Ｂ）は図１９（Ａ）に示す半導体装置の断面図の一例である。
【０３６２】
図１９（Ｂ）の半導体装置は、基板１０１、半導体層６０１、導電層７０１、導電層７
０２、絶縁層８００、導電層９０１、導電層９１１、絶縁層９５０を有する。
【０３６３】
基板１０１上には半導体層６０１が設けられている。
【０３６４】
半導体層６０１上には、導電層７０１及び導電層７０２が設けられている。
【０３６５】
導電層７０１は、図１９（Ａ）のトランジスタ１０のソース電極（ソース配線）又はド
レイン電極（ドレイン配線）の一方に対応し、且つ、図１９（Ａ）の容量素子３０の一方
の電極にも対応する共通電極である。
【０３６６】
図１９（Ｂ）のように導電層７０１（共通電極）を半導体層６０１上に接して設けるこ
とによって、導電層７０１（共通電極）と半導体層６０１との接触抵抗を下げることがで
きる。
【０３６７】
導電層７０１（共通電極）と半導体層６０１との接触抵抗を下げることによって、図１
９（Ａ）のノードＡと容量素子３０との間の抵抗が下がるので、容量素子３０への電荷蓄
積を素早くできるようになる。
【０３６８】
容量素子３０への電荷蓄積を素早くできるようになれば回路の動作速度を向上すること
ができる。
【０３６９】
導電層７０２は、図１９（Ａ）のトランジスタ１０のソース電極（ソース配線）又はド
レイン電極（ドレイン配線）の他方に対応する。
【０３７０】
導電層７０１上及び導電層７０２上には、絶縁層８００が設けられている。
【０３７１】
絶縁層８００は、図１９（Ａ）のトランジスタ１０のゲート絶縁層に対応し、且つ、図
１９（Ａ）の容量素子３０の誘電体層にも対応する。
【０３７２】
絶縁層８００上には、導電層９０１及び導電層９１１が設けられている。
【０３７３】
導電層９０１は、図１９（Ａ）のトランジスタ１０のゲート電極に対応する。
【０３７４】
導電層９１１は、図１９（Ａ）の容量素子３０の他方の電極に対応する。
【０３７５】
なお、導電層９０１はゲート電極（ゲート配線）であるので、少なくとも一部が半導体
層６０１のチャネル形成領域に重なる位置に配置される。
【０３７６】
以上のように、トランジスタのソース又はドレインの一方と、容量素子の一方の電極と
、を兼ねる共通電極を設けることによって、半導体装置において２つの素子（１つの容量
素子及び１つのトランジスタ）が配置されるセルの占める面積を小さくすることができる
。
【０３７７】
本実施の形態ではトランジスタが絶縁表面を有する基板上に接して形成されている場合
について説明したが、基板とトランジスタとの間に絶縁層が設けられていても良い。
【０３７８】
また、基板とトランジスタとの間に絶縁層が設けられており、且つ、絶縁層下であって
基板上に位置する他のトランジスタを有していても良い。
【０３７９】
つまり、本実施の形態は絶縁表面上に設けられたトランジスタを有する半導体装置全般
に適用可能である。
【０３８０】
また、本実施の形態は半導体基板（例えばシリコンウェハ）内の半導体層を用いて形成
されたトランジスタを有する半導体装置全般にも適用可能である。
【０３８１】
さらに、本実施の形態はボトムゲート型のトランジスタの場合も適用可能である。
【０３８２】
つまり、図１９（Ｂ）において、半導体層６０１の下にゲート絶縁層を配置し、且つ、
半導体層６０１の下に当該ゲート絶縁層を介してゲート電極を配置する構成としても良い
。
【０３８３】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０３８４】
（実施の形態１８）
図２０、図２１は図１９においてノードＡとノードＢとを電気的に接続した場合を示し
ている。
【０３８５】
つまり、図２０（Ａ）及び図２１（Ａ）において、トランジスタ１０のゲートが容量素
子３０の一方の電極と電気的に接続される。
【０３８６】
ここで、図２０（Ｂ）は図２０（Ａ）に示す半導体装置の断面図の一例である。
【０３８７】
また、図２１（Ｂ）は図２１（Ａ）に示す半導体装置の断面図の一例である。
【０３８８】
図２０（Ｂ）は、図１９（Ｂ）において、絶縁層９５０上に導電層９６０を設けたもの
に対応する。
【０３８９】
図２１（Ｂ）も、図１９（Ｂ）において、絶縁層９５０上に導電層９６０を設けたもの
に対応する。
【０３９０】
そして、トランジスタ１０のゲート（導電層９０１）と、容量素子３０の一方の電極（
導電層７０１（共通電極））と、は導電層９６０を介して電気的に接続されている。
【０３９１】
また、導電層９６０と導電層９０１とは、絶縁層９５０に設けられたコンタクトホール
を介して電気的に接続されている。
【０３９２】
また、図２０（Ｂ）において、導電層９６０と導電層７０１とは、絶縁層９５０及び絶
縁層８００に設けられたコンタクトホールを介して電気的に接続されている。
【０３９３】
図２０（Ｂ）において、コンタクトホールを形成するためのコンタクト領域を確保する
ため、導電層７０１の面積を大きくしている。
【０３９４】
一方、図２１（Ｂ）において、導電層９６０と導電層７０１とは、導電層９１１に設け
られた開口部、並びに、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを
介して電気的に接続されている。
【０３９５】
導電層９６０は、電極又は配線である。
【０３９６】
なお、図２０（Ｂ）のようにコンタクト領域を半導体層６０１と重ならない位置に設け
ても良いが、図２１（Ｂ）のようにコンタクト領域を半導体層６０１と重なる位置に設け
た方が好ましい。
【０３９７】
即ち、導電層９６０の抵抗値は、導電層９０１とコンタクト領域との距離に比例する値
となる。
【０３９８】
そして、図２１（Ｂ）における導電層９０１とコンタクト領域との距離は、図２０（Ｂ
）における導電層９０１とコンタクト領域との距離よりも短いので、図２１（Ｂ）におけ
る導電層９６０の抵抗値を、図２０（Ｂ）における導電層９６０の抵抗値よりも低くする
ことができる。
【０３９９】
よって、導電層９６０の抵抗値の低減という観点からは、図２０（Ｂ）よりも図２１（
Ｂ）の方が好ましいといえる。
【０４００】
なお、導電層９６０と導電層９１１とが接触してしまうとノードＡとノードＤとが電気
的に接続されてしまい容量素子３０が機能しなくなるため、導電層９６０と導電層９１１
との接触を防止する必要がある。
【０４０１】
そのため、導電層９１１に設けられる開口部を、絶縁層９５０及び絶縁層８００に設け
られるコンタクトホールよりも一回り大きくすることが好ましい。
【０４０２】
ここで、図２２（Ａ）、図２３（Ａ）、及び図２４の（Ａ）は、半導体層６０１、導電
層７０１、絶縁層８００、導電層９０１、導電層９１１の位置関係の一例を示したもので
ある。
【０４０３】
また、図２２（Ｂ）、図２３（Ｂ）、及び図２４の（Ｂ）は、半導体層６０１、導電層
９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２の位
置関係の一例を示したものである。
【０４０４】
また、図２３（Ｃ）は、半導体層６０１、導電層９０１、導電層９１１、導電層９６０
、コンタクトホール９００１、開口部９００２、開口部９００３の位置関係の一例を示し
たものである。
【０４０５】
なお、図２２〜図２４において、半導体層６０１上には絶縁層８００が設けられている
ため、半導体層６０１を破線で示している。
【０４０６】
また、図２２（Ｂ）、図２３（Ｂ）、及び図２４（Ｂ）においては、絶縁層９５０に設
けられるコンタクトホール９００１及び導電層９１１に設けられる開口部９００２の位置
を示してある。
【０４０７】
また、図２３（Ｃ）においては、絶縁層９５０に設けられるコンタクトホール９００１
、導電層９１１に設けられる開口部９００２、及び導電層９１１に設けられる開口部９０
０３の位置を示してある。
【０４０８】
図２２（Ｂ）において、コンタクトホール９００１及び開口部９００２は半導体層６０
１と重なる位置に設けられている。
【０４０９】
図２３（Ｂ）及び図２３（Ｃ）において、コンタクトホール９００１は半導体層６０１
と重なる位置に設けられ、開口部９００２は半導体層６０１と重ならない位置に設けられ
ている。
【０４１０】
図２４（Ｂ）において、コンタクトホール９００１及び開口部９００２は半導体層６０
１と重ならない位置に設けられている。
【０４１１】
図２２（Ｂ）及び図２３（Ｂ）では、導電層９６０を半導体層６０１と重なる位置に設
けている。
【０４１２】
一方、図２４（Ｂ）では導電層９６０を半導体層６０１と重ならない位置に設けている
。
【０４１３】
図２４（Ｂ）と比較して、図２２（Ｂ）及び図２３（Ｂ）は導電層９６０を有するセル
の占める面積を小さくすることができる点で優れている。
【０４１４】
図２３（Ｂ）と比較して、図２２（Ｂ）及び図２４（Ｂ）は導電層９６０の長さを短く
することができ、その結果、配線抵抗を下げることができる点で好ましい。
【０４１５】
以上のように、図２２（Ｂ）、図２３（Ｂ）、及び図２４（Ｂ）の構造にはそれぞれメ
リットがあるため、目的に応じて適宜使い分けることが好ましい。
【０４１６】
なお、導電層９１１に設けられる開口部を複数とすると、導電層９６０と導電層７０１
との接触箇所が増え、導電層９６０と導電層７０１との接触抵抗を低下させることができ
るので好ましい。
【０４１７】
例えば、図２３（Ｃ）は図２３（Ｂ）において、半導体層６０１と重なる位置に開口部
９００３を追加した例である。
【０４１８】
図２３（Ｃ）では導電層９１１に開口部９００２及び開口部９００３が設けられている
ため、導電層９６０と導電層７０１との接触箇所を増やすことができる。
【０４１９】
さらに、図２３（Ｃ）では導電層９１１に開口部９００２及び開口部９００３が設けら
れているため、図２２（Ｂ）のメリット及び図２３（Ｂ）のメリットの双方を得ることが
できる。
【０４２０】
また、図２３（Ｂ）の構造と比較して、図２３（Ｃ）は配線抵抗を下げることができる
ので好ましい。
【０４２１】
なお、図２３（Ｃ）のように、コンタクトホール９００１、開口部９００２、及び開口
部９００３を一直線上に並ぶように配置することにより、導電層９６０を半導体層６０１
及び導電層９１１と重ねることができる。
【０４２２】
導電層９６０を半導体層６０１及び導電層９１１と重ねることによって、セルの占める
面積を小さくすることができるので好ましい。
【０４２３】
また、本実施の形態は半導体基板（例えばシリコンウェハ）内の半導体層を用いて形成
されたトランジスタを有する半導体装置全般にも適用可能である。
【０４２４】
さらに、本実施の形態はボトムゲート型のトランジスタの場合も適用可能である。
【０４２５】
ボトムゲート型のトランジスタを作製する場合は、絶縁層８００を半導体層６０１の下
側に配置し、且つ、導電層９０１を絶縁層８００の下側に配置すれば良い。
【０４２６】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【０４２７】
つまり、本実施の形態では１つのトランジスタと１つの容量素子とを有する回路要素の
例を示したが、当然、２つのトランジスタと１つの容量素子とを有する回路要素において
も本実施の形態の構成を適用することができる。
【０４２８】
（実施の形態１９）
実施の形態１８では、共通電極として半導体層６０１上に接する導電層７０１を用いて
いる。
【０４２９】
一方、導電層７０１を設けず、図２５のように、半導体層６０１のソース領域又はドレ
イン領域の一方を共通電極として用いても良い。
【０４３０】
図２５の場合、半導体層６０１のソース領域又はドレイン領域の一方、絶縁層８００、
導電層９１１が、容量素子３０の一方の電極、誘電体層、他方の電極にそれぞれ対応する
。
【０４３１】
なお、半導体層６０１のソース領域及びドレイン領域にドナー元素又はアクセプター元
素を添加することによって、半導体層６０１のソース領域及びドレイン領域の抵抗を下げ
ることが好ましい。
【０４３２】
ここで、図２５（Ａ）は、図１９（Ｂ）において、導電層７０１を設けず、半導体層６
０１のソース領域又はドレイン領域の一方を共通電極とした例である。
【０４３３】
また、図２５（Ｂ）は、図２０（Ｂ）において、導電層７０１を設けず、半導体層６０
１のソース領域又はドレイン領域の一方を共通電極とした例である。
【０４３４】
また、図２５（Ｃ）は、図２１（Ｂ）において、導電層７０１を設けず、半導体層６０
１のソース領域又はドレイン領域の一方を共通電極とした例である。
【０４３５】
図２５の構造は図１９〜図２１と比較して導電層７０１を形成する工程を省ける点で優
れている。
【０４３６】
一方、導電層７０１が設けられた図１９〜図２１の構造は、トランジスタのソース又は
ドレインの一方の抵抗が図２５と比較して小さい点で優れている。
【０４３７】
よって、工程数の削減という目的の優先順位が高い場合は図２５の構造を採用し、回路
特性の向上という目的の優先順位が高い場合は導電層７０１が設けられた図１９〜図２１
の構造を採用することが好ましい。
【０４３８】
図２５（Ｃ）の構造を採用する場合、導電層９１１に設けられる開口部の配置は、実施
の形態１８（特に、図２２〜図２４等）の構造を採用することができる。
【０４３９】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせ
て実施することができる。
【実施例１】
【０４４０】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ系酸化物）を用いたトラ
ンジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半
導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０４４１】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ま
しい。
【０４４２】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで
、トランジスタの電界効果移動度を向上させることが可能となる。
【０４４３】
また、Ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる
。
【０４４４】
Ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、Ｎチャ
ネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、
低消費電力化が可能となる。
【０４４５】
さらに、Ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値
電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる
。
【０４４６】
酸化物半導体の一つであるＩｎ−Ｓｎ−Ｚｎ系酸化物を用いたトランジスタの特性を以
下に示す。
【０４４７】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１（原子比）のターゲットを用いて、ガス流
量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、
１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０４４８】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０４４９】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、こ
れをエッチング加工してソース電極及びドレイン電極を形成した。
【０４５０】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）
を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶
縁層とした。
【０４５１】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるよ
うにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０４５２】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（
ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜と
した。
【０４５３】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチ
タン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚
さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを
形成した。
【０４５４】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０４５５】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０４５６】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加
工前に加熱処理を施さなかった。
【０４５７】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行っ
た。
【０４５８】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加
工前に加熱処理を施さなかった。
【０４５９】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追
い出すためである。
【０４６０】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行っ
た。
【０４６１】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング
加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時
間の加熱処理を施した。
【０４６２】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーと
なる水素を追い出すためである。
【０４６３】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱
し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０４６４】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減す
る効果を狙った。
【０４６５】
（サンプルＡ〜Ｃのトランジスタの特性）
図２６（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０４６６】
図２６（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０４６７】
図２６（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０４６８】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０４６９】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０４７０】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０４７１】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕
微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣ
と同様の成膜方法で形成したサンプルには結晶性が確認された。
【０４７２】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶
性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０４７３】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため
、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０４７４】
また、図２６（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜
後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、Ｎ
チャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０４７５】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行
っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０４７６】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に
加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりも
プラスシフトしていることがわかる。
【０４７７】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の
温度が高いほど水素が離脱しやすい。
【０４７８】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能で
あると考察した。
【０４７９】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）に対してゲ
ートＢＴストレス試験を行った。
【０４８０】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特
性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した
。
【０４８１】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０４８２】
次に、ゲート絶縁膜に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０４８３】
次に、Ｖｇｓを０Ｖとした。
【０４８４】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定
を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４８５】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比
較することをプラスＢＴ試験と呼ぶ。
【０４８６】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ
ｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測
定した。
【０４８７】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０４８８】
次に、ゲート絶縁膜にＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０４８９】
次に、Ｖｇｓを０Ｖとした。
【０４９０】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定
を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４９１】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を
比較することをマイナスＢＴ試験と呼ぶ。
【０４９２】
図２７（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２７（Ｂ）はサンプルＢの
マイナスＢＴ試験結果である。
【０４９３】
図２８（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２８（Ｂ）はサンプルＣの
マイナスＢＴ試験結果である。
【０４９４】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験である
が、図２７（Ａ）及び図２８（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行う
ことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０４９５】
特に、図２７（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノー
マリーオフ型になったことがわかる。
【０４９６】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うこと
により、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを
形成することができた。
【０４９７】
図２９はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数
との関係を示す。
【０４９８】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸と
している。
【０４９９】
なお、図２９ではチャネル幅１μｍあたりのオフ電流量を図示している。
【０５００】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっ
ていた。
【０５０１】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となって
いた。
【０５０２】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であるこ
とがわかった。
【０５０３】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流となる
ことは明らかである。
【符号の説明】
【０５０４】
１０  トランジスタ
２０  トランジスタ
３０  容量素子
４０  表示素子
５０  トランジスタ
６０  定電流源
７０  容量素子
８１  ダイオード
８２  ダイオード
９０  容量素子
１０１  基板
１０２  絶縁層
２０１  半導体層
２０２  半導体層
３００  絶縁層
４０１  導電層
４０２  導電層
４１１  導電層
４１２  導電層
４１３  導電層
４１４  導電層
５００  絶縁層
５５０  絶縁層
６０１  半導体層
６０２  半導体層
７０１  導電層
７０２  導電層
７０３  導電層
７０４  導電層
７１１  導電層
７１２  導電層
７１３  導電層
７１４  導電層
８００  絶縁層
９０１  導電層
９０２  導電層
９１１  導電層
９１２  導電層
９５０  絶縁層
９６０  導電層
９６１  導電層
９６２  導電層
９６３  導電層
９７０  絶縁層
１００１  導電層
１００２  ＥＬ層
１００３  導電層
１００４  導電層
１００５  液晶層
１００６  導電層
１００７  基板
８０００  破線
８００１  破線
９００１  コンタクトホール
９００２  開口部
９００３  開口部
【図１】
0006302110.tif 000002
【図２】
0006302110.tif 000003
【図３】
0006302110.tif 000004
【図４】
0006302110.tif 000005
【図５】
0006302110.tif 000006
【図６】
0006302110.tif 000007
【図７】
0006302110.tif 000008
【図８】
0006302110.tif 000009
【図９】
0006302110.tif 000010
【図１０】
0006302110.tif 000011
【図１１】
0006302110.tif 000012
【図１２】
0006302110.tif 000013
【図１３】
0006302110.tif 000014
【図１４】
0006302110.tif 000015
【図１５】
0006302110.tif 000016
【図１６】
0006302110.tif 000017
【図１７】
0006302110.tif 000018
【図１８】
0006302110.tif 000019
【図１９】
0006302110.tif 000020
【図２０】
0006302110.tif 000021
【図２１】
0006302110.tif 000022
【図２２】
0006302110.tif 000023
【図２３】
0006302110.tif 000024
【図２４】
0006302110.tif 000025
【図２５】
0006302110.tif 000026
【図２６】
0006302110.tif 000027
【図２７】
0006302110.tif 000028
【図２８】
0006302110.tif 000029
【図２９】
0006302110.tif 000030