(57)【特許請求の範囲】
【請求項１】
絶縁体上のストレインドシリコンをピン構造にエッチングする第１ステップ、
ピン構造のストレインドシリコン上にアンドープＳｉＧｅを積層する第２ステップ、
前記アンドープＳｉＧｅをエッチングする第３ステップ、
前記アンドープＳｉＧｅをリソグラフィ後にエッチングする第４ステップ、
前記アンドープＳｉＧｅ上にドープＳｉＧｅを積層する第５ステップ、
前記ドープＳｉＧｅをリソグラフィ後にピン構造にエッチングする第６ステップ、および
前記ピン構造にエッチングされたドープＳｉＧｅ上に酸化物とゲート金属を順に積層してトランジスタ素子を構成する第７ステップ
を含むことを特徴とする表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法。
【請求項２】
前記リソグラフィは、フォト−リソグラフィ（ｐｈｏｔｏ−ｌｉｔｈｏｇｒａｐｈｙ）および電子ビーム（Ｅ  ｂｅａｍ）リソグラフィの半導体リソグラフィ技術を全て含むことを特徴とする、請求項１に記載の表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法。
【請求項３】
前記酸化物は、シリコン酸化物（ＳｉＯ２）およびハフニウム酸化物（ＨｆＯ２）に用いられる絶縁膜材料を全て含むことを特徴とする、請求項１に記載の表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法。
【請求項４】
前記ドープＳｉＧｅをソース（Ｓｏｕｒｃｅ）／ドレイン（Ｄｒａｉｎ）として活用することを特徴とする、請求項１に記載の表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法に関し、より詳しくは、ＦｉｎＦＥＴのようなゲート統制力が良い多重ゲート低電力半導体素子の短所である表面ラフネス散乱による電子の低い移動度を改善して、高性能半導体素子のＨＥＭＴの長所である高い電子移動度を備えると同時に、ＨＥＭＴの短所であるゲート漏れ電流などを改善するために、ストレインド（ｓｔｒａｉｎｅｄ）シリコンにアンドープ（ｕｎｄｏｐｅｄ）およびドープ（ｄｏｐｅｄ）ＳｉＧｅを積層してエッチングし、前記ドープＳｉＧｅをソース／ドレインとして活用し、酸化物とゲート金属を積層した、表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法に関する。
【背景技術】
【０００２】
トランジスタの性能は素子大きさのスケーリング（ｓｃａｌｉｎｇ）によって向上し、従来の研究からスケーリングによって低費用、高集積、低電力、高速の回路を作ることができたが、主に用いられてきたトランジスタである平板シリコンＭＯＳＦＥＴはその大きさが３２ｎｍ以下に進入することによって、短チャネル効果（Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）が深刻化してスケーリングに限界が来ている。
【０００３】
このような性能の低下現象を改善するために、多重ゲートＭＯＳＦＥＴあるいはＦｉｎＦＥＴと知られた立体構造の半導体素子が開発された。
【０００４】
多重ゲートＭＯＳＦＥＴの場合は幾つかのゲートがチャネル領域を囲むようになるため、ゲート電界効果がチャネル領域に及ぼす影響が大きくなる。よって、多重ゲートＭＯＳＦＥＴは平板ＭＯＳＦＥＴに比べて高い駆動電流を得ることができ、また、トランジスタの性能を決める核心要素のうちの１つである電流が流れるチャネルに対するゲートの統制力が向上して短チャネル効果が抑制される。
【０００５】
ゲートとチャネルを絶縁させる誘電体の容量が増加するほど、また、ボディーの厚さが減少するほど、ゲートの統制力は増加する。このような、薄いボディーを用いた新しい構造のトランジスタには代表的にＦｉｎＦＥＴとＵＴＢＳＯＩがある。
【０００６】
このような中、従来の平板トランジスタの後を継ぐ有望な候補であるＦｉｎＦＥＴに関する研究が活発に行われている。代表的に、米国のインテル社では２０１２年に２２ｎｍ  ＦｉｎＦＥＴ工程技術を適用したチップを発表するなど、その重要性が増している。しかし、ＦｉｎＦＥＴはチャネル制御可能性が良いのに比べて表面ラフネス散乱による電子の移動度が低いという短所がある。
【０００７】
このようなＦｉｎＦＥＴとは異なり、ＨＥＭＴ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）、すなわち、高電子移動度トランジスタは、ゲート電圧によるチャネル電子誘起方式でないチャネル電子を既に集めておいた量子井戸（ｑｕａｎｔｕｍ  ｗｅｌｌ）チャネル方式で表面ラフネス散乱が抑制されて高い電子移動度を示すという長所があるが、相対的に高いゲート漏れ電流（ｇａｔｅ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）と高いオフ電流（ｏｆｆ−ｃｕｒｒｅｎｔ）の短所がある。また、量子井戸（ｑｕａｎｔｕｍ  ｗｅｌｌ）を作るためにアンドープスペーサ（ｕｎｄｏｐｅｄ  ｓｐａｃｅｒ）とチャネル物質などの色々な物質が入るため、ソース（ｓｏｕｒｃｅ）とドレイン（ｄｒａｉｎ）との間に高い寄生抵抗が生じ、工程が複雑な短所がある。
【０００８】
ストレインドシリコン（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ）の開発により、シリコンベースのストレインドシリコンＨＥＭＴに関する研究も行われている。しかし、ストレインドシリコンＨＥＭＴのキャッピング層（ｃａｐｐｉｎｇ  ｌａｙｅｒ）をバンドギャップ差が大きくない一般シリコンを用いることによって高いオフ電流が発生する。それにより、オン（ｏｎ）／オフ（ｏｆｆ）を区分できなくなり、トランジスタとして駆動できないという短所がある。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記のような諸問題を改善するために導き出されたものであり、その目的は、ＦｉｎＦＥＴの短所である表面ラフネス散乱とＨＥＭＴの短所である高いゲート漏れ電流とオフ電流を改善および補完し、ソース（Ｓｏｕｒｃｅ）／ドレイン（Ｄｒａｉｎ）とチャネルとの間に色々な物質が入っているＨＥＭＴ構造の複雑性をドープ（ｄｏｐｅｄ）ＳｉＧｅをソース／ドレインとして活用することによって工程過程の単純化を果たした、表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記のような目的を達成するために、本発明の表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法は、絶縁体上のストレインドシリコンをピン構造にエッチングする第１ステップ、ピン構造のストレインドシリコン上にアンドープＳｉＧｅを積層する第２ステップ、前記アンドープＳｉＧｅをエッチングする第３ステップ、前記アンドープＳｉＧｅをリソグラフィ後にエッチングする第４ステップ、前記アンドープＳｉＧｅ上にドープＳｉＧｅを積層する第５ステップ、前記ドープＳｉＧｅをリソグラフィ後にピン構造にエッチングする第６ステップ、および前記ピン構造にエッチングされたドープＳｉＧｅ上に酸化物とゲート金属を順に積層してトランジスタ素子を構成する第７ステップを含むことを特徴としている。
【００１１】
また、前記リソグラフィはフォト−リソグラフィ（ｐｈｏｔｏ−ｌｉｔｈｏｇｒａｐｈｙ）または電子ビーム（Ｅ  ｂｅａｍ）リソグラフィの通常の半導体リソグラフィ技術を全て含むことが好ましい。
【００１２】
なお、前記酸化物は、シリコン酸化物（ＳｉＯ２）またはハフニウム酸化物（ＨｆＯ２）の通常的に用いられる絶縁膜材料を全て含むことが好ましい。
【００１３】
さらに、前記ドープＳｉＧｅをソース（Ｓｏｕｒｃｅ）／ドレイン（Ｄｒａｉｎ）として活用することが好ましい。
【発明の効果】
【００１４】
本発明の表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法によれば、ＦｉｎＦＥＴの長所である良いチャネル制御可能性、高いオン電流（ｏｎ−ｃｕｒｒｅｎｔ）とＨＥＭＴの長所である電子の高い移動度をいずれも備えることができるＦｉｎＨＥＭＴを実現できる効果があり、ドープＳｉＧｅをソース／ドレインとして活用してＨＥＭＴ構造であるにもかかわらず工程過程が簡単であるという効果がある。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る製造方法によって製造された電界効果トランジスタの製造過程を示す斜視図である。
【図２】本発明に係る製造方法によって製造された電界効果トランジスタの分離斜視図である。
【図３】本発明に係る製造方法によって製造された電界効果トランジスタの平面図である。
【図４】本発明に係る製造方法によって製造された電界効果トランジスタの縦断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る表面ラフネス散乱を最小化または無くした高性能低電力チャネル電界効果トランジスタ素子の製造方法の好ましい実施形態を添付図面を参照して詳細に説明する。本発明は、以下にて開示される実施形態に限定されるものではなく、互いに異なる様々な形態で実現されることができ、本実施形態は単に本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１７】
図１は、本発明に係る製造方法によって製造された電界効果トランジスタの製造過程を示す斜視図である。
【００１８】
図１に示すように、本発明に係る表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子は、先ず、絶縁体（またはＧｒａｄｅｄ  ＳｉＧｅ  ｂｕｆｆｅｒ層）上のストレインドシリコン（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ）１をリソグラフィしてピン構造４にエッチングする（第１ステップ）。前記ストレインドシリコン技術は半導体シリコンの原子を各々強制的に離れるようにする設計技術であり、原子が他の原子から離れると、電子がより迅速に移動できるようになって半導体の性能を高めるという技術である。
【００１９】
次に、前記ピン構造のストレインドシリコン上にドーパントをドープしていないアンドープ（ｕｎｄｏｐｅｄ）ＳｉＧｅ５を積層する（第２ステップ）。
【００２０】
次に、前記アンドープＳｉＧｅ５をエッチングする（第３ステップ）。
【００２１】
次に、前記アンドープＳｉＧｅ５ピンをリソグラフィしてエッチングする（第４ステップ）。
【００２２】
次に、前記アンドープＳｉＧｅ５が積層されたストレインドシリコン１上にドーパントをドープしたドープ（ｄｏｐｅｄ）ＳｉＧｅ６を厚く積層する（第５ステップ）。
【００２３】
次に、アンドープＳｉＧｅ５とドープＳｉＧｅ６が積層されたストレインドシリコン１をリソグラフィしてＦｉｎ構造４にエッチングし、前記ドープＳｉＧｅ６をソース（Ｓｏｕｒｃｅ）７／ドレイン（Ｄｒａｉｎ）８として活用する（第６ステップ）。
【００２４】
次に、アンドープＳｉＧｅ５とドープＳｉＧｅ６が積層されてピン構造４にエッチングしたストレインドシリコン１上に酸化物と金属を順に積層して酸化物を用いたＦｉｎＨＥＭＴに実現された本発明の電界効果トランジスタ素子１０を完成する（第７ステップ）。
【００２５】
図２は本発明に係る製造方法によって製造された電界効果トランジスタの分離斜視図であり、図３は本発明に係る製造方法によって製造された電界効果トランジスタの平面図である。
【００２６】
図２および図３に示すように、上記のようなアンドープＳｉＧｅ５とドープＳｉＧｅ６が積層されたストレインドシリコン１をピン構造４にエッチングした前記第６ステップ後に、前記ドープＳｉＧｅ６の一方はソース７にし、他方はドレイン８にした状態で酸化物２を積層し、前記酸化物２にかけてゲート金属９を積層することによって本発明の電界効果トランジスタ素子１０が完成する。
【００２７】
図４は、本発明に係る製造方法によって製造された電界効果トランジスタの縦断面図である。
【００２８】
図４に示すように、本発明に係る製造方法によって製造された電界効果トランジスタ１０は、ピン構造のストレインドシリコン１、アンドープＳｉＧｅ５、ドープＳｉＧｅ６、酸化物２およびゲート金属９が順に積層されて構成される。
【００２９】
このように酸化物２によってドープＳｉＧｅ６とゲート金属９間の漏れ電流を抑制し、ドープＳｉＧｅ６から越えてきた電子をストレインドシリコン１チャネルに集めることによって高速電子を得ることができるようになる。また、厚く積層されたドープＳｉＧｅ６を（１個の物質）ソース／ドレインとして活用して低い接触抵抗を得て、工程過程を単純化するようになる。
【００３０】
以上のように、本発明に係る表面ラフネス散乱を最小化または無くした高性能低電力電界効果トランジスタ素子の製造方法について例示した図面を参照して説明したが、本明細書に開示された実施形態と図面によって本発明が限定されるものではなく、本発明の技術思想の範囲内で当業者によって様々な変形ができることは言うまでもない。
【産業上の利用可能性】
【００３１】
本発明のＦｉｎＦＥＴの長所である良いチャネル制御可能性、高いオン電流（ｏｎ−ｃｕｒｒｅｎｔ）とＨＥＭＴの長所である電子の高い移動度をいずれも備えることができるＦｉｎＨＥＭＴを実現できる高性能低電力電界効果トランジスタ素子として有用に活用できる。
【００３２】
また、ドープＳｉＧｅをソース／ドレインとして活用してＨＥＭＴ構造であるにもかかわらず工程過程が簡単な高性能低電力電界効果トランジスタ素子として有用に活用できる。
【図１】
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【図２】
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【図３】
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【図４】
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