(57)【特許請求の範囲】
【請求項１】
主面に配線パターンが形成された基板と、
前記基板の前記主面に設けられ、前記配線パターンを介して並列に接続されたＫ個のトランジスタ（Ｋは、２以上の整数）であって、各前記トランジスタは、第１の電極パッド、第２の電極パッド、及び前記第１の電極パッドと前記第２の電極パッドとの間の導通を制御する制御電圧を受けるための第３の電極パッドを有する、前記Ｋ個のトランジスタと、
を備え、
前記Ｋ個のトランジスタの各々の前記第２の電極パッドは、第１の導線を介して前記配線パターンに電気的に接続されており、
前記Ｋ個のトランジスタの前記第２の電極パッドどうしは、第２の導線を介して電気的に接続されており、
前記第２の導線は、前記第１の導線の断面積よりも小さい断面積を有する、
半導体装置。
【請求項２】
前記Ｋ個のトランジスタのうちの第ｊ及び第ｋのトランジスタ（ｊ，ｋは、１〜Ｋのうちの互いに異なる任意の整数）に対して設けられるダイオードを更に備え、
前記ダイオードは、カソード電極パッドとアノード電極パッドとを有し、
前記カソード電極パッドは、前記第ｊのトランジスタの前記第１の電極パッドに電気的に接続されており、前記アノード電極パッドは、前記第ｋのトランジスタの前記第２の電極パッドに電気的に接続されており、
前記第ｊ及び第ｋのトランジスタの前記第２の電極パッドは、前記第２の導線及び前記ダイオードを介して電気的に接続されている、
請求項１に記載の半導体装置。
【請求項３】
前記第ｊのトランジスタの前記第２の電極パッドと、前記配線パターンとは、前記第１の導線によって直接接続されており、
前記第ｊのトランジスタの前記第２の電極パッドと前記ダイオードのアノード電極パッドとは、前記第２の導線によって直接接続されており、
前記第ｋのトランジスタの前記第２の電極パッドと、前記ダイオードの前記アノード電極パッドとは、前記第２の導線によって直接接続されている、
請求項２に記載の半導体装置。
【請求項４】
前記第ｊのトランジスタの前記第２の電極パッドと、前記ダイオードの前記アノード電極パッドとは、前記第１の導線によって直接接続されており、
前記第ｋのトランジスタの前記第２の電極パッドと、前記ダイオードの前記アノード電極パッドとは、前記第２の導線によって直接接続されている、
請求項２に記載の半導体装置。
【請求項５】
前記Ｋ個のトランジスタの各々は、前記基板の前記主面において、前記配線パターンの第１の領域周りに同心円状に配置され、
前記Ｋ個のトランジスタの各々の前記第２の電極パッドと、前記第１の領域とが、前記第１の導線によって直接接続されている、
請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
前記Ｋ個のトランジスタのうちの第ｊ及び第ｋのトランジスタ（ｊ，ｋは、１〜Ｋのうちの互いに異なる任意の整数）の前記第２の電極パッドは、前記第２の導線によって直接接続されている、
請求項１に記載の半導体装置。
【請求項７】
前記基板の前記主面に設けられ、前記配線パターンとは別の配線パターンを介して並列に接続されるＭ個の追加トランジスタ（Ｍは、２以上の整数）であって、各前記追加トランジスタは、第４の電極パッド、第５の電極パッド、及び前記第４の電極パッドと前記第５の電極パッドとの間の導通を制御する制御電圧を受けるための第６の電極パッド、を有する、前記Ｍ個の追加トランジスタ、を更に備え、
並列接続された複数の前記第４の電極パッドが、並列接続された複数の前記第２の電極パッドに電気的に接続されることによって、並列接続された前記Ｋ個のトランジスタは、並列接続された前記Ｍ個の追加トランジスタに直列接続されており、
前記Ｍ個の追加トランジスタの各々の前記第５の電極パッドと、前記別の配線パターンとは、前記第１の導線によって、電気的に接続されており、
前記Ｍ個の追加トランジスタの前記第５の電極パッドどうしは、前記第２の導線によって電気的に接続されている、請求項１〜４の何れか一項に記載の半導体装置。
【請求項８】
前記Ｋ個のトランジスタの各々は、前記基板の前記主面において、前記配線パターンの第１の領域周りに同心円状に配置され、
前記Ｍ個の追加トランジスタは、前記基板の前記主面において、前記別の配線パターンの第２の領域周りに同心円状に配置され、
前記Ｋ個のトランジスタの各々の前記第２の電極パッドと、前記第１の領域とが、前記第１の導線によって直接接続され、
前記Ｍ個の追加トランジスタの各々の前記第５の電極パッドと、前記第２の領域とが、前記第１の導線によって直接接続されている、
請求項７に記載の半導体装置。
【請求項９】
前記Ｍ個の追加トランジスタのうちの第ｍ及び第ｎの追加トランジスタ（ｍ，ｎは、１〜Ｍのうちの互いに異なる任意の整数）に対して設けられる追加ダイオードを更に備え、
前記追加ダイオードは、カソード電極パッドとアノード電極パッドとを有し、
前記追加ダイオードのカソード電極パッドは、前記第ｍの追加トランジスタの前記第４の電極パッドに電気的に接続されており、前記追加ダイオードのアノード電極パッドは、前記第ｎの追加トランジスタの前記第５の電極パッドに電気的に接続されており、
前記第ｍ及び第ｎの追加トランジスタの前記第５の電極パッドは、前記第２の導線及び前記追加ダイオードを介して電気的に接続されている、請求項７又は８に記載の半導体装置。
【請求項１０】
前記第ｍのトランジスタの前記第５の電極パッドと前記追加ダイオードの前記アノード電極パッドとは、前記第２の導線によって直接接続されており、かつ、前記第ｎのトランジスタの前記第５の電極パッドと、前記追加ダイオードの前記アノード電極パッドとは、前記第２の導線によって直接接続されている、
請求項９に記載の半導体装置。
【請求項１１】
前記第１の導線はワイヤであり、
前記第２の導線は、前記第１の導線の径の１／２以下の径を有するワイヤである、
請求項１〜１０の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、例えばパワーモジュール等に用いられる。そのような半導体装置には、並列接続された複数のスイッチング素子（トランジスタ等）を制御することによって負荷に電力を供給するものもある。負荷が短絡してスイッチング素子に大きな短絡電流が流れると、並列接続された各スイッチング素子の制御電極の電位が発振することがある（例えば特許文献１参照）。
【０００３】
特許文献１は、複数のスイッチング素子に形成されている一方主電極（スイッチング素子がＩＧＢＴの例では、エミッタ電極）どうしを、できるだけ近接した位置で、かつ、主電流（ＩＧＢＴの例では、エミッタ電流）の影響を受けない導電体で接続する手法を提案する。この手法によれば、複数のスイッチング素子の間で基準電位が均一となり、上述の発振の拡大が抑制される。特許文献１に記載された半導体装置は、スイッチング素子の主電極同士を接続する導電体として、導体のワイヤを用いている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７８６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スイッチング素子として機能するトランジスタの電極に導電体（例えばワイヤ）を接続（ボンディング）すると、トランジスタにダメージを与える可能性がある。上述の発振の拡大を抑制するため、トランジスタの主電極に更に導電体を接続すると、その分、トランジスタにダメージを与える可能性が大きくなる。
【０００６】
本発明の一態様は、複数のトランジスタにおける基準電位の変動を抑制するための導線が接続される際のトランジスタへのダメージを低減可能な半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、主面に配線パターンが形成された基板と、基板の主面に設けられ、配線パターンを介して並列に接続されたＫ個のトランジスタ（Ｋは、２以上の整数）であって、各トランジスタは、第１の電極パッド、第２の電極パッド、及び第１の電極パッドと第２の電極パッドとの間の導通を制御する制御電圧を受けるための第３の電極パッドを有する、Ｋ個のトランジスタと、を備え、Ｋ個のトランジスタの各々の第２の電極パッドは、第１の導線を介して配線パターンに電気的に接続されており、Ｋ個のトランジスタの第２の電極パッドどうしは、第２の導線を介して電気的に接続されており、第２の導線は、第１の導線の断面積よりも小さい断面積を有する。
【発明の効果】
【０００８】
本発明によれば、複数のトランジスタにおける基準電位の変動を抑制するための導線が接続される際のトランジスタへのダメージを低減することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置を模式的に示す平面図である。
【図２】第１実施形態に係る半導体装置を模式的に示す側面図である。
【図３】第１実施形態に係る半導体装置の等価回路を示す図である。
【図４】変形例に係る半導体装置を模式的に示す平面図である。
【図５】別の変形例に係る半導体装置を模式的に示す平面図である。
【図６】第２実施形態に係る半導体装置を模式的に示す平面図である。
【図７】第２実施形態に係る半導体装置の等価回路を示す図である。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
【００１１】
本発明の一態様に係る半導体装置は、主面に配線パターンが形成された基板と、基板の主面に設けられ、配線パターンを介して並列に接続されたＫ個のトランジスタ（Ｋは、２以上の整数）であって、各トランジスタは、第１の電極パッド、第２の電極パッド、及び第１の電極パッドと第２の電極パッドとの間の導通を制御する制御電圧を受けるための第３の電極パッドを有する、Ｋ個のトランジスタと、を備え、Ｋ個のトランジスタの各々の第２の電極パッドは、第１の導線を介して配線パターンに電気的に接続されており、Ｋ個のトランジスタの第２の電極パッドどうしは、第２の導線を介して電気的に接続されており、第２の導線は、第１の導線の断面積よりも小さい断面積を有する。
【００１２】
半導体装置では、基板の主面に設けられるＫ個のトランジスタが、配線パターンを介して並列接続されていることから、半導体装置により大きな電流を流すことができる。各トランジスタは、第３の電極に上記制御電圧を印加することで、第１及び第２の電極間の導通が制御されるので、スイッチング素子として機能する。この制御電圧は、通常、第２の電極パッドの電位を基準電位として設定される。上記半導体装置によれば、Ｋ個のトランジスタの第２の電極パッドは、第２の導線を介して電気的に接続されている。第２の導線は、各トランジスタにおける基準電位の変動を抑制するための導線として機能し、各トランジスタの基準電位が均一となる。このため、例えば上記半導体装置をパワーモジュールに用いた場合に負荷が短絡して各トランジスタに大きな短絡電流が流れても、第３の電極パッドに生じ得る発振の拡大を抑制することができる。
【００１３】
ここで、上記半導体装置では、第２の導線は、第１の導線の断面積よりも小さい断面積を有する。断面積の小さい第２の導線によって第２の電極パッドどうしを電気的に接続することによって、断面積の大きい第１の導線によって第２の電極パッドどうしを電気的に接続するよりも、その導線の接続時のトランジスタへのダメージを与える可能性を低減することができる。よって、Ｋ個のトランジスタにおける基準電位の変動を抑制するための第２の導線が接続される際のトランジスタへのダメージを低減することが可能になる。
【００１４】
半導体装置は、Ｋ個のトランジスタのうちの第ｊ及び第ｋのトランジスタ（ｊ，ｋは、１〜Ｋのうちの互いに異なる任意の整数）に対して設けられるダイオードを更に備え、ダイオードは、カソード電極パッドとアノード電極パッドとを有し、カソード電極パッドは、第ｊのトランジスタの第１の電極パッドに電気的に接続されており、アノード電極パッドは、第ｋのトランジスタの第２の電極パッドに電気的に接続されており、第ｊ及び第ｋのトランジスタの第２の電極パッドは、第２の導線及びダイオードを介して電気的に接続されていてもよい。上記接続関係では、ダイオードは、並列接続されたＫ個のトランジスタに対する還流ダイオードとして機能するので、各トランジスタを保護することができる。上記構成では、還流ダイオードとしてのダイオードを利用してＫ個のトランジスタの第２の電極パッドどうしを電気的に接続している。
【００１５】
第ｊのトランジスタの第２の電極パッドと、配線パターンとは、第１の導線によって直接接続されており、第ｊのトランジスタの第２の電極パッドとダイオードのアノード電極パッドとは、第２の導線によって直接接続されており、第ｋのトランジスタの第２の電極パッドと、ダイオードのアノード電極パッドとは、第２の導線によって直接接続されていてもよい。このようにしても、トランジスタの各々の第２の電極パッドを電気的に接続することができる。
【００１６】
第ｊのトランジスタの第２の電極パッドと、ダイオードのアノード電極パッドとは、第１の導線によって直接接続されており、第ｋのトランジスタの第２の電極パッドと、ダイオードのアノード電極パッドとは、第２の導線によって直接接続されていてもよい。このようにしても、トランジスタの各々の第２の電極パッドを電気的に接続することができる。
【００１７】
Ｋ個のトランジスタの各々は、基板の主面において、配線パターンの第１の領域周りに同心円状に配置され、Ｋ個のトランジスタの各々の第２の電極パッドと、第１の領域とが、第１の導線によって直接接続されていてもよい。これにより、各トランジスタと、第１の領域とを接続している第１の導線の長さをほぼ均一にすることができる。この場合、第１の導線のインピーダンス（インダクタンス）の影響がＫ個のトランジスタで互いにほぼ等しくなるので、第２の電極パッドの電位が均一になりやすい。その結果、各トランジスタの基準電位の変動を抑制することができる。
【００１８】
第ｊ及び第ｋのトランジスタの第２の電極パッドは、第２の導線によって直接接続されていてもよい。このようにしても、トランジスタの各々の第２の電極パッドを電気的に接続することができる。
【００１９】
半導体装置は、基板の主面に設けられ、配線パターンを介して並列に接続されるＭ個の追加トランジスタ（Ｍは、２以上の整数）であって、各追加トランジスタは、第４の電極パッド、第５の電極パッド、及び第４の電極パッドと第５の電極パッドとの間の導通を制御する制御電圧を受けるための第６の電極パッド、を有する、Ｍ個の追加トランジスタ、を更に備え、並列接続された複数の第４の電極パッドが、並列接続された複数の第２の電極パッドに電気的に接続されることによって、並列接続されたＫ個のトランジスタは、並列接続されたＭ個の追加トランジスタに直列接続されており、Ｍ個のトランジスタの各々の第５の電極パッドと、配線パターンとは、第１の導線によって、電気的に接続されており、Ｍ個のトランジスタの第５の電極パッドどうしは、第２の導線によって電気的に接続されていてもよい。
【００２０】
各追加トランジスタも、第６の電極に上記制御電圧を印加することで、第４及び第５の電極間の導通が制御されるので、スイッチング素子として機能する。従って、Ｋ個のトランジスタ及びＭ個の追加トランジスタのそれぞれは、スイッチング素子として機能することになる。そして、並列接続されたトランジスタは一つのトランジスタと見なせるため、上記のように、並列接続されたＫ個のトランジスタと、並列接続されたＭ個のトランジスタとが直列接続されている場合、Ｋ個のトランジスタで表される一つのトランジスタと、Ｍ個の追加トランジスタで表される一つの追加トランジスタが直列接続されていることになる。このような構成では、Ｋ個のトランジスタで表される一つのトランジスタと、Ｍ個の追加トランジスタで表される一つの追加トランジスタとのＯＮ／ＯＦＦをそれぞれ制御することで、例えば、半導体装置を、一相の電力変換回路（例えば、インバータ回路）として機能させることができる。
【００２１】
第６の電極パッドに印加される制御電圧は、通常、第５の電極パッドの電位を基準電位として設定される。上記構成では、Ｍ個の追加トランジスタの第５の電極パッドどうしは、第１の導線より断面積が小さい第２の導線によって電気的に接続されているので、追加トランジスタにおける基準電位の変動をも抑制しつつ、第２の導線が接続される際の追加トランジスタへのダメージをも低減することが可能になる。
【００２２】
Ｋ個のトランジスタの各々は、基板の主面において、配線パターンの第１の領域周りに同心円状に配置され、Ｍ個の追加トランジスタは、基板の主面において、配線パターンの第２の領域周りに同心円状に配置され、Ｋ個のトランジスタの各々の第２の電極パッドと、第１の領域とが、第１の導線によって直接接続され、Ｍ個のトランジスタの各々の第５の電極パッドと、第２の領域とが、第２の導線によって直接接続されていてもよい。これにより、各トランジスタの第２の電極パッドと、配線パターンの第１の領域とを直接接続する第１の導線の長さをほぼ均一にできる。これにより、第１の導線のインピーダンス（インダクタンス）の影響がＫ個のトランジスタで互いにほぼ等しくなるので、第２の電極パッドの電位が均一になりやすい。その結果、各トランジスタの基準電位の変動を抑制することができる。同様に、各追加トランジスタの第５の電極パッドと、配線パターンの第２の領域とを接続する第２の導線の長さをほぼ均一にできる。これにより、第１の導線のインピーダンス（インダクタンス）の影響がＭ個の追加トランジスタで互いにほぼ等しくなるので、第５の電極パッドの電位が均一になりやすい。その結果、各追加トランジスタの基準電位の変動を抑制することができる。
【００２３】
半導体装置は、Ｍ個のトランジスタのうちの第ｍ及び第ｎのトランジスタ（ｍ，ｎは、１〜Ｍのうちの互いに異なる任意の整数）に対して設けられる追加ダイオードを更に備え、追加ダイオードは、カソード電極パッドとアノード電極パッドとを有し、追加ダイオードのカソード電極パッドは、第ｍのトランジスタの第４の電極パッドに電気的に接続されており、追加ダイオードのアノード電極パッドは、第ｎのトランジスタの第５の電極パッドに電気的に接続されており、第ｍ及び第ｎのトランジスタの第５の電極パッドは、第２の導線及び追加ダイオードを介して電気的に接続されていてもよい。上記接続関係では、追加ダイオードは、並列接続されたＭ個の追加トランジスタに対する還流ダイオードとして機能するので、各追加トランジスタを保護することができる。上記構成では、還流ダイオードとしての追加ダイオードを利用してＭ個のトランジスタの第５の電極パッドどうしを電気的に接続している。
【００２４】
第ｍのトランジスタの第５の電極パッドと追加ダイオードのアノード電極パッドとは、第２の導線によって直接接続されており、かつ、第ｎのトランジスタの第５の電極パッドと、追加ダイオードのアノード電極パッドとは、第２の導線によって直接接続されていてもよい。このようにしても、追加トランジスタの各々の第２の電極パッドを電気的に接続することができる。
【００２５】
第１の導線はワイヤであり、第２の導線は、第１の導線の径の１／２以下の径を有するワイヤであってよい。このように径の小さい（断面積の小さい）導線を用いることによって、半導体装置にダメージを与える可能性を十分に低減することができる。
【００２６】
［本願発明の実施形態の詳細］
本願発明の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしても一致していない。
【００２７】
［第１実施形態］
図１は、第１実施形態に係る半導体装置１０を模式的に示す平面図である。図１に示すように、半導体装置１０は、基板１００と、Ｋ個（Ｋは２以上の整数）のトランジスタ１１０と、Ｌ個（Ｌは２以上の整数）のダイオード１２０と、複数の導線Ｗ１と、複数の導線Ｗ２とを備える。
【００２８】
図１では、Ｋ及びＬが２の場合を例示している。Ｋ個のトランジスタ１１０を区別して説明する場合は、トランジスタ１１０ｉ（ｉは、１〜Ｋの何れかの整数）と称する場合もある。トランジスタ１１０の構成要素についても同様に“ｉ”を符号に下付きで付して区別する場合もある。図１では、一例として２個のトランジスタ１１０１，１１０２が図示されている。
【００２９】
Ｌ個のダイオード１２０を区別して説明する場合は、ダイオード１２０ｈ（ｈは、１〜Ｌの何れかの整数）と称する場合もある。ダイオード１２０の構成要素についても同様に、“ｈ”を符号に下付きで付して区別する場合もある。図１では、一例として２個のダイオード１２０１，１２０２が図示されている。
【００３０】
基板１００は、主面１００ａを有する絶縁性基板である。主面１００ａには、配線パターン１５０が形成されている。図１に示す例では、配線パターン１５０は、ソース用配線パターン１５０Ｓ、ドレイン用配線パターン１５０Ｄ及びゲート用配線パターン１５０Ｇを含む。配線パターン１５０に含まれる各パターンは、電気的に分離されている。ソース用配線パターン１５０Ｓには、ソース用端子ＴＳが設けられている。ドレイン用配線パターン１５０Ｄには、ドレイン用端子ＴＤが設けられている。ゲート用配線パターン１５０Ｇには、ゲート用端子ＴＧが設けられている。
【００３１】
ソース用端子ＴＳ、ドレイン用端子ＴＤ及びゲート用端子ＴＧは、例えば、ソース用配線パターン１５０Ｓ、ドレイン用配線パターン１５０Ｄ及びゲート用配線パターン１５０Ｇと外部回路（不図示）等の半導体装置１０外部の要素とを電気的に接続するために用いられる。
【００３２】
トランジスタ１１０は、例えばパワーモジュール等においてスイッチング素子として用いられる半導体素子である。図１に示す例では、トランジスタ１１０は、矩形形状を有する半導体チップとして実現される。トランジスタ１１０の材料の例は、ワイドバンドギャップ半導体及びＳｉを含み、ワイドバンドギャップ半導体の例は、ＳｉＣ、ＧａＮ及びダイアモンドを含む。本実施形態では、トランジスタ１１０がＭＯＳＦＥＴ（Metal  Oxide Semiconductor  Field  Effect  Transistor）である場合について説明するが、トランジスタ１１０の種類はこれに限定されない。トランジスタ１１０は、例えば、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であってもよい。
【００３３】
ダイオード１２０は、トランジスタ１１０の還流ダイオードとして用いられる半導体素子である。ダイオード１２０も、トランジスタ１１０と同様に半導体チップとして実現され得る。ダイオード１２０の材料の例は、トランジスタ１１０の材料の例と同様とし得る。
【００３４】
図１と共に図２を参照して、トランジスタ１１０ｉ及びダイオード１２０ｉについて説明する。図２は、図１における矢印ＡＲの方向に沿って見た半導体装置１０を模式的に示す側面図である。そのため、ｉ＝１の場合のトランジスタ１１０ｉ及びダイオード１２０ｉが図示されている。なお、図２においては、半導体装置１０に含まれる要素のうち、基板１００、トランジスタ１１０１、ダイオード１２０１及び配線パターン１５０のみが図示されている。
【００３５】
図１及び図２に示すように、トランジスタ１１０ｉは、ドレイン電極パッド１１１ｉと、ソース電極パッド１１２ｉと、ゲート電極パッド１１３ｉとを含む。ドレイン電極パッド１１１ｉは、トランジスタ１１０ｉのソース（不図示）に電気的に接続された第１の電極パッドである。ソース電極パッド１１２ｉは、トランジスタ１１０ｉのドレイン（不図示）に電気的に接続された第２の電極パッドである。ゲート電極パッド１１３ｉは、トランジスタ１１０ｉのゲート（不図示）に接続された第３の電極パッドである。ドレイン電極パッド１１１ｉとソース電極パッド１１２ｉとの間には、パワーモジュール等において扱われる大電流が流れ得る。ゲート電極パッド１１３ｉは、ドレイン電極パッド１１１ｉとソース電極パッド１１２ｉとの間の導通を制御する制御電圧を受けるための電極パッドである。
【００３６】
ドレイン電極パッド１１１ｉは、トランジスタ１１０ｉの一端面（図２において裏面）に設けられている。ドレイン電極パッド１１１ｉは、例えば半田または導電性接着剤によって、ドレイン用配線パターン１５０Ｄに接合される。これにより、ドレイン電極パッド１１１ｉと、ドレイン用配線パターン１５０Ｄとが、電気的に接続されている。このように、本実施形態において、ドレイン電極パッド１１１ｉは、ドレイン用配線パターン１５０Ｄ側に配置するため、図１では図示の都合上、波線の引き出し線を使用してドレイン電極パッド１１１ｉを示している。他の図においても同様である。
【００３７】
ソース電極パッド１１２ｉ及びゲート電極パッド１１３ｉは、互いに電気的に分離されて、トランジスタ１１０ｉの他端面（図２では、表面）に設けられている。
【００３８】
ダイオード１２０ｉは、カソード電極パッド１２１ｉと、アノード電極パッド１２２ｉとを含む。カソード電極パッド１２１ｉは、ダイオード１２０ｉのカソード（不図示）に電気的に接続された電極パッドである。カソード電極パッド１２１ｉは、ダイオード１２０ｉの一端面（図２において裏面）に設けられている。カソード電極パッド１２１ｉは、例えば半田または導電性接着剤によって、ドレイン用配線パターン１５０Ｄに接合される。これにより、カソード電極パッド１２１ｉと、ドレイン用配線パターン１５０Ｄとが、電気的に接続されている。また、ドレイン電極パッド１１１ｉと、カソード電極パッド１２１ｉとが、ドレイン用配線パターン１５０Ｄを介して電気的に接続されている。
【００３９】
アノード電極パッド１２２ｉは、ダイオード１２０ｉのアノード（不図示）に電気的に接続された電極パッドである。アノード電極パッド１２２は、ダイオード１２０の他端面（図２では表面）に設けられている。
【００４０】
導線Ｗ１は、半導体装置１０の各要素を電気的に接続するための第１の導線である。導線Ｗ１の材料はとくに限定されないが、例えばアルミや銅等が用いられる。導線Ｗ１の断面形状はとくに限定されないが、例えば、略円形の断面形状である。略円形の断面形状を有する導線を、本実施形態では、単にワイヤと称することとする。なお、それ以外の断面形状としては、例えば略長方形の断面形状がある。略長方形の断面形状を有する導線は、リボンとも称される。導線Ｗ１を用いた接続関係について説明する。
【００４１】
トランジスタ１１０のソース電極パッド１１２と、ソース用配線パターン１５０Ｓとは、導線Ｗ１によって電気的に接続されている。具体的に、導線Ｗ１の一端がソース電極パッド１１２１にボンディングされ、他端がソース用配線パターン１５０Ｓにボンディングされることによって、ソース電極パッド１１２１と、ソース用配線パターン１５０Ｓとが直接接続されている。図１に示す例では、ソース電極パッド１１２１とソース用配線パターン１５０Ｓとが２本の導線Ｗ１によって電気的に接続されているが、両者を電気的に接続する導線Ｗ１の本数はこれに限定されない。
【００４２】
同様にして、ソース電極パッド１１２２と、ソース用配線パターン１５０Ｓとは、導線Ｗ１によって電気的に接続されている。これにより、ソース電極パッド１１２１と、ソース電極パッド１１２２とは、導線Ｗ１及びソース用配線パターン１５０Ｓを介して電気的に接続されている。
【００４３】
また、ダイオード１２０のアノード電極パッド１２２と、ソース用配線パターン１５０Ｓとは、導線Ｗ１によって電気的に接続されている。具体的に、導線Ｗ１の一端がアノード電極パッド１２２１にボンディングされ、他端がソース用配線パターン１５０Ｓにボンディングされることによって、アノード電極パッド１２２１と、ソース用配線パターン１５０Ｓとが、直接接続されている。これにより、アノード電極パッド１２２１と、ソース電極パッド１１２１とが、導線Ｗ１及びソース用配線パターン１５０Ｓを介して電気的に接続されている。図１に示す例では、アノード電極パッド１２２１とソース用配線パターン１５０Ｓとが３本の導線Ｗ１によって電気的に接続されているが、両者を電気的に接続する導線Ｗ１の本数はこれに限定されない。
【００４４】
同様にして、アノード電極パッド１２２２と、ソース用配線パターン１５０Ｓとが、導線Ｗ１によって直接接続されている。これにより、アノード電極パッド１２２２と、ソース電極パッド１２２２とが、導線Ｗ１及びソース用配線パターン１５０Ｓを介して電気的に接続されている。
【００４５】
更に、トランジスタ１１０のゲート電極パッド１１３と、ゲート用配線パターン１５０Ｇとが、導線Ｗ１によって電気的に接続されている。具体的に、導線Ｗ１の一端がゲート電極パッド１１３１にボンディングされ、他端がゲート用配線パターン１５０Ｇにボンディングされることによって、ゲート電極パッド１１３１と、ゲート用配線パターン１５０Ｇとが、直接接続されている。これにより、ゲート電極パッド１１３１と、ゲート用配線パターン１５０Ｇとが、導線Ｗ１を介して電気的に接続されている。図１に示す例では、ゲート電極パッド１１３１とゲート用配線パターン１５０Ｇとが１本の導線Ｗ１によって電気的に接続されているが、両者を接続する導線Ｗ１の本数はこれに限定されない。
【００４６】
同様にして、ゲート電極パッド１１３２と、ゲート用配線パターン１５０Ｇとが、導線Ｗ１を介して電気的に接続されている。
【００４７】
上記配線構造では、Ｋ個のトランジスタ１１０は、電気的に並列に接続されており、Ｌ個のダイオード１２０も電気的に並列に接続されている。
【００４８】
導線Ｗ２は、Ｋ個のトランジスタ１１０のソース電極パッド１１２どうしを電気的に接続するための第２の導線である。導線Ｗ２の材料はとくに限定されないが、例えば、導線Ｗ１の材料と同様のものであってもよい。
【００４９】
導線Ｗ２は、少なくとも断面積の大きさにおいて、導線Ｗ１とは異なる種類の導線である。具体的に、導線Ｗ２は、導線Ｗ１の断面積よりも小さい断面積を有する。導線Ｗ２の例は、ワイヤ及びリボンを含む。
【００５０】
例えば、導線Ｗ１及び導線Ｗ２がいずれもワイヤである場合、導線Ｗ２は、導線Ｗ１の径の１／２以下の径を有するワイヤであってもよい。
【００５１】
半導体装置１０での導線Ｗ２による配線構造について説明すると、Ｌ個のダイオード１２０を備えている形態では、トランジスタ（第ｊのトランジスタ）１１０ｊ（ｊは、１〜Ｋのうちの任意の整数）及びトランジスタ（第ｋのトランジスタ）１１０ｋ（ｋは、１〜Ｋのうちのｊとは異なる任意の整数）のソース電極パッド１１２ｊ，１１２ｋどうしが、２つのトランジスタ１１０ｊ，１１０ｋに対して設けられるダイオード（以下、第１の所定ダイオードと称す）及び導線Ｗ２を介して電気的に接続されている。この場合、２つのトランジスタ１１０ｊ、１１０ｋは、導線Ｗ２によりバイパス接続されていることになるので、第１の所定ダイオードはバイパス接続用ダイオードとしても機能する。
【００５２】
図１には、ｊが１でありｋが２の場合が例示されており、第１の所定ダイオードはダイオード１２０１である。この場合、トランジスタ１１０１のソース電極パッド１１２１と、トランジスタ１１０１，１１０２に対して設けられたダイオード１２０１のアノード電極パッド１２２１とに導線Ｗ２がボンディングされることによって、ソース電極パッド１１２１と、アノード電極パッド１２２１とが直接接続されている。
【００５３】
更に、トランジスタ１１０２のソース電極パッド１１２２と、ダイオード１２０１のアノード電極パッド１２２１とに導線Ｗ２がボンディングされることによって、ソース電極パッド１１２２と、アノード電極パッド１２２１とが直接接続されている。これにより、トランジスタ１１０１，１１０２のソース電極パッド１１２１，１１２２どうしが、ダイオード１２０１のアノード電極パッド１２２１及び導線Ｗ２を介して電気的に接続されている。
【００５４】
また、アノード電極パッド１２２１とソース用配線パターン１５０Ｓとに導線Ｗ２がボンディングされることによって、アノード電極パッド１２２１とソース用配線パターン１５０Ｓとが直接接続されてもよい。
【００５５】
図１に示したように、トランジスタ１１２１、ダイオード１２１１及びソース用配線パターン１５０Ｓのように複数の構成要素間を導線Ｗ２で接続する場合、それらは、導線Ｗ２によってステッチボンディングされてもよい。トランジスタ１１２２、ダイオード１２１１及びソース用配線パターン１５０Ｓについても同様である。
【００５６】
図１には、Ｋ＝２の場合を具体的に例示しているため、（ｊ，ｋ）が（１，２）の場合を例示し、それらに対応する第１の所定ダイオードとしてダイオード１２０１を例示した。例えば、Ｋが３以上の場合、（ｊ，ｋ）の組の例としては、（１，２），（２，３），（３，４），・・・，（Ｋ−２，Ｋ−１），（Ｋ−１，Ｋ）が挙げられ、各組に対して第１の所定ダイオードが設けられていればよい。
【００５７】
以上説明した半導体装置１０の構成では、半導体装置１０は、図３に示した等価回路で表される。図３は、半導体装置１０の等価回路を示す図である。図３に示す例では、図１に例示した半導体装置１０との対応関係を示すためにＫ＝Ｌ＝２の場合を示している。
【００５８】
図３に示すように、トランジスタＴｒ１，Ｔｒ２は、並列接続されている。具体的に、トランジスタＴｒ１のドレイン、ソース及びゲートと、Ｔｒ２のドレイン、ソース及びゲートとが、それぞれ電気的に接続されている。
【００５９】
トランジスタＴｒ１，Ｔｒ２の各々に対しては、ダイオードＤ１，Ｄ２がそれぞれ接続されている。
【００６０】
ダイオードＤ１のアノードはトランジスタＴｒ１のソースに接続され、ダイオードＤ１のカソードはトランジスタＴｒ１のドレインに接続される。ダイオードＤ２のアノードはトランジスタＴｒ２のソースに接続され、ダイオードＤ２のカソードはトランジスタＴｒ２のドレインに接続される。ダイオードＤ１は、とくにトランジスタＴｒ１の還流ダイオードとして機能する。ダイオードＤ２は、とくにトランジスタＴｒ２の還流ダイオードとして機能する。ただし、先に説明したようにトランジスタＴｒ１，Ｔｒ２は並列接続されているので、ダイオードＤ１，Ｄ２も並列接続されることとなる。よって、ダイオードＤ１，Ｄ２が全体として、トランジスタＴｒ１，Ｔｒ２の還流ダイオードとして機能し得る。
【００６１】
端子ｔ１は、トランジスタＴｒ１，Ｔｒ２のドレインに接続される。端子ｔ２は、トランジスタＴｒ１，Ｔｒ２のソースに接続される。端子ｔ３は、トランジスタＴｒ１，Ｔｒ２のゲートに接続される。
【００６２】
トランジスタＴｒ１，Ｔｒ２は、トランジスタ１１０１，１１０２（図１）に対応する。ダイオードＤ１，Ｄ２は、ダイオード１２０１，１２０２（図１）に対応する。端子ｔ１，ｔ２，ｔ３は、ドレイン用端子ＴＤ、ソース用端子ＴＳ、ゲート用端子ＴＧ（図１）に対応する。
【００６３】
図３の等価回路を参照しながら半導体装置１０の動作について説明する。端子ｔ１に正電圧及び端子ｔ２に負電圧を印加した状態で、端子ｔ３に制御電圧を印加すると、トランジスタＴｒ１，Ｔｒ２のドレイン及びソース間が導通する。これにより、端子ｔ１及び端子ｔ２間に電流が流れる。このように、端子ｔ１及び端子ｔ２間に流れる電流を主電流と称す。そのため、端子ｔ３に対する制御電圧を例えばＯＮ／ＯＦＦ制御すれば、半導体装置１０が一つのスイッチング素子として機能する。よって、半導体装置１０は、例えば、パワーモジュールにおける一相のインバータ回路の上アームの部分又は下アームの部分として用いられ得る。端子ｔ３に印加される制御電圧は、通常、端子ｔ２の電位を基準に設定される。
【００６４】
次に、半導体装置１０において導線Ｗ２を設けていることの作用効果について、導線Ｗ２を設けない場合と比較しながら説明する。
【００６５】
前述したように、端子ｔ３に印加される制御電圧は、通常、端子ｔ２の電位を基準に設定される。これは、図１に示した実装状態において、各トランジスタ１１０のソース電極パッド１１２の電位が等しいことを想定している。しかしながら、導線Ｗ２を考慮していない場合、ソース用端子ＴＳからＫ個のトランジスタ１１０の各々のソース電極パッド１１２への第１の電流経路の長さがそれぞれ異なるため、例えば、導線Ｗ１におけるインダクタンスの影響により、各トランジスタ１１０のソース電極パッド１１２の電位が異なる。その結果、例えば、図３の等価回路において、端子ｔ１と端子ｔ２が短絡され、ドレイン・ソース間に大きな電流が流れる場合には、トランジスタＴｒ１，トランジスタＴｒ２のゲートの電位が発振することがある。なお、端子ｔ１と端子ｔ２が短絡する場合は、例えば、半導体装置１０がインバータ等に適用され負荷が短絡した場合等である。
【００６６】
これを防ぐためには、Ｋ個のトランジスタ１１０のソース電極パッド１１２どうしを、主電流の影響受けないように、できるだけ短い導線によって電気的に接続するとよい。これにより、Ｋ個のトランジスタ１１０の間で基準電位が均一となり、上述の発振の拡大が抑制される。
【００６７】
その場合、半導体装置１０において、各トランジスタ１１０のソース電極パッド１１２どうしを、主電流を流すための導線Ｗ１で接続することが考えられる。つまり、導線Ｗ１を、各トランジスタ１１０の基準電位の変動を抑制するための導線として用いることが考えられる。しかし、導線Ｗ１のボンディングは、トランジスタ１１０にダメージを与える可能性がある。
【００６８】
これに対して、半導体装置１０では、導線Ｗ２によって、トランジスタ１１０のソース電極パッド１１２（図１ではソース電極パッド１１２１，１１２２）どうしを電気的に接続している。図１からも理解されるように、導線Ｗ２を介してソース電極パッド１１２１，１１２２どうしが電気的に接続される経路は、導線Ｗ１及びソース用配線パターン１５０Ｓを介してソース電極パッド１１２１，１１２２どうしが電気的に接続される経路よりも短い。また、導線Ｗ２は、導線Ｗ１より断面積が小さいため、主電流は、導線Ｗ２にほとんど流れない。
【００６９】
このように主電流の影響を受けない導線Ｗ２を介して短い距離でＫ個のトランジスタ１１０のソース電極パッド１１２どうしが電気的に接続されることによって、Ｋ個のトランジスタ１１０の間で、ソース電極パッド１１２の電位（基準電位）が均一となる。このため、例えば半導体装置１０をパワーモジュールに用いた場合に負荷が短絡して各トランジスタ１１０に大きな短絡電流が流れても、トランジスタ１１０のゲート電極パッド１１３に生じ得る発振の拡大を抑制することができる。
【００７０】
更に、導線Ｗ２は、導線Ｗ１の断面積よりも小さい断面積を有することから、断面積の大きい導線Ｗ１によって各トランジスタ１１０のソース電極パッド１１２どうしを電気的に接続する場合よりも、トランジスタ１１０及びダイオード１２０（以下、トランジスタ１１０等と称する場合もある）にダメージを与える可能性を低減することができる。この効果は、例えば、導線Ｗ２がステッチボンディングされるような場合にさらに有利な効果となり得る。これは、断面積の小さい導線Ｗ２の場合には、ステッチボンディングのためのパワーを小さくすることができるため等の理由による。
【００７１】
半導体装置１０は、トランジスタ１１０ｊ，１１０ｋに対して設けられる第１の所定ダイオードを含むＬ個のダイオード１２０を備えており、ダイオード１２０が還流ダイオードとして機能する。そのため、Ｋ個のトランジスタ１１０を保護することができる。
【００７２】
導線Ｗ１及び導線Ｗ２がいずれもワイヤである場合、導線Ｗ２は、導線Ｗ１の径の１／２以下の径を有するワイヤであってもよい。このように径の小さい（断面積の小さい）導線Ｗ２を用いることによって、トランジスタ１１０等にダメージを与える可能性を十分に低減することができる。
【００７３】
また、導線Ｗ２の径が小さいと導線Ｗ２の電気抵抗率を大きくすることができる。導線Ｗ２の電気抵抗率を大きくすることで、導線Ｗ２に流れる得る電流の大きさを抑制し、それによって、主電流の影響を更に受けにくくすることができる。
【００７４】
［第１変形例］
図４は、第１変形例に係る半導体装置１０Ａを模式的に示す平面図である。半導体装置１０Ａは、先に説明した半導体装置１０（図１）と比較して、導線Ｗ２による配線構造が相違する。
【００７５】
半導体装置１０Ａでは、トランジスタ１１０ｊ，１１０ｋのソース電極パッド１１２ｊ，１１２ｋどうしが、導線Ｗ２によって直接接続されている。半導体装置１０Ａにおけるトランジスタ１１０ｊ，１１０ｋは、たとえば互いに近接して配置されたトランジスタであってよい。具体的に、トランジスタ１１０１，１１０２のソース電極パッド１１２１，１１２２どうしが、導線Ｗ２によって直接接続されている。
【００７６】
このような導線Ｗ２による配線構造によっても、Ｋ個のトランジスタ１１０のソース電極パッド１１２どうしを電気的に接続することができる。
【００７７】
また、半導体装置１０Ａによれば、ソース電極パッド１１２ｊ，１１２ｋどうしを、半導体装置１０（図１）よりも少ない本数（１本のみでもよい）の導線Ｗ２によって、電気的に接続することができる。その分、トランジスタ１１０等にダメージを与える可能性を更に低減することができる。更に、半導体装置１０Ａによれば、ソース電極パッド１１２ｊ，１１２ｋどうしが導線Ｗ２によって直接接続されるので、例えば、半導体装置１０（図１）のように両者が第１の所定ダイオードのアノード電極パッド（図１ではダイオード１２０１のアノード電極パッド１２２１）及び導線Ｗ２を介して電気的に接続される場合よりも、短い距離でもって両者を接続することができる。よって、トランジスタ１１０ｊ，１１０ｋの間、ひいてはＫ個のトランジスタ１１０の間で、ソース電極パッド１１２の電位（基準電位）をより均一にすることができる。
【００７８】
［第２変形例］
図５は、別の変形例に係る半導体装置１０Ｂを模式的に示す平面図である。半導体装置１０Ｂは、先に説明した半導体装置１０（図１）と比較して、導線Ｗ１及び導線Ｗ２による配線構造が相違する。
【００７９】
半導体装置１０Ｂでは、トランジスタ１１０ｊのソース電極パッド１１２ｊと、第１の所定ダイオードのアノード電極パッドとが、導線Ｗ１によって直接接続されている。具体的に、トランジスタ１１０１のトランジスタ１１３１と、ダイオード１２０１のアノード電極パッド１２２１とが、導線Ｗ１によって直接接続されている。
【００８０】
トランジスタ１１０ｋのソース電極パッド１１２ｋと、第１の所定ダイオードのアノード電極とが、導線Ｗ２によって直接接続されている。具体的に、トランジスタ１１０２のソース電極パッド１１２２と、ダイオード１２０１のアノード電極パッド１２２１とが、導線Ｗ１によって直接接続されている。
【００８１】
このような導線Ｗ２による配線構造によっても、Ｋ個のトランジスタ１１０のソース電極パッド１１２どうしを電気的に接続することができる。
【００８２】
［第２実施形態］
図６は、第２実施形態に係る半導体装置２０を模式的に示す平面図である。半導体装置２０は、半導体装置１０（図１）と比較して、基板１００に代えて基板２００を含み、更に、Ｍ個（Ｍは２以上の整数）のトランジスタ（追加トランジスタ）１３０と、Ｎ個（Ｎは２以上の整数）のダイオード（追加ダイオード）１４０とを含む点、及び各要素の配置や接続関係において相違する。
【００８３】
図６では、Ｋ及びＭが３でありＬ及びＮが２の場合を例示している。Ｍ個のトランジスタ１３０を区別して説明する場合は、トランジスタ１３０ｆ（ｆは、１〜Ｍの何れかの整数）と称する場合もある。トランジスタ１３０の構成要素についても同様に“ｆ”を符号に下付きで付して区別する場合もある。図６では、一例として３個のトランジスタ１１０１，１１０２，１１０３と３個のトランジスタ１３０１，１３０２，１３０３が図示されている。Ｎ個のダイオード１４０を区別して説明する場合は、ダイオード１４０ｇ（ｇは、１〜Ｎの何れかの整数）と称する場合もある。ダイオード１４０の構成要素についても同様に、“ｇ”を符号に下付きで付して区別する場合もある。図６では、一例として２個のダイオード１２０１，１２０２及び２個のダイオード１４０１，１４０２が図示されている。
【００８４】
基板２００は、主面２００ａを有する絶縁性基板である。主面２００ａには、配線パターン１５５が形成されている。図６に示す例では、配線パターン１５５は、ゲート用配線パターン１５５Ｇと、補助配線パターン１５５Ｒと、ドレイン用配線パターン１５５Ｄと、ソース・ドレイン用配線パターン１５５ＳＤと、ゲート用配線パターン１５６Ｇと、補助配線パターン１５６Ｒと、ソース用配線パターン１５６Ｓとを含む。配線パターン１５５に含まれる各パターンは、電気的に分離される。
【００８５】
ゲート用配線パターン１５５Ｇには、ゲート用端子ＴＧが設けられる。補助配線パターン１５５Ｒには、補助端子ＴＲが設けられる。ドレイン用配線パターン１５５Ｄには、ドレイン用端子ＴＤが設けられる。ソース・ドレイン用配線パターン１５５ＳＤには、出力用端子ＴＯが設けられる。図６において、一点鎖線で示した出力用端子ＴＯは、実線で示した出力用端子ＴＯの配置状態に対する変形例を示すものである。ゲート用配線パターン１５６Ｇには、ゲート用端子ＴＧ２が設けられる。補助配線パターン１５６Ｒには、補助端子ＴＲ２が設けられる。ソース用配線パターン１５６Ｓには、ソース用端子ＴＳ２が設けられる。各端子は、各パターンと外部回路（不図示）等の半導体装置２０外部の要素と電気的に接続するために用いられる。
【００８６】
トランジスタ１１０ｉは、ドレイン電極パッド１１１ｉが、ドレイン用配線パターン１５５Ｄに電気的に接続されるように、ドレイン電極パッド１１１ｉがドレイン用配線パターン１５５Ｄに接合されることによって、ドレイン用配線パターン１５５Ｄに搭載されている。同様に、ダイオード１２０ｈは、カソード電極パッド１２１ｈが、ドレイン用配線パターン１５５Ｄに電気的に接続されるように、カソード電極パッド１２１ｈがドレイン用配線パターン１５５Ｄに接合されることによって、ドレイン用配線パターン１５５Ｄに搭載されている。これにより、トランジスタ１１０ｉのドレイン電極パッド１１１ｉと、ダイオード１２０ｈのカソード電極パッド１２１ｈとは、ドレイン用配線パターン１５５Ｄを介して電気的に接続されている。
【００８７】
トランジスタ１３０ｆは、ドレイン電極パッド１３１ｆ（第４の電極パッド）と、ソース電極パッド１３２ｆ（第５の電極パッド）と、ゲート電極パッド１３３ｆ（第６の電極パッド）とを含む。各電極パッドの詳細については、トランジスタ１１０ｆの対応する部分と同様であるので、ここでは説明を省略する。
【００８８】
ダイオード１４０ｇは、カソード電極パッド１４１ｇと、アノード電極パッド１４２ｇとを含む。各電極パッドの詳細については、ダイオード１２０ｈの対応する部分と同様であるので、ここでは説明を省略する。
【００８９】
トランジスタ１３０ｆは、ドレイン電極パッド１３１ｆが、ソース・ドレイン用配線パターン１５５ＳＤに電気的に接続されるように、ドレイン電極パッド１３１ｆがソース・ドレイン用配線パターン１５５ＳＤに接合されることによって、ソース・ドレイン用配線パターン１５５ＳＤに搭載されている。同様に、ダイオード１４０ｇは、カソード電極パッド１４１ｇが、ソース・ドレイン用配線パターン１５５ＳＤに電気的に接続されるように、カソード電極パッド１２１ｇがソース・ドレイン用配線パターン１５５ＳＤに接合されることによって、ソース・ドレイン用配線パターン１５５ＳＤに搭載されている。これにより、トランジスタ１３０ｆのドレイン電極パッド１３１ｆと、ダイオード１４０ｇのカソード電極パッド１４１ｇとは、ソース・ドレイン用配線パターン１５５ＳＤを介して電気的に接続されている。
【００９０】
本実施形態においても、ドレイン電極パッド１１１ｉ，１３１ｆは、基板２００側に位置するため、図６では図示の都合上、破線の引出線を使用してドレイン電極パッド１１１ｉ，１３１ｆを示している。
【００９１】
半導体装置２０では、Ｋ個のトランジスタ１１０の各々は、基板２００の主面２００ａにおいて、配線パターン１５５（より具体的にはソース・ドレイン用配線パターン１５５ＳＤ）の第１の領域Ａ１の周りに同心円状に配置されている。
【００９２】
Ｋ個のトランジスタ１１０は、第１の領域Ａ１を中心とする仮想的な一つの円周上に、所定の関係を空けて並んで配置されている。Ｌ個のダイオード１２０の各々は、たとえば、Ｋ個のトランジスタ１１０の間にそれぞれ配置されている。その場合、Ｌ＝Ｋ−１であってよい。図６に示す例では、ダイオード１２０１は、トランジスタ１１０１とトランジスタ１１０２との間に配置されている。ダイオード１２０２は、トランジスタ１１０２とトランジスタ１１０３との間に配置されている。
【００９３】
トランジスタ１１０ｉのソース電極パッド１１２ｉと、ソース・ドレイン用配線パターン１５５ＳＤとは、導線Ｗ１によって直接接続されている。これにより、ソース電極パッド１１２ｉと、ソース・ドレイン用配線パターン１５５ＳＤとが、電気的に接続されている。
【００９４】
トランジスタ１１０ｉのソース電極パッド１１２ｉと、補助配線パターン１５５Ｒとは、導線Ｗ１によって直接接続されている。これにより、ソース電極パッド１１２ｉと、補助配線パターン１５５Ｒとが、電気的に接続されている。
【００９５】
半導体装置２０においても、先に説明した半導体装置１０（図１）と同様に、Ｋ個のトランジスタ１１０のうちのトランジスタ１１０ｊのソース電極パッド１１２ｊと、トランジスタ１１０ｊ及びトランジスタ１１０ｋに対して設けられた第１の所定ダイオードのアノード電極パッドとが、導線Ｗ２によって直接接続されている。これにより、トランジスタ１１０ｉ，１１０ｋのソース電極パッド１１２ｉ，１１２ｋどうしは、導線Ｗ２及びダイオード１２０を介して電気的に接続されている。
【００９６】
図６では、Ｋが３である形態を示しているので、ｊ及びｋの組み合わせは、ｊが１でありｋが２である場合と、ｊが２でありｋが３である場合の２組であり、それぞれに対して第１の所定ダイオードが設けられている。すなわち、ｊが１であり且つｋが２である場合の２つのトランジスタ１１０１，１１０２に対する第１の所定ダイオードはダイオード１２０１である。ｊが２でありｋが３である場合の２つのトランジスタ１１０２，１１０３に対する第１の所定ダイオードはダイオード１２０２である。
【００９７】
図６に示す例を参照して、配線構造について具体的に説明する。トランジスタ１１０１のソース電極パッド１１２１と、トランジスタ１１０１，１１０２に対して設けられたダイオード１２０１のアノード電極パッド１２２１とは、導線Ｗ２によって直接接続されている。トランジスタ１１０２のソース電極パッド１１２２と、ダイオード１２０１のアノード電極パッド１２２１とは、導線Ｗ２によって直接接続されている。更に、トランジスタ１１０２のソース電極パッド１１２２と、トランジスタ１１０２，１１０３に対して設けられたダイオード１２０２のアノード電極パッド１２２２とが、導線Ｗ２によって直接接続されている。トランジスタ１１０３のソース電極パッド１１２３と、ダイオード１２０２のアノード電極パッド１２２２とは、導線Ｗ２によって直接接続されている。
【００９８】
このようにして、Ｋ個のトランジスタ１１０のソース電極パッド１１２どうしが、Ｌ個のダイオード１２０のアノード電極パッド１２２及び導線Ｗ２を介して電気的に接続されている。図６に示した導線Ｗ２によるＫ個のトランジスタ１１０とＬ個のダイオード１２０の配線構造では、それらは、導線Ｗ２によってステッチボンディングされてもよい。
【００９９】
Ｍ個のトランジスタ１３０は、Ｋ個のトランジスタ１１０に直列接続されている。具体的に、並列接続されたＫ個のトランジスタ１１０のソース電極パッド１１２と、並列接続されたＭ個のトランジスタ１３０のドレイン電極パッド１３１とが、ソース・ドレイン用配線パターン１５５ＳＤ及び導線Ｗ１を介して電気的に接続されている。
【０１００】
Ｍ個のトランジスタ１３０の各々は、基板２００の主面２００ａにおいて、配線パターン１５５（より具体的にはソース・ドレイン用配線パターン１５５ＳＤ）の第２の領域Ａ２の周りに同心円状に配置されている。
【０１０１】
Ｍ個のトランジスタ１３０は、第２の領域Ａ２を中心とする仮想的な一つの円周状に、所定の間隔を空けて並んで配置されている。Ｎ個のダイオード１４０の各々は、たとえば、Ｍ個のトランジスタ１３０の間にそれぞれ配置されている。その場合、Ｎ＝Ｍ−１であってよい。図６に示す例では、ダイオード１４０１は、トランジスタ１３０１とトランジスタ１３０２との間に配置されている。ダイオード１４０２は、トランジスタ１３０２とトランジスタ１３０３との間に配置されている。
【０１０２】
トランジスタ１３０ｆのソース電極パッド１３２ｆと、ソース用配線パターン１５６Ｓとは、導線Ｗ１によって直接接続されている。これにより、ソース電極パッド１３２ｆと、ソース用配線パターン１５６Ｓとが、電気的に接続されている。
【０１０３】
トランジスタ１３０ｉのソース電極パッド１３２ｉと、補助配線パターン１５６Ｒとは、導線Ｗ１によって直接接続されている。これにより、ソース電極パッド１３２ｉと、補助配線パターン１５６Ｒとが、電気的に接続されている。
【０１０４】
Ｍ個のトランジスタ１３０のソース電極パッド１３２どうしも、Ｋ個のトランジスタ１１０の場合と同様に、導線Ｗ２によって電気的に接続されている。
【０１０５】
すなわち、図６に示したように、Ｍ個のトランジスタ１３０に対してＮ個のダイオード１４０を備えている形態では、Ｍ個のトランジスタ１３０のうちのトランジスタ（第ｍのトランジスタ）１３０ｍ（ｍは、１〜Ｍのうちの任意の整数）及びトランジスタ（第ｎのトランジスタ）１３０ｎ（ｎは、１〜Ｍのうちのｍとは異なる任意の整数）のソース電極パッド１３２ｍ，１３２ｎどうしが、２つのトランジスタ１３０ｍ，１３０ｎに対して設けられるダイオード（以下、第２の所定ダイオードと称す）及び導線Ｗ２を介して電気的に接続されている。この場合、２つのトランジスタ１３０ｍ，１３０ｎは、導線Ｗ２によりバイパス接続されていることになるので、第２の所定ダイオードもバイパス接続用ダイオードとしても機能する。
【０１０６】
図６に示した例では、ｍが１でありｎが２であるｍ及びｎの組に対応する２つのトランジスタ１３０ｍ，１３０ｎに対する第２の所定ダイオードがダイオード１４０１である。ｍが２でありｎが３であるｍ及びｎの組に対応する２つのトランジスタ１３０２，１３０３に対する第２の所定ダイオードがダイオード１４０２である。この場合、図６に示した様に、Ｍ個のトランジスタ１３０のうちのトランジスタ１３０ｍのソース電極パッド１３２ｍと、第２の所定ダイオードのアノード電極パッドとは、導線Ｗ２によって直接接続されている。これにより、トランジスタ１３０ｍ，１３０ｎのソース電極パッド１１２ｍ，１１２ｎどうしは、導線Ｗ２及び第２の所定ダイオードを介して電気的に接続されている。
【０１０７】
具体的には、トランジスタ１３０１のソース電極パッド１３２１と、ダイオード１４０１のアノード電極パッド１４２１とは、導線Ｗ２によって接続されている。トランジスタ１３０２のソース電極パッド１３２２と、ダイオード１４０１のアノード電極パッド１４２１とは、導線Ｗ２によって接続されている。更に、トランジスタ１３０２のソース電極パッド１３２２と、トランジスタ１３０２，１３０３に対して設けられたダイオード１４０２のアノード電極パッド１４２２とが、導線Ｗ２によって直接接続されている。トランジスタ１３０３のソース電極パッド１３２３と、ダイオード１４０２のアノード電極パッド１４２２とは、導線Ｗ２によって直接接続されている。
【０１０８】
このようにして、Ｍ個のトランジスタ１３０のソース電極パッド１３２どうしが、Ｎ個のダイオード１４０のアノード電極パッド１４２１，１４２２及び導線Ｗ２を介して電気的に接続されている。図６に示した導線Ｗ２によるＭ個のトランジスタ１３０とＮ個のダイオード１４０の配線構造では、それらは、導線Ｗ２によってステッチボンディングされてもよい。
【０１０９】
以上説明した半導体装置２０の構成では、半導体装置２０は、図７に示した等価回路で表される。図７は、半導体装置２０の等価回路を示す図である。図７に示す例では、図６に示した半導体装置２０との対応関係を示すために、Ｋ＝３，Ｌ＝２，Ｍ＝３，Ｎ＝２の場合を示している。
【０１１０】
図７に示すように、トランジスタＴｒ１〜Ｔｒ３が並列接続された並列回路と、トランジスタＴｒ４〜６が並列接続された並列回路とが、直列接続されている。ここでの直列接続とは、図７に示すように、トランジスタＴｒ１〜Ｔｒ３のソースと、トランジスタＴｒ４〜Ｔｒ６のドレインとが接続される関係をいう。トランジスタＴｒ１〜Ｔｒ３には、ダイオードＤ１，Ｄ２が、還流ダイオードとして接続されている。トランジスタＴｒ４〜Ｔｒ６には、ダイオードＤ３，Ｄ４が還流ダイオードとして接続されている。
【０１１１】
端子ｔ１は、トランジスタＴｒ１〜Ｔｒ３のドレインに接続される。端子ｔ２は、トランジスタＴｒ１〜Ｔｒ３のソースと、トランジスタＴｒ４〜Ｔｒ６のドレインとの接続部分に接続されている。端子ｔ３は、トランジスタＴｒ１〜３のゲートに接続されている。端子ｔ４は、トランジスタＴｒ１〜Ｔｒ３のソースに接続されている。端子ｔ３と端子ｔ４との間には、トランジスタＴｒ１〜Ｔｒ３のソースとドレインとの間の導通を制御する制御電圧が印加される。
【０１１２】
端子ｔ５は、トランジスタＴｒ４〜Ｔｒ６のソースに接続されている。端子ｔ６は、トランジスタＴｒ４〜Ｔｒ６のソースに接続されている。端子ｔ７も、トランジスタＴｒ４〜Ｔｒ６のソースに接続されている。なお、端子ｔ５と端子ｔ６との間には、トランジスタＴｒ４〜Ｔｒ６のソースとドレインとの間の導通を制御する制御電圧が印加される。
【０１１３】
トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６は、トランジスタ１１０１，１１０２，１１０３，１３０１，１３０２，１３０３（図６）に対応する。ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４は、ダイオード１２０１，１２０２，１４０１，１４０２（図６）に対応する。端子ｔ１，ｔ２，ｔ３，ｔ４は、ドレイン用端子ＴＤ、出力用端子ＴＯ、ゲート用端子ＴＧ、補助端子ＴＲ（図６）に対応する。端子ｔ５、ｔ６，ｔ７は、ソース用端子ＴＳ２、ゲート用端子ＴＧ２、補助端子ＴＲ２（図６）に対応する。
【０１１４】
図７の等価回路を参照しながら半導体装置２０の動作について説明する。端子ｔ１に性電圧及び端子ｔ５に負電圧を印加した状態で、端子ｔ３と端子ｔ４との間に制御電圧を印加するとトランジスタＴｒ１，Ｔｒ２，Ｔｒ３のドレイン及びソース間が導通し、また、端子ｔ６と端子ｔ７との間に制御電圧を印加するとトランジスタＴｒ４，Ｔｒ５，Ｔｒ６のドレイン及びソース間が導通する。これにより、端子ｔ１及び端子ｔ２の間、または端子ｔ２及び端子ｔ５の間に電流（主電流）が流れる。そのため、端子ｔ３及び端子ｔ４の間に印加される制御電圧と、端子ｔ６及び端子ｔ７間に印加される制御電圧を例えばＯＮ／ＯＦＦ制御すれば、半導体装置２０が、２つの直列接続されたスイッチング素子として機能する。よって、半導体装置２０は、例えば、パワーモジュールにおける一相のインバータ回路（上アーム及び下アームを含む）として用いられ得る。
【０１１５】
次に、半導体装置２０の作用効果について説明する。まず、半導体装置２０でも、先に説明した半導体装置１０と同様に、Ｋ個のトランジスタ１１０のソース電極パッド１１２どうしが導線Ｗ２によって電気的に接続されている。また、半導体装置２０では、Ｍ個のトランジスタ１３０のソース電極パッド１３２どうしも導線Ｗ２によって電気的に接続されている。よって、半導体装置２０は、先に説明した半導体装置１０と同様の効果を有する。すなわち、Ｋ個のトランジスタ１１０のゲート電極パッド１１３、及びＭ個のトランジスタ１３０のゲート電極パッド１３３に生じ得る発振の拡大を抑制することができる。
【０１１６】
更に、半導体装置２０では、Ｋ個のトランジスタ１１０の各々は、基板２００の主面２００ａにおいて、ソース・ドレイン用配線パターン１５５ＳＤの第１の領域Ａ１の周りに同心円状に配置される。そして、トランジスタ１１０ｉのソース電極パッド１１２ｉと、第１の領域Ａ１とが、導線Ｗ１によって直接接続されている。
【０１１７】
そのため、ソース電極パッド１１２ｉと、第１の領域Ａ１とを接続する各導線Ｗ１の長さをほぼ均一にできる。その結果、ソース用端子ＴＳから各トランジスタ１１０のソース電極パッド１１２への第１の電流経路の長さもほぼ均一になる。これにより、Ｋ個のトランジスタ１１０のソース電極パッド１１２の電位が一定になりやすくなる。この効果は、例えば、出力用端子ＴＯが第１の領域Ａ１、あるいはその近くに設けられる場合にさらに有利な効果となり得る。
【０１１８】
ただし、図６の一点鎖線で示した出力用端子ＴＯのように、第１の領域Ａ１から離れた位置に出力用端子ＴＯを配置した場合においても上記構成では第１の電流経路の長さはほぼ均一になる。これは、第１の領域Ａ１から出力用端子ＴＯが十分離れていることで、ソース用端子ＴＳから各ソース電極パッド１１２への第１の電流経路において、第１の領域Ａからソース用端子ＴＳまでの経路の長さの違いをほぼ無視できる一方、第１の領域Ａ１から各ソース電極パッド１１２までの電流経路の長さである導線Ｗ１の長さを均一にできているからである。
【０１１９】
同様に、Ｍ個のトランジスタ１３０の各々は、ソース・ドレイン用配線パターン１５５ＳＤの第２の領域Ａ２の周りに同心円状に配置される。そして、各トランジスタ１３０のソース電極パッド１３２と、第２の領域Ａ２とが、導線Ｗ１によって直接接続されている。そのため、ソース電極パッド１３２ｆと、第２の領域Ａ２とを接続する各導線Ｗ１の長さをほぼ均一にできる。その結果、ソース用端子ＴＳ２から各トランジスタ１３０のソース電極パッド１３２への第２の電流経路の長さもほぼ均一になる。そのため、Ｍ個のトランジスタ１３０のソース電極パッド１３２の電位が一定になりやすくなる。
【０１２０】
このように、半導体装置２０では、Ｋ個のトランジスタ１１０のソース電極パッド１１２及びＭ個のトランジスタ１３０のソース電極パッド１３２の電位が一定となりやすくなるので、ゲート電極パッド１１３，１３３に生じ得る発振の拡大を更に抑制することができる。
【０１２１】
以上、種々の実施形態について説明したが、本発明は、これまで説明した種々の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。
【０１２２】
例えば、第１実施形態においても、第２の実施形態で説明したように、Ｋ個のトランジスタ１１０は、配線パターン１５０の所定の領域周りに、同心円状に配置されており且つ各トランジスタ１１０のソース電極パッド１１２と上記所定の領域とがほぼ同じ長さの導線Ｗ１で直接接続されていてもよい。この場合、第２の実施形態で説明したように、導線Ｗ１の影響が各トランジスタ１１０で均一になりやすく、ソース電極パッド１１２の電位が揃いやすい。
【０１２３】
また、第２実施形態において、Ｋ個のトランジスタ１１０のソース電極パッド１１２どうしの導線Ｗ２による配線構造及びＭ個のトランジスタ１３０のソース電極パッド１３２どうしの導線Ｗ２による配線構造は、第１の実施形態で種々例示した形態を採用してもよい。
【０１２４】
第１実施形態において、トランジスタ１１０のゲート電極パッド１１３と配線パターン１５０、具体的には、例えばゲート用配線パターン１５０Ｇとは導線Ｗ１を利用して接続しているが、ゲート電極パッド１１３と、配線パターン１５０との接続は、導線Ｗ１に限定されない。例えば、導線Ｗ２を採用可能である。これは、ゲート電極パッド１１３にはソース電極パッド１１２に比べて大きな電流が流れないからである。第２の実施形態におけるトランジスタ１３０のゲート電極パッド１３３についても同様である。
【０１２５】
第１及び第２実施形態では、ダイオード１２０，１４０を半導体装置が備える形態を例示して説明したが、ダイオード１２０，１４０は設けられていなくても良い。例えば、トランジスタ１１０，１３０がＭＯＳＦＥＴである形態において、トランジスタ１１０，１３０内の構造上、ダイオードが内蔵されている場合は、ダイオード１２０，１４０は、トランジスタ１１０，１３０と別に設けられていなくてもよい。
【０１２６】
これまでの説明では、トランジスタ１１０，１３０がＭＯＳＦＥＴである形態を主に説明したが、前述したように、トランジスタ１１０，１３０は、ＩＧＢＴであってもよい。トランジスタ１１０，１３０がＩＧＢＴである形態では、ＭＯＳＦＥＴでの説明において、「ドレイン」を「コレクタ」と読み替え、「ソース」を「エミッタ」と読み替えればよい。例えば、ＭＯＳＦＥＴにおけるドレイン電極パッドは、ＩＧＢＴにおけるコレクタ電極パッドに対応し、ソース電極パッドは、ＩＧＢＴにおけるエミッタ電極パッドに対応する。同様に、ドレイン用配線パターン及びソース用配線パターンは、トランジスタ１１０，１３０がＩＧＢＴである形態では、コレクタ配線用パターン及びエミッタ用配線パターンに対応する。
【符号の説明】
【０１２７】
１０，２０…半導体装置、１００、２００…基板、１１０，１３０…トランジスタ、１１１，１３１…ドレイン電極パッド（第１、第４の電極パッド）、１１２，１３２…ソース電極パッド（第２、第５の電極パッド）、１１３，１３３…ゲート電極パッド（第３、第６の電極パッド）、１２０，１４０…ダイオード、１２１，１４１…カソード電極パッド、１３２，１４２…アノード電極パッド、１５０，１５５…配線パターン、Ｗ１…導線（第１の導線）、Ｗ２…導線（第２の導線）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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