(57)【特許請求の範囲】
【請求項１】
第１のノードに入力端が接続される第１のインバータを有する遅延回路と、
前記遅延回路の出力信号に応答して、前記第１のノードを充電する遅延調整回路と、
を備え、
前記遅延調整回路は、
前記第１のノードと電源電圧が印加される第１の電源配線間に接続されるＭＯＳトランジスタのソース・ドレイン路を有し、前記第１のノードの電圧がＬレベルからＨレベルに遷移する時に、前記ＭＯＳトランジスタをオフ状態にする信号が前記ＭＯＳトランジスタのゲートに印加されることにより前記第１のノードに正の温度特性の電流を供給する第１の電流供給路と、前記第１のノードに負の温度特性の電流を供給する第２の電流供給路を有することを特徴とする発振回路。
【請求項２】
前記第２の電流供給路は、ゲートが共通接続された複数のＭＯＳトランジスタのソース・ドレイン路の直列接続を有することを特徴とする請求項１に記載の発振回路。
【請求項３】
第１のノードに入力端が接続される第１のインバータを有する遅延回路と、
前記遅延回路の出力信号に応答して、前記第１のノードを充電する遅延調整回路と、
を備え、
前記遅延調整回路は、
前記第１のノードの電圧が上昇する時に、前記第１のノードに正の温度特性の電流を供給する第１の電流供給路と、負の温度特性を有するバイアス電圧がゲートに印加されるＮＭＯＳトランジスタのソース・ドレイン路を有し、前記第１のノードに負の温度特性の電流を供給する第２の電流供給路を有することを特徴とする発振回路。
【請求項４】
前記バイアス電圧は、定電流源と可変抵抗とダイオードの直列接続を有するバイアス回路によって供給されることを特徴とする請求項３に記載の発振回路。
【請求項５】
第１のノードに入力端が接続される第１のインバータを有する遅延回路と、
前記遅延回路の出力信号に応答して、前記第１のノードを充電する遅延調整回路と、
を備え、
前記遅延調整回路は、
前記第１のノードの電圧が上昇する時に、前記第１のノードに正の温度特性の電流を供給する第１の電流供給路と、ゲートが共通接続された複数のＭＯＳトランジスタのソース・ドレイン路の直列接続を有し、前記第１のノードに負の温度特性の電流を供給する第２の電流供給路を有することを特徴とする発振回路。
【請求項６】
第１のノードに入力端が接続される第１のインバータを有する遅延回路と、
前記遅延回路の出力信号に応答して、前記第１のノードを充電する遅延調整回路と、
を備え、
前記遅延調整回路は、
電源電圧が印加される第１の電源配線にソースが接続され、ゲートに前記遅延回路の出力信号が供給される第１のＰＭＯＳトランジスタと、
前記第１の電源配線にソースが接続され、ゲートに前記遅延回路の前記出力信号に対して反転した関係にある信号が前記遅延回路から供給される第２のＰＭＯＳトランジスタと、
接地電圧が印加される第２の電源配線にソースが接続され、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続される第１のＮＭＯＳトランジスタと、
前記第２の電源配線にソースが接続され、ゲートが前記第２のＰＭＯＳトランジスタのゲートに接続される第２のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインにそのソースが接続され、ゲートが前記第１のノードに接続される第３のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタのドレインにそのソースが接続され、ゲートが前記第３のＰＭＯＳトランジスタのドレインに接続される第４のＰＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのドレインにそのソースが接続され、ゲートが前記第４のＰＭＯＳトランジスタのドレインに接続され、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続される第３のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのドレインにそのソースが接続され、ゲートが前記第３のＰＭＯＳトランジスタのドレインに接続され、そのドレインが前記第４のＰＭＯＳトランジスタのドレインに接続される第４のＮＭＯＳトランジタと、
を有し、前記第１のノードの電圧が上昇する時に、前記第１のノードに正の温度特性の電流を供給する第１の電流供給路と、前記第１のノードに負の温度特性の電流を供給する第２の電流供給路を有することを特徴とする発振回路。
【請求項７】
電源電圧が印加される第１の電源配線と、
接地電圧が印加される第２の電源配線と、
第１のノードと、
前記第１の電源配線と前記第２の電源配線間に設けられ、負の温度係数を持ったバイアス電圧を出力するバイアス回路と、
前記第１のノードの信号が供給される少なくとも１段のインバータを有する遅延回路と、
前記遅延回路の出力信号に応答して、前記第１のノードを充電する遅延調整回路と、
を備え、
前記遅延調整回路は、
前記第１のノードの電圧が上昇する時に、前記第１のノードに正の温度特性の電流を供給する第１の電流供給路と、
夫々のゲートに前記バイアス電圧が供給される複数のＮＭＯＳトランジスタのソース・ドレイン路の直列接続を備え、前記第１のノードの電圧が上昇する時に前記遅延回路の出力信号に応答して前記第１のノードに負の温度特性を有する電流を供給する第２の電流供給路と、
を具備することを特徴とする発振回路。
【請求項８】
前記複数のＮＭＯＳトランジスタのうちの任意のトランジスタのソース・ドレイン間を短絡させるスイッチを備えることを特徴とする請求項７に記載の発振回路。
【請求項９】
電源電圧が印加される第１の電源配線と、
接地電圧が印加される第２の電源配線と、
前記第１の電源配線と前記第２の電源配線間に設けられ、負の温度特性を有するバイアス電圧をバイアスノードに供給するバイアス回路と、
第１のノードと、
第１のインバータと、
前記第１の電源配線にソースが接続され、ゲートが前記第１のインバータの出力端に接続される第１のＰＭＯＳトランジスタと、
前記第１の電源配線にソースが接続され、ゲートが前記第１のインバータの入力端に接続される第２のＰＭＯＳトランジスタと、
前記第２の電源配線にソースが接続され、ゲートが前記第１のインバータの出力端に接続される第１のＮＭＯＳトランジスタと、
前記第２の電源配線にソースが接続され、ゲートが前記第１のインバータの入力端に接続される第２のＮＭＯＳトランジスタと、
ソースが前記第１のＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のノードに接続される第３のＰＭＯＳトランジスタと、
ソースが前記第２のＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第３のＰＭＯＳトランジスタのドレインに接続される第４のＰＭＯＳトランジスタと、
ソースが前記第１のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のノードに接続される第３のＮＭＯＳトランジスタと、
ソースが前記第２のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第３のＮＭＯＳトランジスタのドレインに接続される第４のＮＭＯＳトランジスタと、
ゲートが前記バイアスノードに接続され、ソースが前記第１のノードに接続され、ドレインが前記第１のインバータの出力端に接続される第５のＮＭＯＳトランジスタと、
第２のノードと、
前記第２のノードに入力端が接続される第２のインバータと、
前記第１の電源配線にソースが接続され、ゲートが前記第２のインバータの出力端に接続される第５のＰＭＯＳトランジスタと、
前記第１の電源配線にソースが接続され、ゲートが前記第２のインバータの入力端に接続される第６のＰＭＯＳトランジスタと、
前記第２の電源配線にソースが接続され、ゲートが前記第２のインバータの出力端に接続される第６のＮＭＯＳトランジスタと、
前記第２の電源配線にソースが接続され、ゲートが前記第２のインバータの入力端に接続される第７のＮＭＯＳトランジスタと、
ソースが前記第５のＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のノードに接続される第７のＰＭＯＳトランジスタと、
ソースが前記第６のＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第７のＰＭＯＳトランジスタのドレインに接続される第８のＰＭＯＳトランジスタと、
ソースが前記第６のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のノードに接続される第８のＮＭＯＳトランジスタと、
ソースが前記第７のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第８のＮＭＯＳトランジスタのドレインに接続される第９のＮＭＯＳトランジスタと、
ゲートが前記バイアスノードに接続され、ソースが前記第２のノードに接続され、ドレインが前記第２のインバータの出力端に接続される第１０のＮＭＯＳトランジスタと、
を具備することを特徴とする発振回路。
【請求項１０】
前記バイアス回路は、前記第１の電源配線と前記第２の電源配線間に直列に接続される定電流源と可変抵抗とダイオードを有することを特徴とする請求項９に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、発振回路に関する。
【背景技術】
【０００２】
従来、奇数段のインバータがリング状に従属接続された構成を有するリングオシレータと呼ばれる発振回路の技術が開示されている。リングオシレータの発振周波数は、各インバータの遅延時間によって設定される為、低い発振周波数のリングオシレータを構成する場合には、例えば、各インバータの出力段に接続される容量を大きくして遅延時間を長くする。しかし、容量を大きくした場合には、その容量の充放電の際の消費電力が増大する。また、製造条件のバラツキや、温度変化により発振周波数が変動する。この為、消費電力を低減し、製造条件のバラツキや温度変化に対して発振周波数の変動を抑制することが出来る発振回路が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４６８４６１６号公報
【特許文献２】特許第５８０７５０８号公報
【特許文献３】特開２００３−２８３３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、消費電力を低減し、製造条件のバラツキや温度変化に対して発振周波数の変動を抑制することが出来る発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、発振回路は第１のノードに入力端が接続される第１のインバータを有する遅延回路を有する。前記遅延回路の出力信号に応答して、前記第１のノードを充電する遅延調整回路を有する。前記遅延調整回路は、前記第１のノードの電圧が上昇する時に、前記第１のノードに正の温度特性の電流を供給する第１の電流供給路と、前記第１のノードに負の温度特性の電流を供給する第２の電流供給路を有する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態の発振回路の構成を示す図である。
【図２】図２は、発振回路の回路動作を説明する為の図である。
【図３】図３は、温度特性の補正を説明する為の図である。
【図４】図４は、第２の実施形態の発振回路の構成を示す図である。
【図５】図５は、シミュレーション結果を示す図である。
【図６】図６は、第３の実施形態の発振回路の構成を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる発振回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態の発振回路の構成を示す図である。本実施形態の発振回路は、バイアス回路１０を有する。バイアス回路１０は、電源電圧Ｖｄｄが印加される第１の電源配線１と接地電圧Ｖｓｓが印加される第２の電源配線２間に定電流源１１、可変抵抗１２、及びダイオード１３が直列に接続された構成を有する。可変抵抗１２は、その抵抗値が調整出来る様に、例えば、複数の抵抗（図示せず）が直列に接続され、その各抵抗に並列にスイッチ（図示せず）が接続された構成を有する。可変抵抗１２の抵抗値の調整については、後述する。
【０００９】
本実施形態の発振回路は、遅延調整回路２０を有する。遅延調整回路２０を構成するＮＭＯＳトランジスタ２５のゲートは、バイアス回路１０のバイアスノード１０１に接続される。定電流源１１と可変抵抗１２の接続点がバイアスノード１０１を構成する。
【００１０】
遅延調整回路２０は、夫々ソースが第１の電源配線１に接続されるＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２を有する。ＮＭＯＳトランジスタ２５のドレインは、ＰＭＯＳトランジスタ２１のゲートに接続される。
【００１１】
遅延調整回路２０は、夫々ソースが第２の電源配線２に接続されるＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４を有する。ＮＭＯＳトランジスタ２３のゲートは、ＰＭＯＳトランジスタ２１のゲートに接続され、ＮＭＯＳトランジスタ２４のゲートは、ＰＭＯＳトランジスタ２２のゲートに接続される。
【００１２】
ＰＭＯＳトランジスタ（２１、２２）とＮＭＯＳトランジスタ（２３、２４）のドレイン間には、ラッチ回路２００が接続される。ラッチ回路２００は、２個のＰＭＯＳトランジスタ（２６、２７）と２個のＮＭＯＳトランジスタ（２８、２９）を有する。ＰＭＯＳトランジスタ２６のソースは、ＰＭＯＳトランジスタ２１のドレインに接続され、ＰＭＯＳトランジスタ２７のソースは、ＰＭＯＳトランジスタ２２のドレインに接続される。
【００１３】
ＮＭＯＳトランジスタ２８のソースはＮＭＯＳトランジスタ２３のドレインに接続され、ＮＭＯＳトランジスタ２９のソースはＮＭＯＳトランジスタ２４のドレインに接続される。ＰＭＯＳトランジスタ２６のゲートとＮＭＯＳトランジスタ２８のゲートは共通接続され、第１のノード２０１に接続される。ＰＭＯＳトランジスタ２７のゲートとＮＭＯＳトランジスタ２９のゲートは共通接続され、第２のノード２０２に接続される。ＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタ２８はインバータを構成し、ＰＭＯＳトランジスタ２７とＮＭＯＳトランジスタ２９もインバータを構成する。従って、ラッチ回路２００は、一方のインバータの入力が他方のインバータの出力にクロス接続される２個のインバータで構成される。ＮＭＯＳトランジスタ２５のソースは、第１のノード２０１に接続される。
【００１４】
本実施形態の発振回路は、遅延回路３０を有する。遅延回路３０は、第１のノード２０１に入力が接続されるインバータ３１、一方の入力端にインバータ３１の出力が供給されるＮＡＮＤ回路３２、及び、ＮＡＮＤ回路３２の出力が供給されるインバータ３３を有する。ＮＡＮＤ回路３２の他方の入力端には、イネーブル信号ｅｎａｂｌｅが供給される。イネーブル信号ｅｎａｂｌｅにＨレベルの信号を供給することにより、ＮＡＮＤ回路３２は、インバータ３１から供給された信号を反転して出力する。すなわち、イネーブル信号ｅｎａｂｌｅとしてＨレベルの信号を供給することにより、ＮＡＮＤ回路３２を１個のインバータとして動作させることが出来る。
【００１５】
遅延回路３０の出力ノード３０１から発振回路の出力信号ｃｌｏｃｋが出力される。この出力信号ｃｌｏｃｋは所定の周波数を有するクロック信号である。この所定の周波数は後述するメカニズムで決まる。インバータ３３の出力端は遅延回路２０のＰＭＯＳトランジスタ２１のゲートに接続され、ＮＡＮＤ回路３２の出力端は遅延回路２０のＰＭＯＳトランジスタ２２のゲートに接続される。すなわち、遅延回路３０のインバータ３３の出力端の信号がＰＭＯＳトランジスタ２１のゲートに供給され、インバータ３３の入力端の信号がＰＭＯＳトランジスタ２２のゲートに印加される為、ＰＭＯＳトランジスタ２１のゲートとＰＭＯＳトランジスタ２２のゲートには信号レベルが反転された関係の信号が遅延回路３０から供給される。
【００１６】
次に、図２を用いて本実施形態の発振回路の動作を説明する。図１の実施形態に対応する構成要素には、同一の符号を付している。図２（Ａ）は、初期状態を示す。出力ノード３０１の出力信号ｃｌｏｃｋの信号レベルがＬレベルで、第１のノード２０１の電圧がＬレベルからＨレベルに遷移する場合の動作を説明する。
【００１７】
説明の便宜上、ゲートに印加される電圧によりオフ状態にあるトランジスタについては、一部表示していない。すなわち、ＮＡＮＤ回路３２の出力信号レベルがＨレベルで有り、図１に示す遅延調整回路２０のＰＭＯＳトランジスタ２２はオフ状態である為、表示していない。また、第２のノード２０２の電圧がＨレベルである為、ラッチ回路２００のＰＭＯＳトランジスタ２７もオフ状態となる為、表示していない。同様に、Ｌレベルの電圧がゲートに供給されるＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２８も夫々オフ状態で有る為、表示していない。
【００１８】
図２（Ａ）に示す初期状態から第１のノード２０１の電圧レベルは、インバータ３１、ＮＡＮＤ回路３２、及びインバータ３３で反転され、出力ノード３０１の出力信号ｃｌｏｃｋがＨレベルとなる、図２（Ｂ）で示す遷移状態に移行する。
【００１９】
図２（Ｂ）の遷移状態では、出力ノード３０１の出力信号ｃｌｏｃｋがＨレベルである為、ＮＭＯＳトランジスタ２５のドレインにＨレベルの電圧が印加される。この為、ＮＭＯＳトランジスタ２５は、バイアス回路１０によって供給されるバイアスノード１０１の電圧に応じたドレイン電流Ｉｄを第１のノード２０１に供給する。一方、Ｌレベルの信号がゲートに供給されるＰＭＯＳトランジスタ２２がオン状態になる。図２（Ｂ）では表示していない遅延回路２０のＰＭＯＳトランジスタ２７は、そのゲートにＨレベルの信号が供給される為オフ状態となるが、ＰＭＯＳトランジスタ２２がオン状態である為、電源電圧ＶｄｄがＰＭＯＳトランジスタ２７のソースに印加され、ＰＭＯＳトランジスタ２２のドレインから第１のノード２０１間には、ＰＭＯＳトランジスタ２７の漏れ電流Ｉｓを流す電流供給路が形成される。
【００２０】
次に図２（Ｃ）に示す状態への遷移を説明する。ＰＭＯＳトランジスタ２７の漏れ電流Ｉｓの電流供給とＮＭＯＳトランジスタ２５のドレイン電流Ｉｄの電流供給により第１のノード２０１の電圧が上昇する。これは、例えば第１の出力ノード２０１に存在する寄生容量（図示せず）が、漏れ電流Ｉｓとドレイン電流Ｉｄによって充電される為である。第１のノード２０１の電圧が上昇すると、その上昇した電圧がゲートに印加されるＮＭＯＳトランジスタ２８とゲートに出力ノード３０１のＨレベルの信号が印加されるＮＭＯＳトランジスタ２３がオン状態になり、第２のノード２０２の電圧は低下してＬレベルになる。これにより、ＰＭＯＳトランジスタ２７のゲートにＬレベルの電圧が印加される為、ＰＭＯＳトランジスタ２７がオン状態となり、オン状態のＰＭＯＳトランジスタ２２とＰＭＯＳトランジスタ２７のソース・ドレイン路により第１のノード２０１が第１の配線１に接続された状態になる（図２（Ｃ））。
【００２１】
図２（Ｃ）の状態になると、第１のノード２０１のＨレベルの電圧は、インバータ３１とＮＡＮＤ回路３２、及びインバータ３３によって反転され、インバータ３３の出力端に接続される出力ノード３０１の電圧はＬレベルに移行する（図示せず）。出力ノード３０１の電圧がＬレベルになると、第１のノード２０１の電圧がＨレベルである為、ＮＭＯＳトランジスタ２５のソース・ドレイン間には逆バイアスが印加される状態になり、ＮＭＯＳトランジスタ２５のソースからドレインに流れる逆方向の電流によって、第１のノード２０１は放電される。また、この時にＮＡＮＤ回路３２からＨレベルの信号がＮＭＯＳトランジスタ２４（図示せず）のゲートに印加される為、ＮＭＯＳトランジスタ２４はオン状態となってＮＭＯＳトランジスタ２９（図示せず）のソースには接地電圧Ｖｓｓが印加され、第１のノード２０１からＮＭＯＳトランジスタ２４のドレイン間には、ＮＭＯＳトランジスタ２９の漏れ電流Ｉｓを流す電流供給路が形成される。すなわち、第１のノード２０１は、ＮＭＯＳトランジスタ２５のソースからドレインに流れる逆方向の電流と、ＮＭＯＳトランジスタ２９の漏れ電流Ｉｓにより放電される。ＮＭＯＳトランジスタ２５のソースからドレインに流れる逆方向の電流も負の温度特性を有する。ＮＭＯＳトランジスタ２５のソースからドレインに流れる逆方向の電流は、ＮＭＯＳトランジスタ２５のゲート電圧Ｖｇ、すなわち、バイアスノード１０１から供給されるバイアス電圧に応じて変化する。従って、バイアス回路１０から供給されるバイアス電圧に、温度の上昇に従って電圧が減少する負の温度特性を持たせることにより、ＮＭＯＳトランジスタ２５のソースからドレインに流れる逆方向の電流は、温度が上昇する程減少する負の温度特性を有する。
【００２２】
第１のノード２０１の電圧レベルが放電によりＬベルになり、図２（Ａ）に示す初期状態に遷移する。以降、上述した動作を繰り返し、発振回路の発振動作が行われる。
【００２３】
上述の通り、遅延回路３０のインバータ３１に接続される第１のノード２０１は、遅延調整回路２０に形成される漏れ電流Ｉｓの電流供給路とＮＭＯＳトランジスタ２５のドレイン電流Ｉｄの電流経路により充電される。漏れ電流Ｉｓは、正の温度特性を有する。すなわち、温度が上昇する程、漏れ電流Ｉｓは増加する。一方、ＮＭＯＳトランジスタ２５が供給するドレイン電流Ｉｄは、ＮＭＯＳトランジスタ２５のゲート電圧Ｖｇ、すなわち、バイアスノード１０１から供給されるバイアス電圧に応じて変化する。従って、バイアス回路１０から供給されるバイアス電圧に負の温度特性を持たせることにより、温度が上昇する程電流が減少する負の温度特性を有するドレイン電流Ｉｄを第１のノード２０１に供給する構成とすることが出来る。正の温度係数を有する漏れ電流Ｉｓと負の温度係数を有するドレイン電流Ｉｄを供給する電流供給路を備える構成とし、両方の温度特性を相殺する構成とすることにより、温度変化に対して変動しない一定の電流で第１のノード２０１を充電する構成とすることが出来る。温度変化に対して変動しない安定した充電を行う構成とすることにより、温度変化に対して発振周波数が変動しない発振回路を提供することが出来る。また、第１のノード２０１の放電も、正の温度特性を有するＮＭＯＳトランジスタ２９の漏れ電流Ｉｓと負の温度特性を有するＮＭＯＳトランジスタ２５の逆方向の電流の和、すなわち、温度特性が相殺された電流によって放電される為、温度変動に対して安定した放電動作を行うことが出来る。
【００２４】
図３は、温度特性の補正を説明する為の図である。図１の実施形態に対応する構成要素には、同一の符号を付している。図３（Ａ）は、バイアス回路１０とＮＭＯＳトランジスタ２５を示す。ダイオード１３は、例えば、ＮＭＯＳトランジスタ（図示せず）のドレインとゲートを接続することで構成される。可変抵抗１２は、抵抗素子（図示せず）にスイッチ（図示せず）が並列に接続された構成が直列接続された構成を有する。抵抗素子に並列に接続されたスイッチを適宜オン／オフさせることにより可変抵抗１２の抵抗値Ｒを調整することが出来る。
【００２５】
可変抵抗１２と定電流源１１の接続端がバイアスノード１０１を構成する。ダイオード１３のアノードとカソード間の電圧、すなわち、順方向電圧は負の温度特性を有する。すなわち、ダイオード１３のアノードとカソード間の順方向電圧は、温度の上昇に従って減少する負の温度特性を有する。この為、可変抵抗１２による電圧降下分だけ高い電圧となるバイアスノード１０１の電圧にも負の温度特性を持たせることが出来る。これにより、ＮＭＯＳトランジスタ２５のゲートに負の温度特性を有するゲート電圧Ｖｇを供給することが出来る為、負の温度特性を有するゲート電圧ＶｇによってバイアスされるＮＭＯＳトランジスタ２５のドレイン電流Ｉｄにも負の温度特性を持たせることが出来る。ＮＭＯＳトランジスタ２５のドレイン電流Ｉｄに負の温度特性を持たせることによりＰＭＯＳトランジスタ２７の漏れ電流Ｉｓの正の温度特性と相殺させることが出来る為、温度変化に対して変動が抑制された電流で遅延調整回路２０の第１のノード２０１を充電することが出来る。
【００２６】
図３（Ｂ）は、バイアスノード１０１の電圧、すなわち、ＮＭＯＳトランジスタ２５のゲートに印加されるゲート電圧Ｖｇと温度との関係を示す図である。ゲート電圧Ｖｇは、温度上昇に対して減少する負の温度特性を有する。ゲート電圧Ｖｇの値は、可変抵抗１２の値を調整することにより増減させることが出来る。可変抵抗１２の抵抗値を高くすることによりゲート電圧Ｖｇを高くすることが出来る。ゲート電圧Ｖｇを高くすることによりＮＭＯＳトランジスタ２５のドレイン電流Ｉｄを増加させることが出来る。ドレイン電流Ｉｄの増減により第１のノード２０１の充電時間が調整できる為、発振周波数の調整が可能となる。すなわち、ドレイン電流Ｉｄを増加させることにより第１のノード２０１の充電時間が短くなる為、発振回路の発振周波数を高くすることが出来る。製造条件のバラツキによるＮＭＯＳトランジスタ２５のドレイン電流Ｉｄの変動を補正することにより、製造条件のバラツキによる発振周波数の変動を抑制することが出来る。
【００２７】
図１の第１の実施形態によれば、正の温度特性を有する漏れ電流Ｉｓと負の温度特性を有するＮＭＯＳトランジスタ２５のドレイン電流Ｉｄの調整によって、第１のノード２０１を充電して発振周波数を調整することが出来る。漏れ電流Ｉｓの値は小さい為、第１のノード２０１の充電時間を長くして発振周波数を下げることが出来る。この為、発振周波数を下げる為に大きな値の容量を設ける必要がない。従って、大きな容量の充放電に伴う消費電力の増大を回避することが出来る為、消費電力が低減された発振回路を提供することが出来る。
【００２８】
また、正の温度特性を有するＰＭＯＳトランジスタ２７の漏れ電流Ｉｓと負の温度特性を有するＮＭＯＳトランジスタ２５のドレイン電流Ｉｄによって温度特性を相殺しながら第１のノード２０１の充電を行って発振周波数の調整をすることが出来る為、温度変化に対して安定した周波数が維持できる発振回路を提供することが出来る。
【００２９】
更に、バイアス回路１０の可変抵抗１２の値を調整してバイアスノード１０１のゲート電圧Ｖｇを調整することによりＮＭＯＳトランジスタ２５のドレイン電流Ｉｄを調整することが出来る為、製造条件のバラツキによる発振周波数の変動を抑制することが出来る。
【００３０】
（第２の実施形態）
図４は、第２の実施形態の発振回路の構成を示す図である。既述した実施形態に対応する構成要素には同一の符号を付し、重複した記載は必要な場合のみ行う。本実施形態においては、バイアス回路１０によってゲートがバイアスされる複数のＮＭＯＳトランジスタ（２５０−１〜２５０−ｎ）を有する。各ＮＭＯＳトランジスタ（２５０−１〜２５０−ｎ）のソース・ドレイン路は直列接続され、最終段のＮＭＯＳトランジスタ２５０−ｎのソースが遅延調整回路２０の第１のノード２０１に接続される。初段のＮＭＯＳトランジスタ２５０−１のドレインは、ＰＭＯＳトランジスタ２１のゲートに接続される。
【００３１】
各ＮＭＯＳトランジスタ（２５０−１〜２５０−ｎ）のソース・ドレイン間には、スイッチ（３００−１〜３００−ｎ）が並列接続されている。複数のＮＭＯＳトランジスタ（２５０−１〜２５０−ｎ）により、図１の実施形態のＮＭＯＳトランジスタ２５に対応するＮＭＯＳトランジスタを構成する為、便宜上、複数のＮＭＯＳトランジスタ（２５０−１〜２５０−ｎ）とスイッチ（３００−１〜３００−ｎ）で構成される全体の構成もＮＭＯＳトランジスタと呼ぶ。スイッチ（３００−１〜３００−ｎ）をオンすることにより、対応するＮＭＯＳトランジスタ（２５０−１〜２５０−ｎ）のソース・ドレイン間が短絡状態となる。従って、各スイッチ（３００−１〜３００−ｎ）のオン／オフにより、複数のＮＭＯＳトランジスタ（２５０−１〜２５０−ｎ）で構成されるＮＭＯＳトランジスタ２５０のゲート長を調整することが出来る。ＮＭＯＳトランジスタ２５０のゲート長を調整することにより、ドレイン電流Ｉｄの傾きを調整することが出来る。すなわち、ＮＭＯＳトランジスタ２５０のドレイン電流Ｉｄの温度特性を調整することが出来る。この為、遅延調整回路２０のＰＭＯＳトランジスタ２７により供給される漏れ電流Ｉｓの正の温度特性に応じてＮＭＯＳトランジスタ２５０の負の温度特性を調整することが出来る為、ＰＭＯＳトランジスタ２７の漏れ電流Ｉｓの電流供給路とＮＭＯＳトランジスタ２５０のドレイン電流Ｉｄの電流供給路から供給される電流の温度特性を更に精度良く相殺させることが出来る。
【００３２】
図４（Ｂ）は、ＮＭＯＳトランジスタ２５０のゲート長の調整による発振周波数の平坦化の効果を説明する為の図である。ＮＭＯＳトランジスタ２５０のゲート長の調整によりＮＭＯＳトランジスタ２５０のドレイン電流Ｉｄの負の温度特性を調整してＰＭＯＳトランジスタ２７の漏れ電流Ｉｓの正の温度特性と相殺させることにより遅延調整回路２０の第１のノード２０１の充放電時間の温度依存性を抑制することが出来る為、温度変化に対する発振周波数の変動を抑制することが出来る。
【００３３】
図５は、第２の実施形態の発振回路の発振周波数と温度との関係のシミュレーション結果を示す。マイナス４０℃〜プラス１２５℃の温度変化に対して、発振周波数の変動を±３％に抑制できるシミュレーション結果が得られた。
【００３４】
（第３の実施形態）
図６は、第３の実施形態の発振回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、重複した記載は必要な場合にのみ行う。本実施形態の発振回路は、インバータ３１の入力端側に設けられる第１の遅延調整回路２０−１と、インバータ３１の出力端側に設けられる第２の遅延調整回路２０−２を有する。
【００３５】
第１の遅延調整回路２０−１は、夫々ソースが第１の電源配線１に接続されるＰＭＯＳトランジスタ２１−１とＰＭＯＳトランジスタ２２−１を有する。ＮＭＯＳトランジスタ２５−１のドレインは、ＰＭＯＳトランジスタ２１−１のゲートに接続される。
【００３６】
第１の遅延調整回路２０−１は、夫々ソースが第２の電源配線２に接続されるＮＭＯＳトランジスタ２３−１とＮＭＯＳトランジスタ２４−１を有する。ＮＭＯＳトランジスタ２３−１のゲートは、ＰＭＯＳトランジスタ２１−１のゲートに接続され、ＮＭＯＳトランジスタ２４−１のゲートは、ＰＭＯＳトランジスタ２２−１のゲートに接続される。
【００３７】
ＰＭＯＳトランジスタ（２１−１、２２−１）とＮＭＯＳトランジスタ（２３−１、２４−１）のドレイン間には、ラッチ回路２００−１が接続される。ラッチ回路２００−１は、２個のＰＭＯＳトランジスタ（２６−１、２７−１）と２個のＮＭＯＳトランジスタ（２８−１、２９−１）を有する。ＰＭＯＳトランジスタ２６−１のソースは、ＰＭＯＳトランジスタ２１−１のドレインに接続され、ＰＭＯＳトランジスタ２７−１のソースは、ＰＭＯＳトランジスタ２２−１のドレインに接続される。
【００３８】
ＮＭＯＳトランジスタ２８−１のソースはＮＭＯＳトランジスタ２３−１のドレインに接続され、ＮＭＯＳトランジスタ２９−１のソースはＮＭＯＳトランジスタ２４−１のドレインに接続される。ＰＭＯＳトランジスタ２６−１のゲートとＮＭＯＳトランジスタ２８−１のゲートは共通接続され、ノード２０１−１に接続される。ＰＭＯＳトランジスタ２７−１のゲートとＮＭＯＳトランジスタ２９−１のゲートは共通接続され、ノード２０２−１に接続される。ＰＭＯＳトランジスタ２６−１とＮＭＯＳトランジスタ２８−１はインバータを構成し、ＰＭＯＳトランジスタ２７−１とＮＭＯＳトランジスタ２９−１もインバータを構成する。従って、ラッチ回路２００−１は、一方のインバータの入力が他方のインバータの出力にクロス接続される２個のインバータで構成される。ＮＭＯＳトランジスタ２５−１のソースは、ノード２０１−１に接続される。
【００３９】
第２の遅延調整回路２０−２は、夫々ソースが第１の電源配線１に接続されるＰＭＯＳトランジスタ２１−２とＰＭＯＳトランジスタ２２−２を有する。ＮＭＯＳトランジスタ２５−２のドレインは、ＰＭＯＳトランジスタ２１−２のゲートに接続される。
【００４０】
第２の遅延調整回路２０−２は、夫々ソースが第２の電源配線２に接続されるＮＭＯＳトランジスタ２３−２とＮＭＯＳトランジスタ２４−２を有する。ＮＭＯＳトランジスタ２３−２のゲートは、ＰＭＯＳトランジスタ２１−２のゲートに接続され、ＮＭＯＳトランジスタ２４−２のゲートは、ＰＭＯＳトランジスタ２２−２のゲートに接続される。
【００４１】
ＰＭＯＳトランジスタ（２１−２、２２−２）とＮＭＯＳトランジスタ（２３−２、２４−２）のドレイン間には、ラッチ回路２００−２が接続される。ラッチ回路２００−２は、２個のＰＭＯＳトランジスタ（２６−２、２７−２）と２個のＮＭＯＳトランジスタ（２８−２、２９−２）を有する。ＰＭＯＳトランジスタ２６−２のソースは、ＰＭＯＳトランジスタ２１−２のドレインに接続され、ＰＭＯＳトランジスタ２７−２のソースは、ＰＭＯＳトランジスタ２２−２のドレインに接続される。ＰＭＯＳトランジスタ２１−１とＮＭＯＳトランジスタ２３−２のゲートは、インバータ３１の出力端に接続される。
【００４２】
ＮＭＯＳトランジスタ２８−２のソースはＮＭＯＳトランジスタ２３−２のドレインに接続され、ＮＭＯＳトランジスタ２９−２のソースはＮＭＯＳトランジスタ２４−２のドレインに接続される。ＰＭＯＳトランジスタ２６−２のゲートとＮＭＯＳトランジスタ２８−２のゲートは共通接続され、ノード２０１−２に接続される。ＰＭＯＳトランジスタ２７−２のゲートとＮＭＯＳトランジスタ２９−２のゲートは共通接続され、ノード２０２−２に接続される。ＰＭＯＳトランジスタ２６−２とＮＭＯＳトランジスタ２８−２はインバータを構成し、ＰＭＯＳトランジスタ２７−２とＮＭＯＳトランジスタ２９−２もインバータを構成する。従って、ラッチ回路２００−２は、一方のインバータの入力が他方のインバータの出力にクロス接続される２個のインバータで構成される。ＮＭＯＳトランジスタ２５−２のソースは、ノード２０１−２に接続される。
【００４３】
第２の遅延調整回路２０−２のノード２０１−２は、ＮＡＮＤ回路３２の一方の入力端に接続される。ＮＡＮＤ回路３２の出力端は、第１の遅延調整回路のＰＭＯＳトランジスタ２２−１とＮＭＯＳトランジスタ２４−１のゲートに接続される。
【００４４】
ＮＡＮＤ回路３２の出力端はインバータ３３の入力端に接続される。インバータ３３の出力端は出力ノード３０１に接続されると共に、第１の遅延調整回路２０−１のＰＭＯＳトランジスタ２１−１とＮＭＯＳトランジスタ２３−１のゲートに接続される。
【００４５】
本実施形態の発振回路においては、既述した図１に示す第１の実施形態の発振回路と同様、インバータ３３の入力端側の信号が第１の遅延調整回路２０−１のＰＭＯＳトランジスタ２２−１とＮＭＯＳトランジスタ２４−１のゲートに供給され、インバータ３３の出力端側の信号がＰＭＯＳトランジスタ２１−１とＮＭＯＳトランジスタ２３−１のゲートに接続される。従って、図２を用いて説明した動作と同様の動作により、第１の遅延調整回路２０−１のノード２０１−１は、正の温度特性を有するＰＭＯＳトランジスタ２７−１の漏れ電流Ｉｓと、負の温度特性を有するＮＭＯＳトランジスタ２５−１のドレイン電流Ｉｄが加算され、正と負の温度特性が相殺された電流による充電動作が行われる。また、ノード２０１−１の放電も、正の温度特性を有するＮＭＯＳトランジスタ２９−１の漏れ電流Ｉｓと負の温度特性を有するＮＭＯＳトランジスタ２５−１の電流の和、すなわち、温度特性が相殺された電流によって行われる為、温度変動に対して安定した放電動作を行うことが出来る。
【００４６】
同様に、インバータ３１の入力端側の信号が第２の遅延調整回路２０−２のＰＭＯＳトランジスタ２２−２とＮＭＯＳトランジスタ２４−２のゲートに供給され、インバータ３１の出力端側の信号がＰＭＯＳトランジスタ２１−２とＮＭＯＳトランジスタ２３−２のゲートに接続される。従って、図２を用いて説明した動作と同様の動作により、第２の遅延調整回路２０−２のノード２０１−２は、正の温度特性を有するＰＭＯＳトランジスタ２７−２の漏れ電流Ｉｓと、負の温度特性を有するＮＭＯＳトランジスタ２５−２のドレイン電流Ｉｄが加算され、正と負の温度特性が相殺された電流による充電が行われる。また、ノード２０１−２の放電も、正の温度特性を有するＮＭＯＳトランジスタ２９−２の漏れ電流Ｉｓと負の温度特性を有するＮＭＯＳトランジスタ２５−２の電流の和、すなわち、温度特性が相殺された電流によって行われる為、温度変動に対して安定した放電動作を行うことが出来る。
【００４７】
本実施形態においては、夫々が遅延回路を構成する２段のインバータ（３１、３３）に夫々対応して、第１の遅延調整回路２０−１と第２の遅延調整回路２０−２が設けられる。夫々の遅延調整回路（２０−１、２０−２）は、温度特性が相殺された電流で遅延時間の調整が行われる為、温度変化に対する変動が抑制された発振回路が提供される。また、遅延時間は、各遅延調整回路（２０−１、２０−２）の遅延時間の合計により調整される為、夫々の遅延時間を調整することにより、発振回路の発振周波数を広範囲に調整することが出来る。
【００４８】
イネーブル信号ｅｎａｂｌｅが供給されるＮＡＮＤ回路３２を含め、入力される信号レベルを反転する回路を３段有する構成について説明したが、１段のインバータと一つの遅延調整回路２０により発振回路を構成することが出来る。すなわち、図１の実施形態において、インバータ３１とＮＡＮＤ回路３２を省略した構成とすることも出来る。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１  第１の電源配線、２  第２の電源配線、１０  バイアス回路、１１  定電流源、１２  可変抵抗、１３  ダイオード、２０  遅延調整回路、３０  遅延回路、１０１  バイアスノード、３０１  出力ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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