(57)【特許請求の範囲】
【請求項１】
ターゲット電源の特性をエミュレート可能な電源装置であって、
電源ラインを介して給電対象の回路に接続される出力端子を有し、前記給電対象の回路に供給される電源電圧が目標電圧に近づくように、前記出力端子の電圧を制御する定電圧源であるメイン電源と、
前記電源電圧に応じた検出信号を入力として受け、その出力が前記電源ラインと接続され、前記検出信号に応じた補償電流を、前記電源ラインに注入および引き抜きを行う補償回路と、
を備え、前記補償回路は、前記メイン電源の特性と前記ターゲット電源の特性に応じた入出力特性を有することを特徴とする電源装置。
【請求項２】
前記入出力特性は、前記メイン電源のコンダクタンスと前記ターゲット電源のコンダクタンスに応じていることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記入出力特性は、前記メイン電源のコンダクタンスと前記ターゲット電源のコンダクタンスの差分に応じていることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記補償回路は、
前記差分に相当するコンダクタンスに、前記検出信号が示す前記電源電圧が印加されたときに流れる電流を示す制御信号を生成する算出部と、
前記制御信号に応じた前記補償電流を発生する電流源と、
を含むことを特徴とする請求項３に記載の電源装置。
【請求項５】
前記算出部は、アナログフィルタもしくはアナログ増幅器を含むことを特徴とする請求項４に記載の電源装置。
【請求項６】
前記算出部は、デジタルの前記検出信号を受けるデジタルフィルタを含むことを特徴とする請求項４に記載の電源装置。
【請求項７】
前記メイン電源および前記ターゲット電源それぞれが電気的に並列な複数の回路に分解できるとき、前記補償回路は、ひとつの回路ごとに補償電流を計算する複数の算出部を含むことを特徴とする請求項４に記載の電源装置。
【請求項８】
被試験デバイスの電源端子に電源電圧を供給する請求項１から７のいずれかに記載の電源装置を備えることを特徴とする試験装置。
【請求項９】
電源電圧の供給方法であって、
定電圧源であるメイン電源を、前記電源電圧の供給先の回路に、電源ラインを介して接続するステップと、
前記電源ラインに、補償回路の出力を接続するステップと、
前記メイン電源の特性とエミュレーションの対象であるターゲット電源の特性に応じた入出力特性を、前記補償回路に設定するステップと、
前記電源電圧に応じた検出信号を、前記補償回路の入力にフィードバックし、前記補償回路が生成する補償電流を、前記電源電圧の発生ノードに注入および引き抜きを行うステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路を試験する際、試験対象回路（以下、ＤＵＴ：Device Under Test）内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電圧（もしくは電流）を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【０００４】
多くの場合、試験装置の電源環境と、実機の電源環境が同一であることは希であり、したがって、試験装置と実機においてＤＵＴに同じ負荷変動が生じたとしても、それぞれには、異なる電源電圧波形が発生する。試験装置と実機における電源電圧波形の相違は、パスと判定すべきＤＵＴをフェイルと判定するオーバーキル、ならびに、フェイルと判定すべきＤＵＴをパスと判定するテストエスケープの要因となる。
【０００５】
図１は、本発明者らが検討した補償回路を備える電源装置の構成を示すブロック図である。ＤＵＴ１の電源端子Ｐ１には、電源電圧ＶＤＤが供給され、その接地端子Ｐ２は接地される。ＤＵＴ１のＩ／Ｏ端子Ｐ３には、図示しない試験装置のドライバからテストパターンＳＴＥＳＴが供給される。
【０００６】
電源装置８は、メイン電源１０と電源補償回路１２を備え、ＤＵＴ１の電源端子Ｐ１に電源電圧ＶＤＤを供給する。メイン電源１０の出力端子は、電源ラインを介してＤＵＴ１の電源端子Ｐ１と接続される。メイン電源１０は、デジタル制御回路とデジタル／アナログ変換器の組み合わせ、リニアレギュレータ、スイッチングレギュレータなどであり、電源端子Ｐ１の電源電圧ＶＤＤが目標電圧ＶＲＥＦと一致するように、出力電圧ＶＯＵＴを制御する。
【０００７】
電源補償回路１２のソース電流源１２ｂは、制御パターンＳＣＮＴ１に応じてスイッチングし、メイン電源１０とは別の経路からＤＵＴ１の電源端子Ｐ１にパルス状の補償電流ＩＳＲＣを注入（ソース）する。シンク電流源１２ｃは、制御パターンＳＣＮＴ２に応じてスイッチングし、パルス状の補償電流ＩＳＩＮＫをＤＵＴ１とは別の経路に引き込む（シンク）。
【０００８】
そして、ＤＵＴ１に供給されるテストパターンＳＴＥＳＴに応じて発生しうる電源電圧ＶＤＤの変動をキャンセルするように、電源補償回路１２に対する補償用の制御パターンＳＣＮＴ１、ＳＣＮＴ２をテストパターンＳＴＥＳＴに対応付けて定義しておく。実試験時には、テストパターンＳＴＥＳＴをＤＵＴ１に供給しつつ、電源補償回路１２を制御パターンＳＣＮＴ１、ＳＣＮＴ２に応じて制御することにより、電源電圧ＶＤＤを一定に保つことができる。
【０００９】
上述のように、試験装置と実機の電源環境の相違に起因するオーバーキル、テストエスケープを防止するために、ＤＵＴを試験する際に、ＤＵＴの実動作環境と同じ電源環境を再現したいという要請がある。これを本明細書において電源環境のエミュレーションと称する。図１の電源補償回路においても、実機と同じ所望の電源電圧波形が得られるように、制御パターンＳＣＮＴを定めておき、補償回路が生成する補償電流を時間とともに変化させることで、試験装置において、実機の電源環境を再現できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第８９３３７１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１の電源回路８では、デバイスの動作条件（すなわちテストパターンＳＴＥＳＴ）が変更されるごとに、補償電流波形（すなわち制御パターンＳＣＮＴ１，ＳＣＮＴ２）を算出し直さなければならず、試験コストが高くなるという問題がある。
【００１２】
また予測制御であるが故に、ＤＵＴの特性の個体ばらつきなど、未知の変動成分を十分に補償することができず、十分な補償精度が得られない場合があった。あるいは個体ばらつきによる変動成分を補償するためには、各ＤＵＴの特性をあらかじめ測定する必要があり、さらに試験コストが高くなる。
【００１３】
さらには、図１の電源補償回路では、原理上、デバイスの動作条件（テストパターンＳＴＥＳＴ）が既知であることが要求され、適用範囲が限定されるという問題もあった。
【００１４】
ここでは、試験装置用の電源回路におけるエミュレートを例として本発明の課題を説明したが、試験装置以外で使用される電源回路においても、別の電源環境をエミュレートしたい場合もあり得る。
【００１５】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、従来と異なるアプローチで、所望の電源環境をエミュレートあるいは再現可能な電源装置の提供にある。
【課題を解決するための手段】
【００１６】
本発明のある態様は、電源電圧を供給する電源回路に関する。電源回路は、メイン電源と、その入力に電源電圧に応じた検出信号がフィードバックされ、メイン電源の特性とエミュレーションの対象であるターゲット電源の特性に応じた入出力特性を有し、検出信号に応じた補償電流を、電源電圧の発生ノードに注入（ソース）および引き抜き（シンク）を行う補償回路と、を備える。
【００１７】
この態様によると、ターゲット電源において発生する電源電圧の波形を、エミュレートあるいは再現することができる。
なお電源の特性とは、インピーダンスやコンダクタンスの他、インパルス応答など、電源の周波数特性と相関を有する特性をいう。
【００１８】
入出力特性は、メイン電源のコンダクタンスとターゲット電源のコンダクタンスに応じていてもよい。なおコンダクタンスは、インピーダンスの逆数であるから、入出力特性は、インピーダンスの逆数に応じているとみなしてもよい。
【００１９】
入出力特性は、メイン電源のコンダクタンスとターゲット電源のコンダクタンスの差分に応じていてもよい。
【００２０】
補償回路は、差分に相当するコンダクタンスに、検出信号が示す電源電圧が印加されたときに流れる電流を示す制御信号を生成する算出部と、制御信号に応じた補償電流を発生する電流源と、を含んでもよい。
【００２１】
算出部は、アナログフィルタもしくはアナログ増幅器を含んでもよい。算出部は、デジタルフィルタを含んでもよい。
【００２２】
メイン電源およびターゲット電源それぞれが電気的に並列な複数の回路に分解できるとき、補償回路は、回路ごとに補償電流を計算する複数の算出部を含んでもよい。メイン電源およびターゲット電源のコンダクタンスを、複数の成分に分解し、成分ごとに個別に補償電流を制御することにより、回路設計が容易となり、また回路構成を簡素化できる。
【００２３】
本発明の別の態様は試験装置に関する。試験装置は上述のいずれかの電源回路を備えてもよい。
これにより、ＤＵＴが使用される実機環境をエミュレートすることができ、オーバーキルやテストエスケープを低減できる。
【００２４】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２５】
本発明のある態様によれば、所望の電源環境をエミュレートできる。
【図面の簡単な説明】
【００２６】
【図１】本発明者らが検討した補償回路を備える電源装置の構成を示すブロック図である。
【図２】実施の形態に係る電源装置のブロック図である。
【図３】図３（ａ）〜（ｄ）は、電源装置の原理を説明する図である。
【図４】図４（ａ）、（ｂ）は、回路網の一例の等価回路図であり、図４（ｃ）は、電源装置の構成例のブロック図である。
【図５】図５（ａ）、（ｂ）は、一般化された回路網および補償回路を示す図である。
【図６】図６（ａ）、（ｂ）は、補償回路の構成例を示す回路図である。
【図７】第１の構成例に係る補償回路を示す回路図である。
【図８】第２の構成例に係る補償回路を示す回路図である。
【図９】第３の構成例に係る補償回路を示す回路図である。
【図１０】図１０（ａ）、（ｂ）は、ＦＩＲフィルタのデジタル演算部の構成例を示す回路図である。
【図１１】図１１（ａ）〜（ｃ）は、ＩＩＲフィルタのデジタル演算部の構成例を示す回路図である。
【図１２】実施の形態に係る電源装置を備える試験装置のブロック図である。
【発明を実施するための形態】
【００２７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２９】
図２は、実施の形態に係る電源装置のブロック図である。電源装置１００は、回路３０に電源電圧ＶＤＤを供給する。回路３０は、半導体デバイスであってもよいし、基板上に搭載された複数の回路素子を含んでもよい。便宜的に、電源電圧ＶＤＤの供給先（発生ノード）を、電源端子３２と称する。
【００３０】
電源装置１００は、メイン電源１０２および補償回路１０４を備える。メイン電源１０２は、たとえば電源電圧ＶＤＤを目標電圧ＶＲＥＦに安定化する定電圧源である。メイン電源１０２の種類は特に限定されず、デジタル制御回路とＤ／Ａコンバータの組み合わせ、あるいはスイッチングレギュレータやリニアレギュレータなどを用いうる。
【００３１】
補償回路１０４の入力ＩＮには、電源電圧ＶＤＤに応じた検出信号ＶＳがフィードバックされる。また補償回路１０４の出力ＯＵＴは、電源電圧ＶＤＤの供給先の電源端子ＶＤＤと接続される。補償回路１０４は、検出信号ＶＳに応じた補償電流ｉＣＯＭＰを、電源電圧ＶＤＤの発生ノードである電源端子３２に注入（ソース）し、あるいは引き抜く（シンク）。以下、説明の簡潔化のため、ＶＳ＝ＶＤＤとするが、本発明はそれには限定されず、検出電圧ＶＳは、電源電圧ＶＤＤを分圧した信号であってもよいし、増幅した信号であってもよい。
【００３２】
補償回路１０４の入出力特性ｆＩＯは、メイン電源１０２の特性とエミュレーションの対象であるターゲット電源１１０の特性に応じて設定される。電源の特性とは、（i）インピーダンスや（ii）コンダクタンスの他、（iii）インパルス応答やステップ応答など、電源の周波数特性と相関を有する特性をいう。以下では、理解の容易化と説明の簡潔化のため、電源の特性として、コンダクタンスＧに着目する。
【００３３】
図３（ａ）〜（ｄ）は、電源装置１００の原理を説明する図である。図３（ａ）には、メイン電源１０２の等価回路図が示される。メイン電源１０２は、理想電源１０６と、回路網１０８を含む。回路網１０８は、メイン電源１０２の内部インピーダンスや、メイン電源１０２から回路３０に至る電源ライン、バイパスコンデンサなどのインピーダンスなどを含み、したがってメイン電源１０２の応答特性（周波数特性）を表している。メイン電源１０２は、電源電圧ＶＤＤの波形に影響を及ぼすすべての回路素子を含む回路ブロックに相当し、具体的にはスイッチングレギュレータやリニアレギュレータの本体に加えて、電源ライン、バイパスコンデンサ等も含む。ここでは明確化のために一例として、回路網１０８を、シャントキャパシタＣ，シリーズインダクタＬおよびシリーズ抵抗Ｒの組み合わせでモデル化しているが、本発明はそれには限定されない。
【００３４】
メイン電源１０２の回路網１０８のコンダクタンスをＧＭＡＩＮとする。回路網１０８のコンダクタンスは、回路網１０８の出力ノード（つまり電源電圧ＶＤＤの発生ノード）の電圧をｖ、回路網１０８に流れる電流をｉとしたとき、式（１）で表される。
ｉ＝ＧＭＡＩＮ×ｖ
なお理想電源１０６のインピーダンスはゼロと近似できる。図３（ａ）のコンダクタンスＧＭＡＩＮは、式（２）で表される。
ＧＭＡＩＮ＝１／ｊωＬ＋１／Ｒ＋ｊωＣ      …（２）
【００３５】
図３（ｂ）には、エミュレーションの対象のターゲット電源１１０の等価回路図が示される。ターゲット電源１１０についても、理想電源１１２と回路網１１４の組み合わせでモデル化することができる。回路網１１４のコンダクタンスをＧＴＧＴは、式（３）で表される。
ＧＴＧＴ＝１／ｊωＬ’＋１／Ｒ’＋ｊωＣ’      …（３）
【００３６】
図３（ｃ）は、図３（ａ）のメイン電源１０２に、回路網１１６を追加した電源回路１０２’である。回路網１１６は、ターゲット電源１１０のコンダクタンスＧＴＧＴとメイン電源１０２のコンダクタンスＧＭＡＩＮの差分に応じた補償コンダクタンスＧＣＯＭＰを有する。
ＧＣＯＭＰ＝ＧＴＧＴ−ＧＭＡＩＮ
【００３７】
図３（ｃ）において、電源端子３２からメイン電源１０２’側を見たコンダクタンスＧ’は、式（４）で表され、図３（ｂ）のターゲット電源１１０のコンダクタンスＧＴＧＴと一致する。
Ｇ’＝ＧＭＡＩＮ＋ＧＣＯＭＰ＝ＧＭＡＩＮ＋（ＧＴＧＴ−ＧＭＡＩＮ）＝ＧＴＧＴ      …（４）
【００３８】
回路網１１６に流れる電流ｉ’は、電源電圧ＶＤＤを用いて、式（５）で表される。
ｉ’＝ＧＣＯＭＰ×ＶＤＤ      …（５）
【００３９】
図３（ｄ）は、実施の形態に係る電源装置１００の等価回路図を示す。電源装置１００の補償回路１０４は、図３（ｃ）の回路網１１６に流れる電流ｉ’を発生する電流源である。ここで、補償回路１０４の入出力特性として、式（６）が成り立つとき、図３（ｄ）の電源装置１００と、図３（ｃ）の電源回路１０２’（すなわち図３（ｂ）のターゲット電源１１０）が等価となる。
ｉＣＯＭＰ＝ＧＣＯＭＰ×ＶＤＤ
【００４０】
つまり補償回路１０４の入力を、電源電圧ＶＤＤに応じた検出信号ＶＳ、その出力を補償電流ｉＣＯＭＰとしたときに、その入出力特性ｆＩＯを、ターゲット電源１１０のコンダクタンスＧＴＧＴとメイン電源１０２のコンダクタンスＧＭＡＩＮの差分にもとづいて設定すればよい。
【００４１】
以上が電源装置１００の原理である。この電源装置１００によれば、ターゲット電源１１０とメイン電源１０２それぞれの特性（たとえばコンダクタンス）にもとづいて補償回路１０４の入出力特性ｆＩＯを設定することにより、ターゲット電源１１０の電源環境をエミュレートすることができる。
【００４２】
本発明は、図２あるいは図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。
【００４３】
以下では、補償回路１０４の具体的な構成例を説明する。
【００４４】
図４（ａ）、（ｂ）は、回路網１０８（１１４）の一例の等価回路図であり、図４（ｃ）は、電源装置１００の構成例のブロック図である。図４（ａ）において理想電源１０６（１１２）は短絡でき、したがって図４（ｂ）の等価回路が得られる。つまり図４（ａ）の回路網１０８のコンダクタンスＧは、シャントキャパシタＣ、シリーズ抵抗Ｒ、シリーズインダクタＬそれぞれのコンダクタンスＧＣ，ＧＲ，ＧＬの並列接続と把握される。
Ｇ＝ＧＣ＋ＧＲ＋ＧＬ
【００４５】
メイン電源１０２におけるＬ，Ｒ，Ｃの値を、Ｌ１，Ｒ１，Ｃ１とし、それぞれのコンダクタンスをＧＬ１，ＧＲ１，ＧＣ１とする。
ＧＬ１＝１／ｊωＬ１
ＧＲ１＝１／Ｒ１
ＧＣ１＝ｊωＣ１
ＧＭＡＩＮ＝ＧＬ１＋ＧＲ１＋ＧＣ１
【００４６】
同様に、ターゲット電源１１０のＬ，Ｒ，Ｃの値を、Ｌ２，Ｒ２，Ｃ２とし、それぞれのコンダクタンスをＧＬ２，ＧＲ２，ＧＣ２とする。
ＧＬ２＝１／ｊωＬ２
ＧＲ２＝１／Ｒ２
ＧＣ２＝ｊωＣ２
ＧＴＧＴ＝ＧＬ２＋ＧＲ２＋ＧＣ２
【００４７】
コンダクタンスの差分（補償コンダクタンス）ＧＣＯＭＰは、式（６）となる。
ＧＣＯＭＰ＝ＧＴＧＴ−ＧＭＡＩＮ
＝ΔＧＬ＋ΔＧＲ＋ΔＧＣ
＝（ＧＬ２−ＧＬ１）＋（ＧＲ２−ＧＲ１）＋（ＧＣ２−ＧＣ１）    …（６）
【００４８】
ｉＣＯＭＰ＝ＧＣＯＭＰ×ＶＳ＝｛ΔＧＬ＋ΔＧＲ＋ΔＧＣ｝×ＶＳ
が成り立つから、Ｌ成分（誘導性）、Ｒ成分（抵抗性）、Ｃ成分（容量性）それぞれのコンダクタンスの差分ΔＧＬ，ΔＧＲ，ΔＧＣを、個別に補償すればよいことがわかる。この場合、補償回路１０４は、図４（ｃ）に示すように、Ｌ成分、Ｒ成分，Ｃ成分を補償する３つの補償ユニット１２０＿１〜１２０＿３に分けて構成することができる。補償ユニット１２０＿１の入出力特性はΔＧＬに応じて設定され、補償ユニット１２０＿２の入出力特性はΔＧＲに応じて設定され、補償ユニット１２０＿３の入出力特性はΔＧＣに応じて設定される。
【００４９】
図５（ａ）、（ｂ）は、一般化された回路網１０８（１１４）および補償回路１０４を示す図である。回路網１０８（１１４）を電源端子３２から望んだときに、複数Ｎ個の回路（枝）１２２の並列接続として表され、ｉ番目（１≦ｉ≦Ｎ）のシャント回路１２２のコンダクタンスがＧｉであり、全体のコンダクタンスが式（７）で表されるとき、補償回路１０４は、複数Ｎ個の補償ユニット１２０で構成することができる。
Ｇ＝Σｉ＝１：ＮＧｉ      …（７）
たとえばシャント回路１２２＿１は抵抗性のコンダクタンスを有し、シャント回路１２２＿２は誘導性のコンダクタンスを有し、シャント回路１２２＿３は容量性のコンダクタンスを有し、シャント回路１２２＿４は抵抗と容量の直列接続のコンダクタンスを有し、シャント回路１２２＿５は抵抗とインダクタの直列接続のコンダクタンスを有し、シャント回路１２２＿６は、抵抗、容量、インダクタの直列接続のコンダクタンスを有する。この考えを導入することにより、補償回路１０４の設計を簡素化できる。
【００５０】
図６（ａ）、（ｂ）は、補償回路１０４の構成例を示す回路図である。図６（ａ）の補償回路１０４は、算出部１３０および電流源１３２を備える。補償回路１０４が図５に示したように複数の補償ユニット１２０を備える場合、補償ユニット１２０それぞれが、算出部１３０および電流源１３２を含む。
算出部１３０は、差分に相当するコンダクタンスΔＧに、検出信号ＶＳが示す電源電圧ＶＤＤが印加されたときに流れる電流を示す制御信号ＶＣＮＴを生成する。
ＶＣＮＴ＝ΔＧ×ＶＤＤ
【００５１】
電流源１３２は、制御信号ＶＣＮＴに応じた補償電流ｉＣＯＭＰを発生する。すなわち電流源１３２は、変換ゲインＡを有するＶ／Ｉ変換回路、あるいはトランスコンダクタンスアンプと把握することもできる。
ｉＣＯＭＰ＝ＶＣＮＴ×Ａ
【００５２】
図６（ｂ）の補償回路１０４は、図５（ｂ）に示すように複数の補償ユニット１２０を含む補償回路１０４に対応しており、複数の補償ユニット１２０の間で、電流源１３２が共有される。算出部１３０は補償ユニット１２０ごとに設けられ、加算器１３３は、複数の補償ユニット１２０＿１〜１２０＿Ｎが生成した制御信号ＶＣＮＴ１〜ＶＣＮＴＮを加算する。電流源１３２は加算された制御信号ＶＣＮＴを補償電流ｉＣＯＭＰに変換する。
【００５３】
補償回路１０４は、以下で説明するように、アナログ回路、デジタル回路もしくはそれらの組み合わせで構成することができる。
【００５４】
（アナログ回路による実装）
図７は、第１の構成例に係る補償回路１０４ａを示す回路図である。図７の補償回路１０４ａにおいて、算出部１３０ａは、オペアンプを用いた反転増幅器あるいはフィルタで構成される。具体的には算出部１３０ａは、オペアンプ１３４、入力回路１３６および帰還回路１３８を備える。入力回路１３６のインピーダンスをＺＩＮ、帰還回路１３８のインピーダンスをＺＦＢとするとき、算出部１３０ａの入出力特性は、式（７）で表され、補償電流ｉＣＯＭＰは式（８）で表される。なおここでは、補償電流ｉＣＯＭＰは、負がシンク電流に、正がソース電流に対応するものとする。
ＶＣＮＴ＝−ＺＦＢ／ＺＩＮ×ＶＳ      …（７）
ｉＣＯＭＰ＝ＶＣＮＴ×Ａ＝−Ａ×ＺＦＢ／ＺＩＮ×ＶＳ      …（８）
なお、電流源１３２の変換ゲインＡを負とすることで、ｉＣＯＭＰは正、すなわちソース電流となり、負性のインピーダンス（抵抗、キャパシタ、インダクタンスなど）を補償することができる。
【００５５】
図７の補償回路１０４ａは、容量性、抵抗性、誘導性あるいはそれらの組み合わせのコンダクタンスを補償することができる。
【００５６】
（容量性コンダクタンス）
たとえば図４（ｃ）の補償ユニット１２０＿３のように、容量性のコンダクタンスを補償する場合、入力回路１３６をキャパシタＣＩＮで、帰還回路１３８を抵抗ＲＦＢで構成すればよい。この場合、ＺＩＮ＝１／（ｊωＣＩＮ）であり、補償電流ｉＣＯＭＰは以下の式で表される。
ｉＣＯＭＰ＝−Ａ×ＲＦＢ／（ｊωＣＩＮ）−１×ＶＳ
補償すべきコンダクタンスがΔＧＣ＝ｊωＣで表され、ＶＳ＝ＶＤＤである場合には、式（９）を満たすように、Ａ，ＲＦＢ，ＣＩＮの値を設計すればよい。
ｊωＣ＝−Ａ×ＲＦＢ／（ｊωＣＩＮ）−１      …（９）
【００５７】
（抵抗性コンダクタンス）
たとえば図４（ｃ）の補償ユニット１２０＿２のように、抵抗性のコンダクタンスを補償する場合、入力回路１３６を抵抗ＲＩＮで、帰還回路１３８を抵抗ＲＦＢで構成すればよい。この場合、ＺＩＮ＝ＲＩＮであり、補償電流ｉＣＯＭＰは以下の式で表される。
ｉＣＯＭＰ＝−Ａ×ＲＦＢ／ＲＩＮ×ＶＳ
補償すべきコンダクタンスの差分がΔＧＲ＝１／Ｒであり、ＶＳ＝ＶＤＤである場合には、式（１０）を満たすように、Ａ，ＲＦＢ，ＲＩＮの値を設計すればよい。
１／Ｒ＝−Ａ×ＲＦＢ／ＲＩＮ      …（１０）
【００５８】
（抵抗性＋容量性のコンダクタンス）
補償回路１０４ａ（あるいは補償ユニット１２０ａ）が補償すべきコンダクタンスの差分が、抵抗Ｒと容量Ｃの直列接続である場合、入力回路１３６をＲＩＮとＣＩＮの直列接続で、帰還回路１３８を抵抗ＲＦＢで構成すればよい。この場合、ＺＩＮ＝ＲＩＮ＋（ｊωＣＩＮ）−１であり、補償電流ｉＣＯＭＰは以下の式で表される。
ｉＣＯＭＰ＝−Ａ×ＲＦＢ／｛ＲＩＮ＋（ｊωＣＩＮ）−１｝×ＶＳ
補償すべきコンダクタンスの差分ΔＧが、ΔＧ＝１／｛Ｒ＋（ｊωＣ）−１｝であり、ＶＳ＝ＶＤＤである場合、Ｒ＝ＲＩＮ／（ＲＦＢ×Ａ）、Ｃ＝−ＣＩＮ×ＲＦＢ×Ａを満たすように、Ａ，ＲＦＢ，Ｒ，Ｃを設計すればよい。
【００５９】
（誘導性コンダクタンス）
図４（ｃ）の補償ユニット１２０＿１のように、誘導性のコンダクタンスを補償する場合、入力回路１３６を抵抗ＲＩＮで、帰還回路１３８をキャパシタＣＦＢで構成すればよい。この場合、ＺＩＮ＝ＲＩＮ，ＺＦＢ＝（ｊωＣＦＢ）−１であり、補償電流ｉＣＯＭＰは以下の式で表される。
ｉＣＯＭＰ＝−Ａ／（ｊωＣＦＢＲＩＮ）×ＶＳ
補償すべきコンダクタンスがΔＧＣ＝１／ｊωＬで表され、ＶＳ＝ＶＤＤである場合には、式（１１）を満たすように、Ａ，ＲＩＮ，ＣＦＢの値を設計すればよい。
Ｌ＝−ＣＦＢ×ＲＩＮ／Ａ      …（１１）
【００６０】
（抵抗性＋誘導性コンダクタンス）
補償すべきコンダクタンスの差分が、インダクタＬと抵抗Ｒの直列接続である場合、入力回路１３６を抵抗ＲＩＮで、帰還回路１３８を抵抗ＲＦＢとキャパシタＣＦＢの並列接続で構成すればよい。
ＺＩＮ＝ＲＩＮ
ＺＦＢ＝１／（ＲＦＢ−１＋ｊωＣＦＢ）
ｉＣＯＭＰ＝−Ａ／（ＲＩＮ／ＲＦＢ＋ｊωＣＦＢＲＩＮ）×ＶＳ
補償すべきコンダクタンスが、ΔＧ＝１／（Ｒ＋ｊωＬ）で表されるとき、
Ｒ＝ＲＩＮ／ＲＦＢ／Ａ
Ｌ＝ＣＦＢＲＩＮ／Ａ
を満たすように、Ａ，ＲＩＮ，ＲＦＢ，ＣＦＢの値を設計すればよい。
【００６１】
図８は、第２の構成例に係る補償回路１０４ｂを示す回路図である。この補償回路１０４ｂは、抵抗性、誘導性、容量性の直列接続のコンダクタンスを補償することができる。算出部１３０ｂは、オペアンプ１４０、抵抗Ｒ１，Ｒ２、キャパシタＣ１，Ｃ２を含む。算出部１３０ｂの入出力特性は、式（１２）で表される。
ＶＣＮＴ＝｛ｊωＣ１Ｒ１＋（ｊωＣ２Ｒ２）−１＋（Ｃ１＋Ｃ２）／Ｃ２×Ｒ１／Ｒ２｝−１×ＶＳ
ｉＣＯＭＰ＝−Ａ×ＶＣＮＴ
＝−Ａ／｛ｊωＣ１Ｒ１＋（ｊωＣ２Ｒ２）−１＋（Ｃ１＋Ｃ２）／Ｃ２×Ｒ１／Ｒ２｝×ＶＳ
…（１２）
【００６２】
補償すべきコンダクタンスの差分ΔＧが、Ｌ，Ｃ，Ｒの直列接続であり、ΔＧ＝｛ｊωＬ＋（ｊωＣ）−１＋Ｒ｝であるとき、
Ｌ＝Ｃ１Ｒ１／Ａ
Ｃ＝ＡＣ２Ｒ２
Ｒ＝（Ｃ１＋Ｃ２）／Ｃ２×Ｒ１／Ｒ２／Ａ
を満たすように、回路定数を定めればよい。
【００６３】
当業者によれば、ここで例示した補償回路１０４以外にも、さまざまな回路構成を取り得ること、またそれらも本発明に含まれることが理解される。
【００６４】
（デジタル回路による実装）
図９は、第３の構成例に係る補償回路１０４ｃを示す回路図である。算出部１３０ｃは、Ａ／Ｄコンバータ１５０、デジタル演算部１５２、Ｄ／Ａコンバータ１５４を含む。Ａ／Ｄコンバータ１５０は、検出信号ＶＳをデジタル値ＤＳに変換する。デジタル演算部１５２は、デジタル演算処理によって、上述の算出部１３０に対応する演算を行い、制御信号ＶＣＮＴに相当する制御値ＤＣＮＴを生成する。Ｄ／Ａコンバータ１５４は、制御値ＤＣＮＴをアナログの制御信号ＶＣＮＴに変換する。Ｄ／Ａコンバータ１５４および電流源１３２を、電流ＤＡＣとして一体に構成してもよい。
【００６５】
たとえばデジタル演算部１５２は、デジタルフィルタで構成することができる。フィルタは、ＩＩＲ（Infinite Impulse Response）フィルタ、ＦＩＲ（Finite Impulse Response）フィルタのいずれで構成してもよい。図１０（ａ）、（ｂ）は、ＦＩＲフィルタのデジタル演算部１５２ａの構成例を示す回路図である。図１０（ａ）は、直接型、図１０（ｂ）は転置型である。タップ係数ａ０〜ａＮ−１は、メイン電源１０２の応答特性およびターゲット電源１１０の応答特性にもとづいて算出される伝達特性にもとづいて定めればよい。伝達特性は具体的には、電源電圧波形から補償電流波形への変換特性、言い換えればコンダクタンスＧＭＡＩＮとＧＴＧＴの差分から計算することができる。
【００６６】
図１１（ａ）〜（ｃ）は、ＩＩＲフィルタのデジタル演算部１５２ｂの構成例を示す回路図である。図１１（ａ）は、一次ＩＩＲフィルタであり、その伝達特性は、以下の式で与えられる。ｚ−１は遅延要素を表す。
Ｈ（ｚ）＝１／（１−ａｚ−１）
である。図１１（ｂ）、（ｃ）はそれぞれ、直接型Ｉ構成、直接型ＩＩ構成の２次のＩＩＲフィルタであり、それらの伝達特性は、タップ係数ａ１〜ａ２，ｂ０〜ｂ２を用いて以下の式で与えられる。
Ｈ（ｚ）＝（ｂ０＋ｂ１ｚ−１＋ｂ２ｚ−２）／（１−ａ１ｚ−１−ａ２ｚ−２）
【００６７】
当業者によれば、補償回路１０４に要求される所望の入出力特性が得られるように、フィルタのタップ係数を適宜計算することができるため、計算手法については説明を省略する。
【００６８】
デジタル演算部１５２は、デジタルフィルタに代えて、プロセッサとソフトウェアプログラムの組み合わせで構成してもよい。
【００６９】
最後に、電源装置１００の用途を説明する。図１２は、実施の形態に係る電源装置１００を備える試験装置２のブロック図である。図１２には試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。
【００７０】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置２に対して出力する。図１２には、ＤＵＴ１からの信号を評価するための構成は省略されている。
【００７１】
試験装置２は、上述した電源装置１００、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲを備える。
【００７２】
試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。試験装置２のうち、第１〜第４チャンネルＣＨ１〜ＣＨ４は、ＤＵＴ１にテストパターンを供給する試験ユニットである。
【００７３】
電源装置１００は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧ＶＤＤを生成する。したがってＤＵＴ１およびピンＰ１が、上述の回路３０および電源端子３２に対応する。電源装置１００は、メイン電源１０２および補償回路１０４を備える。
【００７４】
メイン電源１０２の応答特性（周波数特性）Ｓ１はあらかじめ測定され、あるいはシミュレーションによって求められており、補償回路１０４に保持されている。応答特性Ｓ１のデータ形式は特に限定されないが、たとえば上述したように、回路網１０８のコンダクタンスやインピーダンス、インパルス応答などであってもよく、メモリに保持されている。試験装置２による試験の開始に先立って、試験装置２においてエミュレートしたいターゲット電源１１０の応答特性Ｓ２が入力される。補償回路１０４の入出力特性は、メイン電源１０２の応答特性と、入力されたターゲット電源１１０の応答特性にもとづいて設定される。
【００７５】
以上が試験装置２の構成である。この試験装置２によれば、任意の、たとえばＤＵＴ１が搭載される実機の電源環境をターゲット電源１１０としてエミュレートすることができる。これにより、実動作環境と同じ条件でＤＵＴ１を試験することができ、これによりオーバーキルやテストエスケープを抑制できる。
【００７６】
あるいは電源装置１００のエミュレーション機能を、実機の電源回路の設計に活用することが可能である。たとえば、とあるターゲット電源１１０の応答特性をエミュレートして、そのときの歩留まりを測定し、歩留まりが低ければ、応答特性を修正する。これを許容される歩留まりが得られるまで繰り返し、最終的な目標の応答特性を決定する。そして目標の応答特性が得られるように、実機の電源を設計することができる。
【００７７】
また電源装置１００のうち、メイン電源１０２は従来の試験装置２に備わっているハードウェアであり、新たに追加されるのは補償回路１０４のみである。補償回路１０４は、たとえば算出部１３０と電流源１３２で構成することができ、仮に全チャンネルに補償回路１０４を設けたとしても、試験装置２のコスト増はたいした問題とはならず、従来のテストパターンにもとづくフィードフォワードによる補償電流の生成に比べて、試験コストを下げることができる。
【００７８】
また、電源装置１００は、予測制御（フィードフォワード制御）ではなく、フィードバック制御であるため、ＤＵＴの特性の個体ばらつきなど、未知の変動成分を含めて、補償することができる。これにより各ＤＵＴの特性をあらかじめ測定する必要がないため、試験コストは一層低くなる。
【００７９】
また、電源装置１００を用いると、デバイスの動作条件（テストパターンＳＴＥＳＴ）が不要であるため、適用範囲も限定されない。
【００８０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００８１】
（第１変形例）
図７、図８では、算出部１３０を反転型の増幅器（フィルタ）で構成したがそれには限定されず、非反転型の増幅器（フィルタ）で構成することも可能である。
【００８２】
（第２変形例）
図５では、回路網１０８（回路網１１４）を、並列な複数のシャント回路１２２に分解したが本発明はそれには限定されない。たとえばシャント回路１２２＿ｉの上側の端子と、シャント回路１２２＿ｉ＋１の上側の端子の間には、シリーズ回路が挿入されてもよい。つまり回路網１０８は、シャント回路、シリーズ回路を組み合わせて表現することが可能である。
【００８３】
（第３変形例）
実施の形態では、図５（ａ）、（ｂ）を参照して説明したように、分解されたひとつのシャント回路（あるいはシリーズ回路）１２２を、ひとつの補償ユニット１２０に対応付けたが、本発明はそれには限定されない。算出部１３０を、デジタルフィルタで構成する場合には、フィルタのタップ係数を適切に設定することにより、複数の回路１２２を、ひとつの補償ユニット１２０で補償することが可能となる。あるいは算出部１３０をアナログ回路で構成する場合においても、増幅器（フィルタ）の回路構成を変更することで、複数の回路１２２を、ひとつの補償ユニット１２０で補償することが可能となる。
【００８４】
（第４変形例）
実施の形態では、電源装置１００の用途として試験装置２を説明したが、それに限定されない。一般的な電子機器、産業機器、車載機器、家電製品等においても、既存の電源回路（メイン電源）に補償回路１０４を追加することで、所望の電源特性を得ることができる。
【００８５】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８６】
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、ＤＲ…ドライバ、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、３０…回路、３２…電源端子、１００…電源装置、１０２…メイン電源、１０４…補償回路、１０６…理想電源、１０８…回路網、１１０…ターゲット電源、１１２…理想電源、１１４，１１６…回路網、１２０…補償ユニット、１２２…回路、１３０…算出部、１３２…電流源、１３４…オペアンプ、１３６…入力回路、１３８…帰還回路、１５０…Ａ／Ｄコンバータ、１５２…デジタル演算部、１５４…Ｄ／Ａコンバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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