(57)【特許請求の範囲】
【請求項１】
複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる液晶表示装置であって、
前記画素は、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
入力された映像信号の各フレームデータについて、表示期間が１フレーム期間よりも短いサブフレームを複数用いて表示するためのサンプリングを、前記列データ線を介して行う第１のスイッチング部と、
前記第１のスイッチング部と共にＳＲＡＭを構成し、前記第１のスイッチング部が前記サンプリングしたサブフレームデータを保持する第１の保持部と、
前記第１の保持部が保持した前記サブフレームデータを出力させる第２のスイッチング部と、
前記第２のスイッチング部と共にＤＲＡＭを構成し、前記第２のスイッチング部を通して入力される前記第１の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の保持部と、
前記複数の画素に行単位で、前記サブフレームデータを前記第１の保持部に書き込むことを繰り返し、前記サブフレームデータが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング部をオンにして、前記第１の保持部に保持された前記サブフレームデータにより前記複数の画素の前記第２の保持部の記憶内容を書き換える動作を前記サブフレーム毎に行う画素制御部とを備え、
前記画素の前記第１のスイッチング部に接続されている第１の列データ線が接続されると共に、所定の固定電圧が印加されるセンスアンプとを備え、
前記第１の保持部は、第１のインバータ及び第２のインバータを含み、前記第１のインバータの入力端子は前記第２のインバータの出力端子及び前記第１のスイッチング部に接続されており、前記第２のインバータの入力端子は前記第１のインバータの出力端子及び前記第２のスイッチング部に接続されており、前記第１のインバータの駆動力は前記第２のインバータの駆動力より大である
ことを特徴とする液晶表示装置。
【請求項２】
前記請求項１に記載の液晶表示装置の検査方法であって、
前記画素の前記第１のスイッチング部に接続されている前記第１の列データ線に１ビットの検査用信号を入力するステップと、
前記画素のＳＲＡＭに前記検査用信号をラッチするステップと、
前記画素の前記第２のスイッチング部をオンにして、前記画素のＳＲＡＭにラッチした前記検査用信号を前記画素の前記ＤＲＡＭにラッチするステップと、
前記画素の前記第２のスイッチング部をオンにして、前記画素のＤＲＡＭにラッチした前記検査用信号を前記画素のＳＲＡＭに読み出すステップと、
前記ラッチされた前記検査用信号を前記第１の列データ線に供給するステップと、
前記供給された前記検査用信号と、前記所定の固定電圧とに基づく電位差を前記センスアンプにより増幅するステップと
を含むことを特徴とする液晶表示装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及び液晶表示装置検査方法に係り、構成する画素の小型化を可能
にすると共に、画素検査を正確に行うことを可能とする液晶表示装置及び液晶検査方法に
関する。
【背景技術】
【０００２】
従来から、液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式
が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（
例えば、動画像の場合には１画像の表示単位である１フレーム）を複数のサブフレームに
分割し、表示されるべき階調にあわせて、それらのサブフレームを組み合わせて、各画素
の駆動を行う。表示されるべき階調は、所定の期間内に占める画素の駆動期間の割合によ
って定まる。そして、所定の期間内に占める画素の駆動期間の割合は、分割された各サブ
フレームの組み合わせによって定まる。
【０００３】
前述のようなサブフレーム駆動方式を採用した液晶表示装置として、例えば特許文献１
に記載されているように、各画素が、マスターラッチ、スレーブラッチ、液晶表示素子、
及び第１〜第３の計３つのスイッチングトランジスタとから構成されるものが知られてい
る。
【０００４】
この場合、各画素では、マスターラッチは２つの入力端子のうち、一方の入力端子に対
しては、第１のスイッチングトランジスタを通して１ビットの第１のデータが印加される
と共に、他方の入力端子に対しては、第２のスイッチングトランジスタを通して、第１の
データとは相補的な関係にある１ビットの第２のデータが印加される。そして行走査線を
介した行選択信号の印加に基づき、対象となる画素が選択されると、これら第１のスイッ
チングトランジスタ及び第２のスイッチングトランジスタがオン状態となり、第１のデー
タが書き込まれる。第１のデータが論理値「１」で、第２のデータが論理値「０」のとき
、その画素はデータに基づいた表示を行う。
【０００５】
あるサブフレーム期間内で、全ての画素に対して上述したような動作により各データが
書き込まれた後、そのサブフレーム期間内で、全画素の第３のスイッチングトランジスタ
がオン状態とされる。そして、マスターラッチに書き込まれたデータが同時にスレーブラ
ッチへ読み出される。そしてスレーブラッチされたデータが液晶表示素子の画素電極に、
そのスレーブラッチでラッチされたデータを印加する。サブフレーム毎に前述の一連の動
作が繰り返され、１フレーム期間内の全てのサブフレームの組み合わせに基づき、所望の
階調表示が行われる。
【０００６】
すなわち、サブフレーム駆動方式を採用した液晶表示装置では、１フレーム期間内に存
在する全てのサブフレームについて、同一又は異なる所定の表示期間が各サブフレームに
割り当てられている。そして、各画素は、最大階調表示時は全てのサブフレームで白表示
を行い（表示とされ）、最小階調表示時は全てのサブフレームが白表示を行わない（非表
示とされる、換言すれば黒表示とされる）。そして最大階調表示時および最小階調表示時
以外の場合は、表示される階調に応じて、表示されるサブフレームが選択される。なお、
この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段
ラッチ構成のデジタル駆動方式を用いている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００１−５２３８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の従来の液晶表示装置では、各画素内の２つのラッチはそれぞれ、
いわゆるＳＲＡＭ（Static Random Access Memory）で構成されるため、回路を構成する
トランジスタの数が多くなってしまう。そのため、画素の小型化が困難であるという問題
を有している。
【０００９】
また、前述の従来の液晶表示装置の各画素は通常、シフトレジスタなどを含んだ回路を
構成したシリコンバックプレーンを用いるが、これは大規模半導体集積回路（ＬＳＩ:Lar
ge Scale Integrated circuit）工程を介して作成される。ウェハ作成後のプローブ検査
において、画素検査が正常に行えない課題という問題を有している。この問題は、画素検
査が行われる場合、列データ線にデータを入力してその入力データをＳＲＡＭに書き込ん
だ後、正常に書き込まれたかどうかを検査するため、列データ線からＳＲＡＭに書き込ま
れたデータを読み出すが、このとき列データ線に溜まっていた電荷によってＳＲＡＭが書
き換わってしまう可能性があるために生じる。
【００１０】
これまでの議論に加えて、前述した特許文献１に記載されている液晶表示装置は２つの
相補ビット線をもつ２スイッチ型のＳＲＡＭであるが、関連する従来技術として、１つの
ビット線と１つのスイッチで構成される１スイッチ型のＳＲＡＭを採用した場合の問題に
ついても述べる。
【００１１】
例えば、いわゆるフルハイビジョン（ＦＨＤ）の解像度を有する液晶表示装置の場合、
画面縦方向の画素数は１０８０画素となり、各列データ線の容量は１ｐＦ程度になる。例
えば、列データ線が“Ｌ”レベルで０Ｖとする。そして例えば、列データ線に接続された
スイッチングトランジスタと共にＳＲＡＭを構成する、互いに、第１のインバータの入力
端子が第２のインバータの出力端子に接続され、また第２のインバータの入力端子が第１
のインバータの入力端子し接続された２つのインバータのうち、上記スイッチングトラン
ジスタに接続された方のインバータの入力端子の電圧が“Ｈ”レベルで３.３Ｖとする。
この場合、画素検査を行うためにＳＲＡＭに書き込まれたデータを列データ線から読み出
すことを目的として上記スイッチングトランジスタをオン状態としたときに、そのスイッ
チングトランジスタに出力端子が接続された他方のインバータを構成しているＰチャネル
ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（以下、ＰＭＯＳトラン
ジスタという）を通して電源から、上記の１ｐＦ程度の電荷容量に充電されることになる
。
【００１２】
このとき、上記の他方のインバータを構成しているトランジスタの駆動力は、上記の一
方のインバータを構成しているトランジスタの駆動力よりも小さいため、充電時間が長く
なる傾向がある。そのため必要な充電が完全に行われないまま、上記の一方のインバータ
の入力端子の電圧がその反転電圧を下回ってしまう傾向を有する。そして、上記の一方の
インバータの入力端子の電圧、すなわちＳＲＡＭの書き込まれるべきデータが書き換えら
れてしまう。このため、ＳＲＡＭのデータを列データ線に出力することができず、正確な
画素検査が行えないという問題が有る。
【００１３】
本発明は以上の点に鑑みなされたもので、構成する画素の小型化を可能にすると共に、
画素検査を正確に行うことを可能とする液晶表示装置及びその画素検査方法を提供するこ
とを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記目的を達成するため、複数本の列データ線と複数本の行走査線とが交差
する各交差部に設けられた複数の画素からなる液晶表示装置であって、前記画素は、対向
する画素電極と共通電極との間に液晶が充填封入された表示素子と、入力された映像信号
の各フレームデータについて、表示期間が１フレーム期間よりも短いサブフレームを複数
用いて表示するためのサンプリングを、前記列データ線を介して行う第１のスイッチング
部と、前記第１のスイッチング部と共にＳＲＡＭを構成し、前記第１のスイッチング部が
前記サンプリングしたサブフレームデータを保持する第１の保持部と、前記第１の保持部
が保持した前記サブフレームデータを出力させる第２のスイッチング部と、前記第２のス
イッチング部と共にＤＲＡＭを構成し、前記第２のスイッチング部を通して入力される前
記第１の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出
力データを前記画素電極に印加する第２の保持部と、前記複数の画素に行単位で、前記サ
ブフレームデータを前記第１の保持部に書き込むことを繰り返し、前記サブフレームデー
タが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての
前記第２のスイッチング部をオンにして、前記第１の保持部に保持された前記サブフレー
ムデータにより前記複数の画素の前記第２の保持部の記憶内容を書き換える動作を前記サ
ブフレーム毎に行う画素制御部とを備え、前記画素に接続されている第１のデータ線が接
続されると共に、所定の固定電圧が印加されるセンスアンプとを備えることを特徴とする
液晶表示装置を提供する。
【００１５】
また本発明は、上記目的を達成するため、前述の液晶表示装置の検査方法であって、前
記画素に接続されている前記第１のデータ線に１ビットの検査用信号を入力するステップ
と、記第画素のＳＲＡＭに前記検査用信号をラッチするステップと、前記ラッチされた前
記検査用信号を前記第１のデータ線に供給するステップと、前記供給された前記検査用信
号と、前記所定の固定電圧とに基づく電位差を前記センスアンプにより増幅するステップ
とを備えることを特徴とする液晶表示装置の検査方法を提供する。
【発明の効果】
【００１６】
本発明によれば、構成する画素の小型化を可能にすると共に、画素検査を正確に行うこ
とを可能とする液晶表示装置及びその画素検査方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態に係る液晶表示装置１の全体構成図である。
【図２】本発明の第１の実施の形態に係る回路図である。
【図３】本発明の実施の形態に係るインバータの一例の回路図である。
【図４】本発明の実施の形態に係る画素１２の断面構造図の例である。
【図５】本発明の実施の形態に係る液晶表示装置１の画素１２の書き込み／読み出し動作を説明するためのタイミングチャートである。
【図６】本発明の実施の形態に係る液晶表示装置１の液晶の、飽和電圧および液晶の閾値電圧の２値重みつきパルス幅変調データとしての多重化を説明図である。
【図７】本発明の実施の形態に係るセンスアンプ回路の構成図である。
【図８】本発明の実施の形態に係る画素検査の動作説明用タイミングチャートである。
【図９】本発明の実施の形態に係る液晶表示装置１のＤＲＡＭをオンした場合とオフした場合を説明する画素回路の模式図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態
に係る液晶表示装置１のブロック図である。液晶表示装置１は、複数の画素１２が規則的
に配置された画像表示部と、タイミングジェネレータと、垂直シフトレジスタと、データ
ラッチ回路と、水平ドライバと、センスアンプと、画素読み出し用シフトレジスタとから
構成される。
【００１９】
水平ドライバは、水平シフトレジスタと、ラッチ回路と、レベルシフタ／画素ドライバ
とから構成される。また、画素読み出し用シフトレジスタは、１行分の画素数に相当する
段数を有するシフトレジスタである。
【００２０】
画像表示部は、垂直シフトレジスタに一端が接続されて行方向（Ｘ方向）に延在するｍ
本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍと、レベルシフタ／画素ドライバに一端
が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ１
〜ｄｎとが交差する各交差部に設けられ、二次元マトリクス状に配置された、それぞれ（
ｍ×ｎ）／２個ずつの画素１２から構成される（図１では、画像表示部を破線で囲んだブ
ロックで示す。）。画像表示部内の全ての画素１２は、一端がタイミングジェネレータに
接続されたトリガパルス用トリガ線ｔｒｉｇ及びｔｒｉｇｂに共通接続されている。
【００２１】
正転トリガパルス用トリガ線ｔｒｉｇが伝送する正転トリガパルスと、反転トリガパル
ス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスとは、常に逆論理値の関係（相補的
な関係）にある。
【００２２】
タイミングジェネレータは、上位装置から垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、
基本クロックＣＬＫといった外部信号を入力信号として受ける。そしてタイミングジェネ
レータは、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、Ｈ
スタートパルスＨＳＴ、クロック信号ＶＣＫ及びクロック信号ＨＣＫ、ラッチパルスＬＴ
、トリガパルスｔｒｉｇ／ｔｒｉｇｂ、画素読み出し用シフトレジスタクロック信号ＴＣ
Ｋ／ＴＣＫｂなどの各種の内部信号を生成する。
【００２３】
上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であ
る。交流化信号ＦＲは、画像表示部を構成する画素１２Ａ及び画素１２Ｂ内の液晶表示素
子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。スタートパルスＶＳ
Ｔは、後述する各サブフレームの開始のタイミングで出力されるパルス信号である。この
スタートパルスＶＳＴによって、サブフレームの切替わりが制御される。
【００２４】
スタートパルスＨＳＴは、水平シフトレジスタに入力する開始タイミングに出力される
パルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタにおける１水平走査期間
（１Ｈ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングにあわせて
垂直シフトレジスタがシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタに
おけるシフトクロックであり、３２ビット幅でデータをシフトしていくための信号である
。ラッチパルスＬＴは、水平シフトレジスタが水平方向の１行の画素数分のデータをシフ
トし終わったタイミングで出力されるパルス信号である。
【００２５】
また、タイミングジェネレータは、正転トリガパルスを、正転トリガパルス用トリガ線
ｔｒｉｇを通して、また反転トリガパルスを、反転トリガパルス用トリガ線ｔｒｉｇｂを
通して画像表示部内の全画素１２に供給する。正転トリガパルスと反転トリガパルスとは
、画像表示部内の画素１２に設けられた（図１では図示を省略した）第１の信号保持手段
に対し順次、データの書き込みが完了された直後に出力される。そして、そのサブフレー
ム期間内で、画像表示部内の全画素１２の第１の信号保持手段のデータが同じ画素内の（
図１では図示を省略した）第２の信号保持手段に一度に転送される。なお、第１の信号保
持手段及び第２の信号保持手段については、後に詳述する。
【００２６】
垂直シフトレジスタは、それぞれのサブフレームの最初に供給されるＶスタートパルス
ＶＳＴを、クロック信号ＶＣＫに従って転送する。そして垂直シフトレジスタは、行走査
線ｇ１〜ｇｍに対して行走査信号を１Ｈ単位で順次排他的に供給する。また垂直シフトレ
ジスタは、１フレーム期間では全ての行走査線ｇ１〜ｇｍに行走査線を供給する。これに
より、１フレーム期間において、画像表示部において最も上にある行走査線ｇ１から最も
下にある行走査線ｇｍまで、行走査線が１本ずつ順次１Ｈ単位で選択されていく。
【００２７】
データラッチ回路は、図示しない外部回路から供給される１サブフレーム毎に分割され
た３２ビット幅のデータを、上位装置からの基本信号ＣＬＫに基づいてラッチした後、基
本信号ＣＬＫに同期して水平シフトレジスタへ出力する。
【００２８】
ここで、映像信号の１フレームが、その映像信号の１フレーム期間より短い表示期間を
持つ複数のサブフレームに分割されて、それらサブフレームの組み合わせによって階調表
示が行われる本実施の形態では、前述したような画素と周辺回路の外部にある上位構成回
路において、映像信号の画素毎の階調を示す階調データが、上記複数のサブフレーム全体
で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに
変換される。そして、これら画素と周辺回路の外部にある上位構成回路において、更に同
じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット
幅のデータとしてデータラッチ回路に供給している。
【００２９】
水平シフトレジスタは、１ビットシリアルデータの処理系でみた場合、タイミングジェ
ネレータから１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、デ
ータラッチ回路から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシ
フトする。ラッチ回路は、水平シフトレジスタが画像表示部の１行分の画素数ｎと同じｎ
ビット分のデータをシフトし終わった時点で、タイミングジェネレータから供給されるラ
ッチパルスＬＴに従って、水平シフトレジスタから並列に供給されるｎビット分のデータ
（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素
ドライバのレベルシフタへ出力する。
【００３０】
ラッチ回路へのデータ転送が終了すると、タイミングジェネレータからＨスタートパル
スが再び出力され、水平シフトレジスタはクロック信号ＨＣＫに従ってデータラッチ回路
からの３２ビット幅のデータのシフトを再開する。
【００３１】
レベルシフタ／画素ドライバに設けられたレベルシフタは、ラッチ回路によりラッチさ
れて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを、液晶
駆動電圧までレベルシフトする。レベルシフタ／画素ドライバに設けられた画素ドライバ
は、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータを、ｎ本の列デ
ータ線ｄ１〜ｄｎに並列に出力する。
【００３２】
水平ドライバを構成する水平シフトレジスタ、ラッチ回路、及びレベルシフタ／画素ド
ライバは、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１
Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査
期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそ
れぞれｎ本の列データ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。
【００３３】
ここで、列データ線ｄ１〜ｄｎはセンスアンプに接続されており、微弱な電位信号差を
増幅してＶＤＤ、ＧＮＤ信号（ここでＶＤＤは電源電圧、ＧＮＤは基準電圧）に変換し、
変換された各画素検査信号は、ＴＥＳＴをオンすることによって１Ｈの半分の画素数分の
画素検査信号が一斉に画素読み出し用シフトレジスタに格納される。その後、ＴＥＳＴを
オフ制御し、画素読み出し用シフトレジスタに画素検査信号をラッチする。画素読み出し
用シフトレジスタクロック信号ＴＣＫは、２本の列データ線毎に配置されたセンスアンプ
から入力された信号を転送するためのクロックである。ＴＣＫ/ＴＣＫｂに従って画素検
査された信号がシリアルに出力端子ＴＯＵＴから順次読み出される。
【００３４】
画像表示部を構成する複数の画素１２のうち、垂直シフトレジスタからの行走査信号に
より選択された１行ずつの画素１２は、レベルシフタ／画素ドライバから一斉に出力され
た１行分のｎ個のサブフレームデータをｎ本のデータ線ｄ１〜ｄｎ及びを介してサンプリ
ングして各画素１２内の（図１では図示を省略した）後述する第１の信号保持手段に書き
込む。
【００３５】
次に、本発明の液晶表示装置の画素１２の各実施の形態について詳細に説明する。
（第１の実施の形態）
本発明が有する多数の側面のうちの一つの側面を、第１の実施の形態として、以下に説
明する。本実施の形態に係る液晶表示装置１の画素１２の等価回路を、その周囲の画素検
査回路のセンスアンプと共に図２に示す。図２において、画素１２は図１中の任意の行走
査線ｇに接続された画素で、画素１２は任意の列データ線ｄと、任意の行走査線ｇとの交
差部に設けられている。また、列データ線ｄはセンスアンプの片方の入力に接続され、セ
ンスアンプのもう片方の入力は固定電圧を入力する配線ｍｉｄに接続されている。センス
アンプは列データ線ｄと配線ｍｉｄから入力される微弱な電位差を増幅する回路である。
配線ｍｉｄは任意のアナログ電圧を上位装置から供給できるようになっている。通常はＶ
ＤＤ／２とし、電源電圧と基準電圧の中間電圧に調整する。
【００３６】
画素１２は、第１のスイッチング手段であるスイッチＳＷ１１、スイッチＳＷ１１のオ
ン／オフに応じて信号（データ）を保持する第１の保持手段ＳＭ１２１、第２のスイッチ
ング手段であるスイッチＳＷ１２、スイッチＳＷ１２のオン／オフに応じて信号を保持す
る第２の保持手段である容量Ｃ１１、画素電極である反射電極ＰＥ１と液晶ＬＣ１、共通
電極であるＣＥから構成される。第１の保持手段ＳＭ１２１は、インバータＩＮＶ１１と
インバータＩＮＶ１２とから構成される。スイッチＳＷ１１と、第１の保持手段ＳＭ１２
１は、ＳＲＡＭ（Static Random Access Memory）を構成する（図２中ではＳＲＡＭ１）
。スイッチＳＷ１２と、容量Ｃ１１とは、ＤＲＡＭ（Dynamic Random Access Memory）を
構成する（図２中ではＤＭ１２２）。
【００３７】
スイッチＳＷ１１は、ゲートが行走査線ｇに共通に接続され、ドレインが列データ線ｄ
に接続され、ソースが第１の信号保持手段ＳＭ１２１の入力端子に接続されている、１個
のＮチャネルＭＯＳ（Metal Oxide Semiconductor）型トランジスタ（以下、ＮＭＯＳト
ランジスタという）により構成されている。第１の信号保持手段ＳＭ１２１は、一方の出
力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１及びインバータＩＮＶ
１２からなる自己保持型メモリである。
【００３８】
インバータＩＮＶ１１は、その入力端子がインバータＩＮＶ１２の出力端子とＳＷ１１
を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ１２は
、その入力端子がスイッチＳＷ１２とインバータＩＮＶ１１の出力端子とに接続されてい
る。
【００３９】
インバータＩＮＶ１１、インバータＩＮＶ１２、インバータＩＮＶ２１、及びインバー
タＩＮＶ２２はいずれも、図３に示すような、互いのゲート同士、及び互いのドレイン同
士が接続された、ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタとい
う）ＰＴｒ及びＮＭＯＳトランジスタＮＴｒとからなるＣＭＯＳ（Complementary Metal 
Oxide Semiconductor）インバータの構成であるが、それぞれのインバータの駆動力が異
なるように設計されている。
【００４０】
すなわち、スイッチＳＷ１１から見て第１の信号保持手段ＳＭ１２１を構成している入
力側のインバータＩＮＶ１１内のトランジスタは、スイッチＳＷ１１から見て第１の信号
保持手段ＳＭ１２１を構成している出力側のインバータＩＮＶ１２内のトランジスタと比
べて、駆動力の大きいトランジスタを用いている。さらにスイッチＳＷ１１を構成してい
るＮＭＯＳトランジスタは、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタ
と比べて、駆動力の大きいトランジスタを用いている。
【００４１】
これは、スイッチＳＷ１１の入力側の電圧が“Ｈ”レベルのときに、電圧が、インバー
タＩＮＶ１１の入力側のトランジスタが反転する大きさ以上に達するためには、スイッチ
ＳＷ１１に流れる電流が、出力側のインバータＩＮＶ１２のトランジスタを構成するＮＭ
ＯＳトランジスタを流れる電流よりも大きい必要があるためである。
【００４２】
このように、スイッチＳＷ１１を構成しているＮＭＯＳトランジスタの駆動力はインバ
ータＩＮＶ１２を構成しているＮＭＯＳトランジスタの駆動力よりも大きくする必要があ
る。そのため、スイッチＳＷ１１を構成しているＮＭＯＳトランジスタのトランジスタサ
イズと、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタのトランジスタサイ
ズとは、これを考慮して決定される必要がある。
【００４３】
スイッチＳＷ１２は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同
士が接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるトランスミッシ
ョンゲートの構成とされている。ＮＭＯＳトランジスタのゲートは正転トリガパルス用ト
リガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタのゲートは反転トリガパルス用トリガ
線ｔｒｉｇｂに接続されている。
【００４４】
また、スイッチＳＷ１２は一方の端子が第１の信号保持手段ＳＭ１２１に接続され、他
方の端子が容量Ｃ１１と液晶表示素子ＬＣＭ１の反射電極ＰＥ１にそれぞれ接続されてい
る。
【００４５】
従って、スイッチＳＷ１２は、正転トリガパルス用トリガ線ｔｒｉｇを介して供給され
る正転トリガパルスが“Ｈ”レベル（このときは、反転トリガパルス用トリガ線ｔｒｉｇ
ｂを介して供給される反転トリガパルスは“Ｌ”レベル）のときはオン状態とされ、第１
の信号保持手段ＳＭ１２１の記憶データを読み出して容量Ｃ１１及び反射電極ＰＥ１へ転
送する。また、スイッチＳＷ１２は、正転トリガパルス用トリガ線ｔｒｉｇを介して供給
される正転トリガパルスが“Ｌ”レベル（このときは、反転トリガパルス用トリガ線ｔｒ
ｉｇｂを介して供給される反転トリガパルスは“Ｈ”レベル）のときはオフ状態とされ、
第１の信号保持手段ＳＭ１２１の記憶データの読み出しは行わない。
【００４６】
スイッチＳＷ１２は上述したようなトランスミッションゲートの構成とされているため
、ＧＮＤからＶＤＤまでの範囲の電圧をオン・オフすることができる。つまり、トランス
ミッションゲートを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの各ゲートに
印加される信号がＧＮＤ側の電位（“Ｌ”レベル）のときは、ＰＭＯＳトランジスタが導
通することができない代わりに、ＮＭＯＳトランジスタが低抵抗で導通することができる
。一方、ゲート入力信号がＶＤＤ側の電位（“Ｈ”レベル）のときはＮＭＯＳトランジス
タが導通することができない代わりに、ＰＭＯＳトランジスタが低抵抗で導通することが
できる。
【００４７】
従って、トリガ線ｔｒｉｇを介して供給される正転トリガパルスと、トリガ線ｔｒｉｇ
ｂを介して供給される反転トリガパルスとにより、スイッチＳＷ１２を構成するトランス
ミッションゲートをオン／オフ制御することによって、ＧＮＤからＶＤＤまでの電圧範囲
を低抵抗、高抵抗でスイッチングすることができる。
【００４８】
容量Ｃ１１はスイッチＳＷ１２と共にＤＭ１２２のＤＲＡＭを構成している。ここで、
第１の信号保持手段ＳＭ１２１の記憶データと容量Ｃ１１の保持データとが異なっていた
場合、スイッチＳＷ１２がオン状態とされ、ＳＭ１２１の記憶データが容量Ｃ１１へ転送
されたときには、容量Ｃ１１の保持データが第１の信号保持手段ＳＭ１２１の記憶データ
で置き換えられる必要がある。
【００４９】
容量Ｃ１１の保持データが書き換えられる場合、その保持データは充電、または放電に
よって変化する。そして容量Ｃ１１の充放電はインバータＩＮＶ１１の出力信号によって
駆動される。容量Ｃ１１の保持データが充電によって“Ｌ”レベルから“Ｈ”レベルに書
き換えられる場合、インバータＩＮＶ１１の出力信号は“Ｈ”レベルである。このときイ
ンバータＩＮＶ１１を構成するＰＭＯＳトランジスタ（図３のＰＴｒ）がオン状態、ＮＭ
ＯＳトランジスタ（図３のＮＴｒ）がオフ状態となるため、インバータＩＮＶ１１のＰＭ
ＯＳトランジスタのソースに接続されている電源電圧ＶＤＤによって容量Ｃ１１が充電さ
れる。
【００５０】
一方、容量Ｃ１１の保持データが放電によって“Ｈ”レベルから“Ｌ”レベルに書き換
えられる場合、インバータＩＮＶ１１の出力信号は“Ｌ”レベルである。このときインバ
ータＩＮＶ１１を構成するＮＭＯＳトランジスタ（図３のＮＴｒ）がオン状態、ＰＭＯＳ
トランジスタ（図３のＰＴｒ）がオフ状態となるため、容量Ｃ１１の蓄積電荷が、インバ
ータＩＮＶ１１のＮＭＯＳトランジスタ（図３のＮＴｒ）を通してＧＮＤへ放電される。
【００５１】
スイッチＳＷ１２は、上述したトランスミッションゲートを用いたアナログスイッチの
構成であるため、上記の容量Ｃ１１の高速な充放電が可能になる。
更に、本実施の形態ではインバータＩＮＶ１１の駆動力は、インバータＩＮＶ１２の駆
動力よりも大きく設定されているため、容量Ｃ１１を高速に充放電駆動することが可能で
ある。
また、スイッチＳＷ１２をオンにすると、容量Ｃ１１に蓄えられた電荷はインバータＩ
ＮＶ１２の入力ゲートにも影響を与えるが、インバータＩＮＶ１２に対してインバータＩ
ＮＶ１１の駆動力を大きく設定していることにより、インバータＩＮＶ１２のデータ入力
反転よりもインバータＩＮＶ１１による容量Ｃ１１の充放電が優先され、ＳＭ１２１の記
憶データを書き換えてしまうことを防止することが可能となる。
【００５２】
さらに図２に示した本実施の形態の画素１２によれば、上記のように、液晶表示素子Ｌ
ＣＭ１の印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可
能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られ
る。この画素１２の小型化は、図２に示したように計７個のトランジスタと１つの容量Ｃ
１１から構成され、従来の画素よりも少ない数の構成素子により画素を構成できることに
加えて、以下に説明するように、第１の信号保持手段ＳＭ１２１、ＤＭ１２２、反射電極
ＰＥ１を、素子の高さ方向に有効に配置することができるということによる。
【００５３】
図４は、本実施の形態に係る画素１２の断面構成図である。図２に示した容量Ｃ１１に
は、配線間で容量を形成するＭＩＭ（Metal−Insulator−Metal）容量や、基板-ポリシリ
コン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成するＰＩＰ（P
oly−Insulator−Poly）容量などを用いることができる。図４は、このうちＭＩＭにより
容量Ｃ１１を構成した場合の液晶表示装置の断面構成図を示す。なお、図４は画素１２の
一部の構成断面図を示している。
【００５４】
図４において、シリコン基板に形成されたＮウェル上に、ドレインとなる拡散層を共通
化することでドレイン同士が接続されたインバータＩＮＶ１１のＰＭＯＳトランジスタＰ
Ｔｒ１１と、スイッチＳＷ１２のＰＭＯＳトランジスタＴｒ２とが形成されている。また
、シリコン基板に形成されたＰウェル上に、ドレインとなる拡散層を共通化することでド
レイン同士が接続されたインバータＩＮＶ１２のＮＭＯＳトランジスタＮＴｒ１２と、ス
イッチＳＷ１２のＮＭＯＳトランジスタＴｒ１とが形成されている。なお、図４にはイン
バータＩＮＶ１１を構成するＮＭＯＳトランジスタとインバータＩＮＶ１２を構成するＰ
ＭＯＳトランジスタとは図示されていない。
【００５５】
また、上記の各トランジスタＰＴｒ１１、Ｔｒ２、Ｔｒ１、及びＮＴｒ１２の上方には
、層間絶縁膜をメタル間に介在させて第１メタル、第２メタル、第３メタル、電極、第４
メタル、及び第５メタルが積層されている。第５メタルは画素毎に形成される反射電極Ｐ
Ｅ１を構成している。スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴｒ１及びＰＭ
ＯＳトランジスタＴｒ２の各ソースを構成する各拡散層は、コンタクトにより第１メタル
にそれぞれ電気的に接続され、更に、スルーホールを通して第２メタル、第３メタル、第
４メタル、及び第５メタルに電気的に接続されている。すなわち、スイッチＳＷ１２を構
成するＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２の各ソースは、反射
電極ＰＥに電気的に接続されている。
【００５６】
更に、反射電極ＰＥ（第５メタル）上には保護膜としてパッシベーション膜（ＰＳＶ）
が形成され、透明電極である共通電極ＣＥに離間対向配置されている。それら反射電極Ｐ
Ｅ１と共通電極ＣＥとの間に液晶ＬＣ１が充填封止されて、液晶表示素子を構成している
。
【００５７】
ここで、第３メタル上には層間絶縁膜を介してＭＩＭ電極が形成されている。このＭＩ
Ｍ電極は、第３メタル及び第３メタルとＭＩＭ電極との間の層間絶縁膜と共に容量Ｃ１１
を構成している。ＭＩＭにより容量Ｃ１１を構成すると、第１の信号保持手段ＳＭ１２１
とスイッチＳＷ１１、スイッチＳＷ１２はトランジスタと第１メタル及び第２メタルの１
層配線及び２層配線、ＤＭ１２２の一部Ｃ１１はトランジスタ上部の第３メタルを利用し
たＭＩＭ配線にて形成することが可能になる。ＭＩＭ電極は、スルーホールを介して第４
メタルに電気的に接続され、更に第４メタルはスルーホールを介して反射電極ＰＥ１に電
気的に接続されているため、容量Ｃ１１は反射電極ＰＥ１に電気的に接続されている。
【００５８】
図４中で図示を省略した光源が照射した光は、共通電極ＣＥ及び液晶ＬＣＭ１を透過し
て反射電極ＰＥ１（第５メタル）に入射して反射され、元の入射経路を逆進して共通電極
ＣＥを通して射出される。
【００５９】
本実施の形態によれば、図４に示すように、５層配線である第５メタルを反射電極ＰＥ
１に割り当てることにより、第１の信号保持手段ＳＭ１２１、ＤＭ１２２の一部Ｃ１１、
及び反射電極ＰＥ１を高さ方向に有効に配置することが可能になり、画素小型化が実現で
きる。これにより、例えば３μｍ以下のピッチの画素を電源電圧３.３Ｖのトランジスタ
で構成できる。この３μｍピッチの画素では対角の長さ０.５５インチの横方向４０００
画素及び縦方向２０００画素の液晶表示パネルを実現できる。
【００６０】
次に、本実施の形態の画素１２を用いた図１の液晶表示装置１のデータ書き込み及び読
み出し動作について、図５のタイミングチャートを併せ参照して説明する。
【００６１】
前述したように、液晶表示装置１において、垂直シフトレジスタからの行走査信号によ
り行走査線ｇ１から行走査線ｇｍに向って、行走査線が１本ずつ順次１Ｈ単位で選択され
ていくため、画像表示部を構成する複数の画素１２は、選択された行走査線に共通に接続
された１行のｎ個の画素単位でデータの書き込みが行われる。そして、画像表示部を構成
する複数の画素１２の全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉
に読み出しが行われる。
【００６２】
図５（Ａ）は、水平ドライバから列データ線ｄ１〜ｄｎに出力される１ビットのサブフ
レームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線
が書き込み期間を示す。なお、図５（Ａ）において、Ｂ０ｂ、Ｂ１ｂ、Ｂ２ｂは、ビット
ＢＯ、Ｂ１、Ｂ２のデータの反転データであることを示す。
【００６３】
また、図５（Ｂ）は、タイミングジェネレータから正転トリガパルス用トリガ線ｔｒｉ
ｇに出力されるトリガパルスを示す。このトリガパルスは１サブフレーム毎に出力される
。なお、反転トリガパルス用トリガ線ｔｒｉｇｂに出力される反転トリガパルスは正転ト
リガパルスと常に逆論理値であるのでその図示は省略してある。
【００６４】
まず、行走査信号により選択された１行の複数の画素１２はスイッチＳＷ１１がオン状
態とされ、その時列データ線ｄに出力される図５（Ａ）のビットＢ０の正転サブフレーム
データがスイッチＳＷ１１によりサンプリングされることでＳＭ１２１に書き込まれる。
以下、同様にして、画像表示部を構成する全ての画素１２の第１の信号保持手段ＳＭ１２
１にビットＢ０のサブフレームデータの書き込みが行われ、その書き込み動作が終了した
後の図５に示す時刻Ｔ１で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが
画像表示部１１を構成する全ての画素１２に同時に供給される。
【００６５】
これにより、全ての画素１２のスイッチＳＷ１２がオン状態とされるため、第１の信号
保持手段ＳＭ１２１に記憶されているビットＢ０の正転サブフレームデータがスイッチＳ
Ｗ１２を通して容量Ｃ１１に一斉に転送されて保持されると共に、反射電極ＰＥ１に印加
される。この容量Ｃ１１によるビットＢ０の正転サブフレームデータの保持期間は、時刻
Ｔ１から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻
Ｔ２までの１サブフレーム期間である。図５（Ｃ）は、反射電極ＰＥ１に印加されるサブ
フレームデータのビットを模式的に示す。
【００６６】
ここで、サブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反
射電極ＰＥ１には電源電圧ＶＤＤ（ここでは例えば３.３Ｖ）が印加され、ビット値が「
０」、すなわち“Ｌ”レベルのときには反射電極ＰＥ１には０Ｖが印加される。一方、共
通電極ＣＥには、ＧＮＤ及びＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖ
ｃｏｍとして印加できるようになっており、“Ｈ”レベルの正転トリガパルスが入力され
る時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極
電圧Ｖｃｏｍは、正転サブフレームデータが反射電極ＰＥ１に印加されるサブフレーム期
間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定され
る。
【００６７】
図２で示した液晶表示素子は、反射電極ＰＥ１の印加電圧と共通電極電圧Ｖcomとの差
電圧の絶対値である、液晶ＬＣ１の印加電圧に応じた階調表示を行う。従って、ビットＢ
０の正転サブフレームデータが反射電極ＰＥ１に印加される時刻Ｔ１〜Ｔ２の１サブフレ
ーム期間では、液晶ＬＣ１の印加電圧は、図５（Ｅ）に示すように、サブフレームデータ
のビット値が「１」のときは３.３Ｖ＋Ｖｔｔ（＝３.３Ｖ−（−Ｖｔｔ））となり、サブ
フレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
【００６８】
図６に、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図
６に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧Ｖｔｔ
のＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（＝３.３Ｖ＋
Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線
の有効部分に一致させることが可能である。従って、液晶表示素子は上記のように液晶Ｌ
Ｃの印加電圧が（３.３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示す
る。
【００６９】
続いて、上記のビットＢ０の正転サブフレームデータを表示しているサブフレーム期間
内において、図５（Ａ）にＢ０ｂで示すようにビットＢ０の反転サブフレームデータの画
素１２のＳＭ１２１への書き込みが順番に開始される。そして、画像表示部の全画素のＳ
Ｍ１２１にビットＢ０の反転サブフレームデータが書き込まれ、その書き込み終了後の時
刻Ｔ２で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部を構成す
る全ての画素に同時に供給される。
【００７０】
これにより、全ての画素１２のスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記
憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ１２を通して容量Ｃ１
１に転送されて保持されると共に、反射電極ＰＥ１に印加される。この容量Ｃ１１による
ビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ２から図５（Ｂ）に示すよう
に次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ３までの１サブフレーム期間
である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレーム
データと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」
のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。
【００７１】
一方、共通電極電圧Ｖｃｏｍは、反転サブフレームデータが反射電極ＰＥ１に印加され
るサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖｔｔだ
け高い電圧に設定される。従って、ビットＢ０の反転サブフレームデータが反射電極ＰＥ
１に印加される時刻Ｔ２〜Ｔ３の１サブフレーム期間では、液晶ＬＣ１の印加電圧は、サ
ブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３.３Ｖ−（３.３Ｖ＋Ｖｔｔ
））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖｔｔ（＝０
Ｖ−（３.３Ｖ＋Ｖｔｔ））となる。
【００７２】
従って、ビットＢ０の正転サブフレームデータのビット値が「１」であった時は続いて
入力されるビットＢ０の反転サブフレームデータのビット値が「０」であるため、液晶Ｌ
Ｃ１の印加電圧は、−（３.３Ｖ＋Ｖｔｔ）となり、液晶ＬＣ１に印加される電位の方向
はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画
素１２はビットＢ０の正転サブフレームデータ表示時と同じ白を表示する。
【００７３】
同様に、ビットＢ０の正転サブフレームデータのビット値が「０」であった時は続いて
入力されるビットＢ０の反転サブフレームデータのビット値が「１」であるため、液晶Ｌ
Ｃ１の印加電圧は、−Ｖｔｔとなり、液晶ＬＣ１に印加される電位の方向はビットＢ０の
正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２は黒を表
示する。
【００７４】
従って、画素１２は図５（Ｅ）に示すように、時刻Ｔ１〜時刻Ｔ３までの２サブフレー
ム期間は、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示すると共に、
液晶ＬＣ１の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣ１
の焼き付きを防止することができる。
【００７５】
続いて、上記の相補ビットＢ０ｂの反転サブフレームデータを表示しているサブフレー
ム期間内において、図５（Ａ）にＢ１で示すようにビットＢ１の正転サブフレームデータ
の画素１２のＳＭ１２１への書き込みが順番に開始される。そして、画像表示部の全画素
１２の第１の信号保持手段ＳＭ１２１にビットＢ１の正転サブフレームデータが書き込ま
れ、その書き込み終了後の時刻Ｔ３で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガ
パルスが画像表示部を構成する全ての画素に同時に供給される。
【００７６】
これにより、全ての画素のスイッチＳＷ１２がオンとされるため、第１の信号保持手段
ＳＭ１２１に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ１２を
通して容量Ｃ１１に転送されて保持されると共に、反射電極ＰＥ１に印加される。この容
量Ｃ１１によるビットＢ１の正転サブフレームデータの保持期間は、時刻Ｔ３から図５（
Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ４までの１サ
ブフレーム期間である。
【００７７】
一方、共通電極電圧Ｖｃｏｍは、正転サブフレームデータが反射電極ＰＥ１に印加され
るサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低
い電圧に設定される。従って、ビットＢ１の正転サブフレームデータが反射電極ＰＥ１に
印加される時刻Ｔ３〜Ｔ４の１サブフレーム期間では、液晶ＬＣ１の印加電圧は、図５（
Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖｔｔ（
＝３.３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋
Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
【００７８】
続いて、上記のビットＢ１の正転サブフレームデータを表示しているサブフレーム期間
内において、図５（Ａ）にＢ１ｂで示すようにビットＢ１の反転サブフレームデータの画
素１２の第１の信号保持手段ＳＭ１２１への書き込みが順番に開始される。そして、画像
表示部の全画素の第１の信号保持手段ＳＭ１２１にビットＢ１の反転サブフレームデータ
が書き込まれ、その書き込み終了後の時刻Ｔ４で図５（Ｂ）に示すように“Ｈ”レベルの
正転トリガパルスが画像表示部を構成する全ての画素に同時に供給される。
【００７９】
これにより、全ての画素１２のスイッチＳＷ１２がオンとされるため、第１の信号保持
手段ＳＭ１２１に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ１
２を通して容量Ｃ１１に転送されて保持されると共に、反射電極ＰＥ１に印加される。こ
の容量Ｃ１１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ４から図
５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ５までの
１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１
の正転サブフレームデータと常に逆論理値の関係にある。
【００８０】
一方、共通電極電圧Ｖｃｏｍは、反転サブフレームデータが反射電極ＰＥ１に印加され
るサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖｔｔだ
け高い電圧に設定される。従って、ビットＢ１の反転サブフレームデータが反射電極ＰＥ
１に印加される時刻Ｔ４〜Ｔ５の１サブフレーム期間では、液晶ＬＣ１の印加電圧は、サ
ブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３.３Ｖ−（３.３Ｖ＋Ｖｔｔ
））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖｔｔ（＝０
Ｖ−（３.３Ｖ＋Ｖｔｔ））となる。
【００８１】
これにより、画素１２は図５（Ｅ）に示すように、時刻Ｔ３〜時刻Ｔ５までの２サブフ
レーム期間はビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示すると共に
、液晶ＬＣ１の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣ
１の焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の
形態の画素１２を有する液晶表示装置１によれば、複数のサブフレームの組み合わせによ
って階調表示を行うことができる。
【００８２】
なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であ
り、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間で
あるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない
。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定
されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期
間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。
他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長
さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。
【００８３】
次に、本発明の実施の形態に係る液晶表示装置の画素検査の基本動作について、適宜図
面を参照して説明する。まず、画素検査の開始時にある特定の行走査線ｇに“Ｈ”レベル
の行走査信号を供給してスイッチＳＷ１１をオンにする。また、配線ｔｒｉｇとｔｒｉｇ
ｂにそれぞれ“Ｈ”レベルのトリガパルス及び“Ｌ”レベルの反転トリガパルスを供給し
て、スイッチＳＷ１２もオンにする。
【００８４】
次に、列データ線ｄに１ビットの検査信号として“Ｌ”レベルのデータを供給する。こ
れにより、画素１２の第１の信号保持手段ＳＭ１２１を構成するインバータＩＮＶ１１の
入力端子とインバータＩＮＶ１２の出力端子との接続点であるａ点に“Ｌ”レベルのデー
タが書き込まれる。またインバータＩＮＶ１１の出力端子及びインバータＩＮＶ１２の入
力端子がスイッチＳＷ１２を介して容量Ｃ１１に接続された接続点であるｂ点に“Ｈ”レ
ベルのデータが書き込まれる。このとき、画素１２の第１の信号保持手段ＳＭ１２１にお
いて、インバータＩＮＶ１１を構成するトランジスタの駆動力がインバータＩＮＶ１２を
構成するトランジスタの駆動力よりも大きいため、ａ点は第１の信号保持手段ＳＭ１２１
の入力として、ｂ点はＳＭ１２１の出力としてそれぞれ機能する。
【００８５】
ここでＳＷ１２はオンにされているため、容量Ｃ１１も“Ｈ”レベルのデータが書き込
まれた状態になっている。
【００８６】
次に、行走査線ｇを“Ｌ”レベルにすると、画素１２の反射電極ＰＥ１はそれぞれ入力
データを反転した“Ｈ”レベルのデータがラッチされた状態になる。
【００８７】
書込みが終わった後、図１に示しているＴｌａｔを“Ｌ”レベルにすることにより列デ
ータ線ｄをオープン状態とする。列データ線ｄに接続されたセンスアンプの入力をセンス
アンプ入力制御ｎｕｔをオン状態とすることにより、中間電圧を供給した配線ｍｉｄに接
続する。これにより、センスアンプの入力の列データ線ｄは中間電圧の１．６５Ｖにプリ
チャージされる。その後、センスアンプ入力制御ｎｕｔをオフ状態とする。列データ線ｄ
は信号線の容量があるため、１．６５Ｖ電圧が保持される。
【００８８】
次に行走査線ｇを“Ｈ”レベルにすると、画素１２に書き込まれたデータが信号線ｄに
それぞれ出力される。画素１２は入力と出力が決まったＳＲＡＭであるため、ｄの信号線
に保持されている１．６５Ｖが画素１２に書き込まれることになるが、画素１２に書き込
まれたデータも信号線ｄにそれぞれ吐き出されることになり、信号線ｄ１はそれぞれ画素
１２に書き込まれたデータに影響されて信号線のレベルが変化する。つまり、列データ線
ｄは画素１２に書き込まれたデータにより、インバータＩＮＶ１２によって“Ｌ”レベル
に駆動される。
【００８９】
インバータＩＮＶ１２の駆動力は非常に小さく列データ線容量は大きいため、列データ
線ｄをそれぞれ“Ｌ”レベルに駆動するには時間がかかるが、列データ線ｄの電位がわず
かに変化すれば、列データ線ｄと配線ｍｉｄから入力されたセンスアンプが電位差を増幅
し、センスアンプの出力は“Ｌ”レベルに出力される。
【００９０】
このセンスアンプによって出力された信号は、バッファにて信号波形を整形される。そ
の後、ＴＥＳＴ端子が“Ｈ”レベルに制御することによってｅ１からｅｎの全ての列セン
スアンプ出力が画素読み出し用シフトレジスタの所定の場所に入力される。この後、タイ
ミングジェネレータから送られてくるＴＣＫ/ＴＣＫｂの信号に従って、シリアルに出力
端子ＴＯＵＴから信号が取り出される。
【００９１】
本実施の形態では、以上の画素検査を画素１２に対し、列データ線ｄから“Ｌ”レベル
のデータを入力して信号を読み出す第１の検査方法と、列データ線ｄから“Ｈ”レベルの
データを入力して信号を読み出す第２の検査方法との２種類を、タイミングを変えて２回
実行する。
【００９２】
これにより、画素１２において“Ｌ”レベルの電圧や“Ｈ”レベルの電圧を読み出すこ
とが可能になるため、メモリとしてロジックの画素機能検査が可能になる。このとき、例
えばプロセスにより、容量Ｃ１１が、ＧＮＤやＶＤＤ配線などにショートしていれば画素
検査において任意のデータを読み出すことが不可能である。また第１の信号保持手段ＳＭ
１２１がショートしていたり断線していたりした場合でも、本実施の形態に係る画素検査
において任意のデータを読み出すことが不可能である。以上のデータ読み出しが不可能な
場合は、不良画素が存在する液晶表示装置であると判断して、ビジネス上適切な対応をと
ることが可能となる。
【００９３】
センスアンプ回路の構成図を図７に示す。＋−の２つのゲート入力の差電圧を回路内部
で増幅して出力する。電圧源回路（図７中では破線にて示す。）はセンスアンプに供給す
るアナログ電圧を抵抗分割により形成している。なお、センスアンプ回路は図７の構成と
は限らない。さらにゲインの高い高性能なセンスアンプを用いる場合もありうる。
【００９４】
次に、本実施の形態における前述した動作不良に対応した画素検査の動作について、図
１の全体構成図、図２の回路図、及び図８のタイミングチャートを併せ参照して更に詳細
に説明する。
【００９５】
画素検査時において、まず、画素検査時の最初の時刻ｔ１において、ｔｒｉｇが“Ｈ”
レベル、ｔｒｉｇｂが“Ｌ”レベルとし、画素１２のＳＷ１２がオンに制御される。次に
時刻Ｔ２からＴ３までの間、ＬＴを“Ｈ”レベルに制御し、列データ線ｄ１〜ｄｎに所定
のデータを書き込む。このとき、前述したように列データ線ｄ(ｄ１、ｄ２、ｄ３、・・
・ｄｎ)に“Ｌ”レベルのデータを書込む。
【００９６】
時刻ｔ２からｔ４において、画像表示部の或る１本の行走査線ｇxを“Ｈ”レベルに制
御し、レベルシフタ／画素ドライバから列データ線ｄ１〜ｄｎに書き込まれたデータを１
行分の画素１２に書き込む。
【００９７】
時刻ｔ４で画像表示部の或る１本の行走査線ｇxを“Ｌ”レベルに制御し、画素１２の
第１の信号保持手段ＳＭ１２１に信号をラッチする。
【００９８】
次に画素に書き込まれたデータの読み出し動作を行う。時刻ｔ４．５においてＴｌａｔ
を“Ｌ”レベルにして、全ての列データ線をオープン状態にする。これにより列データ線
ｄ１〜ｄｎは容量のみで電圧が確定される状態となる。時刻Ｔ５において、センスアンプ
入力制御ｎｕｔを“Ｈ”レベルとすることにより、列データ線ｄを配線ｍｉｄ（１．６５
Ｖ）と同通させる。これにより、列データ線ｄは１．６５Ｖとなる。その後、センスアン
プ入力制御ｎｕｔを“Ｌ”レベルとすることにより、全ての列データ線を再度オープン状
態にする。これにより列データ線ｄ１は容量のみで１．６５Ｖの電圧が保持確定されてい
る状態となる。
【００９９】
時刻ｔ６で行走査線ｇｘを“Ｈ”レベルに制御することによって、画素１２に書き込ん
だデータを読み出す。Ｔ６のタイミングで画素１２のインバータＩＮＶ１２によって列デ
ータ線ｄが駆動される。インバータＩＮＶ１２の駆動力は非常に小さいものであるため、
最初はわずかに列データ線の電位が変動するが、時間をかけて“Ｌ”レベルのデータとな
る。これにより、列データ線ｄは“Ｌ”レベル方向に駆動される。
【０１００】
このわずかな列データ線ｄと配線ｍｉｄとの電圧差Ｙをセンスアンプが増幅し、センス
アンプの出力に接続されたバッファに入力される。バッファによってＶＤＤ（電源電圧）
及びＧＮＤ（基準電圧）レベルにデータが整形される。時刻Ｔ６でＴＥＳＴを“Ｈ”レベ
ルに制御することによって、センスアンプの出力に接続されたバッファの出力ｅ１からｅ
ｎを一斉に画素読み出し用シフトレジスタにラッチする。時刻ｔ７でＴＥＳＴを“Ｌ”レ
ベルにして画素読み出し用シフトレジスタのラッチを完了する。
【０１０１】
時刻ｔ７から、画素読み出し用シフトレジスタに供給される、図８に示す互いに逆位相
のクロック信号ＴＣＫｂ及びクロック信号ＴＣＫを交互にオン・オフする制御が繰り返さ
れる。これにより、画素読み出し用シフトレジスタに格納された読出し信号のうち、列セ
ンスアンプバッファ出力ｅｎからの読出し信号から列センスアンプバッファ出力ｅ１から
の読出し信号に向かって、順番に出力端子ＴＯＵＴへ画素検査信号が出力される。クロッ
ク信号ＴＣＫｂ及びクロック信号ＴＣＫは、１行分の画素数の半分の数のオン・オフ制御
が繰り返されることによって、全データが読み出され１行分の検査が終了する。この１行
分の画素の読み出し信号と入力検査信号とを比較し、両者が同じであるか否かにより画素
検査ができる。
【０１０２】
以上の動作終了後、今度は垂直シフトレジスタを制御することによって、次の画素行の
各画素１２を選択し、上記と同様にして画素検査を行う。これらを繰り返し、垂直方向の
画素数分の検査を実行し、画像表示部を構成する全ての画素において、検査を実施する。
なお、入力する検査信号は上記のように列データ線ｄ１に“Ｌ”レベルにする必要は無く
、反対のデータを書き込んで検査してもよい。
【０１０３】
このようにして、本実施の形態によれば、画素検査を正確に実施することができる。本
実施の形態によれば、画素検査のために画素１２に検査用のトランジスタを増加させるこ
と無く検査が行えるため、前述した従来の液晶表示装置のように画素内に２つのＳＲＡＭ
を用いた液晶表示装置に比べて、画素の小型化が可能となり、かつ正確な画素検査が可能
となる。
【０１０４】
以上はＤＲＡＭをオンに制御したときの画素検査であったが、ＤＲＡＭをオフにした場
合の画素検査も行える。このとき、図８において、ｔｒｉｇを“Ｌ”レベル、ｔｉｒｇｂ
を“Ｈ”レベルに制御することによってＤＲＡＭをオフにした検査も行える。その他のタ
イミングチャートは上述と同様である。この場合、ＤＲＡＭをオン状態にした場合と、オ
フ状態にした場合との２種類の画素検査を行い、検査結果を比較することでＤＲＡＭのオ
ープン検査を行うことが可能となる。
【０１０５】
本実施の形態に係る液晶表示装置１のＤＲＡＭをオンした場合とオフした場合を説明す
る画素回路模式図を、それぞれ図９（Ａ）及び図９（Ｂ）に示す。図９（Ａ）に示すＤＲ
ＡＭがある場合は、図２のスイッチＳＷ１２がオンの場合であり、図９（Ｂ）に示すＤＲ
ＡＭがない場合は図２のｂ点において、プロセスの不具合にて配線が切断され、容量Ｃ１
１が接続されていない場合を示している。図９において、画素回路内のＩＮＶ１２にそれ
ぞれＣ１１が接続されているかいないかが、それぞれの相違点である。
【０１０６】
このとき、インバータＩＮＶ１２に容量Ｃ１１が接続されている場合（図９（Ａ）の場
合）には、インバータの駆動力が強く、インバータＩＮＶ１２にＣ１１が接続されていな
い場合（図９（Ｂ）の場合）にはインバータの駆動力が弱い。
【０１０７】
これは、インバータＩＮＶ１２を構成するゲート電圧は、液晶ＬＣ１と容量Ｃ１１の容
量とに基づいて決定されるが、図１０に図示しない（図２に図示）インバータＩＮＶ１１
の出力電圧で充電されて決定される。インバータＩＮＶ１１の出力電圧は、インバータＩ
ＮＶ１１の入力電圧レベルによって決定されるが、インバータＩＮＶ１１の入力電圧は１
．６５Ｖに書き込まれた列データ線ｄの電圧によって、１．６５Ｖ程度に決定される。
【０１０８】
つまり図２のｂ点に“Ｌ”レベルの電圧が書き込まれていた場合、読み出すときはイン
バータＩＮＶ１１によってｂ点の電圧を１．６５Ｖに書き換えようとする。しかし、ｂ点
における液晶表示素子ＬＣ１と容量Ｃ１１の容量が大きい場合１．６５Ｖへの書き換えに
時間がかかり、その結果としてわずかに“Ｈ”レベルの反転電圧がａ点に出力されること
になる。ａ点がわずかに“Ｈ”レベルになることによって、インバータＩＮＶ１１はわず
かに“Ｌ”レベルを出力しようとする。これらを繰り返すことによって、少しずつ列デー
タ線ｄは“Ｈ”レベルになっていく。
【０１０９】
この結果、列データ線ｄとに出力された電位と配線ｍｉｄとの電位差が、センスアンプ
が判定できる振幅に達するとセンスアンプの出力には“Ｈ”レベル（ＶＤＤ）電圧が出力
されて画素検査が可能となる。
【０１１０】
このとき、ＤＲＡＭが断線されており接続されていない場合には、ｂ点には液晶ＬＣ１
の容量がなく、容量Ｃ１１しかない。この容量Ｃ１１をインバータＩＮＶ１１で１．６５
Ｖに書き換えようとする。ｂ点の容量が小さい場合、１．６５Ｖに短時間で書き換えてし
まうため、インバータＩＮＶ１２の入力電圧は１．６５Ｖになってしまい、ａ点の電圧が
１．６５Ｖになってしまう。ｃ点の電圧も１．６５Ｖとなり、接続されている列データ線
ｄと配線ｍｉｄの電位差がほとんどなく、センスアンプが不感となり、正規判定の電圧を
出力することが出来ない。
【０１１１】
このため、図８において時刻Ｔ６以降、ｄが所定の電圧に変動していく時間が図９（Ａ
）に示した場合と比較して、図９（Ｂ）に示した場合の方が長くなる。センスアンプが正
常に動作しだす電位差が決まっているため、時刻Ｔ６から時刻Ｔ７までの時間をある時間
（Ｘ）に調整することで、図９（Ａ）に示した場合では正常に検査可能だが、図９（Ｂ）
に示した場合では正常に検査できないようにすることができる。
【０１１２】
この時間（Ｘ）においてＤＲＡＭを接続して検査することにより（図９の（Ａ）に相当
）、画素内のＤＲＡＭ部がオープン（切断されている）である（図９の（Ｂ）に相当）と
正常に検査できないことになる。これにより、ＤＲＡＭのオープン検査を実施することが
できるようになる。通常、オープン検査は画素電極をシリーズにスルーホールを経由した
画素構成にして検査する必要があるが、本実施の形態に係るこの方法によれば、画素構成
を変更することが無いため、画素ピッチを拡大することがなくＤＲＡＭのオープン検査を
実施することが出来る。
【０１１３】
なお、前述した実施の形態に示す具体的な数値等は、発明の理解を容易とするための例
示にすぎず、特に断る場合を除き、本発明を限定するものではない。
【符号の説明】
【０１１４】
１  液晶表示装置
１２  画素
ＣＥ  共通電極
ＬＣ１  液晶
ＰＥ１  反射電極
ＬＣＭ１  液晶表示素子
Ｃ１１  容量
ＳＷ１１、ＳＷ１２  スイッチ
ＩＮＶ１１、ＩＮＶ１２  インバータ
ｄ  列データ線
ｇ  行走査線
【図１】
0006394716.tif 000002
【図２】
0006394716.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0006394716.tif 000007
【図７】
0006394716.tif 000008
【図８】
0006394716.tif 000009
【図９】
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