(57)【特許請求の範囲】
【請求項１】
フロップトレイのための走査回路であって、
通常モードで入力データ信号を反転させ、前記反転したデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成されたトライステート回路と、ここにおいて、前記トライステート回路は、第１のｐ形トランジスタと、第２のｐ形トランジスタと、第１のｎ形トランジスタと、第２のｎ形トランジスタとを備え、ここにおいて、前記第１のｐ形トランジスタのソースは電源に結合され、前記第２のｐ形トランジスタのソースは前記第１のｐ形トランジスタのドレインに結合され、前記第２のｎ形トランジスタのドレインは前記第２のｐ形トランジスタのドレインに結合され、前記第１のｎ形トランジスタのドレインは前記第２のｎ形トランジスタのソースに結合され、前記第１のｎ形トランジスタのソースは接地に結合され、前記走査モードで前記第１のｐ形トランジスタと前記第１のｎ形トランジスタは両方ともオフにされ、前記データ信号が遮断される、
前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成されたパスゲートとを備える、走査回路。
【請求項２】
前記パスゲートは、
ｎ形トランジスタと、
前記ｎ形トランジスタと並列に結合されたｐ形トランジスタと、ここにおいて、前記ｐ形トランジスタおよび前記ｎ形トランジスタが、前記走査モードでオンになり、前記通常モードでオフになるように構成された、を備える、請求項１に記載の走査回路。
【請求項３】
前記フロップトレイの走査入力と前記パスゲートとの間に結合されたインバータをさらに備える、請求項１に記載の走査回路。
【請求項４】
前記パスゲートが前記フロップトレイの他のフリップフロップの出力と前記フリップフロップの前記入力との間に結合された、請求項１に記載の走査回路。
【請求項５】
前記他のフリップフロップの前記出力と前記パスゲートとの間にインバータがない、請求項４に記載の走査回路。
【請求項６】
前記通常モードで第２のデータ信号を反転させ、前記反転した第２のデータ信号を前記フロップトレイの第２のフリップフロップの入力に出力することと、前記走査モードで前記第２のフリップフロップの前記入力から前記第２のデータ信号を遮断することとを行うように構成された第２のトライステート回路と、
前記走査モードで前記フリップフロップの出力からの前記走査信号を前記第２のフリップフロップの前記入力にパスすることと、および前記通常モードで前記第２のフリップフロップの前記入力から前記フリップフロップの前記出力からの前記走査信号を遮断することとを行うように構成された第２のパスゲートとを更に備える、請求項１に記載の走査回路。
【請求項７】
前記フリップフロップの前記出力と前記第２のパスゲートとの間にインバータがない、請求項６に記載の走査回路。
【請求項８】
前記フロップトレイの走査入力と前記パスゲートとの間に結合されたインバータをさらに備える、請求項６に記載の走査回路。
【請求項９】
前記フリップフロップの前記出力と前記第２のパスゲートとの間にインバータがない、請求項８に記載の走査回路。
【請求項１０】
前記第２のパスゲートは、
ｎ形トランジスタと、
前記ｎ形トランジスタと並列に結合されたｐ形トランジスタと、ここにおいて、前記ｐ形トランジスタおよび前記ｎ形トランジスタが、前記走査モードでオンになり、前記通常モードでオフになるように構成された、を備える、請求項９に記載の走査回路。
【請求項１１】
フロップトレイを走査するための方法であって、
トライステート回路を使用して通常モードで入力データ信号を反転させ、前記反転したデータ信号を前記フロップトレイのフリップフロップの入力に出力することと、
前記トライステート回路を使用して走査モードで前記フリップフロップの前記入力から前記データ信号を遮断することと、ここにおいて、前記トライステート回路は、第１のｐ形トランジスタと、第２のｐ形トランジスタと、第１のｎ形トランジスタと、第２のｎ形トランジスタとを備え、ここにおいて、前記第１のｐ形トランジスタのソースは電源に結合され、前記第２のｐ形トランジスタのソースは前記第１のｐ形トランジスタのドレインに結合され、前記第２のｎ形トランジスタのドレインは前記第２のｐ形トランジスタのドレインに結合され、前記第１のｎ形トランジスタのドレインは前記第２のｎ形トランジスタのソースに結合され、前記第１のｎ形トランジスタのソースは接地に結合され、前記走査モードで前記第１のｐ形トランジスタと前記第１のｎ形トランジスタは両方ともオフにされ、前記データ信号が遮断される、
パスゲートを使用して前記走査モードで前記フリップフロップの前記入力に走査信号をパスすることと、
前記パスゲートを使用して前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを備える、方法。
【請求項１２】
他のパスゲートを使用して前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスすることをさらに備える、請求項１１に記載の方法。
【請求項１３】
前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、請求項１２に記載の方法。
【請求項１４】
前記パスゲートを使用して前記フリップフロップの前記入力に前記走査信号をパスすることより前に、前記走査信号を反転させることをさらに備える、請求項１１に記載の方法。
【請求項１５】
他のパスゲートを使用して前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスすることをさらに備え、ここにおいて、前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示の態様は、一般に走査可能フロップトレイ（flop tray）に関し、より詳細には、走査可能フロップトレイの走査オーバーヘッドを低減することに関する。
【背景技術】
【０００２】
[0002]フリップフロップは、システムの様々な構成要素による処理のために１つまたは複数のデータ信号からデータ値をキャプチャ（ラッチ）するためにシステムにおいて使用され得る。システムは、フリップフロップがテスト中に正しく機能していることを検証するための走査回路を含み得る。これを行うために、走査回路は、既知のテストパターンを有する走査信号を受信し、フリップフロップを通して走査信号を走査する。走査信号がフリップフロップを通して走査された後、出力走査信号は、フリップフロップが正しく機能しているかどうかを決定するために、予想される出力走査信号と比較される。予想される出力走査信号は、入力走査信号の既知のテストパターンと、フリップフロップの予想される機能とに基づき得る。走査回路は、走査回路よって消費されるチップ面積および／電力により、システムにオーバーヘッドを追加する。
【発明の概要】
【０００３】
[0003]以下で、１つまたは複数の実施形態の基本的理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、すべての企図された実施形態の包括的な概観ではなく、すべての実施形態の主要または重要な要素を識別するものでも、いずれかまたはすべての実施形態の範囲を定めるものでもない。その唯一の目的は、後で提示するより詳細な説明の導入として、１つまたは複数の実施形態のいくつかの概念を簡略化された形で提示することである。
【０００４】
[0004]一態様によれば、フロップトレイのための走査回路が提供される。本走査回路は、通常モードで入力データ信号を反転させ、反転したデータ信号をフロップトレイのフリップフロップの入力に出力することと、走査モードでデータ信号をフリップフロップの入力から遮断することとを行うように構成されたトライステート回路（tri-state circuit）を備える。本走査回路はまた、走査モードで走査信号をフリップフロップの入力にパスすることと、通常モードで走査信号をフリップフロップの入力から遮断することとを行うように構成されたパスゲート（pass gate）を備える。
【０００５】
[0005]第２の態様はフロップトレイのための走査回路に関する。本走査回路は、通常モードで第１のデータ信号を反転させ、反転した第１のデータ信号をフロップトレイの第１のフリップフロップの入力に出力することと、走査モードで第１のデータ信号を第１のフリップフロップの入力から遮断することとを行うように構成された第１のトライステート回路を備える。本走査回路はまた、走査モードで走査信号を第１のフリップフロップの入力にパスすることと、通常モードで走査信号を第１のフリップフロップの入力から遮断することとを行うように構成された第１のパスゲートを備える。本走査回路はまた、通常モードで第２のデータ信号を反転させ、反転した第２のデータ信号をフロップトレイの第２のフリップフロップの入力に出力することと、走査モードで第２のデータ信号を第２のフリップフロップの入力から遮断することとを行うように構成された第２のトライステート回路を備える。本回路は、さらに、走査モードで第１のフリップフロップの出力からの走査信号を第２のフリップフロップの入力にパスすることと、通常モードで第１のフリップフロップの出力からの走査信号を第２のフリップフロップの入力から遮断することとを行うように構成された第２のパスゲートを備える。
【０００６】
[0006]第３の態様は、フロップトレイを走査するための方法に関する。本方法は、トライステート回路を使用して通常モードで入力データ信号を反転させ、反転したデータ信号をフロップトレイのフリップフロップの入力に出力することと、トライステート回路を使用して走査モードでデータ信号をフリップフロップの入力から遮断することとを備える。本方法はまた、パスゲートを使用して走査モードで走査信号をフリップフロップの入力にパスすることと、パスゲートを使用して通常モードで走査信号をフリップフロップの入力から遮断することとを備える。
【０００７】
[0007]第４の態様は、フロップトレイを走査するための装置に関する。本装置は、通常モードで入力データ信号を反転させ、反転したデータ信号をフロップトレイのフリップフロップの入力に出力するための手段と、走査モードでデータ信号をフリップフロップの入力から遮断するための手段とを備える。本装置はまた、走査モードで走査信号をフリップフロップの入力にパスするための手段と、通常モードで走査信号をフリップフロップの入力から遮断するための手段とを備える。
【０００８】
[0008]上記および関連する目的を達成するために、１つまたは複数の実施形態は、以下で十分に説明し、特許請求の範囲で具体的に指摘する特徴を備える。以下の説明および添付の図面に、１つまたは複数の実施形態のいくつかの例示的な態様を詳細に示す。ただし、これらの態様は、様々な実施形態の原理が採用され得る様々な方法のほんのいくつかを示すものであり、説明する実施形態は、すべてのそのような態様およびそれらの均等物を含むものとする。
【図面の簡単な説明】
【０００９】
【図１】[0009]走査可能フロップトレイの一例を示す図。
【図２】[0010]マルチプレクサの一例を示す図。
【図３】[0011]本開示の一実施形態による、低減されたオーバーヘッドをもつ走査マルチプレクサ（scan multiplexer）を示す図。
【図４】[0012]本開示の一実施形態による、１つのフリップフロップの出力と別のフリップフロップの入力との間に結合された走査マルチプレクサを示す図。
【図５】[0013]本開示の一実施形態による、走査可能フロップトレイを示す図。
【図６】[0014]本開示のいくつかの実施形態による、低減された走査オーバーヘッドをもつフロップトレイを走査するための方法を示すフローチャート。
【発明を実施するための形態】
【００１０】
[0015]添付の図面に関して以下に記載する発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明する概念が実施され得る唯一の構成を表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、そのような概念を曖昧にするのを回避するために、よく知られている構造および構成要素をブロック図の形態で示す。
【００１１】
[0016]図１に、走査可能フロップトレイ１００の一例を示す。フロップトレイ１００は通常モードまたは走査モードで動作することができる。フロップトレイ１００は、フロップトレイ１００の正しい機能をテストするために、テスト中に走査モードで動作させられる。
【００１２】
[0017]フロップトレイ１００は、第１のＤフリップフロップ１２０ａと、第２のＤフリップフロップ１２０ｂと、第３のＤフリップフロップ１２０ｃと、第４のＤフリップフロップ１２０ｄと、走査回路１１５とを備える。走査回路１１５は、以下でさらに説明するように、テスト中に走査モードでフロップトレイ１００を動作させるために使用される。走査回路１１５は、第１の走査マルチプレクサ１１０ａと、第２の走査マルチプレクサ１１０ｂと、第３の走査マルチプレクサ１１０ｃと、第４の走査マルチプレクサ１１０ｄと、反転極性ＮＡＮＤゲート１３０とを備える。各走査マルチプレクサ１１０ａ〜１１０ｄはＤフリップフロップ１２０ａ〜１２０ｄの各々に結合され、ここにおいて、第１の走査マルチプレクサ１１０ａは第１のＤフリップフロップ１２０ａの入力に結合され、第２の走査マルチプレクサ１１０ｂは第２のＤフリップフロップ１２０ｂの入力に結合され、以下同様に結合される。走査回路１１５はフロップトレイ１００の走査オーバーヘッドとなる。
【００１３】
[0018]通常モードで、フロップトレイ１００は複数のデータ信号ｄ０〜ｄ３を並列に受信する。各走査マルチプレクサ１１０ａ〜１１０ｄは、（図１中で「０」と標示された）データ入力において並列データ信号ｄ０〜ｄ３のうちの１つを受信し、それぞれのデータ信号ｄ０〜ｄ３をそれぞれのＤフリップフロップ１２０ａ〜１２０ｄの入力にパスする。各Ｄフリップフロップ１２０ａ〜１２０ｄは、クロック信号ｃｌｋの立上りまたは立下りエッジ上でそれぞれのデータ信号ｄ０〜ｄ３からデータ値（たとえば、ビット）をキャプチャし、キャプチャされたデータ値ｑ０〜ｑ３を出力する。したがって、各クロックサイクル中に、フロップトレイ１００は、クロック信号ｃｌｋの立上りまたは立下りエッジ上でデータ信号ｄ０〜ｄ３から複数のデータ値（たとえば、ビット）を並列にキャプチャし、キャプチャされたデータ値ｑ０〜ｑ３を並列に出力する。図１は、４つのフリップフロップを備える４ビットフロップトレイの例を示す。しかしながら、本開示はこの例に限定されず、任意の数のフリップフロップを備えるフロップトレイに適用され得ることを諒解されたい。
【００１４】
[0019]走査モードで、第１の走査マルチプレクサ１１０ａは、（図１中で「ｓｉｎ」と標示された）フロップトレイ１００の走査入力を第１のフリップフロップ１２０ａの入力に結合する。残りの走査マルチプレクサ１１０ｂ〜１１０ｄの各々は前のＤフリップフロップのｎｑ出力をそれぞれのＤフリップフロップの入力に結合する。たとえば、第２の走査マルチプレクサ１１０ｂは第１のＤフリップフロップ１２０ａのｎｑ出力を第２のＤフリップフロップ１２０ｂの入力に結合し、第３のマルチプレクサ１１０ｃは第２のＤフリップフロップ１２０ｂのｎｑ出力を第３のＤフリップフロップ１２０ｃの入力に結合し、以下同様に結合する。各マルチプレクサの走査入力は図１中で「１」と標示されている。第４のＤフリップフロップ１２０ｄ（最後のフリップフロップ）のｎｑ出力はＮＡＮＤゲート１３０の反転入力に結合される。その結果、走査信号が走査入力（「ｓｉｎ」）においてフロップトレイ１００に入力されたとき、走査信号はフロップトレイ１００のＤフリップフロップ１２０ａ〜１２０ｄを通って連続的に伝搬する。走査信号は（「ｓｏｕｔ」と標示された）ＮＡＮＤゲート１３０の出力において最終的に出力される。出力走査信号は、フロップトレイ１００の走査入力（「ｓｉｎ」）から走査出力（「ｓｏｕｔ」）までの走査経路における反転の回数に応じて、入力走査信号に対して反転または非反転であり得る。
【００１５】
[0020]したがって、走査モードで、走査信号はフロップトレイ１００のＤフリップフロップ１２０ａ〜１２０ｄを通って走査される。走査信号は既知のテストパターンを備え得、フロップトレイ１００の機能は、フロップトレイ１００からの出力走査信号を既知のテストパターンに基づく予想される出力走査信号と比較することによって評価され得る。
【００１６】
[0021]図１に示された例では、フロップトレイ１００の動作モードは、（図１中で「ｓｃａｎ」と標示された）走査モード入力において受信された走査モード信号によって制御される。走査モード信号は、走査マルチプレクサがそれぞれのフリップフロップにそれぞれの入力データ信号を結合するのか走査信号を結合するのかを制御するために、各走査マルチプレクサ１１０ａ〜１１０ｄに入力される。たとえば、走査モード信号が論理０であるとき、各走査マルチプレクサ１１０ａ〜１１０ｄはそれぞれの入力データ信号をそれぞれのフリップフロップに結合する。したがって、フロップトレイは、走査モード信号が０であるとき、通常モードで動作する。走査モード信号が論理１であるとき、各走査マルチプレクサ１１０ａ〜１１０ｄは走査信号をそれぞれのフリップフロップに結合する。したがって、フロップトレイは、走査モード信号が１であるとき、走査モードで動作する。走査モード信号はまた、図１に示されているように、ＮＡＮＤゲート１３０の非反転入力に結合され得る。走査モード信号が０であるとき（通常モード）、ＮＡＮＤゲート１３０の出力は１に固定される。
【００１７】
[0022]図２に、第１の走査マルチプレクサ１１０ａおよび第１のＤフリップフリップ１２０ａの例示的な実装形態を示す。第１の走査マルチプレクサ１１０ａは第１のトライステート回路２１５と第２のトライステート回路２２０とを備え、ここにおいて、各トライステート回路は４つのトランジスタ（たとえば、金属酸化物半導体（ＭＯＳ）トランジスタ）を含む。第１のトライステート回路２１５および第２のトライステート回路２２０は、（図２中で「ｓｃａｎ」と標示された）走査モード入力において受信された走査モード信号によって制御される。トライステート回路２１５および２２０は、走査モード信号が０であるとき、通常モードで動作し、走査モード信号が１であるとき、走査モードで動作する。
【００１８】
[0023]走査モード信号が０であるとき、第１のトライステート回路２１５はそれぞれの入力データ信号を反転させ、第２のトライステート回路２２０は反転したデータ信号をそれぞれのＤフリップフロップ１２０ａの入力にパスする。図２中の例では、Ｄフリップフロップ１２０ａはそれの入力とｑ出力との間に奇数個のインバータ（すなわち、インバータ２３２、２３４および２３６）を有する。奇数個のインバータは第１のトライステート回路２１５による論理反転を元に戻す。その結果、マルチプレクサ１１０ａのデータ入力からＤフリップフロップ１２０ａのｑ出力まで論理反転がない。
【００１９】
[0024]走査モード信号が１であるとき、第１のトライステート回路２１５はそれぞれのデータ入力を遮断する。第２のトライステート回路２２０は、それぞれの入力走査信号を反転させ、反転した走査信号をそれぞれのＤフリップフロップ１２０ａに入力する。図２中の例では、Ｄフリップフロップ１２０ａはそれの入力とｎｑ出力との間に偶数個のインバータ（すなわち、インバータ２３２および２３４）を有する。その結果、マルチプレクサ１１０ａの走査入力からＤフリップフロップ１２０ａのｎｑ出力まで論理反転がある。
【００２０】
[0025]したがって、通常モードで、図２中の走査マルチプレクサ１１０ａは、データ信号をそれぞれのフリップフロップ１２０ａに出力する前に、入力データ信号を反転させる。走査モードで、走査マルチプレクサ１１０ａは、走査信号をそれぞれのフリップフロップ１２０ａに出力する前に、入力走査信号を反転させる。したがって、図２中の走査マルチプレクサ１１０ａは反転マルチプレクサの例である。
【００２１】
[0026]フロップトレイ１００中の残りの走査マルチプレクサ１１０ｂ〜１１０ｄの各々はまた、図２に示された回路を使用して実装され得る。残りの走査マルチプレクサ１１０ｂ〜１１０ｄの各々について、（図１中で「１」と標示された）マルチプレクサの走査入力は前のＤフリップフロップ１２０ａ〜１２０ｃのｎｑ出力に結合される。
【００２２】
[0027]各走査マルチプレクサ１１０ａ〜１１０ｄの第１のトライステート回路２１５および第２のトライステート回路２２０を構成するトランジスタは、チップ面積を占め、電力を消費する。したがって、走査回路１１５の面積および／または電力消費を低減するために、マルチプレクサ中のトランジスタの数を低減することが望ましい。
【００２３】
[0028]図３に、本開示の一実施形態による、走査マルチプレクサ３１０を示す。図３は、走査マルチプレクサ３１０が、フロップトレイの走査入力（「ｓｉｎ」）とフロップトレイの第１のフリップフロップ１２０ａとの間に結合された、フロップトレイ中の第１の走査マルチプレクサを実装するために使用される例を示す。図３に示された走査マルチプレクサ３１０を使用して実装された走査マルチプレクサを含むフロップトレイの一例について、以下で図５に関して説明する。
【００２４】
[0029]走査マルチプレクサ３１０では、図２に示された走査マルチプレクサ１１０ａ中の第２のトライステート回路２２０はパスゲート３２０によって置き換えられる。パスゲート３２０は、第２のトライステート回路２２０のための４つのトランジスタと比較して２つのトランジスタを備え、走査マルチプレクサ３１０中の２つのトランジスタの低減を生じる。図３に示された例では、パスゲート３２０は、並列に結合されたｎ形トランジスタ３２２とｐ形トランジスタ３２４とを備え、ここにおいて、ｎ形トランジスタ３２２のゲートは走査モード入力（「ｓｃａｎ」）に結合され、ｐ形トランジスタ３２４のゲートは走査モードインバータ３６０を通して走査モード入力（「ｓｃａｎ」）に結合される。したがって、ｎ形トランジスタ３２２のゲートは走査モード信号によって駆動され、ｐ形トランジスタ３２４のゲートは走査モード信号の逆によって駆動される。トランジスタ３２２とトランジスタ３２４の両方は走査モードでオンにされ、トランジスタ３２２とトランジスタ３２４の両方は通常モードでオフにされる。
【００２５】
[0030]走査モード信号が０であるとき（通常モード）、第１のトライステート回路２１５は、入力データ信号を反転させ、反転したデータ信号をフロップトレイの第１のフリップフロップ１２０ａの入力に出力する。第１のトライステート回路２１５について以下でより詳細に説明する。パスゲート３２０は入力走査信号を第１のＤフリップフロップ１２０ａの入力から遮断する。したがって、通常モードで、走査マルチプレクサ３１０は、図２に示された第１の走査マルチプレクサ１１０ａと機能的に等価である。
【００２６】
[0031]走査モード信号が１であるとき（走査モード）、第１のトライステート回路２１５は入力データ信号を第１のＤフリップフロップ１２０ａの入力から遮断する。パスゲート３２０は入力走査信号を第１のＤフリップフロップ１２０ａの入力にパスする。走査モードで、パスゲート３２０は、図２に示された第１のマルチプレクサ１１０ａ中の第２のトライステート回路２２０とは異なり、入力走査信号を反転させない。したがって、走査モードで、走査マルチプレクサ３１０は反転なしに走査信号を第１のフリップフロップ１２０ａにパスする。
【００２７】
[0032]一実施形態では、インバータ３１５は、走査マルチプレクサ３１０に入力されることより前に走査信号を反転させるために、フロップトレイの走査入力（「ｓｉｎ」）と走査マルチプレクサ３１０との間に結合され得る。したがって、インバータ３１５と走査マルチプレクサ３１０中のパスゲート３２０の組合せは、図２に示された第２のトライステート回路２２０と機能的に等価であり得る。
【００２８】
[0033]フロップトレイ中の残りの走査マルチプレクサの各々はまた、図３に示されたマルチプレクサ３１０を使用して実装され得る。残りの走査マルチプレクサの各々について、パスゲート３２０の入力は介在インバータなしに前のＤフリップフロップのｎｑ出力に結合され得る。
【００２９】
[0034]この点について、図４に、走査マルチプレクサ３１０が、フロップトレイ中の第２の走査マルチプレクサを実装するために使用される例を示す。この例では、パスゲート３２０は介在インバータなしに（図３に示された）第１のＤフリップフロップ１２０ａのｎｑ出力に結合される。上記で説明したように、パスゲート３２０は図２に示された第２のトライステート回路２２０を置き換え、マルチプレクサ３１０中の２つのトランジスタの低減を生じる。
【００３０】
[0035]走査モード信号が０であるとき（通常モード）、第１のトライステート回路２１５は、入力データ信号を反転させ、反転したデータ信号をフロップトレイの第２のＤフリップフロップ１２０ｂの入力に出力する。パスゲート３２０は走査信号を第２のＤフリップフロップ１２０ｂの入力から遮断する。
【００３１】
[0036]走査モード信号が１であるとき（走査モード）、第１のトライステート回路２１５は入力データ信号を第２のＤフリップフロップ１２０ｂの入力から遮断する。パスゲート３２０は走査信号を（図３に示された）第１のＤフリップフロップ１２０ａのｎｑ出力から第２のＤフリップフロップ１２０ｂの入力にパスする。第２のＤフリップフロップ１２０ｂのｎｑ出力からの走査信号はフロップトレイ中の第３の走査マルチプレクサに結合される。
【００３２】
[0037]図５に、走査可能フロップトレイ５００の例を示し、ここにおいて、図１中の走査回路１１５は、本開示の一実施形態による走査回路５１５によって置き換えられる。走査回路５１５は、第１の走査マルチプレクサ３１０ａと、第２の走査マルチプレクサ３１０ｂと、第３の走査マルチプレクサ３１０ｃと、第４の走査マルチプレクサ３１０ｄとを備え、ここにおいて、走査マルチプレクサ３１０ａ〜３１０ｄの各々は、図３に示された走査マルチプレクサ３１０を使用して実装される。走査回路５１５はまた、走査マルチプレクサ３１０ａ〜３１０ｄによって共有される走査モードインバータ３６０を備える。走査モードインバータ３６０は各走査マルチプレクサ３１０ａ〜３１０ｄに走査モード信号の逆を与える。フロップトレイ５００はまた、フロップトレイ５００の走査入力（「ｓｉｎ」）と第１の走査マルチプレクサ３１０ａの（「１」と標示された）走査入力との間に結合されたインバータ３１５を備える。
【００３３】
[0038]第１の走査マルチプレクサ３１０の（「１」と標示された）走査入力はインバータ３１５に結合される。残りの走査マルチプレクサ３１０ｂ〜３１０ｄの各々の（「１」と標示された）走査入力は、介在インバータなしに前のＤフリップフロップ１２０ａ〜１２０ｃのｎｑ出力に結合される。走査マルチプレクサ３１０ａ〜３１０ｄの各々の（「０」と標示された）データ入力はそれぞれのデータ信号ｄ０〜ｄ３に結合され、走査マルチプレクサ３１０ａ〜３１０ｄの各々の出力はそれぞれのフリップフロップ１２０ａ〜１２０ｄの入力に結合される。
【００３４】
[0039]通常モードで、各走査マルチプレクサ３１０ａ〜３１０ｄは、それぞれのトライステート回路２１５を使用してそれぞれのデータ信号ｄ０〜ｄ３を反転させ、反転したデータ信号をそれぞれのＤフリップフロップ１２０ａ〜１２０ｄの入力に出力する。各Ｄフリップフロップ１２０ａ〜１２０ｄは、クロック信号ｃｌｋの立上りまたは立下りエッジ上でそれぞれのデータ信号ｄ０〜ｄ３からデータ値（たとえば、ビット）をキャプチャし、キャプチャされたデータ値ｑ０〜ｑ３を出力する。
【００３５】
[0040]走査モードで、インバータ３１５は、反転した入力走査信号を生成するためにフロップトレイ５００の走査入力（「ｓｉｎ」）において走査信号を反転させる。第１の走査マルチプレクサ３１０ａは反転した入力走査信号を第１のＤフリップフロップ１２０ａの入力にパスする。残りの走査マルチプレクサ３１０ｂ〜３１０ｃの各々は、前のフリップフロップ１２０ａ〜１２０ｃから出力された走査信号を反転なしにそれぞれのフリップフロップ１２０ｂ〜１２０ｄの入力に結合する。走査信号は（「ｓｏｕｔ」と標示された）ＮＡＮＤゲート１３０の出力において最終的に出力される。出力走査信号は、フロップトレイ５００の走査入力（「ｓｉｎ」）から走査出力（「ｓｏｕｔ」）までの走査経路における反転の回数に応じて、入力走査信号に対して反転または非反転であり得る。
【００３６】
[0041]したがって、走査モードで、走査信号はフロップトレイ５００のＤフリップフロップ１２０ａ〜１２０ｄを通って走査される。走査信号は既知のテストパターンを備え得、フロップトレイ５００の機能は、フロップトレイ５００からの出力走査信号を既知のテストパターンに基づく予想される出力走査信号と比較することによって評価され得る。所与のテストパターンについて、図５中のフロップトレイ５００の場合の予想される出力走査信号は、図１中のフロップトレイ１００の場合の予想される出力走査信号とは異なり得る。これは、走査マルチプレクサ３１０ａ〜３１０ｄが走査信号を反転させないという事実により、図５中のフロップトレイ５００が走査経路における異なる回数の反転を有するからである。
【００３７】
[0042]図３に示されたマルチプレクサ３１０を使用してフロップトレイ５００の各走査マルチプレクサ３１０ａ〜３１０ｄを実装することは、フロップトレイ５００中のトランジスタの数の有意な低減をもたらし得る。フロップトレイ５００中の第１の走査マルチプレクサ３１０ａは、フロップトレイ５００の走査入力（「ｓｉｎ」）と第１の走査マルチプレクサ３１０ａとの間に結合されたインバータ３１５のために、トランジスタの数の低減に寄与しないことがある。しかしながら、フロップトレイ５００中の残りの走査マルチプレクサ３１０ｂ〜３１０ｄの各々はトランジスタの数を２だけ低減する。これは、残りの走査マルチプレクサ３１０ｂ〜３１０ｄの各々のために、それぞれのパスゲート３２０は、図２に示された第２のトライステート回路２２０のための４つのトランジスタと比較して２つのトランジスタを使用するからである。たとえば、（その一例が図５に示された）４ビットフロップトレイの場合、これは図１中のフロップトレイ１００と比較して６つのトランジスタの低減（３つの残りのマルチプレクサ３１０ｂ〜３１０ｄの各々について２つのトランジスタの低減）をもたらす。８つのＤフリップフロップを備える８ビットフロップトレイの場合、これは１４個のトランジスタの低減をもたらし、１６個のＤフリップフロップを備える１６ビットフロップトレイの場合、これは３０個のトランジスタの低減をもたらす。走査回路５１５中のトランジスタの数の低減は、走査回路によって占められるチップ面積を低減し、電力消費を低減する。
【００３８】
[0043]各Ｄフリップフロップ１２０ａ〜１２０ｄがそれの入力において信号（たとえば、それぞれのデータ信号ｄ０〜ｄ３または走査信号）から値を適切にキャプチャするために、値は（ホールド時間と呼ばれる）クロックｃｌｋの立上りまたは立下りエッジの後のある時間期間の間安定必要がある。信号がホールド時間中に値を変更した場合、ホールド時間違反が起こり、フリップフロップは準安定状態に入り得る。通常モードでのホールド時間違反を防ぐために、フリップフロップへのデータ経路における遅延が、フリップフロップの入力において十分なホールド時間マージンを与えるために調整され得る。ホールド時間マージンは、クロックｃｌｋの立上りまたは立下りエッジの後の信号の変化についての予想される時間とホールド時間との間の差であり得る。より大きいホールド時間マージンは、より大きいマージンをプロセスおよび動作変動に与えることによってフリップフロップのロバストネスを改善する。
【００３９】
[0044]走査モードで、図５中の第２のフリップフロップ１２０ｂ、第３のフリップフロップ１２０ｃおよび第４のフリップフロップ１２０ｄの各々のためのホールド時間マージンは、図１中の第２のフリップフロップ１２０ｂ、第３のフリップフロップ１２０ｃおよび第４のフリップフロップ１２０ｄと比較して約１つのインバータ遅延だけ低減される。これは、図５中のそれぞれのマルチプレクサ３１０ｂ〜３１０ｄの各々が、図１中のそれぞれのマルチプレクサ１１０ｂ〜１１０ｄとは異なり走査信号を反転させないからである。しかしながら、走査モードにおけるホールド時間マージンの低減の場合でも、ホールド時間マージンは、テスト中のホールド時間違反を防ぐのに十分に大きいままであり得る。たとえば、フリップフロップ１２０ｂ〜１２０ｄの各々が図２に示されたフリップフロップを使用して実装されたとき、走査モードにおけるホールド時間マージンはホールド時間違反を防ぐほど十分に大きいままであることが分かっている。第１のフリップフロップ１２０ａのためのホールド時間マージンは、第１のマルチプレクサ１１０ａに結合されたインバータ３１５がインバータ遅延を追加するのでほぼ同じであり得る。
【００４０】
[0045]次に、再び図３を参照しながら、第１のトライステート回路２１５についてより詳細に説明する。第１のトライステート回路２１５は、トライステートインバータの一例であり、第１のｐ形トランジスタ３３０と、第２のｐ形トランジスタ３３５と、第１のｎ形トランジスタ３５０と、第２のｎ形トランジスタ３４０とを備える。トランジスタ３３０、３３５、３４０および３５０は電源と接地との間で互いの上に積層される。より詳細には、第１のｐ形トランジスタ３３０のソースは電源に結合され、第２のｐ形トランジスタ３３５のソースは第１のｐ形トランジスタ３３０のドレインに結合され、第２のｎ形トランジスタ３４０のドレインは第２のｐ形トランジスタ３３５のドレインに結合され、第１のｎ形トランジスタ３５０のドレインは第２のｎ形トランジスタ３４０のソースに結合され、第１のｎ形トランジスタ３５０のソースは接地に結合される。
【００４１】
[0046]第１のｐ形トランジスタ３３０のゲートは走査モード入力（「ｓｃａｎ」）に結合され、第１のｎ形トランジスタ３５０のゲートは、図５に示されているように走査マルチプレクサ３１０ａ〜３１０ｄによって共有され得る、走査モードインバータ３６０を通して走査モード入力（「ｓｃａｎ」）に結合される。したがって、第１のｐ形トランジスタ３３０のゲートは走査モード信号によって駆動され、第１のｎ形トランジスタ３５０のゲートは走査モード信号の逆によって駆動される。第２のｐ形トランジスタ３３５および第２のｎ形トランジスタ３４０のゲートはマルチプレクサ３１０のデータ入力に結合される。
【００４２】
[0047]走査モード信号が０であるとき（通常モード）、第１のｐ形トランジスタ３３０と第１のｎ形トランジスタ３５０は両方ともオンにされる。その結果、第１のｐ形トランジスタ３３０は第２のｐ形トランジスタ３３５のソースを電源に結合し、第１のｎ形３５０は第２のｎ形トランジスタ３４０のソースを接地に結合する。これは、第２のｐ形トランジスタ３３５および第２のｎ形トランジスタ３４０がコンプリメンタリーインバータとして働くことを可能にし、ここにおいて、インバータの入力は第２のｐ形トランジスタ３３５および第２のｎ形トランジスタ３４０のゲートに位置し、インバータの出力は第２のｐ形トランジスタ３３５および第２のｎ形トランジスタ３４０のドレインに位置する。インバータは、それぞれのデータ信号を反転させ、反転したデータ信号をそれぞれのフリップフロップに出力する。
【００４３】
[0048]走査モード信号が１であるとき（走査モード）、第１のｐ形トランジスタ３３０と第１のｎ形トランジスタ３５０は両方ともオフにされる。これは、第２のｐ形トランジスタ３３５のソースを電源から切断し、第２のｎ形トランジスタ３４０のソースを接地から切断する。その結果、それぞれのデータ信号はそれぞれのフリップフロップの入力から遮断される。
【００４４】
[0049]図６は、本開示の一実施形態による、低減された走査オーバーヘッドをもつフロップトレイを走査するための方法６００の流れ図である。
【００４５】
[0050]ステップ６１０において、入力データ信号は、トライステート回路を使用して通常モードで反転させられ、フリップフロップの入力に出力される。たとえば、ステップ６１０は、図３中のトライステート回路２１５を使用して実行され得、ここにおいて、トライステート回路２１５は、０の走査モード信号を走査モード入力（「ｓｃａｎ」）に入力することによって通常モードで動作させられる。
【００４６】
[0051]ステップ６２０において、入力データ信号は、トライステート回路を使用して走査モードでフリップフロップの入力から遮断される。たとえば、ステップ６２０は、図３中のトライステート回路２１５を使用して実行され得、ここにおいて、トライステート回路２１５は、１の走査モード信号を走査モード入力（「ｓｃａｎ」）に入力することによって走査モードで動作させられる。
【００４７】
[0052]ステップ６３０において、走査信号は、パスゲートを使用して走査モードでフリップフロップの入力にパスされる。たとえば、ステップ６３０は、図３中のパスゲート３２０を使用して実行され得、ここにおいて、パスゲート３２０は、１の走査モード信号を走査モード入力（「ｓｃａｎ」）に入力することによって走査モードで動作させられる。パスゲート３２０は、トライステート回路よりも少数のトランジスタを使用して実装され、したがって走査オーバーヘッドを低減し得る。
【００４８】
[0053]ステップ６４０において、走査信号は、パスゲートを使用して通常モードでフリップフロップの入力から遮断される。たとえば、ステップ６４０は、図３中のパスゲート３２０を使用して実行され得、ここにおいて、パスゲート３２０は、０の走査モード信号を走査モード入力（「ｓｃａｎ」）に入力することによって通常モードで動作させられる。
【００４９】
[0054]当業者は、本開示の実施形態が本明細書で説明した例に限定されないことを諒解されよう。たとえば、走査マルチプレクサの走査入力は、ｎｑ出力の代わりに前のフリップフロップのｑ出力に結合され得る。また、本開示の実施形態は、様々なタイプのフリップフロップを備えるフロップトレイ中で使用され得、したがって、図２に示された例示的なフリップフロップに限定されない。さらに、本開示の実施形態は、たとえば、２つのフリップフロップ、４つのフリップフロップ、８つのフリップフロップ、１６個のフリップフロップなどを含む、任意の数のフリップフロップを備えるフロップトレイ中で使用され得る。
【００５０】
[0055]本明細書で説明した回路は、様々なトランジスタタイプを使用して実現され得、したがって、図に示された特定のトランジスタタイプに限定されないことを、当業者は諒解されよう。たとえば、バイポーラ接合トランジスタ、接合型電界効果トランジスタまたは他のトランジスタタイプなどのトランジスタタイプが使用され得る。また、本明細書で説明した回路は、ＣＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）など、様々なＩＣプロセス技術を用いて作製され得ることを、当業者は諒解されよう。
【００５１】
[0056]本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように与えたものである。本開示への様々な修正は当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。  
以下に、出願当初の特許請求の範囲を付記する。 
［Ｃ１］
フロップトレイのための走査回路であって、
通常モードで入力データ信号を反転させ、前記反転したデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成されたトライステート回路と、
前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成されたパスゲートと
を備える、走査回路。
［Ｃ２］
前記パスゲートは、
ｎ形トランジスタと、
前記ｎ形トランジスタと並列に結合されたｐ形トランジスタと、ここにおいて、前記ｐ形トランジスタおよび前記ｎ形トランジスタが、前記走査モードでオンになり、前記通常モードでオフになるように構成された、
を備える、Ｃ１に記載の走査回路。
［Ｃ３］
前記フロップトレイの走査入力と前記パスゲートとの間に結合されたインバータをさらに備える、Ｃ１に記載の走査回路。
［Ｃ４］
前記パスゲートが前記フロップトレイの他のフリップフロップの出力と前記フリップフロップの前記入力との間に結合された、Ｃ１に記載の走査回路。
［Ｃ５］
前記他のフリップフロップの前記出力と前記パスゲートとの間にインバータがない、Ｃ４に記載の走査回路。
［Ｃ６］
フロップトレイのための走査回路であって、
通常モードで第１のデータ信号を反転させ、前記反転した第１のデータ信号を前記フロップトレイの第１のフリップフロップの入力に出力することと、および走査モードで前記第１のフリップフロップの前記入力から前記第１のデータ信号を遮断することとを行うように構成された第１のトライステート回路と、
前記走査モードで前記第１のフリップフロップの前記入力に走査信号をパスすることと、前記通常モードで前記第１のフリップフロップの前記入力から前記走査信号を遮断することとを行うように構成された第１のパスゲートと、
前記通常モードで第２のデータ信号を反転させ、前記反転した第２のデータ信号を前記フロップトレイの第２のフリップフロップの入力に出力することと、前記走査モードで前記第２のフリップフロップの前記入力から前記第２のデータ信号を遮断することとを行うように構成された第２のトライステート回路と、
前記走査モードで前記第１のフリップフロップの出力からの前記走査信号を前記第２のフリップフロップの前記入力にパスすることと、および前記通常モードで前記第２のフリップフロップの前記入力から前記第１のフリップフロップの前記出力からの前記走査信号を遮断することとを行うように構成された第２のパスゲートと
を備える、走査回路。
［Ｃ７］
前記第１のフリップフロップの前記出力と前記第２のパスゲートとの間にインバータがない、Ｃ６に記載の走査回路。
［Ｃ８］
前記フロップトレイの走査入力と前記第１のパスゲートとの間に結合されたインバータをさらに備える、Ｃ６に記載の走査回路。
［Ｃ９］
前記第１のフリップフロップの前記出力と前記第２のパスゲートとの間にインバータがない、Ｃ８に記載の走査回路。
［Ｃ１０］
前記第２のパスゲートは、
ｎ形トランジスタと、
前記ｎ形トランジスタと並列に結合されたｐ形トランジスタと、ここにおいて、前記ｐ形トランジスタおよび前記ｎ形トランジスタが、前記走査モードでオンになり、前記通常モードでオフになるように構成された、
を備える、Ｃ９に記載の走査回路。
［Ｃ１１］
フロップトレイを走査するための方法であって、
トライステート回路を使用して通常モードで入力データ信号を反転させ、前記反転したデータ信号を前記フロップトレイのフリップフロップの入力に出力することと、
前記トライステート回路を使用して走査モードで前記フリップフロップの前記入力から前記データ信号を遮断することと、
パスゲートを使用して前記走査モードで前記フリップフロップの前記入力に走査信号をパスすることと、
前記パスゲートを使用して前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することと
を備える、方法。
［Ｃ１２］
他のパスゲートを使用して前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスすることをさらに備える、Ｃ１１に記載の方法。
［Ｃ１３］
前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、Ｃ１２に記載の方法。
［Ｃ１４］
前記パスゲートを使用して前記フリップフロップの前記入力に前記走査信号をパスすることより前に、前記走査信号を反転させることをさらに備える、Ｃ１１に記載の方法。
［Ｃ１５］
他のパスゲートを使用して前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスすることをさらに備える、Ｃ１４に記載の方法。
［Ｃ１６］
前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、Ｃ１５に記載の方法。
［Ｃ１７］
フロップトレイを走査するための装置であって、
通常モードで入力データ信号を反転させ、前記フロップトレイのフリップフロップの入力に前記反転したデータ信号を出力するための手段と、
走査モードで前記フリップフロップの前記入力から前記データ信号を遮断するための手段と、
前記走査モードで前記フリップフロップの前記入力に走査信号をパスするための手段と、
前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断するための手段と
を備える、装置。
［Ｃ１８］
前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスするための手段をさらに備える、Ｃ１７に記載の装置。
［Ｃ１９］
前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、Ｃ１８に記載の装置。
［Ｃ２０］
前記走査信号を前記フリップフロップの前記入力にパスするための前記手段より前に、前記走査信号を反転させるための手段をさらに備える、Ｃ１７に記載の装置。
［Ｃ２１］
前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスするための手段をさらに備える、Ｃ２０に記載の装置。
［Ｃ２２］
前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、Ｃ２１に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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