(57)【特許請求の範囲】
【請求項１】
アンチヒューズを備えた金属酸化膜半導体（ＭＯＳ）型アンチヒューズ・ビットセルであって、前記アンチヒューズは、さらに、
基板の上に配置された第１の半導体チャネル領域と、
前記基板の上で前記第１の半導体チャネル領域の相対する両側に配置された第１の半導体ソース領域および第１のドレイン領域であって、前記第１の半導体チャネル領域に相補的な導電型である第１の半導体ソース領域および第１のドレイン領域と、
前記第１の半導体ソース領域と界面接触している第１のソースコンタクト、および、前記第１のドレイン領域と界面接触している第１のドレインコンタクトと、
前記第１の半導体チャネル領域の上に配置された第１のゲート誘電体と、
前記第１のゲート誘電体によって前記第１の半導体チャネル領域から分離されるとともに、介在する誘電体材料によって前記第１のドレインコンタクトおよび前記第１のソースコンタクトから分離された第１のゲート電極であって、該第１のゲート電極の頂面から前記第１のゲート誘電体に近づくように該第１のゲート電極の高さを貫通して延びるシームを有する第１のゲート電極と、を含む、ＭＯＳ型アンチヒューズ・ビットセル。
【請求項２】
前記第１のゲート電極は、第１のゲート長を有し、
前記第１のゲート電極内の前記シームは、前記第１のゲート長の略中央に配置されている、請求項１に記載のＭＯＳ型アンチヒューズ・ビットセル。
【請求項３】
前記第１のゲート電極または前記第１のドレインコンタクトに結合されたＭＯＳトランジスタをさらに備え、前記トランジスタは、さらに、
前記基板の上に配置された第２の半導体チャネル領域と、
前記基板の上で前記第２の半導体チャネル領域の相対する両側に配置された第２の半導体ソース領域および第２のドレイン領域であって、前記第２の半導体チャネル領域に相補的な導電型である第２の半導体ソース領域および第２のドレイン領域と、
前記第２の半導体ソース領域と界面接触している第２のソースコンタクトと、前記第２のドレイン領域と界面接触している第２のドレインコンタクトと、
前記第２の半導体チャネル領域の上に配置された第２のゲート誘電体と、
前記第２のゲート誘電体によって前記第２の半導体チャネル領域から分離されるとともに、介在する誘電体材料によって前記第２のソースコンタクトおよび前記第２のドレインコンタクトから分離された第２のゲート電極であって、シームフリーである第２のゲート電極と、を含む、請求項１または２に記載のＭＯＳ型アンチヒューズ・ビットセル。
【請求項４】
前記第１のゲート電極は、第１のゲート長を有し、
前記第１のゲート電極内の前記シームは、前記第１のゲート長の略中央に配置されており、
前記第１のゲート電極の前記高さは、前記介在する誘電体材料の高さよりも小さく、
前記第２のゲート電極は、前記第１のゲート長よりも大きい第２のゲート長を有し、
前記第１および第２のゲート電極は、略同じ材料組成を有する、請求項３に記載のＭＯＳ型アンチヒューズ・ビットセル。
【請求項５】
前記第１のゲート電極は、第１のゲート長を有し、
前記第１のゲート電極内の前記シームは、前記第１のゲート長の略中央に配置されており、
前記第２のゲート電極は、前記第１のゲート長と等しい又は前記第１のゲート長よりも短い第２のゲート長を有し、
前記第１および第２のゲート電極の前記高さは、前記介在する誘電体材料の高さよりも小さく、
前記第１および第２のゲート電極は、それぞれ充填金属を有し、前記第１のゲート電極の前記充填金属は、前記第２のゲート電極の前記充填金属とは組成または微細構造の少なくとも一方が異なるものである、請求項３または４に記載のＭＯＳ型アンチヒューズ・ビットセル。
【請求項６】
前記第１および第２のゲート電極は、略等しい高さを有し、
前記第１のゲート電極の頂面の上および前記第２のゲート電極の表面の上にキャップ材料が配置されており、前記キャップ材料は、前記第１のゲート電極内の前記シームを塞いでいる、請求項３から５のいずれか一項に記載のＭＯＳ型アンチヒューズ・ビットセル。
【請求項７】
前記ＭＯＳトランジスタは、前記第１のゲート電極と前記第１のドレイン領域との間の電圧レベルを制御するために、前記第１のゲート電極に結合されている、請求項３から６のいずれか一項に記載のＭＯＳ型アンチヒューズ・ビットセル。
【請求項８】
前記第１のゲート電極または前記第１のドレインコンタクトに結合されたＭＯＳトランジスタをさらに備え、前記トランジスタは、さらに、
前記基板の上に配置された第２の半導体チャネル領域と、
前記基板の上で前記第２の半導体チャネル領域の相対する両側に配置された第２の半導体ソース領域および第２のドレイン領域であって、前記第２の半導体チャネル領域に相補的な導電型である第２の半導体ソース領域および第２のドレイン領域と、
前記第２の半導体ソース領域と界面接触している第２のソースコンタクト、および、前記第２のドレイン領域と界面接触している第２のドレインコンタクトと、
前記第２の半導体チャネル領域の上に配置された第２のゲート誘電体と、
前記第２のゲート誘電体によって前記第２の半導体チャネル領域から分離されるとともに、前記介在する誘電体材料によって前記第２のソースコンタクトおよび前記第２のドレインコンタクトから分離された第２のゲート電極であって、該第２のゲート電極は、前記第２のゲート誘電体との界面からの第２の高さを有し、それは前記第１のゲート電極の高さよりも大きく、さらに、該第２のゲート電極の頂面によって塞がれた第２のシームを有する第２のゲート電極と、を含む、請求項１から７のいずれか一項に記載のＭＯＳ型アンチヒューズ・ビットセル。
【請求項９】
基板の上に配置された半導体チャネル領域と、
前記基板の上で前記半導体チャネル領域の相対する両側に配置された半導体ソース領域およびドレイン領域であって、前記半導体チャネル領域に相補的な導電型である半導体ソース領域およびドレイン領域と、
前記半導体ソース領域と界面接触しているソースコンタクト、および、前記ドレイン領域と界面接触しているドレインコンタクトと、
前記半導体チャネル領域の上に配置されたゲート誘電体と、
前記ゲート誘電体によって前記半導体チャネル領域から分離されるとともに、介在する誘電体材料によって前記ドレインコンタクトおよび前記ソースコンタクトから分離されたゲート電極であって、該ゲート電極の頂面から前記ゲート誘電体に近づくように該ゲート電極の高さを貫通して延びるシームを有するゲート電極と、を含む、アンチヒューズ。
【請求項１０】
ＭＯＳ型アンチヒューズ・ビットセルを製造する方法であって、
周囲の誘電体材料内に第１の開口部を形成することであって、前記第１の開口部によって、第１の半導体チャネル領域を露出させることと、
前記第１の半導体チャネル領域の上に第１のゲート誘電体を形成することと、
前記第１の開口部を充填することにより、第１のゲート電極を形成することと、
前記第１のゲート電極内のシームを開口させるとともに、前記第１のゲート電極のリセスエッチングプロセスに前記シームを曝すために、前記周囲の誘電体材料に対して、前記第１のゲート電極にリセスを形成することと、
前記第１の半導体チャネル領域の相対する両側に配置された第１のソース領域および第１のドレイン領域に対する第１のソースコンタクトおよび第１のドレインコンタクトを形成することと、を含む方法。
【請求項１１】
前記第１のゲート電極を形成することは、前記周囲の誘電体材料の側壁から前記第１の開口部を充填することにより、前記第１のゲート電極を形成することを含む、請求項１０に記載の方法。
【請求項１２】
前記ＭＯＳ型アンチヒューズ・ビットセルを形成することは、
前記誘電体材料の高さよりも低いリセスを前記第１のゲート電極に形成する前に、第１のゲート電極材料を前記周囲の誘電体材料と平坦化することをさらに含み、
前記シームを開口させることは、前記第１のゲート誘電体を露出させる、請求項１０または１１に記載の方法。
【請求項１３】
前記第１のゲート電極を堆積させることは、
前記第１の開口部のアスペクト比に対してコンフォーマルな堆積プロセスを用いて、第１の充填金属を堆積させることをさらに含む、請求項１０から１２のいずれか一項に記載の方法。
【請求項１４】
前記ＭＯＳ型アンチヒューズ・ビットセルを形成することは、
周囲の誘電体材料内に第２の開口部を形成することであって、前記第２の開口部によって、第２の半導体チャネル領域を露出させることと、
前記第２の半導体チャネル領域の上に第２のゲート誘電体を形成することと、
非コンフォーマルな堆積によって前記第２の開口部に埋め戻すことにより、第２のゲート電極を形成することと、
前記第２のゲート電極にリセスを形成することと、
前記第２の半導体チャネル領域の相対する両側に配置された第２のソース領域および第２のドレイン領域に対する第２のソースコンタクトおよび第２のドレインコンタクトを形成することと、をさらに含む、請求項１０から１３のいずれか一項に記載の方法。
【請求項１５】
前記第２の開口部は、前記第１の開口部のアスペクト比よりも低いアスペクト比を有し、
前記第１のゲート電極と前記第２のゲート電極を堆積させることは、前記第１の開口部のアスペクト比に対してコンフォーマルであるとともに、前記第２の開口部のアスペクト比に対してスーパーフィリングであるプロセスを用いて、第１の充填金属を堆積させることをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記第１の充填金属を堆積させることは、化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）プロセスを用いて、前記第１のゲート電極及び前記第２のゲート電極を堆積させることをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記第２の開口部は、前記第１の開口部のアスペクト比以上の大きさの第２のアスペクト比を有し、
前記第１のゲート電極を堆積させることは、前記第１の開口部のアスペクト比に対してコンフォーマルな堆積プロセスを用いて、第１の充填金属を堆積させることをさらに含み、
前記第２のゲート電極を堆積させることは、前記第２の開口部のアスペクト比に対してスーパーフィリングであるプロセスを用いて、第２の充填金属を堆積させることをさらに含む、請求項１４から１６のいずれか一項に記載の方法。
【請求項１８】
前記第１のゲート誘電体を形成することは、さらに、犠牲ゲート構造を取り囲む絶縁誘電体を形成することを含み、
前記第１の開口部を形成することは、さらに、第１および第２の半導体チャネル領域を露出させる第１および第２の開口部を形成するために、前記犠牲ゲート構造を除去することを含み、
前記第１のゲート電極を形成することは、前記第１および第２の半導体チャネル領域の上にゲート誘電体を堆積させることと、少なくとも前記第１の開口部に埋め戻されるゲート電極材料内にシームを形成するような堆積プロセスを用いて、前記ゲート電極材料で前記第１および第２の開口部に埋め戻すことと、第１のゲート電極材料を前記絶縁誘電体と平坦化することと、第２のゲート電極材料を前記絶縁誘電体と平坦化することと、をさらに含み、
前記第１のゲート電極にリセスを形成することは、前記絶縁誘電体よりも低いリセスを前記ゲート電極材料に形成することをさらに含み、前記リセスの形成によって、前記シームを開口させ、
当該方法は、
前記シームを塞ぐために誘電体を用いて前記第１および第２のゲート電極材料にキャップを形成することと、
前記第１および第２の半導体チャネル領域における相対する両側のソース／ドレイン領域に対するソース／ドレインコンタクトを形成することと、をさらに含む、請求項１０から１７のいずれか一項に記載の方法。
【請求項１９】
前記第１および第２の開口部は、略同じアスペクト比を有し、
前記ゲート電極材料にリセスを形成することは、前記第１の開口部に埋め戻した前記ゲート電極材料に、前記第２のゲート電極の高さよりも小さい前記第１のゲート電極の高さまでリセスを形成することをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記第２の開口部に埋め戻した前記ゲート電極材料内に存在するシームは、前記ゲート電極材料の前記リセスの形成後に、前記ゲート電極材料の頂面によって塞がれたままである、請求項１９に記載の方法。
【請求項２１】
アンチヒューズを製造する方法であって、
周囲の誘電体材料内に開口部を形成することであって、前記開口部によって、半導体チャネル領域を露出させることと、
前記半導体チャネル領域の上にゲート誘電体を形成することと、
前記開口部を充填することにより、ゲート電極を形成することと、
前記ゲート電極内のシームを開口させるとともに、前記ゲート電極のリセスエッチングプロセスに前記シームを曝すために、前記周囲の誘電体材料に対して、前記ゲート電極にリセスを形成することと、
前記半導体チャネル領域の相対する両側に配置されたソース領域およびドレイン領域に対するソースコンタクトおよびドレインコンタクトを形成することと、を含む方法。
【請求項２２】
システムオンチップ（ＳｏＣ）であって、
プロセッサ論理回路と、
前記プロセッサ論理回路に結合されたメモリ回路と、
前記プロセッサ論理回路に結合されたＲＦ回路であって、無線送信回路および無線受信回路を含むＲＦ回路と、
パワーマネジメント回路であって、ＤＣ電源を受けるための入力と、前記プロセッサ論理回路、前記メモリ回路、または前記ＲＦ回路のうちの少なくとも１つに結合された出力と、を有するパワーマネジメント回路と、を備え、
前記ＲＦ回路または前記パワーマネジメント回路の少なくとも一方は、請求項１〜８のいずれか一項に記載のＭＯＳ型アンチヒューズ・ビットセルを含む、ＳｏＣ。
【請求項２３】
前記ＭＯＳ型アンチヒューズ・ビットセルは、さらに、
基板の上に配置された第１の半導体チャネル領域と、
前記基板の上で前記第１の半導体チャネル領域の相対する両側に配置された第１の半導体ソース領域および第１のドレイン領域であって、前記第１の半導体チャネル領域に相補的な導電型である第１の半導体ソース領域および第１のドレイン領域と、
前記第１のドレイン領域と界面接触している第１のドレインコンタクト、および、前記第１の半導体ソース領域と界面接触している第１のソースコンタクトと、
前記第１の半導体チャネル領域の上に配置された第１のゲート誘電体と、
前記第１のゲート誘電体によって前記第１の半導体チャネル領域から分離されるとともに、介在する誘電体によって前記第１のドレインコンタクトおよび前記第１のソースコンタクトから分離された第１のゲート電極であって、該第１のゲート電極の頂面から前記第１のゲート誘電体に近づくように該第１のゲート電極の高さを貫通して延びるシームを有する第１のゲート電極と、を含む、請求項２２に記載のＳｏＣ。
【請求項２４】
前記第１のゲート電極は、第１のゲート長を有し、
前記第１のゲート電極内の前記シームは、前記第１のゲート長の略中央に配置されており、
前記第１のゲート電極の高さは、前記介在する誘電体の高さよりも小さい、請求項２３に記載のＳｏＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、広くは、集積回路（ＩＣ）およびモノリシック半導体デバイスに関し、より具体的には、モノリシック型アンチヒューズに関するものである。
【背景技術】
【０００２】
モノリシックＩＣは、一般に、シリコンウェハのような平面基板上に作製された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのいくつかのトランジスタを含む。
【０００３】
ＩＣは、多くの場合、少なくとも１つのアンチヒューズを含む。アンチヒューズは、最初は高抵抗の電気デバイスであって、デバイスの両端電圧が閾値レベルを超えると、導電路を永久的に形成するように設計されている。トランジスタ寸法のスケーリングが次々と次世代に進むにつれて、アンチヒューズのプログラム電圧をスケールダウンすることが効果的である。
【０００４】
ＭＯＳ型アンチヒューズの設計では、多くの場合、図１Ａに示すように、ＭＯＳトランジスタを基礎とする構造を採用している。基板５上に配置されたＭＯＳ型アンチヒューズ１０は、ゲート電極１３と、絶縁誘電体１５で囲まれたソース／ドレインコンタクト１４と、を採用している。ゲート電極１３をプログラミング電圧までバイアスするとともに、ソース／ドレインコンタクト１４を基準電位（例えば、接地電位）に維持すると、アンチヒューズプログラム回路の経路は、ゲート誘電体１１、わずかにドープされた半導体ウェルまたはフィン８、および高濃度ドープ半導体ソース／ドレイン９を通り抜ける。プログラミング動作時の導電路の形成は、ゲート誘電体１１の永久的な破壊を伴い、これにより、ゲート電極１３とソース／ドレインコンタクト１４の間の抵抗は変化する。ゲート誘電体１１が未破壊である場合には、アンチヒューズ１０は、通常のＭＯＳＦＥＴ特性を示す。ゲート誘電体１１が絶縁破壊を受けると、アンチヒューズ１０は、通常のＭＯＳＦＥＴ特性を有しなくなり、代わりに、対応するプログラム後のアンチヒューズ抵抗を有するようになる。
【０００５】
より低いアンチヒューズプログラム電圧を提供するＭＯＳ型アンチヒューズ・アーキテクチャおよび関連した製造技術が効果的である。
【図面の簡単な説明】
【０００６】
本明細書に記載の内容を、例示的かつ非限定的に、添付の図面に示している。説明を簡単かつ明確にするため、図面に示す要素は必ずしも正確な縮尺で描かれてはいない。例えば、一部の要素の寸法は、明確にするために、他の要素に比べて拡大されている場合がある。また、適切であると考えられる場合には、いくつかの図面で対応する要素または類似の要素を示すために同じ参照符号が繰り返し用いられている。
【０００７】
【図１Ａ】図１Ａは、従来のモノリシックＭＯＳ型アンチヒューズの断面図である。
【図１Ｂ】図１Ｂは、一実施形態による、ボイドにより破壊を加速させたモノリシックＭＯＳ型アンチヒューズの断面図である。
【図２】図２は、一実施形態による、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図３】図３は、一実施形態による、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図４】図４は、一実施形態による、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図５Ａ】図５Ａは、一実施形態による、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズを形成する方法を示すフロー図である。
【図５Ｂ】図５Ｂは、一実施形態による、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズをＭＯＳＦＥＴと共に形成する方法を示すフロー図である。
【図５Ｃ】図５Ｃは、一実施形態による、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズをＭＯＳＦＥＴと共に形成する方法を示すフロー図である。
【図６Ａ】図６Ａは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図６Ｂ】図６Ｂは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図６Ｃ】図６Ｃは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図６Ｄ】図６Ｄは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図６Ｅ】図６Ｅは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図６Ｆ】図６Ｆは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図６Ｇ】図６Ｇは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴの断面図である。
【図７】図７は、本発明の実施形態によるボイドにより破壊を加速させたＭＯＳ型アンチヒューズを採用しているモバイルコンピューティングプラットフォームおよびデータサーバマシンを示している。
【図８】図８は、本発明の一実施形態による電子コンピュータ装置の機能ブロック図である。
【発明を実施するための形態】
【０００８】
１つまたはいくつかの実施形態について、添付の図面を参照して説明する。具体的な構成および配置について詳細に図示および解説されているものの、理解されるべきことは、これは単なる例示目的のものにすぎないということである。本明細書の趣旨および範囲から逸脱することなく、他の構成および配置が可能であることは、当業者であれば理解できるであろう。本明細書に記載の技術および／または構成は、本明細書で詳細に記載されているもの以外の他の様々なシステムおよび用途で採用され得ることは、当業者には明らかであろう。
【０００９】
以下の詳細な説明では、本明細書の一部をなす添付の図面を参照し、それらは例示的な実施形態を示している。さらに、理解されるべきことは、特許請求の範囲から逸脱することなく、他の実施形態を用いることができ、構造的および／または論理的変更を実施できるということである。また、例えば、上（ｕｐ）、下（ｄｏｗｎ）、頂（ｔｏｐ）、底（ｂｏｔｔｏｍ）などの方向および表現は、単に図中の特徴の説明の便宜のために使用され得るということにも留意すべきである。「上側（ｕｐｐｅｒ）」および「下側（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」および「下方（ｂｅｌｏｗ）」というような用語は、図示のＸ〜Ｚ座標を参照することにより理解することができ、また、「隣接」というような用語は、Ｘ、Ｙ座標を、すなわちＺ座標以外の座標を参照することにより理解することができる。相対位置用語は、本明細書では、単に、ある構造的特徴を他の構造的特徴と区別するラベルとして、「第１」、「第２」、「第３」などの列挙的ラベルよりも明確であり得るように使用されるものである。
【００１０】
以下の説明では、様々な詳細について記載しているが、本発明は、それらの具体的詳細を省いても実施できることは、当業者には明らかであろう。また、本発明を不明瞭にすることがないよう、周知の方法および装置は、詳細にではなく、ブロック図形式で示している場合がある。本明細書全体を通して、「実施形態」または「一実施形態」という表現は、その実施形態に関連して記載される特定の特徴、構造、機能、または特性が、本発明の少なくとも１つの実施形態に含まれることを意味している。従って、本明細書全体を通して様々な箇所に記載されている「実施形態では」または「一実施形態では」という表現は、必ずしも本発明の同じ実施形態を指しているとは限らない。また、それらの具体的な特徴、構造、機能、または特性を、１つまたはいくつかの実施形態において適切に組み合わせることができる。例えば、第１の実施形態と第２の実施形態は、これら２つの実施形態に関連した具体的な特徴、構造、機能、または特性が相互排他的でない場合であれば、組み合わせることができる。
【００１１】
本発明の明細書および添付の請求項において使用される場合の単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、特に文脈で明確に示していない限り、複数形も含むものである。また、本明細書で使用される場合の「および／または（ａｎｄ／ｏｒ）」という用語は、関連して列挙されるアイテムのうちの１つ以上からなるあらゆる可能な組み合わせを指し、また、包含するものと理解される。
【００１２】
本明細書では、「結合された（ｃｏｕｐｌｅｄ）」および「接続された（ｃｏｎｎｅｃｔｅｄ）」という用語は、その派生語と共に、構成要素間の機能的または構造的関係を記述するために使用されることがある。理解されるべきことは、これらの用語は、互いに同義語としてのものではないということである。むしろ、具体的な実施形態では、「接続された（ｃｏｎｎｅｃｔｅｄ）」は、２つ以上の要素が互いに直接的に、物理的、光学的、または電気的に接触していることを示すために使用されることがある。「結合された（ｃｏｕｐｌｅｄ）」は、２つ以上の要素が互いに直接的または（それらの間に介在する他の要素を伴って）間接的に、物理的、光学的、または電気的に接触していること、および／または２つ以上の要素が互いに（例えば、因果関係のように）連携または相互作用すること、を示すために使用されることがある。
【００１３】
本明細書で使用される場合の「〜の上に（ｏｖｅｒ）」、「〜の下に（ｕｎｄｅｒ）」、「〜の間に（ｂｅｔｗｅｅｎ）」、および「〜上に（ｏｎ）」という用語は、そのような物理的関係に注目すべきである場合の、ある構成要素または材料の、他の構成要素または材料に対する相対位置を意味する。例えば、材料の文脈では、ある材料または材料層が他の材料または材料層の上（ｏｖｅｒ）もしくは下（ｕｎｄｅｒ）に配置されるとは、それらが直接接触している場合も、または１つ以上の材料層が介在している場合もある。また、ある材料が２つの材料または材料層の間（ｂｅｔｗｅｅｎ）に配置されるとは、それらの２つの層と直接接触している場合も、または１つ以上の層が介在している場合もある。これに対し、第２の材料または材料層「上に（ｏｎ）」ある第１の材料または材料層は、その第２の材料／材料層に直接接触している。構成要素のアセンブリの文脈においても同様の区別がなされるべきである。
【００１４】
本明細書全体および請求項において使用される場合の、「〜のうちの少なくとも１つ」または「〜のうちの１つ以上」という用語によって結び付けられたアイテムのリストは、リストに挙げられた用語の任意の組み合わせを意味し得る。例えば、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」という表現は、Ａ；Ｂ；Ｃ；ＡとＢ；ＡとＣ；ＢとＣ；またはＡとＢとＣを意味し得る。
【００１５】
モノリシックＭＯＳ型アンチヒューズおよびＭＯＳ型アンチヒューズ・ビットセル、ならびにそのような構造体を製造するための例示的な技術について、本明細書で記載する。ＭＯＳ型アンチヒューズの端子として使用されるゲート電極を堆積させる際に形成されるボイドまたはシームを利用して、ＭＯＳ型アンチヒューズにおける絶縁破壊を加速させる。いくつかの実施形態において、ＭＯＳ型アンチヒューズが絶縁破壊を受けるプログラミング電圧を、ＭＯＳ型アンチヒューズのゲート誘電体の少なくとも一部に対する意図的損傷によって低減させる。いくつかの実施形態において、アンチヒューズのゲート誘電体の損傷は、ゲート電極の埋め戻しプロセス中に形成されたシームを、ゲート電極材料のエッチバックによって露出させることで、導入され得る。エッチバックの際に、シームを開口させることができ、これにより、下にあるゲート誘電体層をエッチバックプロセスまたはその後の他のプロセスに曝すことで、１つ以上の電気破壊機構に対する膜の耐性を低下させるようにゲート誘電体を損傷させることができる。さらなる実施形態において、ＭＯＳ型アンチヒューズ・ビットセルは、ＭＯＳトランジスタとＭＯＳ型アンチヒューズとを含む。ＭＯＳトランジスタは、露出したシームを持たないゲート電極を有し、所定の電圧閾値スイングを維持している。ＭＯＳ型アンチヒューズは、露出したシームを備えたゲート電極を有し、加速された絶縁破壊を示すものである。
【００１６】
加速された破壊によって、ＭＯＳキャパシタの絶縁破壊電圧は、その特定のＭＯＳスタックの基準破壊電圧よりも低くなっている。効果的な実施形態では、絶縁破壊は、標準ＭＯＳスタックの場合の典型的な基準破壊閾値未満（例えば、＜４．０Ｖ（ゲート・ドレイン間破壊電圧））まで加速され得る。標準ＭＯＳスタックは、さらに、例えばＭＯＳ型アンチヒューズ・ビットセルにおいて、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されるＭＯＳＦＥＴに採用することができる。
【００１７】
図１Ｂは、一実施形態による、ボイドにより破壊を加速させたモノリシックＭＯＳ型アンチヒューズの断面図である。この断面図は、平面型と非平面（例えば、フィン）型の両方のＭＯＳ型アンチヒューズ構造に適用可能である。平面型と非平面型の実施形態の構造的差異は、図１Ｂに示す平面から延出する軸に沿って、より顕著となるが、図示はしておらず、なぜなら、本明細書における実施形態は、そのような特徴に依存することなく、平面型と非平面型の技術に同じように適用可能であるからである。
【００１８】
ＭＯＳ型アンチヒューズ１００は、基板１０５の上に配置された半導体チャネル領域１０８を含む。基板１０５は、ＩＣを形成するのに適した任意の基板であってよく、半導体基板、半導体・オン・インシュレータ（ＳＯＩ）基板、または絶縁体基板（例えば、サファイア）など、および／またはそれらの組み合わせとすることができるが、ただし、これらに限定されない。例示的な一実施形態では、基板１０５は、限定するものではないがシリコンのような、略単結晶の半導体を含む。さらに、典型例となる半導体組成として、シリコン、ゲルマニウム、またはその合金のようなＩＶ族系；ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓなどのようなＩＩＩ−Ｖ族系；またはＧａＮのようなＩＩＩ族−Ｎ系が含まれる。
【００１９】
チャネル領域１０８の相対する両側に、半導体ソース領域１１０Ａと半導体ドレイン領域１１０Ｂが配置されており、これらは、チャネル領域１０８の導電型とは反対の導電型を有する。チャネル領域１０８は、略アンドープであり得る（すなわち、基板１０５に対して意図的にはドープされていない）。しかしながら、例示的な実施形態では、チャネル領域１０８は、ある特定の導電型（例えば、ｐ型）のわずかな（ｎｏｍｉｎａｌ）ドーピングレベルを有する一方、ソース領域、ドレイン領域１１０Ａ、１１０Ｂは、相補的な導電型（例えば、ｎ型）のわずかなドーピングレベルを有する。ソースコンタクト１１４Ａは、ソース領域１１０Ａと界面接触しており、ドレインコンタクト１１４Ｂは、ドレイン領域１１０Ｂと界面接触している。半導体ソース領域１１０Ａ、ドレイン領域１１０Ｂの組成に適合する（例えば、良好なオーミック挙動が得られる）ことが知られている任意のコンタクト・メタライゼーションを用いることができる。
【００２０】
コンタクト・メタライゼーションは、誘電体材料１１５、１２５で取り囲まれている。絶縁誘電体１１５および介在スペーサ誘電体１２５は、任意の周知の誘電体材料であってよく、酸化ケイ素（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）、またはＬｏｗ−ｋ材料（例えば、炭素ドープ二酸化シリコン（ＳｉＯＣ）、多孔質誘電体など）とすることができるが、ただし、これらに限定されない。スペーサ誘電体１２５は、先進ＣＭＯＳ技術では、例えば２０ｎｍまたはそれ未満の、わずかな厚さのものである。絶縁誘電体１１５は、ソースコンタクト１１４Ａ、ドレインコンタクト１１４Ｂとの平坦化に適応した任意の厚さとすることができる。
【００２１】
チャネル領域１０８の上には、ゲート誘電体１２０が配置されている。ゲート誘電体１２０は、任意の誘電体材料であってよく、ＭＯＳスタック内で適切な機能を提供することが知られている任意の厚さを有するものであってよいが、ゲート誘電体１２０の組成と物理的厚さは共に、ＭＯＳキャパシタの（例えば、ゲート・ドレイン間の）公称絶縁破壊電圧に影響を及ぼし、さらには、本明細書における実施形態による絶縁破壊の加速にも影響を及ぼす可能性がある。３．９〜約８の範囲のバルク誘電率を有する、二酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸窒化シリコン（ＳｉＯＮ）のような材料を、ゲート誘電体１２０に用いることができる。しかしながら、効果的な実施形態では、ゲート誘電体１２０は、少なくとも１０であるバルク誘電率を有するＨｉｇｈ−ｋ誘電体材料である。典型例となるＨｉｇｈ−ｋ材料として、金属酸化物（例えば、ＨｆＯ2）および金属シリケートが含まれるが、ただし、これらに限定されない。また、ゲート誘電体１２０は、２つ以上の誘電体（例えば、上記の材料の２つ以上の薄膜）の積層スタックであってもよい。ゲート誘電体１２０は、リーク電流などの典型的なＭＯＳスタックパラメータによって制限される誘電体組成に依存し得る様々な物理的厚さを有することができる。例示的な実施形態では、ゲート誘電体１２０は、例えば１０ｎｍまたはそれ未満の、所望の等価酸化膜厚（ＥＯＴ）を実現するためのそのバルク比誘電率に依存するわずかな厚さのものである。
【００２２】
ゲート誘電体１２０は、チャネル領域１０８をゲート電極１３０から分離している。ゲート電極１３０は、さらに、スペーサ誘電体１２５によってソースコンタクト１１４Ａ、ドレインコンタクト１１４Ｂから分離されている。ゲート電極１３０の材料組成および寸法は多様であり得るが、組成と寸法は共に、本明細書における実施形態によるアンチヒューズのゲート絶縁破壊の加速に影響を及ぼす可能性がある。ゲート電極１３０は、所望の仕事関数が得られる任意の材料（例えば、ｎ型、ｐ型、またはミッドギャップの材料）を含むことができる。仕事関数材料は、適切な金属を含むことによって、または限定するものではないがポリシリコンのような半導体ゲート電極材料にドーピングすることによって、様々な仕事関数の目標に適合するように、様々に異なるものとすることができる。ゲート誘電体１２０に界面接触する仕事関数材料に加えて、ゲート電極１３０は、さらに、その仕事関数材料の上に配置されるバルクまたは「充填」材料を含み得る。例示的な実施形態では、充填材料は、ゲート電極のｚ高さＨgの大部分を占める。充填金属の組成および寸法は、本明細書における実施形態によるアンチヒューズのゲート絶縁破壊の加速に影響を及ぼし得る。さらに後述するように、効果的な実施形態では、ゲート電極１３０の少なくとも充填材料は、十分なコンフォーマル性を有する技術によって堆積されるのに適している。典型例となる充填材料として、金属および半導体（例えば、ポリシリコン）が含まれる。効果的な実施形態では、ゲート電極１３０は、タングステン（Ｗ）充填を含む。他の例示的な電極充填金属の実施形態として、銅（Ｃｕ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、およびその合金のいずれかが含まれる。
【００２３】
いくつかの実施形態において、ゲート電極１３０は、ゲート誘電体１２０との界面からのｚ高さＨgと、チャネル領域１０８を横切る（例えば、ｙ軸における）ゲート長Ｌ1と、を有する。ｚ高さＨgは、様々な因子に依存して、例えば１０ｎｍ〜１００ｎｍの間で、様々に異なり得る。さらに図１Ｂに示すように、ｚ高さＨgは、スペーサ誘電体１２５および／またはソース１１４Ａ、ドレイン１１４Ｂの対応するｚ高さ（例えば、Ｈgと同じ基準面から測定したｚ高さＨ2）よりも小さい。ゲート電極１３０の上には、キャップ材料１４０が配置されている。ゲートキャップ材料１４０は、ゲート電極１３０の頂面の上で電気的絶縁を提供することができ、さらに、例示的な実施形態では、ゲートスタックをスペーサ誘電体１２５と略平坦化している。ゲートキャップ材料１４０は、ゲート誘電体１２０、絶縁誘電体１１５、およびスペーサ誘電体１２５のうちの１つ以上と同じ組成を有することができ、または他の誘電体のいずれかおよび／またはすべてと異なる組成を有して、材料間で選択的にエッチングを可能とすることができる。例示的な実施形態では、ゲートキャップ材料１４０は、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、Ｌｏｗ−ｋ誘電体（例えば、炭素ドープ酸化物）などのうちの１つ以上を含む。また、ゲートキャップ材料１４０は、金属または半導体（例えば、ポリシリコン）であってもよい。
【００２４】
いくつかの実施形態において、ＭＯＳ型アンチヒューズのゲート電極は、ゲート電極の頂面から下方にゲート電極のｚ高さにわたって延在するシームを含んでいる。本発明者らは、電極内のシームが、アンチヒューズの絶縁破壊を効果的に加速させるための基礎を提供することを発見した。理論にとらわれるわけではないが、シームを開口させた後にゲート誘電体１２０の１つ以上の特性を変化させる（例えば、ゲート誘電体１２０に損傷を与える）ために実行される処理が、ゲート電極のシームによって可能になるものと現在理解されている。図１Ｂに示す例示的な実施形態では、ゲート電極１３０は、頂面１３０Ｔからゲート誘電体１２０に近づくようにｚ高さＨgを貫通して延びるシーム１５０を含んでいる。図示の実施形態では、シーム１５０は、ゲート誘電体１２０につながっている。しかしながら、他の実施形態では、ゲート電極のシーム１５０は、ゲート誘電体１２０に交わることなく、ゲート電極１３０内で終端している。例えば、仕事関数金属の上に配置された充填金属をゲート電極１３０に含む一実施形態では、シーム１５０は、仕事関数金属を貫通して延在していない。そのような実施形態では、シーム１５０は、仕事関数金属と界面接触していてよく、または充填金属のいくらかのわずかな底厚によって仕事関数金属から分離されていてよい。
【００２５】
シーム１５０は、略未充填（すなわち、ボイド）であってよく、または部分的もしくは完全に材料で埋め戻されていてよく、その材料は、ゲート電極１３０と同じ組成のものであっても、または異なる組成のものであってもよい。図示の例示的な実施形態では、ゲート電極のシーム１５０は、１つ以上の未充填ボイドを含んでいる。シーム１５０が、例えばゲートキャップ材料１４０によって、少なくとも部分的に埋め戻される実施形態の場合、シーム１５０は、ゲート電極１３０内で微細構造および／または組成が不連続である修飾材料界面であり得る。ゲート電極のシーム１５０が未充填ボイドを含む場合であっても、そのようなボイドは、ゲートキャップ材料１４０によって塞がれている。さらなる実施形態では、ゲート電極のシーム１５０は、ゲート電極１３０の略中央に配置されている。シーム１５０は、ゲート電極１３０を形成するために採用される堆積プロセスの結果として、横方向に、ゲート長Ｌ1の約１／２に位置合わせされる。このように、シーム１５０は「自己整合」されて、例えばＬ1が１０〜２０ｎｍの場合に、シーム１５０を絶縁誘電体１２５から５〜１０ｎｍで離間させるために、追加のマスキングプロセスを必要としない。
【００２６】
いくつかの実施形態において、アンチヒューズのゲート電極の頂面は、非平面である。ゲート電極のｚ高さにわたって延在するシームの周囲に、窪みまたはディボットが配置されている。図１Ｂに示すように、ゲート電極１３０は、非平面である電極頂面１３０Ｔを有する。電極頂面１３０Ｔは、ゲート電極側壁１３０Ｓの最も近くで、最大のｚ高さＨgを有し、ゲート電極のシーム１５０の最も近くで、Ｈgよりも小さい最小のｚ高さを有する。ゲート電極１３０のこれらのトポグラフィックな特徴は、Ｈ2のようないくらかのより大きなｚ高さから最大のｚ高さＨgにまでゲート電極を縮小させたゲート電極のリセスエッチングを示唆している。さらに後述するように、シーム１５０が存在することで、ゲート電極のリセスエッチングは、より速くシーム１５０の近くに進んで、シーム１５０の両側でＨgよりも低い窪みを電極頂面１３０Ｔに形成する。従って、このような非平面のゲート電極頂面は、シームにより加速されたゲート電極のリセスエッチングを示唆している。本発明者らは、ゲート電極のシームをゲート電極のエッチャント種に暴露することによって効果的に絶縁破壊が加速されることを発見しているので、非平面のリセス型ゲート電極頂面１３０Ｔは、ボイドにより絶縁破壊を加速させたアンチヒューズ１００を示唆している（例えば、ゲート誘電体１２０を、シーム１５０によって加速されるゲートリセス形成プロセスに曝すことによって損傷させることができる）。
【００２７】
いくつかの実施形態において、ＭＯＳ型アンチヒューズ・ビットセルは、シームを有するゲート電極を備えたＭＯＳ型アンチヒューズと、「シームフリー」または「シームレス」のゲート電極を備えたＭＯＳトランジスタ（例えば、ＭＯＳＦＥＴ）と、を含む。いくつかの実施形態において、ゲート電極のシームは、ゲート電極の寸法に依存した特徴である。そのような一実施形態では、閾値未満のわずかなゲート長を有するアンチヒューズのゲート電極はシームを含むが、閾値を超えるゲート長を有するＭＯＳＦＥＴのゲート電極はシームフリーである。図２は、特徴がサイズに依存した実施形態によるアンチヒューズ・ビットセル２０１の断面図であり、これは、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズ１００をＭＯＳＦＥＴ２００と共に集積化している。ＭＯＳ型アンチヒューズ１００は、図１Ｂを参照して上述した構造的特徴をいずれも有し得る。機能的アンチヒューズ・ビットセルに関して、ＭＯＳＦＥＴ２００の端子は、例えばメタライズ配線層（図示せず）によって、アンチヒューズのゲート電極１３０またはアンチヒューズのドレイン電極１１４Ｂに結合され得る。
【００２８】
ＭＯＳＦＥＴ２００は、さらに、基板１０５の第２の部分の上に配置された半導体チャネル領域２０８を含む。半導体チャネル領域２０８は、半導体チャネル１０８の導電型と同じ導電型であっても、または相補型であってもよい。ＭＯＳＦＥＴ２００は、さらに、半導体ソース領域２１０Ａおよびドレイン領域２１０Ｂを含み、それぞれは、チャネル領域２０８に対して相補的な導電型のものである。ソース領域２１０Ａ、ドレイン領域２１０Ｂは、例えば再成長させた半導体領域として、基板１０５の上でチャネル領域２０８の相対する両側に配置されている。チャネル領域２０８がチャネル領域１０８と同じ導電型を有する場合の例示的な実施形態では、ソース領域２１０Ａおよびドレイン領域２１０Ｂは、ソース領域１１０Ａ、ドレイン領域１１０Ｂと同じ導電型（例えば、ｎ型）を有する。さらなる実施形態では、ビットセル２０１のソース領域およびドレイン領域は、すべて略同じ組成のもの（例えば、同じ不純物レベルにドープされたものなど）である。ＭＯＳＦＥＴ２００は、さらに、半導体ソース領域２１０Ａと界面接触しているソースコンタクト２１４Ａと、半導体ドレイン領域２１０Ｂと界面接触しているドレインコンタクト２１４Ｂと、を含む。例示的な実施形態では、ソースコンタクト２１４Ａ、ドレインコンタクト２１４Ｂは、ソースコンタクト１１４Ａ、ドレインコンタクト１１４Ｂと同じ組成を有する。ＭＯＳＦＥＴ２００は、さらに、ゲート誘電体２２０を含む。例示的な実施形態では、ゲート誘電体２２０は、ゲート誘電体１２０と略同じ（例えば、１０％以内までの）ＥＯＴを有する。さらなる実施形態では、ゲート誘電体１２０とゲート誘電体２２０は、略同じ組成および物理的厚さのものである。効果的な一実施形態では、ゲート誘電体１２０とゲート誘電体２２０は両方とも、同じＨｉｇｈ−ｋ誘電体材料を含む。
【００２９】
ＭＯＳＦＥＴ２００は、さらに、ゲート誘電体２２０によってチャネル領域２０８から分離されたゲート電極２３０を含む。ゲート電極２３０は、さらに、介在スペーサ誘電体２２５によってソースコンタクト２１４Ａおよびドレインコンタクト２１４Ｂから分離されている。図２に示すように、ゲート電極２３０はシームフリーであって、シーム１５０に相当するものはない。効果的な実施形態では、ゲート電極２３０は、ゲート電極１３０と同じ材料組成を有する。さらなる実施形態では、ゲート電極アスペクト比（ＡＲ）の閾値を設けて、この閾値を超える場合には、ゲート電極内にシームが存在し、この閾値未満の場合には、電極はシームレスである。ゲート電極２３０は、ゲート電極１３０よりも低いＡＲを有するように設計され得る。効果的には、ゲート電極２３０は、シーム閾値未満のＡＲを有し、よってシームレスである。ゲート電極のアスペクト比は、ゲート電極のｚ高さおよびゲート電極の限界寸法（ＣＤ）に依存する。例示的な実施形態では、ゲート電極のｚ高さは、ゲート電極材料で埋め戻される部分の周囲の誘電体材料のｚ高さ（例えば、Ｈ2）と、後に周囲の誘電体材料に対してゲート電極に形成されるリセスの量と、に依存する。図示の例示的な実施形態では、ゲート電極２３０は、ゲート電極１３０のものと略同じ「アズデポの」ｚ高さを有し、なぜなら、それらの電極は両方とも、ｚ高さＨ2の誘電体で囲まれているからである。同様に、ゲート電極１３０、２３０は両方とも、各々のゲート電極側壁において測定した場合に、略同じ量でリセス形成される（例えば、Ｈg,1＝Ｈg,2）。従って、ゲート電極１３０とゲート電極２３０との間のＡＲの差は、主に、ＭＯＳＦＥＴのゲート長Ｌ2をアンチヒューズのゲート長Ｌ1よりも大きく規定するゲート電極ＣＤに依存する。周囲材料のｚ高さに応じて、Ｌ2を規定するＣＤは、ゲート電極２３０の堆積中のシーム形成を回避するように予め決定され得る一方、Ｌ1を規定するＣＤでは、同じ堆積プロセスによってゲート電極１３０内にシームが形成される。例示的な実施形態では、Ｌ2は、Ｌ1よりも、少なくとも３〜５ｎｍ大きい。
【００３０】
シームフリーのゲート電極２３０の上には、ゲート電極キャップ材料２４０が配置される。例示的な実施形態では、キャップ材料２４０は、スペーサ誘電体２２５の間でリセス形成された頂面に、アンチヒューズ１００について説明したのと同じようにして埋め戻される。効果的な実施形態では、キャップ材料１４０とキャップ材料２４０は、同じ組成を有する。さらなる実施形態では、ＭＯＳＦＥＴのゲート電極２３０は、アンチヒューズのゲート電極１３０の頂面よりも平坦な頂面を有する。より具体的には、ゲート電極２３０の側壁のｚ高さに対して、ゲート電極２３０の中心線の近くでの窪みは、あるとしてもほんのわずかである。図２に示すように、スペーサ誘電体２２５、コンタクト２１４Ａ、２１４Ｂ、および絶縁誘電体１１５よりも低いリセスが、電極頂面２３０Ｔに形成されているとしても、ゲート電極２３０は、略平面である電極頂面２３０Ｔを有する。このより平坦なゲート電極頂面２３０Ｔは、Ｈ2のようないくらかのより大きなｚ高さからＨg,2にまでゲート電極のｚ高さを縮小させた、ゲート電極２３０でのリセスエッチングの実施を示唆している。シームが存在しないことで、ゲート電極のリセスエッチングは、電極頂面２３０Ｔにわたって、より均一に進む。従って、このようなリセス形成された平坦なゲート電極頂面は、高絶縁破壊電圧を効果的に維持する（すなわち、ゲート誘電体２２０は、加速された絶縁破壊を受けない）ＭＯＳスタックを示唆している。
【００３１】
一実施形態では、ゲート電極のシームは、ゲート電極を形成するプロセスに依存した特徴である。さらに後述するように、２通りの異なる堆積技術を用いることができ、１つの技術は、シームを持たないＭＯＳＦＥＴのゲート電極を形成するためのもの、２つめの技術は、アンチヒューズの絶縁破壊を加速させるために利用できるシームを備えたアンチヒューズのゲート電極を形成するためのものである。使用される技術に応じて、アンチヒューズのゲート電極は、同じ基板上に集積化されるＭＯＳＦＥＴのゲート電極とは異なる組成および／または微細構造を有し得る。そのような一実施形態では、ある特定の組成および／または微細構造を有するアンチヒューズのゲート電極はシームを含む一方、異なる組成または微細構造を有するＭＯＳＦＥＴのゲート電極はシームフリーである。図３は、ゲート電極材料の組成および／または微細構造に影響を及ぼすいくつかの異なる堆積プロセスを採用する実施形態によるアンチヒューズ・ビットセル３０１の断面図であり、これは、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズ１００をＭＯＳＦＥＴ３００と共に集積化している。ＭＯＳ型アンチヒューズ１００は、図１Ｂを参照して上述した構造的特徴をいずれも有し得る。ＭＯＳＦＥＴ３００は、アンチヒューズ・ビットセルを形成するために、例えばメタライズ配線層（図示せず）によって、アンチヒューズのゲート電極１３０またはアンチヒューズのドレイン電極１１４Ｂに結合された端子を有し得る。
【００３２】
ＭＯＳＦＥＴ３００は、基板１０５の第２の部分の上に配置された半導体チャネル領域２０８を含む。半導体チャネル領域２０８は、半導体チャネル１０８の導電型と同じ導電型であっても、または相補型であってもよい。ＭＯＳＦＥＴ３００は、さらに、半導体ソース領域２１０Ａおよびドレイン領域２１０Ｂを含み、それぞれは、チャネル領域２０８に対して相補的な導電型のものである。ソース領域２１０Ａ、ドレイン領域２１０Ｂは、例えば再成長させた半導体領域として、基板１０５の上でチャネル領域２０８の相対する両側に配置されている。チャネル領域２０８がチャネル領域１０８と同じ導電型を有する場合の例示的な実施形態では、ソース領域２１０Ａおよびドレイン領域２１０Ｂは、ソース領域１１０Ａ、ドレイン領域１１０Ｂと同じ導電型（例えば、ｎ型）を有する。さらなる実施形態では、ビットセル３０１のソース領域およびドレイン領域は、すべて略同じ組成のもの（例えば、同じ不純物レベルにドープされたものなど）である。
【００３３】
ＭＯＳＦＥＴ３００は、さらに、半導体ソース領域２１０Ａと界面接触しているソースコンタクト２１４Ａと、半導体ドレイン領域２１０Ｂと界面接触しているドレインコンタクト２１４Ｂと、を含む。例示的な実施形態では、ソースコンタクト２１４Ａ、ドレインコンタクト２１４Ｂは、ソースコンタクト１１４Ａ、ドレインコンタクト１１４Ｂと同じ組成を有する。ＭＯＳＦＥＴ３００は、さらに、ゲート誘電体２２０を含む。例示的な実施形態では、ゲート誘電体２２０は、ゲート誘電体１２０と略同じ（例えば、１０％以内までの）ＥＯＴを有する。さらなる実施形態では、ゲート誘電体１２０とゲート誘電体２２０は、略同じ組成および物理的厚さのものである。効果的な一実施形態では、ゲート誘電体１２０とゲート誘電体２２０は両方とも、同じＨｉｇｈ−ｋ誘電体材料を含む。
【００３４】
ＭＯＳＦＥＴ３００は、さらに、ゲート誘電体２２０によってチャネル領域２０８から分離されたゲート電極３３０を含み、このゲート電極は、さらに、スペーサ誘電体２２５によってソースコンタクト２１４Ａおよびドレインコンタクト２１４Ｂから分離されている。図３に示すように、ゲート電極３３０はシームフリーであって、シーム１５０に相当するものはない。効果的な実施形態では、ゲート電極３３０は、ゲート電極１３０とは異なる材料組成を有する。そのような一実施形態では、アンチヒューズのゲート電極１３０は、原子層堆積（ＡＬＤ）または化学気相成長（ＣＶＤ）のようなコンフォーマル性の高い技術によって適切に堆積される材料組成を有する。ＭＯＳＦＥＴのゲート電極３３０は、非コンフォーマル性の高い技術によって、より具体的には開口をボトムアップ充填するスーパーフィリング技術によって、適切に堆積される材料組成を有する。例えば、ゲート電極１３０は、周知の市販のＣＶＤ前駆体またはＡＬＤ前駆体を有する適切な導電率の任意の充填材料を含むことができ、それは、半導体（例えば、ポリシリコン）および金属／金属合金（例えば、タングステン、アルミニウム）などであるが、ただし、これらに限定されない。同様に、ゲート電極３３０は、周知の市販のスーパーフィリング前駆体を有する適切な導電率の任意の充填材料を含むことができ、それは、スピンオンまたはボトムアップメッキされ得る様々な金属などであるが、ただし、これらに限定されない。さらなる実施形態では、ゲート電極３３０内には、ゲート電極１３０内には存在しない１種以上の不純物が存在してよい（または、その逆もあり得る）。例えば、ゲート電極３３０を形成するために採用されるスーパーフィリング・プロセスは、ゲート電極１３０内には存在しない不純物（例えば、リンなど）をゲート電極３３０内に残すことがある。さらなる実施形態では、ゲート電極３３０は、ゲート電極１３０とは異なる材料微細構造を有する。ゲート電極１３０とゲート電極３３０が略同じ組成を有する（例えば、それぞれは同じ金属合金のものである）場合であっても、それぞれの電極を形成するために採用される異なる堆積技術に応じて、ゲート電極１３０内の微細構造は、ゲート電極３３０の微細構造と異なり得る。微細構造の違いとして、異なる粒子寸法、異なる粒子形状、異なる粒子配向、または異なる合金相が含まれるが、ただし、これらに限定されない。
【００３５】
シームフリーのゲート電極３３０の上には、ゲート電極キャップ材料２４０が配置される。例示的な実施形態では、キャップ材料２４０は、スペーサ誘電体２２５の間でリセス形成された頂面に、アンチヒューズ１００について説明したのと同じようにして埋め戻される。効果的な実施形態では、キャップ材料１４０とキャップ材料２４０は、同じ組成を有する。さらなる実施形態では、ＭＯＳＦＥＴのゲート電極３３０は、アンチヒューズのゲート電極１３０の頂面よりも平坦な頂面を有する。より具体的には、ゲート電極３３０の側壁のｚ高さに対して、ゲート電極３３０の中心線の近くでの窪みは、あるとしてもほんのわずかである。図３に示すように、スペーサ誘電体２２５、および／またはコンタクト２１４Ａ、２１４Ｂよりも低いリセスが、電極頂面３３０Ｔに形成されているとしても、ゲート電極３３０は、略平面である電極頂面３３０Ｔを有する。このより平坦なゲート電極頂面３３０Ｔは、Ｈ2のようないくらかのより大きなｚ高さからＨg,2にまでゲート電極のｚ高さを縮小させた、ゲート電極３３０でのリセスエッチングの実施を示唆している。シームが存在しないことで、ゲート電極のリセスエッチングは、電極頂面３３０Ｔにわたって、より均一に進む。従って、リセス形成された平坦なゲート電極頂面は、高絶縁破壊電圧を効果的に維持する（すなわち、ゲート誘電体２２０は、加速された絶縁破壊を受けない）ＭＯＳスタックを示唆している。
【００３６】
いくつかの実施形態において、ＭＯＳ型アンチヒューズ・ビットセルは、ＭＯＳ型アンチヒューズとＭＯＳＦＥＴとを含み、それらの各々は、さらに、シームを備えたゲート電極を有する。このような実施形態では、さもなければＭＯＳＦＥＴのゲート絶縁破壊を加速させ得るＭＯＳＦＥＴゲート電極のシームの裂けを回避することによって、アンチヒューズとＭＯＳＦＥＴとの間のゲート絶縁破壊の違いを維持することができる。一実施形態では、ＭＯＳＦＥＴのゲート電極は、ＭＯＳＦＥＴのゲート電極内に存在するシームを露出させるのに十分にはリセス形成されない一方、アンチヒューズのゲート電極は、シームを露出させるのに十分な、より大きな量でリセス形成される。図４は、選択的ゲートリセスを採用した実施形態によるアンチヒューズ・ビットセル４０１の断面図であり、これは、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズ１００をＭＯＳＦＥＴ４００と共に集積化している。ＭＯＳ型アンチヒューズ１００は、図１Ｂを参照して上述した構造的特徴をいずれも有し得る。ＭＯＳＦＥＴ４００は、アンチヒューズ・ビットセルを形成するために、例えばメタライズ配線層（図示せず）によって、アンチヒューズのゲート電極１３０またはアンチヒューズのドレイン電極１１４Ｂに結合された端子を有し得る。
【００３７】
ＭＯＳＦＥＴ４００は、さらに、基板１０５の第２の部分の上に配置された半導体チャネル領域２０８を含む。半導体チャネル領域２０８は、半導体チャネル１０８の導電型と同じ導電型であっても、または相補型であってもよい。ＭＯＳＦＥＴ４００は、さらに、半導体ソース領域２１０Ａおよびドレイン領域２１０Ｂを含み、それぞれは、チャネル領域２０８に対して相補的な導電型のものである。ソース領域２１０Ａ、ドレイン領域２１０Ｂは、例えば再成長させた半導体領域として、基板１０５の上でチャネル領域２０８の相対する両側に配置されている。チャネル領域２０８がチャネル領域１０８と同じ導電型を有する場合の例示的な実施形態では、ソース領域２１０Ａおよびドレイン領域２１０Ｂは、ソース領域１１０Ａ、ドレイン領域１１０Ｂと同じ導電型（例えば、ｎ型）を有する。さらなる実施形態では、ビットセル４０１のソース領域およびドレイン領域は、すべて略同じ組成のもの（例えば、同じ不純物レベルにドープされたものなど）である。ＭＯＳＦＥＴ４００は、さらに、半導体ソース領域２１０Ａと界面接触しているソースコンタクト２１４Ａと、半導体ドレイン領域２１０Ｂと界面接触しているドレインコンタクト２１４Ｂと、を含む。例示的な実施形態では、ソースコンタクト２１４Ａ、ドレインコンタクト２１４Ｂは、ソースコンタクト１１４Ａ、ドレインコンタクト１１４Ｂと同じ組成を有する。ＭＯＳＦＥＴ４００は、さらに、ゲート誘電体２２０を含む。例示的な実施形態では、ゲート誘電体２２０は、ゲート誘電体１２０と略同じ（例えば、１０％以内までの）ＥＯＴを有する。さらなる実施形態では、ゲート誘電体１２０とゲート誘電体２２０は、略同じ組成および物理的厚さのものである。効果的な一実施形態では、ゲート誘電体１２０とゲート誘電体２２０は両方とも、同じＨｉｇｈ−ｋ誘電体材料を含む。
【００３８】
ＭＯＳＦＥＴ４００は、さらに、ゲート誘電体２２０によってチャネル領域２０８から分離されたゲート電極４３０を含む。ゲート電極４３０は、さらに、スペーサ誘電体２２５によってソースコンタクト２１４Ａおよびドレインコンタクト２１４Ｂから分離されている。図４に示すように、ゲート電極４３０は、ゲート電極１３０内に存在するシーム１５０と同様のシーム４５０を含む。効果的な実施形態では、ゲート電極４３０は、ゲート電極１３０と同じ材料組成および同じＣＤ（例えば、Ｌ1であるゲート長）を有する。ゲート電極１３０は、シーム１５０を開口させるのに十分な、Ｈg,1までリセス形成されている。一方、ゲート電極４３０は、ゲート電極の高さＨg,1よりも大きいｚ高さＨg,2までリセス形成されている。シーム４５０は、ゲート電極材料によって塞がれたままであり、よって、シーム４５０は、ゲート電極４３０内に収容されたキーホールまたはボイドのままである。このゲート電極は、高い絶縁破壊閾値を有する（すなわち、アンチヒューズ１００のようにしてボイドにより絶縁破壊が加速されていない）ＭＯＳスタックを示唆している。
【００３９】
ゲート電極４３０の上には、ゲート電極キャップ材料２４０が配置される。例示的な実施形態では、キャップ材料２４０は、スペーサ誘電体２２５の間でリセス形成された頂面に、アンチヒューズ１００について説明したのと同じようにして埋め戻される。効果的な実施形態では、キャップ材料１４０とキャップ材料２４０は、同じ組成を有する。キャップ材料２４０は、より大きいゲート電極４３０のｚ高さを考慮するとともに、周囲の誘電体および／またはコンタクト・メタライゼーションとの平坦性を維持するように、厚さを減少させたものである。さらなる実施形態では、ＭＯＳＦＥＴのゲート電極４３０は、アンチヒューズのゲート電極１３０の頂面よりも平坦な頂面を有する。より具体的には、ゲート電極４３０の側壁のｚ高さに対して、ゲート電極４３０の中心線の近くでの窪みは、あるとしてもほんのわずかである。図４に示すように、スペーサ誘電体２２５およびコンタクト２１４Ａ、２１４Ｂよりも低いリセスが、電極頂面４３０Ｔに形成されているとしても、ゲート電極４３０は、略平面である電極頂面４３０Ｔを有する。このより平坦なゲート電極頂面４３０Ｔは、Ｈ2のようないくらかのより大きなｚ高さからＨg,2にまでゲート電極のｚ高さを縮小させた、ゲート電極４３０でのリセスエッチングの実施を示唆している。ただし、シーム４５０は電極頂面４３０Ｔに開口していないので、ゲート電極のリセスエッチングは、電極頂面４３０Ｔにわたって、より均一に進む。従って、このようなリセス形成された平坦なゲート電極頂面は、高絶縁破壊電圧を効果的に維持する（すなわち、ゲート誘電体２２０は、加速された絶縁破壊を受けない）ＭＯＳスタックを示唆している。
【００４０】
ボイドによりゲート絶縁破壊を加速させたＭＯＳ型アンチヒューズ構造体と、そのようなアンチヒューズをＭＯＳＦＥＴと共に集積化したＩＣ構造体（例えば、アンチヒューズ・ビットセル）は、様々な技術を用いて製造することができる。図５Ａは、一実施形態による、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズを形成する方法５０１を示すフロー図である。方法５０１は、例えば、図１Ｂに示すアンチヒューズ１００を製造するために実施することができる。
【００４１】
方法５０１は、オペレーション５１０で、誘電体材料層に開口部を形成することから開始する。この開口部によって、基板の半導体チャネル領域を露出させる。オペレーション５１０では、後にゲート電極が堆積される開口部を形成するために、任意の周知の手法を実施してよい。ある１つの手法は、図５Ｂおよび図６Ａの文脈でさらに後述するように、犠牲ゲート電極を周囲の構造から除去することを含む。また、限定するものではないが、ブランケット誘電体膜のパターンエッチングなど、他の手法を実施してもよい。周囲の誘電体の厚さまたはｚ高さ、および開口部のＣＤは、後にゲート電極材料で開口部を埋め戻す際にシームの形成を促すように選択することができる。例示的な一実施形態では、オペレーション５１０で形成される開口部のＡＲは、１：１よりも高く、効果的には２：１よりも高い。
【００４２】
オペレーション５１０で形成された開口部内で露出された半導体チャネル領域の上に、オペレーション５２０で、ゲート誘電体層を形成する。オペレーション５２０では、ＭＯＳ誘電体として好適であることが知られている任意の材料を形成するために、任意の周知のゲート誘電体形成プロセス（例えば、熱酸化、ＣＶＤ、およびＡＬＤ）を採用してよい。効果的な実施形態では、オペレーション５２０は、ＡＬＤによるＨｉｇｈ−ｋ材料の堆積を伴う。
【００４３】
方法５０１は、オペレーション５３０に進んで、オペレーション５１０で形成された開口部内にゲート電極を形成する。効果的な実施形態では、ゲート電極は、周囲の誘電体の側壁から開口部を充填することによって形成される。例示的な実施形態では、オペレーション５３０は、限定するものではないが、ＣＶＤおよびＡＬＤのようなコンフォーマル性の高いプロセスを用いて、ゲート電極材料を堆積させることを伴う。コンフォーマルプロセスによって、ゲート電極内にシームが形成される。
【００４４】
方法５０１は、オペレーション５４０に進んで、オペレーション５３０で堆積されたゲート電極材料にリセスを形成することで、ゲート電極内のシームを開口させる。開口したシームによって、さらに、オペレーション５２０で形成されたゲート誘電体を、オペレーション５４０で用いるリセスエッチングプロセス（および、その後の、ゲート電極のシームが塞がれるまでのあらゆるプロセス環境）に曝すことができる。オペレーション５４０は、ゲート電極の組成に応じて、１つ以上の周知のリセスエッチングプロセスを伴い得る。効果的な実施形態では、オペレーション５４０は、プラズマによるリセスエッチングを含む。さらなる実施形態では、オペレーション５４０は、余剰ゲート電極材料を除去するためのゲート電極材料の平坦化と、その後に続くプラズマによるリセスエッチングまたは化学的ウェットリセスエッチングを伴う。このような実施形態について、図５Ｂの文脈において以下でさらに説明する。方法５０１は、オペレーション５５０で、任意の周知の手法を用いて、ソース領域／ドレイン領域を形成し、さらにソース領域／ドレイン領域に対するソースコンタクト／ドレインコンタクトを形成することによって、ＭＯＳ型アンチヒューズを完成させて、終了する。
【００４５】
図５Ｂは、一実施形態による、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共に集積化されたＭＯＳＦＥＴを形成する方法５０２を示すフロー図である。方法５０２は、例えば、図２に示すアンチヒューズ１００およびＭＯＳＦＥＴ２００を製造するために実施することができる。方法５０２の文脈で説明されるいくつかのオペレーションを、図６Ａ〜６Ｇにさらに示している。図６Ａ〜６Ｇは、効果的な実施形態により、方法５０２における選択されたオペレーションを実施するにつれて進展する際の、ボイドにより絶縁破壊を加速させたアンチヒューズと、ボイドによる絶縁破壊の加速がないＭＯＳＦＥＴの断面図である。図２で導入された参照番号は、図６Ａ〜６Ｇに示される応する構造に対しても維持されている。図６Ａ〜６Ｇによって、より詳細に示される各種オペレーションは、上記の方法５０１ならびにさらに後述する方法５０３における対応するオペレーションで同様に採用してよい。
【００４６】
図５Ｂを参照して、方法５０２は、オペレーション５１１で、誘電体材料層に第１および第２の開口部を形成することから開始する。これらの開口部によって、基板の２つの別々の半導体チャネル領域を露出させる。オペレーション５１１では、後にゲート電極が堆積される開口部を形成するために、任意の周知の手法を実施してよい。ある１つの手法は、２つの犠牲ゲート電極を同時に周囲の構造から除去することを含む。図６Ａに示す例示的な実施形態では、半導体チャネル領域１０８、２０８の上の犠牲ゲート構造６３０の形成から開始して、ゲート置換プロセスを実行する。犠牲ゲート構造６３０は、任意の周知の手法で作製してよい。一実施形態では、限定するものではないがポリシリコンのような犠牲材料を、基板の上に堆積させて、パターニングすることで、複数の犠牲ゲート構造を形成する。限定するものではないが、化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）など、任意の適切な堆積手法を用いてよい。例示的な一実施形態では、ＣＶＤによってポリシリコンを堆積させる。犠牲材料をパターニングするために、任意の適切な異方性エッチングを用いることができる。スペーサ誘電体１２５、２２５を形成する。限定するものではないが、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣなど、任意の適切な誘電体材料を、限定するものではないが、化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）のような任意の周知の手法を用いて、堆積させることができる。誘電体材料の堆積は、効果的には、コンフォーマルである。次に、トポグラフィックステップに自己整合されたスペーサ誘電体１２５、２２５のみを残して、異方性エッチングにより誘電体材料を除去することができる。図６Ａに示す例示的な実施形態では、スペーサ誘電体１２５，２２５は、犠牲ゲート構造６３０のエッジに自己整合される。犠牲ゲート構造６３０の周囲に、絶縁誘電体１１５を形成する。誘電体材料１１５を形成するために、限定するものではないが、ＣＶＤおよびスピンオンプロセスのような任意の堆積プロセスを用いてよい。平坦化を伴わない堆積プロセスの場合には、堆積された誘電体を、犠牲ゲート構造の頂面を露出させるように、例えば化学機械研磨（ＣＭＰ）によって平坦化することができる。次に、図６Ｂにさらに示すように、犠牲ゲート構造を除去する。１つ以上の犠牲ゲート構造を周囲の誘電体に対して選択的に除去するために、限定するものではないが、化学的ウェットエッチングまたはプラズマドライエッチングのような任意の従来のエッチングプロセスを用いてよい。別の実施形態では、絶縁誘電体１１５の形成および犠牲ゲート構造６３０の除去を、スペーサ誘電体１２５、２２５の形成に先行させることができる。
【００４７】
図５Ｂに戻って、周囲の誘電体の厚さまたはｚ高さ、および第１のゲート電極用開口部のＣＤは、後に第１の開口部にゲート電極材料を堆積させる際にシームの形成を促すように選択することができる。例示的な一実施形態では、オペレーション５１１で形成される第１の開口部のＡＲは、１：１よりも高く、効果的には、２：１よりも高く、一方、オペレーション５１１で形成される第２の開口部のＡＲは、２：１よりも低く、効果的には、１：１を超えない。例示的な一実施形態では、より小さいＣＤの第１の開口部と、より大きいＣＤの第２の開口部が、略均一な厚さまたはｚ高さの周囲の誘電体内に形成される。
【００４８】
方法５０２は、オペレーション５３１に進んで、オペレーション５１１で形成された第１および第２の開口部のそれぞれに、ゲート誘電体を形成する。オペレーション５３１では、好適なＭＯＳ誘電体であることが知られている任意の材料を形成するために、任意の周知のゲート誘電体形成プロセス（例えば、熱酸化、ＣＶＤ、およびＡＬＤ）を用いてよい。図６Ｃによってさらに示す効果的な実施形態では、Ｈｉｇｈ−ｋのゲート誘電体材料１２０および２２０を、ＡＬＤによって堆積させる。図示されていないものの、ゲート誘電体材料１２０および２２０は、スペーサ誘電体１２５，２２５の側壁にも形成され得る。次に、ゲート電極材料６３１で、第１および第２の開口部に同時に埋め戻す。第１および第２の開口部の適切なＡＲによって、スーパーフィリングは、より低ＡＲの開口部に対してのみ生じる。ゲート電極の堆積の際に、ゲート電極材料６３１で第１の開口部に埋め戻すときに、より高ＡＲ（例えば、ゲート長Ｌ1に対応したより小さいＣＤ）であることから、第２の開口部に対してよりも、コンフォーマルに進行することで、シーム１５０が形成される。すなわち、ゲート電極材料６３１は、（ゲート長Ｌ2に対応した）より幅広の第２の開口部の場合と比較して、より幅狭の第１の開口部では、開口部の底での堆積速度に対して、周囲の誘電体の側壁から、より大きな速度で充填される。
【００４９】
図５Ｂに戻って、方法５０２は、オペレーション５３５に進み、ゲート電極材料は、図６Ｄにさらに示すように、任意の周知の手法（例えば、ＣＭＰ）によって平坦化される。平坦化によって、余剰ゲート電極材料を除去して、絶縁誘電体１１５および／または介在する誘電体材料（例えば、スペーサ誘電体１２５、２２５）を露出させることができる。方法５０２（図５Ｂ）は、オペレーション５４１に進み、任意の周知の手法を用いて、第１および第２の電極１３０、３３０に、周囲の誘電体よりも低いリセスを形成する。図６Ｅにさらに示す効果的な実施形態では、プラズマによるゲート電極のリセスエッチング６５０を実施する。リセスエッチングは、シーム１５０を露出させるのに十分に、ゲート電極１３０のｚ高さを縮小させるために実施される。シーム１５０を塞いでいる上層のゲート電極材料を除去すると、シーム１５０は、プラズマによるリセスエッチング６５０に曝される。このとき、シーム１５０は、シームのｚ高さに沿って延びる追加のエッチングフロントを提供する。加速されたリセスエッチングが、シーム１５０が示すエッチングフロントに沿って局限されることが、ゲート電極１３０の頂面の非平面性の原因となる。また、同じくシーム１５０を通して、下にあるゲート誘電体１２０は、ゲート誘電体１２０の電気破壊を加速させることが発見されている損傷を受けることが可能となる。この損傷は、電極のリセスエッチング中に、または再びシーム１５０が上から覆う材料で塞がれるまでの後続の処理中に、受けることができる。
【００５０】
図５Ｂに戻って、方法５０２は、オペレーション５４５に進み、第１および第２のゲート電極のリセス形成された表面の上に、キャップ材料を堆積させる。オペレーション５４５では、自己平坦化スピンオン堆積または非平坦蒸着のような任意の周知の手法を用いてよい。非平坦堆積による実施形態は、さらに、後の平坦化（例えば、ＣＭＰ）工程を含み得る。方法５０２は、オペレーション５５１で、より幅広のゲート電極を基礎としたＭＯＳトランジスタを完成させ、さらに、より幅狭のゲート電極を基礎としたＭＯＳ型アンチヒューズを完成させて、終了する。これで、図６Ｇに示すアンチヒューズ・ビットセルは、ＭＯＳＦＥＴ３００とアンチヒューズ１００の上位レベルの相互接続のための準備が整う。
【００５１】
図５Ｃは、他の実施形態による、ボイドにより破壊を加速させたＭＯＳ型アンチヒューズと共にＭＯＳＦＥＴを集積化する方法５０３を示すフロー図である。方法５０３は、例えば、図４に示すアンチヒューズ１００およびＭＯＳＦＥＴ４００を製造するために実施することができる。方法５０３は、オペレーション５１２で、誘電体材料層に第１および第２の開口部を形成することから開始する。これらの開口部によって、基板の２つの別々の半導体チャネル領域を露出させる。オペレーション５１２では、後にゲート電極が堆積される開口部を形成するために、任意の周知の手法を実施してよい。ある１つの手法は、図５Ｂの文脈で上述したように、２つの犠牲ゲート電極を同時に周囲の構造から除去することを含む。また、限定するものではないが、ブランケット誘電体膜のパターンエッチングなど、他の手法を実施してもよい。周囲の誘電体の厚さまたはｚ高さ、および第１および第２の両方の開口部のＣＤは、後に開口部にゲート電極材料を堆積させる際にシームの形成を促すように選択することができる。例示的な一実施形態では、オペレーション５１２で形成される第１および第２の両方の開口部のＡＲは、１：１よりも高く、効果的には、２：１よりも高い。例示的な一実施形態では、第１および第２の両方の開口部のＣＤは、略同じ（例えば、同じ目標ＣＤの通常のばらつきの範囲内）である。
【００５２】
方法５０３は、オペレーション５３２に進んで、オペレーション５１２で形成された開口部のそれぞれに、ゲート誘電体を形成する。オペレーション５３２では、ＭＯＳ誘電体として好適であることが知られている任意の材料を形成するために、任意の周知のゲート誘電体形成プロセス（例えば、熱酸化、ＣＶＤ、およびＡＬＤ）を用いてよい。効果的な実施形態では、オペレーション５３２は、ＡＬＤによりＨｉｇｈ−ｋ材料を堆積させることを伴う。オペレーション５３２は、さらに、ゲート電極材料（または複数の材料）で、第１および第２の開口部のそれぞれに同時に埋め戻すことを含む。ゲート電極の堆積の際に、ゲート電極材料で第１および第２の両方の開口部に埋め戻すときに、コンフォーマルに進行するとともに、周囲の誘電体の側壁から充填されることで、シームが形成される。
【００５３】
方法５０３は、オペレーション５３５に進み、ゲート電極材料は、任意の周知の手法（例えば、ＣＭＰ）によって平坦化される。次に、オペレーション５４２で、任意の周知の手法を用いて、第１および第２の電極に、異なる量で、周囲の誘電体よりも低いリセスを形成する。効果的な実施形態では、第１の継続時間にわたって、第２の開口部に配置されたゲート電極材料を例えばマスクで保護して、プラズマによるゲート電極のリセスエッチングを実施する。さらなる実施形態では、マスクを除去した後に、第２の継続時間にわたって、プラズマによるゲート電極の第２のリセスエッチングを実施する。ゲート電極のリセスエッチングの合計時間は、第１の開口部内に存在するシームを露出させて、下にあるゲート誘電体に、膜の電気破壊を加速させることが発見されている損傷を与えるのに十分な時間である。ゲート電極の第２のリセスエッチングの継続時間は、第２の開口部内に存在するシームを露出させるには不十分な時間であり、高いＭＯＳ絶縁破壊閾値は維持される。
【００５４】
オペレーション５４５で、第１および第２のゲート電極のリセス形成された表面の上に、キャップ材料を堆積させる。オペレーション５４５では、自己平坦化スピンオン堆積または非平坦蒸着のような任意の周知の手法を用いてよい。非平坦堆積による実施形態は、さらに、後の平坦化（例えば、ＣＭＰ）工程を含み得る。方法５０３は、オペレーション５５２で、より高い絶縁破壊強度を有する第２のＭＯＳスタックを基礎としたＭＯＳトランジスタを完成させ、さらに、ボイドにより絶縁破壊を加速させたＭＯＳスタックを基礎としたＭＯＳ型アンチヒューズを完成させて、終了する。
【００５５】
図７は、モバイルコンピューティングプラットフォーム１００５および／またはデータサーバマシン１００６において、本発明の実施形態によるボイドによりゲート絶縁破壊を加速させたＭＯＳ型アンチヒューズを採用しているシステム１０００を示している。サーバマシン１００６は、任意の商用サーバであってよく、例えば、ラックに配置されるとともに、電子データ処理のために互いにネットワーク接続された任意の数の高性能コンピューティングプラットフォームを含み、それは、例示的な実施形態では、パッケージ化したモノリシックＩＣ １０５０を含んでいる。モバイルコンピューティングプラットフォーム１００５は、電子データ表示、電子データ処理、無線電子データ伝送などのそれぞれのために構成された任意の携帯機器であってよい。例えば、モバイルコンピューティングプラットフォーム１００５は、タブレット、スマートフォン、ラップトップコンピュータなどのいずれかとすることができ、ディスプレイ画面（例えば、容量式、誘導式、抵抗式、タッチスクリーン）、チップレベルまたはパッケージレベル統合システム１０１０、およびバッテリ１０１５を有し得る。
【００５６】
拡大表示１０２０に示す統合システム１０１０内に配置されたものであるか、またはサーバマシン１００６内のスタンドアロン・パッケージチップとしてのものであるかにかかわりなく、パッケージ化したモノリシックＩＣ １０５０は、ボイドによりゲート絶縁破壊を加速させた少なくとも１つのアンチヒューズを備えたモノリシックアーキテクチャを採用したメモリチップ（例えば、ＲＡＭ）またはプロセッサチップ（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ、グラフィックプロセッサなど）を含む。効果的には、統合システム１０１０は、ＭＯＳ型アンチヒューズ・ビットセルを含み、例えば本明細書の他の箇所で説明したように、そのＭＯＳ型アンチヒューズは、ボイドによりゲート絶縁破壊を加速させたものであり、そのＭＯＳＦＥＴは、より高い公称ゲート絶縁破壊を維持したものである。モノリシックＩＣ １０５０は、さらに、パワーマネジメント集積回路（ＰＭＩＣ）１０３０；（例えば、デジタルベースバンドおよびアナログフロントエンドモジュールを含み、さらに、送信経路に電力増幅器、受信経路に低雑音増幅器を備えた）広帯域ＲＦ（無線）送信機および／または受信機（ＴＸ／ＲＸ）を含むＲＦ（無線）集積回路（ＲＦＩＣ）１０２５；およびそのコントローラ１０３５：のうちの１つ以上と共に、ボード、基板、またはインタポーザ１０６０に結合され得る。
【００５７】
機能的には、ＰＭＩＣ １０３０は、バッテリ電力調整、ＤＣ−ＤＣ変換などを実行することができ、従って、バッテリ１０１５に結合された入力と、他の機能モジュールに電流を供給する出力と、を有する。さらに図示されているように、例示的な実施形態では、ＲＦＩＣ １０２５は、いくつかの無線規格またはプロトコルのいずれかを実行するために、アンテナ（図示せず）に結合された出力を有し、それらの無線規格またはプロトコルとして、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生型、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以降のものとして表される他のいずれかの無線プロトコルが含まれるが、ただし、これらに限定されない。別の実装形態では、これらのボードレベルのモジュールの各々を、モノリシックＩＣ １０５０のパッケージ基板に結合された個別のＩＣに組み込むことができ、またはモノリシックＩＣ １０５０のパッケージ基板に結合された単一のＩＣ内に組み込むことができる。
【００５８】
図８は、本開示の少なくともいくつかの実装形態により構成されたコンピュータ装置１１００の機能ブロック図である。コンピュータ装置１１００は、例えば、プラットフォーム１００５またはサーバマシン１００６に内蔵されていることがある。装置１１００は、さらに、いくつかのコンポーネントをホストするマザーボード１１０２を含み、それらのコンポーネントは、限定するものではないが、プロセッサ１１０４（例えば、アプリケーションプロセッサ）などであって、これは、さらに、例えば本明細書の他の箇所で説明したように、ボイドによりゲート絶縁破壊を加速させたＭＯＳ型アンチヒューズを組み込んだものであり得る。プロセッサ１１０４は、マザーボード１１０２に物理的および／または電気的に結合され得る。いくつかの例では、プロセッサ１１０４は、プロセッサ１１０４内にパッケージ化された集積回路ダイを含む。一般的に、「プロセッサ」または「マイクロプロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データを、さらにレジスタおよび／またはメモリに記憶されることがある他の電子データに変換する任意のデバイスまたはデバイスの部分を指し得る。
【００５９】
種々の例において、さらに、１つ以上の通信チップ１１０６が、マザーボード１１０２に物理的および／または電気的に結合され得る。さらなる実装形態では、通信チップ１１０６は、プロセッサ１１０４の一部であってよい。その用途に応じて、コンピュータ装置１１００は、他のコンポーネントを含むことができ、それらは、マザーボード１１０２に物理的および電気的に結合されていても、結合されていなくてもよい。このような他のコンポーネントとして、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）装置、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などのような）マスストレージデバイスなどが含まれるが、ただし、これらに限定されない。
【００６０】
通信チップ１１０６は、コンピュータ装置１１００に出入りするデータ伝送のための無線通信を可能とし得る。「無線」という用語およびその派生語は、非固形媒体を介した変調電磁放射を用いることによりデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどを記述するために使用されることがある。この用語は、関連したデバイスがワイヤを含まないことを意味するものではないが、一部の実施形態では、ワイヤを含まないことがある。通信チップ１１０６は、いくつかの無線規格またはプロトコルのいずれかを実行することができ、それらの無線規格またはプロトコルとして、本明細書の他の箇所で記載したものが含まれるが、ただし、それらに限定されない。前述のように、コンピュータ装置１１００は、複数の通信チップ１１０６を含み得る。例えば、第１の通信チップは、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信に専用のものであってよく、第２の通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯなどのような遠距離無線通信に専用のものであってよい。
【００６１】
本明細書に記載のいくつかの特徴について、種々の実施形態を参照して説明しているが、本記載は、限定的な意味で解釈されるべきものではない。よって、本明細書に記載の実施形態の様々な変更、ならびに本開示の関連技術分野の当業者に明らかである他の実施形態は、本開示の趣旨および範囲内にあるものとみなされる。
【００６２】
本発明は、記載されたような実施形態に限定されるものではなく、添付の請求項の範囲から逸脱することなく、変形および変更して実施することが可能であることは理解されるであろう。上記の実施形態は、例えば以下のように、特徴の特定の組み合わせを含み得る。
【００６３】
１つまたはいくつかの第１の実施形態において、金属酸化膜半導体（ＭＯＳ）型アンチヒューズ・ビットセルは、アンチヒューズを含み、これはさらに、基板の上に配置された第１の半導体チャネル領域を含む。アンチヒューズは、基板の上で第１のチャネル領域の相対する両側に配置された第１の半導体ソース領域および第１のドレイン領域をさらに含み、これらは、第１のチャネル領域に相補的な導電型のものである。アンチヒューズは、第１のソース領域と界面接触している第１のソースコンタクトと、第１のドレイン領域と界面接触している第１のドレインコンタクトと、をさらに含む。アンチヒューズは、第１のチャネル領域の上に配置された第１のゲート誘電体をさらに含む。アンチヒューズは、第１のゲート誘電体によって第１のチャネル領域から分離されるとともに、介在する誘電体材料によって第１のドレインコンタクトおよび第１のソースコンタクトから分離された第１のゲート電極をさらに含み、第１のゲート電極は、第１のゲート電極の頂面から第１のゲート誘電体に近づくようにｚ高さを貫通して延びるシームを有する。
【００６４】
第１の実施形態のさらなる構成では、第１のゲート電極は、第１のゲート長を有する。第１のゲート電極材料内のシームは、第１のゲート長の略中央に配置されている。
【００６５】
第１の実施形態のさらなる構成では、アンチヒューズ・ビットセルは、第１のゲート電極または第１のドレインコンタクトに結合されたＭＯＳトランジスタをさらに含む。トランジスタは、さらに、基板の上に配置された第２の半導体チャネル領域を含む。トランジスタは、基板の上で第２のチャネル領域の相対する両側に配置された第２の半導体ソース領域および第２のドレイン領域をさらに含み、これらは、第２のチャネル領域に相補的な導電型のものである。トランジスタは、第２のソース領域と界面接触している第２のソースコンタクトと、第２のドレイン領域と界面接触している第２のドレインコンタクトと、をさらに含む。トランジスタは、第２のチャネル領域の上に配置された第２のゲート誘電体をさらに含む。トランジスタは、第２のゲート誘電体によって第２のチャネル領域から分離されるとともに、介在する誘電体材料によって第２のソースコンタクトおよび第２のドレインコンタクトから分離された第２のゲート電極をさらに含み、第２のゲート電極はシームフリーである。
【００６６】
直上に記載の実施形態のさらなる構成では、第１のゲート電極は、第１のゲート長を有する。第１のゲート電極材料内のシームは、第１のゲート長の略中央に配置されている。第１のゲート電極のｚ高さは、介在する誘電体材料のｚ高さよりも小さい。第２のゲート電極は、第１のゲート長よりも大きい第２のゲート長を有する。第１および第２のゲート電極は、略同じ材料組成を有する。
【００６７】
上記の実施形態のさらなる構成では、第１のゲート電極は、第１のゲート長を有する。第１のゲート電極材料内のシームは、第１のゲート長の略中央に配置されている。第２のゲート電極は、第１のゲート長と等しい、又は、第１のゲート長よりも短い第２のゲート長を有する。第１および第２のゲート電極のｚ高さは、介在する誘電体材料のｚ高さよりも小さい。第１および第２のゲート電極は、それぞれ充填金属を有し、第１のゲート電極の充填金属は、第２のゲート電極の充填金属とは組成または微細構造の少なくとも一方が異なるものである。
【００６８】
上記の実施形態のさらなる構成では、第１および第２のゲート電極は、略等しいｚ高さを有する。第１のゲート電極の頂面の上および第２のゲート電極の表面の上にキャップ材料が配置されており、キャップ材料は、第１のゲート電極内のシームを塞いでいる。
【００６９】
上記の実施形態のさらなる構成では、ＭＯＳトランジスタは、第１のゲート電極と第１のドレイン領域との間の電圧レベルを制御するために、第１のゲート電極に結合されている。
【００７０】
第１の実施形態のさらなる構成では、アンチヒューズ・ビットセルは、第１のゲート電極または第１のドレインコンタクトに結合されたＭＯＳトランジスタをさらに含む。トランジスタは、さらに、基板の上に配置された第２の半導体チャネル領域を含む。トランジスタは、基板の上で第２のチャネル領域の相対する両側に配置された第２の半導体ソース領域および第２のドレイン領域をさらに含み、これらは、第２のチャネル領域に相補的な導電型のものである。トランジスタは、第２のソース領域と界面接触している第２のソースコンタクトと、第２のドレイン領域と界面接触している第２のドレインコンタクトと、をさらに含む。トランジスタは、第２のチャネル領域の上に配置された第２のゲート誘電体をさらに含む。トランジスタは、第２のゲート誘電体によって第２のチャネル領域から分離されるとともに、介在する誘電体材料によって第２のソースコンタクトおよび第２のドレインコンタクトから分離された第２のゲート電極をさらに含み、第２のゲート電極は、第２のゲート誘電体との界面からの第２のｚ高さを有し、それは第１のゲート電極のｚ高さよりも大きく、さらに、第２のゲート電極は、第２の電極の頂面によって塞がれた第２のシームを有する。
【００７１】
１つまたはいくつかの第２の実施形態において、ＭＯＳ型アンチヒューズ・ビットセルを製造する方法は、周囲の誘電体材料内に第１の開口部を形成することを含み、このとき、第１の開口部によって、第１の半導体チャネル領域を露出させる。本方法は、第１の半導体チャネル領域の上に第１のゲート誘電体を形成することをさらに含む。本方法は、周囲の誘電体材料の側壁から第１の開口部を充填することにより、第１のゲート電極を形成することをさらに含む。本方法は、第１のゲート電極内のシームを開口させるとともに、ゲート電極のリセスエッチングプロセスにシームを曝すために、周囲の誘電体材料に対して、第１のゲート電極にリセスを形成することをさらに含む。本方法は、第１のチャネル領域の相対する両側に配置された第１のソース領域および第１のドレイン領域に対する第１のソースコンタクトおよび第１のドレインコンタクトを形成することをさらに含む。
【００７２】
第２の実施形態のさらなる方法では、アンチヒューズ・ビットセルを形成することは、誘電体材料のｚ高さよりも低いリセスを第１のゲート電極に形成する前に、第１のゲート電極材料を周囲の誘電体材料と平坦化することをさらに含み、また、シームを開口させるときには、これにより第１のゲート誘電体を露出させる。
【００７３】
第２の実施形態のさらなる方法では、第１のゲート電極を堆積させることは、第１の開口部のアスペクト比に対してコンフォーマルな堆積プロセスを用いて、第１の充填金属を堆積させることをさらに含む。
【００７４】
第２の実施形態のさらなる方法では、アンチヒューズ・ビットセルを形成することは、周囲の誘電体材料内に第２の開口部を形成することをさらに含み、このとき、第２の開口部によって、第２の半導体チャネル領域を露出させる。アンチヒューズ・ビットセルを形成することは、第２の半導体チャネル領域の上に第２のゲート誘電体を形成することをさらに含む。アンチヒューズ・ビットセルを形成することは、非コンフォーマルな堆積によって第２の開口部に埋め戻すことにより、第２のゲート電極を形成することをさらに含む。アンチヒューズ・ビットセルを形成することは、第２のゲート電極にリセスを形成することをさらに含む。アンチヒューズ・ビットセルを形成することは、第２のチャネル領域の相対する両側に配置された第２のソース領域および第２のドレイン領域に対する第２のソースコンタクトおよび第２のドレインコンタクトを形成することをさらに含む。
【００７５】
直上に記載の実施形態のさらなる方法では、第２の開口部は、第１の開口部のアスペクト比よりも低いアスペクト比を有し、第１のゲート電極と第２のゲート電極を堆積させることは、第１の開口部のアスペクト比に対してコンフォーマルであるとともに、第２の開口部のアスペクト比に対してスーパーフィリングであるプロセスを用いて、第１の充填金属を堆積させることをさらに含む。
【００７６】
直上に記載の実施形態のさらなる方法では、第１の充填金属を堆積させることは、化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）プロセスを用いて、ゲート電極を堆積させることをさらに含む。
【００７７】
上記の実施形態のさらなる方法では、第２の開口部は、第１の開口部のアスペクト比以上の大きさの第２のアスペクト比を有する。第１のゲート電極を堆積させることは、第１の開口部のアスペクト比に対してコンフォーマルな堆積プロセスを用いて、第１の充填金属を堆積させることをさらに含む。第２のゲート電極を堆積させることは、第２の開口部のアスペクト比に対してスーパーフィリングであるプロセスを用いて、第２の充填金属を堆積させることをさらに含む。
【００７８】
第２の実施形態のさらなる方法では、第１のゲート誘電体を形成することは、さらに、犠牲ゲート構造を取り囲む絶縁誘電体を形成することを含む。第１の開口部を形成することは、さらに、第１および第２の半導体チャネル領域を露出させる第１および第２の開口部を形成するために、犠牲ゲート構造を除去することを含む。第１のゲート電極を形成することは、第１および第２の半導体チャネル領域の上にゲート誘電体を堆積させることと、少なくとも第１の開口部に埋め戻される電極材料内にシームを形成するような堆積プロセスを用いて、ゲート電極材料で第１および第２の開口部に埋め戻すことと、ゲート電極材料を絶縁誘電体と平坦化することと、第２のゲート電極材料を絶縁誘電体と平坦化することと、をさらに含む。第１のゲート電極にリセスを形成することは、絶縁誘電体よりも低いリセスをゲート電極材料に形成することをさらに含み、このリセス形成によって、シームを開口させる。本方法は、シームを塞ぐために誘電体を用いて第１および第２のゲート電極材料にキャップを形成することをさらに含む。本方法は、第１および第２のチャネル領域における相対する両側のソース／ドレイン領域に対するソース／ドレインコンタクトを形成することをさらに含む。
【００７９】
直上に記載の実施形態のさらなる方法では、第１および第２の開口部は、略同じアスペクト比を有し、ゲート電極材料にリセスを形成することは、第１の開口部に埋め戻したゲート電極材料に、第２のゲート電極のｚ高さよりも小さい第１のゲート電極のｚ高さまでリセスを形成することをさらに含む。
【００８０】
直上に記載の実施形態のさらなる方法では、第２の開口部に埋め戻した電極材料内に存在するシームは、ゲート電極材料のリセス形成後に、電極材料の頂面によって塞がれたままである。
【００８１】
１つまたはいくつかの第３の実施形態において、ＭＯＳ型アンチヒューズ・ビットセルを製造する方法は、犠牲ゲート構造を取り囲む絶縁誘電体を形成することを含む。本方法は、第１および第２の半導体チャネル領域を露出させる第１および第２の開口部を形成するために、犠牲ゲート構造を除去することをさらに含む。本方法は、第１および第２の半導体チャネル領域の上にゲート誘電体を堆積させることをさらに含む。本方法は、少なくとも第１の開口部に埋め戻される電極材料内にシームを形成するような堆積プロセスを用いて、ゲート電極材料で第１および第２の開口部に埋め戻すことをさらに含む。本方法は、ゲート電極材料を絶縁誘電体と平坦化することをさらに含む。本方法は、第２のゲート電極材料を絶縁誘電体と平坦化することをさらに含む。本方法は、絶縁誘電体よりも低いリセスをゲート電極材料に形成することをさらに含み、このリセス形成によって、シームを開口させる。本方法は、シームを塞ぐために誘電体を用いて第１および第２のゲート電極材料にキャップを形成することをさらに含む。本方法は、第１および第２のチャネル領域における相対する両側のソース／ドレイン領域に対するソース／ドレインコンタクトを形成することをさらに含む。
【００８２】
第３の実施形態のさらなる方法では、第１および第２の開口部は、略同じアスペクト比を有し、ゲート電極材料にリセスを形成することは、第１の開口部に埋め戻したゲート電極材料に、第２のゲート電極のｚ高さよりも小さい第１のゲート電極のｚ高さまでリセスを形成することをさらに含む。
【００８３】
直上に記載の実施形態のさらなる方法では、第２の開口部に埋め戻した電極材料内に存在するシームは、ゲート電極材料のリセス形成後に、電極材料の頂面によって塞がれたままである。
【００８４】
１つまたはいくつかの第４の実施形態において、システムオンチップ（ＳｏＣ）は、プロセッサ論理回路と、プロセッサ論理回路に結合されたメモリ回路と、プロセッサ論理回路に結合されたＲＦ回路であって、無線送信回路および無線受信回路を含むＲＦ回路と、パワーマネジメント回路であって、ＤＣ電源を受けるための入力と、プロセッサ論理回路、メモリ回路、またはＲＦ回路のうちの少なくとも１つに結合された出力と、を有するパワーマネジメント回路と、を備える。ＲＦ回路またはパワーマネジメント回路の少なくとも一方は、第１の実施形態のいずれかに記載のＭＯＳ型アンチヒューズ・ビットセルを含む。
【００８５】
第４の実施形態のさらなる構成では、ＭＯＳ型アンチヒューズ・ビットセルは、さらに、基板の上に配置された第１の半導体チャネル領域を含む。ＭＯＳ型アンチヒューズ・ビットセルは、基板の上で第１のチャネル領域の相対する両側に配置された第１の半導体ソース領域および第１のドレイン領域をさらに含み、これらは、第１のチャネル領域に相補的な導電型のものである。ＭＯＳ型アンチヒューズ・ビットセルは、第１のドレイン領域と界面接触している第１のドレインコンタクトと、第１のソース領域と界面接触している第１のソースコンタクトと、をさらに含む。ＭＯＳ型アンチヒューズ・ビットセルは、第１のチャネル領域の上に配置された第１のゲート誘電体をさらに含む。ＭＯＳ型アンチヒューズ・ビットセルは、第１のゲート誘電体によって第１のチャネル領域から分離されるとともに、介在する誘電体によって第１のドレインコンタクトおよび第１のソースコンタクトから分離された第１のゲート電極をさらに含み、第１のゲート電極は、第１のゲート電極の頂面から第１のゲート誘電体に近づくようにｚ高さを貫通して延びるシームを有する。
【００８６】
第４の実施形態のさらなる構成では、第１のゲート電極は、第１のゲート長を有し、第１のゲート電極材料内のシームは、第１のゲート長の略中央に配置されており、第１のゲート電極のｚ高さは、介在する誘電体のｚ高さよりも小さい。
【００８７】
１つまたはいくつかの第５の実施形態において、システムオンチップ（ＳｏＣ）は、プロセッサ論理回路と、プロセッサ論理回路に結合されたメモリ回路と、プロセッサ論理回路に結合されたＲＦ回路であって、無線送信回路および無線受信回路を含むＲＦ回路と、パワーマネジメント回路であって、ＤＣ電源を受けるための入力と、プロセッサ論理回路、メモリ回路、またはＲＦ回路のうちの少なくとも１つに結合された出力と、を有するパワーマネジメント回路と、を備える。ＲＦ回路またはパワーマネジメント回路の少なくとも一方は、ＭＯＳ型アンチヒューズ・ビットセルを含む。ＭＯＳ型アンチヒューズ・ビットセルは、さらに、基板の上に配置された第１の半導体チャネル領域を含む。ＭＯＳ型アンチヒューズ・ビットセルは、基板の上で第１のチャネル領域の相対する両側に配置された第１の半導体ソース領域および第１のドレイン領域をさらに含み、これらは、第１のチャネル領域に相補的な導電型のものである。ＭＯＳ型アンチヒューズ・ビットセルは、第１のドレイン領域と界面接触している第１のドレインコンタクトと、第１のソース領域と界面接触している第１のソースコンタクトと、をさらに含む。ＭＯＳ型アンチヒューズ・ビットセルは、第１のチャネル領域の上に配置された第１のゲート誘電体をさらに含む。ＭＯＳ型アンチヒューズ・ビットセルは、第１のゲート誘電体によって第１のチャネル領域から分離されるとともに、介在する誘電体によって第１のドレインコンタクトおよび第１のソースコンタクトから分離された第１のゲート電極をさらに含み、第１のゲート電極は、第１のゲート電極の頂面から第１のゲート誘電体に近づくようにｚ高さを貫通して延びるシームを有する。
【００８８】
第５の実施形態のさらなる構成では、第１のゲート電極は、第１のゲート長を有する。第１のゲート電極材料内のシームは、第１のゲート長の略中央に配置されている。第１のゲート電極のｚ高さは、介在する誘電体のｚ高さよりも小さい。
【００８９】
ただし、上記の実施形態は、限定されるものではなく、種々の実施において、上記の実施形態は、かかる特徴の一部のみを企図すること、かかる特徴の異なる順序を企図すること、かかる特徴の異なる組み合わせを企図すること、および／または明示された特徴以外の追加的な特徴を企図すること、を含み得る。よって、本発明の範囲は、添付の請求項を、かかる請求項によって権利が認められる均等物の全範囲とともに参照して、決定されるべきである。
【図１Ａ】
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【図１Ｂ】
0006415686.tif 000003
【図２】
0006415686.tif 000004
【図３】
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【図４】
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【図５Ａ】
0006415686.tif 000007
【図５Ｂ】
0006415686.tif 000008
【図５Ｃ】
0006415686.tif 000009
【図６Ａ】
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【図６Ｂ】
0006415686.tif 000011
【図６Ｃ】
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【図６Ｄ】
0006415686.tif 000013
【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７】
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【図８】
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