(57)【特許請求の範囲】
【請求項１】
信号分析および分類ブロックを有する中継器を含む、装置であって、
前記信号分析および分類ブロックは、信号分析ブロックと、分類ブロックとを含み、
前記信号分析ブロックは、前記中継器によって受信された入力信号のデジタルバージョンであるデジタル信号を受信するために結合され、
前記信号分析ブロックは、前記デジタル信号に関する信号情報を前記分類ブロックに提供するために結合され、
前記分類ブロックは、一群の波形タイプのうちの１つの波形タイプであるとして提供される前記信号情報を使用して前記デジタル信号を分類するために、分類情報を提供するように構成され、
前記分類ブロックは、前記波形タイプに基づいてパラメトリック入力を選択するために前記分類情報を提供するために、波高率低減ブロックまたはデジタルプリディストーションブロックのうちの少なくとも１つに結合される、装置。
【請求項２】
前記中継器は、前記信号分析ブロックに結合されたデジタルアップコンバータを有し、
前記信号分析ブロックは、前記デジタル信号の分解された信号を前記デジタルアップコンバータに提供するために結合される、請求項１に記載の装置。
【請求項３】
前記中継器は、前記波高率低減ブロックと、前記デジタルプリディストーションブロックとを有し、
前記信号分析ブロックはスペクトル分析ブロックであり、
前記波高率低減ブロックは前記デジタルアップコンバータに結合され、前記デジタルアップコンバータから、前記分解された信号のアップコンバートされたバージョンに基づく再構築された信号を受信し、
前記デジタルプリディストーションブロックは前記波高率低減ブロックに結合され、前記波高率低減ブロックから、前記再構築された信号の波高率低減バージョンを受信する、請求項２に記載の装置。
【請求項４】
前記分類ブロックは前記波高率低減ブロックに結合され、前記波高率低減ブロックが使用するための前記波形タイプのための前記パラメトリック入力を選択するために、前記分類情報を前記波高率低減ブロックに提供する、請求項３に記載の装置。
【請求項５】
前記分類ブロックは前記デジタルプリディストーションブロックに結合され、前記デジタルプリディストーションブロックが使用するための前記波形タイプのための前記パラメトリック入力を選択するために、前記分類情報を前記デジタルプリディストーションブロックに提供する、請求項３に記載の装置。
【請求項６】
前記分類情報は、周期定常性ベースの情報を含む、請求項３に記載の装置。
【請求項７】
前記周期定常性ベースの情報は、周期自己相関情報、周期周波数、およびシンボルタイミング再生情報からなる群から選択される、請求項６に記載の装置。
【請求項８】
前記中継器は、前記周期定常性ベースの情報を受信するために前記分類ブロックに結合された、プロセッサベースのハードウェアアクセラレータを有し、
前記プロセッサベースのハードウェアアクセラレータは、前記周期定常性ベースの情報に応答して、前記波形タイプのための前記パラメトリック入力を生成するように構成される、請求項６に記載の装置。
【請求項９】
プロセッサベースのハードウェアアクセラレータは前記波高率低減ブロックに結合され、前記パラメトリック入力のための波高率低減情報を前記波高率低減ブロックに提供する、請求項６に記載の装置。
【請求項１０】
プロセッサベースのハードウェアアクセラレータは前記デジタルプリディストーションブロックに結合され、前記パラメトリック入力のためのデジタルプリディストーション情報を前記デジタルプリディストーションブロックに提供する、請求項７に記載の装置。
【請求項１１】
前記一群の波形タイプは、直交周波数分割多重化信号、スペクトル拡散信号、周波数ホッピング帯域信号、静的狭帯域信号、およびそれらの組合せからなる、請求項８に記載の装置。
【請求項１２】
前記信号情報は、前記デジタル信号の帯域の占有情報、前記デジタル信号の中心周波数、前記デジタル信号の帯域幅、前記デジタル信号の搬送周波数、または前記デジタル信号のチャネル間隔を含む、請求項１〜１１のいずれかに記載の装置。
【請求項１３】
方法であって、
中継器によって入力信号を受信するステップを含み、前記中継器は、信号分析および分類ブロックに結合された入力処理チェーンを含み、前記信号分析および分類ブロックは信号分析ブロックと分類ブロックとを含み、前記方法はさらに、
前記入力処理チェーンで前記入力信号をデジタル信号に変換するステップと、
前記信号分析ブロックによって前記デジタル信号を受信するステップと、
前記デジタル信号に関する信号情報を前記信号分析ブロックから前記分類ブロックに提供するステップと、
一群の波形タイプから選択された１つの波形タイプであるとして提供される前記信号情報を使用して前記デジタル信号を分類するために、前記分類ブロックで分類情報を生成するステップと、
波高率低減ブロックまたはデジタルプリディストーションブロックのうちの少なくとも１つのために、前記分類情報を使用して、前記波形タイプのためのパラメトリック入力を選択するステップとを含む、方法。
【請求項１４】
前記デジタル信号の分解された信号を、前記信号分析ブロックから前記中継器のデジタルアップコンバータに提供するステップと、
再構築された信号を提供するために、前記分解された信号を前記デジタルアップコンバータで再構成するステップと、
波高率低減信号を提供するために、前記再構築された信号を前記中継器の前記波高率低減ブロックで波高率低減するステップと、
デジタルプリディストーション信号を提供するために、前記波高率低減信号を前記中継器の前記デジタルプリディストーションブロックで歪ませるステップと、
前記波形タイプのための波高率低減のための前記パラメトリック入力を選択するために、前記分類情報の第１の部分を前記分類ブロックから前記波高率低減ブロックに提供するステップと、
前記波形タイプのためのデジタルプリディストーションのための前記パラメトリック入力を選択するために、前記分類情報の第２の部分を前記分類ブロックから前記デジタルプリディストーションブロックに提供するステップとをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記デジタル信号の分解された信号を、前記信号分析ブロックから前記中継器のデジタルアップコンバータに提供するステップと、
再構築された信号を提供するために、前記分解された信号を前記デジタルアップコンバータで再構成するステップと、
波高率低減信号を提供するために、前記再構築された信号を前記中継器の前記波高率低減ブロックで波高率低減するステップと、
デジタルプリディストーション信号を提供するために、前記波高率低減信号を前記中継器の前記デジタルプリディストーションブロックで歪ませるステップと、
前記分類情報を前記分類ブロックから前記中継器のプロセッサベースのハードウェアアクセラレータに提供するステップと、
前記分類情報に応答して、前記プロセッサベースのハードウェアアクセラレータで、前記波形タイプのための前記パラメトリック入力を生成するステップと、
前記プロセッサベースのハードウェアアクセラレータから生成された前記パラメトリック入力を、波高率低減情報として前記波高率低減ブロックに、またはデジタルプリディストーション情報として前記デジタルプリディストーションブロックに提供するステップとをさらに含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の説明は集積回路デバイス（integrated circuit：ＩＣ）に関する。より特定的には、以下の説明はＩＣ用の波形微分中継器に関する。
【背景技術】
【０００２】
背景
基地局は、中継器を通して、別の基地局または１つ以上のユーザデバイスに結合され得る。従来の中継器は到来通信波形を受入れ、受信したそのような到来波形を再増幅する。このタイプの中継器は「増幅および転送」中継器と呼ばれ得る。別のタイプの中継器は受信信号をデジタル化し、そのような受信信号を増幅のために処理し、次に、そのような信号を再送信のために再増幅し得る。しかしながら、従来、そのような中継器は、受信した波形のタイプに対して遅延処理せずにすべての到来信号を処理していた。しかしながら、複数の無線インターフェイスプロトコル用の多くのタイプの無線通信波形があり得る。波形タイプの例は、さまざまなタイプの波形または無線インターフェイスプロトコルの中でも特に、ＯＦＤＭ（たとえば、ＬＴＥまたはＷｉＭａｘ用など）、スペクトル拡散（たとえば、ＷＣＤＭＡ（登録商標）、ＴＤ−ＳＣＤＭＡまたはＣＤＭＡ２０００用など）、周波数ホッピング帯域信号または静的狭帯域信号（たとえば、それぞれ、周波数ホッピングまたは静的ＧＳＭ（登録商標）用など）、もしくはそれらの組合せを含む。このため、そのような従来の中継器では、通信波形はタイプを考慮せずに再送信されたかもしれず（「ブラインド処理」）、基地局によって元々送信されたものよりも著しく減少した波形をもたらす。信号のそのような「ブラインド処理」は、関連付けられた１つ以上の信号処理アルゴリズムが使用されないかもしれないということを意味し得る。そのような１つ以上のアルゴリズムは、たとえば電力増幅器などの電力効率を向上させ、および／または、中継器／リレーと基地局との間の通信リンクの品質または堅牢性を高める能力を有し得るため、そのような１つ以上の信号処理アルゴリズムを適用できないことは実際、操作上の支出を増加させるかもしれない。
【０００３】
よって、再送信のための前処理のために受信された波形のタイプに対して何らかの区別を提供して、そのような再送信される波形の品質を高める中継器を提供することが望ましいであろう。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
装置は一般に中継器に関する。そのような装置では、中継器は信号分析および分類ブロックを有する。信号分析および分類ブロックは、信号分析ブロックと、分類ブロックとを含む。信号分析ブロックは、中継器によって受信された入力信号のデジタルバージョンであるデジタル信号を受信するために結合される。信号分析ブロックは、デジタル信号に関する信号情報を分類ブロックに提供するために結合される。分類ブロックは、一群の波形タイプのうちの１つの波形タイプであるとして提供される信号情報を使用してデジタル信号を分類するために、分類情報を提供するように構成される。
【０００５】
いくつかの例では、信号情報は、デジタル信号の帯域の占有情報を含んでいてもよい。
いくつかの例では、信号情報は、デジタル信号の中心周波数を含んでいてもよい。
【０００６】
いくつかの例では、信号情報は、デジタル信号の帯域幅を含んでいてもよい。
いくつかの例では、信号情報は、デジタル信号の搬送周波数を含んでいてもよい。
【０００７】
いくつかの例では、信号情報は、デジタル信号のチャネル間隔を含んでいてもよい。
いくつかの例では、中継器は、信号分析ブロックに結合されたデジタルアップコンバータを有していてもよく、信号分析ブロックは、デジタル信号の分解された信号をデジタルアップコンバータに提供するために結合されてもよい。
【０００８】
いくつかの例では、中継器は、波高率低減ブロックと、デジタルプリディストーションブロックとを有していてもよく、信号分析ブロックはスペクトル分析ブロックであり、波高率低減ブロックはデジタルアップコンバータに結合され、デジタルアップコンバータから、分解された信号のアップコンバートされたバージョンに基づく再構築された信号を受信し、デジタルプリディストーションブロックは波高率低減ブロックに結合され、波高率低減ブロックから、再構築された信号の波高率低減バージョンを受信する。
【０００９】
いくつかの例では、分類ブロックは波高率低減ブロックに結合され、波高率低減ブロックが使用するための波形タイプのための波高率低減パラメトリック入力を選択するために、分類情報を波高率低減ブロックに提供してもよい。
【００１０】
いくつかの例では、分類ブロックはデジタルプリディストーションブロックに結合され、デジタルプリディストーションブロックが使用するための波形タイプのためのデジタルプリディストーションパラメトリック入力を選択するために、分類情報をデジタルプリディストーションブロックに提供してもよい。
【００１１】
いくつかの例では、分類情報は、周期定常性ベースの情報を含んでいてもよい。
いくつかの例では、周期定常性ベースの情報は、周期自己相関情報、周期周波数、およびシンボルタイミング再生情報からなる群から選択されてもよい。
【００１２】
いくつかの例では、中継器は、周期定常性ベースの情報を受信するために分類ブロックに結合された、プロセッサベースのハードウェアアクセラレータを有していてもよく、プロセッサベースのハードウェアアクセラレータは、周期定常性ベースの情報に応答して、波形タイプのためのパラメトリック入力を生成するように構成される。
【００１３】
いくつかの例では、プロセッサベースのハードウェアアクセラレータは波高率低減ブロックに結合され、パラメトリック入力のための波高率低減情報を波高率低減ブロックに提供してもよい。
【００１４】
いくつかの例では、プロセッサベースのハードウェアアクセラレータはデジタルプリディストーションブロックに結合され、パラメトリック入力のためのデジタルプリディストーション情報をデジタルプリディストーションブロックに提供してもよい。
【００１５】
いくつかの例では、一群の波形タイプは、直交周波数分割多重化信号、スペクトル拡散信号、周波数ホッピング帯域信号、静的狭帯域信号、およびそれらの組合せからなっていてもよい。
【００１６】
方法は一般に中継器の動作に関する。そのような方法では、入力信号が中継器によって受信される。中継器は、信号分析および分類ブロックに結合された入力処理チェーンを含む。信号分析および分類ブロックは、信号分析ブロックと、分類ブロックとを含む。入力信号は、入力処理チェーンでデジタル信号に変換される。デジタル信号は、信号分析ブロックによって受信される。デジタル信号に関する信号情報が、信号分析ブロックから分類ブロックに提供される。一群の波形タイプから選択された１つの波形タイプであるとして提供される信号情報を使用してデジタル信号を分類するために、分類ブロックで分類情報が生成される。
【００１７】
いくつかの例では、方法はさらに、デジタル信号の分解された信号を、信号分析ブロックから中継器のデジタルアップコンバータに提供するステップと、再構築された信号を提供するために、分解された信号をデジタルアップコンバータで再構成するステップと、波高率低減信号を提供するために、再構築された信号を中継器の波高率低減ブロックで波高率低減するステップと、デジタルプリディストーション信号を提供するために、波高率低減信号を中継器のデジタルプリディストーションブロックで歪ませるステップと、波形タイプのための波高率低減パラメトリック入力を選択するために、分類情報の第１の部分を分類ブロックから波高率低減ブロックに提供するステップと、波形タイプのためのデジタルプリディストーションパラメトリック入力を選択するために、分類情報の第２の部分を分類ブロックからデジタルプリディストーションブロックに提供するステップとを含んでいてもよい。
【００１８】
いくつかの例では、方法はさらに、デジタル信号の分解された信号を、信号分析ブロックから中継器のデジタルアップコンバータに提供するステップと、再構築された信号を提供するために、分解された信号をデジタルアップコンバータで再構成するステップと、波高率低減信号を提供するために、再構築された信号を中継器の波高率低減ブロックで波高率低減するステップと、デジタルプリディストーション信号を提供するために、波高率低減信号を中継器のデジタルプリディストーションブロックで歪ませるステップと、分類情報を分類ブロックから中継器のプロセッサベースのハードウェアアクセラレータに提供するステップと、分類情報に応答して、プロセッサベースのハードウェアアクセラレータで、波形タイプのためのパラメトリック入力を生成するステップと、プロセッサベースのハードウェアアクセラレータから、パラメトリック入力を、波高率低減情報として波高率低減ブロックに提供するステップとを含んでいてもよい。
【００１９】
いくつかの例では、方法はさらに、デジタル信号の分解された信号を、信号分析ブロックから中継器のデジタルアップコンバータに提供するステップと、再構築された信号を提供するために、分解された信号をデジタルアップコンバータで再構成するステップと、波高率低減信号を提供するために、再構築された信号を中継器の波高率低減ブロックで波高率低減するステップと、デジタルプリディストーション信号を提供するために、波高率低減信号を中継器のデジタルプリディストーションブロックで歪ませるステップと、分類情報を分類ブロックから中継器のプロセッサベースのハードウェアアクセラレータに提供するステップと、分類情報に応答して、プロセッサベースのハードウェアアクセラレータで、波形タイプのためのパラメトリック入力を生成するステップと、プロセッサベースのハードウェアアクセラレータから、パラメトリック入力を、デジタルプリディストーション情報としてデジタルプリディストーションブロックに提供するステップとを含んでいてもよい。
【００２０】
図面の簡単な説明
添付図面は例示的な装置および／または方法を示す。しかしながら、添付図面は特許請求の範囲を限定すると解釈されるべきではなく、単に説明および理解のためのものである。
【図面の簡単な説明】
【００２１】
【図１】例示的な柱状フィールドプログラマブルゲートアレイ（Field Programmable Gate Array：ＦＰＧＡ）アーキテクチャを示す、簡略化されたブロック図である。
【図２】例示的なオーバー・ジ・エア（over-the-air）（無線）通信システムを示すブロック図である。
【図３】図５の中継器によって受信され得るような受信信号の例示的な一実施形態を示す信号図である。
【図４】図５の中継器によって受信され得るような別の受信信号の例示的な一実施形態を示す信号図である。
【図５】例示的な中継器を示すブロック図である。
【図６】例示的な信号分析および分類ブロック５０５を示すブロック図である。
【図７】図５の中継器のための例示的な信号処理フローを示すフロー図である。
【図８】図５の中継器のための別の例示的な信号処理フローを示すフロー図である。
【発明を実施するための形態】
【００２２】
詳細な説明
以下の説明では、ここに説明される具体例のより完全な説明を提供するために、多くの具体的詳細が述べられる。しかしながら、１つ以上の他の例、および／またはこれらの例の変形が、以下に与えられる具体的詳細がすべてなくても実践され得る、ということは、当業者には明らかであるはずである。他の場合では、ここでの例の説明を不明瞭にしないよう、周知の特徴は詳細には説明されていない。例示しやすくするために、異なる図において、同じ項目に言及するために、同じ番号が使用される。しかしながら、代替例では、項目は異なるかもしれない。
【００２３】
いくつかの図で例示的に示された例を説明する前に、概略紹介が、さらなる理解のために提供される。
【００２４】
これまで、中継器は、再送信のための前処理のために受信された波形のタイプに対して区別を提供してこなかった。しかしながら、さまざまな無線インターフェイスプロトコル用の波形のタイプには違いがあり、これらの違いは実際、そのような波形がすべて同じく処理される場合、より低品質の信号が中継器によって再送信のために再生されるかもしれない、ということを意味する。より最近では、同じ基地局が、異なる波形を有する複数の無線インターフェイスプロトコルからの信号を処理するように構成され得る。それに沿って、基地局の中には、マルチ無線アクセス技術（radio access technology）（マルチＲＡＴ）で構成されるものもあり得る。しかしながら、そのような基地局から送信された信号を再送信するために中継器が使用される場合、そのようなさまざまな波形を処理する際にそのような基地局の効率および／または信号品質の多くが失われるかもしれない。
【００２５】
以下に説明するように、中継器は、到来波形の波形タイプに適合するように構成される。そのような適合は、受信信号に対して信号分析を行なってその信号情報を取得し、次に、取得されたそのような信号情報を使用して、受信された波形を、無線インターフェイスプロトコルに関連付けられ得るようにタイプに従って分類することを伴う。波形タイプによって通知されて、パラメトリック入力が、波形タイプに特有の波高率低減、デジタルプリディストーション、または他の信号処理などのために選択または生成され得る。これは、中継器がより高品質の信号、すなわち基地局からの元々の送信をより正確に表わす信号を再送信することを可能にする。
【００２６】
以上の一般的な理解を念頭に置いて、中継器についてのさまざまな実施形態を以下に概して説明する。
【００２７】
上述の例の１つ以上が、ある特定のタイプのＩＣを使用してここに説明されるため、そのようなＩＣの詳細な説明を以下に提供する。しかしながら、他のタイプのＩＣが、ここに説明される手法の１つ以上から利益を得てもよい、ということが理解されるはずである。
【００２８】
プログラマブルロジックデバイス（programmable logic device：ＰＬＤ）は、特定されたロジック機能を行なうようにプログラミングされ得る周知のタイプの集積回路である。１つのタイプのＰＬＤであるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は典型的には、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（input/output block：ＩＯＢ）、構成可能ロジックブロック（configurable logic block：ＣＬＢ）、専用ランダムアクセスメモリブロック（random access memory block：ＢＲＡＭ）、マルチプライヤ、デジタル信号処理ブロック（digital signal processing block：ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（delay lock loop：ＤＬＬ）などを含み得る。ここに使用されるように、「含む」および「含んで」とは、限定なしで含むことを意味する。
【００２９】
各プログラマブルタイルは典型的には、プログラマブル相互接続およびプログラマブルロジックの双方を含む。プログラマブル相互接続は典型的には、プログラマブル相互接続点（programmable interconnect point：ＰＩＰ）によって相互接続された、さまざまな長さの多数の相互接続線を含む。プログラマブルロジックは、たとえば関数発生器、レジスタ、演算ロジックなどを含み得るプログラマブル素子を使用して、ユーザ設計のロジックを実現する。
【００３０】
プログラマブル相互接続およびプログラマブルロジックは典型的には、プログラマブル素子がどのように構成されるかを規定する内部構成メモリセルに構成データのストリームをロードすることによってプログラミングされる。構成データは、メモリから（たとえば外部ＰＲＯＭから）読出され、または、外部装置によってＦＰＧＡに書込まれ得る。次に、個々のメモリセルの集合的な状態が、ＦＰＧＡの機能を決定する。
【００３１】
別のタイプのＰＬＤは、複合プログラマブルロジックデバイス（Complex Programmable Logic Device）、すなわちＣＰＬＤである。ＣＰＬＤは、ともに接続され、かつ相互接続スイッチマトリックスによって入力／出力（Ｉ／Ｏ）リソースに接続された、２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（Programmable Logic Array：ＰＬＡ）およびプログラマブルアレイロジック（Programmable Array Logic：ＰＡＬ）デバイスで使用されるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、構成データは典型的には、不揮発性メモリにおいてチップ上に格納される。いくつかのＣＰＬＤでは、構成データは不揮発性メモリにおいてチップ上に格納され、次に、初期構成（プログラミング）シーケンスの一環として揮発性メモリにダウンロードされる。
【００３２】
これらのプログラマブルロジックデバイス（ＰＬＤ）のすべてについて、デバイスの機能性は、その目的のためにデバイスに提供されるデータビットによって制御される。データビットは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤでのようなスタティックメモリセル）、不揮発性メモリ（たとえば、いくつかのＣＰＬＤでのようなＦＬＡＳＨメモリ）、または任意の他のタイプのメモリセルに格納可能である。
【００３３】
他のＰＬＤは、デバイス上のさまざまな素子をプログラマブルに相互接続する、金属層などの処理層を適用することによって、プログラミングされる。これらのＰＬＤは、マスクプログラマブルデバイスとして公知である。ＰＬＤはまた、他のやり方で、たとえばヒューズまたはアンチヒューズ技術を使用して実現することもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語は、これらの例示的なデバイスを含むが、これらに限定されず、部分的にのみプログラマブルなデバイスも包含する。たとえば、１つのタイプのＰＬＤは、ハードコード化されたトランジスタロジックと、ハードコード化されたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【００３４】
上述のように、高度なＦＰＧＡは、いくつかの異なるタイプのプログラマブルロジックブロックを、アレイに含み得る。たとえば、図１は、マルチギガビット・トランシーバ（multi-gigabit transceiver：ＭＧＴ）１０１と、構成可能ロジックブロック（ＣＬＢ）１０２と、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３と、入力／出力ブロック（ＩＯＢ）１０４と、構成およびクロッキングロジック（configuration and clocking logic：ＣＯＮＦＩＧ／ＣＬＯＣＫ）１０５と、デジタル信号処理ブロック（ＤＳＰ）１０６と、特殊入力／出力ブロック（Ｉ／Ｏ）１０７（たとえば、構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログ・デジタル変換器、システムモニタリングロジックなどといった他のプログラマブルロジック１０８とを含む多数の異なるプログラマブルタイルを含む、ＦＰＧＡアーキテクチャ１００を示す。いくつかのＦＰＧＡは、専用プロセッサブロック（processor block：ＰＲＯＣ）１１０も含む。
【００３５】
いくつかのＦＰＧＡでは、各プログラマブルタイルはプログラマブル相互接続素子（interconnect element：ＩＮＴ）１１１を含み、それは、隣接する各タイルにおける対応する相互接続素子への、およびそれからの標準化された接続を有する。したがって、ともにまとめられたプログラマブル相互接続素子は、図示されたＦＰＧＡのためのプログラマブル相互接続構造を実現する。プログラマブル相互接続素子１１１はまた、図１の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック素子への、およびそれからの接続も含む。
【００３６】
たとえば、ＣＬＢ１０２は、ユーザロジックを実現するようにプログラミングされ得る構成可能ロジック素子（configurable logic element：ＣＬＥ）１１２と、単一のプログラマブル相互接続素子（ＩＮＴ）１１１とを含み得る。ＢＲＡＭ１０３は、１つ以上のプログラマブル相互接続素子に加えて、ＢＲＡＭロジック素子（BRAM logic element：ＢＲＬ）１１３を含み得る。典型的には、１つのタイルに含まれる相互接続素子の数は、タイルの高さに依存する。図示された実施形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）も使用可能である。ＤＳＰタイル１０６は、適切な数のプログラマブル相互接続素子に加えて、ＤＳＰロジック素子（DSP logic element：ＤＳＰＬ）１１４を含み得る。ＩＯＢ１０４は、たとえば、プログラマブル相互接続素子１１１の１つのインスタンスに加えて、入力／出力ロジック素子（input/output logic element：ＩＯＬ）１１５の２つのインスタンスを含み得る。当業者には明らかであるように、たとえばＩ／Ｏロジック素子１１５に接続された実際のＩ／Ｏパッドは典型的には、入力／出力ロジック素子１１５のエリアに制限されない。
【００３７】
図示された実施形態では、（図１に示す）ダイの中央近くの水平エリアは、構成、クロックおよび他の制御ロジックのために使用される。この水平のエリアまたは列から延在している垂直の列１０９は、ＦＰＧＡの幅にわたってクロックおよび構成信号を分散させるために使用される。
【００３８】
図１に示すアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構築する通常の柱状構造を分断する追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。
【００３９】
なお、図１は、単に例示的なＦＰＧＡアーキテクチャを例示するよう意図されている。たとえば、１行におけるロジックブロックの数、行の相対的な幅、行の数および順序、行に含まれるロジックブロックのタイプ、ロジックブロックの相対的なサイズ、ならびに、図１の上部に含まれる相互接続／ロジック実現化例は、単に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢが現われる場所であればどこでも、ＣＬＢの２つ以上の隣接する行が典型的には含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢ行の数は、ＦＰＧＡの全体サイズとともに変化する。
【００４０】
図２は、例示的なオーバー・ジ・エア（無線）通信システム２００を示すブロック図である。通信システム２００は、基地局２０１と、中継器２１０とを含む。基地局２０１は、１つ以上の送信アンテナ２０２を有する。中継器２１０は、無線アップリンク２０３を通してそのような１つ以上の送信アンテナ２０２に結合される１つ以上の受信アンテナ２１２を有する。中継器２１０は、基地局２０１からアップリンク２０３を介して中継器２１０に送信された送信を再送信するように構成される。中継器２１０は、そのような送信を、別の無線アップリンク２１３などのために、中継器２１０の１つ以上の受信送信アンテナ２１１を介して再送信してもよい。
【００４１】
図３は、中継器２１０によって受信され得るような受信信号３００の例示的な一実施形態を示す信号図である。受信信号３００のいくつかの特性は、信号帯域幅（bandwidth：ＢＷ）３０２と、中心周波数（center frequency：ＦＣ）３０１とを含み得る。
【００４２】
図４は、中継器２１０によって受信され得るような別の受信信号３００の例示的な一実施形態を示す信号図である。この受信信号３００のいくつかの特性は、信号帯域幅３０２と、中心周波数３０１と、チャネル間隔またはガードバンド４１２と、チャネルキャビティ４１０内のサブバンド４１１−１および４１１−２といった１つ以上のサブバンドとを含み得る。さらに、サブバンド４１１−１および４１１−２は、それら自体のそれぞれの中心周波数４１３−１および４１３−２、ならびに帯域幅を有し得る。
【００４３】
図２〜４の上述の説明に沿って、受信信号３００は、送信された信号のタイプに依存して、多くの異なる特徴を有し得る。基地局２０１は、１つ以上の中継器２１０を通して、別の基地局および／または１つ以上のユーザデバイスに結合され得る。受信した波形のタイプに対して遅延処理せずにすべての到来信号を同様に処理する代わりに、中継器２１０は、再送信のための前処理のために受信された波形のタイプに何らかの遅延処理を提供して、そのような再送信される波形の品質を高めるように構成される。しかしながら、複数の無線インターフェイスプロトコル用の多くのタイプの無線通信波形があり得る。波形タイプの例は、さまざまなタイプの波形または無線インターフェイスプロトコルの中でも特に、ＯＦＤＭ（たとえば、ＬＴＥまたはＷｉＭａｘ用など）、スペクトル拡散（たとえば、ＷＣＤＭＡ、ＴＤ−ＳＣＤＭＡまたはＣＤＭＡ２０００用など）、周波数ホッピング帯域信号または静的狭帯域信号（たとえば、それぞれ、周波数ホッピングまたは静的ＧＳＭ用など）、もしくはそれらの組合せを含む。このため、高品質の再送信、すなわち、基地局２０１による信号の元々送信されたバージョンの元の形により密接に適合する受信信号３００の再送信を提供するために、波形タイプを考慮して受信信号３００を再送信するように、通信波形は分析され、次に、そのような基地局２０１の元々の送信をより正確に再生するためのパラメトリック入力を提供するために分類され得る。この信号分析はベースバンドへの変換後であってもよく、この信号分析は、分類を提供するための信号特徴ベクトルを識別するために使用されてもよい。それに沿って、１組の信号特徴ベクトルが信号分析ブロックによって通信波形から抽出されてもよく、そのような１組の信号特徴ベクトルからの各ベクトルは、そのような信号分析ブロックから提供され、分類ブロックによる分類のために提供されてもよい。
【００４４】
そのような高品質の再送信を提供するために、入力された波形タイプを、それに対応するパラメトリック入力を選択および／または生成するために識別することができる中継器２１０が使用され得る。図５は、例示的な中継器２１０を示すブロック図である。中継器２１０の受信アンテナ２１２によって、オーバー・ジ・エア入力信号が受信され得る。中継器２１０は、図２のような１つ以上の受信アンテナ２１２および１つ以上の送信アンテナ２１１に加えて、低ノイズ増幅器（low noise amplifier：ＬＮＡ）５０１と、送信周波数から中間周波数（intermediate frequency：ＩＦ）へのダウンコンバージョンのための無線周波数（radio frequency：ＲＦ）ダウンコンバータ５０２と、アナログ・デジタル変換器（analog-to-digital converter：ＡＤＣ）５０３と、ベースバンド周波数（「ベースバンド」）へのダウンコンバージョンのためのデジタルダウンコンバータ（digital down converter：ＤＤＣ）５０４と、信号分析および分類（signal analysis and classification：ＳＡＡＣ）ブロック５０５と、ＩＦへのアップコンバージョンのためのデジタルアップコンバータ（digital up converter：ＤＵＣ）５２１と、波高率低減（crest factor reduction：ＣＦＲ）ブロック５２２と、デジタルプリディストーション（digital pre-distortion：ＤＰＤ）ブロック５２４と、ＤＰＤプロセッサ５２３と、デジタル・アナログ変換器（digital-to-analog converter：ＤＡＣ）５２５と、送信周波数へのアップコンバージョンのためのＲＦアップコンバータ５２７と、ＤＤＣ５２６と、プレアンプを含む電力増幅器（power amplifier：ＰＡ）５３０と、ＡＤＣ５２８と、ＩＦへのダウンコンバージョンのためのＲＦダウンコンバータ５３１とをさらに含んでいてもよい。１つ以上の受信アンテナ２１２と、ＬＮＡ５０１と、ＲＦダウンコンバータ５０２と、ＡＤＣ５０３と、オプションでＤＤＣ５０４とを含む入力処理チェーン５５５は、従来のものであってもよい。したがって、ＳＡＡＣブロック５０５への配信に先立って、入力信号はベースバンド信号にダウンコンバートされてもよく、ＳＡＡＣブロック５０５への入力に先立ってデジタル化されてもよい、ということが理解されるべきである。しかしながら、別の構成では、たとえば対象スペクトルの一部を限定なしで含むダウンコンバージョンおよび／またはデジタル化が、ＳＡＡＣブロック５０５によって行なわれてもよい。
【００４５】
図６は、例示的なＳＡＡＣブロック５０５を示すブロック図である。ＳＡＡＣブロック５０５は、信号分析ブロック６１０と、分類ブロック６２０とを含む。一例では、信号分析ブロック６１０は、スペクトル分析ブロックとして構成されてもよい。図５および図６を同時に参照して、ＳＡＡＣブロック５０５を含む中継器２１０についてさらに説明する。
【００４６】
中継器２１０の少なくとも１つの受信アンテナ２１２が、ＬＮＡ５０１による増幅のために、オーバー・ジ・エア入力信号５２０を受信する。ＬＮＡ５０１は、増幅した信号を、送信周波数からＩＦへのダウンコンバージョンのためにＲＦダウンコンバータ５０２に提供する。ＲＦダウンコンバータ５０２は、そのようなＩＦの増幅信号を、アナログ入力として、デジタル信号への変換のためにＡＤＣ５０３に提供する。ＤＤＣ５０４は、そのようなデジタル信号をベースバンドに変換するためにＡＤＣ５０３に結合されてもよい。ＡＤＣ５０３から直接、またはＤＤＣ５０４から、受信されたオーバー・ジ・エア入力信号５２０のデジタルバージョンであるデジタル信号５１０が、入力としてＳＡＡＣブロック５０５に提供されてもよい。
【００４７】
信号分析ブロック６１０は、デジタル信号５１０を受信するために結合されてもよい。信号分析ブロック６１０は、デジタル信号５１０に関する、たとえばスペクトル情報または他の信号情報といった信号情報を提供するために結合されてもよい。スペクトル分析ブロック６１０は、分解された信号５１１を、スペクトル情報出力６１１とは別個の出力として提供するように構成されてもよい。
【００４８】
分解された信号５１１は、デジタル信号５１０のチャネルごとの分解であってもよい。分解された信号５１１を入力としてＤＵＣ５２１に提供し、そこからデジタル信号５１０を再構築または再構成して、そのような再構築されたデジタル信号をアップコンバートしてもよく、すなわち、分解された信号５１１からデジタル信号５１０のＩＦバージョンを提供してもよく、それは再構築された信号５４０である。これは、スペクトル分析ブロック６１０がデジタル信号５１０に対してある程度の破壊試験を行なうと推定する。しかしながら、別の構成では、デジタル信号５１０のために平行な信号経路を使用して非破壊実現化例を提供してもよい。
【００４９】
分類ブロック６２０は、信号分析ブロック６１０から信号情報出力６１１を受信するように結合されてもよい。分類ブロック６２０は、信号情報出力６１１から提供された信号情報を使用してデジタル信号５１０を分類するように構成されてもよい。そのような分類は、デジタル信号５１０が一群の波形タイプのうちの１つの波形タイプであることに関するものであってもよい。一群の波形タイプは、直交周波数分割多重化信号、スペクトル拡散信号、周波数ホッピング帯域信号、静的狭帯域信号、およびそれらの組合せからなっていてもよい。
【００５０】
信号分析ブロック６１０が提供するように構成され得る信号情報の例は、分類に使用され得るスペクトルの使用に関連付けられた特定の区別的特徴の中でも特に、デジタル信号５１０の帯域の占有情報、デジタル信号５１０の中心周波数、デジタル信号５１０の帯域幅、デジタル信号５１０の搬送周波数、および／またはデジタル信号５１０のチャネル間隔を含んでいてもよい。占有情報はたとえば、２つ以上のサブバンドが帯域に存在するかどうかを示す、そのような帯域の占有統計を含んでいてもよい。
【００５１】
分類ブロック６２０は、信号情報から波形のパターンまたは構造を検出するように構成されてもよい。たとえば、分類ブロック６２０は、周期定常性のまたは周期定常性ベースの分類情報を生成するように構成されてもよく、そのような周期定常性ベースの分類情報は、それに提供される信号情報を使用して生成された、周期自己相関関数（cyclic autocorrelation function：ＣＡＦ）、周期周波数、および／またはシンボルタイミング再生情報を含んでいてもよい。それに沿って、分類ブロック６２０は、周期定常性の動作を行なうように構成されてもよい。波形分類における追加の詳細は、ＬＴＥ  ＯＦＤＭ信号の分類についての「モバイルＷｉＭＡＸおよびＬＴＥ  ＯＦＤＭ信号の２次周期定常性、ならびにコグニティブ無線システムにおけるスペクトル認識への応用」（Second-order cyclostationary of mobile WiMAX and LTE OFDM signals and application to spectrum awareness in cognitive radio systems）、Ａ．アル−ハバシュナ（Al-Habashna）、Ｏ．Ａ．ドブレ（Dobre）、Ｒ．ベンカテサン（Venkatesan）およびＤ．Ｃ．ポペスク（Popescu）、IEEE J. of Selected topics in signal processing、第６巻、第１号、２０１２年２月、第２６〜４２頁に見出され得る。行なわれ得る他の動作は、「より低いＳＮＲでの２次４次モーメントチップに基づいたＷＣＤＭＡ信号の検出方法」（A detection method of WCDMA signal based on quadratic fourth-order moment chip at lower SNR）、Ｐ．ジュンジェ（Junjie）およびＺ．ズィジン（Zhijin）、無線通信、ネットワーキングおよびモバイルコンピューティング（Wireless Communications, Networking and Mobile Computing）、２００９年、WiCom ’０９などにおいて、ＣＤＭＡ信号を識別し分類するためのものであってもよい。さまざまなオーバー・ジ・エアプロトコル用の多くのタイプの波形があるため、起こり得るあらゆる波形動作の完全なリストについては、限定することなく明確にするために、ここでは不必要なまで詳細には説明しない。
【００５２】
分類ブロック６２０は、判断された波形タイプに対応するパラメトリック入力の選択のための、オプションのルックアップテーブル（look-up table：ＬＵＴ）６２２を含んでいてもよい。それに沿って、分類ブロック６２０は、それに提供された信号情報に応答して分類情報を生成し、ＬＵＴ６２２に格納されたパラメトリック情報を選択してもよい。オプションで、ＬＵＴまたは他のストレージが使用されてもよく、ＣＦＲブロック５２２および／またはＤＰＤブロック５２４に分散されてもよい。そのようなオプションの構成では、分類ブロック６２０によって生成された分類情報は、サイドバンド情報として、ＣＦＲブロック５２２および／またはＤＰＤブロック５２４に、それらのブロックの各々におけるＬＵＴでのそれぞれのルックアップのために提供されてもよい。しかしながら、明確にするために、ＬＵＴ６２２が分類ブロック６２０に含まれると仮定する。
【００５３】
前述のように、ＣＦＲブロック５２２はＤＵＣ５２１に結合され、そこから、再構築された信号５４０を受信してもよい。再構築された信号５４０は加えて、入力としてＤＰＤプロセッサ５２３に提供されてもよい。ＤＰＤブロック５２４はＣＦＲブロック５２２に結合され、そこから、再構築された信号５４０の波高率低減バージョン、すなわち波高率低減信号５４１を受信してもよい。ＤＰＤブロック５２４は、ＣＦＲ信号５４１をデジタルプリディストーションし、デジタルプリディストーション信号５４２を入力としてＤＡＣ５２５に提供するように構成されてもよい。ＤＡＣ５２５はデジタルプリディストーション信号５４２を、ＲＦアップコンバータ５２７への入力のためにアナログ信号に変換してもよく、ＲＦアップコンバータ５２７はそのようなアナログ信号を、ＰＡ５３０への入力のためにＩＦから送信周波数にアップコンバートしてもよい。ＰＡ５３０は、中継器２１０による処理後のオーバー・ジ・エア入力信号５２０の再送信のために、図２の１つ以上のアンテナ２１１に結合される送信予定信号５４３を出力してもよい。そのような処理は、そのような再送信のためにオーバー・ジ・エア入力信号５２０の元々のバージョンの高品質再生を提供するために、波形タイプに対応するパラメトリック入力を提供することによって強化されてもよい。
【００５４】
そのような送信予定信号５４３は、１つ以上の送信アンテナ２１１を介した送信のために送信機端（明確にするために図示せず）に提供されてもよく、また、送信周波数からＩＦ周波数へのダウンコンバージョンのために中継器２１０のフィードバック経路に沿ってＲＦダウンコンバータ５３１に提供されてもよい。ＲＦダウンコンバータ５３１の出力は、アナログ信号からデジタル信号への変換のためにＡＤＣ５２８に提供されてもよい。ＡＤＣ５２８の出力はＤＤＣ５２６に提供され、ＡＤＣ５２８から出力されたそのようなデジタル信号をＩＦからベースバンドに変換してもよい。ＤＤＣ５２６から出力されたそのようなベースバンドデジタル信号は、入力としてＤＰＤプロセッサ５２３に提供されてもよく、ＤＰＤプロセッサ５２３は同様に、再構成された信号５４０を受信するために結合されてもよい。ＤＰＤプロセッサ５２３の出力は、別の入力としてＤＰＤブロック５２４に提供されてもよい。ＤＰＤプロセッサ５２３は、ＰＡ５３０の出力への適合のためのフィードバックループのためのものであってもよい。
【００５５】
分類ブロック６２０はＣＦＲブロック５２２に結合され、それに、パラメトリック入力信号５１２を介してＣＦＲパラメトリック入力を提供してもよい。そのようなＣＦＲパラメトリック入力は、対応する波形タイプと関連付けてＬＵＴ６２２に格納されたＣＦＲパラメータを含んでいてもよい。オプションで、別の実現化例では、ＬＵＴ６２２は、以下により詳細に説明されるように、ＣＦＲブロック５２２のＬＵＴ５８１およびＤＰＤブロック５２４のＬＵＴ５８２として効果的に分散されてもよい。さらに、オプションで、ＳＡＡＣブロック５０５は、ブロック５２２および５２４のいずれかまたは双方のためのパラメトリック入力を生成するために分類ブロック６２０によって生成された分類情報を受信するために結合された、プロセッサベースのハードウェアアクセラレータ５８３を含んでいてもよい。しかしながら、限定することなく明確にするために、ＬＵＴ６２２が使用されると仮定する。
【００５６】
分類ブロック６２０によって生成された分類情報は、識別された波形タイプのためのそのようなＣＦＲパラメトリック入力を選択するために使用されてもよい。波形タイプに従って変わり得るＣＦＲパラメトリック入力の例は、ＣＦＲパラメータの中でも特に、クリッピングしきい値および／または１組のフィルター係数を含んでいてもよい。
【００５７】
オプションで、または追加で、分類ブロック６２０はＤＰＤブロック５２４に結合され、それに、パラメトリック入力信号５１３を介してＤＰＤパラメトリック入力を提供してもよい。そのようなＤＰＤパラメトリック入力は、対応する波形タイプと関連付けてＬＵＴ６２２に格納されたＤＰＤパラメータを含んでいてもよい。ＣＦＲパラメトリック入力およびＤＰＤパラメトリック入力はオプションで、同じ波形タイプのためにともに格納されてもよい。分類ブロック６２０によって生成された分類情報は、識別された波形タイプのためのそのようなＤＰＤパラメトリック入力を選択するために使用されてもよい。波形タイプに従って変わり得るＤＰＤパラメトリック入力の例は、ＤＰＤパラメータの中でも特に、１組のフィルター係数、および／またはＩ変更値およびＱ変更値を含んでいてもよい。
【００５８】
信号分析ブロック６１０および分類ブロック６２０は、図１のＦＰＧＡ１００のプログラマブルリソースを使用して実現されてもよい。しかしながら、他の実現化例では、ＦＰＧＡ、ＡＳＩＣ、ＡＳＳＰ、または他のタイプのＩＣのいずれの専用リソースおよび／またはプログラマブルリソースが使用されてもよい。しかしながら、限定することなく明確にするために、ＦＰＧＡ実現化例が使用されると仮定する。
【００５９】
オプションで、分類ブロック６２０は、より動的に適合性のあるシステムを提供するために、分類ブロック６２０を介して提供された構成情報に応答して、ＣＦＲパラメトリック入力であれ、および／またはＤＰＤパラメトリック入力であれ、パラメトリック入力を生成するように構成されたマイクロコントローラ６２１を含んでいてもよい。それに沿って、マイクロコントローラ６２１は、たとえば周期定常性ベースの情報を受信するために分類ブロック６２０に結合され、または含まれる、プロセッサベースのハードウェアアクセラレータであってもよく、そのようなプロセッサベースのハードウェアアクセラレータは、そのような周期定常性ベースの情報に応答して、波形タイプのためのパラメトリック入力を生成するように構成されてもよい。それに沿って、そのようなプロセッサベースのハードウェアアクセラレータはＣＦＲブロック５２２に結合され、それに、ＣＦＲパラメータを有するＣＦＲパラメトリック入力信号５１２を提供してもよく、またはオプションで、ＣＦＲブロック５２２によるＣＦＲパラメータの選択のためのＣＦＲ情報が、ＣＦＲパラメトリック入力信号５１２を介して提供されてもよい。同様に、そのようなプロセッサベースのハードウェアアクセラレータはＤＰＤブロック５２４に結合され、それに、ＤＰＤパラメータを有するＤＰＤパラメトリック入力信号５１３を提供してもよく、またはオプションで、ＤＰＤブロック５２４によるＤＰＤパラメータの選択のためのＤＰＤ情報が、ＤＰＤパラメトリック入力信号５１３を介して提供されてもよい。
【００６０】
図７は、図５の中継器２１０のための例示的な信号処理フロー７００を示すフロー図である。図５〜７を同時に参照して、信号処理フロー７００についてさらに説明する。
【００６１】
７０１で、入力信号が中継器２１０によって受信される。中継器２１０は、ＳＡＡＣブロック５０５に結合された入力処理チェーン５５５を含んでいてもよく、ＳＡＡＣブロック５０５は、信号分析ブロック６１０と、分類ブロック６２０とを含んでいてもよい。
【００６２】
７０２で、７０１で受信されたそのような入力信号は、入力処理チェーン５５５によってデジタル信号５１０に変換されてもよい。７０３で、信号分析ブロック６１０はそのようなデジタル信号５１０を受信する。７０４で、デジタル信号５１０に関する信号情報が、信号分析ブロック６１０から分類ブロック６２０に提供されてもよい。７０５で、一群の波形タイプから選択された１つの波形タイプであるとして提供される信号情報を使用してデジタル信号５１０を分類するために、分類ブロックで分類情報が生成されてもよい。
【００６３】
７０６で、デジタル信号５１０の分解された信号５１１が、信号分析ブロック６１０から中継器２１０のデジタルアップコンバータ５２１に提供されてもよい。７０７で、再構築された信号５４０を提供するために、分解された信号５１１がデジタルアップコンバータ５２１で再構成されてもよい。７０８で、再構築された信号５４０の波高率低減バージョン、すなわち波高率低減信号５４１を提供するために、再構築された信号５４０が中継器２１０のＣＦＲブロック５２２で波高率低減されてもよい。７０９で、デジタルプリディストーション信号５４２を提供するために、波高率低減信号５４１が中継器２１０のＤＰＤブロック５２４で歪められてもよい。
【００６４】
オプションで、７１０で、７０１で受信され、または他の態様で取得された入力信号について識別された波形タイプのための波高率低減パラメトリック入力を選択するために、７０５で分類ブロック６２０によって生成された分類情報の第１の部分が、ＣＦＲブロック５２２に提供されてもよい。それに沿って、ＣＦＲブロック５２２はオプションで、波高率低減信号５４１の品質を高めるために、そのような波形タイプのための、ＣＦＲブロック５２２をパラメータ化するためのパラメトリック入力が格納されたＬＵＴ５８１を含んでいてもよい。そのようなパラメトリック入力は、ＬＵＴ５８１に格納されるような対応する波形タイプに関連付けられてもよい。
【００６５】
オプションで、７１１で、識別されたそのような波形タイプのためのデジタルプリディストーションパラメトリック入力を選択するために、７０５で分類ブロック６２０によって生成された分類情報の第２の部分が、ＤＰＤブロック５２４に提供されてもよい。それに沿って、ＤＰＤブロック５２４はオプションで、デジタルプリディストーション信号５４２の品質を高めるために、そのような波形タイプのための、ＤＰＤブロック５２４をパラメータ化するためのパラメトリック入力が格納されたＬＵＴ５８２を含んでいてもよい。そのようなパラメトリック入力は、ＬＵＴ５８２に格納されるような対応する波形タイプに関連付けられてもよい。
【００６６】
ＣＦＲブロック５２２およびＤＰＤブロック５２４にそれぞれ提供される、そのようなパラメトリック入力は、そのようなブロックからそれぞれ出力される信号５４０および５４１の品質を特に高めるために、受信された入力信号の識別された波形タイプのためにそのようなブロックをパラメータ化するためのものであってもよい。より一般的には、そのようなパラメトリック入力の１つ以上は、そのような入力信号の元々のバージョンのより正確な複製の再送信によって、中継器２１０による再送信の品質全体を高め得る。
【００６７】
図８は、図５の中継器２１０のための別の例示的な信号処理フロー８００を示すフロー図である。図５、図６、および図８を同時に参照して、信号処理フロー８００についてさらに説明する。７０１〜７０９での動作は、図７を参照して前述したものと同じであるため、そのような特徴は繰り返さない。
【００６８】
８１０で、７０５で分類ブロック６２０によって生成された分類情報は、中継器２１０のオプションのプロセッサベースのハードウェアアクセラレータ５８３に提供されてもよく、オプションのプロセッサベースのハードウェアアクセラレータ５８３はＳＡＡＣ５０５の一部であってもよい。８１１で、そのようなプロセッサベースのハードウェアアクセラレータ５８３に提供された分類情報に応答して、プロセッサベースのハードウェアアクセラレータ５８３で、波形タイプのためのパラメトリック入力が生成されてもよい。８１２で、そのようなパラメトリック入力の少なくとも一部が、波高率低減情報として、プロセッサベースのハードウェアアクセラレータ５８３からＣＦＲブロック５２２に提供されてもよい。８１３で、そのようなパラメトリック入力の別の少なくとも一部が、デジタルプリディストーション情報として、プロセッサベースのハードウェアアクセラレータ５８３からＤＰＤブロック５２４に提供されてもよい。
【００６９】
ここでも、ＣＦＲブロック５２２およびＤＰＤブロック５２４に提供される、そのようなパラメトリック入力は、そのようなブロックからそれぞれ出力される信号５４０および５４１の品質を特に高めるために、受信された入力信号の識別された波形タイプのためにそのようなブロックをパラメータ化するためのものであってもよい。しかしながら、より一般的には、そのようなパラメトリック入力の１つ以上は、そのような入力信号の元々のバージョンのより正しい複製の再送信によって、中継器２１０による再送信の品質全体を高め得る。ＣＦＲブロック５２２およびＤＰＤブロック５２４にそれぞれ提供される、そのようなパラメトリック入力は、そのようなブロックからそれぞれ出力される信号５４０および５４１の品質を特に高めるために、受信された入力信号の識別された波形タイプのためにそのようなブロックをパラメータ化するためのものであってもよい。より一般的には、そのようなパラメトリック入力の１つ以上は、そのような入力信号の元々のバージョンのより正確な複製の再送信によって、中継器２１０による再送信の品質全体を高め得る。
【００７０】
前述の事項は例示的な装置および／または方法を説明しているが、ここに説明された１つ以上の局面に従った他のおよびさらなる例が、請求項およびそれらの均等物によって定められ得るその範囲から逸脱することなく考案され得る。ステップを列挙する請求項は、ステップのいかなる順序も暗示しない。商標は、それらのそれぞれの所有者の所有物である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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