(57)【特許請求の範囲】
【請求項１】
基板上にトランジスタ、回路素子及び複数のコンタクトパッドのそれぞれの下層配線を互いに独立に形成する工程と、
前記下層配線が形成された前記基板上の全面に第１の給電層を形成する工程と、
前記第１の給電層をパターニングして、前記トランジスタの各端子を前記回路素子から独立させつつそれぞれ別々の前記コンタクトパッドに接続するテストパターンを形成する工程と、
前記コンタクトパッドと前記テストパターンを用いて前記トランジスタ単体に対してテストを行う工程と、
前記テストの後に前記トランジスタと前記回路素子を接続して回路を形成する工程と、
前記テストの前に前記第１の給電層上にめっき配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
基板上にトランジスタ、回路素子及び複数のコンタクトパッドのそれぞれの下層配線を互いに独立に形成する工程と、
前記下層配線が形成された前記基板上の全面に第１の給電層を形成する工程と、
前記第１の給電層をパターニングして、前記トランジスタの各端子を前記回路素子から独立させつつそれぞれ別々の前記コンタクトパッドに接続するテストパターンを形成する工程と、
前記コンタクトパッドと前記テストパターンを用いて前記トランジスタ単体に対してテストを行う工程と、
前記テストの後に前記トランジスタと前記回路素子を接続して回路を形成する工程と、  前記テストの後に前記基板上の全面に第２の給電層を形成する工程と、
前記第２の給電層上にめっき配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記テストパターンにより前記回路素子を前記トランジスタとは別の前記コンタクトパッドに接続し、前記コンタクトパッドと前記テストパターンを用いて前記回路素子単体に対してテストを行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記テストの後に前記テストパターンを除去する工程を更に備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記下層配線を前記テストパターン内に介在させることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記テストの後の前記回路を形成するためのマスク又はプロセス条件を前記テストの結果に基づいて変更して前記回路の回路パラメータを最適化することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の不良を検出するテストとして、ウェハプロセスが完了した後に、ウェハ状態の半導体装置に対してプローブを接触させ、バイアスを印加して電気特性を評価していた（例えば、特許文献１，２参照）。その際にプローブとバンプ等のウェハ表面の構造物が接触するのを防ぐため、テスト用のコンタクトパットを用意し、それをバンプと電気的に接続してテストを行う場合もあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３２７９２９４号公報
【特許文献２】特開平０２−１８１４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の不良検出方法では、製造した半導体装置のテストを行うためには、早くとも配線層を全て形成するまで待たなくてはならなかった。しかし、近年の半導体装置は高集積化の進行により配線層が多層化されているため、全配線層を形成した後に不良が判明した場合の時間的、製造コスト的損失は大きい。さらに、完成した半導体装置に対してテストを行う場合、回路構成によっては重要なパラメータがテストできない場合や、テスト条件に制約ができる場合があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は半導体装置の配線層を全て形成する前にテストを実施でき、半導体装置の回路構成によらずトランジスタ単体に対してテストを行うことができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、基板上にトランジスタ、回路素子及び複数のコンタクトパッドのそれぞれの下層配線を互いに独立に形成する工程と、前記下層配線が形成された前記基板上の全面に第１の給電層を形成する工程と、前記第１の給電層をパターニングして、前記トランジスタの各端子を前記回路素子から独立させつつそれぞれ別々の前記コンタクトパッドに接続するテストパターンを形成する工程と、前記コンタクトパッドと前記テストパターンを用いて前記トランジスタ単体に対してテストを行う工程と、前記テストの後に前記トランジスタと前記回路素子を接続して回路を形成する工程と、前記テストの前に前記第１の給電層上にめっき配線を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明では、第１の給電層をパターニングしてトランジスタの各端子を回路素子から独立させつつそれぞれ別々のコンタクトパッドに接続するテストパターンを形成し、コンタクトパッドとテストパターンを用いてトランジスタ単体に対してテストを行う。これにより、半導体装置の配線層を全て形成する前にテストを実施でき、半導体装置の回路構成によらずトランジスタ単体に対してテストを行うことができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図７】本発明の実施の形態２に係る半導体装置の製造方法を示す平面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を示す平面図である。
【図９】本発明の実施の形態３に係る半導体装置の製造方法を示す平面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１〜６は、本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。
【００１１】
本実施の形態では、まず、図１に示すように、基板１上に、ゲート２ｇ、ドレイン２ｄ及びソース２ｓを持つトランジスタ２、ゲート３ｇ、ドレイン３ｄ及びソース３ｓを持つトランジスタ３、ＭＩＭキャパシタ４，５（回路素子）、コンタクトパッド６ａ〜６ｆ、及び配線７〜１３のそれぞれの蒸着配線（下層配線）を互いに独立に形成する。トランジスタ２のゲート２ｇとドレイン２ｄはそれぞれ配線８，９に接続されている。トランジスタ３のゲート３ｇとドレイン３ｄはそれぞれ配線１２，１３に接続されている。次に、図２に示すように、下層配線が形成された基板１上の全面に、めっき配線形成のための第１の給電層１４を形成する。
【００１２】
次に、図３に示すように、テストの前に第１の給電層１４上にめっき配線１５〜２４を形成する。具体的には、めっき配線１５はコンタクトパッド６ａの蒸着配線上に形成される。めっき配線１６は配線７と配線８を接続する。めっき配線１７はコンタクトパッド６ｂの蒸着配線上に形成され、トランジスタ２のソース２ｓとコンタクトパッド６ｂを接続する。めっき配線１８はコンタクトパッド６ｃの蒸着配線上に形成される。めっき配線１９は配線９と配線１０を接続する。めっき配線２０はコンタクトパッド６ｄの蒸着配線上に形成される。めっき配線２１は配線１１と配線１２を接続する。めっき配線２２はコンタクトパッド６ｅの蒸着配線上に形成され、トランジスタ３のソース３ｓとコンタクトパッド６ｅを接続する。めっき配線２３は配線１３に接続される。めっき配線２４はコンタクトパッド６ｆの蒸着配線上に形成される。
【００１３】
次に、図４に示すように、第１の給電層１４をパターニングして、トランジスタ２，３の各端子をＭＩＭキャパシタ４，５から独立させつつそれぞれ別々のコンタクトパッドに接続するテストパターン２５〜２８を形成する。具体的には、テストパターン２５はトランジスタ２のゲート２ｇに接続された配線７をコンタクトパッド６ａに接続する。テストパターン２６はトランジスタ２のドレイン２ｄに接続された配線９をコンタクトパッド６ｃに接続する。テストパターン２７はトランジスタ３のゲート３ｇに接続された配線１１をコンタクトパッド６ｄに接続する。テストパターン２８はトランジスタ３のドレイン３ｄに接続された配線１３及びめっき配線２３をコンタクトパッド６ｆに接続する。
【００１４】
次に、コンタクトパッド６ａ，６ｂ，６ｃとテストパターン２５，２６を用いてトランジスタ２単体に対してテストを行う。同様に、コンタクトパッド６ｄ，６ｅ，６ｆとテストパターン２７，２８を用いてトランジスタ３単体に対してテストを行う。
【００１５】
次に、図５に示すように、テストの後にイオンミリング等の加工を行ってテストパターン２５〜２８を除去する。次に、図６に示すように、二層目以降のめっき配線２９〜３３を形成する。具体的には、めっき配線２９はコンタクトパッド６ａとＭＩＭキャパシタ４の電極４ａを接続する。めっき配線３０はＭＩＭキャパシタ４の電極４ｂと配線７を接続する。めっき配線３１は配線１０と配線１１を接続する。めっき配線３２はめっき配線２３とＭＩＭキャパシタ５の電極５ａを接続する。めっき配線３３はＭＩＭキャパシタ５の電極５ｂとコンタクトパッド６ｆを接続する。これにより、トランジスタ２，３とＭＩＭキャパシタ４，５を接続して回路を形成する。この回路ではコンタクトパッド６ａからＲＦ信号が入力され、コンタクトパッド６ｆからＲＦ信号が出力される。
【００１６】
以上説明したように、本実施の形態では１層目のめっき配線１５〜２４を形成した直後にテストを実施する。従って、半導体装置の配線層を全て形成する前にテストを実施できるため、ウェハプロセス中の早期段階でテストを実施してウェハレベルでの合否判定を行うことで時間的、コスト的損失を未然に防ぐことができる。また、チップレベルでの合否判定を行うことで歩留まりの予測が可能となり、生産計画の立案に貢献できる。さらに、完成済みの半導体装置全体に対してテストを実施する場合とは異なり、半導体装置の回路構成によらずトランジスタ２，３単体に対してテストを行うことができる。これにより、回路形成後では確認することができないパラメータの測定や、半導体装置を構成するトランジスタの特性確認や動作不良に対するスクリーニングテスト等を実施することができる。
【００１７】
また、テストの後にイオンミリング等により第１の給電層１４を加工してテストパターン２５〜２８を除去する。これにより、テストパターン２５〜２８が完成後の半導体装置のＲＦ特性等へ影響を与えるのを防ぐことができる。
【００１８】
実施の形態２．
図７，８は、本発明の実施の形態２に係る半導体装置の製造方法を示す平面図である。本実施の形態では、まず、実施の形態１と同様に、図１に示すように蒸着配線を形成し、図２に示すように基板１上の全面に第１の給電層１４を形成する。
【００１９】
次に、図７に示すように、めっき配線を形成する前に第１の給電層１４をパターニングして、トランジスタ２，３の各端子をＭＩＭキャパシタ４，５から独立させつつそれぞれ別々のコンタクトパッドに接続するテストパターン３４〜３９を形成する。具体的には、テストパターン３４はトランジスタ２のゲート２ｇに接続された配線８をコンタクトパッド６ａに接続する。テストパターン３５はトランジスタ２のソース２ｓとコンタクトパッド６ｂを接続する。テストパターン３６はトランジスタ２のドレイン２ｄに接続された配線９をコンタクトパッド６ｃに接続する。テストパターン３７はトランジスタ３のゲート３ｇに接続された配線１２をコンタクトパッド６ｄに接続する。テストパターン３８はトランジスタ３のソース３ｓとコンタクトパッド６ｅを接続する。テストパターン３９はトランジスタ３のドレイン３ｄに接続された配線１３をコンタクトパッド６ｆに接続する。
【００２０】
次に、コンタクトパッド６ａ，６ｂ，６ｃとテストパターン３４〜３６を用いてトランジスタ２単体に対してテストを行う。同様に、コンタクトパッド６ｄ，６ｅ，６ｆとテストパターン３７〜３９を用いてトランジスタ３単体に対してテストを行う。
【００２１】
次に、図８に示すように、テストの後に基板１上の全面にめっき配線形成のための第２の給電層４０を形成する。そして、実施の形態１の図３と同様に、第２の給電層４０上にめっき配線１５〜２４を形成する。
【００２２】
次に、露出した第２の給電層４０とテストパターン３４〜３９をイオンミリング等により除去する。次に、実施の形態１の図６と同様に、二層目以降のめっき配線２９〜３３を形成し、トランジスタ２，３とＭＩＭキャパシタ４，５を接続して回路を形成する。
【００２３】
以上説明したように、本実施の形態ではめっき層を形成する前にテストを実施するため、実施の形態１と同様の効果を得ることができる。さらに、テストパターン３４〜３９を全て第１の給電層１４で形成することで、パターンレイアウトの自由度が向上する。
【００２４】
実施の形態３．
図９は、本発明の実施の形態３に係る半導体装置の製造方法を示す平面図である。本実施の形態では、まず、実施の形態１の図１の工程に加えて、基板１上にコンタクトパッド４１〜４４を互いに独立に形成する。次に、実施の形態１の図２，３と同様の工程を行う。
【００２５】
次に、図９に示すように、第１の給電層１４をパターニングして、実施の形態１の図４と同様にテストパターン２５〜２８を形成し、かつテストパターン４５〜４８も形成する。テストパターン４５〜４８はそれぞれＭＩＭキャパシタ４の電極４ａ、電極４ｂ、ＭＩＭキャパシタ５の電極５ａ、電極５ｂをそれぞれトランジスタ２，３とは別のコンタクトパッド４１〜４４に接続する。
【００２６】
次に、コンタクトパッド４１，４２とテストパターン４５，４６を用いてＭＩＭキャパシタ４単体に対してテストを行う。同様に、コンタクトパッド４３，４４とテストパターン４７，４８を用いてＭＩＭキャパシタ５単体に対してテストを行う。これにより、ＭＩＭキャパシタ４，５単体に対してもテストを行うことができる。その他の工程及び効果は実施の形態１と同様である。また、実施の形態２の製造工程に本実施の形態の製造工程を組み合わせてＭＩＭキャパシタ４，５単体に対してテストを行ってもよい。
【００２７】
なお、実施の形態１〜３において、回路素子としてＭＩＭキャパシタ４，５を例にして説明したが、これに限らず抵抗やインダクタなどの他の回路素子を用いても同様の効果を得ることができる。
【００２８】
また、めっき配線より下にある蒸着配線（下層配線）をテストパターン内に介在させてもよい。これにより、テストパターンの交差が可能となり、テストパターンを作成する際のレイアウトの自由度が向上する。
【００２９】
また、テストの後の回路を形成するためのマスク又はプロセス条件をテストの結果に基づいて変更して、回路の回路パラメータを最適化してもよい。回路パラメータは例えばインダクタのインダクタンス値やキャパシタのキャパシタンス値、バイアス回路の構成、抵抗値等である。具体的には、レーザートリミング等による抵抗値の変更だけでなく、テスト工程以降のマスク変更による回路構成の最適化やプロセス条件の変更によるメタル厚等の変更も行う。これにより、歩留まりの向上によるコスト的損失が低減できる。
【符号の説明】
【００３０】
１  基板、２，３  トランジスタ、４，５  キャパシタ（回路素子）、６ａ〜６ｆ，４１〜４４  コンタクトパッド、１４  第１の給電層、２５〜２８，３４〜３９，４５〜４８  テストパターン、４０  第２の給電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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