(57)【特許請求の範囲】
【請求項１】
容量性微細加工超音波トランスデューサ（ＣＭＵＴ）セルを含むＣＭＵＴデバイスであって、
前記ＣＭＵＴセルが、
頂部側と底部側とを含む基板と、
前記基板の頂部側の上の誘電体層であって、第１の領域と、前記第１の領域により横方向に囲まれて前記第１の領域よりも薄い第２の領域とを含み、前記第１及び第２の領域がキャビティを定める、前記誘電体層と、
前記誘電体層の第１の領域上に直接に接合され、前記誘電体層の第２の領域の上で前記キャビティを取り囲む薄膜層であって、前記キャビティ内に可動薄膜を含む、前記薄膜層と、
前記基板と前記誘電体層と前記薄膜層とに入り込み、前記可動薄膜から横方向に離れて位置する基板貫通ビア（ＴＳＶ）であって、前記薄膜層と共面になるように、前記基板の底部側から延在する導電性充填材を含む、前記基板貫通ビア（ＴＳＶ）と、
前記基板の頂部側の上で前記導電性充填材に接する金属層であって、前記薄膜層に沿って横方向に延び、前記可動薄膜に接する、前記金属層と、
を含む、デバイス。
【請求項２】
請求項１に記載のＣＭＵＴデバイスであって、
前記金属層の上の誘電性パッシベーション層を更に含む、デバイス。
【請求項３】
請求項１に記載のＣＭＵＴデバイスであって、
第２のＣＭＵＴセルと、
前記基板の底部側の下の前記第１のＣＭＵＴセルの前記導電性充填材に接して前記第１のＣＭＵＴセルを前記第２のＣＭＵＴセルに接続する第２の金属層と、
を更に含む、デバイス。
【請求項４】
請求項１に記載のＣＭＵＴデバイスであって、
前記薄膜層が単結晶シリコン材料を含む、デバイス。
【請求項５】
請求項１に記載のＣＭＵＴデバイスであって、
前記導電性充填材が、銅を含み、前記基板の前記底部側から突出する、デバイス。
【請求項６】
請求項１に記載のＣＭＵＴデバイスであって、
前記基板が、０．１Ω−ｃｍより小さいか又はそれに等しい抵抗を有する、デバイス。
【請求項７】
請求項１に記載のＣＭＵＴデバイスであって、
前記薄膜層が前記誘電体層に真空融解ボンディングされる、デバイス。
【請求項８】
トランスデューサデバイスであって、
第１の側と第１の側の反対の第２の側とを有する基板と、
トランスデューサセルと、
を含み、
前記トランスデューサセルが、
前記基板の第１の側の上の誘電体層であって、第１の領域と、第１の領域よりも薄く、キャビティを定めるために前記第１の領域により横方向に囲まれる第２の領域とを有する、前記誘電体層と、
前記キャビティを取り囲み、前記誘電体層の第２の領域の上に可動薄膜を含む薄膜層と、
前記基板と前記誘電体層と前記薄膜層とに入り込む貫通基板ビア（ＴＳＶ）と、
を含む、デバイス。
【請求項９】
請求項８に記載のトランスデューサデバイスであって、
前記薄膜層が前記誘電体層の第１の領域上に直接に接合される、デバイス。
【請求項１０】
請求項８に記載のトランスデューサデバイスであって、
前記ＴＳＶが、前記可動薄膜に垂直に重なっていない、デバイス。
【請求項１１】
請求項８に記載のトランスデューサデバイスであって、
前記ＴＳＶが、前記薄膜層と共面になるように前記基板の第２の側から延びる導電性充填材を含む、デバイス。
【請求項１２】
請求項８に記載のトランスデューサデバイスであって、
前記基板の第１の側に隣接する前記ＴＳＶに接する金属層であって、前記薄膜層に沿って横方向に延び、前記可動薄膜に接する、前記金属層を更に含む、デバイス。
【請求項１３】
請求項８に記載のトランスデューサデバイスであって、
前記薄膜層が単結晶シリコン材料を含む、デバイス。
【請求項１４】
請求項８に記載のトランスデューサデバイスであって、
第２のトランスデューサセルと、
前記第２のトランスデューサセルを前記基板の第２の側に隣接する前記トランスデューサセルの前記ＴＳＶに接続する金属層と、
を更に含む、デバイス。
【請求項１５】
トランスデューサデバイスであって、
第１の側と前記第１の側の反対の第２の側とを有する基板と、
複数のトランスデューサセルであって、各トランスデューサセルが、
前記基板の第１の側の上の誘電体層であって、第１の領域と、前記第１の領域よりも薄く、キャビティを定めるように前記第１の領域により横方向に囲まれる第２の領域とを有する、前記誘電体層と、
前記キャビティを取り囲む薄膜層であって、前記誘電体層の第２の領域の上に可動薄膜を含む、前記薄膜層と、
前記基板と前記誘電体層と前記薄膜層とに入り込む貫通基板ビア（ＴＳＶ）であって、誘電体充填材を含む、前記ＴＳＶと、
を含む、前記複数のトランスデューサセルと、
前記基板の第２の側に隣接する少なくとも２つの前記トランスデューサセルの導電性充填材に接続する相互接続金属層と、
を含む、デバイス。
【請求項１６】
請求項１５に記載のトランスデューサデバイスであって、
前記薄膜層が前記誘電体層の第１の領域に直接に接合される、デバイス。
【請求項１７】
請求項１５に記載のトランスデューサデバイスであって、
前記ＴＳＶが、前記可動薄膜に垂直に重ならない、デバイス。
【請求項１８】
請求項１５に記載のトランスデューサデバイスであって、
前記導電性充填材が、前記薄膜層と共面となるように前記基板の第２の側から延びる、デバイス。
【請求項１９】
請求項１５に記載のトランスデューサデバイスであって、
前記基板の第１の側に隣接する前記ＴＳＶに接する相互セル金属層であって、前記薄膜層に沿って横方向に延び、前記可動薄膜に接する、前記相互セル金属層を更に含む、デバイス。
【請求項２０】
請求項１５に記載のトランスデューサデバイスであって、
前記薄膜層が単結晶シリコン材料を含む、デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施例は、容量性微細加工（micromachined）超音波トランスデューサ（ＣＵＭＴ）デバイス及びその製造のための方法に関する。
【背景技術】
【０００２】
ＣＵＭＴデバイスは、医療用途においてますます一般的になってきている。例えば、ＣＵＭＴデバイスは、医療用超音波イメージングプローブを改善するために用いられてきている。ＣＵＭＴデバイスはまた、医療において用いられる高密度焦点式超音波を提供するためにも用いられてきている。従来のＣＵＭＴデバイスは典型的にシリコン基板上（即ち、シリコンウエハ上）に直接製造される。例えば、従来のＣＵＭＴデバイスは大抵、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）製造手法を用いて製造され、この手法では、リリース層がエッチングで取り除かれて、独立した（フレキシブル）薄膜が残る。この薄膜の頂部が頂部（電極）プレートを提供するためにメタライズされ、その後、薄膜は超音波信号を送信及び受信するためトランスデューサとして用いられる。
【０００３】
従来のＣＵＭＴデバイスは、ＣＵＭＴアレイに配される複数のＣＵＭＴ要素を含むＣＵＭＴデバイスのための複数のボンドパッドなど、そのＣＵＭＴデバイスにおけるＣＵＭＴ要素の各々に対する頂部プレートへの電気的コンタクトを提供するためにボンドパッドを用いる。ボンドワイヤはボンドパッドより上に高くされるため、ボンドパッドは、パッケージングを助けるためにＣＵＭＴアレイにおけるＣＵＭＴ要素から離れて配置される。この制約は、相互接続配路ラインの必要性に起因してＣＵＭＴデバイスダイサイズを増大させるだけでなく、パッケージングプロセスを複雑にする。増大されたダイサイズ及び複雑化されたパッケージングプロセスは、いずれも、パッケージングされたＣＵＭＴダイのコストを増大させる。
【発明の概要】
【０００４】
開示される実施例は、各ＣＵＭＴセルの頂部プレートへの接続のためのボンドパッドの従来の利用に伴うＣＵＭＴデバイス問題に対する解決策を記載する。これらの問題は、実質的に設計を制約し、ＣＵＭＴ要素の２次元（２Ｄ）ＣＵＭＴアレイを含むＣＵＭＴデバイスのサイズを増大させ、それらの性能も損ねると認識されている。ボンドパッドを従来の大きな２Ｄ  ＣＵＭＴアレイの各ＣＵＭＴ要素に接続することは、ＣＵＭＴダイの頂部側の金属相互接続トレースを広範囲に利用することに関与し、それにより、ダイサイズが増大し、ＣＵＭＴ性能が低減される。多数のＣＵＭＴ要素（例えば、１０×１０アレイより多いＣＵＭＴ要素）を含むＣＵＭＴアレイでは、各要素へのコンタクトを提供するために金属相互接続トレースを利用することは概して、内部要素のために著しく複雑化され、代替の接続方式が必要とされている。このような接続方式の１つが基板貫通接続の利用である。
【０００５】
開示される実施例は、ダイ２Ｄ  ＣＵＭＴアレイの製造を促進するため、底部側デバイス（ダイ）コンタクトが、ＣＵＭＴセルの、又はダイを介する複数のＣＵＭＴセルを含むＣＵＭＴ要素の、頂部プレート（頂部電極）への接続を成すことを可能にする基板貫通ビア（ＴＳＶ）を有するＣＵＭＴデバイスを含む。複数のＣＵＭＴ要素を有するＣＵＭＴデバイスでは、頂部電極は各ＣＵＭＴ要素に対して個別であり、そのため、各要素に対して単一ＴＳＶを用いるそれぞれの要素の個別アドレス指定が可能なり、また、概して、デバイス上の全てのＣＵＭＴ要素に対し電気的に共通の底部側電極（例えば、Ｓｉ基板の固体シート）がある。他の実施例において、ＣＵＭＴデバイスは、全てのＣＵＭＴ要素に対して電気的に共通の頂部電極と、それぞれの要素の個別アドレス指定を可能にするための各要素に対して個別の底部電極とを有し得る。
【図面の簡単な説明】
【０００６】
【図１Ａ】例示の一実施例に従った、単一ＣＵＭＴセルを備えたＣＵＭＴ要素として示される例示のＣＵＭＴデバイスの上面図である。
【０００７】
【図１Ｂ】図１Ａに示す例示のＣＵＭＴデバイス／要素／セルの、図示する切断線Ａ−Ａ’に沿った断面図である。
【０００８】
【図２Ａ】例示の一実施例に従って、ＣＵＭＴデバイスを形成する例示の方法のための処理進行を示す断面図である。
【図２Ｂ】例示の一実施例に従って、ＣＵＭＴデバイスを形成する例示の方法のための処理進行を示す断面図である。
【図２Ｃ】例示の一実施例に従って、ＣＵＭＴデバイスを形成する例示の方法のための処理進行を示す断面図である。
【図２Ｄ】例示の一実施例に従って、ＣＵＭＴデバイスを形成する例示の方法のための処理進行を示す断面図である。
【図２Ｅ】例示の一実施例に従って、ＣＵＭＴデバイスを形成する例示の方法のための処理進行を示す断面図である。
【図２Ｆ】例示の一実施例に従って、ＣＵＭＴデバイスを形成する例示の方法のための処理進行を示す断面図である。
【図２Ｇ】例示の一実施例に従って、ＣＵＭＴデバイスを形成する例示の方法のための処理進行を示す断面図である。
【図２Ｈ】例示の一実施例に従って、ＣＵＭＴデバイスを形成する例示の方法のための処理進行を示す断面図である。
【０００９】
【図３】例示の一実施例に従った、各々図１Ａ及び図１Ｂに示すＣＵＭＴセルを複数含む、複数のＣＵＭＴ要素を含む例示のＣＵＭＴデバイスの上面図である。
【発明を実施するための形態】
【００１０】
容量性微細加工超音波トランスデューサ（ＣＵＭＴ）センサユニット個体は、ＣＵＭＴセンサセルである。ＣＵＭＴ要素を形成するために複数のＣＵＭＴセンサセルが（例えば、電気的に共通の可動薄膜１２０ｂを用いて）並列に接続され得る。ＣＵＭＴ要素は、任意の数（≧１）のＣＵＭＴセルを有し得る。典型的に、或る要素におけるＣＵＭＴセルが多いほど、所与の刺激に応答してその要素が生成し得る超音波出力圧力が大きい。ＣＵＭＴアレイ（デバイス／ダイ）が任意の数のＣＵＭＴ要素を有し得る。各ＣＵＭＴ要素が独立的にアドレス指定可能となるよう独立的に接続され得るように、それぞれのＣＵＭＴ要素の電極の一方（例えば、頂部）が、他のＣＵＭＴ要素の他方の電極（例えば、頂部）から電気的に絶縁され得る。本明細書に記載するように、或るＣＵＭＴ要素における各ＣＵＭＴセルのための可動薄膜１２０ｂを電気的に共通とすることで、単一ＴＳＶによるＣＵＭＴ要素における全てのセルのアドレス指定が可能となる。
【００１１】
図１Ａは、例示の一実施例に従った、単一ＣＵＭＴセル１００ａを備えたＣＵＭＴ要素として示される、例示のＣＵＭＴデバイス１００を図示する。後述の図１Ｂ及び他の図２Ａ〜図２Ｈに示す断面図のために切断線Ａ−Ａ’が提供されている。ＣＵＭＴセル１００ａは、基板貫通ビア（ＴＳＶ）１１１、及び頂部側１０２と底部側１０３とを有する単結晶材料（例えば、単結晶基板上のバルク単結晶シリコン又はシリコンエピタキシャル層）の第１の基板１０１を含む。
【００１２】
図１Ｂに示すように、頂部側１０２はその上に、厚い誘電体領域１０６と薄い誘電体領域１０７とを含んで、パターニングされた誘電体層を含む。ＴＳＶ１１１は、薄膜層１２０の頂部表面まで第１の基板１０１の全厚に延在する。ＴＳＶ１１１は、誘電体ライナー１３１により、第１の基板１０１及び薄膜層１２０から電気的に絶縁される。誘電体ライナー１３１は、厚い誘電体領域１０６の側壁上を含むＴＳＶ１１１の全長に沿って示されているが、熱的に形成される誘電体ライナー１３１（例えば、シリコン酸化物）の場合は、堆積される誘電体ライナー１３１とは対照的に、誘電体ライナー１３１は、厚い誘電体領域１０６の側壁上に成長せず、そのため厚い誘電体領域１０６の側壁上にはない。ＴＳＶ１１１は、一つの特定の実施例においてＣｕなど、ＴＳＶ充填材料１１３を含む。ＴＳＶ１１１はまた、第１の基板１０１の底部側１０３から突出する、任意選択の突出するＴＳＶティップ１１１ａを含んで図示される。
【００１３】
ＳＯＩ（silicon on insulator）基板１１５（図２Ａで示す）として示される第２の基板の薄膜層１２０は、厚い誘電体領域１０６にボンディングされ、また、図示されるＭＥＭＳキャビティ１１４の上の可動薄膜１２０ｂを提供するため第１の基板１０１の薄い誘電体領域１０７の上にある。このボンディングは、真空融解ボンディングなどの真空ボンディングを含み得る。パターニングされた頂部側金属層（例えば、ＡｌＣｕ層）１６１が、ＴＳＶ１１１の頂部の上、及び、ＴＳＶ１１１を可動薄膜１２０ｂに結合する金属層部分を含む可動薄膜１２０ｂの頂部の上にある。誘電体パッシベーション層１６８がＣＵＭＴセル１００ａの頂部の上に示されている。
【００１４】
第１の基板１０１は、単結晶シリコン、又は単結晶シリコン上のエピタキシャルシリコンを含み得る。第１の基板１０１は典型的に、０．１Ω‐ｃｍより小さいか又はそれに等しい（≦）抵抗を有し、ｐ型又はｎ型ドープされ得る。ＣＵＭＴセル１００ａは、第１の基板１０１の底部側１０３のパターニングされた金属層１６７を含んで示されており、これは、固定電極を実現するためにＣＵＭＴセル１００ａの底部側１０３の第１の電極コンタクトを提供する。上述のように、ＣＵＭＴデバイスが、各々複数のＣＵＭＴセル１００ａを含む複数のＣＵＭＴ要素を含む場合、パターニングされた金属層１６７により提供される固定電極コンタクトは、ＣＵＭＴデバイス上の全てのＣＵＭＴ要素に対する共通底部側固定電極（例えば、Ｓｉシートなどの、第１の基板１０１の固体シート）のためのものである。
【００１５】
ＴＳＶ１１１は、可動薄膜１２０ｂへの底部側接続を提供し、可動薄膜１２０ｂは、ＣＵＭＴデバイス１００のＣＵＭＴセル１００ａのための頂部プレートを提供する。上述のように、複数のＣＵＭＴ要素を有するＣＵＭＴデバイスでは、頂部電極は各ＣＵＭＴ要素に対して個別とされ得、各要素のためそれぞれのＴＳＶ１１１を用いるそれぞれの要素の個別アドレス指定を可能にする。そのため、ＣＵＭＴデバイス１００により必要とされる頂部側コンタクト又はボンドパッドはない。
【００１６】
ＣＵＭＴデバイスの厚み及び寸法は特定の用途に合うように調節され得ることを留意されたい。例えば、１８０ｋＨｚオペレーションでの空中（airborne）超音波用途のための典型的な例示の寸法は、直径が１．１２ｍｍの可動薄膜１２０ｂ、１．３２ｍｍのプレート幅のパターニングされた頂部側金属層１６１（ＣＵＭＴセル１００aの側面上の頂部側金属層１６１の１００μｍプレート重なり）、及び１４μｍの厚みの可動薄膜１２０ｂを有するＣＵＭＴセルである。
【００１７】
図２Ａ〜図２Ｈは、例示の一実施例に従って、異なる製造段階の間のＣＵＭＴデバイスを形成する例示の方法における工程を図示する。説明するＣＵＭＴデバイスは単一ＣＵＭＴセンサセルを備えた単一要素を有して形成されるが、上述のように開示されるＣＵＭＴデバイスが、複数のＣＵＭＴ要素を有するＣＵＭＴアレイを形成するように１つ又は複数のＣＵＭＴセルを各々が備えた、複数のＣＵＭＴ要素を有して形成されてもよい（後で説明する図３を参照されたい）。
【００１８】
図２Ａ〜図２Ｈは、単一ＣＵＭＴセル１００ａを備えた単一ＣＵＭＴ要素を有するＣＵＭＴデバイスを形成する例示の方法のための処理における工程を図示する。複数の開示されるＣＵＭＴ要素を含むＣＵＭＴデバイスを形成することを含み、開示されるＣＵＭＴデバイスを形成するための他の手法を本開示の範囲から逸脱することなく用いることができる。ＣＵＭＴ要素内の幾つかのＣＵＭＴセルが、所与のエリアにわたる出力圧力を増大させるためなど、所与のＣＵＭＴ要素におけるＣＵＭＴセルの可動薄膜１２０ｂを共に結合することにより並列に接続され得る。ＣＵＭＴセルを並列に接続することで、（駆動のための）インピーダンスが低減される。ＣＵＭＴ要素は、ビームステアリングを独立的に促進するために用いるため又は大きなエリアにわたる改善された空間的解像度のため、互いに電気的に絶縁され得る。また、コモンモード信号を改善するため又は製造不均整を緩和するために、差動的にＣＵＭＴ要素を駆動／感知することもできる。
【００１９】
シリコン酸化物層を含むなどの厚い誘電体領域１０６が、第１の基板１０１の頂部側１０２に提供される。第１の基板１０１は、概して、シリコンベースの基板又は他の基板を含む、任意の単結晶基板材料を含み得る。第１の基板１０１は、約０．０１Ω‐ｃｍなど、０．１Ω‐ｃｍに等しいかそれより小さい低基板抵抗を提供する。
【００２０】
一つの特定の実施例において、厚い誘電体領域１０６ａを形成するため、厚いシリコン酸化物層が、高圧酸化（ＨｉＰＯｘ）プロセスを用いて４．５μｍ〜５．５μｍの厚みまで成長される。ＨｉＰＯｘの利用は、厚い熱的酸化物層の急速な成長を促進し、また概して、ダイにわたって典型的に±１％未満の良好な厚み制御を提供する。１つの特定の例示のセットのＨｉＰＯｘプロセス条件には、最初の（virgin）第１の基板１０１（例えば、バルク単結晶シリコンウエハ）上で９．５時間の蒸気内の２５気圧の１，０００℃の温度が含まれ、フォトリソグラフィのための整合マークが後にこのプロセスにおいてエッチングされる。
【００２１】
代替として、厚い誘電体領域１０６はまた、（例えば、概して酸化に対するマスクとしてシリコン窒化物を用いてシリコンウエハ上の選択されたエリア（ここでは厚い誘電体領域１０６）に二酸化シリコンが形成される、シリコンの局所酸化（ＬＯＣＯＳ）プロセスを用いる）従来の熱的成長されたシリコン酸化物を含み得るか、又は、シリコン酸化物又は他の誘電性材料を含む堆積された誘電体層であり得る。しかし、従来の酸化を用いるＬＯＣＯＳアプローチは概して５μｍの厚みの（又は一層厚い）酸化物層を生成せず、堆積される誘電体（例えば、酸化物）フィルムは、概してダイにわたって±１％未満の厚み制御を提供しない。
【００２２】
最小の表面汚染又は粗さを確実にするために、一般に存在する基板ベンダーのレーザースクライブを用いることができ、これは後続のウエハボンディング工程の助けとなり得る。表側整合マークのマスキング及びエッチングがこれに続き得る。レジストストリップ及び事前洗浄プロセスが、厚い誘電体領域１０６のための滑らかな表面を確実にすることを助け得、厚い誘電体領域１０６は、ＳＯＩ基板１１５又は標準的なバルクシリコン基板などの第２の基板の、それに対するボンディング薄膜層１２０のためのプロセスにおいて後に用いられる。
【００２３】
第１の基板１０１（例えば、Ｓｉウエハ）上の各ＣＵＭＴアレイ／ダイに対し少なくとも１つのエッチングされた単一セルＣＵＭＴ要素を画定することをまず開始するため、第１のマスキングレベル「ＣＥＬＬＥＴＣＨ」が、厚い誘電体領域１０６（例えば、厚いシリコン酸化物層）を介する後続のエッチングをサポートするために厚いフォトレジストを用いる。厚い誘電体領域１０６がシリコン酸化物を含み且つ約５μｍ〜５．３μｍの厚みを有するときに約４．６５μｍのシリコン酸化物をエッチングするためなど、厚い誘電体領域１０６の第１の部分をエッチングするために、非重合であるプラズマエッチングを用いることができる。８０度までの側壁傾斜が概して望ましく、これは自然レジスト浸食から達成され得る。プラズマエッチングの後、厚い誘電体領域１０６の残りの部分（例えば、０．５μｍのシリコン酸化物）は、第１の基板１０１の頂部側１０２を損傷させることを避けるために、基板材料（例えば、Ｓｉ）に対してエッチング選択性を提供するウェットエッチングによって取り除かれ得る。
【００２４】
第１の基板１０１（例えば、ウエハ）の頂部側１０２の約５０％が、厚い誘電体領域１０６のエッチングの間、概して開かれ（露出され）得る。レジストはその後剥がされる（例えば、湿式ストリッププロセス）。適切な事前酸化洗浄に続いて、酸化工程において、薄い誘電体領域１０７を形成するように、薄い（例えば、０．３μｍの）ＣＵＭＴセル酸化物が成長され得る。
【００２５】
図２Ａは、ＳＯＩ基板（例えば、ＳＯＩウエハ）１１５の真空融解ボンディング後の製造過程のＣＵＭＴデバイスの断面図を示し、ＳＯＩ基板１１５は、ハンドル（例えば、ウエハ）１１６、埋め込み誘電体層１１７（概して当業界で「埋め込み酸化物層」又は「（ＢＯＸ）層」と称される）、及び薄膜層１２０（例えば、概してＳＯＩの分野において「アクティブ層」と称される）を含む。薄膜層１２０は、第１の基板１０１の厚い誘電体領域１０６にボンディングされる。
【００２６】
犠牲のハンドル１１６は、ドープされていない又は軽くドープされた（ｎ又はｐ型ドープされた）シリコンなどの任意の適切な材料から形成される、任意の適切な半導体ウエハを表し得る。同じく犠牲の埋め込み誘電体層１１７は、シリコン酸化物層などの電気的に絶縁性の（誘電体）材料の任意の適切な層であり得る。薄膜層１２０は、ドープされた単一結晶シリコンなどの基板材料の任意の適切な層を表す。特定の実施例において、ハンドル１１６は、約５〜１０Ω‐ｃｍの抵抗のシリコンウエハを含み、埋め込み誘電体層１１７は、約１．５μｍ〜２．５μｍの厚みであるシリコン酸化物層を表し、薄膜層１２０は、約５Ω‐ｃｍの抵抗のドープされたシリコンが約１４μｍ±５μｍの厚みであることを表す。セル間又は要素間の電気的相互接続の目的のため、薄膜層１２０は、その上に金属層を含み得、これは、経路に低抵抗経路を提供させる。
【００２７】
しかし、上述のように、コストを低減するためＳＯＩ基板の代替として、標準的なシリコンバルク基板材料（例えば、バルクＳｉウエハ）を含む第２の基板が、第１の基板１０１（ＣＵＭＴ基板／ウエハ）の厚い誘電体領域１０６にボンディングされ得る。この実施例において、ボンディング後、第２の基板材料は、１４μｍ±５μｍの厚みなど所望のターゲット薄膜厚みまでバックグラインド及び研磨によって薄化され得る。
【００２８】
ＣＵＭＴデバイス／ダイが複数のＣＵＭＴ要素（ＣＵＭＴアレイ）を含む実施例では、薄膜層１２０は、各ＣＵＭＴ要素における全てのＣＵＭＴセルに対し電気的に共通であり得る。各ＣＵＭＴ要素が、要素内のセルに対する複数の電気的に接続される可動薄膜１２０ｂを含む個別の／特有の頂部プレートを有し得、これらは、第１の基板１０１の底部側１０３からアクセス可能な専用ＴＳＶを介して電気的に接続され得る。各ＣＵＭＴ要素の頂部プレートの低抵抗は、可動薄膜１２０ｂ上の後続の金属堆積によって及びこれ以降に説明するようなパターニング処理工程によって提供され得る。洗浄及びプラズマ事前処理を含む適切な既知のボンディング手法を用いることができる。
【００２９】
真空融解ウエハボンディングでは、当業界で通常既知であるように、良好なウエハボンディングを確実にする属性には、典型的に３Ａ未満の表面粗さの滑らかなボンディング面が含まれる。成長された熱的酸化物及びシリコン基板は概してこの要件を満たす。ボンディング前に、表面は、典型的に１０分間、７５又は８０℃でＮＨ４ＯＨ（水酸化アンモニウム）＋Ｈ２Ｏ２（過酸化水素）＋Ｈ２Ｏ（水）の１：１：５溶液で、ＲＣＡ洗浄（ＳＣ−１、ここで、ＳＣは標準的な洗浄（Standard Clean）を表す）で処理され得る。第２のＲＣＡ洗浄工程は、薄い酸化物層及びいくらかのイオン性汚染物質を取り除くために、２５℃のＨＦ＋Ｈ２Ｏの１：５０溶液における短時間浸漬である。第３及び最後の工程のＲＣＡ洗浄（ＳＣ−２と称される）は、７５又は８０℃のＨＣｌ＋Ｈ２Ｏ２＋Ｈ２Ｏの１：１：６溶液で実施される。この処理は、金属性（イオン性）汚染物質の残ったトレースを効率的に取り除く。Ｎ２プラズマアクティベーション及びＤＩ水リンスがこれに続き得る。真空ボンディングは典型的に、８×１０５ｍｂａｒ未満の圧力で実施される。最終的な工程として、ボンディングされた表面は、４時間の１０５０℃Ｎ２アニールなど、数時間Ｎ２内でアニーリングされる。
【００３０】
ハンドル１１６はその後、約１５０μｍのポストバックグラインドターゲットまでハンドル１１６をバックグラインドすること、バックグラインド後、バックグラインド後に残ったハンドルのウェットエッチング前に、第２の４時間１０５０℃アニールを実施すること、及びその後、残ったハンドルをウェットエッチングすることによるなど、ボンディング後に取り除かれる。ハンドル１１６がシリコンを含むとき、バックグラインド後に残ったハンドルは、水酸化物（例えば、ＫＯＨ又はＴＭＡＨ）を用いるなど、埋め込み誘電体層１１７で止まる、ウェットシリコンエッチングにおいてエッチングされ得る。可動薄膜（例えば、シリコンプレート）１２０ｂをマスキング及びエッチングすることで、整合マークを再び開けるため及び後続の処理工程のための適切な整合を可能にするために、整合マークの上の薄膜層１２０が取り除かれる。薄膜層１２０はエッチングのため概して比較的厚い層である（例えば、約１４μｍの厚み）ため、Ｂｏｓｃｈエッチングが、薄膜層１２０のエッチングの間、レジスト浸食を補償し得る。当業界で既知であるように、パルスされた又は時間多重化されたエッチングとしても知られているＢｏｓｃｈプロセスは、ほぼ垂直のエッチングされた構造を得るために２つのモード／位相間で反復的に交替する。
【００３１】
図２Ｂは、マスキングレベルＭａｓｋ「ＴＳＶＨＯＬＥ」（マスク＃２）後の製造過程のＣＵＭＴデバイスを図示する。一つの特定の実施例において、ＴＳＶホール（埋め込みビア）２１９は、直径が３０μｍで１５０μｍの深さ（総深さ）である。レジスト２１７は、１．１μｍの埋め込み誘電体層１１７、及び１４μｍの薄膜層１２０、及び５．１μｍの厚い誘電体領域１０６、及び第１の基板１０１内に１３０μｍなど、提供されるスタックを介するエッチングをサポートするために充分な厚みであるべきである。その後、ＴＳＶホール２１９はエッチングされる。埋め込み誘電体層１１７（例えばシリコン酸化物）をエッチングするため及びシリコンの場合に第１の基板１０１をエッチングするためのＢｏｓｃｈエッチングに、個別のエッチングツールを用いることができる。
【００３２】
その後、レジスト２１７は剥がされ、誘電体ライナー１３１（例えば、０．５μｍの誘電体酸化物）が、埋め込みビア／ＴＳＶホール２１９内の半導体表面上に堆積されるか又は熱成長される。誘電体ライナー１３１上に形成される拡散障壁金属層が、ＴＳＶをフレーミングし、Ｃｕなどの高度に可動性の金属ＴＳＶ充填材料の場合に半導体へのＴＳＶ充填材（又はコア）材料１１３の流出（escape）から保護する。例えば、一つの特定の実施例において、０．０８７５μｍのＴａ／ＴａＮ拡散障壁金属層及び１．５μｍのＣｕシード層２３３（図２Ｃ参照）が、銅ＴＳＶ充填材料１１３の実施例のために誘電体ライナー１３１上に堆積される。代替として、シード層２３３は、例えば、チタンの上の銅を含み得る。
【００３３】
図２Ｃは、レジスト２２１を用いるマスキングレベルＭａｓｋ「ＣＵＭＯＬＤ」（マスク＃３）後の製造過程のＣＵＭＴデバイスを図示する。このマスクは、ＣＵＭＴセルの一部の上のめっきからＣｕなどの金属を排除するために用いられ得る。マスキング後ＴＳＶにレジストがないことを確実にするためにネガティブレジストが用いられ得る。可動薄膜１２０ｂ（例えば、Ｓｉプレート）が数ミクロン撓み得、また、銅充填されたＴＳＶの場合の後続のＣｕ化学機械研磨（ＣＭＰ）工程がＣＵＭＴセルの上の銅を完全には取り除かない可能性があるため、このマスクは有効である。
【００３４】
その後、充填されたＴＳＶホール２１９をＴＳＶ充填材料１１３で画定するための後続のＣＭＰで（例えば、約１５μｍのＣｕが用いられる）、ＴＳＶ充填材料１１３を電気めっきすることなどで、金属層が堆積される。レジスト２２１はその後剥がされる。図２Ｄは、埋め込みＴＳＶ１１１’の上の及びその横のシード層２３３上のＴＳＶ充填材料１１３から金属ネールヘッドが取り除かれて示されるような、ＴＳＶ充填材料１１３のＣＭＰ、及びフィールドエリアの上の埋め込み誘電体層１１７と共に誘電体ライナー１３１が除去された後の、ＴＳＶ充填材料１１３堆積（例えば、Ｃｕ）後の製造過程のＣＵＭＴデバイスの断面図を示す。アニール工程がこれに続き得る。存在する場合に全ての残りの障壁金属（例えばＣｕ＋ＴａＮ）を取り除くために、第２のＴＳＶ  ＣＭＰが用いられ得る。ＣＵＭＴセルの上の残留物を取り除くためにウェットストリップが用いられ得る。その後、誘電体ライナー１３１は埋め込み誘電体層１１７と共に取り除かれ、薄膜層１２０（例えば、Ｓｉ）上で止まる。
【００３５】
図２Ｅは、０．５μｍの厚みのＡｌＣｕ金属層など、頂部側金属層１６１の堆積後の製造過程のＣＵＭＴデバイスを図示する。頂部側金属層１６１は、薄膜層１２０プレートメタライゼーションを提供し、薄膜層１２０を埋め込みＴＳＶ１１１’の頂部側に接続する。レジスト２２３を用いるマスキングレベル「ＡＬＴＯＰ」（マスク＃４）が示されており、これにより、ＣＵＭＴ要素の上の頂部側金属層１６１（例えば、ＡｌＣｕ層）を画定するためのエッチングが可能となる。ＡＬＴＯＰ  ＣＤは、最終的なプレート寸法より小さく（例えば、１μｍ／辺小さく）され得る。可動薄膜１２０（例えば、Ｓｉプレート）をパターニングする前に頂部側金属層１６１をパターニングすることで、頂部側金属層１６１及びレジストステップカバレッジ問題両方が避けられる。頂部側金属層１６１は、レジスト２２３における開口を用いてフィールドエリアからウェットエッチングされ得る。レジスト２２３はその後剥がされる。
【００３６】
図２Ｆは、マスクレベル「ＰＬＡＴＥＳＩ」（マスク＃５）を用いるレジスト２２５のパターニング後の製造過程のＣＵＭＴデバイスを図示する。レジスト２２５は、パターニングされた頂部側金属層１６１（例えば、ＡｌＣｕ層）を完全に封止し得る。このマスクは、上述のＡｌＣｕ（ＡＬＴＯＰ）マスクより大きく（例えば、１μｍ／辺大きく）され得る。
【００３７】
その後、薄膜層１２０は、複数のＣＵＭＴ要素を有するＣＵＭＴデバイスのためにＣＵＭＴ要素を分けるため、及び図示される可動薄膜１２０ｂを形成するために、レジスト２２５を用いてエッチングされる。薄膜層１２０のエッチングは、厚い誘電体領域１０６上で止まる。側壁スカロップ（scalloping）を最小化するために、短いサイクルのＢｏｓｃｈエッチングが用いられ得る。このエッチングは、凹まないように構成されるべきである。レジスト２２５はその後剥がされ得る。
【００３８】
図２Ｇは、一つの特定の実施例において、約０．２μｍのプラズマオルトケイ酸テトラエチル（ＴＥＯＳ）由来のシリコン酸化物層、及びその後の、０．２μｍのプラズマ窒化物パッシベーション層など、誘電体パッシベーション層１６８を堆積した後の製造過程のＣＵＭＴデバイスを図示する。誘電体パッシベーション層１６８は、可動薄膜１２０ｂの側壁を覆って示されている。ＣＵＭＴ用途に応じて、一層厚いパッシベーションスタックを用いることができる。最終的な合金が、Ｎ２＋Ｈ２（形成ガス）内の４００℃などで実施され得る。
【００３９】
図２Ｈは、任意選択で、接着剤１７２を用いて一時キャリアウエハ１８０に製造過程ＣＵＭＴ基板（例えば、ウエハ）をボンディングし、第１の基板１０１の底部側１０３のＴＳＶをバックグラインドして露出させ、突出するＴＳＶティップ１１１aを形成した後の、製造過程のＣＵＭＴデバイスを図示する。バックグラインドは、埋め込みＴＳＶ近くの製造過程ＣＵＭＴ基板（例えば、ウエハ）を薄化し得、また、全ての底部側フィルムを取り除き得、一つの特定の実施例において、第１の基板１０１のための７２５μｍの厚みのＳｉ基板のうちの約５５０μｍを取り除き、約１７５μｍを残す。第１の基板１０１の底部側１０３は、約１００μｍの厚みとなるように第１の基板１０１を残して、ＴＳＶティップ１１１ａを露出するようにエッチングされ得る。ＴＳＶ１１１のための露出されたＴＳＶ充填材料１１３を有するＴＳＶティップ１１１ａを形成するために誘電体ライナー１３１及び障壁金属（存在する場合）が取り除かれるように、ＸｅＦプラズマエッチング又はウェットＳｉエッチングを用いることができる。誘電体ライナー１３１及び障壁金属のプラズマエッチングが、ＴＳＶ１１１及び１１２の側壁上に誘電体（例えば、酸化物）スペーサを概して残す。
【００４０】
その後、１つの特定の実施例においてＴｉ／Ｎｉ／Ａｇ層（例えば、１０００ÅのＴｉ＋２８００ÅのＮｉ＋１５００ÅのＡｇ）など、第１の基板の底部側１０３上に金属層が堆積される。第１の基板１０１の底部側１０３は、金属層１６７堆積前に洗浄され得る。約３００Åの事前スパッタエッチングが用いられ得る。その後、マスキングレベル「ＴＳＶＥＸＰ」（マスク＃６）が、金属層１６７のエリアを保護するために用いられ得、一方、それはＴＳＶティップ１１１aから剥がされる。第１の基板１０１の底部側１０３のパターニングされた金属層１６７を形成するためのパターニング、及びマスク６レジストのストリップの後、上述で図１Ｂに示すＣＵＭＴデバイス１００が生じる（図１ＢにはＣｕシード層２３３が示されていない）。ダイシング（シンギュレーション）に続いて、結果のＣＵＭＴダイは、制御ダイの頂部上にボンディングされるなど、パッケージングされ得る。
【００４１】
図３は、複数のＣＵＭＴ要素３０１〜３０６を含む、例示のＣＵＭＴデバイス（ダイ）３００を示す。例示の一実施例に従って、各容量性ＣＵＭＴ要素は、要素内で共に接続されるＣＵＭＴセル１００ａ〜１００ｄとして示される４つの図１Ａ及び図１ＢにおけるＣＵＭＴセル１００ａを含む。上述のように、頂部電極は、各ＣＵＭＴ要素に対して個別であり得、そのため、各要素に対して単一ＴＳＶを用いるそれぞれの要素の個別アドレス指定が可能となり、この場合、デバイス上の全てのＣＵＭＴ要素のための共通底部側電極（例えば、Ｓｉの固体シート）がある。他の実施例において、ＣＵＭＴデバイスは、各要素のための共通頂部電極、及びそれぞれの要素の個別のアドレス指定を可能にするための各要素のための個別の底部電極を有する。
【００４２】
各ＣＵＭＴ要素が４つのＣＵＭＴセル１００ａ〜１００ｄを含む、６つのＣＵＭＴ要素３０１〜３０６を有するＣＵＭＴデバイス３００が示されているが、開示されるＣＵＭＴデバイスは、各々が任意の数のＣＵＭＴセルを有する任意の数のＣＵＭＴ要素を有していてよい。ＣＵＭＴ要素３０１〜３０６は、互いに電気的に絶縁され得、（駆動のため）インピーダンスを低減するために（例えば、それらのそれぞれのＴＳＶ１１１を共通ソースに接続することにより）ダイに接して又はダイから離れて並列に接続され得、又は（感知のため）インピーダンスを増大させるために（ダイに接して又はダイから離れて）直列に接続され得る。それぞれのＣＵＭＴ要素は、コモンモード信号を差動的に改善するため又は製造不均整を緩和するために駆動／感知され得る。
【００４３】
開示されるＣＵＭＴデバイスの利点には、４程度に少ないマスクレベルを用いるフルプロセスが含まれる。他の利点には、ＣＵＭＴデバイスの頂部側の超音波伝送表面（可動薄膜１２０b）に結合するためにダイサイズを増大させ且つワイヤボンディングを必要とする従来のボンドパッドを必要とすることなく、一層小さなダイサイズが可能となることが含まれる。開示されるＣＵＭＴデバイスはまた、パッケージングオペレーションを単純化し、その結果、伝送媒体への結合が容易となり、これによりパッケージングコストが低減される。両電極がＣＵＭＴデバイスの底部側から接触されるため、開示されるＣＵＭＴデバイスはまた、制御ダイ上にＣＵＭＴダイをスタックするオプションを促進する。
【００４４】
開示される実施例は、種々の異なるデバイス及び関連する製品を形成するために種々のアッセンブリフローに統合され得る半導体ダイを形成するために用いることができる。当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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