(57)【特許請求の範囲】
【請求項１】
シフトレジスタユニットであって、前記シフトレジスタユニットは、コンデンサと、を有し、前記コンデンサの一端は本段の出力ノードに接続され、前記コンデンサの他端はプルアップノードに接続され、前記シフトレジスタユニットは、
そのドレイン電極が一つの信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第１ノードに接続され、ただし、前記一つの信号端は第１の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第１の薄膜電界効果トランジスタと、
そのドレイン電極が前記一つの信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第１ノードに接続され、ただし、前記一つの信号端は第２の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第２の薄膜電界効果トランジスタと、
そのドレイン電極が前記一つの信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第２ノードに接続され、ただし、前記一つの信号端は第３の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第３の薄膜電界効果トランジスタと、
そのドレイン電極が前記一つの信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第２ノードに接続され、ただし、前記一つの信号端は第４の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第４の薄膜電界効果トランジスタと、
前記シフトレジスタユニットがプルダウン段階にあるときに、前記第１ノードと第２ノードが交互に高電位状態になるように制御するノード電圧制御モジュールと、
をさらに有し、
前記ノード電圧制御モジュールは、第１のノード電圧制御サブモジュールと、第２のノード電圧制御サブモジュールと、を有し、
第１のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第１のクロック制御信号を受け付け、ドレイン電極が第１ノードに接続される第５の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第２ノードに接続され、ゲート電極が前記第１のクロック制御信号を受け付ける第６の薄膜電界効果トランジスタと、を有し、
第２のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第２のクロック制御信号を受け付け、ドレイン電極が第２ノードに接続される第７の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第１ノードに接続され、ゲート電極が前記第２のクロック制御信号を受け付ける第８の薄膜電界効果トランジスタと、を有し、
第２のクロック制御信号と第１のクロック制御信号の位相は反対であり、
リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第１のリセットユニットと、をさらに有し、
前記第１のリセットユニットは、
ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第９の薄膜電界効果トランジスタと、
ソース電極が第１のクロック制御信号を受け付け、ドレイン電極が第１ノードに接続され、ゲート電極が前記リセット信号を受け付ける第１０の薄膜電界効果トランジスタと、
ソース電極が第２のクロック制御信号を受け付け、ドレイン電極が第２ノードに接続され、ゲート電極が前記リセット信号を受け付ける第１１の薄膜電界効果トランジスタと、
を有し、
前記リセット信号は、一段下のシフトレジスタユニットの出力信号であるシフトレジスタユニット。
【請求項２】
前記プルアップノードが高電位であるときに、低電位信号を前記第１ノード及び第２ノードに出力する第１の関連ユニットと、をさらに有する請求項１に記載のシフトレジスタユニット。
【請求項３】
ゲート駆動装置であって、請求項１又は２に記載のシフトレジスタユニットを有するゲート駆動装置。
【請求項４】
表示装置であって、請求項３に記載のゲート駆動装置を有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ技術に関し、特にシフトレジスタユニット、ゲート駆動装置及び表示装置に関する。
【背景技術】
【０００２】
集積ゲートシフトレジスタはゲート電極パルス出力レジスタをパネル上に集積し、ＩＣを節約し、コストを低減させるものである。集積ゲートシフトレジスタの実現方法は様々であり、異なる複数のトランジスタとコンデンサを含んでもよく、よく用いられるのは１２Ｔ１Ｃ、９Ｔ１Ｃ、１３Ｔ１Ｃなどの構成である。
【０００３】
一般的には、一つのシフトレジスタは複数段のシフトレジスタユニットからなり、各段のシフトレジスタユニットは極めて短い時間内のみに一の高電位信号を出力し、その他の時間はいずれも低電位信号出力し、通常はＶＳＳ信号である。
【０００４】
前述したように、各段のシフトレジスタユニットは極めて短い時間内のみに一の高電位信号を出力し、その他の時間はいずれも低電位信号を出力し、この時間は通常９９％以上を占める。同時に、当該ＶＳＳ信号はいずれもプルダウントランジスタにより出力され、シフトレジスタユニットが低電位信号を出力することを保証する必要があるときに、プルダウントランジスタが高電位の導通の状態である必要があり、ＶＳＳ信号を利用することで電位をプルダウンする。したがって、プルダウントランジスタのゲート電極は長期的に高電位の状態であり、極めて高いデューティ比電圧を有し、しかし、このような方式はプルダウントランジスタが急速に老化し、移動度が減少し、電流が低下し、全体の回路に問題を生じさせ、よって製品の寿命に影響する。
【０００５】
以下に図１に示す従来のシフトレジスタユニットを説明する。
【０００６】
図１に示すのは、従来のシフトレジスタユニットであり、当該シフトレジスタユニットは九つの薄膜電界効果トランジスタ（「ＴＦＴ」と略称する）Ｍ０１と、Ｍ０２と、Ｍ０３と、Ｍ０４と、Ｍ０５と、Ｍ０６と、Ｍ０８と、Ｍ１３と、Ｍ１５と、Ｍ１７と、一つのコンデンサＣ１と、を有し、図１においてプルダウントランジスタはＭ０３であり、シフトレジスタユニットにおける各素子の具体的な接続関係及びシフトレジスタユニットの動作原理は以下のとおりである：
【０００７】
ＴＦＴＭ０２はクロック信号入力端により入力される信号ＣＬＫに基づき、出力端にＯＵＴＰＵＴを出力する。ＴＦＴＭ０２のソース電極はＣＬＫ信号を受け付け、そのドレイン電極はＯＵＴＰＵＴ端に接続され、ゲート電極はプルアップノードＰＵに接続される。Ｍ０１のゲート電極とソース電極はそれぞれ入力端ＩＮＰＵＴと接続され、そのドレイン電極はプルアップノードＰＵと接続される。コンデンサＣ１の一端はプルアップノードＰＵと接続され、他端は出力ノードＯＵＴＰＵＴと接続される。
【０００８】
出力端ＯＵＴＰＵＴが無効であるとき、前記プルアップノードＰＵと本段の出力ノードＯＵＴＰＵＴをプルダウンしてこれらを低電位に維持する必要がある。プルアップノードＰＵと本段の出力ノードＯＵＴＰＵＴをプルダウンする回路は、ＴＦＴＭ０３と、ＴＦＴＭ１５と、を有し、ただし、Ｍ１５はＰＵ点の電位をプルダウンし、Ｍ０３はＯＵＴＰＵＴ点の電位をプルダウンする。
【０００９】
ＴＦＴＭ０３とＴＦＴＭ１５のゲート電極はＰＤ点に接続され、ＰＤ点の電位はＴＦＴＭ０５、ＴＦＴＭ１３及びＴＦＴＭ０８により制御され、ただし、Ｍ０５とＭ１３はそれぞれＩＮＰＵＴとＰＵ点が高電位のときにＰＤ点の電位をプルダウンし、Ｍ０８はＶＤＤ信号に接続することによりＰＤ点の電位をプルアップする。
【００１０】
ＴＦＴＭ０６、ＴＦＴＭ１７からなる回路によりリセット機能を実現する。ＲＥＳＥＴ信号の出力が高電位であるときに、Ｍ１７はＰＵ点を放電し、Ｍ０６はＰＤ点を充電した後にＭ０３の導通に協力し、これにより出力ノードＯＵＴＰＵＴの電位をプルダウンする。
【００１１】
図２は図１に示すシフトレジスタユニットの動作シーケンス図を示し、その具体的な動作状況は以下のとおりである：ＶＤＤはずっと高電位であり、ｔ１の段階において、入力端ＩＮＰＵＴは高電位であり、第１のクロック信号ＣＬＫは低電位であり、このとき入力端ＩＮＰＵＴの高電位はＭ０１を導通にさせ、ＰＵ点はそのとき高電位であるため、Ｃ１が充電され、Ｍ０２が導通になる。これと同時に、ＩＮＰＵＴ信号はＭ０５を通じてＰＤ点の電位をプルダウンし、Ｍ０３はこのとき遮断の状態になる。
【００１２】
ｔ２の段階において、ＩＮＰＵＴは低電位に変わり、第１のクロック信号ＣＬＫは高電位であり、このとき、ｔ１の段階において充電されたコンデンサＣ１は、Ｃ１のブートストラップ効果の作用のもとで、プルアップノードＰＵの電圧をさらに向上させ、Ｍ０２の導通状態を維持し、ＣＬＫ信号をＭ０２を通じて出力端ＯＵＴＰＵＴに伝送する。ｔ２の段階において、ＰＵ点は終始高電位であり、Ｍ１３はオンになり、ＰＤは低電位であり、Ｍ０３とＭ１５をオフにし、出力端ＯＵＴＰＵＴは高電位信号を出力する。
【００１３】
ｔ３の段階において、ＲＥＳＥＴは高電位である。このとき、ＲＥＳＥＴはＭ１７をオンにし、ＰＵ点を放電する。同時にＭ０６もオンになり、ＶＤＤは高電位をＰＤ点に伝送し、Ｍ１５とＭ０３をオンにし、同時にＰＵとＯＵＴＰＵＴ点を放電し、この段階でＯＵＴＰＵＴ端から低電位を出力する。
【００１４】
その後の一フレームの時間内は、ＰＤはずっと高電位状態であり、Ｍ１５、Ｍ０３及びＭ０８はずっとオン状態であり、その他のトランジスタはいずれもオフ状態である。液晶パネルが長時間使用される場合において、これらの三つのトランジスタの動作時間は他のトランジスタよりはるかに長いため、その使用寿命は全体のゲート駆動装置の寿命の肝心な要素となる。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明の実施例は、シフトレジスタの寿命を延長するシフトレジスタユニット、ゲート駆動装置及び表示装置を提供する。
【課題を解決するための手段】
【００１６】
上記の技術的問題を解決するために、本発明の実施例はシフトレジスタユニットであって、前記シフトレジスタユニットは、コンデンサと、を有し、前記コンデンサの一端は本段の出力ノードに接続され、前記コンデンサの他端はプルアップノードに接続され、前記シフトレジスタユニットは、
そのドレイン電極が第１信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第１ノードに接続され、ただし、前記第１信号端は第１の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第１の薄膜電界効果トランジスタと、
そのドレイン電極が前記第１信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第１ノードに接続され、ただし、前記第１信号端は第２の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第２の薄膜電界効果トランジスタと、
そのドレイン電極が第２信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第２ノードに接続され、ただし、前記第２信号端は第３の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第３の薄膜電界効果トランジスタと、
そのドレイン電極が前記第２信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第２ノードに接続され、ただし、前記第２信号端は第４の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第４の薄膜電界効果トランジスタと、
前記シフトレジスタユニットがプルダウン段階にあるときに、前記第１ノードと第２ノードが交互に高電位状態になるように制御するノード電圧制御モジュールと、
をさらに有するシフトレジスタユニットを提供する。
【００１７】
上記のシフトレジスタユニットであって、
前記プルアップノードが高電位であるときに、低電位信号を前記第１ノード及び第２ノードに出力する第１の関連ユニットと、をさらに有する。
【００１８】
上記のシフトレジスタユニットであって、
前記ノード電圧制御モジュールは、第１のノード電圧制御サブモジュールと、第２のノード電圧制御サブモジュールと、を有し、
第１のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第１のクロック制御信号を受け付け、ドレイン電極が第１ノードに接続される第５の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第２ノードに接続され、ゲート電極が前記第１のクロック制御信号を受け付ける第６の薄膜電界効果トランジスタと、を有し、
第２のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第２のクロック制御信号を受け付け、ドレイン電極が第２ノードに接続される第７の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第１ノードに接続され、ゲート電極が前記第２のクロック制御信号を受け付ける第８の薄膜電界効果トランジスタと、を有し、
第２のクロック制御信号と第１のクロック制御信号の位相は反対である。
【００１９】
上記のシフトレジスタユニットであって、リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第１のリセットユニットと、をさらに有し、前記第１のリセットユニットは、
ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第９の薄膜電界効果トランジスタと、
ソース電極が第１のクロック制御信号を受け付け、ドレイン電極が第１ノードに接続され、ゲート電極が前記リセット信号を受け付ける第１０の薄膜電界効果トランジスタと、
ソース電極が第２のクロック制御信号を受け付け、ドレイン電極が第２ノードに接続され、ゲート電極が前記リセット信号を受け付ける第１１の薄膜電界効果トランジスタと、
を有する。
【００２０】
上記のシフトレジスタユニットであって、
前記ノード電圧制御モジュールは、第３のノード電圧制御サブモジュールと、第４のノード電圧制御サブモジュールと、を有し、
第３のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第３のクロック制御信号を受け付け、ドレイン電極が第１３の薄膜電界効果トランジスタのゲート電極に接続される第１２の薄膜電界効果トランジスタと、
ソース電極が第３のクロック制御信号を受け付け、ドレイン電極が第１ノードに接続される第１３の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が第２ノードに接続され、ゲート電極が前記第３のクロック制御信号を受け付ける第１４の薄膜電界効果トランジスタと、を有し、
第４のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第４のクロック制御信号を受け付け、ドレイン電極が第１６の薄膜電界効果トランジスタのゲート電極に接続される第１５の薄膜電界効果トランジスタと、
ソース電極が第４のクロック制御信号を受け付け、ドレイン電極が第２ノードに接続される第１６の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が第１ノードに接続され、ゲート電極が前記第４のクロック制御信号を受け付ける第１７の薄膜電界効果トランジスタと、を有し、
第４のクロック制御信号と第３のクロック制御信号の位相は反対である。
【００２１】
上記のシフトレジスタユニットであって、
前記プルアップノードが高電位であるときに、前記第１３の薄膜電界効果トランジスタと第１６の薄膜電界効果トランジスタのいずれもを遮断にさせ、同時に第１ノードと第２ノードに低電位信号を出力する第２の関連ユニットと、をさらに有する。
【００２２】
上記のシフトレジスタユニットであって、リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第２のリセットユニットと、をさらに有し、前記第２のリセットユニットは、
ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第１８の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が本段の出力ノードに接続され、ゲート電極が前記リセット信号を受け付ける第１９の薄膜電界効果トランジスタと、
を有する。
【００２３】
上記の目的を実現するために、本発明の実施例は、ゲート駆動装置であって、上記のシフトレジスタユニットを有するゲート駆動装置を提供する。
【００２４】
上記の目的を実現するために、本発明の実施例は、表示装置であって、上記のゲート駆動装置を有する表示装置を提供する。
【００２５】
本発明の具体的な実施例は、以下の有利な効果を有する：
本発明の具体的な実施例において、ノード電圧制御モジュールの制御のもとで、前記第１ノードと第２ノードが交互に高電位状態になり、二組のＴＦＴ（第１のＴＦＴと第２のＴＦＴを一組とし、第３のＴＦＴと第４のＴＦＴを一組とする）のゲート電極が交互に高電位状態になり、よっていずれのプルダウン段階においても、各組のＴＦＴのゲート電極は一部の時間のみが高電位状態となり、従来技術のプルダウン段階においてトランジスタのゲート電極がずっと高電位状態である場合と比べて、プルダウントランジスタのゲート電極のデューティー比を大幅に低減させ、プルダウントランジスタの寿命を延長し、これにより全体のシフトレジスタユニットの寿命を延長させる。
【図面の簡単な説明】
【００２６】
【図１】従来のシフトレジスタユニットの構造模式図を示す。
【図２】従来のシフトレジスタユニットの動作シーケンス模式図を示す。
【図３】本発明の実施例のシフトレジスタユニットの構造模式図を示す。
【図４】図３に示すシフトレジスタユニットの信号シーケンス模式図を示す。
【図５】本発明の実施例のもう一つのシフトレジスタユニットの構造模式図を示す。
【図６】本発明の実施例のさらに一つのシフトレジスタユニットの構造模式図を示す。
【発明を実施するための形態】
【００２７】
本発明の実施例のシフトレジスタニット、ゲート駆動装置及び表示装置において、プルアップノードＰＵと出力ノードのプルダウンについては、二組のプルダウンＴＦＴが交替して動作することにより、プルアップノードと出力ノードのプルダウンを実現し、各組のプルダウンＴＦＴのプルダウン段階でのオンの時間を減少させ、したがってプルダウンモジュールにおけるプルダウントランジスタの寿命が延長し、これにより全体のレジスタユニットの寿命が延長する。
【００２８】
ここで前もって説明するが、本発明の実施例におけるＴＦＴのソース電極とゲート電極は互いに代替可能である。
【００２９】
本発明の実施例は、シフトレジスタユニットであって、前記シフトレジスタユニットは、コンデンサと、を有し、前記コンデンサの一端は本段の出力ノードに接続され、前記コンデンサの他端はプルアップノードに接続され、前記シフトレジスタユニットは、
そのドレイン電極が第１信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第１ノードに接続され、ただし、前記第１信号端は第１の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第１の薄膜電界効果トランジスタと、
そのドレイン電極が前記第１信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第１ノードに接続され、ただし、前記第１信号端は第２の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第２の薄膜電界効果トランジスタと、
そのドレイン電極が第２信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第２ノードに接続され、ただし、前記第２信号端は第３の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第３の薄膜電界効果トランジスタと、
そのドレイン電極が前記第２信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第２ノードに接続され、ただし、前記第２信号端は第４の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第４の薄膜電界効果トランジスタと、
前記シフトレジスタユニットがプルダウン段階にあるときに、前記第１ノードと第２ノードが交互に高電位状態になるように制御するノード電圧制御モジュールと、
をさらに有するシフトレジスタユニットを提供する。
【００３０】
説明しなければならないのは、本発明の実施例において、第１信号端と第２信号端が接続されるのはいずれも低電位信号ＶＳＳであるが、第１信号端と第２信号端の信号はこれに限らず、第１信号端が前記第１の薄膜電界効果トランジスタと第２の薄膜電界効果トランジスタが導通のときに低電位信号を出力することを満たして、第２信号端が前記第３の薄膜電界効果トランジスタと第４の薄膜電界効果トランジスタが導通のときに低電位信号を出力することを満たせばよい。
【００３１】
本発明の具体的な実施例において、ノード電圧制御モジュールの制御のもとで、前記第１ノードと第２ノードが交互に高電位状態になり、二組のＴＦＴ（第１のＴＦＴと第２のＴＦＴを一組とし、第３のＴＦＴと第４のＴＦＴを一組とする）のゲート電極が交互に高電位状態になり、よっていずれのプルダウン段階においても、各組のＴＦＴのゲート電極は一部の時間のみが高電位状態となり（オンの時間が減少する）、従来技術のプルダウン段階においてトランジスタのゲート電極がずっと高電位状態である場合と比べて、プルダウントランジスタのゲート電極のデューティー比を大幅に低減させ、プルダウントランジスタの寿命を延長し、これにより全体のシフトレジスタユニットの寿命を延長させる。具体的には、第１組のＴＦＴの第１の薄膜電界効果トランジスタと第２組のＴＦＴの第３の薄膜電界効果トランジスタがプルダウントランジスタである。
【００３２】
図３、図５と図６はそれぞれ本発明の実施例の三種類の異なるシフトレジスタユニットの模式図であり、図３において、第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ、第４のＴＦＴはそれぞれＴＦＴＭ０３、ＴＦＴＭ１５、ＴＦＴＭ０４、ＴＦＴＭ１６であり、
図５において、第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ、第４のＴＦＴはそれぞれＴＦＴＭ１６、ＴＦＴＭ１５、ＴＦＴＭ４、ＴＦＴＭ２であり、
図６において、第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ、第４のＴＦＴはそれぞれＴＦＴＭ１７、ＴＦＴＭ１８、ＴＦＴＭ１１、ＴＦＴＭ１０であり、
図３、図５と図６におけるＣ１はコンデンサであり、ＰＵはプルアップノードであり、ＰＤ１とＰＤ２はそれぞれ第１ノードと第２ノードに対応する。
【００３３】
シフトレジスタの動作原理からわかるように、プルアップノードが高電位のときに、第１ノードと第２ノードを低電位にさせるため、本発明の具体的な実施例のシフトレジスタユニットは、
前記プルアップノードが高電位のときに、低電位信号を前記第１ノードと第２ノードに出力する第１の関連ユニットをさらに有する。
【００３４】
当該第１の関連ユニットの比較的簡単な構成は二つのＴＦＴを有し、これらの二つのＴＦＴのゲート電極はいずれもプルアップノードに接続され、ドレイン電極はいずれも低電位信号ＶＳＳを受け付け、ソース電極はそれぞれ第１ノードと第２ノードに接続され、これにより、プルアップノードが高電位のときに、これらの二つのＴＦＴはいずれも導通になり、それぞれ低電位信号ＶＳＳを通じて第１ノードと第２ノードをプルダウンする。
【００３５】
図３に示すように、第１の関連ユニットが有する二つのＴＦＴはそれぞれＭ１３とＭ１４であり、
図５に示すように、第１の関連ユニットが有する二つのＴＦＴはそれぞれＭ６とＭ１４であり、
本発明の具体的な実施例において、当該ノード電圧制御モジュールは様々な方式で実現することができ、以下に本発明の実施例が採用する一つの方式を説明する。
【００３６】
前記ノード電圧制御モジュールは、第１のノード電圧制御サブモジュールと、第２のノード電圧制御サブモジュールと、を有し、
第１のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第１のクロック制御信号を受け付け、ドレイン電極が第１ノードに接続される第５の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号ＶＳＳを受け付け、ソース電極が第２ノードに接続され、ゲート電極が前記第１のクロック制御信号を受け付ける第６の薄膜電界効果トランジスタと、を有し、
第２のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第２のクロック制御信号を受け付け、ドレイン電極が第２ノードに接続される第７の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号ＶＳＳを受け付け、ソース電極が第１ノードに接続され、ゲート電極が前記第２のクロック制御信号を受け付ける第８の薄膜電界効果トランジスタと、を有し、
第２のクロック制御信号と第１のクロック制御信号の位相は反対である。
【００３７】
図３に示すように、第５のＴＦＴ、第６のＴＦＴ、第７のＴＦＴ、第８のＴＦＴはそれぞれＴＦＴＭ０８、ＴＦＴＭ０７、ＴＦＴＭ１２及びＴＦＴＭ１１であり、図５において、第５のＴＦＴ、第６のＴＦＴ、第７のＴＦＴ、第８のＴＦＴはそれぞれＴＦＴＭ１２、ＴＦＴＭ１１、ＴＦＴＭ５及びＴＦＴＭ１０であり、図３と図５において第１のクロック制御信号はいずれもＣＬＫＢであり、第２のクロック制御信号はいずれもＣＬＫであり、ＣＬＫＢとＣＬＫ信号の波形は図４に示すとおりである。
【００３８】
以下に、上記のノード電圧制御モジュールが前記第１ノードと第２ノードを交互に高電位状態にさせることについて説明する。
【００３９】
第１のノード電圧制御サブモジュールの第１のクロック制御信号がＡであり、第２のノード電圧制御サブモジュールの第２のクロック制御信号がＢであり、ＡとＢが交互に高電位状態（すなわち、ＢはＡの反対位相信号）になると仮定した場合に、第１のノード電圧制御サブモジュールと第２のノード電圧制御サブモジュールの具体的な動作原理は以下のとおりである：
Ａが高電位のときは、Ｂは低電位であり、このとき第１のノード電圧制御サブモジュールの第５の薄膜電界効果トランジスタが導通になり、Ａを第１ノードに出力し、第１ノードを高電位にし、同時に第６の薄膜電界効果トランジスタも導通になり、第２ノードを低電位信号ＶＳＳに接続し、第２ノードを低電位にし、
Ａが低電位のときは、Ｂが高電位であり、このとき第７の薄膜電界効果トランジスタが導通になり、Ｂを第２ノードに出力し、第２ノードを高電位にし、同時に第８の薄膜電界効果トランジスタも導通になり、第１ノードを低電位信号ＶＳＳに接続し、第１ノードを低電位にし、
上記の設計により、第１ノードと第２ノードをプルダウン段階において交互に高電位状態にさせることができ、二組のＴＦＴ（第１のＴＦＴと第２のＴＦＴを一組とし、第３のＴＦＴと第４のＴＦＴを一組とする）のゲート電極が交互に高電位状態になるように交互に制御し、二組のＴＦＴが交互にオンになり、低電位信号ＶＳＳをプルアップノードと本段の出力ノードに出力する。
【００４０】
本発明の具体的な実施例において、前記シフトレジスタユニットは、リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第１のリセットユニットと、をさらに有する。
【００４１】
前記第１のリセットユニットは、
ドレイン電極が低電位信号ＶＳＳを受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第９の薄膜電界効果トランジスタと、
ソース電極が第１のクロック制御信号を受け付け、ドレイン電極が第１ノードに接続され、ゲート電極が前記リセット信号を受け付ける第１０の薄膜電界効果トランジスタと、
ソース電極が第２のクロック制御信号を受け付け、ドレイン電極が第２ノードに接続され、ゲート電極が前記リセット信号を受け付ける第１１の薄膜電界効果トランジスタと、
を有する。
【００４２】
上記の第９の薄膜電界効果トランジスタは、リセット信号（一段下のシフトレジスタユニットの出力信号であってもよいし、他の信号であってもよい）が高のときに、低電位信号ＶＳＳをプルアップノードに出力し、プルアップノードの電位をプルダウンする。
【００４３】
同時に、第１０のＴＦＴと第１１のＴＦＴの役割は、現在高電位である制御信号を、対応するノード（第１ノードまたは第２ノード）に出力し、高電位である第１ノードまたは第２ノードを通じてその中の一組の薄膜電界効果トランジスタＴＦＴを導通にし、低電位信号をＰＵノードと本段の出力ノードに出力し、二重のプルダウンを実現し、リセットの効果を保証する。
【００４４】
図３に示すように、第９のＴＦＴ、第１０のＴＦＴ及び第１１のＴＦＴはそれぞれＭ１７、Ｍ０６及びＭ１０である。
【００４５】
本発明の具体的な実施例において、前記ノード電圧制御モジュールのもう一つの具体的な実現形態は以下のとおりである：
前記ノード電圧制御モジュールは、第３のノード電圧制御サブモジュールと、第４のノード電圧制御サブモジュールと、を有し、
図６に示すように、第３のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第３のクロック制御信号ＣＬＫを受け付け、ドレイン電極が第１３の薄膜電界効果トランジスタＴＦＴ（Ｍ７）のゲート電極に接続される第１２の薄膜電界効果トランジスタＴＦＴ（Ｍ１４）と、
ソース電極が第３のクロック制御信号ＣＬＫを受け付け、ドレイン電極が第１ノードＰＤ１に接続される第１３の薄膜電界効果トランジスタＴＦＴ（Ｍ７）と、
ドレイン電極が低電位信号ＶＳＳを受け付け、ソース電極が第２ノードＰＤ２に接続され、ゲート電極が前記第３のクロック制御信号ＣＬＫを受け付ける第１４の薄膜電界効果トランジスタＴＦＴ（Ｍ２０）と、を有し、
第４のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第４のクロック制御信号を受け付け、ドレイン電極が第１６の薄膜電界効果トランジスタＴＦＴ（Ｍ５）のゲート電極に接続される第１５の薄膜電界効果トランジスタＴＦＴ（Ｍ９）と、
ソース電極が第４のクロック制御信号ＣＬＫＢを受け付け、ドレイン電極が第２ノードＰＤ２に接続される第１６の薄膜電界効果トランジスタＴＦＴ（Ｍ５）と、
ドレイン電極が低電位信号ＶＳＳを受け付け、ソース電極が第１ノードＰＤ１に接続され、ゲート電極が前記第４のクロック制御信号ＣＬＫＢを受け付ける第１７の薄膜電界効果トランジスタＴＦＴ（Ｍ１９）と、を有し、
第４のクロック制御信号ＣＬＫＢと第３のクロック制御信号ＣＬＫの位相は反対である
【００４６】
本発明の具体的な実施例において、シフトレジスタユニットは、前記プルアップノードが高電位であるときに、前記第１３の薄膜電界効果トランジスタと第１６の薄膜電界効果トランジスタのいずれもを遮断にさせ、同時に第１ノードと第２ノードに低電位信号を出力する第２の関連ユニットと、をさらに有する。
【００４７】
図６に示すように、ＰＵノードが高電位のときに、第２の関連ユニットとなるＭ８とＭ１５が導通になり、低電位信号をＴＦＴＭ５とＭ７のゲート電極に出力し、ＴＦＴＭ５とＭ７をオフにし、対応する高電位信号を第１ノードと第２ノードに出力できなくし、デバイスの正常な実行を保証する。
【００４８】
この方式により、シフトレジスタユニットは、リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第２のリセットユニットと、をさらに有し、前記第２のリセットユニットは、
ソース電極が低電位信号ＶＳＳを受け付け、ドレイン電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第１８の薄膜電界効果トランジスタ（Ｍ２）と、
ソース電極が低電位信号ＶＳＳを受け付け、ドレイン電極が本段の出力ノードに接続され、ゲート電極が前記リセット信号を受け付ける第１９の薄膜電界効果トランジスタ（Ｍ４）と、
を有する。
【００４９】
本発明の実施例は、ゲート駆動装置であって、上記のシフトレジスタユニットを有するゲート駆動装置をさらに提供する。
【００５０】
本発明の実施例は、表示装置であって、上記のゲート駆動装置を有することを特徴とする表示装置をさらに提供する。
【００５１】
＜例１＞
図３に示すように、本発明の実施例のシフトレジスタユニットは、
ＴＦＴＭ０３とＭ１５と、を有する第１組のプルダウン薄膜電界効果トランジスタと、
ＴＦＴＭ０４とＭ１６と、を有する第２組のプルダウン薄膜電界効果トランジスタと、
を有し、
これらの二組のＴＦＴはそれぞれ第１ノードＰＤ１と第２ノードＰＤ２に対応し、ノードＰＤ１とＰＤ２が交互に高電位になるときに、第１組のＴＦＴと第２組のＴＦＴが交互に導通になる。いずれの一組のＴＦＴが導通になるときも、ＰＵノードとＯＵＴＰＵＴノードの電位をプルダウンすることができる。
【００５２】
さらに、上記のシフトレジスタユニットにおいては、Ｍ０８とＭ０７からなる第１のノード電圧制御サブモジュールと、Ｍ１１とＭ１２からなる第２のノード電圧制御サブモジュールと、をさらに有する。第１のノード電圧制御サブモジュールと第２のノード電圧制御サブモジュールはそれぞれ第１のクロック制御信号ＣＬＫＢと第２のクロック制御信号ＣＬＫの作用のもとで、第１ノードと第２ノードの電位を制御する。具体的には、第１のノード電圧制御モジュールにおいて、薄膜電界効果トランジスタＭ０８は第１ノードＰＤ１の電位を制御し、薄膜電界効果トランジスタＭ０７は第２ノードＰＤ２の電位を制御する。第１のクロック制御信号ＣＬＫＢが高電位のときは、Ｍ０８とＭ０７はいずれも導通になり、ＣＬＫＢの信号はＰＤ１に出力され、低電位信号ＶＳＳはＭ０７を通じて第２ノードＰＤ２に伝送され、このとき第１ノードＰＤ１は高電位であり、第２ノードＰＤ２は低電位である。ＣＬＫＢ信号が低電位のときは、Ｍ０８とＭ０７はいずれも遮断になり、このときＰＤ１とＰＤ２の電位は第２のノード電圧制御サブモジュールによって制御される。第２のノード電圧制御サブモジュールにおいて、薄膜電界効果トランジスタＭ１１は第１ノードＰＤ１の電位を制御し、薄膜電界効果トランジスタＭ１２は第２ノードＰＤ２を制御する。第２のクロック制御信号ＣＬＫが高電位のときは、Ｍ１１とＭ１２はいずれも導通になり、ＣＬＫの信号はＭ１２を通じてＰＤ２に出力され、ＶＳＳ信号はＭ１１を通じてＰＤ１に出力され、このときＰＤ１は低電位であり、ＰＤ２は高電位である。ＣＬＫ信号が低電位のときは、Ｍ１１とＭ１２はいずれも遮断になり、このときＰＤ１とＰＤ２の電位は第１のノード電圧制御サブモジュールによって制御される。
【００５３】
したがって、ＣＬＫＢとＣＬＫが交互に高電位となるときは、ＰＤ１とＰＤ２は交互に高電位になる。
【００５４】
図３に示す回路構造において、関連ユニットと、をさらに有し、当該関連ユニットはＭ１３とＭ１４と、を有し、これらのゲート電極はいずれもＰＵに接続され、ドレイン電極はいずれもＶＳＳを受け付け、ソース電極はそれぞれＰＤ１とＰＤ２に接続され、その役割はＰＵが高電位のときにＭ１３とＭ１４を導通にし、これによりＰＤ１とＰＤ２点の電位を低電位信号ＶＳＳにする。
【００５５】
図３に示す回路構造において、リセットユニットと、をさらに有し、当該リセットユニットは以下のＴＦＴを有する：Ｍ０６、Ｍ１０及びＭ１７。ただし、リセット信号端ＲＥＳＥＴに高電位信号が入力されるとき、Ｍ０６、Ｍ１０及びＭ１７は導通になり、ただしＭ１７の導通はＰＵノードをプルダウンし、Ｍ０６とＭ１０の導通によってＣＬＫＢ信号をＰＤ１に入力し、ＣＬＫ信号をＰＤ２に入力する。また、ＣＬＫＢとＣＬＫのいずれかは必ず高電位であるため、ＴＦＴ０３とＭ１５が導通になるか、ＴＦＴ０５とＭ１６が導通になるかのどちらかとなり、これによりＰＵとＯＵＴＰＵＴをプルダウンする。
【００５６】
図３に示すシフトレジスタ構造の信号シーケンスは図４に示すとおりであり、以下に図３と図４を用いてその具体的な動作プロセスを説明する：
【００５７】
第１段階（即ちｔ１段階）において、入力信号ＩＮＰＵＴが高電位であり、第１のクロック信号ＣＬＫＢが高電位であり、第２のクロック信号ＣＬＫが低電位であるとき、入力端の高電位はＭ０１を通じてＣ１を充電する。ＩＮＰＵＴはＭ０５とＭ０９をオンにすることによりＰＤ１点とＰＤ２点をプルダウンする。このとき、ＰＵ点が高電位であるため、このときＭ１３とＭ１４はいずれもオンになり、ＰＤ１点とＰＤ２点が低電位であり、プルダウンモジュールＭ１５、Ｍ１６及びＭ０３、Ｍ０４はオフになる。
【００５８】
第２段階（即ちｔ２段階）において、ＩＮＰＵＴ、ＣＬＫＢが低電位であるときに、第２のクロック信号ＣＬＫが高電位であるとき、ことのき上記段階で充電されたコンデンサＣ１は、ブートストラップ効果の作用のもとで、プルアップノードの電圧をさらに上昇させ、Ｍ０２の導通を維持し、ＣＬＫの信号をＭ０２を通じてゲート電極電圧出力端ＰＵＴＰＵＴに伝送する。このとき、ＰＵ点は終始高電位であり、Ｍ１３とＭ１４がオンになり、ＰＤ１とＰＤ２点は低電位であり、Ｍ１５、Ｍ１６とＭ０３、Ｍ０４はオフ状態を継続させ、高電位信号を出力端ＯＵＴＰＵＴに伝送するのに役立つ。
【００５９】
第３段階（即ちｔ３段階）において、ＣＬＫＢが高電位であり、ＣＬＫが低電位であり、同時にＲＥＳＥＴが高電位である。このときＲＥＳＥＴはＭ０６、Ｍ１０とＭ１７をオンにし、ただしＭ１７がオンになり、ＰＵ点を放電し、これによりＰＵ点のオフを実現する。ＣＬＫＢは高電位であり、Ｍ０７がオンになり、Ｍ０７のソース電極と接続しているＰＤ２点がプルダウンされる。ＣＬＫが低電位であり、Ｍ１１がオフになり、ＰＤ１点がＭ０６を通じて受け付けるＣＬＫＢの入力は高電位であり、このときＰＤ１点と接続しているＭ１５はＰＵ点電位をプルダウンし、同時にＭ０３の導通はＯＵＴＰＵＴをプルダウンする。この段階でＰＤ２点は低電位あり、Ｍ１６とＭ０４はオフになる。この段階でＭ１５とＭ０３を通じてＰＵ点とＯＵＴＰＵＴ点を放電する。
【００６０】
第４段階（即ちｔ４段階）において，ＣＬＫが高電位であり、ＣＬＫＢが低電位であり、このときＰＵ点は前の時刻で低電位にされているため、このときＭ０２はオフになり、これによりＯＵＴＰＵＴ端は高電位の出力がない。ＣＬＫが高電位であるため、このときＭ１１とＭ１２はいずれもオンになり、ＰＤ１点は低電位であり、Ｍ１５、Ｍ０３はオフになり、第１のプルダウンモジュールはオフになる。ＣＬＫが低電位であるため、Ｍ０７はオフになり、このときＣＬＫ信号はＭ１２を通じて第２ノードＰＤ２に出力され、ＰＤ２はこのとき高電位であり、そのためＭ１６とＭ０４はオンになり、ＰＵ点はＭ１６を通じて低電位にプルダウンされ、ＯＵＴＰＵＴはＭ０４を通じて低電位にプルダウンされ、ノイズ電圧がこれらに対する影響を低下させ、それらが無ノイズを出力する状態を維持する。当該段階において、Ｍ１６とＭ０４を通じてそれぞれＰＵ点とＯＵＴＰＵＴ点を放電する。
【００６１】
第５段階（すなわちｔ５段階）において、ＣＬＫＢが高電位であり、ＣＬＫが低電位のときに、ＣＬＫＢが高電位であるため、Ｍ０７とＭ０８が導通になり、ＰＤ２点はＭ０７トランジスタを通じてプルダウンされ、このときＣＬＫは低電位であり、Ｍ１１がオフになり、ＰＤ１点はＣＬＫＢを通じて高電位にされ、このときＭ１５はＰＵ点電位をプルダウンし、Ｍ０３はＯＵＴＰＵＴをプルダウンする。
【００６２】
上記段階での一フレームの表示において、上記五つの段階以外の他の段階では、当該シフトレジスタユニットは次のフレームの表示が開始するまで上記第４と第５段階のプロセスを繰り返す。
【００６３】
ＰＤ１とＰＤ２点はそれぞれ二つのスイッチング薄膜電界効果トランジスタＴＦＴＭ１１とＭ０７を通じて交互に高低電位になり、プルダウントランジスタのオン時間を減少させ、これにより有効的にシフトレジスタの使用寿命を延長させることができる。
【００６４】
＜例２＞
図５に示すのは、本発明の実施例のシフトレジスタユニットのもう一つの実現形態の模式図である。
【００６５】
図５に示すように、本発明の実施例のシフトレジスタユニットは、
ＴＦＴＭ１５とＭ１６を有する第１組のＴＦＴと、
ＴＦＴＭ４とＭ２を有する第２組のＴＦＴと、を有し、
この二組のＴＦＴはそれぞれ第１ノードＰＤ１と第２ノードＰＤ２に対応し、ノードＰＤ１とＰＤ２が交互に高電位になったとき、第１組のＴＦＴと第２組のＴＦＴが交互に導通になる。いずれの一組のＴＦＴが導通になったときも、ＰＵノードとＯＵＴＰＵＴノードの電位をプルダウンすることができる。
【００６６】
さらに、上記のシフトレジスタユニットにおいて、Ｍ１１とＭ１２からなる第１のノード電圧制御サブモジュールと、Ｍ５とＭ１０からなる第２のノード電圧制御サブモジュールと、をさらに有する。ノードＰＤ２の電位はＴＦＴＭ５によって制御され、ノードＰＤ１の電位はＴＦＴＭ１２によって制御され、ＣＬＫ信号が高電位のときに、Ｍ５は導通になり、ＣＬＫ信号をＰＤ２に出力する。ＣＬＫＢ信号が高電位のときに、Ｍ１２は導通になり、ＣＬＫ信号をＰＤ１に出力する。
【００６７】
同時に、その中の一つのノードが高電位であるときに、別個に設置されたＴＦＴによりもう一つのノードの電位をプルダウンし、具体的には、図５に示すようにＭ５のゲート電極とソース電極がＣＬＫを受け付けるため、ＣＬＫが高電位のときにＰＤ２は高電位になり、Ｍ１０の導通はＰＤ１の電位をプルダウンし、逆に、ＣＬＫＢが高電位のときにＰＤ１は高電位になり、Ｍ１１の導通はＰＤ２の電位をプルダウンする。
【００６８】
したがって、ＣＬＫＢとＣＬＫが交互に高電位になるとき、ＰＤ１とＰＤ２は対応して交互に高電位になる。
【００６９】
図５に示す回路構造において、関連ユニットをさらに有し、当該関連ユニットは、Ｍ６とＭ１４とを有し、そのゲート電極はＰＵに接続され、ドレイン電極はいずれもＶＳＳを受け付け、ソース電極はそれぞれＰＤ２とＰＤ１に接続され、ＰＵが高電位のときに導通になり、それぞれ低電位信号ＶＳＳをＰＤ２とＰＤ１に出力する。
【００７０】
図５に示す回路構造において、リセットユニットは以下のＴＦＴ：Ｍ７と、Ｍ８と，Ｍ９とＭ１３と、を有する。ただし、リセット信号端ＲＥＳＥＴに高電位信号が入力されたときに、Ｍ７、Ｍ８，Ｍ９及びＭ１３は導通になり、そのうちＭ７の導通はＰＵノードをプルダウンし、Ｍ９の導通はＯＵＴＰＵＴノードをプルダウンする。
【００７１】
Ｍ８とＭ１３の導通は、ＣＬＫ信号をＰＤ１に入力し、ＣＬＫＢ信号をＰＤ２に入力し、ＣＬＫＢとＣＬＫのいずれかは必ず高電位であるため、ＴＦＴＭ４及びＭ２が導通になるか、又はＴＦＴＭ１５及びＭ１６が導通になるかのどちらかであり、よってＰＵとＯＵＴＰＵＴのプルダウンに補助する。
【００７２】
図５に示すシフトレジスタユニットの動作プロセスは図３に示す構造とほとんど同一であるため、ここでは詳しく説明しないこととする。
【００７３】
＜例３＞
図６に示すのは、本発明の実施例のシフトレジスタユニットのもう一つの実現形態の模式図である。
【００７４】
図６に示すように、本発明の実施例のシフトレジスタユニットは、
ＴＦＴＭ１７とＭ１８を有する第１組のＴＦＴと、
ＴＦＴＭ１０とＭ１１を有する第２組のＴＦＴと、を有し、
この二組のＴＦＴはそれぞれノードＰＤ１とＰＤ２に対応し、ノードＰＤ１とＰＤ２が交互に高電位になったとき、第１組のＴＦＴと第２組のＴＦＴが交互に導通になる。いずれの一組のＴＦＴが導通になったときも、ＰＵノードとＯＵＴＰＵＴノードの電位をプルダウンすることができる。
【００７５】
そして、ノードＰＤ１の電位はＴＦＴＭ１４とＭ７によって制御され、ノードＰＤ２の電位はＴＦＴＭ５とＭ９によって制御され、ＣＬＫ信号が高電位のときに、Ｍ１４は導通になり、よってＭ７は導通になり、Ｍ７によってＣＬＫ信号はＰＤ１に出力され、ＣＬＫＢ信号が高電位のときに、Ｍ９は導通になり、よってＭ５は導通になり、Ｍ５によってＣＬＫＢ信号はＰＤ２に出力される。
【００７６】
同時に、その中の一つのノードが高電位であるときに、別個に設置されたＴＦＴによりもう一つのノードの電位をプルダウンし、具体的には、図６に示すようにＭ７のソース電極がＣＬＫを受け付けるため、ＣＬＫが高電位のときにＰＤ１は高電位になり、Ｍ２０の導通はＰＤ２の電位をプルダウンし、逆に、ＣＬＫＢが高電位のときにＰＤ２は高電位になり、Ｍ１９の導通はＰＤ１の電位をプルダウンする。
【００７７】
したがって、ＣＬＫとＣＬＫＢが交互に高電位になるときには、ＰＤ１とＰＤ２が交互に高電位になる。
【００７８】
図６に示す回路構造において、関連ユニットをさらに有し、Ｍ６と、Ｍ８と、Ｍ１５と、Ｍ１６と、を有し、
Ｍ６とＭ１６は、そのゲート電極はＰＵに接続され、ソース電極はそれぞれＰＤ２とＰＤ１に接続され、ドレイン電極は低電位信号ＶＳＳに接続される。Ｍ８とＭ１５のゲート電極はいずれもＰＵに接続され、これらのソース電極はそれぞれＰＤ＿ＣＮ２とＰＤ＿ＣＮ１に接続され、ドレイン電極が低電位信号ＶＳＳに接続される。
【００７９】
ＰＵが高電位のときにＭ６及びＭ１６がいずれも導通になり、低電位信号ＶＳＳはＭ６とＭ１６を通じてそれぞれＰＤ２とＰＤ１に出力され、ＰＤ２とＰＤ１を低電位にさせる。同時にノードＰＵを高電位にプルアップするときに、Ｍ８とＭ１５を導通にし、低電位信号ＶＳＳをＴＦＴＭ５とＭ７のゲート電極に出力し、ＴＦＴＭ５とＭ７をオフにし、ＣＬＫ及びＣＬＫＢをＰＤ１とＰＤ２に出力できなくさせ、ＯＵＴＰＵＴノードが正常に高電位信号を出力することを保証する。
【００８０】
図６に示す回路構造において、リセットユニットは、以下のＴＦＴ：Ｍ２と、Ｍ４と、を有し、ただし、リセット信号端ＲＥＳＥＴが高電位信号を入力するときに、Ｍ２とＭ４は導通になり、Ｍ２の導通はＰＵノードをプルダウンし、Ｍ４の導通はＯＵＴＰＵＴノードをプルダウンする。
【００８１】
図６に示すシフトレジスタの動作プロセスはここでは詳しく説明しないこととする。
【００８２】
以上の説明は、本発明にとって説明的なものであり、限定的なものではなく、当業者は、付属クレームによって限定される趣旨及び範囲を逸脱しないことを前提に多くの修正、変更及び均等化することが可能であり、これらはいずれも本発明の保護範囲内に含まれることを理解する。
【符号の説明】
【００８３】
Ｍ０１  薄膜電界効果トランジスタ
Ｍ０２  薄膜電界効果トランジスタ
Ｍ０３  薄膜電界効果トランジスタ
Ｍ０４  薄膜電界効果トランジスタ
Ｍ０５  薄膜電界効果トランジスタ
Ｍ０６  薄膜電界効果トランジスタ
Ｍ０８  薄膜電界効果トランジスタ
Ｍ１３  薄膜電界効果トランジスタ
Ｍ１５  薄膜電界効果トランジスタ
Ｍ１７  薄膜電界効果トランジスタ
ＰＤ１  第１ノード
ＰＤ２  第２ノード
ＰＵ    プルアップノード
【図１】
0006313342.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0006313342.tif 000007