(57)【特許請求の範囲】
【請求項１】
集積回路イメージセンサであって、
入射光に応答して電荷を蓄積する複数の感光素子と、
前記感光素子のそれぞれの読み出しを可能にする共有浮動拡散器と、
前記感光素子の各行に関連付けられる行ライン及び前記感光素子の各列に関連付けられる列ラインであって、前記行ラインのうちの選択された１つのアクティブ化及び前記列ラインのうちの選択された１つのアクティブ化により、前記共有浮動拡散器を前記感光素子のそれぞれ１つに切り換え可能に結合する、行ライン及び列ラインと、
制御回路と、
を含み、
前記制御回路は、２つの連続する積分フェーズの間で、（ｉ）第１の間隔中に複数の行ライン−列ライン組み合わせをアクティブ化することであって、それにより、部分読み出し動作で、少なくとも４つの感光素子のグループのうちの２つ以上のサブグループ内に蓄積される電荷のレベルを特定する、第１の間隔中に複数の行ライン−列ライン組み合わせをアクティブ化すること、及び、（ｉｉ）前記部分読み出し動作の結果に基づいて条件付きで、第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することであって、それにより、完全読み出し動作で、前記感光素子のサブグループ内に蓄積される電荷の総合レベルを表すデジタル値の生成を可能にする、第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することを実行する、集積回路イメージセンサ。
【請求項２】
複数の切り換え回路を更に含み、各切り換え回路は、前記感光素子のそれぞれ１つを前記共有浮動拡散器に切り換え可能に結合し、各切り換え回路は、前記列ラインのそれぞれ１つに結合される列入力と、前記行ラインのそれぞれ１つに結合される行入力とを有する、請求項１に記載の集積回路イメージセンサ。
【請求項３】
第１のモードで動作可能であり、前記行ラインのそれぞれを順次アクティブ化して、前記感光素子の前記行の読み出しをそれぞれ連続した間隔で可能にする行論理を更に含む、請求項１に記載の集積回路イメージセンサ。
【請求項４】
前記行論理は、第２のモードで更に動作可能であり、前記行ラインのうちの２つ以上を同時にアクティブ化して、前記感光素子の前記行のうちの２つ以上の同時読み出しを可能にする、請求項３に記載の集積回路イメージセンサ。
【請求項５】
前記共有浮動拡散器の電荷レベルに対応する信号を読み出し、前記共有浮動拡散器の前記電荷レベルが閾値を超える場合、前記列ラインのうちの１つ又は複数をアクティブ化する読み出し回路を更に含む、請求項１に記載の集積回路イメージセンサ。
【請求項６】
前記複数の感光素子は、前記集積回路イメージセンサ内の感光素子のサブグループを含み、前記サブグループは、２行及び２列に配置される少なくとも４つの感光素子を含む、請求項１に記載の集積回路イメージセンサ。
【請求項７】
集積回路イメージセンサ内の動作方法であって、
複数の行ラインのうちの選択された行ラインをアクティブ化することであって、前記行ラインのそれぞれには、ピクセルグループ内の感光素子の各行が関連付けられ、前記ピクセルグループは共有浮動拡散器を有する、選択された行ラインをアクティブ化すること、
複数の列ラインのうちの選択された列ラインをアクティブ化することであって、前記列ラインのそれぞれには、前記ピクセルグループ内の感光素子の各列が関連付けられる、選択された列ラインをアクティブ化すること、及び、
前記選択された行ラインに関連付けられた前記感光素子の行内に含まれるとともに、前記選択された列ラインに関連付けられた前記感光素子の列内に含まれる第１の感光素子を前記共有浮動拡散器に切り替え可能に結合すること、
を含み、
２つの連続する積分フェーズの間で、（ｉ）第１の間隔中に複数の行ライン−列ライン組み合わせをアクティブ化することであって、それにより、部分読み出し動作で、少なくとも４つの感光素子のグループのうちの２つ以上のサブグループ内に蓄積される電荷のレベルを特定する、第１の間隔中に複数の行ライン−列ライン組み合わせをアクティブ化すること、及び、（ｉｉ）前記部分読み出し動作の結果に基づいて条件付きで、第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することであって、それにより、完全読み出し動作で、前記感光素子のサブグループ内に蓄積される電荷の総合レベルを表すデジタル値の生成を可能にする、第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することを実行することを更に含む、方法。
【請求項８】
前記選択された列ラインをアクティブ化することは、第１の間隔中、前記選択された列ラインをアクティブ化することを含み、前記方法は、
前記選択された行ライン及び前記選択された列ラインをアクティブ化した後、前記共有浮動拡散器の電荷レベルに対応する信号を読み出すこと、及び、
前記信号により、前記共有浮動拡散器の前記電荷レベルが読み出し閾値を超えることが示される場合、第２の間隔中、前記選択された列ラインをアクティブ化すること、
を更に含む、請求項７に記載の方法。
【請求項９】
前記選択された行ラインをアクティブ化することは、前記第１の間隔中、前記選択された行ラインに第１の電圧レベルを印加し、前記第２の間隔中に前記選択された行ラインに第２の電圧を印加することを含み、前記第２の電圧は前記第１の電圧よりも高い、請求項８に記載の方法。
【請求項１０】
前記第１の間隔中に前記選択された行ラインに前記第１の電圧を印加することにより、前記第１の感光素子の電荷レベルが電荷閾値を超える場合、電荷を前記第１の感光素子から前記共有浮動拡散器に流すことができる、請求項９に記載の方法。
【請求項１１】
前記第２の間隔中に前記選択された行ラインに前記第２の電圧を印加することにより、追加の電荷を前記第１の感光素子から前記共有浮動拡散器に流すことができる、請求項１０に記載の方法。
【請求項１２】
前記ピクセルグループは、前記行ラインのそれぞれに関連付けられた少なくとも２つの感光素子と、前記列ラインのそれぞれに関連付けられた少なくとも２つの感光素子とを含む、少なくとも４つの感光素子を含む、請求項７に記載の方法。
【請求項１３】
前記選択された行ラインは、第１の選択された行ラインを含み、前記方法は、前記第１の選択された行ラインのアクティブ化と同時に第２の選択された行ラインをアクティブ化して、前記第２の選択された行ラインに関連付けられた感光素子の行内に含まれる第２の感光素子を前記共有浮動拡散器に切り換え可能に結合することを更に含む、請求項７に記載の方法。
【請求項１４】
集積回路イメージセンサ内の動作方法であって、
第１の間隔中に複数の行ライン−列ライン組み合わせをアクティブ化することであって、それにより、部分読み出し動作で、少なくとも４つの感光素子のグループのうちの２つ以上のサブグループ内に蓄積される電荷のレベルを特定する、第１の間隔中に複数の行ライン−列ライン組み合わせをアクティブ化すること、及び、
前記部分読み出し動作の結果に基づいて条件付きで、第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することであって、それにより、完全読み出し動作で、前記感光素子のサブグループ内に蓄積される電荷の総合レベルを表すデジタル値の生成を可能にする、第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化すること、
を含む、方法。
【請求項１５】
前記感光素子のグループの前記少なくとも４つの感光素子は、共有浮動拡散器に切り替え可能に結合され、前記第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することにより、前記サブグループ内の前記感光素子のそれぞれから前記共有浮動拡散器に電荷を転送することができる、請求項１４に記載の方法。
【請求項１６】
前記第１の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することは、各組み合わせの前記行ラインに第１の電圧を印加することを含み、前記第２の間隔中に前記複数の行ライン−列ライン組み合わせを条件付きでアクティブ化することは、各組み合わせの前記行ラインに第２の電圧を印加することを含み、前記第２の電圧は前記第１の電圧よりも高い、請求項１４に記載の方法。
【請求項１７】
前記第１の電圧は閾値電荷レベルに対応し、前記第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することは、前記サブグループのうちの前記１つ又は複数の感光素子内に蓄積される電荷のレベルが、前記閾値電荷レベルを検出可能に超えるか否かに従って、前記第２の間隔中に各組み合わせの前記列ラインを条件付きでアクティブ化することを含む、請求項１６に記載の方法。
【請求項１８】
前記感光素子のグループは、第１の浮動拡散器に切り替え可能に結合される少なく２つの感光素子の第１の組と、第２の浮動拡散器に切り換え可能に結合される少なくとも２つの感光素子の第２の組とを含み、前記方法は、前記第２の間隔中、電荷を前記第１の組の感光素子のうちの少なくとも１つから前記第１の浮動拡散器に転送すること、及び、前記第２の間隔中、電荷を前記第２の組の感光素子のうちの少なくとも１つから前記第２の浮動拡散器に転送することを更に含む、請求項１４に記載の方法。
【請求項１９】
共有サンプルホールド記憶素子内に、前記第１及び第２の浮動拡散器内の電荷レベルの和を表すアナログ信号レベルを記憶すること、及び、
前記サンプルホールド記憶素子内に記憶される前記アナログ信号に少なくとも部分的に基づいて、前記デジタル値を生成すること、
を更に含む、請求項１８に記載の方法。
【請求項２０】
前記アナログ信号レベルを前記共有サンプルホールド記憶素子内に記憶することは、第１及び第２の列読み出し線を前記共有サンプルホールド記憶素子に同時に切り替え可能に結合することを含む、請求項１９に記載の方法。
【請求項２１】
集積回路イメージセンサであって、
感光素子のアレイと、
前記感光素子の各行に関連付けられた行ライン及び前記感光素子の各列に関連付けられた列ラインと、
制御回路と、
を含み、
前記制御回路は、（ｉ）第１の間隔中に複数の行ライン−列ライン組み合わせをアクティブ化することであって、それにより、部分読み出し動作で、少なくとも４つの感光素子のグループのうちの２つ以上のサブグループ内に蓄積される電荷のレベルを特定する、第１の間隔中に複数の行ライン−列ライン組み合わせをアクティブ化すること、及び、（ｉｉ）前記部分読み出し動作の結果に基づいて条件付きで、第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することであって、それにより、完全読み出し動作で、前記感光素子のサブグループ内に蓄積される電荷の総合レベルを表すデジタル値の生成を可能にする、第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化することを実行する、集積回路イメージセンサ。
【請求項２２】
前記感光素子のアレイ内に配置される複数の共有浮動拡散領域を更に含み、前記感光素子のグループのうちの少なくとも４つの感光素子は、前記複数の共有浮動拡散領域の第１の浮動拡散領域に切り替え可能に結合される、請求項２１に記載の集積回路イメージセンサ。
【請求項２３】
前記第２の間隔中に前記複数の行ライン−列ライン組み合わせを条件付きでアクティブ化する制御論理は、前記サブグループ内の前記少なくとも４つの感光素子と前記第１の浮動拡散領域との間に配置される素子を導通状態に切り換えて、前記サブグループに属する前記少なくとも４つの感光素子のそれぞれから前記第１の浮動拡散領域に電荷を転送できるようにすることを含む、請求項２２に記載の集積回路イメージセンサ。
【請求項２４】
前記第１の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化し、前記第２の間隔中に前記複数の行ライン−列ライン組み合わせを条件付きでアクティブ化する制御回路は、前記第１の間隔中に各組み合わせの前記行ラインに第１の電圧を印加し、前記第２の間隔中に各組み合わせの前記行ラインに第２の電圧を印加する行論理を含み、前記第２の電圧は前記第１の電圧よりも高い、請求項２１に記載の集積回路イメージセンサ。
【請求項２５】
前記第１の電圧は閾値電荷レベルに対応し、前記第２の間隔中に前記複数の行ライン−列ライン組み合わせをアクティブ化する制御回路は、前記サブグループのうちの前記１つ又は複数の感光素子内に蓄積される電荷のレベルが、前記閾値電荷レベルを検出可能に超えるか否かに従って、前記第２の間隔中に各組み合わせの前記列ラインを条件付きでアクティブ化する列論理を含む、請求項２４に記載の集積回路イメージセンサ。
【請求項２６】
前記感光素子のアレイ内に配置される複数の共有浮動拡散領域を更に含み、前記感光素子のグループは、前記複数の共有浮動拡散領域のうちの第１の浮動拡散領域に切り替え可能に結合される少なく２つの感光素子の第１の組と、前記複数の共有浮動拡散領域のうちの第２の浮動拡散領域に切り替え可能に結合される少なくとも２つの感光素子の第２の組とを含む、請求項２１に記載の集積回路イメージセンサ。
【請求項２７】
前記制御回路は、前記第２の間隔中、電荷を前記第１の組の感光素子のうちの少なくとも１つから前記第１の浮動拡散に転送できるようにし、前記第２の間隔中、電荷を前記第２の組の感光素子のうちの少なくとも１つから前記第２の浮動拡散に転送できるようにする論理を含む、請求項２６に記載の集積回路イメージセンサ。
【請求項２８】
前記制御回路は、サンプルホールド記憶素子のバンクと、前記バンクのうちの第１のサンプルホールド記憶素子内に、前記第１及び第２の浮動拡散内の電荷レベルの和を表すアナログ信号レベルを記憶する論理とを更に含む、請求項２７に記載の集積回路イメージセンサ。
【請求項２９】
前記制御回路は、前記第１のサンプルホールド記憶素子内に記憶される前記アナログ信号に少なくとも部分的に基づいて、前記デジタル値を生成するアナログ／デジタル変換器を更に含む、請求項２８に記載の集積回路イメージセンサ。
【請求項３０】
前記アナログ信号レベルを前記第１のサンプルホールド記憶素子内に記憶することは、第１及び第２の列読み出し線を前記第１のサンプルホールド記憶素子に同時に切り替え可能に結合することを含む、請求項２８に記載の集積回路イメージセンサ。
【請求項３１】
集積回路イメージセンサ内の動作方法であって、第１のピクセル読み出し動作中、第１の増幅器をピクセルに切り替え可能に結合すること、及び、第２のピクセル読み出し動作中、第２の増幅器を前記ピクセルに切り替え可能に結合することを含み、前記第２の増幅
器は前記第１の増幅器と異なる利得をもたらすものであり、
第１の増幅器を前記ピクセルに切り替え可能に結合することは、前記第１の増幅器を前記ピクセルの感光素子に切り替え可能に結合することを含み、前記第２の増幅器を前記ピクセルに切り替え可能に結合することは、前記第２の増幅器を前記ピクセルの前記感光素子に切り替え可能に結合することを含む、方法。
【請求項３２】
前記第１のピクセル読み出し動作中の前記ピクセルの信号読み出しが閾値を超えるか否かを判断することを更に含み、前記第２のピクセル読み出し動作中、前記第２の増幅器を前記ピクセルに切り替え可能に結合することは、前記第１のピクセル読み出し動作中の前記第１のピクセルの前記信号読み出しが前記閾値を超える場合、前記第２の増幅器を前記ピクセルの浮動拡散ノードに切り替え可能に結合することを含む、請求項３１に記載の方法。
【請求項３３】
前記第１のピクセル読み出し動作は前記第２のピクセル読み出し動作に先行し、前記第２の増幅器によってもたらされる利得は、前記第１の増幅器によってもたらされる利得よりも低い、請求項３１に記載の方法。
【請求項３４】
前記第１の増幅器を前記ピクセルに切り替え可能に結合することは、前記第１の増幅器を前記ピクセルの浮動拡散ノードに切り替え可能に結合することを含み、前記第２の増幅器を前記ピクセルに切り替え可能に結合することは、前記第２の増幅器を前記ピクセルの前記浮動拡散ノードに切り替え可能に結合することを含む、請求項３１に記載の方法。
【請求項３５】
前記第１及び第２の増幅器はそれぞれ、前記ピクセル内に同じトランジスタを含む、請求項３１に記載の方法。
【請求項３６】
集積回路イメージセンサであって、
ピクセルと、
第１の増幅器及び第２の増幅器と、
制御回路と、
を含み、
前記制御回路は、第１のピクセル読み出し動作中、前記第１の増幅器を前記ピクセルに切り替え可能に結合し、第２のピクセル読み出し動作中、前記第２の増幅器を前記ピクセルに切り替え可能に結合し、前記第２の増幅器は、前記第１の増幅器と異なる利得をもたらすものであり、
前記ピクセルは感光素子を含み、前記第１の増幅器を前記ピクセルに切り替え可能に結合する制御回路は、前記第１の増幅器を前記感光素子に切り替え可能に結合する回路を含み、前記第２の増幅器を前記ピクセルに切り替え可能に結合する制御回路は、前記第２の増幅器を前記感光素子に切り替え可能に結合する回路を含む、集積回路イメージセンサ。
【請求項３７】
前記ピクセルは浮動拡散ノードを含み、前記制御回路は、前記第１のピクセル読み出し動作中の前記ピクセルの信号読み出しが閾値を超えるか否かを判断する論理を含み、前記第２のピクセル読み出し動作中に前記第２の増幅器を前記ピクセルに切り替え可能に結合する制御回路は、前記第１のピクセル読み出し動作中の前記第１のピクセルの前記信号読み出しが前記閾値を超える場合、前記第２の増幅器を前記ピクセルの浮動拡散ノードに切り替え可能に結合する回路を含む、請求項３６に記載の集積回路イメージセンサ。
【請求項３８】
前記第１のピクセル読み出し動作は前記第２のピクセル読み出し動作に先行し、前記第２の増幅器によってもたらされる利得は、前記第１の増幅器によってもたらされる利得よりも低い、請求項３６に記載の集積回路イメージセンサ。
【請求項３９】
前記ピクセルは浮動拡散ノードを含み、前記第１の増幅器を前記ピクセルに切り替え可能に結合する制御回路は、前記第１の増幅器を前記浮動拡散ノードに切り替え可能に結合する回路を含む、前記第２の増幅器を前記ピクセルに切り換え可能に結合する制御回路は、前記第２の増幅器を前記浮動拡散ノードに切り替え可能に結合する回路を含む、請求項３６に記載の集積回路イメージセンサ。
【請求項４０】
前記ピクセルは複数のトランジスタを含み、前記第１及び第２の増幅器はそれぞれ、前記ピクセル内に前記複数のトランジスタのうちの同じ少なくとも１つのトランジスタを含む、請求項３６に記載の集積回路イメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電子イメージセンサの分野に関し、より詳細には、そのようなイメージセンサで使用されるサンプリングアーキテクチャに関する。
【背景技術】
【０００２】
ＣＭＯＳ又はＣＣＤセンサ等のデジタルイメージセンサは、複数の感光素子（「フォトセンサ」）を含み、各デジタルイメージセンサは、フォトセンサに入射した光子（「捕捉光」）を電荷に変換するように構成される。次に、電荷を、各フォトセンサによって捕捉された光を表すイメージデータに変換することができる。イメージデータは、捕捉光のデジタル表現を含み、操作又は処理されて、表示装置に表示可能なデジタルイメージを生成し得る。イメージセンサは、複数のピクセル領域（例えば、１つ又は複数のフォトセンサ及び付随する制御回路）に分割し得る物理的表面を有する集積回路（「ＩＣ」）に実装され、各ピクセル領域は、光を電気信号（電荷、電圧、電流等）に変換するように構成される。便宜上、イメージセンサ内のピクセル領域はイメージピクセル（「ＩＰ」）と呼ばれることもあり、ピクセル領域又はイメージピクセルの合計は、イメージセンサ領域と呼ばれる。イメージセンサＩＣは通常、イメージセンサ領域外部にもエリア、例えば、特定のタイプの制御回路、サンプリング回路、又はインタフェース回路を含む。大半のＣＭＯＳイメージセンサは、ピクセル電気信号をデジタルイメージデータに変換するＡ／Ｄ（アナログ／デジタル）回路を含む。Ａ／Ｄ回路は、イメージセンサ領域内又はその周辺に配置される１つ又は複数のＡＤＣ（アナログ／デジタル変換器）であることができる。
【図面の簡単な説明】
【０００３】
本明細書に開示される様々な実施形態は、限定ではなく例として示され、添付図面の図中、同様の参照番号は同様の要素を指す。
【０００４】
【図１】一実施形態によるイメージセンサの一部の断面を示す。
【図２】例えば、図１のレイアウトで有用な一実施形態による、複数のピクセル信号閾値を使用するアナログピクセルイメージセンサの部分アレイ回路を示す。
【図３】例えば、図１及び図２の実施形態で有用な一実施形態による、ピクセル信号をマルチビットデジタル変換に変換するように構成されるイメージセンサリード回路の一例を示す。
【図４】例えば、図１の断面並びに図２及び図３の回路を使用する一実施形態による、マルチビットアーキテクチャを用いるイメージセンサシステムの回路ブロック図の一例を示す。
【図５】例えば、図１の断面並びに図２及び図３を使用する一実施形態による、ＩＰアレイの周辺に配置されるリード回路アレイを有するイメージセンサシステムアーキテクチャの回路ブロック図の別の例を示す。
【図６ａ】例えば、図２のアレイ回路を使用する一実施形態による、図４及び図５への代替の２層イメージセンサシステムアーキテクチャの一例でのピクセルアレイＩＣの上面図を示す。
【図６ｂ】例えば、図３のリード回路を使用する一実施形態による、図４及び図５への代替の２層イメージセンサシステムアーキテクチャの一例でのプリプロセッサＩＣの上面図を示す。
【図６ｃ】一実施形態による、２層イメージセンサシステムアーキテクチャの一例での図６ａのピクセルアレイＩＣ及び図６ｂのプリプロセッサＩＣの部分断面を示す。
【図７】一実施形態による、図３のリード回路等のイメージセンサリード回路の動作を示す。
【図８】本明細書に記載のシステムで有用な一実施形態によるイメージ捕捉システムでのデータフローを示す。
【図９】一実施形態による、図３のリード回路等のイメージセンサリード回路によって使用される様々な時間的サンプリングポリシーを示す。
【図１０】非破壊的閾値超え検出動作が実行されて、相関二重サンプリングと併せた条件付きリセット動作を可能にする、改変４トランジスタピクセルの一実施形態を示す。
【図１１】図１０のプログレッシブ読み出しピクセル内の例示的なピクセルサイクルを示すタイミング図である。
【図１２】下に対応する概略断面図を示す、図１０のフォトダイオード、転送ゲート、及び浮動拡散の例示的な静電電位図を示す。
【図１３】下に対応する概略断面図を示す、図１０のフォトダイオード、転送ゲート、及び浮動拡散の例示的な静電電位図を示す。
【図１４】プログレッシブ読み出しピクセルアレイを有するイメージセンサ３００の一実施形態を示す。
【図１５Ａ】図１０〜図１４を参照して説明したプログレッシブ読み出しピクセルに関連して利用し得る代替の列読み出し回路実施形態を示す。
【図１５Ｂ】図１０〜図１４を参照して説明したプログレッシブ読み出しピクセルに関連して利用し得る代替の列読み出し回路実施形態を示す。
【図１５Ｃ】図１０〜図１４を参照して説明したプログレッシブ読み出しピクセルに関連して利用し得る代替の列読み出し回路実施形態を示す。
【図１６】追加のアレイを横切る制御線を必要とせずに、複数のデシメーションモードを可能にするように、図１０〜図１４の実施形態で開示される行及び列転送ゲート制御線に適用し得るクワッドピクセル共有浮動拡散イメージセンサアーキテクチャを示す。
【図１７】図１６に示されるクワッドピクセルアーキテクチャの例示的な物理的レイアウトを示す。
【図１８Ａ】図１６及び図１７のクワッドピクセルアーキテクチャに関して利用し得るカラーフィルタアレイ（ＣＦＡ）パターンを示す。
【図１８Ｂ】図１６及び図１７のクワッドピクセルアーキテクチャに関して利用し得るカラーフィルタアレイ（ＣＦＡ）パターンを示す。
【図１９】図１６に示される２×２クワッドピクセル構成を含むイメージセンサ内の完全解像度（非ビニング）モードピクセル読み出し動作の例示的なフェーズを示すタイミング図を提示する。
【図２０】図１６に示される２×２クワッドピクセル構成を含むイメージセンサ内のビニングモードピクセル読み出し動作の例示的なフェーズを示すタイミング図を提示する。
【図２１】カラーフィルタアレイと併せて４×１クワッドピクセルブロックの集まりに関して実行し得る代替のビニング戦略を示す。
【図２２】４×１クワッドピクセルブロックの選択された列からのアナログ信号読み出しの電圧ビニングを可能にするために適用し得る列相互接続アーキテクチャを示す。
【図２３】図２１及び図２２の４×１クワッドピクセルアーキテクチャ内のビニングモード読み出し動作の例示的なタイミング図を示す。
【図２４】図２１〜図２３を参照して説明されるデシメーション（ビニング）モードで動作可能な４×１クワッドピクセルブロックアレイを有するイメージセンサのより詳細な実施形態を示す。
【図２５Ａ】ピクセル列内で高利得部分読み出し及び略単一利得の完全読み出しを行うのに使用し得る利得選択可能（又はマルチ利得）読み出し回路の一実施形態を示す。
【図２５Ｂ】ピクセル列内で高利得部分読み出し及び略単一利得の完全読み出しを行うのに使用し得る利得選択可能（又はマルチ利得）読み出し回路の一実施形態を示す。
【図２５Ｃ】ピクセル列内で高利得部分読み出し及び略単一利得の完全読み出しを行うのに使用し得る利得選択可能（又はマルチ利得）読み出し回路の一実施形態を示す。
【図２６】図２５Ａのマルチ利得アーキテクチャ内でのハードリセット動作、積分動作、部分読み出し動作、及び（条件付き）完全読み出し動中の共通ソース利得構成及びソースフォロワ利得構成の交互の適用を示す例示的なタイミング図を提示する。
【図２７】ピクセル列内で高利得部分読み出し及び略単一利得完全読み出しを行うのに利用し得る利得選択可能（又はマルチ利得）読み出し回路の代替の実施形態を示す。
【図２８】上部読み出し回路と下部読み出し回路との間に配置されるピクセルアレイを有するイメージセンサの一実施形態を示す。
【図２９】イメージプロセッサ、メモリ、及びディスプレイと一緒に条件付きリセットイメージセンサを有するイメージングシステムの一実施形態を示す。
【図３０】イメージ処理動作に関連して図２９のイメージングシステム内で実行し得る例示的な動作シーケンスを示す。
【図３１】サムアンドルックアップイメージ再構築技法及び加重平均イメージ再構築技法での露光値（ＥＶ）とルクス単位での光強度との例示的な対数−対数プロットを示す。
【図３２】６０Ｈｚフレームレートで１０８０Ｐビデオをイメージングする状況での第１のＨＤＲ動作モードの一例を示す。
【図３３】６０Ｈｚフレームレートで１０８０Ｐビデオをイメージングする状況での第２のＨＤＲ動作モードの一例を示す。
【図３４】図３３で参照される積分時間比率を妨げずに、それでもなお更に広いダイナミックレンジを有する例示的な動作モードを示す。
【図３５】例えば、センサが電力／データレート低減モードで動作している場合、ユーザによるイメージの合成又はズームの設定等を可能にするのに適切であり得る例示的な「プレビューモード」を示す。
【図３６】フレーム間隔毎に最高で８回のサブ露光捕捉及び露光ポリシーの追加の柔軟性を可能にする（図３２〜図３５と同じイメージャ例で）例示的な３０Ｈｚ捕捉モードを示す。
【図３７】（ｉ）等しい露光時間と、フレーム毎に１つの条件付き読み出し／リセットとを有する４ｍｓ、４ｍｓシーケンスと、（ｉｉ）フレーム毎に１つの条件付き読み出し／リセットを有する０．７５ｍｓ、４ｍｓシーケンスとを含む２つの異なる１２０Ｈｚタイミング可能性の例を示す。
【図３８】密にグループ化されたサブ露光に適し得るインターリーブ捕捉モードを示す例示的なタイミング図である。
【図３９】図３２に示されるモードに類似する（すなわち、全ての露光間隔が４ｍｓ長であるという点で）が、４つのサブ露光間隔が同時に進行するモードでの例示的なタイミング図である。
【図４０】最大行レートが、フレーム毎に概ね４．５アレイスキャンをサポートするのに十分に高速であるデータレートモードでのセンサの動作の例示的なタイミング図である。
【図４１】可変露光スケジュールで動作可能であり、したがって、図４０に示される可変タイミング構成に従う動作に有用であるイメージセンサのブロック図を示す。
【図４２】様々なセンサ動作モードに柔軟性を可能にする例示的な行バッファ出力フォーマットを示す。
【図４３】データを首尾よく圧縮することができる場合、スキャンを加速化することができ、例示的な４スキャンよりも多数のスキャンを１フレームで完了することができるように、チャネルレートよりも高いＡＤＣ帯域幅を有するイメージセンサの例示的なスケジューリング図を示す。
【図４４】ストローブ光が優勢であり、周囲光積分時間が全てのピクセルで均一（又は等しい）ように、２つの無条件読み出しパスで囲まれた例示的なストローブウィンドウを示す。
【図４５】空間ブレンド露光モードでの例示的な露光タイミング図を示す。
【図４６】例示的なサブ露光ヒストグラムシーケンス及び露光最適化アルゴリズムを示す。
【発明を実施するための形態】
【０００５】
詳細な説明
幾つかのイメージセンサでは、光子応答を表し、ピクセル領域に入射した光から生じる電気情報（本明細書では「ピクセル信号」と呼ばれる）は、リード回路によってデジタルイメージデータ値に変換される。リード回路は、イメージセンサ内に存在することもでき、又はイメージセンサ外部に配置することもできる。幾つかの手法では、リード回路はイメージセンサ内に配置されて、リード回路に隣接するか、又はその近傍の１つ又は複数のピクセル領域がリード回路を使用することができる。イメージセンサ外部に配置されるリード回路の場合、リード回路に関連付けられた１つ又は複数のピクセル領域のピクセル信号をピクセル領域からリード回路に転送することができる。
【０００６】
各リード回路は、ピクセル領域をサンプリングし、サンプリングされたピクセル領域からピクセル信号を受信し、ピクセル信号を、ピクセル信号を表すマルチビットデジタル値に変換する。ピクセル信号又はピクセル信号を表すデジタル値が、サンプリング閾値を超える場合、ピクセル信号に関連付けられたピクセル領域に記憶されたピクセル信号は、（例えば、ピクセル領域に関連付けられた感光素子をリセットすることにより）リセットされる。ピクセル信号又はデジタル値がサンプリング閾値を超えない場合、ピクセル領域に記憶されるピクセル信号はリセットされない。ピクセル領域のサンプリング及びピクセル信号がサンプリング閾値を超える場合のみピクセル領域におけるピクセル信号をリセットすることは、本明細書では「条件付きリセットを用いる非破壊的サンプリング」と呼ばれる。
【０００７】
イメージセンサ概説
図１は、一実施形態で有用なイメージセンサ２５の部分断面を示す。イメージセンサ２５では、マイクロレンズアレイ１０及びカラーフィルタアレイ１２（カラー撮像に有用）を通る光は、イメージセンサのシリコンセクション２０に入射する。マイクロレンズ（又は他の集束光学系）及びカラーフィルタの使用は、任意選択的であり、本明細書では、例示目的のためだけに示される。シリコン２０はフォトダイオード（図示せず）を含み、フォトダイオードは、シリコンによって吸収される光子によって生成される電荷を収集し、フォトダイオードを動作させるトランジスタ（これも図示せず）にアクセスする。ピクセルアレイＩＣ配線１４は、信号及び供給電圧をアレイ内でルーティングするのに使用される接続を提供する。示されるように、イメージセンサ２５は背面照射型（ＢＳＩ）センサである。これは集積回路における配線層及び主に能動的な回路構成とは逆側から光がシリコンに入るためである。任意選択的に、ピクセルアレイＩＣ配線１４は、前面照射型（ＦＳＩ）の場合、カラーフィルタアレイ１２とシリコン２０との間に配置することができる（主な能動回路構成が、図１の向きでシリコンの「上部」内にある）。
【０００８】
イメージセンサ２５は複数のＩＰ（「イメージピクセル」）を含み、ＩＰ１〜ＩＰ３が示され、マイクロレンズアレイ１０のレンズによって収集された光がそれぞれＩＰに入射する。各ＩＰは、シリコン２０内に埋め込まれた１つ又は複数のフォトダイオードを含む。シリコン２０に入る少なくとも幾つかの光子は、シリコン内の電子−正孔対に変換され、その結果生成される電子（又は代替の実施形態では正孔）がＩＰによって収集される。本明細書での説明では、簡潔にするために、このプロセスをＩＰによる光の捕捉及びイメージデータへの変換と呼ぶことにする。イメージセンサの各ＩＰは、イメージセンサの表面面積の一部を表し、イメージセンサのＩＰは、列及び行の様々なアレイに編成し得る。ＣＭＯＳ又はＣＣＤイメージピクセル技術では、各ＩＰ（例えば、各フォトセンサ）は、ＩＰに入射した光を電荷に変換し、電荷を電圧又は電流に変換するように構成される読み出し回路を含む。一実施形態では、イメージセンサの各ＩＰによって捕捉される光は、関連付けられたデジタルイメージのイメージデータの一ピクセルを表すが、他の実施形態では、複数のＩＰからのイメージデータを結合して、より少数（１つ又は複数）のピクセルが表される（ダウンスケーリング）。
【０００９】
イメージセンサ２５は、ＩＰアレイ外部に構成要素を含み得る。同様に、ＩＰアレイの部分は、光を電荷に変換しない構成要素を含み得る。ＩＰによって画定される合計領域をイメージセンサ領域と呼ぶことにする。本明細書に記載のように、イメージセンサは、増幅器と、アナログ／デジタル変換器（「ＡＤＣ」）と、コンパレータと、コントローラと、カウンタと、蓄積器と、レジスタと、トランジスタと、フォトダイオード等を含み得る。異なるアーキテクチャでは、これらの構成要素の幾つかは、イメージセンサ領域内又はイメージセンサ領域外に配置し得る。これらの実施形態では、レンズ（マイクロレンズアレイ１０のレンズ等）は、光を、例えば増幅器、コンパレータ、コントローラ、及び他の構成要素ではなく、ＩＰ内の実際の感光素子に向けるように構成し得る。
【００１０】
上述したように、イメージセンサは複数ＩＰのアレイを含み得る。各ＩＰは、光（例えば、１つ又は複数の光子）に応答して、対応する電荷を捕捉して格納する。一実施形態では、ＩＰをサンプリングすると、ＩＰに格納された電荷を表すピクセル信号がサンプリング閾値を超える場合、ピクセル信号は、ピクセル信号に対応するデジタル値に変換され、ＩＰに格納された電荷はリセットされる。代替的には、ＩＰをサンプリングすると、ＩＰに格納された電荷を表すピクセル信号は、ピクセル信号を表すデジタル値に変換され、デジタル値がサンプリング閾値を超える場合、ＩＰによって格納された電荷はリセットされる。他の実施形態では、アナログ／デジタル変換が開始され、閾値を超えるか否かの判断に十分な変換が完了すると、変換を続けるか否かが判断される。例えば、逐次近似レジスタ（「ＳＡＲ」）ＡＤＣでは、閾値が最上位ビットパターンに等しい場合、パターンが分解されるとすぐに、変換を続けて、ピクセルのリセットを実行するか、それとも変換を止めるかを判断することができる。ピクセル信号又はピクセル信号を表すデジタル値がサンプリング閾値を超えるか否かの判断は、ピクセル信号又はデジタル値をサンプリング閾値と比較するように構成されるコンパレータの使用を通して下すことができる。
【００１１】
図２は、一実施形態による、複数のピクセル信号閾値を用いるアナログピクセルイメージセンサを示す。図２のイメージセンサはＣＭＯＳセンサであり、ＩＰアレイ４０を含む。ＩＰアレイは任意の数の列及び行を含むことができ、列毎及び行毎に任意の数のＩＰを有する。ＩＰアレイ内の完全又は部分的なＩＰ列を表すＩＰ列５０が図２で強調表示される。ＩＰ列５０は、列ライン５５を介して通信可能に結合される複数のＩＰを含む。ＩＰ列６０は、ＩＰアレイ内のＩＰを表すＩＰが図２で強調表示される。
【００１２】
ＩＰ６０は、フォトダイオード６５を、露光の準備としてフォトダイオードをプレチャージし、露光後にサンプリングできるようにする制御要素と一緒に含む。動作に当たり、トランジスタ７０は、オンに切り替えられて、フォトダイオードの陰極を電圧源に結合し、したがって、フォトダイオードの陰極をプレチャージ電圧に「プレチャージ」する。トランジスタ７０は、露光間隔前又はその開始時にオフに切り替えられる。トランジスタ７０がオフである状態で、陰極電圧は、光子衝突に応答して増分的に放電し、検出された光の量に比例してフォトダイオード電位ＶＤＥＴを低減する。露光間隔の終わりに、アクセストランジスタ７２はオンに切り換えられて、フォトダイオード電位を表す信号を、フォロワトランジスタ７４を介して列ライン５５にピクセル信号８０として増幅／駆動できるようにする。
【００１３】
ＡＤＣ８５は、列ライン５５に介してＩＰ列５０に通信可能に結合される。図２の実施形態では、ＡＤＣはピクセルアレイ４０の縁部に配置され、ＩＰアレイが配置されるイメージセンサ内又は外に配置し得る。ＡＤＣは、ＩＰ６０からピクセル信号８０（アナログフォトダイオード電位の表現）を受信する。ＡＤＣは、ピクセル信号をデジタル化して、ピクセル信号を表す３ビットデジタル値（「Ｐｉｘ［２：０］」）にデジタル化する。ＡＤＣは、７ピクセル閾値である閾値１〜閾値７（本明細書では「ＶＴ１〜ＶＴ７」と呼ぶ）を含む。ピクセル信号の大きさが、Ｖｐｒｅ未満であるが、ＶＴ１よりも大きい場合、ＡＤＣはピクセル信号をデジタル値「０００」に変換する。ＶＴ１未満であるが、ＶＴ２よりも大きいピクセル信号はデジタル値「００１」に変換され、ＶＴ２とＶＴ３との間のピクセル信号は「０１０」に変換され、「１１１」に変換されるＶＴ７未満のピクセル信号まで同様である。
【００１４】
図２の実施形態では、連続ピクセル閾値間の電位差は、概ね同じである（例えば、ＶＴ３−ＶＴ４≒ＶＴ５−ＶＴ６）。換言すれば、ピクセル閾値はＶＴ１とＶＴ７との間で線形に分布する。さらに、図２の実施形態では、ＶｐｒｅとＶＴ１との電位差は、連続ピクセル閾値間の電位差よりも大きい（例えば、Ｖｐｒｅ−ＶＴ１＞ＶＴ３−ＶＴ４）が、他の実施形態では、全てのステップは等しい。Ｖｐｒｅ−ＶＴ１＞ＶＴ３−ＶＴ４であるようなＶＴ１の選択により、例えば、ＩＰサンプリング時の暗騒音の影響が低減される。図２の実施形態でのＶＴ７とＶｆｌｏｏｒとの電位差も、連続ピクセル閾値間の電位差よりも大きくすることができる（例えば、ＶＴ７−Ｖｆｌｏｏｒ＞ＶＴ３−ＶＴ４）。最後に、線形閾値間隔の代わりに、所与の実施形態は、閾値を指数的に、例えば、各閾値間隔が１つ下の閾値間隔の２倍になるように離間することができる。複数のＡＤＣサンプルを蓄積してイメージを形成するシステムでは、指数的離間は、蓄積前に線形値に変換される。
【００１５】
Ｖｆｌｏｏｒは、フォトダイオード６５の陰極電圧がもはや、光子衝突に応答して線形に放電しないピクセル飽和閾値を表す。線形感度領域９０内のピクセル信号の場合、デジタル値へのピクセル信号の変換をグラフ９５に示す。検出可能な光子衝突最大数（すなわち、ピクセル飽和点）が、フォトダイオードの容量、ひいてはフォトダイオードの物理的サイズに比例することに留意されたい。したがって、従来のセンサ設計では、フォトダイオードフットプリントは、所与の用途で必要とされるダイナミックレンジによって決まり、縮小するプロセスジオメトリに伴ってあまりスケーリングされない。
【００１６】
イメージの捕捉中、一実施形態では、ＩＰ列５０内の所与の１つ又は複数の行及びＩＰアレイ４０内の互いの列のＩＰが連続してサンプリングされ、それぞれに関連付けられたピクセル信号は、各列に関連付けられた１つ又は複数のＡＤＣを使用してデジタル値に変換される。ＡＤＣによって出力されたデジタル値は、イメージ捕捉期間中に蓄積され（幾つかの実施形態では、以下に説明するように条件付きで）、記憶される。図２に示される以外の他のタイプ及び構成のＩＰをイメージセンサシステムに使用することもできる。例えば、トランジスタ７０、７２、及び７４とは異なる配置のトランジスタを使用することができる。さらに、１つのＡＤＣ８５が、ＩＰ列５０と併せて図２に示されるが、他の実施形態では、２つ以上のＡＤＣをＩＰ列毎に使用することができ、異なるＡＤＣ群が、ＡＤＣ列のアレイ行の異なるセクションにサービングする。ＡＤＣ（リード回路の形態）及びＩＰの追加の組み合わせについて、更に詳細に以下に説明する。最後に、ＡＤＣの出力（例えば、図２の実施形態のＰｉｘ［２：０］）は、任意のマルチビット長であることができ、ＶｐｒｅとＶｆｌｏｏｒとの間で任意のように分布する任意の数の閾値に関連付けることができる。
【００１７】
マルチビットサンプリング及び条件付きリセットを用いるイメージセンサシステム
図３は、一実施形態によりピクセル信号をマルチビットデジタル変換に変換するように構成されるイメージセンサリード回路の一例を示す。図３の実施形態は、ＩＰ１００、ＩＰメモリ１１６、及びリード回路１１０を示し、リード回路はＡＤＣ／コンパレータ回路１１２（以下、「ＡＤＣ／コンパレータ」）及び加算器１１４を含む。他の実施形態では、図３の方法が追加、より少数、及び／又は異なる構成要素を含むことが可能なことに留意されたい。例えば、ＡＤＣ／コンパレータは、別個の構成要素として実施することができ、加算器はリード回路外部に配置することができる。
【００１８】
ＩＰ１００は、イメージセンサ内のＩＰを表し、例えば、図２のＩＰ６０であることができる。ＩＰ１００は、例えば、外部制御論理から１つ又は複数の制御信号を受信する。制御信号は、例えば、ＩＰをＶｐｒｅにリセットし、ＩＰの感光素子の光への露光をイネーブルして、Ｖｐｒｅに相対して電荷を記憶させることにより、ＩＰがイメージ捕捉を開始できるようにし得る。同様に、制御信号は、例えば、イメージ捕捉期間の経過後、ＩＰの感光素子の光への露光をディセーブルすることにより、ＩＰがイメージ捕捉を終えることができるようにし得る。制御信号は、ＩＰによるピクセル信号の出力及びリード回路によるピクセル信号の、ピクセル信号を表すデジタル値への続く変換（本明細書では以下、「ＩＰのサンプリング」又は「ピクセル信号のサンプリング」と呼ぶ）を可能にすることもでき得る。上述したように、ピクセル信号は、積分された電荷（例えば、ソースフォロワ電圧、増幅電圧、又は積分電荷に比例する成分を有する電流）の表現であることができる。
【００１９】
ＩＰ１００は、例えば、外部制御論理からリセット信号を受信する。リセット信号は、例えばイメージ捕捉期間の開始時に、ＩＰによって格納された電荷をＶｐｒｅにリセットする。ＩＰは、条件付きリセット信号もＡＤＣ／コンパレータ１１２から受信する（幾つかの回路では、条件付きリセット及び初期リセットは、共通の回路を使用して供給される）。条件付きリセット信号は、例えば、イメージ捕捉期間中、ＩＰサンプリング時にピクセル信号がサンプリング閾値を超えることに応答して、ＩＰによって格納された電荷をリセットする。他の実施形態では、条件付きリセット信号が異なるエンティティから受信されることに留意されたい。一実施態様では、ＡＤＣ／コンパレータは、ピクセル信号がサンプリング閾値を超えると判断し得、外部制御論理が条件付きリセット信号をＩＰに出力できるようにし得、そのような実施形態では、リセット信号（行毎の信号）及び条件付きリセット信号（列毎の信号）は、ＩＰによってＡＮＤ演算して、全てのリセットを開始し得る。簡潔にするために、残りの説明は、ＡＤＣ／コンパレータが条件付きリセット信号をＩＰに提供する実施形態に制限される。
【００２０】
リード回路１１０は、閾値信号、サンプル信号（又は「サンプルイネーブル信号」）、比較信号（又は「比較イネーブル信号」）、残余信号（又は「残余イネーブル信号」）、及びリセット信号を、例えば、外部制御論理から受信するとともに、ピクセル信号をＩＰ１００から受信する。ＩＰ１００に対応するＩＰメモリ要素１１６は、加算器１１４による読み出し／書き込み及び外部読み出しに選択する読み出し信号を受信する。ＡＤＣ／コンパレータ１１２は、１つ又は複数のサンプル信号の受信に応答して、ＩＰ１００をサンプリングする。イメージ捕捉中、ＡＤＣ／コンパレータは、様々なサンプリング間隔で、例えば、周期的に、又は予め定義されるサンプリング間隔パターン（本明細書では、「サンプリングポリシー」と呼ばれる）に従ってサンプル信号を受信する。代替的には、ＡＤＣ／コンパレータによって受信されるサンプル信号は、サンプリングポリシーを含むことができ、ＡＤＣ／コンパレータは、サンプリングポリシーに基づいてＩＰをサンプリングするように構成することができる。他の実施形態では、ＩＰは１つ又は複数のサンプル信号を受信し、受信したサンプル信号に基づいてピクセル信号を出力する。更に他の実施形態では、受信するサンプリング信号から独立して、ＩＰは、周期的に、若しくはサンプリングポリシーに従ってピクセル信号を出力し、又はＡＤＣ／コンパレータは、周期的に、若しくはサンプリングポリシーに従ってピクセル信号をサンプリングする。ＡＤＣ／コンパレータは、ＩＰからのピクセル信号サンプリング前に、ＩＰからピクセル信号を要求することができる。
【００２１】
ＩＰのサンプリング中、ＡＤＣ／コンパレータ１１２は、ピクセル信号をＩＰから受信し、ピクセル信号を、ピクセル信号を表すマルチビットデジタル値に変換（任意選択的に、幾つかの実施形態では、サンプリング閾値を超えるピクセル信号に基づいて）する。ピクセル信号がサンプリング閾値を超える場合、ＡＤＣ／コンパレータは、ＩＰに格納された電荷をリセットする条件付きリセット信号を出力する。ピクセル信号がサンプリング閾値を超えない場合、ＡＤＣ／コンパレータは、ＩＰに格納された電荷をリセットする条件付きリセット信号を出力しない。サンプリング閾値は、イメージ捕捉中に変更することができ、閾値信号を介して受信することができ、又は所与のイメージ捕捉に予め決定若しくは予め設定することができる。１つのサンプリング閾値を複数のイメージ捕捉中に使用してもよく、異なるサンプリング閾値を異なるイメージ捕捉に使用してもよく、複数のサンプリング閾値を単一のイメージ捕捉中に使用してもよい。一実施形態では、サンプリング閾値は、検出された変化しつつある光の状況に応じて変更される（例えば、サンプリング閾値は、低光状況に応答して低減することができ、高光状況に応答して増大することができる）。
【００２２】
一実施形態では、サンプリング閾値はアナログ信号閾値である。この実施形態では、ＡＤＣ／コンパレータ１１２は、アナログコンパレータを含み、ピクセル信号をサンプリング閾値と比較して、ピクセル信号がサンプリング閾値を超えるか否かを判断する。ピクセル信号が、ＩＰ１００によって格納されている電荷を表す電圧を含む場合、サンプリング閾値は、ピクセル信号がサンプリング閾値未満である場合に超えられる。図２の実施形態を一例として使用して、ＡＤＣ／コンパレータのサンプリング閾値が閾値４である場合、ピクセル信号は、閾値４に関連付けられた電圧未満の電圧を含む場合のみ、サンプリング閾値を超える。
【００２３】
一実施形態では、サンプリング閾値はデジタル信号閾値である。この実施形態では、ＡＤＣ／コンパレータ１１２は、デジタルコンパレータを含み、まず、ピクセル信号を表すデジタル値にピクセル信号を変換する。次に、ＡＤＣ／コンパレータは、デジタル値をサンプリング閾値と比較して、ピクセル信号がサンプリング閾値を超えるか否かを判断する。図２の実施形態を一例として使用して、「１０１」のサンプリング閾値の場合、ＡＤＣ／コンパレータがピクセル信号をデジタル値「００１」に変換する（ピクセル信号が閾値１と閾値２との間にあることを示す）とき、ピクセル信号はサンプリング閾値を超えず、条件付きリセット信号は出力されない。しかし、ＡＤＣ／コンパレータがピクセル信号デジタル値「１１０」に変換する（ピクセル信号が閾値６と閾値７との間にあることを示す）場合、ピクセル信号はサンプリング閾値を超え、条件付きリセット信号が出力される。
【００２４】
別の実施形態では、サンプリング閾値は、ピクセル信号の完全なデジタル変換前に評価することができるデジタル信号閾値である。これは、ピクセルのより高速の条件付きリセット及び／又は必要なＡＤＣ動作を回避することによる電力節減を可能にするため、幾つかの実施形態又は使用事例で有利であり得る。例えば、逐次近似レジスタＡＤＣを用いる場合、複数のクロックサイクルが、ピクセル信号のデジタル表現を分解するために使用される。第１のクロックサイクルは最上位ビットを分解し、第２のクロックサイクルは次の最上位ビットを分解し、全てのビット位置が分解されるまで同様である。図２の実施形態を一例として使用すると、サンプリング閾値「１００」の場合、閾値が満たされるか否かの判断は、第１のＳＡＲ  ＡＤＣクロックサイクル後に下すことができる。サンプリング閾値「１１０」の場合、閾値が満たされるか否かの判断は、第２のＳＡＲ  ＡＤＣクロックサイクル後に下すことができる。例えば、ビット深度６ビット又は８ビットを有する実施形態では、１つ又は２つの変換サイクル後にリセット判断をすることにより、大きな時間／電力節減に繋がり、これは、０である１つ又は複数のＬＳＢを有するサンプリング閾値を選択することによって実現することができる。
【００２５】
一実施形態では、行毎比較信号が各ＡＤＣ／コンパレータ「比較」信号入力に供給され、ＡＤＣ／コンパレータに、比較の実行に適切なクロックサイクルを通知する。比較信号がアサートされる場合、比較は、アナログ／デジタル変換の現在状態に基づいて実行される。閾値がＡＤＣ／コンパレータ１１２の比較によって満たされる場合、条件付きリセット信号がＩＰ１００及び加算器１１４に対してアサートされ、ＳＡＲ  ＡＤＣはピクセル信号の変換を続ける。閾値が満たされない場合、条件付きリセット信号はアサートされず、比較信号と併せて使用されて、ＳＡＲ  ＡＤＣのクロック信号をゲーティングして、変換を終了させることができる。
【００２６】
ＡＤＣ／コンパレータ１１２は、受信したピクセル信号を表すデジタル値を加算器１１４に出力する（本明細書では、「デジタル変換」と呼ばれる）。ＡＤＣ／コンパレータ１１２は、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えることに応答して、デジタル変換を出力することができる。条件付きリセット信号をイネーブルとして使用して、デジタル変換をロードし、それをＩＰ１００に対応するＩＰメモリ１１６ロケーション（この実施形態では、読み出し線のアドレス選択により、複数のそのようなロケーションから選択される）に追加するように加算器１１４に通知することができる。他の実施形態では、ＡＤＣ／コンパレータは、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えるか否かに関係なく、ＩＰ１００の各サンプリング中にデジタル変換を出力する。これらの実施形態では、加算器は、サンプリング閾値を超えるピクセル信号に関連付けられたデジタル変換を蓄積し、サンプリング閾値を超えないピクセル信号に関連付けられたデジタル変換を無視するように構成することができる。代替的に、閾値が、例えば、図２の「００１」に設定される場合、加算器は、ＩＰ１００が読み取られる都度、デジタル変換をＩＰメモリ１１６に無条件で加算することができ、それでもなお正確な結果を生成する。
【００２７】
一実施形態では、ＡＤＣ／コンパレータ１１２は、残余信号アサート（比較信号がアサートされない状態で）の受信に応答して、デジタル変換も出力する。残余信号アサートは、イメージ捕捉の終わりに関連付けられ、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えるか否かに関係なく、ＡＤＣ／コンパレータによる完全なデジタル変換の加算器１１４への出力をイネーブルし、条件付きリセットをアサートする。残余信号は、ＩＰ１００によって受信されるが、捕捉期間の終わりに閾値を超えない光に関連付けられたイメージ情報の損失を回避し得ることができる。そうでなければ、受け取ったそのような光を表すピクセル信号がサンプリング閾値を超えない場合、ＡＤＣ／コンパレータは、ピクセル信号に関連付けられたデジタル変換を出力しないことがあり、ＩＰによって格納された電荷は、条件付きリセット信号（残余信号のアサートによってもトリガーされる）によってリセットされない。デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えるか否かに関係なく、ＡＤＣ／コンパレータがデジタル変換を加算器に出力する実施形態では、加算器は残余信号を受信することができ、信号の受信に応答して、捕捉期間の終わりに受信したピクセル信号に関連付けられたデジタル変換を蓄積するように構成することができる。
【００２８】
加算器１１４は、捕捉期間中に受信したデジタル変換を蓄積するように構成される。上述したように、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超える場合のみ、ＡＤＣ／コンパレータ１１２がデジタル変換を出力する実施形態では、加算器は、受信した全てのデジタル変換（残余信号の受信に応答して、ＡＤＣ／コンパレータによって出力される追加のデジタル変換を含む）をＩＰメモリ１１６に蓄積する。ＡＤＣ／コンパレータが、各受信ピクセル信号に関連付けられたデジタル変換を出力する実施形態では、加算器は、サンプリング閾値を超えるピクセル信号に関連付けられたデジタル変換に、残余信号の受信に応答して、ＡＤＣ／コンパレータによって出力されるデジタル変換を加えたもののみをＩＰメモリ１１６に蓄積し、そのような実施形態では、加算器が、いつピクセル信号がサンプリング閾値を超えるか、及びいつ残余信号が受信されるかを認識する必要があり、簡潔にするために本明細書でこれ以上考察しない。
【００２９】
加算器１１４は、リセット／加算制御シグナリングを、例えば、外部制御論理から受信する。リセット信号の受信（例えば、イメージ捕捉期間の開始時）に応答して、蓄積器は全てのゼロを選択されたＩＰメモリロケーション１１６に記憶し、受信したデジタル変換の蓄積をイメージデータとして記憶する。加算器は、リセット信号も受信し、受信したデジタル変換の蓄積をリセットする。
【００３０】
代替の実施形態では、加算器はリード回路１１０の外部に配置される。例えば、ＡＤＣ／コンパレータは、変換ストリームを、蓄積機能を供給する別個の回路へのデジタルチャネル（例えば、他のＡＤＣからの他の変換と多重化される）に出力する。そのような場合、ＡＤＣ／コンパレータは、「変換なし」の場合のシンボルも出力しなければならず、これは０であることができる。一可能性は、デジタルチャネルインタフェース内の回路（例えば、図４のＰＨＹ１３４）がデジタル変換を符号化して、帯域幅を低減することである。一実施形態では、「変換なし」は「００」として出力され、上限を超えるＡＤＣ変換は「０１」として出力され、他の全てのＡＤＣ変換は「１ｘｘｘｘｘｘ」として出力され、ここで、ｘはＡＤＣ変換の解決ビットの１つを表し、ｘ位置の数はＡＤＣのビット深度に等しい。
【００３１】
一実施形態では、ＩＰは、同じ線上でピクセル信号を出力し、条件付きリセットを受信するように構成される。この実施形態では、ＩＰ及びＡＤＣ／コンパレータ１１２は代替的に、ピクセル信号及び条件付きリセットを共有線上に駆動する。例えば、ＩＰは、サンプル期間の第１の部分中、ピクセル信号を共有線上で出力することができ、サンプル期間の第２の部分中、条件付きリセットを共有線上で受信することができる。最後に、ＡＤＣ／コンパレータは、閾値信号、サンプル信号、及び残余信号を共有線上で受信することができる。例えば、ＡＤＣ／コンパレータは、イメージ捕捉の開始時に閾値信号を受信することができ、イメージ捕捉期間全体を通してサンプル信号を受信することができ、捕捉期間の終了時に残余信号を受信することができる。ＩＰによって受信されるリセット信号が、蓄積器１１４によって受信されるものと同じリセット信号であることができ、共有線上で受信可能なことにも留意されたい。
【００３２】
図４は、一実施形態における、マルチビットアーキテクチャを使用するイメージセンサシステムの実施形態の一例を示す。図４のイメージセンサシステム１２０は、イメージセンサ領域１２５、リード回路アレイ１３０、制御論理１３０、及び物理シグナリングインタフェース１３４を含む。他の実施形態では、イメージセンサシステムは、図４の実施形態に示されるよりも少数、追加、又は異なる構成要素を含み得る（例えば、回路は集積されたメモリ１１６を有し得る）。図４に示されるイメージセンサシステムは、単一のＩＣとして実施することもでき、又は複数のＩＣとして実施することもできる（例えば、イメージセンサ領域及びリード回路アレイを別個のＩＣに配置することができる）。さらに、様々な構成要素（リード回路アレイ、制御論理、及び物理シグナリングインタフェース等）をイメージセンサ領域１２５内に集積することもできる。
【００３３】
例のために、イメージセンサシステム１２０及びイメージセンサシステムに通信可能に結合されるホストＩＣ（図４に示されず）は、カメラ内のプライマリイメージ取得構成要素（例えば、モバイル装置内の静止画カメラ又はビデオカメラ、コンパクトカメラ、デジタルＳＬＲカメラ、スタンドアロン又はプラットフォームウェブキャム、高精細ビデオカメラ、監視カメラ、自動車カメラ等）を形成すると仮定される。イメージセンサＩＣ及びホストＩＣは、より一般的には、単独で、又は制限ではなく、計測機器、医療機器、ゲームシステム又は他の消費者電子装置、軍事及び産業用撮像システム、輸送関連システム、スペースベースの撮像システム等を含む略あらゆる撮像システム又は装置内の同様若しくは異なる撮像構成要素と一緒に配置することができる。イメージセンサシステムの動作は一般に、光へのＩＰの露光を通してのイメージ又はフレームの捕捉、露光の結果として格納された電荷のイメージデータへの変換、及び記憶媒体へのイメージデータの出力を含む。
【００３４】
イメージセンサ領域１２５は、Ｎ行（０〜Ｎ−１のインデックスを有する）及びＭ列（０〜Ｍ−１のインデックスを有する）を含むＩＰアレイ１２７を含む。物理シグナリングインタフェース１３４は、ホストＩＣ（例えば、汎用プロセッサ、専用プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又はイメージセンサＩＣを制御するように構成される任意の他の制御構成要素）からコマンド及び構成情報を受信するように構成され、受信したコマンド及び構成情報を制御論理１３２に提供するように構成される。物理シグナリングインタフェースは、リード回路アレイ１３０からイメージデータを受信し、受信したイメージデータをホストＩＣに出力するようにも構成される。
【００３５】
制御論理１３２は、コマンド及び構成情報を物理シグナリングインタフェース１３４から受信するように構成されるとともに、イメージセンサシステム１２０の動作及び機能を操作するように構成される信号を送信するように構成される。例えば、イメージ又はフレームを捕捉するコマンドの受信に応答して、制御論理は、一連の露光信号（ＩＰにリセットさせるように構成される）及びサンプル信号（リード回路アレイ１３０内のリード回路に、ＩＰアレイ１２７内のＩＰからのピクセル信号をサンプリングさせるように構成される）を出力して、イメージセンサシステムによるイメージ又はフレームの捕捉をイネーブルし得る。同様に、イメージセンサシステムを初期化又はリセットするコマンドの受信に応答して、制御論理は、ＩＰアレイ内の各ＩＰをリセットするように構成されるリセット信号を出力して、各ＩＰにあらゆる蓄積電荷を放電させ得る。制御論理によって生成される制御信号は、サンプリングする、ＩＰアレイ内の特定のＩＰを識別し、ＩＰに関連付けられたリード回路の機能を制御するか、又はイメージセンサシステムに関連付けられた任意の他の機能を制御し得る。制御論理は、イメージセンサ領域１２５の外部として図４に示されているが、上述したように、制御論理の全て又は部分は、イメージセンサ領域内でローカルに実施してもよい。
【００３６】
制御論理１３２は、イメージセンサ領域１２５内の各ＩＰの制御信号及びリセット信号を出力する。図４の実施形態に示されるように、イメージピクセルＩＰ［Ｘ］［Ｙ］内の各ＩＰは、未処理並列制御［Ｘ］信号（各ＩＰの「行」選択制御信号に対応する）及び未処理並列リセット［Ｘ］信号を制御論理から受信して、ＩＰをリセットし、ここで、「Ｘ」及び「Ｙ」は、イメージセンサ領域内のＩＰの座標を指す。任意の所与のＩＰで受信される制御信号及びリセット信号はそれぞれ、図４の実施形態でインデックス付与されるように、１ビットのみであるが、そのようなインデックス付与は簡潔にすることのみを目的として行われており、これらの信号が実際には任意の幅又は寸法であり得ることを理解されたい。
【００３７】
リード回路アレイ１３０はＭ個のリード回路を含み、各リード回路は、ＩＰアレイ１２７内のＩＰ列からピクセル信号を受信するように構成される。他の実施形態では、リード回路アレイが、図５ａ、図５ｂ、及び図５ｃで考察されるように、各ＩＰ列からピクセル信号を受信するように構成された複数のリード回路を含むことが可能なことに留意されたい。ピクセル信号バスは、ＩＰアレイ内の各ＩＰ列のＩＰを、リード回路アレイ内のＩＰ列に関連付けられたリード回路に結合する。各ＩＰは、ＩＰによって生成されたピクセル信号をピクセル信号バスに出力するように構成され、各リード回路は、リード回路に関連付けられたＩＰ列内のＩＰからのピクセル信号をサンプリングするように構成される。例えば、リード回路０は、ピクセル信号バス０からのピクセル信号をサンプリングするように構成され、以下同様である。リード回路アレイ内の各リード回路は、リード回路に関連付けられたＩＰ列内のＩＰからピクセル信号を繰り返しサンプリングすることができる（例えば、複数のパスにわたり連続したＩＰからのピクセル信号を順にサンプリングすることにより）か、又は所定の非逐次順に従ってピクセル信号をサンプリングすることができる。一実施形態では、リード回路は、複数のピクセル信号を同時にサンプリングすることができる。図３及び図４の実施形態には示されていないが、リード回路は、蓄積値をイメージデータとして出力する前に、蓄積デジタル値を記憶するように構成されるメモリを更に含むことができる。
【００３８】
条件付きリセットバスは、ＩＰアレイ１２７内の各ＩＰ列のＩＰを、各ＩＰ列に関連付けられたリード回路に結合する。ＩＰ列内のＩＰからのピクセル信号をサンプリングした後、サンプリングされたピクセル信号がサンプリング閾値を超える場合、ＩＰ列に関連付けられたリード回路は条件付きリセット信号を生成する。例えば、ＩＰ列内のＩＰが、そのＩＰをリード回路に結合するピクセル信号バスを介してＩＰ列に関連付けられたリード回路にピクセル信号を出力する場合、及びリード回路により、ピクセル信号がサンプリング閾値を超えると判断される場合、リード回路は、そのリード回路をＩＰに結合する条件付きリセットバスを介して条件付きリセット信号をＩＰに出力し、ＩＰはＩＰに格納されている電荷をリセットする。上述したように、ピクセル信号バス及び条件付きリセットバスは、共有バスで実施することができ、制御［Ｘ］は、ピクセル信号を行Ｘから共有バスに出力できるようにし、リセット［Ｘ］は、共有バスから行Ｘ内のピクセルの条件付きリセットを可能にするが、そのような実施形態については、簡潔にするために本明細書ではこれ以上説明しない。
【００３９】
制御論理１３２は、リード回路アレイ１３０内のリード回路のリード制御信号を生成する。リード制御信号は、リード回路によるＩＰアレイ１２７内のＩＰからのピクセル信号のサンプリング、デジタル値の蓄積、蓄積デジタル値の出力、及び加算器のリセットを制御することができる。リード制御信号は、図３で説明したように、リード回路アレイ内の各リード回路の閾値信号、サンプル信号、比較信号、残余信号、読み出し信号、及びリセット／加算信号を含むことができる。
【００４０】
制御論理１３２は、イメージ捕捉期間にわたりイメージの捕捉をイネーブルする、リード回路アレイ１３０のリード制御信号を生成するように構成される。イメージ捕捉期間前又はイメージ捕捉期間の特定のＩＰメモリロケーションを最初に使用するとき、制御論理は、リセットを生成して、各リード回路１１０の蓄積器にＩＰメモリロケーションをリセットさせることができる。イメージ捕捉期間の開始時、制御論理は、各リード回路の閾値信号を生成することができ、上述したように、各リード回路は閾値信号を使用して、ピクセル信号に関連付けられたＩＰを条件付きでリセットし、ピクセル信号に関連付けられたデジタル値を蓄積するためにピクセル信号が比較される閾値を決定する。イメージ捕捉期間中、制御論理は、リード回路による、リード回路に関連付けられたＩＰからのピクセル信号を、サンプリングをイネーブルするように構成される一連のサンプル信号を生成することができる。一実施形態では、制御信号は、１つ又は複数のサンプリングポリシーに従ってサンプル信号を生成する。サンプリングポリシーについては更に詳細に以下に説明する。イメージ捕捉期間の終了時、被制御論理は残余信号を生成し、この残余信号は、ピクセル信号がサンプリング閾値を超えるか否かに関係なく、各リード回路によるピクセル信号を表すデジタル値の蓄積をイネーブルするように構成される。イメージ捕捉期間後、制御論理は読み出し信号生成し、この読み出し信号は、関連付けられたサンプリング閾値を超えるサンプリングピクセル信号を表す蓄積デジタル値の、各リード回路によるイメージデータとしての出力をイネーブルするように構成される。制御論理は、各イメージ捕捉期間後にリセット信号も生成して、各リード回路内に蓄積されたデジタル値をリセットすることもできる。
【００４１】
制御論理は一時停止・再開信号を生成するように構成することもでき、この一時停止・再開信号は、ＩＰ及びリード回路にイメージ捕捉を一時停止させ再開させ、ＩＰ及びリード回路アレイ内のリード回路の機能を制御するために必要な任意の他の信号を生成するように構成される。リード回路毎に、リード回路によって出力されるイメージデータは、リード回路に関連付けられたＩＰ列内の各ＩＰによって捕捉される光のデジタル表現である。イメージデータは、物理的シグナリングインタフェースによって受信され、続けてホストＩＣに出力される。
【００４２】
図５は、一実施形態による、ＩＰアレイの周辺に配置されたリード回路アレイを有するイメージセンサシステムアーキテクチャの一例を示す。図５のアーキテクチャでは、６つのリード回路アレイ（１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ、及び１４０ｆ）が、ＩＰアレイを含むイメージセンサ領域１４５の周囲に配置される。１つのリード回路アレイ１３０がイメージセンサ領域１２５の片側に配置される図４の実施形態とは異なり、図５のリード回路アレイ１４０は、イメージセンサ領域１４５のあらゆる側に配置される。リード回路アレイは、これもまたイメージセンサ領域を含むＩＣ内に配置することもでき、又は１つ若しくは複数の別個のＩＣに配置することもできる。例えば、各リード回路アレイは、イメージセンサＩＣの周辺に配置することもでき、又はイメージセンサＩＣに隣接して配置される専用リード回路アレイＩＣに配置することもできる。
【００４３】
先の図４の実施形態では、リード回路アレイ１３０内の各リード回路は、ＩＰアレイ１２７内のＩＰ列に結合される。図５の実施形態では、各リード回路アレイ１４０ｘは、イメージセンサ領域１４５の部分行及び部分列からの６つ１組のＩＰに結合される。例えば、リード回路アレイ１４０ａは、ＩＰ１、ＩＰ２、ＩＰ３、ＩＰ７、ＩＰ８、及びＩＰ９に結合される。各リード回路アレイ１４０ｘは、１つ又は複数のリード回路を含む。一実施形態では、各リード回路アレイは６つのリード回路を含み、リード回路アレイ内の各リード回路は１つのＩＰに結合される。そのような一実施形態では、各リード回路は、結合されるＩＰのみをサンプリングする。より典型的には、各リード回路は、多数の行及び１つ又は複数の列を含むＩＰのブロックによって共有される。制御論理は、図５の実施形態に示されていないが、各リード回路アレイは、ユニバーサル制御論理に結合することもでき、又は専用制御論理に結合してもよい。さらに、物理的シグナリングインタフェースが図５の実施形態には示されていないが、各リード回路アレイは、共通のバスを介して共通の物理的シグナリングインタフェースにイメージデータを出力してもよく、又は専用バスを介して、各リード回路アレイに結合された専用物理的シグナリングインタフェースにイメージデータを出力してもよい。
【００４４】
図６ａは、一実施形態による２層イメージセンサシステムアーキテクチャの一例でのピクセルアレイＩＣの上面図を示す。図６ａのピクセルアレイＩＣは、ＩＰアレイを囲む周辺回路１６２を含む。ＩＰアレイは、行制御回路１６４と、ＩＰの４つの行群（ＩＰ行群０〜３）とを含む。各ＩＰ行群は、アレイの幅であり、アレイ内の行の１／４を含み、行制御回路は、ＩＰの動作に必要な制御信号及びリセット信号（例えば、ＩＰにリセットにイネーブルさせ、読み出しに選択させるように構成される信号及び本明細書で考察される任意の他の信号）を提供する。
【００４５】
図６ｂは、一実施形態による、２層イメージセンサシステムアーキテクチャの一例でのプリプロセッサＩＣの上面図を示す。図６ｂのプリプロセッサＩＣは、リード回路アレイを囲む周辺回路１７２を含む。リード回路アレイは、物理的シグナリングインタフェース１７５（代替的に、ピクセルアレイＩＣ１６０上にあってもよい）、リード制御回路１７６、４つのリード回路アレイ（リード回路アレイ０〜３）、並びに付随するメモリグループ０Ａ／Ｂ、１Ａ／Ｂ、２Ａ／Ｂ、及び３Ａ／Ｂを含む。各リード回路アレイは、関連付けられたメモリグループ内の対応する行に接続された１つ又は複数のリード回路（ＩＰ列毎にＡＤＣ、加算器、及びリセット論理を含む）を含む。ピクセルアレイＩＣのＩＰ行グループ内の特定のＩＰ行が選択され、対応するメモリグループ内の対応する行が、プリプロセッサＩＣ上で選択される。
【００４６】
図６ｃは、一実施形態による、２層イメージセンサシステムアーキテクチャの一例での図６ａのピクセルアレイＩＣ及び図６ｂのプリプロセッサＩＣの断面を示す。図６ｃの実施形態では、ピクセルアレイＩＣ１６０は、ピクセルアレイＩＣの下面がプリプロセッサＩＣの上面に結合されるように、プリプロセッサＩＣ１７０の上に配置される。マイクロレンズアレイ１８０及びカラーフィルタアレイ１８２は、ピクセルアレイＩＣの上に配置される。ピクセルアレイＩＣ及びプリプロセッサＩＣは、ピクセルアレイＩＣ配線１８４及びプリプロセッサＩＣ配線１８６を介して結合される。ピクセルアレイＩＣをプリプロセッサＩＣの上に配置することにより、ダイのサイズ及び光を捕捉可能なイメージセンサシステム内の表面積の割合が増大する。例えば、ＩＰアレイと、１つ又は複数のリード回路アレイとを含む単層ＩＣアーキテクチャでは、１つ又は複数のリード回路アレイを含む単層ＩＣの部分は、光を捕捉することができず、そのような実施形態は、単層ＩＣに入射した光の捕捉に使用されるシリコンダイの割合を低減する。これには、カメラモジュールのフットプリントをレンズ及び撮像アレイよりも大きくする必要があり、カメラモジュールのコスト及びサイズを増大させる。これとは対照的に、図６ｃの実施形態の上層は、リード回路アレイを含まず、したがって、上部単層ＩＣのダイサイズは、概ねＩＰアレイのサイズまで低減する。上層に入射した光はマイクロレンズアレイ及びカラーフィルタアレイを透過し、ＩＰアレイ内のＩＰによって捕捉され、捕捉された光を表す信号が、ピクセルアレイＩＣ配線及びプリプロセッサＩＣ配線を介してリード回路アレイによってサンプリングされる。
【００４７】
図７は、一実施形態による、図３のリード回路等のイメージセンサリード回路の動作を示す。図７の実施形態例では、イメージは、１６サンプリング間隔の過程にわたって捕捉される。図７の実施形態例のＡＤＣは、ピクセル信号を５ビットデジタル値に変換し、蓄積器は、イメージ捕捉期間中、５ビットデジタル値を蓄積して９ビットデジタル値にする。さらに、図７の実施形態では、ＡＤＣは、ＩＰによって検出される追加の各光子により、デジタル値が１だけ増大するように、受信したピクセル信号を、ピクセル信号を表すデジタル値に変換する。例えば、ＩＰが、リセット後に５つの光子を検出する場合、ＩＰによって生成されるピクセル信号は、ＡＤＣによって値「００１０１」に変換される。他の実施形態では、ＡＤＣが、ＩＰによって検出される複数の追加の光子により、デジタル値が１だけ増大するように、受信したピクセル信号を、ピクセル信号を表すデジタル値に変換することを強調すべきである。図７の実施形態では、ピクセル信号はアナログ電圧であり、したがって、簡潔にするために図７には示されていない。
【００４８】
イメージ捕捉期間の開始時（サンプリング間隔０）、制御信号が受信され、制御信号は、リード回路のＩＰをリセットし、露光を開始するように構成される。図７の実施形態では、「露光開始」制御信号は、ＩＰに対応するメモリ素子に記憶されている値もゼロにリセットする。さらに、閾値信号が受信され、ピクセル信号へのリード回路のサンプリング閾値を２０個の光子に等しく設定する。
【００４９】
最初のサンプリング間隔中、４光子がＩＰによって検出される。次に、ＩＰは、４光子の検出に応答して、同等のＩＰ内の感光素子によって収集された電荷を表すピクセル信号を生成し、ＡＤＣはこのピクセル信号をデジタル値「００１００」に変換する。４検出光子は、２０光子（「１０１００」）のサンプリング間隔をトリガーしないため、蓄積器はデジタル値「００１００」を蓄積せず、ＩＰによって格納された電荷は消散しない（ＩＰはリセットされない）。なお、列「光子（検出−蓄積）」は、最初に、特定のサンプリング間隔中にＩＰによって検出された光子数を示し、次に、ＩＰの最後の条件付きリセットから蓄積された光子数を示す。
【００５０】
サンプリング間隔２中、７つの追加の光子がＩＰによって検出される。ＩＰによって格納された電荷は、サンプリング間隔１中に４光子が検出されることに応答して生成された電荷から、１１個の蓄積光子（サンプリング間隔１中の４光子及びサンプリング間隔２中の７光子）の検出に応答して生成される電荷に増大する。格納されている電荷に応答してＩＰによって生成されるピクセル信号は、デジタル値「０１０１１」に変換される。合計で１１個の光子は２０光子というサンプリング閾値をトリガーしないため、蓄積器はデジタル値「０１０１１」を蓄積せず、ＩＰはリセットされない。同様に、サンプリング間隔３中、２つの追加の光子がＩＰによって検出され、ＩＰによって格納される電荷は、１３個の蓄積光子（サンプリング間隔１中の４光子、サンプリング間隔２中の７、及びサンプリング間隔３中の２）の検出に応答して生成される電荷まで増大する。この格納電荷の増大に応答してＩＰによって生成されるピクセル信号は、デジタル値「０１１０１」に変換される。蓄積された１３個の光子は、２０光子というサンプリング閾値をトリガーしないため、蓄積器はデジタル値「０１１０１」を蓄積せず、ＩＰはリセットされない。
【００５１】
サンプリング間隔４中、１１個の追加の光子がＩＰによって検出される。ＩＰによって格納される電荷は、２４個の蓄積光子（サンプリング間隔１中の４、サンプリング間隔２中の７、サンプリング間隔３中の２、及びサンプリング間隔４中の１１）に等しい電荷まで増大する。格納された電荷に応答してＩＰによって生成されるピクセル信号は、デジタル値「１１０００」に変換される。蓄積された２４個の光子は、２０光子というサンプリング閾値を超えるため、加算器はデジタル値「１１０００」をＩＰのメモリ素子に蓄積し、ＩＰはリセットされる。
【００５２】
サンプリング間隔５中に検出される１４個の光子は、２０というサンプリング間隔を超えないため、ＡＤＣによって生成されるデジタル値「０１１１０」は、蓄積されず、ＩＰはリセットされない。サンプリング間隔６中に検出される８個の光子は、ＩＰによる２２個の光子（サンプリング間隔５中の１４光子及びサンプリング間隔６中の８）の蓄積検出に繋がり、加算器はデジタル値「１０１１０」を蓄積し（その結果、メモリ素子内の合計蓄積値が「０００１０１１１０」になる）、ＩＰはリセットされる。
【００５３】
このプロセスは、１６サンプリング間隔のそれぞれで繰り返される。サンプリング間隔１０、１４、及び１５中にＡＤＣによって生成されるデジタル値は全て、ＩＰによって検出される蓄積光子数が２０光子というサンプリング閾値を超えることに応答して蓄積される。したがって、ＩＰは、これらの間隔（サンプリング間隔１１、１５、及び１６）に続くサンプリング間隔でリセットされる。サンプリング間隔１６中、１９個の光子がＩＰによって検出され、これは、２０光子というサンプリング閾値を超えない。さらに、サンプリング間隔１６中、残余信号が受信され、この信号は、ＡＤＣによって生成されるデジタル値を蓄積するよう蓄積器に命令するように構成される（残余値１９０、「１００１１」）。したがって、加算器は値「１００１１」を、メモリ素子内に保持されている蓄積値「００１１１１０１１」に蓄積して、イメージデータ１９５「０１０００１１１０」を生成する。最後に、サンプリング間隔１６中、リセット信号が受信され、この信号は、リード回路がイメージデータを出力できるようにし、イメージデータの出力に続き、ＡＤＣによって出力され蓄積器に記憶された値をゼロにリセットする。
【００５４】
図８は、一実施形態によるイメージ捕捉システムでのピクセル情報フローを示す。イメージ捕捉期間の過程中、ＩＰ２００は光子を検出し、ピクセル信号２０２をリード回路に出力する。これに応答して、リード回路２０４は受信ピクセル信号を、受信ピクセル信号を表すデジタル値に変換し、サンプリング閾値を超えるピクセル信号に関連付けられたデジタル値毎に、デジタル値を蓄積し、ＩＰをリセットする。イメージ捕捉期間後、蓄積されたデジタル値はイメージデータ２０６として出力される。
【００５５】
後処理モジュール２０８は、イメージデータ２０６を受信し、１つ又は複数の処理動作をイメージデータに対して実行して、処理済みデータ２１０を生成する。一実施形態では、応答関数を使用して、所望の応答に従ってイメージデータ２０６を変換することができる。例えば、イメージデータは、ＩＰによって検出される光の強度に基づいて線形関数又は対数関数を用いて変換することができる。次に、処理済みデータはメモリ２１２に記憶され、続けて検索され処理される。ＩＰ２００、リード回路２０４、後処理モジュール、及びメモリは、ＩＣ内に配置することもでき、又は別個の結合ＩＣ内に配置することもできる。
【００５６】
図９は、一実施形態による、図３のリード回路等のイメージセンサリード回路が使用する様々な時間的サンプリングポリシーを示す。図９の実施形態では、イメージは、１６時間単位に等しいイメージ捕捉期間２２０にわたって捕捉される。示される３つのサンプリングポリシーのそれぞれで、「ｘ」は、リード回路による所与のＩＰのサンプリングを示す。
【００５７】
サンプリングポリシー１では、リード回路は、１６時間単位のそれぞれの後でＩＰをサンプリングする。サンプリングポリシー２では、リード回路は、４時間単位毎にＩＰをサンプリングする。サンプリングポリシー２でのリード回路は、サンプリングポリシー１でのリード回路よりも頻度が低いため、サンプリングポリシー２でのＩＰは、サンプリングポリシー１でのＩＰよりも飽和する可能性が高い。しかし、サンプリングポリシー２（合計で４サンプル）に必要なリソース（処理、帯域幅、及び電力）は、サンプリングポリシー１（合計で１６サンプル）の実施に必要なリソースよりも低くなり得、その理由は、サンプリングポリシー２でのリード回路が、サンプリングポリシー１でのリード回路のわずか２５％の頻度でＩＰをサンプリングするためである。
【００５８】
サンプリングポリシー３では、リード回路は、時間単位１、２、４、８、及び１６の後でＩＰをサンプリングする。サンプリングポリシー３のサンプリングの指数的間隔は、短いサンプリング間隔（例えば、時間単位０〜時間単位１のサンプリング間隔）及び長いサンプリング間隔（例えば、時間単位８〜時間単位１６のサンプリング間隔）を提供する。短いサンプリング間隔及び長いサンプリング間隔の両方を可能にすることで、サンプリングポリシー２と略同じ少数のサンプリング（サンプリングポリシー２の５サンプリングと、サンプリングポリシー２の４サンプリング）を用いてサンプリングポリシー１のダイナミックレンジを維持する。図９に示されていない他のサンプリングポリシーを、本明細書に記載のイメージセンサシステム内のリード回路で実施することも可能である。露光間隔の全体長又は他のシーン若しくはユーザに依存する要因に応じて、異なるサンプリングポリシーを選択して、所望の電力、ＳＮＲ、ダイナミックレンズ、又は他の性能パラメータを満たすことができる。
【００５９】
非破壊的閾値監視を用いる高ＳＮＲイメージセンサ
図２に示される３トランジスタ（３Ｔ）ピクセルアーキテクチャは、多くの用途に適するが、フォトダイオードとソースフォロアとの間（すなわち、感光素子６５のノード「ＶＤＥＴ」と図２の要素７４との間）に配置される「転送ゲート」を有する４トランジスタ（４Ｔ）設計は、幾つかの利点を提供する。第１に、ソースフォロアのゲートでのここでは絶縁された浮動拡散は、フォトダイオードの電荷状態を妨げずにリセットする（例えば、ＶＤＤに結合する）ことができ、それにより、相関二重サンプリング（ＣＤＳ）動作が可能になり、この動作では、浮動拡散のノイズフロアが、電荷積分前にサンプリングされ、次に、フォトダイオード電位の続くサンプリングから減算され、ノイズを相殺し、ＳＮＲを大幅に改善する。別の利点は、直観に反して、よりコンパクトなピクセル設計であり、その理由は、フォトダイオードとソースフォロアとの切り替えられた接続（すなわち、転送ゲートを介する）により、ソースフォロア、リセットトランジスタ、及びアクセストランジスタを複数のフォトダイオード間で共有できるためである。例えば、共有されるソースフォロア、リセットトランジスタ、及びアクセストランジスタを有する４つの「４Ｔ」ピクセルセット（すなわち、４つの転送ゲートに、３つの共有トランジスタを加えたもの）の実施に必要なトランジスタは、７つのみであり、したがって、ピクセル当たり平均でトランジスタ１．７５個である（１．７５Ｔ）．
【００６０】
ピクセル読み出しに関して、３Ｔピクセルでのフォトダイオードとソースフォロアとの直接接続により、進行中の光電荷積分を妨げずに、フォトダイオードの電荷状態を読み出すことができる。この「非破壊的リード」能力は、上述した条件付きリセット動作の状況で特に有利であり、その理由は、積分間隔後に３Ｔピクセルをサンプリングし得、次に、電荷レベルが所定の閾値未満のままであることをサンプリング動作が示す場合、電荷の積分継続（すなわち、リセットされない）を条件付きで許可するためである。逆に、４Ｔピクセル読み出しの一環としてのフォトダイオードと浮動拡散との間の電荷転送は、フォトダイオードの状態を邪魔し、条件付きリセット動作に問題を呈する。
【００６１】
図１０〜図１４に関連して以下に説明する幾つかの実施形態では、改変された４Ｔピクセルアーキテクチャが、ピクセルサンプル生成からリセット閾値を切り離して、非破壊的（それでもなおＣＤＳ）閾値超え特定を可能にするように動作する。すなわち、フォトダイオード内に蓄積された電荷の正味レベルを読み出し（すなわち、ピクセルサンプリング動作）、その読み出しに基づいてフォトダイオードを条件付きでリセットする（すなわち、３Ｔピクセルサンプリング動作のように）代わりに、予備閾値超えサンプリング動作を実行して、フォトダイオード内の閾値超え状態の検出を可能にし、完全なフォトダイオード読み出し（すなわち、ピクセルサンプル生成）は、予備閾値超え検出結果に従って条件付きで実行される。実際、完全なフォトダイオード読み出しから得られるピクセル値に従ってフォトダイオードを条件付きでリセットする代わりに、完全なフォトダイオード読み出しは、予備の非破壊的な、閾値を超えたか否かの判断の結果で条件付けられ、少なくとも１つの実施形態では、条件付きリセット閾値をピクセル値生成から切り離すことによって手法が可能になる。
【００６２】
図１０は、本明細書では「プログレッシブ読み出しピクセル」と呼ばれる改変４Ｔピクセル２５０の一実施形態を示し、ここでは、非破壊的閾値超え検出動作が実行されて、相関二重サンプリングと併せた条件付きリセット動作を可能にする。より十分に後述するように、閾値超え検出は、フォトダイオードの制限された読み出しを含み、この読み出しは、閾値超え状況が示されると判断される場合、フォトダイオード状態のより完全な読み出しをトリガーする。すなわち、ピクセル２５０は、限られた閾値超え検出読みだしから完全な読み出し（完全な読み出しは、閾値超え検出結果に従って条件付けられる）まで漸次的に実行される。
【００６３】
図１０をなお参照すると、プログレッシブ読み出しピクセル２５０は、フォトダイオード２６０（又は任意の他の実施可能な感光素子）と浮動拡散ノード２６２との間に配置される転送ゲート２５１と、転送ゲート行ライン（ＴＧｒ）と転送ゲート２５１との間に結合される転送イネーブルトランジスタ２５３とを含む。転送イネーブルトランジスタ２５３のゲートは、転送ゲート列ライン（ＴＧｃ）に結合され、それにより、ＴＧｃがアクティブ化されると、ＴＧｒの電位は、転送イネーブルトランジスタ２５３を介して転送ゲート２５１のゲートに印加（任意のトランジスタ閾値を差し引いて）され、ひいては、フォトダイオード２６０内に蓄積された電荷を浮動拡散２６２に転送し、ピクセル読み出し回路によって検知できるようにする。より詳細には、浮動拡散２６２はソースフォロア２５５（増幅及び／又は電荷／電圧変換要素）のゲートに結合され、ソースフォロア２５５自体は、供給レール（この例ではＶＤＤ）と読み出しラインＶｏｕｔとに間に結合され、浮動拡散電位を表す信号をピクセル外の読み出し論理に出力できるようにする。
【００６４】
示されるように、行選択トランジスタ２５７は、ソースフォロアと読み出しラインとの間に結合されて、代表的なピクセル行による読み出しラインへの多重化アクセスを可能にする。すなわち、行選択ライン（「ＲＳ」）が、各ピクセル行内の行選択トランジスタ２５７の制御入力に結合され、ワンホットベースで動作して、検知／読み出し動作に１度に１つのピクセル行を選択する。リセットトランジスタ２５９もプログレッシブ読み出しピクセル内に提供されて、浮動拡散を供給レールに切り替え可能に結合（すなわち、リセットゲートライン（ＲＧ）がアクティブ化されている場合）し、ひいてはリセットできるようにする。フォトダイオード自体は、転送ゲート２５１（例えば、ＴＧｒがハイである間にＴＧｃをアサートすることにより）及びリセットトランジスタ２５９を同時に完全にオンに切り替えることにより、又はただフォトダイオードをリセット状態浮動拡散に接続することにより、浮動拡散と共にリセットし得る。
【００６５】
図１１は、図１０のブログレッシブ読み出しピクセル内の例示的なピクセルサイクルを示すタイミング図である。示されるように、ピクセルサイクルは、最後の２フェーズで最終的なプログレッシブ読み出しをもたらすために実行される別個の動作に対応する５つの間隔又はフェーズに分割される。第１のフェーズ（フェーズ１）では、論理ハイ信号をＴＧｒ、ＴＧｃ、及びＲＧラインで同時にアサートして、転送イネーブルトランジスタ２５３、転送ゲート２５１、及びリセットトランジスタ２５９をオンに切り替え、それにより、転送ゲート２５１、浮動拡散２６２、及びリセットトランジスタ２５９を介してフォトダイオード２６０を供給レールに切り替え可能に結合することにより、リセット動作がフォトダイオード及び浮動拡散内で実行される（図示のシーケンスは、無条件リセットの状態、（例えばフレームの開始時）に開始することができ、前の条件付き読み出し／リセット動作から開始することもできる）。リセット動作をまとめると、ＴＧｒ信号及びＲＧ信号（すなわち、同様の名称の信号ラインに適用される信号）はローになり、それにより、転送ゲート２５１（及びリセットトランジスタ２５９）をオフに切り替え、それにより、フォトダイオードは、次の積分フェーズ（フェーズ２）において、入射光に応答して電荷を蓄積（又は積分）することがイネーブルされる。最後に、行選択信号は、図１１に示されるリセット動作中にハイになるが、これは単に、所与の行アドレスが行特定動作に関連して復号化されるときは常に、行選択信号をハイにする（例えば、所与の行に向けられたリセット中、ＴＧｒ信号及びＲＧ信号をハイにする）実施固有の行デコーダの結果である。代替の実施形態では、行デコーダは、図１１で、破線ＲＳパルスで示されるように、リセット中の行選択信号のアサートを抑制する論理を含み得る。
【００６６】
積分フェーズの終わりに、浮動拡散器はリセットされ（すなわち、ＲＧ信号をパルスして、浮動拡散器を供給レールに結合することにより）、次に、列読み出し回路内のサンプルホールド素子によってサンプリングされる。リセット及びサンプリング動作（図１１のフェーズ３として示される）は実際には、浮動拡散器のノイズレベルをサンプリングし、示される実施形態では、リセット状態サンプルホールド信号（ＳＨＲ）をパルスして、読み出し線Ｖｏｕｔを介して浮動拡散器の状態を列読み出し回路内のサンプルホールド素子（例えば、スイッチアクセスされる容量性素子）に伝えながら、対象となるピクセル行（すなわち、ＲＳｉによって選択される「ｉ番目」のピクセル行）の行選択信号をアサートすることによって実行される。
【００６７】
フェーズ３においてノイズサンプルを取得した後、転送イネーブルトランジスタ２５３をオンに切り換える（すなわち、論理ハイＴＧｃ信号をアサートすることにより、しかし、この実施形態では、ＴＧｃは既にオンである）のと同時に、ＴＧｒ線を部分オン「閾値超え検出」電位ＶＴＧｐａｒｔｉａｌに上げることにより、閾値超え検出動作がフェーズ４において実行される。図１２及び図１３に図で示されるこの動作により、ＶＴＧｐａｒｔｉａｌは転送ゲート２５１に印加され、トランジスタゲートを「部分オン」状態（「ＴＧ部分オン」）に切り換える。図１２及び図１３を参照すると、フォトダイオード２６０（この例では、埋め込みフォトダイオード）、転送ゲート２５１、及び浮動拡散器２６２の静電電位図が、対応する概略断面図の下に示される。なお、示される静電電位のレベルは、実際又はシミュレートされる装置で生成されるレベルの正確な表現を意図されず、むしろ、ピクセル読み出しフェーズの動作を示すための一般的な（又は概念的な）表現であることが意図される。転送ゲート２５１にＶＴＧｐａｒｔｉａｌが印加されると、比較的浅いチャネル電位２７１がフォトダイオード２６０と浮動拡散器２６２との間に形成される。図１２の例では、閾値超え検出動作（フェーズ４）時にフォトダイオード内に蓄積される電荷のレベルは、部分音転送ゲートの浅いチャネル電位を介して電荷が浮動拡散器に溢れる（すなわち、転送される）のに必要な閾値レベルまで上がらない。したがって、蓄積電荷レベルは、ＶＴＧｐａｒｔｉａｌを転送ゲート２５１の制御ノードに印加することによって確立される溢れ閾値を超えないため、フォトダイオードから浮動拡散器に溢れず、代わりに、蓄積電荷はフォトダイオード内にそのまま残る。逆に、図１３の例では、より高いレベルの蓄積電荷は溢れ閾値を超え、したがって、蓄積電荷の部分（すなわち、転送ゲート部分オン静電電位を超える電荷キャリアのサブセット）は、浮動拡散ノード２６２に溢れ、残留蓄積電荷は、２７２で示されるように、フォトダイオード内に残る。
【００６８】
なお、図１１、図１２、及び図１３を参照すると、閾値超え検出フェーズ４が終わる前に、浮動拡散器の電荷レベルはサンプリングされ、信号状態サンプルホールド素子内に保持され（すなわち、信号ＳＨＳのアサートに応答して）、条件付きリセット閾値に関して評価すべき閾値テストサンプル−信号応対サンプルと前に取得されたリセット状態サンプルとの差−をもたらす。一実施形態では、条件付きリセット閾値は、サンプリングノイズフロアよりも上であるが、浅い転送ゲートチャネルを介する小さな電荷溢れを検出可能にするのに十分に低い設定に設定又はプログラムされるアナログ閾値（例えば、比較／変換ストローブ信号のアサートに応答して、センスアンプ内の閾値テストサンプルと比較される）である。代替的には、閾値テストサンプルは、比較／変換信号のアサート（例えば、最終的なピクセルサンプル値の生成にも使用されるアナログ／デジタル変換器内）に応答してデジタル化し得、次に、ここでも、ノイズフロアの上であるが、小さな電荷溢れを検出可能にするのに十分に低いように設定される（又はその設定にプログラムされる）デジタル条件付きリセット閾値と比較し得る。何れの場合でも、閾値テストサンプルにより、検出可能な溢れが発生しなかった（すなわち、閾値テストサンプル値が条件付きリセット溢れ閾値未満である）ことが示される場合、フォトダイオードは、図１２に示される閾値未満状態であると考えられ、ＴＧｃ線は、続けて生じる条件付き読み出しフェーズ（最後のフェーズであるフェーズ５）でローに保持されて、プログレッシブ読み出し動作の残りの部分で転送ゲート２５１をディセーブルする−実際には、フォトダイオードからのそれ以上の読み出しをディセーブルし、ひいては、フォトダイオードが、少なくとも別のサンプリング間隔で妨げなく電荷を積分し続けられるようにする。逆に、閾値テストサンプルが溢れイベント（すなわち、条件付きリセット／溢れ閾値よりも大きな閾値テストサンプル）を示す場合、ＴＧｃ線は、ＴＧｒ線への完全オン「残余転送」電位ＶＴＧｆｕｌｌの印加と同時に、条件付き読み出しフェーズ中にパルスされ、それにより、完全深度転送ゲートチャネル（２７３）を介してフォトダイオード２６０内の電荷の残り（すなわち、図１３に示される電荷２７２）を浮動拡散器２６２に転送することができ、それにより、フェーズ４の閾値超え転送とフェーズ５での残り転送との間で、フェーズ１でのハードリセット以来、フォトダイオード内に蓄積された電荷は完全に浮動拡散器に転送され、浮動拡散器で、ピクセル読み取り動作において電荷を検知し得る。示される実施形態では、ピクセル読み出し動作は、条件付き読み出しフェーズ５中にＳＨＳ信号及び比較／変換ストローブを順にパルスすることによって行われるが、それらのパルスのうちの一方又は両方は任意選択的に、閾値超え検出がない場合に抑制し得る。なお、フォトダイオードの条件付き読み出し（すなわち、ＴＧｒ上でＶＴＧｆｕｌｌの印加と併せてＴＧｃをパルスすることによって行われる）は効率的に、フォトダイオードをリセットし（すなわち、全ての電荷を浮動拡散器に引き出す）、一方、条件付き読み出しの抑制は、フォトダイオードの積分状態をそのまま残す。したがって、フェーズ５での条件付き読み出し動作の実行は、続くサンプリング間隔（サブフレーム）での新しい積分への準備のためにフォトダイオードを条件付きでリセットするか、又はフォトダイオードをリセットせずに、続くサンプリング間隔での蓄積積分を可能にする。したがって、いずれの場合でも、新しい積分フェーズがフェーズ５の後に続き、フェーズ２〜５が全体フレーム（又は露光）間隔の各サブフレームで繰り返され、それから、新しいフレームでハードリセットを繰り返す。蓄積積分がフレーム境界を越えて許される他の実施形態では、ハードリセット動作を実行してイメージセンサを初期化し、その後の中間時間期間ではハードリセット動作を省き得る。
【００６９】
図１４は、プログレッシブ読み出しピクセルアレイ３０１と、シーケンシング論理３０３と、行デコーダ／ドライバ３０５と、列読み出し回路３０７とを有するイメージセンサ３００の一実施形態を示す。ピクセルアレイ３０１は、４行及び２列の共有要素ピクセルを含むものとして示されるが、他の実施形態ははるかに多くのピクセル行及び列を含み、例えば、マルチメガピクセル又はギガピクセルイメージセンサを実施し得る。列読み出し回路３０７（読み出し回路のうちの２列が示される）及び行デコーダ／ドライバ３０５も同様に、ピクセルアレイ内のピクセル数に合うようにスケーリングし得る。
【００７０】
示される実施形態では、ピクセルアレイの各列は、共有要素ピクセルで埋められ、各共有要素ピクセルでは、４つ毎のピクセルがクワッドピクセルセル３１０を形成し、各フォトダイオード２６０（ＰＤ１〜ＰＤ４）、転送ゲート２５１、及び転送イネーブルトランジスタ２５３を含むが、浮動拡散ノード３１２、リセットトランジスタ２５９、ソースフォロア２５５、及び行選択トランジスタ２５７を共有する。この構成により、ピクセル当たりの平均トランジスタカウントは２．７５であり（すなわち、トランジスタ１１個／ピクセル４個）、したがって、比較的効率的な２．７５Ｔピクセルイメージセンサをもたらす。
【００７１】
示されるように、行デコーダ／ドライバ３０５は、共有行選択信号（ＲＳ）及びリセットゲート信号（ＲＧ）をクワッドピクセルセル３１０の各行に出力するとともに、独立行転送ゲート制御信号（ＴＧｒ１〜ＴＧｒ４）を各転送イネーブルトランジスタ２５３のドレイン端子に出力する。行デコーダ／ドライバ３０５がアレイの行を通して増分的な順序を有する（例えば、１行が逐次読み出されるような、ピクセルアレイ３０１の行に関するパイプラインリセット動作、積分動作、及びプログレッシブ読み出し動作）一実施形態では、行デコーダ／ドライバは、各行の適切な時間にＲＧ信号、ＲＳ信号、及びＴＧｒ信号をアサートする論理を含み得る（例えば、シーケンシング論理３０３からの行クロックに関してそれらの信号を合成する）。代替的には、行デコーダ／ドライバ３０５は、ＲＧ信号、ＲＳ信号、及びＴＧｒ信号のそれぞれ又は任意の信号に対応する個々のタイミング信号を受信し、任意の個々のイネーブルパルスを選択された行の対応するＲＧライン、ＲＳライン、又はＴＧｒラインに適切なときに多重化し得る。一実施形態では、行デコーダ／ドライバは、図１１、図１２、及び図１３に示されるオフ、部分的オン、及び完全オン状態に対応する転送ゲート制御電圧（すなわち、ＶＴＧｏｆｆ、ＶＴＧｐａｒｔｉａｌ、ＶＴＧｆｕｌｌ）を、オンチップ又はオフチッププログラマブル電圧源３０９から受信し、例えば、図１１に示されるように、異なるときに異なる制御電圧のそれぞれを所与の転送ゲート行ラインに切り替え可能に結合する。代替の実施形態では、２つ以上の電圧源３０９をイメージセンサ３００内に提供して、転送ゲート制御電圧をローカルに較正し、ひいては、制御電圧及び／又はピクセルアレイにわたる性能のばらつき（すなわち、非均一性）を補償し得る。
【００７２】
図１４の実施形態をなお参照すると、列読み出し回路３０７は、読み出し回路３１５のバンクを含み、各読み出し回路３１５は、デジタル閾値コンパレータ及び比較的低ビット深度のアナログ／デジタル変換器（例えば、４〜１０ビットＡＤＣであるが、より低い又は高いビット深度のＡＤＣを利用することも可能）を実施して、図１１〜図１３に関連して考察した閾値超え検出及び条件付きサンプリング動作をそれぞれ実行する。一実施態様では、閾値コンパレータ及びＡＤＣは別個の回路によって実施され、それにより、ピクセルサンプル値は、閾値超え判断で適用される条件付きリセット閾値に関係なく生成し得る。この手法を通して、条件付きリセット閾値は、ＡＤＣ変換で使用される参照信号（「ＡＤＣ  Ｖｒｅｆｓ」）から切り離され、条件付きリセット閾値及びＡＤＣ参照電圧を解放して、センサ動作中又はセンサ動作前に動的に独立して調整して（例えば、閾値参照生成器の再プログラミングを通して）、変化している動作状況又は最適未満撮像結果の較正及び／又は補償を達成する。代替の実施形態では、閾値コンパレータは、ＡＤＣの一環として実施し得（例えば、条件付きリセット閾値として、デジタルサンプル値の分解に関連して適用される参照を使用して）、潜在的に、よりコンパクトな回路設計を通して列読み出し論理のフットプリントを低減する。
【００７３】
示される実施形態では、シーケンシング論理は、列クロック、サンプルホールドストローブ（ＡＤＣ／閾値比較器のフロントエンドにあるサンプルホールド素子内への信号記憶をイネーブルするために印加されるＳＨＲ、ＳＨＳ）、及び比較／変換ストローブを列読み出し論理に送り、例えば、図１１に示される動作タイミングを可能にする。すなわち、閾値超え検出フェーズ（すなわち、フェーズ３）中、所与のピクセル列の読み出し回路は、（例えば、シーケンシング論理３０３及び論理ＯＲゲート３１６からのＴＧｃＥｎ信号のアサートに応答して）ＴＧｃ線をアサート（又はＴＧｃ線のアサートを維持）し、それにより、行デコーダ／ドライバは、所与のピクセル行のＴＧｒ線を部分オン電位（例えば、ピクセル行の転送ゲートに印加されるＶＴＧｐａｒｔｉａｌ）に切り換え、上述した閾値超え検出動作の実行がイネーブルされる。したがって、各読み出し回路内の閾値比較器は、条件付きリセット閾値に関して閾値テストサンプル（所与のフォトダイオードの転送ゲートへのＶＴＧｐａｒｔｉａｌの印加に続けて、共有浮動拡散器３１２の状態に従って生成される）の状態を評価して、バイナリ閾値超え結果をもたらす。閾値超え条件が検出される場合、読み出し回路はＴＧｃ信号を再び、短時間後にハイにし（すなわち、完全オンＴＧｒ電位（ＶＴＧｆｕｌｌ）と併せて、条件付き読み出し動作を行い、Ｖｏｕｔへのフォトダイオード状態の完全な読み出し及びフォトダイオードのリセットをイネーブルする）、比較／変換ストローブのアサートに応答してアナログ／デジタル変換動作を実行して、デジタル化ピクセルサンプルをもたらす。
【００７４】
読み出し回路
図１５Ａ〜図１５Ｃは、上述した例示的なプログレッシブ読み出しピクセルに関連して利用し得る代替の列読み出し回路実施形態を示す。図１５Ａは、例えば、サンプルホールドバンク３５１と、アナログ／デジタル変換器（ＡＤＣ）３５３と、センスアンプ３５５と、ＡＤＣイネーブルゲート３５７とによって形成される列読み出し回路３５０を示す。サンプルホールド（Ｓ／Ｈ）バンク３５１は、スイッチ素子及びアナログ記憶素子（例えば、容量性素子）を含み、リセット状態制御信号及び信号状態制御信号のアサートに応答して、選択されたピクセル（列「Ｖｏｕｔ」線によって送られる）のリセット状態及び信号状態をサンプリングし、保持できるようにする。一実施形態では、ピクセルリセット状態信号及び信号状態信号は、Ｓ／Ｈバンク３５１から差動的に出力され（例えば、信号状態−リセット状態）、したがって、センスアンプ３５５及びＡＤＣ３５３は、可変（すなわち、ノイズの多い）リセットレベル未満の浮動拡散器の状態を反映した測定信号を受信することができる。示される実施形態では、センスアンプ３５５及びＡＤＣ３５３は、閾値超え検出動作及びＡＤＣ動作のそれぞれで印加される別個の参照信号（「ＳＡ  Ｒｅｆ」及び「ＡＤＣ  Ｒｅｆ」を受信する。より具体的には、比較ストローブ信号（「Ｃｏｍｐａｒｅ」）がパルスされる場合、閾値比較がセンスアンプ３５３内でトリガーされ、Ｓ／Ｈ信号出力（ひいてはノイズ補正ピクセル信号状態）がセンスアンプ参照信号（すなわち、上述したような溢れ閾値又は条件付きリセット閾値）を超えるか否かに従って、論理ハイ又は論理ロー比較結果を生成する。比較結果は、上述した条件付きリセット信号としてピクセル列にフィードバックされるとともに、論理ゲート３５７にも供給されて、ＡＤＣ３５３内のアナログ／デジタル変換動作を選択的にイネーブルする。すなわち、センスアンプ３５５が閾値超え条件（この例では、論理「１」比較結果）を通知する場合、続く変換ストローブパルス（「Ｃｏｎｖｅｒｔ」）がイネーブルされて、論理ＡＮＤゲート３５７を通過して（すなわち、ハイセンスアンプ出力により）ＡＤＣ３５３の変換イネーブル入力に渡され、それにより、ＡＤＣ動作をトリガーする。一実施形態では、バッファ３５９が提供されて、結果として生成されるＮビットＡＤＣ値（例えば、幾つかの実施形態では８ビット〜１２ビットの値であるが、より高い又はより低い解像度を全ての事例で適用し得る）及びセンサアンプ３５５からの比較結果を記憶し、比較結果は、有効データ又は非有効データを含むものとしてバッファ３５９内のＡＤＣ内容を見なす有効性ビット「Ｖ」を形成する。したがって、検出可能な溢れが、読み出し中のピクセル内で発生しなかった場合、論理ロー比較結果は、ＡＤＣ動作を抑制するのみならず（節電）、読み出しバッファの内容の有効性を指定し、それにより、出力データストリームの圧縮を可能にする。この結果は、破線ＡＤＳデータ送信−ピクセル測定値が溢れ閾値（Ｖ＝１）を超える場合のみでのＡＤＣデータの生成及び送信を示す−により３６０においてタイミング波形内に示される。
【００７５】
図１５Ｂは、センスアンプがなく、代わりに、ＡＤＣ回路３５３を適用して、閾値比較と、必要な場合には、ピクセルの完全読み出しに対応するＡＤＣデータの生成との両方を実行する代替の読み出し回路実施形態３６５を示す。前述同様に、Ｓ／Ｈバンク３５１は、溢れ（部分読み出し）動作及び完全読み出し動作中の信号状態とリセット状態との違いを反映する測定信号を出力する。アサートされる場合、比較ストローブ（「Ｃｏｍｐａｒｅ」）が、論理ＯＲゲート３６８を介してＡＤＣの変換イネーブル入力に印加されて、部分読み出し動作中に取得される測定信号に関してＡＤＣ動作をイネーブルする（すなわち、上述したような、選択されたピクセルの転送ゲートへのＶＴＧｐａｒｔｉａｌの印加）。ＡＤＣ出力がデジタル閾値（すなわち、マルチビットデジタル値又はデジタル数）を超える場合、比較器３６７は、条件付きリセット／閾値超え信号をアサートし（例えば、示される例では、論理「１」状態に）、それにより、変換ストローブパルス（「Ｃｏｎｖｅｒｔ」）に論理ＡＮＤゲート３６９（及び論理ＯＲゲート３６８）を通過させ、別のＡＤＣ動作を、今回は完全読み出し動作中に取得された測定信号に関してトリガーできるようにする。図１５Ａの実施形態と同様に、条件付きリセット信号を再びピクセル列に駆動して、対象となるピクセル内の完全読み出し（及びピクセルリセット）動作をイネーブルし、条件付きリセット信号は読み出しバッファ３５９へも出力されて、有効性ビットとして機能し、そのバッファの対応するＡＤＣデータ内容の有効性を指定する。図１５Ｂの実施形態での比較ストローブ波形、変換ストローブ波形、及び送信データ波形（すなわち、３７０で示される）は、図１５Ａのものと一致するものとして示されているが、Ｓ／Ｈ部分読み出し測定値をデジタル化するためにＡＤＣ内で必要な追加の時間を計上して、幾らかより大きな遅延が、比較ストローブパルスと変換ストローブパルスとの間に課され得る。両方の場合で、比較ストローブパルスと変換ストローブパルスとの間隔は、例えば、読み出しタイミング動作を上述したピクセル動作（例えば、図１１に示されるような）と合わせるために、示される間隔と異なり得る。
【００７６】
図１５Ｃは、図１５Ｂの読み出し回路実施形態の変形（３７５）を示す。一般に、読み出し動作のシーケンスは、図１５Ｂを参照した考察と同様であるが、部分読み出しＡＤＣ出力は読み出しバッファ３７７内でラッチされ、閾値未満の場合（すなわち、条件付きリセットがなく、したがって、続く完全読み出しＡＤＣ出力もない）、デジタル化部分読み出し測定値は、閾値超え条件が検出されたか否かを示す閾値超えビット（ＯＴ）と一緒にチップ外に送信される。部分読み出しＡＤＣ出力が溢れ閾値を超える場合、完全読み出し測定値が第２のＡＤＣ動作でデジタル化され、読み出しバッファ内に記憶され、部分読み出しＡＤＣ値を上書きする。この動作により、溢れ閾値を超えるか否かに関係なく、部分読み出し（ＯＴ＝０）又は完全読み出し（ＯＴ＝１）の何れかを反映した有効ピクセル読み出し値が、外部宛先に送信され、それにより、一連の部分読み出し値を最終的にピクセル値に蓄積（積分）することができる。なお、ＯＴビットの記憶及び送信は、ＯＴビットの取得が完全読み出し動作で発生したか、それとも部分読み出し動作で発生したかに関係なく、特にＡＤＣ測定値が集計されるか、又は他の様式で結合される実施形態では省くことが可能である。
【００７７】
イメージデシメーション及びピクセルビニング
本明細書に記載される幾つかの条件付きリセットイメージセンサ実施形態は、最高イメージ解像度に満たない解像度を生成するデシメーションモードで動作可能である。例えば、一実施形態では、静止画モードで８ＭＰ（８メガピクセル）出力を生成可能なイメージセンサは、デシメーション高精細（ＨＤ）ビデオモード、４：１デシメーション比で２ＭＰ出力を生成する（各モードでより高い又はより低い解像度を適用し得、代替の実施形態では、他のデシメーションモード及び比率を達成し得、また、静止及びビデオフレームアスペクト比が異なる場合、センサの幾つかのエリアは、何れかのモードで全く使用されないことがある）。
【００７８】
デジタル化後論理を提供して、完全解像度データをデシメーションし得る（例えば、ＡＤＣバンクの出力におけるオンチップ論理又はオフチップ処理論理）が、ピクセルアレイ内のピクセル電荷集計又は「ビニング」及び／又はサンプルホールド記憶素子内の電圧ビニングを、幾つかの実施形態において適用して、デジタル化前（すなわち、ＡＤＣ前、ひいてはアナログ）デシメーションを行い、ダイを消費するとともに電力を消費するデジタルビニング論理をなくし、多くの場合、デシメーションされた出力での信号対雑音費の改善をもたらす。
【００７９】
図１６は、クワッドピクセル共有浮動拡散イメージセンサアーキテクチャを示し、このアーキテクチャでは、上記実施形態で開示される行及び列転送ゲート制御線（ＴＧｒ及びＴＧｃ）は、追加のアレイ横断制御線を必要とせずに複数のデシメーションモードを可能にするように適用される。より具体的には、共有浮動拡散器４０１を４つのピクセル（それぞれが各フォトダイオードＰＤ１〜ＰＤ４と、転送イネーブルトランジスタ４０３．１〜４０３．４と、転送ゲート４０４．１〜４０４．４とを含む）間でセンタリングし、列転送ゲート制御線ＴＧｃを別個の奇数及び偶数列イネーブル線（ＴＧｃ１及びＴＧｃ２であり、それぞれ各論理ＯＲ列ラインドライバ４２１、４２３に結合される）に分けることにより、デシメーションモードでピクセルの全て又は任意のサブセットを電荷ビニングするとともに、非デシメーション（完全解像度）モード、動作し各ピクセルを個々に読み出すことが可能になる。
【００８０】
示される特定の実施形態では、共有浮動拡散器４０１（図面を簡潔にするために、相互接続された２つの部分で示される）は、各転送ゲート４０４．１〜４０４．４を通して４つのピクセルのフォトダイオードＰＤ１〜ＰＤ４に切り替え可能に結合され、各転送ゲートは、制御信号行列内の異なるＴＧｒ及びＴＧｃ信号の対によって制御される。すなわち、転送ゲート４０４．１は、制御信号ＴＧｒ１／ＴＧｃ１を介して転送イネーブルトランジスタ４０３．１によって制御され、転送ゲート４０４．２は、制御信号ＴＧｒ２／ＴＧｃ２を介して転送イネーブルトランジスタ４０３．２によって制御され、転送ゲート４０４．３は、制御信号ＴＧｒ１／ＴＧｃ２を介して転送イネーブルトランジスタ４０３．３によって制御され、転送ゲート４０４．４は、制御信号ＴＧｒ２／ＴＧｃ２を介して転送イネーブルトランジスタ４０３．４によって制御される。上述した共有素子ピクセル構成と同様に、共有浮動拡散器４０１は、共有ソースフォロワ４０５と、行選択トランジスタ４０７と、リセットトランジスタ４０９とに結合され、したがって、よりコンパクトなクワッドピクセルレイアウトを可能にする。さらに、図１７の例示的な物理的レイアウト図に示されるように、４つの転送ゲート（「ＴＧ」）を、センタリングされた浮動拡散器（ＦＤ）の角に物理的に配置し得、転送イネーブルトランジスタ、リセットゲート、ソースフォロワ、及び行選択トランジスタは、クワッドピクセルレイアウトの周縁に形成され、それにより、マルチメガピクセルアレイにわたり行列寸法で繰り返し得るかなりコンパクトなクワッドピクセルフットプリントをもたらす。
【００８１】
図１８Ａ及び図１８Ｂは、カラーフィルタアレイ（ＣＦＡ）パターンを示し、このパターンは、図１６及び図１７のクワッドピクセルアーキテクチャに関して利用し得るとともに、実際のデシメーションモードを決定付け得る。例えば、図１８ＡのＣＦＡパターンでは、フォトダイオードＰＤ１及びＰＤ４を含む緑色角ピクセル（Ｇ）（すなわち、ＰＤ１及びＰＤ４は緑色カラーフィルタ素子の下に配置される）は、４：３電荷ビニングデシメーションモードでビニングし得、一方、図１８ＢのＣＦＡパターンでは、パターンは白色、緑色、赤色、及び青色カラーフィルタを含み、各クワッドピクセル内の角ピクセルの両対（すなわち、フォトダイオードＰＤ１及びＰＤ４ピクセル、フォトダイオードＰＤ２及びＰＤ３を含むピクセル）は、４：２デシメーションモードで電荷ビニングし得る。他のＣＦＡパターン及び／又は白黒（又はグレースケール）イメージングに関して、他の電荷ビニング構成を利用し得る。
【００８２】
図１９及び図２０は、図１６に示される２×２クワッドピクセル構成を含むイメージセンサ内での、完全解像度（非ビニング）及びビニングモードピクセル読み出し動作の例示的なフェーズを示すタイミング図を提示する。例では、各タイミング図内の部分読み出し（閾値テスト）及び完全読み出し動作中に、異なる読み出し利得構成が仮定され、別個の組のサンプルホールド素子が、それらの読み出し動作中にリセット状態サンプル及び信号状態サンプルを捕捉するために適用される。異なる利得構成回路及びそれらの利点の例について図２５Ａ〜図２５Ｃ、図２６、及び図２７を参照して以下に説明する。
【００８３】
まず、図１９の完全解像度読み出しを参照すると、フェーズ１（タイミング図の下部で区切られる）において、奇数及び偶数転送ゲート列信号（ＴＧｃ１、ＴＧｃ２）と一緒に、読み出し中の行（ＴＧｒｉ）に対して４２０で示されるように転送ゲート行信号を完全にアサートし、それにより、選択された行内の偶数列及び奇数列の転送ゲートに完全読み出し電位を印加し、対応するフォトダイオードから共有浮動拡散器への電荷転送をイネーブルする（すなわち、電荷積分への準備として、フォトダイオードを初期状態にリセットする）ことにより、リセット動作が実行される。ＴＧｒｉ信号をローにした後、リセットイネーブル信号（ＲＧ）が、４２２においてパルスされ、リセットトランジスタをオンに切り換え、ひいては、浮動拡散器をリセットする。積分フェーズ２中（持続時間は一定の縮尺で示されていない）、電荷は、入力光の強度に従ってフォトダイオード内に積分／蓄積される。奇数列閾値テストフェーズ３ａ中、ＲＧ信号は、４２４において２回目としてパルスされ、浮動拡散器をリセットし、リセット状態サンプルホールド信号ＳＨＲｓａ及びＳＨＲａｄｃが、４２６及び４２８においてパルスされ、その間、行選択線ＲＳｉはハイであり、浮動拡散器のリセット状態をセンスアンプ及びＡＤＣのそれぞれのサンプルホールド素子内でサンプリングできるようにする。浮動拡散器のリセット状態がサンプリングされた後、偶数列転送ゲート信号（ＴＧｃ２）がローになり（ＴＧｃ１がハイに維持される間）、ＴＧｒｉはＶＴＧｐａｒｔｉａｌ電位に上げられて、奇数列ピクセルに関する閾値テスト読み出しをイネーブルする。４３０において、信号状態サンプルホールド信号ＳＨＳｓａが上げられて、浮動拡散器状態（すなわち、内部の任意の溢れ電荷）のサンプルをセンスアンプのサンプルホールド素子内で捕捉できるようにし、４３２において、比較ストローブ信号（「Ｃｏｍｐａｒｅ」）がパルスされて、読み出し回路のセンスアンプ構成要素が、浮動拡散器信号状態（リセット状態未満）と条件付きリセット（溢れ）閾値との比較結果を生成できるようにする。
【００８４】
奇数列転送ゲート信号（ＴＧｃ１）は、４３２での浮動拡散信号状態の捕捉後、且つ奇数ピクセル条件付き読み出しフェーズ４ａで行転送ゲート信号を完全オン（ＶＴＧｆｕｌｌ）に上げる前に、ローになる。より具体的には、比較結果が閾値未満状況を示す場合、ＴＧｃ１線はローに保持され、その間、ＴＧｒｉはＶＴＧｆｕｌｌ電位に上げられ、それにより、完全ピクセル読み出しを抑制し、積分フェーズ２中にフォトダイオード内に積分された電荷をそのまま残し、続く積分間隔中、初期状態として機能することができる（すなわち、積分継続）。逆に、センスアンプの比較結果が閾値超え状況（すなわち、積分フェーズ２中に蓄積された電荷が条件付きリセット閾値を超える）を示す場合、ＴＧｃ１線はＴＧｒｉ上のＶＴＧｆｕｌｌ電位の印加と同時に、４３４において破線パルスで示されるように上げられ、それにより、ＶＴＧｆｕｌｌを奇数ピクセル転送ゲートに印加し、完全ピクセル読み出し動作をイネーブルする。その後間もなく、奇数ピクセル条件付き読み出しが終わる直前、信号状態サンプルホールド信号ＳＨＳａｄｃがパルスされ（４３６に示されるように）、ＡＤＣの信号状態サンプルホールド素子内に奇数ピクセル読み出し信号のサンプルを捕捉する。４３８において、ＡＤＣサンプルホールド素子内に奇数ピクセル読み出し信号を捕捉した後、変換ストローブがパルスされて、リセット状態とＡＤＣサンプルホールド素子内に補族される信号状態サンプルとの差に関して、ＡＤＣ動作をトリガーする。
【００８５】
奇数ピクセル条件付き読み出し（すなわち、フェーズ４ａ）の終わりに、行転送ゲート信号がローになり、それにより、続く偶数ピクセル閾値テストフェーズ３ｂにおいて、４４０での奇数ピクセル列転送ゲート信号ＴＧｃ１のアサートは、奇数ピクセル転送ゲートをローに駆動し（フォトダイオードと浮動拡散器との分離を保証）、ひいては、奇数列ピクセル状態を妨げることなく、４４２でのＲＧパルスにより浮動拡散器をリセットすることができる。なおフェーズ３ｂにおいて、偶数列転送ゲート信号が、４４８でのＳＨＲｓａパルスのアサートと同時に４４６において上げられ、浮動拡散器のリセット状態サンプルを取得する。奇数ピクセル閾値テストと同様に、行転送ゲート信号ＴＧｒｉは、４５０において部分オン電位（ＶＴＧｐａｒｔｉａｌ）に上げられ（ＴＧｃ２がハイのままである間）、それにより、閾値超え状況がフォトダイオード内に存在する場合、偶数ピクセルフォトダイオードから浮動拡散器への電荷を溢れさせる。４５２において、ＳＨＳｓａがパルスされて、偶数ピクセル信号状態がサンプリングされ、４５４において比較ストローブがパルスされて、読み出しセンスアンプ内の偶数ピクセル閾値超えの特定（浮動拡散リセット状態未満の偶数ピクセル信号状態）を可能にする。奇数ピクセルと同様に、センスアンプからの比較結果が閾値超え状況を示す場合、偶数ピクセル列転送ゲート信号は、ＴＧｒｉ電位の完全オンレベル（ＶＴＧｆｕｌｌ）への上昇と同時に、４５６においてアサートされ、ひいては、ＳＨＳａｄｃ及び変換ストローブ信号のアサート（それぞれ４５８及び４６０において）に続く偶数ピクセル信号状態の完全読み出しを可能にして、偶数ピクセルＡＤＣ結果を生成する。センスアンプからの比較結果が閾値未満状況を示す場合、４５６でのＴＧｃ２パルスは抑制され、偶数ピクセルフォトダイオードの状態への妨げを回避し、ひいては、積分継続のためにフォトダイオード上の電荷をそのまま残す。
【００８６】
なお図１９を参照すると、データ転送フェーズ５において、偶数ピクセル及び奇数ピクセルの行ｉＡＤＣ値は順次、オンチップ又はオフチップイメージ処理宛先（例えば、オフチップイメージ処理宛先）に送信される。上述したように、所与のピクセルに関する閾値未満状況の場合、そのピクセルに関するアナログ／デジタル変換を抑制し得、且つ／又はＡＤＣ出力を出力データストリームか省き得る。いずれの場合でも、選択されたピクセル行に関するデータ送信は、例えば、行ｉピクセルに関する読み出し動作のフェーズと同時の行ｉ−１データの送信で示されるように、後続行内のピクセル読み出し動作とパイプライン化し得る。
【００８７】
図２０のビニングモード読み出しタイミング図では、ハードリセット及び積分動作（フェーズ１及び２）は、閾値テストフェーズ３の開始時の浮動拡散器リセット（すなわち、ＴＧｃ１及びＴＧｃ２がハイである間にＲＧをアサートし、ＳＨＲｓａ信号及びＳＨＲａｄｃ信号のアサートに応答してリセット状態をサンプリングする）と同様に、図１９を参照して上述したように実行される。その後、部分読み出し動作が、ＴＧｃ１のアサート及びＴＧｃ２のデアサートと同時に４７６においてＴＧｒ１を部分オン状態に駆動し、次に、ＴＧｃ２のアサート及びＴＧｃ１のデアサートと同時に４７８においてＴＧｒ２を部分オン状態に駆動することにより、角ピクセル（すなわち、示される例では、フォトダイオードＰＤ１及びＰＤ４を含む）に関して順次実行される。この動作により、フォトダイオードＰＤ１及びＰＤ４からの任意の溢れ電荷は浮動拡散器で集計され、ひいては、ＳＨＳｓａが４８０においてアサートされる際、センスアンプサンプルホールド素子内に捕捉される。したがって、４８２での比較ストローブ信号のアサートにより、ＰＤ１及びＰＤ４からの集計溢れ電荷（浮動拡散器のリセット状態未満）と条件付きリセット／条件付き読み出し閾値とを比較することができる。比較結果が閾値超え状況を示す場合、ＴＧｃ１及びＴＧｃ２は、４８４及び４８６において順次パルスされ（それぞれ、対応する行ラインＴＧｒ１及びＴＧｒ２上のＶＴＧｆｕｌｌ電位のアサートとそれぞれ同時に）、角フォトダイオード（ＰＤ１及びＰＤ４）内に蓄積された電荷の残りを浮動拡散器に転送させ、ピクセル積分結果を電荷ビニングし、次の電荷積分間隔への準備として各ピクセルをリセットすることができる。したがって、ＳＨＳａｄｃ信号が４８８においてパルスされると、浮動拡散器内にビニング（すなわち、集計）されたフォトダイオード電荷をＡＤＣの信号状態サンプルホールド素子内に捕捉し、ひいては、変換ストローブが４９０においてパルスされる際、角ピクセルからの結合電荷（浮動拡散器リセット状態未満）に関するＡＤＣ動作を可能にする。その結果生成される行ｉのデジタル化ピクセル値（すなわち、ＡＤＣ出力）は、続くピクセル行対の読み出し中、オフチップ又はオンチップ処理論理に送信し得る。
【００８８】
なお図２０を参照すると、読み出しセンスアンプによって出力される比較結果が閾値未満状況を示す場合、４８４及び４８６に示されるＴＧｃ１及びＴＧｃ２信号アサートは抑制され、対象となるフォトダイオードの内容への妨げを回避され、それにより、後続するサブフレーム間隔中で積分を継続することができる。示されるタイミングシーケンスは、フォトダイオードＰＤ１及びＰＤ４を含む角ピクセル（すなわち、図１６及び図１８に示されるレイアウトでの北西角及び南東角）からのビニング結果出力をもたらすが、信号線ＴＧｃ１及びＴＧｃ２への波形出力を交換して、フォトダイオードＰＤ２及びＰＤ３を含む角ピクセルからのビニング結果をもたらしてもよい。さらに、４つ全てのフォトダイオード内の集計（ビニング）電荷の読み出しは、追加の部分読み出し動作をフェーズ３で実行し（すなわち、ＴＧｒ１、ＴＧｒ２部分オンパルスを繰り返すが、列転送ゲート信号ＴＧｃ１及びＴＧｃ２のアサートシーケンスを逆にして、フォトダイオードＰＤ２及びＰＤ３の部分読み出しを行う）、次に、閾値超え結果が検出される場合、追加の完全読み出し動作をフェーズ４で実行する（すなわち、ＴＧｒ１及びＴＧｒ２完全オンパルスを繰り返すが、列転送ゲート信号ＴＧｃ１及びＴＧｃ２のアサートシーケンスを逆にする）ことによって行い得る。
【００８９】
図２１は代替のビニング戦略を示し、この戦略は、４×１クワッドピクセルブロック３１０の集まりと、５００に示されるカラーフィルタアレイ（ＣＦＡ）フラグメントに関して実行し得る。示される実施形態では、各クワッドピクセルブロック３１０（ＣＦＡフラグメントに関して３１０．１〜３１０．４において示される）は、一般に、図１４を参照して説明されるように実施され、図１４及び図１５Ａ〜図１５Ｃを参照して説明される読み出し技法のうちの任意の技法に従って読み出し得る。示されるように、ＣＦＡフラグメント５００（すなわち、ＣＦＡパターンを示すのに十分なセンサ全体に及ぶＣＦＡの部分）は、各３×３ピクセルグループのうちの角ピクセルでの同様のカラーフィルタ素子の集まりを含む。したがって、緑色フィルタ素子は陰影付きピクセル「Ｇ」の上に配置され、青色フィルタ素子は斜線付きピクセル「Ｂ」の上に配置され、赤色フィルタ素子はハッシュピクセル「Ｒ」の上に配置される。したがって、この構成では、同じクワッドピクセルブロックに配置される、同様にフィルタリングされた各ピクセル対（すなわち、同色のフィルタ素子Ｒ、Ｇ、又はＢによってフィルタリングされた光を受ける）では、詳細に後述するように、共有浮動拡散器内での電荷ビニンが可能である。さらに、図２２を参照すると、各列内のピクセル対と、同じ行ラインに結合される同様にフィルタリングされるピクセル対との間に列オフセットを固定する（すなわち、示される例では２列の間隔で固定される）ことにより、且つピクセルアレイ５５１の列読み出し点に切り換え素子（すなわち、サンプルホールド回路５５３内の切り換え素子５６１及び５６２）を提供することにより、２つの電荷ビニングピクセル対の結果をサンプルホールド回路５５３内に「電圧ビニング」することが可能になり、ひいては、ＳＡ／ＡＤＣブロック５５５のＡＤＣ素子内のデジタル化前に、各３×３ピクセルグループ内の４つの角ピクセルを結合（すなわち、集計、ビニング）する。
【００９０】
図２３は、図２１及び図２２の４×１クワッドピクセルアーキテクチャ内のビニングモード読み出し動作の例示的なタイミング図を示す。示される例では、ピクセル行ｉ及びｉ＋２の行ラインは、ロックステップで動作されて、所与のクワッドピクセルブロックの共有浮動拡散器内で２：１電荷ビニングを達成する。より具体的には、４×１クワッドピクセルブロック（又はそのようなクワッドピクセルブロックの行）のピクセル行１及び３の行信号は、一体的にアサートされ、その後、ピクセル行２及び４の行信号のロックステップアサートが続いてから、４×１クワッドピクセルブロックの次の行の行信号のアサートに進む。横断接続が、サンプルホールドスイッチ素子内（例えば、図２２に示されるようなサンプルホールドブロック５５３の５６１及び５６２において）で確立されて、２：１電圧ビニングを達成し、ひいては、全体的に４：１アナログ信号合算及びそれに付随するイメージデシメーションを達成する。
【００９１】
より詳細に図２３を参照すると、行選択信号（ＲＳ）、リセットゲート信号（ＲＧ）、及び行転送ゲート信号（ＴＧｒ１、ＴＧｒ３、又は「ＴＧｒ１，３」）は、ロックステップで動作して、ハードリセットフェーズ１中、選択されたピクセル行のフォトダイオード及び共有浮動拡散器をリセットし、積分フェーズ２中、電荷積分を可能にし、閾値テストフェーズ３において、４つのピクセル（すなわち、図２１及び図２２を参照して説明したような３×３角ピクセル）の列インタリーブされた各集まり内の電荷ビニング及び電圧ビニング電荷蓄積結果が、条件付きリセット閾値を超えるか否かを判断し、閾値超え条件が検出される場合、条件付き読み出しフェーズ４において、対象となるピクセルの集まり内の完全電荷ビニング及び電圧ビニング蓄積電荷を条件付きで読み出してデジタル化し、それから、出力フェーズ５において、デジタル化ピクセル値を下流（オンチップ又はオフチップ）処理論理に送信する。フェーズを１つずつ考えると、ハードリセットフェーズ１中、行転送ゲート信号ＴＧｒ１及びＴＧｒ３はＶＴＧｆｕｌｌにパルスされ（５７０で示されるように）、それと同時に、列転送ゲート信号ＴＧｃを上げ、ひいては、蓄積電荷をフォトダイオードＰＤ１及びＰＤ３から共有浮動拡散ノードに転送する。フォトダイオードから浮動拡散電荷への転送後、５７２においてリセット信号ＲＧ１がパルスされ、フェーズ２での続く電荷積分への準備として、電荷が浮動拡散器からクリアされる。閾値テストフェーズ３の開始時、リセット信号が再びパルスされて（５７４）、浮動拡散器をリセットし、次に、信号ＳＨＲｓａ及びＳＨＲａｄｃが、５７６及び５７８においてパルスされ（ＲＳｉがアサートされる間）、浮動拡散器のリセット状態のサンプルをセンスアンプ及びＡＤＣのサンプルホールド素子内に捕捉する。５８０において、ＴＧｒ１及びＴＧｒ３は部分オン転送電位ＶＴＧｐａｒｔｉａｌに上げられ、閾値超え条件が対象となるピクセルのフォトダイオードに存在する場合、浮動電荷拡散器に電荷を溢れさせることができる。次に、５８２において、ＳＨＳｓａ信号がパルスされ、その間、横断相互接続スイッチ素子（例えば、トランジスタ）はサンプルホールドバンク内の導通状態に切り換えられて、関連する列（すなわち、示される実施形態での列ｊ及び列ｊ＋２）内の浮動拡散ノードの信号状態を共有サンプルホールド素子内に捕捉し、ひいては、２つの電荷ビニング溢れサンプルを電圧ビニングする。閾値テストフェーズは、ＴＧｃ信号をローにし、比較ストローブをアサートする（５８４）ことによって終わり、センスアンプ内の閾値比較をトリガーし、４つの電荷／電圧ビニングピクセルからの集計溢れ電荷を条件付きリセット閾値と比較する。比較結果が閾値超え状況を示す場合、ＶＴＧｆｕｌｌをＴＧｒ１線及びＴＧｒ３線に印加する間、５８６においてＴＧｃ信号がパルスされ（ひいては、対応するクワッドピクセルブロック内の共有浮動拡散器にフォトダイオードＰＤ１及びＰＤ３の完全読み出しをイネーブルし）、次に、５８８においてＳＨＳａｄｃ信号が上げられて、スイッチ相互接続ピクセル列の浮動拡散ノードの信号状態をＡＤＣの信号状態サンプルホールド素子内に捕捉���る（すなわち、電荷ビニング浮動拡散内容を電圧ビニングする）。その後、５９０において変換ストリーブがパルスされて、サンプルホールド回路内に捕捉された電圧／電荷ビニング信号状態（もしあれば）に関してＡＤＣ動作をトリガーし、その後、フェーズ５でのＡＤＣ出力の送信が続く。上述したように、閾値テストフェーズ４において閾値超え状況が検出されない場合、ＡＤＣ動作及びデータ送信動作を抑制して、電力を節減するとともに、シグナリング帯域幅を低減し得る。
【００９２】
図２４は、図２１〜図２３を参照して説明したデシメーション（ビニング）モードで動作可能な４×１クワッドピクセルブロック６０１のアレイを有するイメージセンサ６００のより詳細な実施形態を示す。図１４の実施形態と同様に、行デコーダ／ドライバ６０５は、転送ゲート電圧（例えば、ＶＴＧｐａｒｔｉａｌ、ＶＴＧｆｕｌｌ、及びＶＴＧｏｆｆ）をオンチップ又はオフチップ電圧源３０９から受信するとともに、行アドレス値及び行クロック（行信号タイミングの制御に使用される）をシーケンシング論理６０３から受信し、それに応答して、行制御信号ＲＧ、ＲＳ、及びＴＧｒ１〜ＴＧｒ４を出力する。シーケンシング論理はさらに、１組の読み出し制御信号を列読み出し回路６０７に出力し、この読み出し制御信号の組は、列クロック信号（列読み出し回路６０７とのセンスアンプ、ＡＤＣ、メモリバッファ等内の動作のタイミングをとる複数のタイミング／制御信号で構成し得る）と、上述した比較ストローブ信号及び変換ストローブ信号と、列転送ゲートイネーブル信号（ＴＧｃＥｎ）と、ＳＨＲ信号及びＳＨＳ信号（センスアンプ及びＡＤＣサンプルホールド素子に別個の信号を含み得る）とを含む。シーケンシング論理はまた、デシメーションモード信号（「復号化モード」）を列読み出し回路６０７及び行デコーダ／ドライバ６０５の両方に出力して、上述した電荷及び電圧ビニング動作をイネーブル／ディセーブルする。例えば、一実施形態では、デシメーションモード信号は、少なくとも２つの可能な状態のうちの１つで構成可能であり（例えば、プログラマブル構成レジスタ６０４内のデシメーションモード設定に従って）、少なくとも２つの可能な状態は、ピクセルの行及び列が個々の動作をして、完全解像度イメージ読み出しをイネーブルするビニングディセーブル状態と、行デコーダ／ドライバが行信号対（例えば、ＴＧｒ１／ＴＧｒ３、そしてＴＧｒ２／ＴＧｒ４）をロックステップでアサートして、共有浮動拡散器内の電荷ビニングを達成するとともに、偶数列及び奇数列対の列読み出し線（Ｖｏｕｔ）が横断して結合され（例えば、図２２に示されるように）、サンプルホールド素子内への電圧ビニングをイネーブルするビニングイネーブル状態とを含む。
【００９３】
なお図２４の実施形態を参照すると、列読み出し回路６０７は、センスアンプ６１７及びＴＧｃ論理ゲート６１９（一般に上述したように動作する）に加えて、１組の列エクリプス検出回路６１５を含み、各列エクリプス検出回路６１５は、サンプルホールドブロック６０９からピクセルリセット信号を受信するように結合され、フォトダイオード測定値が飽和閾値を超えるか否か（ビニングされるか、それとも完全解像度であるか）を判断する回路を有する。所与のエクリプス検出器６１５（例えば、閾値比較器によって実施される）が飽和状況（すなわち、飽和閾値超え）を検出する場合、エクリプス検出器は、エクリプス信号をＡＤＣ回路６１１の二次イネーブル入力に上げて、そこでのＡＤＣ動作をディセーブルする。エクリプス信号はラインメモリ素子６２１にも出力されて、ＡＤＣ出力の有効性を判断し、飽和状況が検出された場合（ひいては、ＡＤＣ出力が無効であり、実際には最大読み出し値で表すべきであることを示す）、論理「１」エクリプスビットとして記録され、その他の場合、論理「０」エクリプスビットとして記録される。この動作により、各ピクセル列に記録されるエクリプスビット及び閾値未満ビットは、以下のように対応するＡＤＣ出力の有効性をまとめて判断するように機能する（表中、「Ｘ」は無関係ステータスを示す）。
【００９４】
【表１】
0006415532.tif 000002
【００９５】
なお図２４を参照すると、ビニングモードが、列対（例えば、偶数番号列電圧ビニング及び奇数番号列電圧ビニング）間での電圧ビニングをイネーブルするように設定される場合、各ビニング列対の１列内のセンスアンプ及びＡＤＣをディセーブルして、電力を節減し得、送信されるデータストリームはビニングモードに従ってデシメーションされる。
【００９６】
動的利得ピクセル読み出し
図１９及び図２０に関連して概説したように、部分読み出し動作及び完全読み出し動作中に異なる利得を適用し得る。すなわち、部分読み出し中の溢れ電荷は、かなり小さいことがある（すなわち、電荷積分レベルが条件付きリセット閾値を超えることは希である）ため、部分詠み出し中により高い利得を適用することが有利であり得る。逆に、完全読み出しは、最小電荷積分レベル〜最大電荷積分レベルの範囲であり得るため、かなり低い利得を適用して、それらの電荷レベルを最小ＡＤＣ出力値及び最大ＡＤＣ出力値に正規化し得る。したがって、本明細書での幾つかの実施形態（図１９〜図２４を参照して上述された実施形態を含む）では、部分読み出し動作中及び完全読み出し動作中、列読み出し回路は異なる利得を適用する。
【００９７】
図２５Ａは、ピクセル列内で高利得部分読み出し及び略単一利得完全読み出しを行うのに使用し得る利得選択可能（又はマルチ利得）読み出し回路の一実施形態を示す。より詳細には、示される実施態様では、マルチプレクサ６５１及び６５３を使用して、マルチプレクサ制御信号ＣＳ及びＳＦの状態に従って、共通ソースアンプ構成（利得＝トランジスタＭ１の相互コンダクタンス＊負荷抵抗ＲＬ、式中、「＊」は乗算を示す）又はソースフォロワ構成（単一利得又は略単一利得）のいずれかを確立する。共通ソースアンプ構成（ＣＳ＝１、ＳＦ＝０）では、マルチプレクサ６５３は、負荷抵抗ＲＬ（６５５）を介して列ラインＣｏｌ２を電源レールＶｄｄに結合し、一方、マルチプレクサ６５１は、列ラインＣｏｌ１を接地に結合する。示されるように、Ｃｏｌ２は行選択トランジスタ６８３のドレイン端子に結合され、それにより、Ｖｏｕｔ１は、トランジスタＭ１を流れる電流：印加されるゲート電圧（浮動拡散器電荷レベル）及びそのトランジスタの相互コンダクタンスの関数に従って変化する。より詳細には、図２５Ｂ（共通ソース利得構成を示す）から理解できるように、Ｖｏｕｔ１は、Ｖｄｄ−ＩＭ１＊ＲＬによって与えられるため、Ｖｏｕｔ１／ＶＦＤは概ねｇｍ＊ＲＬであり、式中、ｇｍはトランジスタＭ１の相互コンダクタンスを表す。したがって、Ｍ１及び／又はＲＬの大きさを適宜決定することにより、単一よりもはるかに大きな共通ソース利得を達成し得、ひいては、部分読み出し動作中に浮動拡散器に溢れ得る比較的小レベルの電荷への感度を改善し得る。なお、リセットトランジスタ６８５はＣｏｌ２線にも結合され、ひいては、共通ソース利得構成でありながら、ＲＧ信号アサートに応答して、浮動拡散器をＣＳモードＶｏｕｔまでプルする（すなわち、リセットする）ことができる。
【００９８】
ソースフォロワ構成（ＳＦ＝１、ＣＳ＝０）では、マルチプレクサ６５３は、電流源６５７をＣｏｌ２線に結合し、マルチプレクサ６５１は列ラインＣｏｌ１をＶｄｄに結合し、ひいては、図２５Ｃに示されるように、Ｍ１をソースフォロワアンプ（すなわち、Ｍ１ソースでの出力電圧、ひいてはＶｏｕｔ２がＭ１のゲートに印加される浮動拡散器電圧を辿る）として確立する。より詳細には、Ｃｏｌ２線を通る電流を略一定に保つために、一定電流源を維持するフィードバックループが、トランジスタＭ１での任意のコンダクタンス変化を相殺するのに必要に応じて、電位をＶｏｕｔ２に上げる。したがって、Ｍ１内の相互コンダクタンスが略線形であると仮定すると、電流源は、浮動拡散器電位の増減に略線形に対応してＶｏｕｔ２を増減し、ひいては、Ｖｏｕｔ２とＶＦＤとの間での略一定の釣り合いをもたらす。示される実施形態では、一定の釣り合いは、ソースフォロワ構成での単一性にわずかに満たない（例えば、示される特定の例では０．８５であるが、代替の実施形態又は他のプログラム構成では、他の釣り合い定数を達成することもできる）。
【００９９】
なお図２５Ａを参照すると、サンプルホールド素子（例えば、容量性素子及びスイッチ素子）の別個の組６６９及び６７１が、Ｖｏｕｔ１ノード及びＶｏｕｔ２ノードにそれぞれ結合されて、部分読み出し動作及び完全読み出し動作中に適用される異なる利得構成に対応し、それに対応して、リセット状態及び信号状態サンプリングイネーブル信号の別個の組が２つのサンプルホールド回路に適用される。示される例では、部分読み出しサンプルホールド回路６６９（すなわち、共通ソース利得構成で信号ＳＲｃｓ及びＳＳｃｓによって制御される）は、差動出力（すなわち、リセット状態サンプル未満の信号状態サンプル）をセンスアンプ回路６７５に提供し、一方、完全読み出しサンプルホールド回路６７１（ソースフォロワ利得構成で信号ＳＲｓｆ及びＳＳｓｆによって制御される）は、差動出力をＡＤＣ６７７に提供する。センスアンプ及びＡＤＣの両方を有する全ての実施形態と同様に、図１５Ｂ及び図１５Ｃを参照して考察したように、部分読み出し動作及び完全読み出し動作の両方中、センスアンプを省き得、ＡＤＣを適用し得る。そのようなＡＤＣのみの実施態様では、サンプルホールド回路６６９及び６７１の出力は、ＣＳ信号及びＳＦ信号の状態に従ってＡＤＣ６７７の入力に多重化し得る。ＣＳ信号及びＳＦ信号が常に相補的な状態を有する一実施形態では、代替的に、単一の信号を使用して、共通ソース利得構成とソースフォロワ利得構成とを切り換え得る。
【０１００】
図２６は、図２５Ａのマルチ利得アーキテクチャ内でのハードリセット動作、積分動作、部分読み出し動作、及び（条件付き）完全読み出し動作中の共通ソース利得構成及びソースフォロワ利得構成の交互の適用を示す例示的なタイミング図を提示する。示されるように、共通ソースイネーブル信号（ＣＳ）が、ハードリセットＲＧパルスと同時に６８６においてアサートされる（すなわち、電荷積分への準備としてアサートされる）とともに、６８８においてアサートされる（リセット状態サンプリングへの準備としての浮動拡散器リセット）。電荷積分間隔の少なくとも一部中、信号利得を完全にディセーブルして、電力を節減し得る（すなわち、示されるようにＳＦ制御信号及びＣＳ制御信号を両方ともローにする）が、実際には、その間隔中に一方又は両方の利得モードを適用して、他のピクセル行での動作をイネーブルし得る。リセット状態サンプリング中、共通ソース利得構成及びソースフォロワ利得構成は、６９０及び６９２に示されるように順次イネーブルされ（すなわち、まず、ＳＦがローである間にＣＳをハイに維持し、次に、その構成を逆にする）、リセット状態サンプリング信号ＳＲｃｓ及びＳＲｓｆは、共通ソース利得構成及びソースフォロワ利得構成である間、６９４及び６９６においてそれぞれパルスされて、２つの利得構成に提供される異なるサンプルホールド回路内にリセット状態サンプルを捕捉する。その後、ＣＳは、６９８においてハイになり（且つＳＦはローになり）、部分読み出し動作（７００において、ＴＧｒを部分オン状態に上げ、その間、ＴＧｃをハイに保持し、ＳＳｃｓ及び比較ストローブ信号のアサートで終わることによりもたらされる）中、共通ソース利得構成を適用し、次に、７０２において、ＳＦはハイになり（且つＣＳはローになり）、続く条件付き完全読み出し動作（ＴＧｃ信号の条件付きパルスと同時に、７０４においてＴＧｒを完全読み出し電位に上げ、ＳＳｓｆ及び変換ストローブ信号のアサートで終わることにより）中、ソースフォロワ利得構成を適用する。
【０１０１】
図２５Ａ〜図２５Ｃ及び図２６を参照して説明したマルチ利得アーキテクチャに反映して、代替の実施形態では、他の利得構成又は利得構成の組み合わせを使用し得ることに留意されたい。例えば、図２７に示されるように、２つの異なる共通ソース利得構成は、マルチプレクサ７０１を介して異なるプルアップ抵抗（ＲＬ１及びＲＬ２）をｃｏｌ２線に結合し、その後、概して図２６を参照して説明されるように、一方又は他方の利得を選択する（すなわち、制御信号ＣＳ１及びＣＳ２の適宜アサートを通して）ことによってもたらし得る。別の実施形態では、プログラマブル利得アンプをＣｏｌ２線及び／又はＣｏｌ１線に結合し、プログラムされる設定を切り換えて、異なる部分読み出し利得及び完全読み出し利得をもたらし得る。より一般的には、代替の実施形態では、部分読み出し動作及び完全読み出し動作中に適用される利得の調整を可能にする任意の実施可能な構成又はアーキテクチャを利用し得る。
【０１０２】
イメージセンサアーキテクチャ、システムアーキテクチャ
図２８は、上部読み出し回路７３２．１と下部読み出し回路７３２．２との間に配置されるピクセルアレイ７３１を有するイメージセンサの一実施形態を示す。読み出し回路は、アレイ内のピクセル行のそれぞれ半分に結合され、並列に動作可能であり、それにより、ピクセルアレイの行全体を通してスキャンするのに必要な時間を半減する。一実施形態では、ピクセル行は、ピクセル行が存在するピクセルアレイの物理的な半分に従って、上部読み出し回路及び下部読み出し回路のいずれかに割り振られる。例えば、全ての上部ピクセル行（すなわち、物理的中間点よりも上のピクセル行）は、上部読み出し回路に結合し得、全ての下部ピクセル行は、下部読み出し回路に結合し得、それにより、全体の列ライン長を低減する（Ｖｏｕｔ及びリセットフィードバック（ＴＧｃ）線のそれぞれに関して、キャパシタンス、ノイズ、必要とされる駆動電力等を低減する）。他の実施形態では、上部及び下部読み出し回路へのピクセル行相互接続は、ピクセルアレイの行にわたりインタリーブし得、接続は、ピクセルブロックの連続行毎（例えば、図２１に示される４×１クワッドピクセルブロックで埋められるピクセルアレイ内の４行毎、図１６及び図１７に示される２×２クワッドピクセルブロックによって埋められるピクセルアレイ内の２行毎、又は専用Ｖｏｕｔ相互接続を有するピクセルによって埋められるピクセルアレイ内の１行毎）に、上部読み出し回路と下部読み出し回路とで交互になる。示される実施形態では、各読み出し回路（７３２．１及び７３２．２）は、サンプルホールドバンク７３３（例えば、上述したように、列毎の容量性記憶素子と、切り換え素子とを含む）と、列毎のセンスアンプ回路（又はラッチ）及びリセットフィードバック論理を含むセンスアンプバンク７３５と、列毎のＡＤＣバンク７３７と、デジタルラインメモリ７３９とを含む。列毎のＡＤＣを適用して、部分読み出しサンプルをデジタル化する実施形態では、センスアンプバンク７３５を省き得、デジタル比較器を備えた列毎のＡＤＣバンクが、リセットフィードバック信号（すなわち、条件付きリセット信号ＴＧｃ）を生成し得る。また、サンプルホールドバンクは、図２３を参照して説明した横断切り換え素子を含み、電圧ビニング動作をサポートし得る。より一般的には、上部及び下部読み出し回路の様々な回路ブロックは、上述したように動作し、且つ／又は構成して、様々なデシメーションモード及び読み出しオプションをサポートし得る。特に示されていないが、上部及び下部デジタルラインメモリ７３９は、例えば、ピクセルアレイの左又は右に配置され、デジタルラインメモリのそれぞれから並列にデータを受信するように結合される供給物理出力ドライバ（ＰＨＹ）を供給し得る。代替的には、２つのデジタルラインメモリに別個のＰＨＹを提供し得、ＰＨＹは、例えば、イメージセンサＩＣの両縁部に配置される。さらに、上部及び下部読み出し回路は、ピクセルアレイ７３１と同じ物理的ダイ上（例えば、（ピクセルアレイを挟む）ダイの周縁又はピクセルアレイの各半分間のダイの中央に実装し得るが、読み出し回路は代替的に、別のダイに配置してもよい（例えば、他のイメージング関連ダイを更に含み得る��層構成でピクセルアレイダイに結合される）。
【０１０３】
図２９は、イメージセンサ８０１と、イメージプロセッサ８０３と、メモリ８０５と、ディスプレイ８０７とを有するイメージングシステム８００の一実施形態を示す。イメージセンサ８０１は、本明細書に開示される任意の実施形態により一時的に過剰サンプリングされた条件付きリセットピクセルによって構成されるピクセルアレイ８１１を含むとともに、行論理８１５と、列論理８１７と、ラインメモリ８１９と、ＰＨＹ８１２とを含む、上述したようなピクセル制御及び読み出し回路も含む。イメージプロセッサ８０３（システムオンチップ等として実施し得る）は、１つ又は複数の相互接続バス又はリンク８３６を介して互いに結合されるイメージ信号プロセッサ（ＩＳＰ）８３１及びアプリケーションプロセッサ８３３を含む。示されるように、ＩＳＰ８３１は、ＰＨＹ８２７（及びシグナリングリンク８２２、これは例えば、モバイルインダストリプロセッサインタフェース（「ＭＩＰＩ」バス）又は任意の他の実施可能なシグナリングインタフェースによって実施し得る）を介してイメージングデータをピクセルアレイから受信するように結合され、ＩＳＰ及びアプリケーションプロセッサは、相互接続８３６を介してメモリ制御インタフェース８３５及びユーザインタフェースポート８３７に結合される。さらに、以下に説明するように、相互接続８３６は、サイドチャネル８３８を介してＩＳＰ８３１のイメージセンサインタフェース（すなわち、ＰＨＹ８２７へのＩＳＰインタフェース）にも結合し得、それにより、アプリケーションプロセッサは、イメージセンサをなくすように、データをＩＳＰに送ることができる。
【０１０４】
なお図２９を参照すると、イメージングシステム８００は、イメージプロセッサ８０３のメモリ制御インタフェース８３５に結合される１つ又は複数のメモリ構成要素８０５を更に含む。示される例及び以下の考察では、メモリ構成要素は、イメージサブフレームデータのバッファとして、且つ／又は他の機能のフレームバッファとして機能し得る動的ランダムアクセスメモリ（ＤＲＡＭ）を含むと仮定する。メモリ構成要素は、１つ又は複数の不揮発性メモリを更に含み、処理済みイメージを長期記憶し得る。
【０１０５】
ユーザインタフェースポート８３７がユーザディスプレイ８０７に結合され、ユーザディスプレイ８０７はそれ自体、ユーザに表示するイメージ（例えば、静止イメージフレーム又はビデオフレーム）を記憶するフレームメモリ（又はフレームバッファ）を含み得る。示されていないが、ユーザインタフェースポート８３７は、キーパッド、タッチスクリーン、又はイメージセンサ８０１内のデシメーションモードの構成に使用し得る動作モード情報を含め、ユーザ入力に対応する情報をイメージプロセッサ８０３に提供可能な他のユーザ入力回路に結合することもできる。これも示されていないが、イメージプロセッサ８０３は、サイドバンドチャネル又は他の制御インタフェースを通してイメージセンサ８０１に結合し得、それにより、動作モード、構成情報、動作トリガー命令（イメージ捕捉命令、構成プログラミング命令等を含む）等をイメージセンサに送信することができる。
【０１０６】
図３０は、イメージ処理動作に関連して図２９のイメージングシステム内で実行し得る動作の例示的なシーケンスを示す。８５１において開始され、アプリケーションプロセッサは、メモリ制御インタフェース８３５、ひいてはメモリＩＣ８０５に関するＤＭＡ（直接メモリアクセス）動作に向けてＩＳＰ８３１を構成する。この構成により、ＩＳＰは、イメージセンサ８０１とメモリＩＣ８０５との間のＤＭＡコントローラとして動作することが可能になり、サブフレームデータをイメージセンサ８０１から行毎に受信し（８５３に示されるように）、サブフレームデータをメモリＩＣに転送する。したがって、イメージセンサ８０１内の一時的な過剰サンプリングによって生成されるサブフレームデータは、実際には、ＩＳＰを通してメモリＩＣ（例えば、ＤＲＡＭ）に直接パイプ化され、メモリＩＣ内で、アプリケーションプロセッサはサブフレームデータにアクセスし得る。なお、示される実施形態では、サブフレームは、最後のサブフレームが受信され記憶されるまで、メモリに順次ロードされる（すなわち、フレーム毎の記憶ループであり、その最終的な終了は判断ブロック８５５において反映される）。このプロセスは、代替の実施形態では、メモリＩＣ８０５内の最後のサブフレームの記憶を省き、その代わり、最後のサブフレームデータをアプリケーションプロセッサ８３３に直接送ることによって最適化し得る。すなわち、８５７に示されるように、アプリケーションプロセッサは、記憶されたサブフレームを検索して結合（例えば、合算）して、統合（積分）イメージフレームを生成し、それにより、最後のサブフレームをメモリに記憶し、次に、それを再び読み出す代わりに、最後のサブフレームをアプリケーションプロセッサに直接送り、サブフレームデータ統合の開始点として機能し得る。いずれの場合でも、８５９において、アプリケーションプロセッサは、イメージ処理モードで動作するようにＩＳＰ８３１を構成し、８６１において、イメージフレームデータ（すなわち、一時的に過剰サンプリングされたイメージセンサデータの統合）をＩＳＰのイメージセンサインタフェース（すなわち、チャネル８３８を介してＩＳＰのフロントエンド）に出力し、それにより、イメージセンサが完全イメージフレームをＩＳＰ８３１に送ることをなくす。８６３において、ＩＳＰは、アプリケーションプロセッサによって送られたイメージフレームを処理して、最終的なイメージフレームを生成し、完全な（処理済み）イメージフレームを、例えば、ＤＲＡＭ又は不揮発性メモリ（すなわち、メモリＩＣ８０５のうちの一方又は両方）に書き込み、且つ／又はディスプレイ８０７内のフレームバッファに直接書き込み、イメージをシステムユーザに表示できるようにする。
【０１０７】
イメージ再構築方法論
本明細書では、線形光表現を統合露光シーケンスから再構築するために、２つの主な方法が使用される。第１の方法はサムアンドルックアップ（sum-and-lookup）であり、第２の方法は加重平均である。図３１は、初期計算後の両手法の露光値（ＥＶ）とルクス単位の光強度の対数−対数プロットを含む。両方とも同様のダイナミックレンジを示し、低光範囲では略線形であるが、サムアンドルックアップ手法は、高強度でショルダを有し、加重平均手法は、ダイナミックレンジの上部に達するまで線形のままである。
【０１０８】
第１の方法では、所与のピクセルで、閾値を超えた全てのフレームサブ露光のデジタル変換値が合算される。所与のサブ露光により、飽和ピクセルが生成された場合、合算でそのサブ露光に使用されるデータ番号は、非飽和ピクセルの最高データ番号よりも１つ大きくなる。合算後、応答を光強度にマッピングする、事前計算されるルックアップテーブル（ＬＵＴ）に基づくルックアップ動作。このルックアップテーブルは、センサ応答の解析モデル、モンテカルロシミュレーションを使用しての統計的推定、最大尤度推定を使用して計算することができ、又はセンサハードウェアからの特徴データに基づくことができる。このモードの主な利点は、実行時簡易性であるとともに、例えば、オンセンサで応答の部分和を生成する能力であり、それにより、オフチップ帯域幅が低減する。全てのサブ露光の値は統合されるが、ルックアップテーブルは、フレーム全体にわたりピクセルへの一定の照明強度を仮定するため、フレーム若しくはカメラプラットフォーム内で移動が生じるか、又は照明がフレーム持続時間にわたって変動する場合、ルックアップテーブル手法は、平均線形光値を不正確に近似することがある。また、ルックアップテーブル（ＬＵＴ）は事前計算されるため、合致するＬＵＴを有する事前設定された露光タイミングしか、オンシステムで処理することができず、応答、閾値等の変動もエラーを引き起こすおそれがある。
【０１０９】
第２の方法では、ピクセルに衝突する平均光強度は、デジタル値／飽和イベントのパターンと、フレーム持続時間Ｔｔｏｔａｌにわたるそれらの値／イベントを生成した積分持続時間から直接推定される。各ピクセルは、それぞれが各持続時間ＴｉにわたってとられるサンプルＳｉの集合によって表される。各サンプルは、値０≦Ｓｉ≦Ｓｍａｘをとる。値は、条件付き読み出しサブ露光では０になり得ず、無条件読み出しサブ露光でのみ０になることができる。値がＳｍａｘである場合、ピクセルは持続時間Ｔｉにわって飽和する。第１の計算では、強度推定値は、全ての非飽和サンプル（サブ露光終了時に、ピクセルが条件付き閾値を超えない場合、サンプルはとられない）から計算され、そのようなサンプルが存在する場合、
【数１】
0006415532.tif 000003
である。ポアソン分布ノイズの場合、重みｗｉは１に設定される。ガウス優勢ノイズの場合、重みはＴｉに設定することができる。その他の重みを所望に応じて選択することができる。第２の計算では、２つ以上の飽和サンプルがある場合、強度推定値は、この露光持続時間での予測値（
【数２】
0006415532.tif 000004
推定値に既に含まれるサンプルに基づく）がＳｍａｘ未満である場合、最短持続時間Ｔｋを有する飽和サンプルを包含するように更新される。予測値は、
【数３】
0006415532.tif 000005
を含む幾つかの方法で計算し評価し得る。この更新プロセスは、２番目に最短の持続時間のサンプルで、２つ以上の飽和サンプルがある場合等、最後のそのようなサンプルに達するまで、又は上記式がもはや満たされなくなるまで繰り返すことができる。飽和サンプルしかない場合、強度の最良推定値が、最短持続時間Ｔｋでの飽和サンプルからとられる。
【数４】
0006415532.tif 000006
【０１１０】
データレート制限付きセンサ動作
幾つかの実施形態では、センサでのデータ記憶は、サブフレームよりもはるかに小さい容量に制限され、サブフレーム動作レートは、ＡＤＣ変換レートと、センサと取り付けられる処理／記憶システムとの間で利用可能なチャネルレートとのうちの少なくとも一方によって制限される。図３２〜図３９は、そのような実施形態でサポートすることができる異なる条件付き／無条件読み出しモードタイミング図の集まりを示す。各図のフォーマットは、無条件リセット動作、条件付き読み出し／リセット動作、及び無条件読み出し動作を行数及び時間の関数としてプロットする。
【０１１１】
図３２は、６０Ｈｚフレームレートで１０８０Ｐビデオをイメージングする状況での第１のＨＤＲ動作モードを示す。このタイミングの基礎となる仮定は、ＡＤＣ変換レート及び／又はチャネルレートで、１／６０秒毎に動作ピクセルの最高で４つの完全なサブ露光が可能であることである（簡潔にするために、そのようなサブ露光は６２．５Ｈｚフレームレートで、４ｍｓ続くものとして示される）。第１のフレーム１では、行Ｒ１で開始して行Ｒ１０８０に進み、センサは、４ｍｓで全ての行のリセットパスを完了するレートで、各行（又は上述したようにビニングされた行）上のピクセルを無条件で順にリセットする。この４ｍｓパスの終わりで、第１のサブ露光間隔ＳＥ１は行Ｒ１に関して終わり、センサは、行１の条件付き読み出し／リセット動作を実行し、結果を送信バッファに配置する。無条件リセットパスと同じレートで行Ｒ２から行Ｒ１０８０に進み、センサは、各行の同様の条件付き読み出し／リセット動作を順に実行し、結果を送信バッファに配置し、それにより、ここでも４ｍｓで、行順で第１のサブ露光間隔ＳＥ１を完了する。
【０１１２】
次に、センサは、動作を行１に移し、サブ露光間隔ＳＥ２中、アレイを通しての第２の条件付き読み出し／リセットパスを実行する。第２のパス中、第１のパスで閾値を超え、リセットされたピクセルは、４ｍｓの光積分後に評価され、一方、第１のパスでリセットされなかったピクセルは、８ｍｓの光積分後に評価される。
【０１１３】
第２の条件付き読み出し／リセットパス後、センサは、サブ露光間隔ＳＥ３中に第３の同様のパスを実行する。第３のパス中、３つの可能性がピクセル光積分間隔に存在する：ＳＥ２の終了時にリセットされたピクセルの場合、４ｍｓ；ＳＥ１の終了時に最後にリセットされたピクセルの場合、８ｍｓ；フレーム１中、閾値をまだ超えていないピクセルの場合、１２ｍｓ。
【０１１４】
第３のパスが完了した後は、アレイを通る最後のパスを実行するときであり、このときは、サブ露光間隔ＳＥ４後、各行内の各ピクセルのＡＤＣ値を無条件で読み出し、送信する。第４のパス中、ピクセル光積分間隔に４つの可能性が存在する：ＳＥ３の終了時にリセットされたピクセルの場合、４ｍｓ；ＳＥ２の終了時に最後にリセットされたピクセルの場合、８ｍｓ；ＳＥ１の終了時に最後にリセットされたピクセルの場合、１２ｍｓ；フレーム１中に閾値を超えなかったピクセルの場合、１６ｍｓ。フレーム１の最短積分時間と最長積分時間との比は１：４であるため、図１のＨＤＲ動作モードは、１６ｍｓ毎に１つの露光で動作するセンサと比較して、フレームダイナミックレンジに２つの撮影絞りを追加する（追加のダイナミックレンジは、１露光に選択される長さに応じて、１露光の場合のダイナミックレンジよりも上、下、又は上下両方であり得る）。
【０１１５】
間隔ＳＥ４の終了時での無条件読み出しは、続くフレーム２のサブ露光間隔ＳＥ１を開始する無条件リセットとしても機能する。フレーム２はフレーム１と同様に収集される。
【０１１６】
低光シナリオで図３２に示されるＨＤＲ動作モードを使用する場合、ベースＩＳＯよりも高いＩＳＯでセンサを動作させて、より少ない読み出しノイズで影エリアを捕捉し、より高いフレームレート（ビデオの場合）を維持するか、又は手振れ関連ブラー（静止画捕捉の場合）を低減することが有利であり得る。例えば、ＩＳＯ４００で第４のサブ露光を捕捉することが望ましい場合、第１のサブ露光をＩＳＯ１００で捕捉することができ、第２のサブ露光をＩＳＯ２００で捕捉することができ、第３及び第４のサブ露光をＩＳＯ４００で捕捉することができる。第１のサブ露光はここでは、最後の２つのサブ露光の感度の１／４を有するため、ダイナミックレンジの追加の２つの絞りを利用することができる。仮にＩＳＯシーケンスが１００−２００−４００−８００である場合、３つの絞りが同様に、さらに低光で利用可能である。
【０１１７】
ＩＳＯ変化モードを実施するには、条件付き読み出しサブ露光のうちの幾つか又は全てで閾値を調整することが望ましいことがある。例えば、１００−２００−４００−８００ＩＳＯシーケンスでは、第１のサブ露光中に、第１のサブ露光閾値の真下まで積分されるピクセルは、読み出されず、第２のサブ露光の終了まで引き続き積分され、その場合、アナログ利得は２倍になり、積分時間が２倍になる。そのようなピクセルのサブ露光ＳＥ２読み出しの飽和を回避するために、第１のサブ露光での閾値は、完全なＡＤＣ範囲の１／４未満であるべきである。同様に、第１又は第２のサブ露光の終了時にリセットされないピクセルは、第２のサブ露光閾値の真下の値を有することがあり、第３のサブ露光の終了まで積分される。ここでも、アナログ利得は２倍になり、積分時間が５０％増大するため、第２のサブ露光の閾値は、完全なＡＤＣ範囲の１／３未満であるべきである。第３の露光閾値への同様の解析により、完全なＡＤＣ範囲の約３７％未満の推奨値がもたらされる。
【０１１８】
ＩＳＯが露光中に変更される場合、再構築システムもこのモードを知らなければならない。非飽和ピクセルの加重平均再構築は、
【数５】
0006415532.tif 000007
に調整されるべきである。飽和ピクセルを考慮する方程式も同様に調整される。加えて、異なるＩＳＯでの読み出しノイズの変化を計上するように、重みを調整し得る。サムアンドルックアップ再構築手法の場合、合算前に値をＩＳＯによってスケーリングすべきである。
【０１１９】
図３３は、６０Ｈｚフレームレートで１０８０Ｐビデオをイメージングする状況での第２のＨＤＲ動作モードを示す。第１のモードと比較すると、この第２のモードは、第１のモードと比較してダイナミックレンジの低光端部で感度の撮影絞りの１／３未満を失いながら、ダイナミックレンジを更に拡張する。この第２のＨＤＲモードでは、条件付き読み出し／リセットパス及び最後の無条件読み出しパスは、第１のＨＤＲモードと同じタイミングで実行される。図３２との違いは、サブ露光間隔ＳＥ１の有効長さを低減するようにタイミングがとられる無条件リセットパスの使用である。例えば、フレーム２及び所与の行の光捕捉は、フレーム１を終えるその行の無条件読み出しとともに開始されない。その代わり、その行の専用無条件リセットが、ＳＥ１を終える条件付き読み出し／リセットパスの１ｍｓ秒前にスケジュールされる。これにより、フレーム１が終了してから３ｍｓ中に、その行内のピクセルによって変換された光は放電され、飽和なしでより大きな強度を検知することができるようにＳＥ１が短縮される。したがって、特定のピクセルがフレーム中に有することができる可能な積分間隔は、１ｍｓ、４ｍｓ、５ｍｓ、８ｍｓ、９ｍｓ、及び１３ｍｓである。ダイナミックレンジは、１露光がそれぞれ１６ｍｓで動作するセンサと比較して、３と２／３の撮影絞り、拡張される。なお、図３３の動作モードでは、第１のサブ露光間隔の持続時間は、最高で４ｍｓ長の略あらゆる選択持続時間に設定することができる。可変ＩＳＯ技法は、このモードでも使用することができるが、積分間隔は５の係数で既に変更されているため、一般に、ＩＳＯはＳＥ１とＳＥ２との間で一定のままであるはずである。ＳＥ２とＳＥ３との間でＩＳＯを２倍にするとともに、ＳＥ３とＳＥ４との間でも２倍にすることにより、低光状況で、ダイナミックレンジの追加の２つの撮影絞りを利用することができる。
【０１２０】
ＳＥ１の長さが短縮される別の考慮事項は、短縮に基づいて、条件付き読み出し閾値を調整する必要があり得ることである。例えば、図３２で使用される閾値が飽和値の４０％である場合、ＳＥ１の終了時に閾値に届かないピクセルが、ＳＥ２の終了時に飽和しないこと、又は辛うじて飽和しないことを保証するために、図３３のＳＥ１中、その閾値を飽和値の約２０％以下に下げる必要がある。任意の可能な積分時間と１サブ露光だけ延長されたその積分時間との比率が約５よりも大きくなる場合、所望の閾値を実施することが非現実的になり得る。
【０１２１】
更に明るい状況の場合、図３４は、５を超える上記比率を妨げることなく、ダイナミックレンジを更に拡張する動作モードを示す。図３４はなお、４つの読み出し間隔を使用するが、各フレームの４つの読み出し間隔のうちの最初の間隔を無条件読み出しで終える。これにより、各フレームは、それぞれが４ｍｓ長短くすることができる２つの積分間隔（ＳＥ１及びＳＥ２）を有することができる。図３４の例では、これらの間隔の長さはそれぞれ、０．２５ｍｓ及び１ｍｓに設定されていた。したがって、特定のピクセルがフレーム中に有することができる可能な積分間隔は、０．２５ｍｓ、１ｍｓ、４ｍｓ、５ｍｓ、８ｍｓ、及び９ｍｓである。１つの露光がそれぞれ１６ｍｓで動作するセンサと比較すると、ダイナミックレンジは５絞りを超えて拡張される。
【０１２２】
図３５は「プレビューモード」を示し、このモードは、例えば、センサが電力／データレート低減モードで動作しており、ユーザがイメージの合成、ズームの設定等を行えるようにする場合に適切であり得る。プレビューモードでは、１つのみのリセット及び１つのみの無条件読み出しが、行毎フレーム毎にスケジュールされる。しかし、偶数フレーム及び奇数フレームは、異なる積分間隔（１６：１の比が示される）を使用し、積分間隔は、２つの無条件読み出しパスが少なくとも４ｍｓ離間される限り、各フレーム間隔内の任意の場所に配置される。「疑似ＨＤＲ」効果は、完全レートでフレームを単に見ることで生み出される。代替的には、２つの近傍フレームの各グループは、従来のＨＤＲフレーム統合を使用して統合して、ＨＤＲ捕捉シミュレーションを用いてプレビューを生成することができる。好ましくは、ユーザが静止フレームの捕捉又はビデオ捕捉を開始する場合、捕捉モードは、図３２〜図３４場合に示されるようなより高機能のモードに切り替わる。プレビューモードは、自動露光動作の場合、続く捕捉に適切な完全ＨＤＲモードの選択を支援することもできる。
【０１２３】
図３２〜図３５と同じイメージャ例では、図３６は、フレーム間隔毎に最高で８つのサブ露光捕捉が可能であるとともに、露光ポリシーに追加の柔軟性が可能な３０Ｈｚ捕捉モードを示す。この特定の例では、６つのサブ露光間隔−３つの無条件及び３つの条件付き−を使用して、フレーム毎の露光時間０．１２５ｍｓ、０．５ｍｓ、２ｍｓ、４ｍｓ、６ｍｓ、８ｍｓ、１２ｍｓ、１６ｍｓ、２０ｍｓ、及び２２ｍｓを提供する。フレーム毎に１つのみの露光間隔を提供するイメージャと比較して、このモードは、７．５撮影絞りだけダイナミックレンジを拡張する。
【０１２４】
同じイメージャは、フレーム毎に２つのサブ露光間隔を使用することにより、１２０Ｈｚモードで動作することもできる。図３７は、２つの異なる１２０Ｈｚタイミング可能性を示す−等しいサブ露光時間を有する４ｍｓ、４ｍｓシーケンス並びにフレーム毎に１つの条件付き読み出し／リセット（フレーム１及び３として示され、フレーム毎に１つの撮影絞り改善がある）及びフレーム毎に１つの条件付き読み出し／リセット（フレーム２及び４として示され、フレーム毎に３撮影絞り改善がある）を有する０．７５ｍｓ、４ｍｓシーケンス。代替的に、図３７に示されるように、奇数フレーム及び偶数フレームが望まれる場合、２つのそのようなシーケンスを交互にすることができ、フレームブレンドを使用して、最終的な出力を平滑化する。
【０１２５】
ビデオ捕捉シナリオによっては、行毎に、時間的に密にグループ化され、６０Ｈｚフレーム全体にわたって拡散しない極めて短いサブ露光のグループを有することが望ましいことがある。図３８は、そのような状況に適するインタリーブ捕捉モードを示すタイミング図を含む。インタリーブ捕捉モードでは、サブ露光パス全体は、次が開始する前に完了せず、その代わり、各パスの行レートは遅くなり、それにより、システムの最大行レートを決して超えず、４つのパスが同時に進行する。
【０１２６】
図３８では、各フレームの最後のサブ露光間隔を除く全てのサブ露光間隔は、条件付き読み出し／リセット間隔であり、間隔はそれぞれ０．１２５ｍｓ、０．２５ｍｓ、１ｍｓ、及び４ｍｓである。可能な最長間隔時間は５．３７５ｍｓであり、最短は０．１２５ｍｓであり、ダイナミックレンジは、フレーム毎に単一の露光と比較して約５と１／２の撮影絞りの拡張である。インタリーブスケジュールは図３８のフレーム１の下部拡大部分図に更に示される：行Ｒ２５６は、条件付き読み出しを全て完了しており、ＳＥ４の最終的な無条件サブ露光読み出しを受け；次に、行Ｒ５１２は、ＳＥ３条件付き読み出し／リセット動作を受け、次に、行Ｒ５７６はＳＥ２条件付き読み出し／リセット動作を受け；次に、行Ｒ５９２はＳＥ１条件付き読み出し／リセット動作を受け；最後に、行Ｒ６００は、その行のフレーム１を開始する無条件リセット動作を受ける。次に、スケジュールは１行下にシフトし、同じシーケンスであるが、それを行Ｒ２５７、Ｒ５１３、Ｒ５７７、Ｒ５９３、及びＲ６０１に対して実行し、繰り返す。なお、フレーム２の上行は、フレーム１の下行が捕捉シーケンスを完了する前に捕捉シーケンスを開始する。
【０１２７】
インタリーブモードは、非常に短い間隔から非常に長い間隔まで、サブ露光間隔の略あらゆる組み合わせを用いて使用することができる。したがって、完全インタリーブ捕捉モードは、より暗いシーンでも同様に利用することができる。図３９は、全てのサブ露光間隔が４ｍｓ長であるという点で、図３２と同様であるが、４つのサブ露光間隔が同時に進行するモードのタイミング図を含む。
【０１２８】
可変データレートセンサ動作
幾つかの実施形態では、追加のセンサデータレートが、１つ又は複数の方法で利用可能な幾つかのモードで存在する。図４０は、最大行レートがフレーム毎に概ね４．５アレイスキャンをサポートするのに十分に高速なそのような一例でのタイミング図を示す。センサは選択的に、幾つかの行を選び、各フレームで第５のサブ間隔ＳＥ５を受け取り、この場合、合計露光時間は０．２５ｍｓ（サブ間隔ＳＥ１の露光時間１／４）である。
【０１２９】
図４１は、可変露光スケジュールで動作することが可能であり、したがって、図４０の可変タイミングの実行に有用なセンサ１２１０のブロック図を示す。センサ１２１０は、条件付きリセットピクセルアレイ１２１２と、センサデータをチップ外に駆動する、１組の列論理／ＡＤＣ１２１４、行バッファ１２１６、圧縮器１２１８、ＰＨＹバッファ１２２０、及びＰＨＹ１２２２を含む読み出しチェインとを含む。行シーケンサ１２２４が、１組の行スキップフラグ１２２８と併せて機能する可変スケジューラ１２２６によって駆動される。
【０１３０】
動作に当たり、行シーケンサ１２２４は、リセットの行信号、部分及び完全転送ゲート電圧、及びアレイ１２１２内の各行の出力選択を提供し、列論理／ＡＤＣ１２１４は、上述したように、各列の列転送選択信号を提供し、閾値比較を実行し、各列のＡＤＣ変換を実行する。行バッファ１２１６は、一実施形態では、少なくとも最後の行読み出し動作のデータを保持する。一実施形態では、このデータは、ＡＤＣ値を記憶するｎビットワードと、ＡＤＣ動作が実行されたか否かを示すフラグビットと、ＡＤＣが飽和したか否かを示すフラグビットとを含む。
【０１３１】
圧縮器１２１８は、可変スケジューラ１２２６と併せて、送信に向けて行バッファ出力をフォーマットする。図４２は、多くの異なる動作モードへの柔軟性を可能にする例示的なパケットフォーマットを示す。行ヘッダは、使用される主なパケットヘッダタイプである（他の情報ヘッダ／パケットタイプを必要に応じてデータフロー内に散らすことができるが、ここでは説明しない）。データストリームでの行ヘッダの受信は、新しい行動作が実行されたことを示し、行に適用された動作のタイプ及び圧縮のタイプと、フレームと、行番号と、時効時間を示すタイムスタンプと、ペイロード長（添付された行データがあれば、そのサイズ）とを示すフィールドを含む。行がリセットされるときは常に、無条件リセット（ＵＣＲＳＴ）フラグを含み、ペイロードを含まない単純な行ヘッダが送信されて、再構築システムに、どのポイントから積分間隔を計算するかを知らせる。
【０１３２】
幾つかの実施形態では、圧縮タイプは行毎（又は行毎の色毎）に可変である。例えば、所与の行での閾値未満ピクセル、ＡＤ変換済みピクセル、及び飽和ピクセルの分布に応じて、ある圧縮は、他の圧縮よりも良好に実行し得る。幾つかの例示的な圧縮コードモードを以下の表に示し、表中、ＡＤＣは変換済みピクセルに８ビットデータＤ［０．．７］を生成する。
【０１３３】
【表２】
0006415532.tif 000008
【０１３４】
他のより複雑な圧縮タイプを任意選択的に含むことができ、より複雑なハフマン符号、符号ランレングス類似性、又はゆっくりと空間的に変化するシーンの列毎及び／又は行毎の符号デルタ値を利用することができる。
【０１３５】
完全な行トランザクション情報を用いて、受信サブシステムは、フレーム毎に、リセット及び読み出し時間履歴から各行の各ピクセルを容易に再構築することができる。これは、可変スケジューラ１２２６が現在シーンを最良に捕捉する行スケジュールを自由に設定できるようにする。一実施形態では、図４０及び図４１に示されるように、可変スケジューラ１２２６は、所与の行で、サブ露光ＳＥ１が任意の飽和サンプルを生成したか否かについての情報を圧縮器から受信する。行がいかなる飽和サンプルも生成しなかった場合、その行により短い露光をスケジュールする必要はなく、その行に対応するスキップフラグ１２２８が設定される。しかし、１つ又は複数のピクセルが飽和した場合。スキップフラグは設定されないままであり、それにより、続けてより短い露光をその行に対してスケジュールすることができる。
【０１３６】
図４０は、ＳＥ４が終わるにつれ、幾つかの行が、第５のサブ露光への準備としてスケジュールされた無条件リセットを開始することを示す。これを達成するために、可変スケジューラ１２２６は、より短い露光を必要とする行のみのスケジューリングをトリガーする。そのような露光を必要とする行の数が、次のフレームが開始する前に利用可能な時間に収まることができる限り、全てのそのような行をスケジュールし、他をスキップすることができる。より短い露光を必要とする行が多すぎる場合、次のフレームのリセットを開始するとき、幾つかはサービスを受けなくてよい。ＳＥ５は、無条件読み出しで終わるものとして図４０に示されているが、代替的に、条件付き読み出しで終わることもでき、その場合、高強度値のみがＡＤＣ出力を受信する。
【０１３７】
スキップフラグは、一実施形態では、各エントリがサービス提供すべき次の行を識別する連結リストに記憶することができる。そのようなリストを用いる場合、新しい露光がいかなる飽和ピクセルも生成しないとき、個々の行をリストから削除することができる。新し露光がなお、行に対して飽和ピクセルを生成する場合、その行はリストに残すことができる。時間が残り、リストを１回横断した場合、追加の更に短い露光を、リストから出なかった行に対してスケジュールすることができる。リストは、完全な行又は色及び／又は空間（左半分、右半分等）で分けられた行の部分に関連することができる。別の代替は、飽和行リストを、現在フレームでの最後の短露光の代わりに、次のフレーム内の幾つかの行の最初の短露光に適用することができるというものである。
【０１３８】
可変レートスケジューラは、他のより高度なモードで動作することができる。図４３は、チャネルレートよりも高いＡＤＣ帯域幅を有し、それにより、データを首尾良く圧縮することができる場合、スキャンを加速化することができ、例示的な４つのスキャンを超えるスキャンを１フレームで完了することができるセンサのスケジュール図を示す。一モードでは、可変スケジューラは、現在フレームでのレート統計（図４３のフレーム１に示されるように、第１のフレームは一定スキャンレート学習フレームであることができる）を保つ。次に、レート統計を使用して、調整によりフレーム毎に１つ又は複数の追加のスキャンが可能な場合、次のフレームへのスケジュールをそのように調整する。
【０１３９】
図４３では、学習フレーム１により、可変スケジューラは、ＳＥ１スキャンをかなり圧縮可能であり、ＳＥ２スキャンも、特にフレームの下部に向けて良好な圧縮可能性を有することを観測することができる。可変スケジューラは、フレーム２内のＳＥ１及びＳＥ２に関して行レートを上方調整し、スキャンを一緒により近くで移動させ、別のスキャンをフレームを挿入できるようにする。最後の２つのスキャンは一定レートに保持されて、予測可能で定期的なフレーム終了時間を可能にする。
【０１４０】
図４３のスキャン可変性の副作用の１つは、異なる行が異なるサブ露光間隔時間を有することである。しかし、時間サンプリングされる行及び加重再構築を用いる場合、これらの可変性にも拘わらず、各行を厳密に再構築することができる。
【０１４１】
ストローブを用いる動作
条件付きリセットイメージャの別の潜在的なモードは、積分又は外部フラッシュに同期するストローブモードである。ストローブモードでは、サブ露光のうちの１つ（この場合、ＳＥ６）は、同期サブ露光として示される。同期露光は、全ての行が積分され、行が読み出されないか、又はリセットされないストローブウィンドウを含む。イメージャ及びストローブは、ストローブウィンドウ中、ストローブが発光するように同期される。
【０１４２】
図４４の例では、ストローブウィンドウは、２つの無条件読み出しパスで囲まれ、それにより、ストローブ光が優勢になり、周囲光積分時間は全てのピクセルで等しくなる。これにより、イメージャは潜在的に、高度レンダリングのために、フラッシュを照明の周囲成分から分離することができる。また、ストローブウィンドウサブ露光の位置（最初、最後、又はフレーム内の他のどこかの場所）は、異なる効果が可能なようにユーザ選択可能なパラメータであることができる。特に、ストローブウィンドウサブ露光が最初である場合、無条件リセットで開始し、短いサブ露光間隔を開始する条件付き読み出し／リセットパスで終わることができる。
【０１４３】
時間的サンプリングポリシーの空間分散
静止モードは一般に、同様の光レベルで対応するビデオモードを追跡するが、幾つかの静止モードをはるかに長い露光に使用することができ、保存されるフレームはかなり多くの行及び列を有し得る。レート制限スキャンの場合、追加の露光モードは、タイル化された「Ａ」及び「Ｂ」ブロックを異なる露光タイミングを用いて取り扱い、更に多様なサブ露光時間が得られる。デモザイク処理中、Ａ及びＢブロックを一緒に使用して、ダイナミックレンジブレンドイメージが生成される。
【０１４４】
図４５は、空間ブレンド露光モードの露光タイミング図を含む。オプション１グループ化は、Ａブロックピクセルのうちの２行と、Ｂブロックピクセルのうちの２行とを交互にする。オプション２グループ化は、Ａブロックピクセル及びＢブロックピクセルの碁盤目を作成し、各ブロックは２×２ピクセルブロックを含む。空間グループ化の他のオプションも可能である。一般に、空間グループ化のサイズ及びロケーションは、システムで使用される特定のＣＦＡカーネルに相関付けられるべきである。
【０１４５】
フレーム露光中、幾つかの動作（この例では、無条件リセット）は選択的に、あるグループタイプ（この場合、Ｂピクセル）には適用され、他のグループタイプには適用されない。選択的適用により、行読み出しが両グループで同じスケジュールに従うにもかかわらず、Ａグループ及びＢグループで異なるサブ露光シーケンスになる。
【０１４６】
露光最適化
露光最適化は、信号対雑音比、帯域幅、スキャン毎の閾値超えピクセル、スキャン毎の非飽和ピクセル等の１つ又は複数のパラメータを最適化しようとする。本明細書では、各サブ露光間隔が異なるヒストグラムを有することが認識される。図４６の例示的なヒストグラムシーケンスでは、ＳＥ１（短間隔）は、９０％の閾値未満ピクセル、８％の範囲内ピクセル、及び２％の飽和ピクセルを有し、ＳＥ２（より長い間隔）は、５０％の閾値未満ピクセル、２０％の飽和ピクセル、及び３０％の範囲内ピクセルを有し、ＳＥ３（更に長い間隔）は、１５％の閾値未満ピクセル、２０％の飽和ピクセル、及び６５％の範囲内ピクセルを有し、ＳＥ４（無条件読み出しのより長い間隔）は、閾値未満のピクセルを有さず、５０％の飽和ピクセル及び５０％の範囲内のピクセルを有する。
【０１４７】
これもまた図４６に示される露光最適化アルゴリズムは、１つ又は複数のフレームにわたる１組の露光からの図示のヒストグラム等の統計を収集し、これらの統計を所望の統計（データレートプロファイル及び／又は閾値超え割合ターゲット）と比較する。次に、来るフレームの統計が調整される。統計を調整する一技法は、１つ又は複数のサブ露光の条件付き読み出し閾値を上下させて、そのサブ露光でより多数又はより少数の範囲内値を得ることである。第２の技法は、１つ又は複数のサブ露光の長さを調節して、ピクセルを閾値未満と閾値未満と範囲内との間及び範囲内と飽和との間にシフトさせることである。
【０１４８】
追加の考慮事項
本明細書に開示される様々な回路が、コンピュータ支援設計ツールを使用して記述し、挙動、レジスタ転送、論理構成要素、トランジスタ、レイアウトジオメトリ、及び／又は他の特徴に関して様々なコンピュータ可読媒体で具現されるデータ及び／又は命令として表現する（又は表す）ことができることに留意されたい。そのような回路表現を実施することができるファイル及び他のオブジェクトのフォーマットとしては、Ｃ、Ｖｅｒｉｌｏｇ、及びＶＨＤＬ等の挙動言語をサポートするフォーマット、ＲＴＬのようなレジスタレベル記述言語をサポートするフォーマット、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ等のジオメトリ記述言語をサポートするフォーマット、並びに任意の他の適するフォーマット及び言語が挙げられるが、これらに限定されない。そのようなフォーマットデータ及び／又は命令を具現することができるコンピュータ可読媒体としては、様々な形態のコンピュータ記憶媒体（例えば、そのように独立して分散するか、それともオペレーティングシステムの「原位置」に記憶されるかに関係なく、光学、磁気、又は半導体記憶媒体）が挙げられるが、これに限定されない。
【０１４９】
上述した回路のそのようなデータ及び／又は命令ベースの表現は、１つ又は複数のコンピュータ可読媒体を介してコンピュータシステム内で受信されると、ネットリスト生成プログラム、プレースアンドホールドプログラム等を含むが、これらに限定されない１つ又は複数の他のコンピュータプログラムの実行と併せて、コンピュータシステム内の処理エンティティ（例えば、１つ又は複数のプロセッサ）によって処理して、そのような回路の物理的発現の表現又はイメージを生成することができる。その後、そのような表現又はイメージは、例えば、装置製造プロセスで回路の様々な構成要素の形成に使用される１つ又は複数のマスクの生成を可能にすることにより、装置製造で使用することができる。
【０１５０】
上記説明及び添付図面では、特定の用語及び図面記号が、開示される実施形態の完全な理解を提供するために記載された。幾つかの場合では、用語及び記号は、それらの実施形態の実施に必要ない特定の詳細を暗示し得る。例えば、ビット、信号路幅、シグナリング又は動作周波数、構成要素回路又は装置等の特定の数はいずれも、代替の実施形態では、上述した数と異なってもよい。さらに、集積回路デバイス又は内部回路素子若しくはブロック間のリンク又は他の相互接続は、バス又は単一の信号線として示されることがある。各バスは代替として、単一の信号線であってもよく、単一の各信号線は代替として、バスであってもよい。しかし、示されるか、又は説明される信号及びシグナリングリンクは、シングルエンド又は差動であってもよい。信号駆動回路は、信号駆動回路と信号受信回路との間に結合される信号線上で信号駆動回路が信号をアサートする（又は明示的に述べられるか、又は状況によって示される場合には、デアサートする）場合、信号を信号受信回路に「出力」すると言える。本明細書では、「結合」という用語は、直接接続及び１つ又は複数の介在回路又は構造を通しての接続を表すために使用される。集積回路デバイスの「プログラミング」は、限定ではなく例として、ホスト命令に応答して、又はワンタイムプログラミング動作（例えば、装置製造中の構成回路内のヒューズが飛ぶこと）を通して、集積回路デバイス内のレジスタ又は他の記憶回路に制御値をロードすること（ひいては、デバイスの動作側面を制御し、且つ／又はデバイス構成を確立すること）、及び／又は１つ又は複数の選択されたピン又はデバイスの他の接点構造を参照電圧ラインに接続して（ストラッピングとも呼ばれる）、特定のデバイス構成又はデバイスの動作側面を確立することを含むことができる。放射線への適用に使用される「光」という用語は、可視光に限定されず、センサ機能の説明に使用される場合、特定のピクセル構造（任意の対応するフィルタを含む）が感度を有する１つ又は複数の波長帯への適用が意図される。「例示的な」及び「実施形態」という用語は一例を表すために用いられるものであり、好適又は必須を表すものではない。また、「し得る（may）」及び「できる（can）」という用語は同義で使用されて、任意選択的（可能な）趣旨を示す。これらのいずれの用語もないことは、所与の特徴又は技法が必要とされることを意味するものとして解釈されるべきではない。
【０１５１】
上記詳細な説明でのセクションの見出しは単に、参照の便宜上、提供されており、決して、対応するセクションの範囲若しくは広がり又は本明細書に提示される任意の実施形態を定義、限定、解釈、又は記述するものではない。また、本開示のより広い趣旨及び範囲から逸脱せずに、本明細書に提示される実施形態に様々な変形及び変更を行うことができる。例えば、任意の実施形態の特徴又は態様は、少なくとも実施可能な場合、任意の他の実施形態と組み合わせて、又はその相手方特徴若しくは態様の代わりに適用することができる。したがって、本明細書及び図面は、限定の意味ではなく例示の意味で考えられるべきである。
【図１】
0006415532.tif 000009
【図２】
0006415532.tif 000010
【図３】
0006415532.tif 000011
【図４】
0006415532.tif 000012
【図５】
0006415532.tif 000013
【図６ａ】
0006415532.tif 000014
【図６ｂ】
0006415532.tif 000015
【図６ｃ】
0006415532.tif 000016
【図７】
0006415532.tif 000017
【図８】
0006415532.tif 000018
【図９】
0006415532.tif 000019
【図１０】
0006415532.tif 000020
【図１１】
0006415532.tif 000021
【図１２】
0006415532.tif 000022
【図１３】
0006415532.tif 000023
【図１４】
0006415532.tif 000024
【図１５Ａ】
0006415532.tif 000025
【図１５Ｂ】
0006415532.tif 000026
【図１５Ｃ】
0006415532.tif 000027
【図１６】
0006415532.tif 000028
【図１７】
0006415532.tif 000029
【図１８Ａ】
0006415532.tif 000030
【図１８Ｂ】
0006415532.tif 000031
【図１９】
0006415532.tif 000032
【図２０】
0006415532.tif 000033
【図２１】
0006415532.tif 000034
【図２２】
0006415532.tif 000035
【図２３】
0006415532.tif 000036
【図２４】
0006415532.tif 000037
【図２５Ａ】
0006415532.tif 000038
【図２５Ｂ】
0006415532.tif 000039
【図２５Ｃ】
0006415532.tif 000040
【図２６】
0006415532.tif 000041
【図２７】
0006415532.tif 000042
【図２８】
0006415532.tif 000043
【図２９】
0006415532.tif 000044
【図３０】
0006415532.tif 000045
【図３１】
0006415532.tif 000046
【図３２】
0006415532.tif 000047
【図３３】
0006415532.tif 000048
【図３４】
0006415532.tif 000049
【図３５】
0006415532.tif 000050
【図３６】
0006415532.tif 000051
【図３７】
0006415532.tif 000052
【図３８】
0006415532.tif 000053
【図３９】
0006415532.tif 000054
【図４０】
0006415532.tif 000055
【図４１】
0006415532.tif 000056
【図４２】
0006415532.tif 000057
【図４３】
0006415532.tif 000058
【図４４】
0006415532.tif 000059
【図４５】
0006415532.tif 000060
【図４６】
0006415532.tif 000061