(57)【特許請求の範囲】
【請求項１】
半導体基板上の第１領域に第１ゲート電極膜を形成し、
前記第１ゲート電極膜をエッチングして第１トランジスタの第１ゲート電極を形成しながら、前記第１領域と異なる第２領域で前記半導体基板をエッチングして第１トレンチを形成し、
前記第１トレンチを形成した後に、前記第２領域に第２ゲート電極を形成し、
前記第１トレンチの下方の前記半導体基板に、前記第２領域に形成され前記第１トランジスタと異なり、前記第２ゲート電極を有する第２トランジスタのドレインを形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２ゲート電極を形成する際に、前記第２ゲート電極を形成するためのレジストで前記第２ゲート電極の側壁を覆うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２ゲート電極を形成する際に、前記第２ゲート電極を形成するためのレジストで前記第１トレンチを覆うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上の第１領域に第１ゲート電極膜を形成し、
前記半導体基板上の第２領域に、第２ゲート電極膜を形成し、
前記第１ゲート電極膜をエッチングして第１トランジスタの第１ゲート電極を形成しながら、前記第１領域と異なる前記第２領域で前記半導体基板をエッチングして第１トレンチを形成し、
前記第２ゲート電極膜をエッチングして、前記第２領域に第２トランジスタの第２ゲート電極を形成しながら、前記第１トレンチ内の前記半導体基板をエッチングして第２トレンチを形成し、
前記第１トレンチの下方の前記半導体基板に、前記第２領域に形成され前記第１トランジスタと異なり、前記第２ゲート電極を有する前記第２トランジスタのドレインを形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２トランジスタの前記ドレインは、前記第２トレンチの底部の前記半導体基板に位置することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１トレンチを形成する際に、前記第２領域に前記第１トレンチとは異なる第３トレンチを形成し、
前記第２トレンチ及び前記第２ゲート電極を形成する際に、前記第３トレンチ内の前記半導体基板はエッチングせずに、前記第２ゲート電極膜をエッチングして前記第２領域に第３トランジスタの第３ゲート電極を形成し、
前記第３トレンチの下方の前記半導体基板に前記第３トランジスタのドレインを形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板上の前記第１領域及び前記第２領域とは異なる第３領域に、前記第２ゲート電極膜を形成し、
前記第１トレンチの形成後に、前記第２ゲート電極膜をエッチングして前記第２ゲート電極を形成しつつ、前記第３領域に第４トランジスタの第４ゲート電極を形成する、
ことを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第２トランジスタの前記第２ゲート電極を、前記第１トレンチを取り囲むリング形状に形成することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１トランジスタは、フラッシュメモリセルトランジスタであり、
前記第１ゲート電極は前記フラッシュメモリセルトランジスタのフローティングゲートであることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に同一基板上に異なる耐圧特性を有するトランジスタを混載した半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリを同一チップに搭載するマイクロコントローラ（「フラッシュマイコン」とも呼ばれている）では、用途によって高耐圧トランジスタが混載される。要求耐圧が１０〜２０Ｖ程度の場合は、チャネルとドレインの間にオフセットを有するＤＭＯＳ（Double-Diffusion Metal Oxide Semiconductor）構造が用いられる。
【０００３】
ＤＭＯＳの構成として、平面型ＤＭＯＳ（たとえば、特許文献１参照）と、縦型ＤＭＯＳ（たとえば、特許文献２参照）が知られている。平面型ＤＭＯＳは、素子面積が大きくなりコストが増大する。縦型ＤＭＯＳは、シリコントレンチの側壁をオフセット（ドリフト領域）として用い、面積は平面型と比較して小さいが、トレンチ形成のための追加工程を要する。
【０００４】
「フラッシュマイコン」は、「フラッシュ混載ロジック」のアプリケーションの一つである。「フラッシュ混載ロジック」では、フラッシュメモリセルトランジスタと、ＣＰＵ（Central Processing Unit：中央演算装置）などの論理回路に使用されるトランジスタが同一基板上に形成される。一般的に、フラッシュメモリ領域にはアモルファスシリコン膜、ＯＮＯ（酸化膜／窒化膜／酸化膜）、及びポリシリコン膜がこの順で堆積されたスタック構造が形成され、ロジック領域にはポリシリコン膜が形成される。フラッシュメモリ領域でポリシリコン膜、ＯＮＯ、アモルファスシリコンが順次エッチングされてフラッシュゲート電極が形成されてから、ロジック領域のポリシリコン膜がエッチングされロジックゲート電極が形成される。フラッシュゲートを形成するための一連のエッチングは「スタックゲートエッチング」と呼ばれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６２−２４９４５号公報
【特許文献２】特開平８−１８１３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のように、同一基板上に異なる耐圧特性の素子を混載する場合、平面型ＤＭＯＳは素子面積が大きくなり、縦型ＤＭＯＳではトレンチ形成の追加工程が必要となる。この問題は微細化が進むほど顕在化する。そこで  工程数の増大やコスト増大を防止して面積の小さいＤＭＯＳ素子を作製することを課題とする。
【課題を解決するための手段】
【０００７】
ひとつの態様では、半導体装置の製造方法は、
半導体基板上の第１領域に第１ゲート電極膜を形成し、
前記第１ゲート電極膜をエッチングして第１トランジスタの第１ゲート電極を形成しながら、前記第１領域と異なる第２領域で前記半導体基板をエッチングして第１トレンチを形成し、
前記第１トレンチを形成した後に、前記第２領域に第２ゲート電極を形成し、
前記第１トレンチの下方の前記半導体基板に、前記第２領域に形成され前記第１トランジスタと異なり、前記第２ゲート電極を有する第２トランジスタのドレインを形成する
ことを特徴とする。
【発明の効果】
【０００８】
工程数の増大やコスト増大を防止して面積の小さいＤＭＯＳ素子を製造することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態の方法が適用される半導体装置の概略図である。
【図２】実施形態の半導体装置作製の基本工程を示す図である。
【図３】第１実施形態の方法で製造される半導体装置の概略図である。
【図４】第１実施形態の半導体装置の製造工程図である。
【図５】第１実施形態の半導体装置の製造工程図である。
【図６】第１実施形態の半導体装置の製造工程図である。
【図７】第１実施形態の半導体装置の製造工程図である。
【図８】第１実施形態の半導体装置の製造工程図である。
【図９】第１実施形態の半導体装置の製造工程図である。
【図１０】第１実施形態の半導体装置の製造工程図である。
【図１１】第１実施形態の半導体装置の製造工程図である。
【図１２】第１実施形態の半導体装置の製造工程図である。
【図１３】第１実施形態の半導体装置の製造工程図である。
【図１４】第１実施形態の半導体装置の製造工程図である。
【図１５】第１実施形態の半導体装置の製造工程図である。
【図１６】第１実施形態の半導体装置の製造工程図である。
【図１７】第１実施形態の半導体装置の製造工程図である。
【図１８】第１実施形態の半導体装置の製造工程図である。
【図１９】第１実施形態の半導体装置の製造工程図である。
【図２０】第１実施形態の半導体装置の製造工程図である。
【図２１】第１実施形態の半導体装置の製造工程図である。
【図２２】第１実施形態の半導体装置の製造工程図である。
【図２３】第１実施形態の半導体装置の製造工程図である。
【図２４】第２実施形態の方法で製造される半導体装置の概略構成図である。
【図２５】第２実施形態の半導体装置の製造工程図である。
【図２６】第２実施形態の半導体装置の製造工程図である。
【図２７】第２実施形態の半導体装置の製造工程図である。
【図２８】第２実施形態の半導体装置の製造工程図である。
【図２９】第２実施形態の半導体装置の製造工程図である。
【図３０】第２実施形態の半導体装置の製造工程図である。
【図３１】第２実施形態の半導体装置の製造工程図である。
【図３２】第２実施形態の半導体装置の製造工程図である。
【図３３】第２実施形態の半導体装置の製造工程図である。
【図３４】第２実施形態の半導体装置の製造工程図である。
【図３５】第２実施形態の半導体装置の製造工程図である。
【図３６】第３実施形態の方法で製造される半導体装置の概略構成図である。
【図３７】第４実施形態の方法で製造されるＤＭＯＳＦＥＴの概略図である。
【図３８】第４実施形態の半導体装置の製造工程図である。
【図３９】第４実施形態の半導体装置の製造工程図である。
【図４０】第４実施形態の半導体装置の製造工程図である。
【図４１】第４実施形態の半導体装置の製造工程図である。
【図４２】第４実施形態の半導体装置の製造工程図である。
【図４３】第４実施形態の半導体装置の製造工程図である。
【図４４】第４実施形態の半導体装置の製造工程図である。
【図４５】第４実施形態の半導体装置の製造工程図である。
【図４６】第４実施形態の半導体装置の製造工程図である。
【図４７】第４実施形態の半導体装置の製造工程図である。
【図４８】第４実施形態の半導体装置の製造工程図である。
【発明を実施するための形態】
【００１０】
実施形態では、フラッシュメモリのゲート電極を形成する際のスタックゲートエッチングをＤＭＯＳ領域に対しても行ない、スタックゲートエッチングを利用してシリコン基板にトレンチ（シリコントレンチ）を形成する。トレンチ側壁をＤＭＯＳのオフセットとして利用することで、工程を追加することなくＤＭＯＳのトレンチ側壁にドリフト領域を設ける。さらに、良好な例として、ロジック領域でのゲートエッチングを先に形成されたシリコントレンチに適用することで、トレンチをさらに深くすることができ、ＤＭＯＳの耐圧をさらに高くすることができる。以下で、図面を参照して半導体装置の製造方法の具体例を説明する。
【００１１】
図１は、実施形態の手法が適用される半導体装置１の構成例を示す。半導体装置１は、同一基板上に形成されたフラッシュメモリ２と、ロジック回路３を有し、「フラッシュ混載ロジック」とも呼ばれる。半導体装置１が車載マイコンや液晶ドライバ等に用いられる場合、フラッシュメモリ２やロジック回路とともに、高耐圧素子が搭載される。たとえば、耐圧レギュレータ７はフラッシュメモリ２の書き込みや消去を行うための電圧を生成する昇圧回路や降圧回路を含み、高耐圧トランジスタが用いられる。アナログ信号を取り扱うアナログポート６は、増幅回路、変換回路、電源回路等を含み、高耐圧トランジスタが使用される。外部との信号入出力を行うＩ／Ｏ回路４でも、フラッシュメモリ２と比較して高耐圧トランジスタが使用される。これに対し、高速動作を行うロジック回路３では、低耐圧トランジスタが使用される。また、図示はしないが、高速動作するランダムアクセスメモリ（ＲＡＭ：Random Access Memory）でも低耐圧トランジスタが使用される。
【００１２】
高耐圧トランジスタを動作させる場合、ドレイン領域に比較的高い電圧が印加されるため、電界の集中によって大きなエネルギーのホットキャリアが発生する。ホットキャリアがゲート絶縁膜に侵入すると高電圧トランジスタのしきい値電圧が変動する。これを防止するため、ドレイン領域とチャネル領域とを離隔する。実施形態では、トレンチ側壁をオフセット（ドリフト）領域とする縦型ＤＭＯＳを形成する際に、フラッシュメモリ２やロジック回路３など、高耐圧特性を有しない他の領域のゲート形成工程を利用して、オフセットのためのトレンチを形成する。これにより、工程や素子面積を増大させずに異なる耐圧特性を有するトランジスタが混載された半導体装置１を製造する。
【００１３】
図２は、フラッシュメモリ２のスタックゲートエッチングを利用したシリコントレンチの形成を示す図である。図２（Ａ）において、同じ半導体基板１０上に高耐圧特性を有するＤＭＯＳ領域とメモリ領域が配置される。ＤＭＯＳ領域では半導体基板１０にｎ型ウェルＮＷとｐ型ウェルＰＷが形成され、メモリ領域ではフラッシュメモリ用のウェル（フラッシュWell）が形成されている。メモリ領域では、半導体基板１０の表面の絶縁膜１３上に、ポリシリコン膜１４、ＯＮＯ１５、ポリシリコン膜１６がこの順で積層されている。ＤＭＯＳ領域には、絶縁膜１３上にポリシリコン膜１６が形成されている。
【００１４】
図２（Ｂ）で、メモリ領域のスタックゲートエッチングを利用してＤＭＯＳ領域にトレンチ２２を形成する。具体的には、ポリシリコン膜１６上に反射防止膜１８を形成し、反射防止膜１８上に所定の開口パターンを有するレジスト膜１９を形成して、反射防止膜１８とポリシリコン膜１６をエッチングする。続いて、ＯＮＯ１５をエッチングする際に、ＤＭＯＳ領域の絶縁膜１３を除去する。ＯＮＯ１５の膜厚によっては、ＤＭＯＳ領域の半導体基板１０も若干削られて浅いトレンチ２１が形成される。続いて、ポリシリコン膜１４をエッチングしてレジスト膜１９を剥離する。このとき、ＤＭＯＳ領域のトレンチ２１ではポリシリコン膜１４の膜厚に相当する分がさらにエッチングされ、トレンチ２２が形成される。トレンチ２１の深さはトレンチ２２の深さと比較して小さく、トレンチ２２の深さはポリシリコン膜１４の膜厚にほぼ相当する。
【００１５】
図２（Ｃ）で、全面に酸化膜２４と窒化膜２６を形成して異方性エッチングを行い、反射防止膜１８を除去して、フラッシュメモリのゲート電極２３とサイドウォールスペーサ２７を形成する。さらに、ＤＭＯＳ領域のポリシリコン膜１６をエッチングしてゲート電極２５を形成する。このように、フラッシュゲートのエッチングと同時に、ＤＭＯＳトランジスタのオフセット（ドリフト）領域のためのトレンチ２２を形成することができる。
＜第１実施形態＞
図３は、第１実施形態の方法で製造される半導体装置１Ａの概略図である。第１実施形態では、同一の半導体基板１０上に、互いに異なる耐圧特性を有するメモリ領域、ロジック領域、及びＤＭＯＳ領域が配置され、同一の処理フローで、フラッシュメモリセルトランジスタ（Ｔｒ）と、ロジック用ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、ＤＭＯＳＦＥＴが形成される。各領域のトランジスタは窒化膜４４と層間絶縁膜４５に覆われている。ＤＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴは、層間絶縁膜４５に形成されたコンタクトプラグ４７によって、図示しない上層の配線と接続されている。メモリ領域でも同様に、フラッシュメモリセルトランジスタＴｒは、図示しないコンタクトプラグにより上層の配線と接続されている。
【００１６】
図４〜図２３は、第１実施形態の半導体装置の製造工程図である。図４において、下側が断面図、上側が上面図である。半導体基板１０にＤＭＯＳ領域、ロジック領域、メモリ領域が配置されている。各領域に素子分離１２を形成する。素子分離１２で区画される領域に不純物を注入してＮ型ウェル（ＮＷ）とＰ型ウェル（ＰＷ）を形成する。平面図において、領域１１ｎでは、ウェル形成時にｎ型不純物が注入され、領域１１ｐではｐ型不純物が注入される。
【００１７】
半導体基板１０の表面に、酸化膜などの絶縁膜１３を形成する。メモリ領域の絶縁膜１３上に、ポリシリコン膜１４とこれを覆うＯＮＯ１５を形成し、さらに、全面にポリシリコン膜１６を形成する。
【００１８】
図５で、ポリシリコン膜１６上に反射防止膜１８を形成し、図６で、反射防止膜１８上に、所定の開口パターン１９ｐを有するレジスト膜１９を形成する。図６においても上側が平面図、下側が断面図である。以降の図面で平面図と断面図がともに示される場合も同様とする。
【００１９】
図７で、メモリ領域のポリシリコン膜１６をゲートの形状にエッチングする。この工程を便宜上「フラッシュゲートＰｏｌｙ２エッチング」と称する。フラッシュゲートＰｏｌｙ２エッチングにより、ＤＭＯＳ領域の所定箇所のポリシリコン膜１６も同時に除去される。このときのエッチングは、たとえばＣＦ4ガスを用いたドライエッチングである。
【００２０】
図８で、引き続きＣＦ4ガスを供給して、メモリ領域のＯＮＯ１５をエッチングする。この工程を便宜上「フラッシュゲートＯＮＯエッチング」と称する。フラッシュゲートＯＮＯエッチングにより、ＤＭＯＳ領域の絶縁膜１３も除去される。ＯＮＯ１５の膜厚によってはＤＭＯＳ領域の半導体基板１０の表面も若干削られて、浅いトレンチ２１が形成される。
【００２１】
図９で、引き続きＣＦ4ガスを供給して、メモリ領域のポリシリコン膜１４をエッチングし、その後、レジスト膜１９を除去する。この工程を便宜上「フラッシュゲートＰｏｌｙ１エッチング」と称する。フラッシュゲートＰｏｌｙ１エッチングにより、ＤＭＯＳ領域のトレンチ２１がさらに削られ、所望の深さのトレンチ２２が形成される。トレンチ２１の深さはトレンチ２２の深さと比較して小さく、トレンチ２２の深さはポリシリコン膜１４の膜厚に相当する。図９の例では、トレンチ２２の深さは６０〜８０ｎｍである。
【００２２】
図１０で、全面に酸化膜３１を形成し、図１１で、酸化膜３１上に窒化膜３２を形成する。
【００２３】
図１２で、窒化膜３１と酸化膜３２に対して異方性エッチングを行い、残存する反射防止膜１８を除去する。これにより、フラッシュメモリトランジスタのゲート電極２３と、サイドウォールスペーサ２７が形成される。ゲート電極の上側のポリシリコン膜１６は制御ゲートとなり、下側のポリシリコン膜１４はフローティングゲートとなる。このエッチング工程でトレンチ２２内にもサイドウォールスペーサ２７が形成される。
【００２４】
図１３で、所定の開口パターンを有するレジスト膜３４を形成し、ＤＭＯＳ領域とロジック領域のポリシリコン膜１６をＣＦ４ガスを用いたドライエッチングにより加工する。
【００２５】
図１４で、レジスト膜３４を除去する。これにより、ロジック領域にゲート電極３３が形成され、ＤＭＯＳ領域にゲート電極３５が形成される。
【００２６】
図１５で、所定の領域をレジスト膜３６で覆い、ゲート電極３３とゲート電極３５をマスクとしてｎ型の不純物を低濃度で注入する。これにより薄い拡散層（ＬＤＤ：Light Doped Drain）３７が形成される。
【００２７】
図１６でレジスト膜３６を除去し、図１７で全面に酸化膜３８を形成する。
【００２８】
図１８で、酸化膜３８に対して異方性エッチングを行い、ロジック領域のゲート電極３３にサイドウォールスペーサ３９を形成する。このとき、ＤＭＯＳ領域のゲート電極３５のトレンチと反対側の側壁にもサイドウォールスペーサ３９が形成される。フラッシュゲートのサイドウォールスペーサ２７上に、第２のサイドウォールスペーサ３９が形成される。
【００２９】
図１９で、レジスト４８をパターニングして高濃度の不純物を注入し、熱処理を行う。ｎ型トランジスタの場合は、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の元素を注入する。これにより、ｎ型のソース・ドレイン４１が形成される。
【００３０】
図２０で、レジスト４８を除去する。この例で、ＤＭＯＳＦＥＴのオフセット長は、トレンチ２２の深さｄ１と、サイドウォールスペーサ２７の幅ｗとを足し合わせた距離になる。換言すると、ＤＭＯＳＦＥＴのオフセット長は、フラッシュメモリセルトランジスタのゲート電極２３を構成するフローティングゲートの厚さ、すなわちポリシリコン膜１４の膜厚と、サイドウォールスペーサ２７の幅の合計になる。一例としてｄ１は７０ｎｍ、ｗは５０ｎｍである。
【００３１】
図２１で、半導体ウェーハの露出面を清浄化（自然酸化膜を除去）し、公知の方法でソース・ドレイン４１の表面、ゲート電極３３及び３５の表面、及びフラッシュゲート電極２３のポリシリコン膜１６の表面をシリサイド化してシリサイド４２を形成する。これによりメモリ領域でのフラッシュメモリセルトランジスタ１０１と、ＤＭＯＳ領域でのＤＭＯＳＦＥＴ１０２ａと、ロジック領域でのロジック用トランジスタ１０３が作製される。
【００３２】
図２２で全面に窒化膜４４と層間絶縁膜４５を形成する。図２３で層間絶縁膜４５と窒化膜４４を貫通するコンタクトプラグ４７を形成して各トランジスタと図示しない上層の配線との間を電気的に接続し、半導体装置１Ａが作製される。
【００３３】
このように、第１実施形態では、フラッシュゲートのエッチング工程を利用してＤＭＯＳ領域にトレンチを形成することで、「フラッシュ混載ロジック」を作製する場合でも、追加工程なしにＤＭＯＳＦＥＴのオフセットを形成することができる。
【００３４】
なお、第１実施形態ではＤＭＯＳ領域とロジック領域を別々の領域として説明したが、ＤＭＯＳ領域はロジック領域の一部であってもよい。その場合は、ロジック領域に高耐圧のＤＭＯＳＦＥＴと、ＤＭＯＳＦＥＴよりも小さい耐圧のロジックＭＯＳＦＥＴとが配置される。
【００３５】
また、第１実施形態ではメモリ領域にフラッシュメモリセルトランジスタが形成される例を用いたが、メモリ領域にランダムアクセスメモリのメモリセルトランジスタを形成してもよい。その場合は、ゲート電極の材料となるポリシリコン膜１４をＤＭＯＳ領域に形成せず、メモリ領域のポリシリコン膜１４のエッチングと同時に、ＤＭＯＳ領域の半導体基板１０にトレンチ２２を形成することができる。
【００３６】
第１実施形態ではｎ型トランジスタを形成したが、ｐ型トランジスタを形成する場合は逆の極性の不純物イオンを注入して、ウェル及びソース・ドレインを形成すればよい。
＜第２実施形態＞
図２４は、第２実施形態の半導体装置１Ｂの製造方法の概略図である。第２実施形態では、フラッシュゲートのエッチングに加えて、ロジックゲートのエッチングでもトレンチを削ることで、より深いトレンチを形成する。図２４（Ａ）では、第１実施形態と同様にフラッシュメモリセルトランジスタのゲート電極２３のエッチング工程で、ＤＭＯＳ領域に、フローティングゲートを形成するポリシリコン膜１４の膜厚に相当する深さｄ１のトレンチ２２を形成する。
【００３７】
図２４（Ｂ）では、他の領域、たとえば、ロジック領域のロジックゲートのエッチング工程で、トレンチ２２をさらに深く削って、深さｄ２のトレンチ５５を形成する。これによりＤＭＯＳ領域の高耐圧トランジスタのオフセット長を長くすることができる。
【００３８】
図２５〜図３５は、第２実施形態の半導体装置の製造工程図である。図２５に至る工程は、第１実施形態の図４〜図１１と同じであり、重複する説明を省略する。図２５において、半導体基板１０上のメモリ領域にはフラッシュメモリセルトランジスタのゲート電極２３と、サイドウォールスペーサ２７が形成されている。ゲート電極２３は、トンネル絶縁膜として機能するＯＮＯ１５と、ＯＮＯ１５の上側に位置するポリシリコン膜１６のコントロールゲートと、ＯＮＯ１５の下側に位置するポリシリコン膜１４のフローティングゲートを有する。ＤＭＯＳ領域には、フローティングゲートとなるポリシリコン膜１４のエッチングと同時に形成されたトレンチ２２が形成され、トレンチ２２の内壁にもサイドウォールスペーサ２７が形成されている。
【００３９】
図２６で、レジスト膜５１を所定の形状にパターニングし、ＣＦ4ガスを用いたドライエッチングによりポリシリコン膜１６をゲート電極の形状に加工する。この工程を、便宜上「ロジックゲートエッチング」と称する。ロジックゲートエッチングで用いるレジスト膜５１は、第１実施形態と異なり（図１３参照）、トレンチ２２を露出するマスクパターンを有する。
【００４０】
図２７で、レジスト膜５１を除去する。これによりロジック領域のゲート電極３３と、ＤＭＯＳ領域のゲート電極３５が形成される。同時に、ＤＭＯＳ領域のトレンチ２２はさらに深さｄ２だけ削られて、トレンチ５５が形成される。この例で、ＤＭＯＳＦＥＴのオフセットは、トレンチ２２の深さｄ１と、トレンチ５５の深さｄ２と、サイドウォールスペーサ２７の幅ｗとを足し合わせた距離になる。換言すると、ＤＭＯＳＦＥＴのオフセット長は、フラッシュメモリセルトランジスタのゲート電極２３を構成するフローティングゲート（ポリシリコン膜１４）の膜厚と、ロジックゲート（ポリシリコン膜１６）の膜厚と、サイドウォールスペーサ２７の幅の合計になる。一例としてｄ１は７０ｎｍ、ｄ２は１０５ｎｍ、ｗは５０ｎｍである。
【００４１】
図２８で、所定の領域を覆うレジスト膜５６を形成し、ゲート電極３３とゲート電極３５をマスクとしてｎ型の不純物を低濃度で注入する。これにより薄い拡散層（ＬＤＤ：Light Doped Drain）３７が形成される。
【００４２】
図２９でレジスト膜５６を除去し、図３０で全面に酸化膜５７を形成する。
【００４３】
図３１で、酸化膜５７に対して異方性エッチングを行い、ロジック領域のゲート電極３３にサイドウォールスペーサ５９を形成する。このとき、ＤＭＯＳ領域のゲート電極３５のトレンチと反対側の側壁にもサイドウォールスペーサ５９が形成される。フラッシュゲートのサイドウォールスペーサ２７上に、第２のサイドウォールスペーサ５９が形成される。
【００４４】
図３２で、レジスト膜６０をパターニングして高濃度の不純物を注入し熱処理を行う。ｎ型トランジスタの場合は、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の元素を注入する。これにより、ｎ型のソース・ドレイン４１が形成される。
【００４５】
図３３で、レジスト膜６０を除去し、半導体ウェーハの露出面を清浄化（自然酸化膜を除去）し、公知の方法でソース・ドレイン４１の表面、ゲート電極３３及び３５の表面、及びフラッシュゲート電極２３のポリシリコン膜１６の表面をシリサイド化してシリサイド４２を形成する。これによりメモリ領域でのフラッシュメモリセルトランジスタ１０１と、ＤＭＯＳ領域でのＤＭＯＳＦＥＴ１０２ｂと、ロジック領域でのロジック用トランジスタ１０３が作製される。
【００４６】
図３４で全面に窒化膜４４と層間絶縁膜４５を形成する。図３５で層間絶縁膜４５と窒化膜４４を貫通するコンタクトプラグ４７を形成して各トランジスタと図示しない上層の配線との間を電気的に接続して、半導体装置１Ｂが作製される。
【００４７】
このように、第２実施形態では、フラッシュゲートのエッチング工程と、ロジックゲートのエッチング工程を利用してＤＭＯＳ領域にトレンチを形成することで、追加工程なしにＤＭＯＳ領域に十分な長さのオフセット（ドリフト領域）を形成することができる。
【００４８】
なお、第２実施形態ではＤＭＯＳ領域とロジック領域を別々の領域として説明したが、ＤＭＯＳ領域はロジック領域の一部であってもよい。その場合は、ロジック領域に高耐圧のＤＭＯＳＦＥＴと、ＤＭＯＳＦＥＴよりも小さい耐圧のロジックＭＯＳＦＥＴとが配置される。
【００４９】
また、第１実施形態ではメモリ領域にフラッシュメモリセルトランジスタが形成される例を用いたが、メモリ領域にランダムアクセスメモリのメモリセルトランジスタを形成してもよい。その場合は、ゲート電極の材料となるポリシリコン膜１４をＤＭＯＳ領域に形成せず、メモリ領域のポリシリコン膜１４のエッチングと同時に、ＤＭＯＳ領域の半導体基板１０にトレンチ２２を形成し、ロジック領域のポリシリコン膜１６のエッチングと同時にトレンチ５５を形成することができる。
＜第３実施形態＞
図３６は、第３実施形態の方法で製造される半導体装置１Ｃの概略図である。第３実施形態では、ＤＭＯＳ領域のトレンチ形成にロジックゲートエッチング工程を利用する部分と、利用しない部分を設け、同一の半導体基板１０上に、ほぼ同面積でオフセット長の異なる２種類のＤＭＯＳ（ＤＭＯＳＦＥＴ１とＤＭＯＳＦＥＴ２）を形成する。
【００５０】
ＤＭＯＳＦＥＴ１は、第１実施形と同様にｄ１＋ｗのオフセット長を有する。ＤＭＯＳＦＥＴ２は、第２実施形態と同様にｄ１＋ｄ２＋ｗのオフセット長を有する。
【００５１】
これにより、工程数を増やすことなく、また、素子面積を増やすことなく、２種類の耐圧特性のＤＭＯＳを形成することができる。
＜第４実施形態＞
図３７は、第４実施形態の方法で製造されるＤＭＯＳＦＥＴの概略図である。第４実施形態ではリングゲート型のＤＭＯＳＦＥＴを作製する。リングゲート７５は、不純物拡散領域を取り巻く環状のゲート電極であり、ゲートがないところで電界の回り込みによりウェル間の接合耐圧が低下することを防ぐ。環状部分のリングゲート７５の幅はリングゲート７５のゲート長Ｌと異なっていても同じであってもよい。
【００５２】
図３８〜図４８は、第４実施形態の半導体装置１Ｄの製造工程図である。図３８に至る工程は、第１実施形態の図４〜図１１と同じであり、重複する説明を省略する。図３８において、半導体基板１０上のメモリ領域にはフラッシュメモリセルトランジスタのゲート電極２３と、サイドウォールスペーサ２７が形成されている。ゲート電極２３は、トンネル絶縁膜として機能するＯＮＯ１５と、ＯＮＯ１５の上側に位置するポリシリコン膜１６のコントロールゲートと、ＯＮＯ１５の下側に位置するポリシリコン膜１４のフローティングゲートを有する。ＤＭＯＳ領域には、フローティングゲートとなるポリシリコン膜１４のエッチングと同時に形成されたトレンチ２２が形成され、トレンチ２２の内壁にもサイドウォールスペーサ２７が形成されている。
【００５３】
図３９で、レジスト膜７１を所定の形状にパターニングし、ＣＦ4ガスを用いたドライエッチングによりポリシリコン膜１６をゲート電極の形状に加工する。この工程を、便宜上「ロジックゲートエッチング」と称する。ロジックゲートエッチングで用いるレジスト膜７１は、第１実施形態と異なり（図１３参照）、ロジックゲートとリングゲートを形成するために必要なマスクパターンを有する。
【００５４】
図４０で、レジスト膜７１を除去する。これによりロジック領域のゲート電極３３と、ＤＭＯＳ領域のリングゲート７５が形成される。
【００５５】
図４１で、所定の領域を覆うレジスト膜７２を形成し、リングゲート７５の一部とゲート電極３３をマスクとしてｎ型の不純物を低濃度で注入する。これにより薄い拡散層（ＬＤＤ：Light Doped Drain）３７が形成される。
【００５６】
図４２でレジスト膜７２を除去し、図４３で全面に酸化膜７３を形成する。
【００５７】
図４４で、酸化膜７３に対して異方性エッチングを行い、ロジック領域のゲート電極３３にサイドウォールスペーサ７４を形成する。このとき、ＤＭＯＳ領域のリングゲート７５のトレンチと反対側の側壁にもサイドウォールスペーサ７４が形成される。フラッシュゲートのサイドウォールスペーサ２７上に、第２のサイドウォールスペーサ７４が形成される。
【００５８】
図４５で、レジスト膜７８をパターニングして高濃度の不純物を注入し熱処理を行う。ｎ型トランジスタの場合は、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の元素を注入する。これにより、ｎ型のソース・ドレイン７６が形成される。リングゲート７５は、トレンチ２２の底面に形成されたドレイン７６を取り囲んでいる。
【００５９】
図４６で、レジスト膜７８を除去し、半導体ウェーハの露出面を清浄化（自然酸化膜を除去）し、公知の方法でソース・ドレイン７６の表面、ゲート電極３３及びリングゲート７５の表面、及びフラッシュゲート電極２３のポリシリコン膜１６の表面をシリサイド化してシリサイド４２を形成する。これによりメモリ領域でのフラッシュメモリセルトランジスタ１０１と、ＤＭＯＳ領域でのＤＭＯＳＦＥＴ１０２ｃと、ロジック領域でのロジック用トランジスタ１０３が作製される。
【００６０】
図４７で全面に窒化膜４４と層間絶縁膜４５を形成する。図４８で層間絶縁膜４５と窒化膜４４を貫通するコンタクトプラグ４７を形成して各トランジスタと図示しない上層の配線との間を電気的に接続して、半導体装置１Ｄが作製される。
【００６１】
第４実施形態では、ＤＭＯＳ領域のリングゲート型のＤＭＯＳＦＥＴを第１実施形態の方法で形成したが、第２実施形態の方法を用いてさらに深いオフセット長を有するリングゲート型のＤＭＯＳＦＥＴを形成してもよい。また、第３実施形態のように、第１のオフセット長を有するリングゲート型のＤＭＯＳＦＥＴと、第２のオフセット長を有するリングゲート型のＤＭＯＳＦＥＴを同一の半導体基板１０上に形成してもよい。
【００６２】
第１〜第３実施形態と同様に、メモリ領域に形成されるトランジスタはフラッシュメモリセルトランジスタに限らず、揮発性のランダムアクセスメモリであってもよい。
【符号の説明】
【００６３】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ  半導体装置
１０  半導体基板
１４  ポリシリコン膜（ゲート電極膜）
１５  ＯＮＯ（トンネル絶縁膜）
１６  ポリシリコン膜（ゲート電極膜）
２２  トレンチ（第１トレンチ）
２３  ゲート電極（フラッシュゲート）
３３  ゲート電極（ロジックゲート）
３５  ゲート電極（ＤＭＯＳＦＥＴ）
５５  トレンチ（第２トレンチ）
７５  リングゲート
１０１  フラッシュメモリセルトランジスタ（第１トランジスタ）
１０２ａ、１０２ｂ、１０２ｃ  ＤＭＯＳＦＥＴ（第２トランジスタ）
１０３  ロジック回路のトランジスタ（第３トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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