(57)【特許請求の範囲】
【請求項１】
電子走行層と、
前記電子走行層の上方に設けられ、Ｉｎを含有した電子供給層を含む窒化物半導体層と、
前記窒化物半導体層の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記窒化物半導体層は、
平面視で前記ゲート電極と前記ソース電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第１の領域と、
平面視で前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第２の領域と、
前記第１の領域と前記第２の領域との間に位置し、前記第１の領域及び前記第２の領域よりもＩｎ組成が大きい第３の領域と、
を有し、
前記窒化物半導体層は、前記電子供給層上方に形成されたＩｎ含有層を有し、
前記Ｉｎ含有層は、平面視で前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、表面に近づくほどＩｎ組成が小さくなる領域を有することを特徴とする化合物半導体装置。
【請求項２】
電子走行層と、
前記電子走行層の上方に設けられ、Ｉｎを含有した電子供給層を含む窒化物半導体層と、
前記窒化物半導体層の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記窒化物半導体層は、
平面視で前記ゲート電極と前記ソース電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第１の領域と、
平面視で前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第２の領域と、
前記第１の領域と前記第２の領域との間に位置し、前記第１の領域及び前記第２の領域よりもＩｎ組成が大きい第３の領域と、
を有し、
前記窒化物半導体層は、前記電子供給層として機能するＩｎ含有層を有し、
前記Ｉｎ含有層は、平面視で前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、表面に近づくほどＩｎ組成が小さくなる領域を有することを特徴とする化合物半導体装置。
【請求項３】
前記窒化物半導体層の組成がＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ≦１、０≦ｙ＜１、ｘ＋ｙ≦１）で表わされることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項５】
請求項１乃至３のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項６】
電子走行層を形成する工程と、
前記電子走行層の上方に、Ｉｎを含有した電子供給層を含む窒化物半導体層を形成する工程と、
前記窒化物半導体層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記窒化物半導体層は、
平面視で前記ゲート電極と前記ソース電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第１の領域と、
平面視で前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第２の領域と、
前記第１の領域と前記第２の領域との間に位置し、前記第１の領域及び前記第２の領域よりもＩｎ組成が大きい第３の領域と、
を有し、
前記窒化物半導体層を形成する工程は、
前記電子供給層上方にＩｎ含有層を形成する工程と、
前記Ｉｎ含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Ｉｎを脱離させる工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項７】
電子走行層を形成する工程と、
前記電子走行層の上方に、Ｉｎを含有した電子供給層を含む窒化物半導体層を形成する工程と、
前記窒化物半導体層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記窒化物半導体層は、
平面視で前記ゲート電極と前記ソース電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第１の領域と、
平面視で前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第２の領域と、
前記第１の領域と前記第２の領域との間に位置し、前記第１の領域及び前記第２の領域よりもＩｎ組成が大きい第３の領域と、
を有し、
前記窒化物半導体層を形成する工程は、
前記電子供給層として機能するＩｎ含有層を形成する工程と、
前記Ｉｎ含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Ｉｎを脱離させる工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮを電子走行層、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。そして、この歪みにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイス等として期待されている。
【０００４】
但し、二次元電子ガスが高濃度で存在するために、ノーマリオフ型のトランジスタの実現が困難である。この課題を解決するために種々の技術について検討が行われている。例えば、ゲート電極と電子供給層との間に、ＩｎＡｌＮ層を形成してゲート電極直下の２ＤＥＧを打ち消す技術が提案されている。
【０００５】
しかしながら、ＩｎＡｌＮ層が平面視でゲート電極とソース電極との間の領域及びゲート電極とドレイン電極との間の領域にも存在すると、これら領域（アクセス部）でも２ＤＥＧが消失してしまい、オン抵抗が増加してしまう。このため、従来、アクセス部内のＩｎＡｌＮ層をドライエッチングすることについて検討が行われている。ところが、アクセス部内のＩｎＡｌＮ層のドライエッチングを行うと、電流コラプスが生じて十分なドレイン電流を得ることが困難になってしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−７６８４５号公報
【特許文献２】特開２００７−１９３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、電流コラプスを抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様には、電子走行層と、前記電子走行層の上方に設けられ、Ｉｎを含有した電子供給層を含む窒化物半導体層と、前記窒化物半導体層の上方に設けられたゲート電極、ソース電極及びドレイン電極と、が含まれる。前記窒化物半導体層は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第１の領域と、平面視で前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第２の領域と、前記第１の領域と前記第２の領域との間に位置し、前記第１の領域及び前記第２の領域よりもＩｎ組成が大きい第３の領域と、を有している。前記窒化物半導体層は、前記電子供給層上方に形成されたＩｎ含有層を有し、前記Ｉｎ含有層は、平面視で前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、表面に近づくほどＩｎ組成が小さくなる領域を有する。
化合物半導体装置の他の一態様には、電子走行層と、前記電子走行層の上方に設けられ、Ｉｎを含有した電子供給層を含む窒化物半導体層と、前記窒化物半導体層の上方に設けられたゲート電極、ソース電極及びドレイン電極と、が含まれる。前記窒化物半導体層は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第１の領域と、平面視で前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第２の領域と、前記第１の領域と前記第２の領域との間に位置し、前記第１の領域及び前記第２の領域よりもＩｎ組成が大きい第３の領域と、を有している。前記窒化物半導体層は、前記電子供給層として機能するＩｎ含有層を有し、前記Ｉｎ含有層は、平面視で前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、表面に近づくほどＩｎ組成が小さくなる領域を有する。
【０００９】
化合物半導体装置の製造方法の一態様では、電子走行層を形成し、前記電子走行層の上方に、Ｉｎを含有した電子供給層を含む窒化物半導体層を形成し、前記窒化物半導体層の上方にゲート電極、ソース電極及びドレイン電極を形成する。前記窒化物半導体層は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第１の領域と、平面視で前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第２の領域と、前記第１の領域と前記第２の領域との間に位置し、前記第１の領域及び前記第２の領域よりもＩｎ組成が大きい第３の領域と、を有している。前記窒化物半導体層を形成する際に、前記電子供給層上方にＩｎ含有層を形成し、前記Ｉｎ含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Ｉｎを脱離させる。
化合物半導体装置の製造方法の他の一態様では、電子走行層を形成し、前記電子走行層の上方に、Ｉｎを含有した電子供給層を含む窒化物半導体層を形成し、前記窒化物半導体層の上方にゲート電極、ソース電極及びドレイン電極を形成する。前記窒化物半導体層は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第１の領域と、平面視で前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子走行層に接している領域よりもＩｎ組成の小さい第２の領域と、前記第１の領域と前記第２の領域との間に位置し、前記第１の領域及び前記第２の領域よりもＩｎ組成が大きい第３の領域と、を有している。前記窒化物半導体層を形成する際に、前記電子供給層として機能するＩｎ含有層を形成し、前記Ｉｎ含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Ｉｎを脱離させる。
【発明の効果】
【００１０】
上記の化合物半導体装置等によれば、電子走行層上方にＩｎ組成が適切に規定された窒化物半導体層が形成されているため、電流コラプスを抑制しながらノーマリオフ動作を実現することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】第１の実施形態に係る化合物半導体装置を示す断面図である。
【図１Ｂ】Ｉｎ含有層におけるＩｎ含有率の分布を示す図である。
【図２】Ｉｎ含有層の作用の一例を示す図である。
【図３Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図３Ｄ】図３Ｃに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図４】第２の実施形態に係る化合物半導体装置を示す断面図である。
【図５】第３の実施形態に係る化合物半導体装置を示す断面図である。
【図６Ａ】第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図７】第５の実施形態に係る化合物半導体装置を示す断面図である。
【図８Ａ】第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図８Ｂ】図８Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図８Ｃ】図８Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図８Ｄ】図８Ｃに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図９】第６の実施形態に係る化合物半導体装置を示す断面図である。
【図１０】第７の実施形態に係る化合物半導体装置を示す断面図である。
【図１１Ａ】第８の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図１１Ｂ】図１１Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図１２】第９の実施形態に係るディスクリートパッケージを示す図である。
【図１３】第１０の実施形態に係るＰＦＣ回路を示す結線図である。
【図１４】第１１の実施形態に係る電源装置を示す結線図である。
【図１５】第１２の実施形態に係る高周波増幅器を示す結線図である。
【図１６】第１の実験の結果を示す図である。
【図１７】第２の実験の結果を示す図である。
【図１８】参考例に係る化合物半導体装置を示す断面図である。
【図１９】第３の実験及び第４の実験の結果を示す図である。
【発明を実施するための形態】
【００１２】
以下、実施形態について、添付の図面を参照して具体的に説明する。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１４】
第１の実施形態では、図１Ａに示すように、Ｓｉ基板等の基板１上に化合物半導体積層構造７が形成されている。化合物半導体積層構造７には、初期層２ａ、バッファ層２ｂ、電子走行層３、スペーサ層４、電子供給層５及びＩｎ含有層６が含まれている。初期層２ａとしては、例えば厚さが１６０ｎｍ程度のＡｌＮ層が用いられる。バッファ層２ｂとしては、例えばＡｌ組成が初期層２ａ側から電子走行層３側まで徐々に高くなる複数のＡｌxＧａ1-xＮ層（０．２＜ｘ＜０．８）の積層体が用いられる。バッファ層２ｂの厚さは、例えば５００ｎｍ程度である。電子走行層３としては、例えば厚さが１μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層４としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−Ａｌ0.2Ｇａ0.8Ｎ層が用いられる。電子供給層５としては、例えば厚さが２０ｎｍ程度のｎ型のｎ−Ａｌ0.2Ｇａ0.8Ｎ層が用いられる。電子供給層５には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。Ｉｎ含有層６としては、例えば厚さが１０ｎｍ程度のＩｎＡｌＮ層が用いられる。スペーサ層４、電子供給層５及びＩｎ含有層６は窒化物半導体層の一例である。
【００１５】
化合物半導体積層構造７に、素子領域を画定する素子分離領域２０が形成されており、素子領域内において、Ｉｎ含有層６上にソース電極１１ｓ及びドレイン電極１１ｄが形成されている。また、ソース電極１１ｓ及びドレイン電極１１ｄを覆う絶縁膜１２がＩｎ含有層６上に形成されている。絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。絶縁膜１２及び１４は終端化膜の一例である。
【００１６】
Ｉｎ含有層６にＩｎ脱離領域６ａが含まれている。Ｉｎ脱離領域６ａは、平面視でゲート電極１１ｇと重なる領域を除き、Ｉｎ含有層６の表層部に位置している。Ｉｎ含有層６のＩｎ含有層６を除く領域のＩｎ組成は後述のように一定であるのに対し、Ｉｎ脱離領域６ａのＩｎ含有率（Ｉｎ組成）は、図１Ｂに示すように、表面に近づくほど低くなっている。
【００１７】
ここで、Ｉｎ含有層６及びＩｎ脱離領域６ａの組成について説明する。本実施形態では、Ｉｎ含有層６が存在しない場合、電子走行層３のＧａＮと電子供給層５のＡｌＧａＮとの格子定数の相違に起因して電子走行層３の表面近傍に２ＤＥＧが発生する。一方、電子供給層５上にＩｎ含有層６が存在すると、その組成に応じて２ＤＥＧが打ち消される。本実施形態では、ゲート電極１１ｇの下方の領域において２ＤＥＧがほとんど消失するような組成（例えば、Ｉｎ組成：０．３５〜０．４０）が採用されている。
【００１８】
従って、本実施形態では、ゲート電極１１ｇの下方に２ＤＥＧがほとんど存在せず、ノーマリオフ動作が可能となる。その一方で、平面視で、Ｉｎ脱離領域６ａが存在する領域の下方では、すなわちアクセス部では、Ｉｎ脱離領域６ａのＩｎ組成が、２ＤＥＧのほとんどを打ち消す程度のものより低くなっているため、２ＤＥＧが十分な濃度で存在する。従って、オン抵抗を低く抑えることができる。更に、Ｉｎ脱離領域６ａの形成のためには、詳細は後述するが、ドライエッチングは必要とされず、例えば熱処理を行えばよいため、ドライエッチングによるダメージに伴う電流コラプスの発生を防止することができる。
【００１９】
更にまた、Ｉｎ脱離領域６ａの組成は、Ｉｎ含有層６の他の領域の組成よりもＡｌＮに近いため、図２（ａ）に示すように、バンドギャップが大きい。このため、図２（ｂ）に示すように、Ｉｎ脱離領域６ａが存在しない場合と比較すると、ゲート電極１１ｇに対して高いショットキーバリアが形成されて、横方向の表面への電子注入（リーク電流）が抑制される。表面への電子注入はトラップの荷電状態を変化させ、電流コラプス等の動作不安定性の要因となり得るが、本実施形態はこれを抑制することができる。
【００２０】
このように、本実施形態によれば優れた特性を得ることができる。
【００２１】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図３Ａ〜図３Ｄは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２２】
先ず、図３Ａ（ａ）に示すように、基板１上に化合物半導体積層構造７を形成する。化合物半導体積層構造７の形成では、初期層２ａ、バッファ層２ｂ、電子走行層３、スペーサ層４、電子供給層５及びＩｎ含有層６を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法又は分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等の結晶成長法により形成する。ＭＯＶＰＥ法によりＡｌＮ層、ＡｌＧａＮ層、ＧａＮ層を形成する場合、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。また、ＭＯＶＰＥ法によりＩｎＡｌＮ層を形成する場合、例えば、Ａｌ源であるＴＭＡガス、Ｉｎ源であるトリメチルインジウム（ＴＭＩ）ガス、及びＮ源であるＮＨ3ガスの混合ガスを用いる。そして、例えば、成長圧力は５０Ｔｏｒｒ〜２００Ｔｏｒｒ程度、成長温度は６５０℃〜８００℃程度とする。
【００２３】
次いで、図３Ａ（ｂ）に示すように、化合物半導体積層構造７に、素子領域を画定する素子分離領域２０を形成する。素子分離領域２０の形成では、例えば、素子分離領域２０を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造７上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッ
チングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２４】
その後、図３Ａ（ｃ）に示すように、全面にシリコン窒化膜２１を形成する。シリコン窒化膜２１は、例えばプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法により１００ｎｍ程度の厚さで形成する。また、素子分離領域２０の形成前に、Ｉｎ含有層６に引き続いてＭＯＣＶＤ法にて連続的に成長させてもよい。この場合、例えばＳｉＨ4ガスを原料ガスとして用い、シリコン窒化膜２１の厚さは１０ｎｍ程度とする。
【００２５】
続いて、図３Ｂ（ｄ）に示すように、フォトレジストの塗布及びパターニングを行うことにより、ゲート電極を形成する予定の領域を覆い他の領域を露出するレジストパターン２２を形成する。
【００２６】
次いで、図３Ｂ（ｅ）に示すように、レジストパターン２２をエッチングマスクとし、ＨＦ系の溶液を用いてシリコン窒化膜２１のウェットエッチングを行う。この結果、ＧａＮ系ＨＥＭＴのアクセス部のＩｎ含有層６の表面が露出する。そして、レジストパターン２２を除去する。
【００２７】
その後、非酸化雰囲気での熱処理を行うことにより、Ｉｎ含有層６の表層部からＩｎを脱離させる。この結果、図３Ｂ（ｆ）に示すように、Ｉｎ含有層６の表層部に、Ｉｎが低下したＩｎ脱離領域６ａが形成される（図１Ｂ参照）。なお、非酸化雰囲気のガスは特に限定されないが、例えば、Ｎ2ガス雰囲気、Ｈ2ガス雰囲気、Ｎ2ガス及びＨ2ガスの混合ガス雰囲気を用いることができる。また、熱処理の温度は特に限定されないが、７００℃〜８００℃程度とすることが好ましく、例えば７５０℃程度とする。Ｉｎ脱離領域６ａの形成に伴って、Ｉｎ脱離領域６ａの下方では、電子走行層３の表面近傍に高濃度の２ＤＥＧが発生する。
【００２８】
続いて、図３Ｃ（ｇ）に示すように、Ｉｎ含有層６上にソース電極１１ｓ及びドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが１００ｎｍ程度のＴｉ膜を形成した後に、厚さが３００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、Ｎ2ガス雰囲気中にて４００℃〜１０００℃（例えば６００℃）で熱処理（例えば急速加熱処理（ＲＴＡ：rapid thermal annealing）を行い、オーミック特性を確立する。
【００２９】
その後、図３Ｃ（ｈ）に示すように、ウェットエッチングによりシリコン窒化膜２１を除去する。続いて、図３Ｃ（ｉ）に示すように、全面に絶縁膜１２を形成する。絶縁膜１２は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマＣＶＤ法又はスパッタ法により形成することが好ましい。
【００３０】
続いて、図３Ｄ（ｊ）に示すように、絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に開口部１３ｇを形成する。このとき、例えば、平面視でＩｎ含有層６のＩｎ脱離領域６ａが形成されていない部分と開口部１３ｇが重なり合うようにする。
【００３１】
次いで、図３Ｄ（ｋ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが５０ｎｍ程度のＮｉ膜を形成した後に、厚さが３００ｎｍ程度のＡｕ膜を形成する。そして、図３Ｄ（ｌ）に示すように、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００３２】
このようにして、第１の実施形態に係る化合物半導体装置を製造することができる。
【００３３】
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３４】
第１の実施形態では、ゲート電極１１ｇが化合物半導体積層構造７にショットキー接合しているのに対し、第２の実施形態では、ゲート電極１１ｇと化合物半導体積層構造７との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。
【００３５】
このような第２の実施形態によっても、第１の実施形態と同様に、Ｉｎ脱離領域６ａの存在に伴う、ノーマリオフ動作を実現しながら電流コラプスを抑制することができるという効果等を得ることができる。
【００３６】
なお、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００３７】
（第３の実施形態）
次に、第３の実施形態について説明する。図５は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３８】
第１の実施形態では、ソース電極１１ｓ及びドレイン電極１１ｄが平坦なＩｎ含有層６上に形成されているのに対し、第３の実施形態では、Ｉｎ含有層６にリセス１０ｓ及び１０ｄが形成されており、リセス１０ｓ及び１０ｄ内に、それぞれ、ソース電極１１ｓ及びドレイン電極１１ｄが形成されている。
【００３９】
このような第３の実施形態によっても、第１の実施形態と同様に、Ｉｎ脱離領域６ａの存在に伴う、ノーマリオフ動作を実現しながら電流コラプスを抑制することができるという効果等を得ることができる。
【００４０】
このような第３の実施形態に係る化合物半導体装置は、Ｉｎ脱離領域６ａの形成（図３Ｂ（ｆ））の後、かつソース電極１１ｓ及びドレイン電極１１ｄの形成（図３Ｃ（ｇ））の前に、リセス１０ｓ及び１０ｄを形成しておき、リセス１０ｓ及び１０ｄ内にソース電極１１ｓ及びドレイン電極１１ｄを形成するようにすれば製造することができる。リセス１０ｓ及び１０ｄの形成では、例えば、リセス１０ｓ及び１０ｄを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造７上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。また、以下に示す第４の実施形態の製造方法によっても、第３の実施形態と同様の構造を得ることができる。
【００４１】
（第４の実施形態）
次に、第４の実施形態について説明する。図６Ａ〜図６Ｂは、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４２】
本実施形態では、先ず、第１の実施形態と同様にして、シリコン窒化膜２１のウェットエッチング（パターニング）及びレジストパターン２２の除去までの処理を行う（図３Ｂ（ｅ））。次いで、図６Ａ（ａ）に示すように、Ｉｎ含有層６にリセス１０ｓ及び１０ｄを形成する。その後、図６Ａ（ｂ）に示すように、リセス１０ｓ及び１０ｄ内にソース電極１１ｓ及びドレイン電極１１ｄを形成する。
【００４３】
続いて、例えば、Ｎ2ガス雰囲気中にて４００℃〜１０００℃（例えば６００℃）で熱処理（例えばＲＴＡ）を行うことにより、オーミック特性を確立すると共に、Ｉｎ含有層６の表層部からＩｎを脱離させる。この結果、図６Ａ（ｃ）に示すように、Ｉｎ含有層６の表層部に、Ｉｎが低下したＩｎ脱離領域６ａが形成される。つまり、本実施形態では、オーミック特性を確立するための熱処理がＩｎ脱離領域６ａを形成するための熱処理を兼ねる。
【００４４】
次いで、図６Ｂ（ｄ）に示すように、ウェットエッチングによりシリコン窒化膜２１を除去する。その後、第１の実施形態と同様にして、図６Ｂ（ｅ）に示すように、絶縁膜１２の形成から絶縁膜１４の形成までの処理を行う。
【００４５】
第４の実施形態によれば、第１の実施形態と比較して熱処理の回数を低減することができる。
【００４６】
（第５の実施形態）
次に、第５の実施形態について説明する。図７は、第５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００４７】
第５の実施形態では、図７に示すように、Ｓｉ基板等の基板３１上に化合物半導体積層構造３７が形成されている。化合物半導体積層構造３７には、初期層３２ａ、バッファ層３２ｂ、電子走行層３３及びＩｎ含有層３６が含まれている。初期層３２ａとしては、例えば厚さが１６０ｎｍ程度のＡｌＮ層が用いられる。バッファ層３２ｂとしては、例えばＡｌ組成が初期層３２ａ側から電子走行層３３側まで徐々に高くなる複数のＡｌxＧａ1-xＮ層（０．２＜ｘ＜０．８）の積層体が用いられる。バッファ層３２ｂの厚さは、例えば５００ｎｍ程度である。電子走行層３３としては、例えば厚さが１μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層又はｉ−ＡｌＧａＮ層が用いられる。Ｉｎ含有層３６としては、例えば厚さが１０ｎｍ程度のＩｎＡｌＮ層が用いられる。Ｉｎ含有層３６は窒化物半導体層の一例である。
【００４８】
化合物半導体積層構造３７に、素子領域を画定する素子分離領域２０が形成されており、素子領域内において、Ｉｎ含有層３６上にソース電極１１ｓ及びドレイン電極１１ｄが形成されている。また、ソース電極１１ｓ及びドレイン電極１１ｄを覆う絶縁膜１２がＩｎ含有層３６上に形成されている。絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。絶縁膜１２及び１４は終端化膜の一例である。
【００４９】
Ｉｎ含有層３６にＩｎ脱離領域３６ａが含まれている。Ｉｎ脱離領域３６ａは、平面視でゲート電極１１ｇと重なる領域を除き、Ｉｎ含有層３６の表層部に位置している。Ｉｎ含有層３６のＩｎ含有層３６を除く領域のＩｎ組成は一定であるのに対し、Ｉｎ脱離領域３６ａのＩｎ含有率は、第１の実施形態のＩｎ脱離領域６ａと同様に、表面に近づくほど低くなっている。
【００５０】
ここで、Ｉｎ含有層３６及びＩｎ脱離領域３６ａのＩｎＡｌＮの組成について説明する。本実施形態では、平面視でＩｎ脱離領域３６ａが存在しない領域、つまり、ゲート電極１１ｇの下方の領域において、電子走行層３３のＧａＮとＩｎ含有層３６のＩｎＡｌＮとの格子定数の関係に基づいて、電子走行層３３の表面近傍に２ＤＥＧがほとんど発生しないような組成（例えば、Ｉｎ組成：０．３０）がＩｎ含有層３６に採用されている。
【００５１】
従って、本実施形態では、ゲート電極１１ｇの下方に２ＤＥＧがほとんど存在せず、ノーマリオフ動作が可能となる。その一方で、平面視で、Ｉｎ脱離領域３６ａが存在する領域の下方では、すなわちアクセス部では、Ｉｎ脱離領域３６ａのＩｎ組成が、２ＤＥＧがほとんど発生しない程度のものより低くなっているため、２ＤＥＧが十分な濃度で発生している。つまり、本実施形態では、Ｉｎ脱離領域３６ａが電子供給層として機能する。従って、オン抵抗を低く抑えることができる。更に、Ｉｎ脱離領域３６ａの形成のためには、詳細は後述するが、ドライエッチングは必要とされず、例えば熱処理を行えばよいため、ドライエッチングによるダメージに伴う電流コラプスの発生を防止することができる。更にまた、第一の実施形態と同様に、電子注入を抑制して、電子注入に伴う動作の不安定性を抑制することもできる。
【００５２】
更に、第５の実施形態に含まれる窒化物半導体層の数が第１の実施形態のそれよりも少ない。つまり、異種材料の層間の界面が少ない。この界面が多いほど、トラップ準位が多くなって動作の不安定性が引き起こされる。従って、第５の実施形態によれば、第１の実施形態よりも安定した動作が実現できる。また、製造過程では、異種材料の層間の界面において、成長条件の大幅な変更及び緻密な制御を行うが、この回数を減らすこともできる。
【００５３】
このように、本実施形態によればより優れた特性を得ることができる。
【００５４】
次に、第５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図８Ａ〜図８Ｄは、第５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００５５】
先ず、図８Ａ（ａ）に示すように、基板３１上に化合物半導体積層構造３７を形成する。化合物半導体積層構造３７の形成では、初期層３２ａ、バッファ層３２ｂ、電子走行層３３及びＩｎ含有層３６を、例えばＭＯＶＰＥ法又はＭＢＥ法等の結晶成長法により形成する。これらの成長条件は、Ｉｎ含有層３６の形成時の混合ガスの組成を除き、第１の実施形態の初期層２ａ、バッファ層２ｂ、電子走行層３及びＩｎ含有層６と同様のものとすることができる。
【００５６】
次いで、図８Ａ（ｂ）〜図８Ｂ（ｄ）に示すように、化合物半導体積層構造３７に素子領域を画定し、シリコン窒化膜２１し、ゲート電極を形成する予定の領域を覆い他の領域を露出するレジストパターン２２を形成する。その後、図８Ｂ（ｅ）に示すように、第１の実施形態と同様にして、レジストパターン２２をエッチングマスクとし、ＨＦ系の溶液を用いてシリコン窒化膜２１のウェットエッチングを行う。この結果、ＧａＮ系ＨＥＭＴのアクセス部のＩｎ含有層３６の表面が露出する。そして、レジストパターン２２を除去する。
【００５７】
続いて、第１の実施形態と同様にして、非酸化雰囲気での熱処理を行うことにより、Ｉｎ含有層３６の表層部からＩｎを脱離させる。この結果、図８Ｂ（ｆ）に示すように、Ｉｎ含有層３６の表層部に、Ｉｎが低下したＩｎ脱離領域３６ａが形成される。Ｉｎ脱離領域３６ａの形成に伴って、Ｉｎ脱離領域３６ａの下方では、電子走行層３３の表面近傍に高濃度の２ＤＥＧが発生する。
【００５８】
その後、図８Ｃ（ｇ）〜図８Ｃ（ｉ）に示すように、第１の実施形態と同様にして、ソース電極１１ｓ及びドレイン電極１１ｄを形成し、熱処理を行ってオーミック特性を確立し、ウェットエッチングによりシリコン窒化膜２１を除去し、絶縁膜１２を形成する。
【００５９】
続いて、図８Ｄ（ｊ）〜図８Ｄ（ｌ）に示すように、第１の実施形態と同様にして、開口部１３ｇを形成し、ゲート電極１１ｇを形成し、絶縁膜１４を形成する。
【００６０】
このようにして、第５の実施形態に係る化合物半導体装置を製造することができる。
【００６１】
（第６の実施形態）
次に、第６の実施形態について説明する。図９は、第６の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００６２】
第５の実施形態では、ゲート電極１１ｇが化合物半導体積層構造３７にショットキー接合しているのに対し、第６の実施形態では、第２の実施形態と同様に、ゲート電極１１ｇと化合物半導体積層構造３７との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。
【００６３】
このような第６の実施形態によっても、第５の実施形態と同様に、Ｉｎ脱離領域３６ａの存在に伴う、ノーマリオフ動作を実現しながら電流コラプスを抑制することができるという効果等を得ることができる。
【００６４】
なお、第２の実施形態と同様に、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００６５】
（第７の実施形態）
次に、第７の実施形態について説明する。図１０は、第７の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００６６】
第５の実施形態では、ソース電極１１ｓ及びドレイン電極１１ｄが平坦なＩｎ含有層３６上に形成されているのに対し、第７の実施形態では、第３の実施形態と同様に、Ｉｎ含有層３６にリセス１０ｓ及び１０ｄが形成されており、リセス１０ｓ及び１０ｄ内に、それぞれ、ソース電極１１ｓ及びドレイン電極１１ｄが形成されている。
【００６７】
このような第７の実施形態によっても、第６の実施形態と同様に、Ｉｎ脱離領域３６ａの存在に伴う、ノーマリオフ動作を実現しながら電流コラプスを抑制することができるという効果等を得ることができる。
【００６８】
このような第７の実施形態に係る化合物半導体装置は、第３の実施形態と同様に、Ｉｎ脱離領域３６ａの形成（図８Ｂ（ｆ））の後、かつソース電極１１ｓ及びドレイン電極１１ｄの形成（図８Ｃ（ｇ））の前に、リセス１０ｓ及び１０ｄを形成しておき、リセス１０ｓ及び１０ｄ内にソース電極１１ｓ及びドレイン電極１１ｄを形成するようにすれば製造することができる。また、以下に示す第８の実施形態の製造方法によっても、第７の実施形態と同様の構造を得ることができる。
【００６９】
（第８の実施形態）
次に、第８の実施形態について説明する。図１１Ａ〜図１１Ｂは、第８の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００７０】
本実施形態では、先ず、第５の実施形態と同様にして、シリコン窒化膜２１のウェットエッチング（パターニング）及びレジストパターン２２の除去までの処理を行う（図８Ｂ（ｅ））。次いで、図１１Ａ（ａ）に示すように、Ｉｎ含有層３６にリセス１０ｓ及び１０ｄを形成する。その後、図１１Ａ（ｂ）に示すように、リセス１０ｓ及び１０ｄ内にソース電極１１ｓ及びドレイン電極１１ｄを形成する。
【００７１】
続いて、例えば、Ｎ2ガス雰囲気中にて４００℃〜１０００℃（例えば６００℃）で熱処理（例えばＲＴＡ）を行うことにより、オーミック特性を確立すると共に、Ｉｎ含有層３６の表層部からＩｎを脱離させる。この結果、図１１Ａ（ｃ）に示すように、Ｉｎ含有層３６の表層部に、Ｉｎが低下したＩｎ脱離領域３６ａが形成される。つまり、第４の実施形態と同様に、本実施形態では、オーミック特性を確立するための熱処理がＩｎ脱離領域３６ａを形成するための熱処理を兼ねる。
【００７２】
次いで、図１１Ｂ（ｄ）に示すように、ウェットエッチングによりシリコン窒化膜２１を除去する。その後、第５の実施形態と同様にして、図１１Ｂ（ｅ）に示すように、絶縁膜１２の形成から絶縁膜１４の形成までの処理を行う。
【００７３】
第８の実施形態によれば、第５の実施形態と比較して熱処理の回数を低減することができる。
【００７４】
（第９の実施形態）
第９の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図１２は、第９の実施形態に係るディスクリートパッケージを示す図である。
【００７５】
第９の実施形態では、図１２に示すように、第１〜第８の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１１ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００７６】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００７７】
（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１３は、第１０の実施形態に係るＰＦＣ回路を示す結線図である。
【００７８】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第８の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。
【００７９】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００８０】
（第１１の実施形態）
次に、第１１の実施形態について説明する。第１１の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図１４は、第１１の実施形態に係る電源装置を示す結線図である。
【００８１】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００８２】
一次側回路２６１には、第１０の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００８３】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００８４】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第８の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００８５】
（第１２の実施形態）
次に、第１２の実施形態について説明する。第１２の実施形態は、ＧａＮ系ＨＥＭＴを備えた高周波増幅器に関する。図１５は、第１２の実施形態に係る高周波増幅器を示す結線図である。
【００８６】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００８７】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第８の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００８８】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。特に、Ｉｎ含有層を含む窒化物半導体層の材料としては、ＩｎＡｌＮに限らず、ＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ≦１、０≦ｙ＜１、ｘ＋ｙ≦１）等を用いることもできる。
【００８９】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００９０】
また、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。但し、コストを考慮すると、Ｓｉ基板（例えば表面が（１１１）面のＳｉ基板）、ＳｉＣ基板又はサファイア基板を用いることが好ましい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００９１】
次に、本願発明者が行った実験について説明する。
【００９２】
（第１の実験）
第１の実験では、Ｉｎ0.4Ａｌ0.6Ｎ層を形成した後、種々の温度で熱処理を行い、熱処理後のＩｎ組成を測定した。なお、熱処理はＮ2雰囲気で行い、その時間は１０分間とした。この結果を図１６に示す。
【００９３】
図１６に示すように、Ｉｎ組成は熱処理温度に強く依存し、特に７００℃〜８００℃の場合に、Ｉｎの脱離を効果的に生じさせることができた。
【００９４】
（第２の実験）
第２の実験では、Ｉｎを脱離させるための熱処理を種々の温度で行い、第５の実施形態と同様の化合物半導体装置を製造した。そして、熱処理の温度と最大ドレイン電流との関係を求めた。この結果を図１７に示す。
【００９５】
図１７に示すように、熱処理温度が高いほどアクセス抵抗が低減し、最大ドレイン電流が大きくなった。これは、熱処理温度が高く、Ｉｎの脱離が顕著になってＩｎ組成が低いほど、より強い自発分極及びピエゾ分極が働き、２ＤＥＧが誘起されることに起因する。
【００９６】
（第３の実験）
第３の実験では、第５の実施形態及び図１８（ａ）に示す第１の参考例について、ゲート電圧とドレイン電流との関係を求めた。この結果を図１９（ａ）に示す。なお、第１の参考例には、第５の実施形態のＩｎ含有層３６に代えて、Ｉｎ脱離領域３６ａを含まないＩｎ含有層１３６が用いられている。
【００９７】
図１９（ａ）に示すように、第５の実施形態では、Ｉｎ脱離領域３６ａが存在しているために、アクセス抵抗が低く、最大ドレイン電流が高くなった。また、アクセス抵抗の低下に伴って、ゲート制御性（相互コンダクタンスｇｍ）も増加した。このことから、第５の実施形態によれば、ゲート制御性の向上及び最大ドレイン電流の増加という効果が得られるといえる。
【００９８】
（第４の実験）
第４の実験では、第５の実施形態及び図１８（ｂ）に示す第２の参考例について、ドレイン電極１１ｄに高バイアスを印加してストレスをかけた後にドレイン電圧ＶDSとドレイン電流との関係を求めた。つまり、電流コラプスの程度に関する調査を行った。この結果を図１９（ｂ）に示す。なお、第２の参考例には、第１の実施形態のＩｎ含有層６に代えて、Ｉｎ脱離領域６ａを含まず、かつ、２ＤＥＧを発生させるためにドライエッチングが行われたＩｎ含有層１０６が用いられている。
【００９９】
図１９（ｂ）に示すように、第５の実施形態では、第２の参考例と比較して電流コラプスが大幅に抑制された。これは、主に次の３つの要因による。
【０１００】
第一に、第２の参考例では、Ｉｎ含有層１０６にドライエッチングが行われているため、アクセス部の表面に多くのエッチングダメージが残っている。このため、電流コラプスの原因となる高密度のトラップ準位が存在し、高ドレインバイアス負荷が印加された後に、ドレイン電流が大幅に低下したのである。これに対し、第５の実施形態では、Ｉｎ含有層３６にドライエッチングが行われていないため、トラップ準位を引き起こすエッチングダメージが存在しない。このような理由により、電流コラプスが抑制されたのである。
【０１０１】
第二に、第二の参考例には、ＩｎＡｌＮ／ＡｌＧａＮの界面が存在する。これら窒化物半導体の成長時には、界面において成長条件の大きく異ならせるため、トラップ準位が多く発生しやすい。これに対し、第５の実施形態では、ＩｎＡｌＮ／ＡｌＧａＮの界面が存在しないため、その分、電流コラプスの原因となるトラップ準位が少ない。このような理由により、電流コラプスが抑制されたのである。
【０１０２】
第三に、Ｉｎ脱離領域６ａを含むＩｎ含有層６の表面のＩｎ組成は、Ｉｎ含有層１０６のＩｎ組成よりも低い。このため、第５の実施形態の方が、ゲート電極１１ｇと接する表面の半導体層のバンドギャップが高くなっており、ゲート電極１１ｇに対するショットキーバリアが大きくなっている。従って、ゲート電極１１ｇからリーク電流が表面へ流れにくく、電流コラプスの原因ともなり得る表面への電子注入が抑制される。このような理由により、電流コラプスが抑制されたのである。
【０１０３】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１０４】
（付記１）
基板と、
前記基板上方に形成された化合物半導体積層構造と、
前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記化合物半導体積層構造は、
電子走行層と、
前記電子走行層上方に形成された電子供給層を含む窒化物半導体層と、
を有し、
前記窒化物半導体層の表面のＩｎ組成は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記ゲート電極の下方よりも低くなっていることを特徴とする化合物半導体装置。
【０１０５】
（付記２）
前記窒化物半導体層は、前記電子供給層上方に形成されたＩｎ含有層を有することを特徴とする付記１に記載の化合物半導体装置。
【０１０６】
（付記３）
前記窒化物半導体層は、前記電子供給層として機能するＩｎ含有層を有することを特徴とする付記１に記載の化合物半導体装置。
【０１０７】
（付記４）
前記Ｉｎ含有層は、平面視で前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、表面に近づくほどＩｎ組成が小さくなるＩｎ脱離領域を有することを特徴とする付記２又は３に記載の化合物半導体装置。
【０１０８】
（付記５）
前記窒化物半導体層の組成がＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ≦１、０≦ｙ＜１、ｘ＋ｙ≦１）で表わされることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【０１０９】
（付記６）
前記ゲート電極と前記化合物半導体積層構造との間に形成されたゲート絶縁膜を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【０１１０】
（付記７）
平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記化合物半導体積層構造を覆う終端化膜を有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【０１１１】
（付記８）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【０１１２】
（付記９）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【０１１３】
（付記１０）
基板上方に化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記化合物半導体積層構造を形成する工程は、
電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を含む窒化物半導体層を形成する工程と、
を有し、
前記窒化物半導体層の表面のＩｎ組成は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記ゲート電極の下方よりも低くなっていることを特徴とする化合物半導体装置の製造方法。
【０１１４】
（付記１１）
前記窒化物半導体層を形成する工程は、
前記電子供給層上方にＩｎ含有層を形成する工程と、
前記Ｉｎ含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Ｉｎを脱離させる工程と、
を有することを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【０１１５】
（付記１２）
前記窒化物半導体層を形成する工程は、前記電子供給層として機能するＩｎ含有層を形成する工程と、
前記Ｉｎ含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Ｉｎを脱離させる工程と、
を有することを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【０１１６】
（付記１３）
前記Ｉｎを脱離させる工程は、前記ゲート電極を形成する予定の領域を覆うマスクを用いた非酸化雰囲気での熱処理を行う工程を有することを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。
【０１１７】
（付記１４）
前記非酸化雰囲気は、Ｎ2ガス雰囲気、Ｈ2ガス雰囲気、Ｎ2ガス及びＨ2ガスの混合ガス雰囲気であることを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【０１１８】
（付記１５）
前記熱処理により前記ソース電極及び前記ドレイン電極のオーミック特性を確立することを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。
【０１１９】
（付記１６）
前記ゲート電極を形成する前に前記化合物半導体積層構造上にゲート絶縁膜を形成する工程を有することを特徴とする付記１０乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【０１２０】
（付記１７）
平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域に、前記化合物半導体積層構造を覆う終端化膜を形成する工程を有することを特徴とする付記１０乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【０１２１】
１、３１：基板
２ａ、３２ａ：初期層
２ｂ、３２ｂ：バッファ層
３、３３：電子走行層
４：スペーサ層
５：電子供給層
６、３６：Ｉｎ含有層
６ａ、３６ａ：Ｉｎ脱離領域
７、３７：化合物半導体積層構造
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｄ：ドレイン電極
【図１Ａ】
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【図１Ｂ】
0006304304.tif 000003
【図２】
0006304304.tif 000004
【図３Ａ】
0006304304.tif 000005
【図３Ｂ】
0006304304.tif 000006
【図３Ｃ】
0006304304.tif 000007
【図３Ｄ】
0006304304.tif 000008
【図４】
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【図５】
0006304304.tif 000010
【図６Ａ】
0006304304.tif 000011
【図６Ｂ】
0006304304.tif 000012
【図７】
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【図８Ａ】
0006304304.tif 000014
【図８Ｂ】
0006304304.tif 000015
【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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