(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に形成された絶縁膜と、
前記半導体基板の前記第１の領域に、前記絶縁膜より深く位置する部分を有し、平面視で前記絶縁膜を間に挟んで位置する第１導電型の第１の不純物領域及び前記第１導電型の第２の不純物領域と、
前記第１の不純物領域上に形成され、前記第１の不純物領域とショットキー接合した金属シリサイド膜と、
を有し、
前記第１の不純物領域は、前記第１導電型の第１の不純物をその濃度プロファイルのピークが前記絶縁膜の底より深く位置するように含有し、
前記第２の不純物領域は、前記第１導電型の第２の不純物を前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有し、
前記第１の不純物領域と前記第２の不純物領域とは前記絶縁膜の底よりも深く、前記絶縁膜の下方の位置で互いに接していることを特徴とする半導体装置。
【請求項２】
前記第１の不純物領域の垂直な面の少なくとも一部と前記第２の不純物領域とが互いに接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物領域と前記第２の不純物領域とが互いに接している面が前記半導体基板に対して垂直であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の不純物領域と前記第２の不純物領域とが互いに接している面が前記絶縁膜の底に接していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の第１の領域に形成された絶縁膜と、
前記半導体基板の前記第１の領域に、前記絶縁膜より深く位置する部分を有し、平面視で前記絶縁膜を間に挟んで位置する第１導電型の第１の不純物領域及び前記第１導電型の第２の不純物領域と、
前記第１の不純物領域上に形成され、前記第１の不純物領域とショットキー接合した金属シリサイド膜と、
を有し、
前記第１の不純物領域は、前記第１導電型の第１の不純物をその濃度プロファイルのピークが前記絶縁膜の底より深く位置し、前記絶縁膜の底より深い位置で一のピークとなるように含有し、
前記第２の不純物領域は、前記第１導電型の第２の不純物を前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有し、
前記第１の不純物領域と前記第２の不純物領域とは前記絶縁膜の底よりも深い位置で互いに接していることを特徴とする半導体装置。
【請求項６】
前記第１の不純物領域の前記絶縁膜の底より深い部分における前記第１の不純物の濃度は、前記第２の不純物領域における前記第２の不純物の濃度より高いことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の不純物領域と前記金属シリサイド膜との間に局所的に形成された前記第１導電型とは異なる第２導電型の第３の不純物領域を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第３の不純物領域は、前記絶縁膜に接することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体基板の第２の領域に形成されたゲート電極と、
前記ゲート電極の下方に形成された第１導電型の第４の不純物領域と、
を有し、
前記第４の不純物領域における前記第１導電型の第３の不純物の濃度プロファイルは、前記第１の不純物領域における前記第１の不純物の濃度プロファイルの一部と実質的に同一であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板の第１の領域に第１導電型の第１の不純物領域を形成する工程と、
前記半導体基板の第１の領域に前記第１の不純物領域と接する前記第１導電型の第２の不純物領域を形成する工程と、
前記半導体基板の第１の領域に、前記第１の不純物領域の表面と前記第２の不純物領域の表面とを分離する絶縁膜を、前記第１の不純物領域及び前記第２の不純物領域より浅く、かつ前記絶縁膜の底よりも深く、前記絶縁膜の下方の位置で前記第１の不純物領域と前記第２の不純物領域とが互いに接するように形成する工程と、
前記第１の不純物領域上に、前記第１の不純物領域とショットキー接合する金属シリサイド膜を形成する工程と、
を有し、
前記第１の不純物領域を形成する工程では、前記第１導電型の第１の不純物を、その濃度プロファイルのピークが前記絶縁膜の底より深く位置するように導入し、
前記第２の不純物領域を形成する工程では、前記第１導電型の第２の不純物を、前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有するように導入することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板の第１の領域に第１導電型の第１の不純物領域を形成する工程と、
前記半導体基板の第１の領域に前記第１の不純物領域と接する前記第１導電型の第２の不純物領域を形成する工程と、
前記半導体基板の第１の領域に、前記第１の不純物領域の表面と前記第２の不純物領域の表面とを分離する絶縁膜を、前記第１の不純物領域及び前記第２の不純物領域より浅く、かつ前記絶縁膜の底よりも深い位置で前記第１の不純物領域と前記第２の不純物領域とが互いに接するように形成する工程と、
前記第１の不純物領域上に、前記第１の不純物領域とショットキー接合する金属シリサイド膜を形成する工程と、
を有し、
前記第１の不純物領域を形成する工程では、前記第１導電型の第１の不純物を、その濃度プロファイルのピークが前記絶縁膜の底より深く位置し、前記絶縁膜の底より深い位置で一のピークとなるように導入し、
前記第２の不純物領域を形成する工程では、前記第１導電型の第２の不純物を、前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有するように導入することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の不純物領域の前記絶縁膜の底より深い部分における前記第１の不純物の濃度は、前記第２の不純物領域における前記第２の不純物の濃度より高いことを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の不純物領域と前記金属シリサイド膜との間に前記第１導電型とは異なる第２導電型の第３の不純物領域を局所的に形成する工程を有することを特徴とする請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第３の不純物領域は、前記絶縁膜に接することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板の第２の領域に、前記第１導電型の第４の不純物領域を前記第１の不純物領域と並行して形成する工程と、
前記半導体基板で前記第４の不純物領域の上方にゲート電極を形成する工程と、
を有し、
前記第４の不純物領域における前記第１導電型の第３の不純物の濃度プロファイルは、前記第１の不純物領域における前記第１の不純物の濃度プロファイルの一部と実質的に同一であることを特徴とする請求項１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、種々のショットキーバリアダイオードが開発され、種々の用途に用いられている。一般に、ショットキーバリアダイオードには低いオン電圧（順方向電圧）及び低い逆方向電流が求められる。しかしながら、従来のショットキーバリアダイオードでは、十分に逆方向電流を低減することが困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３８９８２号公報
【特許文献２】特開２００１−１６８３５２号公報
【特許文献３】特開２００９−６４９７７号公報
【特許文献４】特開昭６２−１７９１４２号公報
【特許文献５】特開平１０−３３５６７９号公報
【特許文献６】特開２０１２−１７４８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、逆方向電流をより一層低減することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
半導体装置の一態様には、半導体基板の第１の領域に形成された絶縁膜と、前記半導体基板の前記第１の領域に、前記絶縁膜より深く位置する部分を有し、平面視で前記絶縁膜を間に挟んで位置する第１導電型の第１の不純物領域及び前記第１導電型の第２の不純物領域と、前記第１の不純物領域上に形成され、前記第１の不純物領域とショットキー接合した金属シリサイド膜と、が含まれる。前記第１の不純物領域は、前記第１導電型の第１の不純物をその濃度プロファイルのピークが前記絶縁膜の底より深く位置するように含有し、前記第２の不純物領域は、前記第１導電型の第２の不純物を前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有し、前記第１の不純物領域と前記第２の不純物領域とは前記絶縁膜の底よりも深く、前記絶縁膜の下方の位置で互いに接している。
半導体装置の一態様には、半導体基板の第１の領域に形成された絶縁膜と、前記半導体基板の前記第１の領域に、前記絶縁膜より深く位置する部分を有し、平面視で前記絶縁膜を間に挟んで位置する第１導電型の第１の不純物領域及び前記第１導電型の第２の不純物領域と、前記第１の不純物領域上に形成され、前記第１の不純物領域とショットキー接合した金属シリサイド膜と、が含まれる。前記第１の不純物領域は、前記第１導電型の第１の不純物をその濃度プロファイルのピークが前記絶縁膜の底より深く位置し、前記絶縁膜の底より深い位置で一のピークとなるように含有し、前記第２の不純物領域は、前記第１導電型の第２の不純物を前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有し、前記第１の不純物領域と前記第２の不純物領域とは前記絶縁膜の底よりも深い位置で互いに接している。
【０００６】
半導体装置の製造方法の一態様では、半導体基板の第１の領域に第１導電型の第１の不純物領域を形成し、前記半導体基板の第１の領域に前記第１の不純物領域と接する前記第１導電型の第２の不純物領域を形成し、前記半導体基板の第１の領域に、前記第１の不純物領域の表面と前記第２の不純物領域の表面とを分離する絶縁膜を、前記第１の不純物領域及び前記第２の不純物領域より浅く、かつ前記絶縁膜の底よりも深く、前記絶縁膜の下方の位置で前記第１の不純物領域と前記第２の不純物領域とが互いに接するように形成し、前記第１の不純物領域上に、前記第１の不純物領域とショットキー接合する金属シリサイド膜を形成する。前記第１の不純物領域を形成する際には、前記第１導電型の第１の不純物を、その濃度プロファイルのピークが前記絶縁膜の底より深く位置するように導入し、前記第２の不純物領域を形成する際には、前記第１導電型の第２の不純物を、前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有するように導入する。
半導体装置の製造方法の一態様では、半導体基板の第１の領域に第１導電型の第１の不純物領域を形成し、前記半導体基板の第１の領域に前記第１の不純物領域と接する前記第１導電型の第２の不純物領域を形成し、前記半導体基板の第１の領域に、前記第１の不純物領域の表面と前記第２の不純物領域の表面とを分離する絶縁膜を、前記第１の不純物領域及び前記第２の不純物領域より浅く、かつ前記絶縁膜の底よりも深い位置で前記第１の不純物領域と前記第２の不純物領域とが互いに接するように形成し、前記第１の不純物領域上に、前記第１の不純物領域とショットキー接合する金属シリサイド膜を形成する。前記第１の不純物領域を形成する際には、前記第１導電型の第１の不純物を、その濃度プロファイルのピークが前記絶縁膜の底より深く位置し、前記絶縁膜の底より深い位置で一のピークとなるように導入し、前記第２の不純物領域を形成する際には、前記第１導電型の第２の不純物を、前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有するように導入する。
【発明の効果】
【０００７】
上記の半導体装置等によれば、第１の不純物領域における不純物の濃度プロファイルが適切なものとなっているため、逆方向電流をより一層低減することができる。
【図面の簡単な説明】
【０００８】
【図１】参考例の構成を示す図である。
【図２】第１の実施形態に係る半導体装置の構成を示す図である。
【図３Ａ】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図４】Ｎ型不純物の濃度プロファイルを示す図である。
【図５】第２の実施形態に係る半導体装置の構成を示す図である。
【図６】電流−電圧特性を示す図である。
【図７】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図８】保護回路の第１の例を示す回路図である。
【図９】保護回路の第２の例を示す回路図である。
【図１０】保護回路の第３の例を示す回路図である。
【図１１】保護回路の第４の例を示す回路図である。
【図１２】保護回路の第４の例を示す断面図である。
【図１３】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１３に引き続き、半導体装置の製造方法を示す断面図である。
【図１５】図１４に引き続き、半導体装置の製造方法を示す断面図である。
【図１６】図１５に引き続き、半導体装置の製造方法を示す断面図である。
【図１７】図１６に引き続き、半導体装置の製造方法を示す断面図である。
【図１８】図１７に引き続き、半導体装置の製造方法を示す断面図である。
【図１９】図１８に引き続き、半導体装置の製造方法を示す断面図である。
【図２０】図１９に引き続き、半導体装置の製造方法を示す断面図である。
【図２１】図２０に引き続き、半導体装置の製造方法を示す断面図である。
【図２２】図２１に引き続き、半導体装置の製造方法を示す断面図である。
【図２３】図２２に引き続き、半導体装置の製造方法を示す断面図である。
【図２４】図２３に引き続き、半導体装置の製造方法を示す断面図である。
【図２５】図２４に引き続き、半導体装置の製造方法を示す断面図である。
【図２６】図２５に引き続き、半導体装置の製造方法を示す断面図である。
【図２７】図２６に引き続き、半導体装置の製造方法を示す断面図である。
【図２８】図２７に引き続き、半導体装置の製造方法を示す断面図である。
【図２９】図２８に引き続き、半導体装置の製造方法を示す断面図である。
【図３０】図２９に引き続き、半導体装置の製造方法を示す断面図である。
【図３１】図３０に引き続き、半導体装置の製造方法を示す断面図である。
【図３２】図３１に引き続き、半導体装置の製造方法を示す断面図である。
【図３３】比較例における不純物濃度の測定結果を示す図である。
【図３４】第３の実施形態における不純物濃度の測定結果を示す図である。
【図３５】逆方向電圧と電流密度との関係を示す図である。
【図３６】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図３７】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３８】図３７に引き続き、半導体装置の製造方法を示す断面図である。
【図３９】図３８に引き続き、半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、参考例及び実施形態について添付の図面を参照しながら具体的に説明する。
【００１０】
（参考例）
先ず、ショットキーバリアダイオードの参考例について説明する。図１は参考例の構成を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）中のＩ−Ｉ線に沿った断面図である。
【００１１】
参考例では、図１に示すように、Ｐ型のシリコン基板等の半導体基板３０１の表面にＮウェル３１６が形成されている。Ｎウェル３１６内に平面形状が環状の絶縁膜３３２がＮウェル３１６より浅く形成されている。Ｎウェル３１６の絶縁膜３３２により囲まれた領域上に金属シリサイド膜３８３ａが形成され、Ｎウェル３１６と金属シリサイド膜３８３ａとがショットキー接合している。Ｎウェル３１６の絶縁膜３３２の外側では、その表面にＮ型不純物層３７２が形成され、Ｎ型不純物層３７２上に金属シリサイド膜３８３ｃが形成されている。Ｎ型不純物層３７２におけるＮ型不純物の濃度はＮウェル３１６におけるそれよりも高く、Ｎ型不純物層３７２と金属シリサイド膜３８３ｃとがオーミック接合している。
【００１２】
この参考例のショットキーバリアダイオードによれば逆方向電流をある程度低減することができるが、その程度は十分とはいえない。この参考例において、Ｎウェル３１６におけるＮ型不純物の濃度を低減すれば、逆方向電流を低減することが可能であるが、金属シリサイド膜３８３ａと半導体基板３０１との間でパンチスルーが生じやすくなり、逆方向耐圧が低下する。また、Ｎ型不純物の濃度が低いＮウェルを形成するために工程の追加が必要となる場合がある。従って、単にＮウェル３１６におけるＮ型不純物の濃度を低減することは種々の問題点を伴う場合がある。
【００１３】
本願発明者らは、上記の種々の問題点を回避しながらショットキーバリアダイオードの逆方向電流を低減するために鋭意検討を行った結果、下記の諸形態に想到した。
【００１４】
（第１の実施形態）
次に、第１の実施形態について説明する。第１の実施形態は、ショットキーバリアダイオードを備えた半導体装置に関する。図２は第１の実施形態に係る半導体装置の構成を示す図であり、図２（ａ）は平面図、図２（ｂ）は図２（ａ）中のＩ−Ｉ線に沿った断面図である。
【００１５】
第１の実施形態では、図２に示すように、Ｐ型のシリコン基板等の半導体基板４０１の表面に、Ｎウェル４１１、及び平面視でＮウェル４１１を取り囲むＮウェル４１６が形成されている。Ｎウェル４１１上に金属シリサイド膜４８３ａが形成され、Ｎウェル４１１と金属シリサイド膜４８３ａとがショットキー接合している。Ｎウェル４１６の表面にＮ型不純物層４７２が形成され、Ｎ型不純物層４７２上に金属シリサイド膜４８３ｃが形成されている。Ｎ型不純物層４７２におけるＮ型不純物の濃度はＮウェル４１６におけるそれよりも高く、Ｎ型不純物層４７２と金属シリサイド膜４８３ｃとがオーミック接合している。Ｎウェル４１１とＮウェル４１６との間に、金属シリサイド膜４８３ａ及びＮウェル４１１の金属シリサイド膜４８３ａにショットキー接合している部分を金属シリサイド膜４８３ｃ及びＮ型不純物層４７２から絶縁分離する絶縁膜４３２が形成されている。絶縁膜４３２はＮウェル４１１及びＮウェル４１６より浅く形成されている。
【００１６】
Ｎウェル４１１の絶縁膜４３２の底よりも深い部分（深部４１２）に、Ｎウェル４１１に含まれるＮ型不純物の濃度プロファイルのピークがあり、Ｎウェル４１１に含まれるＮ型不純物の濃度は、このピークよりも表面側では表面に近づくほど低くなっている。そして、深部４１２上の浅部４１３では、Ｎ型不純物の濃度が極めて低くなっており、例えば最も高い部分でも１．０×１０16ｃｍ-3未満である。一方、深部４１２におけるＮ型不純物の濃度の最大値は、例えば１．０×１０16ｃｍ-3超である。Ｎウェル４１６は、絶縁膜４３２の下方で深部４１２に接している。Ｎウェル４１６におけるＮ型不純物の濃度は浅部４１３におけるそれよりも高い。
【００１７】
このようにして、金属シリサイド膜４８３ａとＮウェル４１１の浅部４１３とのショットキー接合を含むショットキーバリアダイオードが構成されている。そして、浅部４１３におけるＮ型不純物の濃度が極めて低いため、逆方向電流を低減することができる。また、深部４１２におけるＮ型不純物の濃度が十分に高いため、浅部４１３におけるＮ型不純物の濃度が極めて低いものの、パンチスルーが生じにくく、パンチスルーによる逆方向耐圧の低下を抑制することができる。更に、Ｎウェル４１１に含まれるＮ型不純物の濃度プロファイルのピークが深部４１２にあるため、浅部４１３におけるＮ型不純物の濃度が極めて低く、かつ深部４１２におけるＮ型不純物の濃度が十分に高いという濃度プロファイルを容易に得ることができる。Ｎ型不純物の濃度が十分に高い深部４１２が絶縁膜４３２の下方でＮウェル４１６と接しているため、寄生抵抗が低く、良好な順方向特性を得ることができる。
【００１８】
次に、第１の実施形態に係る半導体装置の製造方法について説明する。図３Ａ乃至図３Ｂは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１９】
先ず、図３Ａ（ａ）に示すように、フォトリソグラフィ及びイオン注入により、半導体基板４０１の表面にＮウェル４１１を形成する。このとき、Ｎウェル４１１は、Ｎ型不純物の濃度プロファイルのピークが、後に形成する絶縁膜４３２の底より深く位置するように形成する。このときのＮウェル４１１のＮ型不純物の深さ方向の濃度プロファイルは、例えば図４（ａ）のようにする。比較のために、参考例のＮウェル３４３を形成する際のＮ型不純物の深さ方向の濃度プロファイルを図４（ｂ）に示す。図４中の破線は絶縁膜４３２の底の深さを示し、二点鎖線は後に形成する金属シリサイド膜４８３ａの底の深さを示す。図４に示すように、Ｎウェル４１１又は３４３の金属シリサイド膜４８３ａ又は３８３ａとの界面における濃度が、本実施形態では１．０×１０14ｃｍ-3程度と極めて低くなるのに対し、参考例では、１．０×１０16ｃｍ-3超と高くなる。この不純物濃度の大きな差が、逆方向電流の大きな差につながる。参考例において、Ｎウェル３４３の金属シリサイド膜３８３ａとの界面における濃度を１．０×１０14ｃｍ-3程度にすべく単純にドーズ量を下げたのでは、Ｎウェル３４３全体のＮ型不純物が不足してしまう。
【００２０】
次いで、図３Ａ（ｂ）に示すように、フォトリソグラフィ及びイオン注入により、半導体基板４０１の表面に平面視でＮウェル４１１を取り囲むＮウェル４１６を形成する。Ｎウェル４１６は、Ｎウェル４１１と重なるように形成してもよい。
【００２１】
その後、図３Ａ（ｃ）に示すように、Ｎウェル４１１とＮウェル４１６との境界に沿ってＮウェル４１１とＮウェル４１６より浅い溝を形成し、この溝内に絶縁膜４３２を形成する。Ｎウェル４１１は、絶縁膜４３２よりも深い深部４１２とその上の浅部４１３とに画定できる。
【００２２】
続いて、図３Ｂ（ｄ）に示すように、フォトリソグラフィ及びイオン注入により、Ｎウェル４１６の表面にＮ型不純物層４７２を形成する。Ｎ型不純物層４７２におけるＮ型不純物の濃度はＮウェル４１６におけるそれよりも高い。
【００２３】
次いで、図３Ｂ（ｅ）に示すように、Ｎウェル４１１上に金属シリサイド膜４８３ａを形成し、Ｎ型不純物層４７２上に金属シリサイド膜４８３ｃを形成する。Ｎウェル４１１と金属シリサイド膜４８３ａとがショットキー接合し、Ｎ型不純物層４７２と金属シリサイド膜４８３ｃとがオーミック接合する。
【００２４】
このようにして第１の実施形態に係る半導体装置を製造することができる。
【００２５】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ショットキーバリアダイオードを備えた半導体装置に関する。図５は第２の実施形態に係る半導体装置の構成を示す図であり、図５（ａ）は平面図、図５（ｂ）は図５（ａ）中のＩ−Ｉ線に沿った断面図である。
【００２６】
第２の実施形態では、図５に示すように、浅部４１３の表面にガードリングとして平面形状が環状のＰ型不純物層４１８が形成されている。他の構成は第１の実施形態と同様である。
【００２７】
このようにして、金属シリサイド膜４８３ａとＮウェル４１１の浅部４１３とのショットキー接合及びガードリングとしてのＰ型不純物層４１８を含むショットキーバリアダイオードが構成されている。第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、電界集中の緩和により、第１の実施形態と比較してより一層逆方向電流を低減することができる。Ｐ型不純物層４１８が形成され、浅部４１３におけるＮ型不純物の濃度が低いものの、パンチスルーによる逆方向耐圧の低下を抑制することができる。
【００２８】
図６（ａ）に、参考例及び第１の実施形態における電流−電圧特性を示し、図６（ｂ）に、第２の実施形態における電流−電圧特性を示す。図６（ａ）に示すように、ガードリングを含まない参考例及び第１の実施形態間では、第１の実施形態において逆方向電流が低く、図６（ｂ）に示すように、ガードリングを含む第２の実施形態では、逆方向電流がより低い。
【００２９】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、ＤＤＣトランジスタ、高電圧トランジスタ、低抵抗ダイオード（ＬＲＤ：low resistance diode）及びショットキーバリアダイオード（ＳＢＤ：Schottky barrier diode）を含む半導体装置に関する。図７は、第３の実施形態に係る半導体装置の構成を示す断面図である。ＤＤＣトランジスタは、不純物の統計的揺らぎによる閾値電圧のばらつきを抑制する効果が大きく、ロジック回路等に用いられる低電圧（例えば０．９Ｖ）動作の高速トランジスタ等に有用である。高電圧ＮＭＯＳトランジスタは、ＤＤＣトランジスタの駆動電圧よりも高電圧（例えば３．３Ｖ）が印加されるトランジスタであり、例えば３．３Ｖ Ｉ／Ｏに使用される。ＬＲＤは、例えばＰＮ接合ダイオードであり、例えばサージ保護のために含まれる。ＳＢＤは、例えばＤＤＣトランジスタのラッチアップの防止のために含まれる。
【００３０】
第３の実施形態に係る半導体装置では、図７に示すように、シリコン基板等の半導体基板１に、ＤＤＣ−ＮＭＯＳトランジスタ１１１ｎ及びＤＤＣ−ＰＭＯＳトランジスタ１１１ｐが形成された領域１０１、高電圧ＮＭＯＳトランジスタ１１２ｎ及び高電圧ＰＭＯＳトランジスタ１１２ｐが形成された領域１０２、ＬＲＤ１１３が形成された領域１０３、並びにＳＢＤ１１４が形成された領域１０４が設定されている。ＤＤＣ−ＮＭＯＳトランジスタ１１１ｎはＤＤＣテクノロジを採用したＮチャネル型ＭＯＳトランジスタである。ＤＤＣ−ＰＭＯＳトランジスタ１１１ｐはＤＤＣテクノロジを採用したＰチャネル型ＭＯＳトランジスタである。高電圧ＮＭＯＳトランジスタ１１２ｎはＤＤＣ−ＮＭＯＳトランジスタ１１１ｎより高い電圧で駆動されるＮチャネル型ＭＯＳトランジスタである。高電圧ＰＭＯＳトランジスタ１１２ｐはＤＤＣ−ＰＭＯＳトランジスタ１１１ｐより高い電圧で駆動されるＰチャネル型ＭＯＳトランジスタである。領域１０１には、ＤＤＣ−ＮＭＯＳトランジスタ１１１ｎが形成された領域１０１ｎ及びＤＤＣ−ＰＭＯＳトランジスタ１１１ｐが形成された領域１０１ｐが含まれる。領域１０２には、高電圧ＮＭＯＳトランジスタ１１２ｎが形成された領域１０２ｎ及び高電圧ＰＭＯＳトランジスタ１１２ｐが形成された領域１０２ｐが含まれる。図７（ａ）は領域１０１を示し、図７（ｂ）は領域１０２を示し、図７（ｃ）は領域１０３を示し、図７（ｄ）は領域１０４を示す。
【００３１】
領域１０１ｎでは、半導体基板１の表面にＰウェル１４が形成され、その下にＮウェル１１が形成されている。また、Ｐウェル１４を側方から取り囲むＮウェル１６も形成されている。Ｐウェル１４は、Ｎウェル１１及びＮウェル１６により下方及び側方から囲まれた二重ウェルとなっている。Ｐウェル１４上にチャネル不純物層（閾値電圧制御層）としてＰ型不純物層１５が形成され、Ｐ型不純物層１５上にノンドープのエピタキシャルシリコン層２１が形成され、エピタキシャルシリコン層２１上にゲート絶縁膜５２が形成され、ゲート絶縁膜５２上にゲート電極５４が形成されている。ゲート電極５４の側面上に側壁絶縁膜５６が形成されている。Ｐ型不純物層１５とゲート絶縁膜５２との間では、側壁絶縁膜５６の下方にエクステンション領域としてＮ型不純物層６３が形成されている。また、ゲート電極５４からみて側壁絶縁膜５６の外側では、Ｎ型不純物層６３及びＰ型不純物層１５と接するＮ型不純物層６５がＰ型不純物層１５より深く形成されている。ゲート電極５４上及びＮ型不純物層６５上に金属シリサイド膜８１が形成されている。このように、領域１０１ｎに、Ｎ型不純物層６５、Ｎ型不純物層６３、Ｐ型不純物層１５、エピタキシャルシリコン層２１、ゲート絶縁膜５２及びゲート電極５４等を備えたＤＤＣ−ＮＭＯＳトランジスタ１１１ｎが形成されている。ＤＤＣ−ＮＭＯＳトランジスタ１１１ｎに二重ウェル（Ｎウェル１１及びＮウェル１６）が含まれているため、後述のように、ＤＤＣ−ＮＭＯＳトランジスタ１１１ｎに電源電圧及び基準電圧とは異なる電圧のバックバイアスを印加することが可能である。
【００３２】
領域１０１ｐでは、半導体基板１の表面にＮウェル１６が形成されている。Ｎウェル１６上にチャネル不純物層（閾値電圧制御層）としてＮ型不純物層１７が形成され、Ｎ型不純物層１７上にノンドープのエピタキシャルシリコン層２１が形成され、エピタキシャルシリコン層２１上にゲート絶縁膜５２が形成され、ゲート絶縁膜５２上にゲート電極５４が形成されている。ゲート電極５４の側面上に側壁絶縁膜５６が形成されている。Ｎ型不純物層１７とゲート絶縁膜５２との間では、側壁絶縁膜５６の下方にエクステンション領域としてＰ型不純物層６４が形成されている。また、ゲート電極５４からみて側壁絶縁膜５６の外側では、Ｐ型不純物層６４及びＮ型不純物層１７と接するＰ型不純物層６７がＮ型不純物層１７より深く形成されている。ゲート電極５４上及びＰ型不純物層６７上に金属シリサイド膜８１が形成されている。このように、領域１０１ｐに、Ｐ型不純物層６７、Ｐ型不純物層６４、Ｎ型不純物層１７、エピタキシャルシリコン層２１、ゲート絶縁膜５２及びゲート電極５４等を備えたＤＤＣ−ＰＭＯＳトランジスタ１１１ｐが形成されている。
【００３３】
領域１０２ｎでは、半導体基板１の表面にＰウェル４１が形成されている。Ｐウェル４１上にＰ型不純物層４２が形成され、Ｐ型不純物層４２上にゲート絶縁膜５２より厚いゲート絶縁膜５３が形成され、ゲート絶縁膜５３上にゲート電極５５が形成されている。例えば、ゲート電極５５のゲート長はゲート電極５４のゲート長より大きい。ゲート電極５５の側面上に側壁絶縁膜５６が形成されている。Ｐ型不純物層４２の表面において、側壁絶縁膜５６の下方にＬＤＤ（lightly-doped drain）領域としてＮ型不純物層６１が形成されている。また、ゲート電極５５からみて側壁絶縁膜５６の外側では、Ｎ型不純物層６１及びＰ型不純物層４２と接するＮ型不純物層６６がＰ型不純物層４２より深く形成されている。ゲート電極５５上及びＮ型不純物層６６上に金属シリサイド膜８１が形成されている。このように、領域１０２ｎに、Ｎ型不純物層６６、Ｎ型不純物層６１、Ｐ型不純物層４２、ゲート絶縁膜５３及びゲート電極５５等を備えた高電圧ＮＭＯＳトランジスタ１１２ｎが形成されている。
【００３４】
領域１０２ｐでは、半導体基板１の表面にＮウェル４３が形成されている。Ｎウェル４３上にＮ型不純物層４４が形成され、Ｎ型不純物層４４上にゲート絶縁膜５２より厚いゲート絶縁膜５３が形成され、ゲート絶縁膜５３上にゲート電極５５が形成されている。ゲート電極５５の側面上に側壁絶縁膜５６が形成されている。Ｎ型不純物層４４の表面において、側壁絶縁膜５６の下方にＬＤＤ領域としてＰ型不純物層６２が形成されている。また、ゲート電極５５からみて側壁絶縁膜５６の外側では、Ｐ型不純物層６２及びＮ型不純物層４４と接するＰ型不純物層６８がＮ型不純物層４４より深く形成されている。ゲート電極５５上及びＰ型不純物層６８上に金属シリサイド膜８１が形成されている。このように、領域１０２ｐに、Ｐ型不純物層６８、Ｐ型不純物層６２、Ｎ型不純物層４４、ゲート絶縁膜５３及びゲート電極５５等を備えた高電圧ＰＭＯＳトランジスタ１１２ｐが形成されている。
【００３５】
領域１０３では、半導体基板１の表面にＰウェル１４が形成され、その下にＮウェル１１が形成されている。また、Ｐウェル１４を側方から取り囲むＮウェル１６も形成されている。Ｐウェル１４は、Ｎウェル１１及びＮウェル１６により下方及び側方から囲まれた二重ウェルとなっている。Ｐウェル１４内に素子分離絶縁膜３２がＰウェル１４より浅く形成されており、Ｐウェル１４の表層は互いに絶縁された２つの領域に画定されている。一方の領域では、Ｐウェル１４の表面にＮ型不純物層７１が形成され、他方の領域では、Ｐウェル１４の表面にコンタクト層としてＰ型不純物層７３が形成されている。Ｎ型不純物層７１上にカソード電極として金属シリサイド膜８２ｃが形成され、Ｐ型不純物層７３上にアノード電極として金属シリサイド膜８２ａが形成されている。このように、領域１０３に、Ｐウェル１４及びＮ型不純物層７１等を含むＰＮ接合ダイオードがＬＲＤ１１３として形成されている。
【００３６】
領域１０４では、半導体基板１の表面に、Ｎウェル１１、及び平面視でＮウェル１１を取り囲むＮウェル１６が形成されている。Ｎウェル１１上にアノード電極として金属シリサイド膜８３ａが形成され、Ｎウェル１１と金属シリサイド膜８３ａとがショットキー接合している。Ｎウェル１６の表面にコンタクト層としてＮ型不純物層７２が形成され、Ｎ型不純物層７２上にカソード電極として金属シリサイド膜８３ｃが形成されている。Ｎ型不純物層７２におけるＮ型不純物の濃度はＮウェル１６におけるそれよりも高く、Ｎ型不純物層７２と金属シリサイド膜８３ｃとがオーミック接合している。Ｎウェル１１とＮウェル１６との間に、金属シリサイド膜８３ａ及びＮウェル１１の金属シリサイド膜８３ａにショットキー接合している部分を金属シリサイド膜８３ｃ及びＮ型不純物層７２から絶縁分離する素子分離絶縁膜３２が形成されている。素子分離絶縁膜３２はＮウェル１１及びＮウェル１６より浅く形成されている。
【００３７】
Ｎウェル１１の素子分離絶縁膜３２よりも深い部分（深部１２）に、Ｎウェル１１に含まれるＮ型不純物の濃度プロファイルのピークがあり、Ｎウェル１１に含まれるＮ型不純物の濃度は、このピークよりも表面側では表面に近づくほど低くなっている。そして、深部１２上の浅部１３では、Ｎ型不純物の濃度が極めて低くなっており、例えば最も高い部分でも１．０×１０16ｃｍ-3未満である。一方、深部１２におけるＮ型不純物の濃度の最大値は、例えば１．０×１０16ｃｍ-3超である。Ｎウェル１６は、素子分離絶縁膜３２の下方で深部１２に接している。Ｎウェル１６におけるＮ型不純物の濃度は浅部１３におけるそれよりも高く、深部１２におけるＮ型不純物の濃度はＮウェル１６におけるそれよりも高い。このように、領域１０４に、Ｎウェル１１、金属シリサイド膜８３ａ及びＮウェル１６等を含むＳＢＤ１１４が形成されている。
【００３８】
半導体基板１上に層間絶縁膜８４が形成され、層間絶縁膜８４内に導電プラグ８５、導電プラグ８６ａ、導電プラグ８６ｃ、導電プラグ８７ａ、導電プラグ８７ｃ、配線８８、配線８９ａ、配線８９ｃ、配線９０ａ及び配線９０ｃが形成されている。導電プラグ８５は金属シリサイド膜８１に接し、配線８８は導電プラグ８５に接する。導電プラグ８６ａは金属シリサイド膜８２ａに接し、配線８９ａは導電プラグ８６ａに接する。導電プラグ８６ｃは金属シリサイド膜８２ｃに接し、配線８９ｃは導電プラグ８６ｃに接する。導電プラグ８７ａは金属シリサイド膜８３ａに接し、配線９０ａは導電プラグ８７ａに接する。導電プラグ８７ｃは金属シリサイド膜８３ｃに接し、配線９０ｃは導電プラグ８７ｃに接する。
【００３９】
本実施形態では、浅部１３におけるＮ型不純物の濃度が極めて低いため、逆方向電流を低減することができる。また、深部１２におけるＮ型不純物の濃度が十分に高いため、浅部１３におけるＮ型不純物の濃度が極めて低いものの、パンチスルーが生じにくく、パンチスルーによる逆方向耐圧の低下を抑制することができる。更に、Ｎウェル１１に含まれるＮ型不純物の濃度プロファイルのピークが深部１２にあるため、浅部１３におけるＮ型不純物の濃度が極めて低く、かつ深部１２におけるＮ型不純物の濃度が十分に高いという濃度プロファイルを容易に得ることができる。Ｎ型不純物の濃度が十分に高い深部１２が素子分離絶縁膜３２の下方でＮウェル１６と接しているため、寄生抵抗が低く、良好な順方向特性を得ることができる。
【００４０】
ＬＲＤ１１３及びＳＢＤ１１４は、半導体装置の保護回路を形成する回路要素であり、例えば図８に示すように、ＶＤＤ線とＶＮＷ線との間及びＶＳＳ線とＶＰＷ線との間に逆向きに並列に接続（逆並列接続）される。ここで、ＶＤＤ線は、電源電圧線である。ＶＳＳ線は、基準電圧線である。ＶＮＷ線は領域１０１ｐ内のＮウェル１６に接続された電圧線であり、ＶＮＷ線を通じてＤＤＣ−ＰＭＯＳトランジスタ１１１ｐに電源電圧及び基準電圧とは異なる電圧のバックバイアスが印加される。ＶＰＷ線は領域１０１ｎ内のＰウェル１４に接続された電圧線であり、ＶＰＷ線を通じてＤＤＣ−ＮＭＯＳトランジスタ１１１ｎに電源電圧及び基準電圧とは異なる電圧のバックバイアスが印加される。
【００４１】
ＬＲＤ１１３は、サージ保護用のダイオードであり、この例では、逆向きに並列に接続された２つのＬＲＤ１１３が双方向ダイオードを構成している。
【００４２】
ＳＢＤ１１４は、ラッチアップ防止用のダイオードである。一般にＤＤＣトランジスタは、不純物の統計的揺らぎによる閾値電圧のばらつきを抑制する効果が大きいが、チップ間の閾値電圧のばらつきを抑制することはできない。ＤＤＣトランジスタにバックバイアスを印加することにより、チップ間の閾値電圧のばらつきを抑制することができるが、ウェルに電源電圧及び基準電圧とは異なる電圧が印加されるため、電圧逆転等のノイズに起因するラッチアップ耐性が低下する。本実施形態では、ＶＤＤ線とＶＮＷ線との間及びＶＳＳ線とＶＰＷ線との間にＳＢＤ１１４が接続されているため、ラッチアップ耐性を向上することができ、ＤＤＣ−ＮＭＯＳトランジスタ１１１ｎ及びＤＤＣ−ＰＭＯＳトランジスタ１１１ｐの消費電力を低減することができる。
【００４３】
図９、図１０及び図１１は、ＬＲＤ１１３及びＳＢＤ１１４を含む保護回路の他の例を示す図である。
【００４４】
図９に示す例では、図８に示す例においてＳＢＤ１１４と同方向に接続されているＬＲＤ１１３がＳＢＤ１１４により兼用されている。ＳＢＤ１１４がラッチアップ防止用のダイオードとして機能し、ＬＲＤ１１３及びＳＢＤ１１４の並列接続体がサージ保護用の双方向ダイオードとして機能する。
【００４５】
図１０に示す例では、図８に示す例においてＳＢＤ１１４と逆向きに接続されているＬＲＤ１１３が２段構成とされている。図１１に示す例では、図９に示す例においてＳＢＤ１１４と逆向きに接続されたＬＲＤ１１３が２段構成とされている。図８又は図９に示す例では、ＶＮＷ線に印加される電圧によっては、ＶＮＷ線からＶＤＤ線に定常電流が流れることがあり、ＶＰＷ線に印加される電圧によっては、ＶＳＳ線からＶＰＷ線に定常電流が流れることがある。例えば、ＶＰＷ線にＬＲＤ１１３の閾値電圧を超える電圧（例えば−０．６Ｖ）が印加されると、ＶＳＳ線からＶＰＷ線へと定常電流が流れる。一方、図１０又は図１１に示す例では、ＶＰＷ線にＬＲＤ１１３の閾値電圧を超える電圧が印加されても、それがＬＲＤ１１３の閾値電圧の２倍を超えていなければ定常電流は流れない。
【００４６】
なお、ＳＢＤ１１４は、必ずしもＶＤＤ線とＶＮＷ線との間及びＶＳＳ線とＶＰＷ線との間の双方に設けられている必要はなく、いずれか一方、例えば、ＶＳＳ線とＶＰＷ線との間の保護回路にのみＳＢＤ１１４が設けられてもよい。
【００４７】
また、図１１に示す例のうちＶＳＳ線及びＶＰＷ線の回路構成は、２個のＬＲＤ１１３及びＳＢＤ１１４を、例えば図１２に示すように結線することにより実現できる。
【００４８】
なお、ラッチアップ防止用のＳＢＤは、ディスクリート品として製造し、半導体チップが実装される回路基板上に別途実装することがある。しかしながら、この場合、部品点数が増加することとなりコストアップに繋がる。また、回路基板上にショットキーバリアダイオードを実装しているにもかかわらず、ラッチアップが生じることがある。これについて本願発明者らが鋭意検討を行ったところ、半導体チップの接触不良が原因であることが明らかとなった。半導体チップの動作テストは、回路基板上に形成されたソケットに半導体チップを差し込んだ状態で行われるが、ソケットと半導体チップとの間に接触不良があると、たとえショットキーバリアダイオードが実装されていても、ラッチアップが生じることがある。
【００４９】
一方、本実施形態では、ＳＢＤ１１４がＤＤＣ−ＮＭＯＳトランジスタ１１１ｎ、ＤＤＣ−ＰＭＯＳトランジスタ１１１ｐ、高電圧ＮＭＯＳトランジスタ１１２ｎ及び高電圧ＰＭＯＳトランジスタ１１２ｐと共通の半導体基板１上に形成されているため、ＳＢＤを外付け部品として用意した場合の上記デメリットは生じない。
【００５０】
次に、第３の実施形態に係る半導体装置の製造方法について説明する。図１３乃至図３２は、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１４乃至図３２において、（ａ）は領域１０１を示し、（ｂ）は領域１０２を示し、（ｃ）は領域１０３を示し、（ｄ）は領域１０４を示す。
【００５１】
先ず、図１３に示すように、シリコン基板等の半導体基板１に、ＤＤＣトランジスタを形成する予定の領域１０１、高電圧トランジスタを形成する予定の領域１０２、ＰＮ接合ダイオードを形成する予定の領域１０３及びショットキーバリアダイオードを形成する予定の領域１０４を設定する。更に、領域１０１には、ＤＤＣ−ＮＭＯＳトランジスタを形成する予定の領域１０１ｎ及びＤＤＣ−ＰＭＯＳトランジスタを形成する予定の領域１０１ｐを設定し、領域１０２には、高電圧ＮＭＯＳトランジスタを形成する予定の領域１０２ｎ及び高電圧ＰＭＯＳトランジスタを形成する予定の領域１０２ｐを設定する。そして、半導体基板１の表面にアライメントマーク２を形成成する。アライメントマーク２の形成では、例えば、フォトリソグラフィにより、アライメントマーク２を形成する予定の領域を露出し、他の領域を覆うフォトレジスト膜を半導体基板１上に形成し、このフォトレジスト膜をマスクとして半導体基板１をエッチングする。次いで、例えばアッシングにより、フォトレジスト膜を除去する。その後、半導体基板１の表面に保護膜３を形成する。保護膜３としては、例えば熱酸化法によりシリコン酸化膜を形成する。アライメントマーク２は、例えばスクライブ領域等の、半導体基板１の最終製品に含まれない領域に形成する。
【００５２】
次いで、図１４に示すように、フォトリソグラフィにより、領域１０１ｎ、領域１０３のうちでＰＮ接合を形成する領域及び領域１０４のうちでショットキー接合を形成する領域を露出し、領域１０１ｐ、領域１０２その他の領域を覆うフォトレジスト膜２０１を半導体基板１上に形成する。フォトリソグラフィの位置合わせには、アライメントマーク２を用いる。その後、フォトレジスト膜２０１をマスクとした不純物の導入により、領域１０１ｎ、領域１０３及び領域１０４において、半導体基板１の表面にＮウェル１１を形成する。Ｎウェル１１は、Ｎ型不純物の濃度プロファイルのピークが、後に形成する素子分離絶縁膜３２の底より深く位置するように形成する。Ｎウェル１１の形成では、例えば、加速エネルギを７００ｋｅＶ、ドーズ量を１．５×１０13ｃｍ-2として燐イオン（Ｐ+）のイオン注入を行う。そして、例えばアッシングにより、フォトレジスト膜２０１を除去する。
【００５３】
次いで、図１５に示すように、フォトリソグラフィにより、領域１０１ｎ及び領域１０３のうちでＰＮ接合を形成する領域を露出し、領域１０１ｐ、領域１０２、領域１０４その他の領域を覆うフォトレジスト膜２０２を半導体基板１上に形成する。フォトリソグラフィの位置合わせには、アライメントマーク２を用いる。その後、フォトレジスト膜２０２をマスクとした不純物の導入により、領域１０１ｎ及び領域１０３において、Ｎウェル１１の一部にＰウェル１４及びＰ型不純物層１５を形成する。Ｐウェル１４の形成では、例えば、加速エネルギを１３５ｋｅＶ、ドーズ量を１．０×１０13ｃｍ-2として硼素イオン（Ｂ+）のイオン注入を基板法線方向に対して傾斜した４方向から行う。Ｐ型不純物層１５の形成では、例えば、加速エネルギを３０ｋｅＶ、ドーズ量を５×１０14ｃｍ-2としてゲルマニウムイオン（Ｇｅ+）をイオン注入し、加速エネルギを５ｋｅＶ、ドーズ量を５×１０14ｃｍ-2として炭素イオン（Ｃ+）をイオン注入し、加速エネルギを１０ｋｅＶ、ドーズ量を１．８×１０13ｃｍ-2として硼素イオンをイオン注入し、加速エネルギを２５ｋｅＶ、ドーズ量を６×１０12ｃｍ-2として弗化硼素イオン（ＢＦ2+）をイオン注入し、加速エネルギを１０ｋｅＶ、ドーズ量を２．３×１０12ｃｍ-2として弗化硼素イオン（ＢＦ2+）をイオン注入する。そして、例えばアッシングにより、フォトレジスト膜２０２を除去する。ゲルマニウムは、半導体基板１を非晶質化して硼素イオンのチャネリングを防止するとともに、半導体基板１を非晶質化して炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、硼素の拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、炭素及び硼素よりも先にイオン注入する。Ｐウェル１４は、Ｐ型不純物層１５よりも先に形成することが望ましい。
【００５４】
次いで、図１６に示すように、フォトリソグラフィにより、Ｐウェル１４の周囲の領域、Ｎウェル１１の周囲の領域、及び領域１０１ｐを露出し、領域１０２、Ｐウェル１４が存在する領域、Ｎウェル１１が存在する領域その他の領域を覆うフォトレジスト膜２０３を半導体基板１上に形成する。フォトリソグラフィの位置合わせには、アライメントマーク２を用いる。その後、フォトレジスト膜２０３をマスクとした不純物の導入により、領域１０１ｎ、領域１０１ｐ、領域１０３及び領域１０４において、半導体基板１の表面にＮウェル１６及びＮ型不純物層１７を形成する。Ｎウェル１６の形成では、例えば、加速エネルギを３３０ｋｅＶ、ドーズ量を７．５×１０12ｃｍ-2として燐イオンのイオン注入を基板法線方向に対して傾斜した４方向から行い、加速エネルギを８０ｋｅＶ、ドーズ量を１．２×１０13ｃｍ-2としてアンチモンイオン（Ｓｂ+）のイオン注入を行い、加速エネルギを１３０ｋｅＶ、ドーズ量を６×１０12ｃｍ-2としてアンチモンイオンのイオン注入を行う。Ｎ型不純物層１７の形成では、例えば、加速エネルギを２０ｋｅＶ、ドーズ量６×１０12ｃｍ-2としてアンチモンイオンのイオン注入を行う。そして、例えばアッシングにより、フォトレジスト膜２０３を除去する。
【００５５】
次いで、不活性雰囲気中で熱処理を行うことにより、イオン注入で半導体基板１に生じたダメージを回復するとともに、注入したイオンを活性化させる。このとき、例えば、雰囲気は窒素雰囲気、基板温度は６００℃、時間は１５０秒間とする。その後、図１７に示すように、保護膜３を除去する。保護膜３は、例えば弗酸水溶液を用いたウェットエッチングにより除去することができる。続いて、半導体基板１上にノンドープのエピタキシャルシリコン層２１を形成する。例えば、エピタキシャルシリコン層２１は化学気相成長（ＣＶＤ：chemical vapor deposition）法により形成することができ、その厚さは２５ｎｍとする。
【００５６】
次いで、図１８に示すように、エピタキシャルシリコン層２１の表面にシリコン酸化膜２２を形成し、シリコン酸化膜２２上にシリコン窒化膜２３を形成する。シリコン酸化膜２２は、例えばＩＳＳＧ（in-situ steam generation）酸化法により減圧下でエピタキシャルシリコン層２１の表面をウェット酸化することで形成することができ、その厚さは例えば３ｎｍとする。このとき、例えば、基板温度は８１０℃、時間は２０秒間とする。シリコン窒化膜２３は、例えば減圧ＣＶＤ法により形成することができ、その厚さは例えば８０ｎｍとする。このとき、例えば、基板温度は７００℃、時間は１５０分間とする。その後、フォトリソグラフィにより、素子分離領域を露出するフォトレジスト膜２０４をシリコン窒化膜２３上に形成する。フォトリソグラフィの位置合わせには、アライメントマーク２を用いる。続いて、素子分離領域に素子分離溝３１を形成する。素子分離溝３１の形成では、フォトレジスト膜２０４をマスクとしたシリコン窒化膜２３、シリコン酸化膜２２、エピタキシャルシリコン層２１及び半導体基板１の異方性エッチングを行う。この異方性エッチングでは、例えばドライエッチングを行う。そして、例えばアッシングにより、フォトレジスト膜２０４を除去する。
【００５７】
次いで、図１９に示すように、素子分離溝３１内に素子分離絶縁膜３２を形成する。素子分離絶縁膜３２の形成では、先ず、エピタキシャルシリコン層２１及び半導体基板１の表面を熱酸化することにより、素子分離溝３１の内面に、例えば厚さが１０ｎｍのシリコン酸化膜をライナー膜として形成する。このときの温度は、例えば６５０℃とする。その後、例えば高密度プラズマＣＶＤ法により、例えば厚さが４７５ｎｍのシリコン酸化膜を堆積することにより、素子分離溝３１をシリコン酸化膜で埋める。続いて、例えば化学機械的研磨（ＣＭＰ：chemical mechanical polishing）法により、シリコン窒化膜２３上のシリコン酸化膜を除去する。このようにして、いわゆるＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜３２が形成される。
【００５８】
次いで、図２０に示すように、シリコン窒化膜２３をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜３２を、例えば５０ｎｍ程度エッチングする。このエッチングにより、半導体装置が完成した状態において、エピタキシャルシリコン層２１の表面の高さと素子分離絶縁膜３２の表面の高さとが同程度になる。その後、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜２３を除去する。
【００５９】
次いで、図２１に示すように、フォトリソグラフィにより、領域１０２ｎを露出し、領域１０１、領域１０２ｐ、領域１０３、領域１０４その他の領域を覆うフォトレジスト膜２０５をシリコン酸化膜２２及び素子分離絶縁膜３２上に形成する。フォトリソグラフィの位置合わせには、アライメントマーク２を用いる。その後、フォトレジスト膜２０５をマスクとした不純物の導入により、領域１０２ｎにおいて、半導体基板１にＰウェル４１を形成し、半導体基板１及びエピタキシャルシリコン層２１にＰ型不純物層４２を形成する。Ｐウェル４１の形成では、例えば、加速エネルギを１５０ｋｅＶ、ドーズ量を７．５×１０12ｃｍ-2として硼素イオンのイオン注入を基板法線方向に対して傾斜した４方向から行う。Ｐ型不純物層４２の形成では、例えば、加速エネルギを５ｋｅＶ、ドーズ量を３．２×１０12ｃｍ-2として弗化硼素イオンのイオン注入を行う。そして、例えばアッシングにより、フォトレジスト膜２０５を除去する。
【００６０】
次いで、図２２に示すように、フォトリソグラフィにより、領域１０２ｐを露出し、領域１０１、領域１０２ｎ、領域１０３、領域１０４その他の領域を覆うフォトレジスト膜２０６をシリコン酸化膜２２及び素子分離絶縁膜３２上に形成する。フォトリソグラフィの位置合わせには、アライメントマーク２を用いる。その後、フォトレジスト膜２０６をマスクとした不純物の導入により、領域１０２ｐにおいて、半導体基板１にＮウェル４３を形成し、半導体基板１及びエピタキシャルシリコン層２１にＮウェル４３及びＮ型不純物層４４を形成する。Ｎウェル４３の形成では、例えば、加速エネルギを３６０ｋｅＶ、ドーズ量を７．５×１０12ｃｍ-2として燐イオンのイオン注入を基板法線方向に対して傾斜した４方向から行う。Ｎ型不純物層４４の形成では、例えば、加速エネルギを１００ｋｅＶ、ドーズ量を１．２×１０12ｃｍ-2として砒素イオン（Ａｓ+）のイオン注入を行う。そして、例えばアッシングにより、フォトレジスト膜２０６を除去する。Ｎウェル１６のＰウェル１４を取り囲んで二重ウェルを構成する部分に代えて、Ｎウェル４３を形成してもよい。
【００６１】
次いで、図２３に示すように、シリコン酸化膜２２を除去する。シリコン酸化膜２２は、例えば弗酸水溶液を用いたウェットエッチングにより除去することができる。その後、エピタキシャルシリコン層２１の表面にシリコン酸化膜５１を形成する。シリコン酸化膜５１は、例えばエピタキシャルシリコン層２１の表面をウェット雰囲気中で熱酸化することで形成することができ、その厚さは例えば７ｎｍとする。このとき、基板温度は７５０℃、時間は５２分間とする。
【００６２】
次いで、図２４に示すように、領域１０２を覆い、領域１０１、領域１０３、領域１０４その他の領域を露出するフォトレジスト膜２０７をシリコン酸化膜５１上に形成する。その後、フォトレジスト膜２０７をマスクとしたエッチングにより、領域１０１、領域１０３及び領域１０４において、シリコン酸化膜５１を除去する。シリコン酸化膜５１は、例えば弗酸水溶液を用いたウェットエッチングにより除去することができる。そして、例えばアッシングにより、フォトレジスト膜２０７を除去する。
【００６３】
次いで、図２５に示すように、領域１０１、領域１０３及び領域１０４において、エピタキシャルシリコン層２１の表面にゲート絶縁膜５２を形成し、領域１０２において、シリコン酸化膜５１の追加酸化によりゲート絶縁膜５３を形成する。ゲート絶縁膜５２及びゲート絶縁膜５３の形成では、例えば、ＩＳＳＧ酸化法による減圧下でのウェット酸化を行い、一酸化窒素（ＮＯ）雰囲気中で温度が８７０℃、時間が１３秒間の熱処理を行う。例えば、ゲート絶縁膜５２の厚さは２ｎｍとする。
【００６４】
次いで、図２６に示すように、領域１０１ｎ及び領域１０１ｐにおいて、ゲート絶縁膜５２上にゲート電極５４を形成し、領域１０２ｎ及び領域１０２ｐにおいて、ゲート絶縁膜５３上にゲート電極５５を形成する。ゲート電極５４及びゲート電極５５の形成では、例えば、減圧ＣＶＤ法によりゲート絶縁膜５２又はゲート絶縁膜５３上に厚さが１００ｎｍのノンドープの多結晶シリコン膜を堆積し、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングする。多結晶シリコン膜の堆積の際には、例えば、基板温度を６０５℃とする。
【００６５】
次いで、図２７に示すように、領域１０２ｎにおいてＰ型不純物層４２にＮ型不純物層６１を形成し、領域１０２ｐにおいてＮ型不純物層４４にＰ型不純物層６２を形成し、領域１０１ｎにおいてエピタキシャルシリコン層２１にＮ型不純物層６３を形成し、領域１０１ｐにおいてエピタキシャルシリコン層２１にＰ型不純物層６４を形成する。Ｎ型不純物層６１は、例えばフォトリソグラフィ及び燐イオンのイオン注入により形成することができ、このイオン注入では、例えば、加速エネルギを３５ｋｅＶ、ドーズ量を１．０×１０3ｃｍ-2とする。Ｐ型不純物層６２は、例えばフォトリソグラフィ及び硼素イオンのイオン注入により形成することができ、このイオン注入では、例えば、加速エネルギを０．５ｋｅＶ、ドーズ量を１．８×１０14ｃｍ-2とする。Ｎ型不純物層６３は、例えばフォトリソグラフィ及び砒素イオンのイオン注入により形成することができ、このイオン注入では、例えば、加速エネルギを１．５ｋｅＶ、ドーズ量を９．０×１０14ｃｍ-2とする。Ｐ型不純物層６４は、例えばフォトリソグラフィ及び砒素イオンのイオン注入により形成することができ、このイオン注入では、例えば、加速エネルギを０．５ｋｅＶ、ドーズ量を３．２×１０14ｃｍ-2とする。
【００６６】
次いで、図２８に示すように、ゲート電極５４の側面上及びゲート電極５５の側面上に側壁絶縁膜５６を形成する。側壁絶縁膜５６の形成では、例えば、減圧ＣＶＤ法により厚さが７４ｎｍのシリコン酸化膜を５２０℃の基板温度で堆積し、このシリコン酸化膜を異方性エッチングする。この異方性エッチングでは、例えば反応性イオンエッチング（ＲＩＥ：reactive ion etching）を行う。
【００６７】
次いで、図２９に示すように、フォトリソグラフィにより、領域１０１ｎ、領域１０２ｎ、領域１０３のうちでＰＮ接合を形成する領域、及び領域１０４のうちでコンタクト層を形成する領域を露出し、領域１０１ｐ、領域１０２ｐその他の領域を覆うフォトレジスト膜２０８を形成する。フォトリソグラフィの位置合わせには、アライメントマーク２を用いる。その後、フォトレジスト膜２０８をマスクとした不純物の導入により、領域１０１ｎにおいてＮ型不純物層６３、Ｐ型不純物層１５及びＰウェル１４にＮ型不純物層６５を形成し、領域１０２ｎにおいてＮ型不純物層６１、Ｐ型不純物層４２及びＰウェル４１にＮ型不純物層６６を形成し、領域１０３においてエピタキシャルシリコン層２１、Ｐ型不純物層１５及びＰウェル１４にＮ型不純物層７１を形成し、領域１０４においてエピタキシャルシリコン層２１、Ｎ型不純物層１７及びＮウェル１６にＮ型不純物層７２を形成する。Ｎ型不純物層６５、Ｎ型不純物層６６、Ｎ型不純物層７１及びＮ型不純物層７２の形成では、例えば、加速エネルギを８ｋｅＶ、ドーズ量を１．２×１０16ｃｍ-2として燐イオンのイオン注入を行う。そして、例えばアッシングにより、フォトレジスト膜２０８を除去する。
【００６８】
次いで、図３０に示すように、フォトリソグラフィにより、領域１０１ｐ、領域１０２ｐ、及び領域１０３のうちでコンタクト層を形成する領域を露出し、領域１０１ｎ、領域１０２ｎ、領域１０４その他の領域を覆うフォトレジスト膜２０９を形成する。フォトリソグラフィの位置合わせには、アライメントマーク２を用いる。その後、フォトレジスト膜２０９をマスクとした不純物の導入により、領域１０１ｐにおいてＰ型不純物層６４、Ｎ型不純物層１７及びＮウェル１６にＰ型不純物層６７を形成し、領域１０２ｐにおいてＰ型不純物層６２、Ｎ型不純物層４４及びＮウェル４３にＰ型不純物層６８を形成し、領域１０３においてエピタキシャルシリコン層２１、Ｎ型不純物層１７及びＮウェル１６にＰ型不純物層７３を形成する。Ｐ型不純物層６７、Ｐ型不純物層６８及びＰ型不純物層７３の形成では、例えば、加速エネルギを４ｋｅＶ、ドーズ量を６．０×１０15ｃｍ-2として硼素イオンのイオン注入を行う。そして、例えばアッシングにより、フォトレジスト膜２０９を除去する。
【００６９】
次いで、不活性ガス雰囲気中で、例えば１０２５℃で急速熱処理（ＲＴＡ：rapid thermal annealing）を行うことにより、注入した不純物の活性化並びにゲート電極５４又はゲート電極５５中の拡散を行う。その後、図３１に示すように、ゲート電極５４上、ゲート電極５５上、Ｎ型不純物層６５上、Ｎ型不純物層６６上、Ｐ型不純物層６７上及びＰ型不純物層６８上に金属シリサイド膜８１を形成し、Ｎ型不純物層７１上に金属シリサイド膜８２ｃを形成し、Ｐ型不純物層７３上に金属シリサイド膜８２ａを形成し、Ｎ型不純物層７２上に金属シリサイド膜８３ｃを形成し、浅部１３上に金属シリサイド膜８３ａを形成する。金属シリサイド膜８１、金属シリサイド膜８２ｃ、金属シリサイド膜８２ａ、金属シリサイド膜８３ｃ又は金属シリサイド膜８３ａとしては、例えば厚さが１５．５ｎｍのコバルトシリサイド膜を形成する。このコバルトシリサイド膜の形成では、例えば、ゲート絶縁膜５２又はゲート絶縁膜５３の露出している部分を除去し、厚さが３．８ｎｍのコバルト（Ｃｏ）膜及び厚さが３ｎｍの窒化チタン（ＴｉＮ）膜を堆積する。そして、窒素雰囲気中で５２０℃、３０分間の熱処理を行い、窒化チタン膜及び未反応のコバルト膜を除去し、窒素雰囲気中で７００℃、３０分の熱処理を行う。浅部１３上のエピタキシャルシリコン層２１は金属シリサイド膜８３ａに取り込まれる。
【００７０】
次いで、図３２に示すように、半導体基板１上に層間絶縁膜８４を形成し、例えばＣＭＰ法により、層間絶縁膜８４の表面を研磨して平坦化する。その後、導電プラグ８５、導電プラグ８６ａ、導電プラグ８６ｃ、導電プラグ８７ａ、導電プラグ８７ｃ、配線８８、配線８９ａ、配線８９ｃ、配線９０ａ及び配線９０ｃを層間絶縁膜８４内に形成する。導電プラグ８５、導電プラグ８６ａ、導電プラグ８６ｃ、導電プラグ８７ａ、導電プラグ８７ｃ、配線８８、配線８９ａ、配線８９ｃ、配線９０ａ及び配線９０ｃは、例えばデュアルダマシン法により形成することができる。
【００７１】
このようにして第３の実施形態に係る半導体装置を製造することができる。
【００７２】
ここで、本実施形態の特性及び領域１０３にＰウェル１４及びＰ型不純物層１５に代えてＰウェル４１及びＰ型不純物層４２を形成した場合の特性について説明する。一般に、サージ保護素子として用いられるＬＲＤでは、順方向電流の立ち上がり電圧が低いことが望ましく、この観点からＰＮ接合を構成する半導体層中の不純物の濃度は高ければ高いほど望ましい。
【００７３】
ＤＤＣ−ＮＭＯＳトランジスタ１１１ｎ及び高電圧ＮＭＯＳトランジスタ１１２ｎを含む半導体装置を製造する場合、これらトランジスタのいずれかにおけるソース／ドレイン用の高濃度の不純物層及びこれに接する逆導電型の不純物層及びウェルの形成と並行してＬＲＤのＰＮ接合を形成することが考えられる。
【００７４】
本実施形態とは異なり、領域１０２ｎに含まれるＰウェル４１及びＰ型不純物層４２と並行して、領域１０３にＰウェル４１及びＰ型不純物層４２を形成すると、図３３に示す不純物の分布が得られる。図３３の横軸は領域１０３における表面からの深さを示し、縦軸は二次イオン質量分析法（ＳＩＭＳ：secondary ion mass spectrometry）による不純物濃度の測定結果を示す。
【００７５】
一方、本実施形態のように、領域１０１ｎに含まれるＰウェル１４及びＰ型不純物層１５と並行して、領域１０３にＰウェル１４及びＰ型不純物層１５を形成すると、図３４に示す不純物の分布が得られる。図３４の横軸は領域１０３における表面からの深さを示し、縦軸はＳＩＭＳによる不純物濃度の測定結果を示す。
【００７６】
図３３に示すように、領域１０３にＰウェル４１及びＰ型不純物層４２を形成した場合、ＰＮ接合は不純物濃度が１×１０17ｃｍ-2程度の領域に形成される。これに対し、本実施形態のように、Ｐウェル１４及びＰ型不純物層１５を形成した場合には、図３４に示すように、ＰＮ接合は不純物濃度が１×１０18ｃｍ-2超の領域に形成される。従って、本実施形態によれば、領域１０３にＰウェル４１及びＰ型不純物層４２を形成する場合と比較して、順方向電流の立ち上がり電圧が低く抑えることができ、高いサージ保護性能を得ることができる。
【００７７】
図３５は、ＬＲＤの逆方向特性を示す図であり、図３５中の実線は第３の実施形態における逆方向特性を示し、点線は領域１０３にＰウェル１４及びＰ型不純物層１５に代えてＰウェル４１及びＰ型不純物層４２を形成した場合の逆方向特性を示す。
【００７８】
図３５に示すように、Ｐウェル４１及びＰ型不純物層４２を形成した場合、逆方向電流の電圧依存性が非常に小さく、非常に高い電圧が印加されても電流が流れにくい。このことは、高いサージ電圧が印加されても、これを放電しにくいことを示す。一方、本実施形態のようにＰウェル１４及びＰ型不純物層１５を形成した場合、逆方向電流が電圧に大きく依存し、また、ブレークダウン電圧が低くなっている。このことは、高いサージ電圧が印加された場合には、これを速やかに放電することができることを示す。
【００７９】
これらの結果から、本実施形態では、ＬＲＤ１１３を含む領域１０３にＰウェル１４及びＰ型不純物層１５を形成しているため、順方向電流の立ち上がり電圧が低いという、サージ保護素子用のＰＮ接合ダイオードに好適な電気特性が得られることを検証できた。
【００８０】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＤＤＣトランジスタ、高電圧トランジスタ、ＬＲＤ及びＳＢＤを含む半導体装置に関する。図３６は、第４の実施形態に係る半導体装置の構成を示す断面図である。
【００８１】
第４の実施形態では、図３６に示すように、浅部１３の表面にガードリングとして平面形状が環状のＰ型不純物層１８が形成されている。他の構成は第３の実施形態と同様である。
【００８２】
第４の実施形態によっても第３の実施形態と同様の効果を得ることができる。また、電界集中の緩和により、第３の実施形態と比較してより一層逆方向電流を低減することができる。Ｐ型不純物層１８が形成され、浅部１３におけるＮ型不純物の濃度が低いものの、パンチスルーによる逆方向耐圧の低下を抑制することができる。
【００８３】
次に、第４の実施形態に係る半導体装置の製造方法について説明する。図３７乃至図３９は、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図３７乃至図３９において、（ａ）は領域１０１を示し、（ｂ）は領域１０２を示し、（ｃ）は領域１０３を示し、（ｄ）は領域１０４を示す。
【００８４】
先ず、第３の実施形態と同様にして、Ｎ型不純物層６５、Ｎ型不純物層６６、Ｎ型不純物層７１及びＮ型不純物層７２の形成までの処理を行う（図１３〜図２９）。次いで、図３７に示すように、フォトリソグラフィにより、領域１０１ｐ、領域１０２ｐ、領域１０３のうちでコンタクト層を形成する領域、及び領域１０４のうちでガードリングを形成する領域を露出し、領域１０１ｎ、領域１０２ｎその他の領域を覆うフォトレジスト膜２１０を形成する。フォトリソグラフィの位置合わせには、アライメントマーク２を用いる。その後、フォトレジスト膜２１０をマスクとした不純物の導入により、領域１０１ｐにおいてＰ型不純物層６７を形成し、領域１０２ｐにおいてＰ型不純物層６８を形成し、領域１０３においてＰ型不純物層７３を形成すると共に、領域１０４においてエピタキシャルシリコン層２１及び浅部１３にＰ型不純物層１８を形成する。Ｐ型不純物層６７、Ｐ型不純物層６８、Ｐ型不純物層７３及びＰ型不純物層１８の形成では、例えば、加速エネルギを４ｋｅＶ、ドーズ量を６．０×１０15ｃｍ-2として硼素イオンのイオン注入を行う。そして、例えばアッシングにより、フォトレジスト膜２１０を除去する。
【００８５】
次いで、不活性ガス雰囲気中で、例えば１０２５℃でＲＴＡを行うことにより、注入した不純物の活性化並びにゲート電極５４又はゲート電極５５中の拡散を行う。その後、図３８に示すように、第３の実施形態と同様にして、金属シリサイド膜８１、金属シリサイド膜８２ｃ、金属シリサイド膜８２ａ、金属シリサイド膜８３ｃ及び金属シリサイド膜８３ａを形成する。
【００８６】
次いで、図３９に示すように、第３の実施形態と同様にして、層間絶縁膜８４を形成し、層間絶縁膜８４の表面を研磨して平坦化し、導電プラグ８５、導電プラグ８６ａ、導電プラグ８６ｃ、導電プラグ８７ａ、導電プラグ８７ｃ、配線８８、配線８９ａ、配線８９ｃ、配線９０ａ及び配線９０ｃを形成する。
【００８７】
このようにして第４の実施形態に係る半導体装置を製造することができる。
【００８８】
なお、第３の実施形態及び第４の実施形態では、２種類のＤＤＣトランジスタを形成しているが、閾値電圧の異なるＤＤＣトランジスタ及び／又は動作電圧の異なるＤＤＣトランジスタを更に形成してもよい。この場合、例えば、同様のプロセスを繰り返すか、又は、閾値電圧制御用のイオン注入のみを追加して、所定のウェル及びチャネル領域となる不純物層を形成する。
【００８９】
以下、本発明の諸態様を付記としてまとめて記載する。
【００９０】
（付記１）
半導体基板の第１の領域に形成された絶縁膜と、
前記半導体基板の前記第１の領域に、前記絶縁膜より深く位置する部分を有し、平面視で前記絶縁膜を間に挟んで位置する第１導電型の第１の不純物領域及び前記第１導電型の第２の不純物領域と、
前記第１の不純物領域上に形成され、前記第１の不純物領域とショットキー接合した金属シリサイド膜と、
を有し、
前記第１の不純物領域は、前記第１導電型の第１の不純物をその濃度プロファイルのピークが前記絶縁膜の底より深く位置するように含有し、
前記第２の不純物領域は、前記第１導電型の第２の不純物を前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有し、
前記第１の不純物領域と前記第２の不純物領域とは前記絶縁膜の底よりも深い位置で互いに接していることを特徴とする半導体装置。
【００９１】
（付記２）
前記第１の不純物領域の前記絶縁膜の底より深い部分における前記第１の不純物の濃度は、前記第２の不純物領域における前記第２の不純物の濃度より高いことを特徴とする付記１に記載の半導体装置。
【００９２】
（付記３）
前記第１の不純物領域と前記金属シリサイド膜との間に局所的に形成された前記第１導電型とは異なる第２導電型の第３の不純物領域を有することを特徴とする付記１又は２に記載の半導体装置。
【００９３】
（付記４）
前記第３の不純物領域は、前記絶縁膜に接することを特徴とする付記３に記載の半導体装置。
【００９４】
（付記５）
前記半導体基板の第２の領域に形成されたゲート電極と、
前記ゲート電極の下方に形成された第１導電型の第４の不純物領域と、
を有し、
前記第４の不純物領域における前記第１導電型の第３の不純物の濃度プロファイルは、前記第１の不純物領域における前記第１の不純物の濃度プロファイルの一部と実質的に同一であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００９５】
（付記６）
前記半導体基板の第２の領域に形成された前記第１導電型の第４の不純物領域と、
前記第４の不純物領域上に形成された半導体層と、
前記第２の領域の前記半導体層上に形成されたゲート電極と、
を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００９６】
（付記７）
半導体基板の第１の領域に第１導電型の第１の不純物領域を形成する工程と、
前記半導体基板の第１の領域に前記第１の不純物領域と接する前記第１導電型の第２の不純物領域を形成する工程と、
前記半導体基板の第１の領域に、前記第１の不純物領域の表面と前記第２の不純物領域の表面とを分離する絶縁膜を、前記第１の不純物領域及び前記第２の不純物領域より浅く、かつ前記絶縁膜の底よりも深い位置で前記第１の不純物領域と前記第２の不純物領域とが互いに接するように形成する工程と、
前記第１の不純物領域上に、前記第１の不純物領域とショットキー接合する金属シリサイド膜を形成する工程と、
を有し、
前記第１の不純物領域を形成する工程では、前記第１導電型の第１の不純物を、その濃度プロファイルのピークが前記絶縁膜の底より深く位置するように導入し、
前記第２の不純物領域を形成する工程では、前記第１導電型の第２の不純物を、前記第１の不純物領域の前記絶縁膜の底より浅い部分よりも高い濃度で含有するように導入することを特徴とする半導体装置の製造方法。
【００９７】
（付記８）
前記第１の不純物領域の前記絶縁膜の底より深い部分における前記第１の不純物の濃度は、前記第２の不純物領域における前記第２の不純物の濃度より高いことを特徴とする付記７に記載の半導体装置の製造方法。
【００９８】
（付記９）
前記第１の不純物領域と前記金属シリサイド膜との間に前記第１導電型とは異なる第２導電型の第３の不純物領域を局所的に形成する工程を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００９９】
（付記１０）
前記第３の不純物領域は、前記絶縁膜に接することを特徴とする付記９に記載の半導体装置の製造方法。
【０１００】
（付記１１）
前記半導体基板の第２の領域に、前記第１導電型の第４の不純物領域を前記第１の不純物領域と並行して形成する工程と、
前記半導体基板で前記第４の不純物領域の上方にゲート電極を形成する工程と、
を有し、
前記第４の不純物領域における前記第１導電型の第３の不純物の濃度プロファイルは、前記第１の不純物領域における前記第１の不純物の濃度プロファイルと実質的に同一であることを特徴とする付記７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【０１０１】
（付記１２）
前記半導体基板の第２の領域に、前記第１導電型の第４の不純物領域を前記第１の不純物領域と並行して形成する工程と、
前記第４の不純物領域の形成跡であって前記絶縁膜を形成する工程の前に、前記半導体基板上に半導体層を形成する工程と、
前記半導体基板の第２の領域の前記半導体層上にゲート電極を形成する工程と、
を有することを特徴とする付記７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【０１０２】
１、４０１：半導体基板
１１、４１１：Ｎウェル
１２、４１２：深部
１３、４１３：浅部
１６、４１６：Ｎウェル
３２、４３２：絶縁膜
８３ａ、４８３ａ：金属シリサイド膜
１１４：ショットキーバリアダイオード
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
0006432305.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0006432305.tif 000014
【図１３】
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【図１４】
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【図１５】
0006432305.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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