(57)【特許請求の範囲】
【請求項１】
ゲート層と；
電気的にパーコレーティングして、パーフォレートされたソース層と；
前記ゲート層と前記ソース層の間に配置された誘電層と；
ドレイン層と；
前記ソース層と前記ドレイン層の間に配置され、前記ソース層の少なくとも一部分および前記誘電層の少なくとも一部分に接触する半導体チャネル層であって、前記ソース層と前記半導体チャネル層がゲート電圧を調整可能な電荷注入障壁を形成する、半導体チャネル層と、
を具えており、
前記半導体チャネル層が、前記ソース層と前記ドレイン層との間に延在して前記半導体チャネル層を通るチャネルを形成する、複数のｐ型半導体ドメイン及び複数のｎ型半導体ドメインを具えることを特徴とするアンバイポーラ垂直電界効果トランジスタ。
【請求項２】
ゲート層と；
誘電表面処理層と；
前記ゲート層と前記誘電表面処理層の間に配置された誘電層と；
電気的にパーコレーティングして、パーフォレートされたソース層であって、前記誘電表面処理層は前記ソース層と前記誘電層の間に配置される、ソース層と；
ドレイン層と；
前記ソース層と前記ドレイン層の間に配置され、前記ソース層の少なくとも一部分および前記誘電表面処理層の少なくとも一部分に接触する半導体チャネル層であって、前記ソース層と前記半導体チャネル層がゲート電圧を調整可能な電荷注入障壁を形成する、半導体チャネル層と、
を具えており、
前記半導体チャネル層が、ｐ型半導体材料の少なくとも１の結晶粒を有する少なくとも１のｐ型半導体ドメイン及びｎ型半導体材料の少なくとも１の結晶粒を有する少なくとも１のｎ型半導体ドメインを有しており、
前記少なくとも１のｐ型半導体ドメイン及び前記少なくとも１のｎ型半導体ドメインが、前記ソース層と前記ドレイン層との間に延在するキャリア移動度のチャネルを形成することを特徴とするアンバイポーラ垂直電界効果トランジスタ。
【請求項３】
請求項１または２に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、前記半導体チャネル層を通って延在し、前記ソース層及び前記ドレイン層の双方と接触して前記半導体チャネル層内に高いキャリア移動度のチャネルを形成する単一結晶粒を具えていることを特徴とするトランジスタ。
【請求項４】
請求項１または２に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、他の結晶粒と相互接続し、前記半導体チャネル層を通って延在して前記ソース層と前記ドレイン層を接続する高いキャリア移動度のチャネルを形成する結晶粒を具えていることを特徴とするトランジスタ。
【請求項５】
請求項３または４に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、複数の結晶化ｐ型半導体を具えていることを特徴とするトランジスタ。
【請求項６】
請求項３または４に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、複数の結晶化ｎ型半導体を具えていることを特徴とするトランジスタ。
【請求項７】
請求項３または４に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、前記半導体チャネル層の形態を変化させる非晶質材料を具えていることを特徴とするトランジスタ。
【請求項８】
請求項１乃至４の何れか一項に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、ｐチャネル有機半導体とｎチャネル有機半導体の混合物を具えており、前記ｐチャネル有機半導体が、前記ソース層の材料のフェルミ準位下２ｅＶ内であるＨＯＭＯ準位を有し、前記ｎチャネル有機半導体が、前記ソース層の材料のフェルミ準位超２ｅＶ内であるＬＵＭＯ準位を有していることを特徴するトランジスタ。
【請求項９】
請求項８に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、離散領域を形成する、前記ｐチャネル有機半導体及び前記ｎチャネル有機半導体を有する相分離構造を具えていることを特徴とするトランジスタ。
【請求項１０】
請求項９に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記ｐチャネル有機半導体の離散領域が、前記ソース層と前記ドレイン層の間の正孔輸送に対して移動度が高い経路を形成することを特徴とするトランジスタ。
【請求項１１】
請求項９に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記ｎチャネル有機半導体の離散領域が、前記ソース層と前記ドレイン層の間の電子輸送に対して移動度が高い経路を形成することを特徴とするトランジスタ。
【請求項１２】
請求項１乃至４の何れか一項に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、前記ソース層からの正孔注入を受容可能なＨＯＭＯ準位と、同一の前記ソース層からの電子注入を受容可能なＬＵＭＯ準位とを有するバンドギャップが狭い有機半導体を具えていることを特徴とするトランジスタ。
【請求項１３】
請求項８または１２に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記ドレイン層と前記半導体チャネル層との間にショットキー障壁を形成して、前記ドレイン層から前記チャネル層への正孔及び電子双方の注入を防ぐことを特徴とするトランジスタ。
【請求項１４】
請求項１乃至４の何れか一項に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、溶液から処理された無機半導体物質を具えていることを特徴とするトランジスタ。
【請求項１５】
請求項１乃至４の何れか一項に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が、ゾルゲル処理によって形成された半導体物質を具えていることを特徴とするトランジスタ。
【請求項１６】
請求項１または２に記載のアンバイポーラ垂直電界効果トランジスタにおいて、前記半導体チャネル層が前記ソース層と前記ドレイン層の間に延在する複数のキャリア経路を含む相分離構造を具えており、各経路がｐチャネル有機半導体またはｎチャネル有機半導体を具えていることを特徴とするトランジスタ。
【請求項１７】
請求項１又は２に記載の、２つの背中合わせに接続されたアンバイポーラ垂直電界効果トランジスタを具えるインバータ。
【請求項１８】
請求項１７に記載のインバータにおいて、前記２つのアンバイポーラ垂直電界効果トランジスタが、前記半導体チャネル層への正孔及び電子双方の注入に対して非注入のドレイン層を具えていることを特徴とするインバータ。
【請求項１９】
請求項１７に記載のインバータにおいて、前記２つのアンバイポーラ垂直電界効果トランジスタの第１のトランジスタが前記半導体チャネル層への正孔注入に対して非注入のドレイン層を具え、前記２つのアンバイポーラ垂直電界効果トランジスタの第２のトランジスタが、前記半導体チャネル層への電子注入に対して非注入のドレイン層を具えていることを特徴とするインバータ。
【請求項２０】
請求項１７に記載のインバータにおいて、前記２つのアンバイポーラ垂直電界効果トランジスタが、前記正孔及び電子の移動度の差異を補償するためにサイズが異なる活性領域を具えていることを特徴とするインバータ。
【請求項２１】
請求項１７に記載のインバータにおいて、前記ゲート層及び前記誘電層が、前記２つのアンバイポーラ垂直電界効果トランジスタに共通していることを特徴とするインバータ。
【請求項２２】
請求項２１に記載のインバータにおいて、前記半導体層が、前記２つのアンバイポーラ垂直電界効果トランジスタに共通していることを特徴とするインバータ。
【請求項２３】
請求項２１に記載のインバータにおいて、前記２つのアンバイポーラ垂直電界効果トランジスタが別個の半導体層を含むことを特徴とするインバータ。
【請求項２４】
請求項２１に記載のインバータにおいて、前記ドレイン層が、前記２つのアンバイポーラ垂直電界効果トランジスタに共通していることを特徴とするインバータ。
【請求項２５】
請求項２１に記載のインバータにおいて、前記誘電表面処理層が、前記２つのアンバイポーラ垂直電界効果トランジスタに共通していることを特徴とするインバータ。
【発明の詳細な説明】
【背景技術】
【０００１】
低静的電力消費、高ノイズ耐力、およびロバスト性により、相補型トランジスタ技術がシリコンベースの集積回路（ＩＣ）の主流技術である。有機エレクトロニクスがここ数十年で多く研究され、簡易な有機成分ベースのＩＣの統合を意図し始めるところまで発展してきた。
【図面の簡単な説明】
【０００２】
本開示の多くの態様は、以下の図面を参照するとより一層理解することができる。図中の構成要素は必ずしも縮尺通りではなく、その代わりに、本開示の原理を明確に示すように強調されている。さらに、図中では、複数の図面を通して、同一符号が対応する部分を表している。
【図１】図１は、本開示の様々な実施形態によるインバータ回路の概略図である。
【図２Ａ】図２Ａは、本開示の様々な実施形態によるアンバイポーラ横方向チャネルの有機薄膜トランジスタ（ＯＴＦＴ）の図である。
【図２Ｂ】図２Ｂは、本開示の様々な実施形態によるアンバイポーラ横方向チャネルの有機薄膜トランジスタ（ＯＴＦＴ）の図である。
【図３】図３は、本開示の様々な実施形態による横方向チャネルの有機半導体ブレンドトランジスタの一例の図である。
【図４】図４は、本開示の様々な実施形態によるアンバイポーラカーボンナノチューブ垂直電界効果トランジスタ（ＣＮ−ＶＦＥＴ）を例示する図である。
【図５】図５Ａ−５Ｃは、本開示の様々な実施形態によるアンバイポーラカーボンナノチューブ垂直電界効果トランジスタ（ＣＮ−ＶＦＥＴ）を例示する図である。
【図６】図６は、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴを表す回路の概略図である。
【図７】図７及び８は、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴの出力曲線のプロットである。
【図９】図９Ａ及び９Ｂは、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴの動作の概略図である。
【図１０】図１０は、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴを含むデジタルインバータを例示する図である。
【図１１】図１１Ａ、及び１１Ｂは、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴを含むデジタルインバータを例示する図である。
【図１２−１】図１２Ａ−１２Ｂは、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴを含むデジタルインバータの出力曲線のプロットである。
【図１２−２】図１２Ｃ−１２Ｄは、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴのデジタルインバータの静的リーク電流特性のプロットである。
【図１３】図１３Ａ−１３Ｂは、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴを含むデジタルインバータのゲイン特性のプロットである。
【図１４】図１４は、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴの製造の一例を示すフローチャートである。
【発明を実施するための形態】
【０００３】
本書には、アンバイポーラのカーボンナノチューブが使用可能なＶＦＥＴといった、アンバイポーラ垂直電界効果トランジスタ（ＶＦＥＴ）に関連する様々な実施形態が開示されている。図面に示すような実施形態の説明について詳細に述べる。同一符号は、複数の図面を通じて同一の部分を示している。
【０００４】
相補型回路では、ｐチャネルトランジスタとｎチャネルトランジスタの双方が使用される。しかしながら、適切な接触およびチャネルドーパントを簡単に実施して１つの半導体（例えば、シリコン）にｐチャネルトランジスタ及びｎチャネルトランジスタを実現するシリコンベースのＩＣとは異なり、ｐチャネル及びｎチャネルの有機薄膜トランジスタ（ＯＴＦＴ）には専用の半導体材料が必要とされる。適切な規模のＩＣに個々のｎチャネル及びｐチャネルの有機トランジスタを統合することは未だに困難である。別々に規定されるｐチャネル及びｎチャネルの活性領域を実現するために有機体をパターニングすることは、装置の製造を実質的に複雑化させてしまう。これは、１のマスキングステップで堆積することができるチャネルを有するという利点があるアンバイポーラ有機トランジスタを用いることで、回避することができる。
【０００５】
ゲート電圧によって制御して、ｐチャネル及びｎチャネルの活性領域の双方をアンバイポーラ有機トランジスタに形成することができる。単にアンバイポーラ有機トランジスタを用いて相補型回路を製造することができるため、製造の複雑さを著しく低減させることができる。最高被占分子軌道（ＨＯＭＯ）準位と最低空分子軌道（ＬＵＭＯ）準位がその金属の仕事関数の約０．８ｅＶ内となる低バンドギャップの有機半導体を用いて、アンバイポーラＯＴＦＴの同一の金属電極から電子及び正孔の双方を効果的に注入することができる。代替的な実施例では、２つの有機半導体を組み合わせることによって（同一金属から）電子及び正孔の双方を効果的に注入することもでき、これは必ずしも低バンドギャップを有している必要はない。材料を適切に選択することにより、一方のＨＯＭＯ準位と他方のＬＵＭＯ準位が、その金属の仕事関数の約０．８ｅＶ内となるようにすることができる。
【０００６】
様々な方法で２つの材料を組み合わせて、チャネル層を形成することができる。例えば、２つの別個の有機半導体を二重層（一方が他方の上部となる）として別々に堆積させてもよい。実際に、これは、蒸発可能な小分子有機半導体を別個に連続的に蒸気蒸着することによって実行することができ、優れた性能で動作するデバイスを生じさせる。しかしながら、インクジェット印刷やロール・ツー・ロール式の製造のような低コストの製造方法による利益を得るために、有機電子デバイスには溶液ベースの処理が望ましい。ポリマ、及び幾つかの小分子または修飾された小分子は溶液処理することができるが、直交溶媒（すなわち、第２の層の溶媒は第１の層を溶かしてはならない）を必要とし、使用できる材料が大幅に制限されるため、二重層の堆積は複雑である。他の例では、２つの有機半導体を、同一の溶媒に共にブレンドすることによって組み合わせることができる。次いで、このブレンドを１つのチャネル層として堆積することができる。
【０００７】
このような有機半導体のブレンドをトランジスタのチャネル材料として使用する場合、ゲート制御された両極性伝導を確認することができるが、最適な半導体ブレンドの装置であっても、純粋なｐ型又はｎ型の半導体チャネルの材料から作製された装置よりも２乃至３桁低い移動度を呈していた。例えば、ｎ型材料としてポリ｛［Ｎ、Ｎ０−ビス（２−オクチルドデシル）−ナフタレン−１，４，５，８−ビス（ジカルボキシイミド）−２，６−ジイル］−ａｌｔ−５，５０−（２，２０−ビチオフェン）｝（Ｐ（ＮＤＩ２ＯＤ−Ｔ２））を、ｐ型材料としてレジオレギュラーポリ（３−ヘキシルチオフェン）（ｒｒ−Ｐ３ＨＴ）を有するアンバイポーラのポリマブレンドトランジスタが、２０１０年にＫ．Ｓｚｅｎｄｒｅｉ等によって実証された（Ｊ  Ｍａｔｅｒ  Ｃｈｅｍ、第２０、１３１７−１３２１（２０１０））。この装置は、電子に対して４×１０−３ｃｍ２Ｖ−１ｓ−１の移動度を、正孔に対して２×１０−３ｃｍ２Ｖ−１ｓ−１の移動度を達成し、これらはポリマブレンドトランジスタについて現在までに報告された中で最も高い。しかしながら、純粋なＰ（ＮＤＩ２ＯＤ−Ｔ２）装置による０．４５ｃｍ２Ｖ−１ｓ−１の移動度、及び純粋なｒｒ−Ｐ３ＨＴ装置による０．１ｃｍ２Ｖ−１ｓ−１の移動度と比較すると未だに非常に低い。材料がブレンドされた装置に見られる移動度が低い理由は、従来の横方向チャネル型トランジスタの構造における、１０−１００μｍ離れたソース電極−ドレイン電極にわたってｐ型及びｎ型材料の純粋なパーコレーティング領域がないことにある。一方の電極から他方の電極まで、チャネル層の始めから終わりまで純粋なｐ型又はｎ型のパーコレーティング経路を延在させることにより、装置の性能を単一材料の装置の性能に非常に近いレベルまで向上させることができる。
【０００８】
図１を参照すると、ＣＭＯＳインバータ回路１００の一例が図示されている。このインバータ回路１００は、その入力電圧１０６の反対の論理レベルである電圧１０３を出力する。したがって、Ｖｄｄにおける入力電圧１０６が接地レベルにおける出力電圧１０３を返し、接地レベルにおける入力電圧１０６がＶｄｄにおける出力電圧１０３を返す。図１の例のようなデジタルインバータは、全てのデジタル電子技術の基礎である。図１に示す従来のＣＭＯＳインバータ１００は、各トランジスタ１０９及び１１２が単極であるという性質によりリーク電流の問題を有していない。ＣＭＯＳインバータ１００の入力電圧１０６としてＶｄｄが適用されると、ｐチャネルトランジスタ１０９がオンとなり、ｎチャネルトランジスタ１１２がオフとなって、接地レベルにおいて出力電圧１０３が得られる。入力電圧１０６が接地されると、ｎチャネルトランジスタ１１２がオンとなり、ｐチャネルトランジスタ１０９がオフとなって、Ｖｄｄの出力電圧１０３が得られる。双方の論理状態において、トランジスタ１０９／１１２の一方はオフとなり、その結果、定常状態でＣＭＯＳインバータ１００を通って電流が流れるのを防ぐ。
【０００９】
対照的に、２つのアンバイポーラ横方向チャネルＯＴＦＴから構築されたデジタル論理インバータは、いずれのトランジスタも完全にスイッチオフすることができず、絶え間なくリーク電流が装置を通過することとなるため、過剰なエネルギを消費する。図２Ａに示すように、Ｖｉｎが接地されると、トランジスタ２０３のソース電極がＶｄｄに接続されるため、所望により、トランジスタ２０３のチャネルにわたって誘導される十分な正孔２０９が生じ、トランジスタ２０３にわたるインピーダンスは小さくなる。トランジスタ２０６のソース電極が接地されると、その領域付近には殆ど電荷が生じない。しかしながら、トランジスタ２０６のチャネルにわたって、電位が徐々に増加し、トランジスタ２０６のドレイン電極に向かうチャネルに沿って誘導されたより多くの正孔２１２を連続的に生じさせる。よって、トランジスタ２０６は部分的にオンとなる。トランジスタ２０６のインピーダンスはそれでもトランジスタ２０３のインピーダンスより大きく、Ｖｄｄとほぼ等しい高い出力電圧（Ｖｏｕｔ）を引き起こす。しかし、トランジスタ２０６は完全にオフにならないため、定電流がインバータを通って流れる。同様に、図２Ｂに示すように、入力電圧（Ｖｉｎ）がＶｄｄに設定されると、トランジスタ２０６は完全にオンになるが、トランジスタ２０３も部分的にオンとなり、インバータ回路を通って流れる定電流が生じる。
【００１０】
絶え間ないリーク電流は、カーボンナノチューブベースの垂直電界効果トランジスタ（ＣＮ−ＶＦＥＴ）を使用することで回避することができる。一実施形態では、ＣＮ−ＶＦＥＴトランジスタは、底層から上方へと連続的に列挙された以下の構造要素、すなわち、導電性のゲート電極と；電気絶縁性のゲート誘電層と；ゲート誘電面にわたって交差して互いに接続されたナノチューブの電気的に相互接続されたランダムネットワークを形成するような数密度を有し、ゲート誘電面上にその側部が位置するナノチューブの層であって、上から見ると、ナノチューブネットワークの層は下層の誘電面を露出させるほど十分に薄い（例えば、下層の誘電面の大部分は少なくともナノチューブによって覆われている）、ナノチューブの層と；ナノチューブと、近接して位置しているナノチューブ間の露出した誘電層との領域の双方を被覆する半導体チャネル層と；最後に、電導性の頂部電極層とを含む。ナノチューブネットワークの層はナノチューブソース電極、または単にソース電極と称され、頂部電極層はドレイン電極と称される。ナノチューブネットワークの層の片端（例えば、ナノチューブネットワークの層の小部分の上側又は下側）に沿って配置することができる金属ソース接触パッドを介して、ナノチューブ層に電気的接触させることができる。ゲート電極は、ゲート電極とソース電極間にゲート電圧（ＶＧ）をもたらす電圧源を通る場合を除いて、ナノチューブソース電極とソース接触パッドからゲート誘電層によって電気的に絶縁されている。チャネル層によって電気的に分離したドレイン電極とナノチューブソース電極は、ソース電極とドレイン電極の間に電圧（ＶＳＤ）を印加する別電源に接続される。
【００１１】
ＣＮ−ＶＦＥＴのトランジスタでは、下層のカーボンナノチューブ（ＣＮＴ）ソース電極からキャリアが注入され、薄膜チャネルを通って垂直に通過し、頂部ドレイン電極によって収集される。ソースランダムネットワークにおけるカーボンナノチューブと有機半導体との間の注入障壁を調整することによって、ゲートはソース−ドレイン電流を制御する。ｐチャネルのＣＮ−ＶＦＥＴでは、ＣＮＴのフェルミ準位から有機半導体のＨＯＭＯへと正孔が注入され、ｎチャネルのＣＮ−ＶＦＥＴでは、ＣＮＴのフェルミ準位から有機半導体のＬＵＭＯ準位へと電子が注入される。ゲート領域は、ソースランダムネットワークにおけるＣＮＴのフェルミ準位位置を調整し、ＣＮＴと有機半導体の間の注入障壁を制御する。ゲート領域がソース−ドレイン電流を確実にオン及びオフできるようにするために、ｐチャネルに利用する有機半導体のＨＯＭＯ準位とｎチャネルに利用する有機半導体のＬＵＭＯ準位は、ＣＮＴのフェルミ準位近傍、例えば０．８ｅＶ内とすべきである。
【００１２】
横方向チャネルの有機半導体ブレンドトランジスタの場合、移動度が低い理由はおそらく、ソース電極とドレイン電極の間の２つの材料の相分離領域が非パーコレーティングの性質であることである。図３を参照すると、横方向チャネルの有機半導体ブレンドトランジスタ３００が図示されている。図示のように、明確にパターン化された領域３０３および３０６が、ソースとドレインの間のチャネル３０９に２つの相分離要素を示している。離散領域３０３／３０６間の各界面における接触障壁、及びソースからドレインまでのチャネルの長さ３１２にわたって延在する純粋な領域の（ある場合には）パーコレーティング経路が殆どないことにより、チャネルを通って流れる電流は大幅に制限される。従来の横方向チャネルのＯＴＦＴにおける数万ミクロンの長いチャネル長３１２は、オン状態での電流が非常に小さいという特に厳しい課題を作り出す。
【００１３】
対照的に、ＣＮ−ＶＦＥＴを使用することによって、各材料成分の位相の単結晶粒がナノチューブソース電極から覆っているドレイン電極まで延在することができるようにチャネル長を短くすることができ、これにより、材料の高い移動度が得られる。図４は、ＣＮソース４０８とドレイン４１２の間に垂直方向に延在する相分離４１５及び４１８を有するＣＮ−ＶＦＥＴを表した図である。チャネル層４１０は薄いため、アンバイポーラＣＮ−ＶＦＥＴ４００のチャネル層４１０にわたって、相分離膜が単結晶経路４１５／４１８を提供し、高いチャネル移動度を実現することができる。ＣＮソース４０８とドレイン４１２の間の垂直方向の経路４１５／４１８は、２つの構成要素の横方向の相分離が生じる膜で充足する。相分離は、多くの有機ブレンドにおいて見ることができる。オン状態で低いチャネル抵抗が得られると、アンバイポーラＣＮ−ＶＦＥＴに基づくデジタルインバータに高い動作速度と優れた耐ノイズ性をもたらすことができる。
【００１４】
アンバイポーラＣＮ−ＶＦＥＴはさらに、ダイオード型の整流作用を呈する。これは、２つのアンバイポーラＣＮ−ＶＦＥＴを含むデジタルインバータの性能に有利となる。横方向チャネルのＯＴＦＴインバータと比較して、ダイオード型の作用は、アンバイポーラＣＮ−ＶＦＥＴのインバータを通るリーク電流を著しく低減させる。
【００１５】
ここで図５Ａ及び５Ｂを見てみると、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴ５００の二次元断面図（厚みの縮尺率は一定ではない）が図示されている。アンバイポーラＣＮ−ＶＦＥＴ５００は、絶縁基板５０１上に堆積されたゲート電極５０２と、ゲート電極５０２と接触している誘電層５０４と、誘電層５０４の少なくとも一部分の上に形成されたソース電極５０８とを具えている。図５Ａ及び５Ｂの例では、ソース電極５０８は薄いナノチューブネットワークを有している。予め堆積された、あるいは後に堆積された金属接触パッド５１１を介して、ソース電極５０８に電気的接触させることができる。図５は、予め堆積された接触パッド５１１を示している。さらに、半導体チャネル層５１０がソース電極５０８の上部に堆積され、ドレイン電極５１２がその半導体チャネル層５１０の上部に堆積されている。幾つかの実施形態では、誘電表面処理層を誘電層５０４とソース電極５０８の間に形成することができる。図５Ｂは、誘電表面処理層５０６を含むアンバイポーラＣＮ−ＶＦＥＴ５００の一例を示している。
【００１６】
図５Ａ及び５Ｂを参照すると、ゲート電極５０２は導電性または半導電性の材料を含んでいる。例えば、幾つかの実施形態では、ゲート電極５０２は縮退的にドープされたｐ型又はｎ型のＳｉ基板であり、その場合、基板層５０１及びゲート電極５０２はゲート電極５０２として作用する１つの層となる。他の実施形態では、ゲート電極５０２は、例えば、Ａｌ、Ａｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ、Ｃｕ、Ｚｎ、Ｍｇ、Ｃｄ、Ｓｂ、Ｔｉ、Ｓｎ、Ｓｒ、及びＢｉ等の金属、例えば、酸化錫、酸化インジウム、錫がドープされた酸化インジウム、酸化亜鉛、酸化カドミウム、マグネシウムがドープされた酸化インジウム、ガリウムがドープされた酸化インジウム、ＣｄＳｂ２Ｏ６、それらの混合物、及び例えば、Ａｌ、Ａｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ、Ｃｕ、Ｚｎ、Ｍｇ、Ｃｄ、Ｓｂ、Ｔｉ、Ｓｎ、Ｓｒ、Ｂｉ、それらの化合物の群からなる金属の何れかでドープしたそれらの混合物等の透明導電性酸化物、および／または様々な他の金属または混合物の１以上を含み、それらは絶縁基板５０１上に堆積される。
【００１７】
ゲート電極５０２上に形成された誘電層５０４は、例えば、酸化シリコン、窒化ケイ素、ＳｉＯｘＮｙ、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタン、酸化ランタン、酸化ジルコニウム、酸化イットリウム、アルミニウム−チタニウム酸化物、それらの堆積物または混合物等の誘電材料、および／または、限定ではないが、ベンゾシクロブテン（ＢＣＢ）または他の混合物といったスピンオンポリマ誘電体を含む様々な他の誘電材料の１以上を含む。
【００１８】
図５Ｂに示すように、誘電層５０４上に誘電表面処理層５０６を形成してもよい。幾つかの実施形態では、誘電表面処理層５０６は、１ｎｍ未満から約１μｍまでの範囲の厚さを有する。誘電表面処理層５０６の効果は、誘電表面の電荷トラップ密度を低減させうることにある。幾つかの実施形態では、ＣＮＴソース電極５０８が誘電表面処理層５０６で被覆された誘電層５０４と接触している場合、誘電表面処理層５０６は、誘電層５０４とＣＮＴランダムネットワークのソース電極５０８におけるＣＮＴとの間の界面における電荷トラップ密度を低減させる効果を有する。幾つかの実施形態では、半導体チャネル層５１０が誘電表面処理層５０６で被覆された誘電層５０４と接触している場合、誘電表面処理層は、誘電層５０４と半導体チャネル層５１０との間の界面における電荷トラップ密度を低減させる効果を有する。偶発的に接触して重なるナノチューブ間に開放空間が存在する場合、ＣＮＴランダムネットワークのソース電極５０８は薄網であるため、半導体チャネル層５１０と、誘電層５０４または誘電表面処理層５０６で被覆された誘電層５０４との間の直接的な接触が、誘電層５０４の一部で可能となる。
【００１９】
幾つかの実施例では、誘電表面処理層５０６は自己組織化した単一層であってもよい。例えば、ｎ−オクタデシルトリクロロシラン（ＯＴＳ）を、（例えば、ＳｉＯ２とすることができる）誘電層５０４上の誘電表面処理層５０６として用いてもよい。
【００２０】
幾つかの実施形態では、誘電表面処理層５０６は、よく組織化された分子の複数の層を含みうる。例えば、誘電表面処理層５０６は、架橋結合したスピンオン式低誘電率ポリマであるベンゾシクロブテン（ＢＣＢ）を含んでもよい。ＢＣＢは、誘電層５０４（例えば、ＳｉＯ２またはＡｌ２Ｏ３あってもよい）上にスピンオンされ、誘電表面処理層５０６を形成するようにアニールされる。
【００２１】
上述したように、ソース電極５０８は、誘電層５０４上または誘電表面処理層５０６上に形成される。幾つかの実施形態では、ソース電極５０８は薄いが、個別化された、および／または束になったナノチューブの電気的にパーコレーティングした層であり、これは主にＳＷＮＴであり、幾つかの実施形態では、実質的にＳＷＮＴから構成されることが好ましい。本書に使用された「薄い（dilute）」とは、ナノチューブによって実質的に被覆されない誘電層５０４の領域を有するナノチューブ膜であって、その上側又は下側の何れを横断する層と関連付けられた他のナノチューブを有さない、認識できる長さのナノチューブ及び薄いナノチューブの束が存在していることを意味する。
【００２２】
さらに、「パーコレーティング（percolating）」とは、ソース電極５０８の一端から他端まで電気的な連続性を提供するのに十分なナノチューブの密度（すなわち、単位面積当たりのナノチューブ）を有するナノチューブ層を意味する。パーコレーティングナノチューブ膜またはネットワークは、様々な適切な方法の１以上によって、誘電層５０４（または誘電表面処理層５０６）上に直接的に成長または堆積させることができる。幾つかの実施形態では、ナノチューブのソース電極５０８は、ナノチューブ層の１以上のエッジに電気的接触をもたらす金属接触パッド５１１によって電気的に接触している。金属化処理は、ソース電極５０８を構成するナノチューブとの抵抗接点を形成する。例えば、金属接触パッド５１１を形成するために金を利用することができる。
【００２３】
代替的な実施形態では、カーボンナノチューブというよりも、伝導性のまたはドープされた半導体ナノワイヤの薄いネットワークを、誘電層５０４または誘電表面処理層５０６と直接接触するソース電極５０８用の薄いパーコレーティング膜として利用することができる。このようなナノワイヤの例は、例えば、銀ナノワイヤ及びシリコンナノワイヤを含む。他の実施例では、グラフェンの層を使用してもよい。グラフェン層は、誘電層５０４の表面（または、誘電表面処理層５０６）へと下方に延在する一定間隔または不規則に分布した一群の孔を有するようにエッチングすることができる。グラフェン層中の孔により、半導体チャネル層５１０はグラフェン及び誘電表面層５０４（または、誘電表面処理層５０６）の双方に接触することが可能となる。
【００２４】
ここで図５Ｃを参照すると、本開示の様々な実施形態による他のアンバイポーラＣＮ−ＶＦＥＴ５２０の二次元断面図（厚みの縮尺率は一定ではない）が図示されている。このアンバイポーラＣＮ−ＶＦＥＴ５２０は、絶縁基板５０１上に堆積されたドレイン電極５１２と、ドレイン電極５１２の上部に堆積された半導体チャネル層５１０を具えている。ソース電極５０８は、半導体チャネル層５１０の少なくとも一部分の上に形成されている。ソース電極５０８は、薄いナノチューブネットワークを含みうる。予め堆積された、あるいは後に堆積された金属接触パッド５１１を介して、ソース電極５０８を電気接触させることができる。図５は、予め堆積された接触パッド５１１を図示している。図５Ｃの例では、誘電表面処理層５０６がソース電極５０８及び半導体チャネル層５１０の上部に堆積されている。誘電層５０４は誘電表面処理層５０６上に形成され、ゲート電極５０２が誘電層５０４上に堆積されている。
【００２５】
図５Ａ−５Ｃの装置配置は、透明トランジスタとして利用することができる。ゲート電極５０２としてシリコンバックゲートというよりはむしろ、ゲート電極５０２は、例えば、酸化インジウム錫、薄いＳＷＮＴ、またはグラフェン膜といった光学的に透明な導電性材料とすることができる。次いで、透明なゲート電極５０２を光透過性の誘電層５０４で被覆し、薄いパーコレーティングナノチューブのソース電極５０８で被覆し、既に記載したような残りの装置の層で被覆することができる。ドレイン電極５１２用に、例えば、薄いナノチューブ、グラフェン膜、透明導電性酸化物の層、または誘電体−金属−誘電体の透明導体といった透明導電性材料を使用することもできる記載された装置配置は、柔軟な誘電層５０４と共に柔軟な絶縁基板５０１上に構成されたソース層に使用されるＳＷＮＴ膜、ドレイン層、およびゲート層を必要とするフレキシブルトランジスタの製造に適している。
【００２６】
半導体チャネル層５１０の１又は複数の材料は、アンバイポーラＣＮ−ＶＦＥＴ５００が必ずアンバイポーラ特性を有するように適宜選択される。幾つかの実施形態では、１種類以上のｐチャネル半導体物質と１種類のｎチャネル半導体物質が、共に半導体チャネル層５１０を形成する。ナノチューブのソース電極層５０８の仕事関数が約−５．０ｅＶであると仮定すると、想定されるｐチャネル材料は、約−５．０ｅＶ乃至約−７．０ｅＶの範囲またはフェルミ準位下約２ｅＶ内のＨＯＭＯ準位または価電子帯端エネルギを有する半導体物質を含む。想定されるｎチャネル材料は、約−３．０ｅＶ乃至約−５．０ｅＶの範囲またはフェルミ準位超約２ｅＶ内のＬＵＭＯ準位または伝導帯端エネルギを有する半導体物質を含む。他の実施形態では、例えば、グラフェン、シリコン、または金属ナノワイヤ、等の他の物質をソース電極層に使用してもよい。ソース電極層に使用される材料の仕事関数に応じて、この材料の対応する仕事関数に合致するようにエネルギ範囲はシフトすることができる。これらの実施形態では、ソース電極５０８とドレイン電極５１２の間のｐチャネル半導体によって形成された半導体チャネル層５１０内に延びる連続した経路によってｐチャネル輸送が可能となり、ソース電極５０８とドレイン電極５１２の間のｎチャネル半導体によって形成された半導体チャネル層５１０内に延びる連続した経路によってｎチャネル輸送が可能となる。
【００２７】
幾つかの実施形態では、ｐチャネル半導体物質及びｎチャネル半導体物質は双方とも、共通の溶媒によって溶液処理が可能である。これらの実施形態では、共通の溶媒で共に溶解する前に２つの半導体物質を固体状で混合する、あるいは、第１の半導体物質を共通の溶媒で溶解し、次いで第２の半導体物質を溶液内に加えて２つの半導体物質の溶液を形成することができる。スピンコーティング、インクジェット印刷、蒸気ジェット印刷、ドロップキャスト、または他の手段といった溶液処理法を利用して、半導体チャネル層５１０を形成することができる。
【００２８】
幾つかの実施形態では、薄いパーコレーティングナノチューブのソース電極５０８で被覆された誘電層５０４上に前駆体の溶液またはコロイドを堆積するゾルゲル法によって、半導体チャネル層５１０を形成することができる。堆積された薄膜は次いで乾燥工程を経て、所望の化学成分および物理的構造を得る。乾燥工程の後、高温での焼きなまし又は焼結工程を実施し、半導体チャネル層５１０の微小構造を更に調整して、大きな結晶粒または高伝導性の垂直電流経路を形成することができる。無機半導体の多く、特に、限定ではないが、酸化亜鉛（ＺｎＯ）、インジウム亜鉛酸化物（ＩＺＯ）、インジウム、ガリウム及び亜鉛を含む酸化物（ＩＧＺＯ）、スズ酸亜鉛（ＺＴＯ）、インジウムスズ酸亜鉛（ＩＺＴＯ）を含む金属酸化物の半導体は、ゾルゲル工程によって形成することができる。
【００２９】
幾つかの実施形態では、ｐチャネル半導体物質及びｎチャネル半導体物質の双方は、共通の溶媒によって溶液処理することができない。第１の半導体物質が溶媒によって溶液処理が可能であって、第２の半導体物質が有効な厚みを形成するために溶媒によって溶液処理することができなくともよく、あるいは半導体物質の双方とも、有効な厚みを形成するために溶媒によって溶液処理することができなくともよい。これらの実施形態では、材料が二重層構造を形成するか、熱共蒸着のような同時堆積法によって２つの材料の混合物を実現するように、２つの材料を適切な方法によって連続的に堆積することができる。
【００３０】
半導体チャネル層５１０が１種類以上のｐチャネル半導体物質及び１種類以上のｎチャネル半導体物質の混合物またはブレンドを含む場合、異なる構成要素に応じて、半導体チャネル層５１０は非結晶質または多結晶質、あるいは非結晶質相と多結晶質相の混合とすることができる。幾つかの場合では、これらの材料は個々のＨＯＭＯ準位及びＬＵＭＯ準位を保持するように、乾燥中に相分離する傾向がある。半導体チャネル層５１０は、半導体チャネル層５１０の形態、機械的な性質、および／または電子的な性質を変化させる１以上の非晶質材料を含みうる。短いチャネル長によるＣＮ−ＶＦＥＴ構造は、相分離した半導体チャネル層５１０の性質の十分な利点を得ることができる。各材料成分の位相の単結晶粒がナノチューブソース電極から覆っているドレイン電極まで全体に延在するように、ソース電極５０８とドレイン電極５１２の間のチャネル長を短くすることができ、これにより、材料の高い移動度が得られる。図４に図示されているように、この基準は２つの構成要素の相分離が生じる膜で充足しうる。
【００３１】
幾つかの実施形態では、共通の溶液からのｐチャネル半導体及びｎチャネル半導体のスピンコートブレンドを乾燥している間等、層が堆積されるときに、半導体チャネル層５１０の相分離が自然に発生する。優れたデバイス特性を実現するために、特定の高温でのアニール、あるいは特定の溶媒または溶液の蒸気に曝露するといった、半導体チャネル層５１０の堆積後処理を利用して、半導体チャネル層形態の向上を実現することができる。
【００３２】
代替的な実施形態では、単一のバンドギャップが狭い半導体を用いて半導体チャネル層５１０を形成し、ＣＮ−ＶＦＥＴ５００に両極性伝導を得ることができる。ナノチューブのソース電極層１０８の仕事関数が約−５．０ｅＶと仮定すると、単一要素である半導体チャネル層５１０に使用できる材料は、約−５．０ｅＶ乃至約−６．５ｅＶの範囲またはフェルミ準位下約２ｅＶ内のＨＯＭＯ準位または価電子帯端エネルギと、約−３．５ｅＶ乃至約−５．０ｅＶの範囲またはフェルミ準位超約２ｅＶ内のＬＵＭＯ準位または伝導帯端エネルギの双方を有する半導体物質を含む。これらの実施形態では、単一要素である半導体チャネル層５１０が、ｐチャネル輸送とｎチャネル輸送の双方を負う。
【００３３】
ドレイン電極５１２は、半導体チャネル層５１０上に形成される。幾つかの実施形態では、ドレイン電極５１２は半導体チャネル層５１０の頂部上に直接堆積された薄い金属被覆を含む。ドレイン電極５１２が半導体チャネル層５１０への正電荷（正孔）注入及び負電荷（電子）注入の双方に対する注入障壁を形成するような仕事関数を有するように、ドレイン電極の材料を選択してもよい。ドレイン電極５１２と半導体チャネル層５１０の間の注入障壁は確実に、正孔又は電子の何れもドレイン電極５１２から半導体チャネル層５１０へと注入されないようにすることができる。他方、半導体チャネル層５１０とドレイン電極５１２の間には正孔及び電子双方に対する大きな取り出し障壁がないため、適切なドレイン電圧およびゲート電圧状態の下では、ソース電極５０８から注入された正孔又は電子は半導体チャネル層５１０を横切って、ドレイン電極５１２によって抽出または収集されうる。これは、非注入ドレインとブレンドされた半導体チャネル層５１０を有するｐチャネル及びｎチャネルそれぞれの材料との間、または非注入ドレインとバンドギャップが狭い半導体チャネル層５１０（例えば、単一要素の半導体チャネル層５１０）の間の、ドレイン電極５１２に形成されたショットキーダイオードとして理解することができ、図６に示す回路モデルで表すことができる。
【００３４】
幾つかの実施形態では、ドレイン電極５１２が半導体チャネル層５１０への正電荷（正孔）のみに対する大きな注入障壁を形成するような仕事関数を有するように、ドレイン電極５１２の材料を選択してもよい。それらの実施形態では、半導体チャネル層５１０とドレイン電極５１２の間の電子取り出し障壁を最小限に維持することができ、アンバイポーラＣＮ−ＶＦＥＴ５００におけるｐチャネル電流の制御を低減させて、アンバイポーラＣＮ−ＶＦＥＴ５００のｎチャネル輸送についてオン状態の高い電流が生じる。特定のドレイン材料を選択することによって、ドレイン層５１２と半導体チャネル層５１０の間の中間層を利用することによって、および／または半導体チャネル層５１０の界面ドーピングによって、ドレイン電極５１２は、半導体チャネル層５１０への正孔のみに対する注入障壁を形成することができる。
【００３５】
幾つかの実施形態では、ドレイン電極５１２が半導体チャネル層５１０への負電荷（電子）のみに対する大きな注入障壁を形成するような仕事関数を有するように、ドレイン電極５１２の材料を選択してもよい。それらの実施形態では、半導体チャネル層５１０とドレイン電極５１２の間の正孔取り出し障壁を最小限に維持することができ、アンバイポーラＣＮ−ＶＦＥＴ５００におけるｎチャネル電流の制御を低減させて、アンバイポーラＣＮ−ＶＦＥＴ５００のｐチャネル輸送についてオン状態の高い電流が生じる。特定のドレイン材料を選択することによって、ドレイン層５１２と半導体チャネル層５１０の間の中間層を利用することによって、および／または半導体チャネル層５１０の界面ドーピングによって、ドレイン電極５１２は、半導体チャネル層５１０への電子のみに対する注入障壁を形成することができる。
【００３６】
幾つかの実施形態では、（図６に示すような）内蔵型ショットキーダイオードを形成するドレイン電極材料を含むアンバイポーラＣＮ−ＶＦＥＴ５００は、ｎ型およびｐ型チャネルの双方に関する出力曲線についてダイオード型のアンバイポーラ輸送特性を呈する。このような装置の一例は、薄いＣＮＴランダムネットワークのソース電極５０８、ＴＦＢとＰ（ＮＤＩ２ＯＤ−Ｔ２））のブレンドの溶液をスピンコーティングすることによって堆積したｐチャネル有機半導体のＴＦＢ（ポリ（９、９−ジオクチル−フルオレン−ｃｏ−Ｎ−（４−ブチルフェニル）−ジフェニルアミン））とｎチャネル有機半導体のＰｏｌｙｅｒａ  ＡｃｔｉｖＩｎｋのＮ２２００（Ｐ（ＮＤＩ２ＯＤ−Ｔ２））の混合物（またはブレンド）を含む半導体チャネル層５１０、および熱蒸着されたＡｕドレイン電極５１２から製造されたアンバイポーラＣＮ−ＶＦＥＴ５００である。図７は、この装置の出力曲線のプロットである。この例では、Ａｕ頂部ドレイン電極５１２が約−５．１ｅＶの仕事関数を有しており、正孔に対する注入障壁がＡｕとＴＦＢ（約−５．４ｅＶのＨＯＭＯ準位を有する）の間に、電子に対する注入障壁がＡｕと（Ｐ（ＮＤＩ２ＯＤ−Ｔ２））（約−４．０ｅＶのＬＵＭＯ準位を有する）の間に形成される。リーク電流が小さいため、アンバイポーラＣＮ−ＶＦＥＴベースのインバータにおける消費電力は最小限となる。
【００３７】
内蔵ショットキーダイオードを形成するドレイン電極材料を含む装置の他の例が、薄いＣＮＴランダムネットワークのソース電極５０８、ＴＦＢとＰＣＢＭブレンドの溶液をスピンコーティングすることによって堆積したｐチャネル有機半導体のＴＦＢとｎチャネル有機半導体［６、６］−フェニル−Ｃ６１−酪酸メチルエステル（ＰＣＢＭ）の混合物を含む半導体チャネル層５１０、および熱蒸着されたＡｕドレイン電極５１２から製造されたアンバイポーラＣＮ−ＶＦＥＴ５００である。図８は、この装置の出力曲線のプロットである。この実施形態では、Ａｕ頂部ドレイン電極５１２が約−５．１ｅＶの仕事関数を有しており、正孔に対する注入障壁がＡｕとＴＦＢ（約−５．４ｅＶのＨＯＭＯ準位を有する）の間に、電子に対する注入障壁がＡｕとＰＣＢＭ（約−３．７５ｅＶから約−４．３ｅＶまでのＬＵＭＯ準位を有する）の間に形成される。
【００３８】
図７及び８の２つの装置に関する出力曲線は、金のドレイン電極５１２と、正孔と電子の双方を輸送するためのｐチャネル及びｎチャネルそれぞれの材料の間に形成されたショットキーダイオードを実験的に明示したものである。図９Ａ及び９Ｂは、どのようにダイオードの動作が生じるかを概略的に表わしている。図９Ｂに示すように、頂部Ａｕドレイン電極５１２からＴＦＢのＨＯＭＯへの正孔注入に対して有効な障壁（逆方向バイアス）がある。加えて、図９Ａに示すように、ＰＣＢＭまたはＰ（ＮＤＩ２ＯＤ−Ｔ２）のＬＵＭＯへの電子注入に対して有効な障壁（逆方向バイアス）がある。ソース電極５０８のＣＮＴと有機半導体の間の注入障壁とは異なり、頂部Ａｕドレイン電極５１２と２つの半導体の間の注入障壁はゲート電界による影響を受けない。この障壁によって、正孔と電子の何れもドレイン電極５１２から注入することはできないが、正孔及び電子の双方とも、（ゲート及びドレインの極性に応じて）半導体物質の一方または他方からドレイン電極５１２へと通過することができる。その結果、２つの場合で電流方向を切り替えて、正のゲートと正のドレイン同時の場合、あるいは負のゲートと負のドレイン同時の場合についてのみ高い電流が流れる。このバイアス動作は、以下に記載するように、アンバイポーラＣＮ−ＶＦＥＴ５００にデバイス利用のアンバイポーラ横方向チャネルのトランジスタに優る重要な利点をもたらす。
【００３９】
２つのアンバイポーラ横方向チャネルの有機トランジスタ（図２Ａおよび２Ｂ）で構成されたデジタル論理インバータは、いずれのトランジスタも完全にスイッチがオフされ得ないため、装置を通過するリーク電流が常に存在し、余分なエネルギを消費してしまう。他方、アンバイポーラＣＮ−ＶＦＥＴ５００のダイオード型特性により、アンバイポーラＣＮ−ＶＦＥＴベースのインバータのリーク電流は非常に小さくなりうる。
【００４０】
デジタルインバータは、２つのアンバイポーラＣＮ−ＶＦＥＴを接続することで製造することができる。幾つかの実施形態では、２つのアンバイポーラＣＮ−ＶＦＥＴが背中合わせに接続される。図１０は、本開示の様々な実施形態によるＣＮ−ＶＦＥＴベースのデジタルインバータの一例の断面図（厚みの縮尺率は一定ではない）を示している。デジタルインバータ１０００は、絶縁基板１００１上に堆積されたゲート電極１００２と、ゲート電極１００２と接触している誘電層１００４と、誘電層１００４と接触している誘電表面処理層１００６と、誘電層１００４を被覆している誘電表面処理層１００６の少なくとも一部分の上に形成された２つの別個のソース電極１００８ａ及び１００８ｂを具えている。ソース電極１００８ａ及び１００８ｂの双方とも、薄いナノチューブネットワークを含んでいる。予め堆積された、あるいは後に堆積された金属接触パッド１０１１ａ及び１０１１ｂそれぞれを介して、ソース電極１００８ａ及び１００８ｂを電気接触させることができる。図１０は、予め堆積された接触パッド１０１１を図示している。さらに、半導体チャネル層１０１０がソース電極１００８ａ及び１００８ｂの双方の上部に堆積され、ドレイン電極１０１２が半導体チャネル層１０１０の上部に堆積されている。
【００４１】
第１のソース電極１００８ａと頂部ドレイン電極１０１２の重複領域が第１のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成し、第２のソース電極１００８ｂと頂部ドレイン電極１０１２の間の重複領域が第２のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成する。これらのアンバイポーラＣＮ−ＶＦＥＴの双方は、同一のゲート電極１００２を共有している。（アンバイポーラＣＮ−ＶＦＥＴのオフ状態での電流と比較して）著しい電流が、ＣＮ−ＶＦＥＴベースのインバータ１０００の動作電圧範囲がＶｉｎ及びＶｄｄの下で、ゲート電界または他の電界によって作り出される半導体チャネル層１０１０の内側の半導体バルクまたは蓄積層あるいは反転層によって伝達され、半導体チャネル層１０１０を通って横方向に、２つのソース電極１００８の一方から他の電極１００８へと通過しないように、そして、このような電流はデバイス性能に悪影響をもたらすリーク電流と考えられるため、２つのソース電極１００８ａ及び１００８ｂは距離１０１５によって物理的に分離されるべきである。
【００４２】
幾つかの実施形態では、第１のソース電極１００８ａと頂部ドレイン電極１０１２の間の重複領域１０１８（すなわち、第１のアンバイポーラＣＮ−ＶＦＥＴの活性領域）が第２のソース電極１００８ｂと頂部ドレイン電極１０１２の間の重複領域１０２１（すなわち、第２のアンバイポーラＣＮ−ＶＦＥＴの活性領域）と異なっており、半導体チャネル層１０１０において異なるキャリア（すなわち、電子及び正孔）の移動度の差異を補償するようにすることができる。
【００４３】
幾つかの実施形態では、半導体チャネル層１０１０における正孔および／または電子の移動度が十分に高く、２つのソース電極１００８ａ及び１００８ｂを分離する適当な距離が２つのソース電極１００８の間のリーク電流を低くするのに十分ではない場合、あるいは２つのソース電極１００８ａ及び１００８ｂの分離距離を低減させることによりＣＮ−ＶＦＥＴベースのインバータの接地面積を縮小させる努力が必要な場合、２つの別々の半導体チャネル層１０１０ａ及び１０１０ｂを堆積することによって、あるいは半導体チャネル層１０１０を堆積した後に半導体チャネル層１０１０を独立した層１０１０ａ及び１０１０に分離することができる方法によって、半導体チャネル層１０１０を分離してもよい。図１１Ａ及び１１Ｂは、別個の半導体チャネル層１０１０ａ及び１０１０ｂを有するＣＮ−ＶＦＥＴベースのデジタルインバータの例を図示している。図１１Ａの例のように、２つのＣＮ−ＶＦＥＴで頂部ドレイン層１０１２を共有してもよい。図１１Ｂの例では、別個のドレイン層１０１２ａ及び１０１２ｂが半導体チャネル層１０１０ａ及び１０１０ｂそれぞれの上に堆積され、周辺連結具を介して電気的に接続されている。
【００４４】
ＣＮ−ＶＦＥＴベースのインバータの動作手順を図１０に関して以下に記載する。右側のＣＮ−ＶＦＥＴのソース電極１００８ｂは接触パッド１０１１ｂを介してＶｄｄに接続され、左側のＣＮ−ＶＦＥＴのソース電極１００８ａは接触パッド１０１１ａを介して接地されている。ゲート１００２が接地されると、ＣＮＴソース電極１００８ｂと半導体チャネル１０１０の間の正孔注入障壁が右側のＣＮ−ＶＦＥＴに対して低くなり、右側のＣＮ−ＶＦＥＴをソース１００８ｂからドレイン１０１２に移動する正孔に対する低インピーダンスの経路とする。一方、左側のＣＮ−ＶＦＥＴについて、ゲート１００２が接地されたソース電極１００８ａと同じ電位となり、電子注入障壁は高いままであるため、左側のＣＮ−ＶＦＥＴを電子に対する高インピーダンスの経路とする。インバータ１０００のいずれのＣＮ−ＶＦＥＴについても、半導体−ドレイン接触を示す内蔵型ショットキーダイオードのため、電子又は正孔の何れもドレイン電極１０１２から半導体層１０１０へと注入することはできず、ＣＮ−ＶＦＥＴを通る電流はソース注入によって完全に決定されることに留意されたい。他方、内蔵型ショットキーダイオードは、半導体層１０１０からドレイン電極１０１２へと正孔又は電子を容易に通過させる。その結果、右側のＣＮ−ＶＦＥＴの低インピーダンスと左側のＣＮ−ＶＦＥＴの高インピーダンスは、Ｖｄｄに非常に近い出力電圧を生成する。一方、内蔵型ショットキーダイオードは、両方のＣＮ−ＶＦＥＴの直列チャネルを通るリーク電流を最小限にする。同様に、Ｖｄｄの入力電圧がゲート１００２に印加されると、右側のＣＮ−ＶＦＥＴがオフになり、左側のＣＮ−ＶＦＥＴがオンになって、出力端子において接地レベルに近い出力電圧（Ｖｏｕｔ）となる。ここでも、インバータを通るリーク電流は最小となる。
【００４５】
幾つかの実施形態では、一方のＣＮ−ＶＦＥＴ（ＣＮ−ＶＦＥＴ１）が正孔のみに対して非注入のドレイン電極を特徴とし、他方のＣＮ−ＶＦＥＴ（ＣＮ−ＶＦＥＴ２）が電子のみに対して非注入のドレイン電極を特徴とする２つのアンバイポーラＣＮ−ＶＦＥＴを有するように、インバータを形成することができる。この場合、ＣＮ−ＶＦＥＴ１はｎチャネル動作に対して最適化することができ、ＣＮ−ＶＦＥＴ２はｐチャネル動作に対して最適化することができる。この場合、ＣＮ−ＶＦＥＴ１とＣＮ−ＶＦＥＴ２に接続する極性が重要である。接地とＶｄｄの電荷レベル間では、ＣＮ−ＶＦＥＴ１のソース電極は電荷の低い側に接続すべきであり、ＣＮ−ＶＦＥＴ２のソース電極は電荷の高い側に接続すべきである。
【００４６】
図１１Ａ−１１Ｄを参照すると、ＴＦＢ：Ｐ（ＮＤＩ２ＯＤ−Ｔ２）のアンバイポーラＣＮ−ＶＦＥＴに基づくインバータの出力特性を示している。図１２ＡはＶｄｄ及びＶｉｎが正である第１象限の特性を示しており、図１２ＢはＶｄｄ及びＶｉｎが負である第３象限の特性を示している。両方の場合のリーク電流が、図１２Ｃ及び１２Ｄにそれぞれプロットされている。図１２Ｃ及び１２Ｄに見られるように、リーク電流は低く、これにより、静的電力消費は最小限となる。理想的なインバータは、２つの状態の間の遷移部で無限のゲインを有する（すなわち、ｄＶｏｕｔ／ｄＶｉｎ＝∞）。対照的に、現実の理想的ではないインバータは有限のゲインを有する。しかしながら、インバータを有用にするためには少なくとも１を超えるゲインが必要とされ、装置に優れたノイズ除去をもたらすには大きなゲインが好ましい。図１３Ａ及び１３Ｂのプロットは、第１及び第３象限それぞれにおける、異なるＶｄｄレベルで動作しているインバータのゲインである。見てわかるように、５ボルトを超えるＶｄｄレベルでインバータは有用となりうる。
【００４７】
図１４を見てみると、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴベースのデジタルインバータ１０００（図１０、及び１１Ａ−１１Ｂ）の製造の一例を示すフローチャート１４００を図示している。１４０３に始まり、ゲート電極１００２が、例えば基板１００１上に形成される。次いで、１４０６において、誘電層１００４がゲート電極１００２上に形成される。１４０９において、誘電表面処理層１００６を誘電層１００４上に形成することができる。幾つかの実施形態では、誘電表面処理層１００６は、デジタルインバータ１０００に含まれなくともよい。１４１２では、ソース電極１００８が誘電表面処理層１００６（または誘電層１００４）上に形成される。それぞれのソース電極１００８は、少なくとも１つのカーボンナノチューブを含みうる。著しいリーク電流がソース電極１００８間を確実に流れないないようにするため、ソース電極１００８間には適切な距離が保たれる。ソース電極１００８の形状および相対位置は、フォトリソグラフィ及びその後のエッチング工程によって規定することができる。
【００４８】
１４１５において、ソース電極１００８それぞれの一部に接触パッド１０１１を形成することができる。幾つかの実施例では、ソース電極１００８が接触パッド１０１１上に形成される前に、接触パッド１０１１を誘電層１００４または誘電表面処理層１００６上に形成してもよい。１４１８では、ソース電極１００８それぞれの少なくとも一部を覆うように１以上の半導体チャネル層１０１０を形成することができる。図１０に示すように１つの半導体チャネル層１０１０を用いてもよく、図１１Ａおよび１１Ｂに示すように個々の半導体チャネル層１０１０を使用してもよい。（複数の）半導体チャネル層１０１０の厚さ（すなわち、ＣＮ−ＶＦＥＴのチャネル長）は、スピンコーティング、熱蒸着、および／または、その他の様々な薄膜形成法の１以上といった、半導体材料を堆積するための方法の処理パラメータによって決定される。１４２１では、１以上のドレイン電極１０１２が半導体チャネル層１０１０上に形成される。ソース電極１００８とドレイン電極１０１２の間に延びる半導体チャネル層１０１０の相分離経路が電流の流れを可能にする。
【００４９】
図１４のフローチャートは、図１０及び１１Ａ−１１ＢのアンバイポーラＣＮ−ＶＦＥＴベースのデジタルインバータ１０００を形成する、想定される実施例の機能および動作を示している。幾つかの代替的な実施例では、ブロックに記載された機能は、図１４に記載されたものと異なる順番でも生じることにも留意されたい。例えば、図１４に連続して図示された２つのブロックは、実際には実質的に同時に実行されてもよく、あるいは、これらのブロックは時として、生じる機能に応じて、逆の順序で実行されてもよい。
【００５０】
ある実施形態は、とりわけ、ゲート層と；電気的にパーコレーティングして、パーフォレートされたソース層と；ゲート層とソース層の間に配置された誘電層と；ドレイン層と；ソース層とドレイン層の間に配置され、ソース層の少なくとも一部分および誘電層の少なくとも一部分と接触する半導体チャネル層であって、ソース層と半導体チャネル層がゲート電圧を調整可能な電荷注入障壁を形成する、半導体チャネル層と、を具えるアンバイポーラ垂直電界効果トランジスタを含んでいる。他の実施形態は、ゲート層と；誘電表面処理層と；ゲート層と誘電表面処理層の間に配置された誘電層と；電気的にパーコレーティングして、パーフォレートされたソース層であって、誘電表面処理層がソース層と誘電層の間に配置されたソース層と；ドレイン層と；ソース層とドレイン層の間に配置され、ソース層の少なくとも一部分および誘電表面処理層の少なくとも一部分と接触する半導体チャネル層であって、ソース層と半導体チャネル層がゲート電圧を調整可能な電荷注入障壁を形成する半導体チャネル層と、を具えるアンバイポーラ垂直電界効果トランジスタを含んでいる。
【００５１】
半導体チャネル層は、半導体チャネル層を通って延在し、ソース層及びドレイン層の双方と接触して半導体チャネル層内に高いキャリア移動度のチャネルを形成する単一の結晶粒を具えうる。半導体チャネル層は、他の結晶粒と相互接続し、半導体チャネル層を通って延在して記ソース層とドレイン層を接続する高いキャリア移動度のチャネルを形成する結晶粒を具えうる。半導体チャネル層は、複数の結晶化ｐ型半導体、複数の結晶化ｎ型半導体、および／または半導体チャネル層の形態を変化させる非晶質材料を具えうる。
【００５２】
半導体チャネル層はｐチャネル有機半導体とｎチャネル有機半導体の混合物を具えてもよく、ｐチャネル有機半導体はソース層の材料のフェルミ準位下２ｅＶ内のＨＯＭＯ準位を有し、ｎチャネル有機半導体はソース層の材料のフェルミ準位超２ｅＶ内のＬＵＭＯ準位を有する。半導体チャネル層は、離散領域を形成するｐチャネル有機半導体とｎチャネル有機半導体を有する相分離構造を具えうる。ｐチャネル有機半導体の離散領域は、ソース層とドレイン層との間で正孔を輸送するための移動度が高い経路を形成することができる。ｎチャネル有機半導体の離散領域は、ソース層とドレイン層との間で電子を輸送するための移動度が高い経路を形成することができる。
【００５３】
半導体チャネル層は、ソース層からの正孔注入を受容可能なＨＯＭＯ準位と、同一のソース層からの電子注入を受容可能なＬＵＭＯ準位とを有する、バンドギャップが狭い有機半導体を具えうる。ゲート層は高濃度にドープされたｐ型シリコンを含んでもよく、半導体チャネル層は、ポリ（９、９−ジオクチル−フルオレン−ｃｏ−Ｎ−（４−ブチルフェニル）−ジフェニルアミン）（ＴＦＢ）と［６、６］−フェニル−Ｃ６１−酪酸メチルエステル（ＰＣＢＭ）の混合物を含んでもよい。他の実施形態では、半導体チャネル層は、例えば、１、３、５−トリアリルベンゼン中核を有する化合物、縮合複素環芳香族化合物、大環状分子、Ｎ、Ｎ、Ｎ’、Ｎ’−テトラアリールベンジジン、オリゴアリーレンビニレン、オリゴフルオレン、オリゴチオフェン及びそれらの類似化合物、フェニレン−チエニレンオリゴマー、多環芳香族化合物、スピロ化合物、テトラチアフルバレンの派生物、又はトリス（オリゴアリーレニル）アミンといったｐ型小分子有機半導体を含みうる。幾つかの実施形態では、半導体チャネル層は、例えば、フラーレンベースの化合物、フッ素化材料、及び類似化合物、またはナフタリンおよびペリレンベースの化合物といったｎ型小分子有機半導体を含みうる。他の実施形態では、半導体チャネル層は、ｐ型ポリマの有機半導体、ｎ型ポリマの有機半導体、またはアンバイポーラ有機半導体を含みうる。
【００５４】
ｐ型小分子有機半導体は：ａ）例えば、１、３、５−トリス（５”−デシル−２、２’：５’、２”−ターチエン−５−イル）ベンゼン等の１、３、５−トリアリルベンゼン中核を有する化合物；ｂ）例えば、ビス（ジチエノチオフェン）（ＢＤＴ）、２、６−ジフェニルジチエノ［３、２−ｂ：２’、３’−ｄ］チオフェン（ＤＰｈ−ＤＴＴ）、５、５’−ビス−ビフェニル−ジチエノ［３、２−ｂ：２’、３’−ｄ］チオフェン（ＢＰＤＴＴ）、２、５−ビス（４−ビフェニルイル）−チエノ［３、２−ｂ］チオフェン（ＢＰＴＴ）、２、５−ビス−（９Ｈ−フルオレン−２−イル）−チエノ［３、２−ｂ］チオフェン（ＢＦＴＴ）、ジナフト［２、３−ｂ：２’、３’−ｆ］チエノ［３、２−ｂ］チオフェン（ＤＮＴＴ）、ジアントラ［２、３−ｂ：２’、３’−ｆ］チエノ［３、２−ｂ］チオフェン（ＤＡＴＴ）、２、７−ジフェニル［１］ベンゾチエノ［３、２−ｂ］［１］ベンゾチオフェン（ＤＰｈ−ＢＴＢＴ）、２、７−ジオクチル［１］ベンゾチエノ［３、２−ｂ］［１］ベンゾチオフェン（Ｃ８−ＢＴＢＴ）、ジベンゾ［ｄ、ｄ’］チエノ［３、２−ｂ；４、５−ｂ’］ジチオフェン（ＤＢＴＤＴ）、ジチエノ［２、３−ｄ：２’、３’−ｄ’］チエノ［３、２−ｂ：４、５−ｂ’］ジチオフェン（ペンタチエノアセン、ＰＴＡ）、ベンゾ環付加ペンタチエノアセン（ｆ−Ｂ５ＴＢ）、及びビス（ベンゾ［４、５］−チエノ）［２、３−ｂ：３’、２’−ｄ］チオフェン等の縮合複素環芳香族化合物；ｃ）例えば、酸化チタンフタロシアニン（ＴｉＯＰｃ）、及びＰｔ（ＩＩ）オクタエチルポルフィン（ＰｔＯＥＰ）等の大環状分子；ｄ）例えば、Ｎ、Ｎ’−ビス（ナフタリン−１−イル）−Ｎ、Ｎ’−ビス（フェニル）−ベンジジン（ＮＰＢ）、及びＮ、Ｎ’−ビス（３−メチルフェニル）−Ｎ、Ｎ’−ビス（フェニル）−ベンジジン（ＴＰＤ）等のＮ、Ｎ、Ｎ’、Ｎ’−テトラアリールベンジジン；ｅ）オリゴチエニレンビニレン、及び１、４−ビス（ビニレン−（Ｎ−ヘキシル−２−カルバゾール））フェニレン（ＣＰＣ）、Ｎ−メチル−２、７−ビス（ビニレン−（７−ヘキシル−Ｎ−メチル−２−カルバゾール））カルバゾール（ＲＣＣＣＲ）等のオリゴアリーレンビニレン；ｆ）例えば、Ｆ（ＭＢ）１０Ｆ（ＥＨ）２、Ｆ（Ｐｒ）５Ｆ（ＭＢ）２等のオリゴフルオレン；ｇ）例えば、５、５’’’’’−ジヘキシル−２、２’：５’、２’’：５’’、２’’’：５’’’、２’’’’：５’’’’、２’’’’’−セキシチオフェン、５、５’−ビス−（７−シクロヘキシル−９Ｈ−フルオリン−２−イル）−２、２’−ビチオフェン（ＣＨＦＴＴＦ）、５、５’’’−ジシクロヘキシル−［２、２’；５’、２’’；５’’、２’’’］クォーター−チオフェン（ＣＨ４Ｔ）、ｐ−キンキフェニル（ｐ−５Ｐ）、及びｐ−セキシフェニル（ｐ−６Ｐ）等のオリゴチオフェン及びそれらの類似化合物；ｈ）例えば、５、５’−ジ（ビフェニル−４−イル）−２、２’−ビチオフェン（ＢＰ２Ｔ）、５、５’−ジ（９Ｈ−フルオリン−２−イル）−２、２’−ビチオフェン（ＦＴＴＦ）、５、５’−ビス（７−ヘキシル−９Ｈ−フルオリン−２−イル）−２、２’−ビチオフェン（ＤＨ−ＦＴＴＦ）、α、ω−ビス（ビフェニル−４−イル）−テルチオフェン（ＢＰ３Ｔ）、及び５、５’−ビス（７−ドデシル−９Ｈ−フルオリン−２−イル）−２、２’−ビチオフェン（Ｄｄｏｄｅｃ−ＦＴＴＦ）等のフェニレン−チエニレンオリゴマー；ｉ）例えば、６、１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ−ペンタセン）、アントラ［２、３−ｂ：６、７−ｂ’］ジチオフェン（ＡＤＴ）、５、１２−ジフェニルテトラセン（ＤＰＴ）、ペンタセン、６、１３−ジフェニルペンタセン、及び６、１３−ジクロロペンタセン（ＤＣＰ）、５、６、１１、１２−テトラフェニルテトラセン（ルブレン）等の多環芳香族化合物；ｊ）例えば、２、２’、７、７’−テトラキス（Ｎ、Ｎ−ジフェニルアミノ）−９、９−スピロビフルオレン（スピロ−ＴＡＤ）、及び２、２’、７、７’−テトラキス［Ｎ−ナフタレニル（フェニル）−アミノ］−９、９−スピロビフルオレン（スピロ−２ＮＰＢ）等のスピロ化合物；ｋ）例えば、テトラメチルテトラセレナフルバレン（ＴＭＴＳＦ）、ジチオフェン−テトラチアフルバレン（ＤＴ−ＴＴＦ）、及びジベンゾ−テトラチアフルバレン（ＤＢ−ＴＴＦ）等のテトラチアフルバレンの派生物；および、ｌ）例えば、トリス（４−（チオフェン−２−イル）フェニル）アミン（ＴＴＰＡ）、トリス（４−（５−フェニルチオフェン−２−イル）フェニル）アミン（ＴＰＴＰＡ）、トリス（９、９−ジメチルフルオレン−２−イル）アミン（ＴＦｌＡ）、トリス［４−（２−セレニル）フェニル］アミン（ＴＳｅＰＡ）、及び９、９−ビス［４−（Ｎ、Ｎ−ビス−ナフタリン−２−ｙｌ−アミノ）フェニル］−９Ｈ−フルオレン（ＮＰＡＰＦ）等のトリス（オリゴアリーレニル）アミンを含みうるが、これらに限定はされない。
【００５５】
ｐ型ポリマ有機半導体は、ポリ［（９、９−ジ−ｎ−オクチルフルオレニル−２、７−ジイル）−ａｌｔ−２、２’−ビチオフェン−５、５’−ジイル）］（Ｆ８Ｔ２）；ポリ［ビス（３−ドデシル−２−チエニル）−２、２’−ジチオフェン−５、５’−ジイル］（ＰＱＴ−１２）；ポリ［２、５−ビス（３−ドデシルチオフェン−２−イル）チエノ［３、２−ｂ］チオフェン］（ＰＢＴＴＴ−１２）；ＰＢＴＴＴ−１４、ＰＢＴＴＴ−１６；ポリ［（５、６−ジヒドロ−５−オクチル−４、６−ジオキソ−４Ｈ−チエノ［３、４−Ｃ］ピロール−１、３−ジイル）｛４、８−ビス［（２−ブチルオクチル）オキシ］ベンゾ［１、２−ｂ：４、５−ｂ’］ジチオフェン−２、６−ジイル｝］（ＰＢＤＴＢＯ−ＴＰＤＯ）；ポリ［Ｎ−９’−ヘプタデカニル−２、７−カルバゾール−ａｌｔ−５、５−（４’、７’−ジ−２−チエニル−２’、１’、３’−ベンゾチアジアゾール）］；ポリ［［９−（１−オクチルノニル）−９Ｈ−カルバゾール−２、７−ジイル］−２、５−チオフェンジイル−２、１、３−ベンゾチアジアゾール−４、７−ジイル−２、５−チオフェンジイル］（ＰＣＤＴＢＴ）；ポリ［ビス（４−フェニル）（２、４、６−トリメチルフェニル）アミン］（ＰＴＡＡ）；ポリ［（９、９−ジオクチルフルオレニル−２、７−ジイル）−ｃｏ−ビチオフェン］；ポリ（３−ドデシルチオフェン−２、５−ジイル）；ポリ［２−メトキシ−５−（３’、７’−ジメチルオクチルオキシ）−１、４−フェニレンビニレン］；ポリ［（９、９−ジオクチルフルオレニル−２、７−ジイル）−ｃｏ−（４、４’−（Ｎ−（４−ｓｅｃ−ブチルフェニル）ジフェニルアミン）］（ＴＦＢ）；及びポリ［Ｎ、Ｎ’−ビス（４−ブチルフェニル）−Ｎ、Ｎ’−ビス（フェニル）−ベンジジン］（ポリ−ＴＰＤ）を含みうるが、これらに限定はされない。
【００５６】
ｎ型小分子有機半導体は：ａ）例えば、フラーレン−Ｃ６０、フラーレン−Ｃ７０、フラーレン−Ｃ８４、（６、６）−フェニル−Ｃ６１酪酸メチルエステル（ＰＣＢＭ）、インデン−Ｃ６０ビス付加体（ＩＣＢＡ）、及びＣ６０、Ｎ、Ｎ、Ｎ−トリメチル−１−（２、３、４−トリス（２−（２−メトキシエトキシ）エトキシ）フェニル）メタンアミニウムモノ付加体（ＰｒＣ６０ＭＡ）といったフラーレンベースの化合物；ｂ）例えば、銅（ＩＩ）１、２、３、４、８、９、１０、１１、１５、１６、１７、１８、２２、２３、２４、２５−ヘキサデカフルオロ−２９Ｈ、３１Ｈ−フタロシアニン（Ｆ１６ＣｕＰｃ）、５、５’−ビス（（５−ペルフルオロヘキシル）チオフェン−２−イル）−２、２’−ビチオフェン（ＤＦＨ−４Ｔ）、ペルフルオロペンタセン、及び２、７−［ビス−（５−ペルフルオロヘキシルカルボニルチエン−２−イル）］−４Ｈ−シクロペンタ［２、１−ｂ：３、４−ｂ’］−ジチオフェン−４−オン（ＤＦＨＣＯ−４ＴＣＯ）といったフッ素化材料および類似化合物；及び、ｃ）例えば、ビスベンゾイミダゾ［２、１−ａ：１’、２−ｂ’］アントラ［２、１、９−ｄｅｆ：６、５、１０−ｄ’ｅ’ｆ’］ジイソキノリン−１０、２１−ジオン（ＰＴＣＢＩ）、３、４、９、１０−ペリレンテトラカルボン酸ジイミド（ＰＴＣＤＩ）、１、４、５、８−ナフタレンテトラカルボキシジアンヒドリド（ＮＴＤＡ）、Ｎ、Ｎ’−ビス［２−（２、４−ジクロロ−フェニル）−エチル］−３、４、９、１０−ペリレンジカルボキシイミド（２、４ＣｌＰＥＰＴＣ）、Ｎ、Ｎ’−ジオクチル−３、４、９、１０−ペリレンジカルボキシイミド（ＰＴＣＤＩ−Ｃ８）、及びジインデノ［１、２、３−ｃｄ；１’、２’、３’−ｌｍ］ペリレン（ＤＩＰ）等のナフタリン及びペリレンベースの化合物を含みうるが、これらに限定はされない。
【００５７】
Ｎ型ポリマ有機半導体は：（ベンズイミダゾベンゾフェナントロリン）；ポリ（２、５−ジ（３、７−ジメチルオクチルオキシ）シアノテレフタリリデン）；ポリ（５−（３、７−ジメチルオクチルオキシ）−２−メトキシ−シアノテレフタリリデン）；及びポリ｛［Ｎ、Ｎ’−ビス（２−オクチルドデシル）−ナフタリン−１、４、５、８−ビス（ジカルボキシイミド）−２、６−ジイル］−ａｌｔ−５、５’−（２、２’−ビチオフェン ）｝（Ｐ（ＮＤＩ２ＯＤ−Ｔ２）を含みうるが、これらに限定はされない。
【００５８】
アンバイポーラ電荷輸送有機半導体は：９−（１、３−ジチオール−２−イリデン）チオキサンテン−Ｃ６０ｄｉａｄ；オリゴチオフェン／フラーレントライアド（２：１６Ｔ−２Ｃ６０）；ポリ（３、９−ジ−ｔｅｒｔ−ブチルインデノ［１、２−ｂ］フルオレン）（ＰＩＦ）；及び燕尾形のクアテリレンテトラカルボキシジイミド（ＳＷＱＤＩ）を含みうるが、これらに限定はされない。正孔及び電子双方の効率的な注入を実現することができる特定の状況下で、ｐ型またはｎ型の種類に関して前述した材料をアンバイポーラ電荷輸送材料として利用してもよい。
【００５９】
アンバイポーラ垂直電界効果トランジスタでは、ショットキー障壁をドレイン層と半導体チャネル層の間に形成し、ドレイン層からチャネル層への正孔及び電子双方の注入を防ぐことができる。ゲート層を基板上に形成してもよい。ドレイン層を基板上に形成してもよい。半導体チャネル層はソース層とドレイン層の間に延びる複数のキャリア経路を含む相分離構造を具えてもよく、それぞれの経路はｐチャネル有機半導体又はｎチャネル有機半導体を具えている。
【００６０】
インバータは、背中合わせに接続された２つのアンバイポーラ垂直電界効果トランジスタを具えうる。２つのアンバイポーラ垂直電界効果トランジスタは、半導体チャネル層への正孔及び電子双方の注入に対して非注入のドレイン層を具えうる。２つのアンバイポーラ垂直電界効果トランジスタの第１のトランジスタは、半導体チャネル層への正孔注入に対して非注入のドレイン層を具え、２つのアンバイポーラ垂直電界効果トランジスタの第２のトランジスタは、半導体チャネル層への電子注入に対して非注入のドレイン層を具えうる。２つのアンバイポーラ垂直電界効果トランジスタは、大きさが異なる活性領域を具えて、正孔及び電子の移動度の差異を補償するようにすることができる。ゲート層及び誘電層は２つのアンバイポーラ垂直電界効果トランジスタに共通していてもよい。半導体層は２つのアンバイポーラ垂直電界効果トランジスタに共通していてもよい。２つのアンバイポーラ垂直電界効果トランジスタは別個の半導体層を有してもよい。ドレイン層は２つのアンバイポーラ垂直電界効果トランジスタに共通していてもよい。誘電表面処理層は２つのアンバイポーラ垂直電界効果トランジスタに共通していてもよい。
【００６１】
本開示の上記実施形態は単に、本開示の原理を明確に理解するために示された想定される実施例にすぎないことを強調すべきである。本開示の概念および原理から実質的に逸脱することなく、上記実施形態に多くの変更および改変をすることができる。このような改変および変更は全て、本書の本開示の範囲内に含まれ、かつ以下の特許請求の範囲によって保護されることを意図している。
【００６２】
比、濃度、量、及び他の数値データは、本書では範囲形式で表現されていることに留意されたい。このような範囲形式は便宜上および簡潔にするために使用されたものであり、したがって、範囲限度として明示された数値だけでなく、個々の数値及びサブレンジがそれぞれ明示されたかのような範囲内に含まれる全ての個々の数値またはサブレンジを含むものとして、柔軟に解釈すべきことを理解されたい。例示するために、「約０．１％乃至約５％」の濃度範囲は、約０．１重量％乃至約５重量％の明示された濃度だけではなく、示された範囲内の個々の濃度（例えば、１％、２％、３％、及び４％）、およびサブレンジ（例えば、０．５％、１．１％、２．２％、３．３％、及び４．４％）を含むものとして解釈すべきである。用語「約」は、数値の有効数字に応じた従来の丸めを含みうる。さらに、「約‘ｘ’乃至‘ｙ’」という表現は、「約‘ｘ’乃至約‘ｙ’」を含む。  
【図１】
0006313324.tif 000002
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
0006313324.tif 000007
【図５Ｂ】
0006313324.tif 000008
【図５Ｃ】
0006313324.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0006313324.tif 000014
【図１１Ａ】
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【図１１Ｂ】
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【図１２−１】
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【図１２−２】
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【図１３】
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【図１４】
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