(57)【特許請求の範囲】
【請求項１】
繰り返し送信される伝送フレームのシリアルデータからなるビット列を繰り返し受信するデータ受信装置であって、
前記伝送フレームのフレームごとの前記ビット列を逐次格納し、１ビット受信するごとに、前記１ビット受信の期間内に、前記ビット列を、最初から最後まで、一巡するように循環シフトさせ、
フレーム検定部は、前記循環シフトの度に格納されている前記各ビットを個別的に検定し、
前記ビット列の特徴が検出されたとき、正規の前記伝送フレームが検出されたとして、格納された全ての前記ビット列を正規のデータとして確定する、データ受信装置。
【請求項２】
請求項１に記載されたデータ受信装置であって、列車制御用車上装置又は列車制御用地上装置の何れかである、データ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、繰り返し送信されるシリアルデータのビット列からなる伝送フレームを繰り返し受信するデータ受信装置に関する。
【背景技術】
【０００２】
シリアルデータのビット列からなる伝送フレームを伝送するフレーム同期システムにおいて、その信号伝送系が、ノイズ等の侵入し易い系であった場合、広い伝送周波数帯域が確保できず、このため、信号転送速度が遅くなる。また、伝送遅延時間をシステムの許容する時間に設定する必要があるため、電文長を短くせざるを得ず、受信機に十分な情報を伝えることができない。更に、送信機のフレーム送信開始時刻と受信機が通信可能となる時刻は非同期である場合、受信機はフレーム先頭から電文フレームを認識するほかない。このため、先頭が欠けたフレームは認識できず、最大１フレームの無駄な遅延が発生する。
【０００３】
具体例として、ATC信号等の列車制御信号を例にとると、ATC信号をレールに流すことになるため、ノイズが多く、広い伝送周波数帯域が確保できず、転送速度が遅くなる（300bps以下）。また、伝送遅延時間をATCシステムの許容する時間にする必要があるため、電文長を短くせざるを得ず、受信機に十分な情報を伝えることができない。
【０００４】
更に、ATCシステムでは、一般的に送信装置のフレーム送信開始時刻と受信装置が通信可能となる時刻は非同期である。この構成では、受信装置はフレーム先頭から電文フレームを認識するほかない。このため、先頭が欠けたフレームは認識できず、最大１フレームの無駄な遅延が発生する。
【０００５】
特許文献１は、その明細書の記載によれば、ｎビット×ｍフレームのシリアルデータを記憶する各ワードｍビットからなるｎワードのアドレス領域を有し各ワードをアドレシングしてｍビット並列に読み出し書き込みを同一クロック周期内で行うようにしたメモリと、メモリから読み出したｍビットデータの最上位ビットを捨て最下位ビットに新入力ビットを挿入した新ｍビットデータをラッチするレジスタと、レジスタの出力とフレーミングパターンとを比較する比較器と、比較器の比較結果を判定する同期確立判定部とを具備し、新ｍビットデータをフレーミングパターンと比較することにより、ｍフレームの先頭ビットに存在するフレーム同期ビットを検出するようにしたものである。そして、上述した構成によれば、レジスタから出力されたデータがフレーム同期ビットとしてフレーミングパターンと最初の一致を検出するまでの比較動作をｍフレームおきではなく、クロックごとに連続して行えるようにしたことにより、同期未確立状態から同期確立と判定されるまでの時間が短縮される、とされている。
【０００６】
しかし、メモリ、レジスタ、比較器及び同期確立判定部を備える必要があり、構成が複雑になる。
【０００７】
特許文献２は、自動列車制御装置において、通常制御では短縮化されないデータフレームで、データ量の多い制御情報の伝送を可能とし、停止制御情報などの緊急を要する制御情報を短縮フレームで構成し、列車のブレーキ時間を短縮する技術を開示している。しかし、列車のブレーキ時間の短縮という限られた領域に適用されるものであって、一般的適用に向けられたものではない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１２６３６６号公報
【特許文献２】特開２００１−１６３２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、受信開始からフレーム確定までの遅延を、１ビット相当の時間にまで、縮小することができ、システム設計時の最大遅延時間想定を縮小することの可能なデータ受信装置を提供することである。
【００１０】
本発明のもう一つの課題は、トランスポンダシステムのように、地上子と車上子結合時間が短いシステムでも、通信できるフレーム数を多くすることができ、地上子の小型化あるいは、最高通過速度の高速化が可能なデータ受信装置を提供することである。
【課題を解決するための手段】
【００１１】
上述した課題を解決するため、本発明に係るデータ受信装置は、繰り返し送信される伝送フレームのシリアルデータからなるビット列を繰り返し受信するデータ受信装置であって伝送フレームのフレームごとのビット列を逐次格納し、１ビット受信するごとに、１ビット受信の期間内に、ビット列を、最初から最後まで、一巡するように循環シフトさせ、フレーム検定部は、循環シフトの度に格納されている各ビットを個別的に検定し、ビット列の特徴が検出されたとき、正規の伝送フレームが検出されたとして、格納された全てのビット列を正規のデータとして確定する。
【００１２】
上記構成によれば、シリアルデータのビット列からなる伝送フレームを送信する送信側と、データ受信装置とが非同期である一般的な構成において、伝送フレームの先頭が欠けて受信開始した電文も、次の伝送フレームのビットを含めて、１フレーム分のビット数を受信した段階で、伝送フレームの確定ができる。これにより、受信開始から伝送フレーム確定までの遅延を最小限とし、そのバラつきを、１ビット相当の時間に縮小することができ、システム設計時の最大遅延時間想定を縮小することが可能となる。
【００１３】
この利点は、ATC信号をレールに流すことになるためにノイズが多く、広い伝送周波数帯域が確保できず、転送速度が遅くなり、また、伝送遅延時間をシステムの許容する時間にする必要があるために、電文長を短くせざるを得ず、受信機に十分な情報を伝えることができないATCシステムにおいて、それらの問題点解決に寄与できるという点で、極めて有用な効果である。
【００１４】
また、トランスポンダシステムのように、地上子と車上子結合時間が短いシステムで、通信できるフレーム数を多くすることができるため、地上子の小型化あるいは、最高通過速度の高速化が可能となる。
【発明の効果】
【００１５】
以上述べたように、本発明によれば、次のような効果を得ることができる。
（ａ）受信開始からフレーム確定までの遅延を、１ビット相当の時間にまで、縮小することができ、システム設計時の最大遅延時間想定を縮小することの可能なデータ受信装置を提供することができる。
（ｂ）トランスポンダシステムのように、地上子と車上子結合時間が短いシステムでも、通信できるフレーム数を多くすることができ、地上子の小型化あるいは、最高通過速度の高速化が可能なデータ受信装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係るデータ受信装置のブロック図である。
【図２】図１に示したデータ受信装置の動作を示す図である。
【図３】図１に示したデータ受信装置の検定動作を示す図である。
【図４】図１に示したデータ受信装置の動作を示す図である。
【図５】図１に示したデータ受信装置の検定動作を示す図である。
【図６】図１に示したデータ受信装置の検定動作を示す図である。
【発明を実施するための形態】
【００１７】
図１に図示された実施の形態に係るデータ受信装置は、シフトレジスタ１と、フレーム検定部３と、切替部５とを含む。切替部５は、可動接点５１と、第１固定接点５２と、第２固定接点５３とを有している。可動接点５１は、第１固定接点５２と、第２固定接点５３との間で切り替えられるもので、シフトレジスタ１の入力端に導かれている。第１固定接点５２は、当該データ受信装置の入力端子Tinに接続されている。入力端子Tinには、図示しない送信機から繰り返し送信されるシリアルデータのビット列からなる伝送フレームが、繰り返し入力される。
【００１８】
シフトレジスタ１は、伝送フレームに含まれるビット列の全てを逐次格納する。シフトレジスタ１は、伝送フレームに含まれるビット数と等しいか、または、それよりも多いビットを格納し得る。図示のシフトレジスタ１は、データの先入れ先出し (FIFO: First In First Out)のリスト構造で保持するものであってもよいし、先入れ後出し（LIFO：Last In First Out）のリスト構造で保持するものであってもよい。シフトレジスタ１の出力端は、第２固定接点５３に接続されている。この構成により、伝送フレームのビット列に含まれる１ビットを受信するごとに、１ビット受信の期間内に、シフトレジスタ１に格納されたビット列を、最初から最後まで、一巡するように循環シフトさせる。
【００１９】
フレーム検定部３は、循環シフトの間に、シフトレジスタ１に格納されている各ビットを検定する。この検定により、循環シフトによって得られるビット列の特徴から正しい伝送フレームを確定する。伝送フレーム確定の結果は、出力端子Toutから、外部に出力される。
【００２０】
図１では、データ受信装置は、シフトレジスタ１と、フレーム検定部３と、切替部５とを含むハード構成となっているが、これは、本発明の理解に資するためであって、データ受信装置は、CPU（Central Processing Unit）又はMPU（Micro-Processing Unit）を主要素として構成されていて、ソフトウエに従って同様の処理するものであってもよい。
【００２１】
次に、図２〜図６を参照して、図１に示したデータ受信装置の動作を説明する。シリアルデータのビット列からなる伝送フレームを送信する送信側と、データ受信装置は、一般には非同期であるが、図２及び図３は、たまたま、同期した場合を示している。図２（A）は、第１伝送フレームFR1（図３参照）のビット列がシフトレジスタ１に逐次格納され、その格納が完了した直後の状態を示している。格納が完了した直後は、可動接点５１は、第１固定接点５２に接続されている。この例では、伝送フレームに含まれるビット数は８ビットとし、シフトレジスタ１は、伝送フレームに含まれるビット数と等しい８ビットを格納するものとして説明する。
【００２２】
第１伝送フレームFR1の最終ビット「１」がシフトレジスタ１に格納された後、図２（B)に示すように、可動接点５１が、第１固定接点５２から第２固定接点５３に切り替わると、シフトレジスタ１の出力端から、第２固定接点５３から可動接点５１を経て、シフトレジスタ１の入力端に至るリング状の循環回路が形成される。
【００２３】
リング状循環回路の形成により、シフトレジスタ１に格納されているビット列の各ビットを、逐次、循環シフトさせる。例えば、図２（B）に示すように、最先に格納されたビット「０」が、ビット列の最後に循環シフトされ、続いて、図２（C）に示すように、２番目に格納されたビット「１」が、ビット列の最後に循環シフトされる。この循環シフトは、伝送フレームを構成するビット列の次の１ビットが、シフトレジスタ１に入力されるまでの間、シフトレジスタ１に格納されているビット数だけ繰り返される。実施例では、伝送フレーム及びシフトレジスタ１は８ビットであるから、図２（B）〜（D）に示すように、上述した循環シフトは８回実行される。
【００２４】
フレーム検定部３は、上述した循環シフトの度ごとに、シフトレジスタ１に格納されている各ビットを、個別的に検定（検定１〜検定８）する。そして、検定により、循環シフトによって得られるビット列の特徴から伝送フレームを確定する。実施例の場合、伝送フレームのビット列は「１１１０１０１０」であるから、その特徴が検出されたとき、正規の伝送フレームが検出されたとして、フレーム検定部３から出力端子Toutに受信判定が出力される。
【００２５】
図３（D）は、シフトレジスタ１の出力端と入力端との間に循環シフトの回路を持たない場合（比較例とする）の受信判定を示す図で、第１伝送フレームFR1に含まれるビット列を正常に受信したことを前提にし、第１伝送フレームFR1から第２伝送フレームFR2に切り替わる変化をとらえて、受信判定の信号が出力される。受信判定の信号は、第２伝送フレームFR2から第３伝送フレームFR3に切り替わるまで、継続する。
【００２６】
次に、図４及び図５を参照して、シリアルデータのビット列からなる伝送フレームを送信する送信側と、データ受信装置とが非同期となる一般的な場合について説明する。
【００２７】
図４（A）は、第１伝送フレームFR1（図５参照）のビット列がシフトレジスタ１に逐次格納され、その格納が完了した直後の状態を示している。送信側と、データ受信装置とが非同期であるために、データ受信の開始時が、第１伝送フレームFR1の最終ビット「１」がシフトレジスタ１に格納される前に、データ受信装置による検定が開始されたものとする。したがって、第１伝送フレームFR1を構成するビット列のうち、最終ビット「１」が欠けた状態で、検定が開始されることになる。
【００２８】
図４（B)に示すように、可動接点５１が、第１固定接点５２から第２固定接点５３に切り替わると、シフトレジスタ１の出力端から、第２固定接点５３から可動接点５１を経て、シフトレジスタ１の入力端に至るリング状の循環回路が形成され、検定がスタートする。この循環シフト・検定は、図２で説明したとおりであり、伝送フレームを構成するビット列の次の１ビットが、シフトレジスタ１に入力されるまでの間、シフトレジスタ１に格納されたビット数だけ繰り返される。この結果、シフトレジスタ１には、図４（D）に示すように、伝送フレームの特徴であるビット列「１１１０１０１０」が現れる。
【００２９】
フレーム検定部３は、上述した循環シフトの度ごとに、シフトレジスタ１に格納されている各ビットを、個別的に検定する。そして、検定により循環シフトによって得られるビット列の特徴から伝送フレームを確定する。実施例の場合、伝送フレームのビット列は「１１１０１０１０」であるから、その特徴が検出されたとき、図５（C）に示すように、正規の正しい伝送フレームが検出されたとして、フレーム検定部３から出力端子Toutに受信判定が出力される。
【００３０】
図５（D）は、シフトレジスタ１の出力と入力との間に循環シフトの回路を持たない場合（比較例とする）の受信判定を示す図である。図に示すように、データ受信の開始時が、第１伝送フレームFR1の最終ビット「１」より一つ前のビット「１」がシフトレジスタ１に格納された直後に、データ受信装置による検定が開始されたものとすると、この第１伝送フレームFR1の全ビットを検定することができない。次の第２伝送フレームFR2のビット列の全体の受信が完了したときに、はじめて受信判定の出力が生じる。したがって、本発明との対比では、最大、ほぼ、１伝送フレーム分の時間遅れを生じることになる。受信開始からフレーム確定までの遅延を考えた場合には、約２伝送フレーム分の時間遅れΔT21となる。
【００３１】
これに対して、本発明に係るデータ受信装置は、図５（C）に図示されるように、図２及び図３の同期検定の場合との比較において生じる時間遅れΔT12は、循環シフトにおける１ビットシフト分の時間遅れに過ぎない。受信開始からフレーム確定までの遅延を考えた場合でも、ほぼ、伝送フレームのビット列における１ビット入力相当の時間ΔT11にまで、縮小することができ、システム設計時の最大遅延時間想定を縮小することの可能なデータ受信装置を提供することができる。図５（D）との対比では、約１伝送フレーム分に相当する時間ΔT22だけ、短縮される。
【００３２】
次に、伝送フレームのビット列にエラーが生じた場合について、図６を参照して説明する。図６に図示するように、第１伝送フレームFR1及び第２伝送フレームFR2を正常に受信した後、第３伝送フレームFR3において、ビット「１」となるべき第４ビットが、誤りビット「０」（網掛けビット）となった場合、本発明に係るデータ受信装置では、この誤りビット「０」を検定したときに、受信判定は、第３伝送フレームFR3を検定している旨の高レベルの信号から、第３伝送フレームFR3を検定しない旨の低レベル信号となる。そして、循環シフトの操作により、１伝送フレーム分のビット列が検定される遅延時間ΔT13をもって、再度、高レベルの受信判定の信号が出力される。
【００３３】
一方、シフトレジスタ１の出力と入力との間に循環シフト回路を持たない比較例の場合は、図６（D）に示すように、約２伝送フレーム分の遅延時間ΔT23をもって、高レベルの受信判定の信号が出力される。
【００３４】
したがって、本発明に係るデータ受信装置は、ビットエラーが生じた場合も、比較例よりも、約１伝送フレーム分だけ、速く、正規の受信判定を出力することになる。
【００３５】
本発明に係るデータ受信装置は、デジタル伝送方式を採用する自動列車制御装置（ATC : Automatic Train Control）において、ATC信号を、シリアルデータのビット列からなる伝送フレームとして、車上装置（又は地上）から送信し、地上装置（又は車上装置）で受信する場合に、地上装置（又は車上装置）を構成するデータ受信装置として用いることができる。自動列車制御装置では、先に述べたように、ATC信号をレールに流すことになるため、ノイズが多く、広い伝送周波数帯域が確保できず、転送速度が遅くなる。また、伝送遅延時間をATCシステムの許容する時間にする必要があるため、電文長を短くせざるを得ず、受信機に十分な情報を伝えることができない。更に、ATCシステムでは、一般的に送信装置のフレーム送信開始時刻と受信装置が通信可能となる時刻は非同期である。この構成では、受信装置はフレーム先頭から電文フレームを認識するほかない。このため、先頭が欠けたフレームは認識できず、最大１フレームの無駄な遅延が発生する。
【００３６】
本発明に係るデータ受信装置を、自動列車制御装置に用いることにより、受信開始からフレーム確定までの遅延を、１ビット相当の時間にまで、縮小し、システム設計時の最大遅延時間想定を縮小することができるから、上述した自動列車制御装置における問題点を解決することができる。
【００３７】
本発明に係るデータ受信装置は、トランスポンダと組み合わされる車上装置として用いることもできる。トランスポンダを用いたシステムでは、地上子を構成するトランスポンダと車上装置の車上子（アンテナ）との結合時間が短い。このトランスポンダのシステムにおいて、車上装置に本発明に係るデータ受信装置を用いることにより、通信できるフレーム数を多くすることができ、地上子を構成するトランスポンダの小型化、あるいは、最高通過速度の高速化が可能になる。
【符号の説明】
【００３８】
１              シフトレジスタ
３              フレーム検定部
５              切替部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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