(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の主面に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域及び前記ウェル領域と接するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ソース領域及び前記ウェル領域に接するように形成されたゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記ウェル領域及び前記ソース領域に電気的に接続されたソース電極と、
前記ドリフト領域と電気的に接続されたドレイン電極
とを備え、
前記ゲート電極が第１ゲート領域及び第２ゲート領域を有し、
前記第２ゲート領域は第１導電型の半導体材料からなり、
前記第２ゲート領域の少なくとも一部が前記ゲート絶縁膜を介して前記ウェル領域と接し、
前記第１ゲート領域のキャリヤ濃度が、前記第２ゲート領域のキャリヤ濃度より高いことを特徴とする半導体装置。
【請求項２】
前記ソース領域及び前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝を有し、
前記溝の側面に前記ゲート絶縁膜を介して、前記ゲート電極が前記ソース領域と前記ウェル領域と接する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート領域は、第１導電型の半導体材料からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ゲート領域は、金属又は金属と半導体との合金からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１ゲート領域の仕事関数は、前記第２ゲート領域の仕事関数より大きいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２ゲート領域は、前記ゲート絶縁膜を介して前記ドリフト領域と接することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２ゲート領域の不純物濃度は、前記ウェル領域の不純物濃度以下であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
炭化珪素を用いた金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）では、ノイズによる誤動作を防ぐために、ゲート閾値電圧を高くする必要がある。また、導通損失を低減するために、チャネル移動度を大きくする必要がある。しかしながら、ＭＯＳ構造部のゲート絶縁膜と炭化珪素半導体層との界面に高密度の界面準位が発生し、チャネル移動度がバルク移動度に比べて著しく低下する。それに加え、チャネル移動度とゲート閾値電圧はトレードオフの関係になっている。
【０００３】
このトレードオフを改善するために、ゲート電極の材料を、従来一般的に用いられているＮ型多結晶シリコンからＰ型多結晶シリコンに変更することより、ゲート閾値電圧を仕事関数の違いで１Ｖ高くし、且つ、チャネルの不純物の種類及び濃度を調整することにより、チャネル移動度を向上させる手法が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１４６４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゲート電極をＰ型にすると、ゲート抵抗が増加するため、ＭＯＳＦＥＴのスイッチング損失が増加するという問題がある。
【０００６】
上記問題点に鑑み、本発明は、ゲート電極をＰ型としたときと同様にゲート閾値電圧を増加させることができ、且つスイッチング損失を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型のドリフト領域内に形成された第２導電型のウェル領域と、ウェル領域内に形成された第１導電型のソース領域と、ソース領域及びウェル領域と接するゲート絶縁膜と、ゲート絶縁膜を介してソース領域及びウェル領域に接するように形成されたゲート電極とを備え、ゲート電極が第１ゲート領域及び第２ゲート領域を有し、第２ゲート領域は第１導電型の半導体材料からなり、第２ゲート領域の少なくとも一部がゲート絶縁膜を介してウェル領域と接し、第１ゲート領域のキャリヤ濃度が、第２ゲート領域のキャリヤ濃度より高い半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ゲート電極をＰ型としたときと同様にゲート閾値電圧を増加させることができ、且つスイッチング損失を低減することができる半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の一例を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の図１のＡ−Ａ部分のバンド図である。
【図３】本発明の第１の実施形態に係る半導体装置のゲートソース間電圧とゲートソース間容量との関係を表すグラフである。
【図４Ａ】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図４Ｂ】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ａに引き続く工程断面図である。
【図４Ｃ】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ｂに引き続く工程断面図である。
【図４Ｄ】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ｃに引き続く工程断面図である。
【図４Ｅ】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ｄに引き続く工程断面図である。
【図４Ｆ】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ｅに引き続く工程断面図である。
【図５】本発明の第１の実施形態の第１の変形例に係る半導体装置の一例を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図７Ａ】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図７Ｂ】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ａに引き続く工程断面図である。
【図７Ｃ】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ｂに引き続く工程断面図である。
【図７Ｄ】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ｃに引き続く工程断面図である。
【図７Ｅ】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ｄに引き続く工程断面図である。
【図７Ｆ】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ｅに引き続く工程断面図である。
【図８】本発明の第２の実施形態の第１の変形例に係る半導体装置の一例を示す断面図である。
【図９】本発明の第２の実施形態の第２の変形例に係る半導体装置の一例を示す断面図である。
【発明を実施するための形態】
【００１０】
図面を参照して、第１及び第２の実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。
【００１１】
本発明の第１の実施形態に係る半導体装置は、図１に示すように、第１導電型（Ｎ＋型）の半導体基板（炭化珪素基板）１と、炭化珪素基板１の一方の主面に形成された第１導電型（Ｎ型）のドリフト領域２と、ドリフト領域２内に形成された第２導電型（Ｐ型）のウェル領域３と、ウェル領域３内に形成された第１導電型（Ｎ＋型）のソース領域４と、ソース領域４及びウェル領域３と接するゲート絶縁膜７と、ゲート絶縁膜７を介してソース領域４及びウェル領域３に接するように形成されたゲート電極８と、ゲート電極８を被覆する層間絶縁膜９と、ウェル領域３及びソース領域４に電気的に接続されたソース電極１３と、ドリフト領域２と電気的に接続されたドレイン電極１２とを備える。
【００１２】
Ｎ型ドリフト領域２は、例えば炭化珪素エピタキシャル成長層である。ドリフト領域２の不純物濃度は、Ｎ＋型炭化珪素基板１の不純物濃度よりも低く、１×１０１４〜１×１０１８ｃｍ−３程度である。ドリフト領域２の主面側には、Ｐ型ウェル領域３及びＮ＋型ソース領域４が形成されている。ウェル領域３の不純物濃度は１×１０１７ｃｍ−３程度である。ソース領域４の不純物濃度は１×１０２０ｃｍ−３程度である。
【００１３】
炭化珪素基板１の表面上には、ドリフト領域２、ウェル領域３及びソース領域４に接するようにゲート絶縁膜７が形成されている。このゲート絶縁膜７を介して、ドリフト領域２、ウェル領域３及びソース領域４に接するようにゲート電極８が形成されている。
【００１４】
ゲート電極８は、第１ゲート領域８１及び第２ゲート領域８２を有する。第１ゲート領域８１は、第２ゲート領域８２と電気的に接続されている。第１ゲート領域８１は、ゲート絶縁膜７を介してドリフト領域２及びソース領域４と接している。第２ゲート領域８２は、ゲート絶縁膜７を介してウェル領域３と接している。第２ゲート領域８２のキャリヤ濃度は、第１ゲート領域８１のキャリヤ濃度より低い。例えば、第２ゲート領域８２は、第１ゲート領域８１より低い不純物濃度の半導体材料からなる。本発明の第１の実施形態では、第１ゲート領域８１は不純物濃度１×１０２０ｃｍ−３のＮ＋型多結晶シリコンからなり、第２ゲート領域８２は不純物濃度１×１０１６ｃｍ−３のＮ−型多結晶シリコンからなるものとする。
【００１５】
ソース電極１３は、層間絶縁膜９を介してゲート電極８と接し、ソース領域４と電気的に低抵抗でオーミック接続されている。また、ソース電極１３はウェル領域３にも接している。ソース領域４とウェル領域３とは、ソース電極１３を介して同電位をとる。必要に応じて、伝導性をよくするためにソース電極１３は高濃度のＰ型半導体領域（図示省略）を介して、ウェル領域３と接してもよい。Ｎ＋型炭化珪素基板１の裏面には、ドレイン電極１２が電気的に低抵抗でオーミック接続されている。
【００１６】
次に、本発明の第１の実施形態に係る半導体装置の基本的な動作の一例を説明する。
【００１７】
図１に示す半導体装置のオン・オフ動作については、ソース電極１３の電位を基準として、ドレイン電極１２に所定の正の電位を印加した状態でゲート電極８の電位を制御することで、トランジスタとして機能する。即ち、ゲート電極８とソース電極１３間の電圧を所定のゲート閾値電圧以上にするとゲート電極８側面のＰ型ウェル領域３のチャネル部に反転層が形成されるためオン状態となり、ドレイン電極１２からソース電極１３へ電流が流れる。一方、ゲート電極８とソース電極１３間の電圧を所定のゲート閾値電圧以下にすると、反転層が消滅しオフ状態となり、電流が遮断される。この際、ドレインソース間に高い電圧が瞬間的に印加される。これによって、ドリフト領域２に空乏層が形成される。
【００１８】
ゲートソース間電圧が０Ｖの時の、図１にＡ−Ａ線で示すチャネル界面でのバンド図のシミュレーション結果を図２に示す。図２において、Ｅｃは伝導体準位であり、Ｅｆはフェルミ準位であり、Ｅｖは価電子帯準位である。図２に示すように、ウェル領域３のＰ型炭化珪素、第１ゲート領域８１のＮ＋型多結晶シリコン、第２ゲート領域８２のＮ−型多結晶シリコンの不純物準位は同じとなる必要がある。このため、ゲート絶縁膜７と第２ゲート領域８１の界面では、バンドが曲げられ、第２ゲート領域８２の不純物準位は価電子帯に近い配置になる。このため、ゲート絶縁膜７界面付近の第２ゲート領域８１はＰ型とみなすことができ、ゲート閾値電圧はＮ型ゲート電極より１Ｖ大きくなる。
【００１９】
また、特許文献１に記載の完全Ｐ＋型多結晶シリコンのゲート電極と比較して、第１ゲート領域８１がＮ＋型多結晶シリコンからなり、ゲート抵抗が小さくなるので、スイッチング損失の低減ができる。また、バンド曲がりによって、Ｎ−型第２ゲート領域８２に空乏層が広がる。このため、ゲートソース間容量を低減することができる。
【００２０】
図３は、ゲートソース間電圧とゲートソース間容量の関係のシミュレーション結果である。図３中の実線は本発明の第１の実施形態に係る半導体装置であり、第１ゲート領域８１がＮ−型多結晶シリコンからなり、第２ゲート領域８２がＮ＋型多結晶シリコンからなるものである。一方、図３中の破線は比較例であって、第１ゲート領域及び第２ゲート領域がいずれもＮ−型多結晶シリコンからなる従来の完全Ｎ型多結晶シリコンゲートのＭＯＳＦＥＴである。図３から、本発明のゲートソース間容量が、比較例よりも低くなっていることが分かる。また、同じ原理で、完全Ｐ型多結晶シリコンゲートのＭＯＳＦＥＴと比べても、ゲートソース間容量が低くなる（図示省略）。
【００２１】
また、本発明の第１の実施形態では、ウェル領域３の不純物濃度を１×１０１７ｃｍ−３とし、第２ゲート領域８２の不純物濃度をウェル領域３の不純物濃度よりも低い１×１０１６ｃｍ−３としているが、この２つの濃度関係で、ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが変わる。特に、曲がる量は最終的に第１ゲート領域８１とウェル領域３の不純物準位で決まる。
【００２２】
図２のバンド図から分かるように、バンドの曲がりは、ウェル領域３とゲート絶縁膜７間で起こる曲がりと、ゲート絶縁膜７と第２ゲート領域８２で起こる曲がりで構成されている。第２ゲート領域８２の不純物濃度がウェル領域３の不純物濃度より低い場合は、ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが大きく、ウェル領域３とゲート絶縁膜７側のバンド曲がりが小さくなる。逆に、第２ゲート領域８２の不純物濃度がウェル領域３の不純物濃度より高い場合は、ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが小さく、ウェル領域３とゲート絶縁膜７側のバンド曲がりが大きくなる。
【００２３】
ゲートソース間容量はゲート絶縁膜７の容量と第２ゲート領域８２の空乏層容量の直接容量であり、空乏層が大きいとゲートソース間容量が小さい。ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが大きければ、第２ゲート領域８２の空乏層が広く容量が小さい。即ち、第２ゲート領域８２の不純物濃度が、ウェル領域３の不純物濃度以下の場合、ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが大きいため、ゲートソース間容量が低く、スイッチング損失を更に低減することができる。
【００２４】
以上説明したように、本発明の第１の実施形態に係る半導体装置によれば、ゲート電極８の第２ゲート領域８２が第１ゲート領域８１より低いキャリヤ濃度（不純物濃度）の半導体材料からなり、且つゲート絶縁膜７を介してウェル領域３に接している。ＭＯＳＦＥＴのゲート閾値電圧は、ウェル領域３とゲート電極８間のフラットバンド電圧に影響される。フラットバンド電圧はウェル領域３とゲート電極８間のバンド曲がりで決まる。熱平衡状態ではウェル領域３と第１ゲート領域８１の不純物準位は同じレベルになる。このため、ウェル領域３と第１ゲート領域８１の間の第２ゲート領域８２はこれに合わせて、バンドが曲がる。このため、第２ゲート領域８２の導電型によらずに、ゲート絶縁膜７界面付近ではウェル領域３と同じ不純物準位になる。これによって、フラットバンド電圧は小さい。ウェル領域３を反転させるには従来の高い不純物濃度のゲートと比べて、高いゲートソース間電圧が必要になる。このため、ゲート閾値を高くすることができる。
【００２５】
また、ゲート絶縁膜７界面付近での第２ゲート領域８２の不純物準位はウェル領域３の不純物準位と揃うため、第２ゲート領域８２のバンドが曲げられ、第２ゲート領域８２に空乏層が広がる。このため、ゲートソース間容量を低減することができ、スイッチング損失を低減することができる。したがって、ゲート閾値が高く、且つスイッチング損が小さい半導体装置を提供することができる。
【００２６】
また、第１ゲート領域８１が第１導電型（Ｎ型）の半導体材料からなることにより、第２導電型（Ｐ型）ウェル領域３と第１ゲート領域８１の不純物準位が揃う必要がある。第１ゲート領域８１とウェル領域３に挟まれる第２ゲート領域８２においては、ゲート絶縁膜７付近はウェル領域３と同じ不純物準位となる。第１ゲート領域８１付近は第１ゲート領域８１の不純物準位となる。このため、第１ゲート領域８１とウェル領域３は異なる導電型の場合、第２ゲート領域８２のバンド曲がりが大きい。したがって、第２ゲート領域８２は空乏層が大きくなり、ゲートソース間容量が小さく、低いスイッチング損失の半導体装置を提供することができる。
【００２７】
また、第２ゲート領域８２を第１導電型（Ｎ型）にすることで、ゲートソース間電圧が０Ｖの場合に、第２ゲート領域８２の不純物準位はウェル領域３の不純物準位と同じでなければいけないため、バンドが曲げられ、空乏層が広がっている。このため、低いゲートソース間電圧においても、第２ゲート領域８２が第２導電型（Ｐ型）の場合よりゲートソース間容量が小さく、低いスイッチング損失の半導体装置を提供することができる。
【００２８】
また、第２ゲート領域８２の不純物濃度を、ウェル領域３の不純物濃度以下にすることで、ゲートソース間電圧が０Ｖの場合、第２ゲート領域８２に空乏層がより大きく広がる。このため、更に低いゲートソース間、又はゲートドレイン間容量を実現でき、更に低いスイッチング損失の半導体装置を提供することができる。
【００２９】
次に、図４Ａ〜図４Ｆを用いて、本発明の第１の実施形態に係る半導体装置の製造方法の一例を説明する。
【００３０】
まず、図４Ａに示すように、Ｎ＋型炭化珪素基板１上にＮ−型炭化珪素エピタキシャル層からなるドリフト領域２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。Ｎ＋型炭化珪素基板１は数十から数百μｍ程度の厚みを持つ。Ｎ−型のドリフト領域２は、例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが数μｍ〜数十μｍとして形成される。
【００３１】
次に、図４Ｂに示すように、ドリフト領域２にイオン注入によってＰ型ウェル領域３及びＮ＋型ソース領域４を形成する。具体的には、イオン注入領域をパターニングするために、熱化学気相成長（熱ＣＶＤ）法やプラズマＣＶＤ法等を用いて、ドリフト領域２上にシリコン酸化膜等のマスク材を形成してもよい。次に、一般的なフォトリソグラフィー法等を用いて、マスク材上にレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。
【００３２】
マスク材をマスクにして、Ｐ型及びＮ型不純物をイオン注入し、Ｐ型ウェル領域３及びＮ＋型ソース領域４を形成する。Ｐ型不純物としてはアルミニウム（Ａｌ）やボロン（Ｂ）を用いることができ、Ｎ型不純物としては窒素（Ｎ）を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェトエッチングによって除去する。次にイオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。例えば、ウェル領域３の不純物濃度が１×１０１７ｃｍ−３、ソース領域４の不純物濃度が１×１０２０ｃｍ−３となるように形成するのが好適である。
【００３３】
次に、図４Ｃに示すように、ドリフト領域２上にゲート絶縁膜７を形成する。この工程においては熱酸化法でも、堆積法でもよい。例えば熱酸化の場合、基体を酸素雰囲気中に、温度を１１００℃程度に加熱することで、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜７の厚さは数十ｎｍが好ましい。ゲート絶縁膜７を形成後、Ｐ型ウェル領域３とゲート絶縁膜７界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行ってもよい。
【００３４】
次に、ゲート絶縁膜７上にゲート電極８を形成する。まず、図４Ｄに示すように、ゲート絶縁膜７上に、ゲート絶縁膜７を介してウェル領域３と接するように第２ゲート領域８２を形成する。ここでは一例として、Ｎ−型多結晶シリコンで第２ゲート領域８２を形成する。多結晶シリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ＰＣｌ３ガスを堆積中に導入することで、多結晶シリコンをＮ型にすることができる。また、ＰＣｌ３の流量比で多結晶の不純物濃度を制御が可能で、ここでは１×１０１６ｃｍ−３が好適である。次に、Ｎ−型多結晶シリコン上にレジストを塗布し、一般的なフォトリソグラフィー法を用いてレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、反応性イオンエッチング等のドライエッチングを用いて、Ｎ−型多結晶シリコンをエッチングする。
【００３５】
次に、図４Ｅに示すように、ゲート絶縁膜７上に、第２ゲート領域８２を覆うように第１ゲート領域８１を形成する。第１ゲート領域８１は、第２ゲート領域８２と同じ方法で形成することができる。例えば、第１ゲート領域８１はＮ＋多結晶シリコンからなり、不純物濃度が１×１０２０ｃｍ−３であることが好ましい。この結果、第１ゲート領域８１及び第２ゲート領域８２を有するゲート電極８が形成される。
【００３６】
次に、ゲート電極８を覆うように層間絶縁膜９を形成する。層間絶縁膜９としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜９を堆積後、一般的なフォトリソグラフィー法等を用いて、層間絶縁膜９上にレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。このエッチングでは、層間絶縁膜９と、基板表面に露出しているゲート絶縁膜７とを同時に除去する。除去後の断面構造を図４Ｆで示す。
【００３７】
次に、ソース電極１３及びドレイン電極１２を形成する。ソース電極１３は、Ｐ型ウェル領域３及びＮ＋型ソース領域４に電気的に低抵抗でオーミック接続するように形成される。ソース電極１３としてはニッケルシリサイド（ＮｉＳｉ）が好適に用いられるが、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）等の金属でもよい。堆積方法としては蒸着法、スパッタ法、ＣＶＤ法等を用いることができる。更にソース電極１３上にチタンやアルミニウムを積層した積層構造としてもよい。
【００３８】
また、Ｎ＋型炭化珪素基板１の裏面にドレイン電極１２を形成する。例えば、ソース電極１３と同様に、ニッケルをＮ＋型炭化珪素基板１の裏面に堆積する。次に１０００℃程度のアニールを施し炭化珪素（ＳｉＣ）とニッケル（Ｎｉ）を合金化させニッケルシリサイド（ＮｉＳｉ）を形成し、ソース電極１３及びドレイン電極１２を形成する。以上の工程を経て、図１に示す本発明の第１の実施形態の半導体装置が完成する。
【００３９】
（第１の変形例）
本発明の第１の実施形態の第１の変形例に係る半導体装置は、図５に示すように、第２ゲート領域８２がゲート絶縁膜７を介して、ドリフト領域２に接する点が、図１に示した半導体装置と異なる。第１の変形例に係る半導体装置の他の構成は、第１の実施形態と同様である。
【００４０】
第１の変形例に係る半導体装置の動作は、第１の実施形態と同様である。第１の変形例に係る半導体装置の製造方法は、第２ゲート領域８２のエッチング時のレジストマスクパターンを変更する他は、第１の実施形態と同様である。
【００４１】
第１の変形例によれば、第１の実施形態と同様の効果を有する上で、ゲートドレイン間容量の低減も可能となる。具体的には、ゲート絶縁膜７と接するドリフト領域２はソース電極１３と同電位になるときに、ドリフト領域２、ゲート絶縁膜７及び第２ゲート領域８２でＭＯＳキャパシタを構成する。このため、ゲートソース間に正電圧を印加することで、第２ゲート領域８２に空乏層が広がり、ゲートドレイン間容量が低減される。したがって、低いスイッチング損失の半導体装置を提供することができる。
【００４２】
（第２の変形例）
本発明の第１の実施形態の第２の変形例では、第１ゲート領域８１として半導体材料を用いる代わりに、金属又は金属と半導体との合金を用いる場合を説明する。例えば、金属としてはチタン（Ｔｉ）、アルミニウム（Ａｌ）又は白金（Ｐｔ）等の材料を適用することができる。金属と半導体との合金としては、タングステンシリサイド（ＷＳｉ）又はチタンシリサイド（ＴｉＳｉ）等の材料を適用することができる。ここでは一例として、仕事関数の大きいＰｔを第１ゲート領域８１に適用する。第２の変形例に係る半導体装置の他の構成は、第１の実施形態と同様である。
【００４３】
第２の変形例に係る半導体装置の動作方法は、第１の実施形態と同様である。第２の変形例に係る半導体装置の製造方法では、第２ゲート領域８２を形成後、第１ゲート領域８１の形成工程において、金属膜又は金属と半導体との合金膜を堆積する。堆積方法はスパッタやＭＯＣＶＤ等の方法が適用できる。第２の変形例に係る半導体装置の製造方法の他の工程は、第１の実施形態と同様である。
【００４４】
第２の変形例によれば、第１の実施形態と同様の効果を有する上、第１ゲート領域８１は金属又は合金で形成されていることで、ゲート電極８の抵抗をより低減することができ、低いスイッチング損失の半導体装置を提供することができる。
【００４５】
また、第１ゲート領域８１の仕事関数が第２ゲート領域８２の仕事関数より大きいことにより、第２ゲート領域８２のバンド曲がりを大きくできる。このため、第２ゲート領域８２の空乏層ができ、ゲートソース間容量が小さく、低いスイッチング損失の半導体装置を提供することができる。
【００４６】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、図６に示すように、第１導電型（Ｎ＋型）の半導体基板（炭化珪素基板）１と、炭化珪素基板１の一方の主面に形成された第１導電型（Ｎ型）のドリフト領域２と、ドリフト領域２内に形成された第２導電型（Ｐ型）のウェル領域３と、ウェル領域３内に形成された第１導電型（Ｎ＋型）のソース領域４と、ソース領域４及びウェル領域３と接するゲート絶縁膜７と、ゲート絶縁膜７を介してソース領域４及びウェル領域３に接するように形成されたゲート電極８と、ゲート電極８を被覆する層間絶縁膜９と、ウェル領域３及びソース領域４に電気的に接続されたソース電極１３と、ドリフト領域２と電気的に接続されたドレイン電極１２とを備える。
【００４７】
Ｎ型高濃度のＮ＋型炭化珪素基板１の表面上には、炭化珪素からなるＮ型低濃度のドリフト領域２が形成されている。ドリフト領域２の主面側にはＰ型ウェル領域３及びＮ＋型ソース領域４が形成されている。更に、Ｐ型ウェル領域３及びＮ＋型ソース領域４を貫通してドリフト領域２に至るように溝５が形成されている。ドリフト領域２、Ｐ型ウェル領域３及びＮ＋型ソース領域４に接するように、溝５の側面及び底部にゲート絶縁膜７が形成されている。ゲート絶縁膜７を介して溝５の側面及び底部にゲート電極８が形成されている。
【００４８】
ゲート電極８は、第１ゲート領域８１及び第２ゲート領域８２を有する。第２ゲート領域８２は、ゲート絶縁膜７を介してドリフト領域２、ウェル領域３及びソース領域４と接する。第１ゲート領域８１は、第２ゲート領域８２と電気的に接続されている。第１ゲート領域８１は、ゲート絶縁膜７を介してウェル領域３と接する。
【００４９】
ソース電極１３は、層間絶縁膜９を介してゲート電極８と接する。ソース電極１３はソース領域４と電気的に低抵抗でオーミック接続されている。ソース電極１３はウェル領域３とも接する。ソース領域４とウェル領域３とは、ソース電極１３を介して同電位をとる。Ｎ＋型炭化珪素基板１の裏面にはドレイン電極１２が電気的に低抵抗でオーミック接続されている。
【００５０】
本発明の第２の実施形態に係る半導体装置の他の構成は、第１の実施形態と同様である。また、本発明の第２の実施形態に係る半導体装置の動作は、第１の実施形態と同様である。
【００５１】
本発明の第２の実施形態によれば、ゲート電極８の第２ゲート領域８２が第１ゲート領域８１より低濃度の半導体材料からなり、且つゲート絶縁膜７を介してウェル領域３に接している。ＭＯＳＦＥＴのゲート閾値電圧は、ウェル領域３とゲート電極８間のフラットバンド電圧に影響される。フラットバンド電圧はウェル領域３とゲート電極８間のバンド曲がりで決まる。熱平衡状態ではウェル領域３と第１ゲート領域８１の不純物準位は同じレベルになる。このため、ウェル領域３と第１ゲート領域８１の間の第２ゲート領域８２はこれに合わせて、バンドが曲がる。このため、第２ゲート領域８２の導電型によらずに、ゲート絶縁膜７界面付近ではウェル領域３と同じ不純物準位になる。これによって、フラットバンド電圧は小さい。ウェル領域３を反転させるには従来の高い不純物濃度のゲートと比べて、高いゲートソース間電圧が必要になる。このため、ゲート閾値を高くすることができる。
【００５２】
また、ゲート絶縁膜７界面付近での第２ゲート領域８２の不純物準位はウェル領域３の不純物準位と揃うため、第２ゲート領域８２のバンドが曲げられ、第２ゲート領域８２に空乏層が広がる。このため、ゲートソース間容量を低減することができ、スイッチング損失を低減することができる。したがって、ゲート閾値が高く、且つスイッチング損が小さい半導体装置を提供することができる。
【００５３】
また、ゲート電極８はゲート絶縁膜７を介して、溝５の側壁でウェル領域３と接することで、チャネルは溝５の側壁に形成することができる。したがって、半導体素子の小型化が可能となる。
【００５４】
また、第１ゲート領域８１が第１導電型（Ｎ型）の半導体材料からなることにより、第２導電型（Ｐ型）ウェル領域３と第１ゲート領域８１の不純物準位が揃う必要がある。第１ゲート領域８１とウェル領域３に挟まれる第２ゲート領域８２においては、ゲート絶縁膜７付近はウェル領域３と同じ不純物準位となる。第１ゲート領域８１付近は第１ゲート領域８１の不純物準位となる。このため、第１ゲート領域８１とウェル領域３は異なる導電型の場合、第２ゲート領域８２のバンド曲がりが大きい。したがって、第２ゲート領域８２は空乏層が大きくなり、ゲートソース間容量が小さく、低いスイッチング損失の半導体装置を提供することができる。
【００５５】
また、第２ゲート領域８２を第１導電型（Ｎ型）にすることで、ゲートソース間電圧が０Ｖの場合に、第２ゲート領域８２の不純物準位はウェル領域３の不純物準位と同じでなければいけないため、バンドが曲げられ、空乏層が広がっている。このため、低いゲートソース間電圧においても、第２ゲート領域８２が第２導電型（Ｐ型）の場合よりゲートソース間容量が小さく、低いスイッチング損失の半導体装置を提供することができる。
【００５６】
また、第２ゲート領域８２の不純物濃度を、ウェル領域３の不純物濃度以下にすることで、ゲートソース間電圧が０Ｖの場合、第２ゲート領域８２に空乏層がより大きく広がる。このため、更に低いゲートソース間、又はゲートドレイン間容量を実現でき、更に低いスイッチング損失の半導体装置を提供することができる。
【００５７】
次に、図４Ａ、図７Ａ〜図７Ｆを用いて、本発明の第２の実施形態に係る半導体装置の製造方法の一例を説明する。
【００５８】
まず、図４Ａに示すように、Ｎ＋型炭化珪素基板１上にＮ−型炭化珪素エピタキシャル層からなるドリフト領域２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。Ｎ＋型炭化珪素基板１は数十から数百μｍ程度の厚みを持つ。Ｎ−型のドリフト領域２は、例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが数μｍ〜数十μｍとして形成される。
【００５９】
次に、ドリフト領域２にイオン注入によってＰ型ウェル領域３及びＮ＋型ソース領域４を形成する。イオン注入領域をパターニングするために、下記に示す工程によりドリフト領域２上にマスク材を形成してもよい。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次にマスク材上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次にレジストを酸素プラズマや硫酸等で除去する。
【００６０】
マスク材をマスクにして、Ｐ型及びＮ型不純物をイオン注入し、Ｐ型ウェル領域３及びＮ＋型ソース領域４を形成する。Ｐ型不純物としては、アルミやボロンを用いることができる。またＮ型不純物としては窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェトエッチングによって除去する。次にイオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。本工程完了後の断面構造は図７Ａで示す。
【００６１】
次に、図７Ｂに示すように、ドリフト領域２に溝５を形成する。まずＮ＋型ソース領域４上にマスク材１４を形成する。マスク材１４としては図７Ａの工程と同様に、パターニングされた絶縁膜を使用することができる。次にマスク材１４をマスクにして溝５を形成する。溝５を形成する方法としては、ドライエッチング法が好適に用いられる。溝５の深さとしてはＰ型ウェル領域３の深さより深くする必要がある。溝５を形成後、マスク材１４を除去する。例えばマスク材１４がシリコン酸化膜の場合はフッ酸によるウェットエッチングが好適である。
【００６２】
次に、図７Ｃに示すように、ドリフト領域２の上面並びに溝５の側面及び底部を覆うようにゲート絶縁膜７を形成する。この工程においては熱酸化法でも、堆積法でもよい。例として、熱酸化の場合、基体を酸素雰囲気中に、温度を１１００℃程度に加熱することで、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜７を形成後、Ｐ型ウェル領域３とゲート絶縁膜７界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行ってもよい。またゲート絶縁膜７の厚さは数十ｎｍが好ましい。
【００６３】
次に、溝５に埋設されるように、ゲート電極８を形成する。まず第２ゲート領域８２を形成する。ここでは一例として、Ｎ−型多結晶シリコンで第２ゲート領域８２を形成する。多結晶シリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ＰＣｌ３ガスを堆積中に導入することで、多結晶シリコンはＮ型にすることができる。また、ＰＣｌ３の流量比で多結晶の不純物濃度を制御が可能で、ここでは１×１０１６ｃｍ−３が好適である。成膜厚さとしては溝５を埋めない厚さが必要である。次にＮ−型多結晶シリコンをエッチングする。エッチング方法としては、反応性イオンエッチング等のドライエッチングを用いることができる。エッチングの断面図は図７Ｄで示す。
【００６４】
次に、第１ゲート領域８１を形成する。第１ゲート領域８１は第２ゲート領域８２と同じ方法で形成できる。例えば、第１ゲート領域８１はＮ＋多結晶シリコンで、不純物濃度は１×１０２０ｃｍ−３であることが好ましい。第１ゲート領域８１の多結晶シリコンのエッチングを行う。エッチング方法としては、マスク材を用いた選択エッチングが好ましい。マスク材はレジスタが好適である。一例として、このエッチング処理はウェル領域３まで露出させ、これによって後のソース電極１３がソース領域４の側壁でコンタクトが取れるようになる。ゲート電極８のエッチング後の断面構造は図７Ｅに示す。
【００６５】
次に、ゲート電極８を覆うように層間絶縁膜９を形成する。層間絶縁膜９としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。堆積後、層間絶縁膜９上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。このエッチングでは層間絶縁膜９と基板表面にあるゲート絶縁膜７と一緒に除去し、更に、ウェル領域３を露出するまで、エッチングを行うことが好適である。除去後の断面構造は図７Ｆに示す。
【００６６】
次に、ソース電極１３及びドレイン電極１２を形成する。具体的には、Ｐ型ウェル領域３及びＮ＋型ソース領域４に電気的に低抵抗でオーミック接続するようにソース電極１３を形成する。ソース電極１３としてはニッケルシリサイド（ＮｉＳｉ）が好適に用いられるが。コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）等の金属でもよい。堆積方法としては蒸着法、スパッタ法、ＣＶＤ法等を用いることができる。更にソース電極１３上にチタン（Ｔｉ）やアルミニウム（Ａｌ）を積層した積層構造としてもよい。次にＮ＋型炭化珪素基板１裏面に同様にニッケル（Ｎｉ）を堆積する。次に１０００℃程度のアニールを施し炭化珪素（ＳｉＣ）とニッケルを合金化させニッケルシリサイド（Ｎｉ）を形成し、ソース電極１３及びドレイン電極１２を形成する。この結果、図６に示した半導体装置が完成する。
【００６７】
本発明の第２の実施形態に係る半導体装置の製造方法によれば、第２ゲート領域８２を形成するときに、マスクを使用せずに形成することができる。このため、マスクのあわせずれが生じず、高い信頼性の半導体装置を提供することができる。
【００６８】
（第１の変形例）
本発明の第２の実施形態では、図６に示すように、第２ゲート領域８２が溝５の全側壁に接している場合を説明した。本発明の第２の実施形態の第１の変形例として、図８に示すように、第２ゲート領域８２が溝５の側面の一部に接している点が、第２の実施の形態と異なる。第２ゲート領域８２は溝５の側壁において、少なくともウェル領域３と対向して形成すればよく、第２の実施形態と同様の効果がある。また、図示は省略するが、第２ゲート領域８２をウェル領域３及びソース領域４の両方に対向するように形成しても、第２の実施形態と同様の効果を奏する。
【００６９】
（第２の変形例）
第２の実施形態の第２の変形例に係る半導体装置は、図９に示すように、第２ゲート領域８２がゲート絶縁膜７を介して溝５の底部のドリフト領域２と接する点が、図６に示した半導体装置と異なる。
【００７０】
第２の変形例に係る半導体装置の動作方法は、第２の実施形態と同様である。また、第２の変形例に係る半導体装置の製造方法では、第２ゲート領域８２の多結晶シリコンを堆積後、除去せずに、その表面に第１ゲート領域８１の多結晶シリコンを堆積する。その後のエッチングにおいて、溝５の外部の第１ゲート領域８１と第２ゲート領域８２を同時に除去する。
【００７１】
第２の変形例によれば、第２の実施形態と同様の効果を有する上、第２の実施形態と比べて、溝５の底部でゲートドレイン間容量を低減できるので、より低いスイッチング損失の半導体装置を提供することができる。
【００７２】
（その他の実施形態）
上記のように、本発明の第１及び第２の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７３】
例えば、第１及び第２の実施形態において、炭化珪素基板１上に半導体装置を製造する場合を説明したが、炭化珪素基板１に特に限定されず、バンドギャップの広い半導体材料からなる半導体基板上に半導体装置を製造してもよい。バンドギャップの広い半導体材料としては、窒化ガリウム（ＧａＮ）やダイヤモンド、酸化亜鉛（ＺｎＯ）、窒化ガリウムアルミニウム（ＡｌＧａＮ）等が挙げられる。
【００７４】
また、ゲート電極８としてＮ型ポリシリコンを用いて説明したが、Ｐ型ポリシリコンでもよい。また、ゲート電極８としては、他の半導体材料でもよく、金属材料等の他の導電性材料でもよい。例えば、Ｐ型ポリ炭化珪素、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）等が挙げられる。
【００７５】
また、ゲート絶縁膜７としてはシリコン酸化膜を説明したが、シリコン窒化膜でもよく、シリコン酸化膜とシリコン窒化膜との積層構造でもよい。ゲート絶縁膜７がシリコン窒化膜であり、等方性エッチングを行う場合は、１６０℃の熱燐酸による洗浄でエッチングができる。
【符号の説明】
【００７６】
１…半導体基板（炭化珪素基板）
２…ドリフト領域
３…ウェル領域
４…ソース領域
５…溝
７…ゲート絶縁膜
８…ゲート電極
９…層間絶縁膜
１２…ドレイン電極
１３…ソース電極
１４…マスク材
８１…第１ゲート領域
８２…第２ゲート領域
【図１】
0006337725.tif 000002
【図２】
0006337725.tif 000003
【図３】
0006337725.tif 000004
【図４Ａ】
0006337725.tif 000005
【図４Ｂ】
0006337725.tif 000006
【図４Ｃ】
0006337725.tif 000007
【図４Ｄ】
0006337725.tif 000008
【図４Ｅ】
0006337725.tif 000009
【図４Ｆ】
0006337725.tif 000010
【図５】
0006337725.tif 000011
【図６】
0006337725.tif 000012
【図７Ａ】
0006337725.tif 000013
【図７Ｂ】
0006337725.tif 000014
【図７Ｃ】
0006337725.tif 000015
【図７Ｄ】
0006337725.tif 000016
【図７Ｅ】
0006337725.tif 000017
【図７Ｆ】
0006337725.tif 000018
【図８】
0006337725.tif 000019
【図９】
0006337725.tif 000020