(57)【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１電極とオーミック接触した第１導電形の複数の第１半導体層と、
前記第１電極と前記第１半導体層に接触した少なくとも１つ以上の第１領域と、
隣接する前記第１半導体層間に部分的に位置し、前記第１電極とショットキー接触し、かつ前記第１電極と前記第２電極との間に設けられた第１導電形の第２半導体層と、
前記第２半導体層と前記第２電極との間に設けられ、実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも低い第１導電形の第３半導体層と、
前記第３半導体層と前記第２電極との間に設けられ、前記第２電極と接触した第２導電形の第４半導体層と、
前記第３半導体層と前記第２電極との間に設けられ前記第２電極と接触し、実効的な不純物濃度が前記第４半導体層の実効的な不純物濃度よりも高い第２導電形の第５半導体層と、
前記第２電極と前記第５半導体層に接触した少なくとも１つ以上の第２領域と、
を備え、
前記第１電極の上面に平行な方向において、前記第１半導体層の幅は、前記第５半導体層の幅よりも長く、
前記第１領域の面積を総和した面積は、前記第２領域の面積を総和した面積よりも大きい半導体装置。
【請求項２】
前記第５半導体層は、前記第１電極の上面に対して垂直な方向において、前記第１半導体層上に位置する請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
インバータ等の電力変換装置に用いられる半導体装置として、ＭＯＳ（Metal-Oxide-Se
miconductor）トランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲー
トバイポーラトランジスタ）、ダイオードなどがある。ダイオードは、還流用としてＩＧ
ＢＴと逆並列に接続して用いられる。そのため、この場合のダイオードをＦＷＤ（Free W
heeling Diode）という。
【０００３】
電力変換装置の特性改善には、ＭＯＳトランジスタやＩＧＢＴの特性改善と共に、ＦＷ
Ｄの特性、例えば、スイッチング時間、オン電圧及び漏れ電流等の電気的特性の改善が重
要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０９８１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、電気的特性の向上を図ることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極とオーミック接触した第１導電形の複数の第１半導体層と、前記第１電極と前記第１半導体層に接触した少なくとも１つ以上の第１領域と、隣接する前記第１半導体層間に部分的に位置し、前記第１電極とショットキー接触し、かつ前記第１電極と前記第２電極との間に設けられた第１導電形の第２半導体層と、前記第２半導体層と前記第２電極との間に設けられ、実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも低い第１導電形の第３半導体層と、前記第３半導体層と前記第２電極との間に設けられ、前記第２電極と接触した第２導電形の第４半導体層と、前記第３半導体層と前記第２電極との間に設けられ前記第２電極と接触し、実効的な不純物濃度が前記第４半導体層の実効的な不純物濃度よりも高い第２導電形の第５半導体層と、前記第２電極と前記第５半導体層に接触した少なくとも１つ以上の第２領域と、を備え、前記第１電極の上面に平行な方向において、前記第１半導体層の幅は、前記第５半導体層の幅よりも長く、前記第１領域の面積を総和した面積は、前記第２領域の面積を総和した面積よりも大きい半導体装置。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る半導体装置を例示する断面模式図であり、図１（ｂ）は、図１（ａ）に示すＡＡ’線によるカソード電極を除いた平面模式図である。
【図２】金属と半導体とのオーミック接触及びショットキー接触を例示するグラフ図である。
【図３】第１実施形態に係る半導体装置において、図１（ａ）に示す領域Ｂの動作を例示する拡大図である。
【図４】図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体装置において、エネルギーバンドを例示する図である。
【図５】第１実施形態に係る半導体装置の不純物濃度分布と、順方向のバイアスを印加した場合のキャリア分布を例示する模式図である。
【図６】第１実施形態に係る半導体装置の不純物濃度分布と、逆方向のバイアスを印加した場合の過渡状態のキャリア分布を例示するグラフ図である。
【図７】第１実施形態及び後述する比較例に係る半導体装置の２００アンペア（Ａ）の定常導通電流からのスイッチング電流、スイッチング電圧及びスイッチング特性の計算結果を例示するグラフ図である。
【図８】図８（ａ）は、第１実施形態に係る半導体装置のスイッチング損失と順方向電圧の関係を例示するグラフ図であり、図８（ｂ）は、漏れ電流の温度特性を例示するグラフ図である
【図９】図９（ａ）は、第１実施形態の変形例に係る半導体装置を例示する断面模式図であり、図９（ｂ）は、図９（ａ）に示すＡＡ’線によるカソード電極を除いた平面模式図である。
【図１０】第１実施形態の比較例に係る半導体装置を例示する断面図である。
【図１１】図１１（ａ）は、第１実施形態の比較例に係る半導体装置の不純物濃度分布と、順方向のバイアスを印加した場合のキャリア分布を例示するグラフ図であり、図１１（ｂ）は、逆方向のバイアスを印加した場合の過渡状態のキャリア分布を例示するグラフ図である。
【図１２】第２実施形態に係る半導体装置を例示する断面模式図である。
【図１３】図１３（ａ）は、第２実施形態に係る半導体装置において、図１２に示すＡＡ’線によるアノード電極を除いた平面模式図であり、図１３（ｂ）は、図１２に示すＢＢ’線によるカソード電極を除いた平面模式図である。
【図１４】第２実施形態に係る半導体装置の不純物濃度分布と、順方向のバイアスを印加した場合のキャリア分布を例示するグラフ図である。
【図１５】第２実施形態及び比較例に係る半導体装置において、順方向のバイアスを印加した場合の１００Ａ／ｃｍ２程度の定常導通状態におけるキャリア分布の計算結果を例示するグラフ図であり、横軸は、半導体層の厚さ方向の位置を示し、縦軸は、キャリア濃度（ｃｍ−３）を示す。
【図１６】図１６（ａ）は、第２実施形態に係る半導体装置のスイッチング電流を例示するグラフ図であり、図１６（ｂ）は、第１実施形態の比較例に係る半導体装置のスイッチング電流を例示するグラフ図である。
【図１７】第２実施形態の第１変形例に係る半導体装置を例示する断面模式図である。
【図１８】図１８（ａ）は、第２実施形態の第１変形例に係る半導体装置において、図１７に示すＡＡ’線によるアノード電極を除いた平面模式図であり、図１８（ｂ）は、図１７に示すＢＢ’線によるカソード電極を除いた平面模式図である。
【図１９】第２実施形態の第２変形例に係る半導体装置を例示する断面模式図である。
【図２０】図２０（ａ）は、第２実施形態の第２変形例に係る半導体装置において、図１９に示すＡＡ’線によるアノード電極を除いた平面模式図であり、図２０（ｂ）は、図１９に示すＢＢ’線によるカソード電極を除いた平面模式図である。
【図２１】第２実施形態の第３変形例に係る半導体装置を例示する断面模式図である。
【図２２】第３実施形態に係る半導体装置を例示する模式図であり、図２２（ａ）は断面模式図であり、図２２（ｂ）は図２２（ａ）のＢＢ’線の位置での平面模式図である。
【図２３】第３実施形態に係る半導体装置における動作を例示する断面模式図である。
【図２４】第３実施形態の第１変形例に係る半導体装置を例示する模式図であり、図２４（ａ）は断面模式図であり、図２４（ｂ）は図２４（ａ）のＢＢ’線の位置での平面模式図である。
【図２５】第３実施形態の第１変形例に係る半導体装置における動作を例示する断面模式図である。
【図２６】第３実施形態の第２変形例および第３変形例に係る半導体装置を例示する模式図であり、図２６（ａ）は第２変形例の断面模式図であり、図２６（ｂ）は第３変形例の断面模式図である。
【図２７】第３実施形態に係る半導体装置のスイッチング電流および電圧を例示するグラフ図である。
【図２８】図２８（ａ）は、第４実施形態の第１例に係る半導体装置を例示する断面模式図であり、図２８（ｂ）は、第４実施形態の第２例に係る半導体装置を例示する断面模式図である。
【図２９】図２９は、第５実施形態の第１例に係る半導体装置を例示する断面模式図である。
【図３０】図３０（ａ）は、第５実施形態の第２例に係る半導体装置を例示する断面模式図であり、図３０（ｂ）は、第５実施形態の第３例に係る半導体装置を例示する断面模式図である。
【図３１】図３１は、第５実施形態の第４例に係る半導体装置を例示する斜視模式図である。
【図３２】図３２（ａ）は、第６実施形態に係る半導体装置を例示する断面模式図であり、図３２（ｂ）は、第６実施形態の半導体装置の不純物濃度プロファイルを表すグラフである。
【図３３】図３３（ａ）は、第７実施形態の第１例に係る半導体装置を例示する斜視模式図であり、図３３（ｂ）は、第７実施形態の第２例に係る半導体装置を例示する斜視模式図である。
【図３４】図３４は、第８実施形態に係る半導体装置を例示する断面模式図である。
【図３５】図３５は、第９実施形態に係る半導体装置の模式的平面図である。
【図３６】第１０実施形態に係る半導体装置を例示する断面模式図である。
【図３７】図３７（ａ）は、第１０実施形態に係る半導体装置において、図３６に示すＡＡ’線によるゲート電極、ソース電極及び絶縁膜を除いた平面模式図であり、図３７（ｂ）は、図３６に示すＢＢ’線によるドレイン電極を除いた平面模式図である。
【図３８】第１０実施形態の第１変形例及び第２変形例に係る半導体装置を例示する断面模式図である。
【図３９】図３９（ａ）は、第１０実施形態の第１変形例に係る半導体装置において、図３８に示すＡＡ’線によるゲート電極、ソース電極及び絶縁膜を除いた平面模式図であり、図３９（ｂ）は、図３８に示すＢＢ’線によるドレイン電極を除いた平面模式図である。
【図４０】図４０（ａ）は、第１０実施形態の第２変形例に係る半導体装置において、図３８に示すＡＡ’線によるゲート電極、ソース電極及び絶縁膜を除いた平面模式図であり、図４０（ｂ）は、図３８に示すＢＢ’線によるドレイン電極を除いた平面模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。以下の説明では、同一
の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。各
図の実施例は一例であり、技術的に可能な限り各図を複合させた実施例も本実施形態に含
まれる。また、各図においては、その説明の都合上、アノード電極とカソード電極とを表
示しない場合がある。
【０００９】
（第１実施形態）  
先ず、第１実施形態について説明する。
【００１０】
図１（ａ）は、第１実施形態に係る半導体装置を例示する断面模式図であり、図１（ｂ
）は、図１（ａ）に示すＡＡ’線によるカソード電極を除いた平面模式図である。
【００１１】
図１（ａ）に示すように、本実施形態に係る半導体装置１には、カソード電極１１（第
１電極）、ｎ＋カソード層１２（第１半導体層）、ｎカソード層１３（第２半導体層）、
ｎベース層１４（第３半導体層）、ｐ＋アノード層１５（第４半導体層）及びアノード電
極１６（第２電極）が設けられている。ｎ＋カソード層１２、ｎカソード層１３、ｎベー
ス層１４、およびｐ＋アノード層１５は、カソード電極１１とアノード電極１６との間に
設けられている。半導体装置１は、例えば、ダイオードである。ｎ＋カソード層１２、ｎ
カソード層１３、ｎベース層１４及びｐ＋アノード層１５をまとめて、半導体層１０とい
う。
【００１２】
カソード電極１１は、金属、例えば、アルミニウムを含んでいる。カソード電極１１の
形状は、例えば、板状である。カソード電極１１上、例えば、カソード電極１１の板面上
には、複数のｎ＋カソード層１２が、相互に隔離して配置されている。
【００１３】
図１（ｂ）に示すように、各ｎ＋カソード層１２は、例えば、カソード電極１１上にお
いて、一方向に延びた直方体の形状とされている。カソード電極１１における各ｎ＋カソ
ード層１２に接触した領域１１ａ（第１領域）も一方向に延びている。例えば、ｎ＋カソ
ード層１２は、領域１１ａの直上域内、すなわち、領域１１ａの真上の領域内に位置して
いる。この場合には、各ｎ＋カソード層１２の幅Ｗｎ、すなわち、各ｎ＋カソード層１２
の延びた方向と直交する方向の長さは、領域１１ａの幅Ｗｎと等しい。幅Ｗｎは、例えば
、１００マイクロメートル（μｍ）以下である。各ｎ＋カソード層１２の厚さ、すなわち
、各ｎ＋カソード層１２の上端と下端との間の長さは、例えば、５マイクロメートル（μ
ｍ）以下である。
【００１４】
各ｎ＋カソード層１２及び各領域１１ａの間隔は、例えば、５０マイクロメートル（μ
ｍ）以下である。ｎ＋カソード層１２は、半導体、例えば、シリコンを含んでいる。ｎ＋
カソード層１２には、ドナーとなる不純物、例えば、リンが含有されている。ｎ＋カソー
ド層１２の導電形は、ｎ形（第１導電形）である。ｎ＋カソード層１２における実効的な
不純物の表面での濃度、すなわち、表面不純物濃度は、３×１０１７ｃｍ−３よりも高く
、例えば、１×１０１９ｃｍ−３以上である。
【００１５】
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不
純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物
の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺
分を除いた分の濃度をいう。以下、実効的な不純物濃度を単に不純物濃度ともいう。
【００１６】
カソード電極１１とｎ＋カソード層１２とは、オーミック接触を形成している。オーミ
ック接触とは、半導体バルクの抵抗による直列抵抗に比べて無視できるほど小さな接触抵
抗を有する金属と半導体との接触をいう。オーミック接触は、非整流性の接触となってい
る。
【００１７】
図２は、金属と半導体とのオーミック接触及びショットキー接触を例示するグラフ図で
ある。縦軸は、比接触抵抗（Ω・ｃｍ２）を示し、横軸は、不純物濃度（１０−１０ｃｍ
３／２及びｃｍ−３）を示す。実線Ｌ１、Ｌ２、Ｌ３及びＬ４は、理論値を示し、丸印及
び四角印は、実験値を示す。
【００１８】
図２に示すように、半導体における不純物濃度が、３×１０１７ｃｍ−３よりも高い場
合には、金属と半導体とは、オーミック接触となる。半導体装置１において、ｎ＋カソー
ド層１２における実効的な表面不純物濃度は、３×１０１７ｃｍ−３よりも高いので、カ
ソード電極１１とｎ＋カソード層１２とは、オーミック接触となる。
【００１９】
ｎカソード層１３は、ｎ＋カソード層１２及びカソード電極１１上に配置されている。
したがって、ｎカソード層１３は、ｎ＋カソード層１２上に配置された部分１３ａと、カ
ソード電極１１に接触した部分１３ｂとを含んでいる。部分１３ａは、ｎ＋カソード層１
２とアノード電極１６との間に設けられている。部分１３ｂは、カソード電極１１とアノ
ード電極１６との間に設けられている。ｎカソード層１３におけるカソード電極１１に接
した部分の厚さは、数〜数１０マイクロメートル（μｍ）、例えば、１〜２０マイクロメ
ートル（μｍ）、または０．５〜２０μｍである。
【００２０】
ｎカソード層１３は、半導体、例えば、シリコンを含んでいる。ｎカソード層１３には
、ドナーとなる不純物、例えば、リンが含有されている。ｎカソード層１３の導電形は、
ｎ形である。ｎカソード層１３における実効的な表面の不純物濃度は、ｎ＋カソード層１
２における実効的な表面の不純物濃度よりも低い。ｎカソード層１３のカソード電極１１
に接した部分におけるリンの表面濃度は、例えば、３×１０１７ｃｍ−３以下である。カ
ソード電極１１とｎカソード層１３とは、ショットキー接触となっている。ショットキー
接触とは、金属と半導体との接触であって、金属と半導体との間にショットキー障壁を有
するものをいう。ショットキー接触は、整流性の接触となっている。
【００２１】
図２に示すように、半導体における実効的な表面の不純物濃度が、３×１０１７ｃｍ−
３以下の場合には、金属と半導体とは、ショットキー接触となる。本実施形態において、
ｎカソード層１３における実効的な表面不純物濃度は、３×１０１７ｃｍ−３以下である
ので、カソード電極１１とｎカソード層１３とは、ショットキー接触となる。
【００２２】
ｎベース層１４は、ｎカソード層１３上に配置されている。ｎベース層１４は、ｎカソ
ード層１３とアノード電極１６との間に設けられている。ｎベース層１４の厚さは、例え
ば、１０〜５００マイクロメートル（μｍ）であり、素子の耐圧に応じて設計される。ｎ
ベース層１４は、半導体、例えば、シリコンを含んでいる。ｎベース層１４には、ドナー
となる不純物、例えば、リンが含有されている。ｎベース層１４の導電形は、ｎ形である
。ｎベース層１４における実効的な不純物濃度は、ｎカソード層１３における実効的な不
純物濃度よりも低い。
【００２３】
ｐ＋アノード層１５は、ｎベース層１４上に配置されている。ｐ＋アノード層１５は、
ｎベース層１４とアノード電極１６との間に設けられている。ｐ＋アノード層１５の厚さ
は、数〜数１０マイクロメートル（μｍ）、例えば、１〜２０マイクロメートル（μｍ）
である。ｐ＋アノード層１５は、半導体、例えば、シリコンを含んでいる。ｐ＋アノード
層１５には、アクセプターとなる不純物、例えば、ボロンが含有されている。ｐ＋アノー
ド層１５の導電形は、ｐ形（第２導電形）である。ｐ＋アノード層１５における実効的な
不純物の表面濃度は、３×１０１７ｃｍ−３よりも高く、例えば、１×１０１９ｃｍ−３
以上である。
【００２４】
アノード電極１６は、ｐ＋アノード層１５上に配置されている。アノード電極１６は、
金属、例えば、アルミニウムを含んでいる。アノード電極１６の形状は、例えば、板状で
ある。アノード電極１６は、アルミニウムを含み、ｐ＋アノード層１５における実効的な
不純物濃度は、３×１０１７ｃｍ−３よりも高いので、アノード電極１６とｐ＋アノード
層１５とは、オーミック接触となっている。
【００２５】
半導体装置１においては、図１（ａ）及び図１（ｂ）に示す構成が繰り返し配置されて
いる。
【００２６】
次に、本実施形態に係る半導体装置１の動作について説明する。  
アノード電極１６及びカソード電極１１間に、順方向のバイアス、すなわち、カソード
電極１１に対して、アノード電極１６側を正極とする電圧を印加する。ｎカソード層１３
側からｎベース層１４に電子が注入される。ｐアノード層１５側からｎベース層１４に正
孔が注入される。これにより、アノード電極１６及びカソード電極１１間は導通状態とな
る。
【００２７】
図３は、第１実施形態に係る半導体装置において、図１（ａ）に示す領域Ｂの動作を例
示する拡大図である。
【００２８】
図４（ａ）は、第１実施形態に係る半導体装置において、カソード電極１１及びｎカソ
ード層１３のエネルギーバンドを例示する図であり、図４（ｂ）は、ｎ＋カソード層１２
及びｎカソード層１３のエネルギーバンドを例示する図である。
【００２９】
図３に示すように、正孔は、ｐ＋アノード層１５からｎベース層１４に注入される。こ
れにより、正孔電流１９が形成される。
【００３０】
図４（ａ）に示すように、ｎカソード層１３におけるフェルミ準位４２は、価電子帯Ｖ
Ｂと伝導帯ＣＢとの間において、伝導帯ＣＢ側に位置している。カソード電極１１とｎカ
ソード層１３との間にショットキー障壁が形成される。しかし、正孔に対しては、エネル
ギー障壁とはならない。よって、正孔は、ｎベース層１４及びｎカソード層１３を経由し
てカソード電極１１に流れ込み、正孔電流１９を形成する。
【００３１】
図４（ｂ）に示すように、ｎカソード層１３の正孔１３ｈに対して、ｎカソード層１３
とｎ＋カソード層１２との間はエネルギー障壁となる。したがって、正孔１３ｈは、ｎ＋
カソード層１２に流れ込みにくい。よって、ｎカソード層１３における正孔は、ｎ＋カソ
ード層１２上を、横方向、すなわち、カソード電極１１の板面に平行な面内において、一
方向に直交する他方向に移動する。
【００３２】
ｎカソード層１３における正孔の他方向への移動により、ｎ＋カソード層１２上に配置
された部分１３ａが、カソード電極１１に接触した部分１３ｂ、すなわち、カソード電極
１１に対して、正極になるようにバイアスされる。
【００３３】
部分１３ａとカソード電極１１との間に形成されたバイアスによって、ｎ＋カソード層
１２上におけるｎカソード層１３とｎ＋カソード層１２との間のエネルギー障壁は低くな
る。これにより、ｎ＋カソード層１２からｎカソード層１３に電子が注入される。ｎカソ
ード層１３に注入された電子は、電子電流１８を形成する。
【００３４】
図５は、第１実施形態に係る半導体装置の不純物濃度分布と、順方向のバイアスを印加
した場合のキャリア分布を例示する模式図であり、縦軸は、半導体層の厚さ方向の位置を
示し、横軸は、不純物濃度及びキャリア濃度を示す。
【００３５】
図５に示すように、ｎ＋カソード層１２及びｐ＋アノード層１５における不純物濃度は
、ｎカソード層１３及びｎベース層１４における不純物濃度よりも高い。不純物濃度は、
ｎ＋カソード層１２、ｎカソード層１３及びｎベース層１４においては、例えば、リンの
濃度であり、ｐ＋アノード層１５においては、例えば、ボロンの濃度である。ｎ＋カソー
ド層１２における不純物濃度は、ｎ＋カソード層１２の下端で最も高い。ｐ＋アノード層
１５における不純物濃度は、ｐ＋アノード層１５の上端で最も高い。
【００３６】
ｎカソード層１３の不純物濃度は、ｎ＋カソード層１２及びｎベース層１４における不
純物濃度の中間の値となっている。ｎ＋カソード層１２上に配置された部分１３ａにおけ
る不純物濃度は、ｎ＋カソード層１２に接触した部分が最も高い。カソード電極１１に接
触した部分１３ｂにおける不純物濃度は、下端で最も高い。
【００３７】
ｎベース層１４の不純物濃度は、上端で急激に減少する以外は、ほぼ一定の値である。
【００３８】
図５に示すように、順バイアスを印加した場合のキャリア分布２０は、ｎベース層１４
において、ｎベース層１４の不純物濃度よりも高く、ｎ＋カソード層１２の下端及びｐ＋
アノード層１５の上端よりも低い濃度分布を示す。
【００３９】
ｎカソード層１３を設けることにより、ｎ＋カソード層１２からの電子の注入量は低減
する。よって、順バイアスを印加した場合のキャリア分布２０は、後述する比較例に係る
半導体装置のキャリア分布１２０よりも低濃度側に位置する。特に、カソード電極１１側
の値は、著しく低減する。これにより、キャリア分布２０は、後述する比較例のキャリア
分布１２０よりも平坦となる。
【００４０】
図６は、第１実施形態に係る半導体装置の不純物濃度分布と、逆方向のバイアスを印加
した場合の過渡状態のキャリア分布を例示するグラフ図であり、縦軸は、半導体層の厚さ
方向の位置を示し、横軸は、不純物濃度及びキャリア濃度を示す。
【００４１】
図６に示すように、アノード電極１６及びカソード電極１１間に順方向のバイアスを印
加していた状態から、逆方向のバイアス、すなわち、アノード電極１６に対してカソード
電極１１を正に印加した場合には、ｎベース層１４に存在する正孔は、アノード電極１６
側に移動する。ｎベース層１４に存在する電子はカソード電極１１側に移動する。
【００４２】
これにより、ｎベース層１４におけるキャリア分布２０は、カソード電極１１側に後退
する。さらに、ｐ＋アノード層１５とｎベース層１４との界面を起点にして、空乏層がｎ
ベース層１４に拡がる。これにより、半導体装置１におけるアノード電極１６及びカソー
ド電極１１間の導通は遮断される。
【００４３】
次に、本実施形態の効果について説明する。  
本実施形態においては、ｎカソード層１３を、ｎ＋カソード層１２上に配置された部分
１３ａと、カソード電極１１に接触した部分１３ｂとを含むようにしているので、電子の
注入量が抑制される。よって、導通状態でのカソード電極１１側のキャリア濃度が低減す
る。
【００４４】
また、本実施形態に係る半導体装置１においては、ライフタイムキラーを導入しなくて
も、キャリア分布２０が低減する。
【００４５】
図７は、第１実施形態及び後述する比較例に係る半導体装置の２００アンペア（Ａ）の
定常導通電流からのスイッチング電流、スイッチング電圧及びスイッチング特性の計算結
果を例示するグラフ図であり、縦軸は、電流（Ａ）、電圧（Ｖ）及び損失（Ｊ）を示し、
横軸は、時間（ｓｅｃ）を示す。
【００４６】
図７に示すように、第１実施形態において、半導体装置１におけるスイッチング電流Ａ
１のリカバリー期間及びテイル期間は、後述する比較例に係る半導体装置１０１の場合に
おけるスイッチング電流Ａ１０１のリカバリー期間及びテイル期間に対して短い。また、
半導体装置１におけるスイッチング電圧Ｖ１は、後述する比較例に係る半導体装置の場合
におけるスイッチング電圧Ｖ１０１と比較して、減少するのが速く、一定値に達するのも
速い。半導体装置１におけるスイッチング損失Ｊ１は、後述する比較例に係る半導体装置
の場合におけるスイッチング損失Ｊ１０１と比較して６０％以下である。
【００４７】
図８（ａ）は、第１実施形態に係る半導体装置のスイッチング損失と順方向電圧の関係
を例示するグラフ図であり、縦軸は、スイッチング損失Ｅｒｒを示し、横軸は、順方向電
圧ＶＦを示す。
【００４８】
図８（ａ）に示すように、半導体装置１のスイッチングは、後述する比較例に係る半導
体装置１０１に比べてより高速になる。
【００４９】
図８（ｂ）は、第１実施形態に係る半導体装置の漏れ電流の温度特性を例示するグラフ
図であり、縦軸は、漏れ電流の大きさ（ｌｏｇμＡ／ｃｍ２）を示し、横軸は、温度（Ｋ
）を示す。
【００５０】
図８（ｂ）に示すように、本実施形態に係る半導体装置１には、ライフタイムキラーを
導入していないので、後述する比較例に係る半導体装置１０１に比べて、漏れ電流を小さ
くすることができる。これにより、特に、高温において安全に動作させることができる。
【００５１】
なお、図１（ａ）及び図１（ｂ）において、ｎ＋カソード層１２の幅を、ｎカソード層
１３におけるカソード電極１１に接した部分１３ｂの幅より大きくしたが、これに限らな
い。例えば、ｎ＋カソード層１２の幅を、部分１３ｂの幅より小さくしてもよい。
【００５２】
（第１実施形態の変形例）  
次に、第１実施形態の変形例について説明する。
【００５３】
図９（ａ）は、第１実施形態の変形例に係る半導体装置を例示する断面模式図であり、
図９（ｂ）は、図９（ａ）に示すＡＡ’線によるカソード電極を除いた平面模式図である
。
【００５４】
本変形例は、ｎ＋カソード層１２及びｎカソード層１３の形状及び配置が異なった例で
ある。
【００５５】
図９（ａ）及び図９（ｂ）に示すように、本変形例における半導体装置１ａにおいて、
複数のｎ＋カソード層１２は、上方から見て、円形状とされている。カソード電極１１に
おけるｎ＋カソード層１２に接触した領域１１ａも、円形状とされている。各カソード電
極１１及び各領域１１ａの外径は、例えば、１００マイクロメートル（μｍ）以下とされ
ている。複数のｎ＋カソード層１２及び複数の領域１１ａは、カソード電極１１上におい
て、一方向及び他方向にマトリックス状に配列されている。
【００５６】
ｎ＋カソード層１２の厚さは、例えば、５マイクロメートル（μｍ）以下である。各ｎ
＋カソード層１２及び各領域１１ａの間隔は、例えば、５０マイクロメートル（μｍ）以
下である。本変形例における上記以外の構成は、前述の第１実施形態と同様である。
【００５７】
次に、本変形例の動作について説明する。  
本変形例において、ｎカソード層１３におけるｎ＋カソード層１２上に配置された部分
１３ａに到達した正孔は、水平方向、すなわち、カソード電極１１の板面に平行な方向に
おいて、放射状にあらゆる方向の成分をもって移動する。そして、ｎカソード層１３にお
けるカソード電極１１に接した部分１３ｂに到達した正孔は、カソード電極１１に流れ込
む。本変形例における上記以外の動作は、前述の第１実施形態と同様である。
【００５８】
次に、本変形例の効果について説明する。  
本変形例においては、ｎ＋カソード層１２の領域を少なくできるので、電子注入量をよ
り抑制でき、より高速化を実現できる。さらに、正孔電流における水平方向の成分が、他
方向だけではないので、正孔電流を均一化することができる。本変形例における上記以外
の効果は、前述の第１実施形態と同様である。
【００５９】
なお、図９（ｂ）においては、カソード電極１１におけるｎ＋カソード層１２と接触し
た領域１１ａを円形状としたが、これに限らない。カソード電極１１におけるｎカソード
層１３と接触した領域１１ｂを円形状としてもよい。すなわち、ｎ＋カソード層１２に、
カソード電極１１の板面に平行な面の断面形状が円形状であって、ｎ＋カソード層１２を
上下に貫通する複数の貫通孔を形成する。その貫通孔を介して、ｎカソード層１３の下端
をカソード電極１１に接触させてもよい。
【００６０】
（比較例）  
次に、第１実施形態の比較例について説明する。
【００６１】
図１０は、第１実施形態の比較例に係る半導体装置を例示する断面図である。
【００６２】
図１０に示すように、本比較例に係る半導体装置１０１には、カソード電極１１、ｎ＋
カソード層９２、ｎベース層１４、ｐ＋アノード層１５及びアノード電極１６が設けられ
ている。本比較例において、半導体層１０は、ｎ＋カソード層９２、ｎベース層１４及び
ｐ＋アノード層１５を含んでいる。
【００６３】
ｎ＋カソード層９２は、カソード電極１１上に配置されている。ｎベース層１４は、ｎ
＋カソード層９２上に配置されている。したがって、本比較例においては、カソード電極
１１上に、複数のｎ＋カソード層１２が相互に離隔して形成されていない。ｎ＋カソード
層９２は、カソード電極１１の上面に層状に形成されている。
【００６４】
ｎベース層１４は、ｎ＋カソード層９２上に設けられている。ｎベース層１４とｎ＋カ
ソード層９２との間にｎカソード層１３が設けられていない。ｎベース層１４には、ライ
フタイムキラー、例えば、重金属元素が導入されている。本比較例における上記以外の構
成は、前述の第１実施形態と同様である。
【００６５】
次に、比較例に係る半導体装置１０１の動作について説明する。  
アノード電極１６及びカソード電極１１間に、カソード電極１１側に対して、アノード
電極１６側を正極とする電圧を印加する。ｎ＋カソード層９２側からｎベース層１４に電
子が注入される。ｐ＋アノード層１５側からｎベース層１４に正孔が注入される。これに
より、カソード電極１１及びアノード電極１６間は導通状態となる。
【００６６】
図１１（ａ）は、第１実施形態の比較例に係る半導体装置の不純物濃度分布と、順方向
のバイアスを印加した場合のキャリア分布を例示するグラフ図であり、縦軸は、半導体層
の厚さ方向の位置を示し、横軸は、濃度を示す。
【００６７】
図１１（ａ）に示すように、本比較例においては、ｎカソード層１３が設けられておら
ず、カソード電極１１側のキャリア濃度を低減することができない。
【００６８】
また、ライフタイムキラーを導入している場合には、キャリア分布１２０におけるｎベ
ース層１４の中央部の値は低くなる。
【００６９】
図１１（ｂ）は、第１実施形態の比較例に係る半導体装置の不純物濃度分布と、逆方向
のバイアスを印加した場合の過渡状態のキャリア分布を例示するグラフ図であり、縦軸は
、半導体層の厚さ方向の位置を示し、横軸は、濃度を示す。
【００７０】
図１１（ｂ）に示すように、順方向のバイアスを印加していた状態から、逆方向のバイ
アス、すなわち、アノード電極１６に対してカソード電極１１を正に印加した場合には、
ｎベース層１４に注入されていた正孔は、アノード電極１６側に移動する。これにより、
ｎベース層１４におけるキャリア分布１２０は、カソード電極１１側に後退する。さらに
、ｐ＋アノード層１５とｎベース層１４との界面を起点にして、空乏層がｎベース層１４
に拡がる。
【００７１】
これにより、半導体装置１０１におけるアノード電極１６及びカソード電極１１間の導
通は遮断される。ここで、図５及び図６で説明した本実施形態の半導体装置１における導
通状態のカソード電極１１側のキャリア濃度の低減に比較して、図１１では、導通状態で
のカソード電極１１側のキャリア濃度が高く空乏層がカソード電極１１側に拡がった時点
においても、カソード電極１１側のキャリア濃度が高いので高速化することができない。
【００７２】
本比較例においては、ライフタイムを低減させるために、ライフタイムキラーを導入す
る必要がある。これにより、図８（ｂ）に示したように、オフ時の漏れ電流は、増大する
。よって、半導体装置１０１の適用温度範囲は狭い。
【００７３】
（第２実施形態）  
次に、第２実施形態について説明する。
【００７４】
図１２は、第２実施形態に係る半導体装置を例示する断面模式図である。
【００７５】
図１３（ａ）は、第２実施形態に係る半導体装置において、図１２に示すＡＡ’線によ
るアノード電極を除いた平面模式図であり、図１３（ｂ）は、図１２に示すＢＢ’線によ
るカソード電極を除いた平面模式図である。
【００７６】
図１２、図１３（ａ）及び図１３（ｂ）に示すように、本実施形態に係る半導体装置２
において、ｎベース層１４上には、ｐアノード層１７（第５半導体層）が設けられている
。ｐアノード層１７の厚さは、数〜数１０マイクロメートル（μｍ）、例えば、１〜２０
マイクロメートル（μｍ）である。ｐアノード層１７は、半導体、例えば、シリコンを含
んでいる。ｐアノード層１７には、アクセプターとなる不純物、例えば、ボロンが含有さ
れている。ｐアノード層１７の導電形は、ｐ形である。ｐアノード層１７における実効的
な不純物濃度は、ｐ＋アノード層９５（第４半導体層）における実効的な不純物濃度より
も低い。ｐアノード層１７におけるボロンの表面濃度は、例えば、３×１０１７ｃｍ−３
以下である。
【００７７】
ｐ＋アノード層９５は、ｐアノード層１７上に複数個、相互に隔離して配置されている
。各ｐ＋アノード層９５は、例えば、一方向に延びた複数の直方体の形状とされている。
各ｐ＋アノード層９５間には、ｐアノード層１７の上部が挟まれている。各ｐ＋アノード
層９５の幅Ｗｐは、例えば、１０マイクロメートル（μｍ）以下である。各ｐ＋アノード
層９５の厚さは、例えば、５マイクロメートル（μｍ）以下である。幅Ｗｎを幅Ｗｐより
も大きくしている。各ｐ＋アノード層９５の間隔は、例えば、１００マイクロメートル（
μｍ）以下である。半導体層１０は、ｎ＋カソード層１２、ｎカソード層１３、ｎベース
層１４、ｐアノード層１７及びｐ＋アノード層９５を含んでいる。
【００７８】
アノード電極１６は、ｐ＋アノード層９５及びｐアノード層１７上に配置されている。
したがって、ｐアノード層１７は、ｎベース層１４とアノード電極１６との間及びｎベー
ス層１４とｐ＋アノード層９５との間に配置されている。また、ｐアノード層１７は、ｐ
＋アノード層９５の下方に配置された部分１７ａと、アノード電極１６と接触した部分１
７ｂとを含んでいる。部分１７ａは、ｐ＋アノード層９５とｎベース層１４との間に設け
られている。部分１７ｂは、ｎベース層１４とアノード電極１６との間に設けられている
。アノード電極１６とｐ＋アノード層９５との間はオーミック接触とされている。
【００７９】
アノード電極１６におけるｐ＋アノード層９５に接触した領域１６ａ（第２領域）も一
方向に延びている。例えば、ｐ＋アノード層９５は、領域１６ａの直下域内、すなわち、
領域１６ａの真下の領域内に位置している。よって、領域１６ａの幅も幅Ｗｐである。幅
Ｗｎは幅Ｗｐよりも大きい。よって、各領域１１ａの面積は、各領域１６ａの面積よりも
大きい。例えば、各領域１１ａの面積を総和した面積Ｓｎは、各領域１６ａの面積を総和
した面積Ｓｐよりも大きい。各領域１６ａの間隔は、各ｐ＋アノード層９５の間隔と等し
く、例えば、１００マイクロメートル（μｍ）以下である。
【００８０】
アノード電極１６は、アルミニウムを含み、ｐアノード層１７における実効的な表面不
純物濃度は、３×１０１７ｃｍ−３以下であるので、アノード電極１６とｐアノード層１
７とは、ショットキー接触となる。本実施形態における上記以外の構成は、前述の第１実
施形態と同様である。
【００８１】
次に、第２実施形態に係る半導体装置の動作について説明する。  
アノード電極１６及びカソード電極１１間に、順方向のバイアス、すなわち、カソード
電極１１側に対して、アノード電極１６側を正極とする電圧を印加する。ｎカソード層１
３側からｎベース層１４に電子が注入される。ｐアノード層１７側からｎベース層１４に
正孔が注入される。これにより、アノード電極１６及びカソード電極１１間は導通状態と
なる。
【００８２】
前述したように、電子は、ｎ＋カソード層１２からｎカソード層１３を経由してｎベー
ス層１４に注入される。
【００８３】
ｐアノード層１７とアノード電極１６との間は、電子に対しては、エネルギー障壁とは
ならない。よって、ｎベース層１４に注入された電子は、ｐアノード層１７を経由してア
ノード電極１６に流れ込み、電子電流を形成する。
【００８４】
ｐアノード層１７とｐ＋アノード層９５との間は、電子に対して、エネルギー障壁とな
る。したがって、ｐアノード層１７における電子は、ｐ＋アノード層９５に流れ込みにく
い。よって、ｐアノード層１７における電子は、ｐ＋アノード層９５の下方を、横方向、
すなわち、アノード電極１６の板面に平行な面内において、他方向に移動する。
【００８５】
ｐアノード層１７における電子の他方向への移動により、ｐ＋アノード層９５の下方に
配置された部分１７ａが、アノード電極１６に接触した部分１７ｂ、すなわち、アノード
電極１６に対して、負極になるように順バイアスされる。
【００８６】
部分１７ａとアノード電極１６との間に形成されたバイアスによって、ｐ＋アノード層
９５の下方におけるｐアノード層１７とｐ＋アノード層９５との間の正孔に対するエネル
ギー障壁が低くなる。これにより、ｐ＋アノード層９５からｐアノード層１７に正孔が注
入される。ｐアノード層１７に注入された正孔は、正孔電流を形成する。
【００８７】
図１４は、第２実施形態に係る半導体装置の不純物濃度分布と、順方向のバイアスを印
加した場合のキャリア分布を例示するグラフ図であり、縦軸は、半導体層の厚さ方向の位
置を示し、横軸は、濃度を示す。
【００８８】
図１５は、第２実施形態及び比較例に係る半導体装置において、順方向のバイアスを印
加した場合の１００Ａ／ｃｍ２程度の定常導通状態におけるキャリア分布の計算結果を例
示するグラフ図であり、横軸は、半導体層の厚さ方向の位置を示し、縦軸は、キャリア濃
度（ｃｍ−３）を示す。
【００８９】
図１４に示すように、ｎ＋カソード層１２及びｐ＋アノード層９５における不純物濃度
は、ｎカソード層１３、ｎベース層１４及びｐアノード層１７における不純物濃度よりも
高い。
【００９０】
ｐアノード層１７の不純物濃度は、ｐ＋アノード層９５及びｎベース層１４の中間の濃
度である。ｐ＋アノード層９５の下方に配置された部分１７ａにおける不純物濃度は、ｐ
＋アノード層９５に接触した部分が最も高い。アノード電極１６に接触した部分１７ｂに
おける不純物濃度は、上端で最も高い。
【００９１】
ｎカソード層１３による電子の注入量の低減に加えて、ｐアノード層１７を設けること
により、ｐ＋アノード層９５からの正孔の注入量も低減させている。これにより、キャリ
ア分布２０は、図１５に示すように、前述の比較例に係る半導体装置のキャリア分布１２
０よりも平坦となっている。
【００９２】
アノード電極１６及びカソード電極１１間に順方向のバイアスを印加していた状態から
、逆方向のバイアス、すなわち、アノード電極１６に対して、カソード電極１１を正に印
加した場合には、ｎベース層１４に存在する正孔は、アノード電極１６側に移動する。ｎ
ベース層１４に存在する電子は、カソード電極１１側に移動する。
【００９３】
これにより、ｎベース層１４におけるキャリア分布２０は、カソード電極１１側に後退
する。さらに、ｐアノード層１７とｎベース層１４との界面を起点にして、空乏層がｎベ
ース層１４に拡がる。これにより、半導体装置１におけるアノード電極１６及びカソード
電極１１間の導通は遮断される。
【００９４】
図１６（ａ）は、第２実施形態に係る半導体装置の数アンペア（Ａ）程度の小導通電流
からのスイッチング電流を例示するグラフ図であり、縦軸は、電流を示し、横軸は、時間
を示し、図１６（ｂ）は、第１実施形態の比較例に係る半導体装置の数アンペア（Ａ）程
度の小導通電流からのスイッチング電流を例示するグラフ図であり、縦軸は、電流を示し
、横軸は、時間を示す。
【００９５】
図１６（ａ）に示す本実施形態の幅Ｗｎ＞幅Ｗｐの場合には、半導体装置２におけるア
ノード電極１６及びカソード電極１１間に逆バイアスを印加した直後には、ｎベース層１
４に存在する正孔及び電子により、逆方向に電流が流れる。そして、逆方向の電流量は最
大値となる。その後、逆電流は減少する。所定の値まで逆電流が減少した後、ゆるやかに
減少する。そして、電流値は０になる。
【００９６】
逆バイアスを印加した直後において、電流が０になったときから逆方向の電流量が最大
値を経て傾きが緩やかになるまでをリカバリー期間４３という。所定の傾きでゆるやかに
減少したときから電流値が０になるまでをテイル期間４４という。
【００９７】
アノード電極１６側の正孔の注入量を低減させることにより、リカバリー期間４３が短
縮する。カソード電極１１側の電子の注入量を低減させることにより、テイル期間４４が
短縮する。
【００９８】
幅Ｗｎ＞幅Ｗｐの場合には、カソード電極１１側の電子の注入量を、アノード電極１６
側の正孔の注入量より大きくすることができる。すなわち、カソード電極１１側の定常状
態におけるキャリアの蓄積量を、アノード電極１６側の定常状態におけるキャリアの蓄積
量よりも大きくすることができる。これにより、過渡期のｎベース層１４のカソード電極
１１側に、キャリアを残留させることができる。このようにして、電流波形における電流
振動が抑制される。
【００９９】
カソード電極１１側の電子の注入量を、アノード電極１６側の正孔の注入量より大きく
するためには、領域１１ａの幅Ｗｎを、領域１６ａの幅Ｗｐよりも大きくする。すなわち
、幅Ｗｎ＞幅Ｗｐの関係を満たすようにする。また、面積Ｓｎを面積Ｓｐよりも大きくす
る。
【０１００】
図１６（ｂ）に幅Ｗｎが幅Ｗｐ以下の場合、すなわち、幅Ｗｎ≦幅Ｗｐの場合を示す。
この場合には、過渡期のｎベース層１４のカソード電極１１側に、キャリアを残留させる
ことができない。なぜなら、定常導通状態においてカソード電極１１側の電子の注入量が
、アノード電極１６側の正孔の注入量より小さいので、リカバリーの初期においてアノー
ド電極１６側の蓄積キャリアが減少した時点で、カソード電極１１側の蓄積キャリアもな
くなっているからである。
【０１０１】
これにより、例えば、リカバリー期間４３の終期に、電流の向きが小刻みに変化する電
流振動が発生する。この場合には、ノイズが大きくなる。このように、数アンペア（Ａ）
程度の小導通電流からのスイッチング電流においては、定常導通電流とは異なりキャリア
密度が低いので振動が出やすいが、本発明に係るダイオードでは、振動しないことが分か
った。
【０１０２】
次に、本実施形態の効果について説明する。  
本実施形態に係る半導体装置２においては、ｎカソード層１３及びｐアノード層１７が
設けられているので、電子注入量及び正孔注入量を抑制することができる。よって、カソ
ード電極１１側及びアノード電極１６側のキャリア分布が低減する。これにより、スイッ
チング動作がより高速になる。
【０１０３】
本実施形態においては、半導体装置２における幅Ｗｎを幅Ｗｐよりも大きくしている。
また、面積Ｓｎを面積Ｓｐよりも大きくしている。さらに、部分１３ａにおける横方向の
電流経路を、部分１７ａにおける横方向の電流経路よりも長くして、部分１３ａ及び部分
１３ｂ間のバイアスを大きくしている。
【０１０４】
このようにして、ｎカソード層１３に注入される電子の量を、ｐアノード層１７に注入
される正孔の量よりも大きくしている。これにより、ｐアノード層１７側におけるキャリ
ア濃度を、ｎカソード層１３側よりも低減させている。このため、ターンオフスイッチン
グ時においてテイル電流が大幅に低減する。また、スイッチング損失が６０％以下に低減
する。
【０１０５】
また、順バイアスから逆バイアスにスイッチングした時の電流振動の発生を抑制するこ
とができる。これにより、ノイズの発生が抑制される。本実施形態における上記以外の動
作及び効果は、前述の第１実施形態と同様である。
【０１０６】
なお、ｐ＋アノード層９５及び領域１６ａは、一方向に延びるように配置されたが、こ
れに限らない。ｐ＋アノード層９５及び領域１６ａは、一方向または一方向に交差する他
方向のいずれか一方に延びていてもよい。交差する場合の構造については後述する。
【０１０７】
（第２実施形態の第１変形例）  
次に、第２実施形態の第１変形例について説明する。
【０１０８】
図１７は、第２実施形態の第１変形例に係る半導体装置を例示する断面模式図である。
【０１０９】
図１８（ａ）は、第２実施形態の第１変形例に係る半導体装置において、図１７に示す
ＡＡ’線によるアノード電極１０除いた平面模式図であり、図１８（ｂ）は、図１７に示
すＢＢ’線によるカソード電極を除いた平面模式図である。
【０１１０】
本変形例は、ｎ＋カソード層１２及びｎカソード層１３並びにｐ＋アノード層９５及び
ｐアノード層１７の形状及び配置が異なった例である。
【０１１１】
図１７及び１８（ａ）に示すように、本変形例における半導体装置２ａにおいて、ｐア
ノード層１７上には、複数のｐ＋アノード層９５が相互に離隔して設けられている。各ｐ
＋アノード層９５は、上方から見て、円形状とされている。アノード電極１６におけるｐ
＋アノード層９５と接触した各領域１６ａも、円形状とされている。
【０１１２】
各ｐ＋アノード層９５及び各領域１６ａの半径Ｒ１６は、例えば、１０マイクロメート
ル（μｍ）以下とされている。複数のｐ＋アノード層９５及び複数の領域１６ａは、アノ
ード電極１６の下方において、一方向及び他方向にマトリックス状に配列されている。ｐ
＋アノード層９５の厚さは、例えば、５マイクロメートル（μｍ）以下である。各ｐ＋ア
ノード層９５及び各領域１６ａの間隔は、例えば、５０マイクロメートル（μｍ）以下で
ある。
【０１１３】
図１８（ｂ）に示すように、カソード電極１１上には、複数のｎ＋カソード層１２が設
けられている。各ｎ＋カソード層１２は、上方から見て、円形状とされている。カソード
電極１１におけるｎ＋カソード層１２に接触した各領域１１ａも、円形状とされている。
各ｎ＋カソード層１２及び各領域１１ａの半径Ｒ１１は、例えば、１００マイクロメート
ル（μｍ）以下とされている。複数のｎ＋カソード層１２及び複数の領域１１ａは、カソ
ード電極１１上において、一方向及び他方向にマトリックス状に配列されている。
【０１１４】
ｎ＋カソード層１２の厚さは、例えば、５マイクロメートル（μｍ）以下である。各ｎ
＋カソード層１２及び各領域１１ａの間隔は、例えば、５０マイクロメートル（μｍ）以
下である。
【０１１５】
半径Ｒ１１を、半径Ｒ１６よりも大きくする。また、面積Ｓｎを面積Ｓｐよりも大きく
する。さらに、各領域１１ａの重心から各領域１１ａの端縁までの距離を、各領域１６ａ
の重心から各領域１６ａの端縁までの距離よりも大きくする。
【０１１６】
本変形例における上記以外の構成は、前述の第２実施形態と同様である。
【０１１７】
次に、本変形例に係る半導体装置２ａの動作について説明する。  
本変形例において、ｐアノード層１７におけるｐ＋アノード層９５の直下域に到達した
電子は、水平方向、すなわち、アノード電極１６の板面に平行な方向において、放射状に
あらゆる方向の成分をもって移動する。そして、ｐ＋アノード層９５の直下域以外の部分
に到達した電子は、アノード電極１６に流れ込む。
【０１１８】
また、ｎカソード層１３におけるｎ＋カソード層１２の直上域に到達した正孔は、水平
方向、すなわち、カソード電極１１の板面に平行な方向において、放射状にあらゆる方向
の成分をもって移動する。そして、ｎ＋カソード層１２の直上域以外の部分に到達した正
孔は、カソード電極１１に流れ込む。
【０１１９】
ｎ＋カソード層１２及び領域１１ａの半径Ｒ１１を、ｐ＋アノード層９５及び領域１６
ａの半径Ｒ１６より大きくしているので、カソード電極１１側の電子の注入量は、アノー
ド電極１６側の正孔の注入量より大きくなる。また、各領域１１ａの重心から各領域１１
ａの端縁までの距離を、各領域１６ａの重心から各領域１６ａの端縁までの距離よりも大
きくしているので、部分１３ａにおける電流経路は、部分１７ａにおける電流経路よりも
大きくなる。
【０１２０】
本変形例における上記以外の動作は、前述の第１実施形態と同様である。
【０１２１】
次に、本変形例の効果について説明する。  
本変形例においては、正孔電流及び電子電流における水平方向の成分が、他方向だけで
はないので、正孔電流及び電子電流を均一化することができる。また、部分１３ａにおけ
る電流経路が、部分１７ａにおける電流経路よりも大きい。よって、部分１３ａと部分１
３ｂとの間のバイアスが、部分１７ａと部分１７ｂとの間のバイアスよりも大きくなる。
これにより、正孔注入量が電子注入量よりも低減し、スイッチング損失が低減する。本変
形例における上記以外の効果は、前述の第１実施形態と同様である。
【０１２２】
（第２実施形態の第２変形例）  
次に、第２実施形態の第２変形例について説明する。
【０１２３】
図１９は、第２実施形態の第２変形例に係る半導体装置を例示する断面模式図である。
【０１２４】
図２０（ａ）は、第２実施形態の第２変形例に係る半導体装置において、図１９に示す
ＡＡ’線によるアノード電極を除いた平面模式図であり、図２０（ｂ）は、図１９に示す
ＢＢ’線によるカソード電極を除いた平面模式図である。
【０１２５】
本変形例は、ｎ＋カソード層１２及びｎカソード層１３並びにｐ＋アノード層９５及び
ｐアノード層１７の形状及び配置が異なった別の例である。
【０１２６】
図１９及び図２０（ａ）に示すように、本変形例に係る半導体装置２ｂにおいては、ア
ノード電極１６におけるｐアノード層１７と接触した領域１６ｂを円形状とする。すなわ
ち、ｐアノード層１７は、アノード電極１６と接触した複数の部分１７ｂを含んでいる。
部分１７ｂは、上方から見て円形状である。複数の部分１７ｂは、ｐアノード層１７にお
けるｐ＋アノード層９５の下方に配置された部分１７ａに接続されている。
【０１２７】
また、図２０（ｂ）に示すように、カソード電極１１におけるｎカソード層１３と接触
した領域１１ｂを円形状とする。すなわち、ｎカソード層１３は、カソード電極１１と接
触した複数の部分１３ｂを含んでいる。部分１３ｂは、上方から見て円形状である。複数
の部分１３ｂは、ｎカソード層１３におけるｎ＋カソード層１２上に配置された部分１３
ａに接続されている。
【０１２８】
そして、隣り合う部分１３ｂ間の間隔Ｄ１１及び隣り合う領域１１ｂ間の間隔Ｄ１１を
、隣り合う部分１７ｂ間の間隔Ｄ１６及び隣り合う領域１７ｂ間の間隔Ｄ１６よりも大き
くする。本変形例における上記以外の構成は、前述した第２実施形態と同様である。
【０１２９】
次に、本変形例に係る半導体装置の動作について説明する。  
本変形例において、ｐアノード層１７における部分１７ａの正孔は、水平方向、すなわ
ち、アノード電極１６の板面に平行な方向において、放射状にあらゆる方向の成分をもっ
て移動する。そして、部分１７ｂに到達した正孔は、部分１７ｂを通ってアノード電極１
６に流れ込む。
【０１３０】
また、ｎカソード層１３における部分１３ａの正孔は、水平方向、すなわち、カソード
電極１１の板面に平行な方向において、放射状にあらゆる方向の成分をもって移動する。
そして、接触部分１３ｂに到達した正孔は、部分１３ｂを通ってカソード電極１１に流れ
込む。
【０１３１】
間隔Ｄ１１を、間隔Ｄ１６よりも大きくしている。よって、部分１３ａにおける電流経
路を、部分１７ａにおける電流経路よりも大きくする。また、面積Ｓｎを面積Ｓｐよりも
大きくする。これにより、カソード電極１１側の電子の注入量を、アノード電極１６側の
正孔の注入量より大きくする。本変形例における上記以外の動作及び効果は、前述した第
２実施形態と同様である。
【０１３２】
なお、上記第１変形例と第２変形例を組み合わせることも可能である。すなわち、たと
えば、ｐ＋アノード層９５が、上方から見て円形状であり、カソード電極１１におけるｎ
カソード層１３と接触した領域１１ｂを円形状とするなどである。この場合にも、間隔Ｄ
１１を直径２×Ｒ１１より大きくすればよい。また、面積Ｓｎを面積Ｓｐよりも大きくす
ればよい。
【０１３３】
（第２実施形態の第３変形例）  
次に、第２実施形態の第３変形例について説明する。
【０１３４】
図２１は、第２実施形態の第３変形例に係る半導体装置を例示する断面模式図である。
【０１３５】
図２１に示すように、本変形例においては、カソード電極１１上における各ｎ＋カソー
ド層１２間にｐ＋吸出層９６（第６半導体層：ｐ＋カソード層９６とも表記される。）が
形成されている。ＡＡ’線によるカソード電極１１を除いた下方から見た平面形状は、第
２実施形態、第２実施形態の第１変形例、第２実施形態の第２変形例と同様に、ストライ
プ形状、水玉形状のいずれでもよい。ストライプ形状及び水玉形状は、ｐ＋吸出層９６の
下面を含んでいる。ストライプ形状及び水玉形状は、ｐ＋吸出層９６の下面の他、ｎカソ
ード層１３におけるカソード電極１１に接触した部分の下面を含んでいてもよい。
【０１３６】
ｐ＋吸出層９６の厚さは、例えば、５マイクロメートル（μｍ）以下である。ｐ＋吸出
層９６は、半導体、例えば、シリコンを含んでいる。ｐ＋吸出層９６には、アクセプター
となる不純物、例えば、ボロンが含有されている。ｐ＋吸出層９６の導電形は、ｐ形であ
る。ｐ＋吸出層９６のカソード電極１１に接した部分におけるボロンの表面濃度は、例え
ば、３×１０１７ｃｍ−３以上である。カソード電極１１とｐ＋吸出層９６とは、オーミ
ック接触となっている。
【０１３７】
ｎ＋カソード層１２及びｐ＋吸出層９６上には、ｎカソード層９８が設けられている。
ｎカソード層９８は、半導体、例えば、シリコンを含んでいる。ｎカソード層９８には、
ドナーとなる不純物、例えば、リンが含有されている。ｎカソード層１３の導電形は、ｎ
形である。ｎカソード層１３における実効的な不純物濃度は、ｎ＋カソード層１２におけ
る実効的な不純物濃度よりも低い。ｎカソード層９８のカソード電極１１に接した部分に
おけるリンの表面濃度は、例えば、３×１０１７ｃｍ−３以下である。
【０１３８】
次に、本変形例に係る半導体装置の動作及び効果について説明する。  
本変形例のｐ＋吸出層９６は、ｐ＋アノード層１５から注入された正孔に対して障壁と
はならず正孔を排出する働きがある。これにより第１実施形態で説明したように正孔は、
ｎベース層１４、ｎカソード層１３及びｐ＋吸出層９６を経由してカソード電極１１に流
れ込み、電子の注入量を抑制することができる。よって、第２実施形態と組み合わせて同
様な寸法を取ることにより同様な効果を得ることができる。
【０１３９】
（第３実施形態）  
カソード側のキャリア注入を調整する構造については、上述した構造に限らない。
【０１４０】
図２２は、第３実施形態に係る半導体装置を例示する模式図であり、図２２は断面模式
図であり、図２２（ｂ）は図２２（ａ）のＢＢ’線の位置での平面模式図である。
【０１４１】
第３実施形態に係る半導体装置３ａは、上述した半導体装置１（図１）の構成に加えて
、さらに、ｐ＋カソード層２５（第７半導体層）を備える。ｐ＋カソード層２５は、カソ
ード電極１１の上に設けられている。ｐ＋カソード層２５は、カソード電極１１にオーミ
ック接触されている。ｐ＋カソード層２５は、ｎ＋カソード層１２に接している。
【０１４２】
ｎカソード層１３は、カソード電極１１の上、ｐ＋カソード層２５の上、及びｎ＋カソ
ード層１２の上に設けられている。ｎカソード層１３は、カソード電極１１、ｐ＋カソー
ド層２５、及びｎ＋カソード層１２に接している。ｐ＋カソード層２５の実効的な不純物
濃度は、ｐ＋アノード層１５の実効的な不純物濃度よりも高い。
【０１４３】
ｐ＋カソード層２５の厚さは、例えば、５マイクロメートル（μｍ）以下である。ｐ＋
カソード層２５は、半導体、例えば、シリコンを含んでいる。ｐ＋カソード層２５には、
アクセプターとなる不純物、例えば、ボロンが含有されている。ｐ＋カソード層２５の導
電形は、ｐ形である。ｐ＋カソード層２５のカソード電極１１に接した部分におけるボロ
ンの表面濃度は、例えば、３×１０１７ｃｍ−３以上である。半導体装置３ａにおいて、
ｎ＋カソード層１２の幅はＷｎで定義され、ｐ＋カソード層２５の幅は、Ｗｐ＋で定義さ
れる。
【０１４４】
次に、第３実施形態に係る半導体装置３ａの動作について説明する。  
図２３は、第３実施形態に係る半導体装置における動作を例示する断面模式図である。
【０１４５】
図２３（ａ）には、アノード電極とカソード電極との間に順バイアスを印加した時の動
作が例示され、図２３（ｂ）には、アノード電極とカソード電極との間に順バイアスを印
加した直後（リカバリー時）の動作が例示されている。
【０１４６】
図２３（ａ）に表されるように、順バイアス時には、正孔がｐ＋アノード層１５からｎ
ベース層１４に注入される。この後、正孔は、ｎベース層１４及びｎカソード層１３を経
由してカソード電極１１に流れ込み、正孔電流１９を形成する。すなわち、正孔にとって
は、カソード電極１１とｎカソード層１３とのショットキー接触は、エネルギー障壁とは
ならない（図４（ａ）参照）。
【０１４７】
また、半導体装置３ａには、ｐ＋カソード層２５が設けられている。ｐ＋カソード層２
５は、ｐ＋アノード層１５から注入された正孔に対して障壁とならない。すなわち、正孔
は、ｎベース層１４、ｎカソード層１３及びｐ＋カソード層２５を経由して、カソード電
極１１に流れる。
【０１４８】
しかし、正孔１３ｈにとって、ｎカソード層１３とｎ＋カソード層１２との接合部分は
エネルギー障壁となる（図４（ｂ）参照）。したがって、正孔１３ｈは、ｎ＋カソード層
１２に流れ込み難くなる。よって、ｎカソード層１３に流れた正孔は、ｎ＋カソード層１
２の上を、横方向、すなわち、カソード電極１１の板面に平行な面内において、一方向に
直交する他方向に移動する。
【０１４９】
ｎカソード層１３における正孔の他方向への移動により、ｎ＋カソード層１２の上に配
置された部分１３ａが、カソード電極１１に接触した部分１３ｂ、すなわち、カソード電
極１１に対して、正極になるようにバイアスされる。
【０１５０】
部分１３ａとカソード電極１１との間に形成されたバイアスによって、ｎ＋カソード層
１２上におけるｎカソード層１３とｎ＋カソード層１２との間のエネルギー障壁は低くな
る。これにより、ｎ＋カソード層１２からｎカソード層１３に電子が注入される。ｎカソ
ード層１３に注入された電子は、電子電流１８を形成する。
【０１５１】
半導体装置３ａにおいては、ｎカソード層１３が設けられているので、順バイアス印加
時には、ｎ＋カソード層１２からの電子の注入量が低減する。よって、順バイアスを印加
した場合のキャリア分布２０は、上述した比較例に係る半導体装置のキャリア分布１２０
よりも低濃度側に位置する。このようにして、オン時には、キャリアの注入量が抑制され
る。
【０１５２】
一方、逆バイアス印加時（リカバリー時）には、図２３（ｂ）に表されるように、ｎベ
ース層１４に存在する正孔は、アノード電極１６の側に移動し、ｎベース層１４に存在す
る電子はカソード電極１１の側に移動する。
【０１５３】
リカバリー直後においては、電子にとって、ｎカソード層１３とｐ＋カソード層２５と
のｐｎ接合はエネルギー障壁になる。したがって、電子１３ｅは、ｐ＋カソード層２５に
流れ込み難くなる。
【０１５４】
しかし、電子にとって、ｎカソード層１３とｎ＋カソード層１２との接合部分はエネル
ギー障壁にならない。従って、ｎカソード層１３に流れた電子１３ｅは、ｐ＋カソード層
２５の上を、横方向、すなわち、カソード電極１１の板面に平行な面内において、一方向
に直交する他方向に移動する。
【０１５５】
その後、電子１３ｅは、ｎ＋カソード層１２を経由してカソード電極１１に流れる。そ
して、ｎカソード層１３における電子の他方向への移動により、ｐ＋カソード層２５の上
に配置された部分１３ｃが、ｎ＋カソード層１２に接触した部分１３ａに対して、負極に
なるようにバイアスされる。ｎ＋カソード層１２とカソード電極１１とはオーミック接触
をしているので、結局のところ、部分１３ｃは、カソード電極１１に対して、負極になる
ようにバイアスされる。
【０１５６】
これにより、部分１３ｃとカソード電極１１との間に形成されたバイアスによって、ｐ
＋カソード層２５の上における部分１３ｃとｐ＋カソード層２５との間のエネルギー障壁
は低くなる。その結果、ｐ＋カソード層２５からｎカソード層１３に正孔、すなわちキャ
リアが再注入される。このようにして、半導体装置３ａでは、オフ時にもキャリアの注入
量が調整される。
【０１５７】
部分１３ｃとｐ＋カソード層２５との間のエネルギー障壁を低くすることにより、ｐ＋
カソード層２５からｎカソード層１３にキャリアを再注入するには、Ｗｐ＋が所定の長さ
以上である必要がある。例えば、Ｗｐ＋としては、１０μｍ以上であることが好ましく、
さらに、３０μｍ以上であることがより好ましい。
【０１５８】
この後、ｎベース層１４におけるキャリア分布２０（図６参照）は、カソード電極１１
側に後退する。さらに、ｐ＋アノード層１５とｎベース層１４との界面を起点にして、空
乏層がｎベース層１４に拡がる。その結果、半導体装置３ａにおけるアノード電極１６及
びカソード電極１１間の導通は遮断される。
【０１５９】
このような構造によれば、リカバリー時のキャリアの再注入によって、過渡期のｎベー
ス層１４のカソード電極１１側に、より確実にキャリアを残留させることができる。これ
により、例えば、リカバリー期間４３の終期に、電流の向きが小刻みに変化する電流振動
が発生し難くなる。その結果、ノイズの発生がより抑制される。
【０１６０】
なお、上記の第３実施形態と上述した第２実施形態の第３変形例の相違点は、第３実施
形態のカソード側の構造においては、ｎカソード層１３、ｎ＋カソード層１２、ｐ＋カソ
ード層２５がカソード電極１１に接しており、第２実施形態の第３変形例の構造において
は、ｎ＋カソード層１２、ｐ＋吸出層９６のみがカソード電極１１に接している点である
。このように、ｎカソード層１３を備えることにより、ｎ＋カソード層１２の幅とｐ＋カ
ソード層２５の幅を素子ピッチに関係なく独立に設計できることが有効な点であり、より
高速化と低電流におけるノイズ発生抑制に効果がある。
【０１６１】
（第３実施形態の第１変形例）  
図２４は、第３実施形態の第１変形例に係る半導体装置を例示する模式図であり、２４
図（ａ）は断面模式図であり、図２４（ｂ）は図２４（ａ）のＢＢ’線の位置での平面模
式図である。
【０１６２】
第３実施形態の第１変形例に係る半導体装置３ｂは、上述した半導体装置１（図１）の
構成に加えて、さらに、ｐ＋カソード層２５を備える。ｐ＋カソード層２５は、カソード
電極１１の上に設けられている。ｐ＋カソード層２５は、カソード電極１１にオーミック
接触されている。第１変形例では、ｎ＋カソード層１２とｐ＋カソード層２５とが接して
いない。すなわち、ｎ＋カソード層１２とｐ＋カソード層２５とは、それぞれが離間して
設けられている。換言すれば、ｎカソード層１３の部分１３ｂは、ｎ＋カソード層１２と
ｐ＋カソード層２５とに挟まれている。
【０１６３】
ｎカソード層１３は、カソード電極１１の上、ｐ＋カソード層２５の上、及びｎ＋カソ
ード層１２の上に設けられている。ｐ＋カソード層２５の実効的な不純物濃度は、ｐ＋ア
ノード層１５の実効的な不純物濃度よりも高い。
【０１６４】
半導体装置３ｂのリカバリー時の動作について説明する。  
図２５は、第３実施形態の第１変形例に係る半導体装置における動作を例示する断面模
式図である。
【０１６５】
図２５（ａ）に表されるように、逆バイアス印加時（リカバリー時）には、ｎベース層
１４に存在する正孔は、アノード電極１６の側に移動し、ｎベース層１４に存在する電子
はカソード電極１１の側に移動する。
【０１６６】
リカバリー直後においては、電子にとって、ｎカソード層１３とｐ＋カソード層２５と
のｐｎ接合はエネルギー障壁になる。したがって、電子１３ｅは、ｐ＋カソード層２５に
流れ込み難くなる。さらに、ｎカソード層１３からカソード電極１１に向かう電子にとっ
ては、カソード電極１１とｎカソード層１３とのショットキー接触は、エネルギー障壁に
なる（図４（ａ）参照）。
【０１６７】
しかし、電子にとって、ｎカソード層１３とｎ＋カソード層１２との接合部分はエネル
ギー障壁にならない。従って、ｎカソード層１３に流れた電子１３ｅは、ｐ＋カソード層
２５の上を、横方向、すなわち、カソード電極１１の板面に平行な面内において、一方向
に直交する他方向に移動する。
【０１６８】
その後、電子１３ｅは、ｎ＋カソード層１２を経由してカソード電極１１に流れる。そ
して、ｎカソード層１３における電子の他方向への移動により、ｐ＋カソード層２５の上
に配置された部分１３ｃが、ｎ＋カソード層１２に接触した部分１３ａに対して、負極に
なるようにバイアスされる。ｎ＋カソード層１２とカソード電極１１とはオーミック接触
をしているので、結局のところ、部分１３ｃは、カソード電極１１に対して、負極になる
ようにバイアスされる。
【０１６９】
これにより、部分１３ｃとカソード電極１１との間に形成されたバイアスによって、ｐ
＋カソード層２５の上における部分１３ｃとｐ＋カソード層２５との間のエネルギー障壁
は低くなる。その結果、ｐ＋カソード層２５からｎカソード層１３に正孔、すなわちキャ
リアが再注入される。このようにして、第１変形例においても、オフ時にキャリアの注入
量が調整される。
【０１７０】
ただし、カソード電極１１とｎカソード層１３とがショットキー接触をしている場合、
電子１３ｅが部分１３ｂを経由してカソード電極１１に流れ難くなる。従って、ｐ＋カソ
ード層２５の実質的な幅がｐ＋カソード層２５の幅Ｗｐ＋と部分１３ｂの幅とを足し合わ
せた長さになる可能性がある。この場合、カソード側から過剰な量の正孔、すなわちキャ
リアが再注入される可能性がある。
【０１７１】
図２５（ｂ）には、カソード電極１１とｎカソード層１３とがショットキー接触ではな
く、オーミック接触をしているときの動作が例示されている。
【０１７２】
この場合、リカバリー直後においては、電子にとって、ｎカソード層１３とｐ＋カソー
ド層２５とのｐｎ接合はエネルギー障壁になる。したがって、電子１３ｅは、ｐ＋カソー
ド層２５に流れ込み難くなる。
【０１７３】
しかし、電子にとっては、カソード電極１１とｎカソード層１３との接合部分は、オー
ミック接触によってエネルギー障壁にならない。従って、ｎカソード層１３からカソード
電極１１に向かう電子１３ｅは、部分１３ｂを経由してカソード電極１１に流れることが
できる。
【０１７４】
従って、ｎカソード層１３に流れた電子１３ｅは、ｐ＋カソード層２５の上を、横方向
、すなわち、カソード電極１１の板面に平行な面内において、一方向に直交する他方向に
移動する。その後、電子１３ｅは、部分１３ｂを経由してカソード電極１１に流れる。そ
して、ｎカソード層１３における電子の他方向への移動により、ｐ＋カソード層２５の上
に配置された部分１３ｃが、ｎ＋カソード層１２に接触した部分１３ａに対して、負極に
なるようにバイアスされる。ｎ＋カソード層１２とカソード電極１１とはオーミック接触
をしているので、結局のところ、部分１３ｃは、カソード電極１１に対して、負極になる
ようにバイアスされる。
【０１７５】
これにより、部分１３ｃとカソード電極１１との間に形成されたバイアスによって、ｐ
＋カソード層２５の上における部分１３ｃとｐ＋カソード層２５との間のエネルギー障壁
は低くなる。これにより、ｐ＋カソード層２５からｎカソード層１３に正孔、すなわちキ
ャリアが再注入される。このようにして、第１変形例においても、オフ時にキャリアの注
入量が調整される。
【０１７６】
図２５（ｂ）の例では、カソード電極１１とｎカソード層１３とをオーミック接触させ
ることにより、カソード側からの過剰な量の正孔、すなわち過剰なキャリアの再注入を抑
制することができる。
【０１７７】
このように、第３実施形態の第１変形例によれば、キャリアの再注入によって、過渡期
のｎベース層１４のカソード電極１１側に、より確実にキャリアを残留させることができ
る。これにより、例えば、リカバリー期間４３の終期に、電流の向きが小刻みに変化する
電流振動が発生し難くなる。その結果、ノイズの発生がより抑制される。
【０１７８】
（第３実施形態の第２及び第３変形例）  
図２６は、第３実施形態の第２変形例および第３変形例に係る半導体装置を例示する模
式図であり、図２６（ａ）は第２変形例の断面模式図であり、図２６（ｂ）は第３変形例
の断面模式図である。
【０１７９】
図２６（ａ）に例示される第３実施形態の第２変形例に係る半導体装置３ｃは、第２実
施形態に係る半導体装置２と、第３実施形態に係る半導体装置３ａと、を複合させた半導
体装置である。
【０１８０】
このような構造によれば、半導体装置２で得られた作用効果に加え、さらに半導体装置
３ａで得られた作用効果が奏される。すなわち、幅Ｗｎ＞幅Ｗｐとすることにより、カソ
ード電極１１側の電子の注入量を、アノード電極１６側の正孔の注入量より大きくするこ
とができる。これにより、カソード電極１１側の定常状態におけるキャリアの蓄積量を、
アノード電極１６側の定常状態におけるキャリアの蓄積量よりも大きくすることができる
。その結果、過渡期のｎベース層１４のカソード電極１１側に、キャリアを残留させる。
【０１８１】
さらに、リカバリー時には、キャリアの再注入によって、過渡期のｎベース層１４のカ
ソード電極１１側に、確実にキャリアを残留させることができる。これにより、リカバリ
ー期間４３の終期に、電流振動が発生し難くなる。その結果、ノイズの発生がより抑制さ
れる。
【０１８２】
図２６（ｂ）に例示される第３実施形態の第３変形例に係る半導体装置３ｄは、第２実
施形態に係る半導体装置２と、第３実施形態の第１変形例に係る半導体装置３ｂと、を複
合させた半導体装置である。
【０１８３】
このような構造によれば、半導体装置２で得られた作用効果に加え、さらに半導体装置
３ｂで得られた作用効果が奏される。すなわち、幅Ｗｎ＞幅Ｗｐとすることにより、カソ
ード電極１１側の電子の注入量を、アノード電極１６側の正孔の注入量より大きくするこ
とができる。これにより、カソード電極１１側の定常状態におけるキャリアの蓄積量を、
アノード電極１６側の定常状態におけるキャリアの蓄積量よりも大きくすることができる
。その結果、過渡期のｎベース層１４のカソード電極１１側に、キャリアを残留させる。
【０１８４】
さらに、リカバリー時には、キャリアの再注入によって、過渡期のｎベース層１４のカ
ソード電極１１側に、確実にキャリアを残留させることができる。これにより、リカバリ
ー期間４３の終期に、電流振動が発生し難くなる。その結果、ノイズの発生がより抑制さ
れる。
【０１８５】
図２７は、第３実施形態に係る半導体装置のスイッチング電流および電圧を例示するグ
ラフ図である。  
図２７には、一例として、半導体装置３ｃのスイッチング電流および電圧が例示されて
いる。
【０１８６】
また、図２７（ａ）には、Ｗｎが３０μｍであり、Ｗｐ＋が２０μｍであるときのスイ
ッチング電流および電圧が例示されている。図２７（ｂ）には、Ｗｎが４５μｍであり、
Ｗｐ＋が３０μｍであるときのスイッチング電流および電圧の特性が例示されている。Ｗ
ｎ＞Ｗｐである。
【０１８７】
図２７に表されるごとく、リカバリー期間４３およびテイル時間４４において、電流振
動または電圧振動は発生しなかった。また、他の半導体装置３ａ、３ｂ、３ｄについても
同様の傾向を示した。
【０１８８】
（第４実施形態）  
また、リカバリー時にカソード側からキャリアを再注入してノイズを低減させる構造に
ついては、図２２、図２４、および図２６（ａ）、（ｂ）の構造に限らない。
【０１８９】
図２８（ａ）は、第４実施形態の第１例に係る半導体装置を例示する断面模式図であり
、図２８（ｂ）は、第４実施形態の第２例に係る半導体装置を例示する断面模式図である
。
【０１９０】
例えば、図２８（ａ）に表される半導体装置４ａには、カソード電極１１とｎカソード
層９８との間に、複数のｐ＋カソード層９６（ｐ＋カソード層９６ａ、９６ｂ）が設けら
れている。ｐ＋カソード層９６は、例えば、シリコン等の半導体を含む。ｐ＋カソード層
９６には、アクセプターとなる不純物（例えば、ボロン）が含有されている。ｐ＋カソー
ド層９６のカソード電極１１に接した部分におけるボロンの表面濃度は、例えば、３×１
０１７ｃｍ−３以上である。ｐ＋カソード層９６は、カソード電極１１にオーミック接触
している。
【０１９１】
ｐ＋カソード層９６は、例えば、幅の異なる２種のｐ＋カソード層を含んでいる。例え
ば、ｐ＋カソード層９６は、ｐ＋カソード層９６が延びる方向（図のＸ方向）と交差する
方向（図のＹ方向）において、幅Ｗｐａ（第１幅）を有する一群のｐ＋カソード層９６ａ
と、Ｙ方向において幅Ｗｐｂ（第２幅）を有する別の一群のｐ＋カソード層９６ｂと、を
有している。幅Ｗｐａは、幅Ｗｐｂよりも広くなっている。
【０１９２】
ここで、幅Ｗｐａは、リカバリー時にカソード側からキャリア（正孔）が再注入される
程度に調整され、幅Ｗｐｂは、リカバリー時にカソード側からキャリア（正孔）が再注入
されない程度に調整されている。幅Ｗｐａは、例えば、１０μｍ以上であり、より好まし
くは３０μｍ以上である。また、幅Ｗｐｂは、例えば、１０μｍより小さい。
【０１９３】
このような構造によれば、リカバリー時にはｐ＋カソード層９６ａによってキャリアが
再注入されて、過渡期のｎベース層１４のカソード電極１１側に、確実にキャリアを残留
させることができる。これにより、例えば、リカバリー期間４３の終期に、電流の向きが
小刻みに変化する電流振動が発生し難くなる。その結果、ノイズの発生がより抑制される
。
【０１９４】
一方、リカバリー時のキャリア再注入が過剰になると、リカバリー損失が増加してダイ
オード特性が悪化する場合もある。第４実施形態では、リカバリー時にキャリアが再注入
しないｐ＋カソード層９６ｂを設けることで、リカバリー時のキャリア再注入量を最適に
している。
【０１９５】
また、ｐ＋カソード層９６ａとｐ＋カソード層９６ｂとは、それぞれが同じ不純物濃度
を有する。ｐ＋カソード層９６ａおよびｐ＋カソード層９６ｂのそれぞれは、イオン注入
によって同時に形成される。従って、図２１の半導体装置２ｃのごとく、単独でｐ＋カソ
ード層９６を形成する場合と製造工程数は同じになる。つまり、ｐ＋カソード層９６ａの
ほかｐ＋カソード層９６ｂを形成したとしても、製造コストが上昇することもない。
【０１９６】
また、図２８（ｂ）に表す半導体装置４ｂのように、アノード側を半導体装置２（図１
２）と同様の構造にすることにより、導通時でのキャリア注入が抑制されて、より高速動
作が可能になる。
【０１９７】
（第５実施形態）  
また、リカバリー時にカソード側からキャリアを再注入してノイズを低減させる構造に
ついては、図２８（ａ）、（ｂ）の構造に限らない。
【０１９８】
図２９は、第５実施形態の第１例に係る半導体装置を例示する断面模式図である。
図２９に表す半導体装置５ａは、ｐ＋カソード層９６のほか、ｎ＋カソード層１２に接
し、さらにカソード電極１１とショットキー接触したｐ−カソード層９７（第７半導体層
）をさらに備える。
【０１９９】
ｐ−カソード層９７は、例えば、シリコン等の半導体を含む。ｐ−カソード層９７には
、アクセプターとなる不純物（例えば、ボロン）が含有されている。ｐ−カソード層９７
における実効的な不純物濃度は、ｐ＋カソード層９６における実効的な不純物濃度よりも
低い。ｐ−カソード層９７におけるボロンの表面濃度は、例えば、３×１０１７ｃｍ−３
以下である。
【０２００】
ここで、ｐ＋カソード層９６の不純物濃度は、リカバリー時にカソード側からキャリア
（正孔）が再注入される程度に調整され、ｐ−カソード層９７の不純物濃度は、リカバリ
ー時にカソード側からキャリア（正孔）が再注入されない程度に調整されている。
【０２０１】
このような構造によれば、リカバリー時にはｐ＋カソード層９６によってキャリアが再
注入されて、過渡期のｎベース層１４のカソード電極１１側に、確実にキャリアを残留さ
せることができる。これにより、例えば、リカバリー期間４３の終期に、電流振動または
電圧振動が発生し難くなる。その結果、ノイズの発生がより抑制される。
【０２０２】
一方、リカバリー時のキャリア再注入が過剰になると、リカバリー損失が増加してダイ
オード特性が悪化する場合もある。第４実施形態では、リカバリー時にキャリア（正孔）
が再注入しないｐ−カソード層９７を設けることで、リカバリー時のキャリア再注入量を
最適にしている。
【０２０３】
図３０（ａ）は、第５実施形態の第２例に係る半導体装置を例示する断面模式図であり
、図３０（ｂ）は、第５実施形態の第３例に係る半導体装置を例示する断面模式図である
。
【０２０４】
図３０（ａ）に表す半導体装置５ｂは、ｐ＋カソード層９６が配置された第１配置領域
５０１と、ｐ＋カソード層９７が配置された第２配置領域５０２と、を備える。半導体装
置５ｂでは、第１配置領域５０１における隣り合うｐ＋アノード層９５の間の距離ｄ１は
、第２配置領域５０２における隣り合うｐ＋アノード層９５の間の距離ｄ２よりも短くな
っている。
【０２０５】
このような構造によれば、リカバリー時にｐ＋カソード層９６から注入された正孔が効
率よくｐ＋アノード層９５を通してアノード電極１６に放出される。これは、距離ｄ１＜
距離ｄ２であるために、ｐ＋カソード層９６の上方のｐ＋アノード層９５の占有率がｐ−
カソード層９７の上方のｐ＋アノード層９５の占有率よりも高くなっているためである。
これにより、半導体装置５ｂのリカバリー耐量はさらに向上する。
【０２０６】
さらに、図３０（ｂ）に表す半導体装置５ｃにおいては、第１配置領域５０１における
ｐ＋アノード層９５の実効的な不純物濃度が第２配置領域５０２におけるｐ＋アノード層
９５の実効的な不純物濃度よりも高くなっている。つまり、半導体装置５ｃでは第１配置
領域５０１におけるｐ＋アノード層９５の実効的な不純物濃度を半導体装置５ｂよりもさ
らに高く設定し、ｐ＋アノード層９５の正孔抵抗を下げている。
【０２０７】
これにより、ｐ＋カソード層９６から注入された正孔は、さらに効率よくｐ＋アノード
層９５を通してアノード電極１６に放出される。その結果、半導体装置５ｃのリカバリー
耐量はさらに向上する。
【０２０８】
図３１は、第５実施形態の第４例に係る半導体装置を例示する斜視模式図である。
【０２０９】
図３１に表す半導体装置５ｄは、第１配置領域５０１において、ｐ＋アノード層９５ａ
（第８半導体層）をさらに備える。ｐ＋アノード層９５ａは、アノード電極１６に接し、
アノード電極１６に接する部分以外の少なくとも一部がｐ＋アノード層９５によって取り
囲まれている。例えば、ｐ＋アノード層９５ａの側部は、ｐ＋アノード層９５によって取
り囲まれている。ｐ＋アノード層９５ａの実効的な不純物濃度は、ｐ＋アノード層９５の
実効的な不純物濃度よりも高い。
【０２１０】
また、半導体装置５ｄは、第１配置領域５０２において、ｐ＋＋アノード層９５ｂをさ
らに備える。ｐ＋アノード層９５ｂは、アノード電極１６に接し、アノード電極１６に接
する部分以外の少なくとも一部がｐ＋アノード層９５によって取り囲まれている。ｐ＋ア
ノード層９５ｂの実効的な不純物濃度は、ｐ＋アノード層９５の実効的な不純物濃度より
も高い。
【０２１１】
このような構造によれば、ｐ＋アノード層９５ａ、９５ｂのＹ方向における幅がより狭
くなり、オン時における正孔注入がより抑制される。これにより、半導体装置のスイッチ
ング動作がさらに高速になる。また、リカバリー時には、ｐ＋カソード層９６から注入さ
れた正孔が効率よくｐ＋アノード層９５ａ、９５ｂを通してアノード電極１６に放出され
る。これにより、半導体装置５ｄのリカバリー耐量はさらに向上する。
【０２１２】
さらに、第１配置領域５０１においては、ｐ＋アノード層９５ａが複数のｐ＋層となっ
てＸ方向に分散されている。これにより、第１配置領域５０１におけるｐ＋アノード層９
５の下側のバラスト抵抗が高まって、リカバリー時の正孔電流の局所集中が抑制される。
その結果、半導体装置５ｄのリカバリー耐量はさらに向上する。
【０２１３】
（第６実施形態）  
図３２（ａ）は、第６実施形態に係る半導体装置を例示する断面模式図であり、図３２
（ｂ）は、第６実施形態の半導体装置の不純物濃度プロファイルを表すグラフである。
図３２（ｂ）には、図３２（ａ）のＸ−Ｘ’断面およびＹ−Ｙ’断面の位置における不
純物濃度プロファイルが表されている。
【０２１４】
実施形態では、オン時においてカソード側からの電子注入を抑制するために、カソード
側に、ｎ＋カソード層１２のほか、ｎカソード層１３を設けている。
【０２１５】
ところが、参考例に係る不純物濃度プロファイル６００のように、ｎカソード層１３に
おける不純物濃度がカソード側からアノード側に向かい徐々に低くなっていると、ターン
オフ時に発生する空乏層が延び過ぎて、空乏層がカソード電極１１にまで到達する。この
場合、いわゆるパンチスルーが起き、半導体装置の耐圧が劣化する。
【０２１６】
これに対し、半導体装置６においては、ｎカソード層１３における不純物濃度がカソー
ド側からアノード側に向かい一旦高くなり、その後、徐々に低くなっている。例えば、カ
ソード電極１１からアノード電極１６に向かう方向（Ｚ方向）におけるｎカソード層１３
の不純物濃度プロファイルのピークは、ｎ＋カソード層１２とｎベース層１４との間に位
置している。
【０２１７】
このような構造であれば、表面のショトキー接触は維持されたまま、ターンオフ時に発
生する空乏層の延びが抑制されて、空乏層がカソード電極１１には届かなくなる。その結
果、半導体装置の耐圧が劣化することを防止できる。
【０２１８】
（第７実施形態）  
また、ｎ＋カソード層１２およびｐ＋アノード層９５のそれぞれは、それぞれが延在す
る方向が交差してもよい。
【０２１９】
図３３（ａ）は、第７実施形態の第１例に係る半導体装置を例示する斜視模式図であり
、図３３（ｂ）は、第７実施形態の第２例に係る半導体装置を例示する斜視模式図である
。
【０２２０】
例えば、図３３（ａ）に表す半導体装置７ａにおいては、ｎ＋カソード層１２が延在す
る方向とｐ＋アノード層９５が延在する方向とが交差している。例えば、ｎ＋カソード層
１２は、Ｙ方向に延在し、ｐ＋アノード層９５は、Ｙ方向に直交するＸ方向に延在してい
る。幅Ｗｎは、幅Ｗｐよりも大きい。
【０２２１】
さらに、ｎ＋カソード層１２およびｐ＋アノード層９５のそれぞれは、それぞれが延在
する方向において分割されてもよい。
【０２２２】
例えば、図３３（ｂ）に表す半導体装置７ｂにおいては、Ｙ方向に延在するｎ＋カソー
ド層１２の所々が途切れている。また、Ｘ方向に延在するｐ＋アノード層９５の所々が途
切れている。
【０２２３】
このような構造であっても、カソード側のｎカソード層１３の存在、アノード側のｐア
ノード層１７の存在により、オン時における電子注入量及び正孔注入量を抑制することが
できる。その結果、スイッチング動作がより高速になる。
【０２２４】
（第８実施形態）  
また、ｐアノード層１７とｎベース層１４との接合部は平坦である必要はなく、その接
合部の一部がカソード側に突出してもよい。ここで、ｐアノード層１７とｎベース層１４
との接合部とは、ｐアノード層１７からｎベース層１４の方向にｐアノード層１７とｎベ
ース層１４とを切断したときに、半導体の導電性がｐ形からｎ形に切り替わる箇所をいう
。
【０２２５】
図３４は、第８実施形態に係る半導体装置を例示する断面模式図である。
例えば、図３４に表す半導体装置８においては、ｐアノード層１７がｐアノード層１７
ｃとｐアノード層１７ｄとを有している。ｐ＋アノード層９５とｎ＋カソード層１２との
位置関係、幅Ｗｎ、および幅Ｗｐは、例えば、半導体装置２と同じである。
【０２２６】
半導体装置８では、ｐアノード層１７ｃとｎベース層１４との接合部Ａは平坦になって
いるものの、接合部Ｂはカソード側に突出している。すなわち、接合部Ｂの少なくとも一
部が屈曲している。
【０２２７】
このような構造であれば、仮にリカバリー時にアバランシェ電流が発生したときには、
このアバランシェ電流がｐアノード層１７ｄに集中し易くなる。これは、接合部Ｂの少な
くとも一部が屈曲しているからである。そして、アバランシェ電流はｐアノード層１７ｄ
内に設けられたｐ＋アノード層９５を経由してアノード電極１６に効率よく放出される。
その結果、半導体装置８のリカバリー耐量はさらに向上する。
【０２２８】
（第９実施形態）  
図３５は、第９実施形態に係る半導体装置の模式的平面図である。
【０２２９】
図３５には、半導体装置２、２ａ、２ｂ、２ｃ、３ｃ、３ｄ、４ｂ、５ａ、５ｂ、５ｃ
、５ｄ、７ａ、７ｂ、８のいずれかを含む半導体チップ９００の模式的平面が表されてい
る。
【０２３０】
半導体チップ９００は、活性領域９０１と、活性領域９０１を取り囲む周辺領域９０２
と、を備える。ここで、活性領域９０１とは、半導体装置が素子（ダイオード）として機
能することが可能な領域である。
【０２３１】
活性領域９０１における全てのｎ＋カソード層１２がカソード電極１１に接する全接触
面積Ｓｎ１（ｃｍ２）は、活性領域９０１における全てのｐ＋アノード層９５がアノード
電極１６に接する全接触面積Ｓｐ１（ｃｍ２）よりも大きい（Ｓｎ１＞Ｓｐ１）。
【０２３２】
また、活性領域９０１の単位面積におけるｎ＋カソード層１２がカソード電極１１に接
する全接触面積Ｓｎ２（ｃｍ２）は、該単位面積におけるｐ＋アノード層９５がアノード
電極１６に接する全接触面積Ｓｐ２（ｃｍ２）よりも大きい（Ｓｎ２＞Ｓｐ２）。
【０２３３】
また、活性領域９０１における全てのｎ＋カソード層１２の占有率Ｐｎ１（％）は、活
性領域９０１における全てのｐ＋アノード層９５の占有率Ｐｐ１（％）よりも大きい（Ｐ
ｎ１＞Ｐｐ１）。ここで、ある領域Ａにおける部位Ｂの占有率とは、領域Ａにおける全て
の部位Ｂが領域Ａにおいて占める面積を領域Ａの面積で除算した値を百分率で表したもの
である。
【０２３４】
また、活性領域９０１の単位面積におけるｎ＋カソード層１２の占有率Ｐｎ２（％）は
、該単位面積におけるｐ＋アノード層９５の占有率Ｐｐ２（％）よりも大きい（Ｐｎ２＞
Ｐｐ２）。
【０２３５】
また、活性領域９０１内から任意の領域９０３を選択する。任意の領域９０３とは、活
性領域９０１内から無作為に選択された、例えば、１００μｍ角の領域である。領域９０
３には、本実施形態の半導体装置が配置されている。
【０２３６】
領域９０３における全てのｎ＋カソード層１２がカソード電極１１に接する全接触面積
Ｓｎ’１（ｃｍ２）は、領域９０３における全てのｐ＋アノード層９５がアノード電極１
６に接する全接触面積Ｓｐ’１（ｃｍ２）よりも大きい（Ｓｎ’１＞Ｓｐ’１）。
【０２３７】
また、領域９０３における全てのｎ＋カソード層１２の占有率Ｐｎ’１（％）は、領域
９０３における全てのｐ＋アノード層９５の占有率Ｐｐ’１（％）よりも大きい（Ｐｎ’
１＞Ｐｐ’１）。
【０２３８】
なお、Ｐｐ１、Ｐｐ２、およびＰｐ’１のそれぞれは、２０％以下であり、好ましくは
１０％以下になっている。また、Ｐｎ１、Ｐｎ２、およびＰｎ’１のそれぞれは、２０％
より大きい。
【０２３９】
（第１０実施形態）  
次に、第１０実施形態に係る半導体装置について説明する。本実施形態は、ｐｉｎダイ
オード構造を内部に含むＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Trans
istor：金属酸化物半導体電界効果トランジスタ）に関するものである。ＭＯＳＦＥＴに
おいても上述したダイオードの構造、各部位の寸法を適用することができる。
【０２４０】
図３６は、第１０実施形態に係る半導体装置を例示する断面模式図である。  
図３７（ａ）は、第１０実施形態に係る半導体装置において、図３６に示すＡＡ’線に
よるゲート電極、ソース電極及び絶縁膜を除いた平面模式図であり、図３７（ｂ）は、図
３６に示すＢＢ’線によるドレイン電極３１を除いた平面模式図である。
【０２４１】
図３６、図３７（ａ）及び図３７（ｂ）に示すように、半導体装置９には、ドレイン電
極３１、ｎ＋ドレイン層３２（第１ドレイン層）、ｎドレイン層３３（第２ドレイン層）
、ｎベース層３４（第１ベース層）、ｐベース層３５（第２ベース層）、ｎソース層３７
、ソース電極３６、ゲート電極３８及び絶縁膜３９が設けられている。半導体装置９は、
例えば、上下電極構造のＭＯＳＦＥＴである。つまり、ｎ＋ドレイン層３２（第１ドレイ
ン層）、ｎドレイン層３３（第２ドレイン層）、ｎベース層３４（第１ベース層）、ｐベ
ース層３５（第２ベース層）、ｎソース層３７、ソース電極３６、ゲート電極３８及び絶
縁膜３９は、ドレイン電極３１とソース電極３６との間に設けられている。
【０２４２】
ドレイン電極３１は、金属、例えば、アルミニウムを含んでいる。ドレイン電極３１の
形状は、例えば板状である。ドレイン電極３１上、例えば、ドレイン電極３１の板面上に
は、複数のｎ＋ドレイン層３２が、相互に離隔して配置されている。
【０２４３】
ｎ＋ドレイン層３２は、例えば、ドレイン電極３１上において、一方向に延びた直方体
の形状とされている。ドレイン電極３１における各ｎ＋ドレイン層３２に接触した領域３
１ａも一方向に延びている。各ｎ＋ドレイン層３２の幅Ｗｎ及び各領域３１ａの幅Ｗｎは
、例えば、１００マイクロメートル（μｍ）以下である。各ｎ＋ドレイン層３２の厚さは
、例えば、５マイクロメートル（μｍ）以下である。
【０２４４】
各ｎ＋ドレイン層３２及び各領域３１ａの間隔は、例えば、５０マイクロメートル（μ
ｍ）以下である。ｎ＋ドレイン層３２は、半導体、例えば、シリコンを含んでいる。ｎ＋
ドレイン層３２には、ドナーとなる不純物、例えば、リンが含有されている。ｎ＋ドレイ
ン層３２の導電形は、ｎ形（第１導電形）である。ｎ＋ドレイン層３２における実効的な
不純物の濃度は、３×１０１７ｃｍ−３よりも高く、例えば、１×１０１９ｃｍ−３以上
である。ドレイン電極３１は、アルミニウムを含み、ｎ＋ドレイン層３２における実効的
な不純物濃度は、３×１０１７ｃｍ−３よりも高いので、ドレイン電極３１とｎ＋ドレイ
ン層３２とはオーミック接触となっている。
【０２４５】
ｎドレイン層３３は、ｎ＋ドレイン層３２及びドレイン電極３１上に配置されている。
したがって、ｎドレイン層３３は、ｎ＋ドレイン層３２上に配置された部分３３ａと、ド
レイン電極３１に接した部分３３ｂとを含んでいる。ｎドレイン層３３におけるドレイン
電極３１に接触した部分３３ｂの厚さは、数〜数１０マイクロメートル（μｍ）、例えば
、１〜２０マイクロメートル（μｍ）、または０．５〜２０μｍである。
【０２４６】
ｎドレイン層３３は、半導体、例えば、シリコンを含んでいる。ｎドレイン層３３には
、ドナーとなる不純物、例えば、リンが含有されている。ｎドレイン層３３の導電形は、
ｎ形である。ｎドレイン層３３における実効的な表面の不純物濃度は、ｎ＋ドレイン層３
２における実効的な表面の不純物濃度よりも低い。ｎドレイン層３３におけるリンの表面
濃度は、例えば、３×１０１７ｃｍ−３以下である。ドレイン電極３１は、アルミニウム
を含み、ｎドレイン層３３における実効的な表面の不純物濃度は、３×１０１７ｃｍ−３
以下であるので、ドレイン電極３１とｎドレイン層３３とは、ショットキー接触となって
いる。
【０２４７】
ｎベース層３４は、ｎドレイン層３３上に配置されている。ｎベース層３４の厚さは、
例えば、１０〜５００マイクロメートル（μｍ）であり、素子の耐圧に応じて設計される
。ｎベース層３４は、半導体、例えば、シリコンを含んでいる。ｎベース層３４には、ド
ナーとなる不純物、例えば、リンが含有されている。ｎベース層３４の導電形は、ｎ形で
ある。ｎベース層３４における実効的な不純物濃度は、ｎドレイン層３３における実効的
な不純物濃度よりも低い。
【０２４８】
ｎベース層３４上には、複数のｐベース層３５が相互に離隔して配置されている。各ｐ
ベース層３５は、ｎベース層３４上において、一方向に延びた形状とされている。各ｐベ
ース層３５の間には、ｎベース層３４の上部が挟まれている。ｐベース層３５の下方及び
側方は、ｎベース層３４に接している。
【０２４９】
ｐベース層３５の厚さは、数マイクロメートル（μｍ）、例えば、１〜５マイクロメー
トル（μｍ）である。ｐベース層３５は、半導体、例えば、シリコンを含んでいる。ｐベ
ース層３５には、アクセプターとなる不純物、例えば、ボロンが含有されている。ｐベー
ス層３５の導電形は、ｐ形である。ｐベース層３５における実効的な不純物の表面濃度は
、３×１０１７ｃｍ−３よりも大きく、例えば、５×１０１７ｃｍ−３以上である。
【０２５０】
ｎソース層３７は、ｐベース層３５上に配置されている。ｎソース層３７は、ｐベース
層３５上において、一方向に延びた形状とされている。ｎソース層３７の下方及び側方は
、ｐベース層３５に接している。ｎソース層３７の厚さは、０．１〜数マイクロメートル
（μｍ）、例えば、０．５マイクロメートル（μｍ）である。ｎソース層３７は、半導体
、例えば、シリコンを含んでいる。ｎソース層３７には、ドナーとなる不純物、例えば、
リン又は砒素が含有されている。ｎソース層３７の導電形は、ｎ形である。ｎソース層３
７における実効的な不純物の表面濃度は、３×１０１７ｃｍ−３よりも高く、例えば、１
×１０１９ｃｍ−３以上である。
【０２５１】
ｎ＋ドレイン層３２、ｎドレイン層３３、ｎベース層３４、ｐベース層３５及びｎソー
ス層３７により、半導体層３０が構成されている。例えば、ｎソース層３７の上面、ｐベ
ース層３５の上面及びｎベース層３４の上面により、半導体層３０の上面が構成されてい
る。半導体層３０の上面において、ｎベース層３４の上面は一方向に延びている。半導体
層３０の上面におけるｎベース層３４の両側には、ｐベース層３５が露出している。半導
体層３０の上面において、ｐベース層３５のｎベース層３４と反対側には、ｎソース層３
７が露出している。半導体層３０の上面において、ｎソース層３７の両側には、ｐベース
層３５が露出している。
【０２５２】
ゲート電極３８は、半導体層３０上に配置されている。ゲート電極３８は、例えば、半
導体層３０上において、一方向に延びる板状の形状とされている。ゲート電極３８は、半
導体層３０の上面におけるｎベース層３４が露出した部分上に配置されている。ゲート電
極３８における一方向に直交する方向の両端部は、ｎソース層３７上まで達している。よ
って、ゲート電極３８の直下域の半導体層３０には、ｎベース層３４、ｐベース層３５及
びｎソース層３７が露出している。
【０２５３】
ソース電極３６は、半導体層３０上及びゲート電極３８上に配置されている。ソース電
極３６は、金属、例えば、アルミニウムを含んでいる。ソース電極３６と、ｎソース層３
７及びｐベース層３５とは、オーミック接触となっている。
【０２５４】
ゲート電極３８とソース電極３６との間及びゲート電極３８と半導体基板３０との間に
は、絶縁膜３９が配置されている。すなわち、絶縁膜３９は、ゲート電極３８とｎベース
層３４との間、ゲート電極３８とｐベース層３５との間及びゲート電極３８とｎソース層
３７との間に配置されている。絶縁膜３９におけるゲート電極３８と半導体基板３０との
間の部分をゲート絶縁膜という。絶縁膜３９は、例えば、二酸化シリコンを含んでいる。
【０２５５】
半導体装置９においては、図３６、図３７（ａ）及び図３７（ｂ）に示す構成が繰り返
し配置されている。
【０２５６】
次に、本実施形態に係る半導体装置９の動作について説明する。  
ソース電極３６及びドレイン電極３１間に、ソース電極３６側を正極とする電圧を印加
する。半導体装置９の内部には、ｎ＋ドレイン層３２、ｎドレイン層３３、ｎベース層３
４及びｐベース層３５を構成要素とするダイオードを含んでいる。よって、このダイオー
ドに対して順方向のバイアスが印加されるので、例えば、環流時において、ソース電極３
６からドレイン電極３１に向けて電流を流すことができる。
【０２５７】
また、半導体装置９のゲート電極３８に、閾値以上の電圧を印加することによって、ｐ
ベース層３５に反転層を形成する。そして、ソース電極３６及びドレイン電極３１間に、
ドレイン電極３１側を正極とする電圧を印加する。これにより、ドレイン電極３１からソ
ース電極３６に向けて電流を流すことができる。
【０２５８】
次に、本実施形態の効果について説明する。  
本実施形態においては、ｎドレイン層３３及びｎ＋ドレイン層３２を形成することによ
って、ドレイン電極３１側のキャリア濃度が低減する。よって、ＭＯＳＦＥＴに内蔵され
たｐｉｎダイオードがより高速に駆動する。また、ライフタイムキラーを導入することな
く、高速化することができるので、高温動作を向上させることができる。本実施形態にお
ける上記以外の効果は、前述の第１実施形態と同様である。
【０２５９】
（第１０実施形態の第１変形例）  
次に、第１０実施形態の第１変形例に係る半導体装置について説明する。本実施形態は
、ｐｉｎダイオード構造を内部に含むＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-
Effect Transistor：金属酸化物半導体電界効果トランジスタ）に関するものである。
【０２６０】
図３８は、第１０実施形態の第１変形例に係る半導体装置を例示する断面模式図である
。
【０２６１】
図３９（ａ）は、第１０実施形態の第１変形例に係る半導体装置において、図３８に示
すＡＡ’線によるゲート電極、ソース電極及び絶縁膜を除いた平面模式図であり、図３９
（ｂ）は、図３８に示すＢＢ’線によるドレイン電極を除いた平面模式図である。
【０２６２】
図３８、図３９（ａ）及び図３９（ｂ）に示すように、半導体装置９には、ドレイン電
極３１、ｎ＋ドレイン層３２、ｎドレイン層３３、ｎベース層３４、ｐベース層３５、ｎ
＋ソース層３７、ゲート電極３８、絶縁膜３９及びソース電極３６の他に、ｐ＋コンタク
ト層９９が設けられている。半導体装置９ａは、例えば、ＭＯＳＦＥＴである。
【０２６３】
ｐ＋コンタクト層９９は、各ｐベース層３５上に配置されている。また、ｐ＋コンタク
ト層９９は、ｎ＋ソース層３７におけるゲート電極３８で覆われた端部と反対側の端部側
に、例えば、隣接して配置されている。ｐ＋コンタクト層９９は、例えば、一方向に延び
た直方体の形状とされている。ｐ＋コンタクト層９９の厚さは、０．１〜数マイクロメー
トル（μｍ）、例えば、０．５マイクロメートル（μｍ）である。
【０２６４】
ｐ＋コンタクト層９９は、半導体、例えば、シリコンを含んでいる。ｐ＋コンタクト層
９９には、アクセプターとなる不純物、例えば、ボロンが含有されている。ｐ＋コンタク
ト層９９の導電形は、ｐ形（第２導電形）である。ｐ＋コンタクト層９９における実効的
な不純物の表面濃度は、３×１０１７ｃｍ−３よりも高く、例えば、１×１０１９ｃｍ−
３以上である。また、更にｐベース層３５における実効的な不純物の表面濃度は、３×１
０１７ｃｍ−３以下である。
【０２６５】
ｎ＋ドレイン層３２、ｎドレイン層３３、ｎベース層３４、ｐベース層３５、ｎソース
層３７及びｐ＋コンタクト層９９により、半導体層３０が構成されている。例えば、ｎソ
ース層３７の上面、ｐベース層３５の上面、ｎベース層３４の上面及びｐ＋コンタクト層
９９の上面により、半導体層３０の上面が構成されている。半導体層３０の上面において
、ｎベース層３４の上面は一方向に延びている。半導体層３０の上面におけるｎベース層
３４の両側には、ｐベース層３５が露出している。半導体層３０の上面において、ｐベー
ス層３５のｎベース層３４と反対側には、ｎソース層３７が露出している。半導体層３０
の上面において、ｎソース層３７のｐベース層３５と反対側には、ｐ＋コンタクト層９９
が露出している。
【０２６６】
半導体装置９ａにおいては、図３８、図３９（ａ）及び図３９（ｂ）に示す構成が繰り
返し配置されている。ｐ＋コンタクト層９９の上面は、隣り合うゲート電極３８間におい
て、ソース電極３６に接している。また、ｐベース層３５は、ソース電極３６に接する部
分を有する（不図示）。ｐ＋コンタクト層９９における実効的な表面不純物濃度は、３×
１０１７ｃｍ−３よりも高いので、ソース電極３６とｐ＋コンタクト層９９とはオーミッ
ク接触となっている。ｐベース層３５における実効的な表面不純物濃度は、３×１０１７
ｃｍ−３以下であるので、ソース電極３６とｐベース層３５とは、ショットキー接触とな
る。
【０２６７】
ｐ＋コンタクト層９９については、上述した第２ベース層の一部としてもよい。すなわ
ち、第２ベース層は、不純物濃度が低いｐベース層３５（第２ベース層の第１の部分）と
、不純物濃度が高いｐ＋コンタクト層９９（第２ベース層の第２の部分）と、を含む。
【０２６８】
次に、本変形例の動作及び効果について説明する。  
本変形例においては、第２実施形態に係る半導体装置２と同様なアノード構造となって
いるので、アノード側からの正孔注入量を制御できるので、高速化が実現できる。これに
加えて、ｐ＋コンタクト層９９は、正孔を排出させる働きがある。これにより、例えば、
バイアスを順方向から逆方向に変化させた場合に、正孔を、ｎベース層３４、ｐベース層
３５及びｐ＋コンタクト層９９を経由してソース電極３６に速やかに流れるようにするこ
とができる。本変形例における上記以外の動作及び効果は、前述の第１０実施形態と同様
である。
【０２６９】
（第１０実施形態の第２変形例）  
次に、第１０実施形態の第２変形例について説明する。  
本変形例に係る半導体装置を例示する断面模式図は、前述の第１０実施形態の第１変形
例の図３８と同じものである。
【０２７０】
図４０（ａ）は、第１０実施形態の第２変形例に係る半導体装置において、図３８に示
すＡＡ’線によるゲート電極、ソース電極及び絶縁膜を除いた平面模式図であり、図４０
（ｂ）は、図３８に示すＢＢ’によるドレイン電極３１を除いた平面模式図である。
【０２７１】
図４０（ａ）及び図４０（ｂ）に示すように、本変形例において、ｐ＋コンタクト層９
９は、半導体層３０の上面において、ｎソース層３７のｐベース層３５と反対側の一部に
配置されている。そして、ｐ＋コンタクト層９９の一方向における両側には、ｐベース層
３５が配置されている。本変形例においては、ＭＯＳＦＥＴに内蔵されるダイオードの正
孔注入をより抑制できるので第１０実施形態及び第１０実施形態の第２変形例と比較して
ダイオードのスイッチング特性の向上を図ることができる。上記以外の構成、動作及び効
果は、前述の第１０実施形態と同様である。
【０２７２】
なお、ＭＯＳＦＥＴの構造については、上述した構造に限らない。  
例えば、図３６および図３８においては、ドレイン電極３１の上に、図２２に例示した
ｐ＋カソード層２５を設けてもよい。但し、ＭＯＳＦＥＴでは、ｐ＋カソード層２５は「
ｐ＋ドレイン層２５（第３ドレイン層）」と置き換えて呼称される。ｐ＋ドレイン層２５
は、ドレイン電極３１にオーミック接触されている。ｎドレイン層３３は、ドレイン電極
３１上、ｎ＋ドレイン層３２、及びｐ＋ドレイン層２５上に設けられている。また、ｎド
レイン層３３は、ドレイン電極３１に接触する部分と、ｐ＋ドレイン層２５上及びｎ＋ド
レイン層３２上に接触する部分と、を有する。
【０２７３】
このｐ＋ドレイン層２５に含まれる実効的な不純物濃度は、ｐ＋カソード層２５の不純
物濃度と同じである。このｐ＋ドレイン層２５とｎ＋ドレイン層３２とは、ｐ＋カソード
層２５とｎ＋カソード層１２とのごとく、互いに接触して配置されてもよく、互いに離間
して配置されていてもよい。
【０２７４】
以上説明した実施形態によれば、電気的特性の向上を図ることができる半導体装置を提
供することができる。また、上記の数値例はシリコン材料を前提としたが、ＳｉＣやＧａ
Ｎ材料などのシリコン以外の材料を用いたダイオードへも本発明にかかる構造を適宜数値
を変更して適用することにより特性改善ができる。
【０２７５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲
に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【０２７６】
１、１ａ、２、２ａ、２ｂ、２ｃ、３ａ、３ｂ、３ｃ、３ｄ、４ａ、４ｂ、５ａ、５ｂ
、５ｃ、５ｄ、６、７ａ、７ｂ、８、９、１０１：半導体装置、１０：半導体層、１１：
カソード電極、１１ａ、１１ｂ、１６ａ、１６ｂ、３１ａ：領域、１２、９２：ｎ＋カソ
ード層、１３、９８：ｎカソード層、１３ａ、１３ｂ、１３ｃ、１７ａ、１７ｂ、３３ａ
、３３ｂ：部分、１３ｈ：正孔、１４：ｎベース層、１５、９５、９５ａ、９５ｂ：ｐ＋
アノード層、１６：アノード電極、１７、１７ｃ、１７ｄ：ｐアノード層、１８：電子電
流、
１９：正孔電流、２０、１２０：キャリア分布、２５：ｐ＋カソード層、３０：半導体層
、
３１：ドレイン電極、３２：ｎ＋ドレイン層、３３：ｎドレイン層、３４：ｎベース層、
３５：ｐベース層、３６：ソース電極、３７：ｎソース層、３８：ゲート電極、３９：絶
縁膜、４２：フェルミ準位、４３：リカバリー期間、４４：テイル期間、９６、９６ａ、
９６ｂ：ｐ＋吸出層（ｐ＋カソード層）、９７：ｐ−カソード層、９９：ｐ＋コンタクト
層、
５０１：第１配置領域、５０２：第２配置領域、６００：不純物濃度プロファイル、ＣＢ
：伝導帯、Ｄ１１、Ｄ１６：間隔、Ｅｒｒ：スイッチング損失、Ｌ１、Ｌ２、Ｌ３、Ｌ４
：実線、Ｒ１１、Ｒ１６：半径、ＶＢ：価電子帯、Ｓｎ、Ｓｐ：面積、Ｗｎ、Ｗｐ：幅、
ＶＦ：順方向電圧
【図１】
0006313500.tif 000002
【図２】
0006313500.tif 000003
【図３】
0006313500.tif 000004
【図４】
0006313500.tif 000005
【図５】
0006313500.tif 000006
【図６】
0006313500.tif 000007
【図７】
0006313500.tif 000008
【図８】
0006313500.tif 000009
【図９】
0006313500.tif 000010
【図１０】
0006313500.tif 000011
【図１１】
0006313500.tif 000012
【図１２】
0006313500.tif 000013
【図１３】
0006313500.tif 000014
【図１４】
0006313500.tif 000015
【図１５】
0006313500.tif 000016
【図１６】
0006313500.tif 000017
【図１７】
0006313500.tif 000018
【図１８】
0006313500.tif 000019
【図１９】
0006313500.tif 000020
【図２０】
0006313500.tif 000021
【図２１】
0006313500.tif 000022
【図２２】
0006313500.tif 000023
【図２３】
0006313500.tif 000024
【図２４】
0006313500.tif 000025
【図２５】
0006313500.tif 000026
【図２６】
0006313500.tif 000027
【図２７】
0006313500.tif 000028
【図２８】
0006313500.tif 000029
【図２９】
0006313500.tif 000030
【図３０】
0006313500.tif 000031
【図３１】
0006313500.tif 000032
【図３２】
0006313500.tif 000033
【図３３】
0006313500.tif 000034
【図３４】
0006313500.tif 000035
【図３５】
0006313500.tif 000036
【図３６】
0006313500.tif 000037
【図３７】
0006313500.tif 000038
【図３８】
0006313500.tif 000039
【図３９】
0006313500.tif 000040
【図４０】
0006313500.tif 000041