(57)【特許請求の範囲】
【請求項１】
引き上げ速度を０．４ｍｍ／ｍｉｎ以下にしてドーパントとして燐のみが添加された抵抗率０．８ｍΩ・ｃｍ以下のシリコン単結晶インゴットを育成する工程と、
引き上げ速度が０．４ｍｍ／ｍｉｎ以下である前記シリコン単結晶インゴットから切り出したシリコン単結晶基板の表面にエピタキシャル層を成長する工程と、
を備え、
前記成長する工程にて成長した前記エピタキシャル層に生じたＬＰＤの数が１０個以下であることを特徴とするエピタキシャルウェーハの製造方法。
【請求項２】
前記シリコン単結晶インゴットから切り出した前記シリコン単結晶基板に対して、水素及び塩酸を含む雰囲気で１１００〜１１４０℃の熱処理を行う工程をさらに備え、
前記成長する工程では、前記熱処理後の前記シリコン単結晶基板に対して前記熱処理と同じ温度帯で前記エピタキシャル層を成長する請求項１に記載のエピタキシャルウェーハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャルウェーハの製造方法に関する。
【背景技術】
【０００２】
例えば、モバイル端末に接続して用いる予備電源（モバイル電源）などに使用されるＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の半導体デバイスにエピタキシャルウェーハが使用されている。近年の省電力化等の観点から、このようなエピタキシャルウェーハに使用される基板の抵抗率を極めて低くすることが求められている。
【０００３】
抵抗率が極めて低い、例えば、ｎ型基板（シリコン単結晶基板）のもとになるシリコン単結晶インゴットを育成する場合は、ｎ型ドーパント種の中で揮発性の低い燐をドーパントとして高濃度に添加する。この添加する燐を調整することで、シリコン単結晶インゴットから得られるシリコン基板の抵抗率が調整される。添加する燐を調整して、例えば、抵抗率が０．８ｍΩ・ｃｍ以下となったシリコン基板にエピタキシャル層を成長すると、エピタキシャル層の成長時にスタッキングフォルト（積層欠陥）が発生し易くなる。このような積層欠陥が発生したエピタキシャルウェーハを用いて半導体デバイスを作製すると、半導体デバイスの特性に悪影響を及ぼす。そのため、半導体デバイスに使用されるエピタキシャルウェーハに生じる積層欠陥の数が一定数以下となるようにエピタキシャルウェーハの品質を管理する必要がある。
【０００４】
例えば、特許文献１には、燐が高濃度に添加されたシリコン単結晶基板にエピタキシャル層を成長する際に生じる積層欠陥を抑制する方法が開示されている。しかし、特許文献１に記載された発明では、積層欠陥を抑制するためにシリコン単結晶基板の裏面にポリシリコン層を形成する必要がある。
【０００５】
また、特許文献２には、燐が高濃度に添加されたシリコン単結晶基板にエピタキシャル層を成長させたエピタキシャルウェーハが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９６１３号公報
【特許文献２】特開２０１１−１８７６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献２に記載の発明は、燐及びゲルマニウムが添加されたシリコン単結晶基板に成長するエピタキシャル層の層厚を調整することでミスフィット転位を防止するものである。
【０００８】
本発明の課題は、燐のみが添加された抵抗率０．８ｍΩ・ｃｍ以下のシリコン単結晶基板にエピタキシャル層を成長する際に生じる積層欠陥を抑制できるエピタキシャルウェーハの製造方法を提供することにある。
【課題を解決するための手段及び発明の効果】
【０００９】
本発明のエピタキシャルウェーハの製造方法は、
引き上げ速度を０．５ｍｍ／ｍｉｎ以下にしてドーパントとして燐のみが添加された抵抗率０．８ｍΩ・ｃｍ以下のシリコン単結晶インゴットを育成する工程と、
シリコン単結晶インゴットから切り出したシリコン単結晶基板の表面にエピタキシャル層を成長する工程と、
を備えることを特徴とする。
【００１０】
本発明のエピタキシャルウェーハの製造方法は、上記の育成する工程で育成したインゴットから切り出したシリコン単結晶基板にエピタキシャル層を成長するため、エピタキシャル成長時に生じる積層欠陥を抑制できる。
【００１１】
育成する工程における引き上げ速度を０．４ｍｍ／ｍｉｎ以下にすると、シリコン単結晶基板にエピタキシャル層を成長する際に生じる積層欠陥を効果的に抑制できる。育成する工程における引き上げ速度の下限としては、例えば、生産性からは０．３５ｍｍ／ｍｉｎ以上が好適である。
【図面の簡単な説明】
【００１４】
【図１】シリコン単結晶インゴットの引き上げ速度と、その引き上げ速度に対応したインゴットから切り出した基板にエピタキシャル層を成長させたエピタキシャルウェーハの表面に形成された積層欠陥の数の関係を示したグラフ。
【発明を実施するための形態】
【００１５】
以下、本発明のエピタキシャルウェーハの製造方法の一例として、シリコン単結晶基板（以下、「基板Ｗ」とする。）にシリコンエピタキシャル層を成長してシリコンエピタキシャルウェーハを製造する製造方法を説明する。本実施例では、基板Ｗの元になるシリコン単結晶インゴットを育成する周知の引き上げ装置と、その引き上げ装置により育成したインゴットから切り出した基板Ｗにエピタキシャル成長を施す周知の気相成長装置を用いる。
【００１６】
最初に周知の引き上げ装置を用いて基板Ｗのもとになるシリコン単結晶インゴットを作製する。引き上げ装置は、例えば、石英るつぼを有する。先ず、この石英るつぼに多結晶シリコンと抵抗率を調整するドーパント（燐のみ）を入れて溶融させると、溶融液が石英るつぼ内に貯留する。そして、その貯留した溶融液の液面に種結晶シリコン棒を漬け、引き上げ速度を０．３５ｍｍ／ｍｉｎ以上かつ０．５ｍｍ／ｍｍ以下にして種結晶シリコン棒を引き上げ、シリコン単結晶インゴットを作製する。
【００１７】
次に、作製したシリコン単結晶インゴットを所定の厚さに切り出した後、切り出したウェーハに粗研磨、エッチング、研磨などを施して表面に鏡面加工がされた状態（ポリッシュドウェーハの状態）の基板Ｗを作製する。基板Ｗは、シリコン単結晶インゴットの作製する際に添加された燐により抵抗率が０．８ｍΩ・ｃｍ以下となるように調整される。
【００１８】
作製された基板Ｗは、周知の気相成長装置に搬送されてエピタキシャル成長が施される。基板Ｗが気相成長装置の炉内に搬送されると、炉内を、例えば、水素及び塩酸を含む雰囲気にして１１００〜１１４０℃で６０秒程度の熱処理を施す。そして、熱処理時と同じ温度帯で基板Ｗ上にエピタキシャル層を、例えば、４μｍ成長させ、シリコンエピタキシャルウェーハが製造される。
【００１９】
以上のようにして製造されるエピタキシャルウェーハは、ドーパントに燐のみが添加された抵抗率が０．８ｍΩ・ｃｍ以下のシリコン単結晶基板上にシリコンエピタキシャル層が形成される。一般的には、抵抗率が０．８ｍΩ・ｃｍ以下となったシリコン基板にエピタキシャル層を成長すると、エピタキシャル層の成長時に積層欠陥が発生し易くなり、積層欠陥はエピタキシャルウェーハの表面にＬＰＤ（Ｌｉｇｈｔ  Ｐｏｉｎｔ  Ｄｅｆａｃｔ）として観察される。
【００２０】
しかし、本発明の実施態様は、基板Ｗの元になるシリコン単結晶インゴットが０．５ｍｍ／ｍｉｎ以下の引き上げ速度で育成されるため、基板Ｗにエピタキシャル層を成長する際に生じる積層欠陥を抑制できる。本発明の実施態様により製造されたエピタキシャルウェーハの表面のＬＤＰを、例えば、欠陥検査装置で測定すると、ウェーハ１枚当たりのＬＤＰの数が１０００個以下（好ましくは１００個以下、より好ましくは１０個以下）に抑制できる。よって、高品質なエピタキシャルウェーハを提供できる。
【実施例】
【００２１】
以下、実施例と比較例を挙げて本発明を具体的に説明するが、これらは本発明を限定するものではない。
【００２２】
最初に、ドーパントとして燐のみを添加してシリコン単結晶インゴットを複数作製した。具体的には、シリコン単結晶インゴットの引き上げ速度を０．３５〜０．６２ｍｍ／ｍｉｎの範囲から４つ選択し、それぞれ選択した引き上げ速度でシリコン単結晶インゴットを育成し、引き上げ速度が異なるインゴットを４つ作製した。作製した各インゴットから直径２００ｍｍ、面方位（１００）のウェーハを切り出し、切り出したウェーハに粗研磨、エッチング、研磨などを施して各インゴットからそれぞれ１枚の基板Ｗを作製した。作製した基板Ｗは、抵抗率が同程度（０．７５〜０．７８ｍΩ・ｃｍ）となるように調整した。そして、作製した各基板Ｗをそれぞれ周知の気相成長装置の炉内に搬送し、炉内の雰囲気を水素及び塩酸を含む雰囲気にして１１００〜１１４０℃にして６０秒程度の熱処理を施した。その後、熱処理時と同じ温度帯にして基板Ｗに４μｍのＮ型シリコンエピタキシャル層を成長して４枚のシリコンエピタキシャルウェーハを作製した。そして、作製したウェーハの表面に生じた積層欠陥（ＬＰＤ）の数を欠陥検査装置（レーザーテック社製のＭＡＧＩＣＳ）の画像上でカウントすることにより得た。
【００２３】
（比較例）
比較例では、引き上げ速度が０．６２ｍｍ／ｍｉｎであるインゴットから切り出した基板Ｗにエピタキシャル層を成長させたエピタキシャルウェーハ表面の積層欠陥の数を測定した。
【００２４】
（実施例）
１つ目の実施例では、引き上げ速度が０．３５ｍｍ／ｍｉｎであるインゴットから切り出した基板Ｗにエピタキシャル層を成長させたエピタキシャルウェーハ表面の積層欠陥の数を測定した。残りの２つの実施例では、引き上げ速度として、０．４〜０．５ｍｍ／ｍｉｎの範囲で０．４ｍｍ／ｍｉｎ近傍の引き上げ速度と、０．５ｍｍ／ｍｉｎ近傍の引き上げ速度を選択した。そして、各引き上げ速度で育成したインゴットから切り出した各基板Ｗにエピタキシャル層を成長させたエピタキシャルウェーハ表面の積層欠陥の数を測定した。
【００２５】
図１には、比較例と実施例で作製したシリコンエピタキシャルウェーハの表面に生じた積層欠陥の数と、作製したエピタキシャルウェーハの基板Ｗの元になったシリコン単結晶インゴットの引き上げ速度が示される。引き上げ速度が０．６ｍｍ／ｍｉｎを超える比較例においては、積層欠陥の数が１０００を優に超えるのに対し、引き上げ速度が０．５ｍｍ／ｍｉｎ以下の実施例においては、積層欠陥の数が大幅に減少した。特に引き上げ速度が０．４ｍｍ／ｍｉｎ以下になると積層欠陥の数が１０個以下となり、積層欠陥の数を効果的に抑制することができた。
【００２６】
以上、本発明の実施例を説明したが、本発明はその具体的な記載に限定されることなく、例示した構成等を技術的に矛盾のない範囲で適宜組み合わせて実施することも可能であるし、またある要素、処理を周知の形態に置き換えて実施することもできる。
【符号の説明】
【００２７】
Ｗ    基板（シリコン単結晶基板）
【図１】
0006432879.tif 000002