(57)【特許請求の範囲】
【請求項１】
半導体構造体を形成する方法であって、
半導体オンインシュレータ（ＳＯＩ）基板を用意するステップであって、前記ＳＯＩ基板が、
ベース基板と、
結晶学的歪み材料を含むベース基板より上のストレッサ層と、
表面半導体層と、
前記ストレッサ層と前記表面半導体層との間に配置される誘電体層とを含む、半導体オンインシュレータ（ＳＯＩ）基板を用意するステップと、
イオンを前記ストレッサ層の少なくとも第２の領域の中に注入することなく、又は少なくとも第２の領域を貫通して注入することなく、イオンを前記ストレッサ層の少なくとも第１の領域の中に注入する、又は少なくとも第１の領域を貫通して注入するステップと、
追加的な半導体材料を前記ストレッサ層の前記少なくとも第１の領域より上の前記表面半導体層上に形成するステップと、
前記ストレッサ層の前記少なくとも第１の領域より上の前記表面半導体層の第１の領域の歪み状態を変化させるステップと、
前記表面半導体層を貫通して前記ベース基板の少なくとも一部の中に入るトレンチ構造体を形成するステップと、
前記ストレッサ層の前記少なくとも第２の領域より上の前記表面半導体層の第２の領域の歪み状態を変化させるステップとを含み、
前記ストレッサ層の前記少なくとも第２の領域より上の前記表面半導体層の前記第２の領域の前記歪み状態を変化させるステップが、前記表面半導体層の前記第２の領域の前記歪み状態を、前記表面半導体層の前記第１の領域の前記歪み状態とは異なるようにさせることを含む、方法。
【請求項２】
前記表面半導体層の前記第１の領域の前記歪み状態を変化させるステップが、前記表面半導体層の前記第１の領域の圧縮歪みを誘発することを含む、請求項１に記載の方法。
【請求項３】
前記表面半導体層の前記第２の領域の前記歪み状態を変化させるステップが、前記表面半導体層の前記第２の領域の引張歪みを誘発することを含む、請求項１に記載の方法。
【請求項４】
前記用意されたＳＯＩ基板の前記ストレッサ層が、圧縮歪みＳｉｘＧｅ１−ｘ層を備える、請求項１に記載の方法。
【請求項５】
前記用意されたＳＯＩ基板の前記誘電体層が、１つ又は複数の誘電体層を備え、各誘電体層が、窒化珪素、酸化珪素、及び酸窒化珪素からなる群から選択された材料を備える、請求項１に記載の方法。
【請求項６】
イオンを前記ストレッサ層の少なくとも一部の中に注入するステップ、又は前記ストレッサ層の少なくとも一部を貫通して注入するステップが、ゲルマニウム、珪素、炭素、アルゴン、及び不活性ガスイオンのうちの１つ又は複数を前記ストレッサ層の前記少なくとも一部の中に注入する、又は前記ストレッサ層の前記少なくとも一部を貫通して注入することを含む、請求項１に記載の方法。
【請求項７】
追加的な半導体材料を前記ストレッサ層の前記第１の領域より上の前記表面半導体層上に形成するステップが、Ｓｉ１−ｘＧｅｘを前記表面半導体層上にエピタキシャルに堆積することを更に含み、前記Ｓｉ１−ｘＧｅｘが、前記追加的な半導体材料を形成する、請求項１に記載の方法。
【請求項８】
前記ストレッサ層の前記少なくとも第１の領域より上の前記表面半導体層の第１の領域の歪み状態を変化させるステップが、前記表面半導体層の前記第１の領域の拡散された元素の濃度を上昇させるように、前記追加的な半導体材料から前記表面半導体層の前記第１の領域の中に前記元素を拡散させることを更に含む、請求項１に記載の方法。
【請求項９】
ベース基板と、
前記ベース基板より上の少なくとも第１の領域及び第２の領域とを備える半導体構造体であって、
前記第１の領域が、
前記ベース基板上に配置された実質的な緩和層と、
前記ベース基板と反対の前記実質的な緩和層の側で前記実質的な緩和層より上に配置された誘電体層と、
前記誘電体層より上に配置された圧縮歪み表面半導体層とを含み、
前記第２の領域が、
前記ベース基板上に配置された圧縮歪み層と、
前記ベース基板と反対の側で前記圧縮歪み層より上に配置された誘電体層と、
前記誘電体層より上に配置された引張歪み表面半導体層とを含み、
前記第１の領域及び前記第２の領域が、誘電体分離材料によって互いに横方向に分離されている、半導体構造体。
【請求項１０】
前記第１の領域の前記実質的な緩和層が、実質的な緩和Ｓｉ１−ｘＧｅｘ層を備える、請求項９に記載の半導体構造体。
【請求項１１】
前記第１の領域の前記圧縮歪み表面半導体層が、圧縮歪みＳｉ１−ｙＧｅｙ層を備える、請求項９に記載の半導体構造体。
【請求項１２】
前記第２の領域の前記圧縮歪み層が、圧縮歪みＳｉ１−ｘＧｅｘ層を備える、請求項９に記載の半導体構造体。
【請求項１３】
前記第２の領域の前記引張歪み表面半導体層が、引張歪み珪素層を備える、請求項９に記載の半導体構造体。
【請求項１４】
前記引張歪み珪素層に形成された少なくとも１つのデバイス構造体を更に備える、請求項１３に記載の半導体構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示の実施形態は、半導体基板の共通層に異なる歪み状態を有する、ｎ型酸化金属半導体（ＮＭＯＳ）電界効果トランジスタ及びｐ型酸化金属半導体（ＰＭＯＳ）電界効果トランジスタを製作するのに使用することができる方法と、このような方法を用いて製作された半導体層及びデバイスとに関する。
【背景技術】
【０００２】
[0002]マイクロプロセッサなどの半導体デバイス及びメモリデバイスは、固体トランジスタをその集積回路の基礎的な一次動作層として使用する。半導体層及びデバイスで一般に使用されるトランジスタの１つの型は、電界効果トランジスタ（ＦＥＴ）であり、電界効果トランジスタは、ソースコンタクト、ドレインコンタクト、及び１つ又は複数のゲートコンタクトを一般的には含んでいる。半導体チャネル領域は、ソースコンタクトとドレインコンタクトとの間に延在する。１つ又は複数のｐｎ接合は、ソースコンタクトとゲートコンタクトとの間に画定される。ゲートコンタクトは、チャネル領域の少なくとも一部に隣接して位置付けられ、チャネル領域の導電性は、電場の存在によって変化される。したがって、電場は、電圧をゲートコンタクトに印加することによってチャネル領域の中に提供される。したがって、例えば、電圧がゲートコンタクトに印加されるとき、電流は、トランジスタを経て、ソースコンタクトからドレインコンタクトまでチャネル領域を通って流れることはできるが、ゲートコンタクトに印加される電圧がない場合には、トランジスタを経て、ソースコンタクトからドレインコンタクトまで流れることはできない。
【０００３】
[0003]ＦＥＴのチャンネル層は、ドープ処理されたｎ型又はｐ型であり得る半導体材料を備える。更に、ｎ型半導体材料が引張歪みの状態にあるときには、ｎ型ドープ半導体材料の導電性が、改善され、ｐ型半導体材料が圧縮歪みの状態にあるときには、ｐ型半導体材料の導電性が、改善されることが立証されてきた。
【発明の概要】
【０００４】
[0004]本概要は、概念の選定を簡略化した形で紹介するために提示される。これらの概念は、下文にて開示される実施形態例の詳細説明で更に詳細に説明される。本概要は、特許請求される主題の重要特徴又は本質的特徴を特定するよう意図されておらず、特許請求される主題の範囲を制限するために使用されるよう意図されてもいない。
【０００５】
[0005]いくつかの実施形態では、本開示は、半導体構造体を形成する方法を含む。ベース基板と、結晶学的歪み材料を含む、ベース基板より上のストレッサ層と、表面半導体層と、ストレッサ層と表面半導体層との間に配置された誘電体層とを含む半導体オンインシュレータ（ＳＯＩ）基板が、用意される。イオンをストレッサ層の少なくとも第２の領域の中に注入することなく、又は少なくとも第２の領域を貫通して注入することなく、イオンは、ストレッサ層の少なくとも第１の領域の中に注入される、又は少なくとも第１の領域を貫通して注入される。追加的な半導体材料が、ストレッサ層の第１の領域より上の表面半導体層上に形成される。ストレッサ層の第１の領域より上の表面半導体層の第１の領域の歪み状態が、変化される。トレンチ構造体が、表面半導体層を貫通して、ベース基板の少なくとも一部の中に形成され、ストレッサ層の少なくとも第２の領域より上の表面半導体層の第２の領域の歪み状態が、変化される。
【０００６】
[0006]追加の実施形態では、本開示は、本明細書に開示されるような方法によって製作され得る半導体構造体を含む。例えば、いくつかの実施形態では、本開示は、ベース基板と、基板より上の少なくとも第１の領域及び第２の領域とを備える半導体構造体を含む。第１の領域は、ベース基板に配置された実質的な歪み緩和層と、ベース基板と反対の側で実質的な歪み緩和層より上に配置された誘電体層と、誘電体層より上に配置された圧縮歪み表面半導体層とを含む。第２の領域は、ベース基板に配置された圧縮歪み層と、ベース基板と反対の側で圧縮歪み層より上に配置された誘電体層と、誘電体層より上に配置された引張歪み表面半導体層とを含む。第１の領域及び第２の領域は、誘電体分離材料によって互いに横方向に分離されている。
【０００７】
[0007]本明細書は、本発明の実施形態と考えられるものを特に指し示して明確に請求している特許請求の範囲で締めくくられており、本開示の実施形態の利点は、添付の図面と関連させて読むとき、本開示の実施形態の特定の例についての説明からより容易に確認することができる。
【図面の簡単な説明】
【０００８】
【図１】本開示の実施形態によって使用され得る、ストレッサ層及び表面半導体層を含む半導体オンインシュレータ（ＳＯＩ）基板を示す、簡略化され、概略的に図示された断面図である。
【図２】表面半導体層の選択された領域をマスキングした後の、図１のＳＯＩ基板を示す図である。
【図３】イオンを選択的に、図２の表面半導体層のストレッサ層の一部の中に注入する、又はストレッサ層の一部を貫通して注入することを示す図である。
【図４】追加的な半導体材料を、図３のプロセスで形成されたイオン注入帯域より上の表面半導体層上に形成することを示す図である。
【図５】凝縮プロセスによって、図４のプロセスで形成された追加的な半導体材料から表面半導体層の領域の中に元素を拡散させることを示す図である。
【図６】凝縮プロセスによって表面半導体層の或る領域のゲルマニウムを濃縮させた後、任意選択的な追加的半導体層が表面半導体層上に追加された図５の半導体構造体を示す図である。
【図７】最初のマスク層を除去し、その後の分離構造体を画定するのに利用される別のマスク層を追加した後の、図６の半導体構造体を示す図である。
【図８】半導体構造体の第１の領域と第２の領域を横方向に分離するために、表面半導体層を貫通し、ベース基板の少なくとも一部の中に延びるトレンチ構造体を形成した後の、図７の半導体構造体を示す図である。
【図９】トレンチ構造体を誘電体分離材料で充填し、半導体構造体の露出面を平坦化した後の、図８の半導体構造体を示す図である。
【図１０】表面半導体層の第１の領域及び第２の領域に能動デバイスを製作した後の、図９の半導体構造体を示す図である。
【図１１】図１の半導体オンインシュレータ（ＳＯＩ）基板の製作に利用されているベース基板を示す図である。
【図１２】図１１のベース基板上にストレッサ層を形成することを示す図である。
【図１３】図１の半導体オンインシュレータ（ＳＯＩ）基板の製作に利用されているドナー基板及び誘電体層を示す図である。
【図１４】図１３のドナー基板及び誘電体層を図１２のストレッサ層及びベース基板に結合させることを示す。
【図１５】転写された部分を、誘電体層、ストレッサ層、及びベース基板の上に残しながら、ドナー基板の一部を分離することを示し、転写された部分が、図１の半導体オンインシュレータ（ＳＯＩ）基板の表面半導体層を形成している。
【発明を実施するための形態】
【０００９】
[0023]本明細書に提示される図は、何らかの特定の半導体層、構造体、デバイス、又は方法の実際の図であるということを意味するものではなく、開示の実施形態を説明するのに使用される理想的な表現にすぎない。
【００１０】
[0024]本明細書で使用されるどのような見出しも、下文の特許請求の範囲及びそれらの法的な等価物によって画定される本発明の実施形態の範囲を制限すると考えられるべきではない。何らかの特定の見出しに記載された概念は、本明細書の全体を通じて他の章にも一般的に適用できる。
【００１１】
[0025]説明及び特許請求の範囲の第１の及び第２のという用語は、類似要素間で区別するために使用されている。
【００１２】
[0026]以下図を参照しながら説明されるのは、半導体構造体を製作するのに用いることができる方法、及びこのような方法を使用して製作され得る半導体構造体である。
【００１３】
[0027]図１を参照すると、半導体オンインシュレータ（ＳＯＩ）基板１００が、用意され得る。ＳＯＩ基板１００は、ベース基板１０２と、ベース基板１０２上、又はベース基板１０２より上に配置されるストレッサ層１０４と、表面半導体層１０６と、ストレッサ層１０４と表面半導体層１０６との間に配置される誘電体層１０８とを備えることができる。ストレッサ層は、結晶学的歪み材料を備えることができ、単結晶でもあり得る。
【００１４】
[0028]図１のＳＯＩ基板１００の製作は、本明細書において、図１１〜１５を参照して下文に記載される。
【００１５】
[0029]図１１は、ベース基板１０２を示す。ベース基板１０２は、バルク材料を備えることができ、例えば約４００μｍ〜約９００μｍまでの範囲の厚さ（例えば約７５０μｍ）を有することができる。ベース基板１０２は、例えば半導体材料（例えば珪素、ゲルマニウム、炭化珪素、ＩＩＩ−Ｖ族半導体材料等）、セラミック材料（例えば酸化珪素、酸化アルミニウム、炭化珪素等）、又は金属材料（例えばモリブデン等）でできたダイ又はウェハを備えることができる。ベース基板１０２は、いくつかの実施形態では単結晶、又は多結晶であり得る。他の実施形態では、バルク材料が、非晶質である場合もある。
【００１６】
[0030]ＳＯＩ基板１００は、図１２に図示されるように、ストレッサ層１０４を更に備えることができる。ストレッサ層１０４は、圧縮歪み（及び関連付けられる応力）又は引張歪み（及び関連付けられる応力）のどちらかを有するようなやり方で形成されることができる結晶学的歪み材料のうちの１つ又は複数の層を含むことができる。ストレッサ層１０４は、この後下文において更に詳細に論じられるように、後の処理で、（図１の）ＳＯＩ基板１００の上に横たわる表面半導体層１０６の結晶格子に歪みを付与するのに使用することができる何らかの材料を備えることができる。したがって、ストレッサ層１０４は、ストレッサ層１０４が、後の処理において上に横たわる表面半導体層１０６の結晶格子に歪みを付与することができるように選択された組成物及び／又は層の厚さを有することができる。
【００１７】
[0031]いくつかの実施形態では、ストレッサ層１０４は、１つ又は複数の歪み誘電体層、例えば歪み窒化珪素層を備えることができる。窒化珪素が、圧縮歪み状態又は引張歪み状態のどちらかの状態で堆積されることができるので、ストレッサ層１０４としての窒化珪素は、可撓性を呈する。したがって、歪み窒化珪素層は、上層に横たわる表面半導体層１０６に引張歪み又は圧縮歪みのどちらかを誘発させるのに使用することができる。
【００１８】
[0032]更なる実施形態では、ストレッサ層１０４は、１つ又は複数の歪み半導体層を備えることができる。例えば、ストレッサ層１０４は、歪み珪素（Ｓｉ）、歪みゲルマニウム（Ｇｅ）、歪み珪素ゲルマニウム（ＳｉＧｅ）、炭素を混入した歪み珪素、又は歪みＩＩＩ−Ｖ族半導体材料の層を備えることができる。したがって、ストレッサ層１０４は、ストレッサ層１０４が、平衡状態の独立型バルク状形態で存在した場合に、それぞれのストレッサ層１０４の結晶層が通常呈する、緩和格子パラメータより上（引張歪み状態）又は緩和格子パラメータより下（圧縮歪み状態）のどちらかにある格子パラメータを呈する結晶層を有することができる。
【００１９】
[0033]ストレッサ層１０４が歪み半導体層を備える実施形態では、ストレッサ層１０４は、例えば化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、蒸気相エピタキシ（ＶＰＥ）、又は分子線エピタキシ（ＭＢＥ）などのいくつかの異なるプロセスのいずれかを用いて、ベース基板１０２の上にエピタキシャルに堆積される又は『成長する』ことができる。歪みが、ストレッサ層１０４を形成するために歪み半導体層に誘発され得るように、歪み半導体層及びベース基板１０２は、異なる面内格子パラメータを備えた異なる組成物を有する材料を備えることができる。歪み半導体層の歪みの大きさは、歪み半導体層の組成物及び厚さによって決まり得る。いくつかの実施形態では、ストレッサ層１０４は、少なくとも約１ギガパスカルの圧縮歪みを有することができる。
【００２０】
[0034]ストレッサ層１０４の面内格子パラメータが、ベース基板１０２の面内格子パラメータと少なくとも実質的に合うように、ストレッサ層１０４は、ストレッサ層１０４をベース基板１０２の上に擬似形態的に成長させることによって形成されることができる。ストレッサ層１０４は、更に、ストレッサ層１０４をストレッサ層１０４の臨界厚さを下回るように成長させることによって形成されることができ、臨界厚さを上回ると、ストレッサ層１０４の中に欠陥が形成されることによって、ストレッサ層１０４の歪み半導体層の歪みが、緩和する可能性がある。更なる実施例では、ストレッサ層１０４が、ベース基板１０２の上に非擬似形態的に形成されるように、ストレッサ層１０４は、ストレッサ層１０４を歪み緩和が始まる臨界厚さを上回るように成長させることによって形成されることができる。このような実施形態では、ストレッサ層１０４の組成物及び／又は厚さは、擬形的成長方法によって達成可能な厚さを超えて増大させることができる。
【００２１】
[0035]続いて図１２を参照すると、ベース基板１０２は、バルク珪素材料を備えることができ、ストレッサ層１０４は、圧縮歪みＳｉ１−ｘＧｅｘ層を備えることができ、ここにｘ＞０である。例えば、いくつかの実施形態では、圧縮歪みＳｉ１−ｘＧｅｘ層は、約０．１５〜約１．００の間のゲルマニウム組成物（ｘ）を備えた、ベース基板１０２上にエピタキシャルに堆積されることができ、他の実施形態では、圧縮歪みＳｉ１−ｘＧｅｘ層は、約０．２０〜約０．６０の間のゲルマニウム組成物（ｘ）を備えた、ベース基板１０２上にエピタキシャルに堆積されることができる。ゲルマニウムの組成物は、いくつかの実施形態では一様であり得る。換言すれば、Ｓｉ１−ｘＧｅｘ層は、単一の一様なゲルマニウム組成物を有することができる。他の実施形態では、ゲルマニウムの組成物は、Ｓｉ１−ｘＧｅｘ層の厚さに亘って漸変的であり得る。例えば、ゲルマニウム濃度は、Ｓｉ１−ｘＧｅｘ層の厚さに亘って上昇することができ、ベース基板１０２の近くではゲルマニウム組成物は最も少なく、ベース基板１０２と反対のストレッサ層１０４の表面では最大値に上昇する。ストレッサ層１０４は、いくつかの実施形態では、約１０ｎｍ〜約５０ｎｍの間の厚さを有することができる。
【００２２】
[0036]ベース基板１０２の上にストレッサ層１０４を形成した後、表面半導体層１０６（図１）は、ストレッサ層１０４にドナー基板の一部を転写することによって、ストレッサ層１０４の上に形成されることができる。ストレッサ層１０４にドナー基板の一部を転写することは、後述するように、誘電体層１０８をストレッサ層１０４と表面半導体層１０６との間に形成することを含むことができる。
【００２３】
[0037]図１３を参照すれば、ドナー基板１１０が、用意され得る。例えば、ドナー基板１１０は、バルク半導体材料（例えば珪素、ゲルマニウム、炭化珪素、ＩＩＩ−Ｖ族半導体材料等）を備えることができる。誘電体層１０８は、ドナー基板１１０の表面の上に形成されることができる。いくつかの実施形態では、誘電体層１０８は、多層の誘電材料を含む多層構造を備えることができる。例えば、誘電体層１０８は、窒化珪素、酸化珪素、及び酸窒化珪素のうちのいずれかの１つ又は複数の層を備えることができる。誘電体層１０８は、化学蒸着法（ＣＶＤ）などの堆積方法又は熱酸化（湿式又は乾式）などの成長方法を利用して形成されることができる。誘電体層１０８は、約５ｎｍ〜約５０ｎｍの間の厚さを有することができる。
【００２４】
[0038]図１３に示すように、ドナー基板１１０に、誘電体層１０８をその上に設けた後、ドナー基板１１０の一部（その後表面半導体層１０６を備える）及び誘電体層１０８は、例えば当技術でスマートカット（ＳＭＡＲＴＣＵＴ）（登録商標）法と称されるものを用いて、ベース基板１０２上に配置されたストレッサ層１０４（図１２）へ転写されることができる。スマートカット（登録商標）法は、例えばＢｒｕｅｌへの米国特許第ＲＥ３９，４８４号（２００７年２月６日発行）、Ａｓｐａｒ他への米国特許第６，３０３，４６８号（２００１年１０月１６日発行）、Ａｓｐａｒ他への米国特許第６，３３５，２５８号（２００２年１月１日発行）、Ｍｏｒｉｃｅａｕ他への米国特許第６，７５６，２８６号（２００４年６月２９日発行）、Ａｓｐａｒ他への米国特許第６，８０９，０４４号（２００４年１０月２６日発行）、及びＡｓｐａｒ他への米国特許第６，９４６，３６５号（２００５年９月２０日発行）に記載されている。
【００２５】
[0039]複数のイオン（例えば水素、ヘリウム、又は不活性ガスイオン）は、誘電体層１０８を貫通してドナー基板１１０の中に注入されることができる。例えば、イオンは、図１３の方向指示矢印１１６で表されるように、ドナー基板１１０の片側上に配置されたイオン源からドナー基板１１０の中に注入されることができる。イオンは、誘電体層１０８を貫通して、ドナー基板１１０の主要面に対して実質的に垂直な方向に沿ってドナー基板１１０の中に注入され得る。当技術で知られているように、イオンが、ドナー基板１１０の中に注入される深さは、イオンが、それを用いてドナー基板１１０の中に注入されるエネルギーの関数の少なくとも一部である。一般的には、少ないエネルギーを用いて注入されたイオンは、相対的に浅い深さに注入され、一方で、高いエネルギーを用いて注入されたイオンは、相対的に深い深さに注入される。
【００２６】
[0040]イオンは、イオンをドナー基板１１０内の望ましい深さに注入するように選択された所定のエネルギーを用いてドナー基板１１０の中に注入されることができる。１つの特定の非限定的な例として、イオンは、脆弱帯域がドナー基板１１０に形成されるように、選択された深さにドナー基板１１０内に配置されることができる。当技術で知られているように、不可避的に、少なくともいくつかのイオンは、所望の注入深さ以外の深さに注入される可能性があり、ドナー基板１１０の表面からドナー基板１１０の中に入った深さと相関するイオンの濃度のグラフは、望ましい注入深さで最大値を有する概ね鐘形の（対称的又は非対称的）曲線を呈する可能性がある。
【００２７】
[0041]ドナー基板１１０の中へ注入されると、イオンは、ドナー基板１１０内に脆弱帯域１１８（図１３に破線として示される）を画定することができる。脆弱帯域１１８は、ドナー基板１１０に関する最大イオン濃度の平面と位置合せされた（例えば最大イオン濃度の平面を中心とした）、ドナー基板１１０内に層又は領域を備えることができる。脆弱帯域１１８は、ドナー基板１１０が、その後のプロセスにおいて、それに沿って割裂又は破砕され得る、ドナー基板１１０内に平面を画定することができ、脆弱帯域１１８は、ドナー基板１１０を、転写される領域（後に表面半導体層１０６）と、ドナー基板１１０の残存部分１１４とに分ける。
【００２８】
[0042]ドナー基板１１０内に脆弱帯域１１８を形成した後、ドナー基板１１０及び誘電体層１０８は、直接分子結合プロセスを用いて、図１４に示すようにベース基板１０２上に配置されたストレッサ層１０４に結合されることができる。
【００２９】
[0043]直接分子結合プロセスは、ストレッサ層１０４の結合表面と誘電体層１０８の結合表面との間に直接的原子結合を形成することができ、以て、ストレッサ層１０４と誘電体層１０８を結合することによって、ベース基板１０２をドナー基板１１０に連結する。ストレッサ層１０４と誘電体層１０８との間の原子結合の性質は、ストレッサ層１０４及び誘電体層１０８のそれぞれの表面での材料組成によって決まる。
【００３０】
[0044]いくつかの実施形態では、ストレッサ層１０４の結合表面と誘電体層１０８の結合表面との間の直接結合は、ストレッサ層１０４の結合表面及び誘電体層１０８の結合表面のそれぞれを比較的滑らかな表面を有するように形成し、その後結合表面を合せて当接させ、その間で結合波の伝搬を開始することによって確立されることができる。例えば、ストレッサ層１０４の結合表面及び誘電体層１０８の結合表面のそれぞれは、約２ナノメートル（２．０ｎｍ）以下、約１ナノメートル（１．０ｎｍ）以下、又は更に約１／４ナノメートル（０．２５ｎｍ）以下の二乗平均平方根表面粗さ（ＲＲＭＳ）を有するように形成されることができる。ストレッサ層１０４の結合表面及び誘電体層１０８の結合表面のそれぞれは、機械研摩作業及び化学エッチング作業の少なくとも一方を用いて平滑化されることができる。例えば、化学機械平坦化技術（ＣＭＰ）作業は、ストレッサ層１０４の結合表面及び誘電体層１０８の結合表面のそれぞれを平坦化する及び／又はそれらの表面粗さを減少させるのに用いることができる。
【００３１】
[0045]結合表面を平滑化した後、結合表面は、当技術において知られているプロセスを用いて、任意選択で清浄される及び／又は活性化されることができる。このような活性化プロセスは、結合プロセスを容易にする、及び／又は結果的により強い結合を形成するやり方で、結合表面の界面化学を変化させることに用いることができる。
【００３２】
[0046]結合表面は、互いに直接物理的に接触させられることができ、圧力が、結合境界面に亘って局所的区域に印加されることができる。原子間結合は、局所的な圧力区域の近くで始めることができ、結合波は、結合表面間の境界面に亘って伝搬することができる。
【００３３】
[0047]任意選択的に、焼き鈍しプロセスを用いて、結合を強化させることができる。このような焼き鈍しプロセスは、結合されたドナー基板１１０及びベース基板１１０を、摂氏約１００度（１００℃）〜摂氏約４００度（４００℃）の間の温度で、約２分（２ｍｉｎｓ）〜約１５時間（１５ｈｒｓ）の間炉内で加熱することを含むことができる。
【００３４】
[0048]ストレッサ層１０４及び誘電体層１０８の一方又は両方の結合表面が、表面誘電体層を備えるように、１つ又は複数の更なる誘電体層（例えば酸化物、窒化物、又は酸化窒化物などの）を、結合プロセスの前に、ストレッサ層１０４及び誘電体層１０８の一方又は両方の上に任意選択的に設けることができる。したがって、直接分子結合プロセスは、酸化物対酸化物、酸化物対窒化物、又は酸化物対ＳｉＧｅの直接分子結合プロセスを含むことができる。
【００３５】
[0049]図１５を参照すると、誘電体層１０８にストレッサ層１０４を結合した後、連結されたドナー基板１１０は、脆弱帯域１１８に沿って割裂されることができる（図１３及び図１４）。ドナー基板１１０は、ドナー基板１１０を加熱すること、及び／又は機械力をドナー基板１１０に印加することによって、脆弱帯域１１８に沿って割裂又は破砕されることができる。
【００３６】
[0050]図１５に示すようにドナー基板１１０を破砕した後、ベース基板１０２と、ベース基板１０２上に配置されたストレッサ層１０４と、ベース基板１０２と反対の側でストレッサ層１０４上に配置される誘電体層１０８とを含む半導体オンインシュレータ（ＳＯＩ）基板１００が、製作される。更に、ドナー基板１１０の転写された部分は、誘電体層１０８の上に配置される表面半導体層１０６を形成する。いくつかの実施形態では、表面半導体層１０６が、歪みのないバルク材料から転写されることができることから、表面半導体層１０６は、歪みのない半導体材料を備えることができる。
【００３７】
[0051]ドナー基板１１０（図１３）内の脆弱帯域１１８の場所（すなわち、深さ）を制御することによって、及び／又は図１５を参照しながら先に述べたように、脆弱帯域１１８に沿ってドナー基板１１０を破砕した後、ＳＯＩ基板１００の表面半導体層１０６を選択的に薄くすることによって、ＳＯＩ基板１００の表面半導体層１０６の厚さは、選択的に制御されることができる。例えば、いくつかの実施形態では、表面半導体層１０６の厚さは、ドナー基板１１０を脆弱帯域１１８に沿って破砕した後、例えば機械研摩作業及び化学エッチング作業の少なくとも一方を用いて、選択的に減らすことができる。例えば、ドナー基板１１０を脆弱帯域１１８に沿って破砕した後、化学機械平坦化技術（ＣＭＰ）プロセスを用いて、表面半導体層１０６の厚さを所定の及び選択された厚さに減らすことができる。更に、このような処理は、結果的に、表面半導体層１０６の露出した主要面の表面粗さを減らし、表面半導体層１０６の厚さをより均一にすることができ、これらも、同様に望ましい場合がある。
【００３８】
[0052]本明細書で前述したように、図１の半導体オンインシュレータ（ＳＯＩ）基板１００を製作した後、更なる製作プロセスを利用して、表面半導体層１０６の少なくとも第１の領域及び第２の領域の歪みを変化させることができる。表面半導体層１０６の歪みは、変化されて、ＳＯＩ基板１００を用いて製作される、その後のデバイス構造での電子移動性及び正孔移動性を最適化することができる。例えば、表面半導体層１０６の第１の領域を形成して、圧縮的に歪ませ、以て、ＰＭＯＳ電界効果トランジスタのチャネル領域などでの、その後製作されるデバイスの正孔の移動性を高めることは望ましい場合がある。更なる例では、半導体層１００の表面の第２の領域を形成して、引張的に歪ませ、以て、ＮＭＯＳ電界効果トランジスタのチャネル領域などでの、その後製作されるデバイスの電子の移動性を高めることは望ましい場合がある。
【００３９】
[0053]図２を参照すると、ＳＯＩ基板１００及びその中の層は、少なくとも２つの領域、すなわち第１の領域１２０及び第２の領域１２２を備えることができ、それらの領域では、歪み状態を変化させることができる。例えば、第１の領域１２０内の表面半導体層１０６の歪み状態と、第２の領域１２２内の表面半導体層１０６の歪み状態とが、異なっているようにできる。いくつかの実施形態では、第１の領域１２０内の表面半導体層１０６の歪み状態は、圧縮的な歪みであることができ、一方で、第２の領域１２２内の表面半導体層１０６の歪み状態は、引張的な歪みであることができる。
【００４０】
[0054]歪み変化プロセスを容易にするために、マスク層１２４が、第２の領域１２２内の表面半導体層１０６の表面の上に形成されることができる。マスク層１２４は、イオンを、選択的にＳＯＩ基板１００の中に貫通して注入することを可能にするのに利用され得る。例えば、いくつかの実施形態では、複数のイオンが、歪み状態を変化させるために、第１の領域１２０内の表面半導体層１０６を貫通して、ストレッサ層１０４の中に注入される、又はストレッサ層１０４を貫通して注入され得る。例えば、マスク層１２４は、ＳＯＩ基板１００の第２の領域１２２の表面の上に、酸化物材料、窒化物材料、及び酸化窒化物材料のうちの１つ又は複数を堆積させることによって、形成されることができる。次いで、フォトリソグラフィープロセスが、マスク層１２４を貫通する開口１２６を形成するのに用いることができる。例えば、パターン付きフォトマスクは、マスク層１２４を形成するのに使用される材料の上に堆積されることができ、エッチングプロセスは、パターン付きフォトマスクを使用して、マスク層１２４に開口１２６をエッチングするのに用いることができ、この後、フォトマスクは、除去されることができる。マスク層１２４は、後のイオン注入プロセスによって導入される、衝突イオンからＳＯＩ基板１００の第２の領域１２２を遮蔽するのに用いることができる。
【００４１】
[0055]マスク層１２４を形成した後、複数のイオンは、ＳＯＩ基板１００の第１の領域１２０を貫通して注入され得る。イオンをＳＯＩ基板１００の第２の領域１２２の中に注入することなく、又は第２の領域１２２を貫通して注入することなく、イオンが、第１の領域１２０の中に注入される、又は第１の領域１２０を貫通して注入されるように、マスク層１２４は、イオンがＳＯＩ基板１００の第２の領域１２２に注入されることを防止することができる。複数のイオンは、ＳＯＩ基板１００の第１の領域１２０内のストレッサ層１０４の歪み状態を選択的に変化させるのに利用されることができる。図３に示すように、複数のイオン（例えば珪素、ゲルマニウム、アルゴン、炭素、不活性ガスイオン、又はこのようなイオンの組み合わせ）が、ＳＯＩ基板１００の第１の領域１２０の中に注入されることができる。例えば、イオンは、図３の方向指示矢印１２８によって表されるように、ＳＯＩ基板１００の側に配置されたイオン源からＳＯＩ基板１００の中に注入されることができる。イオンは、ＳＯＩ基板１００の主要面に対して実質的に垂直な方向に沿ってＳＯＩ基板１００の中に注入されることができる。当技術において知られているように、イオンがＳＯＩ基板１００の中に注入される深さは、イオンが、それを用いてＳＯＩ基板１００の中に注入されるエネルギーの関数の少なくとも一部である。一般的には、少ないエネルギーを用いて注入されたイオンは、相対的に浅い深さに注入され、一方で、高いエネルギーを用いて注入されたイオンは、相対的に深い深さに注入される。
【００４２】
[0056]イオンは、イオンをＳＯＩ基板１００内で望ましい深さに注入するように選択された所定のエネルギーを用いてＳＯＩ基板１００の中に注入されることができる。１つの特定の非限定的な例として、イオンは、第１の領域１２０のストレッサ層１０４の歪み状態が、イオンを注入することで変化されるように、選択された深さでＳＯＩ基板１００内に配置されることができる。例えば、複数のイオン１２８は、表面半導体層１０６を貫通して、ストレッサ層１０４の中に、又はストレッサ層１０４を貫通して、ＳＯＩ基板１００の第１の領域１２０内に注入されることができ、以て、ストレッサ層１０４及び／又はベース基板１０２内に、注入帯域１３０を形成する。いくつかの実施形態では、複数の注入イオンは、ストレッサ層１０４内の注入帯域１３０の少なくとも一部の歪みを緩和するために利用される。表面半導体層１０６の露出面の上に選択的に形成されるマスク層１２４は、マスク層１２４の下に横たわる表面半導体層１０６の第２の領域１２２を遮蔽し、イオンがマスク層１２４より下のＳＯＩ基板１００の領域の中に注入されることを実質的に防止する。
【００４３】
[0057]いくつかの実施形態では、歪み緩和は、イオンを注入することで引き起こされる、ストレッサ層１０４の注入帯域１３０の少なくとも部分的なアモルファス化によって達成される。このような歪み緩和は、十分に高い用量のイオンをストレッサ層１０４の中に注入し、貫通させて、注入帯域１３０を形成することによって誘発される。いくつかの実施形態では、ストレッサ層１０４のイオン注入歪み緩和は、注入帯域１３０のストレッサ層１０４の結晶構造に、結晶構造中の原子空孔などの結晶学的欠陥が形成されることによって起こる。原子空孔は、ストレッサ層１０４の歪みを緩和するように作用し、注入帯域１３０の中のストレッサ層１０４の歪みを弾性的にある程度緩和させる。歪み緩和は、更に、ストレッサ層１０４への高用量イオン注入によってもたらされる原子格子サイト置換及び原子格子間物などの、他の点欠陥の濃度を上昇させることによって誘発され得る。注入帯域１３０に歪み緩和を引き起こすのに十分な点欠陥の濃度を発生させるのに必要なイオン用量は、注入帯域１３０内のストレッサ層１０４のアモルファス化を引き起こすのに必要なイオン用量より少なくなり得る。
【００４４】
[0058]第１の領域１２０の中のストレッサ層１０４の選択的な歪み緩和は、第１の領域１２０内のストレッサ層１０４の少なくとも一部において、少なくとも部分的に又は完全に歪みを緩和するのに利用することができる。例えば、ストレッサ層１０４は、当初圧縮歪みＳｉｘＧｅ１−ｘ層を備えることができ、イオンをストレッサ層１０４の少なくとも一部の中に注入して、又はストレッサ層１０４の少なくとも一部を貫通して注入して、注入帯域１３０を形成することは、少なくとも部分的緩和ＳｉｘＧｅ１−ｘ層を備える注入帯域１３０を形成することを含むことができる。更なる実施形態では、完全歪み緩和ＳｉｘＧｅ１−ｘ層が、注入帯域１３０に形成されることができる。衝突イオンからＳＯＩ基板１００の第２の領域１２２内のストレッサ層１０４をマスク層１２４によって遮蔽することで、ストレッサ層１０４の第２の領域１２２の歪みが、元の歪み状態に実質的に維持されることが確実になる。
【００４５】
[0059]図４を参照すると、追加の半導体材料１３２が、ＳＯＩ基板１００の第１の領域１２０内のストレッサ層１０４の注入帯域１３０より上の表面半導体層１０６上に形成されることができる。追加の半導体材料１３２は、ＳＯＩ基板１００の第１の領域１２０内の、追加の半導体材料１３２の下に横たわる表面半導体層１０６の歪み状態を変化させるのに、その後のプロセスで利用されることができる。例えば、追加の半導体材料１３２は、追加の半導体材料１３２から表面半導体層１０６の中に拡散され、その中の歪み状態を変化させることができる元素のソースを備えることができる。
【００４６】
[0060]追加的な半導体材料１３２が、第１の領域１２０内の表面半導体層１０６の露出面の上だけで形を成し、第２の領域１２２内のマスク層１２４の表面の上では、有意に形を成さないように、追加の半導体材料１３２は、選択的な堆積プロセスを利用して形成されることができる。例えば、追加的な半導体材料１３２を形成するための選択的堆積プロセスは、分子線エピタキシ（ＢＥ）、超高真空化学蒸着法（ＵＨＶ−ＣＶＤ）、及び／又はガス源分子線エピタキシ（ＧＳ−ＭＢＥ）を含むことができる。
【００４７】
[0061]いくつかの実施形態では、追加的な半導体材料１３２を注入帯域１３０より上の表面半導体層１０６上に形成することは、Ｓｉ１−ｘＧｅｘの追加的な半導体層をエピタキシャルに堆積することを更に含む。例えば、いくつかの実施形態では、Ｓｉ１−ｘＧｅｘの追加的な半導体層は、約０．１０〜約０．３０の間のゲルマニウム組成物（ｘ）を備えて表面半導体層１０６上にエピタキシャルに堆積されることができる。更に、追加的な半導体材料１３２は、約１０ｎｍ〜約５０ｎｍの間の厚さを備えてエピタキシャルに堆積されることができる。
【００４８】
[0062]引き続き図４を参照すると、追加的な半導体材料１３２は、ＳＯＩ基板１００の第１の領域１２０内の表面半導体層１０６の歪み状態を変化させるために利用されることができる。例えば、第１の領域１２０の表面半導体層１０６の歪み状態を変化させることは、表面半導体層１０６の第１の領域１２０の中の拡散された元素の濃度を上昇させるように、追加的な半導体材料１３２から表面半導体層１０６の第１の領域１２０の中に元素を拡散させることを含むことができる。
【００４９】
[0063]いくつかの実施形態では、表面半導体層１０６上の追加的な半導体材料１３２から元素を拡散させることは、第１の領域１２０内の追加的な半導体材料１３２から表面半導体層１０６の中にゲルマニウムを拡散させることを含むことができる。拡散プロセスは凝縮プロセスによって実行されることができ、凝縮プロセスを実行することは、一部の追加的な半導体材料１３２の一部を酸化させることを含む。このような実施形態では、元素は、追加的な半導体材料１３２から第２の領域１２２内のマスク層１２４の下に横たわる表面半導体層１０６の領域の中に拡散されることはできない。換言すれば、凝縮プロセスは、ＳＯＩ基板１００の第１の領域１２０内の表面半導体層１０６上だけで実行されることができ、ＳＯＩ基板１００の第２の領域１２２内ではできない。
【００５０】
[0064]（多くの場合「熱ミキシング」プロセスと呼ばれる）凝縮プロセス、又は別の種類のプロセスは、第１の領域１２０内の表面半導体層１０６の歪みを選択的に変化させるように、注入帯域１３０より上の第１の領域１２０内の追加的な半導体材料１３２から表面半導体層１０６の中に元素を拡散させるのに用いることができる。例えば、追加的な半導体材料１３２から第１の領域１２０内の表面半導体層１０６の中に元素を拡散させることは、第１の領域１２０内の表面半導体層１０６の圧縮歪みを増大させることができる。
【００５１】
[0065]凝縮プロセスは、追加的な半導体材料１３２に、酸化雰囲気（例えば乾燥Ｏ２）の高温（例えば約９００℃〜約１１５０℃の間）の炉内で酸化プロセスを施すことを含むことができる。図５を参照すると、酸化プロセスは、追加的な半導体材料１３２の表面に結果的に酸化物層１３４を形成することになり得、追加的な半導体材料１３２から表面半導体層１０６の第１の領域１２０の中に元素を拡散させることができる。
【００５２】
[0066]追加的な半導体材料１３２が、Ｓｉ１−ｘＧｅｘを備える実施形態では、酸化物層１３４は、二酸化珪素（ＳｉＯ２）を備えることができ、Ｓｉ１−ｘＧｅｘ追加的な半導体材料１３２のゲルマニウムは、第１の領域１２０内の注入帯域１３０より上の表面半導体層１０６の中に拡散することができる。ゲルマニウムが拡散することで、第１の領域１２０内の歪み緩和表面半導体層１０６を歪みＳｉ１−ｙＧｅｙ半導体層に変換することができる。例えば、歪みＳｉ１−ｙＧｅｙ半導体層は、少なくとも１ギガパスカルの圧縮歪みと、ほぼ１ｘ１０４ｃｍ−２以下の欠陥密度を有することができる。
【００５３】
[0067]酸化物層１３４は、追加的な半導体材料１３２の表面に形を成して、追加的な半導体材料１３２の中へ厚さが増すことができる。酸化物層１３４の厚さは、ゲルマニウム凝縮プロセスの間成長する際に、第１の領域１２０内の表面半導体層１０６が、ゲルマニウムの望ましい濃度を有し、歪みＳｉ１−ｙＧｅｙ歪み半導体層が、達成されるまで、表面半導体層１０６のゲルマニウムの濃度は上昇する。ゲルマニウムが注入帯域１３０より上の表面半導体層１０６に拡散することで、結果的に第１の領域１２０の表面半導体層１０６内に圧縮歪みが発生することになり得る。
【００５４】
[0068]図６を参照すると、いくつかの実施形態では、（図５の）酸化物層１３４は、例えばエッチングプロセスによって除去される。任意選択的な追加的表面半導体材料１０６’は、追加的な半導体材料１３２を第２の領域１２２のマスク層１２４上ではエピタキシャルに成長させることなく、第１の領域１２０内の表面半導体層１０６上で選択的にエピタキシャルに成長させられることができる。任意選択的な追加的表面半導体材料１０６’は、珪素又は歪みＳｉ１−ｙＧｅｙを備えることができ、表面半導体層１０６の第１の領域１２０を厚くする、及び／又は表面半導体層１０６上に平面を提供するために利用されることができる。
【００５５】
[0069]圧縮歪みが、第１の領域１２０の表面半導体層１０６の厚さを通じて維持されるように、追加的表面半導体材料１０６’は、第１の領域１２０内の下に横たわる表面半導体層１０６の組成物と実質的に等しいゲルマニウム組成物を有する歪みＳｉ１−ｙＧｅｙを備えることができる。いくつかの実施形態では、圧縮歪みが、第１の領域１２０の表面半導体層１０６の任意選択的な追加的表面半導体材料１０６’において増大されるように、追加的な表面半導体材料１０６’は、第１の領域１２０内の下に横たわる表面半導体層１０６の組成物より大きいゲルマニウム組成物を有する歪みＳｉ１−ｙＧｅｙを備えることができる。
【００５６】
[0070]任意選択的な追加的表面半導体材料１０６’の選択エピタキシャル成長は、追加的な半導体材料１３２に関して前に記載したプロセスを利用して実行されることができる。
【００５７】
[0071]本明細書に記載するような実施形態は、凝縮プロセスを含む方法によって、第１の領域１２０内の表面半導体層１０６の結晶学的歪みを変化させることを含む。このような実施形態は、例えば圧縮歪みＳｉ１−ｙＧｅｙを含む、ＳＯＩ基板１００の第１の領域１２０に表面半導体層１０６を形成することができる。現行の開示の追加的な実施形態は、ＳＯＩ基板１００の第２の領域１２２内の、表面半導体層１０６の歪み状態を変化させることを更に含むことができる。第２の領域１２２内の表面半導体層１０６の歪み状態を変化させる方法は、トレンチ構造体が、ストレッサ層１０４を突き通るように、表面半導体層１０６を貫通してベース基板１０２の少なくとも一部の中に入るトレンチ構造体を形成することを含むことができる。
【００５８】
[0072]図７を参照すると、（図６の）マスク層１２４は、例えば乾式及び／又は湿式のエッチングプロセスによって、除去することができ、別のマスク層１３６が、表面半導体層１０６の上に形成され得る。追加的なマスク層１３６は、マスク層１２４に関して前述したように製作することができ、前述した材料のいずれかを備えることができる。複数の開口１３８が、追加的なマスク層１３６に設けられることができ、複数の開口１３８は、標準ＣＭＯＳ集積回路処理で一般に利用されるように、浅いトレンチ分離（ＳＴＩ）構造体などのその後の分離構造体用の領域を画定することができる。分離構造体を形成することは、第２の領域１２２内の表面半導体層１０６の歪みを変化させるために、並びにその後のデバイス幾何形状を画定するために利用されることができる。
【００５９】
[0073]図８を参照すると、選択的なエッチングプロセスは、追加的なマスク層１３６をエッチングマスクとして利用して、トレンチ構造体１４０を形成するために利用されることができる。例えば、トレンチ構造体１４０は、表面半導体層１０６、誘電体層１０８、及びストレッサ層１０４を貫通するだけではなく、少なくとも部分的にベース基板１０２の中までエッチングされることができる。いくつかの実施形態では、トレンチ構造体１４０を、表面半導体層１０６を貫通させ、ベース基板１０２の少なくとも一部の中まで形成することは、トレンチ構造体１４０をベース基板１０２の総厚さの少なくとも１０％の距離まで形成することを更に含む。
【００６０】
[0074]トレンチ構造体１４０を形成するために選択的にエッチングすることは、湿式化学エッチング又は乾式エッチングの技術などの方法を利用して実現され得る。いくつかの実施形態では、プラズマエッチングなどの異方性乾式エッチング技術が、利用されることができる。このようなプラズマエッチング法は、数ある中で、反応イオンエッチング（ＲＩＥ）、誘導結合プラズマエッチング（ＩＣＰ）、及び電子サイクロトロン共鳴エッチング（ＥＣＲ）を含むことができる。
【００６１】
[0075]トレンチ構造体１４０は、ストレッサ層１０４が、トレンチ構造体１４０の中に拡張すること、又はトレンチ構造体１４０から離れて収縮することを可能にすることで、第２の領域１２２内のストレッサ層１０４の歪みの解放を可能にするように、位置付けられ、大きさが決められ、構成されることができる。ストレッサ層１０４が拡張する、又は収縮する際に、歪み（及び関連する応力）が、ストレッサ層１０４の歪み部分より上の第２の領域１２２内の上に横たわる表面半導体層１０６に発生し得る。例えば、第２の領域１２２のストレッサ層１０４は、圧縮歪みＳｉ１−ｘＧｅｘを含むことができる。ストレッサ層１０４を貫通するトレンチ構造体１４０を形成すると、ストレッサ層１０４は、圧縮歪みＳｉ１−ｘＧｅｘを備えることができ、圧縮歪みＳｉ１−ｘＧｅｘは、トレンチ構造体１４０の近くでは非拘束的になり、ストレッサ層１０４の面内格子パラメータの拡張によって歪みを緩和することができる。ストレッサ層１０４の拡張は、第２の領域１２２内の上に横たわる表面半導体層１０６の面内格子パラメータの拡張を誘発し、第２の領域１２２内の表面半導体層１０６を引張歪みの状態にする。例えば、第２の領域１２２内の表面半導体層１０６は、少なくとも約１ギガパスカルの引張歪みと、ほぼ１ｘ１０４ｃｍ−２以下の欠陥密度とを有する引張歪み珪素層を備えることができる。
【００６２】
[0076]対照的に、第１の領域１２０内のストレッサ層１０４の歪みは、本明細書で前述したように、イオン注入緩和プロセスによって部分的に、又は完全に既に緩和されている。したがって、下に横たわるストレッサ層１０４は、第１の領域１２０では既に歪みを緩和されているので、ストレッサ層１０４の第１の領域１２０を貫通するトレンチ構造体１４０をエッチングしても、第１の領域１２０内の表面半導体層１０６の歪みは、実質的に変化しない。したがって、第１の領域１２０内の表面半導体層１０６は、既に獲得された歪み状態を維持し、例えば圧縮歪みＳｉ１−ｙＧｅｙ層を備えることができる。
【００６３】
[0077]第１の領域１２０を第２の領域１２２と分離し、以て、ＳＯＩ基板１００の第１の領域１２０及び第２の領域１２２で形成される、又はそれらの中に形成されるその後のデバイス構造体（例えばトランジスタ）を分離することは、トレンチ構造体１４０内の誘電体分離材料を堆積して平坦化することで実行されることができる。
【００６４】
[0078]図９は、トレンチ構造体１４０の中に配置された誘電体分離材料１４２を示す。誘電体分離材料１４２は、例えば酸化珪素、窒化珪素、及び酸窒化珪素などの誘電材料のうちの１つ又は複数の層を備えることができる。いくつかの実施形態では、誘電体分離材料１４２は、ライナ材料及び充填材料を備えることができる。
【００６５】
[0079]誘電体分離材料１４２をトレンチ構造体１４０内に堆積した後、余分な誘電体分離材料１４２は、除去されることができ、平面１４４は、平坦化プロセスによって形成されることができる。例えば、平坦化プロセスは、エッチング、研削、及び／又は研磨手順を利用して実行されることができる。いくつかの実施形態では、平坦化プロセスは、化学機械研磨（ＣＭＰ）プロセスを利用して実行されることができる。ＣＭＰプロセス条件、特にスラリー研削材及び化学的性質は、誘電体分離材料１４２の非平面部分が、除去されて、平面１４４を形成するように、当技術において知られているように選択されることができる。
【００６６】
[0080]本発明の更なる実施形態は、半導体デバイス構造体を製作するのに図９の半導体構造体を利用することができる。例えば、ＮＭＯＳ電界効果トランジスタ、ＰＭＯＳ電界効果トランジスタ、及びＣＭＯＳ回路を製作するために、更なる処理を図９の半導体構造体上で実行することができる。非限定的な例として、製作プロセスは、プレナ型ＭＯＳＦＥＴデバイス及び／又は３次元フィンＦＥＴ型ＭＯＳＦＥＴデバイスを形成するのに利用されることができる。
【００６７】
[0081]図１０は、ＰＭＯＳＦＥＴデバイス及びＮＭＯＳＦＥＴデバイスを含むデバイス構造体の非限定的な例を示す。例えば、ＰＭＯＳＦＥＴデバイスは、ＳＯＩ基板１００の第１の領域１２０の表面半導体層１０６から製作されたチャネル領域を備えることができる。チャネル領域は、ソース領域１４６とドレイン領域１４８との間と、ソース領域１４６及びドレイン領域１４８との電気的接続部とに配置されることができる。ＰＭＯＳＦＥＴは、ゲート誘電体１５０と、ゲート誘電体１５０の上に配置されるゲート電極１５２とを更に備える。いくつかの実施形態では、第１の領域１２０の表面半導体層１０６は、圧縮歪みＳｉ１−ｙＧｅｙ層を備え、圧縮歪みＳｉ１−ｙＧｅｙ層は、第１の領域１２０の表面半導体層１０６から製作されるＰＭＯＳＦＥＴの正孔移動性を高める。
【００６８】
[0082]引き続き図１０を参照すると、ＮＭＯＳＦＥＴも同様に、図９の半導体構造体を利用して製作されることができる。例えば、ＮＭＯＳＦＥＴデバイスは、ＳＯＩ基板１００の第２の領域１２２内の表面半導体層１０６から製作されるチャネル領域を備えることができる。チャネル領域は、ソース領域１５４とドレイン領域１５６との間と、ソース領域１５４及びドレイン領域１５６との電気的接続部とに配置されることができる。ＮＭＯＳＦＥＴは、ゲート誘電体１５８と、ゲート誘電体１５８の上に配置されるゲート電極１６０とを更に備える。いくつかの実施形態では、第２の領域１２２の表面半導体層１０６は、引張歪み珪素層を備え、引張歪み珪素層は、第２の領域１２２の表面半導体層１０６から製作されるＮＭＯＳＦＥＴの電子移動性を高める。
【００６９】
[0083]本開示の追加的な非限定的実施形態例を以下に記載する。
【００７０】
[0084]実施形態１
半導体構造体を形成する方法であって、半導体オンインシュレータ（ＳＯＩ）基板を用意することであって、ＳＯＩ基板が、ベース基板と、結晶学的歪み材料を含むベース基板より上のストレッサ層と、表面半導体層と、ストレッサ層と表面半導体層との間に配置される誘電体層とを含む、半導体オンインシュレータ（ＳＯＩ）基板を用意することと、イオンをストレッサ層の少なくとも第２の領域の中に注入することなく、又は第２の領域を貫通して注入することなく、イオンをストレッサ層の少なくとも第１の領域の中に注入する、又は第１の領域を貫通して注入することと、追加的な半導体材料をストレッサ層の少なくとも第１の領域より上の表面半導体層上に形成することと、ストレッサ層の少なくとも第１の領域より上の表面半導体層の第１の領域の歪み状態を変化させることと、表面半導体層を貫通してベース基板の少なくとも一部の中に入るトレンチ構造体を形成することと、ストレッサ層の少なくとも第２の領域より上の表面半導体層の第２の領域の歪み状態を変化させることとを含む。
【００７１】
[0085]実施形態２
実施形態１の方法であって、ストレッサ層の少なくとも第２の領域より上の表面半導体層の第２の領域の歪み状態を変化させることは、表面半導体層の第２の領域の歪み状態を、表面半導体層の第１の領域の歪み状態とは異なるようにさせることを含む。
【００７２】
[0086]実施形態３
実施形態１又は実施形態２の方法であって、表面半導体層の第１の領域の歪み状態を変化させることは、表面半導体層の第１の領域の圧縮歪みを誘発することを含む。
【００７３】
[0087]実施形態４
実施形態１〜３のいずれか１つの方法であって、表面半導体層の第２の領域の歪み状態を変化させることは、表面半導体層の第２の領域の引張歪みを誘発することを含む。
【００７４】
[0088]実施形態５
実施形態１〜４のいずれか１つの方法であって、用意されたＳＯＩ基板のストレッサ層は、少なくとも１ギガパスカルの圧縮応力を有する。
【００７５】
[0089]実施形態６
実施形態１〜５のいずれか１つの方法であって、用意されたＳＯＩ基板のストレッサ層は、圧縮歪みＳｉｘＧｅ１−ｘ層を備える。
【００７６】
[0090]実施形態７
実施形態６の方法であって、ＳＯＩ基板を用意することは、歪みＳｉｘＧｅ１−ｘ層をベース基板上にエピタキシャルに堆積することを更に含み、歪みＳｉｘＧｅ１−ｘ層が、ストレッサ層を形成する。
【００７７】
[0091]実施形態８
実施形態７の方法であって、歪みＳｉｘＧｅ１−ｘ層をベース基板上にエピタキシャルに堆積することは、歪みＳｉｘＧｅ１−ｘ層をベース基板上に擬似形態的に堆積することを更に含む。
【００７８】
[0092]実施形態９
実施形態７の方法であって、歪みＳｉｘＧｅ１−ｘ層をベース基板上にエピタキシャルに堆積することは、歪みＳｉｘＧｅ１−ｘ層をベース基板上に非擬似形態的に堆積することを更に含む。
【００７９】
[0093]実施形態１０
実施形態７〜９のいずれか１つの方法であって、約０．１５〜約１．００の間のゲルマニウム組成物（ｘ）を有するように歪みＳｉｘＧｅ１−ｘ層を形成することを更に含む。
【００８０】
[0094]実施形態１１
実施形態１０の方法であって、約０．２０〜約０．６０の間のゲルマニウム組成物（ｘ）を有するように歪みＳｉｘＧｅ１−ｘ層を形成することを更に含む。
【００８１】
[0095]実施形態１２
実施形態７〜１１のいずれか１つの方法であって、歪みＳｉｘＧｅ１−ｘ層をベース基板上にエピタキシャルに堆積することは、約１０ナノメータ〜約５０ナノメータの間の厚さを有するように歪みＳｉｘＧｅ１−ｘ層を形成することを更に含む。
【００８２】
[0096]実施形態１３
実施形態７〜１２のいずれか１つの方法であって、イオンをストレッサ層の少なくとも第１の領域の中に注入すること、又は少なくとも第１の領域を貫通して注入することは、歪みＳｉｘＧｅ１−ｘ層の歪みを緩和して、実質的な歪み緩和ＳｉｘＧｅ１−ｘを形成することを更に含む。
【００８３】
[0097]実施形態１４
実施形態１〜１３のいずれか１つの方法であって、用意されたＳＯＩ基板の誘電体層は、１つ又は複数の誘電体層を備え、各誘電体層は、窒化珪素、酸化珪素、及び酸窒化珪素で構成される群から選択された材料を含む。
【００８４】
[0098]実施形態１５
実施形態１〜１４のいずれか１つの方法であって、用意されたＳＯＩ基板の誘電体層は、ほぼ５０ｎｍ以下の厚さを有する。
【００８５】
[0099]実施形態１６
実施形態１〜１５のいずれか１つの方法であって、イオンをストレッサ層の少なくとも一部の中に注入する、又はストレッサ層の少なくとも一部を貫通して注入することは、ゲルマニウム、珪素、炭素、アルゴン、及び不活性ガスイオンのうちの１つ又は複数をストレッサ層の少なくとも一部の中に注入する、又はストレッサ層の少なくとも一部を貫通して注入することを含む。
【００８６】
[00100]実施形態１７
実施形態１〜１６のいずれか１つの方法であって、イオンをストレッサ層の少なくとも第２の領域の中に注入することなく、又は少なくとも第２の領域を貫通して注入することなく、イオンをストレッサ層の少なくとも第１の領域の中に注入する、又は少なくとも第１の領域を貫通して注入することは、パターン付きマスク層を表面半導体層の上に設けることと、イオンを、パターン付きマスク層を貫通させてから、ストレッサ層の少なくとも第１の領域の中に注入する又はストレッサ層の少なくとも第１の領域を貫通して注入することとを含む。
【００８７】
[00101]実施形態１８
実施形態１〜１７のいずれか１つの方法であって、追加的な半導体材料をストレッサ層の第１の領域より上の表面半導体層上に形成することは、Ｓｉ１−ｘＧｅｘを表面半導体層上にエピタキシャルに堆積することを更に含み、Ｓｉ１−ｘＧｅｘが、追加的な半導体材料を形成する。
【００８８】
[00102]実施形態１９
実施形態１８の方法であって、Ｓｉ１−ｘＧｅｘを表面半導体層上にエピタキシャルに堆積することは、約０．１０〜約０．３０の間のゲルマニウム組成物（ｘ）を有するＳｉ１−ｘＧｅｘを堆積することを含む。
【００８９】
[00103]実施形態２０
実施形態１〜１９のいずれか１つの方法であって、ストレッサ層の少なくとも第１の領域より上の表面半導体層の第１の領域の歪み状態を変化させることは、表面半導体層の第１の領域の拡散された元素の濃度を上昇させるように、追加的な半導体材料から表面半導体層の第１の領域の中に元素を拡散させることを更に含む。
【００９０】
[00104]実施形態２１
実施形態２０の方法であって、表面半導体層の第１の領域の拡散された元素の濃度を上昇させるように、追加的な半導体材料から表面半導体層の第１の領域の中に元素を拡散させることは、追加的な半導体材料から表面半導体層の第１の領域の中にゲルマニウムを拡散させることを更に含む。
【００９１】
[00105]実施形態２２
実施形態２０又は実施形態２１の方法であって、追加的な半導体材料から表面半導体層の第１の領域の中に元素を拡散させることは、凝縮プロセスを実行することを含む。
【００９２】
[00106]実施形態２３
実施形態２２の方法であって、凝縮プロセスを実行することは、追加的な半導体材料の一部を酸化させることを含む。
【００９３】
[00107]実施形態２４
実施形態１〜２３のいずれか１つの方法であって、トレンチ構造体を誘電体分離材料で充填することを更に含む。
【００９４】
[00108]実施形態２５
実施形態１〜２４のいずれか１つの方法であって、表面半導体層の第１の領域に少なくとも１つのＰＭＯＳデバイス構造体を形成することを更に含む。
【００９５】
[00109]実施形態２６
実施形態１〜２５のいずれか１つの方法であって、表面半導体層の第２の領域に少なくとも１つのＮＭＯＳデバイス構造体を形成することを更に含む。
【００９６】
[00110]実施形態２７
半導体構造体は、ベース基板と、ベース基板より上の少なくとも第１の領域及び第２の領域とを備え、第１の領域が、ベース基板上に配置された実質的な緩和層と、ベース基板と反対の実質的な緩和層の側で実質的な緩和層より上に配置された誘電体層と、誘電体層より上に配置された圧縮歪み表面半導体層とを含み、第２の領域が、ベース基板上に配置された圧縮歪み層と、ベース基板と反対の側で圧縮歪み層より上に配置された誘電体層と、誘電体層より上に配置された引張歪み表面半導体層とを備え、第１の領域及び第２の領域が、誘電体分離材料によって互いに横方向に分離されている。
【００９７】
[00111]実施形態２８
実施形態２７の半導体構造体であって、ベース基板が、珪素ベース基板を備える。
【００９８】
[00112]実施形態２９
実施形態２７又は実施形態２８の半導体構造体であって、第１の領域の実質的な緩和層が、その中に注入されたイオンを備える。
【００９９】
[00113]実施形態３０
実施形態２７〜２９のいずれか１つの半導体構造体であって、第１の領域の実質的な緩和層が、実質的な緩和Ｓｉ１−ｘＧｅｘ層を備える。
【０１００】
[00114]実施形態３１
実施形態３０の半導体構造体であって、実質的な緩和Ｓｉ１−ｘＧｅｘ層が、約０．１５〜約０．６０の間のゲルマニウム組成物（ｘ）を有する。
【０１０１】
[00115]実施形態３２
実施形態２７〜３１のいずれか１つの半導体構造体であって、第１の領域の圧縮歪み表面半導体層が、圧縮歪みＳｉ１−ｙＧｅｙ層を備える。
【０１０２】
[00116]実施形態３３
実施形態３２の半導体構造体であって、圧縮歪みＳｉ１−ｙＧｅｙ層が、約０．１０〜約０．３０の間のゲルマニウム組成物（ｙ）を有する。
【０１０３】
[00117]実施形態３４
実施形態３２又は実施形態３３の半導体構造体であって、圧縮歪みＳｉ１−ｙＧｅｙ層が、少なくとも１ギガパスカルの圧縮歪みを有する。
【０１０４】
[00118]実施形態３５
実施形態３２〜３４のいずれか１つの半導体構造体であって、圧縮歪みＳｉ１−ｙＧｅｙ層が、ほぼ１×１０４ｃｍ−２以下の欠陥密度を有する。
【０１０５】
[00119]実施形態３６
実施形態３２〜３５のいずれか１つの半導体構造体であって、圧縮歪みＳｉ１−ｙＧｅｙ層に形成された少なくとも１つのデバイス構造体を更に備える。
【０１０６】
[00120]実施形態３７
実施形態２７〜３６のいずれか１つの半導体構造体であって、第２の領域の圧縮歪み層が、圧縮歪みＳｉ１−ｘＧｅｘ層を備える。
【０１０７】
[00121]実施形態３８
実施形態３７の半導体構造体であって、圧縮歪みＳｉ１−ｘＧｅｘ層が、約０．１５〜約０．３０の間のゲルマニウム組成物（ｘ）を有する。
【０１０８】
[00122]実施形態３９
実施形態２７〜３８のいずれか１つの半導体構造体であって、第２の領域の引張歪み表面半導体層が、引張歪み珪素層を備える。
【０１０９】
[00123]実施形態４０
実施形態３９の半導体構造体であって、引張歪みシリコン層が、少なくとも１ギガパスカルの引張歪みを有する。
【０１１０】
[00124]実施形態４１
実施形態３９又は実施形態４０の半導体構造体であって、引張歪み珪素層が、ほぼ１×１０４ｃｍ−２以下の欠陥密度を有する。
【０１１１】
[00125]実施形態４２
実施形態３９〜４１のいずれか１つの半導体構造体であって、引張歪み珪素層に形成された少なくとも１つのデバイス構造体を更に備える。
【０１１２】
[00126]上記開示の実施形態例は、添付の特許請求の範囲及びそれらの正当な等価物によって規定される本発明の実施形態の例に過ぎないので、上記開示の例示的実施形態は、本発明の範囲を制限するものではない。いかなる等価な実施形態も、本発明の範囲内であるように意図されている。実際に、本明細書に示され記載されているものに加えて、記載されている要素の代替的な有用な組み合わせなどの、本開示のさまざまな修正は、説明から当業者には明らかになろう。換言すれば、本明細書に記載されている或る実施形態例のうちの１つ又は複数の特徴は、本明細書に記載される別の実施形態例のうちの１つ又は複数の特徴と組み合わせて、本開示の追加的な実施形態を提供することができる。このような修正及び実施形態は、添付の特許請求の範囲内に入るよう意図される。
【図１】
0006432090.tif 000002
【図２】
0006432090.tif 000003
【図３】
0006432090.tif 000004
【図４】
0006432090.tif 000005
【図５】
0006432090.tif 000006
【図６】
0006432090.tif 000007
【図７】
0006432090.tif 000008
【図８】
0006432090.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0006432090.tif 000013
【図１３】
0006432090.tif 000014
【図１４】
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【図１５】
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