(57)【特許請求の範囲】
【請求項１】
ゲート電極と、
チャネル層として用いられる酸化物半導体層と、
前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、
ソース電極及びドレイン電極とを備え、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、かつ、第１の領域と、前記第１の領域よりバンドギャップの大きい第２の領域とを備え、
前記ゲート電極は、前記ゲート絶縁層を挟んで前記第１の領域と対向する位置に配置され、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極は、前記第２の領域と接続され、
前記酸化物半導体層の上方、かつ、前記ソース電極及び前記ドレイン電極の少なくとも一部の下方に配置された絶縁層をさらに備える
薄膜トランジスタ。
【請求項２】
前記第１の領域は、前記酸化物半導体層の厚さ方向において前記第２の領域と異なる位置に設けられる
請求項１に記載の薄膜トランジスタ。
【請求項３】
ゲート電極と、
チャネル層として用いられる酸化物半導体層と、
前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、
ソース電極及びドレイン電極とを備え、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、かつ、第１の領域と、前記第１の領域よりバンドギャップの大きい第２の領域とを備え、
前記ゲート電極は、前記ゲート絶縁層を挟んで前記第１の領域と対向する位置に配置され、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極は、前記第２の領域と接続され、
前記第１の領域は、前記酸化物半導体層のチャネルの長さ方向において前記第２の領域と異なる位置に設けられる
薄膜トランジスタ。
【請求項４】
前記酸化物半導体層と前記ソース電極及び前記ドレイン電極との間の少なくとも一部に配置された絶縁層をさらに備える
請求項３に記載の薄膜トランジスタ。
【請求項５】
前記第１の領域は前記第２の領域より窒素の濃度が大きい
請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記第１の領域の窒素の原子濃度は２０ａｔ％以上であり、前記第２の領域の窒素の原子濃度は２０ａｔ％未満である
請求項５に記載の薄膜トランジスタ。
【請求項７】
前記第１の領域のバンドギャップは１．６ｅＶ以下であり、前記第２の領域のバンドギャップは１．６ｅＶより大きい
請求項１〜６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、
前記製造方法は、
第１の領域と、前記第１の領域よりバンドギャップが大きい第２の領域を備える前記酸化物半導体層を形成する第１の工程と、
前記ゲート絶縁層を挟んで前記第１の領域と対向するゲート電極を形成する第２の工程と、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極が前記第２の領域に接続されるように前記ソース電極及び前記ドレイン電極を形成する第３の工程と、
前記酸化物半導体層の上方、かつ、前記ソース電極及び前記ドレイン電極の少なくとも一部の下方に絶縁層を形成する工程とを含む
薄膜トランジスタの製造方法。
【請求項９】
前記第１の工程において、前記第１の領域を形成し、前記第１の領域上に前記第２の領域を形成する
請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、
前記製造方法は、
第１の領域と、前記第１の領域よりバンドギャップが大きい第２の領域を備える前記酸化物半導体層を形成する第１の工程と、
前記ゲート絶縁層を挟んで前記第１の領域と対向するゲート電極を形成する第２の工程と、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極が前記第２の領域に接続されるように前記ソース電極及び前記ドレイン電極を形成する第３の工程とを含み、
前記第１の工程において、前記第２の領域を形成し、前記第２の領域の一部に窒素をドーピングすることにより前記第１の領域を形成する
薄膜トランジスタの製造方法。
【請求項１１】
ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、
前記製造方法は、
第１の領域と、前記第１の領域よりバンドギャップが大きい第２の領域を備える前記酸化物半導体層を形成する第１の工程と、
前記ゲート絶縁層を挟んで前記第１の領域と対向するゲート電極を形成する第２の工程と、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極が前記第２の領域に接続されるように前記ソース電極及び前記ドレイン電極を形成する第３の工程とを含み、
前記第１の工程において、前記第１の領域を形成し、前記第１の領域の一部をアニールすることにより前記第２の領域を形成する
薄膜トランジスタの製造方法。
【請求項１２】
ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、
前記製造方法は、
第１の領域と、前記第１の領域よりバンドギャップが大きい第２の領域を備える前記酸化物半導体層を形成する第１の工程と、
前記ゲート絶縁層を挟んで前記第１の領域と対向するゲート電極を形成する第２の工程と、
前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極が前記第２の領域に接続されるように前記ソース電極及び前記ドレイン電極を形成する第３の工程とを含み、
前記第１の工程において、前記第１の領域を形成し、前記第１の領域の一部に酸素をドーピングすることにより、前記第２の領域を形成する
薄膜トランジスタの製造方法。
【請求項１３】
前記酸化物半導体層と前記ソース電極及び前記ドレイン電極との間の少なくとも一部に絶縁層を形成する工程をさらに備える
請求項１０〜１２のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記第１の工程において、前記第１の領域の窒素濃度が前記第２の領域より大きくなるように前記酸化物半導体層を形成する
請求項８〜１３のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記第１の工程において、前記第１の領域の窒素濃度が２０ａｔ％以上となり、前記第２の領域の窒素濃度が２０ａｔ％未満となるように前記酸化物半導体層を形成する
請求項１４に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記第１の工程において、前記第１の領域のバンドギャップが１．６ｅＶ以下となり、前記第２の領域のバンドギャップが１．６ｅＶより大きくなるように前記酸化物半導体層を形成する
請求項８〜１５のいずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法に関する。
【背景技術】
【０００２】
液晶を利用した液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタが用いられている。
【０００３】
薄膜トランジスタのチャネル層は、ゲート電極に印加される電圧によってキャリアの移動が制御されるチャネル領域を有する。チャネル層の材料としては、アモルファスシリコン等の種々の半導体材料が検討されている。
【０００４】
近年、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル層に用いた酸化物半導体ＴＦＴの開発が進められている。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の金属酸化物（ＩＧＺＯ）からなるＴＡＯＳをチャネル層に用いた酸化物半導体ＴＦＴが実用化されている。
【０００５】
しかし、ＩＧＺＯではキャリア移動度が１０ｃｍ２／Ｖｓまでしか見込めないため、近年、さらに高いキャリア移動度を有するＴＡＯＳ材料が検討されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２５１６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
キャリア移動度が高いＴＡＯＳ材料として、酸窒化亜鉛（ＺｎＯＮ）が提案されている。ＺｎＯＮをチャネル層に用いた薄膜トランジスタでは、ＺｎＯＮのキャリア移動度が高いことにより、大きなオン電流が得られる。これにより、薄膜トランジスタの素子サイズを小さくしても十分なオン電流を得ることができるため、表示装置の画素を高精細化することができる。
【０００８】
しかしながら、ＺｎＯＮは、バンドギャップが１．３ｅＶ程度であり、アモルファスシリコンなどより狭い。このため、ＺｎＯＮをチャネル層に用いた薄膜トランジスタでは、主に、以下の三つの問題がある。
【０００９】
第一に、当該薄膜トランジスタでは、オフ電流が大きい。これは、バンドギャップが狭いため、ゲート誘起ドレインリーク電流が発生することに起因する。
【００１０】
第二に、当該薄膜トランジスタでは、ドレイン−ソース間の電流電圧特性における飽和特性が低い。これは、ＺｎＯＮ層内におけるキャリアの格子衝突に伴い、キャリア対が雪崩的に生成されて発生するキンク電流に起因する。
【００１１】
第三に、当該薄膜トランジスタでは、閾値電圧シフトが大きい。これは、ＺｎＯＮ層内におけるキャリアの格子衝突に伴い、キャリア対が生成され、それらのキャリアの一部がホットキャリアとなって、ゲート絶縁膜に注入されることに起因する。
【００１２】
本開示は、ＺｎＯＮをチャネル層に用いた場合でも、ＺｎＯＮの狭いバンドギャップに起因する問題を軽減することができる薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、薄膜トランジスタの一態様は、ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備え、前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、かつ、第１の領域と、前記第１の領域よりバンドギャップの大きい第２の領域とを備え、前記ゲート電極は、前記ゲート絶縁層を挟んで前記第１の領域と対向する位置に配置され、前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極は、前記第２の領域と接続される。
【００１４】
また、上記目的を達成するために、薄膜トランジスタの製造方法の一態様は、ゲート電極と、チャネル層として用いられる酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されるゲート絶縁層と、ソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、前記酸化物半導体層は、主成分として酸窒化亜鉛を含み、前記製造方法は、第１の領域と、前記第１の領域よりバンドギャップが大きい第２の領域を備える前記酸化物半導体層を形成する第１の工程と、前記ゲート絶縁層を挟んで前記第１の領域と対向するゲート電極を形成する第２の工程と、前記ソース電極及び前記ドレイン電極のうち、少なくとも前記ドレイン電極が前記第２の領域に接続されるように前記ソース電極及び前記ドレイン電極を形成する第３の工程とを含む。
【発明の効果】
【００１５】
ＺｎＯＮをチャネル層に用いた場合でも、ＺｎＯＮの狭いバンドギャップに起因する問題を軽減することができる薄膜トランジスタを実現できる。
【図面の簡単な説明】
【００１６】
【図１】図１は、実施の形態１に係る薄膜トランジスタの断面図である。
【図２】図２は、バンドギャップ及びキャリア移動度と、ＺｎＯＮの窒素濃度との関係を示すグラフである。
【図３Ａ】図３Ａは、実施の形態１に係る薄膜トランジスタの製造方法におけるゲート電極形成工程の断面図である。
【図３Ｂ】図３Ｂは、実施の形態１に係る薄膜トランジスタの製造方法におけるゲート絶縁層形成工程の断面図である。
【図３Ｃ】図３Ｃは、実施の形態１に係る薄膜トランジスタの製造方法における酸化物半導体膜形成工程の断面図である。
【図３Ｄ】図３Ｄは、実施の形態１に係る薄膜トランジスタの製造方法における酸化物半導体膜形成工程の断面図である。
【図３Ｅ】図３Ｅは、実施の形態１に係る薄膜トランジスタの製造方法における酸化物半導体層形成工程の断面図である。
【図３Ｆ】図３Ｆは、実施の形態１に係る薄膜トランジスタの製造方法における絶縁層形成工程の断面図である。
【図３Ｇ】図３Ｇは、実施の形態１に係る薄膜トランジスタの製造方法におけるコンタクトホール形成工程の断面図である。
【図３Ｈ】図３Ｈは、実施の形態１に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図３Ｉ】図３Ｉは、実施の形態１に係る薄膜トランジスタの製造方法における保護層形成工程の断面図である。
【図４】図４は、実施の形態１に係る薄膜トランジスタの酸化物半導体層におけるキャリアパスを示す断面図である。
【図５Ａ】図５Ａは、実施の形態１に係る薄膜トランジスタのドレイン−ソース間電流とゲート−ソース間電圧との関係を示すグラフである。
【図５Ｂ】図５Ｂは、実施の形態１に係る薄膜トランジスタのドレイン−ソース間電流とドレイン−ソース間電圧との関係を示すグラフである。
【図５Ｃ】図５Ｃは、実施の形態１に係る薄膜トランジスタの閾値電圧シフトとストレス印加時間との関係を示すグラフである。
【図６】図６は、実施の形態２に係る薄膜トランジスタの断面図である。
【図７Ａ】図７Ａは、実施の形態２に係る薄膜トランジスタの製造方法における酸化物半導体層形成工程の断面図である。
【図７Ｂ】図７Ｂは、実施の形態２に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図７Ｃ】図７Ｃは、実施の形態２に係る薄膜トランジスタの製造方法における保護層形成工程の断面図である。
【図８】図８は、実施の形態２に係る薄膜トランジスタの酸化物半導体層におけるキャリアパスを示す断面図である。
【図９】図９は、実施の形態３に係る薄膜トランジスタの断面図である。
【図１０Ａ】図１０Ａは、実施の形態３に係る薄膜トランジスタの第１の製造方法における酸化物半導体膜形成工程の断面図である。
【図１０Ｂ】図１０Ｂは、実施の形態３に係る薄膜トランジスタの第１の製造方法における窒素ドーピング工程の断面図である。
【図１０Ｃ】図１０Ｃは、実施の形態３に係る薄膜トランジスタの第１の製造方法における酸化物半導体層形成工程の断面図である。
【図１０Ｄ】図１０Ｄは、実施の形態３に係る薄膜トランジスタの第１の製造方法におけるゲート絶縁膜形成工程の断面図である。
【図１０Ｅ】図１０Ｅは、実施の形態３に係る薄膜トランジスタの第１の製造方法におけるゲート電極形成工程の断面図である。
【図１０Ｆ】図１０Ｆは、実施の形態３に係る薄膜トランジスタの第１の製造方法におけるゲート絶縁層形成工程の断面図である。
【図１０Ｇ】図１０Ｇは、実施の形態３に係る薄膜トランジスタの第１の製造方法における絶縁層形成工程の断面図である。
【図１０Ｈ】図１０Ｈは、実施の形態３に係る薄膜トランジスタの第１の製造方法におけるコンタクトホール形成工程の断面図である。
【図１０Ｉ】図１０Ｉは、実施の形態３に係る薄膜トランジスタの第１の製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図１０Ｊ】図１０Ｊは、実施の形態３に係る薄膜トランジスタの第１の製造方法における保護層形成工程の断面図である。
【図１１Ａ】図１１Ａは、実施の形態３に係る薄膜トランジスタの第２の製造方法における酸化物半導体層の第１の領域形成工程の断面図である。
【図１１Ｂ】図１１Ｂは、実施の形態３に係る薄膜トランジスタの第２の製造方法におけるゲート絶縁膜形成工程の断面図である。
【図１１Ｃ】図１１Ｃは、実施の形態３に係る薄膜トランジスタの第２の製造方法におけるゲート電極形成工程の断面図である。
【図１１Ｄ】図１１Ｄは、実施の形態３に係る薄膜トランジスタの第２の製造方法におけるゲート絶縁層形成工程の断面図である。
【図１１Ｅ】図１１Ｅは、実施の形態３に係る薄膜トランジスタの第２の製造方法におけるアニール工程の断面図である。
【図１１Ｆ】図１１Ｆは、実施の形態３に係る薄膜トランジスタの第２の製造方法における絶縁層形成工程の断面図である。
【図１１Ｇ】図１１Ｇは、実施の形態３に係る薄膜トランジスタの第２の製造方法におけるコンタクトホール形成工程の断面図である。
【図１１Ｈ】図１１Ｈは、実施の形態３に係る薄膜トランジスタの第２の製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図１１Ｉ】図１１Ｉは、実施の形態３に係る薄膜トランジスタの第２の製造方法における保護層形成工程の断面図である。
【図１２】図１２は、実施の形態３に係る薄膜トランジスタの酸化物半導体層におけるキャリアパスを示す断面図である。
【図１３】図１３は、実施の形態４に係る薄膜トランジスタの断面図である。
【図１４Ａ】図１４Ａは、実施の形態４に係る薄膜トランジスタの第１の製造方法におけるゲート電極形成工程の断面図である。
【図１４Ｂ】図１４Ｂは、実施の形態４に係る薄膜トランジスタの第１の製造方法におけるゲート絶縁層形成工程の断面図である。
【図１４Ｃ】図１４Ｃは、実施の形態４に係る薄膜トランジスタの第１の製造方法における酸化物半導体層の第１の領域形成工程の断面図である。
【図１４Ｄ】図１４Ｄは、実施の形態４に係る薄膜トランジスタの第１の製造方法における絶縁層形成工程の断面図である。
【図１４Ｅ】図１４Ｅは、実施の形態４に係る薄膜トランジスタの第１の製造方法におけるアニール工程の断面図である。
【図１４Ｆ】図１４Ｆは、実施の形態４に係る薄膜トランジスタの第１の製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図１４Ｇ】図１４Ｇは、実施の形態４に係る薄膜トランジスタの第１の製造方法における保護層形成工程の断面図である。
【図１５Ａ】図１５Ａは、実施の形態４に係る薄膜トランジスタの第２の製造方法におけるゲート絶縁層形成工程の断面図である。
【図１５Ｂ】図１５Ｂは、実施の形態４に係る薄膜トランジスタの第２の製造方法における酸化物半導体膜形成工程の断面図である。
【図１５Ｃ】図１５Ｃは、実施の形態４に係る薄膜トランジスタの第２の製造方法における窒素ドーピング工程の断面図である。
【図１５Ｄ】図１５Ｄは、実施の形態４に係る薄膜トランジスタの第２の製造方法における酸化物半導体層形成工程の断面図である。
【図１５Ｅ】図１５Ｅは、実施の形態４に係る薄膜トランジスタの第２の製造方法における絶縁層形成工程の断面図である。
【図１５Ｆ】図１５Ｆは、実施の形態４に係る薄膜トランジスタの第２の製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図１５Ｇ】図１５Ｇは、実施の形態４に係る薄膜トランジスタの第２の製造方法における保護層形成工程の断面図である。
【図１６Ａ】図１６Ａは、実施の形態４に係る薄膜トランジスタの第３の製造方法における酸化物半導体層の第１の領域形成工程の断面図である。
【図１６Ｂ】図１６Ｂは、実施の形態４に係る薄膜トランジスタの第３の製造方法における絶縁膜形成工程の断面図である。
【図１６Ｃ】図１６Ｃは、実施の形態４に係る薄膜トランジスタの第３の製造方法における絶縁層形成工程の断面図である。
【図１６Ｄ】図１６Ｄは、実施の形態４に係る薄膜トランジスタの第３の製造方法における酸素ドーピング工程の断面図である。
【図１６Ｅ】図１６Ｅは、実施の形態４に係る薄膜トランジスタの第３の製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図１６Ｆ】図１６Ｆは、実施の形態４に係る薄膜トランジスタの第３の製造方法における保護層形成工程の断面図である。
【図１７】図１７は、実施の形態４に係る薄膜トランジスタの酸化物半導体層におけるキャリアパスを示す断面図である。
【図１８】図１８は、実施の形態５に係る薄膜トランジスタの断面図である。
【図１９Ａ】図１９Ａは、実施の形態５に係る薄膜トランジスタの製造方法におけるゲート絶縁層形成工程の断面図である。
【図１９Ｂ】図１９Ｂは、実施の形態５に係る薄膜トランジスタの製造方法における酸化物半導体層の第２の領域形成工程の断面図である。
【図１９Ｃ】図１９Ｃは、実施の形態５に係る薄膜トランジスタの製造方法における導電膜形成工程の断面図である。
【図１９Ｄ】図１９Ｄは、実施の形態５に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図１９Ｅ】図１９Ｅは、実施の形態５に係る薄膜トランジスタの製造方法における窒素ドーピング工程の断面図である。
【図１９Ｆ】図１９Ｆは、実施の形態５に係る薄膜トランジスタの製造方法における保護層形成工程の断面図である。
【図２０】図２０は、実施の形態５に係る薄膜トランジスタの酸化物半導体層におけるキャリアパスを示す断面図である。
【図２１】図２１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２２】図２２は、実施の形態に係る有機ＥＬ表示装置における画素回路の一例の構成を示す電気回路図である。
【発明を実施するための形態】
【００１７】
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１８】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００１９】
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【００２０】
（実施の形態１）
以下、実施の形態１に係る薄膜トランジスタ１及びその製造方法について、図面を用いて説明する。
【００２１】
［１−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ１の構成について、図１を用いて説明する。図１は、本実施の形態に係る薄膜トランジスタ１の断面図である。
【００２２】
薄膜トランジスタ１は、チャネル層として用いられる酸化物半導体層であって、主成分としてＺｎＯＮを含む酸化物半導体層を備えた酸化物半導体ＴＦＴである。図１に示すように、薄膜トランジスタ１は、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、酸化物半導体層４０と、絶縁層５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、保護層７０とを備える。本実施の形態に係る薄膜トランジスタ１は、チャネル保護型でボトムゲート型のＴＦＴであり、また、トップコンタクト構造が採用されている。
【００２３】
以下、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳述する。
【００２４】
基板１０は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。
【００２５】
なお、基板１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、ポリイミド等の樹脂材料からなる樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板等のシート状又はフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成された基板を用いることができる。なお、基板１０の表面にアンダーコート層を形成してもよい。
【００２６】
ゲート電極２０は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極であり、基板１０の上方に所定形状で形成される。ゲート電極２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。
【００２７】
ゲート電極２０の材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジム等の金属、又は、これらの中から選ばれる金属の合金（モリブデンタングステン等）が用いられる。
【００２８】
なお、ゲート電極２０の材料は、これらに限るものではなく、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）等の導電性金属酸化物、又は、ポリチオフェンやポリアセチレン等の導電性高分子材料等を用いることもできる。
【００２９】
ゲート絶縁層３０は、ゲート電極２０と酸化物半導体層４０との間に配置される。本実施の形態において、ゲート絶縁層３０は、ゲート電極２０の上方に位置するように配置される。例えば、ゲート絶縁層３０は、ゲート電極２０が形成された基板１０上の全面にゲート電極２０を覆うように成膜される。ゲート絶縁層３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００３０】
ゲート絶縁層３０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、窒化シリコン膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの膜を複数積層した積層膜である。
【００３１】
酸化物半導体層４０は、ゲート電極２０の上方において、ゲート絶縁層３０上に所定形状で形成される。例えば、酸化物半導体層４０は、ゲート絶縁層３０上に島状に形成される。本実施の形態において、酸化物半導体層４０は、薄膜トランジスタ１のチャネル層である。つまり、酸化物半導体層４０は、ゲート絶縁層３０を挟んでゲート電極２０と対向するチャネル領域を含む半導体層である。また、酸化物半導体層４０は、図１に示すように、第１の領域４１と、第１の領域４１よりバンドギャップが大きい第２の領域４２とを備える。本実施の形態では、第１の領域４１は、酸化物半導体層４０の厚さ方向において、第２の領域４２と異なる位置に設けられる。すなわち、第２の領域４２は、第１の領域４１の上方に設けられる。第１の領域４１及び第２の領域４２の膜厚は、例えば、それぞれ、３０ｎｍ〜３００ｎｍ及び３０ｎｍ〜３００ｎｍである。
【００３２】
酸化物半導体層４０の第１の領域４１及び第２の領域４２は、ともにＺｎＯＮを主成分として含む層である。第１の領域４１及び第２の領域４２のバンドギャップは、ＺｎＯＮの窒素濃度によって調整される。第１の領域４１のバンドギャップは特に限定されないが、例えば、一般的なチャネル層材料であるアモルファスシリコンのバンドギャップ（１．６ｅＶ）以下となるように調整されてもよい。また、第２の領域４２のバンドギャップも特に限定されないが、１．６ｅＶより大きくなるように調整されてもよい。酸化物半導体層４０の第１の領域４１及び第２の領域４２の詳細については後述する。
【００３３】
絶縁層５０は、酸化物半導体層４０上に配置される。具体的には、絶縁層５０は、酸化物半導体層４０を覆うようにゲート絶縁層３０上に成膜される。絶縁層５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００３４】
本実施の形態において、絶縁層５０は、酸化物半導体層４０のチャネル領域を保護する保護膜（チャネル保護層）として機能する。具体的には、絶縁層５０は、酸化物半導体層４０の上方に形成するソース電極６０Ｓ及びドレイン電極６０Ｄをエッチングによってパターニングする際に、酸化物半導体層４０がエッチングされることを防止するエッチストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層４０のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、絶縁層５０は、基板１０上の全面に形成された層間絶縁層である。
【００３５】
絶縁層５０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
【００３６】
シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、絶縁層５０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層４０の性能劣化を抑制できる。さらに、絶縁層５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、絶縁層５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いるとよい。
【００３７】
なお、絶縁層５０の材料としては、上記のような無機物に限るものではなく、有機物を主成分とする材料を用いてもよい。
【００３８】
また、絶縁層５０には、当該絶縁層５０の一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁層５０の開口部を介して、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとが接続されている。
【００３９】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０の第２の領域４２と接続されるように所定形状で形成される。具体的には、ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０上においては基板１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、絶縁層５０に形成された開口部を介して酸化物半導体層４０の第２の領域４２に接続されている。絶縁層５０上におけるソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
【００４０】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極である。ソース電極６０Ｓ及びドレイン電極６０Ｄの材料には、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタン又はクロム等が用いられる。一例として、ソース電極６０Ｓ及びドレイン電極６０Ｄは、モリブデンタングステン膜（ＭｏＷ膜）で形成される単層構造の電極である。
【００４１】
保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄ上に配置される絶縁膜である。具体的には、保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うように絶縁層５０上に成膜される。保護層７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００４２】
保護層７０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
【００４３】
［１−２．酸化物半導体層の構成］
次に、本実施の形態に係る薄膜トランジスタ１の酸化物半導体層の構成について、図面を用いて詳細に説明する。
【００４４】
上述のとおり、酸化物半導体層４０は、第１の領域４１と、第１の領域４１よりバンドギャップの大きい第２の領域４２を備える。ここで、当該各領域の特性について、図２を用いて説明する。図２は、バンドギャップ及びキャリア移動度と、ＺｎＯＮの窒素濃度との関係を示すグラフである。ここで、ＺｎＯＮの窒素濃度は、窒素の原子濃度を意味し、ＺｎＯＮに含まれる窒素の原子数を、亜鉛、酸素及び窒素の原子数の和で除算した値の百分率で定義される。
【００４５】
図２に示すように、ＺｎＯＮにおいて、窒素濃度が大きいほど、キャリア移動度は高く、バンドギャップは小さくなる。本実施の形態では、酸化物半導体層４０の形成においてＺｎＯＮの当該特性を利用して、第１の領域４１として、窒素濃度の大きい領域を形成し、第２の領域４２として、第１の領域４１より窒素濃度の小さい領域を形成する。例えば、第１の領域４１のバンドギャップを、薄膜トランジスタにおいて一般的に使用されているアモルファスシリコンのバンドギャップ（１．６ｅＶ）以下とするためには、第１の領域４１の窒素濃度を２０ａｔ％以上とすればよい。また、第２の領域４２のバンドギャップを１．６ｅＶより大きくするためには、第２の領域４２の窒素濃度を２０ａｔ％より小さくすればよい。
【００４６】
［１−３．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ１の製造方法について、図３Ａ〜３Ｉを用いて説明する。図３Ａ〜３Ｉは、本実施の形態に係る薄膜トランジスタ１の製造方法における各工程の断面図である。
【００４７】
まず、図３Ａに示すように基板１０を準備し、基板１０の上方に所定形状のゲート電極２０を形成する。例えば、基板１０上に金属膜をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極２０を形成する。なお、ゲート電極２０を形成する前に、基板１０の表面にシリコン酸化膜等のアンダーコート層を形成してもよい。
【００４８】
次に、図３Ｂに示すように、ゲート電極２０上にゲート絶縁層３０を形成する。本実施の形態では、ゲート電極２０を覆うように基板１０上の全面にゲート絶縁層３０を成膜する。なお、基板１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上にゲート絶縁膜３０を成膜する。
【００４９】
ゲート絶縁層３０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜を成膜することができる。なお、亜酸化窒素ガスの希釈ガスとしてアルゴン（Ａｒ）を添加してもよい。これにより効率的にガスが分解され、良質なシリコン酸化膜が形成され、かつ、亜酸化窒素ガスの使用量を抑えることができる。
【００５０】
ゲート絶縁層３０は、単層膜でもよいが、積層膜としてもよい。例えば、ゲート絶縁層３０として、シリコン窒化膜とシリコン酸化膜とを順に成膜した積層膜を用いることができる。シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いて、プラズマＣＶＤ法によって成膜することができる。
【００５１】
次に、図３Ｃに示すように、基板１０の上方に酸化物半導体膜４１ａを成膜する。具体的には、ゲート絶縁層３０上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される酸化物半導体膜４１ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。
【００５２】
より具体的には、スパッタリングターゲットとして、亜鉛（Ｚｎ、純度：９９．９９％以上）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして窒素（Ｎ２）、酸素（Ｏ２）を含むガスを流入する。なお、反応性ガスに亜酸化窒素（Ｎ２Ｏ）がふくまれてもよい。そして、パワー密度が１〜５Ｗ／ｃｍ２となるように、電圧をターゲット材に印加する。これにより、ゲート絶縁層３０上にＺｎＯＮ膜からなる酸化物半導体膜４１ａを成膜することができる。なお、スパッタリングターゲットは、純粋な亜鉛に限られない。例えば、スパッタリングターゲットは、１％以下のアルミニウム（Ａｌ）又は錫（Ｓｎ）を含む亜鉛でもよい。
【００５３】
また、酸化物半導体膜４１ａの成膜条件としては、反応性ガスとして酸素（Ｏ２）及び窒素（Ｎ２）を用いる場合、酸素と窒素との流量比は、１：１００〜３：１００にすればよい。この流量比を調整することによって、酸化物半導体膜４１ａ（ＺｎＯＮ膜）の窒素濃度、バンドギャップ等を変更することができ、上記流量比によって、窒素濃度が２０ａｔ％以上のＺｎＯＮ膜から構成される酸化物半導体膜４１ａが得られる。また、基板温度は、例えば、室温に設定すればよい。
【００５４】
次に、図３Ｄに示すように、基板１０の上方に酸化物半導体膜４２ａを成膜する。具体的には、酸化物半導体膜４１ａ上に、ＺｎＯＮを主成分として含む酸化物半導体から構成される酸化物半導体膜４２ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。
【００５５】
具体的な成膜方法は、成膜条件を除いて上述の酸化物半導体膜４１ａと同様である。酸化物半導体膜４２ａの成膜条件としては、反応性ガスとして酸素（Ｏ２）及び窒素（Ｎ２）を用いる場合、酸素と窒素との流量比は、３：１００〜１０：１００にすればよい。この流量比によって、窒素濃度が２０ａｔ％未満のＺｎＯＮ膜から構成される酸化物半導体膜４２ａが得られる。
【００５６】
次に、図３Ｅに示すように、酸化物半導体膜４１ａ及び４２ａを所定の形状に加工することによって、所定形状の酸化物半導体層４０を形成する。
【００５７】
例えば、酸化物半導体膜４１ａ及び４２ａは、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状の第１の領域４１及び第２の領域４２から構成される酸化物半導体層４０に加工することができる。具体的には、まず、酸化物半導体膜４１ａ及び４２ａ上にレジストを形成して、少なくともゲート電極２０に対向する位置にレジストを残すように当該レジストを加工する。そして、レジストが形成されていない領域の酸化物半導体膜４１ａ及び４２ａをエッチングによって除去する。これにより、ゲート電極２０に対向する位置を含むように島状の酸化物半導体層４０を形成することができる。
【００５８】
なお、ウェットエッチングを行う場合、エッチング液としては、例えば、シュウ酸を用いればよく、エッチング時の温度は４０℃でよい。
【００５９】
次に、図３Ｆに示すように、酸化物半導体層４０上に絶縁層５０を形成する。本実施の形態では、酸化物半導体層４０を覆うようにしてゲート絶縁層３０上の全面に絶縁層５０を成膜する。
【００６０】
絶縁層５０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
【００６１】
次に、図３Ｇに示すように、酸化物半導体層４０の第２の領域４２の一部を露出させるように、絶縁層５０にコンタクトホールを形成する。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁層５０の一部をエッチング除去することによって、第２の領域４２のソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホール（開口部）を形成する。
【００６２】
例えば、絶縁層５０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
【００６３】
次に、図３Ｈに示すように、酸化物半導体層４０の第２の領域４２に接続されたソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。例えば、絶縁層５０に形成したコンタクトホールを埋めるようにして、絶縁層５０上に所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。
【００６４】
本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄとして、ＭｏＷ膜の単層構造の電極を形成する。この場合、まず、絶縁層５０のコンタクトホールを埋めるようにして絶縁層５０上に、ＭｏＷ膜をスパッタリング法によって成膜する。その後、フォトリソグラフィ法及びウェットエッチング法によって、ＭｏＷ膜をパターニングする。これにより、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成することができる。
【００６５】
なお、ＭｏＷ膜のエッチング液としては、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いることができる。
【００６６】
次に図３Ｉに示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにして絶縁層５０上の全面に保護層７０を成膜する。
【００６７】
保護層７０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
【００６８】
以上のようにして、図１に示す構成の薄膜トランジスタ１を製造することができる。
【００６９】
［１−４．薄膜トランジスタの作用効果］
次に、本実施の形態に係る薄膜トランジスタ１の作用効果について図面を用いて説明する。
【００７０】
本実施の形態に係る薄膜トランジスタ１の特性について説明するために、薄膜トランジスタ１のキャリアパスについて、図４を用いて説明する。図４は、本実施の形態に係る薄膜トランジスタ１の酸化物半導体層４０におけるキャリアパスを示す断面図である。図４において、点線によってキャリアパスが示されている。
【００７１】
図４に示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄは、バンドギャップの大きい第２の領域４２に接続される。そのため、ソース電極６０Ｓ及びドレイン電極６０Ｄと第２の領域４２とが接続される部分がキャリアパスの一部を構成する。ここで、ゲート電極２０は、ゲート絶縁層３０を挟んで第１の領域４１と対向する。これにより、第１の領域４１にチャネルが形成されるため、キャリアパスは、ソース電極６０Ｓ及びドレイン電極６０Ｄ付近を除いて、大部分が第１の領域４１内に形成される。
【００７２】
したがって、本実施の形態に係る薄膜トランジスタ１では、そのキャリアパスの大部分が、バンドギャップが小さくキャリア移動度の高いい第１の領域４１内に形成されるため、大きいオン電流が得られる。一方、薄膜トランジスタ１では、キャリアパスの両端部は、バンドギャップが大きい第２の領域４２に形成されるため、ゲート誘起ドレインリーク電流が抑制されることにより、オフ電流が低減される。また、薄膜トランジスタ１の第１の領域４１に形成されるキャリアパス内において、キャリアの格子衝突によってキャリア対が生成されても、キャリアパスの両端がバンドギャップの大きい第２の領域４２内に形成されているため、キャリア対が雪崩的に生成されることが抑制される。これにより、薄膜トランジスタ１では、バンドギャップの小さいＺｎＯＮだけによってチャネル層が形成される場合より、飽和特性及び閾値電圧シフトが改善される。
【００７３】
以上のように改善された特性を、図５Ａ、図５Ｂ及び図５Ｃを用いて説明する。図５Ａは、本実施の形態に係る薄膜トランジスタ１のドレイン−ソース間電流とゲート−ソース間電圧との関係を示すグラフである。図５Ｂは、本実施の形態に係る薄膜トランジスタ１のドレイン−ソース間電流とドレイン−ソース間電圧との関係を示すグラフである。図５Ｃは、本実施の形態に係る薄膜トランジスタ１の閾値電圧シフトとストレス印加時間との関係を示すグラフである。なお、図５Ａ、図５Ｂ及び図５Ｃにおいて、点線によって、バンドギャップが約１．３ｅＶであるＺｎＯＮだけによってチャネル層が形成される比較例の薄膜トランジスタの各特性も併せて示している。
【００７４】
図５Ａに示すように、薄膜トランジスタ１では、比較例より、オフ電流が低減される。また、図５Ｂに示すように、薄膜トランジスタ１では、ドレイン−ソース間電圧が高い領域において、ドレイン−ソース間電流が飽和しており、比較例より、飽和特性が改善されている。また、図５Ｃに示すように、薄膜トランジスタ１では、比較例より、閾値シフトが低減されている。
【００７５】
以上のように、本実施の形態に係る薄膜トランジスタ１によれば、ＺｎＯＮのバンドギャップが小さいことに起因する問題を軽減することができる。
【００７６】
また、薄膜トランジスタ１は、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとの間の少なくとも一部に配置された絶縁層５０を備える。すなわち、薄膜トランジスタ１は、チャネル保護型の構造を有する。これにより、薄膜トランジスタ１では、ソース電極６０Ｓ及びドレイン電極６０Ｄをエッチングなどによって形成（パターニング）する際に、エッチング液に溶けやすいＺｎＯＮを主成分として含む酸化物半導体層４０のプロセスダメージを低減することができる。
【００７７】
また、薄膜トランジスタ１では、酸化物半導体層４０の第１の領域４１は、酸化物半導体層４０の厚さ方向において第２の領域４２と異なる位置に設けられる。
【００７８】
これにより、酸化物半導体層４０の第１の領域４１及び第２の領域４２を、スパッタリング時の条件を調整することなどにより、容易に形成できる。
【００７９】
（実施の形態２）
次に、実施の形態２に係る薄膜トランジスタ２及びその製造方法について、図面を用いて説明する。
【００８０】
上記実施の形態１に係る薄膜トランジスタ１では、トップコンタクト構造が採用されたが、本実施の形態に係る薄膜トランジスタ２では、サイドコンタクト構造が採用される。
【００８１】
以下、本実施の形態に係る薄膜トランジスタ２及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ１及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。
【００８２】
［２−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ２の構成について、図６を用いて説明する。図６は、本実施の形態に係る薄膜トランジスタ２の断面図である。
【００８３】
薄膜トランジスタ２は、上記実施の形態１に係る薄膜トランジスタ１と同様に、チャネル層として用いられる酸化物半導体層であって、主成分としてＺｎＯＮを含む酸化物半導体層を備えた酸化物半導体ＴＦＴである。図６に示すように、薄膜トランジスタ２は、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、酸化物半導体層４０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、保護層７０とを備える。本実施の形態に係る薄膜トランジスタ２は、チャネルエッチ型でボトムゲート型のＴＦＴであり、また、図６に示すように、サイドコンタクト構造が採用されている。
【００８４】
以下、本実施の形態に係る薄膜トランジスタ２の各構成要素について詳述する。なお、特記しない限り、各構成要素を構成する材料等は、上記実施の形態１の各構成要素と同様である。
【００８５】
薄膜トランジスタ２の構成要素のうち、基板１０、ゲート電極２０、ゲート絶縁層３０及び酸化物半導体層４０（第１の領域４１及び第２の領域４２）は、上記実施の形態１に係る薄膜トランジスタ１のそれらと同様である。
【００８６】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、ゲート絶縁層３０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０の主に第２の領域４２と接続されるように所定形状で形成される。本実施の形態に係るソース電極６０Ｓ及びドレイン電極６０Ｄは、上記実施の形態１に係るそれらと同様に、酸化物半導体層４０の第２の領域４２上において互いに対向して配置されている。ソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
【００８７】
保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄ上に配置される絶縁膜である。具体的には、保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うように絶縁層５０上に成膜される。保護層７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００８８】
［２−２．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ２の製造方法について、図７Ａ〜７Ｃを用いて説明する。図７Ａ〜７Ｃは、本実施の形態に係る薄膜トランジスタ２の製造方法における各工程の断面図である。
【００８９】
以下、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。
【００９０】
まず、図７Ａに示すように、上記実施の形態１に係る薄膜トランジスタ１と同様に、基板１０の上方に、ゲート電極２０及びゲート絶縁層３０を形成し、ゲート絶縁層３０上に所定形状の酸化物半導体層４０（すなわち、第１の領域４１及び第２の領域４２）を形成する。
【００９１】
次に、図７Ｂに示すように、酸化物半導体層４０の第２の領域４２に接続されたソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。例えば、ソース電極６０Ｓ及びドレイン電極６０Ｄは、それぞれ、ゲート絶縁層３０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０の主に第２の領域４２と接続されるように所定形状で形成される。
【００９２】
本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄとして、ＭｏＷ膜の単層構造の電極を形成する。この場合、まず、酸化物半導体層４０を覆うようにゲート絶縁層３０に、ＭｏＷ膜をスパッタリング法によって成膜する。その後、フォトリソグラフィ法及びウェットエッチング法によって、ＭｏＷ膜をパターニングする。これにより、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成することができる。
【００９３】
なお、ＭｏＷ膜のエッチング液としては、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いることができる。
【００９４】
次に図７Ｃに示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにして、ソース電極６０Ｓ、ドレイン電極６０Ｄ及び酸化物半導体層４０の第２の領域４２上の全面に保護層７０を成膜する。
【００９５】
以上のようにして、図６に示す構成の薄膜トランジスタ２を製造することができる。
【００９６】
［２−３．薄膜トランジスタの作用効果］
次に、本実施の形態に係る薄膜トランジスタ２の作用効果について図面を用いて説明する。
【００９７】
本実施の形態に係る薄膜トランジスタ２の特性について説明するために、薄膜トランジスタ２のキャリアパスについて、図８を用いて説明する。図８は、本実施の形態に係る薄膜トランジスタ２の酸化物半導体層４０におけるキャリアパスを示す断面図である。図８において、点線によってキャリアパスが示されている。
【００９８】
図８に示すように、本実施の形態に係る薄膜トランジスタ２でも、上記実施の形態１に係る薄膜トランジスタ１と同様に、キャリアパスは、ソース電極６０Ｓ及びドレイン電極６０Ｄ付近においては第２の領域４２内に形成されるが、大部分が第１の領域４１内に形成される。
【００９９】
これにより、本実施の形態に係る薄膜トランジスタ２においても、上記実施の形態１に係る薄膜トランジスタ１と同様に、ＺｎＯＮのバンドギャップが小さいことに起因する問題を軽減することができる。
【０１００】
また、薄膜トランジスタ２では、酸化物半導体層４０の第１の領域４１は、酸化物半導体層４０の厚さ方向において第２の領域４２と異なる位置に設けられる。
【０１０１】
これにより、酸化物半導体層４０の第１の領域４１及び第２の領域４２を、スパッタリング時の条件を調整することなどにより、容易に形成できる。
【０１０２】
（実施の形態３）
次に、実施の形態３に係る薄膜トランジスタ３及びその製造方法について、図面を用いて説明する。
【０１０３】
上記各実施の形態に係る薄膜トランジスタは、ボトムゲート型のＴＦＴであったが、本実施の形態に係る薄膜トランジスタ３は、トップゲート型のＴＦＴである。
【０１０４】
以下、本実施の形態に係る薄膜トランジスタ３及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ１及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。
【０１０５】
［３−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ３の構成について、図９を用いて説明する。図９は、本実施の形態に係る薄膜トランジスタ３の断面図である。
【０１０６】
薄膜トランジスタ３は、上記各実施の形態に係る薄膜トランジスタと同様に、チャネル層として用いられる酸化物半導体層であって、主成分としてＺｎＯＮを含む酸化物半導体層を備えた酸化物半導体ＴＦＴである。図９に示すように、薄膜トランジスタ３は、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、酸化物半導体層４０（第１の領域４１及び第２の領域４２）と、絶縁層５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、保護層７０とを備える。図９に示すように、本実施の形態に係る薄膜トランジスタ３は、トップゲート型のＴＦＴである。
【０１０７】
以下、本実施の形態に係る薄膜トランジスタ３の各構成要素について詳述する。なお、特記しない限り、各構成要素を構成する材料等は、上記実施の形態１の各構成要素と同様である。
【０１０８】
薄膜トランジスタ３の構成要素のうち、基板１０及び保護層７０は、上記実施の形態１に係る薄膜トランジスタ１のそれらと同様である。
【０１０９】
酸化物半導体層４０は、基板１０の上方に所定形状で形成される。例えば、酸化物半導体層４０は、基板１０上に島状に形成される。本実施の形態においても、酸化物半導体層４０は、薄膜トランジスタ３のチャネル層である。つまり、酸化物半導体層４０は、ゲート絶縁層３０を挟んでゲート電極２０と対向するチャネル領域を含む半導体層である。また、酸化物半導体層４０は、図９に示すように、第１の領域４１と、第１の領域４１よりバンドギャップが大きい第２の領域４２と、を備える。本実施の形態では、第１の領域４１は、酸化物半導体層４０のチャネルの長さ方向において、第２の領域４２と異なる位置に設けられる。すなわち、第２の領域４２は、第１の領域４１と水平方向に異なる位置に設けられる。なお、本実施の形態では、第１の領域４１及び第２の領域４２とは、同一の酸化物半導体層内に形成される。また第１の領域４１は、ゲート絶縁層３０を挟んでゲート電極２０と対向する位置に設けられる。第１の領域４１及び第２の領域４２の膜厚は、例えば、３０ｎｍ〜３００ｎｍである。
【０１１０】
ゲート絶縁層３０は、ゲート電極２０と酸化物半導体層４０との間に配置される。本実施の形態において、ゲート絶縁層３０は、酸化物半導体層４０の上方に位置するように配置される。例えば、ゲート絶縁層３０は、酸化物半導体層４０の第１の領域４１の上方に形成される。ゲート絶縁層３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【０１１１】
ゲート電極２０は、ゲート絶縁層３０の上方に所定形状で形成される。ゲート電極２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。
【０１１２】
絶縁層５０は、ゲート電極２０上に配置される。具体的には、絶縁層５０は、ゲート電極２０を覆うように基板１０及び酸化物半導体層４０上に成膜される。絶縁層５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【０１１３】
また、絶縁層５０には、当該絶縁層５０の一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁層５０の開口部を介して、酸化物半導体層４０の第２の領域４２とソース電極６０Ｓ及びドレイン電極６０Ｄとが接続されている。
【０１１４】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０の第２の領域４２と接続されるように所定形状で形成される。具体的には、ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０上においては基板１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、絶縁層５０に形成された開口部を介して酸化物半導体層４０の第２の領域４２に接続されている。絶縁層５０上におけるソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
【０１１５】
［３−２．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ３の三通りの製造方法について図面を用いて説明する。上記三通りの製造方法は、酸化物半導体層４０の窒素濃度分布の形成において、それぞれ異なる方法を用いる。
【０１１６】
以下、各製造方法について説明するが、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。
【０１１７】
［３−２−１．第１の製造方法］
まず、本実施の形態に係る薄膜トランジスタ３の第１の製造方法について、図１０Ａ〜１０Ｊを用いて説明する。図１０Ａ〜１０Ｊは、本実施の形態に係る薄膜トランジスタ３の第１の製造方法における各工程の断面図である。
【０１１８】
まず、図１０Ａに示すように、基板１０の上方に、酸化物半導体膜４２ａを成膜する。
【０１１９】
次に、図１０Ｂに示すように、酸化物半導体膜４２ａ上にレジスト８０を形成し、窒素ドーピングを行う。ここで、レジスト８０は、酸化物半導体膜４２ａの上方の一部を覆うように所定形状で形成される。そして、窒素ドーピングを行うことにより、酸化物半導体膜４２ａのうち、レジスト８０で覆われていない部分に窒素がドーピングされる。これにより、当該レジスト８０で覆われていない部分の酸化物半導体膜４２ａの窒素濃度が増大し、酸化物半導体膜４２ａより窒素濃度の大きい酸化物半導体膜４１ａが形成される。なお、窒素ドーピングとしては、例えば、窒素プラズマドーピング、窒素イオンドーピングなどを用いることができる。
【０１２０】
次に、図１０Ｃに示すように、レジスト８０を除去したのち、酸化物半導体膜４１ａ及び４２ａをそれぞれ所定の形状に加工することによって、第１の領域４１及び第２の領域４２を形成する。第１の領域４１及び第２の領域４２が酸化物半導体層４０を構成する。酸化物半導体膜４１ａ及び４２ａの加工方法は、上記実施の形態１のそれと同様である。
【０１２１】
次に、図１０Ｄに示すように、酸化物半導体層４０上にゲート絶縁膜３０ａを形成する。本実施の形態では、酸化物半導体層４０を覆うように基板１０上の全面にゲート絶縁膜３０ａを成膜する。
【０１２２】
次に、図１０Ｅに示すように、ゲート絶縁膜３０ａの上方に所定形状のゲート電極２０を形成する。ゲート電極２０は、例えば、酸化物半導体層４０の第１の領域４１に、ゲート絶縁膜３０ａを挟んで対向する位置に、第１の領域４１に対応する形状となるように形成される。
【０１２３】
次に、図１０Ｆに示すように、ゲート絶縁膜３０ａのゲート電極２０に覆われていない部分を除去し、ゲート絶縁層３０を形成する。具体的には、フォトリソグラフィ法及びエッチング法によってゲート絶縁膜３０ａのうちゲート電極２０に覆われていない部分をエッチング除去することによって、ゲート絶縁層３０を形成する。
【０１２４】
例えば、ゲート絶縁膜３０ａがシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によって、シリコン酸化膜のうちゲート電極２０に覆われていない部分を除去することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
【０１２５】
次に、図１０Ｇに示すように、基板１０の上方に、絶縁層５０を形成する。本実施の形態では、ゲート電極２０及び酸化物半導体層４０を覆うようにして、基板１０上の全面に絶縁層５０を成膜する。
【０１２６】
次に、図１０Ｈに示すように、酸化物半導体層４０の第２の領域４２の一部を露出させるように、絶縁層５０にコンタクトホールを形成する。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁層５０の一部をエッチング除去することによって、第２の領域４２のソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホール（開口部）を形成する。
【０１２７】
次に、図１０Ｉに示すように、酸化物半導体層４０の第２の領域４２に接続されたソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。例えば、絶縁層５０に形成したコンタクトホールを埋めるようにして、絶縁層５０上に所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。
【０１２８】
次に、図１０Ｊに示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにして絶縁層５０上の全面に保護層７０を成膜する。
【０１２９】
以上のようにして、図９に示す構成の薄膜トランジスタ３を製造することができる。
【０１３０】
［３−２−２．第２の製造方法］
次に、本実施の形態に係る薄膜トランジスタ３の第２の製造方法について、図１１Ａ〜１Ｉを用いて説明する。図１１Ａ〜１１Ｉは、本実施の形態に係る薄膜トランジスタ３の第２の製造方法における各工程の断面図である。
【０１３１】
まず、図１１Ａに示すように、基板１０の上方に、所定形状の酸化物半導体層の第１の領域４１を形成する。例えば、基板１０上に上記実施の形態１の酸化物半導体膜４１ａと同様の酸化物半導体膜を成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて加工することにより、所定形状の酸化物半導体層の第１の領域４１を形成する。
【０１３２】
次に、図１１Ｂに示すように、第１の領域４１上にゲート絶縁膜３０ａを形成する。本実施の形態では、第１の領域４１を覆うように基板１０上の全面にゲート絶縁膜３０ａを成膜する。
【０１３３】
ゲート絶縁膜３０ａの形成方法は、上記実施の形態１に係るゲート絶縁層３０のそれと同様である。
【０１３４】
次に、図１１Ｃに示すように、ゲート絶縁膜３０ａの上方に所定形状のゲート電極２０を形成する。ゲート電極２０は、第１の領域４１に、ゲート絶縁膜３０ａを挟んで対向する位置に形成される。
【０１３５】
次に、図１１Ｄに示すように、上記第１の製造方法と同様に、ゲート絶縁膜３０ａのゲート電極２０に覆われていない部分を除去し、ゲート絶縁層３０を形成する。
【０１３６】
次に、図１１Ｅに示すように、以上で形成した素子を酸素雰囲気下でアニールし、第１の領域４１のうち、ゲート電極２０で覆われていない部分の窒素原子を第１の領域４１から放出させる。これにより、第１の領域４１のうち、ゲート電極２０で覆われていない部分は、窒素濃度が減少する。そして、第１の領域４１のうち、窒素濃度が減少した領域が、第２の領域４２となる。アニールにおける温度などの条件は、第１の領域４１及び第２の領域４２の窒素濃度などに基づいて適宜設定される。
【０１３７】
以下、図１１Ｆ〜１１Ｉに示すように、上記第１の製造方法と同様に、絶縁層５０、ソース電極６０Ｓ、ドレイン電極６０Ｄ及び保護層７０が形成される。
【０１３８】
以上のようにして、図９に示す構成の薄膜トランジスタ３を製造することができる。
【０１３９】
［３−２−３．第３の製造方法］
次に、本実施の形態に係る薄膜トランジスタ３の第３の製造方法について説明する。
【０１４０】
薄膜トランジスタ３の第３の製造方法は、第２の領域４２の形成工程において第２の製造方法と相違し、その他の工程は同一であるため、第２の領域４２の形成工程について説明する。
【０１４１】
薄膜トランジスタ３の第３の製造方法においては、図１１Ｄに示すような素子の上方から酸素ドーピングを行うことにより、第１の領域４１のゲート電極に覆われていない部分の酸素濃度を増大させる。これにより、第１の領域４１のゲート電極に覆われていない部分の窒素濃度は減少する。そして、第１の領域４１のうち、窒素濃度が減少した領域が、第２の領域４２となる。なお、酸素ドーピングとしては、例えば、酸素プラズマドーピング、酸素イオンドーピングなどを用いることができる。
【０１４２】
その他の層を上述の薄膜トランジスタ３の第２の製造方法と同様に形成することにより、図９に示す構成の薄膜トランジスタ３を製造することができる。
【０１４３】
［３−３．薄膜トランジスタの作用効果］
次に、本実施の形態に係る薄膜トランジスタ３の作用効果について図面を用いて説明する。
【０１４４】
本実施の形態に係る薄膜トランジスタ１の特性について説明するために、薄膜トランジスタ１のキャリアパスについて、図１２を用いて説明する。図１２は、本実施の形態に係る薄膜トランジスタ３の酸化物半導体層４０におけるキャリアパスを示す断面図である。図１２において、点線によってキャリアパスが示されている。
【０１４５】
図１２に示すように、本実施の形態に係る薄膜トランジスタ３でも、上記各実施の形態に係る薄膜トランジスタと同様に、キャリアパスは、ソース電極６０Ｓ及びドレイン電極６０Ｄ付近においては第２の領域４２内に形成されるが、大部分が第１の領域４１内に形成される。
【０１４６】
これにより、本実施の形態に係る薄膜トランジスタ３においても、上記各実施の形態に係る薄膜トランジスタと同様に、ＺｎＯＮのバンドギャップが小さいことに起因する問題を軽減することができる。
【０１４７】
また、薄膜トランジスタ３は、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとの間の少なくとも一部に配置された絶縁層５０を備える。すなわち、薄膜トランジスタ３は、チャネル保護型の構造を有する。これにより、薄膜トランジスタ３では、ソース電極６０Ｓ及びドレイン電極６０Ｄをエッチングなどによって形成（パターニング）する際に、エッチング液に溶けやすいＺｎＯＮを主成分として含む酸化物半導体層４０のプロセスダメージを低減することができる。
【０１４８】
また、薄膜トランジスタ３では、酸化物半導体層４０の第１の領域４１は、チャネルの長さ方向において第２の領域４２と異なる位置に設けられる。すなわち、第１の領域４１と第２の領域４２とが、同一層内に設けられる。これにより、薄膜トランジスタ３は、酸化物半導体層４０を薄く形成することができる。
【０１４９】
（実施の形態４）
次に、実施の形態４に係る薄膜トランジスタ４及びその製造方法について、図面を用いて説明する。
【０１５０】
本実施の形態に係る薄膜トランジスタ４では、チャネル保護型でボトムゲート型のＴＦＴである。また、薄膜トランジスタ４は、サイドコンタクト構造が採用されており、酸化物半導体層のバンドギャップがチャネルの長さ方向に分布を有する。
【０１５１】
以下、本実施の形態に係る薄膜トランジスタ４及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ１及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。
【０１５２】
［４−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ４の構成について、図１３を用いて説明する。図１３は、本実施の形態に係る薄膜トランジスタ４の断面図である。
【０１５３】
薄膜トランジスタ４は、上記実施の形態１に係る薄膜トランジスタ１と同様に、チャネル層として用いられる酸化物半導体層であって、主成分としてＺｎＯＮを含む酸化物半導体層を備えた酸化物半導体ＴＦＴである。図１３に示すように、薄膜トランジスタ４は、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、酸化物半導体層４０と、絶縁層５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、保護層７０とを備える。本実施の形態に係る薄膜トランジスタ４は、チャネル保護型でボトムゲート型のＴＦＴであり、また、図１３に示すように、サイドコンタクト構造が採用されている。
【０１５４】
以下、本実施の形態に係る薄膜トランジスタ４の各構成要素について詳述する。なお、特記しない限り、各構成要素を構成する材料等は、上記実施の形態１の各構成要素と同様である。
【０１５５】
薄膜トランジスタ４の構成要素のうち、基板１０、ゲート電極２０及びゲート絶縁層３０は、上記実施の形態１に係る薄膜トランジスタ１のそれらと同様である。
【０１５６】
酸化物半導体層４０は、ゲート絶縁層３０の上方に所定形状で形成される。例えば、酸化物半導体層４０は、ゲート絶縁層３０に島状に形成される。本実施の形態においても、酸化物半導体層４０は、薄膜トランジスタ４のチャネル層である。つまり、酸化物半導体層４０は、ゲート絶縁層３０を挟んでゲート電極２０と対向するチャネル領域を含む半導体層である。また、酸化物半導体層４０は、図１３に示すように、第１の領域４１と、第１の領域４１よりバンドギャップが大きい第２の領域４２と、を備える。本実施の形態では、第１の領域４１は、酸化物半導体層４０のチャネルの長さ方向において、第２の領域４２と異なる位置に設けられる。すなわち、第２の領域４２は、第１の領域４１と水平方向に異なる位置に設けられる。なお、本実施の形態では、第１の領域４１及び第２の領域４２とは、同一の酸化物半導体層内に形成される。また第１の領域４１は、ゲート絶縁層３０を挟んでゲート電極２０と対向する位置に設けられる。第１の領域４１及び第２の領域４２の膜厚は、例えば、３０ｎｍ〜３００ｎｍである。
【０１５７】
絶縁層５０は、酸化物半導体層４０上に配置される。具体的には、絶縁層５０は、酸化物半導体層４０上に島状に形成される。絶縁層５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【０１５８】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、ゲート絶縁層３０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０の主に第２の領域４２と接続されるように所定形状で形成される。本実施の形態に係るソース電極６０Ｓ及びドレイン電極６０Ｄは、上記実施の形態１に係るそれらと同様に、酸化物半導体層４０の第２の領域４２上において互いに対向して配置されている。ソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
【０１５９】
保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄ上に配置される絶縁膜である。具体的には、保護層７０は、絶縁層５０、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにゲート絶縁層３０上に成膜される。保護層７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【０１６０】
［４−２．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ４の三通りの製造方法について図面を用いて説明する。上記三通りの製造方法は、酸化物半導体層４０の窒素濃度分布の形成において、それぞれ異なる方法を用いる。
【０１６１】
以下、各製造方法について説明するが、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。
【０１６２】
［４−２−１．第１の製造方法］
まず、本実施の形態に係る薄膜トランジスタ４の第１の製造方法について、図１４Ａ〜１４Ｇを用いて説明する。図１４Ａ〜１４Ｇは、本実施の形態に係る薄膜トランジスタ４の第１の製造方法における各工程の断面図である。
【０１６３】
まず、図１４Ａに示すように基板１０を準備し、基板１０の上方に所定形状のゲート電極２０を形成する。
【０１６４】
次に、図１４Ｂに示すように、ゲート電極２０上にゲート絶縁層３０を形成する。本実施の形態では、ゲート電極２０を覆うように基板１０上の全面にゲート絶縁層３０を成膜する。
【０１６５】
次に、図１４Ｃに示すように、ゲート絶縁層３０及びゲート電極２０の上方に、所定形状の酸化物半導体層の第１の領域４１を形成する。例えば、ゲート絶縁層３０上に上記実施の形態１の酸化物半導体膜４１ａと同様の酸化物半導体膜を成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて加工することにより、所定形状の酸化物半導体層の第１の領域４１を形成する。
【０１６６】
次に、図１４Ｄに示すように、酸化物半導体層の第１の領域４１上に所定形状の絶縁層５０を形成する。例えば、第１の領域４１上に上記実施の形態１の絶縁層５０と同様の絶縁膜を成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて加工することにより、所定形状の絶縁層５０を形成する。
【０１６７】
次に、図１４Ｅに示すように、以上で形成した素子を酸素雰囲気下でアニールし、第１の領域４１のうち、絶縁層５０で覆われていない部分の窒素原子を第１の領域４１から放出させる。これにより、第１の領域４１のうち、絶縁層５０で覆われていない部分は、窒素濃度が減少する。そして、第１の領域４１のうち、窒素濃度が減少した領域が、第２の領域４２となる。アニールにおける温度などの条件は、第１の領域４１及び第２の領域４２の窒素濃度などに基づいて適宜設定される。
【０１６８】
次に、図１４Ｆに示すように、酸化物半導体層４０の第２の領域４２に接続されたソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。
【０１６９】
次に、図１４Ｇに示すように、絶縁層５０、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。本実施の形態では、絶縁層５０、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにして、絶縁層５０、ソース電極６０Ｓ及びドレイン電極６０Ｄ上の全面に保護層７０を成膜する。
【０１７０】
以上のようにして、図１３に示す構成の薄膜トランジスタ４を製造することができる。
【０１７１】
［４−２−２．第２の製造方法］
まず、本実施の形態に係る薄膜トランジスタ４の第２の製造方法について、図１５Ａ〜１５Ｇを用いて説明する。図１５Ａ〜１５Ｇは、本実施の形態に係る薄膜トランジスタ４の第２の製造方法における各工程の断面図である。
【０１７２】
まず、図１５Ａに示すように、上記第１の製造方法と同様に、基板１０の上方に、ゲート電極２０及びゲート絶縁層３０を形成する。
【０１７３】
次に、図１５Ｂに示すように、ゲート絶縁層３０の上方に、酸化物半導体膜４２ａを成膜する。酸化物半導体膜４２ａは、上記実施の形態１に係る薄膜トランジスタ１の酸化物半導体膜４２ａと同様に成膜される。
【０１７４】
次に、図１５Ｃに示すように、酸化物半導体膜４２ａにレジスト８０を形成し、窒素ドーピングを行う。ここで、レジスト８０は、酸化物半導体膜４２ａの上方の一部を覆うように所定形状で形成される。そして、窒素ドーピングを行うことにより、酸化物半導体膜４２ａのうち、レジスト８０で覆われていない部分に窒素がドーピングされる。これにより、当該レジスト８０で覆われていない部分の酸化物半導体膜４２ａの窒素濃度が増大し、酸化物半導体膜４２ａより窒素濃度の大きい酸化物半導体膜４１ａが形成される。なお、窒素ドーピングとしては、例えば、窒素プラズマドーピング、窒素イオンドーピングなどを用いることができる。
【０１７５】
次に、図１５Ｄに示すように、レジスト８０を除去したのち、酸化物半導体膜４１ａ及び４２ａをそれぞれ所定の形状に加工することによって、第１の領域４１及び第２の領域４２を形成する。第１の領域４１及び第２の領域４２が酸化物半導体層４０を構成する。
【０１７６】
次に、図１５Ｅに示すように、上記第１の製造方法と同様に、酸化物半導体層４０の第１の領域４１上に所定形状の絶縁層５０を形成する。
【０１７７】
次に、図１５Ｆ及び図１５Ｇに示すように、上記第１の製造方法と同様に、ソース電極６０Ｓ及びドレイン電極６０Ｄ、並びに、保護層７０を形成する。
【０１７８】
以上のようにして、図１３に示す構成の薄膜トランジスタ４を製造することができる。
【０１７９】
［４−２−３．第３の製造方法］
まず、本実施の形態に係る薄膜トランジスタ４の第３の製造方法について、図１６Ａ〜１６Ｆを用いて説明する。図１６Ａ〜１６Ｆは、本実施の形態に係る薄膜トランジスタ４の第３の製造方法における各工程の断面図である。
【０１８０】
まず、図１６Ａに示すように、上記第１の製造方法と同様に、基板１０の上方にゲート電極２０、ゲート絶縁層３０、及び、酸化物半導体層の第１の領域４１を形成する。
【０１８１】
次に、図１６Ｂに示すように、酸化物半導体層の第１の領域４１上に絶縁膜５０ａを成膜する。本実施の形態では、第１の領域４１を覆うようにゲート絶縁層３０上の全面に絶縁膜５０ａを成膜する。
【０１８２】
次に、図１６Ｃに示すように、絶縁膜５０ａ上の、酸化物半導体層の第１の領域４１の上方の領域にレジスト８０を形成する。本実施の形態では、レジスト８０を第１の領域４１の上方に島状に設ける。そして、ウェットエッチング法などを用いて、絶縁膜５０ａのうち、レジスト８０で覆われていない部分を除去して、絶縁層５０を形成する。
【０１８３】
次に、図１６Ｄに示すように、以上で形成した素子の上方から酸素ドーピングを行うことにより、酸化物半導体層の第１の領域４１のレジスト８０で覆われていない部分の酸素濃度を増大させる。これにより、第１の領域４１のゲート電極２０に覆われていない部分の窒素濃度は減少する。そして、第１の領域４１のうち、窒素濃度が減少した領域が、第２の領域４２となる。なお、酸素ドーピングとしては、例えば、酸素プラズマドーピング、酸素イオンドーピングなどを用いることができる。
【０１８４】
次に、図１６Ｅ及び図１６Ｆに示すように、上記第１及び第２の製造方法と同様に、ソース電極６０Ｓ及びドレイン電極６０Ｄ、並びに、保護層７０を形成する。
【０１８５】
以上のようにして、図１３に示す構成の薄膜トランジスタ４を製造することができる。
【０１８６】
［４−３．薄膜トランジスタの作用効果］
次に、本実施の形態に係る薄膜トランジスタ４の作用効果について図面を用いて説明する。
【０１８７】
本実施の形態に係る薄膜トランジスタ４の特性について説明するために、薄膜トランジスタ４のキャリアパスについて、図１７を用いて説明する。図１７は、本実施の形態に係る薄膜トランジスタ４の酸化物半導体層４０におけるキャリアパスを示す断面図である。図１７において、点線によってキャリアパスが示されている。
【０１８８】
図１７に示すように、本実施の形態に係る薄膜トランジスタ４でも、上記各実施の形態に係る薄膜トランジスタと同様に、キャリアパスは、ソース電極６０Ｓ及びドレイン電極６０Ｄ付近においては第２の領域４２内に形成されるが、大部分が第１の領域４１内に形成される。
【０１８９】
これにより、本実施の形態に係る薄膜トランジスタ４においても、上記各実施の形態に係る薄膜トランジスタと同様に、ＺｎＯＮのバンドギャップが小さいことに起因する問題を軽減することができる。
【０１９０】
また、薄膜トランジスタ４は、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとの間の少なくとも一部に配置された絶縁層５０を備える。すなわち、薄膜トランジスタ４は、チャネル保護型の構造を有する。これにより、薄膜トランジスタ４では、ソース電極６０Ｓ及びドレイン電極６０Ｄをエッチングなどによって形成（パターニング）する際に、エッチング液に溶けやすいＺｎＯＮを主成分として含む酸化物半導体層４０のプロセスダメージを低減することができる。
【０１９１】
また、薄膜トランジスタ４では、酸化物半導体層４０の第１の領域４１は、チャネルの長さ方向において第２の領域４２と異なる位置に設けられる。すなわち、第１の領域４１と第２の領域４２とが、同一層内に設けられる。これにより、薄膜トランジスタ４は、酸化物半導体層４０を薄く形成することができる。
【０１９２】
（実施の形態５）
次に、実施の形態５に係る薄膜トランジスタ５及びその製造方法について、図面を用いて説明する。
【０１９３】
本実施の形態に係る薄膜トランジスタ５では、チャネルエッチ型でボトムゲート型のＴＦＴである。また、薄膜トランジスタ５は、サイドコンタクト構造が採用されており、酸化物半導体層のバンドギャップがチャネルの長さ方向に分布を有する。
【０１９４】
以下、本実施の形態に係る薄膜トランジスタ５及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ１及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。
【０１９５】
［５−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ５の構成について、図１８を用いて説明する。図１８は、本実施の形態に係る薄膜トランジスタ５の断面図である。
【０１９６】
薄膜トランジスタ５は、上記実施の形態１に係る薄膜トランジスタ１と同様に、チャネル層として用いられる酸化物半導体層であって、主成分としてＺｎＯＮを含む酸化物半導体層を備えた酸化物半導体ＴＦＴである。図１８に示すように、薄膜トランジスタ５は、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、酸化物半導体層４０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、保護層７０とを備える。本実施の形態に係る薄膜トランジスタ５は、チャネルエッチ型でボトムゲート型のＴＦＴである。また、図１８に示すように、薄膜トランジスタ５は、サイドコンタクト構造が採用されており、酸化物半導体層のバンドギャップがチャネルの長さ方向に分布を有する。
【０１９７】
以下、本実施の形態に係る薄膜トランジスタ５の各構成要素について詳述する。なお、特記しない限り、各構成要素を構成する材料等は、上記実施の形態１の各構成要素と同様である。
【０１９８】
本実施の形態に係る薄膜トランジスタ５の構成要素のうち、基板１０、ゲート電極２０、ゲート絶縁層３０及び酸化物半導体層４０（第１の領域４１及び第２の領域４２）は、上記実施の形態４に係る薄膜トランジスタ４のそれらと同様である。
【０１９９】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、ゲート絶縁層３０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０の主に第２の領域４２と接続されるように所定形状で形成される。本実施の形態に係るソース電極６０Ｓ及びドレイン電極６０Ｄは、上記実施の形態１に係るそれらと同様に、酸化物半導体層４０の第２の領域４２上において互いに対向して配置されている。ソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
【０２００】
保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄ上に配置される絶縁膜である。具体的には、保護層７０は、絶縁層５０、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにゲート絶縁層３０上に成膜される。保護層７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【０２０１】
［５−２．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ５の製造方法について図１９Ａ〜１９Ｆを用いて説明する。図１９Ａ〜１９Ｆは、本実施の形態に係る薄膜トランジスタ５の製造方法における各工程の断面図である。
【０２０２】
以下、各製造方法について説明するが、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。
【０２０３】
まず、図１９Ａに示すように、上記実施の形態１と同様に、基板１０の上方に、ゲート電極２０及びゲート絶縁層３０を形成する。
【０２０４】
次に、図１９Ｂに示すように、ゲート絶縁層３０及びゲート電極２０の上方に、所定形状の酸化物半導体層の第２の領域４２を形成する。例えば、ゲート絶縁層３０上に上記実施の形態１の酸化物半導体膜４２ａと同様の酸化物半導体膜を成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて加工することにより、所定形状の酸化物半導体層の第２の領域４２を形成する。
【０２０５】
次に、図１９Ｃに示すように、酸化物半導体層の第２の領域４２上に導電膜６０ａを成膜する。本実施の形態では、第２の領域４２を覆うように、ゲート絶縁層３０上の全面に導電膜６０ａを成膜する。導電膜６０ａは、後に続く工程によって、ソース電極及びドレイン電極となる膜であり、上記各実施の形態に係るソース電極６０Ｓ及びドレイン電極６０Ｄと同様に、ＭｏＷ膜の単層構造から構成される。
【０２０６】
次に、図１９Ｄに示すように、導電膜６０ａ上に所定形状のレジスト８０を形成する。そして、導電膜６０ａのうち、酸化物半導体層の第２の領域４２の上方の領域の一部を、ウェットエッチング法などを用いて除去することにより、ソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。
【０２０７】
次に、図１９Ｅに示すように、以上で形成した素子の上方から窒素ドーピングを行うことにより、酸化物半導体層の第２の領域４２のレジスト８０で覆われていない部分の窒素濃度を増大させる。これにより、第２の領域４２のうち、窒素濃度が増大した領域が、第１の領域４１となる。なお、窒素ドーピングとしては、例えば、窒素プラズマドーピング、窒素イオンドーピングなどを用いることができる。
【０２０８】
次に、図１９Ｆに示すように、レジスト８０を除去し、ソース電極６０Ｓ、ドレイン電極６０Ｄ及び酸化物半導体層４０の上に保護層７０を形成する。
【０２０９】
以上のようにして、図１８に示す構成の薄膜トランジスタ５を製造することができる。
【０２１０】
［５−３．薄膜トランジスタの作用効果］
次に、本実施の形態に係る薄膜トランジスタ５の作用効果について図面を用いて説明する。
【０２１１】
本実施の形態に係る薄膜トランジスタ５の特性について説明するために、薄膜トランジスタ５のキャリアパスについて、図２０を用いて説明する。図２０は、本実施の形態に係る薄膜トランジスタ５の酸化物半導体層４０におけるキャリアパスを示す断面図である。図２０において、点線によってキャリアパスが示されている。
【０２１２】
図２０に示すように、本実施の形態に係る薄膜トランジスタ５でも、上記各実施の形態に係る薄膜トランジスタと同様に、キャリアパスは、ソース電極６０Ｓ及びドレイン電極６０Ｄ付近においては第２の領域４２内に形成されるが、大部分が第１の領域４１内に形成される。
【０２１３】
これにより、本実施の形態に係る薄膜トランジスタ５においても、上記各実施の形態に係る薄膜トランジスタと同様に、ＺｎＯＮのバンドギャップが小さいことに起因する問題を軽減することができる。
【０２１４】
また、薄膜トランジスタ５では、酸化物半導体層４０の第１の領域４１は、チャネルの長さ方向において第２の領域４２と異なる位置に設けられる。すなわち、第１の領域４１と第２の領域４２とが、同一層内に設けられる。これにより、薄膜トランジスタ５は、酸化物半導体層４０を薄く形成することができる。
【０２１５】
（表示装置）
次に、上記各実施の形態に係る薄膜トランジスタを表示装置に適用した例について、図２１を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
【０２１６】
図２１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜トランジスタは、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチング素子又は駆動素子として用いることができる。
【０２１７】
図２１に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
【０２１８】
本実施の形態に係るＴＦＴ基板１１０には、上記各実施の形態に係る薄膜トランジスタを用いている。ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。
【０２１９】
有機ＥＬ素子１３０は、複数の画素１２０のそれぞれに対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化膜）上に形成される。
【０２２０】
また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２をはじめ陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。
【０２２１】
各画素１２０は、それぞれの画素回路によって駆動制御される。また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図２１では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
【０２２２】
ゲート配線１４０は、各画素回路に含まれるスイッチング素子として動作する第１薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、第１薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動素子として動作する第２薄膜トランジスタのドレイン電極と列毎に接続されている。
【０２２３】
ここで、画素１２０における画素回路の一例について、図２２を用いて説明する。図２２は、実施の形態に係る有機ＥＬ表示装置における画素回路の一例の構成を示す電気回路図である。なお、画素回路は、図２２に示す構成に限定されるものではない。
【０２２４】
図２２に示すように、画素回路は、スイッチング素子として動作する第１薄膜トランジスタＳｗＴｒと、駆動素子として動作する第２薄膜トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、第１薄膜トランジスタＳｗＴｒは、画素１２０を選択するためのスイッチングトランジスタであり、第２薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。
【０２２５】
第１薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、酸化物半導体層（図示せず）とを備える。第１薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
【０２２６】
第２薄膜トランジスタＤｒＴｒは、第１薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、酸化物半導体層（図示せず）とを備える。第２薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
【０２２７】
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０における第１薄膜トランジスタＳｗＴｒ及び第２薄膜トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
【０２２８】
以上、本実施の形態に係るＴＦＴ基板１１０には、上記実施の形態に係る薄膜トランジスタ１が用いられているので、表示性能に優れた有機ＥＬ表示装置を実現できる。
【０２２９】
（その他変形例等）
以上、薄膜トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本開示は、上記各実施の形態に限定されるものではない。
【０２３０】
例えば、上記各実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄが、酸化物半導体層４０の第２の領域４２と直接的に接続される構成を示したが、ソース電極６０Ｓ及びドレイン電極６０Ｄと、第２の領域４２との接続は、直接的でも間接的でもよい。例えば、ソース電極６０Ｓ及びドレイン電極６０Ｄと第２の領域４２とは、コンタクト層などの導電性の層を介して、電気的に接続されてもよい。
【０２３１】
また、上記各実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄは、ともに、酸化物半導体層４０の第２の領域４２と接続されたが、少なくともドレイン電極６０Ｄが接続される構成であればよい。
【０２３２】
また、上記各実施の形態では、酸化物半導体層４０は、第１の領域４１及び第２の領域４２の二つの領域を備えたが、第１の領域４１と第２の領域４２との間に、さらに、ＺｎＯＮを主成分として含む酸化物半導体から構成される領域を備えてもよい。また、酸化物半導体層４０は、第１の領域４１と第２の領域４２との間において、バンドギャップが徐々に変化する構成を備えてもよい。
【０２３３】
また、上記実施の形態に係る薄膜トランジスタは、有機ＥＬ表示装置に適用する例について説明したが、上記実施の形態及び変形例における薄膜トランジスタは、液晶表示装置等の他の表示装置にも適用することもできる。
【０２３４】
この場合、有機ＥＬ表示装置（有機ＥＬパネル）や液晶表示装置等の表示装置は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。
【０２３５】
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
【産業上の利用可能性】
【０２３６】
ここに開示された技術は、薄膜トランジスタ及び薄膜トランジスタの製造方法として有用であり、薄膜トランジスタを用いた有機ＥＬ表示装置等の表示装置又は薄膜トランジスタを用いたその他様々な電子機器等において広く利用することができる。
【符号の説明】
【０２３７】
１、２、３、４、５  薄膜トランジスタ
１０  基板
２０、Ｇ１、Ｇ２  ゲート電極
３０  ゲート絶縁層
３０ａ  ゲート絶縁膜
４０  酸化物半導体層
４１  第１の領域
４１ａ、４２ａ  酸化物半導体膜
４２  第２の領域
５０  絶縁層
５０ａ  絶縁膜
６０ａ  導電膜
６０Ｓ、Ｓ１、Ｓ２  ソース電極
６０Ｄ、Ｄ１、Ｄ２  ドレイン電極
７０  保護層
８０  レジスト
１００  有機ＥＬ表示装置
１１０  ＴＦＴ基板
１２０  画素
１３０  有機ＥＬ素子
１３１  陽極
１３２  ＥＬ層
１３３  陰極
１４０  ゲート配線
１５０  ソース配線
１６０  電源配線
【図１】
0006358434.tif 000002
【図２】
0006358434.tif 000003
【図３Ａ】
0006358434.tif 000004
【図３Ｂ】
0006358434.tif 000005
【図３Ｃ】
0006358434.tif 000006
【図３Ｄ】
0006358434.tif 000007
【図３Ｅ】
0006358434.tif 000008
【図３Ｆ】
0006358434.tif 000009
【図３Ｇ】
0006358434.tif 000010
【図３Ｈ】
0006358434.tif 000011
【図３Ｉ】
0006358434.tif 000012
【図４】
0006358434.tif 000013
【図５Ａ】
0006358434.tif 000014
【図５Ｂ】
0006358434.tif 000015
【図５Ｃ】
0006358434.tif 000016
【図６】
0006358434.tif 000017
【図７Ａ】
0006358434.tif 000018
【図７Ｂ】
0006358434.tif 000019
【図７Ｃ】
0006358434.tif 000020
【図８】
0006358434.tif 000021
【図９】
0006358434.tif 000022
【図１０Ａ】
0006358434.tif 000023
【図１０Ｂ】
0006358434.tif 000024
【図１０Ｃ】
0006358434.tif 000025
【図１０Ｄ】
0006358434.tif 000026
【図１０Ｅ】
0006358434.tif 000027
【図１０Ｆ】
0006358434.tif 000028
【図１０Ｇ】
0006358434.tif 000029
【図１０Ｈ】
0006358434.tif 000030
【図１０Ｉ】
0006358434.tif 000031
【図１０Ｊ】
0006358434.tif 000032
【図１１Ａ】
0006358434.tif 000033
【図１１Ｂ】
0006358434.tif 000034
【図１１Ｃ】
0006358434.tif 000035
【図１１Ｄ】
0006358434.tif 000036
【図１１Ｅ】
0006358434.tif 000037
【図１１Ｆ】
0006358434.tif 000038
【図１１Ｇ】
0006358434.tif 000039
【図１１Ｈ】
0006358434.tif 000040
【図１１Ｉ】
0006358434.tif 000041
【図１２】
0006358434.tif 000042
【図１３】
0006358434.tif 000043
【図１４Ａ】
0006358434.tif 000044
【図１４Ｂ】
0006358434.tif 000045
【図１４Ｃ】
0006358434.tif 000046
【図１４Ｄ】
0006358434.tif 000047
【図１４Ｅ】
0006358434.tif 000048
【図１４Ｆ】
0006358434.tif 000049
【図１４Ｇ】
0006358434.tif 000050
【図１５Ａ】
0006358434.tif 000051
【図１５Ｂ】
0006358434.tif 000052
【図１５Ｃ】
0006358434.tif 000053
【図１５Ｄ】
0006358434.tif 000054
【図１５Ｅ】
0006358434.tif 000055
【図１５Ｆ】
0006358434.tif 000056
【図１５Ｇ】
0006358434.tif 000057
【図１６Ａ】
0006358434.tif 000058
【図１６Ｂ】
0006358434.tif 000059
【図１６Ｃ】
0006358434.tif 000060
【図１６Ｄ】
0006358434.tif 000061
【図１６Ｅ】
0006358434.tif 000062
【図１６Ｆ】
0006358434.tif 000063
【図１７】
0006358434.tif 000064
【図１８】
0006358434.tif 000065
【図１９Ａ】
0006358434.tif 000066
【図１９Ｂ】
0006358434.tif 000067
【図１９Ｃ】
0006358434.tif 000068
【図１９Ｄ】
0006358434.tif 000069
【図１９Ｅ】
0006358434.tif 000070
【図１９Ｆ】
0006358434.tif 000071
【図２０】
0006358434.tif 000072
【図２１】
0006358434.tif 000073
【図２２】
0006358434.tif 000074