(57)【特許請求の範囲】
【請求項１】
集積回路装置の基板に対する平面視において基準線に対して第１の方向側の第１の領域に配置される第１のブリッジ回路と、
前記平面視において前記基準線に対して前記第１の方向と反対の第２の方向側の第２の領域に配置される第２のブリッジ回路と、
前記第１のブリッジ回路を駆動する第１のプリドライバーと、
前記第２のブリッジ回路を駆動する第２のプリドライバーと、
を含み、
前記第１のブリッジ回路は、
ハイサイド側の第１のトランジスターと、
ローサイド側の第２のトランジスターと、
ハイサイド側の第３のトランジスターと、
ローサイド側の第４のトランジスターと、
を有し、
前記第１のプリドライバーは、
前記第１〜第４のトランジスターを駆動する第１〜第４のドライバー回路を有し、
前記第１の領域において、前記第２のドライバー回路及び前記第４のドライバー回路の前記第１方向側に、前記第１のドライバー回路及び前記第３のドライバー回路が配置され、
前記第２のブリッジ回路は、
ハイサイド側の第５のトランジスターと、
ローサイド側の第６のトランジスターと、
ハイサイド側の第７のトランジスターと、
ローサイド側の第８のトランジスターと、
を有し、
前記第２のプリドライバーは、
前記第５〜第８のトランジスターを駆動する第５〜第８のドライバー回路を有し、
前記第２の領域において、前記第６のドライバー回路及び前記第８のドライバー回路の前記第２方向側に前記第５のドライバー回路及び前記第７のドライバー回路が配置されることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第２のドライバー回路から前記第２のトランジスターへの信号線、及び前記第４のドライバー回路から前記第４のトランジスターへの信号線が、前記第１のトランジスターと前記第３のトランジスターの間の領域に配線され、
前記第６のドライバー回路から前記第６のトランジスターへの信号線、及び前記第８のドライバー回路から前記第８のトランジスターへの信号線が、前記第５のトランジスターと前記第７のトランジスターの間の領域に配線されることを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記第１のドライバー回路及び前記第３のドライバー回路を構成するトランジスターのうちの第１耐圧のトランジスターと、前記第１耐圧よりも高い第２耐圧のトランジスターとは、前記第１の領域において前記第１の方向に沿って配置され、
前記第５のドライバー回路及び前記第７のドライバー回路を構成するトランジスターのうちの前記第１耐圧のトランジスターと、前記第２耐圧のトランジスターとは、前記第２の領域において前記第２の方向に沿って配置されることを特徴とする集積回路装置。
【請求項４】
集積回路装置の基板に対する平面視において基準線に対して第１の方向側の第１の領域に配置される第１のブリッジ回路と、
前記平面視において前記基準線に対して前記第１の方向と反対の第２の方向側の第２の領域に配置される第２のブリッジ回路と、
前記第１のブリッジ回路を駆動する第１のプリドライバーと、
前記第２のブリッジ回路を駆動する第２のプリドライバーと、
前記第１のプリドライバーと前記第２のプリドライバーにバイアス電圧を供給するバイアス回路と、
を含み、
前記第１のプリドライバーは、前記第１の領域に配置され、
前記第２のプリドライバーは、前記第２の領域に配置され、
前記バイアス回路は、前記第１のプリドライバーと前記第２のプリドライバーとの間に配置されることを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の方向及び前記第２の方向に交差する方向を第３の方向とした場合に、
前記第１のプリドライバーは、前記第１のブリッジ回路の前記第３の方向側に配置され、
前記第２のプリドライバーは、前記第２のブリッジ回路の前記第３の方向側に配置され、
前記第１のプリドライバーと前記第１のブリッジ回路との間に、前記第１のプリドライバーと前記第１のブリッジ回路との間の信号線が配線される第１の配線領域が設けられ、
前記第２のプリドライバーと前記第２のブリッジ回路の間に、前記第２のプリドライバーと前記第２のブリッジ回路との間の信号線が配線される第２の配線領域が設けられることを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１のブリッジ回路及び前記第２のブリッジ回路と、前記第１のプリドライバー及び前記第２のプリドライバーとの間に設けられ、集積回路装置の基板を基板電位に設定するためのガード領域を含み、
前記第１のプリドライバーと前記第１のブリッジ回路との間の信号線と、前記第２のプリドライバーと前記第２のブリッジ回路との間の信号線は、前記ガード領域の上に配線されることを特徴とする集積回路装置。
【請求項７】
請求項６において、
前記第１のブリッジ回路と前記第２のブリッジ回路は、
ＤＭＯＳ構造のトランジスターであるハイサイド側のトランジスターとローサイド側のトランジスターを有し、
前記ガード領域は、
第１導電型の前記基板に形成された第１導電型の埋め込み層と、
第１導電型の前記埋め込み層の上に形成された第１導電型のウェルと、
第１導電型の前記ウェルの上に形成された第１導電型の不純物層と、
有することを特徴とする集積回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１のブリッジ回路及び前記第２のブリッジ回路を構成するトランジスターと端子との間の端子ノードは、パッド配線である最上層の配線層で形成され、
前記第１のプリドライバーと前記第１のブリッジ回路との間の信号線と、前記第２のプリドライバーと前記第２のブリッジ回路との間の信号線とは、前記最上層の配線層よりも下層の配線層で形成されることを特徴とする集積回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記第１のブリッジ回路が出力する第１の駆動電流と前記第２のブリッジ回路が出力する第２の駆動電流によりステッピングモーターを駆動することを特徴とする集積回路装置。
【請求項１０】
請求項９において、
前記第１のブリッジ回路と前記第２のブリッジ回路を制御する制御回路を含み、
前記制御回路は、
第１〜第Ｎの期間で前記ステッピングモーターが１回転する場合、前記第１〜第Ｎの期間の各期間の切り替わりにおいて前記第１の駆動電流と前記第２の駆動電流を変化させ、前記第１〜第Ｎの期間を１周期として前記第１の駆動電流と前記第２の駆動電流を周期的に変化させることで前記ステッピングモーターを駆動制御することを特徴とする集積回路装置。
【請求項１１】
集積回路装置の基板に対する平面視において基準線に対して第１の方向側の第１の領域に配置される第１のブリッジ回路と、
前記平面視において前記基準線に対して前記第１の方向と反対の第２の方向側の第２の領域に配置される第２のブリッジ回路と、
前記第１のブリッジ回路を駆動する第１のプリドライバーと、
前記第２のブリッジ回路を駆動する第２のプリドライバーと、
を含み、
前記第１のブリッジ回路は、
ハイサイド側の第１のトランジスターと、
ローサイド側の第２のトランジスターと、
を有し、
前記第１のプリドライバーは、
前記第１、第２のトランジスターを駆動する第１、第２のドライバー回路を有し、
前記第１の領域において、前記第２のドライバー回路の前記第１方向側に、前記第１のドライバー回路が配置され、
前記第２のブリッジ回路は、
ハイサイド側の第３のトランジスターと、
ローサイド側の第４のトランジスターと、
を有し、
前記第２のプリドライバーは、
前記第３、第４のトランジスターを駆動する第３、第４のドライバー回路を有し、
前記第２の領域において、前記第４のドライバー回路の前記第２方向側に前記第３のドライバー回路が配置されることを特徴とする集積回路装置。
【請求項１２】
請求項１乃至１１のいずれかに記載された集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
直流モーターやステッピングモーターを駆動するモータードライバーとして、Ｈブリッジ回路を用いるものが知られている。Ｈブリッジ回路は、駆動用の第１〜第４のトランジスター（スイッチ素子）を有し、第１、第４のトランジスターと第２、第３のトランジスターとは、モーターに対して電気的に対角に接続される。この第１〜第４のトランジスターはプリドライバーからのＰＷＭ信号によってオン・オフ制御され、そのＰＷＭ信号のパルス幅に応じてブリッジ回路が出力する駆動電流が変化する。
【０００３】
ステッピングモーターを駆動する場合には、例えば２チャンネルのＨブリッジ回路を用いる。第１のＨブリッジ回路には第１のプリドライバーからのＰＷＭ信号が入力され、第２のＨブリッジ回路には第２のプリドライバーからのＰＷＭ信号が入力される。そして、第１のＨブリッジ回路がステッピングモーターの第１端子と第２端子の間に第１駆動電流を流し、第２のブリッジ回路がステッピングモーターの第３端子と第４端子の間に第２駆動電流を流す。第１駆動電流と第２駆動電流を各ステップにおいて所定の電流値に切り替えることで、ステッピングモーターが１ステップ毎に所定の角度だけ回転する。
【０００４】
上記２チャンネルのＨブリッジ回路とプリドライバーのような２つの機能ブロックと制御回路に関する技術として特許文献１に開示される技術がある。この技術では、２つの機能ブロックを上下に配置し、その左右に２つの制御回路を配置する。本願では各Ｈブリッジ回路をそれぞれ１つのプリドライバーで駆動するが、特許文献１の技術では各制御回路はいずれも２つの機能ブロックに接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０２−５０４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように２チャンネルのＨブリッジ回路を集積する場合、レイアウトにおいてプリドライバーとＨブリッジ回路の配置が課題となる。
【０００７】
例えば、第１のプリドライバーと第２のプリドライバーを１つの配置領域にまとめて配置した場合、第１のプリドライバーから第１のＨブリッジ回路までの信号線の長さと、第２のプリドライバーから第２のＨブリッジ回路までの信号線の長さとが、大きく異なる可能性がある。この場合、信号線のインピーダンスの違いからオン・オフのタイミングが各Ｈブリッジ回路で異なる可能性がある。或は、プリドライバーとＨブリッジ回路の配置関係によってはレイアウトが非効率となり、デッドスペースによりチップ面積が増える可能性がある。
【０００８】
本発明の幾つかの態様によれば、駆動信号の信号線のインピーダンスを均等化すること又はチップ面積を縮小することが可能な集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、集積回路装置の基板に対する平面視において基準線に対して第１の方向側の第１の領域に配置される第１のブリッジ回路と、前記平面視において前記基準線に対して前記第１の方向と反対の第２の方向側の第２の領域に配置される第２のブリッジ回路と、前記第１のブリッジ回路を駆動する第１のプリドライバーと、前記第２のブリッジ回路を駆動する第２のプリドライバーと、を含み、前記第１のプリドライバーは、前記第１の領域に配置され、前記第２のプリドライバーは、前記第２の領域に配置される集積回路装置に関係する。
【００１０】
本発明の一態様によれば、基準線に対して第１の方向側に、第１のブリッジ回路を駆動する第１のプリドライバーと第１のブリッジ回路とが配置され、基準線に対して第２の方向側に、第２のブリッジ回路を駆動する第２のプリドライバーと第２のブリッジ回路とが配置される。例えば、第１のブリッジ回路及び第１のプリドライバーと、第２のブリッジ回路及び第２のプリドライバーとを、基準線に対して対称に配置することが可能となる。これにより、駆動信号の信号線のインピーダンスを均等化すること又はチップ面積を縮小することが可能となる。
【００１１】
また本発明の一態様では、前記第１の方向及び前記第２の方向に交差する方向を第３の方向とした場合に、前記第１のプリドライバーは、前記第１のブリッジ回路の前記第３の方向側に配置され、前記第２のプリドライバーは、前記第２のブリッジ回路の前記第３の方向側に配置され、前記第１のプリドライバーと前記第１のブリッジ回路との間に、前記第１のプリドライバーと前記第１のブリッジ回路との間の信号線が配線される第１の配線領域が設けられ、前記第２のプリドライバーと前記第２のブリッジ回路の間に、前記第２のプリドライバーと前記第２のブリッジ回路との間の信号線が配線される第２の配線領域が設けられてもよい。
【００１２】
本発明の一態様によれば、第１のブリッジ回路、第２のブリッジ回路に対して、同方向の第３の方向側にそれぞれ第１のプリドライバー、第２のプリドライバーを配置することができる。これにより、第１のプリドライバーと第１のブリッジ回路の距離、第２のプリドライバーと第２のブリッジ回路の距離を短縮することが可能である。また、プリドライバーとブリッジ回路の間の信号線の第１の方向又は第２の方向への引き回しを減らすことができる。例えば第１のプリドライバーと第１のブリッジ回路の間の信号線と、第２のプリドライバーと第２のブリッジ回路の間の信号線の長さを同程度にすることが可能である。
【００１３】
また本発明の一態様では、前記第１のブリッジ回路は、ハイサイド側の第１のトランジスターと、ローサイド側の第２のトランジスターと、ハイサイド側の第３のトランジスターと、ローサイド側の第４のトランジスターと、を有し、前記第１のプリドライバーは、前記第１〜第４のトランジスターを駆動する第１〜第４のドライバー回路を有し、前記第１の領域において、前記第２のドライバー回路及び前記第４のドライバー回路の前記第１の方向側に、前記第１のドライバー回路及び前記第３のドライバー回路が配置され、前記第２のブリッジ回路は、ハイサイド側の第５のトランジスターと、ローサイド側の第６のトランジスターと、ハイサイド側の第７のトランジスターと、ローサイド側の第８のトランジスターと、を有し、前記第２のプリドライバーは、前記第５〜第８のトランジスターを駆動する第５〜第８のドライバー回路を有し、前記第２の領域において、前記第６のドライバー回路及び前記第８のドライバー回路の前記第２の方向側に、前記第５のドライバー回路及び前記第７のドライバー回路が配置されてもよい。
【００１４】
このようにすれば、第１の方向又は第２の方向において、ローサイド側のトランジスターを駆動するドライバー回路、ハイサイド側のトランジスターを駆動するドライバー回路の順に並べることができる。これにより、ローサイド側のトランジスターを駆動するドライバー回路を、２つのハイサイド側のトランジスターの間の付近に配置することが可能となり、ドライバー回路からローサイド側のトランジスターまでの信号線を配置しやすくなる。
【００１５】
また本発明の一態様では、前記第２のドライバー回路から前記第２のトランジスターへの信号線、及び前記第４のドライバー回路から前記第４のトランジスターへの信号線は、前記第１のトランジスターと前記第３のトランジスターの間の領域に配線され、前記第６のドライバー回路から前記第６のトランジスターへの信号線、及び前記第８のドライバー回路から前記第８のトランジスターへの信号線は、前記第５のトランジスターと前記第７のトランジスターの間の領域に配線されてもよい。
【００１６】
このようにドライバー回路からローサイド側のトランジスターへの信号線は、ハイサイド側のトランジスターの間に配置される。本発明の一態様によれば、上述のようなドライバー回路の配置にすることで、ドライバー回路からローサイド側のトランジスターまでの信号線を配置しやすくなる。
【００１７】
また本発明の一態様では、前記第１のドライバー回路及び前記第３のドライバー回路を構成するトランジスターのうちの第１耐圧のトランジスターと、前記第１耐圧よりも高い第２耐圧のトランジスターとは、前記第１の領域において前記第１の方向に沿って配置され、前記第５のドライバー回路及び前記第７のドライバー回路を構成するトランジスターのうちの前記第１耐圧のトランジスターと、前記第２耐圧のトランジスターとは、前記第２の領域において前記第２の方向に沿って配置されてもよい。
【００１８】
例えば耐圧の異なるプロセスの間では所定の距離を離す等のルールが存在し、プロセスの異なるトランジスターを混在させることは非効率である。この点、本発明の一態様によれば、同一耐圧のプロセスのルールでレイアウトするトランジスターをまとめることが可能となり、効率的なレイアウトが可能となる。
【００１９】
また本発明の一態様では、前記第１のプリドライバーと前記第２のプリドライバーとの間に配置され、前記第１のプリドライバーと前記第２のプリドライバーにバイアス電圧を供給するバイアス回路を含んでもよい。
【００２０】
プリドライバーは検出回路等のアナログ回路に比べてノイズに敏感ではないため、アナログ回路よりもブリッジ回路の近くに配置することが可能である。そのため、第１のプリドライバーと第２のプリドライバーの間にバイアス回路を配置することが可能であり、効率的なレイアウトが可能となる。
【００２１】
また本発明の一態様では、前記第１のブリッジ回路及び前記第２のブリッジ回路と、前記第１のプリドライバー及び前記第２のプリドライバーとの間に設けられ、集積回路装置の基板を基板電位に設定するためのガード領域を含み、前記第１のプリドライバーと前記第１のブリッジ回路との間の信号線と、前記第２のプリドライバーと前記第２のブリッジ回路との間の信号線は、前記ガード領域の上に配線されてもよい。
【００２２】
ブリッジ回路はチョッピング動作により駆動対象を駆動するが、その際にブリッジ回路を構成するトランジスターがオン・オフする。例えばチャージ期間では第１のトランジスターと第４のトランジスターにチャージ電流が流れ、ディケイ期間では第２のトランジスターと第３のトランジスターにディケイ電流が流れる。この電流のスイッチングによって基板にノイズが供給され、アナログ回路等に伝搬して動作異常の原因となる。この点、本発明の一態様によれば、ブリッジ回路とプリドライバーの間にガード領域が設けられることで、上記ノイズを吸収又は遮断できる。また、ガード領域の上に信号線を配置することで効率的なレイアウトが可能となる。
【００２３】
また本発明の一態様では、前記第１のブリッジ回路と前記第２のブリッジ回路は、ＤＭＯＳ構造のトランジスターであるハイサイド側のトランジスターとローサイド側のトランジスターを有し、前記ガード領域は、第１導電型の前記基板に形成された第１導電型の埋め込み層と、第１導電型の前記埋め込み層の上に形成された第１導電型のウェルと、１導電型の前記ウェルの上に形成された第１導電型の不純物層と、有してもよい。
【００２４】
ブリッジ回路を構成するＤＭＯＳ構造のトランジスターは、第２導電型の埋め込み層を有する。ガード領域が第１導電型の埋め込み層を有することで、ＤＭＯＳ構造のトランジスターの第２導電型の埋め込み層と同程度の深さにガード領域を設けることが可能となる。第１導電型の基板と第２導電型の埋め込み層の間の寄生ダイオードや寄生容量を介してノイズが発生するので、それと同程度の深さにガード領域が設けられることでノイズを効果的に吸収又は遮断できる。
【００２５】
また本発明の一態様では、前記第１のブリッジ回路及び前記第２のブリッジ回路を構成するトランジスターと端子との間の端子ノードは、パッド配線である最上層の配線層で形成され、前記第１のプリドライバーと前記第１のブリッジ回路との間の信号線と、前記第２のプリドライバーと前記第２のブリッジ回路との間の信号線とは、前記最上層の配線層よりも下層の配線層で形成されてもよい。
【００２６】
ブリッジ回路のトランジスターの上に端子であるパッドを設け、そのパッド配線である最上層の配線層でトランジスターと端子の間のノードを形成することで、トランジスターと端子の間の寄生抵抗を小さくできる。ブリッジ回路は大きな駆動電流を流すため、寄生抵抗を小さくすることで、電圧ドロップや電力効率の観点で有利である。このようにブリッジ回路のトランジスターの上は最上層の配線層で覆われるため、プリドライバーからブリッジ回路の間の信号線を下層の配線層で形成することで、プリドライバーからブリッジ回路の間の配線が可能となる。
【００２７】
また本発明の一態様では、前記第１のブリッジ回路が出力する第１の駆動電流と前記第２のブリッジ回路が出力する第２の駆動電流によりステッピングモーターを駆動してもよい。
【００２８】
また本発明の一態様では、前記第１のブリッジ回路と前記第２のブリッジ回路を制御する制御回路を含み、前記制御回路は、第１〜第Ｎの期間で前記ステッピングモーターが１回転する場合、前記第１〜第Ｎの期間の各期間の切り替わりにおいて前記第１の駆動電流と前記第２の駆動電流を変化させ、前記第１〜第Ｎの期間を１周期として前記第１の駆動電流と前記第２の駆動電流を周期的に変化させることで前記ステッピングモーターを駆動制御してもよい。
【００２９】
このように第１のブリッジ回路と第２のブリッジ回路でステッピングモーターを駆動する場合、第１のプリドライバーと第１のブリッジ回路の間の信号線と、第２のプリドライバーと第２のブリッジ回路の間の信号線とで寄生抵抗が異なると、トランジスターのオン・オフのタイミングが第１のブリッジと第２のブリッジ回路で異なる可能性がある。そして、そのタイミングの違いによってステッピングモーターの駆動に不具合が生じる可能性がある。この点、本発明の一態様によれば、基準線に対して対称な配置を行うことが可能となり、両信号線の寄生抵抗を同程度にできる。これにより、ステッピングモーターの駆動に不具合が生じる可能性を低減できる。
【００３０】
また本発明の他の態様は、上記のいずれかに記載された集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３１】
【図１】本実施形態の集積回路装置の比較例のレイアウト構成。
【図２】本実施形態の集積回路装置のレイアウト構成例。
【図３】本実施形態の集積回路装置の第１の詳細なレイアウト構成例。
【図４】本実施形態の集積回路装置の第２の詳細なレイアウト構成例。
【図５】本実施形態の集積回路装置の第３の詳細なレイアウト構成例と、半導体チップの断面を模式的に示す断面図。
【図６】ガード領域の説明図。
【図７】本実施形態の集積回路装置の回路構成例。
【図８】図８（Ａ）はチャージ期間の動作説明図。図８（Ｂ）は、ディケイ期間の動作説明図。
【図９】チョッピング動作の説明図。
【図１０】ステッピングモーターの駆動手法の説明図。
【図１１】ハイサイド側トランジスターを駆動するドライバー回路の詳細な構成例。
【図１２】ローサイド側トランジスターを駆動するドライバー回路の詳細な構成例。
【図１３】電子機器の構成例。
【発明を実施するための形態】
【００３２】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３３】
１．比較例
図１に本実施形態の集積回路装置の比較例のレイアウト構成を示す。図１は、集積回路装置の基板を表（回路が形成される面）から基板の厚み方向に平面視した場合のレイアウト構成である。
【００３４】
この比較例では、ロジック回路の配置領域ＬＯＧＡと、アナログ回路の配置領域ＡＮＡＡと、スイッチングレギュレーターの駆動トランジスター（Ｐ型トランジスター）の配置領域ＰＣＨＡと、バイアス回路の配置領域ＢＳＡと、プリドライバーの配置領域ＰＲＡと、第１（第１チャンネル）のブリッジ回路の配置領域ＨＡ１と、第２（第２チャンネル）のブリッジ回路の配置領域ＨＡ２と、プリドライバーから第１のブリッジ回路及び第２のブリッジ回路への信号線の配置領域ＷＲＡと、が基板に設けられる。
【００３５】
第１のブリッジ回路の配置領域ＨＡ１と第２のブリッジ回路の配置領域ＨＡ２は、ほぼ左右対称に設けられている。一方、第１のブリッジ回路を駆動する第１のプリドライバーと第２のブリッジ回路を駆動する第２のプリドライバーは、配置領域ＰＲＡに配置される。この配置領域ＰＲＡは、第１のブリッジ回路の配置領域ＨＡ１と第２のブリッジ回路の配置領域ＨＡ２に対して対称な配置ではなく、第１のブリッジ回路側（第１の方向Ｄ１側）に偏って設けられている。
【００３６】
このように２つのプリドライバーを１か所に配置することで、同種の回路をまとめて配置できるという利便性がある。しかしながら、プリドライバーがブリッジ回路に対して対称に配置されていないことでデメリットが生じる。
【００３７】
具体的には、プリドライバーの配置領域ＰＲＡが第１のブリッジ回路の配置領域ＨＡ１の側に偏っているため、プリドライバーと第２のブリッジ回路を接続する信号線を引き回す必要がある。ブリッジ回路はモーターを駆動するために大電流を流す必要があり、ゲートサイズが非常に大きい。そのため、信号線の幅を太くして寄生抵抗を下げる（信号の遅延を小さくする）必要があり、信号線を引き回す配置領域ＷＲＡが大きくなるので、チップ面積の増加の原因となる。
【００３８】
また、ブリッジ回路は大きなゲートサイズのトランジスターをオン・オフさせるため、集積回路装置の基板に対して非常に大きなスイッチングノイズを発生させる。そのため、ノイズに敏感なアナログ回路の配置領域ＡＮＡＡをブリッジ回路の配置領域ＨＡ１、ＨＡ２から離す必要がある。第１のブリッジ回路の配置領域ＨＡ１とアナログ回路の配置領域ＡＮＡＡとの間にはプリドライバーが設けられるので距離が離れるが、第２のブリッジ回路の配置領域ＨＡ１とアナログ回路の配置領域ＡＮＡＡとの間にはスペースができる可能性が高く、効率的な配置が難しくなる。
【００３９】
また、第１のプリドライバーから第１のブリッジ回路までの信号線と、第２のプリドライバーから第２のブリッジ回路までの信号線との長さが等しくならないため、配線の寄生抵抗（インピーダンス）が異なっている。ブリッジ回路のトランジスターのゲートサイズは大きいためゲート容量が大きく、信号線の寄生抵抗が異なるとトランジスターのオン・オフのタイミングが大きく異なる可能性がある。図１０で後述するように、ステッピングモーターを駆動する場合には２チャンネルのブリッジ回路を協調させるため、オン・オフのタイミングがずれるとモーター制御に不具合が生じる可能性がある。例えば、モーターが滑らかに回転しない（振動が大きくなる）、想定したトルクが出ない、脱調（回転が駆動パルスに追従しないこと）が発生しやすくなる等の不具合が生じる可能性がある。
【００４０】
２．レイアウト構成例
図２に、上記のような課題を解決できる本実施形態の集積回路装置（広義には回路装置）のレイアウト構成例を示す。図２は、集積回路装置の基板を表（回路が形成される面）から基板の厚み方向に平面視した場合のレイアウト構成例である。
【００４１】
この集積回路装置の基板には、ロジック回路の配置領域ＬＯＧＢと、アナログ回路の配置領域ＡＮＡＢと、スイッチングレギュレーターの駆動トランジスター（Ｐ型トランジスター）の配置領域ＰＣＨＢと、バイアス回路の配置領域ＢＳＢと、第１のプリドライバーの配置領域ＰＲＢ１と、第２のプリドライバーの配置領域ＰＲＢ２と、第１（第１チャンネル）のブリッジ回路の配置領域ＨＢ１と、第２（第２チャンネル）のブリッジ回路の配置領域ＨＢ２と、第１のプリドライバーから第１のブリッジ回路への信号線の配置領域ＷＲＢ１（第１の配線領域）と、第２のプリドライバーから第２のブリッジ回路への信号線の配置領域ＷＲＢ２（第２の配線領域）と、が設けられる。
【００４２】
集積回路装置の基板は第１〜第４の辺ＳＤ１〜ＳＤ４を有する。第１の辺ＳＤ１と第２の辺ＳＤ２は対向する辺である。第３の辺ＳＤ３と第４の辺ＳＤ４は対向する辺であり、第１の辺ＳＤ１と第２の辺ＳＤ２に交差（例えば直交）する辺である。また、第１〜第４の辺ＳＤ１〜ＳＤ４は、基板の中央から見て第１〜第４の方向Ｄ１〜Ｄ４側の辺である。第１の方向Ｄ１と第２の方向Ｄ２は反対（成す角度が１８０度）の方向である。第３の方向Ｄ３と第４の方向Ｄ４は反対（成す角度が１８０度）の方向であり、第１の方向Ｄ１と第２の方向Ｄ２に交差（例えば直交）する方向である。
【００４３】
ロジック回路の配置領域ＬＯＧＢには、後述する図７の制御回路２０とレジスター部５０が配置される。この領域ＬＯＧＢは、第３の辺ＳＤ３に沿って設けられる。
【００４４】
アナログ回路の配置領域ＡＮＡＢには、図７の第１の検出回路３０と第２の検出回路３２が配置される。この領域ＡＮＡＢは、ロジック回路の配置領域ＬＯＧＢと、第１のプリドライバーの配置領域ＰＲＢ１及び第２のプリドライバーの配置領域ＰＲＢ２との間に設けられる。
【００４５】
スイッチングレギュレーター（図７では不図示）は例えば外部の処理部（マイクロコンピューター）に電源を供給する回路である。領域ＰＣＨＢに設けられる駆動トランジスターは、外付けのコイルに駆動電流を出力するトランジスターである。スイッチングレギュレーターのうち駆動トランジスターを除く構成要素は例えばアナログ回路の配置領域ＡＮＡＢに配置される。領域ＰＣＨＢは、アナログ回路の配置領域ＡＮＡＢの第２の方向Ｄ２側に、第２の辺ＳＤ２に沿って設けられる。
【００４６】
第１のプリドライバーの配置領域ＰＲＢ１には、図７の第１のプリドライバー４０が配置される。この領域ＰＲＢ１は、アナログ回路の配置領域ＡＮＡＢと第１のブリッジ回路の配置領域ＨＢ１との間に設けられる。
【００４７】
バイアス回路の配置領域ＢＳＢには、ブリッジ回路のトランジスターを駆動するためのバイアス電圧をプリドライバーに供給するバイアス回路（図７では不図示）が設けられる。バイアス電圧は、ハイサイド側のバイアス電圧（図１１のＶＢＨ＝３７Ｖ）と、ローサイド側のバイアス電圧（図１２のＶＢＬ＝５Ｖ）である。
【００４８】
第１のブリッジ回路の配置領域ＨＢ１には、図７の第１のブリッジ回路１０が設けられる。この領域ＨＢ１は第１の辺ＳＤ１と第４の辺ＳＤ４に沿って設けられる。より具体的には、領域ＨＢ１はハイサイド側トランジスター（Ｑ１、Ｑ３）の配置領域ＨＳＢ１とローサイド側トランジスター（Ｑ２、Ｑ４）の配置領域ＬＳＢ１とを含む。ハイサイド側トランジスターの配置領域ＨＳＢ１は、ローサイド側トランジスターの配置領域ＬＳＢ１と第１のプリドライバーの配置領域ＰＲＢ１との間に設けられる。
【００４９】
第２のブリッジ回路の配置領域ＨＢ２には、図７の第２のブリッジ回路１２が設けられる。この領域ＨＢ２は第２の辺ＳＤ１と第４の辺ＳＤ４に沿って設けられる。より具体的には、領域ＨＢ２はハイサイド側トランジスター（Ｑ５、Ｑ７）の配置領域ＨＳＢ２とローサイド側トランジスター（Ｑ６、Ｑ８）の配置領域ＬＳＢ２とを含む。ハイサイド側トランジスターの配置領域ＨＳＢ２は、ローサイド側トランジスターの配置領域ＬＳＢ２と第２のプリドライバーの配置領域ＰＲＢ２との間に設けられる。
【００５０】
以上の実施形態では、第１のブリッジ回路（領域ＨＢ１）は、集積回路装置の基板に対する平面視において基準線Ｌ１に対して第１の方向Ｄ１側の第１の領域Ｒ１に配置される。第２のブリッジ回路（領域ＨＢ２）は、集積回路装置の基板に対する平面視において基準線Ｌ１に対して第２の方向Ｄ２側の第２の領域Ｒ２に配置される。そして、第１のブリッジ回路を駆動する第１のプリドライバー（領域ＰＲＢ１）は、第１の領域Ｒ１に配置される。第２のブリッジ回路を駆動する第２のプリドライバー（領域ＰＲＢ２）は、第２の領域Ｒ２に配置される。
【００５１】
このようにすれば、第１のプリドライバーが第１のブリッジ回路と同一の第１の領域Ｒ１に配置され、第２のプリドライバーが第２のブリッジ回路と同一の第２の領域Ｒ２に配置される。これにより、２チャンネルのブリッジ回路とプリドライバーを基準線Ｌ１に対して対称（略対称を含む）に配置することが可能となる。対称に配置されることで、比較例で説明したようなプリドライバーの配置の偏りが無くなるため、効率の良い配置が可能となる。例えば図２に示す削除可能領域の分だけ第３の辺ＳＤ３と第４の辺ＳＤ４を近くでき、比較例に比べてレイアウト面積を節約できる。また、対称に配置されることでプリドライバーとブリッジ回路の間の信号線も対称にすることが可能となり、信号線の寄生抵抗を同一（略同一を含む）にすることが可能となる。寄生抵抗が同一になることで、スイッチングのタイミングを２チャンネルで合わせることが可能となり、比較例で説明したステッピングモーターの制御の不具合を少なくできる。
【００５２】
なお、基準線Ｌ１は、基板の平面を第１の領域Ｒ１と第２の領域Ｒ２に分割する線である。基準線Ｌ１は、第３の方向Ｄ３（又は第４の方向Ｄ４）に沿った線であり、第３の辺ＳＤ３と第４の辺ＳＤ４に交差する線である。例えば、基準線Ｌ１は、第１の辺ＳＤ１（又は第２の辺ＳＤ２）に平行であり、第３の辺ＳＤ３の中点で第３の辺ＳＤ３に交差し、第４の辺ＳＤ４の中点で第４の辺ＳＤ４に交差する。
【００５３】
また本実施形態では、第１のプリドライバー（領域ＰＲＢ１）は、第１のブリッジ回路（領域ＨＢ１）の第３の方向Ｄ３側に配置される。第２のプリドライバー（領域ＰＲＢ２）は、第２のブリッジ回路（領域ＨＢ２）の第３の方向Ｄ３側に配置される。そして、第１のプリドライバーと第１のブリッジ回路との間に、第１のプリドライバーと第１のブリッジ回路との間の信号線が配線される第１の配線領域ＷＲＢ１が設けられる。第２のプリドライバーと第２のブリッジ回路の間に、第２のプリドライバーと第２のブリッジ回路との間の信号線が配線される第２の配線領域ＷＲＢ２が設けられる。
【００５４】
より具体的には、第１のプリドライバーと第１のブリッジ回路は、その間に配線以外の回路を設けずに隣接して配置される。同様に、第２のプリドライバーと第２のブリッジ回路は、その間に配線以外の回路を設けずに隣接して配置される。
【００５５】
このようにすれば、各チャンネルのブリッジ回路の第３の方向Ｄ３側に隣接して、そのブリッジ回路を駆動するプリドライバーが配置される。比較例に比べてプリドライバーとブリッジ回路の間の距離（特に第２のプリドライバーと第２のブリッジ回路との間の距離）が近くなるため、信号線の長さを短縮できる。比較例で説明したように、寄生抵抗を小さくするために信号線の幅は大きいが、本実施形態では引き回しが少なくて済むため、配線領域ＷＲＢ１、ＷＲＢ２を小さくできる。特に、第２のプリドライバーから第２のブリッジ回路への横方向（Ｄ１、Ｄ２）の引き回しを減らすことができるため、縦方向（Ｄ３、Ｄ４）に配線領域が小さくなり、レイアウト面積を更に節約できる。
【００５６】
また本実施形態では、第１のプリドライバーと第２のプリドライバーにバイアス電圧を供給するバイアス回路（領域ＲＳＢ）が、第１のプリドライバー（領域ＰＲＢ１）と第２のプリドライバー（領域ＰＲＢ２）との間に配置される。
【００５７】
バイアス電圧はブリッジ回路のスイッチングに用いる電圧であるため、バイアス回路はアナログ回路（図７の検出回路３０等）に比べてノイズに敏感ではなく、アナログ回路よりもバイアス回路をブリッジ回路の近くに配置できる。第１のプリドライバーと第２のプリドライバーを第１の領域Ｒ１と第２の領域Ｒ２に分割して配置しているため、その間にスペースが空き、そこにバイアス回路を配置することで、効率的なレイアウトが可能となる。また、アナログ回路とブリッジ回路の間にバイアス回路（及びプリドライバー）を設けることになるため、アナログ回路をブリッジ回路から離し、アナログ回路をノイズ源（ブリッジ回路）から遠ざけることが可能となる。
【００５８】
３．第１の詳細なレイアウト構成例
図３に、本実施形態の集積回路装置の第１の詳細なレイアウト構成例を示す。図３は、ブリッジ回路とプリドライバーのレイアウト構成例である。
【００５９】
第１のブリッジ回路は、ハイサイド側の第１のトランジスター（図７のＱ１）と、ローサイド側の第２のトランジスター（Ｑ２）と、ハイサイド側の第３のトランジスター（Ｑ３）と、ローサイド側の第４のトランジスター（Ｑ４）と、を有する。第１のブリッジ回路の配置領域ＨＢ１は領域ＨＱ１、ＬＱ２、ＨＱ３、ＬＱ４を含み、第１〜第４のトランジスターは、それぞれ領域ＨＱ１、ＬＱ２、ＨＱ３、ＬＱ４に配置される。領域ＨＱ３は領域ＨＱ１の第１の方向Ｄ１側に配置される。また、領域ＬＱ２、ＬＱ４は、それぞれ領域ＨＱ１、ＨＱ３の第４の方向Ｄ４側に配置される。
【００６０】
第１のプリドライバーは、第１〜第４のトランジスター（Ｑ１〜Ｑ４）を駆動する第１〜第４のドライバー回路（図７のＰＲ１〜ＰＲ４）を有する。第１のプリドライバーの配置領域ＰＲＢ１は領域ＨＶＴ１、ＮＴＨＳ１、ＮＴＬＳ１を含む。領域ＨＶＴ１、ＮＴＨＳ１には、ハイサイド側トランジスター（Ｑ１、Ｑ３）を駆動する第１のドライバー回路及び第３のドライバー回路（ＰＲ１、ＰＲ３）が配置され、領域ＮＴＬＳ１には、ローサイド側トランジスター（Ｑ２、Ｑ４）を駆動する第２のドライバー回路及び第４のドライバー回路（ＰＲ２、ＰＲ４）が配置される。領域ＮＴＨＳ１、ＨＶＴ１は領域ＮＴＬＳ１の第１の方向Ｄ１側に配置される。即ち、第１の方向Ｄ１に沿ってＮＴＬＳ１、ＮＴＨＳ１、ＨＶＴ１の順に配置される。ローサイド側トランジスターを駆動する第２のドライバー回路及び第４のドライバー回路と、ハイサイド側トランジスターを駆動する第１のドライバー回路及び第３のドライバー回路とは、第１の領域Ｒ１において第１の方向Ｄ１に沿って配置されることになる。
【００６１】
さて、ブリッジ回路のトランジスターは寄生抵抗を小さくするために配線層のメタルで覆われており、特にローサイド側トランジスターに対してドライバー回路からの信号線を配線できるスペースが限られている。そのため、その信号線の引き回しが長くなりやすい。この点、本実施形態では、第１の方向Ｄ１に沿って、ローサイド側、ハイサイド側の順にドライバー回路が配置される。これにより、２つのハイサイド側トランジスターの配置領域ＨＱ１、ＨＱ３の間の付近に、ローサイド側トランジスターを駆動するドライバー回路（領域ＮＴＬＳ１）を配置することが可能となる。これにより、信号線の引き回しを少なくできる。
【００６２】
具体的には、第２のドライバー回路（ＰＲ２）から第２のトランジスター（Ｑ２、領域ＬＱ２）への信号線、及び第４のドライバー回路（ＰＲ４）から第４のトランジスター（Ｑ４、領域ＬＱ４）への信号線は、第１のトランジスター（Ｑ１、領域ＨＱ１）と第３のトランジスター（Ｑ３、領域ＨＱ３）の間の領域に配線される。図３では、これらの信号線をＷＬＳ１で模式的に示している。
【００６３】
このように、２つのハイサイド側トランジスター（Ｑ１、Ｑ３）の間には、ローサイド側トランジスターへの信号線を通すことが可能である。本実施形態のレイアウト構成例では、ローサイド側トランジスターを駆動するドライバー回路（領域ＮＴＬＳ１）から、２つのハイサイド側トランジスター（Ｑ１、Ｑ３）の間までの距離が近くなるので、余分な配線引き回しが不要であり、配線領域（図２のＷＲＢ１）を小さくできる。
【００６４】
第２のブリッジ回路と第２のプリドライバーについても同様である。即ち、第２のブリッジ回路は、ハイサイド側の第５のトランジスター（図７のＱ５）と、ローサイド側の第６のトランジスター（Ｑ６）と、ハイサイド側の第７のトランジスター（Ｑ７）と、ローサイド側の第８のトランジスター（Ｑ８）と、を有する。第２のブリッジ回路の配置領域ＨＢ２は領域ＨＱ５、ＬＱ６、ＨＱ７、ＬＱ８を含み、第５〜第８のトランジスターは、それぞれ領域ＨＱ５、ＬＱ６、ＨＱ７、ＬＱ８に配置される。領域ＨＱ７は領域ＨＱ７の第１の方向Ｄ１側に配置される。また、領域ＬＱ６、ＬＱ８は、それぞれ領域ＨＱ５、ＨＱ７の第４の方向Ｄ４側に配置される。
【００６５】
第２のプリドライバーは、第５〜第８のトランジスター（Ｑ５〜Ｑ８）を駆動する第５〜第８のドライバー回路（図７のＰＲ５〜ＰＲ８）を有する。第２のプリドライバーの配置領域ＰＲＢ２は領域ＨＶＴ２、ＮＴＨＳ２、ＮＴＬＳ２を含む。領域ＨＶＴ２、ＮＴＨＳ２には、ハイサイド側トランジスター（Ｑ５、Ｑ７）を駆動する第５のドライバー回路及び第７のドライバー回路（ＰＲ５、ＰＲ７）が配置され、領域ＮＴＬＳ２には、ローサイド側トランジスター（Ｑ６、Ｑ８）を駆動する第６のドライバー回路及び第８のドライバー回路（ＰＲ６、ＰＲ８）が配置される。領域ＮＴＨＳ２、ＨＶＴ２は領域ＮＴＬＳ２の第２の方向Ｄ２側に配置される。即ち、第２の方向Ｄ１に沿ってＮＴＬＳ２、ＮＴＨＳ２、ＨＶＴ２の順に配置される。ローサイド側トランジスターを駆動する第６のドライバー回路及び第８のドライバー回路と、ハイサイド側トランジスターを駆動する第５のドライバー回路及び第７のドライバー回路とは、第２の領域Ｒ２において第２の方向Ｄ２に沿って配置されることになる。
【００６６】
第６のドライバー回路（ＰＲ６）から第６のトランジスター（Ｑ６、領域ＬＱ６）への信号線、及び第８のドライバー回路（ＰＲ８）から第８のトランジスター（Ｑ８、領域ＬＱ８）への信号線は、第５のトランジスター（Ｑ５、領域ＨＱ５）と第７のトランジスター（Ｑ７、領域ＨＱ７）の間の領域に配線される。図３では、これらの信号線をＷＬＳ２で模式的に示している。
【００６７】
本レイアウト構成例によれば、ローサイド側トランジスターを駆動するドライバー回路（領域ＮＴＬＳ２）から、２つのハイサイド側トランジスター（Ｑ５、Ｑ７）の間までの距離が近くなるので、余分な配線引き回しが不要であり、配線領域（図２のＷＲＢ２）を小さくできる。
【００６８】
上述したように第１のドライバー回路及び第３のドライバー回路は、第１のブリッジ回路のハイサイド側トランジスターを駆動するドライバー回路である。これらのドライバー回路は、例えば図１１で後述するレベルシフター部ＬＳＨとバッファー部ＤＲＨを有する。そのレベルシフター部ＬＳＨを構成するトランジスターのうち、ＴＰＨＡ１、ＴＰＨＡ２、ＴＮＨＡ１、ＴＮＨＡ２は第２耐圧（高耐圧）のトランジスターであり、領域ＨＶＴ１に配置される。その他のレベルシフター部ＬＳＨのトランジスターＴＰＡ１、ＴＰＡ２とバッファー部ＤＲＨのトランジスターＴＰＡ３〜ＴＰＡ５、ＴＮＡ１〜ＴＮＡ３は第１耐圧（通常耐圧）のトランジスターであり、領域ＮＴＨＳ１に配置される。なお、領域ＮＴＬＳ１に配置される第２のドライバー回路及び第４のドライバー回路を構成するトランジスターは通常耐圧である。
【００６９】
ここで、第１耐圧は通常プロセスのトランジスターの耐圧であり、例えばアナログ回路の電源の電圧（５Ｖ）に対応する耐圧である。また、第２耐圧は、第１耐圧よりも高い体圧であり、高耐圧プロセスのトランジスターの耐圧である。例えば、ブリッジ回路電源ＶＢＢの電圧（４２Ｖ）に対応する耐圧である。
【００７０】
領域ＨＶＴ１、ＮＴＨＳ１、ＮＴＬＳ１は、第１の方向Ｄ１に沿ってＮＴＬＳ１、ＮＴＨＳ１、ＨＶＴ１の順に配置される。即ち、第１のドライバー回路及び第３のドライバー回路を構成するトランジスターのうちの第１耐圧のトランジスター（領域ＮＴＨＳ１）と、第１耐圧よりも高い第２耐圧のトランジスター（領域ＨＶＴ１）とは、第１の領域Ｒ１において第１の方向Ｄ１に沿って配置される。
【００７１】
第２チャンネルのハイサイド側トランジスターを駆動する第５のドライバー回路及び第７のドライバー回路についても同様である。即ち、領域ＨＶＴ２には、第２耐圧（高耐圧）のトランジスターＴＰＨＡ１、ＴＰＨＡ２、ＴＮＨＡ１、ＴＮＨＡ２が配置される。また、領域ＮＴＨＳ２には、第１耐圧（通常耐圧）のトランジスターＴＰＡ１〜ＴＰＡ５、ＴＮＡ１〜ＴＮＡ３が配置される。
【００７２】
領域ＨＶＴ２、ＮＴＨＳ２、ＮＴＬＳ２は、第２の方向Ｄ２に沿ってＮＴＬＳ２、ＮＴＨＳ２、ＨＶＴ２の順に配置される。即ち、第５のドライバー回路及び第７のドライバー回路を構成するトランジスターのうちの第１耐圧のトランジスター（領域ＮＴＨＳ２）と、第１耐圧よりも高い第２耐圧のトランジスター（領域ＨＶＴ２）とは、第２の領域Ｒ２において第２の方向Ｄ２に沿って配置される。
【００７３】
このようにすれば、通常プロセスとは異なるルールでレイアウトされる高耐圧プロセスのトランジスターを１か所にまとめて配置できる。また、高耐圧プロセスのトランジスターは大きな面積を占めるため、高耐圧トランジスターと通常耐圧トランジスターを横方向（第１の方向Ｄ１、第２の方向Ｄ２）に並べた方が横長のレイアウトを実現でき、ブリッジ回路の配置領域ＨＢ１の上辺に沿って効率良く配置できる。即ち、縦方向のサイズを小さくし、チップ面積を節約できる。
【００７４】
４．第２の詳細なレイアウト構成例
図４に、本実施形態の集積回路装置の第２の詳細なレイアウト構成例を示す。図４は、ブリッジ回路とプリドライバーのレイアウト構成例である。
【００７５】
図４に示すように、第１のブリッジ回路及び第２のブリッジ回路を構成するトランジスター（領域ＨＳＢ１、ＬＳＢ１、ＨＳＢ２、ＬＳＢ２）と端子との間の端子ノードは、パッド配線である最上層の配線層ＭＢ１〜ＭＢ４で形成される。そして、第１のプリドライバー（領域ＰＲＢ１）と第１のブリッジ回路との間の信号線ＷＨＳ１、ＷＬＳ１と、第２のプリドライバー（領域ＰＲＢ２）と第２のブリッジ回路との間の信号線ＷＨＳ２、ＷＬＳ２とは、最上層の配線層ＭＢ１〜ＭＢ４よりも下層の配線層で形成される。最上層の配線層や、その下層の配線層は、金属層（例えばアルミ層）により形成される層であり、回路素子の間を電気的に接続するための層である。各配線層の間は例えばビアやコンタクト（例えばタングステン）により接続される。
【００７６】
第１のブリッジ回路を例にとって詳細に説明する。配線層ＭＢ１はハイサイド側トランジスター（図７のＱ１、Ｑ３）のソースノードに対応し、ハイサイド側トランジスター（領域ＨＳＢ１）の上を覆うように設けられる。配線層ＭＢ１には、パッケージの電源ＶＢＢの端子にボンディングされるパッドＰＤＢ１、ＰＤＢ２が設けられる。パッドＰＤＢ１、ＰＤＢ２は最上層の配線層ＭＢ１そのものであり、パッドを示す四角は設計上の位置を表すものである。
【００７７】
また配線層ＭＢ２はローサイド側トランジスター（図７のＱ２、Ｑ４）のソースノードに対応し、ローサイド側トランジスター（領域ＬＳＢ１）の上を覆うように設けられる。配線層ＭＢ２には、センス抵抗の一端が接続される端子（図７のＴＭＣ）に対応するパッドＰＤＢ３、ＰＤＢ４が設けられる。パッドＰＤＢ３、ＰＤＢ４は最上層の配線層ＭＢ２そのものであり、パッドを示す四角は設計上の位置を表すものである。
【００７８】
なお、図４では図示していないが、モーターを接続する端子（図７のＴＭＡ、ＴＭＢ）に対応するパッドと、そのパッド配線である最上層の配線層も設けられる。
【００７９】
以上のように、ブリッジ回路のトランジスターの上は、パッド配線である最上層の配線層で覆われている。これは、パッドからトランジスターまでの配線抵抗を出来るだけ小さくし、寄生抵抗による電力ロスを低減するためである。そして、プリドライバーからの信号線ＷＨＳ２、ＷＬＳ２が下層の配線層で形成されることで、電力ロスを低減しつつパッド配線の下に信号線を通すことが可能となる。このパッド配線と各トランジスターは下層の配線層によって接続されているため、下層の配線層であっても信号線をトランジスターの上に通すことは難しい。この点、図３で上述したように、ハイサイド側トランジスターの間の付近にローサイド側のプリドライバーが配置されるので、信号線ＷＬＳ１を効率良く配線できる。
【００８０】
５．第３の詳細なレイアウト構成例
さて、図７等で後述するように、ブリッジ回路１０がチョッピング電流によりモーター１００を駆動する際に、ブリッジ回路１０を構成するトランジスターＱ１〜Ｑ４のドレインには大電流が流れる。この大電流は、チョッピング動作によりオン・オフしたりその流れる向きが反転するため（ただし基本チョッピング時は定電流制御するので電流の向きは変わらない）、ブリッジ回路１０のトランジスターＱ１〜Ｑ４のドレイン電圧は大きく電位変動する。このような電位変動が発生すると、この電位変動がノイズとなって、検出回路３０等のアナログ回路が悪影響を受けて、例えば検出回路３０の検出動作に不具合が生じてしまう。
【００８１】
例えば図８（Ｂ）のディケイ期間では、ディケイ電流ＩＤが、低電位側の電源ＶＳＳから、トランジスターＱ２、モーター１００、トランジスターＱ３を介して、高電位側の電源ＶＢＢに流れる。従って、ローサイド側のトランジスターＱ２のドレイン（ノードＮ１）に対して、電源ＶＳＳ（ＧＮＤ）に対して負側の電位となる負電圧が印加されてしまう。このため、Ｎ型のトランジスターＱ２の領域に形成される寄生ダイオードが順バイアス状態になって、基板の電位が大きく変動するノイズが発生する。このノイズによって、回路装置のアナログ回路が悪影響を受けて、正確な回路動作が妨げられてしまうという課題がある。例えばアナログ回路である検出回路３０は、センス抵抗ＲＳ１の電圧ＶＳ１と基準電圧ＶＲ１を比較する回路動作を行っているが、この回路動作に不具合が生じて、チョッピング電流の誤検出等が生じてしまう。
【００８２】
図５に、上記の課題を解決できる本実施形態の集積回路装置の第３の詳細なレイアウト構成例を示す。図５の右側の図は、集積回路装置の半導体チップを上方向から見た平面視の図であり、図５の左側の図は、集積回路装置の半導体チップの断面を模式的に示す断面図である。平面視の図では、第１のブリッジ回路を例にとって図示している。
【００８３】
図５の右側の平面視の図（回路配置レイアウト図）に示すように、ハイサイド側のトランジスターＱ１、Ｑ３（領域ＨＳＰ１）及びローサイド側のトランジスターＱ２、Ｑ４（領域ＬＳＢ１）と、プリドライバー（領域ＰＲＢ１）との間に設けられ、集積回路装置の基板ＰＳＢを基板電位（例えばＶＳＳ＝ＧＮＤ）に設定するためのガード領域２を有する。
【００８４】
例えば半導体チップの第１の辺をＳＤ１として、辺ＳＤ１に対向する第２の辺をＳＤ２とし、辺ＳＤ１、ＳＤ２に直交（交差）する辺を第３の辺ＳＤ３とし、辺ＳＤ３に対向する辺を第４の辺ＳＤ４とする。第１の方向Ｄ１は辺ＳＤ２から辺ＳＤ１へと向かう方向となる。この場合、ハイサイド側のトランジスターＱ１、Ｑ３及びローサイド側のトランジスターＱ２、Ｑ４の方向Ｄ３側に、ガード領域２が設けられ、ガード領域２の方向Ｄ３側にプリドライバーが設けられている。そしてガード領域２は、ハイサイド側のトランジスターＱ１、Ｑ３とプリドライバーの間の領域において、例えば方向Ｄ１に沿って形成されている。即ちガード領域２は、その長辺方向が方向Ｄ１に沿うように形成されている。
【００８５】
また図５では、集積回路装置は、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４との間に設けられ、基板ＰＳＢを基板電位に設定するためのガード領域４（第２のガード領域）を有する。即ち、ハイサイド側のトランジスターＱ１、Ｑ３の方向Ｄ４側にガード領域４が設けられ、ガード領域４の方向Ｄ４側にローサイド側のトランジスターＱ２、Ｑ４が設けられる。なお、ガード領域２のみを設けて、ガード領域４を設けない変形実施も可能である。
【００８６】
ガード領域２、４は、ノイズ吸収及びノイズ遮断機能を有するものであり、ガードリングと呼ばれるものである。ガード領域２は、パッドＰＤ１、ＰＤ２に電気的に接続される金属配線（アルミ配線等）と、基板ＰＳＢに形成されると共に当該金属配線に対してコンタクト等を介して電気的に接続され不純物層とにより構成できる。ガード領域４は、パッドＰＤ３、ＰＤ４に電気的に接続される金属配線（アルミ配線等）と、基板ＰＳＢに形成されると共に当該金属配線に対してコンタクト等を介して電気的に接続され不純物層とにより構成できる。
【００８７】
基板ＰＳＢがＰ型（第１導電型）である場合には不純物層もＰ型になる。不純物層は例えば不純物の拡散層である。パッドＰＤ１〜ＰＤ４には電源ＶＳＳ（ＧＮＤ）が供給される。パッドＰＤ１〜ＰＤ４は、半導体基板上に形成される電極であり、ワイヤボンディング用のパッドであってもよいし、バンプ用のパッド（Bump on Pad）であってもよい。パッドＰＤ１〜ＰＤ４は、例えば集積回路装置のＩ／Ｏ領域に形成される。Ｉ／Ｏ領域は、外部との信号や電圧の入出力を行うための領域であり、例えばパッドや静電保護素子（Ｉ／Ｏセル）が設けられる領域である。
【００８８】
なお図５では、ガード領域２、４は、平面視において方向Ｄ１に沿った長方形の形状になっているが、ガード領域２、４の形状はこれに限定されない。例えば方向Ｄ３側や方向Ｄ４側に屈曲した形状であってもよい。
【００８９】
本実施形態では、図３等に示す第１のプリドライバーと第１のブリッジ回路との間の信号線ＷＨＳ１、ＷＬＳ１と、第２のプリドライバーと第２のブリッジ回路との間の信号線ＷＨＳ２、ＷＬＳ２とは、ガード領域２の上に配線される。即ち、図２の配線領域ＷＲＢ１、ＷＲＢ２は、その一部又は全部がガード領域２に重なる領域である。
【００９０】
このようにすれば、ガード領域２によりブリッジ回路から検出回路へのノイズ伝搬を軽減すると共に、ガード領域２の上に信号線を設けることで配線領域を有効に活用できる。即ち、上述したようなブリッジ回路のチョッピング動作に起因するノイズが発生しても、配線領域に設けたガード領域２（又は４）により、このノイズを吸収・遮断できるようになり、集積回路装置の回路動作の不具合の発生を抑制できるようになる。
【００９１】
６．デバイス構造
次に図５の左側の断面図を用いて、本実施形態の集積回路装置のトランジスターのデバイス構造の詳細について説明する。本実施形態では、図５の断面図に示すように、ブリッジ回路を構成するトランジスターＱ１〜Ｑ４として、ＤＭＯＳ（Double-diffused Metal Oxide Semiconductor）構造のトランジスターを用いている。一方、検出回路やロジック回路等を構成するトランジスターとして、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造のトランジスターを用いている。
【００９２】
まずローサイド側のＮ型のトランジスターＱ２、Ｑ４（以下、適宜、Ｎ型ＤＭＯＳと呼ぶ）のデバイス構造について説明する。
【００９３】
なお以下では、第１導電型がＰ型である場合について説明するが、第１導電型はＮ型であってもよい。例えば図５では、基板ＰＳＢはＰ型の基板であるが、基板ＰＳＢとしてＮ型の基板を用いてもよい。また、集積回路装置の基板ＰＳＢの平面に垂直な方向（厚さ方向）のうち、基板ＰＳＢに対して回路が形成される側（半導体プロセスにより各層が積層される側）の方向を「上」と呼び、その反対方向を「下」と呼ぶ。
【００９４】
シリコン基板であるＰ型（第１導電型）の基板ＰＳＢの上には、Ｎ型（第２導電型）の埋め込み層ＮＢ２（N+ Buried Layer）が形成される。Ｎ型埋め込み層ＮＢ２の上には、Ｎ型ＤＭＯＳのディープＮ型ウェルＤＮＷ２が形成される。ディープＮ型ウェルＤＮＷ２のソースＳＣ２側には、Ｐ型ボディーＰＢＤ（Ｐ型不純物層）が形成される。そしてＰ型ボディーＰＢＤの上に、Ｎ型ＤＭＯＳのソースＳＣ２に対応するＮ型不純物層６０が形成される。またディープＮ型ウェルＤＮＷ２のドレインＤＮ２側には、Ｎ型ＤＭＯＳのドレインＤＮ２に対応するＮ型不純物層６２が形成される。これらのＮ型不純物層６０、６２は例えばＮ型不純物の拡散層である。
【００９５】
ディープＮ型ウェルＤＮＷ２の上には、ドレインＤＮ２に対応するＮ型不純物層６２に接して絶縁層６３（例えばＳｉＯ２）が形成される。絶縁層６３はいわゆるＬＯＣＯＳ（Local Oxidation Of Silicon）である。そしてＰ型ボディーＰＢＤとディープＮ型ウェルＤＮＷ２と絶縁層６３の上にゲート層ＧＴ２（例えばポリシリコン層）が形成される。なお図５や後述する図においては絶縁層をＳＯと記載している。
【００９６】
Ｎ型ＤＭＯＳの方向Ｄ３側（ガード領域４側）の境界領域１１０には、Ｎ型埋め込み層ＮＢ２に電位を供給するためのＮ型プラグＮＰ２（Ｎ型不純物層）が設けられる。具体的には、Ｎ型埋め込み層ＮＢ２の上にＮ型プラグＮＰ２が形成され、Ｎ型プラグＮＰ２の上にＮ型不純物層６４が形成される。なおＮ型プラグＮＰ２の両側には不図示のＰ型不純物層を形成できる。そしてＮ型不純物層６４には、例えばドレインＤＮ２の電圧と同一電圧が供給され、Ｎ型不純物層６４に与えられたこの電圧が、Ｎ型プラグＮＰ２を介してＮ型埋め込み層ＮＢ２に供給される。
【００９７】
なおＮ型プラグは、Ｎ型ＤＭＯＳの方向Ｄ４側の境界領域にも設けることが望ましい。また埋め込み層とは、基板表層の不純物層（例えばディープＮ型ウェルやＰ型ボディー）よりも下層に形成される不純物層である。具体的には、シリコン基板に対してＮ型不純物又はＰ型不純物を導入し、その上にエピタキシャル層（シリコン単結晶の層）を成長させることにより、エピタキシャル層の下に埋め込み層を形成する。
【００９８】
次にハイサイド側のＰ型のトランジスターＱ１、Ｑ３（以下、適宜、Ｐ型ＤＭＯＳと呼ぶ）のデバイス構造について説明する。
【００９９】
Ｐ型の基板ＰＳＢの上にＮ型埋め込み層ＮＢ１が形成され、Ｎ型埋め込み層ＮＢ１の上にディープＮ型ウェルＤＮＷ１が形成される。ディープＮ型ウェルＤＮＷ１の上にＰ型不純物層ＨＰＦ（ＨＰＯＦ）が形成され、Ｐ型不純物層ＨＰＦの上には、Ｐ型ＤＭＯＳのドレインＤＮ１に対応するＰ型不純物層６６（拡散層）が形成される。ディープＮ型ウェルＤＮＷ１の上にはＮ型ウェルＮＷ１（低耐圧Ｎ型ウェル）が形成される。Ｎ型ウェルＮＷ１にはＮ型不純物層６８と、Ｐ型ＤＭＯＳのソースＳＣ１に対応するＰ型不純物層７０とが形成される。ドレインＤＮ１に対応するＰ型不純物層６６に接して絶縁層６７が形成され、Ｎ型ウェルＮＷ１、Ｐ型不純物層ＨＰＦ、絶縁層６７の上にゲート層ＧＴ１（例えばポリシリコン層）が形成される。
【０１００】
Ｐ型ＤＭＯＳの方向Ｄ４側（ガード領域４側）の境界領域１１２には、Ｎ型埋め込み層ＮＢ１に電圧を供給するためのＮ型プラグＮＰ１２（Ｎ型不純物層）が設けられる。具体的には、Ｎ型埋め込み層ＮＢ１の上にＮ型プラグＮＰ１２が形成され、Ｎ型プラグＮＰ１２の上にＮ型不純物層７２が形成される。なおＮ型プラグＮＰ１２の方向Ｄ３側に不図示のＰ型不純物層を形成できる。そして、Ｎ型不純物層７２には、例えば高電位側電源（ＶＢＢ）の電圧が供給され、この高電位側電源の電圧がＮ型プラグＮＰ１２を介してＮ型埋め込み層ＮＢ１に供給される。
【０１０１】
Ｐ型ＤＭＯＳの方向Ｄ３側（ガード領域２側）の境界領域１１４には、Ｎ型埋め込み層ＮＢ１に電圧を供給するためのＮ型プラグＮＰ１１（Ｎ型不純物層）が設けられる。具体的には、Ｎ型埋め込み層ＮＢ１の上にＮ型プラグＮＰ１１が形成され、Ｎ型プラグＮＰ１１の上にＮ型不純物層７４が形成される。なおＮ型プラグＮＰ１１の方向Ｄ４側に不図示のＰ型不純物層を形成できる。そして、Ｎ型不純物層７４には、例えば高電位側電源（ＶＢＢ）の電圧が供給され、この高電位側電源の電圧がＮ型プラグＮＰ１１を介してＮ型埋め込み層ＮＢ１に供給される。
【０１０２】
次に、ＣＭＯＳ構造のＰ型トランジスター（以下、適宜、ＰＭＯＳと呼ぶ）のデバイス構造について説明する。このＰＭＯＳは検出回路３０を構成するトランジスターである。検出回路３０は、ＰＭＯＳと、図５では不図示のＣＭＯＳ構造のＮ型トランジスター（以下、適宜、ＮＭＯＳと呼ぶ）により構成される。
【０１０３】
検出回路３０の領域には、ＣＭＯＳ構造のトランジスターであるＰＭＯＳ、ＮＭＯＳを基板ＰＳＢから隔離するためのＮ型埋め込み層ＮＢ３が形成される。具体的には、Ｐ型の基板ＰＳＢの上にＮ型埋め込み層ＮＢ３が形成され、Ｎ型埋め込み層ＮＢ３の上にＰ型埋め込み層ＰＢ３が形成される。そしてＰ型埋め込み層ＰＢ３の上に、ＣＭＯＳ構造のトランジスターであるＰＭＯＳやＮＭＯＳが形成される。
【０１０４】
例えばＰ型埋め込み層ＰＢ３の上にはＰＭＯＳのＮ型ウェルＮＷ３（例えば中耐圧Ｎ型ウェル）が形成され、Ｎ型ウェルＮＷ３に、ＰＭＯＳのソースＳＣ３に対応するＰ型不純物層７６が形成される。またＮ型ウェルＮＷ３の上に、ＰＭＯＳのドレインＤＮ４に対応するＰ型不純物層７８が形成される。Ｐ型不純物層７６とＰ型不純物層７８の間のＮ型ウェルＮＷ３の上には、ゲート層ＧＴ３が形成される。Ｎ型ウェルＮＷ３の上には、更に、Ｎ型ウェルＮＷ３に電圧を供給するためのＮ型不純物層８０が形成される。Ｎ型不純物層８０には、例えば高電位側電源の電圧が供給される。
【０１０５】
ＰＭＯＳの方向Ｄ４側（ガード領域２側）の境界領域１１６には、Ｎ型埋め込み層ＮＢ３に電位を供給するためのＮ型プラグＮＰ３が設けられる。具体的には、Ｎ型埋め込み層ＮＢ３の上にＮ型プラグＮＰ３が形成され、Ｎ型プラグＮＰ３の上にＮ型不純物層８２が形成される。なお、Ｎ型プラグＮＰ３の方向Ｄ３側にはＰ型不純物層８４が形成される。またＮ型プラグＮＰ３の方向Ｄ４側にも不図示のＰ型不純物層を形成できる。そして、Ｎ型不純物層８２に与えられた高電位側電源の電圧が、Ｎ型プラグＮＰ３を介してＮ型埋め込み層ＮＢ３に供給される。
【０１０６】
なお、検出回路３０を構成するＣＭＯＳ構造のＮＭＯＳを形成する場合には、Ｐ型埋め込み層ＰＢ３の上にＰ型ウェル（例えば中耐圧Ｎ型ウェル）を形成する。そして、このＰ型ウェルに、ＮＭＯＳのドレインとなるＮ型不純物層と、ＮＭＯＳのソースとなるＮ型不純物層と、Ｐ型ウェルに低電位側電源（ＶＳＳ）の電圧を供給するためのＰ型不純物層を形成することで、ＣＭＯＳ構造のＮＭＯＳを形成できる。
【０１０７】
７．ガード領域
次に、図６を用いて、ガード領域２の詳細について説明する。なおガード領域４はガード領域２と同様の構造であるため、詳細な説明は省略する。
【０１０８】
図６に示すようにガード領域２は、Ｐ型（第１導電型。以下、同様）の埋め込み層ＰＢ１（P+ Buried Layer）と、Ｐ型ウェルＰＷ１（低耐圧Ｐ型ウェル）と、Ｐ型不純物層９０（Ｐ型拡散層）を有する。Ｐ型埋め込み層ＰＢ１はＰ型基板ＰＳＢに形成される。Ｐ型ウェルＰＷ１はＰ型埋め込み層ＰＢ１の上に形成される。Ｐ型不純物層９０はＰ型ウェルＰＷ１の上に形成される。Ｐ型不純物層９０はコンタクトを介して金属層ＭＬ（アルミ層）に電気的に接続される。この金属層ＭＬは、低電位側の電源ＶＳＳを供給する金属配線を形成するものであり、図５のパッドＰＤ１、ＰＤ２に電気的に接続される。例えば、パッドＰＤ１とＰＤ２の間は、金属層ＭＬにより形成される金属配線により電気的に接続される。このようにすることで、パッドＰＤ１、ＰＤ２、金属層ＭＬを介してＰ型不純物層９０に与えられたＶＳＳの電圧（グランド電圧）が、Ｐ型埋め込み層ＰＢ１、Ｐ型ウェルＰＷ１を介して、基板ＰＳＢに供給され、基板ＰＳＢの電位の安定化を図れるようになる。
【０１０９】
またＰ型ウェルＰＷ１（ＰＷ２）は、エピタキシャル層に対してＰ型不純物が導入された層となっている。このようにすれば、Ｐ型埋め込み層ＰＢ１を形成した後、エピタキシャル層を成長させ、このエピタキシャル層にＰ型不純物を導入することで、Ｐ型ウェルＰＷ１を形成できるようになる。そして、このようなＰ型ウェルＰＷ１を形成することで、Ｐ型不純物層９０に与えられた電源ＶＳＳの電圧を、Ｐ型ウェルＰＷ１を介してＰ型埋め込み層ＰＢ１に伝達できるようになる。
【０１１０】
また前述したように、ハイサイド側のトランジスターＱ１（Ｑ３）とローサイド側トランジスターＱ２（Ｑ４）はＤＭＯＳ構造のトランジスターとなっている。このようなＤＭＯＳ構造のトランジスターを用いれば、モータードライバーの電源として高電圧の電源ＶＢＢ（例えば４０〜５０Ｖ）を用いた場合にも、トランジスターの十分な耐圧を確保することができ、モーター１００の適正な駆動が可能になる。
【０１１１】
本実施形態では、ＤＭＯＳ構造のトランジスターＱ１、Ｑ２がＮ型埋め込み層ＮＢ１、ＮＢ２の上に形成されることを利用して、ガード領域４にも、Ｐ型埋め込み層ＰＢ１を設けている。即ち、Ｐ型基板ＰＳＢへのＮ型埋め込み層ＮＢ１、ＮＢ２の形成後（或いは形成前）に、Ｐ型埋め込み層ＰＢ１（ＰＢ２）を形成することは容易である。従って、Ｐ型基板ＰＳＢの表面（回路形成側の面）から深い位置にあるＰ型埋め込み層ＰＢ１まで、ガード領域２を延在形成することが可能になる。このような深い位置までガード領域２を形成することで、ガード領域２のノイズ吸収・遮断の機能を更に向上できる。
【０１１２】
このガード領域２によるノイズの吸収・遮断機能について詳細に説明する。図６に示すように、ローサイド側トランジスターＱ２のＮ型埋め込み層ＮＢ２及びディープＮ型ウェルＤＮＷ２と、Ｐ型基板ＰＳＢとの間には寄生ダイオードＤＩが形成される。この寄生ダイオードＤＩは、Ｐ型基板ＰＳＢからＮ型埋め込み層ＮＢ２へと向かう方向を順方向とするダイオードである。上述のように図８（Ｂ）のディケイ期間において寄生ダイオードＤＩが順バイアス状態になって、ＶＳＳに設定されたＰ型基板ＰＳＢの電位が大きく変動するノイズが発生してしまう。
【０１１３】
またハイサイド側トランジスターＱ１の領域においても、Ｐ型基板ＰＳＢとＮ型埋め込み層ＮＢ１との間には寄生容量ＣＰが存在する。そしてブリッジ回路がチョッピング電流によりモーターを駆動する際、トランジスターＱ１のドレインＤＮ１（Ｐ型不純物層６６）には大電流が流れる。その大電流は、チョッピング動作によりオン・オフしたりその流れる向きが反転するため、ドレインＤＮ１の電圧は大きく変動することになる。そして、ドレインＤＮ１の電圧変動は、寄生容量ＣＰを介してＰ型基板ＰＳＢに伝わり、基板電位が大きく変動するノイズが発生してしまう。
【０１１４】
以上のようなノイズが発生すると、検出回路３０等のアナログ回路が悪影響を受けて、回路の誤動作等が生じてしまう。例えば図７の集積回路装置では、検出回路３０がセンス抵抗ＲＳ１の一端側の電圧ＶＳ１を基準電圧ＶＲ１と比較することにより、ブリッジ回路１０に流れるチョッピング電流を一定に保つ。このとき、検出回路３０の比較回路３６や基準電圧生成回路３８やＤ／Ａ変換回路３４が、Ｐ型基板ＰＳＢを介して検出回路３０に伝達されるノイズの影響を受けると、検出回路３０の検出動作に不具合が生じるおそれがある。例えば比較回路３６の比較精度が低下したり基準電圧ＶＲ１が変動すると、チョッピング電流の誤検出等が生じてしまう。
【０１１５】
ガードリングと呼ばれる一般的なガード領域では、Ｐ型不純物の拡散層（図６の９０）だけが形成されている。このようなガード領域では、基板表面からの深さ距離を長くできず、ＤＭＯＳ構造のトランジスターＱ１、Ｑ２からのノイズを、効率的に吸収・遮断できないという課題がある。
【０１１６】
この点、本実施形態では、ブリッジ回路１０のトランジスターＱ１、Ｑ２のＮ型埋め込み層ＮＢ１、ＮＢ２に対応して、ガード領域２のＰ型埋め込み層ＰＢ１が形成されている。また、Ｎ型埋め込み層ＮＢ１、ＮＢ２の上のエピタキシャル層に不純物を導入することで形成されたディープＮ型ウェルＤＮＷ１、ＤＮＷ２に対応して、ガード領域２では、Ｐ型埋め込み層ＰＢ１の上のエピタキシャル層に不純物を導入することでＰ型ウェルＰＷ１が形成されている。従って、ガード領域２の基板表面からの深さ距離ＤＰＧを、トランジスターＱ１、Ｑ２の深さ距離ＤＰ１、ＤＰ２と同等の距離に設定できる。従って、ＤＭＯＳ構造のトランジスターＱ１、Ｑ２からのノイズを、深さ距離ＤＰＧまで深さ方向に延在形成されたガード領域２により、効率的に吸収・遮断することが可能になる。
【０１１７】
８．回路構成
図７に、本実施形態の集積回路装置の回路構成例を示す。本実施形態の集積回路装置は、第１のブリッジ回路１０、第２のブリッジ回路１２、制御回路２０、第１の検出回路３０、第２の検出回路３２、第１のプリドライバー４０、第２のプリドライバー４２、レジスター部５０を含む。
【０１１８】
なお以下では、第１のブリッジ回路１０、第１の検出回路３０、第１のプリドライバー４０を例にとって回路構成とその動作を説明する。第２のブリッジ回路１２、第２の検出回路３２、第２のプリドライバー４２の回路構成とその動作は同様であるため、説明を省略する。また図７では、モーター１００がステッピングモーターである場合を例に図示しているが、モーター１００は直流モーターであってもよい。その場合、第１のブリッジ回路１０と第２のブリッジ回路１２のそれぞれに１つずつ直流モーターが接続される。
【０１１９】
ブリッジ回路１０は、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４を有する。ブリッジ回路１０は、モーター１００（例えば直流モーター或はステッピングモーター等）への駆動電流を出力する回路であり、図７ではＨブリッジの回路構成となっている。
【０１２０】
ハイサイド側のトランジスターＱ１、Ｑ３は例えばＰ型（広義には第１導電型）のトランジスターであり、ローサイド側のトランジスターＱ２、Ｑ４は例えばＮ型（広義には第２導電型）のトランジスターである。ハイサイド側のトランジスターとは、ローサイド側のトランジスターよりも高電位電源側に接続されるトランジスターである。ローサイド側のトランジスターとは、ハイサイド側のトランジスターよりも低電位電源側に接続されるトランジスターである。なおトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４の全てがＮ型のトランジスターであってもよい。またＱ１、Ｑ２、Ｑ３、Ｑ４のソース・ドレイン間には図示しないボディーダイオード（寄生ダイオード）が存在する。
【０１２１】
ハイサイド側のトランジスターＱ１、Ｑ３のソースは、高電位側の電源ＶＢＢ（第１の電源）のノードに接続される。ローサイド側のトランジスターＱ２、Ｑ４のソースは、センス抵抗ＲＳ１の一端が接続されるノードＮ３に接続される。ノードＮ３は、集積回路装置の端子ＴＭＣを介して、外付け部品であるセンス抵抗ＲＳ１の一端に接続される。
【０１２２】
トランジスターＱ１のドレインとトランジスターＱ２のドレインは、外部のモーター１００（広義には駆動対象）の第１端子に接続されるノードＮ１に接続される。ノードＮ１は、集積回路装置の端子ＴＭＡを介してモーター１００の第１端子ＴＳＰ１に接続される。
【０１２３】
トランジスターＱ３のドレインとトランジスターＱ４のドレインは、モーター１００の第２端子に接続されるノードＮ２に接続される。ノードＮ２は、集積回路装置の端子ＴＭＢを介してモーター１００の第２端子ＴＳＭ１に接続される。
【０１２４】
検出回路３０は、ブリッジ回路１０に流れる電流を検出する。例えばセンス抵抗ＲＳ１の一端の電圧ＶＳ１を検出することで、チャージ期間でのチャージ電流を検出する。具体的には、検出回路３０は、基準電圧生成回路３８とＤ／Ａ変換回路３４と比較回路３６（コンパレーター）を含む。
【０１２５】
基準電圧生成回路３８は、定電圧の基準電圧ＶＲＦ１を生成する。Ｄ／Ａ変換回路３４は、基準電圧ＶＲＦ１を受けて、設定データＤＲＦ１に基づき可変に変化する基準電圧ＶＲ１を生成する。設定データＤＲＦ１はレジスター部５０に記憶されており、例えば外部のコントローラー（例えばマイクロコンピューター等）から設定データＤＲＦ１がレジスター部５０に書き込まれる。比較回路３６は、第１の入力端子（非反転入力端子）に基準電圧ＶＲ１が入力され、第２の入力端子（反転入力端子）に、センス抵抗ＲＳ１の一端の電圧である電圧ＶＳ１が入力され、検出結果信号ＲＱ１を出力する。例えば後述するようにチョッピング電流は、比較回路３６に入力される基準電圧ＶＲ１により決まるため、設定データＤＲＦ１を変更して基準電圧ＶＲ１を変化させることで、モーター１００のトルクを制御できる。
【０１２６】
制御回路２０は、検出回路３０での検出結果に基づいて、ハイサイド側のトランジスターＱ１、Ｑ３及びローサイド側のトランジスターＱ２、Ｑ４のオン・オフ制御を行う。具体的には、検出回路３０からの検出結果信号ＲＱ１がアクティブとなったときにチャージ期間からディケイ期間に切り替わるＰＷＭ信号として、制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４を生成する。
【０１２７】
プリドライバー４０は、ドライバー回路ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４を有する。ドライバー回路ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４は、制御回路２０からの制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４をバッファリングして、駆動信号ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ４をトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４のゲートに出力する。
【０１２８】
なお、図７の集積回路装置は例えばＩＣチップで構成されており、端子ＴＭＡ〜ＴＭＦは、ＩＣチップのパッケージの端子或いは半導体基板上のパッドに相当する。また、この場合に、ＩＣチップである集積回路装置は回路基板（プリント基板等）に実装され、外付けの回路部品であるセンス抵抗ＲＳ１、ＲＳ２も回路基板に実装される。そして、センス抵抗ＲＳ１、ＲＳ２と端子ＴＭＣ、ＴＭＦとは回路基板上の配線により電気的に接続される。
【０１２９】
次に図８（Ａ）〜図９を用いて本実施形態の集積回路装置のブリッジ回路１０の動作について説明する。
【０１３０】
図８（Ａ）に示すように、チャージ期間では、トランジスターＱ１、Ｑ４がオンになる。これにより、高電位側の電源ＶＢＢからトランジスターＱ１、モーター１００（モーターコイル）、トランジスターＱ４を介して低電位側の電源ＶＳＳ（ＧＮＤ）に、チャージ電流ＩＣが流れる。
【０１３１】
一方、ディケイ期間では、図８（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、電源ＶＳＳからトランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢに、ディケイ電流ＩＤが流れる。これらのチャージ電流ＩＣ、ディケイ電流ＩＤは、いずれもモーター１００の第１端子ＴＳＰ１から第２端子ＴＳＭ１へと流れることになる。
【０１３２】
なお、チャージ電流ＩＣ、ディケイ電流ＩＤを上記と逆向きに流す（負の電流値にする）場合には、チャージ期間においてトランジスターＱ２、Ｑ３をオンさせ、ディケイ期間においてトランジスターＱ１、Ｑ４をオンさせる。この場合、チャージ電流ＩＣ、ディケイ電流ＩＤは、いずれもモーター１００の第２端子ＴＳＭ１から第１端子ＴＳＰ１へと流れることになる（第１端子ＴＳＰ１から第２端子ＴＳＭ１へ流れる電流が負の電流値になる）。
【０１３３】
図７で説明したように、トランジスターＱ２、Ｑ４のソースが接続されるノードＮ３と電源ＶＳＳのノードとの間にはセンス抵抗ＲＳ１が設けられており、比較回路３６が、ノードＮ３の電圧ＶＳ１と基準電圧ＶＲ１とを比較する。そして図９に示すように、制御回路２０は、ブリッジ回路１０に流れるチョッピング電流ＩＣＰを一定に保つチョッピング動作の制御を行う。具体的には制御回路２０は、チョッピング電流ＩＣＰが一定になるようにＰＷＭ信号（ＩＮ１〜ＩＮ４）のパルス幅を制御し、そのＰＷＭ信号に基づいて、トランジスターＱ１〜Ｑ４のオン・オフが制御される。
【０１３４】
例えば図９のタイミングｔ０でモーター１００の駆動が開始されると、図８（Ａ）に示すチャージ期間となり、トランジスターＱ１、Ｑ４がオンになり、トランジスターＱ２、Ｑ３がオフになる。これにより、電源ＶＢＢからトランジスターＱ１、モーター１００、トランジスターＱ４を介して電源ＶＳＳへと、駆動電流（チャージ電流ＩＣ）が流れる。そしてタイミングｔ１で、モーター１００の駆動電流がチョッピング電流ＩＣＰに達すると、ディケイ期間ＴＤ１に切り替わる。具体的には、駆動電流が大きくなり、ノードＮ３の電圧ＶＳ１が基準電圧ＶＲ１を越えると、比較回路３６の比較結果信号ＲＱ１がローレベルからハイレベルになり、タイミングｔ１でディケイ期間ＴＤ１に切り替わる。このタイミングｔ１でのモーター１００の駆動電流がチョッピング電流ＩＣＰであり、電圧ＶＳ１の検出によりチョッピング電流ＩＣＰが検出されたことになる。
【０１３５】
ディケイ期間ＴＤ１に切り替わると、図８（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、トランジスターＱ１、Ｑ４がオフになる。これにより、電源ＶＳＳからトランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢへと、駆動電流（ディケイ電流ＩＤ）が流れる。このディケイ期間ＴＤ１では、図９に示すようにモーター１００の駆動電流は時間経過とともに減少して行く。
【０１３６】
そして制御回路２０は、例えばタイマー（カウンター回路）等を用いて、ディケイ期間ＴＤ１の開始から所定時間が経過したことを検出し、ディケイ期間ＴＤ１からチャージ期間ＴＣ１に切り替える。チャージ期間ＴＣ１では、モーター１００の駆動電流が増加し、チョッピング電流ＩＣＰに達すると、再びディケイ期間ＴＤ２に切り替わる。以降、これを繰り返すことで、駆動電流のピーク電流であるチョッピング電流ＩＣＰが一定になるような制御が行われて、モーター１００のトルクが一定に保たれる。
【０１３７】
なお、以上では、ブリッジ回路１０がＨブリッジ型である場合について説明したが、本実施形態はこれに限定されず、ブリッジ回路１０はハーフブリッジ型であってもよい。この場合にはブリッジ回路１０としてトランジスターＱ３、Ｑ４は設けられず、トランジスターＱ１、Ｑ２が設けられることになる。また、以上では、集積回路装置が、モーター１００を駆動するモータードライバーである場合を例にとり説明したが、本実施形態の集積回路装置の駆動対象はモーター１００には限定されず、インダクター（コイル）を有する様々な素子、デバイスを駆動対象とすることができる。
【０１３８】
９．ステッピングモーターの駆動手法
図１０を用いて、本実施形態の集積回路装置がステッピングモーターを駆動する場合の駆動手法について説明する。なお以下では４極バイポーラーモーターの１相駆動を例に説明するが、これに限定されるものでない。例えば極数を２４極や４８極としてもよいし、ユニポーラーモーターを用いてもよいし、マイクロステップ駆動を行ってもよい。
【０１３９】
図１０に示すように、第１〜第４のステップＴ１〜Ｔ４（第１〜第４の駆動期間）でステッピングモーターが１回転する。図７に示すように第１のブリッジ回路１０が出力する駆動電流をＩＱ１とし、第２のブリッジ回路１２が出力する駆動電流をＩＱ２とする。第１のステップＴ１ではＩＱ１＝“＋”（正の電流値）、ＩＱ２＝０であり、第１極ＭＰ１がＮ極となって回転子ＲＴＲのＳ極と引き合い、第２極ＭＰ２がＳ極となって回転子ＲＴＲのＮ極と引き合う。ステッピングモーターの回転角度は０度である。第２のステップＴ２ではＩＱ１＝０、ＩＱ２＝“＋”であり、第３極ＭＰ３がＮ極となって回転子ＲＴＲのＳ極と引き合い、第４極ＭＰ４がＳ極となって回転子ＲＴＲのＮ極と引き合う。ステッピングモーターの回転角度は９０度である。第３のステップＴ３ではＩＱ１＝“−”（負の電流値）、ＩＱ２＝０であり、第１極ＭＰ１がＳ極となって回転子ＲＴＲのＮ極と引き合い、第２極ＭＰ２がＮ極となって回転子ＲＴＲのＳ極と引き合う。ステッピングモーターの回転角度は１８０度である。第４のステップＴ４ではＩＱ１＝０、ＩＱ２＝“−”であり、第３極ＭＰ３がＳ極となって回転子ＲＴＲのＮ極と引き合い、第４極ＭＰ４がＮ極となって回転子ＲＴＲのＳ極と引き合う。ステッピングモーターの回転角度は２７０度である。
【０１４０】
なお、マイクロステップ駆動を行う場合、駆動電流ＩＱ１と駆動電流ＩＱ２を所定比にすることで１相駆動よりもステップ数を増やす（１ステップの回転角度を小さくする）ことができる。例えばステップＴ１の後にＩＱ１：ＩＱ２＝１：１に設定すると回転子ＲＴＲのＳ極は第１極ＭＰ１と第３極ＭＰ３の中間に移動する。同様なステップをＴ２、Ｔ３、Ｔ４の後にも設ければ、８ステップで１回転することになる。このようなマイクロステップ駆動においても駆動電流ＩＱ１と駆動電流ＩＱ２を周期的に変化させることは１相駆動と同様である。図１０に示すように駆動電流ＩＱ１と駆動電流ＩＱ２は４ステップで１周期の周期的な波形であり、駆動電流ＩＱ２の位相は駆動電流ＩＱ１の位相よりも９０度遅れている。マイクロステップ駆動においても同様に、駆動電流ＩＱ１と駆動電流ＩＱ２は所定のステップ数（上記の例では８ステップ）で１周期の周期的な波形であり、駆動電流ＩＱ２の位相は駆動電流ＩＱ１の位相よりも９０度遅れる。
【０１４１】
以上のように、本実施形態では第１のブリッジ回路１０が出力する第１の駆動電流ＩＱ１と第２のブリッジ回路１２が出力する第２の駆動電流ＩＱ２によりステッピングモーターを駆動する。
【０１４２】
そして、制御回路２０は、第１〜第Ｎの期間（図１０では第１〜第４のステップＴ１〜Ｔ４）でステッピングモーターが１回転する場合、第１〜第Ｎの期間の各期間の切り替わりにおいて第１の駆動電流ＩＱ１と第２の駆動電流ＩＱ２を変化させ、第１〜第Ｎの期間を１周期として第１の駆動電流ＩＱ１と第２の駆動電流ＩＱ２を周期的に変化させることでステッピングモーターを駆動制御する。
【０１４３】
このとき、図１の比較例で説明したように、第１のブリッジ回路１０と第２のブリッジ回路１２でスイッチングのタイミングがずれていると、ステッピングモーターの回転の滑らかさが低下する可能性がある。例えば、ステップの切り替わりにおいて駆動電流ＩＱ１、ＩＱ２の値が変化するが、第１のブリッジ回路１０と第２のブリッジ回路１２のスイッチングのタイミングのずれによって、その駆動電流ＩＱ１、ＩＱ２の変化のタイミングが若干ずれる可能性がある。そして、そのずれによって回転子ＲＴＲと極の間に予期せぬ力が生じ、回転子ＲＴＲの滑らかな回転が妨げられる可能性がある。
【０１４４】
この点、本実施形態では図２で上述したようにプリドライバーからブリッジ回路までの信号線のインピーダンスがチャンネル間で揃っているため、第１のブリッジ回路１０と第２のブリッジ回路１２でスイッチングのタイミングがほぼ同時になり、ステッピングモーターの回転が滑らかになると期待できる。
【０１４５】
１０．プリドライバー
次に、プリドライバーの詳細な回路構成について説明する。図１１に、ブリッジ回路のハイサイド側トランジスターを駆動するドライバー回路（図７のＰＲ１、ＰＲ３、ＰＲ５、ＰＲ７）の詳細な構成例を示す。
【０１４６】
図１１のドライバー回路は、レベルシフター部ＬＳＨとバッファー部ＤＲＨとを含む。レベルシフター部ＬＳＨは、Ｐ型のＭＯＳトランジスターＴＰＡ１、ＴＰＡ２と、Ｐ型のＤＭＯＳトランジスターＴＰＨＡ１、ＴＰＨＡ２と、Ｎ型のＤＭＯＳトランジスターＴＮＨＡ１、ＴＮＨＡ２と、を含む。バッファー部ＤＲＨは、Ｐ型のＭＯＳトランジスターＴＰＡ３〜ＴＰＡ５と、Ｎ型のＭＯＳトランジスターＴＮＡ１〜ＴＮＡ３と、を含む。
【０１４７】
レベルシフター部ＬＳＨは、制御回路２０からのロジック電源の制御信号ＩＮＨ、ＸＩＮＨを電源ＶＢＢの信号ＬＳＨＱにレベルシフトする。ロジック電源は例えば３．３Ｖである。制御信号ＸＩＮＨは制御信号ＩＮＨの論理反転信号である。信号ＬＳＨＱの電圧レベルはＶＢＢ（４２Ｖ）とＶＢＨ（３７Ｖ）であり、ローレベルのＶＢＨはバイアス電圧ＢＬＳＨを適切に設定することで実現されている。信号ＬＳＨＱのローレベルがＶＢＨ（３７Ｖ）であるためトランジスターＴＰＡ１、ＴＰＡ２は５Ｖの耐圧で良く、通常耐圧のＭＯＳトランジスターで構成される。トランジスターＴＰＨＡ１、ＴＰＨＡ２、ＴＮＨＡ１、ＴＨＮＡ２は高耐圧（４２Ｖ耐圧）のＤＭＯＳトランジスターで構成される。
【０１４８】
バッファー部ＤＲＨは、レベルシフター部ＬＳＨの出力信号ＬＳＨＱをバッファリングし、駆動信号ＤＧＨをブリッジ回路のハイサイド側トランジスターへ出力する。信号ＨＬＥＮは制御回路２０から供給されるイネーブル信号である。イネーブル信号ＨＬＥＮがイネーブル（ローレベル）の場合には、バッファー部ＤＲＨは信号ＬＳＨＱのバッファリングを行う。イネーブル信号ＨＬＥＮがディセーブル（ハイレベル）の場合には、バッファー部ＤＲＨは駆動信号ＤＧＨをハイレベルに固定する。このときブリッジ回路のハイサイド側（Ｐ型）トランジスターはオフになる。バッファー部ＤＲＨの電源はＶＢＢ（４２Ｖ）とＶＢＨ（３７Ｖ）であり、駆動信号ＤＧＨの電圧レベルはＶＢＢ（４２Ｖ）とＶＢＨ（３７Ｖ）である。トランジスターＴＰＡ３〜ＴＰＡ５、ＴＮＡ１〜ＴＮＡ３は５Ｖの耐圧で良いため、通常耐圧のＭＯＳトランジスターで構成される。
【０１４９】
図１２に、ブリッジ回路のローサイド側トランジスターを駆動するドライバー回路（図７のＰＲ２、ＰＲ４、ＰＲ６、ＰＲ８）の詳細な構成例を示す。
【０１５０】
図１２のドライバー回路は、レベルシフター部ＬＳＬとバッファー部ＤＲＬとを含む。レベルシフター部ＬＳＬは、Ｐ型のＭＯＳトランジスターＴＰＢ１、ＴＰＢ２と、Ｎ型のＭＯＳトランジスターＴＮＢ１、ＴＮＢ２と、を含む。バッファー部ＤＲＬは、Ｐ型のＭＯＳトランジスターＴＰＢ３〜ＴＰＢ６と、Ｎ型のＭＯＳトランジスターＴＮＢ３〜ＴＮＢ６と、を含む。
【０１５１】
レベルシフター部ＬＳＬは、制御回路２０からのロジック電源の制御信号ＩＮＬ、ＸＩＮＬを電源ＶＢＢの信号ＬＳＬＱにレベルシフトする。制御信号ＸＩＮＬは制御信号ＩＮＬの論理反転信号である。制御信号ＩＮＬ、ＸＩＮＬの電圧レベルはロジック電源（３．３Ｖ）とＶＳＳ（０Ｖ）であり、信号ＬＳＬＱの電圧レベルはＶＢＬ（５Ｖ）とＶＳＳ（０Ｖ）なので、トランジスターＴＰＢ１、ＴＰＢ２、ＴＮＢ１、ＴＮＢ２は通常耐圧のＭＯＳトランジスターで構成される。
【０１５２】
バッファー部ＤＲＬは、レベルシフター部ＬＳＬの出力信号ＬＳＬＱをバッファリングし、駆動信号ＤＧＬをブリッジ回路のローサイド側トランジスターへ出力する。信号ＬＨＥＮは制御回路２０から供給されるイネーブル信号である。イネーブル信号ＬＨＥＮがイネーブル（ハイレベル）の場合には、バッファー部ＤＲＬは信号ＬＳＬＱのバッファリングを行う。イネーブル信号ＬＨＥＮがディセーブル（ローレベル）の場合には、バッファー部ＤＲＬは駆動信号ＤＧＬをローレベルに固定する。このときブリッジ回路のローサイド側（Ｎ型）トランジスターはオフになる。バッファー部ＤＲＬの電源はＶＢＬ（５Ｖ）とＶＳＳ（０Ｖ）であり、駆動信号ＤＧＬの電圧レベルはＶＢＬ（５Ｖ）とＶＳＳ（０Ｖ）である。トランジスターＴＰＢ３〜ＴＰＢ６、ＴＮＢ３〜ＴＮＢ６は５Ｖの耐圧で良いため、通常耐圧のＭＯＳトランジスターで構成される。
【０１５３】
１１．電子機器
図１３に、本実施形態の集積回路装置２００（モータードライバー）が適用された電子機器の構成例を示す。電子機器は、処理部３００、記憶部３１０、操作部３２０、入出力部３３０、集積回路装置２００、これらの各部を接続するバス３４０、モーター２８０を含む。以下ではモーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説明するが、本実施形態はこれに限定されず、種々の電子機器に適用可能である。
【０１５４】
入出力部３３０は例えばＵＳＢコネクターや無線ＬＡＮ等のインターフェースで構成され、画像データや文書データが入力される。入力されたデータは、例えばＤＲＡＭ等の内部記憶装置である記憶部３１０に記憶される。操作部３２０により印刷指示を受け付けると、処理部３００は、記憶部３１０に記憶されたデータの印刷動作を開始する。処理部３００は、データの印刷レイアウトに合わせて集積回路装置２００（モータードライバー）に指示を送り、集積回路装置２００は、その指示に基づいてモーター２８０を回転させ、ヘッドの移動や紙送りを行う。
【０１５５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（駆動対象、期間、第１導電型、第２導電型等）と共に記載された用語（駆動対象、ステップ、Ｐ型、Ｎ型等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また集積回路装置の構成、動作及びレイアウト構成や、トランジスターやガード領域の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１５６】
２  ガード領域、４  ガード領域、１０  第１のブリッジ回路、
１２  第２のブリッジ回路、２０  制御回路、３０  第１の検出回路、
３２  第２の検出回路、３４，３５  Ｄ／Ａ変換回路、３６，３７  比較回路、
３８，３９  基準電圧生成回路、４０  第１のプリドライバー、
４２  第２のプリドライバー、５０  レジスター部、１００  モーター、
２００  集積回路装置、２８０  モーター、３００  処理部、３１０  記憶部、
３２０  操作部、３３０  入出力部、３４０  バス、
ＡＮＡＢ  アナログ回路の配置領域、ＢＳＢ  バイアス回路の配置領域、
Ｄ１〜Ｄ４  第１〜第４の方向、ＨＢ１  第１のブリッジ回路の配置領域、
ＨＢ２  第２のブリッジ回路の配置領域、ＩＱ１  第１の駆動電流、
ＩＱ２  第２の駆動電流、Ｌ１  基準線、ＬＯＧＢ  ロジック回路の配置領域、
ＭＢ１〜ＭＢ４  最上層の配線層、ＰＣＨＢ  駆動トランジスターの配置領域、
ＰＲ１〜ＰＲ４  第１〜第４のドライバー回路、
ＰＲ５〜ＰＲ８  第４〜第８のドライバー回路、
ＰＲＢ１  第１のプリドライバーの配置領域、
ＰＲＢ２  第２のプリドライバーの配置領域、
Ｑ１〜Ｑ４  第１〜第４のトランジスター、
Ｑ５〜Ｑ８  第５〜第８のトランジスター、
Ｒ１  第１の領域、Ｒ２  第２の領域、
Ｔ１〜Ｔ４  第１〜第４のステップ（第１〜第４の期間）、
ＷＨＳ１，ＷＨＳ２，ＷＬＳ１，ＷＬＳ２  信号線、
ＷＲＢ１  第１の配線領域、ＷＲＢ２  第２の配線領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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