(57)【特許請求の範囲】
【請求項１】
パワー半導体素子のスイッチング動作により電力変換動作を行い、かつ、直流部に接続されたコンデンサによって前記スイッチング動作のたびに前記直流部に共振現象が発生する電力変換器の制御装置であって、前記パワー半導体素子をスイッチングするための制御信号を生成する制御装置において、
前記パワー半導体素子を遮断するタイミングを、前記コンデンサの電圧の微分値がゼロまたは負である時としたことを特徴とする電力変換器の制御装置。
【請求項２】
請求項１に記載した電力変換器の制御装置において、
前記タイミングを、前記コンデンサの電圧の微分値が負であり、かつ、前記コンデンサの電圧の大きさが所定の設定値以下である時としたことを特徴とする電力変換器の制御装置。
【請求項３】
請求項１に記載した電力変換器の制御装置において、
前記タイミングを、前記コンデンサの電圧の微分値が負であり、かつ、前記コンデンサの電圧の大きさが所定の設定範囲内にある時としたことを特徴とする電力変換器の制御装置。
【請求項４】
パワー半導体素子のスイッチング動作により電力変換動作を行い、かつ、直流部に接続されたコンデンサによって前記スイッチング動作のたびに前記直流部に共振現象が発生する電力変換器の制御装置であって、前記パワー半導体素子をスイッチングするための制御信号を生成する制御装置において、
前記パワー半導体素子を遮断するタイミングを、前記コンデンサの電圧の大きさが所定の設定値以下である時としたことを特徴とする電力変換器の制御装置。
【請求項５】
請求項１〜４の何れか１項に記載したタイミング以外の時点で前記パワー半導体素子を遮断するべき指令が発生した場合に、前記タイミングが到来するまで、前記指令発生前の前記パワー半導体素子のスイッチ状態を維持することを特徴とする電力変換器の制御装置。 
【請求項６】
請求項２または４に記載した電力変換器の制御装置において、
前記設定値が、前記コンデンサに印加される直流電源電圧とほぼ等しいことを特徴とする電力変換器の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ等のパワー半導体素子を用いた電力変換器の制御装置に関し、詳しくは、パワー半導体素子の遮断時において素子に印加される過電圧を低減する技術に関するものである。
【背景技術】
【０００２】
図９は、パワー半導体素子としてＩＧＢＴを用いたインバータシステムの全体構成図である。図９において、Ｅｄはバッテリ等の直流電源、Ｃｄは直流電源Ｅｄと並列に接続されたコンデンサ、Ｌは直流電源ＥｄとコンデンサＣｄとの間の配線インダクタンス、１０は、環流ダイオードが逆並列に接続されたＩＧＢＴ １１〜１６からなるインバータ回路、ＬｓはコンデンサＣｄとインバータ回路１０との間の配線インダクタンス、１１ａはゲート駆動回路、２０はＩＧＢＴ １１〜１６をオンオフさせるための制御信号を生成する制御装置、Ｍはインバータ回路１０の負荷としてのモータである。
【０００３】
ここで、ゲート駆動回路については、煩雑になるのを避けるためにＩＧＢＴ １１に対応するゲート駆動回路１１ａのみを示してあるが、実際には、その他のＩＧＢＴ １２〜１６にもそれぞれゲート駆動回路が設けられている。
この種のインバータシステムは、例えば、特許文献１に記載されている。
【０００４】
図１０は、図９において、ＩＧＢＴが電流を遮断（ターンオフ）する際のコレクタ−エミッタ間電圧ＶＣＥ及びコレクタ電流ｉＣの波形の一例を示している。
なお、以下では、直流電源Ｅｄの電圧値をその参照符号と同じＥｄと表記し、同様に、配線インダクタンスＬのインダクタンス値をＬ、配線インダクタンスＬｓのインダクタンス値をＬｓ、コンデンサＣｄの容量値をＣｄとしてそれぞれ表記する。
【０００５】
図１０に示したように、ＩＧＢＴが時刻ｔ１において遮断されると、配線インダクタンスＬｓと遮断時の電流変化率ｄｉＣ／ｄｔとにより、数式１に示すサージ電圧ΔＶＣＥが発生する。
［数式１］
ΔＶＣＥ＝Ｌｓ・ｄｉＣ／ｄｔ
このため、システムの設計上、ＩＧＢＴには、上記サージ電圧ΔＶＣＥと直流電源電圧Ｅｄとを考慮して、（Ｅｄ＋ΔＶＣＥ）の最高到達値以上の耐圧が要求されることになる。
【０００６】
ここで、システムの小型化や低コスト化等のために、直流部のコンデンサＣｄとして低容量のものを使用した場合、インバータ回路１０内のＩＧＢＴが遮断されるたびに、配線インダクタンスＬとコンデンサＣｄとの間で、電圧設計上、無視できない数[ｋＨｚ]程度の共振現象が発生する。なお、コンデンサＣｄの容量が十分大きければ、共振周波数も低くなり、また、共振電圧が直流電圧に比べて十分小さくなるため、上記の共振現象は無視可能である。
【０００７】
図１１は、上述した共振現象の発生時にＩＧＢＴが遮断された場合の波形図であり、ΔＶＣｄは、共振によって直流電源電圧Ｅｄに重畳されるコンデンサ電圧ＶＣｄの変化分であり、以下では、このΔＶＣｄを共振重畳電圧という。
回路内の抵抗分を無視し、ＩＧＢＴが遮断される際の電流をＩｍａｘ（システムの最大電流）とすると、共振重畳電圧ΔＶＣｄの最大値ΔＶＣｄｍａｘは数式２となる。
［数式２］
ΔＶＣｄｍａｘ＝Ｉｍａｘ・√（Ｌ／Ｃｄ）
【０００８】
次に、図１２は、一例として、インバータ回路１０内のＩＧＢＴ １１，１４，１６がオンしている状態から、ＩＧＢＴ １１がオフした時の動作を示している。図示するように、ＩＧＢＴ １１のオフにより、回路電流ＩはコンデンサＣｄを充電すると共に、モータＭを流れていた電流はオン状態のＩＧＢＴ １４，１６からＩＧＢＴ １２の環流ダイオードを介して環流する。
【０００９】
図１３は、この時のコンデンサ電圧ＶＣｄの波形図である。図１３では、実際の回路動作に従い、抵抗分を考慮した減衰振動として電圧波形を表している。
図１３に示すように、コンデンサ電圧ＶＣｄの最高到達値は、直流電源電圧Ｅｄに、前述した共振による数式２の共振重畳電圧の最大値ΔＶＣｄｍａｘを加算した値となる。
【００１０】
次に、図１４は、インバータ回路１０にＩｍａｘ（システムの最大電流）が流れている時に、システム全体の動作を停止させる目的で全相のＩＧＢＴ １１〜１６をオフした時の動作説明図である。すなわち、図１４の上段では、図１２の上段と同様にＩＧＢＴ １１，１４，１６がオンしており、この状態から、図１４の下段に示す全相オフ状態に移行する。
【００１１】
この場合、コンデンサＣｄには、直流電源Ｅｄから充電電流Ｉｍａｘが流れると共に、モータＭからＩＧＢＴ １２，１３，１５の環流ダイオードを介して充電電流Ｉｍａｘが流れる。
従って、コンデンサ電圧ＶＣｄの波形は図１５のようになり、共振重畳電圧の最大値は、数式３に示すごとく、数式２の２倍の最高電圧となる。
［数式３］
２・ΔＶＣｄｍａｘ＝２・Ｉｍａｘ・√（Ｌ／Ｃｄ）
【００１２】
このため、オフしているＩＧＢＴには、最大で（Ｅｄ＋２・ΔＶＣｄｍａｘ）の電圧が印加されることになり、ＩＧＢＴに要求されるコレクタ−エミッタ間の静的な耐圧は、数式４となる。
［数式４］
ＶＣＥ＞Ｅｄ＋２・ΔＶＣｄｍａｘ
【００１３】
更に、図１２の上段に示したようにＩＧＢＴ １１，１４，１６がオンしている時に、図１１に示す共振電圧の頂点のタイミングでＩＧＢＴ１４及び／またはＩＧＢＴ １６が遮断されると、遮断されたＩＧＢＴに印加される電圧ＶＣＥは、最大で数式５となる。
［数式５］
ＶＣＥ＝Ｅｄ＋ΔＶＣｄｍａｘ＋Ｖｓｕｒｇｅ
この数式５において、Ｖｓｕｒｇｅは、ＩＧＢＴの遮断により発生したｄｉＣ／ｄｔと配線インダクタンスＬｓによって発生するサージ電圧（Ｌｓ・ｄｉＣ／ｄｔ）であり、図１０，図１１におけるΔＶＣＥに等しい。
つまり、上記の動作を考慮した場合にＩＧＢＴに要求されるコレクタ−エミッタ間の耐圧は、数式５の電圧値以上となる。
【００１４】
以上説明したように、ＩＧＢＴに要求される耐圧は、数式４及び数式５によって求められるＶＣＥのうち、高い方の電圧値以上となる。このように、高耐圧のパワー半導体素子は一般に高価であるため、電力変換器のコストを上昇させる原因となる。
【００１５】
ここで、パワー半導体素子の遮断時に発生するサージ電圧を低減するための従来技術が、特許文献２に記載されている。
図１６は、特許文献２に記載された従来技術の回路図である。図１６において、６１は直流電源、６２はコンデンサ、５１〜５６はインバータ回路を構成するＩＧＢＴ、５７〜５９，６３は電流センサ、３０は遮断信号生成回路、３１は遅延回路、３２は過電流検出回路、３３は上アーム遮断回路、３４は下アーム遮断回路、４０は制御部である。
【００１６】
この従来技術において、正常時に遮断信号生成回路３０から出力される上アーム遮断信号及び下アーム遮断信号は何れも「Ｈｉｇｈ」レベルであり、ＩＧＢＴ ５１〜５６は、制御部４０から出力される上アーム制御信号及び下アーム制御信号に従ってオンオフ制御されている。
いま、モータＭの巻線が二相間でショートしたとすると、電流センサ５９を介して過電流検出回路３１が動作し、下アーム遮断信号を「Ｌｏｗ」レベルにして下アームのＩＧＢＴ ５２，５４，５６を全て遮断する。また、下アームの遮断から遅延回路３２による一定の時間経過後に、上アーム遮断信号を「Ｌｏｗ」レベルにして上アームのＩＧＢＴ ５１，５３，５５を全て遮断する。
【００１７】
これらの上アーム及び下アームのＩＧＢＴの遮断時には、それぞれサージ電圧が発生することになるが、上アームと下アームとで遮断するタイミングがずれているため、サージ電圧が加算されることはなく、結果的に大きなサージ電圧の発生が回避されることになる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００６−１１５６４９号公報（図１等）
【特許文献２】特開２００８−１１８８３４号公報（段落[００２４]〜[００３０]、図１等）
【発明の概要】
【発明が解決しようとする課題】
【００１９】
図１６に示した従来技術によれば、上下アームのＩＧＢＴの同時遮断によるサージ電圧の加算を回避することはできるが、各アームのＩＧＢＴの遮断によるサージ電圧の低減までは考慮されていない。また、この従来技術では、遮断信号生成回路３０内に遅延回路３２を設ける必要があり、これが回路構成の簡略化やコスト低減の妨げとなっていた。
【００２０】
そこで、本発明の解決課題は、パワー半導体素子の遮断時に素子に印加される過電圧を簡単なアルゴリズムにより低減し、低耐圧かつ低コストのパワー半導体素子を使用可能とした電力変換器を実現することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、本発明は、パワー半導体素子がスイッチングするたびに電力変換器の直流部に共振現象が発生するシステムにおいて、パワー半導体素子を遮断するタイミングを、遮断後に発生する共振電圧を考慮したうえで、直流部に接続されたコンデンサの電圧の微分値、または、コンデンサ電圧の微分値及びコンデンサ電圧の大きさに基づいて決定するものである。
【００２２】
すなわち、請求項１に係る発明は、パワー半導体素子のスイッチング動作により電力変換動作を行い、かつ、直流部に接続されたコンデンサによって前記スイッチング動作のたびに前記直流部に共振現象が発生する電力変換器の制御装置であって、前記パワー半導体素子をスイッチングするための制御信号を生成する制御装置において、
前記パワー半導体素子を遮断するタイミングを、前記コンデンサの電圧の微分値がゼロまたは負である時としたことを特徴とする。
【００２３】
請求項２に係る発明は、請求項１に記載した電力変換器の制御装置において、前記タイミングを、前記コンデンサの電圧の微分値が負であり、かつ、前記コンデンサの電圧の大きさが所定の設定値以下である時としたことを特徴とする。
【００２４】
請求項３に係る発明は、請求項１に記載した電力変換器の制御装置において、前記タイミングを、前記コンデンサの電圧の微分値が負であり、かつ、前記コンデンサの電圧の大きさが所定の設定範囲内にある時としたことを特徴とする。
【００２５】
請求項４に係る発明は、パワー半導体素子のスイッチング動作により電力変換動作を行い、かつ、直流部に接続されたコンデンサによって前記スイッチング動作のたびに前記直流部に共振現象が発生する電力変換器の制御装置であって、前記パワー半導体素子をスイッチングするための制御信号を生成する制御装置において、
前記パワー半導体素子を遮断するタイミングを、前記コンデンサの電圧の大きさが所定の設定値以下である時としたことを特徴とする。
【００２６】
請求項５に係る発明は、請求項１〜４の何れか１項に記載したタイミング以外の時点で前記パワー半導体素子を遮断するべき指令が発生した場合に、前記タイミングが到来するまで、前記指令発生前の前記パワー半導体素子のスイッチ状態を維持することを特徴とする。
【００２７】
請求項６に係る発明は、請求項２または４に記載した電力変換器の制御装置において、前記設定値が、前記コンデンサに印加される直流電源電圧とほぼ等しいことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、直流部のコンデンサによる共振電圧の重畳や、共振電圧の頂上付近におけるパワー半導体素子の遮断を未然に防ぐことができ、パワー半導体素子に印加される電圧を軽減することができる。
このため、低耐圧かつ小容量のパワー半導体素子やコンデンサを使用することが可能になり、電力変換器全体の小型化、低コスト化を図ることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態が適用されるインバータシステムの構成図である。
【図２】遮断アルゴリズムの第１実施例を示すフローチャートである。
【図３】遮断アルゴリズムの第２実施例を示すフローチャートである。
【図４】遮断アルゴリズムの第３実施例を示すフローチャートである。
【図５】遮断アルゴリズムの第４実施例を示すフローチャートである。
【図６】遮断アルゴリズムの第１実施例が適用されるコンデンサ電圧の波形図である。
【図７】遮断アルゴリズムの第３実施例が適用されるコンデンサ電圧の波形図である。
【図８】遮断アルゴリズムの第３実施例における動作説明図である。
【図９】インバータシステムの全体構成図である。
【図１０】図９におけるＩＧＢＴ遮断時のコレクタ−エミッタ間電圧及びコレクタ電流の一例を示す波形図である。
【図１１】図９において、共振現象の発生時にＩＧＢＴが遮断された場合のコレクタ−エミッタ間電圧及びコレクタ電流の一例を示す波形図である。
【図１２】図９において、一部のＩＧＢＴが遮断された場合の動作説明図である。
【図１３】図９において、一部のＩＧＢＴが遮断された場合のコンデンサ電圧の波形図である。
【図１４】図９において、ＩＧＢＴが全相遮断された場合の動作説明図である。
【図１５】図９において、ＩＧＢＴが全相遮断された場合のコンデンサ電圧の波形図である。
【図１６】特許文献２に記載された従来技術の回路図である。
【発明を実施するための形態】
【００３１】
以下、図に沿って本発明の実施形態を説明する。
まず、図１は、本発明の実施形態が適用されるインバータシステムの全体構成図であり、図９と同一の部分には同一の参照符号を付して説明を省略し、以下では異なる部分を中心に説明する。
【００３２】
図１において、１７は直流電源Ｅｄの電圧を検出する電圧検出器、１８は直流部のコンデンサＣｄの電圧を検出する電圧検出器であり、これらの電圧検出器１７，１８による電圧検出値は制御装置２０Ａに入力されている。
この実施形態では、制御装置２０Ａが、ＩＧＢＴ １１〜１６を遮断するタイミングを遮断後に発生する共振電圧を考慮したうえで決定する。ここで、上記タイミングは、電圧検出器１７，１８による電圧検出値に基づいて所定の動作アルゴリズム（以下、遮断アルゴリズムという）により決定するものである。なお、直流電源Ｅｄの電圧検出値は、後述する設定値Ｅ１，Ｅ２の基準値となる。
【００３３】
図２〜図５は、上記遮断アルゴリズムをフローチャートにより示したものである。これらの遮断アルゴリズムは、電圧検出、微分演算、大小判断、遅延処理等、周知の動作からなっており、制御装置２０Ａがソフトウェアまたはハードウェアを用いて容易に実現可能である。
【００３４】
始めに、図２は遮断アルゴリズムの第１実施例を示している。
図２において、制御装置２０ＡによりＩＧＢＴに対する遮断指令が出力されると（ステップＳ１ ＹＥＳ）、図１の電圧検出器１８によりコンデンサ電圧ＶＣｄを検出し（ステップＳ２）、更に電圧ＶＣｄの微分値（ｄＶＣｄ／ｄｔ）を計算する（ステップＳ３）。なお、ＶＣｄの微分値を直接検出できる場合には、ステップＳ２は不要である。
【００３５】
次に、上記微分値（ｄＶＣｄ／ｄｔ）が０または負であるか否かを判断し、０または負であった場合（ステップＳ４ ＹＥＳ）は、ＩＧＢＴを遮断するように制御信号を生成し、所定のゲート駆動回路を介して遮断動作を実施する（ステップＳ５）。また、微分値（ｄＶＣｄ／ｄｔ）が正であった場合（ステップＳ４ ＮＯ）は、微分値が０または負になるまでステップＳ４の判断を繰り返す。言い換えれば、微分値が０または負になるまで、それ以前のＩＧＢＴのスイッチ状態を維持する。
【００３６】
図６は、第１実施例が適用されるコンデンサ電圧ＶＣｄの波形の一例を示している。
ここでは、コンデンサ電圧ＶＣｄが直流電源電圧Ｅｄに等しい状態で時刻ｔ１に所定のＩＧＢＴが遮断され、その後の時刻ｔ２で別のＩＧＢＴが遮断される場合を想定する。
図６の時刻ｔ１以後、コンデンサ電圧ＶＣｄは正の傾き(ｄＶＣｄ／ｄｔは正)で増加し、時刻ｔ２で傾きが０（ｄＶＣｄ／ｄｔは０）となる。時刻ｔ２は、時刻ｔ１から共振電圧の位相差π／２［ｒａｄ］を経過した時刻であり、時刻ｔ２以後のコンデンサ電圧ＶＣｄは数式６によって表される。
［数式６］
ＶＣｄ＝Ｅｄ＋ΔＶＣｄｍａｘ｛ｓｉｎθ＋ｓｉｎ（θ−π／２）｝
＝Ｅｄ＋√２・ΔＶＣｄｍａｘ｛ｓｉｎ（θ−π／４）｝
【００３７】
従って、図２のステップＳ４に示したように、コンデンサ電圧ＶＣｄの微分値(ｄＶＣｄ／ｄｔ)が０または負になったときにＩＧＢＴを遮断した場合、コンデンサ電圧ＶＣｄの最高到達値は、Ｅｄ＋√２・ΔＶＣｄｍａｘとなる。
また、ＩＧＢＴの遮断によってコレクタ−エミッタ間に発生するサージ電圧ＶＣＥは、時刻ｔ２で最大となり、数式７によって表される。
［数式７］
ＶＣＥ＝Ｅｄ＋ΔＶＣｄｍａｘ＋Ｖｓｕｒｇｅ
【００３８】
次に、図３は、遮断アルゴリズムの第２実施例を示している。
図３において、ステップＳ３の後に、コンデンサ電圧ＶＣｄの微分値（ｄＶＣｄ／ｄｔ）が負であった場合（ステップＳ４ａ ＹＥＳ）は、電圧ＶＣｄの大きさが第１の設定値Ｅ１以下であるか否かを判断する（ステップＳ６）。
【００３９】
そして、電圧ＶＣｄの大きさが設定値Ｅ１以下である場合（ステップＳ６ ＹＥＳ）には、ＩＧＢＴを遮断するための制御信号を生成し、前記同様に遮断動作を実施する（ステップＳ５）。また、電圧ＶＣｄの微分値（ｄＶＣｄ／ｄｔ）が０または正である場合（ステップＳ４ａ ＮＯ）、及び、電圧ＶＣｄの大きさが設定値Ｅ１を超える場合（ステップＳ６ ＮＯ）には、微分値（ｄＶＣｄ／ｄｔ）が負になるまで、それ以前のＩＧＢＴのスイッチ状態を維持する。
【００４０】
この第２実施例において、第１の設定値Ｅ１をほぼ直流電源電圧Ｅｄに等しくすると、前述した図６から類推できるように、最初に所定のＩＧＢＴを遮断した第１の時刻（図６の時刻ｔ１に相当する）からコンデンサ電圧ＶＣｄが増加してその微分値（ｄＶＣｄ／ｄｔ）がやがて０になり、その後に電圧ＶＣｄが減少することにより微分値（ｄＶＣｄ／ｄｔ）が負になってＶＣｄが第１の設定値Ｅ１以下になる第２の時刻（図３のステップＳ６がＹＥＳとなる時刻）は、上記第１の時刻から共振電圧の位相差３π／２［ｒａｄ］を経過した時刻である。
すなわち、第２の時刻以後のコンデンサ電圧ＶＣｄは数式８によって表される。
［数式８］
ＶＣｄ＝Ｅｄ＋ΔＶＣｄｍａｘ｛ｓｉｎθ＋ｓｉｎ（θ−３π／２）｝
＝Ｅｄ＋√２・ΔＶＣｄｍａｘ｛ｓｉｎ（θ−３π／４）｝
【００４１】
従って、図３のステップＳ６に示したように、コンデンサ電圧ＶＣｄが第１の設定値Ｅ１以下になったときにＩＧＢＴを遮断した場合、コンデンサ電圧ＶＣｄの最高到達値は、Ｅｄ＋√２・ΔＶＣｄｍａｘとなる。
また、ＩＧＢＴの遮断によってコレクタ−エミッタ間に発生するサージ電圧ＶＣＥは、ＶＣｄ＝Ｅｄの時に最大となり、数式９によって表される。
［数式９］
ＶＣＥ＝Ｅｄ＋Ｖｓｕｒｇｅ
【００４２】
次いで、図４は、遮断アルゴリズムの第３実施例を示している。
図４において、ステップＳ３の後に、コンデンサ電圧ＶＣｄの微分値（ｄＶＣｄ／ｄｔ）が負であった場合（ステップＳ４ａ ＹＥＳ）は、電圧ＶＣｄの大きさが第２の設定値Ｅ２以上で第１の設定値Ｅ１以下の範囲、つまり所定の設定範囲内にあるか否かを判断する（ステップＳ７）。
【００４３】
そして、電圧ＶＣｄの大きさが設定範囲内である場合（ステップＳ７ ＹＥＳ）には、ＩＧＢＴを遮断するための制御信号を生成し、前記同様に遮断動作を実施する（ステップＳ５）。また、電圧ＶＣｄの微分値（ｄＶＣｄ／ｄｔ）が０または正である場合（ステップＳ４ａ ＮＯ）、及び、電圧ＶＣｄの大きさが設定範囲外である場合（ステップＳ７ ＮＯ）には、微分値（ｄＶＣｄ／ｄｔ）が負になるまで、それ以前のＩＧＢＴのスイッチ状態を維持する。
ここでは、第１，第２の設定値Ｅ１，Ｅ１による設定範囲が直流電源電圧Ｅｄ付近であるものとして説明を続ける。
【００４４】
図７は、この第３実施例が適用されるコンデンサ電圧ＶＣｄの波形の一例を示している。
図７において、最初に所定のＩＧＢＴを遮断した時刻ｔ１からコンデンサ電圧ＶＣｄが増加してその微分値（ｄＶＣｄ／ｄｔ）がやがて０になり、その後に電圧ＶＣｄの減少により微分値（ｄＶＣｄ／ｄｔ）が負になってＶＣｄが上記設定範囲内（直流電源電圧Ｅｄ付近）となる時刻ｔ２（図４のステップＳ７がＹＥＳとなる時刻）は、時刻ｔ１から共振電圧の位相差π［ｒａｄ］を経過した時刻である。
このため、図４のステップＳ７に示したように、コンデンサ電圧ＶＣｄが上記設定範囲内となったときにＩＧＢＴを遮断した場合、コンデンサ電圧ＶＣｄの最高到達値は、共振重畳電圧の最大値ΔＶＣｄｍａｘを直流電源電圧Ｅｄに加算したものとなり、数式１０によって表される。
［数式１０］
ＶＣｄ＝Ｅｄ＋ΔＶＣｄｍａｘ
【００４５】
また、ＩＧＢＴの遮断によってコレクタ−エミッタ間に発生するサージ電圧ＶＣＥは、ＶＣｄ＝Ｅｄの時に最大となり、数式１１によって表される。
［数式１１］
ＶＣＥ＝Ｅｄ＋Ｖｓｕｒｇｅ
【００４６】
なお、図８は、第３実施例の動作を説明するためのものであり、図８の上段に示すようにＩＧＢＴ １１，１４，１６がオンしている時に、前記時刻ｔ１でＩＧＢＴ １１が遮断され（図８の中段）、その後、前記時刻ｔ２でＩＧＢＴ １４，１６が遮断される（図８の下段）ときの電流経路を示している。
【００４７】
次に、図５は、遮断アルゴリズムの第４実施例を示している。
図５において、ステップＳ２によりコンデンサ電圧ＶＣｄを検出し、その後、電圧ＶＣｄの大きさが第１の設定値Ｅ１以下であるか否かを判断する（ステップＳ６）。電圧ＶＣｄの大きさが設定値Ｅ１以下である場合（ステップＳ６ ＹＥＳ）には、ＩＧＢＴを遮断するための制御信号を生成し、前記同様に遮断動作を実施する（ステップＳ５）。また、電圧ＶＣｄの大きさが設定値Ｅ１を超える場合（ステップＳ６ ＮＯ）には、設定値Ｅ１以下になるまで、それ以前のＩＧＢＴのスイッチ状態を維持する。
【００４８】
この第４実施例において、第１の設定値Ｅ１をほぼ直流電源電圧Ｅｄに等しくすると、最初に所定のＩＧＢＴを遮断した第１の時刻（図６，図７の時刻ｔ１に相当する）からコンデンサ電圧ＶＣｄが増加、減少を繰り返して第１の設定値Ｅ１以下になる第２の時刻（図５のステップＳ６がＹＥＳとなる時刻）は、上記第１の時刻から共振電圧の位相差２π［ｒａｄ］を経過した時刻である（なお、位相差π［ｒａｄ］の時刻でもＶＣｄが設定値Ｅ１以下になり得るが、この場合は前述した第２実施例により対応可能である）。
すなわち、第２の時刻以後のコンデンサ電圧ＶＣｄは数式１２によって表される。
［数式１２］
ＶＣｄ＝Ｅｄ＋ΔＶＣｄｍａｘ（ｓｉｎθ＋ｓｉｎ（θ−２π））
＝Ｅｄ＋２・ΔＶＣｄｍａｘ
【００４９】
従って、図５のステップＳ６に示したように、コンデンサ電圧ＶＣｄが第１の設定値Ｅ１以下になったときにＩＧＢＴを遮断した場合、コンデンサ電圧ＶＣｄの最高到達値は、Ｅｄ＋２・ΔＶＣｄｍａｘとなる。
また、ＩＧＢＴの遮断によってコレクタ−エミッタ間に発生するサージ電圧ＶＣＥは、ＶＣｄ＝Ｅｄの時に最大となり、数式１３によって表される。
［数式１３］
ＶＣＥ＝Ｅｄ＋Ｖｓｕｒｇｅ
【００５０】
ここで、図１１，図１５等により説明した従来技術と、上述の第１実施例〜第４実施例とによるコンデンサ電圧ＶＣｄとＩＧＢＴのコレクタ−エミッタ間電圧ＶＣＥの理論上の最高到達値を、表１に示す。なお、従来技術の各電圧の最高到達値については既に説明した通りである。
【表１】
0006337667.tif 000002
【００５１】
また、表１において、ΔＶＣｄｍａｘとＶｓｕｒｇｅとの大小関係により、従来技術に対する各実施例による電圧低減効果が異なる。この電圧低減効果の有無を表２に示す。
【表２】
0006337667.tif 000003
【００５２】
表１，表２によれば、ＩＧＢＴのコレクタ−エミッタ間電圧ＶＣＥの最高到達値は第２〜第４実施例が従来技術より低く、コンデンサ電圧ＶＣｄは第１〜第３実施例が従来技術より低くなっており、第１〜第４実施例による電圧低減効果は従来技術よりも概ね良好である。
このため、ＩＧＢＴ及び直流部のコンデンサの低耐圧化による小型化、低価格化を期待することができる。
【００５３】
なお、以上の説明は、インバータ回路１０を構成するＩＧＢＴを全相遮断する場合を想定したものであるが、本発明は、全相遮断でなく、ある一つのＩＧＢＴを遮断する場合にも適用可能である。
また、本発明は、ＩＧＢＴ以外のパワー半導体素子を用いた電力変換器にも適用することができる。
【符号の説明】
【００５４】
Ｅｄ：直流電源
Ｃｄ：コンデンサ
Ｌ，Ｌｓ：配線インダクタンス
１０：インバータ回路
１１〜１６：ＩＧＢＴ 
１１ａ：ゲート駆動回路
１７，１８：電圧検出器
２０Ａ：制御装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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