(57)【特許請求の範囲】
【請求項１】
２次元マトリックス状に配列された複数の単位画素を有し、前記単位画素の各々が少なくとも第１の画素および第２の画素を備える撮像素子を有し、前記撮像素子に結像した光学像に応じた画像を得る撮像装置であって、
前記撮像素子を第１の露光時間で露光して前記画像を得る際、前記第１の画素について前記第１の露光時間よりも短い第２の露光時間で露光と電荷読み出しとを繰り返して行い、前記第２の画素について前記第１の露光時間で露光した後に電荷読み出しを行う第１の制御手段と、
前記第１の画素から読み出された電荷に応じた画像を表示用画像として表示部に表示し、さらに、前記第１の画素から読み出された電荷に応じた画像と前記第２の画素から読み出された電荷に応じた画像とを合成処理して合成画像とし、当該合成画像を記録用画像として記録媒体に記録する第２の制御手段と、
を有することを特徴とする撮像装置。
【請求項２】
前記第２の制御手段は、さらに、前記第２の画素から読み出された電荷に応じた画像を記録用画像として記録媒体に記録することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第２の制御手段は、前記第１の画素から電荷が読み出される都度、当該電荷に応じた画像を加算処理して前記表示用画像とすることを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
前記第２の制御手段は、前記合成処理を行う際に、前記第１の画素から読み出された電荷に応じた画像についてノイズ低減処理を行うことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項５】
前記第２の制御手段は、前記合成処理を行う際に、前記第１の画素から読み出された電荷に応じた画像と前記第２の画素から読み出された電荷に応じた画像の各々についてノイズ低減処理を行い、前記第１の画素から読み出された電荷に応じた画像については前記第２の画素から読み出された電荷に応じた画像によりもそのノイズ低減の度合を大きくすることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項６】
前記撮像素子には前記第１の画素および前記第２の画素の各々から電荷を読み出す際に増幅を行うアンプ部が備えられており、
前記第１の制御手段は、前記第１の画素において電荷の蓄積が行われている際には、前記アンプ部を駆動するための電源電圧を、前記第２の画素から電荷を読み出す際の電源電圧よりも低くすることを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項７】
２次元マトリックス状に配列された複数の単位画素を有し、前記単位画素の各々が少なくとも第１の画素および第２の画素を備える撮像素子を有し、前記撮像素子に結像した光学像に応じた画像を得る撮像装置の制御方法であって、
前記撮像素子を第１の露光時間で露光して前記画像を得る際、前記第１の画素について前記第１の露光時間よりも短い第２の露光時間で露光と電荷読み出しとを繰り返して行い、前記第２の画素について前記第１の露光時間で露光した後に電荷読み出しを行う第１の制御ステップと、
前記第１の画素から読み出された電荷に応じた画像を表示用画像として表示部に表示し、さらに、前記第１の画素から読み出された電荷に応じた画像と前記第２の画素から読み出された電荷に応じた画像とを合成処理して合成画像とし、当該合成画像を記録用画像として記録媒体に記録する第２の制御ステップと、
を有することを特徴とする制御方法。
【請求項８】
２次元マトリックス状に配列された複数の単位画素を有し、前記単位画素の各々が少なくとも第１の画素および第２の画素を備える撮像素子を有し、前記撮像素子に結像した光学像に応じた画像を得る撮像装置で用いられる制御プログラムであって、
前記撮像装置が備えるコンピュータに、
前記撮像素子を第１の露光時間で露光して前記画像を得る際、前記第１の画素について前記第１の露光時間よりも短い第２の露光時間で露光と電荷読み出しとを繰り返して行い、前記第２の画素について前記第１の露光時間で露光した後に電荷読み出しを行う第１の制御ステップと、
前記第１の画素から読み出された電荷に応じた画像を表示用画像として表示部に表示し、さらに、前記第１の画素から読み出された電荷に応じた画像と前記第２の画素から読み出された電荷に応じた画像とを合成処理して合成画像とし、当該合成画像を記録用画像として記録媒体に記録する第２の制御ステップと、
を実行させることを特徴とする制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳイメージセンサなどの撮像素子を用いた撮像装置、その制御方法、および制御プログラムに関し、特に、長時間に亘る静止画の撮影中における露光状態の確認を行うことのできる撮像装置に関する。
【背景技術】
【０００２】
一般に、撮像装置の一つとしてＣＣＤ又はＭＯＳイメージセンサなどの撮像素子を備えるデジタル一眼レフカメラが知られている。デジタル一眼レフカメラにおいては、撮影によって得られた画像を確認するとともに、被写体の露光状態を確認するためのライブビュー機能が備えられている。
【０００３】
ところで、天体撮影などのような長秒露光撮影において、その露光状態を確認するため、電荷読み出しが破壊読出しの撮像素子においてその特定の画素について所定時間間隔で露光期間中に読み出しを行って、順次加算して画像を表示するようにしたものがある（特許文献１参照）。
【０００４】
さらに、撮像素子の一部の画素について所定時間間隔で露光動作中に読み出しを行うようにしたものがあり、ここでは、特定の画素のみについて読み出すことに起因するノイズによる画像の悪化を防止するため、読み出しの都度、画素を変更して画像を表示するようにしている（特許文献２参照）。
【０００５】
一方、焦点検出の手法として、例えば、撮像素子の画素毎にマイクロレンズ（ＭＬ）を配置して所謂瞳分割によって焦点検出を行う手法が知られている（特許文献３参照）。この手法では、画素の各々は複数の光電変換部を備えて、複数の光電変換部がマイクロレンズを介して撮影レンズにおける瞳の異なる領域を受光する。そして、複数の光電変換部の出力における像ズレ量に応じて焦点検出を行う。なお、複数の光電変換部の出力信号を加算すれば撮影画像を得ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１１７３９６号公報
【特許文献２】特開２００９−５１７３号公報
【特許文献３】特開昭５８−２４１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、特許文献１又は２に記載の撮像装置においては、露光状態を確認するために、特定の画素について読み出しを行っているので、つまり、画素を間引いて読み出しを行っているので、撮像素子が備える全ての画素に関して、その一部について情報が欠落することになる。
【０００８】
言い換えると、夜空において天体撮影を行う場合などにおいては、特定の画素のみの読み出しを行って露光状態を確認するための画像を得ると、当該画像に星が存在しないことがある。このような場合、画像に星が存在しないので露光状態を確認することが困難である。
【０００９】
そこで、本発明の目的は、消費電力が増大することなく、天体撮影のような長秒露光時においても確実に露光状態を確認することができる撮像装置、その制御方法、および制御プログラムを提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明による撮像装置は、２次元マトリックス状に配列された複数の単位画素を有し、前記単位画素の各々が少なくとも第１の画素および第２の画素を備える撮像素子を有し、前記撮像素子に結像した光学像に応じた画像を得る撮像装置であって、前記撮像素子を第１の露光時間で露光して前記画像を得る際、前記第１の画素について前記第１の露光時間よりも短い第２の露光時間で露光と電荷読み出しとを繰り返して行い、前記第２の画素について前記第１の露光時間で露光した後に電荷読み出しを行う第１の制御手段と、前記第１の画素から読み出された電荷に応じた画像を表示用画像として表示部に表示し、さらに、前記第１の画素から読み出された電荷に応じた画像と前記第２の画素から読み出された電荷に応じた画像とを合成処理して合成画像とし、当該合成画像を記録用画像として記録媒体に記録する第２の制御手段と、を有することを特徴とする。
【００１１】
本発明による制御方法は、２次元マトリックス状に配列された複数の単位画素を有し、前記単位画素の各々が少なくとも第１の画素および第２の画素を備える撮像素子を有し、前記撮像素子に結像した光学像に応じた画像を得る撮像装置の制御方法であって、前記撮像素子を第１の露光時間で露光して前記画像を得る際、前記第１の画素について前記第１の露光時間よりも短い第２の露光時間で露光と電荷読み出しとを繰り返して行い、前記第２の画素について前記第１の露光時間で露光した後に電荷読み出しを行う第１の制御ステップと、前記第１の画素から読み出された電荷に応じた画像を表示用画像として表示部に表示し、さらに、前記第１の画素から読み出された電荷に応じた画像と前記第２の画素から読み出された電荷に応じた画像とを合成処理して合成画像とし、当該合成画像を記録用画像として記録媒体に記録する第２の制御ステップと、を有することを特徴とする。
【００１２】
本発明による制御プログラムは、２次元マトリックス状に配列された複数の単位画素を有し、前記単位画素の各々が少なくとも第１の画素および第２の画素を備える撮像素子を有し、前記撮像素子に結像した光学像に応じた画像を得る撮像装置で用いられる制御プログラムであって、前記撮像装置が備えるコンピュータに、前記撮像素子を第１の露光時間で露光して前記画像を得る際、前記第１の画素について前記第１の露光時間よりも短い第２の露光時間で露光と電荷読み出しとを繰り返して行い、前記第２の画素について前記第１の露光時間で露光した後に電荷読み出しを行う第１の制御ステップと、前記第１の画素から読み出された電荷に応じた画像を表示用画像として表示部に表示し、さらに、前記第１の画素から読み出された電荷に応じた画像と前記第２の画素から読み出された電荷に応じた画像とを合成処理して合成画像とし、当該合成画像を記録用画像として記録媒体に記録する第２の制御ステップと、を実行させることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ユーザは天体撮影のような長秒露光時においても確実に露光状態を確認することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による撮像装置の一例についてその構成を示すブロック図である。
【図２】図１に示す撮像部に備えられた撮像素子の画素配列の一例を部分的に示す図である。
【図３】図１に示す撮像部に備えられた撮像素子が有する画素の一例についてその回路構成を示す図である。
【図４】図１に示す撮像部に備えられた撮像素子の一例についてその構成を示すブロック図である。
【図５】図４に示す読み出し回路について分割画素の１列分における回路構成の一例を説明するための図である。
【図６】図１に示す撮像部に備えられた撮像素子についてその動作の一例を説明するためのタイミングチャートである。
【図７】図１に示すカメラにおける長秒露光の際の画像表示および記録を説明するための図である。
【図８】図７に示す表示用動作における１行目および２行目の画素の電荷蓄積を説明するための図である。
【図９】図７に示す記録用動作における１行目および２行目の画素の電荷蓄積を説明するための図である。
【図１０】図１に示す撮像部に備えられた撮像素子の画素配列の他の例を部分的に示す図である。
【図１１】本発明の第２の実施形態によるカメラにおいて撮像部に備えられた撮像素子の一例についてその構成を示すブロック図である。
【図１２】本発明の第２の実施形態によるカメラにおける表示用動作の際に用いる分割画素を説明するための図であり、（ａ）は第１の例を示す図、（ｂ）は第２の例を示す図、（ｃ）は第３の例を示す図である。
【図１３】本発明の第３の実施形態によるカメラの一例についてその構成を示すブロック図である。
【図１４】図１３に示す撮像部に備えられた撮像素子が有する読み出し回路について分割画素の１列分における回路構成の一例を説明するための図である。
【図１５】図１３に示すカメラにおける長秒露光の際の画像表示および記録と消費電力低減動作とを説明するための図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施の形態による撮像装置の一例について図面を参照して説明する。
【００１６】
［第１の実施形態］
図１は、本発明の第１の実施形態による撮像装置の一例についてその構成を示すブロック図である。
【００１７】
図示の撮像装置は、例えば、デジタルカメラ（以下単にカメラと呼ぶ）１００であり、撮像部１０１を有している。撮像部１０１は、ＭＯＳイメージセンサなどの撮像素子を有し、撮影レンズユニット（以下単に撮影レンズ）を介して結像した光学像に応じたアナログ画像信号を出力する。
【００１８】
ＡＦＥ（アナログフロントエンド）１０２は、撮像部１０１の出力であるアナログ画像信号を増幅するとともに、黒レベルの調整（ＯＢクランプ）などを行う信号処理回路である。ＡＦＥ１０２は、タイミング発生回路１１０からＯＢクランプタイミングおよびＯＢクランプ目標レベルなどを受けてアナログ画像信号に対して信号処理を行う。そして、ＡＦＥ１０２は、信号処理の後、アナログ画像信号をＡ／Ｄ変換してデジタル画像信号とする。
【００１９】
ＤＦＥ（デジタルフロントエンド）１０３は、タイミング発生回路１１０の出力であるタイミング信号に応じて、ＡＦＥ１０２の出力であるデジタル画像信号に対して補正処理および画素の並び替えなどのデジタル処理を行う。画像処理装置１０５は、ＤＦＥ１０３の出力であるデジタル画像信号を受けて、当該デジタル画像信号に対して現像処理などの画像処理を行って画像データを生成する。そして、画像処理装置１０５は画像データに応じた画像を表示回路（表示部）１０８に表示する。さらに、画像処理装置１０５は、制御回路１０６の制御下で画像データを記録媒体１０９に記録する記録処理を行う。
【００２０】
制御回路１０６は、カメラ１００全体の制御を司り、例えば、操作部１０７からの指示を受けてタイミング発生回路１１０を制御する。
【００２１】
上述の記録媒体１０９として、例えば、コンパクトフラッシュ（登録商標）メモリが用いられる。メモリ回路１０４は、画像処理装置１０５が現像処理を行う際の作業用メモリとして用いられる。さらには、メモリ回路１０４は撮影が連続して行われた結果、画像処理装置１０５による現像処理が合わない場合にバッファーメモリとして用いられる。
【００２２】
操作部１０７は、ユーザによって操作され、カメラ１００を起動させるための電源スイッチを有している。さらに、操作部１０７は測光処理および測距処理などの撮影準備動作開始を指示するとともに、ミラーおよびシャッターを駆動して撮像部１０１から読み出した画像信号を処理して記録媒体１０９に書き込む一連の撮像動作の開始を指示するシャッタースイッチなどを有している。
【００２３】
図２は、図１に示す撮像部１０１に備えられた撮像素子の画素配列の一例を部分的に示す図である。
【００２４】
なお、図２においては、４行×４列の画素が示されているが、実際には、撮像素子は、例えば、数千行×数千列の画素を有している。
【００２５】
撮像素子は、複数の画素を有しており、画素の各々には光電変換部（ＰＤ）が備えられている。ＰＤ上には選択的にＲ（赤）、Ｇ（緑）、およびＢ（青）の波長帯域を透過するカラーフィルタが設けられて、画素はＲ画素、Ｇ画素、およびＢ画素のいずれかとなる。
【００２６】
上記のＲ画素、Ｇ画素、およびＢ画素はベイヤー配列され、さらに、画素毎に１つのマイクロレンズ（ＭＬ）が配置されている。画素の各々は図２に示すように水平方向に２分割されている。ここでは、図中左側の画素をＡ画素（第１の画素）、右側の画素をＢ画素（第２の画素）と呼ぶ。
【００２７】
図３は、図１に示す撮像部１０１に備えられた撮像素子が有する画素（単位画素）の回路構成の一例を示す図である。
【００２８】
撮像素子は複数の画素（以下単位画素ともいう）３０を有しており、単位画素３０は、図示のように、２分割されている。つまり、単位画素３０は２つの分割画素３０ａおよび３０ｂを有している。そして、これら分割画素３０ａおよび３０ｂの構成は同一である。
【００２９】
なお、ここでは、単位画素の分割数を２としたが、分割数は２に限らない。さらには、図示のように水平方向に分割だけではなく、垂直方向に分割するようにしてもよい。
【００３０】
分割画素３０ａおよび３０ｂの構成は同一であるので、ここでは分割画素３０ａに注目して説明する。
【００３１】
分割画素３０ａは、光電変換部（ＰＤ）３０１を有しており、ＰＤ３０１は撮影レンズによって結像した光学像に応じた電荷を発生して当該電荷を蓄積する。転送スイッチ３０２は、例えば、ＭＯＳトランジスタであり、転送スイッチ３０２のオンによってＰＤ３０１に蓄積された信号電荷は転送スイッチ３０２を介してフローティングデフュージョン（ＦＤ）３０４に転送されて、ここで信号電荷が電圧に変換される。そして、ソースフォロワアンプ３０５はＦＤ３０４の電圧に応じた電圧信号を出力する。
【００３２】
選択スイッチ３０６は一行分の画素について一括して垂直出力線（垂直信号線ともいう）３０７に画素出力（電圧信号）を出力する。リセットスイッチ３０３はＦＤ３０４の電位をリセットするとともに、転送スイッチ３０２を介してＰＤ３０１の電位をＶＤＤにリセットする。
【００３３】
図４は、図１に示す撮像部１０１に備えられた撮像素子の一例についてその構成を示すブロック図である。なお、図４においては、説明の便宜上４×３画素分が示されている。
【００３４】
図示の撮像素子は、画素領域４０８を有しており、画素領域４０８には単位画素４０９が２次元マトリックス状に配列されている。単位画素４０９の構成は、図３に示す単位画素３０と同様であり、図示の例では、単位画素４０９は２つの分割画素４１０−Ａおよび４１０−Ｂを有している。
【００３５】
図示のように、垂直信号線４１１の各々には定電流源４０７が接続され、読み出し回路４０２には垂直信号線４１１上の画素出力が入力される。そして、読み出し回路４０２は画素出力中の画素信号を、ｎチャネルＭＯＳトランジスタ４０３を介して差動増幅器４０５に出力するとともに、画素出力中のノイズ信号を、ｎチャネルＭＯＳトランジスタ４０４を介して差動増幅器４０５に出力する。
【００３６】
水平シフトレジスタ４０６は、トランジスタ４０３および４０４をオン／オフ制御する。これによって、差動増幅器４０５は画素信号とノイズ信号との差分を示す差分信号を出力する。
【００３７】
ここで、図３に示す転送ＭＯＳトランジスタ３０２のゲートは第１の行選択線Ｐｔｘ（ｘ）に接続される。ここで、第１の行選択線Ｐｔｘ（ｘ）は行毎に２本ある。そして、１行目において、分割画素４１０−Ａの転送ＭＯＳトランジスタ３０２のゲートに接続される第１の行選択線をＰｔｘ（１−Ａ）とし、分割画素４１０−Ｂの転送ＭＯＳトランジスタ３０２のゲートに接続される第１の行選択線をＰｔｘ（１−Ｂ）とする。
【００３８】
同様にして、２行目において、分割画素４１０−Ａの転送ＭＯＳトランジスタ３０２のゲートに接続される第１の行選択線をＰｔｘ（２−Ａ）とし、分割画素４１０−Ｂの転送ＭＯＳトランジスタ３０２のゲートに接続される第１の行選択線をＰｔｘ（２−Ｂ）とする。
【００３９】
また、３行目において、分割画素４１０−Ａの転送ＭＯＳトランジスタ３０２のゲートに接続される第１の行選択線をＰｔｘ（３−Ａ）とし、分割画素４１０−Ｂの転送ＭＯＳトランジスタ３０２のゲートに接続される第１の行選択線をＰｔｘ（３−Ｂ）とする。
【００４０】
図３に示すリセットＭＯＳトランジスタ３０３のゲートは第２の行選択線Ｐｒｅｓ（ｘ）接続される。ここで、第２の行選択線Ｐｒｅｓ（ｘ）は行毎に２本ある。そして、１行目において、分割画素４１０−ＡのリセットＭＯＳトランジスタ３０３のゲートに接続される第２の行選択線をＰｒｅｓ（１−Ａ）とし、分割画素４１０−ＢのリセットＭＯＳトランジスタ３０３のゲートに接続される第２の行選択線をＰｒｅｓ（１−Ｂ）とする。
【００４１】
同様にして、２行目において、分割画素４１０−ＡのリセットＭＯＳトランジスタ３０３のゲートに接続される第２の行選択線をＰｒｅｓ（２−Ａ）とし、分割画素４１０−ＢのリセットＭＯＳトランジスタ３０３のゲートに接続される第２の行選択線をＰｒｅｓ（２−Ｂ）とする。
【００４２】
また、３行目において、分割画素４１０−ＡのリセットＭＯＳトランジスタ３０３のゲートに接続される第２の行選択線をＰｒｅｓ（３−Ａ）とし、分割画素４１０−ＢのリセットＭＯＳトランジスタ３０３のゲートに接続される第２の行選択線をＰｒｅｓ（３−Ｂ）とする。
【００４３】
図３に示す選択ＭＯＳトランジスタ３０６のゲートは第３の行選択線Ｐｓｅｌ（ｘ）接続される。ここで、第３の行選択線Ｐｓｅｌ（ｘ）は行毎に２本ある。そして、１行目において、分割画素４１０−Ａの選択ＭＯＳトランジスタ３０６のゲートに接続される第３の行選択線をＰｓｅｌ（１−Ａ）とし、分割画素４１０−Ｂの選択ＭＯＳトランジスタ３０６のゲートに接続される第３の行選択線をＰｓｅｌ（１−Ｂ）とする。
【００４４】
同様にして、２行目において、分割画素４１０−Ａの選択ＭＯＳトランジスタ３０６のゲートに接続される第３の行選択線をＰｓｅｌ（２−Ａ）とし、分割画素４１０−Ｂの選択ＭＯＳトランジスタ３０６のゲートに接続される第３の行選択線をＰｓｅｌ（２−Ｂ）とする。
【００４５】
また、３行目において、分割画素４１０−Ａの選択ＭＯＳトランジスタ３０６のゲートに接続される第３の行選択線をＰｓｅｌ（３−Ａ）とし、分割画素４１０−Ｂの選択トＭＯＳトランジスタ３０６のゲートに接続される第３の行選択線をＰｓｅｌ（３−Ｂ）とする。
【００４６】
垂直シフトレジスタ４０１は、タイミング発生回路１１０の出力であるタイミング信号に応じて第１、第２、および第３の行選択線Ｐｔｘ（ｘ）、Ｐｒｅｓ（ｘ）、およびＰｓｅｌ（ｘ）を駆動する。つまり、垂直シフトレジスタ４０１は、第１、第２、および第３行選択線Ｐｔｘ（ｘ）、Ｐｒｅｓ（ｘ）、およびＰｓｅｌ（ｘ）にそれぞれ転送信号、リセット信号、および選択信号を出力して画素読み出し制御を行う。
【００４７】
同一の列において、分割画素は、図３に示す選択ＭＯＳトランジスタ３０６のソースが垂直信号線４１１（図３においては、垂直信号線３０７）に接続される。そして、前述のように、垂直信号線４１１には負荷手段として機能する定電流源４０７が接続される。
【００４８】
図５は、図４に示す読み出し回路４０２について分割画素の１列分における回路構成の一例を説明するための図である。なお、図５において、破線で囲まれたブロック５０が一列の分割画素分存在する。
【００４９】
図４に示す垂直信号線４１１は端子Ｖｏｕｔに接続される。読み出し回路４０２は列アンプ５０１を有しており、列アンプ５０１の反転端子にはコンデンサＣ０を介して端子Ｖｏｕｔが接続される。また、列アンプ５０１の非反転端子には電圧ＶＣ０Ｒが印加される。
【００５０】
さらに、列アンプ５０１の出力端はＭＯＳトランジスタＴｒ１およびコンデンサＣｆの並列回路を介して反転端子に帰還される。そして、列アンプ５０１は垂直信号線４１１に読み出された画素出力を増幅して出力する。
【００５１】
列アンプ５０１の出力端はＭＯＳトランジスタＴｒ２およびＴｒ３に接続され、ＭＯＳトランジスタＴｒ２およびＴｒ３はそれぞれコンデンサＣｔｎおよびＣｔｓを介して接地されている。さらに、ＭＯＳトランジスタＴｒ２およびＴｒ３はそれぞれＭＯＳトランジスタＴｒ４およびＴｒ５に接続され、ＭＯＳトランジスタＴｒ４およびＴｒ５はそれぞれコンデンサＣｈｎおよびＣｈｓを介して接地されている。
【００５２】
また、ＭＯＳトランジスタＴｒ４およびＴｒ５にはそれぞれＭＯＳトランジスタＴｒ６およびＴｒ７が接続されるとともに、ＭＯＳトランジスタＴｒ４およびＴｒ５はそれぞれ出力アンプ５０２の入力端に接続されている。そして、出力アンプ５０２は画素信号とリセット信号との差分処理を行うとともに増幅処理を行って、出力信号を出力端子ＯＵＴに出力する。
【００５３】
図６は、図１に示す撮像部１０１に備えられた撮像素子についてその動作の一例を説明するためのタイミングチャートである。
【００５４】
信号電荷の読み出しに先立って、垂直シフトレジスタ４０１は第２の行選択線Ｐｒｅｓ（ｘ）をハイ（Ｈ）レベルとする。これによって、リセットＭＯＳトランジスタ３０３がオンしてリセット電源電圧（ＶＤＤ）にリセットされる。そして、第２の行選択線Ｐｒｅｓ（ｘ）がロー（Ｌ）レベルに復帰すると同時に、ＭＯＳトランジスタ（クランプスイッチ）Ｔｒ１のゲート端Ｐｃ０Ｒ（図５）がＨレベルになって、クランプスイッチＴｒ１がオンする。その後、垂直シフトレジスタ４０１は第３の行選択線Ｐｓｅｌ（ｘ）をＨレベルとする。
【００５５】
これによって、選択ＭＯＳトランジスタ３０６がオンして、リセットノイズが重畳されたリセット信号（ノイズ信号）が垂直信号線４１１に読み出される。そして、当該ノイズ信号がコンデンサ（クランプ容量）Ｃ０にクランプされる。
【００５６】
次に、クランプスイッチＴｒ１のゲート端Ｐｃ０ＲがＬレベルに復帰すると、ＭＯＳトランジスタ（ノイズ信号側転送スイッチ）Ｔｒ２のゲート端ＰｃｔｎがＨレベルとなる。これによって、コンデンサ（ノイズ保持容量）Ｃｔｎにリセット信号が保持される。
【００５７】
次に、ＭＯＳトランジスタ（画素信号側転送スイッチ）Ｔｒ３のゲート端ＰｃｔｓがＨベルとなった後、垂直シフトレジスタ４０１は第１の行選択線Ｐｔｘ（ｘ）をＨレベルとする。これによって、転送スイッチ３０２がオンしてＰＤ３０１の信号電荷がＦＤ３０４に転送される。そして、ソースフォロワアンプ３０５はＦＤ３０４の電圧に応じた電圧信号（画素信号）を、選択スイッチ３０６を介して垂直信号線４１１に出力する。
【００５８】
次に、第１の行選択線Ｐｔｘ（ｘ）がＬレベルに復帰すると、画素信号転送スイッチＴｒ３のゲート端ＰｃｔｓがＬレベルとなる。これによって、リセット信号からの変化分（つまり、画素信号）がコンデンサ（信号保持容量）Ｃｔｓに読み出される。ここまでの動作によって、１行目の分割画素のリセット信号および画素信号がそれぞれ信号保持容量ＣｔｎおよびＣｔｓに保持される。
【００５９】
その後、水平シフトレジスタ４０６は第１、第２、および第３のゲート信号Ｐｈ１、Ｐｈ２、およびＰｈ３（図５においては、ゲート信号Ｐｈとして一括して示されている）を順次Ｈレベルとして、ＭＯＳトランジスタ（水平転送スイッチ）Ｔｒ４およびＴｒ５のゲートを順次Ｈレベルとする。
【００６０】
これによって、信号保持容量ＣｔｎおよびＣｔｓに保持された信号は、順次コンデンサＣｈｎおよびＣｈｓに読み出されて、前述のように出力アンプ５０２において画素信号とリセット信号とが差分処理されて出力信号として出力端子ＯＵＴから出力される。
【００６１】
各列の信号電荷読み出しの合間において、水平リセット信号ＰｃｈｒｅｓがＨレベルとされて、ＭＯＳトランジスタ（リセットスイッチ）Ｔｒ６およびＴｒ７によってコンデンサＣｈｎおよびＣｈｓがそれぞれリセット電圧ＶＣＨＲＮおよびＶＣＨＲＳにリセットされる。これによって、１行目の画素の信号電荷の読み出しが終了する。
【００６２】
以下同様にして、垂直シフトレジスタ４０１によって２行目以降の画素について信号電荷が順次読み出されて、全画素について信号電荷の読み出しが終了する。
【００６３】
このようにして、分割画素毎に蓄積された信号電荷を読み出すことによって、１画素当たり２つの画素信号を得ることになる。そして、一対の分割画素の出力である画素信号を比較することによって焦点検出を行うことができる。
【００６４】
さらに、一対の分割画素の出力である画素信号を加算すれば画像信号を得ることができる。そして、前述のように、画像信号は画像処理装置１０５において処理されて、画像として表示回路１０８に表示され、さらには記録媒体１０９に書き込まれる。
【００６５】
なお、ＤＦＥ１０３の出力をそのまま記録媒体１０９に書き込んで、記録媒体に書き込まれた画像信号を、ＰＣなどを用いて画像処理するようにしてもよい。
【００６６】
ここで、図２に示す画素構造を有する撮像素子１０１を用いて、長秒露光を行って画像に欠落が生じることなく画像を表示する手法について説明する。
【００６７】
図７は、図１に示すカメラにおける長秒露光の際の画像表示および記録を説明するための図である。
【００６８】
図７において、横軸は時刻を示し、縦軸は撮像素子における行の位置を示す。ここでは、撮像素子のＡ画素（図３）で得られる画像が表示用に用いられ、Ｂ画素で得られる画像が記録用に用いられるものとする。Ａ画素は表示用動作に応じて駆動され、Ｂ画素は記録用動作に応じて駆動される。
【００６９】
ユーザが操作部１０７によって電源をオンすると、カメラが起動する。そして、ユーザは操作部１０７に備えられたシャッターを押して被写体の撮影を開始する。ここでは、露光時間は長秒であって、ユーザによって露光時間（第１の露光時間）Ｔが設定されているものとする。
【００７０】
撮影の開始によって、制御回路１０６はタイミング発生回路１１０によって、撮像部１０１に備えられた撮像素子の画素をリセットする。ここでは、制御回路１０６は垂直シフトレジスタ４０１によって、第２の行選択線Ｐｒｅｓ（ｘ）および第１の行選択線Ｐｔｘ（ｘ）を順次ハイレベルとして画素のリセットを行う。
【００７１】
画素のリセットの後、制御回路１０６は電荷蓄積動作を行う。電荷蓄積動作においては、制御回路１０６はＢ画素についてはユーザによって設定された第１の露光時間Ｔが経過するまで電荷蓄積を行う。
【００７２】
一方、Ａ画素については、制御回路１０６は予め設定された露光時間（第２の露光時間）ｔ（ｔ＜Ｔ）で電荷蓄積を行って電荷の読み出しを行う。そして、制御回路１０６はＡ画素について電荷の蓄積および読み出しを第１の露光時間Ｔが経過するまで繰り返す。
【００７３】
図８は、図７に示す表示用動作における１行目（Ｙ＝１）および２行目（Ｙ＝２）の画素の電荷蓄積を説明するための図である。
【００７４】
図７および図８を参照して、まず時刻ｔ１からｔ２の期間、制御回路１０６は垂直シフトレジスタ４０１によって第２の行選択線Ｐｒｅｓ（１−Ａ）および第１の行選択線Ｐｔｘ（１−Ａ）をＨレベルとして、転送スイッチ３０２およびリセットスイッチ３０３をオンとする。これによって、１行目の画素においてＰＤ３０１およびＦＤ３０４に蓄積された不要電荷を除去するリセットが行われる。
【００７５】
時刻ｔ２において、制御回路１０６は垂直シフトレジスタ４０１によって転送スイッチ３０２をオフとして、一行目の画素においてＰＤ３０１に電荷を蓄積する蓄積動作を開始する。時刻ｔ３において、制御回路１０６は垂直シフトレジスタ４０１によって第１の行選択線Ｐｔｘ（１−Ａ）をＨレベルとして、電荷の転送およびリセットを行う。
【００７６】
続いて、制御回路１０６は、時刻ｔ４から電荷の読み出し動作を開始する。この読み出し動作は、図６で説明したタイミングチャートに応じて行われる。ここでは、時刻ｔ４から時刻ｔ５の読み出し終了までの時間が読み出し時間となる。
【００７７】
なお、ＰＤ３０１の電荷蓄積は時刻ｔ２から時刻ｔ４まで行われ、この時間が第２の露光時間（つまり、電荷蓄積時間）ｔとなる。また、ＰＤ３０１の電荷のリセットは時刻ｔ３から時刻ｔ４まで行われており、時刻ｔ４から２フレーム目の電荷蓄積が開始される。このようにして、１行目のＡ画素における電荷蓄積から読み出しまで動作が行われることになる。
【００７８】
２行目においては、１行目の画素の読み出しが終了した時刻ｔ５から２行目の画素の電荷転送および読み出しが開始される。そして、二行目についても一行目と同様にして読み出し処理が行われる。同様にして、最終行まで読み出し処理を行ってＡ画素の電荷が読み出される。
【００７９】
ＤＦＥ１０３はＡ画素の出力に応じたデジタル画像信号を画像処理装置１０５に送る。画像処理装置１０５はデジタル画像信号に所定の画像処理を施して画像データを生成する。そして、画像処理装置１０５は画像データに応じた画像（つまり、第２の露光時間ｔの画像）を表示回路１０８で表示する。さらに、画像処理装置１０５は第２の露光時間ｔの画像をメモリ回路１０４に記憶する。
【００８０】
上述のようにして、１フレーム目の処理が行われた後、２フレーム目の撮影、読み出し、および表示が行われる。２フレーム目の読み出しが終了すると、画像処理装置１０５はメモリ回路１０４から１フレーム目の画像を読み出して、１フレーム目の画像と２フレーム目の画像とを合成処理する。つまり、画像処理装置１０５はＡ画素から電荷が読み出される都度、当該電荷に応じた画像を加算処理して表示用画像とすることになる。
【００８１】
画像処理装置１０５は合成処理の結果得られた画像（合成画像）をメモリ回路１０４に記憶するとともに表示回路１０８で表示する。そして、画像処理装置１０５は３フレーム目以降についても同様の処理を行う。
【００８２】
この結果、ｎ（ｎは２以上の整数）フレーム目の画像について処理が行われた後に、表示回路１０８で表示される画像は、ｎフレーム処理後の画像＝（１フレーム目の画像）＋（２フレーム目の画像）＋・・・＋（ｎフレーム目の画像）となる。
【００８３】
このようにして、所定の時間間隔で電荷蓄積と読み出しとを繰り返して、画像を合成（つまり、加算）して表示することによって、長秒露光下の撮影においても、ユーザは容易に露光状態の確認を行うことができる。
【００８４】
記録用動作においては、Ａ画素が蓄積および読み出しを繰り返す間においても、Ｂ画素についてはＰＤ３０１の電荷蓄積が継続される。そして、第１の露光時間Ｔが経過すると、制御回路１０６は、図６に示すタイミングチャートに応じてＢ画素の電荷読み出しを行う。
【００８５】
図９は、図７に示す記録用動作における１行目（Ｙ＝１）および２行目（Ｙ＝２）の画素の電荷蓄積を説明するための図である。
【００８６】
図７および図９を参照して、まず時刻ｔ１からｔ２の期間、制御回路１０６は垂直シフトレジスタ４０１によって第２の行選択線Ｐｒｅｓ（１−Ａ）および第１の行選択線Ｐｔｘ（１−Ａ）をＨレベルとして、転送スイッチ３０２およびリセットスイッチ３０３をオンとする。これによって、１行目の画素においてＰＤ３０１およびＦＤ３０４に蓄積された不要電荷を除去するリセットが行われる。
【００８７】
時刻ｔ２において、制御回路１０６は垂直シフトレジスタ４０１によって転送スイッチ３０２をオフとして、一行目の画素においてＰＤ３０１に電荷を蓄積する蓄積動作を開始する。なお、ここまでの記録用動作は表示用動作におけるＡ画素の動作と同様のタイミングで行われる。
【００８８】
その後、時刻ｔ６において、制御回路１０６は垂直シフトレジスタ４０１によって第１の行選択線Ｐｔｘ（１−Ａ）をＨレベルとして電荷の転送を開始する。そして、制御回路１０６は、時刻ｔ７から時刻ｔ８まで電荷の読み出し動作を行う。この読み出し動作は、図６で説明したタイミングチャートに応じて行われる。ここでは、時刻ｔ２から時刻ｔ７までの時間が第１の露光時間（つまり、電荷蓄積時間）Ｔとなる。
【００８９】
このようにして、１行目のＢ画素における電荷蓄積から読み出しまで動作が行われることになる。２行目以降についても同様にして、電荷蓄積および読み出し処理が行われて、最終行まで電荷蓄積および読み出し処理を行ってＢ画素の電荷が読み出される。
【００９０】
ＤＦＥ１０３はＢ画素の出力に応じたデジタル画像信号を画像処理装置１０５に送る。画像処理装置１０５は当該デジタル画像信号に所定の画像処理を施して画像データを生成する。そして、画像処理装置１０５は第１の露光時間の画像をメモリ回路１０４に記憶する。
【００９１】
上述のように、単位画素が一対の分割画素を備えて、一方の分割画素の出力から得られた画像を表示用画像とし、他方の分割画素の出力から得られた画像を記録用画像とする。これによって、ユーザは、露光状態を確認しつつ撮影を行うことができる。
【００９２】
例えば、天体を撮影する場合などの長秒撮影において、ユーザは露光状態を確認しつつ天体の撮影を行うことができる。そして、全ての画素について電荷の読み出しを行うので、画素を間引いて読み出す場合のように星などの天体が消えてしまうと事態を防止して、表示用画像を得ることができる。
【００９３】
ところで、図２に示す撮像素子においては、Ａ画素およびＢ画素の視差に起因する信号出力差が生じるが、天体撮影などのように被写体が無限遠方にある場合には、視差がほとんどない。このため、Ａ画素とＢ画素との信号出力差はほとんど生じることがない。
【００９４】
上述の第１の実施形態においては、第１の露光時間Ｔを予め設定するようにしたが、バルブ撮影などのように撮影開始の際に露光時間が確定していない場合においても用いることができる。この場合には、ユーザは露光状態を確認して露光時間を決定するようにすればよい。
【００９５】
この際の処理手法は、前述のようにして行われるが、ユーザが操作部１０７によって撮像終了の指令を入力するまで、制御回路１０６はＡ画素について電荷蓄積および読み出しを繰り返して行い、Ｂ画素については電荷蓄積を継続する。そして、露光が終了すると、制御回路１０６は、Ｂ画素について図８に示す時刻ｔ５以降の処理を行う。
【００９６】
なお、Ａ画素について最終フレームの読み出し途中に露光終了となった場合には、最終フレームについて全画素の出力（画素信号）が揃わないので、途中まで読み出した画素信号は破棄する。ここでは、最終フレームが反映されないので、表示された画像と記録される画像とにおいて電荷蓄積時間に差が生じる。そこで、ｎフレーム目を表示する際には、（ｎ＋１）／ｎでゲイン補正を行って表示するようにする。
【００９７】
さらには、Ａ画素の出力に応じた画像をＢ画素の出力に応じた画像と加算処理を行って、記録画像とするようにしてもよい。この場合には、Ａ画素についてはｎ回の読み出し動作が行われているので、読み出しによって生じるノイズが多くなる。
【００９８】
このため、加算処理前にＡ画素の出力についてはノイズリダクション処理（ノイズ低減処理）を行い、その後、Ａ画素の出力に応じた画像とＢ画素の出力に応じた画像とを加算処理するようにする。
【００９９】
なお、Ａ画素およびＢ画素の出力ともにノイズリダクション処理を行う場合には、Ａ画素の出力に対するノイズリダクション（ノイズ低減）の度合を強くすることが望ましい。ノイズリダクション処理として、例えば、既知の移動平均処理又はメディアン処理が用いられる。
【０１００】
Ａ画素の出力に応じた画像とＢ画素の出力に応じた画像とを加算処理して記録用画像を生成する場合には、Ａ画素の出力に応じた画像を表示回路１０８で表示する際に信号量の差を補正するゲイン補正を行うことが望ましい。
【０１０１】
表示用の画像を表示するためのモニタの画素サイズが撮像素子の画素サイズよりも小さいことがある。この場合には、表示用画像は画素信号を加算処理するなどしてリサイズ処理する必要がある。
【０１０２】
加算処理の際には画素信号を読み出して画像処理装置１０５で加算処理を行うようにしてもよいが、撮像素子に加算回路を備えて、撮像素子において同色隣接画素の画素信号を加算処理するようにしてもよい。
【０１０３】
例えば、列毎の読み出し回路４０２に、他の列との加算および非加算を制御するスイッチを設ければよい。さらには、既知の手法を用いて画素信号の加算処理を行うようにしてもよい。
【０１０４】
撮像素子において加算処理を行うことによって、読み出す処理を行う画素数を低減することができ、その結果、読み出し時間を短縮することができる。なお、撮像素子における加算処理された結果得られた表示画像を記録用画像として用いるようにしてもよい。この場合には、画素信号が加算処理されているのでノイズリダクション処理を行った場合と同等の効果がある。
【０１０５】
上述の第１の実施形態においては、分割画素毎に垂直信号線が１つ備えられているが、例えば、複数の分割画素によって垂直信号線を共有する構成とするようにしてもよい。この場合には、垂直信号線を共有する複数の分割画素においては、読み出し処理が順次行われる。
【０１０６】
さらに、図２においては、単位画素は２つの分割画素を備えているが、単位画素は３つ以上の分割画素を備えるようにしてもよい。
【０１０７】
図１０は、図１に示す撮像部に備えられた撮像素子の画素配列の他の例を部分的に示す図である。
【０１０８】
図示の例では、単位画素の各々は、Ａ画素〜Ｄ画素で示す４つの分割画素を有している。この場合には、例えば、Ａ画素の出力を表示用画像に用いて、Ｂ、Ｃ、およびＤ画素の出力を記録用画像に用いる。この際、Ａ画素から画素信号を読み出して表示する際にはゲイン補正が行われる。さらに、記録用画像を、Ｂ画素、Ｃ画素、およびＤ画素の出力を加算処理して生成する際には、Ａ画素の出力は、例えば、３倍のゲイン補正を行う。
【０１０９】
［第２の実施形態］
次に、本発明の第２の実施形態によるカメラの一例について説明する。なお、第２の実施形態によるカメラの構成は、図１に示すカメラと同様であり、撮像部１０１に備えられた撮像素子の画素配列は図２に示す画素配列と同様である。
【０１１０】
前述の第１の実施形態においては、全てのＡ画素の出力を用いて表示用画像を生成するようにしたが、第２の実施形態においては、表示用画像を生成する際に画素を選択するようにする。
【０１１１】
図１１は、本発明の第２の実施形態によるカメラにおいて撮像部に備えられた撮像素子の一例についてその構成を示すブロック図である。なお、図１１において、図４に示す撮像素子と同一の構成要素については同一の参照番号を付す。
【０１１２】
図１１に示す例において、第１の行選択線Ｐｔｘ（１−１）、Ｐｔｘ（１−２）、Ｐｔｘ（２−１）、Ｐｔｘ（２−２）、Ｐｔｘ（３−１）、およびＰｔｘ（３−２）は、それぞれ図４に示す第１の行選択線Ｐｔｘ（１−Ａ）、Ｐｔｘ（１−Ｂ）、Ｐｔｘ（２−Ａ）、Ｐｔｘ（２−Ｂ）、Ｐｔｘ（３−Ａ）、およびＰｔｘ（３−Ｂ）と同様に制御される。
【０１１３】
また、第２の行選択線Ｐｒｅｓ（１−１）、Ｐｒｅｓ（１−２）、Ｐｒｅｓ（２−１）、Ｐｒｅｓ（２−２）、Ｐｒｅｓ（３−１）、およびＰｒｅｓ（３−２）はそれぞれ図４に示す第２の行選択線Ｐｒｅｓ（１−Ａ）、Ｐｒｅｓ（１−Ｂ）、Ｐｒｅｓ（２−Ａ）、Ｐｒｅｓ（２−Ｂ）、Ｐｒｅｓ（３−Ａ）、およびＰｒｅｓ（３−Ｂ）と同様に制御される。
【０１１４】
そして、第３の行選択線Ｐｓｅｌ（１−１）、Ｐｓｅｌ（１−２）、Ｐｓｅｌ（２−１）、Ｐｓｅｌ（２−２）、Ｐｓｅｌ（３−１）、およびＰｓｅｌ（３−２）はそれぞれ図４に示す第３の行選択線Ｐｓｅｌ（１−Ａ）、Ｐｓｅｌ（１−Ｂ）、Ｐｓｅｌ（２−Ａ）、Ｐｓｅｌ（２−Ｂ）、Ｐｓｅｌ（３−Ａ）、およびＰｓｅｌ（３−Ｂ）と同様に制御される。
【０１１５】
図１１に示す例では、３列目および４列列目において、１行目の単位画素４０９については、Ａ画素である分割画素４１０−Ａが第１の行選択線Ｐｔｘ（１−２）、第２の行選択線Ｐｒｅｓ（１−２）、および第３の行選択線Ｐｓｅｌ（１−２）に接続される。そして、Ｂ画素である分割画素４１０−Ｂが第１の行選択線Ｐｔｘ（１−１）、第２の行選択線Ｐｒｅｓ（１−１）、および第３の行選択線Ｐｓｅｌ（１−１）に接続される。
【０１１６】
同様に、３列目および４列列目において、２行目の単位画素４０９については、Ａ画素である分割画素４１０−Ａが第１の行選択線Ｐｔｘ（２−２）、第２の行選択線Ｐｒｅｓ（２−２）、および第３の行選択線Ｐｓｅｌ（２−２）に接続される。そして、Ｂ画素である分割画素４１０−Ｂが第１の行選択線Ｐｔｘ（２−１）、第２の行選択線Ｐｒｅｓ（２−１）、および第３の行選択線Ｐｓｅｌ（２−１）に接続される。
【０１１７】
また、３列目および４列列目において、３行目の単位画素４０９については、Ａ画素である分割画素４１０−Ａが第１の行選択線Ｐｔｘ（３−２）、第２の行選択線Ｐｒｅｓ（３−２）、および第３の行選択線Ｐｓｅｌ（３−２）に接続される。そして、Ｂ画素である分割画素４１０−Ｂが第１の行選択線Ｐｔｘ（３−１）、第２の行選択線Ｐｒｅｓ（３−１）、および第３の行選択線Ｐｓｅｌ（３−１）に接続される。なお、他の接続関係については図４に示す例と同様である。
【０１１８】
ここでは、図７に示す表示用動作においては、Ｐｒｅｓ（１−１）、第１の行選択線Ｐｔｘ（１−１）、Ｐｔｘ（２−１）、およびＰｔｘ（３−１）、第２の行選択線Ｐｓｅｌ（１−１）、Ｐｒｅｓ（２−１）、およびＰｒｅｓ（３−１）、第３の行選択線Ｐｓｅｌ（１−１）、Ｐｓｅｌ（２−１）、およびＰｓｅｌ（３−１）が用いられる。この結果、１列目および２列目においては、Ａ画素の出力が用いられ、３列目および４列目についてはＢ画素の出力が用いられる。
【０１１９】
なお、表示用動作の際に、１行目についてＡ画素の出力を用い、２行目についてはＢ画素の出力を用いるようにしてもよい。いずれにしても図４に示す撮像素子において、垂直シフトレジスタ４０１による行選択線の制御を変更すれば、列毎に表示用動作に用いる分割画素を変更することができる。
【０１２０】
図１２は、本発明の第２の実施形態によるカメラにおける表示用動作の際に用いる分割画素を説明するための図である。そして、図１２（ａ）は第１の例を示す図であり、図１２（ｂ）は第２の例を示す図である。また、図１２（ｃ）は第３の例を示す図である。
【０１２１】
図１２に示す例においては、表示用動作の際に用いる分割画素がＡ画素として示され、それ以外の分割画素がＢ画素として示されている。図示のように、表示用動作の際に用いる分割画素のパターンは種々存在し、図１２に示す例は多数あるパターンの一例に過ぎない。
【０１２２】
このように、本発明の第２の実施形態では、行選択線と分割画素との接続パターン又は垂直シフトレジスタ１１０１による行選択線の制御を変更して、列毎に表示用動作に用いる分割画素を変更することができる。
【０１２３】
［第３の実施形態］
続いて、本発明の第３の実施形態によるカメラの一例について説明する。
【０１２４】
図１３は、本発明の第３の実施形態によるカメラの一例についてその構成を示すブロック図である。なお、図１３において、図１に示すカメラ１００と同一の構成要素については同一の参照番号を付して説明を省略する。
【０１２５】
図示のカメラ１３００において、撮像部および制御回路は図１に示す撮像部１０１および制御回路１０６とその構成および機能が異なるので、ここではそれぞれ参照番号１３０１および１３０６を付す。また、図示のカメラ１３００は可変電源部１３１０を有している。撮像部１３０１に備えられた撮像素子の構成は図４に示す撮像素子と同様であるが、読み出し回路の構成が異なる。
【０１２６】
図１４は、図１３に示す撮像部１３０１に備えられた撮像素子が有する読み出し回路について分割画素の１列分における回路構成の一例を説明するための図である。なお、図１４において、破線で囲まれたブロック１４０が一列の分割画素分存在する。
【０１２７】
図１４に示す読み出し回路は、図５に示す列アンプ５０１および出力アンプ５０２の代わりに、列アンプ１４０１および出力アンプ１４０２を有している。
【０１２８】
なお、列アンプ１４０１および出力アンプ１４０２の各々はアンプ部である。また、他の構成は図５に示す読み出し回路４０２と同様である。
【０１２９】
図１３および図１４を参照して、制御回路１３０６は、パルス信号ＰＶｃｃによって可変電源部１３１０の出力電圧Ｖｃｃを制御しており、この出力電圧Ｖｃｃは、列アンプ１４０１および出力アンプ１４０２の電源電圧Ｖｃｃとして与えられる。そして、列アンプ１４０１および出力アンプ１４０２は電源電圧Ｖｃｃによって駆動される。
【０１３０】
いま、制御回路１３０６がパルス信号ＰＶｃｃをＨレベルとすると、可変電源部１３１０は出力電圧Ｖｃｃを電圧Ｖ１とする。一方、制御回路１３０６がパルス信号ＰＶｃｃをＬレベルとすると、可変電源部１３１０は出力電圧Ｖｃｃを電圧Ｖ２とする。なお、ここでは、Ｖ１＞Ｖ２である。
【０１３１】
ところで、図７で説明した撮像素子の駆動においては、長秒露光中においても表示用画像を生成するため、常に読み出し回路４０２が駆動している状態にある。この結果、読み出し回路４０２に備えられた列アンプ５０１および出力アンプ５０２は常に駆動していることになってこれらアンプから熱が発生する。そして、この熱によって撮像素子の温度が上昇して画質が劣化することがある。さらには、これらアンプとの位置に応じて温度ムラが発生して画質が劣化する懸念がある。
【０１３２】
このような画質の劣化を防止するため、図１３に示すカメラ１３００では、前述のように電源電圧Ｖｃｃを制御して、後述するように低消費電力駆動を行う。
【０１３３】
図１５は、図１３に示すカメラにおける長秒露光の際の画像表示および記録と消費電力低減動作とを説明するための図である。なお、図１５において、表示用動作および記録用動作は、図７に示す表示用動作および記録用動作と同様である。
【０１３４】
図１５において、記録用に用いられる画素のリセット駆動が終了する時刻ｔ１から電荷の蓄積が終了して電荷の転送を開始するｔ２まで、列アンプ１４０１および出力アンプ１４０２は低電圧で駆動される。つまり、制御回路１３０６は時刻ｔ１までパルス信号ＰＶｃｃをＨレベルとし、時刻ｔ１から時刻ｔ２までパルス信号ＰＶｃｃをＬレベルとする。そして、制御回路１３０６は時刻ｔ２において再びパルス信号ＰＶｃｃをＨレベルとする。
【０１３５】
このようにして、可変電源部１３１０の出力電圧Ｖｃｃを制御することによって、列アンプ１４０１および出力アンプ１４０２の電源電圧Ｖｃｃは記録用に用いられる画素を駆動する際には、電圧Ｖ１となり、表示用に用いられる画素のみが駆動している際には、電圧Ｖ２となる。これによって、列アンプ１４０１および出力アンプ１４０２が低消費電力で駆動されて、熱の発生を抑えることができる。
【０１３６】
表示用に用いられる画素の電荷は記録用に用いられる画素の電荷に比べて小さいので、列アンプ１４０１および出力アンプ１４０２のダイナミックレンジは表示用画像の場合には記録用画像の場合に比べて小さくてよい。よって、表示用に用いられる画素のみを駆動する際に、列アンプ１４０１および出力アンプ１４０２の電源電圧Ｖｃｃを電圧Ｖ２としても問題はない。
【０１３７】
例えば、Ｖ１＝５Ｖ、Ｖ２＝３Ｖとすると、記録用に用いられる画素における電荷蓄積の中における消費電力は３／５＝０．６となって、約４０％減の低消費電力で列アンプ１４０１および出力アンプ１４０２を駆動することができる。
【０１３８】
なお、ここでは、列アンプ１４０１および出力アンプ１４０２の電源電圧を同一としたが、異なる電源電圧で駆動するようにしてもよい。
【０１３９】
上述の説明から明らかなように、図１に示す例では、制御回路１０６およびタイミング発生回路１１０が第１の制御手段として機能する。また、画像処理装置１０５および制御回路１０６が第２の制御手段として機能する。
【０１４０】
以上、本発明について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。
【０１４１】
例えば、上記の実施の形態の機能を制御方法として、この制御方法を撮像装置に実行させるようにすればよい。また、上述の実施の形態の機能を有するプログラムを制御プログラムとして、当該制御プログラムを撮像装置が備えるコンピュータに実行させるようにしてもよい。なお、制御プログラムは、例えば、コンピュータに読み取り可能な記録媒体に記録される。
【０１４２】
［その他の実施形態］
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【０１４３】
１０１  撮像部
１０２  ＡＦＥ
１０３  ＤＦＥ
１０４  メモリ回路
１０５  画像処理装置
１０６  制御回路
１０７  操作部
１０８  表示回路
１０９  記録媒体
１１０  タイミング発生回路
【図１】
0006415255.tif 000002
【図２】
0006415255.tif 000003
【図３】
0006415255.tif 000004
【図４】
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【図５】
0006415255.tif 000006
【図６】
0006415255.tif 000007
【図７】
0006415255.tif 000008
【図８】
0006415255.tif 000009
【図９】
0006415255.tif 000010
【図１０】
0006415255.tif 000011
【図１１】
0006415255.tif 000012
【図１２】
0006415255.tif 000013
【図１３】
0006415255.tif 000014
【図１４】
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【図１５】
0006415255.tif 000016