(57)【特許請求の範囲】
【請求項１】
基板上に薄膜トランジスタが形成された薄膜トランジスタ基板の製造方法であって、
前記基板の上方に酸化物半導体層を形成する工程と、
前記酸化物半導体層上に第１酸化膜を形成する工程と、
前記第１酸化膜を形成した後に、前記酸化物半導体層に対する酸化性処理を行う工程と、
前記酸化性処理を行った後に、前記第１酸化膜の上方に第２酸化膜を形成する工程とを含み、
前記酸化性処理を行う工程において、前記酸化性処理のパラメータと前記薄膜トランジスタの閾値との予め求められた関係に基づいて、前記閾値が所定の値となるように、前記パラメータが定められ、
前記酸化性処理は、プラズマ処理であり、
前記パラメータは、前記プラズマ処理の処理時間及び前記プラズマ処理のパワー密度を含み、
前記関係は、前記パワー密度の累乗及び前記処理時間の積と、前記閾値と、の線形関係である
薄膜トランジスタ基板の製造方法。
【請求項２】
前記関係は、前記パワー密度の二乗及び前記処理時間の積と、前記閾値と、の線形関係である
請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記プラズマ処理において、亜酸化窒素ガスを用いる
請求項１又は２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記プラズマ処理の処理時間は５秒以上、１５秒以下である
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記第１酸化膜の膜厚は、５ｎｍ以上、４０ｎｍ以下である
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記第１酸化膜は、シリコン酸化膜から構成される
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記酸化物半導体層は、透明アモルファス酸化物半導体から構成される
請求項１〜６のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記酸化物半導体層は、ＩｎＧａＺｎＯから構成される
請求項１〜７のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、酸化物半導体を用いた薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。
【０００３】
スイッチング素子又は駆動素子として用いられるＴＦＴの製造方法において、ＴＦＴの閾値（すなわち、閾値電圧）を調整する技術が提案されている。例えば、特許文献１には、ＴＦＴの製造時に、多結晶シリコンから構成されるチャネル層にホウ素をドーピングすることにより、ＴＦＴの閾値を適正な値に調整する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１１９６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ＴＦＴのチャネル層に酸化亜鉛（ＺｎＯ）、酸化インジウムガリウム（ＩｎＧａＯ）、又は、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）などの酸化物半導体を用いた構成について、研究開発が積極的に進められている。酸化物半導体をチャネル層に用いたＴＦＴは、オフ電流が小さく、アモルファス状態でも高いキャリア移動度を持ち、低温プロセスで形成可能であるという特徴を持つ。
【０００６】
上記特許文献１に開示されたように、多結晶シリコンをチャネル層に用いたＴＦＴにおいて、ＴＦＴの閾値を調整できる製造方法は知られているが、酸化物半導体をチャネル層に用いたＴＦＴでは、そのような製造方法は知られていない。
【０００７】
本開示は、チャネル層に酸化物半導体を用いた薄膜トランジスタの閾値を、所望の値に調整することができる薄膜トランジスタ基板の製造方法を提供する。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本開示に係る薄膜トランジスタ基板の製造方法は、基板上に薄膜トランジスタが形成された薄膜トランジスタ基板の製造方法であって、前記基板の上方に酸化物半導体層を形成する工程と、前記酸化物半導体層上に第１酸化膜を形成する工程と、前記第１酸化膜を形成した後に、前記酸化物半導体層に対する酸化性処理を行う工程と、前記酸化性処理を行った後に、前記第１酸化膜の上方に第２酸化膜を形成する工程とを含み、前記酸化性処理を行う工程において、前記酸化性処理のパラメータと前記薄膜トランジスタの閾値との予め求められた関係に基づいて、前記閾値が所定の値となるように、前記パラメータが定められる。
【発明の効果】
【０００９】
本開示は、チャネル層に酸化物半導体を用いた薄膜トランジスタの閾値を、所望の値に調整することができる薄膜トランジスタ基板の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。
【図３】実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図４】実施の形態に係る薄膜トランジスタ基板の一例を示す概略断面図である。
【図５Ａ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図５Ｂ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図６】実施の形態に係るプラズマ処理条件と薄膜トランジスタの閾値との関係を示す表である。
【図７Ａ】図６に示すサンプルＡの電気特性の測定結果を示すグラフである。
【図７Ｂ】図６に示すサンプルＤの電気特性の測定結果を示すグラフである。
【図７Ｃ】図６に示すサンプルＧの電気特性の測定結果を示すグラフである。
【図８】実施の形態に係るＮ２Ｏプラズマ処理の時間、及び、パワー密度の二乗の積と、薄膜トランジスタの閾値Ｖｔｈの平均値との関係を示すグラフである。
【図９Ａ】本実施の形態の変形例に係る薄膜トランジスタ基板の製造方法を示す概略断面図である。
【図９Ｂ】本実施の形態の変形例に係る薄膜トランジスタ基板の製造方法を示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明、及び、実質的に同一の構成に対する重複説明などを省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００１２】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。
【００１３】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。
【００１４】
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【００１５】
（実施の形態）
［１．有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１及び図２を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。
【００１６】
［１−１．構成］
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
【００１７】
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
【００１８】
有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。
【００１９】
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
【００２０】
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
【００２１】
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００２２】
図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。
【００２３】
バンク２１は、ゲート配線５０に平行に延びる突条と、ソース配線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００２４】
陽極４１は、ＴＦＴ基板２０上の層間絶縁膜（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。
【００２５】
さらに、画素回路３１は、各サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。
【００２６】
［１−２．画素回路］
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。
【００２７】
図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
【００２８】
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
【００２９】
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
【００３０】
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素３０Ｒ、３０Ｇ、３０Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
【００３１】
［２．ＴＦＴ基板］
以下では、本実施の形態に係るＴＦＴ基板２０について、図４を用いて説明する。なお、本実施の形態に係るＴＦＴ基板２０に形成される薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。
【００３２】
図４は、本実施の形態に係るＴＦＴ基板２０の概略断面図である。ＴＦＴ基板２０には、例えば、複数の薄膜トランジスタ１００が形成されている。
【００３３】
図４に示すように、本実施の形態に係るＴＦＴ基板２０は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、チャネル保護層１５０と、ドレイン電極１６０ｄと、ソース電極１６０ｓと、層間絶縁層１７０と、上部電極１８０とを備える。なお、ＴＦＴ基板２０において、薄膜トランジスタ１００は、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、チャネル保護層１５０と、ドレイン電極１６０ｄと、ソース電極１６０ｓとから構成される。
【００３４】
薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３２である。すなわち、薄膜トランジスタ１００は、駆動トランジスタとして利用できる。具体的には、薄膜トランジスタ１００が薄膜トランジスタ３２である場合、ゲート電極１２０がゲート電極３２ｇに、ソース電極１６０ｓがソース電極３２ｓに、ドレイン電極１６０ｄがドレイン電極３２ｄに、それぞれ相当する。
【００３５】
なお、薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３３でもよい。すなわち、薄膜トランジスタ１００は、スイッチングトランジスタとして利用されてもよい。
【００３６】
［２−１．基板］
基板１１０は、電気絶縁性を有する材料から構成される基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、又は、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
【００３７】
なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ１００をフレキシブルディスプレイなどに利用することができる。
【００３８】
［２−２．ゲート電極］
ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０の膜厚は、例えば、３０ｎｍ〜４００ｎｍである。なお、ゲート電極１２０は、基板１１０の上方に、例えば、バッファ層などを介して形成されてもよい。
【００３９】
ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。
【００４０】
［２−３．ゲート絶縁層］
ゲート絶縁層１３０は、ゲート電極１２０と酸化物半導体層１４０との間に形成される。具体的には、ゲート絶縁層１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。ゲート絶縁層１３０の膜厚は、例えば、２１０ｎｍ〜５００ｎｍである。
【００４１】
ゲート絶縁層１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。
【００４２】
本実施の形態では、ゲート絶縁層１３０は、複数の層を含んでいる。具体的には、図４に示すように、ゲート絶縁層１３０は、２層構造であり、順に積層された第１絶縁膜１３１及び第２絶縁膜１３２を含んでいる。
【００４３】
［２−３−１．第１絶縁膜］
第１絶縁膜１３１は、ゲート電極１２０上に設けられた絶縁膜である。第１絶縁膜１３１は、ゲート電極１２０との密着層である。第１絶縁膜１３１は、ゲート電極１２０と密着させるために、膜応力として圧縮応力が必要とされる。当該圧縮応力は、−４００ＭＰａ以上、−２００ＭＰａ以下が好ましい。例えば、第１絶縁膜１３１は、シリコン窒化膜から構成される。第１絶縁膜１３１の膜厚は、例えば、２００ｎｍ〜４００ｎｍである。
【００４４】
［２−３−２．第２絶縁膜］
第２絶縁膜１３２は、第１絶縁膜１３１上に設けられた絶縁膜である。第２絶縁膜１３２は、酸化物半導体層１４０と接する層である。第２絶縁膜１３２は、シリコン酸化膜から構成されることが好ましい。第２絶縁膜１３２の膜厚は、例えば、１０ｎｍ〜１００ｎｍであり、より好ましくは、３０ｎｍ〜５０ｎｍである。
【００４５】
第２絶縁膜１３２がシリコン酸化膜から構成されることにより、シリコン窒化膜などから構成される場合より、膜内の水素量（すなわち、水素含有量）を低減することができる。これにより、第２絶縁膜１３２と接する酸化物半導体層１４０が取り込む水素量を低減することができるため、酸化物半導体層１４０の低抵抗化を抑制することができる。なお、ゲート絶縁層１３０全体をシリコン酸化物で形成することは以下の理由から好ましくない。すなわち、シリコン酸化膜の応力を成膜条件によって制御することは困難であるため、薄膜トランジスタ１００に適用できる程度に緻密なシリコン酸化膜を形成する場合には、シリコン酸化膜の圧縮応力が大きくことを避けられない。このため、シリコン酸化膜だけでゲート絶縁層１３０全体を形成すると、圧縮応力が大きく、かつ、膜厚も大きいゲート絶縁層１３０が形成されることにより、基板１１０が反ってしまう。
【００４６】
［２−４．酸化物半導体層］
酸化物半導体層１４０は、ゲート電極１２０に対向するように基板１１０の上方に形成される。具体的には、酸化物半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に形成される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、３０ｎｍ〜１５０ｎｍである。
【００４７】
酸化物半導体層１４０の材料としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。
【００４８】
Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。
【００４９】
酸化物半導体層１４０は、薄膜トランジスタ１００のチャネル層である。チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。
【００５０】
［２−５．チャネル保護層］
チャネル保護層１５０は、酸化物半導体層１４０上に形成される。例えば、チャネル保護層１５０は、酸化物半導体層１４０を覆うように、酸化物半導体層１４０上及びゲート絶縁層１３０上に形成される。チャネル保護層１５０は、酸化物半導体層１４０を保護するために設けられた絶縁層である。チャネル保護層１５０の膜厚は、例えば、１００ｎｍ〜３００ｎｍである。
【００５１】
チャネル保護層１５０は、複数の層を含んでいる。具体的には、図４に示すように、チャネル保護層１５０は、２層構造であり、順に積層された第１酸化膜１５１及び第２酸化膜１５２を含んでいる。
【００５２】
［２−５−１．第１酸化膜］
第１酸化膜１５１は、酸化物半導体層１４０上に設けられた絶縁膜である。例えば、第１酸化膜１５１は、シリコン酸化膜である。あるいは、第１酸化膜１５１は、酸化アルミニウム膜でもよい。第１酸化膜１５１の膜厚は、例えば、５ｎｍ〜４０ｎｍである。
【００５３】
［２−５−２．第２酸化膜］
第２酸化膜１５２は、第１酸化膜１５１上に設けられた絶縁膜である。例えば、第２酸化膜１５２は、シリコン酸化膜である。あるいは、第２酸化膜１５２は、酸化アルミニウム膜でもよい。第２酸化膜１５２の膜厚は、例えば、チャネル保護層１５０としての膜厚が３００ｎｍ以下となるような厚さである。つまり、第２酸化膜１５２の膜厚は、第１酸化膜１５１の膜厚と合わせて３００ｎｍ以下となるような厚さである。
【００５４】
なお、第１酸化膜１５１と第２酸化膜１５２とは、同じ材料から構成されてもよく、異なる材料から構成されてもよい。
【００５５】
また、第１酸化膜１５１及び第２酸化膜１５２には、ドレイン電極１６０ｄ及びソース電極１６０ｓのそれぞれを酸化物半導体層１４０に接続するためのコンタクトホールが設けられている。ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料がそれぞれ、コンタクトホールの壁面に沿って酸化物半導体層１４０まで達している。あるいは、コンタクトホールには、ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料がそれぞれ充填されていてもよい。
【００５６】
［２−６．ドレイン電極及びソース電極］
ドレイン電極１６０ｄ及びソース電極１６０ｓは、チャネル保護層１５０上に所定形状で形成される。例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓは、チャネル保護層１５０上に、基板水平方向に離間して対向配置されている。具体的には、ドレイン電極１６０ｄ及びソース電極１６０ｓはそれぞれ、コンタクトホールを介して酸化物半導体層１４０に接続されるように、チャネル保護層１５０上に形成される。ドレイン電極１６０ｄ及びソース電極１６０ｓの膜厚は、例えば、３０ｎｍ〜３００ｎｍである。
【００５７】
ドレイン電極１６０ｄ及びソース電極１６０ｓは、導電性を有する材料からなる電極である。ドレイン電極１６０ｄ及びソース電極１６０ｓは、例えば、銅の単層膜（Ｃｕ膜）、銅膜及びタングステン膜の積層構造（Ｃｕ／Ｗ）、銅膜及び窒化チタン膜の積層構造（Ｃｕ／ＴｉＮ）、又は、銅及びマンガンの合金膜、銅膜並びにモリブデン膜の積層構造（ＣｕＭｎ／Ｃｕ／Ｍｏ）などで構成される。あるいは、ドレイン電極１６０ｄ及びソース電極１６０ｓの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。
【００５８】
［２−７．層間絶縁層］
層間絶縁層１７０は、チャネル保護層１５０の上方に形成される。層間絶縁層１７０は、チャネル保護層１５０、ドレイン電極１６０ｄ及びソース電極１６０ｓ上に形成される。例えば、層間絶縁層１７０は、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うように、チャネル保護層１５０上、ドレイン電極１６０ｄ及びソース電極１６０ｓ上に形成される。
【００５９】
層間絶縁層１７０は、薄膜トランジスタ１００のパッシベーション膜である。層間絶縁層１７０の膜厚は、例えば、２００ｎｍ〜５００ｎｍである。
【００６０】
また、層間絶縁層１７０の一部は、貫通するように開口されている。つまり、層間絶縁層１７０には、ソース電極１６０ｓの一部を露出させるためのコンタクトホールが形成されている。
【００６１】
コンタクトホールは、上部電極１８０とソース電極１６０ｓとを電気的に接続するために形成されたコンタクトホールである。上部電極１８０を構成する材料が、例えば、コンタクトホールの壁面に沿って、ソース電極１６０ｓまで達している。あるいは、コンタクトホールには、上部電極１８０を構成する材料が充填されていてもよい。
【００６２】
層間絶縁層１７０は、複数の層を含んでいる。具体的には、図４に示すように、層間絶縁層１７０は、３層構造であり、順に積層された、下部層間絶縁層１７１と、バリア層１７２と、上部層間絶縁層１７３とを含んでいる。
【００６３】
［２−７−１．下部層間絶縁層］
下部層間絶縁層１７１は、ドレイン電極１６０ｄ及びソース電極１６０ｓ上に設けられた絶縁膜である。下部層間絶縁層１７１の膜厚は、層間絶縁層１７０としての膜厚が５００ｎｍ以下となるような膜厚である。
【００６４】
下部層間絶縁層１７１は、電気絶縁性を有する材料から構成される。例えば、下部層間絶縁層１７１は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。
【００６５】
［２−７−２．バリア層］
バリア層１７２は、下部層間絶縁層１７１上に設けられた絶縁膜である。バリア層１７２は、空気中の水分などが外部から酸化物半導体層１４０に浸入するのを抑制するための層である。
【００６６】
バリア層１７２は、例えば、アルミナ膜である。バリア層１７２の膜厚は、例えば、３０ｎｍ〜１００ｎｍである。
【００６７】
［２−７−３．上部層間絶縁層］
上部層間絶縁層１７３は、バリア層１７２上に設けられた絶縁膜である。上部層間絶縁層１７３の膜厚は、層間絶縁層１７０としての膜厚が５００ｎｍ以下となるような膜厚である。
【００６８】
上部層間絶縁層１７３は、電気絶縁性を有する材料から構成される。例えば、上部層間絶縁層１７３は、下部層間絶縁層１７１と同じ材料から構成される。
【００６９】
［２−８．上部電極］
上部電極１８０は、ドレイン電極１６０ｄ及びソース電極１６０ｓの上方に所定形状で形成される。具体的には、上部電極１８０は、層間絶縁層１７０上に形成される。上部電極１８０の膜厚は、例えば、２００ｎｍ〜５００ｎｍである。
【００７０】
上部電極１８０は、ドレイン電極１６０ｄ及びソース電極１６０ｓの一方に接続される。具体的には、上部電極１８０は、コンタクトホールを介してソース電極１６０ｓに電気的に接続されている。
【００７１】
上部電極１８０は、例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓと同じ材料から構成される。なお、層間の密着性を向上させるために、ＩＴＯ膜と金属膜とをこの順で積層してもよい。
【００７２】
［３．ＴＦＴ基板の製造方法］
続いて、本実施の形態に係るＴＦＴ基板２０の製造方法について図５Ａ及び図５Ｂを用いて説明する。図５Ａ及び図５Ｂは、本実施の形態に係るＴＦＴ基板２０の製造工程を示す概略断面図である。
【００７３】
［３−１．ゲート電極の形成］
まず、図５Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって金属膜を加工することにより、所定形状のゲート電極１２０を形成する。
【００７４】
具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上に、２０ｎｍのＭｏ膜と２００ｎｍのＣｕ膜とをスパッタリングによって順に成膜する。そして、フォトリソグラフィでレジストパターンを形成した後、ウェットエッチングによってＭｏ膜及びＣｕ膜を加工することにより、ゲート電極１２０を形成する。
【００７５】
なお、Ｍｏ膜及びＣｕ膜のウェットエッチングは、例えば、ＰＡＮ（Ｐｈｏｓｐｈｏｒｉｃ−Ａｃｅｔｉｃ−Ｎｉｔｒｉｃ−ａｃｉｄ）液を用いて、室温で行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。また、基板１１０は、例えば、Ｇ８．５のガラス基板（厚さ：０．５ｍｍ、Ｘ：２５００ｍｍ×Ｙ：２２００ｍｍ）である。
【００７６】
［３−２．ゲート絶縁層の形成］
次に、図５Ａの（ｂ）に示すように、基板１１０の上方にゲート絶縁層１３０を形成する。例えば、ゲート電極１２０を覆うようにゲート絶縁層１３０をプラズマＣＶＤ又はスパッタリングによって成膜する。ゲート絶縁層１３０は、第１絶縁膜１３１及び第２絶縁膜１３２から構成される。
【００７７】
具体的には、ゲート電極１２０を覆うように基板１１０上に、３５０ｎｍのシリコン窒化膜から構成される第１絶縁膜１３１と５０ｎｍのシリコン酸化膜から構成される第２絶縁膜１３２とをプラズマＣＶＤによって順に成膜することで、ゲート絶縁層１３０を形成する。このときの成膜温度は、例えば、３５０℃〜４００℃である。成膜温度が３５０℃より低い場合には、シリコン窒化膜中の水素含有量が増加するため好ましくない。シリコン窒化膜中の水素の結合量は、Ｎ−Ｈ結合が３．３×１０２２ｃｍ−３以下、Ｓｉ−Ｈ結合が、２．３×１０２１ｃｍ−３であることが好ましい。
【００７８】
シリコン窒化膜から構成される第１絶縁膜１３１は、例えば、窒素ガス（Ｎ２）、アンモニアガス（ＮＨ３）及びシランガス（ＳｉＨ４）を導入ガスに用いることで成膜することができる。具体的な成膜条件は、例えば、成膜温度が３８０℃、パワー密度が０．１６Ｗ／ｃｍ２、プロセス距離（電極間距離）が６５０ｍｉｌ（０．６５インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ２ガス流量が６３０００ｓｃｃｍ、ＮＨ３ガス流量が２５０００ｓｃｃｍ、ＳｉＨ４ガス流量が２２００ｓｃｃｍである。
【００７９】
シリコン酸化膜から構成される第２絶縁膜１３２は、例えば、亜酸化窒素ガス（Ｎ２Ｏ）、アルゴンガス（Ａｒ）及びシランガス（ＳｉＨ４）を導入ガスに用いることで成膜することができる。なお、Ａｒガスは、Ｎ２Ｏガスの希釈ガスとして用いられる。これにより、効率的にガスが分解され、良質な酸化膜が形成され、かつ、Ｎ２Ｏの使用量を抑制することができる。具体的な成膜条件は、例えば、成膜温度が３８０℃、パワー密度が０．１４５Ｗ／ｃｍ２、プロセス距離（電極間距離）が６５０ｍｉｌ（０．６５インチ）、プロセス圧力が１２６．６５Ｐａ、Ｎ２Ｏガス流量が８３０００ｓｃｃｍ、Ａｒガス流量が４７０００ｓｃｃｍ、ＳｉＨ４ガス流量が１１００ｓｃｃｍである。なお、第２絶縁膜１３２の成膜は、第１絶縁膜１３１の成膜に連続して行われる。つまり、プラズマＣＶＤ装置を用いて第１絶縁膜１３１を成膜した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、第２絶縁膜１３２の成膜を行う。これにより、不純物が混入する可能性を低減することができる。
【００８０】
［３−３．プラズマ処理］
次に、図５Ａの（ｃ）に示すように、ゲート絶縁層１３０の第２絶縁膜１３２に対する窒化処理の一例であるプラズマ処理を行う。つまり、第２絶縁膜１３２を形成した後、酸化物半導体層１４０を形成する前に、プラズマ処理を行う。
【００８１】
具体的には、第２絶縁膜１３２の成膜に用いたチャンバー内に、アンモニアガス（ＮＨ３）、窒素ガス（Ｎ２）などを用いてプラズマ１９０を発生させる。プラズマ処理に用いるガスには、水素原子が含まれてもよい。水素原子がプラズマ処理に用いるガス中に含まれることにより、シリコン層の表面のダングリングボンドを終端でき、酸化物半導体層１４０との界面の欠陥準位を低減できる。なお、第２絶縁膜１３２に結合される水素原子は、酸化物半導体層１４０との界面の欠陥準位を低減するためにのみ利用されるため、当該水素原子の量は第１絶縁膜１３１から離脱する水素原子の量に比べて圧倒的に少ない。したがって、第２絶縁膜１３２に結合される水素原子による酸化物半導体層１４０の低抵抗化への影響は無視できる。
【００８２】
プラズマ１９０を発生させる時間、すなわち、プラズマ処理時間は、例えば、３０秒〜６０秒である。また、プラズマ処理温度、すなわち、基板温度は、３５０℃〜４００℃である。例えば、基板温度は、第１絶縁膜１３１の成膜時の成膜温度と同一の温度である。具体的なプラズマ処理条件は、例えば、パワー密度が０．１Ｗ／ｃｍ２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１６０Ｐａ、ＮＨ３ガス流量が１５０００ｓｃｃｍである。なお、プラズマ処理は、第２絶縁膜１３２の成膜に連続して行われる。つまり、プラズマＣＶＤ装置を用いて第２絶縁膜１３２を成膜した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、プラズマ処理を行う。これにより、不純物が混入する可能性を低減することができる。
【００８３】
［３−４．酸化物半導体層の形成］
次に、図５Ａの（ｄ）に示すように、基板１１０の上方に、かつ、ゲート電極１２０に対向する位置に所定形状の酸化物半導体層１４０を形成する。例えば、ゲート絶縁層１３０上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィ及びエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層１４０を形成する。
【００８４】
具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上に９０ｎｍのアモルファスＩｎＧａＺｎＯ膜を成膜する。より具体的な成膜条件は、例えば、ＤＣマグネトロンスパッタ法において、パワーが１２ｋＷ、成膜ガスの酸素分圧が４．５％、成膜レートが１００ｎｍ／ｍｉｎである。
【００８５】
そして、ゲート絶縁層１３０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層１４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）及び界面活性剤を混合した薬液を用いて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【００８６】
［３−５．第１酸化膜の形成］
次に、図５Ａの（ｅ）に示すように、酸化物半導体層１４０上に第１酸化膜１５１を形成する。例えば、酸化物半導体層１４０を覆うように第１酸化膜１５１をプラズマＣＶＤによって成膜する。
【００８７】
具体的には、酸化物半導体層１４０を覆うようにゲート絶縁層１３０上に、５ｎｍ〜４０ｎｍのシリコン酸化膜を成膜することで、第１酸化膜１５１を形成する。この時の成膜温度は、例えば、２２０℃〜２６０℃である。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。なお、成膜ガスとして、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）及び酸素（Ｏ２）を用いることも可能であるが、ＴＥＯＳ及び酸素を用いる場合には、第１酸化膜１５１と酸化物半導体層１４０との界面に未分解炭素が残留することによって、当該界面の準位及び固定電荷が増加される。したがって、成膜ガスとしては、ＳｉＨ４ガス及びＮ２Ｏガスを用いることが好ましい。
【００８８】
ＳｉＨ４ガスとＮ２Ｏガスとの流量比について、ＳｉＨ４ガスの割合が増加するにしたがって、成膜レートが大きく（すなわち、成膜が速く）なり、生産性が向上するが、成膜時における水素ラジカルの発生量及びシリコン酸化膜における水素量が増大することにより、酸化物半導体層１４０が低抵抗化する。したがって、ＳｉＨ４ガスの割合は、小さい方が好ましく、例えば、ＳｉＨ４ガスの流量の、ＳｉＨ４ガス及びＮ２Ｏガスの合計流量に対する比は、１．１％以下であればよい。なお、希釈ガスとして、アルゴンガス、窒素ガスなどを添加することにより、ＳｉＨ４ガスの分解が促進されるため、成膜レートを大きくすることができる。しかし、希釈ガスとしてアルゴンガス、窒素ガスなどを添加することにより、成膜時におけるイオンボンバードメントにより酸化物半導体層１４０がダメージを受ける。このため、酸化物半導体層１４０の酸素が欠損してキャリアが増加することにより、酸化物半導体層１４０が低抵抗化する。したがって、希釈ガスとしてアルゴンガス、窒素ガスなどを添加しないことが好ましい。
【００８９】
具体的な成膜条件は、例えば、パワー密度が０．２３８Ｗ／ｃｍ２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ４ガス流量が９８０ｓｃｃｍである。
【００９０】
［３−６．プラズマ処理］
次に、図５Ａの（ｆ）に示すように、酸化物半導体層１４０に対する酸化性処理の一例であるプラズマ処理を行う。つまり、第１酸化膜１５１を形成した後、第２酸化膜１５２を形成する前に、プラズマ処理を行う。これにより、酸化物半導体層１４０と第１酸化膜１５１との界面の酸素欠陥を効率的に修復することができる。本実施の形態では、当該酸素欠陥の修復量を酸化性処理のパラメータによって調整することで、薄膜トランジスタ１００の閾値を調整する。当該閾値の調整については、後で詳述する。
【００９１】
プラズマ処理において、具体的には、第１酸化膜１５１の成膜に用いたチャンバー内に、亜酸化窒素ガス（Ｎ２Ｏ）を用いてプラズマ１９１を発生させる。プラズマ１９１を発生させる時間、すなわち、プラズマ処理時間は、例えば、５秒〜３０秒である。また、プラズマ処理温度、すなわち、基板温度は、２２０℃〜２６０℃である。例えば、基板温度は、第１酸化膜１５１の成膜時の基板温度と同一の温度である。具体的なプラズマ処理条件は、例えば、パワー密度が０．０５〜０．３Ｗ／ｃｍ２、プロセス距離（電極間距離）が７５０ｍｉｌ（０．７５インチ）、プロセス圧力が９３．３２Ｐａ、Ｎ２Ｏガス流量が３００００ｓｃｃｍである。
【００９２】
なお、プラズマ処理は、第１酸化膜１５１の成膜に連続して行われる。つまり、プラズマＣＶＤ装置を用いて第１酸化膜１５１を成膜した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、プラズマ処理を行う。これにより、不純物が混入する可能性を低減することができる。
【００９３】
［３−７．第２酸化膜の形成］
次に、図５Ａの（ｇ）に示すように、第１酸化膜１５１上に第２酸化膜１５２を形成する。例えば、第１酸化膜１５１上に、２００ｎｍ程度のシリコン酸化膜を成膜することで、第２酸化膜１５２を形成する。この時の成膜温度は、例えば、２２０℃〜２６０℃である。例えば、成膜温度、及び、導入ガスなどは、第１酸化膜１５１の場合と同一である。
【００９４】
このように、第１酸化膜１５１の形成、プラズマ処理、及び、第２酸化膜１５２の形成を同一のチャンバー内で行うことができる。また、基板温度も全て同じでもよい。このため、プロセス工程が容易になり、コストを低減することができる。
【００９５】
なお、第１酸化膜１５１の成膜工程、プラズマ処理工程、第２酸化膜１５２の成膜工程のそれぞれのプロセス条件の詳細については、後で説明する。また、第２酸化膜１５２を形成した後、所定の温度の加熱処理（アニール処理）を行ってもよい。例えば、ドライエア、又は、酸素雰囲気中において、成膜温度以上の温度でアニール処理してもよい。例えば、アニール温度は３５０℃としてよい。また、アニール時間は、７分程度の基板温度安定時間が経過した後、１時間としてもよい。これにより、酸化物半導体層１４０中の酸素欠陥が修復され、半導体性を維持することができる。また、上記ドライエアは、大気圧下露点が−７０℃以下としてよい。
【００９６】
［３−８．ドレイン電極及びソース電極の形成］
次に、図５Ｂの（ａ）に示すように、第２酸化膜１５２（チャネル保護層１５０）上にドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。具体的には、まず、チャネル保護層１５０の一部をフォトリソグラフィ及びドライエッチングによって除去することで、コンタクトホールを形成する。つまり、酸化物半導体層１４０の一部を露出させるためのコンタクトホールをチャネル保護層１５０に形成する。
【００９７】
例えば、第１酸化膜１５１及び第２酸化膜１５２がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。例えば、パワー密度を０．２５５Ｗ／ｃｍ２、プロセス圧力を５０Ｐａ、Ｏ２ガス流量を１３００ｓｃｃｍ、ＣＦ４ガス流量を３８００ｓｃｃｍとしてよい。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【００９８】
そして、形成したコンタクトホールを埋めるようにして、チャネル保護層１５０上に金属膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、及び、５０ｎｍの銅及びマンガンの合金膜（ＣｕＭｎ膜）を順にチャネル保護層１５０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した金属膜を加工することで、所定形状のドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。Ｍｏ膜、Ｃｕ膜、及び、ＣｕＭｎ膜のウェットエッチングは、例えば、ＰＡＮ液を用いて、室温にて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【００９９】
［３−９．層間絶縁層の形成］
次に、図５Ｂの（ｂ）に示すように、層間絶縁層１７０を形成する。具体的には、まず、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うように、下部層間絶縁層１７１をプラズマＣＶＤ又はスパッタリングによって形成する。例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うようにチャネル保護層１５０上に、２００ｎｍのシリコン酸化膜をプラズマＣＶＤによって成膜する。具体的な成膜条件は、例えば、成膜温度が２３０℃、パワー密度が０．２３８Ｗ／ｃｍ２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ４ガス流量が９８０ｓｃｃｍである。
【０１００】
次に、プラズマＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）又はスパッタリングなどによって、下部層間絶縁層１７１上にバリア層１７２を形成する。例えば、スパッタリングによって３０ｎｍの酸化アルミニウム膜を下部層間絶縁層１７１上に成膜することで、バリア層１７２を形成する。具体的には、アルミニウムをターゲットに用い、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガス雰囲気でのＲＦマグネトロンスパッタ法によって酸化アルミニウム膜を成膜する。成膜条件は、例えば、パワーが３０ｋＷ、アルミニウムターゲットの純度が９９．９９％、成膜ガスであるＡｒとＯ２との流量比が１対１、成膜レートが６．０ｎｍ／ｍｉｎである。
【０１０１】
次に、プラズマＣＶＤ又はスパッタリングによって、バリア層１７２上に上部層間絶縁層１７３を形成する。具体的には、プラズマＣＶＤによって、４００ｎｍのシリコン窒化膜をバリア層１７２上に成膜することで、上部層間絶縁層１７３を形成する。具体的な成膜条件は、例えば、成膜温度が２９０℃、パワー密度が０．２３８Ｗ／ｃｍ２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ４ガス流量が９８０ｓｃｃｍである。
【０１０２】
なお、層間絶縁層１７０の成膜中に基板は真空下に置かれるので、酸化物半導体層１４０の酸素が欠損し、低抵抗化する。このため、成膜後にドライエア、又は、酸素雰囲気中でのアニール処理を行うことで、酸素欠陥の修復を行う。例えば、アニール温度は３００℃としてよい。また、アニール時間は、７分程度の基板温度安定時間が経過した後、１時間としてもよい。また、上記ドライエアは、大気圧下露点が−７０℃以下としてよい。
【０１０３】
［３−１０．上部電極の形成］
次に、図５Ｂの（ｃ）に示すように、層間絶縁層１７０（上部層間絶縁層１７３）上に上部電極１８０を形成する。具体的には、まず、層間絶縁層１７０の一部をフォトリソグラフィ及びドライエッチングによって除去することで、コンタクトホールを形成する。つまり、ドレイン電極１６０ｄ又はソース電極１６０ｓの一部を露出させるためのコンタクトホールを層間絶縁層１７０に形成する。
【０１０４】
例えば、ＲＩＥなどのドライエッチングによって、層間絶縁層１７０の一部を除去する。エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。パワー密度、圧力、ガス流量などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。例えば、パワー密度を０．２５５Ｗ／ｃｍ２、プロセス圧力を５０Ｐａ、Ｏ２ガス流量を１３００ｓｃｃｍ、ＣＦ４ガス流量を３８００ｓｃｃｍとしてよい。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【０１０５】
続いて、形成したコンタクトホールを埋めるようにして、層間絶縁層１７０上に導電膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、５０ｎｍのＣｕＭｎ膜を順に層間絶縁層１７０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した導電膜を加工することで、所定形状の上部電極１８０を形成する。Ｍｏ膜、Ｃｕ膜、及び、ＣｕＭｎ膜のウェットエッチングは、例えば、ＰＡＮ液を用いて、室温にて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【０１０６】
以上の工程を経て、図４に示すＴＦＴ基板２０が製造される。なお、以降の工程において、有機ＥＬ素子４０などがさらに積層される。
【０１０７】
［４．酸化性処理条件と薄膜トランジスタの閾値との関係］
続いて、本実施の形態に係るＴＦＴ基板２０の酸化性処理条件と薄膜トランジスタ１００の閾値Ｖｔｈとの関係について説明する。具体的には、上述したようにＴＦＴ基板２０を製造する際の第１酸化膜１５１に施すプラズマ処理条件を変化させて、薄膜トランジスタ１００の閾値Ｖｔｈを測定した結果について説明する。
【０１０８】
測定対象の薄膜トランジスタ１００は、Ｇ８．５のガラス基板（厚さ：０．５ｍｍ、Ｘ：２５００ｍｍ×Ｙ：２２００ｍｍ）にマトリクス状に形成される。ここで、薄膜トランジスタ１００のチャネル幅Ｗ及びチャネル長Ｌはそれぞれ１２μｍ及び１３μｍである。また、薄膜トランジスタ１００の第１酸化膜１５１の膜厚は、２０ｎｍであり、成膜条件は、パワー密度が０．２３８Ｗ／ｃｍ２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ４ガス流量が９８０ｓｃｃｍである。また、測定対象の薄膜トランジスタ１００の第２酸化膜１５２の膜厚は、１８０ｎｍであり、成膜条件は、第１酸化膜１５１と同じである。以上のように形成された第１酸化膜１５１に対して施されるプラズマ処理条件を図６に示す。図６は、本実施の形態に係るプラズマ処理条件と薄膜トランジスタ１００の閾値との関係を示す表である。
【０１０９】
図６に示すように１０通りのＮ２Ｏプラズマ処理条件を用いて薄膜トランジスタのサンプルＡ〜Ｊを製造した。本実施の形態では、Ｎ２Ｏプラズマ処理条件のうち、処理時間及びパワー密度を変化させた。なお、図６に示されないプラズマ処理条件は、全サンプルに対して共通であり、プロセス距離（電極間距離）が７５０ｍｉｌ（０．７５インチ）、プロセス圧力が９３．３２Ｐａ、Ｎ２Ｏガス流量が３００００ｓｃｃｍである。また、サンプルＡ及びＪは、本実施の形態に係る薄膜トランジスタ１００の比較例である。サンプルＡには、Ｎ２Ｏプラズマ処理が施されていない。また、サンプルＪにおいては、第１酸化膜１５１を成膜する前に、Ｎ２Ｏプラズマ処理が施されている。すなわち、サンプルＪにおいては、酸化物半導体層１４０及び第２絶縁膜１３２の表面にＮ２Ｏプラズマ処理が施されている。その他のサンプルＢ〜Ｊは、本実施の形態に係る薄膜トランジスタ１００であり、第１酸化膜１５１にＮ２Ｏプラズマ処理が施された後に、第２酸化膜１５２が成膜されている。
【０１１０】
以上のように製造されたサンプルに対して、閾値Ｖｔｈを測定するために電気特性が測定された。ここでは、電気特性として、各サンプルの薄膜トランジスタに印加されるゲート−ソース間電圧Ｖｇｓと、ドレイン−ソース間に流れる電流Ｉｄｓとの関係が測定された。測定された電気特性の例を図７Ａ、図７Ｂ及び図７Ｃに示す。図７Ａ、図７Ｂ及び図７Ｃは、図６に示すサンプルＡ、Ｄ及びＧの電気特性の測定結果を示すグラフである。図７Ａ、図７Ｂ及び図７Ｃにおいて、ＴＦＴ基板２０のエッジから２００ｍｍを除く領域の、長辺方向６点及び短辺方向６点の合計３６点において電気特性を求めて、Ｉｄｓ−Ｖｇｓ曲線を描いた。そして、当該曲線から、Ｉｄｓが、Ｗ／Ｌ×１０−９（Ｗ：チャネル幅、Ｌ：チャネル長）となるときのＶｄｓを閾値Ｖｔｈとして、各曲線に対する閾値Ｖｔｈを求め、それらの平均値（Ａｖｅ）とばらつき（３σ）を算出した。同様に、全サンプルに対して閾値Ｖｔｈの平均値（Ａｖｅ）とばらつき（３σ）とを求めた結果を図６に示す。
【０１１１】
図６に示す結果から、本発明者は、Ｎ２Ｏプラズマ処理条件と薄膜トランジスタ１００の閾値Ｖｔｈの平均値との間の関係を見出した。すなわち、発明者は、薄膜トランジスタ１００の閾値Ｖｔｈの平均値と、Ｎ２Ｏプラズマ処理の時間及びパワー密度の累乗の積とに線形関係があることを見出した。当該関係を図８に示す。図８は、本実施の形態に係るＮ２Ｏプラズマ処理の時間、及び、パワー密度の二乗の積と、薄膜トランジスタ１００の閾値Ｖｔｈの平均値との関係を示すグラフである。図８に示すように、サンプルＢ〜Ｈについて、Ｎ２Ｏプラズマ処理の時間、及び、パワー密度の二乗の積と、薄膜トランジスタ１００の閾値Ｖｔｈの平均値との関係は、最小二乗法などを用いることにより、傾きが０．９１、切片が０．４４の直線で近似できる。
【０１１２】
なお、図８においてサンプルＩの測定結果は、サンプルＢ〜Ｈから得られる直線より、下方に位置する。これは、Ｎ２Ｏプラズマ処理による閾値Ｖｔｈの増加が飽和した状態であると推測される。また、サンプルＩでは、閾値Ｖｔｈのばらつき（３σ）も比較的大きい。サンプルＩの閾値Ｖｔｈのばらつき（３σ）の増加のメカニズムは明らかではないが、酸化物半導体層１４０中に過剰に注入された酸素原子が、閾値特性の変動要因になっていると推測される。以上のように、本実施の形態における例では、プラズマ処理の時間を１５秒以下、パワー密度を０．２Ｗ／ｃｍ−３以下の範囲で制御することが好ましい。なお、上述したプラズマ処理の時間及びパワー密度の範囲は、一例であり、好ましい範囲は、薄膜トランジスタ１００の構成、プラズマ処理の他の条件などによって適宜定められる。
【０１１３】
また、サンプルＪは、上述のとおり、第１酸化膜１５１の形成前にＮ２Ｏプラズマ処理を施した例である。図８に示すように、サンプルＪにおいても、閾値Ｖｔｈは、プラス側にシフトするが、図６に示すように、閾値Ｖｔｈのばらつき（３σ）は、他のサンプルＡ〜Ｉの３倍以上の大きさである。これは、酸化物半導体層１４０の表面に直接Ｎ２Ｏプラズマ処理を施すと、酸化物半導体層１４０にプラズマダメージを与え、酸化物半導体層１４０の表面又はバルクの酸素原子を脱離させ、電気的特性を悪化させるためであると推測される。よって、本実施の形態に係る薄膜トランジスタ１００のように、Ｎ２Ｏプラズマ処理の前に、薄い第１酸化膜１５１を酸化物半導体層１４０の表面に形成することが好ましい。
【０１１４】
上記直線の傾きは、第１酸化膜１５１の膜厚などに応じて変化する。例えば、当該膜厚をより大きくすることにより、Ｎ２Ｏプラズマによる酸素原子の透過量が減少するため、上記傾きは小さくなる。すなわち、酸化物半導体層１４０まで酸素原子を到達させるために、より長時間で、より高いパワー密度のＮ２Ｏプラズマ処理が必要となるが、傾きが減少するため閾値Ｖｔｈの制御性を向上させることができるという利点がある。一方、当該膜厚をより小さくすることにより、Ｎ２Ｏプラズマによる酸素原子の透過量が増加するため、上記傾きは増加する。すなわち、酸化物半導体層１４０まで酸素原子を到達させるために、より短時間で、より低いパワー密度のＮ２Ｏプラズマ処理で十分になる。ただし、酸化物半導体層１４０において補完され得る酸素欠陥量には限度があり、長時間、高パワーでＮ２Ｏプラズマ処理を施しても閾値Ｖｔｈのプラスシフト量は限度以上に増加しない（条件Ｉ）。しかしながら、酸化物半導体層１４０の膜厚を増大させた場合には、補完され得る酸素欠陥量も増加するため、そのような場合は第１酸化膜１５１の膜厚をより小さくすることにより、所望の閾値Ｖｔｈに到達させるために必要なＮ２Ｏプラズマ処理量を低減させることが可能になる。以上に述べたように、本実施の形態に係るＴＦＴ基板２０の製造方法では、酸化物半導体層１４０の膜厚に応じて適切に第１酸化膜１５１の膜厚を選択することにより、閾値Ｖｔｈの制御性を柔軟に調整することも可能になる。
【０１１５】
次に、具体的な薄膜トランジスタ１００の閾値Ｖｔｈの調整手順について説明する。まず、ＴＦＴ基板２０の製造前に、図８に示すようなＮ２Ｏプラズマ処理の時間、及び、パワー密度の累乗の積と、薄膜トランジスタ１００の閾値Ｖｔｈとの関係を求める。そして、当該関係を用いて、薄膜トランジスタ１００の閾値Ｖｔｈが所定の値となるように、Ｎ２Ｏプラズマ処理の時間、及び、パワー密度を定めることによって、所定の閾値Ｖｔｈを有する薄膜トランジスタ１００が形成されたＴＦＴ基板２０を製造することができる。また、本実施の形態では、Ｎ２Ｏプラズマ処理の時間、及び、パワー密度の累乗の積と閾値Ｖｔｈとの関係が線形関係であるため、調整が容易である。
【０１１６】
なお、上述のような線形関係をもたらす詳細なメカニズムは明らかではない。しかしながら、プラズマ処理時間に対して酸化物半導体層１４０への酸素原子の注入量は線形に増加すると想定でき、酸素原子の注入量に応じて閾値Ｖｔｈも線形に増加していると推測される。一方、プラズマ処理のパワー密度を増加させると、単位時間当たりに第１酸化膜１５１に照射される酸素原子の量は、指数関数的に増加すると想定できる。ここで、照射された酸素原子が酸化物半導体層１４０に到達するには、酸化物半導体層１４０上の第１酸化膜１５１を透過する必要がある。第１酸化膜１５１に照射された酸素原子は、第１酸化膜１５１により酸化物半導体層１４０への注入が抑制されるため、照射される酸素原子量の増加が指数関数的でも、最終的に、酸化物半導体層１４０に注入される酸素原子の量は、プラズマ処理のパワー密度の累乗（本実施の形態では二乗）に比例して増加すると推測される。また、この関係は、第１酸化膜１５１の膜厚及びプラズマ処理条件により変化すると考えられるため、閾値Ｖｔｈを調整する場合には、閾値Ｖｔｈの制御性がよい（すなわち、プロセスマージンが大きくなる）第１酸化膜１５１の膜厚及び材質、プラズマ処理条件などを採用することが好ましい。
【０１１７】
［５．まとめ］
以上のように、本実施の形態に係るＴＦＴ基板２０の製造方法は、基板１１０上に薄膜トランジスタ１００が形成されたＴＦＴ基板２０の製造方法であって、前記基板１１０の上方に酸化物半導体層１４０を形成する工程と、酸化物半導体層１４０上に第１酸化膜１５１を形成する工程と、第１酸化膜１５１を形成した後に、酸化物半導体層１４０に対する酸化性処理を行う工程と、酸化性処理を行った後に、第１酸化膜１５１の上方に第２酸化膜１５２を形成する工程とを含み、酸化性処理を行う工程において、酸化性処理のパラメータと薄膜トランジスタ１００の閾値との予め求められた関係に基づいて、閾値が所定の値となるように、パラメータが定められる。
【０１１８】
このように、本実施の形態に係るＴＦＴ基板２０の製造方法では、酸化物半導体層１４０上に、酸化膜を二度に分けて成膜することにより、酸化物半導体層１４０の酸素欠陥の修復、すなわち、閾値の調整を、第１酸化膜１５１を介して行うことができる。また、酸化性処理のパラメータと薄膜トランジスタ１００の閾値との関係を予め求めて、当該関係に基づいて、所望の閾値を得られるように酸化性処理のパラメータを定めるため、所望の閾値を有する薄膜トランジスタ１００を備えるＴＦＴ基板２０を製造することができる。また、本実施の形態では、酸化物半導体層１４０上に第１酸化膜１５１を形成した後に酸化性処理を行うので、酸化物半導体層１４０に与えるダメージを抑制しながら、酸化物半導体層１４０と第１酸化膜１５１との界面の酸素欠陥を効率的に修復することができる。また、本実施の形態に係るＴＦＴ基板２０の製造方法は、プロセス負荷を格別増大させないため、生産性に優れている。
【０１１９】
また、例えば、酸化性処理は、プラズマ処理であってもよい。
【０１２０】
これにより、酸化物半導体層１４０と第１酸化膜１５１との界面、及び、酸化物半導体層１４０内の酸素欠陥を適切に修復することができるため、薄膜トランジスタ１００の閾値を所望の値に調整することができる。また、第１酸化膜１５１及び第２酸化膜１５２の少なくとも一方がプラズマＣＶＤにより成膜される場合には、第１酸化膜１５１及び第２酸化膜１５２の少なくとも一方の成膜に連続してプラズマ処理を行うことができる。これにより、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、成膜及びプラズマ処理を連続して行うことができるため、チャンバー内に不純物が混入する可能性を低減することができる。
【０１２１】
また、例えば、酸化性処理のパラメータは、プラズマ処理の処理時間を含んでもよい。
【０１２２】
このように、酸化性処理のパラメータとしてプラズマ処理の処理時間を用いる場合には、当該処理時間と、当該閾値とが線形関係を有するため、薄膜トランジスタ１００の閾値を、容易に所望の値に調整することができる。
【０１２３】
また、例えば、酸化性処理のパラメータは、プラズマ処理のパワー密度を含んでもよい。
【０１２４】
このように、酸化性処理のパラメータとしてプラズマ処理のパワー密度を用いる場合には、当該パワー密度の累乗と、当該閾値とが線形関係を有するため、薄膜トランジスタ１００の閾値を、容易に所望の値に調整することができる。
【０１２５】
また、例えば、酸化性処理のパラメータは、プラズマ処理の処理時間及びプラズマ処理のパワー密度を含み、上記関係は、当該パワー密度の累乗及び当該処理時間の積と、前記閾値と、の線形関係であってもよい。
【０１２６】
これにより、当該パワー密度の累乗及び当該処理時間の積と、前記閾値と、が線形関係を有するため、薄膜トランジスタ１００の閾値を、容易に所望の値に調整することができる。また、パワー密度及び処理時間の二つのパラメータを調整することができるため、パラメータ設定の自由度を高めることができる。また、例えば、上記関係は、当該パワー密度の二乗及び当該処理時間の積と、前記閾値と、の線形関係であってもよい。
【０１２７】
また、例えば、プラズマ処理において、亜酸化窒素ガスを用いてもよい。
【０１２８】
これにより、酸化物半導体層１４０の酸素欠陥を適切に修復することができる。
【０１２９】
また、例えば、プラズマ処理の処理時間は５秒以上、１５秒以下であってもよい。
【０１３０】
これにより、プラズマ処理による酸化物半導体層１４０における酸素欠陥の修復量が飽和することなく、上記関係を維持することができる。
【０１３１】
また、例えば、第１酸化膜１５１の膜厚は、５ｎｍ以上、４０ｎｍ以下であってもよい。
【０１３２】
これにより、酸化性処理に第１酸化膜１５１に注入される酸素原子が、第１酸化膜１５１を透過して、酸化物半導体層１４０に注入される。したがって、酸化物半導体層１４０の酸素欠陥を適切に修復することができる。
【０１３３】
また、例えば、第１酸化膜１５１は、シリコン酸化膜から構成されてもよい。
【０１３４】
また、例えば、酸化物半導体層１４０は、透明アモルファス酸化物半導体から構成されてもよい。
【０１３５】
また、例えば、酸化物半導体層１４０は、ＩｎＧａＺｎＯから構成されてもよい。
【０１３６】
（変形例）
上記の実施の形態では、薄膜トランジスタがボトムゲート型である例について示したが、トップゲート型でもよい。本変形例では、トップゲート型の薄膜トランジスタ４００の製造方法について、図９Ａ及び図９Ｂを用いて説明する。図９Ａ及び図９Ｂは、本実施の形態に係る薄膜トランジスタ４００の製造方法を示す概略断面図である。
【０１３７】
［バッファ層の形成］
まず、図９Ａの（ａ）に示すように、基板４１０を準備し、基板４１０上にバッファ層４１５を形成する。例えば、基板４１０上に絶縁膜をプラズマＣＶＤによって成膜する。
【０１３８】
具体的には、まず、基板４１０としてガラス基板を準備し、シリコン酸化膜、シリコン窒化膜若しくはシリコン酸窒化膜又はこれらの積層膜を基板４１０上にバッファ層４１５として成膜する。バッファ層４１５の膜厚は、約１００ｎｍ〜３００ｎｍである。この時の成膜温度は、例えば、３５０℃〜４００℃である。
【０１３９】
なお、バッファ層４１５を設けることで、酸化物半導体層４４０と基板４１０との密着性を向上させることができる。また、基板４１０を構成する元素が酸化物半導体層４４０に拡散するのを抑制することができる。
【０１４０】
［酸化物半導体層の形成］
さらに、基板１１０の上方、すなわち、バッファ層４１５上に所定形状の酸化物半導体層４４０を形成する。例えば、バッファ層４１５上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィ及びエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層４４０を形成する。具体的な成膜条件及び加工条件は、実施の形態１に係る酸化物半導体層１４０の成膜条件及び加工条件と同一である。
【０１４１】
［第１酸化膜の形成］
次に、図９Ａの（ｂ）に示すように、酸化物半導体層４４０上に第１酸化膜４３１を形成する。例えば、酸化物半導体層４４０を覆うように第１酸化膜４３１をプラズマＣＶＤによって成膜する。
【０１４２】
具体的には、酸化物半導体層４４０を覆うようにバッファ層４１５上に、５ｎｍ〜４０ｎｍのシリコン酸化膜を成膜することで、第１酸化膜４３１を形成する。この時の成膜温度は、例えば、２２０℃〜２６０℃である。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
【０１４３】
［プラズマ処理］
次に、図９Ａの（ｃ）に示すように、酸化性処理の一例であるプラズマ処理を行う。つまり、第１酸化膜４３１を形成した後、第２酸化膜４３２を形成する前に、プラズマ処理を行う。
【０１４４】
具体的には、第１酸化膜４３１の成膜に用いたチャンバー内に、亜酸化窒素ガス（Ｎ２Ｏ）を用いてプラズマ４９０を発生させる。プラズマ４９０を発生させる時間、すなわち、プラズマ処理時間は、例えば、５秒〜３０秒である。また、プラズマ処理温度、すなわち、基板温度は、２２０℃〜２６０℃である。
【０１４５】
［第２酸化膜の形成］
次に、図９Ａの（ｄ）に示すように、第１酸化膜４３１上に第２酸化膜４３２を形成する。例えば、第１酸化膜４３１上に、２００ｎｍのシリコン酸化膜を成膜することで、第２酸化膜４３２を形成する。この時の成膜温度は、例えば、２２０℃〜２６０℃である。例えば、導入ガスなどは、第１酸化膜４３１の成膜と同一である。また、成膜温度は、例えば、プラズマ処理における基板温度と同一である。
【０１４６】
なお、第１酸化膜４３１と第２酸化膜４３２とが薄膜トランジスタ４００のゲート絶縁層である。第２酸化膜４３２を形成した後、所定の温度の加熱処理（アニール処理）を行ってもよい。
【０１４７】
［ゲート電極の形成］
次に、図９Ｂの（ａ）に示すように、基板４１０の上方に所定形状のゲート電極４２０を形成する。例えば、ゲート絶縁層４３０上に３０ｎｍ〜４００ｎｍの金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって金属膜を加工することにより、所定形状のゲート電極４２０を形成する。具体的な成膜条件及び加工条件は、実施の形態１に係るゲート電極１２０の成膜条件及び加工条件と同一である。
【０１４８】
［層間絶縁層の形成］
次に、図９Ｂの（ｂ）に示すように、層間絶縁層４７０を形成する。層間絶縁層４７０は、例えば、実施の形態１に係る層間絶縁層１７０と同じ３層構造を有する。具体的な成膜条件は、実施の形態１に係る層間絶縁層１７０の成膜条件と同一である。
【０１４９】
［上部電極、ドレイン電極及びソース電極の形成］
次に、図９Ｂの（ｂ）に示すように、層間絶縁層４７０上に上部電極４２１、ドレイン電極４６０ｄ及びソース電極４６０ｓを形成する。具体的には、まず、層間絶縁層４７０の一部をエッチング除去することで、コンタクトホールを形成する。つまり、ゲート電極４２０の一部及び酸化物半導体層４４０の一部を露出させるためのコンタクトホールを層間絶縁層４７０に形成する。具体的な加工条件は、実施の形態１に係る層間絶縁層４７０の加工条件と同一である。
【０１５０】
そして、形成したコンタクトホールを埋めるようにして、層間絶縁層４７０上に金属膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、及び、５０ｎｍの銅及びマンガンの合金膜（ＣｕＭｎ膜）を順にチャネル保護層１５０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した金属膜を加工することで、所定形状の上部電極４２１、ドレイン電極４６０ｄ及びソース電極４６０ｓを形成する。Ｍｏ膜、Ｃｕ膜、及び、ＣｕＭｎ膜のウェットエッチングは、例えば、ＰＡＮ液を用いることができる。
【０１５１】
以上の工程を経て、トップゲート型の薄膜トランジスタ４００が製造される。なお、以降の工程において、有機ＥＬ素子４０などがさらに積層される。
【０１５２】
トップゲート型の薄膜トランジスタ４００の場合も、ボトムゲート型の薄膜トランジスタ１００の場合と同様に、酸化性処理（本変形例ではＮ２Ｏプラズマ処理）によって閾値Ｖｔｈを調整することができる。
【０１５３】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
【０１５４】
そこで、以下では、他の実施の形態を例示する。
【０１５５】
例えば、上記の実施の形態では、酸化性処理としてＮ２Ｏプラズマ処理を例に上げて説明したが、これに限らない。Ｎ２Ｏの代わりに酸素ガス（Ｏ２）を用いた酸素プラズマ処理でもよい。これにより、例えば、シリコン酸化膜の成膜ガスとして、シランガスと酸素ガスとを用いる場合は、酸素ガスを用いた酸素プラズマ処理を行うことで、成膜とプラズマ処理とを同一チャンバー内で連続的に実施することができる。したがって、装置の簡略化及び低コスト化などの生産上の利便性を高めることができる。
【０１５６】
また、プラズマ処理ではなく、酸化性のガスを用いたガス処理、あるいは、所定の温度で加熱を行う加熱処理（アニール処理）を酸化性処理として実施してもよい。また、酸化性処理のパラメータと薄膜トランジスタ１００の閾値Ｖｔｈとの関係は、線形関係以外の関係であってもよい。
【０１５７】
また、例えば、上記の実施の形態では、第１酸化膜１５１と第２酸化膜１５２とがともにシリコン酸化膜から構成される例について示したが、これに限らない。例えば、第１酸化膜１５１と第２酸化膜１５２とは、異なる酸化膜から構成されてもよい。例えば、第１酸化膜１５１が酸化アルミニウム膜から構成され、第２酸化膜１５２がシリコン酸化膜から構成されてもよい。
【０１５８】
また、例えば、上記の実施の形態では、チャネル保護層１５０が第１酸化膜１５１と第２酸化膜１５２とを含む２層構造である例について示したが、これに限らない。チャネル保護層１５０は、３層以上の酸化膜を含んでもよい。具体的には、第２酸化膜１５２上に第３酸化膜が積層されてもよい。
【０１５９】
また、例えば、上記の実施の形態では、薄膜トランジスタ１００を用いた表示装置として有機ＥＬ表示装置１０について説明したが、上記実施の形態における薄膜トランジスタ１００は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
【０１６０】
また、上述した有機ＥＬ表示装置１０などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１６１】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
【０１６２】
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１６３】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１６４】
本開示に係る薄膜トランジスタ基板及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置及びその製造方法などに利用することができる。
【符号の説明】
【０１６５】
１０  有機ＥＬ表示装置
２０  ＴＦＴ基板
２１  バンク
３０  画素
３０Ｂ、３０Ｇ、３０Ｒ  サブ画素
３１  画素回路
３２、３３、１００、４００  薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ、４６０ｄ  ドレイン電極
３２ｇ、３３ｇ、１２０、４２０  ゲート電極
３２ｓ、３３ｓ、１６０ｓ、４６０ｓ  ソース電極
３４  キャパシタ
４０  有機ＥＬ素子
４１  陽極
４２  ＥＬ層
４３  陰極
５０  ゲート配線
６０  ソース配線
７０  電源配線
１１０、４１０  基板
１３０、４３０  ゲート絶縁層
１３１  第１絶縁膜
１３２  第２絶縁膜
１４０、４４０  酸化物半導体層
１５０  チャネル保護層
１５１、４３１  第１酸化膜
１５２、４３２  第２酸化膜
１７０、４７０  層間絶縁層
１７１  下部層間絶縁層
１７２  バリア層
１７３  上部層間絶縁層
１８０、４２１  上部電極
１９０、１９１、４９０  プラズマ
４１５  バッファ層
【図１】
0006358596.tif 000002
【図２】
0006358596.tif 000003
【図３】
0006358596.tif 000004
【図４】
0006358596.tif 000005
【図５Ａ】
0006358596.tif 000006
【図５Ｂ】
0006358596.tif 000007
【図６】
0006358596.tif 000008
【図７Ａ】
0006358596.tif 000009
【図７Ｂ】
0006358596.tif 000010
【図７Ｃ】
0006358596.tif 000011
【図８】
0006358596.tif 000012
【図９Ａ】
0006358596.tif 000013
【図９Ｂ】
0006358596.tif 000014