(57)【特許請求の範囲】
【請求項１】
複数のモジュラーダイ領域を有するモノリシック集積回路ダイを備え、
前記モジュラーダイ領域は、前記モジュラーダイ領域の各々に独立して電源投入するための複数の電力分配ネットワークをそれぞれ有し、
前記モジュラーダイ領域の各隣接する対は、それぞれの複数の金属ラインによって互いにスティッチングされ、前記複数の金属ラインの各金属ラインは、前記モジュラーダイ領域の前記隣接する対の間で途切れずに延在し、前記隣接する対を連続的に結合し、
前記複数のモジュラーダイ領域は、第１のダイ領域および第２のダイ領域を含み、
前記第１のダイ領域は、第１の選択信号を受信するように第１のプログラム可能な終端ブロックに結合された第１の選択回路を含み、
前記第２のダイ領域は、第２の選択信号を受信するように第２のプログラム可能な終端ブロックに結合された第２の選択回路を含み、
前記第１のダイ領域および前記第２のダイ領域は、前記複数の金属ラインによって互いに相互接続され、
前記複数の金属ラインの第１の部分は、前記第１のダイ領域から前記第２のダイ領域の前記第２の選択回路の第１の入力ポートに延在し、
前記複数の金属ラインの第２の部分は、前記第２のダイ領域内において、前記第２のダイ領域の前記第２の選択回路の第２の入力ポートに延在する、装置。
【請求項２】
前記第１のダイ領域は、前記複数の電力分配ネットワークの第１の電力分配ネットワークを有し、
前記第２のダイ領域は、前記複数の電力分配ネットワークの第２の電力分配ネットワークを有し、
前記第１の電力分配ネットワークは、前記第１のダイ領域が前記第２のダイ領域から独立して動作するために前記第２の電力分配ネットワークから離間される、請求項１に記載の装置。
【請求項３】
前記モノリシック集積回路ダイは、前記第１のダイ領域の長さと前記第２のダイ領域の長さとの組合せである全長を有し、
前記全長は、リソグラフィ動作のための最大値画像化サイズを越える、請求項１に記載の装置。
【請求項４】
前記モノリシック集積回路ダイのダイシールは、
前記第１のダイ領域に形成された第１の壁と、
前記第２のダイ領域に形成された第２の壁とを含み、
前記第１の壁および前記第２の壁は、互いに面し、互いに接続されて、前記モノリシック集積回路ダイのダイシールを提供する、請求項３に記載の装置。
【請求項５】
前記複数の金属ラインの第３の部分は、前記第２のダイ領域から前記第１のダイ領域の前記第１の選択回路の第１の入力ポートに延在し、
前記複数の金属ラインの第４の部分は、前記第１のダイ領域内において、前記第１のダイ領域の前記第１の選択回路の第２の入力ポートに延在する、請求項１に記載の装置。
【請求項６】
前記第１の選択回路は、前記第１のダイ領域の第１のマルチプレクサであり、
前記第２の選択回路は、前記第２のダイ領域の第２のマルチプレクサである、請求項５に記載の装置。
【請求項７】
前記第１のマルチプレクサは、前記第１のダイ領域についての第１のループバックモードと第１のスティッチモードとの選択のために前記第１の選択信号を受信するように結合され、
前記第２のマルチプレクサは、前記第２のダイ領域についての第２のループバックモードと第２のスティッチモードとの選択のために前記第２の選択信号を受信するように結合される、請求項６に記載の装置。
【請求項８】
前記複数の金属ラインの前記第１の部分および前記第３の部分は、前記第１のダイ領域と前記第２のダイ領域との間のマスクスティッチング領域を介して延在する、請求項７に記載の装置。
【請求項９】
前記第１のプログラム可能な終端ブロックおよび前記第２のプログラム可能な終端ブロックには、前記第１のダイ領域の第１の構成ブロックおよび前記第２のダイ領域の第２の構成ブロックがそれぞれ設けられる、請求項１に記載の装置。
【請求項１０】
第１のダイ領域および第２のダイ領域を有するモノリシック集積回路ダイを取得することを含み、
前記第１のダイ領域は第１の電力分配ネットワークを有し、
前記第２のダイ領域は第２の電力分配ネットワークを有し、
前記第１の電力分配ネットワークは、前記第１のダイ領域が前記第２のダイ領域から独立して動作するために前記第２の電力分配ネットワークから離間され、
前記第１のダイ領域および前記第２のダイ領域は、第１の複数の金属ラインおよび第２の複数の金属ラインによって互いに連続的に相互接続され、前記第１の複数の金属ラインおよび前記第２の複数の金属ラインの各金属ラインは、前記第１のダイ領域および前記第２のダイ領域の間で途切れずに延在し、前記第１のダイ領域および前記第２のダイ領域を連続的に結合し、
前記第１の複数の金属ラインおよび前記第２の複数の金属ラインは、第１の複数の選択回路および第２の複数の選択回路に結合され、さらに、
前記第２のダイ領域の前記第２の電力分配ネットワークが電源切断された状態で、前記第１の電力分配ネットワークによって前記第１のダイ領域に電源投入することと、
前記第１のダイ領域をループバックモードに入れることと、
前記ループバックモードにある間に前記第１のダイ領域をテストすることとを含む、方法。
【請求項１１】
前記ループバックモードは第１のループバックモードであり、
前記第１のダイ領域の電源切断して前記第１のループバックモードを中止することと、
前記第２の電力分配ネットワークによって前記第２のダイ領域に電源投入することと、
前記第２のダイ領域を第２のループバックモードに入れることと、前記第２のループバックモードにある間に前記第２のダイ領域をテストすることとをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記第１のダイ領域をテストすることおよび前記第２のダイ領域をテストすることは、両方ともウェハレベルで行なわれる、請求項１１に記載の方法。
【請求項１３】
前記第１のダイ領域および前記第２のダイ領域に電源投入することと、
前記第１のダイ領域および前記第２のダイ領域の各々をスティッチモードに入れることと、
前記モノリシック集積回路ダイをテストすることとをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記モノリシック集積回路ダイをテストすることはチップレベルで行なわれる、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の説明は集積回路デバイス（ＩＣ）に関する。より特定的には、以下の説明は、ＩＣのための互いにスティッチングされたモジュラーダイ領域を有するモノリシック集積回路ダイに関する。
【背景技術】
【０００２】
背景
集積回路は段々と「密に」なっている。すなわち、より多くのロジック特徴が所与のサイズのＩＣにおいて実現されている。したがって、ウェハレベルテスト中の電力消費を含む電力消費がより一層顕著な問題となっている。よって、ウェハレベルテストにより好適な電力消費を有するＩＣを提供することが望ましい。
【発明の概要】
【課題を解決するための手段】
【０００３】
概要
装置は、概してモノリシック集積回路ダイに関する。そのような装置において、モノリシック集積回路ダイは、複数のモジュラーダイ領域を有する。モジュラーダイ領域は、モジュラーダイ領域の各々に独立して電源投入するための複数の電力分配ネットワークをそれぞれ有する。モジュラーダイ領域の各隣接する対は、それぞれの複数の金属ラインによって互いにスティッチングされる。
【０００４】
方法は、概してモノリシック集積回路ダイに関する。そのような方法において、取得されるモノリシック集積回路ダイは、第１のダイ領域および第２のダイ領域を有する。第１のダイ領域は、複数の電力分配ネットワークの第１の電力分配ネットワークを有し、第２のダイ領域は、複数の電力分配ネットワークの第２の電力分配ネットワークを有する。第１の電力分配ネットワークは、第１のダイ領域が第２のダイ領域から独立して動作するために第２の電力分配ネットワークから離間される。第１のダイ領域および第２のダイ領域は、第１の複数の金属ラインおよび第２の複数の金属ラインによって互いに相互接続される。第１の複数の金属ラインおよび第２の複数の金属ラインは、第１の複数の選択回路および第２の複数の選択回路に結合される。第１のダイ領域は、第１の電力分配ネットワークによって電源投入される一方、第２のダイ領域の第２の電力分配ネットワークは電源切断される。第１のダイ領域がループバックモードに入れられる。第１のダイ領域は、ループバックモードにある間にテストされる。
【０００５】
別の装置は、概してモノリシック集積回路ダイに関する。そのような装置において、モノリシック集積回路ダイは、第１のダイ領域および第２のダイ領域を有する。第１のダイ領域は、複数の電力分配ネットワークの第１の電力分配ネットワークを有し、第２のダイ領域は、複数の電力分配ネットワークの第２の電力分配ネットワークを有する。第１の電力分配ネットワークは、第１のダイ領域が第２のダイ領域から独立して動作するために第２の電力分配ネットワークから離間される。第１のダイ領域および第２のダイ領域は、第１の複数の金属ラインおよび第２の複数の金属ラインによって互いに相互接続される。第１の複数の金属ラインおよび第２の複数の金属ラインは、第１の複数の選択回路および第２の複数の選択回路に結合される。第１のダイ領域は、欠陥のある部分を有する。第２のダイ領域は、欠陥のある部分が第２のダイ領域から分離された機能ダイとしてモノリシック集積回路ダイを提供するために用いられる。
【０００６】
図面の簡単な説明
添付の図面は例示的な装置および／または方法を示す。しかしながら、請求項の範囲を限定するように添付の図面をとらえるべきではなく、それらは説明および理解のためのみのものである。
【図面の簡単な説明】
【０００７】
【図１】例示的な列状のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャを示す簡略化ブロック図である。
【図２】ダイ領域を有する例示的なモノリシック集積回路ダイ（ダイ）を示す上面図のブロック図である。
【図３】図２のダイであり得るモノリシック集積回路ダイ（ダイ）の例示的な部分を示す断面図のブロック図である。
【図４】複数のダイ領域を有する従来のウェハの例示的な部分を示す頂面視からのブロック図である。
【図５】たとえば図２のダイ領域などの複数のダイ領域を有するウェハの例示的な部分を示す頂面視からのブロック図である。
【図６】たとえば図２のダイ領域などのための例示的な積層スタックを示すブロック図である。
【図７】サイズが異なる３つのダイ領域を有する図２の例示的なダイを示すブロック図である。
【図８】例示的なウェハレベルテストフローを示すフローチャートである。
【図９】例示的なチップレベルテストフローを示すフローチャートである。
【発明を実施するための形態】
【０００８】
詳細な説明
以下の説明では、本明細書に記載される具体的な例のより完全な説明を与えるために、数多くの具体的な詳細を述べる。しかしながら、当業者には、以下に与える具体的な詳細のすべてがなくても１つ以上の他の例および／またはこれらの例の変形例を実施し得ることが明らかであるべきである。他の事例では、本明細書の例の説明を曖昧にしないために周知の特徴を詳細に説明していない。図示の容易のため、同じ項目を指すのに異なる図で同じ参照符号を用いているが、代替的な例では項目が異なることがある。
【０００９】
いくつかの図で図示する例を説明する前に、さらなる理解のために概論が示される。
モノリシック集積回路ダイの形成は、用いられるリソグラフィの最大照射野サイズによって限定され得る。さらに、そのような最大照射野サイズを超えるモノリシック集積回路ダイが形成されたとしても、消費する電力が大きすぎて、ウェハレベルではテストできないおそれがある。しかし、モノリシック集積回路ダイは、機能的に同等のスタックドダイまたはスタックドインターポーザダイに対して性能利点を有し得る。
【００１０】
以上の概略的な理解を念頭に置いて、モジュラーダイ領域を有するモノリシック集積回路ダイの様々な構成について以下に全般的に説明する。そのようなモノリシック集積回路ダイは、別個に電源供給されるモジュラーダイ領域を有し、当該モジュラーダイ領域は互いに分離されていてもよい。さらに、モノリシック集積回路ダイは、ループバックモードまたは相互接続ダイ領域モード（スティッチモード）で動作され得る。
【００１１】
上述の例のうち１つ以上は特定の種類のＩＣを用いて本明細書で説明されるため、そのようなＩＣの詳細な説明を以下に与える。しかしながら、他の種類のＩＣが本明細書中に記載の技術のうち１つ以上から恩恵を受けることがあることを理解すべきである。プログラマブルロジックデバイス（ＰＬＤ）は、特定された論理機能を実行するようにプログラム可能な周知の種類の集積回路である。ＰＬＤの一種であるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は典型的に、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（ＩＯＢ）、コンフィギュラブルロジックブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）などを含み得る。本明細書中で用いるように、「含む」および「含んでいる」は、限定されるのではなく、含むことを意味する。
【００１２】
各々のプログラマブルタイルは典型的に、プログラマブルインターコネクトおよびプログラマブルロジックの両者を含む。プログラマブルインターコネクトは典型的に、プログラマブルインターコネクトポイント（ＰＩＰ）によって相互接続された異なる長さの多数のインターコネクトラインを含む。プログラマブルロジックは、たとえば、関数生成器、レジスタ、算術論理などを含み得るプログラマブル素子を用いてユーザ設計のロジックを実現する。
【００１３】
プログラマブルインターコネクトおよびプログラマブルロジックは典型的に、プログラマブル素子がどのように構成されるかを規定する内部構成メモリセルにコンフィギュレーションデータのストリームをロードすることによってプログラムされる。コンフィギュレーションデータは外部デバイスによりメモリから（たとえば外部ＰＲＯＭから）読み出されたりＦＰＧＡに書き込まれたりし得る。そうして、個別のメモリセルの集合的な状態がＦＰＧＡの機能を決める。
【００１４】
別の種類のＰＬＤはコンプレックスプログラマブルロジックデバイスまたはＣＰＬＤである。ＣＰＬＤは、共に接続されるとともに、インターコネクトスイッチマトリックスによって入力／出力（Ｉ／Ｏ）リソースに接続された２つ以上の「機能ブロック」を含む。  
【００１５】
ＣＰＬＤの各々の機能ブロックは、プログラマブルロジックアレイ（ＰＬＡ）およびプログラマブルアレイロジック（ＰＡＬ）デバイスで用いられるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤにおいて、コンフィギュレーションデータは典型的に不揮発性メモリ内のチップ上に記憶される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは不揮発性メモリ内のチップ上に記憶され、次に初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【００１６】
これらのプログラマブルロジックデバイス（ＰＬＤ）のすべてについて、デバイスの機能性は、その目的のためにデバイスに与えられるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤのようなスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるようなＦＬＡＳＨメモリ）、またはいずれの他の種類のメモリセルにも記憶可能である。
【００１７】
他のＰＬＤは、デバイス上のさまざまな素子をプログラマブルに相互接続する金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤはマスクプログラマブルデバイスとして公知である。ＰＬＤは、たとえば、ヒューズまたはアンチヒューズ技術を用いる他のやり方で実現することもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語はこれらの例示的なデバイスを含むがこれらに限定されるものではなく、部分的にしかプログラマブルでないデバイスも包含する。たとえば、１つの種類のＰＬＤは、ハードコードされたトランジスタロジックとハードコードされたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【００１８】
以上注記したように、高度なＦＰＧＡは、アレイにいくつかの異なる種類のプログラマブルロジックブロックを含むことができる。たとえば、図１は、マルチギガビットトランシーバ（ＭＧＴ）１０１、コンフィギュラブルロジックブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入力／出力ブロック（ＩＯＢ）１０４、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＩ／ＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、専用入力／出力ブロック（Ｉ／Ｏ）１０７（たとえばコンフィギュレーションポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどの他のプログラマブルロジック１０８を含む多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を図示する。いくつかのＦＰＧＡは専用プロセッサブロック（ＰＲＯＣ）１１０も含む。
【００１９】
いくつかのＦＰＧＡにおいて、各々のプログラマブルタイルは、各々の隣接するタイル中の対応のインターコネクト素子へおよびそれからの標準化された接続部を有するプログラマブルインターコネクト素子（ＩＮＴ）１１１を含む。したがって、プログラマブルインターコネクト素子は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト素子１１１は、図１の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子へのおよびそれからの接続部も含む。
【００２０】
たとえば、ＣＬＢ１０２は、単一のプログラマブルインターコネクト素子（ＩＮＴ）１１１と共にユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック素子（ＣＬＥ）１１２を含むことができる。ＢＲＡＭ１０３は、１つ以上のプログラマブルインターコネクト素子に加えてＢＲＡＭロジック素子（ＢＲＬ）１１３を含むことができる。典型的に、タイルに含まれるインターコネクト素子の数はタイルの高さに依存する。図示される例では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）を用いることも可能である。ＤＳＰタイル１０６は適切な数のプログラマブルインターコネクト素子に加えてＤＳＰロジック素子（ＤＳＰＬ）１１４を含むことができる。ＩＯＢ１０４は、たとえば、プログラマブルインターコネクト素子１１１の１つのインスタンスに加えて入力／出力ロジック素子（ＩＯＬ）１１５の２つのインスタンスを含むことができる。当業者には明らかなように、たとえばＩ／Ｏロジック素子１１５に接続される実際のＩ／Ｏパッドは典型的に、入力／出力ロジック素子１１５の領域に閉じ込められていない。
【００２１】
図示される例では、（図１に示される）ダイの中央近くの水平方向領域がコンフィギュレーションロジック、クロックロジックおよび他の制御ロジックのために用いられる。この水平方向領域または列から延在する鉛直方向列１０９はＦＰＧＡの幅に亘ってクロックおよびコンフィギュレーション信号を分配するのに用いられる。
【００２２】
図１に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を構成する規則的な列状構造を分断する付加的なロジックブロックを含む。付加的なロジックブロックはプログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に跨っている。
【００２３】
図１は唯一の例示的なＦＰＧＡアーキテクチャを図示することを意図していることに注目されたい。たとえば、１行の中のロジックブロックの数、行の相対的な幅、行の数および順番、行に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図１の上部に含まれるインターコネクト／ロジック実現例は純粋に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢの１つよりも多くの隣接する行は典型的にＣＬＢが現れる場所であればどこでも含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢ行の数はＦＰＧＡの全体的なサイズと共に変化する。
【００２４】
マスクがリソグラフィによって互いに「スティッチング」されて、スタックドシリコンインターポーザ技術について説明されるような大きなダイを作製し得る。しかし、そのようなリソグラフィによるスティッチングは、追加的に以下に詳細に記載されるように、モノリシック集積回路ダイを形成するために同様に用いられ得る。これらの線に沿って、「超大型」モノリシック集積回路ダイを作製するのに用いられる超高分解能マスクの数は、最上位の金属層においてスティッチングを行わせることによって限定され得る。さらに、追加的に以下に詳細に記載されるように、マスクフィールドの境界を越えて「スティッチング」するのに用いられる層の数は、当初の半導体プロセス層のうち少なくとも１つ以上についてスクライブラインによって離間され得る内蔵型の回路系（モジュール）の領域を再利用することによって実質的に減少され得る。
【００２５】
以下の説明は２つのダイ領域を有するモノリシック集積回路ダイの形成に関するものであるが、この説明は、２つのダイ領域のみを有することに限定されるべきではなく、２つ以上のダイ領域を互いにスティッチングして、単一のモノリシック集積回路ダイを形成してもよい。さらに、以下の説明は、限定のためではなく明瞭性の目的のためにそのようなモノリシック集積回路ダイであるＦＰＧＡに関するものである。しかし、いずれの種類の大型集積回路ダイでも、本願明細書に記載されるモジュラーダイ領域を有することから利益を得るであろう。これらの線に沿って、以下の説明はＦＰＧＡに限定されるべきではなく、モジュラーダイ領域を有するのに好適なサイズのいずれかの集積回路を含む。
【００２６】
これまで、スティッチングされたダイは、たとえば各層ごとに２つの完全なマスクセットを有する場合があり、最終的なダイには上半分および下半分がある。上半分および下半分は同様であり得るが、最終的なダイ製品の異なる半分である。たとえば２０ナノメートル（ｎｍ）プロセスについては、これはかなりの数の超高分解能ダブルパターニングマスクを要し得る。しかし、追加的に以下に詳細に記載されるように、実質的により少ない数のマスクと実質的により少ない数の超高分解能ダブルパターンマスクとを用いてモノリシック集積回路ダイを形成してもよい。さらに、より少ない数のそのようなマスクを互いにスティッチングして、そのようなモノリシック集積回路ダイを形成してもよい。
【００２７】
大きいダイが実質的に同様かつ／または同一の小さいダイからなるモジュールモノリシックダイの別の利点は、検証オーバーヘッドの減少である。検証は、時間およびリソースを多用する技術タスクである。たとえばサイズの二分の一または三分の一など、ダイ全体のサイズの数分の１である問題に検証を分割できることにより、販売されるまでの時間が早まり、かつ技術インフラストラクチャの費用が低下するという実質的な価値を有することができる。モジュールモノリシックダイのさらに別の利点は、データベース管理の軽減である。技術が進歩するにつれてダイは大型化しており、より大型のダイによって製造プロセスへの負担が増している。設計者からマスクショップへのデータの伝送またはいずれかの機能のための大きい装置のデータの平坦化は、データがテラバイトを超え得るなど、すべてのソフトウェアツールによって可能ではない場合がある。同一のモジュールのための同一のデータセットは、そのようなデータセットのすべてを表すそのようなデータセットのうちの１つのみが送信され得ることを意味するため、モジュール設計されたモノリシックダイは、２つ以上のモジュールで形成される大きいモノリシックデバイスを製造し、伝達し、かつ／またはシミュレートするのに用いられるデータを実質的に減少させる。
【００２８】
図２は、ダイ領域２１１およびダイ領域２１２を有する例示的なモノリシック集積回路ダイ（ダイ）２００を示す上面図のブロック図である。ダイ領域２１１およびダイ領域２１２は各々、同じ幅２２３を有し得る。ダイ領域２１１は長さ２２２を有し得、ダイ領域２１２の長さ２２４は、ダイ領域２１２の長さ２２２と同じであっても異なってもよい。ダイ２００は全長２２１を有し得る。全長２２１は、ダイ領域２１１および２１２の長さ２２２および２２４それぞれの和または組合せである。この例では、幅２２３はおよそ３０ミリメートル（ｍｍ）であり、全長２２１は３１ｍｍであり、長さ２２２および２２４は各々１５．５ｍｍである。しかし、これらのおよび／または他の長さおよび／または幅を用いてもよい。より具体的には、各ダイ領域２１１および２１２はリソグラフィの幅および長さの最大限度内にあり得る。しかし、ダイ２００の全長２２１はそのようなリソグラフィの最大限度を超えてもよい。たとえば、リソグラフィの現在の最大限度は２６ｍｍまたは３３ｍｍであり得る。これまで、モノリシックダイは２６ｍｍより大きい１つ以上の寸法を従来は有しておらず、３３ｍｍより大きいいずれかの寸法を有していなかった。しかし、以下に説明されるように、ダイモジュールで形成されるモジュラーモノリシック集積回路ダイは、そのような現在の最大値を超え得る。
【００２９】
長さ２２２および２２４は等しいものとして図示されるが、そうである必要はない。たとえば、対称な分割ではなく非対称な分割が用いられてもよい。これらの線に沿って、ダイ領域２１１に冗長性をもたらすためにダイ領域２１２が用いられる場合、長さ２２２はほぼ２６ｍｍであってもよく、長さ２２１は２６ｍｍよりも実質的に短くてもよい。
【００３０】
この例では、追加的に以下に詳細に記載されるように、ダイ領域２１１および２１２は同等な機能性を有し得る。限定のためではなく明瞭性の目的のために、両方のダイ領域２１１および２１２は、限定はしないがＣＦＧおよびＰＣｌｅブロックを含む同じブロックで図示され、各々一列のＩ／Ｏブロック（Ｉ／Ｏ）２０１を有する。しかし、他の構成では、これらまたは他のブロックを用いてもよい。Ｉ／Ｏ２０１は、ギガビットトランシーバ（ＧＴ）を含み得る。これにより、追加的に以下に詳細に記載されるように、１つ以上の上側金属層を除いて、ダイ領域２１１および２１２を形成するためのマスクセットを実質的に同じとすることが可能となる。加えて、ダイ領域２１１は、上向きに面する「Ｕ」として全体的に示される、ダイシールの一部である壁２４１によって形成されてもよく、ダイ領域２１２は、下向きに面する「Ｕ」として全体的に示される、ダイシールの壁２４２の別の部分によって形成されてもよい。換言すると、モノリシック集積回路ダイのダイシールは、１つのダイ領域に形成された第１の壁と、隣接する第２のダイ領域に形成された第２の壁を含んでもよく、第１の壁および第２の壁は互いに面し、互いに接続されて、そのようなモノリシック集積回路ダイのダイシールを提供する。そのような壁２４１および２４２は、ダイ２００の対向する隣接ダイ領域からまたはその上で互いに面するようにすることによって、そのような壁２４１および２４２の壁端部は、それぞれ互いに接触して、ダイ２００の外周壁またはダイシールを形成する。
【００３１】
各ダイ領域２１１およびダイ領域２１２は、一列のＩ／Ｏ２０１を有し得る。Ｉ／Ｏ２０１のうちのいくつかは特殊化され得る。たとえば、Ｉ／Ｏ２０１Ｂは、そのようなＩ／Ｏ２０１のうちの他のものよりも大きい電圧振幅で動作するＩ／Ｏ２０１のうちの長範囲Ｉ／Ｏであり得、そのような他のＩ／Ｏは、より小さい電圧振幅で動作する高速Ｉ／Ｏであり得る。さらに、Ｉ／Ｏ２０１Ｃは構成Ｉ／Ｏであり得、ダイ領域２１１の構成Ｉ／Ｏ２０１Ｃは、ライン２０３によって全体的に示されるように、ダイ領域２１２のスレイブＩ／Ｏブロック２０１を制御および／または構成するためのマスターブロックであり得る。
【００３２】
ライン２０３は、ダイ領域２１１および２１２の構成（ＣＦＧ）ブロック２８１および２８２をそれぞれ相互接続する。ライン２０３は、マスター・スレイブ構成バスを表す。過去のこのバスは、２つのダイを接続するインターポーザ上に実装されていた。ダイ２００では、別個のダイ領域２１１および２１２の２つの独立した構成ブロックのそのような相互接続は、マスクフィールド境界、すなわちマスクスティッチング領域２１０を横切ってスティッチングされた層を用いて行われる。これらの相互接続は、ＪＴＡＧ相互接続も含み得る。これらの線に沿って、各ダイ領域２１１およびダイ領域２１２のＪＴＡＧブロックは、ダイ２００内で相互接続され得る。独立したＪＴＡＧブロックを有することによって、ダイ領域２１１およびダイ領域２１２はウェハソートにおいて別個にテストされ得、現在テストされているダイ領域のみが電源投入される。したがって、１つのダイ領域が不良であり別のダイ領域が良好である場合は、すべてのダイ領域が良好である場合よりも機能性は低いが、ダイ２００は販売され得る。したがって、部分機能ダイ２００が販売され得る。さらに、両方またはすべてのダイ領域に電源投入しなければならない場合、すなわち共通の電源投入構成を有する場合、かつ／またはすべてのダイ領域をテストするために１つしかＪＴＡＧブロックを有していない場合、部分機能ダイ２００の良好なダイ領域のみを用いることができないことがある。しかし、テストに合格したダイ領域のみが用いられ得るため、不合格のダイ領域におけるＪＴＡＧブロックを、パッケージングされた部分において用いる必要はない。また、パッケージングされた部分の不合格のダイ領域に電源投入する必要はない。
【００３３】
ダイ領域２１１およびダイ領域２１２は、マスクスティッチング領域２１０を介して互いに結合され得る。これらの線に沿って、追加的に以下に詳細に記載されるように、コンダクタ２６０はダイ領域２１１および２１２の間の境界を横切ってもよい。ウェハレベルでは、マスクスティッチング領域２１０は、以前はウェハ上のスクライブ線に用いられていた場所にあってもよい。さらに、ダイ領域２１１およびマスクスティッチング領域２１０の一部分を形成するためのあるマスクセットと、ダイ領域２１２およびマスクスティッチング領域２１０の別の一部分を形成するための別のマスクセットとがあるものと想定されるが、別の構成では、マスクスティッチング領域２１０はそれ自身のマスクセットで形成されてもよい。しかし、限定のためではなく明瞭性の目的のために、ダイ領域２１１および２１２を形成するために用いられるマスクセットの各々はマスクスティッチング領域２１０のそれぞれの部分のための余分なマスクフィールド部分を有すると想定されるべきである。
【００３４】
ダイ領域２１１は、電力分配ネットワーク（ＰＤＮ）、概してＰＤＮ２７１を有し、ダイ領域２１２は、ＰＤＮ、概してＰＤＮ２７２を有する。ＰＤＮ２７１および２７２は互いに離間される。これらの線に沿って、ＰＤＮ２７１は、ＰＤＮ２７２とは別個にまたは独立して動作され得る。それゆえ、ダイ領域２１１は、ダイ領域２１２とは別個に電源投入され得る。したがって、ダイ領域２１２の電源が切られている間にダイ領域２１１が電源投入され、動作され得、その逆もまた同様である。別個に電源供給されるダイ領域またはダイモジュールを有することにより、複数のダイモジュールを有するモノリシックダイを形成することができ、そのようなモノリシックダイの全体を一度にテストする必要はなく、各ダイモジュールは別個に電源投入され、テストされてもよい。加えて、先に述べたように、モノリシック集積回路ダイを形成するのに用いられるダイモジュールを有することに対して、たとえば市販されるまでの時間の短縮、技術オーバーヘッドの減少、および／またはデータサイズの縮小などの他の利点がある。
【００３５】
図３は、図２のダイ２００であり得るモノリシック集積回路ダイ（ダイ）３００の例示的な部分を示す断面図のブロック図である。したがって、図２および図３を同時に参照してダイ３００についてさらに説明する。
【００３６】
この例では、ダイ領域２１１およびダイ領域２１２は各々、同じセットの最初のまたは下側層３１１で形成され、したがって同じセットのマスクセットがそのような最初の層に用いられてもよい。下側層３１１と比較してリソグラフィ制約が実質的に緩和され得る上側導電層または金属層３１２を用いて、たとえばスティッチングライン３０１〜３０４などの１つ以上のスティッチングラインを設けてもよい。この例では、スティッチングラインまたはトレース３０１〜３０４は、垂直にルーティングされたトレースまたは垂直なルーティングを表し得る。下側層３１１は、ダイ領域２１１および２１２を相互接続するためにマスクスティッチング領域２１０を横切って延在する特徴を有さなくてもよいが、上側層３１２は、たとえばスティッチングライン３０１〜３０４などのスティッチングラインを有し得る。スティッチングライン３０１〜３０４は、追加的に以下に詳細に記載されるように、ダイ領域２１１および２１２の相互接続のためにマスクスティッチング領域２１０を横切って延在する。
【００３７】
スティッチングライン３０１は、ダイ領域２１１からダイ領域２１２へ、またはダイ領域２１２からダイ領域２１１へ、マスクスティッチング領域２１０を横切って水平に延在する。対照的に、スティッチングライン３０１と同じ金属層の導電線３２１は、ページから外に、またはページの面に直交して延在する。同様に、スティッチングライン３０３と同じ金属層の導電線３２２はページから外に延在する。この例における導電線またはトレース３２１および３２２は、水平にルーティングされたトレースまたは水平なルーティングを表し得る。多数の水平線をあるダイ領域から別のダイ領域に延在させることを用いて、そのようなダイ領域間の通信のための帯域幅を増大させ得る。スティッチングライン３０１〜３０４は、従来は「ダブルピッチ」ライン、すなわち、各スティッチングラインは、同じ金属層の同等に位置決めされた信号線の２倍広くてもよく、同じ金属層の隣接するスティッチングライン間の間隔は、そのような同じ金属層の同等に位置決めされた信号線の２倍大きくてもよい。また、たとえばスティッチングライン３０１〜３０４などのすべてのスティッチングラインがそれらの関連付けられた金属層内において競合する直交線を有さない場合があり、より多くのダブルピッチラインを、金属層３１２のうち２つ以上の金属層においてそれらを有することによって用いることが可能となる。垂直線を有さないことによって、より多くのセットの並列スティッチングラインを形成して帯域幅を増大させてもよい。この例では、スティッチング領域２１０は、それを通って伸びる水平線のみを有してもよい。たとえばライン３２２および３２１のような直交線は、スティッチング領域２１０では許可されない。ライン３０２および３０４は領域２１０を介して帯域幅のおよそ半分を支えることができる。なぜなら、それらはスティッチング領域２１０にないラインのピッチのおよそ２倍（ダブルピッチ）だからである。ライン３０１および３０３に関連付けられた層において直交線を用いてライン３０２および３０４の帯域幅を補うことによって、スティッチング領域２１０を横切る帯域幅は、ライン３０２および３０４を有する層のたとえば他のラインに対してスティッチング領域２１０の外側の領域の帯域幅まで増大されてもよい。
【００３８】
現行の処理ルールにより、最小幅の２倍および最少空間の２倍を有してマスクフィールド境界を横切ってスティッチングされる金属トレースがそのようなマスクフィールド境界をまたぐことが可能となる。交互の金属層は、垂直および水平にそれぞれルーティングされ得る。したがって、たとえば、垂直の長いライントレースが４つの金属層を用いる場合、そのような金属層は、そのような垂直層の各々の間の水平層によって８つの層を横切って離間され得る。したがって、水平トレースはマスクスティッチング領域２１０に配置される必要はなく、いずれの金属層を垂直にルーティングされたトレースに用いてもよい。
【００３９】
ダブルパターニングを用いて形成される、限定はしないが下側金属層を含む下側層３１１は、スティッチングを用いる必要はない。これにより、そのようなマスクのマスク費用が低下し得る。さらに、追加的に以下に詳細に記載されるように、マスクスティッチング領域２１０はスクライブ領域であった場所に配置され得る。これらの線に沿って、そのようなスクライブ領域は従来はいずれかの介在する装置回路構造を有していなかったため、スティッチングされるべき著しい量の半導体面積があり得る。さらに、追加的なマスクを用いてスティッチング層に関するモジュールの相違を説明し得るが、そのようなモジュールの各々に共通のデータベースを使用することで、大きなモノリシックダイのすべての回路系を包含する１つの大きなデータベースを有することと比較して、開発、検証および／またはテスト時間が短縮され、データベースサイズが縮小し得る。
【００４０】
複数のダイ領域を有する従来のウェハ４００の例示的な部分を示す頂面視からのブロック図である。この例では、ダイ領域４０１はスクライブ領域４１０のスクライブ線によってダイ領域４０２から離間される。別個のダイ領域４０１および４０２にそれぞれ関連付けられた別個のダイは、スクライブ領域４１０のスクライブ線に沿ってウェハ４００からダイシングされるなどして切り離され得る。
【００４１】
ダイ領域４０１のインターコネクトライン４１１は各々、ループバック４２１を有する。同様に、ダイ領域４０２のインターコネクトライン４１２は各々、ループバック４２２を有する。インターコネクトライン４１１および４１２は、「インターコネクト長距離ライン」として公知のものであり得る。
【００４２】
図５は、たとえばダイ領域２１１および２１２などの複数のダイ領域を有するウェハ５００の例示的な部分を示す頂面視からのブロック図である。ウェハ５００は、１つ以上のダイ２００を含み得る。
【００４３】
ダイ領域２１１は、マルチプレクサ５１１などの１組の選択回路を含み、ダイ領域２１２は、たとえばマルチプレクサ５２１などの１組の選択回路を含む。前述のように、ダイ領域２１１および２１２は別個に電源投入されてもよく、したがっていずれかの組のマルチプレクサがオンであり得る一方、他の組のそのようなマルチプレクサはオフである。さらに、両方の組のマルチプレクサがオンまたはオフであってもよい。
【００４４】
マルチプレクサ５１１の出力導電線（出力ライン）５１５は、マルチプレクサ５１１の出力ポートからダイ領域２１１に延在してもよく、そのような出力ライン５１５はインターコネクト長距離ラインであり得る。同様に、マルチプレクサ５２１の出力ライン５２５はダイ領域２１２に延在してもよく、そのような出力ライン５２５はインターコネクト長距離ラインであり得、追加的に以下に詳細に記載されるように、数個のそれぞれの対の入力／出力ラインがコントローラブロックに提供される。
【００４５】
ダイ領域２１１の入力導電線（入力ライン）５１６は、ダイ領域２１２の入力ライン５２４との相互接続のためにマスクスティッチング領域２１０に延在し得る。同様に、ダイ領域２１２の入力ライン５２６は、ダイ領域２１１の入力ライン５１４との相互接続のためにマスクスティッチング領域２１０に延在し得る。したがって、入力ライン５１４，５１６，５２４，および５２６は、たとえば図３のスティッチングライン３０１〜３０４などの１本以上のスティッチングラインであり得る。
【００４６】
入力ライン５１６は、マルチプレクサ５１１にデータ入力を提供するためにノード５１３においてそれぞれタップを設けてもよい。マルチプレクサ５１１への他のデータ入力は、入力ライン５１４からそれぞれ提供され得る。マルチプレクサ５１１の出力は、マルチプレクサ５１１の各々に提供され得る選択信号５１２に応答して制御可能に選択され得る。選択信号５１２は、ダイ領域２１１のプログラム可能な終端ブロック５１７から供給され得る。
【００４７】
同様に、入力ライン５２６は、マルチプレクサ５２１にデータ入力を提供するためにノード５２３においてそれぞれタップを設けてもよい。マルチプレクサ５２１への他のデータ入力は、入力ライン５２４からそれぞれ提供され得る。マルチプレクサ５２１の出力は、マルチプレクサ５２１の各々に提供され得る選択信号５２２に応答して制御可能に選択され得る。選択信号５２２は、ダイ領域２１２のプログラム可能な終端ブロック５２７から供給され得る。
【００４８】
したがって、効果的に、ダイ領域２１１からダイ領域２１２の選択回路の１組の入力ポートに延在するスティッチングラインの組または部分があり、スティッチングラインは、ダイ領域２１１の選択回路の１組の入力ポートに効果的にタップが設けられ、かつ／またはルーティングされ得る。同様に、ダイ領域２１２からダイ領域２１１のそのような選択回路の入力ポートの別の組に延在するスティッチングラインの別の組または部分があり、スティッチングラインは、ダイ領域２１２のそのような選択回路の入力ポートの別の組に効果的にタップが設けられ、かつ／またはルーティングされ得る。
【００４９】
ダイ領域２１１および２１２はウェハレベルでテストされてもよく、テストされた各ウェハについて良好なダイ領域および不良なダイ領域が特定され得る「ウェハソート」と呼ばれることもある。しかし、ダイ領域２１１および２１２は個々に非常に複雑であり、多くの回路素子を有し得る。換言すると、ダイ領域２１１および２１２は、テスト中に個々に著しい量の電力を引込み得る。あいにく、ウェハレベルテストのためにダイ領域に提供されるのに利用可能な電力量は限定され得る。たとえば、ウェハソートテスタは、ダイ２００のすべてに電源投入できない場合がある。
【００５０】
したがって、ダイ２００をテストするには、そのようなダイ２００は、ダイ領域２１１をテストし、次いでダイ領域２１２をテストすることによってモジュールでテストされ得る。ダイ領域２１２はダイ領域２１１のウェハレベルテストのために電源切断され得るため、そのようなテストのためにウェハに提供される電力量は実質的に減少され得る。同様に、ダイ領域２１１は、ダイ領域２１２のウェハレベルテストのために電源切断され得る。ダイ２００をテストするためのダイ領域のそのようなモジュールでの電源供給はウェハレベルテストに限定されず、ダイ２００がウェハ５００からダイシングされた後で用いられてもよい。したがって、ダイ領域２１１および２１２の各ダイ領域に別個に電力が提供されるため、ダイ２００は、信号のみがマスクスティッチング領域２１０を横切って通過するように構成され得る。接地へのバスは、マスクスティッチング領域２１０を横切って通過してもよい。
【００５１】
明瞭さの目的で２つのダイ領域のみが図示されるが、３つ以上のダイ領域を用いてダイ２００を形成してもよい。複数のダイ領域を用いて、各そのようなダイ領域をテストするために用いられる電力量を制限してもよい。加えて、前述のように、モノリシック集積回路ダイ装置を形成するために、開発、検証および／またはテスト時間は、モジュラーダイ領域を有することによって減少され得、データベースサイズが縮小される。
【００５２】
マルチプレクサ５１１は、ダイ領域２１１のためのループバックモードとダイ領域２１１のためのスティッチモードとの間での選択のための選択信号５１２を受信するように結合される。ダイ領域２１１のためのループバックモードでは、入力ライン５１６上での信号伝達が選択され、選択信号５１２に応答してマルチプレクサ５１１から出力される。ダイ領域２１１のためのスティッチモードでは、入力ライン５１４上でのダイ領域２１２からの信号伝達が選択され、選択信号５１２に応答してマルチプレクサ５１１から出力される。換言すると、ダイ領域２１１のためのループバックモードについては、マルチプレクサ５１１に入力されるライン５１６上での信号伝達が選択され、そのようなマルチプレクサ５１１から出力される。ライン５１６上のそのような信号は、ダイ領域２１１に効果的に「ループバック」される。
【００５３】
同様に、マルチプレクサ５２１はダイ領域２１２のためのループバックモードとダイ領域２１２のためのスティッチモードとを選択するための選択信号５２２を受信するように結合される。ダイ領域２１２のためのループバックモードでは、入力ライン５２６上での信号伝達が選択され、選択信号５２２に応答してマルチプレクサ５２１から出力される。ダイ領域２１２のためのスティッチモードでは、入力ライン５２４上でのダイ領域２１１からの信号伝達が選択され、選択信号５２２に応答してマルチプレクサ５２１から出力される。換言すると、ダイ領域２１２のためにループバックモードについては、マルチプレクサ５２１に入力されるライン５２６上での信号伝達が選択され、そのようなマルチプレクサ５２１から出力される。ライン５２６上のそのような信号は、ダイ領域２１１に効果的に「ループバック」される。
【００５４】
たとえば、ダイ領域２１１がテスト中に不合格となり、ダイ領域２１２がテスト中に合格した場合、両方のダイ領域２１１および２１２が合格した場合よりも機能性は低いが、ダイ２００はチップとして販売され得る。これらの線に沿って、ヒューズまたは他のプログラミングなどによって選択信号５２２を設定して、ダイ領域２１２のためのループバックモードを選択し得る。また、再びヒューズまたは他のプログラミングなどによって電源投入されることを不可能にするようにダイ領域２１１を設定してもよい。したがって、「パーシャル」戦略が用いられ得る。これらの線に沿って、そのようなパーシャル戦略においてより大きな粒度のために、３つ以上のダイ領域を有することが用いられ得る。しかし、そのような１つ以上の合格したダイ領域の間でマスターダイ領域を指定してもよい。マスターダイの指定は、モジュラーテスト後に行なわれ得る。マスターダイの選択はあらかじめ定められてもよいが、テスト中に、検証およびテストの目的でいずれかのモジュラーダイがマスターまたはスレイブであるように一時的に見えるようにされてもよい。これは、各モジュールについて同じ検証およびテスト手順を有するために有用であり得る。
【００５５】
任意に、ダイ領域２１１の一部分のみがテスト中に不合格となる場合があり、そのような不合格の部分は、ダイ領域２１２の合格した部分で置き換えられ得る。したがって、ダイ領域２１２はダイ領域２１１に冗長性を提供し得る。これらの線に沿って、選択信号５１２および５２２は、ｅフューズ、配線または他のプログラミングなどによって各々設定され、それぞれのダイ領域についてスティッチモードを選択し得る。図５はそれぞれのダイ領域のためのグローバル選択信号を図示しているが、あるダイ領域の合格した部分で別のダイ領域の不合格の部分を置き換えるためにより大きな粒度をもたらすように、複数組のマルチプレクサおよび関連付けられた選択信号を各ダイ領域ごとに用いてもよい。これらの線に沿って、たとえば、ダイ領域２１１および２１２の各々の一部分は不合格となる場合があり、ダイ領域２１１および２１２の各々における冗長な合格した部分を用いて、対応する不合格の部分を置き換えてもよい。換言すると、各ダイ領域は他方のダイ領域のための冗長性を有し得るため、二重冗長性があり得る。
【００５６】
過去には、モノリシックダイについて１つの構成コントローラおよび１つのテスト（たとえばＪＴＡＧタップ）コントローラがあり得、構成および走査のためのすべての制御およびデータ信号は、スティッチングされた金属トレースを用いてマスクフィールド境界と交差していた。しかし、ダイ領域２１１および２１２については、そのような各領域は同じであり得るため、たとえば、ダイ領域２１１およびダイ領域２１２は各々、構成およびテストコントローラ（コントローラ）ブロック５７１および５７２をそれぞれ有し得る。コントローラブロック５７１および５７２は各々、それぞれマルチプレクサ５１１および５２１への、かつマルチプレクサ５１１および５２１からの入力／出力信号ペアにそれぞれ結合され得る。たとえば、マルチプレクサ５１１からの出力ライン５１５はコントローラブロック５７１に入力され得、入力ライン５１６はコントローラブロック５７１から出力され得る。同様に、マルチプレクサ５２１からの出力ライン５２５はコントローラブロック５７２に入力され得、入力ライン５２６はコントローラブロック５７１から出力され得る。すべての他のライン５１５，５１６，５２５，および５２６は、それらの関連付けられた領域エッジに、またはそのエッジから、延在し得る。
【００５７】
それぞれダイ領域２１１および２１２においてプログラム可能な終端ブロック５１７および５２７を有するダイ２００を用いて、限定はしないが各クロック入力を含む各インターコネクトが、関連付けられたダイ領域内でループバックを提供すること、またはダイ２００のスティッチング領域の反対側においてあるダイ領域から別のダイ領域に信号に接続することが可能となり得る。これらの線に沿って、選択信号５２１および５２２は、マスク層によって規定される金属接続に沿って少なくとも一部分伝播し得る。追加的に以下に詳細に記載されるように、そのようなマスク層は、異なるダイ領域について異なる。任意に、テスト中にそのような信号がダイナミックに制御されることを可能にするために、図２の構成ブロック２８１および２８２を用いて選択信号５２１および５２２をそれぞれ駆動し得る。これらの線に沿って、そのような選択信号５２１および５２２は、構成ブロック２８１および２８２のｅフューズ値によってそれぞれ電源投入時に設定され得る。選択信号５２１および５２２の動的制御は、機能ダイをテストしかつ／または規定する際に柔軟性をもたらし得る。
【００５８】
ハードワイヤ接続に対立するものとして「ソフトな」選択信号５２１および５２２を有することによって、ウェハソート中にテストするために両方のダイ領域２１１および２１２に同時に電源投入する必要はない。さらに、それぞれたとえば構成ブロック２８１および２８２などの構成コントローラにおいて設定されたソフトな信号状態として選択信号５２１および５２２を有することによって、各ダイ領域２１１および２１２は、ウェハソート中に独立してテストされてもよく、かつ／または、部分機能ダイが販売され得る。そのようなダイにおける不良ダイ領域はチップパッケージにおいてバイパスされる。換言すると、選択信号５２１および５２２を用いて、合格したダイ領域から欠陥のあるダイ領域を分離するか、または無効にし得る。メーカーは欠陥のあるダイ領域の使用を防止し、かつ関連付けられた選択信号をそれに応じて設定するようにｅフューズを設定し得る。また、ＪＴＡＧは、あるダイ領域におけるレジスタを含むかまたは除外するためのループバックに用いられ得る。別のダイ領域内のスキャンチェーンからこれらの線に沿って、回路設計は、あるダイ領域から別のダイ領域に行く信号（スティッチングされた信号）が、電気的に浮動するかまたは接地されてダイ領域の未使用状態を可能にする可能性を有することを可能にし得る。加えて、他のダイ領域から離間したあるダイ領域のウェハソートテストについて、テスト中のそのようなダイ領域への入力は、ゲートへ、または浮動するウェルを有するゲートを通すことであり得、そのようなダイ領域の適切な出力が接地された状態で、テスト中のダイ領域がスティッチングされたインターフェイスを介してテスト中ではないダイ領域に電源供給するのを防ぐ。接地はダイ領域間に接続され得るが、電源信号は、ダイ領域２１１および２１２にそれぞれ関連付けられたバンプまたはピンから供給され得、そのようなバンプまたはピンは、ＰＤＮ２７１および２７２に結合される。電力の均等化は、パッケージ基板保持ダイ２００の電源プレーンを用いて行なわれ得る。
【００５９】
スティッチングされたインターフェイスのスティッチングラインまたはスティッチングされたライン３０１〜３０４の一部分は冗長であり得る。これらの線に沿って、余分なトレースは、そのようなスティッチングされたインターフェイスのいくつかの数のトレースごとに用いられ得る。
【００６０】
加えて、マルチプレクサ５１１および５２１はバッファを含み得るか、またはスティッチ信号のバッファリングを提供し得る。これらの線に沿って、スティッチングされたインターフェイスに交差する構成およびＪＴＡＧトレースは、コントローラブロック５７１および／または５７２によってバッファリングされ得る。ＪＴＡＧおよび／または構成信号はループバックを用いない場合もある一方、そのような構成およびＪＴＡＧ信号はダイ２００のダイ領域に応答して分離され得るが、それでもなお、スティッチングされたインターフェイスを横切る相互接続の可能性を考慮に入れる。たとえば、ＪＴＡＧスキャンチェーンは、ダイ２００の２つ以上のダイ領域を含んでもよく、かつ／または構成制御のためのダイ領域のマスター・スレイブ関連付けは、ダイ２００の２つ以上のダイ領域を含んでいてもよい。したがって、本願明細書に記載されるマルチプレクサ５１１および５２１は、そのような分離と、そのようなマルチダイ領域相互接続とに用いられ得る。
【００６１】
インターコネクトライン終端ブロック５１７および５２７に関して、そのようなブロックの頂部および底部終端セルはプログラム可能であり得る。各終端頂部は、「スーパーサイズモノリシック」（ＳＳＭ）ダイ２００、またはＳＳＭダイの他方の半分または部分の底部終端へのスティッチングされた境界２１０を横切った接続の端にあり得る。各終端底部は、ＳＳＭダイ、またはＳＳＭダイの他方の半分または部分の頂部終端へのスティッチングされた境界を横切った接続の端にあり得る。各半分または部分の頂部および底部終端セルの制御は、そのような半分もしくは部分のそれぞれの構造ブロックの各々における関連付けられたｅフューズから、またはその半分もしくは部分の金属層を用いて作製されたハードワイヤ接続から生じ得る。
【００６２】
プログラム可能な終端を有することにより、たとえばＳＳＭダイ２００のダイ領域２１１および２１２などの各ダイ領域が、マルチサイトテスタによって同時にテストされることが可能となる。加えて、ウェハソートに用いられるステッパは、ダイがたとえば２６×３３ｍｍなどの最大幅および最大長さまたは高さ未満であることに基づいてステップ範囲において制限を有し得る。そのインスタンスでは、ウェハソートステッパを用いて、ＳＳＭダイ２００の、たとえばダイ領域２１１および２１２などの各ダイ領域を別個にテストしてもよい。したがって、ＳＳＭダイ２００のすべてのダイ領域がウェハソートにおいて同時にテストされ電源供給される必要はなく、ダイ領域モジュラーテストが用いられ得る。
【００６３】
図６は、ダイ領域２１１および２１２などのための例示的な積層スタック６００を示すブロック図である。この例では、Ｎ番目のビア層までを含む層６０１は、ダイ領域２１１および２１２の両方と同じであり得る。
【００６４】
頂部ダイ領域２１２についてのＮ番目の金属層６０２Ｔは、底部ダイ領域２１１についてのＮ番目の金属層６０２Ｂとは異なってもよく、そのような金属層６０２は、マスクスティッチング領域２１０などを横切る、ダイ領域境界を横切る前述のスティッチングされた金属ラインを有し得る。同様に、頂部ダイ領域２１２についてのＮ＋１およびＮ＋２金属層６０４Ｔおよび６０６Ｔは、底部ダイ領域２１１についての対応するＮ＋１およびＮ＋２金属層６０４Ｂおよび６０６Ｂとは異なってもよく、そのような金属層６０４および６０６は各々、スティッチングされた金属ラインを有し得る。対応する介在するＮ＋１およびＮ＋２ビア層６０３および６０５は、両方のダイ領域２１１および２１２と同じであり得る。また、ビア再分配（ＲＤ）層６０７および金属ＲＤ層６０８は、両方のダイ領域２１１および２１２と同じであり得る。スティッチングされた領域にはビアがないため、ビアマスクは、スティッチングされた層についても、ダイ領域２１１および２１２と同じであり得る。また、同じＲＤ層６０８を有することにより、すなわちダイ領域間のように同じバンプ定義層を有することにより、ウェハソートプローブカードと同じかまたは同じ構成を有する各ダイ領域のモジュラーテストが用いられ得る。
【００６５】
スタック内で最上位の金属層においてスティッチングされた金属層を有することは有用であり得る。なぜなら、（１）より高位の層のマスクを複写することはあまり費用がかからない場合があり、（２）より高位の層は、スティッチングとより一致し得る、より緩和されたプロセスインテグレーション、設計、ルーティング、および／または配置ルールを有し得、（３）より高位の層は、下側層の処理に用いられるものとは異なる製造設備でスティッチングを行う選択肢を可能にし得、かつ／または（４）より高位の層は、当初のプロセス開発のために視覚的にスティッチングを検査する能力が増大し得るからである。
【００６６】
したがって、いくつかのスティッチング層のみがダイ領域間で異なり得るため、ＳＳＭダイ２００は２倍の数のマスクを有さない。さらに、下側金属層をダブルパターンニングするなどのためにマスクを切り替えるプロセス複雑さが回避され得る。ＳＳＭダイ２００の各ダイ領域がモジュールであっても、ＳＳＭダイ２００のダイ領域は相互接続され、限定はしないがマスター・スレイブ構成およびＪＴＡＧスキャンチェーンの目的で含む単一の装置として見えるように機能し得る。扱いやすくサイズ決めされたダイ領域にＳＳＭダイ２００を細分化することによって、ＳＳＭダイ２００の全体的なサイズがそのようなウェハソートステッパのステップサイズを越えてたとしても、ウェハソートステッパのステップの範囲は、その動作パラメータ内であり得る。また、ダイ領域に細分化することによって、ウェハレベルテスト中の電力、メモリ、および／またはプローブポイント要求がより扱いやすくなる。各ダイ領域またはセクションを分離することができることにより、ソフトウェアに由来するダイ（ＳＤＤ）または部分機能ダイ（ｐａｒｔｉａｌ）の構造が可能となる。
【００６７】
等しいサイズの２つのダイ領域のみが説明されるが、上記の説明はそのように限定されない。これらの線に沿って、図７は、サイズが異なる３つのダイ領域７０１−７０３を有する例示的なダイ２００を示すブロック図である。図７において、ダイ２００は、ダイ領域７０１および７０２を互いに相互接続するためのマスクスティッチング領域２１０と、ダイ領域７０２および７０３を相互接続するための別のマスクスティッチング領域２１０とを有する。ダイ領域７０１〜７０３は、図５を参照して先に説明したように、選択回路ならびに入力および出力ラインを用いてモジュールで相互接続されてもよいし、分離されてもよい。この例では、ダイ領域７０１および７０３は同じサイズであるが、ダイ領域７０２はいずれかのダイ領域７０１または７０３よりも大きい。
【００６８】
図８は、例示的なウェハレベルテストフロー８００を示すフローチャートである。図８は、図２、図３、図５、および図８を同時に参照してさらに説明される。
【００６９】
８０１において、たとえばダイ領域２１１およびダイ領域２１２などの２つ以上のダイ領域を有するダイ２００が得られる。ダイ領域には独立して動作するそのようなダイ領域のために別個のＰＤＮを有する。８０２においては、ダイ領域２１２のＰＤＮ２７２が電源切断された状態で、ダイ領域２１１がＰＤＮ２７１によって電源投入され得る。８０３において、ダイ領域２１１が、選択信号５１２のアサーションに応答してループバックモードに入れられ得る。８０４において、そのようなループバックモードにある間、ダイ領域２１１がテストされ得る。
【００７０】
８０５において、ダイ領域２１１が電源切断され得る。８０６において、ダイ領域２１２がＰＤＮ２７２によって電源投入され得る。８０７において、選択信号５２２のアサーションに応答して、ダイ領域２１２がループバックモードに入り得る。８０８において、そのようなループバックモードにある間、ダイ領域２１２がテストされ得る。８０９において、ダイ領域２１２が電源切断され得る。
【００７１】
８０４および８０８におけるテストは、両方ともウェハレベルにおいて行われ得る。しかし、ダイ２００がウェハ５００から分離されると、ダイ２００はダイ全体としてテストされ得、領域の両方が電源投入され、選択信号５１２および５２２がアサートされてダイ領域２１１および２１２の間の信号のスティッチングを可能にする。
【００７２】
図９は、例示的なチップレベルテストフロー９００を示すフローチャートである。チップレベルテストフロー９００は、全体テストフローの一部などのウェハレベルテストフロー８００後に行なわれ得る。図９は、図２、図３、図５、および図９を同時に参照してさらに説明される。
【００７３】
９０１において、たとえばダイ２００のダイ領域２１１および２１２などダイのダイ領域に電源投入される。９０２において、ダイ領域２１１および２１２の各々がスティッチモードに入る。９０３において、ダイ２００が全体としてテストされ得る。すなわちチップレベルにおいてモノリシック集積回路ダイとしてテストされ得る。９０４において、ダイ２００が電源切断され得る。
【００７４】
したがって、そのようなダイがモジュラーダイまたはダイ領域で形成されるモノリシック集積回路ダイを説明した。上述したように、この設計のモジュール方式はテスト中の電力管理を容易にし得る。さらに、各ダイ領域が別個にテストされ得るため、テストベクタの深さは減少され得、テスト時間および記憶容量を節約し得る。加えて、モジュール設計によって与えられる複雑度の低下によって、設計についての検証時間が短縮され得る。すなわち、大きなモノリシック集積回路ダイ全体を同時に検証しなければならないのではなく、個々のモジュールを一度に検証することができることによって、大きい設計の管理に関連付けられたシミュレーション時間および他の複雑度が減少され得る。さらに、スティッチング層の相違は別としてダイ領域についての１組のマスク定義データが複数のダイ領域について繰り返され得るため、マスク定義データの量はダイ領域の使用によって減少され得る。より大きく複雑な設計は、検証されていないかまたはテストされていない領域およびモードにより影響されやすく、潜在的な不具合につながるため、品質および信頼性がダイ領域の使用によって同様に高められ得る。対照的に、モジュラーダイ領域は、非モジュールの大きい複雑な集積回路設計よりも徹底的に検証されテストされるため、より扱いやすいサイズを有する。最後に、ＰＬＤについて、モジュラーダイ領域はＰＬＤ設計ツールによって用いられるキャラクタライゼーションモデルにより好適であり得る。
【００７５】
本願明細書に記載された例示的な装置は、概してモノリシック集積回路ダイに関する。そのような装置では、モノリシック集積回路ダイは、複数のモジュラーダイ領域を有する。モジュラーダイ領域は、モジュラーダイ領域の各々に別個に電源供給するための複数の電力分配ネットワークをそれぞれ有する。各隣接する対のモジュラーダイ領域は、それぞれの複数の金属ラインによって互いにスティッチングされる。
【００７６】
いくつかのそのような装置では、複数のモジュラーダイ領域は、第１のダイ領域および第２のダイ領域を含むことができ、第１のダイ領域は、複数の電力分配ネットワークの第１の電力分配ネットワークを有することができ、第２のダイ領域は、複数の電力分配ネットワークの第２の電力分配ネットワークを有することができ、第１の電力分配ネットワークは、第１のダイ領域を第２のダイ領域から独立して動作させるために、第２の電力分配ネットワークから離間されることができ、第１のダイ領域および第２のダイ領域は、複数の金属ラインによって互いに相互接続することができ、第１のダイ領域は、第１のプログラム可能な終端ブロックに結合されて第１の選択信号を受信する第１の選択回路を含むことができ、第２のダイ領域は、第２のプログラム可能な終端ブロックに結合されて第２の選択信号を受信する第２の選択回路を含むことができる。
【００７７】
いくつかのそのような装置では、モノリシック集積回路ダイは、第１のダイ領域の長さと第２のダイ領域の長さとの組合せである全長を有することができ、全長は、リソグラフィ動作のための最大値画像化サイズを越えることができる。
【００７８】
何らかのそのような装置では、モノリシック集積回路ダイのダイシールは、第１のダイ領域に形成された第１の壁と、第２のダイ領域に形成された第２の壁とを備えることができ、第１の壁および第２の壁は互いに面し、互いに接続されて、モノリシック集積回路ダイのダイシールを提供する。
【００７９】
何らかのそのような装置では、複数の金属ラインの第１の部分は、第１のダイ領域から第２のダイ領域の第２の選択回路の第１の入力ポートに延在することができ、複数の金属ラインの第２の部分は、第２のダイ領域内において、第２のダイ領域の第２の選択回路の第２の入力ポートに延在することができる。
【００８０】
何らかのそのような装置では、複数の金属ラインの第３の部分は、第２のダイ領域から第１のダイ領域の第１の選択回路の第１の入力ポートに延在することができ、複数の金属ラインの第４の部分は、第１のダイ領域内において、第１のダイ領域の第１の選択回路の第２の入力ポートに延在する。
【００８１】
何らかのそのような装置では、第１の選択回路は、第１のダイ領域の第１のマルチプレクサであり得、第２の選択回路は、第２のダイ領域の第２のマルチプレクサであり得る。
【００８２】
何らかのそのような装置では、第１のマルチプレクサは、第１のダイ領域についての第１のループバックモードと第１のスティッチモードとの選択のために第１の選択信号を受信するように結合することができ、第２のマルチプレクサは、第２のダイ領域についての第２のループバックモードと第２のスティッチモードとの選択のために第２の選択信号を受信するように結合することができる。
【００８３】
何らかのそのような装置では、複数の金属ラインの第１の部分および第３の部分は、第１のダイ領域と第２のダイ領域との間のマスクスティッチング領域を通って延在することができる。
【００８４】
何らかのそのような装置では、第１のプログラム可能な終端ブロックおよび第２のプログラム可能な終端ブロックに、第１のダイ領域の第１の構成ブロックおよび第２のダイ領域の第２の構成ブロックをそれぞれ設けることができる。
【００８５】
本願明細書において記載された例示的な方法は、概してモノリシック集積回路ダイに関する。そのような方法では、得られたモノリシック集積回路ダイは、第１のダイ領域および第２のダイ領域を有する。第１のダイ領域は第１の電力分配ネットワークを有し、第２のダイ領域は第２の電力分配ネットワークを有する。第１の電力分配ネットワークは、第１のダイ領域が第２のダイ領域から独立して動作するために第２の電力分配ネットワークから離間している。第１のダイ領域および第２のダイ領域は、第１の複数の金属ラインおよび第２の複数の金属ラインによって互いに相互接続される。第１の複数の金属ラインおよび第２の複数の金属ラインは、第１の複数の選択回路および第２の複数の選択回路に結合される。第２のダイ領域の第２の電力分配ネットワークが電源切断された状態で、第１のダイ領域が第１の電力分配ネットワークによって電源投入される。第１のダイ領域はループバックモードに入る。ループバックモードにある間、第１のダイ領域がテストされる。
【００８６】
いくつかのそのような方法によれば、ループバックモードは第１のループバックモードであり、当該方法は、第１のダイ領域の電源切断して第１のループバックモードを中止することと、第２の電力分配ネットワークによって第２のダイ領域に電源投入することと、第２のダイ領域を第２のループバックモードに入れることと、第２のループバックモードにいる間に第２のダイ領域をテストすることと、をさらに含むことができる。
【００８７】
いくつかのそのような方法では、第１のダイ領域のテストおよび第２のダイ領域をテストすることは、両方ともウェハレベルで行なうことができる。
【００８８】
いくつかのそのような方法は、第１のダイ領域および第２のダイ領域に電源投入することと、第１のダイ領域および第２のダイ領域の各々をスティッチモードに入れることと、モノリシック集積回路ダイをテストすることと、を含むことができる。
【００８９】
いくつかのそのような方法では、モノリシック集積回路ダイをテストすることはチップレベルで行なうことができる。
【００９０】
本願明細書において記載された別の例示的な装置は、概してモノリシック集積回路ダイに関する。そのような装置では、モノリシック集積回路ダイは第１のダイ領域および第２のダイ領域を有する。第１のダイ領域は第１の電力分配ネットワークを有し、第２のダイ領域は第２の電力分配ネットワークを有する。第１の電力分配ネットワークは、第１のダイ領域が第２のダイ領域から独立して動作するために第２の電力分配ネットワークから離間している。第１のダイ領域および第２のダイ領域は、第１の複数の金属ラインおよび第２の複数の金属ラインによって互いに相互接続される。第１の複数の金属ラインおよび第２の複数の金属ラインは、第１の複数の選択回路および第２の複数の選択回路に結合される。第１のダイ領域は、欠陥のある部分を有する。第２のダイ領域は、欠陥のある部分が第２のダイ領域から離間された機能ダイとしてモノリシック集積回路ダイを提供するために用いられる。
【００９１】
いくつかのそのような装置では、モノリシック集積回路ダイは、第１のダイ領域の長さと第２のダイ領域の長さとの組合せである全長を有することができ、全長は、リソグラフィ動作のための最大値画像化サイズを越えることができる。
【００９２】
いくつかのそのような装置では、第１の複数の選択回路は、第１の選択信号を受信するために第１のプログラム可能な終端ブロックに結合することができ、複数の第２の選択回路は、第２の選択信号を受信するために第２のプログラム可能な終端ブロックに結合することができる。
【００９３】
いくつかのそのような装置では、複数の金属ラインの第１の部分は、第１のダイ領域から第２のダイ領域の第２の選択回路の第１の入力ポートに延在することができ、複数の金属ラインの第２の部分は、第２のダイ領域内において、第２のダイ領域の第２の選択回路の第２の入力ポートに延在することができ、複数の金属ラインの第３の部分は、第２のダイ領域から第１のダイ領域の第１の選択回路の第１の入力ポートに延在することができ、複数の金属ラインの第４の部分は、第１のダイ領域内において、第１のダイ領域の第１の選択回路の第２の入力ポートに延在することができ、複数の金属ラインの第１の部分および第３の部分は、複数の金属ラインの第２の部分および第４の部分のピッチのおよそ２倍となり得る。
【００９４】
いくつかのそのような装置では、第１の選択信号は、第１のダイ領域についての第１のループバックモードと第１のスティッチモードとの間の選択のためのものであり得、第２の選択信号は、第２のダイ領域についての第２のループバックモードと第２のスティッチモードとの間の選択のためのものであり得る。
【００９５】
以上、例示的な装置および／または方法を説明したが、後続の請求項およびその均等物が定めるその範囲から逸脱することなく、本明細書に記載される１つ以上の局面に係る他のおよびさらなる例を工夫してもよい。工程を列挙する請求項は工程の任意の順序を暗示するものではない。登録商標はそれらのそれぞれの所有者の財産である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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