(57)【特許請求の範囲】
【請求項１】
時分割多重信号受信装置からのクロックに同期して、当該時分割多重用信号送信装置に割り当てられた時分割多重のタイムスロットにシリアル信号を挿入して、上記時分割多重信号受信装置へのシリアル信号伝送路へ送出する時分割多重用信号送信装置において、
伝送データ本体と、その前側に位置するスタートビット列を含む上記シリアル信号を生成するシリアル信号生成手段を有し、
上記シリアル信号生成手段は、上記スタートビット列の前側、及び、上記伝送データ本体の後側の少なくとも一方に、ダミービット列を位置させた上記シリアル信号を生成するものであり、
上記ダミービット列の各ビット値が、他の時分割多重用信号送信装置から送出された上記スタートビット列又は上記伝送データ本体と上記シリアル信号伝送路上で重なったときに、上記シリアル信号伝送路上のビット値として、他の時分割多重用信号送信装置から送出された上記スタートビット列又は上記伝送データ本体のビット値を生じさせるものであり、
当該時分割多重用信号送信装置は、上記時分割多重信号受信装置からの自身と上記時分割多重信号受信装置との間の伝搬遅延の測定要求に対する応答を行う
ことを特徴とする時分割多重用信号送信装置。
【請求項２】
複数の時分割多重用信号送信装置がそれぞれ、当該時分割多重信号受信装置からのクロックに同期して、その時分割多重用信号送信装置に割り当てられた時分割多重のタイムスロットにシリアル信号を挿入して、当該時分割多重信号受信装置へのシリアル信号伝送路へ送出した信号を受信する時分割多重信号受信装置において、
上記各時分割多重用信号送信装置が送出したシリアル信号におけるスタートビット列を検出するウィンドウパルスの有意期間の情報を、上記時分割多重用信号送信装置毎に記憶しているウィンドウ情報記憶手段と、
これから到来するタイムスロットのシリアル信号に係る上記時分割多重用信号送信装置の情報を、上記ウィンドウ情報記憶手段から取出し、内部生成したクロックに同期した、上記クロックの周期の整数倍の期間を有する、スタートビット列を検出するためのウィンドウ幅を設定してスタートビット列を検出するスタートビット列検出手段と、
スタートビット列の検出に応じ、スタートビット列に続く伝送データ本体を取込む伝送データ取込手段と、
任意の上記時分割多重用信号送信装置との間の伝搬遅延が属する範囲と、その範囲に対応付けられたウィンドウパルスの有意期間の情報とを記憶する伝搬遅延／ウィンドウ情報記憶手段と、
いずれかの上記時分割多重用信号送信装置との間の伝搬遅延を測定する伝搬遅延測定手段と、
測定された伝搬遅延に基づいて、その伝搬遅延が属する範囲に対応付けられたウィンドウパルスの有意期間の情報を得て、上記ウィンドウ情報記憶手段における、伝搬遅延が測定された上記時分割多重用信号送信装置の情報を記述するウィンドウ情報書込手段とを有し、
上記シリアル信号は、上記スタートビット列の前側、及び、上記伝送データ本体の後側の少なくとも一方に、ダミービット列を含むものである
ことを特徴とする時分割多重信号受信装置。
【請求項３】
唯一の時分割多重信号受信装置と、上記時分割多重信号受信装置からのクロックに同期して、割り当てられた時分割多重のタイムスロットにシリアル信号を挿入して、上記時分割多重信号受信装置へのシリアル信号伝送路へ送出する複数の時分割多重用信号送信装置とを備える時分割多重信号伝送システムにおいて、
上記各時分割多重用信号送信装置として、請求項１に記載の時分割多重用信号送信装置を適用すると共に、
上記時分割多重信号受信装置として、請求項３に記載の時分割多重信号受信装置を適用した
ことを特徴とする時分割多重信号伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は時分割多重用信号送信装置、時分割多重信号受信装置及び時分割多重信号伝送システムに関し、例えば、構内交換機（ＰＢＸ）内における時分割多重された信号の伝送に適用し得るものである。
【背景技術】
【０００２】
構内交換機は、構内交換機を利用する会社などの組織の規模に応じて、実装する回線（外線や内線）の数が異なるので、実装する回線数の自由度を高められるような構成を有している。例えば、筐体状のユニットを任意の数だけ設けてその組織用の構内交換機を構成できると共に、各ユニットも、主に回線に共通な処理（例えばシグナリング処理）を行う上位基板と、回線毎の処理を行う上限数までの任意の数（１でも良い）の下位基板とを有している。各下位基板は、例えば、アナログ回線用かＩＳＤＮ回線用かの用途と、対応する回線数（８回線、１６回線、３２回線）との組み合わせなどによって定まる基板となっている。但し、どの下位基板も上位基板との信号授受に関しては、後述するような同様な構成を有している。
【０００３】
図５は、上位基板及び下位基板のユニットにおける実装イメージを示す説明図である。
【０００４】
ユニット１の背面側には、バックボード２が設けられており、上位基板３及び下位基板４−１〜４−Ｎの凸型コネクタをバックボード２の凹型コネクタに嵌合させることにより、上位基板３及び下位基板４−１〜４−Ｎがバックボード２に取り付けられる。例えば、上位基板３は、バックボード２の左右方向の右端に取り付けられ、下位基板４−１〜４−Ｎは、上位基板３より左側に取り付けられる。上位基板３のバックボード２の取付け位置は固定であるが、バックボード２への下位基板の取付け数は上限数（例えば２０）までの任意の数が可能であり、下位基板の取付け位置（収容位置）の変更なども可能である。図５は、上限数Ｎと同じ数の下位基板４−１〜４−Ｎを取り付けた場合を示しており、下位基板４−１が上位基板３から見て最も遠端に設けられ、下位基板４−Ｎが上位基板３から見て最も近端に設けられている。
【０００５】
同一ユニット１内の上位基板３と下位基板４−１〜４−Ｎとの間では、上位基板３から下位基板４−１〜４−Ｎへの下り方向も、下位基板４−１〜４−Ｎから上位基板３への上り方向も、伝送データ（音声信号）を時分割多重（ＴＤＭ；Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）で授受するようになされている（時分割多重信号の伝送については、例えば、特許文献１や特許文献２に記載されている）。
【０００６】
上位基板３は、下位基板４−ｎ（ｎは１〜Ｎ）について定まっているタイムスロットに、下位基板４−ｎへの伝送データを挿入して下り方向のハイウェイに送出すると共に、伝送データに同期してクロックも送出し、下位基板４−ｎは、自己について定まっているタイムスロットに挿入されている伝送データを伝送されてきたクロックを利用して取り込む。ここで、伝送データとクロックとは同期しているので、下位基板４−ｎは、伝送データを適切に取り込むことができる。
【０００７】
下位基板４−ｎは、上位基板３から伝送されているクロックに基づいて捉えたタイミングが、自己について定まっている上り方向のタイムスロットになると、上位基板３から伝送されているクロックに基づいて、そのタイムスロットに、上位基板３への伝送データを挿入して上り方向のハイウェイＦＨＷ（図５では上り方向のハイウェイだけを示している）に送出する。この上り方向の伝送の際、下位基板４−ｎから上位基板３へのクロックの伝送はなされず、上位基板３は、内部で生成しているクロックに基づいて、下位基板４−ｎが上り方向のハイウェイ（以下、上りハイウェイと呼ぶ）ＦＨＷへ送出した伝送データを取込む。
【０００８】
以上のような上り方向への伝送データの伝送方法であるため、上位基板３に到達した伝送データは、上位基板３が内部生成したクロックと同期していない。しかし、従来では、このような非同期でも問題なく伝送データが取り込めるようになっていた。
【０００９】
図６は、従来の構内交換機内ユニットにおいて、上位基板３が、クロックに非同期な伝送データを適切に取り込める理由の説明図である。
【００１０】
上位基板３に到達した下位基板４−ｎからの伝送データと、上位基板３が内部生成したクロックとの同期ずれ量は、概ね、上位基板３から下位基板４−ｎへ与えたクロックの伝搬遅延と、下位基板４−ｎから上位基板３への伝送データの伝搬遅延とが反映された量となっている。伝搬遅延は、上位基板３及び下位基板４−ｎ間の上りハイウェイＦＨＷの距離だけでなく、上りハイウェイＦＨＷに接続している下位基板の数や配置などによっても変化する。上りハイウェイＦＨＷに上限数（最大数）の下位基板４−１〜４−Ｎが接続されているときの上位基板３及び下位基板４−ｎ間の伝搬遅延が、接続数がそれより少ない場合の伝搬遅延より大きい。また、同じ数の下位基板が上りハイウェイＦＨＷに接続されている場合であっても、ハイウェイ側から見たインピーダンスなどが下位基板毎に異なるため、下位基板の配置によって伝搬遅延は変化する。
【００１１】
図６（Ａ１）は、上位基板３が内部生成したクロックの１周期（例えば、１２２ｎｓ）を示しており、図６（Ａ２）は、そのクロックに同期している理想的な受信データ（仮定のデータであってそのような受信データは存在しない）の１ビット期間を示している。
【００１２】
図６（Ｂ１）〜（Ｂ３）はそれぞれ、下位基板がフルにバックバードに取り付けられた場合であって、下位基板の配列が最も伝搬遅延が小さくなる配列である場合における、最も近端の下位基板４−１からの伝送データ、中間位置の下位基板（Ｎが２０の場合であれば下位基板４−１０若しくは４−１１）からの伝送データ、及び、最も遠端の下位基板４−Ｎからの伝送データの１ビット期間を表しており、クロックに対して、それぞれ、時間Ｔｓｓ、Ｔｓｍ、Ｔｓｌだけずれている。なお、３種類の伝送データは時分割多重されているため異なるタイムスロットで伝送されるものであるが、クロックとの同期ずれを理解し易いように、図６（Ｂ１）〜（Ｂ３）は、伝送データを受信するクロックの期間を同じにしたと仮定して各伝送データの１ビット期間を表している（図６（Ｃ１）〜（Ｃ３）、図７（Ｂ１）〜（Ｂ３）、図７（Ｃ１）〜（Ｃ３）も同様）。図６（Ｂ４）は、クロックとの同期ずれが最も小さい最近端の下位基板４−１からの伝送データの１ビット期間（図６（Ｂ１）参照）と、クロックとの同期ずれが最も大きい最遠端の下位基板４−Ｎからの伝送データの１ビット期間（図６（Ｂ３）参照）との共通期間（クロックで取り込むことができる共通なタイミング期間）を示している。
【００１３】
また、図６（Ｃ１）〜（Ｃ３）はそれぞれ、下位基板がフルにバックバードに取り付けられた場合であって、下位基板の配列が最も伝搬遅延が大きくなる配列である場合における、最も近端の下位基板４−１からの伝送データ、中間位置の下位基板からの伝送データ、及び、最も遠端の下位基板４−Ｎからの伝送データの１ビット期間を表しており、クロックに対して、それぞれ、時間Ｔｂｓ、Ｔｂｍ、Ｔｂｌだけずれている。図６（Ｃ４）は、クロックとの同期ずれが最も小さい最近端の下位基板４−１からの伝送データの１ビット期間（図６（Ｃ１）参照）と、クロックとの同期ずれが最も大きい最遠端の下位基板４−Ｎからの伝送データの１ビット期間（図６（Ｃ３）参照）との共通期間を示している。
【００１４】
図６（Ｂ４）に示す共通期間や図６（Ｃ４）に示す共通期間内で、クロックに基づいて上位基板３が受信した伝送データを取込めるように上りハイウェイＦＨＷの長さなどが概ね設計されており、上位基板３は、クロックに非同期な上り方向の伝送データを適切に取り込むことができる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０００−１９６６２０号公報
【特許文献２】特開２００１−２７４８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
最近、ユニットや下位基板の大きさや外形形状などをほとんど変化させずに、各下位基板が取り扱う回線数などを増大させることが検討されている。下位基板が取り扱う回線数を増大させようとすると、時分割多重信号における１つの下位基板４−ｎに係るタイムスロット数を多くすることを要する。言い換えると、ハイウェイの収容タイムスロット数を多くすることを要する。クロック速度を変化させることなく、ハイウェイの収容タイムスロット数を多くすると、同一下位基板のタイムスロット間隔が長くなり、できるだけ通信遅延を排除してリアルタイム通信が望まれる音声信号にとっては問題が大きい。そのため、ハイウェイの収容タイムスロット数を多くしても、同一チャネルのタイムスロット間隔が今までと同様になるように、クロックを高速（例えば、約６倍）にすることとした。
【００１７】
しかしながら、ユニットや下位基板の大きさや外形形状などをほとんど変化させずにクロック速度だけを高速にしたため、上位基板３が、上りハイウェイＦＨＷからの、クロックに非同期な伝送データを取り込めない恐れが大きくなった。
【００１８】
図７は、この課題の説明図であり、上述した図６に対応した図面である。
【００１９】
クロックが高速になると（例えば、１周期が２０．４ｎｓ）、上りハイウェイを流れる伝送データの１ビット期間も短くなる（例えば、図７（Ａ２）参照）。
【００２０】
クロックが高速になっても（以下、高速になったクロックを高速クロックと呼ぶこともある）、上位基板３に到達した下位基板４−ｎからの伝送データと、上位基板３が内部生成した高速クロックとの同期ずれ量は、概ね、上位基板３から下位基板４−ｎへ与えた高速クロックの伝搬遅延と、下位基板４−ｎから上位基板３への伝送データの伝搬遅延とが反映された量となっており、ユニットや下位基板の大きさや外形形状などをほとんど変化させないため、高速クロックに係る同期ずれ量は従前の（高速にする前の）クロックに係る同期ずれ量と同程度である。すなわち、クロックを高速にすると、１ビット期間が短くなるのに対して、上位基板３に到達した下位基板４−ｎからの伝送データと、上位基板３が内部生成した高速クロックとの同期ずれ量は、従前と同程度である。
【００２１】
そのため、下位基板がフルにバックバードに取り付けられ、下位基板の配列が最も伝搬遅延が小さくなる配列である場合における、高速クロックとの同期ずれが最も小さい最近端の下位基板４−１からの伝送データの１ビット期間（図７（Ｂ１）参照）と、高速クロックとの同期ずれが最も大きい最遠端の下位基板４−Ｎからの伝送データの１ビット期間（図７（Ｂ３）参照）との共通期間（図７（Ｂ４）参照）は短い。また、下位基板がフルにバックバードに取り付けられ、下位基板の配列が最も伝搬遅延が大きくなる配列である場合における、高速クロックとの同期ずれが最も小さい最近端の下位基板４−１からの伝送データの１ビット期間（図７（Ｃ１）参照）と、高速クロックとの同期ずれが最も大きい最遠端の下位基板４−Ｎからの伝送データの１ビット期間（図７（Ｃ３）参照）との共通期間（図７（Ｃ４）参照）は短い。２つの共通期間で共通している時間は皆無かごく僅かである（図７は皆無の場合を示している）。
【００２２】
このような場合には、いずれかの状況における各下位基板からの伝送データを適切に取り込めるように、仮に高速クロックのタイミングを調整したとしても、下位基板の増配設や配置代えによって、下位基板からの伝送データを取り込めない状態に容易に変化してしまう。
【００２３】
また、上述したように、高速クロックのタイミングを調整しなければ、下位基板の当初の実装状態でも、下位基板からの伝送データを取り込めない恐れもある。
【００２４】
そのため、ハイウェイにおける伝搬遅延から見て、クロック速度が仮に高速であっても、複数の送信装置から異なるタイミングで送信される時分割多重用信号を、共通の受信装置が適切に取り込むことができる時分割多重用信号送信装置、時分割多重信号受信装置及び時分割多重信号伝送システムが望まれている。
【課題を解決するための手段】
【００２５】
第１の本発明は、時分割多重信号受信装置からのクロックに同期して、当該時分割多重用信号送信装置に割り当てられた時分割多重のタイムスロットにシリアル信号を挿入して、上記時分割多重信号受信装置へのシリアル信号伝送路へ送出する時分割多重用信号送信装置において、（１）伝送データ本体と、その前側に位置するスタートビット列を含む上記シリアル信号を生成するシリアル信号生成手段を有し、（２）上記シリアル信号生成手段は、上記スタートビット列の前側、及び、上記伝送データ本体の後側の少なくとも一方に、ダミービット列を位置させた上記シリアル信号を生成するものであり、（３）上記ダミービット列の各ビット値が、他の時分割多重用信号送信装置から送出された上記スタートビット列又は上記伝送データ本体と上記シリアル信号伝送路上で重なったときに、上記シリアル信号伝送路上のビット値として、他の時分割多重用信号送信装置から送出された上記スタートビット列又は上記伝送データ本体のビット値を生じさせるものであり、（４）当該時分割多重用信号送信装置は、上記時分割多重信号受信装置からの自身と上記時分割多重信号受信装置との間の伝搬遅延の測定要求に対する応答を行うことを特徴とする。
【００２６】
第２の本発明は、複数の時分割多重用信号送信装置がそれぞれ、当該時分割多重信号受信装置からのクロックに同期して、その時分割多重用信号送信装置に割り当てられた時分割多重のタイムスロットにシリアル信号を挿入して、当該時分割多重信号受信装置へのシリアル信号伝送路へ送出した信号を受信する時分割多重信号受信装置において、（１）上記各時分割多重用信号送信装置が送出したシリアル信号におけるスタートビット列を検出するウィンドウパルスの有意期間の情報を、上記時分割多重用信号送信装置毎に記憶しているウィンドウ情報記憶手段と、（２）これから到来するタイムスロットのシリアル信号に係る上記時分割多重用信号送信装置の情報を、上記ウィンドウ情報記憶手段から取出し、内部生成したクロックに同期した、上記クロックの周期の整数倍の期間を有する、スタートビット列を検出するためのウィンドウ幅を設定してスタートビット列を検出するスタートビット列検出手段と、（３）スタートビット列の検出に応じ、スタートビット列に続く伝送データ本体を取込む伝送データ取込手段と、（４）任意の上記時分割多重用信号送信装置との間の伝搬遅延が属する範囲と、その範囲に対応付けられたウィンドウパルスの有意期間の情報とを記憶する伝搬遅延／ウィンドウ情報記憶手段と、（５）いずれかの上記時分割多重用信号送信装置との間の伝搬遅延を測定する伝搬遅延測定手段と、（６）測定された伝搬遅延に基づいて、その伝搬遅延が属する範囲に対応付けられたウィンドウパルスの有意期間の情報を得て、上記ウィンドウ情報記憶手段における、伝搬遅延が測定された上記時分割多重用信号送信装置の情報を記述するウィンドウ情報書込手段とを有し、（７）上記シリアル信号は、上記スタートビット列の前側、及び、上記伝送データ本体の後側の少なくとも一方に、ダミービット列を含むものであることを特徴とする。
【００２７】
第３の本発明は、唯一の時分割多重信号受信装置と、上記時分割多重信号受信装置からのクロックに同期して、割り当てられた時分割多重のタイムスロットにシリアル信号を挿入して、上記時分割多重信号受信装置へのシリアル信号伝送路へ送出する複数の時分割多重用信号送信装置とを備える時分割多重信号伝送システムにおいて、（１）上記各時分割多重用信号送信装置として、第１の本発明の時分割多重用信号送信装置を適用すると共に、上記時分割多重信号受信装置として、第２の本発明の時分割多重信号受信装置を適用したことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、複数の送信装置から異なるタイミングで送信される時分割多重用信号を、共通の受信装置が適切に取り込むことができる時分割多重用信号送信装置、時分割多重信号受信装置及び時分割多重信号伝送システムを実現できる。
【図面の簡単な説明】
【００２９】
【図１】第１の実施形態におけるタイムスロット構成を示す説明図である。
【図２】第１の実施形態の時分割多重用信号送信装置の具体的構成例を示すブロック図である。
【図３】第１の実施形態の時分割多重信号受信装置の具体的構成例を示すブロック図である。
【図４】第２の実施形態の時分割多重信号受信装置の構成を示すブロック図である。
【図５】上位基板及び下位基板のユニットにおける実装イメージを示す説明図である。
【図６】従来の上位基板が、クロックに非同期な上り方向の伝送データを適切に取り込める理由の説明図である。
【図７】クロックを高速にした場合に、従来の上位基板が、クロックに非同期な上り方向の伝送データを適切に取り込めない理由の説明図である。
【発明を実施するための形態】
【００３０】
（Ａ）第１の実施形態
以下、本発明による時分割多重用信号送信装置、時分割多重信号受信装置及び時分割多重信号伝送システムを、構内交換機に適用した第１の実施形態を、図面を参照しながら説明する。
【００３１】
第１の実施形態の時分割多重用信号送信装置は構内交換機の下位基板に搭載され、第１の実施形態の時分割多重信号受信装置は構内交換機の上位基板に搭載される。構内交換機における下位基板や上位基板の配置は、上述した図５に示すようなものであり、この第１の実施形態の説明においても、図５に示した符号を適宜使用する。
【００３２】
（Ａ−１）第１の実施形態の１タイムスロットの構成
第１の実施形態に係る構内交換機は、その構内交換機におけるユニットや下位基板の大きさや外形形状などをほとんど変化させずに、ユニット内のクロックの速度を従前より高速（例えば、約６倍）にしたものである。そのため、何らの対策を取らなければ、下位基板から上位基板への上り伝送データの伝送で上述したような課題を生じるものである。
【００３３】
そこで、第１の実施形態では、下位基板から上位基板への１タイムスロットの構成を図１に示すものとし、このような構成のタイムスロットを適切に授受できるように、下位基板に搭載された時分割多重用信号送信装置と、上位基板に搭載された時分割多重信号受信装置とを後述するように構成した。
【００３４】
第１の実施形態における上り方向の時分割多重信号での１タイムスロットＴＳ（…、ＴＳ−（ｎ＋１）、ＴＳ−ｎ、…）は、図１（Ａ）に示すように、第１の所定ビット数の伝送データ本体ＤＡＴと、伝送データ本体ＤＡＴの先頭に設けられた第２の所定ビット数のスタートビット列ＳＴと、スタートビット列ＳＴの前側に設けられた第３の所定ビット数の前側ダミービット列ＦＤＭＹと、伝送データ本体ＤＡＴの後側に設けられた第４の所定ビット数の後側ダミービット列ＢＤＭＹとで構成されている。
【００３５】
伝送データ本体ＤＡＴは、例えば６４ビットである。送信元の下位基板４−ｎが８の倍数のチャネルを取扱うものである場合、上述した６４ビットは、１チャネル当たり８ビットずつの８個のチャネルのビット列でなる。
【００３６】
スタートビット列ＳＴは、高論理レベル「１」と低論理レベル「０」とが混在したものであり（以下、高論理レベル及び低論理レベルという表現を省略する）、例えば、「１０」という２ビットでなる。上述した図７（Ｃ１）〜（Ｃ３）に示すように、上位基板３に到達した下位基板４−ｎからの伝送データが、上位基板３で生成した高速クロックに対し、高速クロックの１ビット期間より長い同期ずれが生じることもある。そのため、何らの手当てもしなければ、上位基板３が、伝送データの先頭ビット（すなわちタイムスロットの先頭ビット）として取り込んだビットが先頭ビットではないことも生じる。
【００３７】
そこで、第１の実施形態では、伝送データ本体ＤＡＴの開始タイミングを上位基板３が検出できるようにするため、伝送データ本体ＤＡＴの前にスタートビット列ＳＴを設けることとした。後述するように、ダミービット列ＦＤＭＹ及びＢＤＭＹをオール「１」としたため、スタートビット列ＳＴとして「１」と「０」とが混在したビット列を適用することとした。
【００３８】
第１の実施形態の上位基板３は、タイムスロットＴＳ（…、ＴＳ−（ｎ＋１）、ＴＳ−ｎ、…）毎に、図１（Ｂ）に示すようなウィンドウパルス（「０」レベルが有意レベル）ＷＰ（…、ＷＰ−（ｎ＋１）、ＷＰ−ｎ、…）を設定してスタートビット列ＳＴの到来を監視する。
【００３９】
上り方向の時分割多重信号における隣り合うタイムスロット（例えば、ＴＳ−（ｎ＋１）、ＴＳ−ｎ）のクロックに対する同期ずれ量は、上述したように、伝搬遅延の相違を受けて同じではない。下位基板４−（ｎ＋１）からの時分割多重用信号（タイムスロットＴＳ−（ｎ＋１））と、下位基板４−ｎからの時分割多重用信号（タイムスロットＴＳ−ｎ）とが重複や空きを生じることなく、上位基板３に到達することが理想であるが、上述した同期ずれ量の相違により、このような理想的な状況は生じない。すなわち、上位基板３に到達した隣り合うタイムスロットが重複し、一方のタイムスロットの末尾側の数ビットと他方の先頭側の数ビットが衝突により破壊される恐れがある。
【００４０】
例えば、スタートビット列ＳＴを付与しただけでは、１ユニット内の搭載条件により、スタートビット列ＳＴが、１つ前のタイムスロットの末尾側のデータと重なってしまい、破壊される可能性がある。
【００４１】
そこで、第１の実施形態では、オール「１」のダミービット列ＦＤＭＹ及びＢＤＭＹを設けることとした。ダミービット列は、前側又は後側の少なくとも一方に設ければ良いが、第１の実施形態では前後共にダミービット列を設けている。例えば、前側に２ビットのダミービット列ＦＤＭＹを設けていると共に、後側に４ビットのダミービット列ＢＤＭＹを設けている。
【００４２】
第１の実施形態では、上りハイウェイＦＨＷに接続されている、当該下位基板４−ｎからのシリアル信号線を駆動するドライバ部をハイインピーダンスにし、そのドライバの出力側をプルアップすることにより、ダミービットの「１」を実現している。これにより、例えば、ある下位基板からのダミービットと、他の下位基板の有効なビット（伝送データ本体やスタートビット列のビット）とが上りハイウェイＦＨＷ上で重なっても、上りハイウェイＦＨＷ上の論理レベルは、他の下位基板の有効なビットの論理レベルとなり、他の下位基板の有効なビットを破壊することを防止できる。
【００４３】
なお、図１（Ｂ）に示すウィンドウパルスＷＰ（…、ＷＰ−（ｎ＋１）、ＷＰ−ｎ、…）のウィンドウ幅は、前側のダミービット列ＦＤＭＹのビット数とスタートビット列ＳＴのビット数との和のビット数に対応した幅を有している。
【００４４】
例えば、伝送データ本体ＤＡＴが６４ビット、スタートビット列ＳＴが２ビット、前側ダミービット列ＦＤＭＹが２ビット、後側ダミービット列ＢＤＭＹが４ビットの場合、１タイムスロットのビット数は７２ビットとなり、１タイムスロット期間に７２ビットのビット値が挿入されていることに基づいて、高速クロックの速度を決定しておく。すなわち、１タイムスロットにデータが６４ビットだけ挿入されていることに基づいた高速クロックの速度ではなく、スタートビット列やダミービット列も挿入されていることに基づいて、高速クロックの速度を決定しておく。
【００４５】
（Ａ−２）第１の実施形態の構成
下位基板４−ｎに搭載される第１の実施形態の時分割多重用信号送信装置は、搭載されている下位基板に係る上りタイムスロットのタイミングで、図１に示すタイムスロットＴＳのビット列を生成して送信できる構成を有していれば良く、その具体的な構成は限定されない。
【００４６】
図２は、第１の実施形態の時分割多重用信号送信装置の具体的構成例を示すブロック図である。図２は、ある下位基板４−ｎに搭載されている時分割多重用信号送信装置１０（図２では、符号の枝番「−ｎ」を省略している）を示している。
【００４７】
以下では、１タイムスロットが、伝送データ本体ＤＡＴが６４ビット、スタートビット列ＳＴが２ビット、前側ダミービット列ＦＤＭＹが２ビット、後側ダミービット列ＢＤＭＹが４ビットの計７２ビットでなっているとして説明する。後述する図３に関しても、１タイムスロットが計７２ビットでなっているとして説明する。
【００４８】
時分割多重用信号送信装置１０は、シフトレジスタ部１１、スタートビット列レジスタ１２、ドライバ部１３、プルアップ抵抗１４、プルアップスイッチ１５及び送信タイミング制御部１６を有する。
【００４９】
ここで、時分割多重用信号送信装置１０はシリアル信号線１７（ＦＨＷ−ｎ）の一端に接続され、シリアル信号線１７の他端は、上りハイウェイＦＨＷ（の本体）に接続されている。すなわち、シリアル信号線１７は、時分割多重用信号送信装置１０（１０−ｎ）を上りハイウェイＦＨＷ（の本体）に接続させる、上りハイウェイＦＨＷの分岐線となっている。
【００５０】
シフトレジスタ部１１は、パラレル／シリアル変換用に設けられているものであり、送信タイミング制御部１６からの制御下で、スタートビット列ＳＴと伝送データ本体ＤＡＴとがパラレル入力（セット）され、その後、送信タイミング制御部１６からのクロックに基づいてシフト動作して、スタートビット列ＳＴ及び伝送データ本体ＤＡＴをシリアル出力するものである。
【００５１】
スタートビット列レジスタ１２は、２ビットのスタートビット列ＳＴ（例えば「１０」）を保持しているものであり、保持しているスタートビット列ＳＴが、上述したシフトレジスタ部１１の先頭側にセットされる。
【００５２】
ドライバ部１３は、送信タイミング制御部１６によって、ハイインピーダンスに制御されたり、シリアルデータの通過状態に制御されたりするものであり、シリアルデータの通過状態時に、シフトレジスタ部１１から与えられたスタートビット列ＳＴ及び伝送データ本体ＤＡＴをシリアル信号線１７に送り出すものである。
【００５３】
プルアップ抵抗１４は、シリアル信号線１７をプルアップするためのものであり、プルアップスイッチ１５は、送信タイミング制御部１６からの制御下でオン動作して、プルアップ抵抗１４をシリアル信号線１７に接続させてプルアップを実行させるものである。ここで、プルアップスイッチ１５は、前側ダミービット列ＦＤＭＹ及び後側ダミービット列ＢＤＭＹの期間だけオンされるものである。
【００５４】
送信タイミング制御部１６は、シリアル信号線１７に図１に示す構成のタイムスロットＴＳを送出させるように、時分割多重用信号送信装置１０の各部を制御するものである。送信タイミング制御部１６による具体的な制御については、後述する動作説明の項で明らかにする。
【００５５】
上位基板に搭載される第１の実施形態の時分割多重信号受信装置は、各下位基板からの図１に示す構成を有するタイムスロットが順に含まれる、上りハイウェイＦＨＷを介して到来した時分割多重信号を、内部で生成した高速なクロックを適用して受信できる構成を有していれば良く、その具体的な構成は限定されない。
【００５６】
図３は、第１の実施形態の時分割多重信号受信装置の具体的構成例を示すブロック図である。
【００５７】
時分割多重信号受信装置２０は、クロック生成部２１、レシーバ部２２、データ用シフトレジスタ部２３、ＳＴ検出用シフトレジスタ部２４、スタートビット列レジスタ２５、２ビット比較部２６、ウィンドウパルス生成部２７、下位基板毎ウィンドウ情報記憶部２８及び受信タイミング制御部２９を有する。
【００５８】
クロック生成部２１は、下り方向の時分割多重信号と同期して下りハイウェイに送出されると共に、上りハイウェイＦＨＷからの上り方向の時分割多重信号の取込みに適用するクロックを生成するものである。そのため、クロック生成部２１は、時分割多重信号受信装置２０の構成要素であると共に、図示しない下り方向の送信装置の構成要素でもある。
【００５９】
レシーバ部２２は、上りハイウェイＦＨＷから到来した上り方向の時分割多重信号（シリアル信号）を受信して内部に取り込むものである。レシーバ部２２が受信したシリアル信号は、データ用シフトレジスタ部２３及びＳＴ検出用シフトレジスタ部２４に与えられる。
【００６０】
データ用シフトレジスタ部２３は、シリアル／パラレル変換用に設けられた６４ビットを保持できるものである。データ用シフトレジスタ部２３は、レシーバ部２２が受信したシリアルデータをクロックに基づいて取込み、当該データ用シフトレジスタ部２３に保持されている６４ビットが伝送データ本体の６４ビットになったタイミングで図示しないデータ取込部にパラレル出力するものである。
【００６１】
ＳＴ検出用シフトレジスタ部２４は、レシーバ部２２が受信したシリアルデータをクロックに基づいて取込み、直近２ビットを保持するものである。ＳＴ検出用シフトレジスタ部２４の保持２ビットは、その２ビットがスタートビット列ＳＴか否かの判別に利用される。図３とは異なるが、ＳＴ検出用シフトレジスタ部２４も、後述するウィンドウ幅でのみ動作するようにしても良い。
【００６２】
スタートビット列レジスタ２５は、受信したシリアルデータにおけるスタートビット列ＳＴを検出するため、スタートビット列ＳＴを比較対象として保持するものである。
【００６３】
２ビット比較部２６は、ＳＴ検出用シフトレジスタ部２４に保持されている直近２ビットと、スタートビット列レジスタ２５に保持されているスタートビット列ＳＴとを、ウィンドウパルス生成部２７から与えられたウィンドウパルスＷＰの有意レベル期間（ウィンドウ幅）でクロックに同期して比較し、直近２ビットがスタートビット列ＳＴか否かを表す比較結果を受信タイミング制御部２９に与えるものである。
【００６４】
ウィンドウパルス生成部２７は、受信タイミング制御部２９の制御下で、これから到来するであろうタイムスロットＴＳのスタートビット列ＳＴを検出するための４ビットのウィンドウ幅を有するウィンドウパルスＷＰを生成するものである。ウィンドウパルスＷＰは、前側ダミービット列ＦＤＭＹとスタートビット列ＳＴとの４ビットを意図したウィンドウ幅を有する。
【００６５】
下位基板毎ウィンドウ情報記憶部２８は、各下位基板４−１〜４−Ｎ、言い換えると、上り時分割多重信号の各タイムスロット毎に、生成するウィンドウパルスにおけるウィンドウ幅（有意レベル期間）の開始を指示する情報が記憶されている。例えば、ある下位基板４−ｎからのタイムスロットＴＳ−ｎの受信開始タイミングが、クロック生成部２１が生成したクロックを計数して定まる理想的なタイミング（クロックに同期したタイミング）より、Ｘクロック期間（Ｘは０又は正の整数であり、ずれ量が整数で定まらない場合には最も近い整数としている）だけ遅れていた場合には、理想的なタイミングよりＸクロック期間だけ遅れてウィンドウパルスを有意とする情報を、下位基板毎ウィンドウ情報記憶部２８は記憶する。この情報は、同じ内容となることはあるが、下位基板４−１〜４−Ｎ毎に定まる情報である。
【００６６】
この第１の実施形態の場合、設計者や構内交換機の設置者が、上位基板３と下位基板４−ｎとの伝搬遅延などに基づいて、下位基板毎のウィンドウ情報を下位基板毎ウィンドウ情報記憶部２８に予め設定させておく。
【００６７】
受信タイミング制御部２９は、上りハイウェイＦＨＷから到来する、各下位基板４−１〜４−ＮからのタイムスロットＴＳ−１〜ＴＳ−Ｎに挿入されている伝送データ本体ＤＡＴを適切に取り込むことができるように、時分割多重信号受信装置２０の各部を制御するものである。受信タイミング制御部２９による具体的な制御については、後述する動作説明の項で明らかにする。
【００６８】
（Ａ−３）第１の実施形態の動作
以下、図２に示した具体的構成例を有する第１の実施形態の時分割多重用信号送信装置２０の動作と、図３に具体的構成例を示した第１の実施形態の時分割多重信号受信装置３０の動作とを順に説明する。
【００６９】
上位基板３は、上り方向の時分割多重信号全体の開始タイミングを通知する制御信号（若しくは上り方向のタイムスロットの開始タイミングを通知する制御信号）やクロック生成部２１が生成した高速なクロックを、適宜、下位基板４−１〜４−Ｎに送出する。
【００７０】
このような制御信号及びクロックが与えられた下位基板４−ｎ（以下、枝番「−ｎ」の記載は省略する）の送信タイミング制御部１６は、自己からの次のタイムスロットＴＳのタイミングになるまでの期間（クロックのカウント数で特定できる）を認識し、まず、次のタイムスロットＴＳになる前の所定タイミングで、シフトレジスタ部１１にスタートビット列ＳＴと伝送データ本体ＤＡＴとをセットさせる。なお、このときには、ドライバ部１３をハイインピーダンスに、プルアップスイッチ１５をオフにしておく。
【００７１】
送信タイミング制御部１６は、タイムスロットＴＳの開始タイミングになると、ドライバ部１３をハイインピーダンスにしたまま、プルアップスイッチ１５を受信クロックに同期して２クロック周期だけオンにし、シリアル信号線１７（従って、上りハイウェイＦＨＷ）に２ビットの前側ダミービット列ＦＤＭＹを載せる。
【００７２】
続いて、送信タイミング制御部１６は、ドライバ部１３をシリアル信号線１７を駆動できる状態にすると共に、プルアップスイッチ１５をオフにし、受信クロックに基づいてシフトレジスタ部１１にセットされているスタートビット列ＳＴと伝送データ本体ＤＡＴの６４ビットを順にシリアル出力させる。ドライバ部１３がシリアル信号線１７を駆動できる状態になっているので、シフトレジスタ部１１からシリアル出力されたスタートビット列ＳＴと伝送データ本体ＤＡＴの６４ビットは、シリアル信号線１７（従って、上りハイウェイＦＨＷ）に順次送り出される。
【００７３】
シフトレジスタ部１１からのシリアル出力が終了すると、送信タイミング制御部１６は、直ちに、ドライバ部１３をハイインピーダンスに切り換え、プルアップスイッチ１５を受信クロックに同期して４クロック周期だけオンにし、シリアル信号線１７（従って、上りハイウェイＦＨＷ）に４ビットの後側ダミービット列ＢＤＭＹを載せる。
【００７４】
以上のようにして今回のタイムスロットに係る送出動作が終了すると、送信タイミング制御部１６は、ドライバ部１３をハイインピーダンスにしたまま、プルアップスイッチ１５をオフとし、シリアル信号線１７（従って、上りハイウェイＦＨＷ）へビット値を送出し得ない状態にし（シリアル信号線１７との論理的な接続を遮断し）、新たなタイムスロットになるのを備える待機状態にする。
【００７５】
次に、下位基板４−１〜４−Ｎが順次送出したタイムスロットＴＳ−１〜ＴＳ−Ｎが到来する第１の実施形態の時分割多重信号受信装置３０の動作を説明する。
【００７６】
上述したように、上位基板３は、上り方向の時分割多重信号全体の開始タイミングを通知する制御信号（若しくは上り方向のタイムスロットの開始タイミングを通知する制御信号）やクロック生成部２１が生成した高速なクロックを、適宜、下位基板４−１〜４−Ｎに送出する。
【００７７】
このような制御信号やクロックは、受信タイミング制御部２９にも与えられ、受信タイミング制御部２９は、制御信号が規定する開始タイミングや、それからのクロックのカウント数などに基づいて、現時点の処理に供しているタイムスロットを認識できる。
【００７８】
受信タイミング制御部２９は、現在、受信中のタイムスロットＴＳ−（ｎ−１）になってからの経過期間が所定期間（受信中のタイムスロットのスタートビット列を検出したときからのクロックのカウント数で規定できる）になると、次のタイムスロットＴＳ−ｎに係る下位基板４−ｎについてのウィンドウ情報を下位基板毎ウィンドウ情報記憶部２８から取り込み、取り込んだウィンドウ情報に従って定まるウィンドウパルスＷＰを、ウィンドウパルス生成部２７が生成するように制御する。
【００７９】
上りハイウェイＦＨＷに載っているシリアル信号（時分割多重信号）はレシーバ部２２で受信された後、データ用シフトレジスタ部２３及びＳＴ検出用シフトレジスタ部２４に与えられ、クロックに同期して、データ用シフトレジスタ部２３及びＳＴ検出用シフトレジスタ部２４にシリアルに取り込まれる。
【００８０】
ＳＴ検出用シフトレジスタ部２４は入力された直近の２ビットだけを保持でき、それより過去の入力を破棄する。ＳＴ検出用シフトレジスタ部２４に保持されている２ビットは、２ビット比較部２６にパラレル出力される。また、スタートビット列レジスタ２５に保持されている２ビットのスタートビット列ＳＴも、２ビット比較部２６にパラレル出力される。
【００８１】
２ビット比較部２６においては、ウィンドウパルスＷＰが有意なときに（ウィンドウ幅であるときに）、ＳＴ検出用シフトレジスタ部２４に保持されている直近２ビットと、スタートビット列レジスタ２５に保持されているスタートビット列ＳＴとがクロックに同期して比較され、両２ビットが完全に一致しているときに、スタートビット列ＳＴの検出を表す比較結果が受信タイミング制御部２９に与えられる。
【００８２】
このとき、受信タイミング制御部２９は、これ以降、タイムスロットＴＳ−ｎにおける伝送データ部分ＤＡＴがシリアル入力されることを認識し、これ以降に到来した６４ビットがデータ用シフトレジスタ部２３に溜まったタイミングで、データ用シフトレジスタ部２３にパラレル出力を指示すると共に、パラレル出力された伝送データ部分ＤＡＴが与えられる図示しない処理部に取込みを指示する。
【００８３】
このようなタイムスロットＴＳ−ｎの伝送データ部分ＤＡＴが順次シリアル入力されている期間の所定のタイミングで、受信タイミング制御部２９は、上述したように、次のタイムスロットＴＳ−（ｎ＋１）に係る下位基板４−（ｎ＋１）についてのウィンドウ情報を下位基板毎ウィンドウ情報記憶部２８から取り込むような処理を行う。
【００８４】
（Ａ−４）第１の実施形態の効果
第１の実施形態によれば、下位基板から上位基板への上り方向のタイムスロットにスタートビット列を含めるようにしたので、下位基板の実装数や配列などにより、各下位基板からのタイムスロットが上位基板に到達するタイミングと、クロックとの同期ずれ量とが下位基板毎に異なっていても、しかも、同期ずれ量がクロックの１周期よりも大きいタイムスロットがあったとしても、上位基板が、各下位基板からの伝送データ本体を適切に取り込むことができる。
【００８５】
また、第１の実施形態によれば、スタートビット列及び伝送データ本体の一群の前側又は後側の少なくとも一方に、他のタイムスロットのビット値と上りハイウェイＦＨＷで重なった場合に、そのビット値をそのまま上りハイウェイＦＨＷでのビット値にできるダミービットを付け加えるようにしたので、相前後する一方のタイムスロットにおけるビット値（スタートビット列及び伝送データ本体のビット値）が、他方のタイムスロットにおけるビット値を破壊するようなことを未然に防止することができる。
【００８６】
以上のような効果を発揮するため、ユニットや下位基板の大きさや外形形状などをほとんど変化させずに、各下位基板が取り扱う回線数などを増大させるために、クロックを高速にしても、下位基板から上位基板へ伝送データ本体を適切に伝送することができる。
【００８７】
（Ｂ）第２の実施形態
次に、本発明による時分割多重用信号送信装置、時分割多重信号受信装置及び時分割多重信号伝送システムを、構内交換機に適用した第２の実施形態を、図面を参照しながら説明する。
【００８８】
第２の実施形態は、主として、時分割多重信号受信装置の内部構成及び機能が、第１の実施形態のものと異なっている。
【００８９】
図４は、第２の実施形態の時分割多重信号受信装置の構成を示すブロック図であり、第１の実施形態に係る図３との同一、対応部分には同一、対応符号を付して示している。
【００９０】
第２の実施形態の時分割多重信号受信装置２０Ａは、クロック生成部２１、レシーバ部２２、データ用シフトレジスタ部２３、ＳＴ検出用シフトレジスタ部２４、スタートビット列レジスタ２５、２ビット比較部２６、ウィンドウパルス生成部２７、下位基板毎ウィンドウ情報記憶部２８及び受信タイミング制御部２９に加え、下位基板毎ウィンドウ情報形成部３０、伝搬遅延測定部３１及び伝搬遅延／ウィンドウ情報変換部３２を有する。
【００９１】
下位基板毎ウィンドウ情報形成部３０は、例えば、下位基板が増減されたことや下位基板の配置が変更されたことなどを、オペレータによって指示された場合（若しくはそのような下位基板の変化を自動検出する機能を備えていれば自動検出した場合）に、下位基板毎ウィンドウ情報記憶部２８に記憶させるウィンドウ情報を形成して下位基板毎ウィンドウ情報記憶部２８に上書きさせるものである。
【００９２】
下位基板毎ウィンドウ情報形成部３０は、これからウィンドウ情報を形成しようとする下位基板４−ｎと上位基板３との伝搬遅延（往復伝搬遅延でも上り方向の片道伝搬遅延であって良い）を、伝搬遅延測定部３１によって測定させる。伝搬遅延測定部３１は、２つの通信要素間の伝搬遅延を測定する既存の方法を適用して、下位基板４−ｎと上位基板３との伝搬遅延を測定する。伝搬遅延／ウィンドウ情報変換部３２は、伝搬遅延の範囲毎に、理想的なタイミングからクロックの何周期をずらせてウィンドウ幅を開始させるかを表すウィンドウ情報を記憶している。下位基板毎ウィンドウ情報形成部３０は、測定された伝搬遅延が属する範囲に対応付けられているウィンドウ情報を取り出し、ウィンドウ情報を形成して更新しようとする下位基板４−ｎについてのウィンドウ情報として、下位基板毎ウィンドウ情報記憶部２８の該当箇所に上書きする。
【００９３】
以上では、下位基板毎ウィンドウ情報記憶部２８の情報を更新する場合を説明したが、下位基板毎ウィンドウ情報記憶部２８に情報を初めて書き込む際にも、上述した動作を実行するようにしても良い。
【００９４】
第２の実施形態によれば、ウィンドウパルスＷＰのウィンドウ幅のタイミングを見直すことができる。
【００９５】
その結果、下位基板が増減されても下位基板の配置が変更されても、上位基板が、各下位基板からの伝送データ本体を適切に取り込むことができる。
【００９６】
（Ｃ）他の実施形態
上記各実施形態の説明においても種々変形実施形態に言及したが、さらに、以下に例示するような変形実施形態を挙げることができる。
【００９７】
上記各実施形態においては、全ての下位基板のタイムスロットの構成が同じものを示したが、下位基板によって、前側及び後側のダミービット列のビット数を変えるようにしても良い。
【００９８】
第２の実施形態においては、ウィンドウパルスＷＰのウィンドウ幅のタイミングを見直すものを示したが、これに加えて、ダミービット列のビット数をも見直すようにしても良い。例えば、伝搬遅延／ウィンドウ情報変換部３２が、伝搬遅延の範囲毎に、ウィンドウ情報とダミービット列のビット数とを記憶していて、ダミービット列のビット数を得るようにすれば良い。得られたダミービット列のビット数は、制御信号線等を介して該当する下位基板に通知し、その下位基板が通知されたダミービット列のビット数の相当期間だけ、シリアル信号線を「１」にプルアップ動作するようにすれば良い。
【００９９】
上述したスタートビット列や前側及び後側のダミービット列は、「ビット列」という表現を用いているが、１ビットだけで構成されていても良い。
【０１００】
上記各実施形態では、本発明を、構内交換機の下位基板から上位基板への時分割多重転送に適用した場合を示したが、本発明の用途はことに限定されるものではなく、複数の送信装置から異なるタイミングで送信される時分割多重用信号を、共通の受信装置が取り込む時分割多重信号伝送システムであれば、本発明を広く適用することができる。
【符号の説明】
【０１０１】
ＴＳ…タイムスロット、ＤＡＴ…伝送データ本体、ＳＴ…スタートビット列、ＦＤＭＹ…前側ダミービット列、ＢＤＭＹ…後側ダミービット列、
１０…時分割多重用信号送信装置、１１…シフトレジスタ部、１２…スタートビット列レジスタ、１３…ドライバ部、１４…プルアップ抵抗、１５…プルアップスイッチ、１６…送信タイミング制御部、１７…シリアル信号線、
２０、２０Ａ…時分割多重信号受信装置、２１…クロック生成部、２２…レシーバ部、２３…データ用シフトレジスタ部、２４…ＳＴ検出用シフトレジスタ部、２５…スタートビット列レジスタ、２６…２ビット比較部、２７…ウィンドウパルス生成部、２８…下位基板毎ウィンドウ情報記憶部、２９…受信タイミング制御部、３０…下位基板毎ウィンドウ情報形成部、３１…伝搬遅延測定部、３２…伝搬遅延／ウィンドウ情報変換部。
【図１】
0006432258.tif 000002
【図２】
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【図３】
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【図４】
0006432258.tif 000005
【図５】
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【図６】
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【図７】
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