(57)【特許請求の範囲】
【請求項１】
入力電圧が予め定められた基準電圧より高いか否かを検出する電圧検出回路と、
電源端子及び前記電圧検出回路に接続され、前記電源端子から供給される電源電圧により作動し、前記電圧検出回路の検出結果によりモード遷移する電子回路と、
を備え、
前記電圧検出回路は、
前記電源端子とは別の端子であり、前記入力電圧が入力される入力端子と、
前記電源電圧は供給されず、前記入力電圧から第１電圧を出力する第１電圧生成部と、
前記電源電圧は供給されず、前記入力電圧から第２電圧を出力する第２電圧生成部と、
前記第１及び第２電圧に応じて、前記入力電圧が前記基準電圧より高いか否かを判定する判定部と、
を有するＩＣチップ。
【請求項２】
前記第１電圧生成部は、前記入力電圧を抑圧して前記第１電圧を出力し、
前記第２電圧生成部は、前記入力電圧を降圧して前記第２電圧を出力する、請求項１に記載のＩＣチップ。
【請求項３】
前記第１電圧生成部は、前記入力電圧が第１閾電圧より高い場合に、前記入力電圧に対して一定の前記第１電圧を出力する、請求項２に記載のＩＣチップ。
【請求項４】
前記第１電圧生成部は、前記第１閾電圧に絶対値の等しい負電圧を閾電圧とするデプレッション型のトランジスタを有し、該トランジスタのドレインに前記入力電圧が入力され、前記トランジスタのソースから前記第１電圧が出力される、請求項３に記載のＩＣチップ。
【請求項５】
前記第１電圧生成部は、さらに、前記トランジスタのソースから電流を引き出す電流素子を有し、
前記電流素子は、電流源、抵抗素子、及び前記第２電圧がゲートに入力されるＭＯＳトランジスタのうちの少なくとも１つである、請求項４に記載のＩＣチップ。
【請求項６】
前記第２電圧生成部は、前記入力電圧が第２閾電圧より高い場合に、前記入力電圧に応じて増大する前記第２電圧を出力する、請求項３から５のいずれか一項に記載のＩＣチップ。
【請求項７】
前記第２電圧生成部は、前記第２閾電圧を閾電圧とする整流素子及び抵抗素子のうちの少なくとも一方の素子を有し、該一方の素子の一端に前記入力電圧が入力され、前記一方の素子の他端から前記第２電圧が出力される、請求項６に記載のＩＣチップ。
【請求項８】
前記第２電圧生成部は、さらに、前記一方の素子の他端に接続される容量素子を有する、請求項７に記載のＩＣチップ。
【請求項９】
前記第２閾電圧は、前記第１閾電圧に等しい又はより高い、請求項６〜８のいずれか一項に記載のＩＣチップ。
【請求項１０】
前記第１閾電圧及び前記第２閾電圧は、前記基準電圧より低い、請求項６〜９のいずれか一項に記載のＩＣチップ。
【請求項１１】
前記判定部は、前記第１電圧及び前記第２電圧の一方により作動し、前記第１電圧及び前記第２電圧の他方を入力とするインバータを有する、請求項１〜１０のいずれか一項に記載のＩＣチップ。
【請求項１２】
前記基準電圧は、前記電源電圧より高い、請求項１〜１１のいずれか一項に記載のＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検出回路およびＩＣチップに関する。
【背景技術】
【０００２】
半導体集積回路には、例えば集積回路の診断をおこなう機能、性能を試験する機能等、通常動作時に発揮する機能と異なる機能が搭載されることがある。このような集積回路は、モード設定信号を入力することにより、目的の機能を発揮するモードに設定又は移行される。モード設定信号の電圧は集積回路を作動するための電源電圧より高く設定されることがあり、その場合には、その高い電圧のモード設定信号を検出する電圧検出回路が集積回路に設けられる。
【０００３】
例えば特許文献１及び２には、電源電圧を供給するための電源端子と異なる入力端子からモード設定信号を入力し、そのモード設定信号の電圧（入力電圧）が電源電圧より高い場合に集積回路を試験モードに移行する電圧検出回路及びこれを搭載した半導体記憶装置が開示されている。
特許文献１  特開２００３−１０９３８５号公報
特許文献２  特開平１１−３５３８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、これら従来の電圧検出回路では、高い入力電圧の検出基準が電源電圧、或いは電源電圧に依存するその他のリファレンス電圧であるので、電源電圧の不安定性によりモード設定信号を誤検出するおそれがある。例えば、電源電圧の投入直後においては、電源電圧は時間とともに増大し、投入から一定時間遅れて通常時の電圧に安定する。従って、モード設定信号ではない入力電圧が電源電圧の投入に先立って入力された場合等においても、入力電圧が通常時の電源電圧より低いにもかかわらずモード設定信号として誤って検出されることがある。
【０００５】
そこで、本発明は、モード設定信号の電圧、すなわち入力電圧が検出基準より高いか否かを誤ることなく検出するＩＣチップを提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様においては、入力電圧が予め定められた基準電圧より高いか否かを検出する電圧検出回路であって、電源電圧が供給される電源端子と、電源端子とは別の端子であり、入力電圧が入力される入力端子と、電源電圧は供給されず、入力電圧から第１電圧を出力する第１電圧生成部と、電源電圧は供給されず、入力電圧から第２電圧を出力する第２電圧生成部と、第１及び第２電圧に応じて、入力電圧が基準電圧より高いか否かを判定する判定部と、を備える電圧検出回路を提供する。
【０００７】
本発明の第２の態様においては、第１の態様の電圧検出回路と、電源端子及び電圧検出回路に接続され、電源電圧により作動し、電圧検出回路の検出結果によりモード遷移する電子回路と、を備えるＩＣチップ提供する。
【０００８】
本発明の第３の態様においては、入力電圧が予め定められた基準電圧より高いか否かを検出する電圧検出回路であって、入力電圧を降圧して被検電圧を出力する電圧生成部と、入力電圧をスケーリングして判定電圧を生成し、この判定電圧及び被検電圧に応じて、入力電圧が基準電圧より高いか否かを判定する判定部と、を備える電圧検出回路を提供する。
【０００９】
本発明の第４の態様においては、入力電圧が予め定められた基準電圧より高いか否かを検出する電圧検出回路であって、入力電圧を入力として第１電圧を出力する第１電圧出力部と、入力電圧が入力される入力端子にアノードが接続された整流素子を有し、この整流素子のカソードから第２電圧を出力する第２電圧生成部と、第１及び第２電圧に応じて、入力電圧が基準電圧より高いか否かを判定する判定部と、を備える電圧検出回路を提供する。
【００１０】
本発明の第５の態様においては、入力電圧及び電源電圧がそれぞれ入力される入力端子及び電源端子と、入力端子に接続された第３又は第４の態様の電圧検出回路と、電源端子及び電圧検出回路に接続され、電源電圧により作動し、電圧検出回路の検出結果によりモード遷移する電子回路と、を備えるＩＣチップを提供する。
【００１１】
本発明の第６の態様においては、電源電圧が供給される電源端子と、接地電位が供給される接地端子と、通常動作時に信号を入力、出力、又は、入出力する信号端子と、を備えるＩＣチップにおいて、信号端子に、電源電圧よりも高い電圧を入力してテストモードに遷移させてＩＣチップをテストするＩＣチップのテスト方法を提供する。
【００１２】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本実施形態に係る電圧検出回路の概略構成を示す。
【図２】図２は、電圧検出回路の詳細構成を示す。
【図３】図３は、入力電圧ＶＩＮに対する参照電圧ＶＤ、被検電圧ＶＡ、判定電圧ＶＬ、出力電圧ＤＥＴＨＩＧＨ＿Ｎの変化を示す。
【図４】図４は、電圧検出回路の変形構成を示す。
【図５】図５は、入力電圧ＶＩＮの投入に対する参照電圧ＶＤ、被検電圧ＶＡ、判定電圧ＶＬ、出力電圧ＤＥＴＨＩＧＨ＿Ｎの時間変化を示す。
【図６】図６は、変形例に係る電圧検出回路の概略構成を示す。
【図７】図７は、変形例に係る電圧検出回路の詳細構成を示す。
【図８】図８は、変形例に係る電圧検出回路における入力電圧ＶＩＮに対する参照電圧ＶＤ、被検電圧ＶＡ、判定電圧ＶＬ２、出力電圧ＤＥＴＨＩＧＨ＿Ｎの変化を示す。
【図９】図９は、電圧検出回路を備えるＩＣチップの構成を示す。
【発明を実施するための形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本実施形態に係る電圧検出回路１００の概略構成を示す。電圧検出回路１００は、入力電圧ＶＩＮが基準電圧より高いか否かを検出する回路であり、電源電圧の変動等に依存せずに基準電圧より高い入力電圧を検出することを目的とする。電圧検出回路１００は、入力端子４２、第１電圧生成回路１０、第２電圧生成回路２０、判定回路３０、及び出力端子４４，４６を備える。
【００１６】
入力端子４２は、入力電圧ＶＩＮが入力される端子である。入力端子４２は、電圧検出回路１００に接続され、これに加えて通常動作の場合に用いられる回路に接続されてもよい。
【００１７】
第１電圧生成回路１０は、入力端子４２に接続され、入力端子４２から入力される入力電圧ＶＩＮが後述する第１閾電圧より高い場合に、入力電圧ＶＩＮに対して一定の参照電圧ＶＤを出力する。
【００１８】
第２電圧生成回路２０は、入力端子４２に接続され、入力端子４２から入力される入力電圧ＶＩＮが後述する第２閾電圧より高い場合に、入力電圧ＶＩＮに応じて増大する被検電圧ＶＡを出力する。
【００１９】
判定回路３０は、第１及び第２電圧生成回路１０，２０に接続され、それらから出力される参照電圧ＶＤ及び被検電圧ＶＡに応じて入力電圧ＶＩＮが基準電圧より高いか否かを判定し、その結果を出力する。
【００２０】
出力端子４４は、判定回路３０に接続され、判定回路３０から出力される判定結果ＤＥＴＨＩＧＨ＿Ｎを出力する。判定結果は、後述するように、入力電圧ＶＩＮが基準電圧Ｖｒｅｆより低い場合、ＤＥＴＨＩＧＨ＿Ｎ＝ＶＤ、高い場合、ＤＥＴＨＩＧＨ＿Ｎ＝ＧＮＤ（ゼロ）となる。
【００２１】
出力端子４６は、第１電圧生成回路１０に接続され、第１電圧生成回路１０から出力される参照電圧ＶＤを出力する。
【００２２】
図２は、電圧検出回路１００、特に第１電圧生成回路１０、第２電圧生成回路２０、及び判定回路３０の詳細構成を示す。
【００２３】
第１電圧生成回路１０は、入力電圧ＶＩＮを抑圧して参照電圧ＶＤを出力する回路であり、ＭＯＳトランジスタ１２及び電流源１４を備え、入力電圧ＶＩＮをＭＯＳトランジスタ１２の閾電圧により制限した参照電圧ＶＤを出力する。なお、抑圧とは、回路素子の閾効果（閾電圧）等を利用して電圧を抑えることを意味する。ただし、基準電圧Ｖｒｅｆの近傍の入力電圧ＶＩＮに対して、これを一定電圧に抑えればよい。
【００２４】
ＭＯＳトランジスタ１２として、例えば、デプレッション型のｎチャネルＭＯＳトランジスタを採用する。ＭＯＳトランジスタ１２は、負の閾電圧Ｖｔｈ＿ＮＤＥＰ（＜０）を有する。ＭＯＳトランジスタ１２のドレインは入力端子４２に接続され、ゲート及びバルク（バックゲート）はグランド電位に接続（接地）され、ソースは第１電圧生成回路１０の出力端となる。すなわち、出力端（ソース）は出力端子４６に接続する。
【００２５】
なお、第１電圧生成回路１０は、第１電圧生成部の一例であるとともに第１電圧出力部の一例でもある。
【００２６】
電流源１４は、設計により予め定められた量の電流を流し、これによって接続された素子に電流を流す電流素子である。電流源１４は、ＭＯＳトランジスタ１２のソースとグランド電位との間に接続され、ＭＯＳトランジスタ１２のソースからグランド電位に向けて一定量の電流を引き出す。それにより、ＭＯＳトランジスタ１２がソースフォロアとして機能し、入力電圧ＶＩＮが閾電圧（第１閾電圧とも呼ぶ）−Ｖｔｈ＿ＮＤＥＰより高い場合に、ソースに、入力電圧ＶＩＮをレギュレートして一定圧に抑圧された参照電圧ＶＤを生成する。参照電圧ＶＤは、後述する判定回路３０に出力される。
【００２７】
なお、第１閾電圧（−Ｖｔｈ＿ＮＤＥＰ）は高い入力電圧の検出基準となる基準電圧Ｖｒｅｆより低く定めることとする。それにより、基準電圧Ｖｒｅｆを含む入力電圧ＶＩＮの変動範囲において一定の参照電圧ＶＤが生成される。また、ＭＯＳトランジスタ１２のバルクはソースに接続してもよい。電流源１４の電流値は、入力リーク電流を抑えるため、小さいことが望ましい。
【００２８】
第２電圧生成回路２０は、入力電圧ＶＩＮを降圧して被検電圧ＶＡを出力する回路であり、ＭＯＳトランジスタ２２，２４及び抵抗素子２６を備える。なお、降圧とは、回路素子の閾効果、分圧効果等を利用して電圧を下げることを意味する。ただし、基準電圧Ｖｒｅｆの近傍の入力電圧ＶＩＮに対して、これを一定電圧分或いは一定比率下げればよい。
【００２９】
ＭＯＳトランジスタ２２，２４として、例えば、それぞれｐチャネルのＭＯＳトランジスタ（ｐＭＯＳトランジスタ）及びｎチャネルのＭＯＳトランジスタ（ｎＭＯＳトランジスタ）を採用する。ＭＯＳトランジスタ２２は、ゲートとドレインが接続されることによりダイオード接続され、ソース及びバルクは入力端子４２に接続されている。
【００３０】
ＭＯＳトランジスタ２４は、ゲートとドレインが接続されることによりダイオード接続され、ドレイン（及びゲート）はＭＯＳトランジスタ２２のドレイン（及びゲート）に接続され、バルクはグランド電位に接続されている。なお、ＭＯＳトランジスタ２４のバルクはソースに接続してもよい。ＭＯＳトランジスタ２４のソースは、第２電圧生成回路２０の出力となる。
【００３１】
抵抗素子２６は、ＭＯＳトランジスタ２４のソースとグランド電位との間に接続されている。
【００３２】
上述の構成の第２電圧生成回路２０において、それぞれダイオード接続されて直列するＭＯＳトランジスタ２２，２４は、入力端子４２にアノードが接続され、抵抗素子２６にカソードが接続された整流素子として機能する。ここで、整流素子は、カソードからアノードに対して正の閾電圧Ｖｔｈ＿Ｄｉｏｄｅ（＞０）を有し、入力端子４２から抵抗素子２６に向けて整流する。それにより、入力電圧ＶＩＮが閾電圧（第２閾電圧とも呼ぶ）Ｖｔｈ＿Ｄｉｏｄｅより高い場合に、ダイオードの閾電圧分の電圧降下を生じることにより、ＭＯＳトランジスタ２４のソースに、入力電圧ＶＩＮをレギュレートして、すなわち第２閾電圧に等しい電圧分降圧して、入力電圧ＶＩＮに応じて増大する被検電圧ＶＡが生成される。被検電圧ＶＡは、後述する判定回路３０に出力される。
【００３３】
なお、第２閾電圧（Ｖｔｈ＿Ｄｉｏｄｅ）は基準電圧Ｖｒｅｆより低く定めることとする。それにより、基準電圧Ｖｒｅｆを含む入力電圧ＶＩＮの変動範囲において入力電圧ＶＩＮを模擬する被検電圧ＶＡが生成される。また、ＭＯＳトランジスタ２２，２４の閾電圧（Ｖｔｈ＿Ｄｉｏｄｅ）は、ＭＯＳトランジスタ１２の閾電圧の絶対値（−Ｖｔｈ＿ＮＤＥＰ）に等しい又はより高いことが望ましい。それにより、被検電圧ＶＡが増大する第２閾電圧（Ｖｔｈ＿Ｄｉｏｄｅ）以上の入力電圧ＶＩＮに対して参照電圧ＶＤが一定であることから、基準電圧Ｖｒｅｆを容易に定めることができる。また、ＭＯＳトランジスタ２２，２４の閾電圧（Ｖｔｈ＿Ｄｉｏｄｅ）は、入力リーク電流を抑えるのに適当な大きさに定めることとする。また、抵抗素子２６の抵抗値は、入力リーク電流を抑えるため、大きいことが望ましい。
【００３４】
判定回路３０は、参照電圧ＶＤ及び被検電圧ＶＡに応じて入力電圧ＶＩＮが基準電圧Ｖｒｅｆより高いか否かを判定する回路であり、一例として、ＭＯＳトランジスタ３２，３４を備える。ＭＯＳトランジスタ３２，３４として、例えば、それぞれｐＮＭＯＳトランジスタ及びｎＮＭＯＳトランジスタを採用する。ＭＯＳトランジスタ３２のソース及びバルクは第１電圧生成回路１０の出力（ＭＯＳトランジスタ１２のソース）に接続され、ゲートは第２電圧生成回路２０の出力（ＭＯＳトランジスタ２４のソース）に接続されている。なお、バルクは、入力端子４２に接続してもよい。ＭＯＳトランジスタ３４のドレインはＭＯＳトランジスタ３２のドレインに接続され、ゲートは第２電圧生成回路２０の出力に接続され、ソース及びバルクはグランド電位に接続されている。なお、ＭＯＳトランジスタ３２，３４のドレインは判定回路３０の出力端になり、出力端子４４に接続する。
【００３５】
上述の構成の判定回路３０において、直列するＭＯＳトランジスタ３２，３４は、第１電圧生成回路１０から出力される参照電圧ＶＤにより作動し、互いに接続されたＭＯＳトランジスタ３２，３４のゲートを入力ゲートとし、第２電圧生成回路２０から出力される被検電圧ＶＡを入力とするインバータとして機能する。ここで、インバータは、参照電圧ＶＤより定まる判定電圧ＶＬを有する。それにより、判定回路３０は、被検電圧ＶＡが判定電圧ＶＬより低い場合に互いに接続されたＭＯＳトランジスタ３２，３４のドレインに参照電圧ＶＤを生成し、高い場合にゼロ電圧ＧＮＤを生成する。判定回路３０は、これら生成された電圧を判定結果ＤＥＴＨＩＧＨ＿Ｎとして出力する。
【００３６】
なお、判定電圧ＶＬは、参照電圧ＶＤとＭＯＳトランジスタ３２，３４のトランジスタサイズによって一意にスケーリングされる。スケーリング倍率は、１以下である。すなわち、判定電圧ＶＬは、参照電圧ＶＤに１以下の定数を乗じた電圧値をとってよい。判定電圧ＶＬ（スケーリング倍率）は、入力端子４２からモード設定信号（に対応する入力電圧ＶＩＮ）が入力された際に条件ＶＡ＞ＶＬを満たすように、定めることとする。つまり、条件ＶＡ＝ＶＬを満たす被検電圧ＶＡを生成する入力電圧ＶＩＮが基準電圧Ｖｒｅｆとなる。それにより、入力電圧ＶＩＮが基準電圧より高いか否かを判定することが可能となる。
【００３７】
図３は、電圧検出回路１００における入力電圧ＶＩＮに対する参照電圧ＶＤ（第１電圧生成回路１０の出力）、被検電圧ＶＡ（第２電圧生成回路２０の出力）、判定電圧ＶＬ、及び判定結果（判定回路３０の出力電圧）ＤＥＴＨＩＧＨ＿Ｎの電圧値の変化を示す。図中、第１閾電圧−Ｖｔｈ＿ＮＤＥＰ、第２閾電圧Ｖｔｈ＿Ｄｉｏｄｅ、及び基準電圧Ｖｒｅｆが横軸に示されている。
【００３８】
参照電圧ＶＤは、入力電圧ＶＩＮが第１閾電圧（−Ｖｔｈ＿ＮＤＥＰ）より低い場合（ＶＩＮ≦−Ｖｔｈ＿ＮＤＥＰ）、入力電圧ＶＩＮとともに増大し（ＶＤ＝ＶＩＮ）、高い場合（ＶＩＮ＞−Ｖｔｈ＿ＮＤＥＰ）、ＭＯＳトランジスタ１２がソースフォロワとして機能することで抑圧されて、一定となる（ＶＤ＝−Ｖｔｈ＿ＮＤＥＰ）。
【００３９】
被検電圧ＶＡは、入力電圧ＶＩＮが第２閾電圧（Ｖｔｈ＿Ｄｉｏｄｅ）より低い場合（ＶＩＮ≦Ｖｔｈ＿Ｄｉｏｄｅ）、ＭＯＳトランジスタ２２，２４が閉じているためゼロ電圧（ＶＡ＝０）となり、高い場合（ＶＩＮ＞Ｖｔｈ＿Ｄｉｏｄｅ）、ＭＯＳトランジスタ２２，２４が開くことでその閾電圧によりレギュレート（降圧）され、入力電圧ＶＩＮに応じて増大する（ＶＡ＝ＶＩＮ−Ｖｔｈ＿Ｄｉｏｄｅ）。
【００４０】
判定電圧ＶＬは、参照電圧ＶＤのスケーリング（スケーリング倍率１以下）であり、参照電圧ＶＤと同様に振舞う。なお、基準電圧Ｖｒｅｆに等しい入力電圧ＶＩＮに対して、被検電圧ＶＡが判定電圧ＶＬに等しくなる。
【００４１】
判定結果ＤＥＴＨＩＧＨ＿Ｎは、入力電圧ＶＩＮが基準電圧Ｖｒｅｆより低い場合（ＶＩＮ＜Ｖｒｅｆ）、被検電圧ＶＡが判定電圧ＶＬより小さいため、参照電圧ＶＤに等しくなり（ＤＥＴＨＩＧＨ＿Ｎ＝ＶＤ）、高い場合（ＶＩＮ≧Ｖｒｅｆ）、被検電圧ＶＡが判定電圧ＶＬより大きいため、ゼロ電圧（ＧＮＤ）になる（ＤＥＴＨＩＧＨ＿Ｎ＝ＧＮＤ）。
【００４２】
以上に示したように、本実施形態の電圧検出回路１００は、入力電圧ＶＩＮが第１閾電圧（−Ｖｔｈ＿ＮＤＥＰ）より高い場合に入力電圧ＶＩＮを抑圧して一定の参照電圧ＶＤを出力する第１電圧生成回路１０、入力電圧ＶＩＮが第２閾電圧（Ｖｔｈ＿Ｄｉｏｄｅ）より高い場合に入力電圧ＶＩＮを降圧して、入力電圧ＶＩＮに応じて増大する被検電圧ＶＡを出力する第２電圧生成回路２０、及び参照電圧ＶＤ及び被検電圧ＶＡに応じて入力電圧ＶＩＮが基準電圧Ｖｒｅｆより高いか否かを判定する判定回路３０を備える。第１閾電圧を基準電圧Ｖｒｅｆより低く定めることで、第１閾電圧より高い入力電圧ＶＩＮに対して、一定の参照電圧ＶＤ又はこれをスケーリングして得られる判定電圧ＶＬを基準電圧Ｖｒｅｆに対応する参照電圧として用いることができる。また、第２閾電圧を基準電圧Ｖｒｅｆより低く定めることで、第２閾電圧より高い入力電圧ＶＩＮに対して、これに応じて増大する被検電圧ＶＡを入力電圧ＶＩＮに対応する被検電圧として用いることができる。それにより、入力電圧ＶＩＮのみから生成される参照電圧ＶＤ及び被検電圧ＶＡに応じて、入力電圧ＶＩＮが基準電圧Ｖｒｅｆより高いか否かを検出することが可能となる。
【００４３】
また、本実施形態の電圧検出回路１００は、入力電圧ＶＩＮのみから参照電圧ＶＤ及び被検電圧ＶＡを生成するので、集積回路を作動するための電源電圧等、入力電圧ＶＩＮ以外の電圧を必要としない。それにより、電源電圧等の不安定性、或いは電源電圧等との投入順序による入力電圧ＶＩＮの誤検出を防止することができる。
【００４４】
なお、第１閾電圧（−Ｖｔｈ＿ＮＤＥＰ）、第２閾電圧（Ｖｔｈ＿Ｄｉｏｄｅ）、判定電圧ＶＬ（スケーリング倍率）は、基準電圧Ｖｒｅｆに応じて適当に定めることとする。
【００４５】
また、本実施形態では、第１電圧生成回路１０が備えるＭＯＳトランジスタ１２をソースフォロアとして機能するために、ソースから一定量の電流を引き出す電流源１４を接続したが、電流源１４に代えて抵抗素子を接続してもよい。抵抗素子によりＭＯＳトランジスタ１２のソースから電流が引き出されることで、ＭＯＳトランジスタ１２がソースフォロアとして機能する。ただし、抵抗素子の抵抗値は、リーク電流を抑えるために高いことが望ましい。
【００４６】
また、本実施形態では、第２電圧生成回路２０において、それぞれダイオード接続されたＭＯＳトランジスタ２２，２４を直列して整流素子を構成したが、ダイオード接続されたＭＯＳトランジスタ２２，２４の一方のみを使用してもよいし、ダイオード接続されたＭＯＳトランジスタ２２，２４又はそれらの一方を複数直列してもよい。また、ＭＯＳトランジスタ２２，２４に代えてダイオードを使用してもよい。それにより、入力電圧ＶＩＮが整流素子の閾電圧より高い場合に、入力電圧ＶＩＮに応じて増大する被検電圧ＶＡが生成される。また、ＭＯＳトランジスタ２２，２４に代えて抵抗素子を使用してもよい。入力電圧ＶＩＮが分圧され、それに応じて増大する被検電圧ＶＡが生成される。
【００４７】
また、本実施形態では、判定回路３０は、ＭＯＳトランジスタ３２のソースを第１電圧生成回路１０の出力に接続し、ＭＯＳトランジスタ３２，３４のゲートを第２電圧生成回路２０の出力に接続して、第１電圧生成回路１０から出力される参照電圧ＶＤにより作動し、第２電圧生成回路２０から出力される被検電圧ＶＡを入力とするインバータとして機能するよう構成したが、これに限らず、逆に、ＭＯＳトランジスタ３２のソースを第２電圧生成回路２０の出力に接続し、ＭＯＳトランジスタ３２，３４のゲートを第１電圧生成回路１０の出力に接続して、第２電圧生成回路２０から出力される被検電圧ＶＡにより作動し、第１電圧生成回路１０から出力される参照電圧ＶＤを入力とするインバータとして機能するよう構成してもよい。
【００４８】
また、図４に示すように、第２電圧生成回路２０において、抵抗素子２６に並列に、ＭＯＳトランジスタ２４のソースとグランド電位との間に容量素子（コンデンサ）２８を接続してもよい。それにより、入力電圧ＶＩＮの急峻な変化に伴う被検電圧ＶＡのオーバーシュート等の過渡応答を抑えることで、誤検出を防止することができる。容量素子２８は、コンデンサに限らず、トランジスタを用いて構成してもよい。
【００４９】
また、図４に示すように、電流源１４に代えてＭＯＳトランジスタ１６を用いて第１電圧生成回路１０を構成してもよい。ＭＯＳトランジスタ１６として、例えば、ｎＭＯＳトランジスタを採用する。ＭＯＳトランジスタ１６のドレインはＭＯＳトランジスタ１２のソースに接続され、ゲートは第２電圧生成回路２０の出力（ＭＯＳトランジスタ２４のソース）に接続され、ソース及びバルクはグランド電位に接続される。ＭＯＳトランジスタ１６のゲートに被検電圧ＶＡが入力されることで、ＭＯＳトランジスタ１２のソースからグランド電位に向けて一定量の電流が引き出され、ＭＯＳトランジスタ１２がソースフォロアとして機能する。その結果、ＭＯＳトランジスタ１２のソースに、入力電圧ＶＩＮをレギュレートして一定圧に抑圧された参照電圧ＶＤが生成される。ＭＯＳトランジスタ１６のトランジスタサイズは、入力リーク電流を抑制するために適当なサイズに選択することとする。
【００５０】
図５は、図４の電圧検出回路における、入力電圧ＶＩＮの投入に対する参照電圧ＶＤ、被検電圧ＶＡ、判定電圧ＶＬ、出力電圧ＤＥＴＨＩＧＨ＿Ｎの時間変化を示す。ただし、入力電圧ＶＩＮは、時間ゼロにて投入後、基準電圧Ｖｒｅｆ以上の高い電圧値まで時間とともに増大するものとする。
【００５１】
参照電圧ＶＤは、第１閾電圧（−Ｖｔｈ＿ＮＤＥＰ）より低い入力電圧ＶＩＮに対して入力電圧ＶＩＮに等しい（ＶＤ＝ＶＩＮ）ため、入力電圧ＶＩＮが第１閾電圧に達する時間Ｔｔｈ１まで、入力電圧ＶＩＮの増大に伴って時間とともに増大する。参照電圧ＶＤは、第１閾電圧より高い入力電圧ＶＩＮに対してＭＯＳトランジスタ１２のソースフォロアによってレギュレートされるため、入力電圧ＶＩＮが第１閾電圧に達した時間Ｔｔｈ１以後、一定圧（−Ｖｔｈ＿ＮＤＥＰ）に抑圧される。
【００５２】
被検電圧ＶＡは、第２閾電圧（Ｖｔｈ＿Ｄｉｏｄｅ）より低い入力電圧ＶＩＮに対してＭＯＳトランジスタ２２，２４が閉じるため、入力電圧ＶＩＮが第２閾電圧に達する時間Ｔｔｈ２まで、ゼロ電圧（ＶＡ＝０）となる。被検電圧ＶＡは、第２閾電圧より高い入力電圧ＶＩＮに対してＭＯＳトランジスタ２２，２４が開くため、入力電圧ＶＩＮが第２閾電圧に達した時間Ｔｔｈ２以後、入力電圧ＶＩＮの増大に伴って時間とともに増大する。ただし、容量素子２８により過渡応答が抑えられるため、被検電圧ＶＡは入力電圧ＶＩＮの増大に対して緩やかに増大する。
【００５３】
判定電圧ＶＬは、参照電圧ＶＤのスケーリング（スケーリング倍率１以下）であり、参照電圧ＶＤと同様に振舞う。
【００５４】
判定結果ＤＥＴＨＩＧＨ＿Ｎは、時間Ｔ０まで、被検電圧ＶＡが判定電圧ＶＬに達しないため参照電圧ＶＤに等しくなり（ＤＥＴＨＩＧＨ＿Ｎ＝ＶＤ）、時間Ｔ０以後、被検電圧ＶＡが判定電圧ＶＬを超えるためゼロ電圧（ＧＮＤ）になる（ＤＥＴＨＩＧＨ＿Ｎ＝ＧＮＤ）。
【００５５】
以上に示したように、図４の電圧検出回路によれば、容量素子２８により被検電圧ＶＡの応答特性を抑えることで、入力電圧ＶＩＮの急峻な変化に伴う被検電圧ＶＡの過渡応答が抑えられ、誤検出を防止することができる。
【００５６】
図６は、変形例に係る電圧検出回路１１０の概略構成を示す。電圧検出回路１１０は、先述の電圧検出回路１００と同様に、入力電圧ＶＩＮが基準電圧より高いか否かを検出する回路であり、電源電圧の変動等に依存せずに基準電圧より高い入力電圧を検出することを目的とする。電圧検出回路１１０は、入力端子４２、電圧生成回路２０、判定回路３０、及び出力端子４４，４６を備える。
【００５７】
入力端子４２は、入力電圧ＶＩＮが入力される端子である。
【００５８】
電圧生成回路２０は、入力端子４２に接続され、入力端子４２から入力される入力電圧ＶＩＮが閾電圧より高い場合に、入力電圧ＶＩＮに応じて増大する被検電圧ＶＡを出力する。
【００５９】
判定回路３０は、入力端子４２及び電圧生成回路２０に接続され、入力端子４２から入力される入力電圧ＶＩＮをスケーリングして判定電圧ＶＬ２を生成し、判定電圧ＶＬ２と電圧生成回路２０から出力される被検電圧ＶＡとに応じて入力電圧ＶＩＮが基準電圧より高いか否かを判定し、その結果を出力する。
【００６０】
出力端子４４は、判定回路３０に接続され、判定回路３０から出力される判定結果ＤＥＴＨＩＧＨ＿Ｎを出力する。
【００６１】
出力端子４６は、入力端子４２に接続され、入力電圧ＶＩＮを出力する。
【００６２】
図７は、電圧検出回路１１０、特に第２電圧生成回路２０及び判定回路３０の詳細構成を示す。
【００６３】
電圧生成回路２０は、先述の電圧検出回路１００における電圧生成回路２０と同様に構成されている。
【００６４】
判定回路３０も、先述の電圧検出回路１００における判定回路３０と同様に構成されている。ただし、ＭＯＳトランジスタ３２のソース及びバルクは入力端子４２に接続されている。それにより、判定回路３０を構成するＭＯＳトランジスタ３２，３４は、入力電圧ＶＩＮにより作動し、電圧生成回路２０から出力される被検電圧ＶＡを入力とするインバータとして機能する。ここで、インバータは、入力電圧ＶＩＮをスケーリングして定まる判定電圧ＶＬ２を有する。それにより、判定回路３０は、被検電圧ＶＡが判定電圧ＶＬ２より低い場合に判定結果ＤＥＴＨＩＧＨ＿Ｎ＝ＶＩＮ、高い場合にＤＥＴＨＩＧＨ＿Ｎ＝ＧＮＤを出力する。なお、条件ＶＡ＝ＶＬ２を満たす被検電圧ＶＡを生成する入力電圧ＶＩＮが基準電圧Ｖｒｅｆとなる。
【００６５】
なお、電圧検出回路１１０において、入力端子４２を判定回路３０のＭＯＳトランジスタ３２のソース及びバルクに短絡する部分は第１電圧出力部の一例でもある。
【００６６】
図８は、電圧検出回路１１０における入力電圧ＶＩＮの強度に対する被検電圧ＶＡ（電圧生成回路２０の出力）、判定電圧ＶＬ２、及び判定結果（判定回路３０の出力電圧）ＤＥＴＨＩＧＨ＿Ｎの強度の変化を示す。図中、閾電圧Ｖｔｈ＿Ｄｉｏｄｅ、及び基準電圧Ｖｒｅｆが横軸に示されている。
【００６７】
被検電圧ＶＡは、入力電圧ＶＩＮが閾電圧（Ｖｔｈ＿Ｄｉｏｄｅ）より低い場合（ＶＩＮ≦Ｖｔｈ＿Ｄｉｏｄｅ）、ＭＯＳトランジスタ２２，２４が閉じているためゼロ電位（ＶＡ＝０）となり、高い場合（ＶＩＮ＞Ｖｔｈ＿Ｄｉｏｄｅ）、ＭＯＳトランジスタ２２，２４が開くことでその閾電圧によりレギュレート（降圧）され、入力電圧ＶＩＮに応じて増大する（ＶＡ＝ＶＩＮ−Ｖｔｈ＿Ｄｉｏｄｅ）。
【００６８】
判定電圧ＶＬ２は、入力電圧ＶＩＮのスケーリングであり（スケーリング倍率１以下）、入力電圧ＶＩＮに比例して増大する（ＶＬ２∝ＶＩＮ）。なお、基準電圧Ｖｒｅｆに等しい入力電圧ＶＩＮに対して、被検電圧ＶＡが判定電圧ＶＬ２に等しくなる。
【００６９】
判定結果ＤＥＴＨＩＧＨ＿Ｎは、入力電圧ＶＩＮが基準電圧Ｖｒｅｆより低い場合（ＶＩＮ＜Ｖｒｅｆ）、被検電圧ＶＡが判定電圧ＶＬ２より小さいため、入力電圧ＶＩＮに等しくなり（ＤＥＴＨＩＧＨ＿Ｎ＝ＶＩＮ）、高い場合（ＶＩＮ≧Ｖｒｅｆ）、被検電圧ＶＡが判定電圧ＶＬ２より大きいため、ゼロ電圧（ＧＮＤ）になる（ＤＥＴＨＩＧＨ＿Ｎ＝ＧＮＤ）。
【００７０】
図９は、先述の電圧検出回路１００又は変形例に係る電圧検出回路１１０を備えるＩＣチップ２００の構成を示す。ＩＣチップ２００は、モード設定信号を入力することで試験モード等の目的のモードに移行する集積回路（デジタル回路）が組み込まれたチップであり、電源端子１２２、信号端子１２４、信号処理回路１３０、電圧検出回路１００（１１０）、反転論理素子１４０、抵抗素子１５０、及びデジタル回路１６０を備える。
【００７１】
電源端子１２２は、信号処理回路１３０及びデジタル回路１６０を作動させるための電源電圧ＶＤＤが供給される端子である。
【００７２】
信号端子１２４は、電源端子１２２と独立の端子であり、モード設定信号及び後述する信号処理回路１３０に入力される信号が入力される。なお、信号端子１２４は、モード設定信号のみが入力される専用端子としてよい。また、信号を入力するだけでなく、信号処理回路１３０からの信号を出力する、或いは入出力する端子としてもよい。
【００７３】
なお、接地電位が供給される接地端子をさらに備えることとしてもよい。
【００７４】
信号処理回路１３０は、信号端子１２４及び電源端子１２２が接続され、電源端子１２２から供給される電源電圧ＶＤＤにより作動し、信号端子１２４から入力される信号を処理する。ここで、信号処理回路１３０は、通常モード、すなわち入力電圧ＶＩＮが基準電圧Ｖｒｅｆ以下の場合に作動する通常動作用の回路であってよい。
【００７５】
電圧検出回路１００（１１０）は、入力電圧ＶＩＮが基準電圧Ｖｒｅｆより高いか否かを検出してその結果ＤＩＧＩＴＡＬ＿Ｎ（＝ＤＥＴＨＩＧＨ＿Ｎ）を出力する。電圧検出回路１００（１１０）の入力端子４２に信号端子１２４が接続され、電源電圧ＶＤＤが入力される電源端子から独立している。
【００７６】
反転論理素子１４０は、先述の判定回路３０と同様に２つのＭＯＳトランジスタ１４２，１４４を用いて構成されたインバータである。反転論理素子１４０は、電圧検出回路１００（１１０）の出力端子４４，４６（４４，４８）に接続されている。反転論理素子１４０は、電圧検出回路１００（１１０）の出力端子４６（４８）から出力される参照電圧ＶＤ（入力電圧ＶＩＮ）により作動し、出力端子４４から出力される判定結果ＤＩＧＩＴＡＬ＿Ｎ（＝ＤＥＴＨＩＧＨ＿Ｎ）を入力とするインバータとして機能する。すなわち、反転論理素子１４０は、電圧検出回路１００（１１０）の出力ＤＩＧＩＴＡＬ＿Ｎを論理反転して、出力信号ＤＩＧＩＴＡＬを生成する。
【００７７】
なお、反転論理素子１４０の構成は、インバータに限定されるものではない。また、反転論理素子１４０は、電圧検出回路１００（１１０）からの出力ＶＤ（ＶＩＮ）に限らず、電源電圧ＶＤＤ或いは別の電源電圧により作動するよう構成してもよい。また、反転論理素子１４０は、電圧検出回路１１０（１１０）に含めて構成してもよい。
【００７８】
抵抗素子１５０は、反転論理素子１４０の出力端とグランド電位との間に接続されている。抵抗素子１５０の抵抗値は、反転論理素子１４０の出力端からのリーク電流を抑制するために高いことが望ましい。
【００７９】
デジタル回路１６０は、電源端子１２２及び反転論理素子１４０の出力端に接続され、電源端子１２２から供給される電源電圧ＶＤＤにより作動し、反転論理素子１４０から出力される出力信号ＤＩＧＩＴＡＬ、すなわち電圧検出回路１００（１１０）から出力される判定結果ＤＩＧＩＴＡＬ＿Ｎの論理反転が入力され、出力信号ＤＩＧＩＴＡＬがＶＤ（ＶＩＮ）に等しい場合に診断モード、試験モード等の目的のモードに設定又は移行される。そして、デジタル回路１６０は、当該診断モード／試験モードが設定されたことに応じて、ＩＣチップ２００内の回路を診断又は試験する。ＩＣチップ２００は、モード設定に応じて、通常機能と異なる別の機能を提供してもよい。
【００８０】
なお、デジタル回路１６０は、信号処理回路１３０に含めて構成してもよい。また、ＩＣチップ２００は信号処理回路１３０を備えなくてもよい。また、反転論理素子１４０の出力信号ＤＩＧＩＴＡＬの論理値はＶＤ（ＶＩＮ）であるため、反転論理素子１４０とデジタル回路１６０との間に論理値をデジタル回路１６０の電圧レベルにシフトするレベルシフタを設けてもよい。
【００８１】
上述の構成のＩＣチップ２００によると、入力電圧ＶＩＮ及び基準電圧Ｖｒｅｆがデジタル回路１６０を作動する電源電圧ＶＤＤから独立しており、電圧検出回路１００（１１０）により電源電圧ＶＤＤに依存することなく入力電圧ＶＩＮが基準電圧Ｖｒｅｆより高いか否かを検出し、その結果を入力することでデジタル回路１６０を誤ることなくモード遷移することができる。また、電源電圧ＶＤＤを広い範囲で変動するデジタル回路１６０のテストが可能になる。
【００８２】
なお、基準電圧Ｖｒｅｆは、電源電圧ＶＤＤよりも高く定めることとする。それにより、電源電圧ＶＤＤに依存するノイズが基準電圧Ｖｒｅｆに含まれても、誤ることなくデジタル回路をモード遷移することができる。また、基準電圧Ｖｒｅｆは、モード設定信号に対応する入力電圧ＶＩＮに対して低く定めることとする。
【００８３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８４】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。本明細書によれば、以下の各項目に記載の事項もまた開示される。
［項目１］
入力電圧が予め定められた基準電圧より高いか否かを検出する電圧検出回路であって、
電源電圧が供給される電源端子と、
前記電源端子とは別の端子であり、前記入力電圧が入力される入力端子と、
前記電源電圧は供給されず、前記入力電圧から第１電圧を出力する第１電圧生成部と、
前記電源電圧は供給されず、前記入力電圧から第２電圧を出力する第２電圧生成部と、
前記第１及び第２電圧に応じて、前記入力電圧が前記基準電圧より高いか否かを判定する判定部と、
を備える電圧検出回路。
［項目２］
前記第１電圧生成部は、前記入力電圧を抑圧して前記第１電圧を出力し、
前記第２電圧生成部は、前記入力電圧を降圧して前記第２電圧を出力する、項目１に記載の電圧検出回路。
［項目３］
前記第１電圧生成部は、前記入力電圧が第１閾電圧より高い場合に、前記入力電圧に対して一定の前記第１電圧を出力する、項目２に記載の電圧検出回路。
［項目４］
前記第１電圧生成部は、前記第１閾電圧に絶対値の等しい負電圧を閾電圧とするデプレッション型のトランジスタを有し、該トランジスタのドレインに前記入力電圧が入力され、前記トランジスタのソースから前記第１電圧が出力される、項目３に記載の電圧検出回路。
［項目５］
前記第１電圧生成部は、さらに、前記トランジスタのソースから電流を引き出す電流素子を有し、
前記電流素子は、電流源、抵抗素子、及び前記第２電圧がゲートに入力されるＭＯＳトランジスタのうちの少なくとも１つである、項目４に記載の電圧検出回路。
［項目６］
前記第２電圧生成部は、前記入力電圧が第２閾電圧より高い場合に、前記入力電圧に応じて増大する前記第２電圧を出力する、項目３から５のいずれか一項に記載の電圧検出回路。
［項目７］
前記第２電圧生成部は、前記第２閾電圧を閾電圧とする整流素子及び抵抗素子のうちの少なくとも一方の素子を有し、該一方の素子の一端に前記入力電圧が入力され、前記一方の素子の他端から前記第２電圧が出力される、項目６に記載の電圧検出回路。
［項目８］
前記第２電圧生成部は、さらに、前記一方の素子の他端に接続される容量素子を有する、項目７に記載の電圧検出回路。
［項目９］
前記第２閾電圧は、前記第１閾電圧に等しい又はより高い、項目６〜８のいずれか一項に記載の電圧検出回路。
［項目１０］
前記第１閾電圧及び前記第２閾電圧は、前記基準電圧より低い、項目６〜９のいずれか一項に記載の電圧検出回路。
［項目１１］
前記判定部は、前記第１電圧及び前記第２電圧の一方により作動し、前記第１電圧及び前記第２電圧の他方を入力とするインバータを有する、項目１〜１０のいずれか一項に記載の電圧検出回路。
［項目１２］
項目１〜１１のいずれか一項に記載の電圧検出回路と、
前記電源端子及び前記電圧検出回路に接続され、前記電源電圧により作動し、前記電圧検出回路の検出結果によりモード遷移する電子回路と、
を備えるＩＣチップ。
［項目１３］
前記基準電圧は、前記電源電圧より高い、項目１２に記載のＩＣチップ。
［項目１４］
入力電圧が予め定められた基準電圧より高いか否かを検出する電圧検出回路であって、
前記入力電圧を降圧して被検電圧を出力する電圧生成部と、
前記入力電圧をスケーリングして判定電圧を生成し、該判定電圧及び前記被検電圧に応じて、前記入力電圧が前記基準電圧より高いか否かを判定する判定部と、
を備える電圧検出回路。
［項目１５］
入力電圧が予め定められた基準電圧より高いか否かを検出する電圧検出回路であって、
前記入力電圧を入力として第１電圧を出力する第１電圧出力部と、
前記入力電圧が入力される入力端子にアノードが接続された整流素子を有し、該整流素子のカソードから第２電圧を出力する第２電圧生成部と、
前記第１及び第２電圧に応じて、前記入力電圧が前記基準電圧より高いか否かを判定する判定部と、
を備える電圧検出回路。
［項目１６］
前記第１電圧出力部は、前記入力端子にドレインが接続された負の閾電圧を有するデプレッション型のトランジスタを有し、該トランジスタのソースから第１電圧を出力する、項目１５に記載の電圧検出回路。
［項目１７］
入力電圧及び電源電圧がそれぞれ入力される入力端子及び電源端子と、
前記入力端子に接続された項目１４〜１６のいずれか一項に記載の電圧検出回路と、
前記電源端子及び前記電圧検出回路に接続され、前記電源電圧により作動し、前記電圧検出回路の検出結果によりモード遷移する電子回路と、
を備えるＩＣチップ。
［項目１８］
前記基準電圧は、前記電源電圧より高い、項目１７に記載のＩＣチップ。
［項目１９］
電源電圧が供給される電源端子と、接地電位が供給される接地端子と、通常動作時に信号を入力、出力、又は、入出力する信号端子と、を備えるＩＣチップにおいて、
前記信号端子に、前記電源電圧よりも高い電圧を入力してテストモードに遷移させて前記ＩＣチップをテストするＩＣチップのテスト方法。
【符号の説明】
【００８５】
１０…第１電圧生成回路、１２…ＭＯＳトランジスタ、１４…電流源、１６…ＭＯＳトランジスタ、２０…第２電圧生成回路（電圧生成回路）、２２…ＭＯＳトランジスタ、２４…ＭＯＳトランジスタ、２６…抵抗素子、２８…容量素子、３０…判定回路、３２…ＭＯＳトランジスタ、３４…ＭＯＳトランジスタ、４２…入力端子、４４…出力端子、４６…出力端子、１００…電圧検出回路、１１０…電圧検出回路、１２２…電源端子、１２４…信号端子、１３０…信号処理回路、１４０…反転論理素子、１４２…ＭＯＳトランジスタ、１４４…ＭＯＳトランジスタ、１５０…抵抗素子、１６０…デジタル回路、２００…ＩＣチップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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